(57)【要約】【課題】  データの書き込み速度を高くする。【解決手段】  本発明の不揮発性半導体記憶装置は、半導体基板と、前記半導体基板に形成された素子分離領域と、前記素子分離領域により区画された素子領域と、前記素子領域上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された浮遊ゲートと、前記浮遊ゲート上に形成された、シリコン窒化膜よりも高い誘電率を有する第２の絶縁膜と、前記第２の絶縁膜上に形成された制御ゲートと、を有する、電気的に情報の書き換えが可能なメモリセルが複数配列されたメモリセルアレイを備える。【選択図】  図３
2005294392.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に形成された素子分離領域と、
前記素子分離領域により区画された素子領域と、
前記素子領域上に形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成された浮遊ゲートと、
前記浮遊ゲート上に形成された、シリコン窒化膜よりも高い誘電率を有する第２の絶縁膜と、
前記第２の絶縁膜上に形成された制御ゲートと、
を有する、電気的に情報の書き換えが可能なメモリセルが複数配列されたメモリセルアレイを備えた不揮発性半導体記憶装置。
【請求項２】
前記第２の絶縁膜は、Ta、Hf、Alの群から選択された少なくとも１種の金属の酸化物を含むことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記メモリセルアレイとして、ビット線とソース線との間に複数の前記メモリセルが直列に接続されたＮＡＮＤ型メモリセルアレイを備えたことを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
【請求項４】
前記メモリセルとして、前記素子領域におけるチャネル領域に隣接する第１及び第２の不純物拡散領域にソース線及びビット線が接続されたＮＯＲ型メモリセルを含むことを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
不揮発性半導体装置では、シリコン基板上に第１のゲート絶縁膜が形成され、第１のゲート絶縁膜上に電荷蓄積層（浮遊ゲート）が形成され、電荷蓄積層上に第２のゲート絶縁膜が形成され、第２のゲート絶縁膜上に制御ゲートが形成される。
【０００３】
この不揮発性半導体装置において、データを書き込むには、例えば制御ゲート及びドレイン領域に正の電圧を印加し、基板及びソース領域を接地する。すると、電荷蓄積層に電子が注入され、制御ゲートの閾値電圧が変化する。これにより“０”あるいは“１”の区別が行われる。
【０００４】
高速にデータを書き込むには、データ書き込み時に、電荷蓄積層（浮遊ゲート）に高い電圧が印加される必要があるが、近年の微細化、動作の低電圧化に伴い、印加電圧が低下し、書き込み速度が遅くなる問題が生じている。
【特許文献１】特開平１０−０２２４０３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、データの書き込み速度を高くできる不揮発性半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の不揮発性半導体記憶装置は、半導体基板と、前記半導体基板に形成された素子分離領域と、前記素子分離領域により区画された素子領域と、前記素子領域上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された浮遊ゲートと、前記浮遊ゲート上に形成された、シリコン窒化膜よりも高い誘電率を有する第２の絶縁膜と、前記第２の絶縁膜上に形成された制御ゲートと、を有する、電気的に情報の書き換えが可能なメモリセルが複数配列されたメモリセルアレイを備える。
【発明の効果】
【０００７】
本発明により、データの書き込み速度を高くできる。
【発明を実施するための最良の形態】
【０００８】
図１は、本発明の実施の形態に従ったＮＡＮＤ型ＥＥＰＲＯＭの平面図である。
【０００９】
図２は、このＮＡＮＤ型ＥＥＰＲＯＭの等価回路図である。
【００１０】
図１に示すように、複数のビット線ＢＬ１〜ＢＬ３が、互いに平行して、図中縦方向に延長して、配置される。
【００１１】
図中下方において、図中横方向に渡って、ソース線ＳＬが延長して配置される。
【００１２】
複数のメモリセル（トランジスタ）Ｍ１（１）〜Ｍ１（ｎ）が、ビット線ＢＬ１とソース線ＳＬとの間で直列に接続される。同様に、複数のメモリセルＭ２（１）〜Ｍ２（ｎ）がビット線ＢＬ２とソース線ＳＬとの間で、複数のメモリセルＭ３（１）〜Ｍ３（ｎ）がビット線ＢＬ３とソース線ＳＬとの間で、直列に接続される（図２参照）。
【００１３】
各メモリセルＭ１（１）〜Ｍ３（ｎ）は、それぞれ電荷を蓄積する電荷蓄積層（浮遊ゲート）（図中斜線部分）と、電荷蓄積層に注入する電荷量を制御する制御ゲート（後述）とを含む積層ゲート構造を有する。
【００１４】
各メモリセルＭ１（１）〜Ｍ３（ｎ）における電荷蓄積層はそれぞれ浮遊状態にある。また、各メモリセルＭ１（１）〜Ｍ３（ｎ）における制御ゲートは、ビット線ＢＬ１〜ＢＬ３に交差配置された複数のワード線（ゲート線）ＷＬ１〜ＷＬｎとして一体に形成される。
【００１５】
メモリセルＭ１（１）、Ｍ２（１）、Ｍ３（１）の片側には、スイッチングトランジスタとしての選択ゲートＳ１（１）〜Ｓ１（３）の一端が接続され、各選択ゲートＳ１（１）〜Ｓ１（３）の他端は、ビット線コンタクト部ＢＣを介してそれぞれビット線ＢＬ１〜ＢＬ３に接続される。
【００１６】
また、メモリセルＭ１（ｎ）、Ｍ２（ｎ）、Ｍ３（ｎ）の片側には、スイッチングトランジスタとしての選択ゲートＳ２（１）〜Ｓ２（３）の一端が接続され、各選択ゲートＳ２（１）〜Ｓ２（３）の他端は、ソース線コンタクト部（図示せず）を介してそれぞれソース線ＳＬ１〜ＳＬ３に接続される。
【００１７】
選択ゲートＳ１（１）〜Ｓ１（３）のスイッチング制御は、選択ゲート線ＳＧ１により行われ、選択ゲートＳ２（１）〜Ｓ２（３）のスイッチング制御は、選択ゲート線ＳＧ２により行われる。
【００１８】
図３は、図１のＢ１−Ｂ２線における断面図である。
【００１９】
図４は、図１のＡ１−Ａ２線における断面図である。
【００２０】
図４に示すように、例えばｐ型のシリコン基板１上に、ゲート酸化膜２、及び例えばポリシリコンによる第１の電荷蓄積層３が形成される。第１の電荷蓄積層３の表面から下方へ向けてシリコン基板１の表面を貫通するトレンチ６が形成される。
【００２１】
トレンチ６の内部には絶縁膜が埋め込まれ、これにより埋め込み素子分離領域（ＳＴＩ）７ａが形成される。ＳＴＩ７ａ間における基板１の領域は素子領域とされる。
【００２２】
図３に示すように、この素子領域の表面には、ソース・ドレイン領域１２が形成される。ソース・ドレイン領域１２の間上には、上述のゲート酸化膜２及び第１の電荷蓄積層３が形成される。そして、この第１の電荷蓄積層３上には、例えばポリシリコンによる第２の電荷蓄積層８が形成される。
【００２３】
第２の電荷蓄積層８上には、絶縁膜として、強誘電体膜９が形成される。この強誘電体膜９は、シリコン窒化物よりも高い誘電率を有する物質、例えばTaO2、HfO2-SiO2あるいはAl２O3などで構成される。
【００２４】
強誘電体膜９上には、例えばポリシリコンによる制御ゲート１０が形成される。
【００２５】
制御ゲート１０、強誘電体膜９、第１及び第２の電荷蓄積層３，８、ゲート酸化膜２及び基板１の表面には、例えばシリコン酸化物による絶縁膜１３が形成され、積層ゲートの側壁における絶縁膜１３の表面には、例えばシリコン酸化物による絶縁膜１４が形成される。
【００２６】
絶縁膜１３、１４上には、例えばシリコン酸化物による絶縁膜１５が形成され、絶縁膜１５により形成される溝内には絶縁膜１６が形成される。絶縁膜１５、１６上にはメタル配線（ビット線）１７が形成される。
【００２７】
さて、図３に示すように、本実施の形態においては、第１及び第２の電荷蓄積層３，８と、制御ゲート１０との間に、上述のように、絶縁膜として強誘電体膜９が設けられている。これにより、書き込み動作時において、第１及び第２の電荷蓄積層３，８の電位を高くでき、よって、高速な書き込みが可能となる。以下これについてもう少し詳しく説明する。
【００２８】
図５は、図３の制御ゲート１０に電圧ＶＣＧを印加し、基板１に電圧Ｖｓｕｂを印加した際における制御ゲート１０と基板１との間の等価回路図を概略的に示す図である。
【００２９】
容量Ｃ１は、強誘電体膜９の容量であり、容量Ｃ２は、ゲート酸化膜２の容量である。電位Ｖ１は、第１及び第２の電荷蓄積層３、８の電位（第１及び第２の電荷蓄積層３、８の電位差は小さいので無視する）である。
【００３０】
書き込み速度を上げるためには、制御ゲート１０への電圧印加時に、電位Ｖ１を高くすることが必要である。
【００３１】
ここで電位Ｖ１は以下の（式１）によって表される。但し、Ｖｓｕｂ＝０とする
Ｖ１＝Ｃ１／（Ｃ１＋Ｃ２）×ＶＣＧ  ・・・（式１）
また、一般に容量Ｃは以下の（式２）によって表される。
【００３２】
Ｃ＝εＳ／ｄ（Ｓ：面積、ｄ：膜厚、ε：誘電率）  ・・・（式２）
（式１）から、Ｃ１が大きいほど、大きな電位Ｖ１を得ることができるのが分かる。
【００３３】
ここで、従来においては第１及び第２の電荷蓄積層３、８と制御ゲート１０との間の絶縁膜としては特にシリコン酸化膜やＯＮＯ膜（酸化膜−窒化膜−酸化膜）が用いられていた。しかし、電圧ＶＣＧの低下に伴い、電位Ｖ１も低下する問題があったのは背景技術の欄で述べた通りである。
【００３４】
ここで、例えば絶縁膜としてシリコン酸化膜を用いた場合に、電位Ｖ１の低下を抑えるには、（式２）から、例えばシリコン酸化膜の横断面積Ｓを大きくすることが考えられるが、これは微細化に反する。また、例えばシリコン酸化膜の膜厚ｄを薄くすることも考えられるが、これはリテンション不良（電荷保持特性の劣化）を招く問題がある。
【００３５】
そこで、本発明者は、絶縁膜としてシリコン窒化膜よりも誘電率εの高い強誘電体膜９を用いることを着想した。そして、この強誘電体膜９を絶縁膜として用いることで、素子の微細化に反することなく、またリテンション不良を招くことなく、膜容量を大きくできることを、即ち、新たな問題を生じさせることなく、電位Ｖ１を高く維持できることを知得した。
【００３６】
図６〜図８は、図１のＮＡＮＤ型ＥＥＰＲＯＭの製造工程を示す断面図である。
【００３７】
図６は、図１のＡ１−Ａ２線における断面に垂直な方向から見た製造工程を示し、図７及び図８は、図１のＢ１−Ｂ２線における断面に垂直な方向から見た、図６に続く製造工程を説明する。
【００３８】
まず、図６（Ａ）に示すように、ｐ型の半導体基板１の表面におけるチャネル領域に、周知の方法により、制御ゲートの閾値電圧を制御する不純物を注入した後、半導体基板１上にゲート酸化膜２を形成する。次いで、例えばＣＶＤ（Chemical Vapor Deposition）法により、ゲート酸化膜２上に、例えばポリシリコンによる第１の電荷蓄積層（浮遊ゲート）３と、後述するＣＭＰの際におけるストッパとしてのシリコン窒化膜４とを順次堆積する。次いで、シリコン窒化膜４上にフォトレジストを塗布して焼成し、フォトリソグラフィ技術を用いて、ＳＴＩ（Shallow Trench Isolation）を形成するためのフォトマスクパターン５を形成する。
【００３９】
次に、図６（Ｂ）に示すように、リアクティブ・イオン・エッチング（Reactive Ion Etching:RIE）等のエッチング技術を用いて、シリコン窒化膜４、第１の電荷蓄積層３、ゲート酸化膜２及び半導体基板１を順次エッチングして、トレンチ６を形成する。次いで、基板上の全面に、例えばシリコン酸化膜による絶縁膜７をＣＶＤ法により堆積して、トレンチ６内に絶縁膜７を埋め込み、ＳＴＩ７ａを形成する。次いで、シリコン窒化膜４をストッパとして絶縁膜７をＣＭＰ法により平坦化する。
【００４０】
次に、図６（Ｃ）に示すように、ストッパとしてのシリコン窒化膜４を除去し、さらにウェットエッチングにより、突出した絶縁膜７を、第１の電荷蓄積層３の表面まで後退させる。次いで、例えばポリシリコンによる第２の電荷蓄積層（浮遊ゲート）８をＣＶＤ法により堆積し、ＲＩＥ等を用いてこの第２の電荷蓄積層８を加工する。次いで、ＳＴＩ７ａ及び第２の電荷蓄積層８の表面に、強誘電体膜９をＣＶＤ法により堆積する。強誘電体膜９の材料としては、シリコン窒化物よりも誘電率の高い物質、例えばTaO2、HfO2-SiO2あるいはAl２O3などを用いる。次いで、強誘電体膜９上に、例えばポリシリコンによる制御ゲート材１０を堆積し、この制御ゲート材１０上にフォトレジストパターン１１を形成する。
【００４１】
図７（Ａ）は、図６（Ｃ）の状態の基板を、図１のＢ１−Ｂ２線における断面に垂直な方向から見たものである。
【００４２】
次に、図７（Ｂ）に示すように、フォトマスクパターン１１を用いて、制御ゲート１０、強誘電体膜９、第２の電荷蓄積層８、第１の電荷蓄積層３及びゲート酸化膜２を、ＲＩＥ法によりエッチングする。そして、制御ゲート１０をマスクとして、半導体基板１の表面領域に、隣等の不純物をイオン注入して、ソース・ドレイン領域１２を形成する。
【００４３】
次に、図７（Ｃ）に示すように、例えばシリコン酸化物による絶縁膜１３を堆積し、さらに、例えばシリコン窒化物あるいはシリコン酸化物による絶縁膜１４を堆積する。
【００４４】
次に、図８（Ａ）に示すように、ＲＩＥ等により絶縁膜１４を加工した後、絶縁膜１３、１４の表面に、例えばシリコン窒化物による絶縁膜１５を堆積する。
【００４５】
次に、図８（Ｂ）に示すように、例えばシリコン酸化物による絶縁膜１６をＣＶＤ法により堆積し、絶縁膜１５をストッパにして、絶縁膜１６の表面をＣＭＰにより平坦化する。この後、ビット線コンタクトを形成し、絶縁膜１５、１６上に、例えばアルミニウムによるメタル配線（ビット線）１７を形成する。
【００４６】
上述した例では、ＮＡＮＤ型ＥＥＰＲＯＭに適用されるメモリセルについて説明したが、このメモリセルは、ＮＡＮＤ型だけでなく、例えばＮＯＲ型にも適用可能である。
【００４７】
図９は、本発明の別の実施の形態に従ったＮＯＲ型ＥＥＰＲＯＭの平面図である。
【００４８】
図１０は、図１中の点線で囲まれた部分Ｔ（４つのメモリセル）の等価回路図である。
【００４９】
図１１は、図９のＣ１−Ｃ２線における断面図（メモリセル断面図）である。
【００５０】
図９に示すように、メモリセルＭ１１（１）〜Ｍ１４（６）がマトリクス状に配置される。
【００５１】
４つのメモリセルを示す部分Ｔの等価回路を示す図１０に示すように、ビット線ＢＬ１０と、ビット線ＢＬ１０に直交する方向に延びるソース線ＳＬ１０との間に、１つのメモリセルＭ１１（１）が接続される。同様に、ビット線ＢＬ１０とソース線ＳＬ１１との間にメモリセルＭ１２（１）が接続され、ビット線ＢＬ１１とソース線ＳＬ１０との間にメモリセルＭ１１（２）が接続され、ビット線ＢＬ１１とソース線ＳＬ１１との間にメモリセルＭ１２（２）が接続される。メモリセルＭ１１（１）、Ｍ１１（２）には共通のゲート線ＣＧ１０が接続され、メモリセルＭ１２（１）、Ｍ１２（２）には共通のゲート線ＣＧ１１が接続される（図９参照）。
【００５２】
図９に示すように、複数のゲート線ＣＧ９〜ＣＧ１３が、図中縦方向に延長して、互いに平行に配置される。
【００５３】
各ゲート線ＣＧ９〜ＣＧ１３の一方側には、各ゲート線ＣＧ９〜ＣＧ１３に平行して、ソース線ＳＬ１０〜Ｓ１２が配置される。
【００５４】
また、各ゲート線ＣＧ９〜ＣＧ１３の他方側には、ビット線コンタクト部ＢＣが形成される。
【００５５】
各メモリセルＭ１１（１）〜Ｍ１４（６）は、ビット線コンタクト部ＢＣを介して、図示しないビット線（図１０、図１１参照）に接続される。
【００５６】
メモリセルの断面を示す図１１に示すように、例えばｐ型の半導体基板２１の表面領域にソース・ドレイン領域２２が所定の間隔で形成される。ソース・ドレイン領域２２は、例えば第１及び第２の不純物拡散領域に対応する。
【００５７】
半導体基板２１上には例えばシリコン酸化物によるゲート酸化膜２３が形成される。
【００５８】
ソース・ドレイン領域２２間におけるゲート酸化膜２３上には、例えばポリシリコンによる第１の電荷蓄積層（浮遊ゲート）２４が形成される。
【００５９】
第１の電荷蓄積層２４上には、シリコン窒化物よりも誘電率の高い物質による強誘電体膜２５が形成される。
【００６０】
強誘電体膜２５上には、例えばアモルファスシリコン層２６ａとタングステン層２６ｂの２層からなる制御ゲート２７が形成される。
【００６１】
制御ゲート２７を覆うように例えばシリコン酸化物による第１の層間絶縁膜２８が形成され、第１の層間絶縁膜２８の表面から内部に向けて、ソース・ドレイン領域２２へ通ずる第１及び第２のホール２９ａ、２９ｂが形成される。
【００６２】
第１及び第２のホール２９ａ、２９ｂの内壁には、例えばチタンナイトライドによる第１及び第２のバリアメタル３０ａ、３０ｂが形成され、その内側には、例えばタングステンによる第１及び第２のプラグ３１ａ、３１ｂが形成される。
【００６３】
第１の層間絶縁膜２８、第１及び第２のプラグ３１ａ、３１ｂ及び第１及び第２のバリアメタル３０ａ、３０ｂ上に、第２の層間絶縁膜３２が形成される。
【００６４】
第２の層間絶縁膜３２の表面から内部に向けて第１のプラグ３１へ通じる第３のホール３３が形成され、第３のホール３３の内壁には第３のバリアメタル３４が形成され、その内側には第３のプラグ３５が形成される。
【００６５】
第２の層間絶縁膜３２、第３のプラグ３５及び第３のバリアメタル３４上には、例えばTi/TiN膜３６、Al-Cu膜３７及びTiN膜３８の積層構造によるビット線電極３９が形成される。
【図面の簡単な説明】
【００６６】
【図１】本発明の実施の形態に従ったＮＡＮＤ型ＥＥＰＲＯＭの平面図である。
【図２】このＮＡＮＤ型ＥＥＰＲＯＭの等価回路図である。
【図３】図１のＢ１−Ｂ２線における断面図である。
【図４】図１のＡ１−Ａ２線における断面図である。
【図５】図３の制御ゲート及び基板にそれぞれ電圧を印加した際における制御ゲートと基板との間の等価回路図を概略的に示す図である
【図６】図１のＮＡＮＤ型ＥＥＰＲＯＭの製造工程を示す断面図である。
【図７】図６に続く、製造工程断面図である。
【図８】図７に続く、製造工程断面図である。
【図９】本発明の別の実施の形態に従ったＮＯＲ型ＥＥＰＲＯＭの平面図である。
【図１０】図１中の点線で囲まれた部分Ｔ（４つのメモリセル）におけるＮＯＲ型ＥＥＰＲＯＭの等価回路図である。
【図１１】図９のＣ１−Ｃ２線における断面図である。
【符号の説明】
【００６７】
１  半導体基板
２  ゲート酸化膜（トンネル絶縁膜）
３  第１の電荷蓄積層（第１の浮遊ゲート）
７ａ  素子分離領域
８  第２の電荷蓄積層（第２の浮遊ゲート）
９  強誘電体膜
１０  制御ゲート
１２  ソース・ドレイン領域
１７  メタル配線
ＢＬ１〜ＢＬ３  ビット線
ＳＧ１〜ＳＧ２  選択線
ＳＬ、ＳＬ１０〜ＳＬ１２  ソース線
ＷＬ１〜ＷＬｎ  ワード線（ゲート線）
ＣＧ９〜ＣＧ１３  ゲート線
ＢＣ  ビットコンタクト
Ｍ１（１）〜Ｍ３（ｎ）、Ｍ１１（１）〜Ｍ１４（６）  メモリセル
【図１】
2005294392.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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