(57)【要約】【課題】回路ブロック間のアイソレーションが高い半導体集積回路を得る。【解決手段】半導体基板１上の第１の回路ブロック６内に構成される回路を接地するための第１のグランド配線パターン２と、第２の回路ブロック７内に構成される回路を接地するための第２のグランド配線パターン３と、第３および第４のグランド配線パターン１０、１３を備え、第３のグランド配線１０は第１の回路ブロック６の領域で半導体基板１と接続し、第４のグランド配線１３は第２の回路ブロック７の領域で半導体基板１と接続することにより、ラッチアップを防ぐと共に、第１と第２の回路ブロック間で高いアイソレーションを得る。【選択図】図４
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【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板上の第１および第２の回路ブロックと、前記半導体基板上の第１の回路ブロック内に構成される回路を接地するための第１のグランド配線パターンと、前記半導体基板上の第２の回路ブロック内に構成される回路を接地するための第２のグランド配線パターンと、第３および第４のグランド配線パターンと、前記半導体基板上に形成され前記第１、第２、第３および第４のグランド配線パターンにそれぞれ接続された第１、第２、第３および第４の端子パッドを備え、前記第３のグランド配線は前記第１の回路ブロックの領域で前記半導体基板と接続し、前記第４のグランド配線は前記第２の回路ブロックの領域で前記半導体基板と接続する構成である半導体集積回路。
【請求項２】
第３または／および第４のグランド配線パターンと半導体基板との接続箇所は第１の端子パッドと第２の端子パッド間に電圧を印加したときの等電位線に沿って配置される前記請求項１に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、主としてコードレスリモコン、コードレス電話、携帯電話などの無線機の高周波回路を半導体基板上に集積した半導体集積回路に関し、特に集積された複数の回路ブロック間で高いアイソレーションを必要とする用途に用いられる半導体集積回路に関する。
【背景技術】
【０００２】
従来の半導体集積回路について図面を参照しながら説明する。図８は、従来の半導体集積回路の半導体基板上のパターン図である。図８において、１は半導体基板、２は第１のグランド配線パターン、３は第２のグランド配線パターン、４は第１の端子パッド、５は第２の端子パッド、６は第１の回路ブロック、７は第２の回路ブロック、２０はコンタクト素子である。
【０００３】
図８は、ＩＣチップの半導体基板上に形成されたアルミ配線およびコンタクト素子のパターンを表している。半導体基板１の周囲に第１および第２の端子パッド４、５を含む複数の端子パッドが形成されている。各端子パッドはパッケージリードにボンディングワイヤで接続され、半導体基板１が、樹脂によりにパッケージングされて完成品のＩＣとなる。
【０００４】
さて図８に示す従来の半導体集積回路では、第１の回路ブロック６と第２の回路ブロック７の間のアイソレーションを大きくするために、それぞれ個別のグランド端子パッドとして第１および第２の端子パッド４、５が設けられている。第１および第２の端子パッド４、５には、それぞれ第１および第２のグランド配線パターン２、３が接続されており、第１および第２の回路ブロックは別々に接地される。尚、図８には表記していないが、半導体基板１上にはグランド配線以外の配線パターンおよびトランジスタやコンデンサなどの機能素子が構成されている。
【０００５】
上記のように、高いアイソレーションが必要な回路ブロックごとにグランドの端子パッドを個別に設けることにより、アイソレーションの改善をねらっている。
【０００６】
また、第１および第２のグランド配線パターン２、３と半導体基板１が複数のコンタクト素子２０により接続されている。これは、各回路ブロックが構成される領域の直下にある半導体基板の電位をグランド電位とするためのものである。コンタクト素子２０が無い場合には、半導体基板１に電流が流れた時に、半導体基板上で電位差が発生し、トランジスタ、ダイオード、コンデンサなどの素子に異常な電流が流れるラッチアップ現象が発生する可能性がある。ラッチアップ現象が発生すると回路の機能が失われるため大きな問題となる。このような半導体集積回路特有のこのような現象を防ぐために、半導体基板とグランド配線パターンをコンタクト素子により接続している。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、前記従来の半導体集積回路では、各回路ブロック間のアイソレーションが十分に得られないという問題があった。
【０００８】
図７および図８を用いて、アイソレーションが十分に得られない理由を説明する。
【０００９】
図８に示すように、第１および第２のグランド配線パターン２、３と半導体基板１が複数のコンタクト素子２０により接続されており、コンタクト素子２０の配置がそれぞれ第１および第２のグランド配線パターン２、３上に広く広がっている。ここでシリコンなどの半導体基板はシート抵抗値が数百オーム程度の抵抗体である。そのため、半導体基板１を介して第１のグランド配線パターン２と第２のグランド配線パターン３の間の抵抗値が小さくなっている。
【００１０】
図７は回路ブロック間のアイソレーションの説明図である。図７において、Ｚ３（図中１０１）は半導体基板を介するグランド配線パターン間の抵抗値である。また、Ｌ１（図中１０２）、Ｌ２（図中１０３）は端子パッドに接続されるボンディングワイヤおよびパッケージリードのインダクタンス成分である。半導体集積回路内にミキサ（図中１０４）とＬＮＡ（低雑音増幅器）（図中１０５）が集積されている。外部のＶＣＯ（信号源）（図中１０６）からミキサの入力端子（図中１０７）に高周波電圧Ｖｉが入力されると、Ｌ１（１０２）の存在によりミキサのグランド配線パターンには高周波電圧Ｖ１が発生する。このＶ１が基板抵抗Ｚ３（１０１）を介することによりＬＮＡ（１０５）のグランド配線パターンに高周波電圧Ｖ２を励起する。つまりＬ１、Ｌ２およびＺ３の存在によりアイソレーションが劣化する。従来の半導体集積回路ではＺ３で示される抵抗値が小さいためアイソレーションの劣化が起こっていた。
【００１１】
そして、半導体集積回路の各回路ブロック間で十分なアイソレーションが得られないことが、高周波回路の集積化が困難であることの要因となっていた。
【課題を解決するための手段】
【００１２】
前記従来の課題を解決するために、本発明の半導体集積回路は、半導体基板と、前記半導体基板上の第１および第２の回路ブロックと、前記半導体基板上の第１の回路ブロック内に構成される回路を接地するための第１のグランド配線パターンと、前記半導体基板上の第２の回路ブロック内に構成される回路を接地するための第２のグランド配線パターンと、第３および第４のグランド配線パターンと、前記半導体基板上に形成され前記第１、第２、第３および第４のグランド配線パターンにそれぞれ接続された第１、第２、第３および第４の端子パッドを備え、前記第３のグランド配線は前記第１の回路ブロックの領域で前記半導体基板と接続し、前記第４のグランド配線は前記第２の回路ブロックの領域で前記半導体基板と接続するものである。
【００１３】
そして、第３および第４のグランド配線パターンでそれぞれの回路ブロックがある領域の半導体基板を確実に接地するため、ラッチアップなどの不具合を完全に防ぐことができると共に、第１の回路ブロックと第２の回路ブロックの間で高いアイソレーションを得ることができる。
【発明の効果】
【００１４】
本発明の半導体集積回路によれば、各回路ブロック毎に基板に接続したグランド配線を設けており、各グランド配線の電位と各回路ブロック下の基板電位を合わせることができるため、ラッチアップを防ぐことができると共に、各回路ブロック間で高いアイソレーションが得られるという効果がある。
【発明を実施するための最良の形態】
【００１５】
請求項１記載の発明は、半導体基板と、前記半導体基板上の第１および第２の回路ブロックと、前記半導体基板上の第１の回路ブロック内に構成される回路を接地するための第１のグランド配線パターンと、前記半導体基板上の第２の回路ブロック内に構成される回路を接地するための第２のグランド配線パターンと、第３および第４のグランド配線パターンと、前記半導体基板上に形成され前記第１、第２、第３および第４のグランド配線パターンにそれぞれ接続された第１、第２、第３および第４の端子パッドを備え、前記第３のグランド配線は前記第１の回路ブロックの領域で前記半導体基板と接続し、前記第４のグランド配線は前記第２の回路ブロックの領域で前記半導体基板と接続するものである。
【００１６】
そして、第３および第４のグランド配線パターンでそれぞれの回路ブロックがある領域の半導体基板を確実に接地するため、ラッチアップなどの不具合を完全に防ぐことができると共に、高いアイソレーションを得ることができる。
【００１７】
また請求項２記載の発明は、第３または（および）第４のグランド配線パターンと半導体基板との接続は第１の端子パッドと第２の端子パッド間に電圧を印加したときの等電位線に沿って配置されるものである。そして、グランド配線パターンと半導体基板の接続を複数設ける場合でもアイソレーションを劣化させることがないので、半導体基板を確実に接地することが可能となる。
【００１８】
以下、図面を参照して本発明の実施の形態について説明する。
【００１９】
（実施の形態１）
図１は、本発明による実施の形態１の半導体集積回路の半導体基板上のパターン図である。図１を用いて本実施の形態の半導体集積回路について説明する。
【００２０】
図１において、１は半導体基板、２は第１のグランド配線パターン、３は第２のグランド配線パターン、４は第１の端子パッド、５は第２の端子パッド、６は第１の回路ブロック、７は第２の回路ブロック、８は第１のコンタクト素子、９は第２のコンタクト素子である。
【００２１】
半導体基板１の周囲に第１および第２の端子パッド４、５を含む複数の端子パッドが形成されている。第１および第２の端子パッド４、５には、それぞれ第１および第２のグランド配線パターン２、３が接続されており、各回路ブロックのグランドを得ている。
【００２２】
図１には表記していないが、半導体基板１上にはグランド配線以外の配線パターンおよびトランジスタやコンデンサなどの機能素子が存在する。
【００２３】
そして、第１のグランド配線パターン２と半導体基板１は第１の端子パッド４の近傍の位置に設けられた第１のコンタクト素子８により接続されている。また、第２のグランド配線パターン３と半導体基板１は第２の端子パッド５の近傍の位置に設けられた第２のコンタクト素子９により接続されている。ここで、コンタクト素子はそれぞれ１点に配置されている。コンタクト素子は１個で構成してもよいし、複数個を配置してもよいが、複数個で構成する場合には１カ所に集中して配置している。
【００２４】
第１と第２のグランド配線パターン間の抵抗値について図２を用いて説明する。構成要素に図１と同一の番号を付けて示した。
【００２５】
図２はグランド配線パターンと半導体基板を接続する構造の模式図である。ここで半導体基板の抵抗率をρ、厚さをｔとする。また、第１および第２のコンタクト素子は円筒形の場合を仮定し半径はそれぞれａ、ｂ、互いの距離をｄとする。
【００２６】
このとき第１と第２のグランド配線パターン２、３間の抵抗値Ｚ３はＺ３＝（ρ／２πｔ）ｌｏｇ（ｄ2／ａｂ）で表される。ただし、半導体基板の面積は無限大を仮定した。
【００２７】
上記の式より、コンタクト素子の半径（任意の形状の場合には外周の長さ）を小さくすると抵抗値Ｚ３を大きくすることができる。
【００２８】
また、第１および第２のコンタクト素子間の距離を大きくすると抵抗値Ｚ３を大きくすることができる。また、半導体基板の抵抗率を大きく、厚さを小さくする、すなわち半導体基板のシート抵抗を大きくすると抵抗値Ｚ３を大きくすることが出来る。
【００２９】
従って、コンタクト素子の外周を出来るだけ小さく、また第１と第２のコンタクト素子間の距離を出来るだけ大きくなるように設計することにより、図７における抵抗Ｚ３を大きくすることができるため、アイソレーションを改善することができる。コンタクト素子は各１個とし、その半径または断面の外周が最小となるように設計するのが望ましいが、複数のコンタクト素子を設ける場合には１カ所すなわち１点に集中して配置し、コンタクトの実効的な外周を小さくすることにより抵抗値Ｚ３を比較的大きくできる。
【００３０】
尚、本実施の形態の構成では、回路直下の半導体基板の全域が完全に接地されていないことによるラッチアップ現象の発生などの弊害を避けるため、トランジスタ素子やＭＯＳトランジスタのゲート酸化膜を用いたコンデンサ素子などのラッチアップを発生させやすい素子と第１および第２のコンタクト素子の距離が短くなるように各素子の配置を行っている。
【００３１】
尚、トランジスタなどが存在する領域の半導体基板が接地されていないことによる弊害としては、ラッチアップ現象以外にも、ＭＯＳトランジスタのバックゲートの電位変動による高周波特性の劣化などが考えられるため、半導体基板の接地箇所については十分に考慮する必要がある。
【００３２】
また、端子パッドは半導体基板の周囲に配置したが、半導体基板の任意の位置に配置してもよい。
【００３３】
（実施の形態２）
図３は、本発明の実施の形態２の半導体集積回路の半導体基板上のパターン図である。図３において、１０は第３のグランド配線パターン、１１は第３の端子パッド、１２は第３のコンタクト素子である。また、図１と同じ構成要素に同一の番号を付けて示した。
【００３４】
本発明の特徴は、第３のグランド配線パターンを設けたことにある。
【００３５】
半導体基板１上の第１の回路ブロック６と第２の回路ブロック７の間の領域を接地するために第３のグランド配線パターン１０が設けられ、第３のコンタクト素子１２により接続されている。そして、第３のグランド配線パターンに接続された第３の端子パッドを通じて外部のグランドに接続される。このような構成とすることによりアイソレーションを大きくすることができる。すなわち図７における抵抗Ｚ３を二つに分けて、直列に接続された２つの抵抗と考えると、両者の接続点を比較的小さなインピーダンスによって接地する構成となる。そのため第１の回路ブロックから第２の回路ブロックへ伝達される信号の振幅は大幅に低減されることになる。
【００３６】
第３のグランド配線パターンにより半導体基板が接地されるためラッチアップなどの弊害を回避することができる。
【００３７】
また、本実施の形態の構成では大きなアイソレーションが比較的容易に得られるため、第１および第２のグランド配線パターンと半導体基板との接続は１点のみではなく複数の点で接続する事が可能である。複数の接続により、更に半導体基板の接地を確実に行うことができる。
【００３８】
尚、本実施の形態では第３のグランド配線パターンは半導体基板の接地のみに用いたが、他の回路ブロックたとえば第３の回路ブロックのグランド配線パターンを流用して第３のグランドパターンの機能を得てもよい。
【００３９】
また、第１と第２の回路ブロックの間の領域に第３のコンタクト素子を配置したが、第１または第２の回路ブロックの一部に入り込んで第３のコンタクト素子を配置してもよい。この場合であってもアイソレーションの急激な劣化は生じない。
【００４０】
（実施の形態３）
図４は、本発明の実施の形態３の半導体集積回路の半導体基板上のパターン図である。図４において、１３は第４のグランド配線パターン、１４は第４の端子パッド、１５は第４のコンタクト素子である。また図１から図３と同じ構成要素ｆに同一の番号を付けて示した。
【００４１】
本発明の特徴は、第１および第３の回路ブロックの直下の半導体基板を接地するためのグランド配線を個別に設けたことである。第１の回路ブロック６の直下の半導体基板を接地するために第３のグランド配線パターン１０が設けられ第３のコンタクト素子１２により接続されている。また、第２の回路ブロック６の直下の半導体基板を接地するために第４のグランド配線パターン１３が設けられ第４のコンタクト素子１４により接続されている。第３および第４のグランド配線パターンはそれぞれ第３および第４の端子パッドに接続されている。そして第３および第４の端子パッドは外部のグランドに接続される。
【００４２】
このように各回路ブロックの直下の半導体基板を個別に接地することにより、非常に高いアイソレーションを得ると共に、ラッチアップなどの不具合を確実に防ぐことができる。
【００４３】
尚、第３および第４のコンタクト素子は１個または複数個としてもよい。
【００４４】
また、第３および第４のグランド配線パターン１０、１３は他の回路ブロックたとえば第３および第４の回路ブロックのグランド配線を流用して構成してもよい。
【００４５】
（実施の形態４）
図５は、本発明の実施の形態４の半導体集積回路の半導体基板上のパターン図である。図５において、１６は電気力線、１７は等電位線である。また図１から図４と同じ構成要素に同一の番号を付けて示した。また、図５には表記していないが、前記図４と同様の位置に第１および第２の回路ブロックが配置されている。
【００４６】
本発明の特徴は、各グランド配線パターンと半導体基板を接続するコンタクト素子の配置方法にある。すなわち第１のグランド配線パターン２に接続される第１の回路ブロックがある領域の直下の半導体基板と第３のグランド配線パターン１０を第３のコンタクト素子１２で接続し、同様に第２のグランド配線パターン３に接続される第３の回路ブロックがある領域の直下の半導体基板と第４のグランド配線パターン１３を第４のコンタクト素子１５で接続することは、前記第３の実施の形態と同じであるが、各コンタクト素子は以下に述べる条件を満たすように配置されている。
【００４７】
第１の端子パッド４と第２の端子パッド５の間に外部より電圧を印可した場合を考える。このとき第１および第２のグランド配線パターン２，３はそれぞれ第１および第２のコンタクト素子８，９により半導体基板に接続されているため、半導体基板上に電界が発生する。前記電界は図５における電気力線１６（図中の破線）により表される。これに対し、電位が同じである位置は等電位線１７（図中の１点破線）で表される。そして、第３のコンタクト素子１２および第４のコンタクト素子１５はそれぞれ等電位線に沿って配置される。上記のようにコンタクト素子を配置することにより、第３のコンタクト素子間および第４のコンタクト素子間には電位差が発生しない。従って複数のコンタクト素子を配置しても第１と第２の端子パッド４、５間の半導体基板を介した抵抗値すなわち図７における抵抗値Ｚ３が減少することがない。これにより、大きな抵抗値Ｚ３を維持したまま半導体基板の接地のため接続箇所を多くとることができる。そしてラッチアップなどの不具合が発生せず、安定した特性の回路を得ることができる。
【００４８】
尚、本実施の形態では第３および第４のグランド配線パターン１０、１３を用いたが、第３のグランド配線パターン１０のみ或いは第４のグランド配線パターン１３のみを用いて構成してもよい。この場合、第３或いは第４のグランド配線パターンと半導体基板との接続箇所は、第１と第２の回路ブロックの間の領域にとることができる。また、第１または第２の回路ブロックに一部に含まれた領域に接続箇所を配置してもよい。
【００４９】
尚、電気力線および等電位線の形は半導体基板の形状や第１および第２のコンタクト素子の位置その他によって異なったものとなるが、等電位線に沿ってコンタクト素子を配置するのはいずれの場合も同様である。
【００５０】
（実施の形態５）
図６は、本発明の実施の形態５の半導体集積回路の半導体基板上のパターン図である。図６において、１８は抵抗である。また図１から図５と同じ構成要素に同一の番号を付けて示した。
【００５１】
本発明の特徴は、各回路ブロック直下の半導体基板のグランドの取り方にある。すなわち、第１および第２の回路ブロック６，７がある領域の半導体基板と第１および第２のグランド配線パターン２、３がそれぞれ抵抗１８を介して接続されている。
【００５２】
ここで抵抗１８の値を小さくすると、ラッチアップ現象の防止やサージ耐性を改善することができるが、図７における抵抗値Ｚ３は小さくなるため回路ブロック間のアイソレーションは低下する傾向にある。一方、抵抗１８の値を無限大とすれば、第１および第２のコンタクト素子８、９を経由する抵抗値のみとなるので、抵抗値Ｚ３は大きくなるが、ラッチアップ現象の発生の可能性が増大する。そこで、ラッチアップ現象が発生しない範囲で抵抗値Ｚ３を大きくしてアイソレーションを確保することが考えられる。この設定をコンタクト素子の位置や数により調整した場合には、よい条件を見つけ出すために何度も試作を重ねる必要があり、非効率である。本実施の形態の様に抵抗１８の値を変えることで条件だしをすれば、抵抗値の変更は容易に行えるため効率的に開発を行うことができる。そしてラッチアップなどの弊害が生じない範囲で抵抗値を最大に設定することが容易となる。
【００５３】
尚、本実施の形態では第１および第２のグランド配線パターンの両方とも抵抗により半導体基板と接続したが、いずれか片方のみ抵抗を介して接続する構成でもよい。
【００５４】
また、第１および第２のコンタクト素子を設けず、半導体基板と各グランド配線パターンは抵抗を介した接続のみとした構成をとることができる。
【００５５】
また、抵抗の個数は１個または複数とすることができる。
【図面の簡単な説明】
【００５６】
【図１】本発明の実施例１における半導体集積回路のパターン図
【図２】本発明の実施例１におけるグランド配線パターンと半導体基板の構造図
【図３】本発明の実施例２における半導体集積回路のパターン図
【図４】本発明の実施例３における半導体集積回路のパターン図
【図５】本発明の実施例４における半導体集積回路のパターン図
【図６】本発明の実施例５における半導体集積回路のパターン図
【図７】回路ブロック間のアイソレーションの説明図
【図８】従来の半導体集積回路のパターン図
【符号の説明】
【００５７】
１  半導体基板
２  第１のグランド配線パターン
３  第２のグランド配線パターン
４  第１の端子パッド
５  第２の端子パッド
６  第１の回路ブロック
７  第２の回路ブロック
８  第１のコンタクト素子
９  第２のコンタクト素子
１０  第３のグランド配線パターン
１１  第３の端子パッド
１２  第３のコンタクト素子
１３  第４のグランド配線パターン
１４  第４の端子パッド
１５  第４のコンタクト素子
１６  電気力線
【図１】
2005167276.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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