(57)【要約】【課題】  効果的にノイズを低減できる大容量の容量素子を有し、かつこの容量素子を簡易に作製することのできる、磁気メモリ装置を提供すること。【解決手段】  ＴＭＲ素子２７とワード線２４との間に形成されたメモリ部３４側の絶縁膜２１ｆと同一材料で同一レベル位置に形成された周辺回路部３５側の絶縁膜２１ｆと；ＴＭＲ素子２７とビット線３３との間に形成されたメモリ部３４側の絶縁膜２１ｈと同一材料で同一レベル位置に形成された周辺回路部３５側の絶縁膜２１ｈと；の少なくとも一方を誘電体膜とし、ワード線２４又はビット線３３、又は引き出し電極２６ｂと同一材料で同一レベル位置に形成された導電層を対向電極とする容量素子Ｃ1〜Ｃ10が、周辺回路部３５に内設されている、不揮発性磁気メモリ装置３６ａ〜３６ｇ。【選択図】          図１
2005303156.tif 000002
【特許請求の範囲】
【請求項１】
配線層と、磁化方向が固定された磁化固定層と、トンネルバリア層と、磁化方向の変化が可能な磁化自由層とがこの順に積層されてなるトンネル磁気抵抗効果素子からなる磁気メモリ素子がメモリ部を構成し、前記トンネル磁気抵抗効果素子に接続された第１配線とは反対側で絶縁層を介して第２配線が前記トンネル磁気抵抗効果素子と対向配置され、前記第１配線と前記第２配線とを用いて前記トンネル磁気抵抗効果素子へ書き込みを行うように構成された磁気メモリ装置において、
前記トンネル磁気抵抗効果素子と前記第２配線との間に形成された前記絶縁層と同一  材料で形成された絶縁層と；前記トンネル磁気抵抗効果素子と前記第１配線との間に形  成された絶縁層と同一材料で形成された絶縁層と；の少なくとも一方を誘電体膜とする  容量素子が、前記磁気メモリ素子とは別の位置に内設されている
ことを特徴とする磁気メモリ装置。
【請求項２】
前記トンネル磁気抵抗効果素子における前記第２配線側の電極と前記第２配線との間の前記絶縁層と同一材料で同一レベル位置に形成された絶縁層が、前記容量素子の前記誘電体膜を形成している、請求項１に記載した磁気メモリ装置。
【請求項３】
前記トンネル磁気抵抗効果素子における前記第１配線側の電極と前記第１配線との間の前記絶縁層と同一材料で同一レベル位置に形成された絶縁層が、前記容量素子の前記誘電体膜を形成している、請求項１に記載した磁気メモリ装置。
【請求項４】
前記容量素子が前記メモリ部の周辺回路部に設けられている、請求項１に記載した磁気メモリ装置。
【請求項５】
前記容量素子がデカップリングコンデンサとして用いられる、請求項１に記載した磁気メモリ装置。
【請求項６】
前記誘電体膜が窒化シリコン、酸化アルミニウム又は炭化シリコンからなる、請求項１に記載した磁気メモリ装置。
【請求項７】
前記容量素子を構成する前記誘電体膜の厚さが１５０ｎｍ以下である、請求項１に記載した磁気メモリ装置。
【請求項８】
前記容量素子を構成する対向電極の少なくとも一方が、前記トンネル磁気抵抗効果素子における前記第１配線側の電極と、前記第１配線と、前記第２配線と、前記トンネル磁気抵抗効果素子における前記第２配線側の電極と、前記トンネル磁気抵抗効果素子の構成層とからなる群より選ばれた導電層と同一材料で同一レベル位置に形成された導電層からなる、請求項１に記載した磁気メモリ装置。
【請求項９】
前記第１配線と前記第２配線とが交差して配置され、その交差領域に前記トンネル磁気抵抗効果素子が配置されている、請求項１に記載した磁気メモリ装置。
【請求項１０】
前記磁化固定層と前記磁化自由層との間に前記トンネルバリア層が挟持され、前記第１配線としてのビット線及び前記第２配線としての書き込みワード線にそれぞれ電流を流すことによって誘起される磁界で前記磁化自由層を所定方向に磁化して情報を書き込み、この書き込み情報を前記トンネルバリア層を介してのトンネル磁気抵抗効果によって読み出すように構成された、請求項１に記載した磁気メモリ装置。
【請求項１１】
配線層と、磁化方向が固定された磁化固定層と、トンネルバリア層と、磁化方向の変化が可能な磁化自由層とがこの順に積層されてなるトンネル磁気抵抗効果素子からなる磁気メモリ素子がメモリ部を構成し、前記トンネル磁気抵抗効果素子に電気的に接続されている第１配線と、この第１配線の側で前記トンネル磁気抵抗効果素子とは電気的に絶縁されている第３配線と、前記第１配線に交差した状態で前記トンネル磁気抵抗効果素子とは電気的に絶縁されている第２配線とを有する磁気メモリ装置において、
前記トンネル磁気抵抗効果素子と前記第２配線との間に形成された絶縁層と同一材料で  形成された絶縁層と；前記トンネル磁気抵抗効果素子と前記第１配線との間に形成され  た絶縁層と同一材料で形成された絶縁層と；の少なくとも一方を誘電体膜とする容量素  子が、前記磁気メモリ素子とは別の位置に内設されている
ことを特徴とする磁気メモリ装置。
【請求項１２】
前記トンネル磁気抵抗効果素子における前記第２配線側の電極と前記第２配線との間の前記絶縁層と同一材料で同一レベル位置に形成された絶縁層が、前記容量素子の前記誘電体膜を形成している、請求項１１に記載した磁気メモリ装置。
【請求項１３】
前記トンネル磁気抵抗効果素子における前記第１配線側の電極と前記第１配線との間の前記絶縁層と同一材料で同一レベル位置に形成された絶縁層が、前記容量素子の前記誘電体膜を形成している、請求項１１に記載した磁気メモリ装置。
【請求項１４】
前記容量素子が前記メモリ部の周辺回路部に設けられている、請求項１１に記載した磁気メモリ装置。
【請求項１５】
前記容量素子がデカップリングコンデンサとして用いられる、請求項１１に記載した磁気メモリ装置。
【請求項１６】
前記誘電体膜が窒化シリコン、酸化アルミニウム又は炭化シリコンからなる、請求項１１に記載した磁気メモリ装置。
【請求項１７】
前記容量素子を構成する前記誘電体膜の厚さが１５０ｎｍ以下である、請求項１１に記載した磁気メモリ装置。
【請求項１８】
前記容量素子を構成する対向電極の少なくとも一方が、前記トンネル磁気抵抗効果素子における前記第１配線側の電極と、前記第１配線と、前記第２配線と、前記トンネル磁気抵抗効果素子における前記第２配線側の電極と、前記トンネル磁気抵抗効果素子の構成層とからなる群より選ばれた導電層と同一材料で同一レベル位置に形成された導電層からなる、請求項１１に記載した磁気メモリ装置。
【請求項１９】
前記第１配線と前記第２配線とが交差して配置され、その交差領域に前記トンネル磁気抵抗効果素子が配置されている、請求項１１に記載した磁気メモリ装置。
【請求項２０】
前記磁化固定層と前記磁化自由層との間に前記トンネルバリア層が挟持され、前記第１配線としてのビット線及び前記第２配線としての書き込みワード線にそれぞれ電流を流すことによって誘起される磁界で前記磁化自由層を所定方向に磁化して情報を書き込み、この書き込み情報を前記トンネルバリア層を介してのトンネル磁気抵抗効果によって読み出すように構成された、請求項１１に記載した磁気メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、配線層と、磁化方向が固定された磁化固定層と、トンネルバリア層と、磁化方向の変化が可能な磁化自由層とがこの順に積層されてなるトンネル磁気抵抗効果素子からなる磁気メモリ素子がメモリ素子を構成し、前記トンネル磁気抵抗効果素子に接続された第１配線とは反対側で絶縁層を介して第２配線が前記トンネル磁気抵抗効果素子と対向配置され、前記第１配線と前記第２配線とを用いて前記トンネル磁気抵抗効果素子へ書き込みを行うように構成された磁気メモリ装置、特に磁気ランダムアクセスメモリ、即ちいわゆる不揮発性メモリであるＭＲＡＭ（Magnetic Random Access Memory）として構成された不揮発性磁気メモリ装置に関するものである。
【背景技術】
【０００２】
従来、ＬＳＩ素子のシュリンクにより、デバイスの大容量化及び高速化が加速している。相補型絶縁ゲート（ＣＭＯＳ）ロジック回路では、サブナノセカンドでのスイッチングが可能になってきている。そして、デバイスの大規模化に伴って一般に、デジタル回路が高速スイッチングする場合に過大な貫通電流が流れる。そのために、このデジタル回路素子の高密度化と共に同時にスイッチングを起こす回路が増え、この結果、電源配線の電位やグランド配線等の電位が変動してノイズが発生する。
【０００３】
例えば、ＣＭＯＳデジタル回路の場合には、このノイズが大きくなるとラッチアップを起こしたり、ロジックの閾値の電圧レベルを変えてしまって、情報が反転するといった問題が生じる。更には、この発生するノイズがアナログ回路に入った場合に、アナログ回路の出力電圧にこのノイズ周波数成分が重畳されることもある。
【０００４】
そこで従来は、半導体集積回路の電源配線及びグランド配線の電位の変動により発生するノイズを除去するために、半導体集積回路の外部にデカップリングコンデンサを設けて対策を行っている（後述の特許文献１及び２を参照）。
【０００５】
しかし、半導体集積回路が大規模になる程、半導体集積回路内部の配線抵抗が大きくなって時定数が増えるために、外付けのバイパスコンデンサの効果が小さくなってしまう。また、バイパスコンデンサの外付けでは、アセンブルのコストが高くなる。
【０００６】
最近では、オンチップにデカップリングコンデンサを搭載することが試みられてきている（後述の特許文献３、４、５及び６を参照）。
【０００７】
まず、図１６（Ａ）に示す半導体集積回路装置１５０ａについて説明する（後述の特許文献３を参照）。
【０００８】
この構造では、最上層から順に、電源配線に用いられる電源配線層１２７が形成され、電源配線層１２７とグランド配線層１４１とを電気的に絶縁し、電源配線層１２７と電源配線層１２８とを接続するためのプラグ１２９を有する第１絶縁層１３０が形成され、グランド配線に用いられるグランド配線層１４５、グランド配線１４１及び電源配線層１２８が形成され、グランド配線と信号配線とを電気的に絶縁し、電源配線層１２８と第１信号配線１４７とを接続するためのプラグ１４６、及びグランド配線層１４１と第２信号配線１４８とを接続するためのプラグ１４３を有する第２絶縁層１４２が形成され、第１信号配線層１４７、第２信号配線層１４８及び第３信号配線層１４９からなる信号配線が形成されている。
【０００９】
各信号配線層への電源電位又はグランド電位の供給においは、例えば、第１信号配線１４７を電源電位に固定する場合に、電源配線層１２７と第１信号配線層１４７とを接続し、プラグ１４６、電源配線層１２８及びプラグ１２９を順次通して行われる。また、第２信号配線１４８をグランド電位に固定する場合には、プラグ１４３を通して行われる。
【００１０】
バイパスコンデンサ１４０は、重ねて配置されている電源配線層１２７とグランド配線層１４１を対向電極として第１絶縁層１３０で生じる容量Ｃによって構成されている。
【００１１】
即ち、この半導体集積回路装置１５０ａは、最上部の電源配線層１２７及びその下に位置するグランド配線層１４１を電源及びグランド配線にそれぞれ用い、グランド配線層１４１より下部の配線層を各信号配線層に用いる。この構成においては、バイパスコンデンサ１４０としての容量は、主として電源配線層１２７とグランド配線層１４１との間の容量となる。
【００１２】
このように、バイパスコンデンサ１４１の形成に既存の配線層を使った構造においては、近年、配線間の寄生容量を減少させて時定数を小さくするために、ＣＭＯＳの層間膜に低誘電率材料（ｌｏｗ−ｋ材料）を使っているので、有効なデカップリングコンデンサとして大容量化するには大面積が必要になり、構造が大規模なものとなってしまう可能性がある。
【００１３】
次に、図１６（Ｂ）に示す他の半導体集積回路装置１５０ｂについて説明する（後述の特許文献４を参照）。
【００１４】
この半導体集積回路装置１５０ｂの構造においては、最上層であるメタル層の上に絶縁膜を介して、導電性のストライプ状の薄膜であるストリップライン１５１Ａ及び１５１Ｂを交互に所定間隔で平面方向に配置する。更に、ストリップライン１５１Ａ及び１５１Ｂと同形状であるストリップライン１５２Ａ及び１５２Ｂを、ストリップライン１５１Ａ及び１５１Ｂ上に所定の間隔でストリップライン１５１Ａ及び１５１Ｂと対応するように配置する。
【００１５】
この配置においては、上下方向でストリップライン１５２Ａと１５１Ｂとが組み合わされ、更に、上下方向でストリップライン１５２Ｂと１５１Ａとが組み合わされるように配置することにより、ストリップライン１５２Ａと１５１Ｂとの間にコンデンサＣ１２を発生させ、ストリップライン１５２Ｂと１５１Ａとの間にコンデンサＣ１３を発生させ、ストリップライン１５２Ａと１５２Ｂとの間にコンデンサＣ１０を発生させ、ストリップライン１５１Ａと１５１Ｂとの間にコンデンサＣ１１を発生させ、ストリップライン１５１Ａとグランドとの間にコンデンサＣ１５を発生させ、及び、ストリップライン１５１Ｂとグランドとの間にコンデンサＣ１４を発生させる。
【００１６】
このように、この構造は、２組の平行導線ストリップラインを使用して容量を発生する。しかし、キャパシタの絶縁膜厚がリソグラフィの最小スペース（各ストリップラインの間隔）によって決まってしまうので、バラツキが大きくなり、容量を大きくすることができないという欠点がある。更には、ゲート酸化膜を容量に使う場合に、チップ内の広い面積をキャパシタに取られることや、応力による破壊等の問題があり、信頼性の劣化が問題になる。
【００１７】
次に、最上層のメタル層の上に絶縁膜を介して導電性の薄膜を形成し、ここでキャパシタを形成した構造も知られている（後述の特許文献５を参照）。
【００１８】
この構造においては、通常のＣＭＯＳ集積回路に対して作製工程が増加してしまう。更に、ＣＭＯＳ回路の作製プロセスが既に標準化されており、これにオプションの工程を付加するのが難いという問題点もある。
【００１９】
さて、近年情報通信機器、特に携帯端末などの個人用小型機器の飛躍的な普及に伴い、これを構成するメモリやロジックなどの素子には、高集積化、高速化、低消費電力化など、一層の高性能化が要求されている。
【００２０】
特に不揮発性メモリは、ユビキタス時代に必要不可欠であると考えられている。電源の消耗やトラブルが生じた場合や、サーバーとネットワークが何らかの障害により切断された場合でも、不揮発性メモリは、個人情報を含めた重要な情報を保護することができる。また、最近の携帯機器は、不要の回路ブロックをスタンバイ状態にしてできるだけ消費電力を抑えるように設計されているが、高速のワークメモリと大容量ストレージメモリを兼ねることができる不揮発性メモリが実現できれば、消費電力とメモリの無駄を無くすことができる。また、高速の大容量不揮発性メモリが実現できれば、電源を入れると瞬時に起動できる“インスタント・オン”機能も可能になってくる。
【００２１】
このような不揮発性メモリとしては、半導体を用いたフラッシュメモリや、強誘電体を用いたＦＲＡＭ（Ferroelectric Random Access Memory ）等が挙げられる。
【００２２】
しかしながら、フラッシュメモリは、構造が複雑なために高集積化が困難であり、しかもアクセス時間が１００ｎｓ程度と遅いという欠点がある。一方、ＦＲＡＭにおいては、書き換え可能回数が１０12〜１０14であり、完全にＳＲＡＭ（Static Random Access Memory）やＤＲＡＭ（Dynamic Random Access Memory）に置き換えるには持久力（Endurance）が小さく、また強誘電体キャパシタの微細加工が難しいという問題が指摘されている。
【００２３】
しかし、ＭＲＡＭは、これらの欠点を有さず、高速性、大容量（高集積化）、無限回の書き換え耐性などの優れた特徴を有する不揮発性メモリとして注目されている（例えば、Wang et al., IEEE Trans. Magn., 33, 4498(1997)）。ＭＲＡＭは、ナノ磁性体特有のスピン依存伝導現象に基づく磁気抵抗効果を利用して読み出しを行う半導体磁気メモリであり、外部から電力を供給することなしに記憶を保持できる不揮発性メモリである。ＭＲＡＭは、構造が単純であるために高集積化が容易であり、また磁気モーメントの反転により記録を行うために書き換え可能回数が大であり、アクセス時間についても非常に高速であることが予想され、既に１００ＭＨｚで動作可能であることが報告されている（R.Scheuerlein et al., ISSCC Digest of Technical Papers, p.128-129, Feb.2000）。
【００２４】
ＭＲＡＭに用いられるＴＭＲ(Tunnel Magnetoresistance)素子は、磁化自由層（記憶層）と磁化固定層との２つの磁性層の間にトンネルバリア層を挟持した構造を有し、２つの磁性層の磁化方向が「平行」であるか、「反平行」であるかを情報として記憶し、この相対的な磁化方向の違いによってトンネルバリア層を流れる電流の強度が変化することを利用して、情報の読み出しを行う記憶素子である。ＭＲＡＭは、近年のＴＭＲ材料の特性向上により注目を集めるなど、精力的な開発が行われている。
【００２５】
以下、ＴＭＲ型のＭＲＡＭについて更に詳細に説明する。
【００２６】
図１７は、ＭＲＡＭのメモリセルの記憶素子となるＴＭＲ素子１１０の斜視図である。ＴＭＲ素子１１０は、支持基板１０９の上に設けられ、磁化の方向が比較的容易に反転する磁化自由層（記憶層）１０２と、磁化の方向が固定されている第１の磁化固定層１０４と第２の磁化固定層１０６とを含んでいる。磁化自由層（記憶層）１０２と第１および第２の磁化固定層１０４と１０６には、例えばニッケル、鉄またはコバルト、あるいはこれらの合金を主成分とする強磁性体が用いられる。
【００２７】
第１の磁化固定層１０４と第２の磁化固定層１０６との間には、これらの磁性層が反強磁性的に結合するような導体層である反強磁性結合層１０５が配置されている。第１の磁化固定層１０４と第２の磁化固定層１０６と反強磁性結合層１０５とから磁化固定層１２６が形成される。反強磁性結合層１０５の材料としては、ルテニウム、銅、クロム、金、銀などが使用可能である。第２の磁化固定層１０６は反強磁性体層１０７と接しており、これらの層間に働く交換相互作用によって、第２の磁化固定層１０６は強い一方向の磁気異方性を持つことになる。反強磁性体層１０７の材料としては、例えば、鉄、ニッケル、白金、イリジウム、ロジウムなどのマンガン合金や、コバルトやニッケル酸化物などを使用できる。
【００２８】
磁化自由層（記憶層）１０２は、磁化固定層１０４の磁化方向と平行な磁化容易軸（強磁性体が容易に磁化される方向軸）を有し、磁化固定層１０４の磁化方向に対し平行または反平行のいずれかの方向に磁化されやすく、この２つの状態間で比較的容易に磁化方向を反転させ得るように構成されている。従って、磁化自由層（記憶層）１０２を情報記憶媒体として用いる場合には、磁化固定層１０４の磁化方向に対し「平行」および「反平行」に磁化した磁化自由層（記憶層）１０２の２つの状態を、情報の“０”と“１”に対応させる。
【００２９】
また、磁化自由層（記憶層）１０２と第１の磁化固定層１０４との間には、アルミニウム、マグネシウム、シリコン等の酸化物もしくは窒化物等からなる絶縁体によるトンネルバリア層１０３が挟持されており、磁化自由層（記憶層）１０２と第１の磁化固定層１０４との磁気的結合を切るとともに、磁化自由層（記憶層）１０２の磁化方向に応じたトンネル電流を流す役割を担っている。ＴＭＲ素子１１０を構成する磁性層および導体層は、主にスパッタリング法により形成されるが、トンネルバリア層１０３は、スパッタリングで形成された金属膜を酸化もしくは窒化させることにより得ることができる。
【００３０】
トップコート層１０１は、ＴＭＲ素子１１０と、ＴＭＲ素子１１０に接続される配線との相互拡散防止や、接触抵抗低減および磁化自由層（記憶層）１０２の酸化防止という役割があり、通常は、銅、タンタル、窒化チタンおよびチタン等の材料が使用できる。下地電極層１０８は、ＴＭＲ素子１１０と直列に接続される読み出し用のスイッチング素子との接続に用いられる。この下地電極層１０８は反強磁性体層１０７を兼ねてもよい。
【００３１】
図１８は、一般的なＭＲＡＭのメモリセル部の一部を簡略化して示す拡大斜視図である。ここでは、簡略化のために読み出し回路部分は省略し、１例として９個のメモリセルを示している。ＭＲＡＭは、相互に交差するビット線１１１と書き込み用ワード線１１２とを有し、これらの配線１１１と１１２とが交差する層間に、ＴＭＲ素子１１０がマトリックス状に配置されている。
【００３２】
図１９は、従来のＭＲＡＭのメモリセルでありメモリ装置１５０ｃの断面図である。
【００３３】
例えば、ｐ型シリコン半導体基板１１３内に形成されたｐ型ウェル領域１１４に、ドレイン電極１２３、ドレイン領域１１８、ゲート電極１１６、ゲート絶縁膜１１５、ソース領域１１７及びソース電極１２０よりなるｎ型の読み出し用電界効果トランジスタ１１９が設けられ、その上部の所定位置に、読み出し用配線１２２、センスライン１２１、書き込み用ワード線１１２、ＴＭＲ素子１１０及びビット線１１１がそれぞれ配置されている。
【００３４】
ＴＭＲ素子１１０は、読み出し用配線１２２の上に、スパッタ法などによって、例えば、後述する下地電極層１０８としてタンタル層を用い、反強磁性体層１０７として白金のマンガン合金層を用い、第２の磁化固定層１０６として鉄とコバルトの合金層を用い、磁性層を反強磁性的に結合する導体層１０５としてルテニウム層を用い、第１の磁化固定層１０４として鉄とコバルトの合金層を用い、トンネルバリア層１０３として酸化アルミニウム層を用い、磁化自由層１０２として鉄とコバルトとホウ素との合金層ＣｏＦｅ−３０Ｂを用い、トップコート層１としてタンタル層を用い、これらを積層して形成されている。
【００３５】
ＴＭＲ素子１１０を形成している各層１０４〜１０８の一部は、読み出し用配線１２２の形状にパターニングされて配線を兼ねてもよく、この読み出し用配線１２２は、ＴＭＲ素子１１０の読み出し電流を、読み出し用電界効果トランジスタ１１９のドレイン電極１２３に伝達する働きをする。
【００３６】
前述したように、読み出し用電界効果トランジスタ１１９は、ゲート電極（読み出し用ワード線）１１６に所定の制御信号が印加されと、そのセルのＴＭＲ素子１１０の読み出し電流をセンスライン１２１に送り出すスイッチング素子として機能する。なお、トランジスタ１１９は、ｎ型又はｐ型電界効果トランジスタであってよいが、その他、ダイオード、バイポーラトランジスタ、ＭＥＳＦＥＴ（Metal Semiconductor Field Effect Transistor）等、各種のスイッチング素子を用いることができる。
【００３７】
ＴＭＲ素子１１０の下地電極層１０８は、読み出し用配線１２２によって読み出し用電界効果トランジスタ１１９のドレイン電極１２３へ接続され、読み出し用電界効果トランジスタ１１９のソース電極１２０はセンスライン１２１へ接続されている。従って、ＭＲＡＭの読み出し動作時には、駆動電流が印加されたビット線１１１へ接続されているＴＭＲ素子１１０のうち、ゲート電極（読み出し用ワード線）１１６への制御信号の印加によって選択されたＴＭＲ素子１１０の読み出し電流のみが、読み出し用電界効果トランジスタ１１を介してセンスライン１２１へ出力される。このように電界効果トランジスタ１１９は、ＴＭＲ素子１１０に記憶されている情報を選択的に読み出すためのスイッチング素子として機能する。
【００３８】
また、このメモリ装置１５０ｃは、集積回路技術の標準的な材料と方法によって作製される。例えば、ビット線１１１や書き込み用ワード線１１２等の配線の形成には、銅やアルミニウムなど、一般的な半導体プロセスで使用されている配線用金属材料が用いられ、銅配線であれば、ダマシン法によって、アルミニウム配線であれば、スパッタ法による膜形成とリソグラフィ技術とドライエッチングによるパターニングによって、形成される。また、電極や接続孔などのプラグ類は、タングステンの埋め込みなどで形成される。
【００３９】
なお、書き込み用ワード線１１２等の銅配線では、銅イオンの拡散を防ぐバリア層（拡散防止膜）としてタンタル層や窒化タンタル層が用いられるが、図を解り易くするために、本明細書の図面では、バリア層の図示を省略する。タングステン電極やタングステンプラグでバリア層として用いられる窒化チタン層なども、同様に図示を省略する。
【００４０】
また、通常、層間絶縁膜は、酸化シリコン膜をＣＶＤ（Chemical Vapor Deposition）法で形成し、拡散防止膜は窒化シリコン膜をＣＶＤ法で形成する。
【００４１】
図２０は、ＭＲＡＭの等価回路図の部分拡大図である。ここでは、１例として６個のメモリセルを示しているが、ビット線１１１及び書き込み用ワード線１１２の交差点には、ＴＭＲ素子１１０と共に、ＴＭＲ素子１１０に接続され、情報の読み出しの際に素子選択を行う電界効果トランジスタ１１９が配されている。更に、電界効果トランジスタ１１９のＯＮ、ＯＦＦを制御する読み出し用ワード線１２２、及び読み出された情報を出力するセンスライン１２１が設けられている。そして、周辺回路部において、ビット線１１１にはビット線電流駆動回路１２５が接続され、書き込み用ワード線１１２には双方向の書き込み用ワード線電流駆動回路１２４が接続され、センスライン１２１には読み出された情報を検出するセンスアンプ１２１ｂが接続されている。
【００４２】
ＴＭＲ素子１１０への情報の書き込みは、ビット線１１１および書き込み用ワード線１１２に電流を流し、これらから発生する磁界の合成磁界によって、磁化自由層（記憶層）１０２の磁化方向を、磁化固定層１０４の磁化方向に対して「平行」または「反平行」に定めることによって行う。
【００４３】
ＴＭＲ素子１１０の磁化自由層（記憶層）１０２における磁界は、通常、磁化容易軸方向の磁界ＨEAがビット線１１を流れる書き込み電流によって印加され、磁化困難軸方向の磁界ＨHAが書き込み用ワード線１１２を流れる書き込み電流によって印加され、これらの磁界ＨEAとＨHAとのベクトル合成による合成磁界が作用する。
【００４４】
ＭＲＡＭでは、それぞれ一方のみでは磁化反転が起こらない強さの磁界ＨEA（＜Ｈs）およびＨHA（＜Ｈs）を印加し、アステロイド磁化反転特性を利用して、電流を流しているビット線１１１と書き込み用ワード線１１２との交差点にあり、ＨEAとＨHAの両磁界が共に作用するメモリセルにだけ磁性スピンの反転を起こさせ、書き込みを行うことが一般的である。以下、この原理を詳述する（米国特許第６，０８１，４４５参照。）。
【００４５】
図２１は、情報書き込み動作時における、ＴＭＲ素子の磁化自由層（記憶層）１０２の磁界応答特性を示すアステロイド曲線のグラフである。図２０に示すように、磁化容易軸方向に印加された磁界ＨEAをＨx（＜Ｈs）とし、磁化困難軸方向に印加された磁界ＨHAをＨy（＜Ｈs）とすると、ＨxとＨyとのベクトル和である合成磁界Ｈが磁化自由層（記憶層）１０２に作用し、この合成磁界Ｈがアステロイド曲線上の点Ｃに対応するしきい値Ｈcより大きく、アステロイド曲線の外部の領域に達する大きさであるとき、磁化自由層（記憶層）１０２の磁化方向を反転させることが可能となる。他方、ベクトル和がアステロイド曲線の内部にとどまる合成磁界Ｈは、磁化自由層（記憶層）１０２の磁化方向を反転させることができない。
【００４６】
上述の磁化方向反転特性は、磁化容易軸方向磁界ＨEAと磁化困難軸方向磁界ＨHAとが共に存在する場合には、磁化方向を反転させるのに必要な磁界の大きさが、それぞれが単独で作用する場合に比べて低減されると共に、ビット線１１１と書き込み用ワード線１１２との２本の書き込み線を用いることにより、両者の交差点にあるメモリセルのＴＭＲ素子１１０にだけ選択的に情報を書き込むことが可能になる原理を示している。
【００４７】
即ち、磁化容易軸方向又は磁化困難軸方向に単独の磁界が作用する場合、磁化反転に必要になる磁界のしきい値は、上記のアステロイド曲線の磁化容易軸（ｘ軸）または磁化困難軸（ｙ軸）上での値Ｈsである。従って、Ｈsより小さいＨxやＨyを作用させても、それぞれ単独では磁化自由層（記憶層）１０２の磁化方向を反転させることはできない。しかしながら、両者が共に作用する場合には、その合成磁界Ｈがアステロイド曲線上のしきい値Ｈcをこえてアステロイド曲線の外部の領域Ａに達し、磁化自由層（記憶層）１０２の磁化方向を反転させることが可能である。
【００４８】
この際、ビット線１１１を流れる書き込み電流によって、そのビット線１１１の下方に配置されたすべてのＴＭＲ素子１１０に、磁化容易軸方向磁界ＨEAであるＨxが印加され、また、書き込み用ワード線１１２を流れる書き込み電流によって、その書き込み用ワード線１１２の上方に配置されたすべてのＴＭＲ素子１１０に、磁化困難軸方向磁界ＨHAであるＨyが印加されるものの、ビット線１１１とワード線１１２の交差点にあるメモリセル以外のメモリセルでは、ＨxあるいはＨyが単独で作用するのみであるので、情報の書き込みは起こらない。両者が共に作用して情報の書き込みが可能になるのは、ビット線１１１とワード線１１２の交差点にあるメモリセルに対してだけである。このようにして、ビット線１１１と書き込み用ワード線１１２とを用いることにより、両者の交差点にあるメモリセルにだけ選択的に情報を書き込むことが可能になる。
【００４９】
なお、ＨxまたはＨyが一方向反転磁界Ｈsより大きいと、それが印加されるすべてのメモリセルに情報が書き込まれてしまう不都合が生じるから、ＨxおよびＨyは、Ｈs未満でなければならない。従って、情報の書き込みのために磁化自由層（記憶層）１０２に印加する合成磁界の適切な領域は、図２１に灰色で示した領域である。このため、合成磁界が図中の灰色の領域におさまるように、ビット線１１１及び書き込み用ワード線１１２に流す電流の大きさなどを調節する。
【００５０】
図２２は、ＭＲＡＭのＴＭＲ素子１１０における情報の読み出し動作を説明するための概略断面図である。ここでは、ＴＭＲ素子１１０の層構成を概略図示しており、前述した１０４〜１０６のそれぞれの磁化固定層を１つにまとめて磁化固定層１２６として示し、トップコート層１０１、反強磁性体層１０７及び下地電極層１０８は図示を省略している。
【００５１】
ＴＭＲ素子１１０に記録された情報の読み出しは、磁気抵抗効果の１種であるＴＭＲ効果を利用して行う。ＴＭＲ効果とは、トンネルバリア層１０３を挟んで対向している２つの磁性層間を流れるトンネル電流に対する抵抗が、２つの磁性層の磁性スピンの向きが「平行」であれば小さくなり、「反平行」であれば大きくなる現象である。
【００５２】
具体的には、図２２に示すように、ビット線１１１から磁化自由層（記憶層）１０２、トンネルバリア層１０３及び磁化固定層１０４〜１０６を貫いて流れるトンネル電流を供給し、上記の抵抗の大小に対応した読み出し電流を下地電極層１０８から取り出し、読み出し電流の大小によって２つの磁性層の磁性スピンの向きを検出する。
【００５３】
即ち、図２２の左側部に示すように、磁化自由層（記憶層）１０２と磁化固定層１０４との磁化の方向が「平行」で、磁性スピンが揃っている場合には、これら２つの層の間の抵抗は小さく、大きな読み出し電流がトンネルバリア層１０３を貫いて流れる。他方、図２１の右側部に示すように、磁化自由層（記憶層）１０２と磁化固定層１０４との磁化の方向が「反平行」で、磁性スピンが逆向きの場合には、これら２つの層の間の抵抗は大きく、トンネルバリア層１０３を貫いて流れる読み出し電流は小さい。
【００５４】
【特許文献１】米国特許第５，１３４，５３９号明細書（第２２−２３頁、図３）
【００５５】
【特許文献２】米国特許第４，６７５，７１７号明細書（第６−８頁、図４、図５）
【００５６】
【特許文献３】特許第３４３２９６３号公報（第３項右欄２４行目―第４項左欄１３行目、図１）
【００５７】
【特許文献４】米国特許第５，２０８，７２５号明細書（第４−６頁、図３）
【００５８】
【特許文献５】米国特許第５，８７２，６９７号明細書（第７−８頁、図３Ｄ）
【００５９】
【特許文献６】米国特許第６，３８７，７５４  Ｂ２号明細書（第７−９頁、図５、図８）
【発明の開示】
【発明が解決しようとする課題】
【００６０】
上述のように、近年高速の不揮発性メモリとしてＭＲＡＭが注目されており、これは磁気モーメントの反転を使ったもので、この反転には２本の配線に電流を流し、これによって発生する電流磁界によって情報を書き込む構造である。
【００６１】
このＭＲＡＭにおいても、磁化反転を行う（磁化反転を行わない場合もある）ためには、数ｎｓの時間であるがｍＡレベルの電流が必要であり、この結果、上述したような電源配線の電位やグランド配線等の電位が変動した場合、書き込みに必要な情報信号以外のノイズが発生する。このノイズが周辺回路部の半導体集積回路に生じると、情報を書き込むための電流磁界に影響を与えてしまい、情報が不明瞭になったり、書き込むのが困難になる。
【００６２】
本発明は、上記のような事情に鑑みてなされたものであって、その目的は、効果的にノイズを低減できる大容量の容量素子を有し、かつこの容量素子を簡易に作製することのできる、磁気メモリ装置を提供することにある。
【課題を解決するための手段】
【００６３】
即ち、本発明は、配線層と、磁化方向が固定された磁化固定層と、トンネルバリア層と、磁化方向の変化が可能な磁化自由層とがこの順に積層されてなるトンネル磁気抵抗効果素子からなる磁気メモリ素子がメモリ部を構成し、前記トンネル磁気抵抗効果素子に接続された第１配線とは反対側で絶縁層を介して第２配線が前記トンネル磁気抵抗効果素子と対向配置され、前記第１配線と前記第２配線とを用いて前記トンネル磁気抵抗効果素子へ書き込みを行うように構成された磁気メモリ装置において、
前記トンネル磁気抵抗効果素子と前記第２配線との間に形成された前記絶縁層と同一  材料で形成された絶縁層と；前記トンネル磁気抵抗効果素子と前記第１配線との間に形  成された絶縁層と同一材料で形成された絶縁層と；の少なくとも一方を誘電体膜とする  容量素子が、前記磁気メモリ素子とは別の位置に内設されていることを特徴とする、
磁気メモリ装置に係わるものである。
【００６４】
本発明はまた、配線層と、磁化方向が固定された磁化固定層と、トンネルバリア層と、磁化方向の変化が可能な磁化自由層とがこの順に積層されてなるトンネル磁気抵抗効果素子からなる磁気メモリ素子がメモリ部を構成し、前記トンネル磁気抵抗効果素子に電気的に接続されている第１配線と、この第１配線の側で前記トンネル磁気抵抗効果素子とは電気的に絶縁されている第３配線と、前記第１配線に交差した状態で前記トンネル磁気抵抗効果素子とは電気的に絶縁されている第２配線とを有する磁気メモリ装置において、
前記トンネル磁気抵抗効果素子と前記第２配線との間に形成された絶縁層と同一材料で  形成された絶縁層と；前記トンネル磁気抵抗効果素子と前記第１配線との間に形成され  た絶縁層と同一材料で形成された絶縁層と；の少なくとも一方を誘電体膜とする容量素  子が、前記磁気メモリ素子とは別の位置に内設されている
ことを特徴とする磁気メモリ装置も提供するものである。
【発明の効果】
【００６５】
本発明によれば、前記トンネル磁気抵抗効果素子と前記第２配線との間に形成された前記絶縁層と同一材料で形成された絶縁層と；前記トンネル磁気抵抗効果素子と前記第１配線との間に形成された前記絶縁層と同一材料で形成された絶縁層と；の少なくとも一方を誘電体膜とする容量素子が、前記磁気メモリ素子とは別の位置に内設されているので、前記書き込みの特性（電流磁界、低消費電力化）を高めるために薄くした前記絶縁層と同一材料で前記誘電体膜が形成され、これによって、誘電率が向上し、大容量の容量素子を構成することができ、この大容量の容量素子によってノイズを低減させることができる。
【００６６】
また、前記磁気メモリ素子の作製工程及び構成層等の一部を用いて、前記容量素子を構成するので、この容量素子を簡易に作製することができる。
【００６７】
このように、本発明の磁気メモリ装置によれば、メモリ装置の低消費電力化および高集積化と、ノイズ低減によるメモリ装置の書き込み特性の向上とを両立させることができる。
【発明を実施するための最良の形態】
【００６８】
本発明においては、前記トンネル磁気抵抗効果素子が配置される領域以外の領域、特に周辺回路部において、前記トンネル磁気抵抗効果素子の構成層と同一材料の層を用いて前記容量素子を形成する構造において、前記トンネル磁気抵抗効果素子における前記第２配線側の電極と前記第２配線との間の前記絶縁層と同一材料で同一レベル位置に形成された絶縁層が、前記容量素子の前記誘電体膜を形成しているのが望ましい。
【００６９】
また、前記トンネル磁気抵抗効果素子における前記第１配線側の電極と前記第１配線との間の前記絶縁層と同一材料で同一レベル位置に形成された絶縁層が前記容量素子の前記誘電体膜を形成しているのが望ましい。
【００７０】
また、電源配線及びグランド配線の電位の変動により発生するノイズを除去して、前記トンネル磁気抵抗効果素子への前記書き込みを確実に行うために、前記容量素子がデカップリングコンデンサとして前記メモリ部の周辺回路部に設けられるのが望ましい。このコンデンサは、周辺回路部の半導体集積回路のうち、磁気メモリ素子の駆動用の回路に組み込んでよいが、その他の回路に対し用いてもよい。
【００７１】
また、前記容量素子における誘電率を高めて容量を増大させるために、高誘電率を有する材質である窒化シリコン、酸化アルミニウム又は炭化シリコンによって前記誘電体膜を形成するのが望ましい。これはまた、前記磁気メモリ素子において前記絶縁層の膜厚を薄くして書き込み特性を向上させる場合に、誘電体膜の厚みも薄くできることによって、更に大容量化に有利である。しかも、書き込み時の磁場の効率と絶縁層の誘電率とは相関性がないため、磁気メモリ素子において耐圧の大きい絶縁層を用いることができる。
【００７２】
また、前記容量素子における誘電率を高めるために、前記容量素子を構成する前記絶縁層（誘電体膜）の厚さが１５０ｎｍ以下であるのが望ましい。
【００７３】
また、前記容量素子を構成する対向電極の少なくとも一方が、前記トンネル磁気抵抗効果素子における前記第１配線側の電極と、前記第１配線と、前記第２配線と、前記トンネル磁気抵抗効果素子における前記第２配線側の電極と、前記トンネル磁気抵抗効果素子の構成層とからなる群より選ばれた導電層と同一材料で同一レベル位置に形成された導電層からなるのが望ましい。
【００７４】
また、前記第１配線と前記第２配線とが交差して配置され、その交差領域に前記トンネル磁気抵抗効果素子が配置されているのがよい。また、前記磁化固定層と前記磁化自由層との間に前記トンネルバリア層が挟持され、前記第１配線としてのビット線及び前記第２配線としてのワード線にそれぞれ電流を流すことによって誘起される磁界で前記磁化自由層を所定方向に磁化して情報を書き込み、この書き込み情報を前記トンネルバリア層を介してのトンネル磁気抵抗効果によって読み出すように構成されているのがよい。これらの構成は、ＭＲＡＭの標準的な構成である。
【００７５】
以下、本発明の好ましい実施の形態を図面参照下に具体的に説明する。
【００７６】
第１の実施の形態
本実施の形態においては、図１（Ａ）に示すように、ＭＲＡＭを搭載した半導体集積回路である不揮発性磁気メモリ装置３６ａが構成される。
【００７７】
この磁気メモリ装置３６ａでは、シリコン基板１４中に複数のＭＯＳ型トランジスタ１６が形成されているが、各トランジスタ１６とも、拡散層であるドレイン領域１７及びソース領域１８上にプラグ２２ａ、ランディングパッド２３ａがそれぞれ形成され、ソース領域１８上では更にプラグ２２ｂ及びランディングパッド２３ｂが順次形成されている。このプラグ２２ｂとランディングパッド２３ｂとは、例えば、Ｃｕのデュアルダマシン（Ｄｕａｌ  Ｄａｍａｓｃｅｎｅ）プロセスで形成されている。各トランジスタ１６のうち、メモリ部３４では読み出し用のトランジスタが構成され、アイソレーション領域１９で分離された周辺回路部３５ではメモリ部３４等の駆動用のトランジスタが構成されている。メモリ部３４ではまた、ＭＯＳトランジスタ１６のドレイン領域１７にはプラグ２２ａを介してセンス線３７が繋がっている。
【００７８】
また、ランディングパッド２３ｂは、メモリ部３４を構成するＴＭＲ素子２７の最下部に設けられた引き出し電極層２６ｂに接続されている。また、ＴＭＲ素子２７の最上部にあるトップコート層２８はプラグ２２ｃを介して第１配線であるビット線３３に接続されている。また、ＴＭＲ素子２７の下方には絶縁膜２１ｆを介して、第２配線である書き込み用のワード線２４（選択ライン）が配置されている。
【００７９】
また、ＴＭＲ素子２７には、磁化が比較的容易に回転する記憶層（磁化自由層）２９と磁化固定層３１とが含まれる。記憶層２９と磁化固定層３１は、例えば、ニッケル、鉄、コバルト又はこれ等の合金を主成分とする強磁性体が用いられる。また、磁化固定層３１は、合成反強磁性結合(ＳＡＦ:  Synthetic Antiferromagnet)を持つ多層膜(強磁性体/金属/強磁性体)でもよい。このＳＡＦについては、S.S.Parkin  et.al, Physical Review Letters,7 May,pp2304-2307(1990)で報告されている。
【００８０】
また、磁化固定層３１は反強磁性体層３２と接して形成されており、これらの層間に働く交換相互作用によって強い一方向の磁気異方性を有することになる。この反強磁性体層３２の材質としては、例えば、鉄、ニッケル、白金、イリジウム及びロジウム等のマンガン合金、或いは、コバルトやニッケル酸化物等が使用できる。
【００８１】
また、記憶層（磁化自由層）２９と磁化固定層３１との間には、アルミニウム、マグネシウム、シリコン等の酸化層又は窒化物等からなる絶縁体であるトンネルバリア層３０が形成されており、記憶層２９と磁化固定層３１との磁気的結合を遮断すると共にトンネル電流を流すための役割を担う。
【００８２】
これ等の磁性膜及び導体膜は、主にスパッタリング法により形成され、トンネルバリア層３０は、スパッタリングで形成された金属膜を酸化又は窒化させることにより得ることができる。
【００８３】
また、トップコート層２８には、ＴＭＲ素子２７とＴＭＲ素子を接続するためのビット線３３との間の相互拡散防止、接触抵抗低減及び記憶層２９の酸化防止という役割がある。このトップコート層２８には、通常、Ｃｕ、Ｔａ、ＴｉＮ及びＴｉ等の材料が使用できる。
【００８４】
また、引き出し電極層２６ｂは反強磁性体層３２を兼ねていてもよい。ビット線３３とトップコート層２８とを接続するプラグ２２ｃは、ビット線３３の形成と同時にデュアルダマシンプロセスで形成してもよい。
【００８５】
磁気メモリ装置３６ａ（メモリセル）においては、既述したと同様に、ビット線３３及び書き込み用ワード線２４に電流を流し、その合成磁界で記憶層２９の磁化の方向を変えて“１”又は“０”の情報を記憶する。また、記憶された情報の読み出しは磁気抵抗効果によるトンネル電流の変化を検出して行う。そして、記憶層２９と磁化固定層３１との磁化方向が等しい場合には、低抵抗(これを例えば“０”とする)とし、記憶層２９と磁化固定層３１との磁化方向が反平行の場合には、高抵抗(これを例えば“１”とする)とする。
【００８６】
また、層間絶縁膜２１ｆと２１ｈとは、その厚さが薄い方が、書き込み用ワード線２４及びビット線３３から発生する電流磁場を効率的に使えるために、書き込み時の消費電力を抑えながら確実に書き込むことができる。
【００８７】
また、これ等の層間絶縁膜の材質には、シリコンナイトライド膜、酸化アルミニウム膜、シリコンカーバイド膜及びシリコン酸化膜等が使える。更に、耐圧の点で好ましいのは、シリコンナイトライド膜、酸化アルミニウム膜及びシリコンカーバイド膜である。
【００８８】
また、これ等の層間絶縁膜の厚さは１５０ｎｍ以下が好ましい。これは、ＭＲＡＭにおいては、層間絶縁膜の厚さが薄くなると、合成磁界がかけ易くなって書き込み時の消費電流を下げることとなるため、書き込み用ワード線２４とＴＭＲ素子２７との間隔、及び、ビット線３３とＴＭＲ素子２７との間隔を縮小するようにデバイス設計を行う必要があるからである。
【００８９】
更に、層間絶縁膜の厚さが薄くなると、後述するように大容量のキャパシタを作製することができる。この時の層間絶縁膜の材質としては、誘電率ε値が大きくて高耐圧特性を有するＳｉ3Ｎ4及びＡｌ2Ｏ3等を使用することができる。なお、磁場の効率と層間絶縁膜の誘電率とには相関特性がなく、互いに影響し合わないので、このような耐圧の高い層間絶縁膜を使用することができる。
【００９０】
本実施の形態によれば、周辺回路部３５において、デカップリングコンデンサがＴＭＲ素子構成層の一部を用いて形成されている。即ち、ＴＭＲ素子２７の引き出し電極層２６ｂと同一材料で同一レベル位置に形成された電極層２６ａと、書き込み用ワード線２４と同一材料で同一レベル位置に形成された配線層２５ｂと、層間絶縁膜２１ｆとによって、容量素子（デカップリングコンデンサ）Ｃ1が構成されている。
【００９１】
書き込み用ワード線２４、各ランディングパッド２３ａ及び２３ｂ、各配線層２５ａ、２５ｂ、２５ｃ及び２５ｄ等の配線層の材料としては、銅やアルミニウム等の、一般的な半導体プロセスで使用されている配線用金属材料を用いることができる。また、配線層２５ａ及び２５ｂは、電源線（Ｖｄｄ）又はアース線（Ｖｓｓ）のいずれ側であってもよい。
【００９２】
図１（Ｂ）には、容量素子であるコンデンサＣ1が端子Ｔ1と端子Ｔ2との間に形成されている状態を等価的に示す。
【００９３】
この容量素子においては、図１（Ａ）に示すように、配線層２５ｂ及びプラグ２２ｃを順次介して接続された配線層２５ｂが端子Ｔ1となり、また、配線層２５ａ、プラグ２２ｃを順次介して接続された配線層２５ｄが端子Ｔ2となっている。そして、配線層２５ｂと電極層２６ａとが、メモリ部側の絶縁膜２１ｆと同一材料で同一レベル位置に形成された誘電体膜である層間絶縁膜２１ｆを介して対向して配置され、容量素子（デカップリングコンデンサ）Ｃ1を構成する。また、各配線層２５ｃ、２５ｄもビット線３３と同一材料で同一レベル位置に形成されている。
【００９４】
図２は、例えば１ＭＢｉｔのＭＲＡＭ１のレイアウト（Ａ）、及びこのＭＲＡＭ１のＡ部詳細図（Ｂ）を示す。
【００９５】
図２（Ａ）に示すように、ＭＲＡＭ１は、複数の外部接続端子３がその端部に沿って規則的に配列された領域内において、例えば、複数の１２８Ｋｂのマクロセル２を規則的に配列したものである。
【００９６】
また、図２（Ｂ）に示すように、各マクロセルでは、ビット線ドライバ７、ライトカレントアジャスティングサーキット５、ロウデコーダ４、ライトワード線ドライバ８、リードドライバ９、コントロールロジッククロックジェネレータ１３、コモンデコーダ１１及びセンスアンプ１２等からなる周辺回路部３５が、メモリ部３４を囲むようにして形成されている。そして、この周辺回路部３５において上記のデカップリングコンデンサＣ1を形成することができる。
【００９７】
次に、デカップリングコンデンサについて、従来構造と本実施の形態による構造とを比較する。
【００９８】
図３（Ａ）には、上層配線層と下層配線層とが層間絶縁膜を介して上下に配置されている従来のＣＭＯＳ構造における容量素子を概略図示する。
【００９９】
図３（Ｂ）には、配線層３８ａ、３８ｂ、３８ｃ及び３８ｄを水平方向に順に配置し、配線層３８ａと配線層３８ｂとの間にコンデンサＣ20を形成し、配線層３８ｃと配線層３８ｄとの間にコンデンサＣ21を形成する従来のＣＭＯＳ構造における容量素子を概略図示する。
【０１００】
図３（Ｃ）は、上層配線層と下層配線層とがＴＭＲ素子を介して上下方向に配置されているＭＲＡＭ構造において、本実施の形態のように誘電体膜を用いた容量素子を説明するものである。
【０１０１】
図４には、これらの各種容量素子を比較して示すが、誘電体膜の膜厚を５００ｎｍとし、その比誘電率を４とするタイプＡにおいては、容量は７．１ｆＦ／１００μｍ2となり、この時の容量比を１．０として基準とする。このタイプＡにおいて誘電体膜の比誘電率を２．５とするタイプＡ’においては、容量は４．４ｆＦ／１００μｍ2となり、容量比は０．６となる。この結果、同じ膜厚ならば、比誘電率の高い誘電体膜の容量が大きくなる。
【０１０２】
次に、配線ピッチを０．２５μｍとし、配線厚を４００ｎｍとし、誘電体膜の膜厚を２６０ｎｍとし、その比誘電率を４とするタイプＢにおいては、容量は１０．３ｆＦ／１００μｍ2となり、容量比は１．５となる。このタイプＢにおいて誘電体膜の比誘電率を２．５とするタイプＢ’においては、容量は６．５ｆＦ／１００μｍ2となり、容量比は０．９となる。従って、タイプＡ、Ａ’とＢ、Ｂ’との比較において、同じ誘電率である場合には、膜厚を薄くすると容量が大きくなる。
【０１０３】
これに対し、ＭＲＡＭ構造を用いた場合、タイプＣに示すように、誘電体膜の膜厚を１００ｎｍとし、比誘電率を８．５とすることができるので、タイプＡ、Ａ’、Ｂ、Ｂ’と比べて、容量は７５．２ｆＦ／１００μｍ2と著しく大きくなり、容量比は１０．６と著しく向上する。そして、このタイプＣにおいて比誘電率を７とするタイプＣ’においても、容量は６２．０ｆＦ／１００μｍ2、容量比は８．８といずれも大きくなる。
【０１０４】
これらの結果から、本実施の形態のように、ＭＲＡＭ構造を用いた場合、従来構造よりも誘電体膜の膜厚を薄くし、かつその比誘電率を高くできるので、容量が著しく向上することが分かる。
【０１０５】
従って、本実施の形態のように、ＴＭＲ素子２７の書き込み特性を高めるために膜厚を薄くし、かつ拡散バリア性のある絶縁膜２１ｆを誘電体膜として用いることにより、大容量のデカップリングコンデンサＣ1を構成することができる。
【０１０６】
この場合、ＴＭＲ素子２７の作製工程及びその構成層等の一部を用いてコンデンサＣ1を形成するために、コンデンサＣ1を簡易に形成することができる。これについて図５〜図８の参照下に説明する（但し、各層及び膜は、ＣＶＤ（化学的気相成長）法やスパッタリング法、ダマシンプロセス等で形成する）。
【０１０７】
まず、図５（１）に示すように、基板１４内の所定位置に、拡散層（ドレイン領域）１７、拡散層（ソース領域）１８及び拡散層間のアイソレーション領域１９を形成する。
【０１０８】
次に、基板１４上に、ゲート絶縁膜１５及びゲート電極２０を順次形成して、各トランジスタ１６を形成する。更に、拡散層１７上及び拡散層１８上の絶縁膜２１ａ及び２１ｂにプラグ２２ａをそれぞれ形成する。
【０１０９】
次に、各プラグ２２ａの上に、所定形状及び幅のランディングパッド２３ａ及び所定形状及び幅のセンス線３７をそれぞれ形成する。更に、ランディングパッド２３ａ上の絶縁膜２１ｃ及び２１ｄにプラグ２２ｂを形成する。
【０１１０】
次に、プラグ２２ｂ上の層間絶縁膜２１ｅに、ワード線２４、ランディングパッド２３ｂ、配線層２５ａ、２５ｂを形成する。
【０１１１】
次に、図５（２）に示すように、ランディングパッド２３ｂ、ワード線２４、配線層２５ａ及び配線層２５ｂ上に、絶縁膜２１ｆを形成する。
【０１１２】
次に、図６（３）に示すように、配線層２５ａ上及びランディングパッド２３ｂ上の絶縁膜２１ｆの一部をそれぞれ除去した後に、この上に、ＴＭＲ素子構成層となる引き出し電極層材４６、反強磁性体層材５２、磁化固定層材５１、トンネルバリア層材５０、記憶層材４９及びトップコート層材４８を順次積層する。
【０１１３】
次に、図６（４）に示すように、反強磁性体層材５２、磁化固定層材５１、トンネルバリア層材５０、記憶層材４９及びトップコート層材４８、更には電極層材４６をそれぞれ所定形状にパターニングして、反強磁性体層３２、磁化固定層３１、トンネルバリア層３０、記憶層２９及びトップコート層２８、更には引き出し電極層２６ｂ、電極層２６ａをそれぞれ形成する。
【０１１４】
次に図７（５）に示すように、ＴＭＲ素子２７の側面及び各電極層２６ａ及び２６ｂを覆うように、絶縁膜２１ｇを形成した後に、絶縁膜２１ｇ及びＴＭＲ素子２７の上に層間絶縁膜２１ｈを形成する。
【０１１５】
次に、図７（６）に示すように、トップコート層２８上の層間絶縁膜２１ｈの一部を除去して接続孔６０ｃを形成する。配線層２５ｂ上では、絶縁膜２１ｈ及び２１ｇの一部及び絶縁膜２１ｆの一部を順次除去して接続孔６０ｂ、６０ａを形成する。
【０１１６】
次に、図８（７）に示すように、接続孔６０ａ、６０ｂ及び６０ｃに、それぞれプラグ材を充填してプラグ２２ｃを形成した後、各プラグ上及び絶縁膜２１ｈ上に、ビット線材５３を形成する。
【０１１７】
次に、ビット線材５３を所定の形状にそれぞれパターニングして、図１に示した如く、プラグ２２ｃを介して、配線層２５ａと電気的に接続した配線層２５ｄ、配線層２５ｂと電気的に接続した配線層２５ｃ、ＴＭＲ素子２７と電気的に接続したビット線３３をそれぞれ形成し、磁気メモリ装置３６ａを作製することができる。
【０１１８】
第２の実施の形態
本実施の形態の不揮発性磁気メモリ装置においては、図９（Ａ）に示すように、端子Ｔ2となる配線層２５ｄの下部と、端子Ｔ3となる配線層２５ｃの下部とに、絶縁膜２１ｈを介して、ＴＭＲ素子２７の各構成層と同一材料及び同一レベル位置の各層２８ａ、２９ａ、３０ａ、３１ａ、３２ａ、２６ａが積層されている。
【０１１９】
こうして、端子Ｔ3となる配線層２５ｃと端子Ｔ2となる配線層２５ｄとが、絶縁膜２１ｈ（誘電体膜）を介して対向配置された容量素子Ｃ2を有する磁気メモリ装置３６ｂを構成している。その他の構成は、上述の第１の実施の形態と同様である。
【０１２０】
図９（Ｂ）には、容量素子（デカップリングコンデンサ）Ｃ2を等価的に示す。
【０１２１】
本実施の形態によれば、ビット線側の絶縁膜２１ｈを用い、ＴＭＲ素子２７の構成層と同一材料によってコンデンサＣ2を形成することができる。
【０１２２】
その他、本実施の形態においては、上述の第１の実施の形態で述べたのと同様の作用及び効果が得られる。
【０１２３】
第３の実施の形態
図１０（Ａ）に示す本実施の形態の不揮発性磁気メモリ装置３６ｃにおいては、端子Ｔ6となる配線層２５ｅの下部と、端子Ｔ7となる配線層２５ｆの下部とに、絶縁膜２１ｈを介して電極層２６ａ上に、ＴＭＲ素子２７の各構成層と同時にパターニングされ、これらの各構成層と同一材料で同一レベル位置に形成された各層２８ａ、２９ａ、３０ａ、３１ａ、３２ａが積層されている（以下の他の例でも同様）。更に、端子Ｔ5となる配線層２５ｃと配線層２５ｂとが、プラグ２２cを介して接続され、端子Ｔ8となる配線層２５ｄと電極層２６ａとが、プラグ２２ｃ及び配線層２５ａを順次介して接続されている。その他の構成は、上述の第１の実施の形態と同様である。
【０１２４】
図１０（Ｂ）には、絶縁膜２１ｆ、２１ｈをそれぞれ誘電体膜とするコンデンサＣ3、コンデンサＣ4がデカップリングコンデンサとして構成された状態を等価的に示す。
【０１２５】
従って、本実施の形態による容量素子は、各端子間の接続によってコンデンサＣ3の容量とコンデンサＣ4の容量とが合成された一層大きな容量を有することができる。勿論、各端子の接続によって、種々の容量を得ることができる。
【０１２６】
その他、本実施の形態においては、上述の第１の実施の形態で述べたのと同様の作用及び効果が得られる。
【０１２７】
第４の実施の形態
図１１（Ａ）に示す、本実施の形態の不揮発性磁気メモリ装置３６ｄにおいては、各端子Ｔ5、Ｔ7となる配線層２５ｃと２５ｆとの間に、プラグ２２ｃを介してＴＭＲ素子２７の各構成層と同一材料及び同一レベル位置の各層２８ａ、２９ａ、３０ａ、３１ａ、３２ａ及び電極層２６ａが積層されてコンデンサＣ5が構成されている。
【０１２８】
図１１（Ｂ）には、容量素子（デカップリングコンデンサ）Ｃ5が端子Ｔ5と端子Ｔ7との間に形成されている状態を等価的に示す。
【０１２９】
なお、このコンデンサＣ5には、ＴＭＲ素子２７のトンネルバリア層による抵抗が入るが、この抵抗値は３〜１０ｋｏｈｍ／μｍ2程度なので、キャパシタが大面積になればその抵抗は無視することができ、大容量のキャパシタを作製するのには支障がない。このことは、上述及び後述の他の実施の形態においても同様である。
【０１３０】
その他、本実施の形態においては、上述の第１の実施の形態で述べたのと同様の作用及び効果が得られる。
【０１３１】
第５の実施の形態
図１２（Ａ）に示す本実施の形態の不揮発性磁気メモリ装置３６ｅにおいては、端子Ｔ6となる配線層２５ｅの下部に、絶縁膜２１ｈを介して、ＴＭＲ素子２７の各構成層と同一材料及び同一レベル位置の各層２８ａ、２９ａ、３０ａ、３１ａ、３２ａ及び電極層２６ａが積層されている。また、端子Ｔ8となる配線層２５ｄと電極層２６ａとが、配線層２５ａとプラグ２２ｃとを介して接続されている。
【０１３２】
図１２（Ｂ）には、上記の構成によって端子Ｔ6と端子Ｔ8との間に容量素子Ｃ6が形成されている状態を等価的に示す。
【０１３３】
その他、本実施の形態においては、上述の第１の実施の形態で述べたのと同様の作用及び効果が得られる。
【０１３４】
第６の実施の形態
図１３（Ａ）に示す本実施の形態の不揮発性磁気メモリ装置３６ｆにおいては、端子Ｔ6となる配線層２５ｅの下部と、端子Ｔ7となる配線層２５ｆの下部とに、絶縁膜２１ｈを介してＴＭＲ素子２７の各構成層と同一材料及び同一レベル位置の各層２８ａ、２９ａ、３０ａ、３１ａ、３２ａ及び電極層２６ａが積層され、端子Ｔ5となる配線層２５ｃがプラグ２２ｃを介して配線層２５ｂと接続されている。
【０１３５】
図１３（Ｂ）は、絶縁膜２１ｆ、２１ｈを誘電体膜とするコンデンサＣ7、Ｃ8が端子Ｔ5と端子Ｔ7との間、端子Ｔ6と端子Ｔ7との間に形成されている状態を等価的に示す。
【０１３６】
本実施の形態によれば、各端子間の接続状態の組み合わせにより、コンデンサＣ7とＣ8との合成容量を得ることができ、或いは容量を変化させることもでき、容量の選択上の自由度がある（これは、図１０の例でも同様）。
【０１３７】
その他、本実施の形態においては、上述の第１の実施の形態で述べたのと同様の作用及び効果が得られる。
【０１３８】
第７の実施の形態
図１４（Ａ）に示す本実施の形態の不揮発性磁気メモリ装置３６ｇにおいては、端子Ｔ6となる配線層２５ｅの下部に絶縁膜２１ｈを介して、電極層２６ａ上にＴＭＲ素子２７の各構成層と同一材料及び同一レベル位置の各層２８ａ、２９ａ、３０ａ、３１ａ、３２ａが積層されている。更に、端子Ｔ5となる配線層２５ｃと配線層２５ｂとがプラグ２２ｄを介して接続され、端子Ｔ8となる配線層２５ｄと電極層２６ａとが、プラグ２２ｃ及び配線層２５ａとを順次介して接続されている。
【０１３９】
図１４（Ｂ）には、絶縁膜２１ｆ、２１ｈを誘電体膜とする容量素子Ｃ9、Ｃ10が端子Ｔ5と端子Ｔ8との間、端子Ｔ6と端子Ｔ8との間に形成されている状態を等価的に示す。
【０１４０】
本実施の形態においても、各端子間の接続状態の組み合わせにより、コンデンサの容量を変化させることができる。
【０１４１】
その他、本実施の形態においては、上述の第１の実施の形態で述べたのと同様の作用及び効果が得られる。
【０１４２】
第８の実施の形態
図１５（Ａ）に示す本実施の形態の不揮発性磁気メモリ装置３６ｈにおいては、ＴＭＲ素子２７が読み出し用ビット線３３Ａに接続され、またこの読み出し用ビット線３３Ａ上には絶縁膜２１ｉを介して書き込み用ビット線３３Ｂが配置されており、これ以外は、上述の第１の実施の形態と同一の構成からなっている。
【０１４３】
この磁気メモリ装置３６ｈのメモリ部では、書き込み用ビット線３３Ｂ及び書き込みワード線２４に電流を流し、その合成磁界で記憶層２９の磁化の方向を変えて“１”又は“０”を記録する。読み出しは、読み出し用トランジスタ１６をオンにして読み出し用ビット線３３Ａに電流を流し、抵抗値を磁気抵抗効果によるトンネル電流変化として検出して行う。記憶層２９と磁化固定層３１の磁化方向が等しい場合、低抵抗（これを例えば“０”とする。）、記憶層２９と磁化固定層３１の磁化方向が反平行の場合、高抵抗（これを例えば“１”とする。）とする。なお、上記のようにビット線を書き込み用と読み出し用とに分ける構造は、低消費電力で動作性能の向上したToggling ＭＲＡＭとして知られている。
【０１４４】
本実施の形態においても、図１５（Ｂ）に示すように容量の大きいデカップリングコンデンサＣ1を形成できること等、上述の第１の実施の形態で述べたのと同様の作用及び効果が得られる。
【０１４５】
以上、本発明を実施の形態に基づいて説明したが、本発明はこれらの例に何ら限定されるものではなく、発明の主旨を逸脱しない範囲で適宜変更可能であることは言うまでもない。
【０１４６】
例えば、容量素子を構成するためには、ＴＭＲ素子２７の構成層と同一材料及び同一レベル位置の各層、各プラグ並びに各配線層等の材質、厚さ、形状、形成位置、形成方法等は種々に変更することができる。
【０１４７】
また、上述の第８の実施の形態で述べたToggling ＭＲＡＭのビット線構造を上述の第２〜第７の実施の形態において採用してよい。
【０１４８】
また、上述の容量素子は、周辺回路部における他の回路に対して用いてもよい。
【図面の簡単な説明】
【０１４９】
【図１】本発明の第１の実施の形態に基づく磁気メモリ装置の概略断面図（Ａ）及び容量素子の等価回路図（Ｂ）である。
【図２】同、ＭＲＡＭのレイアウトを示す平面図（Ａ）及びそのマクロセルの拡大平面図（Ｂ）である。
【図３】同、種々の構成の容量素子の概略構成図（Ａ）、（Ｂ）、（Ｃ）である。
【図４】同、これらの容量素子の特性を比較した表である。
【図５】同、磁気メモリ装置の作製工程を順次示す概略断面図である。
【図６】同、磁気メモリ装置の製造工程を順次示す概略断面図である。
【図７】同、磁気メモリ装置の製造工程を順次示す概略断面図である。
【図８】同、磁気メモリ装置の製造工程を示す概略断面図である。
【図９】本発明の第２の実施の形態に基づく磁気メモリ装置の概略断面図（Ａ）及び容量素子の等価回路図（Ｂ）である。
【図１０】本発明の第３の実施の形態に基づく磁気メモリ装置の概略断面図（Ａ）及び容量素子の等価回路図（Ｂ）である。
【図１１】本発明の第４の実施の形態に基づく磁気メモリ装置の概略断面図（Ａ）及び容量素子の等価回路図（Ｂ）である。
【図１２】本発明の第５の実施の形態に基づく磁気メモリ装置の概略断面図（Ａ）及び容量素子の等価回路図（Ｂ）である。
【図１３】本発明の第６の実施の形態に基づく磁気メモリ装置の概略断面図（Ａ）及び容量素子の等価回路図（Ｂ）である。
【図１４】本発明の第７の実施の形態に基づく磁気メモリ装置の概略断面図（Ａ）及び容量素子の等価回路図（Ｂ）である。
【図１５】本発明の第８の実施の形態に基づく磁気メモリ装置の概略断面図（Ａ）及び容量素子の等価回路図（Ｂ）である。
【図１６】従来例による容量素子の概略断面図（Ａ）、（Ｂ）である。
【図１７】ＭＲＡＭのＴＭＲ素子の概略斜視図である。
【図１８】ＭＲＡＭのメモリセル部の一部の概略斜視図である。
【図１９】ＭＲＡＭの概略断面図である。
【図２０】ＭＲＡＭの等価回路図である。
【図２１】ＭＲＡＭの書き込み時の磁界応答特性図である。
【図２２】ＭＲＡＭの読み出し動作原理図である。
【符号の説明】
【０１５０】
２１ａ、２１ｂ、２１ｃ、２１ｄ、２１ｅ、２１ｆ、２１ｇ、２１ｈ、２１ｉ…絶縁膜、
２２ａ、２２ｂ、２２ｃ…プラグ、２３ａ、２３ｂ…ランディングパッド、
２４…ワード線、２５ａ、２５ｂ、２５ｃ、２５ｄ、２５ｅ、２５ｆ…配線層、
２６ａ、２６ｂ…電極層、２７…ＴＭＲ素子、２８…トップコート層、２９…記憶層、
３０…トンネルバリア層、３１…磁化固定層、３２…反強磁性体層、３３…ビット線、
３３Ａ…読み出し用ビット線、３３Ｂ…書き込み用ビット線、３４…メモリ部、
３５…周辺回路部、
３６ａ、３６ｂ、３６ｃ、３６ｄ、３６ｅ、３６ｆ、３６ｇ、３６ｈ…磁気メモリ装置、
Ｔ1、Ｔ2、Ｔ3、Ｔ4、Ｔ5、Ｔ6、Ｔ7、Ｔ8…端子、
Ｃ1、Ｃ2、Ｃ3、Ｃ4、Ｃ5、Ｃ6、Ｃ7、Ｃ8、Ｃ9、Ｃ10…容量素子（デカップリングコンデンサ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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