(57)【要約】【課題】  寸法制御性が向上し、製造工程が簡略化された不揮発性半導体記憶装置及びその製造方法を提供する。【解決手段】  メモリセルトランジスタ以外のトランジスタのゲート構造が前記メモリセルトランジスタと同じ積層ゲート構造を有する不揮発性半導体記憶装置であって、前記ゲート構造は、半導体基板と、前記半導体基板上に形成された第１の絶縁膜と、前記第１の絶縁膜上に設けられた第１の導体膜と、前記第１の導体膜上に設けられ、開口部を有する第２の絶縁膜と、前記第２の絶縁膜上に設けられ、前記開口部を規定するように設けられたスペーサと、前記スペーサ上に設けられ、前記開口部を介して前記第１の導体膜と電気的に接続された第２の導体膜とを具備している。【選択図】      図８
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【特許請求の範囲】
【請求項１】
メモリセルトランジスタ以外のトランジスタのゲート構造が前記メモリセルトランジスタと同じ積層ゲート構造を有する不揮発性半導体記憶装置であって、前記ゲート構造は、
半導体基板と、
前記半導体基板上に形成された第１の絶縁膜と、
前記第１の絶縁膜上に設けられた第１の導体膜と、
前記第１の導体膜上に設けられ、開口部を有する第２の絶縁膜と、
前記第２の絶縁膜上に設けられ、前記開口部を規定するように設けられたスペーサと、
前記スペーサ上に設けられ、前記開口部を介して前記第１の導体膜と電気的に接続された第２の導体膜とを具備することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第２の導体膜は第３の導体膜を介して前記１の導体膜と電気的に接続されていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記スペーサはドープト多結晶シリコン膜からなることを特徴とする請求項１又は２記載の不揮発性半導体記憶装置。
【請求項４】
前記第１及び第３の導体膜はドープト多結晶シリコン膜からなることを特徴とする請求項１乃至３のずれか１記載の不揮発性半導体記憶装置。
【請求項５】
メモリセルトランジスタ以外のトランジスタのゲート構造が前記メモリセルトランジスタと同じ積層ゲート構造を有する不揮発性半導体記憶装置であって、前記ゲート構造の製造方法は、
半導体基板上に第１の絶縁膜、第１のドープト多結晶シリコン膜及び第２の絶縁膜を順次堆積する工程と、
前記第２の絶縁膜上に第２のアンドープ多結晶シリコン膜を堆積する工程と、
第１の開口幅の第１の開口部を有するフォトレジスト膜を用いて、前記第２のアンドープ多結晶シリコン膜を、前記第２の絶縁膜が露出するまで、選択的に除去する工程と、
前記フォトレジスト膜を除去した後、基板表面に第３のドープト多結晶シリコン膜を堆積する工程と、
前記第３のドープト多結晶シリコン膜をスペーサとして、ＲＩＥ法により前記第１の開口部の底部から前記第３のドープト多結晶シリコン膜と前記第２の絶縁膜を選択的に垂直に除去して前記第１の開口幅よりも小さい第２の開口幅を有する第２の開口部を規定する工程と、
前記基板表面に導体膜を形成する工程とを具備することを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性半導体記憶装置に関し、特に、浮遊ゲートを有するフラッシュメモリに関するものである。
【背景技術】
【０００２】
浮遊ゲートを有するフラッシュメモリの構造及び製造技術について種々提案されているが、特許文献１に開示されているように、メモリセルトランジスタ以外のトランジスタのゲート構造が前記メモリセルトランジスタと同じ積層ゲート構造を有する不揮発性半導体記憶装置において、前記ゲート構造をＯＮＯ膜に形成された開口部、即ち、スリットを介して浮遊ゲートと制御ゲートを接続して構成している。
【０００３】
しかしながら、ＯＮＯ膜にスリットを形成する際、スリット幅が大きく変化し、寸法制御が困難となって正確なスリット幅を得ることができない。
【特許文献１】特開２００２−１７６１１４
【発明の開示】
【発明が解決しようとする課題】
【０００４】
それ故、本発明の目的は、前記したような従来のスリット形成の有する問題を解消し、寸法制御性が向上し、製造工程が簡略化された浮遊ゲートを有する不揮発性半導体記憶装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
本発明の第１の態様によると、メモリセルトランジスタ以外のトランジスタのゲート構造が前記メモリセルトランジスタと同じ積層ゲート構造を有する不揮発性半導体記憶装置であって、前記ゲート構造は、半導体基板と、前記半導体基板上に形成された第１の絶縁膜と、前記第１の絶縁膜上に設けられた第１の導体膜と、前記第１の導体膜上に設けられ、開口部を有する第２の絶縁膜と、前記第２の絶縁膜上に設けられ、前記開口部を規定するように設けられたスペーサと、前記スペーサ上に設けられ、前記開口部を介して前記第１の導体膜と電気的に接続された第２の導体膜とを具備している。
【０００６】
また、本発明の第２の態様によると、メモリセルトランジスタ以外のトランジスタのゲート構造が前記メモリセルトランジスタと同じ積層ゲート構造を有する不揮発性半導体記憶装置であって、前記ゲート構造の製造方法は、半導体基板上に第１の絶縁膜、第１のドープト多結晶シリコン膜及び第２の絶縁膜を順次堆積する工程と、前記第２の絶縁膜上に第２のアンドープ多結晶シリコン膜を堆積する工程と、第１の開口幅の第１の開口部を有するフォトレジスト膜を用いて、前記第２のアンドープ多結晶シリコン膜を、前記第２の絶縁膜が露出するまで、選択的に除去する工程と、前記フォトレジスト膜を除去した後、基板表面に第３のドープト多結晶シリコン膜を堆積する工程と、前記第３のドープト多結晶シリコン膜をスペーサとして、ＲＩＥ法により前記第１の開口部の底部から前記第３のドープト多結晶シリコン膜と前記第２の絶縁膜を選択的に垂直に除去して前記第１の開口幅よりも小さい第２の開口幅を有する第２の開口部を規定する工程と、前記基板表面に導体膜を形成する工程とを具備している。
【発明の効果】
【０００７】
本発明によると、ドープト多結晶シリコン膜によるスペーサをＯＮＯ膜上に設けて前記ＯＮＯ膜のスリット幅、即ち、開口部の幅を規定しているので、前記スリット幅の寸法制御性を大幅に改善することができると共に、工程を簡略化することができる。
【発明を実施するための最良の形態】
【０００８】
［実施例］
実施例の説明に先立って、当該実施例の参考例について製造方法と共に説明する。なお、各図における（ａ）及び（ｂ）はそれぞれ図１の平面図におけるＸ０−Ｘ０断面及びＹ０−Ｙ０断面を示している。
【０００９】
図１３（ａ）、（ｂ）に示すように、例えば、Ｐ型半導体基板３１或いは半導体基板に形成されたＰ型ウエル上に、８ｎｍの膜厚を有する第１のゲート酸化膜３２、減圧ＣＶＤ法により１６０ｎｍの膜厚を有する第１のＰ（リン）ドープ多結晶シリコン膜３３および７０ｎｍの膜厚を有する第１のシリコン窒化膜３４を順次堆積する。
【００１０】
リソグラフィ技術によりフォトレジストを所望のパターンに加工し、それをマスクとしてＲＩＥ法（Reactive Ion Etching)により前記第１のシリコン窒化膜３４、前記多結晶シリコン膜３３、前記第１のゲート酸化膜３２および前記半導体基板３１を加工してトレンチ３５を形成する。
【００１１】
次いで、ＨＤＰ法(High Density Plasma)を用いて、５５０ｎｍの膜厚を有するように第２のシリコン酸化膜３６を堆積して前記トレンチ３５を埋め込む。しかる後、ＣＭＰ法(Chemical Mechanical Polishing)により前記第２のシリコン酸化膜３６を前記第１のシリコン窒化膜３４が露出するまで削り平坦化する。前記半導体基板３１を窒素雰囲気中で９００℃の温度で加熱した後、１５０℃のリン酸処理により前記第１のシリコン窒化膜３４を除去する。前記ドープト多結晶シリコン膜３３の内壁の一部が露出するように、前記トレンチ３５内に埋め込まれた前記第２のシリコン酸化膜３６をエッチバックする。
【００１２】
図１４（ａ）、（ｂ）に示すように、膜厚５ｎｍのシリコン酸化膜、膜厚７ｎｍのシリコン窒化膜および膜厚５ｎｍのシリコン酸化膜からなり、トータル膜厚１７ｎｍの膜厚を有するＯＮＯ膜３７を基板表面に堆積し、酸化性雰囲気中で加熱する。
【００１３】
しかる後、第２のアンドープ多結晶シリコン膜３８を減圧ＣＶＤ法により４００Ａ（オングストローム）の厚さに成膜し、ＢＳＧ(Boron-doped Silicate Glass)膜３９を５００ｎｍの厚さに減圧ＣＶＤ法により形成する。
【００１４】
図１５（ａ）、（ｂ）に示すように、リソグラフィ技術によりフォトレジスト膜を２２０ｎｍのスペースを有するパターン４０に加工し、それをマスクとしてＢＳＧ膜３９を、例えば、８３度程度のテーパーが得られるように、ＲＩＥ技術によりエッチバックする。
【００１５】
図１６（ａ）、（ｂ）に示すように、前記フォトレジスト膜を除去した後、ＢＳＧ膜３９をマスクとして前記第２のアンドープ多結晶シリコン膜３８および前記ＯＮＯ膜３７をＲＩＥ技術によって垂直にエッチングする。これにより、前記ＯＮＯ膜３７のスリット幅ｗ２は１００ｎｍ程度となる。
【００１６】
図１７（ａ）、（ｂ）に示すように、ＢＳＧ膜３９を弗酸処理により剥離した後、減圧ＣＶＤ法により第３のＰドープ多結晶シリコン膜４１を６０ｎｍの厚さに成膜し、さらに、スパッタリング法或いはＣＶＤ法によりタングステン・シリサイド膜４２を８００Ａ（オングストローム）の膜厚に成膜する。
【００１７】
しかしながら、この技術を用いた場合、ＢＳＧ膜３９の膜厚の変化およびＢＳＧ膜３９のエッチバック時のテーパー角度の変化により、インターポリ絶縁膜、即ち、前記ＯＮＯ膜３７のスリット幅ｗ２が大きく変化することになる。
【００１８】
図１８にはＢＳＧ膜３９の膜厚ｘとスリット幅ｙとの関係が示され、前記スリット幅ｙはｙ＝−０．２３９９ｘ＋２２０で与えられ、図１９にはＢＳＧ膜３９のテーパー角度ｘとスリット幅ｙとの関係が示され、前記スリット幅ｙはｙ＝１８．７６９ｘ−１４６８で与えられ、図２０にはレジスト寸法ｘとスリット幅ｙとの関係が示され、前記スリット幅ｙはｙ＝１．０４６９−１３６．４４で与えられる。
【００１９】
即ち、ＢＳＧ膜の膜厚が±１０％変化すると、スリット幅は１００ｎｍのターゲットに対して±１２ｎｍ、テーパー角が±１％変化すると、±１７ｎｍ、レジスト寸法が±１０％変化すると、±２２ｎｍ、これらのワーストケースでは±５４ｎｍとなる。結局、リソグラフィ技術の合わせずれや、ＢＳＧ膜を剥離する弗酸処理によるスリット側壁のインターポリ絶縁膜のエッチングを考慮すると、極めて寸法制御が困難である。また、ＢＳＧ膜の成膜および剥離プロセスを行うことによって工程数が増加する。
【００２０】
次に、図面を参照して浮遊ゲートを有する不揮発性半導体記憶装置の構造を製造方法と共に説明する。まず、第１の実施例を説明すると、図１は不揮発性半導体記憶装置における一部の平面図を示し、行方向にはＳＧ／ＦＧライン、ＳＧ／ＦＧスペース、ＳＧ／ＦＧライン、ＧＣ／ＦＧスペース、ＧＣ／ＦＧライン、ＧＣ／ＦＧスペース、ＧＣ／ＦＧラインがあって、活性領域ＡＡ（アクティブ・エリア）および浅いトレンチ分離領域ＳＴＩ(Shallow Trench Isolation)が交互に配置されており、列方向には活性領域ＡＡおよび浅いトレンチ分離領域ＳＴＩが順次配置されている。
【００２１】
なお、ＳＧはセレクト・ゲートであり、ＦＧはフローティング・ゲートで、ＧＣはゲート・コンダクタである。また、以下の図において、（ａ）は図１のＸ方向におけるＸ０−Ｘ０断面を、（ｂ）は同図のＹ方向におけるＹ０−Ｙ０断面をそれぞれ示し、セルトランジスタのゲート構造及びそれ以外のトランジスタ、例えば、周辺回路部における選択トランジスタのゲート構造を示している。
【００２２】
図２（ａ）、（ｂ）に示すように、例えば、Ｐ型半導体基板１１(半導体基板に形成されたＰ型ウエルでもよい）上に、８ｎｍの膜厚を有する第１のゲート酸化膜１２、減圧ＣＶＤ法により１６０ｎｍの膜厚を有する第１のＰ（リン）ドープ多結晶シリコン膜１３および７０ｎｍの膜厚を有する第１のシリコン窒化膜１４を順次堆積する。前記第１の多結晶シリコン膜１３はメモリセルトランジスタにおける浮遊ゲートとなる。第１のシリコン窒化膜１４上にフォトレジスト膜を形成し、リソグラフィ技術によりフォトレジスト膜１５を所望のパターンに加工する。
【００２３】
図３（ａ）、（ｂ）に示すように、前記フォトレジスト膜１５をマスクとしてＲＩＥ法（Reactive Ion Etching)により前記第１のシリコン窒化膜１４、前記多結晶シリコン膜１３、前記第１のゲート酸化膜１２および前記半導体基板１１を加工してトレンチ１６を形成する。しかる後、ＨＤＰ法(High Density Plasma)を用いて、５５０ｎｍの膜厚を有するように第２のシリコン酸化膜１７を堆積して前記トレンチ１６を埋め込む。
【００２４】
図４（ａ）、（ｂ）に示すように、ＣＭＰ法(Chemical Mechanical Polishing)により前記第２のシリコン酸化膜１７を前記第１のシリコン窒化膜１４が露出するまで削り平坦化する。
【００２５】
図５（ａ）、（ｂ）に示すように、前記半導体基板１１を窒素雰囲気中で９００℃の温度で加熱した後、１５０℃のリン酸処理により前記第１のシリコン窒化膜１４を除去する。前記ドープト多結晶シリコン膜１３の内壁の一部が露出するように、前記トレンチ１６内に埋め込まれた前記第２のシリコン酸化膜１７をエッチバックする。
【００２６】
図６（ａ）、（ｂ）に示すように、減圧ＣＶＤ法により膜厚１７ｎｍの膜厚を有するＯＮＯ膜１８を基板表面に堆積し、酸化性雰囲気中で加熱する。しかる後、第２のアンドープ多結晶シリコン膜１９を減圧ＣＶＤ法により４０ｎｍの厚さに成膜する。リソグラフィ技術によりフォトレジスト膜２０をスペース（開口幅）が２２０ｎｍとなるように加工し、これをマスクとして前記第２のアンドープ多結晶シリコン膜１９をＲＩＥ法により前記ＯＮＯ膜１８が露出するまでエッチングする。
【００２７】
なお、前記第２のアンドープ多結晶シリコン膜１９は、高耐圧が要求されるトンネル酸化膜近傍にＰなどの不純物を極力拡散させないために形成され、最終的にはＰドープ多結晶シリコン膜からのＰの拡散によりドープされる。
【００２８】
図７（ａ）、（ｂ）に示すように、前記フォトレジスト膜２０を除去した後、前記ＯＮＯ膜１８上に第３のＰドープ多結晶シリコン膜２１を６０ｎｍの厚さに減圧ＣＶＤ法により成膜する。前記第３の多結晶シリコン膜２１をスペーサとして、ＲＩＥ法を用いてスリット部底の前記第３の多結晶シリコン膜２１と前記ＯＮＯ膜１８をこのまま垂直に加工する。これにより、前記ＯＮＯ膜１８の開口部の幅となるスリット幅ｗ１は１００ｎｍ程度となる。また、前記第３の多結晶シリコン膜２１はメモリセルトランジスタにおける制御ゲートとなる。
【００２９】
前記したように、前記スリット幅ｗ１はスペーサである前記第３の多結晶シリコン膜２１の膜厚により調整され、これはＲＩＥのテーパー制御性よりも極めて良好な制御性を有している。
【００３０】
図８（ａ）、（ｂ）に示すように、スパッタリング法或いはＣＶＤ法によりタングステン・シリサイド膜２２を８００Ａの厚さに成膜して前記ドープト多結晶シリコン膜１３と前記タングステン・シリサイド膜２２とからなるセルトランジスタ以外のトランジスタのゲート電極を形成する。これによりデバイスが完成する。
【００３１】
次に、第２の実施例を説明する。この実施例においては前記第１の実施例の図２から図５までのプロセスは同一であるので省略すると共に、同一部分には同一符号を付している。
【００３２】
図９（ａ）、（ｂ）に示すように、減圧ＣＶＤ法により膜厚１７ｎｍの膜厚を有するＯＮＯ膜１８を基板表面に堆積し、酸化性雰囲気中で加熱した後、第２のアンドープ多結晶シリコン膜１９を減圧ＣＶＤ法により４０ｎｍの厚さに成膜する。リソグラフィ技術によりフォトレジスト膜２０をスペースが１８０ｎｍとなるように加工し、これをマスクとして前記第２のアンドープ多結晶シリコン膜１９をＲＩＥ法により前記ＯＮＯ膜１８が露出するまでエッチングする。
【００３３】
図１０（ａ）、（ｂ）に示すように、前記フォトレジスト膜２０を除去した後、前記ＯＮＯ膜１８上に第３のアンドープ多結晶シリコン膜２１１を４０ｎｍの厚さに減圧ＣＶＤ法により成膜する。前記第３の多結晶シリコン膜２１１をスペーサとして、ＲＩＥ法を用いてスリット部底の前記第３の多結晶シリコン膜２１１と前記ＯＮＯ膜１８をこのまま垂直に加工する。この際、前記ＯＮＯ膜１８のスリット幅ｗ１は１００ｎｍ程度となる。
【００３４】
この場合も、前記第３の多結晶シリコン膜２１と同様に、前記スリット幅ｗ１はスペーサである前記第３の多結晶シリコン膜２１１の膜厚により調整され、これはＲＩＥのテーパー制御性よりも極めて良好な制御性を有する。
【００３５】
図１１（ａ）、（ｂ）に示すように、露出した基板表面に第４のＰドープ多結晶シリコン膜２３を２０ｎｍの厚さに成膜し、スパッタリング法或いはＣＶＤ法によりタングステン・シリサイド膜２２を８００Ａの厚さに成膜して前記ドープト多結晶シリコン膜１３と前記タングステン・シリサイド膜２２とからなるセルトランジスタ以外のトランジスタのゲート電極を形成する。これによりデバイスが完成する。
【００３６】
また、制御ゲートを形成する材料として、タングステンなどの他の導電性材料を使用することができ、前記第１および第２の実施例におけるタングステン・シリサイドに限らず、タングステン、ドープト多結晶シリコンも使用することもできる。
【００３７】
前記したように、参考例においては、図１２に示すように、ＢＳＧ膜の膜厚バラツキとＢＳＧ膜のＲＩＥ加工によるテーパー角度の変化により、ＯＮＯスリット幅が１００ｎｍのターゲットに対して最大で±５４ｎｍ変化して寸法精度が悪い。しかし、本発明によると、ＯＮＯスリット幅はレジスト寸法のバラツキと前記多結晶シリコン膜２１、２１１の膜厚のバラツキにのみ依存し、第１の実施例においては３４ｎｍ、第２の実施例においては２６ｎｍとなり、前記多結晶シリコン膜２１、２１１をスペーサとして加工することにより大幅に寸法制御性を改善することができる。また、工程の簡略化により製造コストが３２％削減されるというメリットが得られる。
【００３８】
また、所望のＯＮＯスリット幅が確保できるならば、ＯＮＯ成膜プロセス以降のレジスト寸法や多結晶シリコンの膜厚については、前記第１および第２の実施例での設定値に限らない。
【００３９】
さらに、ＯＮＯ膜に代えてＡｌ2Ｏ3のような高誘電体膜を使用することもできる。
【００４０】
なお、本発明は、前記実施例に限定されるものではなく、種々の形態を取り得ることは当業者ならば明らかである。
【００４１】
次に、実施の態様を示すと、下記のようになる。
【００４２】
（１）前記第２の導体膜はタングステン・シリサイド、タングステン、ドープト多結晶シリコンのような導電性材料からなる。
【００４３】
（２）前記第１の導体膜はメモリセルトランジスタにおける浮遊ゲートとなる。
【００４４】
（３）前記第２の導体膜はメモリセルトランジスタにおける制御ゲートとなる。
【００４５】
（４）前記第２の絶縁膜はＯＮＯ膜およびＡｌ2Ｏ3のような高誘電体膜から選択された１つである。
【００４６】
（５）前記第２の開口幅を有する前記第２の開口部を規定する前記工程の後に、前記基板表面に第４のドープト多結晶シリコン膜を成膜し、前記導体膜を形成する。
【００４７】
（６）前記第１のドープト多結晶シリコン膜はメモリセルトランジスタにおける浮遊ゲートとなる。
【００４８】
（７）前記第３のドープト多結晶シリコン膜及び前記導体膜はメモリセルトランジスタにおける制御ゲートとなる。
【００４９】
（８）前記導体膜はタングステン・シリサイド、タングステン、ドープト多結晶シリコンのような導電性材料からなる。
【図面の簡単な説明】
【００５０】
【図１】本発明の実施例による不揮発性半導体記憶装置を示す平面図である。
【図２】本発明の実施例による不揮発性半導体記憶装置の製造工程において、（ａ）は図１のＡＡ断面を、（ｂ）は同図のＧＣ断面をそれぞれ示し、セルトランジスタのゲート構造及びそれ以外のトランジスタのゲート構造を模式的に示す断面図である。
【図３】本発明の実施例による不揮発性半導体記憶装置の製造工程において、それぞれセルトランジスタのゲート構造及びそれ以外のトランジスタのゲート構造を模式的に示す断面図である。
【図４】本発明の実施例による不揮発性半導体記憶装置の製造工程において、それぞれセルトランジスタのゲート構造及びそれ以外のトランジスタのゲート構造を模式的に示す断面図である。
【図５】本発明の実施例による不揮発性半導体記憶装置の製造工程において、それぞれセルトランジスタのゲート構造及びそれ以外のトランジスタのゲート構造を模式的に示す断面図である。
【図６】本発明の実施例による不揮発性半導体記憶装置の製造工程において、それぞれセルトランジスタのゲート構造及びそれ以外のトランジスタのゲート構造を模式的に示す断面図である。
【図７】本発明の実施例による不揮発性半導体記憶装置の製造工程において、それぞれセルトランジスタのゲート構造及びそれ以外のトランジスタのゲート構造を模式的に示す断面図である。
【図８】本発明の実施例による不揮発性半導体記憶装置において、それぞれセルトランジスタのゲート構造及びそれ以外のトランジスタのゲート構造を模式的に示す断面図である。
【図９】本発明の他の実施例による不揮発性半導体記憶装置の製造工程において、それぞれセルトランジスタのゲート構造及びそれ以外のトランジスタのゲート構造を模式的に示す断面図である。
【図１０】本発明の他の実施例による不揮発性半導体記憶装置の製造工程において、それぞれセルトランジスタのゲート構造及びそれ以外のトランジスタのゲート構造を模式的に示す断面図である。
【図１１】本発明の他の実施例による不揮発性半導体記憶装置において、それぞれセルトランジスタのゲート構造及びそれ以外のトランジスタのゲート構造を模式的に示す断面図である。
【図１２】本発明及び参考例によるＯＮＯスリット幅のバラツキを示す図である。
【図１３】参考例における不揮発性半導体記憶装置の製造工程において、それぞれセルトランジスタのゲート構造及びそれ以外のトランジスタのゲート構造を模式的に示す断面図である。
【図１４】参考例における不揮発性半導体記憶装置の製造工程において、それぞれセルトランジスタのゲート構造及びそれ以外のトランジスタのゲート構造を模式的に示す断面図である。
【図１５】参考例における不揮発性半導体記憶装置の製造工程において、それぞれセルトランジスタのゲート構造及びそれ以外のトランジスタのゲート構造を模式的に示す断面図である。
【図１６】参考例における不揮発性半導体記憶装置の製造工程において、それぞれセルトランジスタのゲート構造及びそれ以外のトランジスタのゲート構造を模式的に示す断面図である。
【図１７】参考例における不揮発性半導体記憶装置において、それぞれセルトランジスタのゲート構造及びそれ以外のトランジスタのゲート構造を模式的に示す断面図である。
【図１８】ＢＳＧ膜の膜厚ｘとスリット幅ｙとの関係を示す図である。
【図１９】ＢＳＧ膜のテーパー角度ｘとスリット幅ｙとの関係を示す図である。
【図２０】レジスト寸法ｘとスリット幅ｙとの関係を示す図である。
【符号の説明】
【００５１】
１１…半導体基板、１２…ゲート酸化膜、１３…Ｐドープ多結晶シリコン膜、１４…シリコン窒化膜、１５…フォトレジスト膜、１６…トレンチ、１７…シリコン酸化膜、１８…ＯＮＯ膜、１９…アンドープ多結晶シリコン膜、２０…フォトレジスト膜、２１…Ｐドープ多結晶シリコン膜（スペーサ）、２１１…アンドープ多結晶シリコン（スペーサ）、２２…タングステン・シリサイド膜、２３…Ｐドープ多結晶シリコン膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2005340657.tif 000009
【図８】
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【図９】
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【図１０】
2005340657.tif 000012
【図１１】
2005340657.tif 000013
【図１２】
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【図１３】
2005340657.tif 000015
【図１４】
2005340657.tif 000016
【図１５】
2005340657.tif 000017
【図１６】
2005340657.tif 000018
【図１７】
2005340657.tif 000019
【図１８】
2005340657.tif 000020
【図１９】
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【図２０】
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