(57)【要約】【課題】  生産性が良く、安価であると共に、薄型で、且つ、ハイパスフィルタ側とローパスフィルタ側との結合を無くして各ポート間のアイソレーションが向上したダイプレクサを提供する。【解決手段】  本発明のダイプレクサにおいて、多層回路基板２０の表面には、低域トラップ回路４と、高域トラップ回路７と、ハイパスフィルタ６及びローパスフィルタ９の各容量素子６ｂ、９ｂを形成すると共に、多層回路基板の内層には、ハイパスフィルタ６及びローパスフィルタ９の各インダクタンス素子６ａ、９ａを形成したため、多層回路基板２０の表面が有効的に活用でき、多層回路基板２０の積層数を少なくできて、生産性が良く、安価であると共に、薄型のものが得られる。【選択図】        図１
2005303418.tif 000002
【特許請求の範囲】
【請求項１】
所定周波数以下の低域側周波数帯を減衰する低域トラップ回路と前記低域トラップ回路に直列に接続されたハイパスフィルタとからなって、共通端子と第１の入出力端子との間に介挿されたハイパスフィルタ部と、前記所定周波数以下の高域側周波数帯を減衰する高域トラップ回路と前記高域トラップ回路に直列に接続されたローパスフィルタとからなって、共通端子と第２の入出力端子との間に介挿されたローパスフィルタ部と、前記ハイパスフィルタ部、及び前記ローパスフィルタ部を形成する多層回路基板とを備え、前記ハイパスフィルタ、及び前記ローパスフィルタはそれぞれインダクタンス素子と容量素子とを有し、前記多層回路基板の表面には、前記低域トラップ回路と、前記高域トラップ回路と、前記ハイパスフィルタ及び前記ローパスフィルタの各容量素子を形成すると共に、前記多層回路基板の内層には、前記ハイパスフィルタ及び前記ローパスフィルタの各インダクタンス素子を形成したことを特徴とするダイプレクサ。
【請求項２】
前記多層回路基板の表面には、前記低域トラップ回路の容量素子と前記高域トラップ回路の容量素子とが互いに間隔を置いて並設され、前記低域トラップ回路のインダクタンス素子と前記高域トラップ回路のインダクタンス素子とが前記容量素子を形成した領域を挟んで両側の領域に互いに離間してそれぞれ配設されたことを特徴とする請求項１記載のダイプレクサ。
【請求項３】
前記多層回路基板の内層に形成された前記ハイパスフィルタの前記インダクタンス素子は、前記多層回路基板の表面に形成された前記低域トラップ回路に対向して配設されると共に、前記多層回路基板の内層に形成された前記ローパスフィルタの前記インダクタンス素子は、前記多層回路基板の表面に形成された前記高域トラップ回路に対向して配設されたことを特徴とする請求項２記載のダイプレクサ。
【請求項４】
前記低域トラップ回路は帯域の異なる複数の前記低域側周波数帯に対応して複数設けられ、前記高域トラップ回路は帯域の異なる複数の前記高域側周波数帯に対応して複数設けられ、前記複数の低域トラップ回路のうち前記所定周波数側に近い前記低域側周波数帯に対応する低域トラップ回路を前記共通端子側に配設し、前記複数の高域トラップ回路のうち前記所定周波数側に近い前記高域側周波数帯に対応する高域トラップ回路を前記共通端子側に配設したことを特徴とする請求項２、又は３記載のダイプレクサ。
【請求項５】
前記多層回路基板の表面に形成された前記低域トラップ回路及び前記高域トラップ回路のそれぞれの前記容量素子と前記インダクタンス素子、及び、前記多層回路基板の表面に形成された前記ハイパスフィルタ及び前記ローパスフィルタのそれぞれの前記容量素子は、薄膜、又は厚膜によって形成されると共に、前記多層回路基板の内層に形成された前記ハイパスフィルタ及び前記ローパスフィルタのそれぞれの前記インダクタンス素子は、厚膜によって形成されたことを特徴とする請求項１から４の何れかに記載のダイプレクサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、移動体通信装置に使用されるダイプレクサに関する。
【背景技術】
【０００２】
図７は従来のダイプレクサの回路図、図８は従来のダイプレクサの構成を示す分解斜視図であり、次に、従来のダイプレクサの回路を図７に基づいて説明すると、低域通過フィルタＬＰＦは第１のインダクタＬ１、第１のコンデンサＣ１１、Ｃ１２を有し、第１のポートＰ１と第２のポートＰ２との間に接続される。
高域通過フィルタＨＰＦは第２のインダクタインダクタＬ２、第２のコンデンサＣ２１〜Ｃ２３を有し、第２のポートＰ２と第３のポートＰ３との間に接続される。
【０００３】
次に、従来のダイプレクサの構成を図８に基づいて説明すると、第２、第３及び第６のシート層５１２、５１３、５１６の上面にはコンデンサ電極Ｃｐ５１、Ｃｐ５２、コンデンサ電極Ｃｐ５３、Ｃｐ５４、コンデンサ電極Ｃｐ５５、Ｃｐ５６がそれぞれ形成される。
第４のシート層５１４の上面にはストリップライン電極Ｓｔ５１、Ｓｔ５２が形成される。
第５及び第７のシート層５１５、５１７の上面にはグランド電極Ｇｐ５１、グランド電極Ｇｐ５２がそれぞれ形成される。
また、第２〜第５のシート層５１２〜５１５上には、各シート層５１２〜５１５を貫通するビアホール電極Ｖｈ５が形成される。
【０００４】
第１〜第７のシート層５１１〜５１７が積み重ねられ、一体的に焼結されることにより多層基板５１となる。
そして、ストリップライン電極Ｓｔ５１とコンデンサ電極Ｃｐ５１、Ｃｐ５３、Ｃｐ５５、及びストリップライン電極Ｓｔ５２とコンデンサ電極Ｃｐ５４、Ｃｐ５６とはそれぞれ多層基板５１の内部にてビアホール電極Ｖｈ５で接続される。  また、多層基板５１の側面及び表裏面には、コンデンサ電極Ｃｐ５１に電気的に接続され、第１及び第２のポートＰ１、Ｐ２となる外部端子Ｔ５１、Ｔ５２と、コンデンサ電極Ｃｐ５２に電気的に接続され、第３のポートＰ３となる外部端子Ｔ５３と、グランド電極Ｇｐ５１、Ｇｐ５２に電気的に接続され、グランド端子となる外部端子Ｔ５４が形成される。
【０００５】
そして、ストリップライン電極Ｓｔ５１、Ｓｔ５２で第１及び第２のインダクタＬ１、Ｌ２をそれぞれ形成する。
また、コンデンサ電極Ｃｐ５１、Ｃｐ５３で第１のコンデンサＣ１１、コンデンサ電極ｃｐ５５とグランド電極Ｇｐ５１、Ｇｐ５２とで第１のコンデンサＣ１２をそれぞれ形成する。
更に、コンデンサ電極Ｃｐ５１、Ｃｐ５４で第２のコンデンサＣ２１、コンデンサ電極Ｃｐ５２、Ｃｐ５４で第２のコンデンサｃ２２、コンデンサ電極Ｃｐ５６とグランド電極Ｇｐ５１、Ｇｐ５２とで第２のコンデンサｃ２３をそれぞれ形成する（例えば、特許文献１参照。）。
【０００６】
【特許文献１】特開２０００−３４９５８１号公報（図６、図７）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
従来のダイプレクサにおいて、多層基板５１の表面には、第１及び第２のポートＰ１、Ｐ２となる外部端子Ｔ５１、Ｔ５２と、第３のポートＰ３となる外部端子Ｔ５３と、グランド端子となる外部端子Ｔ５４が形成されると共に、多層基板５１の内層には、インダクタやコンデンサが形成されているため、多層基板５１の表面の有効度が悪い上に、多層基板５１の積層数が多くなって、生産性が悪く、コスト高になると共に、厚型になるという問題がある。
【０００８】
また、ローパスフィルタＬＰＦを構成する第１のインダクタＬ１とハイパスフィルタＨＰＦを構成する第２のインダクタＬ２とは、それぞれストリップライン電極Ｓｔ５１とストリップラインＳｔ５２によって形成されているが、これらストリップラインＳｔ５１、Ｓｔ５２が第４のシート層５１４上に隣接して形成されているので相互に結合し合って第１のポートＰ１と第３のポートＰ３との間のアイソレーションが低下するという問題がある。
【０００９】
本発明は、生産性が良く、安価であると共に、薄型で、且つ、ハイパスフィルタ側とローパスフィルタ側との結合を無くして各ポート間のアイソレーションが向上したダイプレクサを提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するための第１の解決手段として、所定周波数以下の低域側周波数帯を減衰する低域トラップ回路と前記低域トラップ回路に直列に接続されたハイパスフィルタとからなって、共通端子と第１の入出力端子との間に介挿されたハイパスフィルタ部と、前記所定周波数以下の高域側周波数帯を減衰する高域トラップ回路と前記高域トラップ回路に直列に接続されたローパスフィルタとからなって、共通端子と第２の入出力端子との間に介挿されたローパスフィルタ部と、前記ハイパスフィルタ部、及び前記ローパスフィルタ部を形成する多層回路基板とを備え、前記ハイパスフィルタ、及び前記ローパスフィルタはそれぞれインダクタンス素子と容量素子とを有し、前記多層回路基板の表面には、前記低域トラップ回路と、前記高域トラップ回路と、前記ハイパスフィルタ及び前記ローパスフィルタの各容量素子を形成すると共に、前記多層回路基板の内層には、前記ハイパスフィルタ及び前記ローパスフィルタの各インダクタンス素子を形成した構成とした。
【００１１】
また、第２の解決手段として、前記多層回路基板の表面には、前記低域トラップ回路の容量素子と前記高域トラップ回路の容量素子とが互いに間隔を置いて並設され、前記低域トラップ回路のインダクタンス素子と前記高域トラップ回路のインダクタンス素子とが前記容量素子を形成した領域を挟んで両側の領域に互いに離間してそれぞれ配設された構成とした。
【００１２】
また、第３の解決手段として、前記多層回路基板の内層に形成された前記ハイパスフィルタの前記インダクタンス素子は、前記多層回路基板の表面に形成された前記低域トラップ回路に対向して配設されると共に、前記多層回路基板の内層に形成された前記ローパスフィルタの前記インダクタンス素子は、前記多層回路基板の表面に形成された前記高域トラップ回路に対向して配設された構成とした。
【００１３】
また、第４の解決手段として、前記低域トラップ回路は帯域の異なる複数の前記低域側周波数帯に対応して複数設けられ、前記高域トラップ回路は帯域の異なる複数の前記高域側周波数帯に対応して複数設けられ、前記複数の低域トラップ回路のうち前記所定周波数側に近い前記低域側周波数帯に対応する低域トラップ回路を前記共通端子側に配設し、前記複数の高域トラップ回路のうち前記所定周波数側に近い前記高域側周波数帯に対応する高域トラップ回路を前記共通端子側に配設した構成とした。
【００１４】
また、第５の解決手段として、前記多層回路基板の表面に形成された前記低域トラップ回路及び前記高域トラップ回路のそれぞれの前記容量素子と前記インダクタンス素子、及び、前記多層回路基板の表面に形成された前記ハイパスフィルタ及び前記ローパスフィルタのそれぞれの前記容量素子は、薄膜、又は厚膜によって形成されると共に、前記多層回路基板の内層に形成された前記ハイパスフィルタ及び前記ローパスフィルタのそれぞれの前記インダクタンス素子は、厚膜によって形成された構成とした。
【発明の効果】
【００１５】
本発明のダイプレクサは、所定周波数以下の低域側周波数帯を減衰する低域トラップ回路と低域トラップ回路に直列に接続されたハイパスフィルタとからなって、共通端子と第１の入出力端子との間に介挿されたハイパスフィルタ部と、所定周波数以下の高域側周波数帯を減衰する高域トラップ回路と高域トラップ回路に直列に接続されたローパスフィルタとからなって、共通端子と第２の入出力端子との間に介挿されたローパスフィルタ部と、ハイパスフィルタ部、及びローパスフィルタ部を形成する多層回路基板とを備え、ハイパスフィルタ、及びローパスフィルタはそれぞれインダクタンス素子と容量素子とを有し、多層回路基板の表面には、低域トラップ回路と、高域トラップ回路と、ハイパスフィルタ及びローパスフィルタの各容量素子を形成すると共に、多層回路基板の内層には、ハイパスフィルタ及びローパスフィルタの各インダクタンス素子を形成した構成とした。
即ち、多層回路基板の表面には、低域トラップ回路と、高域トラップ回路と、ハイパスフィルタ及びローパスフィルタの各容量素子を形成すると共に、多層回路基板の内層には、ハイパスフィルタ及びローパスフィルタの各インダクタンス素子を形成したため、多層回路基板の表面が有効的に活用でき、多層回路基板の積層数を少なくできて、生産性が良く、安価であると共に、薄型のものが得られる。
【００１６】
また、多層回路基板の表面には、低域トラップ回路の容量素子と高域トラップ回路の容量素子とが互いに間隔を置いて並設され、低域トラップ回路のインダクタンス素子と高域トラップ回路のインダクタンス素子とが容量素子を形成した領域を挟んで両側の領域に互いに離間してそれぞれ配設されたため、ハイパスフィルタ部を構成するインダクタンス素子とローパスフィルタ部を構成するインダクタンス素子とが相互に離間されるので互いに結合しにくくなり、第１の入出力端子と第２の入出力端子との間の相互アイソレーションが向上する。
【００１７】
また、多層回路基板の内層に形成されたハイパスフィルタのインダクタンス素子は、多層回路基板の表面に形成された低域トラップ回路に対向して配設されると共に、多層回路基板の内層に形成されたローパスフィルタのインダクタンス素子は、多層回路基板の表面に形成された高域トラップ回路に対向して配設されたため、スペースファクタが良く、小型で薄型化が図れる。
【００１８】
また、低域トラップ回路は帯域の異なる複数の低域側周波数帯に対応して複数設けられ、高域トラップ回路は帯域の異なる複数の高域側周波数帯に対応して複数設けられ、複数の低域トラップ回路のうち所定周波数側に近い低域側周波数帯に対応する低域トラップ回路を共通端子側に配設し、複数の高域トラップ回路のうち所定周波数側に近い高域側周波数帯に対応する高域トラップ回路を共通端子側に配設したため、ハイパスフィルタ部とローパスフィルタ部とのそれぞれの通過特性が良くなって相互のアイソレーションが向上する。
【００１９】
また、多層回路基板の表面に形成された低域トラップ回路及び高域トラップ回路のそれぞれの容量素子とインダクタンス素子、及び、多層回路基板の表面に形成されたハイパスフィルタ及びローパスフィルタのそれぞれの容量素子は、薄膜、又は厚膜によって形成されると共に、多層回路基板の内層に形成されたハイパスフィルタ及びローパスフィルタのそれぞれのインダクタンス素子は、厚膜によって形成されたため、薄型で、小型化が図れる。
【発明を実施するための最良の形態】
【００２０】
本発明のダイプレクサの図面を説明すると、図１は本発明のダイプレクサの１実施形態を示す回路図、図２は本発明のダイプレクサの伝送特性図、図３は本発明のダイプレクサに係り、多層回路基板の表面のパターンを示す上面図、図４は本発明のダイプレクサに係り、多層回路基板の２層目の内層上面のパターンを示す上面図、図５は本発明のダイプレクサに係り、多層回路基板の３層目の内層上面のパターンを示す上面図、図６は本発明のダイプレクサに係り、多層回路基板の３層目の下面のパターンを示す下面図である。
【００２１】
次に、本発明のダイプレクサにおける回路構成を図１に基づいて説明すると、アンテナ接続用の入力端子である共通端子１と第１の入出力端子２との間は所定周波数（例えば２．２ＧＨｚの分波周波数）よりも周波数が高い高域側周波数帯、例えば、ブルートゥース（ＢＴと略す）（ノキア社等の登録商標）システムの送受信周波数帯（帯域は２．４ＧＨｚ〜２．５ＧＨｚ）の信号と、無線ＬＡＮシステムの送受信周波数帯（帯域は４．９ＧＨｚ〜６．０ＧＨｚ）の信号とを伝送し、共通端子１と第２の入出力端子３との間は、所定周波数よりも周波数が低い定期側周波数帯、例えば、ＧＳＭシステムの送受信周波数帯（帯域は８０６ＭＨｚ〜９６０ＭＨｚ）の信号と、ＤＣＳシステム及びＰＣＳシステムの送受信周波数帯（帯域は１７１０ＭＨｚ〜１９９０ＭＨｚ）の信号とを伝送する。
【００２２】
そして、共通端子１と第１の入出力端２との間にハイパスフィルタ部１０が設けられ、共通端子１と第２の入出力端子３との間にローパスフィルタ部１１が設けられる。
【００２３】
ハイパスフィルタ部１０は、直列に介挿された２つの低域トラップ回路４、５とハイパスフィルタ６とから構成される。
第１の低域トラップ回路４はインダクタンス素子４ａと容量素子４ｂとの並列共振回路で構成され、その共振周波数は、例えば、１９００ＭＨｚ近傍に選ばれてＤＣＳシステム及びＰＣＳシステムの送受信周波数帯を減衰する。
第２の低域トラップ回路５もインダクタンス素子５ａと容量素子５ｂとの並列共振回路で構成され、その共振周波数は、例えば、９２０ＭＨｚ近傍に選ばれてＧＳＭシステムの送受信周波数帯を減衰する。
【００２４】
そして、第１の低域トラップ回路４が共通端子１側に配置され、ハイパスフィルタ６は第１の入出力端子２側に配置され、第２の低域トラップ回路５が第１の低域トラップ回路４とハイパスフィルタ６との間に介挿される。
【００２５】
ハイパスフィルタ６は半区間のハイパスフィルタを有し、これを構成するインダクタンス素子６ａは第２の低域トラップ回路５の出力端とグランドとの間に接続され、容量素子６ｂは第２の低域トラップ回路の出力端と第１の入出力端子２との間に接続される。
【００２６】
また、ローパスフィルタ部１１は、直列に介挿された２つの高域トラップ回路７、８とローパスフィルタ９とから構成される。第１の高域トラップ回路７はインダクタンス素子７ａと容量素子７ｂとの並列共振回路で構成され、その共振周波数は、例えば、２．４５ＧＨｚ近傍に選ばれてブルートゥース（ノキア社等の登録商標）システムの送受信周波数帯を減衰する。
第２の高域トラップ回路８もインダクタンス素子８ａと容量素子８ｂとの並列共振回路で構成され、その共振周波数は、例えば５．５ＧＨｚ近傍に選ばれて無線ＬＡＮシステムの送受信周波数帯を減衰する。
【００２７】
そして、第１の高域トラップ回路７が共通端子１側に配置され、ローパスフィルタ９が第２の入出力端子３側に配置され、第２の高域トラップ回路８が第１の高域トラップ回路７とローパスフィルタ９との間に介挿される。
【００２８】
ローパスフィルタ９は半区間のローパスフィルタを有し、これを構成するインダクタンス素子９ａは第２の高域トラップ回路８の出力端と第２の入出力端３との間に接続され、容量素子９ｂは第２の高域トラップ回路の出力端とグランドとの間に接続される。
【００２９】
以上の構成では、所定周波数に近い第１の低域トラップ回路４（１９００ＭＨｚ）と第１の高域とラップ回路７（２．４５ＧＨｚ）とが共通端子１側に配設されるので、第１の入出力端子２と第２の入出力端子３との間のアイソレーションが向上する。
【００３０】
以上の構成における共通端子１と第１の入出力端子２との間の伝送特性及び共通端子１と第２の入出力端子３との間の伝送特性はそれぞれ図２のＡ、Ｂのようになる。
図２における周波数ポイント１乃至４はそれぞれＧＳＭシステムの送受信周波数帯、ＤＣＳシステム及びＰＣＳシステムの送受信周波数帯、ブルートゥースシステムの送受信周波数帯、無線ＬＡＮシステムの送受信周波数帯の中心周波数の位置を示す。
【００３１】
伝送特性Ａにおける減衰極Ａ１、Ａ２はそれぞれ第１の低域トラップ回路４と第２の低域トラップ回路５によるものである。この減衰極Ａ１、Ａ２の周波数においては共通端子１に入力されたＧＳＭシステムの送受信周波数帯及びＤＣＳシステム／ＰＣＳシステムの送受信周波数帯の信号は第１及び第２の低域トラップ回路４、５によって反射されるので、それらの信号は効率よく第２の入出力端子３に出力される。
従って伝送特性Ｂに示すように周波数ポイント１及び周波数ポイント２では減衰量が極めて少なくなる。
また、ブルートゥースシステムの送受信周波数帯の信号及び無線ＬＡＮシステムの送受信周波数帯の信号はＧＳＭシステムの送受信周波数帯の信号及びＤＣＳシステム／ＰＣＳシステムの送受信周波数帯の信号による妨害を受けない。
【００３２】
また、伝送特性Ｂにおける減衰極Ｂ１、Ｂ２はそれぞれ第１の高域トラップ回路７と第２の高域トラップ回路８によるものである。
この減衰極Ｂ１、Ｂ２の周波数においては共通端子１に入力されたブルートゥースシステムの送受信周波数帯及び無線ＬＡＮシステムの送受信周波数帯の信号が第１及び第２の高域トラップ回路７、８によって反射されるので、それらの信号は効率よく第１の入出力端子２に出力される。
従って伝送特性Ａに示すように周波数ポイント３及び周波数ポイント４では減衰量が極めて少なくなる。
また、ＧＳＭシステムの送受信周波数帯の信号及びＤＣＳシステム／ＰＣＳシステムの送受信周波数帯の信号はブルートゥースシステムの送受信周波数帯の信号及び無線ＬＡＮシステムの送受信周波数帯の信号による妨害を受けない。
【００３３】
なお、伝送特性Ａにおける減衰極Ａ３は第１の高域トラップ回路７と第２の高域トラップ回路８とローパスフィルタ９における容量素子９ｂとによる直列共振によるものであり、これは減衰極Ｂ１とＢ２との間の周波数に現れる。
よって、ブルートゥースシステムの送受信周波数帯と無線ＬＡＮシステムの送受信周波数帯との間に存在する不要な信号が減衰するので、この信号による妨害が軽減される。
【００３４】
同様に、伝送特性Ｂにおける減衰極Ｂ３は第１の低域トラップ回路４と第２の低域トラップ回路５とハイパスフィルタ６におけるインダクタンス素子６ａとによる直列共振によるものであり、これは減衰極Ａ１とＡ２との間の周波数に現れる。
よって、ＧＳＭシステムの送受信周波数帯とＤＣＳシステム／ＰＣＳシステムの送受信周波数帯との間に存在する不要な信号が減衰するので、この信号による妨害が軽減される。
【００３５】
以上の回路構成を有するダイプレクサは、複数枚の積層板からなる方形の多層回路基板２０に形成されている。
この多層回路基板２０は、低温焼成セラミック（ＬＴＣＣ）等の材料で、３層の積層板２０ａ、２０ｂ、２０ｃで形成され、図３は１層目の積層板２０ａの上面に形成されたパターン図を示し、ストリップ線路２１は図１のインダクタンス素子４ａを構成するものであり、その一端側の電極２１ａと他端側の電極２１ｂとが上下方向に重なり合っており、それらの電極２１ａ、２１ｂ間には、絶縁材からなる誘電体Ｚが設けられる。
よって、２つの電極２１ａ、２１ｂとその間の誘電体Ｚとによって図１の容量素子４ｂが構成される。
【００３６】
また、ストリップ線路２２は図１のインダクタンス素子７ａを構成するものであり、その一端側の電極２２ａと他端側の電極２２ｂとが上下方向に重なり合っており、それらの電極２２ａ、２２ｂ間には絶縁材からなる誘電体Ｚが設けられる。
よって、２つの電極２２ａ、２２ｂとその間の誘電体Ｚとによって図１の容量素子７ｂが構成される。
また、ストリップ線路２１，２２の一端側同士は互いに接続されると共に、ストリップ線路２１の一端側の電極２１ａとストリップ線路２２の一端側の電極２２ａとは接続され、それらの近傍にビアホール２３ａが設けられている。
【００３７】
そして、ストリップ線路２１の電極２１ａ、２１ｂとストリップ線路２２の電極２２ａ、２２ｂとが互いに間隔を置いて並設され、それらの並設された領域を挟んでその領域の両側には、ストリップ線路２１とストリップ線路２２とが離間した状態で配設される。
【００３８】
ストリップ線路２４は図１のインダクタンス素子５ａを構成するものであり、その一端側の電極２４ａは、ストリップ線路２１の他端側の電極２１ｂに接続されると共に、他端側の電極２４ｂと上下方向に重なり合っており、それらの電極２４ａと電極２４ｂとの間には絶縁材からなる誘電体Ｚが設けられる。
よって、２つの電極２４ａ、２４ｂとその間の誘電体Ｚによって図１の容量素子５ｂが構成される。
また、ストリップ線路２４は渦巻き状に形成されており、この渦巻き状部を横切るストリップ線路２４の他端側は、絶縁材からなる誘電体Ｚによって、渦巻き状部から絶縁された状態となっている。
【００３９】
ストリップ線路２５は図１のインダクタンス素子８ａを構成するものであり、その一端側の電極２５ａは、ストリップ線路２２の他端側の電極２２ｂに接続されると共に、他端側の電極２５ｂと上下方向に重なり合っており、それらの電極２５ａと電極２５ｂとの間には絶縁材からなる誘電体Ｚが設けられる。
よって、２つの電極２５ａ、２５ｂとその間の誘電体Ｚとによって図１の容量素子８ｂが構成される。
【００４０】
そして、ストリップ線路２４の電極２４ａ、２４ｂとストリップ線路２５の電極２５ａ、２５ｂとが互いに間隔を置いて並設され、それらの並設された領域を挟んでその領域の両側には、ストリップ線路２４とストリップ線路２５とが離間した状態で配設される。
【００４１】
また、ストリップ線路２４の他端側の電極２４ｃには、誘電体Ｚを挟んで上下方向に重なり合うように、導電線路２６の一端側の電極２６ａが設けられて、図１の容量素子６ｂの一つが設けられると共に、導電線路２６の他端側の電極２６ｂには、誘電体Ｚを挟んで上下方向に重なり合うように、導電線路２７の一端側の電極２７ａが設けられて、図１の容量素子６ｂのもう一つが設けられている。
【００４２】
従って、図１の容量素子６ａは、電極２４ｃと電極２６ａとの間で形成される容量と電極２６ｂと電極２７ａとの間で形成される容量が直列接続となったもので構成されている。
そして、ストリップ線路２４の他端側には、ビアホール２９ａが設けられると共に、導電線路２７の他端側には、ビアホール３０ａが設けられている。
【００４３】
また、ストリップ線路２５の一端側の電極２５ｃには、誘電体Ｚを挟んで上下方向に重なり合うように、電極３１が設けられて、その結果、図１の容量素子９ｂ構成されている。
そして、電極３１には、ビアホール３１ａが設けられると共に、ストリップ線路２５の一端側には、ビアホール３２ａが設けられている。
【００４４】
以上の構成から明らかなように、多層回路基板２０の中央部側には、各容量素子４ｂ〜９ｂを構成する電極２１ａ／２１ｂ、２４ａ／２４ｂ、２４ｃ／２６ａと、電極２２ａ／２２ｂ、２５ａ／２５ｂ、２５ｃ／３１とが２列に並ぶように配設され、これらの電極の両側には、互いに離間し、且つ、並設された状態でストリップ線路２１、２４とストリップ線路２２、２５が２列に配設される。
よって、ハイパスフィルタ部１０を構成するストリップ線路２１、２４とローパスフィルタ部１１を構成するストリップ線路２２、２５とが相互に離間されるので互いに結合しにくくなり、第１の入出力端子２と第２の入出力端子３との間の相互アイソレーションが向上する。
【００４５】
また、多層回路基板２０の表面に形成された各容量素子４ｂ〜９ｂとストリップ線路２１、２２，２４、２５は、蒸着法やスパッタ等の薄膜技術、或いは印刷や塗布等の厚膜技術によって形成されている。
【００４６】
そして、これ等が薄膜によって形成される場合、ストリップ線路や電極は、銅やアルミ等が使用されると共に、誘電体は、窒化シリコン、チタン酸バリウム系、チタン酸鉛系等が使用され、また、これ等が厚膜によって形成される場合、ストリップ線路や電極は、銀ペーストや銀ーパラジュウムペースト等が使用されると共に、誘電体は、窒化シリコン、チタン酸バリウム系、チタン酸鉛系等が使用される。
【００４７】
図４は２層目の積層板２０ｂの上面に設けられた内層パターン図を示し、積層板２０ｂの上面には接地導体３７が設けられると共に、この積層板２０ｂには、複数のビアホール３８ａ、３８ｂ、３８ｃ、３８ｄ、３８ｅ、３８ｆ、３８ｇ、３８ｈが設けられている。
また、内層に位置する接地導体３７は、印刷や塗布等の厚膜技術によって形成され、接地導体３７は、銀ペーストや銀ーパラジュウムペースト等が使用される。
【００４８】
図５は３層目の積層板２０ｃの上面に設けられた内層パターン図を示し、ストリップ線路３３は図１のインダクタンス素子６ａを構成するものであり、その一端側には、ビアホール３３ａが設けられると共に、他端側には、ビアホール３３ｂが設けられる。
また、このビアホール３３ａと１層目のビアホール２９ａは、２層目のビアホール３８ｆを介して接続導体（図示せず）によって接続され、インダクタンス素子６ａの一端側が容量素子６ｂに接続された状態になると共に、内層に位置するインダクタンス素子６ａであるストリップ線路３３は、２層目の接地導体３７を挟んで１層目のストリップ線路２１，２４に対向した状態となっている。
【００４９】
また、３層目の上面に設けられたストリップ線路３４は、図１のインダクタンス素子９ａを構成するものであり、その一端側には、ビアホール３４ａが設けられると共に、他端側には、ビアホール３４ｂが設けられる。
また、このビアホール３４ａと１層目のビアホール３２ａは、２層目のビアホール３８ｇを介して接続導体（図示せず）によって接続され、インダクタンス素子９ａの一端側が容量素子９ｂに接続された状態になると共に、内層に位置するインダクタンス素子９ａであるストリップ線路３４は、２層目の接地導体３７を挟んで１層目のストリップ線路２２，２５に対向した状態となっている。
【００５０】
そして、インダクタンス素子６ａであるストリップ線路３３とインダクタンス素子９ａであるストリップ線路３４は、電極２４ｃ／２６ａと、電極２５ｃ／３１が配設され、これらの電極の両側には、互いに離間し、且つ、並設された状態でストリップ線路３３，３４が配設される。
よって、ハイパスフィルタ部１０を構成するストリップ線路３３とローパスフィルタ部１１を構成するストリップ線路３４とが相互に離間されるので互いに結合しにくくなり、第１の入出力端子２と第２の入出力端子３との間の相互アイソレーションが向上する。
【００５１】
また、３層目の上面には導電線路３５が設けられ、この導電線路３５の一端側には、ビアホール３５ａが設けられると共に、他端側にはビアホール３５ｂが設けられ、ビアホール３５ａと１層目のビアホール２３ａは、２層目のビアホール３８ｈを介して接続導体（図示せず）によって接続されている。
更に、この３層目の積層板２０ｃには、略中央部に設けられたビアホール３６ａと、角部に設けられたビアホール３６ｂを有する。
【００５２】
内層に位置するストリップ線路３３，３４と導電線路３５は、印刷や塗布等の厚膜技術によって形成され、ストリップ線路３３，３４や導電線路３５は、銀ペーストや銀ーパラジュウムペースト等が使用される。
【００５３】
図６は３層目の積層板２０ｃの下面のパターンを示し、積層板２０ｃの下面には、図１の入力端子（共通端子）１となる端子電極３９と、図１の第１の入出力端子２となる端子電極４０と、図１の第２の入出力端子３となる端子電極４１と、広い面積の接地導体４２と、この接地導体４２に設けられた複数の接地電極４２ａを有する。
【００５４】
そして、端子電極３９にはビアホール３５ｂが位置し、端子電極４０にはビアホール３６ｂが位置し、端子電極４１にはビアホール３４ｂが位置し、更に、接地導体４２には、ビアホール３３ｂ、３６ａが位置した状態となっている。
【００５５】
これ等の端子電極３９，４０，４１と接地導体４２は、蒸着法やスパッタ等の薄膜技術、或いは印刷や塗布等の厚膜技術によって形成され、これ等が薄膜によって形成される場合、端子電極３９，４０，４１と接地導体４２は、銀やアルミ等が使用されると共に、これ等が厚膜によって形成される場合、銀ペーストや銀ーパラジュウムペースト等が使用される。
【００５６】
そして、３層目の導電線路３５の他端側は、ビアホール３５ｂが接続導体（図示せず）を介して共通端子１である端子電極３９に接続され、その結果、１層目に位置するビアホール２３ａは、接続導体と導電線路３５を介して端子電極３９に接続された状態となる。
【００５７】
また、１層目の導電線路２７は、ビアホール３０ａ、３８ｂ、３６ｂが接続導体（図示せず）を介して第１の入出力端子２である端子電極４０に接続されると共に、３層目のストリップ線路３４は、ビアホール３４ｂが接続導体（図示せず）を介して第２の入出力端子３である端子電極４１に接続される。
【００５８】
更に、ストリップ線路３３は、ビアホール３８ｄ、３３ｂが接続導体（図示せず）を介して２層目の上面に位置する接地導体３７と下面に位置する接地導体４２に接続されると共に、一層目に位置する電極３１は、ビアホール３１ａ、３８ｅ、３６ａが接続導体（図示せず）を介して２層目の上面に位置する接地導体３７と下面に位置する接地導体４２に接続される。
このような構成によって、図１に示すような回路を備えたダイプレクサが多層回路基板２０に形成される。
【図面の簡単な説明】
【００５９】
【図１】本発明のダイプレクサの１実施形態を示す回路図。
【図２】本発明のダイプレクサの伝送特性図。
【図３】本発明のダイプレクサに係り、多層回路基板の表面のパターンを示す上面図。
【図４】本発明のダイプレクサに係り、多層回路基板の２層目の内層上面のパターンを示す上面図。
【図５】本発明のダイプレクサに係り、多層回路基板の３層目の内層上面のパターンを示す上面図。
【図６】本発明のダイプレクサに係り、多層回路基板の３層目の下面のパターンを示す下面図。
【図７】従来のダイプレクサの回路図。
【図８】従来のダイプレクサの構成を示す分解斜視図。
【符号の説明】
【００６０】
１：入力端子（共通端子）
２：第１の入出力端子
３：第２の入出力端子
４：第１の低域トラップ回路
５：第２の低域トラップ回路
６：ハイパスフィルタ
７：第１の高域トラップ
８：第２の高域トラップ回路
９：ローパスフィルタ
４ａ〜９ａ：インダクタンス素子
４ｂ〜９ｂ：容量素子
１０：ハイパスフィルタ部
１１：ローパスフィルタ部
２０：多層回路基板
２０ａ：１層目の積層板
２０ｂ：２層目の積層板
２０ｃ：３層目の積層板
２１：ストリップ電路
２１ａ、２１ｂ：電極
Ｚ：誘電体
２２：ストリップ線路
２２ａ、２２ｂ：電極
２３ａ：ビアホール
２４：ストリップ線路
２４ａ、２４ｂ：電極
２５：ストリップ線路
２５ａ、２５ｂ：電極
２６：導電線路
２６ａ、２６ｂ：電極
２７：導電線路
２７ａ：電極
２９ａ、３０ａ：ビアホール
３１：電極
３１ａ：ビアホール
３２ａ：ビアホール
３３：ストリップ線路
３３ａ、３３ｂ：ビアホール
３４：ストリップ線路
３４ａ、３４ｂ：ビアホール
３５：導電線路
３５ａ、３５ｂ：ビアホール
３６ａ、３６ｂ：ビアホール
３７：接地導体
３８ａ〜３８ｈ：ビアホール
３９，４０，４１：端子電極
４２：接地導体
４２ａ：接地電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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