(57)【要約】【課題】金属薄膜抵抗体の形成領域がチップ上で占める面積を大きくすることなく、かつ金属薄膜抵抗体の幅及び厚みを変更することなく金属薄膜抵抗体の抵抗値を高くする。【解決手段】半導体基板１上に形成された下地絶縁膜１３上に帯状の金属薄膜抵抗体１７を備えた半導体装置において、金属薄膜抵抗体１７下の領域で下地絶縁膜１３下に、帯状の凸状パターン９が金属薄膜抵抗体１７の長手方向に直交する方向に配置されてなるラインアンドスペースパターン１１を備え、下地絶縁膜１３の表面にラインアンドスペースパターン１１に起因して凹凸が形成されおり、金属薄膜抵抗体２１は上記凹凸が形成されている領域を含んで下地絶縁膜１３上に形成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上に形成された下地絶縁膜上に帯状の金属薄膜抵抗体を備えた半導体装置において、
前記金属薄膜抵抗体下の領域で前記下地絶縁膜下に、帯状の凸状パターンが前記金属薄膜抵抗体の長手方向に直交する方向に配置されてなるラインアンドスペースパターンを備え、前記下地絶縁膜の表面に前記ラインアンドスペースパターンに起因して凹凸が形成されており、前記金属薄膜抵抗体は前記凹凸が形成されている領域を含んで前記下地絶縁膜上に形成されていることを特徴とする半導体装置。
【請求項２】
前記金属薄膜抵抗体は、ＣｒＳｉ、ＮｉＣｒ、ＴａＮ、ＣｒＳｉ2、ＣｒＳｉＮ及びＣｒＳｉ０のいずれかにより形成されている請求項１に記載の半導体装置。
【請求項３】
前記凸状パターンは金属材料により形成されているものを含む請求項１又は２に記載の半導体装置。
【請求項４】
前記凸状パターンはポリシリコンにより形成されているものを含む請求項１から３のいずれかに記載の半導体装置。
【請求項５】
前記凸状パターンはＬＯＣＯＳ法にて半導体基板表面に形成されたフィールド酸化膜により形成されているものを含む請求項１から４のいずれかに記載の半導体装置。
【請求項６】
複数層の前記ラインアンドスペースパターンを互いに異なる層に備え、各層の前記ラインアンドスペースパターンの前記凸状パターンは互いに重畳して配置されている請求項１から５のいずれかに記載の半導体装置。
【請求項７】
２個以上の抵抗素子による分割によって電圧出力を得、ヒューズ素子の切断によって電圧出力を調整できる分割抵抗回路を備えた半導体装置において、
前記抵抗素子は、請求項１から６のいずれかに記載の金属薄膜抵抗体により構成されていることを特徴とする半導体装置。
【請求項８】
入力電圧を分割して分割電圧を供給するための分割抵抗回路と、基準電圧を供給するための基準電圧発生回路と、前記分割抵抗回路からの分割電圧と前記基準電圧発生回路からの基準電圧を比較するための比較回路をもつ電圧検出回路を備えた半導体装置において、
前記分割抵抗回路として請求項７に記載の分割抵抗回路を備えていることを特徴とする半導体装置。
【請求項９】
入力電圧の出力を制御する出力ドライバと、出力電圧を分割して分割電圧を供給するための分割抵抗回路と、基準電圧を供給するための基準電圧発生回路と、前記分割抵抗回路からの分割電圧と前記基準電圧発生回路からの基準電圧を比較し、比較結果に応じて前記出力ドライバの動作を制御するための比較回路をもつ定電圧発生回路を備えた半導体装置において、
前記分割抵抗回路として請求項７に記載の分割抵抗回路を備えていることを特徴とする半導体装置。
【請求項１０】
半導体基板上に形成された下地絶縁膜上に帯状の金属薄膜抵抗体を備えた半導体装置の製造方法において、
半導体基板上に直接又は他の層を介してラインアンドスペースパターンを形成するためのラインアンドスペースパターン形成工程と、
前記ラインアンドスペースパターンの形成領域を含んで絶縁膜を成膜して前記ラインアンドスペースパターンに起因する凹凸を表面にもつ下地絶縁膜を形成するための下地絶縁膜形成工程と、
前記ラインアンドスペースパターン上の領域で前記ラインアンドスペースパターンに直交する方向に長手方向をもつように前記下地絶縁膜上に金属薄膜抵抗体を形成するための金属薄膜抵抗体形成工程を含むことを特徴とする半導体装置の製造方法。
【請求項１１】
前記金属薄膜抵抗体形成工程において、前記下地絶縁膜上に前記金属薄膜抵抗体用の金属薄膜と反射防止膜を順に形成し、さらにその上に写真製版技術により前記金属薄膜抵抗体の形成領域を画定するためのレジストパターンを形成し、前記レジストパターンをマスクにして前記反射防止膜及び前記金属薄膜を選択的に除去して前記金属薄膜抵抗体を形成し、その後、前記レジストパターン及び残存する反射防止膜を除去する請求項１０に記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特に半導体基板上に形成された下地絶縁膜上に帯状の金属薄膜抵抗体を備えた半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
アナログ集積回路において、抵抗素子は重要な素子として多用されている。近年、抵抗素子の中でも金属薄膜からなる抵抗体（金属薄膜抵抗体と称す）がその抵抗値の温度依存性（以下ＴＣＲという）の低さから注目を集めている。金属薄膜抵抗体の材料としては、例えばクロムシリコン（ＣｒＳｉ）やニッケルクロム（ＮｉＣｒ）、窒化タンタル（ＴａＮ）、クロムシリサイド（ＣｒＳｉ2）、窒化クロムシリサイド（ＣｒＳｉＮ）、クロムシリコンオキシ（ＣｒＳｉ０）などが用いられる。
金属薄膜抵抗体を備えた半導体装置において、高集積化の要求を満たすために、より高いシート抵抗を目指し、１０００Å（オングストローム）以下という薄い膜厚で金属薄膜抵抗体を形成することが多い。
【０００３】
従来、金属薄膜抵抗体の電気的接続をとる方法として、以下のような方法がある。
１）金属薄膜抵抗体に直接金属配線を接続する方法（例えば特許文献１参照。）。
２）金属薄膜抵抗体を形成した後、層間絶縁膜を形成し、その層間絶縁膜に接続孔を形成し、接続孔を介して金属配線を接続する方法（例えば特許文献２及び特許文献３参照。）。
３）金属薄膜抵抗体層上にバリヤ膜を形成し、そのバリヤ膜に金属配線を接続する方法（例えば特許文献４及び特許文献５参照。）。
４）絶縁膜に形成された接続孔内に電極を形成し、上記絶縁膜上に抵抗体膜を形成した後、上記抵抗体膜を上記電極に接続するようにドライエッチングして抵抗体のパターンを形成する方法（例えば特許文献１参照。）。
【０００４】
上記１）〜４）の金属薄膜抵抗体の電気的接続をとる方法を以下に示す。
図１３を参照して、１）金属薄膜抵抗体上に直接金属配線を形成する方法を説明する。
フィールド酸化膜３及びトランジスタ素子等（図示は省略）の形成が完了したウェハ状のシリコン基板１上に層間絶縁膜５を形成し、層間絶縁膜５上に金属薄膜抵抗体１０１を形成する。金属薄膜抵抗体１０１上を含む層間絶縁膜５上全面に配線用金属膜を形成し、その配線用金属膜をウェットエッチング技術によりパターニングして金属配線パターン１０３を形成する。
一般的な半導体装置の製造工程では、配線用金属膜のエッチング処理にはドライエッチング技術が用いられるが、配線用金属膜の直下に膜厚が薄い金属薄膜抵抗体１０１が存在する状況下では、オーバーエッチングにより金属薄膜抵抗体１０１をエッチングしてしまうため、ドライエッチング技術を使用することができない。したがって、配線用金属膜をウェットエッチング技術によってパターニングして金属配線パターン１０３を形成する必要がある。
【０００５】
図１４を参照して、２）金属薄膜抵抗体を形成した後、層間絶縁膜を形成し、その層間絶縁膜に接続孔を形成し、接続孔を介して金属配線を接続する方法について説明する。
シリコン基板１上にフィールド酸化膜３、層間絶縁膜５及び金属薄膜抵抗体１０１を形成した後、金属薄膜抵抗体１０１上を含む層間絶縁膜５上に、金属配線との層間絶縁膜となるＣＶＤ（chemical vapor deposition）酸化膜１０５を形成する。ＣＶＤ酸化膜１０５上に、金属薄膜抵抗体１０１の両端部に対応して開口部をもつ、金属配線接続用の接続孔を形成するためのレジストパターンを形成し、ウェットエッチング技術により、そのレジストパターンをマスクにしてＣＶＤ酸化膜１０５を選択的に除去して接続孔１０７を形成する。レジストパターン除去後、接続孔１０７内を含むＣＶＤ酸化膜１０５上に、ＡｌＳｉＣｕ膜からなる配線用金属膜を形成し、その配線用金属膜をパターニングして金属配線パターン１０９を形成する。
一般的な半導体装置の製造工程では、接続孔１０７の形成にはドライエッチング技術が用いられるが、金属薄膜抵抗体１０１が１０００Åより薄い場合には、接続孔１０７が金属薄膜抵抗体１０１を突き抜けるのを防止するのは困難であり、ウェットエッチング技術により接続孔１０７を形成する必要がある。
【０００６】
図１５を参照して、３）金属薄膜抵抗体層上にバリヤ膜を形成し、そのバリヤ膜に金属配線を接続する方法を説明する。
シリコン基板１上にフィールド酸化膜３、層間絶縁膜５及び金属薄膜抵抗体１０１を形成した後、金属薄膜抵抗体１０１上を含む層間絶縁膜５上に、金属配線とのバリヤ膜となるＴｉＷ等の高融点金属膜を形成し、さらにその上に配線用金属膜を形成し、その配線用金属膜をドライエッチング技術によりパターニングして金属配線パターン１１１を形成する。このとき、配線用金属膜下には上記高融点金属膜が形成されているので、ドライエッチング技術を用いても金属薄膜抵抗体１０１がエッチングされることはない。その後、ウェットエッチング技術により金属配線パターン１１１をマスクにして上記高融点金属膜を選択的に除去して高融点金属膜パターン１１３を形成する。ここで、金属薄膜抵抗体１０１の直上に上記高融点金属膜があるので、ドライエッチング技術による上記高融点金属膜のパターニングは困難である。
【０００７】
図１６を参照して、４）絶縁膜に形成された接続孔内に電極を形成し、上記絶縁膜上に抵抗体膜を形成した後、これを上記電極に接続するようにドライエッチングして抵抗体のパターンを形成する方法を説明する。ここでは接続孔下に設けられた金属配線パターンの上層に金属配線パターンをさらに形成する場合について説明する。
シリコン基板１上に層間絶縁膜５を形成し後、層間絶縁膜５上に金属配線パターン１１５を形成する。層間絶縁膜５上に絶縁膜１１７を形成した後、金属薄膜抵抗体の両端部に対応して配置された金属配線パターン１１５上の絶縁膜１１７に第１接続孔１１９を形成し、第１接続孔１１９に導電性材料を埋め込んで導電性プラグ（電極）１２１を形成する。このとき、金属配線パターン１１５と、後工程で形成される第２層目金属配線パターンを電気的に接続するための接続孔は形成されていない。次に、絶縁膜１１７上全面に金属薄膜抵抗体用の金属薄膜を形成し、その金属薄膜をパターニングして導電性プラグ１２１上及び絶縁膜１１７上に金属薄膜抵抗体１０１を形成する。
【０００８】
絶縁膜１１７上全面に、後工程で形成される第２層目金属配線パターンをドライエッチング技術によりパターニングする際に金属薄膜抵抗体１０１がエッチングされるのを防止するための絶縁膜１２３を形成する。金属薄膜抵抗体１０１の形成領域とは異なる領域で第２層目金属配線パターンと電気的接続を取るために配置された金属配線パターン１１５上の絶縁膜１１７及び１２３に第２接続孔１２５を形成し、第２接続孔１２５に導電性材料を埋め込んで第２導電性プラグ１２７を形成する。第２導電性プラグ１２７の形成領域を含んで絶縁膜１２３上に第２層目金属配線パターン用の金属膜を形成し、その金属膜を写真製版技術及びドライエッチング技術にてパターニングして、第２導電性プラグ１２７上及び絶縁膜１２３上に第２層目金属配線パターン１２９を形成する。
【０００９】
また、金属薄膜抵抗体ではないが、最上層配線電極上に絶縁膜を介して形成され、かつその最上層配線電極と結線されている抵抗体を備えた半導体集積回路装置が開示されている（例えば特許文献６参照。）。
図１７を参照して、このような構造を金属薄膜抵抗体に適用した場合について説明する。
【００１０】
フィールド酸化膜３が形成されたシリコン基板１上に層間絶縁膜５を形成し、層間絶縁膜５上に金属配線パターン１１５を形成した後、金属配線パターン１１５上を含む層間絶縁膜５上全面に下地絶縁膜１３１を形成する。写真製版技術及びドライエッチング技術により、金属配線パターン１１５上の下地絶縁膜１３１に接続孔１３３を形成する。接続孔１３３の形成領域を含んで下地絶縁膜１３１上全面に金属薄膜抵抗体を形成するための金属薄膜を形成し、その金属薄膜を所定の形状にパターニングして金属薄膜抵抗体１０１を形成する。
【００１１】
また、金属薄膜抵抗体を備えた半導体装置として、半導体集積回路の絶縁膜上に金属薄膜抵抗を搭載する集積回路であって、金属薄膜抵抗の電極部分における金属薄膜抵抗と金属配線との接触が、金属配線の端部の端面及び上面の少なくとも一部分においてなされるよう構成されたものが開示されている（例えば特許文献７参照。）。
【００１２】
図１８を参照して、金属配線の端部の端面及び上面の少なくとも一部分において金属薄膜抵抗と金属配線との接触をとる方法について説明する。
フィールド酸化膜３が形成されたシリコン基板１上に層間絶縁膜５を形成し、層間絶縁膜５上に金属配線パターン１１５を形成し、金属配線パターン１１５上を含む層間絶縁膜５上全面にプラズマ窒化膜１３５を形成した後、プラズマ窒化膜１３５の一部分を取り除いて金属配線パターン１１５の端面及び上面の一部分を露出させる。その後、金属薄膜抵抗体用の金属薄膜を蒸着し、その金属薄膜をパターニングして金属薄膜抵抗体１０１を形成する。
【００１３】
【特許文献１】特開２００２−１２４６３９号公報
【特許文献２】特開２００２−２６１２３７号公報
【特許文献３】特許第２６９９５５９号公報
【特許文献４】特許第２９３２９４０号公報
【特許文献５】特許第３１８５６７７号公報
【特許文献６】特開昭５８−１４８４４３号公報
【特許文献７】特開昭６１−１００９５６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
図１３から図１８を参照して説明した従来技術のような、平坦な下地絶縁膜上に形成された金属薄膜抵抗体を備えた半導体装置において、金属薄膜抵抗体の抵抗値は、金属薄膜抵抗体の長さ、幅及び厚みの設計により制御することができる。すなわち、金属薄膜抵抗体の長さを長くしたり、幅を細くしたり、厚みを薄くしたりすることによって金属薄膜抵抗体の抵抗値を高くすることができる。
【００１５】
しかし、金属薄膜抵抗体の長さを長くすれば、金属薄膜抵抗体の形成領域がチップ上で占める面積が大きくなり、高集積化の妨げとなる。また、金属薄膜抵抗体の幅及び厚みについても、製造工程の写真製版工程や成膜工程から限界がある。
【００１６】
そこで本発明は、金属薄膜抵抗体の形成領域がチップ上で占める面積を大きくすることなく、かつ金属薄膜抵抗体の幅及び厚みを変更することなく金属薄膜抵抗体の抵抗値を高くすることができる半導体装置及びその製造方法を提供することを目的とするものである。
【課題を解決するための手段】
【００１７】
本発明にかかる半導体装置は、半導体基板上に形成された下地絶縁膜上に帯状の金属薄膜抵抗体を備えた半導体装置であって、上記金属薄膜抵抗体下の領域で上記下地絶縁膜下に、帯状の凸状パターンが上記金属薄膜抵抗体の長手方向に直交する方向に配置されてなるラインアンドスペースパターンを備え、上記下地絶縁膜の表面に上記ラインアンドスペースパターンに起因して凹凸が形成されおり、上記金属薄膜抵抗体は上記凹凸が形成されている領域を含んで上記下地絶縁膜上に形成されているものである。
一般にラインアンドスペースパターンとは２以上の帯状の凸状パターンが所定の間隔をもって平行に配置されているものをいうが、本願特許請求の範囲及び本明細書では、ラインアンドスペースパターンは、一般的なラインアンドスペースパターンの定義に加えて、１本の帯状の凸状パターンにより形成されるものも含むものとする。
また、金属薄膜抵抗体の長手方向に直交する方向に配置されたラインアンドスペースパターンとは、ラインアンドスペースパターンを構成する帯状の凸状パターンの長手方向が帯状の金属薄膜抵抗体の長手方向に直交する方向に配置されていることを意味する。
【００１８】
本発明の半導体装置において、上記金属薄膜抵抗体は、ＣｒＳｉ、ＮｉＣｒ、ＴａＮ、ＣｒＳｉ2、ＣｒＳｉＮ及びＣｒＳｉ０のいずれかにより形成されている例を挙げることができる。
【００１９】
さらに、上記ラインアンドスペースパターンの上記凸状パターンは、例えば金属材料により形成されているもの、ポリシリコンにより形成されているもの、もしくは、ＬＯＣＯＳ（local oxidation of silicon）法にて半導体基板表面に形成されたフィールド酸化膜により形成されているもの、又はこれらのうちの複数を含む例を挙げることができる。
【００２０】
さらに、複数層の上記ラインアンドスペースパターンを互いに異なる層に備え、各層の上記ラインアンドスペースパターンの上記凸状パターンは互いに重畳して配置されているようにしてもよい。
【００２１】
本発明の半導体装置が適用される半導体装置の一例として、２個以上の抵抗素子による分割によって電圧出力を得、ヒューズ素子の切断によって電圧出力を調整できる分割抵抗回路を備えた半導体装置を挙げることができる。
【００２２】
本発明の半導体装置が適用される半導体装置の他の例として、入力電圧を分割して分割電圧を供給するための分割抵抗回路と、基準電圧を供給するための基準電圧発生回路と、上記分割抵抗回路からの分割電圧と上記基準電圧発生回路からの基準電圧を比較するための比較回路をもつ電圧検出回路を備えた半導体装置を挙げることができる。その電圧検出回路を構成する分割抵抗回路は、本発明の半導体装置を構成する金属薄膜抵抗体が適用された抵抗素子を備えている。
【００２３】
本発明の半導体装置が適用される半導体装置のさらに他の例として、入力電圧の出力を制御する出力ドライバと、出力電圧を分割して分割電圧を供給するための分割抵抗回路と、基準電圧を供給するための基準電圧発生回路と、上記分割抵抗回路からの分割電圧と上記基準電圧発生回路からの基準電圧を比較し、比較結果に応じて上記出力ドライバの動作を制御するための比較回路をもつ定電圧発生回路を備えた半導体装置を挙げることができる。その定電圧発生回路を構成する分割抵抗回路は、本発明の半導体装置を構成する金属薄膜抵抗体が適用された抵抗素子を備えている。
【００２４】
本発明にかかる半導体装置の製造方法は、半導体基板上に形成された下地絶縁膜上に帯状の金属薄膜抵抗体を備えた半導体装置の製造方法であって、
半導体基板上に直接又は他の層を介してラインアンドスペースパターンを形成するためのラインアンドスペースパターン形成工程と、
上記ラインアンドスペースパターンの形成領域を含んで絶縁膜を成膜して上記ラインアンドスペースパターンに起因する凹凸を表面にもつ下地絶縁膜を形成するための下地絶縁膜形成工程と、
上記ラインアンドスペースパターン上の領域で上記ラインアンドスペースパターンに直交する方向に長手方向をもつように上記下地絶縁膜上に金属薄膜抵抗体を形成するための金属薄膜抵抗体形成工程を含む。
【００２５】
本発明の製造方法において、上記金属薄膜抵抗体形成工程で、上記下地絶縁膜上に上記金属薄膜抵抗体用の金属薄膜と反射防止膜を順に形成し、さらにその上に写真製版技術により上記金属薄膜抵抗体の形成領域を画定するためのレジストパターンを形成し、上記レジストパターンをマスクにして上記反射防止膜及び上記金属薄膜を選択的に除去して上記金属薄膜抵抗体を形成し、その後、上記レジストパターン及び残存する反射防止膜を除去するようにしてもよい。
【発明の効果】
【００２６】
本発明の半導体装置では、金属薄膜抵抗体下の領域で下地絶縁膜下に、帯状の凸状パターンが金属薄膜抵抗体の長手方向に直交する方向に配置されてなるラインアンドスペースパターンを備え、下地絶縁膜の表面にラインアンドスペースパターンに起因して凹凸が形成されおり、金属薄膜抵抗体は上記凹凸が形成されている領域を含んで下地絶縁膜上に形成されているようにしたので、金属薄膜抵抗体の形成領域がチップ上で占める面積を大きくすることなく、かつ金属薄膜抵抗体の幅及び厚みを変更することなく金属薄膜抵抗体の実効的な抵抗長を長くすることができ、抵抗値を高くすることができる。
【００２７】
また、上記金属薄膜抵抗体は、ＣｒＳｉ、ＮｉＣｒ、ＴａＮ、ＣｒＳｉ2、ＣｒＳｉＮ及びＣｒＳｉ０のいずれかにより形成されているようにすれば、ＴＣＲが小さい金属薄膜抵抗体を作成することができる。
【００２８】
また、ラインアンドスペースパターンの凸状パターンは、金属材料により形成されているもの、ポリシリコンにより形成されているもの、又は、ＬＯＣＯＳ法にて半導体基板表面に形成されたフィールド酸化膜により形成されているものであるようにすれば、下地絶縁膜の表面に凹凸を形成するのに十分な凹凸をもつラインアンドスペースパターンを形成することができる。
【００２９】
また、複数層の上記ラインアンドスペースパターンを互いに異なる層に備え、各層の上記ラインアンドスペースパターンの上記凸状パターンは互いに重畳して配置されているようにすれば、ラインアンドスペースパターンに起因して下地絶縁膜の表面に形成される凹凸形状が深くなり、金属薄膜抵抗体について実効的な抵抗長を長くすることができるので、さらなる高抵抗化が可能になる。
【００３０】
また、２個以上の抵抗素子による分割によって電圧出力を得、ヒューズ素子の切断によって電圧出力を調整できる分割抵抗回路を備えた半導体装置において、分割抵抗回路を構成する抵抗素子は、本発明の半導体装置を構成する金属薄膜抵抗体を備えているようにすれば、本発明の半導体装置を構成する金属薄膜抵抗体により、抵抗素子の形成領域がチップ上で占める面積を大きくすることなく抵抗素子の抵抗値を高くすることができ、設計の自由度を向上させることができる。
【００３１】
また、入力電圧を分割して分割電圧を供給するための分割抵抗回路と、基準電圧を供給するための基準電圧発生回路と、上記分割抵抗回路からの分割電圧と上記基準電圧発生回路からの基準電圧を比較するための比較回路をもつ電圧検出回路を備えた半導体装置において、分割抵抗回路として本発明の半導体装置を構成する金属薄膜抵抗体が適用された分割抵抗回路を備えているようにすれば、本発明が適用された分割抵抗回路では設計の自由度を向上させることができるので、電圧検出回路の設計の自由度も向上させることができる。
【００３２】
また、入力電圧の出力を制御する出力ドライバと、出力電圧を分割して分割電圧を供給するための分割抵抗回路と、基準電圧を供給するための基準電圧発生回路と、上記分割抵抗回路からの分割電圧と上記基準電圧発生回路からの基準電圧を比較し、比較結果に応じて上記出力ドライバの動作を制御するための比較回路をもつ定電圧発生回路を備えた半導体装置において、分割抵抗回路として本発明の半導体装置を構成する金属薄膜抵抗体が適用された分割抵抗回路を備えているようにすれば、本発明が適用された分割抵抗回路では設計の自由度を向上させることができるので、定電圧発生回路の設計の自由度も向上させることができる。
【００３３】
本発明にかかる半導体装置の製造方法では、半導体基板上にラインアンドスペースパターンを形成するためのラインアンドスペースパターン形成工程と、ラインアンドスペースパターンに起因する凹凸を表面にもつ下地絶縁膜を形成するための下地絶縁膜形成工程と、ラインアンドスペースパターン上の領域でラインアンドスペースパターンに直交する方向に長手方向をもつように下地絶縁膜上に金属薄膜抵抗体を形成するための金属薄膜抵抗体形成工程を含むようにしたので、金属薄膜抵抗体を上記凹凸が形成されている領域を含んで下地絶縁膜上に形成することにより、金属薄膜抵抗体の形成領域がチップ上で占める面積を大きくすることなく、かつ金属薄膜抵抗体の幅及び厚みを変更することなく金属薄膜抵抗体の実効的な抵抗長を長くすることができ、抵抗値を高くすることができる。
【００３４】
また、上記金属薄膜抵抗体形成工程において、下地絶縁膜上に金属薄膜抵抗体用の金属薄膜と反射防止膜を順に形成し、さらにその上に写真製版技術により金属薄膜抵抗体の形成領域を画定するためのレジストパターンを形成し、上記レジストパターンをマスクにして反射防止膜及び金属薄膜を選択的に除去して金属薄膜抵抗体を形成し、その後、レジストパターン及び残存する反射防止膜を除去するようにすれば、上記レジストパターンを形成するための写真製版工程の際に、ラインアンドスペースパターンに起因して下地絶縁膜表面に形成された凹凸の影響による解像不良をなくして所望の形状のレジストパターン、ひいては金属薄膜抵抗体を形成することができ、上記解像不良による金属薄膜抵抗体の断線や短絡不良などを防止することができる。
【発明を実施するための最良の形態】
【００３５】
図１は半導体装置の一実施例を示す断面図であり、（Ａ）は金属薄膜抵抗体の形成領域を示す平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図である。図１において（Ａ）での下地絶縁膜の図示は省略している。以下に説明する実施例では同一基板上にトランジスタ素子や容量素子、ヒューズ素子などが形成されているが、図ではそれらの素子の図示は省略する。
【００３６】
シリコン基板１上にフィールド酸化膜３が形成されている。フィールド酸化膜３の形成領域を含むシリコン基板１上にＢＰＳＧ（Borophospho silicate glass）膜又はＰＳＧ（phospho silicate glass）膜からなる層間絶縁膜５が形成されている。層間絶縁膜５上に例えばＡｌＳｉＣｕ膜からなる金属配線パターン７が形成されている。層間絶縁膜５上には、金属薄膜抵抗体の形成領域に対応して、金属配線パターン７と同じ材料からなる、ラインアンドスペースパターン１１を構成する複数の帯状の金属材料凸状パターン９も形成されている。金属材料凸状パターン９は後述する帯状のＣｒＳｉ薄膜抵抗体の長手方向に直交する方向に配置されている。
【００３７】
金属配線パターン７及び金属材料凸状パターン９の形成領域を含む層間絶縁膜５上に、例えばＴＥＯＳ（tetra ethyl ortho silicate）からなる下地絶縁膜１３が形成されている。下地絶縁膜１３の表面にはラインアンドスペースパターン１１に起因して凹凸が形成されている。
下地絶縁膜１３に、金属薄膜抵抗体の両端部及び金属配線パターン７に対応して接続孔１５が形成されている。
【００３８】
下地絶縁膜１３上に、表面に凹凸が形成されている領域を含んで、接続孔１５，１５間の領域から接続孔１５内及び金属配線パターン７上にわたってＣｒＳｉ薄膜抵抗体（金属薄膜抵抗体）２１が形成されている。ＣｒＳｉ薄膜抵抗体１７の両端部は接続孔１５内で金属配線パターン７と電気的に接続されている。
【００３９】
この実施例では、ＣｒＳｉ薄膜抵抗体１７は、ラインアンドスペースパターン１１に起因して凹凸が形成されている領域を含んで下地絶縁膜１３上に形成されているようにしたので、ＣｒＳｉ薄膜抵抗体１７の形成領域がチップ上で占める面積を大きくすることなく、かつ金属薄膜抵抗体の幅及び厚みを変更することなくＣｒＳｉ薄膜抵抗体１７の実効的な抵抗長を長くすることができ、ＣｒＳｉ薄膜抵抗体１７の抵抗値を高くすることができる。
【００４０】
図２は、製造方法の一実施例を説明するための工程断面図である。図２（ａ）から（ｅ）において、左図は図１（Ｂ）に対応する断面図であり、右図は左図のＢ−Ｂ位置での断面図である。図１及び図２を参照して、この製造方法の例を説明する。
【００４１】
（１）一般的なＭＯＳトランジスタの製造工程に従い、ウェハ状のシリコン基板１表面に、例えば９２０℃のドライ酸化を用いるＬＯＣＯＳ法によりフィールド酸化膜３を４５００〜８０００Åの膜厚に形成する。トランジスタ素子等（図示は省略）の形成が完了し後、例えば常圧ＣＶＤ法により、ＳｉＨ4、Ｏ2、ＰＨ3、Ｂ2Ｈ6の混合ガスを用いてＢＰＳＧ膜からなる層間絶縁膜５を８０００〜１００００Åの膜厚に形成する。
【００４２】
例えばＤＣマグネトロンスパッタリング装置を用いて、層間絶縁膜５上に、ＡｌＳｉＣｕ膜からなる配線用金属膜を５０００〜１００００Åの膜厚に形成する。
公知の写真製版技術及びドライエッチング技術により、配線用金属膜をパターニングして、金属配線パターン７と、ラインアンドスペースパターン１１用の金属材料凸状パターン９を形成する（図２（ａ）参照）。
【００４３】
（２）例えばＴＥＯＳを用いたプラズマＣＶＤ法により、金属配線パターン７及びラインアンドスペースパターン１１の形成領域を含む層間絶縁膜５上に下地酸化膜１３を４０００〜７０００Åの膜厚に形成する。下地酸化膜１３にはラインアンドスペースパターン１１に起因して表面に凹凸が形成される（図２（ｂ）参照）。
【００４４】
（３）公知の写真製版技術により、金属薄膜抵抗体の両端部の形成予定領域及び金属配線パターン７に対応して下地絶縁膜１３に接続孔を形成するためのレジストパターン１９を形成する。
例えばＣＨＦ3とＣＦ4の混合ガスを用いたドライエッチング技術により、レジストパターンをマスクにして下地絶縁膜１３を選択的に除去して金属配線パターン７上の下地絶縁膜１３に接続孔１５を形成する（図２（ｃ）参照）。
【００４５】
（４）レジストパターン１９を除去した後、スパッタ法により、例えばターゲットはＣｒxＳｉ(1-x)、Ａｒ雰囲気の条件で、接続孔１５の形成領域を含んで下地絶縁膜１３上にＣｒＳｉ薄膜抵抗体用のＣｒＳｉ薄膜２１を５０〜１００Åの膜厚に形成する（図２（ｄ）参照）。
【００４６】
（５）スピンコート法により、ＣｒＳｉ薄膜２１上全面に例えばＢＡＲＣ（Bottom Anti Reflection Coating）層からなる反射防止膜２３を塗布する。
写真製版技術により、反射防止膜２３上にＣｒＳｉ薄膜抵抗体の形成領域を画定するためのレジストパターン２５を形成する。このとき、下地絶縁膜１３上に反射防止膜２３が形成されているので、ラインアンドスペースパターン１１に起因して下地絶縁膜１３の表面に形成された凹凸の影響を受けることなく、所望の形状のレジストパターン２５を形成することができる（図２（ｅ）参照）。
【００４７】
（６）例えばＡｒを用いたスパッタエッチング技術により、レジストパターン２５をマスクにして反射防止膜２５及びＣｒＳｉ薄膜２１をパターニングし、ＣｒＳｉ薄膜２１からＣｒＳｉ薄膜抵抗体１７を形成する。その後、例えばＯ2ガスを用いたアッシング処理により、レジストパターン２５及び残存する反射防止膜２５を除去する（図１参照）。
【００４８】
図３は半導体装置の他の実施例を示す断面図であり、（Ａ）は金属薄膜抵抗体の形成領域を示す平面図、（Ｂ）は（Ａ）のＣ−Ｃ位置での断面図である。図３において（Ａ）での下地絶縁膜の図示は省略している。図１と同じ機能を果たす部分には同じ符号を付し、それらの部分の詳細な説明は省略する。
【００４９】
シリコン基板１上にフィールド酸化膜３が形成されている。フィールド酸化膜３上に、ＣｒＳｉ薄膜抵抗体１７の長手方向に直交する方向に長手方向をもつ帯状のポリシリコンパターンからなる複数のポリシリコン凸状パターン２７が形成されてラインアンドスペースパターン２９が形成されている。
【００５０】
フィールド酸化膜３及びポリシリコン凸状パターン２７の形成領域を含むシリコン基板１上に層間絶縁膜５が形成されている。層間絶縁膜５の表面には、ラインアンドスペースパターン２９に起因して凹凸が形成されている。
層間絶縁膜５上に例えばＡｌＳｉＣｕ膜からなる金属配線パターン７が形成されている。
【００５１】
金属配線パターン７の形成領域を含む層間絶縁膜５上に下地絶縁膜１３が形成されている。下地絶縁膜１３の表面には、ラインアンドスペースパターン２９に起因する層間絶縁膜５表面の凹凸に起因して凹凸が形成されている。
下地絶縁膜１３に、金属薄膜抵抗体の両端部及び金属配線パターン７に対応して接続孔１５が形成されている。
下地絶縁膜１３上に、表面に凹凸が形成されている領域を含んで、接続孔１５，１５間の領域から接続孔１５内及び金属配線パターン７上にわたってＣｒＳｉ薄膜抵抗体１７が形成されている。
【００５２】
この実施例では、ＣｒＳｉ薄膜抵抗体１７は、ラインアンドスペースパターン２９に起因する層間絶縁膜５表面の凹凸に起因して凹凸が形成されている領域を含んで下地絶縁膜１３上に形成されているようにしたので、ＣｒＳｉ薄膜抵抗体１７の形成領域がチップ上で占める面積を大きくすることなく、かつ金属薄膜抵抗体の幅及び厚みを変更することなくＣｒＳｉ薄膜抵抗体１７の実効的な抵抗長を長くすることができ、ＣｒＳｉ薄膜抵抗体１７の抵抗値を高くすることができる。
【００５３】
図４は、製造方法の一実施例を説明するための工程断面図である。図４（ａ）から（ｅ）において、左図は図３（Ｂ）に対応する断面図であり、右図は左図のＤ−Ｄ位置での断面図である。図３及び図４を参照して、この製造方法の例を説明する。
【００５４】
（１）ウェハ状のシリコン基板１表面にＬＯＣＯＳ法によりフィールド酸化膜３を形成した後、ＬＰＣＶＤ（Low Pressure ＣＶＤ）法により、フィールド酸化膜３上にポリシリコン膜を３５００〜５０００Åの膜厚に形成する。写真製版技術、及び、例えばＨＢｒとＣｌ2の混合ガスを用いたドライエッチング技術により、そのポリシリコン膜をパターニングして、ＣｒＳｉ薄膜抵抗体の形成予定領域に対応してフィールド酸化膜３上にポリシリコン凸状パターン２７を形成してラインアンドスペースパターン２９を形成する（図４（ａ）参照）。
【００５５】
（２）図２（ａ）を参照して説明した上記工程（１）での層間絶縁膜５の成膜と同様にして、フィールド酸化膜３及びポリシリコン凸状パターン２７の形成領域を含んでシリコン基板１上全面に層間絶縁膜５を８０００〜１００００Åの膜厚に形成する。層間絶縁膜５にはラインアンドスペースパターン２９に起因して表面に凹凸が形成される（図４（ｂ）参照）。
【００５６】
（３）図２（ａ）及び（ｂ）を参照して説明した上記工程（１）及び（２）での金属配線パターン７の形成及び層間絶縁膜１３の成膜と同様にして、層間絶縁膜５上に、膜厚が５０００〜１００００Åの金属配線パターン７と、膜厚が４０００〜７０００Åの下地酸化膜１３を形成する。下地酸化膜１３には、ラインアンドスペースパターン２９に起因する層間絶縁膜５の表面の凹凸に起因して表面に凹凸が形成される（図４（ｃ）参照）。
【００５７】
（４）図２（ｃ）及び（ｄ）を参照して説明した上記工程（３）及び（４）と同様にして、下地絶縁膜１３に接続孔１５を形成し、接続孔１５の形成領域を含んで下地絶縁膜１３上にＣｒＳｉ薄膜抵抗体用のＣｒＳｉ薄膜２１を形成する（図４（ｄ）参照）。
【００５８】
（５）図２（ｅ）を参照して説明した上記工程（５）と同様にして、ＣｒＳｉ薄膜２１上に反射防止膜２３及びレジストパターン２５を形成する（図２（ｅ）参照）。
【００５９】
（６）図１を参照して説明した上記工程（６）と同様にして、レジストパターン２５をマスクにして反射防止膜２５及びＣｒＳｉ薄膜２１をパターニングしてＣｒＳｉ薄膜抵抗体１７を形成した後、レジストパターン２５及び残存する反射防止膜２５を除去する（図４参照）。
【００６０】
図５は半導体装置のさらに他の実施例を示す断面図であり、（Ａ）は金属薄膜抵抗体の形成領域を示す平面図、（Ｂ）は（Ａ）のＥ−Ｅ位置での断面図である。図５において（Ａ）での層間絶縁膜及び下地絶縁膜の図示は省略している。図１と同じ機能を果たす部分には同じ符号を付し、それらの部分の詳細な説明は省略する。
【００６１】
シリコン基板１上の表面に、ＣｒＳｉ薄膜抵抗体１７の長手方向に直交する方向に長手方向をもつ帯状のフィールド酸化膜からなる複数のフィールド酸化膜凸状パターン３１が形成されてラインアンドスペースパターン３３が形成されている。図示しない領域のシリコン基板１の表面には、フィールド酸化膜凸状パターン３１と同時に形成されたフィールド酸化膜が形成されている。
【００６２】
フィールド酸化膜凸状パターン３１の形成領域を含むシリコン基板１上に層間絶縁膜５が形成されている。層間絶縁膜５の表面には、ラインアンドスペースパターン３３に起因して凹凸が形成されている。
層間絶縁膜５上に金属配線パターン７が形成されている。
【００６３】
金属配線パターン７の形成領域を含む層間絶縁膜５上に下地絶縁膜１３が形成されている。下地絶縁膜１３の表面には、ラインアンドスペースパターン３３に起因する層間絶縁膜５表面の凹凸に起因して凹凸が形成されている。
下地絶縁膜１３に、金属薄膜抵抗体の両端部及び金属配線パターン７に対応して接続孔１５が形成されている。
下地絶縁膜１３上に、表面に凹凸が形成されている領域を含んで、接続孔１５，１５間の領域から接続孔１５内及び金属配線パターン７上にわたってＣｒＳｉ薄膜抵抗体１７が形成されている。
【００６４】
この実施例では、ＣｒＳｉ薄膜抵抗体１７は、ラインアンドスペースパターン３３に起因する層間絶縁膜５表面の凹凸に起因して凹凸が形成されている領域を含んで下地絶縁膜１３上に形成されているようにしたので、ＣｒＳｉ薄膜抵抗体１７の形成領域がチップ上で占める面積を大きくすることなく、かつ金属薄膜抵抗体の幅及び厚みを変更することなくＣｒＳｉ薄膜抵抗体１７の実効的な抵抗長を長くすることができ、ＣｒＳｉ薄膜抵抗体１７の抵抗値を高くすることができる。
【００６５】
図６は、製造方法の一実施例を説明するための工程断面図である。図６（ａ）から（ｅ）において、左図は図５（Ｂ）に対応する断面図であり、右図は左図のＦ−Ｆ位置での断面図である。図５及び図６を参照して、この製造方法の例を説明する。
【００６６】
（１）ウェハ状のシリコン基板１に対して例えばドライ酸化処理を施してシリコン基板１の表面にシリコン酸化膜３５を２００Åの膜厚に形成する。例えばＳｉＨ2Ｃｌ2とＮＨ3の混合ガスを用いたＬＰＣＶＤ法により、シリコン酸化膜３５上にシリコン窒化膜３７を１０００Åの膜厚に形成する。写真製版技術により、フィールド酸化膜及びフィールド酸化膜凸状パターンの形成予定領域に対応して開口部をもつレジストパターンを形成し、例えばＳＦ6を用いたドライエッチング技術により上記レジストパターンをマスクにしてシリコン窒化膜３７を選択的に除去してシリコン窒化膜３７にフィールド酸化膜及びフィールド酸化膜凸状パターンの形成予定領域に対応する開口部を形成する。その後、上記レジストパターンを除去する（図６（ａ）参照）。図６ではフィールド酸化膜凸状パターンの形成予定領域に対応する開口部のみを図示し、フィールド酸化膜の形成予定領域に対応する開口部は図示されていない。
【００６７】
（２）例えば９２０℃のドライ酸化を施して、シリコン窒化膜３７の開口部に対応してシリコン基板１の表面にフィールド酸化膜凸状パターン３１を４５００〜８０００Åの膜厚に形成する。図示しない領域では、フィールド酸化膜凸状パターン３１と同時にフィールド酸化膜が形成される。このように、ＬＯＣＯＳ法によりフィールド酸化膜凸状パターン３１及びフィールド酸化膜を形成する（図６（ｂ）参照）。
【００６８】
（３）例えばＨ3ＰＯ4薬液を用いたウェットエッチング技術によりシリコン窒化膜３７を除去する。さらに、例えば１５：１ＢＨＦ（バッファードフッ酸）を用いたウェットエッチング技術により、シリコン酸化膜３５を除去する。これにより、フィールド酸化膜凸状パターン３１をもつラインアンドスペースパターン３３を形成する（図６（ｃ）参照）。
【００６９】
（４）図２（ａ）を参照して説明した上記工程（１）での層間絶縁膜５の成膜と同様にして、フィールド酸化膜凸状パターン３１の形成領域を含んでシリコン基板１上全面に層間絶縁膜５を８０００〜１００００Åの膜厚に形成する。層間絶縁膜５にはラインアンドスペースパターン３３に起因して表面に凹凸が形成される（図６（ｄ）参照）。
【００７０】
（５）図２（ａ）及び（ｂ）を参照して説明した上記工程（１）及び（２）での金属配線パターン７の形成及び層間絶縁膜１３の成膜と同様にして、層間絶縁膜５上に、膜厚が５０００〜１００００Åの金属配線パターン７と、膜厚が４０００〜７０００Åの下地酸化膜１３を形成する。下地酸化膜１３には、ラインアンドスペースパターン３３に起因する層間絶縁膜５の表面の凹凸に起因して表面に凹凸が形成される（図６（ｅ）参照）。
【００７１】
（６）図２（ｃ）から（ｅ）及び図１を参照して説明した上記工程（３）から上記工程（６）と同様にして、下地絶縁膜１３に接続孔１５を形成し、接続孔１５の形成領域を含んで下地絶縁膜１３上にＣｒＳｉ薄膜抵抗体１７を形成する（図５参照）。
【００７２】
図７は半導体装置のさらに他の実施例を示す断面図であり、（Ａ）は金属薄膜抵抗体の形成領域を示す平面図、（Ｂ）は（Ａ）のＧ−Ｇ位置での断面図である。図７において（Ａ）での層間絶縁膜及び下地絶縁膜の図示は省略している。上記の実施例と同じ機能を果たす部分には同じ符号を付し、それらの部分の詳細な説明は省略する。
【００７３】
シリコン基板１上の表面に複数のフィールド酸化膜凸状パターン３１が形成されてラインアンドスペースパターン３３が形成されている。
各フィールド酸化膜凸状パターン３１上にポリシリコン凸状パターン２７が形成されてラインアンドスペースパターン２９が形成されている。
【００７４】
フィールド酸化膜凸状パターン３１及びポリシリコン凸状パターン２７の形成領域を含むシリコン基板１上に層間絶縁膜５が形成されている。層間絶縁膜５の表面には、ラインアンドスペースパターン２９，３３に起因して凹凸が形成されている。この実施例で層間絶縁膜５の表面に形成されている凹凸の深さは、図３に示したポリシリコン凸状パターン２７をもつラインアンドスペースパターン２９のみの場合、及び図５に示したフィールド酸化膜凸状パターン３１をもつラインアンドスペースパターン３１のみの場合よりも大きく形成されている。
【００７５】
層間絶縁膜５上に、金属配線パターン７と、ラインアンドスペースパターン１１を構成する金属材料凸状パターン９が形成されている。金属材料凸状パターン９はポリシリコン凸状パターン２７及びフィールド酸化膜凸状パターン３１に重畳して配置されており、ラインアンドスペースパターン２９，３３に起因する層間絶縁膜５表面の凹凸の凸状パターン上に配置されている。
【００７６】
金属配線パターン７及び金属材料凸状パターン９の形成領域を含む層間絶縁膜５上に下地絶縁膜１３が形成されている。下地絶縁膜１３の表面には、ラインアンドスペースパターン１１、及びラインアンドスペースパターン２９，３３に起因する層間絶縁膜５表面の凹凸に起因して凹凸が形成されている。この実施例で下地絶縁膜１３の表面に形成されている凹凸の深さは、図１に示した金属材料凸状パターン９をもつラインアンドスペースパターン１１のみの場合よりも大きく形成されている。
【００７７】
下地絶縁膜１３に、金属薄膜抵抗体の両端部及び金属配線パターン７に対応して接続孔１５が形成されている。
下地絶縁膜１３上に、表面に凹凸が形成されている領域を含んで、接続孔１５，１５間の領域から接続孔１５内及び金属配線パターン７上にわたってＣｒＳｉ薄膜抵抗体１７が形成されている。
【００７８】
この実施例のように、複数層のラインアンドスペースパターン１１，２９，３３を互いに異なる層に備え、ラインアンドスペースパターン１１，２９，３３の凸状パターン９，２７，３１は互いに重畳して配置されているので、ラインアンドスペースパターン１１，２９，３３に起因して下地絶縁膜１３の表面に形成される凹凸形状を深くすることができ、ＣｒＳｉ薄膜抵抗体１７について実効的な抵抗長を長くすることができるので、さらなる高抵抗化が可能になる。
【００７９】
この実施例は、図１及び図２を参照して説明した製造方法の実施例、図３及び図４を参照して説明した製造方法の実施例、図５及び図６を参照して説明した製造方法の実施例を組み合わせることにより製造することができる。
【００８０】
また、この実施例では、フィールド酸化膜凸状パターン３１をもつラインアンドスペースパターン３３と、ポリシリコン凸状パターン２７をもつラインアンドスペースパターン２９と、金属材料凸状パターン９をもつラインアンドスペースパターン１１を重畳して配置しているが、本発明はこれに限定されるものではなく、ラインアンドスペースパターン１１，２９，３３のうちいずれか１つを備えていない構造であってもよい。また、金属材料凸状パターンをもつラインアンドスペースパターンを複数層重畳して配置してもよいし、金属材料凸状パターンをもつ複数層のラインアンドスペースパターンに加えてポリシリコン凸状パターンをもつラインアンドスペースパターンやフィールド酸化膜凸状パターンをもつラインアンドスペースパターンを重畳して配置してもよい。
【００８１】
上記の実施例では、下地絶縁膜１３は単層のＴＥＯＳ膜により形成されているが、本発明はこれに限定されるものではなく、下地絶縁膜は他の絶縁材料からなる単層膜であってもよいし、複数層の絶縁膜からなるものであってもよい。例えば、下地絶縁膜１３上にＳＯＧ膜が形成され、さらにその上に絶縁膜が形成されてラインアンドスペースパターンに起因する表面の凹凸の深さが制御されたものであってもよい。
【００８２】
また、上記の実施例では、金属材料凸状パターンとしてＡｌＳｉＣｕ膜からなるものを用いているが、本発明はこれに限定されるものではなく、金属材料凸状パターンは他の金属材料、例えばＣｕやＷ等からなるものであってもよい。
【００８３】
また、上記の実施例では、金属薄膜抵抗体の材料としてＣｒＳｉを用いた例を示しているが、本発明はこれに限定されるものではなく、金属薄膜抵抗体の材料としては、例えばＮｉＣｒ、ＴａＮ、ＣｒＳｉ2、ＣｒＳｉＮ、ＣｒＳｉ、ＣｒＳｉ０など、他の材料を用いてもよい。
【００８４】
また、上記の実施例では、接続孔１５を介してＣｒＳｉ薄膜抵抗体１７と配線パターン７を電気的に接続しているが、本発明はこれに限定されるものではなく、金属薄膜抵抗体の電気的接続をとる方法はいかなる方法であってもよい。例えば図１３を参照して説明したように金属薄膜抵抗体上に直接金属配線を形成する方法であってもよいし、図１４を参照して説明したように金属薄膜抵抗体を形成した後、層間絶縁膜を形成し、その層間絶縁膜に接続孔を形成し、接続孔を介して金属配線を接続する方法であってもよいし、図１５を参照して説明したように金属薄膜抵抗体層上にバリヤ膜を形成し、そのバリヤ膜に金属配線を接続する方法であってもよいし、図１６を参照して説明したように絶縁膜に形成された接続孔内に電極を形成し、上記絶縁膜上に抵抗体膜を形成した後、これを上記電極に接続するようにドライエッチングして抵抗体のパターンを形成する方法であってもよいし、図１８を参照して説明したように金属配線の端部の端面及び上面の少なくとも一部分において金属薄膜抵抗と金属配線との接触をとる方法であってもよい。
【００８５】
本発明の半導体装置を構成する金属薄膜抵抗体は、例えばアナログ回路を備えた半導体装置に適用することができる。以下に、本発明にかかる金属薄膜抵抗体を備えたアナログ回路を備えた半導体装置の実施例について説明する。
【００８６】
図８はアナログ回路である定電圧発生回路を備えた半導体装置の一実施例を示す回路図である。
直流電源５１からの電源を負荷５３に安定して供給すべく、定電圧発生回路５５が設けられている。定電圧発生回路５５は、直流電源５１が接続される入力端子（Ｖbat）５７、基準電圧発生回路（Ｖref）５９、演算増幅器（比較回路）６１、出力ドライバを構成するＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳと略記する）６３、分割抵抗素子Ｒ１，Ｒ２及び出力端子（Ｖout）６５を備えている。
【００８７】
定電圧発生回路５５の演算増幅器６１では、出力端子がＰＭＯＳ６３のゲート電極に接続され、反転入力端子（−）に基準電圧発生回路５９から基準電圧Ｖrefが印加され、非反転入力端子（＋）に出力電圧Ｖoutを抵抗素子Ｒ１とＲ２で分割した電圧が印加され、抵抗素子Ｒ１，Ｒ２の分割電圧が基準電圧Ｖrefに等しくなるように制御される。
【００８８】
図９は、アナログ回路である電圧検出回路を備えた半導体装置の一実施例を示す回路図である。
電圧検出回路６７において、符号６１は演算増幅器で、その反転入力端子（−）に基準電圧発生回路５９が接続され、基準電圧Ｖrefが印加される。入力端子（Ｖsens）６９から入力される測定すべき端子の電圧が分割抵抗素子Ｒ１とＲ２によって分割されて演算増幅器６１の非反転入力端子（＋）に入力される。演算増幅器６１の出力は出力端子（Ｖout）７１を介して外部に出力される。
【００８９】
電圧検出回路６７では、測定すべき端子の電圧が高く、分割抵抗素子Ｒ１とＲ２により分割された電圧が基準電圧Ｖrefよりも高いときは演算増幅器６１の出力がＨレベルを維持し、測定すべき端子の電圧が降下してきて分割抵抗素子Ｒ１とＲ２により分割された電圧が基準電圧Ｖref以下になってくると演算増幅器６１の出力がＬレベルになる。
【００９０】
一般に、図８に示した定電圧発生回路や図９に示した電圧検出回路では、製造プロセスのバラツキに起因して基準電圧発生回路からの基準電圧Ｖrefが変動するので、その変動に対応すべく、分割抵抗素子としてヒューズ素子の切断により抵抗値を調整可能な抵抗素子回路（分割抵抗回路と称す）を用いて、分割抵抗素子の抵抗値を調整している。
【００９１】
図１０は、本発明の金属薄膜抵抗体が適用される分割抵抗回路の一例を示す回路図である。図１１及び図１２は、その分割抵抗回路のレイアウト例を示すレイアウト図であり、図１１はヒューズ素子部分のレイアウト例を示し、図１２は抵抗素子部分のレイアウト例を示す。
【００９２】
図１０に示すように、抵抗素子Ｒbottom、ｍ＋１個（ｍは正の整数）の抵抗素子ＲＴ０，ＲＴ１，…，ＲＴｍ、抵抗素子Ｒtopが直列に接続されている。抵抗素子ＲＴ０，ＲＴ１，…，ＲＴｍには、各抵抗素子に対応してヒューズ素子ＲＬ０，ＲＬ１，…，ＲＬｍが並列に接続されている。
【００９３】
図１１に示すように、ヒューズ素子ＲＬ０，ＲＬ１，…，ＲＬｍは、例えばシート抵抗が２０Ω〜４０Ωのポリシリコンパターンにより形成されている。
抵抗素子ＲＴ０，ＲＴ１，…，ＲＴｍの値は抵抗素子Ｒbottom側から順に二進数的に増加するよう設定されている。すなわち、抵抗素子ＲＴｎの抵抗値は、抵抗素子ＲＴ０の抵抗値を単位値とし、その単位値の２n倍である。
【００９４】
例えば、図１２に示すように、ＣｒＳｉ薄膜からなるＣｒＳｉ薄膜抵抗体１７を用い、抵抗素子ＲＴ０を１本のＣｒＳｉ薄膜抵抗体１７を単位抵抗とし、抵抗素子ＲＴｎを２n本のＣｒＳｉ薄膜抵抗体１７により構成する。図１２ではＣｒＳｉ薄膜抵抗体１７として、金属材料凸状パターン９をもつラインアンドスペースパターン１１に起因して下地絶縁膜（図示は省略）の表面に凹凸が形成され、その凹凸の形成領域を含んで下地絶縁膜上に形成されたものを示している。ただし、ＣｒＳｉ薄膜抵抗体１７及びラインアンドスペースパターンの構成は、上記で説明した本発明の態様のいずれを用いてもよい。
図１１及び図１２において、符号Ａ−Ａ間、符号Ｂ−Ｂ間、符号Ｃ−Ｃ間、符号Ｄ−Ｄ、符号Ｅ−Ｅ、符号Ｆ−Ｆ及び符号Ｇ−Ｇ間はそれぞれ金属配線パターン７により電気的に接続されている。
【００９５】
このように、抵抗素子の比の精度が重視される分割抵抗回路では、製造工程での作り込み精度を上げるために、一対の抵抗素子及びヒューズ素子からなる単位抵抗素子が直列に接続されて梯子状に配置されている。
このような分割抵抗回路では、任意のヒューズ素子ＲＬ０，ＲＬ１，…，ＲＬｍをレーザービームで切断することにより、所望の直列抵抗値を得ることができる。
【００９６】
本発明の半導体装置を構成する金属薄膜抵抗体では、抵抗素子の形成領域がチップ上で占める面積を大きくすることなく抵抗素子の抵抗値を高くすることができるので、図１０に示した分割抵抗回路の設計の自由度を向上させることができる。
【００９７】
図１０に示した分割抵抗回路を図８に示した定電圧発生回路５５の分割抵抗素子Ｒ１，Ｒ２に適用する場合、例えば抵抗素子Ｒbottom端を接地し、抵抗素子Ｒtop端をＰＭＯＳ６３のドレインに接続する。さらに、抵抗素子Ｒbottom、ＲＴ０間の端子ＮｏｄｅＬ、又は抵抗素子Ｒtop、ＲＴｍ間の端子ＮｏｄｅＭを演算増幅器６１の非反転入力端子に接続する。
本発明を構成する金属薄膜抵抗体を適用した分割抵抗回路によって分割抵抗素子Ｒ１，Ｒ２の設計の自由度を向上させることができるので、定電圧発生回路５５の設計の自由度を向上させることができる。
【００９８】
また、図１０に示した分割抵抗回路を図９に示した電圧検出回路６７の分割抵抗素子Ｒ１，Ｒ２に適用する場合、例えば抵抗素子Ｒbottom端を接地し、抵抗素子Ｒtop端を入力端子６９に接続する。さらに、抵抗素子Ｒbottom、ＲＴ０間の端子ＮｏｄｅＬ、又は抵抗素子Ｒtop、ＲＴｍ間の端子ＮｏｄｅＭを演算増幅器６１の非反転入力端子に接続する。
本発明を構成する金属薄膜抵抗体を適用した分割抵抗回路によって分割抵抗素子Ｒ１，Ｒ２の設計の自由度を向上させることができるので、電圧検出回路６７の設計の自由度を向上させることができる。
【００９９】
図８から図９を参照して、本発明の金属薄膜抵抗体を適用した分割抵抗回路が適用される半導体装置の例を説明したが、本発明を構成する金属薄膜抵抗体を適用した分割抵抗回路が適用される半導体装置は、定電圧発生回路を備えた半導体装置及び電圧検出回路を備えた半導体装置に限定されるものではなく、分割抵抗回路を備えた半導体装置であれば適用することができる。
また、本発明を構成する金属薄膜抵抗体が適用される半導体装置は分割抵抗回路を備えた半導体装置に限定されるものではなく、金属薄膜抵抗体を備えた半導体装置であれば、本発明を適用することができる。例えば、本発明を構成する金属薄膜抵抗体は、抵抗体自体にレーザー光を照射して切断又は変質させて抵抗値を調整するための抵抗体として用いることもできる。
【０１００】
以上、本発明の実施例を説明したが、本発明はこれらに限定されるものではなく、寸法、形状、材料、配置などは一例であり、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
【図面の簡単な説明】
【０１０１】
【図１】半導体装置の一実施例を示す断面図であり、（Ａ）は金属薄膜抵抗体の形成領域を示す平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図である。
【図２】製造方法の一実施例を説明するための工程図であり、左図は図１（Ｂ）に対応する断面図であり、右図は左図のＢ−Ｂ位置での断面図である。
【図３】半導体装置の他の実施例を示す断面図であり、（Ａ）は金属薄膜抵抗体の形成領域を示す平面図、（Ｂ）は（Ａ）のＣ−Ｃ位置での断面図である。
【図４】製造方法の他の実施例を説明するための工程図であり、左図は図１（Ｂ）に対応する断面図であり、右図は左図のＤ−Ｄ位置での断面図である
【図５】半導体装置のさらに他の実施例を示す断面図であり、（Ａ）は金属薄膜抵抗体の形成領域を示す平面図、（Ｂ）は（Ａ）のＥ−Ｅ位置での断面図である。
【図６】製造方法のさらに他の実施例を説明するための工程図であり、左図は図１（Ｂ）に対応する断面図であり、右図は左図のＦ−Ｆ位置での断面図である
【図７】半導体装置のさらに他の実施例を示す断面図であり、（Ａ）は金属薄膜抵抗体の形成領域を示す平面図、（Ｂ）は（Ａ）のＧ−Ｇ位置での断面図である。
【図８】アナログ回路である定電圧発生回路を備えた半導体装置の一実施例を示す回路図である。
【図９】アナログ回路である電圧検出回路を備えた半導体装置の一実施例を示す回路図である。
【図１０】アナログ回路である分割抵抗回路を備えた半導体装置の一実施例を示す回路図である。
【図１１】同分割抵抗回路のヒューズ素子部分のレイアウト例を示すレイアウト図である。
【図１２】同割抵抗回路の金属薄膜抵抗体部分のレイアウト例を示すレイアウト図である。
【図１３】従来の半導体装置を示す断面図である。
【図１４】他の従来の半導体装置を示す断面図である。
【図１５】さらに他の従来の半導体装置を示す断面図である。
【図１６】従来の半導体装置における複数の金属薄膜抵抗体の接続例を示す平面図である。
【図１７】さらに他の従来の半導体装置を適用した場合の不具合を説明するための断面図である。
【図１８】さらに他の従来の半導体装置を示す断面図である。
【符号の説明】
【０１０２】
１    シリコン基板
３    フィールド酸化膜
５    層間絶縁膜
７    金属配線パターン
９    金属材料凸状パターン
１１，２９，３３  ラインアンドスペースパターン
１３    層間絶縁膜
１５    接続孔
１７    ＣｒＳｉ薄膜抵抗体
１９，２５  レジストパターン
２１    ＣｒＳｉ薄膜
２３    反射防止膜
２７    ポリシリコン凸状パターン
３１    フィールド酸化膜凸状パターン
３５    シリコン酸化膜
３７    シリコン窒化膜
５１    直流電源
５３    負荷
５５    定電圧発生回路
５７    入力端子
５９    基準電圧発生回路
６１    演算増幅器
６３    ＰチャネルＭＯＳトランジスタ
６５    出力端子
６７    電圧検出回路
６９    入力端子
７１    出力端子
Ｒ１，Ｒ２  分割抵抗素子
Ｒbottom，ＲＴ０，ＲＴ１，…，ＲＴｍ，Ｒtop  抵抗素子
ＲＬ０，ＲＬ１，…，ＲＬｍ  ヒューズ素子
ＮｏｄｅＬ，ＮｏｄｅＭ  端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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