(57)【要約】【課題】ゲート抵抗のバラツキを低減し、偶発的な接合リークの増大を抑制し、さらに側壁スペーサの膜減りにより信頼性が劣化することを抑制する半導体装置及びその製造方法を提供することを目的とする。【解決手段】ＭＯＳ型トランジスタは、ゲート電極の側壁部に側壁スペーサが設けられている。この側壁スペーサは、第１の酸化膜３７と窒化膜３８と第２の酸化膜３９とを含む。上記第１の酸化膜は、ゲート酸化膜３３上に、ゲート電極３４の側壁に接した状態で、上部が上記ゲート電極の上面よりも低い位置まで形成される。上記窒化膜は、上記第１の酸化膜の上部における上記ゲート電極の側壁から、上記第１の酸化膜における上記ゲート電極の側壁に接する側面の裏面側、及び上記低濃度の不純物拡散領域３５上にわたって形成される。上記第２の酸化膜３９は、上記窒化膜における上記第１の酸化膜と対向する面側に形成される。【選択図】      図１
2005223196.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板の主表面に形成される素子分離領域と、
前記素子分離領域により分離される素子領域の前記半導体基板の主表面上に形成されるゲート酸化膜と、
前記ゲート酸化膜上に形成されるゲート電極と、
前記ゲート電極の側壁部に形成され、第１の酸化膜と窒化膜とを有する側壁スペーサと、
前記ゲート電極を挟むように前記側壁スペーサ下の半導体基板中に形成される第２導電型の低濃度の不純物拡散領域と、
前記側壁スペーサを介在して前記ゲート電極を挟むように前記半導体基板中に形成され、前記低濃度の不純物拡散領域とともにソース領域／ドレイン領域として働く第２導電型の高濃度の不純物拡散領域と、
前記高濃度の不純物拡散領域上に形成される第１のシリサイド層と、
前記ゲート電極上に形成される第２のシリサイド層と、
前記素子分離領域上，前記窒化膜上，前記第１のシリサイド層上，及び前記第２のシリサイド層上の全面に形成されるライナー窒化膜と、
前記ライナー窒化膜上に形成される層間絶縁膜とを具備し、
前記側壁スペーサの前記第１の酸化膜は、前記ゲート電極の側壁に接した状態で、上部が前記ゲート電極の上面よりも低い位置まで形成され、
前記側壁スペーサの前記窒化膜は、前記第１の酸化膜の上部における前記ゲート電極の側壁から、前記第１の酸化膜における前記ゲート電極の側壁に接する側面の裏面側、及び前記低濃度の不純物拡散領域上にわたって形成されること
を特徴とする半導体装置。
【請求項２】
第１導電型の半導体基板の主表面に形成される素子分離領域と、
前記素子分離領域により分離される素子領域の前記半導体基板の主表面上に形成されるゲート酸化膜と、
前記ゲート酸化膜上に形成されるゲート電極と、
前記ゲート電極の側壁部に形成され、第１の酸化膜と、第２の酸化膜と、窒化膜とを有する側壁スペーサと、
前記ゲート電極を挟むように前記側壁スペーサ下の半導体基板中に形成される第２導電型の低濃度の不純物拡散領域と、
前記側壁スペーサを介在して前記ゲート電極を挟むように前記半導体基板中に形成され、前記低濃度の不純物拡散領域とともにソース領域／ドレイン領域として働く第２導電型の高濃度の不純物拡散領域と、
前記高濃度の不純物拡散領域上に形成される第１のシリサイド層と、
前記ゲート電極上に形成される第２のシリサイド層と、
前記素子分離領域上、前記窒化膜上、前記第２の酸化膜上、前記第１のシリサイド層上，及び前記第２のシリサイド層上の全面に形成されるライナー窒化膜と、
前記ライナー窒化膜上に形成される層間絶縁膜とを具備し、
前記側壁スペーサの前記第１の酸化膜は、前記ゲート電極の側壁に接した状態で、上部が前記ゲート電極の上面よりも低い位置まで形成され、
前記側壁スペーサの前記窒化膜は、前記第１の酸化膜の上部における前記ゲート電極の側壁から、前記第１の酸化膜における前記ゲート電極の側壁に接する側面の裏面側、及び前記低濃度の不純物拡散領域上にわたって形成され、
前記側壁スペーサの前記第２の酸化膜は、前記窒化膜における前記第１の酸化膜と対向する面側に形成されること
を特徴とする半導体装置。
【請求項３】
前記層間絶縁膜における前記第２のシリサイド層上、前記側壁スペーサ上、及び一方の前記第１のシリサイド層上に対応する位置に形成され、前記第１のシリサイド層と第２のシリサイド層とを電気的に接続するシェアードコンタクトを更に具備すること
を特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記層間絶縁膜における前記第２のシリサイド層上に対応する位置に形成されるコンタクトを更に具備すること
を特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項５】
第１導電型の半導体基板の主表面に素子分離領域を形成する工程と、
前記半導体基板の主表面上にゲート酸化膜材を形成する工程と、
前記ゲート酸化膜材上にゲート電極材を形成する工程と、
前記ゲート電極材を異方性エッチングし、ゲート電極を形成する工程と、
ゲート電極をマスクにして前記ゲート酸化膜材をエッチングし、ゲート酸化膜を形成する工程と、
前記ゲート電極をマスクにして前記半導体基板中に第２導電型の不純物を導入し、第２導電型の低濃度の不純物拡散領域を形成する工程と、
前記ゲート電極上、前記素子分離領域上、及び前記低濃度の不純物拡散領域上の全面に第１の酸化膜を形成する工程と、
前記第１の酸化膜をエッチバックして前記ゲート電極の側壁部に残存させる工程と、
前記ゲート電極の側壁部に残存された前記第１の酸化膜の上部を除去して、前記ゲート電極の上面よりも後退させる工程と、
前記ゲート電極上、前記低濃度の不純物拡散領域上、素子分離領域上、及び残存されている前記第１の酸化膜上の全面に窒化膜、及び第２の酸化膜を堆積形成する工程と、
前記窒化膜及び前記第２の酸化膜をエッチバックして前記ゲート電極の側壁部の上部及び前記第１の酸化膜の側面に残存させ、側壁スペーサを形成する工程と、
前記ゲート電極及び前記側壁スペーサをマスクとして、前記半導体基板中に第２導電型の不純物を導入し、高濃度の不純物拡散領域を形成する工程と、
前記高濃度の不純物拡散領域上に第１のシリサイド層及び前記ゲート電極の上に第２のシリサイド層を同時に形成する工程と、
前記半導体基板の主表面上の全面にライナー窒化膜を形成する工程と、
前記ライナー窒化膜上の全面に層間絶縁膜を形成する工程とを具備すること
を特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体装置及びその製造方法に関し、例えば、微細化されたＭＯＳ型トランジスタ（ＭＯＳＦＥＴ）等に適用されるものである。
【背景技術】
【０００２】
従来、ＬＤＤ構造のＭＯＳ型トランジスタを形成する際には、ゲート電極の側壁にスペーサを形成している。このような構成において、シェアードコンタクトを形成する場合には、コンタクトの形成時に側壁スペーサがエッチングされるのを防止するために、スペーサとしてシリコン窒化膜が用いられる。しかし、ゲート電極の側壁に直接シリコン窒化膜を形成すると、ゲートエッジにストレス集中が発生して信頼性が低下する。そこで、側壁スペーサを異なる材料の多層構造で形成してストレス集中を抑制する技術が提案されている（例えば、非特許文献１参照）。
【０００３】
図２１乃至図２３を用いて、上記従来の多層構造の側壁スペーサを有する半導体装置について説明する。図２１は、従来のＭＯＳ型トランジスタの断面構造図である。図２２は図２１で示すＭＯＳ型トランジスタにサリサイド工程を施した後の断面構造図である。図２３は上記サリサイドゲートを有するＭＯＳ型トランジスタに更にシェアードコンタクトを形成した場合の断面構造図である。
【０００４】
図２１に示すＭＯＳ型トランジスタは、Ｐ型シリコン基板１１の主表面に設けられた素子分離領域１２により分離された素子領域に形成される。ゲート酸化膜１３とゲート電極１４は、上記シリコン基板１１の主表面上に形成されている。Ｎ型不純物拡散領域１５とＮ＋型不純物拡散領域１６は、ソース領域／ドレイン領域として働くもので、上記ゲート電極１４を挟んで上記シリコン基板１１中に形成される。上記ゲート電極１４の側壁には、ＴＥＯＳ（Tetra Ethyl Ortho Silicate；以下、ＴＥＯＳと略記する）膜１７、シリコン窒化膜１８、及びＴＥＯＳ膜１９の三層により形成された側壁スペーサが設けられている。そして、ゲート電極１４の側壁にはＴＥＯＳ膜１７のみが接するようになっている。
【０００５】
図２２は図２１で示すＭＯＳ型トランジスタにサリサイド工程を行った後の断面構造図である。サリサイド工程によって、ゲート電極１４及びＮ＋型不純物拡散領域１６の上部にシリサイド層２０が形成され、低抵抗化が図られる。
【０００６】
しかし、このサリサイド工程の前処理において、基板表面の自然酸化膜を除去するためＨＦ（フッ酸）処理を行う。この際、上記ゲート電極側壁部２１に形成されたＴＥＯＳ膜１７の上部が除去されて後退してしまう。この状態でサリサイド工程が施されると、上記ゲート電極の側壁部のＴＥＯＳ膜１７の後退部分からシリサイド層が異常に成長してしまう。このため、ゲート抵抗のバラツキ及びシリサイド層２０とゲート絶縁膜１３との距離が縮小したことによりゲート絶縁膜１３の信頼性が劣化するという問題がある。
【０００７】
図２３は従来のサリサイドゲートを有するＭＯＳ型トランジスタに更にシェアードコンタクトを形成した場合の断面構造図である。図２３に示すように、層間絶縁膜２２、及びゲート電極１４とソース領域／ドレイン領域となるＮ＋型不純物拡散領域１６を電気的に接続するシェアードコンタクト２３が形成される。
【０００８】
しかし、シェアードコンタクト２３を形成するためのコンタクト孔の形成時に、ゲート電極１４の側壁部のＴＥＯＳ膜１７が更にオーバーエッチングされる。そのため、シェアードコンタクト２３が形成されるＴＥＯＳ膜１７が更に後退してしまう。
【０００９】
この結果、上記のような構成並びに製造方法では、上記シリサイド層の異常成長した部分によりゲート抵抗のバラツキが発生し、上記ＴＥＯＳ膜１７の後退し、シリサイド層２０とゲート絶縁膜１３との距離が縮小したことによりゲート絶縁膜１３の信頼性が劣化するという問題がある。さらに、シェアードコンタクト中のメタルとシリコン基板の接触が発生し、接合リーク増大を引き起こすという問題がある。
【００１０】
このように従来の半導体装置及びその製造方法では、サリサイド工程の前処理やシェアードコンタクトの形成時にゲート電極の側壁部におけるＴＥＯＳ膜の上部が後退し、サリサイド工程においてシリサイド層が異常成長してゲート抵抗のバラツキが発生し、偶発的な接合リークが増大し、さらにシリサイドとゲート絶縁膜との距離が縮小したことによるゲート絶縁膜の信頼性が劣化するという問題があった。
【非特許文献１】森藤  英治ら著「Symposium on VLSI Technology 2001」Ｐ117-118
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は、ゲート抵抗のバラツキを低減し、偶発的な接合リークの増大を抑制し、さらに側壁スペーサの膜減りにより信頼性が劣化することを抑制する半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
この発明の一態様の半導体装置は、第１導電型の半導体基板の主表面に形成される素子分離領域と、前記素子分離領域により分離される素子領域の前記半導体基板の主表面上に形成されるゲート酸化膜と、前記ゲート酸化膜上に形成されるゲート電極と、前記ゲート電極の側壁部に形成され、第１の酸化膜と、第２の酸化膜と、窒化膜とを有する側壁スペーサと、前記ゲート電極を挟むように前記側壁スペーサ下の半導体基板中に形成される第２導電型の低濃度の不純物拡散領域と、前記側壁スペーサを介在して前記ゲート電極を挟むように前記半導体基板中に形成され、前記低濃度の不純物拡散領域とともにソース領域／ドレイン領域として働く第２導電型の高濃度の不純物拡散領域と、前記高濃度の不純物拡散領域上に形成される第１のシリサイド層と、前記ゲート電極上に形成される第２のシリサイド層と、前記素子分離領域上、前記窒化膜上、前記第２の酸化膜上、前記第１のシリサイド層上，及び前記第２のシリサイド層上の全面に形成されるライナー窒化膜と、前記ライナー窒化膜上に形成される層間絶縁膜とを具備し、前記側壁スペーサの前記第１の酸化膜は、前記ゲート電極の側壁に接した状態で、上部が前記ゲート電極の上面よりも低い位置まで形成され、前記側壁スペーサの前記窒化膜は、前記第１の酸化膜の上部における前記ゲート電極の側壁から、前記第１の酸化膜における前記ゲート電極の側壁に接する側面の裏面側、及び前記低濃度の不純物拡散領域上にわたって形成され、前記側壁スペーサの前記第２の酸化膜は、前記窒化膜における前記第１の酸化膜と対向する面側に形成されている。
【００１３】
さらに、この発明の一態様の半導体装置は、第１導電型の半導体基板の主表面に形成される素子分離領域と、前記素子分離領域により分離される素子領域の前記半導体基板の主表面上に形成されるゲート酸化膜と、前記ゲート酸化膜上に形成されるゲート電極と、前記ゲート電極の側壁部に形成され、第１の酸化膜と窒化膜とを有する側壁スペーサと、前記ゲート電極を挟むように前記側壁スペーサ下の半導体基板中に形成される第２導電型の低濃度の不純物拡散領域と、前記側壁スペーサを介在して前記ゲート電極を挟むように前記半導体基板中に形成され、前記低濃度の不純物拡散領域とともにソース領域／ドレイン領域として働く第２導電型の高濃度の不純物拡散領域と、前記高濃度の不純物拡散領域上に形成される第１のシリサイド層と、前記ゲート電極上に形成される第２のシリサイド層と、前記素子分離領域上，前記窒化膜上，前記第１のシリサイド層上，及び前記第２のシリサイド層上の全面に形成されるライナー窒化膜と、前記ライナー窒化膜上に形成される層間絶縁膜とを具備し、前記側壁スペーサの前記第１の酸化膜は、前記ゲート電極の側壁に接した状態で、上部が前記ゲート電極の上面よりも低い位置まで形成され、前記側壁スペーサの前記窒化膜は、前記第１の酸化膜の上部における前記ゲート電極の側壁から、前記第１の酸化膜における前記ゲート電極の側壁に接する側面の裏面側、及び前記低濃度の不純物拡散領域上にわたって形成されている。
【００１４】
さらに、この発明の一態様の半導体装置の製造方法は、第１導電型の半導体基板の主表面に素子分離領域を形成する工程と、前記半導体基板の主表面上にゲート酸化膜材を形成する工程と、前記ゲート酸化膜材上にゲート電極材を形成する工程と、前記ゲート電極材を異方性エッチングし、ゲート電極を形成する工程と、ゲート電極をマスクにして前記ゲート酸化膜材をエッチングし、ゲート酸化膜を形成する工程と、前記ゲート電極をマスクにして前記半導体基板中に第２導電型の不純物を導入し、第２導電型の低濃度の不純物拡散領域を形成する工程と、前記ゲート電極上、前記素子分離領域上、及び前記低濃度の不純物拡散領域上の全面に第１の酸化膜を形成する工程と、前記第１の酸化膜をエッチバックして前記ゲート電極の側壁部に残存させる工程と、前記ゲート電極の側壁部に残存された前記第１の酸化膜の上部を除去して、前記ゲート電極の上面よりも後退させる工程と、前記ゲート電極上、前記低濃度の不純物拡散領域上、素子分離領域上、及び残存されている前記第１の酸化膜上の全面に窒化膜、及び第２の酸化膜を堆積形成する工程と、前記窒化膜及び前記第２の酸化膜をエッチバックして前記ゲート電極の側壁部の上部及び前記第１の酸化膜の側面に残存させ、側壁スペーサを形成する工程と、前記ゲート電極及び前記側壁スペーサをマスクとして、前記半導体基板中に第２導電型の不純物を導入し、高濃度の不純物拡散領域を形成する工程と、前記高濃度の不純物拡散領域上に第１のシリサイド層及び前記ゲート電極の上に第２のシリサイド層を同時に形成する工程と、前記半導体基板の主表面上の全面にライナー窒化膜を形成する工程と、前記ライナー窒化膜上の全面に層間絶縁膜を形成する工程とを具備すること工程とを具備している。
【発明の効果】
【００１５】
以上説明したようにこの発明によれば、ゲート抵抗のバラツキを低減し、偶発的な接合リークを増大を抑制し、さらに側壁スペーサの膜減りにより信頼性が劣化することを抑制する半導体装置及びその製造方法を提供することが出来る。
【発明を実施するための最良の形態】
【００１６】
以下、この発明の一実施形態について図面を参照して説明する。なお、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
【００１７】
[第１の実施形態]
先ず、図１乃至図８を用いてこの発明の第１の実施形態に係る半導体装置及びその製造方法について説明する。図１は、この発明の第１の実施形態に係る半導体装置を示しておりＭＯＳ型トランジスタの断面構造図である。図２乃至図８は、図１で示すＭＯＳ型トランジスタの製造工程の一例を説明するための断面構造図である。
【００１８】
図１に示すように、Ｐ型のシリコン基板（半導体基板）３１の主表面に素子分離領域となるシリコン酸化膜３２が埋め込まれている。上記シリコン基板３１における素子領域の主表面上には、ゲート酸化膜３３及びゲート電極３４が積層形成される。シリコン基板３１中には、ゲート電極３４に対して自己整合的にＮ型不純物拡散領域３５がされる。このＮ型不純物拡散領域３５とシリコン酸化膜３２の間にＮ＋型不純物拡散領域３６が形成される。上記Ｎ型不純物拡散領域３５及びＮ＋型不純物拡散領域３６は、ソース領域／ドレイン領域となる領域である。上記Ｎ＋型不純物拡散領域３６の上面にはシリサイド層４０が形成され、ゲート電極３４の上面にもシリサイド層４１が形成される。
【００１９】
さらに、ゲート電極の側壁スペーサはゲート電極３４の側から順次、ＴＥＯＳ膜３７、シリコン窒素膜３８、及びＴＥＯＳ膜３９、の三層により形成される。ＴＥＯＳ膜３７は、Ｎ型不純物拡散領域３５上に、ゲート電極３４の側壁部に接して形成される。このＴＥＯＳ膜３７の上部は、上記ゲート電極の上面よりも低い位置まで形成されている。
【００２０】
シリコン窒化膜３８は、上記ＴＥＯＳ膜３７の上部における上記ゲート電極３４の側壁から、上記ＴＥＯＳ膜３７におけるゲート電極３４の側壁に接する側面の裏面側、及びＮ型不純物拡散領域３５上にわたって形成されている。
【００２１】
ＴＥＯＳ膜３９は、シリコン窒化膜３８におけるＴＥＯＳ膜３７のゲート電極３４の側壁に接する側と対向する面側に形成される。
【００２２】
さらに、上記シリコン酸化膜３２上、シリコン窒化膜３８上、ＴＥＯＳ膜３９上、シリサイド膜４０上、及びシリサイド膜４１上にライナーＳｉＮ膜（ライナーシリコン窒化膜）５５が形成されている。また、層間絶縁膜４３は、上記ライナー絶縁膜５５上の全面に形成されている。
【００２３】
このように、ゲート電極３４の側壁部の上部がシリコン窒化膜３８で被覆されているので、ＴＥＯＳ膜３７の上部が後退するのを防止できる。この結果、ゲート電極の側壁部に安定してシリサイド層４１を形成でき、シリサイド層４１が異常に成長するということはない。よって、所望のゲート電極３４の抵抗値を得ることが出来る。そのため、このような構造を有する複数のＭＯＳ型トランジスタにおいて、ゲート電極の抵抗値のバラツキが発生することを防止することが出来る。また、側壁スペーサの膜減りによる信頼性劣化を抑制することが出来る。
【００２４】
次に、図１で示したＭＯＳ型トランジスタの製造方法の一例について図２乃至図８を用いて説明する。
【００２５】
まず図２に示す如く、Ｐ型シリコン基板３１の主表面に、例えばＲＩＥ（Reactive Ion Etching）法によりトレンチ３２Ａを形成し、このトレンチ３２Ａ内に例えばＣＶＤ（ Chemical Vapor Deposition ）法によりシリコン酸化膜３２を埋め込む。さらに、例えばＣＭＰ（Chemical Mechanical Polishing ）法により上記シリコン酸化膜３２の上面を平坦化し素子分離領域を形成する。上記シリコン基板３１の主表面上の全面に、例えば熱酸化法によりシリコン酸化膜５０を形成する。上記シリコン酸化膜５０上にゲート電極材として例えばポリシリコンを堆積する。
【００２６】
さらに、例えばフォトリソグラフィー法によりフォトレジストのパターンを形成する。このパターンをマスクとして、例えばＲＩＥ法によるエッチングを行いゲート電極３４、及びゲート絶縁膜３３を形成する。続いて上記ゲート電極３４をマスクとして、例えばイオン打ち込み法によりシリコン基板３１中にＮ型不純物拡散領域３５を形成する。
【００２７】
次に図３に示すように、例えばＣＶＤ法によってＴＥＯＳ膜５１を全面に堆積する。
【００２８】
次に図４に示すように、例えばＲＩＥ法によってＴＥＯＳ膜５１をエッチバックして除去することにより、ゲート電極３４の側壁にのみＴＥＯＳ膜５１を残存させる。
【００２９】
次に図５に示すように、例えばＲＩＥ法によってゲート電極側壁部のＴＥＯＳ膜５１の上部を除去して、上記ゲート電極３４の上面より後退させる（側壁スペーサの一部として働くＴＥＯＳ膜３７を形成する）。
【００３０】
次に図６に示すように、たとえばＣＶＤ法により、シリコン窒化膜５２、ＴＥＯＳ膜５３を順次全面に堆積する。
【００３１】
次に図７に示すように、その後、たとえばＲＩＥ法によって、上記シリコン窒化膜５２、ＴＥＯＳ膜５３をエッチバックして除去することにより側壁スペーサとして働くＴＥＯＳ膜３７、シリコン窒化膜３８、ＴＥＳＯ膜３９から構成される側壁スペーサが形成される。続いて、上記ゲート電極３４及び上記側壁スペーサをマスクとして、例えばイオン打ち込み法によりシリコン基板３１中にＮ＋型不純物拡散領域３６を形成する。さらに、基板表面の自然酸化膜を除去するためＨＦ（フッ酸）処理を行う。引き続き、例えばサリサイド（Self-align Silicide ）工程によりＮ＋型不純物拡散領域３６上にシリサイド層４０及びゲート電極３４の上面にシリサイド層４１を同時に形成する。
【００３２】
次に図８に示すように、例えばＣＶＤ法により、全面にシリコン窒化膜を堆積形成することによりライナーＳｉＮ膜５５を形成する。さらに、例えばＣＶＤ法によりＴＥＯＳ膜等を全面に堆積形成することにより、層間絶縁膜４３を形成する。
【００３３】
以上の工程により、図１で示したＭＯＳ型トランジスタを形成出来る。
【００３４】
尚、図５に示すようにＲＩＥ法によってゲート電極側壁部のＴＥＯＳ膜５１の上部をエッチバックすることによりＴＥＯＳ膜３７を形成する工程を示した。しかし、例えばウエットエッチングプロセスを用いて、時間、温度等を制御することにより上記ＴＥＯＳ膜５１を等方的にエッチングし、ゲート電極側壁部のＴＥＯＳ膜５１の上部を後退させることも可能である。
【００３５】
上記のように、例えばＲＩＥ法によってゲート電極側壁部のＴＥＯＳ膜５１の上部をエッチバックすることにより、ＴＥＯＳ膜３７を形成する。続いて、例えばＣＶＤ法によってシリコン窒化膜５２、ＴＥＯＳ膜５３を順次堆積する。次に、例えばＲＩＥ法によってシリコン窒化膜５２、及びＴＥＯＳ膜５３をエッチバックして除去することにより、側壁スペーサとして働くＴＥＯＳ膜３７、シリコン窒化膜３８、ＴＥＳＯ膜３９から構成される側壁スペーサが形成される。さらに基板表面の自然酸化膜を除去するためＨＦ（フッ酸）処理を行う。
【００３６】
上記エッチバック工程において、ゲート電極の側壁部の上部にはシリコン窒化膜３８が形成されＴＥＯＳ膜３７が保護される。さらに、上記ＨＦ処理工程においても、ＴＥＯＳ膜３７が後退することがないため、その後のシリサイド層４１の異常成長を防止できる。その結果、側壁スペーサの膜減りによる信頼性の劣化を抑制することが出来る。
【００３７】
[変形例１]
以下、図９乃至図１１を用いて上記第１の実施形態に係る半導体装置の一変形例について説明する。図９は、第１の実施形態の一変形例に係るＭＯＳ型トランジスタの断面構造図である。図１０及び図１１は、図９で示すＭＯＳ型トランジスタの製造工程の一例を説明するための断面構造図である。尚、以下の説明において第１の実施形態と同様の部分の説明及びその説明のための図面は省略する。
【００３８】
図９に示すように、ゲート電極３４と一方のＮ＋型不純物拡散領域３６を接続するようにシェアードコンタクト孔４４が形成される。さらに、このシェアードコンタクト孔４４内に、ゲート電極３４と一方のＮ＋型不純物拡散領域３６を電気的に接続する導電材が埋め込まれシェアードコンタクト４５が形成される。
【００３９】
上記のように、シェアードコンタクト４５が形成される一方のゲート電極側壁部の上部にはライナーＳｉＮ膜５５が形成されてＴＥＯＳ膜３７の上部が保護されている。従って、ゲート電極側壁部のＴＥＯＳ膜３７の上部がエッチングされ、ゲート電極の側壁部が露出されるのを防止できる。その結果、側壁スペーサの膜減りにより信頼性が劣化することを抑制することが出来る。
【００４０】
次に図１０及び図１１を用いて、図９で示したＭＯＳ型トランジスタの製造工程の一例を説明する。
【００４１】
まず図１０に示すように、例えばＲＩＥ法により層間絶縁膜４３中に、ライナーＳｉＮ膜５５をストッパとしてシェアードコンタクト孔４４を形成する。
【００４２】
次に図１１に示すように、上記シェアードコンタクト孔４４内に、例えばＣＶＤ法によりアルミニウム等を埋め込みシェアードコンタクト４５を形成する。以上の工程によって、図９で示したＭＯＳ型トランジスタを製造することが出来る。
【００４３】
上記図１１に示すように、例えばＲＩＥ法により層間絶縁膜４３中に、ライナーＳｉＮ膜５５をストッパとしてシェアードコンタクト孔４４を形成する。従って、上記コンタクト４４を形成する工程において、ゲート電極の側壁部のＴＥＯＳ膜３７がエッチングされ、ゲート電極の側壁部が露出されるのを防止することが出来る。その結果、側壁スペーサの膜減りにより信頼性が劣化することを抑制することが出来る。
【００４４】
[変形例２]
以下、図１２乃至図１４を用いて上記第１の実施形態の一変形例について説明する。図１２は、第１の実施形態の一変形例に係るＭＯＳ型トランジスタの断面構造図である。図１３及び図１４は、図１２で示すＭＯＳ型トランジスタの製造工程の一例を説明するための断面構造図である。尚、以下の説明において第１の実施形態と同様の部分の説明及びその説明のための図面は省略する。
【００４５】
図１２に示すように、ゲート電極３４上にコンタクト孔４６が形成される。さらに、このコンタクト孔４６内に導電材が埋め込まれコンタクト４７が形成される。上記コンタクト４７は、ゲート電極３４と例えば周辺回路等とを電気的に接続するために形成される。
【００４６】
上記のように、コンタクト４７が形成されるゲート電極の側壁部の上部にはシリコン窒化膜３８が形成されている。従って、ゲート電極の側壁部のＴＥＯＳ膜３７がエッチングされ、ゲート電極の側壁部が露出されるのを防止できる。その結果、ＭＯＳ型トランジスタの側壁スペーサの膜減りにより信頼性が劣化することを抑制することが出来る。
【００４７】
上記変形例１は、ゲート電極とソース領域／ドレイン領域となるＮ＋型不純物拡散領域とを接続するシェアードコンタクト４５を形成する場合の一変形例である。従って、一方のゲート電極側壁部に形成される絶縁膜が問題となる。
【００４８】
これに対して、この変形例２では、ゲート電極３４上にコンタクト４７を形成するため、両方のゲート電極側壁部に形成される絶縁膜が問題となる。しかし上記のように、コンタクト４７が形成されるいずれのゲート電極側壁部にもライナーＳｉＮ膜５５が形成されている。
【００４９】
従って、この変形例２のような構成によれば、コンタクト孔を形成する際に多少のマスクずれがあっても、側壁スペーサが膜減りすることが無い。そのため、側壁スペーサの信頼性を向上することが出来る。
【００５０】
次に図１３及び図１４用いて図１２で示したＭＯＳ型トランジスタの製造工程の一例を説明する。
【００５１】
まず図１３に示すように、層間絶縁膜４３のシリサイド層４１上に、例えばＲＩＥ法によりコンタクト孔４６を形成する。
【００５２】
次に図１４に示すように、上記コンタクト孔４６内に例えばＣＶＤ法によりアルミニウム等のコンタクト４７を形成する。以上の工程によって、図１２で示したＭＯＳ型トランジスタを製造することが出来る。
【００５３】
上記図１３に示すように、例えばＲＩＥ法により層間絶縁膜４３中に、コンタクト孔４４を形成する。この工程において、多少のマスクずれ等があった場合であっても、ＴＥＯＳ膜３７の上にはシリコン窒化膜３８が形成されているため、ゲート電極側壁部のＴＥＯＳ膜３７がエッチングされ、ゲート電極の側壁部が露出されるのを防止出来る。その結果、側壁スペーサの膜減りにより信頼性が劣化することを抑制することが出来る。
【００５４】
また、一般的にゲート電極３４の幅は最小加工寸法となる。従って、上記コンタクト孔４６を形成する工程において、このコンタクト孔４６の幅を最小加工寸法より大きくした場合であっても、上記のようにＴＥＯＳ膜３７が後退することはない。その結果、コンタクト孔４６の幅を最小加工寸法よりも大きくすることも可能である。
【００５５】
[第２の実施形態]
以下、図１５乃至図１８を用いてこの発明の第２の実施形態係る半導体装置及びその製造方法について説明する。図１５は、第２の実施形態に係るＭＯＳ型トランジスタの断面構造図である。図１６乃至図１８は、図１５で示すＭＯＳ型トランジスタの製造工程の一例を説明するための断面構造図である。尚、以下の説明において第１の実施形態と同様の部分の説明及びその説明のための図面は省略する。
【００５６】
図１５に示すように、ゲート電極側壁スペーサは、ゲート電極３４の側から順次、ＴＥＯＳ膜３７及びシリコン窒素膜３８の二層により形成される。上記ＴＥＯＳ膜３７は、Ｎ型不純物拡散領域３５上に、ゲート電極３４の側壁部に接して形成される。このＴＥＯＳ膜３７の上部は、上記ゲート電極の上面よりも低い位置まで形成されている。
【００５７】
シリコン窒化膜３８は、上記ＴＥＯＳ膜３７の上部における上記ゲート電極３４の側壁から、上記ＴＥＯＳ膜３７におけるゲート電極３４の側壁に接する側面の裏面側、及びＮ型不純物拡散領域３５上にわたって形成されている。
【００５８】
上記のように、ゲート電極側壁部の上部にはシリコン窒化膜３８が形成されている。従って、ゲート電極側壁部の上部にはシリサイド層４１が所望のゲート電極３４上のみに形成され、シリサイド層４１が異常に成長するということはない。その結果、所望のゲート電極３４の抵抗値を得ることが出来る。そのため、このような構造を有する複数のＭＯＳ型トランジスタを形成する場合においも、ゲート電極の抵抗値のバラツキが発生することを防止することが出来る。
【００５９】
さらに、ゲート電極側壁スペーサはゲート電極３４の側から順次、ＴＥＯＳ膜３７及びシリコン窒素膜３８の二層により形成される。従って、隣接するＭＯＳトランジスタのピッチを低減することが出来る。さらに、シリコン窒化膜３８の間に形成される層間絶縁膜４３の成膜レートを一律に均一にすることが出来る。そのため、層間絶縁膜４３に発生するボイドを低減することが出来る。
【００６０】
次に図１６及び図１８を用いて、図１５で示したＭＯＳ型トランジスタの製造工程の一例を説明する。
【００６１】
図１６に示すように第１の実施形態と同様の工程において、ＴＥＯＳ膜３７、シリコン窒化膜３８、及びＴＥＯＳ膜３９から構成されるゲート電極側壁スペーサを形成する。さらに、上記ゲート電極３４及び上記スペーサをマスクとして、例えばイオン打ち込み法によりシリコン基板３１中にＮ＋型不純物拡散領域３６を形成する。
【００６２】
次に図１７に示すように、ライナーＳｉＮ膜５５をストッパとして例えばウエットエッチングによってＴＥＯＳ膜３９を剥離させる。続いて、例えばサリサイド工程によりＮ＋型不純物拡散領域３６の上にシリサイド層４０及びゲート電極３４の上面のみにシリサイド層４１を同時に形成する。
【００６３】
次に図１８に示すように、例えばＣＶＤ法により、シリコン酸化膜３２上、シリコン窒化膜３８上、シリサイド膜４０上、及びシリサイド膜４１上にライナーＳｉＮ膜５５を堆積形成する。続いて、例えばＣＶＤ法により、ＴＥＯＳ膜等を上記ライナーＳｉＮ膜５５上に堆積形成することにより層間絶縁膜４３を形成する。
【００６４】
上記ＴＥＯＳ膜３８を除去する工程において、ライナーＳｉＮ膜５５をストッパとして例えばウエットエッチングによってＴＥＯＳ膜３９を剥離させる。このようにＴＥＯＳ膜３９を剥離した後であっても、ゲート電極側壁部はシリコン窒化膜３８により覆われている。従って、ゲート電極側壁部の上部におけるＴＥＯＳ膜３７が後退するのを防止できる。その結果、その後のサリサイド工程により、上記のようなゲート電極側壁部の上部において発生するシリサイドの異常成長を防止することが出来る。
【００６５】
さらに上記層間絶縁膜４３を形成する工程において、例えばＣＶＤ法によりＴＥＯＳ膜等を全面に堆積することにより層間絶縁膜４３を形成する。この工程において、隣接するＭＯＳ型半導体装置のシリコン窒化膜３８の間に形成される層間絶縁膜４３は、上記シリコン窒化膜３８の上に形成される。そのため層間絶縁膜４３の成膜レートを一律に均一にすることが出来る。その結果、層間絶縁膜４３に発生するボイドを低減することが出来る。
【００６６】
[変形例３]
以下、図１９を用いて上記第２の実施形態の一変形例について説明する。図１９は、第２の実施形態の一変形例に係るＭＯＳ型トランジスタの断面構造図である。尚、以下の説明において上記第１及び第２の実施形態と同様の部分の説明及びその説明のための図面は省略する。
【００６７】
図１９に示すように、ゲート電極３４と一方のＮ＋型不純物拡散領域３６を接続するようにシェアードコンタクト孔４４が形成される。さらに、このシェアードコンタクト孔４４内にシェアードコンタクト４５が埋め込み形成される。このシェアードコンタクトは、ゲート電極３４とソース領域／ドレイン領域となる一方のＮ＋型不純物拡散領域３６とを電気的に接続するために形成される。
【００６８】
上記のように、シェアードコンタクト４５が形成される一方のゲート電極側壁部にはシリコン窒化膜３８が形成されている。従って、ゲート電極側壁部２１のＴＥＯＳ膜３７がエッチバックされることがない。その結果、側壁スペーサの膜減りにより信頼性が劣化することを抑制することが出来る。
【００６９】
次に図１９に示したＭＯＳ型トランジスタの製造工程の一例について説明する。尚、図面においては第１の実施形態と同様であるので省略する。
【００７０】
まず、例えばＲＩＥ法により層間絶縁膜４３中に、ライナーＳｉＮ膜５５をストッパとしてシェアードコンタクト孔４４を形成する。さらに、上記シェアードコンタクト孔４４内に、例えばＣＶＤ法によりアルミニウム等のシェアードコンタクト４５を形成する。以上の工程によって、図２１で示したＭＯＳ型トランジスタを製造することが出来る。
【００７１】
上記のように、層間絶縁膜４３中にライナーＳｉＮ膜５５をストッパとしてシェアードコンタクト孔４４を形成する。この工程において、一方のゲート電極側壁部の上部にはシリコン窒化膜３８が形成されている。従って、ゲート電極側壁部のＴＥＯＳ膜３７がエッチバックされ、ゲート電極の側壁部が露出されるのを防止できる。その結果、側壁スペーサの膜減りにより信頼性が劣化することを抑制することが出来る。
【００７２】
[変形例４]
以下、図２０を用いて上記第２の実施形態の一変形例について説明する。図２０は、第２の実施形態の一変形例に係るＭＯＳ型トランジスタの断面構造図である。尚、以下の説明において上記第１及び第２の実施形態と同様の部分の説明及びその説明のための図面は省略する。
【００７３】
図２０に示すように、ゲート電極３４上にコンタクト孔４６が形成される。さらに、このコンタクト孔４６内にコンタクト４７が埋め込み形成される。上記コンタクト４７は、例えば周辺回路等に電気的に接続するために形成されるものである。
【００７４】
上記のように、コンタクト４７が形成されるゲート電極側壁部にはシリコン窒化膜３８が形成されている。従って、ゲート電極側壁部のエッチバックされることがない。その結果、側壁スペーサの膜減りにより信頼性が劣化することを抑制することが出来る。
【００７５】
次に図２０で示したＭＯＳ型トランジスタの製造工程の一例を説明する。この説明のための図面は上記の実施形態と同様であるので省略する。
【００７６】
まず、シリサイド層４１上に例えばＲＩＥ法により層間絶縁膜４３中に、ライナーＳｉＮ膜５５をストッパとしてコンタクト孔４６を形成する。
【００７７】
次に、上記コンタクト孔４６内に、例えばＣＶＤ法によりアルミニウム等のコンタクト４７を形成する。以上の工程によって、図２０で示したＭＯＳ型トランジスタを製造することが出来る。
【００７８】
上記のように、例えばＲＩＥ法により層間絶縁膜４３中に、ライナーＳｉＮ膜５５をストッパとしてコンタクト孔４４を形成する。従って、ゲート電極側壁部にはシリコン窒化膜３８が形成されている。そのため、上記コンタクト４４を形成する工程において、ゲート電極側壁部のＴＥＯＳ膜３７がエッチバックされ、ゲート電極の側壁部が露出されるのを防止することが出来る。その結果、側壁スペーサの膜減りにより信頼性が劣化することを抑制することが出来る。
【００７９】
また、一般的にゲート電極３４の幅は最小加工寸法となる。従って、上記コンタクト孔４６を形成する工程において、このコンタクト孔４６の幅を最小加工寸法より大きくした場合であっても、ＴＥＯＳ膜３７がエッチバックされることはない。その結果、コンタクト孔４６の幅を最小加工寸法よりも大きくすることも可能である。
【００８０】
以上に説明したように、この発明の一態様に係る半導体装置は、第１導電型の半導体基板３１の主表面に形成される素子分離領域３２と、前記素子分離領域により分離される素子領域の前記半導体基板の主表面上に形成されるゲート酸化膜３３と、前記ゲート酸化膜上に形成されるゲート電極３４と、前記ゲート電極の側壁部に形成され、第１の酸化膜３７と窒化膜３８とを有する側壁スペーサと、前記ゲート電極を挟むように前記側壁スペーサ下の半導体基板中に形成される第２導電型の低濃度の不純物拡散領域３５と、前記側壁スペーサを介在して前記ゲート電極を挟むように前記半導体基板中に形成され、前記低濃度の不純物拡散領域とともにソース領域／ドレイン領域として働く第２導電型の高濃度の不純物拡散領域３６と、前記高濃度の不純物拡散領域上に形成される第１のシリサイド層４０と、前記ゲート電極上に形成される第２のシリサイド層４１と、前記素子分離領域上，前記窒化膜上，前記第１のシリサイド層上，及び前記第２のシリサイド層上の全面に形成されるライナー窒化膜５５と、前記ライナー窒化膜上に形成される層間絶縁膜４３とを具備し、前記側壁スペーサの前記第１の酸化膜３７は、前記ゲート電極の側壁に接した状態で、上部が前記ゲート電極の上面よりも低い位置まで形成され、前記側壁スペーサの前記窒化膜３８は、前記第１の酸化膜の上部における前記ゲート電極の側壁から、前記第１の酸化膜における前記ゲート電極の側壁に接する側面の裏面側、及び前記低濃度の不純物拡散領域上にわたって形成されている。
【００８１】
さらに、この発明の一態様に係る半導体装置は、第１導電型の半導体基板３１の主表面に形成される素子分離領域３２と、前記素子分離領域により分離される素子領域の前記半導体基板の主表面上に形成されるゲート酸化膜３３と、前記ゲート酸化膜上に形成されるゲート電極３４と、前記ゲート電極の側壁部に形成され、第１の酸化膜３７と、第２の酸化膜３９と、窒化膜３９とを有する側壁スペーサと、前記ゲート電極を挟むように前記側壁スペーサ下の半導体基板中に形成される第２導電型の低濃度の不純物拡散領域３５と、前記側壁スペーサを介在して前記ゲート電極を挟むように前記半導体基板中に形成され、前記低濃度の不純物拡散領域とともにソース領域／ドレイン領域として働く第２導電型の高濃度の不純物拡散領域３５と、前記高濃度の不純物拡散領域上に形成される第１のシリサイド層４０と、前記ゲート電極上に形成される第２のシリサイド層４１と、前記素子分離領域上、前記窒化膜上、前記第２の酸化膜上、前記第１のシリサイド層上，及び前記第２のシリサイド層上の全面に形成されるライナー窒化膜５５と、前記ライナー窒化膜上に形成される層間絶縁膜４３とを具備し、前記側壁スペーサの前記第１の酸化膜３７は、前記ゲート電極の側壁に接した状態で、上部が前記ゲート電極の上面よりも低い位置まで形成され、前記側壁スペーサの前記窒化膜３８は、前記第１の酸化膜の上部における前記ゲート電極の側壁から、前記第１の酸化膜における前記ゲート電極の側壁に接する側面の裏面側、及び前記低濃度の不純物拡散領域上にわたって形成され、前記側壁スペーサの前記第２の酸化膜３９は、前記窒化膜における前記第１の酸化膜と対向する面側に形成されている。
【００８２】
さらに、この発明の望ましい一態様として、次のものがあげられる。
【００８３】
（１）前記第１の酸化膜３７または前記第２の酸化膜３９は、ＴＥＯＳ膜であること。
【００８４】
（２）前記窒化膜３８は、シリコン窒化膜であること。
【００８５】
（３）前記層間絶縁膜は、ＴＥＯＳ膜を含むこと。
【００８６】
また、以上に説明したように、この発明の一態様に係る半導体装置の製造方法は、第１導電型の半導体基板３１の主表面に素子分離領域３２を形成する工程と、前記半導体基板の主表面上にゲート酸化膜材を形成する工程と、前記ゲート酸化膜材上にゲート電極材を形成する工程と、前記ゲート電極材を異方性エッチングし、ゲート電極を形成する工程と、ゲート電極３４をマスクにして前記ゲート酸化膜材をエッチングし、ゲート酸化膜３３を形成する工程と、前記ゲート電極３３をマスクにして前記半導体基板中に第２導電型の不純物を導入し、第２導電型の低濃度の不純物拡散領域３５を形成する工程と、前記ゲート電極上、前記素子分離領域上、及び前記低濃度の不純物拡散領域上の全面に第１の酸化膜５１を形成する工程と、前記第１の酸化膜５１をエッチバックして前記ゲート電極の側壁部に残存させる工程と、前記ゲート電極の側壁部に残存された前記第１の酸化膜５１の上部を除去して、前記ゲート電極の上面よりも後退させる工程と、前記ゲート電極上、前記低濃度の不純物拡散領域上、素子分離領域上、及び残存されている前記第１の酸化膜上の全面に窒化膜５２、及び第２の酸化膜５３を堆積形成する工程と、前記窒化膜５２及び前記第２の酸化膜５３をエッチバックして前記ゲート電極の側壁部の上部及び前記第１の酸化膜３７の側面に残存させ、側壁スペーサを形成する工程と、前記ゲート電極及び前記側壁スペーサをマスクとして、前記半導体基板中に第２導電型の不純物を導入し、高濃度の不純物拡散領域３６を形成する工程と、前記高濃度の不純物拡散領域上に第１のシリサイド層４０及び前記ゲート電極の上に第２のシリサイド層４１を同時に形成する工程と、前記半導体基板の主表面上の全面にライナー窒化膜５５を形成する工程と、前記ライナー窒化膜上の全面に層間絶縁膜４３を形成する工程とを具備している。
【００８７】
さらに、この発明の望ましい一態様として、次のものがあげられる。
【００８８】
（１）前記高濃度の不純物拡散領域３６を形成する工程の後に、前記第２の酸化膜３９を除去する工程を更に具備すること。
【００８９】
（２）前記層間絶縁膜４３を形成する工程の後に、前記層間絶縁膜における前記第１のシリサイド層４０の一方、前記第２のシリサイド層４１及び前記側壁スペーサの一方に対応する位置にコンタクト孔４４を形成する工程と、前記コンタクト孔４４内に導電材を埋め込み、シェアードコンタクト４５を形成する工程とを更に具備すること。
【００９０】
（３）前記層間絶縁膜４３を形成する工程の後に、前記第２のシリサイド層４１上に対応する位置にコンタクト孔４６を形成する工程と、前記コンタクト孔４６内に導電材料を埋め込みコンタクト４７を形成する工程とを更に具備すること。
【００９１】
（４）前記第１の絶縁膜３７の上部を除去する工程は、ドライエッチングにより行うこと。
【００９２】
（５）前記第１の絶縁膜３７の上部を除去する工程は、ウエットエッチングにより行うこと。
【００９３】
以上、第１，第２の実施形態、及びその変形例を用いて本発明の説明を行ったが、この発明は上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００９４】
【図１】この発明の第１の実施形態に係る半導体装置を示す断面構造図。
【図２】この発明の第１の実施形態に係る半導体装置の製造方法の一例を説明するためのもので、第１の製造工程を示す断面構造図。
【図３】この発明の第１の実施形態に係る半導体装置の製造方法の一例を説明するためのもので、第２の製造工程を示す断面構造図。
【図４】この発明の第１の実施形態に係る半導体装置の製造方法の一例を説明するためのもので、第３の製造工程を示す断面構造図。
【図５】この発明の第１の実施形態に係る半導体装置の製造方法の一例を説明するためのもので、第４の製造工程を示す断面構造図。
【図６】この発明の第１の実施形態に係る半導体装置の製造方法の一例を説明するためのもので、第５の製造工程を示す断面構造図。
【図７】この発明の第１の実施形態に係る半導体装置の製造方法の一例を説明するためのもので、第６の製造工程を示す断面構造図。
【図８】この発明の第１の実施形態に係る半導体装置の製造方法の一例を説明するためのもので、第７の製造工程を示す断面構造図。
【図９】この発明の第１の実施形態の変形例１に係る半導体装置を示す断面構造図。
【図１０】この発明の第１の実施形態の変形例１に係る半導体装置の製造方法の一例を説明するためのもので、第１の製造工程を示す断面構造図。
【図１１】この発明の第１の実施形態の変形例２に係る半導体装置の製造方法の一例を説明するためのもので、第２の製造工程を示す断面構造図。
【図１２】この発明の第１の実施形態の変形例２に係る半導体装置を示す断面構造図。
【図１３】この発明の第１の実施形態の変形例２に係る半導体装置の製造方法の一例を説明するためのもので、第１の製造工程を示す断面構造図。
【図１４】この発明の第１の実施形態の変形例２に係る半導体装置の製造方法の一例を説明するためのもので、第２の製造工程を示す断面構造図。
【図１５】この発明の第２の実施形態に係る半導体装置を示す断面構造図。
【図１６】この発明の第２の実施形態に係る半導体装置の製造方法の一例を説明するためのもので、第１の製造工程を示す断面構造図。
【図１７】この発明の第２の実施形態に係る半導体装置の製造方法の一例を説明するためのもので、第２の製造工程を示す断面構造図。
【図１８】この発明の第２の実施形態に係る半導体装置の製造方法の一例を説明するためのもので、第３の製造工程を示す断面構造図。
【図１９】この発明の第２の実施形態の変形例３に係る半導体装置を示す断面構造図。
【図２０】この発明の第２の実施形態の変形例４に係る半導体装置を示す断面構造図。
【図２１】従来の半導体装置について説明するためのもので、ＭＯＳ型トランジスタの断面構造図。
【図２２】従来の半導体装置について説明するためのもので、シリサイド層を有するＭＯＳ型トランジスタの断面構造図。
【図２３】従来の半導体装置について説明するためのもので、シェアードコンタクトを有するＭＯＳ型トランジスタの断面構造図。
【符号の説明】
【００９５】
３１…Ｐ型シリコン基板（半導体基板）、３２…シリコン酸化膜（素子分離領域）、３３…ゲート酸化膜、３４…ゲート電極、３５…Ｎ型不純物拡散領域、３６…Ｎ＋型不純物拡散領域、３７…ＴＥＯＳ膜（第１の酸化膜）、３８…シリコン窒素膜、３９…ＴＥＯＳ膜（第１の酸化膜）、４０，４１…シリサイド層、４３…層間絶縁膜、５５…ライナーＳｉＮ膜。
【図１】
2005223196.tif 000003
【図２】
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【図３】
2005223196.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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