(57)【要約】【課題】  半導体集積回路における層毎、つまり大工程単位でのプロセス的な留意箇所を明らかにし、設計技術へフィードバックできるようにする半導体装置の製造方法及び集積回路寸法確認箇所抽出方法を提供する。【解決手段】  ＣＡＤツールで設計データを得る（Ｓ１１）。パターン寸法測定箇所選定条件を設定し、ＤＲＣ（デザインルールチェック）機能を働かせる（Ｓ１２）。パターン寸法測定箇所ファイルから次の３条件に相当する領域を抽出する。指定した下層領域との重なり部分を伴う所定層のパターンを有する領域（条件１）、間隔が指定した所定距離よりも小さいパターンを有する領域（条件２）、指定した単位区分範囲のパターン密度が所定値を超える領域（条件３）。この領域群に対し、ＬＲＣ（リソグラフィルールチェック）機能を通してパターン寸法測定箇所をさらに限定する（Ｓ１５）。【選択図】  図１
2005223252.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路の設計データに関しコンピュータ支援設計装置を利用したデザインルールチェック機能によって、所定条件に基づきフォトマスクまたはフォトマスクを用いて加工されたウェハ上のチップ領域のパターン寸法測定箇所を選定する第１工程と、
前記第１工程で得られたパターン寸法測定箇所に関し所定の回路領域について、下層領域との重なり部分を伴う所定層のパターンを有する第１領域群、間隔が所定距離よりも小さいパターンを有する第２領域群、単位区分範囲のパターン密度が所定値を超える第３領域群、のうち少なくとも一つの領域群に関するデータを抽出し、リソグラフィルールチェック機能を通して前記パターン寸法測定箇所をさらに限定する第２工程と、
前記第２工程で得られたパターン寸法測定箇所に応じたパターンデータをデータベース化する工程と、
を含み、前記パターンデータに応じて前記設計データまたはプロセス条件を可変とする半導体装置の製造方法。
【請求項２】
半導体集積回路の設計データに関しコンピュータ支援設計装置を利用したデザインルールチェック機能によって、所定条件に基づきフォトマスクまたはフォトマスクを用いて加工されたウェハ上のチップ領域のパターン寸法測定箇所を選定する第１工程と、
前記第１工程で得られたパターン寸法測定箇所に関し所定の回路領域について、下層領域との重なり部分を伴う所定層のパターンを有する第１領域群、間隔が所定距離よりも小さいパターンを有する第２領域群、単位区分範囲のパターン密度が所定値を超える第３領域群に関するデータをそれぞれ抽出する第２工程と、
前記第２工程で抽出された領域群の少なくとも一つの領域群についてリソグラフィルールチェック機能を通して前記パターン寸法測定箇所をさらに限定する第３工程と、
少なくとも前記第３工程で得られたパターン寸法測定箇所に応じたパターンデータをデータベース化する工程と、
を含み、前記パターンデータに応じて前記設計データまたはプロセス条件を可変とする半導体装置の製造方法。
【請求項３】
前記データベース化する工程は、前記第２工程及び前記第３工程で得られたパターン寸法測定箇所に応じたパターンデータをデータベース化することを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
半導体メモリ回路の設計データに関しコンピュータ支援設計装置を利用したデザインルールチェック機能によって、所定条件に基づきフォトマスクまたはフォトマスクを用いて加工されたウェハ上のＬＳＩチップ領域のパターン寸法測定箇所を選定する第１工程と、
前記第１工程で得られたパターン寸法測定箇所に関しメモリ周辺回路領域について、下層領域との重なり部分を伴う所定層のパターンを有する第１領域群、間隔が所定距離よりも小さいパターンを有する第２領域群、単位区分範囲のパターン密度が所定値を超える第３領域群、のうち少なくとも一つの領域群に関するデータを抽出し、リソグラフィルールチェック機能を通して前記パターン寸法測定箇所をさらに限定する第２工程と、
前記第２工程で得られたパターン寸法測定箇所に応じたパターンデータをデータベース化する工程と、
を含み、前記パターンデータに応じて前記設計データまたはプロセス条件を可変とする半導体装置の製造方法。
【請求項５】
半導体メモリ回路の設計データに関しコンピュータ支援設計装置を利用したデザインルールチェック機能によって、所定条件に基づきフォトマスクまたはフォトマスクを用いて加工されたウェハ上のＬＳＩチップ領域のパターン寸法測定箇所を選定する第１工程と、
前記第１工程で得られたパターン寸法測定箇所に関しメモリ周辺回路領域について、下層領域との重なり部分を伴う所定層のパターンを有する第１領域群、間隔が所定距離よりも小さいパターンを有する第２領域群、単位区分範囲のパターン密度が所定値を超える第３領域群に関するデータをそれぞれ抽出する第２工程と、
前記第２工程で抽出された領域群の少なくとも一つの領域群についてリソグラフィルールチェック機能を通して前記パターン寸法測定箇所をさらに限定する第３工程と、
少なくとも前記第３工程で得られたパターン寸法測定箇所に応じたパターンデータをデータベース化する工程と、
を含み、前記パターンデータに応じて前記設計データまたはプロセス条件を可変とする半導体装置の製造方法。
【請求項６】
前記データベース化する工程は、前記第２工程及び前記第３工程で得られたパターン寸法測定箇所に応じたパターンデータをデータベース化することを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
前記データベース化されたパターンデータを用いてシミュレーションによるプロセス検証を行う工程を含む請求項１〜６いずれか一つに記載の半導体装置の製造方法。
【請求項８】
半導体集積回路の設計データに関しコンピュータ支援設計装置を利用したデザインルールチェック機能によって、所定条件に基づきフォトマスクまたはフォトマスクを用いて加工されたウェハ上のＬＳＩチップ領域のパターン寸法測定箇所を選定する第１工程と、
前記第１工程で得られたパターン寸法測定箇所について、下層領域との重なり部分を伴う所定層のパターンを有する第１領域群、間隔が所定距離よりも小さいパターンを有する第２領域群、単位区分範囲のパターン密度が所定値を超える第３領域群、のうち少なくとも一つの領域群に関するデータを抽出する第２工程と、
を含む集積回路内の寸法確認箇所抽出方法。
【請求項９】
前記第２工程で抽出された領域群の少なくとも一つの領域群についてリソグラフィルールチェック機能を通して前記パターン寸法測定箇所をさらに限定する請求項８記載の集積回路内の寸法確認箇所抽出方法。
【請求項１０】
前記第１工程または前記第２工程は、半導体メモリ回路のメモリ周辺回路の領域について実施される請求項８または９記載の集積回路内の寸法確認箇所抽出方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置製造に係り、特にフォトリソグラフィ技術を利用して加工される集積回路パターンの寸法について、設計に対する実際の加工の評価を検証し信頼性を向上させる半導体装置の製造方法及び集積回路内の寸法確認箇所抽出方法に関する。
【背景技術】
【０００２】
半導体集積回路の微細加工が進むにつれ、チップ領域内部のパターン仕上がり寸法が設計時の許容範囲を超えた大きな差を生じさせる懸念がある。対策として、チップ領域内部の要所のパターン寸法をフォトマスクあるいは加工後のウェハで実際に測定する手法がある。これにより、フォトマスク及び加工後の品質保証を得る技術である。しかし、適切な測定箇所の選定には長時間、コスト高、ミスが発生する等、問題がある。
【０００３】
ＤＲＣ（Design Rule Check）は、ＣＡＤ（Computer Aided Design）ツールを用いて自動的にパターン寸法測定箇所を選定する。これにより、半導体集積回路パターンにおける、幅、スペースのチェックが可能である。しかし、実際には時間的制約から、ＤＲＣで抽出される多数箇所を限定的に寸法測定しなければならない。多数の寸法測定箇所候補から自動的に高速かつ適切に測定箇所を選定する技術の開示は、例えば特許文献１にある。
【特許文献１】特開２００３−９８６５１号公報（第４頁、図２）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
メモリ回路、例えばＲＡＭ（Random Access Memory）データの場合、メモリセルを構成するパターン寸法は厳しく管理されている。それに比べてメモリ周辺回路は使用可能な面積が非常に小さいにもかかわらず、寸法形状確認部位における要所は明確な定義無しに選定される。例えば［特許文献１］のような技術を用いたとしても、パターン幅、間隔、長さ等数値的に限定しつつ、フォトマスク内、あるいは加工後ウェハに均一に分散するように特定個数の寸法測定箇所を選定することになる。設計段階で認識し易い留意箇所と、実際プロセス的に厳しい留意箇所は異なることがある。プロセス的に厳しい留意箇所は、埋め込み特性や段差特性を考慮した３次元的箇所も考慮に入れなければならない。後工程に到達した時点で問題点が噴出してしまうこともある。さらには量産段階で大きな問題に発展する恐れがある。
【０００５】
本発明は上記のような事情を考慮してなされたもので、半導体集積回路における層毎、つまり大工程単位でのプロセス的な留意箇所を明らかにし、設計技術へフィードバックできるようにする半導体装置の製造方法及び集積回路寸法確認箇所抽出方法を提供しようとするものである。
【課題を解決するための手段】
【０００６】
本発明に係る半導体装置の製造方法は、半導体集積回路の設計データに関しコンピュータ支援設計装置を利用したデザインルールチェック機能によって、所定条件に基づきフォトマスクまたはフォトマスクを用いて加工されたウェハ上のチップ領域のパターン寸法測定箇所を選定する第１工程と、前記第１工程で得られたパターン寸法測定箇所に関し所定の回路領域について、下層領域との重なり部分を伴う所定層のパターンを有する第１領域群、間隔が所定距離よりも小さいパターンを有する第２領域群、単位区分範囲のパターン密度が所定値を超える第３領域群、のうち少なくとも一つの領域群に関するデータを抽出し、リソグラフィルールチェック機能を通して前記パターン寸法測定箇所をさらに限定する第２工程と、前記第２工程で得られたパターン寸法測定箇所に応じたパターンデータをデータベース化する工程と、を含み、前記パターンデータに応じて前記設計データまたはプロセス条件を可変とする。
【０００７】
上記本発明に係る半導体装置の製造方法によれば、半導体集積回路の設計データについて、まず、第１工程としてデザインルールチェックをする。これにより、パターン寸法測定箇所は、条件に応じた幅、スペースチェックにより選定される。第２工程では、選定されたパターン寸法測定箇所について、所定条件にて次の領域群の少なくともいずれか一つがピックアップされる。すなわち、下層領域との重なり部分をピックアップする第１領域群、小さい間隔（スペース）をピックアップする第２領域群、パターン密度の高い部分をピックアップする第３領域群である。このような所定の領域群に関するデータを抽出し、リソグラフィルールチェック機能を通してさらに選定を絞り込む。これにより、プロセス的に厳しい真の懸念ポイントをデータベース化していく。
【０００８】
本発明に係る半導体装置の製造方法は、半導体集積回路の設計データに関しコンピュータ支援設計装置を利用したデザインルールチェック機能によって、所定条件に基づきフォトマスクまたはフォトマスクを用いて加工されたウェハ上のチップ領域のパターン寸法測定箇所を選定する第１工程と、前記第１工程で得られたパターン寸法測定箇所に関し所定の回路領域について、下層領域との重なり部分を伴う所定層のパターンを有する第１領域群、間隔が所定距離よりも小さいパターンを有する第２領域群、単位区分範囲のパターン密度が所定値を超える第３領域群に関するデータをそれぞれ抽出する第２工程と、前記第２工程で抽出された領域群の少なくとも一つの領域群についてリソグラフィルールチェック機能を通して前記パターン寸法測定箇所をさらに限定する第３工程と、少なくとも前記第３工程で得られたパターン寸法測定箇所に応じたパターンデータをデータベース化する工程と、を含み、前記パターンデータに応じて前記設計データまたはプロセス条件を可変とする。
【０００９】
また、上記本発明に係る半導体装置の製造方法について、前記データベース化する工程は、前記第２工程及び前記第３工程で得られたパターン寸法測定箇所に応じたパターンデータをデータベース化することを特徴とする。
【００１０】
上記本発明に係る半導体装置の製造方法によれば、半導体集積回路の設計データについて、まず、第１工程としてデザインルールチェックをする。これにより、パターン寸法測定箇所は、条件に応じた幅、スペースチェックにより選定される。第２工程では、選定されたパターン寸法測定箇所について所定条件にてピックアップする。すなわち、下層領域との重なり部分をピックアップする第１領域群、小さい間隔（スペース）をピックアップする第２領域群、パターン密度の高い部分をピックアップする第３領域群である。第３工程では、上記領域群のうち少なくとも一つの領域群についてリソグラフィルールチェック機能を通し、さらに選定を絞り込む。これにより、プロセス的に厳しい真の懸念ポイントをデータベース化していく。
【００１１】
本発明に係る半導体装置の製造方法は、半導体メモリ回路の設計データに関しコンピュータ支援設計装置を利用したデザインルールチェック機能によって、所定条件に基づきフォトマスクまたはフォトマスクを用いて加工されたウェハ上のＬＳＩチップ領域のパターン寸法測定箇所を選定する第１工程と、前記第１工程で得られたパターン寸法測定箇所に関しメモリ周辺回路領域について、下層領域との重なり部分を伴う所定層のパターンを有する第１領域群、間隔が所定距離よりも小さいパターンを有する第２領域群、単位区分範囲のパターン密度が所定値を超える第３領域群、のうち少なくとも一つの領域群に関するデータを抽出し、リソグラフィルールチェック機能を通して前記パターン寸法測定箇所をさらに限定する第２工程と、前記第２工程で得られたパターン寸法測定箇所に応じたパターンデータをデータベース化する工程と、を含み、前記パターンデータに応じて前記設計データまたはプロセス条件を可変とする。
【００１２】
上記本発明に係る半導体装置の製造方法によれば、半導体メモリ回路の設計データについて、まず、第１工程としてデザインルールチェックをする。これにより、パターン寸法測定箇所は、条件に応じた幅、スペースチェックにより選定される。第２工程では、選定されたパターン寸法測定箇所におけるメモリ周辺回路領域について、次の領域群の少なくともいずれか一つがピックアップされる。すなわち、下層領域との重なり部分をピックアップする第１領域群、小さい間隔（スペース）をピックアップする第２領域群、パターン密度の高い部分をピックアップする第３領域群である。このような所定の領域群に関するデータを抽出し、リソグラフィルールチェック機能を通してさらに選定を絞り込む。これにより、寸法形状確認部位の疎かであったメモリ周辺回路領域に関し、プロセス的に厳しい真の懸念ポイントをデータベース化していく。
【００１３】
本発明に係る半導体装置の製造方法は、半導体メモリ回路の設計データに関しコンピュータ支援設計装置を利用したデザインルールチェック機能によって、所定条件に基づきフォトマスクまたはフォトマスクを用いて加工されたウェハ上のＬＳＩチップ領域のパターン寸法測定箇所を選定する第１工程と、前記第１工程で得られたパターン寸法測定箇所に関しメモリ周辺回路領域について、下層領域との重なり部分を伴う所定層のパターンを有する第１領域群、間隔が所定距離よりも小さいパターンを有する第２領域群、単位区分範囲のパターン密度が所定値を超える第３領域群に関するデータをそれぞれ抽出する第２工程と、前記第２工程で抽出された領域群の少なくとも一つの領域群についてリソグラフィルールチェック機能を通して前記パターン寸法測定箇所をさらに限定する第３工程と、少なくとも前記第３工程で得られたパターン寸法測定箇所に応じたパターンデータをデータベース化する工程と、を含み、前記パターンデータに応じて前記設計データまたはプロセス条件を可変とする。
【００１４】
また、上記本発明に係る半導体装置の製造方法において、前記データベース化する工程は、前記第２工程及び前記第３工程で得られたパターン寸法測定箇所に応じたパターンデータをデータベース化することを特徴とする。
【００１５】
上記本発明に係る半導体装置の製造方法によれば、半導体メモリ回路の設計データについて、まず、第１工程としてデザインルールチェックをする。これにより、パターン寸法測定箇所は、条件に応じた幅、スペースチェックにより選定される。第２工程では、選定されたパターン寸法測定箇所におけるメモリ周辺回路領域について、所定条件にてピックアップする。すなわち、下層領域との重なり部分をピックアップする第１領域群、小さい間隔（スペース）をピックアップする第２領域群、パターン密度の高い部分をピックアップする第３領域群である。第３工程では、上記領域群のうち少なくとも一つの領域群についてリソグラフィルールチェック機能を通し、さらに選定を絞り込む。これにより、寸法形状確認部位の疎かであったメモリ周辺回路領域に関し、プロセス的に厳しい真の懸念ポイントをデータベース化していく。
【００１６】
上記したそれぞれ本発明に係る半導体装置の製造方法において、前記データベース化されたパターンデータを用いてシミュレーションによるプロセス検証を行う工程を含む。これにより、設計段階において、ウェハ製品上の評価に高信頼性をもたらす。量産化への時間短縮に寄与する。
【００１７】
本発明に係る集積回路内の寸法確認箇所抽出方法は、半導体集積回路の設計データに関しコンピュータ支援設計装置を利用したデザインルールチェック機能によって、所定条件に基づきフォトマスクまたはフォトマスクを用いて加工されたウェハ上のＬＳＩチップ領域のパターン寸法測定箇所を選定する第１工程と、前記第１工程で得られたパターン寸法測定箇所について、下層領域との重なり部分を伴う所定層のパターンを有する第１領域群、間隔が所定距離よりも小さいパターンを有する第２領域群、単位区分範囲のパターン密度が所定値を超える第３領域群、のうち少なくとも一つの領域群に関するデータを抽出する第２工程と、を含む。
【００１８】
上記本発明に係る集積回路内の寸法確認箇所抽出方法によれば、半導体集積回路の設計データについて、まず、第１工程としてデザインルールチェックをする。これにより、パターン寸法測定箇所は、条件に応じた幅、スペースチェックにより選定される。次に、第２工程として、上記選定されたパターン寸法測定箇所について、下層領域との重なり部分をピックアップする第１領域群、小さい間隔（スペース）をピックアップする第２領域群、パターン密度の高い部分をピックアップする第３領域群の中の少なくともいずれか一つがデータ抽出される。懸念される寸法形状確認部位の最適な絞り込みに寄与する。
【００１９】
なお、上記本発明に係る集積回路内の寸法確認箇所抽出方法は、好ましくは次の特徴を有して懸念される寸法形状確認部位の最適な絞り込みを達成する。
前記第２工程で抽出された領域群の少なくとも一つの領域群についてリソグラフィルールチェック機能を通して前記パターン寸法測定箇所をさらに限定する。
前記第１工程または前記第２工程は、半導体メモリ回路のメモリ周辺回路の領域について実施される。
【発明を実施するための形態】
【００２０】
図１は、本発明の第１実施形態に係る半導体装置の製造方法の要部を工程順に示す流れ図である。実現しようとする半導体集積回路に関し、ＣＡＤツール、いわゆるコンピュータ支援設計装置を利用し、設計データを得る（Ｓ１１）。フォトマスクまたはフォトマスクを用いて加工されたウェハ上のチップ領域で懸念すべきパターン寸法測定箇所選定条件を設定し、この条件に基づき、ＤＲＣ、すなわちデザインルールチェック機能を働かせる（Ｓ１２）。これにより、設計データのパターンレイアウトデータからパターン寸法測定箇所が選定される（Ｓ１３）。
【００２１】
次に、パターン寸法測定箇所ファイルから所定条件の領域群に関するデータを抽出する。ここでは、次のような３条件が準備されている。条件１として、指定した下層領域との重なり部分を伴う所定層のパターンを有する領域、条件２として、間隔が指定した所定距離よりも小さいパターンを有する領域、条件３として、指定した単位区分範囲のパターン密度が所定値を超える領域である。各条件に相当する領域についてそれぞれ、条件１は第１領域群、条件２は第２領域群、条件３は第３領域群としてファイルされる（Ｓ１４）。条件１〜３のうち、少なくともいずれか一つを設定して検出することが重要である。
【００２２】
上記のような領域群に関するデータを抽出し、ＬＲＣ（Lithography Rule Check）、いわゆるリソグラフィルールチェック機能を通してパターン寸法測定箇所をさらに限定する（Ｓ１５）。ＬＲＣは、ＯＲＣ（Optical Rule Check）とも呼ばれ、フォトレジストパターンの精度、すなわち、フォトマスク上のパターンとそれに対して所定条件に基づき縮退を見込んだフォトレジストパターンとの形状差を検査する。すなわち、設定する許容範囲外の形状差となるデータを有する箇所についてピックアップする。
【００２３】
上記リソグラフィルールチェック機能を通してさらに限定されたパターンデータは、パターン寸法測定箇所としてデータベース化される（Ｓ１６）。特に上記条件２，３に関る各領域群２，３のパターンデータは、リソグラフィルールチェックで絞り込まれ、パターン寸法測定箇所として重要なデータベースとなる。また、条件１〜３に応じてファイルされる各領域群１〜３（または各領域群の少なくともいずれか一つ）のパターンデータは、下位のデータベースとして格納してもよい（Ｓ１６ａ）。すなわち、集積回路内の寸法確認箇所抽出方法として、ＤＲＣ機能を利用後、上記第１〜第３領域群を抽出する。さらには、各領域群の少なくとも一つの領域群（または全領域群）についてＬＲＣ機能を通してパターン寸法測定箇所をさらに限定する。
【００２４】
このようにデータベース化されたパターン寸法測定箇所はプロセス的に厳しい真の懸念ポイントである。これにより、設計データまたはプロセス条件を可変とする。つまり、このようなパターン寸法測定または確認箇所の抽出は、集積回路における層毎、つまり大工程単位で行うことができる。これにより、プロセス的な留意箇所を明らかにし、設計技術へフィードバックできる（Ｓ１７）。すなわち、実際の製造に移行する前段階での設計データまたはプロセス条件について再確認、再検討の指針となる。また、シミュレーションによるプロセス検証に利用でき、半導体ウェハ上に形成する集積回路の評価につなげていくことができる。そして、実際のフォトマスクまたはフォトマスクを用いて加工されたウェハ上のチップ領域での検査箇所として大いに利用可能である。これにより、設計側への再確認、再検討、プロセス条件の最適化、設計から量産に移行するまでの時間の短縮に寄与する。
【００２５】
図２は、本発明の第２実施形態に係る半導体装置の製造方法の要部を工程順に示す流れ図である。また、図３（ａ）〜（ｃ）は、それぞれ回路パターンイメージの具体例を示す平面図、図４は、ＬＲＣのパターンイメージの具体例を示す平面図である。図３（ａ）において、チップ領域３１は、メモリセルアレイ領域３２と、斜線表示のメモリ周辺回路３３を含む。図３（ｂ）は、メモリ周辺回路３３内部の一部領域であり、アクティブ領域３４上方に重なる部分を有するポリシリコン層３５が表示されている。図３（ｃ）は、メモリ周辺回路３３内部の一部領域であり、単位区分範囲のパターン密度、ここではポリシリコン層３５のパターン密度が把握できるよう表示されている。また、図４において、実線パターン４１はＣＡＤデータイメージ、破線パターン４２は、ＬＲＣデータイメージの表示である。パターン長さ、コンタクト部４３の形成位置等、パターン精度の問題把握に寄与する。
【００２６】
図２において、半導体メモリ回路の設計データ、例えばＲＡＭデータをＣＡＤツールで得る（Ｓ２１）。フォトマスクまたはフォトマスクを用いて加工されたウェハ上のチップ領域で懸念すべきパターン寸法測定箇所選定条件を設定し、この条件に基づき、ＤＲＣ、すなわちデザインルールチェック機能を働かせる（Ｓ２２）。これにより、設計データのパターンレイアウトデータからパターン寸法測定箇所が選定される。このとき、メモリ周辺回路についてのみデータを抽出する（Ｓ２３）。
【００２７】
次に、メモリ周辺回路におけるパターン寸法測定箇所ファイルから所定条件の領域群に関するデータを抽出する。図３（ａ）〜（ｃ）に示すように、ここではポリシリコン層３５について、次のような３条件を設定する。条件１として、下層のアクティブ領域３４との重なり部分を伴うポリシリコン層３５のパターンを有する領域、条件２として、隣り合うポリシリコン層３５の間隔が０．２０μｍ以下のパターンを有する領域、条件３として、２５μｍ２（５μｍ×５μｍ）区分範囲のポリシリコン層３５のパターン密度が０．５以上の領域である。因みに条件１または２における領域は、相当ポイントを含む１．５μｍ×１．５μｍ程度の面積を指定範囲とすればよい。各条件に相当する領域についてそれぞれ、条件１は第１領域群、条件２は第２領域群、条件３は第３領域群としてファイルされる（Ｓ２４）。各条件で用いる数値は上記に限らず設計に合わせて変更可能である。条件１〜３のうち、少なくともいずれか一つを設定して検出することが重要である。
【００２８】
上記のような領域群に関するデータを抽出し、ＬＲＣ、いわゆるリソグラフィルールチェック機能を通してパターン寸法測定箇所をさらに限定する（Ｓ２５）。これにより、フォトレジストパターンの精度、すなわち、ＣＡＤデータとしてのフォトマスク上のパターン（４１）とそれに対して所定条件に基づき縮退を見込んだフォトレジストパターン（４２）との形状差を検査する。例えばマスクサイズの１／４縮小投影で３０ｎｍ以上の誤差が現出されるデータを有する箇所についてピックアップする。
【００２９】
上記リソグラフィルールチェック機能を通してさらに限定されたパターンデータは、パターン寸法測定箇所としてデータベース化される（Ｓ２６）。特に上記条件２，３に関る各領域群２，３のパターンデータは、リソグラフィルールチェックで絞り込まれ、パターン寸法測定箇所として重要なデータベースとなる。また、条件１〜３に応じてファイルされる各領域群１〜３（または各領域群の少なくともいずれか一つ）のパターンデータは、下位のデータベースとして格納してもよい（Ｓ２６ａ）。すなわち、メモリ周辺回路内の寸法確認箇所抽出方法として、ＤＲＣ機能を利用後、上記第１〜第３領域群を抽出する。さらには、各領域群の少なくとも一つの領域群（または全領域群）についてＬＲＣ機能を通してパターン寸法測定箇所をさらに限定する。
【００３０】
このようにデータベース化されたパターン寸法測定箇所は、メモリ周辺回路におけるプロセス的に厳しい真の懸念ポイントである。このようなパターン寸法測定または確認箇所の抽出は、ポリシリコン層だけではなく、集積回路における層毎、つまり大工程単位で行うことができる。これにより、プロセス的な留意箇所を明らかにし、設計データまたはプロセス条件を可変とする。すなわち、設計技術へフィードバックできる（Ｓ２７）。実際の製造に移行する前段階での設計データまたはプロセス条件について再確認、再検討の指針となる。また、シミュレーションによるプロセス検証に利用でき、半導体ウェハ上に形成する集積回路の評価につなげていくことができる。そして、実際のフォトマスクまたはフォトマスクを用いて加工されたウェハ上のチップ領域での検査箇所として大いに利用可能である。これにより、設計側への再確認、再検討、プロセス条件の最適化、設計から量産に移行するまでの時間の短縮に寄与する。
【００３１】
以上説明したように本発明によれば、半導体集積回路の設計データについて、まず、第１工程としてデザインルールチェックをする。これにより、パターン寸法測定箇所は、条件に応じた幅、スペースチェックにより選定される。第２工程では、選定されたパターン寸法測定箇所について、所定条件にて次の領域群の少なくともいずれか一つがピックアップされる。すなわち、下層領域との重なり部分をピックアップする第１領域群、小さい間隔（スペース）をピックアップする第２領域群、パターン密度の高い部分をピックアップする第３領域群である。このような所定の領域群に関するデータを抽出し、リソグラフィルールチェック機能を通してさらに選定を絞り込む。これにより、プロセス的に厳しい真の懸念ポイントをデータベース化していく。また、特に半導体メモリ回路の設計データについて、寸法形状確認部位の疎かであったメモリ周辺回路領域のプロセス的に厳しい真の懸念ポイントをデータベース化していく。
【００３２】
上記のように抽出された懸念ポイントは、シミュレーションによるプロセス検証に利用し、半導体ウェハ上に形成する集積回路の評価につなげていくことができる。これにより、設計側への再確認、再検討、プロセス条件の最適化、設計から量産に移行するまでの時間の短縮に寄与する。この結果、半導体集積回路における層毎、つまり大工程単位でのプロセス的な留意箇所を明らかにし、設計技術へフィードバックできるようにする半導体装置の製造方法及び集積回路寸法確認箇所抽出方法が提供できる。
【図面の簡単な説明】
【００３３】
【図１】第１実施形態に係る半導体装置の製造方法の要部を工程順に示す流れ図。
【図２】第２実施形態に係る半導体装置の製造方法の要部を工程順に示す流れ図。
【図３】回路パターンイメージの具体例を示す各平面図。
【図４】ＬＲＣのパターンイメージの具体例を示す平面図。
【符号の説明】
【００３４】
Ｓ１１〜Ｓ１６、Ｓ２１〜Ｓ２６…処理ステップ、３１…チップ領域、３２…メモリセルアレイ領域、３３…メモリ周辺回路、３４…アクティブ領域、３５…ポリシリコン層、４１…ＣＡＤデータイメージ、４２…ＬＲＣデータイメージ、４３…コンタクト部。
【図１】
2005223252.tif 000003
【図２】
2005223252.tif 000004
【図３】
2005223252.tif 000005
【図４】
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