(57)【要約】      （修正有）【課題】キャパシタを有する半導体素子およびその製造方法の提供。【解決手段】基板１００上に形成された下部層間絶縁膜１０２を貫通して２次元的に配置された複数個の埋没コンタクトプラグ１０６を含み、モールド層１１０が下部層間絶縁膜１０２および埋没コンタクトプラグ１０６を覆い、モールド層１１０は複数個の埋没コンタクトプラグ１０６を同時に露出させる開口部１１５を有する。露出された埋没コンタクトプラグ１０６の上部面と接続する支持部および、支持部のエッジから隣接した開口部の内側壁に沿って上に延長された壁部を含む複数個の下部電極が配置される素子。開口部の埋没コンタクトプラグ１０６を同時に露出させることによって、開口部の幅を広げ、開口部内に形成された誘電膜１２７を厚くすることで、誘電膜１２７の信頼性を向上させる。【選択図】図３
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【特許請求の範囲】
【請求項１】
少なくとも一つの絶縁膜を貫通する開口部を形成する段階と、
下部導電膜をパターニングして前記開口部内に複数個の下部電極を形成する段階と、
前記開口部内の前記下部電極を有する積層されたキャパシタを形成する段階とを含むことを特徴とする半導体素子の形成方法。
【請求項２】
前記開口部はキャッピング膜およびモールド層を貫通して形成されることを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項３】
前記下部電極は導電性プラグ上に位置した支持部と、前記開口部の少なくとも一内側壁の一部に沿って延長された壁部とを含むように形成されることを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項４】
前記下部電極を形成する段階は、
前記開口部の少なくとも一内側壁上に前記下部導電膜をコンフォマルに形成する段階と、
前記下部導電膜をパターニングして前記下部電極を形成する段階とを含むことを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項５】
前記下部導電膜は等方性エッチングによってパターニングされることを特徴とする請求項４に記載の半導体素子の形成方法。
【請求項６】
前記下部導電膜は異方性エッチングによってパターニングされ、前記下部電極は前記開口部の少なくとも一つの傾いた内側壁に形成されることを特徴とする請求項４に記載の半導体素子の形成方法。
【請求項７】
前記開口部は少なくとも一つの傾いた内側壁を有するように形成することを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項８】
前記キャパシタを形成する段階は、
前記下部電極上に誘電膜を形成する段階と、
前記誘電膜上に上部電極を形成する段階とを含むことを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項９】
前記誘電膜はシリコン窒化膜に比べて高い誘電常数を有する高誘電膜、および強誘電体膜のうちで選択された一つで形成することを特徴とする請求項８に記載の半導体素子の形成方法。
【請求項１０】
前記上部電極は複数個の前記開口部上に連続して形成され、前記各開口部はそれの内に形成された複数個の積層されたキャパシタを有することを特徴とする請求項８に記載の半導体素子の形成方法。
【請求項１１】
前記上部電極は複数個の前記開口部内に形成された前記積層されたキャパシタのうち一方向に整列されたキャパシタ上に連続して配置されたことを特徴とする請求項８に記載の半導体素子の形成方法。
【請求項１２】
前記上部電極上に上部絶縁膜を形成する段階と、
前記開口部内に形成された前記上部絶縁膜を貫通して前記上部電極と接続された配線プラグを形成する段階とをさらに含むことを特徴とする請求項８に記載の半導体素子の形成方法。
【請求項１３】
前記上部電極上に上部絶縁膜を形成する段階と、
前記開口部の外部に配置され、モールド層上に配置された前記上部絶縁膜を貫通する配線プラグを形成する段階とをさらに含み、前記配線プラグは前記上部電極と接続することを特徴とする請求項８に記載の半導体素子の形成方法。
【請求項１４】
前記開口部はキャッピング膜およびモールド層を貫通して形成され、
前記積層されたキャパシタを形成した後に、前記下部電極、前記誘電膜および前記上部電極が前記開口部内に形成されるように前記キャッピング膜を露出させる平坦化工程を実行する段階をさらに含むことを特徴とする請求項８に記載の半導体素子の形成方法。
【請求項１５】
前記開口部はキャッピング膜およびモールド層を貫通して形成され、
前記下部電極、前記誘電膜および前記上部電極は前記キャッピング膜の一部上に形成されることを特徴とする請求項８に記載の半導体素子の形成方法。
【請求項１６】
緩衝絶縁膜で前記開口部を満たす段階をさらに含むことを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項１７】
上部電極で前記開口部を満たす段階をさらに含むことを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項１８】
前記開口部は四角形で形成され、前記各下部電極は前記開口部のコーナーに形成されることを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項１９】
前記開口部は溝型に形成され、前記下部電極は前記開口部の側壁に沿って形成されることを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項２０】
前記キャパシタはＤＲＡＭ素子または強誘電体記憶素子の一部であることを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項２１】
少なくとも一つの絶縁膜を貫通する開口部内に配置された複数個の下部電極と、
前記下部電極を各々含む複数個の積層されたキャパシタとを含むことを特徴とする半導体素子。
【請求項２２】
前記開口部はキャッピング膜およびモールド層を貫通することを特徴とする請求項２１に記載の半導体素子。
【請求項２３】
前記下部電極は導電性プラグ上に配置された支持部、および前記開口部の少なくとも一側壁の一部に沿って配置された壁部を含むことを特徴とする請求項２１に記載の半導体素子。
【請求項２４】
前記開口部は少なくとも一つの傾いた側壁を有することを特徴とする請求項２１に記載の半導体素子。
【請求項２５】
前記キャパシタは、
前記下部電極上に形成された誘電膜と、
前記誘電膜上に配置された上部電極とをさらに含むことを特徴とする請求項２１に記載の半導体素子。
【請求項２６】
前記誘電膜はシリコン窒化膜に比べて高い誘電常数を有する高誘電膜または強誘電体膜を含むことを特徴とする請求項２５に記載の半導体素子。
【請求項２７】
前記上部電極は複数個の開口部上に連続して配置され、前記各開口部はそれの内部に複数個の積層されたキャパシタを有することを特徴とする請求項２５に記載の半導体素子。
【請求項２８】
前記上部電極は複数個の前記開口部内に形成された前記積層されたキャパシタのうちに一方向に整列されたキャパシタ上に連続して配置されたことを特徴とする請求項２５に記載の半導体素子。
【請求項２９】
前記上部電極上に形成された上部絶縁膜と、
前記開口部内に形成された前記上部絶縁膜を貫通して前記上部電極と接続された配線プラグとをさらに含むことを特徴とする請求項２５に記載の半導体素子。
【請求項３０】
前記上部電極上に形成された上部絶縁膜と、
前記開口部の外部のモールド層上に形成された前記上部絶縁膜を貫通して前記上部電極と接続された配線プラグとをさらに含むことを特徴とする請求項２５に記載の半導体素子。
【請求項３１】
前記下部電極、前記誘電膜および前記上部電極は前記開口部内に含まれるように平坦化されたことを特徴とする請求項２５に記載の半導体素子。
【請求項３２】
前記開口部はキャッピング膜およびモールド層を貫通し、前記下部電極、前記誘電膜および前記上部電極は前記キャッピング膜の一部分上に形成されたことを特徴とする請求項２５に記載の半導体素子。
【請求項３３】
前記開口部を満たす緩衝絶縁膜をさらに含むことを特徴とする請求項２１に記載の半導体素子。
【請求項３４】
前記上部電極は前記開口部を満たすことを特徴とする請求項２１に記載の半導体素子。
【請求項３５】
前記開口部は四角形であり、前記各下部電極は前記開口部のコーナーに配置されたことを特徴とする請求項２１に記載の半導体素子。
【請求項３６】
前記開口部は溝型を有し、前記下部電極は前記開口部の両側壁に沿って配置されたことを特徴とする請求項２１に記載の半導体素子。
【請求項３７】
前記キャパシタはＤＲＡＭ素子、または強誘電体記憶素子の一部分であることを特徴とする請求項２１に記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子およびその製造方法に関するものであり、特に、キャパシタを有する半導体素子およびその製造方法に関するものである。
【背景技術】
【０００２】
一般的に、半導体素子のキャパシタは電荷を蓄積する特性のため、データを貯蔵する貯蔵要素として広く使われている。広く公知のように、ＤＲＡＭ素子、または強誘電体記憶素子の単位セルはデータ貯蔵要素としてキャパシタを使用する。
【０００３】
半導体素子の高集積化傾向に従って、ＤＲＡＭ素子、または強誘電体記憶素子では、キャパシタの静電容量が非常に重要な事項として台頭している。高集積化のためのサイズの減少によってキャパシタの静電容量が徐々に減少し、記憶セルに貯蔵されたデータを読み出すためのセンシングマージンもともに減少する。センシングマージンの減少はＤＲＡＭ素子、または強誘電体記憶素子の信頼性に大きい悪影響を与える。このような問題点を解決するために、より小さな平面積を有すると同時に、静電容量を増加させることができるキャパシタに対する研究が活発に遂行されている。
【０００４】
静電容量を増加させるために広く使われている方法としては、キャパシタの両電極が重なった面積を増加させる方法がある。高集積化のために、キャパシタの平面積が制限されている現状況で、キャパシタの高さを増加させることによって、両電極の重なった面積を増加させる方法が広く使われている。ＤＲＡＭ素子の場合、誘電膜の誘電常数を増加させて静電容量を増加させる方法も提案されている。
【０００５】
一方、特許文献１では、両電極間の重なった面積が増加したキャパシタの一形態を開示する。これを、図１を参照して説明する。
【０００６】
図１は従来の半導体素子のキャパシタを示す概略的な断面図である。
【０００７】
図１を参照すれば、半導体基板１０上に第１酸化膜１１が形成され、前記第１酸化膜１１を貫通して前記基板１０の所定領域と接続する導電性プラグ１２が配置される。前記第１酸化膜１１および導電性プラグ１２を覆う第２酸化膜１３が形成され、前記第２酸化膜１３を貫通して前記導電性プラグ１２を露出させるホール１４が形成される。前記ホール１４の内側壁および底面にコンフォマルな下部電極１５が配置される。誘電膜１６がコンフォマルに前記下部電極１５を覆い、前記誘電膜１６上に前記ホール１４を満たす上部電極１７が配置される。前記下部および上部電極１５、１７と前記誘電膜１６はキャパシタを構成する。
【０００８】
前記従来のキャパシタにおいて、前記下部電極１５は前記ホール１７の内側壁および底面にコンフォマルに形成された３次元構造を有する。これによって、前記電極１５、１７の間の重なった面積が増加する。また、特許文献１には前記誘電膜１６が高誘電膜により形成される例を開示する。したがって、前記キャパシタの静電容量が増加することができる。
【０００９】
しかし、前記電極１５、１７間の重なった面積を広げるためには、前記上部電極１７が前記ホール１４の内部に形成されなければならないので、前記下部電極１５および誘電膜１６の厚さの和は前記ホール１５の幅の１／２より小さくなければならない。さらに、前記上部電極１７を前記ホール１４に満たすためには、前記上部電極１７が満たされる空間が確保されなければならないので、前記下部電極１５および誘電膜１６の厚さの和は前記ホール１５の幅の１／２に比べて非常に小さくなければならない。このような理由によって、前記下部電極１５および誘電膜１６は非常に薄く形成される。
【００１０】
前記誘電膜１６の厚さが減少する場合、前記下部および上部電極１５、１７間の漏洩電流量が増加して前記キャパシタに貯蔵されたデータが消失される。このような理由によって、前記誘電膜１６の厚さを増加させれば、前記上部電極１７が前記ホール１４の内部に形成されない。これでは、前記電極１５、１７間の重なった面積が減少して静電容量がむしろ減少してしまう。
【００１１】
一方、前記特許文献１には前記誘電膜１６を強誘電体膜で形成する例を開示している。既に公知のように、強誘電体膜は外部電場の大きさと方向によって所定方向に分極される特性を有する。また、強誘電体膜は分極された後に、外部電場が除去されても、分極状態をそのまま維持する履歴現象（ｈｙｓｔｅｒｅｓｉｓ）を有する。このような強誘電体膜の分極（ｐｏｌａｒｉｚａｔｉｏｎ）履歴現象によって、強誘電体キャパシタを有する強誘電体記憶素子は電源供給が中断されても、貯蔵されたデータをそのまま維持する不揮発性の特性を有する。
【００１２】
しかし、強誘電体膜で形成された前記誘電膜１６の厚さが減少する場合、前記誘電膜１６の分極履歴現象が劣化される。例えば、前記誘電膜１６がおおよそ５００Å以下の厚さで形成される場合、前記誘電膜１６は分極履歴現象を失ってしまう。これによって、強誘電体記憶素子は固有の特性である不揮発性の特性を失ってしまう。
【００１３】
半導体素子の高集積化の傾向が進行している現時点で、前記ホール１４の幅はさらに減少している。したがって、前記誘電膜１６の厚さはさらに減少して半導体素子の信頼性、または特性が大きく劣化されてしまう。
【特許文献１】米国特許第６，５５９，４９７号
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明の課題は信頼性を向上させることができるキャパシタを有する半導体素子およびその製造方法を提供することにある。
【００１５】
本発明の他の課題は静電容量を増加させると同時に、信頼性を向上させることができるキャパシタを有する半導体素子およびその製造方法を提供することにある。
【００１６】
本発明のまた他の課題は高集積化に適するキャパシタを有する半導体素子およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１７】
上述の課題を解決するための半導体素子の形成方法を提供する。本発明の一実施形態による方法は、少なくとも一つの絶縁膜を貫通する開口部を形成し、下部導電膜をパターニングして前記開口部内に複数個の下部電極を形成し、前記開口部内の前記下部電極を有する積層されたキャパシタを形成する。
【００１８】
具体的に、前記開口部は半導体基板上に順次に形成されたモールド層およびキャッピング膜を貫通するように形成することができる。
【００１９】
一実施形態において、下部電極は導電性プラグ上に配置された支持部、および前記開口部の少なくとも一側壁の一部を沿って配置された壁部を含むことができる。また、前記開口部の少なくとも一側壁は傾くように形成されることができる。
【００２０】
一実施形態において、前記下部電極を形成する段階は、前記開口部の少なくとも一側壁上に下部導電膜をコンフォマルに形成する段階と、前記下部導電膜をパターニングして前記下部電極を形成する段階とを含むことができる。この時、前記下部導電膜は等方性エッチングによってパターニングされることができる。これと異なって、前記下部導電膜は異方性エッチングによってパターニングされることができる。この場合に、前記下部電極は前記開口部の少なくとも一つの傾いた内側壁に形成される。
【００２１】
一実施形態において、前記キャパシタを形成する段階は前記下部電極上に誘電膜を形成する段階と、前記誘電膜上に上部電極を形成する段階とを含むことができる。前記誘電膜はシリコン窒化膜に比べて高い誘電常数を有する高誘電膜、および強誘電体膜のうちで選択された一つで形成することができる。
【００２２】
一実施形態において、前記上部電極は複数個の前記開口部上に連続して形成されることができる。この時、前記各開口部はそれの内に形成された複数個の積層されたキャパシタを有する。これと異なって、前記上部電極は複数個の前記開口部内に形成された前記積層されたキャパシタのうちに一方向に整列されたキャパシタ上に連続して配置されるように形成されることができる。
【００２３】
一実施形態において、前記方法は、前記上部電極上に上部絶縁膜を形成する段階と、前記開口部内に形成された前記上部絶縁膜を貫通して前記上部電極と接続された配線プラグを形成する段階とをさらに含むことができる。これと異なって、前記方法は、前記上部電極上に上部絶縁膜を形成する段階と、前記開口部の外部に配置され、前記モールド層上に配置された前記上部絶縁膜を貫通する配線プラグを形成する段階とをさらに含み、前記配線プラグは前記上部電極と接続することをさらに含むことができる。
【００２４】
一実施形態において、前記開口部はキャッピング膜およびモールド層を貫通するように形成されることができる。この場合に、前記方法は、前記積層されたキャパシタを形成した後に、前記下部電極、前記誘電膜および前記上部電極が前記開口部内に形成されるように前記キャッピング膜を露出させる平坦化工程を実行する段階をさらに含むことができる。これと異なって、前記下部電極、前記誘電膜および前記上部電極は前記キャッピング膜の一部上に形成されることもできる。
【００２５】
一実施形態において、前記開口部は緩衝絶縁膜または上部電極で満たされることができる。
【００２６】
一実施形態において、前記開口部は四角形で形成されることができる。この場合に、前記各下部電極は前記開口部のコーナーに形成される。これと異なって、前記開口部は溝の形態で形成されることができる。この場合に、前記下部電極は前記開口部の側壁に沿って形成される。
【００２７】
上述の技術的課題を解決するための半導体素子を提供する。一実施形態による半導体素子は少なくとも一つの絶縁膜を貫通する開口部内に配置された複数個の下部電極、および前記下部電極を各々含む複数個の積層されたキャパシタを含む。
【００２８】
具体的に、前記下部電極は導電性プラグ上に配置された支持部、および前記開口部の少なくとも一側壁の一部に沿って配置された壁部を含むことができる。前記開口部は少なくとも一つの傾いた側壁を有することができる。前記開口部は四角形で形成されることができる。この場合に、前記各下部電極は前記開口部のコーナーに配置される。これと異なって、前記開口部は溝型であり得る。この場合に、前記下部電極は前記開口部の側壁に沿って配置されることができる。
【発明の効果】
【００２９】
本発明によれば、モールド層を貫通するストレージ開口部は２次元的に配列された埋没コンタクトプラグを同時に露出させる。これによって、前記ストレージ開口部の幅は従来ホールのそれに比べて非常に高い。その結果、前記ストレージ開口部内に形成された下部電極を覆う誘電膜は十分な厚さを有するように形成することができる。これによって、前記誘電膜を通じた上下部電極間の漏洩電流を最小化することができる。特に、前記誘電膜が強誘電体膜である場合、前記誘電膜の分極履歴現象が劣化される現象を防止することができる。
【００３０】
また、下部電極は前記埋没コンタクトプラグの上部面と接続する支持部と、前記支持部のエッジの一部から前記支持部に隣接した前記ストレージ開口部の側壁に沿って上に延長された壁部を含む。これによって、前記壁部の高さを増加させることによって、制限された面積で前記下部電極の面積を増加させることができる。
【００３１】
結果的に、前記キャパシタを有する半導体素子は向上した信頼性を有し、高集積化に非常に適する。
【発明を実施するための最良の形態】
【００３２】
以下、添付の図面を参照して本発明の望ましい実施形態を詳細に説明する。しかし、本発明はここで説明される実施形態に限定されず、他の形態に具体化されることもできる。むしろ、ここで紹介される実施形態は開示された内容が徹底して完全になれるように、そして当業者に本発明の思想を十分に伝達するために提供されるものである。図面において、層（または膜）および領域の厚さは明確性のために誇張されたものである。また、層（または膜）が他の層（または膜）または基板“上”にあると言及される場合に、それは他の層（または膜）または基板上に直接形成されることができるもの、またはそれらの間に第３の層（または膜）が介在されることができるものである。明細書の全体にわたって同一の参照番号に表示された部分は同一の構成要素を示す。
【００３３】
（第１実施形態）
図２は本発明の一実施形態による半導体素子を示す平面図であり、図３は図２のＩ−Ｉ’に沿って切断した断面図であり、図４は図２に示した半導体素子の下部電極を示す斜視図である。図２において、構成要素は便宜上、レイアウト形態に図示し、図４は本発明の特徴部であるキャパシタの下部電極を浮き彫りした図面である。
【００３４】
図２、図３および図４を参照すれば、半導体基板（１００、以下、基板という）上に下部層間絶縁膜１０２およびエッチング阻止膜１０４が順に積層される。前記エッチング阻止膜１０４および下部層間絶縁膜１０２内に埋没コンタクトホール１０５が配置される。前記埋没コンタクトホール１０５は前記エッチング阻止膜１０４および下部層間絶縁膜１０２を連続して貫通して前記基板１００の所定領域を露出させる。前記埋没コンタクトホール１０５は行方向および列方向に沿って２次元的に配列されている。前記行方向はＸ軸と平行し、前記列方向はＹ軸と平行する。順次に積層された埋没コンタクトプラグ１０６および酸素バリヤパターン１０８が前記埋没コンタクトホール１０５を満たす。前記酸素バリヤパターン１０８は省略されてもよい。この場合、前記埋没コンタクトプラグ１０６だけが前記埋没コンタクトホール１０５を満たす。前記埋没コンタクトプラグ１０６が接続する基板１００には電界効果トランジスタ（不図示）のソース／ドレイン領域が配置されることができる。前記電界効果トランジスタはＤＲＡＭ素子の単位セルまたは強誘電体記憶素子の単位セルに含まれることができる。
【００３５】
前記下部層間絶縁膜１０２はシリコン酸化膜からなることができ、前記埋没コンタクトプラグ１０６は導電膜であるドーピングされたポリシリコンまたは導電性金属含有物質からなることができる。導電性金属含有物質はタングステンのような金属、窒化チタン、窒化タンタルのような導電性金属窒化物、またはタングステンシリサイドのような金属シリサイドのうちで選択された一つであることができる。前記酸素バリヤパターン１０８は酸素の浸透を防止することができる導電膜、例えば、窒化チタン、窒化タンタルなどの導電性金属窒化物またはイリジウム酸化膜などの導電性金属酸化物などからなることができる。
【００３６】
前記エッチング阻止膜１０４および酸素バリヤパターン１０８を覆うモールド層１１０が配置される。前記モールド層１１０上にキャッピング膜１１２が配置されることができる。前記モールド層１１０はシリコン酸化膜からなることができる。前記エッチング阻止膜１０４は前記モールド層１１０に対してエッチング選択比を有する絶縁膜からなる。
【００３７】
前記キャッピング膜１１２およびモールド層１１０内に複数個のストレージ開口部１１５が配置される。前記ストレージ開口部１１５も行方向および列方向に沿って配列されることができる。前記各ストレージ開口部１１５は前記酸素バリヤパターン１０８のうちで互いに隣接した複数個の酸素バリヤパターン１０８を同時に露出させるホール形態である。具体的に、前記ストレージ開口部１１５は互いに隣接した４個の酸素バリヤパターン１０８を同時に露出させることが望ましい。前記露出された４個の酸素バリヤパターン１０８は行方向および列方向に沿って２次元的に配列されている。すなわち、前記露出された４個の酸素バリヤパターン１０８は（２，２）型の行列に配列されている。前記ストレージ開口部１１５は前記露出された４個の酸素バリヤパターン１０８に対応する４個の内部コーナーを有することが望ましい。図面において、前記コーナーは角をなした形態で図示されているが、前記コーナーは丸みを帯びた形態であってもよい。前記露出された４個の酸素バリヤパターン１０８は各々前記ストレージ開口部１１５の前記４個のコーナーに隣接して配置されることが望ましい。
【００３８】
前記各酸素バリヤパターン１０８上に下部電極１２５が配置される。すなわち、前記ストレージ開口部１１５内に前記露出された４個の酸素バリヤパターン１０８に各々対応する４個の下部電極１２５が互いに離隔されて配置される。前記下部電極１２５は前記酸素バリヤパターン１０８の上部面と接続する支持部１２２および前記支持部１２２のエッジの一部から上に延長された壁部１２３を含む。前記壁部１２３は前記ストレージ開口部１１５の内側壁の一部に沿って上に延長される。特に、前記壁部１２３は前記ストレージ開口部１１５のコーナーに沿って上に延長されることが望ましい。これによって、図４に示したように、前記４個の下部電極１２５が前記ストレージ開口部１１５の中央部を中心に互いに対称的に配置される。前記下部電極１２５は側壁の一部がオープンされたシリンダ形態になる。
【００３９】
前記壁部１２３の最上部は横に突き出されて前記キャッピング膜１１２の上部面にかかる。もちろん、前記下部電極１２５は隣り合うストレージ開口部１１５内の下部電極１２５とも離隔されている。すなわち、前記基板１００上に形成されたすべての下部電極１２５は互いに離隔されて電気的に断絶されている。
【００４０】
前記下部電極１２５はイリジウムＩｒ、ルテニウムＲｕまたは白金Ｐｔなどの貴金属を含むことができる。また、前記下部電極１２５は順次に積層された接着層、バリヤ層および貴金属層を含むことができる。例えば、前記接着層はチタンまたはタンタルからなることができ、前記バリヤ層は窒化チタン、窒化タンタル、窒化アルミニウムシリコンまたは窒化タングステンなどの導電性金属窒化物からなることができる。前記下部電極１２５のバリヤ層は前記下部電極１２５と前記埋没コンタクトプラグ１０６との間の界面に酸素が浸透することを防止する役割を果たすことができる。この場合に、前記酸素バリヤパターン１０８は省略されることもできる。
【００４１】
十分な厚さを有するコンフォマルな誘電膜１２７が前記下部電極１２５を覆う。前記誘電膜１２７はシリコン窒化膜に比べて高い誘電常数を有する高誘電膜からなることができる。例えば、前記誘電膜１２７は酸化アルミニウム、酸化ハフニウム、酸化チタン、またはそれらの組み合わせからなることができる。これと異なって、前記誘電膜１２７は強誘電体膜からなることができる。例えば、前記誘電膜１２７はＳｒＴｉＯ３、ＢａＴｉＯ３、ＢＳＴ、ＰＺＴ、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）、ＰＬＺＴ（（Ｐｂ、Ｌａ）（Ｚｒ、Ｔｉ）Ｏ３）、（（Ｐｂ、Ｃａ）（Ｚｒ、Ｔｉ）Ｏ３）、Ｂｉ４Ｔｉ３Ｏ１２、ＢＬＴ（ＢｉＬａＴｉＯ３）、またはこれらの組み合わせ物質からなることができる。前記誘電膜１２７がＰＺＴ膜からなる場合、前記エッチング阻止膜１０４およびキャッピング膜１１２はＰＺＴの結晶成長を促進する絶縁膜からなることができる。例えば、前記エッチング阻止膜１０４およびキャッピング膜１１２はＴｉＯ２からなることができる。ＴｉＯ２はシリコン酸化膜に対してエッチング選択比を有するだけでなく、前記ＰＺＴ膜の結晶成長を促進させる。前記誘電膜１２７がＰＺＴ膜を除いた上述の他の物質からなる場合、前記エッチング阻止膜１０４はシリコン窒化膜からなることができる。この時、前記キャッピング膜１１２はシリコン窒化膜からなるか、省略されることもできる。
【００４２】
前記誘電膜１２７上に前記下部電極１２５を覆う上部電極１３０ａが配置される。前記上部電極１３０ａは前記下部電極１２５の壁部１２３および支持部１２２を全部覆う。前記上部電極１３０ａは前記基板１００のセルブロック（不図示）内のすべての下部電極１２５を覆う形態であり得る。これと異なって、前記上部電極１３０ａは図５に示したように、前記各ストレージ開口部１１５内に位置した前記４個の下部電極１２５を覆う形態であり得る。すなわち、前記基板１００上には前記ストレージ開口部１１５に各々対応する複数個の前記上部電極１３０ａが配置される。前記上部電極１３０ａは互いに離隔されて孤立した形態であり得る。前記上部電極１３０ａは行方向および列方向に沿って２次元的に配列されている。前記上部電極１３０ａもそれの最上部から横に突き出されて前記キャッピング膜１１２にかかられる形態であり得る。前記上部電極１３０ａはイリジウムＩｒ、ルテニウムＲｕまたは白金Ｐｔなどの貴金属を含むことができる。前記上部電極１３０ａはコンフォマルな形態であり得る。前記下部電極１２５、誘電膜１２７および上部電極１３０ａはキャパシタを構成する。
【００４３】
図示しないが、前記上部電極１３０ａを覆う保護層が基板１００の全面に配置されることができる。前記保護層は前記上部電極１３０ａおよび誘電膜１２７の特性が劣化される現象を防止する。前記保護層はＡｌ２Ｏ３、ＴｉＯ２またはそれらの組み合わせ膜からなることができる。
【００４４】
上部層間絶縁膜１３２が前記上部電極１３０ａを含んだ基板１００の全面を覆う。前記上部電極１３０ａがコンフォマルな形態の場合、前記上部層間絶縁膜１３２は前記ストレージ開口部１１５の残りの領域を満たすことができる。複数個の配線コンタクトホール１３３が前記上部層間絶縁膜１３２および保護層を貫通して各々前記上部電極１３０ａの所定領域を露出させる。前記各配線コンタクトホール１３３を満たす配線プラグ１３４が配置される。前記配線コンタクトホール１３３は前記上部電極１３０ａの中央部を露出させることができる。これによって、前記配線プラグ１３５は前記ストレージ開口部１１５の中央部に位置することができる。前記上部層間絶縁膜１３２上に前記配線プラグ１３４と電気的に接続する配線１３５が配置される。前記配線１３５は各列方向に沿って配列された複数個の配線プラグ１３４と電気的に接続する。前記配線１３５はプレートラインに該当する。
【００４５】
これと異なって、図示しないが、各列方向に沿って配列された複数個の前記上部電極１３０ａは前記列方向と平行に延長されて互いに電気的に接続される。この場合に、前記上部電極１３０ａがプレートラインに該当し、前記配線プラグ１３４および配線１３５は省略されることができる。
【００４６】
一方、前記上部電極１３０ａは前記ストレージ開口部１１５内の下部電極１２５を全部覆う。これと異なって、前記キャパシタの上部電極は前記ストレージ開口部１１５内の下部電極１２５の一部を覆うこともできる。これを図５、図６および図７を参照して説明する。
【００４７】
図５は本発明の一実施形態による半導体素子のうちに上部電極の他の形態を示す平面図であり、図６は図５のＩＩ−ＩＩ’に沿って切断した断面図である。
【００４８】
図５および図６を参照すれば、上部電極１３０ｂは互いに隣接した一対のストレージ開口部１１５の間に介在されたモールド層１１０の上部を横切って前記介在されたモールド層１１０の両側壁に接する下部電極１２５を覆う。具体的に、前記上部電極１３０ｂは前記介在されたモールド層１１０を隔てて、（２，２）型の行列に配列された４個の下部電極１２５を覆う。前記上部電極１３０ｂの中央部は前記介在されたモールド層１１０の上部に位置する。一つの前記ストレージ開口部１１５内には二つの上部電極１３０ｂの一部分が配置される。前記基板１００の上部には複数個の上部電極１３０ｂが行方向および列方向に沿って２次元的に配置される。
【００４９】
前記上部電極１３０ｂを覆う上部層間絶縁膜１３２を貫通して前記各上部電極１３０ｂの所定領域を露出させる配線コンタクトホール１３３’が配置される。前記配線コンタクトホール１３３’は前記上部電極１３０ｂの中央部を露出させることが望ましい。これによって、前記配線コンタクトホール１３３’の深さが減少してそれの縦横比が減少することができる。その結果、前記配線コンタクトホール１３３’の形成が容易になる。前記配線コンタクトホール１３３’を満たす配線プラグ１３４’が配置され、前記上部層間絶縁膜１３２上に前記配線プラグ１３４’と接続する配線１３５’が配置される。
【００５０】
図２乃至図４を参照して、上述のように、各列方向内に配列された上部電極１３０ｂは延長されて互いに連結されることができる。この場合に、前記配線プラグ１３４’および配線１３５’は省略されることもできる。
【００５１】
図７は本発明の一実施形態による半導体素子のうちに上部電極のまた他の形態を示す平面図である。
【００５２】
図７を参照すれば、上部電極１３０ｃは一つの列方向内に配列された複数個の下部電極１２５を覆うライン形態をなす。誘電膜１３７が非常に高い誘電常数を有する強誘電体膜である場合、隣り合うキャパシタ間の寄生キャパシタンスを減少させるためにプレートラインが一つの列方向内に配列されたキャパシタと接続することができる。
【００５３】
上述の構造の半導体素子において、前記ストレージ開口部１１５は複数個の酸素バリヤパターン１０８（または埋没コンタクトプラグ１０６）を露出させる。特に、前記ストレージ開口部１１５は（２，２）型の行列に配列された４個の酸素バリヤパターン１０８を露出させる。そして、前記下部電極１２５は前記ストレージ開口部１１５の内部コーナーに形成される。これによって、前記ストレージ開口部１１５は従来の下部電極が形成されるホールに比べて非常に広い幅を有するようになって前記誘電膜１２７は十分な厚さを有するように形成されることができる。また、前記誘電膜１２７が十分な厚さを有しても、前記上部電極１３０ａ、１３０ｂ、１３０ｃは前記下部電極１２５の壁部１２３および支持部１２２を全部覆う。結果的に、前記誘電膜１２７を通じた前記上部電極１３０ａ、１３０ｂ、１３０ｃと前記下部電極１２５間の漏洩電流を最小化することができる。特に、前記誘電膜１２７が強誘電体膜からなる場合、前記誘電膜１２７の分極履歴現象が劣化される現象を防止することができる。すなわち、前記キャパシタを有する半導体素子の信頼性を向上させることができる。また、前記下部電極１２５に含まれた壁部１２３の高さを増加させることによって、制限された平面積内で前記上下部電極１３０ａ、１２５間の重なった面積を増加させることができる。これによって、前記キャパシタの静電容量が増加し、前記キャパシタを有する半導体素子は高集積化に適する。
【００５４】
一方、図３に示した下部電極１２５および上部電極１３０ａはそれらの最上部が横に突き出されてキャッピング膜１１２にかかった形態である。これとは異なって、キャパシタの上下部電極は前記キャッピング膜１１２に対して平坦化された最上部面を有することができる。これを図８を参照して説明する。
【００５５】
図８は本発明の一実施形態による半導体素子の変形例を説明するために図２のＩ−Ｉ’に沿って切断された断面図である。
【００５６】
図８を参照すれば、下部電極１２５’の壁部１２３’は支持部１２２のエッジの一部分からストレージ開口部１１５の内部コーナーに沿って上に延長される。この時、前記壁部１２３’はキャッピング膜１１２の上部面に対して平坦化された最上部面を有する。前記ストレージ開口部１１５内に前記下部電極１２５’を順次に覆う誘電膜パターン１２７ａおよび上部電極１３０ａ’が配置される。前記誘電膜パターン１２７ａおよび上部電極１３０ａ’は一つの前記ストレージ開口部１１５内に孤立した形態を有し、前記キャッピング膜１１２の上部面に対して平坦化された最上部面を有する。前記誘電膜パターン１２７ａおよび上部電極１３０ａ’は前記ストレージ開口部１１５内の４個の下部電極１２５’を同時に覆う。前記誘電膜パターン１２７ａはコンフォマルな形態であり、十分な厚さを有する。前記上部電極１３０ａ’はコンフォームするか、または前記ストレージ開口部１１５を満たすことができる。図８では、前記上部電極１３０ａ’がコンフォマルな状態の場合を図示した。
【００５７】
前記上部電極１３０ａ’上に前記ストレージ開口部１１５を満たす緩衝絶縁パターン１４０ａが配置される。前記緩衝絶縁パターン１４０ａの上部面も前記第２キャッピング膜１１２に対して平坦化された最上部面を有する。前記上部電極１３０ａ’が前記ストレージ開口部１１５を満たす場合、前記緩衝絶縁パターン１４０ａは省略されることもできる。
【００５８】
図示しないが、前記基板１００の全面に、前記下部電極１２５’、誘電膜１２７ａおよび上部電極１３０ａ’を覆う保護層が配置されることができる。前記保護層はＡｌ２Ｏ３、ＴｉＯ２、またはそれらの組み合わせからなることができる。
【００５９】
上述の結果物を有する基板１００の全面を覆う上部層間絶縁膜１３２’が配置される。前記上部層間絶縁膜１３２’、保護層および緩衝絶縁膜パターン１４０ａを連続して貫通して前記上部電極１３０ａ’の所定領域を露出させる配線コンタクトホール１３３”を満たす配線プラグ１３４”が配置される。前記上部層間絶縁膜１３２’上に前記配線プラグ１３４”と接続する配線１３５”が配置される。
【００６０】
前記下部電極１２５’、誘電膜１２７ａおよび上部電極１３０ａ’および緩衝絶縁膜パターン１４０ａが全部前記キャッピング膜１１２の上部面に対して平坦化された最上部面を有する。したがって、パターンによって惹起されることができる段差発生を防止して半導体製品の生産性を向上させることができる。
【００６１】
図９Ａ乃至図１２Ａは本発明の一実施形態による半導体素子の製造方法を説明するための平面図であり、図９Ｂ乃至図１２Ｂは各々図９Ａ乃至図１２ＡのＩＩＩ−ＩＩＩ’に沿って切断した断面図である。
【００６２】
図９Ａおよび図９Ｂを参照すれば、基板１００上に下部層間絶縁膜１０２およびエッチング阻止膜１０４を順次に形成する。前記エッチング阻止膜１０４および下部層間絶縁膜１０２を連続してパターニングして前記基板１００の所定領域を露出させる埋め立てコンタクトホール１０５を形成する。前記埋め立てコンタクトホール１０５は行方向および列方向に沿って配列される。
【００６３】
前記各埋め立てコンタクトホール１０５を満たす埋没コンタクトプラグ１０６を形成する。前記埋没コンタクトプラグ１０６はドーピングされたポリシリコン、タングステンのような金属または、窒化チタン、窒化タンタルなどの導電性金属窒化物で形成することができる。
【００６４】
エッチバック工程などにより、前記埋没コンタクトプラグ１０６の上部を選択的に凹ませることができる。続いて、前記基板１００の全面に前記凹んだ領域を満たす酸素バリヤ層を形成し、前記酸素バリヤ層を前記エッチング阻止膜１０４が露出されるまで平坦化させて前記凹んだ埋没コンタクトプラグ１０６上に酸素バリヤパターン１０８を形成する。前記酸素バリヤパターン１０８は酸素の浸透を防止することができる導電膜、例えば、窒化チタンＴｉＮ、窒化タンタルＴａＮまたは窒化アルミニウムシリコンＡｌＳｉＮなどの導電性金属窒化物で形成されることができる。場合によって、前記リセス工程および酸素バリヤパターン１０８を形成する工程は省略されることもできる。
【００６５】
続いて、前記基板１００の全面にモールド層１１０およびキャッピング膜１１２を順次に形成する。前記下部層間絶縁膜１０２およびモールド層１１０はシリコン酸化膜で形成することができる。前記エッチング阻止膜１０４は前記モールド層１１０に対してエッチング選択比を有する絶縁膜で形成する。
【００６６】
前記キャッピング膜１１２およびモールド層１１０を連続してパターニングして複数個のストレージ開口部１１５を形成する。前記ストレージ開口部１１５は複数個の前記酸素バリヤパターン１０８を露出させるホール形態で形成される。特に、前記ストレージ開口部１１５は（２，２）型の行列に配列された４個の前記酸素バリヤパターン１０８を露出させることが望ましい。前記露出された酸素バリヤパターン１０８は前記ストレージ開口部１１５の内部コーナーに各々隣接して配置されることが望ましい。
【００６７】
図９Ａには前記埋め立てコンタクトホール１０５および前記ストレージ開口部１１５が４角の形態で図示されているが、パターニング工程に含まれるフォトリソグラフィ工程によって、それらの内部コーナーはラウンディング形態で形成されることができる。
【００６８】
図１０Ａ、図１０Ｂ、図１１Ａおよび図１１Ｂを参照すれば、前記ストレージ開口部１１５を有する基板１００の全面に下部導電膜１１７を形成する。前記下部導電膜１１７はイリジウムＩｒ、ルテニウムＲｕまたは白金Ｐｔなどの貴金属を含むことができる。これに加えて、前記下部導電膜１１７は順次に積層された接着層、バリヤ層および貴金属層を含むことができる。前記接着層は前記下部導電膜１１７に含まれた貴金属層と、前記モールド層１１０およびキャッピング膜１１２間の接着力を向上させるための導電膜として、例えば、チタンまたはタンタルなどで形成されることができる。前記バリヤ層は前記下部導電膜１１７に含まれた貴金属層と前記埋没コンタクトプラグ１０６の間に酸素が浸透されることを防止する役割が果たすことができる。また、前記バリヤ層は前記貴金属層内の貴金属元素が前記モールド層１１０などに浸透する現象を防止する役割を果たすことができる。例えば、前記バリヤ層は窒化チタンＴｉＮ、窒化タンタルＴａＮまたは窒化アルミニウムシリコンＡｌＳｉＮなどの導電性金属窒化物で形成されることができる。前記下部導電膜１１７が前記バリヤ層を含む場合に、前記埋没コンタクトプラグ１０６を凹ませる工程および前記酸素バリヤパターン１０８を形成する工程は省略されることができる。
【００６９】
前記下部導電膜１１７上に感光膜パターン１１９を形成する。前記感光膜パターン１１９は前記下部導電膜１１７の所定領域を露出させる感光膜開口部１２０を有する。前記感光膜開口部１２０は前記ストレージ開口部１１５を行方向に沿って横切る第１グルーブと、列方向に沿って横切る第２グルーブが互いに交差したメッシュ形態であることが望ましい。すなわち、前記感光膜パターン１１９は前記ストレージ開口部１１５の内部コーナー部分に形成された前記下部導電膜１１７を覆う。
【００７０】
前記感光膜パターン１１９をマスクとして使って前記下部導電膜１１７をエッチングして複数個の下部電極１２５を形成する。前記下部電極１２５の間の領域には、前記エッチング阻止膜１０８、キャッピング膜１１２およびストレージ開口部１１５の内側壁であるモールド層１１０が露出される。前記各下部電極１２５は前記酸素バリヤパターン１０８の上部面を覆う支持部１２２と、前記支持部１２２のエッジの一部から前記ストレージ開口部１１５の内部コーナーに沿って上に延長された壁部１２３を含む。前記壁部１２３は前記コーナーで接する二つの前記ストレージ開口部１１５の内側壁の一部に沿って上に延長される。前記ストレージ開口部１１５内には、前記４個の酸素バリヤパターン１０８に対応される４個の前記下部電極１２５が形成される。前記４個の下部電極１２５は各々前記ストレージ開口部１１５のコーナーに配置され、互いに離隔されている。前記下部電極１２５に含まれた前記壁部１２３の最上部は横に突き出されて前記キャッピング膜１１２の一部にかかることができる。これは、下部導電膜１１７のパターニング工程に含まれたフォトリソグラフィ工程の工程マージン、すなわち、重畳もマージンを確保するためである。
【００７１】
前記下部導電膜１１７をエッチングする工程は等方性エッチング工程で実行することができる。これによって、前記ストレージ開口部１１５の内側壁に形成された前記下部導電膜１１７を容易にエッチングして前記下部電極１２５を分離させることができる。これとは異なって、前記下部導電膜１１７をエッチングする工程は異方性エッチング工程で実行することもできる。この場合に、前記ストレージ開口部１１５はそれの下部から高くなることによって漸進的に増加する幅を有するように形成することが望ましい。すなわち、前記ストレージ開口部１１５の内側壁を傾くように形成して、前記ストレージ開口部１１５の内側壁に形成された前記下部導電膜１１７の異方性エッチングの厚さを減少させることができる。したがって、前記下部電極１２５の分離が容易になる。前記ストレージ開口部１１５の内側壁の傾斜度は隣接した前記ストレージ開口部１１５の間に位置した前記モールド層１１０の幅、前記下部導電膜１１７の厚さ、または前記エッチング工程の条件などによって決められることができる。
【００７２】
続いて、前記感光膜パターン１１９を除去して前記下部電極１２５を露出させる。
【００７３】
前記露出された下部電極１２５を有する基板１００の全面にコンフォマルな誘電膜１２７を形成し、前記誘電膜１２７上にキャパシタの上部電極で形成される上部導電膜１３０を形成する。前記ストレージ開口部１１５は前記４個の下部電極１２５を同時に露出させることによって、前記ストレージ開口部１１５の幅は従来ホールに比べて非常に高い。これによって、前記誘電膜１２７は十分な厚さを有するように形成することができる。前記誘電膜１２７の厚さが厚くなっても、前記上部導電膜１３０は前記下部電極１２５の支持部１２２および壁部１２３を全部覆うように形成することができる。すなわち、前記壁部１２３の高さを増加させることによって、前記下部電極１２５の面積を増加させると同時に、前記誘電膜１２７が十分な厚さを有するように形成することができる。結果的に、キャパシタの信頼性を向上させることができ、また、制限された平面積でキャパシタの静電容量を増加させることができる。
【００７４】
前記誘電膜１２７はシリコン窒化膜に比べて高い誘電常数を有する高誘電膜または強誘電体膜で形成することができる。例えば、前記誘電膜１２７は酸化アルミニウム、酸化ハフニウム、酸化タンタルなどのような酸化金属の単独、またはこれらの組み合わせ物質で形成された高誘電膜、またはＳｒＴｉＯ３、ＢａＴｉＯ３、ＢＳＴ、ＰＺＴ、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）、ＰＬＺＴ（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ３）、（（Ｐｂ，Ｃａ）（Ｚｒ，Ｔｉ）Ｏ３）、Ｂｉ４Ｔｉ３Ｏ１２、ＢＬＴ（ＢｉＬａＴｉＯ３）、またはこれらの組み合わせ物質で形成された強誘電膜で形成することができる。前記誘電膜１２７がＰＺＴ膜で形成される場合に、前記エッチング阻止膜１０４およびキャッピング膜１１２はＰＺＴ膜の結晶成長を促進する絶縁膜で形成することができる。例えば、前記エッチング阻止膜１０４およびキャッピング膜１１２はＴｉＯ２で形成することができる。ＴｉＯ２はシリコン酸化膜に対してエッチング選択比を有し、また、ＰＺＴ膜の結晶成長を促進させる。前記上部導電膜１３０はイリジウムＩｒ、ルテニウムＲｕまたは白金Ｐｔなどの貴金属を含むことができる。
【００７５】
図１２Ａおよび図１２Ｂを参照すれば、前記上部導電膜１３０をパターニングして図２に示した上部電極１３０ａを形成する。前記パターニング工程で前記上部導電膜１３０のエッチングされた部分は前記キャッピング膜１１２上に位置する。前記上部電極１３０ａを形成した後に、前記上部電極１３０ａ、誘電膜１２７および下部電極１２５の劣化を防止するための保護層を基板１００の全面に形成することができる。前記保護層はＡｌ２Ｏ３、ＴｉＯ２、またはそれらの組み合わせで形成することができる。
【００７６】
一方、前記上部導電膜１３０は他の形態にパターニングされて、図５および図７に示した上部電極１３０ｂ、１３０ｃに形成されることができる。これに加えて、前記上部導電膜１３０は図２／図５の上部電極１３０ａ／１３０ｂが列方向に延長されて各列方向内に配置された上部電極１３０ａ／１３０ｂが互いに連結された形態でパターニングされることができる。
【００７７】
前記上部導電膜１３０が前記図５および図７の上部電極１３０ｂ、１３０ｃまたは図２／図５の上部電極１３０ａ／１３０ｂが互いに連結された形態で形成される場合に、前記上部導電膜１３０は等方性エッチング工程によってパターニングすることができる。これは、前記ストレージ開口部１１５の内側壁に形成された上部導電膜１３０をより容易にエッチングするためである。これとは異なって、前記場合において、前記ストレージ開口部１１５の内側壁を傾くように形成した後、前記上部導電膜１３０を異方性エッチング工程によってパターニングすることもできる。
【００７８】
続いて、図１２Ａおよび図１２Ｂを参照すれば、前記上部電極１３０ａを有する基板１００の全面に上部層間絶縁膜１３２を形成する。前記上部層間絶縁膜１３２は前記ストレージ開口部１１５を満たすように形成されることが望ましい。
【００７９】
前記上部層間絶縁膜１３２をパターニングして複数個の配線コンタクトホール１３３を形成する。前記配線コンタクトホール１３３は前記上部電極１３０ａの所定領域を露出させる。前記配線コンタクトホール１３３は前記上部電極１３０ａの中央部が位置した前記ストレージ開口部１１５の中央部に位置することができる。
【００８０】
前記配線コンタクトホール１３３を各々満たす配線プラグ１３４を形成する。前記上部層間絶縁膜１３２上に図２および図３に示した配線１３５を形成する。
【００８１】
図５に示した半導体素子の場合、配線コンタクトホール１３３’は、上部電極１３０ｂの中央部が位置した隣接したストレージ開口部１１５の間に位置したモールド層の上部に形成され、配線１３５’は前記配線コンタクトホール１３３’を満たす配線プラグ１３４’の上部面と接触するように形成される。
【００８２】
次に、図８に示した一実施形態の変形例による半導体素子の製造方法を説明する。この方法において、下部導電膜１１７を形成する段階は上述の方法と同一に実行することができる。
【００８３】
図１３Ａ乃至図１５Ａは図８に示した半導体素子の製造方法を説明するための平面図であり、図１３Ｂ乃至図１５Ｂは各々図１３Ａ乃至図１５ＡのＩＶ−ＩＶ’に沿って切断した断面図である。
【００８４】
図１３Ａ、図１３Ｂ、図１４Ａおよび図１４Ｂを参照すれば、下部導電膜１１７を有する基板１００上に複数個の感光膜開口部１２０’を有する感光膜パターン１１９’を形成する。前記感光膜開口部１２０’は前記ストレージ開口部１１５に各々対応される。前記感光膜開口部１２０’は前記ストレージ開口部１１５を行方向と平行に横切る行グルーブと、前記ストレージ開口部１１５を列方向と平行に横切る列グルーブが互いに交差する十字架形態に形成される。前記感光膜開口部１２０’に露出された下部導電膜１１７は前記ストレージ開口部１１５の底面および内側壁上に形成されている。図１３Ａに示したように、フォトリソグラフィ工程の工程マージンのために、前記感光膜開口部１２０’の端は前記キャッピング膜１１２の一部を露出させることもできる。前記感光膜パターン１１９’は前記キャッピング膜１１２上に形成された前記下部導電膜１１７の大部分を覆う。
【００８５】
前記感光膜パターン１１９’をマスクとして使って前記下部導電膜１１７をエッチングして予備下部電極膜１１８を形成する。前記予備下部電極膜１１８は複数個の支持部１２２および、一つの予備壁部パターン１１７ａを含む。前記各支持部１２２は各酸素バリヤパターン１０８の上部面と接続する。前記予備壁部パターン１１７ａはキャッピング膜１１２上に形成された平坦部と、前記平坦部から延長された複数個の延長部を含む。前記各延長部は前記ストレージ開口部１１５の内部コーナーに沿って下に延長されて前記各支持部１２２と連結される。前記延長部は前記支持部に各々対応される。前記予備下部電極膜１１８は前記複数個のストレージ開口部１１５内の複数個の支持部１１２を含む。
【００８６】
前記下部導電膜１１７をエッチングする工程は等方性エッチング工程で実行することができる。これによって、前記ストレージ開口部１１５の内側壁に形成された下部導電膜１１７を非常に容易にエッチングすることができる。これとは異なって、前記下部導電膜１１７は異方性エッチング工程でエッチングされることができる。前記下部導電膜１１７が異方性エッチングされる場合、前記ストレージ開口部１１５はそれの下部から高くなるほど増加する幅を有するように形成されることが望ましい。すなわち、前記ストレージ開口部１１５の内側壁が傾くように形成することが望ましい。
【００８７】
前記感光膜パターン１１９’を除去して前記予備下部電極膜１１８を露出させる。続いて、基板１００の全面上にコンフォマルな誘電膜１２７を十分な厚さを有するように形成し、前記誘電膜１２７上に上部導電膜１３０を形成する。前記上部導電膜１３０上に前記ストレージ開口部１１５を満たす緩衝絶縁膜１４０を形成する。前記緩衝絶縁膜１４０はシリコン酸化膜で形成することができる。
【００８８】
図１５Ａおよび図１５Ｂを参照すれば、前記緩衝絶縁膜１４０、上部導電膜１３０、誘電膜１２７および予備下部電極膜１１８を前記キャッピング膜１１２が露出されるまで平坦化させる。これによって、前記ストレージ開口部１１５内に順次に積層された下部電極１２５’、誘電膜パターン１２７ａ、上部電極１３０ａ’および緩衝絶縁パターン１４０ａが形成される。
【００８９】
前記上部導電膜１３０が前記ストレージ開口部１１５を満たす場合、前記緩衝絶縁膜１４０は省略されることができる。これとは異なって、前記上部導電膜１３０が前記ストレージ開口部１１５を満たさなくても、前記緩衝絶縁膜１４０を形成せず、化学機械的研磨工程によって前記平坦化工程を実行することができる。
【００９０】
前記下部電極１２５’は酸素バリヤパターン１０８を覆う支持部１２２および前記支持部１２２のエッジの一部から前記ストレージ開口部１１５の内部コーナーに沿って上に延長された壁部１２３’を含む。この時、前記壁部１２３’は前記キャッピング膜１１２の上部面に対して平坦化された最上部面を有する。前記ストレージ開口部１１５内に４個の下部電極１２５’が配置される。前記誘電膜パターン１２７ａおよび上部電極１３０ａ’も前記キャッピング膜１１２の上部面に平坦化された最上部面を有する。前記誘電膜パターン１２７ａおよび上部電極１３０ａ’は前記ストレージ開口部１１５内に孤立した形態で形成される。前記上部電極１３０ａ’を形成した後、前記基板１００上に保護層を形成することができる。前記保護層はＡｌ２Ｏ３、ＴｉＯ２、またはこれらの組み合わせ膜で形成することができる。
【００９１】
前記基板１００の全面を覆う上部層間絶縁膜１３２’を形成し、前記上部層間絶縁膜１３２’および緩衝絶縁パターン１４０ａを連続してパターニングして前記上部電極１３０ａ’の所定領域を露出させる配線コンタクトホール１３３”を形成する。前記配線コンタクトホール１３３”は前記上部電極１３０ａ’の中央部を露出させることができる。
【００９２】
前記配線コンタクトホール１３３”を満たす配線プラグ１３４”を形成し、図８の配線１３５”を形成する。
【００９３】
（第２実施形態）
本実施形態では、上述の第１実施形態と異なる形態のストレージ開口部および下部電極が開示される。
【００９４】
図１６は本発明の他の実施形態による半導体素子を示す平面図であり、図１７は図１６のＶ−Ｖ’に沿って切断した断面図であり、図１８は図１６に示した半導体素子の下部電極を示す斜視図である。
【００９５】
図１６、図１７および図１８を参照すれば、基板２００上に下部層間絶縁膜２０２およびエッチング阻止膜２０４が順次に積層される。前記エッチング阻止膜２０４および下部層間絶縁膜２０２内に複数個の埋没コンタクトホール２０５が配置される。前記埋没コンタクトホール２０５は前記エッチング阻止膜２０４および下部層間絶縁膜２０２を連続して貫通して前記基板２００の所定領域を露出させる。前記埋没コンタクトホール２０５は行方向および列方向に沿って２次元的に配列されている。順次に積層された埋没コンタクトプラグ２０６および酸素バリヤパターン２０８が前記埋没コンタクトホール２０５を満たす。
【００９６】
モールド層２１０が前記エッチング阻止膜２０４および酸素バリヤパターン２０８を覆う。前記モールド層２１０上にキャッピング膜２１２が配置されることができる。
【００９７】
前記エッチング阻止膜２０４および酸素バリヤパターン２０８を覆うモールド層２１０が配置され、前記モールド層２１０上にキャッピング膜２１２が配置される。前記エッチング阻止膜２０４は前記モールド層２１０に対してエッチング選択比を有する絶縁膜からなる。
【００９８】
前記キャッピング膜２１２およびモールド層２１０内に溝型のストレージ開口部２１５が並んで配置される。前記ストレージ開口部２１５は列方向と平行する。前記ストレージ開口部２１５は前記キャッピング膜２１２およびモールド層２１０を貫通して互いに隣接した一対の列方向および複数個の行方向に沿って２次元的に配列された前記酸素バリヤパターン２０８を同時に露出させる。前記露出された酸素バリヤパターン２０８は前記ストレージ開口部２１５の両内側壁に隣接して配置される。すなわち、一列方向に沿って配列された露出された酸素バリヤパターン２０８は前記ストレージ開口部２１５の一内側壁に隣接して配置され、他の列方向に沿って配列された露出された酸素バリヤパターン２０８は前記ストレージ開口部２１５の他の内側壁に隣接して配置される。前記ストレージ開口部２１５の両内側壁間の幅は前記ストレージ開口部２１５の下部から高くなることによって漸進的に増加することができる。したがって、前記ストレージ開口部２１５の内側壁は傾いた形態であり得る。
【００９９】
前記ストレージ開口部２１５内に前記酸素バリヤパターン２０８に各々対応する複数個の下部電極２２５が配置される。前記下部電極２２５は前記酸素バリヤパターン２０８の上部面と接続する支持部２２２および前記支持部２２２のエッジの一部から前記支持部２２２に隣接した前記ストレージ開口部２１５の内側壁に沿って上に延長された壁部２２３を含む。前記ストレージ開口部２１５の両側壁に各々形成された下部電極２２５は互いに対称的な構造であり、互いに向き合う。前記壁部２２３の最上部は横に突き出されて前記キャッピング膜２１２の上部面の一部にかかった形態であり得る。前記下部電極２２５は互いに離隔されて電気的に断絶される。もちろん、一つのストレージ開口部２１５内に配置された下部電極２２５は隣合うストレージ開口部２１５内に配置された下部電極２２５とも互いに離隔されて電気的に断絶される。前記下部電極２２５はイリジウム、ルテニウムＲｕまたは白金Ｐｔなどの貴金属を含むことができる。また、前記下部電極２２５は順次に積層された接着層、バリヤ層および貴金属層を含むことができる。例えば、前記接着層はチタンまたはタンタルからなることができ、前記バリヤ層は窒化チタン、窒化タンタル、窒化アルミニウムシリコンまたは窒化タングステンなどの導電性金属窒膜からなることができる。前記バリヤ層は前記下部電極２２５と前記埋没コンタクトプラグ２０６の界面に酸素が浸透する現象を防止することができる。したがって、前記下部電極２２５が前記バリヤ層を含む場合、前記酸素バリヤパターン２０８は省略されることができる。この時、前記埋没コンタクトプラグ２０６は前記埋没コンタクトホール２０５を完全に満たす。
【０１００】
前記下部電極２２５を覆うコンフォマルな誘電膜２２７が前記ストレージ開口部２１５内に配置される。前記誘電膜２２７は前記基板２００の全面を覆うことができる。前記誘電膜２２７上に前記下部電極２２５の壁部２２３および支持部２２２を覆う上部電極２３０ａが配置される。前記上部電極２３０ａは記憶素子のセルブロック（不図示）内の下部電極２２５を全部覆う形態であり得る。これとは異なって、前記上部電極２３０ａは図１６に示したように、一つの前記ストレージ開口部２１５内に配置されたすべての下部電極２２５を覆う形態であり得る。この場合に、前記基板２００の上部には前記ストレージ開口部２１５に対応する数の上部電極２３０ａが配置される。前記誘電膜２２７が強誘電体膜からなる場合、前記上部電極２３０ａはプレートラインの役割を果たすことができる。
【０１０１】
前記上部電極２３０ａを含む基板２００の全面を覆う保護層が配置されることができる。前記保護層は前記上部電極２３０ａおよび誘電膜２２７の特性劣化を防止する役割を果たす。
【０１０２】
図示しないが、上述の第１実施形態の図５に示した上部電極２３０ａと同様に、前記上部電極２３０ａは隣接した一対の前記ストレージ開口部２１５の間に介在されたモールド層２１０の上部を横切って前記介在されたモールド層２１０の両側壁に接する下部電極２２５を覆う形態であることもできる。この場合でも、前記上部電極２３０ａはプレートラインの役割を果たすことができる。また、前記上部電極２３０ａは図７を参照して上述したことと同様に、一つの列方向に配列された下部電極２２５を覆う形態であることもできる。
【０１０３】
さらに、前記下部電極２３０ａは前記ストレージ開口部２１５内に下部電極２２５のうちで互いに隣接した少数の選択された下部電極２２５を覆う孤立した形態であることもできる。これを図１９を参照して説明する。
【０１０４】
図１９は本発明の他の実施形態による半導体素子のうちで上部電極の他の形態を示す平面図である。
【０１０５】
図１９を参照すれば、上部電極２３０ｂはストレージ開口部２１５内の下部電極２２５のうちで互いに隣接した少数の選択された下部電極２２５を同時に覆う孤立した形態である。例えば、前記上部電極２３０ｂは図１９に示したように、前記ストレージ開口部２１５内に（２，２）型の行列に配列された４個の下部電極２２５を覆う形態であり得る。もちろん、前記上部電極２３０ｂは他の少数の下部電極２２５を同時に覆う形態であることもできる。前記基板２００の上部には複数個の上部電極２３０ｂが配置され、前記上部電極２３０ｂは行方向および列方向に沿って２次元的に配列される。
【０１０６】
前記上部電極２３０ｂを含んだ基板２００の全面を覆う上部層間絶縁膜２３２が配置される。複数個の配線プラグ２３４が前記上部層間絶縁膜２３２を貫通して各々の前記上部電極２３０ｂと電気的に接続する。前記上部層間絶縁膜２３２上に複数個の配線２３５が並んで配列される。前記配線２３５は一つの列方向に沿って配列された複数個の配線プラグ２３４と電気的に接続する。
【０１０７】
これとは異なって、図示しないが、前記上部電極２３０ｂは一対のストレージ開口部２１５の間に介在されたモールド層２１０の上部を横切って前記介在されたモールド層２１０の両側壁に接する下部電極２２５のうちに少数の選択された下部電極２２５を覆う形態であることもできる。この場合に、前記上部電極２３０ｂの中央部は前記介在されたモールド層２１０の上部に位置し、前記配線プラグ２３４は前記介在されたモールド層２１０の上部に配置されることができる。これによって、前記配線プラグの高さが減少して前記配線プラグ２３４の形成が容易である。
【０１０８】
上述の構造を有する半導体素子において、前記ストレージ開口部２１５は隣接した一対の列方向に沿って２次元的に配列された酸素バリヤパターン２０８を同時に露出させる溝型である。前記ストレージ開口部２１５の両内側壁間の距離である前記ストレージ開口部２１５の幅は従来ホールの幅に比べて非常に広い。これによって、前記誘電膜２２７が十分な厚さを有する。前記誘電膜２２７が十分な厚さを有しても、前記上部電極２３０ａ、２３０ｂは前記下部電極２２５の支持部２２２および壁部２２３を覆うことが可能である。結果的に、前記誘電膜２２７を通じた下部電極２２５および上部電極２３０ａ、２３０ｂ間の漏洩電流を最小化することができる。特に、前記誘電膜２２７が強誘電体膜からなる場合、前記誘電膜２２７が十分な厚さを有するので、前記誘電膜２２７の分極履歴現象が劣化されることを防止することができる。また、前記壁部２２３の高さを増加させることによって、制限された面積で前記下部電極２２５の面積を増加させることができて、キャパシタの静電容量が増加する。これによって、前記キャパシタを有する半導体素子は信頼性が向上し、高集積化に適する。
【０１０９】
一方、図８を参照して、上述のように、前記キャパシタの上下部電極の最上部面が前記キャッピング膜２１２の上部面に対して平坦化されることができる。これを図２０を参照して説明する。
【０１１０】
図２０は本発明の他の実施形態による半導体素子の変形例を説明するために図１６の  Ｖ−Ｖ’に沿って切断した断面図である。
【０１１１】
図２０を参照すれば、下部電極２２５’は支持部２２２および壁部２２３’を含む。前記壁部２２３’は前記支持部２２２のエッジの一部から前記支持部２２２に隣接したストレージ開口部２１５の内側壁に沿って上に延長される。前記壁部２２３’はキャッピング膜２１２の上部面に対して平坦化された最上部面を有することができる。前記ストレージ開口部２１５内に複数個の前記下部電極２２５’が一対の列方向に沿って２次元的に配列されている。前記下部電極２２５’の壁部２２３’は前記ストレージ開口部２１５の両内側壁と接する。
【０１１２】
前記ストレージ開口部２１５内に前記下部電極２２５’を覆う誘電膜パターン２２７がコンフォマルに配置され、前記誘電膜パターン２２７上に上部電極２３０ａ’が配置される。前記誘電膜２２７および上部電極２３０ａ’は前記キャッピング膜の上部面に対して平坦化された最上部面を有する。前記誘電膜パターン２２７および上部電極２３０ａ’は前記ストレージ開口部２１５内に孤立した形態で存在する。すなわち、前記誘電膜パターン２２７および上部電極２３０ａ’は隣合うストレージ開口部２１５内に配置されたそれらと分離されている。
【０１１３】
前記上部電極２３０ａ’上に前記ストレージ開口部２１５を満たす緩衝絶縁パターン２４０ａが配置されることができる。前記緩衝絶縁パターン２４０ａも前記キャッピング膜２１２の上部面に対して平坦化された最上部面を有する。前記上部電極２３０ａ’が前記ストレージ開口部２１５を満たす場合、前記緩衝絶縁パターン２４０ａは省略されることができる。図示しないが、前記電極２２５’，２３０ａ’および誘電膜パターン２２７を覆う保護層が基板２００の全面上に配置されることができる。前記保護層は前記電極２２５’、２３０ａ’および誘電膜パターン２２７の特性劣化を防止する役割を果たす。
【０１１４】
前記下部電極２２５’、誘電膜パターン２２７、上部電極２３０ａ’および緩衝絶縁パターン２４０ａの最上部面は前記キャッピング膜２１２の上部面に対して平坦化された状態である。したがって、後続に形成される配線のような他の構造物の形成が非常に容易になる。
【０１１５】
図２１Ａおよび２２Ａは本発明の他の実施形態による半導体素子の製造方法を説明するための平面図であり、図２１Ｂおよび図２２Ｂは各々の図２１Ａおよび図２２ＡのＶＩ−ＶＩ’に沿って切断した断面図である。
【０１１６】
図２１Ａおよび図２１Ｂを参照すれば、基板２００上に下部層間絶縁膜２０２およびエッチング阻止膜２０４を順次に形成する。前記エッチング阻止膜２０４および下部層間絶縁膜２０２を連続してパターニングして前記基板２００の所定領域を露出させる複数個の埋め立てコンタクトホール２０５を形成する。前記埋め立てコンタクトホール２０５は行方向および列方向に沿って配列される。前記埋め立てコンタクトホール２０５を各々満たす複数個の埋没コンタクトプラグ２０６を形成する。
【０１１７】
エッチバック工程などで前記埋没コンタクトプラグ２０６の上部を選択的に凹むことができる。前記凹んだ領域を満たす酸素バリヤ層を基板２００の全面に形成し、前記酸素バリヤ層を前記エッチング阻止膜２０４が露出されるまで平坦化させて酸素バリヤパターン２０８を形成する。
【０１１８】
前記基板２００の全面にモールド層２１０およびキャッピング膜２１２を順次に形成する。前記キャッピング膜２１２およびモールド層２１０を連続してパターニングしてストレージ開口部２１５を形成する。前記ストレージ開口部２１５は隣接した一対の列方向に沿って二次元的に配置された複数個の酸素バリヤパターンを露出させる溝型で形成される。前記ストレージ開口部２１５は互いに並んで配列される。前記ストレージ開口部２１５の幅はそれの下部から高くなることによって漸進的に増加するように形成することができる。したがって、前記ストレージ開口部２１５は傾いた内側壁を有するように形成することができる。
【０１１９】
前記ストレージ開口部２１５を有する基板２００の全面に下部導電膜２１７をコンフォマルに形成する。前記下部導電膜２１７は上述の第１実施形態と同一の物質で形成することができる。前記下部導電膜２１７がバリヤ層を含む場合に、前記埋没コンタクトプラグ２０６を凹ませる工程および前記酸素バリヤパターン２０８を形成する工程は省略されることもできる。
【０１２０】
図２２Ａおよび図２２Ｂを参照すれば、前記下部導電膜２１７をパターニングして前記各酸素バリヤパターン２０８と接続する複数個の下部電極２２５を形成する。前記下部電極２２５は前記酸素バリヤパターン２０８と接続する支持部２２２および前記支持部２２２のエッジの一部分からそれに隣接した前記ストレージ開口部２１５の内側壁に沿って上に延長された壁部２２３を含む。前記下部電極２２５は互いに離隔されて電気的に断絶される。
【０１２１】
前記下部導電膜２１７をパターニングする工程において、前記下部導電膜２１７は等方性エッチングされることができる。これによって、前記ストレージ開口部２１５の内側壁に形成された前記下部導電膜２１７を容易にエッチングすることができる。これとは異なって、前記下部導電膜２１７は異方性エッチングされることもできる。この場合に、前記ストレージ開口部２１５は傾いた内側壁を有するように形成されることが望ましい。前記ストレージ開口部２１５の内側壁が傾くことによって、前記ストレージ開口部２１５の内側壁に形成された下部導電膜２１７の異方性エッチングされる厚さが減少する。したがって、前記下部導電膜２１７がより容易にエッチングされることができる。
【０１２２】
前記下部電極２２５を有する基板２００の全面にコンフォマルな誘電膜２２７を形成し、前記誘電膜２２７上に上部導電膜２３０を形成する。この時、前記誘電膜２２７は十分な厚さを有するように形成する。前記ストレージ開口部２１５は一対の列方向に沿って２次元的に配列された複数個の酸素バリヤパターン２０８を同時に露出させることによって、前記ストレージ開口部２１５の幅は従来ホールの幅に比べて非常に広い。これによって、前記誘電膜２２７が十分な厚さを有するように形成されても、前記上部導電膜２３０は前記下部電極２２５の支持部２２２および壁部２２３を全部覆うように形成することができる。
【０１２３】
前記上部導電膜２３０をパターニングして図１６および図１７に示した上部電極２３０ａを形成する。前記下部電極２２５、誘電膜２２７および上部電極２３０ａはキャパシタを構成する。前記上部電極２３０ａを形成した後、前記キャパシタの特性劣化を防止するための保護層を基板２００の全面に形成することができる。
【０１２４】
一方、前記上部導電膜２３０は図１８に示した下部電極２３０ｂの形態でパターニングされることができる。この場合に、前記上部導電膜２３０は等方性エッチングされることができる。これは、前記ストレージ開口部２１５の内側壁上に形成された前記上部導電膜２３０を容易にエッチングするためである。もちろん、この場合にも前記上部導電膜２３０は異方性エッチング工程によってエッチングされることもできる。前記上部導電膜２３０が異方性エッチングされる場合、前記ストレージ開口部２１５の内側壁が傾いた形態で形成されることが望ましい。図１８の上部層間絶縁膜２３２、配線プラグ２３４および配線２３５は前記下部電極２３０ｂの形成の後に形成され、これらを形成する方法は上述の第１実施形態に説明した方法と同一に形成することができる。
【０１２５】
上述の半導体素子の製造方法において、前記誘電膜２２７が十分な厚さを有するように形成することによって、前記下部電極２２５および上部電極２３０ａ間の漏洩電流を最小化することができる。特に、前記誘電膜２２７が強誘電体膜で形成される場合、前記誘電膜２２７は分極履歴現象を維持することができる。また、前記壁部２２３の高さを増加させることによって、制限された面積で前記下部電極２２５の面積を増加させることができる。結果的に、前記キャパシタを有する半導体素子の信頼性を向上させることができ、前記半導体素子は高集積化に適する。
【０１２６】
次に、図２０に示した半導体素子の製造方法を説明する。図２０に示した半導体素子の製造方法は図２１Ａおよび図２１Ｂを参照して説明した製造方法を含むことができる。
【０１２７】
図２３Ａは図２０に示した半導体素子の製造方法を説明するための平面図であり、図２３Ｂは図２３ＡのＶＩＩ−ＶＩＩ’に沿って切断した断面図である。
【０１２８】
図２１Ａ、図２１Ｂ、図２３Ａおよび図２３Ｂを参照すれば、キャパシタ開口部２１５を有する基板２００の全面にコンフォマルな下部導電膜２１７を形成する。前記下部導電膜２１７をパターニングして予備下部電極膜２１８を形成する。前記予備下部電極膜２１８は複数個の支持部２２２および、前記支持部２２２と連結された予備壁部パターン２１７ａを含む。前記予備壁部パターン２１７ａは前記キャッピング膜２１２上に形成された平板部と、前記平板部から延長された複数個の延長部を含む。前記各延長部は前記ストレージ開口部２１５の内側壁に沿って下に延長されて前記各支持部２２２に連結される。前記延長部は各々前記支持部２２２に対応される。
【０１２９】
前記予備下部電極膜２１８の形成のためのパターニング工程で、前記下部導電膜２１７をエッチングする工程は等方性エッチング工程を実行することが望ましい。もちろん、異方性エッチング工程で前記下部導電膜２１７をエッチングすることもできる。異方性エッチング工程を実行する場合、前記ストレージ開口部２１５の内側壁は傾くように形成されることが望ましい。
【０１３０】
前記予備下部電極膜２１８を有する基板２００の全面に、誘電膜２２７をコンフォマルに形成し、前記誘電膜２２７上に上部導電膜２３０を形成する。前記上部導電膜２３０はコンフォマルに形成されることができる。前記上部導電膜２３０上に前記ストレージ開口部２１５を満たす緩衝絶縁膜を形成する。
【０１３１】
前記緩衝絶縁膜、上部導電膜２３０、誘電膜２２７および予備下部電極膜２１８をキャッピング膜２１２が露出されるまで連続して平坦化させる。これによって、図２０に示した下部電極２２５’、誘電膜パターン２２７、上部電極２３０ａ’および緩衝絶縁パターン２４０ａを形成する。前記平坦化工程によって前記予備壁部パターン２１７ａが分離されて前記支持部２２２に各々対応する壁部２２３’が形成される。
【０１３２】
前記上部導電膜２３０が前記ストレージ開口部２１５を満たすように形成される場合、前記緩衝絶縁膜を形成する工程は省略されることもできる。これとは異なって、前記上部導電膜２３０がコンフォマルに形成されても、前記緩衝絶縁膜は省略されることもできる。この場合に、前記上部導電膜２３０、誘電膜２２７および予備下部電極膜２１８は化学機械的研磨工程で平坦化させる。
【０１３３】
上述の第１および第２実施形態および変形例において、互いに対応される構成要素は互いに同一の物質で形成することができる。
【図面の簡単な説明】
【０１３４】
【図１】従来の半導体素子のキャパシタを示す概略的な断面図である。
【図２】本発明の一実施形態による半導体素子を示す平面図である。
【図３】図２のＩ−Ｉ’に沿って切断した断面図である。
【図４】図２に示した半導体素子の下部電極を示す斜視図である。
【図５】本発明の一実施形態による半導体素子のうちに上部電極の他の形態を示す平面図である。
【図６】図５のＩＩ−ＩＩ’に沿って切断した断面図である。
【図７】本発明の一実施形態による半導体素子のうちに上部電極のまた他の形態を示す平面図である。
【図８】本発明の一実施形態による半導体素子の変形例を説明するために図２のＩ−Ｉ’に沿って切断した断面図である。
【図９Ａ】本発明の一実施形態による半導体素子の製造方法を説明するための平面図である。
【図９Ｂ】図９ＡのＩＩＩ−ＩＩＩ’に沿って切断した断面図である。
【図１０Ａ】本発明の一実施形態による半導体素子の製造方法を説明するための平面図である。
【図１０Ｂ】図１０ＡのＩＩＩ−ＩＩＩ’に沿って切断した断面図である。
【図１１Ａ】本発明の一実施形態による半導体素子の製造方法を説明するための平面図である。
【図１１Ｂ】図１１ＡのＩＩＩ−ＩＩＩ’に沿って切断した断面図である。
【図１２Ａ】本発明の一実施形態による半導体素子の製造方法を説明するための平面図である。
【図１２Ｂ】図１２ＡのＩＩＩ−ＩＩＩ’に沿って切断した断面図である。
【図１３Ａ】図８に示した半導体素子の製造方法を説明するための平面図である。
【図１３Ｂ】図１３ＡのＩＶ−ＩＶ’に沿って切断した断面図である。
【図１４Ａ】図８に示した半導体素子の製造方法を説明するための平面図である。
【図１４Ｂ】図１４ＡのＩＶ−ＩＶ’に沿って切断した断面図である。
【図１５Ａ】図８に示した半導体素子の製造方法を説明するための平面図である。
【図１５Ｂ】図１５ＡのＩＶ−ＩＶ’に沿って切断した断面図である。
【図１６】本発明の他の実施形態による半導体素子を示す平面図である。
【図１７】図１６のＶ−Ｖ’に沿って切断した断面図である。
【図１８】図１６に示した半導体素子の下部電極を示す斜視図である。
【図１９】本発明の他の実施形態による半導体素子のうちに上部電極の他の形態を示す平面図である。
【図２０】本発明の他の実施形態による半導体素子の変形例を説明するために図１６のＶ−Ｖ’に沿って切断した断面図である。
【図２１Ａ】本発明の他の実施形態による半導体素子の製造方法を説明するための平面図である。
【図２１Ｂ】図２１ＡのＶＩ−ＶＩ’に沿って切断した断面図である。
【図２２Ａ】本発明の他の実施形態による半導体素子の製造方法を説明するための平面図である。
【図２２Ｂ】図２２ＡのＶＩ−ＶＩ’に沿って切断した断面図である。
【図２３Ａ】図２０に示した半導体素子の製造方法を説明するための平面図である。
【図２３Ｂ】図２３ＡのＶＩＩ−ＶＩＩ’に沿って切断した断面図である。
【符号の説明】
【０１３５】
１００、２００…基板、
１０２、２０２…下部層間絶縁膜、
１０４、２０４…エッチング阻止膜、
１０５、２０５…埋没コンタクトホール、
１０６、２０６…埋没コンタクトプラグ、
１０８、２０８…酸素バリヤパターン、
１１０、２１０…モールド層、
１１２、２１２…キャッピング膜、
１１５、２１５…ストレージ開口部、
１１７、２１７…下部導電膜、
１１７ａ、２１７ａ…予備壁部パターン、
１１８、２１８…予備下部電極膜、
１１９…感光膜パターン、
１２０…感光膜開口部、
１２２、２２２…支持部、
１２３、２２３…壁部、
１２５、２２５…下部電極、
１２７、２２７…誘電膜、
１２７ａ…誘電膜パターン、
１３０、２３０…上部導電膜、
１３０ａ〜ｃ、２３０ａ、ｂ…上部電極、
１３２、２３２…上部層間絶縁膜、
１３３、１３３”…配線コンタクトホール、
１３４、１３４”、２３４…配線プラグ、
１３５、１３５”、２３５…配線、
１３７…誘電膜、
１４０、１４０ａ、２４０ａ…緩衝絶縁パターン。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１Ａ】
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【図２１Ｂ】
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【図２２Ａ】
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【図２２Ｂ】
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【図２３Ａ】
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【図２３Ｂ】
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