(57)【要約】【課題】  高耐圧トランジスタのレイアウトの高密度化を図り、低コストで、大容量の不揮発性半導体記憶装置の製造方法を提供すること【解決手段】  半導体基板上に素子分離用浅トレンチ溝を形成し、平坦化した素子分離領域を形成する工程と、前記半導体基板上にゲート絶縁膜を形成する工程と、このゲート絶縁膜及び前記素子分離領域が形成された半導体基板上にゲート電極材を堆積する工程と、このゲート電極材上にリソグラフィ用レジストを塗布して、前記素子分離領域の上部のレジストの一部分を開口する工程と、この開口のあるレジストをマスクとして前記トレンチ溝の底面直下に不純物イオン注入を行う工程と、前記レジストをはく離する工程と、前記ゲート電極材を加工してゲート電極を形成する工程とを含むことを特徴とする半導体記憶装置の製造方法。【選択図】図１
2005294739.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に素子分離用浅トレンチ溝を形成する工程と、
前記トレンチ溝に素子分離用絶縁材を埋め込む工程と、
前記素子分離用絶縁材を平坦化して素子分離領域を形成する工程と、
前記半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜及び前記素子分離領域が形成された半導体基板上にゲート電極材を堆積する工程と、
前記ゲート電極材上にリソグラフィ用レジストを塗布して、前記素子分離領域内上部の前記レジストの一部分を開口する工程と、
前記開口のあるレジストをマスクとして、前記トレンチ溝の底面直下に不純物イオン注入を行う工程と、
前記レジストをはく離する工程と、
前記ゲート電極材を加工してゲート電極を形成する工程とを含むことを特徴とする半導体記憶装置の製造方法。
【請求項２】
半導体基板上に素子分離用浅トレンチ溝を形成する工程と、
前記トレンチ溝に素子分離用絶縁材を埋め込む工程と、
前記素子分離用絶縁材を平坦化して素子分離領域を形成する工程と、
前記半導体基板上に第一のゲート絶縁膜を形成する工程と、
前記第一のゲート絶縁膜及び前記素子分離領域が形成された前記半導体基板上に、第一のゲート電極材を堆積する工程と、
前記第一のゲート電極材上にリソグラフィ用レジストを塗布して、前記素子分離領域内上部の前記レジストの一部分を開口する工程と、
前記開口のあるレジストをマスクとして、前記トレンチ溝の底面直下に不純物イオン注入を行う工程と、
前記レジストをはく離する工程と、
前記第一のゲート電極材を加工して第一のゲート電極を形成する工程と、
前記第一のゲート電極上に第二のゲート絶縁膜を形成する工程と、
前記第二のゲート絶縁膜上に第二のゲート電極材を堆積する工程と、
前記第二のゲート電極材、第二のゲート絶縁膜、及び第一のゲート電極を加工して、第二のゲート電極を形成する工程とを含むことを特徴とする半導体記憶装置の製造方法。
【請求項３】
前記第一のゲート電極は、不揮発性半導体記憶装置のフローティングゲートであり、
前記第二のゲート電極は、不揮発性半導体記憶装置の制御ゲートであることを特徴とする請求項２記載の半導体記憶装置の製造方法。
【請求項４】
半導体基板上に第一のゲート絶縁膜を形成する工程と、
前記第一のゲート絶縁膜上に第一のゲート電極材を形成する工程と、
前記第一のゲート電極材を部分的に除去する工程と、
第一のゲート電極材を除去した前記領域の前記第一のゲート絶縁膜及び前記半導体基板を除去して素子分離用の浅トレンチ溝を形成する工程と、
前記トレンチ溝に素子分離用絶縁材を埋め込む工程と、
前記素子分離用絶縁材を平坦化して素子分離領域を形成する工程と、
形成した前記素子分離領域及び前記第一のゲート電極材の上に第二のゲート電極材を堆積する工程と、
前記第二のゲート電極材上にリソグラフィ用レジストを塗布して、前記素子分離領域内上部の前記レジストの一部分を開口する工程と、
前記開口のあるレジストをマスクとして、前記トレンチ溝底面直下に不純物イオン注入を行う工程と、
前記レジストをはく離する工程と、
前記第二のゲート電極材を加工して第二のゲート電極を形成する工程と、
前記第二のゲート電極上に第二のゲート絶縁膜を形成する工程と、
前記第二のゲート絶縁膜上に第三のゲート電極材を堆積する工程と、
前記第三のゲート電極材、前記第二のゲート絶縁膜、前記第二のゲート電極、及び前記第一のゲート電極を加工して、第三のゲート電極を形成する工程とを含むことを特徴とする半導体記憶装置の製造方法。
【請求項５】
前記第一のゲート電極と第二のゲート電極は、直接接触して短絡された不揮発性半導体記憶装置のフローティングゲートであり、前記第三のゲート電極は、不揮発性半導体記憶装置の制御ゲートであることを特徴とする請求項4記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置の製造方法に係わり、高密度、高集積化に適した製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の高密度化に伴い、従来の素子分離方法の代表であったＬＯＣＯＳ素子分離法に代り、半導体基板に浅いトレンチ溝を形成して、その中に絶縁材を埋め込んで形成される浅溝素子分離(Shallow Trench Isolation : ＳＴＩ)法が広く用いられている。
【０００３】
図４はＳＴＩ素子分離構造からなる半導体素子の一つであるＮチャネルＭＯＳトランジスタの断面図を示している。
【０００４】
図４に示すように、ＳＴＩによるＭＯＳトランジスタは、ｐウエル４１に素子分離用トレンチ溝４２ａが形成され、トレンチ溝内部に素子分離用絶縁材料４２、例えば二酸化シリコン材が埋め込まれている。このような素子分離された基板４０上にゲート絶縁膜４３が形成されており、さらにゲート絶縁膜４３上にゲート電極４４が形成されている。ゲート電極４４の両側にはその側端が揃えられてN型拡散層４５が形成されておりソース、ドレインを構成する。上記のトランジスタは複数個が同一ｐウェル内に配置されており、各々の電気的分離が（ＳＴＩ）素子分離用絶縁材料４２によりなされている。
【０００５】
ＳＴＩ素子分離は、ＬＯＣＯＳ素子分離に比べて素子分離幅が同一であっても、素子分離長が長いため素子分離能力、例えばパンチスルー耐圧が高く出来る特徴が有る。しかし、微細化が進み、素子分離幅が狭くなると、トレンチ溝内に素子分離用絶縁材料を均一に隙間無く埋め込むことが難しくなるため、トレンチ溝深さを浅くする必要が生じる。
【０００６】
この場合、例えＳＴＩ素子分離であってもパンチスルー耐圧が低下して、微細化の限界が素子分離幅で制限される可能性が有る。したがって、一般的な対策として、素子分離領域下のウェル濃度を高くすることが行われる。ところが、トレンチ溝が浅くなるとウェル領域の不純物、例えばボロン等が工程中の熱履歴により拡散して、不純物プロファイルが素子領域にまで広がってしまう。このために、例えばリンやヒ素といった素子領域の拡散層を構成するN型不純物プロファイルとウェルプロファイルが接近することによって、接合耐圧が急激に低下する問題が生じる。
【０００７】
また、最近、需要が爆発的に高まっている不揮発性半導体記憶装置であるフラッシュメモリにおいては、そのデータ書き換えをチャネルホットエレクトロン注入や酸化膜の電子トンネリング機構を用いて行うため、ロジック素子やＤＲＡＭ、ＳＲＡＭといった半導体装置に比べて高電圧駆動素子が必要となる。例えば、ＮＡＮＤ型フラッシュメモリにおいてはメモリセルに２０Ｖ程度の高電圧を印加するため、２０Ｖを駆動する高耐圧トランジスタが必須となる。
【０００８】
図５に一般的なＮＡＮＤ型フラッシュメモリで使用される高耐圧トランジスタの断面模式図を示す。
【０００９】
図５に示すように、高抵抗ｐ型シリコン基板５０上に素子分離用トレンチ溝５２ａが形成され、トレンチ溝内部に素子分離用絶縁材料５２、例えば二酸化シリコン材が埋め込まれている。このように素子分離した基板上にゲート絶縁膜が形成されて、さらにこのゲート絶縁膜５１上にゲート電極５４が形成されている。ゲート電極５４の両側にはその側端が揃えられてN型拡散層５５が形成されておりソース、ドレインを構成する。上記のように形成したトランジスタは一つずつＳＴＩ素子分離されて配置され、各々の電気的分離がなされている。
【００１０】
図４で示したトランジスタ構造と比べて、図５の高耐圧トランジスタはｐウェルが無く、ｐ型シリコン基板上に直接形成されている点が異なる。素子分離耐圧をｐウェルで上げることが出来ないため、素子分離領域内に部分的にｐ型領域５８を形成して耐圧向上を行っている。
【００１１】
図６は、同図（ａ）に素子分離領域周辺の模式的構造図を、同図（ｂ）にｐ型領域の幅と素子分離耐圧及びN型拡散層の接合耐圧の関係を、同図（ｃ）にｐ型領域のボロン不純物濃度と素子分離耐圧及びN型拡散層の接合耐圧の関係を示している。
【００１２】
同図（ｂ）に示すように、ｐ型領域幅のより広い方が素子分離耐圧が上がる（グラフ６１）が、一方で非ｐ型領域幅が狭くなるため接合耐圧が下がる（グラフ６２）。また、同図（ｃ）に示すように、ボロン不純物濃度を高くすれば、素子分離耐圧は上がる（グラフ６３）が、接合耐圧が下がる（グラフ６４）。ただし、非ｐ型領域幅が十分に広ければ接合耐圧を下げることなく、素子分離耐圧を上げることが可能であることを示している。従って、素子分離領域の微細化には、いかにｐ型領域を狭く、かつボロン不純物濃度を適正に出来るかが重要であることがわかる。
【００１３】
図７は、図５で示した高耐圧トランジスタの従来の作製方法を示している。
【００１４】
半導体基板７０上にマスク材を形成し、素子分離領域上のマスク材７２ａを除去する（図７（ａ））。
【００１５】
マスク材７２ｂをエッチングマスクとして、半導体基板７０をエッチングしてトレンチ溝７４ａを形成し、続いてトレンチ溝側壁を熱酸化処理した後、素子分離用絶縁材７４を埋め込む（同図（ｂ））。
【００１６】
次に、素子分離用絶縁材７４を平坦化、エッチバックを行ってマスク材を露出させてから、マスク材を除去する（同図（ｃ））。
【００１７】
さらに、リソグラフィ用フォトレジスト７５を塗布し、リソグラフィによってｐ型領域上のレジスト７５ａを除去する（同図（ｄ））。
【００１８】
イオン注入によって、トレンチ溝７４ａ直下にボロン不純物を注入し、ｐ型領域７８を形成する（同図（ｅ））。
【００１９】
レジスト７５をはく離後、表面処理を行ってからゲート絶縁膜及びゲート電極７９を形成する（同図（ｆ））。
【００２０】
上記の工程でｐ型領域幅を決定しているのは、リソグラフィ工程でのフォトレジストスペースである。ところが、素子分離領域上に微細なスペースパターンを形成するためには、素子分離領域に埋め込まれている素子分離用絶縁膜からの反射光の影響が無視できないため、ウェーハー面内の素子分離用絶縁膜の堆積の均一性や、平坦化工程での均一性により発生する素子分離領域厚さのばらつきで、スペース幅にばらつきを持ってしまう問題がある。この問題は、ｐ型領域幅を微細化すればするほど顕著になるため、高耐圧トランジスタの微細化の妨げになるばかりでなく、半導体装置の高密度化を制限し、高コスト化に繋がる問題点であった。
【００２１】
以上に述べたように、従来提案されていた不揮発性半導体記憶装置の高耐圧トランジスタにおけるＳＴＩ素子分離構造では、素子分離用領域幅の限界が素子の微細化を制限する問題があった。
【発明の開示】
【発明が解決しようとする課題】
【００２２】
上述のように従来のＳＴＩ素子分離構造を有する不揮発性半導体記憶装置では、高耐圧トランジスタの微細化が素子分離領域の微細化の限界によって、律則される問題があった。
【００２３】
本発明は上記のような従来の問題点に鑑みてなされたもので、その目的とするところは、高耐圧トランジスタのレイアウトの高密度化を図り、低コストで、大容量の不揮発性半導体記憶装置の製造方法を提供することにある。
【課題を解決するための手段】
【００２４】
上記の目的を達成するために、本発明の半導体記憶装置の製造方法は、半導体基板上に素子分離用浅トレンチ溝を形成する工程と、前記トレンチ溝に素子分離用絶縁材を埋め込む工程と、前記素子分離用絶縁材を平坦化して素子分離領域を形成する工程と、前記半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜及び前記素子分離領域が形成された半導体基板上にゲート電極材を堆積する工程と、前記ゲート電極材上にリソグラフィ用レジストを塗布して、前記素子分離領域内おいて、前記レジストの一部分を開口する工程と、前記開口のあるレジストをマスクとして、前記トレンチ溝の底面直下に不純物イオン注入を行う工程と、前記レジストをはく離する工程と、前記ゲート電極材を加工してゲート電極を形成する工程とを含むことを特徴とする製造方法を提供する。
【００２５】
また、本発明の半導体記憶装置の製造方法は、半導体基板上に素子分離用浅トレンチ溝を形成する工程と、前記トレンチ溝に素子分離用絶縁材を埋め込む工程と、前記素子分離用絶縁材を平坦化して素子分離領域を形成する工程と、前記半導体基板上に第一のゲート絶縁膜を形成する工程と、前記第１のゲート絶縁膜及び前記素子分離領域が形成された前記半導体基板上に、第一のゲート電極材を堆積する工程と、前記第一のゲート電極材上にリソグラフィ用レジストを塗布して、前記素子分離領域内おいて、前記レジストの一部分を開口する工程と、前記開口のあるレジストをマスクとして、前記トレンチ溝の底面直下に不純物イオン注入を行う工程と、前記レジストをはく離する工程と、前記第一のゲート電極材を加工して第一のゲート電極を形成する工程と、前記第一のゲート電極上に第二のゲート絶縁膜を形成する工程と、前記第二のゲート絶縁膜上に第二のゲート電極材を堆積する工程と、前記第二のゲート電極材、第二のゲート絶縁膜、及び第一のゲート電極を加工して、第二のゲート電極を形成する工程とを含むことを特徴とする製造方法を提供する。
【００２６】
さらに、本発明の半導体記憶装置の製造方法は、前記第一のゲート電極が、不揮発性半導体記憶装置のフローティングゲートであり、前記第二のゲート電極が、不揮発性半導体記憶装置の制御ゲートであることを特徴とする製造方法を提供する。
【００２７】
また、本発明の半導体記憶装置の製造方法は、半導体基板上に第一のゲート絶縁膜を形成する工程と、前記第一のゲート絶縁膜上に第一のゲート電極材を形成する工程と、前記第一のゲート電極材を部分的に除去する工程と、第一のゲート電極材を除去した前記領域の前記第一のゲート絶縁膜及び前記半導体基板を除去して素子分離用の浅トレンチ溝を形成する工程と、前記トレンチ溝に素子分離用絶縁材を埋め込む工程と、前記素子分離用絶縁材を平坦化して素子分離領域を形成する工程と、形成した前記素子分離領域及び前記第一のゲート電極材の上に第二のゲート電極材を堆積する工程と、前記第二のゲート電極材上にリソグラフィ用レジストを塗布して、前記素子分離領域内おいて、前記レジストの一部分を開口する工程と、前記開口のあるレジストをマスクとして、前記トレンチ溝底面直下に不純物イオン注入を行う工程と、前記レジストをはく離する工程と、前記第二のゲート電極材を加工して第二のゲート電極を形成する工程と、前記第二のゲート電極上に第二のゲート絶縁膜を形成する工程と、前記第二のゲート絶縁膜上に第三のゲート電極材を堆積する工程と、前記第三のゲート電極材、前記第二のゲート絶縁膜、前記第二のゲート電極、及び前記第一のゲート電極を加工して、第三のゲート電極を形成する工程とを含むことを特徴とする製造方法を提供する。
【００２８】
さらに、本発明の半導体記憶装置の製造方法は、前記第一のゲート電極と第二のゲート電極が、直接接触して短絡された不揮発性半導体記憶装置のフローティングゲートであり、前記第三のゲート電極が、不揮発性半導体記憶装置の制御ゲートであることを特徴とする製造方法を提供する。
【発明の効果】
【００２９】
本発明によれば、素子分離耐圧向上のためのｐ型領域形成を、ゲート電極材堆積後に行い、リソグラフィ時の反射光の影響を無くして、ｐ型領域上に形成するスペースパターンの微細化を可能にする。これにより高耐圧トランジスタのレイアウトが高密度化され、低コストで大容量不揮発性半導体記憶装置を提供する効果がある。
【発明を実施するための最良の形態】
【００３０】
以下、本発明の実施形態について図面を用いて説明する。
【００３１】
図１は、本発明の第１の実施形態における各工程順に、基板断面を模式的に示す図である。本実施形態は、以下に述べる工程により不揮発性半導体記憶装置が製造される。
【００３２】
先ず、第１の工程は、半導体基板１０上にマスク材を形成し、同図（ａ）に示すように、素子分離領域とする範囲（分離パターン）の上のマスク材１２ａを除去し、後に素子を形成する範囲にマスク材１２でマスキングするマスキング工程を行う。
【００３３】
第２の工程は、マスク材１２をエッチングマスクとして、半導体基板をエッチングしてトレンチ溝１３を形成し、続いてトレンチ溝側壁を熱酸化処理した後、同図（ｂ）に示すように素子分離用絶縁材１４を埋め込む素子分離工程を行う。
【００３４】
第３の工程は、平坦化した素子分離用絶縁材１４ａを形成した後、エッチバック行ってマスク材を露出させてから、マスク材１２を除去する。この工程により、同図（ｃ）に示すように、素子を形成する基板部分１０ａが表層に出る素子域形成工程を行う。
【００３５】
第４の工程では、同図（ｄ）に示すように、表面処理後に、ゲート絶縁膜１５及びゲート電極材１６を形成して、更にその上にリソグラフィ用フォトレジスト材１７を塗布し、リソグラフィによってｐ型領域を形成する部分（素子分離用絶縁材１４ａ）の上のレジスト材１７ａを除去する分離パタンレジスト工程を行う。
【００３６】
第５の工程は、イオン注入によって、前記レジスト材を除去した部分１７ａのトレンチ溝１３直下にボロン不純物を注入して、同図（ｅ）に示すように、ｐ型領域１８を形成するｐ型領域形成工程を行う。
【００３７】
第６の工程は、レジスト材１７を剥離した後、ゲート電極形成工程を行い、同図（ｆ）に示すように、素子分離用絶縁材に挟まれる部分にゲート電極１９を形成し、さらにドレイン、ソースとするＮ型拡散層１１ａ、１１ｂを形成するトランジスタ形成工程を行う。
【００３８】
上記の実施形態による工程では、トランジスタのゲート電極１９となるゲート電極材を、素子分離領域とする範囲の上面にも形成した後に、リソグラフィ工程を行ってｐ型領域にフォトレジストスペースを形成している。素子分離領域の上に微細なスペースパターンを形成するためには、素子分離領域に埋め込まれている素子分離用絶縁膜からの反射光を抑制する必要があるが、本実施形態によれば、素子分離領域を覆うゲート電極材が、この反射光の抑制をするため、微細スペースをばらつき無く、投射光のみで照射、形成することが可能となる。すなわち、素子分離用絶縁材からの反射光をゲート電極材が抑制して、寸法のばらつきを抑制することが出来る。このためリソグラフィパターンを微細化することが可能となり、レイアウトが高密度化され、低コストで大容量の半導体記憶装置の製造方法を提供する効果がある。
【００３９】
図２は本発明による第２の実施形態の作製方法を示している。
【００４０】
先ず、第１の工程は、半導体基板２０上にマスク材を形成し、同図（ａ）に示すように、素子分離領域とする範囲の上のマスク材２２ａを除去し、後に素子を形成する範囲にマスク材２２でマスキングするマスキング工程を行う。
【００４１】
第２の工程は、マスク材２２をエッチングマスクとして、半導体基板をエッチングしてトレンチ溝２３を形成し、続いてトレンチ溝側壁を熱酸化処理した後、同図（ｂ）に示すように素子分離用絶縁材２４を埋め込む素子分離工程を行う。
【００４２】
第３の工程は、平坦化した素子分離用絶縁材２４ａを形成した後、エッチバック行ってマスク材を露出させてから、マスク材２２を除去する。この工程により、同図（ｃ）に示すように、素子を形成する基板部分２０ａが表層に出る素子域形成工程を行う。
【００４３】
第４の工程では、同図（ｄ）に示すように、表面処理後に、素子を形成する基板部分２０ａにゲート絶縁膜２５、及び素子分離用絶縁材２４ａを含む基板全面にフローティングゲート電極材２６を形成して、更にその上にリソグラフィ用フォトレジスト材２７を塗布し、リソグラフィによってｐ型領域を形成する部分（素子分離用絶縁材２４ａ）の上のレジスト材２７ａを除去するレジストパターン工程を行う。
【００４４】
第５の工程は、イオン注入によって、前記レジスト材を除去した部分２７ａのトレンチ溝直下にボロン不純物を注入して、同図（ｅ）に示すように、素子分離用絶縁材２４ａの下にｐ型領域２８を形成するｐ型領域形成工程を行う。
【００４５】
第６の工程は、レジスト材２７を剥離した後、ゲート電極形成工程を行い、同図（ｆ）に示すように、フローティングゲート電極２９を素子分離用絶縁材２４ａの間に形成する。更にフローティングゲート電極２９の上にインターポリ絶縁膜２９ｂと制御ゲート電極２９ａを堆積し、制御ゲート電極加工を行ってスタックゲート構造２９ａ、２９ｂを作製し、さらにドレイン、ソースとするＮ型拡散層２１ａ、２１ｂを形成するするフローティングゲート・トランジスタ形成工程を行う。
【００４６】
上記の第２の実施形態による工程では、メモリセルのトランジスタのフローティングゲート電極２９となるゲート電極材を、素子分離領域とする範囲の上面にも形成した後に、リソグラフィ工程を行ってｐ型領域にフォトレジストスペースを形成している。素子分離領域の上に微細なスペースパターンを形成するためには、素子分離領域に埋め込まれている素子分離用絶縁膜からの反射光を抑制する必要があるが、本実施形態によれば、素子分離領域を覆うフローティングゲート電極材が、この反射光の抑制をするため、微細スペースをばらつき無く、投射光のみで照射、形成することが可能となる。すなわち、素子分離耐圧向上のためのｐ型不純物注入用リソグラフィパターン形成を、フローティングゲート電極材である第二のゲート電極材上に行うため、素子分離用絶縁材からの反射光を第二のゲート電極材（フローティングゲート電極材）が抑制して、寸法ばらつきを抑制することが出来る。このためリソグラフィパターンを微細化することが可能となり、レイアウトが高密度化され、低コストで大容量の半導体記憶装置の製造方法を提供する効果がある。
【００４７】
なお、本実施形態のＳＴＩ形成方法は、主にＮＯＲ型フラッシュメモリに適しており、上記フローティングゲート電極により、その高耐圧トランジスタの電位印加を可能にしている。
【００４８】
図３は本発明の第３の実施形態の作製方法を示している。
【００４９】
先ず、第１の工程は、半導体基板３０上にゲート酸化膜３１、下層ゲート電極材３６、及びマスク材３２を形成し、素子分離領域とする範囲の上のマスク材３２ａを除去し、図３（ａ）に示すように、後に素子を形成する範囲にマスク材３２によりマスキングを行い、素子分離領域とする部分を非マスクとするマスキング工程を行う。
【００５０】
第２の工程は、同図（ｂ）に示すように、マスク材３２をエッチングマスクとして、下層ゲート電極３６ａ及び半導体基板３０をエッチングしてトレンチ溝３３を形成し、続いてトレンチ溝側壁の熱酸化処理を行った後、これに素子分離用絶縁材３４を埋め込む素子分離工程を行う。
【００５１】
第３の工程は、平坦化した素子分離用絶縁材３４ａを形成した後、エッチバック行ってマスク材を露出させてから、マスク材３２を除去する。この工程により、同図（ｃ）に示すように、素子を形成する基板部分３０ａに、ゲート酸化膜３１ａ及び下層ゲート電極（第１層の電極）材部３６ａが基板３０表層に残る素子域形成工程を行う。
【００５２】
第４の工程では、同図（ｄ）に示すように、表面処理後に、上層フローティングゲート電極（第２層の電極）３６ｂ材を前工程で表層となった下層ゲート電極（第１層の電極）材部３６ａ及び平坦化した素子分離用絶縁材３４ａの上に形成してから、リソグラフィ用フォトレジスト３７を塗布し、リソグラフィによってｐ型領域を形成する部分（素子分離用絶縁材３４ａ）の上のレジスト３７ａを除去するレジストパターン工程を行う。
【００５３】
第５の工程は、イオン注入によって、前記レジスト材を除去した部分３７ａのトレンチ溝直下にボロン不純物を注入して、同図（ｅ）に示すように、素子分離用絶縁材３４ａの下にＰ型領域３８を形成するｐ型領域形成工程を行う。
【００５４】
第６の工程は、レジスト材３７を剥離した後、ゲート電極形成工程を行い、同図（ｆ）に示すように、フローティングゲート電極３６ａ、３６ｂを形成し、この上層フローティングゲート電極３６ｂの上にインターポリ絶縁膜３９ｂと制御ゲート電極（第３層の電極）材３９ａを堆積し、ゲート電極加工を行ってスタックゲート構造３９ａ、３９ｂを作製する。さらに、ドレイン、ソースとするＮ型拡散層３０ｂ、３０ｃを形成するするフローティングゲート・トランジスタ形成工程を行う。
【００５５】
この実施形態における製造工程では、メモリセルのフローティングゲート電極となる上層ゲート電極材を、前記第４の工程のレジストパターン工程において、素子分離領域の上にも形成した後、これにリソグラフィ工程を行って、ｐ型領域とする部分にフォトレジストスペースを形成している。本実施形態でも、抑制する必要がある素子分離用絶縁膜からの反射光を、素子分離領域上に微細なスペースパターンを形成するために、ゲート電極材が反射光の抑制を行うことができる。これにより、微細スペースをばらつき無く形成することが可能となる。すなわち、素子分離耐圧向上のためのｐ型不純物注入用リソグラフィパターン形成を、フローティングゲート電極の上層材である第２層のゲート電極材上に行うため、素子分離用絶縁材からの反射光をこのゲート電極材が抑制して寸法ばらつきを抑制することが出来る。このためリソグラフィパターンを微細化することが可能となり、レイアウトが高密度化され、低コストで大容量のフローティングゲート半導体記憶装置の製造方法を提供する効果がある。このＳＴＩ形成方法は主にNAND型フラッシュメモリに適しており、上記フローティングゲート電極を引き出すことにより高耐圧トランジスタの電位印加を可能にしている。
【００５６】
本発明は上述した各実施例に限定されるものではない。ゲート絶縁膜の厚さや電極材料等を適当に選択することも可能であるし、積層膜構成を変更することも可能である。また、高耐圧トランジスタ以外の各種素子も必要に応じて本発明の要旨を逸脱しない範囲で種々変形して実施することができることは、言うまでもない。すなわち、本発明の好ましい様態は、以下のものを含む。
【００５７】
１）第一のゲート絶縁膜はトンネル絶縁膜であるもの。
【００５８】
２）フローティングゲート電極となる電極材は例えば不純物ドーピングにより電気伝導率が高い多結晶シリコン材あるいは非晶質シリコン材等であるもの。
【００５９】
３）第二のゲート絶縁膜は、例えば、酸化膜、或いは窒化膜、或いは酸化窒化膜、或いは酸化膜と窒化膜の積層膜であるもの。
【００６０】
４）制御ゲート電極となる電極材は、例えば、不純物ドーピングにより電気伝導率が高い多結晶シリコン材、或いは非晶質シリコン材等のシリコン材単層、或いは例えばＷ等の高融点金属材、ＷＳｉ等のシリサイドとシリコン材の積層構造、或いは例えば上記シリコン材上にＴｉ等の金属を堆積して熱アニールによりシリコンと化学的に反応させて形成したサリサイド、或いはＡｌ等の低抵抗金属材であるもの。
【００６１】
５）素子分離用絶縁膜は、例えば高アスペクトの埋め込み特性に優れた二酸化シリコン材、リンやボロン等の不純物を含むＰＳＧ、ＢＰＳＧ等、或いは上記材料の積層構造であるもの。
【００６２】
である。
【図面の簡単な説明】
【００６３】
【図１】第１の実施形態に係わる不揮発性半導体記憶装置の作製工程手順を示す模式断面図。
【図２】第２の実施形態に係わる不揮発性半導体記憶装置の作製工程手順を示す模式断面図。
【図３】第３の実施形態に係わる不揮発性半導体記憶装置の作製工程手順を示す模式断面図。
【図４】従来のN型トランジスタの構造を示す模式断面図。
【図５】従来の不揮発性半導体記憶装置の高耐圧トランジスタの構造を示す模式断面図。
【図６】従来の高耐圧トランジスタの素子分離の構造を示す模式断面図と、ｐ型領域幅またはｐ型領域不純物濃度と素子分離耐圧及び接合耐圧の関係を示すグラフ。
【図７】従来の高耐圧トランジスタの作製工程手順を示す模式断面図。
【符号の説明】
【００６４】
１０、２０、３０、４０、５０、７０・・・半導体基板、
１０ａ、２０ａ、３０ａ、・・・素子を形成する基板部分、
１１ａ、１１ｂ、２１ａ、２１ｂ、３０ｂ、３０ｃ、４５、５５・・・Ｎ型拡散層、
１２、２２、３２、７２ａ・・・マスク材、
１２ａ、２２ａ、３２ａ、７２ｂ・・・除去されるマスク材、
１３、２３、３３、４２ａ、５２ａ，７４ａ・・・トレンチ溝、
１４、２４、３４、４２、５２、７４・・・素子分離用絶縁材、
１４ａ、２４ａ、３４ａ、４２、５２、・・・平坦化した素子分離用絶縁材、
１５、２５、４３、５１・・・ゲート絶縁膜、
１７、２７、３７、７５・・・フォトレジスト材、
１７ａ、２７ａ、３７ａ，７５ａ・・・レジスト材を除去した部分、
１８、２８、３８、５８、７８・・・ｐ型領域、
１９、４４、５４、７９・・・ゲート電極、
２６・・・フローティングゲート電極材、
２９ａ、３９ａ・・・制御ゲート電極、
２９ｂ、３９ｂ・・・インターポリ絶縁膜、
３１、３１ａ・・・ゲート酸化膜、
３６、３６ａ・・・下層ゲート電極、
３６ｂ・・・上層フローティングゲート電極、
４１・・・ｐウェル、
６１、６２、６３、６４・・・グラフ曲線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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