(57)【要約】【課題】  本発明は半導体装置の製造方法において、Ａｌを含むパーティクルに起因する配線パターンの短絡を防止できる製造方法を提供することを第１の目的とする。また、配線パターン上に形成する表面保護膜のカバレッジを向上することを第２の目的とする。【解決手段】  フォトレジスト膜２０をマスクとしてＡｌ−Ｓｉ膜１２に対してウェットエッチングを行う。その後に、フォトレジスト膜２０をマスクとしてＣｌ２、ＢＣＬ３及びＮ２を含むたエッチングガスでドライエッチングを行う。したがって、ドライエッチングによってＡｌ−Ｓｉ膜１２から生じたパーティクルがガスの流れに乗ってエッチング面に付着することがないので、配線パターン間の短絡を抑えることができる。また、Ａｌ−Ｓｉ膜１２の開口部の周面はなだらかな傾斜面になるので、ＢＳＧなどで表面保護膜を形成するときにカバレッジが良くなる。【選択図】  図２
2005236151.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の一方の主面上にＴｉ膜とＴｉＮ膜とを積層して形成する第１の工程と、
前記ＴｉＮ膜上にＡｌ−Ｓｉ膜またはＡｌ−Ｓｉ−Ｃｕ膜を形成する第２の工程と、
前記Ａｌ−Ｓｉ膜または前記Ａｌ−Ｓｉ−Ｃｕ膜上にフォトレジスト膜を所定のパターンに形成する第３の工程と、
前記フォトレジスト膜をマスクとして前記Ａｌ−Ｓｉ膜または前記Ａｌ−Ｓｉ−Ｃｕ膜をウェットエッチングする第４の工程と、
前記フォトレジスト膜をマスクとして前記ＴｉＮ膜及び前記Ｔｉ膜をドライエッチングする第５の工程を有することを特徴とする半導体装置の製造方法。
【請求項２】
さらに、前記第４の工程と前記第５の工程との間に、前記半導体基板のＳｉ残渣物を弗硝酸でエッチングする工程を有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
さらに、前記第４の工程と前記第５の工程との間に、前記半導体基板の残留水分を蒸散させるベークする工程を有することを特徴とする請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に係り、特にバリアメタルとしてＴｉ／ＴｉＮ膜を形成する工程を含む製造方法に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴやＩＧＢＴの製造工程において、Ａｌ−Ｓｉ膜またはＡｌ−Ｓｉ−Ｃｕ膜を配線として利用する場合に、Ｓｉノジュールの析出防止や、Ａｌスパイクの形成防止のために、薄いＴｉ／ＴｉＮ膜をバリアメタルとして形成することがある。このとき、これらの膜をＣｌ２を含むガスでエッチングする方法が知られている（例えば、特許文献１を参照）。この方法によれば、途中でエッチング条件を切り替えなくても一気に除去できる利点がある。図５は、従来技術に係る配線パターンの製造方法を示す断面図である。図５において、５０はシリコンウェーハ、５１はＴｉ／ＴｉＮ膜、５２はＡｌ−Ｓｉ膜、７０はフォトレジスト膜、７１は開口部、７２はエッチングガス、７３はパーティクル、７４は残渣を示す。
【０００３】
すなわち、図５（ａ）に示すように、シリコンウェーハ５０の表面に、Ｔｉ膜上にＴｉＮ膜を積層したＴｉ／ＴｉＮ膜５１を形成し、さらにその上にＡｌ−Ｓｉ膜５２を積層して形成する。次に、図５（ｂ）に示すように、Ａｌ−Ｓｉ膜５２上にフォトレジスト膜７０を形成し、開口部７１などを形成してパターニングする。さらに、Ｃｌ２等を含むガスでによってＡｌ−Ｓｉ膜５２とＴｉ／ＴｉＮ膜５１とを連続的に除去する。そして、図５（ｃ）に示すように、シリコンウェーハ５０が露出するところまで除去すれば、Ａｌ−Ｓｉ膜５２を所定の配線パターンに形成できると共に、下地となっているＴｉＮ膜からＳｉノジュールが析出することなどを防止することができる。
【０００４】
ところで、このドライエッチングのときに、Ａｌを含むパーティクルがエッチングガス７２の流れに乗ってＡｌ−Ｓｉ膜５２の表面に付着することがある。そうすると、図５（ｃ）に示すように、パーティクル７３の下方にあるＡｌ−Ｓｉ膜５２及びＴｉ／ＴｉＮ膜５１は、除去されずに柱状の残渣７４として残る。配線パターンの間にできた残渣７４は、Ａｌを含んでいるので短絡を招きやすく、製造する半導体装置の信頼性を低下させる原因となる。
【０００５】
また、図５に示した工程の後に、ＰＩＸ（登録商標）等の高耐熱ポリイミドや、ＰＳＧ（Ｐｏｓｐｈｏ―ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）などで表面保護膜を配線パターン上に形成する場合、従来技術を用いると表面保護膜のカバレッジが悪いという問題があった。つまり、Ａｌ−Ｓｉ膜５２の切り立った面のところで表面保護膜に段差ができやすので、その表面を平坦にすることが難しかった。
【特許文献１】特開平７−１２２５６７公報  第３頁ないし第４頁、並びに図１及び図５に記載
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、以上の課題に鑑みて、半導体装置の製造方法において、Ａｌを含むパーティクルに起因する配線パターンの短絡を防止できる製造方法を提供することを第１の目的とする。また、配線パターン上に形成する表面保護膜のカバレッジを向上することを第２の目的とする。
【課題を解決するための手段】
【０００７】
上記の課題を解決するための手段として、本発明は、半導体装置の製造方法において、半導体基板の一方の主面上にＴｉ膜とＴｉＮ膜とを積層して形成する第１の工程と、前記ＴｉＮ膜上にＡｌ−Ｓｉ膜またはＡｌ−Ｓｉ−Ｃｕ膜を形成する第２の工程と、前記Ａｌ−Ｓｉ膜または前記Ａｌ−Ｓｉ−Ｃｕ膜上にフォトレジスト膜を所定のパターンに形成する第３の工程と、前記フォトレジスト膜をマスクとして前記Ａｌ−Ｓｉ膜または前記Ａｌ−Ｓｉ−Ｃｕ膜をウェットエッチングする第４の工程と、前記フォトレジスト膜をマスクとして前記ＴｉＮ膜及び前記Ｔｉ膜をドライエッチングする第５の工程を有することを特徴とするものである。
【０００８】
したがって、上記の手段によれば、Ａｌ−Ｓｉ膜またはＡｌ−Ｓｉ−Ｃｕ膜をウェットエッチングで除去し、ＴｉＮ膜及びＴｉ膜をドライエッチングで除去するので、Ａｌを含むパーティクルがエッチングガスの流れに乗ってエッチング中の面に付着することなく、配線パターンの間の残渣の生成を防止することができる。また、Ａｌ−Ｓｉ膜またはＡｌ−Ｓｉ−Ｃｕ膜を等方性エッチングするので、これらの膜の開口部に面した部分の傾斜が緩やかになり、表面保護膜のカバレッジが向上する。
【０００９】
なお、上記の半導体装置の製造方法において、さらに、前記第４の工程と前記第５の工程との間に、前記半導体基板のＳｉ残渣物を弗硝酸でエッチングする工程を有するものにできる。
【００１０】
また、本発明は、上記の半導体装置の製造方法において、さらに、前記第４の工程と前記第５の工程との間に、前記半導体基板の残留水分を蒸散させるベークする工程を有するものにできる。
【発明の効果】
【００１１】
本発明は、Ａｌ−Ｓｉ膜またはＡｌ−Ｓｉ−Ｃｕ膜と、ＴｉＮ膜及びＴｉ膜とでエッチング条件を切り替え、Ａｌを含むパーティクルの発生を防止可能にしたので、配線パターン間の短絡を抑えて半導体装置の信頼性を向上することができる。また、表面保護膜のカバレッジも向上する。
【発明を実施するための最良の形態】
【００１２】
本発明は、絶縁ゲート型電界効果トランジスタ（ＭＯＳＦＥＴ）、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）などの配線パターンの製造工程において、Ａｌ−Ｓｉ膜に対してウェットエッチング、ＴｉＮ膜及びＴｉ膜に対してドライエッチングを行うことに最も大きな特徴がある。以下に、この特徴を有する実施例について図面を参照しながら説明する。
【実施例１】
【００１３】
本発明の実施例１について、図面に基づいて詳しく説明する。図１ないし図３は、本発明の実施例１に係る配線パターンの製造工程を示す断面図（１）ないし（３）である。図１ないし図３において、１０はシリコンウェーハ、１１はＴｉ／ＴｉＮ膜、１２はＡｌ−Ｓｉ膜、１３は開口部、１４は開口部、２０はフォトレジスト膜、２１は開口部、２２はエッチングガスを示す。なお、図1ないし図３は、半導体装置の配線パターンの形成に関係ある工程のみを示している。
【００１４】
図１（ａ）に示すように、Ｔｉ膜にＴｉＮ膜を積層してバリアメタルとなるＴｉ／ＴｉＮ膜１１をスパッタリングで形成し、さらにこの上にＡｌ−Ｓｉ膜１２をスパッタリングで形成する。なお、Ｔｉ／ＴｉＮ膜１１の付着性を向上するために、Ａｌ−Ｓｉ膜１２の形成前に、ＲＴＡでＴｉ膜の下面側をシリサイド化することが好ましい。そして、Ａｌ−Ｓｉ膜１２上にフォトレジスト膜２０を形成し、配線パターンに合うように不要部分を除去する。このとき、フォトレジスト膜２０にはパターン形成のための開口部２１ができる。
【００１５】
次に、図１（ｂ）に示すように、フォトレジスト膜２０をマスクとしてウェットエッチングによって開口部２１に露出したＡｌ−Ｓｉ膜１２を除去して行く。なお、エッチング溶液としては、リン酸（Ｈ３ＰＯ４）７２％、硝酸（ＨＮＯ３）３％、酢酸（ＣＨ３ＣＯＯＨ）７％の混合液が好ましいが、これ以外の溶液を使用することも可能である。このとき、Ａｌ−Ｓｉ膜１２に形成された開口部１３周面は、ウェットエッチングに特徴的な傾斜面となる。このウェットエッチングは、図１（ｃ）に示すように、開口部１３にＴｉ／ＴｉＮ膜１１が露出するところまで行う。なお、Ｔｉ／ＴｉＮ膜１１表面のＳｉ残渣を確実に除去するために、このウェットエッチングの後に弗硝酸で短時間エッチングを行うことが好ましい。
【００１６】
さらに、図２（ｄ）に示すように、フォトレジスト膜２０をマスクとしてＣｌ２、ＢＣＬ３及びＮ２を含むエッチングガス２２でドライエッチングを行う。半導体装置の種類によって異なるが、Ｔｉ／ＴｉＮ膜１１の厚さは概ね０．３μｍ以下であり、１分間あるいはそれ以下の時間で図２（ｆ）に示す状態となる。なお、Ｔｉ／ＴｉＮ膜１１の残渣を確実に除去するために、このドライエッチングの後に希フッ酸で短時間エッチングを行うことが好ましい。
【００１７】
そして、図３（ｅ）に示すように、フォトレジスト膜２０を除去する。なお、図示はしないが、以上の工程の後に、Ａｌ−Ｓｉ膜１２などを覆うように高耐熱ポリイミドや、ＰＳＧ、ＢＰＳＧ（Ｂｏｒｏ−Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）などで表面保護膜を形成する。
【００１８】
したがって、本発明によれば、Ａｌ−Ｓｉ膜１２の不要部分の除去をウェットエッチングで行うので、パーティクルが飛散、付着することによる残渣の発生がない。また、Ａｌ−Ｓｉ膜１２の開口部の周面はなだらかな傾斜面となるので、表面保護膜の表面を比較的平坦にすることができる。また、ドライエッチング時間が非常に短くなるので、フォトレジスト膜２０をＡｌ−Ｓｉ膜１２と同等ないしはその１．５倍程度の厚さに形成しなければならない従来技術の製造工程よりも薄くすることができる。
【００１９】
さらに、以上の工程に関する詳細な条件について説明する。図４は、本発明の実施例に係る製造工程の詳細な条件を示す説明図である。図４に示した条件は、Ｔｉ／ＴｉＮ膜１１の形成からＡｌ−Ｓｉ膜１２の焼成までを示しており、本件発明者の研究によって好ましいことが分かった。しかし、処理時間などの条件は、製造する半導体装置などによって多少相違するものであり、本発明はこの条件に限られるものではない。
【図面の簡単な説明】
【００２０】
【図１】本発明の実施例１に係る配線パターンの製造工程を示す断面図（１）である。
【図２】本発明の実施例１に係る配線パターンの製造工程を示す断面図（２）である。
【図３】本発明の実施例１に係る配線パターンの製造工程を示す断面図（３）である。
【図４】本発明の実施例に係る製造工程の詳細な条件を示す説明図である。
【図５】従来技術に係る配線パターンの製造方法を示す断面図である。
【符号の説明】
【００２１】
１０：シリコンウェーハ
１１：Ｔｉ／ＴｉＮ膜
１２：Ａｌ−Ｓｉ膜
１３：開口部
１４：開口部
２０：フォトレジスト膜
２１：開口部
２２：エッチングガス
５０：シリコンウェーハ
５１：Ｔｉ／ＴｉＮ膜
５２：Ａｌ−Ｓｉ膜
７０：フォトレジスト膜
７１：開口部
７２：エッチングガス
７３：パーティクル
７４：残渣
【図１】
2005236151.tif 000003
【図２】
2005236151.tif 000004
【図３】
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【図４】
2005236151.tif 000006
【図５】
2005236151.tif 000007