(57)【要約】【課題】  半導体領域内に形成したトレンチ内に誘電体領域を形成する半導体装置において、誘電体領域内に空孔を形成した半導体装置およびその製造方法を提供する。【解決手段】  半導体基板１の表面層に形成されたソース領域７とドレイン領域８の間にトレンチ領域２を形成し、トレンチ領域２内に絶縁物を形成し、絶縁物内にＸ方向（ソース−ドレイン方向）に交差するＺ方向に並べて空孔を形成する。【選択図】      図１
2005167144.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表面層に互いに平行に形成されたソース領域とドレイン領域を有し、かつ前記ドレイン領域と前記ソース領域との間に前記ソース領域から離れたドレインドリフト領域を備えた半導体装置であって、
前記ソース領域と前記ドレイン領域の間に形成されたトレンチと、
前記トレンチ内に形成された絶縁物と、
前記絶縁物内に、前記ソース領域および前記ドレイン領域の前記平行な方向（以下「第１の方向」という）の長さが、前記ソース領域および前記ドレイン領域を横切る方向の長さよりも小さく前記第１の方向に並ぶように形成された複数の空孔と、
を備え
前記ドレインドリフト領域は前記トレンチに沿って前記半導体基板に形成されたことを特徴とする半導体装置の製造方法。
【請求項２】
間に半導体領域を有するトレンチを半導体基板に形成する工程と、
前記半導体基板を熱酸化することで前記半導体領域を酸化する熱酸化工程と、
前記熱酸化工程により形成された酸化膜をエッチングして前記半導体基板表面を露出させるエッチバック工程と、
絶縁膜を堆積し前記トレンチの開口部を閉塞する工程と
をこの順に行うことを特徴とする半導体装置の製造方法。
【請求項３】
間に半導体領域を有するトレンチを半導体基板に形成する工程と、
前記トレンチを形成した前記半導体基板の面に対して等方性ドライエッチングを行う工程と、
前記半導体基板を熱酸化することで前記半導体領域を酸化する熱酸化工程と、
絶縁膜を堆積し前記トレンチの開口部を閉塞する工程と
をこの順に行うことを特徴とする半導体装置の製造方法。
【請求項４】
間に半導体領域を有するトレンチを半導体基板に形成する工程と、
前記半導体基板を還元性雰囲気中でアニールを行う工程と、
前記半導体基板を熱酸化することで前記半導体領域を酸化する熱酸化工程と、
絶縁膜を堆積し前記トレンチの開口部を閉塞する工程と
をこの順に行うことを特徴とする半導体装置の製造方法。
【請求項５】
前記熱酸化工程の後に、前記熱酸化工程により形成された酸化膜をエッチングして前記半導体基板表面を露出させるエッチバック工程を行うことを特徴とする請求項３または４のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体基板表面層に幅の広い絶縁領域を有する半導体装置の製造方法に関し、トレンチを形成し該トレンチ内に絶縁物を堆積するものに関する。
【背景技術】
【０００２】
従来より、トレンチ技術は、ＤＲＡＭなどにおいてキャパシタンスを作製する技術や素子分離のためのＳＯＩ技術として、またディスクリートＭＯＳＦＥＴのトレンチゲート技術として種々検討されている。また、近年、パワーＩＣなどに使用される横型高耐圧ＭＯＳＦＥＴにおいてもトレンチ技術を応用する提案がなされている。
本出願人も、トレンチ内への酸化物の埋め込み技術について、先に出願している（例えば、特許文献１参照。）
【特許文献１】特開２００３−３７２６７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、従来の構成では、トレンチの充填を半導体基板の熱酸化後に酸化膜を堆積する方法で行う場合、トレンチのアスペクト比が大きい場合は、トレンチの形状をトレンチの開口からトレンチの底部に向かって順テーパ形状にして、このトレンチに酸化膜をＣＶＤなどで堆積することで行う。
この場合、形成したトレンチ間の半導体領域の形状は、トレンチの開口部からトレンチの底部に向かって逆テーパ形状になり、トレンチ開口部の幅とトレンチ底部の幅ではトレンチ底部の幅の方が広くなる。
トレンチ開口部の半導体領域の幅は、トレンチを形成した後、絶縁物で充填するまでの間、曲がったり折れたりなど変形することが無いように、ある程度の幅が必要となる。
逆に、この半導体領域を熱酸化する場合、トレンチ底部の幅を熱酸化するための時間を必要とする。半導体領域を熱酸化するためには、膨大な時間を要するため、トレンチ間の半導体領域の幅はできるだけ小さいことが望ましい。
【０００４】
また、トレンチ開口部とトレンチ底部での半導体領域の幅が異なると、開口部と底部で熱酸化の時間が異なることになる。開口部が酸化された後も酸化を行うと酸化された部分の強度が低下し、変形する可能性がある。
よって、トレンチを形成する際には、形状を維持するための幅を持ち、前記の順テーパ角が９０°にできるだけ近い方が良いことになる。
このような順テーパ角が小さいトレンチを絶縁膜で完全に埋めることは困難であり、トレンチ内に空孔が形成されることになる。このような、トレンチ内に空孔が形成される半導体装置については、特許文献１に記載されていない。
本発明は、上記問題点に鑑みてなされたものであって、トレンチ内に空孔が形成される半導体装置および半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
上記目的を達成するため、本発明にかかる半導体装置は、半導体基板の表面層に互いに平行に形成されたソース領域とドレイン領域を有し、かつ前記ドレイン領域と前記ソース領域との間に前記ソース領域から離れたドレインドリフト領域を備えた半導体装置であって、前記ソース領域と前記ドレイン領域の間に形成されたトレンチと、前記トレンチ内に形成された絶縁物と、前記絶縁物内に、前記ソース領域および前記ドレイン領域の前記平行な方向（以下「第１の方向」という）の長さが、前記ソース領域および前記ドレイン領域を横切る方向の長さよりも小さく前記第１の方向に並ぶように形成された複数の空孔とを備え、前記ドレインドリフト領域は前記トレンチに沿って前記半導体基板に形成されたものとする。
上記目的を達成するため、本発明にかかる半導体装置の製造方法は、間に半導体領域を有するトレンチを半導体基板に形成する工程と、前記半導体基板を熱酸化することで前記半導体領域を酸化する熱酸化工程と、前記熱酸化工程により形成された酸化膜をエッチングして前記半導体基板表面を露出させるエッチバック工程と、絶縁膜を堆積し前記トレンチの開口部を閉塞する工程とをこの順に行うことする。
【０００６】
また、上記目的を達成するため、本発明にかかる半導体装置の別の製造方法は、間に半導体領域を有するトレンチを半導体基板に形成する工程と、前記トレンチを形成した前記半導体基板の面に対して等方性ドライエッチングを行う工程と、前記半導体基板を熱酸化することで前記半導体領域を酸化する熱酸化工程と、絶縁膜を堆積し前記トレンチの開口部を閉塞する工程とをこの順に行うこととする。前記熱酸化工程の後に、前記熱酸化工程により形成された酸化膜をエッチングして前記半導体基板表面を露出させるエッチバック工程を行ってもよい。
また、上記目的を達成するため、本発明にかかる半導体装置のさらに別の製造方法は、間に半導体領域を有するトレンチを半導体基板に形成する工程と、前記半導体基板を還元性雰囲気中でアニールを行う工程と、前記半導体基板を熱酸化することで前記半導体領域を酸化する熱酸化工程と、絶縁膜を堆積し前記トレンチの開口部を閉塞する工程とをこの順に行うこととする。前記熱酸化工程の後に、前記熱酸化工程により形成された酸化膜をエッチングして前記半導体基板表面を露出させるエッチバック工程を行ってもよい。
【発明の効果】
【０００７】
本発明によれば、トレンチを有する半導体装置において、前記トレンチ内に空孔を形成する半導体装置および製造方法を得ることができた。
【発明を実施するための最良の形態】
【０００８】
以下に、本発明の実施の形態にかかる半導体装置およびその製造方法について図面を参照しつつ詳細に説明する。
実施の形態１
図１は、本発明にかかる半導体装置の横型トレンチＭＯＳＦＥＴの構成の一例を示す図で、（ａ）は、断面斜視図であり、（ｂ）は、同図（ａ）におけるＺ方向の要部断面図である。
図１に示すように、横型トレンチＭＯＳＦＥＴは、Ｐ型の半導体基板１、トレンチ領域２、Ｎ-オフセットドレイン領域３、トレンチ領域２内を埋める誘電体領域４、Ｐウェル領域５、Ｐベース領域６、Ｎ+ソース領域７、Ｎ+ドレイン領域８、ゲート酸化膜９およびゲート電極１０備えている。
【０００９】
トレンチ領域２は、図１（ｂ）に示すように、半導体基板１の表面部分において、その表面から形成されており、誘電体領域４で埋められている。誘電体領域４内には、Ｚ方向に複数の空孔１１が形成されている。Ｎ-オフセットドレイン領域３はトレンチ領域２の周囲、すなわちトレンチ領域２の側面および底面を囲むように形成されている。Ｐウェル領域５は、半導体基板１の、トレンチ領域２に対してソース側の表面部分において、Ｎ-オフセットドレイン領域３の外側に隣接して形成されている。
Ｐベース領域６はＰウェル領域５の表面部分に形成されている。Ｎ+ソース領域７は、Ｐベース領域６の表面部分において、Ｎ-オフセットドレイン領域３から離れて形成されている。Ｎ+ドレイン領域８は、Ｎ-オフセットドレイン領域３の、トレンチ領域２に対してドレイン側（ソース側の反対側）の表面部分に形成されている。ゲート酸化膜９はＮ+ソース領域７からＮ-オフセットドレイン領域３のソース側部分に至る表面上に形成されている。ゲート電極１０はゲート酸化膜９上に形成されている。
【００１０】
また、図１では省略されているが、層間絶縁膜、ソース電極、ドレイン電極およびパッシベーション膜が設けられている。層間絶縁膜はゲート電極１０およびトレンチ領域２の上部を覆っている。ソース電極はＰベース領域６およびＮ+ソース領域７に電気的に接続している。ドレイン電極はＮ+ドレイン領域８に電気的に接続している。パッシベーション膜は半導体装置全体を被覆している。
本実施の形態では、空孔１１がＺ方向に平行に複数形成されるが、このように空孔１１を形成したものと、空孔１１を形成せずに絶縁膜６１で充填されたものでは、空孔１１を形成した横型ＭＯＳＦＥＴの方が素子耐圧（Breakdown  voltage）が大きいことがシミュレーションにより得られた。
つぎに、図１に示す構成の横型トレンチＭＯＳＦＥＴの製造プロセスについて説明する。なお、説明の便宜上、図１に示すように、Ｎ+ソース領域７およびＮ+ドレイン領域８に平行な方向をＺ方向とし、Ｎ+ソース領域７およびＮ+ドレイン領域８を横切る方向をＸ方向とし、基板深さ方向をＹ方向とする。
【００１１】
図２〜図６は、その製造プロセスを説明するための図であり、半導体装置の製造途中の段階における誘電体領域４の構造を順に示す縦断面図である。図２，３（ａ），４（ａ），５および６は図１（ａ）におけるＺ方向の要部断面図であり、図３（ｂ），図４（ｂ）は、それぞれ図３（ａ），図４（ｂ）のトレンチ部分のＸ方向の要部断面図である。
まず、Ｐ型の半導体基板の表面を酸化し酸化膜２１を形成し、その後窒化膜２２を堆積し、さらにレジスト２３を塗布後、レジスト２３を選択的に露光し露光部を除去し、露出した窒化膜２２を除去し、露出した酸化膜２１を除去し半導体基板１を開口する（図２参照）。
その後、レジスト２３を除去した後半導体基板１をエッチングし、Ｘ方向の幅がＺ方向の幅より広いトレンチ３１を複数形成する。
【００１２】
ついで、トレンチ３１内の清浄工程をおこなった後、トレンチ内面にバッファ酸化膜を形成し、各トレンチ３１の側面のうちＺ方向に平行な側面に斜め方向からｎ型不純物としてたとえばリンイオン３２を注入する。ついで、各トレンチ３１に対して垂直方向からＮ型不純物としてたとえばリンイオン３２を注入する（図３参照）。
ついで、拡散深さｘｊがたとえば４μｍ程度となるようにドライブさせる。このとき、各トレンチ３１間の半導体領域３３が酸化される。この工程で、各トレンチ３１間の半導体領域３３が全て酸化されない場合は、完全に酸化されるまで熱酸化をおこなう。これにより、半導体領域３３は酸化物４１となり幅が大きくなる。このときトレンチ３１の幅はその分狭くなる（図４参照）。
また、このドライブおよび熱酸化の際に、各トレンチ３１のＸ方向と交差する側面および底面に注入されていた不純物がＺ方向にも拡散する。それによって、各トレンチ３１の周囲にできる不純物拡散領域が互いにつながり、トレンチ領域２の周囲に一様なＮ−オフセットドレイン領域３ができる。半導体領域３３の幅によってはつながらない場合もあるが、つながらなくても問題はない。
【００１３】
ついで、ドライエッチングにより酸化物４１を半導体基板１が露出するまでエッチバックする。酸化物４１の方が半導体基板１よりも早くエッチングされる条件でおこなうことと、半導体基板１の表面では酸化物４１が上方へ成長するのみであるが各半導体領域３３では横方向への成長が加わるため、各トレンチ３１間の酸化物４１の最上面が半導体基板１の表面より低くなる（図５参照）。
ついで、各トレンチ３１の開口部上部を閉じるためにＨＴＯ膜などの絶縁膜６１を堆積した後、エッチバックをおこなう。各トレンチ３１内が全て絶縁膜６で埋まることはなく、各トレンチ３１内部には空孔１１が形成される。このようにして酸化物４１、絶縁膜６１および空孔１１により誘電体領域４が形成される（図６参照）。
ついで、レジストを塗布し、前記誘電体領域４を覆う箇所にレジストを残し、半導体基板１上の絶縁膜６１を除去し、ｐウェル領域５、ｐベース領域６、ｎ＋ソース領域７、Ｎ＋ドレイン領域８、ゲート酸化膜９およびゲート電極１０を周知の方法により形成する。そして、層間絶縁膜、ソース電極、ドレイン電極およびパッシベーション膜を形成して、図１に示す構成の横型トレンチＭＯＳＦＥＴができあがる。
【００１４】
トレンチ３１を形成する際には、半導体領域３３の幅は強度の観点から１，４μｍ以上とする。また、半導体領域３３を熱酸化する必要があるため、熱酸化の時間を考慮すると３μｍ以下が望ましく、２μｍ以下であるとさらによい。トレンチ３１の順テーパ角は８９°以上が望ましい。また、絶縁膜を堆積し、トレンチ３１の開口部を閉塞する際の時間を考慮するとできるだけ狭いことが望ましいが、半導体領域３３が完全に酸化する前に隣の半導体領域３３と接触すると酸化されない領域が生じるため、トレンチ３１のＺ方向の幅は、半導体領域３３が完全に酸化しても隣の半導体領域３３と接触しない程度広く形成する必要がある。
本実施の形態では、各トレンチ３１を熱酸化した後エッチバックをおこなう。これは、空孔１１を確実に閉じるためである。図７は、エッチバックせずに絶縁膜６１を堆積した場合の図６に対応する縦断面図である。図７（ａ）に示すように、エッチバックをしない場合は、空孔１１の上端が半導体基板１表面より上に形成される。半導体基板１上の酸化物４１は後の工程でｐウェル領域５などの拡散領域やゲート絶縁膜９などを形成するため除去する必要がある。半導体基板１上の酸化物４１を除去した場合、絶縁膜６１の表面が高くなり半導体基板１との段差が大きくなると、その後のパターニングが困難になることから、段差は高くても１μｍ程度が望ましい。よって、絶縁膜６１を１μｍ程度の厚さとするようにエッチバックする必要がある。このエッチバックをおこなうと、図７（ｂ）のように、空孔１１が開口されてしまうことがある。空孔１１が開口されると、後の工程でレジストを塗布する際に空孔１１にレジストが入り込みそのまま除去できず空孔１１内に残ってしまい、金属汚染、パーティクル汚染の問題が発生して所望のデバイス作製が困難になる。よって、各トレンチ３１を熱酸化した後エッチバックし、その後絶縁膜６１を堆積することにより、エッチバックせずに絶縁膜６１を堆積する場合に比べて空孔１１の上端をエッチバックした分だけ下にずらすことができ前記段差を１μｍとしても空孔１１の開口を防ぐことができる。好ましくは、空孔１１上の絶縁膜の厚さが１μｍ以上あることが望ましい。絶縁膜６１の堆積量を増やし図６に記載の段差ｃを小さくした後にエッチバックすることで、空孔１１上の絶縁膜６１の厚さを厚くすることができる。
【００１５】
また、本実施の形態では、Ｎ-オフセットドレイン領域３を形成する際、ドレインソース間のＸ方向と交差する方向のトレンチ３１側面には斜めにイオン注入するため、底部付近の側面にイオン注入するためには、このトレンチ側面に対するＸ方向と平行な方向のトレンチ３１の幅が所定の大きさを必要とする。このため、各トレンチ３１をＸ方向に平行に長いトレンチを形成することで、該幅を大きくすることができ容易に斜めイオン注入することができる。
また、Ｎ−オフセットドレイン領域３の形成方法は、イオン注入の他に、各トレンチ３１を形成した後、トレンチ３１内にリンがドープされたポリシリコンを堆積しドライブをおこなうような固相拡散によっても形成することができる。
実施の形態２
図８〜図１０は、図１の半導体装置の製造プロセスを説明するための図であり、半導体装置の製造途中の段階における誘電体領域４におけるＺ方向の構造を順に示す縦断面図である。
【００１６】
図８（ａ）は、等方性ドライエッチング前の半導体領域３３の形状を示し、（ｂ）は等方性ドライエッチング後の半導体領域３３の形状を示す。
イオン注入までは、実施の形態１と同様におこない、イオン注入後、ＣＤＥ（ケミカルドライエッチング）などの等方性ドライエッチングによりエッチングする。これにより、各トレンチ３１の内面が平坦化されコーナー部は丸まる。等方性ドライエッチングをおこなうと半導体領域３３が全体的にエッチングされるが、半導体基板１の酸化膜２１との界面においてもエッチングされるため半導体領域３３上部は丸まる。
ついで、酸化膜２１および窒化膜２２を除去し、実施の形態１と同様にドライブ・熱酸化をおこないＮ−オフセットドレイン領域３を形成し、各トレンチ３１間の半導体領域３３を酸化する（図９参照）。
【００１７】
ついで、各トレンチ３１の開口部上部を閉じるためにＨＴＯ膜などの絶縁膜を堆積し、絶縁膜６１および酸化物４１をエッチバックして厚さ１μｍ程度とする。各トレンチ３１内が全て絶縁膜６１で埋まることはなく、各トレンチ３１内部には空孔１１が形成される。このようにして誘電体領域４が形成される（図１０参照）。
本実施の形態では、実施の形態１とは異なり、熱酸化後にエッチバックをおこなわずに各トレンチ３１を閉塞したが、これは、熱酸化前に等方性ドライエッチングにより、半導体領域３３の上端部を丸くしたためである。半導体領域３３の上端部を丸くすると、この形状を反映して絶縁物４１が堆積されるため、空孔１１の上端が下方へずれる。よって、実施の形態１のようなエッチバックをおこなった場合と同様の効果を得ることができるものである。また、本実施の形態において、実施の形態１のように熱酸化後のエッチバックをおこなうとさらに空孔１１の上端を下にずらすことができる。
【００１８】
その後は、実施の形態１と同様におこなうことにより、図１に示す構成の横型トレンチＭＯＳＦＥＴができあがる。
実施の形態３．
図１１〜図１３は、図１の半導体装置の製造プロセスを説明するための図であり、半導体装置の製造途中の段階における誘電体領域４のＺ方向の構造を順に示す縦断面図である。
イオン注入までは、実施の形態１と同様におこない、イオン注入後窒化膜２２および酸化膜２１を除去し、還元性の雰囲気でのアニールたとえば水素アニールによりおこなう。これにより、シリコンの表面が平坦化され各トレンチ３１のコーナー部が丸まる（図１１参照）。
【００１９】
ついで、実施の形態１と同様にドライブ・熱酸化をおこないＮ−オフセットドレイン領域３を形成し、各トレンチ間の半導体領域３３を酸化する（図１２参照）。
ついで、各トレンチ３１の開口部上部を閉じるためにＨＴＯ膜などの絶縁膜を堆積し、絶縁膜６１および酸化物４１をエッチバックして厚さ１μｍ程度とする。各トレンチ３１内が全て絶縁膜６１で埋まることはなく、各トレンチ３１内部には空孔１１が形成される。このようにして誘電体領域４が形成される（図１３参照）。
本実施の形態では、実施の形態１とは異なり、熱酸化後にエッチバックをおこなわずに各トレンチ３１を閉塞したが、これは、熱酸化前に還元性雰囲気においてアニールすることにより、半導体領域３３の上端部を丸くしたためである。半導体領域３３の上端を丸くすると、この形状を反映して絶縁物４１が堆積されるため、空孔１１の上端が下方へずれる。よって、実施の形態１のようなエッチバックをおこなったと同様の効果を得ることができるものである。また、本実施の形態において、実施の形態１のように熱酸化後のエッチバックをおこなうとさらに効果が得られる。
【００２０】
その後は、実施の形態１と同様におこなうことにより、図１に示す構成の横型トレンチＭＯＳＦＥＴができあがる。
上記では横型トレンチＭＯＳＦＥＴについて説明したが、本発明は、ＭＯＳＦＥＴに限られるものではなく、種々の横型トレンチ半導体装置において適用できるものである。
［実施例］
実施例として、図１に示した半導体装置を作成した。シリコンからなる濃度５×１０14／ｃｍ3のＰ型の半導体基板の表面を酸化し３００Åの酸化膜２１を形成し、その後窒化膜２２を１０００Å堆積し、さらにレジスト２３を塗布後、レジスト２３を選択的に露光し露光部を除去し、露出した窒化膜２２を除去し、露出した酸化膜２１を除去し半導体基板１を開口する（図２参照）。開口部の幅ａおよびマスク幅ｂは両方１．４μｍとした。
【００２１】
その後、レジスト２３を除去した後半導体基板１をエッチングし、深さ２０μｍ、Ｘ方向の幅が２０μｍのトレンチ３１を形成する。
熱酸化により図示しない犠牲酸化膜を形成し、除去しトレンチ３１内を清浄化する。
熱酸化により図示しないバッファ酸化膜を形成した後、各トレンチ３１の側面のうちＺ方向に平行な側面に斜め方向からｎ型不純物としてたとえばリンイオン３２を注入する。ついで、各トレンチ３１に対して垂直方向からＮ型不純物としてたとえばリンイオン３２を注入する（図３参照）。
ついで、拡散深さｘｊが４μｍ程度となるようにドライブさせ表面濃度５．６×１０15／ｃｍ3のＮ-オフセットドリフト領域３を形成した。
ついて、熱酸化により各トレンチ３１間の半導体領域３３を酸化する。酸化された酸化物４１の幅は２μｍ程度になった。半導体基板１上の酸化膜の厚さは１．４μｍとなった。
【００２２】
ついで、ドライエッチングにより、酸化物４１を半導体基板１が露出するまでエッチバックする。
ついで、各トレンチ３１の開口部上部を閉じるために減圧ＣＶＤ法によりＨＴＯ膜６１を１．５μｍ堆積した。各トレンチ３１の開口部が閉塞され、内部には空孔１１が形成される。その後ＨＴＯ膜６１をエッチバックし1μｍ程度とした。空孔の上のＨＴＯ膜６１の厚さは約１．２μｍであった。
ついで、レジストを塗布し、前記誘電体領域４を覆う箇所にレジストを残し、半導体基板１上の絶縁膜６１をウエットエッチングにより除去し、ｐウェル領域５、ｐベース領域６、ｎ＋ソース領域７、Ｎ＋ドレイン領域８、ゲート酸化膜９およびゲート電極１０を形成する。そして、図示しない層間絶縁膜、ソース電極、ドレイン電極、パッシベーション膜を形成して、図１に示す構成の横型トレンチＭＯＳＦＥＴを作製した。
【００２３】
この素子耐圧を測定したところ、７５０Ｖの素子耐圧が得られた。
【図面の簡単な説明】
【００２４】
【図１】本発明の実施の形態１により半導体装置の横型トレンチＭＯＳＦＥＴの構成の一例を示す図で、（ａ）は、断面斜視図、（ｂ）は、同図（ａ）におけるＺ方向の要部断面図
【図２】本発明の実施の形態１により図１の半導体装置の製造途中の段階における誘電体領域４の構造を示す縦断面図であり、図１（ａ）におけるＺ方向の要部断面図
【図３】本発明の実施の形態１により図１の半導体装置の製造途中の段階における誘電体領域４の構造を示す縦断面図であり、（ａ）は、図１（ａ）におけるＺ方向の要部断面図、（ｂ）は、図３（ａ）のトレンチ部分のＸ方向の要部断面図
【図４】本発明の実施の形態１により図１の半導体装置の製造途中の段階における誘電体領域４の構造を示す縦断面図であり、（ａ）は、図１（ａ）におけるＺ方向の要部断面図、（ｂ）は、図４（ａ）のトレンチ部分のＸ方向の要部断面図
【図５】本発明の実施の形態１により本発明の実施の形態１により図１の半導体装置の製造途中の段階における誘電体領域４の構造を示す縦断面図であり、図１（ａ）におけるＺ方向の要部断面図
【図６】本発明の実施の形態１により図１の半導体装置の製造途中の段階における誘電体領域４の構造を示す縦断面図であり、図１（ａ）におけるＺ方向の要部断面図
【図７】図６に対応する比較例を示す縦断面図
【図８】本発明の実施の形態２により図１の半導体装置の製造途中の段階における誘電体領域４の構造を示す縦断面図であり、図１（ａ）におけるＺ方向の要部断面図
【図９】本発明の実施の形態２により図１の半導体装置の製造途中の段階における誘電体領域４の構造を示す縦断面図であり、図１（ａ）におけるＺ方向の要部断面図
【図１０】本発明の実施の形態２により図１の半導体装置の製造途中の段階における誘電体領域４の構造を示す縦断面図であり、図１（ａ）におけるＺ方向の要部断面図
【図１１】本発明の実施の形態３により図１の半導体装置の製造途中の段階における誘電体領域４の構造を示す縦断面図であり、図１（ａ）におけるＺ方向の要部断面図
【図１２】本発明の実施の形態３により図１の半導体装置の製造途中の段階における誘電体領域４の構造を示す縦断面図であり、図１（ａ）におけるＺ方向の要部断面図
【図１３】本発明の実施の形態３により図１の半導体装置の製造途中の段階における誘電体領域４の構造を示す縦断面図であり、図１（ａ）におけるＺ方向の要部断面図
【符号の説明】
【００２５】
１    半導体基板
２    トレンチ領域
３    Ｎ-オフセットドレイン領域
４    誘電体領域
１１    空孔
【図１】
2005167144.tif 000003
【図２】
2005167144.tif 000004
【図３】
2005167144.tif 000005
【図４】
2005167144.tif 000006
【図５】
2005167144.tif 000007
【図６】
2005167144.tif 000008
【図７】
2005167144.tif 000009
【図８】
2005167144.tif 000010
【図９】
2005167144.tif 000011
【図１０】
2005167144.tif 000012
【図１１】
2005167144.tif 000013
【図１２】
2005167144.tif 000014
【図１３】
2005167144.tif 000015