(57)【要約】【課題】  ｐｉｎダイオードの特性を変化させずに、半導体チップを小型化する。【解決手段】  接合面が、半導体基板主面を部分的に除去した凹部によって分離されている半導体装置において、前記凹部は、前記半導体基板の各辺とそれぞれ平行に対向し、かつ、半導体基板の各辺との距離がそれぞれ等距離になるように形成する。また、その製造方法では、前記所定の凹部が形成される領域の中央部分を開口させた、第１のマスクを形成し、半導体基板主面に、前記第１のマスクを用いた異方性のエッチングにより、中間溝を形成し、前記所定の溝が形成される領域を開口させた、第２のマスクを形成し、半導体基板主面に、前記第２のマスクを用いた等方性のエッチングにより半導体基板主面及び前記中間溝をエッチングして、半導体基板主面から連続する表層部と、表層部から連続する中間部と、中間部から連続する深層部の側壁が、順テーパー形状となる所定の凹部を形成する。【選択図】        図１
2005340484.tif 000002
【特許請求の範囲】
【請求項１】
主面と、前記主面に対向する裏面と、前記主面の一部に環状に形成される凹部と、前記主面上に形成され、かつ、凹部の内側に形成される接合部を含む半導体基板とを有し、前記半導体基板の主面は、四角形状で形成され、
更に前記凹部は、前記半導体基板の前記四角形状の主面の各辺とそれぞれ平行に対向し、かつ、前記各辺との距離がそれぞれ等距離に形成されている複数の辺を有していることを特徴とする半導体装置。
【請求項２】
前記凹部が、前記半導体基板の主面から連続する第１部と、前記第１部から連続する第２部と、前記第２部から連続する第３部とからなり、前記第１部、前記第２部及び前記第３部の側壁は、前記半導体基板の主面に近づくにつれ幅の広い順テーパー形状に夫々形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記凹部によって、トレンチ構造またはメサ構造が形成されていることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記凹部における複数の辺以外の形状は、曲線形状であることを特徴とする請求項１記載の半導体装置。
【請求項５】
厚さと交差する平面が四角形状で形成され、主面と、前記主面に対向する裏面とを含む半導体基板を準備する工程と、
前記半導体基板の各辺とそれぞれ平行に対向し、かつ、半導体基板の各辺との距離がそれぞれ等距離となる複数の辺を有する凹部を形成する工程と、
前記所定の凹部が形成される領域を開口させた、第１のマスクを形成する工程と、
前記半導体基板の主面に、前記第１のマスクを用いた異方性のエッチングにより、中間溝を形成する工程と、
前記所定の溝が形成される領域を開口させた、第２のマスクを形成する工程と、
前記半導体基板主面に、前記第２のマスクを用いた等方性のエッチングにより前記半導体基板の主面及び前記中間溝をエッチングして、半導体基板主面から連続する第１部と、前記第１部から連続する第２部と、前記第２部から連続する第３部とからなり、前記第１部、前記第２部及び前記第３部の側壁が、夫々前記半導体基板の主面に近づくにつれ幅が広い順テーパー形状となる所定の凹部を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項６】
前記凹部によって、トレンチ構造またはメサ構造が形成されていることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第２のマスクの開口領域は、前記第１のマスクよりもその開口領域が大きいことを特徴とする請求項５記載の半導体装置の製造方法。
【請求項８】
前記第２のマスクを形成する工程の前に、前記第１のマスクを洗浄処理により除去する工程を有することを特徴とする請求項５記載の半導体の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、トレンチ構造を有する半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
ｐｎ接合ダイオードのｐｎ接合間に、薄い真性半導体のｉ型半導体層（エピタキシャル層）をはさんだｐｉｎダイオードは、例えば携帯電話端末のアンテナスイッチとして用いられているが、デジタル方式の携帯電話端末では、小型化、低消費電力化、高周波化およびマルチバンド化が急速に進んでいるため、アンテナスイッチとして用いられるｐｉｎダイオードには、半導体装置外形の小型化、低動作電流化、送受信電力の低損失性、信号の漏れを少なくするための端子間容量の低減、高周波化によるインピーダンス変動の防止等が求められている。
【０００３】
低電流動作及び送受信電力の損失低減のためには、ｐｉｎ接合のｉ型半導体層を薄くしてｉ型半導体層の抵抗値を低減させることが考えられる。しかしながら、ｉ型半導体層の抵抗値とｉ型半導体層の接合容量とは反比例するので、ｉ型半導体層を薄くするのに伴ってｉ型半導体層には空乏層が水平方向に広がり、ｉ型半導体層の接合容量が増大してしまう。
【０００４】
また、前記端子間容量及びインピーダンスは、ｉ型半導体層の接合容量の増減に大きな影響を受ける。つまり、端子間容量の低減およびインピーダンス変動の低減を実現するためには、ｉ型半導体層の接合容量の低減が求められる。
【０００５】
このため、ｉ型半導体層の抵抗値の低減とｉ型半導体層の接合容量の低減とを両立させるために、半導体基板主面のｐｉｎ接合の周辺に、トレンチと呼ばれる溝状の分離領域を形成し、このトレンチにより前記空乏層を遮断し、空乏層が水平方向に広がった際のｉ型半導体層とｐ型半導体層との接合面積及びｉ型半導体層とｎ型半導体層との接合面積を小さくすることで、ｉ型半導体層の接合容量を低減させる技術が用いられている。
【０００６】
トレンチ構造のｐｉｎダイオードについては、例えば下記特許文献１，２に記載されている。
【０００７】
【特許文献１】特開２００２−１２４６８６号公報
【０００８】
【特許文献２】特願２００３−４０９１９６号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００９】
電子装置では、小型化・薄型化が進められており、そこに用いられる電子部品にも小型化・薄型化が求められている。例えば、ｐｉｎダイオードとしては、製品外形が通常１００６と呼称される１ｍｍ×０．６ｍｍの平面寸法のものが用いられているが、０８０５と呼称される０．８ｍｍ×０．５ｍｍの平面寸法、或いは０６０３と呼称される０．６ｍｍ×０．３ｍｍの平面寸法への更なる小型化が求められている。
【００１０】
現状では、搭載する半導体チップが０．２４ｍｍ×０．２４ｍｍ程度の平面寸法となっているため０６０３サイズの製品外形とすることは難しく、更なる小型化に対応するためには、半導体チップのサイズを縮小する必要がある。しかしながら、単に半導体チップのサイズを縮小したのでは、接合面積が縮小されることとなり、ｐｉｎダイオードの特性が変化してしまう。
【００１１】
本発明の課題は、半導体チップを小型化することが可能な技術を提供することにある。
【００１２】
本発明の他の課題は、半導体チップの信頼性を向上することが可能な技術を提供することにある。
本発明の前記ならびにその他の課題と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
接合面が、半導体基板主面を部分的に除去した凹部によって分離されている半導体装置において、前記凹部を、前記半導体基板の外縁から全周にわたって等距離に形成する。
【００１４】
更に詳しく説明すると、主面と、前記主面に対向する裏面と、前記主面の一部に環状に形成される凹部と、前記主面上に形成され、かつ、凹部の内側に形成される接合部を含む半導体基板とを有し、前記半導体基板は、厚さと交差する平面が四角形状で形成され、更に前記凹部は、前記半導体基板の各辺とそれぞれ平行に対向し、かつ、半導体基板の各辺との距離がそれぞれ等距離に形成されている複数の辺を有している。
【００１５】
また、その製造方法では、前記所定の凹部が形成される領域の中央部分を開口させた、第１のマスクを形成する工程と、半導体基板主面に、前記第１のマスクを用いた異方性のエッチングにより、中間溝を形成する工程と、前記所定の溝が形成される領域を開口させた、第２のマスクを形成する工程と、半導体基板主面に、前記第２のマスクを用いた等方性のエッチングにより半導体基板主面及び前記中間溝をエッチングして、半導体基板主面から連続する表層部と、表層部から連続する中間部と、中間部から連続する深層部とからなり、前記表層部、前記中間部及び前記深層部の側壁が、夫々下部に比べて上部の幅が広い順テーパー形状となる所定の凹部を形成する工程とを有する。
【発明の効果】
【００１６】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
（１）本発明によれば、半導体基板主面の接合部を分離する凹部を、半導体基板の四角形状の主面の各辺とそれぞれ平行に対向し、かつ、前記各辺との距離がそれぞれ等距離となる複数の辺を有するように形成することにより、外周部の角に無駄な部分が生じなくなるので、チップサイズを縮小することができるという効果がある。
（２）本発明によれば、凹部の形状を、下部から上部に向かって拡がった順テーパー形状に形成することができるという効果がある。
（３）本発明によれば、上記効果（２）により、テーパーの角部に形成される保護膜等がオーバーハング形状となるのを抑制できるので、テーパーの角部に形成される保護膜等の剥離を抑制し、側壁の保護膜等を充分な膜厚で形成することが可能となるという効果がある。
（４）本発明によれば、上記効果（３）により、保護膜の膜厚を確保してテーパーの角部及び側壁からの半導体基板の汚染を抑制し、信頼性を向上することができるという効果がある。
（５）本発明によれば、上記効果（３）により、保護膜の膜厚を確保して半導体装置の耐圧劣化を抑制し、信頼性を向上することができるという効果がある。
【発明を実施するための最良の形態】
【００１７】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。なお、本実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００１８】
図１は、本発明の一実施の形態の半導体装置であるｐｉｎダイオードを示す平面図であり、図２は図１中のａ‐ａ線に沿った縦断面図であり、図３は図２中のａ部を拡大して示す部分縦断面図である。
【００１９】
本実施の形態においてｐｉｎダイオード１に使用する半導体基板は、図１に示すように、厚さ方向と交差する平面形状が方形状となっている。このｐｉｎダイオード１は、図２に示すように、ｎ型半導体層となるｎ＋型単結晶シリコン等の半導体基体２に真性半導体層のｉ型半導体層（エピタキシャル層）３をエピタキシャル成長により形成した半導体基板の主面にｐ型半導体層４を形成して、ｎ＋型半導体基体２とｉ型半導体層３とｐ型半導体層４とを順に積層したｐｉｎ接合の接合面を半導体基板主面に沿って構成している。
【００２０】
半導体基板主面は、保護絶縁膜５によって被覆されており、保護絶縁膜５を開口したｐ型半導体層４の接続領域に例えばアルミニュウムを主成分としたアノード電極６を接続し、半導体基板主面と反対側の半導体基板裏面のｎ型半導体基体２に、例えば金（Ａｕ）を主成分としたカソード電極７を形成した構成となっている。
【００２１】
このｐｉｎ接合の空乏層を遮断するために、半導体基板主面を部分的に除去した溝状の凹部であるトレンチ８を半導体基板主面に形成している。半導体基板主面は前記トレンチ８により接合部９（アノード電極６）と外周部１０（保護絶縁膜５）とに分離されており、このトレンチ８は、側壁からのｐｉｎ接合の汚染を抑制するために、保護絶縁膜５によって被覆されている。
【００２２】
これにより、本実施の形態のｐｉｎダイオード１は、接合部のｉ型半導体層３において特に水平方向（半導体基板の厚さ方向と交差する方向）に広がる空乏層を遮断することができるので、上記で説明したようにｉ型半導体層３とｎ＋型半導体基体２との接合面積及びｉ型半導体層３とｐ型半導体層４との接合面積を小さくすることによって、ｉ型半導体層３の接合容量を小さくすることが可能となる。
【００２３】
なお、本実施の形態のトレンチ８では、図３に示すように、溝の断面形状が、半導体基板主面から連続する表層部（第１部）８ａと、表層部８ａから連続する中間部（第２部）８ｂと、中間部８ｂから連続する深層部（第３部）８ｃとからなり、表層部８ａ、中間部８ｂ及び深層部８ｃの側壁は、上部（半導体基板主面側）が下部に比べて幅の広い順テーパー形状に夫々形成されている。このため、トレンチ８の側壁および底面に、膜厚が均一になるように保護絶縁膜５を安定して堆積させることができる。
【００２４】
本実施の形態の半導体装置では、このトレンチ８を図１に示すように、矩形形状の半導体チップの外形に合わせて、矩形環状（枠状）に形成してある。更に説明すると、トレンチ８は、半導体基板の四角形状の主面の各辺とそれぞれ平行に対向し、かつ、半導体基板の各辺との距離が、それぞれ等距離に形成されている複数の辺を有している。なお、前記矩形環状の前記複数の辺以外、つまり半導体基板の角部付近では、保護絶縁膜５の被覆性を考慮して曲線形状に面取りしてある。
【００２５】
ｐｉｎダイオード１に用いる半導体基板は、例えば、ダイシングにより個片化されるため、厚さ方向と交差する平面形状は四角形状が多い。この四角形状の半導体基板にトレンチ８を形成する場合、トレンチ８の加工が容易であり断面形状が均一に形成されることから、図４に平面図を図５に縦断面図を示すように、トレンチ８を円形環状に形成している。即ち、トレンチ８が、前記半導体基板の中心から全周にわたって等距離に形成されている。従って、円形の接合部９が直径Ｄの場合には、その面積はπＤ２／４となる。しかし、接合部９を円形状に形成する場合、半導体基板主面の面積は円形の接合部９の直径で決まる。更には、図４に示すように、半導体基板の角部には無駄な領域が、図１の半導体基板における角部の領域よりも大きく残ってしまい、半導体基板の小型化が困難である。一方、図１に示すように、矩形の接合部９が辺長Ｌの場合には、その面積はＬ２となり、接合部９を矩形とすることによって外周部の角に無駄な部分が生じなくなるので、チップサイズを縮小することができる。
【００２６】
従って、接合部９を円形とした従来のｐｉｎダイオード１と同等の接合面積の接合部９を矩形にした半導体チップに形成するのであれば、Ｄ／Ｌ＝√(π／４)となり、直径Ｄに対して辺長Ｌは０．８８６Ｄに縮小することができる。即ち、接合部９を円形とした従来のｐｉｎダイオード１が０．２４ｍｍ×０．２４ｍｍのサイズとなっている場合に、同等の接合面積の接合部９を、矩形にした半導体チップに形成する場合には、０．２１ｍｍ×０．２１ｍｍのチップサイズに縮小することができる。
【００２７】
また、図１及び図２に示すｐｉｎダイオード１では、凹部を溝状のトレンチ８として半導体基板主面の外周部１０を残してある。この外周部１０を残すことによって、実装時に半導体チップの取り扱いが容易になる。また、ウェハを個片化するダイシングの際に切断部分の厚さが薄すぎるとダイシングで割れやすくなるため、外周部１０によって適度な厚さを確保して切断している。しかし、これらの問題を解決できる場合には、図６及び図７に示すように、この外周部１０をなくして凹部をメサ構造とすることにより、更に半導体チップのサイズを縮小することが可能になる。
【００２８】
このｐｉｎダイオード１は、図８に実装状態の縦断面図を示すように、ｐｉｎダイオード１のカソード電極７側が一方のリード１１に接着導通され、またアノード電極６と他方のリード１２とが金等のボンディングワイヤ１３により接続導通されており、ｐｉｎダイオード１、ボンディングワイヤ１３及びリード１１，１２の上面がレジン等の封止体１４によって樹脂封止され、封止体１４の底面にリード１１，１２の下面が露出している。実装基板等に実装する際には、このリード１１，１２の下面を実装基板の配線に接続する。前述したように、半導体チップのサイズを０．２１ｍｍ×０．２１ｍｍに縮小することにより、例えば、通常０６０３と呼称される０．６ｍｍ×０．３ｍｍの平面寸法の製品外形とすることが可能になる。
【００２９】
続いて、この半導体装置の製造方法について、図９乃至図１８を用いて工程毎に説明する。
先ず、ｎ＋型半導体基体２にｉ型半導体層３となる真性半導体のエピタキシャル層を成長させ、エピタキシャル層の表面に、例えばドーピング材料となるＰＢＦ（ポリボロンフィルム）を塗布し、約９００℃程度の雰囲気中にて熱拡散させて、エピタキシャル層にＢ（ホウ素）を注入し、窒素雰囲気中にて、約１０００℃程度の熱処理を加えてアニールを行ない、ｐ型半導体層４を形成する。このｐ型半導体層４、ｉ型半導体層３及びｎ＋型半導体基体２によってｐｉｎ接合が構成されている。このｐｉｎ接合を形成した半導体基板主面の全面に、高温低圧ＣＶＤにより酸化シリコン膜１５を堆積させ、酸化シリコン膜１５上にホトレジスト１６´を全面に形成する。この状態の縦断面図を図９に示す。
【００３０】
次に、このホトレジスト１６´を露光現像させて、所定のトレンチ８形成領域の中央部分に環状の開口を設けたレジストマスク（第１のマスク）１６にパターニングし、このレジストマスク１６を用いたドライエッチングによって酸化シリコン膜１５を除去してｐ型半導体層４を露出させる。この状態の縦断面図を図１０に示す。
【００３１】
次に、レジストマスク１６及び酸化シリコン膜１５をマスクとして用いた異方性のドライエッチングによりｉ型半導体層３に達する中間溝１７を形成する。この状態の縦断面図を図１１に示す。
【００３２】
次に、オゾンを用いたアッシングを行なった後に洗浄処理してレジストマスク１６を除去し、ホトレジスト１８´を全面に形成する。この状態の縦断面図を図１２に示す。続いて、このホトレジスト１８´を露光現像させて、所定のトレンチ８形成領域に環状の開口を設けたレジストマスク（第２のマスク）１８にパターニングし、このレジストマスク１８を用いたウェットエッチングによって酸化シリコン膜１５を除去してｐ型半導体層４及び中間溝１７を露出させる。ウェットエッチングに用いるレジストマスク（第２マスク）１８の開口領域は、ドライエッチングに用いるレジストマスク（第１マスク）１６よりも開口領域が大きい。この状態の縦断面図を図１３に示す。
【００３３】
次に、レジストマスク１８及び酸化シリコン膜１５をマスクとして、等方性ガスを用いたドライエッチングにより、ｐ型半導体層４、ｉ型半導体層３及びｎ＋型半導体基体２の一部を、中間溝１７の底面から中間溝１７よりも深くエッチングする。この状態の縦断面図を図１４に示す。
【００３４】
この等方性エッチングでは、レジストマスク１８から露出する半導体基板主面、中間溝１７の側面及び底面から、夫々エッチングが進行するため、トレンチ８の断面形状が、半導体基板主面から連続する表層部８ａと、表層部８ａから連続する中間部８ｂと、中間部８ｂから連続する深層部８ｃとからなり、表層部８ａ、中間部８ｂ及び深層部８ｃの側壁は、上部が下部に比べて幅の広い順テーパー形状に夫々形成される。
【００３５】
トレンチ８では、ドライエッチング時のエッチングガスの流量およびエッチング時間を調節して、溝の断面形状が、半導体基板主面と表層部８ａとが９０°以上の角度で交わり、表層部８ａと中間部８ｂとが９０°以上の角度で交わり、中間部８ｂと深層部８ｃとが９０°以上の角度で交わり、深層部８ｃの底部と側壁とのなす角度が９０°以上となり、下部が上部に比べて細い順テーパー形状とする。即ち、本実施の形態のトレンチ８では、溝の表面に形成される角部が全て鈍角となっている。
【００３６】
次に、オゾンを用いたアッシングを行なってレジストマスク１８を除去し、ウェットエッチングによって酸化シリコン膜１５を除去すると、図１５に示す状態となる。続いて、トレンチ８内部を含む半導体基板主面の全面に、保護絶縁膜５となる例えば熱酸化による酸化シリコン膜にＣＶＤによるＰＳＧ(Phospho Silicate Glass)膜、プラズマ窒化シリコン膜等を積層した積層膜を形成し、この積層膜上に、アノード電極６の接続領域を開口させたレジストマスクをホトリソグラフィにより形成し、このレジストマスクを用いたドライエッチングによって、積層膜を選択的に除去して保護絶縁膜５のパターニングを行ない、前記接続領域となる半導体基板主面のｐ型半導体層４を露出させる。この状態を図１６に示す。
【００３７】
次に、開口用のレジストマスクを除去した後に、半導体基板主面の全面にスパッタ等によりシリコンを含有させたアルミニュウムを用いた金属膜を堆積させ、アノード電極６の形成領域を覆うレジストマスクをホトリソグラフィにより形成し、このレジストマスクを用いたドライエッチングによって、前記金属膜を選択的に除去してパターニングを行ない、アノード電極６を形成する。この状態を図１７に示す。
【００３８】
次に、電極形成のレジストマスクを除去した後に、半導体基板主面とは反対側の裏面を研磨処理してウェハの厚さを薄くして、この裏面の半導体基体２に蒸着等により、例えばＡｕ（金）／Ｓｂ（アンチモン）／Ａｕを積層した金属膜を堆積させ、その金属膜をウェットエッチングしてカソード電極７を形成する。なお、カソード電極にはＡｇ（銀）を用いてもよい。この状態を図１８に示す。
【００３９】
この後、ダイシングによってウェハを切断分離して各半導体チップを個片化するが、図１８中の破線ａの位置でダイシングを行なうと図１及び図２に示すトレンチ構造となり、破線ｂの位置でダイシングを行なうと図６及び図７に示すメサ構造となる。
【００４０】
この凹部を形成するためのエッチングでは、異方性のエッチングを行なった場合には、図１９に斜視図を示すように(凹部の内部形状を示すために、メサ構造の例を図示する)、凹部の内部壁面の形状が、垂直となり直角の鋭い角部が形成され、側壁を覆う保護膜のカバレージが低下して充分な膜厚が得られないために、側壁から半導体基板が汚染して、ダイオードの耐圧が低下する或いは静電破壊強度が低下し特性不良が生じやすくなるという問題がある。
【００４１】
このため、従来のエッチングでは、図９に示す状態から図２０に示すように、トレンチ形成領域を開口させたレジストマスク１８を形成し、図２１に示すように、等方性のドライエッチングを行ない、図２２に示すようにレジストマスク１８及び酸化シリコン膜１５を除去してトレンチ８を形成していた。この等方性のエッチングを行なうことにより、角部の角度を緩やかにして、保護絶縁膜５のカバレッジの低下を抑制していた。
【００４２】
しかし、トレンチ８を矩形環状に形成した場合に、通常の等方性エッチングでは、矩形の隅部と各辺の中央部とでエッチングの進行速度に差が生じ矩形の隅部でエッチングの進行が速くなるため、図２３に示すように隅部がトレンチの底部の幅が上部の幅より大きい逆テーパー形状となる所謂オーバーハング形状となり、保護絶縁膜５のカバレッジ不良が生じ、加えて、オーバーハング形状となると張り出した形になるｐ型半導体層４の強度が低下して、この部分に割れが生じやすくなる。
【００４３】
このため、本実施の形態では、前述した方法によって、図２４に斜視図を示すように、トレンチ８の表層部８ａ、中間部８ｂ及び深層部８ｃの側壁が、上部が下部に比べて幅の広い順テーパー形状にすることにより、トレンチ８の側壁および底面に、保護絶縁膜５を安定して堆積させることができる。
【００４４】
従って、トレンチ８の内部に形成する保護絶縁膜５を充分な膜厚に形成することが可能となるため、保護絶縁膜５の膜厚不足を抑制することができるので、トレンチ８側壁からのｐｉｎ接合の汚染を抑制することが可能となる、併せてｐｉｎダイオードの耐圧劣化を抑制することが可能となる。
【００４５】
以上、本発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【図面の簡単な説明】
【００４６】
【図１】本発明の一実施の形態であるｐｉｎダイオードを示す平面図である。
【図２】図１中のａ−ａ線に沿った縦断面図である。
【図３】図２中のａ部を拡大して示す部分縦断面図である。
【図４】従来のｐｉｎダイオードを示す平面図である。
【図５】図４中のａ−ａ線に沿った縦断面図である。
【図６】本発明の一実施の形態であるｐｉｎダイオードの変形例を示す平面図である。
【図７】図６中のａ−ａ線に沿った縦断面図である。
【図８】本発明の一実施の形態である半導体装置の実装状態を示す縦断面図である。
【図９】本発明の一実施の形態であるｐｉｎダイオードを工程毎に示す部分縦断面図である。
【図１０】本発明の一実施の形態であるｐｉｎダイオードを工程毎に示す部分縦断面図である。
【図１１】本発明の一実施の形態であるｐｉｎダイオードを工程毎に示す部分縦断面図である。
【図１２】本発明の一実施の形態であるｐｉｎダイオードを工程毎に示す部分縦断面図である。
【図１３】本発明の一実施の形態であるｐｉｎダイオードを工程毎に示す部分縦断面図である。
【図１４】本発明の一実施の形態であるｐｉｎダイオードを工程毎に示す部分縦断面図である。
【図１５】本発明の一実施の形態であるｐｉｎダイオードを工程毎に示す部分縦断面図である。
【図１６】本発明の一実施の形態であるｐｉｎダイオードを工程毎に示す部分縦断面図である。
【図１７】本発明の一実施の形態であるｐｉｎダイオードを工程毎に示す部分縦断面図である。
【図１８】本発明の一実施の形態であるｐｉｎダイオードを工程毎に示す部分縦断面図である。
【図１９】異方性エッチングによるｐｉｎダイオードを示す斜視図である。
【図２０】従来の等方性エッチングによるｐｉｎダイオードを工程毎に示す部分縦断面図である。
【図２１】従来の等方性エッチングによるｐｉｎダイオードを工程毎に示す部分縦断面図である。
【図２２】従来の等方性エッチングによるｐｉｎダイオードを工程毎に示す部分縦断面図である。
【図２３】従来の等方性エッチングによるｐｉｎダイオードを示す斜視図である。
【図２４】本発明の一実施の形態であるｐｉｎダイオードを示す斜視図である。
【符号の説明】
【００４７】
１…ｐｉｎダイオード、２…半導体基体、３…ｉ型半導体層、４…ｐ型半導体層、５…保護絶縁膜、６…アノード電極、７…カソード電極、８…トレンチ、８ａ…表層部、８ｂ…中間部、８ｃ…深層部、９…接合部、１０…外周部、１１，１２…リード、１３…ボンディングワイヤ、１４…封止体、１５…酸化シリコン膜、１６，１８…レジストマスク、１７…中間溝
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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