(57)【要約】【課題】種々の実施形態により、３重メサ型構造よりも平面的なプロフィルを有するバイポーラ・トランジスタの垂直構造を提供すること。【解決手段】バイポーラ・トランジスタの製造方法は、それらの層が隣接する基板表面に対して垂直な順序を形成するように、基板上にコレクタ、ベース、およびエミッタ半導体層を形成する工程を含む。その方法は、半導体層の最上部層の一部分をエッチング除去して、ベース半導体層の一部分を露出させる工程と、次いでベース層の露出させた部分上に半導体を成長させる工程とを含む。半導体層の最上部層は、その順序において基板から最も離れた位置にある層である。成長させる工程により、半導体層の最上部層の垂直部を横に取り囲むように成長した半導体が得られる。【選択図】図３
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【特許請求の範囲】
【請求項１】
バイポーラ・トランジスタを製造する方法であって、
基板上にコレクタ、ベース、およびエミッタ半導体層を形成する工程であり、前記層が、前記基板の隣接する表面に対して垂直な順序を形成している工程と、
前記半導体層の最上部層の一部分をエッチング除去して、前記ベース半導体層の一部分を露出させる工程であり、前記半導体層の前記最上部層が、前記順序において前記基板から最も離れた位置にある層である工程と、
前記半導体層の最上部層の垂直部を、成長させた半導体で横に取り囲むような形で、前記ベース層の前記露出部分に半導体を成長させる工程と
を含む方法。
【請求項２】
前記成長させる工程を実施する前に、前記半導体層の最上部層の周囲に誘電体側壁を形成する工程
をさらに含む、請求項１に記載の方法。
【請求項３】
前記方法が、
前記成長させる工程を実施する前に、前記半導体層の最上部層を覆って誘電体キャップを形成する工程であり、前記誘電体キャップが前記エッチング工程により除去されない工程
をさらに含む、請求項２に記載の方法。
【請求項４】
前記成長させる工程が、ベース層のエキストリンシック部分を生成させ、前記エキストリンシック部分が、前記半導体層の最上部層よりも前記基板の表面から垂直に離れて延びている、請求項１に記載の方法。
【請求項５】
前記成長させた半導体の一部分が、延長部と前記基板との間の位置にあるような形で、前記半導体層の最上部層の半導体延長部を形成する工程、
をさらに含み、かつ
前記成長させた半導体が、前記ベース層と同一の導電率型を有する、請求項１に記載の方法。
【請求項６】
集積回路であって、
平面的な表面を有する基板と、
バイポーラ・トランジスタのコレクタ、ベース、およびエミッタ半導体層であり、前記基板上に垂直な順序を形成しており、その順序において前記層のうちの２層のイントリンシック部分が、前記基板と、残った前記層の最上部層との間にはさまれている半導体層と
を備え、かつ
前記ベース層が、前記半導体層の最上部層の垂直部を横に取り囲むエキストリンシック半導体延長部を備える集積回路。
【請求項７】
前記最上部層と、前記ベース層の延長部との間に置かれている誘電体側壁
をさらに備える、請求項６に記載の装置。
【請求項８】
前記ベース層の延長部が、前記半導体層の最上部層と、前記ベース層との界面よりも、前記基板からさらに離れて広がっている、請求項６に記載の装置。
【請求項９】
前記半導体層の２層の一方が、前記基板のドーピングされた領域である、請求項６に記載の装置。
【請求項１０】
前記層の最上部層の半導体延長部であり、前記ベース層の延長部の一部が、前記基板と、前記層の最上部層の前記延長部との間の位置にある延長部
をさらに備える、請求項６に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に薄膜デバイスに関し、またより詳細には薄膜バイポーラ・トランジスタに関する。
【背景技術】
【０００２】
本発明は、国防高等研究計画局（ＤＡＲＰＡ）により授与された、契約番号第ＭＤＡ９７２−０３−Ｃ−００２７号のもとでの政府支援により行われた。本発明において、政府はある一定の権利を有する。
【０００３】
いくつかのバイポーラ・トランジスタの活性な半導体層は、トランジスタを搭載する基板の表面に対して垂直に、縦に積み重なっている。垂直に積み重なっていることにより、トランジスタのための、重要な断面プロフィルを形成する。
【０００４】
このような垂直な積重なりは、図１に示している３重メサ型構造１０により例示される。３重メサ型構造１０には、エミッタ層、ベース層、およびコレクタ層を含む一連の半導体層１１〜１３、および高密度にドーピングされたサブコレクタ層１４が含まれる。これらの一連の層は、半導体基板１６の上部表面１５の上に垂直なスタックを形成する。３重メサ型構造１０にはまた、それぞれエミッタ、ベース、およびサブコレクタのための電気的接点１７、１８、および１９が含まれる。集積回路（ＩＣ）において、保護用誘電体層９が３重メサ型構造１０を被覆している。
【０００５】
【特許文献１】Ｙｏｕｎｇ−Ｋａｉ  Ｃｈｅｎ他、米国特許出願第１０／２４３３６９号、２００２年９月１３日出願
【発明の開示】
【発明が解決しようとする課題】
【０００６】
３重メサ型構造１０において、半導体層が垂直に積み重なっていることは、望ましくない性状を招く可能性がある。第１に、この構造によりしばしば、トランジスタが作動している間、熱の放散性が悪い。第２に、この構造によりしばしば、下側にある基板１６に対する保護誘電体層９の密着性が悪い。改良された性状の、バイポーラ・トランジスタのための構造を有することが望ましい。
【課題を解決するための手段】
【０００７】
種々の実施形態により、３重メサ型構造よりも平面的なプロフィルを有する（プレーナ型）バイポーラ・トランジスタの垂直構造を提供する。新たな垂直構造において、ベース層の半導体は、バイポーラ・トランジスタの最上部の活性な半導体層を、少なくとも部分的に取り囲んでいる。このことは、最上部の活性な半導体層で発生される熱がベース層の熱伝導性の半導体を通って放散されるのを助ける。このことはまた、複合したエミッタ層およびベース層のより平面的な断面プロフィルを生み出し、それにより上側にある誘電体の構造部への密着性をも助けている。
【０００８】
一実施形態は、バイポーラ・トランジスタの製造方法を特徴としている。その方法は、それらの層が隣接する基板表面に対して垂直な順序を形成するように、基板上にコレクタ、ベース、およびエミッタ半導体層を形成する工程を含む。その方法は、半導体層の最上部層の一部分をエッチング除去して、ベース半導体層の一部分を露出させる工程を含む。半導体層の最上部層は、その順序において基板から最も離れた位置にある層である。その方法はまた、ベース層の露出させた部分に半導体を成長させる工程をも含む。成長させる工程により、半導体層の最上部層の垂直部を横に取り囲む半導体を生成させる。
【０００９】
他の実施形態は、平面的な表面を有する基板と、バイポーラ・トランジスタのコレクタ、ベース、およびエミッタ半導体層とを含む集積回路を特徴としている。コレクタ、ベース、およびエミッタ半導体層は基板上に垂直な順序を形成しており、その順序において２層のイントリンシック部分が、基板と残る１層との間にはさまれている。半導体層のベース層は、残る１層の垂直部を横に取り囲むエキストリンシック半導体延長部を含む。
【発明を実施するための最良の形態】
【００１０】
異なる図面において、同じ参照番号は、同様な機能を有する素子を示している。
種々の実施形態により、ｎ形およびｐ形薄膜バイポーラ・トランジスタおよび、このようなバイポーラ・トランジスタを内蔵する集積回路（ＩＣ）を提供する。バイポーラ・トランジスタは、典型的な３重メサ型構造よりも平面的な断面プロフィルを有する垂直半導体層構造を有する。
【００１１】
図２は、１つのこのような薄膜バイポーラ・トランジスタ２０を示している。バイポーラ・トランジスタ２０は、直角ベクトルＮの方向に沿って、隣接する半導体基板２２の表面２３と、垂直スタックを形成する一連の半導体層とを含む。一連の半導体層は、トランジスタのエミッタ層、ベース層、およびコレクタ層２４、２５、および２６、ならびに高密度にドーピングされたサブコレクタ層２７を含む。ベース層は、イントリンシック部分およびエキストリンシック部分２８、２９の両方を含む。エキストリンシック部分２９は、エミッタ層２４を横に取り囲んでいる。サブコレクタ層２７は、半導体基板２２内にあり、コレクタ層２６への導電性電気接点を形成する。
【００１２】
本明細書において、イントリンシックおよびエキストリンシックは、バイポーラ・トランジスタの活性な半導体層の横の領域を指す。イントリンシック領域は、バイポーラ・トランジスタの活性なｐ−ｎ接合に垂直に隣接する活性な半導体層の横方向の部分を含む。エキストリンシック領域は、このようなｐ−ｎ接合に垂直に隣接しない活性な半導体層の横方向の部分を含む。エキストリンシック領域は、トランジスタを搭載する基板の表面に沿って、トランジスタのｐ−ｎ接合から横方向にずれている。
【００１３】
バイポーラ・トランジスタ２０は、エミッタ層２４と、ベース層２５のエキストリンシック部分２９との間に位置する誘電体スペーサ３０を含む。エキストリンシック部分２９は、ベース層とエミッタ層２５、２４の間の活性ｐ−ｎ接合よりも半導体基板２２から縦に離れている上部表面３１を有する。エミッタ層２４の実質的な垂直部は、ベース層２５のエキストリンシック部分２９の表面３１よりも基板の表面２３に近い。
【００１４】
バイポーラ・トランジスタ２０はまた、エミッタ層、ベース層、およびサブコレクタ層２４、２５、２７の電気的接点層３２、３３、３４をも含む。例示的な電気的接点層３２〜３４は、高密度にドーピングされた半導体および／または金属を含む。サブコレクタ層２７の接点層３４は、コレクタ層２６を通って接点バイア・ホールに埋め込まれている。
【００１５】
バイポーラ・トランジスタ２０において、垂直半導体層構造は、図１に示すバイポーラ・トランジスタのそれよりも低く、かつ複雑ではない高さのプロフィルを形成している。この新しい垂直構造において、ベース層２５のエキストリンシック部分２９は、エミッタ層２４を横に取り囲んでいる。薄い誘電体スペーサ３０が、エミッタ層２４と、ベース層２５のエキストリンシック部分２９とを分離しており、一方エキストリンシック部分２９は、付近のエミッタ層２４から基板２２への放散熱に、効率的な熱移動経路を提供している。この新しい熱移動経路は、図１の３重メサ型構造１０で得られるものに優って、熱の放散性を向上させることができる。付加されたエキストリンシック部分２９またはベース層２５はまた、エキストリンシック領域において、ベース・シート抵抗をも低下させ、より低い寄生ベース接点抵抗をもたらす。低いベース抵抗は、デバイス速度を改良するのにしばしば望ましいことである。エキストリンシック部分２９の存在によりまた、バイポーラ・トランジスタ２０における半導体層スタックの断面プロフィルが、図１のバイポーラ・トランジスタにおけるよりも平面的になる。より平面的なプロフィルにより、上側にある保護誘電体層２１の密着性を改良することができる。最後に、バイポーラ・トランジスタ２０のより平面的なプロフィルにより、リソグラフィによるマスク生成の間、深さ限界まで集束させるので、デバイスのフィーチャ・サイズを小さくする助けになることができる。
【００１６】
図３は、垂直半導体層スタックを有するバイポーラ・トランジスタ、例えば図２のバイポーラ・トランジスタ２０を製造する方法４０を例示している。
【００１７】
方法４０は、バイポーラ・トランジスタ用の半導体層の垂直スタックを形成する工程（工程４２）を含む。スタックは、バイポーラ・トランジスタの、少なくとも活性なコレクタ、ベース、およびエミッタ半導体層を含む。スタックはまた、垂直スタックの最下部活性半導体層のための電気接点として機能する、高密度にドーピングされた最下部半導体層を含むこともできる。例示的な形成工程では、エピタキシャル半導体成長、ドープ剤注入および活性化、および／またはドープ剤拡散および活性化を用いて、スタックの半導体層の種々のものを形成させる。
【００１８】
方法４０は、スタックの最上部半導体層の横の部分をエッチング除去して、中間層であるベース層の横の部分を露出させる工程（工程４４）を含む。最上部半導体層の残留している部分の位置が、最終バイポーラ・トランジスタのイントリンシック領域を画定する。ベース層の露出された部分は、最終バイポーラ・トランジスタのエキストリンシック領域内、すなわち活性なｐ−ｎトランジスタ接合の横の方の位置にある。種々の実施形態において、最上部半導体層は、エミッタ層、またはコレクタ層のいずれかである。
【００１９】
方法４０は、最上部半導体層の、エッチング工程後に残留した部分の周囲に誘電体側壁またはスペーサを形成する工程（工程４６）を含む。誘電体側壁またはスペーサは、上部半導体層と、その後形成されるベース層のエキストリンシック部分との間の電気的絶縁をもたらすであろう。誘電体側壁またはスペーサはまた、前記のエキストリンシック部分がその後形成される間、最上部半導体層上の半導体成長を止めることもできる。
【００２０】
方法４０はまた、最上部半導体層の一部もしくは全部を横に取り囲むように、先行して露出させたエキストリンシック部分上に半導体を選択的に成長させる工程（工程４８）を含む。成長する半導体は、元のベース層と同一の導電率型、すなわち、ｎ形またはｐ形を有する。したがって、新たに成長した半導体は、ベース層のエキストリンシック延長部を生成させる。この成長工程は、エキストリンシック・ベースの半導体が、最上部半導体層の垂直部を横に取り囲む、垂直半導体層構造を作り出す。
【００２１】
工程４８は、エキストリンシック・ベースのかなりの半導体が、バイポーラ・トランジスタの最上部活性半導体層の付近の位置にある、半導体層スタックを作り出す。エキストリンシック・ベースの部分によって、最上部半導体層の垂直部を横に取り囲むことによって、より平面的な断面プロフィルをもたらしている。エキストリンシック・ベースの部分によって最上部半導体層の垂直部を横に取り囲むことによって、トランジスタ作動中の熱放散の効率を向上させることもできる。ベース層のエキストリンシック部分がここに、最上部半導体層で発生する熱に関して、３重メサ型構造の厚い隣接誘電体よりも効率的な移動経路を提供するので、効率を向上させることができる。新たな移動経路において、付近のエキストリンシック・ベースへの熱の放散を実質的に妨げないように、誘電体側壁またはスペーサは十分に薄くなっている。
【実施例１】
【００２２】
図４は、図３の方法４０によるＮＰＮ  ２重ヘテロ接合バイポーラ・トランジスタを製造する、特定の方法５０を例示している。方法５０により、図５〜９および図１１〜１６の中間構造７０〜８０、ならびに図１７の最終構造８２がもたらされる。
【００２３】
製造方法５０は、図５の構造７０に示すように、平面的なリン化インジイウム（ＩｎＰ）表面に１組の合わせマーク８６を作る工程（工程５１）を含む。合わせマーク８６により、その後の工程の間、最適なマスク・アラインメントが可能になる。
【００２４】
合わせマーク８６を作る工程は、成長工程、およびパターン形成工程を含む。成長工程は、ＩｎＰ基板８５上における約５００オングストローム（Å）のヒ化インジウムガリウム（ＩｎＧａＡｓ）層８７、約５００ÅのＩｎＰ層８８、および約３，０００Åのヒ化インジウムガリウム（ＩｎＧａＡｓ）層８９をエピタキシャル成長させる工程を含む。パターン形成工程は、制御されたマスク湿式もしくは乾式エッチングを行って、所望の合わせマーク８６に対し横方向の位置にあるＩｎＧａＡｓ層およびＩｎＰ層８９、８８の部分を除去する工程を含む。パターン形成工程に関して、例示的な湿式エッチング液は、ＩｎＰについてＨＣｌ、Ｈ３ＰＯ４、およびＨ２Ｏの等体積部を有する水溶液であり、またＩｎＧａＡｓについてＨ３ＰＯ４１部、Ｈ２Ｏ２１部、およびＨ２Ｏ１部と１００部の間の水溶液である。こちらの方の湿式エッチング液については、ＩｎＰ層８８がエッチング停止体としての機能を果たす。残留するＩｎＧａＡｓ層８７は、その後のイオン注入および熱注入活性化の間、保護層としての機能を果たす。
【００２５】
１組の合わせマーク８６を形成した後、プラズマ励起化学蒸着（ＰＥＣＶＤ）により、１組の合わせマーク８６および残りのＩｎＰ基板８５を覆って、窒化シリコン層９０、例えばＳｉ３Ｎ４層を蒸着させる。窒化シリコン層９０は、その後のイオン注入および熱注入活性化の間、合わせマーク８６を保護する。例示的なＰＥＣＶＤの条件は、基板温度２５０℃および槽圧力４００〜１５００ミリトルにおいて、全体ガス流量１０００〜２０００標準立方メートル毎分（ｓｃｃｍ）、３０〜５０％のＮ２Ｏを有するＨｅ中にＳｉＨ４０．２〜２％を希釈したガス混合物、およびプラズマ電力５ワット（Ｗ）〜５０Ｗを含む。
【００２６】
製造方法５０は、図８に示すように、ＩｎＰ基板８５内に、注入されたサブコレクタ９２を形成する工程（工程５２）を含む。サブコレクタ９２は、高密度にｎ形ドーピングされ、例示的な厚さ６０００Åを有する。例示的な注入ドープ剤は硫黄（Ｓ）、ゲルマニウム（Ｇｅ）、および／またはリン（Ｐ）を含む。例示的な注入工程では、３０キロ電子ボルト（ｋｅＶ）と５００ｋｅＶの間のエネルギー、および立方センチメートル−２（ｃｍ−２）当り５×１０１３と１０１６個の間のドープ剤原子の注入量を有するＳイオンを注入する。ＩｎＰ基板８５内にサブコレクタ９２を形成する工程により、最終的なバイポーラ・トランジスタの断面プロフィルが、図１のバイポーラ・トランジスタの断面プロフィルに比較してより平面的になる。
【００２７】
サブコレクタ９２を形成する工程は、注入マスクを作製することと、注入マスクを通してＩｎＰ基板８５にドーピングすることと、注入マスクおよび層９０、８７を除去することとを含む。注入マスクの作製は、ＩｎＰ基板８５上に、約１００ナノメートル（ｎｍ）のチタン（Ｔｉ）、すなわちシード層９４を蒸発蒸着させて、図６の構造７１を生成させることを含む。次いで、Ｉ線ステッパ・リソグラフィによりＴｉシード層９４上にフォトレジスト・マスク（図示されない）を形成させる。次いで、電着工程により、Ｔｉシード層９４の、フォトレジスト・マスクにおけるウインドウにより露出された部分に金（Ａｕ）層を析出させる。次いで、アセトン、ＮＭＰ（ｎ−メチルピロリドン）、または、Ｓｈｉｐｌｅｙ  ＰＲＳ−１０００などの商業的な除去用製品を使用し、湿式化学的方法によりフォトレジストを除去し、図７に示すように、ウインドウ９６によりＡｕ注入マスク９５を生成させる。ＩｎＰ基板８５のドーピングは、上記で考察した方法を実施して、ウインドウ９６を通してＳ、Ｇｅ、および／またはＰドープ剤イオンを注入することと、次いで、約７００℃〜９００℃で５〜６０秒間、急速熱的焼なまし（ＲＴＡ）を行って、ドープ剤を活性化し、図８の構造７３を作ることとを含む。別法としてＭＯＣＶＤ（有機金属化学蒸着）リアクタ内で、ホスフィン過剰圧力（例えば、１０〜５００ミリトル）下において５００℃と９００℃の間の温度で５〜３０分間活性化を行うことができる。Ａｕ注入マスク９５の除去は、一連の湿式エッチングを行って、順次的にＡｕおよびＴｉ、窒化シリコン層９０、ならびにＩｎＧａＡｓ層８７を除去することを含む。例示的な湿式エッチング剤は、Ａｕについてヨウ化カリウム（ＫＩ）、Ｔｉおよび窒化シリコンについてフッ化水素酸（ＨＦ）、またＩｎＧａＡｓについて、Ｈ３ＰＯ４１部を、Ｈ２Ｏ２１から１０部およびＨ２Ｏ１０〜３００部と混合したものである。
【００２８】
製造方法５０は、ＩｎＰ基板上にｎ形コレクタ層を形成する工程（工程５３）を含む。コレクタ層は、単一層内に、活性なｎ形コレクタ９８と、非導電性の横障壁９９の両方を含む。横障壁９９は、活性なｎ形コレクタ９８を、同一のＩｎＰ基板８５上の横の位置にある他のデバイス（図示していない）から電気的に絶縁している。活性なｎ形コレクタ９８と、非導電性の横障壁９９とを単一層中に組み込むことにより、例えば図１の３重メサ型構造よりも平面的なバイポーラ・トランジスタとなっている。
【００２９】
コレクタ層を形成する工程は、ＩｎＰ層を成長させることと、次いで、成長したＩｎＰ層内に非導電性横障壁を作ることを含む。
【００３０】
ＩｎＰ層の成長は、ＩｎＰ基板上においてｎ形ＩｎＰの有機金属分子線エピタキシ（ＭＯＭＢＥ）成長を行わせることを包含する。ＭＯＭＢＥ成長により、１ｃｍ３当り２×１０１６〜８×１０１７個のスズ（Ｓｎ）原子、および好ましくは１ｃｍ３当り約１×１０１７個のＳｎ原子のｎ形ドープ剤密度により、約１，０００Å〜２，５００ÅのＩｎＰ層を生成させる。ＭＯＭＢＥの条件は：基板温度約４００℃〜５００℃、Ｓｎ放出セル温度６００℃〜９００℃、ＴＭＩｎ（トリメチルインジウム）流量１ｓｃｃｍから１０ｓｃｃｍ、ホスフィン（ＰＨ３）流量１ｓｃｃｍから１０ｓｃｃｍ、および槽バックグラウンド圧力１０−９〜１０−６トルを含む。
【００３１】
非導電性横障壁９９の作製は、多工程のプロセスであり、ＳｉＯ２マスクを形成することと、拡散物層でＩｎＰ層を被覆することと、拡散物をＩｎＰ層中に拡散させることと、ＳｉＯ２マスクおよび残留した拡散物を除去することとを含む。ＳｉＯ２マスクを形成する工程は、ＩｎＰ層上に厚さ２０００ÅのＳｉＯ２層のＰＥＣＶＤを行うことと、ＳｉＯ２上にフォトレジスト・マスクを形成することと、ＳｉＯ２層の保護されない部分をエッチング除去することと、反応性イオン・エッチング（ＲＩＥ）を行って、フォトレジスト・マスクを除去することとを包含する。形成されたＳｉＯ２マスクは、ＩｎＰ層の、活性ｎ形コレクタ９８のために選択された部分を被覆する。ＩｎＰ層を被覆する工程は、マスクされたＩｎＰ層上に、液状の亜鉛／リン（Ｚｎ／Ｐ）ケイ酸塩、例えば、ニュージャージー州０７４１６、フランクリン、コークヒルロード１２のＦｕｔｕｒｒｅｘ  Ｉｎｃ．で販売されているＺＰＤＣ２−２０００製品をスピン・コーティングする工程を包含する。拡散物を拡散させる工程は、約２５０℃〜７５０℃で約１０〜３６０秒間、ＲＴＡを行う工程を包含する。ＲＴＡにより、拡散物層からのＺｎおよびＰ原子が、ＩｎＰ層のＳｉＯ２マスクにより保護されていない部分中に拡散する。前記部分が、活性ｎ形ＩｎＰコレクタ９８の周囲に環状の非導電性障壁９９を形成する。マスクおよび残留した拡散物を除去する工程は、フッ化水素（ＨＦ）の水溶液で構造体を洗浄する工程を含む。ＨＦ溶液は、ＳｉＯ２マスク、および残留しているＺｎ／Ｐケイ酸塩の両方を除去して、図９の構造７４をもたらす。例示的なＨＦ溶液は、相対的モル比約１：１７から１：１００の水およびＨＦを含む。別法として、フッ化アンモニウム（ＮＨ４Ｆ）７から１００部中のＨＦ１部からなる酸化膜エッチング緩衝液を使用して、ＳｉＯ２マスク、および残留している拡散物材料を除去できる。
【００３２】
ＩｎＰコレクタ層の形成に続いて、４元ＩｎＧａＡｓＰ半導体層を成長させる。４元層は、ＩｎＰコレクタ層と、その後の成長したＩｎＧａＡｓベース層との間の伝導帯のミスアラインメントにおけるステップ高さを低下させる機能を有し、それにより寄生コレクタ抵抗を最小限にする。ＩｎＧａＡｓＰ層の成長のためのＭＯＭＢＥの条件は：基板温度約４００℃〜５００℃、Ｓｎ放出セル温度６００℃〜９００℃、速１ｓｃｃｍと１０ｓｃｃｍの間のＴＭＩｎ（トリメチルインジウム）流量、１ｓｃｃｍと１０ｓｃｃｍの間のＴＥＧａ（トリエチルガリウム）流量、１ｓｃｃｍと１０ｓｃｃｍの間のＰＨ３流量、１ｓｃｃｍと１０ｓｃｃｍの間のアルシン（ＡｓＨ３）流量、および１０−９と１０−６トルの間の槽バックグラウンド圧力を含む。ＩｎＧａＡｓＰ層には、１ｃｍ３当り２×１０１６から１０１８個のＳｎ原子の濃度、および好ましくは約１０１７個／ｃｍ−３のＳｎ原子の濃度におけるＳｎをドーピングしている。ＩｎＧａＡｓＰ層は、２００Åから８００Åの厚さを有する。
【００３３】
４元層の成長に続いて、ｎドーピングしたＩｎＧａＡｓ層を成長させ、ＩｎＧａＡｓ層は、コレクタ９８と、その後成長したベース層との間のｐ−ｎ界面の品質を向上させるセット・バック層として作用する。このＩｎＧａＡｓ層のＩｎモル分率は、４０％と６０％の間であり、約５３％が好ましい。この層について、ＭＯＭＢＥによる成長条件は、基板温度約４００℃〜５００℃、Ｓｎ放出セル温度６００℃〜９００℃、１ｓｃｃｍと１０ｓｃｃｍの間のＴＭＩｎ流量、１ｓｃｃｍと１０ｓｃｃｍの間のアルシン流量、１ｓｃｃｍと１０ｓｃｃｍの間のＴＥＧａ流量、および１０−９と１０−６トルの間の槽バックグラウンド圧力を含む。このＩｎＧａＡｓ層は、１ｃｍ３当り２×１０１６〜から１０１８個のＳｎ原子濃度まで、また好ましくは約１０１７ｃｍ−３の濃度までｎ形ドーピングしている。このＩｎＧａＡｓ層は、２００Åと８００Åの間の厚さを有する。
【００３４】
製造方法５０は、構造７４上にｐ形ＩｎＧａＡｓベース層を成長させる工程（工程５４）を含む。ＭＯＭＢＥにより、ｐ形ＩｎＧａＡｓベース層１００を厚さ２５０Å〜１，０００Åまで、また好ましくは厚さ約３００Åまで、エピタキシャル成長させる。このＩｎＧａＡｓのＩｎモル分率は、４０％と６０％の間であり、好ましいのは約５３％である。この層の成長についてのＭＯＭＢＥ条件は、基板温度約４００℃〜５００℃、１ｓｃｃｍと１０ｓｃｃｍの間のＴＭＩｎ流量、１ｓｃｃｍと１０ｓｃｃｍの間のアルシン流量、１ｓｃｃｍと１０ｓｃｃｍの間のＴＥＧａ流量、および１０−９と１０−６トルの間の槽バックグラウンド圧力を含む。ＩｎＧａＡｓベース層は、炭素（Ｃ）またはベリリウム（Ｂｅ）により、１ｃｍ３当り２×１０１８から６×１０１９ドープ剤原子のドープ剤濃度まで、また好ましくは約３×１０１９ｃｍ−３のドープ剤濃度までｐ形ドーピングしている。ドープ剤原子の供給源は、Ｃの場合ＣＢｒ４、またＢｅの場合Ｂｅ放出セルである。Ｃでドーピングするには、１ｓｃｃｍと１０ｓｃｃｍの間の流量でＣＢｒ４を流す。Ｂｅでドーピングするには、Ｂｅ放出セルを４００℃と９００℃の間の温度に維持する。ベース層１００においてバンドギャップを、ベースを通る電子移動を促進するようにグレージングすることもできる。エミッタとコレクタ接合間のバンドギャップの差は、典型的に０と２ｋＴの間である。ただし、Ｔは標準作動温度である。
【００３５】
製造方法５０は、図１１の構造７５を作る３工程のプロセスにより、グレージングしたｎ形エミッタ層を成長させる工程（工程５５）を含む。第１の工程は、ベース層１００との界面におけるキャリヤの再結合を減少させる薄いＩｎＧａＡｓＰサブ層１０１のＭＯＭＢＥ成長である。薄いＩｎＧａＡｓＰサブ層１０１は、厚さ５０Å〜８０Åであり、また好ましくは厚さ約８０Åである。薄いＩｎＧａＡｓＰサブ層１０１は、例えば濃度１ｃｍ３当り約１０１６〜１０１７個のドープ剤原子による、意図しないドープ剤を受けるだけとすることができ、または意図的に１ｃｍ３当り約１０１６〜１０１７個のＳｎ原子の濃度まで、Ｓｎによりｎ形ドーピングすることができる。第２の工程は、ｎ形ＩｎＰサブ層１０２のＭＯＭＢＥ成長である。ＩｎＰサブ層１０２は、厚さ５００Å〜１，５００Åであり、また好ましくは厚さ約１，０００Åである。ｎ形ＩｎＰサブ層１０２は、１ｃｍ３当り約１０１７〜１０１９個のＳｎドープ剤原子を有する。第３の工程は、ｎ形ＩｎＧａＡｓサブ層１０３のＭＯＭＢＥ成長である。ＩｎＧａＡｓサブ層１０３は、厚さ５００Å〜１，５００Åであり、また好ましくは厚さ約１，０００Åである。ＩｎＧａＡｓサブ層１０３は、１ｃｍ３当り約１０１８〜１０２０個のＳｎドープ剤原子を有する。ＩｎＧａＡｓサブ層１０３は、その後形成されるエキストリンシックＩｎＧａＡｓ、またはＩｎＡｓエミッタ（図示していない）との接触抵抗を低下させるため配置している。
【００３６】
エミッタ層のＩｎＧａＡｓ層１０１〜１０３のＩｎモル分率は、約４０％から１００％のモル範囲にあり、約５３％が好ましい。これらの層１０１〜１０３を成長させるＭＯＭＢＥの条件は：基板温度約４００℃〜５００℃、Ｓｎ放出セル温度６００℃〜９００℃、１ｓｃｃｍと１０ｓｃｃｍの間のＴＭＩｎ流量、１ｓｃｃｍと１０ｓｃｃｍの間のアルシン流量、１ｓｃｃｍと１０ｓｃｃｍの間のＴＥＧａ流量、および１０−９と１０−６トルの間の槽バックグラウンド圧力を含む。
【００３７】
製造方法５０は、構造７５のｎ形エミッタ層１０１〜１０３についてパターン形成して、図１２に示す構造７６のエミッタ１０４を作る工程（工程５６）を含む。パターン形成工程は、ＳｉＯ２マスクを形成することと、ＳｉＯ２マスクの制御下にエミッタ層１０１〜１０３をエッチングすることを含む。
【００３８】
ＳｉＯ２マスクを形成するサブ工程は、エミッタ層１０１〜１０３上に約１，０００ÅのＳｉＯ２の絶縁保護層のＰＥＣＶＤを行うことと、ＳｉＯ２層上にフォトレジスト・マスクを作製することと、ＳｉＯ２層を乾式エッチングして、ＳｉＯ２マスクを作ることとを含む。ＰＥＣＶＤの条件は：１０００ｓｃｃｍ〜２０００ｓｃｃｍの全体ガス流量、３０〜５０％のＮ２Ｏを有する、Ｈｅ中に０．２〜２％のＳｉＨ４を希釈したガス混合物、プラズマ電力５Ｗ〜５０Ｗ、基板温度２５０℃、および槽圧力４００〜１５００ミリトルである。ＳｉＯ２層上に、０．２５ミクロンのＩ線リソグラフィによってフォトレジスト・マスクを作製する。ＳｉＯ２マスクを作る乾式エッチングは、ＩＣＰＲＩＥ（高周波誘導結合プラズマ反応性イオン・エッチング）である。ＩＣＰＲＩＥの条件は：ＣＨＦ３、Ｏ２、およびＡｒ、すなわち２％〜１０％Ｏ２および１０％〜５０％Ａｒ、の混合物の２０ｓｃｃｍ〜８０ｓｃｃｍの全体ガス流量、圧力２〜１２ミリトル、基板温度約２３℃、ＩＣＰ電力２００Ｗ〜５００Ｗ、およびＲＩＥ電力２０Ｗ〜８０Ｗである。プラズマおよび／または湿式化学エッチングにより、フォトレジスト・マスクを除去する。
【００３９】
エミッタ層をエッチングするサブ工程は、エミッタ層１０１〜１０３の、ＳｉＯ２マスク１０５により保護されていない部分を乾式もしくは湿式エッチングすることを包含する。このエッチングにより、パターン形成されたエミッタ１０４が残り、ベース層１００の部分１０６が露出される。パターン形成されたエミッタ１０４、およびベース層１００の部分１０６は、バイポーラ・トランジスタのそれぞれイントリンシックおよびエキストリンシック部分である。エミッタ層１０４をエッチングする例示的方法は、乾式エッチングおよび湿式エッチングを組み合せたものを包含する。乾式エッチングは、高周波誘導結合プラズマ（ＩＣＰ）または電子サイクロトロン（ＥＣＲ）リアクタなどの高プラズマ密度ＲＩＥ系内で１から３分間行われる。乾式エッチング条件は：１ミリトルと１０ミリトルの間の圧力における、１０ｓｃｃｍと５０ｓｃｃｍの間の各ガス流量によるＣｌ／ＡｒまたはＢＣｌ３／Ａｒ雰囲気、２００Ｗと８００Ｗの間のプラズマ源電力、および１０Ｖと１００Ｖの間のセルフバイアスを発生させる２０Ｗと１５０Ｗの間のＲＩＥプラテン電力を含む。別法として、１０ｓｃｃｍと１００ｓｃｃｍの間の流量により、ガス混合物にＮ２を添加できる。乾式エッチングに続いて、水１から１０００部中にＢｒ１部を含む臭素（Ｂｒ）：Ｈ２Ｏ溶液内で１０から６０秒洗浄する。洗浄により、乾式エッチング残渣を除去する。乾式エッチングおよび洗浄に続いて、ＨＣｌ：Ｈ３ＰＯ４：Ｈ２Ｏの１：１：１水溶液内で、約１０から６０秒間のＩｎＰ湿式エッチングを行う。
【００４０】
製造方法５０は、構造７６のパターン形成されたエミッタ１０４の周囲に誘電体側壁１０８を作る工程（工程５７）を含む。側壁１０８を形成する工程は、絶縁保護窒化シリコン層のＰＥＣＶＤを行うことと、次いで、窒化シリコンをＲＩＥによりエッチング・バックして、図１３に示す、側壁１０８を作ることとを含む。ＰＥＣＶＤの条件は：Ｈｅ３０〜９０％およびＮ２７０〜１０％からなるキャリヤ・ガス中に０．１〜２％のＳｉＨ４および０．１〜５％のＮＨ３を希釈した混合物１０００ｓｃｃｍ〜２０００ｓｃｃｍの全体ガス流量、圧力１００〜７００ミリトル、プラズマ電力１０Ｗ〜１３０Ｗ、および基板温度１２０℃〜３００℃を含む。ＲＩＥによるエッチング・バック条件は：高周波誘導結合プラズマ（ＩＣＰ）リアクタ内における、圧力３〜２０ミリトルでの、留分５０〜９８％のＣＦ４、２〜５０％のＯ２、および０〜２０％のＡｒからなるＡｒ／ＣＦ４／Ｏ２の混合物を含み、全体ガス流量２０ｓｃｃｍ〜５０ｓｃｃｍ、ＩＣＰ電力１００Ｗ〜４００Ｗ、およびＲＩＥ電力５Ｗ〜９０Ｗを有する。ＲＩＥエッチングは、ベース層１００のエキストリンシック部分１０６で停止させる。ＲＩＥエッチング・バックにより、厚さ５００Å〜１，５００Å、および好ましくは約１，０００Åの厚さを有する側壁１０８を形成する。側壁１０８は、パターン形成したエミッタ１０４を横に取り巻いている。エミッタの上部表面は、図１３に示すＳｉＯ２層１０５’を保持している。
【００４１】
製造方法５０は、ベース層１００の露出されたエキストリンシック部分１０６上にｐ形ＩｎＧａＡｓ半導体のＭＯＭＢＥ成長を行って、図１３の構造７７を作る工程（工程５８）を含む。新たに成長したベース半導体１０９は、パターン形成されたエミッタ１０４を横に取り囲んでいる。ＭＯＭＢＥ条件により、窒化シリコン側壁１０８上、またはＳｉＯ２層１０５’上へのＩｎＧａＡｓの成長をもたらすことなく、ベース層１００の露出された部分上へのＩｎＧａＡｓの選択的成長をもたらす。成長したＩｎＧａＡｓのＩｎモル分率は、約４０％と６０％の間にあり、約５３％が好ましい。この層のＭＯＭＢＥ成長の条件は：基板温度２００℃〜５００℃、１ｓｃｃｍと１０ｓｃｃｍの間のＴＭＩｎ流量、１ｓｃｃｍと１０ｓｃｃｍの間のアルシン流量、１ｓｃｃｍと１０ｓｃｃｍの間のＴＥＧａ流量、および１０−９から１０−６トルの槽バックグラウンド圧力を含む。ＭＯＭＢＥ成長の間、ＩｎＧａＡｓ層は、炭素（Ｃ）またはベリリウム（Ｂｅ）により１ｃｍ３当り２×１０１８〜６×１０１９個のドープ剤原子の濃度まで、また好ましくは約３×１０１９個ｃｍ−３の濃度までｐ形ドーピングしている。ドープ剤の供給源は、Ｃの場合はＣＢｒ４であり、またＢｅの場合Ｂｅ放出セルである。ＭＯＭＢＥの間、Ｃでドーピングする場合、ＣＢｒ４流量は、１ｓｃｃｍと１０ｓｃｃｍの間であり、Ｂｅでドーピングする場合、Ｂｅ放出セルは４００℃と９００℃の間である。ＭＯＭＢＥにより、厚さ８００Å〜２０００Åであり、また厚さ約１，５００Åが好ましい多結晶質ＩｎＧａＡｓ層１０９が生成する。
【００４２】
ベース層の新たに成長したエキストリンシック部分１０９は、パターン形成されたエミッタ１０４の垂直部を横に取り囲んでいる。ベースのエキストリンシック部分１０９は、ベース−エミッタ接合の上方に広がり、パターン形成されたエミッタ１０４以上の高さの上部表面１１０を有するのが好ましい。エキストリンシック部分１０９は、半導体が作動している間、形成されたエミッタ１０４からの熱を放散させる熱伝導性の半導体通路を提供する。窒化シリコン側壁１０８が薄いので、側壁１０８は、トランジスタのベースの隣接するエキストリンシック部分１０９への、形成されたエミッタ１０４からの熱の放散を実質的に妨げない。
【００４３】
製造方法５０は、トランジスタのベースのエキストリンシック部分１０６、１０９を横に限定するパターン形成工程を行うこと（工程５９）を含む。パターン形成工程は、Ｉ線リソグラフィにより構造７７を覆ってフォトレジスト・マスクを形成することと、エキストリンシック・ベース材料１０９の環状の保護されない部分を乾式もしくは湿式エッチングすることと、次いでフォトレジスト・マスクをＮＭＰ、またはＳｈｉｐｌｅｙ  ＰＲＳ−１０００除去剤で湿式除去することとを包含する。例示的な乾式エッチングの条件は：ＩＣＰリアクタにおける等部のＣｌおよびＡｒガス混合物、ＩＣＰ電力４００Ｗ〜６００Ｗ、ＲＩＥ電力２０Ｗ〜８０Ｗ、槽圧力３〜２０ミリトル、基板温度１０℃〜３０℃、および２０ｓｃｃｍ〜４０ｓｃｃｍの全体ガス流量を含む。図１４に見られるように、パターン形成工程により、ベース１０９，１００のエキストリンシック部分を、隣接する、ＩｎＰ基板８５上の領域と横に分離する。
【００４４】
製造方法５０は、図１４に示すように、ベースのエキストリンシック部分１０９を覆って、誘電体層１１１を付着させる工程と、誘電体層１１１にパターン形成する工程（工程６０）を含む。付着させるサブ工程は、構造７７上にＳｉＯ２のＰＥＣＶＤか、または構造７７上に液体前駆体をスピン・コーティングし、焼付けするかして絶縁保護誘電体層を形成することを包含する。ＳｉＯ２のＰＥＣＶＤの例示的条件は、上記の工程５６に記載している。例示的なスピン・コーティング用液体は、ベンゾシクロブタン（ＢＣＢ）、および、Ｈｏｎｅｙｗｅｌｌ  Ｉｎｃ．、カリフォルニア州、サニーヴェールにより販売されているＡＣＣＵＧＬＡＳＳ  Ｔ−０３ＡＳなどのケイ酸塩ガラス前駆体を含む。例示的なスピン・コーティングによって、スピンオン・コーティングを２０００〜５０００ＲＰＭで回転させ、次いで、２００℃〜３５０℃で硬化させることにより厚さ２００ｎｍ〜５００ｎｍのシリケート膜が生成される。パターン形成するサブ工程は、Ｉ線ステッパ・リソグラフィによりフォトレジスト・マスクを形成することと、既に蒸着された誘電体層を乾式もしくは湿式エッチングして、バイア・ホール１１２、１１３を形成することと、フォトレジストをＲＩＥ除去することを含む。バイア・ホール１１２、１１３は、パターン形成されたイントリンシック・エミッタ１０４、および非導電性の横障壁９９を露出させる。例示的なＳｉＯ２またはシリケート・ガラス誘電体層１１１について、例示的な湿式エッチング液は、上述のＨＦ水溶液である。パターン形成のサブ工程はまた、横障壁９９のマスク制御された乾式エッチングを行って、バイア・ホール１１３を深くし、それによりサブコレクタ９２の接点領域が露出される。例示的なＳｉＯ２の乾式エッチングでは、酸素２％〜５０％のＣＨＦ３および酸素混合物、圧力２〜１００ミリトル、および室温における２０ｓｃｃｍ〜１００ｓｃｃｍの全体ガス流量を用いる。
【００４５】
製造方法５０は、構造７８上にｎ形ＩｎＡｓ層１１５を成長させて、図１５の構造７８を作る工程（工程６１）を含む。この成長は、３５０℃未満の基板温度、１０−９トル未満の槽圧力、Ｉｎ放出セル温度６００℃〜８５０℃、Ａｓ浸出セル温度３００℃〜５００℃で分子線エピタキシ（ＭＢＥ）を行う工程を包含する。低い基板温度は、非選択的な形での、誘電体および半導体両方上における多結晶性ＩｎＡｓの成長をもたらす。ＭＢＥにより、厚さ１０００Åから５０００Å、および、１ｃｍ３当り約１０１９〜３×１０２０個のｎ形ドープ剤Ｓｎ原子の密度を有する、ｎ形ＩｎＡｓ層１１５が生成される。
【００４６】
製造方法５０は、構造７９のｎ形ＩｎＡｓ層１１５にパターン形成して、図１６の構造８０に示すエキストリンシック・エミッタ１１７、および半導体サブコレクタ接点１１８を作る工程（工程６２）を含む。パターン形成工程は、多結晶性ＩｎＡｓ層のマスク制御された乾式もしくは湿式エッチングを行うことを包含する。例示的なエッチングは、水２０〜１００部中にＨ２Ｏ２１部およびＨ３ＰＯ４１部を希釈した水溶液を含む。最終的なエキストリンシック・エミッタ１１７は、ベースのエキストリンシック部分１０９の一部を覆って広がり、それによりエミッタ１０４と、ベースのエキストリンシック部分１０９、１０６との間における、改良された熱的結合を提供している。
【００４７】
製造方法５０は、誘電体層１１１のマスク制御されたエッチングを行って、ベースのエキストリンシック部分１０９の上部表面１１０の接点領域を露出させる工程（工程６３）を含む。例示的なＳｉＯ２誘電体層１１１について、適切な湿式エッチング液は、上述のＨＦ水溶液である。誘電体層１１１のエッチングにより、図１６の構造８０が作られる。
製造方法５０は、図１７に示すように、平面化する保護誘電体層１１９を付着させる工程と、エキストリンシック・エミッタ１１７、エキストリンシック・ベース１０９、およびサブコレクタ９２用のバイア接点ホール１２０〜１２２を形成する工程（工程６４）を含む。保護誘電体層１１９を付着させる工程は、構造８０を覆ってＢＣＢ、またはシリケート・ガラス前駆体をスピン・コーティングすることと、皮膜を焼き付けて硬化させることと、得られる誘電体層を平面にすることとを含む。バイア接点ホール１２０〜１２２を形成する工程は、従来のエッチング・マスクによる制御のもとで保護誘電体層１１９を乾式エッチングすることを包含する。例示的な乾式エッチングでは、Ｏ２２％〜２０％およびＡｒ１０％〜３０％を含むＣＦ４、Ｏ２、Ａｒのエッチング・ガス混合物、全体ガス流量２０ｓｃｃｍ〜１００ｓｃｃｍ、圧力２〜２００ミリトル、基板温度約２３℃、およびＲＩＥ電力１００Ｗ〜５００Ｗを用いる。
【００４８】
製造方法５０は、バイア接点ホール１２０〜１２２内に、金属接点１２４〜１２６、および金属プラグ１２８〜１３０を形成して、図１７のＩＣ構造８２を作り出す工程（工程６５）を含む。金属接点１２４〜１２６を形成する工程は、金属の電子ビーム蒸発蒸着を行うことと、過剰の金属を従来のように蒸発除去することを含む。ベースのｐ形エキストリンシック部分１０９への金属接点１２５は、パラジウム（Ｐｄ）約５０Å／白金（Ｐｔ）約４００Å／Ａｕ約２０００Å、または、Ｔｉ約５０Å／Ｐｔ約４００Å／Ａｕ約２０００Åの下層−中層−上層構造を有する。ｎ形エキストリンシック・エミッタ１１７、および半導体サブコレクタ接点１１８への金属接点１２４、１２６は、ＡｕＧｅ約５０Å／Ｐｔ約４００Å／Ａｕ約２０００Åの下層−中層−上層構造を有する。ＲＴＡ、および異種金属多層接点構造を配して、下側にある半導体層への接点抵抗を低減している。
【００４９】
方法５０はまた、当分野の技術者によく知られている方法による、メタライズ層、追加的な保護誘電体層、および金属接点パッドを付着させる工程をも含む。
【実施例２】
【００５０】
代替的な製造方法は、方法５０の、図４に関して記述している工程５１〜５２および工程５４〜６５を実施すること、およびコレクタ層を形成する工程５３を置き換える工程を実施することを包含する。この置換えの工程は、図１０のコレクタ層９８’のｎ形ＩｎＰを選択的に成長させて、代替的な中間構造７４’を作ることを包含する。この置換えの工程は、約２０００ÅのＳｉＯ２のＰＥＣＶＤを行うことによりＳｉＯ２マスクを形成することと、ＳｉＯ２上にフォトレジスト・マスクを形成することと、上述のＨＦ水溶液でＳｉＯ２を湿式エッチングして、サブコレクタ９２上にウインドウを作ることと、フォトレジストをＲＩＥ除去することとを含む。置換えの工程はまた、ＳｉＯ２マスク上ではなく、ＩｎＰ基板８５上に選択的成長をもたらすという条件のもとに、ｎ形ＩｎＰをＭＯＭＢＥ成長させることをも含む。ＭＯＭＢＥ条件は：１ｃｍ３当り２×１０１６〜８×１０１７個のスズ（Ｓｎ）原子、また好ましくは１ｃｍ３当り約１×１０１７個のドープ剤濃度、基板温度４００℃〜５００℃、Ｓｎ放出セル温度６００℃〜９００℃、１ｓｃｃｍと１０ｓｃｃｍの間のＴＭＩｎ流量、１ｓｃｃｍと１０ｓｃｃｍの間のＰＨ３流量、および１０−９と１０−６トルの間の槽バックグラウンド圧力を含む。
【００５１】
ｎ形ＩｎＰコレクタ層９８’が厚さ１，５００Å〜２，５００Åになれば、ＭＯＭＢＥ成長を停止させる。ＭＯＭＢＥ成長の後、同一のＨＦ水溶液で洗浄してＳｉＯ２マスクを除去し、それにより図１０の構造７４’が作られる。得られたコレクタ層９８’は、限定された横の範囲を有し、それが重要な断面プロフィルを生み出している。
【実施例３】
【００５２】
代替的な製造方法はまた、方法５０の、図４に関して記述している工程５１〜５２および工程５４〜６５を実施すること、およびコレクタ層を形成する工程５３を置き換える工程を実施することをも含む。この置換えの工程は、工程５３におけるようにｎ形ＩｎＰのブランケット層を非選択的に成長させることと、次いで、ｎ形ＩｎＰ層において環状溝（図示していない）をエッチングして、活性コレクタ９８を、隣接するＩｎＰ基板８５上のデバイスから横に分離することを含む。環状絶縁溝の製作は、Ｉ線ステッパ・リソグラフィにより作製したフォトレジスト・マスクの制御のもとにブランケットＩｎＰ層の乾式もしくは湿式エッチングを行うことを含む。典型的なＩＣＰ乾式エッチング条件は：工程圧力２〜１０ミリトル、ガス混合物ＢＣｌ３、Ｃｌ２、Ａｒ、およびＮ２の全体ガス流量１０ｓｃｃｍ〜５０ｓｃｃｍ、ＲＩＥ電力２０Ｗ〜１３０Ｗ、ＩＣＰ電力２００Ｗ〜８００Ｗ、ならびに基板温度０℃〜３０℃を含む。溝を形成した後、酸素ＲＩＥに続いてＮＭＰまたはＰＲＳ−１０００中に浸漬することによりフォトレジストをはく離除去する。
【実施例４】
【００５３】
代替的な他の製造方法は、方法５０の、図４に関して記述している工程５１〜５２および工程５４〜６５を実施すること、およびコレクタ層を形成する工程５３を置き換える他の工程を実施することを含む。この置換えの工程は、最初のｎ形ＩｎＰ層において鉄（Ｆｅ）の破壊イオン注入を行うことにより、図９の電気的絶縁障壁９９を作ることを包含する。例示的なＦｅ系破壊注入は、その全体が参照により本明細書に組み入れられている、Ｙｏｕｎｇ−Ｋａｉ  Ｃｈｅｎ他により２００２年９月１３日出願の米国特許出願第１０／２４３３６９号中に記載されている。
【００５４】
種々の実施形態において、基板、コレクタ層、ベース層、および／またはエミッタ層について異なる半導体を使用している。これらの層についての例示的な他の半導体は、エミッタについてＡｌＧａＡｓ、ＡｌＧａＮ、Ｓｉ、またはＩｎＧａＰ；ベースについてＧａＡｓ、ＩｎＧａＡｓ、ＳｉＣ、ＳｉＧｅ、またはＩｎＧａＮ；またコレクタについてＡｌＧａＡｓ、ＡｌＧａＮ、ＧａＮ、ＳｉＣ、Ｓｉ、またはＧａＡｓを含む。
【００５５】
種々の他の実施形態は、逆の順序の活性半導体層スタックを有する。逆順序では、コレクタ層が縦方向に最上部の半導体層、すなわちバイポーラ・トランジスタを積載する基板から最も離れた半導体層となる。
【００５６】
開示、図面、および特許請求範囲から、当分野の技術者には本発明の他の実施形態は明らかであろう。
【図面の簡単な説明】
【００５７】
【図１】その半導体層が３重メサ型構造を形成する、従来のバイポーラ・トランジスタを示す横断面図である。
【図２】その半導体層が３重メサ型構造よりも平面的な構造を形成する、バイポーラ・トランジスタを示す横断面図である。
【図３】垂直半導体層構造を有するバイポーラ・トランジスタを製造する方法の実施形態を示す流れ図である。
【図４】図３の製造方法の特定の実施形態を示す流れ図である。
【図５】図４の方法による、合わせマークを有する中間構造を示す横断面図である。
【図６】図４の方法により、注入されたサブコレクタを形成する間に作られる構造を示す横断面図である。
【図７】図４の方法により、注入されたサブコレクタを形成する間に作られる構造を示す横断面図である。
【図８】図４の方法により、注入されたサブコレクタを形成する間に作られる構造を示す横断面図である。
【図９】図４の方法により形成されたコレクタ層を有する中間構造を示す横断面図である。
【図１０】図４の方法と同様な方法により形成された、代替的なコレクタ層を有する中間構造を示す横断面図である。
【図１１】図４の方法により形成された、エミッタ層およびベース層を有する中間構造を示す横断面図である。
【図１２】図４の方法により形成された、パターン形成されたエミッタ層を有する中間構造を示す横断面図である。
【図１３】図４の方法により成長された、エキストリンシック・ベース層を有する中間構造を示す横断面図である。
【図１４】図４の方法により形成された、誘電体絶縁層を有する中間構造を示す横断面図である。
【図１５】図４の方法により形成された、エキストリンシック・エミッタ層を有する中間構造を示す横断面図である。
【図１６】図４の方法により形成された、エキストリンシック・エミッタ層および半導体サブコレクタ接点を有する中間構造を示す横断面図である。
【図１７】図４の方法により形成された、バイポーラ・トランジスタを有する集積回路（ＩＣ）の一部分を示す横断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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