(57)【要約】【課題】ＳＤＲＡＭを含むデータ処理システムの消費電力を低減する。【解決手段】メモリ制御装置５は、ＳＤＲＡＭ４へのアクセス要求の有無を監視し、ＳＤＲＡＭ４へのアクセス要求がない期間が所定の時間を越えた場合にＳＤＲＡＭ４のクロック端子に供給するＲＡＭクロック信号ＲＣＬＫを所定のレベルに固定することによりＳＤＲＡＭ４へのクロック信号の供給を停止し、アクセス要求が生じた場合にはＳＤＲＡＭ４のクロック端子へのクロック信号の供給を再開する。【選択図】      図１
2005258533.tif 000002
【特許請求の範囲】
【請求項１】
シンクロナスＤＲＡＭをアクセス制御するメモリ制御装置において、
前記シンクロナスＤＲＡＭへのアクセス要求の有無を監視し、アクセス要求のない期間が所定の時間未満の場合には外部から入力したソースクロック信号を前記シンクロナスＤＲＡＭのクロック端子に供給するＲＡＭクロック信号として出力し、アクセス要求のない期間が所定の時間以上の場合には前記ＲＡＭクロック信号を所定の信号レベルに固定して出力し、アクセス要求が生じた場合には前記ソースクロック信号を前記ＲＡＭクロック信号として出力を再開することを特徴とするメモリ制御装置。
【請求項２】
前記シンクロナスＤＲＡＭへのアクセス要求の有無を監視し、アクセス要求の有無に応じて出力を発生するステータス監視部と、
前記ステータス監視部の出力がアクセス要求無しを示すものである場合には前記ソースクロック信号のパルス数をカウントしてカウント値が所定の値に達すると一致信号をアクティブレベルとして出力し、前記ステータス監視部の出力がアクセス要求有りを示すものである場合には前記一致信号をインアクティブレベルとするアイドル時間検出部と、
前記ソースクロック信号と前記一致信号とを入力し、前記一致信号がインアクティブレベルの場合には前記ソースクロック信号を前記ＲＡＭクロック信号として出力し、前記一致信号がアクティブレベルの場合には前記ＲＡＭクロック信号を所定の信号レベルに固定して出力するクロック制御部と、
を備えることを特徴とする請求項１に記載のメモリ制御装置。
【請求項３】
アドレスおよびデータを伝達するバスと、
前記バスに接続されデータを処理するＣＰＵと、
前記ＣＰＵに供給するソースクロック信号を発生するクロック信号発生装置と、
入力されたコマンドに基づいてデータの読み出し、書き込み、リフレッシュ等の動作をクロック端子に供給されるＲＡＭクロック信号に同期して行うＳＤＲＡＭと、
前記バスに接続され前記ＣＰＵからのアクセス要求の種類およびアドレス／データに基づいてコマンドを生成し出力すると共に、前記シンクロナスＤＲＡＭへのアクセス要求の有無を監視し、アクセス要求がない期間が所定の時間未満の場合には前記クロック信号発生装置から入力した前記ソースクロック信号を前記ＲＡＭクロック信号として出力し、アクセス要求がない期間が所定の時間以上の場合には前記ＲＡＭクロック信号を所定の信号レベルに固定して出力し、アクセス要求が生じた場合には前記ソースクロック信号を前記ＲＡＭクロック信号として出力を再開するメモリ制御装置と、
を備えることを特徴とするデータ処理システム。
【請求項４】
前記メモリ制御装置は、
前記シンクロナスＤＲＡＭへのアクセス要求の有無を監視し、アクセス要求の有無に応じて出力を発生するステータス監視部と、
前記ステータス監視部の出力がアクセス要求無しを示すものである場合には前記ソースクロック信号のパルス数をカウントし、カウント値が所定の値に達すると一致信号をアクティブレベルとして出力し、前記ステータス監視部の出力がアクセス要求有りを示すものである場合には前記一致信号をインアクティブレベルとするアイドル時間検出部と、
前記ソースクロック信号と前記一致信号とを入力し、前記一致信号がインアクティブレベルの場合には前記ソースクロック信号を前記ＲＡＭクロック信号として出力し、前記一致信号がアクティブレベルの場合には前記ＲＡＭクロック信号を所定の信号レベルに固定して出力するクロック制御部と、
を備えることを特徴とする請求項３に記載のデータ処理システム。
【請求項５】
前記クロック制御装置から前記メモリ制御装置へ前記ソースクロック信号を伝達する配線が、前記メモリ制御装置から前記シンクロナスＤＲＡＭへ前記ＲＡＭクロック信号を伝達する配線よりも配線長において短いことを特徴とする請求項３または４に記載のデータ処理システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ制御装置に関し、特に、ＣＰＵおよびシンクロナスＤＲＡＭを含むデータ処理システムの低消費電力化に適したメモリ制御装置および該メモリ制御装置を備えたデータ処理システムに関する。
【背景技術】
【０００２】
シンクロナスＤＲＡＭ（以下、ＳＤＲＡＭと呼ぶ）では、外部から供給される高速なクロック信号に同期してデータを入出力でき、また、コマンド形式のアクセスにより連続したアドレスに対してデータの読み出し、書き込み（バースト転送）を行うことができる。ＳＤＲＡＭに供給するクロック信号をＣＰＵのクロックと共通化した場合に、アクセス時のロスタイムを小さくでき、またバースト転送を利用してＣＰＵをノーウェイトで動作させることが可能となる。このようにＳＤＲＡＭでは従来のＤＲＡＭに比べて遙かに高速なデータ転送が可能である。
【０００３】
しかしながら、ＳＤＲＡＭは高速なクロック信号に同期して動作するため、ＣＰＵからのアクセスがないアイドル（ＩＤＬＥ）状態においてもＳＤＲＡＭにおける消費電力は無視できないレベルにあり、消費電力の低減が求められている。
【０００４】
アイドル状態におけるＳＤＲＡＭの消費電力を低減する技術として、ＣＰＵからＳＤＲＡＭへのアクセス要求がない期間が所定の時間を越えた場合に、ＳＤＲＡＭ内部へのクロック信号の供給を有効化するクロックイネーブル信号（ＣＫＥ）をインアクティブにするメモリ制御装置が特許文献１に開示されている。この従来技術を適用することにより、アイドル状態が所定の時間続いている場合にはその後もアイドル状態が継続する確率が高いとしてクロックイネーブル信号（ＣＫＥ）をインアクティブとしＳＤＲＡＭの内部へのクロック供給を停止するので、アクセス要求のないＳＤＲＡＭの消費電力を低減することが可能である。
【０００５】
【特許文献１】特開平９−１８０４３８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、ＣＰＵおよびＳＤＲＡＭを含むデータ処理システム全体の消費電力の低減を視野にいれた場合には、ＳＤＲＡＭの消費電力の低減のみでは不十分である。ＣＰＵおよびＳＤＲＡＭに供給されるクロック信号を発生するクロック信号発生装置からＳＤＲＡＭのクロック端子までの配線に付随する浮遊容量がクロック信号の周期で充放電されることにより消費される電力については、低減がなされていないからである。クロック信号の周波数が高まるにつれ、クロック信号発生装置からＳＤＲＡＭのクロック端子までの配線で消費される電力が増大するため、これを低減することがデータ処理システム全体の消費電力低減において重要となる。
【０００７】
本発明の目的は、ＳＤＲＡＭへのアクセス要求がない期間におけるＳＤＲＡＭ内部の消費電力を低減するのみでなく、ＳＤＲＡＭにクロック信号を供給する配線の充放電で生じる消費電力をも低減することが可能なメモリ制御装置および該メモリ制御装置を備えたデータ処理システムを提供することである。
【課題を解決するための手段】
【０００８】
本発明のメモリ制御装置は、シンクロナスＤＲＡＭをアクセス制御するメモリ制御装置において、前記シンクロナスＤＲＡＭへのアクセス要求の有無を監視し、アクセス要求のない期間が所定の時間未満の場合には外部から入力したソースクロック信号を前記シンクロナスＤＲＡＭのクロック端子に供給するＲＡＭクロック信号として出力し、アクセス要求のない期間が所定の時間以上の場合には前記ＲＡＭクロック信号を所定の信号レベルに固定して出力し、アクセス要求が生じた場合には前記ソースクロック信号を前記ＲＡＭクロック信号として出力を再開することを特徴とする。
【０００９】
また、本発明のデータ処理システムは、アドレスおよびデータを伝達するバスと、前記バスに接続されデータを処理するＣＰＵと、前記ＣＰＵに供給するソースクロック信号を発生するクロック信号発生装置と、入力されたコマンドに基づいてデータの読み出し、書き込み、リフレッシュ等の動作をクロック端子に供給されるＲＡＭクロック信号に同期して行うＳＤＲＡＭと、前記バスに接続され前記ＣＰＵからのアクセス要求の種類およびアドレス／データに基づいてコマンドを生成し出力すると共に、前記シンクロナスＤＲＡＭへのアクセス要求の有無を監視し、アクセス要求がない期間が所定の時間未満の場合には前記クロック信号発生装置から入力した前記ソースクロック信号を前記ＲＡＭクロック信号として出力し、アクセス要求がない期間が所定の時間以上の場合には前記ＲＡＭクロック信号を所定の信号レベルに固定して出力し、アクセス要求が生じた場合には前記ソースクロック信号を前記ＲＡＭクロック信号として出力を再開するメモリ制御装置と、を備えて構成される。
【００１０】
前記データ制御システムにおいて、前記クロック制御装置から前記メモリ制御装置へ前記ソースクロック信号を伝達する配線が、前記メモリ制御装置から前記シンクロナスＤＲＡＭへ前記ＲＡＭクロック信号を伝達する配線よりも配線長において短くなるように配置され配線されることが好ましい。
【発明の効果】
【００１１】
本発明によれば、ＳＤＲＡＭへのアクセス要求がない期間が所定の時間を越えた場合にはＳＤＲＡＭのクロック端子に供給されるクロック信号が所定のレベルに固定されるので、特許文献１に記載された従来例と同様にＳＤＲＡＭの動作が停止されて消費電力を低減するのみでなく、メモリ制御装置のクロック出力端子からＳＤＲＡＭのクロック端子までの配線の充放電で生じる消費電力をも低減することが可能となる。これにより、ＳＤＲＡＭへのアクセス要求がない期間におけるデータ処理システム全体の消費電力を特許文献１に記載された従来例よりもさらに低減することができる。
【発明を実施するための最良の形態】
【００１２】
本発明のメモリ制御装置は、ＳＤＲＡＭへのアクセス要求の有無を監視し、ＳＤＲＡＭへのアクセス要求がない期間が所定の時間を越えた場合にＳＤＲＡＭのクロック端子に供給するクロック信号を所定のレベルに固定することによりＳＤＲＡＭへのクロックの供給を停止し、アクセス要求が生じた場合にはＳＤＲＡＭのクロック端子へのクロック信号の供給を再開するものである。また、本発明のデータ処理システムは上記のメモリ制御装置を備えることにより消費電力の低減を実現するものである。
【００１３】
以下、本発明について実施例の図面を参照して詳細に説明するが、本発明がこの実施例に限定されて解釈されるべきものではない。
【実施例】
【００１４】
図１は、本発明のメモリ制御装置およびデータ処理システムのブロック図である。図１においてデータ処理システム１００は、アドレスおよびデータを伝達するバス１と、バス１に接続されデータを処理するＣＰＵ２と、ＣＰＵに供給するソースクロック信号ＳＣＬＫを発生するクロック信号発生装置３と、入力されたコマンドに基づいてデータの読み出し、書き込み、リフレッシュ等の動作をクロック端子から供給されるＲＡＭクロック信号ＲＣＬＫに同期して行うＳＤＲＡＭ４と、バス１に接続されＣＰＵからのアクセス要求の種類およびアドレスおよびデータに基づいてコマンドを生成し出力すると共にアクセス要求の有無の状態に応じてＲＡＭクロック信号ＲＣＬＫを制御するメモリ制御装置５とを備えて構成されている。
【００１５】
図１において配線容量Ｃｗは、ＲＡＭクロック信号ＲＣＬＫを伝達する配線に寄生して付加される容量でありクロック周波数が高く、配線長が長い場合には、配線容量Ｃｗの充放電による電力消費が無視できない大きさになる。本発明では、予め決められた期間内にＳＤＲＡＭ４へのアクセス要求がない場合に、直近の時間内にアクセス要求が発生する確率が小さいと予想してＳＤＲＡＭ４に供給するＲＡＭクロック信号ＲＣＬＫを所定のレベルに固定することにより、ＳＤＲＡＭ４の内部で消費する電力のみでなく、配線容量Ｃｗの充放電で消費する電力をも低減する。また、ＲＡＭクロック信号ＲＣＬＫの信号レベルが固定されＳＤＲＡＭ４へのクロック信号の供給が停止されたときにも、ソースクロック信号ＳＣＬＫは通常に供給されるため、ＣＰＵ２、メモリ制御装置等の動作に影響を及ぼすことはない。
【００１６】
ここでメモリ制御装置５は、コマンド生成部１１と、ステータス監視部１２と、アイドル時間検出部１３と、クロック制御部１４とを備えている。
【００１７】
コマンド生成部１１は、ＣＰＵからバスを介して入力したアクセス要求の種類（読み出し、書き込み、リフレッシュ等）およびアドレス情報に基づいてＳＤＲＡＭ４へのコマンドを作成し出力するとともに、ＳＤＲＡＭ４へのアクセス状況を示すステータス情報ＳＴＳを出力する。実施例ではＣＰＵ２とＳＤＲＡＭ４との間のデータの転送もコマンド生成部１１を介して行われる。
【００１８】
ステータス監視部１２は、コマンド生成部１１からステータス情報ＳＴＳを受け取り解析することによりバス１からコマンド生成部への入力を監視し、ＳＤＲＡＭへのアクセス要求があることを検出した場合にはリセットパルスＲＳＴを出力し、アクセス要求がない場合にはカウント許可信号ＣＮＴＥをアクティブレベルにする。
【００１９】
アイドル時間検出部１３は、カウントイネーブルＣＮＴＥがアクティブレベルになるとソースクロック信号ＳＣＬＫのパルス数をカウントし、カウント値が予め設定された所定の値に達すると一致信号ＥＱＬをアクティブレベルとして出力する。またリセットパルスＲＳＴを入力するとカウント値を“０”にリセットする。
【００２０】
図１の実施例ではアイドル時間検出部１３は、アップカウンタ２１と、レジスタ２２と、比較器２３とを用いて構成されている。アップカウンタ２１は、カウント許可信号ＣＮＴＥがアクティブレベルになるとソースクロック信号ＳＣＬＫのパルス数のカウントを開始する。アップカウンタ２１のカウント値ＣＮＴがＣＰＵ２により予めレジスタ２２に設定された所定の値ＣＲに達すると比較器２３がこれを検出して一致信号ＥＱＬをアクティブレベル（実施例ではハイレベル）として出力する。アップカウンタ２１は一致信号ＥＱＬがアクティブレベルになるとカウントを停止しカウント値を保持する。リセットパルスＲＳＴを入力するとアップカウンタ２１のカウント値ＣＮＴは“０”にリセットされ、比較器２３が出力する一致信号ＥＱＬはインアクティブレベル（実施例ではローレベル）になる。
【００２１】
クロック制御部１４は、ソースクロック信号ＳＣＬＫと一致信号ＥＱＬを入力し、一致信号ＥＱＬがインアクティブレベルの場合にはソースクロック信号ＳＣＬＫをＲＡＭクロック信号ＲＣＬＫとして出力し、一致信号ＥＱＬがアクティブレベルの場合にはＲＡＭクロック信号ＲＣＬＫを所定のレベル（実施例ではローレベル）に固定する。
【００２２】
図１の実施例ではクロック制御部１４は、一致信号ＥＱＬの反転信号とソースクロック信号ＳＣＬＫとの論理積を出力する論理ゲート２４と、出力駆動用のバッファ回路２５とを含み、バッファ回路２５がＲＡＭクロック信号ＲＣＬＫを出力する。一致信号ＥＱＬがインアクティブレベルであるローレベルのときにはソースクロック信号ＳＣＬＫがＲＡＭクロック信号ＲＣＬＫとして出力され、一致信号ＥＱＬがアクティブレベルであるハイレベルのときにはＲＡＭクロック信号ＲＣＬＫはローレベルに固定される。
【００２３】
次にメモリ制御装置５の動作について説明する。図２はメモリ制御回路５のタイミング図である。図２において時刻Ｔ１〜Ｔ４の動作は所定の期間より長い時間に渡ってアクセス要求が発生しなかった場合を示し、時刻Ｔ５〜Ｔ６は所定の期間内にアクセス要求が発生した場合を示す。なお、以下の説明では、所定の値（ソースクロック信号ＳＣＬＫのパルス数）として予め “５” が設定されているものとする。すなわち予めレジスタ２２に “５”が格納されているものとする。以下、図１および図２を参照して説明する。
【００２４】
先ず時刻Ｔ１において、コマンド生成部１１は先のアクセス要求の処理後にステータス情報ＳＴＳをアイドル状態として出力する。ステータス監視部１２は、ステータス情報ＳＴＳを受け取りアクセス要求のない状態であることを検知し、カウント許可信号ＣＮＴＥをアクティブレベルにする。これによりアップカウンタ２１がカウントを開始する。アップカウンタ２１のカウント値ＣＮＴはソースクロック信号ＳＣＬＫのハイレベル側パルスが入力される毎に１ずつインクリメントする。この間、クロック制御部１４からは、ＲＡＭクロック信号ＲＣＬＫとしてソースクロック信号ＳＣＬＫがそのまま出力される。
【００２５】
アップカウンタ２１のカウント値ＣＮＴがレジスタ２２に予め設定された所定の値に等しい“５”に達したとき、時刻Ｔ２において比較器２３はこれを検出して一致信号ＥＱＬをアクティブレベルであるハイレベルに変化させる。一致信号ＥＱＬがハイレベルになったことに応答してクロック制御部１４は、ＲＡＭクロック信号ＲＣＬＫをローレベルに固定し、以後アクセス要求が発生するまで維持する。また、アップカウンタ２１は一致信号ＥＱＬがハイレベルになるとカウント動作を停止し、カウント値を維持する。
【００２６】
時刻Ｔ３でアクセス要求が発生すると、コマンド生成部１１はステータス情報ＳＴＳをアクティブ状態として出力する。ステータス監視部１２は、ステータス情報ＳＴＳを受け取りアクセス要求があったことを検知し、リセットパルスＲＳＴを出力してアップカウンタ２１のカウント値を“０”にすると共にカウント許可信号ＣＮＴＥをインアクティブレベルにする。
【００２７】
これにより一致信号ＥＱＬはインアクティブレベルであるローレベルとなるので、時刻Ｔ４において再びクロック制御部１４からＲＡＭクロック信号ＲＣＬＫとしてソースクロック信号ＳＣＬＫがそのまま出力されるようになる。続いて、アクセス要求の種類（読み出し、書き込み、リフレッシュ等）およびアドレス情報に基づいてコマンド生成部で作成されたコマンドがＳＤＲＡＭ４へ出力される。
【００２８】
続いて時刻Ｔ５において、コマンド生成部１１はアクセス要求の処理後にステータス情報ＳＴＳをアクティブ状態からアイドル状態に変化させる。ステータス監視部１２は、ステータス情報ＳＴＳを受け取りアクセス要求のない状態であることを検知し、カウント許可信号ＣＮＴＥをアクティブレベルにする。これによりアップカウンタ２１がカウントを開始する。アップカウンタ２１のカウント値ＣＮＴはソースクロック信号ＳＣＬＫのハイレベル側パルスが入力される毎に１ずつインクリメントする。この間、クロック制御部１４からは、ＲＡＭクロック信号ＲＣＬＫとしてソースクロック信号ＳＣＬＫがそのまま出力される。
【００２９】
時刻Ｔ６においてアクセス要求が発生すると、コマンド生成部１１はステータス情報ＳＴＳをアクティブ状態として出力する。このときにアップカウンタ２１のカウント値ＣＮＴは“４”であり、レジスタ２２に予め設定された所定の値“５”に達していないので、一致信号ＥＱＬはインアクティブレベルのままであるため、ＲＡＭクロック信号ＲＣＬＫは停止されず、クロック制御部１４からソースクロック信号ＳＣＬＫがＲＡＭクロック信号ＲＣＬＫとしてそのまま出力される。アップカウンタ２１のカウント値はリセットパルスＲＳＴにより“０”になると共にカウント許可信号ＣＮＴＥもインアクティブレベルになる。続いて、コマンド生成部で作成されたコマンドがＳＤＲＡＭ４へ出力される。
【００３０】
時刻Ｔ５からＴ６迄の動作で明らかなように、アイドル時間検出部２２は、アップカウンタ２１を備えることにより、アップカウンタ２１のカウント値ＣＮＴがレジスタ２２に設定された所定の値ＣＲよりも小さいときには、ＲＡＭクロック信号ＲＣＬＫが停止することなく連続的にＳＤＲＡＭ４に供給されるように構成されている。これにより、アクセス要求が短い間隔で断続的に発生するようなときにはＲＡＭクロック信号ＲＣＬＫが停止することなく連続的に供給されるので、ＲＡＭクロック信号ＲＣＬＫの供給から停止および停止から供給再開に伴うオーバーヘッドの発生が低減される。さらに、レジスタ２２に設定する値を適切に変更することにより、アイドル状態を検出してからクロックを停止するまでの時間をシステムに最適な時間に調整することが可能である。
【００３１】
以上のように、本発明のメモリ制御装置を適用することにより、ＳＤＲＡＭへのアクセス要求がない期間が所定の時間を越えた場合にはＳＤＲＡＭのクロック端子に供給されるクロック信号が所定のレベルに固定されるので、特許文献１に記載された従来例と同様にＳＤＲＡＭの動作が停止されて消費電力を低減するのみでなく、メモリ制御装置のクロック出力端子からＳＤＲＡＭのクロック端子までの配線の充放電で生じる消費電力をも低減することが可能となる。また、ＳＤＲＡＭ４へのクロック信号の供給が停止されたときにも、ソースクロック信号ＳＣＬＫは通常に供給されるため、ＣＰＵ２、メモリ制御装置等の動作に影響を及ぼすことはない。
【００３２】
なお、図１のデータ処理システム１において、ＳＤＲＡＭ４にアクセスするホストがＣＰＵ２であるものとして説明したが、バス１に接続された（図示しない）ＤＭＡコントローラ等をホストとして動作する場合も同様である。
【００３３】
また、図１においてステータス監視部１２からアイドル時間検出部１３へカウント許可信号ＣＮＴＥとリセットパルスＲＳＴとを出力するとして説明したが、カウント許可信号ＣＮＴＥのみで同様に動作するようにアップカウンタを構成してもよい。すなわち、カウント許可信号がハイレベルのときにアップカウンタがカウント動作を行い、カウント許可信号がローレベルのときにカウント値が“０”にリセットされるようにしてもよい。
【００３４】
また、図１のアイドル時間検出部１３では、一致信号ＥＱＬがアクティブレベルになったときにアップカウンタ２１はカウントを停止するものとして説明したが、アップカウンタ２１のカウント可能な桁数が非常に大きい場合には一致信号ＥＱＬによりカウントを停止する構成にする必要がないことは明らかである。
【００３５】
さらに、図１においてアイドル時間検出部１３は、アップカウンタ２１と、レジスタ２２と比較器２３とを備えて構成されているが、これに換えてダウンカウンタとレジスタと比較器とを用いてもよい。この場合には、ステータス監視部１２からのリセットパルスＲＳＴによりダウンカウンタに所定の値が設定され、ソースクロック信号ＳＣＬＫのハイレベル側パルス毎にカウント値がデクリメントされ、カウント値が“０”になると比較器からの一致信号ＥＱＬがアクティブレベルになるように構成すればよい。
【００３６】
図３は、本発明のデータ処理システムの回路基板上への配置例を示す模式図である。回路基板３０上には、バス１と、バスに接続されたＣＰＵ２と、クロック信号発生装置３と、ＳＤＲＡＭ４と、メモリ制御装置５とが配置され、所定の接続用の配線が設けられてデータ処理システム１００を構成している。ここで、好ましくは図３に示すように、メモリ制御装置５をクロック信号発生装置３の近傍に配置し、因ってクロック信号発生装置３からメモリ制御装置５へのソースクロック信号ＳＣＬＫ供給用の配線の長さが、メモリ制御装置５からＳＤＲＡＭ４へのＲＡＭクロック信号ＲＣＬＫ供給用の配線の長さよりも短くなるようにする。このように配置し配線を設けることにより、メモリ制御装置５が有する、アクセス要求がない時間が続いたときにＳＤＲＡＭ４へのクロック信号の供給を停止する機能を利用して、より有効に消費電力を低減することができる。
【図面の簡単な説明】
【００３７】
【図１】本発明のメモリ制御装置およびデータ処理システムのブロック図である。
【図２】メモリ制御回路５のタイミング図である。
【図３】本発明のデータ処理システムの回路基板上への配置例を示す模式図である。
【符号の説明】
【００３８】
１    バス
２    ＣＰＵ
３    クロック信号発生装置
４    ＳＤＲＡＭ
５    メモリ制御装置
１１    コマンド生成部
１２    ステータス監視部
１３    アイドル時間検出部
１４    クロック制御部
２１    アップカウンタ
２２    レジスタ
２３    比較器
【図１】
2005258533.tif 000003
【図２】
2005258533.tif 000004
【図３】
2005258533.tif 000005