(57)【特許請求の範囲】
【請求項１】
第１電源電位と基準電位とを振幅範囲とするデータ入力信号に基づいて、前記第１電源電位とは異なる第２電源電位と前記基準電位とを振幅範囲とする第１信号を生成する第１レベルコンバータと、
前記第１電源電位と前記基準電位とを振幅範囲とする制御入力信号に基づいて、前記第２電源電位と前記基準電位とを振幅範囲とする第２信号を生成する第２レベルコンバータと、
前記第１信号と前記第２信号とに基づいて、前記基準電位、前記第２電源電位及びハイインピーダンスの３値を出力信号として生成する出力回路と、を備えた出力バッファ回路において、
前記第１電源電位と前記基準電位とを振幅範囲とする入力信号に基づいて、前記第２電源電位と前記基準電位とを振幅範囲とする第３信号を生成する第３レベルコンバータを含み、前記第３信号に基づいて、電源立ち上げ時における前記第２信号の立ち下がりを遅相させて第４信号を生成し、該第４信号を前記出力回路に出力するタイミング調整回路を備え、
前記第３レベルコンバータは、前記電源立ち上げ時において、前記基準電位の第３信号を出力させるための入力信号が入力され、
前記第３レベルコンバータ内の前記第２電源電位がソースに接続されるトランジスタを、前記第１レベルコンバータ内の前記第２電源電位がソースに接続されるトランジスタよりも大きく形成したことを特徴とする出力バッファ回路。
【請求項２】
前記タイミング調整回路は、前記第２信号と前記第３信号との論理和演算の結果を持つ前記第４信号を生成するオア回路を含むことを特徴とする請求項１に記載の出力バッファ回路。
【請求項３】
前記タイミング調整回路は、前記第３信号を所定時間遅延させた遅延信号を生成し、その遅延信号を前記オア回路に出力する遅延回路を含み、
前記オア回路は、前記遅延信号と前記第２信号との論理和演算の結果を持つ前記第４信号を生成することを特徴とする請求項２に記載の出力バッファ回路。
【請求項４】
前記タイミング調整回路は、
前記第１信号と前記第３信号との論理積演算の結果を持つ信号を生成するアンド回路と、
前記アンド回路にて生成された信号と前記第２信号との論理和演算の結果を持つ前記第４信号を生成するオア回路と、を含むことを特徴とする請求項１に記載の出力バッファ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の出力バッファ回路に係り、詳しくはスリーステート型の出力バッファ回路に関するものである。
【背景技術】
【０００２】
２種類の電源電圧で動作する従来の半導体装置の出力バッファ回路１００を図９に従って説明する。
出力バッファ回路１００は、半導体装置の内部回路（図示略）からデータ入力信号Ａと、制御入力信号Ｃとが入力され、それら入力信号Ａ，Ｃに基づいて、Ｈレベル、Ｌレベル及びハイインピーダンスの３値を出力するスリーステート型の回路である。
【０００３】
この出力バッファ回路１００は、大きく分けて、入力信号Ａ，Ｃの信号レベルを変換して出力するレベルコンバータ部１１０と、レベルコンバータ部１１０から入力される信号に基づいて出力信号ＯＵＴを外部出力端子ＥＸに出力する出力回路１３０とを備えている。
【０００４】
レベルコンバータ部１１０は、第１レベルコンバータ１１０ａと第２レベルコンバータ１１０ｂとを備えている。第１レベルコンバータ１１０ａには、半導体チップコア側の電源電位ＶＤＬで動作するコア回路からデータ入力信号Ａとその反転信号Ａバーとが入力される。第１レベルコンバータ１１０ａは、グランドレベルから半導体チップコア側の電源電位ＶＤＬまでの振幅を有する信号Ａ，Ａバーを、グランドレベルから外部出力インターフェース電源電位ＶＤＨまでの振幅にレベル変換して第１信号Ｂとして出力回路１３０に出力する。
【０００５】
また、第２レベルコンバータ１１０ｂには、内部回路から制御入力信号Ｃとその反転信号Ｃバーが入力される。第２レベルコンバータ１１０ｂは、グランドレベルから半導体チップコア側の電源電位ＶＤＬまでの振幅を有する信号Ｃ，Ｃバーを、グランドレベルから外部出力インターフェース電源電位ＶＤＨまでの振幅にレベル変換して第２信号Ｄとして出力回路１３０に出力する。
【０００６】
出力回路１３０は、論理制御回路１４０と最終段バッファ１５０とを備えている。論理制御回路１４０は、レベルコンバータ部１１０からの信号Ｂ，Ｄに基づいて、最終段バッファ１５０のトランジスタＴＰ６０，ＴＮ６０に、外部出力インターフェース電源電位ＶＤＨレベルあるいはグランドレベルの信号Ｊ，Ｋをそれぞれ出力する。そして、最終段バッファ１５０は、入力される信号Ｊ，Ｋに基づいて、外部出力インターフェース電源電位ＶＤＨレベル（Ｈレベル）、グランド電源電位レベル（Ｌレベル）及びハイインピーダンスの３値を出力信号ＯＵＴとして出力する。
【０００７】
詳述すると、第２信号ＤがＬレベルである場合には、第１信号ＢがＨレベルであればＨレベルの出力信号ＯＵＴが出力され、逆に第１信号ＢがＬレベルであればＬレベルの出力信号ＯＵＴが出力される。一方、第２信号ＤがＨレベルである場合には、第１信号ＢがＨレベルであろうとＬレベルであろうと、トランジスタＴＰ６０，ＴＮ６０間のノードＮ６０がハイインピーダンスに設定される。
【０００８】
なお、このようなスリーステート型の出力バッファ回路としては、例えば特許文献１が知られている。
【特許文献１】特開平１０−２８５０１３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ところが、このような出力バッファ回路１００では、各レベルコンバータ１１０ａ，１１０ｂ内の寄生容量が異なると、電源立ち上げ時に、各レベルコンバータから出力される第１信号Ｂと第２信号Ｄとの間に信号遅延Ｓｋｅｗ（図１０（ｂ）参照）が発生する。とくに、第１レベルコンバータ１１０ａの寄生容量が第２レベルコンバータ１１０ｂのそれに比べて大きくなると、図１０（ｂ）に示すように、第２信号Ｄに対して第１信号Ｂが遅延する。ここで、このような寄生容量の大きさは、各レベルコンバータ１１０ａ，１１０ｂを構成するトランジスタ等の素子の配置位置によって変わる配線長や、上層レイヤの電源配線の種類に依存して変動する。そして、上記信号遅延Ｓｋｅｗによって、出力信号ＯＵＴとして図１０（ｄ）に示すような誤作動信号ＳＨが発生することが本発明者らによって明らかにされた。
【００１０】
以下に、Ｌレベルのデータ入力信号Ａ及びＬレベルの制御入力信号Ｃが入力される電源立ち上げ時に（以下、単に「電源立ち上げ時」という。）発生する誤作動信号ＳＨについて説明する。
【００１１】
図１０（ａ）に示すように、電源立ち上げ時には、半導体チップコア側の電源電位ＶＤＬ及び外部出力インターフェース電源電位ＶＤＨがそれぞれ所定の傾きで立ち上がる。また、Ｈレベルとなる反転信号Ａバー，Ｃバーは、半導体チップコア側の電源電位ＶＤＬの立ち上がりレベルに追従して上昇する。この反転信号Ａバー，Ｃバーは、第１レベルコンバータ１１０ａのＮチャネルＭＯＳトランジスタＴＮ１１及び第２レベルコンバータ１１０ｂのＮチャネルＭＯＳトランジスタＴＮ２１に入力される。このとき、反転信号Ａバー，Ｃバーの信号レベルが各トランジスタＴＮ１１，ＴＮ２１のしきい値を超えるまでは、図１０（ｂ）に示すように、信号Ｂ，Ｄの信号レベルが外部出力インターフェース電源電位ＶＤＨの立ち上がりに追従して上昇する。すなわち、Ｌレベルの入力信号Ａ，Ｃが入力される場合にはＬレベルの信号Ｂ，Ｄが出力されるはずにも関わらず、反転信号Ａバー，Ｃバーの信号レベルが各トランジスタＴＮ１１，ＴＮ２１のしきい値を超えるまでは、Ｌレベルの信号Ｂ，Ｄが出力されない。
【００１２】
そして、反転信号Ａバー，Ｃバーが各トランジスタＴＮ１１，ＴＮ２１のしきい値を超えると、同トランジスタＴＮ１１，ＴＮ２１がオンされて、信号Ｂ，Ｄはグランドレベル（Ｌレベル）まで立ち下がる。しかし、前述のように、第１レベルコンバータ１１０ａの寄生容量が第２レベルコンバータ１１０ｂのそれに比べて大きくなると、第２信号Ｄよりも第１信号Ｂの伝達時間が長くなるため、図１０（ｂ）に示すように、第２信号Ｄよりも第１信号Ｂが遅く立ち下がる。この信号Ｂ，Ｄで発生した信号遅延Ｓｋｅｗは、バッファ内レーシングによってその遅延を保持したまま、最終段バッファ１５０のトランジスタＴＰ６０，ＴＮ６０に入力される。すると、図１０（ｃ）に示すように、トランジスタＴＰ６０，ＴＮ６０に入力される信号Ｊ，Ｋが共にＬレベルになるタイミングが生じる。このＬレベルの信号Ｊ，Ｋによって、ＰチャネルＭＯＳトランジスタＴＰ６０がオンされて、ＮチャネルＭＯＳトランジスタＴＮ６０がオフされる。このため、図１０（ｄ）に示すように、出力信号ＯＵＴとして外部出力インターフェース電源電位ＶＤＨの立ち上がりレベルに追従するＨレベルの誤作動信号ＳＨが一瞬発生してしまい、電源立ち上げ初期動作状態における誤作動の原因となるおそれがある。
【００１３】
本発明は上記問題点を解決するためになされたものであって、その目的は、電源立ち上げ時における誤作動信号の発生を抑制することのできる出力バッファ回路を提供することにある。
【課題を解決するための手段】
【００１４】
上記目的を達成するため、請求項１に記載の出力バッファ回路は、データ入力信号に基づいて第１信号を生成する第１レベルコンバータと、制御入力信号に基づいて第２信号を生成する第２レベルコンバータと、を備え、第３信号を生成する第３レベルコンバータを含み、前記第３信号に基づいて、電源立ち上げ時における前記第２信号の立ち下がりを遅相させた第４信号を生成し、その第４信号を前記出力回路に出力するタイミング調整回路をさらに備え、前記第３レベルコンバータは、電源立ち上げ時において、基準電位の第３信号を出力させるための入力が入力され、前記第３レベルコンバータ内の前記第２電源電位がソースに接続されるトランジスタを、前記第１レベルコンバータ内の前記第２電源電位がソースに接続されるトランジスタよりも大きく形成した。
【００１５】
前述したように、第１信号及び第２信号は、データ入力信号及び制御入力信号に基づいて、共に基準電位の信号レベルが出力される場合であっても、電源立ち上げ時においては第２電源電位の立ち上がりレベルに追従してその信号レベルが上昇する。そして、第１信号及び第２信号は、所定時間経過後に基準電位まで立ち下がる。ここで、所定時間は、第１及び第２レベルコンバータが安定して動作するまでの時間である。
【００１６】
上記構成によれば、第３レベルコンバータから出力される第３信号が、電源立ち上げ時において、基準電位の信号レベルを出力するように設定されている。しかし、この第３信号は、上記第１信号及び第２信号と同様に、第３レベルコンバータが安定して動作するまで、第２電源電位の立ち上がりレベルに追従してその信号レベルが上昇する。そして、第３信号は、所定時間経過後に基準電位まで立ち下がる。このとき、第１〜第３信号が基準電位に立ち下がるタイミングは、各レベルコンバータの寄生容量によって変動する。ここで、第３レベルコンバータ内の所定のトランジスタが第１レベルコンバータ内の所定のトランジスタよりも大きく形成されているため、第３レベルコンバータの寄生容量が第１レベルコンバータのそれよりも大きくなる。従って、第１信号よりも第３信号の伝達時間が長くなるため、第１信号よりも第３信号が遅く立ち下がる。そして、この第１信号よりも遅く立ち下がる第３信号に基づいて、第２信号の立ち下がりタイミングを遅相させた第４信号を生成するようにしたため、生成された第４信号の立ち下がりタイミングを第１信号と同じもしくは第１信号よりも遅くすることができる。これにより、第２信号よりも第１信号の伝達時間が長くなったとしても、第２レベルコンバータ側から出力回路に出力される第４信号に対する第１信号の遅延の発生を抑制することができる。従って、基準電位の第１及び第２信号（第４信号）が出力回路に出力されるはずにも関わらず、第２電源電位の第１信号と基準電位の第４信号とが出力されることを抑制することができる。そのため、第４信号に対する第１信号の遅延によって発生する可能性のある誤作動信号の発生を好適に抑制することができる。
【００１７】
請求項２に記載の出力バッファ回路は、前記タイミング調整回路は、前記第２信号と前記第３信号との論理和演算の結果を持つ前記第４信号を生成するオア回路を含む。
上記構成によれば、オア回路において、第１信号よりも遅く立ち下がる第３信号と、第２信号との論理和演算結果を持つ第４信号が生成される。そのため、上述した電源立ち上げ時においては、第２信号及び第３信号のうち、基準電位に遅く立ち下がる信号が第４信号として生成される。従って、オア回路にて生成される第４信号は、電源立ち上げ時において、第１信号よりも遅く立ち下がる信号となる。例えば、第２信号よりも第１信号の伝達時間が長い場合には、その第１信号よりも伝達時間の長くなる第３信号が第４信号として出力回路に出力される。これにより、第２信号よりも第１信号の伝達時間が長くなったとしても、第２レベルコンバータ側から出力回路に出力される第４信号に対する第１信号の遅延の発生を抑制することができる。
【００１８】
請求項３に記載の出力バッファ回路は、前記タイミング調整回路は、前記第３信号を所定時間遅延させた遅延信号を生成し、その遅延信号を前記オア回路に出力する遅延回路を含み、前記オア回路は、前記遅延信号と前記第２信号との論理和演算の結果を持つ前記第４信号を生成する。
【００１９】
上記構成によれば、遅延回路において、第３レベルコンバータから出力される第３信号がさらに遅延される。これにより、オア回路に入力される遅延信号は、第１信号よりも確実に遅く立ち下がる信号となる。従って、オア回路にて生成される第４信号も、第１信号よりも確実に遅く立ち下がる信号となる。
【００２０】
請求項４に記載の出力バッファ回路は、前記タイミング調整回路は、前記第１信号と前記第３信号との論理積演算の結果を持つ信号を生成するアンド回路と、前記アンド回路にて生成された信号と前記第２信号との論理和演算の結果を持つ前記第４信号を生成するオア回路と、を含む。
【００２１】
上記構成によれば、アンド回路において、第１信号と第３信号との論理積演算結果を持つ信号が生成される。そのため、上述した電源立ち上げ時においては、第１信号及び第３信号のうち、基準電位に先に立ち下がる信号がオア回路に出力される。このとき、第３信号は第１信号よりも遅く立ち下がるように設定されているため、電源立ち上げ時においては、アンド回路から常に第１信号が出力される。
【００２２】
また、オア回路において、第２信号と、アンド回路を介して入力される第１信号との論理和演算結果を持つ第４信号が生成される。そのため、電源立ち上げ時において、第１信号及び第２信号のうち、基準電位に遅く立ち下がる信号が第４信号として生成される。従って、オア回路にて生成される第４信号は、電源立ち上げ時において、第１信号と同じもしくは第１信号よりも遅く立ち下がる信号となる。例えば、第２信号よりも第１信号の伝達時間が長い場合には、第１信号が第４信号として出力回路に出力される。これにより、第２信号よりも第１信号の伝達時間が長くなったとしても、第２レベルコンバータ側から出力回路に出力される第４信号に対する第１信号の遅延の発生を抑制することができる。
【発明の効果】
【００２５】
以上説明したように、本発明によれば、電源立ち上げ時における誤作動信号の発生を抑制することが可能な出力バッファ回路を提供することができる。
【発明を実施するための最良の形態】
【００２６】
（第１実施形態）
以下、本発明を具体化した第１実施形態を図１〜図４に従って説明する。なお、本実施形態において、先の図９で示した従来と同様な構成部分については同一符号を付して説明する。
【００２７】
図１に示すように、出力バッファ回路１は、大きく分けて、半導体装置の内部回路（図示略）から入力される入力信号の信号レベルを変換して出力するレベルコンバータ部１０と、レベルコンバータ部１０から入力される信号に基づいて出力信号ＯＵＴを外部出力端子ＥＸに出力する出力回路３０と、タイミング調整回路ＴＡと、を含んで構成されている。
【００２８】
レベルコンバータ部１０は、内部回路から入力されるデータ入力信号Ａをレベル変換した第１信号Ｂを生成する第１レベルコンバータ１０ａと、内部回路から入力される制御入力信号Ｃをレベル変換した第２信号Ｄを生成する第２レベルコンバータ１０ｂと、電源立ち上げ時の第２信号Ｄの立ち下がりを遅延させるための第３信号Ｅを生成する第３レベルコンバータ１０ｃと、を備えている。
【００２９】
第１レベルコンバータ１０ａは、第１入力回路１１と第１レベルコンバータ回路２１とを備えている。第１入力回路１１は、第１及び第２インバータ回路１１ａ，１１ｂから構成されている。これら各インバータ回路１１ａ，１１ｂの電源端子は、それぞれ半導体チップコア側の電源電位ＶＤＬ（第１電源電位）とグランド電源電位（基準電位）に接続されている。
【００３０】
第１インバータ回路１１ａは、入力されるデータ入力信号Ａを論理反転し、半導体チップコア側の電源電位ＶＤＬレベル（ＨＬレベル）又はグランドレベル（Ｌレベル）の信号ＡＩを生成する。第２インバータ回路１１ｂは、第１インバータ回路１１ａから入力される反転信号ＡＩを論理反転し、データ入力信号Ａと同等の信号レベル（Ｌレベル又はＨＬレベル）を有する信号ＡＴを生成する。このように第１入力回路１１は、振幅がＬレベルからＨＬレベルまでの相補な信号ＡＴ，ＡＩを生成する。第１入力回路１１は、その相補な信号ＡＴ，ＡＩを第１レベルコンバータ回路２１に供給する。
【００３１】
第１レベルコンバータ回路２１のＮチャネルＭＯＳトランジスタＴＮ１１のゲートには、第１インバータ回路１１ａから出力される信号ＡＩが供給される。また、ＮチャネルＭＯＳトランジスタＴＮ１２のゲートには、第２インバータ回路１１ｂから出力される信号ＡＴが供給される。なお、これら両トランジスタＴＮ１１，ＴＮ１２のソースはグランド電源電位に接続されている。
【００３２】
トランジスタＴＮ１１のドレインは、ＰチャネルＭＯＳトランジスタＴＰ１１のドレインに接続され、トランジスタＴＮ１２のドレインは、ＰチャネルＭＯＳトランジスタＴＰ１２のドレインに接続されている。なお、これらトランジスタＴＰ１１，ＴＰ１２のソースは外部出力インターフェース電源電位ＶＤＨ（第２電源電位）に接続されている。
【００３３】
トランジスタＴＮ１１，ＴＰ１１間のノードＮ１１は、トランジスタＴＰ１２のゲートに接続され、トランジスタＴＮ１２，ＴＰ１２間のノードＮ１２は、トランジスタＴＰ１１のゲートに接続されている。ノードＮ１１は出力回路３０に接続され、このノードＮ１１から外部出力インターフェース電源電位ＶＤＨレベル（Ｈレベル）又はグランドレベル（Ｌレベル）の第１信号Ｂが出力回路３０に出力される。すなわち、第１レベルコンバータ回路２１は、ＬレベルからＨＬレベルまでの振幅を有する相補な信号ＡＴ，ＡＩを、ＬレベルからＨレベルまでの振幅にレベル変換して、第１信号Ｂとして出力回路３０に出力する。
【００３４】
第２レベルコンバータ１０ｂは、第２入力回路１２と第２レベルコンバータ回路２２とを備えている。第２入力回路１２は、第１及び第２インバータ回路１２ａ，１２ｂから構成されている。この第２入力回路１２は、上記第１入力回路１１と同様に、入力される制御入力信号Ｃに基づいて、振幅がＬレベルからＨＬレベルまでの相補な信号ＣＴ，ＣＩを生成する。第２入力回路１２は、その相補な信号ＣＴ，ＣＩを第２レベルコンバータ回路２２に供給する。
【００３５】
第２レベルコンバータ回路２２のＮチャネルＭＯＳトランジスタＴＮ２１のゲートには、第１インバータ回路１２ａから出力される信号ＣＩが供給される。また、ＮチャネルＭＯＳトランジスタＴＮ２２のゲートには、第２インバータ回路１２ｂから出力される信号ＣＴが供給される。なお、これら両トランジスタＴＮ２１，ＴＮ２２のソースはグランド電源電位に接続されている。
【００３６】
トランジスタＴＮ２１のドレインは、ＰチャネルＭＯＳトランジスタＴＰ２１のドレインに接続され、トランジスタＴＮ２２のドレインは、ＰチャネルＭＯＳトランジスタＴＰ２２のドレインに接続されている。なお、これらトランジスタＴＰ２１，ＴＰ２２のソースは外部出力インターフェース電源電位ＶＤＨに接続されている。
【００３７】
トランジスタＴＮ２１，ＴＰ２１間のノードＮ２１は、トランジスタＴＰ２２のゲートに接続され、トランジスタＴＮ２２，ＴＰ２２間のノードＮ２２は、トランジスタＴＰ２１のゲートに接続されている。ノードＮ２１は遅相回路４０に接続され、このノードＮ２１からＨレベル又はＬレベルの第２信号Ｄが遅相回路４０に出力される。すなわち、第２レベルコンバータ回路２２は、ＬレベルからＨＬレベルまでの振幅を有する相補な信号ＣＴ，ＣＩを、ＬレベルからＨレベルまでの振幅にレベル変換して、第２信号Ｄとして遅相回路４０に出力する。
【００３８】
第３レベルコンバータ１０ｃは、第３レベルコンバータ回路２３を備えている。この第３レベルコンバータ回路２３のＮチャネルＭＯＳトランジスタＴＮ３１のゲートには、半導体チップコア側の電源電位ＶＤＬが信号Ｖとして供給される。また、ＮチャネルＭＯＳトランジスタＴＮ３２のゲートには、半導体チップコア側の電源電位ＶＤＬがインバータ回路１３を介してグランドレベルの信号ＶＩとして供給される。なお、これらトランジスタＴＮ３１，ＴＮ３２のソースはグランド電源電位に接続されている。
【００３９】
トランジスタＴＮ３１のドレインは、ＰチャネルＭＯＳトランジスタＴＰ３１のドレインに接続され、トランジスタＴＮ３２のドレインは、ＰチャネルＭＯＳトランジスタＴＰ３２のドレインに接続されている。これらトランジスタＴＰ３１，ＴＰ３２のソースは外部出力インターフェース電源電位ＶＤＨに接続されている。ここで、これらトランジスタＴＰ３１，ＴＰ３２は、上記第１レベルコンバータ回路２１内のトランジスタＴＰ１１，ＴＰ１２と比較して素子サイズが大きいトランジスタである。具体的には、トランジスタＴＰ３１，ＴＰ３２は、第１レベルコンバータ回路２１内のトランジスタＴＰ１１，ＴＰ１２のＲ倍（Ｒは１よりも大きい実数であり、本実施形態では２倍）の素子サイズ（例えば、ゲート面積）を有する。これにより、第３レベルコンバータ１０ｃの寄生容量が第１レベルコンバータ１０ａの寄生容量よりも大きくなる。
【００４０】
トランジスタＴＮ３１，ＴＰ３１間のノードＮ３１は、トランジスタＴＰ３２のゲートに接続され、トランジスタＴＮ３２，ＴＰ３２間のノードＮ３２は、トランジスタＴＰ３１のゲートに接続されている。ノードＮ３１は遅相回路４０に接続され、このノードＮ３１から第３信号Ｅが遅相回路４０に出力される。この第３信号Ｅについて詳述すると、各電源ＶＤＨ，ＶＤＬの電圧レベルが安定した状態では、ノードＮ３１からＬレベルの第３信号Ｅが常時出力される。但し、電源立ち上げ時においては、半導体チップコア側の電源電位ＶＤＬ（信号Ｖ）がトランジスタＴＮ３１のしきい値電圧を超えるまでは、外部出力インターフェース電源電位ＶＤＨの立ち上がりレベルに追従して上昇する第３信号Ｅが出力される。一方、電源立ち上げ時において、半導体チップコア側の電源電位ＶＤＬ（信号Ｖ）がトランジスタＴＮ３１のしきい値電圧を超えると、外部出力インターフェース電源電位ＶＤＨの立ち上がりレベルに追従していた第３信号ＥがＬレベルに立ち下がる。このとき、上述したように、第３レベルコンバータ１０ｃの寄生容量が第１レベルコンバータ１０ａのそれよりも大きいため、上記第３信号Ｅは第１レベルコンバータ１０ａの第１信号Ｂよりも伝達時間が長くなる。
【００４１】
遅相回路４０は、遅延回路４１と、ＯＲ回路４２とを備えている。遅延回路４１は、直列接続された偶数段（図１では２段）のインバータ回路から構成されている。この遅延回路４１は、第３レベルコンバータ１０ｃから入力される第３信号Ｅをインバータ回路の段数に応じて所定時間遅延させ、その遅延させた遅延信号ＥｄをＯＲ回路４２に出力する。
【００４２】
ＯＲ回路４２には、遅延信号Ｅｄと併せて、第２レベルコンバータ１０ｂから第２信号Ｄが入力される。ＯＲ回路４２は、遅延回路４１からの遅延信号Ｅｄと第２レベルコンバータ１０ｂからの第２信号Ｄとを論理和演算した結果を持つ第４信号Ｇを出力回路３０に出力する。
【００４３】
詳述すると、各電源ＶＤＨ，ＶＤＬの電圧レベルが安定している場合のように、第３レベルコンバータ１０ｃからＬレベルの第３信号Ｅが出力されているときには、Ｌレベルの遅延信号ＥｄがＯＲ回路４２に入力される。このため、ＯＲ回路４２は、第２レベルコンバータ１０ｂからの第２信号Ｄを第４信号Ｇとして出力回路３０に出力する。
【００４４】
一方、Ｌレベルのデータ入力信号Ａ及び制御入力信号Ｃが入力される電源立ち上げ時（以下、単に「電源立ち上げ時」という。）のように、第３レベルコンバータ１０ｃから外部出力インターフェース電源電位ＶＤＨの立ち上がりレベル（Ｈレベル）の第３信号Ｅが出力されているときには、Ｈレベルの遅延信号ＥｄがＯＲ回路４２に入力される。このため、このようにＨレベルの遅延信号Ｅｄが入力される場合には、ＯＲ回路４２は、第２信号Ｄの信号レベルに関わらず、Ｈレベルの遅延信号Ｅｄを第４信号Ｇとして出力回路３０に出力する。ここで、この遅延信号Ｅｄは、上記電源電位ＶＤＨの立ち上がりレベルからＬレベルに立ち下がるタイミングが第１信号Ｂよりも遅い信号である。従って、ＯＲ回路４２は、第２信号Ｄよりも第１信号が遅く立ち下がる場合の電源立ち上げ時において、第２信号Ｄを出力回路３０に出力せず、その代わりに第１信号Ｂよりも遅く立ち下がる遅延信号Ｅｄを第４信号Ｇとして出力回路３０に出力する。これにより、電源立ち上げ時において、第２レベルコンバータ１０ｂ側から出力回路３０に出力される第４信号Ｇに対する第１信号Ｂの信号遅延Ｓｋｅｗの発生が抑制される。
【００４５】
このように本実施形態では、遅相回路４０と第３レベルコンバータ１０ｃとが、電源立ち上げ時における第２信号Ｄの立ち下げを遅相させることで、図１０に示す信号遅延Ｓｋｅｗの発生を抑制する、タイミング調整回路ＴＡとして機能する。
【００４６】
次に、出力回路３０の内部構成について図２に従って説明する。
図２に示すように、出力回路３０は、論理制御回路５０と最終段バッファ６０とを含んで構成されている。論理制御回路５０は、５つのインバータ回路５１，５２，５３，５４，５５と、これらインバータ回路５１〜５５にそれぞれ接続されるＮＯＲ回路５６及びＮＡＮＤ回路５７と、を備えている。なお、図示は省略するが、インバータ回路５１〜５５の電源端子は、それぞれ外部出力インターフェース電源電位ＶＤＨとグランド基準電位とに接続されている。
【００４７】
インバータ回路５１は、第１レベルコンバータ１０ａから入力される第１信号Ｂを論理反転し、論理反転した信号ＢＩをＮＯＲ回路５６及びＮＡＮＤ回路５７の入力端子にそれぞれ出力する。
【００４８】
インバータ回路５２は、上記ＯＲ回路４２から入力される第４信号Ｇを論理反転し、論理反転した信号ＧＩをインバータ回路５３とＮＡＮＤ回路５７の入力端子にそれぞれ出力する。なお、インバータ回路５３は、インバータ回路５２から入力される信号ＧＩを論理反転し、上記第４信号Ｇと同等の信号レベルを有する信号ＧＴをＮＯＲ回路５６の入力端子に出力する。
【００４９】
ＮＯＲ回路５６は、入力される信号ＢＩと信号ＧＴとを否定論理和演算した結果を持つ信号Ｊをインバータ回路５４に出力する。インバータ回路５４は、ＮＯＲ回路５６から入力される信号Ｊを論理反転し、その反転信号ＪＩを最終段バッファ６０に出力する。
【００５０】
ＮＡＮＤ回路５７は、入力される信号ＢＩと信号ＧＩとを否定論理積演算した結果を持つ信号Ｋをインバータ回路５５に出力する。インバータ回路５５は、ＮＡＮＤ回路５７から入力される信号Ｋを論理反転し、その反転信号ＫＩを最終段バッファ６０に出力する。
【００５１】
最終段バッファ６０は、ＰチャネルＭＯＳトランジスタＴＰ６０とＮチャネルＭＯＳトランジスタＴＮ６０とを備えている。トランジスタＴＰ６０のゲートには、インバータ回路５４から反転信号ＪＩが供給されるとともに、トランジスタＴＮ６０のゲートには、インバータ回路５５から反転信号ＫＩが供給される。トランジスタＴＰ６０は、そのソースが外部出力インターフェース電源電位ＶＤＨに接続され、ドレインがトランジスタＴＮ６０のドレインに接続される。トランジスタＴＮ６０のソースはグランドに接続される。
【００５２】
これらトランジスタＴＰ６０．ＴＮ６０間のノードＮ６０は、外部出力端子ＥＸと接続され、このノードＮ６０から出力信号ＯＵＴが出力される。
次に、このように構成された出力バッファ回路１の各電源ＶＤＬ，ＶＤＨの電圧レベルが安定した状態における動作について図３に従って説明する。
【００５３】
まず、Ｌレベルの制御入力信号Ｃが入力されるときに、Ｌレベルのデータ入力信号Ａが入力される場合について説明する。
図３に示すように、Ｌレベルのデータ入力信号Ａが入力されると、信号ＡＩがＨＬレベル、信号ＡＴがＬレベルとなり、トランジスタＴＮ１１がオンされるとともに、トランジスタＴＮ１２がオフされる。トランジスタＴＮ１１がオンされると、トランジスタＴＰ１２は、そのゲートがグランドと接続されるためオンされる。トランジスタＴＰ１２がオンされると、トランジスタＴＰ１１は、そのゲートが外部出力インターフェース電源電位ＶＤＨと接続されるためオフされる。このとき、トランジスタＴＮ１１，ＴＰ１１間のノードＮ１１の電位がグランドレベル（Ｌレベル）となり、ノードＮ１１からＬレベルの第１信号Ｂが出力回路３０に出力される。
【００５４】
一方、Ｌレベルの制御入力信号Ｃが入力されると、信号ＣＩがＨＬレベル、信号ＣＴがＬレベルとなり、トランジスタＴＮ２１がオンされるとともに、トランジスタＴＮ２２がオフされる。このとき、トランジスタＴＮ２１，ＴＰ２１間のノードＮ２１の電位がグランドレベルとなり、ノードＮ２１からＬレベルの第２信号ＤがＯＲ回路４２に出力される。
【００５５】
なお、第３レベルコンバータ１０ｃでは、各電源ＶＤＬ，ＶＤＨの電圧レベルが安定している場合には、トランジスタＴＮ３１にＨＬレベルの信号Ｖ、トランジスタＴＮ３２にＬレベルの信号ＶＩが常時供給される。そのため、トランジスタＴＮ３１がオンされるとともに、トランジスタＴＮ３２がオンされる。このとき、トランジスタＴＮ３１，ＴＰ３１間のノードＮ３１の電位がグランドレベルとなるため、このノードＮ３１（第３レベルコンバータ１０ｃ）からは常時、Ｌレベルの第３信号Ｅが遅延回路４１に出力される。このため、遅延回路４１からＬレベルの遅延信号ＥｄがＯＲ回路４２に常時出力される。これにより、各電源の電圧レベルが安定している場合には、ＯＲ回路４２において、第２レベルコンバータ１０ｂから出力される第２信号Ｄが第４信号Ｇとして出力回路３０に出力される。従って、ここでは、Ｌレベルの第２信号Ｄが第４信号Ｇとして出力回路３０に出力される。
【００５６】
次に、出力回路３０のインバータ回路５１にＬレベルの第１信号Ｂ、インバータ回路５２にＬレベルの第４信号Ｇが入力されると、ＮＯＲ回路５６には、Ｈレベルの信号ＢＩとＬレベルの信号ＧＴとが入力される。また、ＮＡＮＤ回路５７には、Ｈレベルの信号ＢＩとＨレベルの信号ＧＩとが入力される。すると、ＮＯＲ回路５６からインバータ回路５４を介してＨレベルの信号ＪＩがトランジスタＴＰ６０に供給される。また、ＮＡＮＤ回路５７からインバータ回路５５を介してＨレベルの信号ＫＩがトランジスタＴＮ６０に供給される。
【００５７】
そして、Ｈレベルの信号ＪＩに応答してトランジスタＴＰ６０がオフされ、Ｈレベルの信号ＫＩに応答してトランジスタＴＮ６０がオンされる。これによって、トランジスタＴＰ６０，ＴＮ６０間のノードＮ６０からＬレベルの出力信号ＯＵＴが外部出力端子ＥＸに出力される。
【００５８】
次に、時刻ｔ１からデータ入力信号ＡがＬレベルからＨレベルに立ち上がると、信号ＡＩがＬレベル、信号ＡＴがＨレベルとなり、トランジスタＴＮ１１がオフされるとともに、トランジスタＴＮ１２がオンされる。すると、トランジスタＴＰ１１がオンされ、トランジスタＴＰ１２がオフされる。このとき、ノードＮ１１の電位が外部出力インターフェース電源電位ＶＤＨレベル（Ｈレベル）となり、ノードＮ１１からＨレベルの第１信号Ｂが出力回路３０に出力される。
【００５９】
そして、Ｈレベルの第１信号Ｂ及びＬレベルの第４信号Ｇが出力回路３０に入力されると、トランジスタＴＰ６０にＬレベルの信号ＪＩが供給され、トランジスタＴＮ６０にＬレベルの信号ＫＩが供給される。すると、トランジスタＴＰ６０がオンされ、トランジスタＴＮ６０がオフされる。これによって、ノードＮ６０からＨレベルの出力信号ＯＵＴが外部出力端子ＥＸに出力される。
【００６０】
次に、時刻ｔ２から制御入力信号ＣがＬレベルからＨレベルに立ち上がると、信号ＣＩがＬレベル、信号ＣＴがＨレベルとなり、トランジスタＴＮ２１がオフされるとともに、トランジスタＴＮ２２がオンされる。すると、トランジスタＴＰ２１がオンされ、トランジスタＴＰ２２がオフされる。このとき、ノードＮ２１の電位が外部出力インターフェース電源電位ＶＤＨレベル（Ｈレベル）となり、ノードＮ２１からＯＲ回路４２を介してＨレベルの第４信号Ｇが出力回路３０に出力される。
【００６１】
このようにＨレベルの第４信号Ｇが出力回路３０に入力されると、第１信号Ｂ（データ入力信号Ａ）がＨレベルであろうと（時刻ｔ２〜ｔ３）Ｌレベルであろうと（時刻ｔ３以降の期間）、トランジスタＴＰ６０にＨレベルの信号ＪＩ、トランジスタＴＮ６０にＬレベルの信号ＫＩがそれぞれ供給される。これにより、トランジスタＴＰ６０及びトランジスタＴＮ６０が共にオフされ、ノードＮ６０はハイインピーダンスに設定される。
【００６２】
次に、出力バッファ回路１の電源立ち上げ時の動作について図４に従って説明する。なお、ここでは、Ｌレベルのデータ入力信号Ａ及びＬレベルの制御入力信号Ｃが入力される場合であって、第１レベルコンバータ１０ａの寄生容量が第２レベルコンバータ１０ｂの寄生容量よりも大きい場合について説明する。
【００６３】
図４（ａ）に示すような電源立ち上げ時においては、半導体チップコア側の電源電位ＶＤＬ及び外部出力インターフェース電源電位ＶＤＨの電圧レベルがそれぞれ所定の傾きで立ち上がる。
【００６４】
このとき、第１入力回路１１にＬレベルのデータ入力信号Ａが入力されると、第１レベルコンバータ回路２１のトランジスタＴＮ１１には、半導体チップコア側の電源電位ＶＤＬレベルの信号ＡＩが入力され、トランジスタＴＮ１２にはＬレベルの信号ＡＴが入力される。また、第２入力回路１２にＬレベルの制御入力信号Ｃが入力されると、第２レベルコンバータ回路２２のトランジスタＴＮ２１には、半導体チップコア側の電源電位ＶＤＬレベルの信号ＣＩが入力され、トランジスタＴＮ２２にはＬレベルの信号ＣＴが入力される。また、第３レベルコンバータ回路２３のトランジスタＴＮ３１には、半導体チップコア側の電源電位ＶＤＬが信号Ｖとして常時入力され、トランジスタＴＮ３２には、Ｌレベルの信号ＶＩが常時入力される。
【００６５】
ここで、トランジスタＴＮ１２，ＴＮ２２，ＴＮ３２については、Ｌレベルの信号ＡＴ，ＣＴ，ＶＩによってオフされる。一方、トランジスタＴＮ１１，ＴＮ２１，ＴＮ３１については、上述したように半導体チップコア側の電源電位ＶＤＬが安定した状態でＨＬレベルの信号ＡＩ，ＣＩ，Ｖが入力されるとオンされる。しかし、電源立ち上げ時においては、図４（ａ）に示すように、その半導体チップコア側の電源電位ＶＤＬの電圧レベルが安定しておらず、所定の傾きで立ち上がる。そのため、ＨＬレベルとなるはずの信号ＡＩ，ＣＩ，Ｖは、電源立ち上げ時において、半導体チップコア側の電源電位ＶＤＬの立ち上がりレベルに追従して上昇する。従って、トランジスタＴＮ１１，ＴＮ２１，ＴＮ３１は、その半導体チップコア側の電源電位ＶＤＬの電圧レベル、すなわち信号ＡＩ，ＣＩ，Ｖの信号レベルが当該トランジスタＴＮ１１，ＴＮ２１，ＴＮ３２のしきい値電圧を超えるまではオンされない。このため、これらトランジスタＴＮ１１，ＴＮ２１，ＴＮ３１がオンされるまでは、第１〜第３レベルコンバータ回路２１〜２３は不活性領域で不安定な動作をする。すなわち、Ｌレベルの信号Ｂ，Ｄ，Ｅを出力するはずの各レベルコンバータ回路２１〜２３は、不活性領域において、図４（ｂ）に示すように、外部出力インターフェース電源電位ＶＤＨの立ち上がりレベルに追従して上昇する信号Ｂ，Ｄ，Ｅを出力する（時刻ｔ１１〜ｔ１２）。
【００６６】
そして、信号ＡＩ，ＣＩ，Ｖの信号レベルが各トランジスタＴＮ１１，ＴＮ２１，ＴＮ３１のしきい値電圧を超えると、各トランジスタＴＮ１１，ＴＮ２１，ＴＮ３１がオンされる。すると、外部出力インターフェース電源電位ＶＤＨの立ち上がりレベルに追従していた信号Ｂ，Ｄ，ＥがＬレベルまで立ち下げられる。
【００６７】
このとき、第１レベルコンバータ１０ａの寄生容量が第２レベルコンバータ１０ｂのそれに比べて大きくなるため、第２信号Ｄよりも第１信号Ｂの伝達時間が長くなり、第１信号Ｂが第２信号Ｄよりも遅く立ち下がる。すなわち、第２信号Ｄが時刻ｔ１２で立ち下がり、その後、時刻ｔ１３において第１信号Ｂが立ち下がる。なお、この第１信号Ｂは出力回路３０に出力されるとともに、第２信号ＤはＯＲ回路４２に出力される。
【００６８】
また、第３レベルコンバータ１０ｃ内のトランジスタＴＰ３１，ＴＰ３２が第１レベルコンバータ１０ａ内のトランジスタＴＰ１１，ＴＰ１２よりも素子サイズが大きく形成されているため、第３レベルコンバータ１０ｃの寄生容量が第１レベルコンバータ１０ａのそれよりも大きくなる。従って、第１信号Ｂよりも第３信号Ｅの伝達時間が長くなり、第３信号Ｅが第１信号Ｂよりも遅く立ち下がる。すなわち、第１信号Ｂが時刻ｔ１３で立ち下がり、その後、時刻ｔ１４において第３信号Ｅが立ち下がる。この第１信号Ｂよりも遅く立ち下がる第３信号Ｅは、遅延回路４１にて所定時間だけ遅延されて、遅延信号ＥｄとしてＯＲ回路４２に出力される。すなわち、この遅延信号Ｅｄは、時刻ｔ１４から所定時間だけ遅れた時刻ｔ１５で立ち下がる。
【００６９】
ここで、第２信号Ｄと遅延信号Ｅｄとが入力されるＯＲ回路４２は、外部出力インターフェース電源電位ＶＤＨの立ち上がりレベル（Ｈレベル）の遅延信号Ｅｄが入力される期間（時刻ｔ１１〜ｔ１５）には、第２信号Ｄの信号レベルに関わらず、上記Ｈレベルの遅延信号Ｅｄを第４信号Ｇとして出力回路３０に出力する。すなわち、第２信号Ｄが第１信号よりも早く立ち下がった（時刻ｔ１１）としても、出力回路３０に出力される第４信号Ｇは、遅延信号Ｅｄによって、その遅延信号Ｅｄが立ち下がる時刻ｔ１５まで立ち下げられない（図４（ｃ）参照）。そして、遅延信号Ｅｄが立ち下がったときに（時刻ｔ１５）、第４信号Ｇも立ち下がる。これにより、第２レベルコンバータ１０ｂ側から出力回路３０に出力される第４信号Ｇが、第１レベルコンバータ１０ａ側から出力回路３０に出力される第１信号Ｂよりも時刻（ｔ１５−ｔ１３）分だけ遅く立ち下げられる。そのため、第２信号Ｄよりも第１信号Ｂの伝達時間が長くなったとしても、第２レベルコンバータ１０ｂ側から出力回路３０に出力される第４信号Ｇに対する第１信号Ｂの信号遅延Ｓｋｅｗの発生を抑制することができる。すなわち、第２信号Ｄが第１信号Ｂよりも早く立ち下がったとしても、第４信号Ｇに対する第１信号Ｂの信号遅延Ｓｋｅｗの発生を抑制することができる。
【００７０】
これにより、電源立ち上げ時に、図４（ｃ）に示すように、第１信号ＢがＨレベルであって、第２レベルコンバータ１０ｂ側から出力回路３０に出力される第４信号ＧがＬレベルとなるタイミングがなくなる。そのため、図４（ｄ）に示すように、インバータ回路５４から出力される信号ＪＩがＬレベルに立ち下がることがない。すなわち、従来の出力バッファ回路１００のように、最終段バッファ６０に入力される信号ＪＩ，ＫＩが共にＬレベルとなるタイミングが発生しなくなる。従って、図４（ｅ）に示すように、タイミング調整回路ＴＡを備える出力バッファ回路１では、出力信号ＯＵＴとして誤作動信号ＳＨが発生しない。
【００７１】
以上詳述した本実施形態によれば、以下の効果を奏する。
（１）第３レベルコンバータ１０ｃと遅相回路４０とからなるタイミング調整回路ＴＡを設けた。このタイミング調整回路ＴＡは、第３信号Ｅに基づいて、第２信号の電源立ち上げ時における立ち下がりを遅相させた第４信号を生成する。すなわち、タイミング調整回路ＴＡは、電源立ち上げ時において、第１信号Ｂよりも早く立ち下がる第２信号Ｄを出力回路３０に出力せず、その代わりに第１信号Ｂよりも遅く立ち下がる第３信号Ｅを第４信号Ｇとして出力回路３０に出力する。これにより、電源立ち上げ時において、第２レベルコンバータ１０ｂ側から出力回路３０に出力される第４信号Ｇの立ち下がりを、第１レベルコンバータ１０ａ側から出力回路３０に出力される第１信号Ｂよりも遅く立ち下げることができる。従って、この第４信号Ｇに対する第１信号Ｂの信号遅延Ｓｋｅｗの発生を好適に抑制することができる。これにより、電源立ち上げ時に、信号ＪＩ，ＫＩが共にＬレベルとなるタイミングがなくなるため、誤作動信号ＳＨの発生を好適に抑制することができる。
【００７２】
また、このように第４信号Ｇに対する第１信号Ｂの信号遅延Ｓｋｅｗの発生を抑制することができるため、半導体チップコア側の電源電位ＶＤＬと外部出力インターフェース電源電位ＶＤＨとの立ち上げ順序の自由度を向上させることができる。
【００７３】
（２）各レベルコンバータ１０ａ，１０ｂから出力される第１及び第２信号Ｂ，Ｄにおける伝達時間は、各レベルコンバータ１０ａ，１０ｂにおける外部出力インターフェース電源電位ＶＤＨに対する寄生容量の大きさによって強く影響を受けることが本発明者らによって明らかにされた。すなわち、各レベルコンバータ１０ａ，１０ｂにおける外部出力インターフェース電源電位ＶＤＨに対する寄生容量が大きくなるほど、その第１及び第２信号Ｂ，Ｄの伝達時間が長くなる。
【００７４】
そこで、本実施形態では、第３レベルコンバータ１０ｃ内の外部出力インターフェース電源電位ＶＤＨがソースに接続されるトランジスタＴＰ３１，ＴＰ３２を、第１レベルコンバータ１０ａ内の外部出力インターフェース電源電位ＶＤＨがソースに接続されるトランジスタＴＰ１１，ＴＰ１２よりもその素子サイズが大きくなるように形成した。これにより、第３レベルコンバータ１０ｃにおける外部出力インターフェース電源電位ＶＤＨに対する寄生容量が、第１レベルコンバータ１０ａにおけるそれよりも大きくなる。従って、第１信号Ｂよりも第３信号Ｅの伝達時間が長くなるため、電源立ち上げ時において、第３信号Ｅを第１信号Ｂよりも遅く立ち下げることができる。
【００７５】
（３）第３レベルコンバータ１０ｃから出力される第３信号Ｅを所定時間だけ遅延させる遅延回路４１を設けた。この遅延回路４１により、第１信号Ｂよりも遅く立ち下がる第３信号Ｅをさらに遅延させた遅延信号Ｅｄが生成される。この遅延信号Ｅｄに基づいて、第２信号Ｄの電源立ち上げ時における立ち下がりを遅相させた弟４信号Ｇを生成することで、第４信号Ｇを第１信号Ｂよりも確実に遅く立ち下げることができる。
【００７６】
（４）第３レベルコンバータ１０ｃのトランジスタＴＮ３１に半導体チップコア側の電源電位ＶＤＬを信号Ｖとして常時入力し、トランジスタＴＮ３２にＬレベルの信号ＶＩを常時入力するようにした。これにより、各電源ＶＤＬ，ＶＤＨの電圧レベルが安定した状態では、第３レベルコンバータ１０ｃからＬレベルの第３信号Ｅが常時出力される。また、このＬレベルの第３信号Ｅ（遅延信号Ｅｄ）と第２信号Ｄとを論理和演算するＯＲ回路４２を設けた。そのため、各電源ＶＤＬ，ＶＤＨの電圧レベルが安定した状態において、上記Ｌレベルの第３信号Ｅが入力されるＯＲ回路４２からは、第２信号Ｄが第４信号Ｇとして出力回路３０に出力される。従って、新たに追加したタイミング調整回路ＴＡ（第３レベルコンバータ１０ｃ及び遅相回路４０）は、各電源ＶＤＬ，ＶＤＨの電圧レベルが安定した状態における出力バッファ回路１の動作に影響を及ぼさない。
【００７７】
（第２実施形態）
以下、本発明の第２実施形態について、図５及び図６を参照して上記第１実施形態との相違点を中心に説明する。なお、先の図１〜図４に示した部材と同一の部材にはそれぞれ同一の符号を付して示し、それら各要素についての詳細な説明は省略する。
【００７８】
図５に示すように、出力バッファ回路２では、上記第１実施形態の出力バッファ回路１の遅相回路４０に代えて、遅延回路４３、ＡＮＤ回路４４及びＯＲ回路４２からなる遅相回路４０ａが設けられている。
【００７９】
遅延回路４３は、直列接続された偶数段（図１では２段）のインバータ回路から構成されている。この遅延回路４３は、第１レベルコンバータ１０ａから入力される第１信号Ｂをインバータ回路の段数に応じて所定時間遅延させ、その遅延させた遅延信号ＢｄをＡＮＤ回路４４に出力する。
【００８０】
ＡＮＤ回路４４には、遅延信号Ｂｄと併せて、第３レベルコンバータ１０ｃから第３信号Ｅが入力される。ＡＮＤ回路４４は、遅延回路４３からの遅延信号Ｂｄと第３レベルコンバータ１０ｃからの第３信号Ｅとを論理積演算した結果を持つ信号ＦをＯＲ回路４２に出力する。
【００８１】
詳述すると、各電源ＶＤＨ，ＶＤＬの電圧レベルが安定している場合のように、Ｌレベルの第３信号Ｅが入力されるときには、ＡＮＤ回路４４は、遅延信号Ｂｄの信号レベルに関わらず、Ｌレベルの第３信号Ｅを信号ＦとしてＯＲ回路４２に出力する。一方、電源立ち上げ時のように、外部出力インターフェース電源電位ＶＤＨの立ち上がりレベル（Ｈレベル）の信号Ｂｄ，Ｅが入力されるときには、ＡＮＤ回路４４は、先にＬレベルに立ち下がる信号を信号ＦとしてＯＲ回路４２に出力する。なお、本実施形態では、第３信号Ｅよりも遅延信号Ｂｄの伝達時間が短くなるように、トランジスタＴＰ１１，ＴＰ１２に対するトランジスタＴＰ３１，ＴＰ３２の素子サイズ比（ここでは、２倍）と遅延回路４３における遅延時間とが設定されている。従って、ＡＮＤ回路４４は、電源立ち上げ時において、遅延信号Ｂｄを信号ＦとしてＯＲ回路４２に出力する。
【００８２】
ＯＲ回路４２には、信号Ｆと併せて、第２レベルコンバータ１０ｂから第２信号Ｄが入力される。ＯＲ回路４２は、ＡＮＤ回路４４からの信号Ｆと第２レベルコンバータ１０ｂからの第２信号Ｄとを論理和演算した結果を持つ第４信号Ｇを出力回路３０に出力する。
【００８３】
詳述すると、各電源ＶＤＬ，ＶＤＨの電圧レベルが安定している場合のように、ＡＮＤ回路４４からＬレベルの第３信号Ｅが信号Ｆとして入力されるときには、ＯＲ回路４２は、第２信号Ｄを第４信号Ｇとして出力回路３０に出力する。従って、新たに追加したタイミング調整回路ＴＡ（第３レベルコンバータ１０ｃ及び遅相回路４０ａ）は、各電源ＶＤＬ，ＶＤＨの電圧レベルが安定した状態における出力バッファ回路２の動作に影響を及ぼさない。一方、電源立ち上げ時のように、外部出力インターフェース電源電位ＶＤＨの立ち上がりレベル（Ｈレベル）の信号Ｄ，Ｆが入力されるときには、ＯＲ回路４２は、Ｌレベルに後に立ち下がる信号を第４信号Ｇとして出力回路３０に出力する。
【００８４】
次に、このように構成された出力バッファ回路２の電源立ち上げ時の動作を図６に従って説明する。なお、ここでは、Ｌレベルのデータ入力信号Ａ及び制御入力信号Ｃが入力される場合であって、第１レベルコンバータ１０ａの寄生容量が第２レベルコンバータ１０ｂの寄生容量よりも大きい場合について説明する。
【００８５】
電源立ち上げ時において、ＨＬレベルとなるはずの信号ＡＩ，ＣＩ，Ｖは、半導体チップコア側の電源電位ＶＤＬの立ち上がりレベルに追従して上昇する。これら信号ＡＩ，ＣＩ，Ｖが各トランジスタＴＮ１１，ＴＮ２１，ＴＮ３１のしきい値電圧を超えるまでは、図６（ａ）に示すように、第１〜第３信号Ｂ，Ｄ，Ｅが外部出力インターフェース電源電位ＶＤＨの立ち上がりレベルに追従して上昇する（時刻ｔ２１〜ｔ２２）。そして、信号ＡＩ，ＣＩ，Ｖの信号レベルが各トランジスタＴＮ１１，ＴＮ２１，ＴＮ３１のしきい値電圧を超えると、各トランジスタＴＮ１１，ＴＮ２１，ＴＮ３１がオンされ、第１〜第３信号Ｂ，Ｄ，ＥがＬレベルまで立ち下げられる。
【００８６】
このとき、第１レベルコンバータ１０ａの寄生容量が第２レベルコンバータ１０ｂのそれに比べて大きくなるため、第１信号Ｂが第２信号Ｄよりも遅く立ち下がる（時刻ｔ２２，ｔ２３参照）。この第１信号Ｂは出力回路３０及び遅延回路４３に出力されるとともに、第２信号ＤはＯＲ回路４２に出力される。なお、遅延回路４３に入力される第１信号Ｂは、その遅延回路４３にて所定時間だけ遅延されて、遅延信号ＢｄとしてＡＮＤ回路４４に出力される。すなわち、この遅延信号Ｂｄは、第１信号Ｂの立ち下がる時刻ｔ２３から所定時間だけ遅延された時刻ｔ２４で立ち下がる。
【００８７】
一方、第３レベルコンバータ１０ｃの寄生容量が第１レベルコンバータ１０ａのそれに比べて大きくなるため、第３レベルコンバータ１０ｃから第１信号Ｂよりも遅く立ち下がる第３信号ＥがＡＮＤ回路４４に出力される。ここで、ＡＮＤ回路４４によって、第３信号Ｅ及び遅延信号ＢｄのうちＬレベルに先に立ち下がる信号、すなわち遅延信号Ｂｄが信号ＦとしてＯＲ回路４２に出力される（図６（ａ）参照）。
【００８８】
そして、第２信号と遅延信号Ｂｄとが入力されるＯＲ回路４２からは、第２信号及び遅延信号ＢｄのうちＬレベルに遅く立ち下がる信号、すなわち遅延信号Ｂｄが第４信号として出力回路３０に出力される（図６（ｂ）参照）。これにより、第２レベルコンバータ１０ｂ側から出力回路３０に出力される第４信号Ｇが、第１信号Ｂよりも時刻（ｔ２４−ｔ２３）分、すなわち遅延回路４３における遅延時間分だけ遅く立ち下げられる。そのため、第２信号Ｄが第１信号Ｂよりも早く立ち下がったとしても、第４信号Ｇに対する第１信号Ｂの信号遅延Ｓｋｅｗの発生を抑制することができる。従って、図６（ｄ）に示すように、タイミング調整回路ＴＡを備える出力バッファ回路２では、出力信号ＯＵＴとして誤作動信号ＳＨが発生しない。
【００８９】
以上説明した実施形態によれば、上記第１実施形態の（２）、（４）の作用効果に加えて以下の効果を奏する。
（５）第３レベルコンバータ１０ｃと遅相回路４０ａとからなるタイミング調整回路ＴＡを設けた。このタイミング調整回路ＴＡは、第１信号Ｂ及び第３信号Ｅに基づいて、第２信号の電源立ち上げ時における立ち下がりを遅相させた第４信号を生成する。すなわち、タイミング調整回路ＴＡは、電源立ち上げ時において、第１信号Ｂよりも早く立ち下がる第２信号Ｄを出力回路３０に出力せず、その代わりに第１信号Ｂよりも遅く立ち下がる遅延信号Ｂｄを第４信号Ｇとして出力回路３０に出力する。これにより、電源立ち上げ時において、第２レベルコンバータ１０ｂ側から出力回路３０に出力される第４信号Ｇの立ち下がりを、第１レベルコンバータ１０ａ側から出力回路３０に出力される第１信号Ｂよりも確実に遅く立ち下げることができる。従って、この第４信号Ｇに対する第１信号Ｂの信号遅延Ｓｋｅｗの発生を好適に抑制することができる。これにより、電源立ち上げ時に、信号ＪＩ，ＫＩが共にＬレベルとなるタイミングがなくなるため、誤作動信号ＳＨの発生を好適に抑制することができる。
【００９０】
（６）第２信号Ｄよりも第１信号Ｂの伝達時間が長くなったときに、第２信号Ｄの代わりに、第１信号Ｂを遅延させた遅延信号Ｂｄを第４信号Ｇとして出力回路３０に出力するようにした。これにより、第１信号Ｂが立ち下がった後に、第２レベルコンバータ１０ｂ側から出力回路３０に出力される第４信号Ｇを速やかに（遅延回路４３による遅延時間経過後）立ち下げることができる。従って、Ｈレベルの第４信号Ｇが出力されている期間を短縮することができる。なお、Ｈレベルの第４信号Ｇが出力されると、最終段バッファ６０のノードＮ６０がハイインピーダンスとなる。
【００９１】
（第３実施形態）
以下、本発明の第３実施形態について、図７及び図８を参照して説明する。なお、先の図１〜図６に示した部材と同一の部材にはそれぞれ同一の符号を付して示し、それら各要素についての詳細な説明は省略する。
【００９２】
本実施形態の出力バッファ回路３は、図７に示すように、従来の出力バッファ回路１００と略同様の構成を備えている。但し、出力バッファ回路３では、第２レベルコンバータ回路２２内のトランジスタＴＰ２１，ＴＰ２２が、第１レベルコンバータ回路２１内のトランジスタＴＰ１１，ＴＰ１２と比較して素子サイズが大きく形成されている。具体的には、トランジスタＴＰ２１，ＴＰ２２は、トランジスタＴＰ１１，ＴＰ１２のＲ倍（Ｒは１よりも大きい実数であり、本実施形態では２倍）の素子サイズ（例えば、ゲート面積）を有する。これにより、第２レベルコンバータ１０ｂの寄生容量が第１レベルコンバータ１０ａの寄生容量よりも大きくなる。従って、第２信号Ｄは第１信号Ｂよりも伝達時間が長くなる。そのため、図８（ａ）に示すように、電源立ち上げ時において、第２レベルコンバータ１０ｂから出力される第２信号Ｄが、第１レベルコンバータ１０ａから出力される第１信号Ｂよりも遅くＬレベルに立ち下がる。すなわち、図８（ａ）において、第１信号Ｂが時刻ｔ３１で立ち下がり、その後、時刻ｔ３２において第２信号Ｄが立ち下がる。その結果、第２信号Ｄに対する第１信号Ｂの信号遅延Ｓｋｅｗの発生を抑制することができる。従って、図８（ｃ）に示すように、出力バッファ回路３では、出力信号ＯＵＴとして誤作動信号ＳＨが発生しない。
【００９３】
以上詳述した本実施形態によれば、以下の効果を奏する。
（７）第２レベルコンバータ１０ｂ内の外部出力インターフェース電源電位ＶＤＨがソースに接続されるトランジスタＴＰ２１，ＴＰ２２を、第１レベルコンバータ１０ａ内の外部出力インターフェース電源電位ＶＤＨがソースに接続されるトランジスタＴＰ１１，ＴＰ１２よりもその素子サイズが大きくなるように形成した。これにより、第２レベルコンバータ１０ｂにおける外部出力インターフェース電源電位ＶＤＨに対する寄生容量が、第１レベルコンバータ１０ａにおけるそれよりも大きくなる。従って、第１信号Ｂよりも第２信号Ｄの伝達時間が長くなるため、電源立ち上げ時において、第２信号Ｄを第１信号Ｂよりも遅く立ち下げることができる。そのため、第２信号Ｄに対する第１信号Ｂの信号遅延Ｓｋｅｗの発生を好適に抑制することができる。これにより、電源立ち上げ時に、信号ＪＩ，ＫＩが共にＬレベルとなるタイミングがなくなるため、誤作動信号ＳＨの発生を好適に抑制することができる。
【００９４】
（他の実施形態）
なお、上記実施形態は、これを適宜変更した以下の態様にて実施することもできる。
・上記第１及び第２実施形態では、トランジスタＴＰ１１，ＴＰ１２に対するトランジスタＴＰ３１，ＴＰ３２の素子サイズ比を２倍としたが、これに制限されない。なお、トランジスタＴＰ１１，ＴＰ１２に対するトランジスタＴＰ３１，ＴＰ３２の素子サイズ比が大きくなるほど、第１レベルコンバータ１０ａよりも第３レベルコンバータ１０ｃの寄生容量が大きくなる。そのため、トランジスタＴＰ１１，ＴＰ１２に対するトランジスタＴＰ３１，ＴＰ３２の素子サイズ比が大きくなるほど、第１信号Ｂに対する第３信号Ｅの伝達時間が長くなる。
【００９５】
・上記第３実施形態では、トランジスタＴＰ１１，ＴＰ１２に対するトランジスタＴＰ２１，ＴＰ２２の素子サイズ比を２倍としたが、これに制限されない。なお、トランジスタＴＰ１１，ＴＰ１２に対するトランジスタＴＰ２１，ＴＰ２２の素子サイズ比が大きくなるほど、第１信号Ｂに対する第２信号Ｄの伝達時間が長くなる。
【００９６】
・上記第１実施形態における遅延回路４１を省略してもよい。この場合、電源立ち上げ時において、第２レベルコンバータ１０ｂ側から出力回路３０に出力される第４信号Ｇ（第２信号Ｄ）を、第３信号Ｅに基づいて遅相させるようにすればよい。この第３信号Ｅは、図４（ｂ）に示すように、第１レベルコンバータ１０ａの第１信号Ｂよりも遅く立ち下がる。そのため、この第３信号Ｅによっても、第２レベルコンバータ１０ｂ側から出力回路３０に出力される第４信号Ｇを、第１レベルコンバータ１０ａ側から出力回路３０に出力される第１信号Ｂよりも遅く立ち下げることができる。
【００９７】
・上記第２実施形態における遅延回路４３を省略してもよい。この場合、電源立ち上げ時において、第２レベルコンバータ１０ｂ側から出力回路３０に出力される第４信号Ｇ（第２信号Ｄ）を、第１信号Ｂに基づいて遅相させるようにすればよい。これにより、電源立ち上げ時において、第１信号Ｂと第４信号Ｇとを略同時にＬレベルに立ち下げることができる。
【００９８】
・上記各実施形態における外部出力インターフェース電源電位ＶＤＨを、半導体チップコア側の電源電位ＶＤＬよりも低い電圧に設定するようにしてもよい。
以上の様々な実施の形態をまとめると、以下のようになる。
（付記１）
第１電源電位と基準電位とを振幅範囲とするデータ入力信号に基づいて、前記第１電源電位とは異なる第２電源電位と前記基準電位とを振幅範囲とする第１信号を生成する第１レベルコンバータと、
前記第１電源電位と前記基準電位とを振幅範囲とする制御入力信号に基づいて、前記第２電源電位と前記基準電位とを振幅範囲とする第２信号を生成する第２レベルコンバータと、
前記第１信号と前記第２信号とに基づいて、前記基準電位、前記第２電源電位及びハイインピーダンスの３値を出力信号として生成する出力回路と、を備えた出力バッファ回路において、
前記第１電源電位と前記基準電位とを振幅範囲とする入力信号に基づいて、前記第２電源電位と前記基準電位とを振幅範囲とする第３信号を生成する第３レベルコンバータを含み、前記第３信号に基づいて、電源立ち上げ時における前記第２信号の立ち下がりを遅相させて第４信号を生成し、該第４信号を前記出力回路に出力するタイミング調整回路を備え、
前記第３レベルコンバータは、前記電源立ち上げ時において、前記基準電位の第３信号を出力させるための入力信号が入力され、
前記第３レベルコンバータ内の前記第２電源電位がソースに接続されるトランジスタを、前記第１レベルコンバータ内の前記第２電源電位がソースに接続されるトランジスタよりも大きく形成したことを特徴とする出力バッファ回路。
（付記２）
前記タイミング調整回路は、前記第２信号と前記第３信号との論理和演算の結果を持つ前記第４信号を生成するオア回路を含むことを特徴とする付記１に記載の出力バッファ回路。
（付記３）
前記タイミング調整回路は、前記第３信号を所定時間遅延させた遅延信号を生成し、その遅延信号を前記オア回路に出力する遅延回路を含み、
前記オア回路は、前記遅延信号と前記第２信号との論理和演算の結果を持つ前記第４信号を生成することを特徴とする付記２に記載の出力バッファ回路。
（付記４）
前記タイミング調整回路は、
前記第１信号と前記第３信号との論理積演算の結果を持つ信号を生成するアンド回路と、
前記アンド回路にて生成された信号と前記第２信号との論理和演算の結果を持つ前記第４信号を生成するオア回路と、を含むことを特徴とする付記１に記載の出力バッファ回路。
（付記５）
前記タイミング調整回路は、前記第１信号を所定時間遅延させた遅延信号を生成し、その遅延信号を前記アンド回路に出力する遅延回路を含み、
前記アンド回路は、前記遅延信号と前記第３信号との論理積演算の結果を持つ信号を前記オア回路に出力することを特徴とする付記４に記載の出力バッファ回路。
（付記６）
前記第３レベルコンバータには、前記基準電位の第３信号を出力させるための入力信号が常時入力されることを特徴とする付記１〜５のいずれか１つに記載の出力バッファ回路。
（付記７）
第１電源電位と基準電位とを振幅範囲とするデータ入力信号に基づいて、前記第１電源電位とは異なる第２電源電位と前記基準電位とを振幅範囲とする第１信号を生成する第１レベルコンバータと、
前記第１電源電位と前記基準電位とを振幅範囲とする制御入力信号に基づいて、前記第２電源電位と前記基準電位とを振幅範囲とする第２信号を生成する第２レベルコンバータと、
前記第１信号と前記第２信号とに基づいて、前記基準電位、前記第２電源電位及びハイインピーダンスの３値を出力信号として出力する出力回路とを備えた出力バッファ回路において、
前記第２レベルコンバータ内の前記第２電源電位がソースに接続されるトランジスタを、前記第１レベルコンバータ内の前記第２電源電位がソースに接続されるトランジスタよりも大きく形成したことを特徴とする出力バッファ回路。
【図面の簡単な説明】
【００９９】
【図１】第１実施形態の出力バッファ回路を示す回路図。
【図２】出力回路の内部構成を示す回路図。
【図３】電源レベル安定時の動作を示す波形図。
【図４】（ａ）〜（ｅ）は、それぞれ第１実施形態の電源立ち上げ時の動作を示す波形図。
【図５】第２実施形態の出力バッファ回路を示す回路図。
【図６】（ａ）〜（ｄ）は、それぞれ第２実施形態の電源立ち上げ時の動作を示す波形図。
【図７】第３実施形態の出力バッファ回路を示す回路図。
【図８】（ａ）〜（ｃ）は、それぞれ第３実施形態の電源立ち上げ時の動作を示す波形図。
【図９】従来の出力バッファ回路を示す回路図。
【図１０】（ａ）〜（ｄ）は、それぞれ従来の電源立ち上げ時の動作を示す波形図。
【符号の説明】
【０１００】
Ａ  データ入力信号
Ｂ  第１信号
Ｃ  制御入力信号
Ｄ  第２信号
Ｅ  第３信号
Ｇ  第４信号
Ｂｄ，Ｅｄ  遅延信号
ＴＡ  タイミング調整回路
ＴＰ１１，ＴＰ１２，ＴＰ２１，ＴＰ２２，ＴＰ３１，ＴＰ３２  トランジスタ
１，２，３  出力バッファ回路
１０ａ  第１レベルコンバータ
１０ｂ  第２レベルコンバータ
１０ｃ  第３レベルコンバータ
３０  出力回路
４１，４３  遅延回路
４２  オア回路
４４  アンド回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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