(57)【要約】【課題】  任意の入出力サンプリング周波数Ｆin，Ｆoutに対して、周波数の揺らぎに対応しつつサンプリング周波数を変換する。【解決手段】  入出力クロックＣＫin，ＣＫoutに基づいてＦin，Ｆoutが計測され、乗数ＭＰが決定される。ＣＫoutが乗数ＭＰで逓倍されクロックＣＫoverが生成される。カウンタ２０４はＣＫinをカウントし、入力データＤinの書込みアドレスwadをＦＩＦＯ２０６に供給する。全加算器２１８は信号Delta（ほぼＦin／Ｆover）をＣＫover毎に累積し累積結果が「１」を超える毎に信号ＳＨを発生する。カウンタ２０２は信号ＳＨのカウント結果を読出しアドレスradとして出力する。全加算器２１２等は、「wad−rad」に基づいて、Deltaの値を微調節する。リミット回路２１４は、Ｆin／Ｆoutの実測値に基づいて所定範囲内にDeltaの値を抑制する。【選択図】  図３
2005151323.tif 000002
【特許請求の範囲】
【請求項１】
入力データのサンプリングタイミングに同期する入力クロックと、出力データのサンプリングタイミングに同期するとともに前記入力クロックには同期しない出力クロックとに基づいて、該入力クロックの入力サンプリング周波数と該出力クロックの出力サンプリング周波数の比に対応した乗数ＭＰを決定する乗数決定手段と、
受信した前記出力クロックを前記乗数ＭＰ倍に逓倍することにより、前記入力クロックに同期しないオーバーサンプリングクロックを発生するオーバーサンプリングクロック発生手段と、
前記入力クロックと前記オーバーサンプリングクロックとに基づいて、前記入力サンプリング周波数の「１／２」倍以上の信号成分を除去しつつ前記入力データを非同期サンプリング周波数変換することにより、前記オーバーサンプリングクロックに同期したオーバーサンプリング信号を出力するオーバーサンプリング手段と、
前記オーバーサンプリング周波数の「１／（ＭＰ・２）」倍以上の信号成分を除去しつつ、該オーバーサンプリング信号を「１／ＭＰ」にダウンサンプリングすることにより、前記出力クロックに同期した前記出力データを出力するダウンサンプリング手段と
を具備することを特徴とするサンプリング周波数変換装置。
【請求項２】
前記乗数決定手段は、
前記入力クロックに基づいて、前記入力サンプリング周波数を計測する入力サンプリング周波数計測手段と、
前記出力クロックに基づいて、前記出力サンプリング周波数を計測する出力サンプリング周波数計測手段と、
計測された前記入力サンプリング周波数および前記出力サンプリング周波数が複数の周波数帯域のうち各々何れの帯域に属するかを判定する判定手段と
を備えており、
この判定された帯域に基づいて、前記乗数ＭＰを決定していること
を特徴とする請求項１記載のサンプリング周波数変換装置。
【請求項３】
入力データのサンプリングタイミングに同期する入力クロックと、出力データのサンプリングタイミングに同期するとともに前記入力クロックには同期しない出力クロックとに基づいて、該入力クロックの入力サンプリング周波数と該出力クロックの出力サンプリング周波数の比に対応した乗数ＭＰを決定する乗数決定手段と、
受信した前記出力クロックを前記乗数ＭＰ倍に逓倍することにより、前記入力クロックには同期しないオーバーサンプリングクロックを発生するオーバーサンプリングクロック発生手段と、
前記入力データを順次記憶するＦＩＦＯバッファと、
周波数比信号を前記オーバーサンプリングクロック毎に累積するとともに、その累積結果が所定条件を満たす毎に、前記ＦＩＦＯバッファに書き込まれた入力データを順次読み出す読出手段と、
前記読出手段により読み出された入力データに対し、前記オーバーサンプリングクロック毎に、前記累積結果に基づく非同期サンプリング周波数変換を施し、前記オーバーサンプリングクロックに同期したオーバーサンプリング信号を出力するオーバーサンプリング手段と、
前記オーバーサンプリング周波数の「１／（ＭＰ・２）」倍以上の信号成分を除去しつつ、該オーバーサンプリング信号を「１／ＭＰ」にダウンサンプリングすることにより、前記出力クロックに同期した前記出力データを出力するダウンサンプリング手段と、
前記ＦＩＦＯバッファに既に書き込まれ前記読出手段によって未だ読み出されていないデータ数に基づいて前記周波数比信号を増減する周波数比信号調節手段と、
前記入力クロックと前記出力クロックとに基づいて、前記入力サンプリング周波数と前記出力サンプリング周波数の周波数比を検出する周波数比検出手段と、
この検出された周波数比に基づいて、前記周波数比信号として採り得る値の許容範囲を制限する周波数比信号制限手段と
を有することを特徴とするサンプリング周波数変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル音声信号のサンプリング周波数の変換に用いて好適なサンプリング周波数変換装置に関する。
【背景技術】
【０００２】
近年、音声信号の記録／再生装置、編集装置、効果装置等はデジタル化されているものが多いが、これらの機器に用いられるサンプリング周波数は異なるため、サンプリング周波数を変換するための種々の装置が提案されている。例えば、特許文献１にあっては、入力サンプリング周期毎にＦＩＦＯバッファに入力データのサンプリング値を書き込み、それとは非同期の出力サンプリング周期毎に該ＦＩＦＯバッファを読み出すことにより、サンプリング周波数を変換する技術が開示されている。ここで、ＦＩＦＯバッファの読み出しアドレスはほぼ入力サンプリング周期毎に歩進するため、出力サンプリング周波数が入力サンプリング周波数よりも高い場合には、同一のサンプル値が続けて２回読み出される場合もある。そこで、同文献においては、ＦＩＦＯバッファから読み出されたサンプリング値に対して補間処理を施すことにより、滑らかな出力データを得る技術が開示されている。
【０００３】
また、特許文献２にあっては、入力サンプリング周期毎にＦＩＦＯバッファにサンプリング値を書き込み、出力サンプリング周期の「１／８」のオーバーサンプリング周期毎に該ＦＩＦＯバッファを読み出し、読み出された一連のサンプリング結果に対して畳込み演算を施すことによって出力データを得る技術が開示されている。これら特許文献１，２に開示された技術は入力と出力のサンプリング周波数に１０％程度の違いしかない場合の技術であるが、複数種類のサンプリング周波数に対応可能なサンプリング周波数変換装置が特許文献３に開示されている。同文献の技術は、入力データを「２倍」にオーバーサンプリングする段階と、その結果に対して「147/160」、「160/147」あるいは「1/1」の何れかの変換比で周波数変換を行う段階と、その周波数変換結果に対してローパスフィルタリングを施す段階と、このフィルタリング結果に対して必要に応じて「1/2」または「1/3」のダウンサンプリングを施す段階とから成る。そして、各段階の変換比あるいはダウンサンプリング比を切り替えることによって、96kHz、88.2kHz、48kHz、44.1kHzの相互間のサンプリング周波数変換を行うことができる。
【０００４】
【特許文献１】特開平１１−０５５０７５号公報
【特許文献２】特開平１１−０５５０７６号公報
【特許文献３】特開平１１−０１７４９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、特許文献３記載の技術においても、入出力サンプリング周波数は予め定められた数通りの組み合わせしか許容されず、そこから僅かに外れるような任意の入出力サンプリング周波数に対する変換処理を行うことは不可能であった。さらに、同文献記載の技術では、入出力サンプリング周波数の何れかに「揺らぎ」が生じた場合に、これに対応することができない。このため、特許文献３のサンプリング周波数変換装置の前後に、特許文献１，２に示されるような「揺らぎ」を吸収するための装置を別途設ける必要があった。
この発明は上述した事情に鑑みてなされたものであり、任意の入出力サンプリング周波数に対応して変換処理を行えるサンプリング周波数変換装置を提供することを第一の目的としている。また、サンプリング周波数の揺らぎに独自に対応できるサンプリング周波数変換装置を提供することを第二の目的としている。
【課題を解決するための手段】
【０００６】
上記課題を解決するため本発明にあっては、下記構成を具備することを特徴とする。なお、括弧内は例示である。
請求項１記載のサンプリング周波数変換装置にあっては、入力データ（Ｄin）のサンプリングタイミングに同期する入力クロック（ＣＫin）と、出力データ（Ｄout）のサンプリングタイミングに同期するとともに前記入力クロック（ＣＫin）には同期しない出力クロック（ＣＫout）とに基づいて、該入力クロック（ＣＫin）の入力サンプリング周波数（Ｆin）と該出力クロック（ＣＫout）の出力サンプリング周波数（Ｆout）の比に対応した乗数ＭＰを決定する乗数決定手段（１８５）と、受信した前記出力クロック（ＣＫout）を前記乗数ＭＰ倍に逓倍することにより、前記入力クロック（ＣＫin）に同期しないオーバーサンプリングクロック（ＣＫover）を発生するオーバーサンプリングクロック発生手段（１７０）と、前記入力クロック（ＣＫin）と前記オーバーサンプリングクロック（ＣＫover）とに基づいて、前記入力サンプリング周波数（Ｆin）の「１／２」倍以上の信号成分を除去しつつ前記入力データ（Ｄin）を非同期サンプリング周波数変換することにより、前記オーバーサンプリングクロック（ＣＫover）に同期したオーバーサンプリング信号（ＰＤmid）を出力するオーバーサンプリング手段（２００，１２０，１３０，１４０，１５２〜１５６）と、前記オーバーサンプリング周波数（Ｆover）の「１／（ＭＰ・２）」倍以上の信号成分を除去しつつ、該オーバーサンプリング信号（ＰＤmid）を「１／ＭＰ」にダウンサンプリングすることにより、前記出力クロック（ＣＫout）に同期した前記出力データ（Ｄout）を出力するダウンサンプリング手段（１５８）とを具備することを特徴とする。
さらに、請求項２記載の構成にあっては、請求項１記載のサンプリング周波数変換装置において、前記乗数決定手段は、前記入力クロック（ＣＫin）に基づいて、前記入力サンプリング周波数（Ｆin）を計測する入力サンプリング周波数計測手段（１８１）と、前記出力クロック（ＣＫout）に基づいて、前記出力サンプリング周波数（Ｆout）を計測する出力サンプリング周波数計測手段（１８６）と、計測された前記入力サンプリング周波数（Ｆin）および前記出力サンプリング周波数（Ｆout）が複数の周波数帯域のうち各々何れの帯域に属するかを判定する判定手段（１８２，１８７）とを備えており、この判定された帯域に基づいて、前記乗数ＭＰを決定していることを特徴とする。
また、請求項３記載のサンプリング周波数変換装置にあっては、入力データ（Ｄin）のサンプリングタイミングに同期する入力クロック（ＣＫin）と、出力データ（Ｄout）のサンプリングタイミングに同期するとともに前記入力クロック（ＣＫin）には同期しない出力クロック（ＣＫout）とに基づいて、該入力クロック（ＣＫin）の入力サンプリング周波数（Ｆin）と該出力クロック（ＣＫout）の出力サンプリング周波数（Ｆout）の比に対応した乗数ＭＰを決定する乗数決定手段（１８５）と、受信した前記出力クロック（ＣＫout）を前記乗数ＭＰ倍に逓倍することにより、前記入力クロック（ＣＫin）には同期しないオーバーサンプリングクロック（ＣＫover）を発生するオーバーサンプリングクロック発生手段（１７０）と、前記入力データ（Ｄin）を順次記憶するＦＩＦＯバッファ（２０６）と、周波数比信号（Delta）を前記オーバーサンプリングクロック（ＣＫover）毎に累積するとともに、その累積結果が所定条件を満たす毎に、前記ＦＩＦＯバッファ（２０６）に書き込まれた入力データを順次読み出す読出手段（２０４，２１８，２２０）と、前記読出手段により読み出された入力データ（ＰＤ１）に対し、前記オーバーサンプリングクロック（ＣＫover）毎に、前記累積結果に基づく非同期サンプリング周波数変換を施し、前記オーバーサンプリングクロック（ＣＫover）に同期したオーバーサンプリング信号（ＰＤmid）を出力するオーバーサンプリング手段（２００，１２０，１３０，１４０，１５２〜１５６）と、前記オーバーサンプリング周波数（Ｆover）の「１／（ＭＰ・２）」倍以上の信号成分を除去しつつ、該オーバーサンプリング信号（ＰＤmid）を「１／ＭＰ」にダウンサンプリングすることにより、前記出力クロック（ＣＫout）に同期した前記出力データ（Ｄout）を出力するダウンサンプリング手段（１５８）と、前記ＦＩＦＯバッファ（２０６）に既に書き込まれ前記読出手段によって未だ読み出されていないデータ数に基づいて前記周波数比信号（Delta）を増減する周波数比信号調節手段（２１０，２１２，２１６）と、前記入力クロック（ＣＫin）と前記出力クロック（ＣＫout）とに基づいて、前記入力サンプリング周波数（Ｆin）と前記出力サンプリング周波数（Ｆout）の周波数比を検出する周波数比検出手段（１８４）と、この検出された周波数比に基づいて、前記周波数比信号（Delta）として採り得る値の許容範囲を制限する周波数比信号制限手段（１８３，２１４）とを有することを特徴とする。
【発明の効果】
【０００７】
このように、入出力サンプリング周波数に基づいて、出力サンプリング周波数とオーバーサンプリング周波数との比である乗数ＭＰを決定する構成によれば、任意の入出力サンプリング周波数に対して最適なオーバーサンプリング周波数を指定することができる。さらに、オーバーサンプリング信号を、前記乗数ＭＰに応じたフィルタ係数によってフィルタリングすることにより、乗数ＭＰとして採り得る値の数と同数の組数だけフィルタ係数を準備しておけばよいから、フィルタ係数を記憶するためのメモリ容量を小さくすることができる。
【０００８】
また、入力サンプリング周波数および出力サンプリング周波数の周波数比に基づいて、周波数比信号として採り得る値の許容範囲を制限する構成によれば、入出力サンプリング周波数が大幅に変化したとき、サンプリング周波数変換動作をその変化に迅速に追従させることができる。
【発明を実施するための最良の形態】
【０００９】
1．実施例の構成
1．1．全体構成
次に、本発明の一実施例のサンプリング周波数変換装置の全体構成を図１を参照し説明する。
このサンプリング周波数変換装置には、図示せぬ入力側の機器よりシリアルデータである入力データＤinと、この入力データＤinのビット周期毎に立ち上がるビットクロックｂＣＫinと、サンプリング周期毎に立ち上がる入力クロックＣＫinとが供給される。また、図示せぬ出力側の機器より、出力データＤoutのビット周期毎に立ち上がるビットクロックｂＣＫoutと、サンプリング周期毎に立ち上がる出力クロックＣＫoutとが供給される。サンプリング周波数変換装置は、これらの信号等に基づいて、ビットクロックｂＣＫoutに同期するシリアルデータである出力データＤoutを出力するものである。ここで、入力側の機器と出力側の機器はそれぞれ独自に生成したサンプリング周波数に基づいて音声信号を処理しており、この入力クロックＣＫinと出力クロックＣＫoutとは同期していない。
【００１０】
図１において１１０はシリアル・パラレル変換器であり、この入力データＤinをパラレルデータＰＤinに変換する。１７０はオーバーサンプリングクロック発生器であり、出力クロックＣＫoutを逓倍することにより、出力サンプリング周波数ＦoutのＭＰ倍（乗数ＭＰは「２」，「４」または「８」）のオーバーサンプリング周波数Ｆoverを有するオーバーサンプリングクロックＣＫoverを発生する。なお、ビットクロックｂＣＫoutが出力クロックＣＫoutの「８ｎ」（ｎは自然数）倍の周波数を有しているのであれば、ビットクロックｂＣＫoutを分周することによりオーバーサンプリングクロックＣＫoverを生成することが可能である。
【００１１】
なお、この明細書では、２つの信号の周期が完全に一致するときに両信号を「同期する」といい、一方の信号の周期が他方の信号の周期に対して、安定した有理数倍であるときに両信号が「準同期する」と呼ぶ。従って、上述したクロックＣＫoverは、出力クロックＣＫoutに準同期するクロックである。
【００１２】
１８０は変換制御部であり、入力クロックＣＫinと出力クロックＣＫoutとに基づいて、両者のサンプリング周波数Ｆin，Ｆoutを計測し、上記乗数ＭＰ等を算出する。２００はＦＩＦＯ＆ＰＬＬ回路であり、パラレルデータＰＤinを若干遅延させて成るデータＰＤ１と、クロックＣＫoverの各サンプルタイミングが入力クロックＣＫinに対して有する位相差である位相信号ＰＨと、入力クロックＣＫinとほぼ同一の周波数を有し、立ち上がりタイミングがクロックＣＫoverに同期したシフト信号ＳＨとを出力する。１３０は第１フィルタであり、データＰＤ１の不要帯域を除去する不要帯域のフィルタリング処理と、入力クロックＣＫinに同期したデータを出力クロックＣＫoutに準同期したデータに変換する非同期変換処理とを行いつつ、そのサンプリング周波数をＦoverにオーバーサンプリングし、その結果をデータＰＤmidとして出力する。１２０は第１係数メモリであり、位相信号ＰＨに基づいて、クロックＣＫover毎に第１フィルタ１３０のフィルタ係数を決定する。
【００１３】
１５０は第２フィルタであり、データＰＤmidが有する周波数帯域を、出力データＤoutのサンプリング周波数Ｆoutによって再現できる範囲に狭めるフィルタリング処理を行い、そのフィルタリング結果のダウンサンプリングを行うことによって周波数Ｆoutをサンプリング周期とするパラレルデータＰＤoutを出力する。１４０は第２係数メモリであり、乗数ＭＰに応じて、第２フィルタ１５０のフィルタ係数を決定する。１６０はパラレル・シリアル変換器であり、パラレルデータＰＤoutをシリアルデータである出力データＤoutに変換する。
【００１４】
1．2．変換制御部１８０
以下、図１における各構成要素の詳細構成を説明する。まず変換制御部１８０の構成を図２を参照し説明する。
図２において１８１はＦin計測部であり、入力クロックＣＫinの周期を計測することにより、その周波数である入力サンプリング周波数Ｆinを算出する。同様に、１８６はＦout計測部であり、出力クロックＣＫoutの周期を計測することにより、その周波数である出力サンプリング周波数Ｆoutを算出する。１８２はＧin判定部であり、入力サンプリング周波数Ｆinが「グループ１（６０kＨz未満）」「グループ２（６０kHz以上１２０kＨz未満）」、または「グループ３（１２０kHz以上）」の何れに属するかを判定し、判定したグループの番号を「入力グループＧin」として出力する。同様に、１８７はＧout判定部であり、出力サンプリング周波数Ｆoutが上記何れのグループに属するかを判定し、判定したグループの番号を「出力グループＧout」として出力する。
【００１５】
１８５は乗数ＭＰ決定部であり、判定された入出力グループＧin，Ｇoutに基づいて、以下の要領にて乗数ＭＰを決定する。
(１)Ｇin＝１であれば、乗数ＭＰ＝２。
(２)Ｇin＝２のとき、
Ｇout＝１であれば乗数ＭＰ＝４、
Ｇout＝２または３であれば乗数ＭＰ＝２。
(３)Ｇin＝３のとき、
Ｇout＝１であれば乗数ＭＰ＝８、
Ｇout＝２であれば乗数ＭＰ＝４、
Ｇout＝３であれば乗数ＭＰ＝２。
【００１６】
換言すれば、入出力サンプリング周波数Ｆin，Ｆoutが同程度、または出力サンプリング周波数Ｆoutが高い場合には乗数ＭＰが「２」に設定され、周波数Ｆinが周波数Ｆoutよりも高い場合には、その度合いに応じて乗数ＭＰが高い値に設定される。これは、元々入力データＤinが有している帯域幅をオーバーサンプリング時においても確保するため、オーバーサンプリング周波数Ｆoverを入力サンプリング周波数Ｆinよりも充分高い値に設定する必要があるためである。１８４は周波数比算出部であり、周波数Ｆin，Ｆoutの周波数比Ｆin／Ｆoutを算出する。
【００１７】
ところで、後述するＦＩＦＯ＆ＰＬＬ回路２００においては、「周波数比信号Delta」なる信号が用いられる。この周波数比信号Deltaは、Ｆin／Ｆover＝Ｆin／（Ｆout×ＭＰ）とほぼ等しい値を有するが、フィードバック制御により周波数Ｆin，Ｆoutの「揺らぎ」を吸収しつつ求められる値であり、単に上記周波数比Ｆin／Ｆoutを「ＭＰ」で除算した値とは異なる。この周波数比信号Deltaは、周波数ＦinまたはＦoutの変動に追従して自動的に変化するが、単なるフィードバック制御のみによって周波数比信号Deltaを収束させようとすると、周波数ＦinまたはＦoutが大幅に変動したときにその変動速度に収束速度が追従しきれない場合も考えられる。そこで、周波数比信号Deltaの収束を早めるためには、その上限値および下限値を妥当な範囲に限定しておくことが望ましい。そこで、変換制御部１８０においては、出力レート制限値発生部１８３が設けられ、ここにおいて周波数比信号Deltaの上限値ＬＨおよび下限値ＬＬが以下の式により求められる。
上限値ＬＨ＝Ｆin／（Ｆout×ＭＰ）＋α、
下限値ＬＬ＝Ｆin／（Ｆout×ＭＰ）−α
但し、「α＝４×２-11」である。
【００１８】
1．3．ＦＩＦＯ＆ＰＬＬ回路２００
次に、ＦＩＦＯ＆ＰＬＬ回路２００の構成を図３を参照し説明する。
図において２０４はカウンタであり、「０」〜「７」の範囲で入力クロックＣＫinを循環的にカウントする。２０６はＦＩＦＯバッファであり、書き込みおよび読み出しを独立に制御できる「８」ワードのＲＡＭによって構成されている。ＦＩＦＯバッファ２０６に対しては、上記シリアル・パラレル変換器１１０からのパラレルデータＰＤinが書込みデータwdtとして供給され、カウンタ２０４のカウント結果が書込みアドレスwadとして供給され、入力クロックＣＫinが書込みイネーブル信号weとして供給される。従って、ＦＩＦＯバッファ２０６の各アドレス「０」〜「７」には、入力クロックＣＫinに同期して、データＰＤinが循環的に書き込まれてゆくことになる。
【００１９】
また、２０２はカウンタであり、ＦＩＦＯバッファ２０６の読出しアドレスradを歩進させるためのシフト信号ＳＨ（詳細は後述する）が供給され、「０」〜「７」の範囲で該シフト信号ＳＨを循環的にカウントする。このカウント結果は、読出しアドレスradとしてＦＩＦＯバッファ２０６に供給され、ＦＩＦＯバッファ２０６からは、当該アドレスに格納されている内容がデータＰＤ１として常時出力されることになる。ＦＩＦＯバッファ２０６のＦＩＦＯ動作のため、カウンタ２０４は書込みアドレスwadが読出しアドレスradを追い越さないよう、また、カウンタ２０２は読出しアドレスradが書込みアドレスwadを追い越さないよう、それぞれカウント動作が制限されている。
【００２０】
２０８は減算器であり、カウンタ２０２，２０４のカウント結果の差、すなわち「“８＋wad−rad”を“８”で除算したときの余り」を差分データＳ208として出力する。この差分データＳ208は、ＦＩＦＯバッファ２０６に書き込まれたデータＰＤinのうち未だデータＰＤ１として出力されていないデータの数であり、減算によらず１つのカウンタで生成することもできる。２１０は微調整テーブルであり、差分データＳ208に基づいて、以下の微調整値Ｓ210を出力する。なお、微調整値Ｓ210を算出する意義については後述する。
Ｓ208＝０のときＳ210＝−３×２-32、Ｓ208＝１のときＳ210＝−２×２-32、
Ｓ208＝２のときＳ210＝−１×２-32、Ｓ208＝３または４のときＳ210＝０
Ｓ208＝５のときＳ210＝＋１×２-32、Ｓ208＝６のときＳ210＝＋２×２-32、
Ｓ208＝７のときＳ210＝＋３×２-32。
【００２１】
２１２は全加算器であり、ここで周波数比信号Deltaと微調整値Ｓ210とが加算される。全加算器２１２は「３２」ビット幅を有し、上位から第ｎビット（ｎ＝１〜３２）が「２-n」の位を表す固定小数点方式の加算器である。２１４はリミット回路であり、該全加算器２１２の加算結果を、「上限値ＬＨ以下、かつ、下限値ＬＬ以上」の範囲に制限する。換言すれば、全加算器２１２の加算結果が上限値ＬＨを超えるとリミット回路２１４からは上限値ＬＨが出力され、加算結果が下限値ＬＬ未満になればリミット回路２１４からは下限値ＬＬが出力され、加算結果が「上限値ＬＨ以下、かつ、下限値ＬＬ以上」であれば当該加算結果がそのまま出力される。２１６は２段のラッチ回路であり、オーバーサンプリングクロックＣＫoverの立上がりで該リミット回路２１４の出力信号をラッチし、ラッチした結果をその直後のクロックＣＫoverの立下がりで新たな周波数比信号Deltaとして出力する。
【００２２】
２１８は全加算器であり、全加算器２１２と同様に構成され、周波数比信号Deltaと位相信号ＰＨ（詳細は後述する）とを加算する。全加算器２１８の最上位桁は「２-1」の桁であるから、加算結果のうち「２0」の位に繰り上がった部分はキャリー信号、すなわち上記シフト信号ＳＨとして出力される。そして、加算結果のうち「２-1」の桁以下の部分は、加算結果Ｓ218として出力される。２２０は２段のラッチ回路であり、クロックＣＫoverの立上がりで加算結果Ｓ218をラッチし、その結果をその直後のクロックＣＫoverの立下がりで新たな位相信号ＰＨとして出力する。
【００２３】
1．4．第１係数メモリ１２０および第１フィルタ１３０
次に、第１フィルタ１３０の構成を図４を参照し説明する。図において１３２−０〜１３２−２３は直列に接続された「２４」個の２段のラッチ回路であり、シフト信号ＳＨが出力されているタイミングに各入力端に供給されたデータをラッチし、その結果をそのシフト信号ＳＨの立下がり以降に出力する。また、初段のラッチ回路１３２−０にはデータＰＤ１が供給される。従って、ラッチ回路１３２−０〜１３２−２３には、シフト信号ＳＨの周期毎に過去「２４」サンプルのデータＰＤ１が記憶されることになる。１３４−０〜１３４−２３は乗算器であり、これら過去「２４」サンプルのデータＰＤ１に対して各々係数Ｃ０〜Ｃ２３を乗算する。１３６−１〜１３６−２３は加算器であり、乗算器１３４−０〜１３４−２３における乗算結果を加算し、その結果をデータＰＤmidとして出力する。
【００２４】
一方、第１係数メモリ１２０には、上記係数Ｃ０〜Ｃ２３を「１組の係数群」として、「４０９６（＝２12）組の係数群」を出力するためのデータが記憶されている。この係数群は、第１フィルタ１３０でデータＰＤ１のサンプリング周波数をＦinからＦoutに変換する際に、元のデータＰＤ１が有する信号帯域以上の周波数帯域の成分を減衰させるようなローパスフィルタ特性を有する係数群である。そして、第１係数メモリ１２０には、オーバーサンプリングクロックＣＫover毎に位相信号ＰＨの上位１２ビットがアドレス信号として供給される。従って、位相信号ＰＨが第１係数メモリ１２０供給されると、「Ｆin／２」以上の周波数帯域を減衰させる周波数特性の係数カーブをクロックＣＫoverの周期でサンプリングした「４０９６組」の係数群の中から、位相信号ＰＨに対応する１組の係数群が選択され、該係数群が第１フィルタ１３０に供給されるのである。
【００２５】
ここで、第１係数メモリ１２０には、サンプリング周波数ＦinとＦoverの組み合わせ毎に「４０９６組」の係数群を別個に記憶するようにしてもよいが、上記係数カーブのデータを１セットだけ記憶しておき、その時間軸をサンプリング周波数ＦinとＦoverによりスケーリングするようにしてもよい。かかる構成においても、本実施例と同様に、アドレス信号で参照できる「４０９６組」の係数群を生成することができるからである。なお、この係数群ないし係数カーブは、例えばＳＩＮＣ関数（sin(x)/x）に窓関数を施したもの、あるいはラグランジェ関数等、種々の関数に基づく係数群ないし係数カーブであってよい。
【００２６】
ところで、ラッチ回路１３２−０〜１３２−２３に格納されているデータはシフト信号ＳＨ毎にシフトされるが、係数Ｃ０〜Ｃ２３は各クロックＣＫover毎の位相信号ＰＨに基づいて与えられる。このクロックＣＫover毎の畳み込み演算により、サンプリング周波数ＦinのデータＰＤ１は、サンプリング周波数ＦoverのデータＰＤmidに変換される。なお、上述したようにクロックＣＫoverは出力クロックＣＫoutに準同期したクロックであるので、このデータＰＤmidは既に出力クロックＣＫoutに準同期したデータになっている。
【００２７】
1．5．第２係数メモリ１４０および第２フィルタ１５０
次に、第２フィルタ１５０の構成を図５を参照し説明する。
図において１５２−０〜１５２−８０は直列に接続された「８１」個の２段のラッチ回路であり、クロックＣＫoverの立上がりで各入力端に供給されたデータをラッチし、その結果を直後のクロックＣＫoverの立下がりで出力する。また、初段のラッチ回路１３２−０にはデータＰＤmidが供給される。従って、ラッチ回路１５２−０〜１５２−８０には、クロックＣＫoverの周期毎に過去「８１」サンプルのデータＰＤmidが記憶されることになる。１５４−０〜１５４−８０は乗算器であり、これら過去「８１」サンプルのデータＰＤmidに対して各々係数Ｋ０〜Ｋ８０を乗算する。１５６−１〜１５６−８０は加算器であり、乗算器１５４−０〜１５４−８０における乗算結果を加算し、その結果をデータＰＤ２として出力する。
【００２８】
１５８はダウンサンプラであり、データＰＤ２のサンプリング周波数を「Ｆover／ＭＰ」すなわち出力サンプリング周波数Ｆoutに変換し、その結果をデータＰＤoutとして出力する。なお、乗算器１５４−０〜１５４−８０および加算器１５６−１〜１５６−８０における演算は各クロックＣＫover毎に実行する必要はなく、クロックＣＫoverに対して「ＭＰ回に１回」だけ演算を行えば充分である。これは、仮にその他のタイミングにおける演算を実行したとしても、演算結果はダウンサンプラ１５８によって破棄されるからである。
【００２９】
ところで、第２係数メモリ１４０には、上記係数Ｋ０〜Ｋ８０を「１組の係数群」として、「４組の係数群」が記憶されている。第１の係数群は「Ｆin＞ＦoutであってＭＰ＝２」のときに選択され、第２の係数群は「Ｆin＞ＦoutであってＭＰ＝４」のときに選択され、第３の係数群は「Ｆin＞ＦoutであってＭＰ＝８」のときに選択され、第４の係数群は「Ｆin＜Ｆout」のときに選択される。ここで、第１〜第３の係数群は、データＰＤmidが有する信号帯域のうち出力サンプリング周波数Ｆoutによって表現できない範囲、すなわち「Ｆout／２」＝「Ｆover／（ＭＰ・２）」以上の信号帯域をカット（減衰）するように設定されている。これは、出力データＤoutにおける折り返し雑音を防止するためである。このようにして、データＰＤmidと係数Ｋ０〜Ｋ８０の畳み込み演算により、信号帯域が制限されたデータＰＤ２が生成される。
【００３０】
一方、第４の係数群は、第２フィルタ１５０がスルーの特性を有するように設定されている。具体的には係数Ｋ０〜Ｋ８０のうち他の係数群の場合の群遅延と対応する何れか一の係数が「１」であって他の係数が全て「０」になるように設定されている。これは、出力サンプリング周波数Ｆoutが入力サンプリング周波数Ｆinよりも高い場合には、データＰＤmidの周波数帯域（これは元々の入力データＤinの周波数帯域に等しい）は、全て出力データＤoutの周波数帯域に含めることができる。かかる場合には、フィルタリング処理を行うとかえって出力データＤoutの品質が劣化するため、第２フィルタ１５０の特性をスルーにすることが望ましいためである。なお、この第４の係数群に関しては、それが記憶されていなくても容易に生成可能であるので、必ずしも第２係数メモリに記憶しなくてもよい。あるいは、「Ｆin＜Ｆout」のときに、第４の係数群を生成する代りに第２フィルタ自体をバイパスするようにしてもよい。
【００３１】
2．実施例の動作
2．1．通常動作
次に、本実施例の動作を説明する。ここでは、一例として、入力サンプリング周波数Ｆinが「３０ｋＨｚ」であって出力サンプリング周波数Ｆoutが「５０ｋＨｚ」であった場合の例を説明する。まず、入出力クロックＣＫin，ＣＫoutが変換制御部１８０に供給されると、Ｆin計測部１８１およびＦout計測部１８６において両周波数Ｆin，Ｆoutが計測される。この例においては周波数Ｆin，Ｆoutは何れも「入力グループＧin＝１（６０ｋＨｚ未満）」に属するから、乗数ＭＰ決定部１８５においては乗数ＭＰが「２」に決定される。また、「Ｆin／Ｆover＝Ｆin／（Ｆout・ＭＰ）＝０．３」であるから、出力レート制限値発生部１８３からは上限値ＬＨとして「０．３＋α」および下限値ＬＬとして「０．３−α」が出力される。また、オーバーサンプリングクロック発生器１７０においては、周波数Ｆoutを「２」逓倍した「周波数Ｆover＝１００ｋＨｚ」のクロックＣＫoverが出力される。
【００３２】
ところで、ＦＩＦＯ＆ＰＬＬ回路２００（図３）においては、回路の起動時に全てのラッチ回路の記憶値が「０」にリセットされる。従って、全加算器２１２の出力値は「０」に近い値になるが、その値はリミット回路２１４において下限値ＬＬである「０．３−α」に変換され、この「０．３−α」が周波数比信号Deltaの初期値としてラッチ回路２１６にラッチされる。これにより、全加算器２１８の一入力端には、クロックＣＫover毎にほぼ「０．３」づつの値が供給される。そして、全加算器２１８の加算結果Ｓ218はクロックＣＫover毎にラッチ回路２２０にラッチされ、そのラッチされた値である位相信号ＰＨは再び全加算器２１８の他入力端に供給される。
【００３３】
これにより、クロックＣＫover毎にほぼ「０．３」づつ累積された累積結果の「小数部」が位相信号ＰＨとしてラッチ回路２２０から出力されるとともに、累積結果において「２0＝１」の位への繰り上がりが生じる毎にシフト信号ＳＨが出力されることになる。また、カウンタ２０２，２０４においてはシフト信号ＳＨおよび入力クロックＣＫin数が循環的にカウントされ、そのカウント結果である読出しアドレスradおよび書込みアドレスwadがＦＩＦＯバッファ２０６に供給されるとともに、減算器２０８を介して両者の差分である差分データＳ208が出力される。
【００３４】
ここで、上記ＦＩＦＯ＆ＰＬＬ回路２００内の各信号の関係を図６を参照し説明する。同図に示すように、入力クロックＣＫinの「１」周期においてクロックＣＫoverが「３」回または「４」回立ち上がる。そして、シフト信号ＳＨはクロックＣＫoverに同期して「３」または「４」周期毎に出力される。ここで、周波数ＦinおよびＦoutがともに安定しており、かつ、周波数比信号Deltaが「Ｆin／Ｆover」に完全に一致していたと仮定すると、シフト信号ＳＨの平均周波数は入力サンプリング周波数Ｆinに一致する。かかる場合には、読出しアドレスradおよび書込みアドレスwadの更新速度の平均値も一致するから、差分データＳ208はある二つ値（図示の例では「３」および「４」）を交互に繰り返すことになる。
【００３５】
また、位相信号ＰＨは、クロックＣＫover毎に変化する階段波状の波形を有しているが、その変化点（黒丸印）は、破線で示す鋸歯状波ＰＨ’上の点になる。位相信号ＰＨは、この鋸歯状波ＰＨ’の立下がりタイミング（ｔ0，ｔ1，ｔ2等）を基準タイミングとして、クロックＣＫoverが発生した時の位相を示す信号になる。
【００３６】
次に、第１フィルタ１３０および第２フィルタ１５０等の動作を図７を参照し説明する。
同図(a)は入力データＤinの周波数スペクトルを示す。入力データＤinの入力サンプリング周波数Ｆinは「３０kＨz」であるから、入力データＤinの原信号の周波数スペクトルは「０〜１５kＨz」に抑えられている。そして、原信号が周波数Ｆinでサンプリングされることによって、図示のように「１５〜３０kＨz」のスペクトル成分が発生する。なお、入力データＤinのスペクトル成分は、さらに上の帯域にも存在するが、図上では省略されている。次に、同図(b)は、第１フィルタ１３０により、データＰＤ１の信号帯域を周波数Ｆinの半分の「１５kＨz」以下に帯域制限しつつ、出力クロックＣＫoutに準同期した「周波数Ｆover＝１００kＨz」のクロックＣＫoverでオーバーサンプリングして得られたデータＰＤmidの周波数スペクトルを示す。このデータＰＤmidにおいては、原信号の「０〜１５kＨz」のスペクトル成分に対応して、「８５〜１００kＨz」のスペクトル成分が発生している。
【００３７】
次に、今回の例において第２フィルタ１５０に適用されるフィルタ特性を同図(c)に示す。上述したように、「Ｆin＜Ｆout」である場合は、スルーの特性を有する第４の係数群が第２フィルタ１５０に適用される。このため、同図(d)に示すように、データＰＤ２の周波数スペクトルはデータＰＤmidの周波数スペクトルに一致する。そして、ダウンサンプラ１５８によってデータＰＤ２がダウンサンプリングされると、その結果であるデータＰＤoutにおいては、原信号の「０〜１５kＨz」のスペクトル成分に対応して、「３５〜５０kＨz」のスペクトル成分が発生する。これをシリアルデータに変換した出力データＤoutにおいても、スペクトル成分は同様である。
【００３８】
次に、周波数Ｆin，Ｆoutの他の組み合わせの例として、Ｆin＝「５０kＨz」、Ｆout＝「３４kＨz」を適用した場合のフィルタ１３０，１５０等の動作を図８を参照し説明する。同図(a)は入力データＤinの周波数スペクトルを示す。入力データＤinの原信号の周波数スペクトルは「０〜２５kＨz」に抑えられており、原信号が周波数Ｆinでサンプリングされることによって、図示のように「２５〜５０kＨz」のスペクトル成分が発生する。ここで、周波数Ｆin，Ｆoutは共に「６０kＨz未満」であるから乗数ＭＰは「２」、オーバーサンプリング周波数Ｆoverは「６８kＨz」に設定される。同図(b)は、第１フィルタ１３０により、データＰＤ１の信号帯域を周波数Ｆinの半分の「２５kＨz」以下に帯域制限しつつ、出力クロックＣＫoutに準同期した「周波数Ｆover＝６８kＨz」のクロックＣＫoverでオーバーサンプリングして得られたデータＰＤmidの周波数スペクトルを示す。このデータＰＤmidにおいては、原信号の「０〜２５kＨz」のスペクトル成分に対応して、「４３〜６８kＨz」のスペクトル成分が発生している。
【００３９】
次に、今回の例において第２フィルタ１５０に適用されるフィルタ特性を同図(c)に示す。上述したように、「Ｆin＞Ｆout」である場合は、乗数ＭＰに応じたフィルタ特性が適用される。そして、乗数ＭＰが「２」である場合には、「Ｆover／４〜Ｆover・（３／４）」（今回の例においては１７〜５１kＨz）の帯域をカットするように係数Ｋ０〜Ｋ８０が設定される。従って、データＰＤmidが元々有していた周波数成分のうち、「１７〜２５kＨz」および「４３〜５１kＨz」の部分はカットされ、その結果が同図(d)のデータＰＤ２として出力されることになる。そして、ダウンサンプラ１５８によってデータＰＤ２がダウンサンプリングされると、その結果であるデータＰＤoutにおいては、再現可能な「０〜１７kＨz」のスペクトル成分に対応して、「１７〜３４kＨz」のスペクトル成分が発生する。これをシリアルデータに変換した出力データＤoutにおいても、スペクトル成分は同様である。
【００４０】
なお、周波数Ｆin，Ｆoutが他の組み合わせであった場合には、乗数ＭＰが「４」または「８」に設定されうる。ここで、乗数ＭＰが「４」であった場合には「Ｆover／８〜Ｆover・（７／８）」の帯域をカットするように係数Ｋ０〜Ｋ８０が設定され、乗数ＭＰが「８」であった場合には「Ｆover／１６〜Ｆover・（１５／１６）」の帯域をカットするように係数Ｋ０〜Ｋ８０が設定される。これにより、出力データＤoutにおける折り返し雑音が抑制される。
【００４１】
2．2．周波数Ｆin，Ｆoutに変動が生じた場合の動作
次に、周波数ＦinまたはＦoutに変動が生じた場合の動作を説明する。
図６の例においては、差分データＳ208は「３」または「４」を交互に繰り返している。かかる場合には、微調整テーブル２１０が出力する微調整値Ｓ210は常に「０」であるため、周波数比信号Deltaに変化は生じない。しかし、ここで周波数Ｆinが若干低下し、あるいは周波数Ｆoutが若干上昇したと仮定すると、書込みアドレスwadの変化速度が読出しアドレスradの変化速度よりも相対的に遅くなるため、差分データＳ208が「２」，「１」または「０」に低下する。かかる場合、微調整テーブル２１０においては、差分データＳ208の値「２」，「１」または「０」に対応して、負値（「−１×２-32」、「−２×２-32」または「−３×２-32」）の微調整値Ｓ210が出力される。
【００４２】
従って、全加算器２１２における加算結果すなわち周波数比信号Deltaは、クロックＣＫoverの「１」周期毎に微調整値Ｓ210相当数づつ小さくなるから、全加算器２１８においてシフト信号ＳＨが発生する頻度が徐々に下がってゆく。これにより、読出しアドレスradの変化速度が徐々に低くなり、やがて読出しアドレスradおよび書込みアドレスwadの変化速度が均衡するようになる。逆に、周波数Ｆinが若干上昇し、または周波数Ｆoutが若干低下した場合においては、差分データＳ208が「５」，「６」または「７」に上昇するから、正値（「＋１×２-32」、「＋２×２-32」または「＋３×２-32」）の微調整値Ｓ210が出力される。これにより、周波数比信号Deltaが時間の経過とともに大きくなり、読出しアドレスradの変化速度が徐々に高くなり、やがて読出しアドレスradおよび書込みアドレスwadの変化速度が均衡するようになる。
【００４３】
また、周波数ＦinまたはＦoutが、微調整テーブル２１０によって調整可能な範囲を外れて大幅に変化する場合もありうる。かかる場合には、周波数Ｆin，Ｆoutの実測値に基づいて、周波数比信号Deltaが略正しい値（上限値ＬＨまたは下限値ＬＬのうち一方）に直ちに設定される。そして、このように周波数比信号Deltaが上限値ＬＨまたは下限値ＬＬのうち一方に設定された後は、周波数比信号Deltaが最適な値になるように、差分データＳ208に基づく通常のフィードバック制御が行われる。
【００４４】
このように、本実施例によれば、周波数ＦinまたはＦoutが大幅に変動した場合には、周波数比信号Deltaは周波数比Ｆin／Ｆoverの実際値に近い値に直ちに設定されるから、全加算器２１２等によるフィードバック制御が開始される以前においても書込みアドレスwadおよび読出しアドレスradの変化速度にそれほど大きな差異が生じない。これにより、例えば書込みアドレスwadまたは読出しアドレスradのうち一方が他方に追いついてしまうような状態を極力抑制することができ、周波数ＦinまたはＦoutに変動が生じた場合における信号品質の劣化を抑制することができるのである。
【００４５】
3．変形例
本発明は上述した実施例に限定されるものではなく、例えば以下のように種々の変形が可能である。
(1)上記実施例のフィルタ１３０，１５０におけるタップ数（ラッチ回路１３２−０〜１３２−２３およびラッチ回路１５２−０〜１５２−８０の段数）は上述した数に限定されるものではなく、各信号のビット数も上記実施例において例示したビット数に限られるものでもない。これらは必要とされる性能に応じて適宜増減してもよい。
【００４６】
(2)また、上記実施例において、乗数ＭＰを決定するためのサンプリング周波数のグループ分けの仕方は一例に過ぎないものであり、グループ分けの方法も任意に決定してもよい。例えば、上記実施例ではグループ１とグループ２の境界の周波数Ｆt1は「６０ｋＨｚ」であり、グループ２とグループ３の境界の周波数Ｆt2は「１２０ｋＨｚ」であったが、各境界周波数はこれらに限られるものではない。但し、サンプリング周波数として使われることの多い「４４．１ｋＨｚ」、「８８．２ｋＨｚ」、「１７６．４ｋＨｚ」、「４８ｋＨｚ」、「９６ｋＨｚ」、「１９２ｋＨｚ」の近傍は避けた方が望ましい。例えば、上記実施例と同様に周波数帯域を「３」グループに分割する場合は、周波数Ｆt1を「５５〜８０kＨz」、周波数Ｆt2を「１１０〜１６０kＨz」付近の周波数にするとよい。また、グループ数は「３」に限られるものではなく、周波数帯域を「２」あるいは「４」グループに分けるようにしてもよい。
【００４７】
(3)また、上記実施例においては、入力クロックＣＫinから検出した入力サンプリング周波数Ｆinに基づいて入力グループＧinを決定し、出力クロックＣＫoutから検出した出力サンプリング周波数Ｆoutに基づいて出力グループＧoutを決定し、これら入出力グループＧin，Ｇoutの組み合わせに応じて乗数ＭＰを決定したが、この乗数ＭＰの決定方法も上記実施例のものに限定されるわけではない。
【００４８】
例えば、入力サンプリング周波数Ｆinと出力サンプリング周波数Ｆoutの周波数比を求め、求めた周波数比に基づいて乗数ＭＰを決定してもよい。ここで、周波数比を求める方法としては、入力クロックＣＫinから入力サンプリング周波数Ｆinを検出し、出力クロックＣＫoutから出力サンプリング周波数Ｆoutを検出し、両者を割り算することが考えられる。また、他の方法として、出力クロックＣＫoutがｎ周期発生する間に入力クロックＣＫinが何周期発生するかを計測し、その値から周波数比を求めても良い。逆に、入力クロックＣＫinがｎ周期発生する間に出力クロックＣＫoutが何周期発生するかを計測し、その値から周波数比を求めても良い。このように、サンプリング周波数Ｆin，Ｆoutを直接的に得ることは必ずしも必要ではない。
【００４９】
また、周波数比に基づいて乗数ＭＰを決定する方法としては、例えば入力サンプリング周波数Ｆinが出力サンプリング周波数Ｆoutの「１．２」倍以下であれば乗数ＭＰを「２」とし、「１．２」倍を超えて「２．４」倍以下であれば乗数ＭＰを「４」とし、「２．４」倍を超えていれば乗数ＭＰを「８」とするとよい。この例においては、乗数ＭＰを異なる値にする境界が「１．２」の倍数であるが、必ずしも「１．２」の倍数でなくてもよい。例えば「１〜１．３」倍の範囲の値の倍数としてもよいし、あるいは境界を特定の数字の倍数とせず、例えば「１．２」倍、「２．３」倍、「４．４」倍を境界にしてもよい。
【００５０】
このような変形を行うにあたっては、図２の周波数比算出部１８４の算出した周波数比を乗数ＭＰ決定部１８５に供給し、乗数ＭＰ決定部１８５はその周波数比に基づいて乗数ＭＰを決定するようにするとよい。この変形例および上記実施例の何れにおいても、乗数ＭＰ決定部１８５において、乗数ＭＰは、入力クロックＣＫinの入力サンプリング周波数Ｆinと出力クロックＣＫoutの出力サンプリング周波数Ｆoutの広い意味での周波数比に関連して決定されている。
【００５１】
(4)デジタルレコーダやデジタルミキサ等においては、一つの入力クロックに同期して複数チャンネルの信号を転送することが一般的である。上記実施例においては、入力データＤinが１チャンネルのデータである場合を例として説明したが、入力データＤinを複数チャンネル入力できるようにしてもよい。すなわち、入力データＤinの各サンプリング周期を複数チャンネルに対応する複数時分割チャンネルに分割し、ＦＩＦＯバッファ２０６、第１フィルタ１３０、第２フィルタ１５０の部分を時分割チャンネル動作させるようにするとよい。ここで、入力クロックＣＫin、出力クロックＣＫoutは複数チャンネルについて共通であるため、乗数ＭＰ、位相信号ＰＨ、シフト信号ＳＨ、係数Ｃ０〜Ｃ２３、係数Ｋ０〜Ｋ８０などの各種信号を複数チャンネルで共用することができ、それらの信号を生成する回路は複数チャンネル化する必要はない。
【図面の簡単な説明】
【００５２】
【図１】本発明の一実施例のサンプリング周波数変換装置の全体ブロック図である。
【図２】変換制御部１８０の詳細ブロック図である。
【図３】ＦＩＦＯ＆ＰＬＬ回路２００の詳細ブロック図である。
【図４】第１フィルタ１３０の詳細ブロック図である。
【図５】第２フィルタ１５０の詳細ブロック図である。
【図６】一実施例における各部の波形図である。
【図７】一実施例における各部の周波数スペクトルを示す図である。
【図８】一実施例における各部の周波数スペクトルを示す図である。
【符号の説明】
【００５３】
１１０：シリアル・パラレル変換器、１２０：第１係数メモリ、１３０：第１フィルタ、１３２−０〜１３２−２３：ラッチ回路、１３４−０〜１３４−２３：乗算器、１３６−１〜１３６−２３：加算器、１４０：第２係数メモリ、１５０：第２フィルタ、１５２−０〜１５２−８０：ラッチ回路、１５４−０〜１５４−８０：乗算器、１５６−１〜１５６−８０：加算器、１５８：ダウンサンプラ、１６０：パラレル・シリアル変換器、１７０：オーバーサンプリングクロック発生器（オーバーサンプリングクロック発生手段）、１８０：変換制御部、１８１：Ｆin計測部（入力サンプリング周波数計測手段）、１８２：Ｇin判定部（帯域判定手段）、１８３：出力レート制限値発生部、１８４：周波数比算出部（周波数比検出手段）、１８５：乗数ＭＰ決定部（乗数決定手段）、１８６：Ｆout計測部（出力サンプリング周波数計測手段）、１８７：Ｇout判定部（帯域判定手段）、２００：ＦＩＦＯ＆ＰＬＬ回路、２０２：カウンタ（第２のカウンタ）、２０４：カウンタ（第１のカウンタ）、２０６：ＦＩＦＯバッファ、２０８：減算器、２１０：微調整テーブル（周波数比信号調節手段）、２１２，２１８：全加算器、２１４：リミット回路、２１６：ラッチ回路（周波数比信号調節手段）、２２０：ラッチ回路。
【図１】
2005151323.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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