(57)【要約】【課題】  従来よりも製造工程を簡略化することができ、かつ、従来の製造方法で製造された半導体装置と同等の信頼性を有する半導体装置を製造できる製造方法を提供する。【解決手段】  ＳＯＩ基板の表面にトレンチマスクを形成する工程Ｐ３と、トレンチマスクを用いて、ＳＯＩ基板の半導体層に、埋め込み酸化膜に到達する深さのトレンチを形成する工程Ｐ５と、トレンチの内部にＰｏｌｙＳｉを埋め込む工程Ｐ８と、ＳＯＩ基板の半導体層の表面上にも形成されたＰｏｌｙＳｉを除去するエッチバック工程Ｐ９とを有する半導体装置の製造工程において、トレンチマスク形成工程Ｐ３では、ＣＶＤ法により導電型不純物が未添加であるＳｉＯ2膜を形成し、トレンチを形成する工程Ｐ５では、トレンチ幅が１．２μｍ以下のトレンチを形成し、ＰｏｌｙＳｉを埋め込む工程Ｐ８の前に、トレンチマスクを除去する工程Ｐ６を行う。【選択図】        図２
2005294337.tif 000002
【特許請求の範囲】
【請求項１】
絶縁膜（２）の上に半導体層（３）が配置された構造の半導体基板（４）を用意する工程と、
前記半導体層（３）の上にシリコン窒化膜（４２）を形成する工程（Ｐ２）と、
前記シリコン窒化膜（４２）の上に、ＣＶＤ法により導電性不純物が添加されていないＳｉＯ2膜（４３、４３ａ）を形成する工程（Ｐ３）と、
前記ＳｉＯ2膜（４３、４３ａ）および前記シリコン窒化膜（４２）をパターニングする工程（Ｐ４）と、
前記パターニングされたＳｉＯ2膜（４３、４３ａ）をマスクとしたエッチングにより、前記半導体層（３）に、前記絶縁膜（２）に到達する深さであって、幅が１．２μｍ以下であるトレンチ（５）を形成する工程（Ｐ５）と、
前記トレンチ（５）を形成した後、前記ＳｉＯ2膜（４３、４３ａ）を除去する工程（Ｐ６）と、
前記ＳｉＯ2膜（４３、４３ａ）を除去した後、前記トレンチ（５）の側壁に絶縁膜（６）を形成する工程（Ｐ７）と、
前記トレンチ（５）の側壁に前記絶縁膜（６）を形成した後、前記トレンチ（５）の内部から前記半導体層（３）の表面上に至ってポリシリコン（４５）を形成する工程（Ｐ８）と、
前記半導体層（４）の表面上に形成された前記ポリシリコン（４５）を、エッチバックにより、除去する工程（Ｐ９）とを有することを特徴とする半導体装置の製造方法。
【請求項２】
前記シリコン窒化膜（４２）を形成する工程（Ｐ２）と前記ＳｉＯ2膜（４３ａ）を形成する工程（Ｐ３）との間に、熱酸化相当膜（４３ｂ）を形成する工程を有しており、
前記ＳｉＯ2膜（４３ａ）を形成する工程（Ｐ３）では、前記熱酸化相当膜（４３ｂ）の上に、前記ＳｉＯ2膜（４３ａ）を形成し、
前記ＳｉＯ2膜（４３ａ）を除去する工程（Ｐ６）では、前記熱酸化相当膜（４３ｂ）を残した状態で、前記ＳｉＯ2膜（４３ａ）を除去し、
前記ポリシリコンを除去する工程（Ｐ９）の後、前記熱酸化相当膜（３５ｂ）を除去する工程を有していることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記シリコン窒化膜（４２）を形成する工程（Ｐ２）では、シリコン窒化膜（４２）の膜厚を、前記半導体装置の製造中に生成する異物（４５ａ）の直径の半分以上の大きさに設定して、前記シリコン窒化膜（４２）を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記ＳｉＯ2膜（４３、４３ａ）を除去する工程（Ｐ６）では、ＨＦとＨ2Ｏの混合比をＨＦ：Ｈ2Ｏ＝１：１０とした混合溶液を用いたエッチングにより、前記ＳｉＯ2膜（４３、４３ａ）を除去することを特徴とする請求項１ないし３のいずれか１つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の半導体素子がトレンチによって分離された構造の半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
従来、複数の半導体素子がトレンチによって分離された半導体装置を製造する種々の製造方法がある（例えば、特許文献１、２参照）。このような製造方法の１つとして、例えば、以下の方法がある。図２（ｂ）、図１２（ａ）〜（ｆ）に、従来における半導体装置の製造工程を示す。以下では、図２（ｂ）に基づいて、説明する。
【０００３】
まず、ＳＯＩ（Silicon On Insulator）基板を用意し、ＳｉＯ2膜形成工程Ｐ１、Ｓｉ3Ｎ4膜形成工程Ｐ２を行う。これにより、図１２（ａ）に示すように、シリコン基板１、埋め込み酸化膜２および半導体層３を有するＳＯＩ基板４の表面にパッドＳｉＯ2膜４１、Ｓｉ3Ｎ4膜４２を順に形成する。そして、トレンチマスク形成工程Ｐ３を行い、トレンチをエッチングにより形成する際に用いるマスク（以下では、トレンチマスクと呼ぶ）４３をＳｉ3Ｎ4膜４２の上に形成する。
【０００４】
続いて、マスクエッチ工程Ｐ４を行う。この工程では、図１２（ｂ）に示すように、フォトリソグラフィおよびエッチングにより、トレンチマスク４３、Ｓｉ3Ｎ4膜４２、パッドＳｉＯ2膜４１をパターニングする。
【０００５】
そして、トレンチエッチ工程Ｐ５を行う。この工程では、図１２（ｃ）に示すように、トレンチマスク４３を利用したエッチングにより、トレンチ幅が、例えば、２．０μｍであるトレンチ４４を形成する。
【０００６】
続いて、側壁ＳｉＯ2膜形成工程Ｐ７を行い、図１２（ｄ）に示すように、トレンチ４４の側壁に側壁ＳｉＯ2膜６を形成する。
【０００７】
続いて、ＰｏｌｙＳｉ埋め込み工程Ｐ８を行い、図１２（ｅ）に示すように、トレンチ５の内部をＰｏｌｙＳｉ４５で埋め込む。このとき、トレンチマスク４３の上にもＰｏｌｙＳｉ４５が形成される。
【０００８】
続いて、ＣＭＰ工程Ｐ１１を行う。この工程では、図１２（ｆ）に示すように、トレンチマスク４３の上のＰｏｌｙＳｉ４５をＣＭＰ（Chemical  Mechanical  Polishing）法で除去する。
【０００９】
続いて、マスク除去工程Ｐ１２で、図１２（ｇ）に示すように、トレンチマスク４３を除去する。次に、エッチバック工程Ｐ９を行い、エッチバックにより、Ｓｉ3Ｎ4膜４２よりも上側に位置するＰｏｌｙＳｉ４５を除去する。
【００１０】
その後、ＬＯＣＯＳ酸化膜形成工程Ｐ１０を行う。この工程では、図示しないが、Ｓｉ3Ｎ4膜４２を除去し、再度、Ｓｉ3Ｎ4膜４２を成膜し、Ｓｉ3Ｎ4膜４２をパターニングする。そして、図１２（ｈ）に示すように、ＬＯＣＯＳ（Local Oxidation of Silicon）法により、フィールドＳｉＯ2膜８をトレンチの上方に形成する。なお、本明細書では、ＬＯＣＯＳ法で形成されたＳｉＯ2膜をＬＯＣＯＳ酸化膜８と呼ぶ。
【００１１】
このようにして、トレンチ４４の内部に側壁ＳｉＯ2膜６およびＰｏｌｙＳｉ層７が形成され、トレンチ４４の上にＬＯＣＯＳ酸化膜８が形成される。このトレンチ４４およびＬＯＣＯＳ酸化膜８により、複数の半導体素子が絶縁分離される。
【００１２】
ここで、ＣＭＰ工程Ｐ１１を行う理由を説明する。
【００１３】
図２（ｃ）に示すように、ＣＭＰ工程Ｐ１１の代わりにエッチバック工程１３を行う製造方法が考えられる。この場合、マスク除去工程Ｐ１２を挟んで、１ｓｔエッチバック工程Ｐ１３、２ｎｄエッチバック工程Ｐ９を行うこととなる。しかしながら、この製造方法では、以下の問題点を有している。図１３（ａ）〜（ｃ）、１４に、この方法で半導体装置を製造したときの問題点を説明するための図を示す。
【００１４】
ＣＭＰ工程Ｐ１１の代わりに１ｓｔエッチバック工程１３を行う場合では、トレンチマスク４３の上のＰｏｌｙＳｉ４５をエッチバックで除去することとなる。この場合、図１３（ａ）に示すように、トレンチマスク４３の上のＰｏｌｙＳｉ４５内に異物４６が存在すると、その異物４６がマスクとなってしまうため、図１３（ｂ）に示すように、異物４６の下側に位置するＰｏｌｙＳｉ４５ａが除去されずに残ってしまう。
【００１５】
その後、マスク除去工程Ｐ１２を行ったとき、図１３（ｃ）に示すように、トレンチマスク４３のうち、トレンチマスク４３上に残ったＰｏｌｙＳｉ４５ａの下側に位置する部分４３ａも残ってしまう。このため、基板表面上に大きな凸部が存在する状態となる。
【００１６】
この状態で、その後の製造工程を経ると、この大きな凸部もそのまま酸化されるため、図１４に示すように、その後に基板表面上に形成された最表面に位置する膜４７にも凸部４７ａが生じてしまう。
【００１７】
この結果、半導体装置の最表面に位置する膜４７の上に、パッシベーション膜４８を形成したとき、図１４に示すように、最表面に位置する膜４７において、パッシベーション膜４８で保護されない領域４７ｂが生じる。このため、この方法で製造された半導体装置の信頼性が低下してしまう。
【００１８】
これに対して、ＣＭＰ工程Ｐ１１を行った場合では、図１３（ａ）に示すように、ＰｏｌｙＳｉ４５内に異物４６が存在していても、異物４６ごとＰｏｌｙＳｉ４５を除去することができるので、このような問題が発生することはない。そこで、従来では、ＰｏｌｙＳｉ埋め込み工程Ｐ８の後に、ＣＭＰ工程１１を行っていた。
【特許文献１】特開平０５−１０９８８２号公報
【特許文献２】特開平０５−１０９８８０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１９】
しかし、ＣＭＰ工程Ｐ１１を行った場合、製造コストがかかるため、製造コスト削減のためには、ＣＭＰ工程Ｐ１１を削除する必要がある。
【００２０】
ただし、ＣＭＰ工程Ｐ１１を削除した場合、当然に、図２（ａ）に示すＣＭＰ工程Ｐ１１を行う製造方法で製造された半導体装置と同様の信頼性を有する半導体装置が得られなければならない。そのためには、ＣＭＰ工程Ｐ１１の代わりにエッチバック工程Ｐ１３を行う製造方法において発生する問題点、すなわち、基板表面上に大きな凸部４７ａが発生するのを抑制する必要がある。
【００２１】
本発明は、上記点に鑑み、ＣＭＰ工程を行うことなく、かつ、従来の製造方法で製造された半導体装置と同等の信頼性を有する半導体装置を製造できる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２２】
上記目的を達成するため、請求項１に記載の発明では、絶縁膜（２）の上に半導体層（３）が配置された構造の半導体基板（４）を用意する工程と、半導体層（３）の上にシリコン窒化膜（４２）を形成する工程（Ｐ２）と、シリコン窒化膜（４２）の上に、ＣＶＤ法により導電性不純物が添加されていないＳｉＯ2膜（４３、４３ａ）を形成する工程（Ｐ３）と、ＳｉＯ2膜（４３、４３ａ）をパターニングする工程（Ｐ４）と、パターニングされたＳｉＯ2膜（４３、４３ａ）をマスクとしたエッチングにより、半導体層（３）に、絶縁膜（２）に到達する深さであって、幅が１．２μｍ以下であるトレンチ（５）を形成する工程（Ｐ５）と、トレンチ（５）を形成した後、ＳｉＯ２膜（４３、４３ａ）を除去する工程（Ｐ６）と、ＳｉＯ2膜（４３、４３ａ）を除去した後、トレンチ（５）の側壁に絶縁膜（６）を形成する工程（Ｐ７）と、トレンチ（５）の側壁に絶縁膜（６）を形成した後、トレンチ（５）の内部から半導体層（３）の表面上に至ってポリシリコン（４５）を形成する工程（Ｐ８）と、  半導体層（４）の表面上に形成されたポリシリコン（４５）を、エッチバックにより、除去する工程（Ｐ９）とを有することを特徴としている。
【００２３】
このように、本発明では、トレンチの内部にポリシリコンを埋め込む前に、トレンチマスクとして用いたＳｉＯ2膜を除去しているので、エッチバックにより、基板表面上に形成されたポリシリコンを除去する工程において、ポリシリコンが完全に除去されずに一部のポリシリコンが残された場合であっても、図１３（ｃ）に示すように、ポリシリコンの下に、トレンチマスクが残ることはない。
【００２４】
このため、本発明によれば、本発明と反対に、トレンチの内部にポリシリコンを埋め込んだ後に、トレンチマスクを除去する場合と比較して、エッチバック工程においてシリコン窒化膜の上に残ったエッチング残さを小さくすることができる。
【００２５】
また、トレンチ幅を１．２μｍ以下とすることで、トレンチ幅を１．２μｍよりも大きくした場合と比較して、トレンチの内部から半導体層の表面上に至ってポリシリコンを形成する工程おいて、半導体層の表面上に形成されるポリシリコンの膜厚を小さくすることができる。
【００２６】
これにより、 ＣＭＰ工程を行わなくても、上記背景技術の欄で説明した問題、すなわち、基板表面上に生じる大きな凸部によって、パッシベーション膜に覆われない領域が生成するのを抑制することができる。この結果、本発明によれば、上記背景技術の欄で説明したＣＭＰ工程を行わない半導体装置の製造方法と比較して、半導体装置の信頼性低下を抑制することができる。
【００２７】
以上のことから、本発明によれば、ＣＭＰ工程を行わずに、従来の製造方法で製造された半導体装置と同等の信頼性を有する半導体装置を製造することができる。
【００２８】
請求項２に記載の発明では、シリコン窒化膜（４２）とＳｉＯ2膜（４３ａ）との間に、熱酸化相当膜（４３ｂ）を形成する工程を有しており、ＳｉＯ2膜（４３ａ）を除去する工程（Ｐ６）では、熱酸化相当膜（４３ｂ）を残した状態で、ＳｉＯ2膜（４３ａ）を除去し、ポリシリコンを除去する工程（Ｐ９）の後、熱酸化相当膜（３５ｂ）を除去する工程を有していることを特徴としている。
【００２９】
これにより、ポリシリコンを除去する工程で、ポリシリコンの一部が熱酸化相当膜の上に残ってしまった場合であっても、熱酸化相当膜と一緒に、残ったポリシリコンを除去することができる。
【００３０】
請求項３に記載の発明では、シリコン窒化膜（４２）を形成する工程（Ｐ２）では、シリコン窒化膜（４２）の膜厚を、半導体装置の製造中に生成する異物（４５ａ）の直径の半分以上の大きさに設定して、シリコン窒化膜（４２）を形成することを特徴としている。
【００３１】
トレンチの近傍に位置するシリコン窒化膜を除去し、再度、シリコン窒化膜を成膜する場合、このようにシリコン窒化膜の膜厚を設定することでも、ポリシリコンを除去する工程で、半導体層の上に除去されずに残ってしまったポリシリコンを、シリコン窒化膜の除去の際に、シリコン窒化膜と一緒に除去することができる。
【００３２】
例えば、直径が１μｍである異物を除去したい場合、シリコン窒化膜（４２）の膜厚を０．５μｍ以上とすることで、シリコン窒化膜の除去と同時に、シリコン窒化膜上の異物も除去することができる。
【００３３】
また、ＳｉＯ2膜（４３、４３ａ）を除去する工程（Ｐ６）では、請求項４に示すように、ＨＦとＨ2Ｏの混合比をＨＦ：Ｈ2Ｏ＝１：１０とした混合溶液を用いて、ＳｉＯ2膜（４３、４３ａ）を除去することが好ましい。
【００３４】
これにより、トレンチ底に位置する絶縁膜が熱酸化膜で構成されている場合において、ＳｉＯ2膜を除去する工程における絶縁膜の削れ量を、他の溶液を用いる場合と比較して、抑制することができる。
【００３５】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示す一例である。
【発明を実施するための最良の形態】
【００３６】
（第１実施形態）
図１に、本発明の第１実施形態における半導体装置の断面図を示す。本実施形態では、バイポーラトランジスタ、ＣＭＯＳＦＥＴおよびパワーＭＯＳＦＥＴが、１つの基板上に集積された半導体装置を例として説明する。
【００３７】
この半導体装置は、図１に示すように、ＳＯＩ基板上に、半導体素子として、バイポーラトランジスタ、ＣＭＯＳＦＥＴおよびパワーＭＯＳＦＥＴが形成されている。
【００３８】
具体的には、この半導体装置は、シリコン基板１上に埋め込み酸化膜２を有し、この埋め込み酸化膜２の上に、シリコンからなる半導体層３が配置された構造のＳＯＩ基板４を備えている。バイポーラトランジスタと、ＣＭＯＳＦＥＴと、パワーＭＯＳＦＥＴは、半導体層３に形成されており、これらの半導体素子同士は、トレンチ５の内部に形成された側壁ＳｉＯ2膜６およびＰｏｌｙＳｉ（ポリシリコン）層７と、トレンチ５の上側に形成されたＬＯＣＯＳ酸化膜８により、絶縁分離されている。
【００３９】
半導体層３は、埋め込み酸化膜２側に位置する不純物濃度が高濃度であるＮ+型層９と、Ｎ+型層９よりも図中上側に位置する不純物濃度が低濃度であるＮ-型ドリフト層１０とを有している。
【００４０】
バイポーラトランジスタは、半導体層３に形成されたＮ-型コレクタ領域１１、Ｐ+型ベース領域１２、Ｎ++型エミッタ領域１３を有している。また、半導体層３のバイポーラトランジスタが形成されている領域では、半導体層３の表面上に配置されたＢＰＳＧ膜（層間絶縁膜）１４と、ＢＰＳＧ膜１４の上に配置され、それぞれ、Ｎ-型コレクタ領域１１、Ｐ+型ベース領域１２、Ｎ++型エミッタ領域１３と電気的に接続されたコレクタ電極１５、ベース電極１６、エミッタ電極１７とが形成されている。
【００４１】
ＣＭＯＳＦＥＴは、半導体層３に形成されたＰ-型ウェル領域２１と、Ｐ++型ドレイン領域２２と、Ｐ++型ソース領域２３とを有している。また、半導体層３のＣＭＯＳＦＥＴが形成された領域では、半導体層３の表面上に配置されたＢＰＳＧ膜１４と、ＢＰＳＧ膜１４上に配置され、それぞれ、Ｐ-型ウェル領域２１と、Ｐ++型ドレイン領域２２と、Ｐ++型ソース領域２３と電気的に接続されたゲート電極２４、ドレイン電極２５、ソース電極２６とが形成されている。なお、図１では、Ｐチャネル型ＭＯＳＦＥＴのみ示しているが、Ｎチャネル型ＭＯＳＦＥＴも有している。
【００４２】
パワーＭＯＳＦＥＴは、半導体層３に形成されたＮ-型ドレイン領域３１と、Ｐ+型チャネル領域３２と、Ｎ+型ソース領域３３とを有している。また、Ｎ-型ドレイン領域３１、Ｐ+型チャネル領域３２の内部には、それぞれＮ+型コンタクト領域３４、Ｐ++型コンタクト領域３５が形成されている。また、半導体層３のパワーＭＯＳＦＥＴが形成されている領域では、ＢＰＳＧ膜１４の上に、Ｎ-型ドレイン領域３１、Ｐ+型ベース領域３２およびＮ+型ソース領域３３と、それぞれ電気的に接続されたドレイン電極３６、ゲート電極３７およびソース電極３８が形成されている。
【００４３】
次に、このような構造の半導体装置の製造方法について説明する。図２（ａ）、図３（ａ）〜（ｆ）、図４（ａ）〜（ｄ）に、本実施形態における半導体装置の製造工程を示す。以下では、図２（ａ）に基づいて、説明する。なお、本実施形態の製造工程は、マスク除去工程Ｐ６をポリシリコン埋め込み工程Ｐ８よりも前に行う点と、ＣＭＰ工程を行わない点が、図２（ｂ）に示す従来の製造工程と異なっている。
【００４４】
本実施形態においても、まず、シリコン基板１の上に埋め込み酸化膜２が配置され、埋め込み酸化膜２の上に半導体層３が配置された構造のＳＯＩ基板４を用意する。なお、埋め込み酸化膜２は、熱酸化膜で構成されており、半導体層３はＮ-型ドリフト層９、Ｎ-型ドリフト層１０を有している。
【００４５】
そして、ＳｉＯ2膜形成工程Ｐ１、不純物導入工程、Ｓｉ3Ｎ4膜形成工程Ｐ２、トレンチマスク形成工程Ｐ３を順に行い、図３（ａ）に示すように、パッドＳｉＯ2膜４１、半導体層３に深い不純物導入層、すなわち、図１に示すように、バイポーラトランジスタのＮ-型コレクタ層１１、ＣＭＯＳＦＥＴのＰ-型ウェル層２１、パワーＭＯＳＦＥＴのＮ-型ドレイン層３１を形成し、Ｓｉ3Ｎ4膜４２、トレンチマスク４３を半導体層３の表面上に形成する。このとき、パッドＳｉＯ2膜４１、Ｓｉ3Ｎ4膜４２およびトレンチマスク４３の膜厚をそれぞれ、約４２５Å（＝４２．５ｎｍ）、約１５００Å（＝１５０ｎｍ＝０．１５μｍ）および約１．８ｕｍとする。 なお、Ｓｉ3Ｎ4膜４２が本発明のシリコン窒化膜に相当する。
【００４６】
また、トレンチマスク形成工程Ｐ３では、トレンチマスク４３として、ＡＰ−ＣＶＤ法により、導電性不純物が添加されていないＳｉＯ2膜を形成する。なお、以下では、このＳｉＯ2膜をＮＳＧ（Non dope Silicate Glassの略）膜と呼ぶ。このＮＳＧ膜は、大気圧でデポされるので緻密性が低いが、被覆性に優れる膜である。
【００４７】
続いて、マスクエッチ工程Ｐ４を行う。この工程では、図３（ｂ）に示すように、フォトリソグラフィとドライエッチングにより、ＮＳＧ膜４３、Ｓｉ3Ｎ4膜４２およびパッドＳｉＯ2膜４１をパターニングする。このとき、ＮＳＧ膜４３等の開口幅を、１．０μｍとする。
【００４８】
続いて、トレンチエッチ工程Ｐ５を行う。この工程では、図３（ｃ）に示すように、パターニングされたＮＳＧ膜４３をマスクとしたＥＣＲドライエッチングにより、半導体層３に埋め込み酸化膜２に到達する深さのトレンチ４４を形成する。
【００４９】
続いて、マスク除去工程Ｐ６を行う。この工程では、ＮＳＧ膜４３を１／１０ＨＦ（フッ酸）で除去する。この１／１０ＨＦとは、例えば、濃度が４．５ｗｔ％であるＨＦを用い、ＨＦとＨ2Ｏの配合比をＨＦ：Ｈ2Ｏ＝１：１０とした混合液のことである。このとき、図３（ｄ）に示すように、トレンチ４４の底面側に位置する埋め込み酸化膜２も除去されることで、埋め込み酸化膜２にもトレンチ５ａが形成される。このようにして、ＳＯＩ基板４に、半導体層３の表面からシリコン基板１に到達する深さのトレンチ５が形成される。
【００５０】
その後、ＣＤＥ（ケミカルドライエッチング）でトレンチ５の内壁を滑らかにする。これにより、幅が１．２μｍであるトレンチ５が形成される。
【００５１】
続いて、側壁ＳｉＯ2膜形成工程Ｐ７を行う。この工程では、図３（ｅ）に示すように、Ｓｉ3Ｎ4膜４２をマスクとして、トレンチ５の側壁に側壁ＳｉＯ2膜６を形成する。このとき、側壁ＳｉＯ2膜６の図中左右方向における膜厚を約０．６７μｍとする。
【００５２】
続いて、ＰｏｌｙＳｉ埋め込み工程Ｐ８を行い、図３（ｆ）に示すように、トレンチ５の内部をＰｏｌｙＳｉ４５で埋め込む。このとき、Ｓｉ3Ｎ4膜４２の表面上、すなわち、半導体層３の表面上にもＰｏｌｙＳｉ４５が形成される。
【００５３】
次に、エッチバック工程Ｐ９を行う。この工程では、図４（ａ）に示すように、ＨＢrガスとＣl2ガスのプラズマエッチングで、Ｓｉ3Ｎ4膜４２をストッパとしたエッチバックを行い、Ｓｉ3Ｎ4膜４２の表面よりも上側に位置するＰｏｌｙＳｉ４５を除去し、Ｓｉ3Ｎ4膜４２よりも下側に位置するＰｏｌｙＳｉ４５のみを残す。これにより、トレンチ５の内部に、ＰｏｌｙＳｉ層７が形成される。
【００５４】
続いて、ＬＯＣＯＳ酸化膜形成工程Ｐ１０を行う。この工程では、図４（ｂ）に示すように、Ｓｉ3Ｎ4膜４２をパターニングした後、図４（ｃ）に示すように、ＬＯＣＯＳ酸化膜８をトレンチ５の上方に形成する。
【００５５】
次に、不純物導入工程、ゲート電極形成工程を行う。これにより、半導体層３に浅い不純物導入層、すなわち、バイポーラトランジスタのＰ+型ベース領域１２、ＣＭＯＳＦＥＴのゲート電極２４、パワーＭＯＳＦＥＴのゲート電極３７を形成後、Ｎ++型エミッタ領域１３を形成し、ＣＭＯＳＦＥＴのＰ++型ドレイン領域２２、Ｐ++型ソース領域２３を形成し、パワーＭＯＳＦＥＴのＰ+型チャネル領域３２、Ｎ+型ソース領域３３、Ｎ+型コンタクト領域３４、Ｐ++型コンタクト領域３５を形成する。
【００５６】
その後、ＢＰＳＧ膜１４を形成し、さらに、バイポーラトランジスタのコレクタ電極１５、ベース電極１６、エミッタ電極１７と、ＣＭＯＳＦＥＴのドレイン電極２５、ソース電極２６と、パワーＭＯＳＦＥＴのドレイン電極３６、ソース電極３８とを形成する。そして、最後にパッシベーション膜を形成する。
【００５７】
このようにして、図１に示す半導体装置が製造される。
【００５８】
次に、本実施形態の特徴を説明する。本実施形態では、上記のとおり、マスク除去工程Ｐ６をポリシリコン埋め込み工程Ｐ８よりも前に行っている。したがって、本実施形態では、ポリシリコン埋め込み工程Ｐ８を行ったとき、図３（ｆ）に示すように、半導体層３の表面上に至って形成されたＰｏｌｙＳｉ４５の下に、トレンチマスク４３は残らない。
【００５９】
このため、Ｓｉ3Ｎ4膜４２上に形成されたＰｏｌｙＳｉ４５の膜厚にむらがあった場合に、エッチバック工程Ｐ９において、ＰｏｌｙＳｉ４５が完全に除去されずに一部のＰｏｌｙＳｉ４５ａが残された場合であっても、図５に示すように、Ｓｉ3Ｎ4膜４２の上に残ったエッチング残さ（ＰｏｌｙＳｉ４５ａ）を、図２（ｃ）の製造方法で生じる図１３（ｃ）に示されるエッチング残さ（ＰｏｌｙＳｉ４５ａ＋トレンチマスク４３ａ）よりも小さくすることができる。なお、図５は、本実施形態のエッチバック工程Ｐ９において、エッチバック後にＰｏｌｙＳｉ残さ４５ａが生じた場合の様子を示す図である。
【００６０】
さらに、本実施形態では、トレンチ５の幅を１．２μｍとしている。これは、トレンチ幅を１．２μｍよりも大きくした場合に、半導体装置の最表面膜、例えば、トレンチ５の上方に位置するＢＰＳＧ膜（図１４中の膜４７に相当）１４の表面に生成した凸部によって、ＢＰＳＧ膜１４において、パッシベーション膜に覆われない部分（図１４中の保護されない領域４７ｂに相当）が生じることが本発明者らの実験結果からわかったためである。
【００６１】
これとは反対に、トレンチ幅を１．２μｍ以下とした場合、ＢＰＳＧ膜１４の表面に凸部が生成しても、ＢＰＳＧ膜１４がパッシベーション膜に覆われない部分が生じないことがわかっている。したがって、本実施形態では、トレンチ幅を１．２μｍとしたが、トレンチ幅は１．２μｍ以下であれば、他の大きさとすることもできる。
【００６２】
これにより、 ＣＭＰ工程を行わなくても、エッチバック工程Ｐ９で、Ｓｉ3Ｎ4膜４２の上に残ったエッチング残さ４５ａが生じても、このエッチング残さ４５ａを従来よりも、小さくすることができる。この結果、ＢＰＳＧ膜１４に大きな凸部が形成されるのを抑制することができ、ＢＰＳＧ膜１４において、パッシベーション膜に覆われない部分が生じることによる半導体装置の信頼性低下を抑制することができる。
【００６３】
以上のことから、本実施形態によれば、ＣＭＰ工程を行わずに半導体装置を製造することができ、従来よりも製造工程を簡略化することができる。また、本実施形態によれば、図２（ｂ）に示す従来の製造方法で製造された半導体装置と同等の信頼性を有する半導体装置を製造することができる。
【００６４】
また、本実施形態では、トレンチマスク形成工程Ｐ３で、トレンチマスクとしてＣＶＤ法によりＳｉＯ2膜（ＮＳＧ膜４３）を形成し、マスク除去工程Ｐ６で、１／１０ＨＦを用いて、ＮＳＧ膜４３を除去している。
【００６５】
ここで、本実施形態とは異なり、トレンチマスク形成工程Ｐ３において、図３（ａ）に示すように、ＮＳＧ膜４３を形成した後、例えば、Ｎ2雰囲気下で、１０００℃程度の熱処理により、ＮＳＧ膜４３をキュアする方法が考えられる。
【００６６】
しかし、本実施形態では、以下に説明する理由により、トレンチマスク形成工程Ｐ３において、ＮＳＧ膜４３をキュアしていない。なお、本明細書では、キュア後のＮＳＧ膜を焼結ＮＳＧ膜と呼び、キュアされていないＮＳＧ膜を未焼結ＮＳＧ膜と呼ぶ。
【００６７】
図６に、熱酸化膜、焼結ＮＳＧ膜および未焼結ＮＳＧ膜のエッチング量の測定結果を示す。この測定結果は、平らなシリコン基板表面上に成膜された各種の膜に対して、薬品として１／１０ＨＦを使用して、各時間エッチング処理を施したときの結果である。図の縦軸は各種酸化膜の削れ量であり、横軸はエッチング時間である。削れ量とは、エッチング前後での膜厚の差のことである。また、図６において、グラフの傾きがエッチングレートにあたる。
【００６８】
図６に示すように、焼結ＮＳＧ膜のエッチングレートは、熱酸化膜のエッチングレートと同程度であり、具体的には、熱酸化膜のエッチングレートの１．２６倍（実測値）であった。
【００６９】
したがって、本実施形態において、焼結ＮＳＧ膜をトレンチマスク４３として用いた場合、ＳＯＩ基板４の埋め込み酸化膜２が熱酸化膜で構成されているため、マスク除去工程Ｐ６を行ったとき、トレンチ底に位置する埋め込み酸化膜２もトレンチマスク４３と同量エッチングされる。
【００７０】
このため、焼結ＮＳＧ膜をトレンチマスク４３として用いた場合では、図７に示すように、マスク除去工程Ｐ６において、トレンチ５が図３（ｄ）に示すような形状とならず、埋め込み酸化膜２におけるトレンチ５ｂが横方向に広がり、トレンチ５全体が裾広がり形状となってしまう。なお、図７は、焼結ＮＳＧ膜をトレンチマスク４３として用いた場合において、トレンチマスク４３を除去した後の様子を示す図である。
【００７１】
この結果、以下に示す種々の問題が発生してしまう。例えば、隣り合うトレンチ５の間隔が小さい場合、ＳＯＩ島が欠損する、すなわち、それらのトレンチ５に挟まれた領域が半導体基板から欠けるという問題が発生する。また、例えば、トレンチ５が裾広がり形状となることで、トレンチ５に挟まれていた領域に角部３ａが生じてしまう。このため、後の工程で行われる熱処理において、この角部３ａに応力が集中することで、角部３ａに結晶欠陥が生じる等の問題が発生する。また、ＰｏｌｙＳｉ４５でトレンチ５の内部を埋め込んだとき、トレンチ５の底部近傍おいて、ＰｏｌｙＳｉ４５に、埋め込み“す”が生じるという問題が発生する。
【００７２】
これに対して、未焼結ＮＳＧ膜のエッチングレートは、図６に示すように、熱酸化膜のエッチングレートよりも大きく、熱酸化膜のエッチングレートの約３倍（実測値では３．２３倍）であった。
【００７３】
そこで、本実施形態のように、未焼結ＮＳＧ膜をトレンチマスク４３として用い、１／１０ＨＦで未焼結ＮＳＧ膜４３を除去することで、埋め込み酸化膜２のエッチング量を未焼結ＮＳＧ膜４３の１／３程度に抑制することができる。
【００７４】
これにより、本実施形態によれば、トレンチマスク４３として焼結ＮＳＧ膜を用いた場合と比較して、マスク除去工程Ｐ６における埋め込み酸化膜２のエッチング量を低減することができる。
【００７５】
この結果、マスク除去工程Ｐ６において、トレンチ底が横方向にえぐれ、トレンチ５全体が裾広がり形状となるのを抑制することができ、上記した種々の問題の発生を抑制することができる。
【００７６】
したがって、本実施形態の製造方法によれば、ＣＭＰ工程Ｐ１１を有する半導体装置の製造方法で製造された半導体装置と同程度の品質を有する半導体装置を製造することができる。
【００７７】
（第２実施形態）
図８、９に本発明の第２実施形態における半導体装置の製造工程を示す。
【００７８】
第１実施形態では、トレンチマスク４３を未焼結ＮＳＧ膜のみで構成する場合を例として説明したが、トレンチマスク４３を未焼結ＮＳＧ膜４３ａと熱酸化膜４３ｂとの２層で構成することもできる。
【００７９】
以下、本実施形態の半導体装置の製造工程を説明する。なお、本実施形態は、第１実施形態に対して、トレンチマスク形成工程Ｐ３とマスク除去工程Ｐ６の内容を一部変更し、エッチバック工程Ｐ９とＬＯＣＯＳ酸化膜形成工程Ｐ１０との間に、熱酸化膜４３ｂの除去工程を追加したものである。
【００８０】
まず、第１実施形態と同様に、ＳｉＯ2膜形成工程Ｐ１、Ｓｉ3Ｎ4膜形成工程Ｐ２を行う。
【００８１】
そして、トレンチマスク形成工程Ｐ３で、図８（ａ）に示すように、Ｓｉ3Ｎ4膜４２の上に、トレンチマスク４３として、熱酸化膜４３ｂ、未焼結ＮＳＧ膜４３ａを順に形成する。
【００８２】
このとき、熱酸化膜４３ｂの膜厚を１．０ｕｍ、未焼結ＮＳＧ膜４３ａの膜厚を０．８μｍとして、トレンチマスク４３全体の膜厚を１．８μｍとする。
【００８３】
このように、トレンチマスク形成工程Ｐ３は、熱酸化膜４３ｂを形成する工程と、未焼結ＮＳＧ膜４３ａを形成する工程を有している。熱酸化膜４３ｂを形成する工程と、未焼結ＮＳＧ膜４３ａを形成する工程が、それぞれ、本発明の熱酸化相当膜を形成する工程と、ＳｉＯ2膜を形成する工程とに相当する。
【００８４】
続いて、第１実施形態と同様に、マスクエッチ工程Ｐ４、トレンチエッチ工程Ｐ５を行い、図８（ｂ）に示すように、トレンチマスク４３をパターニングし、図８（ｃ）に示すように、半導体層３にトレンチ４４を形成する。
【００８５】
その後、マスク除去工程Ｐ６を行う。この工程では、図８（ｄ）に示すように、トレンチマスク４３のうち、熱酸化膜４３ｂを残した状態で、未焼結ＮＳＧ膜４３ａのみ除去する。このとき、１／１０ＨＦを用いるが、上記したとおり、１／１０ＨＦを用いた場合、未焼結ＮＳＧ膜と熱酸化膜のエッチングレート比は約３倍であるため、膜厚が０．５μｍ程度の熱酸化膜４３ｂが残る。
【００８６】
続いて、第１実施形態と同様に、側壁ＳｉＯ2膜形成工程Ｐ７、ＰｏｌｙＳｉ埋め込み工程Ｐ８、エッチバック工程Ｐ９を行い、図８（ｅ）に示すように、側壁ＳｉＯ2膜６を形成し、図８（ｆ）に示すように、ＰｏｌｙＳｉ４５を形成し、図９（ａ）に示すように、熱酸化膜４３ｂの上に位置するＰｏｌｙＳｉ４５を除去する。
【００８７】
続いて、図９（ｂ）に示すように、熱酸化膜４３ｂを除去する工程を行う。このとき、ＨＦ（フッ酸）で熱酸化膜４３ｂを除去する。これにより、図４（ａ）に示す状態と同じ状態となる。
【００８８】
その後は、第１実施形態と同様の工程を行うことで、図１に示す半導体装置が製造される。
【００８９】
次に、本実施形態の特徴を説明する。
【００９０】
上記したとおり、第１実施形態で説明した製造方法によれば、図５に示すように、ＰｏｌｙＳｉ４５のエッチバック工程Ｐ９で、エッチング残さ４５ａが生じても、そのエッチング残さ４５ａを図２（ｃ）に示す半導体装置の製造方法と比較して、小さくすることができる。これにより、ＢＰＳＧ膜１４において、パッシベーション膜によって保護されない領域が生じるのを抑制することができる。
【００９１】
しかし、第１実施形態の製造方法では、エッチング残さ４５ａを小さくすることができるが、そのエッチング残さ４５ａが残った状態で、その後の製造工程を行った場合に、以下の問題が生じるおそれがある。
【００９２】
図１０に、第１実施形態で生じるおそれのある問題を説明するための図を示す。第１実施形態において、エッチバック工程Ｐ９で、図５に示すように、ＰｏｌｙＳｉ４５のエッチング残さ４５ａが生じた場合では、ＬＯＣＯＳ酸化膜形成工程Ｐ１０で、Ｓｉ3Ｎ4膜４２を除去しようとしても、ＰｏｌｙＳｉ４５のエッチング残さ４５ａが存在するため、図１０に示すように、Ｓｉ3Ｎ4膜４２の一部４２ａを除去できない。このため、ＬＯＣＯＳ酸化膜８の形成予定領域に、ＬＯＣＯＳ酸化膜８を十分に形成できないという問題が生じるおそれがある。
【００９３】
また、トレンチエッチ工程Ｐ５で生じたパーティクルがＳｉ3Ｎ4膜４２の上に存在している場合も、Ｓｉ3Ｎ4膜４２の一部４２ａを除去できず、同様の問題が生じるおそれがある。
【００９４】
これに対して、本実施形態では、トレンチマスク形成工程Ｐ３で、熱酸化膜４３ｂと未焼結ＮＳＧ膜４３ａとからなる２層構造のトレンチマスク４３を形成している。そして、マスク除去工程Ｐ６では、未焼結ＮＳＧ膜４３ａのみ除去し、エッチバック工程Ｐ９の後、熱酸化膜４３ｂを除去する工程を行っている。
【００９５】
このため、図９（ａ）に示すように、熱酸化膜４３ｂの上に、ＰｏｌｙＳｉ４５のエッチング残さ４５ａが存在していても、図９（ｂ）に示す熱酸化膜４３ｂを除去する工程を行うことで、エッチング残さ４５ａを根こそぎ除去することができる。
【００９６】
これにより、本実施形態によれば、Ｓｉ3Ｎ4膜４２の一部４２ａを除去できないために、ＬＯＣＯＳ酸化膜８を形成できないという問題が発生するのを抑制することができる。
【００９７】
次に、マスク除去工程Ｐ６において、残された熱酸化膜４３ｂの膜厚を０．５μｍ程度とした理由を説明する。
【００９８】
熱酸化膜４３ｂを除去する工程において、図９（ａ）に示すように、熱酸化膜４３ｂの上に異物４５ａが存在する場合、熱酸化膜４３ｂのうち、異物４５ａの真下に位置する部分は、熱酸化相当膜の表面に対して垂直な方向に対しては、エッチングが進まない。
【００９９】
しかし、熱酸化膜４３ｂを除去する工程では、ＨＦを用いた等方性エッチングにより、熱酸化膜４３ｂを除去している。このため、熱酸化膜４３ｂのうち、異物４５ａの真下に位置する部分においても、異物４５ａの両端側から異物４５ａの真下の位置に向かって、表面に対して平行な方向でトンネルを掘るように、エッチングが進む。
【０１００】
したがって、熱酸化膜４３ｂにおいて、エッチングが進んだ距離が、異物４５ａの直径の半分の大きさに到達したとき、異物４５ａの真下に位置する熱酸化膜４３ｂが除去される。これにより、異物４５ａも除去される。
【０１０１】
このことから、本実施形態によれば、熱酸化膜４３ｂの膜厚を０．５μｍとしているので、直径１．０ｕｍの異物４５ａを除去することができる。なお、ここでは、便宜上、直径と表現したが、これは、異物４５ａを基板表面に対して垂直な方向（図９では上方から）で異物４５ａを見たときの異物４５ａの形状を、円形状と仮定した場合のことである。したがって、直径とは、異物４５ａの幅の最大値を意味する。
【０１０２】
このように、熱酸化膜４３ｂを除去する工程では、熱酸化膜４３ｂの上に異物が存在している場合、直径が熱酸化膜４３ｂの膜厚の２倍の大きさである異物を除去することができる。したがって、本実施形態では、マスク除去工程Ｐ６で残された熱酸化膜４３ｂの膜厚を０．５μｍとしたが、この膜厚を０．５μｍよりも大きくすることで、直径１．０ｕｍよりも大きな異物を除去することができる。すなわち、熱酸化膜４３ｂの膜厚を設定する際では、熱酸化膜４３ｂを除去する工程で除去したい異物４５ａの直径の半分の大きさ以上となるように、膜厚を設定すればよい。
【０１０３】
（第３実施形態）
図１１に、本発明の第３実施形態における半導体装置の製造工程を示す。本実施形態のように、Ｓｉ3Ｎ4膜形成工程Ｐ２において形成するＳｉ3Ｎ4膜４２の膜厚を、エッチバック工程で生じるＰｏｌｙＳｉ４５のエッチング残さ４５ａ等の異物の直径の半分以上の大きさとすることができる。なお、本実施形態の製造工程は、Ｓｉ3Ｎ4膜形成工程Ｐ２において形成するＳｉ3Ｎ4膜４２の膜厚が異なる点を除いて、第１実施形態の製造工程と同じである。
【０１０４】
具体的には、Ｓｉ3Ｎ4膜形成工程Ｐ２でＳｉ3Ｎ4膜４２を形成するとき、Ｓｉ3Ｎ4膜４２の膜厚を０．５μｍとする。
【０１０５】
これにより、エッチバック工程でＰｏｌｙＳｉ４５のエッチング残さ４５ａが生じても、このエッチング残さ４５ａの直径が１μｍ以下であれば、ＬＯＣＯＳ酸化膜形成工程Ｐ１０で、Ｓｉ3Ｎ4膜４２を除去する際に、このエッチング残さ４５ａも除去することができる。
【０１０６】
なお、本実施形態においても、Ｓｉ3Ｎ4膜４２の膜厚を設定する際、除去したい異物４５ａの直径の半分の大きさ以上となるように、Ｓｉ3Ｎ4膜４２の膜厚を設定すればよい。
【０１０７】
（他の実施形態）
（１）第２実施形態では、トレンチマスク４３を熱酸化膜４３ｂと未焼結ＮＳＧ膜４３ａとの２層構造とする場合を例として説明したが、熱酸化膜４３ｂの代わりに、熱酸化相当膜を用いることもできる。
【０１０８】
この熱酸化相当膜とは、熱酸化膜と同様に、未焼結ＮＳＧ膜とエッチングレート差がある酸化膜のことを意味する。熱酸化相当膜としては、例えば、ＬＰＣＶＤ酸化膜、ＨＴＯ膜もしくは焼結ＮＳＧ膜を用いることもできる。このＬＰＣＶＤ酸化膜は、２５Ｐａ程度の低圧でデポすることで形成された緻密な膜であり、ＨＴＯ膜は、６００℃以上の高温でデポすることで形成された緻密な膜である。
【０１０９】
熱酸化相当膜として焼結ＮＳＧ膜を用いる場合では、トレンチマスク形成工程Ｐ３で、Ｓｉ3Ｎ4膜４２の上にＮＳＧ膜を形成した後、ＮＳＧ膜をキュアすることで、焼結ＮＳＧ膜４３ｂを形成する。その後、焼結ＮＳＧ膜４３ｂの上に未焼結ＮＳＧ膜４３ａを形成する。その後は、第２実施形態と同様の工程を行う。
【０１１０】
（２）上記した各実施形態では、マスク除去工程Ｐ６において、エッチング液として１／１０ＨＦを用いる場合を例として説明したが、未焼結ＮＳＧ膜４３のエッチングレートが、熱酸化膜のエッチングレートよりも大きくなっていれば、他のものを用いることもできる。
【０１１１】
例えば、エッチング液として１／４ＨＦ、ＢＨＦを用いることもできる。１／４ＨＦとは、例えば、濃度が１０ｗｔ％であるＨＦを用い、ＨＦとＨ2Ｏの配合比をＨＦ：Ｈ2Ｏ＝１：４とした混合液のことである。また、ＢＨＦとは、バッファードＨＦのことであり、濃度がそれぞれ、５０％のＨＦおよび４０％のＮＨ4Ｆとを用い、ＮＨ4ＦとＨＦとＨ2Ｏとの配合比を、例えば、ＮＨ4Ｆ：ＨＦ：Ｈ2Ｏ＝３６：５：５９とした混合液のことである。これらのエッチング液を用いた場合、未焼結ＮＳＧ膜４３の熱酸化膜に対するエッチングレート比は、それぞれ、約２．８８倍（１／４ＨＦ）、約１．８６倍（ＢＨＦ）である。
【０１１２】
（３）上記した各実施形態では、バイポーラトランジスタ、ＣＭＯＳＦＥＴおよびパワーＭＯＳＦＥＴが１つの基板上に集積された半導体装置を製造する場合を例として説明したが、この半導体装置に限らず、複数の半導体素子が１つの半導体基板に形成されており、それらの半導体素子がトレンチにより絶縁分離されている他の半導体装置の製造方法においても、本発明を適用することができる。
【図面の簡単な説明】
【０１１３】
【図１】本発明の第１実施形態における半導体装置の断面図である。
【図２】（ａ）は本発明の各実施形態における半導体装置の製造工程を示すフローチャートであり、（ｂ）、（ｃ）は従来における半導体装置の製造工程を示すフローチャートである。
【図３】第１実施形態における半導体装置の製造工程を示す図である。
【図４】図３に続く製造工程を示す図である。
【図５】図４（ａ）に示すエッチバック工程Ｐ９において、エッチバック後にＰｏｌｙＳｉ残さ４５ａが生じたときのＳＯＩ基板４の断面図である。
【図６】熱酸化膜、焼結ＮＳＧ膜および未焼結ＮＳＧ膜のエッチング量の測定結果を示す図である。
【図７】焼結ＮＳＧ膜をトレンチマスク４３として用いた場合において、マスク除去工程Ｐ６でトレンチマスク４３を除去した後の様子を示す図である。
【図８】本発明の第２実施形態における半導体装置の製造工程を示す図である。
【図９】図８に続く製造工程を示す図である。
【図１０】第１実施形態で生じるおそれのある問題を説明するためのＳＯＩ基板４の断面図である。
【図１１】本発明の第３実施形態における半導体装置の製造工程を示す図である。
【図１２】従来における半導体装置の製造工程を示す図である。
【図１３】図１２に示す従来の製造工程において、生じる問題点を説明するための図である。
【図１４】図１２に示す従来の製造工程において、生じる問題点を説明するための図である。
【符号の説明】
【０１１４】
１…シリコン基板、２…埋め込み酸化膜、３…半導体層、４…ＳＯＩ基板、
５…トレンチ、６…側壁ＳｉＯ2膜、７…ＰｏｌｙＳｉ層、８…ＬＯＣＯＳ酸化膜、
４１…パッドＳｉＯ2膜、４２…Ｓｉ3Ｎ4膜、４３…トレンチマスク、
４３ａ…未焼結ＮＳＧ膜、４３ｂ…熱酸化膜、４５ａ…ＰｏｌｙＳｉのエッチング残さ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2005294337.tif 000011
【図１０】
2005294337.tif 000012
【図１１】
2005294337.tif 000013
【図１２】
2005294337.tif 000014
【図１３】
2005294337.tif 000015
【図１４】
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