(57)【要約】      （修正有）【課題】半導体ウェハの裏面に付加的に形成されたＣＶＤ窒化膜に起因する応力を軽減し、残留フォトレジスト膜による半導体ウェハへの汚染等の不具合を改善した半導体素子の製造方法及び半導体素子を提供する。【解決手段】窒化膜２０１が表裏両面に形成され、半導体ウェハ１０１の表面にのみ、ＣＶＤ酸化膜３０１を選択的に成膜する。次に酸化膜３０１をマスクとして、半導体ウェハ１０１の裏面窒化膜２０１のみ選択的に除去する。続けて、希弗酸を用いて半導体ウェハ１０１表面の酸化膜３０１のみを除去し、半導体ウェハ１０１の表面にのみ窒化膜２０１を残す。次に窒化膜２０１を異方性エッチングしてサイドウォ−ルを形成する。【選択図】図４
2005340734.tif 000002
【特許請求の範囲】
【請求項１】
半導体ウェハに窒化シリコン膜を成膜する工程と、前記半導体ウェハにおいて半導体素子が形成される表面にのみ選択的に酸化シリコン膜を成膜する工程と、前記酸化シリコン膜をマスクとして裏面の窒化シリコン膜を選択的にエッチングする工程と、前記表面の酸化シリコン膜を選択的にエッチングする工程とを用いることを特徴とする半導体素子の製造方法。
【請求項２】
素子分離領域と、半導体素子を構成するゲート絶縁膜及びゲート電極とが形成された半導体ウェハに窒化シリコン膜を成膜する工程と、前記半導体ウェハの被処理面である表面にのみ選択的に酸化シリコン膜を成膜する工程と、前記酸化シリコン膜をマスクとして裏面の窒化シリコン膜を選択的にエッチングする工程と、前記表面の酸化シリコン膜を選択的にエッチングする工程と、前記半導体ウェハの表面にある前記窒化シリコン膜を異方性エッチングし、前記ゲート電極の側面にサイドウォール層を形成する工程を備えたことを特徴とする半導体素子の製造方法。
【請求項３】
前記素子分離領域にＳＴＩを用いていることを特徴とする請求項２に記載の半導体素子の製造方法。
【請求項４】
前記窒化シリコン膜を成膜する工程は、材料ガスの熱分解によるバッチ式のCVD（化学気相成長）法を用いていることを特徴とする請求項１〜３のいずれか一項に記載の半導体素子の製造方法。
【請求項５】
前記表面にのみ前記酸化シリコン膜を選択的に成膜する工程とは、酸化シリコン膜の成膜に用いる材料ガスを前記表面にのみ供給した状態で、前記材料ガスを分解し成膜するCVD（化学気相成長）法を用いることで、前記表面にのみ選択的に前記酸化シリコン膜を成膜する工程であることを特徴とする請求項１〜４のいずれか一項に記載の半導体素子の製造方法。
【請求項６】
前記窒化シリコン膜を選択的に除去する工程は、燐酸を主剤とするエッチング液によるウェットエッチングを用いることを特徴とする、請求項１〜５のいずれか一項に記載の半導体素子の製造方法。
【請求項７】
前記酸化シリコン膜を選択的に除去する工程は、弗酸を純水で希釈した溶液を主剤とするエッチング液によるウェットエッチングを用いることを特徴とする、請求項１〜６のいずれか一項に記載の半導体素子の製造方法。
【請求項８】
請求項１〜７のいずれか一項に記載の半導体素子の製造方法によって製造された半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法一般に係り、特に半導体ウェハ裏面からの応力軽減を目的とした半導体素子の製造方法及び半導体素子に関する。
【背景技術】
【０００２】
半導体素子の製造方法として重要な工程である成膜工程では、所望の膜質を得るために、さまざまな成膜方法が用いられている。特に最終的に半導体素子に残る膜の成膜工程では、可能な限り緻密な膜質が得られる成膜方法が用いられている。緻密な窒化シリコン膜（以下適宜「窒化膜」と記述）を成膜する手段としては、熱を加えて材料ガスを熱分解し堆積する熱ＣＶＤ（Chemical Vapor Deposition：化学気相成長）法が一般に知られている。熱ＣＶＤ法により成膜された窒化膜は、プラズマを用いて材料ガスを熱分解し堆積するプラズマＣＶＤ法で成膜された窒化膜等と比べ緻密な膜質を持っている。
【０００３】
また、熱ＣＶＤ法を行う手段には、半導体ウェハに一枚一枚成膜していく枚葉式熱ＣＶＤ法と、例えば１００枚単位で一度に成膜するバッチ式熱ＣＶＤ法とがある。１００ｎｍ程度以上の厚膜で窒化膜を成膜する時、実用的な処理時間でかつ緻密な膜質を有する窒化膜を成膜するには、バッチ式熱ＣＶＤ法を使用する必要がある。
【０００４】
しかしながら、バッチ式熱ＣＶＤ法を用いる場合、材料ガスが半導体ウェハの裏面（被処理面とは反対側の面）にも回り込むため、裏面にも窒化膜が成膜されることとなる。
【０００５】
半導体ウェハの裏面に成膜された窒化膜は、半導体ウェハに応力を与える。窒化膜は酸化シリコン膜（以下適宜「酸化膜」と記述）と比べヤング率が高い（硬い）ため、熱処理等を行う際、窒化膜に発生した応力は窒化膜中では緩和されず、半導体ウェハに応力がかかることとなる。そのため半導体ウェハの表面（被処理面）ですでに窒化膜の応力を受けている部分、例えばＭＯＳトランジスタのサイドウォール端近傍等では、半導体ウェハの表面からの応力と半導体ウェハの裏面からの応力が重なってかかることとなる。この応力が半導体ウェハに歪みや転移などを発生させ、ＭＯＳトランジスタ等の素子特性を落とすという問題点があった。
【０００６】
この問題点を解決するために、裏面の窒化膜を除去する工程が用いられている。従来半導体ウェハの裏面側にある窒化膜を除去するためには、以下に示すような方法が用いられていた。
【０００７】
（１）特許文献１に示されているように、半導体ウェハの表面をフォトレジスト膜で覆い、半導体ウェハを薬液に浸漬して裏面に付着した窒化膜をエッチングにより取り除き、その後フォトレジスト膜をアッシングして取り除く方法。
【０００８】
（２）半導体ウェハの表面を真空チャックで固定することで半導体ウェハの表面にエッチング液が回り込む現象を防ぎ、半導体ウェハの裏面の窒化膜のみをエッチングする方法。
【０００９】
（３）半導体ウェハ径程度の大きさを持つ電極と半導体ウェハの裏面とを向かいあいに配置して、電極と半導体ウェハの裏面との間にエッチングガスを供給し、電極と半導体ウェハの裏面との間にプラズマを発生させることで半導体ウェハ裏面の窒化膜のエッチングを行う方法。
【００１０】
なお、上記（２）、（３）は公知・公用の技術である。
【００１１】
【特許文献１】特開平５−２３４９４９号公報（例えば段落０００３）
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、（１）のように半導体ウェハの表面にフォトレジスト膜を成膜し、半導体ウェハの裏面の窒化膜のみを除去する方法では、フォトレジスト膜に残留している金属による汚染が懸念され、ＭＯＳトランジスタ等の信頼性が低下する不具合が生じることが指摘されている。
【００１３】
また、（２）のように半導体ウェハの表面を吸着してエッチング液の浸入を防いで裏面をエッチングする処理方法では、半導体ウェハの表面が直に吸着機構と接触することとなるのでパーティクル等により半導体ウェハの表面が汚染されてしまう不具合が生じることが指摘されている。
【００１４】
また、（３）のように半導体ウェハ径程度の大きさを持つ電極と半導体ウェハの裏面とを向かいあいに配置して、電極と半導体ウェハの裏面との間にエッチングガスを供給し、電極と半導体ウェハの裏面との間にプラズマを発生させることで半導体ウェハ裏面の窒化膜のエッチングを行う方法では、半導体ウェハの表面へのエッチングガスの回り込みを完全に防ぐことが困難であり、回り込んできたエッチングガスが半導体ウェハ表面の窒化膜に悪影響を及ぼすという不具合が指摘されている。
【００１５】
そこで、本発明は、バッチ式熱ＣＶＤ法での成膜時、半導体ウェハの裏面に付加的に形成された窒化膜に起因する応力を軽減することができるとともにフォトレジスト膜に残留している金属やチャックとの接触等による半導体ウェハへの汚染等の不具合を改善した半導体素子の製造方法及び半導体素子を提供することを目的としている。
【課題を解決するための手段】
【００１６】
上記目的を達成するために、本発明の半導体素子の製造方法は、半導体ウェハに窒化シリコン膜を成膜する工程と、前記半導体ウェハにおいて半導体素子が形成される表面にのみ選択的に酸化シリコン膜を成膜する工程と、前記酸化シリコン膜をマスクとして裏面の窒化シリコン膜を選択的にエッチングする工程と、前記表面の酸化シリコン膜を選択的にエッチングする工程とを用いる。
【００１７】
この製造方法によれば、半導体ウェハの表面に成膜した酸化シリコン膜をマスクにしているため、機械的な真空チャック等をマスクにして裏面の窒化シリコン膜をエッチングする必要がない。そのため真空チャック等から発生したパーティクルが半導体ウェハの表面に付着したり、真空チャック等と半導体ウェハの表面とが擦れ合って半導体ウェハの表面に傷がついたりすることがない。また、マスクとなるフォトレジスト層を半導体ウェハの表面上に成膜することなく、裏面の窒化シリコン膜を除去することができるため、フォトレジストに残留している金属等により半導体ウェハが汚染されることがない。
【００１８】
また、裏面の窒化シリコン膜を選択的にエッチングするため、裏面からの窒化シリコン膜の応力が表面にかかることがなくなる。そのため、半導体ウェハに歪みや転移などが発生しにくくなる。
【００１９】
また、本素子分離領域と、半導体素子を構成するゲート絶縁膜及びゲート電極とが形成された半導体ウェハに窒化シリコン膜を成膜する工程と、前記半導体ウェハの被処理面である表面にのみ選択的に酸化シリコン膜を成膜する工程と、前記酸化シリコン膜をマスクとして裏面の窒化シリコン膜を選択的にエッチングする工程と、前記表面の酸化シリコン膜を選択的にエッチングする工程と、前記半導体ウェハの表面にある前記窒化シリコン膜を異方性エッチングし、前記ゲート電極の側面にサイドウォール層を形成する工程を備える。
【００２０】
この製造方法によれば、裏面の窒化シリコン膜を選択的にエッチングするため、裏面からの窒化シリコン膜の応力が表面にかかることがなくなる。そのため、半導体ウェハのゲート電極近傍にかかる応力は、半導体ウェハ表面の窒化シリコン膜からなるサイドウォールからの応力と素子分離領域からの応力に限定されるため、半導体ウェハに歪みや転移などが発生しにくくなり、ＭＯＳトランジスタ等の素子特性は良好に保たれる。
【００２１】
また、本発明の半導体素子の製造方法は前記素子分離領域にＳＴＩを用いている。
【００２２】
この製造方法によれば、半導体ウェハ裏面から応力が抑えられるため、より少ない応力のＳＴＩ構造を用いることができる。素子分離にＳＴＩを用いることで素子分離領域の面積をＬＯＣＯＳに比べ小さくすることができ、より高集積化が可能となる。
【００２３】
また、本発明の半導体素子の製造方法は、前記窒化シリコン膜を成膜する工程に、材料ガスの熱分解によるバッチ式のCVD（化学気相成長）法を用いている。
【００２４】
この製造方法によれば、材料ガスの熱分解によるCVD（化学気相成長）法を用いるため、プラズマを用いて材料ガスを分解する化学気相堆積法と比べ緻密な窒化シリコン膜を得ることができる。また、プラズマを用いた材料ガスの分解によるCVD（化学気相成長）法では、成膜条件によっては、プラズマ起因の電荷蓄積によりＭＯＳトランジスタのゲート絶縁膜への悪影響が発生する。従ってプラズマを用いた材料ガスの分解によるCVD（化学気相成長）法を用いる際には、プラズマ起因の、ゲート絶縁膜への電荷蓄積を抑えられる範囲で窒化シリコン膜の成膜条件を選ぶ必要がある。そのため、窒化シリコン膜成膜条件は限定され、緻密な窒化シリコン膜を得ることが困難となる。これに対して材料ガスの熱分解によるCVD（化学気相成長）法を用いる場合は、成膜条件を殆ど任意に選べるため、緻密な窒化シリコン膜が得られる成膜条件を選ぶことができる。さらに、バッチ式のCVD（化学気相成長）法を用いることで、成膜に要する時間は殆ど制約条件にならないため、さらに緻密な窒化シリコン膜の成膜条件を用いることができる。
【００２５】
また、本発明の半導体素子の製造方法は、前記表面にのみ前記酸化シリコン膜を選択的に作成する工程とは、酸化シリコン膜の成膜に用いるガスを前記表面にのみ供給した状態で、前記ガスを分解するCVD（化学気相成長）法を用いることで、前記表面にのみ選択的に前記酸化シリコン膜を成膜する工程である。
【００２６】
この製造方法によれば、例えば半導体ウェハを一枚ずつ処理する枚葉式の成膜装置を用いて、半導体ウェハの表面にのみ材料ガスを供給することで半導体ウェハの表面にのみ酸化シリコン膜を成膜することができる。この酸化シリコン膜は、窒化シリコンをエッチング液から守るマスクとしてのみ用いられるため、膜質はあまり問題とされない。そのため成膜速度を優先した成膜条件が使え、半導体ウェハを一枚ずつ処理する枚葉式の成膜装置を用いても実用的な処理時間で酸化シリコン膜を成膜することが可能である。
【００２７】
また、本発明の半導体素子の製造方法は、前記窒化シリコン膜を選択的に除去する工程は、燐酸を主剤とするエッチング液によるウェットエッチングを用いる。
【００２８】
この製造方法によれば、燐酸で窒化シリコン膜をエッチングするため、ドライエッチングで問題となる反応副生成物によるパーティクル汚染等の問題が生じない。また、ドライエッチングで問題となる、半導体ウェハ上に作られた、パターンの隅に残された反応副生成物についても、ウェットエッチングを用いることで完全に取り除くことができる。また、裏面の窒化膜に付着しているパーティクルや、金属汚染についてもウェットエッチングを用いることで溶かし去ることができるため、半導体ウェハを清浄な状態に保つことが可能となる。
【００２９】
また、本発明の半導体素子の製造方法は、前記酸化シリコン膜を選択的に除去する工程は、弗酸を純水で希釈した溶液を主剤とするエッチング液によるウェットエッチングを用いる。
【００３０】
この製造方法によれば、弗酸を水で希釈した溶液で酸化シリコン膜をエッチングするため、ドライエッチングで問題となる反応副生成物によるパーティクル汚染等の問題が生じない。また、ドライエッチングで問題となる、半導体ウェハ上に作られた、パターンの隅に残された反応副生成物についても、ウェットエッチングを用いることで完全に取り除くことができる。また、この酸化シリコン膜をエッチングすることで、半導体ウェハの表面に付着しているパーティクル、汚染等を酸化シリコン膜と共に溶かし去ることができる。
【００３１】
また、本発明の半導体素子は、請求項１〜７のいずれか一項に記載の半導体素子の製造方法によって製造されている。
【００３２】
この構成によれば、裏面の窒化シリコン膜のみが除去されたことで裏面からの応力が軽減された半導体素子を得ることが可能となる。また、フォトレジスト起因の金属汚染がない清浄な状態の半導体素子を得ることが可能となる。さらに、半導体ウェハ表面の酸化シリコン膜をエッチングするため、半導体素子表面が清浄な状態の半導体素子を得ることが可能となる。
【発明を実施するための最良の形態】
【００３３】
本発明を具体化した一実施形態について、図面を参照して説明する。
【００３４】
図１は、半導体素子を形成した半導体ウェハの構成を示し、同図（ａ）は半導体ウェハの模式断面図、同図（ｂ）は半導体ウェハ上に形成されたＭＯＳトランジスタ部分及びＳＴＩによる素子分離領域の拡大断面図である。半導体ウェハ１０１上にゲート絶縁膜１０２が形成され、その上にゲート電極１０３が形成されることにより、ＭＯＳトランジスタ１０４が形成されている。同図（ｃ）は図１（ｂ）におけるＡ−Ａ線断面図である。ＭＯＳトランジスタ１０４の素子分離を行うＳＴＩ１０５（Shallow Trench Isolation）は、ＭＯＳトランジスタ１０４の近傍に形成され、隣接する素子との絶縁を保つ役割をしている。
【００３５】
次に、窒化シリコン膜をバッチ式熱ＣＶＤ法を用いて成膜する。図２は、窒化シリコン膜を成膜した半導体ウェハの構成を示し、同図（ａ）は半導体ウェハの模式断面図、同図（ｂ）は半導体ウェハ上に形成されたＭＯＳトランジスタ部分の拡大断面図である。図２（ａ）に示すように、シランや笑気等の材料ガスがウェハ裏面（被処理面とは反対側の面）にも回り込むため、半導体ウェハ１０１の裏面にも窒化シリコン膜（以下「窒化膜」と称する）２０１が成膜される。バッチ式熱ＣＶＤ法では、例えば半導体ウェハ１０１を一度に１００枚程度同時並列に処理できる。従って、バッチ式熱ＣＶＤ法を用いた場合、半導体ウェハ１０１の一枚あたりの成膜時間はあまり問題にならないため成膜時間を長くとることができ、より緻密な窒化膜２０１を成膜することが可能となる。
【００３６】
次に、酸化シリコン膜を枚葉式熱ＣＶＤ法を用いて成膜する。酸化シリコン膜成膜に用いる材料ガスとして例えば珪酸エチル（Tetraethoxysilane；ＴＥＯＳ）とオゾンとを半導体ウェハ１０１の表面にのみ供給し、枚葉式熱ＣＶＤ法を用いて半導体ウェハ１０１の表面にのみ酸化シリコン膜（以下「酸化膜」と称する）３０１を成膜する。図３は、酸化膜３０１を成膜した半導体ウェハの構成を示し、同図（ａ）は半導体ウェハの模式断面図、同図（ｂ）は半導体ウェハ上に成膜されたＭＯＳトランジスタ部分の拡大断面図である。図３（ａ）に示されているように、半導体ウェハ１０１裏面には酸化膜は積層されず、半導体ウェハ１０１の表面にのみ酸化膜３０１が積層される。
【００３７】
次に、窒化膜の選択的エッチング液である１５０℃程度に加熱した燐酸の中に半導体ウェハ１０１を浸漬し、裏面の窒化膜２０１のみをウェットエッチングする。図４は、裏面の窒化膜２０１を選択的にエッチングした半導体ウェハの構成を示し、同図（ａ）は半導体ウェハの模式断面図、同図（ｂ）は半導体ウェハ上に成膜されたＭＯＳトランジスタ１０４部分の拡大断面図である。図４（ａ）に示されているように、半導体ウェハ１０１裏面の窒化膜２０１はエッチングにより除去され、半導体ウェハ１０１の表面にのみ窒化膜２０１と酸化膜３０１が残される。
【００３８】
燐酸によるウェットエッチングで裏面の窒化膜２０１をエッチングするため、ドライエッチングで問題となる反応副生成物によるパーティクル汚染等の問題が生じにくい。また、ドライエッチングで問題となる、半導体ウェハ上に作られた、パターンの隅に残された反応副生成物についても、ウェットエッチを用いることで完全に取り除くことができる。また、半導体ウェハ１０１裏面に付着しているパーティクルや、金属汚染についてもウェットエッチングを用いることで溶かし去ることができるため、半導体ウェハ１０１は清浄な状態に保たれる。
【００３９】
次に、酸化膜の選択的エッチング液である、弗酸を純水で１：１０程度に希釈した液の中に半導体ウェハ１０１を浸漬し、半導体ウェハ表面の酸化膜３０１のみをウェットエッチングする。図５は、半導体ウェハ１０１の表面に成膜された酸化膜３０１を選択的にエッチングした半導体ウェハの構成を示し、同図（ａ）は半導体ウェハの模式断面図、同図（ｂ）は半導体ウェハ上に形成されたＭＯＳトランジスタ１０４部分の拡大断面図である。図５（ａ）に示されているように、半導体ウェハ１０１表面の酸化膜３０１はエッチングにより除去され、半導体ウェハ１０１の表面にのみ窒化膜２０１が残される。純水で希釈した弗酸によるウェットエッチングで表面の酸化膜３０１をエッチングするため、ドライエッチングで問題となる反応副生成物によるパーティクル汚染等の問題が生じにくい。また、ドライエッチングで問題となる、半導体ウェハ上に作られた、パターンの隅に残された反応副生成物についても、ウェットエッチを用いることで完全に取り除くことができる。また、半導体ウェハ１０１裏面に付着しているパーティクルや、金属汚染についてもウェットエッチングを用いることで溶かし去ることができるため、半導体ウェハ１０１は清浄な状態に保たれる。
【００４０】
次に、窒化膜２０１のドライエッチングによる異方性エッチングを行う。ドライエッチング時には半導体ウェハ１０１の裏面へのエッチングガスの回り込みが若干生じるが、半導体ウェハ１０１の裏面には半導体素子の構成要素は作りこまれていないため、裏面にエッチングガスが回り込んでも影響は生じない。
【００４１】
図６は、半導体ウェハ１０１の表面に成膜された窒化膜２０１を異方性エッチングしサイドウォール６０１を形成した半導体ウェハの構成を示し、同図（ａ）は半導体ウェハの模式断面図、同図（ｂ）は半導体ウェハ上に形成されたＭＯＳトランジスタ部分の拡大断面図である。同図（ｃ）は図６（ｂ）におけるＢ−Ｂ線断面図である。図６（ｂ）に示されているように、半導体ウェハ１０１表面の窒化膜２０１はＭＯＳトランジスタ１０４のゲート電極１０３の横に残り、サイドウォール６０１が形成される。また、同図（ｃ）に示すようにＭＯＳトランジスタ１０４のゲート電極１０３はＳＴＩ１０５により素子分離されている。従って、ＭＯＳトランジスタ１０４には、サイドウォール６０１からの応力と、ＳＴＩ１０５からの応力がかかることとなるが、半導体ウェハ１０１の裏面の窒化膜２０１はすでに除去されているため半導体ウェハ１０１の裏面から応力を受けることはない。そのためウェハ１０１中での欠陥発生が抑えられ、特性の優れたＭＯＳトランジスタ１０４を形成することが可能となる。
【００４２】
次に、実施形態の効果について記述する。
（１）半導体ウェハ１０１の表裏両面に成膜された窒化膜２０１の表面にのみ、酸化膜３０１を成膜し、酸化膜３０１をマスクとして裏面の窒化膜２０１を選択的にエッチングする工程と、表面の酸化膜３０１を選択的にエッチングする製造方法を用いているため、半導体ウェハ１０１の表面に窒化膜２０１のエッチング時のマスクとなるフォトレジストを塗布することなく、裏面の窒化シリコン膜を除去することができるため、フォトレジストに残留している金属により汚染されることがない。
【００４３】
また、機械的な真空チャック等をマスクにして裏面の窒化膜２０１をエッチングする必要がない。そのため真空チャック等から発生したパーティクルが半導体ウェハ１０１の表面に付着したり、真空チャック等と半導体ウェハの表面とが擦れ合って半導体ウェハの表面に傷がついたりすることがない。
（２）半導体ウェハ１０１の表裏両面に成膜された窒化膜２０１の表面にのみ、酸化膜３０１を成膜し、酸化膜３０１をマスクとして裏面の窒化膜２０１を選択的にエッチングする工程と、表面の酸化膜３０１を選択的にエッチングする工程と、半導体ウェハ１０１の表面にある窒化膜２０１を異方性エッチングし、ゲート電極１０３の側面にサイドウォール６０１を形成する製造方法を用いているため、ＭＯＳトランジスタ１０４に係る応力をほぼサイドウォール６０１からの応力とＳＴＩ１０５からの応力だけに抑えることができ、半導体ウェハ１０１中での、窒化膜２０１からの応力による欠陥発生が抑えられる。
（３）素子分離にＳＴＩ１０５を用いることにより、素子分離領域の面積をＬＯＣＯＳに比べ小さくすることができる。ＳＴＩ１０５を用いて素子分離を行うことで素子分離に必要な領域を小さくすることができるが、反面ＳＴＩ１０５からの応力が半導体ウェハ１０１に加わることとなる。ゲート電極１０３の側面に形成されたサイドウォール６０１からも応力が加わっているため半導体基板１０１にかかる応力は大きくなるが、半導体裏面の窒化膜２０１が除去されているため半導体基板１０１の裏面からは応力がかからず、半導体ウェハ１０１に発生する応力起因の欠陥発生を抑えることができる。
（４）窒化膜を成膜する工程にバッチ式熱ＣＶＤ法を用いているため、例えば半導体ウェハ１０１を一度に１００枚程度同時並列に処理できる。従って半導体ウェハ１０１の一枚あたりの処理時間はあまり問題にならない。そのためバッチ式熱ＣＶＤ法を用いる場合では成膜時間を長くとることができ、より緻密な窒化膜２０１を成膜することが可能となる。
（５）表面にのみ酸化膜３０１を選択的に成膜する工程では、酸化膜３０１成膜に用いる材料ガスを前記表面にのみ供給した状態で、前記材料ガスを分解し成膜する、枚葉式熱ＣＶＤ法を用いることで、前記表面にのみ選択的に前記酸化膜を作成することができる。
（６）窒化膜２０１を選択的に除去する工程は、１５０℃の燐酸によるウェットエッチングを用いている。燐酸によるウェットエッチングで裏面の窒化膜２０１をエッチングするため、ドライエッチングで問題となる反応副生成物によるパーティクル汚染等の問題発生が抑えられる。
（７）酸化膜３０１を選択的に除去する工程は、弗酸を純水で希釈したエッチング液によるウェットエッチングを用いている。ウェットエッチングを行う際、半導体ウェハ１０１裏面に付着しているパーティクルや、金属汚染についても溶かし去ることができるため、半導体ウェハ１０１を清浄な状態に保つことができる。
（８）半導体ウェハ１０１裏面の窒化膜２０１を表面は残して選択的に除去するため、半導体ウェハ１０１裏面からの応力を受けない状態でＭＯＳトランジスタ１０４は作られている。そのため、特性の優れたＭＯＳトランジスタ１０４を形成することが可能となる。
＜変形例＞
・前記実施形態では、表面の窒化膜２０１上に、エッチングマスクとなる酸化膜３０１を成膜する方法として熱ＣＶＤ法を用いているが、これは窒化膜２０１の形成方法を熱ＣＶＤ法に限定する趣旨ではない。例えば、ＭＯＳトランジスタ１０４にプラズマ起因の、ゲート絶縁膜への電荷蓄積を抑えられる範囲の条件でプラズマＣＶＤ法を用いても良い。また、材料ガスも珪酸エチルとオゾンの組み合わせに限定する趣旨ではない。例えば、モノシラン、ジシランや酸素等の材料ガスとして用いても良い。
【００４４】
・前記実施形態では、裏面の窒化膜２０１の除去方法としてウェットエッチングを用いているが、これは窒化膜２０１の除去方法をウェットエッチングに限定する趣旨ではない。例えば、ＭＯＳトランジスタ１０４にプラズマ起因の、ゲート絶縁膜１０２への電荷蓄積を抑えられる範囲の条件でプラズマを用いたドライエッチング等を用いても良い。半導体ウェハ１０１上に酸化膜１０３が形成されているため、エッチングガスが多少表面に回り込んでも、半導体ウェハ１０１の表面は酸化膜１０３でマスクされているため、表面の窒化膜２０１には殆ど影響はない。また、ドライエッチングを用いれば、わずかのガスを用いるだけでエッチングを行うことができるため、ウェットエッチング時に必要となる熱燐酸液や、洗浄用の純水を用いずに裏面窒化膜をエッチングできるため、環境負荷の小さい製造方法が得られる。
【００４５】
・前記実施形態では、ＭＯＳトランジスタ１０４のサイドウォール６０１を表面の窒化膜２０１を用いて形成しているが、これは本発明をＭＯＳトランジスタ１０４のサイドウォール６０１の形成に限定する趣旨ではない。例えば半導体素子を素子毎に分離するための素子分離領域として形成されるＳＴＩ等、窒化膜を用いる半導体素子全般の製造方法に応用展開可能である。
【００４６】
・前記実施形態では、表面の酸化膜３０１の除去方法としてウェットエッチングを用いているが、これは酸化膜３０１の除去方法をウェットエッチングに限定する趣旨ではない。例えば、表面の酸化膜３０１の除去方法としてドライエッチングを用いれば、わずかのガスを用いるだけでエッチングを行うことができるため、ウェットエッチング時に必要となる弗酸水溶液や、洗浄用の純水を用いずに裏面窒化膜をエッチングできるため、環境負荷の小さい製造方法が得られる。
【００４７】
次に、前記実施形態及び変形例から把握できる請求項に記載した発明以外の技術的思想について、それらの効果とともに以下に記載する。
（イ）半導体ウェハ裏面の窒化膜の除去をドライエッチングで行うことを特徴とする半導体素子の製造方法。このような方法にすれば、わずかのガスを用いるだけでエッチングを行うことができる。そのため、ウェットエッチング用の熱燐酸液や、洗浄用の純水を用いずに裏面窒化膜をエッチングできるため、環境負荷の小さい製造方法が得られる。
（ロ）半導体ウェハの表面酸化膜の除去をドライエッチングで行うことを特徴とする半導体素子の製造方法。このような方法にすれば、わずかのガスを用いるだけでエッチングを行うことができる。そのため、弗酸を純水で希釈したウェットエッチング用のエッチング液や、洗浄用の純水を用いずに表面酸化膜をエッチングできるため、環境負荷の小さい製造方法が得られる。
【図面の簡単な説明】
【００４８】
【図１】実施形態での半導体ウェハの構成を示し、（ａ）は半導体ウェハの模式断面図、（ｂ）はＭＯＳトランジスタ部分の拡大断面図、（ｃ）は同図（ｂ）におけるＡ−Ａ線断面図。
【図２】窒化膜成膜後の半導体ウェハの構成を示し、（ａ）は半導体ウェハの模式断面図、（ｂ）はＭＯＳトランジスタ部分の拡大断面図。
【図３】表面酸化膜成膜後の半導体ウェハの構成を示し、（ａ）は半導体ウェハの模式断面図、（ｂ）はＭＯＳトランジスタ部分の拡大断面図。
【図４】裏面窒化膜エッチング後の半導体ウェハの構成を示し、（ａ）は半導体ウェハの模式断面図、（ｂ）はＭＯＳトランジスタ部分の拡大断面図。
【図５】表面酸化膜エッチング後の半導体ウェハの構成を示し、（ａ）は半導体ウェハの模式断面図、（ｂ）はＭＯＳトランジスタ部分の拡大断面図。
【図６】表面窒化膜エッチング後の半導体ウェハの構成を示し、（ａ）は半導体ウェハの模式断面図、（ｂ）はＭＯＳトランジスタ部分の拡大断面図、（ｃ）は同図（ｂ）におけるＢ−Ｂ線断面図。
【符号の説明】
【００４９】
１０１…半導体ウェハ、１０２…ゲート絶縁膜、１０３…ゲート電極、１０４…半導体素子としてのＭＯＳトランジスタ、１０５…素子分離領域としてのＳＴＩ、２０１…窒化シリコン膜としての窒化膜、３０１…酸化シリコン膜としての酸化膜、６０１…サイドウォール。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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