(57)【要約】【課題】  半導体素子層中の欠陥が少ない基板の製造方法の提供。【解決手段】  炭化珪素基板上に、ゲルマニウムをドープした炭化ケイ素バッファー層を設け、かつ、該バッファー層上に半導体素子層を設けることを特徴とする炭化珪素半導体基板の製造方法。【選択図】  図１
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【特許請求の範囲】
【請求項１】
炭化珪素基板上に、ゲルマニウムをドープした炭化ケイ素バッファー層を設け、かつ、該バッファー層上に半導体素子層を設けることを特徴とする炭化珪素半導体基板の製造方法。
【請求項２】
バッファー層のゲルマニウムの量が１０atm％以下である請求項１記載の製造方法。
【請求項３】
バッファー層と半導体素子層をそれぞれ交互に二層以上設けることを特徴とする請求項１又は２記載の製造方法。
【請求項４】
請求項１、２又は３記載の製造方法により得られた炭化珪素半導体基板。
【請求項５】
請求項１、２又は３記載の製造方法により得られた炭化珪素半導体基板に電極を設けたことを特徴とする炭化珪素半導体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素（ＳｉＣ）基板及びその製造方法に関し、特に、欠陥が少ない半導体素子層（エピタキシャル層）を有する基板及びその製造方法に関する。
【背景技術】
【０００２】
ＳｉＣ単結晶は、一般的には昇華法によって製造されるが、このように製造されたものは、転位（刃状転位、螺旋転位（マイクロパイプも含む））等の欠陥を含む。即ち、ＳｉＣ基板の生成は、昇華したＳｉＣが堆積して進行するが、ＳｉＣの堆積は、壁面に沿って進行するため、両壁面から堆積したＳｉＣが合体した部位には、結晶の不連続部が発生する。これが欠陥となる。
【０００３】
パワーデバイスや高周波デバイスを作製する場合、このＳｉＣ単結晶を基板として、デバイスを形成する領域であるエピタキシャル層（半導体素子層）をデバイスに適した構造になるように成長させるが、欠陥が基板中に存在すると、その上に成長させたエピタキシャル層にもその欠陥が継承され、エピタキシャル層にも欠陥がほぼ同数形成される。そして、この欠陥があるエピタキシャル層にデバイス（素子）を作製すると、デバイスの漏れ電流を増加させ、逆方向耐圧を低下させることが報告されている。
【０００４】
このため、デバイスを作製するにはこの欠陥を低減させることが極めて重要である。
デバイスを作製する領域であるエピタキシャル層のマイクロパイプを低減させる方法として、基板となるＳｉＣ単結晶を高温処理することで、ＳｉＣが昇華し、マイクロパイプに析出、閉塞させることが提案された（特許文献１参照）。また、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、ＳｉＣを成長させ、熱処理によりマイクロパイプの端部を閉塞し、熱エッチングにより閉塞された表面を露出し、これを種結晶としてＳｉＣ単結晶を成長させる方法もあり（特許文献２参照）、さらに、ＣＶＤ法により、調整した成膜条件でＳｉＣを成長することでマイクロパイプを転位などの欠陥に展開する方法もある（非特許文献１参照）。
【０００５】
しかし、これらの方法では、部分的にマイクロパイプは閉塞されるが、多数の転位に変換され、上記問題点は、解決されない。
即ち、マイクロパイプはバーガースベクトルｂ＝｜ｎｃ｜（ｎは整数、ｃはｃ軸方向の原子１個分の変位）を有しており、気相（昇華）でマイクロパイプを閉塞してもバーガースベクトルは保存されるので、バーガースベクトルのより小さな転位に分解される。つまり、１つのマイクロパイプに最大ｎ個の転位が発生する。この転位は、不対電子を有するためキャリアの散乱源となって移動度を低下させたり、低抵抗領域を形成して電流のリークパスとなって耐圧を低下させる。
【特許文献１】特開２００２−１７９４９８号公報
【特許文献２】特開２０００−５３４９８号公報
【非特許文献１】Ｊｐｎ．Ｊ．Ａｐｐｌ／Ｐｈｙｓ．ｖｏｌ．４１（２００２）Ｌ１３００，Ｌ１１３７
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従って、本発明の目的は、デバイスを作製する領域であるエピタキシャル層の欠陥が少ない炭化珪素半導体基板を得、上記欠陥のない半導体を得ることにある。
【課題を解決するための手段】
【０００７】
斯かる実状に鑑み本発明者は鋭意研究を行ったところ、炭化珪素基板上に、ゲルマニウムをドープしたバッファー層を設ければ、エピタキシャル層への欠陥が抑制されることを見出し本発明を完成した。
即ち、本発明は、次の方法等を提供するものである。
【０００８】
＜１＞  炭化珪素基板上に、ゲルマニウムをドープした炭化ケイ素バッファー層を設け、かつ、該バッファー層上に半導体素子層を設けることを特徴とする炭化珪素半導体基板の製造方法。
【０００９】
＜２＞  バッファー層のゲルマニウムの量が１０atm％以下である＜１＞記載の製造方法。
【００１０】
＜３＞  バッファー層と半導体素子層をそれぞれ交互に二層以上設けることを特徴とする請求項＜１＞又は＜２＞記載の製造方法。
【００１１】
＜４＞  ＜１＞、＜２＞又は＜３＞記載の製造方法により得られた炭化珪素半導体基板。
【００１２】
＜５＞  ＜１＞、＜２＞又は＜３＞記載の製造方法により得られた炭化珪素半導体基板に電極を設けたことを特徴とする炭化珪素半導体。
【発明の効果】
【００１３】
本発明により得られた半導体は、半導体素子層の欠陥が少なくデバイスの漏れ電流が少なく、逆方向耐圧を低下させることが少ない。
【発明を実施するための最良の形態】
【００１４】
以下、本発明を適用した実施形態を図面を用いて具体的に説明する。本実施形態は、例えば昇華法などにより形成された炭化珪素単結晶基板（ＳｉＣ単結晶基板）に、デバイスを形成するためのエピタキシャル成長基板を製造する方法に適用したものである。
【００１５】
本発明において、ゲルマニウムをドープした炭化ケイ素とは、結晶系がＳｉＣ特有の六方晶形を有する２Ｈ、４Ｈ、６Ｈ、８Ｈ、１５Ｒ、２１Ｒ、２４Ｒ等であってＳｉＣＧｅを主成分とするもの、
及び、＜１１１＞軸方向にＳｉ面とＣ面が交互に積層した立方晶において、ＳｉやＣの一部がＧｅによって置換されたもの若しくは格子間にＧｅが挿入されたものを言う。
【００１６】
（第１実施形態）
図１（ａ）に、本発明方法により得られた炭化珪素半導体基板の一態様を示す。
製造工程を次に示す。
Ａ）基板
まず、ＳｉＣ基板１を取得する。ＳｉＣ基板としては、４Ｈ−ＳｉＣ、３Ｃ−ＳｉＣ、６Ｈ−ＳｉＣなどが使用でき、ウエーハの面方位、オフ角、面（Ｓｉ，Ｃ）に制限はない
【００１７】
Ｂ）ＧｅドープＳｉＣバッファ層３
ＣＶＤ法により、Ｇｅドープバッファー層３をＳｉＣ基板１上に設ける。
ここで用いる原料ガスは、ＳｉＨ2Ｃｌ2、Ｃ2Ｈ2、ＳｉＨ4、Ｃ3Ｈ8、Ｓｉ2Ｈ6等が挙げられる。
ドープ原料ガスとしては、（Ｃ2Ｈ5）4Ｇｅ、（ＣＨ3）2ＧｅＨ2、ＧｅＨ4  等が挙げられる。
キャリアガスとしては、Ｈ2、Ａｒ等が挙げられる。
これらガス中のＧｅ濃度は、原子供給量比でＣの０．０００１〜２倍が好ましく、特に、０．００１〜１倍が好ましい。
基板の温度は、３Ｃ−ＳｉＣを成長させる場合は、８００〜１４５０℃が好ましく、特に９００〜１４００℃が好ましい。４Ｈ−ＳｉＣ及び６Ｈ−ＳｉＣを成長させる場合は、１４５０から１７７０℃が好ましく、特に１５００〜１６５０℃が好ましい。
バッファー層のゲルマニウム量は、１０atm％以下が好ましく、特に５atm％以下が好ましく、更に３atm％以下が好ましい。
バッファー層の膜厚は１ｎｍ〜１０μｍが好ましく、特に１ｎｍ〜１μｍが好ましく、更に１ｎｍ〜５００ｎｍが好ましい。
【００１８】
バッファー層３は、ＳｉＣ基板１からの欠陥を消滅するための層である。この層は、ＳｉＣ単結晶基板に存在する欠陥がバッファ層へ伝播した際に、不純物であるＧｅが終端化することでデバイスとなるＳｉＣエピタキシャル層への欠陥伝播を抑制する。
ＧｅをドープしたＳｉＣは基板ＳｉＣに比べ格子定数が大きく界面に欠陥を形成する。この欠陥と基板から伸びる欠陥がぶつかり、欠陥の進展方向が面内方向に曲げられたり、ループ化することによってエピタキシャル層へ伝播する欠陥の数を抑制できる。この界面領域にて、多くの欠陥が消滅する為、その領域を欠陥終端領域２と記述した。従って、欠陥終端領域２は、ＳｉＣ基板１とＧｅドープＳｉＣバッファ層３の境界である。
【００１９】
Ｃ）バッファー層３の上にエピタキシャル成長層４をＣＶＤ法で設ける。これは、従来法で行えばよい。
かようにして、図１（ａ）に示す炭化珪素半導体基板が得られる。
【００２０】
（第２実施形態）
第２実施形態は、図２に示すような形態である。これは第1実施形態のＧｅドープバッファー層３とＳｉＣエピタキシャル層４を複数を設けたものである。すなわち、Ｇｅドープバッファー層が多層存することにより、欠陥をさらに抑制することを狙ったものである。
製法は、第１実施形態の２層作成の工程を繰り返せばよい。
【００２１】
（第３実施形態）
第３実施形態は、図３に示すごとく、第２実施形態のものの応用である。
即ち、第２実施形態の基板に、次の層が設けられているものである。
Ａ）ＳｉＣエピタキシャル層２２（コレクタ層）
エピタキシャルＳｉＣ層がｐ型のもので、ドーピング元素はＧａ，Ａｌ，Ｂなどである。
Ｂ）ＧｅをドープしたエピタキシャルＳｉＣ層２３（ベース層）
本層はｎ型でドーピング元素はＮ、Ｐ、Ａｓなどである。
Ｃ）Ｂ）の上にｐ型エピタキシャル層２４
エピタキシャルＳｉＣ層がｐ型のもので、ドーピング元素はＧａ，Ａｌ，Ｂなどである。
【００２２】
（第４実施形態）
第４実施形態は、図ｌ（ｂ）に示すような形態である。これは第３実施形態（バッファー層の数は異なる）の基板にベース１２、エミッタ１１、コレクタ１０の電極を配置したものである。
【００２３】
（第５実施形態）
半導体素子構造：ＨＥＭＴ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）への適用例
第５実施形態は、図ｌ（ｃ）に示すような形態である。
第１実施形態の基板に加え、アンドープＳｉＣ１３上に、ＮドープＳｉＣキャリア供給層１４、アンドープＳｉＣ層１３（スペーサ層）、ＧｅドープＳｉＣチャネル層１４、アンドープＳｉＣ層１３（スペーサ層）、ＮドープＳｉＣキャリア供給層１５、アンドープＳｉＣ層１３（バリア層）をＣＶＤ法で形成し、その上に、ゲート１９、ソース１８、ドレイン電極を配置したものである。
【実施例】
【００２４】
実施例１（第１実施形態の炭化珪素半導体基板の製造、図１参照）
（１）ＳｉＣ基板
基板としては、４Ｈ−ＳｉＣ基板：ウエーハ表面結晶面方位（０００１）８°オフ［１１−２０］を用いた。
【００２５】
（２）バッファ層（ＳｉＣ層）のＣＶＤ法による形成
ＣＶＤ条件は次の通りである。
原料ガス：ＳｉＨ2Ｃｌ2を１３ｍＬ／min、Ｃ2Ｈ2を３．３ｍＬ／min、
ドープ原料ガス：１５℃にした（Ｃ2Ｈ5）4Ｇｅ中をＡｒキャリアガスを１０ｍＬ／minで流した、
キャリアガス：Ｈ2を５００ｍＬ／min
基板温度：１４５０〜１７７０℃  （＊４Ｈ−ＳｉＣに限る）
得られた層の厚さは、５０ｎｍであった。
また、層中のゲルマニウムの量は０．６atm％であった。
【００２６】
（３）半導体素子層（ＳｉＣエピタキシャル層）のＣＶＤ法による形成
原料ガス：ＳｉＨ2Ｃｌ2を１３ｍＬ／min、Ｃ2Ｈ2を３．３ｍＬ／min、
キャリアガス：Ｈ2を５００ｍＬ／min
基板温度：１４５０〜１７７０℃  （＊４Ｈ−ＳｉＣに限る）
得られた層の厚さは、４μｍであった。
【００２７】
評価
エッチピット計数
エッチングは、５５０℃のＫＯＨに２０分浸漬して行った。
計数は、光学顕微鏡（計数倍率は７５ｍｍ×９０ｍｍの領域にピットが１０2台観察できる倍率にした。）によった。
その結果、本基板のエッチピット計数は１００ｃｍ-2以下であった。
【００２８】
（比較例）
市販基板（４Ｈ−ＳｉＣウエーハ）上に上記（３）半導体素子層（ＳｉＣエピタキシャル層）のＣＶＤ法により直接エピタキシャル成長したもののエッチピット密度は１０００ｃｍ2以上であった。
【００２９】
実施例２（第２実施形態の炭化珪素半導体基板の製造（図２参照））
実施例１において（２）と（３）の工程を３回繰り返した他は実施例１と同様にして、第２実施形態の炭化珪素半導体基板を得た。そして実施例１と同様に評価したところ、本基板のエッチピット計数は５０ｃｍ-2以下であった。
【００３０】
実施例３（第実施形態の炭化珪素半導体基板の製造（図３参照））
（１）  実施例２の基板において最後のエピタキシャルＳｉＣ成長時にｐ型になるように原料ガスに微量の（ＣＨ3）3Ｇａガスを添加して成長させたものである。
最後のエピタキシャルＳｉＣ層の成長条件、仕様等は実施例１の（３）と同じとした。
但し、Ｇａ濃度は６×１０19／ｃｍ3。
（２）（１）の上にＧｅ，ＮドープＳｉＣ層を成長する。ｎ型になるように原料ガスに微量のＮ2ガスを添加して成長させた。（その他は実施例１の（２）と同じ）
但し、Ｎ濃度は１×１０17／ｃｍ3
（３）  （２）の上にエピタキシャルＳｉＣを成長させた。
方法は（１）と同様であった。但し、Ｇａの濃度は３×１０20／ｃｍ3
【００３１】
実施例４  構成例４の半導体素子構造ＨＢＴ（Ｈｅｔｅｒｏ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）への適用例  （図ｌ（ｂ））
（１）実施例３の基板上にデバイス作成したい領域を開口するようにレジストをフォトリソ工程により作成する。
（２）ドライエッチングまたはウエットエッチングによりエミッタ電極部のＳｉＣ膜厚が所望膜厚になるまでエッチングする。
（３）ベース電極、コレクタ電極部分が開口するようにレジストをフォトリソ工程により作成する。
（４）ドライエッチングまたはウエットエッチングによりベース電極部のＳｉＣ膜厚が所望膜厚になるまでエッチングする。
（５）コレクタ電極部分が開口するようにレジストをフォトリソ工程により作成する。
（６）ドライエッチングまたはウエットエッチングによりコレクタ電極部のＳｉＣ膜厚が所望膜厚になるまでエッチングする。
（７）ベース電極、コレクタ電極、エミッタ電極部分が開口するようにレジストをフォトリソ工程により作成する。
（８）Ｎｉをスパッタ法あるいは電子ビーム蒸着法により蒸着する。
（９）電極部以外のＮｉ蒸着膜をアセトンでレジストを溶解させることで除去する。
（１０）ＡｒまたはＨ2雰囲気で１０００℃に数分間加熱することで、ベース、エミッタ、コレクタ電極のオーミック特性を確保する。
（１１）ベース電極、コレクタ電極の中心部と（周囲は開口）エミッタ電極を覆うようなパタン形状にフォトレジストを形成し、ＣＶＤ法またはスパッタ法等でＳｉＯ2膜を形成し、フォトレジストを除去する。
（１２）引き出し配線を形成するようなパタン形状にフォトレジストを形成したのち、Ｎｉをスパッタ法や電子ビーム蒸着法を用いて蒸着する。
（１３）フォトレジストをアッシング工程により除去する。
【００３２】
実施例５  構成例５：半導体素子構造ＨＥＭＴ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）への適用例  （図１（ｃ）、図４）
（１）実施例１と同様にＳｉＣ基板（半絶縁性）１上に、ＧｅドープＳｉＣバッファ層（欠陥低減目的）３、続けて、アンドープＳｉＣ層１３、ＮドープＳｉＣキャリア供給層１５、アンドープＳｉＣ層（スペーサ層）１３、ＧｅドープＳｉＣチャネル層１４、アンドープＳｉＣ層（スペーサ層）１３、ＮドープＳｉＣキャリア供給層１５、アンドープＳｉＣ層（バリア層）１３、ＮドープＳｉＣコンタクト層１６をＣＶＤ法で形成した（図４ａ）。
（２）ＣＶＤ法またはスパッタ法等でエピタキシャル成長表面側にＳｉＯ2膜を形成する。
（３）ソース及びドレイン電極を作成したい領域を開口するようにレジストをフォトリソ工程により作成する。
（４）ドライエッチングまたはウエットエッチングにより、ＳｉＯ2層を開口し、エッチングする。
（５）Ｎｉ（又は、ＭｏＳｉなど）をスパッタ法あるいは電子ビーム蒸着法により蒸着する。
（６）リフトオフプロセスにて、アセトンなどのレジスト剥離機能を持った溶剤にて、下層のレジスト毎、ソース及びドレイン電極部以外のＮｉ層を除去することで、ソース及びドレイン電極のパターニングを行う。
（７）ＡｒまたはＨ2雰囲気で１０００℃に数分間加熱することで、ソース及びドレイン電極のオーミック特性を確保する。
（８）（３）と同様に、ゲート電極部分が開口するようにレジストをフォトリソ工程により作成する。
（９）ドライエッチングまたはウエットエッチングによりゲート電極を形成したい領域のＳｉＯ2をエッチングする。
（１０）アッシング或いはレジスト剥離機能を持った溶剤にて、レジストを除去する。
（１１）ＣＶＤ法またはスパッタ法等でエピタキシャル成長表面側にＳｉＯ2膜を形成し、（８）〜（１０）と同様の工程にて、ソース、ドレイン、ゲート電極を形成したい部分のＳｉＯ2を開口し、レジストを除去する（図４ｂ）。
（１２）Ｔｉ／ＴｉＮ／Ａｌ膜をスパッタ法あるいは電子ビーム蒸着法により蒸着する。
（１３）フォトリソ工程により、ソース、ドレイン、ゲート電極を残すようにレジストを形成する（図４ｃ）。
（１４）（１３）のレジストをエッチング用マスクとし、ドライエッチング又は、ウエットエッチングにより、Ｔｉ／ＴｉＮ／Ａｌ膜２０をエッチングすることで、ソース、ドレイン、ゲート電極を形成する。
（１５）エッチング用マスクのレジストをアッシング工程或いはレジスト剥離液により除去する。
【００３３】
実施例６  ｐｎｐ型ＨＢＴの素子構造（図５）
製造工程は、実施例４と同様に行った。
実施例７  ｐｎｐ型ＨＢＴの素子構造２（図６）
製造工程は、実施例４と同様、ただし、コレクタ  電極を裏面に形成した。
これは、大きなコレクタ電極領域が確保できる為、素子面積あたりの電流量が確保でき、大電流用素子に有効であった。
実施例８  ｐｎｐ型ＨＢＴの素子構造２（図７参照）
製造工程は、実施例４と同様にした。マルチチャネル構造。
実施例９  ｎｐｎ型ＨＢＴの素子構造（図８）
エミッタに対し、禁制帯幅の小さいベース／コレクタを用いる工ピタキシャルウエーハ構造をとる（図８）。
実施例４と同様の手法で、ｎｐｎ型ＨＢＴの素子構造を実現した。
【産業上の利用可能性】
【００３４】
本発明によれば、デバイスを作製する領域であるエピタキシャル層の欠陥が少ない炭化珪素半導体基板を得られ、上記欠陥のない半導体が得られる
【図面の簡単な説明】
【００３５】
【図１】本発明の炭化珪素半導体基板の断面を示す図である。
【図２】本発明の炭化珪素半導体基板の断面を示す図である。
【図３】本発明の炭化珪素半導体基板の断面を示す図である。
【図４】本発明の炭化珪素半導体基板の断面を示す図である。
【図５】本発明の炭化珪素半導体を示す図である。
【図６】本発明の炭化珪素半導体基板の断面を示す図である。
【図７】本発明の炭化珪素半導体基板の断面を示す図である。
【図８】本発明の炭化珪素半導体基板の断面を示す図である。
【符号の説明】
【００３６】
１    ＳｉＣ基板
２    欠陥終端領域
３    ＧｅドープＳｉＣバッファー層
４    ＳｉＣエピタキシャル層
５    欠陥
６    ＡｌドープＳｉＣ層
７    Ｇｅ及びＮドープＳｉＣ層
８    ＡｌドープＳｉＣ層
９    ＳｉＯ2
１０  コレクタ電極
１１  エミッタ電極
１２  ベース電極
１３  アンドープＳｉＣ層
１４  ＧｅドープＳｉＣチャネル層
１５  ＮドープＳｉＣキャリア供給層
１６  ＮドープＳｉＣコンタクト層
１７  ＳｉＯ2
１８  ソース電極
１９  ゲート電極
２０  Ｔｉ／ＴｉＮ／Ａｌ
２１  レジスト
２２  ＧａドープＳｉＣ層
２３  Ｇｅ及びＮドープＳｉＣ層
２４  ＧａドープＳｉＣ層
２５  ＳｉＣエピタキシャルバッファー層
２６  Ｇｅ及びＮドープＳｉＣ層
２７  Ｇｅ及びＡｌ（又はＧａ）
２８  ＮドープＳｉＣ層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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