(57)【要約】【課題】  酸素障壁膜で覆われた相変化記憶素子を有する半導体素子を提供する。【解決手段】  前記半導体素子は半導体基板上に形成されたモルディング膜を備える。前記モルディング膜はその上部面から垂直方向に延長された突出部を有する。前記突出部と接するように相変化物質パターンを提供する。前記相変化物質パターンは下部電極へ電気的に接続される。前記相変化記憶素子を用いる半導体素子及び電子システムが提供される。前記相変化記憶素子を製造する方法も提供される。【選択図】  図９
2005340837.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に配置されて、その上部面から垂直方向に延長された突出部を有するモルディング膜と、
前記突出部と接する相変化物質パターンと、
前記相変化物質パターンに電気的に接続された下部電極を含むことを特徴とする半導体記憶素子。
【請求項２】
前記相変化物質パターンは前記突出部上に配置されたことを特徴とする請求項１に記載の半導体記憶素子。
【請求項３】
前記相変化物質パターンは前記突出部と自己整列されたことを特徴とする請求項２に記載の半導体記憶素子。
【請求項４】
前記相変化物質パターンは前記突出部を貫くように延長された限られた形態を有することを特徴とする請求項３に記載の半導体記憶素子。
【請求項５】
前記相変化物質パターンの側壁の少なくとも一部分、及び前記突出部の側壁の少なくとも一部分を覆う酸素障壁膜をさらに含むことを特徴とする請求項１に記載の半導体記憶素子。
【請求項６】
前記相変化物質パターンに電気的に接続された上部電極をさらに含むことを特徴とする請求項１に記載の半導体記憶素子。
【請求項７】
前記相変化物質パターン及び前記上部電極を覆う酸素障壁膜をさらに含むことを特徴とする請求項６に記載の半導体記憶素子。
【請求項８】
前記相変化物質パターンはカルコゲナイド物質膜を含むことを特徴とする請求項１に記載の半導体記憶素子。
【請求項９】
前記カルコゲナイド物質膜はＧＳＴ（ＧｅＳｂＴｅ）合金膜を含むことを特徴とする請求項８に記載の半導体記憶素子。
【請求項１０】
前記ＧＳＴ合金膜はシリコン及び窒素の中で少なくともどれか一つでドーピングされたことを特徴とする請求項９に記載の半導体記憶素子。
【請求項１１】
前記突出部は少なくとも１００Åの厚さを有することを特徴とする請求項１に記載の半導体記憶素子。
【請求項１２】
前記厚さは３００Åないし６００Åの範囲であることを特徴とする請求項１１に記載の半導体記憶素子。
【請求項１３】
半導体基板上に配置されて、その上部面から垂直方向に延長された突出部を有するモルディング膜と、
前記突出部上に配置された相変化物質パターンと、
前記相変化物質パターンの側壁及び前記突出部の側壁が接する領域を覆う酸素障壁膜と、
前記相変化物質パターンに電気的に接続された下部電極と、を含み、前記下部電極は前記突出部を貫いて延長されたことを特徴とする半導体記憶素子。
【請求項１４】
前記相変化物質パターンは前記突出部を貫くように延長された限られた形態を有することを特徴とする請求項１３に記載の半導体記憶素子。
【請求項１５】
前記相変化物質パターン上に配置された上部電極をさらに含むことを特徴とする請求項１３に記載の半導体記憶素子。
【請求項１６】
前記上部電極上のハードマスクをさらに含むことを特徴とする請求項１５に記載の半導体記憶素子。
【請求項１７】
前記酸素障壁膜は前記上部電極及び前記相変化物質パターンを覆うことを特徴とする請求項１６に記載の半導体記憶素子。
【請求項１８】
前記酸素障壁膜は前記上部電極の上部面上に配置された第１部分及び前記相変化物質パターンの側壁を覆う第２部分を含み、前記第１部分は前記第２部分よりも厚いことを特徴とする請求項１７に記載の半導体記憶素子。
【請求項１９】
前記第２部分の厚さは３００Åと同じであるか、それより厚いことを特徴とする請求項１８に記載の半導体記憶素子。
【請求項２０】
前記酸素障壁膜は下部酸素障壁膜及び上部酸素障壁膜を含むことを特徴とする請求項１３に記載の半導体記憶素子。
【請求項２１】
前記下部酸素障壁膜は３５０℃以下の温度でプラズマＣＶＤ工程または原子層蒸着（ＡＬＤ）工程を用いて形成された物質膜であり、前記上部酸素障壁膜は３５０℃以上の温度でプラズマＣＶＤ工程または低圧ＣＶＤ工程を用いて形成された物質膜であることを特徴とする請求項２０に記載の半導体記憶素子。
【請求項２２】
前記下部酸素障壁膜は窒化膜を含み、前記上部酸素障壁膜は窒化膜または金属酸化膜を含むことを特徴とする請求項２１に記載の半導体記憶素子。
【請求項２３】
前記窒化膜はシリコン窒化膜またはシリコン酸窒化膜を含み、前記金属酸化膜はアルミニウム酸化膜、チタン酸化膜、ジルコニウム酸化膜、ハフニウム酸化膜またはランタニウム酸化膜を含むことを特徴とする請求項２２に記載の半導体記憶素子。
【請求項２４】
前記下部酸素障壁膜は前記突出部の側壁及び前記相変化物質パターンの側壁を覆うスペーサ形態を有することを特徴とする請求項２０に記載の半導体記憶素子。
【請求項２５】
前記下部酸素障壁膜と前記上部酸素障壁膜との間のストレス緩衝膜をさらに含むことを特徴とする請求項２０に記載の半導体記憶素子。
【請求項２６】
前記ストレス緩衝膜はシリコン酸化膜であることを特徴とする請求項２５に記載の半導体記憶素子。
【請求項２７】
前記酸素障壁膜は単一窒化膜を含むことを特徴とする請求項１３に記載の半導体記憶素子。
【請求項２８】
前記酸素障壁膜は３５０℃以下の温度でプラズマＣＶＤ工程または原子層蒸着（ＡＬＤ）工程を用いて形成されたシリコン窒化膜またはシリコン酸窒化膜であることを特徴とする請求項２７に記載の半導体記憶素子。
【請求項２９】
前記相変化物質パターンの側壁は前記突出部の側壁と自己整列されたことを特徴とする請求項１３に記載の半導体記憶素子。
【請求項３０】
前記相変化物質パターンはカルコゲナイド物質膜であることを特徴とする請求項１３に記載の半導体記憶素子。
【請求項３１】
前記半導体基板上に形成されたスイッチングトランジスタと、
前記スイッチングトランジスタ上に配置された層間絶縁膜と、
前記層間絶縁膜を貫いて前記スイッチングトランジスタ及び前記下部電極に電気的に接続された導電性パッドと、をさらに含み、前記モルディング膜の前記突出部は前記導電性パッドの上部に位置することを特徴とする請求項１３に記載の半導体記憶素子。
【請求項３２】
前記スイッチングトランジスタはゲート電極、ソース領域及びドレイン領域を含み、前記導電性パッドは前記ドレイン領域に電気的に接続されたことを特徴とする請求項３１に記載の半導体記憶素子。
【請求項３３】
前記層間絶縁膜内に配置された共通ソースラインをさらに含み、前記共通ソースラインは前記ソース領域に電気的に接続されたことを特徴とする請求項３２に記載の半導体記憶素子。
【請求項３４】
前記ソース／ドレイン領域及び／または前記ゲート電極上に形成されたシリサイド膜をさらに含むことを特徴とする請求項３２に記載の半導体記憶素子。
【請求項３５】
前記モルディング膜はシリコン酸化膜よりも高い熱伝導度を有することを特徴とする請求項１３に記載の半導体記憶素子。
【請求項３６】
前記モルディング膜はシリコン酸窒化膜またはシリコン窒化膜であることを特徴とする請求項３５に記載の半導体記憶素子。
【請求項３７】
前記下部電極の側壁を囲むコンタクトスペーサをさらに含むことを特徴とする請求項１３に記載の半導体記憶素子。
【請求項３８】
前記コンタクトスペーサは内部コンタクトスペーサ及び外部コンタクトスペーサを含み、前記外部コンタクトスペーサは前記内部コンタクトスペーサを囲むことを特徴とする請求項３７に記載の半導体記憶素子。
【請求項３９】
メモリセル領域及び周辺回路領域を有する半導体基板と、
前記メモリセル領域内の前記半導体基板に形成されて、第１ソース／ドレイン領域、第１幅を有する第１ゲート電極と共に前記第１ゲート電極と前記基板との間の第１ゲート絶縁膜を備える第１トランジスタと、
前記第１トランジスタを有する基板上に形成されて、その上部面から垂直方向に延長された突出部を有し、前記突出部は前記メモリセル領域内に位置するモルディング膜と、
前記突出部と接する相変化物質パターンと、
前記相変化物質パターンに電気的に接続された下部電極と、
前記相変化物質パターンに電気的に接続された上部電極と、
前記相変化物質パターンの側壁及び前記突出部の側壁を覆う酸素障壁膜と、
前記周辺回路領域内の前記半導体基板に形成された第２トランジスタと、を含み、前記第２トランジスタは第２ソース／ドレイン領域、第２幅を有する第２ゲート電極と共に前記第２ゲート電極と前記基板との間の第２ゲート絶縁膜を備えて前記第２幅は前記第１幅と異なることを特徴とする半導体記憶素子。
【請求項４０】
前記第２幅は前記第１幅より少なくとも１．５倍大きいことを特徴とする請求項３９に記載の半導体記憶素子。
【請求項４１】
前記突出部の側壁は前記相変化物質パターンの側壁と自己整列されたことを特徴とする請求項３９に記載の半導体記憶素子。
【請求項４２】
前記相変化物質パターンは前記突出部を貫くように延長された限られた形態を有することを特徴とする請求項４１に記載の半導体記憶素子。
【請求項４３】
前記第２ゲート絶縁膜は前記第１ゲート絶縁膜よりも厚いことを特徴とする請求項３９に記載の半導体記憶素子。
【請求項４４】
前記相変化物質パターンはカルコゲナイド物質膜を含むことを特徴とする請求項３９に記載の半導体記憶素子。
【請求項４５】
前記酸素障壁膜は下部酸素障壁膜及び上部酸素障壁膜を含むことを特徴とする請求項３９に記載の半導体記憶素子。
【請求項４６】
前記下部酸素障壁膜は窒化膜を含み、前記上部酸素障壁膜は窒化膜または金属酸化膜を含むことを特徴とする請求項４５に記載の半導体記憶素子。
【請求項４７】
前記窒化膜はシリコン窒化膜またはシリコン酸窒化膜を含み、前記金属酸化膜はアルミニウム酸化膜、チタン酸化膜、ジルコニウム酸化膜、ハフニウム酸化膜またはランタニウム酸化膜を含むことを特徴とする請求項４６に記載の半導体記憶素子。
【請求項４８】
前記下部酸素障壁膜は前記突出部の側壁及び前記相変化物質パターンの側壁を覆うスペーサ形態を有することを特徴とする請求項４５に記載の半導体記憶素子。
【請求項４９】
前記下部酸素障壁膜と前記上部酸素障壁膜との間のストレス緩衝膜をさらに含むことを特徴とする請求項４５に記載の半導体記憶素子。
【請求項５０】
前記ストレス緩衝膜はシリコン酸化膜であることを特徴とする請求項４９に記載の半導体記憶素子。
【請求項５１】
前記酸素障壁膜は単一窒化膜を含むことを特徴とする請求項３９に記載の半導体記憶素子。
【請求項５２】
前記酸素障壁膜は３５０℃以下の温度でプラズマＣＶＤ工程または原子層蒸着（ＡＬＤ）工程を用いて形成されたシリコン窒化膜またはシリコン酸窒化膜であることを特徴とする請求項５１に記載の半導体記憶素子。
【請求項５３】
前記酸素障壁膜は前記上部電極の上部面上に配置された第１部分及び前記相変化物質パターンの側壁を覆う第２部分を含み、前記第１部分は前記第２部分よりも厚いことを特徴とする請求項３９に記載の半導体記憶素子。
【請求項５４】
前記第１及び第２ソース／ドレイン領域及び／または前記第１及び第２ゲート電極上に形成されたシリサイド膜をさらに含むことを特徴とする請求項３９に記載の半導体記憶素子。
【請求項５５】
プロセッサ、前記プロセッサとデータ通信を遂行する入／出力装置及び前記プロセッサとデータ通信を遂行する相変化記憶素子を有する電子システムにおいて、前記相変化記憶素子は、
集積回路基板上に形成されて、その上部面から垂直方向に延長された突出部を有するモルディング膜と、
前記突出部と接する相変化物質パターンと、
前記相変化物質パターンに電気的に接続された下部電極と、
を含むことを特徴とする電子システム。
【請求項５６】
前記相変化物質パターンは前記突出部を貫くように延長された限られた形態を有することを特徴とする請求項５５に記載の電子システム。
【請求項５７】
前記相変化物質パターンの側壁及び前記突出部の側壁が接する領域を覆う酸素障壁膜をさらに含むことを特徴とする請求項５５に記載の電子システム。
【請求項５８】
前記酸素障壁膜は下部酸素障壁膜及び上部酸素障壁膜を含むことを特徴とする請求項５７に記載の電子システム。
【請求項５９】
前記下部酸素障壁膜は窒化膜を含み、前記上部酸素障壁膜は窒化膜または金属酸化膜を含むことを特徴とする請求項５８に記載の電子システム。
【請求項６０】
前記窒化膜はシリコン窒化膜またはシリコン酸窒化膜を含み、前記金属酸化膜はアルミニウム酸化膜、チタン酸化膜、ジルコニウム酸化膜、ハフニウム酸化膜またはランタニウム酸化膜を含むことを特徴とする請求項５９に記載の電子システム。
【請求項６１】
前記下部酸素障壁膜は前記突出部の側壁及び前記相変化物質パターンの側壁を覆うスペーサ形態を有することを特徴とする請求項５８に記載の電子システム。
【請求項６２】
前記下部酸素障壁膜と前記上部酸素障壁膜との間のストレス緩衝膜をさらに含むことを特徴とする請求項５８に記載の電子システム。
【請求項６３】
前記ストレス緩衝膜はシリコン酸化膜であることを特徴とする請求項６２に記載の電子システム。
【請求項６４】
前記酸素障壁膜は単一窒化膜を含むことを特徴とする請求項５７に記載の電子システム。
【請求項６５】
前記酸素障壁膜は３５０℃以下の温度でプラズマＣＶＤ工程または原子層蒸着（ＡＬＤ）工程を用いて形成されたシリコン窒化膜またはシリコン酸窒化膜であることを特徴とする請求項６４に記載の電子システム。
【請求項６６】
前記相変化物質パターンはカルコゲナイド物質膜であることを特徴とする請求項５５に記載の電子システム。
【請求項６７】
前記カルコゲナイド物質膜はＧＳＴ（ＧｅＳｂＴｅ）合金膜であることを特徴とする請求項６６に記載の電子システム。
【請求項６８】
半導体基板を準備する段階と、
前記半導体基板上にモルディング膜を形成する段階と、
前記モルディング膜内に下部電極を形成する段階と、
前記下部電極と接する相変化物質膜を形成する段階と、
前記相変化物質膜をパターニングし、前記モルディング膜の上部をエッチングして前記エッチングされたモルディング膜の上部面から垂直方向に延長された突出部及び前記突出部と接する相変化物質パターンを形成する段階と、
前記相変化物質パターンを覆う酸素障壁膜を形成する段階と、
を含むことを特徴とする半導体記憶素子の製造方法。
【請求項６９】
前記酸素障壁膜は単一窒化膜で形成することを特徴とする請求項６８に記載の半導体記憶素子の製造方法。
【請求項７０】
前記単一窒化膜は３５０℃よりも低い温度でシリコン窒化膜またはシリコン酸窒化膜で形成することを特徴とする請求項６９に記載の半導体記憶素子の製造方法。
【請求項７１】
前記単一窒化膜はプラズマＣＶＤ工程または原子層蒸着工程を用いて形成することを特徴とする請求項７０に記載の半導体記憶素子の製造方法。
【請求項７２】
前記単一窒化膜を熱処理技術またはプラズマ処理技術を用いて凝縮（ｄｅｎｓｉｆｉｃａｔｉｏｎ）させることをさらに含むことを特徴とする請求項７０に記載の半導体記憶素子の製造方法。
【請求項７３】
前記酸素障壁膜を形成することは
前記相変化物質パターンを備える基板上に下部酸素障壁膜を形成する段階と、
前記下部酸素障壁膜上に上部酸素障壁膜を形成する段階と、
を含むことを特徴とする請求項６８に記載の半導体記憶素子の製造方法。
【請求項７４】
前記下部酸素障壁膜は３５０℃よりも低い温度でシリコン窒化膜またはシリコン酸窒化膜で形成することを特徴とする請求項７３に記載の半導体記憶素子の製造方法。
【請求項７５】
前記下部酸素障壁膜を熱処理技術またはプラズマ処理技術を用いて凝縮（ｄｅｎｓｉｆｉｃａｔｉｏｎ）させることをさらに含むことを特徴とする請求項７４に記載の半導体記憶素子の製造方法。
【請求項７６】
前記下部酸素障壁膜を異方性エッチングして前記相変化物質パターンの側壁及び前記モルディング膜の側壁を覆うスペーサ形態の下部酸素障壁膜パターンを形成することをさらに含むことを特徴とする請求項７３に記載の半導体記憶素子の製造方法。
【請求項７７】
前記スペーサ形態の（ｓｐａｃｅｒ−ｓｈａｐｅｄ）下部酸素障壁膜パターンを熱処理技術またはプラズマ処理技術を用いて凝縮（ｄｅｎｓｉｆｉｃａｔｉｏｎ）させることをさらに含むことを特徴とする請求項７６に記載の半導体記憶素子の製造方法。
【請求項７８】
前記スペーサ形態の（ｓｐａｃｅｒ−ｓｈａｐｅｄ）下部酸素障壁膜パターンを有する基板上にストレス緩衝膜を形成することをさらに含むことを特徴とする請求項７６に記載の半導体記憶素子の製造方法。
【請求項７９】
前記ストレス緩衝膜はシリコン酸化膜で形成することを特徴とする請求項７８に記載の半導体記憶素子の製造方法。
【請求項８０】
前記下部酸素障壁膜を有する基板上にストレス緩衝膜を形成することをさらに含むことを特徴とする請求項７３に記載の半導体記憶素子の製造方法。
【請求項８１】
前記ストレス緩衝膜はシリコン酸化膜で形成することを特徴とする請求項８０に記載の半導体記憶素子の製造方法。
【請求項８２】
前記上部酸素障壁膜は窒化膜または金属酸化膜で形成することを特徴とする請求項７３に記載の半導体記憶素子の製造方法。
【請求項８３】
前記窒化膜はシリコン窒化膜またはシリコン酸窒化膜で形成し、前記金属酸化膜はアルミニウム酸化膜、チタン酸化膜、ジルコニウム酸化膜、ハフニウム酸化膜またはランタニウム酸化膜で形成することを特徴とする請求項８２に記載の半導体記憶素子の製造方法。
【請求項８４】
半導体基板上に配置されて、その上部面から垂直方向に延長された突出部を有するモルディング膜と、
前記突出部上に位置する第１部分及び前記突出部を貫く第２部分を有する相変化物質パターンと、
前記相変化物質パターン及び前記突出部を覆う酸素障壁膜と、
を含むことを特徴とする半導体記憶素子。
【請求項８５】
前記酸素障壁膜は前記相変化物質パターンの側壁及び前記突出部の側壁を覆う下部酸素障壁膜、前記下部酸素障壁膜上の上部酸素障壁膜と共に前記下部酸素障壁膜と前記上部酸素障壁膜との間のストレス緩衝膜を含むことを特徴とする請求項８４に記載の半導体記憶素子。
【請求項８６】
前記相変化物質パターンの前記第２部分を囲むコンタクトスペーサをさらに含むことを特徴とする請求項８４に記載の半導体記憶素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及びその製造方法に関するもので、特に酸素障壁膜で覆われた相変化記憶素子を有する半導体素子、これを用いる電子システム及びこれを製造する方法（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｄｅｖｉｃｅｓ  ｈａｖｉｎｇ  ｐｈａｓｅ  ｃｈａｎｇｅ  ｍｅｍｏｒｙ  ｃｅｌｌｓ  ｃｏｖｅｒｅｄ  ｗｉｔｈ  ａｎ  ｏｘｙｇｅｎ  ｂａｒｒｉｅｒ  ｌａｙｅｒ、  ｅｌｅｃｔｒｏｎｉｃ  ｓｙｓｔｅｍｓ  ｅｍｐｌｏｙｉｎｇ  ｔｈｅ  ｓａｍｅ  ａｎｄ  ｍｅｔｈｏｄｓ  ｏｆ  ｆａｂｒｉｃａｔｉｎｇ  ｔｈｅ  ｓａｍｅ）に関する。
【背景技術】
【０００２】
不揮発性記憶素子は電源が切れても前記不揮発性記憶素子内に保存されたデータが消滅しない特徴を有する。よって、前記不揮発性記憶素子はコンピュータ、移動通信端末機（ｍｏｂｉｌｅ  ｃｏｍｍｕｎｉｃａｔｉｏｎ  ｓｙｓｔｅｍ）、及びメモリカードなどに広く用いられている。
【０００３】
前記不揮発性記憶素子としてフラッシュメモリ素子が広く用いられている。前記フラッシュメモリ素子は積層ゲート構造（ｓｔａｃｋｅｄ  ｇａｔｅ  ｓｔｒｕｃｔｕｒｅ）を有するメモリセルを主に用いる。前記積層ゲート構造はチャンネル領域上に順に積層されたトンネル酸化膜、浮遊ゲート、ゲート層間絶縁膜（ｉｎｔｅｒ−ｇａｔｅ  ｄｉｅｌｅｃｔｒｉｃ  ｌａｙｅｒ）及び制御ゲート電極を含む。前記フラッシュメモリセルの信頼性及びプログラム効率を向上させるためには前記トンネル酸化膜の膜質（ｆｉｌｍ  ｑｕａｌｉｔｙ）が改善されなければならなく、セルのカップリング比率が増加しなければならない。
【０００４】
前記フラッシュメモリ素子の代りに新しい不揮発性記憶素子、例えば相変化記憶素子が近来に提案された。前記相変化記憶素子の単位セルはスイッチング素子及び前記スイッチング素子に直列に接続された（ｓｅｒｉａｌｌｙ  ｃｏｎｎｅｃｔｅｄ）データ保存要素（ｄａｔａ  ｓｔｏｒａｇｅ  ｅｌｅｍｅｎｔ）を含む。前記データ保存要素は前記スイッチング素子に電気的に接続される下部電極及び前記下部電極に接触する相変化物質膜を備える。一般的に、前記下部電極はヒータとして作用する。前記スイッチング素子及び前記下部電極を通じて書込み電流が流れる場合、前記相変化物質膜及び前記下部電極間の界面でジュール熱が生成される。このようなジュール熱は前記相変化物質膜を非晶質状態または結晶質状態で変換させる。前記非晶質状態を有する相変化物質膜は前記結晶質状態を有する相変化物質膜よりも高い抵抗を示す。よって、前記相変化物質膜は前記相変化記憶素子のデータ保存要素（ｄａｔａ  ｓｔｏｒａｇｅ  ｅｌｅｍｅｎｔ）として広く用いられている。
【０００５】
前記スイッチング素子は前記書込み電流を提供するのに十分な電流駆動能力（ｃｕｒｒｅｎｔ  ｄｒｉｖａｂｉｌｉｔｙ）を有するように設計されなければならない。しかし、前記電流駆動能力を向上させるためには前記スイッチング素子によって占める（ｏｃｃｕｐｉｅｄ）面積が増加しなければならない。前記スイッチング素子の面積が増加すると、前記相変化記憶素子の集積度（ｉｎｔｅｇｒａｔｉｏｎ  ｄｅｎｓｉｔｙ）を改善することは難しい。よって、前記スイッチング素子の大きさを増加させる代りに前記下部電極及び相変化物質膜間のコンタクト面積を最小化させるための方法が持続的に研究されている。
【０００６】
前記下部電極のコンタクト面積を最小化させる方法が特許文献１に「電極の間に小さな面積のコンタクトを形成する方法（Ｍｅｔｈｏｄ  ｆｏｒ  ｆａｂｒｉｃａｔｉｎｇ  ａ  ｓｍａｌｌ  ａｒｅａ  ｏｆ  ｃｏｎｔａｃｔ  ｂｅｔｗｅｅｎ  ｅｌｅｃｔｒｏｄｅｓ）」という題目でギルゲン（Ｇｉｌｇｅｎ）によって開示されている。ギルゲンによれば、等方性エッチング工程を用いて前記相変化記憶素子の下部電極（ヒータ）の役目をする微細なチップを形成する。前記微細なチップ上に相変化物質膜を形成する。その結果、前記相変化物質膜及び微細なチップ（ヒータ）の間のコンタクト面積を最小化させることができる。
【０００７】
前記相変化物質膜とヒータとの間のコンタクト抵抗の均一度（ｕｎｉｆｏｒｍｉｔｙ）は前記相変化記憶素子の書込み動作（ｗｒｉｔｉｎｇ  ｏｐｅｒａｔｉｏｎ）に直接的に影響を与えることができる。例えば、前記相変化記憶素子内においてすべてのヒータのコンタクト抵抗が一定の値（ｓｐｅｃｉｆｉｃ  ｖａｌｕｅ）よりも大きい偏差（ｖａｒｉａｔｉｏｎ）を見せる場合、論理「０」にあたる情報を記入するための第１書込み電流及び論理「１」にあたる情報を記入するための第２書込み電流を設定しにくいこともある。特に、前記相変化物質膜及び前記ヒータの間の界面は酸素雰囲気の下で実施される後工程（ｓｕｂｓｅｑｕｅｎｔ  ｐｒｏｃｅｓｓ）間に追加で酸化されることができる。この場合、前記ヒータのコンタクト抵抗の偏差が増加して前記第１書込み電流及び第２書込み電流の設定においてさらに多くの難しさをもたらす（特許文献１参照）。
【特許文献１】米国特許第６、１４７、３９５号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明が解決しようとする技術的課題は、高性能及び高集積（ｈｉｇｈ  ｐｅｒｆｏｒｍａｎｃｅ  ａｎｄ  ｈｉｇｈｌｙ  ｉｎｔｅｇｒａｔｅｄ）相変化記憶素子を提供することにある。
本発明が解決しようとする他の技術的課題は、高性能及び高集積相変化記憶素子を有する半導体素子を提供することにある
本発明が解決しようとするまた他の技術的課題は、高性能及び高集積相変化記憶素子を用いる電子システムを提供することにある。
本発明が解決しようとするまた他の技術的課題は、高性能及び高集積相変化記憶素子の製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の一様態によれば、相変化記憶素子を有する半導体素子が提供される。前記半導体素子は半導体基板上に配置されたモルディング膜（ｍｏｌｄｉｎｇ  ｌａｙｅｒ）を含む。前記モルディング膜はその上部面から垂直方向に延長された突出部を有する。前記突出部と接するように相変化物質パターンが提供される。前記相変化物質パターンは下部電極に電気的に接続される。
【００１０】
本発明のいくつかの実施例で、前記相変化物質パターンは前記突出部上に配置できる。この場合、前記相変化物質パターンは前記突出部と自己整列できる。また、前記相変化物質パターンは前記突出部を貫くように延長された限られた形態を有することができる。
【００１１】
他の実施例で、前記相変化物質パターンの側壁の少なくとも一部分、及び前記突出部の側壁の少なくとも一部分は酸素障壁膜で覆われることができる。
また他の実施例で、前記相変化物質パターンは上部電極に電気的に接続されることができる。前記相変化物質パターン及び前記上部電極は酸素障壁膜で覆われることができる。
また他の実施例で、前記相変化物質パターンはカルコゲナイド物質膜を含むことができる。前記カルコゲナイド物質膜はＧＳＴ（ＧｅＳｂＴｅ）合金膜（ａｌｌｏｙ  ｌａｙｅｒ）を含むことができる。前記ＧＳＴ合金膜はシリコン及び窒素のうち、少なくともどれか一つにドーピングできる。
また他の実施例で、前記突出部は少なくとも１００Åの厚さを有することができる。前記厚さは３００Åないし６００Åの範囲でもある。
【００１２】
本発明の他の様態によれば、前記半導体素子は半導体基板上に配置されたモルディング膜及び前記モルディング膜上に配置された相変化物質パターンを含む。前記モルディング膜はその上部面から垂直方向に延長された突出部を有し、前記相変化物質パターンは前記突出部上に配置される。前記相変化物質パターンの側壁、及び前記突出部の側壁の接する領域は酸素障壁膜で覆われる。前記相変化物質パターンは下部電極に電気的に接続される。前記下部電極は延長されて前記突出部を貫く。
【００１３】
本発明のいくつかの実施例で、前記相変化物質パターンは前記突出部を貫くように延長された限られた形態を有することができる。
他の実施例で、前記相変化物質パターン上に上部電極が配置できる。前記上部電極上にハードマスクが提供できる。前記酸素障壁膜は前記上部電極及び前記相変化物質パターンを覆うことができる。前記酸素障壁膜は前記上部電極の上部面上に配置された第１部分及び前記相変化物質パターンの側壁を覆う第２部分を含むことができる。この場合、前記第１部分は前記第２部分よりも厚いこともある。前記第２部分の厚さは３００Åと等しいかそれよりも太い場合もある。
【００１４】
また他の実施例で、前記酸素障壁膜は下部酸素障壁膜及び上部酸素障壁膜を含むことができる。前記下部酸素障壁膜は３５０℃以下の温度でプラズマＣＶＤ工程または原子層蒸着（ＡＬＤ）工程を用いて形成された物質膜でもあり、前記上部酸素障壁膜は３５０℃以上の温度でプラズマＣＶＤ工程または低圧ＣＶＤ工程を用いて形成された物質膜でもある。前記下部酸素障壁膜は窒化膜を含むことができ、前記上部酸素障壁膜は窒化膜または金属酸化膜を含むこともできる。前記窒化膜はシリコン窒化膜またはシリコン酸窒化膜を含むことができ、前記金属酸化膜はアルミニウム酸化膜、チタン酸化膜、ジルコニウム酸化膜、ハフニウム酸化膜またはランタニウム酸化膜を含むことができる。前記下部酸素障壁膜は前記突出部の側壁及び前記相変化物質パターンの側壁を覆うスペーサ形態（ｓｐａｃｅｒ−ｓｈａｐｅｄ）を有することができる。前記下部酸素障壁膜及び前記上部酸素障壁膜の間にストレス緩衝膜が提供されることができる。前記ストレス緩衝膜はシリコン酸化膜でもある。
【００１５】
また他の実施例で、前記酸素障壁膜は単一窒化膜でもある。この場合、前記酸素障壁膜は３５０℃以下の温度でプラズマＣＶＤ工程または原子層蒸着（ＡＬＤ）工程を用いて形成されたシリコン窒化膜またはシリコン酸化膜でもある。
また他の実施例で、前記相変化物質パターンの側壁は前記突出部の側壁と自己整列できる。
また他の実施例で、前記相変化物質パターンはカルコゲナイド物質膜でもある。
また他の実施例で、前記半導体基板上にスイッチングトランジスタが提供できる。また、前記スイッチングトランジスタ上に層間絶縁膜が配置でき、前記層間絶縁膜内に導電性パッドが提供できる。前記導電性パッドは前記スイッチングトランジスタ及び前記下部電極に電気的に接続できる。また、前記モルディング膜の前記突出部は前記導電性パッドの上部に位置できる。前記スイッチングトランジスタはゲート電極、ソース領域及びドレイン領域を含むことができ、前記導電性パッドは前記ドレイン領域に電気的に接続されることができる。前記層間絶縁膜内に共通ソースラインが配置できる。前記共通ソースラインは前記ソース領域に電気的に接続されることができる。前記ソース／ドレイン領域及び／または前記ゲート電極上にシリサイド膜が提供できる。
【００１６】
また他の実施例で、前記モルディング膜はシリコン酸化膜よりも高い熱伝導度を有する物質膜でもある。前記モルディング膜はシリコン酸窒化膜またはシリコン窒化膜でもある。
また他の実施例で、前記下部電極の側壁はコンタクトスペーサ（ｃｏｎｔａｃｔ  ｓｐａｃｅｒ）によって囲まれることができる。前記コンタクトスペーサは内部コンタクトスペーサ及び外部コンタクトスペーサを含むことができ、前記外部コンタクトスペーサは前記内部コンタクトスペーサを囲むことができる。
【００１７】
本発明のまた他の様態によれば、前記半導体素子はメモリセル領域及び周辺回路領域を有する半導体基板を含む。前記メモリセル領域内の前記半導体基板に第１トランジスタが提供される。前記第１トランジスタは第１ソース／ドレイン領域及び第１幅を有する第１ゲート電極と共に前記第１ゲート電極及び前記基板の間の第１ゲート絶縁膜を備える。前記第１トランジスタを有する基板上にモルディング膜が提供される。前記モルディング膜はその上部面から垂直方向に延長された突出部を有し、前記突出部は前記メモリセル領域内に位置する。前記突出部と接するように相変化物質パターンが提供される。前記相変化物質パターンは下部電極に電気的に接続される。前記相変化物質パターンは上部電極に電気的に接続される。前記相変化物質パターンの側壁及び前記突出部の側壁は酸素障壁膜で覆われる。前記周辺回路領域内の前記半導体基板に第２トランジスタが提供される。前記第２トランジスタは第２ソース／ドレイン領域及び第２幅を有する第２ゲート電極と共に前記第２ゲート電極及び前記基板の間の第２ゲート絶縁膜を備える。前記第２幅は前記第１幅と異なる。
【００１８】
本発明のいくつかの実施例で、前記第２幅は前記第１幅より少なくとも１．５倍大きくなれる。
他の実施例で、前記突出部の側壁は前記相変化物質パターンの側壁と自己整列できる。前記相変化物質パターンは前記突出部を貫くように延長された限られた形態を有することができる。
また他の実施例で、前記第２ゲート絶縁膜は前記第１ゲート絶縁膜よりも厚いことがある。
また他の実施例で、前記相変化物質パターンはカルコゲナイド物質膜を含むことができる。
【００１９】
また他の実施例で、前記酸素障壁膜は下部酸素障壁膜及び上部酸素障壁膜を含むことができる。前記下部酸素障壁膜は窒化膜を含むことができ、前記上部酸素障壁膜は窒化膜または金属酸化膜を含むことができる。前記窒化膜はシリコン窒化膜またはシリコン酸窒化膜を含むことができ、前記金属酸化膜はアルミニウム酸化膜、チタン酸化膜、ジルコニウム酸化膜、ハフニウム酸化膜、またはランタニウム酸化膜を含むことができる。前記下部酸素障壁膜は前記突出部の側壁及び前記相変化物質パターンの側壁を覆うスペーサ形態を有することができる。前記下部酸素障壁膜及び前記上部酸素障壁膜の間にストレス緩衝膜が提供できる。前記ストレス緩衝膜はシリコン酸化膜でもある。
【００２０】
また他の実施例で、前記酸素障壁膜は単一窒化膜でもある。この場合、前記酸素障壁膜は３５０℃以下の温度でプラズマＣＶＤ工程または原子層蒸着（ＡＬＤ）工程を用いて形成されたシリコン窒化膜またはシリコン酸窒化膜でもある。
また他の実施例で、前記酸素障壁膜は前記上部電極の上部面上に配置された第１部分及び前記相変化物質パターンの側壁を覆う第２部分を含むことができる。前記第１部分は前記第２部分よりも厚いこともある。
また他の実施例で、前記第１及び第２ソース／ドレイン領域及び／または前記第１及び第２ゲート電極上にシリサイド膜が提供できる。
【００２１】
本発明のまた他の様態によれば、相変化記憶素子を用いる電子システムが提供される。前記電子システムはプロセッサ、前記プロセッサとデータ通信を行う入／出力装置及び前記プロセッサとデータ通信を行う相変化記憶素子を備える。前記相変化記憶素子は集積回路基板上に形成されたモルディング膜を含む。前記モルディング膜はその上部面から垂直方向に延長された突出部を有する。前記突出部と接するように相変化物質パターンが提供される。前記相変化物質パターンは下部電極に電気的に接続される。
本発明のいくつかの実施例で、前記相変化物質パターンは前記突出部を貫くように延長された限られた形態を有することができる。
他の実施例で、前記相変化物質パターンの側壁及び前記突出部の側壁が接する領域は酸素障壁膜で覆われる。
【００２２】
本発明のまた他の様態によれば、相変化記憶素子を有する半導体素子の製造方法が提供される。この方法は半導体基板上にモルディング膜を形成することを含む。前記モルディング膜内に下部電極を形成する。前記下部電極と接するように相変化物質膜を形成する。前記相変化物質膜をパターニングし、前記モルディング膜の上部をエッチングして前記エッチングされたモルディング膜の上部面から垂直方向に延長された突出部及び前記突出部と接する相変化物質パターンを形成する。前記相変化物質パターンを覆うように酸素障壁膜を形成する。
【００２３】
本発明のいくつかの実施例で、前記酸素障壁膜は単一窒化膜で形成できる。前記単一窒化膜は３５０℃よりも低い温度でシリコン窒化膜またはシリコン酸窒化膜で形成できる。前記単一窒化膜はプラズマＣＶＤ工程または原子層蒸着工程を用いて形成することができる。前記単一窒化膜は熱処理技術またはプラズマ処理技術を用いて凝縮（ｄｅｎｓｉｆｉｃａｔｉｏｎ）することができる。
他の実施例で、前記酸素障壁膜を形成することは前記相変化物質パターンを備える基板上に下部酸素障壁膜を形成することと、前記下部酸素障壁膜上に上部酸素障壁膜を形成することを含むことができる。前記下部酸素障壁膜は３５０℃よりも低い温度でシリコン窒化膜またはシリコン酸窒化膜で形成できる。前記下部酸素障壁膜は熱処理技術またはプラズマ処理技術を用いて凝縮することができる。
【００２４】
また他の実施例で、前記下部酸素障壁膜を異方性エッチングして前記相変化物質パターンの側壁及び前記モルディング膜の側壁を覆うスペーサ形態の下部酸素障壁膜パターンを形成することができる。前記スペーサ形態の下部酸素障壁膜パターンは熱処理技術またはプラズマ処理技術を用いて凝縮することができる。前記スペーサ形態の下部酸素障壁膜パターンを有する基板上にストレス緩衝膜を形成できる。前記ストレス緩衝膜はシリコン酸化膜で形成できる。
【００２５】
また他の実施例で、前記下部酸素障壁膜を有する基板上にストレス緩衝膜を形成することができる。
また他の実施例で、前記上部酸素障壁膜は窒化膜または金属酸化膜で形成することができる。前記窒化膜はシリコン窒化膜またはシリコン酸窒化膜で形成することができ、前記金属酸化膜はアルミニウム酸化膜、チタン酸化膜、ジルコニウム酸化膜、ハフニウム酸化膜またはランタニウム酸化膜で形成することができる。
【発明の効果】
【００２６】
本発明によれば、相変化抵抗体を覆う酸素障壁膜を形成することによって下部電極のコンタクト抵抗特性と共に相変化抵抗体のセット／リセット抵抗特性を著しく改善させることができる。特に、相変化抵抗体が酸素障壁膜に覆われた場合、前記相変化抵抗体の直径（相変化物質パターンの直径）が減少されても前記相変化抵抗体のリセット／セット抵抗比の急激な減少を防ぐことができる。結果的に、本発明による相変化記憶素子を用いる半導体素子の集積度及び性能と共にテスト効率を著しく改善させることができる。
【発明を実施するための最良の形態】
【００２７】
以下、添付した図面を参照して本発明の好ましい実施例を詳しく説明する。しかし、本発明はここで説明される実施例に限定されず他の形態に具体化されることもできる。むしろ、ここで紹介される実施例は開示された内容が徹底的で完全にものになるように、そして当業者に本発明の思想が十分に伝達できるようにするために提供されるものである。図面において、階及び領域の厚さは明確性を期するために誇張されたものである。明細書の全般において同一参照番号は同一構成要素を表わす。
【００２８】
図１Ａは本発明の実施例による相変化記憶素子を説明するための概路図である。
図１Ａを参照すると、前記相変化記憶素子はセルアレイ領域（ＣＡ）及び周辺回路領域（ＰＣＡ）を備える。前記セルアレイ領域（ＣＡ）、すなわちメモリセル領域は複数のワードライン（ＷＬ）、前記ワードライン（ＷＬ）に直交する複数のビットライン（ＢＬ）、及び前記ワードライン（ＷＬ）と前記ビットライン（ＢＬ）との交差点に配置された複数の相変化記憶素子１００を備える。また、前記周辺回路領域（ＰＣＡ）は前記相変化記憶素子１００を駆動させる第１及び第２集積回路（ＰＣＡ１、ＰＣＡ２）を備える。前記第１集積回路（ＰＣＡ１）は前記ワードライン（ＷＬ）のうちのどれか一つを選択する行デコーダ（ｒｏｗｄｅｃｏｄｅｒ）を含むことができ、前記第２集積回路（ＰＣＡ２）は前記ビットライン（ＢＬ）のうちのどれか一つを選択する列デコーダ（ｃｏｌｕｍｎ  ｄｅｃｏｄｅｒ）を含むことができる。
【００２９】
前記相変化記憶素子１００のそれぞれは前記ビットライン（ＢＬ）のうちのどれか一つに電気的に接続された相変化抵抗体（ｐｈａｓｅ  ｃｈａｎｇｅ  ｒｅｓｉｓｔｏｒ；ＲＰ）及び前記相変化抵抗体（ＲＰ）に電気的に接続されたスイッチング素子を含む。前記相変化抵抗体（ＲＰ）は両端子（ｂｏｔｈ  ｔｅｒｍｉｎａｌｓ）、すなわち、第１及び第２端子と共に前記第１及び第２端子の間に介在された相変化物質を有することができ、前記スイッチング素子はゲート電極、ソース領域、及びドレイン領域を有するアクセスモストランジスタ（ＴＡ）でもある。この場合、前記相変化抵抗体（ＲＰ）の前記第１端子は前記アクセスモストランジスタ（ＴＡ）のドレイン領域に電気的に接続されて、前記相変化抵抗体（ＲＰ）の前記第２端子は前記ビットライン（ＢＬ）に電気的に接続される。また、前記アクセスモストランジスタ（ＴＡ）の前記ゲート電極は前記ワードライン（ＷＬ）のうちのどれか一つに電気的に接続されて、前記アクセスモストランジスタ（ＴＡ）の前記ソース領域は共通ソースライン（ＣＳＬ）２７ｓ’に電気的に接続される。
【００３０】
前記相変化記憶素子１００のうちのどれか一つのセル（ＣＬ）内に選択的にデータを保存させるためには前記選択されたセル（ＣＬ）のアクセスモストランジスタ（ＴＡ）をターンオンさせ、前記選択されたセル（ＣＬ）に接続されたビットライン（ＢＬ）を通じて書込み電流（ｗｒｉｔｉｎｇ  ｃｕｒｒｅｎｔ；Ｉｗ）を加える（ｆｏｒｃｅ）。この場合、前記相変化抵抗体（ＲＰ）の電気的な抵抗は前記書込み電流の量（ａｍｏｕｎｔ）によって変化できる。例えば、前記相変化物質が前記書込み電流（Ｉｗ）によってその結晶化温度（ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ  ｔｅｍｐｅｒａｔｕｒｅ）と溶融点（ｍｅｌｔｉｎｇ  ｐｏｉｎｔ）との間の温度で加熱され、前記加熱された相変化物質が冷却する場合に、前記相変化物質は結晶質状態に変わる（ｔｒａｎｓｆｏｒｍｅｄ）。一方、前記相変化物質が前記書込み電流（Ｉｗ）によって前記溶融点よりも高い温度に加熱されて前記溶融された相変化物質が急冷される場合、前記相変化物質は非晶質状態に変わる。前記結晶質状態を有する相変化物質の比抵抗は前記非晶質状態を有する相変化物質の比抵抗よりも低い。よって、読込みモードで前記相変化物質を通じて流れる電流を感知することで（ｄｅｔｅｃｔｉｎｇ）前記相変化抵抗体（ＲＰ）内に保存された情報が論理「１」であるのか、または論理「０」であるかを判別することができる。
【００３１】
図１Ｂは図１Ａに示された相変化記憶素子の一部分を示す平面図である。また、図２ないし図９は本発明の実施例による相変化記憶素子の製造方法を説明するために図１ＢのＩ−Ｉ’に沿って示された断面図である。
図１Ｂ及び図２を参照すると、集積回路基板１、すなわち半導体基板の所定領域に素子分離膜３を形成して前記セルアレイ領域（ＣＡ）及び前記周辺回路領域（ＰＣＡ）内にそれぞれのセル活性領域３ｃ及び周辺活性領域３ｐを限定する。前記活性領域３ｃ、３ｐ上にゲート絶縁膜を形成する。前記ゲート絶縁膜は前記セル活性領域３ｃ及び前記周辺活性領域３ｐ上にそれぞれ形成されたセルゲート絶縁膜５ｃ及び周辺ゲート絶縁膜５ｐを含むことができる。前記周辺ゲート絶縁膜５ｐは前記セルゲート絶縁膜５ｃと同一の厚さに形成されることができる。一方、前記周辺ゲート絶縁膜５ｐは前記セルゲート絶縁膜５ｃと異なる厚さで形成することができる。例えば、前記周辺ゲート絶縁膜５ｐは前記セルゲート絶縁膜５ｃよりも厚く形成されることができる。前記ゲート絶縁膜５ｃ、５ｐを有する基板上にゲート導電膜を形成し、前記ゲート導電膜をパターニングして前記セル活性領域３ｃの上部を横切る一対のセルゲート電極７ｃ及び前記周辺活性領域３ｐの上部を横切る周辺ゲート電極７ｐを形成する。前記セルゲート電極７ｃはワードライン役目（図１ＡのＷＬ）をするように延長することができる。また、前記セルゲート電極７ｃは前記周辺ゲート電極７ｐと異なる幅を有するように形成することができる。例えば、前記周辺ゲート電極７ｐの幅は前記セルゲート電極７ｃの幅よりも少なくとも１．５倍大きくなることもある。
【００３２】
図１Ｂ及び図３を参照すると、前記セルゲート電極７ｃをイオン注入マスクとして用いて前記セル活性領域３ｃ内に選択的にＮ型の不純物イオンを注入してＮ型の低濃度不純物領域、すなわち第１低濃度不純物領域９ａを形成する。続いて、前記周辺ゲート電極７ｐをイオン注入マスクとして用いて前記周辺活性領域３ｐ内に選択的にＰ型の不純物イオンを注入してＰ型の低濃度不純物領域、すなわち第２低濃度不純物領域９ｂを形成する。続いて、前記ゲート電極７ｃ、７ｐの側壁上に通常の方法を用いてゲートスペーサ１１を形成する。前記ゲートスペーサ１１はシリコン酸化膜またはシリコン窒化膜のような絶縁膜で形成される。
【００３３】
前記セルゲート電極７ｃ及び前記セルゲート電極７ｃの側壁上の前記ゲートスペーサ１１をイオン注入マスクとして用いて前記セル活性領域３ｃ内に選択的にＮ型の不純物イオンを注入してＮ型のソース／ドレイン領域、すなわち第１ソース／ドレイン領域１３ｓ’、１３ｄ’を形成する。詳しくは、前記第１ソース／ドレイン領域１３ｓ’、１３ｄ’は前記セルゲート電極７ｃ間の前記セル活性領域３ｃに形成された共通ソース領域１３ｓ’と共に前記セル活性領域３ｃの両端に形成された一対のドレイン領域１３ｄ’を有するように形成される。
【００３４】
続いて、前記周辺ゲート電極７ｐ及び前記周辺ゲート電極７ｐの側壁上の前記ゲートスペーサ１１をイオン注入マスクとして用いて前記周辺活性領域３ｐ内に選択的にＰ型の不純物イオンを注入してＰ型のソース／ドレイン領域、すなわち第２ソース／ドレイン領域１３ｓ”、１３ｄ”を形成する。結果的に、前記セル活性領域３ｃに前記セルゲート電極７ｃ及び前記第１ソース／ドレイン領域１３ｓ’、１３ｄ’で構成された一対のアクセスモストランジスタ（ＴＡ）が形成され、前記周辺活性領域３ｐに前記周辺ゲート電極７ｐ及び前記第２ソース／ドレイン領域１３ｓ”、１３ｄ”で構成された周辺回路モストランジスタ（ＴＰ）が形成される。
【００３５】
前記周辺回路モストランジスタ（ＴＰ）がＮＭＯＳトランジスタである場合、前記第２低濃度不純物領域９ｂは前記第１低濃度不純物領域９ａと同時に形成することができ、前記第２ソース／ドレイン領域１３ｓ”、１３ｄ”は前記第１ソース／ドレイン領域１３ｓ’、１３ｄ’と同時に形成することができる。
【００３６】
続いて、少なくとも前記第２ソース／ドレイン領域１３ｓ”、１３ｄ”上に選択的に通常のサリサイド（ｓａｌｉｃｉｄｅ；ｓｅｌｆ−ａｌｉｇｎｅｄ  ｓｉｌｉｃｉｄｅ）技術を用いて周辺金属シリサイド膜１５ｂを形成する。例えば、前記セルアレイ領域（ＣＡ）を覆って前記周辺回路領域（ＰＣＡ）を露出させるシリサイド化阻止膜（ｓｉｌｉｃｉｄａｔｉｏｎ  ｂｌｏｃｋｉｎｇ  ｌａｙｅｒ；図示せず）を形成した後、前記周辺ゲート電極７ｐ及び前記第２ソース／ドレイン領域１３ｓ”、１３ｄ”上に選択的に前記周辺金属シリサイド膜１５ｂを形成することができる。前記周辺ゲート電極７ｐ上に絶縁膜からなるキャッピング膜が形成された場合、前記周辺金属シリサイド膜１５ｂは前記第２ソース／ドレイン領域１３ｓ”、１３ｄ”上のみ選択的に形成することができる。前記シリサイド化阻止膜はシリコン窒化膜で形成することができる。本発明の他の実施例によれば、前記第１及び第２ソース／ドレイン領域１３ｓ’、１３ｄ’、１３ｓ”、１３ｄ”上にそれぞれのセル金属シリサイド膜１５ａ及び周辺金属シリサイド膜１５ｂを選択的に形成することができる。本発明のまた他の実施例によれば、図３に示されたように、前記ゲート電極７ｃ、７ｐ及び前記ソース／ドレイン領域１３ｓ’、１３ｄ’、１３ｓ”、１３ｄ”上に選択的に前記金属シリサイド膜１５ａ、１５ｂが形成されることもできる。これとは違って、前記シリサイド化阻止膜が前記第１及び第２ソース／ドレイン領域１３ｓ’、１３ｄ’、１３ｓ”、１３ｄ”を覆って前記セルゲート電極７ｃ及び周辺ゲート電極７ｐを露出させるように形成される場合、前記セル金属シリサイド膜１５ａ及び周辺金属シリサイド膜１５ｂはそれぞれが前記セルゲート電極７ｃ及び前記周辺ゲート電極７ｐ上のみ形成されることができる。
【００３７】
前記アクセスモストランジスタ（ＴＡ）は相変化記憶素子のスイッチング素子の役目をする。本発明の他の実施例で、前記アクセスモストランジスタ（ＴＡ）の代りにバイポーラトランジスタが形成できる。
前記金属シリサイド膜１５ａ、１５ｂを含む基板上に下部エッチング阻止膜１７を形成する。前記下部エッチング阻止膜１７はシリコン酸化膜のような絶縁膜に対してエッチング選択比を有するシリコン窒化膜で形成することができる。
【００３８】
図１Ｂ及び図４を参照すると、前記下部エッチング阻止膜１７上に平坦化された下部絶縁膜１９を形成する。前記下部絶縁膜１９はシリコン酸化膜で形成することができる。前記下部エッチング阻止膜１７及び前記下部絶縁膜１９は下部層間絶縁膜２０を構成する。前記下部エッチング阻止膜１７を形成する工程は略することもできる。前記下部層間絶縁膜２０をパターニングして前記第１ソース／ドレイン領域１３ｓ’、１３ｄ’上の前記セル金属シリサイド膜１５ａを露出させる第１ソース／ドレインコンタクトホール１９ｓ’、１９ｄ’と共に前記第２ソース／ドレイン領域１３ｓ”、１３ｄ”上の前記周辺金属シリサイド膜１５ｂを露出させる第２ソース／ドレインコンタクトホール１９ｓ”、１９ｄ”を形成する。
【００３９】
前記第１及び第２ソース／ドレインコンタクトホール１９ｓ’、１９ｓ”、１９ｄ’、１９ｄ”内にそれぞれ通常の方法を用いて第１及び第２ソース／ドレインコンタクトプラグ２１ｓ’、２１ｓ”、２１ｄ’、２１ｄ”を形成する。前記コンタクトプラグ２１ｓ’、２１ｓ”、２１ｄ’、２１ｄ”はタングステン膜で形成することができる。前記コンタクトプラグ２１ｓ’、２１ｓ”、２１ｄ’、２１ｄ”を有する基板上に上部層間絶縁膜２６を形成する。前記上部層間絶縁膜２６は上部エッチング阻止膜２３及び上部絶縁膜２５を順に積層させて形成することができる。この場合、前記上部エッチング阻止膜２３は前記上部絶縁膜２５に対してエッチング選択比を有する絶縁膜で形成することが好ましい。例えば、前記上部絶縁膜２５をシリコン酸化膜で形成する場合、前記上部エッチング阻止膜２３はシリコン窒化膜で形成することができる。前記上部エッチング阻止膜２３を形成する工程は省略されることもできる。前記上部層間絶縁膜２６及び前記下部層間絶縁膜２０は層間絶縁膜２８を構成する。
【００４０】
図１Ｂ及び図５を参照すると、前記セルアレイ領域（ＣＡ）内の前記上部層間絶縁膜２６内に通常のダマシーン工程を用いて導電性ドレインパッド（ｃｏｎｄｕｃｔｉｖｅｄ  ｄｒａｉｎ  ｐａｄｓ）２７ｄ’及び共通ソースライン（ｃｏｍｍｏｎ  ｓｏｕｒｃｅ  ｌｉｎｅ）２７ｓ‘を形成する。さらに、前記導電性ドレインパッド２７ｄ’及び共通ソースライン２７ｓ’を形成する間に前記周辺回路領域（ＰＣＡ）内の前記上部層間絶縁膜２６内にもドレインパッド２７ｄ”及びソースパッド２７ｓ”が形成できる。前記導電性ドレインパッド２７ｄ’、共通ソースライン２７ｓ’、ドレインパッド２７ｄ”、及びソースパッド２７ｓ”はタングステン膜のような金属膜で形成することができ、前記共通ソースライン２７ｓ’は前記セルゲート電極７ｃに平衡するように形成されることができる。前記導電性ドレインパッド２７ｄ’及び前記共通ソースライン２７ｓ’はそれぞれが前記第１ドレインコンタクトプラグ２１ｄ’及び前記第１ソースコンタクトプラグ２１ｓ’に接触するように形成され、前記ドレインパッド２７ｄ”及び前記ソースパッド２７ｓ”はそれぞれが前記第２ドレインコンタクトプラグ２１ｄ”及び前記第２ソースコンタクトプラグ２１ｓ”に接触するように形成される。結果的に、前記共通ソースライン２７ｓ’及び前記導電性ドレインパッド２７ｄ’はそれぞれが前記第１ソース領域１３ｓ’及び第１ドレイン領域１３ｄ’に電気的に接続され、前記ソースパッド２７ｓ”及び前記ドレインパッド２７ｄ”はそれぞれが前記第２ソース領域１３ｓ”及び第２ドレイン領域１３ｄ”に電気的に接続される。
【００４１】
前記導電性ドレインパッド２７ｄ”、共通ソースライン２７ｓ’、ドレインパッド２７ｄ”及びソースパッド２７ｓ”を有する基板上にモルディング膜（ｍｏｌｄｉｎｇ  ｌａｙｅｒ）２９を形成する。前記モルディング膜２９は通常の層間絶縁膜として用いるシリコン酸化膜よりも高い熱伝導度（ｔｈｅｒｍａｌ  ｃｏｎｄｕｃｔｉｖｉｔｙ）を有する絶縁膜で形成することが好ましい。さらに、前記モルディング膜２９は酸素障壁膜の役目をする絶縁膜で形成することが好ましい。例えば、前記モルディング膜２９はシリコン酸窒化膜（ｓｉｌｉｃｏｎ  ｏｘｙｎｉｔｒｉｄｅ  ｌａｙｅｒ；ＳｉＯＮ  ｌａｙｅｒ）、またはシリコン窒化膜のような窒化膜で形成することもできる。これは後続工程で形成される相変化物質膜の相変移（ｐｈａｓｅ  ｔｒａｎｓｉｔｉｏｎ）のための冷却効率（ｃｏｏｌｉｎｇ  ｅｆｆｉｃｉｅｎｃｙ）、すなわち、急冷効率（ｑｕｅｎｃｈｉｎｇ  ｅｆｆｉｃｉｅｎｃｙ）を向上させながら前記相変化物質膜及びこれと接触する上／下部電極間の界面で酸素原子が浸透されることを防ぐためである。続いて、前記モルディング膜２９をパターニングして前記導電性ドレインパッド２７ｄ’を露出させる相変化抵抗体コンタクトホール（ｐｈａｓｅ  ｃｈａｎｇｅ  ｒｅｓｉｓｔｏｒ  ｃｏｎｔａｃｔ  ｈｏｌｅｓ）２９ａを形成する。
【００４２】
図１Ｂ及び図６を参照すると、前記相変化抵抗体コンタクトホール２９ａを有する基板上にコンフォーマルな（ｃｏｎｆｏｒｍａｌ）コンタクトスペーサ膜３４を形成する。前記コンタクトスペーサ膜３４は真空の下で酸素ガスを用いないで形成することが好ましい。もし前記コンタクトスペーサ膜３４を、酸素ガスが含まれた工程ガスを用いて形成したら、前記コンタクトスペーサ膜３４は前記露出された導電性ドレインパッド２７ｄ’の酸化を抑制させるため、できるだけ低い温度で形成されることが好ましい。
【００４３】
前記コンタクトスペーサ膜３４は単一コンタクトスペーサ膜（ａ  ｓｉｎｇｌ  ｅｃｏｎｔａｃｔ  ｓｐａｃｅｒ  ｌａｙｅｒ）または二重コンタクトスペーサ膜（ａ  ｄｏｕｂｌｅ  ｃｏｎｔａｃｔ  ｓｐａｃｅｒ  ｌａｙｅｒ）で形成することができる。前記二重コンタクトスペーサ膜は下部コンタクトスペーサ膜３１及び上部コンタクトスペーサ膜３３を順に積層させて形成することができる。この場合、前記下部コンタクトスペーサ膜３１は５００℃よりも低い温度で実施されるプラズマＣＶＤ技術を用いてシリコン酸窒化膜で形成することができ、前記上部コンタクトスペーサ膜３３は５００℃よりも高い温度で実施される低圧ＣＶＤ技術を用いてシリコン窒化膜で形成することができる。前記単一コンタクトスペーサ膜は低圧ＣＶＤ技術またはプラズマＣＶＤ技術を用いてシリコン窒化膜で形成することができる。
【００４４】
図１Ｂ及び図７を参照すると、前記コンタクトスペーサ膜３４を異方性エッチングして前記導電性ドレインパッド２７ｄ’を露出させる。その結果、前記相変化抵抗体コンタクトホール２９ａの側壁上にコンタクトスペーサ３４ａが形成される。前記コンタクトスペーサ膜３４が前記下部コンタクトスペーサ膜３１及び前記上部コンタクトスペーサ膜３３を順に積層させることで形成されると、前記コンタクトスペーサ３４ａのそれぞれは図７に示されたように前記相変化抵抗体コンタクトホール２９ａの側壁を覆う外部コンタクトスペーサ３１ａ及び前記外部コンタクトスペーサ３１ａの内側壁（ｉｎｎｅｒ  ｓｉｄｅｗａｌｌ）を覆う内部コンタクトスペーサ３３ａを備えるように形成される。この場合、前記外部コンタクトスペーサ３１ａの下部（ｌｏｗｅｒ  ｐｏｒｔｉｏｎ）は前記異方性エッチング工程後に露出されることができる。前記相変化抵抗体コンタクトホール２９ａの有効直径（ｅｆｆｅｃｔｉｖｅ  ｄｉａｍｅｔｅｒ）は前記コンタクトスペーサ３４ａの存在（ｐｒｅｓｅｎｃｅ）によって写真工程の限界解像度（ｒｅｓｏｌｕｔｉｏｎ  ｌｉｍｉｔ）よりも小さいことがある。すなわち、この実施例によれば、前記コンタクトスペーサ３４ａの形成は前記初期の相変化抵抗体コンタクトホール２９ａの大きさの減少と共に前記導電性ドレインパッド２７ｄ’の酸化（ｏｘｉｄａｔｉｏｎ）の抑制（ｓｕｐｐｒｅｓｓｉｏｎ）に繋がる。
【００４５】
続いて、前記コンタクトスペーサ３４ａを含む基板上に下部電極膜を形成して前記相変化抵抗体コンタクトホール２９ａを埋め込む。前記下部電極膜はチタン窒化膜またはチタンアルミニウム窒化膜（ＴｉＡｌＮ）のような導電膜で形成することができる。続いて、前記下部電極膜を平坦化させて前記モルディング膜２９を露出させる。その結果、前記コンタクトスペーサ３４ａによって囲まれた前記相変化抵抗体コンタクトホール２９ａ内に下部電極３５が形成される。前記下部電極膜を平坦化させるうちに前記下部電極膜を過度エッチングして前記相変化抵抗体コンタクトホール２９ａ内にリセスされた下部電極を形成することもできる。
【００４６】
前記下部電極３５を有する基板上に相変化物質膜３７及び上部電極膜３９を順に形成する。前記相変化物質膜３７はカルコゲナイド膜（ｃｈａｌｃｏｇｅｎｉｄｅ  ｌａｙｅｒ）で形成することができる。例えば、前記相変化物質膜３７はゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）及びテルリウム（Ｔｅ）の合金膜、すなわち、ＴｅｘＳｂｙＧｅ（１００−（ｘ＋ｙ））合金膜（以下、「ＧＳＴ合金膜」という）で形成することができる。ここで、前記「ｘ」は２０ないし８０でもあり、前記「ｙ」は５ないし５０でもある。すなわち、前記ＧＳＴ合金膜は２０ａｔｏｍｉｃ％ないし８０ａｔｏｍｉｃ％の濃度を有するテルリウム（Ｔｅ）、５ａｔｏｍｉｃ％ないし５０ａｔｏｍｉｃ％の濃度を有するアンチモン（Ｓｂ）、及び０ａｔｏｍｉｃ％よりは大きく７５ａｔｏｍｉｃ％以下の濃度を有するゲルマニウム（Ｇｅ）を含むことができる。さらに、前記相変化物質膜３７は窒素及びシリコンの中少なくとも一つでドーピングされたＧＳＴ合金膜で形成することができる。この場合、前記ドープドＧＳＴ合金膜（ｄｏｐｅｄ  ＧＳＴ  ａｌｌｏｙ  ｌａｙｅｒ）は前記アンドープド（ｕｎｄｏｐｅｄ）ＧＳＴ合金膜よりさらに高い比抵抗（ｒｅｓｉｓｔｉｖｉｔｙ）を有する。これによって、前記ドープドＧＳＴ合金膜は同一の電流レベルで（ａｔ  ｔｈｅ  ｓａｍｅ  ｃｕｒｒｅｎｔ  ｌｅｖｅｌ）前記アンドープドＧＳＴ合金膜よりも高いジュール熱を発生させる。結果的に、前記相変化物質膜３７を前記ドープドＧＳＴ合金膜で形成すると、前記相変化物質膜３７の相変移効率（ｐｈａｓｅ  ｔｒａｎｓｉｔｉｏｎ  ｅｆｆｉｃｉｅｎｃｙ）を改善させることができる。前記上部電極膜３９はチタン窒化膜のような導電膜で形成することができる。
【００４７】
前記上部電極膜３９上にハードマスク膜４３を追加で形成することができる。この場合、前記ハードマスク膜４３を形成する前に前記上部電極膜３９上にグルー膜（ｇｌｕｅ  ｌａｙｅｒ）４１を追加で形成するのが好ましい。前記グルー膜４１は前記上部電極膜３９と前記ハードマスク膜４３との間の接着力（ａｄｈｅｓｉｏｎ）を向上させるために形成する。前記ハードマスク膜４３はシリコン酸化膜で形成することができ、前記グルー膜４１はシリコン窒化膜で形成することができる。
【００４８】
図１Ｂ及び図８を参照すると、前記ハードマスク膜４３をパターニングして前記下部電極３５の上部に位置するハードマスクパターン４３ａを形成する。続いて、前記ハードマスクパターン４３ａをエッチングマスクとして用いて前記グルー膜（図７の４１）、上部電極膜（図７の３９）及び相変化物質膜（図７の３７）を連続的にエッチングして前記下部電極３５上に相変化抵抗体４４ａを形成する。その結果、前記相変化抵抗体４４ａのそれぞれは順に積層された相変化物質膜パターン３７ａ、上部電極３９ａ及びグルー膜パターン４１ａを有するように形成される。
【００４９】
さらに、前記相変化抵抗体４４ａを形成した後、前記モルディング膜２９を追加で部分エッチングすることができる。これによって、前記隣合う相変化物質膜パターン（ｎｅｉｇｈｂｏｒｉｎｇ  ｐｈａｓｅ  ｃｈａｎｇｅ  ｍａｔｅｒｉａｌ  ｌａｙｅｒ  ｐａｔｔｅｒｎｓ）３７ａが完全に隔離されて（ｓｅｐａｒａｔｅｄ）、前記モルディング膜２９は前記相変化物質膜パターン３７ａと自己整列された突出部７７を有する。すなわち、前記突出部７７は前記部分エッチングされた（ｐａｒｔｉａｌｌｙ  ｅｔｃｈｅｄ）モルディング膜の表面６７から上部に向けて延長された部分にあたり、前記相変化物質パターン３７ａの側壁は前記突出部７７の側壁と自己整列できる。結果的に、前記相変化抵抗体４４ａを形成した後、前記モルディング膜２９は表面段差（ｓｕｒｆａｃｅ  ｓｔｅｐ  ｄｉｆｆｅｒｅｎｃｅ；Ｓ）を有することができる。前記突出部７７は少なくとも１００Åの高さ（厚さ）を有するように形成されることができる。例えば、前記突出部７７は３００Åないし６００Åの高さを有するように形成することができる。
【００５０】
前記相変化抵抗体４４ａを有する基板上に酸素障壁膜（ｏｘｙｇｅｎ  ｂａｒｒｉｅｒ  ｌａｙｅｒ）４８を形成する。前記酸素障壁膜４８は前記相変化抵抗体４４ａの上部面及び側壁と共に前記突出部７７の側壁を覆うように形成される。この場合、前記上部電極３９ａ上部に形成される前記酸素障壁膜４８の第１部分は前記相変化物質パターン３７ａの側壁上に形成される前記酸素障壁膜４８の第２部分よりも厚く形成されることができる。前記酸素障壁膜４８の前記第２部分は少なくとも３００Åの厚さを有するように形成することができる。
【００５１】
前記酸素障壁膜４８は後続工程を進行する間、前記相変化物質膜パターン３７ａと前記下部電極３５との間の界面と共に前記相変化物質膜パターン３７ａと前記上部電極３９ａとの間の界面に酸素原子が浸透するのを防ぐために形成する。これは酸素原子が前記相変化物質膜パターン３７ａと前記電極３５、３９ａとの間の界面によって浸透すると、前記相変化物質膜パターン３７ａが酸化されたり汚染してそれらの固有の特性（ｔｈｅｉｒ  ｏｗｎ  ｐｒｏｐｅｒｔｙ）を低下させるからである。結果的に、前記酸素障壁膜４８は前記モルディング膜２９の突出部７７の側壁と共に前記相変化抵抗体４４ａの側壁及び上部面を完全に取り囲み、前記相変化抵抗体４４ａの下部面は酸素障壁膜の役目をする前記モルディング膜２９と接触するので、外部の酸素原子が前記相変化物質膜パターン３７ａの界面で浸透するのを防ぐことができる。
【００５２】
さらに、前記酸素障壁膜４８を形成する間にも、前記相変化物質膜パターン３７ａの上／下部面（ｔｏｐ／ｂｏｔｔｏｍ  ｓｕｒｆａｃｅｓ）に沿って酸素原子が浸透してはいけない。よって、前記酸素障壁膜４８は前記相変化抵抗体４４ａを形成するためのエッチング工程の後に真空ブレーキ（ｖａｃｕｕｍ  ｂｒｅａｋ）なしでインシチュ工程を用いて形成することもできる。
【００５３】
前記酸素障壁膜４８は下部酸素障壁膜４５、ストレス緩衝膜（ｓｔｒｅｓｓ  ｂｕｆｆｅｒ  ｌａｙｅｒ）４６、及び上部酸素障壁膜４７を順に積層させて形成することができる。前記下部酸素障壁膜４５はシリコン酸窒化膜またはシリコン窒化膜のような窒化膜で形成することができる。また、前記上部酸素障壁膜４７はシリコン酸窒化膜またはシリコン窒化膜と窒化膜で形成したりアルミニウム酸化膜（ＡｌＯ）、チタン酸化膜（ＴｉＯ）、ジルコニウム酸化膜（ＺｒＯ）、ハフニウム酸化膜（ＨｆＯ）またはランタニウム酸化膜（ＬａＯ）のような金属酸化膜で形成することができる。さらに、前記ストレス緩衝膜４６は前記上部酸素障壁膜４７の存在によって前記下部酸素障壁膜４５に加えられるストレスを緩和させるための物質膜で形成することができる。例えば、前記ストレス緩衝膜４６は約２００℃ないし４００℃の温度で進行するプラズマＣＶＤ技術を用いてシリコン酸化膜で形成することができる。
【００５４】
前記下部酸素障壁膜４５は前記相変化物質膜パターン３７ａが露出された基板上に直接形成される。この場合、前記下部酸素障壁膜４５餌薬３５０℃よりも高い温度で形成されると、前記露出された相変化物質膜パターン３７ａが酸化されることもあり、前記露出された相変化物質膜パターン３７ａの上／下部面に沿って酸素原子が浸透することができる。その結果、前記相変化物質膜パターン３７ａの特性が低下することができ、前記相変化物質膜パターン３７ａの接触抵抗が増加できる。例えば、前記相変化物質膜パターン３７ａがカルコゲナイド膜で形成される場合、前記カルコゲナイド膜は約３５０℃よりも高い温度で揮発されてそれらの固有の性質を喪失することがある。よって、前記下部酸素障壁膜４５は約３５０℃よりも低い温度で形成されるのが好ましい。詳しくは、前記下部酸素障壁膜４５は３５０℃よりも低い温度で進行されるプラズマ化学気相蒸着技術または原子層蒸着（ａｔｏｍｉｃ  ｌａｙｅｒ  ｄｅｐｏｓｉｔｉｏｎ；ＡＬＤ）技術を用いて形成することができる。
【００５５】
前記下部酸素障壁膜４５が上述したように３５０℃よりも低い温度で形成されると、前記下部酸素障壁膜４５は多孔質（ｐｏｒｏｕｓ）でもある。この場合、前記下部酸素障壁膜４５の酸素遮断効率（ｏｘｙｇｅｎ  ｂｌｏｃｋｉｎｇ  ｅｆｆｉｃｉｅｎｃｙ）が低下されることがあるので、前記下部酸素障壁膜４５を凝縮（ｄｅｎｓｉｆｉｃａｔｉｏｎ）させることができる。前記凝縮工程は熱処理（ａｎｎｅａｌｉｎｇ）技術またはプラズマ処理（ｐｌａｓｍａ  ｔｒｅａｔｍｅｎｔ）技術を用いて実施することができる。前記熱処理工程は約４００℃の温度で窒素ガスまたはアンモニアガスを雰囲気ガス（ａｍｂｉｅｎｔ  ｇａｓ）として用いて進行されることができ、前記プラズマ処理工程は約２００℃ないし４００℃の温度で窒素ガスまたはアンモニアガスをプラズマソースガスとして用いて進行されることができる。
【００５６】
前記上部酸素障壁膜４７は前記相変化物質膜パターン３７ａと直接的に接触しない。よって、前記上部酸素障壁膜４７は前記相変化物質膜パターン３７ａに加えられる損傷よりはむしろ酸素遮断機能（ｏｘｙｇｅｎ  ｂｌｏｃｋｉｎｇ  ｐｅｒｆｏｒｍａｎｃｅ）を考慮して形成することができる。すなわち、前記上部酸素障壁膜４７は前記下部酸素障壁膜４７よりも高い温度で形成することができる。例えば、前記上部酸素障壁膜４７は約３５０℃よりも高い温度で実施されるプラズマ化学気相蒸着技術、低圧化学気相蒸着技術または原子層蒸着技術を用いて形成することができる。
【００５７】
本発明の一実施例で、前記上部酸素障壁膜４７は原子層蒸着技術を用いてアルミニウム酸化膜で形成することができる。この場合、前記アルミニウム酸化膜はオゾンガスを用いて形成される。前記オゾンガスは酸素ガスよりも強い腐食性（ｃｏｒｒｏｓｉｖｅ  ｐｒｏｐｅｒｔｙ）を有するガスである。それにもかかわらず、少なくとも前記相変化物質膜パターン３７ａは前記下部酸素障壁膜４５で覆われているので、前記上部酸素障壁膜４７を形成する間に前記相変化物質膜パターン３７ａに加えられる損傷を最小化させることができる。
【００５８】
本発明の他の実施例で、前記上部酸素障壁膜４７として用いられる金属酸化膜はスパッタリング技術を用いて形成されることができる。この場合、前記金属酸化膜はスパッタリング技術を用いて金属膜を蒸着し、前記金属膜を酸化させることで形成することができる。例えば、前記上部酸素障壁膜４７をアルミニウム酸化膜で形成する場合、前記アルミニウム酸化膜はスパッタリング技術を用いてアルミニウム膜を蒸着し、前記アルミニウム膜を酸化させることで形成することができる。前記アルミニウム酸化膜を、上述したようにスパッタリング工程及び酸化工程を用いて形成する場合、前記アルミニウム酸化膜は前記スパッタリング技術による前記アルミニウム膜の厚さの１５０％にあたる最終の厚さを有するように形成することができる。例えば、前記上部酸素障壁膜４７として用いられる前記アルミニウム酸化膜の最終目標厚さ（ｆｉｎａｌ  ｔａｒｇｅｔ  ｔｈｉｃｋｎｅｓｓ）が１５０Åであるなら、前記アルミニウム酸化膜はスパッタリング技術を用いて１００Åの厚さを有するアルミニウム膜を蒸着して前記アルミニウム膜を酸化させることで形成することができる。
【００５９】
前記下部酸素障壁膜４５は２００Åないし１０００Åの厚さで形成することができ、前記上部酸素障壁膜４７は１０Åないし１５０Åの厚さで形成することができる。より詳しくは、前記下部酸素障壁膜４５は３００Åないし５００Åの厚さで形成すことができ、前記上部酸素障壁膜４７は５０Åないし１００Åの厚さで形成することができる。
本発明の他の実施例で、前記下部酸素障壁膜４５の凝縮工程、前記ストレス緩衝膜４６の形成工程、及び前記上部酸素障壁膜４７の形成工程の中少なくともどれか一つは省略されることができる。
【００６０】
図１Ｂ及び図９を参照すると、前記酸素障壁膜４８上にシリコン酸化膜のような絶縁膜を形成する。続いて、前記絶縁膜を平坦化させて前記相変化抵抗体４４ａ上の前記酸素障壁膜４８を露出させる平坦化された下部金属層間絶縁膜４９を形成する。前記酸素障壁膜４８は前記下部金属層間絶縁膜４９を形成する間、酸素原子が前記相変化物質膜パターン３７ａの上／下部面に沿って浸透するのを防ぐ。すなわち、前記酸素障壁膜４８は前記相変化抵抗体４４ａの上／下部電極３９ａ、３５と前記相変化物質膜パターン３７ａとの間の界面特性が低下されることを防ぐ。
【００６１】
前記下部金属層間絶縁膜４９、前記露出された酸素障壁膜４８、前記ハードマスクパターン４３ａ、前記グルー膜パターン４１ａ、及び前記モルディング膜２９をパターニングして前記上部電極３９ａを露出させるコンタクトホール４９ａと共に前記ドレインパッド２７ｄ”及びソースパッド２７ｓ”をそれぞれ露出させるドレイン配線コンタクトホール４９ｄ”及びソース配線コンタクトホール４９ｓ”を形成する。前記コンタクトホール４９ａ、ドレイン配線コンタクトホール４９ｄ”及びソース配線コンタクトホール４９ｓ”内にそれぞれコンタクトプラグ５１、ドレイン配線コンタクトプラグ５１ｄ”及びソース配線コンタクトプラグ５１ｓ”を形成する。前記コンタクトプラグ５１、５１ｄ”、５１ｓ”はタングステン膜のような導電膜で形成することができる。前記コンタクトプラグ５１、５１ｄ”、５１ｓ”を有する基板上に下部金属膜を形成し、前記下部金属膜をパターニングして前記コンタクトプラグ５１を覆うビットラインパッド５３、前記ドレイン配線コンタクトプラグ５１ｄ”を覆うドレイン配線５３ｄ”及び前記ソース配線コンタクトプラグ５１ｓ”を覆うソース配線５３ｓ”を形成する。前記下部金属膜はアルミニウム膜またはアルミニウム合金膜のような金属膜で形成することができる。
【００６２】
前記ビットラインパッド５３、ドレイン配線５３ｄ”、及びソース配線５３ｓ”を有する基板上に上部金属層間絶縁膜５５を形成し、前記上部金属層間絶縁膜５５をパターニングして前記ビットラインパッド５３を露出させるビットラインコンタクトホール５５ａを形成する。前記ビットラインコンタクトホール５５ａを有する基板上に上部金属膜を形成し、前記上部金属膜をパターニングして前記ビットラインコンタクトホール５５ａを覆いながら前記セルゲート電極７ｃの上部を横切るビットライン５７を形成する。前記上部金属膜もアルミニウム膜またはアルミニウム合金膜のような金属膜で形成することができる。前記ビットライン５７を有する基板上にパッシベーション膜６２を形成する。前記パッシベーション膜６２はシリコン酸化膜５９及びシリコン窒化膜６１を順に積層させて形成することができる。
【００６３】
図１０は本発明の他の実施例による相変化記憶素子の単位セルの製造方法を説明するための断面図である。この実施例は下部酸素障壁膜を形成する方法において図８に示された実施例とは異なる。よって、この実施例では前記下部酸素障壁膜を形成する方法だけを説明する。
図１０を参照すると、半導体基板１上部に図２ないし図８を参照して説明したのと同じ方法を用いて相変化抵抗体４４ａを形成する。前記相変化抵抗体４４ａを有する基板上に、図８を参照して説明したのと同じ方法を用いて下部酸素障壁膜４５を形成する。前記下部酸素障壁膜４５を異方性エッチングして前記相変化抵抗体４４ａの側壁及び前記突出部７７の側壁上にスペーサ形態を有する下部酸素障壁膜パターン４５ａを形成する。前記スペーサ形態の下部酸素障壁膜パターン４５ａは図８を参照して説明したように熱処理工程またはプラズマ処理工程によって凝縮されることができる。さらに、前記スペーサ形態の下部酸素障壁膜パターン４５ａ上に図８を参照して説明したようにストレス緩衝膜４６及び上部酸素障壁膜４７が順に形成されることができる。結果的に、この実施例によれば、前記スペーサ形態の下部酸素障壁膜パターン４５ａ、前記ストレス緩衝膜４６及び前記上部酸素障壁膜４７が酸素障壁膜４４ａを構成することができる。
【００６４】
この実施例で、前記下部酸素障壁膜パターン４５ａの凝縮工程、前記ストレス緩衝膜４６の形成工程、及び前記上部酸素障壁膜４７の形成工程の中で少なくともどれか一つもが省略することができる。
【００６５】
図１１は本発明のまた他の実施例による相変化記憶素子の単位セルの製造方法を説明するための断面図である。この実施例は、相変化物質膜パターンを形成する方法において図７及び図８に示された実施例とは異なる。
図１１を参照すると、半導体基板１上部に図２ないし図６を参照して説明した実施例と同じ方法を用いてモルディング膜２９及びコンタクトスペーサ膜３４を形成する。前記コンタクトスペーサ膜３４を異方性エッチングしてコンタクトスペーサ３４ａを形成し、前記コンタクトスペーサ３４ａを有する基板上に図７に示された前記下部電極３５の形成なしで相変化物質膜３７及び上部電極膜３９を順に形成する。続いて、図７及び図８を参照して説明したことと同じ方法を用いて相変化抵抗体４４ｂ及び酸素障壁膜４８を形成する。その結果、前記相変化抵抗体４４ｂのそれぞれは図１１に示したように前記コンタクトスペーサ３４ａによって囲まれた相変化抵抗体コンタクトホール２９ａを介して前記導電性ドレインパッド２７ｄ’と直接接触する相変化物質膜パターン３７ｂを備えるように形成する。すなわち、この実施例によれば、限られた相変化記憶素子（ｃｏｎｆｉｎｅｄ  ｐｈａｓｅ  ｃｈａｎｇｅ  ｍｅｍｏｒｙ  ｃｅｌｌｓ）が形成できる。この場合、前記導電性ドレインパッド２７ｄ’が前記相変化抵抗体４４ｂの下部電極の役目をすることができる。
【００６６】
図１２は本発明のまた他の実施例による相変化記憶素子の単位セルの製造方法を説明するための断面図である。この実施例は図１０及び図１１に示した実施例の組合（ｃｏｍｂｉｎａｔｉｏｎ）にあたる。
図１２を参照すると、半導体基板１上部に図１１を参照して説明したのと同じ方法を用いて限られた相変化抵抗体（ｃｏｎｆｉｎｅｄ  ｐｈａｓｅ  ｃｈａｎｇｅ  ｒｅｓｉｓｔｏｒｓ）４４ｂを形成する。前記限られた相変化抵抗体４４ｂを有する基板上に図１０を参照して説明したのと同じ方法を用いて酸素障壁膜４８ａを形成する。
【００６７】
ここで、本発明の実施例による相変化記憶素子を有する相変化記憶素子を説明する。
図１Ｂ、図９、図１０、図１１、及び図１２を再び参照すると、セルアレイ領域（ＣＡ）及び周辺回路領域（ＰＣＡ）を有する集積回路基板１の所定領域に素子分離膜３が提供される。前記素子分離膜３は前記セルアレイ領域（ＣＡ）及び前記周辺回路領域（ＰＣＡ）内にそれぞれに位置するセル活性領域３ｃ及び周辺活性領域３ｐを限定する。前記セル活性領域３ｃに一対のスイッチング素子が提供される。前記スイッチング素子はアクセスモストランジスタまたはバイポーラトランジスタでもある。前記スイッチング素子が前記アクセスモストランジスタの場合、前記一対のアクセスモストランジスタは前記セル活性領域３ｃの両端に形成された一対の第１ドレイン領域１３ｄ’、前記セル活性領域３ｃの中心部に形成された第１ソース領域１３ｓ’、及び第１ソース／ドレイン領域１３ｓ’、１３ｄ’間のチャンネル領域の上部に配置された一対のセルゲート電極７ｃを含む。前記セルゲート電極７ｃは前記セル活性領域３ｃを横切るように延長されることができる。この場合、前記セルゲート電極７ｃはワードライン（ＷＬ）の役目をすることができる。また、前記第１ソース領域１３ｓ’は前記一対のアクセスモストランジスタの共通ソース領域にあたる。
【００６８】
前記周辺活性領域３ｐに周辺回路モストランジスタが提供される。前記周辺回路モストランジスタは前記周辺活性領域３ｐに形成された第２ソース領域１３ｓ”及び第２ドレイン領域１３ｄ”と共に前記第２ソース／ドレイン領域１３ｓ”、１３ｄ”間のチャンネル領域の上部に配置された周辺ゲート電極７ｐを含む。前記周辺ゲート電極７ｐの幅は前記セルゲート電極７ｃの幅よりも大きくなることがある。また、前記周辺ゲート電極７ｐと前記周辺活性領域３ｐとの間の周辺ゲート絶縁膜（図３の５ｐ）は前記セルゲート電極７ｃと前記セル活性領域３ｃとの間のセルゲート絶縁膜（図３の５ｃ）よりも厚いことがある。
【００６９】
さらに、前記ゲート電極７ｃ、７ｐの側壁上にゲートスペーサ１１が提供できる。この場合、前記セルアレイ領域（ＣＡ）内の前記ゲートスペーサ１１の下部に前記第１ソース／ドレイン領域１３ｓ’、１３ｄ’から延長された第１低濃度不純物領域９ａが提供することができ、前記周辺回路領域（ＰＣＡ）内の前記ゲートスペーサ１１の下部に前記第２ソース／ドレイン領域１３ｓ”、１３ｄ”から延長された第２低濃度不純物領域９ｂが提供できる。
前記周辺ゲート電極７ｐ及び前記第２ソース／ドレイン領域１３ｓ”、１３ｄ”の中少なくとも前記第２ソース／ドレイン領域１３ｓ”、１３ｄ”上に自己整列された周辺金属シリサイド膜１５ｂが積層されることができる。例えば、前記周辺金属シリサイド膜１５ｂは前記周辺ゲート電極７ｐ及び前記第２ソース／ドレイン領域１３ｓ”、１３ｄ”上に提供できる。さらに、前記セルゲート電極７ｃ及び前記第１ソース／ドレイン領域１３ｓ’、１３ｄ’の中少なくとも前記第１ソース／ドレイン領域１３ｓ’、１３ｄ’上にもセル金属シリサイド膜１５ａが提供できる。
【００７０】
前記アクセスモストランジスタ及び周辺回路モストランジスタを有する基板は層間絶縁膜２８で覆われる。前記層間絶縁膜２８は順に積層された下部層間絶縁膜２０及び上部層間絶縁膜２６を含むことができる。また、前記下部層間絶縁膜２０は順に積層された下部エッチング阻止膜１７及び下部絶縁膜１９を含むことができ、前記上部層間絶縁膜２６は順に積層された上部エッチング阻止膜２３及び上部絶縁膜２５を含むことができる。前記エッチング阻止膜１７、２３は前記絶縁膜１９、２５に対してエッチング選択比を有する絶縁膜であることが好ましい。例えば、前記絶縁膜１９、２５がシリコン酸化膜の場合、前記エッチング阻止膜１７、２３はシリコン窒化膜でもある。前記層間絶縁膜２８は前記下部絶縁膜１９及び前記上部絶縁膜２５だけで構成されることもできる。
【００７１】
前記第１ソース領域１３ｓ’は前記下部層間絶縁膜２０を貫く第１ソースコンタクトプラグ２１ｓ’に電気的に接続され、前記第１ドレイン領域１３ｄ’は前記下部層間絶縁膜２０を貫く第１ドレインコンタクトプラグ２１ｄ’に電気的に接続される。また、前記第２ソース領域１３ｓ”は前記下部層間絶縁膜２０を貫く第２ソースコンタクトプラグ２１ｓ”に電気的に接続され、前記第２ドレイン領域１３ｄ”は前記下部層間絶縁膜２０を貫く第２ドレインコンタクトプラグ２１ｄ”に電気的に接続される。前記コンタクトプラグ２１ｓ’、２１ｄ’、２１ｓ”、２１ｄ”はタングステンプラグでもある。
【００７２】
前記第１ソースコンタクトプラグ２１ｓ’は前記上部層間絶縁膜２６内に配置された共通ソースライン２７ｓ’に電気的に接続され、前記第１ドレインコンタクトプラグ２１ｄ’は前記上部層間絶縁膜２６内に配置された導電性ドレインパッド２７ｄ’に電気的に接続される。前記共通ソースライン２７ｓ’は前記セルゲート電極７ｃに平衡するように配置されることができる。また、前記第２ソースコンタクトプラグ２１ｓ”は前記上部層間絶縁膜２６内に配置されたソースパッド２７ｓ”に電気的に接続されることができ、前記第２ドレインコンタクトプラグ２１ｄ”は前記上部層間絶縁膜２６内に配置されたドレインパッド２７ｄ”に電気的に接続されることができる。前記共通ソースライン２７ｓ’、ドレインパッド２７ｄ’、２７ｄ”及びソースパッド２７ｓ”はタングステン膜のような金属膜でもある。
【００７３】
前記共通ソースライン２７ｓ’、ドレインパッド２７ｄ’、２７ｄ”ソースパッド２７ｓ”及び層間絶縁膜２８上にモルディング膜２９が積層される。前記モルディング膜２９は前記ドレインパッド２７ｄ’上部に突出部７７を有するように表面段差（Ｓ）を有する。前記モルディング膜２９はシリコン酸化膜よりも高い熱伝導度を有する絶縁膜であることが好ましい。また、前記モルディング膜２９は酸素障壁膜の役目をする絶縁膜であることが好ましい。例えば、前記モルディング膜２９はシリコン酸窒化膜またはシリコン窒化膜のような窒化膜でもある。前記ドレインパッド２７ｄ’は前記モルディング膜２９の前記突出部７７を貫く下部電極３５に電気的に接続される。前記下部電極３５はチタン窒化膜で形成されたプラグでもある。前記下部電極３５の側壁はコンタクトスペーサ３４ａによって囲まれることができる。
【００７４】
前記コンタクトスペーサ３４ａのそれぞれは前記下部電極３５の側壁を囲む内部コンタクトスペーサ（ｉｎｎｅｒ  ｃｏｎｔａｃｔ  ｓｐａｃｅｒ）３３ａ及び前記内部コンタクトスペーサ３３ａの外側壁（ｏｕｔｅｒ  ｓｉｄｅｗａｌｌ）を囲む外部コンタクトスペーサ（ｏｕｔｅｒ  ｃｏｎｔａｃｔ  ｓｐａｃｅｒ）３１ａを含むことができる。前記外部コンタクトスペーサ３１ａの下部は延長されて前記下部電極３５に接触することができる。前記外部コンタクトスペーサ３１ａは５００℃よりも低い温度で形成されたプラズマＣＶＤ酸窒化膜でもあり、前記内部コンタクトスペーサ３３ａは５００℃よりも高い温度で形成された低圧ＣＶＤ窒化膜でもある。
【００７５】
前記モルディング膜２９の前記突出部７７上に相変化抵抗体４４ａが配置される。前記相変化抵抗体４４ａは前記突出部７７と自己整列されることができる。前記相変化抵抗体４４ａのそれぞれは前記下部電極３５に電気的に接続された相変化物質膜パターン３７ａ及び前記相変化物質膜パターン３７ａ上に積層された上部電極３９ａを含むことができる。前記相変化物質膜パターン３７ａはゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）及びテルリウム（Ｔｅ）の合金膜のようなカルコゲナイド膜でもある。さらに、前記相変化物質膜パターン３７ａは窒素及びシリコンの中少なくともどれか一つでドーピングされたＧＳＴ合金膜（ＧＳＴ  ａｌｌｏｙ  ｌａｙｅｒ）でもある。前記上部電極３９ａはチタン窒化膜のような導電膜でもある。
【００７６】
前記相変化抵抗体４４ａのそれぞれは前記上部電極３９ａ上に順に積層されたグルー膜パターン４１ａ及びハードマスクパターン４３ａをさらに含むことができる。前記グルー膜パターン４１ａは前記ハードマスクパターン４３ａと前記上部電極３９ａとの間の接着力（ａｄｈｅｓｉｏｎ）を向上させるためのウェッティング膜（ｗｅｔｔｉｎｇ  ｌａｙｅｒ）にあたる。例えば、前記ハードマスクパターン４３ａ及び前記上部電極３９ａがそれぞれシリコン酸化膜及びチタン窒化膜である場合、前記グルー膜パターン４１ａはシリコン窒化膜でもある。
【００７７】
本発明の他の実施例で、前記ドレインパッド２７ｄ’は図１１及び図１２に示されたように前記モルディング膜２９の前記突出部７７を貫く相変化物質膜パターン３７ｂと直接接触することができる。この場合、前記相変化物質パターン３７ｂ、前記上部電極３９ａ、前記グルー膜パターン４１ａ、及び前記ハードマスクパターン４３ａは限られた相変化抵抗体（ｃｏｎｆｉｎｅｄ  ｐｈａｓｅ  ｃｈａｎｇｅ  ｒｅｓｉｓｔｏｒ）４４ｂを構成する。
【００７８】
少なくとも前記相変化抵抗体４４ａまたは４４ｂを有する基板は酸素障壁膜４８で覆われる。上述したように前記モルディング膜２９が突出部７７を備える場合、前記酸素障壁膜４８は前記相変化抵抗体４４ａまたは４４ｂの側壁及び上部面と共に前記突出部７７の側壁を覆う。
前記酸素障壁膜４８は後続工程を進行する間、前記相変化物質膜パターン３７ａと前記下部電極３５との間の界面と共に前記相変化物質膜パターン３７ａと前記上部電極３９ａとの間の界面に酸素原子が浸透することを防ぐ酸素遮断膜（ｏｘｙｇｅｎ  ｂｌｏｃｋｉｎｇ  ｌａｙｅｒ）として役目をする。前記酸素障壁膜４８は順に積層された下部酸素障壁膜４５、ストレス緩衝膜（ｓｔｒｅｓｓ  ｂｕｆｆｅｒ  ｌａｙｅｒ）４６及び上部酸素障壁膜４７を含むことができる。前記下部酸素障壁膜４５はシリコン酸窒化膜またはシリコン窒化膜のような窒化膜を含むことができ、前記上部酸素障壁膜４７は酸化膜、窒化膜または金属酸化膜のような絶縁膜を含むことができる。前記酸化膜はシリコン酸化膜でもあり、前記窒化膜はシリコン酸窒化膜またはシリコン窒化膜でもある。また、前記金属酸化膜はアルミニウム酸化膜（ＡｌＯ）、チタン酸化膜（ＴｉＯ）、ジルコニウム酸化膜（ＺｒＯ）、ハフニウム酸化膜（ＨｆＯ）またはランタニウム酸化膜（ＬａＯ）でもある。さらに、前記ストレス緩衝膜４６は前記上部酸素障壁膜４７の存在によって前記下部酸素障壁膜４５に加えられるストレスを緩和させるための物質膜を含むことができる。例えば、前記ストレス緩衝膜４６は約２００℃ないし４００℃の温度で進行されるプラズマＣＶＤ技術を用いて形成されたシリコン酸化膜でもある。
【００７９】
前記下部酸素障壁膜４５は２００Åないし１０００Åの厚さを有することができ、前記上部酸素障壁膜４７は１０Åないし１５０Åの厚さを有することができる。さらに詳しくは、前記下部酸素障壁膜４５は３００Åないし５００Åの厚さを有することができ、前記上部酸素障壁膜４７は５０Åないし１００Åの厚さを有することができる。
本発明の他の実施例で、前記酸素障壁膜４８は少なくとも前記下部酸素障壁膜４５を含むことができる。すなわち、前記酸素障壁膜４８は単一酸素障壁膜（ａ  ｓｉｎｇｌｅ  ｏｘｙｇｅｎ  ｂａｒｒｉｅｒ  ｌａｙｅｒ）または多層の酸素障壁膜（ａ  ｍｕｌｔｉ−ｌａｙｅｒｅｄ  ｏｘｙｇｅｎ  ｂａｒｒｉｅｒ  ｌａｙｅｒ）でもある。例えば、前記酸素障壁膜４８は前記下部酸素障壁膜４５のみで構成されたり、前記下部酸素障壁膜４５に加えて前記ストレス緩衝膜４６及び前記上部酸素障壁膜４７の中少なくともどれか一つを含むことができる。
【００８０】
本発明のまた他の実施例で、前記下部酸素障壁膜４５の代りに前記相変化抵抗体４４ａまたは４４ｂの側壁、及び前記突出部７７の側壁上にスペーサ形態を有する下部酸素障壁膜パターン４５ａが提供できる（図１０及び図１２参照）。この場合、前記スペーサ形態の（ｔｈｅ  ｓｐａｃｅｒ−ｓｈａｐｅｄ）下部酸素障壁膜パターン４５ａ、前記ストレス緩衝膜４６及び前記上部酸素障壁膜４７は酸素障壁膜４８ａを構成する。
【００８１】
前記酸素障壁膜４８または４８ａ上に下部金属層間絶縁膜４９が提供される。前記下部金属層間絶縁膜４９は前記相変化抵抗体４４ａまたは４４ｂ上の前記酸素障壁膜４８または４８ａが露出するように平らな上部面を有することができる。前記上部電極３９ａは前記露出された酸素障壁膜４８、ハードマスクパターン４１ａ及びグルー膜パターン４１ａを貫くコンタクトプラグ５１に電気的に接続されることができる。さらに、前記ドレインパッド２１ｄ”及びソースパッド２１ｓ”はそれぞれが前記下部金属層間絶縁膜４９、前記酸素障壁膜４８または４８ａ、及び前記モルディング膜２９を貫くドレイン配線コンタクトプラグ５１ｄ”及びソース配線コンタクトプラグ５１ｓ”に電気的に接続されることができる。前記コンタクトプラグ５１、５１ｄ”、５１ｓ”はタングステンプラグでもある。
【００８２】
前記コンタクトプラグ５１はビットラインパッド５３で覆われる。また、前記ドレイン配線コンタクトプラグ５１ｄ”はドレイン配線５３ｄ”で覆われ、前記ソース配線コンタクトプラグ５１ｓ”はソース配線５３ｓ”で覆われる。前記ビットラインパッド５３、ドレイン配線５３ｄ”及びソース配線５３ｓ”はアルミニウム膜またはアルミニウム合金膜のような下部金属膜からなる。
【００８３】
前記ビットラインパッド５３、ドレイン配線５３ｄ”及びソース配線５３ｓ”を有する基板は上部金属層間絶縁膜５５で覆われる。前記上部金属層間絶縁膜５５上にビットライン５７が配置される。前記ビットライン５７は前記上部金属層間絶縁膜５５を貫くビットラインコンタクトホール５５ａを介して前記ビットラインパッド５３に電気的に接続される。また、前記ビットライン５７は前記セルゲート電極７ｃの上部を横切るように配置される。前記ビットライン５７を有する基板はパッシベーション膜６２で覆われる。前記パッシベーション膜６２は順に積層されたシリコン酸化膜５９及びシリコン窒化膜６１を含むことができる。
【００８４】
図１３は本発明の実施例による相変化記憶素子を用いる携帯用電子機器（ｐｏｒｔａｂｌｅ  ｅｌｅｃｔｒｏｎｉｃ  ｄｅｖｉｃｅ）６００の概略的なブロックダイヤグラム（ｓｃｈｅｍａｔｉｃ  ｂｌｏｃｋ  ｄｉａｇｒａｍ）である。
図１３を参照すると、前記携帯用電子機器６００はデータ保存媒体（ｄａｔａ  ｓｔｏｒａｇｅ  ｍｅｄｉａ）の役目をする少なくとも一つの相変化記憶素子６０２及び前記相変化記憶素子６０２に接続されたプロセッサ６０４を含む。ここで、前記相変化記憶素子６０２は図１Ｂと共に図２ないし図１２を参照して説明した相変化記憶素子を含むことができる。前記携帯用電子機器６００は携帯用ノート・パーソナルコンピュータ（ｐｏｒｔａｂｌｅ  ｎｏｔｅｂｏｏｋ  ｃｏｍｐｕｔｅｒ）、デジタルビデオカメラ、または携帯用電話機（ｃｅｌｌｕｌａｒ  ｐｈｏｎｅ）にあたる。この場合、前記プロセッサ６０４及び前記相変化記憶素子６０２はボード（ｂｏａｒｄ）上に設置されて前記プロセッサ６０４の実行のためのコード及びデータを保存させるためのプログラムメモリとして用いられる。
【００８５】
前記携帯用電子機器６００は入／出力装置６０６を介して個人用コンピュータまたはコンピュータのネットワークのような他の電子機器とデータを交換することができる。前記入／出力装置６０６はコンピュータの周辺バスライン（ｂｕｓ  ｌｉｎｅ）、高速デジタル送信ライン、または無線送／受信用アンテナでデータを提供することができる。前記プロセッサ６０４及び前記相変化記憶素子６０２間のデータ通信と共に前記プロセッサ６０４及び前記入／出力装置６０６間のデータ通信は通常のコンピュータバス構造体（ｂｕｓ  ａｒｃｈｉｔｅｃｔｕｒｅｓ）を用いて成り立つ。
【００８６】
＜実施例＞
以下では、従来技術及び本発明の実施例によって製作された試料（ｓａｍｐｌｅｓ）の多様な測定結果を説明する。
図１４は従来の技術及び本発明の実施例によって製作された相変化記憶素子の下部電極コンタクト抵抗特性を示すグラフである。図１４において、横軸は酸素障壁膜に対するスプリットグループ（ｓｐｌｉｔ  ｇｒｏｕｐｓ）を示し、縦軸はＧＳＴ膜と下部電極との間のコンタクト抵抗（Ｒｃ）を示す。
図１４の測定結果を示す相変化記憶素子は次の表１に記載された工程条件を用いて製作された。
【００８７】
【表１】
2005340837.tif 000003
【００８８】
図１４及び表１を参照すると、従来技術によって製作された相変化記憶素子は約１、０００（ｏｈｍｓ／ｃｏｎｔａｃｔ）ないし約１０、０００（ｏｈｍｓ／ｃｏｎｔａｃｔ）の範囲内に分布された不均一な下部電極コンタクト抵抗（Ｒｃ）を示した。一方、本発明の実施例によって製作された相変化記憶素子は約５００（ｏｈｍｓ／ｃｏｎｔａｃｔ）ないし約１、２００（ｏｈｍｓ／ｃｏｎｔａｃｔ）の間の範囲内に分布された均一な下部電極コンタクト抵抗（Ｒｃ）を示した。特に、二重酸素障壁膜を用いる本発明の実施例によって製作された相変化記憶素子は約５００（ｏｈｍｓ／ｃｏｎｔａｃｔ）ないし約６００（ｏｈｍｓ／ｃｏｎｔａｃｔ）の間の範囲内で非常に安定した下部電極コンタクト抵抗（Ｒｃ）を示した。
【００８９】
図１５は従来技術によって製作された相変化記憶素子のセット／リセット（ｓｅｔ／ｒｅｓｅｔ）特性を示すグラフであり、図１６は本発明の実施例によって製作された相変化記憶素子のセット／リセット特性（ｓｅｔ／ｒｅｓｅｔ  ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ）を示すグラフである。図１５及び図１６で、横軸は前記相変化記憶素子のプログラムサイクルの回数（ｎｕｍｂｅｒ  ｏｆ  ｐｒｏｇｒａｍ  ｃｙｃｌｅｓ；Ｎ）、すなわち書込みサイクル（ｗｒｉｔｉｎｇ  ｃｙｃｌｅｓ）の回数を示し、縦軸は単位セル当り相変化抵抗体の抵抗（ＲＧＳＴ）を示す。ここで、前記従来の相変化記憶素子は前記表１の試料Ａと同一の工程条件を用いて製作されていて、本発明による相変化記憶素子は前記表１の試料Ｃと同一の工程条件を用いて製作された。
【００９０】
一方、前記各プログラムサイクルは（ｔｈｅ  ｒｅｓｐｅｃｔｉｖｅ  ｐｒｏｇｒａｍ  ｃｙｃｌｅｓ）は前記相変化記憶素子の相変化抵抗体に１回のリセットパルス（ａ  ｓｉｎｇｌｅ  ｒｅｓｅｔ  ｐｕｌｓｅ）及び１回のセットパルスを順次に印加することで実施された。前記リセットパルス及び前記セットパルスのそれぞれは１００ｎｓ間に印加された。また、前記リセットパルスは前記相変化抵抗体のＧＳＴ膜を非晶質状態に変化させる（ｃｏｎｖｅｒｔ）ために約１．５ｍＡの書込み電流を有するように生成され（ｇｅｎｅｒａｔｅｄ）、前記セットパルスは前記相変化抵抗体の前記ＧＳＴ膜を結晶状態（ｃｒｙｓｔａｌｌｉｎｅ  ｓｔａｔｅ）に変化させるために約０．６ｍＡの書込み電流を有するように生成された。さらに、前記相変化抵抗体のリセット抵抗（ＲＲＥＳＥＴ）は前記リセットパルスを印加した後に０．２ボルトのビットライン電圧を用いて測定されて、前記相変化抵抗体のセット抵抗（ＲＳＥＴ）は前記セットパルスを印加した後に０．２ボルトのビットライン電圧を用いて測定された。
【００９１】
図１５及び図１６から分かるように、従来の技術及び本発明による相変化記憶素子のすべては前記プログラムサイクルの数に関係なく、約１０００（ｏｈｍｓ／ｃｅｌｌ）の均一なセット抵抗（ＲＳＥＴ）を示した。しかし、前記従来の相変化記憶素子は約５、０００サイクルのプログラム動作にもかかわらず、約６、０００（ｏｈｍｓ／ｃｅｌｌ）ないし約１００、０００（ｏｈｍｓ／ｃｅｌｌ）の低いリセット抵抗（ＲＲＥＳＥＴ）を示した。これに対して、本発明による相変化記憶素子は約１０サイクルのプログラム動作後に約３００、０００（ｏｈｍｓ／ｃｅｌｌ）ないし約３、０００、０００（ｏｈｍｓ／ｃｅｌｌ）の高いリセット抵抗（ＲＲＥＳＥＴ）を示した。これは、本発明による相変化記憶素子の相変化物質膜パターンの界面特性が従来の相変化記憶素子の相変化物質膜パターンにおける界面特性と比べて優れたものとして理解することができる。すなわち、本発明による相変化記憶素子の相変化物質膜パターンの相変移（ｐｈａｓｅ  ｔｒａｎｓｉｔｉｏｎ；結晶質状態から非晶質状態への相変移）が従来の相変化記憶素子における相変化物質膜パターンの相変移（ｐｈａｓｅ  ｔｒａｎｓｉｔｉｏｎ；結晶質状態から非晶質状態への相変移）と比べて効率的に発生したものとして理解することができる。このような相変化物質膜パターンの界面特性の改善は相変化記憶素子の電気的な特性を測定するためのメインテスト（ｍａｉｎ  ｔｅｓｔ）前に実施されるファイアリンググテスト（ｆｉｒｉｎｇ  ｔｅｓｔ）の省略の可能性（ｓｋｉｐ  ｐｒｏｂａｂｉｌｉｔｙ）を高めることができる。結果的に、本発明によれば、相変化記憶素子を用いる半導体素子の読込みマージン（ｒｅａｄ  ｍａｒｇｉｎ）及びテスト効率（ｔｅｓｔ  ｅｆｆｉｃｉｅｎｃｙ）を著しく改善させることができる。
【００９２】
図１７は従来技術及び本発明によって製作された相変化記憶素子のセルサイズによるセット／リセット抵抗特性を示すグラフである。図１７で、横軸は相変化物質パターンの直径（Ｄ）を表わし、縦軸は相変化抵抗体の抵抗（Ｒ）を表わす。図１７のグラフで、参照符号「ＮＲ」及び「ＮＳ」で表示されたデータはそれぞれ酸素障壁膜なしで製造された従来の相変化抵抗体のリセット抵抗及びセット抵抗を示し、参照符号「ＳＲ」及び「ＳＳ」で表示されたデータはそれぞれ単一酸素障壁膜で覆われた相変化抵抗体のリセット抵抗及びセット抵抗を示す。また、参照符号「ＤＲ」及び「ＤＳ」で表示されたデータはそれぞれ二重酸素障壁膜で覆われた相変化抵抗体のリセット抵抗及びセット抵抗を示す。図１７の測定結果を示す相変化抵抗体は次の表２に記載された工程条件を用いて製作された。
【００９３】
【表２】
2005340837.tif 000004
【００９４】
図１７及び表２を参照すると、従来の相変化抵抗体におけるセット抵抗とリセット抵抗との差は前記相変化物質パターンの直径（Ｄ）の減少とともに徐々に減少した。例えば、相変化物質パターンの直径（Ｄ）が０．６８ｕｍから０．４ｕｍに減少された際、従来の相変化抵抗体のリセット／セット抵抗比（ｒｅｓｅｔ／ｓｅｔ  ｒｅｓｉｓｔａｎｃｅ  ｒａｔｉｏ）は約１．６×１０２から約０．５×１０で急激に減少した。また、０．４ｕｍの直径を有する相変化物質パターンを備える従来の相変化抵抗体は約６×１０４Ωないし約７×１０５Ωの不均一なセット抵抗を示した。
【００９５】
一方、単一酸素障壁膜で覆われた相変化抵抗体のリセット／セット抵抗比は相変化物質パターンの直径（Ｄ）が０．６８ｕｍから０．４ｕｍに減少された際、約１．６×１０２から約１×１０２に減少した。さらに、二重酸素障壁膜で覆われた相変化抵抗体のリセット／セット抵抗比は相変化物質パターンの直径（Ｄ）が０．６８ｕｍから０．４ｕｍに減少された際、約２．５×１０２から約１．３×１０２に減少した。特に、０．４ｕｍの直径を有する相変化物質パターンを備えて単一酸素障壁膜または二重酸素障壁膜で覆われた相変化抵抗体は０．４ｕｍの直径を有する相変化物質パターンを備える従来の相変化抵抗体と比べてさらに均一なセット抵抗を示した。
【図面の簡単な説明】
【００９６】
【図１Ａ】本発明の実施例による相変化記憶素子を説明するための概路図（ｓｃｈｅｍａｔｉｃ  ｖｉｅｗ）である。
【図１Ｂ】本発明の実施例による相変化記憶素子の一部分を示す平面図である。
【図２】本発明の実施例による相変化記憶素子及びその製造方法を説明するために図１Ｂの切断線Ｉ‐Ｉ’に沿って示された断面図である。
【図３】本発明の実施例による相変化記憶素子及びその製造方法を説明するために図１Ｂの切断線Ｉ‐Ｉ’に沿って示された断面図である。
【図４】本発明の実施例による相変化記憶素子及びその製造方法を説明するために図１Ｂの切断線Ｉ‐Ｉ’に沿って示された断面図である。
【図５】本発明の実施例による相変化記憶素子及びその製造方法を説明するために図１Ｂの切断線Ｉ‐Ｉ’に沿って示された断面図である。
【図６】本発明の実施例による相変化記憶素子及びその製造方法を説明するために図１Ｂの切断線Ｉ‐Ｉ’に沿って示された断面図である。
【図７】本発明の実施例による相変化記憶素子及びその製造方法を説明するために図１Ｂの切断線Ｉ‐Ｉ’に沿って示された断面図である。
【図８】本発明の実施例による相変化記憶素子及びその製造方法を説明するために図１Ｂの切断線Ｉ‐Ｉ’に沿って示された断面図である。
【図９】本発明の実施例による相変化記憶素子及びその製造方法を説明するために図１Ｂの切断線Ｉ‐Ｉ’に沿って示された断面図である。
【図１０】本発明の他の実施例による相変化記憶素子の単位セル及びその製造方法を説明するための断面図である。
【図１１】本発明のまた他の実施例による相変化記憶素子の単位セル及びその製造方法を説明するための断面図である。
【図１２】本発明のまた他の実施例による相変化記憶素子の単位セル及びその製造方法を説明するための断面図である。
【図１３】本発明の実施例による相変化記憶素子を用いる携帯用電子機器（ｐｏｒｔａｂｌｅ  ｅｌｅｃｔｒｏｎｉｃ  ｄｅｖｉｃｅ）を示す概略的なブロックダイヤグラム（ｓｃｈｅｍａｔｉｃ  ｂｌｏｃｋ  ｄｉａｇｒａｍ）である。
【図１４】従来技術及び本発明の実施例によって製作された相変化記憶素子のＧＳＴ膜及び下部電極間のコンタクト抵抗測定結果（ｃｏｎｔａｃｔ  ｒｅｓｉｓｔａｎｃｅ  ｍｅａｓｕｒｅｍｅｎｔ  ｒｅｓｕｌｔｓ）を示すグラフである。
【図１５】従来技術によって製作された相変化記憶素子のセット／リセット特性の測定結果を示すグラフである。
【図１６】本発明の実施例によって製作された相変化記憶素子のセット／リセット特性の測定結果を示すグラフである。
【図１７】従来技術及び本発明によって製作された相変化記憶素子のセルサイズによるセット／リセット抵抗特性を示すグラフである。
【符号の説明】
【００９７】
１      集積回路基板
３      素子分離膜
３ｃ    セル活性領域
３ｐ    周辺活性領域
５ｃ    セルゲート絶縁膜
５ｐ    周辺ゲート絶縁膜
７ｃ    セルゲート電極
７ｐ    周辺ゲート電極
９ａ    第１低濃度不純物領域
９ｂ    第２低濃度不純物領域
１１    ゲートスペーサ
１３ｓ’    第１ソース
１３ｄ’    第１ドレイン
１３ｓ”    第２ソース
１３ｄ”    第２ドレイン
１５ａ      セル金属シリサイド膜
１５ｂ      周辺金属シリサイド膜
１７    エッチング阻止膜
１９    下部絶縁膜
１９ｓ’    第１ソースコンタクトホール
１９ｄ’    第１ドレインコンタクトホール
１９ｓ”    第２ソースコンタクトホール
１９ｄ”    第２ドレインコンタクトホール
２０    下部層間絶縁膜
２１ｓ’    第１ソースコンタクトプラグ
２１ｄ’    第１ドレインコンタクトプラグ
２１ｓ”    第２ソースコンタクトプラグ
２１ｄ”    第２ドレインコンタクトプラグ
２３    上部層間絶縁膜
２５    上部絶縁膜
２６    上部層間絶縁膜
２７ｓ’    共通ソースライン
２７ｄ’    導電性ドレインパッド
２７ｓ”    ソースパッド
２７ｄ”    ドレインパッド
２９    モルディング膜
２９ａ      相変化抵抗体コンタクトホール
３１    下部コンタクトスペーサ膜
３１ａ      外部コンタクトスペーサ
３３    上部コンタクトスペーサ膜
３３ａ      内部コンタクトスペーサ
３４    コンタクトスペーサ膜
３４ａ      コンタクトスペーサ
３５    下部電極
３７    相変化物質膜
３７ａ、３７ｂ    相変化物質パターン
３９    上部電極膜
３９ａ      上部電極
４１    グルー膜
４１ａ      グルー膜パターン
４３    ハードマスク膜
４３ａ      ハードマスクパターン
４４ａ、４４ｂ    相変化抵抗体
４５    下部酸素障壁膜
４５ａ      下部酸素障壁膜パターン
４６    ストレス緩衝膜
４７    上部酸素障壁膜
４８    酸素障壁膜
４９    下部金属層間絶縁膜
４９ａ      コンタクトホール
４９ｓ”    ソース配線コンタクトホール
４９ｄ”    ドレイン配線コンタクトホール
５１    コンタクトプラグ
５１ｓ”    ソース配線コンタクトプラグ
５１ｄ”    ドレイン配線コンタクトプラグ
５３    ビットラインパッド
５３ｓ”    ソース配線
５３ｄ”    ドレイン配線
５５    上部金属層間絶縁膜
５５ａ      ビットラインコンタクトホール
５７    ビットライン
５９    シリコン酸化膜
６１    シリコン窒化膜
６２    パッシベーション膜
６７    モルディング膜表面
７７    突出部
１００  記憶素子
６００  携帯用電子機器
６０２  相変化記憶素子
６０４  プロセッサ
６０６  入／出力装置
【図１Ａ】
2005340837.tif 000005
【図１Ｂ】
2005340837.tif 000006
【図２】
2005340837.tif 000007
【図３】
2005340837.tif 000008
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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