(57)【要約】【課題】半導体装置の微細化に伴い配線間で発生するスクラッチに起因するショートを低減させる必要がある。またビア部のＳＭ耐性を向上させる必要がある。【解決手段】半導体基板上の第１の絶縁膜に埋め込み配線を形成する。そして、この配線間の第１の絶縁膜をエッチングして後退させ配線と第１の絶縁膜の間に段差を設ける。そして、この段差を反映させるように第２の絶縁膜を形成する。そして、第３の絶縁膜を形成し平坦化を行う。そして、配線に接続するためのビアプラグを形成する。このとき、ビアプラグと配線の接続部において第２の絶縁膜で覆うことによりビアの応力集中を緩和させることができる。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板上の絶縁膜に配線溝を形成する工程（ａ）と、
前記配線溝上にバリア膜を形成する工程（ｂ）と、
前記工程（ｂ）の後に前記半導体基板上に前記配線溝を埋め込むための金属膜を形成する工程（ｃ）と、
前記金属膜を研磨して配線を形成する工程（ｄ）と、
前記配線と同一表面にある前記絶縁膜を薬液により後退させて前記配線を突出させる工程（ｅ）と、
前記工程（ｅ）の後に後退させた前記絶縁膜表面の残渣を除去する工程（ｆ）とを有することを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板上の第１の絶縁膜に配線溝を形成する工程（ａ）と、
前記配線溝上にバリア膜を形成する工程（ｂ）と、
前記工程（ｂ）の後に前記半導体基板上に前記配線溝を埋め込むための金属膜を形成する工程（ｃ）と、
前記金属膜を研磨して配線を形成する工程（ｄ）と、
前記配線と同一表面にある前記第１の絶縁膜を薬液により後退させて前記配線を突出させる工程（ｅ）と、
前記工程（ｅ）の後に後退させた前記第１の絶縁膜表面の残渣を除去する工程（ｆ）と、
前記工程（ｆ）の後に突出させた前記配線を覆うように第２の絶縁膜を形成する工程（ｇ）と、
前記工程（ｇ）の後に第３の絶縁膜を形成する工程（ｈ）と、
前記工程（ｈ）の後に前記配線に接続するようにビアホールを設ける工程（ｉ）と、
前記ビアホール内に金属膜を埋め込みビアプラグを形成する工程（ｊ）を有することを特徴とする半導体装置の製造方法。
【請求項３】
前記配線は、銅、貴金属または貴金属合金である請求項１及び２記載の半導体装置の製造方法。
【請求項４】
前記薬液はフッ酸とフッ化アンモンあるいは酢酸の混合液、またはフッ酸のいずれか一つまたは、これらの混合液を使用することを特徴とする請求項１及び２記載の半導体装置の製造方法。
【請求項５】
前記残渣の除去は、希ガス、アンモニア（ＮＨ3）、メタン（ＣＨ4）、酸素（Ｏ2）、水素（Ｈ2）、窒素（Ｎ2）、ＣｘＦｙ（ｘ、ｙ：組成比）のいずれか一つまたはこれらの混合ガスを用いてスパッタエッチングで行うことを特徴とする請求項１及び２記載の半導体装置の製造方法。
【請求項６】
前記残渣の除去は、フッ化アンモン（ＮＨ4Ｆ）、ＴＭＡＦ、ＤＭＦ、プロピオン酸（Ｃ2Ｈ5ＣＯＯＨ）のいずれか一つまたはこれらの混合液を用いることを特徴とする請求項１及び２記載の半導体装置の製造方法。
【請求項７】
前記工程（ｅ）においてディップ法またはスピンコート法を用いて前記薬液を使用することを特徴とする請求項１及び２記載の半導体装置の製造方法。
【請求項８】
前記バリア膜は、タンタル、窒化タンタルまたはタンタルと窒化タンタルの２層構造であることを特徴とする請求項１及び２記載の半導体装置の製造方法。
【請求項９】
前記第１の絶縁膜は、ＳｉＯ、ＳｉＯＦ、ＳｉＯＣ、ポーラスシリカのいずれか一つ又はこれらの積層膜であることを特徴とする請求項１及び２記載の半導体装置の製造方法。
【請求項１０】
前記第２の絶縁膜は、ＳｉＮ、ＳｉＯＮ、ＳｉＯＣ、ＳｉＣＮのいずれか一つ又はこれらの積層膜であることを特徴とする請求項２記載の半導体装置の製造方法。
【請求項１１】
半導体基板上の第１の絶縁膜に埋め込まれ上部が突出した配線と、
前記突出した埋め込み配線上に形成された第２の絶縁膜と、
前記第１の絶縁膜上に形成された第３の絶縁膜と、
前記配線に接続するように前記第２の絶縁膜及び前記第３の絶縁膜に形成されたビアプラグとを備え、
前記第１の絶縁膜と前記配線が形成する段差を反映するように前記第２の絶縁膜が形成されていることを特徴とする半導体装置。
【請求項１２】
前記段差が１０ｎｍ以上１００ｎｍ以下であることを特徴とする請求項８記載の半導体装置。
【請求項１３】
前記第２の絶縁膜の膜厚は１０ｎｍ以上３００ｎｍ以下であることを特徴とする請求項８半導体装置。
【請求項１４】
前記第２の絶縁膜はビア底部でテーパー形状を有することを特徴とする請求項８記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスの配線ショート不良を低減させることと、配線間ショートに対する高信頼性を確保するものである。また同時にビアのＳＭ耐性を向上させるものである。
【背景技術】
【０００２】
第４世代の多層配線技術には、微細化に伴う実効的な配線抵抗と比誘電率の低減という点において、メッキ処理と化学的機械研磨（ＣＭＰ）による銅配線形成技術が提唱され、デュアルダマシン工程が主流となっている。半導体デバイスを量産するという点に立脚すると、今後も銅を用いた配線形成技術が量産に適用され、更なる微細化技術に伴って配線ピッチが狭ピッチ化され、配線ショートの高歩留り確保が重要課題となることが予想される。銅は、絶縁膜中に拡散しやすいという欠点があり、従来のプロセスでは銅配線形成後にストッパー絶縁膜を拡散ストッパー膜として堆積させている。しかし、銅配線はＣＭＰによって平坦化されるため、偶発的に発生するマイクロレベルの小規模な研磨残りやスクラッチを完全に解消することは容易ではない。また、研磨中にスラリーが配線間の酸化膜表面に埋まり込む危険性もある。このため上記２点が原因となり、配線ショート不良が発生したり、配線ＥＭ（Ｅｌｅｃｔｏｒｏ−Ｍｉｇｒａｔｉｏｎ）やＢＴＳ（Ｂｉａｓ-Ｔｅｍｐｅｒａｔｕｒｅ−Ｓｔｒｅｓｓ）などの信頼性試験において、安定した配線間のショート耐性を確保できないという問題がある。
【０００３】
そこで、これらの欠点を克服する方法として、銅配線の溝を形成する前に絶縁膜上層に犠牲膜を形成しておくプロセスが先行技術文献で開示されている。
【０００４】
この従来例について図４を参照しながら説明する。
【０００５】
図４（ａ）に示すように、半導体基板２０２上にＣＶＤ法などによって第１絶縁膜２０４、第２絶縁膜２０５を形成した後に、上層に犠牲膜２０６を形成させる。犠牲膜の代表として、窒化珪素、ＳｉＯＮ、ポリシリコン膜、アルミ膜がある。
【０００６】
次に、図４（ｂ）に示すように、リソグラフィー、ドライエッチング技術を用いて配線溝２０１を形成し、高密度プラズマ装置などを用いてバリア膜２０８を堆積させる。
【０００７】
次に、図４（ｃ）に示すように、銅メッキ、メタルＣＭＰによって銅配線２１０を形成する。犠牲膜２０６は、メタルＣＭＰでエッチバックする際のエッチングストッパとして使用する。メタルＣＭＰによって配線間にスクラッチが発生した場合、スクラッチは犠牲膜２０６上で発生する。
【０００８】
次に、図４（ｄ）に示すように、メタルＣＭＰ終了後の犠牲膜を除去する。スクラッチが発生している場合、スクラッチ箇所はこの工程で除去され、スクラッチ発生やショートのウエハー内ばらつきを低減している。犠牲膜除去プロセスには、犠牲膜が窒化珪素の場合はＣＨＦ3とＯ2の混合ガスを用いたドライエッチング、犠牲膜がＳｉＯＮの場合は硫酸と過酸化水素の混合液によるウエットエッチングまたはＣＨＦ3とＯ2の混合ガスを用いたドライエッチング、犠牲膜がポリシリコンの場合はフッ酸と酢酸の混合液によるウエットエッチングまたはＨＢｒガスを用いたドライエッチング、犠牲膜がアルミ膜の場合は硝酸、酢酸、リン酸の混合液によるウエットエッチングまたはＣｌ2ガスによるドライエッチングによって犠牲膜の除去を行う。
【特許文献１】特開２０００−２６０７６８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、上述のような銅配線形成の改善プロセスでは問題点が３点残り、配線ショート不良の低減と配線間ショートに対する高信頼性を確保できない。
【００１０】
１点目は、犠牲膜を除去するプロセスで薬液を用いて犠牲膜を除去する点である。スクラッチは犠牲膜と共に除去される。しかし、研磨残りは、完全に除去することができず配線間の絶縁膜上に再付着する可能性がある。このため犠牲膜を除去した後、配線間のショートが存在することになり、後続の成膜プロセスによってショートしている箇所が介在した状態となる。
【００１１】
２点目は、犠牲膜除去に使用する化学種の点である。詳細な発生メカニズムについては未だ解決していないが、銅配線表面はハロゲン系（Ｆ、Ｃｌ、Ｂｒ、Ｉ）化学種に対して腐食や損傷を受けやすい。銅配線の腐食や損傷は、銅配線と保護膜との密着性を低下させ配線ＥＭ、ＢＴＳなどの高温、高電圧加速といった信頼性試験で高信頼性を確保することができない。また腐食した状態でウエハーを放置しておくと、銅配線が基板表面に対して垂直方向に腐食成長し異常配線が形成される。このため犠牲膜除去後の後続の成膜処理に放置規制をかけて連続処理とする必要があり、安定した高歩留りを確保することが容易ではない。
【００１２】
３点目は、従来のプロセスに犠牲膜を堆積させる工程を追加する点である。上記記載の問題点を考慮すると、従来のプロセスに工程を追加しても完全な課題解決とはならないため、半導体装置の製造においてコストロスにつながる。
【００１３】
また配線と配線を接続するビアにおいて、ストレスマイグレーション（ＳＭ：Stress-Migration）というビア部の熱加速耐性が課題となっている。これは熱ストレスによってビア底でオープン不良が発生してしまう現象である。原因としては、配線中に存在する微小なボイドがビア部に集合すること、また熱ストレスによって配線とビアを取り囲む絶縁膜やストッパー膜にかかる応力勾配の違いによってビア部に応力歪みが生じることが考えられている。ビアを形成するダマシンプロセスにおいて、ビア側壁はストッパー絶縁膜と上層の絶縁膜で囲まれており、これら３つの界面が接する点で機械的な応力集中が発生すると考えられる。この課題に対して、ビアに集中する応力を緩和した半導体装置の考案は、ビアのＳＭ耐性を向上させる改善策と期待できる。
【００１４】
以上のことから、配線間ショート不良の低減と高信頼性確保、およびビアのＳＭ耐性の向上を目的とした、更なるプロセス改善が必要である。
【課題を解決するための手段】
【００１５】
前記従来の課題を解決するために、本発明の半導体装置の製造方法は、半導体基板上の絶縁膜に配線溝を形成する工程（ａ）と、配線溝上にバリア膜を形成する工程（ｂ）と、工程（ｂ）の後に半導体基板上に配線溝を埋め込むための金属膜を形成する工程（ｃ）と、金属膜を研磨して配線を形成する工程（ｄ）と、配線と同一表面にある絶縁膜を薬液により後退させて配線を突出させる工程（ｅ）と、工程（ｅ）の後に後退させた絶縁膜表面の残渣を除去する工程（ｆ）とを有するものである。
【００１６】
本構成により、配線間に形成された絶縁膜を後退させることにより、銅配線間の拡散抵抗を大きくすることができるので、配線間のショート箇所を完全に除去し、高信頼性を確保することができる。
【００１７】
また、前記従来の課題を解決するために、本発明の半導体装置の製造方法は、半導体基板上の第１の絶縁膜に配線溝を形成する工程（ａ）と、配線溝上にバリア膜を形成する工程（ｂ）と、工程（ｂ）の後に半導体基板上に配線溝を埋め込むための金属膜を形成する工程（ｃ）と、金属膜を研磨して配線を形成する工程（ｄ）と、配線と同一表面にある第１の絶縁膜を薬液により後退させて配線を突出させる工程（ｅ）と、工程（ｅ）の後に後退させた第１の絶縁膜表面の残渣を除去する工程（ｆ）と、工程（ｆ）の後に突出させた配線を覆うように第２の絶縁膜を形成する工程（ｇ）と、工程（ｇ）の後に第３の絶縁膜を形成する工程（ｈ）と、工程（ｈ）の後に配線に接続するようにビアホールを設ける工程（ｉ）と、ビアホール内に金属膜を埋め込みビアプラグを形成する工程（ｊ）を有するものである。
【００１８】
また、本構成により、ビアホール底部の絶縁膜を厚くすることにより、ビアに集中する応力を緩和させ、ビアのＳＭ耐性を向上させることができる。
【００１９】
前記従来の課題を解決するために、本発明の半導体装置は、半導体基板上の第１の絶縁膜に埋め込まれ上部が突出した配線と、突出した埋め込み配線上に形成された第２の絶縁膜と、第１の絶縁膜上に形成された第３の絶縁膜と、配線に接続するように第２の絶縁膜及び第３の絶縁膜に形成されたビアプラグとを備え、第１の絶縁膜と配線が形成する段差を反映するように第２の絶縁膜が形成されているものである。
【００２０】
本構成により、ビアホール底部の絶縁膜を厚くすることにより、ビアに集中する応力を緩和させ、ビアのＳＭ耐性を向上させることができる。
【発明の効果】
【００２１】
本発明の実施の形態１によれば、配線間に形成された絶縁膜を後退させることにより、銅配線間の拡散抵抗を大きくすることができるので、配線間のショート箇所を完全に除去し、高信頼性を確保することができる。
【００２２】
本発明の実施の形態２によれば、ビアホール底部の絶縁膜を厚くすることにより、ビアに集中する応力を緩和させ、ビアのＳＭ耐性を向上させることができる。
【発明を実施するための最良の形態】
【００２３】
（実施の形態１）
本発明の半導体装置の製造方法は、配線ショート不良を低減させることと、配線間ショートに対する高信頼性を確保することを目的として、従来の銅配線形成プロセスであるメタルＣＭＰ工程後にフッ酸混合液を用いたウエットエッチングとその後続に物理スパッタあるいは薬液洗浄工程を挿入する方法である。
【００２４】
ここでは、図１を参照しながら実施形態の詳細について述べる。
【００２５】
図１は、本発明の実施形態に係る半導体装置の製造工程の一部を示す断面図である。
【００２６】
まず、図１（ａ）に示すように、シリコン基板に代表される半導体基板１０２上にトランジスタ（図示無し）を形成した後、ＳｉＯ、ＳｉＯＦ、ＳｉＯＣ、ポーラスシリカのいずれか一つ又はこれらの積層された低誘電率材料からなる第１絶縁膜１０４、第２絶縁膜１０５をＣＶＤ（Chemical Vapor Deposition）法、またはスピンコート法により形成する。
【００２７】
次に、図１（ｂ）に示すように、第２絶縁膜１０５にリソグラフィー、ドライエッチング技術を用いて配線溝１０１を形成し、この内壁上に高密度プラズマ装置を用いて窒化タンタル膜、タンタル膜などの何れか又は積層からなる第１バリア膜１０８を形成する。
【００２８】
次に、図１（ｃ）に示すように、第１バリア膜１０８が形成された配線溝１０１内に、メッキ、ＣＶＤあるいは高密度プラズマを用いて銅、貴金属または貴金属合金からなる配線を形成し、メタルＣＭＰを用いて第２絶縁膜界面まで研磨し第１配線１１０を形成する。
【００２９】
次に、図１（ｄ）に示すように、フッ酸とフッ化アンモンの混合液あるいはフッ酸と純粋の希釈混合液を用いたウエットエッチングによって、第１配線１１０の間の第２絶縁膜１０５を後退させる。ウエットエッチング処理はコーターを用いたスピンコート法あるいはディップ法を使用する。
【００３０】
この処理が終了すると、小規模のスクラッチを除去することが可能となる。また大規模なスクラッチや研磨残りは配線間の中空に存在している。次に、高密度プラズマ装置を用いて基板表面にヘリウムやアルゴンなどの希ガス、アンモニア（ＮＨ3）、メタン（ＣＨ4）、酸素（Ｏ2）、水素（Ｈ2）、窒素（Ｎ2）、ＣｘＦｙ（ｘ、ｙ：組成比）のいずれかまたはこれらの混合ガス種によるスパッタ・エッチング処理を行う。またスパッタ・エッチング処理以外としては、フッ化アンモン（ＮＨ4Ｆ）、ＴＭＡＦ（Ｔｅｔｒａ−Ｍｅｔｈｙｌ−Ｆｏｒｍｉｃ−Ａｃｅｔａｔｅ：「ＨＣＯ2」−「ＮＨ（ＣＨ3）4」＋）、ＤＭＦ（Ｄｉｍｅｔｈｙｌ−Ｆｏｒｍ−Ａｍｉｄｅ：ＨＣＯＮ（ＣＨ3）2）、プロピオン酸（Ｃ2Ｈ5ＣＯＯＨ）、純水のいずれかまたはこれらの混合液を用いた薬液による洗浄工程でもよい。
【００３１】
この処理によって、再付着したスクラッチ、大規模なスクラッチあるいは研磨残りを物理的に完全に除去することができる。またハロゲン系Ｆ原子を含有したフッ酸混合液によって腐食した銅配線の表面が除去されるので、Ｆ原子による配線の腐食を解消することができる。
【００３２】
このようにすることで、メタルＣＭＰに起因するスクラッチを低減させることが可能となる。また第２絶縁膜１０５表面に対して第１配線１１０を凸状にした構造とすることによって、配線間ショートを誘発させる銅の拡散抵抗が増えるため、配線ＥＭやＢＴＳなどの配線信頼性の高スペックを確保することが可能となる。
【００３３】
上記記載の半導体装置はシングルダマシンプロセスの場合であるが、シングルダマシン、デュアルダマシン形成プロセスの、ビアを介した上層配線においても適応可能である。
【００３４】
以上のような半導体装置によれば、配線間のショート箇所を完全に除去し、高信頼性を確保することができる。
（実施の形態２）
本発明の半導体装置の製造方法は、ビアのＳＭ耐性を向上させることを目的として、ビア下の下層配線を、従来の銅配線形成プロセスであるメタルＣＭＰ工程後にフッ酸混合液を用いたウエットエッチングとその後続に物理スパッタあるいは薬液洗浄工程を挿入した工程で形成し、この配線上にビアホールを形成する方法である。
【００３５】
ここでは、図２、図３を参照しながら実施形態の詳細について述べる。
【００３６】
図２、図３は、本発明の実施形態に係る半導体装置の製造工程の一部を示す断面図である。
【００３７】
まず、図２（ａ）に示すように、シリコン基板に代表される半導体基板１０２上にトランジスタ（図示無し）を形成した後、ＳｉＯ、ＳｉＯＦ、ＳｉＯＣ、ポーラスシリカのいずれか一つ又はこれらの積層された低誘電率材料からなる第１絶縁膜１０４、第２絶縁膜１０５をＣＶＤ（Chemical Vapor Deposition）法、またはスピンコート法により形成する。
【００３８】
次に、図２（ｂ）に示すように、第２絶縁膜１０５にリソグラフィー、ドライエッチング技術を用いて配線溝１０１を形成し、この内壁上に高密度プラズマ装置を用いて窒化タンタル膜、タンタル膜などの何れか又は積層からなる第１バリア膜１０８を形成する。
【００３９】
次に、図２（ｃ）に示すように、第１バリア膜１０８が形成された配線溝１０１内に、メッキ、ＣＶＤあるいは高密度プラズマを用いて銅、貴金属または貴金属合金からなる配線を形成し、メタルＣＭＰを用いて第２絶縁膜界面まで研磨し第１配線１１０を形成する。
【００４０】
次に、図２（ｄ）に示すように、フッ酸とフッ化アンモンの混合液あるいはフッ酸と純粋の希釈混合液を用いたウエットエッチングによって、第１配線１１０間の第２絶縁膜１０５を後退させる。ウエットエッチング処理はコーターを用いたスピンコート法あるいはディップ法を使用する。第２絶縁膜１０５の後退量については１０ｎｍ以上１００ｎｍ以下とし、第１配線１１０と第２絶縁膜１０５との間に明瞭な段差をつける。
【００４１】
次に、高密度プラズマ装置を用いて基板表面にヘリウムやアルゴンなどの希ガス、アンモニア（ＮＨ3）、メタン（ＣＨ4）、酸素（Ｏ2）、水素（Ｈ2）、窒素（Ｎ2）、ＣｘＦｙ（ｘ、ｙ：組成比）のいずれかまたはこれらの混合ガス種によるスパッタ・エッチング処理を行う。またスパッタ・エッチング処理以外としては、フッ化アンモン（ＮＨ4Ｆ）、ＴＭＡＦ（Ｔｅｔｒａ−Ｍｅｔｈｙｌ−Ｆｏｒｍｉｃ−Ａｃｅｔａｔｅ：「ＨＣＯ2」−「ＮＨ（ＣＨ3）4」＋）、ＤＭＦ（Ｄｉｍｅｔｈｙｌ−Ｆｏｒｍ−Ａｍｉｄｅ：ＨＣＯＮ（ＣＨ3）2）、プロピオン酸（Ｃ2Ｈ5ＣＯＯＨ）、純水のいずれかまたはこれらの混合液を用いた薬液による洗浄工程でもよい。この処理によって、ハロゲン系Ｆ原子を含有したフッ酸混合液によって腐食した銅配線の表面が除去される。また、第２絶縁膜１０５表面に対して第１配線１１０が凸型構造となる。
【００４２】
次に、図３（ｅ）に示すように、凸型の第１配線１１０上にＣＶＤあるいは高密度プラズマ装置を用いて、ＳｉＮ、ＳｉＯＮ、ＳｉＯＣ、ＳｉＣＮのいずれか又は積層からなる第３絶縁膜１１２を１０ｎｍ以上３００ｎｍ以下の膜厚で堆積させる。第１配線１１０は凸型であるため第３絶縁膜１１２は第１配線１１０が存在するところで凸部１１３を形成する。これによって第２の絶縁膜１０５はビア底部でテーパー形状の膜構造が形成される。
【００４３】
そして、第４絶縁膜１１４、第５絶縁膜１１６をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、またはスピンコート法により形成する。
【００４４】
次に、図３（ｆ）に示すように、第３絶縁膜１１２、第４絶縁膜１１４及び第５絶縁膜１１６にリソグラフィー、ドライエッチング技術を用いてビアホール１１８を形成し、このビアホール１１８の内壁表面に高密度プラズマ装置を用いて窒化タンタル膜、タンタル膜などの何れか又は積層からなる第２バリア膜１２０を図３（ｇ）に示すように形成する。
【００４５】
これによって、凸部１１３に形成したビアホール１１８において、第３絶縁膜１１２と上層の第４絶縁膜１１４で囲まれた３つの界面が接するビアホールの側壁における応力集中は、第３絶縁膜１１２の凸部１１３がテーパー形状となっているため緩和される。
【００４６】
最後に、第２バリア膜１２０が形成された配線溝内に電解メッキ法を用いて銅を充填させ、メタルＣＭＰを用いてビアプラグ１２２を形成する。
【００４７】
以上のような半導体装置によれば、ビアに集中する応力を緩和させ、ビアのＳＭ耐性を向上させることができる。
【産業上の利用可能性】
【００４８】
本発明の半導体装置の製造方法は、配線間のショートを低減することと、ビアのＳＭ耐性を向上させることができるという効果を有し、配線形成方法として有用である。
【図面の簡単な説明】
【００４９】
【図１】（ａ）〜（ｄ）は、本発明の実施形態１における半導体装置の断面図
【図２】（ａ）〜（ｄ）は、本発明の実施形態２における半導体装置の断面図
【図３】（ｅ）〜（ｇ）は、本発明の実施形態２における半導体装置の断面図
【図４】（ａ）〜（ｄ）は、従来プロセスの実施の形態を示す断面図
【符号の説明】
【００５０】
１０１  配線溝
１０２  半導体基板
１０４  第１絶縁膜
１０５  第２絶縁膜
１０８  第１バリア膜
１１０  第１配線
１１２  第３絶縁膜
１１３  凸部
１１４  第４絶縁膜
１１６  第５絶縁膜
１１８  ビアホール
１２０  第２バリア膜
１２２  ビアプラグ
２０１  配線溝
２０２  半導体基板
２０４  第１絶縁膜
２０５  第２絶縁膜
２０６  犠牲膜
２０８  バリア膜
２１０  銅配線
【図１】
2005045006.tif 000003
【図２】
2005045006.tif 000004
【図３】
2005045006.tif 000005
【図４】
2005045006.tif 000006