(57)【要約】【課題】  低消費電力で動作可能な可変利得増幅器を提供する。【解決手段】  入力信号ＩＮから基準電流Ａｒｅｆを生成する定利得増幅器１１と、外部からの制御電圧Ｖｃｏｎに基づき、バイアス電流ＣＩ１及び利得制御信号ＡＧＳを生成する制御回路２ａと、バイアス電流ＣＩ１に基づいて入力信号ＩＮから可変電流ＡＣを生成し、利得制御信号ＡＧＳに応じて可変電流ＡＣを増減して加算電流ＡＳを生成する加算電流生成回路１ａと、基準電流Ａｒｅｆ及び加算電流ＡＳを加算して出力信号ＯＵＴ１を生成する加算器１３ａとを備える。【選択図】    図１
2005151530.tif 000002
【特許請求の範囲】
【請求項１】
入力信号から基準電流を生成する定利得増幅器と、
外部からの制御電圧に基づき、バイアス電流及び第１制御信号を生成する制御回路と、
前記バイアス電流に基づいて前記入力信号から可変電流を生成し、前記第１制御信号に応じて前記可変電流を増減して加算電流を生成する加算電流生成回路と、
前記基準電流及び前記加算電流を加算して出力信号を生成する加算器
とを備えることを特徴とする可変利得増幅器。
【請求項２】
前記出力信号を増幅して増幅出力信号を生成する出力増幅器を更に備えることを特徴とする請求項１に記載の可変利得増幅器。
【請求項３】
前記制御回路は、高利得から低利得に利得を制御する場合、前記加算電流の電流量を減少させた後に前記可変電流の電流量を減少させることを特徴とする請求項１に記載の可変利得増幅器。
【請求項４】
前記加算電流生成回路は、
前記バイアス電流に基づいて前記可変電流を生成する可変電流増幅器と、
前記第１制御信号に応じて前記加算電流を生成する利得制御回路
とを備えることを特徴とする請求項１に記載の可変利得増幅器。
【請求項５】
前記制御回路は、
外部からの基準電圧と前記制御電圧との電位差に基づき、第２制御信号及び前記第１制御信号を生成する制御信号生成回路と、
前記第２制御信号に応じて前記バイアス電流を生成するバイアス電流生成回路
とを備えることを特徴とする請求項１に記載の可変利得増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、無線端末に用いられる可変利得増幅器に関する。
【背景技術】
【０００２】
携帯電話器等の無線端末は、電圧利得を可変とする可変利得増幅器を送受信部に内蔵する。特に、符号分割多重接続（ＣＤＭＡ）方式においては同一周波数帯が多数端末により共用されるため、８０［ｄＢ］以上の利得可変幅が可変利得増幅器に要求される。増幅器１段の利得可変幅は２０〜３０［ｄＢ］程度であるため、複数の増幅器を組み合わせて可変利得増幅器を構成する手法が一般的である。また、無線端末は消費電力量が限られるため、低消費電力で動作可能な可変利得増幅器の実現が望まれている。可変利得増幅器の消費電力削減を目的として、電圧利得が制御される増幅器と出力電流量が制御される増幅器とからなる多段可変利得増幅器が提案されている（例えば、特許文献１参照。）。
【０００３】
可変利得増幅器を構成する複数の増幅器それぞれの電流量を低減することにより、可変利得増幅器全体の消費電力削減が期待できる。しかしながら上述した多段可変利得増幅器においては、電圧利得が制御される増幅器の電流を制御することは不可能である為、可変利得増幅器の消費電力を十分に削減できない。また、電圧利得が制御される増幅器と出力電流量が制御される増幅器のそれぞれに電圧生成用の抵抗が必要である。可変利得増幅器を半導体チップ上に集積化した場合に抵抗の所要面積及び抵抗値のばらつきが問題となる。
【特許文献１】特開２００３−１８８６６７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、低消費電力で動作可能な可変利得増幅器を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の特徴は、（イ）入力信号から基準電流を生成する定利得増幅器；（ロ）外部からの制御電圧に基づき、バイアス電流及び第１制御信号を生成する制御回路；（ハ）バイアス電流に基づいて入力信号から可変電流を生成し、第１制御信号に応じて可変電流を増減して加算電流を生成する加算電流生成回路；（ニ）基準電流及び加算電流を加算して出力信号を生成する加算器を備える可変利得増幅器であることを要旨とする。
【発明の効果】
【０００６】
本発明によれば、低消費電力で動作可能な可変利得増幅器を提供できる。
【発明を実施するための最良の形態】
【０００７】
次に、図面を参照して、本発明の第１〜第４の実施の形態を説明する。この第１〜第４の実施の形態における図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。
【０００８】
（第１の実施の形態）
本発明の第１の実施の形態に係る可変利得増幅器１０ａは、図１に示すように、定利得増幅器１１、加算電流生成回路１ａ、加算器１３ａ、制御回路２ａ、及び出力増幅器１５を備える。定利得増幅器１１は入力信号ＩＮから基準電流Ａｒｅｆを生成する。制御回路２ａは、外部からの制御電圧Ｖｃｏｎに基づき、バイアス電流ＣＩ１及び第１制御信号ＡＧＳ１を生成する。加算電流生成回路１ａは、バイアス電流ＣＩ１に基づいて入力信号ＩＮから可変電流ＡＣを生成し、第１制御信号ＡＧＳ１に応じて可変電流ＡＣを増減して加算電流ＡＳを生成する。加算器１３ａは、基準電流Ａｒｅｆ及び加算電流ＡＳを加算して出力信号ＯＵＴ１を生成する。出力増幅器１５は、出力信号ＯＵＴ１を増幅して増幅出力信号ＯＵＴ２を生成する。定利得増幅器１１、加算電流生成回路１ａ、制御回路２ａ、加算器１３ａ、及び出力増幅器１５は、例えば差動回路として構成される。尚、制御電圧Ｖｃｏｎは、例えば図示を省略するベースバンド部から供給される。
【０００９】
また、可変電流ＡＣの電流量はバイアス電流ＣＩ１により制御される。したがって、定利得増幅器１１と可変電流増幅器１２の入力ダイナミックレンジが等しいとして、基準電流Ａｒｅｆの電流量をＡｒｅｆ［Ａ］、可変電流ＡＣの電流量をＡＣ［Ａ］とすると、可変利得増幅器１０ａの利得可変幅ＤＲ［ｄＢ］は：
DR=20log{(Aref+AC)/Aref}                      ・・・（１）
となる。
【００１０】
更に、制御回路２ａは、可変利得増幅器１０ａの電圧利得を高利得から低利得に制御する場合、加算電流ＡＳの電流量を減少させた後に可変電流ＡＣの電流量を減少させる。具体的には、可変電流増幅器１２の出力直流成分を減少させる。ここで、例えば可変利得増幅器１０ａの利得可変幅を１２［ｄＢ］とすると、基準電流Ａｒｅｆの電流量及び可変電流ＡＣの最大電流量の比率は、式（１）より、基準電流Ａｒｅｆの電流量：可変電流ＡＣの最大電流量＝１：３である。よって、可変電流ＡＣの電流量をゼロとした場合、最小利得時における可変利得増幅器１０ａの消費電力は最大利得時と比して１／４となる。この結果、低利得時に消費される過剰な電力が削減される。
【００１１】
また、制御回路２ａは、制御信号生成回路２０ａ及びバイアス電流生成回路２２ａを備える。制御信号生成回路２０ａは、制御電圧Ｖｃｏｎ及び電圧値一定の基準電圧Ｖｒｅｆの電位差に応じて第１制御信号ＡＧＳ１及び第２制御信号ＡＧＳ２を生成する。バイアス電流生成回路２２ａは第２制御信号ＡＧＳ２に応じてバイアス電流ＣＩ１を生成する。バイアス電流ＣＩ１は、可変電流増幅器１２及び出力増幅器１５に供給される。
【００１２】
更に、制御信号生成回路２０ａは、図２に示すように、制御電圧端子３ｂ、基準電圧端子３ｃ、第１変換電圧出力端子２１０ａ、第１変換制御電圧出力端子２１１ａ、第２変換電圧出力端子２１０ｂ、第２変換制御電圧出力端子２１１ｂ、分圧回路２０３ａ、第１バッファ回路２０１ａ、及び第２バッファ回路２０１ｂを備える。分圧回路２０３ａは、基準電圧Ｖｒｅｆを分圧して第１電圧Ｖ１及び第２電圧Ｖ２を生成する。第１バッファ回路２０１ａは、第１電圧Ｖ１及び制御電圧Ｖｃｏｎの電位差に基づいて第１変換電圧ＢＶ１及び第１変換制御電圧Ｖｃｏｎ１を生成する。ここで、第１変換電圧ＢＶ１及び第１変換制御電圧Ｖｃｏｎ１により第１制御信号ＡＧＳ１が構成される。第２バッファ回路２０１ｂは、第２電圧Ｖ２及び制御電圧Ｖｃｏｎの電位差に基づいて第２変換電圧ＢＶ２及び第２変換制御電圧Ｖｃｏｎ２を生成する。第２変換電圧ＢＶ１及び第２変換制御電圧Ｖｃｏｎ２により第２制御信号ＡＧＳ２が構成される。
【００１３】
具体的には、分圧回路２０３ａは、基準電圧端子３ｃに接続された第１分圧抵抗Ｒ１、第１分圧抵抗Ｒ１に接続された第２分圧抵抗Ｒ２、及び第２分圧抵抗Ｒ２とグラウンドＧＮＤとの間に接続された第３分圧抵抗Ｒ３を備える。第１バッファ回路２０１ａは、制御電圧端子３ｂ及び第１分圧抵抗Ｒ１と第２分圧抵抗Ｒ２との接続ノードｎ１に入力が接続され、第１変換電圧出力端子２１０ａ及び第１変換制御電圧出力端子２１１ａに出力が接続される。第２バッファ回路２０１ｂは、制御電圧端子３ｂ及び第２分圧抵抗Ｒ２と第３分圧抵抗Ｒ３との接続ノードｎ２に入力が接続され、第２変換電圧出力端子２１０ｂ及び第２変換制御電圧出力端子２１１ｂに出力が接続される。
【００１４】
更に、バイアス電流生成回路２２ａは、図３に示すように、第１電流制御入力端子２１００ａ、第２電流制御入力端子２１００ｂ、バイアス電流出力端子２１００ｃ、差動増幅器２１１、及びカレントミラー回路２１２を備える。差動増幅器２１１は、第２変換電圧ＢＶ２及び第２変換制御電圧Ｖｃｏｎ２の電位差に応じた電流をカレントミラー回路２１２に供給する。カレントミラー回路２１２は、差動増幅器２１１からの電流に基づいてバイアス電流ＣＩ１を生成する。
【００１５】
詳細には差動増幅器２１１は、第１差動トランジスタＱ１、第２差動トランジスタＱ２、及び定電流源２１３を備える。第１差動トランジスタＱ１は、電源ＶＣＣにコレクタが接続され、第１電流制御入力端子２１００ａにベースが接続され、定電流源２１３にエミッタが接続される。第２差動トランジスタＱ２は、カレントミラー回路２１２にコレクタが接続され、第２電流制御入力端子２１００ｂにベースが接続され、定電流源２１３にエミッタが接続される。定電流源２１３は、第１差動トランジスタＱ１及び第２差動トランジスタＱ２のそれぞれのエミッタとグラウンドＧＮＤとの間に接続される。尚、第１差動トランジスタＱ１及び第２差動トランジスタＱ２としては、ｎｐｎ型のバイポーラトランジスタが使用できる。
【００１６】
これに対してカレントミラー回路２１２は、第１ミラートランジスタＱ３及び第２ミラートランジスタＱ４を備える。第１ミラートランジスタＱ３は、電源ＶＣＣにエミッタが接続され、第２ミラートランジスタＱ４と互いにベースが接続され、第２差動トランジスタＱ２と互いにコレクタが接続される。更に第１ミラートランジスタＱ３のコレクタは、第２ミラートランジスタＱ４のベースに接続される。第２ミラートランジスタＱ４は、電源ＶＣＣにエミッタが接続され、バイアス電流出力端子２１００ｃにコレクタが接続される。尚、第１ミラートランジスタＱ３及び第２ミラートランジスタＱ４としては、ｐｎｐ型のバイポーラトランジスタが使用できる。
【００１７】
一方、図１に示す加算電流生成回路１ａは、可変電流増幅器１２、及び可変電流増幅器１２に接続された利得制御回路１４を備える。可変電流増幅器１２は、バイアス電流ＣＩ１に基づいて可変電流ＡＣを生成する。利得制御回路１４は、第１制御信号ＡＧＳ１に応じて可変電流ＡＣを増減し、加算電流ＡＳを生成する。
【００１８】
更に、可変電流増幅器１２は、図４に示すように、第１入力端子１２０ａ、第２入力端子１２０ｂ、電流制御端子１２０ｃ、第１可変電流出力端子１２０ｄ、第２可変電流出力端子１２０ｅ、第１差動トランジスタ対１２１、第１縮退抵抗Ｒ４、及び可変電流源１２２を備える。第１縮退抵抗Ｒ４は、可変電流増幅器１２の入力レベルの範囲を広げるために用いられる。可変電流源１２２は、バイアス電流ＣＩ１に応じた電流を生成する。第１差動トランジスタ対１２１は、正入力信号Ｉｎ＋及び正入力信号Ｉｎ＋と逆相の負入力信号Ｉｎ−の電位差に応じて可変電流源１２２からの電流を増幅し、可変電流ＡＣを構成する正可変電流ＡＣ＋及び負可変電流ＡＣ−を生成する。この結果、可変電流ＡＣの電流波形は可変電流源１２２からの直流電流と第１差動トランジスタ対１２１からの信号とを併せた波形となる。
【００１９】
詳細には第１差動トランジスタ対１２１は、第１電圧電流（Ｖ／Ｉ）変換トランジスタＱ５及び第２Ｖ／Ｉ変換トランジスタＱ６を備える。第１Ｖ／Ｉ変換トランジスタＱ５は、第１可変電流出力端子１２０ｄにコレクタが接続され、第１入力端子１２０ａにベースが接続される。第２Ｖ／Ｉ変換トランジスタＱ６は、第２可変電流出力端子１２０ｅにコレクタが接続され、第２入力端子１２０ｂにベースが接続される。第１縮退抵抗Ｒ４は、第１Ｖ／Ｉ変換トランジスタＱ５のエミッタと第２Ｖ／Ｉ変換トランジスタＱ６のエミッタとの間に接続される。
【００２０】
ここで、可変電流増幅器１２と利得制御回路１４とを同時に制御した場合、第１Ｖ／Ｉ変換トランジスタＱ５及び第２Ｖ／Ｉ変換トランジスタＱ６のそれぞれのエミッタ抵抗に起因して可変電流ＡＣの歪み特性が悪化する。図１に示す制御回路が、可変利得増幅器１０ａの電圧利得を高利得から低利得に制御する場合、加算電流ＡＳの電流量を減少させた後に可変電流ＡＣの電流量を減少させることにより歪み特性を良好に保つことができる。
【００２１】
また、可変電流源１２２はカレントミラー回路で構成される。具体的には可変電流源１２２は、第１電流設定トランジスタＱ７、第２電流設定トランジスタＱ８、第３電流設定トランジスタＱ９、第１電流設定抵抗Ｒ５、第２電流設定抵抗Ｒ６、及び第３電流設定抵抗Ｒ７を備える。第１電流設定抵抗Ｒ５、第２電流設定抵抗Ｒ６、及び第３電流設定抵抗Ｒ７はグラウンドＧＮＤにそれぞれ接続される。第１電流設定トランジスタＱ７は、電流制御端子１２０ｃにコレクタ及びベースが接続され、第１電流設定抵抗Ｒ５にエミッタが接続される。第２電流設定トランジスタＱ８は、第１Ｖ／Ｉ変換トランジスタＱ５のエミッタにコレクタが接続され、第１電流設定トランジスタＱ７と互いにベースが接続され、第２電流設定抵抗Ｒ６にエミッタが接続される。第３電流設定トランジスタＱ９は、第２Ｖ／Ｉ変換トランジスタＱ６のエミッタにコレクタが接続され、第１電流設定トランジスタＱ７と互いにベースが接続され、第３電流設定抵抗Ｒ７にエミッタが接続される。第１Ｖ／Ｉ変換トランジスタＱ５、第２Ｖ／Ｉ変換トランジスタＱ６、第１電流設定トランジスタＱ７、第２電流設定トランジスタＱ８、第３電流設定トランジスタＱ９としては、例えばｎｐｎ型のバイポーラトランジスタが使用できる。
【００２２】
一方、利得制御回路１４は、図５に示すように、第１可変電流入力端子１４０ａ、第２可変電流入力端子１４０ｂ、第１加算電流出力端子１４０ｃ、第２加算電流出力端子１４０ｄ、第１変換電圧入力端子１４０ｅ、第１変換制御電圧入力端子１４０ｆ、第２差動トランジスタ対１４１、及び第３差動トランジスタ対１４２を備える。第２差動トランジスタ対１４１は、第１変換制御電圧Ｖｃｏｎ１の電圧値が第１変換電圧ＢＶ１の電圧値と比して大きい場合に正可変電流ＡＣ＋を増幅し、加算電流ＡＳの内の正加算電流ＡＳ＋を生成する。第３差動トランジスタ対１４２は、第１変換制御電圧Ｖｃｏｎ１の電圧値が第１変換電圧ＢＶ１の電圧値と比して大きい場合に負可変電流ＡＣ−を増幅し、加算電流ＡＳの内の負加算電流ＡＳ−を生成する。
【００２３】
更に、第２差動トランジスタ対１４１は、第１利得制御トランジスタＱ１０及び第２利得制御トランジスタＱ１１を備える。第１利得制御トランジスタＱ１０は、第１加算可変電流出力端子１４０ｃにコレクタが接続され、第１変換制御電圧入力端子１４０ｆにベースが接続され、第１可変電流入力端子１４０ａにエミッタが接続される。第２利得制御トランジスタＱ１１は、電源ＶＣＣにコレクタが接続され、第１変換電圧入力端子１４０ｅにベースが接続され、第１加算電流入力端子１４０ａにエミッタが接続される。
【００２４】
これに対して第３差動トランジスタ対１４２は、第３利得制御トランジスタＱ１２及び第４利得制御トランジスタＱ１３を備える。第３利得制御トランジスタＱ１２は、電源ＶＣＣにコレクタが接続され、第１変換電圧入力端子１４０ｅにベースが接続され、第２可変電流入力端子１４０ｂにエミッタが接続される。第４利得制御トランジスタＱ１３は、第２加算電流出力端子１４０ｄにコレクタが接続され、第１変換制御電圧入力端子１４０ｆにベースが接続され、第２加算電流入力端子１４０ｂにエミッタが接続される。第１利得制御トランジスタＱ１０〜第４利得制御トランジスタＱ１３としては、例えばｎｐｎ型のバイポーラトランジスタが使用できる。
【００２５】
また、定利得増幅器１１は、図６に示すように、第３入力端子１１０ａ、第４入力端子１１０ｂ、第１基準電流出力端子１１０ｃ、第２基準電流出力端子１１０ｄ、第４差動トランジスタ対１１１、第２縮退抵抗Ｒ８、及び電流源１１２を備える。電流源１１２は、第４差動トランジスタ対１１１に電流を供給する。第４差動トランジスタ対１１１は、正入力信号Ｉｎ＋及び負入力信号Ｉｎ−のそれぞれに基づき、基準電流Ａｒｅｆを構成する正基準電流Ａｒｅｆ＋及び負基準電流Ａｒｅｆ−を生成する。第２縮退抵抗Ｒ８は第４差動トランジスタ対１１１の入力レベルの範囲を設定する。尚、第２縮退抵抗Ｒ８の抵抗値は、図４に示す第１縮退抵抗Ｒ４の抵抗値と比して大きく設定される。
【００２６】
更に、電流源１１２は、グラウンドＧＮＤに接続された第１電流源１１２ａ及び第２電流源１１２ｂを備える。これに対して第４差動トランジスタ対１１１は、第３Ｖ／Ｉ変換トランジスタＱ１４及び第４Ｖ／Ｉ変換トランジスタＱ１５を備える。第３Ｖ／Ｉ変換トランジスタＱ１４は、第１基準電流出力端子１１０ｃにコレクタが接続され、第３入力端子１１０ａにベースが接続され、第１電流源１１２ａにエミッタが接続される。第４Ｖ／Ｉ変換トランジスタＱ１５は、第２基準電流出力端子１１０ｄにコレクタが接続され、第４入力端子１１０ｂにベースが接続され、第２電流源１１２ｂにエミッタが接続される。第２縮退抵抗Ｒ８は、第３Ｖ／Ｉ変換トランジスタＱ１４のエミッタと第４Ｖ／Ｉ変換トランジスタＱ１５のエミッタとの間に接続される。第３Ｖ／Ｉ変換トランジスタＱ１４及び第４Ｖ／Ｉ変換トランジスタＱ１５としては、例えばｎｐｎ型のバイポーラトランジスタが使用できる。
【００２７】
また、加算器１３ａは、図７に示すように、第１基準電流入力端子１３３ａ、第２基準電流入力端子１３４ａ、第１正加算電流入力端子１３３ｂ、第１負加算電流入力端子１３４ｂ、第１出力端子１３０ｅ、第２出力端子１３０ｆ、電流電圧変換回路１３１ａ、及び電圧出力回路１３２ａを備える。電流電圧変換回路１３１ａは、正基準電流Ａｒｅｆ＋及び正加算電流ＡＳ＋のそれぞれの電流量の和に応じて第１加算電圧ＶＡ＋を生成し、負基準電流Ａｒｅｆ−及び負加算電流ＡＳ−のそれぞれの電流量の和に応じて第２加算電圧ＶＡ−を生成する。電圧出力回路１３２ａは、第１加算電圧ＶＡ＋及び第２加算電圧ＶＡ−に基づいて出力信号ＯＵＴ１を構成する正出力信号ＯＵＴ１＋及び負出力信号ＯＵＴ１−を生成する。
【００２８】
詳細には電流電圧変換回路１３１ａは、第１電圧生成用抵抗Ｒ９及び第２電圧生成用抵抗Ｒ１０を備える。第１電圧生成用抵抗Ｒ９は、電源ＶＣＣに一端が接続され、第１基準電流入力端子１３３ａ及び第１加算電流入力端子１３３ｂに他端が接続される。第２電圧生成用抵抗Ｒ１０は、電源ＶＣＣに一端が接続され、第２基準電流入力端子１３４ａ及び第２加算電流入力端子１３４ｂに他端が接続される。
【００２９】
また、電圧出力回路１３２ａはエミッタフォロア回路により構成される。即ち電圧出力回路１３２ａは、第１出力トランジスタＱ１６、第２出力トランジスタＱ１７、第１出力用電流源２３２、及び第２出力用電流源３３２を備える。第１出力用電流源２３２及び第２出力用電流源３３２はグラウンドＧＮＤにそれぞれ接続される。第１出力トランジスタＱ１６は、電源ＶＣＣにコレクタが接続され、第１基準電流入力端子１３３ａ及び第１正加算電流入力端子１３３ｂにベースが接続され、第１出力用電流源２３２にエミッタが接続される。第２出力トランジスタＱ１７は、電源ＶＣＣにコレクタが接続され、第２基準電流入力端子１３４ａ及び第２負加算電流入力端子１３４ｂにベースが接続され、第２出力用電流源３３２にエミッタが接続される。第１出力トランジスタＱ１６及び第２出力トランジスタＱ１７としては、例えばｎｐｎ型のバイポーラトランジスタが使用できる。
【００３０】
更に、出力増幅器１５は、図８に示すように、第１出力信号端子１５０ａ、第２出力信号端子１５０ｂ、出力用バイアス電流端子１５０ｃ、第１増幅出力端子１５０ｄ、第２増幅出力端子１５０ｅ、同調回路１５ａ、第５差動トランジスタ対１５ｂ、出力用電流源１５ｃ、出力制御回路１５ｄ、及び縮退インダクタＬ３を備える。同調回路１５ａは特定の同調周波数で発振する。第５差動トランジスタ対１５ｂは、正出力信号ＯＵＴ１＋及び負出力信号ＯＵＴ１−に基づき、同調回路１５ａの同調周波数の帯域の信号成分を選択的に増幅し、増幅出力信号ＯＵＴ２を構成する正増幅出力ＯＵＴ２＋信号及び負増幅出力信号ＯＵＴ２−を生成する。出力制御回路１５ｄは、バイアス電流ＣＩ１に基づいて正増幅出力信号ＯＵＴ２＋及び負増幅出力信号ＯＵＴ２−のそれぞれの電流量を制御する。
【００３１】
また、出力用電流源１５ｃは、グラウンドＧＮＤに接続された第１電流生成用抵抗Ｒ１４及び第２電流生成用抵抗Ｒ１５を備える。同調回路１５ａは２つのＬＣ同調回路により構成される。即ち同調回路１５ａは、電源ＶＣＣと第１増幅出力端子１５０ｅとの間に接続された第１インダクタＬ１、第１インダクタＬ１と並列接続された第１キャパシタＣ１、電源ＶＣＣと第２増幅出力端子１５０ｄとの間に接続された第２インダクタＬ２、第２インダクタＬ２と並列接続された第２キャパシタＣ２を備える。尚、第１キャパシタＣ１及び第２キャパシタＣ２を省略する構成でも良い。
【００３２】
更に、第５差動トランジスタ対１５ｂは、第３出力トランジスタＱ１９及び第４出力トランジスタＱ２０を備える。第３出力トランジスタＱ１９は、第１増幅出力端子１５０ｅにコレクタが接続され、第２出力信号端子１５０ｂにベースが接続され、第１電流生成用抵抗Ｒ１４にエミッタが接続される。第４出力トランジスタＱ２０は、第２増幅出力端子１５０ｄにコレクタが接続され、第１出力信号端子１５０ａにベースが接続され、第２電流生成用抵抗Ｒ１５にエミッタが接続される。縮退インダクタＬ３は、第３出力トランジスタＱ１９のエミッタと第４出力トランジスタＱ２０のエミッタとの間に接続される。これに対して出力制御回路１５ｄは、第１出力制御抵抗Ｒ１１、第２出力制御抵抗Ｒ１２、第３出力制御抵抗Ｒ１３、第４出力制御抵抗Ｒ１６、出力制御トランジスタＱ１８、及び出力制御電流源１５１を備える。出力制御回路１５ｄは、バイアス電流ＣＩ１の電流量がゼロの場合、正増幅出力信号ＯＵＴ２＋及び負増幅出力信号ＯＵＴ２−のそれぞれの電流量を出力制御電流源１５１の出力電流量と等しくする。
【００３３】
次に、図１〜図９を用いて第１の実施の形態に係る可変利得増幅器１０ａの動作を説明する。但し、可変利得増幅器１０ａ全体の電圧利得を減少させる場合を例に説明する。図９（ａ）は図１の利得制御回路１４の利得を示し、図９（ｂ）は可変電流ＡＣの電流量を示している。
【００３４】
（イ）先ず、図９に示すように、制御電圧Ｖｃｏｎの電圧値をＶｄ［Ｖ］からＶｃ［Ｖ］に徐々に減少させると、第１変換制御電圧Ｖｃｏｎ１の電圧値が第１変換電圧ＢＶ１の電圧値に徐々に近づく。第１変換制御電圧Ｖｃｏｎ１の電圧値が第１変換電圧ＢＶ１の電圧値に徐々に近づくと、図５に示す第１利得制御トランジスタＱ１０及び第４利得制御トランジスタＱ１３のそれぞれのコレクタ電流、即ち正加算電流ＡＳ＋及び負加算電流ＡＳ−のそれぞれの電流量が徐々に減少する。
【００３５】
（ロ）また、正加算電流ＡＳ＋及び負加算電流ＡＳ−のそれぞれの電流量が徐々に減少すると、図９（ａ）に示すように利得制御回路１４の利得が徐々に減少する。ここで、基準電流Ａｒｅｆの電流量及び加算電流ＡＳの電流量の比率が、例えば基準電流Ａｒｅｆの電流量：加算電流ＡＳの電流量＝１：０.２５付近において可変電流増幅器１２を制御する。
【００３６】
（ハ）次に、制御電圧Ｖｃｏｎの電圧値をＶｃ［Ｖ］からＶｂ［Ｖ］に徐々に減少させると、第２変換制御電圧Ｖｃｏｎ２の電圧値が第２変換電圧ＢＶ２の電圧値に徐々に近づく。第２変換制御電圧Ｖｃｏｎ２の電圧値が第２変換電圧ＢＶ２の電圧値に徐々に近づくと、図３に示す第２差動トランジスタＱ２のコレクタ電流が徐々に減少する。第２差動トランジスタＱ２のコレクタ電流が徐々に減少すると、第２ミラートランジスタＱ４のコレクタ電流、即ちバイアス電流ＣＩ１の電流量が徐々に減少する。
【００３７】
（ニ）次に、バイアス電流ＣＩ１の電流量が徐々に減少すると、図４に示す第２電流設定トランジスタＱ８及び第３電流設定トランジスタＱ９のそれぞれのコレクタ電流が減少する。第２電流設定トランジスタＱ８及び第３電流設定トランジスタＱ９のそれぞれのコレクタ電流が減少すると、正可変電流ＡＣ＋及び負可変電流ＡＣ−のそれぞれの電流量が減少する。更に、図８に示す出力制御回路１５ｄは、バイアス電流ＣＩ１の減少と比例して増幅出力信号ＯＵＴ２の電流量を減少させる。図９（ｂ）に示すように制御電圧Ｖｃｏｎの電圧値をＶａ［Ｖ］まで減少させると、可変電流ＡＣ及びバイアス電流ＣＩ１のそれぞれの電流量はゼロとなる。
【００３８】
このように、第１の実施の形態によれば、低利得時に過剰な電力が消費されないので、可変利得増幅器１０ａ全体の消費電力を低減できる。更に、消費電力の大きい出力増幅器１５の出力電流量をバイアス電流ＣＩ１により制御するので、可変利得増幅器１０ａの消費電力を大幅に削減できる。また、定利得増幅器１１、可変電流増幅器１２、及び利得制御回路１４のそれぞれの出力は電流であるため、可変利得増幅器１０ａ内の電圧生成用の抵抗数を削減できる。
【００３９】
（第１の実施の形態の変形例）
第１の実施の形態の変形例に係る可変利得増幅器１０ｂとして、図１０に示すように、バイアス電流生成回路２２ｂが、加算電流制御回路２２０ａ及び出力電流制御回路２２０ｂを備える構成でも良い。加算電流制御回路２２０ａは、第２制御信号ＡＧＳ２に基づいてバイアス電流ＣＩ１を可変電流増幅器１２に供給する。出力電流制御回路２２０ｂは、第１制御信号ＡＧＳ１に基づいてバイアス電流ＣＩ２を出力増幅器１５に供給する。加算電流制御回路２２０ａ及び出力電流制御回路２２０ｂは、図３に示すバイアス電流生成回路２２ａと同様にそれぞれ構成される。図１０に示す可変利得増幅器１０ｂによれば、可変電流増幅器１２と出力増幅器１５とを異なるタイミングで制御できる。したがって、例えば出力電流量の多い出力増幅器１５の出力電流を先ず減少させ、その後可変電流増幅器１２の出力電流を減少させることができる。
【００４０】
（第２の実施の形態）
本発明の第２の実施の形態に係る可変利得増幅器１０ｃは、図１１に示すように、加算電流生成回路１ｂが、加算電流用定利得増幅器１１ｂ、第１利得制御回路１４ａ、可変電流増幅器１２ａ、及び第２利得制御回路１４ｂを備える点が図１に示す加算電流生成回路１ａと異なる。加算電流用定利得増幅器１１ｂは、入力信号ＩＮから一定電流ＲＡを生成する。第１利得制御回路１４ａは、第２制御信号ＡＧＳ２に応じて一定電流ＲＡを増減して第１加算電流ＡＳ１を生成する。可変電流増幅器１２ａは、バイアス電流ＣＩ１に基づいて可変電流ＡＣを生成する。第２利得制御回路１４ｂは、第１制御信号ＡＧＳ１に応じて可変電流ＡＣを増減して第２加算電流ＡＳ２を生成する。また加算器１３ｂは、図１２に示すように、第２正加算電流入力端子１３３ｃ及び第２負加算電流入力端子１３４ｃを更に備える点が図７に示す加算器１３ａと異なる。尚、可変電流ＡＣの最大電流量は一定電流ＲＡと比して多く設定される。その他の構成については、図１に示す可変利得増幅器１０ａの構成と同様である。
【００４１】
また、可変利得増幅器１０ｃにおいて、定利得増幅器１１ａと加算電流用定利得増幅器１１ｂと可変電流増幅器１２ａの入力ダイナミックレンジが等しいとして、基準電流Ａｒｅｆの電流量をＡｒｅｆ［Ａ］、一定電流ＲＡの電流量をＲＡ［Ａ］、可変電流ＡＣの電流量をＡＣ［Ａ］とすると、利得可変幅ＤＲ［ｄＢ］は：
DR=20log{(Aref+RA+AC)/Aref}                ・・・（２）
となる。更に、制御回路２ａは、可変利得増幅器１０ｃの電圧利得を高利得から低利得に制御する場合、先ず第２加算電流ＡＳ２の電流量を減少させ、次いで第１加算電流ＡＳ１の電流量を減少させる。
【００４２】
次に、図１１〜図１３を用いて第２の実施の形態に係る可変利得増幅器１０ｃの動作を説明する。但し、可変利得増幅器１０ｃの電圧利得を高利得から低利得に制御する場合を例に説明する。第１の実施の形態に係る可変利得増幅器１０ａの動作と重複する動作については説明を省略する。図１３（ａ）は図１１の第２利得制御回路１４ｂの利得を示し、図１３（ｂ）は第１利得制御回路１４ａの利得を示し、図１３（ｃ）は可変電流ＡＣの電流量を示し、図１３（ｄ）は出力増幅器１５の出力電流量を示し、図１３（ｅ）は可変利得増幅器１０ｃ全体の電圧利得を示している。
【００４３】
（イ）先ず、図１３（ａ）に示すように、制御電圧Ｖｃｏｎの電圧値がＣ［Ｖ］付近において、図１１に示す制御信号生成回路２０ａは、第１制御信号ＡＧＳ１を用いて第２利得制御回路１４ｂの利得を減少させ、第２加算電流ＡＳ２の電流量を減少させる。
【００４４】
（ロ）また、図１３（ｂ）に示すように、制御電圧Ｖｃｏｎの電圧値がＢ［Ｖ］付近において、制御信号生成回路２０ａは、第２制御信号ＡＧＳ２を用いて、第１利得制御回路１４ａの利得を減少させ、第１加算電流ＡＳ１の電流量を減少させる。この結果、図１３（ｅ）に示すように、制御電圧Ｖｃｏｎの電圧値がＢ［Ｖ］〜Ｃ［Ｖ］の間において可変利得増幅器１０ｃ全体の電圧利得が減少する。
【００４５】
（ハ）次に、図１３（ｃ）に示すように、制御電圧Ｖｃｏｎの電圧値がＢ［Ｖ］付近において、図１１に示すバイアス電流生成回路２２ａは、第２制御信号ＡＧＳ２に基づいて可変電流増幅器１２ａの出力電流、即ち可変電流ＡＣの電流量を減少させる。また、図１３（ｄ）に示すように、バイアス電流生成回路２２ａは、第２制御信号ＡＧＳ２に基づいて出力増幅器１５の出力電流量を減少させる。
【００４６】
このように、第２の実施の形態によれば、可変利得増幅器１０ｃの電圧利得が最小時に可変電流ＡＣの電流量を最小限に抑えることができる。したがって、低消費電力で動作可能な可変利得増幅器１０ｃを提供できる。更に、加算電流用定利得増幅器１１ｂ、可変電流増幅器１２ａ、第１利得制御回路１４ａ、及び第２利得制御回路１４ｂのそれぞれの出力信号レベルは電流である。よって、可変電流増幅器１２ａに電圧生成用の抵抗を備える必要が無い。
【００４７】
（第３の実施の形態）
本発明の第３の実施の形態に係る可変利得増幅器１０ｄは、図１４に示すように、制御回路２ｃが、制御信号生成回路２０ｂ、第１バイアス電流生成回路２２ｃ、及び第２バイアス電流生成回路２２ｄを備える。制御信号生成回路２０ｂは、外部からの基準電圧Ｖｒｅｆと制御電圧Ｖｃｏｎとの電位差に基づき、第１制御信号ＡＧＳ１、第２制御信号ＡＧＳ２、及び第３制御信号ＡＧＳ３を生成する。第１バイアス電流生成回路２２ｃは、第３制御信号ＡＧＳ３に応じて第１バイアス電流ＣＩ１を生成する。第２バイアス電流生成回路２２ｄは、第２制御信号ＡＧＳ２に応じて第２バイアス電流ＣＩ２を生成する。
【００４８】
また、加算電流生成回路１ｃは、加算電流用定利得増幅器１１ｂ、第１利得制御回路１４ａ、第１可変電流増幅器１２ａ、第２利得制御回路１４ｂ、第２可変電流増幅器１２ｂ、及び第３利得制御回路１４ｃを備える。加算電流用定利得増幅器１１ｂは入力信号ＩＮから一定電流ＲＡを生成する。第１利得制御回路１４ａは、第３制御信号ＡＧＳ３に応じて一定電流ＲＡを増減して第１加算電流ＡＳ１を生成する。第１可変電流増幅器１２ａは、第１バイアス電流に基づいて第１可変電流ＡＣ１を生成する。第２利得制御回路１４ｂは、第２制御信号ＡＧＳ２に応じて第１可変電流ＡＣ１を増減して第２加算電流ＡＳ２を生成する。第２可変電流増幅器１２ｂは、第２バイアス電流に基づいて第２可変電流ＡＣ２を生成する。第３利得制御回路１４ｃは、第１制御信号ＡＧＳ１に応じて第２可変電流ＡＣ２を増減し、第３加算電流ＡＳ３を生成する。その他の構成については、図１に示す可変利得増幅器１０ａの構成と同様である。
【００４９】
また、可変利得増幅器１０ｄにおいて、定利得増幅器１１ａと加算電流用定利得増幅器１１ｂと第１可変電流増幅器１２ａと第２可変電流増幅器１２ｂの入力ダイナミックレンジが等しいとして、基準電流Ａｒｅｆの電流量をＡｒｅｆ［Ａ］、一定電流ＲＡの電流量をＲＡ［Ａ］、第１可変電流ＡＣ１の電流量をＡＣ１［Ａ］、第２可変電流ＡＣ２の電流量をＡＣ２［Ａ］とすると、利得可変幅ＤＲ［ｄＢ］は：
DR=20log{(Aref+RA+AC1+AC2)/Aref}      ・・・（３）
となる。
【００５０】
更に、図１５に示すように、制御信号生成回路２０ｂが第３バッファ回路２０１ｃを更に備える点が図２に示す制御信号生成回路２０ａと異なる。第３バッファ回路２０１ｃは第３制御信号ＡＧＳ３を生成する。図１５に示す分圧回路２０３ｂは、第３分圧抵抗Ｒ３とグラウンドＧＮＤとの間に接続された第４分圧抵抗Ｒ４を更に備える点が図２に示す制御信号生成回路２０ａと異なる。更に、図１６に示すように加算器１３ｃが、第２正加算電流入力端子１３３ｃ、第２負加算電流入力端子１３４ｃ、第３正加算電流入力端子１３３ｄ、及び第３負加算電流入力端子１３４ｄを更に備える点が図７に示す加算器１３ａと異なる。
【００５１】
次に、図１４〜図１７を用いて第３の実施の形態に係る可変利得増幅器１０ｄの動作を説明する。但し、可変利得増幅器１０ｄの電圧利得を高利得から低利得に制御する場合を例に説明する。第１及び第２の実施の形態に係る可変利得増幅器１０ａ及び１０ｃの動作と重複する動作については説明を省略する。図１７（ａ）は図１４の第３利得制御回路１４ｃの利得を示し、図１７（ｂ）は第２利得制御回路１４ｂの利得を示し、図１７（ｃ）は第２可変電流ＡＣ２の電流量を示し、図１７（ｄ）は第１利得制御回路１４ａの利得を示し、図１７（ｅ）は第１可変電流ＡＣ１の電流量を示し、図１７（ｆ）は可変利得増幅器１０ｄ全体の電圧利得を示している。
【００５２】
（イ）先ず、図１７（ａ）に示すように、制御電圧Ｖｃｏｎの電圧値がＤ［Ｖ］付近からＣ［Ｖ］にかけて、図１４に示す制御信号生成回路２０ｂは、第１制御信号ＡＧＳ１を用いて第３利得制御回路１４ｃの利得を減少させ、第３加算電流ＡＳ３の電流量を減少させる。
【００５３】
（ロ）次に、図１７（ｂ）に示すように、制御電圧Ｖｃｏｎの電圧値がＣ［Ｖ］付近において、制御信号生成回路２０ｂは、第２制御信号ＡＧＳ２を用いて第２利得制御回路１４ｂの利得を減少させ、第２加算電流ＡＳ２の電流量を減少させる。
【００５４】
（ハ）また、図１７（ｃ）に示すように、制御電圧Ｖｃｏｎの電圧値がＣ［Ｖ］付近からＢ［Ｖ］にかけて、図１４に示す第２バイアス電流生成回路２２ｄは、第２制御信号ＡＧＳ２に基づいて第２可変電流増幅器１２ｂの出力電流、即ち第２可変電流ＡＣ２の電流量を減少させる。
【００５５】
（ニ）更に、図１７（ｄ）に示すように、制御電圧Ｖｃｏｎの電圧値がＢ［Ｖ］付近において、制御信号生成回路２０ｂは、第３制御信号ＡＧＳ３を用いて第１利得制御回路１４ａの利得を減少させ、第１加算電流ＡＳ１の電流量を減少させる。この結果、図１７（ｆ）に示すように、制御電圧Ｖｃｏｎの電圧値がＡ［Ｖ］〜Ｄ［Ｖ］の間において可変利得増幅器１０ｄ全体の電圧利得が減少する。
【００５６】
（ホ）また、図１７（ｅ）に示すように、制御電圧Ｖｃｏｎの電圧値がＢ［Ｖ］付近において、第１バイアス電流生成回路２２ｃは、第３制御信号ＡＧＳ３に基づいて第１可変電流増幅器１２ａの出力電流、即ち第１可変電流ＡＣ１の電流量を減少させる。
【００５７】
このように第３の実施の形態によれば、低消費電力で動作可能な可変利得増幅器１０ｄを提供できる。更に、加算電流用定利得増幅器１１ｂ、第１可変電流増幅器１２ａ、第２可変電流増幅器１２ｂ、第１利得制御回路１４ａ、第２利得制御回路１４ｂ、及び第３利得制御回路１４ｃのそれぞれの出力信号レベルは電流である。よって、第２可変電流増幅器１２ｂに電圧生成用の抵抗を備える必要が無い。
【００５８】
（第４の実施の形態）
本発明の第４の実施の形態に係る可変利得増幅器１０ｅは、図１８に示すように、加算電流生成回路１ｄが、第１〜第ｎ可変電流増幅器１２−１〜１２−ｎ、及び第１〜第ｎ可変電流増幅器１２−１〜１２−ｎのそれぞれに接続された第１〜第ｎ利得制御回路１４−１〜１４−ｎを備える点が図１に示す可変利得増幅器１０ａと異なる（ｎ；２以上の整数）。また、制御回路２ｃが、第１〜第ｎ利得制御回路１４−１〜１４−ｎのそれぞれに第１〜第ｎ利得制御信号ＡＧＳ１〜ＡＧＳｎを供給する点が図１に示す制御回路２ａと異なる。第１〜第ｎ可変電流増幅器１２−１〜１２−ｎは、バイアス電流ＣＩ１に基づいて第１〜第ｎ可変電流ＡＣ１〜ＡＣｎを生成する。第１〜第ｎ利得制御回路１４−１〜１４−ｎは、第１〜第ｎ制御信号ＡＧＳ１〜ＡＧＳｎに基づき、第１〜第ｎ可変電流ＡＣ１〜ＡＣｎのそれぞれを増減して第１〜第ｎ加算電流ＡＳ１〜ＡＳｎをそれぞれ生成する。制御信号生成回路２０ｃは、第（ｎ＋１）制御信号ＡＧＳ（ｎ＋１）をバイアス電流生成回路２２ａに供給する。その他の構成については、図１に示す可変利得増幅器１０ａの構成と同様である。
【００５９】
第１〜第ｎ可変電流増幅器１２−１〜１２−ｎのそれぞれの最大出力電流量は、第１可変電流増幅器１２−１＜第２可変電流増幅器１２−２＜第３可変電流増幅器１２−３＜・・・・・に設定される。更に、図１９に示すように、制御信号生成回路２０ｃが第１〜第（ｎ＋１）バッファ回路２０１−１〜２０１−（ｎ＋１）を備える点が図２に示す制御信号生成回路２０ａと異なる。分圧回路２０３ｃは第１〜第（ｎ＋２）分圧抵抗Ｒ１〜Ｒ（ｎ＋２）を備える。図２０に示す加算回路１３ｄは、第１〜第ｎ加算電流ＡＳ１〜ＡＳｎに対応可能な構成を有している。
【００６０】
また、可変利得増幅器１０ｄにおいて、定利得増幅器１１と可変電流増幅器１２−１〜１２−ｎの入力ダイナミックレンジが等しいとして、基準電流Ａｒｅｆの電流量をＡｒｅｆ［Ａ］、第１可変電流ＡＣ１の電流量をＡＣ１［Ａ］、第ｎ可変電流ＡＣｎの電流量をＡＣｎ［Ａ］とすると、利得可変幅ＤＲ［ｄＢ］は：
DR=20log{(Aref+AC1+・・・+ACn)/Aref}                  ・・・（４）
となる。
【００６１】
次に、図１８〜図２１を用いて第４の実施の形態に係る可変利得増幅器１０ｅの動作を説明する。但し、可変利得増幅器１０ｅの電圧利得を高利得から低利得に制御する場合を例に説明する。また、第１〜第ｎ可変電流増幅器１２−１〜１２−ｎ及び第１〜第ｎ利得制御回路１４−１〜１４−ｎにおいてｎの値が２の場合、即ち第１可変電流増幅器１２−１、第２可変電流増幅器１２−２、第１利得制御回路１４−１、及び第２利得制御回路１４−２の場合を例に説明する。第１の実施の形態に係る可変利得増幅器１０ａの動作と重複する動作については説明を省略する。図２１（ａ）は第２利得制御回路１４−２の利得を示し、図２１（ｂ）は第１利得制御回路１４−１の利得を示し、図２１（ｃ）は第２可変電流ＡＣ２の電流量を示し、図２１（ｄ）は第１可変電流ＡＣ１の電流量を示し、図２１（ｅ）は可変利得増幅器１０ｅ全体の電圧利得を示している。
【００６２】
（イ）先ず、図２１（ａ）に示すように、制御電圧Ｖｃｏｎの電圧値がＣ［Ｖ］付近において、図１８に示す制御信号生成回路２０ｃは、第２利得制御回路１４−２の利得を減少させ、第２加算電流ＡＳ２の電流量を減少させる。
【００６３】
（ロ）次に、図２１（ｂ）に示すように、制御電圧Ｖｃｏｎの電圧値がＢ［Ｖ］付近において、制御信号生成回路２０ｃは、第１利得制御回路１４−１の利得を減少させ、第１加算電流ＡＳ１の電流量を減少させる。この結果、図２１（ｅ）に示すように、制御電圧Ｖｃｏｎの電圧値がＢ［Ｖ］〜Ｃ［Ｖ］の間において可変利得増幅器１０ｅ全体の電圧利得が減少する。
【００６４】
（ハ）次に、図２１（ｃ）に示すように、制御電圧Ｖｃｏｎの電圧値がＡ［Ｖ］付近において、図１８に示すバイアス電流生成回路２２ａは、第１可変電流増幅器１２−１及び第２可変電流増幅器１２−２の出力電流、即ち第１可変電流ＡＣ１及び第２可変電流ＡＣ２の電流量を減少させる。また、図２１（ｄ）に示すように、バイアス電流生成回路２２ａは出力増幅器１５の出力電流量を減少させる。
【００６５】
このように、第４の実施の形態に係る可変利得増幅器１０ｅによれば、低利得時における第１〜第ｎ可変電流増幅器１２−１〜１２−ｎのそれぞれの消費電力を削減できる。また、電圧生成用の抵抗数を大幅に削減できる。
【００６６】
（その他の実施の形態）
上記のように、本発明は第１〜第４の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００６７】
その他の実施の形態に係る可変利得増幅器１０ｆとして、図２２に示すように、図２に示す第２バッファ回路２０１ｂを制御信号生成回路２０ｄの外部に備える構成でも良い。図２２に示す第２バッファ回路２０１ｂには、外部からの電圧Ｖ２及び制御電圧Ｖｃｏｎが供給される。よって、電圧Ｖ２の電圧値を制御することにより、バイアス電流ＣＩ１の電流量を制御できる。図１５に示す制御信号生成回路２０ｂ及び図１９に示す制御信号生成回路２０ｃにおいても、複数のバッファ回路の一部を外部から直接的に制御可能な構成としても良い。
【００６８】
既に述べた第１の実施の形態においては、図２に示す分圧回路２０３ａを構成する第１分圧抵抗Ｒ１、第２分圧抵抗Ｒ２、及び第３分圧抵抗Ｒ３のそれぞれの抵抗値が固定である場合を例に説明した。しかしながら、第１分圧抵抗Ｒ１、第２分圧抵抗Ｒ２、及び第３分圧抵抗Ｒ３のそれぞれの抵抗値の総和が等しければ、第１分圧抵抗Ｒ１、第２分圧抵抗Ｒ２、及び第３分圧抵抗Ｒ３のそれぞれの抵抗値を可変としても良い。第２〜第４の実施の形態においても同様である。
【００６９】
上述した第１の実施の形態に係る可変利得増幅器１０ａにおいては、定利得増幅器１１、加算電流生成回路１ａ、制御回路２ａ及び２ｂ、加算器１３ａ、及び出力増幅器１５を両相信号を入出力する差動回路で構成する一例を説明した。しかし、定利得増幅器１１、加算電流生成回路１ａ、制御回路２ａ及び２ｂ、加算器１３ａ、及び出力増幅器１５が内蔵する差動トランジスタ対の内の一対だけを用いて片相動作をさせてもよい。第２〜第４の実施の形態に係る可変利得増幅器１０ｃ〜１０ｅに関しても同様である。
【００７０】
また、第１〜第４の実施の形態に係る可変利得増幅器１０ａ〜１０ｅのそれぞれは、同一半導体基板上にモノリシックに集積化して半導体集積回路として構成可能である。
【００７１】
更に、第１〜第４の実施の形態に係る可変利得増幅器１０ａ〜１０ｅに使用するトランジスタとして、バイポーラトランジスタを用いる一例を説明した。しかし、バイポーラトランジスタに限らずＭＯＳトランジスタ（ＭＯＳＦＥＴ）、接合型電界効果トランジスタ（ＪＦＥＴ）を始め、ショットキーバリア型電界効果トランジスタ（ＭＥＳＦＥＴ）、静電誘導トランジスタ（ＳＩＴ）、及び高電子移動度トランジスタ（ＨＥＭＴ）等の様々なトランジスタが使用可能である。
【００７２】
このように本発明は、ここでは記載していない様々な実施の形態等を包含するということを理解すべきである。したがって、本発明はこの開示から妥当な特許請求の範囲の発明特定事項によってのみ限定されるものである。
【図面の簡単な説明】
【００７３】
【図１】第１の実施の形態に係る可変利得増幅器の構成を示すブロック図である。
【図２】第１の実施の形態に係る制御信号生成回路の構成を示す回路図である。
【図３】第１の実施の形態に係るバイアス電流生成回路の構成を示す回路図である。
【図４】第１の実施の形態に係る可変電流増幅器の構成を示す回路図である。
【図５】第１の実施の形態に係る利得制御回路の構成を示す回路図である。
【図６】第１の実施の形態に係る定利得増幅器の構成を示す回路図である。
【図７】第１の実施の形態に係る加算器の構成を示す回路図である。
【図８】第１の実施の形態に係る出力増幅器の構成を示す回路図である。
【図９】第１の実施の形態に係る可変利得増幅器の動作を示すグラフである。
【図１０】第１の実施の形態の変形例に係る可変利得増幅器の構成を示すブロック図である。
【図１１】第２の実施の形態に係る可変利得増幅器の構成を示すブロック図である。
【図１２】第２の実施の形態に係る加算器の構成を示す回路図である。
【図１３】第２の実施の形態に係る可変利得増幅器の動作を示すグラフである。
【図１４】第３の実施の形態に係る可変利得増幅器の構成を示すブロック図である。
【図１５】第３の実施の形態に係る制御信号生成回路の構成を示す回路図である。
【図１６】第３の実施の形態に係る加算器の構成を示す回路図である。
【図１７】第３の実施の形態に係る可変利得増幅器の動作を示すグラフである。
【図１８】第４の実施の形態に係る可変利得増幅器の構成を示すブロック図である。
【図１９】第４の実施の形態に係る制御信号生成回路の構成を示す回路図である。
【図２０】第４の実施の形態に係る加算器の構成を示す回路図である。
【図２１】第４の実施の形態に係る可変利得増幅器の動作を示すグラフである。
【図２２】その他の形態の形態に係る可変利得増幅器の構成を示すブロック図である。
【符号の説明】
【００７４】
１ａ…加算電流生成回路 
２ａ，２ｂ…制御回路
１０ａ，１０ｂ…可変利得増幅器
１１…定利得増幅器
１２…可変電流増幅器
１３ａ…加算器
１４…利得制御回路
１５…出力増幅器
２０ａ…制御信号生成回路
２２ａ，２２ｂ…バイアス電流生成回路
【図１】
2005151530.tif 000003
【図２】
2005151530.tif 000004
【図３】
2005151530.tif 000005
【図４】
2005151530.tif 000006
【図５】
2005151530.tif 000007
【図６】
2005151530.tif 000008
【図７】
2005151530.tif 000009
【図８】
2005151530.tif 000010
【図９】
2005151530.tif 000011
【図１０】
2005151530.tif 000012
【図１１】
2005151530.tif 000013
【図１２】
2005151530.tif 000014
【図１３】
2005151530.tif 000015
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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