(57)【要約】【課題】  本発明は、１セル周期内にＡＴＭセルの演算処理を完了させ、メモリに格納しうるＡＴＭ装置の提供を目的とする。【解決手段】  メモリ制御回路は、ＡＴＭセルが入力される１セル時間内に、回路Ａの演算処理に必要な第１のアドレスを周期的に発生し、抽出したＶＰＩ／ＶＣＩ値に基づく第２のアドレスを第１のアドレス信号間に挿入し、第１／第２のアドレス信号を連続して発生する。そして、第１のアドレス信号によりメモリから読み出したデータを第１の演算回路で演算処理し、また第２のアドレス信号によりメモリから読み出されたデータを第２の演算回路で演算処理することで、第１及び第２の演算処理を並列に行い、当該演算が終了したデータを順次、前記メモリに書き込むことを特徴とする。【選択図】  図１
2005045683.tif 000002
【特許請求の範囲】
【請求項１】
入力ＡＴＭセルをコネクション単位で演算処理し、当該演算結果をメモリに収容するＡＴＭ装置において、
前記入力セルの演算処理を行う第１の演算回路と第２の演算回路と、
前記入力セルのＶＰＩ／ＶＣＩ部分を抽出するデータ抽出部と、
前記抽出したＶＰＩ／ＶＣＩ値を前記メモリのアドレス信号とするメモリ制御回路と、
前記演算結果を記憶するメモリとを備え、
前記メモリ制御回路は、前記ＡＴＭセルが入力される１セル時間内において、前記第１の演算回路における処理に必要な第１のアドレス信号を周期的に発生させるとともに、前記抽出されたＶＰＩ／ＶＣＩ値に基づく第２のアドレス信号を隣接する前記第１のアドレス信号の間に挿入することで、前記第１のアドレス信号と第２のアドレス信号を連続して発生するものとし、
前記第１のアドレス信号により前記メモリから読み出されたデータを前記第１の演算回路において演算処理し、また前記第２のアドレス信号により前記メモリから読み出されたデータを前記第２の演算回路において演算処理することで、第１及び第２の演算処理を並列に行い、当該演算が終了したデータを順次、前記メモリに書き込むことを特徴とするＡＴＭ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ATMセルに収容されたコネクション単位（ＶＰＩ、ＶＣＩ単位）に演算処理され、コネクション単位の演算結果をメモリ空間に収容することで一連の処理を実現するATM装置に関する。
【０００２】
従来技術として特開昭５８−２０５２３８号公報が知られている。図６に示されるようにＣＰＵ６１と、ＤＭＡＣ（ダイレクトメモリアクセス）６２と、メモリ６３で構成される。ＤＭＡＣ６２とは、データをメモリからＩ／Ｏポートへ転送したりその逆の転送をＣＰＵ６１を介さずに行うための制御回路である。また、ＣＰＵ６１，ＤＭＡＣ６２、メモリ６３は共通バス６５により接続されている（共通バスはアドレスバス及びデータバスを含む）。ＣＬＫ発生器６６から出力されるクロック信号ＣＬＫ２はＤＭＡＣ６２に供給され、ＣＬＫ発生器６４から出力されるクロック信号ＣＬＫ１は、ＤＭＡＣ６２以外の各ブロックに供給される。以下、動作について説明する。
【０００３】
図７は、本回路におけるタイムチャートである。図７（ａ）はＣＰＵ６１の動作タイミングを示し、同図（ｂ）はＤＭＡＣ６２の動作タイミングを示す。図７（ａ）に示すように、ＣＰＵ６１はＣＬＫ発生器６４のクロック信号ＣＬＫ１に同期して動作し、各サイクルの前半は内部処理時間であり、斜線で示した後半はＣＰＵ１による共通バス６５の占有時間である。他方、同図（ｂ）に示すようにＤＭＡＣ６２の動作すなわちメモリ間のブロック転送はクロック発生器６６のクロック信号ＣＬＫ２に同期して行われる。ＤＭＡＣ６２による共通バスの占有時間（ｂの斜線部分）はＣＰＵ６１による共通バス６５の占有時間（ａの斜線部分）に重複していない。したがって、ＣＰＵ６１のバス占有時間とＤＭＡＣ６２の動作は独立となり、ＤＭＡの動作が簡単となり、しかもＣＰＵ６１の処理時間の制限は無くなる。なお、図５に示すように、ＤＭＡＣ５２がＣＰＵ５１に対して共通バス５５の占有要求信号ＳRを送出し、ＣＰＵ５１がＤＭＡＣ５２に占有許可信号ＳAを与えることで、ＣＰＵ５１は処理を停止し、ＤＭＡＣ５２は共通バス５５を占有してメモリからＩ／Ｏデータへのデータ転送を行っていた。つまりＳRとＳA信号を使って、ＣＰＵ５１とＤＭＡＣ５２の共通バス５５の多重及び制御を行っていた。
【０００４】
【特許文献１】特開昭５８−２０５２３８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従来技術では、ＣＰＵ６１用のＣＬＫ１とＤＭＡＣ６２用のＣＬＫ２は同期関係にあるため、ＤＭＡＣ６２による共通バス６５の占有時間はＣＰＵ６１による共通バス６５の占有時間に重複せず、両者の共通バス６５の占有時間は常に独立している問題を有する。すなわち、ＣＰＵ６１が共通バス６５を占有していない空き時間を利用してＤＭＡＣ６２が共通バスを占有できるよう、ＣＰＵ６１とＤＭＡＣ６２で共通バス６５の共有が可能となったことが従来技術である。この場合、ＣＰＵ１のバス占有時間が増加した場合、ＤＭＡＣ６２のバス占有時間が減少することが考えられ、ＤＭＡＣ６２の処理に支障をきたす可能性がある。
【０００６】
そこで、本発明では、セルが到着する周期で演算を行う処理（以下セル周期処理）と複数のセルで構成されたフレーム周期で演算を行う処理（以下フレーム周期処理）が重なった場合１セル時間以上になるため、バス占有時間を「セル周期処理」と「フレーム周期処理」で多重することにより、内部処理時間の短縮をすることなく、１セル時間内での両者の処理が完了することを目的とする。
【課題を解決するための手段】
【０００７】
本発明によれば、入力ＡＴＭセルをコネクション単位で演算処理し、当該演算結果をメモリに収容するＡＴＭ装置において、前記入力セルの演算処理を行う第１の演算回路と第２の演算回路と、前記入力セルのＶＰＩ／ＶＣＩ部分を抽出するデータ抽出部と、前記抽出したＶＰＩ／ＶＣＩ値を前記メモリのアドレス信号とするメモリ制御回路と、前記演算結果を記憶するメモリとを備え、前記メモリ制御回路は、前記ＡＴＭセルが入力される１セル時間内において、前記第１の演算回路における処理に必要な第１のアドレス信号を周期的に発生させるとともに、前記抽出されたＶＰＩ／ＶＣＩ値に基づく第２のアドレス信号を隣接する前記第１のアドレス信号の間に挿入することで、前記第１のアドレス信号と第２のアドレス信号を連続して発生するものとし、前記第１のアドレス信号により前記メモリから読み出されたデータを前記第１の演算回路において演算処理し、また前記第２のアドレス信号により前記メモリから読み出されたデータを前記第２の演算回路において演算処理することで、第１及び第２の演算処理を並列に行い、当該演算が終了したデータを順次、前記メモリに書き込むことを特徴とするＡＴＭ装置を得ることができる。
【発明の効果】
【０００８】
以上、本発明によれば、１セル周期内にＡＴＭセルの演算処理を完了しメモリに格納することができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施の形態について図面を参照しつつ説明する。本実施形態のブロック図を図１に示す。
【００１０】
入力データは、回路Ａ１、回路Ｂ２で演算処理を行い出力される。ATMセルが入力されると、ATMセルのＶＰＩ／ＶＣＩ部分をデータ抽出部５で抽出し、抽出されたＶＰＩ／ＶＣＩ値はメモリ制御部３でアドレス信号として出力され、このアドレス信号とメモリ制御部３で生成されたＯＥ信号により、該当ＶＰＩのメモリ領域からデータを読み出し、読み出されたデータは、回路Ａ１、回路Ｂ２で処理される。回路Ａ１、回路Ｂ２で演算処理されたデータは、メモリ制御部３で生成されたＷＥ信号によりがいつおＶＰＩ／ＶＣＩのメモリ領域にデータを書き込む。
【００１１】
図３に、メモリ制御部３とメモリ４との間のタイミングチャートを示す。アドレスＡは到着セルのＶＰＩ／ＶＣＩ値に関係なく、定期的に（複数のセルで生成されたフレーム周期で）メモリ内の内容を更新するもので、到着セルのＶＰＩ／ＶＣＩ値と同じ場合もあるが、到着セルのＶＰＩ／ＶＣＩ値に依存しない。このアドレスＡにより読み出されたＡrは、図１の回路Ａ１で処理される。一方、アドレスＢn（n=1〜3）は到着セルのＶＰＩ／ＶＣＩ値がアドレスＢnとなるもので、読み出しデータは図１の回路Ｂ２で処理される。これは、セルが到着するたびに行う処理である。
【００１２】
全体の動作は、定期的なメモリ更新の要求が図１の回路Ａ１からあると、メモリ更新を行うＶＰＩ／ＶＣＩ値をもつアドレスＡに対して、メモリからＡrが読み出されＡrを使用して処理Ａを行い、演算処理結果データをＡwとしてメモリに書き込む。その後、到着セルのＶＰＩ／ＶＣＩ値をもつアドレスＢnに対してメモリからＢnrが読み出され、Ｂnrを使用して処理Ｂを行い、演算処理結果をＢnwとしてメモリに書き込む。
【００１３】
従来の方法では、図１のメモリ４への、処理Ａと処理Ｂのためのデータ書き込み時間と読み出し時間の競合を防ぐため、アドレスバス、データバスのメモリアクセス時間を時系列上に並べると、セルが到着するたびに演算する処理Ａとフレーム周期で演算する処理Ｂが１セル時間内で重なった場合、処理Ａと処理Ｂの２サイクルの処理を１セル時間内で処理を行うことは困難であった。また、従来の方法では、定期的にメモリ更新を行うＶＰＩ／ＶＣＩ値をもつアドレスＡと到着セルのＶＰＩ／ＶＣＩ値をもつアドレスＢの値が同じになる場合、図１の回路Ａ１で行った処理Ａの結果を、図１のメモリ４に書き込むと同時に、処理Ａの演算結果を基に処理Ｂを行うため、回路Ａ１の処理Ａの演算処理結果を待って、回路Ｂ２のためのデータを図１のメモリ４から読み出しを行う方法を採用していた。本来１セル時間内で終了させなくてはいけない一連の処理（データＡrの読み出し→データＡwの書き込み→データＢnrｆの読み出し→処理Ｂ→データＢnwの書き込み）を、１セル時間内で納めることが出来なかった。
【００１４】
図２にメモリ制御部３とメモリ４との間の本発明のタイミングチャートを示す。アドレスＡでメモリから読み出されたデータＡrを使用して図１の回路Ａ１で処理Ａを行う。処理Ａを内部で行っている間、到着セルのＶＰＩ／ＶＣＩ値をアドレスとしたＢn(n=1〜3)よりＢnrをメモリから読み出す。Ｂnrの読み出しが完了すると処理Ａの結果Ａwをメモリに書き込むと共に、処理Ａの結果を基に処理Ｂでの演算処理を開始し、処理Ｂの演算終了後、演算結果Ｂnwをメモリに書き込む。
【００１５】
図２のごとく、処理Ａの演算処理時間が、処理Ｂのためのメモリからの読み出し時間と等しいことを利用して、処理Ａを行うことによるメモリのアドレスバス、データバスの開放時間の中で処理Ｂ用のデータの読み出しをメモリから行うことで、１セル時間内での処理の短縮が可能となる。また、アドレスＡ（定期的にメモリを更新するＶＰＩ／ＶＣＩ値）とアドレスＢ（到着セルによるＶＰＩ／ＶＣＩ値）が同じ値になった場合でも、処理Ａの演算結果が確定した後に処理Ｂの演算処理を行うため、処理Ａの結果を処理Ｂに反映させることが可能となる。
【００１６】
次に、本実施形態にかかる実施例について説明する。ATMセルは離散時間でセルが送出されることから、セルの揺らぎが発生する。このセルの揺らぎが大きくなることにより、網にバースト性の高いセルが含まれることになり、網の利用効率が低下する。網におけるセルのバースト性を低下させ、網の利用効率を高めるため、セルに一定の遅延量を負荷し、セルの平均化を行うことを木適したものが、本発明が適用される装置の機能概要である。
【００１７】
セルを平均化するためのアルゴリズム演算では、理論的な送出時間を演算し、実際のセルの到着時刻を基に理想送出時間を求めるため時刻管理が必要であり、この時刻管理にタイマカウンタを使用する。セルの到着時刻はタイマカウンタのタイマ値を参照し、これをセル到着時刻とする。タイマ値を利用した絶対時刻による管理は、電源投入時から最大運用時間を想定してタイマカウンタを持つ必要があるため、回路規模の増大に繋がる。そこで、時刻管理を絶対時刻による管理でなく最小限のタイマカウンタによる相対時刻での管理を行うこととしたため、タイマの最大値を超えたか否かの判定を行うフラグが必要となり、このフラグをアルゴリズム演算とは別に定期的に更新する必要があるため図２，３の処理Ａの作業が必要となる。
【００１８】
図４は本実施例の動作を示すフローチャートである。まず、タイマカウンタのカウンタ値を０にセットする。次に、タイマ値が最大値を超えたか否かを判断し、最大値を超えた場合にはタイマ値が０にセットされてしまうため、前到着セルとの前後関係が誤ってしまう可能性がある。そこで、フレーム周期の処理（フラグ更新処理）を行いフラグを立てることでタイマが最大値を超え０に戻ったことの認識が可能となる。次に、タイマ値が最大値を超えていない場合はＳ３〜６の処理を省き、セルが到着すると到着セルの処理（アルゴリズム演算処理）をＳ８〜１１で行う。この時、Ｓ２でタイマ値が最大を超えたと判定された場合はＳ４でのフラグ更新処理を行ったフラグを使用し（つまり、タイマが最大値を超えて０に戻ったことを認識した上で）アルゴリズム演算処理を行う。そして、一連の処理終了後、Ｓ１１でタイマ値に１を足すことで１セル時間内での処理が終了する。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施の形態を示す回路ブロック図である。
【図２】本発明の実施形態の動作を示すタイミングチャートである。
【図３】従来技術の動作を示すタイミングチャートである。
【図４】本発明の実施形態の動作を示すフローチャートである。
【図５】従来技術のＤＭＡ方式を示すブロック図である。
【図６】従来技術のＤＭＡ方式を示すブロック図である。
【図７】従来の共通バス６５の占有を説明するためのタイミングチャートである。
【符号の説明】
【００２０】
１  回路Ａ
２  回路Ｂ
３  メモリ制御部
４  メモリ
５  データ抽出部
５１  ＣＰＵ
５２  ＤＭＡＣ
５３  メモリ
５４  クロック発生器
５５  共通バス
６１  ＣＰＵ
６２  ＤＭＡＣ
６３  メモリ
６４  クロック発生器
６５  共通バス
６６  クロック発生器
【図１】
2005045683.tif 000003
【図２】
2005045683.tif 000004
【図３】
2005045683.tif 000005
【図４】
2005045683.tif 000006
【図５】
2005045683.tif 000007
【図６】
2005045683.tif 000008
【図７】
2005045683.tif 000009