(57)【要約】【課題】ミキサ回路のローカル信号位相補正等に用いるポリフェーズフィルタに関するものであり、従来の技術ではマスクレイアウト上において４相の信号線間に生じる寄生成分に差が生じ、特性劣化が生じていた。【解決手段】半導体基板上に形成するポリフェーズフィルタのレイアウト方法において、抵抗４個およびコンデンサ４個をそれぞれ２個ずつ対向するよう、前記コンデンサで前記抵抗を挟み込み線対称または点対称となるよう配置し、前記抵抗および前記コンデンサおよび入力端子および出力端子を接続する際、配線レイアウトを点対称および線対称とし、さらに配線に冗長部分を付加することにより４相の信号配線に付く寄生容量が互いにほぼ均等となるような配線レイアウトとすることにより、寄生成分の偏りに起因する特性劣化の少ない、高性能なポリフェーズフィルタを提供できる。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上に形成するポリフェーズフィルタのレイアウト方法において、同じ構造を有する抵抗４個および同じ構造を有するコンデンサ４個をそれぞれ２個ずつ対向するように配置し、前記コンデンサで前記抵抗を挟み込み線対称または点対称となるように配置したことを特徴とするレイアウト方法。
【請求項２】
請求項１記載のポリフェーズフィルタのレイアウト方法において、前記抵抗および前記コンデンサおよび入力端子および出力端子を接続する際、配線レイアウトを点対称および線対称とし、さらに配線に冗長部分を付加することにより４相の信号配線に付く寄生容量が互いにほぼ均等となるような配線レイアウトとなることを特徴とするレイアウト方法。
【請求項３】
請求項２記載のポリフェーズフィルタのレイアウト方法において、入力端子ａをコンデンサ２１の上部電極に接続した後、抵抗１１を介して出力端子Ａに接続し、入力端子ｂをコンデンサ２２の上部電極に接続した後、抵抗１２を介して出力端子Ｂに接続し、入力端子ｃをコンデンサ２３の上部電極に接続した後、抵抗１３を介して出力端子Ｃに接続し、
入力端子ｄをコンデンサ２４の上部電極に接続した後、抵抗１４を介して出力端子Ｄに接続し、前記上部電極に入力端子ａを接続したコンデンサ２１の下部電極を出力端子Ｄに接続し、その際出力端子Ａ〜Ｃ配線にクロスするような配線レイアウトとし、前記上部電極に入力端子ｂを接続したコンデンサ２２の下部電極を出力端子Ａに接続し、その際出力端子Ｂ〜Ｄの配線にクロスするよう出力端子Ｄの配線に冗長部分を付け加える配線レイアウトとし、前記上部電極に入力端子ｃを接続したコンデンサ２３の下部電極を出力端子Ｂに接続し、その際に配線に冗長部分を付け加えて出力端子Ａ、Ｃ、Ｄの配線とクロスするよな配線レイアウトとし、前記上部電極に入力端子ｄを接続したコンデンサ２４の下部電極を出力端子Ａに接続し、その際に配線に冗長部分を付け加えて出力端子Ａ、Ｂ、Ｄの配線とクロスするような配線レイアウトとし、以上の配線レイアウトが点対称および線対称となることを特徴とするレイアウト方法。
【請求項４】
請求項３記載のポリフェーズフィルタのレイアウト方法において、前記コンデンサ２１〜２４の上部電極および下部電極に接続される配線を入れ替えたことを特徴とするレイアウト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路装置のレイアウト方法に関するものであり、特にポリフェーズフィルタに関するものである。
【背景技術】
【０００２】
図２はポリフェーズフィルタの回路図である。ポリフェーズフィルタは同じ値を持つ４個の抵抗１１〜１４および同じ値を持つ４個のコンデンサ２１〜２４で構成され、２相信号から４相信号への変換や４相信号の位相誤差補正などに用いられる。フィルタのポール周波数は前記抵抗と前記コンデンサの積で決定されるため、前記抵抗および前記コンデンサ以外の寄生抵抗および寄生容量が付加されると、ポール周波数のずれが生じ、フィルタゲインの低下や位相誤差の発生といった特性劣化が生じる。図３、図４は従来のポリフェーズフィルタのレイアウト例である。従来のポリフェーズフィルタのレイアウトでは、前記抵抗１１〜１４および前記コンデンサ２１〜２４を一列に配置し、各素子を接続している。この際、入力端子ａからコンデンサ２４までの距離が遠いため、接続する配線が長くなる。ポリフェーズフィルタでは、各信号配線の配線長が異なると配線に生じる寄生成分に差が生じるため前記特性劣化を引き起こす。その特性劣化を防ぐため、入力端子ｂからコンデンサ２１および入力端子ｃからコンデンサ２２および入力端子ｄからコンデンサ２３へ接続する配線を故意に引き延ばして入力端子ａからコンデンサ２４へ接続する配線と配線長を合わせている（例えば、非特許文献１参照）。
【非特許文献１】ＩＥＥＥ  ＪＯＵＲＮＡＬ  ＯＦ  ＳＯＬＩＤ−ＳＴＡＴＥ  ＣＩＲＣＵＩＴＳ、Ｖｏｌ．３６、Ｎｏ．６、ＪＵＮＥ  ２００１、ｐｐ８７３〜ｐｐ８８６
【発明の開示】
【発明が解決しようとする課題】
【０００３】
図３、図４に示す従来のポリフェーズフィルタのレイアウトの場合、入力端子ａからコンデンサ２４へ接続するための配線の長さに合わせるため、入力端子ｂ、ｃ、ｄからコンデンサ２１、２２、２３へ接続する配線を何度も折り返してレイアウトしている。こうすることにより引き伸ばした配線に生じる配線抵抗および配線−基板間の寄生容量の値は４相で各々ほぼ等しくなるが、配線長が長くなってしまい寄生成分自体の値は増加してしまう。また入力端子ａからコンデンサ２４に接続する配線が入力端子ｂから抵抗１２に接続する配線および入力端子ｃから抵抗１３に接続する配線および入力端子ｄから抵抗１４に接続する配線の計３つの信号配線とクロスするが、入力端子ｂ〜ｄからコンデンサ２１〜２３へそれぞれ接続する配線は、入力端子ａからコンデンサ２４へ接続する配線としかクロスしないため、入力端子ａからコンデンサ２４に接続する配線のみ他の信号配線との寄生容量が付加されてしまい４相間での寄生成分のバランスがくずれてしまう。ポリフェーズフィルタにおいて、４相間での寄生成分のバランスが悪いと、各相でのポール周波数が異なってしまい、４相間でのゲインや位相に誤差が発生し特性劣化を引き起こす原因となる。さらに、使用周波数帯を変更するなどの事由で前記抵抗１１〜１４および前記コンデンサ２１〜２４の値を大きくするあるいは小さくするといった場合、従来のレイアウトでは該素子の周辺に配線が密集しているため、該素子の大きさを変更するまたは新たに素子を追加するといった変更が難しく、ポリフェーズフィルタのブロックサイズを大きくするといったレイアウトの再設計をする必要がある。その結果として配線長も長くなってしまう。ポリフェーズフィルタにおいて、使用周波数帯が高周波領域になると、フィルタを構成する抵抗およびコンデンサの値が小さくなっていくため、寄生成分の影響が大きくなる。したがって寄生成分を減らすことが重要となってくる。
【課題を解決するための手段】
【０００４】
本発明は、上記課題を解決するためのもので、半導体基板上に形成するポリフェーズフィルタのレイアウト方法において、同じ構造を有する抵抗４個および同じ構造を有するコンデンサ４個をそれぞれ２個ずつ対向するように配置し、前記コンデンサで前記抵抗を挟み込み線対称または点対称となるように配置したものである。前記抵抗１１〜１４および前記コンデンサ２１〜２４および入力端子ａ〜ｄおよび出力端子Ａ〜Ｄを接続する際の配線レイアウトを点対称および線対称とし、さらに配線に冗長部分を付加することにより４相の信号配線に付く寄生容量が互いにほぼ均等となるような配線レイアウトとなるようにしたものである。
【発明の効果】
【０００５】
本発明のポリフェーズフィルタは、上記レイアウトを有しており、前記抵抗１１〜１４および前記コンデンサ２１〜２４および入力端子ａ〜ｄおよび出力端子Ａ〜Ｄを接続する配線の配線長を従来レイアウトよりも短くすることができるため、配線抵抗および配線−基板間寄生容量といった寄生成分を低減することが出来る。また４相配線の長さおよび形状を揃えることができるため、４相配線に生じる寄生成分をほぼ等しくできる。さらに配線に冗長部分を付け加えることによって４相すべての信号配線が等しく他の信号線とクロスしているため、４相間でのバランスを崩すこともない。その上、前記抵抗１１〜１４および前記コンデンサ２１〜２４の値を大きくするあるいは小さくする場合にも該素子の上辺部および下辺部に配線がなく、素子サイズの変更や新たに素子を配置するのも容易である。以上のように、本発明により、寄生成分の影響を受けることの少ない高性能なポリフェーズフィルタを提供できる。
【発明を実施するための最良の形態】
【０００６】
以下、本発明の実施の形態を、図面を参照しながら説明する。図１は本発明の実施の形態の一例である。半導体基板上に形成するポリフェーズフィルタのレイアウト方法において、同じ構造を有する抵抗４個および同じ構造を有するコンデンサ４個をそれぞれ２個ずつ対向するように配置し、前記コンデンサで前記抵抗を挟み込み線対称となるように配置したものである。入力端子ａは前記コンデンサ２１の上部電極に接続した後、前記抵抗１１を介して出力端子Ａに接続する。入力端子ｂ〜ｄに関しても同様に、前記コンデンサ２２〜２４の上部電極に接続した後、前記抵抗１２〜１４を介して出力端子Ｂ〜Ｄに接続する。前記上部電極に入力端子ａを接続したコンデンサ２１の下部電極を出力端子Ｄに接続し、その際出力端子Ａ〜Ｃ配線にクロスするように配線レイアウトをする。前記上部電極に入力端子ｂを接続したコンデンサ２２の下部電極を出力端子Ａに接続し、その際出力端子Ｂ〜Ｄの配線にクロスするよう出力端子Ｄの配線に冗長部分を付け加えて配線レイアウトをする。前記上部電極に入力端子ｃを接続したコンデンサ２３の下部電極を出力端子Ｂに接続し、その際に配線に冗長部分を付け加えて出力端子Ａ、Ｃ、Ｄの配線とクロスするよう配線レイアウトをする。前記上部電極に入力端子ｄを接続したコンデンサ２４の下部電極を出力端子Ｃに接続し、その際に配線に冗長部分を付け加えて出力端子Ａ、Ｂ、Ｄの配線とクロスするよう配線レイアウトをする。以上の配線を接続する際は、配線レイアウトを点対称および線対称となるようにする。このようなレイアウトとすることにより前記抵抗１１〜１４および前記コンデンサ２１〜２４および入力端子ａ〜ｄおよび出力端子Ａ〜Ｄを接続する配線長を従来レイアウトよりも短くすることができ、配線抵抗および配線−基板間寄生容量を小さくすることが可能となる。また、接続配線の形状をほぼ揃えることが出来るため、均等に寄生容量が付加される。さらに４相の信号配線間に付く寄生容量も冗長部分を付加することによりほぼ均等となり、４相間のバランスをくずすことがない。前記抵抗１１〜１４および前記コンデンサ２１〜２４の値を大きくするあるいは小さくする場合にも、該素子の上辺部および下辺部に配線がないため、素子サイズの変更や新たに素子を配置するのも容易である。以上のように、本発明の実施の形態をとったレイアウトとすることにより、配線に生じる寄生成分の影響を受けることの少ないバランスのとれた高性能なポリフェーズフィルタを提供できる。
【産業上の利用可能性】
【０００７】
本発明のポリフェーズフィルタのレイアウトは、通信用半導体集積回路内の位相誤差補正回路や２相から４相への変換回路等として有用であり、特に高周波回路として使用した場合、本発明の効果が大きい。
【図面の簡単な説明】
【０００８】
【図１】本発明の一実施形態にかかるポリフェーズフィルタのレイアウト図
【図２】ポリフェーズフィルタの回路図
【図３】従来のポリフェーズフィルタのレイアウト図（１）
【図４】従来のポリフェーズフィルタのレイアウト図（２）
【符号の説明】
【０００９】
１１〜１４  抵抗
２１〜２４  コンデンサ
３１  第一層の配線
３２  第二層の配線
４１  コンタクト
ａ〜ｄ  入力端子
Ａ〜Ｄ  出力端子
【図１】
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【図２】
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【図３】
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【図４】
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