(57)【要約】 【課題】  本発明はアナログ前置回路に関するものである。【解決手段】  本発明の回路は、イメージセンサーから出力されたイメージ信号を相関二重サンプリングし、ｋ（＝ｍ＋ｎ、ｋ、ｍ、及びｎは自然数）ビットのゲイン制御信号の上位ｍビットに応答して全体ゲイン範囲を２ｍ段階に増幅する相関二重サンプラと、相関二重サンプラでサンプル増幅された信号をゲイン制御信号の下位ｎビットに応答して２ｍ個のサブゲイン範囲のそれぞれを２ｎ段階に増幅するプログラマブルゲイン増幅器を含む。従って、本発明では、アナログ信号を分割増幅することにより、回路構成を簡略化して集積回路の設計時、設置面積を減らすことができる。【選択図】    図１２
2005045786.tif 000002
【特許請求の範囲】
【請求項１】
アナログ入力信号をｋ（＝ｍ＋ｎ、ｋ、ｍ、及びｎは自然数）ビットのゲイン制御信号の上位ｍビットに応答して全体ゲイン範囲を２ｍ段階に増幅する第１増幅部と、
前記第１増幅部で増幅された信号を前記ゲイン制御信号の下位ｎビットに応答して２ｍ個のサブゲイン範囲のそれぞれを２ｎ段階に増幅する第２増幅部と、を具備して、
前記ゲイン制御信号に対する前記全体ゲイン範囲の特性が類似ログスケールであることを特徴とするアナログ増幅器。
【請求項２】
前記第１増幅部は、
Ｚ２は単位値、Ｚ１＝２（ｘ−１）（０≦ｘ≦２ｍ−１）である時、
Ｇ＝Ｚ１／Ｚ２のゲイン特性を有することを特徴とする請求項１記載のアナログ増幅器。
【請求項３】
前記第２増幅部は、
Ｚ１＝２（ｎ＋１）、Ｚ２＝２（ｎ＋１）−（ｘ＋１）（０≦ｘ≦２ｎ−１）である時、
Ｇ＝Ｚ１／Ｚ２のゲイン特性を有することを特徴とする請求項１記載のアナログ増幅器。
【請求項４】
アナログ入力信号をｋ（＝ｍ＋ｎ、ｋ、ｍ、及びｎは自然数）ビットのゲイン制御信号の上位ｍビットに応答して全体ゲイン範囲を２ｍ段階に増幅する段階と、
前記増幅された信号を前記ゲイン制御信号の下位ｎビットに応答して２ｍ個のサブゲイン範囲のそれぞれを２ｎ段階に増幅する段階と、を具備し、
前記ゲイン制御信号に対する前記全体ゲイン範囲の特性が類似ログスケールであることを特徴とする増幅方法。
【請求項５】
前記第１増幅段階は、
Ｚ２は単位値、Ｚ１＝２（ｘ−１）（０≦ｘ≦２ｍ−１）である時、
Ｇ＝Ｚ１／Ｚ２のゲイン特性を有することを特徴とする請求項４記載の増幅方法。
【請求項６】
前記第２増幅段階は、
Ｚ１＝２（ｎ＋１）、Ｚ２＝２（ｎ＋１）−（ｙ＋１）（０≦ｙ≦２ｎ−１）である時、
Ｇ＝Ｚ１／Ｚ２のゲイン特性を有することを特徴とする請求項４記載の増幅方法。
【請求項７】
イメージセンサーから出力されたイメージ信号を相関二重サンプリングし、ｋ（＝ｍ＋ｎ、ｋ、ｍ、及びｎは自然数）ビットのゲイン制御信号の上位ｍビットに応答して全体ゲイン範囲を２ｍ段階に増幅する相関二重サンプラと、
前記相関二重サンプラでサンプル増幅された信号を前記ゲイン制御信号の下位ｎビットに応答して２ｍ個のサブゲイン範囲を２ｎ段階に増幅するプログラマブルゲイン増幅器と、を具備したことを特徴とするアナログ前置回路。
【請求項８】
前記相関二重サンプラは、一つの演算増幅器で構成されたことを特徴とする請求項７記載のアナログ前置回路。
【請求項９】
前記相関二重サンプラは、
反転及び非反転入力端子と、反転及び非反転出力端子とを有する演算増幅器と、
前記反転入力端子と第１ノードとの間に連結され、前記ｍビットに応答して２ｍ段階に値が可変される第１インピーダンス素子と、
第１サンプリングクロックに応答して前記第１ノードに前記イメージ信号の基準入力信号をサンプリングするための第１サンプリングスイッチと、
第２サンプリングクロックに応答して前記第１ノードに前記イメージ信号の映像信号をサンプリングするための第２サンプリングスイッチと、
前記反転入力端子と前記非反転出力端子との間に連結されて単位インピーダンス値を有する第２インピーダンス素子と、
前記第２サンプリングクロックに応答して前記第２インピーダンス素子に直列で連結された第３サンプリングスイッチと、
前記非反転入力端子と第２ノードとの間に連結されて前記ｍビットに応答して２ｍ段階に値が可変される第３インピーダンス素子と、
前記第１サンプリングクロックに応答して前記第２ノードに第１レベル基準信号をサンプリングするための第４サンプリングスイッチと、
前記第２サンプリングクロックに応答して前記第２ノードにフィードバック信号をサンプリングするための第５サンプリングスイッチと、
前記非反転入力端子と前記反転出力端子との間に連結されて単位インピーダンス値を有する第４インピーダンス素子と、
前記第２サンプリングクロックに応答して前記第４インピーダンス素子に直列で連結された第６サンプリングスイッチと、を具備したことを特徴とする請求項８記載のアナログ前置回路。
【請求項１０】
前記第２サンプリングクロックは、前記第１サンプリングクロックとアクティブ区間とが互いにオーバーラップされないことを特徴とする請求項９記載のアナログ前置回路。
【請求項１１】
前記第１乃至第４インピーダンス素子は、キャパシタであることを特徴とする請求項９記載のアナログ前置回路。
【請求項１２】
前記第１及び第３インピーダンス素子は、Ｚ＝２（ｘ−１）（０≦ｘ≦２ｍ−１）に可変されることを特徴とする請求項１１記載のアナログ前置回路。
【請求項１３】
前記相関二重サンプラは、
前記サンプリングされた映像信号のレベルをシフトするためのレベルシフターを更に具備することを特徴とする請求項９記載のアナログ前置回路。
【請求項１４】
前記レベルシフターは、
前記第２インピーダンス素子と前記第３サンプリングスイッチとの間の第３ノードに、
前記第１サンプリングクロックに応答して前記第１レベル基準信号を結合するための第７サンプリングスイッチと、
前記第１サンプリングクロックに応答して第２レベル基準信号を結合するための第８サンプリングスイッチと、
前記第１サンプリングクロックに応答して第３レベル基準信号を結合するための第９サンプリングスイッチとが共通に連結され、
前記第４インピーダンスと前記第６サンプリングスイッチとの間の第４ノードに、
前記第１サンプリングクロックに応答して前記第１レベル基準信号を結合するための第１０サンプリングスイッチと、
前記第１サンプリングクロックに応答して第２レベル基準信号を結合するための第１１サンプリングスイッチと、
前記第１サンプリングクロックに応答して第３レベル基準信号を結合するための第１２サンプリングスイッチとが共通に連結されたことを特徴とする請求項１３記載のアナログ前置回路。
【請求項１５】
前記第１レベルは低レベルであり、前記第２レベルは中レベルであり、前記第３レベルは高レベルであることを特徴とする請求項１４記載のアナログ前置回路。
【請求項１６】
前記プログラマブルゲイン増幅器は、
反転及び非反転入力端子と、反転及び非反転出力端子とを有する演算増幅器と、
前記相関二重サンプラの非反転出力端子に連結された第１端子と、前記演算増幅器の非反転出力端子に連結された第２端子と、基準信号に連結された第３端子とを含み、第２サンプリングクロック及び前記下位ｎビットに応答して前記第１乃至第３端子を共通端子にスイッチングする２（ｎ＋１）個の第１スイッチアレーと、
前記反転入力端子と前記第１スイッチアレーの各共通端子との間に連結された２（ｎ＋１）個の第１インピーダンス素子と、
前記相関二重サンプラの反転出力端子に連結された第４端子と、前記演算増幅器の非反転出力端子に連結された第５端子と、前記基準信号に連結された第６端子とを含み、第２サンプリングクロック及び前記下位ｎビットに応答して前記第４乃至第６端子を共通端子にスイッチングする２（ｎ＋１）個の第２スイッチアレーと、
前記非反転入力端子と前記第２スイッチングアレーの各共通端子との間に連結された２（ｎ＋１）個の第２インピーダンス素子と、を具備することを特徴とする請求項８記載のアナログ前置回路。
【請求項１７】
前記第１及び第２インピーダンス素子のそれぞれは、単位値を有するキャパシタであることを特徴とする請求項１６記載のアナログ前置回路。
【請求項１８】
前記プログラマブルゲイン増幅器は、
Ｚ２＝２（ｎ＋１）、Ｚ１＝２（ｎ＋１）−（ｙ＋１）（０≦ｙ≦２ｎ−１）である時、
Ｇ＝Ｚ２／Ｚ１のゲイン特性を有することを特徴とする請求項１７記載のアナログ前置回路。
【請求項１９】
前記第１及び第２サンプリングクロックは、オーバーラップ禁止回路を通じて発生され、前記オーバーラップ禁止回路は、
第１クロック信号をバッファリングする第１入力バッファーと、
第２クロック信号をバッファリングする第２入力バッファーと、
前記バッファリング第１クロック信号と第１フィードバック信号を組合する第１ロジック回路と、
前記バッファリング第２クロック信号と第２フィードバック信号を組合する第２ロジック回路と、
前記第１ロジック回路の出力信号を遅延させて前記第２フィードバック信号を発生する第１遅延器と、
前記第２ロジック回路の出力信号を遅延させて前記第１フィードバック信号を発生する第２遅延器と、
前記第２フィードバック信号をバッファリングして第１サンプリングクロックを発生する第１出力バッファーと、
前記第１フィードバック信号をバッファリングして第２サンプリングクロックを発生する第２出力バッファーと、を具備することを特徴とする請求項９記載のアナログ前置回路。
【請求項２０】
前記第１サンプリングクロックは、前記第２フィードバック信号と位相が反対であり、前記第２サンプリングクロックは、前記第１フィードバック信号と位相が反対であることを特徴とする請求項１９記載のアナログ前置回路。
【請求項２１】
イメージセンサーから出力されたイメージ信号を相関二重サンプリングし、ｋ（＝ｍ＋ｎ、ｋ、ｍ、及びｎは自然数）ビットのゲイン制御信号の上位ｍビットに応答して全体ゲイン範囲を２ｍ段階に増幅する相関二重サンプラと、
前記相関二重サンプラでサンプル増幅された信号を前記ゲイン制御信号の下位ｎビットに応答して２ｍ個のサブゲイン範囲を２ｎ段階に増幅するプログラマブルゲイン増幅器と、
前記プログラマブルゲイン増幅器から提供された信号をデジタルデータ信号にデジタイジングするアナログデジタル変換機と、を具備することを特徴とするアナログフロントエンド回路。
【請求項２２】
前記回路は、前記相関二重サンプラにオフセット補正信号を提供するためのデジタルアナログ変換機を更に具備することを特徴とする請求項２１記載のアナログフロントエンド回路。
【請求項２３】
前記回路は、前記相関二重サンプラの前記イメージ信号入力端子をリセット周期時、クランピングするためのクランプ部を更に具備したことを特徴とする請求項２１記載のアナログフロントエンド回路。
【請求項２４】
前記回路は、前記相関二重サンプラのフルスケールレベルシフティングのための低レベル、中レベル、及び高レベル基準信号をそれぞれ発生する基準信号発生器を更に具備することを特徴とする請求項２１記載のアナログフロントエンド回路。
【請求項２５】
前記回路は、前記相関二重サンプラの第１及び第２サンプリングクロックが互いにオーバーラップされることを禁止するためのクロック発生器を含むことを特徴とする請求項２１記載のアナログフロントエンド回路。
【請求項２６】
前記回路は、外部から提供された前記相関二重サンプラ及びプログラマブルゲイン増幅器のゲイン調整値、相関二重サンプラのフルスケール調整値、オフセット調整値、及び入力クランピングレベル調整値を保存し、これを各部に提供する制御部を含むことを特徴とする請求項２１記載のアナログフロントエンド回路。
【請求項２７】
前記ゲイン制御信号は、６ビット乃至１０ビットのうち、いずれか一つであることを特徴とする請求項２１記載のアナログフロントエンド回路。
【請求項２８】
前記ゲイン制御信号は８ビットであり、ｍは２ビット、ｎは６ビットであることを特徴とする請求項２１記載のアナログフロントエンド回路。
【請求項２９】
カラーイメージセンサーからそれぞれ出力された複数のカラーイメージ信号のそれぞれを相関二重サンプリングし、ｋ（＝ｍ＋ｎ、ｋ、ｍ、及びｎは自然数）ビットのゲイン制御信号の上位ｍビットに応答して全体ゲイン範囲を２ｍ段階に増幅する複数の相関二重サンプラと、
前記複数の相関二重サンプラでそれぞれサンプル増幅された信号を前記ゲイン制御信号の下位ｎビットに応答して２ｍ 個のサブゲイン範囲のそれぞれを２ｎ段階に増幅する複数のプログラマブルゲイン増幅器と、
前記複数のプログラマブルゲイン増幅器からそれぞれ出力された信号をマルチプレクシングするマルチプレクサと、
前記マルチプレクサから提供されたマルチプレクシングされた信号をデジタルデータ信号にデジタイジングするアナログデジタル変換機と、を具備することを特徴とするアナログフロントエンド回路。
【請求項３０】
被写体から反射された光をピックアップしてイメージ信号を出力するイメージセンサーと、
前記イメージセンサーから出力されたイメージ信号を相関二重サンプリングして、ｋ（＝ｍ＋ｎ、ｋ、ｍ、及びｎは自然数）ビットのゲイン制御信号の上位ｍビットに応答して全体ゲイン範囲を２ｍ段階に増幅し、前記サンプル増幅された信号を前記ゲイン制御信号の下位ｎビットに応答して２ｍ個のサブゲイン範囲のそれぞれを２ｎ段階に増幅し、増幅された信号をデジタルデータ信号にデジタイジングするアナログフロントエンド回路と、
前記デジタルデータをデジタル映像処理するデジタル映像処理機と、
前記各部にタイミング信号を提供するタイミング制御器と、
前記各部を制御する制御部と、を具備することを特徴とするイメージピックアップ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ増幅器及び増幅方法とこれを用いたアナログ処理回路及びイメージピックアップ回路に関し、特に、イメージセンサーからピックアップされたイメージ信号をデジタル信号に変換するためのアナログフロントエンド（ＡＦＥ：ａｎａｌｏｇ  ｆｒｏｎｔ  ｅｎｄ）で改善された類似ログスケールゲイン特性を有する増幅器に関するものである。
【背景技術】
【０００２】
最近、半導体技術が発展して電気電子製品の軽薄短小化とデジタル化が急速に進行している。特に、アナログシステムとデジタルシステムのオンチップ（ｏｎ−ｃｈｉｐ）化技術が普遍化されるにつれて、更に加速化されている。
【０００３】
このようなシステムオンチップ（ＳＯＣ：ｓｙｓｔｅｍ  ｏｎ  ｃｈｉｐ）技術では、外部のアナログ信号を入力して、システム内部で、デジタル信号で処理するために、外部入力端子とデジタル信号処理部との間をインタフェーシングするアナログフロントエンド部を含む。
【０００４】
図１を参照すると、一般的にＡＦＥ部１０は、アナログ入力信号１２を増幅する入力増幅器１４と、増幅された信号をデジタル信号２０に変換させるアナログデジタル変換機（ＡＤＣ）１８を含む。ここで、入力増幅器１４は、多様な入力特性に適応するために、ゲイン調節が可能なプログラマブルゲイン増幅器（ＰＧＡ：ｐｒｏｇｒａｍｍａｂｌｅ  ｇａｉｎ  ａｍｐｌｉｆｉｅｒ）を用いる。
【０００５】
ＰＧＡ１４は、通常的に演算増幅器と利得調整用抵抗アレー又はキャパシタアレーを含む。外部ゲイン制御信号１６に応答して、抵抗アレー又はキャパシタアレーのスイッチング組合をプログラミングすることにより、演算増幅器のゲインをプログラムする。
【０００６】
このようなＡＦＥ回路において、設計時に最も複雑で処理速度に影響を及ぼす部分が、ＰＧＡブロックである。ＰＧＡの集積回路の設計時、ＣＭＯＳ方式ではキャパシタの比率を用いたゲインプログラムを具現している。通常的に、ゲイン調整値は６ビット及び８ビットを用いる。
【０００７】
ＡＦＥ回路において、ＰＧＡを駆動する信号は、前端に設置された相関二重サンプル器（ＣＤＳ：ｃｏｒｒｅｌａｔｅｄ  ｄｏｕｂｌｅ  ｓａｍｐｌｅ）から供給される。ＰＧＡのゲイン特性が線形的でゲインが高い場合には、ＰＧＡ入力キャパシタの値が最も大きくなる。従って、ＰＧＡの入力キャパシタの負荷が最も大きい場合の負荷条件を基準でＣＤＳを構成しなければならないので、ＣＤＳのサイズが大きくなり、処理速度も制限される問題点がある。
【０００８】
このような問題を解決するために、ＰＧＡのゲイン特性を線形的にではなく、ログスケール方式で設計することがサイズ及び処理速度面で線形方式に対して有利である。
【０００９】
しかし、完全ログスケールを具現するためには、利得調整用キャパシタの比率を小数点以下の値まで設計しなければならないが、これは集積回路の工程上、具現が非常に困難である。従って、ＡＦＥ集積回路チップを製作する製造会社は、単位キャパシタの組合でログスケールに近似的な類似ログスケール方式で具現している。
【００１０】
類似ログスケールとは、ログスケール上でゲイン制御信号に対するゲイン特性が完全線形的ではないが、近似な特性を有することを言う。
【００１１】
デジタルカメラ、デジタルスキャナーのように、イメージセンサー、例えば、ＣＣＤ（ｃｈａｒｇｅ  ｃｏｕｐｌｅｄ  ｄｅｖｉｃｅ）又はＣＩＳ（ｃｍｏｓ  ｉｍａｇｅ  ｓｅｎｓｏｒ）からピックアップされたイメージ信号を入力して処理する映像処理用ＡＦＥ回路３０は、図２に示したように、ＰＧＡ１４及びＡＤＣ１８以外にＰＧＡ１４前端にＣＤＳ１３を更に含む。
【００１２】
従来の映像処理用ＡＦＥ集積回路チップとしては、ＨＯＬＴＥＸ社のＨＴ８２Ｖ２６（１６ビットＣＣＤ／ＣＩＳアナログ信号プロセッサ）、ＷＯＬＦＳＯＮ社のＷＭ８１９６（１６ビットＣＩＳ／ＣＣＤ  ＡＦＥ／Ｄｉｇｉｔｉｓｅｒ）、ＥＸＡＲ社のＸＲＤ９８Ｌ５９（ＣＣＤイメージデジタイザー）等が紹介されている。
【００１３】
ＣＤＳ１３は、入力信号の映像基準レベル信号と映像信号をそれぞれ順次にサンプリングして、その差信号をＰＧＡ１４に提供する。
【００１４】
従って、一般的な従来の映像処理用ＡＦＥ部３０のＣＤＳ１３は、図３に示したように、シングルエンド増幅器１３−１と差動増幅器１３−２の２段カスケイド（ＣＡＳＣＡＤＥ）連結構成をとる。このような従来のＣＤＳは、特許文献１、特許文献２等に開示されている。
【００１５】
従って、従来の映像処理用ＡＦＥ部の回路構成が複雑であり、ＰＧＡのゲイン制御範囲の増加によってゲイン制御用素子アレーの数も増加されるので、ＡＦＥチップでＰＧＡが占める面積が増加されてＶＬＳＩ設計を困難にする。
【特許文献１】特開平１４−５７９４５号公報
【特許文献２】韓国公開特許２００２−３８０４７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
本発明の目的は、前述した従来技術の問題点を解決するために、より近似的なログスケール特性を有する改善されたアナログ増幅器及び増幅方法を提供することにある。
【００１７】
本発明の他の目的は、ＣＤＳとＰＧＡで全体ゲイン調節を分割することにより、回路構成を簡略化して、チップ所要面積を減少させることができる改善されたアナログ前置回路を提供することにある。
【００１８】
本発明の他の目的は、映像信号をＣＤＳでフルスケールにレベルシフトが可能なアナログ前置回路を提供することにある。
【００１９】
本発明の他の目的は、サイズ及び処理速度を改善したアナログフロントエンド回路を提供することにある。
【００２０】
本発明の他の目的は、信号処理特性が改善されたイメージピックアップ回路を提供することにある。
【課題を解決するための手段】
【００２１】
前記目的を達成するために、本発明の増幅器は、アナログ入力信号をｋ（＝ｍ＋ｎ、ｋ、ｍ、及びｎは自然数）ビットのゲイン制御信号の上位ｍビットに応答して全体ゲイン範囲を２ｍ段階に増幅する第１増幅部と、第１増幅部で増幅された信号を前記ゲイン制御信号の下位ｎビットに応答して２ｍ個のサブゲイン範囲のそれぞれを２ｎ段階に増幅する第２増幅部と、を具備する。従って、本発明においては、制御値に対する全体ゲイン特性が完全ログスケールに近接した類似ログスケール特性を有する。
【００２２】
本発明の増幅器における第１増幅部は、Ｚ２は単位値、Ｚ１＝２（ｘ−１）（０≦ｘ≦２ｍ−１）である時、Ｇ＝Ｚ１／Ｚ２のゲイン特性を有するように構成する。又、第２増幅部は、Ｚ１＝２（ｎ＋１）、Ｚ２＝２（ｎ＋１）−（ｘ＋１）（０≦ｘ≦２ｎ−１）である時、Ｇ＝Ｚ１／Ｚ２のゲイン特性を有するように構成する。
【００２３】
本発明の増幅方法は、アナログ入力信号をｋ（＝ｍ＋ｎ、ｋ、ｍ、及びｎは自然数）ビットのゲイン制御信号の上位ｍビットに応答して全体ゲイン範囲を２ｍ段階に増幅し、前記増幅された信号を前記ゲイン制御信号の下位ｎビットに応答して２ｍ個のサブゲイン範囲のそれぞれを２ｎ段階に増幅する。
【００２４】
本発明の他の目的を達成するためのアナログ前置回路は、イメージセンサーから出力されたイメージ信号を相関二重サンプリングし、ｋ（＝ｍ＋ｎ、ｋ、ｍ、及びｎは自然数）ビットのゲイン制御信号の上位ｍビットに応答して全体ゲイン範囲を２ｍ段階に増幅する相関二重サンプラと、前記相関二重サンプラでサンプル増幅された信号を前記ゲイン制御信号の下位ｎビットに応答して２ｍ個のサブゲイン範囲を２ｎ段階に増幅するプログラマブルゲイン増幅器と、を具備する。
【００２５】
本発明でアナログ前置回路（ＡＰＰ：ａｎａｌｏｇ  ｐｒｅ−ｐｒｏｃｅｓｓｉｎｇ  ｃｉｒｃｕｉｔｓ）とは、アナログ信号をデジタルデータ信号にデジタイジングするための適切なサイズの信号に変換するために、アナログ入力端子とアナログデジタル変換機との間に配置されて、入力されたアナログ信号をサンプリングして増幅する回路を言う。
【００２６】
アナログフロントエンド回路（ＡＦＥ：ａｎａｌｏｇ  ｆｒｏｎｔ  ｅｎｄ）とは、アナログ信号をデジタル信号処理するためのデジタルシステムでアナログ信号をデジタイジングするためのブロックであって、アナログ前置回路とアナログデジタル変換機を一つのチップ上に集積化させた回路を言う。
【００２７】
本発明において、相関二重サンプラは一つの演算増幅器で構成される。相関二重サンプラは、反転及び非反転入力端子と、反転及び非反転出力端子とを有する演算増幅器と、前記反転入力端子と第１ノードとの間に連結され、前記ｍビットに応答して２ｍ段階に値が可変される第１インピーダンス素子と、第１サンプリングクロックに応答して前記第１ノードに前記イメージ信号の基準入力信号をサンプリングするための第１サンプリングスイッチと、第２サンプリングクロックに応答して前記第１ノードに前記イメージ信号の映像信号をサンプリングするための第２サンプリングスイッチと、前記反転入力端子と前記非反転出力端子との間に連結されて単位インピーダンス値を有する第２インピーダンス素子と、前記第２サンプリングクロックに応答して前記第２インピーダンス素子に直列で連結された第３サンプリングスイッチと、を含む。
【００２８】
本発明において、サンプリングスイッチはトランジスタで構成し、インピーダンス素子はＣＭＯＳ方式でキャパシタで構成することが好ましい。
【００２９】
又、相関二重サンプラは、前記非反転入力端子と第２ノードとの間に連結されて前記ｍビットに応答して２ｍ段階に値が可変される第３インピーダンス素子と、前記第１サンプリングクロックに応答して前記第２ノードに第１レベル基準信号をサンプリングするための第４サンプリングスイッチと、前記第２サンプリングクロックに応答して前記第２ノードにフィードバック信号をサンプリングするための第５サンプリングスイッチと、前記非反転入力端子と前記反転出力端子との間に連結されて単位インピーダンス値を有する第４インピーダンス素子と、前記第２サンプリングクロックに応答して前記第４インピーダンス素子に直列で連結された第６サンプリングスイッチと、を含む。
【００３０】
本発明の第１及び第２サンプリングクロックは、アクティブ区間が必然的に互いにオーバーラップされないように構成する。
【００３１】
本発明において、第２及び第４インピーダンス素子は、単位キャパシタで構成することが好ましく、第１及び第３インピーダンス素子は、Ｚ＝２（ｘ−１）（０≦ｘ≦２ｍ−１）に可変制御される。
【００３２】
本発明の相関二重サンプラは、サンプリングされた映像信号のレベルをシフトするためのレベルシフターを更に具備する。レベルシフターは、前記第２インピーダンス素子と前記第３サンプリングスイッチとの間の第３ノードに、前記第１サンプリングクロックに応答して前記第１レベル基準信号を結合するための第７サンプリングスイッチと、前記第１サンプリングクロックに応答して第２レベル基準信号を結合するための第８サンプリングスイッチと、前記第１サンプリングクロックに応答して第３レベル基準信号を結合するための第９サンプリングスイッチとが共通に連結される。又、レベルシフターは、前記第４インピーダンス素子と前記第６サンプリングスイッチとの間の第４ノードに、前記第１サンプリングクロックに応答して前記第１レベル基準信号を結合するための第１０サンプリングスイッチと、前記第１サンプリングクロックに応答して第２レベル基準信号を結合するための第１１サンプリングスイッチと、前記第１サンプリングクロックに応答して第３レベル基準信号を結合するための第１２サンプリングスイッチとが共通に連結される。ここで、第１レベルは低レベル、例えば、ブラックレベルであり、前記第２レベルは中レベル、例えば、共通レベルであり、前記第３レベルは高レベル、例えば、ホワイトレベルで構成する。
【００３３】
本発明でプログラマブルゲイン増幅器は、反転及び非反転入力端子と、反転及び非反転出力端子とを有する演算増幅器と、前記相関二重サンプラの非反転出力端子に連結された第１端子と、前記演算増幅器の非反転出力端子に連結された第２端子と、中レベル基準信号に連結された第３端子とを含み、前記第２サンプリングクロック及び前記下位ｎビットに応答して前記第１乃至第３端子を固定端子にスイッチングする２（ｎ＋１）個の第１スイッチアレーと、前記反転入力端子と前記第１スイッチアレーの各固定端子との間に連結された２（ｎ＋１）個の第１インピーダンス素子と、前記相関二重サンプラの反転出力端子に連結された第１端子と、前記演算増幅器の反転出力端子に連結された第２端子と、前記中レベル基準信号に連結された第３端子とを含み、第２サンプリングクロック及び前記下位ｎビットに応答して前記第１乃至第３端子を固定端子にスイッチングする２（ｎ＋１）個の第２スイッチアレーと、前記非反転入力端子と前記第２スイッチングアレーの各固定端子との間に連結された２（ｎ＋１）個の第２インピーダンス素子と、を含む。
【００３４】
第１及び第２インピーダンス素子のそれぞれは、単位キャパシタで構成する。プログラマブルゲイン増幅器は、Ｚ２＝２（ｎ＋１）、Ｚ１＝２（ｎ＋１）−（ｙ＋１）（０≦ｙ≦２ｎ−１）である時、Ｇ＝Ｚ２／Ｚ１のゲイン特性を有する。
【００３５】
本発明において、第１及び第２サンプリングクロックは、オーバーラップ禁止回路を通じて発生され、前記オーバーラップ禁止回路は、第１クロック信号をバッファリングする第１入力バッファーと、第２クロック信号をバッファリングする第２入力バッファーと、  前記バッファリング第１クロック信号と第１フィードバック信号を組合わせる第１ロジック回路と、前記バッファリング第２クロック信号と第２フィードバック信号を組合わせる第２ロジック回路と、前記第１ロジック回路の出力信号を遅延させて前記第２フィードバック信号を発生する第１遅延器と、前記第２ロジック回路の出力信号を遅延させて前記第１フィードバック信号を発生する第２遅延器と、前記第２フィードバック信号をバッファリングして第１サンプリングクロックを発生する第１出力バッファーと、前記第１フィードバック信号をバッファリングして第２サンプリングクロックを発生する第２出力バッファーと、を含む。ここで、第１サンプリングクロックは、第２フィードバック信号と位相が反対であり、第２サンプリングクロックは、第１フィードバック信号と位相が反対である。
【００３６】
本発明において、アナログフロントエンド回路は、イメージセンサーから出力されたイメージ信号を相関二重サンプリングし、ｋ（＝ｍ＋ｎ、ｋ、ｍ、及びｎは自然数）ビットのゲイン制御信号の上位ｍビットに応答して全体ゲイン範囲を２ｍ段階に増幅する相関二重サンプラと、前記相関二重サンプラでサンプル増幅された信号を前記ゲイン制御信号の下位ｎビットに応答して２ｍ個のサブゲイン範囲を２ｎ段階に増幅するプログラマブルゲイン増幅器と、前記プログラマブルゲイン増幅器から提供された信号をデジタルデータ信号にデジタイジングするアナログデジタル変換機と、を含む。
【００３７】
本発明において、ｋは６〜１０が好ましく、８が最も好ましい。８である場合、ｍは２であり、ｎは６が好ましい。
【００３８】
本発明でＡＦＥ回路は、相関二重サンプラにオフセット補正信号を提供するためのデジタルアナログ変換機、相関二重サンプラの前記イメージ信号入力端子をリセット周期時、クランピングするためのクランプ部、相関二重サンプラのフルスケールレベルシフティングのために低レベル、中レベル、及び高レベル基準信号をそれぞれ発生する基準信号発生器、相関二重サンプラの第１及び第２サンプリングクロックが互いにオーバーラップされることを禁止するためのクロック発生器、外部から提供された前記相関二重サンプラ及びプログラマブルゲイン増幅器のゲイン調整値、相関二重サンプラのフルスケール調整値、オフセット調整値、及び入力クランピングレベル調整値を保存して、これを各部に提供する制御部を含む。
【００３９】
本発明で３チャンネルＡＦＥは、カラーイメージセンサーからそれぞれ出力された複数のカラーイメージ信号のそれぞれを相関二重サンプリングして、ｋ（＝ｍ＋ｎ、ｋ、ｍ、及びｎは自然数）ビットのゲイン制御信号の上位ｍビットに応答して、全体ゲイン範囲を２ｍ段階に増幅する複数の相関二重サンプラと、複数の相関二重サンプラでそれぞれサンプル増幅された信号を前記ゲイン制御信号の下位ｎビットに応答して２ｍ個のサブゲイン範囲のそれぞれを２ｎ段階に増幅する複数のプログラマブルゲイン増幅器と、複数のプログラマブルゲイン増幅器からそれぞれ出力された信号をマルチプレクシングするマルチプレクサと、マルチプレクサから提供されたマルチプレクシングされた信号をデジタルデータ信号にデジタイジングするアナログデジタル変換機を含む。
【００４０】
本発明において、イメージピックアップ回路は、被写体から反射された光をピックアップしてイメージ信号を出力するイメージセンサーと、イメージセンサーから出力されたイメージ信号を相関二重サンプリングし、ｋ（＝ｍ＋ｎ、ｋ、ｍ、及びｎは自然数）ビットのゲイン制御信号の上位ｍビットに応答して、全体ゲイン範囲を２ｍ段階に増幅し、前記サンプル増幅された信号を前記ゲイン制御信号の下位ｎビットに応答して、２ｍ個のサブゲイン範囲のそれぞれを２ｎ段階に増幅し、増幅された信号をデジタルデータ信号にデジタイジングするアナログフロントエンド回路と、前記デジタルデータをデジタル映像処理するデジタル映像処理機と、前記各部にタイミング信号を提供するタイミング制御器と、前記各部を制御する制御部を含む。
【発明を実施するための最良の形態】
【００４１】
以下では、添付図面を参照して本発明の好ましい実施例を具体的に説明する。
【００４２】
＜実施例＞
改善された類似ログスケールプログラマブルゲイン特性を有するアナログ増幅器
図４を参照すると、本発明のアナログ増幅器は、２つの増幅部４０、４２を従属２段で連結する。４ビットのゲイン制御信号のうち、上位２ビットは増幅部４０に提供し、下位２ビットは増幅部４２に提供する。
【００４３】
図５を参照すると、増幅部４０は、反転及び非反転入力端子と、反転及び非反転出力端子を有する演算増幅器ＯＰ１と、インピーダンス素子Ｚ１〜Ｚ４、スイッチ制御器ＳＣ１を含む。ここで、インピーダンス素子Ｚ１〜Ｚ４は、キャパシタで構成する。入力端子Ｘ１と演算増幅器ＯＰ１の反転入力端子との間にインピーダンス素子Ｚ１が連結され、入力端子Ｘ２と非反転入力端子との間にインピーダンス素子Ｚ３が連結される。反転入力端子と非反転出力端子Ｙ１との間にインピーダンス素子Ｚ２が連結され、非反転入力端子と反転出力端子Ｙ２との間にインピーダンス素子Ｚ４が連結される。
【００４４】
インピーダンス素子Ｚ１、Ｚ３は、それぞれ値が０.５、１、２、４の値を有する４つの並列キャパシタを含む。各キャパシタは、スイッチＳＷ１〜ＳＷ４によって並列接続の可否が決定される。スイッチＳＷ１〜ＳＷ４は、上位２ビットに応答して４つのスイッチ駆動信号を発生するスイッチ制御器ＳＣ１によりスイッチングされる。従って、スイッチ制御器ＳＣ１によりインピーダンス素子Ｚ１、Ｚ３は、インピーダンス値が同様に０.５、１、２、４に可変される。インピーダンス素子Ｚ２、Ｚ４は、固定された単位インピーダンス値、即ち、１の値を有する。
【００４５】
従って、増幅部４０は、Ｚ１＝２（ｘ−１）（０≦ｘ≦３）、Ｚ２は単位値である時、図７に示したように、制御値が０、１、２、３に変化されると、ゲイン値は０.５、１、２、４に指数関数的に増加する。
【００４６】
図６を参照すると、増幅部４２は、反転及び非反転入力端子と、反転及び非反転出力端子を有する演算増幅器ＯＰ２と、インピーダンス素子Ｚ５〜Ｚ８を含む。ここで、インピーダンス素子Ｚ５〜Ｚ８は、キャパシタで構成する。入力端子Ｘ３と演算増幅器ＯＰ２の反転入力端子との間にインピーダンス素子Ｚ５が連結され、入力端子Ｘ４と非反転入力端子との間にインピーダンス素子Ｚ７が連結される。反転入力端子と非反転出力端子Ｙ３との間にインピーダンス素子Ｚ６が連結され、非反転入力端子と反転出力端子Ｙ４との間にインピーダンス素子Ｚ８が連結される。
【００４７】
インピーダンス素子Ｚ５、Ｚ７は、単位値に対して８倍大きいキャパシタで構成し、インピーダンス素子Ｚ６、Ｚ８は、それぞれ７、６、５、４の値を有する４つの並列キャパシタで構成する。各キャパシタは、スイッチＳＷ５〜ＳＷ８により並列接続の可否が決定される。スイッチＳＷ５〜ＳＷ８は、下位２ビットに応答して４つのスイッチ駆動信号を発生するスイッチ制御器ＳＣ２によりスイッチングされる。従って、スイッチ制御器ＳＣ２によりインピーダンス素子Ｚ６、Ｚ８は、インピーダンス値を同様に７、６、５、４に可変される。
【００４８】
従って、増幅部４２は、Ｚ５＝８、Ｚ６＝２（ｎ＋１）−（ｙ＋１）（０≦ｙ≦３）である時、図８に示したように、８／７、８／６、８／５、８／４のように指数関数的に増加する。
【００４９】
即ち、増幅部４０は４段階に増幅し、増幅部４２は増幅部４０の増幅段階の各ステップの区間内で更に４段階に増幅する。
【００５０】
従って、増幅器全体の利得は、カスケイドで連結された２つの増幅部４０、４２の各ゲインを掛けた値で示される。従って、４ビットの制御値が０から１５までに変化される時、全体利得は図９に示したように、電圧比率では０.５７から８まで指数関数的に増加し（図９の実線）、ログスケールではほぼ線形的に増加する（図９の点線）。これを整理すると、表１のようである。
【００５１】
【表１】
2005045786.tif 000003
【００５２】
全体的に本発明の増幅器は、ログスケール上ではほぼ線形的に変化してログ関数にほぼ近似することになる。
【００５３】
又、２段に分割して増幅することにより、全体増幅器で用いられるキャパシタの個数も大幅減少される。例えば、一つの増幅器で増幅部４２のように構成して１６段階でゲインを調節するためには、単位キャパシタＣの個数として換算すると、総２７２（＝（１６＋１５＋１４＋１３＋．．．＋２＋１）×２）個のキャパシタが所要される。しかし、本発明の場合には、総７７（＝（（０.５＋１＋２＋４＋１）×２）＋（（８＋７＋６＋５＋４）×２））個のキャパシタのみが所要される。のみならず、スイッチ個数が３２個必要であるが、本発明では１６個のみが所要される。従って、本発明ではスイッチを制御するためのスイッチ制御器の構成も、スイッチ数に比例して単純になるので、全体的に集積回路で回路構成が簡単になり、チップ上で所要面積も大幅減少することになる。
【００５４】
前述した実施例において、キャパシタ及びスイッチの構成は、本発明の概念を易しく説明するために一番単純な構成例を示したものである。同じ概念を達成するための多様なキャパシタとスイッチの組合わせが可能である。
【００５５】
＜応用例＞
イメージセンシングＡＦＥ回路
図１０を参照すると、一般的なイメージピックアップ装置１００は、イメージセンサー１０２、ＡＦＥ回路１０４、デジタルイメージ処理機（ＤＰＰ：ｄｉｇｉｔａｌ  ｐｏｓｔ  ｐｒｏｃｅｓｓｏｒ）１０６、発振器１０８、タイミング制御器１１０、制御部１１２を含む。
【００５６】
イメージセンサー１０２は、ＣＣＤ又はＣＩＳ素子で構成して光イメージをピックアップしてタイミング制御器１１０から提供された垂直及び水平同期信号に合わせて、電気的なイメージ信号に変換する。
【００５７】
ＡＦＥ１０４は、イメージセンサー１０２から提供されたイメージ信号を入力して適当なサイズに増幅して、増幅された信号をデジタルイメージデータ信号にデジタイジングする。
【００５８】
ＤＰＰ１０６では、ＡＦＥ回路１０４から提供されたデジタルイメージデータ信号を後処理してデータ信号に出力する。ここで、後処理は、ガンマ補正、ホワイトバランス調整等を含むことができる。
【００５９】
このようなイメージピックアップ装置１００は、ＤＰＰ１０６で正確なイメージ処理を保証するために、ＡＦＥ回路１０４で高い信号対雑音比を維持して、充分なサイズに増幅して非常に線形的な伝達特性を有しなければならない。
【００６０】
又、イメージセンサーの高解像度を受容するためには、秒当り数メガピクセル乃至数十メガピクセル（ＭＰＰＳ：ｍｅｇａ  ｐｉｘｅｌ  ｐｅｒ  ｓｅｃｏｎｄ）の処理能力を有しなければならない。
【００６１】
従って、ＡＦＥ回路は大容量高速処理と低電力を満足するために、通常ＣＭＯＳ又はＢｉＣＯＭＳ技術で形成する。
【００６２】
図１１を参照すると、イメージセンサーから出力されるイメージ信号ＶＩＮは、各ピクセル毎にリセット周期Ｐ１、ブラックレベル周期Ｐ２、映像信号周期Ｐ３の３部分に区分される。従って、ＡＦＥ回路１０４のＣＤＳでは、サンプリングクロックＱＣ１、ＱＣ２によりＰ２周期でブロックレベルとＰ３周期で映像信号を相関二重サンプリングして１次増幅する。サンプリングされた信号は、ＰＧＡで２次増幅される。増幅された信号は、ＡＤＣＣＬＫ信号によりデジタルデータ信号ＤＯＵＴに出力される。
【００６３】
図１２を参照すると、本発明のＡＦＥ回路は前述した実施例の類似ログスケール増幅器を適用するために、通常の８ビットＰＧＡゲイン制御信号をＣＤＳと上位２ビットと下位６ビットに分割してゲインを調節する。
【００６４】
ＡＦＥ回路１０４は、クランプ部２０２、デジタルアナログ変換機２０４、ＣＤＳ２０６、デジタルアナログ変換機２０８、ＰＧＡ２１０、アナログデジタル変換機２１２、並列データ入出力部２１４、クロック発生器２１６、基準信号発生器２１８、制御部２２０を含む。
【００６５】
クランプ部２０２は、ＴＭ１端子を通じて外部から提供されたクランプ電圧（ＶＲＬＣ／ＶＢＩＡＳ）の入力を受けるか、４ビットデジタルアナログ変換機２０４から提供を受ける。外部モードではＤＡＣ２０４はディセイブル（ｄｉｓａｂｌｅ）状態に維持され、内部モードではＤＡＣ２０４がイネイブル（ｅｎａｂｌｅ）状態に動作され、クランプ電圧は４ビットクランプレベル制御信号ＣＤ２に応答して、１６種類のレベルのうち、選択された一つのレベルにプログラムされる。クランプ部２０２は、イメージセンサー１０２のリセット周期の間、ＴＭ２端子をセッティングされたクランプ電圧にクランピングしてＴＭ２端子電圧が変動されることを防止する。
【００６６】
ＣＤＳ２０６は、ＴＭ２端子を通じて入力されたアナログ信号を相関二重サンプリングして、サンプリングされた信号をプログラムされたゲインに増幅して、ＣＤＳポジティブ信号ＶＣＰとＣＤＳネガティブ信号ＶＣＮをＰＧＡ２１０に提供する。ＣＤＳ２０６は、ＤＡＣ２０８を通じて提供されたオフセット補正信号Ｖｄａｃ_ｉｎと低レベル基準信号ＶＲＢを入力する。ＣＤＳ２０６は、８ビットゲイン制御信号ＣＤ３のうち、上位２ビット（ＣＤ３［７：６］）によりプログラムされる。ＣＤＳ２０６は、２ビットフルスケール制御信号ＣＤ４によりフルスケールがプログラムされる。
【００６７】
ＤＡＣ２０８は、８ビットオフセット調整制御信号ＣＤ１を高レベル基準信号ＶＲＴと低レベル基準信号ＶＲＢとの間のオフセット補正信号Ｖｄａｃ_ｉｎに発生する。
【００６８】
ＰＧＡ２１０は、ＣＤＳ２０６からＶＣＰ及びＶＣＮ信号の提供を受けて、プログラムされたゲインに増幅してＰＧＡポジティブ信号ＶＰＰとＰＧＡネガティブ信号ＶＰＮをＡＤＣ２１２に提供する。ＰＧＡ２１０は、８ビットゲイン制御信号ＣＤ３のうち、下位６ビット（ＣＤ３［５：０］）によりゲインがプログラムされる。
【００６９】
ＡＤＣ２１２は、入力アナログ信号を１２ビットデータ信号に変換して出力する。
【００７０】
並列データ入出力部２１４は、１２ビットデータを１２：８マルチプレクサを通じて８ビット＋４ビットでマルチプレクシングし、上位８ビット（Ｄ１３〜Ｄ６）、下位８ビット（Ｄ５〜Ｄ０、Ｘ、Ｘ）の２ワードデータを８つのＴＭ１１端子を通じて並列に出力する。下位８ビットのうち、２ビットはドントケア（Ｄｏｎ’ｔ  ｃａｒｅ）ビットである。
【００７１】
クロック発生器２１６は、ＴＭ３端子を通じてＶＳＭＰ信号を入力して、ＴＭ４端子を通じてＭＣＬＫ信号を入力して、サンプリングクロックＱＣ１、ＱＣ２、リセットクロック（ＲＣＬ）ＡＤＣＣＬＫ信号等を発生する。
【００７２】
基準信号発生器２１８は、低レベル基準信号ＶＲＢ、中レベル基準信号ＶＲＭ、高レベル基準信号ＶＲＴを発生する。ＴＭ５乃至ＴＭ７端子は、基準信号発生器２１８の各レベルの基準信号を外部とデカップリング（ｄｅ−ｃｏｕｐｌｉｎｇ）するための端子である。ここで、低レベルはイメージ信号のブラックレベルでＡＤＣの最低レベルであり、高レベルはホワイトレベルでＡＤＣの最高レベルであり、中レベルは共通電圧ＶＣＯＭレベルである。
【００７３】
制御部２２０は、外部とＴＭ８乃至ＴＭ１０端子を通じて外部からシリアルイネイブル信号ＳＥＮ、シリアルクロックＳＣＫ、シリアルデータＳＤＩを入力する。制御部２２０は、入力されたシリアルデータのうち、命令データを解読して各部の動作モードを制御して、情報データはクランプレベルレジスタ、オフセット補正レジスタ、ゲインレジスタ、フルスケールレジスタ等に保存して、ＭＣＬＫ信号に応答して各部に対応される情報を提供する。
【００７４】
図１３を参照すると、本発明のＣＤＳ２０６は演算増幅器ＯＰＡＭＰ１、可変キャパシタＣｉ１、Ｃｉ２、フィードバックキャパシタＣＦ１、ＣＦ２、トランジスタＭＴ１〜ＭＴ１４を含む。ＯＰＡＭＰ１の反転入力端子（−）は、可変キャパシタＣｉ１を通じてノードＮ１に連結され、非反転入力端子（＋）は、可変キャパシタＣｉ２を通じてノードＮ２に連結される。
【００７５】
トランジスタＭＴ１は、ＴＭ２端子とＮ１ノードとの間に連結され、サンプリングクロックＱＣ２によりスイッチングされる。従って、ＱＣ２のサンプリング周期に入力信号ＶＩＮが可変キャパシタＣｉ１にサンプリングされる。
【００７６】
トランジスタＭＴ２は、ＴＭ２端子とＮ１ノードとの間に連結され、サンプリングクロックＱＣ１によりスイッチングされる。従って、ＱＣ１のサンプリング周期に基準入力信号ＶＲＥＦが可変キャパシタＣｉ１にサンプリングされる。
【００７７】
トランジスタＭＴ３は、基準電圧発生器２１８のＶＲＢ信号をサンプリングクロックＱＣ１によりスイッチングしてＮ２ノードに連結する。従って、ＱＣ１のサンプリング周期にＶＲＢが可変キャパシタＣｉ２にサンプリングされる。
【００７８】
トランジスタＭＴ４は、サンプリングクロックＱＣ２によりスイッチングされてＤＡＣ２０８のＶｄａｃ_ｉｎ信号をＮ２ノードに連結する。従って、ＱＣ２のサンプリング周期にオフセット調整信号Ｖｄａｃ_ｉｎが可変キャパシタＣｉ２にサンプリングされる。
【００７９】
ＯＰＡＭＰ１の反転入力端子と非反転出力端子との間には、トランジスタＭＴ６が連結され、非反転入力端子と反転出力端子との間にはトランジスタＭＴ１０が連結される。トランジスタＭＴ６、ＭＴ１０は、ＱＣＰ１クロックによりスイッチングされる。
【００８０】
ＯＰＡＭＰ１の反転入力端子と非反転出力端子との間には、直列連結されたフィードバックキャパシタＣＦ１とトランジスタＭＴ５が連結され、非反転入力端子と反転出力端子との間には、直列連結されたフィードバックキャパシタＣＦ２とトランジスタＭＴ１１が連結される。トランジスタＭＴ５、ＭＴ１１はＱＣ２クロックによりスイッチングされる。
【００８１】
フィードバックキャパシタＣＦ１とトランジスタＭＴ５との間のＮ３ノードには、トランジスタＭＴ７、ＭＴ８、ＭＴ９を通じて低、中、高レベル基準信号ＶＲＢ、ＶＲＭ、ＶＲＴが共通に結合される。トランジスタＭＴ７、ＭＴ８、ＭＴ９は、ＱＣ１クロックとＣＤ４[１：０]信号の組合わせによりスイッチングされる。フィードバックキャパシタＣＦ２とトランジスタＭＴ１１との間のＮ４ノードには、トランジスタＭＴ１２、ＭＴ１３、ＭＴ１４を通じて低、中、高レベル基準信号ＶＲＢ、ＶＲＭ、ＶＲＴが共通に結合される。トランジスタＭＴ１２、ＭＴ１３、ＭＴ１４は、ＱＣ１クロックとＣＤ４[１：０]信号の組合わせによりスイッチングされる。レベルシフターＬＳは、ＭＴ７及びＭＴ１４、ＭＴ８及びＭＴ１３、ＭＴ９及びＭＴ１２で組合わせを成す。このような基準信号の組合わせは、イメージ信号の基準レベルをシフトさせる効果を得ることができる。
【００８２】
本発明では、ＣＤＳ２０６でレベルシフト機能を付加することにより、ＰＧＡとＡＤＣとの間でレベルシフトする場合（Ｗｏｌｆｓｏｎ社のＷＭ８１９６  ＡＦＥ素子）に対して、信号処理の歪曲現象を最大限に防止することができる。
【００８３】
可変キャパシタＣｉ１、Ｃｉ２のそれぞれは、ＣＤ３[７：６]信号に応答して、０.５Ｃ、１Ｃ、２Ｃ、４Ｃにキャパシタンス値が調整される。フィードバックキャパシタＣＦ１、ＣＦ２は、１Ｃキャパシタンス値を有する。
【００８４】
従って、ＣＤＳ２０６の入力に対する出力の伝達関数は、次の数式１により示すことができる。
【００８５】
［数式１］
ＶＣＰ−ＶＣＮ＝Ｃｉ／Ｃｆ×（Ｖｒｎ−Ｖｉｎ＋（Ｖｄａｃ_ｉｎ−ＶＲＢ））＋（ＶＲＸ−ＶＲＹ）
ここで、Ｖｄａｃ_ｉｎ−ＶＲＢはオフセット補正値である。
【００８６】
又、ＶＲＸ−ＶＲＹはフルスケール調整値であって、ＶＲＢ−ＶＲＴ、ＶＲＭ−ＶＲＭ、又はＶＲＴ−ＶＲＢのうち、一つで代入される。
【００８７】
従って、ＣＤＳ２０６の利得はＣｉ／Ｃｆであり、Ｃｉ値が４段階でプログラムされることができるので、利得を４段階に調整することができる。
【００８８】
図１４を参照すると、本発明のＰＧＡ２１０は演算増幅器ＯＰＡＭＰ２、単位キャパシタＣＰ０〜ＣＰ１２７、ＣＮ０〜ＣＮ１２７、スイッチアレーＳＷＰ０〜ＳＷＰ１２７、ＳＷＮ０〜ＳＷＮ１２７、スイッチ制御器ＳＷＣ１、ＳＷＣ２を含む。
【００８９】
ＯＰＡＭＰ２の反転入力端子と非反転出力端子との間にはトランジスタＭＴ１５が連結され、非反転入力端子と反転出力端子との間にはトランジスタＭＴ１６が連結される。トランジスタＭＴ１５、ＭＴ１６は、ＱＣＰ２クロックによりスイッチングされる。
【００９０】
スイッチアレーＳＷＰ０〜ＳＷＰ１２７の１２８スイッチは、共通端子ＣＴ、第１端子Ｔ１、第２端子Ｔ２、第３端子Ｔ３をそれぞれ含む。各スイッチの第１端子Ｔ１はＣＤＳ２０６の反転出力端子に共通に連結され、第２端子Ｔ２は演算増幅器ＯＰＡＭＰ２の反転出力端子に共通に連結され、第３端子Ｔ３には中レベル基準信号ＶＲＭが共通に印加される。各スイッチの固定端子ＣＴは、キャパシタＣＰ０〜ＣＰ１２７にそれぞれ連結される。
【００９１】
スイッチアレーＳＷＰ０〜ＳＷＰ１２７の各スイッチは、スイッチ制御器ＳＷＣ１によりスイッチング駆動される。スイッチ制御器ＳＷＣ１は、サンプリングクロックＱＣ２、ＱＣ２ＢとＣＤ３[５：０]信号を組合してスイッチ駆動信号を発生する。
【００９２】
スイッチアレーＳＷＮ０〜ＳＷＮ１２７の１２８スイッチは、共通端子ＣＴ、第１端子Ｔ１、第２端子Ｔ２、第３端子Ｔ３をそれぞれ含む。各スイッチの第１端子Ｔ１はＣＤＳ２０６の反転出力端子に共通に連結され、第２端子Ｔ２は演算増幅器ＯＰＡＭＰ２の非反転出力端子に共通に連結され、第３端子Ｔ３には中レベル基準信号ＶＲＭが共通に印加される。各スイッチの共通端子ＣＴは、キャパシタＣＮ０〜ＣＮ１２７にそれぞれ連結される。
【００９３】
スイッチアレーＳＷＮ０〜ＳＷＮ１２７の各スイッチは、スイッチ制御器ＳＷＣ２によりスイッチング駆動される。スイッチ制御器ＳＷＣ２は、サンプリングクロックＱＣ２、ＱＣ２ＢとＣＤ３[５：０]信号を組合わせてスイッチ駆動信号を発生する。
【００９４】
従って、待機モードでは、各スイッチの第３端子Ｔ３と共通端子ＣＴが接触されるので、ＶＲＭ信号がキャパシタＣＰ０〜ＣＰ１２７を通じてＯＰＡＭＰ２の反転入力端子に結合され、又、ＶＲＭ信号がキャパシタＣＮ０〜ＣＮ１２７を通じてＯＰＡＭＰ２の非反転入力端子に結合される。
【００９５】
入力モードでは、各スイッチの第１端子Ｔ１と共通端子ＣＴが接触されるので、ＶＣＰ信号がキャパシタＣＰ０〜ＣＰ１２７を通じてＯＰＡＭＰ２の反転入力端子に結合され、又、ＶＣＮ信号がキャパシタＣＮ０〜ＣＮ１２７を通じてＯＰＡＭＰ２の非反転入力端子に結合される。
【００９６】
出力モードでは、各スイッチのうち、ゲインプログラムされたスイッチの第２端子Ｔ２と共通端子ＣＴが接触されるので、キャパシタＣＰ０〜ＣＰ１２７のうち、ターンオンされたスイッチに連結されたキャパシタのみがＯＰＡＭＰ２の非反転出力端子に結合され、又、キャパシタＣＮ０〜ＣＮ１２７のうち、ターンオンされたスイッチに連結されたキャパシタのみが反転出力端子に結合される。
【００９７】
キャパシタＣＰ０〜ＣＰ１２７、ＣＮ０〜ＣＮ１２７は、１Ｃキャパシタンス値を有する。
【００９８】
従って、ＰＧＡ２１０の入力に対する出力の伝達関数は次の数式２により示すことができる。
【００９９】
［数式２］
ＶＰＰ−ＶＰＮ＝（２（６＋１）／（２（６＋１）−（ｙ＋１））×（ＶＣＰ−ＶＣＮ）
ここで、ｙは６ビットＣＤ３[５：０]信号の制御値によって１〜６３の値に変化される。
【０１００】
従って、ＣＤＳ２０６の利得は１２８／（１２７−ｙ）なので、６４段階にプログラムされることができるので、ＣＤＳ２０６の４段階の各段階を更に６４段階に調整することができる。
【０１０１】
スイッチアレーＳＷＰ０〜ＳＷＰ１２７、ＳＷＮ０〜ＳＷＮ１２７は、ＣＭＯＳ方式ではＭＯＳトランジスタ又は伝達ゲート等で構成することができる。スイッチ制御器ＳＷＣ１、ＳＷＣ２は、サンプリングクロックに同期される６ｔｏ１２８デコーダーである。
【０１０２】
図１５を参照すると、本発明のクロック発生器２１６は、組合回路２１６−１とオーバーラップ禁止回路２１６−２を含む。組合回路２１６−１は、ＶＳＭＰ信号及びＭＣＬＫ信号を入力して、ＲＣＬ信号、ＡＤＣＣＬＫ信号、ＣＬＫ１、及びＣＬＫ２信号を発生する。
【０１０３】
オーバーラップ禁止回路２１６−２は、ＣＬＫ１及びＣＬＫ２信号を入力して、二つの信号のオーバーラップ時にもオーバーラップが発生しないサンプリングクロックＱＣ１、ＱＣ１Ｂ、ＱＣＩＰ、ＱＣＩＰＢ、ＱＣ２、ＱＣ２Ｂ、ＱＣ２Ｐ、ＱＣ２ＰＢを発生する。
【０１０４】
図１６を参照すると、オーバーラップ禁止回路２１６−２は、入力バッファーＩＢＦ１、ＩＢＦ２、ロジック回路Ｇ３、Ｇ６、Ｇ２５、Ｇ３３、遅延器ＤＬ１〜ＤＬ４、ＸＤ１、ＸＤ２、出力バッファーＯＢＦ１〜ＯＢＦ８を含む。
【０１０５】
ＩＢＦ１は２段従属連結されたインバータＧ１、Ｇ２で構成されて、ＩＢＦ２は２段従属連結されたインバータＧ４、Ｇ５で構成される。
【０１０６】
Ｇ３、Ｇ６、Ｇ２５、Ｇ３３は、２入力ＮＡＮＤロジックを行うゲート回路である。
【０１０７】
ＤＬ２はインバータＧ７〜Ｇ１０が４段従属連結されたものであり、ＤＬ３はインバータＧ１１〜Ｇ１４が４段従属連結されたものであり、ＤＬ１はインバータＧ２３、Ｇ２４が２段従属連結されたものであり、ＤＬ４はインバータＧ３１、Ｇ３２が２段従属連結されたものである。
【０１０８】
ＯＢＦ１はインバータＧ２８、Ｇ２９、Ｇ３０が３段従属連結されたものであり、ＯＢＦ８はインバータＧ３６、Ｇ３７、Ｇ３８が３段従属連結されたものである。ＯＢＦ２乃至ＯＢＦ７は、それぞれインバータ（Ｇ２６、Ｇ２７）、（Ｇ１７、Ｇ１８）、（Ｇ１５、Ｇ１６）、（Ｇ１９、Ｇ２０）、（Ｇ２１、Ｇ２２）、（Ｇ３４、Ｇ３５）が２段従属連結されたものである。
【０１０９】
Ｇ３の第１入力端にはＩＢＦ１を通じてＣＬＫ１信号が印加され、第２入力端にはＤＬ３の出力信号が印加される。Ｇ３の出力信号は、ＤＬ２及びＯＢＦ４を経てＱＣ１Ｂサンプリングクロックに出力される。ＤＬ２のＧ９の出力信号は、ＸＤ１及びＯＢＦ３を通じてＱＣ１サンプリングクロックに出力される。
【０１１０】
Ｇ６の第１入力端にはＩＢＦ２を通じてＣＬＫ２信号が印加され、第２入力端にはＤＬ２の出力信号が印加される。Ｇ６の出力信号は、ＤＬ３及びＯＢＦ５を経てＱＣ２Ｂサンプリングクロックに出力される。ＤＬ３のＧ１３の出力信号はＸＤ２及びＯＢＦ６を通じてＱＣ２サンプリングクロックに出力される。
【０１１１】
Ｇ２５の第１入力端にはＣＬＫ１信号が印加され、第２入力端にはＤＬ１を通じてＤＬ３の出力信号が印加される。Ｇ２５の出力信号は、それぞれＯＢＦ１、ＯＢＦ２を通じてＱＣ１Ｐ、ＱＣ１ＰＢサンプリングクロックに出力される。
【０１１２】
Ｇ３３の第１入力端にはＣＬＫ２信号が印加され、第２入力端にはＤＬ４を通じてＤＬ２の出力信号が印加される。Ｇ３３の出力信号はそれぞれＯＢＦ７、ＯＢＦ８を通じてＱＣ２ＰＢ、ＱＣ２Ｐサンプリングクロックに出力される。
【０１１３】
図１７を参照すると、オーバーラップ禁止回路２１６−２に入力されるＣＬＫ１、ＣＬＫ２信号が互いにオーバーラップされない場合には、出力信号であるＱＣ１、ＱＣ２も互いにオーバーラップされる部分が存在しない。
【０１１４】
図１８を参照すると、ＣＬＫ１、ＣＬＫ２信号がオーバーラップされた場合にも、オーバーラップ禁止回路２１６−２によりＱＣ１、ＱＣ２は互いにオーバーラップされる部分が存在しない。
【０１１５】
このようにサンプリングクロックＱＣ１、ＱＣ２が互いにオーバーラップされることが禁止されるので、サンプリング過程でサンプリング誤謬を防止することができる。
【０１１６】
このように構成された本発明の応用例の全体利得は表２のようである。
【０１１７】
【表２】
2005045786.tif 000004
【０１１８】
図１９は、前記表２のｄＢ値をログスケール上に示したゲイングラフである。グラフにおいて実線は本発明の特性グラフであり、点線はＰＧＡでのみゲインを制御するＡ社の特性グラフである。Ａ社の特性グラフは、ログスケール上で非線形的であり、２０ｄＢ程度の利得幅を有するが、本発明ではほぼ制御値が０〜２５５まで変化される時、全体ゲインは−６ｄＢ〜１８ｄＢまで２３ｄＢの利得幅を有し、ほぼ線形的に変化されることが分かる。
【０１１９】
即ち、本発明の利得特性はＡ社の利得特性に対して、完全ログスケールより近似的でゲイン範囲も約３ｄＢ程度拡張される。
【０１２０】
又、所要面積を対比すると、表３のようである。
【０１２１】
【表３】
2005045786.tif 000005
【０１２２】
本発明の従来方式に対してＣＤＳのキャパシタの数は増加するが、ＰＧＡのキャパシタの数が半分程度で大福減少される。ＰＧＡのキャパシタの数が大福減少されることにより、ＰＧＡのゲイン設計が容易であり、サイズを減少させることができる。
【０１２３】
又、ＰＧＡのキャパシタが減少することにより、ＣＤＳで駆動しようとするキャパシタの負荷もそれだけ減少されるので、ＣＤＳのサイズも縮小され、処理速度も向上される。
【０１２４】
前述したように本発明では、ゲイン調整を分割することにより増幅器のゲイン特性が従来の類似ログスケールに対して完全ログスケールに近接した向上された特性を有する。
【０１２５】
又、総ゲイン調節を相関二重サンプラとプログラマブルゲイン増幅器に分割することにより、ＰＧＡのキャパシタ数を減少させることにより、ＰＧＡ及びＣＤＳのサイズを縮小させて、ＣＪＬ速度を向上させることができる。
【０１２６】
又、信号入力初端である相関二重サンプラでフルスケールにレベルシフトが可能なので、ＰＧＡ後端でフルスケールのレベルシフトする方式に対して信号の歪曲現象を防止することができる。
【０１２７】
以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できる。
【図面の簡単な説明】
【０１２８】
【図１】一般的なＡＦＥ回路の構成図である。
【図２】一般的な映像処理用ＡＦＥ回路の構成図である。
【図３】従来の２段増幅器タイプのＣＤＳの構成図である。
【図４】本発明によるプログラムゲイン制御分割タイプ増幅器の構成図である。
【図５】図４の第１増幅部の一実施例の回路図である。
【図６】図４の第２増幅部の一実施例の回路図である。
【図７】図５の第１増幅部のゲイン特性を示したグラフである。
【図８】図６の第２増幅部のゲイン特性を示したグラフである。
【図９】図４の増幅器の全体ゲイン特性を示したグラフである。
【図１０】本発明によるイメージピックアップ回路の構成図である。
【図１１】図１０のイメージピックアップ回路の動作を説明するための波形図である。
【図１２】図１０のＡＦＥ回路の好ましい一実施例の構成図である。
【図１３】図１２のＣＤＳの好ましい一実施例の回路図である。
【図１４】図１２のＰＧＡの好ましい一実施例の回路図である。
【図１５】図１２のクロック発生器の構成図である。
【図１６】図１５のオーバーラップ禁止回路の詳細回路図である。
【図１７】クロック信号のオーバーラップがない場合に、図１６の各部波形図である。
【図１８】クロック信号のオーバーラップがある場合に、図１６の各部波形図である。
【図１９】図１０のＣＤＳ及びＰＧＡの全体ゲイン特性を示したグラフである。
【符号の説明】
【０１２９】
１０    ＡＦＥ部
１２    アナログ入力信号
１４    入力増幅器
１８    アナログデジタル変換機
２０    デジタル信号
３０、１０４    ＡＦＥ回路
１００    イメージピックアップ装置
１０２    イメージセンサー
１０６    デジタルイメージ処理機
１０８    発振器
１１０    タイミング制御器
１１２    制御部
２０２    クランプ部
２０４    デジタルアナログ変換器
２０６    ＣＤＳ
２１４    並列データ入力出部
【図１】
2005045786.tif 000006
【図２】
2005045786.tif 000007
【図３】
2005045786.tif 000008
【図４】
2005045786.tif 000009
【図５】
2005045786.tif 000010
【図６】
2005045786.tif 000011
【図７】
2005045786.tif 000012
【図８】
2005045786.tif 000013
【図９】
2005045786.tif 000014
【図１０】
2005045786.tif 000015
【図１１】
2005045786.tif 000016
【図１２】
2005045786.tif 000017
【図１３】
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【図１４】
2005045786.tif 000019
【図１５】
2005045786.tif 000020
【図１６】
2005045786.tif 000021
【図１７】
2005045786.tif 000022
【図１８】
2005045786.tif 000023
【図１９】
2005045786.tif 000024