(57)【要約】【課題】キャパシタ容量の低下を抑制する。【解決手段】半導体装置は、上部電極１７と、下部電極１３と、上部電極１７及び下部電極１３間に設けられ、アルミニウムを含有するキャパシタ絶縁膜１５と、キャパシタ絶縁膜１５及び上部電極１７間に設けられ、窒素を含有する第１の窒素含有膜１６と、キャパシタ絶縁膜１５及び下部電極１３間に設けられ、窒素を含有する第２の窒素含有膜１４とを具備し、第１及び第２の窒素含有膜１６，１４の少なくとも一方は、膜中に窒素を１％以上含んでいる。【選択図】      図１
2005340433.tif 000002
【特許請求の範囲】
【請求項１】
上部電極と、
下部電極と、
前記上部電極及び前記下部電極間に設けられ、アルミニウムを含有するキャパシタ絶縁膜と、
前記キャパシタ絶縁膜及び前記上部電極間に設けられ、窒素を含有する第１の窒素含有膜と、
前記キャパシタ絶縁膜及び前記下部電極間に設けられ、窒素を含有する第２の窒素含有膜と
を具備し、
前記第１及び第２の窒素含有膜の少なくとも一方は、膜中に窒素を１％以上含んでいることを特徴とする半導体装置。
【請求項２】
上部電極と、
下部電極と、
前記上部電極及び前記下部電極間に設けられ、アルミニウムを含有し、前記上部電極側の第１の面と前記下部電極側の第２の面とを有するキャパシタ絶縁膜と
を具備し、
前記キャパシタ絶縁膜の前記第１及び第２の面の少なくとも一方の面には、１％以上の窒素が含まれていることを特徴とする半導体装置。
【請求項３】
前記第１の窒素含有膜は、前記キャパシタ絶縁膜よりも厚いことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１の窒素含有膜の膜厚は、１０乃至４０Åであることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記第１の窒素含有膜は、シリコン窒化膜又は酸窒化膜であり、
前記第２の窒素含有膜は、シリコン窒化膜又は酸窒化膜である
ことを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アルミニウムを含有したキャパシタ絶縁膜を有するキャパシタを備えた半導体装置に関する。
【背景技術】
【０００２】
近年、ＤＲＡＭ（Dynamic Random Access Memory）のチップサイズの縮小に伴い、電荷を蓄積するキャパシタの面積が縮小することにより、十分な容量を得ることが困難となっている。ＤＲＡＭにおけるデータの蓄積は、キャパシタに電荷を蓄えることで行われている。ここで、より優れたデータ保持特性を得るためには、キャパシタ容量を増大させ、リーク電流を低減し、キャパシタへの書き込み電流を増大させることが重要である。
【０００３】
そこで、キャパシタを構成する誘電体膜を現在の主流であるＮＯ（Nitride Oxide）膜から他の高誘電体膜へ変更する検討が多くなされている。この高誘電体膜を適用することで、物理膜厚が同じで、かつ、リーク電流を増大させずに、より大きなキャパシタ容量を得ることが可能であるからである。例えば、Ａｌ2Ｏ3膜も高誘電体膜の有力な候補のひとつとなっている。
【０００４】
一方、ＤＲＡＭでは、上述したように、リーク電流を低減することが重要であるため、多くのアニール工程が導入されている。これは、高温の熱工程により点欠陥が低減され、かつ、基板中に蓄えられた応力によるストレスが緩和されるため、結果としてリーク電流の低減につながると考えられているからである。従って、キャパシタ絶縁膜は、この高温の熱工程を経てもその物理的特性に変化がないことが非常に重要である。
【０００５】
しかしながら、キャパシタ絶縁膜にＡｌ2Ｏ3単層膜を適応したキャパシタの場合、上記の高温の熱工程を経ると、次のような問題が生じた。すなわち、図１５（ａ）及び図１６（ａ）に示すようなＳＩＭＳ分析を行うと、Ａｌ2Ｏ3膜のＡｌが、ノード電極及びプレート電極中に拡散していることが確認された（図１５（ｂ）及び図１６（ｂ）参照）。
【０００６】
このように、ｐ型のドーパントであるＡｌがノード電極及びプレート電極中に拡散することにより、ノード電極及びプレート電極の空乏化率が低下してしまう。その結果、キャパシタ容量が低下してしまっていた。
【０００７】
尚、この出願の発明に関連する先行技術文献情報としては、次のようなものがある。
【特許文献１】米国特許第6,355,519号明細書
【特許文献２】米国特許第6,664,583号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、キャパシタ容量の低下を抑制することが可能な半導体装置を提供する。
【課題を解決するための手段】
【０００９】
本発明は、前記課題を解決するために以下に示す手段を用いている。
【００１０】
本発明の第１の視点による半導体装置は、上部電極と、下部電極と、前記上部電極及び前記下部電極間に設けられ、アルミニウムを含有するキャパシタ絶縁膜と、前記キャパシタ絶縁膜及び前記上部電極間に設けられ、窒素を含有する第１の窒素含有膜と、前記キャパシタ絶縁膜及び前記下部電極間に設けられ、窒素を含有する第２の窒素含有膜とを具備し、前記第１及び第２の窒素含有膜の少なくとも一方は、膜中に窒素を１％以上含んでいる。
【００１１】
本発明の第２の視点による半導体装置は、上部電極と、下部電極と、前記上部電極及び前記下部電極間に設けられ、アルミニウムを含有し、前記上部電極側の第１の面と前記下部電極側の第２の面とを有するキャパシタ絶縁膜とを具備し、前記キャパシタ絶縁膜の前記第１及び第２の面の少なくとも一方の面には、１％以上の窒素が含まれている。
【発明の効果】
【００１２】
本発明によれば、キャパシタ容量の低下を抑制することが可能な半導体装置を提供できる。
【発明を実施するための最良の形態】
【００１３】
本発明の実施の形態を以下に図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１４】
［第１の実施形態］
第１の実施形態は、ストレージ・ノード用のキャパシタ絶縁膜にＡｌ2Ｏ3（アルミナ）膜を用い、このＡｌ2Ｏ3膜をＮ（窒素）を含有する膜で挟むものである。
【００１５】
図１は、本発明の第１の実施形態に係るトレンチキャパシタを有する半導体装置の断面図を示す。以下に、第１の実施形態に係る半導体装置の構造について説明する。
【００１６】
図１に示すように、ＤＲＡＭのメモリセルでは、シリコン基板（半導体基板）１１内にトレンチ１２が形成され、このトレンチ１２内にトレンチキャパシタ１８が形成されている。そして、シリコン基板１１上にトランジスタ２１が形成され、このトランジスタ２１とキャパシタ１８とが接続部２０を介して電気的に接続されている。
【００１７】
キャパシタ１８は、例えばＮ型の不純物をシリコン基板１１にドープして形成されたプレート電極（下部電極）１３と、例えばＡｓを含むポリシリコン膜からなるノード電極（上部電極）１７と、プレート電極１３及びノード電極１７間に設けられたＡｌ2Ｏ3膜（キャパシタ絶縁膜）１５と、プレート電極１３及びＡｌ2Ｏ3膜１５間に設けられた窒素を含む自然酸化膜（以下、酸窒化膜と称す）１４と、ノード電極１７及びＡｌ2Ｏ3膜１５間に設けられたＳｉＮ膜（シリコン窒化膜）１６とで構成されている。
【００１８】
ここで、酸窒化膜１４内の窒素は、アンモニア雰囲気での窒化によりプレート電極１３側の界面近傍に多く含まれるようにしたり、プラズマ窒化によりＡｌ2Ｏ3膜１５側の界面近傍に多く含まれるようにしたりすることができる。
【００１９】
また、酸窒化膜１４内の窒素は、膜中に１％以上程度存在していることが望ましい。
【００２０】
尚、キャパシタ絶縁膜として機能するＡｌ2Ｏ3膜１５は、これに限定されず、アルミニウムを含む高誘電体膜で形成されていればよい。
【００２１】
また、Ａｌ2Ｏ3膜１５を挟む酸窒化膜１４及びＳｉＮ膜１６は、これに限定されず、窒素（例えば膜中に１％以上）を含有する膜であればよい。例えば、符号“１４”の膜をＳｉＮ膜にしたり、符号“１６”の膜を酸窒化膜にしたりしてもよい。
【００２２】
図２は、本発明の第１の実施形態に係るキャパシタを構成するＡｌ2Ｏ3膜厚及びＳｉＮ膜厚とキャパシタの空乏化率との関係を示す。以下に、キャパシタの空乏化率を考慮したＡｌ2Ｏ3膜厚及びＳｉＮ膜厚について説明する。尚、キャパシタの空乏化率は、キャパシタの容量とキャパシタ全体の膜厚とから測定することが可能である。
【００２３】
図２に示すように、キャパシタ１８の空乏化率との関係より、キャパシタ１８を構成するＡｌ2Ｏ3膜１５及びＳｉＮ膜１６は、Ｐ領域内の膜厚で形成することが望ましく、さらにＱ領域内の膜厚で形成するのが最も望ましいと考えられる。
【００２４】
すなわち、Ｐ領域では、Ａｌ2Ｏ3膜１５の膜厚Ｘは、以下の式（１）の関係を満たし、ＳｉＮ膜１６の膜厚Ｙは、以下の式（２）の関係を満たす。この場合、キャパシタ１８の空乏化率は０．６乃至１．０程度にすることができる。
【００２５】
０＜Ｘ＜４０Å…（１）
１０Å＜Ｙ＜４０Å…（２）
また、最も望ましいＱ領域では、Ａｌ2Ｏ3膜１５の膜厚Ｘは、以下の式（３）の関係を満たし、ＳｉＮ膜１６の膜厚Ｙは、以下の式（４）の関係を満たす。この場合、キャパシタ１８の空乏化率は０．６５乃至０．９程度にすることができる。
【００２６】
１Å≦Ｘ≦２５Å…（３）
１５Å≦Ｙ≦３０Å…（４）
尚、Ａｌ2Ｏ3膜１５中のＡｌは、拡散層からなるプレート電極１３よりもノード電極１７を構成するポリシリコンと反応し易い。従って、ＳｉＮ膜１６の膜厚Ｙは、Ａｌ2Ｏ3膜１５の膜厚Ｘよりも厚いことが望ましい。さらに、酸窒化膜１４の膜厚Ｚは、Ａｌ2Ｏ3膜１５の膜厚Ｘ又はＳｉＮ膜１６の膜厚Ｙよりも薄くてもよく、例えば１５Å以下でもよい。
【００２７】
図３乃至図５は、本発明の第１の実施形態に係る半導体装置の製造工程の断面図を示す。以下に、第１の実施形態に係る半導体装置の製造方法について説明する。
【００２８】
まず、図３に示すように、リソグラフィーによりシリコン基板１１にトレンチパターンがパターニングされ、ＲＩＥ（Reactive Ion Etching）によりシリコン基板１１内にトレンチ１２が形成される。次に、シリコン基板１１上及びトレンチ１２内にＡｓＳＧ（Arsenic Silicate Glass）膜１３ａが例えば２００Å程度堆積された後、レジストリセス法により、トレンチ１２の上部のＡｓＳＧ膜１３ａが剥離される。次に、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜等によるキャップ材（図示せず）が成膜された後、例えば１０００℃の高温アニールが加えられる。これにより、ＡｓＳＧ膜１３ａ内のＡｓがトレンチ１２の外側のシリコン基板１１内に拡散される。その結果、トレンチ１２の外側面及び外底面に沿って、拡散層からなるプレート電極１３が形成される。その後、ＡｓＳＧ膜１３ａが除去される。
【００２９】
次に、図４に示すように、前処理の後、シリコン表面に形成された酸化膜をＮ２Ｏ、ＮＯ、ＮＨ３等の窒素を含む反応ガスにさらして窒化させる。これにより、トレンチ１２の内側面及び内底面に、プレート電極１３側の界面に窒素を多く含有する酸窒化膜１４が形成される。次に、ＡＬＤ（Atomic Layer Deposition）法により、酸窒化膜１４上にＡｌ2Ｏ3膜１５が２０Å程度堆積される。次に、ＬＰ−ＣＶＤ（Low Pressure-Chemical Vapor Deposition）法により、Ａｌ2Ｏ3膜１５上にＳｉＮ膜１６が堆積される。次に、ＳｉＮ膜１６上にＡｓを含むポリシリコン膜からなるノード電極１７が形成される。
【００３０】
次に、図５に示すように、ＣＤＥ（Chemical Dry Etching）法により、ノード電極１７の上部がリセスされる。次に、ホット燐酸により、トレンチ１２の上部のみＳｉＮ膜１６、Ａｌ2Ｏ3膜１５及び酸窒化膜１４が剥離される。これにより、トレンチ１２内にトレンチキャパシタ１８が形成される。
【００３１】
次に、図１に示すように、トレンチ１２の上部に例えばＴＥＯＳ膜からなるカラー絶縁膜１９が選択的に形成され、トレンチ１２の上部にカラー構造が形成される。次に、トレンチ１２の上部に接続部２０が形成される。その後、通常のトレンチＤＲＡＭ形成工程により、シリコン基板１１上にキャパシタ１８に電気的に接続するトランジスタ２１が形成される。
【００３２】
上記第１の実施形態によれば、Ａｌ2Ｏ3膜１５が窒素を含む酸窒化膜１４及びＳｉＮ膜１６で挟まれている。これにより、ＤＲＡＭの高温の熱工程を加えた場合であっても、プレート電極１３及びノード電極１７へのＡｌの拡散が抑制できる。従って、プレート電極１３及びノード電極１７の空乏化率も改善できるため、キャパシタ容量の低下を抑制でき、ＮＯ膜を用いた場合と同程度のリーク電流を抑制する効果も得られる。
【００３３】
具体的には、図６に示すように、Ａｌ2Ｏ3膜１５及びノード電極１７間にＳｉＮ膜１６を設けた第１の実施形態の場合（Ａ）は、ＳｉＮ膜がない場合（Ｂ）に比べて、ノード電極１７側へのＡｌ拡散を抑制することができ、キャパシタ絶縁膜としてＮＯ膜を用いた場合（Ｃ）と同程度ぐらいまでＡｌ拡散を抑制できることが確認できる。また、図７に示すように、第１の実施形態におけるプレート電極１３及びノード電極１７の空乏化率は、従来に比べて、高まっていることが確認できる。
【００３４】
さらに、従来のようにキャパシタ絶縁膜として用いたＮＯ膜は５０Å程度の膜厚であったのに対し、第１の実施形態のようにキャパシタ絶縁膜として用いたＡｌ2Ｏ3膜１５は３５Å以下にすることができる。従って、第１の実施形態によれば、Ａｌ拡散を抑制しつつ、ＮＯ膜より実効的に薄膜のキャパシタ絶縁膜を形成することができる。
【００３５】
尚、第１の実施形態は、トレンチキャパシタ１８に限定されない。例えば、第１の実施形態は、図８に示すように、シリコン基板１１上に積層化したスタックキャパシタ１８’に適用することも勿論可能である。第１の実施形態は、熱工程の多いトレンチキャパシタ１８に対して非常に有効であるが、スタックキャパシタ１８’においても、熱工程を加えた場合に有効である。
【００３６】
［第２の実施形態］
第２の実施形態は、第１の実施形態の変形例であり、Ａｌ2Ｏ3膜及びプレート電極の界面、又はＡｌ2Ｏ3膜及びノード電極の界面の少なくとも一方に窒素を含有させることで、窒素含有膜を省略するものである。
【００３７】
図９乃至図１１は、本発明の第２の実施形態に係る半導体装置の断面図を示す。以下に、第２の実施形態に係る半導体装置の構造について説明する。
【００３８】
図９乃至図１１に示すように、第２の実施形態において、第１の実施形態と異なる点は、Ａｌ2Ｏ3膜１５及びプレート電極１３の界面Ｆ１、又はＡｌ2Ｏ3膜１５及びノード電極１７の界面Ｆ２の少なくとも一方に窒素を含有させることで、窒素含有膜（酸窒化膜１４、ＳｉＮ膜１６）を省略している点である。
【００３９】
図９の構造は、Ａｌ2Ｏ3膜１５及びプレート電極１３の界面Ｆ１に窒素を含有させることで、酸窒化膜１４を省略している。そして、Ａｌ2Ｏ3膜１５及びノード電極１７間にはＳｉＮ膜１６が形成されている。
【００４０】
図１０の構造は、Ａｌ2Ｏ3膜１５及びノード電極１７の界面Ｆ２に窒素を含有させることで、ＳｉＮ膜１６を省略している。そして、Ａｌ2Ｏ3膜１５及びプレート電極１３間には酸窒化膜１４が形成されている。
【００４１】
図１１の構造は、Ａｌ2Ｏ3膜１５及びプレート電極１３の界面Ｆ１に窒素を含有させることで、酸窒化膜１４を省略するとともに、Ａｌ2Ｏ3膜１５及びノード電極１７の界面Ｆ２に窒素を含有させることで、ＳｉＮ膜１６を省略している。
【００４２】
これらの構造において、界面Ｆ１及び界面Ｆ２における窒素は、１％以上程度存在していることが望ましい。
【００４３】
上記第２の実施形態によれば、第１の実施形態と同様の効果を得ることができる。さらに、Ａｌ2Ｏ3膜１５及びプレート電極１３の界面Ｆ１、又はＡｌ2Ｏ3膜１５及びノード電極１７の界面Ｆ２の少なくとも一方に窒素を含有させることで、酸窒化膜１４やＳｉＮ膜１６を省略できるため、キャパシタ容量を低減させずに微細化を図ることができる。
【００４４】
尚、第２の実施形態は、トレンチキャパシタ１８に限定されない。例えば、第２の実施形態は、図１２乃至図１４に示すように、シリコン基板１１上に積層化したスタックキャパシタ１８’に適用することも勿論可能である。第２の実施形態は、熱工程の多いトレンチキャパシタ１８に対して非常に有効であるが、スタックキャパシタ１８’においても、熱工程を加えた場合に有効である。
【００４５】
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。例えば、トレンチキャパシタにおけるプレート電極はトレンチ内にポリシリコンで形成してもよいし、シリコン基板上に堆積された層間絶縁膜内にトレンチを設けてこのトレンチ内にキャパシタを形成してもよい。
【００４６】
さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００４７】
【図１】本発明の第１の実施形態に係わるトレンチキャパシタを有する半導体装置を示す断面図。
【図２】本発明の第１の実施形態に係るキャパシタを構成するＡｌ2Ｏ3膜厚及びＳｉＮ膜厚とキャパシタの空乏化率との関係を示す図。
【図３】本発明の第１の実施形態に係わるトレンチキャパシタを有する半導体装置の製造工程を示す断面図。
【図４】図３に続く、本発明の第１の実施形態に係わるトレンチキャパシタを有する半導体装置の製造工程を示す断面図。
【図５】図４に続く、本発明の第１の実施形態に係わるトレンチキャパシタを有する半導体装置の製造工程を示す断面図。
【図６】本発明の第１の実施形態に係わるトレンチキャパシタを有する半導体装置において、ノード電極側へのＡｌの拡散が抑制できた効果を示す図。
【図７】本発明の第１の実施形態に係わるトレンチキャパシタを有する半導体装置において、ノード電極及びプレート電極の空乏化率を改善できた効果を示す図。
【図８】本発明の第１の実施形態に係わるスタックキャパシタを有する半導体装置を示す断面図。
【図９】本発明の第２の実施形態に係わるトレンチキャパシタを有する半導体装置の断面図であって、Ａｌ2Ｏ3膜及びプレート電極の界面Ｆ１に窒素を含有させた場合を示す図。
【図１０】本発明の第２の実施形態に係わるトレンチキャパシタを有する半導体装置の断面図であって、Ａｌ2Ｏ3膜及びノード電極の界面Ｆ２に窒素を含有させた場合を示す図。
【図１１】本発明の第２の実施形態に係わるトレンチキャパシタを有する半導体装置の断面図であって、Ａｌ2Ｏ3膜及びプレート電極の界面Ｆ１に窒素を含有させ、かつＡｌ2Ｏ3膜及びノード電極の界面Ｆ２に窒素を含有させた場合を示す図。
【図１２】本発明の第２の実施形態に係わるスタックキャパシタを有する半導体装置の断面図であって、Ａｌ2Ｏ3膜及びプレート電極の界面Ｆ１に窒素を含有させた場合を示す図。
【図１３】本発明の第２の実施形態に係わるスタックキャパシタを有する半導体装置の断面図であって、Ａｌ2Ｏ3膜及びノード電極の界面Ｆ２に窒素を含有させた場合を示す図。
【図１４】本発明の第２の実施形態に係わるスタックキャパシタを有する半導体装置の断面図であって、Ａｌ2Ｏ3膜及びプレート電極の界面Ｆ１に窒素を含有させ、かつＡｌ2Ｏ3膜及びノード電極の界面Ｆ２に窒素を含有させた場合を示す図。
【図１５】図１５（ａ）は従来技術によるキャパシタにＳＩＭＳ分析を行っている図、図１５（ｂ）は図１５（ａ）のＳＩＭＳ分析結果によりノード電極側にＡＩが拡散している様子を示す図。
【図１６】図１６（ａ）は従来技術によるキャパシタにＳＩＭＳ分析を行っている図、図１６（ｂ）は図１６（ａ）のＳＩＭＳ分析結果によりプレート電極側にＡＩが拡散している様子を示す図。
【符号の説明】
【００４８】
１１…シリコン基板、１２…トレンチ、１３…プレート電極、１３ａ…ＡｓＳＧ膜、１４…酸窒化膜、１５…Ａｌ2Ｏ3膜、１６…ＳｉＮ膜、１７…ノード電極、１８…トレンチキャパシタ、１８’…スタックキャパシタ、１９…カラー絶縁膜、２０…接続部、２１…トランジスタ。
【図１】
2005340433.tif 000003
【図２】
2005340433.tif 000004
【図３】
2005340433.tif 000005
【図４】
2005340433.tif 000006
【図５】
2005340433.tif 000007
【図６】
2005340433.tif 000008
【図７】
2005340433.tif 000009
【図８】
2005340433.tif 000010
【図９】
2005340433.tif 000011
【図１０】
2005340433.tif 000012
【図１１】
2005340433.tif 000013
【図１２】
2005340433.tif 000014
【図１３】
2005340433.tif 000015
【図１４】
2005340433.tif 000016
【図１５】
2005340433.tif 000017
【図１６】
2005340433.tif 000018