(57)【要約】【課題】  オンチップ・デカップリングを行う場合に、共振による電磁放射を抑制すると共に電荷供給の効率が低下するのを防ぐことができる半導体集積回路装置を提供する。【解決手段】  半導体集積回路装置１０は、インバータ回路１２及びキャパシタ１４を含んで構成され、インバータ回路１２は、ｐＭＯＳ１６とｎＭＯＳ１８とを接続して成るＣＭＯＳインバータである。キャパシタ１４は、電極３６Ａ，３６Ｂから成る電極対によって誘電体３８が挟持された構成となっており、電極３６Ａは、ｐＭＯＳ１６のｐ拡散領域２４Ａ、ｎ拡散領域４４、及び電源入力用のＶＤＤ端子４６に接続されている。電極３６Ｂは、ｎＭＯＳ１８のｎ拡散領域３０Ｂ、ｐ拡散領域４８、及びグランド用のＶＳＳ端子５０に接続されている。電極３６Ａ，３６Ｂは、通常電極の材料として用いられる金属やポリシリコンよりも大きな損失を有する材料で形成される。【選択図】        図１
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【特許請求の範囲】
【請求項１】
半導体集積回路に含まれる機能回路の電源入力部と基準電位入力部との間に、電極対と前記電極対に挟持された誘電体とから成るキャパシタが前記半導体集積回路中に形成されると共に、前記電極対及び前記誘電体の少なくとも一方が所定の損失を有することを特徴とする半導体集積回路装置。
【請求項２】
前記電極対は、少なくとも金属及びポリシリコンよりも大きな抵抗を有することを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
前記誘電体は、少なくともシリコン酸化物よりも大きな誘電損失を有することを特徴とする請求項１又は請求項２記載の半導体集積回路装置。
【請求項４】
前記電極対の一方の電極が、前記半導体集積回路を構成する半導体基板にキャリアをドープした拡散領域であることを特徴とする請求項１乃至請求項３の何れか１項に記載の半導体集積回路装置。
【請求項５】
半導体集積回路が搭載されるパッケージ上に形成された、前記半導体集積回路の電源入力部及び基準電位入力部に接続するための電極対に、コンデンサが接続されると共に、前記電極対が、少なくとも金属及びポリシリコンよりも大きな抵抗を有することを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に係り、より詳しくは、パーソナルコンピュータや複写機、プリンタ、ファクシミリ等の電子機器に用いられる半導体集積回路装置に関する。
【背景技術】
【０００２】
上記のような電子機器に用いられる半導体集積回路上で処理されるディジタル信号には、クロック周波数とその全ての分調波に対して５次ないし１０次程度の高調波成分が含まれる。
【０００３】
通常、半導体集積回路に含まれる多くのフリップフロップ等の機能単位毎にクロック信号に同期してスイッチング動作するため、クロック周波数に従ってスイッチング電流がプリント配線基板上の電源から半導体集積回路に流れ込む。また、半導体集積回路からプリント配線基板のグランドへと流れる。さらには、半導体集積回路がプリント配線基板上の信号配線を通じてクロックと同期した信号で負荷素子を駆動する場合は、信号電流はプリント配線基板上の電源から半導体集積回路を通じて信号配線に流れ、さらに信号配線から半導体集積回路を通じてプリント配線基板のグランドへと流れる。これらの電源系の電流は、半導体素子のパッケージ上の配線及びプリント配線基板上の配線と接続するためのピン等、有限のインダクタンスを持つ経路を伝播するため、電流ｉの時間変化ｄｉ／ｄｔに対し、電位差Ｖ（＝Ｌ×ｄｉ／ｄｔ）が発生する。これが、パッケージ上の半導体素子の基準電位の、プリント配線基板の基準電位に対する揺れ、所謂グランドバウンスを生じさせる。
【０００４】
このパッケージ内部のグランドバウンスは、回路が動作している、いないにかかわらず全入出力ピンを通じてプリント配線基板上に伝播し、時には著しいＥＭＩ（不要電磁輻射）の問題を生じさせる。
【０００５】
パッケージ内部のグランドバウンスを抑制するには、電源ピン、グランドピン、及び配線のインピーダンスを低下させ、かつチップの外部で十分なデカップリングを行うことが有効であるが、集積回路の大規模化に伴うパッケージの巨大化により、十分な電源系のピン数を確保するのが困難であり、低インピーダンス化には限界がある。
【０００６】
そこで、特許文献１に記載されたようにＬＳＩの機能回路が存在しない部分に電源容量を配置することにより電源安定化を行う方法、所謂オンチップ・デカップリングが提案されている。すなわち、半導体層中の機能回路によって使用されていない部分にコンデンサを形成するものである。
【０００７】
しかしながら、非特許文献１に記載されたように、オンチップ・デカップリングの効果を実験的に検証した結果、スイッチングに起因する電磁放射については、貫通電流及び出力バッファの電流の双方に明確な効果が見られる反面、むしろ電磁放射が増大する周波数が存在することが判っている。
【０００８】
本発明者らの解析によれば、この電磁放射の増大の原因が、大容量のキャパシタが低インピーダンスで接続されることにより、スイッチングするトランジスタの浮遊容量とのループで共振が起こることによるものであることが判明している。
【特許文献１】特許第３２１７０９８号公報
【非特許文献１】須藤俊夫、中野健、「ＬＳＩ給電特性と同時スイッチングノイズ、放射ノイズの挙動に関する考察」、信学技報ＣＰＭ２００３-１８７、社団法人電子情報通信学会、２００４年２月、ｐ６３−６８
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上記のように、オンチップ・デカップリング（特に半導体素子の空きセルを利用した場合若しくは容量セルを半導体素子中に形成した場合）を行った場合、スイッチングするトランジスタの浮遊容量とのループで生じる共振による電磁放射が生じるが、これを防ぐためにデカップリングコンデンサの容量を小さくすると、本来の目的である高速スイッチングに対応した効率的な電荷の供給が損なわれる。
【００１０】
これを解決するためには、インダクタンスの付加により高周波電流を制限することが考えられる。
【００１１】
しかしながら、インダクタンスの付加は共振点を単に低周波側にシフトさせるだけであり、特に、クロック高調波は基本波に近い低次数のものがエネルギーが大きいため、根本的な解決にならないどころかむしろ問題を悪化させることがある。また、直列に別途抵抗素子を加えることは、電流方向のパスの増加分に相当するインダクタンスが付加されるために同時に高周波の電荷供給を阻害する。すなわち、上記の共振の影響を回避しつつ電荷供給の効率を下げない構造が必要となる。
【００１２】
本発明は、上記問題を解決すべく成されたものであり、オンチップ・デカップリングを行う場合に、共振による電磁放射を抑制すると共に電荷供給の効率が低下するのを防ぐことができる半導体集積回路装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記目的を達成するために、請求項１記載の発明は、半導体集積回路に含まれる機能回路の電源入力部と基準電位入力部との間に、電極対と前記電極対に挟持された誘電体とから成るキャパシタが前記半導体集積回路中に形成されると共に、前記電極対及び前記誘電体の少なくとも一方が所定の損失を有することを特徴とする。
【００１４】
この発明によれば、半導体集積回路装置は、半導体集積回路に含まれる機能回路の電源入力部と基準電位入力部との間に、キャパシタが形成されている。機能回路は、電源入力部から供給された電源によって動作し、所定の機能を有する。
【００１５】
キャパシタは、電極対と電極対に挟持された誘電体とから成り、半導体集積回路中、すなわち半導体チップ中に形成される。すなわち、キャパシタは、例えば半導体集積回路中の空きセルを利用して若しくは機能回路が形成されていない領域に容量セルを形成することにより、機能回路と一体化して半導体集積回路中に形成される。また、電極対及び誘電体の少なくとも一方は所定の損失を有している。
【００１６】
具体的には、請求項２に記載したように、前記電極対は、少なくとも金属及びポリシリコンよりも大きな抵抗を有する構成とすることができる。
【００１７】
一般に半導体集積回路中の電極に金属よりも大きな損失をもつポリシリコンが用いられているが、共振現象による影響を回避するには不十分であり、さらに大きな抵抗体を用いる必要があるが、仮にキャパシタの電極部と半導体集積回路のスイッチング部との間に抵抗素子を付加しても、インダクタンスが加わることによりスイッチング周波数の高調波のエネルギーが大きい低周波側に共振点が異動するだけであり好ましくない。
【００１８】
これに対し、オンチップ・デカップリング用のキャパシタを機能回路の電源入力部と基準電位入力部との間に設け、請求項２記載の発明のように、電極として通常用いられる金属及びポリシリコンよりも大きな抵抗を有する材料により電極対を構成して電極対自体に損失を持たせることにより、キャパシタ部分が高周波的に低インピーダンスとなることで生じるスイッチング素子部分の浮遊容量とインダクタンスとの共振を緩和することができる。
【００１９】
また、スイッチング素子部分の浮遊容量とインダクタンスとによる共振ループに対して直列に挿入したキャパシタがコンダクタンスＧを持つ場合、共振の鋭さを示すＱ値はコンダクタンス成分Ｇと逆比例の関係にあり、共振の影響を押さえるにはＧの値を大きくすることが有効である。このためには、高誘電率で十分な電荷供給を確保しながら、これを通じて流れる高周波の共振電流に対して損失を与えるように高周波のコンダクタンスが高い材料を用いることが適切といえる。
【００２０】
そこで、請求項３に記載したように、前記誘電体は、少なくともシリコン酸化物よりも大きな誘電損失を有する構成としてもよい。
【００２１】
このように、誘電体を一般に用いられるシリコン酸化物よりも大きな誘電損失を有する誘電材料で構成することにより、高周波の共振電流に対して損失を与えて共振を抑制することができると共に、十分な電荷供給を確保することができる。
【００２２】
また、請求項４に記載したように、前記電極対の一方の電極が、前記半導体集積回路を構成する半導体基板にキャリアをドープした拡散領域である構成としてもよい。
【００２３】
この発明によれば、半導体集積回路を構成する半導体基板若しくはウエル内にキャリアをドープして拡散した拡散領域を電極として利用するため、キャリアのドープ量を制御することで容易に拡散領域の抵抗値を制御することができる。従って、容易に共振の強さに応じた最適な抵抗値を有する電極を構成することができる。
【００２４】
請求項５記載の発明は、半導体集積回路が搭載されるパッケージ上に形成された、前記半導体集積回路の電源入力部及び基準電位入力部に接続するための電極対に、コンデンサが接続されると共に、前記電極対が、少なくとも金属及びポリシリコンよりも大きな抵抗を有することを特徴とする。
【００２５】
この発明によれば、パッケージ上に半導体集積回路及びコンデンサが混載されると共に、半導体集積回路の電源入力部及び基準電位入力部に接続するための電極対が形成され、この電極対にコンデンサが接続される。コンデンサは、例えばチップ型の積層セラミックコンデンサ等を用いることができる。
【００２６】
そして、パッケージ上に形成された電極対が少なくとも金属及びポリシリコンよりも大きな抵抗を有し、電極対自体が損失を有する。
【００２７】
電極対と半導体集積回路のスイッチング部との間に抵抗素子を付加した場合、インダクタンスが加わることによってスイッチング周波数の高調波のエネルギーが大きい低周波側に共振点が異動するために好ましくなく、本発明のように電極対自体に損失を持たせることにより、コンデンサ部分が高周波的に低インピーダンスとなることで生じるスイッチング素子部分の浮遊容量とインダクタンスとの共振を緩和することができる。
【発明の効果】
【００２８】
以上説明したように、本発明によれば、オンチップ・デカップリングを行う場合に、共振による電磁放射を抑制すると共に電荷供給の効率が低下するのを防ぐことができる、という効果を有する。
【発明を実施するための最良の形態】
【００２９】
（第１実施形態）
以下、本発明の第１実施形態について説明する。なお、本実施形態では、インバータ回路に本発明を適用した場合について説明する。
【００３０】
図１には、本発明に係る半導体集積回路装置１０の一部を示す概略斜視図を示した。また、図２には、半導体集積回路装置１０の回路図を示した。
【００３１】
図１に示すように、半導体集積回路装置１０は、半導体集積回路（半導体チップ）に含まれる機能回路としてのインバータ回路１２及びキャパシタ１４を含んで構成されている。
【００３２】
インバータ回路１２は、図２にも示したように、ｐ型のＭＯＳトランジスタ（以下、ｐＭＯＳという）１６とｎ型のＭＯＳトランジスタ（以下、ｎＭＯＳという）１８とを接続して成る所謂ＣＭＯＳインバータである。
【００３３】
図１に示すように、ｐＭＯＳ１６は、ｐ型半導体から成るｐ型基板（例えばシリコン基板）２０上に、ｎ型半導体から成るｎウエル２２が形成され、このｎウエル２２上に、ｐ型半導体から成るｐ拡散領域２４Ａ，２４Ｂが形成され、このｐ拡散領域２４Ａ，２４Ｂ上を跨るように誘電体膜２６及びゲート電極２８が積層された構成となっている。
【００３４】
ｎＭＯＳ１８は、ｐ型基板２０上に、ｎ型半導体から成るｎ拡散領域３０Ａ，３０Ｂが形成され、このｎ拡散領域３０Ａ，３０Ｂを跨るように誘電体膜３２及びゲート電極３４が積層された構成となっている。
【００３５】
また、ゲート電極２８、３４は、信号入力用の入力端子４０に接続され、ｐ拡散領域２４Ｂ及びｎ拡散領域３０Ａは、信号出力用の出力端子４２に接続されている。
【００３６】
キャパシタ１４は、電極３６Ａ，３６Ｂから成る電極対によって誘電体３８が挟持された構成となっている。電極３６Ａは、ｐＭＯＳ１６のｐ拡散領域２４Ａ、ｎウエル２２上に形成されたｎ拡散領域４４、及び電源（ＶＤＤ）入力用のＶＤＤ端子４６に接続されている。また、電極３６Ｂは、ｎＭＯＳ１８のｎ拡散領域３０Ｂ、ｐ型基板２０上に形成されたｐ拡散領域４８、及びグランド電位（ＶＳＳ）用のＶＳＳ端子５０に接続されている。
【００３７】
ここで、誘電体３８は、例えばシリコン酸化膜等によって構成される。一方、電極３６Ａ，３６Ｂは、通常電極の材料として用いられる金属やポリシリコン（導電率：４．０×１０6 ［Ｓ／ｃｍ］）よりも大きな損失を有する材料で形成される。このような材料としては、例えばニクロム（導電率：１．０×１０6［Ｓ／ｃｍ］）、炭素（導電率：３．０×１０4）、テルル（導電率：５．０×１０3［Ｓ／ｃｍ］）等があるが、金属やポリシリコンよりも大きな損失を有する材料であればこれに限られない。
【００３８】
また、キャパシタ１４は、半導体素子の空きセルを利用して設けるか、若しくは半導体素子中に容量セルを形成することにより設けられる。
【００３９】
このように、オンチップ・デカップリングのために半導体素子の空きセルを利用してキャパシタを設けるか、若しくは容量セルを半導体素子中に形成することにより設けたキャパシタ１４の電極３６Ａ，３６Ｂに損失を持たせることにより、キャパシタ１４の部分が高周波的に低インピーダンスとなることで生じるスイッチング素子部分の浮遊容量とインダクタンスとの共振を緩和することができる。
【００４０】
なお、オンチップ・デカップリングに用いるキャパシタ１４の容量は、半導体集積回路装置１０の中で同時にスイッチングする容量に対して十分大きな値（通常１０倍以上）をとらせることが好ましい。このような条件では、スイッチング容量Ｃと、電極３６Ａ，３６Ｂによる損失即ち抵抗Ｒ分による直列回路とみなすことができる。従って、カットオフ周波数ｆ（＝１／２πＣＲ）が、抑制対象の電磁波放射の周波数帯域（数１００ＭＨｚ程度）となるように、キャパシタ１４の容量及び電極３６Ａ，３６Ｂの抵抗値を定めることにより当該周波数帯域の共振を抑制することができる。
【００４１】
（第２実施形態）
次に、本発明の第２実施形態について説明する。なお、第１実施形態と同一部分には同一符号を付し、その詳細な説明は省略する。
【００４２】
図３には、本実施形態に係る半導体集積回路装置６０の概略斜視図を示した。半導体集積回路装置６０が図１に示す半導体集積回路装置１０と異なる点は、キャパシタ６２の構成だけであるため、その他の説明は省略する。
【００４３】
キャパシタ６２は、電極６４Ａ，６４Ｂから成る電極対によって誘電体６６が挟持された構成となっている。電極６４Ａ、６４Ｂは、一般に用いられる金属若しくはポリシリコン等の半導体から成り、誘電体６６は、一般に用いられるシリコン酸化膜よりも大きな誘電損失をもつ誘電材料から成る。このような誘電材料としては、例えばシリコン（ｔａｎδ（誘電損失）＝０．００１〜０．００４）より大きな誘電損失を有するものとしては、ポリイミド（ｔａｎδ＝０．００５）、ナイロン（ｔａｎδ＝０．０４）、エポキシ（ｔａｎδ＝０．０２）等があるが、シリコンよりも大きな誘電損失を有する材料であればこれに限られない。
【００４４】
このように、キャパシタ６２を構成する誘電体６６をシリコンよりも高い誘電損失を有する誘電材料で構成することにより、高周波の共振電流に対して損失を与えて共振を抑制することができると共に、十分な電荷供給を確保することができる。
【００４５】
（第３実施形態）
次に、本発明の第３実施形態について説明する。
【００４６】
図４には、本実施形態に係る半導体集積回路装置７０の概略断面図を示した。図４に示すように、半導体集積回路装置７０は、ＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）タイプの半導体集積回路装置であり、半導体集積回路パッケージ７２上に半導体集積回路７４が搭載されており、図示しないプリント配線基板とはボールグリッド７６により電気的に接続される。
【００４７】
また、半導体集積回路７４の電源（ＶＤＤ）入力部７８は、配線８０によって半導体集積回路パッケージ７２上に形成された電極パッド８２Ａに接続される。電極パッド８２Ａには、デカップリングコンデンサ８４の一端が接続され、デカップリングコンデンサ８４の他端は、同じく半導体集積回路パッケージ７２上に形成された電極パッド８２Ｂに接続されている。電極パッド８２Ａは、配線８６を介してグランド（ＶＳＳ）用のボールグリッド７６Ｇに接続され、電極パッド８２Ｂは、配線８８を介して電源入力用のボールグリッド７６Ｖに接続されている。このように、半導体集積回路７４の電源入力部７８の数に応じて、デカップリングコンデンサ８４が半導体集積回路パッケージ７２上に設けられている。
【００４８】
デカップリングコンデンサ８４は、例えばチップ型の積層セラミックコンデンサ等を用いることができる。
【００４９】
ここで、電極パッド８２Ａ、８２Ｂは、第１実施形態と同様の損失を有している。すなわち、電極パッド８２Ａ，８２Ｂは、通常電極の材料として用いられる金属やポリシリコンよりも大きな損失を有する材料で形成される。
【００５０】
このように、オンチップ・デカップリングのために、半導体集積回路パッケージ７２上にデカップリングコンデンサ８４を設け、このデカップリングコンデンサ８４が接続される電源用及びグランド用の電極パッド８２Ａ，８２Ｂに損失を持たせることにより、デカップリングコンデンサ８４の部分が高周波的に低インピーダンスとなることで生じるスイッチング素子部分の浮遊容量とインダクタンスとの共振を緩和することができる。
【００５１】
なお、本実施形態ではＢＧＡタイプの半導体集積回路装置に本発明を適用した場合について説明したが、これに限らず他のタイプの半導体集積回路装置であっても本発明を適用できることはいうまでもない。
【００５２】
（第４実施形態）
次に、本発明の第４実施形態について説明する。なお、第１実施形態と同一部分には同一符号を付し、その詳細な説明を省略する。
【００５３】
図５には、本実施形態に係る半導体集積回路装置９０の概略斜視図を示した。図５に示すように、半導体集積回路装置９０は、図１に示したのと同様のインバータ回路１２を備えると共に、キャパシタ９２を備えている。
【００５４】
キャパシタ９２は、ｐ型基板２０の所定領域に電子キャリアをドープしたｎ拡散領域９４、誘電体膜９６、及び電極膜９８で構成されている。誘電体膜９６は、例えばｐ型基板２０を酸化させたシリコン酸化膜をそのまま用いてもよいし、第２実施形態で説明したような有損失の材料で形成してもよい。また、電極膜９８は、金属やポリシリコン等を用いてもよいが、第１実施形態で説明したように、有損失の材料を用いることが好ましい。
【００５５】
ｎ拡散領域９４は、ＶＳＳ端子５０に接続されるｐ拡散領域４８と接続され、電極膜９８は、ＶＤＤ端子４６に接続されるｎ拡散領域４４と接続される。
【００５６】
このように、ｎ拡散領域９４は、キャパシタ９２の電極として機能するが、電子キャリアのドープ量を制御することにより、任意の導電率を得ることができる。
【００５７】
従って、共振の強さに応じて電子キャリアのドープ量を設定することにより、共振の強さに応じた最適な抵抗値とすることができ、効果的に共振を抑制することができる。
【実施例】
【００５８】
次に、本発明の実施例について説明する。
【００５９】
図６には、第１実施形態で説明した半導体集積回路装置１０について、電磁波放射の周波数と電圧値との関係をＳＰＩＣＥプログラムによりシミュレーションした結果を示した。
【００６０】
なお、シミュレーションでは、図７に示すように、半導体集積回路装置１０のインバータ回路１２として低電圧ＣＭＯＳインバータ標準品に相当するものを用いるものとし、これを駆動する駆動源としては２０ＭＨｚの矩形波信号源１００を用いるものとした。また、インバータ回路１２は、例えば所謂ＳＯＰパッケージ１０１により搭載され、これの電源系配線インピーダンス１０２を介して電源及びグランドに接続されるが、これにオンチップ・デカップリング用のキャパシタ１４の容量成分１０４及び電極３６Ａ，３６Ｂによる抵抗成分１０６を加えた条件において、ＳＰＩＣＥによりシミュレーションした。
【００６１】
図６に示すように、オンチップ・デカップリング用の容量成分１０４が存在しない場合は、２０ＭＨｚクロックの高調波が７００ＭＨｚ近辺にピークをもつ広い分布を示している。
【００６２】
また、容量成分１０４の容量を１０００ｐＦとし、抵抗成分１０６を付加しなかった場合、すなわち損失を持たせなかった場合には、３００ＭＨｚ以上の周波数成分が著しく抑圧されるが、同時に２００ＭＨｚに共振ピークが発生している。
【００６３】
さらに、抵抗成分１０６の抵抗値を１Ωとした場合、すなわち損失を若干持たせた場合には、３００ＭＨｚ以上の周波数成分に対する抑圧効果をあまり損なうことなく、２００ＭＨｚにあった共振ピークがほぼ完全に抑圧されている。
【００６４】
すなわち、本発明のようにオンチップ・デカップリング用のキャパシタを構成することにより、スイッチングするトランジスタの浮遊容量とのループで生じる共振による電磁放射の増大を抑制することができると共に、電荷供給の効率が低下するのを防ぐことができることが判った。
【００６５】
なお、本シミュレーションのように電極に損失を持たせるのではなく、第２実施形態に示したように誘電体の損失を大きくした場合についてもほぼ同様の結果を得ることができる。また、第３実施形態に示したように半導体集積回路パッケージ上にチップコンデンサを搭載した構造、及び第４実施形態に示したように、半導体の拡散領域を電極とした構造についても同様の効果が得られる。
【図面の簡単な説明】
【００６６】
【図１】第１実施形態に係る半導体集積回路装置の概略一部断面斜視図である。
【図２】第１実施形態に係る半導体集積回路装置の回路図である。
【図３】第２実施形態に係る半導体集積回路装置の概略一部断面斜視図である。
【図４】第３実施形態に係る半導体集積回路装置の概略断面図である。
【図５】第４実施形態に係る半導体集積回路装置の概略一部断面斜視図である。
【図６】電磁波放射の周波数と電圧値との関係のシミュレーション結果を示す線図である。
【図７】シミュレーションモデルについて説明するための図である。
【符号の説明】
【００６７】
１０、６０、７０、９０      半導体集積回路装置
１２      インバータ回路
１４、６２、９２      キャパシタ
２０      ｐ型基板
２２      ｎウエル
２４Ａ、２４Ｂ、４８      ｐ拡散領域
２６、３２      誘電体膜
２８、３４      ゲート電極
３０Ａ、３０Ｂ、４４、９４      ｎ拡散領域
３６Ａ、３６Ｂ、６４Ａ、６４Ｂ      電極
３８、６６      誘電体
４０      入力端子
４２      出力端子
４６      ＶＤＤ端子
５０      ＶＳＳ端子
７２      半導体集積回路パッケージ
７４      半導体集積回路
８２Ａ、８２Ｂ      電極パッド
８４      デカップリングコンデンサ
９６      誘電体膜
９８      電極膜
【図１】
2005340507.tif 000003
【図２】
2005340507.tif 000004
【図３】
2005340507.tif 000005
【図４】
2005340507.tif 000006
【図５】
2005340507.tif 000007
【図６】
2005340507.tif 000008
【図７】
2005340507.tif 000009