(57)【要約】【課題】  ゲート絶縁膜の耐性を向上させながら寄生トランジスタの影響を抑制した半導体装置およびその製造方法を提供する。【解決手段】  半導体装置は、ガラス基板１と、ＳｉＮ膜２およびＳｉＯ2膜３を介してガラス基板１上に形成され、ソース／ドレイン領域４，５とチャネル領域６とを含み、その周縁部に傾斜部１６Ａを有する半導体膜と、半導体膜上にＳｉＯ2膜７，８（ゲート絶縁膜）を介して形成されたゲート電極１０と、ＳｉＯ2膜８およびゲート電極１０を覆うように層間絶縁膜９と、層間絶縁膜９上からソース／ドレイン領域４，５に達するように設けられたプラグ１１Ａ，１２Ａと、層間絶縁膜９上に形成され、プラグ１１Ａ，１２Ａによってソース／ドレイン領域４，５に接続されるソース／ドレイン電極１１，１２とを備える。半導体膜の傾斜部１６Ａ上におけるゲート絶縁膜の厚みは、半導体膜の中央部１６Ｂ上におけるゲート絶縁膜の厚みより大きい。【選択図】        図１
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【特許請求の範囲】
【請求項１】
絶縁基板と、
前記絶縁基板上に形成され、チャネル領域とソース／ドレイン領域とを含み、その周縁部に傾斜部を有する半導体膜と、
前記半導体膜上に絶縁膜を介して形成されたゲート電極とを備え、
前記傾斜部上における前記絶縁膜の厚みは、前記半導体膜中央部上における前記絶縁膜の厚みより大きい半導体装置。
【請求項２】
絶縁基板と、
前記絶縁基板上に形成され、チャネル領域とソース／ドレイン領域とを含み、その周縁部に傾斜部を有する半導体膜と、
前記半導体膜上に絶縁膜を介して形成されたゲート電極とを備え、
前記絶縁膜は前記傾斜部上において第１と第２絶縁膜を含む積層構造を有し、前記半導体膜中央部上においては前記第２絶縁膜で構成される半導体装置。
【請求項３】
前記半導体膜の底面と側面とのなす角度が４０度以上９０度以下である、請求項１または請求項２に記載の半導体装置。
【請求項４】
前記半導体膜の厚みは２５ｎｍ以上２００ｎｍ以下である、請求項１から請求項３のいずれかに記載の半導体装置。
【請求項５】
前記傾斜部の幅が前記半導体膜の厚み以下である、請求項１から請求項４のいずれかに記載の半導体装置。
【請求項６】
前記半導体膜は、多結晶シリコンにより形成される、請求項１から請求項５のいずれかに記載の半導体装置。
【請求項７】
前記半導体膜は、第１部分と、該第１部分上であって前記傾斜部に囲まれる領域に前記第１部分よりも結晶性の高い第２部分とを有する、請求項１から請求項６のいずれかに記載の半導体装置。
【請求項８】
前記半導体膜は、第１部分と、該第１部分上であって前記傾斜部に囲まれる領域に前記第１部分よりも酸化速度が遅い結晶構造を有する第２部分とを有する、請求項１から請求項６のいずれかに記載の半導体装置。
【請求項９】
前記半導体膜は、絶縁性の下地膜を介して前記絶縁基板上に形成される、請求項１から請求項８のいずれかに記載の半導体装置。
【請求項１０】
絶縁基板上に半導体層を形成する工程と、
前記半導体膜にレーザを照射して該半導体層を結晶化する工程と、
前記半導体層をパターニングして半導体膜を形成する工程と、
前記半導体膜の表面を酸化することにより第１絶縁膜を形成する工程と、
前記第１絶縁膜を覆うように第２絶縁膜を形成する工程と、
前記第２絶縁膜上にゲート電極を形成する工程と、
前記半導体膜における前記ゲート電極の両側にソース／ドレイン領域を形成する工程とを備えた半導体装置の製造方法。
【請求項１１】
エキシマレーザを用いて前記半導体層を結晶化する、請求項１０に記載の半導体装置の製造方法。
【請求項１２】
絶縁基板上に半導体層を形成する工程と、
前記半導体膜にレーザを照射して該半導体層を結晶化する工程と、
前記半導体層をパターニングして半導体膜を形成する工程と、
前記半導体膜の周縁部上に第１絶縁膜を形成する工程と、
前記第１絶縁膜上と該第１絶縁膜によって覆われていない前記半導体膜上とを覆うように第２絶縁膜を形成する工程と、
前記第２絶縁膜上にゲート電極を形成する工程と、
前記半導体膜における前記ゲート電極の両側にソース／ドレイン領域を形成する工程とを備えた半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、たとえば表示デバイスに用いられる薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）などの半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
多結晶シリコンなどの半導体を用いて形成された薄膜トランジスタが従来から知られている。
【０００３】
たとえば、特開２００１−１４７４４６号公報（従来例１）においては、絶縁基板上に形成された多結晶シリコン半導体層上にゲート絶縁膜を介して形成されたゲート電極と、絶縁膜上に形成されるとともに、当該絶縁膜内に形成されたコンタクトホールを介して多結晶シリコン半導体層にそれぞれ接続されるソース／ドレイン電極とを備え、多結晶シリコン半導体層の表面上の凹凸を当該多結晶シリコン半導体層の膜厚の１０％以下程度とした薄膜トランジスタ（液晶表示装置）が開示されている。
【特許文献１】特開２００１−１４７４４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記のような半導体装置においては、以下のような問題があった。
【０００５】
従来例１において、多結晶シリコン半導体層（以下、半導体層とする。）上に形成される絶縁膜層（ゲート絶縁膜など）を積層構造にするという思想は開示されていない。
【０００６】
そのため、半導体層を覆うように絶縁膜を形成した場合に、半導体層における周縁部と絶縁基板（下地層）とが接する段差部（傾斜部）近傍上で、絶縁膜層のカバレッジが十分でなく、結果として、耐圧が低下する場合がある。
【０００７】
これに対し、半導体層の側面と底面とがなす角度（傾斜角度）を小さくして、傾斜部上の絶縁膜層が薄くなるのを抑制することが考えられるが、この傾斜角度が小さくなりすぎると、トランジスタの実効部の両側に形成される寄生トランジスタの影響が大きくなり、たとえば、リーク電流が増加したり、閾値電圧制御の精度向上が抑制されるなどの問題が生じる場合がある。
【０００８】
本発明は、上記のような問題に鑑みてなされたものであり、本発明の目的は、ゲート絶縁膜の耐性を向上させながら寄生トランジスタの影響を抑制した半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
本発明に係る半導体装置は、絶縁基板と、絶縁基板上に形成され、チャネル領域とソース／ドレイン領域とを含み、その周縁部に傾斜部を有する半導体膜と、半導体膜上に絶縁膜を介して形成されたゲート電極とを備え、傾斜部上における絶縁膜の厚みは、半導体膜中央部上における絶縁膜の厚みより大きい。
【００１０】
本発明に係る半導体装置の製造方法は、絶縁基板上に半導体層を形成する工程と、半導体膜にレーザを照射して該半導体層を結晶化する工程と、半導体層をパターニングして半導体膜を形成する工程と、半導体膜の表面を酸化することにより第１絶縁膜を形成する工程と、第１絶縁膜を覆うように第２絶縁膜を形成する工程と、第２絶縁膜上にゲート電極を形成する工程と、半導体膜におけるゲート電極の両側にソース／ドレイン領域を形成する工程とを備える。
【発明の効果】
【００１１】
本発明によれば、薄膜トランジスタなどの半導体装置において、ゲート絶縁膜の耐性を向上させながら寄生トランジスタの影響を抑制することができる。
【発明を実施するための最良の形態】
【００１２】
以下に、本発明に基づく半導体装置およびその製造方法の実施の形態について、図１から図１５を用いて説明する。
【００１３】
（実施の形態１）
図１は、実施の形態１に係る半導体装置を示した断面図である。また、図２は、図１におけるII−II断面である。
【００１４】
本実施の形態に係る半導体装置は、表示デバイスなどに用いられる薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）であって、図１，図２に示すように、ガラス基板１（絶縁基板）と、ＳｉＮ膜２およびＳｉＯ2膜３（下地膜）を介してガラス基板１上に形成され、ソース／ドレイン領域４，５とチャネル領域６とを含み、その周縁部に傾斜部１６Ａを有する半導体膜と、半導体膜上にＳｉＯ2膜７，８を介して形成されたゲート電極１０と、ＳｉＯ2膜８およびゲート電極１０を覆うように層間絶縁膜９と、層間絶縁膜９上からソース／ドレイン領域４，５に達するように設けられたプラグ１１Ａ，１２Ａと、層間絶縁膜９上に形成され、プラグ１１Ａ，１２Ａによってソース／ドレイン領域４，５に接続されるソース／ドレイン電極１１，１２とを備える。ここで、ＳｉＯ2膜７，８がゲート絶縁膜として機能する。
【００１５】
ガラス基板１としては、たとえば、コーニング社製の１７３７ガラスが用いられる。下地膜としてのＳｉＮ膜２およびＳｉＯ2膜３は、ガラス基板１内の不純物が半導体膜に拡散するのを抑制するために設けられる。下地膜を構成する素材は、ＳｉＮおよびＳｉＯ2に限定されるものではなく、この他にも、ＳｉＯＮ、ＳｉＣ、ＡｌＮ、Ａｌ2Ｏ3などが適用可能である。また、下地膜を単層構造としてもよいし、３層以上の積層構造としてもよい。さらには、下地膜を設けず、ガラス基板１上に直接半導体膜を設けることも可能である。
【００１６】
ソース／ドレイン領域４，５およびチャネル領域６を含む半導体膜は、たとえば、多結晶シリコンにより形成される。また、図１，図２における半導体膜の厚み（ｔ）は、２５ｎｍ以上２００ｎｍ以下程度である。半導体膜（多結晶シリコン）の厚みを上記範囲内に設定することで、結晶化を阻害することなく、傾斜部１６Ａ近傍におけるリークの発生を抑制することができる。
【００１７】
図１，図２を参照して、半導体膜の傾斜部１６Ａ上におけるゲート絶縁膜の厚み（ＳｉＯ2膜７，８の合計の厚み）は、半導体膜の中央部１６Ｂ上におけるゲート絶縁膜の厚みより大きい。
【００１８】
ところで、従来の薄膜トランジスタにおいては、半導体膜の周縁部における傾斜部上に形成されるゲート絶縁膜のカバレッジが良好でなく、当該部分において、ソース／ドレイン領域４，５（半導体膜）とゲート電極１０との間でリークが生じる場合がある。ここで、ゲート絶縁膜のカバレッジを良好にするために傾斜部の傾斜角度を緩やかにすると、ソース／ドレイン領域の外側（チャネル領域の反対側）に形成される寄生トランジスタの影響が大きくなる。
【００１９】
これに対し、本実施の形態に係る半導体装置においては、半導体膜の周縁部における傾斜部上において、相対的に厚みの大きいゲート絶縁膜を形成することで、当該部分において上述したリークが生じるのを抑制することができる。
【００２０】
次に、図１，図２に示す半導体装置の製造方法について説明する。
【００２１】
図３〜図６は、図１，図２に示す半導体装置の製造工程における第１〜第４工程を示す断面図である。なお、図３〜図６においては、図１に示す断面と同じ方向の断面を示す。
【００２２】
図３を参照して、ガラス基板１上にＳｉＮ膜２（１００ｎｍ）およびＳｉＯ2膜３（１００ｎｍ）が堆積される。
【００２３】
その後、ＳｉＯ2膜３上に、非晶質シリコン膜が設けられる。次に、非晶質シリコン膜が真空中で熱処理され、不要な水素が除去される。さらに、非晶質シリコン膜にエキシマレーザが照射され、非晶質シリコン膜は多結晶化される。
【００２４】
多結晶化されたシリコン膜上に写真製版によりレジストマスクが形成される。次に、ドライエッチングを施すことにより、多結晶シリコン膜がパターニングされ、島状の多結晶シリコン膜１６が形成される。なお、図３において、多結晶シリコン膜１６の側面と底面とのなす角度（θ１）は、２０度程度である。
【００２５】
非晶質シリコン膜を結晶化する際に用いられるエキシマレーザは、シリコン膜の表面部分近傍で吸収されやすい。したがって、エキシマレーザを用いて上述したシリコン膜の結晶化を行なうことで、多結晶シリコン膜１６において、第１部分１６Ｄと、第１部分１６Ｄ上であって傾斜部１６Ｃに囲まれる領域に第１部分１６Ｄよりも結晶性の高い第２部分１６Ｅとが形成される。
【００２６】
上述した第１と第２部分１６Ｄ，１６Ｅを形成する方法は、上記の方法に限定されるものではなく、たとえば、シリコン膜を多層化し、下層のシリコン膜を相対的により非晶質に（結晶性を低く）し、上層のシリコン膜を相対的により多結晶化（結晶性を高く）することでも同様の構造を実現することができる。この場合は、エキシマレーザに代えて、ＹＡＧ（Ｙｔｔｒｉｕｍ−Ａｌｕｍｉｎｕｍ−Ｇａｒｎｅｔ）レーザなどを用いることが可能である。
【００２７】
次に、アッシングおよび薬液処理によりレジストマスクが除去され、多結晶シリコン膜１６に高圧水蒸気アニールが施され、傾斜部１６Ｃを含む多結晶シリコン膜１６表面が酸化処理され、図４に示すように、ＳｉＯ2膜７が形成される。図４に示す多結晶シリコン膜１６の形状は、図１におけるソース／ドレイン領域４，５およびチャネル領域６を合わせた形状に相当する。
【００２８】
ここで、相対的に結晶性の低い第１部分１６Ｄを含む傾斜部１６Ｃにおいては、相対的に結晶性の高い第２部分１６Ｅを含む多結晶シリコン膜１６の中央部と比較して、酸化速度が相対的に大きい。したがって、図４に示すように、多結晶シリコン膜１６に酸化処理を施すことにより形成されるＳｉＯ2膜７の厚みは、傾斜部１６Ａ上において、中央部分１６Ｂ上と比較して相対的に大きくなる。また、図４における多結晶シリコン膜１６の底面と側面とのなす角度（θ２＝６０度）は、図３における角度（θ１＝２０度）と比較して大きくなる。なお、上記角度（θ２）は、４０度以上９０度以下程度であることが好ましく、傾斜部１６Ａの幅（Ｂ）が多結晶シリコン膜１６の厚み（ｔ）以下であることが好ましい。これにより、ソース／ドレイン領域４，５（図１参照）の外側に形成される寄生トランジスタの影響を小さくすることができる。
【００２９】
なお、多結晶シリコン膜１６の表面を酸化処理する方法としては、上記高圧水蒸気アニールの他に、ＵＶ照射による酸化処理、酸素プラズマ処理、高圧酸素による酸化処理、硫酸などの酸化性の液体による酸化処理、オゾンガスを溶解した溶液を用いた酸化処理などが適用可能である。
【００３０】
図５を参照して、プラズマＣＶＤ法により、ＳｉＯ2膜７上にＳｉＯ2膜８が形成される。このプラズマＣＶＤ法による処理の原料としては、たとえば、ＴＥＯＳ（Ｔｅｔｒａ  Ｅｔｈｙｌ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ）とＯ2とが用いられるが、この他にも、ＳｉＨ4やＳｉ2Ｈ6が原料として用いられてもよい。
【００３１】
次に、ＳｉＯ2膜８上に、たとえばクロムなどを含む導電膜が堆積される。その後、写真製版により導電膜がパターニングされ、図６に示すように、ゲート電極１０およびゲート配線が形成される。ゲート電極１０をマスクとして用いて不純物のイオン注入が行なわれ、ゲート電極１０の両側にソース／ドレイン領域４，５が形成される。ソース／ドレイン領域４，５の間には、チャネル領域６が形成される。ここで、ＮＭＯＳ（Ｎ−Ｃｈａｎｎｅｌ  ＭＯＳ）とＰＭＯＳ（Ｐ−Ｃｈａｎｎｅｌ  ＭＯＳ）とを有するＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を形成する際は、Ｎ型／Ｐ型ＭＯＳとなる部分を交互にマスク材で覆いながら、イオン注入が繰り返される。
【００３２】
次に、ＳｉＯ2膜８上に層間絶縁膜９が形成され、層間絶縁膜９上からソース／ドレイン領域４，５に達するようにプラグ１１Ａ，１２Ａが設けられる。さらに、層間絶縁膜９上にソース／ドレイン電極１１，１２が形成される。ソース／ドレイン電極１１，１２は、それぞれプラグ１１Ａ，１２Ａを介してソース／ドレイン領域４，５に接続される。以上の工程により、図１，図２に示す薄膜トランジスタが得られる。
【００３３】
上述した薄膜トランジスタ（半導体装置）の製造方法について要約すると、以下のようになる。
【００３４】
本実施の形態に係る半導体装置の製造方法は、ガラス基板１（絶縁基板）上に非晶質のシリコン膜（半導体層）を形成する工程と、このシリコン膜にレーザ（たとえばエキシマレーザ）を照射して該シリコン膜を結晶化する工程と、結晶化されたシリコン膜をパターニングして多結晶シリコン膜１６（半導体膜）を形成する工程（以上、図３）と、多結晶シリコン膜１６の表面を酸化することによりＳｉＯ2膜７（第１絶縁膜）を形成する工程（図４）と、ＳｉＯ2膜７を覆うようにＳｉＯ2膜８（第２絶縁膜）を形成する工程（図５）と、ＳｉＯ2膜８上にゲート電極１０を形成する工程と、多結晶シリコン膜１６におけるゲート電極１０の両側にソース／ドレイン領域４，５を形成する工程（図６）とを備える。
【００３５】
本実施の形態においては、上述した構成により、ゲート絶縁膜の耐性を向上させながら寄生トランジスタの影響を抑制した薄膜トランジスタ（半導体装置）が得られる。
【００３６】
（実施の形態２）
図７は、実施の形態２に係る半導体装置を示した断面図である。また、図８は、図７におけるVIII−VIII断面である。
【００３７】
本実施の形態に係る半導体装置は、実施の形態１に係る半導体装置の変形例であって、図７，図８に示すように、ソース／ドレイン領域４，５およびチャネル領域６とゲート電極１０との間に位置する絶縁膜が、傾斜部１６Ａ上において第１と第２絶縁膜１３，１４を含む積層構造を有し、半導体膜の中央部１６Ｂ上においては第２絶縁膜１４のみで構成される点を特徴とする。ここで、第１と第２絶縁膜１３，１４は、たとえば、プラズマＣＶＤ法により形成されたＳｉＯ2膜である。第１と第２絶縁膜１３，１４は、図７，図８に示す薄膜トランジスタにおけるゲート絶縁膜として機能する。
【００３８】
図７，図８を参照して、本実施の形態においても、実施の形態１と同様に、傾斜部１６Ａ上におけるゲート絶縁膜の厚み（ＳｉＯ2膜７，８の合計の厚み）は、半導体膜の中央部１６Ｂ上におけるゲート絶縁膜の厚み（ＳｉＯ2膜７の厚み）より大きい。
【００３９】
次に、図７，図８に示す半導体装置の製造方法について説明する。
【００４０】
図９〜図１５は、図７，図８に示す半導体装置の製造工程における第１〜第７工程を示す断面図である。なお、図９〜図１５においては、図７に示す断面と同じ方向の断面を示す。また、図１５は、図７に対応する状態を示す。
【００４１】
図９を参照して、ガラス基板１上にＳｉＮ膜２（１００ｎｍ）およびＳｉＯ2膜３（１００ｎｍ）を介して島状の多結晶シリコン膜１６が形成される。
【００４２】
次に、図１０に示すように、ＳｉＯ2膜３上から多結晶シリコン膜１６上を覆うように、絶縁膜層１３Ａが形成される。その後、図１１に示すように、絶縁膜層１３Ａ上にパターニングされたレジストマスク１５が形成される。レジストマスク１５は、半導体膜の傾斜部１６Ａと平坦部との境界部から少なくとも２μｍ以上中央部分１６Ｂ側の領域を覆う。さらに、図１２に示すように、絶縁膜層１３Ａがパターニングされ、第１絶縁膜１３が形成される。そして、図１３に示すように、第１絶縁膜１３上に第２絶縁膜１４が形成される。
【００４３】
次に、第２絶縁膜１４上に導電膜が堆積され、図１４に示すように、ゲート電極１０およびゲート配線が形成される。そして、ゲート電極１０の両側にソース／ドレイン領域４，５が形成される。ソース／ドレイン領域４，５の間には、チャネル領域６が形成される。
【００４４】
次に、第２絶縁膜１４上に層間絶縁膜９が形成され、層間絶縁膜９上からソース／ドレイン領域４，５に達するようにプラグ１１Ａ，１２Ａが設けられる。さらに、層間絶縁膜９上にソース／ドレイン電極１１，１２が形成される。ソース／ドレイン電極１１，１２は、それぞれプラグ１１Ａ，１２Ａを介してソース／ドレイン領域４，５に接続される。これにより、図１５（図７）に示す薄膜トランジスタが得られる。
【００４５】
上述した薄膜トランジスタ（半導体装置）の製造方法について要約すると、以下のようになる。
【００４６】
本実施の形態に係る半導体装置の製造方法は、ガラス基板１（絶縁基板）上に非晶質のシリコン膜（半導体層）を形成する工程と、このシリコン膜にレーザを照射して該シリコン膜を結晶化する工程と、結晶化されたシリコン膜をパターニングして多結晶シリコン膜１６を形成する工程（以上、図９）と、多結晶シリコン膜１６の周縁部上に第１絶縁膜１３を形成する工程（図１０〜図１２）と、第１絶縁膜１３上と該第１絶縁膜によって覆われていない多結晶シリコン膜１６上とを覆うように第２絶縁膜１４を形成する工程（図１３）と、第２絶縁膜１４上にゲート電極１０を形成する工程と、多結晶シリコン膜１６におけるゲート電極１０の両側にソース／ドレイン領域４，５を形成する工程（図１４）とを備える。
【００４７】
本実施の形態においても、上述した構成により、実施の形態１と同様に、ゲート絶縁膜の耐性を向上させながら寄生トランジスタの影響を抑制した薄膜トランジスタ（半導体装置）が得られる。
【００４８】
なお、本実施の形態において、上述した実施の形態１と同様の事項については、詳細な説明は繰り返されない。
【００４９】
以上、本発明の実施の形態について説明したが、上述した各実施の形態の特徴部分を適宜組み合わせることは、当初から予定されている。また、今回開示された実施の形態は全ての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内での全ての変更が含まれることが意図される。
【図面の簡単な説明】
【００５０】
【図１】本発明の実施の形態１に係る半導体装置を示した断面図である。
【図２】図１におけるII−II断面図である。
【図３】本発明の実施の形態１に係る半導体装置の製造工程における第１工程を示した図である。
【図４】本発明の実施の形態１に係る半導体装置の製造工程における第２工程を示した図である。
【図５】本発明の実施の形態１に係る半導体装置の製造工程における第３工程を示した図である。
【図６】本発明の実施の形態１に係る半導体装置の製造工程における第４工程を示した図である。
【図７】本発明の実施の形態２に係る半導体装置を示した断面図である。
【図８】図７におけるVIII−VIII断面図である。
【図９】本発明の実施の形態２に係る半導体装置の製造工程における第１工程を示した図である。
【図１０】本発明の実施の形態２に係る半導体装置の製造工程における第２工程を示した図である。
【図１１】本発明の実施の形態２に係る半導体装置の製造工程における第３工程を示した図である。
【図１２】本発明の実施の形態２に係る半導体装置の製造工程における第４工程を示した図である。
【図１３】本発明の実施の形態２に係る半導体装置の製造工程における第５工程を示した図である。
【図１４】本発明の実施の形態２に係る半導体装置の製造工程における第６工程を示した図である。
【図１５】本発明の実施の形態２に係る半導体装置の製造工程における第７工程を示した図である。
【符号の説明】
【００５１】
１  ガラス基板、２  ＳｉＮ層、３  ＳｉＯ2層、４，５  ソース／ドレイン領域、６  チャネル形成領域、７，８  ＳｉＯ2層、９  層間絶縁膜、１０  ゲート電極、１１，１２  ソース／ドレイン電極、１１Ａ，１２Ａ  プラグ、１３  第１絶縁膜、１３Ａ  絶縁膜層、１４  第２絶縁膜、１５  レジストマスク、１６  多結晶シリコン膜、１６Ａ，１６Ｃ  傾斜部、１６Ｂ  中央部、１６Ｄ  第１部分、１６Ｅ  第２部分。
【図１】
2005340280.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
2005340280.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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