(57)【要約】【課題】  電子装置および半導体装置における電気的特性の向上を図る。【解決手段】  ３枚の第１誘電体基板１ａを積層して形成した積層基板体の中にコイルパターン３を有するインダクタ導体部４と、２枚の第２誘電体基板１ｂを積層して形成した積層基板体の中にキャパシタンスパターン５を有するコンデンサ導体部６と、インダクタ導体部４とコンデンサ導体部６の両端部にスルーホール配線８を介して接続する外部接続端子９とからなり、インダクタ導体部４とコンデンサ導体部６とが積層配置され、かつキャパシタンスパターン５を構成する２つのコンデンサ導体部６それぞれにスリット１０が形成され、これにより、コイルパターン３からコンデンサ導体部６に発生する渦電流の流れをスリット１０によって遮断することができ、渦電流損を抑えてインダクタ導体部４におけるＱ値の低減とインダクタンス（Ｌ）の低減とを抑制することができる。【選択図】  図２
2005167468.tif 000002
【特許請求の範囲】
【請求項１】
複数の誘電体基板を積層して形成された電子装置であって、
それぞれに円弧状のインダクタ導体部が形成され、前記複数のインダクタ導体部が積層して配置されているとともに前記複数のインダクタ導体部が電気的に接続された複数の第１誘電体基板と、
前記第１誘電体基板と積層して配置され、かつプレーン導体部が形成された第２誘電体基板とを有し、
前記複数のインダクタ導体部の積層によって形成されるとともにその両端部がそれぞれ外部接続端子に接続されたコイルパターンを有しており、
前記コイルパターンと前記プレーン導体部とが重なって積層配置されており、
前記プレーン導体部にスリットが形成されていることを特徴とする電子装置。
【請求項２】
請求項１記載の電子装置において、前記プレーン導体部は、グランド電位であることを特徴とする電子装置。
【請求項３】
請求項２記載の電子装置において、前記スリットは、前記コイルパターンの中央に対応した箇所を中心として十字形に形成されていることを特徴とする電子装置。
【請求項４】
請求項２記載の電子装置において、前記スリットは、前記コイルパターンの中央に対応した箇所から外方に向かって放射状に形成されていることを特徴とする電子装置。
【請求項５】
複数の誘電体基板を積層して形成した積層基板体の中にコイルパターンを有するインダクタ導体部と、キャパシタンスパターンを有するコンデンサ導体部とを有しており、
前記インダクタ導体部と前記コンデンサ導体部の両端部にスルーホール配線を介して電気的に接続する外部接続端子を有しており、
前記キャパシタンスパターンを構成する前記コンデンサ導体部にスリットが形成されており、前記インダクタ導体部と前記コンデンサ導体部とが重なって積層配置されていることを特徴とする電子装置。
【請求項６】
請求項５記載の電子装置において、前記スリットは、前記コイルパターンの中央に対応した箇所を中心として十字形に形成されていることを特徴とする電子装置。
【請求項７】
請求項５記載の電子装置において、前記スリットは十字形に形成されているとともに、前記コンデンサ導体部において前記スリットの中央もしくは外側で前記コンデンサ導体部が連結されていることを特徴とする電子装置。
【請求項８】
請求項５記載の電子装置において、前記スリットは十字形に形成されているとともに、前記コンデンサ導体部の対角線上に形成されていることを特徴とする電子装置。
【請求項９】
請求項５記載の電子装置において、前記スリットは、前記コイルパターンの中央に対応した箇所から外方に向かって放射状に形成されていることを特徴とする電子装置。
【請求項１０】
それぞれに円弧状のインダクタ導体部が形成されているとともにそれぞれ電気的に接続された前記複数のインダクタ導体部が積層して配置された複数の第１誘電体基板と、前記第１誘電体基板と積層して配置されているとともにプレーン導体部が形成された第２誘電体基板とを有しており、前記複数のインダクタ導体部の積層によって形成されたコイルパターンと前記プレーン導体部とが重なって積層配置され、かつ前記プレーン導体部にスリットが形成された電子装置と、
半導体素子が形成された半導体チップと、
前記電子装置および前記半導体チップそれぞれと電気的に接続する配線基板と、
前記配線基板に設けられた複数の外部端子とを有していることを特徴とする半導体装置。
【請求項１１】
請求項１０記載の半導体装置において、前記プレーン導体部は、キャパシタンスパターンを有するコンデンサ導体部であり、前記コンデンサ導体部に前記スリットが形成されていることを特徴とする半導体装置。
【請求項１２】
請求項１０記載の半導体装置において、前記スリットは、前記コイルパターンの中央に対応した箇所を中心として十字形に形成されていることを特徴とする半導体装置。
【請求項１３】
請求項１０記載の半導体装置において、前記プレーン導体部はキャパシタンスパターンを有するコンデンサ導体部であり、前記スリットは十字形に形成されているとともに、前記コンデンサ導体部において前記スリットの中央もしくは外側で前記コンデンサ導体部が連結されていることを特徴とする半導体装置。
【請求項１４】
請求項１０記載の半導体装置において、前記スリットは、前記コイルパターンの中央に対応した箇所から外方に向かって放射状に形成されていることを特徴とする半導体装置。
【請求項１５】
請求項１０記載の半導体装置において、前記配線基板が多層配線基板であり、前記電子装置は、前記多層配線基板の内層に設けられていることを特徴とする半導体装置。
【請求項１６】
請求項１０記載の半導体装置において、前記プレーン導体部は、グランド電位であることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子装置および半導体装置に関し、特に、複数の誘電体基板を積層して形成された電子装置およびそれを有する半導体装置における電気的特性の向上に適用して有効な技術に関する。
【背景技術】
【０００２】
複数の誘電体基板からなる積層基板体の中にインダクタンス（Ｌ）とキャパシタンス（Ｃ）とが形成された従来の積層ＬＣフィルタは、複数の誘電体基板に所定の巻き数を有するスパイラル状に形成されたコイルの下層に、平板状に形成されたコンデンサ層が設けられており、積層基板においてインダクタ部とコンデンサ部は上下に重なる構造となっている（例えば、特許文献１参照）。
【特許文献１】特開２００２−２１７６６７号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
従来の積層ＬＣフィルタ（電子装置）では、インダクタ導体部で発生する磁束がコンデンサ導体に吸収され、その結果、コンデンサ導体に発生する渦電流損によりインダクタのＱ値（クオリティ・ファクタ値）低下に伴うインダクタンス（Ｌ）が低下する。
【０００４】
したがって、所望のインダクタンス（Ｌ）を形成するためにコイルパターンを過剰に積層しなければならず、積層基板が厚くなるという問題が発生する。
【０００５】
また、所望のインダクタンス（Ｌ）を形成するためにコイルパターンの面積を大きくした場合、積層基板の面積が大きくなるという問題も発生する。
【０００６】
このような積層化されたＬＣは、フィルタなどに用いる高周波共振回路に利用されるが、高周波共振回路では、インダクタ（Ｌ）やコンデンサ（Ｃ）のＱ値低下に伴い共振回路の減衰特性が劣化するという問題が起こる。
【０００７】
本発明の目的は、電気的特性の向上を図ることのできる電子装置および半導体装置を提供することにある。
【０００８】
また、本発明の他の目的は、小型化を図ることのできる電子装置および半導体装置を提供することにある。
【０００９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１１】
すなわち、本発明は、それぞれに円弧状のインダクタ導体部が形成され、前記複数のインダクタ導体部が積層して配置されているとともに前記複数のインダクタ導体部が電気的に接続された複数の第１誘電体基板と、前記第１誘電体基板と積層して配置され、かつプレーン導体部が形成された第２誘電体基板とを有し、前記複数のインダクタ導体部の積層によって形成されるとともにその両端部がそれぞれ外部接続端子に接続されたコイルパターンを有しており、前記コイルパターンと前記プレーン導体部とが重なって積層配置されており、前記プレーン導体部にスリットが形成されているものである。
【００１２】
また、本発明は、複数の誘電体基板を積層して形成した積層基板体の中にコイルパターンを有するインダクタ導体部と、キャパシタンスパターンを有するコンデンサ導体部とを有しており、前記インダクタ導体部と前記コンデンサ導体部の両端部にスルーホール配線を介して電気的に接続する外部接続端子を有しており、前記キャパシタンスパターンを構成する前記コンデンサ導体部にスリットが形成されており、前記インダクタ導体部と前記コンデンサ導体部とが重なって積層配置されているものである。
【００１３】
さらに、本発明は、それぞれに円弧状のインダクタ導体部が形成されているとともにそれぞれ電気的に接続された前記複数のインダクタ導体部が積層して配置された複数の第１誘電体基板と、前記第１誘電体基板と積層して配置されているとともにプレーン導体部が形成された第２誘電体基板とを有しており、前記複数のインダクタ導体部の積層によって形成されたコイルパターンと前記プレーン導体部とが重なって積層配置され、かつ前記プレーン導体部にスリットが形成された電子装置と、半導体素子が形成された半導体チップと、前記電子装置および前記半導体チップそれぞれと電気的に接続する配線基板と、前記配線基板に設けられた複数の外部端子とを有しているものである。
【発明の効果】
【００１４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１５】
高い減衰特性を有する共振回路を得ることができ、電子装置および半導体装置の電気的特性の向上を図ることができる。さらに、電子装置および半導体装置の小型化を図ることができる。
【発明を実施するための最良の形態】
【００１６】
以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１７】
さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
【００１８】
また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。
【００１９】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００２０】
（実施の形態１）
図１は本発明の実施の形態１の電子装置の構造の一例を示す斜視図、図２は図１に示す電子装置の一例の内部構造の詳細を示す斜視図、図３は図２に示す電子装置の回路構成の一例を示す回路図、図４は図２に示す電子装置における誘電体基板のインダクタ導体部の構造の一例を示す平面図、図５は図２に示す電子装置における誘電体基板のコンデンサ導体部の構造の一例を示す平面図、図６は図２に示す電子装置の構造の一例を示す断面図、図７は図２に示す電子装置の誘電体基板において導体部厚さをパラメータとした際のＱ値と周波数の関係の一例を示すデータ図、図８は図２に示す電子装置の誘電体基板において導体部幅をパラメータとした際のＱ値と周波数の関係の一例を示すデータ図、図９は図１に示す電子装置の変形例の内部構造の詳細を示す斜視図、図１０は図１に示す電子装置に用いられる誘電体基板のプレーン導体部の形状の一例を示す平面図、図１１〜図１５はそれぞれ図１に示す電子装置に用いられる誘電体基板のプレーン導体部の形状の変形例を示す平面図である。
【００２１】
図１に示す本実施の形態１の電子装置は、セラミックまたはガラスなどの誘電材によって形成された誘電体基板を積層して成るものであり、インダクタンス（Ｌ）を形成するインダクタ導体部４を有する受動素子部品１２である。さらに、インダクタ導体部４と、ベタパターン（通常の配線より遥かに広い面積の配線パターン）の導体パターンであるプレーン導体部とが積層された構造を有しており、例えば、積層ＬＣフィルタなどである。
【００２２】
図２に示す受動素子部品１２は、前記電子装置のうち、プレーン導体部がコンデンサ導体部６の場合であり、コンデンサ導体部６によってキャパシタンス（Ｃ）を形成する。
【００２３】
図２に示す受動素子部品１２の構造について説明すると、３枚の第１誘電体基板１ａを積層して形成した積層基板体２の中にコイルパターン３を有するインダクタ導体部４と、２枚の第２誘電体基板１ｂを積層して形成した積層基板体２の中にキャパシタンスパターン５を有するコンデンサ導体部６とからなる。さらに、インダクタ導体部４とコンデンサ導体部６の両端部にスルーホール配線８を介して電気的に接続する外部接続端子９を有しており、かつインダクタ導体部４とコンデンサ導体部６とが重なって積層配置されているとともに、キャパシタンスパターン５を構成する対向して配置された２つのコンデンサ導体部６それぞれにスリット１０が形成されている。
【００２４】
すなわち、それぞれにコイルパターン３のインダクタ導体部４を有した３枚の第１誘電体基板１ａと、それぞれにキャパシタンスパターン５のコンデンサ導体部６を有した２枚の第２誘電体基板１ｂとを積層した構造のものであり、３枚の第１誘電体基板１ａと２枚の第２誘電体基板１ｂを積層して形成した積層基板体２の中に、コイルパターン３を有するインダクタ導体部４と、キャパシタンスパターン５を有するコンデンサ導体部６とを備えており、かつインダクタ導体部４とコンデンサ導体部６は上下に重なる積層構造となっている。さらに、キャパシタンスパターン５を構成する２つのコンデンサ導体部６それぞれにスリット１０が形成されている。
【００２５】
また、インダクタ導体部４とコンデンサ導体部６の両端部にスルーホール配線８を通して外部接続端子９と接続する接続電極７が配置されている。
【００２６】
なお、コンデンサ導体部６のスリット１０はコイルパターン３の中央を中心として十字に切る構造となっている。すなわち、コンデンサ導体部６において、スリット１０は、インダクタ導体部４のコイルパターン３の中央に対応した箇所を中心として十字形に形成されている。
【００２７】
さらに、コンデンサ導体部６においてスリット１０の外側でコンデンサ導体部６は連結されている。
【００２８】
また、本実施の形態１におけるプレーン導体部は、通常配線に比較して遥かに広い面積を有する導体パターンであり、例えば、図２に示す受動素子部品１２の場合、プレーン導体部であるコンデンサ導体部６は、コンデンサ（Ｃ）の容量を十分に大きく確保するためには、なるべく広い面積に形成することが好ましい。
【００２９】
また、図３は、図２に示す受動素子部品１２の回路図であり、インダクタ（Ｌ）とコンデンサ（Ｃ）が並列で接続されている。
【００３０】
本実施の形態１の受動素子部品１２によれば、プレーン導体部であるコンデンサ導体部６にスリット１０が形成されていることにより、コイルパターン３からコンデンサ導体部６に発生する渦状の電流の流れをスリット１０によって遮断することができ、渦電流損を抑えることができる。
【００３１】
これにより、インダクタ導体部４におけるＱ値（クオリティ・ファクタ値）の低減を抑制することができるとともに、インダクタンス（Ｌ）の低減も抑制することができる。したがって、インダクタ（Ｌ）のＱ値低下に伴う共振回路の減衰特性の劣化を抑えることができ、高い減衰特性を有する共振回路を実現することができる。
【００３２】
その結果、受動素子部品（電子装置）１２の電気的特性の向上を図ることができる。
【００３３】
さらに、インダクタンス（Ｌ）の低減を抑制することができるため、コイルパターン３の積層を過剰に行って積層基板体２が厚くなるということも抑えることができ、その結果、受動素子部品１２の小型化を図ることができる。
【００３４】
なお、コンデンサ導体部６のスリット１０がインダクタ導体部４のコイルパターン３の中央に対応した箇所を中心として十字形に形成されていることにより、コンデンサ導体部６に発生する渦状の電流の流れをスリット１０によってより確実に遮断することができ、渦電流損を十分に抑えることができる。
【００３５】
これにより、インダクタ導体部４におけるＱ値（クオリティ・ファクタ値）の低減を確実に抑制することができる。
【００３６】
なお、コンデンサ導体部６に形成するスリット１０の形態は、十字形に限定されるものではなく、コンデンサ導体部６に発生する渦状の電流の流れを遮断するように形成されていればよい。したがって、コイルパターン３の中央に対応した箇所から外方に向かって放射状に複数形成されていることが好ましい。
【００３７】
次に、受動素子部品１２における誘電体基板およびそれに形成された導体部の大きさについて説明する。
【００３８】
まず、図４に示す第１誘電体基板１ａにおいて、例えば、インダクタ導体部４の導体幅Ａは０.1ｍｍ程度、インダクタ縦長Ｂは０.4ｍｍ程度およびインダクタ横長Ｊは０.7ｍｍ程度である。さらに、図５に示す第２誘電体基板１ｂにおいて、コンデンサ導体部６におけるスリット１０の幅Ｄは０.1ｍｍ程度、コンデンサ縦長Ｅは０.6ｍｍ程度およびコンデンサ横長Ｆは０.9ｍｍ程度である。
【００３９】
このような導体部サイズからなるインダクタ導体部４とコンデンサ導体部６とが積層されて図２の受動素子部品１２における積層基板体２を形成している。
【００４０】
また、積層基板体２の断面構造は、図６に示すように、例えば、積層基板厚Ｇが０.3２ｍｍ程度、導体厚Ｈが０.0１４ｍｍ程度、絶縁体厚Ｉが０.0５ｍｍ程度となっており、インダクタ導体部４とコンデンサ導体部６は、例えば、銀ペーストなどを印刷することにより形成されて低温焼成される。なお、インダクタ導体部４とコンデンサ導体部６は誘電体基板に設けられたスルーホール配線８によって電気的に接続されており、さらに、図２に示すように接続電極７を介して外部接続端子９に接続されている。
【００４１】
また、本実施の形態１の受動素子部品１２が有する共振回路において、よりＱ値（クオリティ・ファクタ値）を高くし減衰特性を向上させるための手段として、図７に示すような、例えば、導体厚Ｈを厚くすることや、図８に示すような導体幅Ａを大きくすることが好ましく、これらはインダクタ導体部４の寄生抵抗を下げてよりＱ値を高くするものである。
【００４２】
すなわち、図７は、導体厚Ｈ１〜Ｈ３（Ｈ１＞Ｈ２＞Ｈ３）をパラメータとしてＱ値と周波数ｆの関係を示すものであり、所定の周波数領域においてＱ値はＨ１＞Ｈ２＞Ｈ３となり、導体厚Ｈは大きい方が好ましい。
【００４３】
同様に、図８は、導体幅Ａ１〜Ａ３（Ａ１＞Ａ２＞Ａ３）をパラメータとしてＱ値と周波数ｆの関係を示すものであり、所定の周波数領域においてＱ値はＡ１＞Ａ２＞Ａ３となり、導体幅Ａも大きい方が好ましい。
【００４４】
次に、本実施の形態１の変形例の電子装置について説明する。
【００４５】
図９に示す変形例の受動素子部品１２は、プレーン導体部がＧＮＤ導体部１１の場合であり、ＧＮＤ導体部１１はグランド電位（接地電位）となっている。
【００４６】
すなわち、図９に示す変形例の受動素子部品１２の構成は、３枚の第１誘電体基板１ａと１枚の第２誘電体基板１ｂとを積層して形成した積層基板体２の中にコイルパターン３を有するインダクタ導体部４と、ＧＮＤ導体部１１とを有しており、インダクタ導体部４とＧＮＤ導体部１１とが上下に重なる構造となっている。また、インダクタ導体部４は外部接続端子９と接続する接続電極７を有している。
【００４７】
さらに、ＧＮＤ導体部１１にはスリット１０が形成されており、このスリット１０は、ＧＮＤ導体部１１におけるインダクタ導体部４のコイルパターン３の中央に対応した箇所を中心として十字に切る構造となっている。すなわち、スリット１０は、ＧＮＤ導体部１１においてインダクタ導体部４のコイルパターン３の中央に対応した箇所を中心として十字形に形成されている。
【００４８】
このようにＧＮＤ導体部１１にスリット１０を形成した構造とすることにより、ＧＮＤ導体部１１に発生する渦状の電流の流れをスリット１０によって遮断することができ、渦電流損を抑えることができる。
【００４９】
その結果、インダクタ導体部４におけるＱ値（クオリティ・ファクタ値）の低減を抑制することができるとともに、インダクタンス（Ｌ）の低減も抑制することができる。したがって、インダクタ（Ｌ）のＱ値低下に伴う共振回路の減衰特性の劣化を抑えることができ、高い減衰特性を有する共振回路を実現することができる。
【００５０】
これにより、図９に示す変形例の受動素子部品１２においてもその電気的特性の向上を図ることができる。
【００５１】
なお、図９に示す変形例の受動素子部品１２の場合、プレーン導体部であるＧＮＤ導体部１１は、ＧＮＤ（グランド）を十分に強化するためには、なるべく広い面積に形成することが好ましい。
【００５２】
次に、本実施の形態１の受動素子部品（電子装置）１２のプレーン導体部（図１０〜図１５）におけるスリット１０の形態について説明する。
【００５３】
まず、図１０、図１１および図１２は、四角形のプレーン導体部において、各辺と垂直・水平に十字形のスリット１０が形成されている場合であり、図１０は、スリット１０の外側でプレーン導体部を連結した場合、図１１は、スリット１０の中央でプレーン導体部を連結した場合、図１２は、スリット１０によってプレーン導体部を４つの領域に完全分離した場合をそれぞれ示している。
【００５４】
また、図１３、図１４および図１５は、四角形のプレーン導体部において、その対角線に沿って略十字形のスリット１０が形成されている場合であり、図１３は、スリット１０の外側でプレーン導体部を連結した場合、図１４は、スリット１０の中央でプレーン導体部を連結した場合、図１５は、スリット１０によってプレーン導体部を４つの領域に完全分離した場合をそれぞれ示している。
【００５５】
図１０〜図１５に示すスリット１０の形態において、図２に示すコンデンサ導体部６を有する受動素子部品１２の場合、１枚の誘電体基板上のコンデンサ導体部６は何れかの領域で連結していなければならないため、図１０、図１１、図１３または図１４のスリット１０の形態を採用することが好ましい。さらに、図１１および図１４に示すように、スリット１０の内側に連結領域が形成されていると、コイルパターン３からの渦電流がこの連結領域に流れ込んで渦電流の流れを十分に遮断できない場合がある。
【００５６】
したがって、図２に示すコンデンサ導体部６を有する受動素子部品１２の場合には、渦電流が形成される領域（コイルパターン３の領域）より内側にコンデンサ導体部６の連結領域が形成されていない図１０や図１３に示すスリット１０の形態を採用することが好ましい。
【００５７】
一方、図９に示すＧＮＤ導体部１１を有する受動素子部品１２の場合には、コイルパターン３に対応した領域において、プレーン導体部であるＧＮＤ導体部１１を完全分離するスリット１０の形態を採用することが好ましく、したがって、図１２または図１５に示すスリット１０の形態を採用することが好ましい。ただし、図１２および図１５に示すスリット１０の形態をＧＮＤ導体部１１として採用する場合においても、分離領域同士は全て同電位のグランド電位とする必要があるため、コイルパターン３に対応する領域から十分に離れた外側の領域で各分離領域は電気的に接続されている。
【００５８】
（実施の形態２）
図１６は本発明の実施の形態２の半導体装置の構造の一例を示す断面図、図１７は図１６に示す半導体装置の回路接続状態の一例を示す回路図、図１８は図１６に示す半導体装置の回路構成の一例を示す回路ブロック図である。
【００５９】
本実施の形態２では、実施の形態１で説明した受動素子部品（電子装置）１２を搭載した半導体装置について説明する。ここでは、前記半導体装置の一例として、図１６に示すような高周波モジュール５０を取り上げて説明する。
【００６０】
高周波モジュール５０は、実施の形態１で説明した電子装置である受動素子部品１２と、半導体素子が形成された半導体チップであるＩＣ（Integrated Circuit）チップ５７と、コンデンサや抵抗などの受動素子であるチップ部品６０と、受動素子部品１２、ＩＣチップ５７およびチップ部品６０それぞれと電気的に接続する配線基板である多層配線基板５８と、ＩＣチップ５７の電極とこれに対応する多層配線基板５８の端子とを接続する金線などの複数のワイヤ５９と、多層配線基板５８上に搭載された各部品を封止するキャップ６２と、多層配線基板５８の裏面に設けられた複数の外部端子であるランド５８ｃとから成る。
【００６１】
なお、受動素子部品１２は、実施の形態１で説明したようにコイルパターン３とプレーン導体部とを有するものであり、ここでは、図２に示すようなプレーン導体部がコンデンサ導体部６の場合を説明する。
【００６２】
すなわち、受動素子部品１２は、それぞれに円弧状のインダクタ導体部４が形成されているとともにそれぞれ電気的に接続された複数のインダクタ導体部４が積層して配置された複数の第１誘電体基板１ａと、第１誘電体基板１ａと積層して配置されているとともにコンデンサ導体部６が形成された第２誘電体基板１ｂとを有しており、複数のインダクタ導体部４の積層によって形成されたコイルパターン３とコンデンサ導体部６とが重なって積層配置され、かつコンデンサ導体部６にスリット１０が形成されたものである。
【００６３】
なお、図１６に示す高周波モジュール５０では、受動素子部品１２は、多層配線基板５８の内層に設けられており、内部配線５８ａやスルーホール配線５８ｂを介してランド５８ｃと電気的に接続されている。多層配線基板５８の主面上に搭載されたＩＣチップ５７やチップ部品６０も、同様に内部配線５８ａやスルーホール配線５８ｂを介してランド５８ｃと電気的に接続されている。
【００６４】
ただし、受動素子部品１２は、多層配線基板５８の主面上に搭載されていてもよい。
【００６５】
また、高周波モジュール５０には、制御用チップや出力用チップなどの複数のＩＣチップ５７が搭載されており、これらのＩＣチップ５７は、例えば、銀ペーストや絶縁性の接着材などのダイボンド材６１によって多層配線基板５８に固定されている。さらに、チップ部品６０は、半田接続によって多層配線基板５８に実装されている。
【００６６】
なお、高周波モジュール５０の外部端子は、ランド５８ｃに限らず、例えば、ランド５８ｃに取り付けられた半田ボールなどであってもよい。さらに、封止は、キャップ６２を用いた気密封止に限らず、封止用樹脂を用いた樹脂封止であってもよい。
【００６７】
次に、本実施の形態２の高周波モジュール５０の回路構成について説明する。
【００６８】
図１７は、高周波モジュール５０の回路接続状態を示しており、図１８は、回路のブロック構成を示すものである。図１８に示すように、高周波モジュール５０の回路は、複数のＩＣチップ５７と、整合回路５２と、フィルタ５３と、デュプレクサ５４などから構成されている。また、図１７に示すように、複数のＩＣチップ５７によってトランジスタ回路５１が形成され、さらに、複数の電子装置である受動素子部品１２（図１７中、網掛け部品）やコンデンサ素子５５などの複数の基板実装素子によって整合回路５２やフィルタ５３およびデュプレクサ５４が形成されている。
【００６９】
つまり、整合回路５２やフィルタ５３およびデュプレクサ５４はそれぞれ複数の受動素子部品１２によって構成されており、これらの回路は、例えば、コンデンサ素子５５やダイオード素子５６などによって連結されている。
【００７０】
本実施の形態２の高周波モジュール５０は、実施の形態１で説明したようなプレーン導体部にスリット１０が形成された受動素子部品（電子装置）１２を搭載していることにより、その電気的特性の向上を図ることができる。例えば、受動素子部品１２がフィルタの場合、減衰特性の向上を図ることができる。受動素子部品１２全般としてはＱ値（クオリティ・ファクタ値）を高めることができる。
【００７１】
さらに、受動素子部品１２の小型化を図ることができるため、多層配線基板５８に内層することも可能となり、受動素子部品１２を内層した場合であっても、また多層配線基板５８の主面上に搭載した場合であっても高周波モジュール５０（半導体装置）の小型化を図ることができる。
【００７２】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００７３】
例えば、前記実施の形態１では、スリット１０を十字形としたが、円形や矩形型のスリット１０を形成してもよい。この場合、さらにインダクタ（Ｌ）値、Ｑ値（クオリティ・ファクタ値）が高い高周波モジュール５０などの半導体装置を形成することができる。
【産業上の利用可能性】
【００７４】
本発明は、電子装置および半導体装置に好適である。
【図面の簡単な説明】
【００７５】
【図１】本発明の実施の形態１の電子装置の構造の一例を示す斜視図である。
【図２】図１に示す電子装置の一例の内部構造の詳細を示す斜視図である。
【図３】図２に示す電子装置の回路構成の一例を示す回路図である。
【図４】図２に示す電子装置における誘電体基板のインダクタ導体部の構造の一例を示す平面図である。
【図５】図２に示す電子装置における誘電体基板のコンデンサ導体部の構造の一例を示す平面図である。
【図６】図２に示す電子装置の構造の一例を示す断面図である。
【図７】図２に示す電子装置の誘電体基板において導体部厚さをパラメータとした際のＱ値と周波数の関係の一例を示すデータ図である。
【図８】図２に示す電子装置の誘電体基板において導体部幅をパラメータとした際のＱ値と周波数の関係の一例を示すデータ図である。
【図９】図１に示す電子装置の変形例の内部構造の詳細を示す斜視図である。
【図１０】図１に示す電子装置に用いられる誘電体基板のプレーン導体部の形状の一例を示す平面図である。
【図１１】図１に示す電子装置に用いられる誘電体基板のプレーン導体部の形状の変形例を示す平面図である。
【図１２】図１に示す電子装置に用いられる誘電体基板のプレーン導体部の形状の変形例を示す平面図である。
【図１３】図１に示す電子装置に用いられる誘電体基板のプレーン導体部の形状の変形例を示す平面図である。
【図１４】図１に示す電子装置に用いられる誘電体基板のプレーン導体部の形状の変形例を示す平面図である。
【図１５】図１に示す電子装置に用いられる誘電体基板のプレーン導体部の形状の変形例を示す平面図である。
【図１６】本発明の実施の形態２の半導体装置の構造の一例を示す断面図である。
【図１７】図１６に示す半導体装置の回路接続状態の一例を示す回路図である。
【図１８】図１６に示す半導体装置の回路構成の一例を示す回路ブロック図である。
【符号の説明】
【００７６】
１ａ  第１誘電体基板
１ｂ  第２誘電体基板
２  積層基板体
３  コイルパターン
４  インダクタ導体部
５  キャパシタンスパターン
６  コンデンサ導体部（プレーン導体部）
７  接続電極
８  スルーホール配線
９  外部接続端子
１０  スリット
１１  ＧＮＤ導体部（プレーン導体部）
１２  受動素子部品（電子装置）
５０  高周波モジュール（半導体装置）
５１  トランジスタ回路
５２  整合回路
５３  フィルタ
５４  デュプレクサ
５５  コンデンサ素子
５６  ダイオード素子
５７  ＩＣチップ（半導体チップ）
５８  多層配線基板（配線基板）
５８ａ  内部配線
５８ｂ  スルーホール配線
５８ｃ  ランド（外部端子）
５９  ワイヤ
６０  チップ部品
６１  ダイボンド材
６２  キャップ
Ａ  導体幅
Ｂ  インダクタ縦長
Ｄ  スリット幅
Ｅ  コンデンサ縦長
Ｆ  コンデンサ横長
Ｇ  積層基板厚
Ｈ  導体厚
Ｉ  絶縁体厚
Ｊ  インダクタ横長
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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