(57)【要約】【課題】  固体撮像素子の出力を高精度かつ高感度に読み出す固体撮像装置及び撮影方法を提供する。【解決手段】  固体撮像素子の出力信号の第１の時点のレベルを保持するための第１のホールド手段と、前記出力信号の第２の時点のレベルを保持するための第２のホールド手段と、前記第１のホールド手段の出力を第１の容量の一端に接続する第１のスイッチ手段と、前記第２のホールド手段の出力を前記第２の容量の他端に接続する第２のスイッチ手段と、前記第１の容量の一方を第１の基準電位に接続する第３のスイッチ手段と、前記第１の容量の他端と他の列回路のそれと共有する信号読み出し線に接続する第４のスイッチ手段とを有することを特徴とする固体撮像装置を提供する。【選択図】      図２
2005167451.tif 000002
【特許請求の範囲】
【請求項１】
所定の出力を保持する保持回路であって、
第１及び第２のサンプル／ホールド回路と、
前記第１及び第２のサンプル／ホールド回路に対して減算処理を行う減算回路とを有し、
前記第１のサンプリング／ホールド回路は、
第１の電流源と第１のＭＯＳトランジスタで構成される第１のソース接地回路と、
前記第１のＭＯＳトランジスタのゲート端子を第１の入力端子、前記第１のＭＯＳトランジスタのドレイン端子を第１の出力端子とする、前記第１の入力端子と前記第１の出力端子間に設けられた第１のスイッチと、
一端が前記第１の電流源に接続され、他端が前記所定の出力に接続された第２のスイッチと、
前記第１の入力端子にその一端が接続され、他端が第２のスイッチの他端に接続され、当該第２のスイッチを介して前記第１の出力端子に接続された第１の容量と、
前記第１の容量の前記第２のスイッチが設けられている側の端子と前記所定の出力に接続された第３のスイッチとを有し、
前記第２のサンプリング／ホールド回路は、
第２の電流源と第２のＭＯＳトランジスタで構成される第２のソース接地回路と、
前記第２のＭＯＳトランジスタのゲート端子を第２の入力端子、前記第２のＭＯＳトランジスタのドレイン端子を第２の出力端子とする、前記第２の入力端子と前記第２の出力端子間に設けられた第４のスイッチと、
一端が前記第２の電流源に接続され、他端が前記所定の出力に接続された第５のスイッチと、
前記第２の入力端子にその一端が接続され、他端が第５のスイッチを介して前記第２の出力端子に接続された第２の容量と、
前記第２の容量の前記第５のスイッチが設けられている側の端子と前記所定の出力に接続された第６のスイッチとを有し、
前記減算回路は第３の容量を含み、当該第３の容量の一端は第７のスイッチを介して前記第１のサンプル／ホールド回路の出力端子に接続され、第８のスイッチを介して第１の基準電源に接続され、他端が第９のスイッチを介して前記第２のサンプル／ホールド回路の出力端子に接続され、第１０のスイッチを介して第１の出力線に接続されていることを特徴とする保持回路。
【請求項２】
所定の出力を保持する保持回路であって、
第１及び第２のサンプル／ホールド回路と、
前記第１及び第２のサンプル／ホールド回路に対して減算処理を行う減算回路とを有し、
前記第１のサンプリング／ホールド回路は、
第１のインバータと、
当該第１のインバータの入力端子と出力端子間に設けられた第１のスイッチと、
一端が前記所定の出力に接続された第２のスイッチと、
前記第１のインバータの入力端子にその一端が接続され、他端が第２のスイッチの前記一端を介して前記第１のインバータの出力端子に接続された第１の容量と、
前記第１の容量の前記第２のスイッチが設けられている側の端子と前記所定の出力に接続された第３のスイッチとを有し、
前記第２のサンプリング／ホールド回路は、
第２のインバータと、
当該第２のインバータの入力端子と出力端子間に設けられた第４のスイッチと、
一端が前記所定の出力に接続された第５のスイッチと、
前記第２のインバータの入力端子にその一端が接続され、他端が第５のスイッチの前記一端を介して前記第２のインバータの出力端子に接続された第２の容量と、
前記第２の容量の前記第５のスイッチが設けられている側の端子と前記所定の出力に接続された第６のスイッチとを有し、
前記減算回路は第３の容量を含み、当該第３の容量の一端は第７のスイッチを介して前記第１のサンプル／ホールド回路の出力端子に接続され、第８のスイッチを介して第１の基準電源に接続され、他端が第９のスイッチを介して前記第２のサンプル／ホールド回路の出力端子に接続され、第１０のスイッチを介して第１の出力線に接続されていることを特徴とする保持回路。
【請求項３】
被写体像に応じた信号電荷を発生するフォトダイオードと、
当該フォトダイオードで発生した信号電荷を転送する電荷転送手段と、
当該電荷転送手段により前記フォトダイオードから転送された電荷を入力端子に受け、画素の出力線に出力する増幅手段と、
当該増幅手段の入力端子にリセット電圧を印加してリセットするリセット手段と、
前記リセット電圧とその後に出力される電圧を保持する請求項１又は２記載の保持回路とを有することを特徴とする固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般には、保持回路及びそれを利用した固体撮像装置に係り、特に、固体撮像素子の画素からの出力信号読み出し処理に関する。本発明は、例えば、ビデオカメラやデジタルスチルカメラ用の出力信号読み出し処理に好適である。
【背景技術】
【０００２】
近年の固体撮像装置の光電変換素子（画素セル）の高精細化と装置の小型化の要請から画素面積はますます小さくなる一方で、画質向上の点からより多くの階調表現が求められている。このような画素面積の縮小に伴う光変換信号出力の低下と多階調の再現のためには、固体撮像装置は非常に微弱な信号を正確に検出することが求められ、光電変換信号を増幅して出力する増幅型光電変換装置が注目されている。なかでも、被写体像に応じてフォトダイオード（ＰＤ）で発生した光キャリアをＭＯＳトランジスタ(以下、「ＭＯＳ」と略記する。)のゲート電極に蓄積し、走査回路からの駆動タイミングに従って、そのゲート電極の電位変化を、出力部へ電荷増幅して出力し、光電変換部や、その周辺回路部を含め全てＣＭＯＳプロセスで実現するＣＭＯＳ型光電変換装置が特に注目されてきている（例えば、特許文献１及び２を参照のこと）。
【０００３】
以下、特許文献１に記載されている従来の光電変換部の一例について図８を参照して説明する。ここで、図８は、従来の光電変換部の要部ブロック図である。
【０００４】
固体撮像素子としては、３行×３列のＡＰＳ（Ａｃｔｉｖｅ  Ｐｉｘｅｌ  Ｓｅｎｓｏｒ）にて説明するが、撮像素子数及び撮像素子の構造自体はこれに限定されるものではない。また、説明上、紙面に対し横方向を行方向又は水平方向、縦方向を列方向又は垂直方向と呼称する。
【０００５】
各個体撮像素子２の出力信号は、列方向で１本の信号線（Ｈ１乃至Ｈ３）４を共有する。垂直シフトレジスタ（ＶＳＲ）３はセンサーアレー１の複数ある行の内の１つの行を選択信号φＳＥＬ１乃至３によって選択する。選択信号φＳＥＬ１〜３のうち、φＳＥＬ１がＯＮとなると第１行に配置されている固体撮像素子２が信号線４に接続される。具体的にはφＳＥＬ１のＯＮに伴い、ＭＳＬ１１がＯＮし信号線Ｈ１に接続される。一方、ＭＳＬ２１、ＭＳＬ３１はＯＦＦなので信号線Ｈ１にはＭＳＬ１１を介して１行１列に配置された固体撮像素子の出力信号のみが現れる。同様にＨ２には１行２列に配置された素子の出力信号、Ｈ３には１行３列に配置された素子の出力信号が現れる。
【０００６】
固体撮像素子２の詳細な説明は割愛するが、フォトダイオードＰＤがリセットＭＯＳ（ＭＲＳ）によりリセットされて蓄積が開始される。しかる後に転送ＭＯＳ（ＭＴＸ）がＯＮし、フォトダイオードＰＤに蓄積された信号電荷がトランジスタＭＳＦのゲートに転送される。トランジスタＭＳＦは各列に設けられた定電流源５に接続されておりソースフォロワー回路を形成している。
【０００７】
各列には固体撮像素子からの出力を一旦蓄えるための列回路６が設けられている。固体撮像素子信号は一旦リセット動作が入り、その後に出力される。一般に、ノイズにより、毎回のリセット毎にリセット電位が異なる。従って、信号読出し時に処理回路に要求される動作としては、リセット電圧とその後に出力される電圧との電圧差を求めて出力することである。リセット電圧をＶＮ、その後に出力される電圧をＶＳと呼称すると、固体撮像素子で純粋に蓄積された信号電圧はＶＳ−ＶＮとなる。使用するフォトダイオードＰＤの構造により、フォトダイオードＰＤの出力電圧は蓄積信号が大きいほど電圧の絶対値としては下がる特性のものと、その逆に上がるものがある。
【０００８】
列回路６ではリセット電圧ＶＮと、その後に出力される電圧ＶＳが各々別々の容量に保持される。即ちリセット後の電圧は制御パルスφＮのＯＮに伴いスイッチＳＮ１ｎ（ｎ＝１〜３）がＯＮとなり容量ＣＴＮ１ｎ（ｎ＝１〜３）に電圧値ＶＮが書込まれる。同様に制御パルスφＳのＯＮに伴いスイッチＳＳ１ｎ（ｎ＝１〜３）がＯＮとなり容量ＣＴＳ１ｎ（ｎ＝１〜３）に電圧値ＶＳが書込まれる。以降、添え字ｎは省略して記載する。
【０００９】
各列に設けられた列回路６に該当する読出し行の各個体撮像素子からのリセット電圧ＶＮとその後の電圧ＶＳが書込まれると、これら書込まれた信号は水平シフトレジスタ（ＨＳＲ）１１により選択され、列回路の信号は信号線７と信号線９を介して順次読出し回路１２へ送られる。即ち、制御パルスφＰＨ１〜３が順次ＯＮになることで、第１列の列回路に書込まれた信号が読出し回路１２へ送られる。続いてφＰＨ２がＯＮになると第２列の列回路の信号、φＰＨ３がＯＮになると第３列の列回路の信号が読出し回路１２へ順次送られる。読出し回路１２では各列回路から読み出された信号ＶＮ、ＶＳの減算が行われ出力（Ｏｕｔｐｕｔ）へ出力される。図中、容量８と１０は信号線７と９の寄生容量であり、故意に配置した素子ではない。寄生容量を構成する成分としては、信号線７と９の実際の配線に用いられるアルミ配線の対基板容量や、前記信号線と各列回路間に設けられたスイッチをＭＯＳトランジスタで構成した場合は、ドレイン端の拡散容量および対ゲート間の重なり容量などが主成分となる。従って、これら寄生容量は、実際の回路においては分布定数的に分散され配置されている性質のものであるが、本図は、これらを集中定数的に容量８と１０として図示している。
【００１０】
図９は、タイミングチャートである。図中Ｈ信号は、センサーアレー１中に設けられた列方向の信号線Ｈ１〜３に現れる素子信号のうち、１つの固体撮像素子から出力される信号を概略的に表している図面である。画素リセットに伴い信号線Ｈにはリセット電圧ＶＮが現れる。続いて蓄積信号を含んだ出力信号ＶＳが信号線Ｈに現れる。同図では、蓄積信号が大きいほど出力電圧の絶対値が、リセット電位よりも下がる特性のフォトダイオードＰＤを仮定して図示している。前記Ｈ信号の電圧値ＶＮをφＮで、電圧値ＶＳをφＳで列回路６に取り込む。それら列回路６に取り込まれた信号は、φＰＨによって各々信号線７と９を介して読出し回路１２へ送られる。読出し回路１２で減算が行われＯｕｔｐｕｔへ出力される。
【特許文献１】特開２００２−３２０１４１号公報
【特許文献２】特開２００１−３４６１０２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかし、図８に示した従来例は、（１）出力（Ｏｕｔｐｕｔ）がＶＳ-ＶＮに比例するようにＮ読み出し系とＳ読み出し系を調節することが困難である、（２）ＣＴＮとＣＴＳの容量値は大きくなくてはならない、という問題がある。
【００１２】
先ず、Ｎ系とＳ系のペア性について説明する。各列回路６の容量ＣＴＳ１とＣＴＮ１に読込まれた信号ＶＳとＶＮは、ＨＳＲ１１からの制御パルスφＰＨにより、各列回路で共有する信号線９と７に順次読み出される。読み出し動作の概略は以下の通りである。列回路からの信号読み出しに備えて読み出し回路１２の入力端子をある電位ＶＲＥＦにセットすると（但し、図８は、本動作に必要となる回路を省略している）、信号線９と７、即ち、寄生容量１０と８は電位ＶＲＥＦにセットされる。続いてＨＳＲ１１からの順次読み出しよう選択信号φＰＨを受け、列回路の容量ＣＴＳ１とＣＴＮ１に記憶されていた信号ＶＳとＶＮが信号線９と７に転送される。この転送動作においては、信号は容量分割で転送される。即ち、容量ＣＴＳ１のみに記憶されていた信号は、スイッチＳＳ５のＯＮと共に、容量ＣＴＳ１と寄生容量ＣＨＳで構成される合成容量に転送されることになる。電位ＶＲＥＦを０Ｖと仮定すると、スイッチＳＳ５がＯＮしたときの信号線１０の電位ＶＳ’は次式で表される。
【００１３】
【数１】
2005167451.tif 000003
【００１４】
同様に、ＶＮ’は次式で表される。
【００１５】
【数２】
2005167451.tif 000004
【００１６】
数式１及び２より、読み出し回路１２で得られる減算後の出力（Ｏｕｔｐｕｔ）は次式で表される。
【００１７】
【数３】
2005167451.tif 000005
【００１８】
但し、数式３では、撮像素子からの信号電圧ＶＳが画素リセット電圧ＶＮよりも電位が下がるような構成の素子を想定している。数式３の結果、Ｏｕｔｐｕｔが（ＶＮ−ＶＳ）に比例する出力を得るためには、ＶＮとＶＳの各係数が一致する必要があり、次式が必要となる。
【００１９】
【数４】
2005167451.tif 000006
【００２０】
容量ＣＴＮとＣＴＳは作り込みよる実際の素子であるため、比較的高精度での調整が期待可能であるが、ＣＨＮとＣＨＳは、前述した通り、寄生容量であるため、高精度の調整を実現することは困難である。従って、数式４の等式はある程度の誤差を含むことになる。この誤差に伴い、仮にＶＳ＝ＶＮの状態、即ち、理想的な差信号（ＶＳ−ＶＮ）としては０であっても、各係数のズレにより０とはならなくなってしまうという欠点がある。
【００２１】
続いて、ＣＴＮとＣＴＳの容量値の大きさについて説明する。数式１及び２から理解されるように、寄生容量ＣＨＳ及びＣＨＮが大きくなると、各係数は小さくなり、読み出し回路１２へ読み出される信号ゲインは小さくなる。この結果、Ｏｕｔｐｕｔに必要な信号範囲を確保するために何らかのゲイン段が必要となったり、既存のゲイン段に対して従来以上のゲインが必要となったりし、その分、読み出し速度に制限を受けたり、ノイズが大きくなってしまうという欠点がある。特に、固体撮像素子のアレー数をより多くすることが要求される場合には、信号線７と９の配線長は長くなり、かつ、スイッチＳＮ５とＳＳ５の数も増大することから寄生容量ＣＨＮとＣＨＳの絶対値は大きくなる傾向にある。寄生容量の絶対値の増大に伴って、各列回路６に要求とされる容量ＣＨＮとＣＨＳの絶対値も大きいものが必要とされる。その分、各列回路６に必要となるウエハ面積は大きいものとなってしまうという欠点がある。
【００２２】
そこで、本発明は、固体撮像素子の出力を高精度かつ高感度に読み出す保持回路及びそれを有する固体撮像装置を提供することを例示的目的とする。
【課題を解決するための手段】
【００２３】
本発明の一側面としての保持回路は、所定の出力を保持する保持回路であって、第１及び第２のサンプル／ホールド回路と、前記第１及び第２のサンプル／ホールド回路に対して減算処理を行う減算回路とを有し、前記第１のサンプリング／ホールド回路は、第１の電流源と第１のＭＯＳトランジスタで構成される第１のソース接地回路と、前記第１のＭＯＳトランジスタのゲート端子を第１の入力端子、前記第１のＭＯＳトランジスタのドレイン端子を第１の出力端子とする、前記第１の入力端子と前記第１の出力端子間に設けられた第１のスイッチと、一端が前記第１の電流源に接続され、他端が前記所定の出力に接続された第２のスイッチと、前記第１の入力端子にその一端が接続され、他端が第２のスイッチの他端に接続され、当該第２のスイッチを介して前記第１の出力端子に接続された第１の容量と、前記第１の容量の前記第２のスイッチが設けられている側の端子と前記所定の出力に接続された第３のスイッチとを有し、前記第２のサンプリング／ホールド回路は、第２の電流源と第２のＭＯＳトランジスタで構成される第２のソース接地回路と、前記第２のＭＯＳトランジスタのゲート端子を第２の入力端子、前記第２のＭＯＳトランジスタのドレイン端子を第２の出力端子とする、前記第２の入力端子と前記第２の出力端子間に設けられた第４のスイッチと、一端が前記第２の電流源に接続され、他端が前記所定の出力に接続された第５のスイッチと、前記第２の入力端子にその一端が接続され、他端が第５のスイッチを介して前記第２の出力端子に接続された第２の容量と、前記第２の容量の前記第５のスイッチが設けられている側の端子と前記所定の出力に接続された第６のスイッチとを有し、前記減算回路は第３の容量を含み、当該第３の容量の一端は第７のスイッチを介して前記第１のサンプル／ホールド回路の出力端子に接続され、第８のスイッチを介して第１の基準電源に接続され、他端が第９のスイッチを介して前記第２のサンプル／ホールド回路の出力端子に接続され、第１０のスイッチを介して第１の出力線に接続されていることを特徴とする。
【００２４】
代替的に、前記第１のサンプリング／ホールド回路は、第１のインバータと、当該第１のインバータの入力端子と出力端子間に設けられた第１のスイッチと、一端が前記所定の出力に接続された第２のスイッチと、前記第１のインバータの入力端子にその一端が接続され、他端が第２のスイッチの前記一端を介して前記第１のインバータの出力端子に接続された第１の容量と、前記第１の容量の前記第２のスイッチが設けられている側の端子と前記所定の出力に接続された第３のスイッチとを有し、前記第２のサンプリング／ホールド回路は、第２のインバータと、当該第２のインバータの入力端子と出力端子間に設けられた第４のスイッチと、一端が前記所定の出力に接続された第５のスイッチと、前記第２のインバータの入力端子にその一端が接続され、他端が第５のスイッチの前記一端を介して前記第２のインバータの出力端子に接続された第２の容量と、前記第２の容量の前記第５のスイッチが設けられている側の端子と前記所定の出力に接続された第６のスイッチとを有してもよい。
【００２５】
本発明の別の側面としての固体撮像装置は、被写体像に応じた信号電荷を発生するフォトダイオードと、当該フォトダイオードで発生した信号電荷を転送する電荷転送手段と、当該電荷転送手段により前記フォトダイオードから転送された電荷を入力端子に受け、画素の出力線に出力する増幅手段と、当該増幅手段の入力端子にリセット電圧を印加してリセットするリセット手段と、前記リセット電圧とその後に出力される電圧を保持する上述の保持回路とを有することを特徴とする。
【００２６】
本発明の更なる目的又はその他の特徴は、以下、添付図面を参照して説明される好ましい実施形態によって明らかにされるであろう。
【発明の効果】
【００２７】
本発明によれば、固体撮像素子の出力を高精度かつ高感度に読み出す保持回路及びそれを利用した固体撮像装置を提供することができる。
【発明を実施するための最良の形態】
【００２８】
次に、本発明の一実施形態の固体撮像装置２００について添付図面を参照して説明する。ここで、図１は、固体撮像装置２００の全体構成を示すブロック図である。
1070252150546_0
５０はレンズのプロテクトとメインスイッチを兼ねるバリア、５２は被写体の光学像を光電変換部１００に結像させるレンズ、５４はレンズ５２を通った光量を可変するための絞り、１００はレンズ５２で結像された被写体像を画像信号に変換する光電変換部、５６は光電変換部１００から出力される画像信号を増幅するゲイン可変アンプ部及びゲイン値を補正するためのゲイン補正回路部等を含む差動増幅部、５８は差動増幅部５６より出力される画像信号のアナログ―デジタル変換を行うＡ／Ｄ変換器、６０はＡ／Ｄ変換器５８より出力された画像データに各種の補正を行ったりデータを圧縮する信号処理部、６２は、差動増幅部５６、Ａ／Ｄ変換器５８及び信号処理部６０に各種タイミング信号を出力するタイミング発生部、６４は各種演算と固体撮像装置１００全体を制御する全体制御・演算部（ＭＰＵ）、６６は画像データを一時的に記憶するためのメモリ部、６８は記録媒体７０に記録又は読み出しを行うためのインターフェース部、７０は画像データの記録または読み出しを行うための半導体メモリ等の着脱可能な記録媒体、７２は外部コンピュータ等と通信するためのインターフェース部である。
【００２９】
次に、撮影時の固体撮像装置２００の動作について説明する。バリア５０がオープンされるとメイン電源がオンされ、次にコントロール系の電源がオンし、更にＡ／Ｄ変換器５８などの撮像系回路の電源がオンされる。それから、露光量を制御する為に、全体制御・演算部６４は絞り５４を開放にし、光電変換部１００から出力された信号はＡ／Ｄ変換器５８で変換された後、信号処理部６０に入力される。そのデータを基に露出の演算を全体制御・演算部６４で行う。この測光を行った結果により明るさを判断し、その結果に応じて全体制御・演算部６４は絞りを制御する。
【００３０】
次に、光電変換部１００から出力された信号をもとに、高周波成分を取り出し被写体までの距離の演算を全体制御・演算部６４で行う。その後、レンズ５２を駆動して合焦か否かを判断し、合焦していないと判断した時は、再びレンズ５２を駆動し測距を行う。そして、合焦が確認された後に本露光が始まる。露光が終了すると、光電変換部１００から出力された画像信号はＡ／Ｄ変換器５８でＡ／Ｄ変換され、信号処理部６０を通り全体制御・演算部６４によりメモリ部６６に書き込まれる。
【００３１】
その後、メモリ部６６に蓄積されたデータは、全体制御・演算部６４の制御により記録媒体制御Ｉ／Ｆ部６８を通り半導体メモリ等の着脱可能な記録媒体７０に記録される。また、外部Ｉ／Ｆ部６８を通り直接コンピュータ等に入力して画像の加工を行ってもよい。
【００３２】
以下、光電変換部１００の構成を図２を参照して説明する。ここで、図２は、光電変換部１００（本出願では「Ｓ−Ｎ回路」と呼ぶ場合がある。）を示すブロック図である。また、図３は、列回路１２０の拡大回路図である。光電変換部１００としては、３行×３列のＡＰＳ（Ａｃｔｉｖｅ  Ｐｉｘｅｌ  Ｓｅｎｓｏｒ）にて説明するが、撮像素子１０４の数及び構造自体はこれに限定されるものではない。また、説明上、紙面に対し横方向を行方向又は水平方向、縦方向を列方向又は垂直方向と呼称する。
【００３３】
各個体撮像素子１０４の出力信号は、列方向で１本の信号線（Ｈ１乃至Ｈ３）１０８を共有する。垂直シフトレジスタ（ＶＳＲ）１０６はセンサーアレー１０２の複数ある行の内の１つの行を選択信号φＳＥＬ１乃至３によって選択する。選択信号φＳＥＬ１〜３のうち、φＳＥＬ１がＯＮとなると第１行に配置されている固体撮像素子１０４が信号線１０８に接続される。具体的にはφＳＥＬ１のＯＮに伴い、ＭＳＬ１１がＯＮし、信号線Ｈ１に接続される。一方、ＭＳＬ２１、ＭＳＬ３１はＯＦＦなので信号線Ｈ１にはＭＳＬ１１を介して１行１列に配置された固体撮像素子１０４の出力信号のみが現れる。同様にＨ２には１行２列に配置された素子１０４の出力信号、Ｈ３には１行３列に配置された素子１０４の出力信号が現れる。
【００３４】
固体撮像素子１０４の詳細な説明は割愛するが、フォトダイオードＰＤがリセットＭＯＳ（ＭＲＳ）によりリセットされて蓄積が開始される。しかる後に転送ＭＯＳ（ＭＴＸ）がＯＮし、フォトダイオードＰＤに蓄積された信号電荷がトランジスタＭＳＦのゲートに転送される。トランジスタＭＳＦは各列に設けられた定電流源１１０に接続されておりソースフォロワー回路を形成している。
【００３５】
各列には固体撮像素子１０４からの出力を一旦蓄えるための列回路１２０が設けられている。固体撮像素子信号は一旦リセット動作が入り、その後に出力される。一般に、ノイズにより、毎回のリセット毎にリセット電位が異なる。従って、信号読出し時に処理回路に要求される動作としては、リセット電圧とその後に出力される電圧との電圧差を求めて出力することである。リセット電圧をＶＮ、その後に出力される電圧をＶＳと呼称すると、固体撮像素子１０４で純粋に蓄積された信号電圧はＶＳ−ＶＮとなる。使用するフォトダイオードＰＤの構造により、フォトダイオードＰＤの出力電圧は蓄積信号が大きいほど電圧の絶対値としては下がる特性のものと、その逆に上がるものがある。
【００３６】
図３は、複数ある列回路１２０のうちの１つを示している。図３に示す列回路１２０は以下の３つの部分、即ち、撮像素子１０４の第１の出力レベルを保持するためのサンプル／ホールド回路１３０と、第２の出力レベルを保持するためのサンプル／ホールド回路１４０と、回路１３０及び１４０の減算を行う回路１５０に機能的に分割することができる。
【００３７】
回路１３０は、そのゲート端子が容量１３２と、ソース端子が第１の基準電圧に接続され、ドレイン端子が定電流源１３５に接続されるＭＯＳトランジスタ１３１を含み、ＭＯＳトランジスタ１３１のゲート−ドレイン間にスイッチ１３３が配置され、ＭＯＳトランジスタ１３１のドレイン端子と前記容量１３２間にスイッチ１３４が配置され、容量１３２の一端がスイッチ１３６を介してセンサーアレー１０２からの列方向に設けられた信号読み出し線１０８に接続されている。
【００３８】
回路１４０は、回路１３０と同様の構成を有し、そのゲート端子が容量１４２と、ソース端子が第１の基準電圧に接続され、ドレイン端子が定電流源１４５に接続されるＭＯＳトランジスタ１４１を含み、ＭＯＳトランジスタ１４１のゲート−ドレイン間にスイッチ１４３が配置され、ＭＯＳトランジスタ１４１のドレイン端子と前記容量１４２間にスイッチ１３４が配置され、容量１４２の一端がスイッチ１４６を介してセンサーアレー１０２からの列方向に設けられた信号読み出し線１０８に接続されている。
【００３９】
回路１５０は、一端がスイッチ１３７を介してサンプル／ホールド回路１３０に接続されると共にスイッチ１３８介して共通読み出し線１６０に接続され、他端がスイッチ１４７を介してサンプル／ホールド回路１４０に接続されると共にスイッチ１４８を介して基準電位に接続される容量１５２で構成される。
【００４０】
図６は、列回路１２０の動作を示すタイミングチャートである。φＮと連動して制御パルスφＳＮ３ｎがＯＮし撮像装置からの第１の時点での信号レベルが容量１３２にサンプルされる。φＮとφＳＮ３ｎのＯＦＦに連動し、制御パルスφＳＮ２ｎがＯＮになりサンプルした信号レベルが保持される。同様に、撮像装置からの第２の時点での信号レベルが他方のサンプル／ホールド回路に保持される。２つのサンプル／ホールド回路でホールドされた信号は、各々スイッチ１３７と１４７を介して容量１５２に印加される。スイッチ１３７と１４７がＯＦＦし、しかる後、順次読み出し制御パルスφＰＨがスイッチ１３８と１４８に印加され、ＯＮとなる。１４８の一端は基準電位に接続され、１３８の一端は各列回路１２０の共通読み出し線１６０に接続される。共通読み出し線１６０に読み出された信号は読み出し回路１６６を介してＯｕｔｐｕｔへ出力される。
【００４１】
また本実施例では、固体撮像素子１０４の出力信号の絶対値が素子リセット信号よりも下がることを想定して、順次読み出し信号φＰＨｎにより基準電位に接続するスイッチを１４８側にして図示しているが、固体撮像素子１０４の特性が逆の場合には１３８側を基準電位に接続するものとしてもよい。
【００４２】
図中、容量１６２は信号線１６０の寄生容量であり、故意に配置した素子ではない。寄生容量を構成する成分としては、信号線１６０の実際の配線に用いられるアルミ配線の対基板容量や、前記信号線と各列回路間に設けられたスイッチをＭＯＳトランジスタで構成した場合は、ドレイン端の拡散容量および対ゲート間の重なり容量などが主成分となる。従って、これら寄生容量は、実際の回路においては分布定数的に分散され配置されている性質のものであるが、本図ではこれらを集中定数的に容量１６２として図示している。さらに、読み出し回路１６６の回路構成については、特に限定を設けるものではない。
【００４３】
以下、サンプル／ホールド回路１３０及び１４０の動作について図４を参照して詳細に説明する。ここで、図４（ａ）は、サンプル／ホールド回路１３０及び１４０の動作を説明するための回路図であり、図４（ｂ）はサンプル動作時のサンプル／ホールド回路を示す回路図であり、図４（ｃ）はホールド動作時のサンプル／ホールド回路を示す回路図である。サンプル／ホールド回路１３０及び１４０の概念は、定電流源をその負荷とするソース接地回路を基本構成としている。ソース接地回路の入力端子はＭＯＳトランジスタのゲート端子であり、出力端子は定電流源とＭＯＳトランジスタのドレインの接点である。
【００４４】
サンプル動作時では、図４（ｂ）に示すように、スイッチＳ１及びＳ３がＯＮとなり、スイッチＳ２がＯＦＦになる。スイッチＳ３がＯＮになるため、ソース接地回路の入出力間はショートした状態（即ち、バッファー状態）となる。この時のＭＯＳトランジスタのゲート（及びドレイン）の端子電圧をＶｇｓとする。すると容量Ｃの一端には電圧Ｖｇｓ、他端にはスイッチＳ１を介して撮像素子からの信号電圧ＶＨが印加され。この時点で容量Ｃの端子間電圧は（ＶＨ−Ｖｇｓ）である。
【００４５】
続いて、ホールド動作時では、図４（ｃ）に示すように、スイッチＳ３及びＳ１はＯＦＦとなり、スイッチＳ２がＯＮとなる。スイッチＳ２がＯＮとなることで、サンプル動作時にスイッチＳ１を介して印加されていた容量Ｃの一端に印加されていた電圧ＶＨがソース接地回路の出力端子へ接続され、フィードバック効果により、ソース接地回路の出力電圧はＶａ≒ＶＨとなる。Ｖａ≒ＶＨと記載したのは、回路の実動作を考慮すると、スイッチＳ１〜Ｓ３の切替え時に生じるクロックフィードスルー、ＭＯＳトランジスタの寄生容量による影響、及び、ソース接地回路の開放電圧利得の影響が生ずるため、必ずしもＶａ＝ＶＨとならないからである。しかしながら、ここで発生する誤差はＭＯＳトランジスタ、スイッチ及び容量Ｃ等の各サイズを調整することで実使用上問題無いレベルまで抑圧可能である。
【００４６】
容量Ｃに必要な値は、スイッチ素子のクロックフィードスルー等の影響など詳しく計算する必要があるが、フィードスルー等の誤差分はカウンター分を重畳させる手法などで影響の低減が可能であり、ここでは無視する。最も考慮が必要なところは、サンプル動作時からホールド動作時に移行した瞬間に生じる電荷の再分配である。ＭＯＳトランジスタのゲート／ドレイン間には、重なり容量Ｃｇｄが存在する。Ｃｇｄの電荷の初期値はサンプル動作時に０であり、ホールド動作時には容量Ｃは前記Ｃｇｄと並列に配置される。従って、容量Ｃに蓄積されている信号電荷は合成容量（Ｃ＋Ｃｇｄ）に再分配されることになり、事実上、ホールド動作時に信号ゲインが１以下となる。Ｃｇｄの値は使用するＭＯＳトランジスタのサイズに依存するが、Ｗ／Ｌ＝５μ／１μ、Ｔｏｘ＝１５０Å、ゲート−ドレイン重なり幅＝０．１μと仮定するとＣｇｄ＝１.２ｆＦとなる。信号ゲイン０．９９を確保するのに必要な容量Ｃの値は、例えば、１２０ｆＦである。図８で示した従来回路の容量ＣＴＳ１ｎ、ＣＴＮ１ｎの実際に使用している容量値は１ｐＦ以上であり、容量値が約一桁下げられ、その分容量素子形成に必要となる面積の低減が可能となる。
【００４７】
以下、図２に示すＳ−Ｎ回路の動作について図５を参照して詳細に説明する。ここで、図５（ａ）は、Ｓ信号及びＮ信号を読み込む際のＳ−Ｎ回路の回路図であり、図５（ｂ）は、リセット時のＳ−Ｎ回路の回路図である。
【００４８】
図５（ａ）に示すように、Ｓ信号及びＮ信号を読み込み際には、容量ＣＴの両端はスイッチＳＮ４を介して電圧ＶＮが、スイッチＳＳ４を介して電圧ＶＳが印加されている。電圧ＶＮ及びＶＳは、上述したサンプル／ホールド回路で説明したソース接地回路の出力端子電圧である。
【００４９】
続いて、図５（ｂ）に示すように、スイッチＳＮ４とＳＳ４がＯＦＦし、スイッチＳＮ５とＳＳ５がＯＮする。すると容量ＣのスイッチＳＳ５端は基準電位Ｖｒｅｆへ変化する。従って、容量Ｃの他端の端子電圧は初期値ＶＮから−（ＶＳ−Ｖｒｅｆ）だけ変動し、ＶＮ−（ＶＳ−Ｖｒｅｆ）となる。Ｖｒｅｆ＝０とした場合はＶＮ−ＶＳとなり、基準電圧Ｖｒｅｆに０でない所定の電圧を印加することで出力に対しオフセットを持たせることが可能である。容量ＣＴから読み出し回路１６６への信号読み出し時の信号は寄生容量１６２との容量分割で転送される。このため、従来方式と同程度の容量値の大きさが必要である。但し、容量値の大きい容量の数は、従来方式の２つから１つにすることができる。
【００５０】
以下、図７を参照して、本発明の第２の実施形態の固体撮像装置（光電変換部）について説明する。ここで、図７は、図３に示す列回路１２０の変形例としての列回路１２０Ａの回路図である。列回路１２０と列回路１２０Ａとの違いは、列回路１２０Ａには定電流源１３５及び１４５がなく、また、ＭＯＳトランジスタ１３１及び１４１の代わりに、インバータ１３９及び１４９をソース接地回路部分に使用しているところである。列回路１２０Ａの動作は列回路１２０と同様である。即ち、スイッチ１３３（１４３）とスイッチ１３６（１４６）がＯＮすることで固体撮像素子１０４の第１の時点のレベルを容量１３２（１４２）にサンプルする。続いてスイッチ１３３（１４３）とスイッチ１３６（１４６）がＯＦＦとなりスイッチ１３４（１４４）がＯＮとなりホールドされる。同様に、固体撮像素子１０４の第２の時点のレベルがホールドされる。これらホールドされた２つのレベルが容量ＣＴの両端に印加されスイッチ１３７と１４７をＯＦＦし、スイッチ１３８と１４８をＯＮすることで、共有読み出し線１６０へＳ−Ｎ信号が転送される。
【００５１】
以上説明したように、本発明の固体撮像装置によれば、従来、寄生容量を含み高精度の調節を必要としていた２系統の読み出し系を１系統にしたことで、従来開発時に行ってきた調節が不要となった。また、信号ゲイン確保を目的として列回路に設けられていた容量値の大きい容量の数を、従来の２つから１つに減らすことができ、素子面積の低減が可能となった。
【００５２】
以上、本発明の好ましい実施形態について説明したが、本発明はこれらの実施形態に限定されず、その要旨の範囲内で種々の変更及び変形が可能である。
【図面の簡単な説明】
【００５３】
【図１】固体撮像装置の全体構成を示すブロック図である。
【図２】図１に示す固体撮像装置の光電変換部の構成示すブロック図である。
【図３】図２に示す光電変換部の列回路の拡大回路図である。
【図４】図３に示す列回路のサンプル／ホールド回路の動作を説明するための回路図である。
【図５】図２に示す光電変換部の動作を説明するための回路図である。
【図６】図２に示す列回路の動作を示すタイミングチャートである。
【図７】図３に示す列回路の変形例の回路図である。
【図８】従来の光電変換部の構成を示すブロック図である。
【図９】図８に示す回路の動作を説明するためのタイミングチャートである。
【符号の説明】
【００５４】
１００                        光電変換部
１０２                        センサーアレー
１０４                        固体撮像素子
１０６                        垂直シフトレジスタ
１０８                        信号線
１１０                        定電流源
１２０、１２０Ａ              列回路
１３０、１４０                サンプル／ホールド回路
１５０                        減算回路
１６０                        共通読み出し線
１６２                        容量
１６４                        水平シフトレジスタ
１６６                        読み出し回路
２００                        固体撮像装置
【図１】
2005167451.tif 000007
【図５】
2005167451.tif 000008
【図７】
2005167451.tif 000009
【図２】
2005167451.tif 000010
【図３】
2005167451.tif 000011
【図４】
2005167451.tif 000012
【図６】
2005167451.tif 000013
【図８】
2005167451.tif 000014
【図９】
2005167451.tif 000015