(57)【要約】【課題】不純物拡散領域１０から真性ベース領域１１への余分な不純物の拡散を抑え、信頼性の高い半導体装置を提供する。【解決手段】シリコン基板１とエピタキシャル層３の境界に形成されたサブコレクタ領域２と、エピタキシャル層３に設けられた真性ベース領域１１、不純物拡散領域１０、及びエミッタ領域１２を備えたバイポーラトランジスタ１０１において、真性ベース領域１１と不純物拡散領域１０との間に位置する溝１３を、エピタキシャル層３の表面に形成する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板に設けられたコレクタ領域、ベース領域、エミッタ領域と、
前記半導体基板の表面に設けられた溝と、
を備え、
前記ベース領域は、真性ベース領域と不純物拡散領域とを含み、
前記溝は、前記真性ベース領域と不純物拡散領域との間に位置することを特徴とした半導体装置。
【請求項２】
前記溝の下端が、前記真性ベース領域の上端よりも下に位置することを特徴とした請求項１に記載の半導体装置。
【請求項３】
前記エミッタ領域は、前記真性ベース領域の上に位置し、前記エミッタ領域の深さが、前記溝の深さより浅いことを特徴とした請求項１又は２に記載の半導体装置。
【請求項４】
前記不純物拡散領域は、第１の不純物を含有するベース電極から前記半導体基板に前記第１の不純物を拡散させるように形成され、前記エミッタ領域は、第２の不純物を含有するエミッタ電極から前記半導体基板に前記第２の不純物を拡散させるように形成され、前記第１の不純物の拡散と前記第２の不純物の拡散とが同一の工程で行われることを特徴とした請求項１〜３のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関するものである。
【背景技術】
【０００２】
携帯電話、ＰＤＡ、ＤＶＣ、及びＤＳＣといったポータブルエレクトロニクス機器の高機能化が加速するなか、こうした製品が市場で受け入れられるためには小型・軽量化が必須となっており、その実現のために高集積のシステムＬＳＩが求められている。
【０００３】
こうした高集積のシステムＬＳＩを実現するモジュールの一例として高周波バイポーラトランジスタがあり、高周波バイポーラトランジスタの高性能化を目指す構造の一例として自己整合型バイポーラトランジスタが挙げられる。
【特許文献１】米国特許５１１７２７１号  特許文献１に記載の技術をはじめとする、従来のバイポーラトランジスタ製造技術におけるＮＰＮトランジスタの構成を、図８、及び図９を用いて説明する。図８は従来のバイポーラトランジスタの断面図であり、図９は真性ベース領域を中心とした拡大断面図である。
【０００４】
シリコン基板１上にエピタキシャル層３が形成され、シリコン基板１とエピタキシャル層３の境界に埋め込み層２（通称サブコレクタと呼ばれる）が形成され、エピタキシャル層３の上部に形成された真性ベース領域１１、及びエミッタ領域１２とともにバイポーラトランジスタ１００を構成している。サブコレクタ２には、エピタキシャル層３を貫通する高濃度拡散層４（通称リーチスルーと呼ばれる）が接続されている。
【０００５】
エピタキシャル層３の上部には真性ベース領域１１に接続される不純物拡散領域（外部ベース領域）１０が形成され、不純物拡散領域１０には上方からベース引き出し電極６が接続されている。さらにエミッタ領域１２には上方からエミッタ引き出し電極９が接続されている。これは絶縁膜７、及び絶縁物からなる側壁８（通称サイドウォールと呼ばれる）によってベース引き出し電極６と絶縁されている。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従来方法を使ってベース引き出し電極６を加工すると、後で真性ベース領域１１となる露出したエピタキシャル層３の表面は、図１０に示すように、平らになる。続いて、真性ベース領域１１、及び不純物拡散領域１０を形成していくと、不純物拡散領域１０を構成するＰ型の不純物は、ベース引き出し電極６から熱処理等により固相拡散したものであるため、横方向に対して物理的な障害がない従来形状では、熱処理条件を最適化しなければ所望の不純物分布を形成できず、真性ベース領域１１にＰ型の不純物が拡散してしまい、結果的にトランジスタの特性が劣化するという問題があった。しかも、その最適化余裕は、熱処理におけるウエハ面内の熱均一性によって決まるものであるため、ウエハの大口径化に伴いそれは小さくなり、歩留の劣化が深刻な課題となっていた。
【０００７】
この発明は上記のような問題点を解消するためになされたもので、不純物拡散領域から真性ベース領域への余分な不純物の拡散を抑え、信頼性の高い半導体装置を提供することを目的としている。
【課題を解決するための手段】
【０００８】
本発明に係る半導体装置は、半導体基板に設けられたコレクタ領域、ベース領域、エミッタ領域と、半導体基板の表面に設けられた溝と、を備え、ベース領域は、真性ベース領域と不純物拡散領域とを含み、溝は、真性ベース領域と不純物拡散領域との間に位置することを特徴とする。
【０００９】
このような構成とすることにより、不純物拡散領域から真性ベース領域への余分な不純物の拡散を抑え、トランジスタ特性の劣化を抑制することができる。その結果、信頼性の高い半導体装置が提供される。
【００１０】
本発明に係る半導体装置においては、溝の下端が、真性ベース領域の上端よりも下に位置することが望ましい。
【００１１】
このような構成とすることにより、不純物拡散領域からの横方向への不純物の拡散制御性が高まり、トランジスタ特性のばらつきを抑制することができる。その結果、信頼性の高い半導体装置が提供される。
【００１２】
本発明に係る半導体装置においては、エミッタ領域は、真性ベース領域の上に位置し、エミッタ領域の深さが、溝の深さより浅いことが望ましい。
【００１３】
このような構成とすることにより、エミッタ領域を形成する際に、エミッタ領域からの横方向への不純物の拡散制御性が高まり、トランジスタ特性のばらつきを抑制することができる。その結果、信頼性の高い半導体装置が提供される。
【００１４】
本発明に係る半導体装置においては、不純物拡散領域は、第１の不純物を含有するベース電極から半導体基板に第１の不純物を拡散させるように形成され、エミッタ領域は、第２の不純物を含有するエミッタ電極から半導体基板に第２の不純物を拡散させるように形成され、第１の不純物の拡散と第２の不純物の拡散とが同一の工程で行われることが望ましい。
【００１５】
このような構成とすることにより、第１の不純物を含有するベース電極からの第１の不純物の拡散、及び第２の不純物を含有するエミッタ電極からの第２の不純物の拡散を同時に行っても、第１の不純物、及び第２の不純物の横方向への拡散制御性が高いため、トランジスタ特性のばらつきを抑制することができる。その結果、信頼性の高い半導体装置が提供される。
【発明の効果】
【００１６】
本発明によれば、不純物拡散領域から真性ベース領域への余分な不純物の拡散を抑え、トランジスタ特性の劣化を抑制することができる。その結果、信頼性の高い半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１７】
図１、及び図２は、本実施形態に係るバイポーラトランジスタ１０１の断面図である。
【００１８】
図８、及び図９に示した従来のバイポーラトランジスタ１００とは、ベース引き出し電極６の側壁底付近の半導体基板の上部に溝１３が形成されている点、及びその溝１３に応じて形状が変化した絶縁膜（サイドウォール）８ａを備えている点が異なっているだけである。
【００１９】
以下に、本実施形態に係る半導体装置の製造方法について図３〜図６の順に説明する。尚、すべての図面において、同様の構成要素には同一の符号を付し、以下の説明において詳細な説明を適宜省略する。
【００２０】
（工程１）  図３において、ｐ型シリコン基板１に、高濃度のｎ型不純物をイオン注入によりサブコレクタと呼ばれるｎ型埋め込み層２を形成する。ｎ型埋め込み層２は、例えば、１００ｋｅＶのエネルギーで、３．０×１０１５ｃｍ−２程度のドーズ量の砒素（Ａｓ＋）をイオン注入し、１０００℃程度の熱処理で活性化させることにより形成することができる。
【００２１】
その後、半導体基板全面に、膜厚１．０μｍ程度のｎ型エピタキシャル層３を形成する。ｎ型エピタキシャル層３は、例えば、基板を１１００℃程度に加熱して、ホスフィン（ＰＨ３）を含んだガスを用いるＣＶＤ法により形成することができる。
【００２２】
次に、ｎ型エピタキシャル層３にリーチスルーと呼ばれるｎ型高濃度拡散層４を形成する。これは、コレクタを基板表面に引き出しために設置されるものであり、形成方法は、ｎ型埋め込み層２と同様にイオン注入による。
【００２３】
次に、ＳＴＩ（Shallow Trench Isolation）等の素子分離絶縁膜を形成する（図示せず）。この素子分離領域は、隣接するトランジスタのアクティブ領域を電気的に分離するために形成される。さらに、ＣＶＤ（Chemical Vapor Deposition）法により、第１の絶縁膜である酸化シリコン膜５を、膜厚１００ｎｍ程度で全面に堆積させる。その後、リソグラフィ法によりレジストパターンを設け、ドライエッチングにより酸化シリコン膜５を加工することで、半導体基板１のアクティブ領域を選択的に開口し、図３の状態が得られる。
【００２４】
（工程２）  図４において、第１の導電膜である多結晶シリコン膜６を、例えばＣＶＤ法により、膜厚２００ｎｍ程度で全面に堆積させる。さらに、不純物（第１の不純物）としてホウ素（Ｂ＋）をイオン注入し、全面に酸化シリコン膜である第２の絶縁膜７を、例えばＣＶＤ法により全面に形成する。続いて、リソグラフィ法によりレジストパターンを設け、ドライエッチング法によりＮＰＮトランジスタのベース電極の取り出し兼外部ベースのｐ＋領域（不純物拡散領域）の拡散源となるｐ＋多結晶シリコン層６を形成する。さらに、ドライエッチング法により、後に形成するエミッタ領域１２を囲うように、エピタキシャル層３に溝１３を形成する。溝１３は、例えば、ｐ＋型多結晶シリコン層６の加工と同一のドライエッチングで連続して形成することができる。
【００２５】
溝１３形成時のドライエッチング法で用いた条件は、以下の通りである。
【００２６】
ガス種・流量：Ｃｌ２／Ｏ２＝２５ｓｃｃｍ／８ｓｃｃｍ
μ波パワー：１４００Ｗ
ＲＦパワー：６０Ｗ
電極温度：２０℃
上記ドライエッチング条件により、多結晶シリコンを加工する際のエッチャント分布が不均一になり、パターン側壁近傍のエッチング速度が選択的に増加する。その結果、従来方法ではエピタキシャル層３の表面は平らに形成されるのに対し、後に形成するエミッタ領域１２を囲うような溝１３が形成される。
【００２７】
図７は、（ａ）本実施形態、及び（ｂ）従来技術により形成した多結晶シリコン層６のエッチング加工後の断面形状である。従来方法ではエピタキシャル層３の表面は平らであるのに対し、本実施形態では、多結晶シリコン層６の開口部の側壁近傍のエピタキシャル層３に溝が形成されていることがわかる。ここで、溝１３の深さは２０ｎｍ程度である。
【００２８】
この溝１３によって、後述する不純物拡散領域１０から真性ベース領域１１への余分な不純物の拡散抑制やエミッタ領域１２からの横方向への不純物の拡散制御を行う。
【００２９】
（工程３）  図５において、リソグラフィ法によりレジストパターンを設け、多結晶シリコン層６の開口部に、ＮＰＮトランジスタの真性ベース領域１１を形成するためのｐ型不純物をイオン注入する。この工程は、例えば、５ｋｅＶのエネルギーで、５．０×１０１２ｃｍ−２程度のドーズ量のホウ素（Ｂ＋）をイオン注入することにより行うことができる。ここで注入された不純物が、後で真性ベースを形成することになる。
【００３０】
さらに、レジストパターンを除去した後、酸化シリコン膜である第３の絶縁膜８を、例えばＣＶＤ法により、膜厚２００ｎｍで形成する。ここで、溝１３は第３の絶縁膜によって埋め込まれる。引き続き、第３の絶縁膜を全面エッチバックすることにより、サイドウォールと呼ばれる酸化シリコン膜からなる側壁８、及び８ａを形成する。
【００３１】
（工程４）  図６において、砒素（Ａｓ）、燐（Ｐ）等のｎ型不純物（第２の不純物）を含む多結晶シリコンを、例えばＣＶＤ法により堆積させることにより、多結晶シリコン層９を、膜厚２００ｎｍで形成する。この場合、不純物を含まない多結晶シリコンを堆積させた後、砒素（Ａｓ＋）、燐（Ｐ＋）等のｎ型不純物をイオン注入することにより、多結晶シリコン層９を形成することもできる。
【００３２】
次に、多結晶シリコン層９を、リソグラフィ法によりレジストパターンを設け、ドライエッチング法によりエミッタ引き出し電極形状に加工し、酸化シリコン膜等の絶縁膜（図示せず）を、例えばＣＶＤ法により、膜厚１００ｎｍで成膜する。続いて、ＲＴＡ装置を用いて、１０５０℃程度の熱処理を３０秒間程度行う。この熱処理によって、多結晶シリコン層６からの不純物拡散により、エピタキシャル層３にｐ＋領域１０が形成される。また、同時にｎ＋多結晶シリコン層９からｎ型の不純物がエピタキシャル層３に拡散されて、エミッタ領域１２が形成される。以上のようにして、図６に示す状態が得られる。
【００３３】
最後に、特に図示しないが、プラズマＴＥＯＳ膜等の層間絶縁膜を半導体基板の表面に堆積させ、ＮＰＮトランジスタのコレクタ電極部、ベース電極部、及びエミッタ電極部のコンタクト開口を行い、チタニウム等からなるバリアメタル層、及びアルミニウム又はアルミニウム合金からなる導電層を形成し、ＮＰＮトランジスタを有するバイポーラトランジスタを製造することができる。
【００３４】
ここで本実施形態において溝１３を形成する利点を、以下に詳しく説明する。
【００３５】
従来方法においても、１回の熱処理によってｐ＋領域１０とエミッタ領域１２を同時に形成する。ほとんどの場合は、トランジスタ特性を重視するためにエミッタ領域１２のｎ型不純物の濃度分布が所望になるように熱処理の条件を設定する。このため、ｐ＋領域１０のｐ型不純物の濃度分布を別途調整するためには、多結晶シリコン層６の不純物濃度と、多結晶シリコン層６とエピタキシャル層３の接触面が不純物拡散の障壁となる度合いを、常にエミッタ領域１２を形成するために設定された熱処理条件に合わせて最適化する必要がある。この最適化は、ベースの寄生抵抗を軽減するため、できるだけ真性ベース領域に不純物拡散領域が近づいた不純物分布になるように行われる。仮に、不純物拡散領域の成長が真性ベース領域まで延びると、トランジスタそのものの大幅な性能劣化を招くことになるので、トランジスタそのものの性能劣化と寄生抵抗の軽減がトレードオフの関係になり、非常にプロセス許容の狭い条件設定にならざるを得ない。
【００３６】
実際には、半導体基板における面内の熱分布が完全に均一な熱処理装置がないためエミッタ領域１２の不純物分布がチップによって若干ばらつくことは言うまでもなく、それに加えてｐ＋領域１０の形成には数々のパターニング工程でのチップ間の加工ばらつきが影響する。このため、個々のトランジスタで不純物拡散を実施し、最適化したｐ＋領域１０を形成することは不可能であり、結果的にチップ収率を低下させていた。
【００３７】
本実施形態では、不純物拡散を実施する熱処理がチップ間でばらついた場合でも、エピタキシャル層３に意図的に設けた溝１３によりｐ＋領域１０やエミッタ領域１２を所望の不純物分布に形成できる。この働きは、エピタキシャル層３に意図的に設けた溝１３が、ｐ＋領域１０の形成を行うｐ型不純物の真性ベース領域１１への進入を抑制することやエミッタ領域１２の形成を行うｎ型不純物の横方向の拡散を制御することによって実現される。
【００３８】
表１は、（ａ）本実施形態、及び（ｂ）従来技術で作成したＮＰＮトランジスタの電気特性のチップばらつきを示す。特性項目としては、増幅率（ｈＦＥ１，ｈＦＥ２，ｈＦＥ３，ｈＦＥ４）、及び静電耐圧（Ｖｅｂｏ，Ｖｃｅｏ１，Ｖｃｅｏ２，Ｖｃｂｏ）を評価した。ここで表では、本実施形態におけるばらつき（３σ値）を１とした。すべてのトランジスタ特性の評価項目において、本実施形態に沿って作製したＮＰＮトランジスタでは、溝１３の存在により、ｐ＋領域１０やエミッタ領域１２を所望の不純物分布に制御できたため、ばらつきが小さく、特性が非常に安定していることがわかる。
【００３９】
【表１】
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以上、実施の形態により本発明を詳細に説明したが、本発明はこれに限定されることなく、本発明の趣旨を逸脱しない範囲で、種々のバイポーラトランジスタに適用することができる。上記実施形態においては、縦型ＮＰＮトランジスタを有するバイポーラトランジスタの製造例をそれぞれ示したが、縦型ＰＮＰトランジスタを有するバイポーラトランジスタ、ＮＰＮトランジスタとＰＮＰトランジスタとを有するバイポーラトランジスタ、バイポーラトランジスタとＭＯＳトランジスタとを有する半導体装置、同一半導体基板に多結晶シリコン抵抗及びバイポーラトランジスタを有する半導体装置等の製造にも好ましく適用することができる。
【００４０】
また、本実施形態では、ｐ型シリコン基板上に形成されたバイポーラトランジスタについて記載したが、ｎ型エピ基板のようなコレクタ領域が既設である基板に適用することもできる。
【図面の簡単な説明】
【００４１】
【図１】本実施形態に係る半導体装置を説明するための断面図である。
【図２】本実施形態に係る半導体装置を説明するための断面図である。
【図３】本実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図４】本実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図５】本実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図６】本実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図７】本実施形態、及び従来方法により形成した多結晶シリコン層のエッチング加工後の断面形状である。
【図８】従来のバイポーラトランジスタを説明するための断面図である。
【図９】従来のバイポーラトランジスタを説明するための断面図である。
【図１０】従来のバイポーラトランジスタの製造工程を説明するための断面図である。
【符号の説明】
【００４２】
１  ｐ型シリコン基板
２  埋め込み層（サブコレクタ）
３  エピタキシャル層
４  高濃度拡散層（リーチスルー）
５  酸化シリコン膜
６  ベース引き出し電極（多結晶シリコン層）
７  酸化シリコン膜
８  酸化シリコン膜からなる側壁（サイドウォール）
８ａ  酸化シリコン膜からなる側壁（サイドウォール）
９  エミッタ引き出し電極（多結晶シリコン層）
１０  不純物拡散領域（外部ベース領域、ｐ＋領域）
１１  真性ベース領域
１２  エミッタ領域
１３  溝
１０１  バイポーラトランジスタ
【図１】
2005294324.tif 000004
【図２】
2005294324.tif 000005
【図３】
2005294324.tif 000006
【図４】
2005294324.tif 000007
【図５】
2005294324.tif 000008
【図６】
2005294324.tif 000009
【図７】
2005294324.tif 000010
【図８】
2005294324.tif 000011
【図９】
2005294324.tif 000012
【図１０】
2005294324.tif 000013