(57)【要約】【課題】半導体装置における配線間の短絡不良の発生を抑制または防止する。【解決手段】第４配線層Ｍ４がフローティング配線で、その長さが５００μｍ以上となる場合、または第４配線層Ｍ４とこれに繋がる他層の配線とがフローティング配線で、その合計の長さが５００μｍ以上となる場合は、第４配線層Ｍ４を他層の配線を介してクランプダイオードＤａに接続する。これにより、フローティング配線である第４配線層Ｍ４、または第４配線層Ｍ４とこれに繋がる他層の配線に一定量以上の電荷が溜まった場合は、電荷をクランプダイオードＤａへ流して、基板１へと逃がすことができるので、隣接する配線間での放電を防ぐことができる。【選択図】図２２
2005340548.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板にクランプダイオードを形成する工程、
（ｂ）前記クランプダイオードを含む前記半導体基板上に第１配線を形成する工程、
（ｃ）前記第１配線上に第１絶縁膜を形成する工程、
を有し、
前記第１配線は前記クランプダイオードを介して前記半導体基板と接続することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法は、さらに
（ｄ）前記クランプダイオードを含む前記半導体基板上に前記第１配線と隣接する第２配線を形成する工程、
を有し、
前記第２配線は前記クランプダイオードを介さずに前記半導体基板と接続することを特徴とする半導体装置の製造方法。
【請求項３】
（ａ）半導体基板に第１および第２クランプダイオードを形成する工程、
（ｂ）前記半導体基板にＭＩＳＦＥＴを形成する工程、
（ｃ）前記第１および第２クランプダイオード、ならびに前記ＭＩＳＦＥＴを含む前記半導体基板上に第１および第３配線を形成する工程であって、前記ＭＩＳＦＥＴのゲート電極と接続する前記第３配線を形成する工程、
（ｄ）前記第１および第３配線上に第１絶縁膜を形成する工程、
を有し、
前記第１配線は前記第１クランプダイオードを介して前記半導体基板と接続し、前記第３配線は前記第２クランプダイオードを介して前記半導体基板と接続することを特徴とする半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法は、さらに
（ｅ）前記第１および第２クランプダイオードを含む前記半導体基板上に前記第１配線と隣接する第２配線を形成する工程、
を有し、
前記第２配線は前記第１および第２クランプダイオードを介さずに前記半導体基板と接続することを特徴とする半導体装置の製造方法。
【請求項５】
（ａ）半導体基板にクランプダイオードを形成する工程、
（ｂ）前記クランプダイオードを含む前記半導体基板上に第１および第２配線を形成する工程であって、前記第１配線と隣接する位置に前記第２配線を形成する工程、
（ｃ）前記第１および第２配線に接するように第２絶縁膜を形成する工程、
（ｄ）前記第２絶縁膜上に第１絶縁膜を形成する工程、
を有し、
前記第１配線は前記クランプダイオードを介して前記半導体基板と接続し、前記第２絶縁膜の導電率を前記第１絶縁膜の導電率よりも高くなるように形成することを特徴とする半導体装置の製造方法。
【請求項６】
請求項１〜５のいずれか１項に記載の半導体装置の製造方法において、少なくとも前記第１配線の側面に高融点金属膜を形成することを特徴とする半導体装置の製造方法。
【請求項７】
請求項２、４または５のいずれか１項に記載の半導体装置の製造方法において、前記第１配線と前記第２配線との間の前記第１絶縁膜にボイドを形成することを特徴とする半導体装置の製造方法。
【請求項８】
請求項１〜７のいずれか１項に記載の半導体装置の製造方法において、前記第１配線はフローティング状態であることを特徴とする半導体装置の製造方法。
【請求項９】
請求項１〜７のいずれか１項に記載の半導体装置の製造方法は、さらに
（ｆ）前記第１絶縁膜を化学的機械研磨法によって研磨する工程、
を有し、
前記（ｆ）工程によって、前記第１配線に電荷が蓄積されることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項１〜７のいずれか１項に記載の半導体装置の製造方法は、さらに、
（ｇ）前記第１絶縁膜上を洗浄する工程、
を有し、
前記（ｇ）工程によって、前記第１配線に電荷が蓄積されることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０記載の半導体装置の製造方法において、前記（ｇ）工程には、不純物含有率が１００ｐｐｍ以下の純水を用いることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１〜７のいずれか１項に記載の半導体装置の製造方法において、前記第１絶縁膜はプラズマＣＶＤ法によって堆積され、前記第１絶縁膜の成膜時に、前記第１配線に電荷が蓄積されることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１〜７のいずれか１項に記載の半導体装置の製造方法において、前記第１配線は、
（i）前記半導体基板上に導体膜を堆積する工程、
（ii）前記導体膜上にレジスト膜を形成する工程、
（iii）前記レジスト膜をマスクにして前記導体膜をパターニングする工程、
（iv）前記レジスト膜をアッシングする工程、
によって形成され、
前記（iv）工程によって、前記第１配線に電荷が蓄積されることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１〜７のいずれか１項に記載の半導体装置の製造方法において、さらに前記（ａ）工程は、
（ａ１）第１導電型の前記半導体基板を用意する工程、
（ａ２）前記半導体基板に前記第１導電型の第２不純物領域を形成する工程、
（ａ３）前記第２不純物領域よりも浅い領域に第２導電型の第１不純物領域を形成する工程、
を有し、
前記第１配線を前記第１不純物領域に接続することを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１４記載の半導体装置の製造方法において、前記第１不純物領域と前記第２不純物領域との接合耐圧は、１０Ｖ以上であることを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１４記載の半導体装置の製造方法において、前記第１導電型はｐ型の導電型であり、前記第２導電型はｎ型の導電型であることを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１４記載の半導体装置の製造方法において、前記第１導電型はｎ型の導電型であり、前記第２導電型はｐ型の導電型であることを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１〜７のいずれか１項に記載の半導体装置の製造方法において、前記第１配線の配線長は５００μｍ以上であることを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１〜７のいずれか１項に記載の半導体装置の製造方法において、前記第１配線の配線幅は０.４μｍ未満であることを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１〜７のいずれか１項に記載の半導体装置の製造方法において、前記第１配線はアルミニウムまたはアルミニウム合金を主配線材料とすることを特徴とする半導体装置の製造方法。
【請求項２１】
（ａ）半導体基板に形成されたクランプダイオード、
（ｂ）前記クランプダイオードを含む前記半導体基板上に形成された第１配線、
（ｃ）前記第１配線上に形成された第１絶縁膜、
を有し、
前記第１配線は前記クランプダイオードを介して前記半導体基板に接続されていることを特徴とする半導体装置。
【請求項２２】
請求項２１記載の半導体装置は、さらに
（ｄ）前記クランプダイオードを含む前記半導体基板上に形成された第２配線であって、前記第１配線と隣接する位置に形成された前記第２配線、
を有し、
前記第２配線は前記クランプダイオードを介さずに前記半導体基板に接続されていることを特徴とする半導体装置。
【請求項２３】
（ａ）半導体基板に形成された第１および第２クランプダイオード、
（ｂ）前記半導体基板に形成されたＭＩＳＦＥＴ、
（ｃ）前記第１および第２クランプダイオード、ならびに前記ＭＩＳＦＥＴを含む前記半導体基板上に形成された第１および第３配線であって、前記ＭＩＳＦＥＴのゲート電極に接続された前記第３配線、
（ｄ）前記第１および第３配線上に形成された第１絶縁膜、
を有し、
前記第１配線は前記第１クランプダイオードを介して前記半導体基板に接続され、前記第３配線は前記第２クランプダイオードを介して前記半導体基板に接続されていることを特徴とする半導体装置。
【請求項２４】
請求項２３記載の半導体装置は、さらに
（ｅ）前記第１および第２クランプダイオードを含む前記半導体基板上に形成された第２配線であって、前記第１配線と隣接する位置に形成された前記第２配線、
を有し、
前記第２配線は前記第１および第２クランプダイオードを介さずに前記半導体基板に接続されていることを特徴とする半導体装置。
【請求項２５】
（ａ）半導体基板に形成されたクランプダイオード、
（ｂ）前記クランプダイオードを含む前記半導体基板上に形成された第１および第２配線であって、前記第１配線と隣接する位置に形成された前記第２配線、
（ｃ）前記第１および第２配線に接するように形成された第２絶縁膜、
（ｄ）前記第２絶縁膜上に形成された第１絶縁膜、
を有し、
前記第１配線は前記クランプダイオードを介して前記半導体基板に接続され、前記第２絶縁膜の導電率を前記第１絶縁膜の導電率よりも高くなるように形成されていることを特徴とする半導体装置。
【請求項２６】
請求項２５記載の半導体装置において、前記第２絶縁膜のシリコンの含有量が、前記第１絶縁膜のシリコンの含有量よりも多いことを特徴とする半導体装置。
【請求項２７】
請求項２６記載の半導体装置において、前記第２絶縁膜はシリコンリッチな酸化シリコン膜からなることを特徴とする半導体装置。
【請求項２８】
請求項２６記載の半導体装置において、前記第２絶縁膜は少なくともシリコン、酸素および窒素を有することを特徴とする半導体装置。
【請求項２９】
請求項２８記載の半導体装置において、前記第２絶縁膜は酸窒化シリコン膜からなることを特徴とする半導体装置。
【請求項３０】
請求項２１〜２５のいずれか１項に記載の半導体装置において、少なくとも前記第１配線の側面に形成された高融点金属膜を有することを特徴とする半導体装置。
【請求項３１】
請求項２２、２４または２５のいずれか１項に記載の半導体装置において、前記第１配線と前記第２配線との間の前記第１絶縁膜に形成されたボイドを有することを特徴とする半導体装置。
【請求項３２】
請求項２１、２２または２５のいずれか１項に記載の半導体装置において、前記クランプダイオードは、
（ａ１）第１導電型の前記半導体基板、
（ａ２）前記半導体基板に形成された前記第１導電型の第２不純物領域、
（ａ３）前記第２不純物領域よりも浅い領域に形成された第２導電型の第１不純物領域、
を有し、
前記第１配線は前記第１不純物領域に接続していることを特徴とする半導体装置。
【請求項３３】
請求項２３または２４記載の半導体装置において、前記第１および第２クランプダイオードは、
（ａ１）第１導電型の前記半導体基板、
（ａ２）前記半導体基板に形成された前記第１導電型の第２不純物領域、
（ａ３）前記第２不純物領域よりも浅い領域に形成された第２導電型の第１不純物領域、
を有し、
前記第１配線は前記第１不純物領域に接続していることを特徴とする半導体装置。
【請求項３４】
請求項３２または３３記載の半導体装置において、前記第１不純物領域と前記第２不純物領域との接合耐圧は１０Ｖ以上であることを特徴とする半導体装置。
【請求項３５】
請求項３２または３３記載の半導体装置において、前記第１導電型はｐ型の導電型であり、前記第２導電型はｎ型の導電型であることを特徴とする半導体装置。
【請求項３６】
請求項３２または３３記載の半導体装置において、前記第１導電型はｎ型の導電型であり、前記第２導電型はｐ型の導電型であることを特徴とする半導体装置。
【請求項３７】
請求項２１〜２５のいずれか１項に記載の半導体装置において、前記第１配線の配線長は５００μｍ以上であることを特徴とする半導体装置。
【請求項３８】
請求項２１〜２５のいずれか１項に記載の半導体装置において、前記第１配線の配線幅は０.４μｍ未満であることを特徴とする半導体装置。
【請求項３９】
請求項２１〜２５のいずれか１項に記載の半導体装置において、前記第１配線はアルミニウムまたはアルミニウム合金を主配線材料とすることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置技術に関し、特に、半導体装置の配線技術に適用して有効な技術に関するものである。
【背景技術】
【０００２】
半導体装置を構成する配線構造は、信号や電源を供給する配線と、配線間を絶縁する絶縁膜とを有している。半導体装置の配線には抵抗の低下が目標とされ、絶縁膜には完全な絶縁性が目標とされている。
【０００３】
例えば電気的浮遊状態にある第１層金属配線をＲＩＥによりパターニングする際におけるチャージアップに起因する絶縁破壊を、パターンレイアウト上または回路特性上の制約を受けることなく、防止することが可能な構成の半導体装置の製造方法が特開平１１−１３５４９９号公報（特許文献１）に開示されている。
【０００４】
また、不揮発性半導体記憶装置において、配線層のエッチング時のチャージアップによる特性変動や絶縁膜の信頼性低下または絶縁破棄を防止することのできる技術が特開平１１−９７５６０号公報（特許文献２）に記載されている。
【０００５】
また、ＭＯＳＦＥＴのゲート電極の電気入力部と電気的に接続されている配線層と基板における半導体領域との間にｐｎ接合を有するダイオードを設置し、チャージアップによるゲート絶縁膜のダメージを防止する技術が特開２０００−３２３５８２号公報に記載されている。
【特許文献１】特開平１１−１３５４９９号公報
【特許文献２】特開平１１−９７５６０号公報
【特許文献３】特開２０００−３２３５８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、半導体装置の製造工程中の配線形成技術においては、以下に説明する種々の技術的課題が存在する。
【０００７】
例えば、基板の主面上に他層配線構造が形成されており、この他層配線構造は配線（例えば第１および第２配線）と絶縁膜とを有している。配線のうち、第２配線は基板と電気的に接続されており、第１配線は、半導体装置の製造工程途中の段階なのでフローティング状態とされ、その配線長は、例えば５００μｍ以上と長く形成されている。そして、これら第１および第２配線は、近接した状態で配置されている。絶縁膜は、第１配線と第２配線との間およびこれら上面に形成され、第１配線と第２配線との間を絶縁する機能を有している。
【０００８】
このような状況下で、例えば絶縁膜の上面をブラシ洗浄処理すると静電作用により絶縁膜の上面に電荷が発生し、第１および第２配線が帯電する。このような帯電現象は、ブラシ洗浄処理に限らず、例えば純水によるスピン洗浄処理、配線自体のドライエッチング加工処理またはレジスト膜をアッシングにより除去するためのプラズマ処理等、種々の処理で生じる。第１配線での帯電量が一定量を超えると第１配線と第２配線との間で放電が生じる。すなわち、フローティング状態の第１配線に蓄積された電荷が絶縁膜を介して接地電位に接続され電位の低い第２配線へ流れる。
【０００９】
この時、第１配線に蓄積された電荷により第１配線と第２配線との間において非常に高い電位差が生じ、第１配線と第２配線との隣接部で瞬間的に百〜数千Ｖ程度の高電圧が印加されて、千数百℃におよぶ高熱が発生する。これにより、第１および第２配線がその隣接部で変形し、第１配線と第２配線との隣接部で第１配線と第２配線とが短絡してしまう問題が生ずる。特にこの問題は、配線が長いと電荷を溜め易いので対象となる第１配線が長い場合に発生し易い。また、上記問題は、接地電位に接続された第２配線とフローティング状態の第１配線との隣接部のように電位差のある配線同士の隣接部で発生し易い。さらに、上記問題は、第１および第２配線の高集積化に伴い第１配線と第２配線との隣接間隔が狭くなることで顕在化される。本発明者の検討では第１配線と第２配線との隣接間隔が約０.８μｍ以下において顕著に発生した。
【００１０】
本発明の目的は、半導体装置における配線間の短絡不良の発生を抑制または防止することのできる技術を提供することにある。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
本発明による半導体装置の製造方法は、半導体基板にクランプダイオードを形成する工程と、クランプダイオードを含む半導体基板上に第１配線を形成する工程と、クランプダイオードを含む半導体基板上に第１配線と隣接する第２配線を形成する工程と、第１および第２配線上に第１絶縁膜を形成する工程とを有し、第１配線はクランプダイオードを介して半導体基板と接続し、第２配線はクランプダイオードを介さずに半導体基板と接続する。
【００１４】
本発明による半導体装置は、半導体基板に形成されたクランプダイオードと、クランプダイオードを含む半導体基板上に形成された第１配線と、クランプダイオードを含む半導体基板上に形成され、第１配線と隣接する位置に形成された第２配線と、第１配線上に形成された第１絶縁膜とを有し、第１配線はクランプダイオードを介して半導体基板と接続し、第２配線はクランプダイオードを介さずに半導体基板と接続する。
【発明の効果】
【００１５】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１６】
フローティング状態の第１配線と接地電位に接続された第２配線との隣接部における第１配線と第２配線との間の短絡不良を抑制または防止することができる。
【発明を実施するための最良の形態】
【００１７】
本実施の形態において、例えばアルミニウムからなる、またはアルミニウムを主配線材料とすると表現した場合、主成分としてアルミニウムが用いられていることを意図する。すなわち、一般に高純度なアルミニウムであっても、不純物が含まれることは当然であり、添加物や不純物もアルミニウムからなる部材に含まれることを排除するものではない。また、上記の表現には、アルミニウムからなる部材の表面に他の材料からなる金属膜が形成された積層構造も含むものである。これはアルミニウムに限らず、その他の金属、例えば銅、窒化チタン等でも同様である。
【００１８】
また、本実施の形態においては、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１９】
また、本実施の形態においては、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、本実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、本実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２０】
また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００２１】
また、本実施の形態においては、電界効果トランジスタを代表するＭＩＳ・ＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｐチャネル型のＭＩＳ・ＦＥＴをｐＭＩＳと略し、ｎチャネル型のＭＩＳ・ＦＥＴをｎＭＩＳと略す。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２２】
また、本実施の形態において、ゲート電極という表現を用いた場合、上記ＭＩＳ・ＦＥＴのゲート電極を示すものであり、半導体基板上に酸化シリコン膜等からなるゲート絶縁膜を介して形成された多結晶シリコン膜等からなる導電性膜を意図する。更に、配線という表現を用いた場合、上記ＭＩＳ・ＦＥＴ上に層間絶縁膜を介して形成されたＭ１，Ｍ２，Ｍ３，Ｍ４配線層および上記各配線層を接続するプラグのことを意図する。また、上記ゲート電極と上記配線層を接続するプラグについて、または半導体基板に形成された上記ＭＩＳ・ＦＥＴの拡散層等の不純物領域と上記配線層とを接続するプラグについては、配線という表現に含まれるものと定義する。すなわち、配線と表現した場合、上記ＭＩＳ・ＦＥＴのゲート電極は含まない。
【００２３】
（実施の形態１）
本実施の形態１である半導体装置の製造方法の一例を図１〜図２４を用いて工程順に説明する。ここでは、半導体装置を構成する素子のうち、ｎＭＩＳ、ｐＭＩＳおよびクランプダイオードの製造方法について説明する。
【００２４】
図１は、半導体装置を示す半導体基板の要部断面図である。まず、例えばｐ型のシリコン単結晶からなる半導体基板（以下、基板と記す）１を用意し、基板１の主面に素子分離領域２を形成する。素子分離領域２は、基板１をエッチングして深さ３５０μｍ程度の溝を形成し、続いて基板１上にＣＶＤ（Chemical Vapor Deposition）法で絶縁膜、例えばシリコン酸化膜を堆積した後、溝の外部のシリコン酸化膜を化学的機械研磨（Chemical Mechanical Polishing：ＣＭＰ）法で除去することによって形成する。
【００２５】
次に、基板１のｎＭＩＳ形成領域およびクランプダイオード形成領域にｐ型不純物、例えばボロンをイオン注入してｐウェル４を形成し、基板１のｐＭＩＳ形成領域にｎ型不純物、例えばリンをイオン注入してｎウェル５を形成する。この後、ｐウェル４またはｎウェル５にｎＭＩＳまたはｐＭＩＳのしきい値を制御するための不純物をイオン注入してもよい。
【００２６】
次に、基板１を熱処理することによりｐウェル４およびｎウェル５のそれぞれの表面にゲート絶縁膜８を形成する。
【００２７】
図２は、続く製造工程における図１と同じ箇所の要部断面図である。ゲート絶縁膜８の上層にゲート電極用の導体膜を形成し、続いてその上層にキャップ絶縁膜９を堆積した後、パターニングされたレジスト膜をマスクとしたドライエッチングによりキャップ絶縁膜９とゲート電極用の導体膜とをパターニングすることによって、導体膜からなるゲート電極１０を形成する。ゲート電極用の導体膜は、例えばシリコン多結晶膜、タングステン窒化膜およびタングステン膜を順次堆積した積層膜、またはシリコン多結晶膜の単層膜などによって構成する。シリコン多結晶膜、タングステン窒化膜およびタングステン膜の厚さは、例えばそれぞれ１００ｎｍ、５ｎｍおよび５０ｎｍ程度を例示することができる。キャップ絶縁膜９は、例えばシリコン酸化膜またはシリコン窒化膜からなり、ＣＶＤ法で形成される。
【００２８】
図３は、続く製造工程における図１と同じ箇所の要部断面図である。ｐウェル４にｎ型不純物、例えばヒ素をイオン注入し、ｎＭＩＳのゲート電極１０に対して自己整合的にｎ-型半導体領域１１を形成する。同様に、ｎウェル５にｐ型不純物、例えばボロンをイオン注入し、ｐＭＩＳのゲート電極１０に対して自己整合的にｐ-型半導体領域１２を形成する。
【００２９】
次に、基板１上にＣＶＤ法でシリコン窒化膜を堆積した後、このシリコン窒化膜を異方的にエッチングしてゲート電極１０の側壁にスペーサ１３を形成する。その後、ｐウェル４にｎ型不純物、例えばヒ素をイオン注入し、ｎＭＩＳのゲート電極１０およびスペーサ１３に対して自己整合的にｎ+型半導体領域１４を形成する。同様に、ｎウェル５にｐ型不純物、例えばボロンをイオン注入し、ｐＭＩＳのゲート電極１０およびスペーサ１３に対して自己整合的にｐ+型半導体領域１５を形成する。ｎ-型半導体領域１１およびｎ+型半導体領域１４はｎＭＩＳのソース・ドレインを構成し、ｐ-型半導体領域１２およびｐ+半導体領域１５はｐＭＩＳのソース・ドレインを構成する。
【００３０】
さらに、ｐウェル４にｎ型不純物、例えばヒ素をイオン注入し、クランプダイオード形成領域のｐウェル４よりも浅い領域にｎ+型半導体領域１６ａ，１６ｂを形成する。ｎ+型半導体領域１６ａ，１６ｂはｐウェル４とクランプダイオードＤａ，Ｄｂを構成する。クランプダイオードＤａ，Ｄｂのｐｎ接合耐圧は約１０Ｖ以上であり、相対的に低い電圧、例えば３.３Ｖ程度から５Ｖ程度を印加した時は、クランプダイオードＤａ，Ｄｂに電流は流れないが、相対的に高い電圧、例えば約１０Ｖ以上を印加した時は、クランプダイオードＤａ，Ｄｂのｐｎ接合が破壊されて電流が流れる。なお、ここではｎＭＩＳのｎ+型半導体領域１４とクランプダイオードＤａ，Ｄｂのｎ+型半導体領域１６ａ，１６ｂとを異なるイオン注入工程で形成したが、同じイオン注入工程で形成してもよい。また、クランプダイオードＤａのｎ+型半導体領域１６ａとクランプダイオードＤｂのｎ+型半導体領域１６ｂとを異なるイオン注入工程で形成してもよい。
【００３１】
図４は、続く製造工程における図１と同じ箇所の要部断面図である。基板１上に絶縁膜１７を形成する。この絶縁膜１７は、例えば以下のように形成することができる。まずスピン塗布法でＳＯＧ（Spin On Glass）膜を基板１上に堆積した後、熱処理を施してＳＯＧ膜を焼き締める。続いてＳＯＧ膜上にシリコン酸化膜を堆積した後、このシリコン酸化膜をＣＭＰ法で研磨してその表面を平坦化する。シリコン酸化膜は、例えばＴＥＯＳ（Tetra Ethyl Ortho Silicate）とオゾンとをソースガスに用いたプラズマＣＶＤ法によって堆積することができる。
【００３２】
次に、パターニングされたレジスト膜をマスクとしたドライエッチングにより、ｎＭＩＳのソース・ドレイン（ｎ+型半導体領域１４）、ｐＭＩＳのソース・ドレイン（ｐ+型半導体領域１５）およびクランプダイオードＤａ，Ｄｂのｎ+型半導体領域１６ａ，１６ｂの上方に位置する絶縁膜１７およびゲート絶縁膜８にコンタクトホール１８を形成し、ゲート電極１０の上方に位置する絶縁膜１７およびキャップ絶縁膜９にコンタクトホール１９を形成する。続いてコンタクトホール１８，１９の内部を含む絶縁膜１７の上層にチタン窒化膜をＣＶＤ法で形成し、さらにコンタクトホール１８，１９を埋め込むタングステン膜をＣＶＤ法で形成する。その後、コンタクトホール１８，１９以外の領域のチタン窒化膜およびタングステン膜を、例えばＣＭＰ法で除去することにより、コンタクトホール１８，１９の内部にプラグ２０を形成する。なお、チタン窒化膜の形成前に、例えばチタン膜を高指向性スパッタリング法で堆積し、熱処理を行ってコンタクトホール１８，１９の底部における基板１をシリサイド化してもよい。このようなシリサイド層を形成することにより、コンタクトホール１８，１９の底部での接続抵抗を低減できる。
【００３３】
図５は、続く製造工程における図１と同じ箇所の要部断面図である。基板１の全面に、例えばタングステン膜を堆積し、このタングステン膜をパターニングして、第１配線層Ｍ１を形成する。タングステン膜は、例えばＣＶＤ法またはスパッタリング法により形成できる。第１配線層Ｍ１の幅は、例えば０.４μｍ未満（例えば０.２５μｍ）、隣接ピッチは、例えば０.５２μｍ程度である。第１配線層Ｍ１の一部はプラグ２０を介してｎＭＩＳのソース・ドレイン（ｎ+型半導体領域１４）、ｐＭＩＳのソース・ドレイン（ｐ+型半導体領域１５）、ゲート電極１０またはクランプダイオードＤａ，Ｄｂのｎ+型半導体領域１６ａ，１６ｂに電気的に接続され、他の第１配線層Ｍ１はフローティング状態の配線（第１配線：以下、フローティング配線と記す）となる。フローティング配線とは、接地電位または素子（ＭＩＳ・ＦＥＴ、キャパシタ、抵抗等）に電気的に接続されていない配線を言う。また、ｎＭＩＳおよびｐＭＩＳのゲート電極１０は、第１配線層Ｍ１を用いてクランプダイオードＤｂのｎ+型半導体領域１６ｂと電気的に接続される。
【００３４】
図６は、続く製造工程における図１と同じ箇所の要部断面図である。第１配線層Ｍ１を覆う絶縁膜、例えばシリコン酸化膜２１ａをプラズマＣＶＤ法で形成する。図７に、ＥＣＲ（Electron Cyclotron Resonance）を用いたプラズマＣＶＤ装置の要部概略図を示す。プラズマＣＶＤ装置１００は、石英管容器１０１の軸方向に磁界コイル１０２によって磁界をかけ、μ波電力を供給することによって放電を起こすことができる。石英管容器１０１へ原料ガス１０３を送り込み、プラズマ化して化学反応により膜が形成される。この方式では高周波電力（例えば２.５４ＧＨｚ）で原料ガス１０３をプラズマ化し、例えば１Ｔｏｒｒ以下の減圧下で半導体ウエハ（以下、ウエハと記す）１Ｗ上に絶縁膜を成膜する。成膜温度は、例えば２５０℃〜４００℃程度であり、相対的に低圧で成膜されるが、プラズマ密度が高いため、例えば４５０ｎｍ/ｍｉｎ程度の成長速度が得られる。
【００３５】
図８は、続く製造工程における図１と同じ箇所の要部断面図である。上記シリコン酸化膜２１ａを、例えばＣＭＰ法で研磨することにより、表面が平坦化された層間絶縁膜２１を形成する。図９にＣＭＰ装置の要部概略図を示す。ＣＭＰ装置２００は、上側にウエハ１Ｗを保持しながら回転と加圧を与える研磨ヘッド部２０１およびその駆動機構、それに対抗する形式で研磨パッド２０２が貼り付けられた定盤２０３およびその駆動機構があって、その他研磨パッド２０２のコンディショニング機構、スラリー（研磨液）供給機構などで構成される。ＣＭＰは、例えば次のようにする。窒素ガスでウエハ１Ｗの裏面を加圧し、例えばシリカ粒を含んだスラリー２０４を流しながら、定盤２０３の表面の研磨パッド２０２にウエハ１Ｗの表面を接触させて研磨する。研磨パッド２０２は、例えば発泡ポリウレタンからなり、その表面の微細孔に生じた加工屑や反応生成物は、コンディショナーディスク２０５により削り取られて、研磨パッド２０２の再生を図ることができる。
【００３６】
次に、層間絶縁膜２１の上面（洗浄面）をブラシ洗浄処理して、層間絶縁膜２１上の異物を除去する。図１０に、ブラシ洗浄処理装置の要部概略図を示す。洗浄処理装置３００は、所望の処理を施した後に、ウエハ１Ｗの洗浄面の異物Ｐを除去する装置であり、ステージ３０１、ノズル３０２、ブラシＢＲおよびブラシ保持部３０３を有している。洗浄処理は、例えば次のようにする。まず、ウエハ１Ｗの洗浄面がブラシＢＲ側に向くようにウエハ１Ｗをステージ３０１上に仮固定させた状態で載置する。続いて、ステージ３０１を回転させた状態で、ノズル３０２からウエハ１Ｗの洗浄面に洗浄液を供給する。洗浄液には、例えば不純物濃度が１００ｐｐｍ以下の純水を用いる。そして、その状態でブラシＢＲをブラシ保持部３０３の回転により自転させながらウエハ１Ｗの洗浄面に擦りつけ、ブラシＢＲを図１０の矢印Ｂの方向に沿ってウエハ１Ｗの端から端まで移動させることにより、ウエハ１Ｗの洗浄面上の異物Ｐを除去する。
【００３７】
図１１は、続く製造工程における図１と同じ箇所の要部断面図である。パターニングされたレジスト膜をマスクとしたドライエッチングにより、層間絶縁膜２１にスルーホールＴＨ１を形成する。その後、アッシング処理を行い、レジスト膜を除去する。
【００３８】
図１２は、続く製造工程における図１と同じ箇所の要部断面図である。スルーホールＴＨ１を埋め込む層間絶縁膜２１の上層にプラズマＣＶＤ法で高融点金属膜、例えばタングステン膜を堆積する。続いてスルーホールＴＨ１以外の領域のタングステン膜を、例えばＣＭＰ法で除去することにより、スルーホールＴＨ１の内部にプラグ２２を形成する。
【００３９】
ところで、第１配線層Ｍ１を形成した後のこれまでの製造工程（例えばプラズマＣＶＤ、ＣＭＰ、ブラシ洗浄、ドライエッチングおよびアッシング）においては、静電作用により層間絶縁膜２１の上面に電荷が発生する。この時、上記電荷は第１配線層Ｍ１に蓄積されることになる。しかし、プラグ２０を介して基板１に接続された第１配線層Ｍ１では、電荷を基板１へ逃がすことができるので、第１配線層Ｍ１での帯電量が一定量を超えることがない。
【００４０】
また、フローティング配線となる第１配線層Ｍ１では、電荷が逃げることができずに蓄積されるが、第１配線層Ｍ１の長さを５００μｍ未満とし、またはアンテナ比を（５００／最小加工寸法）未満とすることで、フローティング配線での帯電量が一定量を超えないようにして、隣接するフローティング配線と接地電位に接続された配線（第２配線：以下、グランド配線と言う）との間での電荷の流れを防ぐことができる。ここでは、基板１にプラグ２０を介して接続された第１配線層Ｍ１がグランド配線となる。
【００４１】
図１３に、アンテナ比を説明する配線構造の概略図を示す。この配線構造でのアンテナ比は、フローティング配線ＦＭの長さＬ１をフローティング配線ＦＭと対向するグランド配線ＧＭの長さＬ２で割った値であり、最小加工寸法が０.２４μｍの場合、隣接するフローティング配線ＦＭとグランド配線ＧＭとの間での放電を防ぐことのできるアンテナ比（以下、許容アンテナ比と言う）は２０８３未満となる。例えばフローティング配線ＦＭの長さＬ１を５５０μｍ、グランド配線ＧＭの長さＬ２を０.２４μｍとすると、アンテナ比は２２９２となり、許容アンテナ比よりも大きくなるため、隣接する配線間での放電を防ぐことができない。これに対し、例えばフローティング配線ＦＭの長さＬ１を２５０μｍ、グランド配線ＧＭの長さを０.２４μｍとすると、アンテナ比は１０４２となり、許容アンテナ比よりも小さくなるため、隣接するフローティング配線ＦＭとグランド配線ＧＭとの間での放電を防ぐことができる。
【００４２】
また、ゲート電極１０は、その長さを５００μｍ以上とするフローティング配線となる場合があるが、フローティング配線となるゲート電極１０をプラグ２０、第１配線層Ｍ１およびクランプダイオードＤｂを介して基板１に接続することにより、ゲート電極１０に一定量以上の電荷が溜まった場合は、電荷がクランプダイオードＤｂへ流れてｐｎ接合が破壊され、基板１へと電荷を逃がすことができる。これにより、隣接するゲート電極１０間での放電を防ぐことができる。なお、通常動作時の電圧範囲においては、クランプダイオードＤｂは破壊されない、例えば１０Ｖ以上の接合耐圧を有する。
【００４３】
図１４は、続く製造工程における図１と同じ箇所の要部断面図である。基板１上にスパッタリング法でチタン窒化膜、アルミニウム膜およびチタン窒化膜を順次堆積した後、パターニングされたレジスト膜をマスクとしたドライエッチングによりこれらの膜をパターニングすることによって、アルミニウムを主配線材料とする第２配線層Ｍ２を形成する。最下層のチタン窒化膜は、アルミニウム膜の構成原子が拡散するのを抑制または防止する機能、またはアルミニウム膜と絶縁部との密着性を向上させる機能を有する機能膜であり、例えば窒化チタン上にチタンを積み重ねた積層膜であってもよい。アルミニウム膜は、例えばアルミニウム−シリコン−銅合金、アルミニウム−シリコン合金またはアルミニウム−銅合金等からなる導体膜であってもよい。最上層のチタン窒化膜は、上記最下層のチタン窒化膜が有する機能の他、配線形成のための露光処理時にハレージョンを低減または防止する機能を有する機能膜であり、例えばチタン膜上に窒化チタン膜を積み重ねた積層膜であってもよい。第２配線層Ｍ２の幅は、例えば０.４μｍ未満（例えば０.２５μｍ程度）、隣接ピッチは、例えば０.５２μｍ程度である。第２配線層Ｍ２の一部はプラグ２２を介して第１配線層Ｍ１に接続され、他の第２配線層Ｍ２はフローティング配線となる。
【００４４】
図１５は、続く製造工程における図１と同じ箇所の要部断面図である。例えばシリコン酸化膜をプラズマＣＶＤ法で堆積して、第２配線層Ｍ２を覆う層間絶縁膜２３を形成する。続いて、層間絶縁膜２３を、例えばＣＭＰ法で研磨することにより、表面を平坦化する。ＣＭＰには、例えば前記図９に示すＣＭＰ装置２００を用いる。その後、層間絶縁膜２３の上面をブラシ洗浄処理して、層間絶縁膜２３上の異物を除去する。
【００４５】
図１６は、続く製造工程における図１と同じ箇所の要部断面図である。パターニングされたレジスト膜をマスクとしたドライエッチングにより、層間絶縁膜２３にスルーホールＴＨ２を形成する。続いてプラグ２２と同様に、スルーホールＴＨ２の内部に高融点金属膜、例えばタングステン膜からなるプラグ２４を形成する。
【００４６】
ところで、第２配線層Ｍ２を形成した後のここまでの製造工程（例えばプラズマＣＶＤ、ＣＭＰ、ブラシ洗浄、ドライエッチングおよびアッシング）においても、静電作用により層間絶縁膜２３の上面に電荷が発生する。この時、層間絶縁膜２３の上面に静電作用により発生した電荷が第２配線層Ｍ２に蓄積されるが、第２配線層Ｍ２にプラグ２４を介して接続された第１配線層Ｍ１が基板１に電気的に接続されている場合は、第２配線層Ｍ２に蓄積された電荷を第１配線層Ｍ１から基板１へ逃がすことができる。
【００４７】
また、第２配線層Ｍ２とこれに繋がる第１配線層Ｍ１とがフローティング配線であっても、フローティング配線の長さを５００μｍ未満とし、またはフローティング配線とこれに対向するグランド配線とのアンテナ比を（５００／最小加工寸法）未満とすることで、フローティング配線での帯電量が一定量を超えないようにして、隣接するフローティング配線とグランド配線との間での放電を防いで、フローティング配線とグランド配線との隣接部でフローティング配線とグランド配線とが短絡するのを防ぐことができる。また、第２配線層Ｍ２が単層でフローティング配線となる場合も同様であって、フローティング配線（第２配線層Ｍ２）の長さを５００μｍ未満とし、第２配線層Ｍ２とこれに対向するグランド配線とのアンテナ比を（５００／最小加工寸法）未満とすることにより、第２配線層Ｍ２での帯電量が一定量を超えないようにする。
【００４８】
図１７は、続く製造工程における図１と同じ箇所の要部断面図である。前記第２配線層Ｍ２と同様に、アルミニウムを主配線材料とする第３配線層Ｍ３を形成する。第３配線層Ｍ３の幅は、例えば０.４μｍ未満（例えば０.２５μｍ程度）、隣接ピッチは、例えば０.５２μｍ程度である。第３配線層Ｍ３の一部はプラグ２４を介して第２配線層Ｍ２に接続され、他の第３配線層Ｍ３はフローティング配線となる。
【００４９】
図１８は、続く製造工程における図１と同じ箇所の要部断面図である。例えばシリコン酸化膜をプラズマＣＶＤ法で堆積して、第３配線層Ｍ３を覆う層間絶縁膜２５を形成する。
【００５０】
図１９は、続く製造工程における図１と同じ箇所の要部断面図である。パターニングされたレジスト膜をマスクとしたドライエッチングにより、層間絶縁膜２５にスルーホールＴＨ３を形成する。続いてプラグ２２，２４と同様に、スルーホールＴＨ３の内部に高融点金属膜、例えばタングステン膜からなるプラグ２６を形成する。
【００５１】
ところで、第３配線層Ｍ３を形成した後のここまでの製造工程（例えばプラズマＣＶＤ、ＣＭＰ、ブラシ洗浄、ドライエッチングおよびアッシング）においても、静電作用により層間絶縁膜２５の上面に電荷が発生する。この時、層間絶縁膜２５の上面に静電作用により発生した電荷が第３配線層Ｍ３に蓄積されるが、第３配線層Ｍ３が第２配線層Ｍ２および第１配線層Ｍ１に電気的に接続され、さらに基板１に電気的に接続されている場合は、第３配線層Ｍ３に蓄積された電荷を第２配線層Ｍ２および第１配線層Ｍ１を通じて基板１へ逃がすことができる。
【００５２】
また、第３配線層Ｍ３とこれに繋がる他層の配線とがフローティング配線であっても、フローティング配線の長さを５００μｍ未満とし、またはフローティング配線とこれに対向するグランド配線とのアンテナ比を（５００／最小加工寸法）未満とすることで、フローティング配線での帯電量が一定量を超えないようにして、隣接するフローティング配線とグランド配線との間で放電するのを防いで、フローティング配線とグランド配線との隣接部でフローティング配線とグランド配線とが短絡するのを防ぐことができる。また、第３配線層Ｍ３が単層でフローティング配線となる場合も同様であって、フローティング配線（第３配線層Ｍ３）の長さを５００μｍ未満とし、第３配線層Ｍ３とこれに対向するグランド配線とのアンテナ比を（５００／最小加工寸法）未満とすることにより、第３配線層Ｍ３での帯電量が一定量を超えないようにする。
【００５３】
図２０は、続く製造工程における図１と同じ箇所の要部断面図である。前記第２配線層Ｍ２と同様に、アルミニウムを主配線材料とする第４配線層Ｍ４を形成する。第４配線層Ｍ４の幅は、例えば０.４μｍ未満（例えば０.２５μｍ程度）、隣接ピッチは、例え１.０４μｍ程度である。第４配線層Ｍ４の一部はプラグ２６を介して第３配線層Ｍ３に接続され、他の第４配線層Ｍ４はフローティング配線となる。
【００５４】
図２１は、続く製造工程における図１と同じ箇所の要部断面図である。例えばシリコン酸化膜をプラズマＣＶＤ法で堆積して、第４配線層Ｍ４を覆う層間絶縁膜２７を形成する。
【００５５】
図２２は、続く製造工程における図１と同じ箇所の要部断面図である。パターニングされたレジスト膜をマスクとしたドライエッチングにより、層間絶縁膜２７にスルーホールＴＨ４を形成する。続いてプラグ２２，２４，２６と同様に、スルーホールＴＨ４の内部に高融点金属膜、例えばタングステン膜からなるプラグ２８を形成する。
【００５６】
ところで、第４配線層Ｍ４を形成した後のここまでの製造工程（例えばプラズマＣＶＤ、ＣＭＰ、ブラシ洗浄、ドライエッチングおよびアッシング）においても、静電作用により層間絶縁膜２７の上面に電荷が発生する。この時、層間絶縁膜２７の上面に静電作用により発生した電荷が第４配線層Ｍ４に蓄積されるが、第４配線層Ｍ４が第３配線層Ｍ３、第２配線層Ｍ２および第１配線層Ｍ１に電気的に接続され、さらに基板１に電気的に接続されている場合は、第４配線層Ｍ４に蓄積された電荷を第３配線層Ｍ３、第２配線層Ｍ２および第１配線層Ｍ１を通じて基板１へ逃がすことができる。
【００５７】
また、第４配線層Ｍ４がフローティング配線または第４配線Ｍ４とこれに繋がる他層の配線がフローティング配線の場合は、他の配線層と同様に、フローティング配線の長さを５００μｍ未満とし、またはフローティング配線とこれに対向するグランド配線とのアンテナ比を（５００／最小加工寸法）未満とすることで、フローティング配線での帯電量が一定量を超えるのを防ぐことができる。
【００５８】
しかしながら、例えば図２３に示すように、半導体装置においては、レイアウト上の制約のため、第４配線層Ｍ４ａの長さを５００μｍ未満とすることができない場合がある。図２３では、一辺の寸法をａおよびｂとする半導体チップＳＣに形成された論理部ＧＡとメモリ部ＭＥとからなる半導体装置を例示しており、第４配線層Ｍ４ａは、論理部ＧＡの素子とメモリ部ＭＥの素子とを電気的に接続している。ａおよびｂは、例えば５ｍｍ程度である。また、第４配線層Ｍ４ａの長さを５００μｍ未満としても、第４配線層Ｍ４ａとこれに繋がる他層の配線がフローティング配線となり、その合計の長さが容易に５００μｍを超える場合がある。
【００５９】
そこで、本実施の形態１では、第４配線層Ｍ４がフローティング配線で、その長さが５００μｍ以上となる場合、第４配線層Ｍ４とこれに繋がる他層の配線とがフローティング配線で、その合計の長さが５００μｍ以上となる場合、または第４配線層Ｍ４を含むフローティング配線とこれに対向するグランド配線とのアンテナ比が（５００／最小加工寸法）以上となる場合は、フローティング配線をクランプダイオードＤａを介して基板１に接続する。具体的には、第４配線層Ｍ４をプラグ２６、第３配線層Ｍ３、プラグ２４、第２配線層Ｍ２、プラグ２２、第１配線層Ｍ１およびプラグ２０を介してクランプダイオードＤａのｎ+型半導体領域１６ａに接続する。フローティング配線をクランプダイオードＤａを介して基板１に接続することにより、フローティング配線に一定量以上の電荷が溜まった場合は、電荷がクランプダイオードＤａへ流れてｐｎ接合が破壊され、基板１へと電荷を逃がすことができる。これにより、隣接するフローティング配線とグランド配線との間での放電を防いで、フローティング配線とグランド配線との隣接部でフローティング配線とグランド配線とが短絡するのを防ぐことができる。なお、通常動作時の電圧範囲においては、クランプダイオードＤａは破壊されない、例えば１０Ｖ以上の接合耐圧を有する。
【００６０】
図２４は、続く製造工程における図１と同じ箇所の要部断面図である。第４配線層Ｍ４の上層に層間絶縁膜２７を介して第５配線層Ｍ５が形成される。さらにその上層に耐水性が高い緻密なパッシベーション膜２９、例えばプラズマＣＶＤ法で堆積されたシリコン酸化膜とシリコン窒化膜との積層膜が形成されて、半導体装置を略完成させる。
【００６１】
なお、本実施の形態１では、第４配線層Ｍ４を含むフローティング配線において、その長さが５００μｍ以上となり、またはこのアンテナ比が（５００／最小加工寸法）以上となる場合について説明したが、これに限定されるものではない。例えば第１配線層Ｍ１、第２配線層Ｍ２および第３配線層Ｍ３からなるフローティング配線において、その長さが５００μｍ以上となり、またはアンテナ比が（５００／最小加工寸法）以上となる場合は、このフローティング配線をクランプダイオードＤａを介して基板１に接続することができる。
【００６２】
また、本実施の形態１では、ｐウェル４とｐウェル４よりも浅い領域に形成したｎ+型半導体領域１６ａとからなるｐｎ接合を有するクランプダイオードＤａを例示したが、ｎウェルとｎウェルよりも浅い領域に形成したｐ+型半導体領域とからなるｐｎ接合を有するクランプダイオードを用いてもよい。
【００６３】
このように、本実施の形態１では、長さが５００μｍ以上となるフローティング配線またはクランプ配線に対するアンテナ比が（５００／最小加工寸法）以上となるフローティング配線をクランプダイオードＤａに接続することにより、フローティング配線に一定以上の電荷が流れた場合、この電荷をクランプダイオードＤａへ逃がして、隣接するフローティング配線からグランド配線への放電を防ぎ、フローティング配線とグランド配線との隣接部でフローティング配線とグランド配線とが短絡するのを防ぐことができる。このことから、半導体装置の歩留まりおよび信頼性を向上させることができる。さらに、半導体装置の歩留まり向上により半導体装置のコスト低減を見込むことができる。
【００６４】
（実施の形態２）
本実施の形態２では、以下のように、クランプダイオードＤａの形成に加えて第２配線層Ｍ２、第３配線層Ｍ３および第４配線層Ｍ４を覆う絶縁膜にシリコンリッチなシリコン酸化膜を用いる。以下、図２５〜図２９を参照しながら説明する。なお、層間絶縁膜２３，２５，２７の構成および形成工程以外は、前記実施の形態１と同様であるためその説明を省略する。
【００６５】
図２５は、前記実施の形態１の図１４に続く製造工程であって半導体装置を示す半導体基板の要部断面図である。第２配線層Ｍ２を形成した後、この第２配線層Ｍ２を覆う第１絶縁膜２３ａ、例えばシリコンリッチなシリコン酸化膜および第２絶縁膜２３ｂをプラズマＣＶＤ法で順次堆積し、層間絶縁膜２３を形成する。第１絶縁膜２３ａの導電率は第２絶縁膜２３ｂよりも高く、ここでは第１絶縁膜２３ａが第２配線層Ｍ２の表面（側面および上面）を覆うように堆積されている構造が例示されている。
【００６６】
第１絶縁膜２３ａは、半導体装置の通常動作時には第２配線層Ｍ２間を絶縁するように機能するが、半導体装置の動作電圧よりも高い過電圧が印加されると隣接する第２配線層Ｍ２間で微小電流が流れるような機能を有している。すなわち、第１絶縁膜２３ａは第２絶縁膜２３ｂよりも高い導電率を有するように形成されており、半導体装置の通常動作時の電圧範囲（例えば２０Ｖ程度またはそれよりも低い電圧）において、第２絶縁膜２３ｂと同様に第２配線層Ｍ２間を絶縁するのに十分低い導電率を有し、第２絶縁膜２３ｂと同様に第２配線層Ｍ２間を絶縁するように機能するが、半導体装置の動作電圧よりも高い過電圧において、第２絶縁膜２３ｂよりも高い導電率を有し、隣接する第２配線層Ｍ２間で微小電流が流れ、第２配線層Ｍ２間を導通するような機能を有している。このような第１絶縁膜２３ａを設けることにより、半導体装置の製造工程中に第２配線層Ｍ２に蓄積された電荷をその蓄積量が低い段階で第２絶縁膜２３ｂを通じて隣接する第２配線層Ｍ２や基板１に逃がすことができる。すなわち、第２配線層Ｍ２での帯電量が低い段階で放電させることができるので、隣接する第２配線層Ｍ２間で放電時に発生する発熱量を低く抑えることができる。従って、第２配線層Ｍ２を含む隣接する配線間での短絡不良を抑制または防止することができる。
【００６７】
第１絶縁膜２３ａの厚さは、例えば３０ｎｍ程度である。第１絶縁膜２３ａをあまり厚くしてしまうと、左右方向に隣接する第２配線層Ｍ２間を第２絶縁膜２３ｂで埋めることができなくなってしまう場合がある。第１絶縁膜２３ａの厚さが３０ｎｍ程度であれば、そのような埋め込み不良が発生しないようにすることができる。
【００６８】
第１絶縁膜２３ａの材料としては、例えばシリコンリッチなシリコン酸化膜またはシリコン酸窒化（ＳｉＯＮ）膜を挙げることができる。シリコンリッチなシリコン酸化膜は、シリコン酸化膜の組成をＳｉｘＯｙで表すとｙ／ｘ＜２とされる膜である。シリコンリッチなシリコン酸化膜の導電率は、通常のシリコン酸化膜（ＳｉＯ2）のそれよりも１０倍以上とされている。一般的に、絶縁膜（シリコン酸化膜）にシリコンを導入することで、絶縁膜の導電性は高くなり、かつ絶縁膜の屈折率も高くなる。本発明者の検討によれば、屈折率を１.５５以上のシリコンリッチなシリコン酸化膜を第１絶縁膜２３ａの材料とした場合に、上記配線間短絡不良の問題を回避する上で良好な効果が得られた。
【００６９】
また、シリコン酸窒化膜は、通常のシリコン酸化膜およびシリコンリッチなシリコン酸化膜に比べて電流が流れ易いことから、第１絶縁膜２３ａの材料としてシリコン酸窒化膜を用いることも可能であり、上記配線間短絡不良の問題を回避する上で良好な効果が得ることができる。
【００７０】
次に、層間絶縁膜２３の成膜方法の一例を説明する。図２６に、第１絶縁膜２３ａをシリコンリッチなシリコン酸化膜で形成する場合における第１および第２絶縁膜２３ａ，２３ｂの成膜シーケンスの一例を示す。なお、図２６におけるガスのシーケンス中の数字はガスの供給量（単位はｓｃｃｍ＝ｃｍ3／ｍｉｎ）を示し、上部電極ＨＦパワーおよび下部電極ＬＦパワーのシーケンス中の数字は高周波電力（単位はＷ）を示している。
【００７１】
ここでは第１絶縁膜２３ａを、例えばシラン系のガスを用いたプラズマＣＶＤ法で形成する。プラズマＣＶＤ装置は、例えば平行平板型を用いた。処理ガスとしては、例えばモノシラン（ＳｉＨ4）等のようなシラン系ガスと、酸素と、アルゴン等のような希釈ガスとの混合ガスを用いている。上記モノシランに代えてジシラン（Ｓｉ2Ｈ6）またはＴＥＯＳ等のようなシラン系ガスを用いても良い。また、上記酸素に代えて亜酸化窒素やオゾン等のような酸素を含むガスを用いても良い。時刻ｔ０〜ｔ１はアイドリング時間、時刻ｔ２〜ｔ５は第１絶縁膜２３ａの成膜処理時間、時刻ｔ５〜ｔ８は第２絶縁膜２３ｂの成膜処理時間を示している。時刻ｔ１からウエハ１Ｗを加熱し始めるとともに、アルゴンおよび酸素を処理室内に供給し始める。時刻ｔ２からモノシランを処理室内に供給し始める。ここでは第１絶縁膜２３ａをシリコンリッチにするために第１絶縁膜２３ａの成膜処理中におけるモノシランの流量の方が、第２絶縁膜２３ｂのそれよりも多くなっている。第１絶縁膜２３ａの成膜時のモノシランの流量は、例えば７７ｓｃｃｍ（＝７７ｃｍ3／ｍｉｎ）程度、酸素の流量は、例えば９７ｓｃｃｍ程度、アルゴンの流量は、例えば９０ｓｃｃｍ程度である。第２絶縁膜２３ｂの成膜時のモノシランの流量は、例えば７０ｓｃｃｍ程度、酸素の流量は、例えば９０ｓｃｃｍ程度、アルゴンの流量は、例えば９０ｓｃｃｍ程度である。このようにして、第２絶縁膜２３ｂの導電率よりも高い導電率を有する第１絶縁膜２３ａを形成することができる。
【００７２】
このように第１絶縁膜２３ａをシリコンリッチなシリコン酸化膜で形成する場合は、第１絶縁膜２３ａおよび第２絶縁膜２３ｂを同一のプラズマＣＶＤ装置の処理室内で成膜できる。このため、成膜時間を短縮できる。また、第１絶縁膜２３ａおよび第２絶縁膜２３ｂを連続的に安定した状態で成膜することができ、また、異物等が混入する機会も低減できるので、成膜処理の信頼性を向上できる。
【００７３】
また、第１絶縁膜２３ａをシリコン酸窒化で形成する場合も、例えばシラン系のガスを用いたプラズマＣＶＤ法で形成する。処理ガスとしては、例えばモノシラン等のようなシラン系ガスと、亜酸化窒素と、ヘリウム等のような希釈ガスとの混合ガスを用いる。上記モノシランに代えてジシランまたはＴＥＯＳ等のようなシラン系ガスを用いても良い。また、上記混合ガスにアンモニアまたはアンモニアおよび窒素を加えても良い。アンモニアまたは窒素を加えた場合は、上記亜酸化窒素に代えて酸素やオゾンを用いても良い。成膜処理時のモノシランの流量は、例えば５０ｓｃｃｍ程度、亜酸化窒素の流量は、例えば６６ｓｃｃｍ程度、ヘリウムの流量は、例えば１５００ｓｃｃｍ程度である。また、成膜処理時のウエハ１Ｗの温度は、例えば３５０℃程度、処理室内の圧力は、例えば５Ｔｏｒｒ（＝６６６.６１２Ｐａ）程度である。このようにして、第２絶縁膜２３ｂの導電率よりも高い導電率を有する第１絶縁膜２３ａを形成することができる。
【００７４】
図２７は、続く製造工程における図２５と同じ箇所の要部断面図である。層間絶縁膜２３の表面の平坦化、洗浄処理の後、層間絶縁膜２３にスルーホールＴＨ２を形成する。このスルーホールＴＨ２の内部にプラグ２４を形成し、その後、前記第２配線層Ｍ２と同様に、アルミニウムを主配線材料とする第３配線層Ｍ３を形成する。
【００７５】
次に、第３配線層Ｍ３を覆う第３絶縁膜２５ａ、例えばシリコンリッチなシリコン酸化膜および第４絶縁膜２５ｂをプラズマＣＶＤ法で順次堆積し、層間絶縁膜２５を形成する。第３および第４絶縁膜２５ａ，２５ｂは、前述した前記層間絶縁膜２３を構成する第１および第２絶縁膜２３ａ，２３ｂと同様である。すなわち、第３絶縁膜２５ａの厚さは、例えば３０ｎｍ程度、第３絶縁膜２５ａの材料としては、例えばシリコンリッチなシリコン酸化膜またはシリコン酸窒化膜を挙げることができる。第３絶縁膜２５ａを設けることにより、半導体装置の製造工程中に第３配線層Ｍ３に蓄積された電荷をその蓄積量が低い段階で第４絶縁膜２５ｂを通じて隣接する第３配線層Ｍ３や基板１に逃がすことができる。すなわち、第３配線層Ｍ３での帯電量が低い段階で放電させることができるので、隣接する第３配線層Ｍ３間での放電時に発生する発熱量を低く抑えることができる。従って、第３配線層Ｍ３を含む隣接する配線間での短絡不良を抑制または防止することができる。
【００７６】
図２８は、続く製造工程における図２５と同じ箇所の要部断面図である。層間絶縁膜２５にスルーホールＴＨ３を形成する。このスルーホールＴＨ３の内部にプラグ２６を形成し、その後、前記第２配線層Ｍ２と同様に、アルミニウムを主配線材料とする第４配線層Ｍ４を形成する。
【００７７】
次に、第４配線層Ｍ４を覆う第５絶縁膜２７ａ、例えばシリコンリッチなシリコン酸化膜および第６絶縁膜２７ｂをプラズマＣＶＤ法で順次堆積し、層間絶縁膜２７を形成する。第５および第６絶縁膜２７ａ，２７ｂは、前述した前記層間絶縁膜２３を構成する第１および第２絶縁膜２３ａ，２３ｂと同様である。すなわち、第５絶縁膜２７ａの厚さは、例えば３０ｎｍ程度、第６絶縁膜２７ｂの材料としては、例えばシリコンリッチなシリコン酸化膜またはシリコン酸窒化膜を挙げることができる。第５絶縁膜２７ａを設けることにより、半導体装置の製造工程中に第４配線層Ｍ４に蓄積された電荷をその蓄積量が低い段階で第６絶縁膜２７ｂを通じて隣接する第４配線層Ｍ４や基板１に逃がすことができる。すなわち、第４配線層Ｍ４での帯電量が低い段階で放電させることができるので、隣接する第４配線層Ｍ４間での放電時に発生する発熱量を低く抑えることができる。従って、第４配線層Ｍ４を含む隣接する配線間での短絡不良を抑制または防止することができる。
【００７８】
図２９は、続く製造工程における図２５と同じ箇所の要部断面図である。層間絶縁膜２７にスルーホールＴＨ４を形成する。このスルーホールＴＨ４の内部にプラグ２８を形成し、その後、アルミニウム膜を主体とする第５配線層Ｍ５を形成する。さらにその上層にパッシベーション膜が形成される。
【００７９】
このように、本実施の形態２では、第２絶縁膜２３ｂよりも導電率の高い第１絶縁膜２３ａ、第４絶縁膜２５ｂよりも導電率の高い第３絶縁膜２５ａおよび第６絶縁膜２７ｂよりも導電率の高い第５絶縁膜２７ａにより第２配線層Ｍ２、第３配線層Ｍ３および第４配線層Ｍ４の表面をそれぞれ覆うことにより、配線に蓄積された電荷を第１絶縁膜２３ａ、第３絶縁膜２５ａおよび第５絶縁膜２７ａを通じて接地電位に逃がすことができる。これにより、第２配線層Ｍ２、第３配線層Ｍ３および第４配線層Ｍ４での帯電量が低い段階で放電させることができて、放電により生じる発熱量を低く抑えることができるので、隣接する配線間での短絡不良を抑制または防止することができる。
【００８０】
（実施の形態３）
本実施の形態３では、以下のように、クランプダイオードＤａの形成に加えて第２配線層Ｍ２、第３配線層Ｍ３および第４配線層Ｍ４の側面に高融点金属膜を形成する。以下、図３０〜図３５を参照しながら説明する。なお、第１配線層Ｍ１および層間絶縁膜２１の形成工程までは、前記実施の形態１と同様であるためその説明を省略する。
【００８１】
図３０は、前記実施の形態１の図１４に続く製造工程であって半導体装置を示す半導体基板の要部断面図である。第２配線層Ｍ２を形成した後、この第２配線層Ｍ２の上層にプラズマＣＶＤ法で高融点金属膜３０、例えばタングステン膜を堆積する。高融点金属膜３０の厚さは、例えば約５０ｎｍ以下（例えば１０ｎｍ程度）であり、高融点金属膜３０をあまり厚くしてしまうと、左右方向に隣接する第２配線層Ｍ２間が短絡する場合がある。次に、高融点金属膜３０を異方的にエッチングして第２配線層Ｍ２の側面に高融点金属膜３０を残す。
【００８２】
例えばタングステンの融点は３３８７℃であり、アルミニウムの融点（６６０℃）よりも高い。これにより、第２配線層Ｍ２または第２配線層Ｍ２とこれに繋がる他層の配線が帯電し、電荷が放電されても高融点金属膜３０により主配線材料であるアルミニウムの溶出を抑えて、第２配線層Ｍ２の変形を防ぐことができるので、隣接する第２配線層Ｍ２間での短絡を防ぐことができる。
【００８３】
図３１は、続く製造工程における図３０と同じ箇所の要部断面図である。第２配線層Ｍ２を覆う層間絶縁膜２３を形成する。続いて層間絶縁膜２３の表面を平坦化し、洗浄処理した後、層間絶縁膜２３にスルーホールＴＨ２を形成する。このスルーホールＴＨ２の内部にプラグ２４を形成し、その後、前記第２配線層Ｍ２と同様に、アルミニウム膜を主体とする第３配線層Ｍ３を形成する。
【００８４】
図３２は、続く製造工程における図３０と同じ箇所の要部断面図である。第３配線層Ｍ３の上層にプラズマＣＶＤ法で、例えば厚さ約５０ｎｍ以下（例えば１０ｎｍ程度）の高融点金属膜３１、例えばタングステン膜を堆積する。前記高融点金属膜３０と同様に、高融点金属膜３１は、第３配線層Ｍ３または第３配線層Ｍ３とこれに繋がる他層の配線が帯電し、電荷が放電されても主配線材料であるアルミニウムの溶出を抑えて、第３配線層Ｍ３または第２配線層Ｍ２の変形を防ぐことができるので、隣接する第３配線層Ｍ３間または隣接する第２配線層Ｍ２間での短絡を防ぐことができる。
【００８５】
図３３は、続く製造工程における図３０と同じ箇所の要部断面図である。第３配線層Ｍ３を覆う層間絶縁膜２５を形成する。続いて、層間絶縁膜２５の表面を平坦化し、洗浄処理した後、層間絶縁膜２５にスルーホールＴＨ３を形成する。このスルーホールＴＨ３の内部にプラグ２６を形成し、その後、前記第２配線層Ｍ２と同様に、アルミニウムを主配線材料とする第４配線層Ｍ４を形成する。
【００８６】
図３４は、続く製造工程における図３０と同じ箇所の要部断面図である。第４配線層Ｍ４の上層にプラズマＣＶＤ法で、例えば厚さ約５０ｎｍ以下（例えば１０ｎｍ程度）の高融点金属膜３２、例えばタングステン膜を堆積する。前記高融点金属膜３０と同様に、高融点金属膜３２は、第４配線層Ｍ４または第４配線層Ｍ４とこれに繋がる他層の配線が帯電し、電荷が放電されても主配線材料であるアルミニウムの溶出を抑えて、第４配線層Ｍ４、第３配線層Ｍ３または第２配線層Ｍ２の変形を防ぐことができるので、隣接する第４配線層Ｍ４間、隣接する第３配線層Ｍ３間または隣接する第２配線層Ｍ２間での短絡を防ぐことができる。
【００８７】
図３５は、続く製造工程における図３０と同じ箇所の要部断面図である。第４配線層Ｍ４を覆う層間絶縁膜２７を形成し、層間絶縁膜２７にスルーホールＴＨ４を形成した後、スルーホールＴＨ４の内部にプラグ２８を形成する。続いて、第４配線層Ｍ４の上層に層間絶縁膜２７を介して第５配線層Ｍ５が形成される。さらにその上層にパッシベーション膜が形成されて、半導体装置を略完成させる。
【００８８】
このように、本実施の形態３では、電荷の蓄積による第２配線層Ｍ２、第３配線層Ｍ３または第４配線層Ｍ４からの放電が生じても、これら配線の側面に形成された高融点金属膜３０，３１，３２が主配線材料であるアルミニウムの溶出を防ぎ、配線の変形を防ぐことができる。このことから、隣接する第２配線層Ｍ２間、隣接する第３配線層Ｍ３間または隣接する第４配線層Ｍ４間での短絡不良を抑制または防止することができる。
【００８９】
（実施の形態４）
本実施の形態４では、以下のように、クランプダイオードＤａの形成に加えて隣接する第２配線層Ｍ２、隣接する第３配線層Ｍ３および隣接する第４配線層Ｍ４間にボイドを形成する。以下、図３６〜図３８を参照しながら説明する。なお、第１配線層Ｍ１および層間絶縁膜２１の形成工程までは、前記実施の形態１と同様であるためその説明を省略する。
【００９０】
図３６は、前記実施の形態１の図１４に続く製造工程であって半導体装置を示す半導体基板の要部断面図である。第２配線層Ｍ２を形成した後、第２配線層Ｍ２を覆う層間絶縁膜３３を形成する。この時、隣接する第２配線層Ｍ２間を層間絶縁膜３３で完全に埋め込まず、ボイド（void：空洞、空所または間隙）３４を形成する。層間絶縁膜３３は、例えばＴＥＯＳを用いたプラズマＣＶＤ法を用いて形成する。成膜処理時のＴＥＯＳの流量は、例えば１７００ｓｃｃｍ程度、温度は例えば４００℃程度、圧力は例えば９Ｔｏｒｒ程度である。
【００９１】
気体の熱伝導率は固体の熱伝導率よりも２桁程度低いことから、隣接する第２配線層Ｍ２間にボイド３４を設けることにより、温度上昇を抑えてフローティング配線となる第２配線層Ｍ２からのアルミニウムの溶出を防止し、第２配線層Ｍ２の変形を抑えることができる。
【００９２】
次に、層間絶縁膜３３の表面を平坦化し、洗浄処理した後、層間絶縁膜３３にスルーホールＴＨ２を形成する。このスルーホールＴＨ２の内部にプラグ２４を形成し、その後、前記第２配線層Ｍ２と同様に、アルミニウムを主配線材料とする第３配線層Ｍ３を形成する。
【００９３】
図３７は、続く製造工程における図３６と同じ箇所の要部断面図である。第３配線層Ｍ３を覆う層間絶縁膜３５を形成する。この時、前記層間絶縁膜３３と同様に、隣接する第３配線層Ｍ３間を層間絶縁膜３５で完全に埋め込まず、ボイド３６を形成する。これにより、隣接する第３配線層Ｍ３間での温度上昇を抑えて第３配線層Ｍ３からのアルミニウムの溶出を防止し、第３配線層Ｍ３の変形を抑えることができる。
【００９４】
次に、層間絶縁膜３５の表面を平坦化し、洗浄処理した後、層間絶縁膜３５にスルーホールＴＨ３を形成する。このスルーホールＴＨ３の内部にプラグ２６を形成し、その後、前記第２配線層Ｍ２と同様に、アルミニウムを主配線材料とする第４配線層Ｍ４を形成する。
【００９５】
図３８は、続く製造工程における図３６と同じ箇所の要部断面図である。第４配線層Ｍ４を覆う層間絶縁膜３７を形成する。この時、前記層間絶縁膜３３と同様に、隣接する第４配線層Ｍ４間を層間絶縁膜３７で完全に埋め込まず、ボイド３８を形成する。これにより、隣接する第４配線層Ｍ４間での温度上昇を抑えて第４配線層Ｍ４からのアルミニウムの溶出を防ぎ、第４配線層Ｍ４の変形を抑えることができる。
【００９６】
次に、層間絶縁膜３７にスルーホールＴＨ４を形成した後、スルーホールＴＨ４の内部にプラグ２８を形成する。続いて、第４配線層Ｍ４の上層に層間絶縁膜３７を介して第５配線層Ｍ５が形成される。さらにその上層にパッシベーション膜が形成されて、半導体装置を略完成させる。
【００９７】
このように、本実施の形態４では、電荷の蓄積による第２配線層Ｍ２、第３配線層Ｍ３または第４配線層Ｍ４からの放電が生じても、隣接する第２配線層Ｍ２間、隣接する第３配線層Ｍ３間および隣接する第４配線Ｍ４間にそれぞれボイド３４，３６，３８を設けて温度上昇を抑えることにより、配線材料の溶出を防ぎ、第２配線層Ｍ２、第３配線層Ｍ３および第４配線層Ｍ４の変形を防ぐことができる。このことから、隣接する第２配線層Ｍ２間、隣接する第３配線層Ｍ３間、隣接する第４配線層Ｍ４間での短絡不良を抑制または防止することができる。
【００９８】
（実施の形態５）
配線を覆う絶縁膜を形成し、この絶縁膜をドライエッチングにより加工して配線に達するコンタクトホールを形成する際、エッチング不足によるコンタクトホールの非導通不良が生ずることがある。その原因の一つに、配線のチャージ量に依存したエッチング速度の違いが考えられる。例えばグランド配線とフローティング配線とではチャージ量が異なるため、エッチング速度に違いが生じてしまう。
【００９９】
本実施の形態５では、以下のように、クランプダイオードを介してフローティング配線を基板１に接続して、グランド配線とフローティング配線とでのチャージ量の差を低減する。以下、図３９および図４０を参照しながら説明する。
【０１００】
図３９は、クランプダイオードを介してフローティング配線を基板１に接続した半導体装置を示す半導体基板の要部断面図であり、第４配線層を覆う層間絶縁膜にドライエッチングによりビアを形成する工程を示す。
【０１０１】
グランド配線ＧＭは、第１配線層Ｍ１、第２配線層Ｍ２、第３配線層Ｍ３および第４配線層Ｍ４からなり、これら配線はプラグ２２，２４，２６を介して電気的に接続されている。さらに、第１配線層Ｍ１はプラグ２０を介して基板１に接続されており、グランド配線ＧＭに電荷を蓄積することなく、基板１へ逃がすことができる。
【０１０２】
フローティング配線ＦＭは、第１配線層Ｍ１、第２配線層Ｍ２、第３配線層Ｍ３および第４配線層Ｍ４からなり、これら配線はプラグ２２，２４，２６を介して電気的に接続されている。さらに、第１配線層Ｍ１はプラグ２０を介してクランプダイオードＤａのｎ+型半導体領域１６ａに接続されており、フローティング配線ＦＭに一定以上の電荷が流れた場合、クランプダイオードＤａのｐｎ接合を破棄して、上記電荷を基板１へ逃がすことができる。このことから、第４配線層Ｍ４を覆う層間絶縁膜３９にドライエッチングによりビア４０を形成する際、フローティング配線ＦＭとグランド配線ＧＭとのチャージ量をほぼ同じとすることができるので、ビア４０の導通不良を防ぐことができる。
【０１０３】
図４０は、クランプダイオードを介してフローティング配線を基板に接続しない半導体装置を示す半導体基板の要部断面図である。
【０１０４】
フローティング配線ＦＭａをクランプダイオードに接続せず、フローティングの状態のままで、第４配線層Ｍ４を覆う層間絶縁膜３９にドライエッチングによりビア４０を形成すると、フローティング配線ＦＭａとグランド配線ＧＭａとのチャージ量に差が生じて、ビア４０の導通不良が生ずる。
【０１０５】
このように、本実施の形態５では、フローティング配線ＦＭおよびグランド配線ＧＭを覆う層間絶縁膜３９にドライエッチングにより、フローティング配線ＦＭまたはグランド配線ＧＭにそれぞれ達するビア４０を形成する際、両者のチャージ量をほぼ同じとしてエッチング速度をほぼ同じとすることができるので、ビア４０の導通不良を防ぐことができて、半導体装置の歩留まりおよび信頼性を向上させることができる。
【０１０６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１０７】
本実施の形態において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【０１０８】
フローティング配線をクランプダイオードに接続することにより、フローティング配線に一定以上の電荷が蓄積された場合、この電荷をクランプダイオードへ逃がして、フローティング配線から隣接する接地電位に接続されたグランド配線への放電を防ぐことができる。これにより、フローティング配線とグランド配線との隣接部におけるフローティング配線とグランド配線との間での短絡不良を抑制または防止することができる。
【産業上の利用可能性】
【０１０９】
本発明の半導体装置の製造方法は、特に、配線ピッチが０.４μｍ未満の配線構造を有する半導体装置の製造に適用することができる。
【図面の簡単な説明】
【０１１０】
【図１】本実施の形態１である半導体装置を示す半導体基板の要部断面図である。
【図２】図１に続く製造工程における図１と同じ箇所の要部断面図である。
【図３】図２に続く製造工程における図１と同じ箇所の要部断面図である。
【図４】図３に続く製造工程における図１と同じ箇所の要部断面図である。
【図５】図４に続く製造工程における図１と同じ箇所の要部断面図である。
【図６】図５に続く製造工程における図１と同じ箇所の要部断面図である。
【図７】本実施の形態１に用いたプラズマＣＶＤ装置の要部概略図である。
【図８】図６に続く製造工程における図１と同じ箇所の要部断面図である。
【図９】本実施の形態１に用いたＣＭＰ装置の要部概略図である。
【図１０】本実施の形態１に用いたブラシ洗浄処理装置の要部概略図である。
【図１１】図８に続く製造工程における図１と同じ箇所の要部断面図である。
【図１２】図９に続く製造工程における図１と同じ箇所の要部断面図である。
【図１３】本実施の形態１に用いたアンテナ比を説明する第１配線層の概略図である。
【図１４】図１２に続く製造工程における図１と同じ箇所の要部断面図である。
【図１５】図１４に続く製造工程における図１と同じ箇所の要部断面図である。
【図１６】図１５に続く製造工程における図１と同じ箇所の要部断面図である。
【図１７】図１６に続く製造工程における図１と同じ箇所の要部断面図である。
【図１８】図１７に続く製造工程における図１と同じ箇所の要部断面図である。
【図１９】図１８に続く製造工程における図１と同じ箇所の要部断面図である。
【図２０】図１９に続く製造工程における図１と同じ箇所の要部断面図である。
【図２１】図２０に続く製造工程における図１と同じ箇所の要部断面図である。
【図２２】図２１に続く製造工程における図１と同じ箇所の要部断面図である。
【図２３】本実施の形態１である半導体装置を示す回路図である。
【図２４】図２２に続く製造工程における図１と同じ箇所の要部断面図である。
【図２５】本実施の形態２である半導体装置を示す半導体基板の要部断面図である。
【図２６】層間絶縁膜のシーケンスの一例を示す図である。
【図２７】図２５に続く製造工程における図２５と同じ箇所の要部断面図である。
【図２８】図２７に続く製造工程における図２５と同じ箇所の要部断面図である。
【図２９】図２８に続く製造工程における図２５と同じ箇所の要部断面図である。
【図３０】本実施の形態３である半導体装置を示す半導体基板の要部断面図である。
【図３１】図３０に続く製造工程における図３０と同じ箇所の要部断面図である。
【図３２】図３１に続く製造工程における図３０と同じ箇所の要部断面図である。
【図３３】図３２に続く製造工程における図３０と同じ箇所の要部断面図である。
【図３４】図３３に続く製造工程における図３０と同じ箇所の要部断面図である。
【図３５】図３４に続く製造工程における図３０と同じ箇所の要部断面図である。
【図３６】本実施の形態４である半導体装置を示す半導体基板の要部断面図である。
【図３７】図３６に続く製造工程における図３６と同じ箇所の要部断面図である。
【図３８】図３７に続く製造工程における図３６と同じ箇所の要部断面図である。
【図３９】本実施の形態５である半導体装置を示す半導体基板の要部断面図である。
【図４０】本発明者が検討した問題を説明するための半導体装置を示す製造工程中の要部断面図である。
【符号の説明】
【０１１１】
１  半導体基板
１Ｗ  半導体ウエハ
２  素子分離領域
４  ｐウェル
５  ｎウェル
８  ゲート絶縁膜
９  キャップ絶縁膜
１０  ゲート電極
１１  ｎ-型半導体領域
１２  ｐ-型半導体領域
１３  スペーサ
１４  ｎ+型半導体領域
１５  ｐ+型半導体領域
１６ａ  ｎ+型半導体領域
１６ｂ  ｎ+型半導体領域
１７  絶縁膜
１８  コンタクトホール
１９  コンタクトホール
２０  プラグ
２１  層間絶縁膜
２１ａ  シリコン酸化膜
２２  プラグ
２３  層間絶縁膜
２３ａ  第１絶縁膜
２３ｂ  第２絶縁膜
２４  プラグ
２５  層間絶縁膜
２５ａ  第３絶縁膜
２５ｂ  第４絶縁膜
２６  プラグ
２７  層間絶縁膜
２７ａ  第５絶縁膜
２７ｂ  第６絶縁膜
２９  パッシベーション膜
３０  高融点金属膜
３１  高融点金属膜
３２  高融点金属膜
３３  層間絶縁膜
３４  ボイド
３５  層間絶縁膜
３６  ボイド
３７  層間絶縁膜
３８  ボイド
３９  層間絶縁膜
４０  ビア
１００  プラズマＣＶＤ装置
１０１  石英管容器
１０２  磁界コイル
１０３  原料ガス
２００  ＣＭＰ装置
２０１  研磨ヘッド部
２０２  研磨パッド
２０３  定盤
２０４  スラリー
２０５  コンディショナーディスク
３００  洗浄処理装置
３０１  ステージ
３０２  ノズル
３０３  ブラシ保持部
Ｍ１  第１配線層
Ｍ２  第２配線層
Ｍ３  第３配線層
Ｍ４  第４配線層
Ｍ４ａ  第４配線層
Ｍ５  第５配線層
ＴＨ１  スルーホール
ＴＨ２  スルーホール
ＴＨ３  スルーホール
ＴＨ４  スルーホール
ＦＭ  フローティング配線
ＦＭａ  フローティング配線
ＧＭ  グランド配線
ＧＭａ  グランド配線
ＳＣ  半導体チップ
ＧＡ  論理部
ＭＥ  メモリ部
ＢＲ  ブラシ
Ｐ  異物
【図１】
2005340548.tif 000003
【図２】
2005340548.tif 000004
【図３】
2005340548.tif 000005
【図４】
2005340548.tif 000006
【図５】
2005340548.tif 000007
【図６】
2005340548.tif 000008
【図７】
2005340548.tif 000009
【図８】
2005340548.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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