(57)【要約】  【課題】  本発明は、その回路規模を小型化するとともに低消費電力とするデジタル信号処理回路を提供することを目的とする。  【解決手段】  マイク１より入力された音声信号をオーバーサンプリング回路４でオーバーサンプリングする。このオーバーサンプリングされて得られた２４ビットのデジタル信号がｎ次デルタ−シグマ変調回路５に入力されると、まず、デジタルフィルタ機能部５ａとして動作させてノイズ除去を行った後、デルタ−シグマ変調機能部５ｂとして動作させて６ビットのデジタル信号に変換して、ＰＷＭ変調回路６に出力する。【選択図】      図１
2005151184.tif 000002
【特許請求の範囲】
【請求項１】
設定された乗算係数を乗算する複数の乗算器と、
複数の乗算器からの信号を加減算する加算器と、
該加算器の演算結果となる信号及び入力される信号それぞれを複数の各記憶領域に格納する記憶部と、
該記憶部に格納された最終的な演算結果となる信号を量子化する量子化器と、
を備え、
前記記憶部の前記記憶領域の一部を第１記憶領域とするとともに、前記記憶部の前記第１記憶領域以外の前記記憶領域を第２記憶領域としたとき、
前記第１記憶領域の各記憶領域を用いて前記複数の乗算器と前記加算器とを繰り返し動作させることによって、入力された信号からノイズ成分を除去するデジタルフィルタ機能部として動作した後、
前記第２記憶領域の各記憶領域を用いて前記複数の乗算器と前記加算器とを繰り返し動作させた後に前記量子化器で量子化することによって、前記デジタルフィルタ機能部を通過した信号にデルタ−シグマ変調を施すデルタ−シグマ変調機能部として動作することを特徴とするデジタル信号処理回路。
【請求項２】
設定された乗算係数を乗算する複数の乗算器と、
複数の乗算器からの信号を加減算する加算器と、
該加算器の演算結果となる信号及び入力される信号それぞれを複数の各記憶領域に格納する記憶部と、
該記憶部に格納された最終的な演算結果となる信号を量子化する量子化器と、
を備え、
前記記憶部の前記記憶領域の一部を第１記憶領域とし、前記記憶部の前記第１記憶領域以外の前記記憶領域の一部を第２記憶領域とし、前記記憶部の第１記憶領域及び前記第２記憶領域以外の前記記憶領域の一部を第３記憶領域としたとき、
前記第１記憶領域の各記憶領域を用いて前記複数の乗算器と前記加算器とを繰り返し動作させることによって、入力された信号からノイズ成分を除去するデジタルフィルタ機能部として動作するとともに、
前記第３記憶領域の各記憶領域を用いて前記複数の乗算器と前記加算器とを繰り返し動作させることによって、前記デジタルフィルタ機能部を通過した信号のサンプリング周波数を高くするオーバーサンプリング機能部として動作した後、
前記第２記憶領域の各記憶領域を用いて前記複数の乗算器と前記加算器とを繰り返し動作させた後に前記量子化器で量子化することによって、前記オーバーサンプリング機能部でオーバーサンプリングされた信号にデルタ−シグマ変調を施すデルタ−シグマ変調機能部として動作することを特徴とするデジタル信号処理回路。
【請求項３】
前記オーバーサンプリング機能部において、ｎ倍のサンプリング周波数にオーバーサンプリングするとき、
前記デジタルフィルタ機能部が１周期分動作する間に、前記オーバーサンプリング機能部及び前記デルタ−シグマ変調機能部がｎ周期分動作することを特徴とする請求項２に記載のデジタル信号処理回路。
【請求項４】
前記加算器の演算結果となる信号を一時的に格納する演算結果記憶部と、
入力信号と前記演算結果記憶部からの信号と値が０となる信号の３つの信号から１つの信号を選択する第１選択部と、
前記記憶部の複数の前記記憶領域に格納された複数の信号と値が０となる信号の中から１つの信号を選択する第２選択部と、
前記記憶部の複数の前記記憶領域に格納された複数の信号と値が０となる信号の中から１つの信号を選択する第３選択部と、
を備えるとともに、
前記乗算器として、前記第１選択部で選択された信号が与えられる第１乗算器と、前記第２選択部で選択された信号が与えられるとともに前記加算器に非反転出力する第２乗算器と、前記第３選択部で選択された信号が与えられるとともに前記加算器に反転出力する第３乗算器と、を備えることを特徴とする請求項１〜請求項３のいずれかに記載のデジタル信号処理回路。
【請求項５】
前記乗算器が、入力される信号の２進数の桁をシフトさせるシフタであるとともに、
前記乗算器でシフトされる桁数と前記乗算器及び前記加算器での繰り返し回数とによって乗算係数が設定されることを特徴とする請求項１〜請求項４のいずれかに記載のデジタル信号処理回路。
【請求項６】
入力されるデジタル信号のサンプリング周波数を高くするオーバーサンプリング回路と、
該オーバーサンプリング回路でオーバーサンプリングされたデジタル信号が入力される請求項１又は請求項４又は請求項５のいずれかに記載のデジタル信号処理回路と、
該デジタル信号処理回路で演算処理されたデジタル信号をパルス幅変調するＰＷＭ変調回路と、
を備えることを特徴とする音声信号記録再生装置。
【請求項７】
前記デジタル信号処理回路の前記デジタルフィルタ機能部で処理されたデジタル信号のサンプリング周波数を低くするダウンサンプリング回路と、
該ダウンサンプリング回路から出力されるデジタル信号を記録メディアに記録する記録部と、
を備えることを特徴とする請求項６に記載の音声信号記録再生装置。
【請求項８】
請求項２〜請求項５のいずれかに記載のデジタル信号処理回路と、
該デジタル信号処理回路で演算処理されたデジタル信号をパルス幅変調するＰＷＭ変調回路と、
を備えることを特徴とする音声信号記録再生装置。
【請求項９】
前記デジタル信号処理回路の前記デジタルフィルタ機能部で処理されたデジタル信号を記録メディアに記録する記録部を備えることを特徴とする請求項８に記載の音声信号記録再生装置。
【請求項１０】
記録メディアよりデジタル信号を読み出す信号読み出し部を備えるとともに、
前記信号読み出し部より読み出されたデジタル信号が前記デジタル信号処理回路の前記オーバーサンプリング機能部に与えられることを特徴とする請求項８又は請求項９に記載の音声信号記録再生装置。
【請求項１１】
前記記録部によって記録メディアにデジタル信号を記録する際、前記デジタル信号処理回路の前記記憶部における前記記憶領域全てを前記デジタルフィルタ機能部として用いることを特徴とする請求項６〜請求項１０のいずれかに記載の音声信号記録再生装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、オーディオ信号処理などに使用されるデジタル信号処理回路及びこのデジタル信号処理回路を有する音声信号記録再生装置に関するもので、特に、デルタ−シグマ変調やフィルタとしての機能を備えたデジタル信号処理回路及びこのデジタル信号処理回路を有する音声信号記録再生装置に関する。
【背景技術】
【０００２】
従来より使用されている音声信号再生装置には、１ビットデジタル符号化方式の伝送路における安定性より、入力されるアナログ信号である音声信号を１ビットデジタル符号化するためのデルタ−シグマ変調回路を備えるものが提供されている（特許文献１参照）。この音声信号再生装置では、入力されたアナログ信号である音声信号をデルタ−シグマ変調することによって１ビットのデジタル信号に変換し、後段の再生部分に送信する。そして、再生部分において、この１ビットのデジタル信号を、例えば、低次のローパスフィルタなどによりアナログ信号の音声信号に復調し、音声を再生する。
【０００３】
又、従来の音声信号再生装置として、図１２のような構成のものが使用されている。図１２の音声信号再生装置は、音声が入力されるマイク１と、マイク１から入力された音声信号を２４ビットのデジタル信号に変換するＡＤコンバータ２と、ＡＤコンバータ２からの信号を符号化する符号化回路３と、符号化回路３で符号化された２４ビットのデジタル信号をオーバーサンプリングしてマルチビットデジタル符号化するオーバーサンプリング回路４と、マルチビットデジタル信号であるＰＣＭ（Pulse Code Modulation）信号を１ビット符号化して左チャンネル用及び右チャンネル用それぞれのＰＤＭ（Pulse Density Modulation）信号を生成するデルタ−シグマ変調回路１００と、デルターシグマ変調回路１００で生成された１ビットデジタル信号である左チャンネル用及び右チャンネル用それぞれのＰＤＭ信号をアナログ信号に変換するスイッチングアンプ７，８と、スイッチングアンプ７，８からのアナログ信号より高域成分を除去するローパスフィルタ（ＬＰＦ）９，１０と、ＬＰＦ９，１０からのアナログ信号より音声を再生出力するスピーカ１１，１２と、を備える。
【０００４】
このような構成の音声信号再生装置に用いられるデルタ−シグマ変調回路１００の構成を、図１３に示す。図１３のデルタ−シグマ変調回路１００は、入力端子ＩＮ、出力端子ＯＵＴ、乗算器１０１〜１１１、加算器１１２〜１１９、量子化器１２０、及び、遅延器１２１〜１２８によって構成される７次デルタ−シグマ変調回路となる。尚、図１３では左右チャンネルの内の一方のチャンネルに対する構成を示すものであり、実際は、左右チャンネルそれぞれに図１３のように構成される７次デルタ−シグマ変調回路を備える。
【０００５】
このデルタ−シグマ変調回路１００において、乗算器１０１〜１１１の乗算係数ｍ１〜ｍ１１が左右チャンネルそれぞれに対して設定される。又、遅延器１２１〜１２７の信号をそれぞれ加算器１１２〜１１８に帰還することによって、加算器１１２〜１１８で積分動作が行われる。更に、加算器１１４，１１６，１１８からの信号がそれぞれ、遅延器１２３，１２５，１２７及び乗算器１０８，１０９，１１０を介して、加算器１１３，１１５，１１７に帰還させる。そして、このデルタ−シグマ変調回路１００は、量子化雑音を高域に移動させるノイズシェーピングを行うＩＩＲ（Infinite-duration Impulse Response）フィルタとして働くため、ＬＰＦ９，１０において高域の量子化雑音が除去され、スピーカ１１，１２において音声を再生出力することができる。
【特許文献１】特開平１０−３２２２１５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
特許文献１における音声信号再生装置や図１２のような構成の音声信号再生装置において、入力された音声信号の信号レベルを検出してその信号レベルを変化させる自動レベル制御機能を備えるとき、入力された音声信号に重畳したノイズ信号の信号レベルについても、音声信号とともに変化する。そのため、信号レベルの小さい音声信号を増幅させるため、自動レベル制御機能によりその増幅率を大きくしたとき、音声信号とともに入力されるノイズ信号についても、その信号レベルが増幅されて大きくなる。よって、ノイズを含む音声が再生出力されることとなる。又、このようなノイズ信号を除去するためには、ノイズ信号を除去するために、音声信号を通過させるようなバンドパスフィルタ（ＢＰＦ）が必要となる。
【０００７】
又、デルタ−シグマ変調回路を、特許文献１又は図１３のように構成した場合、その回路規模が大きく、消費電力が大きいため、ＬＳＩ（Large Scale Integration）に搭載するのが困難であった。そのため、音声信号再生装置の小型化・軽量化が図れなかった。更に、特許文献１又は図１２の音声信号再生装置において、原音に忠実な音声を再生するためには、デルタ−シグマ変調回路より出力される１ビットデジタル信号のサンプリング周波数を２．８ＭＨｚ又は５．６ＭＨｚのように高い周波数とする必要がある。そのために、オーバーサンプリング回路やデルタ−シグマ変調回路を高い周波数で動作させる必要があり、その消費電力が更に大きくなる。更に、この高いサンプリング周波数による不要輻射の影響を防ぐために十分なノイズ・シールドを行う必要があり、装置を大型化及び重量化させてしまう原因となる。
【０００８】
このような問題を鑑みて、本発明は、その回路規模を小型化するとともに低消費電力とするデジタル信号処理回路を提供することを目的とする。又、本発明は、デルタ−シグマ変調機能以外の機能を備えたデジタル信号処理回路を有する音声信号記録再生装置を提供することを別の目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明のデジタル信号処理回路は、設定された乗算係数を乗算する複数の乗算器と、複数の乗算器からの信号を加減算する加算器と、該加算器の演算結果となる信号及び入力される信号それぞれを複数の各記憶領域に格納する記憶部と、該記憶部に格納された最終的な演算結果となる信号を量子化する量子化器と、を備え、前記記憶部の前記記憶領域の一部を第１記憶領域とするとともに、前記記憶部の前記第１記憶領域以外の前記記憶領域を第２記憶領域としたとき、前記第１記憶領域の各記憶領域を用いて前記複数の乗算器と前記加算器とを繰り返し動作させることによって、入力された信号からノイズ成分を除去するデジタルフィルタ機能部として動作した後、前記第２記憶領域の各記憶領域を用いて前記複数の乗算器と前記加算器とを繰り返し動作させた後に前記量子化器で量子化することによって、前記デジタルフィルタ機能部を通過した信号にデルタ−シグマ変調を施すデルタ−シグマ変調機能部として動作することを特徴とする。
【００１０】
このようなデジタル信号処理回路によると、前記記憶部の前記記憶領域を遅延部として使用するとともに前記乗算器及び前記加算器で繰り返し演算処理することで、前記デジタルフィルタ機能部及び前記デルタ−シグマ変調機能部としての動作を行うことができる。
【００１１】
又、本発明のデジタル信号処理回路は、設定された乗算係数を乗算する複数の乗算器と、複数の乗算器からの信号を加減算する加算器と、該加算器の演算結果となる信号及び入力される信号それぞれを複数の各記憶領域に格納する記憶部と、該記憶部に格納された最終的な演算結果となる信号を量子化する量子化器と、を備え、前記記憶部の前記記憶領域の一部を第１記憶領域とし、前記記憶部の前記第１記憶領域以外の前記記憶領域の一部を第２記憶領域とし、前記記憶部の第１記憶領域及び前記第２記憶領域以外の前記記憶領域の一部を第３記憶領域としたとき、前記第１記憶領域の各記憶領域を用いて前記複数の乗算器と前記加算器とを繰り返し動作させることによって、入力された信号からノイズ成分を除去するデジタルフィルタ機能部として動作するとともに、前記第３記憶領域の各記憶領域を用いて前記複数の乗算器と前記加算器とを繰り返し動作させることによって、前記デジタルフィルタ機能部を通過した信号のサンプリング周波数を高くするオーバーサンプリング機能部として動作した後、前記第２記憶領域の各記憶領域を用いて前記複数の乗算器と前記加算器とを繰り返し動作させた後に前記量子化器で量子化することによって、前記オーバーサンプリング機能部でオーバーサンプリングされた信号にデルタ−シグマ変調を施すデルタ−シグマ変調機能部として動作することを特徴とする。
【００１２】
このようなデジタル信号処理回路によると、前記記憶部の前記記憶領域を遅延部として使用するとともに前記乗算器及び前記加算器で繰り返し演算処理することで、前記デジタルフィルタ機能部及び前記オーバーサンプリング機能部及び前記デルタ−シグマ変調機能部としての動作を行うことができる。又、このようなデジタル信号処理回路において、前記オーバーサンプリング機能部において、ｎ倍のサンプリング周波数にオーバーサンプリングするとき、前記デジタルフィルタ機能部が１周期分動作する間に、前記オーバーサンプリング機能部及び前記デルタ−シグマ変調機能部がｎ周期分動作する。
【００１３】
又、上述した各デジタル信号処理回路において、前記加算器の演算結果となる信号を一時的に格納する演算結果記憶部と、入力信号と前記演算結果記憶部からの信号と値が０となる信号の３つの信号から１つの信号を選択する第１選択部と、前記記憶部の複数の前記記憶領域に格納された複数の信号と値が０となる信号の中から１つの信号を選択する第２選択部と、前記記憶部の複数の前記記憶領域に格納された複数の信号と値が０となる信号の中から１つの信号を選択する第３選択部と、を備えるとともに、前記乗算器として、前記第１選択部で選択された信号が与えられる第１乗算器と、前記第２選択部で選択された信号が与えられるとともに前記加算器に非反転出力する第２乗算器と、前記第３選択部で選択された信号が与えられるとともに前記加算器に反転出力する第３乗算器と、を備える。このとき、前記第１乗算器において、その出力が反転出力と非反転出力との間で切換可能であるものとしても構わない。
【００１４】
上述の各デジタル信号処理回路において、前記乗算器が、入力される信号の２進数の桁をシフトさせるシフタであるとともに、前記乗算器でシフトされる桁数と前記乗算器及び前記加算器での繰り返し回数とによって乗算係数が設定される。
【００１５】
又、本発明の音声信号記録再生装置は、入力されるデジタル信号のサンプリング周波数を高くするオーバーサンプリング回路と、該オーバーサンプリング回路でオーバーサンプリングされたデジタル信号が入力されるとともに前記デジタルフィルタ機能部及び前記デルタ−シグマ変調機能部を備えた上述のいずれかのデジタル信号処理回路と、該デジタル信号処理回路で演算処理されたデジタル信号をパルス幅変調するＰＷＭ変調回路と、を備えることを特徴とする。
【００１６】
このように構成することで、マイクなどの外部音声がデジタル信号に変換されて入力されたとき、前記デジタル信号処理回路において、前記デジタルフィルタ機能部でノイズ除去が行われた後、前記デルタ−シグマ変調機能部でデルタ−シグマ変調が行われ、デジタル信号のビット数が下げられる。
【００１７】
このような音声信号記録再生装置において、前記デジタル信号処理回路の前記デジタルフィルタ機能部で処理されたデジタル信号のサンプリング周波数を低くするダウンサンプリング回路と、該ダウンサンプリング回路から出力されるデジタル信号を記録メディアに記録する記録部と、を備えるものとしても構わない。このとき、前記記録部が、前記デジタル信号をデータ圧縮する圧縮部を備えるものとしても構わない。又、前記記録メディアに記録されたデジタル信号を読み出す信号読み出し部を備え、該信号読み出し部で読み出されたデジタル信号が前記オーバーサンプリング回路に与えられるものとしても構わない。このとき、前記信号読み出し部が、前記記録メディアより読み出されたデジタル信号をデータ伸長する伸長部を備えるものとしても構わない。
【００１８】
又、本発明の音声信号記録再生装置は、前記デジタルフィルタ機能部及び前記オーバーサンプリング機能部及び前記デルタ−シグマ変調機能部を備えた上述のいずれかのデジタル信号処理回路と、該デジタル信号処理回路で演算処理されたデジタル信号をパルス幅変調するＰＷＭ変調回路と、を備えることを特徴とする。
【００１９】
このように構成することで、マイクなどの外部音声がデジタル信号に変換されて入力されたとき、前記デジタル信号処理回路において、前記デジタルフィルタ機能部でノイズ除去が行われるとともに、前記オーバーサンプリング機能部でサンプリング周波数が高くされた後、前記デルタ−シグマ変調機能部でデルタ−シグマ変調が行われ、デジタル信号のビット数が下げられる。
【００２０】
このような音声信号記録再生装置において、前記デジタル信号処理回路の前記デジタルフィルタ機能部で処理されたデジタル信号を記録メディアに記録する記録部を備えるものとしても構わない。このとき、前記記録部が、前記デジタル信号をデータ圧縮する圧縮部を備えるものとしても構わない。又、記録メディアよりデジタル信号を読み出す信号読み出し部を備えるとともに、前記信号読み出し部より読み出されたデジタル信号が前記デジタル信号処理回路の前記オーバーサンプリング機能部に与えられるものとしても構わない。このとき、前記信号読み出し部が、前記記録メディアより読み出されたデジタル信号をデータ伸長する伸長部を備えるものとしても構わない。
【００２１】
更に、上述の各音声信号記録再生装置において、前記記録部によって記録メディアにデジタル信号を記録する際、前記デジタル信号処理回路の前記記憶部における前記記憶領域全てを前記デジタルフィルタ機能部として用いるものとしても構わない。
【発明の効果】
【００２２】
本発明によると、１つのデジタル処理回路によって、デジタルフィルタ機能及びデルタ−シグマ機能を備えることができるとともに、当該デジタル処理回路を構成する演算素子を繰り返し動作させて各機能を実現させるため、当該デジタル処理回路の回路規模の小型化を図ることができる。又、このようなデジタル処理回路を備えた音声信号記録再生装置において、当該デジタル処理回路１つを設けることで、デジタルフィルタ機能及びデルタ−シグマ機能を実現することができるため、従来のように、フィルタ回路とデルタ−シグマ変調回路とを別体として構成する必要がなくなる。よって、装置の小型化・軽量化を図ることができる。更に、デジタル信号処理回路にオーバーサンプリング機能部を設けることで、音声信号記録再生装置を更に小型化することができる。
【発明を実施するための最良の形態】
【００２３】
＜第１の実施形態＞
本発明の第１の実施形態について、図面を参照して以下に説明する。図１は、本実施形態の音声信号記録再生装置の内部構成を示すブロック図である。図２は、図１の音声信号記録再生装置の信号処理回路の構成を示すブロック図である。尚、図１の音声信号記録再生装置において、図１２の音声信号再生装置と同一の目的で使用する部分については、同一の符号を付してその詳細な説明は省略する。
【００２４】
図１の音声信号記録再生装置は、マイク１と、ＡＤコンバータ２と、符号化回路３と、オーバーサンプリング回路４と、スイッチングアンプ７，８と、ＬＰＦ９，１０と、スピーカ１１，１２と、オーバーサンプリング回路４でオーバーサンプリングされた２４ビットのＰＣＭ信号にデルタ−シグマ変調を施して左チャンネル用及び右チャンネル用の６ビットのＰＣＭ信号を生成するｎ次デルタ−シグマ変調回路５と、ｎ次デルタ−シグマ変調回路５で生成された左チャンネル用及び右チャンネル用それぞれのＰＣＭ信号にパルス幅変調（ＰＷＭ変調）を施すＰＷＭ変調回路６と、音声信号が記録される光ディスクや光磁気ディスクなどの記録メディア１３に対して音声信号の読み取り及び書き込みを行う光ピックアップ装置１４と、光ピックアップ装置１４によって読み出された音声信号をＡＴＲＡＣ（Adaptive TRansform Acoustic Coding）方式などのデータ圧縮方式に従ってデータ伸長する伸長回路１５と、ｎ次デルタ−シグマ変調回路５でノイズ除去された２４ビットのＰＣＭ信号をダウンサンプリングするダウンサンプリング回路１６と、ダウンサンプリング回路１６からの２４ビットのデジタル信号をＡＴＲＡＣ方式などのデータ圧縮方式に従って圧縮する圧縮回路１７と、を備える。
【００２５】
このような構成の音声信号記録再生装置において、マイク１に音声が入力されると、アナログ信号となる音声信号がＡＤコンバータ２に与えられて、サンプリング周波数ｆｓ（ｆｓ＝４４．１ｋＨｚ）のデジタル信号に変換される。このデジタル信号となる音声信号は、符号化回路３において符号化されることで２４ビットのデジタル信号Ｓ１に変換された後、オーバーサンプリング回路４でサンプリング周波数８ｆｓのＰＣＭ信号Ｓ２に変換される。このサンプリング周波数８ｆｓのＰＣＭ信号Ｓ２がｎ次デルタ−シグマ変調回路５に与えられる。
【００２６】
このｎ次デルタ−シグマ変調回路５は、入力されるＰＣＭ信号Ｓ２よりノイズ除去するハイパスフィルタ（ＨＰＦ）又はＬＰＦ又はＢＰＦ又はノッチフィルタとして働くα次のデジタルフィルタ機能部５ａと、デジタルフィルタ機能部５ａによってノイズ除去されたＰＣＭ信号Ｓ２に対してｎ−α次のデルタ−シグマ変調を施すデルタ−シグマ変調機能部５ｂと、を備える。このｎ次デルタ−シグマ変調回路５については、後述する。そして、ｎ次デルタ−シグマ変調回路５のデルタ−シグマ変調機能部５ｂで生成された左チャンネル用の６ビットのＰＣＭ信号Ｓ３及び右チャンネル用の６ビットのＰＣＭ信号Ｓ４がＰＷＭ変調回路６に与えられる。
【００２７】
ＰＷＭ変調回路６では、左チャンネル用のＰＣＭ信号Ｓ３に基づいてＰＷＭ変調を行うことで、左チャンネル用の１ビットのＰＷＭ信号Ｓ５を生成するとともに、右チャンネル用のＰＣＭ信号Ｓ４に基づいてＰＷＭ変調を行うことで、右チャンネル用の１ビットのＰＷＭ信号Ｓ６を生成する。そして、ＰＷＭ信号Ｓ５，Ｓ６がそれぞれスイッチングアンプ７，８に与えられると、左チャンネル用のＰＷＭ信号Ｓ５がスイッチングアンプ７によってアナログ信号に変換されて増幅されるとともに、右チャンネル用のＰＷＭ信号Ｓ６がスイッチングアンプ８によってアナログ信号に変換されて増幅される。その後、スイッチングアンプ７からのアナログ信号の高域成分がＬＰＦ９によって除去されてスピーカ１１で左チャンネルの音声が再生されるとともに、スイッチングアンプ８からのアナログ信号の高域成分がＬＰＦ１０によって除去されてスピーカ１２で右チャンネルの音声が再生される。
【００２８】
又、記録メディア１３に記録された音声信号を再生するとき、光ピックアップ装置１４によって記録メディア１３より読み出されたデジタル信号となる音声信号が、伸長回路１５によってＡＴＲＡＣ方式などの圧縮方式に従ってデータ伸長される。この伸長回路１５でデータ伸長された２４ビットのデジタル信号Ｓ１ａは、サンプリング周波数ｆｓによるデジタル信号である。そして、このデジタル信号Ｓ１ａがオーバーサンプリング回路４に与えられると、符号化回路３からのデジタル信号Ｓ１と同様、８ｆｓのサンプリング周波数でオーバーサンプリングされて２４ビットのＰＣＭ信号Ｓ２が生成される。その後、オーバーサンプリング回路４及びｎ次デルタ−シグマ変調回路５及びＰＷＭ変調回路６及びスイッチングアンプ７，８及びＬＰＦ９，１０が上述の動作を行い、スピーカ１１，１２より音声が再生される。
【００２９】
又、マイク１に入力される音声を記録メディア１３に記録するとき、マイク１からの音声信号より生成された２４ビットのＰＣＭ信号Ｓ２がｎ次デルタ−シグマ変調回路５に与えられ、デジタルフィルタ機能部５ａによってノイズ除去されたＰＣＭ信号Ｓ２ａがダウンサンプリング回路１６に与えられる。このダウンサンプリング回路１６では、２４ビットのＰＣＭ信号Ｓ２ａのサンプリング周波数を８ｆｓからｆｓに変換して、オーバーサンプリング回路４に入力されるＰＣＭ信号Ｓ１，Ｓ１ａと同一のサンプリング周波数に変換する。このようにサンプリング周波数ｆｓとなる２４ビットのＰＣＭ信号Ｓ１ｂを圧縮回路１７においてＡＴＲＡＣ方式などの圧縮方式に従ってデータ圧縮する。そして、圧縮回路１７でデータ圧縮されて得たデジタル信号が光ピックアップ装置１４に与えられると、与えられたデジタル信号を記録メディア１３に記録する。尚、記録メディア１３が光磁気ディスクである場合、光ピックアップ装置１４には磁気ヘッドが備えられるものとする。
【００３０】
このように動作する音声記録再生装置において、符号化回路３、オーバーサンプリング回路４、ｎ次デルタ−シグマ変調回路５、ＰＷＭ変調回路６、伸長回路１５、ダウンサンプリング回路１６、及び圧縮回路１７が、１つのシステムＬＳＩ２０に搭載される。尚、本実施形態では、このようにシステムＬＳＩ２０を構成するものとするが、符号化回路３、オーバーサンプリング回路４、ｎ次デルタ−シグマ変調回路５、ＰＷＭ変調回路６、伸長回路１５、ダウンサンプリング回路１６、及び圧縮回路１７が１つのＬＳＩに搭載されるものでなく、別々のＬＳＩに搭載されるものとしても構わない。
【００３１】
（ｎ次デルタ−シグマ変調回路）
以下に、このような音声記録再生装置におけるｎ次デルタ−シグマ変調回路５の構成及び動作について、図面を参照して説明する。図２は、ｎ次デルタ−シグマ変調回路５の内部構成を示す図である。
【００３２】
図２のｎ次デルタ−シグマ変調回路５は、オーバーサンプリング回路４からのＰＣＭ信号Ｓ２が入力される入力端子ＩＮと、左右チャンネルそれぞれのＰＣＭ信号Ｓ３，Ｓ４を出力する出力端子ＯＵＴと、２４ビットのデジタル信号を格納するレジスタｄｓ１＿ｒｅｇ〜ｄｓｎ＿ｒｅｇ，ｏｕｔ＿ｒｅｇ，ＡＣＣと、入力端子ＩＮ又はレジスタＡＣＣからのデジタル信号又は符号０となるデジタル信号のいずれかを選択するセレクタ５１と、レジスタｄｓ１＿ｒｅｇ〜ｄｓｎ＿ｒｅｇ及び量子化器５８からのデジタル信号の選択を行うセレクタ５２ａ，５３ａと、セレクタ５２ａ，５３ａそれぞれで選択されたデジタル信号又は符号０となるデジタル信号のいずれかを選択するセレクタ５２ｂ，５３ｂと、セレクタ５１，５２ｂ，５３ｂそれぞれからのデジタル信号を設定されたビット数だけシフトさせるシフタ５４〜５６と、シフタ５４〜５６からのデジタル信号の加減算を行う加算器５７と、レジスタｏｕｔ＿ｒｅｇからの２４ビットのデジタル信号の下位１８ビットを０として６ビットに量子化する量子化器５８と、量子化器５８からのデジタル信号のうち上位６ビットのみを格納するレジスタｒｅｇとによって構成されるデジタル信号処理装置である。
【００３３】
このような構成のｎ次デルタ−シグマ変調回路において、セレクタ５１に選択信号ａｓｅｌが入力されることによって、入力端子ＩＮからの２４ビットのＰＣＭ信号、レジスタＡＣＣ内の２４ビットのデジタル信号及び符号０となる２４ビットのデジタル信号のいずれかが選択されて、シフタ５４に出力される。シフタ５４では、入力される制御信号ｃｔｌ１によって倍率が設定されるとともに、その倍率に応じてデジタル信号の桁を左右にシフトさせる。即ち、１／２k（０≦ｋ＜２４）倍する場合は、入力されたデジタル信号をｋビット分右にシフトさせ、又、２k倍する場合は、入力されたデジタル信号をｋビット分左にシフトさせる。
【００３４】
又、セレクタ５２ａに選択信号ｒｅｇｓｅｌ＿１が入力されることによって、レジスタｄｓ１＿ｒｅｇ〜ｄｓｎ＿ｒｅｇ及び量子化器５８内の２４ビットのデジタル信号のいずれかが選択されて、セレクタ５２ｂに出力される。尚、量子化器５８内では、レジスタｏｕｔ＿ｒｅｇから与えられる２４ビットのデジタル信号を上位６ビット以外は０とすることで、６ビットに量子化された２４ビットのデジタル信号が格納されている。又、セレクタ５２ｂに選択信号ｂｓｅｌが入力されることによって、セレクタ５２ａで選択された２４ビットのデジタル信号及び符号０となる２４ビットのデジタル信号のいずれかが選択されて、シフタ５５に出力される。シフタ５５では、入力される制御信号ｃｔｌ２によって倍率が設定されるとともに、シフタ５４と同様、その倍率に応じてデジタル信号の桁を左右にシフトさせる。
【００３５】
又、セレクタ５３ａに選択信号ｒｅｇｓｅｌ＿２が入力されることによって、レジスタｄｓ１＿ｒｅｇ〜ｄｓｎ＿ｒｅｇ及び量子化器５８内の２４ビットのデジタル信号のいずれかが選択されて、セレクタ５３ｂに出力される。又、セレクタ５３ｂに選択信号ｃｓｅｌが入力されることによって、セレクタ５３ａで選択された２４ビットのデジタル信号及び符号０となる２４ビットのデジタル信号のいずれかが選択されて、シフタ５６に出力される。シフタ５６では、入力される制御信号ｃｔｌ３によって倍率が設定されるとともに、シフタ５４と同様、その倍率に応じてデジタル信号の桁を左右にシフトさせる。
【００３６】
このように、シフタ５４〜５６によって、各倍率で積算された２４ビットのデジタル信号は、加算器５７に与えられる。そして、加算器５７において、シフタ５５からのデジタル信号については非反転入力され、又、シフタ５６からのデジタル信号が反転入力される。又、シフタ５４からのデジタル信号は、非反転入力されるか又は反転入力されるか設定される。このようにシフタ５４〜５６のデジタル信号が入力されることで、加算器５７で加減算され、この加減算された２４ビットのデジタル信号がレジスタＡＣＣに与えられ、レジスタＡＣＣ内に格納される。又、量子化器５８で上位６ビット以外を０とすることで６ビットに量子化された２４ビットのデジタル信号は、レジスタｒｅｇで６ビットのデジタル信号として格納された後、出力端子ＯＵＴより左右チャンネルそれぞれの６ビットのＰＣＭ信号としてＰＷＭ変調回路６に出力される。
【００３７】
又、このとき、レジスタｄｓ１＿ｒｅｇ〜ｄｓｎ＿ｒｅｇがそれぞれ、制御信号ｅｎａｂｌｅ＿１〜ｅｎａｂｌｅ＿ｎによって書換可能であるか否かが制御される。又、レジスタｏｕｔ＿ｒｅｇ，ｒｅｇがそれぞれ、制御信号ｅｎａｂｌｅ＿ｏ，ｅｎａｂｌｅ＿ｑによって書換可能であるか否かが制御される。
【００３８】
このような構成のｎ次デルタ−シグマ変調回路５において、例えば、図３（ａ）のように、入力端子ＩＮに入力された信号に対して、乗算器１０１で乗算した後、加算器１１２で遅延器１２１からの信号が加算されるとともに、乗算器１１１で乗算された遅延器１２８からの信号が減算されるものとする。又、レジスタｄｓ１＿ｒｅｇが遅延器１２１に相当するとともに、レジスタｏｕｔ＿ｒｅｇが遅延器１２８に相当するものとする。このときの動作について、以下に説明する。更に、レジスタｄｓ１＿ｒｅｇにデータｄｘとなる２４ビットのデジタル信号が格納されているとともに、レジスタｏｕｔ＿ｒｅｇにデータｄｙとなる２４ビットのデジタル信号が格納されているものとする。
【００３９】
今、“０１”となる選択信号ａｓｅｌがセレクタ５１に与えられるため、セレクタ５１の“０１”入力端子に接続された入力端子ＩＮに入力されるデータ“ｄａ”のＰＣＭ信号が選択されて、シフタ５４にデータ“ｄａ”が入力される。シフタ５４では、制御信号ｃｔｌ１によって設定された倍率１／２k1に応じたｋ１ビットだけデータ“ｄａ”を右にシフトさせた後、加算器５７に出力する。
【００４０】
又、セレクタ５２ａに対して“ｄ１”となる選択信号ｒｅｇｓｅｌ＿１が与えられるため、セレクタ５２ａの“ｄ１”入力端子に接続されたレジスタｄｓ１＿ｒｅｇのデータ“ｄｘ”のデジタル信号が選択されて、セレクタ５２ｂに入力される。そして、セレクタ５２ｂに対して“１”となる選択信号ｂｓｅｌが与えられるため、セレクタ５２ｂの“１”入力端子に接続されたセレクタ５２ａの出力がシフタ５５に与えられる。即ち、シフタ５５には、セレクタ５２ａで選択されたデータ“ｄｘ”が与えられる。更に、シフタ５５では、制御信号ｃｔｌ２によって設定される倍率が当倍率であるため、シフト動作をすることなく、加算器５７に出力する。
【００４１】
又、セレクタ５３ａに対して“ｄｏ”となる選択信号ｒｅｇｓｅｌ＿２が与えられるため、セレクタ５３ａの“ｄｏ”入力端子に接続された量子化器５８で量子化されたデジタル信号が選択されて、セレクタ５３ｂに入力される。即ち、量子化器５８において、レジスタｏｕｔ＿ｒｅｇのデータ“ｄｙ”の下位の１８ビットを０として６ビットに量子化されて、データ“ｄｙｑ”となるデジタル信号が得られる。このデータ“ｄｙｑ”となるデジタル信号がセレクタ５３ａで選択されて、セレクタ５３ｂに与えられる。そして、セレクタ５３ｂに対して“１”となる選択信号ｃｓｅｌが与えられるため、セレクタ５３ｂの“１”入力端子に接続されたセレクタ５３ａの出力がシフタ５６に与えられる。即ち、シフタ５６には、セレクタ５３ａで選択されたデータ“ｄｙｑ”が与えられる。更に、シフタ５６では、制御信号ｃｔｌ３によって設定された倍率１／２k2に応じたｋ２ビットだけデータ“ｄｙｑ”を右にシフトさせた後、加算器５７に出力する。
【００４２】
そして、加算器５７では、シフタ５４から与えられるデータに対して、シフタ５５から与えられるデータを加算するとともに、シフタ５６から与えられるデータを減算する。よって、加算器５７からの出力が“１／２k1×ｄａ＋ｄｘ−１／２k2×ｄｙｑ”となり、レジスタＡＣＣに出力される。よって、レジスタＡＣＣでは、“１／２k1×ｄａ＋ｄｘ−１／２k2×ｄｙｑ”が一時的に格納される。その後、レジスタｄｓ１＿ｒｅｇへの書換を許可する制御信号ｅｎａｂｌｅ＿１が与えられるため、レジスタＡＣＣに格納されたデータ“１／２k×ｄａ＋ｄｘ−１／２k2×ｄｙｑ”がレジスタｄｓ１＿ｒｅｇに格納される。
【００４３】
このとき、乗算器１０１，１１１の乗算係数がそれぞれ、１／２k1、１／２k2であるときは、上述のようにして演算した結果“１／２k1×ｄａ＋ｄｘ−１／２k2×ｄｙｑ”が、加算器１１２からの出力であるものとして、データ“１／２k1×ｄａ＋ｄｘ−１／２k2×ｄｙｑ”をレジスタｄｓ１＿ｒｅｇに格納して動作を終了させる。即ち、例えば、乗算器１０１，１１１の乗算係数をそれぞれ、０．５（＝１／２）、０．２５（＝１／４）とすると、シフタ５４で１ビット右にシフトさせるとともにシフタ５６で２ビット右にシフトさせることで、レジスタＡＣＣに、“１／２×ｄａ＋ｄｘ−１／４×ｄｙｑ”となるデータが入力される。そして、この“１／２×ｄａ＋ｄｘ−１／４×ｄｙｑ”となるデータがレジスタｄｓ１＿ｒｅｇに格納されて、図３（ａ）における演算処理が終了する。尚、このとき、シフタ５４から加算器５７への入力は非反転入力とされる。
【００４４】
又、乗算器１０１，１１１の乗算係数がそれぞれ、Σ（１／２k1）、Σ（１／２k2）となるとき、その乗算係数の値に応じて、上述のセレクタ５１，５２ａ，５２ｂ，５３ａ，５３ｂ及びシフタ５４〜５６及び加算器５７における処理動作を繰り返す。このときの動作について、まず、乗算器１０１の乗算係数が０．７５（＝１／２＋１／４）であるとともに乗算器１１１の乗算係数が０．８７５（＝１／２＋１／４＋１／８）であるときの動作を例に挙げて説明する。
【００４５】
まず、データを１ビット右にシフトさせるための制御信号ｃｔｌ１，ｃｔｌ３がシフタ５４，５６に与えられるとともに、シフタ５４から加算器５７への入力が非反転入力とされる。このとき、シフト動作させないための制御信号ｃｔｌ２がシフタ５５に与えられる。選択信号ａｓｅｌの値が“０１”とされ、選択信号ｂｓｅｌ，ｃｓｅｌの値がそれぞれ“１”とされ、選択信号ｒｅｇ＿ｓｅｌ１の値が“ｄ１”とされ、選択信号ｒｅｇ＿ｓｅｌ２の値が“ｄｏ”とされる。
【００４６】
よって、セレクタ５１で選択された入力端子ＩＮからのデータ“ｄａ”がシフタ５４で１ビット右にシフトされる。又、レジスタｏｕｔ＿ｒｅｇのデータ“ｄｙ”が量子化器５８で量子化されてデータ“ｄｙｑ”が得られると、このデータ“ｄｙｑ”がセレクタ５３ａ，５３ｂで選択された後に、シフタ５６で１ビット右にシフトされる。このとき、シフト動作を行わないシフト５５にはレジスタｄｓ１＿ｒｅｇのデータ“ｄｘ”が与えられる。そして、加算器５７で、シフタ５４からの“１／２×ｄａ”に、シフタ５５からの“ｄｘ”が加算されるとともに、シフタ５６からの“１／２×ｄｙｑ”が減算される。よって、“１／２×ｄａ＋ｄｘ−１／２×ｄｙｑ”となるデータが、レジスタＡＣＣに格納された後、レジスタｄｓ１＿ｒｅｇに格納される。
【００４７】
次に、データを２ビット右にシフトさせるための制御信号ｃｔｌ１，ｃｔｌ３がシフタ５４，５６に与えられる。このとき、選択信号ａｓｅｌ〜ｃｓｅｌ，ｒｅｇ＿ｓｅｌ１，ｒｅｇ＿ｓｅｌ２は同一である。よって、セレクタ５１で選択された入力端子ＩＮからのデータ“ｄａ”がシフタ５４で２ビット右にシフトされるとともに、セレクタ５３ａ，５３ｂで選択された量子化器５８で量子化されたデータ“ｄｙｑ”がシフタ５６で２ビット右にシフトされる。そして、シフト動作を行わないシフト５５にはレジスタｄｓ１＿ｒｅｇのデータ“１／２×ｄａ＋ｄｘ−１／２×ｄｙｑ”が与えられる。そして、加算器５７で、シフタ５４からの“１／４×ｄａ”に、シフタ５５からの“１／２×ｄａ＋ｄｘ−１／２×ｄｙｑ”が加算されるとともに、シフタ５６からの“１／４×ｄｙｑ”が減算される。よって、“（１／２＋１／４）×ｄａ＋ｄｘ−（１／２＋１／４）×ｄｙｑ”となるデータが、レジスタＡＣＣに格納された後、レジスタｄｓ１＿ｒｅｇに格納される。
【００４８】
最後に、選択信号ａｓｅｌを“００”とするとともに、データを３ビット右にシフトさせるための制御信号ｃｔｌ３がシフタ５６に与えられる。このとき、選択信号ｂｓｅｌ，ｃｓｅｌ，ｒｅｇ＿ｓｅｌ１，ｒｅｇ＿ｓｅｌ２は同一である。よって、セレクタ５１では、“００”入力端子に入力される２４ビットの全桁が０となるデータが選択されて、シフタ５４を介して加算器５７に与えられる。又、セレクタ５３ａ，５３ｂで選択された量子化器５８で量子化されたデータ“ｄｙｑ”がシフタ５６で３ビット右にシフトされる。そして、シフト動作を行わないシフト５５にはレジスタｄｓ１＿ｒｅｇのデータ“（１／２＋１／４）×ｄａ＋ｄｘ−（１／２＋１／４）×ｄｙｑ”が与えられる。そして、加算器５７で、シフタ５５からの“（１／２＋１／４）×ｄａ＋ｄｘ−（１／２＋１／４）×ｄｙｑ”に、シフタ５６からの“１／８×ｄｙｑ”が減算される。よって、“（１／２＋１／４）×ｄａ＋ｄｘ−（１／２＋１／４＋１／８）×ｄｙｑ”となるデータが、レジスタＡＣＣに格納された後、レジスタｄｓ１＿ｒｅｇに格納される。
【００４９】
このように、加算器５７において３回加算処理を行うことで、乗算係数０．７５、０８７５となる乗算器１０１，１１１と加算器１１２とによる動作を行い、その演算結果をレジスタｄｓ１＿ｒｅｇに格納する。即ち、加算器５７における２回の加算処理で、乗算係数０．７５の乗算器１０１及び加算器１１２に対する動作が行われるとともに、加算器５７における３回の加算処理で、乗算係数０．８７５の乗算器１１１及び加算器１１２に対する動作が行われる。
【００５０】
次に、乗算器１０１の乗算係数が０．９３７５（＝１／２＋１／４＋１／８＋１／１６）であるとともに乗算器１１１の乗算係数が０．８７５（＝１／２＋１／４＋１／８）であるときの動作を例に挙げて説明する。
【００５１】
まず、シフト動作させないための制御信号ｃｔｌ１〜ｃｔｌ３がシフタ５４〜５６に与えられるとともに、シフタ５４から加算器５７への入力が非反転入力とされる。又、選択信号ａｓｅｌの値が“０１”とされ、選択信号ｂｓｅｌ，ｃｓｅｌの値がそれぞれ“１”とされ、選択信号ｒｅｇ＿ｓｅｌ１の値が“ｄ１”とされ、選択信号ｒｅｇ＿ｓｅｌ２の値が“ｄｏ”とされる。よって、シフト動作を行わないシフタ５４〜５６からそれぞれ、入力端子ＩＮからのデータ“ｄａ”及びレジスタｄｓ１＿ｒｅｇのデータ“ｄｘ”及び量子化器５８のデータ“ｄｙｑ”が加算器５７に与えられる。そして、加算器５７で加算処理されることで、“ｄａ＋ｄｘ−ｄｙｑ”となるデータが、レジスタＡＣＣに格納された後、レジスタｄｓ１＿ｒｅｇに格納される。
【００５２】
次に、データを４ビット右にシフトさせるための制御信号ｃｔｌ１がシフタ５４に与えられるとともに、シフタ５４から加算器５７への入力が反転入力とされる。又、選択信号ｃｓｅｌが“０”とされる。よって、セレクタ５１で選択された入力端子ＩＮからのデータ“ｄａ”がシフタ５４で４ビット右にシフトされる。又、セレクタ５３ｂでは、“０”入力端子に入力される２４ビットの全桁が０となるデータが選択されて、シフタ５６を介して加算器５７に与えられる。そして、シフト動作を行わないシフト５５にはレジスタｄｓ１＿ｒｅｇのデータ“ｄａ＋ｄｘ−ｄｙｑ”が与えられるため、加算器５７で加算処理されることで、“（１−１／１６）×ｄａ＋ｄｘ−ｄｙｑ”となるデータが、レジスタＡＣＣに格納された後、レジスタｄｓ１＿ｒｅｇに格納される。
【００５３】
最後に、シフト動作させないための制御信号ｃｔｌ１がシフタ５４に与えられるとともに、データを３ビット右にシフトさせるための制御信号ｃｔｌ２がシフタ５５に与えられる。又、選択信号ｒｅｇｓｅｌ＿１が“ｄｏ”とされるとともに、選択信号ａｓｅｌが“１０”とされる。更に、シフタ５４から加算器５７への入力が非反転入力とされる。よって、セレクタ５１では、“１０”入力端子に接続されるレジスタＡＣＣに格納される“（１−１／１６）×ｄａ＋ｄｘ−ｄｙｑ”となるデータが選択されて、シフタ５４を介して加算器５７に与えられる。又、セレクタ５２ａ，５２ｂで選択された量子化器５８のデータ“ｄｙｑ”がシフタ５５で３ビット右にシフトされる。そして、加算器５７で加算処理されることで、“（１−１／１６）×ｄａ＋ｄｘ−（１−１／８）ｄｙｑ”となるデータが、レジスタＡＣＣに格納された後、レジスタｄｓ１＿ｒｅｇに格納される。
【００５４】
上述のようにして演算処理して得られる“（１−１／１６）×ｄａ＋ｄｘ−（１−１／８）ｄｙｑ”となるデータは、“（１／２＋１／４＋１／８＋１／１６）×ｄａ＋ｄｘ−（１／２＋１／４＋１／８）ｄｙｑ”と等しい。このように、加算器５７における３回の加算処理を行うことで、乗算係数０．９３７５、０８７５となる乗算器１０１，１１１と加算器１１２とによる動作を行い、その演算結果をレジスタｄｓ１＿ｒｅｇに格納する。即ち、加算器５７における１回目と２回目の加算処理で、乗算係数０．９３７５の乗算器１０１及び加算器１１２に対する動作が行われるとともに、加算器５７における１回目と３回目の加算処理で、乗算係数０．８７５の乗算器１１１及び加算器１１２に対する動作が行われる。本例のように、加算器５７で減算処理を用いることで、加算器５７での演算処理回数を減少させることができ、演算処理にかかる負担を低減することができる。
【００５５】
又、ｎ次デルタ−シグマ変調回路５において、例えば、図３（ｂ）のように、加算器１１２からの信号に対して、乗算器１０２で乗算した後、加算器１１３で遅延器１２２からの信号が加算されるとともに、乗算器１０８で乗算された遅延器１２３からの信号が減算されるものとする。又、レジスタｄｓ２＿ｒｅｇが遅延器１２２に相当するとともに、レジスタｄｓ３＿ｒｅｇが遅延器１２３に相当するものとする。このときの動作について、以下に説明する。尚、レジスタｄｓ２＿ｒｅｇにデータ“ｄｓ”となる２４ビットのデジタル信号が格納されているとともに、レジスタｄｓ３＿ｒｅｇにデータ“ｄｔ”となる２４ビットのデジタル信号が格納されているものとする。又、乗算器１０２，１０８の乗算係数をそれぞれ、０．８７５、０．７５とする。
【００５６】
まず、加算器１１２の前段での演算結果であるデータ“ｄｂ”がレジスタＡＣＣ，ｄｓ１＿ｒｅｇに格納されると、選択信号ａｓｅｌ，ｂｓｅｌ，ｃｓｅｌがそれぞれ、“１０”、“１”、“１”とされる。又、選択信号ｒｅｇｓｅｌ＿１，ｒｅｇｓｅｌ＿２がそれぞれ、“ｄ２”、“ｄ３”とされる。更に、シフト動作させないための制御信号ｃｔｌ１〜ｃｔｌ３がシフタ５４〜５６に与えられるとともに、シフタ５４から加算器５７への入力が非反転入力とされる。
【００５７】
よって、セレクタ５１の“１０”入力端子に接続されるレジスタＡＣＣに格納されたデータ“ｄｂ”が、シフタ５４を介して加算器５７に与えられる。又、セレクタ５２ａ，５２ｂによってレジスタｄｓ２＿ｒｅｇに格納されたデータ“ｄｓ”が選択されると、シフタ５５を介して加算器５７に与えられる。更に、セレクタ５３ａ，５３ｂによってレジスタｄｓ３＿ｒｅｇに格納されたデータ“ｄｔ”が選択されると、シフタ５６を介して加算器５７に与えられる。そして、加算器５７で加算処理されることで、“ｄｂ＋ｄｓ−ｄｔ”となるデータが、レジスタＡＣＣに格納された後、制御信号ｅｎａｂｌｅ＿２によって書換許可されたレジスタｄｓ２＿ｒｅｇに格納される。
【００５８】
次に、選択信号ｒｅｇｓｅｌ＿１，ｒｅｇｓｅｌ＿２がそれぞれ、“ｄ３”、“ｄ１”とされる。又、データを１ビット右にシフトさせるための制御信号ｃｔｌ２がシフタ５５に与えられるとともに、データを１ビット右にシフトさせるための制御信号ｃｔｌ３がシフタ５６に与えられる。よって、セレクタ５１の“１０”入力端子に接続されるレジスタＡＣＣに格納されたデータ“ｄｂ＋ｄｓ−ｄｔ”が、シフタ５４を介して加算器５７に与えられる。又、セレクタ５２ａ，５２ｂによってレジスタｄｓ３＿ｒｅｇに格納されたデータ“ｄｔ”が選択されると、シフタ５５で２ビット右にシフトされて加算器５７に与えられる。更に、セレクタ５３ａ，５３ｂによってレジスタｄｓ１＿ｒｅｇに格納されたデータ“ｄｂ”が選択されると、シフタ５６で３ビット右にシフトされて加算器５７に与えられる。そして、加算器５７で加算処理されることで、“（１−１／８）ｄｂ＋ｄｓ−（１−１／４）ｄｔ”となるデータが、レジスタＡＣＣに格納された後、レジスタｄｓ２＿ｒｅｇに格納される。
【００５９】
このように、加算器５７において２回加算処理を行うことで、乗算係数０．８７５、０７５となる乗算器１０２，１０８と加算器１１３とによる動作を行い、その演算結果をレジスタｄｓ２＿ｒｅｇに格納する。
【００６０】
又、ｎ次デルタ−シグマ変調回路５において、例えば、図３（ｃ）のように、加算器１１２〜１１４からの信号が、加算器１１９で加算されるとともに、量子化器１２０で６ビットに量子化されるものとする。又、レジスタｄｓ１＿ｒｅｇ〜ｄｓ３＿ｒｅｇがそれぞれ、加算器１１２〜１１４の演算結果を格納するものとする。このときの動作について、以下に説明する。尚、レジスタｄｓ１＿ｒｅｇ，ｄｓ２＿ｒｅｇ，ｄｓ３＿ｒｅｇそれぞれにデータ“ｄｊ”、“ｄｋ”、“ｄｌ”となる２４ビットのデジタル信号が格納されているものとする。
【００６１】
まず、加算器１１９での演算結果となるデータ“ｄｌ”がレジスタＡＣＣ，ｄｓ３＿ｒｅｇに格納されると、選択信号ａｓｅｌ，ｂｓｅｌ，ｃｓｅｌがそれぞれ、“１０”、“１”、“０”とされる。又、選択信号ｒｅｇｓｅｌ＿１が“ｄ１”とされる。更に、シフト動作させないための制御信号ｃｔｌ１〜ｃｔｌ３がシフタ５４〜５６に与えられるとともに、シフタ５４から加算器５７への入力が非反転入力とされる。
【００６２】
よって、セレクタ５１の“１０”入力端子に接続されるレジスタＡＣＣに格納されたデータ“ｄｌ”が、シフタ５４を介して加算器５７に与えられる。又、セレクタ５２ａ，５２ｂによってレジスタｄｓ１＿ｒｅｇに格納されたデータ“ｄｊ”が選択されると、シフタ５５を介して加算器５７に与えられる。更に、セレクタ５３ｂでは、“０”入力端子に入力される２４ビットの全桁が０となるデータが選択されて、シフタ５６を介して加算器５７に与えられる。そして、加算器５７で加算処理されることで、“ｄｊ＋ｄｌ”となるデータが、レジスタＡＣＣに格納された後、制御信号ｅｎａｂｌｅ＿ｏによって書換許可されたレジスタｏｕｔ＿ｒｅｇに格納される。
【００６３】
次に、選択信号ｒｅｇｓｅｌ＿１が、“ｄ２”とされる。よって、セレクタ５１の“１０”入力端子に接続されるレジスタＡＣＣに格納されたデータ“ｄｊ＋ｄｌ”が、シフタ５４を介して加算器５７に与えられる。又、セレクタ５２ａ，５２ｂによってレジスタｄｓ２＿ｒｅｇに格納されたデータ“ｄｋ”が選択されると、シフタ５５を介して加算器５７に与えられる。そして、加算器５７で加算処理されることで、“ｄｊ＋ｄｋ＋ｄｌ”となるデータが、レジスタＡＣＣに格納された後、レジスタｏｕｔ＿ｒｅｇに格納される。このレジスタｏｕｔ＿ｒｅｇに格納されるデータ“ｄｊ＋ｄｋ＋ｄｌ”が、量子化器５８で下位１６ビットのデータが０とされて６ビットのデジタル信号に量子化される。そして量子化器５８で量子化されたデジタル信号の上位６ビットのデータが、制御信号ｅｎａｂｌｅ＿ｑによって書換許可されたレジスタｒｅｇに格納された後、出力端子ＯＵＴより６ビットのデジタル信号が格納される。
【００６４】
このように、加算器５７において２回加算処理を行うことで、加算器１１２〜１１４の演算結果を加算する加算器１１９による動作を行い、その演算結果をレジスタｏｕｔ＿ｒｅｇに格納する。そして、この演算結果を６ビットに量子化する量子化器１２０による動作を、量子化器５８及びレジスタｒｅｇによって行った後、出力端子ＯＵＴより出力する。
【００６５】
このように動作するｎ次デルタ−シグマ変調回路５では、レジスタｄｓ１＿ｒｅｇ〜ｄｓα＿ｒｅｇがデジタルフィルタ機能部５ａの一部として使用されるとともに、レジスタｄｓα＋１＿ｒｅｇ〜ｄｓｎ＿ｒｅｇがｎ−α次のデルタ−シグマ変調機能部５ｂの一部として使用される。以下では、説明を簡単にするために、ｎ＝４、α＝１として、その動作を説明する。又、このときのｎ（４）次デルタ−シグマ変調回路５の構成を、図４に示す。即ち、図４では、レジスタｄｓ１＿ｒｅｇ〜ｄｓ４＿ｒｅｇが構成されるものとなるとともに、レジスタｄｓ１＿ｒｅｇがデジタルフィルタ機能部５ａの一部として動作し、又、レジスタｄｓ２＿ｒｅｇ〜ｄｓ４＿ｒｅｇがデルタ−シグマ変調機能部５ｂの一部として動作する。
【００６６】
又、ｎ次デルタ−シグマ変調回路５が図４のように構成されるとき、更に、デジタルフィルタ機能部５ａが図５のような２素子フィルタで構成されるとともに、デルタ−シグマ変調機能部５ｂが図６のような３次のデルタ−シグマ変調回路で構成されるものとする。即ち、デジタルフィルタ機能部５ａが、オーバーサンプリング回路４からのＰＣＭ信号Ｓ２が入力される遅延器６１と、ＰＣＭ信号Ｓ２に係数ｍａを乗算する乗算器６２と、遅延器６１からの信号に係数ｍｂを乗算する乗算器６３と、乗算器６２，６３からの信号を加算する加算器６４とによって構成される２素子フィルタと等価である。又、デルタ−シグマ変調機能部５ｂが、乗算器１０１〜１０３，１０８，１１１と、加算器１１２〜１１４，１１９と、遅延器１２１〜１２３，１２８と、量子化器１２０によって構成される３次のデルタ−シグマ変調回路と等価である。
【００６７】
このように構成されるとき、まず、オーバーサンプリング回路４からのＰＣＭ信号が入力端子ＩＮから入力されると、レジスタｄｓ１＿ｒｅｇに格納されたデジタル信号が読み出される。このとき、セレクタ５１，５２ａ，５２ｂ，５３ａ，５３ｂ及びシフタ５４〜５６及び加算器５７が上述で説明したように動作することで、入力端子ＩＮからのデジタル信号とレジスタｄｓ１＿ｒｅｇ内のデジタル信号とに対して演算処理を施す。このようにすることで、入力端子ＩＮに入力されるデジタル信号に乗算器６２の乗算係数が乗算されるとともに、遅延器６１に相当するレジスタｄｓ１＿ｒｅｇから読み出されたデジタル信号に乗算器６３の乗算係数が乗算されて、加算される。その後、加算器６４で得られるデジタル信号が加算器５７より出力されると、レジスタＡＣＣに格納された後、レジスタｄｓ１＿ｒｅｇに格納される。即ち、レジスタｄｓ１＿ｒｅｇには、オーバーサンプリング回路４からのＰＣＭ信号を２素子フィルタを通過させて得られたデジタル信号が格納される。
【００６８】
このようにして、デジタルフィルタ機能部５ａによって処理されたデジタル信号がレジスタＡＣＣ，ｄｓ１＿ｒｅｇに格納されると、まず、セレクタ５１によってレジスタＡＣＣに格納されたデジタル信号が選択されてシフタ５４に与えられる。そして、レジスタｄｓ２＿ｒｅｇ，ｏｕｔ＿ｒｅｇに格納されるデジタル信号が読み出される。このとき、セレクタ５１，５２ａ，５２ｂ，５３ａ，５３ｂ及びシフタ５４〜５６及び加算器５７が上述で説明したように動作することで、レジスタＡＣＣ，ｄｓ１＿ｒｅｇ，ｄｓ２＿ｒｅｇ，ｏｕｔ＿ｒｅｇ内のデジタル信号に対して演算処理を施す。
【００６９】
このようにすることで、デジタルフィルタ機能部５ａで処理されてレジスタＡＣＣ，ｄｓ１＿ｒｅｇに格納されたデジタル信号に乗算器１０１の乗算係数が乗算されて、遅延器１２１に相当するレジスタｄｓ２＿ｒｅｇから読み出されたデジタル信号が加算される。更に、遅延器１２８に相当するレジスタｏｕｔ＿ｒｅｇに格納されたデジタル信号が量子化器５８で量子化された後に、乗算器１１１の乗算係数が乗算されて、遅延器１２１のデジタル信号が加算された乗算器１０１からのデジタル信号より減算される。その後、加算器１１２で得られるデジタル信号が加算器５７より出力されると、レジスタＡＣＣに格納された後、レジスタｄｓ２＿ｒｅｇに格納される。尚、このように、レジスタｄｓ２＿ｒｅｇへの格納動作が終了すると、セレクタ５１によって入力端子ＩＮに入力されるオーバーサンプリング回路４からのＰＣＭ信号が選択され、シフタ５４及びレジスタＡＣＣを介して、レジスタｄｓ１＿ｒｅｇに格納される。
【００７０】
そして、次に、レジスタｄｓ３＿ｒｅｇ，ｄｓ４＿ｒｅｇに格納されるデジタル信号が読み出される。このとき、セレクタ５１，５２ａ，５２ｂ，５３ａ，５３ｂ及びシフタ５４〜５６及び加算器５７が上述で説明したように動作することで、レジスタＡＣＣ，ｄｓ２＿ｒｅｇ〜ｄｓ４＿ｒｅｇ内のデジタル信号に対して演算処理を施す。このようにすることで、レジスタＡＣＣ，ｄｓ２＿ｒｅｇに格納された加算器１１２からのデジタル信号に乗算器１０２の乗算係数が乗算されて、遅延器１２２に相当するレジスタｄｓ３＿ｒｅｇから読み出されたデジタル信号が加算される。更に、遅延器１２３に相当するレジスタｄｓ４＿ｒｅｇに格納されたデジタル信号に乗算器１０８の乗算係数が乗算されて、遅延器１２２のデジタル信号が加算された乗算器１０２からのデジタル信号より減算される。その後、加算器１１３で得られるデジタル信号が加算器５７より出力されると、レジスタＡＣＣに格納された後、レジスタｄｓ３＿ｒｅｇに格納される。
【００７１】
そして、次に、レジスタｄｓ４＿ｒｅｇに格納されるデジタル信号が読み出される。このとき、セレクタ５１，５２ａ，５２ｂ，５３ａ，５３ｂ及びシフタ５４〜５６及び加算器５７が上述で説明したように動作することで、レジスタＡＣＣ，ｄｓ３＿ｒｅｇ，ｄｓ４＿ｒｅｇ内のデジタル信号に対して演算処理を施す。このようにすることで、レジスタＡＣＣ，ｄｓ３＿ｒｅｇに格納された加算器１１３からのデジタル信号に乗算器１０３の乗算係数が乗算されて、遅延器１２３に相当するレジスタｄｓ４＿ｒｅｇから読み出されたデジタル信号が加算される。その後、加算器１１４で得られるデジタル信号が加算器５７より出力されると、レジスタＡＣＣに格納された後、レジスタｄｓ４＿ｒｅｇに格納される。
【００７２】
そして、最後に、レジスタｄｓ２＿ｒｅｇ，ｄｓ３＿ｒｅｇに格納されるデジタル信号が読み出される。このとき、セレクタ５１，５２ａ，５２ｂ，５３ａ，５３ｂ及びシフタ５４〜５６及び加算器５７が上述で説明したように動作することで、レジスタＡＣＣ，ｄｓ２＿ｒｅｇ，ｄｓ３＿ｒｅｇ内のデジタル信号が加算器５７で加算される。このようにすることで、レジスタｄｓ２＿ｒｅｇ，ｄｓ３＿ｒｅｇ，ＡＣＣに格納された加算器１１２〜１１４からのデジタル信号が加算される。その後、加算器１１９で得られるデジタル信号が加算器５７より出力されると、レジスタＡＣＣに格納された後、レジスタｏｕｔ＿ｒｅｇに格納される。そして、量子化器５８で６ビットのデジタル信号に量子化されて、レジスタｒｅｇを介して出力端子ＯＵＴよりＰＷＭ変調回路６に出力される。
【００７３】
このようなデジタルフィルタ機能部５ａ及びデルタ−シグマ変調機能部５ｂにおける動作が、オーバーサンプリング回路４から与えられるＰＣＭ信号に対して、左チャンネルと右チャンネルそれぞれについて行われるように、レジスタｄｓ１＿ｒｅｇ〜ｄｓｎ＿ｒｅｇ，ｏｕｔ＿ｒｅｇ，ｒｅｇ及び量子化器５８及び出力端子ＯＵＴが左チャンネル及び右チャンネルそれぞれに対して設けられる。このとき、セレクタ５１，５２ａ，５２ｂ，５３ａ，５３ｂ及びシフタ５４〜５６及び加算器５７及びレジスタＡＣＣを、左チャンネル及び右チャンネルそれぞれに構成されるものとしても構わないし、左チャンネル及び右チャンネルに対して共通に構成されるものとしても構わない。
【００７４】
又、デジタルフィルタ機能部５ａについては、図５のような２素子フィルタを例に挙げて説明したが、デジタルフィルタ機能部５ａの遅延素子として用いるレジスタｄｓｋ＿ｒｅｇの数を増やすことで、４素子フィルタや８素子フィルタやＦＩＲフィルタなど他の構成のデジタルフィルタを構成することができる。更に、このデジタルフィルタ機能部５ａにおける乗算係数が、検出された圧縮回路１７で圧縮された信号の周波数に基づいて設定されるものとすることで、そのフィルタ係数を変更することができる。又、デジタルフィルタ機能部５ａのフィルタが外部より自由に設定されるものとしても構わない。又、デルタ−シグマ変調機能部５ｂについても、図６のような３次のものを例に挙げて説明したが、デルタ−シグマ変調機能部５ｂの遅延素子として用いるレジスタｄｓｋ＿ｒｅｇの数を増やすことで、その次数を増やすことができる。
【００７５】
更に、ｎ次デルタ−シグマ変調回路５を、図２のような構成としたが、図７のように、セレクタ５２ｂの代わりに、レジスタＡＣＣからの信号をも選択可能なセレクタ５２ｃを備えるものとしても構わない。このように構成することで、入力端子ＩＮに入力される信号を乗算する際、選択信号ｂｓｅｌを“１０”としてレジスタＡＣＣからの信号をセレクタ５２ｂで選択してシフタ５５に与えるようにすることで、オーバーサンプリング回路４から与えられる信号を乗算するときの加算器５７での演算処理回数を少なくすることができる。
【００７６】
このようにｎ次デルタ−シグマ変調回路５を図２又図７のように構成することで乗算器を設ける必要がなくなるため、回路規模を削減することができる。又、容易にデルタ−シグマ変調の次数やデジタルフィルタの次数を上げることができるので、ノイズ特性を非常に良好にすることができる。更に、入力信号のサンプリング周波数を非常に低く抑えることもできる。
【００７７】
又、ｎ次デルタ−シグマ変調回路５における全ての処理回数からメインクロックの周波数を算出して、図２又は図７のｎ次デルタ−シグマ変調回路５に設けるＲＯＭ（図示せず）に必要なアドレスカウンタを作成するものとしても構わない。即ち、８ｆｓの期間に左チャンネル用と右チャンネル用にそれぞれ２４ステップを必要とする場合は８ｆｓ×（２４ステップ×２ｃｈ）＝３８４ｆｓ（１６．８６８８ＭＨｚ）のクロックが必要となる。このクロックもしくはこのクロックから位相をずらした信号が各レジスタのクロックとなる。
【００７８】
このとき、図２又は図７のｎ次デルタ−シグマ変調回路５に２４進カウンタ（図示せず）を設け、その２４進カウンタのカウンタ値が上述したＲＯＭのアドレスとなり、ＲＯＭにはレジスタのイネーブル信号ｅｎａｂｌｅ＿１〜ｅｎａｂｌｅ＿ｎ，ｅｎａｂｌｅ＿ｏ，ｅｎａｂｌｅ＿ｑと、セレクタ５１，５２ａ，５２ｂ，５３ａ，５３ｂの選択信号ａｓｅｌ，ｂｓｅｌ，ｃｓｅｌ，ｒｅｇｓｅｌ＿１，ｒｅｇｓｅｌ＿２と、シフタ５４〜５６のシフト量を制御する制御信号ｃｔｌ１〜ｃｔｌ３とを格納し、クロック毎に出力するそれらの信号の内容を変更する。
【００７９】
＜第２の実施形態＞
本発明の第２の実施形態について、図面を参照して以下に説明する。図８は、本実施形態の音声信号記録再生装置の内部構成を示すブロック図である。尚、図８の音声信号記録再生装置において、図１の音声信号記録再生装置と同一の目的で使用する部分については、同一の符号を付してその詳細な説明は省略する。又、本実施形態の信号処理回路の構成は、第１の実施形態と同様、図２又は図７のような構成となる。
【００８０】
図８の音声信号記録再生装置は、オーバーサンプリング回路４の代わりとなるオーバーサンプリング機能部５ｃを備えたｎ次デルタ−シグマ変調回路５ｘを有するとともに、ダウンサンプリング回路１６が除去された構成となる。即ち、符号化回路３からのサンプリング周波数ｆｓによる２４ビットのデジタル信号Ｓ１がｎ次デルタ−シグマ変調回路５ｘに与えられる。そして、ｎ次デルタ−シグマ変調回路５ｘにおいて、まず、デジタルフィルタ機能部５ａを通過した後、オーバーサンプリング機能部５ｃでサンプリング周波数８ｆｓによる２４ビットのＰＣＭ信号Ｓ２に変換され、最後に、デルタ−シグマ変調機能部５ｂでデルタ−シグマ変調が施され、左右チャンネルそれぞれの６ビットのＰＣＭ信号Ｓ３，Ｓ４が出力される。
【００８１】
又、ｎ次デルタ−シグマ変調回路５ｘのデジタルフィルタ機能部５ａを通過したサンプリング周波数ｆｓによる２４ビットのデジタル信号Ｓ１ｃが圧縮回路１７に与えられて、ＡＴＲＡＣ方式などの圧縮方式に従ってデータ圧縮された後、光ピックアップ装置１４によって記録メディア１３に記録される。更に、光ピックアップ装置１４によって記録メディア１３より読み出されたデジタル信号は、伸長回路１５によってＡＴＲＡＣ方式などの圧縮方式に従ってデータ伸長された後、ｎ次デルタ−シグマ変調回路５ｘのオーバーサンプリング機能部５ｃに与えられる。そして、オーバーサンプリング機能部５ｃでサンプリング周波数８ｆｓによる２４ビットのＰＣＭ信号Ｓ２に変換された後、デルタ−シグマ変調機能部５ｂでデルタ−シグマ変調が施される。
【００８２】
又、この音声記録再生装置において、符号化回路３、ｎ次デルタ−シグマ変調回路５ｘ、ＰＷＭ変調回路６、伸長回路１５、及び圧縮回路１７が、１つのシステムＬＳＩ２０ａに搭載される。
【００８３】
このように構成される音声信号記録再生装置において、ｎ次デルタ−シグマ変調回路５ｘは、第１の実施形態と同様、図２又は図７のように構成される。そして、レジスタｄｓ１＿ｒｅｇ〜ｄｓα＿ｒｅｇをデジタルフィルタ機能部５ａとして、レジスタｄｓα＋１＿ｒｅｇ〜ｄｓβ＿ｒｅｇをオーバーサンプリング機能部５ｃとして、レジスタｄｓβ＋１＿ｒｅｇ〜ｄｓｎ＿ｒｅｇ，ｏｕｔ＿ｒｅｇ，ｒｅｇ及び量子化器５８をデルタ−シグマ変調機能部５ｂとして、それぞれ使用する。又、セレクタ５１，５２ａ〜５２ｃ，５３ａ，５３ｂ及びシフタ５４〜５６及び加算器５７及びレジスタＡＣＣについては、デジタルフィルタ機能部５ａ及びデルタ−シグマ変調機能部５ｂ及びオーバーサンプリング機能部５ｃそれぞれに対して、第１の実施形態と同様に使用されて、デジタルフィルタ機能部５ａ及びデルタ−シグマ変調機能部５ｂ及びオーバーサンプリング機能部５ｃ内に構成される乗算器又は加算器としての機能を果たす。
【００８４】
このようなｎ次デルタ−シグマ変調回路５ｘの動作を以下に説明する。尚、第１の実施形態と同様、デジタルフィルタ機能部５ａ及びデルタ−シグマ変調機能部５ｂ及びオーバーサンプリング機能部５ｃ内に構成される乗算器の乗算係数に応じて、セレクタ５１，５２ａ〜５２ｃ，５３ａ，５３ｂ及びシフタ５４〜５６及び加算器５７及びレジスタＡＣＣが動作するため、その詳細な説明は、第１の実施形態を参照するものとして省略する。又、以下では、説明を簡単にするため、デジタルフィルタ機能部５ａが図５のような構成の２素子フィルタとして、デルタ−シグマ変調機能部５ｂが図６のような構成の３次デルタ−シグマ変調回路として、それぞれ動作するとともに、オーバーサンプリング機能部５ｃでは、線形補間処理が行われるものとする。
【００８５】
このように２素子フィルタ機能及びオーバーサンプリング機能及び３次デルタ−シグマ変調機能を備えたｎ（５）次デルタ−シグマ変調回路５ｘが、図９のように構成される。即ち、ｎ（５）次デルタ−シグマ変調回路５ｘが、レジスタｄｓ１＿ｒｅｇ〜ｄｓ５＿ｒｅｇを備え、レジスタｄｓ１＿ｒｅｇがデジタルフィルタ機能部５ａの一部として動作し、又、レジスタｄｓ２＿ｒｅｇがオーバーサンプリング機能部５ｃの一部として動作し、又、レジスタｄｓ３＿ｒｅｇ〜ｄｓ５＿ｒｅｇがデルタ−シグマ変調機能部５ｂの一部として動作する。
【００８６】
このように構成されるとき、まず、符号化回路３からのサンプリング周波数ｆｓのデータ“Ｄａ１”となるデジタル信号が入力端子ＩＮに入力されると、レジスタｄｓ１＿ｒｅｇに格納された周期Ｔｓ（＝１／ｆｓ）分だけ前に入力された符号化回路３からのデータ“Ｄａ２”となるデジタル信号が読み出される。このとき、セレクタ５１，５２ａ，５２ｂ，５３ａ，５３ｂ及びシフタ５４〜５６及び加算器５７が上述で説明したように動作することで、入力端子ＩＮからのデジタル信号とレジスタｄｓ１＿ｒｅｇ内のデジタル信号とに対して、デジタルフィルタ機能部５ａでの演算処理を施す。そして、この２素子フィルタとしての機能を果たすデジタルフィルタ機能部５ａでの演算結果となるデータ“Ｄｂ１”をレジスタＡＣＣ，ｄｓ１＿ｒｅｇに格納する。
【００８７】
このようにして、デジタルフィルタ機能部５ａによって処理されたデータ“Ｄｂ１”となるデジタル信号がレジスタＡＣＣ，ｄｓ１＿ｒｅｇに格納されると、周期Ｔｓ／８分だけ前にレジスタｄｓ２＿ｒｅｇに格納されたデータ“Ｄｂ２”となるデジタル信号“Ｄｂ２”がセレクタ５３ａ，５３ｂによって読み出されて、シフタ５６を介して加算器５７に与えられる。このレジスタｄｓ２＿ｒｅｇに格納されたデータ“Ｄｂ２”は、周期Ｔｓ分だけ前にデジタルフィルタ機能部５ａで得られたデジタル信号に等しい値となる。このとき、レジスタＡＣＣ，ｄｓ１＿ｒｅｇのいずれかに格納されたデータ“Ｄｂ１”が加算器５７に与えられることで、加算器５７において、データ“Ｄｂ１”からデータ“Ｄｂ２”が減算されたデータ“Ｄｂ１−Ｄｂ２”が得られる。このデータ“Ｄｂ１−Ｄｂ２”が、レジスタＡＣＣに格納された後、レジスタｄｓ１＿ｒｅｇに格納される。
【００８８】
そして、シフタ５４において、セレクタ５１で選択されたレジスタＡＣＣに格納されたデータ“Ｄｂ１−Ｄｂ２”を３ビット右にシフトさせることで、乗算係数１／８を乗算して、加算器５７に与えるとともに、セレクタ５２ａ，５２ｂで選択されたレジスタｄｓ２＿ｒｅｇからのデータ“Ｄｂ２”をシフト５５を介して加算器５７に与える。よって、加算器５７で加算演算処理が行われて、“Ｄｂ２＋（１／８）×（Ｄｂ１−Ｄｂ２）”となるデータがレジスタＡＣＣに格納された後、レジスタｄｓ２＿ｒｅｇに格納される。
【００８９】
その後、“Ｄｂ２＋（１／８）（Ｄｂ１−Ｄｂ２）”となるデータがセレクタ５１によってレジスタＡＣＣより読み出されると、第１の実施形態と同様の動作が行われて、３次のデルタ−シグマ変調が施される。よって、デルタ−シグマ変調機能部５ｂでの演算処理が施された６ビットのＰＣＭ信号が、レジスタｒｅｇに一時的に格納された後、出力端子ＯＵＴより出力される。即ち、上述のような動作が左チャンネル及び右チャンネルそれぞれに対して施されることで、出力端子ＯＵＴから６ビットのＰＣＭ信号Ｓ３，Ｓ４が出力される。
【００９０】
このように、周期Ｔｓ／８分におけるオーバーサンプリング処理及びデルタ−シグマ変調が行われると、レジスタｄｓ１＿ｒｅｇ内のデータ“Ｄｂ１−Ｄｂ２”とレジスタｄｓ２＿ｒｅｇ内のデータ“Ｄｂ２＋（１／８）×（Ｄｂ１−Ｄｂ２）”が読み出されて、加算器５７で加算処理される。そして、加算器５７で加算処理されて得られたデータ“Ｄｂ２＋（２／８）×（Ｄｂ１−Ｄｂ２）”が、レジスタＡＣＣ，ｄｓ２＿ｒｅｇに格納されると、デルタ−シグマ変調機能部５ｂでの演算処理が施される。このようにして、周期Ｔｓの間に８回、オーバーサンプリング機能部５ｃ及びデルタ−シグマ変調機能部５ｂでの演算処理が行われると、レジスタｄｓ２＿ｒｅｇに、データ“Ｄｂ１”が格納される。即ち、レジスタｄｓ２＿ｒｅｇには、入力端子ＩＮに符号化回路３より入力されたデータ“Ｄａ１”に対してデジタルフィルタ機能部５ａでの演算処理が施されて得たデータ“Ｄｂ１”が格納される。又、このとき、レジスタｄｓ１＿ｒｅｇには、入力端子ＩＮに符号化回路３より入力されたデータ“Ｄａ１”が格納される。
【００９１】
このように動作させることによって、デジタルフィルタ機能部５ａが、周期Ｔｓ毎に動作を行うとともに、オーバーサンプリング機能部５ｃ及びデルタ−シグマ変調機能部５ｂがそれぞれ、周期Ｔｓ／８毎に動作を行う。このとき、周期Ｔｓにおける最初の周期Ｔｓ／８では、デジタルフィルタ機能部５ａの動作が行われるため、周期Ｔｓにおける２〜８回目の周期Ｔｓ／８における動作処理よりも、その処理回数が多くなる。よって、周期Ｔｓにおける１〜８回目の周期Ｔｓ／８における動作処理回数を同じ回数として、２〜８回目の周期Ｔｓ／８で余った処理回数の間、動作を停止させるようにしても構わない。
【００９２】
又、周期Ｔｓにおける１〜８回目の周期Ｔｓ／８における動作処理回数を同じ回数としたときに、２〜８回目の周期Ｔｓ／８で余った処理回数を、デジタルフィルタ機能部５ａに対する処理に割り当てるようにしても構わない。このとき、ｎ次デルタ−シグマ変調回路５ｘの後段に、ＦＩＦＯ（First In First Out）回路などを設けて、ＰＣＭ信号Ｓ３，Ｓ４が１／８周期毎に順番にＰＷＭ変調６に入力されるように、タイミング調整されるようにしても構わない。このようにすることで、デジタルフィルタ機能部５ａにおいて、より複雑な処理を行うことができる。
【００９３】
尚、本実施形態において、説明を簡単にするためにデジタルフィルタ機能部５ａを２素子フィルタとするとともに、デルタ−シグマ変調機能部５ｂを３次デルタ−シグマ変調回路としたが、これに限られるものではなく、例えば、デジタルフィルタ機能部５ａを４素子フィルタや８素子フィルタやＦＩＲフィルタなどの構成としても構わないし、デルタ−シグマ変調機能部５ｂの次数を上げても構わない。又、オーバーサンプリング機能部５ｃにおいて線形補間処理が成されるものとしたが、非線形補間処理が成されるものとしても構わない。
【００９４】
又、上述の第１及び第２の実施形態の音声信号記録再生装置において、マイク１に入力された音声をスピーカ１１，１２で再生することなく、光ピックアップ装置１４で記録メディア１３に記憶する場合、ｎ次デルタ−シグマ変調回路５，５ｘをそれぞれ、デルタ−シグマ変調機能部５ｂ及びオーバーサンプリング機能部５ｃについてもデジタルフィルタ機能部として動作させて、図１０、図１１のようにデジタルフィルタ回路５ｙ，５ｚとする。このようにすることで、より急峻で精度の高いフィルタ構成を実現することができる。このデルタ−シグマ変調機能部５ｂ及びオーバーサンプリング機能部５ｃにおける機能動作は、選択信号ａｓｅｌ〜ｃｓｅｌ，ｒｅｇｓｅｌ＿１，ｒｅｇｓｅｌ＿２及び制御信号ｅｎａｂｌｅ＿１〜ｅｎａｂｌｅｎ，ｅｎａｂｌｅ＿ａｃｃ，ｅｎａｂｌｅ＿ｑ，ｃｔｌ１〜ｓｔｌ３の値や入力タイミングが変更されることによって切り換えられる。同様に、第１及び第２の実施形態の音声信号記録再生装置において、記録メディア１３からの音声信号をスピーカ１１，１２で再生する場合、デジタルフィルタ機能部５ａをもデルタ−シグマ変調機能部５ｂの一部として動作させるようにしても構わない。
【産業上の利用可能性】
【００９５】
外部より音声入力されることで得られた音声信号をＭＤ、ＭＯ、ＣＤ、ＣＤ−Ｒ、ＣＤ−ＲＷ、ＤＶＤ、ＤＶＤ−ＲＷ、ＨＤＤ、フラッシュメモリなどの記録メディアに記録するとともに記録メディアに記録された音声信号を再生する音声信号記録再生装置に適用することができる。
【図面の簡単な説明】
【００９６】
【図１】は、第１の実施形態の音声信号記録再生装置の内部構成を示すブロック図である。
【図２】は、図１の音声信号記録再生装置のｎ次デルタ−シグマ変調回路の構成を示すブロック図である。
【図３】は、図２のｎ次デルタ−シグマ変調回路の一部動作に対応する等化回路図である。
【図４】は、４次デルタ−シグマ変調回路の構成を示すブロック図である。
【図５】は、図４のデルタ−シグマ変調回路内のデジタルフィルタ機能部の構成を示す回路図である。
【図６】は、図４のデルタ−シグマ変調回路内のデルタ−シグマ機能部の構成を示す回路図である。
【図７】は、図１の音声信号記録再生装置のｎ次デルタ−シグマ変調回路の別の構成を示すブロック図である。
【図８】は、第２の実施形態の音声信号記録再生装置の内部構成を示すブロック図である。
【図９】は、５次デルタ−シグマ変調回路の構成を示すブロック図である。
【図１０】は、図１の音声信号記録再生装置の記録ブロックのみを使用したときの構成を示すブロック図である。
【図１１】は、図８の音声信号記録再生装置の記録ブロックのみを使用したときの構成を示すブロック図である。
【図１２】は、従来の音声信号再生装置の内部構成を示すブロック図である。
【図１３】は、図１２の音声信号再生装置の７次デルタ−シグマ変調回路の構成を示すブロック図である。
【符号の説明】
【００９７】
１    マイク
２    Ａ／Ｄコンバータ
３    符号化回路
４    オーバーサンプリング回路
５    ｎ次デルタ−シグマ変調回路
６    ＰＷＭ変調回路
７，８    スイッチングアンプ
９，１０    ＬＰＦ
１１，１２    スピーカ
１３    記録メディア
１４    光ピックアップ装置
１５    伸長回路
１６    ダウンサンプリング回路
１７    圧縮回路
【図１】
2005151184.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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