(57)【要約】【課題】  トレンチ内部の絶縁膜のエッチング量の制御を精度良く行えるようにして素子の電気的特性の向上を図る。【解決手段】  シリコン基板１１に第１のシリコン酸化膜１２、多結晶シリコン膜１３およびシリコン窒化膜を積層形成し、トレンチ１４を形成して素子分離領域を設ける。トレンチ１４内部には第３のシリコン酸化膜１６が埋め込み形成され、所定量だけエッチングすることで多結晶シリコン膜１３の中間部位にシリコン酸化膜１６の端部が位置するように形成される。このシリコン酸化膜１６は、多結晶シリコン膜１３の表面から突出する状態からBufferedＨＦ溶液でウェット処理をすることで等方的にエッチングされるので、中央部に向かって傾斜面１６ａを屋根状に有する構成となる。【選択図】  図２
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【特許請求の範囲】
【請求項１】
シリコン基板と、
このシリコン基板に形成されたトレンチと、
このトレンチをはさみ、前記シリコン基板上に第１の絶縁膜を介して積層された多結晶シリコン膜と、
前記トレンチの内部に埋め込まれた第２の絶縁膜であって、この第２の絶縁膜の上面端部は前記多結晶シリコン膜の上面より下でかつ前記シリコン基板の上面より上に位置し、上面中央部は前記上面端部より前記多結晶シリコン膜の上面側に位置する形状を有する第２の絶縁膜と
を具備したことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第２の絶縁膜の上面は、上面中央部から上面端部に向かって傾斜角度が浅くなる形状を有することを特徴とする半導体装置。
【請求項３】
半導体基板にトレンチを形成して絶縁膜を埋め込んで素子分離領域を形成する工程を備えた半導体装置の製造方法において、
前記半導体基板上に第１の絶縁膜、多結晶半導体膜、半導体窒化膜を順次積層する工程と、
前記トレンチを形成して埋め込み用の第２の絶縁膜を形成する工程と、
前記半導体基板上に形成した半導体窒化膜を選択的に除去して前記トレンチ内に埋め込んだ第２の絶縁膜を突出させる工程と、
前記トレンチに埋め込み形成され突出状態とされた第２の絶縁膜を等方的にエッチングする工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項４】
請求項３に記載の半導体装置の製造方法において、
前記トレンチに埋め込み形成され突出状態とされた第２の絶縁膜を選択的に且つ等方的にエッチングする工程では、当該第２の絶縁膜のトレンチ端部に位置する部分の表面が前記多結晶半導体膜の中間部位の高さとなるようにエッチング処理することを特徴とする半導体装置の製造方法。
【請求項５】
請求項４に記載の半導体装置の製造方法において、
前記トレンチに埋め込み形成され突出状態とされた第２の絶縁膜を選択的に且つ等方的にエッチングする工程では、エッチング処理時間を管理することで当該第２の絶縁膜のトレンチ端部に位置する部分の高さ寸法を調整することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板上にトレンチを形成すると共に内部に絶縁膜を埋め込んで素子分離領域を形成した半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
この種の半導体装置として、例えばフラッシュメモリに代表される不揮発性メモリ装置では、メモリセルを形成する領域について素子分離領域の工程においてそのエッチング精度が要求される。ところが、従来の製造工程では、次のような点でその精度を高めることができない要素があった。図８、図９はその製造工程に準じた素子の模式的な断面構造を示している。
【０００３】
図８（ａ）に示す状態は、次のようにして形成された状態を示している。まず、シリコン基板１上にシリコン酸化膜２を形成し、次にリンが添加された多結晶シリコン膜３とシリコン窒化膜４を推積し、フォトリソグラフィ処理によりフォトレジストを所定のパターンに加工したものをマスクにし、ＲＩＥ法によりシリコン窒化膜４を加工し、さらにこれをマスクにして多結晶シリコン膜３をエッチングしてシリコン酸化膜２を露出させた状態である。
【０００４】
次に、上記状態から、シリコン酸化膜２およびシリコン基板１を加工しシリコン基板１中に溝を形成し、溝の外壁にシリコン酸化膜５を形成する。続いて、ＨＤＰ(high density plasma)法によりシリコン酸化膜６を堆積し、次にＣＭＰ(chemical mechanical polish)法によりシリコン酸化膜６を平坦化し、窒素雰囲気中で加熱して図８（ｂ）に示す状態まで加工する。
【０００５】
上記状態から、BufferedＨＦ（バッファードフッ酸）溶液でウェット処理をおこなってシリコン基板１の表面から所望の高さになるまでエッチングを行い、シリコン酸化膜６の高さを多結晶シリコン膜３の中間位置になるようにすることで図８（ｃ）に示す状態を得る。この状態では、ウェット処理であるから、シリコン酸化膜６に加えてシリコン酸化膜５もエッチングされるので、図示の状態となる。
【０００６】
次に、リン酸処理によりシリコン窒化膜４を除去してすることにより、図９（ｄ）に示すような構成を得る。続いて、減圧ＣＶＤ法で、ＯＮＯ膜（シリコン酸化膜、シリコン窒化膜、シリコン酸化膜の３層膜）７、リンが添加された多結晶シリコン膜８、ＷＳｉ膜９、シリコン窒化膜１０を順次積層して図９（ｅ）に示す構成を得る。
この後、シリコン窒化膜１０をＲＩＥ法により加工し、これをマスクとしてＷＳｉ膜９、多結晶シリコン膜８、ＯＮＯ膜７、多結晶シリコン膜３をＲＩＥ法で加工し、続いてゲート電極の側壁にシリコン酸化膜を形成するといった工程を経てフラッシュメモリが形成されるようになる。
【０００７】
なお、このようにシリコン基板に比較的浅い溝を形成してこれにシリコン酸化膜を埋め込んで形成する素子分離領域であるＳＴＩ（Shallow Trench Isolation）を形成する技術については、例えば特許文献１や２に示されるものがある。
【特許文献１】特開２００２−０３３４７６号公報
【特許文献２】特開２００２−１２４５６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記した従来技術に示したものでは次のような不具合があった。すなわち、ＣＭＰ法を用いて平坦化を行う際に、ＣＭＰのストッパ膜として機能するシリコン窒化膜４が均一に研磨することができないという事情がある。この結果、BufferedＨＦ溶液によりシリコン酸化膜６をエッチングする場合に、エッチング量をコントロールすることが難しくなり、シリコン基板１の表面からの高さが不均一になってしまう。
【０００９】
これにより、後に形成されるゲート電極とのカップリング比にバラツキが発生することになる。このことは、素子の特性として書き込み動作に時間がかかるという現象として反映することになり、好ましくないことである。
本発明は上記した事情を考慮してなされたもので、その目的は、半導体基板に形成したトレンチに埋め込み形成する絶縁膜のエッチング量の制御性を高めることができ、これによって安定した素子特性を得ることができるようにした半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の半導体装置は、
シリコン基板と、このシリコン基板に形成されたトレンチと、このトレンチをはさみ、前記シリコン基板上に第１の絶縁膜を介して積層された多結晶シリコン膜と、前記トレンチの内部に埋め込まれた第２の絶縁膜であって、この第２の絶縁膜の上面端部は前記多結晶シリコン膜の上面より下でかつ前記シリコン基板の上面より上に位置し、上面中央部は前記上面端部より前記多結晶シリコン膜の上面側に位置する形状を有する第２の絶縁膜と
を具備したところに特徴を有する。
【００１１】
上記構成を採用することにより、このような形状の絶縁膜をトレンチ内部に形成する際の処理で、トレンチの端部から等方的なエッチング処理を用いることができ、これによって、絶縁膜をトレンチから露出した状態に形成して等方的なエッチング処理で除去することで、トレンチ端部からの深さ方向の寸法をエッチング時間などの管理により正確に設定することができるようになる。この結果、トレンチの周囲の表面から絶縁膜の端部までの高さを精度良く形成する工程を採用することができるようになる。
【００１２】
また、本発明の半導体装置の製造方法は、半導体基板にトレンチを形成して絶縁膜を埋め込んで素子分離領域を形成する工程を備えた半導体装置の製造方法において、前記半導体基板上に第１の絶縁膜、多結晶半導体膜、半導体窒化膜を順次積層する工程と、前記トレンチを形成して埋め込み用の第２の絶縁膜を形成する工程と、前記半導体基板上に形成した半導体窒化膜を選択的に除去して前記トレンチ内に埋め込んだ第２の絶縁膜を突出させる工程と、前記トレンチに埋め込み形成され突出状態とされた第２の絶縁膜を等方的にエッチングする工程とを備えたところに特徴を有する。
【００１３】
上記製造方法によれば、トレンチ内部に埋め込み形成した第２の絶縁膜を、トレンチの上部に突出する形状に加工し、この後等方的にエッチングすることで、トレンチから突出している第２の絶縁膜の表面から同時にエッチングが開始されるので、突出部分の側面からもエッチングが進行するようになる。この結果、第２の絶縁膜がトレンチ内壁部と接する側面部の深さ方向のエッチング量はエッチング開始時点からの時間に比例した量となる。これにより、トレンチ側壁部の第２の絶縁膜の高さ寸法を精度良く所望のエッチング量で形成することができるようになる。
【発明の効果】
【００１４】
本発明の半導体装置およびその製造方法によれば、シリコン基板（半導体基板）のトレンチ内部に埋め込み形成した第２の絶縁膜の深さ方向のエッチング量を精度良く制御することができるようになり、半導体装置の電気的特性を良好且つ安定したものとすることができる。
【発明を実施するための最良の形態】
【００１５】
（第１の実施形態）
以下本発明を半導体装置としての不揮発性記憶装置（例えばフラッシュメモリ）に適用した場合の第１の実施形態について図１ないし図６を参照して説明する。
図１はフラッシュメモリセルの部分の模式的な平面図を示しており、図２（ａ）、（ｂ）はフラッシュメモリのメモリセルの部分の模式的な断面を示している。図２（ａ）は、ゲート電極Ｇ上で活性領域ＡＡおよび素子分離領域ＳＴＩを横断する方向つまり図１中Ａ−Ａ線で示す方向に切断した断面で示しており、図２（ｂ）は、活性領域ＡＡと平行する方向つまり図１中Ｂ−Ｂ線で示す方向に切断した断面で示しているものである。
【００１６】
この図２（ａ）、（ｂ）において、半導体基板であるシリコン基板１１の表面にゲート酸化膜となる第１のシリコン酸化膜（第１の絶縁膜）１２が８ｎｍの膜厚で形成されており、この上部にフローティングゲートとなるリンが添加された第１の多結晶シリコン膜１３が１６５ｎｍの膜厚で形成されている。
これらのシリコン基板１１、第１のシリコン酸化膜１２および第１の多結晶シリコン膜１３には、シリコン基板１１の所定深さに達する溝つまりトレンチ１４が形成されている。このトレンチ１４の底面部および側壁部の所定高さまで第２のシリコン酸化膜１５が６ｎｍの膜厚で形成されている。このトレンチ１４の内部には、所定深さまで第３のシリコン酸化膜（第２の絶縁膜）１６が埋め込み形成されている。
【００１７】
第３のシリコン酸化膜１６は、その上面がトレンチ１４の端部から中央部に向かう傾斜面１６ａとして形成されており、中央部に頂点１６ｂを有する形状に形成されている。傾斜面１６ａがトレンチ１４の端部と接する部分（上面端部）の位置は、第１の多結晶シリコン膜１３の上面より下方でかつシリコン基板１１の上面より上方の、第１の多結晶シリコン膜１３の上面から所定の深さＤ下がった位置となるように形成されている。また、各傾斜面１６ａは、下に凸に、すなわち中央部から上面端部に向かって傾斜角度が浅くなるような面に形成されている。
【００１８】
第１の多結晶シリコン膜１３およびトレンチ１４に埋め込まれた第３のシリコン酸化膜１６の上面にはＯＮＯ（Oxide-Nitride-Oxide）膜１７が形成されている。ＯＮＯ膜１７は、５．５ｎｍのシリコン酸化膜、８ｎｍのシリコン窒化膜、５．３ｎｍのシリコン酸化膜の３層膜で構成されたものである。
この上面にトレンチ１４の内部を埋め込むように、全面にリンが添加された８０ｎｍの膜厚の第２の多結晶シリコン膜１８、７０ｎｍの膜厚のＷＳｉ（タングステンシリサイド）膜１９、３００ｎｍの第２のシリコン窒化膜２０が順次積層形成され、これによってコントロールゲートが形成されている。また、図１（ｂ）に示すように、ゲート電極部の側壁には、第４のシリコン酸化膜２１が形成されている。
【００１９】
上記構成において、トレンチ１４内部に埋め込んだ第３のシリコン酸化膜１６の上面の形状が特徴的な形状となっているが、このような形状に形成する過程は後述するように、その加工工程で本発明のエッチング工程を採用していることに起因する。これは、第１の多結晶シリコン膜１３の上面から所定深さＤだけ下がった位置に第３のシリコン酸化膜１６の端部が位置するように形成する工程の加工精度を高めることがその目的である。
【００２０】
このように第１の多結晶シリコン膜１６の上面からの深さ寸法Ｄが精度良く得られると、フローティングゲートである第１の多結晶シリコン膜１６とＯＮＯ膜１７を介して対向する第２の多結晶シリコン膜１８の対向面積の精度が高まり、素子の特性として重要なカップリング比をバラツキを低減して形成することができるようになる。これによって、安定した特性のメモリセルを得ることができるようになるものである。
【００２１】
次に、上記構成のメモリセル領域の製造工程について説明する。図２および図３は、図１の（ａ）に対応した切断面について工程に沿った断面形状の推移を示しており、図４および図５は図１の（ｂ）に対応した切断面について工程に沿った断面形状の推移を示している。
図２（ａ）および図４（ａ）の状態は、次のようにして形成されたものである。まず、シリコン基板１１を、７５０℃水蒸気雰囲気中で加熱することで表面に第１シリコン酸化膜１２を８ｎｍ形成する。この第１シリコン酸化膜１２はゲート酸化膜として機能させるものである。次に、減圧ＣＶＤ法で、リン（Ｐ）が不純物として添加された１６５ｎｍの膜厚の第１の多結晶シリコン膜１３と、７０ｎｍの膜厚の第１のシリコン窒化膜２２とを推積させる。
【００２２】
この後、通常のフォトリソグラフィ処理によりフォトレジストを所定のパターンに加工し、それをマスクにしてＲＩＥ（Reactive Ion Etching）法により第１のシリコン窒化膜２２を加工する。続いて、第１のシリコン窒化膜２２をマスクにして第１の多結晶シリコン膜１３と第１のシリコン酸化膜１２およびシリコン基板１１をエッチングして、シリコン基板１１中にトレンチ１４を形成する。図２（ａ）および図４（ａ）は、第１の多結晶シリコン膜１３までエッチングした状態の断面である。
【００２３】
この後、１０００℃のＯ２雰囲気中で加熱し、トレンチ１４の外壁に６ｎｍの膜厚の第２のシリコン酸化膜１５を形成する。次に、ＨＤＰ(high density plasma)法により７００ｎｍの膜厚の第３のシリコン酸化膜１６を堆積することにより、図４（ｂ）に示すような構成を得る。続いて、ＣＭＰ(Chemical Mechanical Polish)法により第３のシリコン酸化膜１６を平坦化する処理を行い、この後、窒素雰囲気中で加熱して図２（ｂ）、図４（ｃ）に示す構成を得る。
【００２４】
次に、第１のシリコン窒化膜２２上の第３のシリコン酸化膜１６を完全に除去するためにBufferedＨＦ溶液に浸す処理を行う。続いて、１５０℃のリン酸処理により第１のシリコン窒化膜２２を除去する。この状態では、図２（ｃ）に示すように、第３のシリコン酸化膜１６の上面部分がトレンチ１４の上部に突出した状態となり、上面近傍の側面部が露出する状態である。
【００２５】
この後、図３（ｄ）および図５（ｄ）に示すように、BufferedＨＦ溶液に浸す処理をおこなってシリコン基板１１の表面から所望の高さとなるように第３のシリコン酸化膜１６の高さをあわせるようにエッチングを行う。このエッチング処理では、図２（ｃ）に示した突出した状態の第３のシリコン酸化膜１６をウェット処理によりエッチングし、エッチングを第３のシリコン酸化膜１６を露出部分から等方的に進行させる。これにより、エッチングが第３のシリコン酸化膜１６の上面部と露出している側面部とから開始され、時間の経過と共にそのエッチング量が増加していく。
【００２６】
この結果、トレンチ１４の端部に位置する第３のシリコン酸化膜１６は、図３（ｄ）に示すように、端部から上面の中央部にかけて断面が下に凸となる円弧状をなす傾斜面１６ａを形成しつつ下方に進行していくようになる。このとき、トレンチ１４の端部から下方の深さ寸法ｄは、時間に比例したエッチング量となり、図示のように両端部から傾斜面１６ａが屋根状に合わせた状態で頂点部１６ｂが中央に形成された状態になる。この後、第３のシリコン酸化膜１６をＲＩＥ法により加工し、図３（ｅ）に示すように、上面の端部がトレンチ１４の開口部から所定深さＤまでエッチングする。
【００２７】
次に、図５（ｅ）に示すように、減圧ＣＶＤ法でＯＮＯ膜（５．５ｎｍのシリコン酸化膜、８ｎｍのシリコンナイトライド、５．３ｎｍのシリコン酸化膜の３層膜）１７、リンが添加された８０ｎｍの膜厚の第２の多結晶シリコン膜１８、７０ｎｍの膜厚のＷＳｉ膜１９、３００ｎｍの膜厚の第２のシリコン窒化膜２０を堆積する。
この後、フォトリソグラフィ法によりフォトレジストを所望の形にパターンニングし、それをマスクにして第２のシリコン窒化膜２０をＲＩＥ法により加工し、Ｏ２プラズマ中にシリコン基板１１をさらし、フォトレジストを除去する。次に第２のシリコン窒化膜２０をマスクに、ＷＳｉ膜１９、第２の多結晶シリコン膜１８、ＯＮＯ膜１７、第１の多結晶シリコン膜１３をＲＩＥ法で加工し、１０００℃のＯ２雰囲気で加熱し、ゲート電極の側壁に第４のシリコン酸化膜２１を形成することで、図１（ａ）、（ｂ）に示す構成を得ることができる。
【００２８】
このような本実施形態によれば、トレンチ１４の内部に埋め込む第３のシリコン酸化膜１６をエッチング加工する場合に、第１のシリコン窒化膜２２を除去して突出した状態としてからBufferedＨＦ溶液に浸す処理を行うので、トレンチ１４の第１の多結晶シリコン膜１３の表面から第３のシリコン酸化膜１６を等方的にエッチングすることができ、これによって、端部の深さ方向のエッチング量をエッチング処理時間で正確に制御することができるようになる。
【００２９】
この結果、フラッシュメモリの特性として、カップリング比のバラツキを低減することができ、安定した書き込み動作を行わせることができ、素子特性を安定したものとすることができるようになる。
(第２の実施形態)
図６は本発明の第２の実施形態を示すもので、第１の実施形態と異なるところは、製造方法である。すなわち、この実施形態においては、第１の実施形態で図２（ｃ）に示した状態から図３（ｅ）に示した状態まで加工する過程を、ＲＩＥ法で加工する工程を無くし、BufferedＨＦ溶液に浸す処理のみをおこなって深さＤまでエッチングを行うようにしている。
【００３０】
この場合、図６（ａ）（図２（ｃ）の工程の状態に相当）の状態から、BufferedＨＦ溶液に浸す処理をおこなうと、等方的にエッチングが進行するから、側壁に形成していた第２のシリコン酸化膜１５もエッチングされる。第１の実施形態の場合には、ＲＩＥ法によるエッチング工程があるので、このときには異方性エッチングのため第２のシリコン酸化膜１５はエッチングされにくい。これに対して、BufferedＨＦ溶液によるウェット処理では、第２のシリコン酸化膜１５がエッチングされるのである。
【００３１】
エッチング量の制御がBufferedＨＦ溶液によるエッチング時間の制御だけで十分である場合にはこのような第２の実施形態の方法を採用することで目的を達成することができるようになる。そして、この第２の実施形態では、ＲＩＥ法によるエッチング処理をなくすことから、工程を簡略化することができるようになる。
（他の実施形態）
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
【００３２】
フラッシュメモリ以外にも素子分離領域として形成するトレンチ内に絶縁膜を埋め込んでエッチング加工する構成の半導体装置に適用することができる。
図２（ｃ）の状態からBufferedＨＦ溶液を用いたエッチング処理をすることで等方的にエッチングを進行させた後に、ＲＩＥ法によるエッチングの他に、他のエッチング方法を併用することができる。
【図面の簡単な説明】
【００３３】
【図１】本発明の第１の実施形態を示すメモリセルの模式的平面図
【図２】メモリセルの模式的断面図で、（ａ）はトレンチを横切る方向の縦断側面図、（ｂ）は活性領域に沿った方向の縦断側面図
【図３】製造工程の各段階に対応した図２（ａ）相当の縦断側面図（その１）
【図４】製造工程の各段階に対応した図２（ａ）相当の縦断側面図（その２）
【図５】製造工程の各段階に対応した図２（ｂ）相当の縦断側面図（その１）
【図６】製造工程の各段階に対応した図２（ｂ）相当の縦断側面図（その２）
【図７】本発明の第２の実施形態を示す製造工程の各段階に対応した図２（ａ）相当の縦断側面図
【図８】従来技術を説明するための製造工程の各段階に対応した図２（ａ）相当の縦断側面図
【図９】製造工程の各段階に対応した図２（ａ）相当の縦断側面図
【符号の説明】
【００３４】
図面中、１１はシリコン基板（半導体基板）、１２は第１のシリコン酸化膜（第１の絶縁膜）、１３は第１の多結晶シリコン膜、１４はトレンチ、１５は第２のシリコン酸化膜、１６は第３のシリコン酸化膜（第２の絶縁膜）、１７はＯＮＯ膜、１８は第２の多結晶シリコン膜、１９はＷＳｉ膜、２０は第２のシリコン窒化膜である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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