(57)【要約】  【課題】  短いロックアップ時間でピクセルクロックが生成できる簡単な構成のＰＬＬ回路を提供すること。  【解決手段】  分周回路２の分周比Ｎと分周回路６による分周比Ｌで決まる周波数で電圧制御発振器４を発振させ、出力端子９から所望のピクセルクロックと同じ周波数の同期信号Ｓ４を得るようにしたＰＬＬ回路において、レジスタ回路７を設け、これにＤＡ変換器５の出力電圧を決めるためのデータＤＶと、分周回路２の分周比Ｎを表わすデータ、それに分周回路６の分周比Ｌを表わすデータを予め記憶しておき、これにより、電圧制御発振器４の発振周波数がそのままでほぼ位相ロックした後と同じ周波数になるような制御電圧ＶCO にプリセットされた状態から動作が開始されるようにしたもの。この結果、極く短時間でＰＬＬ動作が確定し、このときの所望の周波数にロックさせることができる。  【選択図】  図１
2005303527.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも電圧制御発振手段と位相比較手段及び分周手段を備えたＰＬＬ回路において、
前記電圧制御発振手段の制御電圧を記憶したレジスタを設け、
動作立ち上げ時、前記レジスタから読み出した制御電圧が前記電圧制御発振手段の制御電圧としてプリセットされるように構成したことを特徴とするＰＬＬ回路。
【請求項２】
請求項１に記載のＰＬＬ回路において、
前記レジスタが、外部からデータを書き込むための端子を備えていることを特徴とするＰＬＬ回路。
【請求項３】
請求項１に記載のＰＬＬ回路において、
前記レジスタがＲＯＭ回路で構成されていることを特徴とするＰＬＬ回路。
【請求項４】
請求項１に記載のＰＬＬ回路において、
制御レジスタがＤＦＦ回路で構成されていることを特徴とするＰＬＬ回路。
【請求項５】
請求項４に記載の示すＰＬＬ回路において、
前記ＤＦＦ回路は、強誘電体トランジスタで構成されていることを特徴とするＰＬＬ回路。
【請求項６】
請求項１に記載のＰＬＬ回路において、
前記レジスタが書き換え可能なメモリ回路で構成されていることを特徴とするＰＬＬ回路。
【請求項７】
請求項６に記載のＰＬＬ回路において、
前記メモリ回路がフラッシュメモリ回路で構成されていること特徴とするＰＬＬ回路。
【請求項８】
請求項６に記載のＰＬＬ回路において、
前記メモリ回路が強誘電体メモリ回路で構成されていることを特徴とするＰＬＬ回路。
【請求項９】
請求項６に記載のＰＬＬ回路において、
前記メモリ回路がＥＥＰＲＯＭ回路で構成されていることを特徴とするＰＬＬ回路。
【請求項１０】
請求項１に記載のＰＬＬ回路において、
前記電圧制御発振手段が、必要とする周波数近傍のみの狭い範囲で発振する複数の電圧制御発振回路で構成されていることを特徴とするＰＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路からなるＰＬＬ回路に係り、特にコンピュータモニター信号用のピクセルクロックの発生に好適なＰＬＬ回路に関する。
【背景技術】
【０００２】
コンピュータなどで生成した文字、画像等のデータをディスプレイに表示するための信号処理回路においては、該データをピクセル(画素)毎にサンプリングするためのクロック、いわゆるピクセルクロックを必要とする。
【０００３】
ところで、このピクセルクロックは、通常、ＰＬＬ(位相ロックループ)回路を使用して生成しているが、このとき、パーソナルコンピュータのモニター規格であるＶＥＳＡ(Video Electronics Standard Association)規格に従って異なった周波数の複数のクロックを生成する必要がある。
【０００４】
そして、このようなＶＥＳＡ規格によるピクセルクロックを生成するために使用されるＰＬＬ回路の従来技術には、図７に示す回路がある(例えば、特許文献１参照。)。
【０００５】
そこで、以下、この従来技術について説明すると、この図７の従来技術は、周波数が１３．５ＭＨｚのシステムクロック信号Ｓ６３を用い、これからＶＥＳＡ規格による同期信号Ｓ３２を生成するものである。
【０００６】
このとき、ＰＬＬ回路３５は、位相比較回路４０とチャージポンプ４１、ループフィルタ４２、ＶＣＯ(電圧発振回路)４３、それに１／Ｌ分周回路(プログラマブルカウンタ)４４で構成され、１／Ｒ分周回路３４から供給されるクロック信号Ｓ３４により動作する一般的なものでる。
【０００７】
そして、このとき１／Ｒ分周回路３４は、分周比指示信号Ｓ６０により分周比３(Ｒ＝３)に設定され、１／Ｌ分周回路４４は、分周比指示信号Ｓ６１により分周比１００７(Ｌ＝１００７)に設定され、そして、分周回路３６は、分周比指示信号Ｓ６２により、分周比４に設定されているものとする。
【０００８】
そうすると、まず、分周回路３４によりシステムクロック信号Ｓ６３が分周され、この結果、システムクロック信号Ｓ６３の周波数の１／３倍のクロック信号Ｓ３４が生成され、ＰＬＬ回路３５に出力される。
【０００９】
そして、このクロック信号Ｓ３４がＰＬＬ回路３５によりＰＬＬ処理され、クロック信号Ｓ３４を１００７倍した周波数１００．７０００００ＭＨｚのクロック信号Ｓ４３がＶＣＯ４３により生成され、分周回路３６に出力されることになる。
【００１０】
ここで、分周回路回路３６では、このクロック信号Ｓ４３が分周回路５０、５１、５２により順次１／２倍されるが、このときマルチプレクサ５３が分周比指示信号Ｓ６２で指示された分周比に従って、周波数が１／４の２５．１７５００ＭＨｚになる分周回路５１の出力を選択する。
【００１１】
そこで、この分周回路５１の出力が取り出され、ピクセルクロックＳ３２として同期生成回路３３に供給されることになり、必要とする周波数の同期信号Ｓ３３が同期生成回路３３から出力されることになる。
【００１２】
ところで、上記したように、ピクセルクロックとしては、コンピュータ信号の解像度により、例えば図８に示すような様々な周波数のクロックを生成する必要があるが、ここで、ＰＬＬ回路を用いた場合には、そこに含まれているＶＣＯには広範囲の周波数を発生する能力が求められる。
【００１３】
そして、このように発振周波数が広範囲にわたるＶＣＯの場合、それを単一の発振回路で実現しようとするのは極めて困難な上、実現させたとしても、その周波数制御に必要な制御電圧も広範囲になるので、設定した周波数にＰＬＬがロックするまでの時間、すなわちＰＬＬのロックアップ時間が長くなってしまい、しかも、この場合、消費電力の増加が免れない。
【００１４】
ここで、ＶＣＯの発振周波数の設定時間を短縮し、ＰＬＬのロックアップ時間を短くする方法として、発振電圧をＤ／Ａコンバータによりプリセットする方法が従来から提案されている(例えば、特許文献２参照。)。
【００１５】
そこで、この発振電圧をＤ／Ａコンバータによりプリセットする従来技術について、図９により説明すると、これは、Ｄ／Ａ変換器１０３を介して、ＣＰＵ１０５がＶＣＯ１０２をプリセット制御するようにしたもので、このときのＣＰＵ１０５のプログラムと必要なデータはＲＯＭ１０６に格納してある。
【００１６】
また、位相比較器１０１にはアンロック検出回路１０９が設けてあり、ＣＰＵ１０５がモニターすることによりＰＬＬループのロックが検出できるようになっている。そして、位相比較器１０１とＶＣＯ１０２、ループフィルタ１０４、それに可変分周器１０８は、図７の従来技術における位相比較器４０とＶＣＯ４３、ループフィルタ４２、それに１／Ｌ分周回路４４と基本的には同じである。
【００１７】
そして、この図９の従来技術では、ＣＰＵ１０５がＲＯＭ１０７に内蔵したプログラムに従ってＤ／Ａ変換器１０３を制御し、位相比較器１０１のアンロック検出回路１０９から出力されるアンロック信号によりＶＣＯ１０２の制御電圧をモニターしながらサーチし、ロック時点でのＤ／Ａ変換器１０３の設定点、つまりロックしたときのＶＣＯ１０２の制御電圧をＲＯＭ１０６に記憶する。
【００１８】
そして、ＶＣＯ１０２の動作点、つまり制御電圧を、ＲＯＭ１０６に記憶したデータにより予めプリセットしておき、これにより所定の周波数にＶＣＯ１０２がロックするまでの時間を短縮しようとするものである。
【００１９】
この従来技術の場合、プログラマブルに自らプリセット点を検出し設定するので、広範囲の周波数にも容易に対応することができる。
【特許文献１】特開２０００−３９８７８号公報
【特許文献２】特開平６−１１２８１８号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
上記従来技術のうち、まず、図７で説明した従来技術は、上述したように、ピクセルクロックを発生する回路の場合、その広範囲な対応周波数レンジの広さから、所定のピクセルクロックが得られるまでの時間、いわゆるロックアップ時間が永くかかり過ぎるという問題があり、この結果、消費電流の増加が免れず、省エネに問題があった。
【００２１】
また、図９で説明した従来技術のように、自らプリセット点を検出し設定するというプログラマブルな方法は、ＣＰＵや、そのプログラムを格納したＲＯＭなど、比較的大規模な回路ブロックを必要とする。
【００２２】
このため、例えば図８に示したように、周波数範囲は広いが、連続性は必要とせず、各々がコンピュータ信号の解像度に応じて異なった周波数ではあるが、それぞれは単一の周波数に過ぎないピクセルクロックの生成のためには、この従来技術のように、プログラマブルな方法によったのでは、ＣＰＵを必要とするなど回路が冗長に過ぎ、消費電力も増加してしまうという問題があった。
【００２３】
本発明の目的は、短いロックアップ時間でピクセルクロックが生成できる簡単な構成のＰＬＬ回路を提供することにある。
【課題を解決するための手段】
【００２４】
上記目的は、少なくとも電圧制御発振手段と位相比較手段及び分周手段を備えたＰＬＬ回路において、前記電圧制御発振手段の制御電圧を記憶したレジスタを設け、動作立ち上げ時、前記レジスタから読み出した制御電圧が前記電圧制御発振手段の制御電圧としてプリセットされるようにして達成される。
【００２５】
このとき、前記レジスタが、外部からデータを書き込むための端子を備えていても上記目的が達成でき、前記レジスタがＲＯＭ回路とＤＦＦ回路、書き換え可能なメモリ回路、フラッシュメモリ回路、強誘電体メモリ回路、それにＥＥＰＲＯＭ回路の何れかで構成されているようにしても、上記目的を達成することができる。
【００２６】
更に、このとき、前記電圧制御発振手段が、必要とする周波数近傍のみの狭い範囲で発振する複数の電圧制御発振回路で構成されているようにしても、上記目的を達成することができる。
【発明の効果】
【００２７】
本発明によれば、短いロックアップ時間でピクセルクロックが生成できるＰＬＬ回路を簡単な構成により提供することができる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明によるＰＬＬ回路について、図示の実施の形態により詳細に説明する。
【００２９】
図１は、本発明の一実施形態で、この図１において、基準クロックＳ１は入力端子１に入力される。そして、これが分周回路２でＮ分周され、分周クロックＳ２が位相比較器３の基準入力Ａに入力される。このとき、位相比較器３の比較入力Ｂには、分周回路６から分周出力Ｓ６が入力されているので、これと位相比較され、この結果、位相比較器３から制御信号が出力される。
【００３０】
こうして位相比較器３から出力された制御信号は、ループフィルタ８により平滑化されて電圧制御発振器(ＶＣＯ)４の制御電圧ＶCO として入力され、その発振周波数が制御されるが、このとき、この電圧制御発振器４の出力が分周回路６でＬ分周され、これが分周出力Ｓ６として位相比較器３の比較入力Ｂに供給されるようになり、この結果、ＰＬＬ動作が得られ、出力端子９から所望のピクセルクロックと同じ周波数の同期信号Ｓ４が得られることになる。
【００３１】
ここで、まず、この図１の実施形態では、入力端子１に供給すべき基準クロックとして、通常、コンピュータモニター用ディスプレイの水平同期信号を用い、これに同期させるようにして、図８に示したＶＥＳＡ規格による各種ピクセルクロックを発生させるようになっている。
【００３２】
そして、この図１のＰＬＬ回路においても、上記したように、一般的なＰＬＬ回路と同様、分周回路２の分周比Ｎと分周回路６による分周比Ｌで決まる周波数で電圧制御発振器４を発振させ、出力端子９から所望の出力、つまりピクセルクロックと同じ周波数の同期信号Ｓ４を得るようになっているが、このとき必要とするピクセルクロックは、その周波数が、図８に示すＶＥＳＡ規格により決まっているものであり、従って、その種類も、それほど多くの組合わせではなく、例えば、図示のように、１４種類であることが判る。
【００３３】
そこで、この図１の実施形態では、更にＤＡ変換器(Ｄ／Ａ変換器)５とレジスタ回路７を設け、上記の組合わせから決まる設定条件に従って、ＤＡ変換器５の出力電圧を決めるためのデータＤＶと、分周回路２の分周比Ｎを表わすデータ、それに分周回路６の分周比Ｌを表わすデータをそれぞれレジスタ回路７に予め記憶しておく。
【００３４】
ここで、いま、例えば、図８のＶＥＳＡ規格のＶＧＡ信号の場合で、水平同期周波数３１．５ＭＨｚ、周波数２５．１７５ＭＨｚのピクセルクロックが必要なときには、それに対応したデータを、発振動作を開始する前にレジスタ回路７から読み出し、データＤＶによりＤＡ変換器５の出力電圧をプリセット(予設定)電圧ＰＶCO に設定し、分周回路２の分周比Ｎと分周回路６の分周比Ｌを設定するのである。
【００３５】
このとき、データＤＶとしては、それによりＤＡ変換器５から出力されるプリセット電圧ＰＶCO を電圧制御発振器４の制御電圧ＶCO として印加したとき、その発振周波数が上記した２５．１７５ＭＨｚになるように予め設定してある。
【００３６】
こうすることにより、ＰＬＬ回路は、動作立ち上げに先立って、電圧制御発振器４の発振周波数がそのままでほぼ位相ロックした後と同じ周波数になるような制御電圧ＶCO にプリセットされた状態から動作が開始されるようになり、このため、極く短時間でＰＬＬ動作が確定し、このときの所望の周波数にロックされてしまうこことになる。
【００３７】
そして、この結果、所望の周波数のピクセルクロックが発生されるまでの時間が短縮され、ロックアップに達するまでの不要な動作状態にあるときの動作電力を削減することができる。
【００３８】
このときのレジスタ回路７の設定値は、標準的な製造工程を考えた設計値から与えておけば良く、この場合でも、回路素子の製造時での特性のばらつきや、温度変化等による特性変動については、本来のＰＬＬ回路としてのループ動作の中で補正され、安定したクロックが供給できるので、何も問題はない。
【００３９】
従って、レジスタ回路７としては、例えばハード的に構成したＤＦＦ(Ｄフリップフロップ)やＲＯＭ、或いはロジック回路などを用い、ＶＥＳＡ規格による標準的なルックアップテーブルとして構成することができる。
【００４０】
しかも、この場合、上述したように、テーブル数はあまり多く必要としないので、回路構成も削減されることになり、極めて有利に実施することができる。
【００４１】
しかしながら、より設定精度を上げるため、或いはＶＥＳＡ規格のテーブルアップデート等の変更に対応するためには、レジスタ回路７として、その記憶内容が変更可能なレジスタを用いるようにしてもよい。
【００４２】
そこで、この場合の本発明の一実施形態を図２に示すと、これは、上記した図１の実施形態において、レジスタ回路７として、データの書き換えが可能なＤＦＦメモリを用い、これに設定値入力端子１０を設けたものであり、その他の構成は同じである。
【００４３】
この図２の実施形態によれば、設定値入力端子１０からＶＥＳＡ規格の各項目に対して変更追加したり、或いは新たなＶＥＳＡ規格によるテーブルに書き換えたりすることができ、この結果、臨機応変に対応することができる。
【００４４】
そして、この図２に実施形態によれば、例えばレジスタ回路７を、記憶容量が必要最小限の容量のメモリで構成し、このピクセルクロック発生用のＰＬＬ回路を搭載する機種ごとに対応して、テーブルを変更してやれば、より小さな回路構成で種々の機種展開に対応することができ、規格変更等があった場合のバージョンアップへの対応も容易になる。
【００４５】
また、この実施形態によるＰＬＬ回路は、ＩＣ(半導体集積回路)として具体化されるのが一般的であるが、この場合、図２の実施形態によれば、ＩＣの製造工程の途中でＰＬＬを動作させ、各ピクセルクロックの周波数条件における制御電圧ＶCO を図示のＮodeＡからモニターし、その値に対応したＤＡ出力となるようなＤＡ設定値を上記したデータＤＶとして、設定値入力端子１０からレジスタ回路７にフィードバックして記憶設定してやれば、プロセス変動など製造時のばらつきを補正するような設定値を個々の装置ごとに設定することができる。
【００４６】
このとき、この実施形態によれば、これらのデータは、製造時に所定の機器によりモニターして設定すればよく、従って、従来技術のように、プログラマルな方法により自己調整するような機構をＩＣに内蔵させる必要はなく、個々にＣＰＵなどを内蔵させるなどのことにより、回路規模をいたずらに大きくしてしまう虞れはない。
【００４７】
ところで、レジスタ回路７として、上記したように、通常のＤＦＦ回路やＲＡＭなどで構成した場合、電源が供給されなくなると設定データが消滅してしまう。そこで、この場合は、別途、設定データを記憶しておくＲＯＭなどを設置し、電源投入時、当該ＲＯＭからデータを読出し、設定値入力端子１０からレジスタ回路７にデータをロードしてやればよい。
【００４８】
また、この場合、別の方法として、レジスタ回路７を、電源が印加されていないときもデータの保持が可能なメモリ、いわゆる不揮発性のメモリで構成する手法がある。そして、その一例として、レジスタ回路７のＤＦＦ回路を図３に示す強誘電体トランジスタにより構成する方法がある。
【００４９】
この図３は、強誘電体トランジスタとして、一例として強誘電体ゲート構造のＰ型のＦＥＴ(電界効果トランジスタ)の場合を示したもので、図３(a)、(b)に示すように、ソースＳとドレインＤの間にゲートＧを備え、このときゲート絶縁膜として、強誘電体薄膜２０を用いたものであるが、この強誘電体膜２０は、図３(c)に示すように、印加電圧と分極特性がヒステリシス特性を持っている。
【００５０】
従って、この強誘電体膜２０の残留分極により、Ｐ-sab(Ｐ基板)の表面でチャネルになっている部分は、ゲートＧに電圧を印加しなくても、常に電荷が蓄積又は反転状態になっていて、このためＦＥＴは、常にＯＮ又はＯＦＦの状態を保持している。
【００５１】
このように、強誘電体ゲート構造のＦＥＴは、電圧を印加しなくてもＯＮ、ＯＦＦの状態を保持しておくことができるので、この強誘電体ゲート構造のＦＥＴをレジスタ回路７のＤＦＦ回路に適用することにより電源を印加しない間もデータを保持できるレジスタが実現できる。
【００５２】
また、レジスタ回路７をＲＡＭで構成した場合には、当該ＲＡＭのメモリセルを構成するトランジスタに上記した強誘電体トランジスタとすることで利用しゲート電極の状態を書き換えることにより、データを格納後電源電圧が供給されなくても格納したデータを保持するものである。
【００５３】
このようなデータ書き込み後電源供給がされなくなってもデータを保持することが可能なメモリとしては、上記した強誘電体を用いた強誘電体メモリの外にもフラッシュメモリやＥＥＰＲＯＭなどがあり、これらを図１、図２のレジスタ回路７に適用することにより、ＩＣ製造後にもデータの書き込みが可能で、電源供給がないときでも設定データを保持しているピクセルクロック発生用のＰＬＬ回路が実現でき、その効果は上述のとおりである。
【００５４】
次に、上記実施形態における電圧制御発振器４について説明すると、この電圧制御発振器４には広い周波数範囲にわたる発振性能が要求される。例えば図８のＶＥＳＡ規格の場合、ピクセルクロックの周波数は２５ＭＨｚから９５ＭＨｚに広がっていて、対応周波数レンジは非常に広範囲である。
【００５５】
しかし、このような広範囲の発振周波数レンジに対応できる電圧制御発振器は実現が困難であり、しかも、このように広範囲の周波数に対応した電圧制御発振器になると、制御電圧に対する周波数の変化の割合が大きくなってしまい、細かな周波数の調整が難しくなる。
【００５６】
このことを図４により説明すると、広範囲な周波数レンジに対応した電圧制御発振器の場合、制御電圧ＶCO の変化分ΔＶCO に対する発振周波数Ｆの変化分ΔＦが大きくなるようにして対応しなければならず、このため、制御電圧ＶCO の少しの変化でも発振周波数Ｆが大きく変わってしまう。
【００５７】
また、この制御電圧ＶCO の変化範囲は電源電圧により制限され、最大値が抑えられてしまうので、上記したように、広範囲の発振レンジに対応できるようにした電圧制御発振器を単一の回路で設計するのは困難である。
【００５８】
しかして、これらの課題に対応する方法の一つに、それぞれ異なった周波数範囲を受け持つようにした複数の電圧制御発振器を用いる方法がある。そこで、次に、このように複数の電圧制御発振器を用いるようにした本発明の一実施形態について、図５により説明する。
【００５９】
ここで、この図５において、電圧制御発振器４−ａ、４−ｂ、４−ｃ、……、４−ｘが、各々異なった周波数を中心として狭い周波数レンジをカバーするように構成した複数の電圧制御発振器を表わしたもので、その他の構成は、図１と図２の実施形態と同じである。
【００６０】
そして、この実施形態では、電圧制御発振器４−ａ、４−ｂ、４−ｃ、……、４−ｘの何れかをピクセルクロックの周波数に応じて選択し、選択された電圧制御発振器を用いてＰＬＬ動作を行うように構成する。
【００６１】
従って、この実施形態では、レジスタ回路７に上記した各データ、すなわち、データＤＶ、Ｎ、Ｌを記憶するのは勿論であるが、更に、これらに加えて、ピクセルクロックの周波数に応じて電圧制御発振器４−ａ、４−ｂ、４−ｃ、……、４−ｘの何れかを選択するためのデータＸも予め記憶しておく。
【００６２】
そして、或る周波数のピクセルクロックが必要なときには、その周波数に対応したデータをレジスタ回路７から読み出し、読み出したデータによりデータＤＶによりＤＡ変換器５の出力電圧をプリセットし、分周回路２の分周比Ｎと分周回路６の分周比Ｌを設定するのであるが、このとき、データＸにより電圧制御発振器４−ａ、４−ｂ、４−ｃ、……、４−ｘの何れかを選択し、選択した電圧制御発振器によりＰＬＬ動作を行わせるのである。
【００６３】
このとき、既に図８のＶＥＳＡ規格により説明したように、ピクセルクロックの生成に必要な周波数は、レンジこそ広いが、ＶＥＳＡ規格による周波数レンジの一番下から一番上まで連続的に対応する必要は無く、各々のピクセルクロック毎にほとんどスポット的な周波数範囲で済むものであり、従って、各ピクセルクロックの設定周波数毎に幾つか周波数グループに分け、各々のクループのレンジのみに対応した電圧制御発振器を複数用意することで対応可能である。
【００６４】
そこで、例えば電圧制御発振器４−ａの発振範囲は２５〜３２ＭＨｚ(７ＭＨｚ幅)、電圧制御発振器４−ｂの発振範囲は３５〜４１ＭＨｚ(６ＭＨｚ幅)、電圧制御発振器４−ｃの発振範囲は４９〜５７ＭＨｚ(８ＭＨｚ幅)、電圧制御発振器４−ｄの発振範囲は６４〜７９ＭＨｚ(１５ＭＨｚ幅)、電圧制御発振器４−ｅの発振範囲を８４〜９５ＭＨｚ(１１ＭＨｚ幅)としてやれば、図８のＶＥＳＡ規格によるピクセルクロックの全てに対応することができる。
【００６５】
こうすることにより、各電圧制御発振器４−ａ、４−ｂ、４−ｃ、……、４−ｘの各々については、６ＭＨｚ〜１５ＭＨｚの比較的狭い周波数範囲か制御できればよいことになるので、容易に設計することができる。
【００６６】
図６は、このときの各電圧制御発振器４−ａ、４−ｂ、４−ｃ、……、４−ｘの特性図で、この図から明かなように、制御電圧ＶCO の変化分ΔＶCO に対する発振周波数Ｆの変化分ΔＦが、図４の場合に比較してかなり小さい。
【００６７】
従って、この図５の実施形態によれば、より細かな周波数制御が行え、電圧制御発振器の設計も容易になり、しかも、それぞれの電圧制御発振器の動作レンジが狭いため、低消費電力の電圧制御発振器が容易に設計できるようになる。
【００６８】
また、この図５の実施形態によれば、必要な周波数レンジのみに対応した電圧制御発振器で対応でき、個々の電圧制御発振器の周波数レンジは広範囲にはならないので、より精度の高い電圧制御発振器が設計でき、低消費電力化を得ることができる。
【００６９】
更に、この図５の実施形態の場合、それぞれの電圧制御発振器の選択と制御電圧のプリセットが、レジスタ回路７から設定できるので、動作応答が早く、非常に有利である。
【００７０】
ところで、図８のＶＥＳＡ規格から明らかなように、ＰＬＬの各設定値は、各ピクセルクロック周波数に対して一意に決まるから、上記実施形態の場合、レジスタ回路に各設定値を保管しておけば、実際の使用時には、ＰＬＬ回路の各設定について、それの格納場所を指定するようなコードを与えるだけでよい。
【００７１】
従って、この実施形態によれば、使用に際して、上記の規格に対する設定を、その都度、考えたり、各々を設定したりといったことは必要なく、簡単に使用できる。
【００７２】
また、この実施形態によれば、電源が供給されなくてもデータ保持を実現できるレジスタ回路とすることにより、各規格に対応するテーブルの内容を出荷時に書き換えたり、出荷時に製造ばらつきを補正したりすることができるようになるので、非常に有利である。
【００７３】
ここで、上記実施形態では、規格で決まっていることをベースに回路を限定的に設計して低消費電力、且つ高性能なＰＬＬ回路を実現しているが、上記実施形態では、更に初期設定が任意に行えるので、１品種のＰＬＬ回路により多品種への商品展開も可能になり、ひいては汎用性、コストダウンも実現できる。
【００７４】
更に、上記実施形態においては、電圧制御発振器の発振レンジを、より狭くしてより細かな設定にすることも可能である。
【００７５】
また、上記実施形態によれば、ピクセルクロック発生回路を構成するＰＬＬにおいて、プリセット電圧を与えるＤＡ変換器を搭載しているので、ロックアップ時間の短縮と低消費電力のＰＬＬ回路を実現することができる。
【００７６】
しかも、この実施形態によれば、ピクセルクロックの規格に対応したＰＬＬとＤＡ変換器の設定を、テーブルとしてレジスタファイルに設定することができるが、このとき、当該規格が、周波数レンジは広いものの、必要なセッティング数はさほど多くないことから、それらのアプリケーションの特性を生かし、少ないレジスタ回路で対応することができる。
【００７７】
このとき、更に設定すべき規格の内容が決まっているので、上記実施形態によれば、自らプログラマブルに設定値を検索記憶するといった処理は必要なく、そのような複雑な動作を実現するのに必要なＣＰＵや、それを動かすためのプログラムＲＯＭなどといった大きな回路ブロックは必要としない。このため回路規模が小さく、且つ低消費電力で実現することが可能になる。
【００７８】
また、この実施形態の場合、ＶＥＳＡ規格のように決まった設定値がはっきりしていれば、プログラマブルな書き込みに必ずしも対応しなくてもよい。このため、決まった設定値であればハード的に小さな回路で実現することができ、従って、より小面積のＩＣで低消費電力を実現できる。
【００７９】
更に、この実施形態では、上記したレジスタファイルの値を外部からロード可能とすることにより、ＩＣ製造工程時のばらつきを補正するなど、個々の装置ごとに該設定値を決定し、レジスタに記憶させることにより、製造ばらつきによらず良好な特性を有する回路を提供することができ、しかも、装置製造後における規格変更等で設定値を変更する必要が生じたときも、端子から変更後のデータをロードすることにより対応できる。
【００８０】
また、この実施形態では、更に対応する製品に応じて設定値を個々にロードすることができるので、全ての製品レンジに対応するだけの設定値を記憶するだけのレジスタを用意することなく、より小さな容量のレジスタで対応可能となり、回路規模、面積、消費電力の削減が可能であり、また、種々の製品展開にも対応可能となり、コストダウンにもつながる。
【００８１】
しかも、上記実施形態によれば、書き換え可能で、且つ電源切断後もデータを記憶することができるレジスタ(強誘電体トランジスタを用いたＤＦＦ、ＲＡＭやフラッシュメモリ、ＥＥＰＲＯＭ)により構成することにより、初期設定時(工場出荷時等)に設定し、出荷後もデータを保持しておけるなど、有益な応用が可能な装置をも実現可能である。
【００８２】
また、上記実施形態で使用する電圧制御発振器は、ＶＥＳＡ規格の特性を生かすことにより、複数の必要な周波数レンジのみに対応した電圧制御発振器で構成することができ、広範囲電圧制御発振器のために電圧感度が非常に大きくなり、また消費電力も大きくなってしまう、従来技術の電圧制御発振器ではなく、低消費電力で、より細かな周波数制御が可能なナローレンジの電圧制御発振器で実現することが可能となり、その効果は大きい。
【図面の簡単な説明】
【００８３】
【図１】本発明によるＰＬＬ回路の第１の実施形態を示すブロック構成図である。
【図２】本発明によるＰＬＬ回路の第２の実施形態を示すブロック構成図である。
【図３】強誘電体トランジスタの説明図である。
【図４】電圧制御発振器の電圧−周波数特性の一例を示す特性図である。
【図５】本発明によるＰＬＬ回路の第３の実施形態を示すブロック構成図である。
【図６】本発明の第３の実施形態における電圧制御発振器の電圧−周波数特性の一例を示す特性図である。
【図７】従来技術によるＰＬＬ回路の一例を示すブロック構成図である。
【図８】ＶＥＳＡ規格の説明図である。
【図９】従来技術によるＰＬＬ回路の他の一例を示すブロック構成図である。
【符号の説明】
【００８４】
１：入力端子(クロック入力端子)
２：分周回路(１／Ｎ分周回路)
３：位相比較器
４：電圧制御発振器(ＶＣＯ)
５：ＤＡ変換器
６：分周回路(１／Ｌ分周回路)
７：レジスタ回路
８：ループフィルタ
９：出力端子(クロック信号出力端子)
１０：設定値入力端子
２０：強誘電体膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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