(57)【要約】【課題】ＣＭＯＳトランジスタの動作時にゲート電極の空乏化を防ぎ、かつ、N型及びP型トランジスタでゲート電極寸法に差異が生じない半導体装置の製造方法を提供する。【解決手段】ゲート電極材として、均一な濃度分布を持つポリシリコン膜５を堆積後に（ＳＴ１３）、ゲート電極パターンを形成し（ＳＴ１４）、絶縁膜８を１種類以上堆積する（ＳＴ１５）。次に、ＣＭＰもしくはエッチバック法を用いて、ゲート電極６、７となるポリシリコン膜５の上部を露出させ、ソース及びドレイン部分となる領域は絶縁膜を残す（ＳＴ１６）。その後、マスク処理とイオン注入を順に繰り返し、Ｎ型及びＰ型のゲート電極１０、１２を形成する（ＳＴ１７）。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上に形成した導電性材料膜を所定の形状にエッチングする第１の工程と、前記導電性材料膜の上に半導体基板全面を絶縁膜で覆う第２の工程と、前記導電性材料膜の上の前記絶縁膜を除去し、前記導電性材料膜上面を露出させる第３の工程と、前記導電性材料膜に不純物を導入する第４の工程を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
絶縁膜を２種類以上の膜で積層することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
導電性材料膜膜が多結晶シリコン膜であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
所定の形状にエッチングされた導電性材料膜がゲート電極となることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】
導電性材料膜に不純物を導入する第４の工程は、P型トランジスタ形成領域と、N型トランジスタ形成領域を分けて順次行うことを特徴とする請求項１乃至４のいずれかに記載の半導体装置の製造方法。
【請求項６】
半導体基板上に形成したゲート電極となる多結晶シリコン膜をエッチングする第１の工程と、前記多結晶シリコン膜の上に半導体基板全面を絶縁膜で覆う第２の工程と、前記絶縁膜を研磨またはエッチバックすることにより、前記多結晶シリコン膜の上面を露出させる第３の工程と、P型トランジスタ形成領域の前記多結晶シリコン膜をマスクし、Ｎ型トランジスタ形成領域の前記多結晶シリコン膜に第１の不純物をイオン注入する第４の工程と、前記Ｎ型トランジスタ形成領域の前記多結晶シリコン膜をマスクし、前記P型トランジスタ形成領域の前記多結晶シリコン膜に第２の不純物をイオン注入する第５の工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項７】
第５の工程の後、絶縁膜をエッチングで除去し、多結晶シリコン膜をマスクとし、P型トランジスタ形成領域とN型トランジスタ形成領域を分けて順次不純物をイオン注入し、ソース、ドレイン領域を形成する第６の工程を備えたことを特徴とする請求項６記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法、特にＰＭＯＳトランジスタとＮＭＯＳトランジスタを同一基板上に形成するＣＭＯＳトランジスタの製造方法に関するものである。
【背景技術】
【０００２】
従来、ＰＭＯＳトランジスタとＮＭＯＳトランジスタを同一基板上に形成するＣＭＯＳトランジスタにおいて、ゲート電極を同じ多結晶シリコン膜で形成し、多結晶シリコン膜への不純物導入量を変えて、両者を作り分ける製造方法が一般的である（例えば、特許文献１、特許文献２参照）。
【０００３】
以下に、従来の両者の作り分けの方法について説明する。図５及び図６は、従来の半導体装置の製造方法における簡単なプロセスフローを示す。図５のように、半導体基板にＰ型ウエルとＮ型ウエルを形成後（ＳＴ１）、基板上にゲート酸化膜を形成し（ＳＴ２）、さらにその上にゲート電極となるポリシリコン膜を堆積する（ＳＴ３）。次に、ポリシリコン膜をドライエッチングすることによって、ゲート電極パターンを形成後に（ＳＴ５）、ゲート電極ポリシリコンをN型及びP型化するために、それぞれソース及びドレイン形成時のイオン注入と同時に、ゲート電極ポリシリコンに不純物を導入する方法がある（ＳＴ６）。また、図６のように、ステップＳＴ３のポリシリコン膜の堆積後に、先にポリシリコン膜へイオン注入を用いて不純物導入後に（ＳＴ４）、ゲート電極のパターンを形成し（ＳＴ５）、ソース及びドレイン形成時のイオン注入を行う（ＳＴ６）方法がある。
【特許文献１】特開平７−３０７４４２号公報
【特許文献２】特開平１０−２７５８６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、図５に示すように、ドライエッチングによって、ゲート電極パターン形成後に、ゲート電極ポリシリコンをN型及びP型化するために、ソース及びドレイン形成時のイオン注入を用いてゲート電極ポリシリコンに不純物を導入する方法では、ソース及びドレインとの兼ね合いから、ゲート電極の不純物濃度が不十分となり、トランジスタの動作時にゲート電極が空乏化を起こすという問題があった。また、図６に示すように、ポリシリコンへ不純物導入後にゲート電極のパターンを形成する方法では、同一ポリシリコン膜（多結晶シリコン膜）において、N型及びP型化の部分が発生し、N型及びP型のゲート電極パターン形成を同時のドライエッチングによって行う際に、N型とP型の部分ではドライエッチングレートが異なるため、N型トランジスタとP型トランジスタでゲート電極寸法に差異が生じるという問題があった。
【０００５】
上記問題を解決するため、本発明は、ゲート電極の不純物濃度を充分に確保し、トランジスタの動作時にゲート電極の空乏化を防ぎ、かつ、N型トランジスタとP型トランジスタでゲート電極寸法に差異が生じないような半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明の半導体装置の製造方法は、ゲート電極材として、均一な濃度分布を持つポリシリコン膜を堆積後にゲート電極パターンを形成し、その上に絶縁膜を１種類以上堆積する。次に、ケミカルメカニカルポリッシング（以下、ＣＭＰと記す）もしくはエッチバック法を用いて、ゲート電極となるポリシリコン上部を露出させ、ソース及びドレイン部分となる領域上には絶縁膜を残す。その後、マスク処理とイオン注入を順に繰り返し、Ｎ型及びＰ型のゲート電極を形成することを特徴とする。
【発明の効果】
【０００７】
以上のように、本発明にかかる半導体装置の製造方法によれば、N型及びP型のゲート電極パターン形成を同時にドライエッチングによって行う際に、均一な濃度分布を持っているためドライエッチングレートのレート差を発生させず、かつＮ型及びＰ型のゲート電極となるポリシリコンにのみ充分に不純物を導入することが可能となる。したがって、ゲート電極の不純物濃度を充分に確保し、トランジスタの動作時にゲート電極の空乏化を防ぎ、かつ、N型及びP型トランジスタでゲート電極寸法に差異が生じない優れた半導体装置を実現することが可能となる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の実施の形態にかかる半導体装置の製造方法について、図面を参照しながら説明する。図１は、本発明の一実施形態にかかる半導体装置の製造方法を示すプロセスフローである。図２から図４は、本発明の一実施形態にかかる半導体装置の製造方法の工程断面図である。図１に示すプロセスフローを参照しながら、図２から図４に示す工程断面図を順に説明する。
【０００９】
まず、図２（ａ）に示すように、半導体基板としてのシリコン基板１上にフィールド酸化膜２、Ｎウエル３及びＰウエル４を形成する（ＳＴ１１）。続いて、Ｎウエル３及びＰウエル４上にゲート酸化膜（図示せず）を形成した後（ＳＴ１２）、図２（ｂ）に示すように、シリコン基板１上全面にノンドープのポリシリコン膜５を２５０ｎｍの膜厚で形成する（ＳＴ１３）。そして、リソグラフィープロセス及びドライエッチングにより所定のパターンに形成し、図２（ｃ）に示すように、ゲート電極６、７を形成する（ＳＴ１４）。
【００１０】
続いて、図３（ｄ）に示すようにシリコン基板１上全面を覆うように、絶縁膜８として、テトラエトキシシランを原料ガスとするＣＶＤシリコン酸化膜（以後、ＴＥＯＳ膜と記す）をＬＰＣＶＤ法によって６００ｎｍ堆積させる（ＳＴ１５）。次に、図３（ｅ）に示すようにＣＭＰを用いて、ゲート電極６、７となるポリシリコン上部を露出させ、それ以外のシリコン基板１の表面に絶縁膜を残す（ＳＴ１６）。続いて、図３（ｆ）に示すように、リソグラフィープロセスにより、Ｎウエル３側のＰ型ＭＯＳトランジスタ形成領域をフォトレジスト９で覆い、Ｐウエル４側のＮ型ＭＯＳトランジスタ形成領域にリンを加速エネルギー２０ｋｅＶ、ドーズ量５．０×１０１５ａｔｏｍｓ／ｃｍ2にてイオン注入し、Ｎ型ＭＯＳトランジスタのＮ型ゲート電極１０を形成する。フォトレジスト９を除去した後、図４（ｇ）に示すように、リソグラフィープロセスによりＮ型ＭＯＳトランジスタ形成領域をフォトレジスト１１で覆い、Ｐ型ＭＯＳトランジスタ形成領域にボロンを加速エネルギー８ｋｅＶ、ドーズ量３．０×１０１５ａｔｏｍｓ／ｃｍ2にてイオン注入し、Ｐ型ＭＯＳトランジスタのＰ型ゲート電極１２を形成する（ＳＴ１７）。
【００１１】
その後、図４（ｈ）に示すように、フォトレジスト１１を除去し、さらに絶縁膜８をフッ酸処理により除去する。続いて、図４（ｉ）に示すように、リソグラフィープロセスにより、Ｐ型ＭＯＳトランジスタ形成領域をフォトレジスト１３で覆い、Ｎ型ＭＯＳトランジスタ形成領域にＮ型ゲート電極１０をマスクとして、ヒ素を加速エネルギー５０ｋｅＶ、ドーズ量３．０×１０１５ａｔｏｍｓ／ｃｍ2にてイオン注入し、ソースとドレイン部分となるＮ＋拡散層１４を形成する。イオン注入後は、フォトレジスト１３を除去する。続いて、図４（ｊ）に示すように、リソグラフィープロセスによりＮ型ＭＯＳトランジスタ形成領域をフォトレジスト１５で覆い、Ｐ型ＭＯＳトランジスタ形成領域にＰ型ゲート電極１２をマスクとして、ＢＦ2を加速エネルギー４０ｋｅＶ、ドーズ量５．０×１０１５ａｔｏｍｓ／ｃｍ2にてイオン注入し、ソースとドレイン部分となるＰ＋拡散層１６を形成する（ＳＴ１８）。これにより、Ｎ型ＭＯＳトランジスタ形成領域上はＮ＋ゲート電極１７、Ｐ型ＭＯＳトランジスタ形成領域上はＰ＋ゲート電極１８が形成されたことになる。
【００１２】
なお、本実施の形態では、ポリシリコン膜の上部を露出する際にＣＭＰを用いた例を示したが、エッチバックを用いても同様の効果が期待できる。半導体基板については、シリコン基板以外でも、ゲート電極材料としてはポリシリコン以外でも同様であることは言うまでもない。
【産業上の利用可能性】
【００１３】
本発明の半導体装置の製造方法について、ゲート電極の形成以外にも、単に導電性材料による配線等にイオン注入する方法として利用可能である。
【図面の簡単な説明】
【００１４】
【図１】本発明の一実施形態にかかる半導体装置の製造方法を示すプロセスフロー図
【図２】本発明の一実施形態にかかる半導体装置の製造方法の工程断面図
【図３】本発明の一実施形態にかかる半導体装置の製造方法の工程断面図
【図４】本発明の一実施形態にかかる半導体装置の製造方法の工程断面図
【図５】従来の半導体装置の製造方法を示すプロセスフロー図
【図６】従来の半導体装置の製造方法を示すプロセスフロー図
【符号の説明】
【００１５】
１  シリコン基板
２  フィールド酸化膜
３  Ｎウエル
４  Ｐウエル
５  ポリシリコン膜
６，７  ゲート電極
８  絶縁膜
９，１１，１３，１５  フォトレジスト
１０  Ｎ型ゲート電極
１２  Ｐ型ゲート電極
１４  Ｎ＋拡散層
１６  Ｐ＋拡散層
１７  Ｎ＋ゲート電極
１８  Ｐ＋ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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