(57)【要約】【課題】  ＩＱ不良の発生を少なくすることができるようにした半導体装置の製造方法を提供する。【解決手段】  シリコン基板１１の素子分離領域に溝部を形成し、当該溝部にシリコン酸化膜５０を埋め込んで素子分離層５０´を形成する方法であって、素子分離領域上のシリコン酸化窒化膜１２とシリコン窒化膜１３とをエッチングして除去した後、シリコン窒化膜１３下から露出したシリコン基板１１の素子分離領域にエッチング処理を施して当該素子分離領域に溝部を形成する。次に、溝部が形成されたシリコン基板１１の上方全面にシリコン酸化膜５０を堆積して当該溝部に該シリコン酸化膜５０を埋め込む。そして、シリコン窒化膜１３上からシリコン酸化膜５０を除去する。その後、溝部に残されたシリコン酸化膜５０のシリコン基板１１表面から突き出た部分５０ａを無くすように当該シリコン酸化膜５０をエッチングして素子分離層５０´を形成する。【選択図】  図２
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【特許請求の範囲】
【請求項１】
半導体基板の素子分離領域に溝部を形成し、当該溝部に絶縁部材を埋め込んで素子分離層を形成する方法であって、
半導体基板上に絶縁膜を形成する工程と、
前記素子分離領域上の前記絶縁膜をエッチングして除去する工程と、
前記絶縁膜下から露出した前記半導体基板の前記素子分離領域にエッチング処理を施して当該素子分離領域に前記溝部を形成する工程と、
前記溝部が形成された前記半導体基板の上方全面に前記絶縁部材を堆積して当該溝部に該絶縁部材を埋め込む工程と、
前記絶縁膜上から前記絶縁部材を除去する工程と、
前記溝部に残された前記絶縁部材の前記半導体基板表面から突き出た部分を無くすように当該絶縁部材をエッチングして前記素子分離層を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記素子分離層を形成する工程では、
当該素子分離層を形成する工程の後に続く後工程での前記素子分離層の厚さの目減り分を考慮して、前記突き出ている部分を所定の厚さだけ残しておくことを特徴とする請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、ＳＴＩ（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）と呼ばれるトレンチ構造の素子分離層の形成技術に関するものである。
【背景技術】
【０００２】
複数個の素子からなる半導体装置には、各素子がお互いに意図しない干渉を行わないよう素子分離層が設けられている。このような素子分離層としては、例えば、ＬＯＣＯＳ（ｌｏｃａｌ  ｏｘｉｄａｔｉｏｎ  ｏｆ  ｓｉｌｉｃｏｎ）法により形成されるフィールド酸化膜や、ＳＴＩ（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）と呼ばれるトレンチ構造の素子分離層等が知られている（例えば、特許文献１参照。）。
【０００３】
図４（Ａ）〜（Ｃ）は、従来例に係る素子分離層９０´の形成方法を示す工程図である。図４（Ａ）において、９０はシリコン酸化膜（ＳｉＯ２）、９１はシリコン基板（Ｓｉ）、９２はシリコン酸化窒化膜（ＳｉＯＮ）、９３はシリコン窒化膜（Ｓｉ３Ｎ４）である。シリコン酸化窒化膜９２の厚さは１００［Å］程度、シリコン窒化膜９３の厚さは１５００［Å］程度である。図４（Ａ）は、トレンチが形成されたシリコン基板９１の上方全面にシリコン酸化膜９０を形成し、その後、このシリコン酸化膜９０およびシリコン窒化膜９３にＣＭＰ（ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈ）処理を施して、このシリコン酸化膜９０をトレンチ内及びその上方だけに残した状態を示している。ＣＭＰ後のシリコン窒化膜９３の厚さは７５０［Å］程度である。
【０００４】
ＣＭＰ処理を行った後で、フッ酸（ＨＦ）によるエッチング処理をシリコン基板９１に施し、シリコン窒化膜９３の上面を軽くエッチング（即ち、ライトエッチング）する。このライトエッチングによって、シリコン窒化膜９３上に薄く形成されていた可能性のあるシリコン酸化膜（図示せず）を除去する。また、このライトエッチングでは、シリコン窒化膜９３はほとんどエッチングされないのに対して、シリコン酸化膜９０は２００［Å］程度エッチングされる。それゆえ、図４（Ｂ）に示すように、シリコン酸化膜９０とシリコン窒化膜９３との間には、凡そ３００［Å］以下の小さな段差が生じる。
【０００５】
図４（Ｂ）に示すように、シリコン基板９１にライトエッチング処理を施した後で、このシリコン基板９１にリン酸（Ｈ３ＰＯ４）によるエッチング処理を施し、シリコン基板９１の上方からシリコン窒化膜９３を除去する。なお、このリン酸によるエッチング処理では、シリコン酸化膜９０はほとんどエッチングされない。
さらに、厚さが１００［Å］程度のシリコン酸化窒化膜９２をシリコン基板９１上から除去する。このようにして、図４（Ｃ）に示すように、ＳＴＩと呼ばれる素子分離層９０´を完成させる。図４（Ｃ）において、この素子分離層９０´のシリコン基板９１表面からの高さｈは、ｈ＝８５０［Å］−３００［Å］＝５５０［Å］程度である。
【特許文献１】特開平１０−９８０９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、従来例に係る方法で素子分離層９０´が形成された半導体装置には、トランジスタが待機状態にあるにも関わらずドレイン電流がリークしてしまう等のＩＱ不良が発生し易い、という問題があった。
本発明は、このような従来の技術の有する未解決の課題に着目してなされたものであって、ＩＱ不良の発生を少なくすることができるようにした半導体装置の製造方法の提供を目的とする。
【課題を解決するための手段】
【０００７】
〔発明１〕  上記目的を達成するために、発明１の半導体装置の製造方法は、半導体基板の素子分離領域に溝部を形成し、当該溝部に絶縁部材を埋め込んで素子分離層を形成する方法であって、半導体基板上に絶縁膜を形成する工程と、前記素子分離領域上の前記絶縁膜をエッチングして除去する工程と、前記絶縁膜下から露出した前記半導体基板の前記素子分離領域にエッチング処理を施して当該素子分離領域に前記溝部を形成する工程と、前記溝部が形成された前記半導体基板の上方全面に前記絶縁部材を堆積して当該溝部に該絶縁部材を埋め込む工程と、前記絶縁膜上から前記絶縁部材を除去する工程と、前記溝部に残された前記絶縁部材の前記半導体基板表面から突き出た部分を無くすように当該絶縁部材をエッチングして前記素子分離層を形成する工程と、を含むことを特徴とするものである。
【０００８】
ここで、半導体基板とは、例えばシリコン基板や、ＳＯＩ（ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ）基板等のことである。絶縁膜とは、例えばシリコン酸化窒化膜（ＳｉＯＮ）とシリコン窒化膜（Ｓｉ３Ｎ４）とが積層された膜、又は、例えばシリコン酸化膜（ＳｉＯ２）とシリコン窒化膜とが積層された膜のことである。絶縁部材とは、例えばシリコン酸化膜のことである。さらに、素子分離領域とは、半導体基板の一方の領域に設けられる素子と、半導体基板の他方の領域に設けられる素子とを電気的に分離する領域のことである。
【０００９】
前記絶縁部材を埋め込む工程では、例えば、ＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）によってシリコン基板の上方全面にシリコン酸化膜を堆積して、溝部にシリコン酸化膜を埋め込む。また、前記絶縁膜上から前記絶縁部材を除去する工程では、例えば、ＣＭＰ（ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈ）によってシリコン酸化膜の表面を研磨していき、少なくともシリコン窒化膜上からシリコン酸化膜を取り除く。
【００１０】
従来の素子分離層の形成過程では、ＣＭＰ処理後にシリコン窒化膜の表面をフッ酸でライトエッチングしていたが、これは、シリコン窒化膜をリン酸等で確実に取り除くための前処理として行われていたものである。
即ち、シリコン窒化膜上に、例えば薄いシリコン酸化膜が形成されている場合には、この薄いシリコン酸化膜はリン酸に対してマスクとして作用するので、シリコン窒化膜を十分にエッチングすることができないおそれがある。上記のライトエッチングは、このようなマスクとして作用するシリコン酸化膜を除去することを目的としたものであり、素子分離層の厚さを調整することを目的としたものではなかった。
【００１１】
本発明者は、［実験及びその結果］の欄で説明するような実験を行った。そして、その実験結果から、例えばＣＭＰ処理後のフッ酸によるエッチング工程で、溝部に残されたシリコン酸化膜のシリコン基板表面から突き出た部分を無くすようにそのエッチング条件を変更することで、ＩＱ不良の発生率を低減することができる、ということを見出した。  
発明１の半導体装置の製造方法によれば、絶縁部材から半導体基板の溝部が受けるストレスを低減することができ、半導体基板の結晶欠陥に起因するＩＱ不良の発生を少なくすることができる。
［発明２］  発明２の半導体装置の製造方法は、発明１の半導体装置の製造方法において、前記素子分離層を形成する工程では、当該素子分離層を形成する工程の後に続く後工程での前記素子分離層の厚さの目減り分を考慮して、前記突き出ている部分を所定の厚さだけ残しておくことを特徴とするものである。
【００１２】
ここで、前記素子分離層を形成する工程の後に続く後工程とは、例えば、ゲート酸化膜を形成する直前のフッ酸（ＨＦ）による前処理工程や、ゲート電極を所定形状に形成するためのドライエッチング工程等のことである。このような後工程では、溝部に形成された素子分離層はその表面がエッチングされ、その厚さが目減りしてしまう場合がある。
発明２の半導体装置の製造方法によれば、半導体装置の完成時に素子分離層の表面と半導体基板の表面との高さを凡そ揃えることができる。従って、ＩＱ不良の発生を少なくすることができる共に、半導体基板の一方の領域に設けられる素子と、半導体基板の他方の領域に設けられる素子とを信頼性高く電気的に分離することができる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照しながら、本発明に係る半導体装置の製造方法について説明する。
図１（Ａ）〜図２（Ｃ）は、本発明の実施形態に係る素子分離層５０´の形成方法を示す工程図である。この実施形態では、シリコン基板にＳＴＩと呼ばれるトレンチ構造の素子分離層５０´を形成することについて説明する。
まず始めに、図１（Ａ）に示すように、シリコン基板１１の上方全面にシリコン酸化窒化膜（ＳｉＯＮ）１２を形成する。このシリコン酸化窒化膜１２の厚さは、例えば１００［Å］程度である。次に、このシリコン酸化窒化膜１２上にシリコン窒化膜（Ｓｉ３Ｎ４）１３を形成する。このシリコン窒化膜１３の厚さは、例えば１５００［Å］程度である。
【００１４】
次に、シリコン基板１１の素子分離領域の上方を開口し、かつその他の領域の上方を覆うレジストパターン（図示せず）をシリコン窒化膜１３上に形成する。そして、このレジストパターンをマスクに、シリコン窒化膜１３と、シリコン酸化窒化膜１２とを順次エッチングして、それぞれ除去する。続いて、このレジストパターンをマスクにシリコン基板１１をエッチングする。このようにして、図１（Ｂ）に示すように、シリコン基板１１の素子分離領域に溝部（トレンチ）２１を形成する。溝部２１の形成後は、このシリコン基板１１にアッシング処理を施して、図示しないレジストパターンを除去する。
【００１５】
次に、図１（Ｃ）に示すように、この溝部２１が形成されたシリコン基板１１の上方全面にシリコン酸化膜（ＳｉＯ２）５０を形成し、少なくともシリコン基板１１の溝部にシリコン酸化膜５０を埋め込む。このシリコン酸化膜５０の堆積は、例えばＣＶＤによって行う。また、シリコン酸化膜５０の堆積後の厚さは、シリコン基板１１上で例えば７０００［Å］程度である。
【００１６】
次に、このシリコン酸化膜５０の上面およびシリコン窒化膜１３をＣＭＰによって研磨して、図２（Ａ）に示すように、シリコン窒化膜１３上からシリコン酸化膜５０を除去する。ＣＭＰ後のシリコン窒化膜１３の厚さは、７５０［Å］程度である。
次に、この溝部に残されたシリコン酸化膜５０のシリコン基板１１表面から突き出た部分５０ａを無くすように、このシリコン酸化膜５０をエッチングする。この突き出た部分５０ａの厚さ（言い換えれば、シリコン表面からの高さ）は、例えば８５０［Å］程度である。
【００１７】
ここで、このエッチング工程では、シリコン酸化膜５０の突き出た部分５０ａを完全に無くしても良いが、素子分離層５０´（図２（Ｃ）参照。）を形成する工程の後に続く後工程での当該素子分離層５０´の膜厚の目減り分を考慮して、この突き出た部分５０ａを所定の厚さだけ残しておいた方がより好ましい。
このように突き出た部分を所定の厚さだけ残しておくことによって、半導体装置の完成時に素子分離層の表面とシリコン基板１１の表面との高さを凡そ揃えることができ、半導体基板の一方の領域に設けられる素子と、半導体基板の他方の領域に設けられる素子とを信頼性高く電気的に分離することができる。
【００１８】
例えば、素子分離層を完成させてから半導体装置の製造プロセスが終了するまでの間に、この素子分離層が削られてしまう厚さが凡そ２５０［Å］程度である場合を想定する。この場合には、図２（Ｂ）に示すシリコン酸化膜５０のエッチング工程で、このシリコン酸化膜５０を６００（＝８５０−２５０）［Å］だけ削り、突き出た部分を２５０［Å］程度残しておく。このエッチングは、例えばフッ酸を用いたウエットエッチングにより行う。
【００１９】
その後、このシリコン基板１１にリン酸（Ｈ３ＰＯ４）によるエッチング処理を施し、シリコン基板１１の上方からシリコン窒化膜１３を除去する。なお、このリン酸によるエッチング処理では、シリコン酸化膜５０はほとんどエッチングされない。さらに、厚さが１００［Å］程度のシリコン酸化窒化膜１２をシリコン基板１１上から除去する。このようにして、図２（Ｃ）に示すように、ＳＴＩと呼ばれる素子分離層を完成させる。
【００２０】
図２（Ｃ）において、この素子分離層のシリコン基板１１表面からの高さＨは、Ｈ＝８５０［Å］−６００［Å］＝２５０［Å］程度である。
このように、本発明の実施形態に係る素子分離層５０´の形成方法によれば、素子分離層５０´からシリコン基板１１の溝部２１が受けるストレスを低減することができる。これにより、シリコン基板１１の結晶欠陥に起因するＩＱ不良の発生を少なくすることができる。
【００２１】
この実施形態では、シリコン基板１１が本発明の半導体基板に対応し、シリコン酸化窒化膜１２とシリコン窒化膜１３とが本発明の絶縁膜に対応している。また、シリコン酸化膜５０が本発明の絶縁部材に対応している。
［実験及びその結果］
本発明者は、図２（Ｂ）に示したシリコン酸化膜５０のエッチング工程で、フッ酸によるシリコン酸化膜５０のエッチング量と、半導体装置におけるＩＱ不良の発生率との関係を調査する実験を行った。
【００２２】
図３は、シリコン酸化膜５０のエッチング量と、ＩＱ不良の発生率との関係を示す図である。図３の横軸はシリコン酸化膜５０のエッチング量［Å］を示し、縦軸はＩＱ不良の発生率［％］を示している。図３に示すように、シリコン酸化膜５０のエッチング量と、ＩＱ不良の発生率との間には右肩下がりの傾向がある。
即ち、従来例で示したように、シリコン酸化膜５０のエッチング量が３００［Å］の場合には、ＩＱ不良の発生率は高く、その値は１０パーセントを超えるものもあった。これに対して、本発明の実施形態で説明したように、シリコン酸化膜５０のエッチング量を６００［Å］程度とした場合には、ＩＱ不良の発生率は低く、その値は全て１０パーセント未満であった。
【図面の簡単な説明】
【００２３】
【図１】実施形態に係る素子分離層５０´の形成方法（その１）を示す工程図。
【図２】素子分離層５０´の形成方法（その２）を示す工程図。
【図３】シリコン酸化膜５０のエッチング量と、ＩＱ不良の発生率との関係を示す図。
【図４】従来例に係る素子分離層９０´の形成方法を示す工程図。
【符号の説明】
【００２４】
１１  シリコン基板、１２  シリコン酸化窒化膜、１３  シリコン窒化膜、２１  （素子分離領域に形成された）溝部、５０  シリコン酸化膜、５０ａ  （シリコン酸化膜の）突き出た部分、５０´  素子分離層
【図１】
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【図２】
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【図３】
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【図４】
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