(57)【要約】    【課題】  製造コストを低減できるＳＲＡＭデバイスを提供する。    【解決手段】  基板およびＳＲＡＭユニットセルからなるＳＲＡＭデバイスである。基板は、第１および第２のｐドープ領域にｎドープ領域を介在させてなる。ＳＲＡＭユニットセルは、（１）少なくとも部分的に第１のｐドープ領域上に位置する第１のパスゲートトランジスタおよび第１のプルダウントランジスタと、（２）少なくとも部分的にｎドープ領域上に位置する第１および第２のプルアップトランジスタと、（３）少なくとも部分的に第２のｐドープ領域上に位置する第２のパスゲートトランジスタ、第２のプルダウントランジスタ、第１および第２の読み取りポートトランジスタと、を備える。ＳＲＡＭユニットセルの境界はアスペクト比が少なくとも３．２となるような第１および第２の一次元寸法を有している。【選択図】      図６
2005294849.tif 000002
【特許請求の範囲】
【請求項１】
第１および第２のｐドープ領域の間にｎドープ領域を介在させてなる基板、ならびに、
少なくとも部分的に前記第１のｐドープ領域上に位置する第１のパスゲートトランジスタおよび第１のプルダウントランジスタと、少なくとも部分的に前記ｎドープ領域上に位置する第１および第２のプルアップトランジスタと、少なくとも部分的に前記第２のｐドープ領域上に位置する第２のパスゲートトランジスタ、第２のプルダウントランジスタ、第１および第２の読み取りポートトランジスタと、を含むＳＲＡＭユニットセルからなり、
前記ＳＲＡＭユニットセルの境界(cell boundary)が、アスペクト比が少なくとも３．２となるような第１および第２の基本寸法(primary dimension)を有しているスタティックランダムアクセスメモリ（ＳＲＡＭ）デバイス。
【請求項２】
前記第１のパスゲートトランジスタのソース／ドレインコンタクトに電気的に接続する書き込みポートビット線、
前記第２のパスゲートトランジスタのソース／ドレインコンタクトに電気的に接続する書き込みポート反転ビット線、
前記第１および第２の読み取りポートトランジスタのうち少なくとも一方のソース／ドレインコンタクトに電気的に接続する読み取りポートビット線、
前記第１および第２のプルアップトランジスタのソースコンタクトに電気的に接続する電圧源線、ならびに、
前記第２のプルダウントランジスタのドレインコンタクトおよび前記第１の読み取りポートトランジスタのドレインコンタクトに電気的に接続するグランド線、をさらに含み、
前記書き込みポートビット線、前記書き込みポート反転ビット線、前記読み取りポートビット線、および前記電圧源線は、前記ＳＲＡＭユニットセルの境界により作られる範囲内で、前記ＳＲＡＭユニットセルの境界の長手方向軸といずれも実質的に垂直となっており、前記電圧源線が前記書き込みポートビット線と前記書き込みポート反転ビット線との間に位置し、前記グランド線の一部が前記書き込みポートビット線または前記書き込みポート反転ビット線のうち一方と前記読み取りポートビット線との間に位置している請求項１記載のＳＲＡＭデバイス。
【請求項３】
前記第１および第２のパスゲートトランジスタのゲートコンタクトに電気的に接続する書き込みポートワード線、ならびに、
前記第１および第２の読み取りポートトランジスタのうち一方のゲートコンタクトに電気的に接続する読み取りポートワード線、をさらに含み、
前記書き込みポートワード線および前記読み取りポートワード線は、前記ＳＲＡＭユニットセルの境界により作られる範囲内で、前記ＳＲＡＭユニットセルの境界の長手方向軸といずれも実質的に平行となっている請求項１記載のＳＲＡＭデバイス。
【請求項４】
前記第１のｐドープ領域に注入されて、前記第１のパスゲートトランジスタおよび前記第１のプルダウントランジスタのソース／ドレインコンタクトの間にて延伸する第１のトランジスタ活性領域、
前記第２のｐドープ領域に注入されて、前記第２のパスゲートトランジスタおよび前記第２のプルダウントランジスタのソース／ドレインコンタクトの間にて延伸する第２のトランジスタ活性領域、ならびに、
前記第２のｐドープ領域に注入されて、前記第１および第２の読み取りポートトランジスタのソース／ドレインコンタクトの間にて延伸する第３のトランジスタ活性領域、をさらに含み、
前記第１のトランジスタ活性領域と、前記第２のトランジスタ活性領域と、前記第３のトランジスタ活性領域とが、実質的に平行に同一方向へと延伸している請求項１記載のＳＲＡＭデバイス。
【請求項５】
前記第１の基本寸法が０．５μｍよりも小さく、前記第２の基本寸法が前記第１の基本寸法よりも大きい請求項１記載のＳＲＡＭデバイス。
【請求項６】
前記第１および第２のパスゲートトランジスタならびに前記第１および第２のプルダウントランジスタのうち少なくとも１つがＮＭＯＳトランジスタであり、前記第１のｐドープ領域に位置するＮＭＯＳトランジスタの活性領域と、前記第２のｐドープ領域に位置するＮＭＯＳトランジスタの活性領域とが、前記ｎドープ領域を隔てて７０ｎｍ未満の間隔で離間されている請求項１記載のＳＲＡＭデバイス。
【請求項７】
第１のｐドープ領域と第２のｐドープ領域との間にｎドープ領域を介在させてなる基板、ならびに、
少なくとも部分的に前記第１のｐドープ領域上に位置する第１のプルダウントランジスタおよび第１のパスゲートトランジスタと、少なくとも部分的に前記ｎドープ領域上に位置する第１および第２のプルアップトランジスタと、少なくとも部分的に前記第２のｐドープ領域上に位置する第２のプルダウントランジスタおよび第２，第３，第４のパスゲートトランジスタと、を含むＳＲＡＭユニットセルからなり、
前記ＳＲＡＭユニットセルの境界が、アスペクト比が少なくとも３．５となるような第１および第２の基本寸法を有しているスタティックランダムアクセスメモリ（ＳＲＡＭ）デバイス。
【請求項８】
前記第１のパスゲートトランジスタのソース／ドレインコンタクトに電気的に接続する第１のポートビット線、
前記第２のパスゲートトランジスタのソース／ドレインコンタクトに電気的に接続する第１のポート反転ビット線、
前記第３のパスゲートトランジスタのソース／ドレインコンタクトに電気的に接続する第２のポートビット線、
前記第４のパスゲートトランジスタのソース/ドレインコンタクトに電気的に接続する第２のポート反転ビット線、
前記第１および第２のプルアップトランジスタのソースコンタクトに電気的に接続する電圧源線、ならびに、
前記第２のプルダウントランジスタのドレインコンタクトに接続するグランド線、をさらに含み、
前記第１および第２のポートビット線、前記第１および第２のポート反転ビット線、ならびに前記電圧源線が、前記ＳＲＡＭユニットセルの境界によって作られる範囲内にて、前記ＳＲＡＭユニットセルの境界の長手方向軸といずれも実質的に垂直となっており、前記電圧源線が前記第１のポートビット線と前記第１のポート反転ビット線との間に位置し、前記グランド線の一部が前記第１のポートビット線または前記第１のポート反転ビット線のうち一方と前記第２のポートビット線または前記第２のポート反転ビット線のうち一方との間に位置する請求項７記載のＳＲＡＭデバイス。
【請求項９】
前記第１および第２のパスゲートトランジスタのゲートコンタクトに電気的に接続する第１のポートワード線、ならびに、
前記第３および第４のパスゲートトランジスタのゲートコンタクトに電気的に接続する第２のポートワード線、をさらに含み、
前記第１および第２のポートワード線が、前記ＳＲＡＭユニットセルの境界によって作られる範囲内にて、前記ＳＲＡＭユニットセルの境界の長手方向軸にいずれも実質的に平行となっている請求項７記載のＳＲＡＭデバイス。
【請求項１０】
第１のｐドープ領域と第２のｐドープ領域との間にｎドープ領域を介在させてなる基板、ならびに、
少なくとも部分的に前記第１のｐドープ領域上に位置する第１のパスゲートトランジスタおよび第１のプルダウントランジスタと、少なくとも部分的に前記ｎドープ領域上に位置する第１および第２のプルアップトランジスタと、少なくとも部分的に前記第２のｐドープ領域上に位置する第２のパスゲートトランジスタ、第２のプルダウントランジスタ、第１および第２の読み取りポートトランジスタと、前記第１のｐドープ領域に注入されて、前記第１のパスゲートトランジスタと前記第１のプルダウントランジスタのソース／ドレインコンタクトの間にて延伸する第１のトランジスタ活性領域と、前記第２のｐドープ領域に注入されて、前記第２のパスゲートトランジスタと前記第２のプルダウントランジスタのソース／ドレインコンタクトの間にて延伸する第２のトランジスタ活性領域と、前記第２のｐドープ領域に注入されて、前記第１および第２の読み取りポートトランジスタのソース／ドレインコンタクトの間にて延伸する第３のトランジスタ活性領域と、を含むＳＲＡＭユニットセル、からなり、
前記第１のトランジスタ活性領域と、前記第２のトランジスタ活性領域と、前記第３のトランジスタ活性領域とが、実質的に平行に同一方向へ延伸しており、前記ＳＲＡＭユニットセルの境界が、アスペクト比が少なくとも３．５となるような第１および第２の基本寸法を有しているスタティックランダムアクセスメモリ（ＳＲＡＭ）デバイス。
【請求項１１】
前記第１のパスゲートトランジスタのソース／ドレインコンタクトに電気的に接続する書き込みポートビット線、
前記第２のパスゲートトランジスタのソース／ドレインコンタクトに電気的に接続する書き込みポート反転ビット線、ならびに、
前記第１および第２の読み取りポートトランジスタのうち少なくとも一方のソース／ドレインコンタクトに電気的に接続する読み取りポートビット線、をさらに含み、
前記書き込みポートビット線、前記書き込みポート反転ビット線、前記読み取りポートビット線が、前記ＳＲＡＭユニットセルの境界によって作られる範囲内にて、前記ＳＲＡＭユニットセルの境界の長手方向軸にいずれも実質的に垂直となっている請求項１０記載のＳＲＡＭデバイス。
【請求項１２】
前記第２の読み取りポートトランジスタのゲートコンタクトに電気的に接続する読み取りポートワード線、
前記第２の読み取りポートトランジスタのソースコンタクトに電気的に接続する読み取りポートビット線、
前記第１の読み取りポートトランジスタのゲートコンタクトおよび前記第２のプルアップトランジスタのゲートコンタクトに電気的に接続するゲート電極、ならびに、
前記第１の読み取りポートトランジスタのドレインコンタクトおよび前記第２のプルダウントランジスタのドレインコンタクトに電気的に接続するグランド線、をさらに含み、
前記第３のトランジスタ活性領域により、前記第１の読み取りポートトランジスタのソースと前記第２の読み取りポートトランジスタのドレインとが電気的に接続される請求項１１記載のＳＲＡＭデバイス。
【請求項１３】
複数の第１の配線層からなる第１の配線金属層をさらに含み、該第１の配線層が、前記第１のパスゲートトランジスタのソースコンタクトおよび前記第１のプルアップトランジスタのドレインコンタクトを、前記第２のプルアップトランジスタのゲートコンタクトに電気的に接続させる第１のＬ字形配線を備える請求項１１記載のＳＲＡＭデバイス。
【請求項１４】
前記複數の第１の配線層が、前記第２のパスゲートトランジスタのソースコンタクトおよび前記第２のプルアップトランジスタのドレインコンタクトを、前記第１のプルアップトランジスタのゲートコンタクトに電気的に接続させる第２のＬ字形配線をさらに備える請求項１３記載のＳＲＡＭデバイス。
【請求項１５】
前記ｎドープ領域、前記第１および第２のｐドープ領域が、比較的深いｎドープ領域によって囲まれている請求項１０記載のＳＲＡＭデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概してスタティックランダムアクセスメモリ（ＳＲＡＭ）に関し、より詳細には、高アスペクト比のセル境界（cell boundary）を備えたＳＲＡＭデバイスに関するものである。
【背景技術】
【０００２】
チップにおける構造物の物理的な寸法は、“加工寸法（feature size）”と呼ばれている。チップにおけるこの加工寸法を縮小すれば、各チップにより多くのコンポーネントを作り込めることになると共に、各シリコンウェハにより多くのチップを作り込めることになり、結果、１ウェハ、そして１チップ当たりの製造コストが低減される。各チップにおけるコンポーネント数を増加させれば、より多くのコンポーネントによって機能面の諸要求が満たされ得るため、チップのパフォーマンスを向上させることにもなる。
【０００３】
ＳＲＡＭデバイスは、こういった製造コスト低減が実現可能なタイプのデバイスであり、これは例えば特許文献１にその構造と製造方法が開示されている。ＳＲＡＭは、電源が供給されている限りそのメモリにデータビットを保持し続けるランダムアクセスメモリである。ダイナミックランダムアクセスメモリ（ＤＲＡＭ）とは異なり、ＳＲＡＭは一定時間ごとのリフレッシュを必要としない。また、ＳＲＡＭは、ＤＲＡＭよりも高速にデータにアクセスできる。よってＳＲＡＭは、例えば、コンピュータのキャッシュメモリに、またはビデオカードのＲＡＭＤＡＣ（ランダムアクセスメモリデジタルアナログコンバータ）の一部としてよく用いられている。
【０００４】
ところが、ＳＲＡＭは他のタイプのメモリに比べて高価である。このため、ＳＲＡＭの設計者および製造メーカーたちは、ＳＲＡＭデバイスの製造コスト低減を図る試みを絶えず行っている。上述した加工寸法の縮小は、かかるコスト低減を実現する手段の１つではある。しかし、加工寸法の縮小が、ＳＲＡＭの製造コスト低減に対して採られ得る唯一の手段というわけではなく、例えば、ＳＲＡＭチップ内の構造物のレイアウトを変更して、各チップにおけるＳＲＡＭセルの記録密度をより高めることによっても、製造コストの低減を図ることが可能である。
【０００５】
したがって、当該技術分野において、上述した問題を解決できるＳＲＡＭデバイスとその製造方法が求められる。
【特許文献１】特開平１０−１９９９９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記に鑑みて、本発明の目的は、従来技術に存在する問題を解決することのできるＳＲＡＭデバイスを提供することにある。
【課題を解決するための手段】
【０００７】
すなわち、本発明は、第１および第２のｐドープ領域の間にｎドープ領域を介在させてなる基板、ならびに、少なくとも部分的に前記第１のｐドープ領域上に位置する第１のパスゲートトランジスタおよび第１のプルダウントランジスタと、少なくとも部分的に前記ｎドープ領域上に位置する第１および第２のプルアップトランジスタと、少なくとも部分的に前記第２のｐドープ領域上に位置する第２のパスゲートトランジスタ、第２のプルダウントランジスタ、第１および第２の読み取りポートトランジスタと、を含むＳＲＡＭユニットセル、からなり、前記ＳＲＡＭユニットセルの境界(cell boundary)が、アスペクト比が少なくとも３．２となるような第１および第２の基本寸法(primary dimension)を有しているスタティックランダムアクセスメモリ（ＳＲＡＭ）デバイスに関する。
【０００８】
前記第１のパスゲートトランジスタのソース／ドレインコンタクトに電気的に接続する書き込みポートビット線、前記第２のパスゲートトランジスタのソース／ドレインコンタクトに電気的に接続する書き込みポート反転ビット線、前記第１および第２の読み取りポートトランジスタのうち少なくとも一方のソース／ドレインコンタクトに電気的に接続する読み取りポートビット線、前記第１および第２のプルアップトランジスタのソースコンタクトに電気的に接続する電圧源線、ならびに、前記第２のプルダウントランジスタのドレインコンタクトおよび前記第１の読み取りポートトランジスタのドレインコンタクトに電気的に接続するグランド線、をさらに含み、前記書き込みポートビット線、前記書き込みポート反転ビット線、前記読み取りポートビット線、および前記電圧源線は、前記ＳＲＡＭユニットセルの境界により作られる範囲内で、前記ＳＲＡＭユニットセルの境界の長手方向軸といずれも実質的に垂直となっており、前記電圧源線が前記書き込みポートビット線と前記書き込みポート反転ビット線との間に位置し、前記グランド線の一部が前記書き込みポートビット線または前記書き込みポート反転ビット線のうち一方と前記読み取りポートビット線との間に位置していることが好ましい。
【０００９】
前記第１および第２のパスゲートトランジスタのゲートコンタクトに電気的に接続する書き込みポートワード線、ならびに、前記第１および第２の読み取りポートトランジスタのうち一方のゲートコンタクトに電気的に接続する読み取りポートワード線、をさらに含み、前記書き込みポートワード線および前記読み取りポートワード線は、前記ＳＲＡＭユニットセルの境界により作られる範囲内で、前記ＳＲＡＭユニットセルの境界の長手方向軸といずれも実質的に平行となっていることが好ましい。
【００１０】
前記第１のｐドープ領域に注入されて、前記第１のパスゲートトランジスタおよび前記第１のプルダウントランジスタのソース／ドレインコンタクトの間にて延伸する第１のトランジスタ活性領域、前記第２のｐドープ領域に注入されて、前記第２のパスゲートトランジスタおよび前記第２のプルダウントランジスタのソース／ドレインコンタクトの間にて延伸する第２のトランジスタ活性領域、ならびに、前記第２のｐドープ領域に注入されて、前記第１および第２の読み取りポートトランジスタのソース／ドレインコンタクトの間にて延伸する第３のトランジスタ活性領域、をさらに含み、前記第１のトランジスタ活性領域と、前記第２のトランジスタ活性領域と、前記第３のトランジスタ活性領域とが、実質的に平行に同一方向へと延伸していることが好ましい。
【００１１】
前記第１の基本寸法が０．５μｍよりも小さく、前記第２の基本寸法が前記第１の基本寸法よりも大きいことが好ましい。
【００１２】
前記第１および第２のパスゲートトランジスタならびに前記第１および第２のプルダウントランジスタのうち少なくとも１つがＮＭＯＳトランジスタであり、前記第１のｐドープ領域に位置するＮＭＯＳトランジスタの活性領域と、前記第２のｐドープ領域に位置するＮＭＯＳトランジスタの活性領域とが、前記ｎドープ領域を隔てて７０ｎｍ未満の間隔で離間されていることが好ましい。
【００１３】
また、本発明は、第１のｐドープ領域と第２のｐドープ領域との間にｎドープ領域を介在させてなる基板、ならびに、少なくとも部分的に前記第１のｐドープ領域上に位置する第１のプルダウントランジスタおよび第１のパスゲートトランジスタと、少なくとも部分的に前記ｎドープ領域上に位置する第１および第２のプルアップトランジスタと、少なくとも部分的に前記第２のｐドープ領域上に位置する第２のプルダウントランジスタおよび第２、第３、第４のパスゲートトランジスタと、を含むＳＲＡＭユニットセル、からなり、前記ＳＲＡＭユニットセルの境界が、アスペクト比が少なくとも３．５となるような第１および第２の基本寸法を有しているスタティックランダムアクセスメモリ（ＳＲＡＭ）デバイスに関する。
【００１４】
前記第１のパスゲートトランジスタのソース／ドレインコンタクトに電気的に接続する第１のポートビット線、前記第２のパスゲートトランジスタのソース／ドレインコンタクトに電気的に接続する第１のポート反転ビット線、前記第３のパスゲートトランジスタのソース／ドレインコンタクトに電気的に接続する第２のポートビット線、前記第４のパスゲートトランジスタのソース／ドレインコンタクトに電気的に接続する第２のポート反転ビット線、前記第１および第２のプルアップトランジスタのソースコンタクトに電気的に接続する電圧源線、ならびに、前記第２のプルダウントランジスタのドレインコンタクトに接続するグランド線、をさらに含み、前記第１および第２のポートビット線、前記第１および第２のポート反転ビット線、ならびに前記電圧源線が、前記ＳＲＡＭユニットセルの境界によって作られる範囲内にて、前記ＳＲＡＭユニットセルの境界の長手方向軸といずれも実質的に垂直となっており、前記電圧源線が前記第１のポートビット線と前記第１のポート反転ビット線との間に位置し、前記グランド線の一部が前記第１のポートビット線または前記第１のポート反転ビット線のうち一方と前記第２のポートビット線または前記第２のポート反転ビット線のうち一方との間に位置することが好ましい。
【００１５】
前記第１および第２のパスゲートトランジスタのゲートコンタクトに電気的に接続する第１のポートワード線、ならびに、前記第３および第４のパスゲートトランジスタのゲートコンタクトに電気的に接続する第２のポートワード線、をさらに含み、前記第１および第２のポートワード線が、前記ＳＲＡＭユニットセルの境界によって作られる範囲内にて、前記ＳＲＡＭユニットセルの境界の長手方向軸にいずれも実質的に平行となっていることが好ましい。
【００１６】
また、本発明は、第１のｐドープ領域と第２のｐドープ領域との間にｎドープ領域を介在させてなる基板、ならびに、少なくとも部分的に前記第１のｐドープ領域上に位置する第１のパスゲートトランジスタおよび第１のプルダウントランジスタと、少なくとも部分的に前記ｎドープ領域上に位置する第１および第２のプルアップトランジスタと、少なくとも部分的に前記第２のｐドープ領域上に位置する第２のパスゲートトランジスタ、第２のプルダウントランジスタ、第１および第２の読み取りポートトランジスタと、前記第１のｐドープ領域に注入されて、前記第１のパスゲートトランジスタと前記第１のプルダウントランジスタのソース／ドレインコンタクトの間にて延伸する第１のトランジスタ活性領域と、前記第２のｐドープ領域に注入されて、前記第２のパスゲートトランジスタと前記第２のプルダウントランジスタのソース／ドレインコンタクトの間にて延伸する第２のトランジスタ活性領域と、前記第２のｐドープ領域に注入されて、前記第１および第２の読み取りポートトランジスタのソース／ドレインコンタクトの間にて延伸する第３のトランジスタ活性領域と、を含むＳＲＡＭユニットセル、からなり、前記第１のトランジスタ活性領域と、前記第２のトランジスタ活性領域と、前記第３のトランジスタ活性領域とが、実質的に平行に同一方向へ延伸しており、前記ＳＲＡＭユニットセルの境界が、アスペクト比が少なくとも３．５となるような第１および第２の基本寸法を有しているスタティックランダムアクセスメモリ（ＳＲＡＭ）デバイスに関する。
【００１７】
前記第１のパスゲートトランジスタのソース／ドレインコンタクトに電気的に接続する書き込みポートビット線、前記第２のパスゲートトランジスタのソース／ドレインコンタクトに電気的に接続する書き込みポート反転ビット線、ならびに、前記第１および第２の読み取りポートトランジスタのうち少なくとも一方のソース／ドレインコンタクトに電気的に接続する読み取りポートビット線、をさらに含み、前記書き込みポートビット線、前記書き込みポート反転ビット線、前記読み取りポートビット線が、前記ＳＲＡＭユニットセルの境界によって作られる範囲内にて、前記ＳＲＡＭユニットセルの境界の長手方向軸にいずれも実質的に垂直となっていることが好ましい。
【００１８】
前記第２の読み取りポートトランジスタのゲートコンタクトに電気的に接続する読み取りポートワード線、前記第２の読み取りポートトランジスタのソースコンタクトに電気的に接続する読み取りポートビット線、前記第１の読み取りポートトランジスタのゲートコンタクトおよび前記第２のプルアップトランジスタのゲートコンタクトに電気的に接続するゲート電極、ならびに、前記第１の読み取りポートトランジスタのドレインコンタクトおよび前記第２のプルダウントランジスタのドレインコンタクトに電気的に接続するグランド線、をさらに含み、前記第３のトランジスタ活性領域により、前記第１の読み取りポートトランジスタのソースと前記第２の読み取りポートトランジスタのドレインとが電気的に接続されることが好ましい。
【００１９】
複数の第１の配線層からなる第１の配線金属層をさらに含み、該第１の配線層が、前記第１のパスゲートトランジスタのソースコンタクトおよび前記第１のプルアップトランジスタのドレインコンタクトを、前記第２のプルアップトランジスタのゲートコンタクトに電気的に接続させる第１のＬ字形配線を備えることが好ましい。
【００２０】
前記複數の第１の配線層が、前記第２のパスゲートトランジスタのソースコンタクトおよび前記第２のプルアップトランジスタのドレインコンタクトを、前記第１のプルアップトランジスタのゲートコンタクトに電気的に接続させる第２のＬ字形配線をさらに備えることが好ましい。
【００２１】
前記ｎドープ領域、ならびに前記第１および第２のｐドープ領域が、比較的深いｎドープ領域によって囲まれていることが好ましい。
【発明の効果】
【００２２】
本発明によれば、製造コストが低減されたＳＲＡＭデバイスを提供することができる。
【発明を実施するための最良の形態】
【００２３】
添付の図面と共に以下の詳細な説明を読めば、本発明の態様をよく理解することができる。各構造物は、当業界の常識にしたがって実物のサイズで図示していないことに注意されたい。各構造物の寸法は、記載の内容を分かり易くするために、適宜拡大または縮小することが可能である。
【００２４】
以下の開示では、各種実施形態のそれぞれ異なる特徴を紹介する目的で、多くの異なる形態を挙げているということが理解されなければならない。後述する特定の構成部品や配置の例は、本発明の説明を簡単化するために記載されたものである。もちろん、これらは単なる例示であって、何らの限定をするものではない。さらに、本明細書では、符号および／または用語を異なる実施形態間で繰り返し用いていることがある。ただし、このような繰り返しは、本発明の説明を簡単および明確にするために行うものであって、これによって上述した各実施形態および／または構成どうしの関係が決められることはない。また、第１の構造物が第２の構造物の上面（on）または上方（over）に位置するという後述の構成には、第１および第２の構造物が直に接触して形成される実施が含まれていても、第１および第２の構造物が直に接触せずに第１および第２の構造物の間に更なる構造物が形成される形態が含まれていてもよい。
【００２５】
図１は、本発明の態様に基づいて構成されるＳＲＡＭデバイス１００の１実施形態を示す配置図である。ＳＲＡＭデバイス１００は、基板１０５、ｎドープ領域１１０、ｐドープ領域１１５ａ、１１５ｂ、およびＳＲＡＭユニットセル１２０ａ〜ｉを備えてなる。図では、ＳＲＡＭユニットセル１２０ｅについてのみの説明がされているが、これ以外の各ＳＲＡＭユニットセル１２０ａ〜ｄおよびｆ〜ｉも、ユニットセル境界１２５で囲まれる領域に活性領域１３０ａ〜ｅ、およびゲート電極１４０ａ〜ｅをそれぞれ有している。
【００２６】
１実施形態において、ユニットセル境界１２５は、隣り合うセル１２０ａ〜ｉの外周側にあるコンポーネント間のほぼ中間として示される。例えば、図示されている形態では、（図における）上方のセル境界１２５は、セル１２０ｅのゲート電極１４０ｃの最外縁と、セル１２０ｄのゲート電極１４０ｂの最外縁とのほぼ中間に位置している。ユニットセル境界１２５によって囲まれてできる面積は、各ユニットセル１２０ａ〜ｉ内の構造物の１つに比例するものとしてもよい。例として、この面積を約５００（ＷＧＤＰ２）未満とすることができ、このＷＧＤＰ２とは、ゲート電極１４０ｂ、１４０ｃまたはその他の構造物の幅である。
【００２７】
基板１０５は、シリコン、ガリウムヒ素、窒化ガリウム、歪みシリコン（strained silicon）、シリコンゲルマニウム、シリコンカーバイド、カーバイド、ダイヤモンド、および／またはその他の材料からなるものであり得る。また、基板１０５は、例えばシリコン・オン・サファイア基板、シリコンゲルマニウム・オン・インシュレーター、または絶縁層上にエピタキシャル半導体層を備えてなるその他の基板といったシリコン・オン・インシュレーター（ＳＯＩ）基板である、または他のインシュレータからなるものとしてもよい。１実施形態において、基板１０５を、その上に形成されるマイクロ電子素子を絶縁するためのエアギャップを有するものとすることができる。例えば、シリコン・オン・ナッシング（ＳＯＮ）構造を採用して、基板１０５に、空気および／もしくはその他の絶縁体によって構成される薄い絶縁層またはギャップを備えさせることも可能である。このような実施形態において、基板１０５は、シリコンゲルマニウム層上方または上面にシリコンキャップ層を備えてなる。このシリコンゲルマニウム層が全体的または部分的に除去されると、エアギャップまたは空所（void）ができ、その結果、後にマイクロ電子デバイスが形成されることとなる絶縁素子の活性領域として、シリコンキャップ層が残される。
【００２８】
ｎドープ領域１１０は、パターニングされたフォトレジスト層を介して高エネルギーイオン注入を行うことにより基板１０５中に形成される。このｎドープ領域１１０の形成に用いられるｎ型ドーパント不純物には、リン、ヒ素、Ｐ３１、アンチモン、および／またはその他の材料が含まれる。不純物の注入が終わった後は、拡散、アニーリング、および／または電気的活性化といった後続のプロセスを行ってもよい。ｐドープ領域１１５ａ、１１５ｂも、例えばｎ型ドーパントとｐ型ドーパントの原子量がそれぞれ異なることに応じそのエネルギーレベルを低減する必要はあるかもしれないが、同じようにして形成することができる。ｐ型ドーパント不純物には、ホウ素、フッ化ホウ素、インジウム、および／またはその他の材料が含まれる。ｎドープ領域１１０の形成と同様に、ｐドープ領域１１５ａ、１１５ｂの形成にも、１または複数の拡散、アニール、および／または電気的活性化のプロセスが含まれ得る。また、本発明の範囲内において、図１に示される代表的形態以外のドーピングの設計を採用するこもできる。例として、ｎドープ領域１１０は、ｐドープのウェル（p-doped well）であっても、またはこれを含んで構成されていてもよく、かつ、ｐドープ領域１１５ａ、１１５ｂはそれぞれｎドープのウェル（n-doped well）であっても、またはこれを含んで構成されていてもよい。さらに、これらドープ領域１１０、１１５ａ、１１５ｂは、不純物の濃度はそれぞれ変化させるものの、同タイプのドーパントでドープすることもできる。また、図示はしていないが、ドープ領域１１０、１１５ａ、１１５ｂ全てが、１つの深いｎまたはｐウェルによって囲まれるようにしてもよい。
【００２９】
１実施形態では、ドープ領域１１０、１１５ａ、１１５ｂに、ｐ型ドーパントとしてホウ素を用い、ｎ型ドーパントとして重水素−ホウ素の複合体（complex）を用いる。重水素−ホウ素の複合体は、ホウ素ドープダイヤモンド層を重水素プラズマでプラズマ処理することにより形成することができる。また、重水素は、三重水素、水素、および／またはその他の含水素ガスへの置換が可能である。ドープ領域の不純物濃度は、直流電源または基板１０５のＲＦ（radio frequency）バイアスによって制御することができる。上述したプロセスは、基板１０５に低濃度ドープのソース／ドレイン領域、および／または少なくとも１部の活性領域１３０ａ〜ｅを形成するために利用してもよい。
【００３０】
活性領域１３０ａ〜ｅは、ドープ領域１１０、１１５ａ、１１５ｂをさらに分割した部分もしくはこれらのうちの所定の部分である、またはそれが存在するドープ領域とは不純物濃度の異なる領域である。しかし、１実施形態では、活性領域１３０ａ〜ｅは、先ず基板１０５に酸化物領域を規定しておくことによって形成することもできる。この酸化物領域は、ゲート電極１４０ａ〜ｅに対応するゲート酸化物層を規定するのに行うのと同一の工程により、および／またはこの工程時に、規定され得る。続いて、この酸化物領域上に、選択堆積（selective deposition）またはブランケット堆積（blanket deposition）を行ってからパターニングを行うことにより、ポリシリコン層を形成してもよい。このような実施形態において、ポリシリコン層はゲート電極１４０ａ〜ｅの一部となる。ただし、実施形態によっては、ポリシリコン層を形成しなくてもよい。また、このポリシリコン層に、シリサイドプロセスを行って、その上にシリサイド層を形成させることもできる。シリサイドの例としては、ＴｉＳｉ２、ＣｏＳｉ２、ＮｉＳｉ２、ＷＳｉ２および／またはシリサイド化されたゲート配線に適するその他の材料が含まれる。全ての実施形態にシリサイド層が含まれるわけないが、シリサイド層を用いる際には、シリサイド層はゲート電極１４０ａ〜ｅの一部を成すこととなる。
【００３１】
また、活性領域１３０ａ〜ｅに、例えばエネルギー約３０ｋｅＶから４００ｋｅＶ、不純物濃度約１×１０１５ａｔｏｍｓ/ｃｍ２から１×１０１７ａｔｏｍｓ/ｃｍ２で、イオン注入プロセスを行うこともできる。このイオン注入プロセスは、活性領域１３０ａ〜ｅ内が、隣り合うコンポーネント、構造物、または領域よりも高濃度となるようにイオンを注入するというものであり得る。また、このイオン注入プロセスは、上述した酸化物領域、ポリシリコン層および／またはシリサイド層を用いる場合には、これら下方にある基板１０５の領域にイオンを注入するというものであってもよく、こうすることにより、活性領域１３０ａ〜ｅの少なくとも一部が基板１０５に形成されることとなる。一方、１実施形態では、活性領域１３０ａ〜ｅ全体が基板１０５中、上面または上方に形成され得る。上述したポリシリコン層および／またはシリサイド層を使用する場合に、活性領域１３０ａ〜ｅ形成のためのイオン注入プロセスは、上述したポリシリコン層および／またはシリサイド層の形成前または形成後のいずれに行ってもよい。活性領域１３０ａ〜ｅを形成するために、追加および／または代わりのプロセスを用いることもできる。また、１実施形態において、活性領域１３０ａ〜ｅの抵抗は、約１ｋΩから１００ｋΩである。例えば、活性領域１３０ａ〜ｅの抵抗、または活性領域１３０ａ〜ｅと隣接するコンポーネント、構造物もしくは領域との接合部分の抵抗は約３ｋΩとすることができる。
【００３２】
活性領域１３０ａ〜ｅの形成に用いられるドーパントは、これらが形成する素子の特定のレイアウトによって特定される。例として、活性領域１３０ａ〜ｅがＮＭＯＳトランジスタの一部を成す場合、そのドーパントはｎ型ドーパント、例えば、ヒ素、Ｐ３２、アンチモンおよび／またはその他のｎ型ドーパントである。一方、活性領域１３０ａ〜ｅがＰＭＯＳトランジスタの一部を成す場合、そのドーパントはｐ型ドーパント、例えば、ホウ素、ＢＦ２、インジウムおよび／またはその他のｐ型ドーパントである。さらに、単一の１実施形態においては、異なるタイプのドーパントを活性領域１３０ａ〜ｅに注入することもできる
図１に示されるように、活性領域１３０ａはｐドープ領域１１５ａに形成され、活性領域１３０ｂおよび１３０ｃはｎドープ領域１１０に形成され、そして、活性領域１３０ｄおよび１３０ｅはｐドープ領域１１５ｂに形成されている。１実施形態において、活性領域１３０ａおよび１３０ｄは、ｎドープ領域を隔てて約７０ｎｍ未満の間隔で離間している。活性領域１３０ａ〜１３０ｅは、ドープ領域１１０、１１５ａ、１１５ｂの長手方向軸と実質的に平行となるように配されており、かつ、特定のＳＲＡＭユニットセル１２０ａ〜ｉの境界１２５を超えて延伸している。１つまたは複数の活性領域１３０ａ〜ｅの幅を、他の活性領域１３０ａ〜ｅの幅と異なるものとしてもよい。例えば、活性領域１３０ｅの幅を、その他の１つまたは複数の活性領域１３０ａ〜ｄより実質的に広くすることができる。また、１実施形態において、活性領域１３０ｅは、複数のトランジスタ素子によって共用されるに十分な幅を持っている。
【００３３】
ゲート電極１４０ａ〜ｅは、パターニングおよび／または選択堆積された、ポリシリコン、Ｗ、Ｔｉ、Ｔａ、ＴｉＮ、ＴａＮ、Ｈｆ、Ｍｏ、金属シリサイド、ＳｉＯ２、窒化ＳｉＯ２、ＳｉＯｘＮｙ、ＷＳｉｘ、Ｖ、Ｎｂ、ＭｏＳｉｘ、Ｃｕ、Ａｌ、カーボンナノチューブ、高誘電体（high-k dielectrics）、これらの合金、および／またはその他の材料からなる１層または複数の層で構成されたものであり得る。このうち、代表的な高誘電体としては、Ｔａ２Ｏ５、ＨｆＯ２、ＺｒＯ２、ＨｆＳｉＯＮ、ＨｆＳｉｘ、ＨｆＳｉｘＮｙ、ＨｆＡｌＯ２、ＮｉＳｉｘがある。このような層は、上述したポリシリコンおよび／またはシリサイド層の一部を含んで構成されていてもよい。ゲート電極１４０ａ〜ｅを形成するのに用いられる製造プロセスには、インプリントリソグラフィ、液浸フォトリソグラフィ、マスクレスフォトグラフィ、化学気相成長法（ＣＶＤ）、プラズマＣＶＤ（ＰＥＣＶＤ）、常圧ＣＶＤ（ＡＰＣＶＤ）、物理気相成長法（ＰＶＤ）、原子層成長法（ＡＬＤ）、および／またはその他のプロセスが含まれる。これらプロセス実行時のプロセス環境には、プラズマによって励起される水素（Ｈ２）や炭素といった反応ガスを用いることができる。また、かかるプロセスガスには、ＣＨ４、Ｃ２Ｈ６、Ｃ３Ｈ８および／またはその他の含炭素ガスが含まれる。
【００３４】
ゲート電極１４０ａ〜ｅは、ＰＶＤ、ＡＬＤ、ＰＥＣＶＤ、ＡＰＣＶＤおよび／またはその他のプロセス技術などにより形成された、Ｎｉ、Ｃｒ、Ｎｂ、Ｖ、Ｗおよび／またはその他の材料からなるシード層を含んでいてもよい。また、ゲート電極１４０ａ〜ｅは、１層またはそれ以上のゲート誘電膜（gate dielectric layer）を含んでいても、または、該ゲート誘電膜上面もしくは上方に形成されてもよい。かかるゲート誘電膜は、ＳｉＯ２、ＳｉＯＮ、ＨｆＯ、Ｔａ２Ｏ５、Ａｌ２Ｏ３、窒化酸化物、ＣＶＤ酸化物、熱酸化物、含窒素誘導体材料、高誘電体材料、および／またはその他の材料からなり、かつ、ＣＶＤ、ＰＥＣＶＤ、ＰＶＤ、ＡＬＤおよび／またはその他のプロセスによって形成することができる。
【００３５】
図１に示されるように、ゲート電極１４０ａは活性領域１３０ａの上方を通って延伸し、ゲート電極１４０ｄは活性領域１３０ｄ上方を通って延伸している。また、１つまたは複数のゲート電極１４０ａ〜ｅは、複数のトランジスタ素子によって共用され得るように、複数の活性領域１３０ａ〜ｅ上方を通って延伸する、共用されるゲート電極であってもよい。例えば、ゲート電極１４０ｂは活性領域１３０ａおよび１３０ｂ上方を通って伸びており、ゲート電極１４０ｃは活性領域１３０ｃから１３０ｅ上方を通るように伸びる。さらに、活性領域１３０ｅが複数のトランジスタ素子に共用されるよう構成されているため、ゲート電極１４０ｅは、単一の活性領域、つまり活性領域１３０ｅのみの上方を通って延伸するだけではあるが、複数のトランジスタ素子に共用され得るようなかたちで延伸するものとなっている。ゲート電極１４０ａ〜ｅは、共用されるゲート電極として構成されているか否かにかかわらず、特定のＳＲＡＭユニットセル１２０ａ〜ｉの境界１２５を超えて伸びるようにしてもよい。また、図示されている形態のように、ゲート電極１４０ａ〜ｅは、例えば、後に形成されるコンタクトまたはビアの出来る位置となる幅広部分を有していてもよい。
【００３６】
各ＳＲＡＭユニットセル１２０ａ〜ｉのセル境界１２５は、それぞれ３．２を超えるアスペクト比を有するものであり得る。このアスペクト比とは、各セル１２０ａ〜ｉの大きい方の基本寸法（primary dimension、図示された実施形態における“Ｌ”）と、小さい方の基本寸法（図示された実施形態における“Ｗ”）の割合のことである。例として、ＳＲＡＭユニットセル１２０ｅは、長さＬ約０．３２μｍから８μｍ、幅Ｗ約０．０８μｍから２μｍであり、アスペクト比が約３から６である。別の実施形態では、ＳＲＡＭユニットセル１２０ｅを、長さＬ約１２ｎｍから８０ｎｍ、幅Ｗ約３ｎｍから２０ｎｍとしてもよい。また、セル１２０ａ〜ｉのアスペクト比を約３から６とし、かつ、各セルごとに異ならしめることもできる。また別の実施形態においては、セル１２０ａ〜ｉのうちの１つ、幾つかまたは全てのアスペクト比を、３．５よりも大きいものとする。
【００３７】
図２は、図１の次段階におけるＳＲＡＭデバイス１００の配置図であり、ここでは、すでに形成された各構造物上方に第１の配線金属層が形成されている。この金属層は、アルミニウム、金、銅、銀、タングステン、チタニウム、窒化チタニウム、タンタル、窒化タンタル、これらの合金および／またはその他の材料からなる１層または複数の層から構成されるものであり得る。金属層は、インプリントリソグラフィ、液浸フォトリソグラフィ、マスクレスフォトグラフィ、ＣＶＤ、ＰＥＣＶＤ、ＰＶＤ、ＡＬＤおよび／またはその他のプロセスによって形成することができるが、これらだけに限定されることはない。金属層はまた、選択堆積（selective deposition）またはブランケット堆積（blanket deposition）を行った後にパターニングプロセスを行うことによっても形成することができる。１実施形態において、金属層は、ゲート電極１４０ａ〜ｅの形成に関して上に述べた１つまたは複数のプロセスによって形成され、かつ、ゲート電極１４０ａ〜ｅに採られ得る組成に関して上に述べた１つまたは複数の材料からなるものである。
【００３８】
第１の配線金属層は、書き込みポートワード線コンタクト（write port word line contact）２１０、書き込みポートビット線コンタクト（write port bit line contact）２１５、第１のＬ字形配線２２０、グランド（Ｖｓｓ）コンタクト２２５、電圧源（Ｖｃｃ）コンタクト２３０および２３５、第２のＬ字形配線２４０、グランド線２４５、書き込みポートワード線コンタクト２５０、書き込みポート反転ビット線コンタクト（write port bit-bar line contact）２５５、読み取りポートビット線コンタクト（read port bit line contact）２６０、ならびに読み取りポートワード線コンタクト（read port word line contact）２６５を備えてなるものであり得る。このうち、１つまたは複数の配線（例えば配線２２０、２４０）を、位置合わせして配されていない配線構造物を接続するために、ほぼＬ字形に形成することができる。
【００３９】
また、ＳＲＡＭデバイスは、金属層の各コンポーネントおよび下方の構造物との間で延伸するコンタクトまたはビア（以下、コンタクトと総称する。）を含んでいてもよい。コンタクト２７０は、金属層を形成するために用いるのと同じようなプロセスによって形成することができ、金属層形成に先立って形成させてもよい。しかし、１実施形態において、コンタクト２７０は、金属層を形成するプロセスの一貫としての、ダマシンまたはデュアルダマシンプロセスによって形成することも可能である。多数のコンタクト２７０が下方の構造物まで穿たれることにより、これらコンタクトの配列状態によって、ＳＲＡＭデバイス１００に含まれる複数のトランジスタの配置構成が現れてくることとなる。図示された実施形態におけるＳＲＡＭデバイスは、２つのパスゲートトランジスタ（第１のパスゲートトランジスタＰＧ−１および第２のパスゲートトランジスタＰＧ−２）と、２つのプルアップトランジスタ（第１のプルアップトランジスタＰＵ−１および第２のプルアップトランジスタＰＵ−２）と、２つのプルダウントランジスタ（第１のプルダウントランジスタＰＤ−１および第２のプルダウントランジスタＰＤ−２）と、２つの読み取りポートトランジスタ（第１の読み取りポートトランジスタＲＰ−１および第２の読み取りポートトランジスタＲＰ−２）とを有している。下表１には、図２の実施形態に基づいた、コンタクト２７０によって実現される、対応するトランジスタのノードとの配線接続例がリストしてある。表１の各列が表わすものは、コンタクト２７０またはその他の配線構造物の存在である。
【００４０】
【表１】
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【００４１】
なお、配線金属層と下方構造物との間に、１つまたは複数のコンタクト２７０に加え、またはその代わりとして、その他の構造物ないしコンポーネントを介挿して接続を行うようにしてもよいことは、言うまでもない。表１で示したもの以外の配線構成もまた、本発明の範囲に含まれる。さらに、ＳＲＡＭデバイスは、図示する実施形態よりも多くのまたは少ないトランジスタおよび／またはコンタクト２７０を有していてもよい。
【００４２】
図３は、本発明の態様に基づく図２の次段階におけるＳＲＡＭデバイス１００の配置図であり、ここでは、第１の配線金属層上方に第２の配線金属層が形成されている。１実施形態において、この第２の金属層は、上述した第１の配線金属層と実質的に同じ組成および製造工程によりなるものである。
【００４３】
第２の配線金属層は、書き込みポートワード線コンタクト３１０、Ｖｓｓコンタクト３１５、書き込みポートビット線３２０、電圧源線３２５、書き込みポート反転ビット線３３０、（第２の）グランド線３３５、読み取りポートビット線３４０、書き込みポートワード線コンタクト３４５、および読み取りポートワード線コンタクト３５０を備えている。また、ＳＲＡＭデバイスは、第１および第２の配線金属層の各コンポーネントの間を伸びるコンタクト３６０有している。よって、１つまたは複数のコンタクト３６０（そして本明細書に記載されているその他多くのコンタクト）は、後に形成されるコンタクトまたはビアを受けるためのランドパッド（landing pad）となり得る、またはこれを含んでなる。１実施形態において、コンタクト３６０は、図２で示したコンタクト２７０と実質的に同じ組成および製造工程によりなるものである。下表２には、コンタクト３６０により実現される第１および第２の配線金属層間の配線接続例がリストしてある。表２の各列が表わすものは、コンタクト３６０またはその他の配線構造物の存在である。
【００４４】
【表２】
2005294849.tif 000004
【００４５】
なお、第１の配線金属層と第２の配線金属層との間に、１つまたは複数のコンタクト３６０に加え、またはその代わりとして、その他の構造物ないしコンポーネントを介挿してこれらの接続を行うようにしてもよいことは、言うまでもない。表２で示したもの以外の配線の構成もまた、本発明の範囲に含まれる。
【００４６】
図４は、本発明の態様に基づく図３の次段階におけるＳＲＡＭデバイス１００を示す配置図であり、ここで、、第２の配線金属層上方に第３の配線金属層が形成されている。１実施形態において、この第３の配線金属層は、上述した第１の配線金属層と実質的に同じ組成および製造工程よりなっている。
【００４７】
第３の配線金属層は、書き込みポートワード線４１０、読み取りポートワード線コンタクト４５０、および（第１の）グランド線４２０を有している。また、ＳＲＡＭデバイスは、第２および第３の配線金属層の各コンポーネント間で延伸するコンタクト４３０を備えている。１実施形態において、コンタクト４３０は、図２で示したコンタクト２７０と実質的に同じ組成および製造工程によりなるものである。下表３には、コンタクト４３０により実現される第２および第３の配線金属層間の配線接続例がリストしてある。表３の各列が表わすものは、コンタクト４３０またはその他の配線構造物の存在である。
【００４８】
【表３】
2005294849.tif 000005
【００４９】
なお、第２の配線金属層と第３の配線金属層との間に、１つまたは複数のコンタクト４３０に加え、またはその代わりとして、その他の構造物ないしコンポーネントを介挿してこれらの接続を行うようにしてもよいことは、言うまでもない。表３で示したもの以外の配線の構成もまた、本発明の範囲に含まれる。
【００５０】
図５は、本発明の態様に基づく図４の次段階におけるＳＲＡＭデバイス１００を示す配置図であり、ここでは、第３の配線金属層上方に第４の配線金属層が形成されている。１実施形態において、この第４の配線金属層は、上述した第１の金属層と実質的に同じ組成および製造工程よりなっている。
【００５１】
第４の配線金属層は、読み取りポートワード線５１０、およびグランド線５２０を有している。また、ＳＲＡＭデバイスは、第３および第４の配線金属層の各コンポーネント間で伸びるコンタクト５３０を備えている。１実施形態において、コンタクト５３０は、図２で示したコンタクト２７０と実質的に同じ組成および製造工程よりなるものである。下表４には、コンタクト５３０により実現される第３および第４の配線金属層間の配線接続例がリストしてある。表４の各列が表わすものは、コンタクト５３０またはその他の配線構造物の存在である。
【００５２】
【表４】
2005294849.tif 000006
【００５３】
なお、第３の配線金属層と第４の配線金属層との間に、１つまたは複数のコンタクト５３０に加え、またはその代わりとして、その他の構造物ないしコンポーネントを介挿してこれらの配線接続を行うようにしてもよいことは、言うまでもない。表４で示したもの以外の配線構成もまた、本発明の範囲に含まれる。
【００５４】
図５に示す構造物を形成した後は、従来および／または今後開発され得るプロセスによりＳＲＡＭデバイス１００を完成させることができる。例えば、ＳＲＡＭデバイス１００を、同一のチップおよび／またはウェハ上にて、別のＳＲＡＭデバイスを含むその他の素子またはコンポーネントとさらに接続させるため、図５に示す第４の配線金属層上方に追加の金属層を形成することもできる。また、１実施形態において、ＳＲＡＭデバイス１００を形成した例を繰り返し用いて、ＳＲＡＭメモリアレイを形成させてもよい。
【００５５】
上述したＳＲＡＭデバイス１００は、各種導体コンポーネントに介挿される１または複数の層間誘電体またはその他の絶縁層が含まれていてもよい。かかる絶縁層は、それ自体が複数の絶縁層から構成されてなり、後続のプロセスに便利なように、平坦化処理がされて実質的に平坦な表面が与えられたものであり得る。この絶縁層は、ＳｉＯ２、フッ化ガラス（ＦＳＧ）、ＳｉＬＫ（登録商標、ダウケミカル社製）、Ｂｌａｃｋ Ｄｉａｍｏｎｄ（登録商標、アプライドマテリアルズ社製）、および／またはその他の絶縁材料からなり、かつ、ＣＶＤ、ＡＬＤ、ＰＶＤ、スピンオンコート、および／またはその他のプロセスによって形成することが可能である。
【００５６】
図６は、本発明の態様に基づくＳＲＡＭデバイス６００の１実施形態を説明する回路図である。このＳＲＡＭデバイス６００は、図５に示すＳＲＡＭデバイス１００と略同じものである。ＳＲＡＭデバイス６００は、プルアップトランジスタ６１０、６１５、プルダウントランジスタ６２０、６２５、パスゲートトランジスタ６３０、６３５、および読み取りポートトランジスタ６４０、６４５を備えている。１実施形態において、プルアップトランジスタ６１０、６１５はＰＭＯＳトランジスタであり、一方、プルダウントランジスタ６２０、６２５、パスゲートトランジスタ６３０、６３５および読み取りポートトランジスタ６４０、６４５はＮＭＯＳトランジスタである。ただし、その他のＮＭＯＳおよびＰＭＯＳトランジスタの構成も本発明の範囲に入る。
【００５７】
プルアップトランジスタ６１０、６１５のソースは、電圧源（以下、Ｖｃｃという。）６５０に電気的に接続している。プルアップトランジスタ６１０のドレインは、パスゲートトランジスタ６３０のソース、プルダウントランジスタ６２０のソースおよびプルアップトランジスタ６１５のゲートに電気的に接続している。同じように、プルアップトランジスタ６１５のドレインは、パスゲートトランジスタ６３５のソース、プルダウントランジスタ６２５のソース、およびプルアップトランジスタ６１０のゲートに電気的に接続している。プルアップトランジスタ６１０のゲートは、プルダウントランジスタ６２０のゲートに電気的に接続している。同じように、プルアップトランジスタ６１５のゲートは、プルダウントランジスタ６２５のゲートに電気的に接続し、かつ、読み取りポートトランジスタ６４０のゲートにも電気的に接続している。
【００５８】
プルダウントランジスタ６２０、６２５のドレインは、接地している、またはＶｓｓコンタクト６５５に電気的に接続している。読み取りポートトランジスタ６４０のドレインはＶｓｓコンタクト６５７に電気的に接続している。
【００５９】
パスゲートトランジスタ６３０、６３５のドレインは、書き込みりポートビット線６６０および書き込みポート反転ビット線６６５にそれぞれ電気的に接続している。パスゲートトランジスタ６３０、６３５のゲートは、書き込みポートワード線６７０に電気的に接続している。読み取りポートトランジスタ６４０、６４５は、Ｖｓｓコンタクト６５７と読み取りポートビット線６７５との間に接続しており、読み取りポートトランジスタ６４５のゲートは読み取りポートワード線６８０に電気的に接続している。書き込みポートビット線６６０、書き込みりポート反転ビット線６６５、書き込みポートワード線６７０、読み取りポートビット線６７５および読み取りポートワード線６８０は、行と列のラッチ（row and column latch）、デコーダ、選択ドライバ、制御および論理回路、センスアンプ、マルチプレクサ（mux）、バッファなどを含むその他のＳＲＡＭセルおよび／またはコンポーネントまで伸びていてもよい。１実施形態では、ＳＲＡＭデバイス６００の書き込みポートストレージノードの最大容量は、約０．６ファラッド未満である。
【００６０】
図７は、本発明のもう１つの実施形態によるＳＲＡＭデバイス７００の回路図である。このＳＲＡＭデバイス７００は図５に示されるＳＲＡＭデバイス１００と略同じものである。また、ＳＲＡＭデバイス７００は、入力／出力回路に関するトランジスタの配線を変更したこと、および読み取りポートトランジスタ６４０、６４５の代わりとしてパスゲートトランジスタ７１０、７１５を追加したこと以外は、図６に示されるＳＲＡＭデバイスと実質的に同じである。
【００６１】
図７の実施形態において、パスゲートトランジスタ６３０のドレインは第１のポートビット線７２０に電気的に接続し、パスゲートトランジスタ６３５のドレインは第１のポート反転ビット線７２５に電気的に接続している。パスゲートトランジスタ７１０は、プルダウントランジスタ６２０のソースと第２のポートビット線７３０との間に電気的に直列接続し、パスゲートトランジスタ７１０のゲートは第２のポートワード線７４０に電気的に接続している。同じようにして、パスゲートトランジスタ７１５は、プルダウントランジスタ６２５のソースと第２のポート反転ビット線７３５との間に電気的に直列接続し、パスゲートトランジスタ７１５のゲートは第２のポートワード線７４０に電気的に接続している。
【００６２】
図８は、本発明の態様によるＳＲＡＭデバイス製造用ウェハの一部平面図である。このウェハ８００は、上述したＳＲＡＭデバイス１００、６００および／または７００を製造するために用いることができるものである。図示されているウェハ８００の部分は、第１型のドーパントを有するドープ領域８１０と、第２型のドーパントを有するドープ領域８２０、８３０とからなっている。例として、ドープ領域８１０はｎドープ領域、ドープ領域８２０、８３０はｐドープ領域である。各ドープ領域８１０は、ドープ領域８２０とドープ領域８３０との間に介在される。２つまたはそれ以上のこれらドープ領域８１０、８２０および８３０は実質的に平行であり得る。１実施形態においては、図８に示すように、全てのドープ領域８１０、８２０および８３０が実質的に平行となっている。隣り合うドープ領域８３０間の間隔は、約３μｍから５μｍであり、１実施形態における隣り合うドープ領域８３０間の間隔は約３．６μｍであり得る。
【００６３】
図８には、記録密度が高められたＳＲＡＭユニットセル８４０、８４５の構成も示されている。これらセル８４０、８４５の各長手方向軸は、ドープ領域８１０、８２０および８３０の長手方向軸と略垂直となっている。また、セル８４０、８４５は、共通の、または実質的に位置合わせされた（aligned）長手方向軸を有している。さらに、各セル８４０、８４５は、実質的に等しい長さ（Ｌ）もしくは第１の基本寸法（first primary dimension）、実質的に等しい幅（Ｗ）もしくは第２の基本寸法（second primary dimension）、および／または実質的に等しいアスペクト比（Ｌ／Ｗ）を有している。１実施形態において、１つまたは複数のセル８４０、８４５のアスペクト比は少なくとも３．２である。
【００６４】
ＳＲＡＭユニットセル８４０、８４５は、上述したＳＲＡＭデバイス１００、６００および／または７００に示したものと実質的に同様である。セル８４５は、セル８４０に対して鏡像対称（mirror image）またはこれを回転させた形式のセルであり得る。各セル８４０、８４５は、ドープ領域８２０の略中間位置からドープ領域８３０の略中間位置まで伸びているため、ドープ領域８１０を通り越して延伸することとなる。つまり、各セル８４０、８４５は、ドープ領域８１０の全幅に相当するドープ領域８１０のセグメント、ドープ領域８２０の一部幅に相当するドープ領域８２０のセグメント、およびドープ領域８３０の一部幅に相当するドープ領域８３０のセグメントから構成される。１実施形態において、セル８４０、８５０の、ドープ領域８３０を覆う面積は、ドープ領域８２０を覆う面積よりも大きく、前者は後者の約１から５倍である。
【００６５】
上述のように、本発明は、基板およびＳＲＡＭユニットセルからなるＳＲＡＭデバイスを開示するものである。この基板は、第１および第２のｐドープ領域にｎドープ領域を介在させてなる。そして、このＳＲＡＭユニットセルは、（１）少なくとも部分的に第１のｐドープ領域上に位置する第１のパスゲートトランジスタおよび第１のプルダウントランジスタと、（２）少なくとも部分的にｎドープ領域上に位置する第１および第２のプルアップトランジスタと、（３）少なくとも部分的に第２のｐドープ領域上に位置する第２のパスゲートトランジスタ、第２のプルダウントランジスタ、第１および第２の読み取りポートトランジスタと、を備える。ＳＲＡＭユニットセルの境界は、アスペクト比が少なくとも３．２となるような第１および第２の基本寸法（primary dimension）を持っている。本発明の態様に基づいて構成される別なＳＲＡＭデバイスの実施形態では、ＳＲＡＭユニットセルは、少なくとも部分的に第２のｐドープ領域上に位置する第３および第４のパスゲートトランジスタをさらに備える。１実施形態において、本発明のＳＲＡＭデバイスは、アスペクト比が少なくとも３．５であるセル境界を有する。
【００６６】
本発明はまた、ＳＲＡＭユニットセルが（１）少なくとも部分的に第１のｐドープ領域上に位置する第１のパスゲートトランジスタおよび第１のプルダウントランジスタと、（２）少なくとも部分的にｎドープ領域上に位置する第１および第２のプルアップトランジスタと、（３）少なくとも部分的に第２のｐドープ領域上に位置する第２のパスゲートトランジスタ、第２のプルダウントランジスタ、第１および第２の読み取りポートトランジスタと、を備えるＳＲＡＭデバイスをも提供する。このような実施形態には、第１のｐドープ領域に注入されてなり、第１のパスゲートトランジスタおよび第１のプルダウントランジスタのソース／ドレインコンタクト間にて延伸する第１のトランジスタ活性領域が含まれる。さらに、第２のｐドープ領域に注入されてなり、第２のパスゲートトランジスタおよび第２のプルダウントランジスタのソース／ドレインコンタクト間にて延伸する第２のトランジスタ活性領域が含まれていてもよい。さらにまた、第２のｐドープ領域に注入されてなり、第１および第２の読み取りポートトランジスタのソース／ドレインコンタクト間にて延伸する第３のトランジスタ活性領域が含まれていてもよい。これら第１のトランジスタ活性領域、第２のトランジスタ活性領域および第３のトランジスタ活性領域は、実質上平行に同一方向へ向かって延伸する。
【００６７】
以上、本発明の特徴および技術的長所を詳細に説明した。本発明の開示が、ここで紹介した実施形態と同一の目的および／または同一のおよび長所を得るために行われる別のプロセスや構造への変更または設計の基礎として容易に利用され得るものである、ということは、当業者に理解されるはずである。そして、当業者であれば、このような均等な構成が、本発明の精神および範囲から逸脱しないものであることも理解できるはずであり、かつ、本発明の精神および範囲を逸脱しない限りにおいて各種の変化、置換および変更を行うことができる。
【図面の簡単な説明】
【００６８】
【図１】本発明の態様による、製造中間段階におけるＳＲＡＭデバイスの１実施形態を示す配置図である。
【図２】図１におけるＳＲＡＭデバイスの次段階における実施形態を示す配置図である。
【図３】図２におけるＳＲＡＭデバイスの次段階における実施形態を示す配置図である。
【図４】図３におけるＳＲＡＭデバイスの次段階における実施形態を示す配置図である。
【図５】図４におけるＳＲＡＭデバイスの次段階における実施形態を示す配置図である。
【図６】本発明の態様によるＳＲＡＭデバイスの別な実施形態を示す回路図である。
【図７】図６におけるＳＲＡＭデバイスの別な実施形態を示す回路図である。
【図８】本発明の態様によるＳＲＡＭデバイス製造用ウェハの一部を示す平面図である。
【符号の説明】
【００６９】
１００、６００、７００  ＳＲＡＭデバイス
１０５  基板
１１０  ｎドープ領域
１１５ａ、１１５ｂ  ｐドープ領域
１２０ａ〜ｉ  ＳＲＡＭユニットセル
１２５  セル境界
１３０ａ〜ｅ  トランジスタの活性領域
１４０ａ〜ｅ  トランジスタのゲート電極
２１０、２５０、３１０、３４５  書き込みポートワード線コンタクト
２１５  書き込みポートビット線コンタクト
２２０、２４０  Ｌ字形配線
２２５、３１５  グランド（Ｖｓｓ）コンタクト
２３０、２３５  電圧源（Ｖｃｃ）コンタクト
２４５、３３５、４２０、５２０  グランド線
２５５  書き込みポート反転ビット線コンタクト
２６０  読み取りポートビット線コンタクト
２６５、３５０、４５０  読み取りポートワード線コンタクト
２７０、３６０、４３０、５３０  ビアまたはコンタクト
３２０  書き込みポートビット線
３２５  電圧源線
３３０  書き込みポート反転ビット線
３４０  読み取りポートビット線
４１０  書き込みポートワード線
５１０  読み取りポートワード線
６１０、６１５  プルアップトランジスタ
６２０、６２５  プルダウントランジスタ
６３０、６３５  パスゲートトランジスタ
６４０、６４５  読み取りポートトランジスタ
６５０  電圧源（Ｖｃｃ）
６５５、６５７  グランド（Ｖｓｓ）
６６０  書き込みポートビット線
６６５  書き込みポート反転ビット線
６７０  書き込みポートワード線
６７５  読み取りポートビット線
６８０  読み取りポートワード線
７１０、７１５  パスゲートトランジスタ
７２０  第１のポートビット線
７２５  第１のポート反転ビット線
７３０  第２のポートビット線
７３５  第２のポート反転ビット線
７４０  第２のポートワード線
８００  ＳＲＡＭデバイス製造用ウェハ
８１０  第１型のドーパントを有するドープ領域
８２０、８３０  第２型のドーパントを有するドープ領域
８４０、８５０  ＳＲＡＭユニットセル
Ｌ  長さまたは第１の基本寸法(first primary dimension)
Ｗ  幅または第２の基本寸法(second primary dimension)
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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