(57)【要約】【課題】チップ面積が比較的小さくかつ電流消耗も少ない平面パネルソースドライバのマルチレベルシフタ回路を提供する。【解決手段】電源電圧を降下させて、降下された電源電圧を出力する電圧降下部、及び降下された電源電圧を共通に使用し、複数ビットのデータを受けて、そのレベルを変換させる複数個のレベルシフタを備えることを特徴とする平面パネルソースドライバのマルチレベルシフタ回路。これにより、レベルシフタ内のＰＭＯＳトランジスタの個数が２つに減少し、したがってチップ面積が小さくかつ電流消耗も少なくなる。【選択図】図３
2005236992.tif 000002
【特許請求の範囲】
【請求項１】
電源電圧を降下させて、降下された電源電圧を出力する電圧降下部と、
前記降下された電源電圧を共通に使用し、複数ビットのデータを受けてそのレベルを変換させる複数個のレベルシフタと、を備えることを特徴とする平面パネルソースドライバのマルチレベルシフタ回路。
【請求項２】
前記電圧降下部は、
前記電源電圧にソースが連結され、接地電圧にゲートが連結され、ドレインから前記降下された電源電圧が出力される第１ＰＭＯＳトランジスタと、
前記電源電圧にソースが連結され、前記接地電圧にゲートが連結され、ドレインから前記降下された電源電圧が出力される第２ＰＭＯＳトランジスタと、を備えることを特徴とする請求項１に記載の平面パネルソースドライバのマルチレベルシフタ回路。
【請求項３】
前記複数個のレベルシフタのそれぞれは、
前記降下された電源電圧にソースが連結される第１ＰＭＯＳトランジスタと、
前記降下された電源電圧にソースが連結され、前記第１ＰＭＯＳトランジスタのドレインにゲートが連結される第２ＰＭＯＳトランジスタと、
ドレインが前記第１ＰＭＯＳトランジスタのドレインに連結され、ゲートに前記データの該当ビットが印加され、ソースが接地電圧に連結される第１ＮＭＯＳトランジスタと、
ドレインが前記第２ＰＭＯＳトランジスタのドレインに連結され、ゲートに前記該当ビットの相補値が印加され、ソースが接地電圧に連結される第２ＮＭＯＳトランジスタと、を備えることを特徴とする請求項１に記載の平面パネルソースドライバのマルチレベルシフタ回路。
【請求項４】
前記電圧降下部は、
前記電源電圧に一端が連結され、他端から前記降下された電源電圧が出力される第１抵抗と、
前記電源電圧に一端が連結され、他端から前記降下された電源電圧が出力される第２抵抗と、を備えることを特徴とする請求項１に記載の平面パネルソースドライバのマルチレベルシフタ回路。
【請求項５】
前記電圧降下部は、
前記電源電圧にソースが連結され、接地電圧にゲートが連結され、ドレインから前記降下された電源電圧が出力されるＰＭＯＳトランジスタを備えることを特徴とする請求項１に記載の平面パネルソースドライバのマルチレベルシフタ回路。
【請求項６】
前記電圧降下部は、
前記電源電圧に一端が連結され、他端から前記降下された電源電圧が出力される抵抗を備えることを特徴とする請求項１に記載の平面パネルソースドライバのマルチレベルシフタ回路。
【請求項７】
請求項１に記載のマルチレベルシフタ回路を備えることを特徴とする平面パネルソースドライバ。
【請求項８】
前記平面パネルが、ＬＣＤであることを特徴とする請求項７に記載の平面パネルソースドライバ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、平面パネルソースドライバ集積回路に係り、特に平面パネルソースドライバのマルチレベルシフタ回路に関する。
【背景技術】
【０００２】
最近、ＬＣＤ技術の発達につれてＬＣＤ平面パネルが大型化されている。これにより、ＬＣＤ平面パネルを駆動するソースドライバのチップ面積が大きくなり、また電流消耗も増加している。
【０００３】
図１は、平面パネルソースドライバの例を概略的に示すブロック図である。ここでは、６ビットソースドライバを示している。図１を参照すると、ソースドライバは、低電圧レベルを有するデータＤ＜５：０＞及び相補データＤＢ＜５：０＞を受けて、そのレベルを変換して高電圧レベルを有する出力データＯ＜５：０＞を発生させるマルチレベルシフタ回路１１、制御信号Ｃ１〜Ｃ６４に応答してマルチレベルシフタ回路１１の出力データＯ＜５：０＞をデコードするデコーダ１３、及びデコーダ１３の出力をバッファリングしてディスプレイデータＯＵＴを出力するバッファ１５を備える。
【０００４】
図２は、従来技術によるマルチレベルシフタ回路１１の回路図である。
図２を参照すると、従来技術によるマルチレベルシフタ回路１１は、同一の構成を有する６個のレベルシフタ２１〜２３を備える。レベルシフタ２１〜２３のそれぞれは、データＤ＜５：０＞のうち該当ビット、及び相補データＤＢ＜５：０＞のうち該当ビットを受けて、そのレベルを変換して高電圧レベルを有する出力データＯ＜５：０＞を発生させる。レベルシフタ２１〜２３は、４個のＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ３、Ｐ４及び２つのＮＭＯＳトランジスタＮ１、Ｎ２を含んで構成される。
【０００５】
ところが、一般的にソースドライバ内には、上記のように構成される従来のマルチレベルシフタ回路１１が数百個以上含まれる。したがって、従来のマルチレベルシフタ回路１１を含むソースドライバは、そのチップ面積が比較的大きく、かつ電流消耗も大きいという短所があった。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする課題は、チップ面積が比較的小さく、電流消耗も少ない平面パネルソースドライバのマルチレベルシフタ回路を提供することにある。
【課題を解決するための手段】
【０００７】
前記課題を解決するための本発明による平面パネルソースドライバのマルチレベルシフタ回路は、電源電圧を降下させて、降下された電源電圧を出力する電圧降下部、及び降下された電源電圧を共通に使用し、複数ビットのデータを受けてそのレベルを変換させる複数個のレベルシフタを備えることを特徴とする。
【０００８】
望ましい一実施例によれば、電圧降下部は、電源電圧にソースが連結され、接地電圧にゲートが連結され、ドレインから降下された電源電圧が出力される第１ＰＭＯＳトランジスタ、電源電圧にソースが連結され、接地電圧にゲートが連結され、ドレインから降下された電源電圧が出力される第２ＰＭＯＳトランジスタを備える。
【０００９】
望ましい一実施例によれば、複数個のレベルシフタのそれぞれは、降下された電源電圧にソースが連結される第１ＰＭＯＳトランジスタ、降下された電源電圧にソースが連結され、第１ＰＭＯＳトランジスタのドレインにゲートが連結される第２ＰＭＯＳトランジスタ、ドレインが第１ＰＭＯＳトランジスタのドレインに連結され、ゲートにデータの該当ビットが印加され、ソースが接地電圧に連結される第１ＮＭＯＳトランジスタ、及びドレインが第２ＰＭＯＳトランジスタのドレインに連結され、ゲートに該当ビットの相補値が印加され、ソースが接地電圧に連結される第２ＮＭＯＳトランジスタを備える。
【００１０】
望ましい他の実施例によれば、電圧降下部は、電源電圧に一端が連結され、他端から降下された電源電圧が出力される第１抵抗、及び電源電圧に一端が連結され、他端から降下された電源電圧が出力される第２抵抗を備える。
望ましい他の実施例によれば、電圧降下部は、電源電圧にソースが連結され、接地電圧にゲートが連結され、ドレインから降下された電源電圧が出力される一つのＰＭＯＳトランジスタを備える。
望ましい他の実施例によれば、電圧降下部は、電源電圧に一端が連結され、他端から降下された電源電圧が出力される抵抗を備える。
【発明の効果】
【００１１】
本発明による平面パネルソースドライバのマルチレベルシフタ回路では、一つの電圧降下部３０が備えられ、電圧降下部３０により降下された電源電圧ＶＸ１、ＶＸ２が複数個のレベルシフタ３１、３２、３３により共通に使われる。これにより、レベルシフタ３１、３２、３３内のＰＭＯＳトランジスタの個数が２つに減少する。したがって、本発明による平面パネルソースドライバのマルチレベルシフタ回路は、従来のマルチレベルシフタ回路に比べてチップ面積が小さくかつ電流消耗も少なくなる。
【発明を実施するための最良の形態】
【００１２】
本発明と、本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施例を例示する添付図面及び添付図面に記載された内容を参照しなければならない。
以下、添付された図面を参照して本発明の望ましい実施例を説明することにより、本発明を詳細に説明する。各図面に付された同一参照符号は同一部材を示す。
【００１３】
図３は、本発明の第１実施例による平面パネルソースドライバのマルチレベルシフタ回路の回路図である。
図３を参照すると、第１実施例による平面パネルソースドライバのマルチレベルシフタ回路は、電源電圧ＶＤＤを降下させて、降下された電源電圧ＶＸ１、ＶＸ２を出力する電圧降下部３０、及び降下された電源電圧ＶＸ１、ＶＸ２を共通に使用し、低電圧レベルを有する複数ビットのデータＤ＜５：０＞、及び相補データＤＢ＜５：０＞を受けて、そのレベルを変換させて高電圧レベルを有する出力データＯ＜５：０＞を出力する複数個のレベルシフタ３１、３２、３３を備える。
【００１４】
電圧降下部３０は、第１ＰＭＯＳトランジスタＰＬ１及び第２ＰＭＯＳトランジスタＰＬ２を含んで構成される。第１ＰＭＯＳトランジスタＰＬ１は、ソースが電源電圧ＶＤＤに連結され、接地電圧ＶＳＳにゲートが連結され、ドレインから降下された電源電圧ＶＸ１が出力される。第２ＰＭＯＳトランジスタＰＬ２のソースは、電源電圧ＶＤＤに連結され、接地電圧ＶＳＳにゲートが連結され、ドレインから降下された電源電圧ＶＸ２が出力される。第１ＰＭＯＳトランジスタＰＬ１及び第２ＰＭＯＳトランジスタＰＬ２は、一種の抵抗の役割を行う。
【００１５】
レベルシフタ３１、３２、３３のそれぞれは、低電圧レベルを有するデータＤ＜５：０＞のうち該当ビット、及び相補データＤＢ＜５：０＞のうち該当ビットを受けて、そのレベルを変換して高電圧レベルを有する出力データＯ＜５：０＞を発生させる。ここで、低電圧レベルは電源電圧ＶＸ１、ＶＸ２より低い電圧レベルに該当し、高電圧レベルは電源電圧ＶＸ１、ＶＸ２レベルに該当する。
【００１６】
レベルシフタ３１、３２、３３は、２つのＰＭＯＳトランジスタＰ１、Ｐ２及び２つのＮＭＯＳトランジスタＮ１、Ｎ２を含んで構成される。第１ＰＭＯＳトランジスタＰ１Ｄ、Ｐ１Ｅ、Ｐ１Ｆは、降下された電源電圧ＶＸ１にソースが連結される。第２ＰＭＯＳトランジスタＰ２Ｄ、Ｐ２Ｅ、Ｐ２Ｆは、降下された電源電圧ＶＸ２にソースが連結され、第１ＰＭＯＳトランジスタＰ１Ｄ、Ｐ１Ｅ、Ｐ１Ｆのドレインにゲートが連結される。
【００１７】
第１ＮＭＯＳトランジスタＮ１Ｄ、Ｎ１Ｅ、Ｎ１Ｆは、ドレインが第１ＰＭＯＳトランジスタＰ１Ｄ、Ｐ１Ｅ、Ｐ１Ｆのドレインに連結され、ゲートにデータＤ＜５：０＞の該当ビットが印加され、ソースが接地電圧ＶＳＳに連結される。第２ＮＭＯＳトランジスタＮ２Ｄ、Ｎ２Ｅ、Ｎ２Ｆは、ドレインが第２ＰＭＯＳトランジスタＰ２Ｄ、Ｐ２Ｅ、Ｐ２Ｆのドレインに連結され、ゲートにデータＤ＜５：０＞の該当ビットの相補値が印加され、ソースが接地電圧ＶＳＳに連結される。レベルシフタ３１、３２、３３の動作は周知なので、詳細な説明は省略する。
【００１８】
以上のように、本発明の第１実施例によるマルチレベルシフタ回路では、一つの電圧降下部３０が備えられ、電圧降下部３０により降下された電源電圧ＶＸ１、ＶＸ２が、複数個のレベルシフタ３１、３２、３３により共通に使われる。これにより、レベルシフタ３１、３２、３３内のＰＭＯＳトランジスタの個数が２つに減少する。したがって、本発明の第１実施例によるマルチレベルシフタ回路は、従来のマルチレベルシフタ回路に比べてチップ面積が小さくかつ電流消耗も少なくなるという長所がある。
【００１９】
図４は、本発明の第２実施例による平面パネルソースドライバのマルチレベルシフタ回路の回路図である。
図４を参照すると、第２実施例によるマルチレベルシフタ回路では、電圧降下部３０Ａの構成が第１実施例での電圧降下部３０の構成と異なる。レベルシフタ３１、３２、３３の構成は、第１実施例と同一である。
電圧降下部３０Ａは、電源電圧ＶＤＤに一端が連結され、他端から降下された電源電圧ＶＸ１が出力される第１抵抗Ｒ１、及び電源電圧ＶＤＤに一端が連結され、他端から降下された電源電圧ＶＸ２が出力される第２抵抗Ｒ２を備える。電圧降下部３０Ａの機能は、第１実施例での電圧降下部３０のそれと基本的に同一である。
【００２０】
図５は、本発明の第３実施例による平面パネルソースドライバのマルチレベルシフタ回路の回路図である。
図５を参照すると、第３実施例によるマルチレベルシフタ回路では、電圧降下部３０Ｂの構成が第１及び第２実施例での電圧降下部３０、３０Ａの構成と異なる。レベルシフタ３１、３２、３３の構成は、第１及び第２実施例と同一である。
電圧降下部３０Ｂは、電源電圧ＶＤＤにソースが連結され、接地電圧ＶＳＳにゲートが連結され、ドレインから降下された電源電圧ＶＸ１、ＶＸ２が出力される一つのＰＭＯＳトランジスタＰＬ３を備える。電圧降下部３０Ｂの機能は、第１及び第２実施例での電圧降下部３０、３０Ａのそれと基本的に同一である。
【００２１】
図６は、本発明の第４実施例による平面パネルソースドライバのマルチレベルシフタ回路の回路図である。
図６を参照すれば、第４実施例によるマルチレベルシフタ回路では、電圧降下部３０Ｃの構成が第１、第２、及び第３実施例での電圧降下部３０、３０Ａ、３０Ｂの構成と異なる。レベルシフタ３１、３２、３３の構成は、第１、第２、及び第３実施例と同一である。
電圧降下部３０Ｃは、電源電圧ＶＤＤに一端が連結され、他端から降下された電源電圧ＶＸ１が出力される一つの抵抗を備える。電圧降下部３０Ｃの機能は、第１、第２、及び第３実施例での電圧降下部３０、３０Ａ、３０Ｂのそれと基本的に同一である。
【００２２】
以上のように、図面と明細書で最適の実施例が開示された。ここで、特定の用語が使われたが、これは単に、本発明を説明するための目的で使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、当業者であれば、これから多様な変形及び均等な他の実施例が可能であるという点を理解できるであろう。従って、本発明の真の技術的な保護範囲は、特許請求の範囲の技術的思想により決まらなければならない。
【産業上の利用可能性】
【００２３】
本発明によるマルチレベルシフタ回路は、チップ面積が小さく、電流消耗の少ない平面パネルソースドライバ集積回路に利用できる。
【図面の簡単な説明】
【００２４】
【図１】平面パネルソースドライバの例を概略的に示すブロック図である。
【図２】従来技術によるマルチレベルシフタ回路の回路図である。
【図３】本発明の第１実施例による平面パネルソースドライバのマルチレベルシフタ回路の回路図である。
【図４】本発明の第２実施例による平面パネルソースドライバのマルチレベルシフタ回路の回路図である。
【図５】本発明の第３実施例による平面パネルソースドライバのマルチレベルシフタ回路の回路図である。
【図６】本発明の第４実施例による平面パネルソースドライバのマルチレベルシフタ回路の回路図である。
【符号の説明】
【００２５】
３０  電圧降下部
３１，３２，３３  レベルシフタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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