(57)【要約】【課題】  結晶成長や加工手段に手間のかかる工程を経ることなく、量産性に優れたＶＣＳＥＬの素子容量を低減するための構造およびその方法を提供する。【解決手段】  ＶＣＳＥＬ１１０は、半導体基板２１と、基板２１上に形成された下部多層反射膜２２と、活性層２５と、上部多層反射膜２６と、開口２９を含み、上部多層反射膜２６上に形成される上部電極２８と、上部電極２８の開口２９を覆うように形成される付加反射膜３０とを含み、付加反射膜３０の上面は透明電極３１で覆われている。【選択図】      図２
2005340567.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
基板上に形成された第１の反射層と、
第１の反射層上に形成された活性層と、
活性層上に形成された第２の反射層と、
開口を含み、第２の反射層上に形成される第１の導電層と、
開口を覆うように第２の反射層上に形成される付加反射層とを含み、付加反射層は、少なくともその一部が第２の導電層で覆われている、表面発光型半導体レーザ素子。
【請求項２】
付加反射層は、少なくとも一層の誘電体層と少なくとも一層の第２の導電層を含む多層構造からなる、請求項１に記載の表面発光型半導体レーザ素子。
【請求項３】
第２の導電層は、活性層から放出される光に対して光学的に透明な膜である、請求項１または２に記載の表面発光型半導体レーザ素子。
【請求項４】
透明な膜は、酸化物を含む材料からなる、請求項３に記載の表面発光型半導体レーザ素子。
【請求項５】
付加反射層は、酸化チタン（ＴｉＯ２）と酸化ケイ素（ＳｉＯ２）を交互に重ねた積層誘電体と、該積層誘電体上に形成されるスズをドープした酸化インジウム（ＩＴＯ）とを含む、請求項１ないし４いずれか１つに記載の表面発光型半導体レーザ素子。
【請求項６】
第２の導電層は、第１の導電層と電気的に接続される、請求項１に記載の表面発光型半導体レーザ素子。
【請求項７】
第２の導電層は、第１の導電層との間に介在される誘電体層により付加容量を形成する、請求項１ないし６いずれか１つに記載の表面発光型半導体レーザ素子。
【請求項８】
付加容量は、第１導電型の第１の反射層と第２導電型の第２の反射層との間に形成される接合容量と直列に接続される、請求項７に記載の表面発光型半導体レーザ素子。
【請求項９】
第１または第２の反射層の少なくとも一方は、電流狭窄層を含み、該電流狭窄層は導電性領域の周囲に酸化領域を含む、請求項１ないし８いずれか１つに記載の表面発光型半導体レーザ素子。
【請求項１０】
電流狭窄層の導電性領域に対して第１の導電層の開口が整合され、該開口の径は導電性領域の径よりも小さい、請求項９に記載の表面発光型半導体レーザ素子。
【請求項１１】
第２の導電層は、第１の導電層の開口と整合する開口を含む、請求項１０に記載の表面発光型半導体レーザ素子。
【請求項１２】
第１および第２の反射層は、アルミニウムの組成比Ｘが異なるＡｌｘＧａ１−ｘＡｓ層（０＜ｘ＜１）を交互に重ねた積層体である、請求項１ないし１１いずれか１つに記載の表面発光型半導体レーザ素子。
【請求項１３】
少なくとも第２の反射層から電流狭窄層に至るまでのポストが基板上に形成され、電流狭窄層の酸化領域はポスト側面より酸化される、請求項１０または１２に記載の表面発光型半導体レーザ素子。
【請求項１４】
基板は第１導電型の半導体基板を含み、当該半導体基板の裏面に第１の電極層が形成され、第１の電極層と第１および第２の導電層の間に電圧が印加される、請求項１ないし１３いずれか１つに記載の表面発光型半導体レーザ素子。
【請求項１５】
基板上に、第１の半導体多層反射膜、第２の半導体多層反射膜、および第１、第２の半導体多層反射膜間に挟まれた活性層を含む複数の半導体層を形成する第１のステップと、
第２の半導体多層反射膜上に第１の導電膜を形成する第２のステップと、
第１の導電膜上に付加反射膜を形成する第３のステップとを有し、
付加反射膜は、少なくとも１層の誘電体膜と該誘電体膜の少なくとも一部を覆う第２の導電膜を含む、表面発光型半導体レーザの製造方法。
【請求項１６】
第２のステップは、第２の半導体多層反射膜の最上層を露出するための第１の開口を第１の導電膜に形成するステップを含み、第３のステップは、第１の開口と整合する第２の開口を第２の導電膜に形成するステップを含む、請求項１５に記載の製造方法。
【請求項１７】
付加反射膜は、少なくとも１つの誘電体膜と当該誘電体膜の表面を覆う少なくとも１つの透明な導電膜を含む、請求項１５に記載の製造方法。
【請求項１８】
付加反射膜は、酸化チタン（ＴｉＯ２）と酸化ケイ素（ＳｉＯ２）を交互に重ねた積層体と該積層体上に形成される酸化インジウム（ＩＴＯ）とを含む、請求項１７に記載の製造方法。
【請求項１９】
前記製造方法はさらに、基板上の複数の半導体層をエッチングして基板上にポストを形成するステップを含む、請求項１５に記載の製造方法。
【請求項２０】
基板上の複数の半導体層は、第１または第２の半導体多層反射膜の間に少なくとも１つの電流狭窄層を含み、該電流狭窄層は、ポストの側面から酸化された酸化領域を含む、請求項１９に記載の製造方法。
【請求項２１】
電流狭窄層の酸化領域によって囲まれた導電性領域の径は、第１の導電膜の第１の開口の径よりも大きい、請求項２０に記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光情報処理あるいは高速光通信の光源として利用される表面発光型半導体レーザ素子およびその製造方法に関する。
【背景技術】
【０００２】
近年、光通信や光記録等の技術分野において、表面発光型半導体レーザ（垂直共振器型面発光レーザ；Vertical-Cavity Surface-Emitting Laser diode  以下ＶＣＳＥＬという）への関心が高まっている。
【０００３】
ＶＣＳＥＬは、しきい値電流が低く消費電力が小さい、円形の光スポットが容易に得られる、ウエハ状態での評価や光源の二次元アレイ化が可能、といった特長を有する。これらは従来用いられてきた端面発光型半導体レーザにはない優れた特長である。反面、低しきい値電流の理由でもある「活性領域の体積が小さい」という事情から、素子単体で１０ｍＷを超えるような高い光出力を得るのが難しく、また、素子抵抗が典型的には数十から数百オームと、端面発光型半導体レーザ（数オーム）に比べ非常に高い。
【０００４】
光ファイバを用いた光通信は、これまで主に中長距離（数キロから数十キロメーター）のデータ伝送に用いられてきた。ここでは石英を材料とするシングルモード型光ファイバと、１．３１μｍ、あるいは１．５５μｍといった長波長帯に発振ピークを有するレーザが用いられてきた。これらは「ファイバ中の分散が少ない、あるいは伝送損失が極めて小さい」といった優れた特徴を有する光源だが、素子の温度制御が必要だったり、光ファイバとレーザの光軸合わせに手間がかかるなど、課題も多い。主に通信事業者が利用者となる関係で、一般消費者向け商品に比べ生産量が少ないこともあいまって、システム自体、高価格なものとなっている。
【０００５】
昨今、一般家庭でも非対称デジタル加入者線（ＡＤＳＬ）やケーブルテレビ（ＣＡＴＶ）の普及によって、従来に比べ十から百倍にも達する大容量のデータ伝送が実現され、インターネットの利用は今後ますます増大するものと予想される。それに伴いさらに高速、大容量のデータ伝送に対する要求が高まり、いずれ多くの家庭に光ファイバが引き込まれる時代が到来することは間違いない。
【０００６】
しかし、中長距離の通信に用いられるシングルモード型光ファイバと分布帰還型（ＤＦＢ）レーザの組み合わせでは、例えば高々数から数十メーターの一般家庭−電柱間のデータ伝送に用いるのは不経済である。こういった短距離（数から数百メーター）通信にはマルチモード型シリカファイバ、あるいはプラスティック・オプティカル・ファイバ（ＰＯＦ）といった、コストの安い光ファイバを用いるのが経済的である。したがって、これらマルチモード型光ファイバに用いられる光源は、必然的に素子それ自体が安価であることの外、特別な光学系や駆動系を必要としないことなどが求められており、これらの要件を充たす面発光レーザは有力な選択肢のひとつとなっている。
【０００７】
ところで、屋内のネットワークであるローカルエリアネットワーク（ＬＡＮ）において、そのデータ伝送速度は十メガビット毎秒に始まり百メガビット毎秒へと進展した。最近では一ギガビット毎秒のものが登場し始めているものの、近い将来十ギガビット毎秒へと発展することは間違いない。一ギガビット毎秒まではツイストペアケーブルを使った電気配線でも対応できたが、これ以上はノイズ耐性の観点から限界と考えられており、その後は光配線にとって代わられるものと思われる。
【０００８】
十ギガビット毎秒のイーサネット(登録商標)に用いられる光配線の光源に、ＶＣＳＥＬを採用する動きが活発化しており、開発も進められている。上述のように数ギガヘルツ程度の変調は現状でも問題ないが、さらに応答特性を十ギガヘルツ超にまで引き上げようとした場合、なんらかの施策が必要である。
【０００９】
半導体レーザの変調帯域についてはその理論的な検討が、例えば非特許文献１に詳解されている。変調帯域向上の目安となる緩和振動周波数（ｆｒ）は、レート方程式より次式（１）で導かれる。
【００１０】
【数１】
2005340567.tif 000003
【００１１】
ここで、ξは光閉じ込め係数、Ｇ’は微分利得係数、Ｐoutは光出力、ηdは外部微分量子効率、Ｖｍは共振器のモード体積である。すなわちｆｒは、光出力の平方根に比例して増大することがわかるから、応答特性を向上させる目的で注入電流量（バイアス電流）を増大させ、光出力を増加させる方法がしばしばとられる。
【００１２】
しかしながら、注入電流量を増大させると発光領域での電流密度（単位面積当たりの電流量）が増え、素子の寿命特性に悪影響を及ぼすことが知られている。これを避けるには電流狭窄部の径を広げ、実効的な電流密度を下げる方法が考えられるが、上述の表式からもわかるとおり、共振器のモード体積Ｖｍも増え、実質的に応答特性を向上させたことにならない。
【００１３】
また、別の観点から光出力の増大はアイセーフと呼ばれる安全基準を超えてしまうおそれがある。レーザ製品の安全基準を定めたＪＩＳ Ｃ ６８０２規格では、８５０ｎｍ帯のレーザに関し、クラス１（３万秒間（＝約８時間）光線を目に入れても安全なレベル）を光出力０．７８ｍＷ以下と定めている。これを超える可能性がある場合、光出力を監視・制限するためのモニタ素子や、漏れ光防止のための遮蔽板など、付加的な装置をシステムあるいはモジュールに組み入れる必要がある。
【００１４】
ここでｆｒを別の表式で表すと次のようになる。
【００１５】
【数２】
2005340567.tif 000004
【００１６】
【数３】
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【００１７】
ここで、Ｇ’は微分利得係数、τｐは光子寿命、ξは光閉じ込め係数、Ｓ0は注入電流Ｉ０における光子密度の定常解である。これにより同一の注入電流量でもしきい値電流Ｉthを低下させれば実質的に応答特性が向上することがわかる。
【００１８】
そこで発光領域の径を狭め（活性領域の体積を減少させ）、低しきい値化を図り、注入電流量を減らしつつfrを増大させる方法が考えられる。
【００１９】
ところで、変調帯域を表す指標である３ｄＢダウン遮断周波数（ｆ3dB）は、誘導性リアクタンスが無視できるほど小さい場合、次式で表される。
【００２０】
【数４】
2005340567.tif 000006
【００２１】
すなわち変調帯域はＣＲ時定数に依存する。発光領域の径を狭めると素子抵抗が増大することは避けられないから、結局、遮断周波数が低下し、応答特性の改善分を相殺してしまう。また、素子抵抗の増大はドライバーとのインピーダンスマッチングの観点からも好ましくない。
【００２２】
以上のような問題意識の下、著者等はいたずらに注入電流量を増やすことなく、応答特性を向上させる方法について検討を重ねた。その結果、発光領域の径を変えず、素子抵抗を維持したまま素子容量を低減し、かつ低しきい値電流化を図る施策が有効、との結論を得た。このような施策としてｐｎ接合部に対して直列に、接合容量よりも小さな容量成分を有する静電容量低減部を付加し、なおかつこの静電容量低減部が反射膜の役割の一部を担い、光出力が取り出せる限界まで、共振器の反射率を上げる構造を想到するに至った。
【００２３】
これまでにも面発光半導体レーザ素子の静電容量低減を目的とする構造が提案されている。代表的なものにマルチ・オキサイド構造、および選択酸化とプロトン注入によるハイブリッド狭窄構造の２つがある。
【００２４】
特許文献１および特許文献２に開示されるマルチ・オキサイド構造の場合、ポスト中に被酸化領域を複数層形成するため、同じ温度環境下で酸化速度の異なる層を複数層挿入するものである。この方法では、結晶成長時に予めアルミニウム組成比の異なる層を複数挿入するか、あるいはアルミニウム組成比は同じでも膜厚の異なる層を複数層挿入する。そして活性層に近い側の被酸化領域の酸化深さのみ、その他の被酸化領域に比べ深くすることで光閉じ込めの強さを制御しつつ、絶縁領域の膜厚を実質的に増やして静電容量を低減している。
【００２５】
また非特許文献２は、選択酸化とイオン注入を組み合わせたハイブリッド構造のレーザ素子を開示しており、前述のマルチ・オキサイド構造と同様、絶縁領域の厚みを増やすことで素子容量の低減を図っている。
【００２６】
【特許文献１】特許第３１１６０８８号
【特許文献２】特開２００３−１６８８４５号
【非特許文献１】伊賀健一編著、「半導体レーザ」、オーム出版、１９９０年
【非特許文献２】Chih-Hao Chang、Parasitics and design considerations on oxide-implant VCSELs、IEEE Photon. Technol. Lett., vol.13, 1274頁、2001年
【発明の開示】
【発明が解決しようとする課題】
【００２７】
しかしながら、特許文献１や特許文献２の示される手法での静電容量の低減は、半導体多層膜に用いられる材料のアルミニウム組成比、あるいは膜厚を高精度に制御し、酸化深さに変化を与えることがキーポイントであることから、結晶成長に高度な技術が要求される。また、所望のアルミニウム組成比、あるいは膜厚からズレたものが形成されると、それは酸化深さに直接的に影響を与えるから、例えば２インチあるいは３インチの径を有するガリウム砒素ウエハの面内でそれらの分布が生じると、素子特性のバラツキに繋がってしまう。従って、面内均一性まで考慮に入れると、素子の歩留りという観点から量産性には適さない技術と言わざるを得ない。
【００２８】
非特許文献２に示される方法では、プロトン注入により新たに形成された絶縁部の厚みが重要になるが、プロトン注入時のエネルギーやドーズ量を最適化し、注入深さを厳密に制御することが欠かせない。また、対象である半導体多層反射膜の組成や膜厚によっても、注入条件が変化すると予想されるため、実使用に耐える条件を見出すには多大な時間を要する。さらに工程数が増加し、その工程が複雑化してしまうという欠点もある。
【００２９】
このようにＶＣＳＥＬの構造、あるいはＶＣＳＥＬの製造方法において、量産性に優れ、かつまた製造工程の容易な素子容量低減策は、依然として得られていない。
【００３０】
そこで本発明の目的は、結晶成長や加工手段に手間のかかる工程を経ることなく、量産性に優れたＶＣＳＥＬの素子容量を低減するための構造およびその方法を提供することにある。
【課題を解決するための手段】
【００３１】
本発明に係る表面発光型半導体レーザ素子は、基板と、基板上に形成された第１の反射層と、第１の反射層上に形成された活性層と、活性層上に形成された第２の反射層と、開口を含み、第２の反射層上に形成される第１の導電層と、開口を覆うように第２の反射層上に形成される付加反射層とを含み、付加反射層は、少なくともその一部が第２の導電層で覆われているものである。
【００３２】
好ましくは、付加反射層は、少なくとも一層の誘電体層と少なくとも一層の第２の導電層を含む多層構造からなる。また、第２の導電層は、活性層から放出される光に対して光学的に透明な膜であってもよく、透明な膜は、例えば、酸化物を含む材料からなる。好ましくは、付加反射層を、酸化チタン（ＴｉＯ２）と酸化ケイ素（ＳｉＯ２）を交互に重ねた積層誘電体と、該積層誘電体上に形成されるスズをドープした酸化インジウム（ＩＴＯ）とから構成することができる。
【００３３】
第２の導電層は、第１の導電層との間に介在される誘電体層により付加容量を形成し、これは、第１導電型の第１の反射層と第２導電型の第２の反射層との間に形成される接合容量と直列に接続される。基板が第１導電型の半導体基板であり、この裏面に電極層が形成され、電極層と第１および第２の導電層間に電圧が印加されたとき、付加容量により素子容量が低減し、素子の応答特性が改善される。
【００３４】
本発明に係る表面発光型半導体レーザ素子の製造方法は、基板上に、第１の半導体多層反射膜、第２の半導体多層反射膜、および第１、第２の半導体多層反射膜間に挟まれた活性層を含む複数の半導体層を形成する第１のステップと、第２の半導体多層反射膜上に第１の導電膜を形成する第２のステップと、第１の導電膜上に付加反射膜を形成する第３のステップとを有し、第３の付加反射膜は、少なくとも１層の誘電体膜と該誘電体膜の少なくとも１部を覆う第２の導電膜を含むものである。
【発明の効果】
【００３５】
本発明によれば、活性層を挟んだ第１および第２の反射層に加え、第２の反射層上に付加反射層（第３の反射層）を形成し、第１および第２の反射層によるｐｎ接合部と同様に、付加反射層にも電圧を印加できるよう第２の導電層が形成されている。第２の導電層は、少なくとも第２の反射層と付加反射層との間に設けられた第１の導電層（好ましくは、コンタクト電極または上部電極）により画定される出射開口部の出射平面内の少なくとも一部を覆う。第１の導電層に対するのと同時に誘電体膜を含む付加反射層にも電圧を印加することで、付加反射層に基因する容量成分がｐｎ接合部に対して直列に挿入され、これにより素子部の合成容量が低下し、ＣＲ時定数に制限される素子の応答特性を改善することができる。
【００３６】
付加反射層を覆う第２の導電層は、電流注入に用いられる第１の導電層と導通し、同電位となっているが、付加反射層の最下層を誘電体膜とすることで、この領域は実質的に電流経路とならず、素子抵抗や動作電流が増える心配はない。従って、電流密度も変化しないから素子の寿命特性への影響も皆無である。また、付加反射層によって第２の反射層の反射率が高まることで、しきい値電流が低下し、これによっても応答特性が向上する。
【００３７】
さらに、素子自体の最大光出力がアイセーフ安全基準を下回るようミラー反射率を設定すれば、この基準を満足するために付加されていたモニタリング素子や遮蔽板も不要となる。
【００３８】
加えて、付加反射層を少なくとも一層の導電層を含む多層膜とすることで、付加反射層を覆う電極を改めて形成する手間が省け、またプロセス後の素子のパッシベーション膜として利用することも可能である。
【発明を実施するための最良の形態】
【００３９】
以下、本発明を実施するための最良の形態について図面を参照して説明する。本実施の形態に係る表面発光型半導体レーザ素子は、好ましくは半導体基板上にポストを形成し、ポストの頂部からレーザ光を出射するものである。なお、明細書中の「メサ」は、「ポスト」と同義であり、また、「膜」または「層」も同義なものとして使用している。
【００４０】
図１は、本発明の第１の実施の形態に係るＶＣＳＥＬの構成を示す図であり、図１Ａはその断面図、図１Ｂは模式的な斜視図である。図１に示すように、表面発光型半導体レーザ素子１００は、ｎ型の半導体基板１上に、ｎ型の下部多層反射膜２、ｎ型の上下スペーサ層３、スペーサ層３間にサンドイッチされた活性層４、ｐ型の上部多層反射膜５を積層する。下部および上部多層反射膜２、５は、ＤＢＲ(Distributed Bragg Reflector:分布ブラッグ型反射鏡)ミラーとして機能する。また、上部多層反射膜５は、その最上層にｐ型のコンタクト層６を含み、コンタクト層６からスペーサ層３に至るまで円柱状のポスト１０１が形成される。ポスト１０１の側壁および周縁部は層間絶縁膜７によって覆われ保護されている。
【００４１】
絶縁膜７の頂部には円形状のコンタクトホール（開口）８が形成され、その開口８内に位置決めされたドーナツ形状のｐ側のコンタクト電極９が形成されている。コンタクト電極９の中央の開口１０は、ポスト１０１の活性層４から出射されるレーザ光の出射領域を規定する。コンタクト電極９は、コンタクト層６に電気的に接続され、そこからレーザ発振に必要な電流を注入する。
【００４２】
さらに、コンタクト電極９の開口１０を覆うように円環状の付加反射膜１１が形成されている。付加反射膜１１は、複数の誘電体膜とその上面の一部を覆う付加電極１２を含み、付加電極１２の中央には、コンタクト電極９の開口１０と整合する開口１３が形成されている。また、基板裏面には、ｎ側の電極１４が形成されている。
【００４３】
円環状のコンタクト電極９によって囲まれた内側部分は、基板主面に水平な平面内においてレーザ素子の発光領域を画定し、コンタクト電極９の開口１０を覆う付加反射膜１１は基板主面に垂直な方向に対し少なくともこの発光領域の一部と重なるよう形成されている。付加反射膜１１を構成する多層構造の誘電体膜は、活性層４から放出されたレーザ光の一部を反射し、その残りが付加反射膜１１を透過して素子外部へ放射される。
【００４４】
付加反射膜１１は、その露出面に形成された付加電極１２との組み合わせで、本発明の目的のひとつである静電容量低減部を構成する。付加電極１２は、その一部が、基板主面に垂直な方向に対し少なくとも円環状のコンタクト電極９によって囲まれた開口１０よりも内側にはみ出した（突出した）形状に構成される。言い換えれば、開口１３の径が開口１０の径よりも小さい。また、付加電極１２の一部は、コンタクト電極９と電気的に接触し、これと導通している。
【００４５】
付加反射膜１１が誘電体膜からなる多層膜であることは、付加電極１２と裏面電極１２との間に電圧が印加された際、並行平板コンデンサを構成する要件となる。ここで生ずる静電容量（付加容量）は、ｎ型の下部多層反射膜２とｐ型の上部多層反射膜５の間に形成されるｐｎ接合部に生じた接合容量に対して直列に挿入されるから、その合成容量は元の素子容量であるところの接合容量よりも低下する。したがって、図１に示すレーザ素子構造において、付加反射膜１１と付加電極１２の組み合わせにより素子容量が低減され、応答特性の向上に繋がる。
【００４６】
また、このように付加反射膜１１を上部多層反射膜５上に製造する方法を取ることで、付加反射膜１１を形成する前段階でも、素子としての動作確認および特性評価が可能となる利点を有する。その結果を見た上で、付加反射膜１１の構成材料と膜厚、並びに層数を適宜選択し、最大光出力をどの程度まで低下させるか、といった最終的な反射率の調整ができる。
【００４７】
図２は、本発明の第２の実施の形態に係るＶＣＳＥＬの構成を示す図であり、図２Ａはその断面図、図２Ｂは模式的な斜視図である。第２の実施の形態に係る表面発光型半導体レーザ素子１１０は、いわゆる選択酸化型のメサ構造を有するレーザ素子である。ｎ型の半導体基板２１上に、ｎ型の下部多層反射膜２２、電流狭窄層２３、スペーサ層２４、活性層２５、ｐ型の上部多層反射膜２６を積層する。電流狭窄層２３は、その周囲に酸化領域２３ａとこれに囲まれた導電性領域２３ｂとを含む。上部多層反射膜２６から下部多層反射膜２２に至るまで、角柱状のメサ１０２が形成され、メサの側壁および頂部は絶縁保護膜２７によって覆われている。メサ１０２が形成されたとき、メサ１０２によって露出された電流狭窄層２３が側面が酸化され、酸化領域２３ｂが形成される。
【００４８】
メサ頂部において、上部多層反射膜２６の最上層を露出させるためのコンタクトホールが絶縁膜２７に形成されている。上部多層反射膜２６上には、コンタクトホールを覆うように、電流を注入をするための矩形状のｐ側上部電極２８が形成さる。なお、上部多層反射膜２６の最上層にはｐ型のコンタクト層が含まれていてもよい。上部電極２８には、電流狭窄層２３の導通領域２３ｂと整合する開口２９が形成され、この開口２９を覆うように付加反射膜３０が形成される。さらに、付加反射膜３０の全体を覆うように透明電極３１が形成され、また、基板の裏面には、ｎ側電極３２が形成される。
【００４９】
酸化領域２３ａにより囲まれた内側部分は、基板主面に水平な平面内において本素子の発光領域に相当し、上部電極２８の開口２９を覆う付加反射膜３０は、基板主面に垂直な方向に対し少なくともこの発光領域の一部と重なるよう形成されている。付加反射膜３０の上面および側面は、導電性を有する透明電極３１によって覆われ、活性層から放出されたレーザ光の一部を反射し、その残りが付加反射膜３０および透明電極３１を透過して素子外部へ放射される。
【００５０】
第１の実施例と同様に、付加反射膜３０はそれを覆う透明電極３１との組み合わせで、本発明の目的のひとつである静電容量低減部を構成する。このため、透明電極３１はその一部が上部電極２８と電気的に接触し、導通している。
【００５１】
ここで付加反射膜３０は誘電体多層膜からなるが、これを覆う透明電極３１も付加反射膜３０の一部を担う。そして、環状の上部電極２８と下部電極３２との間に電圧が印加された際、上部電極２８と透明電極３１との間では導通があるため両者は同電位となり、結局、透明電極３１と下部電極３２との間にも電位差が生じ、並行平板コンデンサを構成する。これにより第１の実施例のときと同様、直列の容量が追加され、これにより素子容量が低下し、応答特性の向上が向上する。
【００５２】
加えて付加反射膜３０の一部に透明電極３１を用いるため、金属膜を用いる場合と異なりレーザ光を出射させるための開口部を形成する必要がないから、作製の手間を省くことができる。
【００５３】
本発明の第１、第２の実施例に係るＶＣＳＥＬについて、さらに詳しく説明する。なお、以下の説明では材料名の表記を化学記号（元素記号、若しくは化学式）に改める。
【００５４】
図３Ａから図３Ｃは、第１の実施例に係るＶＣＳＥＬの構成およびその製造工程を詳しく説明するための工程断面図である。図３Ａに示すように、有機金属気相成長（ＭＯＣＶＤ）法により、ｎ型のＧａＡｓ基板１の(１００)面上に、ｎ型のＡｌ0.8Ｇａ0.2Ａｓ層とｎ型のＡｌ0.1Ｇａ0.9Ａｓ層との複数層積層体よりなる下部多層反射膜２と、ｎ型のＡｌ0.4Ｇａ0.6Ａｓ層よりなるスペーサ層３と、アンドープのＡｌ0.2Ｇａ0.8Ａｓ層よりなる障壁層とアンドープのＧａＡｓ層よりなる量子井戸層との積層体よりなる活性層４と、ｐ型のＡｌ0.8Ｇａ0.2Ａｓ層とｐ型のＡｌ0.1Ｇａ0.9Ａｓ層との複数層積層体よりなる上部多層反射膜５とを、順次積層する。
【００５５】
下部多層反射膜２を構成する各層の厚さはλ／４ｎｒ（但し、λは発振波長、ｎｒは媒質中の光学屈折率）に相当し、アルミニウム組成比の異なる２層を交互に３４．５周期積層してある。ｎ型不純物としてシリコンをドーピングした後のキャリア濃度は５×１０18cm-3である。
【００５６】
活性層４は、アンドープのＧａＡｓ層よりなる厚さ８ｎｍの量子井戸活性層とアンドープのＡｌ0.2Ｇａ0.8Ａｓ層よりなる厚さ５ｎｍの障壁層とを交互に積層した（但し、外層は障壁層）ものが、アンドープのＡｌ0.4Ｇａ0.6Ａｓ層よりなるスペーサ層３の中央部に配置され、量子井戸活性層と障壁層とを含むスペーサ層の膜厚がλ／ｎｒの整数倍となるよう設計されている。このような構成の活性層４から波長８５０ｎｍの放射光を得る。
【００５７】
上部多層反射膜５を構成する各層の厚さは、下部多層反射膜２と同様に、λ／４ｎｒであり、アルミニウム組成比の異なる２層を交互に２２周期積層してある。p型不純物として炭素をドーピングした後のキャリア濃度は、４×１０18cm-3である。
【００５８】
上部多層反射膜５の周期数（層数）を下部多層反射膜２のそれよりも少なくした理由は、上下の反射率に差を設け、レーザ光を基板上面から取り出すためである。また、詳しくは述べないが、素子の直列抵抗を下げるためＡｌ0.8Ｇａ0.2Ａｓの層とＡｌ0.1Ｇａ0.9Ａｓの層との間に、その中間のアルミニウム組成比を有する中間層が介在している。
【００５９】
また、上部多層反射膜５の最上層は、厚さ２０ｎｍのｐ型ＧａＡｓ層(コンタクト層６)として、後述するコンタクト電極９とのコンタクト性の向上を図った。ｐ型不純物として亜鉛をドーピングした後のキャリア濃度は、１×１０19cm-3である。
【００６０】
次に、図３Ｂに示すように、レーザ基板を成長室から取り出し、直径５０μｍの円柱状（ポスト）１０１にエッチング加工する。
【００６１】
露出したポスト側面を含む基板上面に、膜厚０．５μｍの窒化シリコン（ＳｉＮｘ）を堆積し、ポスト頂部にコンタクトホール８を形成して、保護膜（層間絶縁膜）７とする。
【００６２】
つづいて、上部多層反射膜５の最上層に形成されたｐ型ＧａＡｓ層（コンタクト層）６と電気的な接触を得るようポスト頂部にチタンと金の２層構造（Ｔｉ／Ａｕ）からなるコンタクト電極９を形成する。コンタクト電極９については中央部に光出射のための直径２０μｍの開口１０が形成される。また、図示はしないがコンタクト電極９には実装時のための引き出し線を設けてある。
【００６３】
続いて図３Ｃに示すように、ＴｉＯ2とＳｉＯ2層との複数層積層体よりなる多層膜を堆積させ、リフトオフ法を用いて上記ポスト頂部の基板平面中央付近に付加反射膜１１を形成する。各層の厚さは、下部多層反射膜２と同様に、λ／４ｎｒであり、光出射のためコンタクト電極９の中央部に設けられた開口１０を覆うよう着膜する。
【００６４】
次に、付加反射膜１１を部分的に覆うよう中央部に開口１３を有するＴｉ／Ａｕからなる付加電極１２を形成する。その領域は、コンタクト電極９の中央部に形成した直径２０μｍの開口１０よりも内側まで入り込むよう開口１３の径を直径１０μｍとした。また、付加電極１２の外側周辺部は、付加反射膜１１の側面を延び、コンタクト電極９の上面と接触し、コンタクト電極９と電気的に接続されている。
【００６５】
最後に、基板裏面に金ゲルマニウムとニッケルと金の３層構造（Ａｕ−Ｇｅ／Ｎｉ／Ａｕ）からなる裏面電極１４（図示省略）を形成して、図１に示す第1の実施例のＶＣＳＥＬ１００を得る。
【００６６】
図４Ａは、基板上面および裏面に電極を有する従来のエアポスト型ＶＣＳＥＬに生ずる素子容量を、素子の断面構造に即して等価回路的に表したものであり、図４Ｂは、第１の実施例によるエアポスト型ＶＣＳＥＬの素子容量を等価回路に表したものである。従来のエアポスト型では、下部多層反射膜２と上部多層反射膜５との間のｐｎ接合による接合容量Ｃｊに加え、層間絶縁膜７の上に延在される電極引き出し線（ボンディングパッド部含む）とｎ側電極１４との間に静電容量Ｃｉが生ずる。レーザ素子の素子容量は、この２つの容量成分の合成容量となる。
【００６７】
これに対し、第１の実施例に係るエアポスト型ＶＣＳＥＬに生ずる素子容量は、図４Ｂに示すように、ｐｎ接合容量Ｃｊと、これに直列に接続される付加反射膜１１による静電容量Ｃｓとすることができる。
【００６８】
第１の実施例の構造において、コンタクト電極９に対して電圧を印加するとき、発光領域となる活性層４にキャリアが注入されると同時に、コンタクト電極９と同電位の付加電極１２が、対向する裏面電極１４との間で並行平板コンデンサを構成する。その際生ずる静電容量Ｃｓは、ｐｎ接合容量Ｃｊに対して直列に挿入されるから、他の浮遊容量を無視すれば、合成容量Ｃｍは次の式（５）で表される。
【００６９】
【数５】
2005340567.tif 000007
【００７０】
したがってＣｓ>>Ｃｊとなっても、合成容量Ｃｍは素子が当初から有するｐｎ接合容量Ｃｊを超えることはない。勿論、図４Ｂにおいて、コンタクト電極９または付加電極１２を層間絶縁膜７の上に延在させ、静電容量Ｃｉが存在していてもよく、その場合であっても、図４Ａのレーザ素子容量よりも容量を低減することができる。
【００７１】
次に、本発明の第２の実施例に係るＶＣＳＥＬの構成および製造工程を詳しく図５Ａないし図５Ｄの工程断面図を参照して説明する。図５Ａに示すように、分子線エピタキシー(ＭＢＥ)法により、ｎ型のＧａＡｓ基板２１の(１００)面上に、ｎ型のＡｌ0.8Ｇａ0.2Ａｓ層とｎ型のＡｌ0.1Ｇａ0.9Ａｓ層との複数層積層体よりなる下部多層反射膜２２と、ｎ型のＡｌ0.98Ｇａ0.02Ａｓ層（電流狭窄層）２３と、アンドープのＡｌ0.4Ｇａ0.6Ａｓ層よりなるスペーサ層２４と、アンドープのＡｌ0.2Ｇａ0.8Ａｓ層よりなる障壁層とアンドープのＧａＡｓ層よりなる量子井戸層との積層体よりなる活性層２５と、p型のＡｌ0.8Ｇａ0.2Ａｓ層とp型のＡｌ0.1Ｇａ0.9Ａｓ層との複数層積層体よりなる上部多層反射膜２６とを、順次積層する。以下、第1の実施例と同一の工程に関しては、適宜詳細説明を省略する。
【００７２】
下部多層反射膜２２を構成する各層の厚さはλ／４ｎｒ（但し、λは発振波長、ｎｒは媒質中の光学屈折率）に相当し、アルミニウム組成比の異なる２層を交互に３４．５周期積層してある。また、この周期数は最上層に設けたＡｌ0.98Ｇａ0.02Ａｓ層２３を加えた数である。ｎ型不純物としてシリコンをドーピングした後のキャリア濃度は５×１０18cm-3である。
【００７３】
上部多層反射膜２６を構成する各層の厚さは、下部多層反射膜２２と同様に、λ／４ｎｒであり、アルミニウム組成比の異なる２層を交互に１７周期積層してある。p型不純物として炭素をドーピングした後のキャリア濃度は４×１０18cm-3である。
【００７４】
次に、図５Ｂに示すように、レーザ基板を成長室から取り出し、積層体を角柱状のメサ１０２に加工する。エッチングの深さは下部多層反射膜２２の最上層を構成するＡｌ0.98Ｇａ0.02Ａｓ層（電流狭窄層）２３の側面が少なくとも露出するまでとした。Ａｌ0.98Ｇａ0.02Ａｓ層２３は、次段の酸化工程においてその一部が変成し、電流狭窄部兼光閉じ込め部となる。
【００７５】
次に、レーザ基板を、窒素をキャリアガス（流量：２リットル／分）とする３４０℃の水蒸気雰囲気に３０分間晒し、図５Ｃに示すようにメサ側面から酸化領域２３ａを形成する。下部多層反射膜２２の一部を構成するＡｌ0.98Ｇａ0.02Ａｓ層２３は、同じくその一部を構成するＡｌ0.8Ｇａ0.2Ａｓ層やＡｌ0.1Ｇａ0.9Ａｓ層に比べ著しく酸化速度が速い。したがってポスト内の、活性層２５の直下部分に、メサ形状を反映した矩形の酸化領域２３ａが形成されることになる。酸化領域２３ａは、導電性が低下して電流狭窄部となり、同時に周囲の半導体層に比べ光学屈折率が半分程度（〜１．６）である関係から、光閉じ込め部としても機能する。酸化されずに残った非酸化領域（導電性領域）２３ｂは、電流注入部となる。酸化領域２３ａに囲まれた電流注入部は、一辺が１０μｍの四角形状である。
【００７６】
つづいて、図５Ｄに示すように、上部多層反射膜２６と電気的な接触を得るようポスト頂部に環状、若しくはコの字型の上部電極２８を形成する。上部電極２８により囲まれた開口２９は、電流注入部２３ｂよりも小さな８μｍ径の円形、あるいは三辺が各々６μｍの略直線で残る一辺が開放された形状とした。環状、若しくはコの字型とした理由は、開口部よりレーザ光を取り出すためと、発振モードの制御を行うためである。
【００７７】
次に、上部電極２８に形成された開口２９を覆うように、ＴｉＯ2とＳｉＯ2層との複数層積層体よりなる多層膜を堆積させ、リフトオフ法を用いてメサ頂部の基板平面中央付近に付加反射膜３０を形成する。各層の厚さは下部多層反射膜２２と同様に、λ／４ｎｒであり、材料の異なる２層を交互に重ねた。付加反射膜３０は少なくとも発光領域の一部を覆っていれば良い。
【００７８】
さらに付加反射膜３０を、スズをドープした酸化インジウム（ＩＴＯ）からなる透明電極３１で覆う。透明電極３１は、ＴｉＯ2とＳｉＯ2層と共に、付加反射膜３０を形成し、なおかつ上部電極２８と電気的にコンタクトして本発明の目的のひとつである静電容量低減部となる。透明電極３１よりも下方に位置する誘電体多層反射膜の厚みが増すほど、この領域に起因する静電容量は低下するから、取り出せる光出力との兼ね合いを考慮しつつ、周期数を増やすことが望ましい。最後に、基板裏面にｎ側の電極３２を形成して、図２に示す第２の実施例に係るＶＣＳＥＬ１１０を得る。
【００７９】
図６Ａは、基板上面および裏面に電極を有する従来の選択酸化型ＶＣＳＥＬに生ずる素子容量を、素子の断面構造に即して等価回路的に表したものであり、図６Ｂは、第２の実施例による選択酸化型ＶＣＳＥＬの素子容量を等価回路に表したものである。従来のＶＣＳＥＬの構造の場合、第１の実施例に示したエアポスト型ＶＣＳＥＬに生ずる素子容量であるｐｎ接合容量Ｃｊと、層間絶縁膜の上に形成される電極引き出し線（ボンディングパッド部含む）とｎ側裏面電極３２との間に生ずる静電容量Ｃｉに加え、半導体層を熱処理によって絶縁化した酸化領域２３ａに生ずるＣｏｘを考慮しなければならない。従って、素子容量はこの３つの容量成分の合成容量となる。
【００８０】
これに対し第２の本実施例に係る選択酸化型ＶＣＳＥＬに生ずる素子容量は、図６Ｂに示すように、付加反射膜３０による付加容量Ｃｓが接合容量Ｃｊに直列に加わる。すなわち、上部電極２８に対して電圧を印加することで、これと同電位の透明電極３１が下部電極３２との間で並行平板コンデンサを構成する。その際生ずる静電容量Ｃｓはｐｎ接合容量Ｃｊに対して直列に挿入されるから、第１の実施例の場合と同様、付加反射膜３０および透明電極３１を形成する前の構造に比べ、合成容量Ｃｍを大幅に低下させることができる。
【００８１】
ここで容量の低下量を見積もると、付加反射膜３０を構成する材料ＴｉＯ2、およびＳｉＯ2の光学屈折率、比誘電率、およびλ／４ｎ膜厚（λ〜８５０ｎｍ）は、図７の表に示す通りである。
【００８２】
付加反射膜３０は、屈折率の異なる２種類の材料を交互に重ねたＤＢＲミラーであり、本実施例においては３周期積層し、全体の膜厚を７０５ｎｍとしている。また、誘電率の異なる材料を積層した際の実効的誘電率は、膜厚差が極端に違わない場合、誘電率が大きい材料に依存する（極端に薄くなると他方の材料の誘電率に漸近する）。本実施例の多層膜の実効比誘電率を１００と仮定する。
【００８３】
付加反射膜３０に起因して生ずる静電容量は、下部電極３２と相対する透明電極３１の領域に限定され、その面積は上部電極２８の開口２９の面積に等しい。本実施例では、開口２９の径を８μｍ径の円形としたことから、開口面積は約５０μｍ2となる。その結果、平行平板導体間に生ずる静電容量Ｃは、式（６）で与えられる。
【００８４】
【数６】
2005340567.tif 000008
【００８５】
ここで、ε0は真空の誘電率（８．８５４×１０-12 Ｆ／ｍ）、εsは材料固有の比誘電率、Ｓは導体の面積、ｄは導体間の距離を表す。この式より、付加反射膜３０による静電容量Ｃｓを求めると、０．０６３ｐＦとなる。
【００８６】
元の素子部分の合成容量を求めると、この実測値は、Ｃｊ＋Ｃｉ＋Ｃｏｘ＝１ｐＦであった。Ｃｓは、これらの合成容量に対して直列に挿入されるから、本構造を付加した選択酸化型ＶＣＳＥＬの素子容量Ｃｍは、合成容量を求める公式より０．０６ｐＦとなり、ほとんど無視できるような値であることがわかる。このように第２の実施例によれば、選択酸化型ＶＣＳＥＬの応答特性を格段に改善することができる。
【００８７】
以上説明したように本実施例によれば、少なくとも一層の誘電体膜、並びに少なくとも一層の導電性膜を各々含む多層膜からなる付加反射膜または付加反射層を付加するという単純な構造で、素子の合成容量を低下させ、ＣＲ時定数に依存する素子の応答特性を改善することが可能となる。また、付加反射膜の層数（周期数）を増やし、誘電体膜のトータル膜厚が増すと、合成容量はさらに低下し、しかも共振器の反射率は高まり、しきい値電流が低下するから、素子の応答特性に加え、信頼性の向上にも寄与する。さらに、付加反射膜の層数（周期数）を最適化し、最大光出力がアイセーフ基準を下回るよう反射率を設定すれば、アイセーフ基準を満足させるためのモニタリングや遮蔽板が不要となる。このように、応答特性の良好なＶＣＳＥＬ素子を、高い再現性で安定的に得ることができる。
【００８８】
なお、第1の実施例においてはポスト１０１を円柱状、第２の実施例においてはメサ１０２を角柱状としたが、これらは静電容量低減部の構成と対になるものではなく、且つ、形状自体は本発明の本質と無関係だから、発明の動作原理を逸脱しない範囲で適宜選択可能である。
【００８９】
第１および第２の実施例において、いずれも活性層を挟んで基板から遠い側をｐ型とし、近い側をｎ型としたが、これに限定されることなく、導電型を逆にすることも可能である。また、第１、第２の実施例に係るＶＣＳＥＬは、ＧａＡｓ系の化合物半導体レーザを示したが、これ以外にも窒化ガリウム系やガリウムインジウム系を用いた半導体レーザであってもよいし、これに応じて発振する波長も適宜変更が可能である。
【００９０】
また、第１および第２の実施例において、付加反射膜１１、３０を構成する材料として、ＴｉＯ2／ＳｉＯ2（あるいは最上層にＩＴＯ）の組み合わせを用いたが、本発明はこの材料に限定されるものではなく、例えば、導電性膜としてはこの他にＳｎＯ2、誘電体膜としてはこの他にＺｎＯ、ＭｇＯ、Ａｌ2Ｏ3等の他の材料を用いることも可能である。
【００９１】
さらに、第２の実施例において、酸化工程を経て電流狭窄兼光閉じ込め部となる電流狭窄層２３にＡｌ0.98Ｇａ0.02Ａｓ層を用いたが、この材料に限定されることなく、ガリウムを含まないＡｌＡｓ層でも良いし、あるいは半導体基板に格子整合し、かつ周囲の半導体層よりも酸化速度が十分速い材料を用いても良い。電流狭窄層２３の挿入位置についても、第２の実施例ではスペーサ層２４の下方としたが、スペーサ層２４の上方、あるいは両方に挿入されても構わない。
【００９２】
また、第２の実施例において、上部電極２８に形成された開口２９の径が選択酸化された電流狭窄層２３の酸化領域２３ａにより囲まれた発光領域部２３ｂよりも小さい場合について述べたが、これに限定されるものではなく、上部電極２８の開口２９の径を発光領域部２３ｂより大きくしてもよい。
【００９３】
本発明では、付加反射膜が基板主面に垂直な方向に対し、少なくともこの発光領域の一部と重なるようにすることが光出力を制御するのに肝要で、発光領域の全体を覆っても良いし、中央付近、あるいは周縁付近の一部を覆うだけでも良い。付加反射膜を発光領域の中心軸付近のみに形成し、この付近で発光強度の高い基本モードのみを抑制して、発振モードの制御機能を付与することも可能である。
【００９４】
最後に、上記したいずれの実施例は例示的なものであり、これによって本発明の範囲が限定的に解釈されるべきものではなく、本発明の構成要件を満足する範囲内で他の方法によっても実現可能であることは言うまでもない。
【産業上の利用可能性】
【００９５】
本発明に係る表面発光型半導体レーザ素子は、半導体基板上に単一もしくは二次元アレイ上に配列され、光通信や光記録等の光源等に利用することができる。
【図面の簡単な説明】
【００９６】
【図１】図１Ａは、本発明の第１の実施例に係る表面発光型半導体レーザの断面図、図１Ｂはその模式的な斜視図である。
【図２】図２Ａは、第２の実施例に係る表面発光型半導体レーザの断面図、図２Ｂはその模式的な斜視図である。
【図３】図３Ａないし３Ｃは、第１の実施例に係る表面発光型半導体レーザ素子の製造工程を示す工程断面図である。
【図４】図４Ａは、従来のエアポスト型ＶＣＳＥＬの素子容量の等価回路を表し、図４Ｂは、第１の実施例に係るエアポスト型ＶＣＳＥＬの素子容量の等価回路を表す。
【図５】図５Ａないし５Ｄは、第２の実施例に係る表面発光型半導体レーザ素子の製造工程を示す工程断面図である。
【図６】図６Ａは、従来の選択酸化型ＶＣＳＥＬの素子容量の等価回路を表し、図４Ｂは、第１の実施例に係る選択酸化型ＶＣＳＥＬの素子容量の等価回路を表す。
【図７】付加反射膜を構成する材料の光学的屈折率、比誘電率、および膜厚を示す表である。
【符号の説明】
【００９７】
１，２１        半導体基板
２、２２        下部多層反射膜
３、２４        スペーサ層
４、２５        量子井戸層を含む活性層
５、２６        上部多層反射膜
６              コンタクト層
７、２７        層間絶縁膜（保護膜）
８              コンタクトホール
９、            コンタクト電極（ｐ側電極）
１０、１３、２９  開口
１１、３０        付加反射膜
１２              付加電極
１４、３２        底部電極（ｎ側電極）
２３              電流狭窄層
３１              透明電極
１０１、１０２      ポスト（メサ）
【図１】
2005340567.tif 000009
【図２】
2005340567.tif 000010
【図３】
2005340567.tif 000011
【図４】
2005340567.tif 000012
【図５】
2005340567.tif 000013
【図６】
2005340567.tif 000014
【図７】
2005340567.tif 000015