(57)【要約】【課題】  ロック状態における位相ノイズを低減することが可能な位相同期回路を提供する。【解決手段】  位相同期回路１０は、位相比較器１１と、チャージポンプ回路１２と、ループフィルタ１３と、電圧制御発振器（ＶＣＯ）１４と、１／Ｎ分周器１５とを備えている。位相比較器１１とチャージポンプ回路１２とは、Ｉｏ−Δφ特性において、Ｋｐ２＞Ｋｐ１を満たすように構成されている。ここで、Ｋｐ１は、｜Δφ｜＞Δφｏの場合における傾きＫｐを示し、Ｋｐ２は、｜Δφ｜≦Δφｏの場合における傾きＫｐを示し、傾きＫｐは、Ｋｐ＝ｄＩｏ／ｄΔφによって定義されており、Δφｏは、所定の位相誤差を示す定数である。【選択図】  図２
2005045562.tif 000002
【特許請求の範囲】
【請求項１】
基準クロック信号ＲＥＦとクロック信号ＣＬＫとを受け取り、基準クロック信号ＲＥＦの位相とクロック信号ＣＬＫの位相とを比較することにより、基準クロック信号ＲＥＦとクロック信号ＣＬＫとの位相差Δφに応じた位相差信号を出力する位相比較器と、
前記位相差信号に応じた出力電流Ｉｏを出力するチャージポンプ回路と、
出力電流Ｉｏを出力電圧に変換するループフィルタと、
前記出力電圧に応じた周波数ｆｏを有する信号をクロック信号ＣＬＫ’として出力する電圧制御発振器と、
クロック信号ＣＬＫ’の周波数ｆｏをＮ（Ｎは任意の自然数）で除算することによって得られる周波数ｆｏ／Ｎを有する信号をクロック信号ＣＬＫとして前記位相比較器に供給する１／Ｎ分周器と
を備えた位相同期回路であって、
前記位相比較器と前記チャージポンプ回路とは、Ｉｏ−Δφ特性において、Ｋｐ２＞Ｋｐ１を満たすように構成されており、
ここで、Ｋｐ１は、｜Δφ｜＞Δφｏの場合における傾きＫｐを示し、Ｋｐ２は、｜Δφ｜≦Δφｏの場合における傾きＫｐを示し、傾きＫｐは、Ｋｐ＝ｄＩｏ／ｄΔφによって定義されており、Δφｏは、所定の位相誤差を示す定数である、位相同期回路。
【請求項２】
前記位相比較器は、前記位相差信号としてＵＰ信号とＤＮ信号とを前記チャージポンプ回路に出力し、
前記位相比較器は、
可変の遅延時間Ｔｄを決定する手段であって、位相差Δφに相当する遅延時間Ｔｐが小さくなるにつれて可変の遅延時間Ｔｄが大きくなるか等しいように可変の遅延時間Ｔｄを決定する手段と、
基準クロック信号ＲＥＦの位相よりクロック信号ＣＬＫの位相が遅れている場合には、位相差Δφに相当する遅延時間Ｔｐと可変の遅延時間Ｔｄとの和に等しいパルス幅を有するＵＰ信号を生成する手段と、
基準クロック信号ＲＥＦの位相よりクロック信号ＣＬＫの位相が進んでいる場合には、位相差Δφに相当する遅延時間Ｔｐと可変の遅延時間Ｔｄとの和に等しいパルス幅を有するＤＮ信号を生成する手段と
を含む、請求項１に記載の位相同期回路。
【請求項３】
前記ＵＰ信号を生成する手段は、
基準クロック信号ＲＥＦを受け取り、基準クロック信号ＲＥＦの立ち上がりエッジに応答してＵＰ信号を立ち上げ、リセット信号Ｒに応答してＵＰ信号を立ち下げる第１のフリップフロップを含み、
前記ＤＮ信号を生成する手段は、
クロック信号ＣＬＫを受け取り、クロック信号ＣＬＫの立ち上がりエッジに応答してＤＮ信号を立ち上げ、リセット信号Ｒに応答してＤＮ信号を立ち下げる第２のフリップフロップを含み、
前記可変の遅延時間を決定する手段は、
前記第１のフリップフロップと前記第２のフリップフロップとに入力されるリセット信号Ｒの遅延時間を可変に調整可能な可変遅延回路を含む、請求項２に記載の位相同期回路。
【請求項４】
前記可変遅延回路は、
前記リセット信号を遅延させるように動作する可変抵抗と、
ＵＰ信号のパルス幅とＤＮ信号のパルス幅とに応じて前記可変抵抗の値を制御する可変抵抗制御部と
を含む、請求項３に記載の位相同期回路。
【請求項５】
前記可変抵抗は、ＭＯＳトランジスタを含み、
前記可変抵抗制御部は、前記ＭＯＳトランジスタのチャンネル抵抗の値を制御することにより、前記可変抵抗の値を制御する、請求項４に記載の位相同期回路。
【請求項６】
前記ＭＯＳトランジスタのゲートは電圧Ｖｘによって制御され、電圧Ｖｘは、
【数１】
2005045562.tif 000008
によって表される、請求項５に記載の位相同期回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、位相同期回路に関する。特に、本発明は、通信デバイス中の周波数シンセサイザーとして好適に使用される位相同期回路に関する。
【背景技術】
【０００２】
従来、２つのクロック信号を同期させる回路として位相同期回路（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ；ＰＬＬ）が知られている。
【０００３】
非特許文献１は、通信デバイスに好適に使用される代表的な位相同期回路を記載している。
【０００４】
特許文献２は、非リニアなＩ０−Δφ特性を実現する位相同期回路を記載している。
【０００５】
特許文献３は、リニアなＩ０−Δφ特性を実現する位相同期回路を記載している。
【０００６】
特許文献４は、ＵＰ信号のパルス幅とＤＮ信号のパルス幅とを制御可能な位相同期回路を記載している。
【非特許文献１】Ｓ．Ｌｏ  ｅｔ  ａｌ．，”Ａ  １．８Ｖ／３．５ｍＡ  １．１ＧＨｚ／３００ＭＨｚ  ＣＭＯＳ  Ｄｕａｌ  ＰＬＬ  Ｆｒｅｑｕｅｎｃｙ  Ｓｙｎｔｈｅｓｉｚｅｒ  ＩＣ  ｆｏｒ  ＲＦ  Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ”，Ｐｒｏｃ．ＩＥＥＥ  １９９８  Ｃｕｓｔｏｍ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ
【特許文献１】特開平８−３０７２５８号公報
【特許文献２】特開平６−８５６６４号公報
【特許文献３】特開２０００−３４９６２６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、いずれの従来技術においても、ロック状態における位相ノイズを低減することは考慮されていなかった。
【０００８】
本発明は、上記課題に鑑みてなされたものであり、ロック状態における位相ノイズを低減することが可能な位相同期回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の位相同期回路は、基準クロック信号ＲＥＦとクロック信号ＣＬＫとを受け取り、基準クロック信号ＲＥＦの位相とクロック信号ＣＬＫの位相とを比較することにより、基準クロック信号ＲＥＦとクロック信号ＣＬＫとの位相差Δφに応じた位相差信号を出力する位相比較器と、前記位相差信号に応じた出力電流Ｉｏを出力するチャージポンプ回路と、出力電流Ｉｏを出力電圧に変換するループフィルタと、前記出力電圧に応じた周波数ｆｏを有する信号をクロック信号ＣＬＫ’として出力する電圧制御発振器と、クロック信号ＣＬＫ’の周波数ｆｏをＮ（Ｎは任意の自然数）で除算することによって得られる周波数ｆｏ／Ｎを有する信号をクロック信号ＣＬＫとして前記位相比較器に供給する１／Ｎ分周器とを備えた位相同期回路であって、前記位相比較器と前記チャージポンプ回路とは、Ｉｏ−Δφ特性において、Ｋｐ２＞Ｋｐ１を満たすように構成されており、ここで、Ｋｐ１は、｜Δφ｜＞Δφｏの場合における傾きＫｐを示し、Ｋｐ２は、｜Δφ｜≦Δφｏの場合における傾きＫｐを示し、傾きＫｐは、Ｋｐ＝ｄＩｏ／ｄΔφによって定義されており、Δφｏは、所定の位相誤差を示す定数であり、これにより上記目的が達成される。
【００１０】
前記位相比較器は、前記位相差信号としてＵＰ信号とＤＮ信号とを前記チャージポンプ回路に出力し、前記位相比較器は、可変の遅延時間Ｔｄを決定する手段であって、位相差Δφに相当する遅延時間Ｔｐが小さくなるにつれて可変の遅延時間Ｔｄが大きくなるか等しいように可変の遅延時間Ｔｄを決定する手段と、基準クロック信号ＲＥＦの位相よりクロック信号ＣＬＫの位相が遅れている場合には、位相差Δφに相当する遅延時間Ｔｐと可変の遅延時間Ｔｄとの和に等しいパルス幅を有するＵＰ信号を生成する手段と、基準クロック信号ＲＥＦの位相よりクロック信号ＣＬＫの位相が進んでいる場合には、位相差Δφに相当する遅延時間Ｔｐと可変の遅延時間Ｔｄとの和に等しいパルス幅を有するＤＮ信号を生成する手段とを含んでいてもよい。
【００１１】
前記ＵＰ信号を生成する手段は、基準クロック信号ＲＥＦを受け取り、基準クロック信号ＲＥＦの立ち上がりエッジに応答してＵＰ信号を立ち上げ、リセット信号Ｒに応答してＵＰ信号を立ち下げる第１のフリップフロップを含み、前記ＤＮ信号を生成する手段は、クロック信号ＣＬＫを受け取り、クロック信号ＣＬＫの立ち上がりエッジに応答してＤＮ信号を立ち上げ、リセット信号Ｒに応答してＤＮ信号を立ち下げる第２のフリップフロップを含み、前記可変の遅延時間を決定する手段は、前記第１のフリップフロップと前記第２のフリップフロップとに入力されるリセット信号Ｒの遅延時間を可変に調整可能な可変遅延回路を含んでいてもよい。
【００１２】
前記可変遅延回路は、前記リセット信号を遅延させるように動作する可変抵抗と、ＵＰ信号のパルス幅とＤＮ信号のパルス幅とに応じて前記可変抵抗の値を制御する可変抵抗制御部とを含んでいてもよい。
【００１３】
前記可変抵抗は、ＭＯＳトランジスタを含み、前記可変抵抗制御部は、前記ＭＯＳトランジスタのチャンネル抵抗の値を制御することにより、前記可変抵抗の値を制御してもよい。
【００１４】
前記ＭＯＳトランジスタのゲートは電圧Ｖｘによって制御され、電圧Ｖｘは、
【００１５】
【数２】
2005045562.tif 000003
によって表されてもよい。
【発明の効果】
【００１６】
本発明によれば、ロック状態における位相ノイズを低減することが可能な位相同期回路を提供することができる。
【発明を実施するための最良の形態】
【００１７】
以下、図面を参照しながら本発明の実施の形態を説明する。
【００１８】
図１は、本発明の実施の形態の位相同期回路１０の構成の一例を示す。
【００１９】
位相同期回路１０は、基準クロック信号ＲＥＦの位相とクロック信号ＣＬＫの位相とを一致させるように動作する。基準クロック信号ＲＥＦの位相とクロック信号ＣＬＫの位相とが一致すると同期が確定する。一般に、同期が確定した状態を位相同期回路１０がロックした状態という。
【００２０】
位相同期回路１０は、位相比較器１１と、チャージポンプ回路１２と、ループフィルタ１３と、電圧制御発振器（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌａｔｏｒ；以下、ＶＣＯという）１４と、１／Ｎ分周器１５とを含む。
【００２１】
位相比較器１１は、基準クロック信号ＲＥＦとクロック信号ＣＬＫとを受け取り、基準クロック信号ＲＥＦの位相とクロック信号ＣＬＫの位相とを比較することにより、基準クロック信号ＲＥＦとクロック信号ＣＬＫとの位相差Δφに応じた位相差信号をチャージポンプ回路１２に出力する。
【００２２】
位相比較器１１は、基準クロック信号ＲＥＦの位相よりクロック信号ＣＬＫの位相が遅れている場合には位相差信号としてＵＰ信号を出力し、基準クロック信号ＲＥＦの位相よりクロック信号ＣＬＫの位相が進んでいる場合には位相差信号としてＤＮ信号を出力する。ＵＰ信号のパルス幅とＤＮ信号のパルス幅とは、位相差Δφに応じて決定される。
【００２３】
チャージポンプ回路１２は、位相差信号（ＵＰ信号、ＤＮ信号）に応じた出力電流Ｉｏをループフィルタ１３に出力する。
【００２４】
ループフィルタ１３は、チャージポンプ回路１２から出力された出力電流Ｉｏを出力電圧に変換する。このような変換は、例えば、出力電流Ｉｏを積分し、低域通過フィルタで不要な高周波成分や雑音を除去することによって行われる。
【００２５】
ＶＣＯ１４は、ループフィルタ１３から出力された出力電圧に応じた周波数ｆｏを有する信号をクロック信号ＣＬＫ’として出力する。
【００２６】
１／Ｎ分周器１５は、クロック信号ＣＬＫ’の周波数ｆｏをＮ（Ｎは任意の自然数）で除算することによって得られる周波数ｆｏ／Ｎを有する信号をクロック信号ＣＬＫとして位相比較器１１に供給する。
【００２７】
図２は、本発明の位相同期回路１０における位相比較器−チャージポンプ回路特性（Ｉｏ−Δφ特性）の一例を示す。図２において、Ｉｏ−Δφ特性は、実線で示されている。縦軸Ｉｏはチャージポンプ回路１２から出力される出力電流を示す。横軸Δφは、位相比較器１１によって検出される位相差を示す。
【００２８】
図２に示されるＩ０−Δφ特性は、｜Δφ｜≦Δφｏの場合における傾きＫｐが、｜Δφ｜＞Δφｏの場合における傾きＫｐより大きいことによって特徴づけられる。ここで、傾きＫｐは、Ｋｐ＝ｄＩｏ／ｄΔφによって定義される。Δφｏは、所定の位相誤差を示す定数である。
【００２９】
言い換えると、｜Δφ｜＞Δφｏの場合における傾きＫｐをＫｐ１とし、｜Δφ｜≦Δφｏの場合における傾きＫｐをＫｐ２とするとき、Ｋｐ２＞Ｋｐ１である。
【００３０】
傾きＫｐ１、Ｋｐ２の値と、傾きがＫｐ２となるΔφの範囲（すなわち、−Δφｏ≦Δφ≦Δφｏ）とは、同期が不安定になったり、寄生振動により誤ってロックがはずれてしまわないように適切に設計される。
【００３１】
位相同期回路１０がロック状態にある場合（すなわち、Δφ≒０の場合）には、傾きＫｐが大きいことはループゲインが高いことと等価であるから、バンド幅が広いことに対応する。従って、Δφ≒０の場合における傾きＫｐが大きいと、ロック状態におけるノイズ伝達係数が低減されることになる。その結果、ロック状態における位相ノイズが低減されることになる。位相同期回路１０による位相ノイズの低減効果については、後述する。
【００３２】
なお、図２に示される例では、Ｋｐ１、Ｋｐ２は定数である。しかし、本発明はこれに限定されない。Ｋｐ１、Ｋｐ２の少なくとも一方が変数（例えば、Δφの関数）であってもよい。Ｋｐ１、Ｋｐ２が定数であるか変数であるかによらず、任意のΔφに対してＫｐ２＞Ｋｐ１という関係が成り立つ限り、そのようなＩｏ−Δφ特性を有する任意の位相同期回路は本発明の範囲に含まれるというべきである。
【００３３】
図２に示されるＩｏ−Δφ特性は、例えば、位相比較器１１が、図３に示されるパルス幅を有するＵＰ信号、ＤＮ信号を生成し、生成されたＵＰ信号、ＤＮ信号をチャージポンプ１２に出力することによって実現され得る。
【００３４】
図３は、位相比較器１１によって生成されるＵＰ信号、ＤＮ信号の波形の一例を示す。
【００３５】
基準クロック信号ＲＥＦの位相よりクロック信号ＣＬＫの位相が遅れている場合には、位相比較器１１は、位相差Δφに相当する遅延時間Ｔｐと可変の遅延時間Ｔｄとの和に等しいパルス幅を有するＵＰ信号を生成する（図３（ａ））。基準クロック信号ＲＥＦの位相よりクロック信号ＣＬＫの位相が進んでいる場合には、位相比較器１１は、位相差Δφに相当する遅延時間Ｔｐと可変の遅延時間Ｔｄとの和に等しいパルス幅を有するＤＮ信号を生成する（図３（ｂ））。ここで、位相比較器１１は、位相差Δφに相当する遅延時間Ｔｐが小さくなるにつれて可変の遅延時間Ｔｄが大きくなるか等しくなるように可変の遅延時間Ｔｄを決定する。可変の遅延時間Ｔｄは、例えば、位相差Δφに相当する遅延時間Ｔｐに反比例するように決定される。
【００３６】
このように可変の遅延時間Ｔｄを決定することにより、位相差Δφが０に近づくにつれて（すなわち、位相同期回路１０がロック状態に近づくにつれて）、可変の遅延時間Ｔｄは大きくなるか等しくなる。これにより、Δφ＝０の近傍領域における傾きＫｐをその近傍領域以外の領域における傾きＫｐよりも大きくすることができる。Δφ＝０の近傍領域では、可変の遅延時間Ｔｄに相当する分だけ出力電流Ｉｏが増加することになるからである。
【００３７】
図３に示されるＵＰ信号は、例えば、基準クロック信号ＲＥＦの立ち上がりエッジに応答してＵＰ信号を立ち上げ、位相差Δφに相当する遅延時間Ｔｐの経過後、可変の遅延時間Ｔｄに相当する分だけＵＰ信号の立ち下りタイミングを遅延させることによって生成され得る。
【００３８】
図３に示されるＤＮ信号は、例えば、クロック信号ＣＬＫの立ち上がりエッジに応答してＤＮ信号を立ち上げ、位相差Δφに相当する遅延時間Ｔｐの経過後、可変の遅延時間Ｔｄに相当する分だけＤＮ信号の立ち下りタイミングを遅延させることによって生成され得る。
【００３９】
なお、図３に示される例では、位相比較器１１によって生成されるＵＰ信号、ＤＮ信号のパルス幅を調整することにより、Ｋｐ２＞Ｋｐ１という関係を満たすことを説明した。しかし、本発明は、これに限定されない。Ｋｐ２＞Ｋｐ１という関係を満たすように構成された位相比較器１１とチャージポンプ回路１２とを含む限り、任意の位相同期回路１０は本発明の範囲に含まれるというべきである。
【００４０】
以下、本発明の位相同期回路のインプリメンテーションの一例として、ＣＭＯＳ技術を用いてインプリメントされた位相同期回路の構成を説明する。しかし、本発明はこれに限定されない。本発明の位相同期回路は、半導体集積回路に関する任意のプロセスを用いてインプリメントされ得る。
【００４１】
図４は、図３に示される位相比較器１１、チャージポンプ回路１２の具体的な回路構成の例を示す。図４に示される回路構成は、図２に示される位相比較器−チャージポンプ回路特性（Ｉ０−Δφ特性）を実現する。
【００４２】
位相比較器１１は、フリップフロップ４１と、フリップフロップ４２と、可変遅延回路４３とを含む。フリップフロップ４１、４２は、例えば、Ｄタイプのフリップフロップである。
【００４３】
フリップフロップ４１は、基準クロック信号ＲＥＦを受け取り、基準クロック信号ＲＥＦの立ち上がりエッジに応答してＵＰ信号を立ち上げ、リセット信号Ｒに応答してＵＰ信号を立ち下げる。
【００４４】
フリップフロップ４２は、クロック信号ＣＬＫを受け取り、クロック信号ＣＬＫの立ち上がりエッジに応答してＤＮ信号を立ち上げ、リセット信号Ｒに応答してＤＮ信号を立ち下げる。
【００４５】
可変遅延回路４３は、リセット信号Ｒの遅延時間（リセットパス遅延）を可変に調整可能なように構成されている。リセット信号Ｒは、フリップフロップ４１、４２のリセット端子に入力される。
【００４６】
可変遅延回路４３は、リセット信号Ｒを遅延させるように動作する可変抵抗４５と、ＵＰ信号のパルス幅とＤＮ信号のパルス幅とに応じて可変抵抗４５の値を制御する可変抵抗制御部４６とを含む。
【００４７】
リセット信号Ｒの遅延は、例えば、ＲＣ回路によって実現され得る。図４に示される例では、ＲＣ回路は、ＮＭＯＳトランジスタＭｎ（４５ａ、４５ｂ）とキャパシタＣ（４５ｃ、４５ｄ）とによって実現されている。可変抵抗制御部４６は、ＮＭＯＳトランジスタＭｎ（４５ａ、４５ｂ）のゲート電圧を制御することにより、ＮＭＯＳトランジスタＭｎ（４５ａ、４５ｂ）のチャンネル抵抗の値を可変に制御する。この場合、ＮＭＯＳトランジスタＭｎ（４５ａ、４５ｂ）のチャンネル抵抗が可変抵抗４５として作用する。
【００４８】
図４に示される例では、可変抵抗制御部４６は、論理ゲート４７、４８と、インバータ４９とを含む。
【００４９】
ＵＰ信号とＤＮ信号とは、論理ゲート４７、４８を用いてセンシングされる。論理ゲート４８の出力は、ノードＸに接続されている。ノードＸの電圧ＶＸにより、ＮＭＯＳトランジスタＭｎ（４５ａ、４５ｂ）のゲートが制御される。ノードＸの平均電圧は、ＵＰ信号のパルス幅またはＤＮ信号のパルス幅が大きくなるにつれて増加する。
【００５０】
ノードＸの電圧ＶＸは、例えば、（数３）によって表される。
【００５１】
【数３】
2005045562.tif 000004
（数３）において、ＵＰはＵＰ信号の電圧値を示し、ＤＮはＤＮ信号の電圧値を示す。ＶＸ０と比較される（ＵＰ＋ＤＮ）は、ＵＰ信号の電圧値（デジタル値）とＤＮ信号の電圧値（デジタル値）とをアナログ値として加算したものを示す（ＶＸ、ＶＸ０がアナログ信号を示すため）。ＮＯＴ（ＵＰ＋ＤＮ）は論理演算を示し、ＶＸに加算されるときは通常の足し算をすることになる。
【００５２】
インバータ４９は、ＶＸがゼロとならないようにノードＸ上の基準電圧ＶＸｏを設定するために使用される。インバータ４９を使用することにより、ＶＸｏ＜ＶＸ＜Ｖｄｄとすることができる。ここで、ＶＸｏは、インバータ４９の論理トリップ電圧を示し、Ｖｄｄは、バイアス回路４４から供給される電源電圧を示す。
【００５３】
図５は、位相同期回路１０における主要な信号の波形の例を示す。図５において、ＲＥＦは基準クロック信号の波形を示し、ＣＬＫはクロック信号の波形を示し、ＵＰはＵＰ信号の波形を示し、ＤＮはＤＮ信号の波形を示し、ＸはノードＸ上の電圧ＶＸの波形を示す。
【００５４】
図５は、基準クロック信号ＲＥＦの位相よりクロック信号ＣＬＫの位相が遅延時間Ｔｐに相当する位相差Δφだけ遅れている場合を示している。この場合、位相比較器１１は、基準クロック信号ＲＥＦの立ち上がりエッジに応答してＵＰ信号がローレベルからハイレベルに変化し、かつ、リセット信号Ｒに応答してＵＰ信号がハイレベルからローレベルに変化するようにＵＰ信号を生成し、クロック信号ＣＫＬの立ち上がりエッジに応答してＤＮ信号がローレベルからハイレベルに変化し、かつ、リセット信号Ｒに応答してＤＮ信号がハイレベルからローレベルに変化するようにＤＮ信号を生成する。
【００５５】
図５に示される例では、ＵＰ信号のパルス幅Ｔｗ（ＵＰ）は、遅延時間ＴｐとＤＮ信号のパルス幅Ｔｗ（ＤＮ）との和として決定される（すなわち、Ｔｗ（ＵＰ）＝Ｔｐ＋Ｔｗ（ＤＮ））。
【００５６】
基準クロック信号ＲＥＦの位相とクロック信号ＣＬＫの位相とが一致すると、位相同期回路１０はロック状態になる。ロック状態では、ＵＰ信号とＤＮ信号とは一致し、ＵＰ信号のパルス幅Ｔｗ（ＵＰ）とＤＮ信号のパルス幅Ｔｗ（ＤＮ）とは、最小のパルス幅δｗに等しくなる（すなわち、Ｔｗ（ＵＰ）＝Ｔｗ（ＤＮ）＝δｗ）。
【００５７】
図５に示される例では、ＤＮ信号のパルス幅Ｔｗ（ＤＮ）は、最小のパルス幅δｗと可変のパルス幅δｄｎとの和として決定される（すなわち、Ｔｗ（ＤＮ）＝δｗ＋δｄｎ）。ここで、δｄｎは、ＵＰ信号のパルス幅Ｔｗ（ＵＰ）に依存して可変である。
【００５８】
可変のパルス幅δｄｎは、（数４）によって表される。
【００５９】
【数４】
2005045562.tif 000005
ここで、
ｋ：比例定数、
Ｃ：コンデンサ４５ｃ、４５ｄの容量
ＲＭＯＳ：可変抵抗４５の抵抗値
βＭＯＳ：ＭＯＳトランジスタ４５ａ、４５ｂのコンダクタンスパラメータ（定数）
ＶＸ：ノードＸの電圧
Ｖｔｈ：ＭＯＳトランジスタ４５ａ、４５ｂのしきい値電圧
なお、基準クロック信号ＲＥＦの位相よりクロック信号ＣＬＫの位相が遅延時間Ｔｐに相当する位相差Δφだけ進んでいる場合にも、位相比較器１１は、基準クロック信号ＲＥＦの位相よりクロック信号ＣＬＫの位相が遅延時間Ｔｐに相当する位相差Δφだけ遅れている場合と同様にしてＵＰ信号とＤＮ信号とを生成する。すなわち、位相比較器１１は、基準クロック信号ＲＥＦの立ち上がりエッジに応答してＵＰ信号がローレベルからハイレベルに変化し、かつ、リセット信号Ｒに応答してＵＰ信号がハイレベルからローレベルに変化するようにＵＰ信号を生成し、クロック信号ＣＫＬの立ち上がりエッジに応答してＤＮ信号がローレベルからハイレベルに変化し、かつ、リセット信号Ｒに応答してＤＮ信号がハイレベルからローレベルに変化するようにＤＮ信号を生成する。
【００６０】
この場合、ＤＮ信号のパルス幅Ｔｗ（ＤＮ）は、遅延時間ＴｐとＵＰ信号のパルス幅Ｔｗ（ＵＰ）との和として決定される（すなわち、Ｔｗ（ＤＮ）＝Ｔｐ＋Ｔｗ（ＵＰ））。ＵＰ信号のパルス幅Ｔｗ（ＵＰ）は、最小のパルス幅δｗと可変のパルス幅δｄｎとの和として決定される（すなわち、Ｔｗ（ＵＰ）＝δｗ＋δｄｎ）。
【００６１】
このように、本実施の形態では、位相比較器１１から出力される位相差信号（ＵＰ信号、ＤＮ信号）のタイミングを調整することによってΔφ≒０の場合における大きな傾きＫｐを実現する。このアプローチによれば、ロック状態でのチャージポンプ電流を増加させる必要がないため、電力消費の増加がない。従って、位相同期回路１０は、低消費電力が要求されるシステム（例えば、携帯バッテリで動作するシステム）に好適に使用され得る。
【００６２】
図６は、位相同期回路１０のモデルを示す。このモデルを用いて、位相ノイズが低減されることを説明する。
【００６３】
図６に示されるモデルでは、位相比較器１１およびチャージポンプ回路１２の全ノイズは、チャージポンプ回路１２の出力での電流ノイズジェネレータｌｎによって表されるものと仮定している。位相比較器１１およびチャージポンプ回路１２の組み合わせによるゲインをＫｐ（すなわち、Ｋｐ＝ｄＩ０／ｄΔφ）とする。
【００６４】
電流ノイズジェネレータｌｎからＶＣＯ１４の出力までの伝達関数は、（数５）によって表される。
【００６５】
【数５】
2005045562.tif 000006
ここで、
Φｏｎ：ＶＣＯ１４の出力上のノイズ
Ｉｎ：入力ノイズ
Ｆ（ｓ）／ｓ：ループフィルタ１３の伝達関数
Ｋν：ＶＣＯ１４のゲイン
Ｋｐ＝ｄＩｏ／ｄΔφ
Ｎ：分周比
（数５）においてω→０（ｓ＝ｊω）とすると、（数５）は（数６）に示されるように変形される。
【００６６】
【数６】
2005045562.tif 000007
（数６）から、Δφ≒０の場合における傾きＫｐが大きいことは、ロック状態における位相ノイズの低減に有効であることがわかる。
【００６７】
図７は、位相同期回路１０による位相ノイズの低減効果を示す。図７では、Ｋｐ２＝３×Ｋｐ１の場合を示す。図７から、ループバンドのエッジの位相ノイズが低減されることがわかる。
【図面の簡単な説明】
【００６８】
【図１】本発明の実施の形態の位相同期回路１０の構成の一例を示す図
【図２】本発明の位相同期回路１０における位相比較器−チャージポンプ回路特性（Ｉｏ−Δφ特性）の一例を示す図
【図３】位相比較器１１によって生成されるＵＰ信号、ＤＮ信号の波形の一例を示す図
【図４】図３に示される位相比較器１１、チャージポンプ回路１２の具体的な回路構成の例を示す図
【図５】位相同期回路１０における主要な信号の波形の例を示す図
【図６】位相同期回路１０のモデルを示す図
【図７】位相同期回路１０による位相ノイズの低減効果を示す図
【符号の説明】
【００６９】
１０  位相同期回路
１１  位相比較器
１２  チャージポンプ回路
１３  ループフィルタ
１４  ＶＣＯ
１５  １／Ｎ分周器
【図１】
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【図２】
2005045562.tif 000010
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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