(57)【要約】【課題】  製造プロセス中で、金属配線層を形成する前の工程でも、ゲート電極にチャージされる電子を放出することが可能な半導体装置及びその製造方法を提供する。【解決手段】  ＳＴＩ部１２で囲まれ、トランジスタが形成される第１の素子領域１４の近傍には、同じくＳＴＩ部１２で囲まれた第２の素子領域１５が形成されている。第２の素子領域１５上には、ｎ＋拡散層１６が形成されており、ｎ＋拡散層１６と基板１１とは、ｐｎ接合ダイオードを構成する。ゲート電極の延出部１８ａは、第２の素子領域１５上のゲート絶縁膜１７ｂの一部を被覆しており、ゲート絶縁膜１７ｂに備えられた開口部１７ｃを通じて、第２の素子領域１５上のｎ＋拡散層１６に接続されている。さらに、ゲート電極１８の延出部１８ａは、層間絶縁膜を貫通するコンタクトによって、その上層に形成されている金属配線に接続されている。【選択図】  図２
2005340627.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された半導体装置において、
トランジスタが形成される第１の素子領域と、当該半導体基板とともにｐｎ接合ダイオードを構成する拡散層を有する第２の素子領域とを備える前記半導体基板と、
前記第１の素子領域上に形成されて、前記トランジスタの動作を制御するための制御電圧が印加されるゲート電極であって、前記第１の素子領域から延出して前記拡散層に接続される前記ゲート電極と、
前記ゲート電極上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成された金属配線層に備えられ、前記ゲート電極に前記制御電圧を印加するための金属配線と、
前記層間絶縁膜を貫通して、前記ゲート電極と前記金属配線とを接続するコンタクトと、
を有し、前記ゲート電極は、前記金属配線層と前記半導体基板との間で前記拡散層に接続されていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、前記ゲート電極は、前記第１の素子領域から延出して前記拡散層を導通可能に被覆していることを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置において、前記ゲート電極は、前記コンタクトを介して前記拡散層に接続されていることを特徴とする半導体装置。
【請求項４】
請求項１に記載の半導体装置において、前記ゲート電極の上面及び側面、並びに前記拡散層の上面を被覆する一体の導体膜が形成され、前記ゲート電極は、前記導体膜によって前記拡散層に接続されていることを特徴とする半導体装置。
【請求項５】
請求項１に記載の半導体装置において、さらに、前記ゲート電極の側面に絶縁材料からなるサイドウォールが形成されるとともに、前記ゲート電極の上面、及び前記サイドウォールの外面、並びに前記拡散層の上面を被覆する一体の導体膜が形成され、前記ゲート電極は、前記導体膜を介して前記拡散層に接続されていることを特徴とする半導体装置。
【請求項６】
請求項１〜５のいずれか１項に記載の半導体装置において、前記ゲート電極が前記金属配線に接続される部位から前記拡散層に接続される部位に至る経路は、前記ゲート電極が前記金属配線に接続される部位から前記第１の素子領域に至る経路よりも短いことを特徴とする半導体装置。
【請求項７】
請求項６に記載の半導体装置において、前記ゲート電極は、前記金属配線に接続される部位から前記第１の素子領域に至る経路の途中で、前記拡散層に接続されていることを特徴とする半導体装置。
【請求項８】
請求項１〜７のいずれか１項に記載の半導体装置において、前記ゲート電極が前記金属配線に接続される部位から前記第１の素子領域に至る経路の途中に、前記ゲート電極上の他の領域に比べて抵抗値が高い高抵抗領域が備えられていることを特徴とする半導体装置。
【請求項９】
請求項８に記載の半導体装置において、前記ゲート電極は、上面にシリサイド膜が形成されたポリシリコンによって形成され、前記高抵抗領域は、前記ゲート電極の前記第１の素子領域から延出する部位に備えられ、上面にシリサイド膜が形成されないことによって高い抵抗値を有していることを特徴とする半導体装置。
【請求項１０】
請求項２に記載の半導体装置を製造する製造方法であって、
前記拡散層を形成する工程と、
前記ゲート電極の一部が前記拡散層を導通可能に被覆するように前記ゲート電極を形成する工程と、
前記層間絶縁膜を形成する工程と、
前記コンタクトを形成する工程と、
前記金属配線を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項１１】
請求項３に記載の半導体装置を製造する製造方法であって、
前記拡散層及び前記ゲート電極が形成された半導体基板に、
前記層間絶縁膜を形成する工程と、
前記層間絶縁膜に、前記ゲート電極及び前記拡散層の双方に接続可能な前記コンタクトを形成する工程と、
前記金属配線を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項１２】
請求項４に記載の半導体装置を製造する製造方法であって、
前記拡散層及び前記ゲート電極が形成された半導体基板に、
前記ゲート電極の上面及び側面、並びに前記拡散層の上面を被覆する一体の導体膜を形成する工程と、
前記層間絶縁膜を形成する工程と、
前記コンタクトを形成する工程と、
前記金属配線を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２に記載の半導体装置の製造方法において、前記導体膜は、シリサイド膜であることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項５に記載の半導体装置を製造する製造方法であって、
前記拡散層及び前記ゲート電極が形成された半導体基板に、
前記サイドウォールを形成する工程と、
前記ゲート電極の上面、及び前記サイドウォールの外面、並びに前記拡散層の上面を被覆する一体の導体膜を形成する工程と、
前記層間絶縁膜を形成する工程と、
前記コンタクトを形成する工程と、
前記金属配線を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１４に記載の半導体装置の製造方法において、前記ゲート電極の上面、及び前記サイドウォールの外面、並びに前記拡散層の上面を被覆する一体の導体膜を形成する工程は、
前記拡散層及び前記ゲート電極上に金属膜を成膜する工程と、
前記半導体基板を熱処理して前記金属膜を反応させ、前記ゲート電極の上面及び前記拡散層の上面にシリサイド膜を形成する工程と、
前記サイドウォールの外面に成膜された金属膜にマスキング層を形成する工程と、
前記マスキング層が形成されていない部位の金属膜を除去する工程と、
前記マスキング層を除去する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１１〜１５のいずれか１項に記載の半導体装置の製造方法において、前記拡散層は、前記ゲート電極を形成後に、前記トランジスタの拡散層と同時に形成することを特徴とする半導体装置の形成方法。
【請求項１７】
半導体基板上に、
トランジスタと、
前記半導体基板とともにｐｎ接合ダイオードを構成する拡散層と、
前記トランジスタの動作を制御するための制御信号が印加されるゲート電極と、
前記ゲート電極上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成された金属配線と、
前記層間絶縁膜を貫通して、前記ゲート電極と前記金属配線とを接続するコンタクトと、
を備えた半導体装置の製造方法であって、
前記金属配線を形成する工程の前に、前記ゲート電極と前記拡散層とを接続する工程を備えたことを特徴とする半導体装置の製造方法。
【請求項１８】
半導体基板上に形成される半導体装置の製造方法であって、
トランジスタが形成される第１の素子領域と、当該半導体基板とともにｐｎ接合ダイオードを構成する拡散層が形成される第２の素子領域とを備える前記半導体基板に、
前記拡散層を形成する工程と、
前記第１の素子領域から前記第２の素子領域に渡って延在し、前記拡散層を導通可能に被覆するゲート電極を形成する工程と、
前記ゲート電極の上面に、層間絶縁膜を形成する工程と、
前記層間絶縁膜に、前記ゲート電極と接続されるコンタクトを形成する工程と、
前記層間絶縁膜の上面に、前記コンタクトと接続される金属配線を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プラズマ処理を伴って製造される半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置の製造プロセスにおいて、金属配線層をプラズマエッチングによって形成する際に発生する電子の一部は、半導体装置の金属配線層にチャージされる。トランジスタのゲート電極に接続された金属配線に多量の電子がチャージされると、ゲート電極に大きなサージ電圧が印加され、ゲート電極の下に位置するゲート絶縁膜が破壊したり、劣化してトランジスタの特性が変動したりするため、製造歩留りの低下を招いてしまう。この歩留りの低下を回避するため、金属配線にチャージされた電子を半導体基板に逃がす経路を備えたり、ゲート電極に印加されるサージ電圧のピーク値を抑えるために金属配線とゲート電極との間に抵抗を備えたりする提案がなされている（例えば特許文献１、２）。
【０００３】
特許文献１及び特許文献２に示された提案では、半導体基板上にダイオードを構成する拡散層を形成し、この拡散層とゲート電極とを金属配線層の金属配線を介して接続している。これにより、金属配線形成時のプラズマエッチングによって、ゲート電極に接続された金属配線にチャージされる電子を半導体基板に放出することができるようになっている。
【０００４】
【特許文献１】特開平８−９７４１６号公報
【特許文献２】特開２０００−１２４３１１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、金属配線層を形成する前の工程では、ゲート電極と拡散層とは電気的に接続されていないため、例えば、ゲート電極と金属配線層とを接続するためのコンタクトや、コンタクトホールを形成する際のプラズマ処理によってゲート電極にチャージされる電子を放出する手段を有していない。このため、コンタクト等を形成する際のプラズマ処理によってゲート絶縁膜が破壊されたり、トランジスタの特性が変動してしまったりする恐れがある。
【０００６】
本発明は上記問題を鑑みてなされたものであり、その目的は、製造プロセス中で、金属配線層を形成する前の工程でも、ゲート電極にチャージされる電子を放出することが可能な半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の半導体装置は、半導体基板上に形成された半導体装置において、トランジスタが形成される第１の素子領域と、当該半導体基板とともにｐｎ接合ダイオードを構成する拡散層を有する第２の素子領域とを備える前記半導体基板と、前記第１の素子領域上に形成されて、前記トランジスタの動作を制御するための制御電圧が印加されるゲート電極であって、前記第１の素子領域から延出して前記拡散層に接続される前記ゲート電極と、前記ゲート電極上に形成された層間絶縁膜と、前記層間絶縁膜上に形成された金属配線層に備えられ、前記ゲート電極に前記制御電圧を印加するための金属配線と、前記層間絶縁膜を貫通して、前記ゲート電極と前記金属配線とを接続するコンタクトとを有し、前記ゲート電極は、前記金属配線層と前記半導体基板との間で前記拡散層に接続されていることを特徴とする。
【０００８】
これによれば、半導体基板上に、半導体基板とともにｐｎ接合ダイオードを構成する拡散層が備えられ、ゲート電極が第１の素子領域から延出して、半導体基板と金属配線層との間で拡散層に接続されている。即ち、ゲート電極と拡散層との接続には、従来のように金属配線層の金属配線を介在させていないため、金属配線を形成する前の工程でゲート電極にチャージされる電子をも半導体基板に放出することが可能となる。
【０００９】
この半導体装置において、前記ゲート電極は、前記第１の素子領域から延出して前記拡散層を導通可能に被覆していてもよい。
【００１０】
この半導体装置において、前記ゲート電極は、前記コンタクトを介して前記拡散層に接続されていてもよい。
【００１１】
これによれば、ゲート電極と拡散層との接続が、ゲート電極と金属配線とを接続するためのコンタクトを介して行われる。つまり、１つのコンタクトによって、ゲート電極と金属配線と拡散層とを接続することが可能となり、それぞれを接続させるために要するスペースを低減することが可能となる。
【００１２】
この半導体装置において、前記ゲート電極の上面、側面、及び前記拡散層の上面を被覆する一体の導体膜が形成され、前記ゲート電極は、前記導体膜によって前記拡散層に接続されていてもよい。
【００１３】
これによれば、ゲート電極の上面及び側面、並びに拡散層の上面を被覆する一体の導体膜が形成されているため、この導体膜を通して、ゲート電極にチャージされる電子を確実に半導体基板に放出することが可能となる。
【００１４】
この半導体装置において、さらに、前記ゲート電極の側面に絶縁材料からなるサイドウォールが形成されるとともに、前記ゲート電極の上面、及び前記サイドウォールの外面、並びに前記拡散層の上面を被覆する一体の導体膜が形成され、前記ゲート電極は、前記導体膜を介して前記拡散層に接続されていてもよい。
【００１５】
これによれば、ゲート電極の側面に絶縁材料からなるサイドウォールが形成されるとともに、ゲート電極の上面及びサイドウォールの外面、並びに拡散層の上面を被覆する一体の導体膜が形成されているため、この導体膜を通して、ゲート電極にチャージされる電子を確実に半導体基板に放出することが可能となる。さらに、導体膜がサイドウォールの外面に形成されているため、ゲート電極と拡散層とを接続するための導体膜を形成するのにサイドウォールを除去する必要がない。
【００１６】
この半導体装置において、前記ゲート電極が前記金属配線に接続される部位から前記拡散層に接続される部位に至る経路は、前記ゲート電極が前記金属配線に接続される部位から前記第１の素子領域に至る経路よりも短いことが望ましい。
【００１７】
これによれば、ゲート電極が金属配線に接続される部位から拡散層に接続される部位に至る経路が、ゲート電極が金属配線に接続される部位から第１の素子領域に至る経路よりも短いため、金属配線にチャージされた電子が、第１の素子領域に至るのを抑制し、電子を、拡散層を介して半導体基板に放出するのが容易になる。
【００１８】
この半導体装置において、前記ゲート電極は、前記金属配線に接続される部位から前記第１の素子領域に至る経路の途中で、前記拡散層に接続されていることが望ましい。
【００１９】
これによれば、ゲート電極が、金属配線に接続される部位から第１の素子領域に至る経路の途中で拡散層に接続されているため、金属配線にチャージされた電子が、第１の素子領域に至るのを抑制し、電子を、拡散層を介して半導体基板に放出するのがさらに容易になる。
【００２０】
この半導体装置において、前記ゲート電極が前記金属配線に接続される部位から前記第１の素子領域に至る経路の途中に、前記ゲート電極上の他の領域に比べて抵抗値が高い高抵抗領域が備えられていることが望ましい。
【００２１】
これによれば、ゲート電極が金属配線に接続される部位から第１の素子領域に至る経路の途中に、ゲート電極上の他の領域よりも抵抗値が高い高抵抗領域が備えられているため、金属配線にチャージされた電子によって、第１の素子領域上のゲート電極に印加されるサージ電圧のピーク値を低く抑えることが可能となる。
【００２２】
この半導体装置において、前記ゲート電極は、上面にシリサイド膜が形成されたポリシリコンによって形成され、前記高抵抗領域は、前記ゲート電極の前記第１の素子領域から延出する部位に備えられ、上面にシリサイド膜が形成されないことによって高い抵抗値を有していることが望ましい。
【００２３】
半導体装置に抵抗を備える場合、半導体基板上に所定の抵抗値の電気抵抗を有する拡散層を形成したり、金属配線層又はゲート電極層に長い配線を備えてその配線抵抗を利用したり、ゲート電極層と金属配線層との間、或いは異なる金属配線層間に多数のコンタクトを形成してそのコンタクト抵抗を利用したりする方法が考えられる。このようにして形成された抵抗は、それ自体或いはそれと接続するための領域に比較的大きな面積を要するため、スペース効率を悪化させてしまう。
【００２４】
しかしながら、これによれば、高抵抗領域は、ゲート電極の第１の素子領域から延出する部位に備えられているため、ゲート電極と高抵抗領域とを接続するためのみの金属配線やコンタクトを形成する必要がない。さらに、高抵抗領域は、上面にシリサイド膜が形成されないことによって高い抵抗値を有するようにしているため、長い配線の引き回しや多数のコンタクトによる抵抗に比べて、小さな面積で安定した抵抗を備えることが可能となる。
【００２５】
本発明の半導体装置の製造方法は、前記半導体装置を製造する製造方法であって、前記拡散層を形成する工程と、前記ゲート電極の一部が前記拡散層を導通可能に被覆するように前記ゲート電極を形成する工程と、前記層間絶縁膜を形成する工程と、前記コンタクトを形成する工程と、前記金属配線を形成する工程とを備えたことを特徴とする。
【００２６】
これによれば、半導体基板上に、半導体基板とともにｐｎ接合ダイオードを構成する拡散層を備え、ゲート電極の一部がこの拡散層に接続されるように、ゲート電極を形成している。ゲート電極と拡散層との接続には、従来のように金属配線層の金属配線を介在させていないため、金属配線を形成する前の工程でゲート電極にチャージされる電子をも半導体基板に放出することが可能となる。
【００２７】
本発明の半導体装置の製造方法は、前記半導体装置を製造する製造方法であって、前記拡散層及び前記ゲート電極が形成された半導体基板に、前記層間絶縁膜を形成する工程と、前記層間絶縁膜に、前記ゲート電極及び前記拡散層の双方に接続可能な前記コンタクトを形成する工程と、前記金属配線を形成する工程とを備えたことを特徴とする。
【００２８】
これによれば、半導体基板上に、半導体基板とともにｐｎ接合ダイオードを構成する拡散層を備え、ゲート電極とこの拡散層とをコンタクトによって接続させている。即ち、ゲート電極と拡散層との接続には、従来のように金属配線層の金属配線を介在させていないため、金属配線を形成する前の工程でゲート電極にチャージされる電子をも半導体基板に放出することが可能となる。
【００２９】
さらに、これによれば、ゲート電極と拡散層との接続を、ゲート電極と金属配線とを接続するためのコンタクトを介して行っている。この結果、１つのコンタクトによって、ゲート電極と金属配線と拡散層とが接続されるため、それぞれを接続させるために要するスペースを低減することが可能となる。
【００３０】
本発明の半導体装置の製造方法は、前記半導体装置を製造する製造方法であって、前記拡散層及び前記ゲート電極が形成された半導体基板に、前記ゲート電極の上面及び側面、並びに前記拡散層の上面を被覆する一体の導体膜を形成する工程と、前記層間絶縁膜を形成する工程と、前記コンタクトを形成する工程と、前記金属配線を形成する工程とを備えたことを特徴とする。
【００３１】
これによれば、半導体基板上に、半導体基板とともにｐｎ接合ダイオードを構成する拡散層を備え、ゲート電極とこの拡散層とを、ゲート電極の上面及び側面、並びに拡散層の上面を被覆する一体の導体膜によって接続させている。即ち、ゲート電極と拡散層との接続には、従来のように金属配線層の金属配線を介在させていないため、金属配線を形成する前の工程でゲート電極にチャージされる電子をも半導体基板に放出することが可能となる。
【００３２】
この半導体装置の製造方法において、前記導体膜は、シリサイド膜であることが望ましい。
【００３３】
これによれば、導体膜としてシリサイド膜を用いているため、導体膜を自己整合的に形成（サリサイド）することが可能となり、導体膜の形成が容易になる。
【００３４】
本発明の半導体装置の製造方法は、前記半導体装置を製造する製造方法であって、前記拡散層及び前記ゲート電極が形成された半導体基板に、前記サイドウォールを形成する工程と、前記ゲート電極の上面、及び前記サイドウォールの外面、並びに前記拡散層の上面を被覆する一体の導体膜を形成する工程と、前記層間絶縁膜を形成する工程と、前記コンタクトを形成する工程と、前記金属配線を形成する工程とを備えたことを特徴とする。
【００３５】
これによれば、半導体基板上に、半導体基板とともにｐｎ接合ダイオードを構成する拡散層を備え、ゲート電極とこの拡散層とを、ゲート電極の上面、及びサイドウォールの外面、並びに拡散層の上面を被覆する一体の導体膜によって接続させている。即ち、ゲート電極と拡散層との接続には、従来のように金属配線層の金属配線を介在させていないため、金属配線を形成する前の工程でゲート電極にチャージされる電子をも半導体基板に放出することが可能となる。
【００３６】
さらに、これによれば、導体膜をサイドウォールの外面に形成しているため、導体膜を形成するのにサイドウォールを除去する必要がない。
【００３７】
この半導体装置の製造方法において、前記ゲート電極の上面、及び前記サイドウォールの外面、並びに前記拡散層の上面を被覆する一体の導体膜を形成する工程は、前記拡散層及び前記ゲート電極上に金属膜を成膜する工程と、前記半導体基板を熱処理して前記金属膜を反応させ、前記ゲート電極の上面及び前記拡散層の上面にシリサイド膜を形成する工程と、前記サイドウォールの外面に成膜された金属膜にマスキング層を形成する工程と、前記マスキング層が形成されていない部位の金属膜を除去する工程と、前記マスキング層を除去する工程とを有することが望ましい。
【００３８】
これによれば、導体膜としてシリサイド膜を用いているため、ゲート電極の上面及び拡散層の上面の導体膜を自己整合的に形成（サリサイド）することが可能となり、導体膜の形成が容易になる。
【００３９】
この半導体装置の製造方法において、前記拡散層は、前記ゲート電極を形成後に、前記トランジスタの拡散層と同時に形成してもよい。
【００４０】
これによれば、ｐｎ接合ダイオードを構成する拡散層を、トランジスタの拡散層と同時に形成するため、製造工程を簡略化することが可能となる。
【００４１】
本発明の半導体装置の製造方法は、半導体基板上に、トランジスタと、前記半導体基板とともにｐｎ接合ダイオードを構成する拡散層と、前記トランジスタの動作を制御するための制御信号が印加されるゲート電極と、前記ゲート電極上に形成された層間絶縁膜と、前記層間絶縁膜上に形成された金属配線と、前記層間絶縁膜を貫通して、前記ゲート電極と前記金属配線とを接続するコンタクトとを備えた半導体装置の製造方法であって、前記金属配線を形成する工程の前に、前記ゲート電極と前記拡散層とを接続する工程を備えたことを特徴とする。
【００４２】
これによれば、半導体基板とともにｐｎ接合ダイオードを構成する拡散層を備えた半導体基板上に金属配線を形成する工程の前に、ゲート電極と拡散層とを接続している。このため、ゲート電極と拡散層とを接続した以降であれば、金属配線を形成する以前の工程でゲート電極にチャージされる電子をも半導体基板に放出することが可能となる。
【００４３】
本発明の半導体装置の製造方法は、半導体基板上に形成される半導体装置の製造方法であって、トランジスタが形成される第１の素子領域と、当該半導体基板とともにｐｎ接合ダイオードを構成する拡散層が形成される第２の素子領域とを備える前記半導体基板に、前記拡散層を形成する工程と、前記第１の素子領域から前記第２の素子領域に渡って延在し、前記拡散層を導通可能に被覆するゲート電極を形成する工程と、前記ゲート電極の上面に、層間絶縁膜を形成する工程と、前記層間絶縁膜に、前記ゲート電極と接続されるコンタクトを形成する工程と、前記層間絶縁膜の上面に、前記コンタクトと接続される金属配線を形成する工程とを備えたことを特徴とする。
【００４４】
これによれば、半導体基板とともにｐｎ接合ダイオードを構成する拡散層を備えた半導体基板上に、第１の素子領域から前記拡散層を備える第２の素子領域に延在して前記拡散層に接続するゲート電極を形成した後に、金属配線を形成している。即ち、金属配線を形成する工程の前に、ゲート電極と拡散層とを接続している。このため、ゲート電極と拡散層とを接続した以降であれば、金属配線を形成する以前の工程でゲート電極にチャージされる電子をも半導体基板に放出することが可能となる。
【発明を実施するための最良の形態】
【００４５】
（第１実施形態）
以下、本発明の第１実施形態に係る半導体装置について、図面を参照して説明する。図１は、本実施形態の半導体装置を示す平面図であり、図２は、そのＡ−Ｂ断面図である。
【００４６】
図１及び図２に示すように、半導体装置１０のｐ型シリコン基板（以下、「基板」という。）１１上には、素子分離部としてのＳＴＩ（Shallow Trench Isolation）部１２が形成されており、ＳＴＩ部１２で囲まれた第１の素子領域１４には、トランジスタを構成するソース／ドレイン領域１３が備えられている。第１の素子領域１４の近傍には、同じくＳＴＩ部１２で囲まれた第２の素子領域１５が備えられている。第２の素子領域１５上には、ｎ＋拡散層１６が形成されており、ｎ＋拡散層１６と基板１１とは、ｐｎ接合ダイオードを構成する。
【００４７】
第１の素子領域１４及び第２の素子領域１５の上面には、ゲート絶縁膜１７ａ，１７ｂがそれぞれ形成され、第２の素子領域１５上のゲート絶縁膜１７ｂには、開口部１７ｃが備えられている。第１の素子領域１４、第２の素子領域１５、及び両領域間に介在するＳＴＩ部１２の上面には、ゲート絶縁膜１７ａ，１７ｂを隔てて、トランジスタを構成するゲート電極１８が形成されている。
【００４８】
ゲート電極１８は、第１の素子領域１４上の部位と、第１の素子領域１４から延出した延出部１８ａとで構成され、延出部１８ａは、第２の素子領域１５上のゲート絶縁膜１７ｂの一部を被覆して、ゲート絶縁膜１７ｂに備えられた開口部１７ｃを通じて、第２の素子領域１５上のｎ＋拡散層１６に接続されている。さらに、ゲート電極１８の延出部１８ａは、層間絶縁膜２１（図５（ｃ）参照）を貫通するコンタクト２３によって、その上層に形成されている金属配線２４に接続されており、この金属配線２４を介して制御電圧を印加することによってトランジスタの制御が可能になっている。
【００４９】
ゲート電極１８の周縁部側面には、サイドウォール１９が形成されており、ゲート電極１８の上面、及びｎ＋拡散層１６の上面でサイドウォール１９の外側の領域には、シリサイド膜２０ａ，２０ｂがそれぞれ形成されている。
【００５０】
ここで、図１に示すように、ゲート電極１８とｎ＋拡散層１６とが接続される開口部１７ｃの位置は、ゲート電極１８と金属配線２４とを接続するコンタクト２３からゲート電極１８に沿って第１の素子領域１４に向かう経路の途中になっており、コンタクト２３から開口部１７ｃに至る経路は、コンタクト２３から第１の素子領域１４に至る経路よりも短くなっている。
【００５１】
図３は、本実施形態の半導体装置１０の等価回路を示す回路図である。
【００５２】
トランジスタ１１０は、第１の素子領域１４に備えられたソース／ドレイン領域１３と、ゲート電極１８と、ゲート絶縁膜１７ａとで構成され、ダイオード１２０は、第２の素子領域１５上に形成されたｎ＋拡散層１６と基板１１とのｐｎ接合によって構成される。トランジスタ１１０のゲートには、金属配線２４に相当する信号線１３０が接続されており、この接続の途中に、基板電位（接地電位）を供給するダイオード１２０が接続されている。このため、信号線１３０や、信号線１３０からトランジスタ１１０のゲートに至る経路の途中に電子がチャージされた場合に、電子を基板１１に放電することが可能となる。
【００５３】
次に、この半導体装置１０の製造方法について、図面を参照して説明する。
図４及び図５は、本実施形態の半導体装置１０の製造方法を示す断面図であり、図１で示した平面図のＡ−Ａ´断面図である。
図４（ａ）に示すように、基板１１上で、ＳＴＩ部１２に囲まれた第２の素子領域１５の上面に、イオン注入法により不純物を導入してｎ＋拡散層１６を形成する。次いで、図４（ｂ）に示すように、基板１１上にゲート絶縁膜１７ｂを堆積する。次いで、図４（ｃ）に示すように、ｎ＋拡散層１６上のゲート絶縁膜１７ｂに、フォトリソグラフィ法及びドライエッチング法によって開口部１７ｃを設けて、ｎ＋拡散層１６を露出させる。
【００５４】
その後、図５（ａ）に示すように、基板１１上にポリシリコン膜を成膜し、これをフォトリソグラフィ法及びドライエッチング法によってパターニングしてゲート電極１８を形成する。このとき、ゲート電極１８の延出部１８ａが開口部１７ｃを被覆して、露出したｎ＋拡散層１６に接するように形成することで、ゲート電極１８とｎ＋拡散層１６とが接続される。次いで、ゲート電極１８の側面に酸化シリコン等からなるサイドウォール１９を形成し、さらに、ゲート電極１８の上面、及びｎ＋拡散層１６の上面でサイドウォール１９の外側の領域にシリサイド膜２０ａ，２０ｂをそれぞれ形成する。なお、第１の素子領域１４のソース／ドレイン領域１３には、ゲート電極１８の形成後に、イオン注入法によってｎ−拡散層を形成し、さらに、サイドウォール１９の形成後に、同じくイオン注入法によってｎ＋拡散層を形成する。
【００５５】
次に、図５（ｂ）に示すように、基板１１上に酸化シリコン等からなる層間絶縁膜２１をＣＶＤ法によって堆積し、ゲート電極１８の延出部１８ａに接続するコンタクト２３を形成するためのコンタクトホール２２をドライエッチング法によって形成する。その後、図５（ｃ）に示すように、コンタクトホール２２にタングステン等からなるプラグを埋め込んでコンタクト２３を形成し、さらに、層間絶縁膜２１上にスパッタ法によって堆積させたアルミニウム等の金属膜を、フォトリソグラフィ法及びドライエッチング法によってパターニングして、コンタクト２３に接続される金属配線２４を含む金属配線層を形成する。
【００５６】
ここで、コンタクトホール２２を形成する工程、及び金属配線２４を形成する工程のドライエッチングは、プラズマエッチングによってなされる。また、本実施形態では、コンタクトホール２２にプラグを埋め込んでコンタクト２３を形成する工程は、プラズマＣＶＤ法によってプラグを埋め込んだ後に、プラズマエッチングによってエッチバックを行って上面を平坦化している。このため、コンタクトホール２２やコンタクト２３を形成する工程では、ゲート電極１８の延出部１８ａに電子がチャージされ、金属配線２４を形成する工程では、金属配線２４に電子がチャージされる。
【００５７】
コンタクトホール２２やコンタクト２３を形成する工程では、図５（ｂ）に示すように、すでにゲート電極１８がｎ＋拡散層１６と接続されているため、ゲート電極１８の延出部１８ａにチャージされた電子は、ｎ＋拡散層１６と基板１１とで構成されるｐｎ接合ダイオードを介して基板１１に放出される。同様に、金属配線２４を形成する工程で金属配線２４にチャージされた電子は、コンタクト２３、ゲート電極１８の延出部１８ａ、及びｎ＋拡散層１６と基板１１とで構成されるｐｎ接合ダイオードを介して基板１１に放出される。
【００５８】
以上説明したように、本実施形態の半導体装置及びその製造方法によれば、以下の効果を得ることができる。
【００５９】
本実施形態によれば、基板１１上に、基板１１とともにｐｎ接合ダイオードを構成するｎ＋拡散層１６を備え、ゲート電極１８の延出部１８ａを、このｎ＋拡散層１６に直接接続させている。即ち、ゲート電極１８とｎ＋拡散層１６との接続には、従来のように金属配線層の金属配線を介在させていない。このため、コンタクトホール２２やコンタクト２３を形成する工程等、金属配線２４を形成する前の工程でゲート電極１８にチャージされる電子をも基板１１に放出することが可能となる。
【００６０】
さらに、本実施形態によれば、ゲート電極１８と金属配線２４とが接続されるコンタクト２３からｎ＋拡散層１６に接続される開口部１７ｃに至る経路は、コンタクト２３から第１の素子領域１４に至る経路よりも短いため、金属配線２４にチャージされた電子が第１の素子領域１４上に至るのを抑制し、電子をｎ＋拡散層１６を介して基板１１に放出するのが容易になる。
【００６１】
さらに、本実施形態によれば、ゲート電極１８とｎ＋拡散層１６とが接続される開口部１７ｃの位置は、ゲート電極１８と金属配線２４とを接続するコンタクト２３からゲート電極１８に沿って第１の素子領域１４に向かう経路の途中にあるため、金属配線２４にチャージされた電子が、第１の素子領域１４に至るのを抑制し、電子をｎ＋拡散層１６を介して基板１１に放出するのが容易になる。
【００６２】
（第２実施形態）
以下、本発明の第２実施形態に係る半導体装置について、図面を参照して説明する。図６は、本実施形態の半導体装置を示す平面図である。図７及び図８は、この半導体装置の製造方法を示す断面図であり、図６で示した平面図のＡ−Ｂ断面図である。なお、本実施形態の半導体装置の等価回路は、図３で示した回路と同一である。
【００６３】
図６及び図８（ｂ）に示すように、半導体装置１０の基板１１上には、素子分離部としてのＳＴＩ部１２が形成されており、ＳＴＩ部１２で囲まれた第１の素子領域１４には、トランジスタを構成するソース／ドレイン領域１３が備えられている。第１の素子領域１４の近傍には、同じくＳＴＩ部１２で囲まれた第２の素子領域１５が備えられている。第２の素子領域１５上には、ｎ＋拡散層１６ｂが形成されており、ｎ＋拡散層１６ｂと基板１１とは、ｐｎ接合ダイオードを構成する。
【００６４】
第１の素子領域１４、第２の素子領域１５、及び両領域間に介在するＳＴＩ部１２の上面には、ゲート絶縁膜１７ａ，１７ｂを隔てて、トランジスタを構成するゲート電極１８が形成されている。ゲート電極１８は、第１の素子領域１４上の部位と、第１の素子領域１４から延出した延出部１８ａとで構成され、延出部１８ａは、層間絶縁膜２１を貫通するコンタクト２３によって、その上層に形成されている金属配線２４に接続されている。この金属配線２４を介して、ゲート電極１８に制御電圧を印加することによってトランジスタの制御が可能になっている。
【００６５】
なお、ゲート電極１８の周縁部側面には、サイドウォール１９が形成され、ゲート電極１８及びｎ＋拡散層１６ｂの上面には、シリサイド膜２０ａ，２０ｂがそれぞれ形成されている。
【００６６】
ここで、コンタクト２３は、ゲート電極１８の延出部１８ａの端部からはみ出すように備えられており、コンタクト２３の底面は、ｎ＋拡散層１６ｂ（シリサイド膜２０ｂ）の上面に接している。つまり、コンタクト２３を介して、ゲート電極１８と、ｎ＋拡散層１６ｂと、金属配線２４とが接続されている。
【００６７】
次に、この半導体装置１０の製造方法について、図面を参照して説明する。
図７（ａ）に示すように、ＳＴＩ部１２で囲まれた第１及び第２の素子領域１４，１５を有する基板１１上に、ゲート絶縁膜１７ａ，１７ｂを隔ててポリシリコン膜を成膜し、これをフォトリソグラフィ法及びドライエッチング法によってパターニングしてゲート電極１８を形成する。次いで、第２の素子領域１５上に、イオン注入法により不純物を導入してｎ−拡散層１６ａを形成し、その後、ゲート電極１８の周縁部側面に酸化シリコン等からなるサイドウォール１９を形成する。
【００６８】
次に、図７（ｂ）に示すように、第２の素子領域１５上に、イオン注入法により不純物を導入してｎ＋拡散層１６ｂを形成し、ゲート電極１８及びｎ＋拡散層１６ｂの上面にシリサイド膜２０ａ，２０ｂをそれぞれ形成する。なお、ｎ−拡散層及びｎ＋拡散層は、第２の素子領域１５と同時に、第１の素子領域１４のソース／ドレイン領域１３にも形成される。
【００６９】
次に、図８（ａ）に示すように、基板１１上に酸化シリコン等からなる層間絶縁膜２１をＣＶＤ法によって堆積し、さらに、ゲート電極１８の延出部１８ａ及びｎ＋拡散層１６ｂの双方に接続するコンタクト２３を形成するためのコンタクトホール２２をドライエッチング法によって形成する。その後、図８（ｂ）に示すように、コンタクトホール２２にタングステン等からなるプラグを埋め込んでコンタクト２３を形成し、さらに、層間絶縁膜２１上にスパッタ法によって堆積させたアルミニウム等からなる金属膜を、フォトリソグラフィ法及びドライエッチング法によってパターニングして、コンタクト２３に接続される金属配線２４を含む金属配線層を形成する。
【００７０】
以上説明したように、本実施形態の半導体装置及びその製造方法によれば、以下の効果を得ることができる。
【００７１】
本実施形態によれば、基板１１上に、基板１１とともにｐｎ接合ダイオードを構成するｎ＋拡散層１６ｂを備え、ゲート電極１８の延出部１８ａを、このｎ＋拡散層１６ｂにコンタクト２３を介して接続させている。即ち、ゲート電極１８とｎ＋拡散層１６ｂとの接続には、従来のように金属配線層の金属配線を介在させていない。このため、コンタクトホール２２にプラグを埋め込んだ後の平坦化の工程等、金属配線２４を形成する前の工程でゲート電極１８にチャージされる電子をも基板１１に放出することが可能となる。
【００７２】
さらに、本実施形態によれば、ゲート電極１８とｎ＋拡散層１６ｂとの接続を、ゲート電極１８と金属配線２４とを接続するためのコンタクト２３を介して行っている。つまり、１つのコンタクト２３によって、ゲート電極１８と金属配線２４とｎ＋拡散層１６ｂとが接続されるため、それぞれを接続させるために要するスペースを低減することが可能となる。
【００７３】
さらに、本実施形態によれば、基板１１とともにｐｎ接合ダイオードを構成するｎ＋拡散層１６ｂを、トランジスタのソース／ドレイン領域１３における拡散層と同時に形成するため、第２の素子領域１５にｎ＋拡散層１６ｂを形成するためだけの工程を追加する必要がなく、製造工程を簡略化することが可能となる。
【００７４】
（第３実施形態）
以下、本発明の第３実施形態に係る半導体装置について、図面を参照して説明する。図９は、本実施形態の半導体装置を示す平面図であり、図１０は、そのＡ−Ｂ断面図である。なお、本実施形態の半導体装置の等価回路は、図３で示した回路と同一である。
【００７５】
図９及び図１０に示すように、半導体装置１０の基板１１上には、素子分離部としてのＳＴＩ部１２が形成されており、ＳＴＩ部１２で囲まれた第１の素子領域１４には、トランジスタを構成するソース／ドレイン領域１３が備えられている。第１の素子領域１４の近傍には、同じくＳＴＩ部１２で囲まれた第２の素子領域１５が備えられている。第２の素子領域１５上には、ｎ＋拡散層１６ｂが形成されており、ｎ＋拡散層１６ｂと基板１１とは、ｐｎ接合ダイオードを構成する。
【００７６】
第１の素子領域１４、第２の素子領域１５、及び両領域間に介在するＳＴＩ部１２の上面には、ゲート絶縁膜１７ａ，１７ｂを隔てて、トランジスタを構成するゲート電極１８が形成されている。ゲート電極１８は、第１の素子領域１４上の部位と、第１の素子領域１４から延出した延出部１８ａとで構成され、延出部１８ａは、層間絶縁膜２１（図１２（ｃ）参照）を貫通するコンタクト２３によって、その上層に形成されている金属配線２４に接続されている。この金属配線２４を介して、ゲート電極１８に制御電圧を印加することによってトランジスタの制御が可能になっている。
【００７７】
ゲート電極１８の周縁部側面には、延出部１８ａの一部の領域（サイドウォール除去領域）１９ａを除いてサイドウォール１９が形成されている。また、ゲート電極１８の上面、及びサイドウォール除去領域１９ａのゲート電極１８の側面、並びにｎ＋拡散層１６ｂの上面には、それぞれの電気抵抗を小さくするため、導体膜としてのシリサイド膜２０ａが一体で形成されており、ゲート電極１８とｎ＋拡散層１６ｂとは、サイドウォール除去領域１９ａのゲート電極１８の側面に形成されたシリサイド膜２０ａによって接続されている。
【００７８】
ここで、図９に示すように、ゲート電極１８とｎ＋拡散層１６ｂとが接続されるサイドウォール除去領域１９ａの位置は、ゲート電極１８と金属配線２４とを接続するコンタクト２３からゲート電極１８に沿って第１の素子領域１４に向かう経路の途中になっており、コンタクト２３からサイドウォール除去領域１９ａに至る経路は、コンタクト２３から第１の素子領域１４に至る経路よりも短くなっている。
【００７９】
次に、この半導体装置１０の製造方法について、図面を参照して説明する。
図１１及び図１２は、本実施形態の半導体装置１０の製造方法を示す断面図であり、図９で示した平面図のＡ−Ａ´断面図である。
図１１（ａ）に示すように、ＳＴＩ部１２で囲まれた第２の素子領域１５を有する基板１１上に、ゲート絶縁膜１７ｂを隔ててポリシリコン膜を成膜し、これをフォトリソグラフィ法及びドライエッチング法によってパターニングしてゲート電極１８を形成する。次いで、第２の素子領域１５上に、イオン注入法により不純物を導入してｎ−拡散層１６ａを形成し、その後、ゲート電極１８の周縁部側面に酸化シリコン等からなるサイドウォール１９を形成する。
【００８０】
次に、図１１（ｂ）に示すように、ゲート電極１８の周縁部のうち、サイドウォール除去領域１９ａ（図９参照）に形成されているサイドウォール１９をドライエッチング法によって除去し、ゲート電極１８の側面を露出させる。次いで、第２の素子領域１５上に、イオン注入法により不純物を導入してｎ＋拡散層１６ｂを形成する。なお、ｎ−拡散層及びｎ＋拡散層は、第２の素子領域１５と同時に、第１の素子領域１４のソース／ドレイン領域１３にも形成される。
【００８１】
その後、図１１（ｃ）に示すように、基板１１上に高融点金属膜（例えば、コバルト膜）２０を堆積した後、基板１１を熱処理して、高融点金属膜２０をシリサイド化してシリサイド膜を形成する。次いで、シリサイド化されなかった高融点金属膜２０をウェット処理によって除去すると、図１２（ａ）に示すように、ゲート電極１８の上面、及びサイドウォール除去領域１９ａのゲート電極１８の側面、並びにｎ＋拡散層１６ｂの上面に、シリサイド膜（コバルトシリサイド膜）２０ａが一体で残存する。
【００８２】
次に、図１２（ｂ）に示すように、基板１１上に酸化シリコン等からなる層間絶縁膜２１をＣＶＤ法によって堆積し、さらに、ゲート電極１８の延出部１８ａに接続するコンタクト２３を形成するためのコンタクトホール２２をドライエッチング法によって形成する。その後、図１２（ｃ）に示すように、コンタクトホール２２にタングステン等からなるプラグを埋め込んでコンタクト２３を形成し、さらに、層間絶縁膜２１上にスパッタ法によって堆積させたアルミニウム等からなる金属膜を、フォトリソグラフィ法及びドライエッチング法によってパターニングして、コンタクト２３に接続される金属配線２４を含む金属配線層を形成する。
【００８３】
以上説明したように、本実施形態の半導体装置及びその製造方法によれば、以下の効果を得ることができる。
【００８４】
本実施形態によれば、基板１１上に、基板１１とともにｐｎ接合ダイオードを構成するｎ＋拡散層１６ｂを備え、ゲート電極１８とｎ＋拡散層１６ｂとを、ゲート電極１８の上面及び側面、並びにｎ＋拡散層１６ｂの上面を被覆する一体のシリサイド膜２０ａによって接続させている。即ち、ゲート電極１８とｎ＋拡散層１６ｂとの接続には、従来のように金属配線層の金属配線を介在させていない。このため、コンタクトホール２２やコンタクト２３を形成する工程等、金属配線２４を形成する前の工程でゲート電極１８にチャージされる電子をも基板１１に放出することが可能となる。
【００８５】
さらに、本実施形態によれば、ゲート電極１８と金属配線２４とが接続されるコンタクト２３からｎ＋拡散層１６ｂに接続されるサイドウォール除去領域１９ａに至る経路は、コンタクト２３から第１の素子領域１４に至る経路よりも短いため、金属配線２４にチャージされた電子が第１の素子領域１４上に至るのを抑制し、電子をｎ＋拡散層１６ｂを介して基板１１に放出するのが容易になる。
【００８６】
さらに、本実施形態によれば、ゲート電極１８とｎ＋拡散層１６ｂとが接続されるサイドウォール除去領域１９ａの位置は、ゲート電極１８と金属配線２４とを接続するコンタクト２３からゲート電極１８に沿って第１の素子領域１４に向かう経路の途中にあるため、金属配線２４にチャージされた電子が、第１の素子領域１４に至るのを抑制し、電子をｎ＋拡散層１６ｂを介して基板１１に放出するのが容易になる。
【００８７】
さらに、本実施形態によれば、ゲート電極１８の上面及び側面、並びにｎ＋拡散層１６ｂの上面を被覆する一体の導体膜として、シリサイド膜２０ａを用いているため、導体膜を自己整合的に形成（サリサイド）することが可能となり、導体膜の形成が容易になる。
【００８８】
さらに、本実施形態によれば、基板１１とともにｐｎ接合ダイオードを構成するｎ＋拡散層１６ｂを、トランジスタのソース／ドレイン領域１３における拡散層と同時に形成するため、第２の素子領域１５にｎ＋拡散層１６ｂを形成するためだけの工程を追加する必要がなく、製造工程を簡略化することが可能となる。
【００８９】
（第４実施形態）
以下、本発明の第４実施形態に係る半導体装置について、図面を参照して説明する。図１３は、本実施形態の半導体装置を示す平面図であり、図１４は、そのＡ−Ｂ断面図である。なお、本実施形態の半導体装置の等価回路は、図３で示した回路と同一である。
【００９０】
図１３及び図１４に示すように、半導体装置１０の基板１１上には、素子分離部としてのＳＴＩ部１２が形成されており、ＳＴＩ部１２で囲まれた第１の素子領域１４には、トランジスタを構成するソース／ドレイン領域１３が備えられている。第１の素子領域１４の近傍には、同じくＳＴＩ部１２で囲まれた第２の素子領域１５が備えられている。第２の素子領域１５上には、ｎ＋拡散層１６ｂが形成されており、ｎ＋拡散層１６ｂと基板１１とは、ｐｎ接合ダイオードを構成する。
【００９１】
第１の素子領域１４、第２の素子領域１５、及び両領域間に介在するＳＴＩ部１２の上面には、ゲート絶縁膜１７ａ，１７ｂを隔てて、トランジスタを構成するゲート電極１８が形成されている。ゲート電極１８は、第１の素子領域１４上の部位と、第１の素子領域１４から延出した延出部１８ａとで構成され、延出部１８ａは、層間絶縁膜２１（図１６（ｃ）参照）を貫通するコンタクト２３によって、その上層に形成されている金属配線２４に接続されている。この金属配線２４を介して、ゲート電極１８に制御電圧を印加することによってトランジスタの制御が可能になっている。
【００９２】
ゲート電極１８の周縁部側面には、サイドウォール１９が形成されており、ゲート電極１８の上面、及びｎ＋拡散層１６ｂの上面には、導体膜としてのシリサイド膜２０ａ，２０ｂがそれぞれ形成されている。さらに、サイドウォール１９の外面の一部の領域（金属膜残し領域）１９ｂには、導体膜としての高融点金属膜２０ｃがシリサイド膜２０ａ，２０ｂと一体で形成されており、ゲート電極１８とｎ＋拡散層１６ｂとは、金属膜残し領域１９ｂ上のサイドウォール１９の外面に形成された高融点金属膜２０ｃによって接続されている。
【００９３】
ここで、図１３に示すように、ゲート電極１８とｎ＋拡散層１６ｂとが接続される金属膜残し領域１９ｂの位置は、ゲート電極１８と金属配線２４とを接続するコンタクト２３からゲート電極１８に沿って第１の素子領域１４に向かう経路の途中になっており、コンタクト２３から金属膜残し領域１９ｂに至る経路は、コンタクト２３から第１の素子領域１４に至る経路よりも短くなっている。
【００９４】
次に、この半導体装置１０の製造方法について、図面を参照して説明する。
図１５及び図１６は、本実施形態の半導体装置１０の製造方法を示す断面図であり、図１３で示した平面図のＡ−Ａ´断面図である。
図１５（ａ）に示すように、ＳＴＩ部１２で囲まれた第２の素子領域１５を有する基板１１上に、ゲート絶縁膜１７ｂを隔ててポリシリコン膜を成膜し、これをフォトリソグラフィ法及びドライエッチング法によってパターニングしてゲート電極１８を形成する。次いで、第２の素子領域１５上に、イオン注入法により不純物を導入してｎ−拡散層１６ａを形成する。その後、ゲート電極１８の周縁部側面に酸化シリコン等からなるサイドウォール１９を形成し、さらに、第２の素子領域１５上に、イオン注入法により不純物を導入してｎ＋拡散層１６ｂを形成する。
【００９５】
次に、図１５（ｂ）に示すように、基板１１上に高融点金属膜（例えば、コバルト膜）２０を堆積し、基板１１を熱処理して、高融点金属膜２０をシリサイド化してシリサイド膜を形成する。その後、図１５（ｃ）に示すように、金属膜残し領域１９ｂ（図１３参照）にあるサイドウォール１９の外面上に、マスキング層（レジスト）２５を形成する。次いで、シリサイド化されなかった高融点金属膜２０をウェット処理によって除去すると、図１６（ａ）に示すように、ゲート電極１８の上面、及びｎ＋拡散層１６ｂの上面に、シリサイド膜２０ａ，２０ｂがそれぞれ形成されるとともに、金属膜残し領域１９ｂにあるサイドウォール１９の外面上の高融点金属膜２０ｃが、シリサイド膜２０ａ，２０ｂと一体で残存する。その後、マスキング層２５をエッチングによって除去する。
【００９６】
次に、図１６（ｂ）に示すように、基板１１上に酸化シリコン等からなる層間絶縁膜２１をＣＶＤ法によって堆積し、さらに、ゲート電極１８の延出部１８ａに接続するコンタクト２３を形成するためのコンタクトホール２２をドライエッチング法によって形成する。その後、図１６（ｃ）に示すように、コンタクトホール２２にタングステン等からなるプラグを埋め込んでコンタクト２３を形成し、さらに、層間絶縁膜２１上にスパッタ法によって堆積させたアルミニウム等からなる金属膜を、フォトリソグラフィ法及びドライエッチング法によってパターニングして、コンタクト２３に接続される金属配線２４を含む金属配線層を形成する。
【００９７】
以上説明したように、本実施形態の半導体装置及びその製造方法によれば、以下の効果を得ることができる。
【００９８】
本実施形態によれば、基板１１上に、基板１１とともにｐｎ接合ダイオードを構成するｎ＋拡散層１６ｂを備え、ゲート電極１８とｎ＋拡散層１６ｂとを、ゲート電極１８の上面、及びサイドウォール１９の外面、並びにｎ＋拡散層１６ｂの上面を被覆する一体の導体膜（シリサイド膜２０ａ，２０ｂ、高融点金属膜２０ｃ）によって接続させている。即ち、ゲート電極１８とｎ＋拡散層１６ｂとの接続には、従来のように金属配線層の金属配線を介在させていない。このため、コンタクトホール２２やコンタクト２３を形成する工程等、金属配線２４を形成する前の工程でゲート電極１８にチャージされる電子をも基板１１に放出することが可能となる。
【００９９】
さらに、本実施形態によれば、ゲート電極１８と金属配線２４とが接続されるコンタクト２３からｎ＋拡散層１６に接続される金属膜残し領域１９ｂに至る経路は、コンタクト２３から第１の素子領域１４に至る経路よりも短いため、金属配線２４にチャージされた電子が第１の素子領域１４上に至るのを抑制し、電子をｎ＋拡散層１６ｂを介して基板１１に放出するのが容易になる。
【０１００】
さらに、本実施形態によれば、ゲート電極１８とｎ＋拡散層１６ｂとが接続される金属膜残し領域１９ｂの位置は、ゲート電極１８と金属配線２４とを接続するコンタクト２３からゲート電極１８に沿って第１の素子領域１４に向かう経路の途中にあるため、金属配線２４にチャージされた電子が、第１の素子領域１４に至るのを抑制し、電子をｎ＋拡散層１６ｂを介して基板１１に放出するのが容易になる。
【０１０１】
さらに、本実施形態によれば、導体膜をサイドウォール１９の外面に形成しているため、ゲート電極１８とｎ＋拡散層１６ｂとを接続する導体膜を形成するのにサイドウォール１９を除去する必要がない。
【０１０２】
さらに、本実施形態によれば、一体の導体膜のうち、ゲート電極１８の上面及びｎ＋拡散層１６ｂの上面を被覆する導体膜として、シリサイド膜２０ａ，２０ｂを用いているため、ゲート電極１８の上面及びｎ＋拡散層１６ｂの上面の導体膜を自己整合的に形成（サリサイド）することが可能となり、導体膜の形成が容易になる。
【０１０３】
さらに、本実施形態によれば、基板１１とともにｐｎ接合ダイオードを構成するｎ＋拡散層１６ｂを、トランジスタのソース／ドレイン領域１３における拡散層と同時に形成するため、第２の素子領域１５にｎ＋拡散層１６ｂを形成するためだけの工程を追加する必要がなく、製造工程を簡略化することが可能となる。
【０１０４】
（第５実施形態）
以下、本発明の第５実施形態に係る半導体装置について、図面を参照して説明する。図１７は、本実施形態の半導体装置を示す平面図であり、図１８は、そのＡ−Ｂ断面図である。
【０１０５】
本実施形態の半導体装置１０は、ゲート電極１８の延出部１８ａの一部で、金属配線２４に接続されるコンタクト２３から第１の素子領域１４に至る経路の途中に、シリサイド膜２０ａが形成されない高抵抗領域２６を有している以外は、第１実施形態と同一の構成を有している。この高抵抗領域２６は、ゲート電極１８上にシリサイド膜２０ａを形成するための高融点金属膜２０を堆積する前に、高抵抗領域２６上にシリコン酸化膜等によりマスクをしておくことによって、シリサイド化が阻害されており、シリサイド膜２０ａが形成された領域に比べて、高抵抗となっている。
【０１０６】
図１９は、この半導体装置１０の等価回路を示す回路図である。トランジスタ１１０と、ｐｎ接合ダイオード１２０との間に、高抵抗領域２６による抵抗１４０が備わることになる。
【０１０７】
以上説明したように、本実施形態の半導体装置及びその製造方法によれば、前記第１実施形態における効果に加えて、以下の効果を得ることができる。
【０１０８】
本実施形態の半導体装置によれば、ゲート電極１８の延出部１８ａの一部で、金属配線２４に接続されるコンタクト２３から第１の素子領域１４に至る経路の途中に、ゲート電極１８上の他の領域よりも抵抗値が高い高抵抗領域２６を備えているため、コンタクト２３や金属配線２４にチャージされた電子によって、第１の素子領域１４上のゲート電極１８に印加されるサージ電圧のピーク値を低く抑えることが可能となる。
【０１０９】
また、半導体装置に抵抗を備える場合、半導体基板上に所定の抵抗値の電気抵抗を有する拡散層を形成したり、金属配線層又はゲート電極層に長い配線を備えてその配線抵抗を利用したり、ゲート電極層と金属配線層との間、或いは異なる金属配線層間に多数のコンタクトを形成してそのコンタクト抵抗を利用したりする方法が考えられる。このようにして形成された抵抗は、それ自体、或いはコンタクト等の抵抗と接続するための領域に比較的大きな面積を要するため、スペース効率を悪化させてしまう。
【０１１０】
しかしながら、本実施形態の半導体装置によれば、高抵抗領域２６を、ゲート電極１８の延出部１８ａに備えているため、ゲート電極１８と高抵抗領域２６とを接続するためのみの金属配線やコンタクトを形成する必要がない。さらに、高抵抗領域２６は、上面にシリサイド膜が形成されないことによって高い抵抗値を有するようにしているため、長い配線の引き回しや多数のコンタクトによる抵抗に比べて、小さな面積で安定した抵抗を備えることが可能となる。
【０１１１】
（変形例）
なお、本発明の実施形態は、以下のように変更してもよい。
【０１１２】
・前記第２実施形態において、第２の素子領域１５上のｎ＋拡散層１６ｂを、第１の素子領域１４に形成されるトランジスタの拡散層と同時に形成するのに代えて、第１実施形態と同様、ゲート電極１８を形成する前に第２の素子領域１５上にｎ＋拡散層１６を形成するようにしてもよい。
【０１１３】
これによれば、第２の素子領域１５の上面で、ゲート電極１８と重なる領域上にもｎ＋拡散層１６ｂを延在させることが可能となる。このため、コンタクトホール２２を形成する際に、サイドウォール１９がエッチングの影響を受けて浸食した場合でも、半導体装置１０を動作させる際に、第２の素子領域１５の上面で、ｎ＋拡散層１６ｂが形成されていない領域に対して、コンタクト２３から電流がリークするのを抑制することが可能となる。或いは、コンタクトホール２２を形成した後に、コンタクトホール２２を通して、再度不純物を導入することによって、ｎ＋拡散層１６ｂを拡大するようにしても同様の効果を得ることができる。
【０１１４】
・前記実施形態において、素子分離部としてＳＴＩ構造を用いる代わりに、ＬＯＣＯＳ（Local Oxidation Of Silicon）、プレーナＬＯＣＯＳ等を用いることもできる。また、ＳＯＩ（Silicon On Insulator）基板を使用する場合には、メサ分離で素子分離部を形成してもよい。
【０１１５】
・半導体基板としては、ｐ型シリコン基板に限定されず、ｎ型シリコン基板にも適用可能である。
【図面の簡単な説明】
【０１１６】
【図１】第１実施形態の半導体装置を示す平面図。
【図２】図１のＡ−Ｂ断面図。
【図３】第１実施形態の半導体装置の等価回路を示す回路図。
【図４】（ａ）〜（ｃ）は、第１実施形態の半導体装置の製造方法を示す断面図。
【図５】（ａ）〜（ｃ）は、第１実施形態の半導体装置の製造方法を示す断面図。
【図６】第２実施形態の半導体装置を示す平面図。
【図７】（ａ），（ｂ）は、第２実施形態の半導体装置の製造方法を示す断面図。
【図８】（ａ），（ｂ）は、第２実施形態の半導体装置の製造方法を示す断面図。
【図９】第３実施形態の半導体装置を示す平面図。
【図１０】図９のＡ−Ｂ断面図。
【図１１】（ａ）〜（ｃ）は、第３実施形態の半導体装置の製造方法を示す断面図。
【図１２】（ａ）〜（ｃ）は、第３実施形態の半導体装置の製造方法を示す断面図。
【図１３】第４実施形態の半導体装置を示す平面図。
【図１４】図１３のＡ−Ｂ断面図。
【図１５】（ａ）〜（ｃ）は、第４実施形態の半導体装置の製造方法を示す断面図。
【図１６】（ａ）〜（ｃ）は、第４実施形態の半導体装置の製造方法を示す断面図。
【図１７】第５実施形態の半導体装置を示す平面図。
【図１８】図１７のＡ−Ｂ断面図。
【図１９】第５実施形態の半導体装置の等価回路を示す回路図。
【符号の説明】
【０１１７】
１０…半導体装置、１１…半導体基板としてのｐ型シリコン基板、１２…素子分離部としてのＳＴＩ部、１３…トランジスタを構成するソース／ドレイン領域、１４…第１の素子領域、１５…第２の素子領域、１６，１６ｂ…ｎ＋拡散層、１６ａ…ｎ−拡散層、１７ａ…トランジスタを構成するゲート絶縁膜、１７ｃ…開口部、１８…トランジスタを構成するゲート電極、１８ａ…延出部、１９…サイドウォール、１９ａ…サイドウォール除去領域、１９ｂ…金属膜残し領域、２０，２０ｃ…導体膜としての高融点金属膜、２０ａ，２０ｂ…導体膜としてのシリサイド膜、２１…層間絶縁膜、２２…コンタクトホール、２３…コンタクト、２４…金属配線、２５…マスキング層、２６…高抵抗領域、１１０…トランジスタ、１２０…ダイオード、１３０…信号線、１４０…抵抗。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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