(57)【要約】【課題】多くの情報を容易に記憶することができ且つ集積化が容易な不揮発性半導体装置およびその製造方法を提供する。【解決手段】半導体からなる基板１２２内には、基板１２２とはソース拡散層１２０およびドレイン拡散層１２１が部分的に形成されている。ソース拡散層１２０およびドレイン拡散層１２１の間の基板１２２内には、チャネル電流が流れるチャネル領域２１が形成される。チャネル領域２１上方には、浮遊ゲート電極１１，１３，１５とそれに対応する浮遊ゲート制御電極１２，１４，１６とが縦方向に積み重ねられている。【選択図】図１
2005340551.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板内に形成されたソース拡散領域及びドレイン拡散領域と、
前記ソース拡散領域及び前記ドレイン拡散領域の間に形成されるチャネル領域を流れるチャネル電流を制御するためのゲート電極と、
前記ソース拡散領域に接し且つ前記半導体基板の高さ方向に延設されたコンタクトと、
絶縁膜を介し前記コンタクトに隣接し且つ前記半導体基板の高さ方向に配置された複数の浮遊ゲート電極及び前記コンタクトから前記浮遊ゲート電極に電子を取り込むための複数の浮遊ゲート制御電極と
を備えることを特徴とする不揮発性半導体装置。
【請求項２】
請求項１に記載の不揮発性半導体装置であって、
前記複数の浮遊ゲート電極は、前記チャネル領域の上方に積み重ねて配置される
ことを特徴とする不揮発性半導体装置。
【請求項３】
請求項１に記載の不揮発性半導体装置であって、
前記複数の浮遊ゲート電極は、前記コンタクトを挟んで前記チャネル領域の反対側の前記半導体基板の上方に積み重ねて配置される
ことを特徴とする不揮発性半導体装置。
【請求項４】
半導体基板内にソース拡散領域及びドレイン拡散領域を形成する工程と、
前記ソース拡散領域及び前記ドレイン拡散領域の間に形成されるチャネル領域を流れるチャネル電流を制御するためのゲート電極を形成する工程と、
前記ソース拡散領域に接するコンタクトを前記半導体基板の高さ方向に延設する工程と、
絶縁膜を介し前記コンタクトに隣接し且つ前記半導体基板の高さ方向に配置された複数の浮遊ゲート電極及び前記コンタクトから前記浮遊ゲート電極に電子を取り込むための複数の浮遊ゲート制御電極を形成する工程と
を備えることを特徴とする不揮発性半導体装置の製造方法。
【請求項５】
請求項４に記載の不揮発性半導体装置の製造方法であって、
前記複数の浮遊ゲート電極は、前記チャネル領域の上方に積み重ねて形成される
ことを特徴とする不揮発性半導体装置の製造方法。
【請求項６】
請求項４に記載の不揮発性半導体装置の製造方法であって、
前記複数の浮遊ゲート電極は、前記コンタクトを挟んで前記チャネル領域の反対側の前記半導体基板の上方に積み重ねて形成される
ことを特徴とする不揮発性半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多値情報を記憶できる不揮発性半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来の不揮発性半導体装置においては、基板上に形成された浮遊ゲート電極に蓄積する電荷は、１個の浮遊ゲート制御電極を用いて制御する。基板上に１個の浮遊ゲート電極が形成されている場合には、この浮遊ゲート電極に電荷を蓄積させた状態と蓄積させない状態とで、２値の情報を記憶させることができる。
【０００３】
２値より多い情報を記憶させる場合には、１個の浮遊ゲート電極に蓄積する電荷量を変化させることにより複数の状態を設定する手法か、あるいは、基板上に複数個の浮遊ゲート電極を形成し制御する手法が考えられる。
【０００４】
例えば特許文献１〜５には、基板上に形成された浮遊ゲート電極に蓄積する電荷を浮遊ゲート制御電極を用いて制御する半導体装置等の例が開示されている。
【０００５】
【特許文献１】特開平８−１５３８１２号公報
【特許文献２】特開平８−８３８５５号号公報
【特許文献３】特開昭４８−７３０８６号公報
【特許文献４】特開昭６０−１０６７９号公報
【特許文献５】国際公開第９４／０１８９２号パンフレット
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上述したような、浮遊ゲート電極に蓄積する電荷を１つの制御ゲート電極を用いて制御する不揮発性半導体装置においては、２値より多い情報を記憶させる場合には、次のような問題点があった。即ち、１個の浮遊ゲート制御電極を用いて、１個の浮遊ゲート電極に蓄積する電荷量を変化させたり複数個の浮遊ゲート電極を制御したりする場合には、浮遊ゲート制御電極へ印加する電圧の条件を細かく調整しなければならず、技術的に困難な場合があるという問題点があった。
【０００７】
また、上記のような問題点を解決するためには、複数個の浮遊ゲート電極を形成し複数の浮遊ゲート制御電極を用いて制御する手法が考えられる。しかし、この場合には、占有面積が増加してしまうので、集積化が困難となる場合があるという問題点があった。
【０００８】
本発明は、以上の問題点を解決するためになされたものであり、多くの情報を容易に記憶することができ且つ集積化が容易な不揮発性半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明に係る不揮発性半導体装置は、半導体基板と、半導体基板内に形成されたソース拡散領域及びドレイン拡散領域と、ソース拡散領域及びドレイン拡散領域の間に形成されるチャネル領域を流れるチャネル電流を制御するためのゲート電極と、ソース拡散領域に接し且つ半導体基板の高さ方向に延設されたコンタクトと、絶縁膜を介しコンタクトに隣接し且つ半導体基板の高さ方向に配置された複数の浮遊ゲート電極及びコンタクトから浮遊ゲート電極に電子を取り込むための複数の浮遊ゲート制御電極とを備えることを特徴とする。
【発明の効果】
【００１０】
本発明に係る不揮発性半導体装置は、コンタクト内の電子を用いて、絶縁膜を介しコンタクトに隣接する浮遊ゲート電極への書き込み及び消去を行う。従って、浮遊ゲート電極や浮遊ゲート制御電極を縦方向に積み重ねることが可能となるので、メモリセルの占有面積を増加させることなく、多くの情報を記憶することができる。よって、不揮発性半導体装置の集積化を容易とすることができる。また、１個の浮遊ゲート電極を１個の浮遊ゲート制御電極で独立に制御するので、制御を容易に行うことが可能となる。
【発明を実施するための最良の形態】
【００１１】
＜実施の形態１＞
図１は、実施の形態１に係る不揮発性半導体装置の単位となるメモリセル３０１を示す断面図である。
【００１２】
図１において、半導体からなる基板１２２内には、基板１２２とは逆の導電性を有する不純物を拡散されたソース拡散層（ソース拡散領域）１２０およびドレイン拡散層（ドレイン拡散領域）１２１が部分的に形成されている。ソース拡散層１２０およびドレイン拡散層１２１の間の基板１２２内には、チャネル電流が流れるチャネル領域２１が形成される。
【００１３】
チャネル領域２１上には、絶縁膜１９が部分的に形成されている。絶縁膜１９上には、浮遊ゲート電極１１が形成されている。
【００１４】
浮遊ゲート電極１１およびドレイン拡散層１２１の上には、浮遊ゲート電極１１および絶縁膜１９の側面を覆うように、絶縁膜１１０が形成されている。絶縁膜１１０上には、浮遊ゲート電極１１を制御するための浮遊ゲート制御電極１２が、絶縁膜１１０を介して浮遊ゲート電極１１と隣接するように、部分的に形成されている。絶縁膜１１０および浮遊ゲート制御電極１２上には、絶縁膜１１１が形成されている。
【００１５】
絶縁膜１１１上かつ浮遊ゲート電極１１上方には、浮遊ゲート電極１３が形成されている。浮遊ゲート電極１３および絶縁膜１１１の上には、浮遊ゲート電極１３の上面および側面を覆うように、絶縁膜１１２が形成されている。絶縁膜１１２上かつ浮遊ゲート制御電極１２上方には、浮遊ゲート電極１３を制御するための浮遊ゲート制御電極１４が形成されている。絶縁膜１１２および浮遊ゲート制御電極１４上には、絶縁膜１１３が形成されている。
【００１６】
絶縁膜１１３上かつ浮遊ゲート電極１３上方には、浮遊ゲート電極１５が形成されている。浮遊ゲート電極１５および絶縁膜１１３の上には、浮遊ゲート電極１５の上面および側面を覆うように、絶縁膜１１４が形成されている。絶縁膜１１４上かつ浮遊ゲート制御電極１４上方には、浮遊ゲート電極１５を制御するための浮遊ゲート制御電極１６が形成されている。絶縁膜１１４および浮遊ゲート制御電極１６上には、絶縁膜１１５が形成されている。
【００１７】
絶縁膜１１５上かつ浮遊ゲート電極１５上方には、ゲート電極１７が形成されている。ソース拡散層１２０、ゲート電極１７、および絶縁膜１１５上には、絶縁膜１９，１１１〜１１５、浮遊ゲート電極１１，１３，１５、およびゲート電極１７の側面を覆うように、絶縁膜１１６が形成されている。
【００１８】
ソース拡散層１２０上方には、絶縁膜１９，１１１〜１１５、浮遊ゲート電極１１，１３，１５、およびゲート電極１７の側面に接するようにコンタクト１８が形成されている。
【００１９】
コンタクト１８とソース拡散層１２０とは、絶縁膜１１６上に形成されたコンタクトホール２０を介して接している。このコンタクト１８は、図示しないビット線に接続されており、このビット線とゲート電極１７とを用いてメモリセル３０１を選択することにより、次のような情報の記憶が行われる。
【００２０】
すなわち、浮遊ゲート電極１１，１３，１５に電荷が蓄積されることにより、ゲート電極１７によりチャネル領域２１に生成される電界は変化するので、ゲート電極１７の電位において、チャネル電流が流れる閾値が変化する。従って、浮遊ゲート電極１１，１３，１５における電荷の蓄積状態に応じて、情報の記憶を行うことが可能となる。記憶された情報は、チャネル電流をコンタクト１８を介して検知することにより、読み出される。
【００２１】
図１に示されるメモリセル３０１においては、３つの浮遊ゲート電極１１，１３，１５に、電荷を蓄積させた状態と蓄積させない状態とで、４値の情報を記憶させる。すなわち、これら３つの浮遊ゲート電極１１，１３，１５のうち、３つに電荷が蓄積されている状態を”３”、２つに電荷が蓄積されている状態を”２”、１つに電荷が蓄積されている状態を”１”、いずれにも電荷が蓄積されていない状態を”０”として、記憶を行う。
【００２２】
図２は、図１に示されるようなメモリセル３０１を４行２列の計８組を繰り返した不揮発性半導体装置の構造を示す上面図である。なお、図２においては、図示の都合上、絶縁膜１１０〜１１６は省略し、各部材の寸法比も図１とは変えてている。
【００２３】
次に、図１に示されるメモリセル３０１における電荷の書き込み（蓄積）動作および電荷の消去（引き抜き）動作について説明する。
【００２４】
例えば、浮遊ゲート電極１３に電荷を書き込む場合には、浮遊ゲート制御電極１４に正の電圧を印可し、浮遊ゲート制御電極１２，１６、ゲート電極１７、コンタクト１８、ソース拡散層１２０、ドレイン拡散層１２１、および基板１２２を接地する。これにより、コンタクト１８から浮遊ゲート電極１３へトンネルする電子を誘起し、浮遊ゲート電極１３に電荷が書き込まれる。
【００２５】
また、浮遊ゲート電極１３から電荷を消去する場合には、ゲート電極１７、コンタクト１８、ソース拡散層１２０、ドレイン拡散層１２１、および基板１２２を接地し、浮遊ゲート制御電極１２，１４，１６に負の電圧を印可する。これにより、浮遊ゲート電極１３からコンタクト１８へトンネルする電子を誘起し、浮遊ゲート電極１３から電荷が消去される。なお、上記の消去動作においては、浮遊ゲート電極１１，１５をも含む全ての浮遊ゲートに蓄積された電荷が一括消去される。
【００２６】
次に、図３〜１２を用いて、図１に示されるメモリセル３０１の製造方法について説明する。
【００２７】
まず、図３に示されるセル構造を、次のような、一般的なＭＯＳトランジスタ等と同様の既存の手法を用いて形成する。即ち、基板１２２に、基板１２２とは逆の導電性を有する不純物イオンを注入する。次に、熱酸化処理を施すことにより、基板１２２上に酸化膜を形成する。次に、酸化膜上にポリシリコンをデポジションする。次に、マスクを用いてポリシリコンをエッチングすることにより、ポリシリコンからなる浮遊ゲート電極１１を形成する。次に、浮遊ゲート電極１１をマスクとして酸化膜をエッチングすることにより、酸化膜からなる絶縁膜１９を形成する。次に、電気特性を向上させるために、基板１２２と同じ導電性を有する不純物および基板１２２と逆の導電性を有する不純物を注入する。次に、ゲート側壁を形成し、基板１２２と逆の導電性を有する不純物を注入することにより、ソース拡散層１２０およびドレイン拡散層１２１を形成する。次に、ゲート側壁を除去し、浮遊ゲート電極１１を表出させる。これにより、図３に示すようなセル構造が形成される。
【００２８】
次に、図４に示すように、浮遊ゲート電極１１、ソース拡散層１２０およびドレイン拡散層１２１の上に、厚みが３０ｎｍ程度の酸化膜をデポジションした後に、酸化膜上にポリシリコンをデポジションする。次に、マスクを用いてこのポリシリコンをエッチングし、マスクを除去した後に、このポリシリコンをさらにエッチングする。これにより、酸化膜からなる絶縁膜１１０およびポリシリコンからなる浮遊ゲート制御電極１２が形成される。
【００２９】
次に、図５に示すように、絶縁膜１１０および浮遊ゲート制御電極１２上に、酸化膜をデポジションし、この酸化膜をＣＭＰ（Chemical Mechanical Polishing）等により平坦化する。これにより、酸化膜からなる絶縁膜１１１が形成される。
【００３０】
次に、図６に示すように、絶縁膜１１１上にポリシリコンをデポジションし、マスクを用いてこのポリシリコンをエッチングする。これにより、ポリシリコンからなる浮遊ゲート電極１３が形成される。
【００３１】
次に、図７に示すように、浮遊ゲート電極１３および絶縁膜１１１の上に、厚みが３０ｎｍ程度の酸化膜をデポジションした後に、酸化膜上にポリシリコンをデポジションする。次に、マスクを用いてこのポリシリコンをエッチングし、マスクを除去した後に、このポリシリコンをさらにエッチングする。これにより、酸化膜からなる絶縁膜１１２およびポリシリコンからなる浮遊ゲート制御電極１４が形成される。
【００３２】
次に、図８に示すように、絶縁膜１１２および浮遊ゲート制御電極１４上に、酸化膜をデポジションし、この酸化膜をＣＭＰ等により平坦化する。これにより、酸化膜からなる絶縁膜１１３が形成される。
【００３３】
次に、図５〜８と同様の手順により、図９に示すように、浮遊ゲート電極１５、絶縁膜１１４、浮遊ゲート制御電極１６、および絶縁膜１１５が形成される。
【００３４】
次に、図１０に示すように、絶縁膜１１５上にポリシリコンをデポジションし、マスクを用いてこのポリシリコンをエッチングする。これにより、ゲート電極１７が形成される。
【００３５】
次に、図１１に示すように、ゲート電極１７および絶縁膜１１５の上に、ゲート電極１７のドレイン拡散層１２１側の側面を覆うように、レジスト１３０を形成する。
【００３６】
次に、図１２に示すように、レジスト１３０をマスクとして絶縁膜１１０〜１１５をエッチングすることにより、ソース拡散層１２０を表出させる。ゲート電極１７および浮遊電極１１，１３，１５がマスクずれ等で僅かに左右にずれて形成される場合は、レジスト１３０をマスクとして絶縁膜１１０〜１１５、ゲート電極１７および浮遊電極１１，１３，１５をエッチングしても良い。次に、レジスト１３０を除去し、ソース拡散層１２０、ゲート電極１７、および絶縁膜１１５の上に、厚みが１０ｎｍ程度の酸化膜をデポジションすることにより、絶縁膜１１６を形成する。次に、ソース拡散層１２０上の絶縁膜１１６の一部を開口することにより、コンタクトホール２０を形成した後に、このコンタクトホール２０を介してソース拡散層１２０と接するようなコンタクト１８を埋め込む。これにより、図１に示されるメモリセル３０１が形成される。
【００３７】
図１に示されるメモリセル３０１は、浮遊ゲート電極とそれに対応する浮遊ゲート制御電極とを含む記憶単位を３組有しているが、上記の図５〜８と同様の手順を繰り返すことにより、４組以上の任意の組数を形成することができる。
【００３８】
また、これらの記憶単位は、基板１２２の上方に縦方向に積み重ねていくので、組数が増えた場合にも、メモリセル３０１の占有面積は増加しない。
【００３９】
また、図２に示すように、ゲート電極１７や浮遊ゲート制御電極１６等を１列で共通とすることにより、不揮発性半導体装置の製造を容易とすることが可能となる。
【００４０】
このように、本実施の形態に係る不揮発性半導体装置およびその製造方法は、コンタクト内の電子を用いて、絶縁膜を介しコンタクトに隣接する浮遊ゲート電極への書き込み及び消去を行う。従って、浮遊ゲート電極や浮遊ゲート制御電極を縦方向に積み重ねることが可能となるので、メモリセルの占有面積を増加させることなく、多くの情報を記憶することができる。よって、不揮発性半導体装置の集積化を容易とすることができる。また、１個の浮遊ゲート電極を１個の浮遊ゲート制御電極で独立に制御するので、制御を容易に行うことが可能となる。
【００４１】
＜実施の形態２＞
実施の形態１に係る不揮発性半導体装置のメモリセル３０１においては、電荷の書き込み及び消去時に電荷が透過する絶縁膜１１６とセル情報を読み出すときに用いる絶縁膜１９とが接している。しかし、これらは、離れて配置されてもよい。
【００４２】
図１３は、実施の形態２に係る不揮発性半導体装置の単位となるメモリセル４０１を示す断面図である。
【００４３】
図１３において、半導体からなる基板２２２内には、基板２２２とは逆の導電性を有する不純物を拡散されたソース拡散層（ソース拡散領域）２２０およびドレイン拡散層（ドレイン拡散領域）２２１が部分的に形成されている。ソース拡散層２２０およびドレイン拡散層２２１の間の基板２２２内には、チャネル電流が流れるチャネル領域３１が形成される。
【００４４】
ソース拡散層２２０上方には、コンタクト２８が形成されている。本実施の形態では、図において、コンタクト２８よりドレイン２２１側の領域を右領域と呼び、その反対側の領域を左領域と呼ぶ。
【００４５】
まず、右領域におけるメモリセル４０１の構造について説明する。
【００４６】
チャネル領域３１上には、絶縁膜２９が部分的に形成されている。絶縁膜２９上には、ゲート電極２１が形成されている。
【００４７】
ソース拡散層２２０、ゲート電極２１、およびドレイン拡散層２２１の上には、ゲート電極２１および絶縁膜２９の側面を覆うように、絶縁膜２１０が形成されている。絶縁膜２１０上には絶縁膜２１１，２１４〜２１８がこの順に形成され、コンタクト２８の右側面に接している。
【００４８】
次に、左領域におけるメモリセル４０１の構造について説明する。
【００４９】
ソース拡散層２２０上には、絶縁膜２１１が形成されている。絶縁膜２１１上には、浮遊ゲート電極２２が部分的に形成されている。浮遊ゲート電極２２および絶縁膜２１１の上には、浮遊ゲート電極２２の上面および側面を覆うように、絶縁膜２１２が形成されている。絶縁膜２１２上には、浮遊ゲート電極２２を制御するための浮遊ゲート制御電極２３が、絶縁膜２１２を介して浮遊ゲート電極２２と隣接するように、部分的に形成されている。絶縁膜２１２および浮遊ゲート制御電極２３上には、絶縁膜２１３が形成されている。
【００５０】
絶縁膜２１３上かつ浮遊ゲート電極２２上方には、浮遊ゲート電極２４が形成されている。浮遊ゲート電極２４および絶縁膜２１３の上には、浮遊ゲート電極２４の上面および側面を覆うように、絶縁膜２１４が形成されている。絶縁膜２１４上かつ浮遊ゲート制御電極２３上方には、浮遊ゲート電極２４を制御するための浮遊ゲート制御電極２５が形成されている。絶縁膜２１４および浮遊ゲート制御電極２５上には、絶縁膜２１５が形成されている。
【００５１】
絶縁膜２１５上かつ浮遊ゲート電極２４上方には、浮遊ゲート電極２６が形成されている。浮遊ゲート電極２６および絶縁膜２１５の上には、浮遊ゲート電極２６の上面および側面を覆うように、絶縁膜２１６が形成されている。絶縁膜２１６上かつ浮遊ゲート制御電極２５上方には、浮遊ゲート電極２６を制御するための浮遊ゲート制御電極２７が形成されている。絶縁膜２１６および浮遊ゲート制御電極２７上には、絶縁膜２１７が形成されている。
【００５２】
ソース拡散層２２０および絶縁膜２１７上には、絶縁膜２１１〜２１７、浮遊ゲート電極２２，２４，２６の側面を覆うように、絶縁膜２１８が形成されている。絶縁膜２１８は、コンタクト２８の左側面に接している。
【００５３】
コンタクト２８とソース拡散層２２０とは、絶縁膜２１８上に形成されたコンタクトホール３０を介して接している。このコンタクト２８は、図示しないビット線に接続されており、このビット線とゲート電極２１とを用いてメモリセル４０１を選択することにより、次のような情報の記憶が行われる。
【００５４】
すなわち、コンタクト２８と浮遊ゲート電極２２，２４，２６とは近接しているので、浮遊ゲート電極２２，２４，２６に蓄積された電子による斥力は、チャネル電流によりコンタクト２８内を移動する電子に作用する。これにより、ソース拡散層２２０における抵抗（ソース抵抗）が変化するので、ソース拡散層２２０の電位が変化する。従って、実施の形態１の場合と同様に、ゲート電極２１の電位において、チャネル電流が流れる閾値が変化する。従って、浮遊ゲート電極２２，２４，２６における電荷の蓄積状態に応じて、情報の記憶を行うことが可能となる。記憶された情報は、チャネル電流をコンタクト２８を介して検知することにより、読み出される。
【００５５】
図１３に示されるメモリセル４０１においては、３つの浮遊ゲート電極２２，２４，２６に、電荷を蓄積させた状態と蓄積させない状態とで、４値の情報を記憶させる。すなわち、これら３つの浮遊ゲート電極２２，２４，２６のうち、３つに電荷が蓄積されている状態を”３”、２つに電荷が蓄積されている状態を”２”、１つに電荷が蓄積されている状態を”１”、いずれにも電荷が蓄積されていない状態を”０”として、記憶を行う。
【００５６】
図１４は、図１に示されるようなメモリセル４０１を４行２列の計８組を繰り返した不揮発性半導体装置の構造を示す上面図である。なお、図１４においては、図示の都合上、絶縁膜２１０〜２１８は省略し、各部材の寸法比も図１とは変えている。
【００５７】
次に、図１３に示されるメモリセル４０１における電荷の書き込み（蓄積）動作および電荷の消去（引き抜き）動作について説明する。
【００５８】
例えば、浮遊ゲート電極２４に電荷を書き込む場合には、浮遊ゲート制御電極２５に正の電圧を印可し、浮遊ゲート制御電極２３，２７、ゲート電極１７、コンタクト２８、ソース拡散層２２０、ドレイン拡散層２２１、および基板２２２を接地する。これにより、コンタクト２８から浮遊ゲート電極２４へトンネルする電子を誘起し、浮遊ゲート電極２４に電荷が書き込まれる。
【００５９】
また、浮遊ゲート電極２４から電荷を消去する場合には、ゲート電極１７、コンタクト２８、ソース拡散層２２０、ドレイン拡散層２２１、および基板２２２を接地し、浮遊ゲート制御電極２３，２５，２７に負の電圧を印可する。これにより、浮遊ゲート電極２４からコンタクト２８へトンネルする電子を誘起し、浮遊ゲート電極２４から電荷が消去される。なお、上記の消去動作においては、浮遊ゲート電極２２，２６をも含む全ての浮遊ゲートに蓄積された電荷が一括消去される。
【００６０】
次に、図１５〜２２を用いて、図１３に示されるメモリセル４０１の製造方法について説明する。
【００６１】
まず、図１５に示されるセル構造を、次のような、一般的なＭＯＳトランジスタ等と同様の既存の手法を用いて形成する。即ち、基板２２２に、基板２２２とは逆の導電性を有する不純物イオンを注入する。次に、熱酸化処理を施すことにより、基板２２２上に酸化膜を形成する。次に、酸化膜上にポリシリコンをデポジションする。次に、マスクを用いてポリシリコンをエッチングすることにより、ポリシリコンからなる浮遊ゲート電極２１を形成する。次に、浮遊ゲート電極２１をマスクとして酸化膜をエッチングすることにより、酸化膜からなる絶縁膜２９を形成する。次に、電気特性を向上させるために、基板２２２と同じ導電性を有する不純物および基板２２２と逆の導電性を有する不純物を注入する。次に、ゲート側壁２１０を形成し、基板２２２と逆の導電性を有する不純物を注入することにより、ソース拡散層２２０およびドレイン拡散層２２２を形成する。これにより、図１５に示すようなセル構造が形成される。
【００６２】
次に、図１６に示すように、ゲート側壁２１０、ソース拡散層２２０、およびドレイン拡散層２２１の上に、酸化膜をデポジションした後に、酸化膜上にポリシリコンをデポジションする。次に、マスクを用いてこのポリシリコンをエッチングし、マスクを除去した後に、このポリシリコンをさらにエッチングする。これにより、酸化膜からなる絶縁膜２１１およびポリシリコンからなる浮遊ゲート電極２２が形成される。
【００６３】
次に、図１７に示すように、浮遊ゲート電極２２および絶縁膜２１１の上に、厚みが３０ｎｍ程度の酸化膜をデポジションした後に、酸化膜上にポリシリコンをデポジションする。次に、マスクを用いてこのポリシリコンをエッチングし、マスクを除去した後に、このポリシリコンをさらにエッチングする。これにより、酸化膜からなる絶縁膜２１２およびポリシリコンからなる浮遊ゲート制御電極２３が形成される。
【００６４】
次に、図１８に示すように、絶縁膜２１２および浮遊ゲート制御電極２３上に、酸化膜をデポジションし、この酸化膜をＣＭＰ等により平坦化する。これにより、酸化膜からなる絶縁膜２１３が形成される。
【００６５】
次に、図１９に示すように、絶縁膜２１１〜２１３上にポリシリコンをデポジションし、マスクを用いてこのポリシリコンをエッチングする。これにより、ポリシリコンからなる浮遊ゲート電極２４が形成される。次に、浮遊ゲート電極２４および絶縁膜２１１〜２１３の上に、厚みが３０ｎｍ程度の酸化膜をデポジションした後に、酸化膜上にポリシリコンをデポジションする。次に、マスクを用いてこのポリシリコンをエッチングし、マスクを除去した後に、このポリシリコンをさらにエッチングする。これにより、酸化膜からなる絶縁膜２１４およびポリシリコンからなる浮遊ゲート制御電極２５が形成される。次に、絶縁膜２１４および浮遊ゲート制御電極２５上に、酸化膜をデポジションし、この酸化膜をＣＭＰ等により平坦化する。これにより、酸化膜からなる絶縁膜２１５が形成される。
【００６６】
次に、図１９と同様の手順により、図２０に示すように、絶縁膜２１５上に、浮遊ゲート電極２６、絶縁膜２１６、浮遊ゲート制御電極２７、および絶縁膜２１７を形成する。
【００６７】
次に、図２１に示すように、絶縁膜２１７上に、浮遊ゲート電極２２，２４，２６のドレイン拡散層２２１側の側面付近上方が開口されたレジスト２３０を形成する。
【００６８】
次に、図２２に示すように、レジスト２３０をマスクとして絶縁膜２１１〜２１７および浮遊ゲート電極２２，２４，２６の端部をエッチングすることにより、ソース拡散層２２０を表出させる。次に、レジスト２３０を除去し、ソース拡散層２２０および絶縁膜２１７の上に、厚みが１０ｎｍ程度の酸化膜をデポジションすることにより、絶縁膜２１８を形成する。次に、ソース拡散層２２０上の絶縁膜２１８の一部を開口することにより、コンタクトホール３０を形成した後に、このコンタクトホール３０を介してソース拡散層２２０と接するようなコンタクト２８を埋め込む。これにより、図１３に示されるメモリセル４０１が形成される。
【００６９】
図１３に示されるメモリセル４０１は、浮遊ゲート電極とそれに対応する浮遊ゲート制御電極とを含む記憶単位を３組有しているが、上記の図１９と同様の手順を繰り返すことにより、４組以上の任意の組数を形成することができる。
【００７０】
また、これらの記憶単位は、基板２２２の上方に縦方向に積み重ねていくので、組数が増えた場合にも、メモリセル４０１の占有面積は増加しない。
【００７１】
また、図１４に示すように、ゲート電極２１や浮遊ゲート制御電極２７等を１列で共通とすることにより、不揮発性半導体装置の製造を容易とすることが可能となる。
【００７２】
このように、本実施の形態に係る不揮発性半導体装置およびその製造方法は、実施の形態１と同様に、コンタクト内の電子を用いて、絶縁膜を介しコンタクトに隣接する浮遊ゲート電極への書き込み及び消去を行う。また、電荷の書き込み及び消去時に電荷が透過する絶縁膜２１８とセル情報を読み出すときに用いる絶縁膜２９とが離れて配置されているので、電荷の書き込み及び消去に伴うメモリトランジスタの動作の劣化が低減できる。従って、実施の形態１の効果に加えて、信頼性を向上できるという効果を有する。
【図面の簡単な説明】
【００７３】
【図１】実施の形態１に係る不揮発性半導体装置の単位となるメモリセルを示す断面図である。
【図２】実施の形態１に係る不揮発性半導体装置のセル構造を示す上面図である。
【図３】実施の形態１に係る不揮発性半導体装置の製造方法を示す断面図である。
【図４】実施の形態１に係る不揮発性半導体装置の製造方法を示す断面図である。
【図５】実施の形態１に係る不揮発性半導体装置の製造方法を示す断面図である。
【図６】実施の形態１に係る不揮発性半導体装置の製造方法を示す断面図である。
【図７】実施の形態１に係る不揮発性半導体装置の製造方法を示す断面図である。
【図８】実施の形態１に係る不揮発性半導体装置の製造方法を示す断面図である。
【図９】実施の形態１に係る不揮発性半導体装置の製造方法を示す断面図である。
【図１０】実施の形態１に係る不揮発性半導体装置の製造方法を示す断面図である。
【図１１】実施の形態１に係る不揮発性半導体装置の製造方法を示す断面図である。
【図１２】実施の形態１に係る不揮発性半導体装置の製造方法を示す断面図である。
【図１３】実施の形態２に係る不揮発性半導体装置の単位となるメモリセルを示す断面図である。
【図１４】実施の形態２に係る不揮発性半導体装置のセル構造を示す上面図である。
【図１５】実施の形態２に係る不揮発性半導体装置の製造方法を示す断面図である。
【図１６】実施の形態２に係る不揮発性半導体装置の製造方法を示す断面図である。
【図１７】実施の形態２に係る不揮発性半導体装置の製造方法を示す断面図である。
【図１８】実施の形態２に係る不揮発性半導体装置の製造方法を示す断面図である。
【図１９】実施の形態２に係る不揮発性半導体装置の製造方法を示す断面図である。
【図２０】実施の形態２に係る不揮発性半導体装置の製造方法を示す断面図である。
【図２１】実施の形態２に係る不揮発性半導体装置の製造方法を示す断面図である。
【図２２】実施の形態２に係る不揮発性半導体装置の製造方法を示す断面図である。
【符号の説明】
【００７４】
１１，１３，１５，２２，２４，２６  浮遊ゲート電極、１２，１４，１６，２３，２５，２７  浮遊ゲート制御電極、１７，２１  ゲート電極、１８，２８  コンタクト、１９，２９，１１０〜１１６，２１０〜２１８  絶縁膜、２０，３０  コンタクトホール、２１，３１  チャネル領域、１２０，２２０  ソース拡散層、１２１，２２１  ドレイン拡散層、１２２，２２２  基板、１３０，２３０  レジスト、３０１，４０１  メモリセル。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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