(57)【要約】【課題】  評価パターンの形状に起因する半導体基板中に発生する結晶欠陥の割合の差異を感度良く評価することができる半導体ウェハを提供する。【解決手段】  半導体基板１の表面の素子分離絶縁膜１５中に形成された複数のストライプ状の拡散領域１１１，１１２，１１３、拡散領域１２１，１２２，１２３、及び拡散領域１３１，１３２，１３３の集合からなり、拡散領域１１１，１１２，１１３、拡散領域１２１，１２２，１２３、及び拡散領域１３１，１３２，１３３における接合リーク電流を検出するための評価パターン１０１，１０２，１０３を複数有する半導体ウェハであって、複数の集合のそれぞれにおいて、複数の拡散領域１１１，１１２，１１３、拡散領域１２１，１２２，１２３、及び拡散領域１３１，１３２，１３３に挟まれた素子分離絶縁膜１５の幅Ｗ11i，Ｗ12i，Ｗ13iが複数の評価パターン１０１，１０２，１０３毎に異なる。【選択図】      図１
2005294382.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表面の素子分離絶縁膜中に形成された複数のストライプ状の拡散領域の集合からなり、前記拡散領域における接合リーク電流を検出するための評価パターンを複数有する半導体ウェハであって、
前記複数の集合のそれぞれにおいて、前記複数の拡散領域に挟まれた前記素子分離絶縁膜の幅が前記複数の評価パターン毎に異なることを特徴とする半導体ウェハ。
【請求項２】
半導体基板の表面の素子分離絶縁膜中に形成された複数のストライプ状の拡散領域と、前記素子分離絶縁膜の上面に前記拡散領域と交差指型構造をなして配置された複数のストライプ状のゲート電極パターンとからなり、前記拡散領域における接合リーク電流を検出するための評価パターンを複数有する半導体ウェハであって、
前記交差指型構造のそれぞれにおいて、前記拡散領域と前記ゲート電極パターンとの距離が前記複数の評価パターン毎に異なることを特徴とする半導体ウェハ。
【請求項３】
半導体基板の表面の素子分離絶縁膜中に形成された複数のストライプ状の拡散領域と、前記拡散領域のそれぞれの上面に前記拡散領域の長手方向に延伸する中心ストライプと該中心ストライプに周期的に横架する複数の梁部からなるフィッシュボーン構造をなすゲート電極パターンとからなり、前記拡散領域における接合リーク電流を検出するための評価パターンを複数有する半導体ウェハであって、
前記複数のフィッシュボーン構造のそれぞれにおいて、前記梁部の間隔が前記評価パターン毎に異なることを特徴とする半導体ウェハ。
【請求項４】
半導体基板の表面の素子分離絶縁膜中に形成されたメアンダ形状の拡散領域からなり、前記拡散領域における接合リーク電流を検出するための評価パターンを複数有する半導体ウェハであって、
前記メアンダ形状のそれぞれにおいて、前記拡散領域がなす角部の位置が前記評価パターン毎に異なることを特徴とする半導体ウェハ。
【請求項５】
半導体基板の一部を選択的に除去する工程と、
前記半導体基板の除去された前記一部に素子分離絶縁膜を埋め込む工程と、
前記素子分離絶縁膜中に複数のストライプ状の拡散領域の集合を形成することにより、前記拡散領域の集合からなり前記拡散領域における接合リーク電流を検出するための評価パターンを、前記複数の集合のそれぞれにおいて前記複数の拡散領域に挟まれた前記素子分離絶縁膜の幅が前記複数の評価パターン毎に異なるように形成する工程
とを含むことを特徴とする半導体ウェハの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板中の結晶欠陥の評価手法に関し、特に半導体ウェハ及び半導体ウェハの製造方法に関する。
【背景技術】
【０００２】
半導体装置の製造工程において、熱工程における拡散領域と素子分離絶縁膜との熱膨張係数の差異に起因する応力歪みやイオン注入損傷等により、シリコン（Ｓｉ）基板中に結晶欠陥が発生する。発生した結晶欠陥により、Ｓｉ基板に形成された半導体素子の特性が劣化し、半導体素子の接合リーク電流が大きくなる等の問題が生ずる。結晶欠陥発生を抑制するために、Ｓｉ基板中の結晶欠陥を評価することは、半導体装置の微細化が進むにつれて重要な課題となってきている。結晶欠陥の評価手法としては、Ｓｉ基板に形成された拡散領域の評価パターンに端子を設け、評価パターンにより構成される半導体素子の接合リーク電流を検出（モニタ）する手法が知られている（例えば、特許文献１参照。）。
【０００３】
結晶欠陥の評価に用いる評価パターンとしては、ライン・アンド・スペース（Ｌ／Ｓ）パターン、及び角型パターンが用いられる場合が多い。しかし、Ｌ／Ｓパターン及び角型パターンを用いて接合リーク電流をモニタした場合、プロセス的な不具合やプロセス異常は発見されるものの、パターンの形状の差異に起因する結晶欠陥の発生の割合の差異を評価することができなかった。このため、結晶欠陥を発生させる危険パターンの形状を予測し対応することが困難であった。
【特許文献１】特開昭６０−１６３７４４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、評価パターンの形状に起因する半導体基板中に発生する結晶欠陥の割合の差異を感度良く評価することができる半導体ウェハ及び半導体ウェハの製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の第１の特徴は、半導体基板の表面の素子分離絶縁膜中に形成された複数のストライプ状の拡散領域の集合からなり、拡散領域における接合リーク電流を検出するための評価パターンを複数有する半導体ウェハであって、複数の集合のそれぞれにおいて、複数の拡散領域に挟まれた素子分離絶縁膜の幅が複数の評価パターン毎に異なる半導体ウェハであることを要旨とする。
【０００６】
本発明の第２の特徴は、半導体基板の表面の素子分離絶縁膜中に形成された複数のストライプ状の拡散領域と、素子分離絶縁膜の上面に拡散領域と交差指型構造をなして配置された複数のストライプ状のゲート電極パターンとからなり、拡散領域における接合リーク電流を検出するための評価パターンを複数有する半導体ウェハであって、交差指型構造のそれぞれにおいて、拡散領域とゲート電極パターンとの距離が複数の評価パターン毎に異なる半導体ウェハであることを要旨とする。
【０００７】
本発明の第３の特徴は、半導体基板の表面の素子分離絶縁膜中に形成された複数のストライプ状の拡散領域と、拡散領域のそれぞれの上面に拡散領域の長手方向に延伸する中心ストライプと中心ストライプに周期的に横架する複数の梁部からなるフィッシュボーン構造をなすゲート電極パターンとからなり、拡散領域における接合リーク電流を検出するための評価パターンを複数有する半導体ウェハであって、複数のフィッシュボーン構造のそれぞれにおいて、梁部の間隔が評価パターン毎に異なる半導体ウェハであることを要旨とする。
【０００８】
本発明の第４の特徴は、半導体基板の表面の素子分離絶縁膜中に形成されたメアンダ形状の拡散領域からなり、拡散領域における接合リーク電流を検出するための評価パターンを複数有する半導体ウェハであって、メアンダ形状のそれぞれにおいて、拡散領域がなす角部の位置が評価パターン毎に異なる半導体ウェハであることを要旨とする。
【０００９】
本発明の第５の特徴は、（イ）半導体基板の一部を選択的に除去する工程と、（ロ）半導体基板の除去された一部に素子分離絶縁膜を埋め込む工程と、（ハ）素子分離絶縁膜中に複数のストライプ状の拡散領域の集合を形成することにより、拡散領域の集合からなり拡散領域における接合リーク電流を検出するための評価パターンを、複数の集合のそれぞれにおいて複数の拡散領域に挟まれた素子分離絶縁膜の幅が複数の評価パターン毎に異なるように形成する工程とを含む半導体ウェハの製造方法であることを要旨とする。
【発明の効果】
【００１０】
本発明によれば、評価パターンの形状に起因する半導体基板中に発生する結晶欠陥の割合の差異を感度良く評価することができる半導体ウェハ及び半導体ウェハの製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１１】
以下図面を参照して、本発明の実施の形態を説明する。図面の記載において同一あるいは類似部分には同一あるいは類似な符号を付している。ただし、図面は模式的なものであり、構成要素の厚みと幅との関係、各構成要素の厚みの比率などは現実のものとは異なることに留意すべきである。また、図面の相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１２】
（第１の実施の形態）
本発明の第１の実施の形態に係る半導体ウェハは、図１に示すように、（イ）半導体基板１の表面の素子分離絶縁膜１５中に形成された複数のストライプ状（短冊状）の拡散領域１１１，１１２，１１３の集合からなり、拡散領域１１１，１１２，１１３における接合リーク電流を検出するための第１の評価パターン１０１と、（ロ）半導体基板１の表面の素子分離絶縁膜１５中に形成された複数のストライプ状（短冊状）の拡散領域１２１，１２２，１２３の集合からなり、拡散領域１２１，１２２，１２３における接合リーク電流を検出するための第２の評価パターン１０２と、（ハ）半導体基板１の表面の素子分離絶縁膜１５中に形成された複数のストライプ状（短冊状）の拡散領域１３１，１３２，１３３の集合からなり、拡散領域１３１，１３２，１３３における接合リーク電流を検出するための第３の評価パターン１０３を有する半導体ウェハであって、複数（第１〜第３）の集合のそれぞれにおいて、複数の拡散領域１１１，１１２，１１３、拡散領域１２１，１２２，１２３、及び拡散領域１３１，１３２，１３３に挟まれた素子分離絶縁膜１５の幅Ｗ11i，Ｗ12i，Ｗ13iが複数（第１〜第３）の評価パターン１０１，１０２，１０３毎に異なる。
【００１３】
複数（第１〜第３）の評価パターン１０１，１０２，１０３は、例えば、製品として出荷されるチップ（本チップ）として切り出されるチップ領域と同一の図１に示した半導体ウェハ上に配置された残余の領域に、本チップと同一のプロセスを経て形成される。第１の評価パターン１０１において、短冊状の拡散領域１１１，１１２，１１３と、拡散領域１１１，１１２，１１３にそれぞれ挟まれた素子分離絶縁膜１５とは互いに平行に延伸し、Ｌ／Ｓパターンを構成する。拡散領域１１１，１１２，１１３には拡散領域１１１，１１２，１１３に直交する方向を長手方向とし拡散領域１１１，１１２，１１３を櫛の歯とするように共通拡散領域１０５ａが櫛の柄として接続され、共通拡散領域１０５ａにはコンタクト１６を介して配線１５１が接続され、配線１５１にはコンタクト１６を介してパッド１１０が接続されている。
【００１４】
第２の評価パターン１０２において、短冊状の拡散領域１２１，１２２，１２３と、拡散領域１２１，１２２，１２３にそれぞれ挟まれた素子分離絶縁膜１５とは互いに平行に延伸し、Ｌ／Ｓパターンを構成する。拡散領域１２１，１２２，１２３には拡散領域１２１，１２２，１２３に直交する方向を長手方向とし拡散領域１２１，１２２，１２３を櫛の歯とするように共通拡散領域１０６が櫛の柄として接続され、共通拡散領域１０６にはコンタクト１６を介して配線１５２が接続され、配線１５２にはコンタクト１６を介してパッド１２０が接続されている。
【００１５】
第３の評価パターン１０３において、短冊状の拡散領域１３１，１３２，１３３と、拡散領域１３１，１３２，１３３にそれぞれ挟まれた素子分離絶縁膜１５とは互いに平行に延伸し、Ｌ／Ｓパターンを構成する。拡散領域１３１，１３２，１３３には拡散領域１３１，１３２，１３３に直交する方向を長手方向とし拡散領域１３１，１３２，１３３を櫛の歯とするように共通拡散領域１０７が櫛の柄として接続され、共通拡散領域１０７にはコンタクト１６を介して配線１５３が接続され、配線１５３にはコンタクト１６を介してパッド１３０が接続されている。
【００１６】
第１の評価パターンにおいて、図２（ａ）及び図２（ｂ）に示すように、例えば拡散領域１１１，１１２の幅Ｗ11aと拡散領域１１１，１１２に挟まれた素子分離絶縁膜１５の幅Ｗ11iは互いに等しく、例えば０．３４μｍである。拡散領域１１１，１１２は、図２（ｂ）に示すように、例えば半導体基板１の上部に形成されたｐ型のウェル２の上部に形成されるｎ＋型の半導体領域である。拡散領域１１１，１１２のそれぞれとウェル２とで、ｎ＋ｐ接合が構成される。拡散領域１１１，１１２の上部には図１及び図２（ａ）で図示を省略したシリサイド層１９ｄ，１９ｅがそれぞれ設けられていても良い。また、シリサイド層１９ｄ，１９ｅ及び素子分離絶縁膜１５の上面には図示を省略した層間絶縁膜が配置されている。
【００１７】
素子分離絶縁膜１５においては、例えばシリコン酸化膜等の絶縁膜を埋め込んだ後の絶縁膜中の応力開放のためのアニール等の熱工程により、外側に膨張する応力Ｆ11，Ｆ12，Ｆ13が発生する。このため、素子分離絶縁膜１５の端部から半導体基板１に応力Ｆ11，Ｆ12，Ｆ13がかかる。応力Ｆ11，Ｆ12，Ｆ13により半導体基板１に応力歪みが生じ、応力歪みに起因して結晶欠陥が発生する。したがって、発生した結晶欠陥が、半導体基板１に形成された拡散領域１１１，１１２とウェル２とで構成するｎ＋ｐ接合の接合リーク電流の原因となる。
【００１８】
一方、図１に示した第２の評価パターン１０２において、図３に示すように、拡散領域１２１，１２２に挟まれた素子分離絶縁膜１５の幅Ｗ12iが、例えば図２（ａ）及び図２（ｂ）に示した素子分離絶縁膜１５の幅Ｗ11iの２倍である点が、第１の評価パターン１０１と異なる。即ち、図３に示した拡散領域１２１，１２２の幅Ｗ11aと素子分離絶縁膜１５の幅Ｗ12iとの比は例えば１対２である。例えば、拡散領域１２１，１２２の幅Ｗ11aが０．３４μｍ、素子分離絶縁膜１５の幅Ｗ12iが０．６８μｍである。
【００１９】
また、図１に示した第３の評価パターン１０３において、図４に示すように、拡散領域１３１，１３２に挟まれた素子分離絶縁膜１５の幅Ｗ13iが、例えば図２（ａ）及び図２（ｂ）に示した素子分離絶縁膜１５の幅Ｗ11iの３倍である点が、第１の評価パターン１０１と異なる。即ち、図４に示した拡散領域１３１，１３２の幅Ｗ11aと素子分離絶縁膜１５の幅Ｗ13iとの比は例えば１対３である。例えば、拡散領域１３１，１３２の幅Ｗ11aが０．３４μｍであり、素子分離絶縁膜１５の幅Ｗ13iが１．０２μｍである。
【００２０】
なお、第２の評価パターン１０２及び第３の評価パターン１０３はそれぞれ、図２（ｂ）に示した第１の評価パターン１０１と同様の断面構造であるので、重複した説明を省略する。また、半導体基板１の裏面には、第１〜第３の評価パターン１０１〜１０３に対応して半導体基板１に接続された図示を省略したパッドが複数配置されている。
【００２１】
次に、図１に示した半導体ウェハを用いた結晶欠陥評価方法を説明する。図１に示した半導体ウェハの第１〜第３の評価パターン１０１〜１０３が形成された領域はダイシングされ切り出される。パッド１１０，１２０，１３０、及び第１〜第３の評価パターン１０１〜１０３に対応して半導体基板１の裏面に配置された図示を省略したパッドにそれぞれプローブをあて、第１の評価パターン１０１の拡散領域１１１，１１２，１１３、第２の評価パターン１０２の拡散領域１２１，１２２，１２３、第３の評価パターン１０３の拡散領域１３１，１３２，１３３のそれぞれとウェル２とで構成されるｎ＋ｐ接合に逆電圧を印加する。同時に、プローブに接続された電流電圧（ＩＶ）特性測定装置で、各ｎ＋ｐ接合における接合リーク電流を検出する。
【００２２】
ここで、第１の評価パターン１０１の素子分離絶縁膜１５の幅Ｗ11i、第２の評価パターン１０２の素子分離絶縁膜１５の幅Ｗ12i、及び第３の評価パターン１０３の素子分離絶縁膜１５の幅Ｗ13iを変化させているので、拡散領域１１１，１１２，１１３、拡散領域１２１，１２２，１２３、及び拡散領域１３１，１３２，１３３にそれぞれ異なる応力Ｆ11，Ｆ12，Ｆ13、応力Ｆ14，Ｆ15，Ｆ16、応力Ｆ17，Ｆ18，Ｆ19がかかり、互いに異なる割合で結晶欠陥が発生している。したがって、図１に示した半導体ウェハを用いて接合リーク電流を検出すれば、Ｌ／Ｓパターンを構成する素子分離絶縁膜１５の幅Ｗ11i，Ｗ12i，Ｗ13iの差異による結晶欠陥の発生する割合の差異を評価することができる。
【００２３】
次に、本発明の第１の実施の形態に係る半導体ウェハの製造方法を説明する。ここで、図１に示した半導体ウェハが形成されるチップ１は同一の半導体ウェハに形成される他のチップ領域の素子と同一工程で形成される。そこで、第１の実施の形態に係る半導体ウェハの製造方法を、図５（ｂ），図６（ｂ），図７（ｂ），・・・・・図１９（ｂ）に示す本チップに形成されるトランジスタの製造方法と合わせて、第１の評価パターン１０１の拡散領域１１１，１１２の部分に対して図５（ａ），図６（ａ），図７（ａ），・・・・・，図１９（ａ）を用いて説明する。
【００２４】
（イ）先ず、図５（ａ）及び図５（ｂ）に示すような半導体基板１を用意する。そして、気相化学成長（ＣＶＤ）法等により、半導体基板１の上面に酸化膜や窒化膜等のマスク材３を堆積する。更に、マスク材３の上面にレジスト４を塗布し、フォトリソグラフィ技術を用いてパターニングする。引き続き、パターニングされたレジスト４をエッチングマスクとして用いて、反応性イオンエッチング（ＲＩＥ）法等により、マスク材３及び半導体基板１の一部を順次選択的に除去する。この結果、図６（ａ）及び図６（ｂ）に示すように、図１に示した素子分離絶縁膜１５の幅Ｗ11iの絶縁膜パターンに対応した溝４ａ，４ｂ，４ｃが互いに距離Ｗ11a離間して形成される。更に、幅Ｗ12i，Ｗ13iの絶縁膜パターンに対応した図示を省略する溝もそれぞれ、互いに距離Ｗ11a離間して形成される。一方、本チップにおいて溝４ｄ，４ｅが形成される。残存したレジスト４はレジストリムーバ等を用いて除去される。また、残存したマスク材３はフッ酸（ＨＦ）等を用いて除去される。
【００２５】
（ロ）次に、溝４ａ，４ｂ，４ｃ，４ｄ，４ｅに珪酸エチル（ＴＥＯＳ）膜等の絶縁膜を埋め込むことにより、図１に示した幅Ｗ11i，Ｗ12i，Ｗ13iの絶縁膜パターンを含む素子分離絶縁膜１５を形成する。その後、化学的機械研磨（ＣＭＰ）等により図７（ａ）及び図７（ｂ）に示すように素子分離絶縁膜１５の上面を平坦化した後、応力開放のためのアニールが行われる。このとき、例えば１０００℃以上のアニールにより、素子分離絶縁膜１５において外側に膨張する応力Ｆ11，Ｆ12，Ｆ13、応力Ｆ14，Ｆ15，Ｆ16、応力Ｆ17，Ｆ18，Ｆ19が発生する。この結果、素子分離絶縁膜１５の端部から半導体基版１に応力Ｆ11，Ｆ12，Ｆ13、応力Ｆ14，Ｆ15，Ｆ16、応力Ｆ17，Ｆ18，Ｆ19がかかり、半導体基板１中に結晶欠陥が発生する。
【００２６】
（ハ）次に、熱酸化法等により、半導体基板１の上面近傍に酸化膜８ａ，８ｂ，８ｃが形成される。そして、酸化膜８ａ，８ｂ，８ｃを通して半導体基板１の上部にホウ素（Ｂ）等をイオン注入して熱処理を行う。この結果、図８（ａ）及び図８（ｂ）に示すように半導体基板１の上部にｐ型のウェル２が形成される。
【００２７】
（ニ）次に、図９（ａ）及び図９（ｂ）に示すように熱酸化法により、ウェル２の上面近傍にゲート酸化膜９ａ，９ｂ，９ｃが形成される。引き続き、ＣＶＤ法等によりゲート酸化膜９ａ，９ｂ，９ｃ及び素子分離絶縁膜１５の上面にポリシリコン膜１０ａを堆積する。更に、図１０（ａ）及び図１０（ｂ）に示すように、ポリシリコン膜１０ａの上面にレジスト５を塗布し、フォトリソグラフィ技術を用いてパターニングする。そして、パターニングされたレジスト５をエッチングマスクとして用いてＲＩＥ法等により、ゲート酸化膜９ａ，９ｂ、ゲート酸化膜９ｃの一部、ポリシリコン膜１０ａの一部、及び素子分離絶縁膜１５の上面近傍を選択的に除去する。この結果、図１１（ａ）及び図１１（ｂ）に示すように、本チップにおいてポリシリコン層１０ｃが形成される。残存したレジスト５はレジストリムーバ等を用いて除去される。
【００２８】
（ホ）次に、自己整合的にウェル２の上部及びポリシリコン層１０ｃに燐（Ｐ）等をイオン注入して熱処理を行う。この結果、図１２（ａ）及び図１２（ｂ）に示すようにｎ型の拡散領域１１ａ，１１ｂ、及び短チャネル効果を抑制するためのｎ型の拡散領域１１ｃ，１１ｄが形成される。更に、図１に示した共通拡散領域１０５ａ，１０６，１０７も形成される。また、ポリシリコン層１０ｃには不純物（Ｐ）が導入される。
【００２９】
（ヘ）次に、ＣＶＤ法等により、図１３（ａ）及び図１３（ｂ）に示すように拡散領域１１ａ，１１ｂ，１１ｃ，１１ｄ及び素子分離絶縁膜１５の上面にシリコン窒化膜等の絶縁膜１２を堆積する。引き続き、ドライエッチング法等を用いて拡散領域１１ａ，１１ｂ，１１ｃ，１１ｄに達するまでエッチバックすることにより、絶縁膜１２の一部を除去する。この結果、図１４（ａ）及び図１４（ｂ）に示すように、ポリシリコン層１０ｃの側面に側壁絶縁膜１２ａ，１２ｂが形成される。
【００３０】
（ト）次に、自己整合的にウェル２の上部及びポリシリコン層１０ｃにＰ等をイオン注入して熱処理を行う。この結果、図１５（ａ）及び図１５（ｂ）に示すように拡散領域１１ｃ，１１ｄの一部及び図１４（ａ）及び図１４（ｂ）に示した拡散領域１１ａ，１１ｂを覆うように、拡散領域１１ａ，１１ｂ，１１ｃ，１１ｄよりも高不純物密度のｎ型の拡散領域１１１，１１２，１３ａ，１３ｂが形成される。同時に、図１に示した拡散領域１１３、拡散領域１２１，１２２，１２３、拡散領域１３１，１３２，１３３も形成される。
【００３１】
（チ）次に、スパッタ法等により、拡散領域１３ａ，１３ｂ、拡散領域１１１，１１２の上面、素子分離絶縁膜１５の上面、ポリシリコン層１０ｃの上面、及び側壁絶縁膜１２ａ，１２ｂの露出部分に白金（Ｐｔ）等の金属膜１８を堆積する。引き続き、熱処理することにより、金属膜１８のＰｔと拡散領域１３ａ，１３ｂ、拡散領域１１１，１１２、及びポリシリコン層１０ｃのＳｉを拡散領域１３ａ，１３ｂ、拡散領域１１１，１１２、及びポリシリコン層１０ｃ側でそれぞれ反応させる。この結果、図１６（ａ）及び図１６（ｂ）に示すように拡散領域１１１，１１２，１３ａ，１３ｂの上部にシリサイド層１９ａ，１９ｂ，１９ｄ，１９ｅがそれぞれ形成される。また、ポリシリコン層１０ｃの上部にシリサイド層１９ｃが形成されゲート電極１０となる。その後、フッ酸（ＨＦ）等を用いて、未反応の金属膜１８が除去される。
【００３２】
（リ）次に、ＣＶＤ法等により、シリサイド層１９ａ〜１９ｅ及び素子分離絶縁膜１５の上面にホウ素燐ケイ酸ガラス（ＢＰＳＧ）等の層間絶縁膜２０を堆積する。そして、図１７（ａ）及び図１７（ｂ）に示すように層間絶縁膜２０の上面にレジスト６を塗布し、フォトリソグラフィ技術を用いてパターニングする。引き続き、パターニングされたレジスト６をエッチングマスクとして用いてＲＩＥ法等により、層間絶縁膜２０の一部を選択的に除去する。この結果、図１８（ａ）及び１８（ｂ）に示すように、コンタクトホール２１ａ，２１ｂが開口される。残存したレジスト６はレジストリムーバ等を用いて除去される。
【００３３】
（ヌ）次に、コンタクトホール２１ａ，２１ｂにタングステン（Ｗ）等のコンタクト１６を埋め込む。その後、スパッタ法等によりコンタクト１６及び層間絶縁膜２０上にチタン（Ｔｉ）等の金属膜を堆積する。そして、堆積した金属膜の上面に図示を省略するレジストを塗布し、フォトリソグラフィ技術を用いてパターニングする。引き続き、パターニングされたレジストをエッチングマスクとして用いて、ＲＩＥ法等により金属膜の一部を選択的に除去する。その後、残存したレジストはレジストリムーバ等を用いて除去される。この結果、図１９（ａ）及び図１９（ｂ）に示すように、配線２２ａ，２２ｂ，２２ｃが形成される。なお、図１に示した配線１５１，１５２，１５３等も形成される。更に、スパッタ法等により半導体基板１の表面には金属膜のパッド１１０，１２０，１３０を形成し、裏面には図示を省略した金属膜のパッドも形成し、図１に示した半導体ウェハが完成する。
【００３４】
（ル）次に、ダイヤモンドブレード等を用いたダイシングにより、図１に示した半導体ウェハの第１〜第３の評価パターン１０１〜１０３の領域と、図１９（ｂ）に示したトランジスタ等を含むチップ領域を切り出す。パッド１１０，１２０，１３０、及び第１〜第３の評価パターン１０１〜１０３に対応する半導体基板１の裏面の図示を省略したパッドにそれぞれプローブをあて、第１の評価パターン１０１の拡散領域１１１，１１２，１１３、第２の評価パターン１０２の拡散領域１２１，１２２，１２３、第３の評価パターン１０３の拡散領域１３１，１３２，１３３のそれぞれとウェル２とで構成されるｎ＋ｐ接合に逆電圧を印加する。同時に、プローブに接続された電流電圧（ＩＶ）特性測定装置で、各ｎ＋ｐ接合における接合リーク電流を検出する。そして、検出された接合リーク電流量に基づいて、第１〜第３の評価パターン１０１〜１０３の形状の差異による結晶欠陥発生量の差異が評価される。
【００３５】
第１の実施の形態に係る半導体ウェハの製造方法によれば、図１に示した半導体ウェハを実現可能となる。更に、素子分離絶縁膜１５の幅Ｗ11i，Ｗ12i，Ｗ13iの差異による結晶欠陥の発生する割合の差異を評価することができる。更に、イオン注入条件や熱処理温度等のプロセス条件を変えて半導体ウェハを形成すれば、プロセス条件の差異による結晶欠陥の発生する割合の差異も評価可能となる。
【００３６】
なお、第１の実施の形態に係る半導体ウェハの製造方法は、図５（ａ）〜図１９（ｂ）に示した手順に特に限定されるものではなく、種々の手順で実現可能である。例えば、図１３（ａ）及び図１３（ｂ）に示した拡散領域１１ａ，１１ｂ，１１ｃ，１１ｄを形成する手順は省略可能である。また、図８（ａ）及び図８（ｂ）に示した手順において本チップでｎ型のウェルも形成する場合には、酸化膜８ａ，８ｂ，８ｃの上面等の、ｎ型のウェルを形成しない箇所をレジスト等でマスクして燐（Ｐ）等をイオン注入し、熱処理を行っても良い。また、図１２（ａ）、図１２（ｂ）、図１５（ａ）及び図１５（ｂ）に示した手順において本チップでｐ型の拡散領域も形成する場合には、ｐ型の拡散領域を形成しない箇所をレジスト等でマスクしてＢ等をイオン注入し、熱処理を行っても良い。
【００３７】
また、図１に示した半導体ウェハにおいて、素子分離絶縁膜１５の幅Ｗ12i，Ｗ13iは、幅Ｗ11iに対してそれぞれ２倍及び３倍と説明したが、幅Ｗ11iに対して異なる寸法であれば特に限定されない。幅Ｗ12i，Ｗ13iとしては、幅Ｗ11iに対して例えば１／２倍及び１／３倍等の任意の寸法を設定可能である。
【００３８】
（第１の変形例）
本発明の第１の実施の形態の第１の変形例に係る半導体ウェハは、図１に示した第１〜第３の評価パターン１０１〜１０３の他に、図２０（ａ）に示す第４の評価パターン１０４を更に備える。第４の評価パターン１０４において、ストライプ状（短冊状）の拡散領域１４１，１４２の幅Ｗ13aと、拡散領域１４１，１４２に挟まれた素子分離絶縁膜１５の幅Ｗ13iは互いに等しく、図１に示した拡散領域１１１，１１２の幅Ｗ11a及び素子分離絶縁膜１５の幅Ｗ11iの３倍である点が第１の評価パターンと異なる。拡散領域１１１，１１２及び素子分離絶縁膜１５等で構成するＬ／Ｓパターンと、図２０（ａ）に示した拡散領域１４１，１４２及び素子分離絶縁膜１５等で構成するＬ／Ｓパターンの寸法比は１：３である。
【００３９】
第１の実施の形態の第１の変形例によれば、図１に示した第１の評価パターン１０１に対して、拡散領域１４１，１４２及び素子分離絶縁膜１５で構成するＬ／Ｓパターンの寸法比が異なる場合の結晶欠陥の発生する割合の差異も評価することができる。
【００４０】
（第２の変形例）
本発明の第１の実施の形態の第２の変形例に係る半導体ウェハは、図１に示した第１〜第３の評価パターン１０１〜１０３の他に、図２０（ｂ）に示す第５の評価パターン１０５を更に備える。第５の評価パターン１０５において、ストライプ状（短冊状）の拡散領域１４３，１４４の幅Ｗ13aが、図１に示した拡散領域１１１，１１２の幅Ｗ11aの３倍である点が第１の評価パターン１０１と異なる。図２０（ｂ）に示した拡散領域１１１，１１２に挟まれた素子分離絶縁膜１５の幅Ｗ11iは、図２（ａ）及び図２（ｂ）に示した素子分離絶縁膜１５の幅Ｗ11iと等しい。
【００４１】
第１の実施の形態の第２の変形例によれば、図１に示した第１の評価パターン１０１に対して拡散領域１４１，１４２の幅Ｗ13aが異なる場合の結晶欠陥の発生する割合の差異も評価することができる。
【００４２】
（第２の実施の形態）
本発明の第２の実施の形態に係る半導体ウェハは、図２１に示すように、（イ）半導体基板１ａの表面の素子分離絶縁膜１５ａ中に形成された複数のストライプ状（短冊状）の拡散領域２１１，２１２，２１３と、素子分離絶縁膜１５ａの上面に拡散領域２１１，２１２，２１３と交差指型構造をなして配置された複数のストライプ状（短冊状）のゲート電極パターン２４１，２４２，２４３とからなり、拡散領域２１１，２１２，２１３における接合リーク電流を検出するための第１の評価パターン２０１と、（ロ）半導体基板１ａの表面の素子分離絶縁膜１５ａ中に形成された複数のストライプ状（短冊状）の拡散領域２２１，２２２，２２３と、素子分離絶縁膜１５ａの上面に拡散領域２２１，２２２，２２３と交差指型構造をなして配置された複数のストライプ状（短冊状）のゲート電極パターン２５１，２５２，２５３とからなり、拡散領域２２１，２２２，２２３における接合リーク電流を検出するための第２の評価パターン２０２と、（ハ）半導体基板１ａの表面の素子分離絶縁膜１５ａ中に形成された複数のストライプ状（短冊状）の拡散領域２３１，２３２，２３３と、素子分離絶縁膜１５ａの上面に拡散領域２３１，２３２，２３３と交差指型構造をなして配置された複数のストライプ状（短冊状）のゲート電極パターン２６１，２６２，２６３とからなり、拡散領域２３１，２３２，２３３における接合リーク電流を検出するための第３の評価パターン２０３を有する半導体ウェハであって、交差指型構造のそれぞれにおいて、拡散領域２１１，２１２，２１３とゲート電極パターン２４１，２４２，２４３との距離、拡散領域２２１，２２２，２２３とゲート電極パターン２５１，２５２，２５３との距離Ｗ22i、及び拡散領域２３１，２３２，２３３とゲート電極パターン２６１，２６２，２６３との距離Ｗ23iが複数（第１〜第３）の評価パターン２０１，２０２，２０３毎に異なる。
【００４３】
第１の評価パターン２０１の拡散領域２１１，２１２，２１３には拡散領域２１１，２１２，２１３に直交する方向を長手方向とし拡散領域２１１，２１２，２１３を櫛の歯とするように共通拡散領域２０７が櫛の柄として接続され、共通拡散領域２０７にはコンタクト１６を介して配線２７１が接続され、配線２７１にはコンタクト１６を介してパッド２１が接続されている。一方、ゲート電極パターン２４１，２４２，２４３にはコンタクト１６を介して配線２８１が接続され、配線２８１にはコンタクト１６を介してパッド２２が接続されている。
【００４４】
第２の評価パターン２０２の拡散領域２２１，２２２，２２３には拡散領域２２１，２２２，２２３に直交する方向を長手方向とし拡散領域２２１，２２２，２２３を櫛の歯とするように共通拡散領域２０８が櫛の柄として接続され、共通拡散領域２０８にはコンタクト１６を介して配線２７２が接続され、配線２７２にはコンタクト１６を介してパッド２３が接続されている。一方、ゲート電極パターン２５１，２５２，２５３にはコンタクト１６を介して配線２８２が接続され、配線２８２にはコンタクト１６を介してパッド２４が接続されている。
【００４５】
第３の評価パターン２０３の拡散領域２３１，２３２，２３３には拡散領域２３１，２３２，２３３に直交する方向を長手方向とし拡散領域２３１，２３２，２３３を櫛の歯とするように共通拡散領域２０８が櫛の柄として接続され、共通拡散領域２０８にはコンタクト１６を介して配線２７３が接続され、配線２７３にはコンタクト１６を介してパッド２５が接続されている。一方、ゲート電極パターン２６１，２６２，２６３にはコンタクト１６を介して配線２８３が接続され、配線２８３にはコンタクト１６を介してパッド２６が接続されている。なお、半導体基板１ａの裏面には１〜第３の評価パターン２０１〜２０３に対応して、半導体基板１ａに接続された図示を省略したパッドが配置されている。
【００４６】
第１の評価パターン２０２において、例えば拡散領域２１１，２１２はそれぞれ、図２２（ａ）に示すように、平面上からみたときにゲート電極パターン２４１，２４２と隣接する。拡散領域２１１，２１２の幅Ｗ21aとゲート電極パターン２４１，２４２の幅Ｗ21gは等しく、例えば０．３４μｍである。拡散領域２１１は、図２２（ｂ）に示すように、第１の拡散領域１１ｅ及び第１の拡散領域１１ｅと隣接する第２の拡散領域１３ｃを備える。一方、拡散領域２１２は、第３の拡散領域１１ｆ及び第３の拡散領域１１ｆと隣接する第４の拡散領域１３ｄを備える。第１の拡散領域１１ｅ、第２の拡散領域１３ｃ、第３の拡散領域１１ｆ及び第４の拡散領域１３ｄはそれぞれ、半導体基板１ａの上部のｐ型のウェル２ａの上部に形成されたｎ＋型の半導体領域である。
【００４７】
また、ゲート電極パターン２４１は、例えばポリシリコン層１０ｄ及びポリシリコン層１０ｄの上部に形成されたシリサイド層１９ｈを含む。また、ゲート電極パターン２４２は、例えばポリシリコン層１０ｅ及びポリシリコン層１０ｅの上部に形成されたシリサイド層１９ｉを含む。ゲート電極パターン２４１，２４２の側壁にはそれぞれ、側壁絶縁膜１２ｅ，１２ｆ、及び側壁絶縁膜１２ｇ，１２ｈが形成されている。素子分離絶縁膜１５ａの上面、シリサイド層１９ｆ，１９ｇの上面、側壁絶縁膜１２ｅ，１２ｆ，１２ｇ，１２ｈの表面及びシリサイド層１９ｈ，１９ｉの上面には図示を省略した層間絶縁膜等が配置されている。ここで、図２１に示した半導体ウェハを製造する熱工程において、素子分離絶縁膜１５ａの端部からの応力Ｆ21，Ｆ22，Ｆ23に加えて、側壁絶縁膜１２ｅ，１２ｇの底部からも応力Ｆ24，Ｆ25が半導体基板１ａにかかる。応力Ｆ21，Ｆ22，Ｆ23，Ｆ24，Ｆ25により、半導体基板１ａに結晶欠陥が発生する。発生した結晶欠陥が、半導体基板１に形成された拡散領域２１１，２１２とウェル２ａとで構成されるｎ＋ｐ接合の接合リーク電流の原因となる。
【００４８】
図２１に示した第２の評価パターン２０２において拡散領域２２１，２２２がそれぞれ、図２３に示すように、平面上からみたときにゲート電極パターン２５１，２５２と距離Ｗ22iだけ離間する点が、図２２（ａ）に示した第１の評価パターン２０１と異なる。図２３に示した拡散領域２２１，２２２とゲート電極パターン２５１，２５２との距離Ｗ22iは、例えば０．０９μｍである。
【００４９】
図２１に示した第３の評価パターン２０３において拡散領域２３１，２３２が、図２４に示すように、平面上からみたときにゲート電極パターン２６１，２６２と距離Ｗ22iより大きい距離Ｗ23iだけ離間する点が、図２２（ａ）に示した第１の評価パターン２０１、及び図２３に示した第２の評価パターン２０２と異なる。図２４に示した拡散領域２３１，２３２とゲート電極パターン２６１，２６２との距離Ｗ23iは、例えば０．３４μｍである。なお、第２の評価パターン２０２及び第３の評価パターン２０３は、図２２（ｂ）に示した第１の評価パターン２０１の断面構造と実質的に同様であるので、重複した説明を省略する。
【００５０】
図２１に示した半導体ウェハを用いて、第１の評価パターン２０１の拡散領域２１１，２１２，２１３、第２の評価パターン２０２の拡散領域２２１，２２２，２２３、第３の評価パターン２０３の拡散領域２３１，２３２，２３３のそれぞれとウェル２ａとで構成されるｎ＋ｐ接合の接合リーク電流が第１の実施の形態と同様に検出される。第１の評価パターン２０１の拡散領域２１１，２１２，２１３とゲート電極パターン２６１，２６２，２６３との距離、第２の評価パターン２０２の拡散領域２２１，２２２，２２３とゲート電極パターン２５１，２５２，２５３との距離Ｗ22i、及び第３の評価パターン２０３の拡散領域２３１，２３２，２３３とゲート電極パターン２６１，２６２，２６３との距離Ｗ23iを変化させた場合の結晶欠陥の発生する割合の差異を評価することができる。
【００５１】
図２１に示した第１の評価パターン２０１、第２の評価パターン２０２、及び第３の評価パターン２０３における接合リーク電流の評価結果の一例を図２５〜図２７にそれぞれ示す。図２５〜図２７において、横軸に電圧値、縦軸に電流値をそれぞれ示す。図２７に示した第３の評価パターン２０３におけるｎ＋ｐ接合の接合リーク電流量が、図２６及び図２７にそれぞれ示した第１及び第２の評価パターン２０１，２０２におけるｎ＋ｐ接合の接合リーク電流量よりも多く、接合リーク電流の起因となる結晶欠陥が顕著に発生していると推測できる。
【００５２】
次に、本発明の第２の実施の形態に係る半導体ウェハの製造方法を説明する。ここでも、同一工程で形成される図２８（ｂ），図２９（ｂ），図３０（ｂ），・・・・・，図３４（ｂ）に示すようなトランジスタの製造方法と合わせて、図２１に示した第１の評価パターン２０１の拡散領域２１１，２１２，ゲート電極パターン２４１，２４２の部分に対して図２８（ａ），図２９（ａ），図３０（ａ），・・・・・，図３４（ａ）を用いて説明する。
【００５３】
（イ）図５（ａ）〜図１０（ｂ）に示した手順と同様に、ｐ型の半導体基板１ａの上部に図２１に示した幅Ｗ21a離間した絶縁膜パターンを含む素子分離絶縁膜１５ａを形成する。素子分離絶縁膜１５ａの応力開放のためのアニールにより、素子分離絶縁膜１５ａにおいて膨張する応力が発生し、素子分離絶縁膜１５ａの端部から半導体基板１ａに応力がかかる。
【００５４】
（ロ）次に、図２８（ａ）及び図２８（ｂ）に示すように半導体基板１ａの上部にｐ型のウェル２ａを形成し、熱酸化法によりウェル２ａの上面近傍にゲート酸化膜９ｄ，９ｅ，９ｆを形成し、ＣＶＤ法等によりゲート酸化膜９ｄ，９ｅ，９ｆの上面にポリシリコン膜１０ｂを堆積する。そして、ポリシリコン膜１０ｂの上面にレジスト７を塗布し、フォトリソグラフィ技術を用いてパターニングする。引き続き、パターニングされたレジスト７をエッチングマスクとして用いてＲＩＥ法等により、素子分離絶縁膜１５ａの上面近傍、ゲート酸化膜９ｄ，９ｅ、ゲート酸化膜９ｆの一部、ポリシリコン膜１０ｂの一部を選択的に除去する。この結果、図２９（ａ）及び図２９（ｂ）に示すように素子分離絶縁膜１５ａの端部の上面に平面パターンとしてみたときにウェル２と隣接するように図１に示したゲート電極パターン２４１，２４２に対応するポリシリコン層１０ｄ，１０ｅが形成され、ポリシリコン層１０ｆも形成される。更に、図１に示したゲート電極パターン２５１〜２５３に対応する図示を省略するポリシリコン層もウェル２と距離Ｗ22i離間して形成され、ゲート電極パターン２６１〜２６３に対応する図示を省略するポリシリコン層もウェル２と距離Ｗ23i離間して形成される。残存したレジスト７は、レジストリムーバ等を用いて除去される。
【００５５】
（ハ）次に、自己整合的にウェル２ａの上部、及びポリシリコン層１０ｄ，１０ｅ，１０ｆにＰ等をイオン注入する。その後、熱処理を行うことによりイオン注入領域を活性化する。この結果、図３０（ａ）及び図３０（ｂ）に示すように、ｎ型の第１の拡散領域１１ｅ、第３の拡散領域１１ｆ、及び拡散領域１１ｇ，１１ｈが形成される。
【００５６】
（ニ）次に、図３１（ａ）及び図３１（ｂ）に示すように、第１〜第４の拡散領域１１ｅ〜１１ｈ、素子分離絶縁膜１５ａ、ポリシリコン層１０ｄ，１０ｅ，１０ｆの上面にシリコン窒化膜等の絶縁膜１２ｘを堆積する。引き続き、ドライエッチング法を用いて第１〜第４の拡散領域１１ｅ〜１１ｈに達するまで絶縁膜１２ｘをエッチバックすることにより、図３２（ａ）及び図３２（ｂ）に示すようにポリシリコン層１０ｄ，１０ｅ，１０ｆのそれぞれの側壁に側壁絶縁膜１２ｅ，１２ｆ、側壁絶縁膜１２ｇ，１２ｈ、及び側壁絶縁膜１２ｃ，１２ｄが形成される。
【００５７】
（ホ）次に、自己整合的にポリシリコン層１０ｄ，１０ｅ，１０ｆ、及びウェル２ａの上部にイオン注入して熱処理を行う。この結果、図３３（ａ）及び図３３（ｂ）に示すように第１の拡散領域１１ｅ、第３の拡散領域１１ｆ、及び拡散領域１１ｇ，１１ｈの一部をそれぞれ覆うように、第１の拡散領域１１ｅ、第３の拡散領域１１ｆ、及び拡散領域１１ｇ，１１ｈよりも高不純物密度のｎ型の第２の拡散領域１３ｃ、第４の拡散領域１３ｄ、及び拡散領域１３ｅ，１３ｆが形成される。例えばこの際の熱処理等により、素子分離絶縁膜１５ａの端部や、側壁絶縁膜１２ｅ，１２ｆ、側壁絶縁膜１２ｇ，１２ｈ、及び側壁絶縁膜１２ｃ，１２ｄの底部から半導体基板１ａに応力がかかる。
【００５８】
（ヘ）次に、スパッタ法等により半導体基板１ａの上面にコバルト（Ｃｏ）やチタンニッケル（ＴｉＮｉ）等の金属膜１８を形成する。その後、熱処理を行うことにより、図３４（ａ）及び図３４（ｂ）に示すように第２の拡散領域１３ｃ、第４の拡散領域１３ｄ、及び拡散領域１３ａ，１３ｂの上部にシリサイド層１９ｆ，１９ｇ，１９ｋ，１９ｌがそれぞれ形成される。また、ポリシリコン層１０ｄ，１０ｅ，１０ｆの上部にシリサイド層１９ｈ，１９ｉ，１９ｊがそれぞれ形成され、ポリシリコン層１０ｄ，１０ｅ，１０ｆと共にそれぞれゲート電極パターン２４１，２４２、ゲート電極１０となる。その後、図１７（ａ）〜図１９（ｂ）に示した手順と同様に、図２１に示した半導体ウェハを完成する。
【００５９】
（ト）次に、図２１に示す半導体ウェハをダイシング等により、第１〜第３の評価パターン２０１〜２０３の領域、及び本チップを切りだす。そして、第１〜第３の評価パターン２０１〜２０３を用いて、第１〜第３の評価パターン２０１〜２０３におけるｎ＋ｐ接合の接合リーク電流を検出する。検出された接合リーク電流に基づいて、第１〜第３の評価パターン２０１〜２０３の結晶欠陥が評価される。
【００６０】
第２の実施の形態に係る半導体ウェハの製造方法によれば、図２１に示した半導体ウェハを実現可能となる。また、第１の評価パターン２０１の拡散領域２１１，２１２，２１３とゲート電極パターン２６１，２６２，２６３との距離、第２の評価パターン２０２の拡散領域２２１，２２２，２２３とゲート電極パターン２５１，２５２，２５３との距離Ｗ22g、及び第３の評価パターン２０３の拡散領域２３１，２３２，２３３とゲート電極パターン２６１，２６２，２６３との距離Ｗ23gを変化させた場合の結晶欠陥の発生する割合の差異を評価することができる。
【００６１】
（第３の実施の形態）
本発明の第３の実施の形態に係る半導体ウェハは、図３５に示すように、（イ）半導体基板１ｂの表面の素子分離絶縁膜１５ｂ中に形成された複数のストライプ状（短冊状）の拡散領域３０，３０ｘ，３０ｙと、拡散領域３０，３０ｘ，３０ｙの上面に拡散領域３０，３０ｘ，３０ｙの長手方向に延伸する中心ストライプと中心ストライプに周期的に横架する複数の梁部からなるフィッシュボーン構造をなすゲート電極パターン３１０，３２０，３３０からなり、拡散領域３０，３０ｘ，３０ｙにおける接合リーク電流を検出するための第１の評価パターン３０１と、（ロ）半導体基板１ｃの表面の素子分離絶縁膜１５ｂ中に形成された複数のストライプ状（短冊状）の拡散領域３０ａ，３０ａｘ，３０ａｙと、拡散領域３０ａ，３０ａｘ，３０ａｙの上面に拡散領域３０ａ，３０ａｘ，３０ａｙの長手方向に延伸する中心ストライプと中心ストライプに周期的に横架する複数の梁部からなるフィッシュボーン構造をなすゲート電極パターン３１０ａ，３２０ａ，３３０ａとからなり、拡散領域３０ａ，３０ａｘ，３０ａｙにおける接合リーク電流を検出するための第２の評価パターン３０２と、（ハ）半導体基板１ｃの表面の素子分離絶縁膜１５ｂ中に形成された複数のストライプ状（短冊状）の拡散領域３０ｂ，３０ｂｘ，３０ｂｙと、拡散領域３０ｂ，３０ｂｘ，３０ｂｙの上面に拡散領域３０ｂ，３０ｂｘ，３０ｂｙの長手方向に延伸する中心ストライプと中心ストライプに周期的に横架する複数の梁部からなるフィッシュボーン構造をなすゲート電極パターン３１０ｂ，３２０ｂ，３３０ｂからなり、拡散領域３０ｂ，３０ｂｘ，３０ｂｙにおける接合リーク電流を検出するための第３の評価パターン３０３を有する半導体ウェハであって、複数のフィッシュボーン構造のそれぞれにおいて、梁部の間隔Ｗ31，Ｗ32，Ｗ33，Ｗ34，Ｗ35が複数（第１〜第３）の評価パターン３０１，３０２，３０３毎に異なる。
【００６２】
第１の評価パターン３０１の拡散領域３０，３０ｘ，３０ｙには拡散領域３０，３０ｘ，３０ｙに直交する方向を長手方向とし拡散領域３０，３０ｘ，３０ｙを櫛の歯とするように共通拡散領域３３が櫛の柄として接続され、共通拡散領域３３にはコンタクト１６を介して配線３５が接続され、配線３５にはコンタクト１６を介してパッド３７が接続されている。一方、ゲート電極パターン３１０，３２０，３３０にはコンタクト１６を介して配線３６が接続され、配線３６にはコンタクト１６を介してパッド３８が接続されている。
【００６３】
第２の評価パターン３０２の拡散領域３０ａ，３０ａｘ，３０ａｙには拡散領域３０ａ，３０ａｘ，３０ａｙに直交する方向を長手方向とし拡散領域３０ａ，３０ａｘ，３０ａｙを櫛の歯とするように共通拡散領域３３ａが櫛の柄として接続され、共通拡散領域３３ａにはコンタクト１６を介して配線３５ａが接続され、配線３５ａにはコンタクト１６を介してパッド３７ａが接続されている。一方、ゲート電極パターン３１０ａ，３２０ａ，３３０ａにはコンタクト１６を介して配線３６ａが接続され、配線３６ａにはコンタクト１６を介してパッド３８ａが接続されている。
【００６４】
第３の評価パターン３０３の拡散領域３０ｂ，３０ｂｘ，３０ｂｙには拡散領域３０ｂ，３０ｂｘ，３０ｂｙに直交する方向を長手方向とし拡散領域３０ｂ，３０ｂｘ，３０ｂｙを櫛の歯とするように共通拡散領域３３ｂが櫛の柄として接続され、共通拡散領域３３ｂにはコンタクト１６を介して配線３５ｂが接続され、配線３５ｂにはコンタクト１６を介してパッド３７ｂが接続されている。一方、ゲート電極パターン３１０ｂ，３２０ｂ，３３０ｂにはコンタクト１６を介して配線３６ｂが接続され、配線３６ｂにはコンタクト１６を介してパッド３８ｂが接続されている。
【００６５】
第１の評価パターン３０１において、図３６（ａ）に示すように、ゲート電極パターン３１０は、拡散領域３０ｘと平行に延伸する中心ストライプ（ストライプ部）３１と、中心ストライプ３１に周期的に横架する複数の梁部３１１，３１２，３１３を備える。複数の梁部３１１，３１２，３１３は、拡散領域３０ｘの上面まで延伸する。一方、ゲート電極パターン３２０は、拡散領域３０と平行に延伸する中心ストライプ３２と、中心ストライプ３１に周期的に横架する複数の梁部３２１，３２２，３２３を備える。複数の梁部３２１，３２２，３２３は、拡散領域３０ｘの上面まで延伸する。複数の梁部３１１，３１２，３１３及び複数の梁部３２１，３２２，３２３はそれぞれ、互いに間隔Ｗ31だけ離間する。間隔Ｗ31は、例えば１．０２μｍである。
【００６６】
拡散領域３０ｘは、図３６（ｂ）及び図３６（ｃ）に示すように、半導体基板１ｂの上部のｐ型のウェル２ｂの上部に形成されたｎ＋型の半導体領域である。拡散領域３０ｘの上面及び拡散領域３０ｘの上面には図示を省略した層間絶縁膜が配置されている。複数の梁部３１１，３１２，３１３の側壁には、側壁絶縁膜３１１ｘ，３１１ｙ，３１２ｘ，３１２ｙ，３１３ｘ，３１３ｙが形成されている。図３５に示した半導体ウェハを製造する熱工程において、側壁絶縁膜３１１ｘ，３１１ｙ，３１２ｘ，３１２ｙ，３１３ｘ，３１３ｙの底部及び素子分離絶縁膜１５ｂの端部から半導体基板１ｂに応力Ｆ31，Ｆ32，Ｆ33，Ｆ34，Ｆ35，Ｆ36及び応力Ｆ37，Ｆ38がそれぞれかかる。応力Ｆ31，Ｆ32，Ｆ33，Ｆ34，Ｆ35，Ｆ36，Ｆ37，Ｆ38等にり拡散領域３０ｘにおいて結晶欠陥が発生し、半導体基板１ｂに形成された拡散領域３０ｘとウェル２ｂとで構成するｎ＋ｐ接合の接合リーク電流の原因となる。また、複数の梁部３２１，３２２，３２３の側壁にも図示を省略した側壁絶縁膜が形成され、側壁絶縁膜のそれぞれの底部から半導体基板１ｂに応力がかかる。
【００６７】
図３５に示した第２の評価パターン３０２においてゲート電極パターン３１０ａは、図３７に示すように、拡散領域３０ａｘと平行に延伸する中心ストライプ３１ａと、中心ストライプ３１ａに周期的に横架する複数の梁部３１１ａ，３１２ａ，３１３ａを備える。また、ゲート電極パターン３２０は、拡散領域３０ａｘと平行に延伸する中心ストライプ３２ａと、に周期的に横架する複数の梁部３２１ａ，３２２ａ，３２３ａを備える。
【００６８】
ここで、梁部３１１ａと梁部３１２ａとの間隔Ｗ32、及び梁部３２１ａと梁部３２２ａとの間隔Ｗ32が、図３６（ａ）に示した間隔Ｗ31より小さく、例えば０．３４μｍである。また、図３７に示した梁部３１２ａと梁部３１３ａとの間隔Ｗ33、及び梁部３２２ａと梁部３２３ａとの間隔Ｗ33が、図３６（ａ）に示した間隔Ｗ31よりそれぞれ大きく、例えば１．７０μｍである。
【００６９】
図３５に示した第３の評価パターン３０３においてゲート電極パターン３１０ｂは、図３８に示すように、拡散領域３０ｂｘと平行に延伸する中心ストライプ３１ｂと、中心ストライプ３１ｂに周期的に横架する複数の梁部３１１ａ，３１２ａ，３１３ａを備える。また、ゲート電極パターン３２０は、拡散領域３０ｂと平行に延伸する中心ストライプ３２ｂと、中心ストライプ３１ｂに周期的に横架する複数の梁部３１１ｂ，３１２ｂ，３１３ｂを備える。
【００７０】
ここで、梁部３１１ｂと梁部３１２ｂとの間隔Ｗ34、及び梁部３２１ｂと梁部３２２ｂとの間隔Ｗ34が、図３６（ａ）に示した間隔Ｗ31より狭く且つ図３７に示した間隔Ｗ32より広く、例えば０．６８μｍである。更に、図３８に示した梁部３１２ｂと梁部３１３ｂとの間隔Ｗ35、及び梁部３２２ｂと梁部３２３ｂと間隔Ｗ35が、図３６（ａ）に示した間隔Ｗ31より大きく且つ図３７に示した間隔Ｗ33より小さく、例えば１．３６μｍである。
【００７１】
図３５に示した半導体ウェハを用いて、第１の実施の形態と同様に、第１の評価パターン３０１の拡散領域３０，３０ｘ，３０ｙ、第２の評価パターン３０２の拡散領域３０ａ，３０ａｘ，３０ａｙ、第３の評価パターン３０３の拡散領域３０ｂ，３０ｂｘ，３０ｂｙのそれぞれとウェル２ｂとで構成されるｎ＋ｐ接合の接合リーク電流が検出される。ゲート電極パターン３１０，３２０，３３０の梁部３１１，３１２，３１３の間隔Ｗ31、ゲート電極パターン３１０ａ，３２０ａ，３３０ａの梁部３１１ａ，３１２ａ，３１３ａの間隔Ｗ32，Ｗ33、及びゲート電極パターン３１０ｂ，３２０ｂ，３３０ｂ梁部３１１ｂ，３１２ｂ，３１３ｂの間隔Ｗ34，Ｗ35を変化させることによる結晶欠陥の発生する割合の差異を感度良く評価することができる。なお、図３５に示した半導体ウェハは、図２１に示した半導体ウェハと実質的に同様の手順で実現可能であるので、重複した説明を省略する。
【００７２】
（第１の変形例）
本発明の第３の実施の形態の第１の変形例に係る半導体ウェハは、図３５に示した第１〜第３の評価パターン３０１〜３０３の他に、図３９及び図４０に示すような第４の評価パターン３０４及び第５の評価パターン３０５を更に備える。図３９に示した第４の評価パターン３０４において、ゲート電極パターン３１０ｃは、拡散領域３０ｃと平行に延伸する中心ストライプ３１ｃと、中心ストライプ３１に周期的に横架する複数の梁部３１１ｃ，３１２ｃ，３１３ｃを備える。一方、ゲート電極パターン３２０ｃは、拡散領域３０ｃと平行に延伸する中心ストライプ３２ｃと、中心ストライプ３１に周期的に横架する複数の梁部３１１ｃ，３１２ｃ，３１３ｃを備える。ここで、複数の梁部３１１ｃ，３１２ｃ，３１３ｃと対応する複数の梁部３２１ｃ，３２２ｃ，３２３ｃとの配置位置が、拡散領域３０ｃの長手方向に距離Ｗ36だけ互いにずれている点が、図３５に示した第１の評価パターン３０１と異なる。ずれている距離Ｗ36は、例えば０．３４μｍである。
【００７３】
図４０に示した第５の評価パターン３０５において、ゲート電極パターン３１０ｄは、拡散領域３０ｄと平行に延伸する中心ストライプ３１ｄと、中心ストライプ３１に周期的に横架する複数の梁部３１１ｄ，３１２ｄ，３１３ｄを備える。また、ゲート電極パターン３２０ｄは、拡散領域３０ｄと平行に延伸する中心ストライプ３２ｄと、中心ストライプ３１に周期的に横架する複数の梁部３１１ｄ，３１２ｄ，３１３ｄを備える。ここで、複数の梁部３１１ｄ，３１２ｄ，３１３ｄと対応する複数の梁部３２１ｄ，３２２ｄ，３２３ｄとの配置位置が、拡散領域３０ｄの長手方向に距離Ｗ37だけ互いにずれている点が、図３５に示した第１の評価パターン３０１と異なる。距離Ｗ37は、図３９に示した距離Ｗ36よりも小さく、例えば０．１７μｍである。
【００７４】
第３の実施の形態の第１の変形例によれば、梁部３１１ｃ，３１２ｃ，３１３ｃ、梁部３１１ｄ，３１２ｄ，３１３ｄのずれる距離Ｗ36，Ｗ37を変化させた場合の結晶欠陥の発生する割合の差異を感度良く評価することができる。
【００７５】
（第２の変形例）
本発明の第３の実施の形態の第２の変形例に係る半導体ウェハは、図３５に示した第１〜第３の評価パターン３０１〜３０３の他に、図４１及び図４２に示すような第６の評価パターン３０６及び第７の評価パターン３０７を更に備える。図４１に示した第６の評価パターン３０６は、ストライプ状（短冊状）の拡散領域３０ｅと、拡散領域３０ｅに対して対称に配置されたゲート電極パターン３１０ｅ，３２０ｅを備える。ゲート電極パターン３１０ｅは、複数の矩形部３１４ｅ，３１５ｅ，３１６ｅ、及び複数の矩形部３１４ｅ，３１５ｅ，３１６ｅにそれぞれ接続された複数の梁部３１１ｅ，３１２ｅ，３１３ｅを備える。また、ゲート電極パターン３２０ｅは、複数の矩形部３２４ｅ，３２５ｅ，３２６ｅ、及び複数の矩形部３２４ｅ，３２５ｅ，３２６ｅにそれぞれ接続された複数の梁部３２１ｅ，３２２ｅ，３２３ｅを備える。
【００７６】
ここで、複数の矩形部３１４ｅ，３１５ｅ，３１６ｅ、及び複数の矩形部３２４ｅ，３２５ｅ，３２６ｅが間隔Ｗ38だけ離間する点が、図３６（ａ）に示した中心ストライプ３１，３２と異なる。間隔Ｗ38は、例えば０．３４μｍである。複数の梁部３１１ｅ，３１２ｅ，３１３ｅは、互いに間隔Ｗ31だけ離間し、拡散領域３０ｅの上面まで延伸する。複数の梁部３２１ｅ，３２２ｅ，３２３ｅは、互いに間隔Ｗ31だけ離間し、拡散領域３０ｅの上面まで延伸する。
【００７７】
また、図４２に示した第７の評価パターン３０７は、一方向に延伸する拡散領域３０ｆ、及び拡散領域３０ｆに対して対称に配置されたゲート電極パターン３１０ｆ，３２０ｆを備える。ゲート電極パターン３１０ｆは、互いに等しい間隔Ｗ38だけ離間する複数の矩形部３１４ｆ，３１５ｆ，３１６ｆ、及び複数の矩形部３１４ｆ，３１５ｆ，３１６ｆにそれぞれ接続された複数の梁部３１１ｆ，３１２ｆ，３１３ｆを備える。また、ゲート電極パターン３２０ｆは、等しい間隔Ｗ38だけ離間する複数の矩形部３２４ｆ，３２５ｆ，３２６ｆ、及び複数の矩形部３２４ｆ，３２５ｆ，３２６ｆにそれぞれ接続された複数の梁部３２１ｆ，３２２ｆ，３２３ｆを備える。
【００７８】
ここで、梁部３１１ｆと梁部３１２ｆ、及び梁部３２１ｆと梁部３２２ｆが間隔Ｗ32だけ離間し、梁部３１２ｆと梁部３１３ｆ、及び梁部３２２ｆと梁部３２３ｆとが間隔Ｗ35だけ離間する点が、図４１に示した梁部３１１ｆ，３１２ｆ，３１３ｆ、及び梁部３２１ｆ，３２２ｆ，３２３ｆと異なる。複数の梁部３１１ｆ，３１２ｆ，３１３ｆは、拡散領域３０ｆの上面まで延伸する。複数の梁部３２１ｆ，３２２ｆ，３２３ｆは、拡散領域３０ｆの上面まで延伸する。
【００７９】
第３の実施の形態の第２の変形例によれば、図４１及び図４２に示した第６の評価パターン３０６及び第７の評価パターン３０７を備えることにより、中心ストライプの代わりに矩形部３１４ｅ，３１５ｅ，３１６ｅ、矩形部３１４ｆ，３１５ｆ，３１６ｆを備える場合の結晶欠陥の発生する割合の差異を評価することができる。
【００８０】
（第４の実施の形態）
梁本発明の第４の実施の形態に係る半導体ウェハは、図４３に示すように、（イ）半導体基板１ｃの表面の素子分離絶縁膜１５ｃ中に形成されたメアンダ（蛇行）形状の拡散領域４０，４１，４２からなり、拡散領域４０，４１，４２における接合リーク電流を検出するための素子分離絶縁膜１５ｃを有する第１の評価パターン４０１と、（ロ）半導体基板１ｃの表面の素子分離絶縁膜１５ｃ中に形成されたメアンダ（蛇行）形状の拡散領域４０ａ，４１ａ，４２ａからなり、拡散領域４０ａ，４１ａ，４２ａにおける接合リーク電流を検出するための第２の評価パターン４０２と、（ハ）半導体基板１ｄの表面の素子分離絶縁膜１５ｃ中に形成されたメアンダ（蛇行）形状の拡散領域４０ｂ，４１ｂ，４２ｂからなり、拡散領域４０ｂ，４１ｂ，４２ｂにおける接合リーク電流を検出するための第３の評価パターン４０３を有する半導体ウェハであって、メアンダ形状のそれぞれにおいて、拡散領域４０，４１，４２がなす角部Ｃ1の位置、拡散領域４０ａ，４１ａ，４２ａがなす角部Ｃ2の位置、及び拡散領域４０ｂ，４１ｂ，４２ｂがなす角部Ｃ3の位置が複数（第１〜第３）の評価パターン４０１，４０２，４０３毎に異なる。
【００８１】
第１の評価パターン４０１の拡散領域４０，４１，４２には共通拡散領域４３が接続され、共通拡散領域４３にはコンタクト１６を介して配線４４が接続され、配線４４にはコンタクト１６を介してパッド４５が接続されている。また、第２の評価パターン４０２の拡散領域４０ａ，４１ａ，４２ａには共通拡散領域４３ａが接続され、共通拡散領域４３ａにはコンタクト１６を介して配線４６が接続され、配線４６にはコンタクト１６を介してパッド４７が接続されている。また、第３の評価パターン４０３の拡散領域４０ｂ，４１ｂ，４２ｂには共通拡散領域４３ｂが接続され、共通拡散領域４３ｂにはコンタクト１６を介して配線４８が接続され、配線４８にはコンタクト１６を介してパッド４９が接続されている。
【００８２】
第１の評価パターン４０１において、例えば拡散領域４１は、図４４に示すように、第１領域４２１、第１領域４２１に一端が接続された第２領域４２２、第２領域４２２の他端に接続された第１領域４２３、第１領域４２３に一端が接続された第２領域４２４、第２領域４２４の他端に接続された第１領域４２５、第１領域４２５に一端が接続された第２領域４２６、第２領域４２６の他端に接続された第１領域４２７を備える。第１領域４２１，４２５及び第１領域４２３，４２７はそれぞれ、長さＬ41、幅Ｗ41を有し、互いに距離Ｗ42だけ離間する。第２領域４２２，４２４，４２６は、長さＬ42、幅Ｗ41を有し、第１領域４２１，４２３，４２５，４２７の長手方向に直交する方向に延伸する。
【００８３】
図４３に示した第２の評価パターン４０２において、図４５に示すように、拡散領域４１ａは、第１領域４３１、第１領域４３１に一端が接続された第２領域４３２、第２領域４３２の他端に接続された第１領域４３３、第１領域４３３に一端が接続された第２領域４３４、第２領域４３４の他端に接続された第１領域４３５、第１領域４３５に一端が接続された第２領域４３６、第２領域４３６の他端に接続された第１領域４３７を備える。ここで、第２領域４３２，４３４，４３６の長さＬ43の長さが、図４４の第２領域４２２，４２４，４２６の長さＬ42よりも短い点が、第１の評価パターン４０１と異なる。
【００８４】
図４３に示した第３の評価パターン４０３において、図４６に示すように、拡散領域４１ｂは、第１領域４４１、第１領域４４１に一端が接続された第２領域４４２、第２領域４４２の他端に接続された第１領域４４３、第１領域４４３に一端が接続された第２領域４４４、第２領域４４４の他端に接続された第１領域４４５、第１領域４４５に一端が接続された第２領域４４６、第２領域４４６の他端に接続された第１領域４４７を備える。ここで、第１領域４４１，４４５及び第１領域４４５，４４７はそれぞれ、長さＬ44、幅Ｗ41で、互いに距離Ｌ42だけ離間して配置される点、及び第２領域４４２，４４４，４４６がそれぞれ、第１領域４４１，４４３，４４５，４４７が延伸する方向と４５度の角度θを成して延伸する点が、図１に示した第１の評価パターン４０１と異なる。
【００８５】
図４３に示した半導体ウェハを用いて、第１の実施の形態と同様に、第１の評価パターン４０１の拡散領域４０，４１，４２、第２の評価パターン４０２の拡散領域４０ａ，４１ａ，４２ａ、第３の評価パターン４０３の拡散領域４０ｂ，４１ｂ，４２ｂのそれぞれとウェルとで構成されるｎ＋ｐ接合の接合リーク電流が検出される。第１の評価パターン４０１の拡散領域４０，４１，４２の角部Ｃ1、第２の評価パターン４０２の拡散領域４０ａ，４１ａ，４２ａの角部Ｃ2、第３の評価パターン４０３の拡散領域４０ｂ，４１ｂ，４２ｂの角部Ｃ3のそれぞれの位置、角度、及び数の差異による結晶欠陥の発生する割合の差異を評価することができる。なお、図４３に示した半導体ウェハは、図１に示した半導体ウェハと実質的に同様の手順で実現可能であるので、重複した説明を省略する。
【００８６】
（第１の変形例）
本発明の第４の実施の形態の第１の変形例に係る半導体ウェハは、図４３に示した第１〜第３の評価パターン４０１〜４０３の他に、図４７に示すような第４の評価パターン４０４を備える。第４の評価パターン４０４は、図４５に示した拡散領域４１ａと同様のメアンダ（蛇行）形状の拡散領域４１ｃに加えて、拡散領域４１ｃの角部Ｃ4にそれぞれ配置された複数の補助領域４６１ａ，４６１ｂ，４６１ｃ，４６１ｄ，４６１ｅ，４６１ｆを更に備える点が、第２の評価パターン４０２と異なる。補助領域４６１ａ〜４６１ｆは平面パターンとしてみたときに例えば微小な直角二等辺三角形の形状を有する。
【００８７】
第４の実施の形態の第１の変形例によれば、図４７に示した第４の評価パターン４０４の角部Ｃ4にかかる応力を緩和した場合の差異を評価することができる。
【００８８】
（第２の変形例）
本発明の第４の実施の形態の第２の変形例に係る半導体ウェハは、図４３に示した第１〜第３の評価パターン４０１〜４０３の他に、図４８〜図５０に示すような第５の評価パターン４０５、第６の評価パターン４０６、及び第７の評価パターン４０７を更に備える。図４８に示した第５の評価パターン４０５において、拡散領域４１ｄは、ストライプ部４７０、ストライプ部４７０の長手方向の一方の側に接続されストライプ部４７０の長手方向に直交する方向に延伸する複数の梁部４７１，４７２，４７３、及びストライプ部４７０の長手方向の他方の側に接続されストライプ部４７０の長手方向に直交する方向に延伸する複数の梁部４７４，４７５，４７６を備える。複数の梁部４７１，４７２，４７３、及び複数の梁部４７４，４７５，４７６はそれぞれ、長さＬ44、幅Ｗ41で、互いに等しい距離Ｗ42だけ離間する。
【００８９】
図４９に示した第６の評価パターン４０６において、拡散領域４１ｅは、一方向に延伸するストライプ部４８０、及びストライプ部４８０を櫛の柄とするようにストライプ部４８０に櫛の歯として接続されストライプ部４８０に直交する方向を長手方向とする複数の梁部４８１，４８２，４８３を備える。ここで、複数の梁部４８１，４８２，４８３が、ストライプ部４８０の片側のみに配置され、図４８に示した長さＬ44の２倍の長さＬ46を有する点が、第５の評価パターン４０６と異なる。
【００９０】
図５０に示した第７の評価パターン４０７において、図４４に示した拡散領域４１と同様の形状の拡散領域４１ｆと、図４９に示した拡散領域４１ｅと同様の形状の拡散領域４１ｇを含む。拡散領域４１ｆ，４１ｇは、互いの辺が距離Ｗ41だけ離間して対向する位置に配置されている。
【００９１】
第４の実施の形態の第２の変形例によれば、図４８〜図５０に示した第５の評価パターン４０５の拡散領域４１ｄの角部Ｃ5、第６の評価パターン４０６の拡散領域４１ｅの角部Ｃ6、及び第７の評価パターン４０７の拡散領域４１ｆ，４１ｇの角部Ｃ7のそれぞれの数や位置を更に変化させた場合の結晶欠陥の発生する割合の差異を評価することができる。
【００９２】
（第５の実施の形態）
本発明の第５の実施の形態に係る半導体ウェハは、図５１に示すように、（イ）半導体基板１ｄの表面の素子分離絶縁膜１５ｄ中に形成されたメアンダ（蛇行）形状の拡散領域５１，５２，５３と、素子分離絶縁膜１５ｄの上面に配置された矩形のゲート電極パターン５１１，５１２，５１３，５１４，５１１ａ，５１２ａ，５１３ａ，５１４ａ，５１１ｂ，５１２ｂ，５１３ｂ，５１４ｂとからなる第１の評価パターン５０１と、（ロ）半導体基板１ｄの表面の素子分離絶縁膜１５ｄ中に形成されたメアンダ（蛇行）形状の拡散領域５４，５５，５６と、素子分離絶縁膜１５ｄの上面に配置された矩形のゲート電極パターン５３１，５３２，５３３，５３４，５３１ａ，５３２ａ，５３３ａ，５３４ａ，５３１ｂ，５３２ｂ，５３３ｂ，５３４ｂとからなる第２の評価パターン５０２と、（ハ）半導体基板１ｄの表面の素子分離絶縁膜１５ｄ中に形成されたメアンダ（蛇行）形状の拡散領域５７，５８，５９と、素子分離絶縁膜１５ｄの上面に配置された矩形のゲート電極パターン５５１，５５２，５５３，５５４，５５１ａ，５５２ａ，５５３ａ，５５４ａ，５５１ｂ，５５２ｂ，５５３ｂ，５５４ｂとからなる第３の評価パターン５０３を有する半導体ウェハであって、拡散領域５１，５２，５３とゲート電極パターン５１１，５１２，５１３，５１４、ゲート電極パターン５１１ａ，５１２ａ，５１３ａ，５１４ａ、及びゲート電極パターン５１１ｂ，５１２ｂ，５１３ｂ，５１４ｂのそれぞれとの距離、拡散領域５４，５５，５６とゲート電極パターン５３１，５３２，５３３，５３４、ゲート電極パターン５３１ａ，５３２ａ，５３３ａ，５３４ａ、及びゲート電極パターン５３１ｂ，５３２ｂ，５３３ｂ，５３４ｂのそれぞれとの距離Ｗ51、及び拡散領域５７，５８，５９とゲート電極パターン５５１，５５２，５５３，５５４、ゲート電極パターン５５１ａ，５５２ａ，５５３ａ，５５４ａ、及びゲート電極パターン５５１ｂ，５５２ｂ，５５３ｂ，５５４ｂのそれぞれとの距離Ｗ52が複数（第１〜第３）の評価パターン５０１，５０２，５０３毎に異なる。
【００９３】
第１の評価パターン５０１の拡散領域５１，５２，５３には共通拡散領域５７１が接続され、共通拡散領域５７１にはコンタクト１６を介して配線５７３が接続され、配線５７３にはコンタクト１６を介してパッド５７５が接続されている。一方、ゲート電極パターン５１１〜５１４，５１１ａ〜５１４ａ，５１１ｂ〜５１４ｂには図示を省略したコンタクトを介して一部図示を省略した配線５７４が接続され、配線５７４にはコンタクト１６を介してパッド５７６が接続されている。
【００９４】
第２の評価パターン５０２の拡散領域５４，５５，５６には共通拡散領域５７１ａが接続され、共通拡散領域５７１ａにはコンタクト１６を介して配線５７３ａが接続され、配線５７３ａにはコンタクト１６を介してパッド５７５ａが接続されている。一方、ゲート電極パターン５３１〜５３４，５３１ａ〜５３４ａ，５３１ｂ〜５３４ｂには図示を省略したコンタクトを介して一部図示を省略した配線５７４ａが接続され、配線５７４ａにはコンタクト１６を介してパッド５７６が接続されている。
【００９５】
第３の評価パターン５０３の拡散領域５７，５８，５９には共通拡散領域５７１ｂが接続され、共通拡散領域５７１ｂにはコンタクト１６を介して配線５７３ｂが接続され、配線５７３ｂにはコンタクト１６を介してパッド５７５ｂが接続されている。一方、ゲート電極パターン５５１〜５１４，５５１ａ〜５５４ａ，５５１ｂ〜５５４ｂには図示を省略したコンタクトを介して一部図示を省略した配線５７４ｂが接続され、配線５７４ｂにはコンタクト１６を介してパッド５７６ｂが接続されている。
【００９６】
第１の評価パターン５０１において、例えば拡散領域５２は、図５２（ａ）に示すように図４４に示した拡散領域４１と同一の形状である。拡散領域５２がなすコ字の内側には、拡散領域５２に隣接してゲート電極パターン５１１〜５１３がそれぞれ配置されている。図５１に示した第２の評価パターン５０２において、図５３に示すように、ゲート電極パターン５３１〜５３３が、図５４に示したゲート電極パターン５１１〜５１３よりも小さく、拡散領域５５の対向する各辺と距離Ｗ51だけ離間する点が第１の評価パターン５０１と異なる。距離Ｗ51は例えば０．０９μｍである。図５１に示した第３の評価パターン５０３において、図５４に示すように、ゲート電極パターン５５１〜５５３が、図５３に示したゲート電極パターン５３１〜５３３よりも小さく、拡散領域５８の対向する各辺と距離Ｗ51よりも大きい距離Ｗ52だけ離間する点が、第１の評価パターン５０１及び第２の評価パターン５０２と異なる。距離Ｗ52は例えば０．０９μｍである。
【００９７】
図５１に示した半導体ウェハを用いて、第１の実施の形態と同様に第１〜第３の評価パターン５０１，５０２，５０３とウェル２ｄとで構成されるｎ＋ｐ接合の接合リーク電流を検出する。第１の評価パターン５０１の拡散領域５１，５２，５３とゲート電極パターン５１１，５１２，５１３，５１４、ゲート電極パターン５１１ａ，５１２ａ，５１３ａ，５１４ａ、及びゲート電極パターン５１１ｂ，５１２ｂ，５１３ｂ，５１４ｂのそれぞれの距離、第２の評価パターン５０２の拡散領域５４，５５，５６とゲート電極パターン５３１，５３２，５３３，５３４、ゲート電極パターン５３１ａ，５３２ａ，５３３ａ，５３４ａ、及びゲート電極パターン５３１ｂ，５３２ｂ，５３３ｂ，５３４ｂのそれぞれの距離Ｗ51、及び第３の評価パターン５０３の拡散領域５７，５８，５９とゲート電極パターン５５１，５５２，５５３，５５４、ゲート電極パターン５５１ａ，５５２ａ，５５３ａ，５５４ａ、及びゲート電極パターン５５１ｂ，５５２ｂ，５５３ｂ，５５４ｂのそれぞれの距離Ｗ52の差異による結晶欠陥の発生する割合の差異を評価できる。なお、図２１に示した半導体ウェハの製造方法は、第２の実施の形態の手順と実質的に同様であるので、重複した説明を省略する。
【００９８】
ここで、第１の評価パターン５０１、第２の評価パターン５０２、及び第３の評価パターン５０３において、ｐ＋型の拡散領域５１，５２，５３、拡散領域５４，５５，５６、及び拡散領域５７，５８，５９と、ｎ型のウェル２ｄとで構成するｐ＋ｎ接合の接合リーク電流の検出結果の一例を図５７〜図５９にそれぞれ示す。図５７〜図５９において、横軸は電圧値を示し、縦軸は電流値を示す。図５７に示した第１の評価パターン５０１とウェル２ｄとで構成するｎ＋ｐ接合の接合リーク電流が、図５８及び図５９に示した第２及び第３の評価パターン５０２，５０３よりも大きい。したがって、第１の評価パターン５０１において、接合リーク電流の起因となる結晶欠陥が顕著に発生していると推測できる。なお、図５１〜図５４に示した半導体ウェハの製造方法は、図２１に示した半導体ウェハと実質的に同様の手順で実現可能であるので、重複した説明を省略する。
【００９９】
（その他の実施の形態）
上記のように、本発明は、実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【０１００】
例えば、その他の実施の形態に係る評価パターン６０１は、半導体基板１ｅの表面の素子分離絶縁膜１５ｅ中に形成された複数のストライプ状（短冊状）の拡散領域６１，６２，６３、及び拡散領域６１，６２，６３の上面に配置され、拡散領域６１，６２，６３の長手方向に直交する方向に互いの幅Ｗ61で延伸するゲート電極パターン６１１〜６１４，６２１〜６２４，６３１〜６３４，６４１〜６４３を備える。拡散領域６１，６２，６３には共通拡散領域６０が接続され、共通拡散領域６０にはコンタクト１６を介して配線６６が接続され、配線６６にはパッド６７が接続される。一方、ゲート電極パターン６１１〜６１４，６２１〜６２４，６３１〜６３４，６４１〜６４３には、コンタクト１６を介して配線６５が接続され、配線６５には、コンタクト１６を介してパッド６８が接続される。ゲート電極パターン６１１〜６１４，６２１〜６２４，６３１〜６３４，６４１〜６４３の間隔Ｗ61が異なる他の評価パターンを備えれば、図３５に示した半導体ウェハと同様に拡散領域にかかる応力を変化させた場合の結晶欠陥の発生の割合の差異を評価することができる。
【０１０１】
また、図１、図２０（ａ）及び図２０（ｂ）に示した半導体ウェハの第１〜第５の評価パターン１０１〜１０５、図２１に示した半導体ウェハの第１〜第３の評価パターン２０１〜２０３、図３５〜図４２に示した半導体ウェハの第１〜第７の評価パターン３０１〜３０７、図４３〜図５０に示した半導体ウェハの第１〜第７の評価パターン４０１〜４０７を同一の半導体ウェハのチップ領域に形成されていても良い。
【０１０２】
また、ｎ＋型の拡散領域を説明したが、拡散領域は例えばｎ型のウェルに形成されたｐ＋型の半導体領域であっても良い。このように、本発明はここでは記載していない様々な実施の形態などを含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【０１０３】
【図１】本発明の実施の形態に係る半導体ウェハの一例を示す上面図である。
【図２】図２（ａ）は、本発明の実施の形態に係る第１の評価パターンの一例を示す上面図である。図２（ｂ）は、図２（ａ）のＡ−Ａの断面図である。
【図３】本発明の実施の形態に係る第２の評価パターンの一例を示す上面図である
【図４】本発明の実施の形態に係る第３の評価パターンの一例を示す上面図である
【図５】図５（ａ）及び図５（ｂ）は、本発明の実施の形態に係る評価パターン形成方法を説明するための工程断面図（その１及びその２）である。
【図６】図６（ａ）及び図６（ｂ）は、本発明の実施の形態に係る評価パターン形成方法を説明するための工程断面図（その３及びその４）である。
【図７】図７（ａ）及び図７（ｂ）は、本発明の実施の形態に係る評価パターン形成方法を説明するための工程断面図（その５及びその６）である。
【図８】図８（ａ）及び図８（ｂ）は、本発明の実施の形態に係る評価パターン形成方法を説明するための工程断面図（その７及びその８）である。
【図９】図９（ａ）及び図９（ｂ）は、本発明の実施の形態に係る評価パターン形成方法を説明するための工程断面図（その９及びその１０）である。
【図１０】図１０（ａ）及び図１０（ｂ）は、本発明の実施の形態に係る評価パターン形成方法を説明するための工程断面図（その１１及びその１２）である。
【図１１】図１１（ａ）及び図１１（ｂ）は、本発明の実施の形態に係る評価パターン形成方法を説明するための工程断面図（その１３及びその１４）である。
【図１２】図１２（ａ）及び図１２（ｂ）は、本発明の実施の形態に係る評価パターン形成方法を説明するための工程断面図（その１５及びその１６）である。
【図１３】図１３（ａ）及び図１３（ｂ）は、本発明の実施の形態に係る評価パターン形成方法を説明するための工程断面図（その１７及びその１８）である。
【図１４】図１４（ａ）及び図１４（ｂ）は、本発明の実施の形態に係る評価パターン形成方法を説明するための工程断面図（その１９及びその２０）である。
【図１５】図１５（ａ）及び図１５（ｂ）は、本発明の実施の形態に係る評価パターン形成方法を説明するための工程断面図（その２１及びその２２）である。
【図１６】図１６（ａ）及び図１６（ｂ）は、本発明の実施の形態に係る評価パターン形成方法を説明するための工程断面図（その２３及びその２４）である。
【図１７】図１７（ａ）及び図１７（ｂ）は、本発明の実施の形態に係る評価パターン形成方法を説明するための工程断面図（その２５及びその２６）である。
【図１８】図１８（ａ）及び図１８（ｂ）は、本発明の実施の形態に係る評価パターン形成方法を説明するための工程断面図（その２７及びその２８）である。
【図１９】図１９（ａ）及び図１９（ｂ）は、本発明の実施の形態に係る評価パターン形成方法を説明するための工程断面図（その２９及びその３０）である。
【図２０】本発明の実施の形態に係る第４の評価パターンの一例を示す上面図である
【図２１】本発明の第２の実施の形態に係る半導体ウェハの一例を示す上面図である。
【図２２】図２２（ａ）は、本発明の第２の実施の形態に係る第１の評価パターンの一例を示す上面図である。図２２（ｂ）は、図２２（ａ）のＢ−Ｂの断面図である。
【図２３】本発明の第２の実施の形態に係る第２の評価パターンの一例を示す上面図である
【図２４】本発明の第２の実施の形態に係る第３の評価パターンの一例を示す上面図である
【図２５】本発明の第２の実施の形態に係る半導体ウェハを用いた接合リーク電流の検出結果のグラフ（その１）である。
【図２６】本発明の第２の実施の形態に係る半導体ウェハを用いた接合リーク電流の検出結果のグラフ（その２）である。
【図２７】本発明の第２の実施の形態に係る半導体ウェハを用いた接合リーク電流の検出結果のグラフ（その３）である。
【図２８】図２８（ａ）及び図２８（ｂ）は、本発明の第２の実施の形態に係る評価パターン形成方法を説明するための工程断面図（その１及びその２）である。
【図２９】図２９（ａ）及び図２９（ｂ）は、本発明の第２の実施の形態に係る評価パターン形成方法を説明するための工程断面図（その３及びその４）である。
【図３０】図３０（ａ）及び図３０（ｂ）は、本発明の第２の実施の形態に係る評価パターン形成方法を説明するための工程断面図（その５及びその６）である。
【図３１】図３１（ａ）及び図３１（ｂ）は、本発明の第２の実施の形態に係る評価パターン形成方法を説明するための工程断面図（その７及びその８）である。
【図３２】図３２（ａ）及び図３２（ｂ）は、本発明の第２の実施の形態に係る評価パターン形成方法を説明するための工程断面図（その９及びその１０）である。
【図３３】図３３（ａ）及び図３３（ｂ）は、本発明の第２の実施の形態に係る評価パターン形成方法を説明するための工程断面図（その１１及びその１２）である。
【図３４】図３４（ａ）及び図３４（ｂ）は、本発明の第２の実施の形態に係る評価パターン形成方法を説明するための工程断面図（その１３及びその１４）である。
【図３５】本発明の第３の実施の形態に係る半導体ウェハの一例を示す上面図である。
【図３６】図３６（ａ）は、本発明の第３の実施の形態に係る第１の評価パターンの一例を示す上面図である。図３６（ｂ）は、図３６（ａ）のＣ−Ｃ方向の断面図である。図３６（ｃ）は、図３６（ａ）のＤ−Ｄ方向の断面図である。
【図３７】本発明の第３の実施の形態に係る第２の評価パターンの一例を示す上面図である。
【図３８】本発明の第３の実施の形態に係る第３の評価パターンの一例を示す上面図である。
【図３９】本発明の第３の実施の形態に係る第４の評価パターンの一例を示す上面図である。
【図４０】本発明の第３の実施の形態に係る第５の評価パターンの一例を示す上面図である。
【図４１】本発明の第３の実施の形態に係る第６の評価パターンの一例を示す上面図である。
【図４２】本発明の第３の実施の形態に係る第７の評価パターンの一例を示す上面図である。
【図４３】本発明の第４の実施の形態に係る半導体ウェハの一例を示す上面図である。
【図４４】本発明の第４の実施の形態に係る第１の評価パターンの一例を示す上面図である。
【図４５】本発明の第４の実施の形態に係る第２の評価パターンの一例を示す上面図である。
【図４６】本発明の第４の実施の形態に係る第３の評価パターンの一例を示す上面図である。
【図４７】本発明の第４の実施の形態に係る第４の評価パターンの一例を示す上面図である。
【図４８】本発明の第４の実施の形態に係る第５の評価パターンの一例を示す上面図である。
【図４９】本発明の第４の実施の形態に係る第６の評価パターンの一例を示す上面図である。
【図５０】本発明の第４の実施の形態に係る第７の評価パターンの一例を示す上面図である。
【図５１】本発明の第５の実施の形態に係る半導体ウェハの一例を示す上面図である。
【図５２】本発明の第５の実施の形態に係る第１の評価パターンの一例を示す上面図である。
【図５３】本発明の第５の実施の形態に係る第２の評価パターンの一例を示す上面図である。
【図５４】本発明の第５の実施の形態に係る第３の評価パターンの一例を示す上面図である。
【図５５】本発明の第５の実施の形態に係る半導体ウェハを用いた接合リーク電流の検出結果を示すグラフ（その１）である。
【図５６】本発明の第５の実施の形態に係る半導体ウェハを用いた接合リーク電流の検出結果を示すグラフ（その２）である。
【図５７】本発明の第５の実施の形態に係る半導体ウェハを用いた接合リーク電流の検出結果を示すグラフ（その３）である。
【図５８】本発明のその他の実施の形態に係る評価パターンの一例を示す上面図である。
【符号の説明】
【０１０４】
１，１ａ，１ｂ，１ｃ，１ｄ，１ｅ…半導体基板（チップ）
２，２ａ，２ｂ，２ｄ…ウェル
３…マスク材
４…レジスト
４ａ，４ｂ，４ｃ，４ｄ，４ｅ…溝
５，６，７…レジスト
８ａ，８ｂ，８ｃ…酸化膜
９ａ，９ｂ，９ｃ，９ｄ，９ｅ，９ｆ…ゲート酸化膜
１０…ゲート電極
１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ，１０ｆ…ポリシリコン層
１１ａ，１１ｂ，１１ｃ，１１ｄ，１１ｇ，１１ｈ…拡散領域
１１ｅ…第１の拡散領域
１１ｆ…第３の拡散領域
１２，１２ｘ…絶縁膜
１２ａ，１２ｂ，１２ｃ，１２ｄ，１２ｅ，１２ｆ，１２ｇ，１２ｈ…側壁絶縁膜
１３ａ，１３ｂ，１３ｅ，１３ｆ…拡散領域
１３ｃ…第２の拡散領域
１３ｄ…第４の拡散領域
１５，１５ａ，１５ｂ，１５ｃ，１５ｄ，１５ｅ…素子分離絶縁膜
１６…コンタクト
１８…金属膜
１９ａ，１９ｂ，１９ｄ，１９ｅ，１９ｆ，１９ｇ，１９ｈ，１９ｉ，１９ｊ，１９ｋ，１９ｌ…シリサイド層
２０…層間絶縁膜
２１，２２，２３，２４，２５，２６…パッド
２１ａ，２１ｂ…コンタクトホール
２２ａ，２２ｂ，２２ｃ…配線
３０，３０ｘ，３０ｙ，３０ａ，３０ａｘ，３０ａｙ，３０ｂ，３０ｂｘ，３０ｂｙ，３０ｃ，３０ｄ，３０ｅ，３０ｆ…拡散領域
３１，３１ａ，３１ｂ，３１ｃ，３１ｄ，３２，３２ａ，３２ｂ，３２ｃ，３２ｄ…中心ストライプ
３３，３３ａ，３３ｂ…共通拡散領域
３５，３５ａ，３５ｂ，３６，３６ａ，３６ｂ…配線
３７，３７ａ，３７ｂ，３８，３８ａ，３８ｂ…パッド
４０，４１，４２，４０ａ，４１ａ，４２ａ，４０ｂ，４１ｂ，４２ｂ，４０ｃ，４０ｄ，４０ｅ，４０ｆ，４０ｇ…拡散領域
４３，４３ａ，４３ｂ…共通拡散領域
４４，４６，４８…配線
４５，４７，４９…パッド
５１，５２，５３，５４，５５，５６，５７，５８，５９…拡散領域
６０…共通拡散領域
６１，６２，６３…拡散領域
６５，６６…配線
６７，６８…パッド
１０１…第１の評価パターン
１０２…第２の評価パターン
１０３…第３の評価パターン
１０４…第４の評価パターン
１０５…第５の評価パターン
１０５ａ，１０６，１０７…共通拡散領域
１１０，１２０，１３０…パッド
１１１，１１２，１１３，１２１，１２２，１２３，１３１，１３２，１３３，１４１，１４２，１４３，１４４…拡散領域
１５１，１５２，１５３…配線
２０１…第１の評価パターン
２０２…第２の評価パターン
２０３…第３の評価パターン
２０７，２０８…共通拡散領域
２１１，２１２，２１３，２２１，２２２，２２３，２３１，２３２，２３３…拡散領域
２４１，２４２，２４３，２５１，２５２，２５３，２６１，２６２，２６３…ゲート電極パターン
２７１，２７２，２７３，２８１，２８２，２８３…配線
３０１…第１の評価パターン
３０２…第２の評価パターン
３０３…第３の評価パターン
３０４…第４の評価パターン
３０５…第５の評価パターン
３０６…第６の評価パターン
３０７…第７の評価パターン
３１０，３１０ａ，３１０ｂ，３１０ｃ，３１０ｄ，３１０ｅ，３１０ｆ，３２０，３２０ａ，３２０ｂ，３２０ｃ，３２０ｄ，３２０ｅ，３２０ｆ，３３０，３３０ａ，３３０ｂ，…ゲート電極パターン
３１１，３１１ａ，３１１ｂ，３１１ｃ，３１１ｄ，３１１ｅ，３１１ｆ，３１２，３１２ａ，３１２ｂ，３１２ｃ，３１２ｄ，３１２ｅ，３１２ｆ，３１３，３１３ａ，３１３ｂ，３１３ｃ，３１３ｄ，３１３ｅ，３１３ｆ，…梁部
３１１ｘ，３１１ｙ，３１２ｘ，３１２ｙ，３１３ｘ，３１３ｙ…側壁絶縁膜
３１４ｅ，３１５ｅ，３１６ｅ，３１４ｆ，３１５ｆ，３１６ｆ…矩形部
３２１，３２２，３２３，３２１ａ，３２２ａ，３２３ａ，３２１ｂ，３２２ｂ，３２３ｂ，３２１ｃ，３２２ｃ，３２３ｃ，３２１ｄ，３２２ｄ，３２３ｄ，３２１ｅ，３２２ｅ，３２３ｅ，３２１ｆ，３２２ｆ，３２３ｆ…梁部
３２４ｅ，３２５ｅ，３２６ｅ，３２４ｆ，３２５ｆ，３２６ｆ…矩形部
４０１…第１の評価パターン
４０２…第２の評価パターン
４０３…第３の評価パターン
４０４…第４の評価パターン
４０５…第５の評価パターン
４０６…第６の評価パターン
４０７…第７の評価パターン
４２１，４２３，４２５，４２７…第１領域
４２２，４２４，４２６…第２領域
４３１，４３３，４３５，４３７…第１領域
４３２，４３４，４３６…第２領域
４４１，４４３，４４５，４４７…第１領域
４４２，４４４，４４６…第２領域
４６１ａ，４６１ｂ，４６１ｃ，４６１ｄ，４６１ｅ，４６１ｆ…補助領域
４７０…ストライプ部
４７１，４７２，４７３，４７４，４７５，４７６…梁部
４８０…ストライプ部
４８１，４８２，４８３…梁部
５０１…第１の評価パターン
５０２…第２の評価パターン
５０３…第３の評価パターン
５１１，５１２，５１３，５１４，５１１ａ，５１２ａ，５１３ａ，５１４ａ，５１１ｂ，５１２ｂ，５１３ｂ，５１４ｂ，５３１，５３２，５３３，５３４，５３１ａ，５３２ａ，５３３ａ，５３４ａ，５３１ｂ，５３２ｂ，５３３ｂ，５３４ｂ，５５１，５５２，５５３，５５４，５５１ａ，５５２ａ，５５３ａ，５５４ａ５５１ｂ，５５２ｂ，５５３ｂ，５５４ｂ…ゲート電極パターン
５７１，５７１ａ，５７１ｂ…共通拡散領域
５７３，５７３ａ，５７３ｂ，５７４，５７４ａ，５７４ｂ…配線
５７５，５７５ａ，５７５ｂ，５７６，５７６ｂ…パッド
６０１…評価パターン
６１１〜６１４，６２１〜６２４，６３１〜６３４，６４１〜６４３…ゲート電極
【図１】
2005294382.tif 000003
【図２】
2005294382.tif 000004
【図３】
2005294382.tif 000005
【図４】
2005294382.tif 000006
【図５】
2005294382.tif 000007
【図６】
2005294382.tif 000008
【図７】
2005294382.tif 000009
【図８】
2005294382.tif 000010
【図９】
2005294382.tif 000011
【図１０】
2005294382.tif 000012
【図１１】
2005294382.tif 000013
【図１２】
2005294382.tif 000014
【図１３】
2005294382.tif 000015
【図１４】
2005294382.tif 000016
【図１５】
2005294382.tif 000017
【図１６】
2005294382.tif 000018
【図１７】
2005294382.tif 000019
【図１８】
2005294382.tif 000020
【図１９】
2005294382.tif 000021
【図２０】
2005294382.tif 000022
【図２１】
2005294382.tif 000023
【図２２】
2005294382.tif 000024
【図２３】
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【図２４】
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【図２５】
2005294382.tif 000027
【図２６】
2005294382.tif 000028
【図２７】
2005294382.tif 000029
【図２８】
2005294382.tif 000030
【図２９】
2005294382.tif 000031
【図３０】
2005294382.tif 000032
【図３１】
2005294382.tif 000033
【図３２】
2005294382.tif 000034
【図３３】
2005294382.tif 000035
【図３４】
2005294382.tif 000036
【図３５】
2005294382.tif 000037
【図３６】
2005294382.tif 000038
【図３７】
2005294382.tif 000039
【図３８】
2005294382.tif 000040
【図３９】
2005294382.tif 000041
【図４０】
2005294382.tif 000042
【図４１】
2005294382.tif 000043
【図４２】
2005294382.tif 000044
【図４３】
2005294382.tif 000045
【図４４】
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【図４５】
2005294382.tif 000047
【図４６】
2005294382.tif 000048
【図４７】
2005294382.tif 000049
【図４８】
2005294382.tif 000050
【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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