(57)【要約】【課題】  ゲート耐圧、ドレイン耐圧の異なるトランジスタを同一の半導体層内に有する信頼性の高い半導体装置およびその製造方法を提供する。【解決手段】  半導体装置は，半導体層１０と、半導体層１０上に形成されたゲート絶縁層６０，６２と、ゲート絶縁層６０，６２の側方に、トレンチ素子分離法により形成されたオフセットトレンチ絶縁層５０，５２と、オフセットトレンチ絶縁層５０，５２の下方に形成されたオフセット不純物層３０，３２と、ゲート絶縁層６０，６２上に形成されたゲート電極７０，７２と、を含み、オフセットトレンチ絶縁層５０，５２と隣接しているゲート絶縁層６０，６２の端部において、該端部の下面は、オフセットトレンチ絶縁層５０，５２に向けて下がるように傾斜している。【選択図】        図１
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【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層上に形成されたゲート絶縁層と、
前記ゲート絶縁層の側方に、トレンチ素子分離法により形成されたオフセットトレンチ絶縁層と、
前記オフセットトレンチ絶縁層の下方に形成されたオフセット不純物層と、
前記ゲート絶縁層上に形成されたゲート電極と、を含み、
前記オフセットトレンチ絶縁層と隣接している前記ゲート絶縁層の端部において、該端部の下面は、前記オフセットトレンチ絶縁層に向けて下がるように傾斜している、半導体装置。
【請求項２】
請求項１において、
前記ゲート絶縁層における前記端部の下面の水平方向に対する傾斜角は、１０〜３０°である、半導体装置。
【請求項３】
請求項１または２において、
前記ゲート絶縁層における前記端部の下面の水平方向の長さは、０．１〜０．４μｍである、半導体装置。
【請求項４】
半導体層と、
前記半導体層に、高耐圧トランジスタ形成領域と低電圧駆動トランジスタ形成領域とを分離する、トレンチ素子分離法により形成された素子分離領域と、
前記高耐圧トランジスタ形成領域に形成された第１ゲート絶縁層と、
前記第１ゲート絶縁層上に形成された第１ゲート電極と、
前記第１ゲート絶縁層の側方に、トレンチ素子分離法により形成されたオフセットトレンチ絶縁層と、
前記オフセットトレンチ絶縁層の下方に形成されたオフセット不純物層と、
前記低電圧駆動トランジスタ形成領域に形成された第２ゲート絶縁層と、
前記第２ゲート絶縁層上に形成されたゲート電極と、を含み、
前記オフセットトレンチ絶縁層と隣接している前記第１ゲート絶縁層の端部において、該端部の下面は、前記オフセットトレンチ絶縁層に向けて下がるように傾斜している、半導体装置。
【請求項５】
請求項４において、
前記第１ゲート絶縁層における前記端部の下面の水平方向に対する傾斜角は、１０〜３０°である、半導体装置。
【請求項６】
請求項４または５において、
前記第１ゲート絶縁層における前記端部の下面の水平方向の長さは、０．１〜０．４μｍである、半導体装置。
【請求項７】
半導体層内に、高耐圧トランジスタ形成領域と低電圧駆動トランジスタ形成領域とを分離する素子分離領域、および該高耐圧トランジスタ形成領域にオフセットトレンチ絶縁層をトレンチ素子分離法により形成する工程と、
前記オフセットトレンチ絶縁層の下方にオフセット不純物層を形成する工程と、
前記オフセットトレンチ絶縁層と隣接する前記半導体層をエッチングし、前記半導体層の上面に対して傾斜した面を形成する工程と、
前記高耐圧トランジスタ形成領域に、ゲート絶縁層を形成する工程と、
前記ゲート絶縁層上にゲート電極を形成する工程と、を含み、
前記傾斜した面は、前記オフセットトレンチ絶縁層に向けて下がっている、半導体装置の製造方法。
【請求項８】
請求項７において、
前記傾斜した面の水平方向に対する傾斜角は、１０〜３０°である、半導体装置の製造方法。
【請求項９】
請求項７または８において、
前記傾斜した面の水平方向の長さは、１〜２μｍである、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、特に、ゲート耐圧、ドレイン耐圧の異なるトランジスタを、同一の半導体層内に有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
現在、高耐圧トランジスタとしては、ＬＯＣＯＳ（Local Oxidation of Silicon）オフセット構造を有するものが知られている。ＬＯＣＯＳオフセット構造を有する高耐圧トランジスタは、ゲート絶縁層と、ドレイン領域との間に、電界緩和のためのＬＯＣＯＳ層が設けられ、そのＬＯＣＯＳ層の下方にオフセット不純物層が形成されている。
【０００３】
また、近年、電子機器に搭載されるＩＣを縮小化するための研究開発が行われている。このような技術として、低電圧動作用のトランジスタと、高電圧動作用の高耐圧トランジスタとを同一基板（同一チップ）に混載し、ＩＣのチップ面積を縮小化する方法がある。
【０００４】
前述した電界緩和のためのＬＯＣＯＳ層を設けた高耐圧トランジスタと、低電圧駆動トランジスタとを同一の基板上に形成する場合、たとえば、素子分離のためのＬＯＣＯＳ層と、電界緩和のためのＬＯＣＯＳ層を同一の工程で形成することにより、このような態様の半導体装置の製造を行なうことができる。
【０００５】
しかし、近年の微細化の要請により、素子分離領域の形成方法は、ＬＯＣＯＳ法からトレンチ素子分離法に移行しつつあり、高耐圧トランジスタの電界緩和のためのＬＯＣＯＳ層をトレンチ絶縁層で代用する方法が提案されている。
【０００６】
この場合において、高耐圧トランジスタ形成領域に、膜厚の厚いゲート絶縁層を形成すると、ゲート絶縁層の膜厚が、トレンチ絶縁層と隣接する領域において、部分的に薄くなることがある。その結果、膜厚が薄くなった部分で耐圧の低下などを招き、半導体装置の信頼性が損なわれることとなる。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、ゲート耐圧、ドレイン耐圧の異なるトランジスタを同一の半導体層内に有する信頼性の高い半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
１．本発明にかかる半導体装置は、
半導体層と、
前記半導体層上に形成されたゲート絶縁層と、
前記ゲート絶縁層の側方に、トレンチ素子分離法により形成されたオフセットトレンチ絶縁層と、
前記オフセットトレンチ絶縁層の下方に形成されたオフセット不純物層と、
前記ゲート絶縁層上に形成されたゲート電極と、を含み、
前記オフセットトレンチ絶縁層と隣接している前記ゲート絶縁層の端部において、該端部の下面は、前記オフセットトレンチ絶縁層に向けて下がるように傾斜している。
【０００９】
この半導体装置によれば、前記オフセットトレンチ絶縁層と隣接している前記ゲート絶縁層の端部において、該端部の下面は、前記オフセットトレンチ絶縁層に向けて下がるように傾斜している。すなわち、前記ゲート絶縁層の端部は下方に突出している。そのため、前記ゲート絶縁層の端部の膜厚は、前記オフセットトレンチ絶縁層と隣接する領域において、前記ゲート絶縁層の端部の下面が傾斜していない場合に比べて厚くなる。その結果、前記ゲート絶縁層の膜厚が、前記オフセットトレンチ絶縁層と隣接する領域において、部分的に薄くなるという問題が解消し、前記ゲート絶縁層の全体が、所望の均一な膜厚となる。したがって、信頼性の高い半導体装置を提供することができる。
【００１０】
本発明にかかる半導体装置においては、前記ゲート絶縁層における前記端部の下面の水平方向に対する傾斜角は、１０〜３０°であることができる。
【００１１】
本発明にかかる半導体装置においては、前記ゲート絶縁層における前記端部の下面の水平方向の長さは、０．１〜０．４μｍであることができる。
【００１２】
２．本発明にかかる半導体装置は、
半導体層と、
前記半導体層に、高耐圧トランジスタ形成領域と低電圧駆動トランジスタ形成領域とを分離する、トレンチ素子分離法により形成された素子分離領域と、
前記高耐圧トランジスタ形成領域に形成された第１ゲート絶縁層と、
前記第１ゲート絶縁層上に形成された第１ゲート電極と、
前記第１ゲート絶縁層の側方に、トレンチ素子分離法により形成されたオフセットトレンチ絶縁層と、
前記オフセットトレンチ絶縁層の下方に形成されたオフセット不純物層と、
前記低電圧駆動トランジスタ形成領域に形成された第２ゲート絶縁層と、
前記第２ゲート絶縁層上に形成されたゲート電極と、を含み、
前記オフセットトレンチ絶縁層と隣接している前記第１ゲート絶縁層の端部において、該端部の下面は、前記オフセットトレンチ絶縁層に向けて下がるように傾斜している。
【００１３】
この半導体装置によれば、高耐圧トランジスタの前記オフセットトレンチ絶縁層と隣接している前記第１ゲート絶縁層の端部において、該端部の下面は、前記オフセットトレンチ絶縁層に向けて下がるように傾斜している。すなわち、前記第１ゲート絶縁層の端部は下方に突出している。そのため、前記第１ゲート絶縁層の端部の膜厚は、前記オフセットトレンチ絶縁層と隣接する領域において、前記第１ゲート絶縁層の端部の下面が傾斜していない場合に比べて厚くなる。その結果、前記第１ゲート絶縁層の膜厚が、前記オフセットトレンチ絶縁層と隣接する領域において、部分的に薄くなるという問題が解消し、前記第１ゲート絶縁層の全体が、所望の均一な膜厚となる。したがって、信頼性の高い半導体装置を提供することができる。
【００１４】
本発明にかかる半導体装置においては、前記第１ゲート絶縁層における前記端部の下面の水平方向に対する傾斜角は、１０〜３０°であることができる。
【００１５】
本発明にかかる半導体装置においては、前記第１ゲート絶縁層における前記端部の下面の水平方向の長さは、０．１〜０．４μｍであることができる。
【００１６】
３．本発明にかかる半導体装置の製造方法は、
半導体層内に、高耐圧トランジスタ形成領域と低電圧駆動トランジスタ形成領域とを分離する素子分離領域、および該高耐圧トランジスタ形成領域にオフセットトレンチ絶縁層をトレンチ素子分離法により形成する工程と、
前記オフセットトレンチ絶縁層の下方にオフセット不純物層を形成する工程と、
前記オフセットトレンチ絶縁層と隣接する前記半導体層をエッチングし、前記半導体層の上面に対して傾斜した面を形成する工程と、
前記高耐圧トランジスタ形成領域に、ゲート絶縁層を形成する工程と、
前記ゲート絶縁層上にゲート電極を形成する工程と、を含み、
前記傾斜した面は、前記オフセットトレンチ絶縁層に向けて下がっている。
【００１７】
この半導体装置の製造方法によれば、前記傾斜した面を形成する工程を付加するだけで、前記ゲート絶縁層の膜厚を、前記オフセットトレンチ絶縁層と隣接する領域において、前記傾斜した面を含むトレンチ（以下、「テーパトレンチ」ともいう）を形成する工程がない場合に比べ、厚く形成することができる。したがって、僅かな工程数の増加によって、前記ゲート絶縁層の膜厚が、前記オフセットトレンチ絶縁層と隣接する領域において部分的に薄くなるという問題を解消することができ、前記ゲート絶縁層の全体を、所望の均一な膜厚とすることができる。その結果、信頼性の高い半導体装置を提供することができる。
【００１８】
本発明にかかる半導体装置の製造方法において、前記傾斜した面の水平方向に対する傾斜角は、１０〜３０°であることができる。
【００１９】
本発明にかかる半導体装置の製造方法において、前記傾斜した面の水平方向の長さは、１〜２μｍであることができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の好適な実施の形態について、図面を参照しながら説明する。
【００２１】
１．半導体装置
まず、本実施の形態にかかる半導体装置について説明する。図１は、本実施の形態にかかる半導体装置を模式的に示す断面図であり、図２は、図１の符号Ａで示す部分を拡大して示す図である。
【００２２】
本実施の形態にかかる半導体装置は、半導体層１０を有する。半導体装置には、高耐圧トランジスタ形成領域１００と、低電圧駆動トランジスタ形成領域２００とが設けられている。高耐圧トランジスタ形成領域１００は、ｎ型高耐圧トランジスタ形成領域１００Ｎと、ｐ型高耐圧トランジスタ形成領域１００Ｐとを有する。低電圧駆動トランジスタ形成領域２００は、ｎ型低電圧駆動トランジスタ形成領域２００Ｎと、ｐ型低電圧駆動トランジスタ形成領域２００Ｐとを有する。ｎ型高耐圧トランジスタ形成領域１００Ｎには、ｎ型高耐圧トランジスタ１００ｎが形成され、ｐ型高耐圧トランジスタ形成領域１００Ｐには、ｐ型高耐圧トランジスタ１００ｐが形成されている。同様に、ｎ型低電圧駆動トランジスタ形成領域２００Ｎには、ｎ型低電圧駆動トランジスタ２００ｎが形成され、ｐ型低電圧駆動トランジスタ形成領域２００Ｐには、ｐ型低電圧駆動トランジスタ２００ｐが形成されている。
【００２３】
すなわち、同一基板（同一チップ）上に、ｎ型高耐圧トランジスタ１００ｎと、ｐ型高耐圧トランジスタ１００ｐと、ｎ型低電圧駆動トランジスタ２００ｎと、ｐ型低電圧駆動トランジスタ２００ｐと、が混載されている。なお、図１には４つのトランジスタしか記載されていないが、これは便宜的なものであって、同一基板上に各トランジスタが複数形成されていることはいうまでもない。
【００２４】
１．１  高耐圧トランジスタ形成領域１００について
まず、高耐圧トランジスタ形成領域１００について説明する。高耐圧トランジスタ形成領域１００と、低電圧駆動トランジスタ形成領域２００との境界には、第１素子分離領域１１０が形成される。すなわち、第１素子分離領域１１０は、高耐圧トランジスタ形成領域１００と、低電圧駆動トランジスタ形成領域２００とを分離する。結果的に、高耐圧トランジスタ形成領域１００は、第１素子分離領域１１０に囲まれる。
【００２５】
高耐圧トランジスタ形成領域１００には、ｎ型高耐圧トランジスタ１００ｎと、ｐ型高耐圧トランジスタ１００ｐとが形成されている。隣り合うｎ型高耐圧トランジスタ１００ｎと、ｐ型高耐圧トランジスタ１００ｐとの間には、第２素子分離領域１２０が設けられている。
【００２６】
次に、ｎ型高耐圧トランジスタ１００ｎおよびｐ型高耐圧トランジスタ１００ｐの構成について説明する。
【００２７】
ｎ型高耐圧トランジスタ１００ｎは、第１ゲート絶縁層６０と、オフセットトレンチ絶縁層５０と、ゲート電極７０と、ｎ型オフセット不純物層３０と、サイドウォール絶縁層８０と、ｎ型ソース／ドレイン領域９０とを有する。
【００２８】
第１ゲート絶縁層６０は、少なくとも、ｐ型第１ウェル２０およびｎ型オフセット不純物層３０の上方であって、２つのオフセットトレンチ絶縁層５０の間に形成されている。ｐ型第１ウェル２０は、ｎ型第１ウェル２２内の上部に形成されている。そして、図２に示すように、第１ゲート絶縁層６０におけるオフセットトレンチ絶縁層５０と隣接している端部において、該端部の下面は、オフセットトレンチ絶縁層５０に向けて下がるように傾斜している。すなわち、半導体層１０は、オフセットトレンチ絶縁層５０と隣接する領域において、溝部を有する。この溝部は、オフセットトレンチ絶縁層５０に向けて下がるような傾斜面を有する。このために、第１ゲート絶縁層６０の端部が下方に突出して形成されている。
【００２９】
第１ゲート絶縁層６０における端部の下面の水平方向に対する傾斜角θ１は、たとえば、１０〜３０°であり、好ましくは、１５〜３０°である。傾斜角θ１が１０°より小さい場合には、膜厚の厚い第１ゲート絶縁層６０を形成すると、オフセットトレンチ絶縁層５０と第１ゲート絶縁層６０とが隣接する領域において、第１ゲート絶縁層６０の膜厚が、所望の膜厚よりも部分的に薄くなることがある。傾斜角θ１が３０°を超える場合には、傾斜角θ１が１０°より小さい場合と同様に、オフセットトレンチ絶縁層５０と第１ゲート絶縁層６０とが隣接する領域において、第１ゲート絶縁層６０の膜厚が、所望の膜厚よりも部分的に薄くなることがある。
【００３０】
第１ゲート絶縁層６０における端部の下面の水平方向の長さＬ１は、たとえば、０．１〜０．４μｍであり、好ましくは、０．１μｍである。長さＬ１が０．1μｍより短い場合には、膜厚の厚い第１ゲート絶縁層６０を形成すると、オフセットトレンチ絶縁層５０と第１ゲート絶縁層６０とが隣接する領域において、第１ゲート絶縁層６０を所望の膜厚とすることができない。長さＬ１が０．４μｍを超える場合には、第１ゲート絶縁層６０の占める平面積が大きくなり、半導体装置の十分な微細化が図れない。
【００３１】
オフセットトレンチ絶縁層５０は、第１ゲート絶縁層６０の両端で、ｎ型オフセット不純物層３０の上方に設けられている。ゲート電極７０は、少なくとも第１ゲート絶縁層６０の上方に形成されている。ｎ型オフセット不純物層３０は、ｐ型第１ウェル２０内の上部に形成されている。サイドウォール絶縁層８０は、ゲート電極７０の側面に形成されている。ｎ型ソース／ドレイン領域９０は、サイドウォール絶縁層８０の外側の半導体層１０内に設けられている。
【００３２】
ｐ型高耐圧トランジスタ１００ｐは、第１ゲート絶縁層６２と、オフセットトレンチ絶縁層５２と、ゲート電極７２と、ｐ型オフセット不純物層３２と、サイドウォール絶縁層８２と、ｐ型ソース／ドレイン領域９２とを有する。
【００３３】
第１ゲート絶縁層６２は、少なくとも、ｎ型第１ウェル２２およびｐ型オフセット不純物層３２の上方であって、２つのオフセットトレンチ絶縁層５２の間に形成されている。そして、第１ゲート絶縁層６２におけるオフセットトレンチ絶縁層５２と隣接している端部において、該端部の下面は、オフセットトレンチ絶縁層５２に向けて下がるように傾斜している。第１ゲート絶縁層６２における端部の下面の傾斜角および水平方向の長さについては、前述のｎ型高耐圧トランジスタ１００ｎの場合と同様であり、その説明を省略する。
【００３４】
オフセットトレンチ絶縁層５２は、第１ゲート絶縁層６２の両端で、ｐ型オフセット不純物層３２の上方に設けられている。ゲート電極７２は、少なくとも第１ゲート絶縁層６２の上方に形成されている。ｐ型オフセット不純物層３２は、ｎ型第１ウェル２２内の上部に形成されている。サイドウォール絶縁層８２は、ゲート電極７２の側面に形成されている。ｐ型ソース／ドレイン領域９２は、サイドウォール絶縁層８２の外側の半導体層１０内に設けられている。
【００３５】
１．２  低電圧駆動トランジスタ形成領域２００について
次に、低電圧駆動トランジスタ形成領域２００について説明する。低電圧駆動トランジスタ形成領域２００には、ｎ型低電圧駆動トランジスタ２００ｎと、ｐ型低電圧駆動トランジスタ２００ｐとが設けられている。隣り合うｎ型低電圧駆動トランジスタ２００ｎと、ｐ型低電圧駆動トランジスタ２００ｐとの間には、第３素子分離領域２１０が設けられている。
【００３６】
次に、各トランジスタの構成について説明する。
【００３７】
ｎ型低電圧駆動トランジスタ２００ｎは、第２ゲート絶縁層６４と、ゲート電極７４と、サイドウォール絶縁層８４と、ｎ型エクステンション領域３４と、ｎ型ソース／ドレイン領域９４とを有する。
【００３８】
第２ゲート絶縁層６４は、少なくともｐ型第２ウェル２４内のチャネル領域の上方に設けられている。ゲート電極７４は、第２ゲート絶縁層６４の上方に形成されている。サイドウォール絶縁層８４は、ゲート電極７４の側面に形成されている。ｎ型エクステンション領域３４は、ｐ型第２ウェル２４内の上部に形成されている。ｎ型ソース／ドレイン領域９４は、サイドウォール絶縁層８４の外側の半導体層１０内に設けられている。
【００３９】
ｐ型低電圧駆動トランジスタ２００ｐは、第２ゲート絶縁層６６と、ゲート電極７６と、サイドウォール絶縁層８６と、ｐ型エクステンション領域３６と、ｐ型ソース／ドレイン領域９６とを有する。
【００４０】
第２ゲート絶縁層６６は、少なくともｎ型第２ウェル２６内のチャネル領域の上方に設けられている。ゲート電極７６は、第２ゲート絶縁層６６の上方に形成されている。サイドウォール絶縁層８６は、ゲート電極７６の側面に形成されている。ｐ型エクステンション領域３６は、ｎ型第２ウェル２６内の上部に形成されている。ｐ型ソース／ドレイン領域９６は、サイドウォール絶縁層８６の外側の半導体層１０内に設けられている。
【００４１】
本実施の形態にかかる半導体装置は、以下の特徴を有する。
【００４２】
本実施の形態にかかる半導体装置では、高耐圧トランジスタ１００ｎ，１００ｐの第１ゲート絶縁層６０，６２におけるオフセットトレンチ絶縁層５０，５２と隣接している端部において、該端部の下面は、オフセットトレンチ絶縁層５０，５２に向けて下がるように傾斜している。すなわち、第１ゲート絶縁層６０，６２の端部は下方に突出している。そのため、第１ゲート絶縁層６０、６２の端部の膜厚は、オフセットトレンチ絶縁層５０，５２と隣接する領域において、第１ゲート絶縁層６０，６２の端部の下面が傾斜していない場合に比べて厚くなる。その結果、第１ゲート絶縁層６０，６２の膜厚が、オフセットトレンチ絶縁層５０，５２と隣接する領域において、部分的に薄くなるという問題が解消し、第１ゲート絶縁層６０，６２の全体が、所望の均一な膜厚となる。したがって、信頼性の高い半導体装置を提供することができる。
【００４３】
また、本実施の形態にかかる半導体装置では、トレンチ素子分離法によって素子分離領域１１０，１２０，２１０およびオフセットトレンチ絶縁層５０，５２が形成されており、ＬＯＣＯＳ法やセミリセスＬＯＣＯＳ法などを用いる場合に比べ、半導体装置の微細化を図ることができるうえ、より少ない製造工程数で、第１ゲート絶縁層６０，６２の膜厚が部分的に薄くなる問題を解決できる。
【００４４】
２．半導体装置の製造方法
次に、本実施の形態にかかる半導体装置の製造方法について、図１および図３から図２３を参照しながら説明する。図１、図３から図１７および図１９から図２３は、本実施の形態にかかる半導体装置の製造方法の工程を模式的に示す断面図であり、図１８は、図１７の符号Ａが示す部分を拡大して示す図である。
【００４５】
（ａ）まず図３に示すように、半導体層１０の上に、パッド層１２を形成する。半導体層１０は、少なくともシリコンを含み、シリコン、シリコン−ゲルマニウムなどで構成される。半導体層１０は、バルク状のシリコン基板や、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板におけるシリコン層であることができる。パッド層１２としては、酸化シリコン、窒化酸化シリコンなどを用いることができる。パッド層１２は、たとえば、ＣＶＤ法などにより形成することができる。
【００４６】
（ｂ）次に、図４に示すように、パッド層１２の上に、ストッパ層１４を形成する。ストッパ層１４としては、たとえば窒化シリコンを用いることができる。ストッパ層１４は、たとえばＣＶＤ法により形成することができる。
【００４７】
ついで、ストッパ層１４の上に、所定のパターンのレジスト層Ｒ１を形成する。レジスト層Ｒ１は、高耐圧トランジスタ形成領域１００においては、第１素子分離領域１１０、第２素子分離領域１２０およびオフセットトレンチ絶縁層５０，５２が形成される領域の上方に開口部を有するように形成し、低電圧駆動トランジスタ形成領域２００においては、第１素子分離領域１１０および第３素子分離領域２１０が形成される領域の上方に開口部を有するように形成する。
【００４８】
（ｃ）次に、図５に示すように、レジスト層Ｒ１（図４参照）をマスクとして、ストッパ層１４およびパッド層１２をエッチングする。次に、レジスト層Ｒ１をアッシングなどにより除去する。ついで、ストッパ層１４およびパッド層１２をマスクとして、半導体層１０をエッチングし、オフセットトレンチ４０，４２およびトレンチ４４を形成する。半導体層１０のエッチングは、たとえば、ドライエッチングにより行う。
【００４９】
（ｄ）次に、図６に示すように、オフセットトレンチ４０，４２およびトレンチ４４の表面にトレンチ酸化物層４６を形成する。トレンチ酸化物層４６の形成方法は、たとえば、熱酸化法により行なう。トレンチ酸化物層４６の膜厚は、たとえば、３０〜５０ｎｍである。
【００５０】
また、トレンチ酸化物層４６を形成する前に、必要に応じて、パッド層１２の端部をエッチングすることができる。このような態様をとることにより、トレンチ酸化物層４６の形成において、オフセットトレンチ４０，４２およびトレンチ４４の上端部での半導体層１０およびトレンチ酸化物層４６が、丸みを帯びるように形成することができる。そして、オフセットトレンチ４０，４２およびトレンチ４４の上端部での半導体層１０が丸みを帯びた形状となることにより、後の工程でゲート絶縁膜がオフセットトレンチ４０，４２およびトレンチ４４の上端部で薄膜化することによるゲート耐圧の低下や、寄生トランジスタ素子の形成といった影響を極力回避することができる。また、オフセットトレンチ４０，４２およびトレンチ４４の上端部でのトレンチ酸化物層４６が、丸みを帯びて形成されることにより、段差がなだらかになるため、後の工程でオフセットトレンチ絶縁層５０，５２およびトレンチ絶縁層４８を良好に埋め込むことができる。
【００５１】
（ｅ）次に、図７に示すように、オフセットトレンチ４０，４２およびトレンチ４４を埋め込むように、第１絶縁層５４を形成する。第１絶縁層５４は、少なくともオフセットトレンチ４０，４２およびトレンチ４４を埋めこみ、さらに、ストッパ層１４を覆うように形成する。
【００５２】
ついで、第１絶縁層５４の上に、第２絶縁層５６を形成する。第２絶縁層５６を形成することにより、次の工程（ｆ）で行われる第１絶縁層５４の平坦化を良好に行うことができる。第２絶縁層５６としては、たとえばＳＯＧを用いることができる。
【００５３】
また、平坦性を良好にするために別の手段を用いることもできる。たとえば、トレンチ４４の形状の影響を受けて凹凸が生じている第１絶縁層５４の凹部にレジストなどのマスク層を形成し、第１絶縁層５４の凸部を、第１絶縁層５４の凹部の高さとほぼ同じ高さになるようにエッチングする、という手段を用いることもできる。
【００５４】
（ｆ）次に、図８に示すように、ストッパ層１４の上面が露出するまで第２絶縁層５６および第１絶縁層５４を除去する。第２絶縁層５６および第１絶縁層５４の除去は、たとえばＣＭＰ法などにより行なわれる。これにより、高耐圧トランジスタ形成領域１００においてオフセットトレンチ４０，４２には、オフセットトレンチ絶縁層５０，５２が形成される。トレンチ４４には、トレンチ絶縁層４８が形成される。その結果、第１素子分離領域１１０、第２素子分離領域１２０および第３素子分離領域２１０とが形成される。
【００５５】
（ｇ）次に、図９に示すように、ストッパ層１４およびパッド層１２を除去する。ストッパ層１４の除去は、たとえば、熱リン酸によるウェットエッチングにより行なわれる。パッド層１２の除去は、たとえばフッ酸によるウェットエッチングにより行なわれる。
【００５６】
（ｈ）次に、図１０に示すように、半導体層１０の表面に犠牲酸化物層１３を形成する。犠牲酸化物層１３は、たとえば熱酸化法により形成する。次に、犠牲酸化物層１３、オフセットトレンチ絶縁層５０，５２、およびトレンチ絶縁層４８の上にマスク層１６を形成する。マスク層１６としては、たとえば窒化シリコン膜を用いることができる。マスク層１６は、たとえばＣＶＤ法により形成できる。
【００５７】
（ｉ）次に、図１１に示すように、ｐ型高耐圧トランジスタ形成領域１００Ｐにおいて、ｎ型第１ウェルとなる第１不純物層２２ａの形成を行なう。具体的には、リソグラフィ技術により所定のパターンを有するレジスト層Ｒ２を形成する。レジスト層Ｒ２をマスクとして、リン、砒素などのｎ型の不純物イオンを半導体層１０に導入することにより第１不純物層２２ａが形成される。その後、レジスト層Ｒ２をアッシングにより除去する。次に、半導体層１０に熱処理を施すことにより、第１不純物層２２ａの不純物を熱拡散させる。
【００５８】
（ｊ）次に、図１２に示すように、ｎ型高耐圧トランジスタ形成領域１００Ｎにおいて、ｐ型第１ウェルとなる第１不純物層２０ａの形成を行なう。具体的には、リソグラフィ技術により所定のパターンを有するレジスト層Ｒ３を形成する。レジスト層Ｒ３をマスクとして、ボロンなどのｐ型不純物を１回もしくは複数回にわたって半導体層１０に注入することにより、半導体層１０内に第１不純物層２０ａを形成する。その後、レジスト層Ｒ３をアッシングにより除去する。次に、半導体層１０に熱処理を施すことにより、ｐ型の第１不純物層２０ａの不純物と、工程（ｉ）で形成したｎ型の第１不純物層２２ａの不純物とを同時に熱拡散させる。
【００５９】
（ｋ）次に、図１３に示すように、ｎ型高耐圧トランジスタ形成領域１００Ｎにおいて、ｎ型高耐圧トランジスタにおけるｎ型オフセット不純物層となる第２不純物層３０ａを形成する。具体的にはまず、所定の領域を覆うレジスト層Ｒ４を形成する。レジスト層Ｒ４をマスクとして、半導体層１０にｎ型不純物を導入することにより、第２不純物層３０ａを形成する。その後、レジスト層Ｒ４をアッシングにより除去する。
【００６０】
（ｌ）次に、図１４に示すように、ｐ型高耐圧トランジスタ形成領域１００Ｐにおいて、ｐ型高耐圧トランジスタにおけるｐ型オフセット不純物層となる第２不純物層３２ａを形成する。具体的にはまず、所定の領域を覆うレジスト層Ｒ５を形成する。レジスト層Ｒ５をマスクとして、半導体層１０にｐ型不純物を導入することにより、第２不純物層３２ａを形成する。その後、レジスト層Ｒ５をアッシングにより除去する。なお、工程（ｊ）および（ｋ）の順序は、本実施の形態と逆の順序で行なうこともできる。
【００６１】
（ｍ）次に、図１５に示すように、半導体層１０に熱処理を施すことにより、ｐ型第１ウェル２０、ｎ型第１ウェル２２、ｎ型高耐圧トランジスタにおけるｎ型オフセット不純物層３０、ｐ型高耐圧トランジスタにおけるｐ型オフセット不純物層３２が形成される。すなわち、第１不純物層２０ａの不純物が拡散され、ｐ型第１ウェル２０が形成される。第１不純物層２２ａの不純物が拡散され、ｎ型第１ウェル２２が形成される。第２不純物層３０ａの不純物が拡散され、ｎ型高耐圧トランジスタにおけるｎ型オフセット不純物層３０が形成される。第２不純物層３２ａの不純物が拡散され、ｐ型高耐圧トランジスタにおけるｐ型オフセット不純物層３２が形成される。熱処理の温度は、たとえば、１１００〜１２００℃である。
【００６２】
（ｎ）次に、図１６に示すように、高耐圧トランジスタ形成領域１００において、ｎ型高耐圧トランジスタの第１ゲート絶縁層およびｐ型高耐圧トランジスタの第１ゲート絶縁層を形成する領域以外を覆うように、レジスト層Ｒ６を形成する。レジスト層Ｒ６をマスクとして、露出しているマスク層１６を除去する。ついで、高耐圧トランジスタ形成領域１００において、必要に応じてチャネルドープを行なう。チャネルドープは、たとえば、以下の方法により行なうことができる。
【００６３】
まず、ｎ型高耐圧トランジスタ形成領域１００Ｎ以外を覆うように、レジスト層（図示せず）を形成する。レジスト層をマスクとして、たとえばリンなどの、ｎ型の不純物を注入する。その後レジスト層をアッシングにより除去する。ついで、ｐ型高耐圧トランジスタ形成領域１００Ｐ以外を覆うように、レジスト層（図示せず）を形成する。レジスト層をマスクとして、たとえば、ボロンなどのｐ型の不純物を注入する。その後、レジスト層をアッシングにより除去する。
【００６４】
（ｏ）次に、図１７に示すように、マスク層１６の上に、所定のパターンのレジスト層Ｒ７を形成する。レジスト層Ｒ７は、高耐圧トランジスタ形成領域１００において、第１ゲート絶縁層の端部を下方に突出させて形成する領域（図２参照）の上方に開口部を有するように形成する。
【００６５】
次に、レジスト層Ｒ７をマスクとして、犠牲酸化物層１３をエッチングする。ついで、レジスト層Ｒ７および犠牲酸化物層１３をマスクとして、半導体層１０をテーパエッチングし、テーパトレンチ１８を形成する。テーパートレンチ１８は、図１８に示すように、オフセットトレンチ絶縁層５０に隣接する領域において、テーパトレンチ１８の底面が、オフセットトレンチ絶縁層５０に向けて下がる傾斜を有するように形成する。
【００６６】
テーパトレンチ１８の底面の傾斜は、半導体層１０における各面方位のエッチング速度の違いを利用して形成する。たとえば、半導体層１０がシリコンである場合に、面方位が［１１３］であると、テーパトレンチ１８の底面の傾斜角θ２は３０°となる。たとえば傾斜角θ２は、１０〜３０°であり、好ましくは、１５〜３０°である。テーパトレンチ１８の底面の水平方向の長さＬ２は、たとえば０．１〜０．４μｍであり、好ましくは、０．１μｍである。テーパトレンチ１８が、これらの傾斜角θ２および長さＬ２を有することによって、高耐圧トランジスタ１００ｎ，１００ｐのゲート絶縁層６０，６２における端部の下面の傾斜角θ１および長さＬ１（図２参照）を所望の値とすることができる。
【００６７】
半導体層１０のテーパエッチングは、ドライエッチングまたはウェットエッチングによって行われる。
【００６８】
その後、レジスト層Ｒ７をアッシングにより除去する。
【００６９】
（ｐ）次に、図１９に示すように、高耐圧トランジスタ形成領域１００に第１ゲート絶縁層６０，６２を形成する。第１ゲート絶縁層６０，６２は、選択熱酸化法により形成することができる。前述したように、第１ゲート絶縁層６０，６２を形成する前に、テーパトレンチ１８（図１７，１８参照）が形成されているため、第１ゲート絶縁層６０，６２におけるオフセットトレンチ絶縁層５０，５２と隣接している端部において、該端部の下面が傾斜するように形成できる。第１ゲート絶縁層６０，６２の膜厚は、たとえば、５０〜２００ｎｍである。ついで、残存しているマスク層１６を除去する。
【００７０】
（ｑ）次に、図２０に示すように、低電圧駆動トランジスタ形成領域２００において、ｐ型第２ウェル２４と、ｎ型第２ウェル２６を形成する。ｐ型第２ウェル２４およびｎ型第２ウェル２６の形成は、具体的には、一般的なリソグラフィ技術を用いて所定のパターンを有するマスク層（図示せず）を形成し、所定の導電型の不純物を導入することにより行なわれる。ついで、必要に応じて、チャネルドープを行うこともできる。
【００７１】
（ｒ）次に、図２１に示すように、高耐圧トランジスタ形成領域１００において、第１ゲート絶縁層６０，６２が形成された領域を覆うように、レジスト層Ｒ８を形成し、露出しているパッド層１２を除去する。パッド層１２のエッチングは、たとえば、フッ酸によるウェットエッチングにより行なうことができる。その後、レジスト層Ｒ８をアッシングにより除去する。
【００７２】
（ｓ）次に、図２２に示すように、絶縁層６８を形成する。絶縁層６８は、ｎ型低電圧駆動トランジスタのゲート絶縁層およびｐ型低電圧駆動トランジスタのゲート絶縁層となる。絶縁層６８は、たとえば、熱酸化法により形成される。絶縁層６８の膜厚は、たとえば、１．６〜１５ｎｍである。
【００７３】
次に、高耐圧トランジスタ形成領域１００と、低電圧駆動トランジスタ形成領域２００との全面に、導電層７８を形成する。導電層７８としては、たとえば、ポリシリコン層を用いることができる。導電層７８の材質として、ポリシリコンを用いる場合には、導電層７８に不純物をイオン注入し、導電層７８の低抵抗化を図ることができる。
【００７４】
（ｔ）次に、図２３に示すように、各トランジスタのゲート電極７０，７２，７４，７６を形成する。具体的には、まず所定のパターンを有するレジスト層（図示せず）を形成する。ついでレジスト層をマスクとして、導電層７８をパターニングすることにより、ゲート電極７０，７２，７４，７６が形成される。
【００７５】
次に、ｎ型低電圧駆動トランジスタ形成領域２００Ｎにおいて、ｎ型エクステンション領域となる不純物層３４ａを形成する。ｐ型低電圧駆動トランジスタ形成領域２００Ｐにおいて、ｐ型エクステンション領域となる不純物層３６ａを形成する。不純物層３４ａ，３６ａは、一般的なリソグラフィ技術を用いてマスク層を形成し、所定の不純物を注入することにより形成することができる。
【００７６】
（ｕ）次に、図１に示すように、全面に絶縁層（図示せず）を形成し、この絶縁層を異方性エッチングすることにより、ゲート電極７０，７２，７４，７６の側面にサイドウォール絶縁層８０，８２，８４，８６を形成する。さらに、絶縁層６８をエッチングすることにより、ｎ型低電圧駆動トランジスタ２００ｎのゲート絶縁層６４およびｐ型低電圧駆動トランジスタ２００ｐのゲート絶縁層６６を形成する。
【００７７】
次に、ｎ型高耐圧トランジスタ形成領域１００Ｎおよびｎ型低電圧駆動トランジスタ形成領域２００Ｎにおける半導体層１０の所定の領域に、ｎ型の不純物を導入することにより、サイドウォール絶縁層８０，８４の外側の半導体層１０内にｎ型ソース／ドレイン領域９０，９４を形成する。ｎ型ソース／ドレイン領域９０，９４の形成は、公知の方法により行なうことができる。
【００７８】
次に、ｐ型高耐圧トランジスタ形成領域１００Ｐおよびｐ型低電圧駆動トランジスタ形成領域２００Ｐにおける半導体層１０の所定の領域に、ｐ型の不純物を導入することにより、サイドウォール絶縁層８２，８６の外側の半導体層１０内にｐ型ソース／ドレイン領域９２，９６を形成する。ｐ型ソース／ドレイン領域９２，９６の形成は、公知の方法により行なうことができる。
【００７９】
以上の工程によって、本実施の形態にかかる半導体装置を製造することができる。この半導体装置の製造方法によれば、以下の特徴を有する。
【００８０】
本実施の形態にかかる半導体装置の製造方法によれば、テーパトレンチ１８を形成する工程を付加するだけで、第１ゲート絶縁層６０，６２の膜厚を、オフセットトレンチ絶縁層５０，５２と隣接する領域において、テーパトレンチ１８を形成する工程がない場合に比べ、厚く形成することができる。したがって、僅かな工程数の増加によって、第１ゲート絶縁層６０，６２の膜厚が、オフセットトレンチ絶縁層５０，５２と隣接する領域において部分的に薄くなるという問題を解消することができ、第１ゲート絶縁層６０，６２の全体を、所望の均一な膜厚とすることができる。その結果、信頼性の高い半導体装置を提供することができる。
【００８１】
また、本実施の形態にかかる半導体装置の製造方法によれば、テーパトレンチ１８を形成する工程を付加するだけで、素子分離領域１１０，１２０，２１０およびオフセットトレンチ絶縁層５０，５２の形成方法として、トレンチ素子分離法を用いた場合に生じる問題を解消することができる。トレンチ素子分離法を用いた場合に生じる問題とは、第１ゲート絶縁層６０，６２の膜厚が、オフセットトレンチ絶縁層５０，５２と隣接する領域において、部分的に薄くなることである。
【００８２】
したがって、本実施の形態にかかる半導体装置の製造方法によれば、僅かな工程数の増加によって、素子分離領域１１０，１２０，２１０およびオフセットトレンチ絶縁層５０，５２の形成方法として、トレンチ素子分離法を用いた場合に生じる問題を解消することができる。すなわち、素子分離領域１１０，１２０，２１０およびオフセットトレンチ絶縁層５０，５２をトレンチ素子分離法によって形成し、信頼性の高い半導体装置を提供することができる。そして、ＬＯＣＯＳ法やセミリセスＬＯＣＯＳ法などを用いる場合に比べ、半導体装置の微細化を図ることができる。
【００８３】
以上、本発明の実施の形態の一例について述べたが、本発明はこれらに限定されず、その要旨の範囲内で各種の態様を取りうる。たとえば、本実施の形態においては、図１７に示すように、複数のテーパトレンチ１８を同時に形成する例について述べたが、各テーパトレンチ１８は、別工程で形成することができる。たとえば、テーパトレンチ１８の底面の傾斜が右下がりであるテーパトレンチと、左下がりであるテーパトレンチとを、別工程で形成することができる。
【００８４】
また、たとえば、本実施の形態においては、トレンチ４４の深さをすべて同じ深さにする例について述べたが、各トレンチの深さは、その機能を果たす範囲内において、異なる深さとすることができる。たとえば、第１素子分離領域１１０におけるトレンチ４４を、第２素子分離領域１２０におけるトレンチ４４およびオフセットトレンチ４０，４２よりも深く形成することができる。
【図面の簡単な説明】
【００８５】
【図１】実施の形態にかかる半導体装置の製造方法およびその製造方法により形成された半導体装置を示す断面図。
【図２】図１の符号Ａで示す部分を拡大して示す図。
【図３】実施の形態にかかる半導体装置の製造方法を示す断面図。
【図４】実施の形態にかかる半導体装置の製造方法を示す断面図。
【図５】実施の形態にかかる半導体装置の製造方法を示す断面図。
【図６】実施の形態にかかる半導体装置の製造方法を示す断面図。
【図７】実施の形態にかかる半導体装置の製造方法を示す断面図。
【図８】実施の形態にかかる半導体装置の製造方法を示す断面図。
【図９】実施の形態にかかる半導体装置の製造方法を示す断面図。
【図１０】実施の形態にかかる半導体装置の製造方法を示す断面図。
【図１１】実施の形態にかかる半導体装置の製造方法を示す断面図。
【図１２】実施の形態にかかる半導体装置の製造方法を示す断面図。
【図１３】実施の形態にかかる半導体装置の製造方法を示す断面図。
【図１４】実施の形態にかかる半導体装置の製造方法を示す断面図。
【図１５】実施の形態にかかる半導体装置の製造方法を示す断面図。
【図１６】実施の形態にかかる半導体装置の製造方法を示す断面図。
【図１７】実施の形態にかかる半導体装置の製造方法を示す断面図。
【図１８】図１７の符号Ａで示す部分を拡大して示す図。
【図１９】実施の形態にかかる半導体装置の製造方法を示す断面図。
【図２０】実施の形態にかかる半導体装置の製造方法を示す断面図。
【図２１】実施の形態にかかる半導体装置の製造方法を示す断面図。
【図２２】実施の形態にかかる半導体装置の製造方法を示す断面図。
【図２３】実施の形態にかかる半導体装置の製造方法を示す断面図。
【符号の説明】
【００８６】
１０  半導体層、  １２  パッド層、  １３  犠牲酸化物層、  １４  ストッパ層、  １６  マスク層、  １８  テーパトレンチ、  ２０  ｐ型第１ウェル、  ２０ａ  第１不純物層、  ２２  ｎ型第１ウェル、  ２２ａ  第１不純物層、  ２４  ｐ型第２ウェル、  ２６  ｎ型第２ウェル、  ３０  ｎ型オフセット不純物層、  ３０ａ  第２不純物層、  ３２  ｐ型オフセット不純物層、  ３２ａ  第２不純物層、  ３４  ｎ型エクステンション領域、  ３４ａ  不純物層、  ３６  ｐ型エクステンション領域、  ３６ａ  不純物層、  ５０，５２  オフセットトレンチ絶縁層、  ６０，６２  第１ゲート絶縁層、  ６４，６６  第２ゲート絶縁層、  ６８  絶縁層、  ７０，７２，７４，７６  ゲート電極、  ７８  導電層、  ８０，８２，８４，８６  サイドウォール絶縁層、  ９０  ｎ型ソース／ドレイン領域、  ９２  ｐ型ソース／ドレイン領域、  ９４  ｎ型ソース／ドレイン領域、９６  ｐ型ソース／ドレイン領域、  １００  高耐圧トランジスタ形成領域、  １００Ｎ  ｎ型高耐圧トランジスタ形成領域、  １００Ｐ  ｐ型高耐圧トランジスタ形成領域、  １００ｎ  ｎ型高耐圧トランジスタ、  １００ｐ  ｐ型高耐圧トランジスタ、  １１０  第１素子分離領域、  １２０  第２素子分離領域、  ２００  低電圧駆動トランジスタ形成領域、  ２００Ｎ  ｎ型低電圧駆動トランジスタ形成領域、  ２００Ｐ  ｐ型低電圧駆動トランジスタ形成領域、  ２００ｎ  ｎ型低電圧駆動トランジスタ、  ２００ｐ  ｐ型低電圧駆動トランジスタ、  ２１０  第３素子分離領域
【図１】
2005045147.tif 000003
【図２】
2005045147.tif 000004
【図３】
2005045147.tif 000005
【図４】
2005045147.tif 000006
【図５】
2005045147.tif 000007
【図６】
2005045147.tif 000008
【図７】
2005045147.tif 000009
【図８】
2005045147.tif 000010
【図９】
2005045147.tif 000011
【図１０】
2005045147.tif 000012
【図１１】
2005045147.tif 000013
【図１２】
2005045147.tif 000014
【図１３】
2005045147.tif 000015
【図１４】
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【図１５】
2005045147.tif 000017
【図１６】
2005045147.tif 000018
【図１７】
2005045147.tif 000019
【図１８】
2005045147.tif 000020
【図１９】
2005045147.tif 000021
【図２０】
2005045147.tif 000022
【図２１】
2005045147.tif 000023
【図２２】
2005045147.tif 000024
【図２３】
2005045147.tif 000025