(57)【要約】      （修正有）【課題】  大面積基板など、熱収縮による影響の大きい基板に形成された半導体素子であっても、その影響を受けずに動作するような半導体素子を提供する。また、そのような半導体素子を搭載し、薄膜半導体回路及び薄膜半導体装置を提供することを課題とする。さらに、多少のマスクずれが生じたとしても、その影響を受けずに動作するような半導体素子を提供する。【解決手段】    ドレイン領域側の半導体層の低濃度不純物領域と重なるように形成した複数のゲート電極を有し、それぞれのゲート電極が形成するチャネル領域に流れる電流の向きが一方向と一方向と反対の方向となるようにそれぞれのゲート電極に対応するソース領域とドレイン領域を形成し、一方向に電流が流れるチャネル領域と一方向と反対の方向に電流が流れるチャネル領域の数が等しい薄膜トランジスタを提供することで課題を解決することができる。【選択図】なし【特許請求の範囲】
【請求項１】
半導体層と絶縁膜とゲート電極よりなる複数のトランジスタを有し、
前記複数のトランジスタにおけるゲート電極同士は電気的に接続しており、
前記ゲート電極は１層目のゲート電極と２層目のゲート電極の２層よりなり、
前記複数のトランジスタにおけるドレイン領域同士は電気的に接続しており、
前記複数のトランジスタにおけるソース領域は同士電気的に接続しており、
前記複数のトランジスタはチャネルを流れる電流の方向が第1の方向であるトランジスタと、チャネルを流れる電流の方向が前記第1の方向と反対の方向である第2の方向のトランジスタとでなり、
前記複数のトランジスタよりなることを特徴とするトランジスタ。
【請求項２】
請求項１において、前記半導体層は前記複数のトランジスタ間において共通であることを特徴とするトランジスタ。
【請求項３】
請求項１において、前記半導体層は前記複数のトランジスタ間で異なることを特徴とするトランジスタ。
【請求項４】
請求項１乃至請求項３のいずれか一項において、前記ソース領域及び前記ドレイン領域にはｎ型もしくはｐ型の不純物元素が高濃度に添加されていることを特徴とするトランジスタ。
【請求項５】
請求項４において、前記半導体層における前記ゲート電極と重なっている部分のうち、前記２層目のゲート電極とのみ重なっている部分に前記ソース領域及びドレイン領域に添加されている不純物元素が低濃度に添加されていることを特徴とするトランジスタ。
【請求項６】
請求項１乃至請求項５のいずれか一項において、前記複数のトランジスタにおいて前記第1の方向に電流を流すトランジスタの数と前記第2の方向に電流を流すトランジスタの数は等しく、
前記半導体層における前記２層目のゲート電極と重なっている部分の前記第１の方向又は前記第２の方向に前記基板面内において垂直をなす方向の幅は、前記複数のトランジスタにおいて各々等しいことを特徴とするトランジスタ。
【請求項７】
請求項１乃至請求項５のいずれか一項において、
前記第１の方向に電流を流す複数のトランジスタの前記半導体層における前記２層目のゲート電極と重なっている部分の、前記第１の方向に前記基板面内において垂直をなす方向における幅の和と、
前記第２の方向に電流を流す複数のトランジスタの前記半導体層における前記２層目のゲート電極と重なっている部分の、前記第２の方向に前記基板面内において垂直をなす方向における幅の和は等しいことを特徴とするトランジスタ。
【請求項８】
第1の半導体層とゲート絶縁膜と第1のゲート電極よりなる第1のトランジスタと、
第2の半導体層と前記ゲート絶縁膜と第2のゲート電極よりなる第2のトランジスタとを有し、
前記第1のゲート電極と前記第2のゲート電極とは電気的に接続しており、
前記第１のゲート電極と前記第２のゲート電極は１層目のゲート電極と２層目のゲート電極よりなり、
前記第1のトランジスタにおけるドレイン領域と前記第2のトランジスタにおけるドレイン領域とは電気的に接続しており、
前記第1のトランジスタにおけるソース領域と前記第2のトランジスタにおけるソース領域とは電気的に接続しており、
前記第1のトランジスタのチャネルを流れる電流の方向と前記第2のトランジスタのチャネルを流れる電流の方向とは反対であり、
前記第1のトランジスタと前記第2のトランジスタよりなることを特徴とするトランジスタ。
【請求項９】
請求項８において、前記ソース領域及び前記ドレイン領域にはｎ型もしくはｐ型の不純物元素が高濃度に添加されていることを特徴とするトランジスタ。
【請求項１０】
請求項９において、
前記第1の半導体層における前記第1のゲート電極と重なっている部分のうち、前記２層目のゲート電極とのみ重なっている部分に前記ソース領域及びドレイン領域に添加されている不純物元素が低濃度に添加されており、
前記第2の半導体層における前記第2のゲート電極と重なっている部分のうち、前記２層目のゲート電極とのみ重なっている部分に前記ソース領域及びドレイン領域に添加されている不純物元素が低濃度に添加されていることを特徴とするトランジスタ。
【請求項１１】
請求項８乃至請求項１０のいずれか一項において、前記第1のトランジスタ及び前記第2のトランジスタのチャネルをキャリアが流れる方向に基板面内において直交する方向の長さを幅とするとき、
前記第1のゲート電極と重なっている部分の前記第1の半導体層の幅は前記第2のゲート電極と重なっている部分の前記第2の半導体層の幅と同じであることを特徴とするトランジスタ。
【請求項１２】
半導体層とゲート絶縁膜と第1のゲート電極よりなる第1のトランジスタと、
前記半導体層と前記ゲート絶縁膜と第2のゲート電極よりなる第2のトランジスタとを有し、
前記第1のゲート電極と前記第2のゲート電極とは電気的に接続しており、
前記第１のゲート電極と前記第２のゲート電極は１層目のゲート電極と２層目のゲート電極よりなり、
前記第1のトランジスタにおけるドレイン領域と前記第2のトランジスタにおけるドレイン領域とは電気的に接続しており、
前記第1のトランジスタにおけるソース領域と前記第2のトランジスタにおけるソース領域とは電気的に接続しており、
前記第1のトランジスタのチャネルを流れる電流の方向と前記第2のトランジスタのチャネルを流れる電流の方向とは反対であり、
前記第1のトランジスタと前記第2のトランジスタよりなることを特徴とするトランジスタ。
【請求項１３】
請求項１２において、前記ソース領域及び前記ドレイン領域にはｎ型もしくはｐ型の不純物元素が高濃度に添加されていることを特徴とするトランジスタ。
【請求項１４】
請求項１３において、
前記半導体層における前記第1のゲート電極と重なっている部分のうち、前記２層目のゲート電極とのみ重なっている部分に前記ソース領域及びドレイン領域に添加されている不純物元素が低濃度に添加されており、
前記半導体層における前記第２のゲート電極と重なっている部分のうち、前記２層目のゲート電極とのみ重なっている部分に前記ソース領域及びドレイン領域に添加されている不純物元素が低濃度に添加されていることを特徴とするトランジスタ。
【請求項１５】
請求項１２乃至請求項１４のいずれか一項において、
前記第1のトランジスタ及び前記第2のトランジスタのチャネルをキャリアが流れる方向に基板面内において直交する方向の長さを幅とするとき、
前記第1のゲート電極と重なっている部分の前記半導体層の幅は前記第2のゲート電極と重なっている部分の前記半導体層の幅と同じであることを特徴とするトランジスタ。
【請求項１６】
基板上に各々平行に配置された複数の半導体層を形成し、
前記半導体層を覆ってゲート絶縁膜を形成し、
各々が電気的に接続している1層目のゲート電極を前記複数の半導体層それぞれに対応して複数形成し、
前記複数の半導体層に前記１層目のゲート電極をマスクとしてｐ型もしくはｎ型の不純物を低濃度に添加し、
熱処理によって前記不純物を活性化し、
前記１層目のゲート電極に対応し、前記半導体層の一部と前記1層目のゲート電極を覆って２層目のゲート電極を複数形成し、
前記複数の半導体層間において各々が前記２層目のゲート電極と重畳している位置の形状は一致しており、
前記２層目のゲート電極をマスクとして、前記不純物と同じ不純物を前記複数の半導体層に添加することによって前記複数の半導体層に高濃度に前記不純物が添加されたソース領域及びドレイン領域を形成し、
前記複数の半導体層、前記２層目のゲート電極及びゲート絶縁膜を覆って層間絶縁膜を形成し、
前記層間絶縁膜に前記ソース領域及びドレイン領域に達するコンタクトホールを形成し、
前記層間絶縁膜上に導電膜を形成し、パターニング、エッチングを行って配線、ソース電極及びドレイン電極を形成することにより前記コンタクトホールを介して前記複数の半導体層におけるソース領域同士、及びドレイン領域同士を電気的に接続し、
前記半導体層における前記ソース領域とドレイン領域の配置は前記２層目のゲート電極を中心として右側にソース領域が位置する第1の配置と左側にソース領域が位置する第2の配置とがあり、
前記第1の配置と前記第2の配置は前記複数の半導体層において半数ずつ存在させることを特徴とする薄膜トランジスタの作製方法。
【請求項１７】
基板上に半導体層を形成し、
前記半導体層を覆ってゲート絶縁膜を形成し、
各々が電気的に接続している複数の１層目のゲート電極を前記半導体層に重ねて形成し、
前記半導体層に前記1層目のゲート電極をマスクとしてｐ型もしくはｎ型の不純物を低濃度に添加し、
熱処理を行って前記不純物を活性化し、
前記1層目のゲート電極に対応し、前記半導体層の一部と前記1層目のゲート電極を覆って２層目のゲート電極を複数形成し、
前記半導体層における前記２層目のゲート電極と重畳している位置の形状は一致しており、
前記２層目のゲート電極をマスクとして、前記不純物と同じ不純物を前記半導体層に添加することによって前記半導体層に高濃度に前記不純物が添加されたソース領域及びドレイン領域を形成し、
前記半導体層、前記２層目のゲート電極及びゲート絶縁膜を覆って層間絶縁膜を形成し、
前記層間絶縁膜に前記ソース領域及びドレイン領域に達するコンタクトホールを形成し、
前記層間絶縁膜上及び前記コンタクトホール内を覆って導電膜を形成し、
前記導電膜にパターニング、エッチングを行って配線、前記ソース領域に電気的に接続するソース電極及び前記ドレイン電極に電気的に接続するドレイン電極を形成し、
前記半導体層における前記ソース領域とドレイン領域の配置は前記２層目のゲート電極を基準として右側にソース領域が位置する第1の配置と左側にソース領域が位置する第2の配置とがあり、
前記第1の配置と前記第2の配置は前記複数の半導体層において半数ずつ存在させるように前記配線、前記ソース電極及び前記ドレイン電極を形成することを特徴とする薄膜トランジスタの作製方法。
【請求項１８】
基板上に第1の半導体層と第2の半導体層を形成し、
前記第1の半導体層及び前記第2の半導体層を覆ってゲート絶縁膜を形成し、
前記ゲート絶縁膜上に前記第1の半導体層と重なった第1の1層目のゲート電極と、前記第２の半導体層と重なった第２の1層目のゲート電極とを形成し、
前記第1の1層目のゲート電極と前記第2の１層目のゲート電極は電気的に接続されており、
前記第1の半導体層及び前記第2の半導体層に前記1層目のゲート電極をマスクとしてｐ型もしくはｎ型の不純物を低濃度に添加し、
熱処理を行って前記不純物を活性化し、
前記第1の1層目のゲート電極に対応し、前記第1の半導体層の一部と前記第1の1層目のゲート電極を覆って第1の２層目のゲート電極を形成し、
前記第２の1層目のゲート電極に対応し、前記第２の半導体層の一部と前記第２の1層目のゲート電極を覆って第２の２層目のゲート電極を形成し、
前記第1の半導体層及び前記第2の半導体層における各々が2層目のゲート電極と重なっている位置の形状は一致しており、
前記２層目のゲート電極をマスクとして前記不純物と同じ不純物を前記半導体層に添加することによって前記半導体層に高濃度に前記不純物が添加されたソース領域及びドレイン領域を形成し、
前記第1及び第2の半導体層、前記第1の及び第2の２層目のゲート電極を覆って層間絶縁膜を形成し、
前記層間絶縁膜に前記ソース領域及びドレイン領域に達するコンタクトホールを形成し、
前記層間絶縁膜上及び前記コンタクトホール内を覆って導電膜を形成し、
前記導電膜にパターニング、エッチングを行って配線、前記ソース領域に電気的に接続するソース電極及び前記ドレイン電極に電気的に接続するドレイン電極を形成し、
前記第1の半導体層におけるソース領域とドレイン領域の配置は前記第2の半導体層におけるソース領域とドレイン領域の配置と前記ゲート電極を基準として反対であることを特徴とする薄膜トランジスタの作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はガラス基板上に形成された薄膜素子に関し、また、薄膜素子が形成されたガラス基板に関する。
【背景技術】
【０００２】
ガラス基板は、石英基板と比較して安価であり、大型化が容易であることからフラットパネルディスプレイ用の基板などとして多用されてきている。
【０００３】
しかし、一方でガラス基板は歪み点温度が低く、熱に弱いという特徴を有するため、ガラス基板上に薄膜半導体を形成するプロセスには制約が多い。そのため、ガラス基板上にポリシリコンを形成する場合にはレーザ結晶化によって基板にあまり熱がかからないようなプロセスが採用されることが多い。
【０００４】
ところがやはり不純物の活性化など、ある程度の加熱は行わざるを得ず、それにより生じる熱収縮を緩和するために特許文献１や特許文献２など様々な対策が取られている。
【特許文献１】特開２００２―１７５９８４号公報
【特許文献２】特開２００３−３３５５４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
低コスト化やディスプレイの大型化に伴って、ガラス基板はどんどん大型化してきている。そのため、熱収縮による基板の歪みはより深刻なものとなってきており、さらなる対策が求められている。
【０００６】
また、デザインルールが縮小されるにつれてマスク位置ずれに対する許容マージンは小さくなっており、どんなに厳密にマスク合わせを行ったとしてもアライメントのずれや基板の歪みによるずれが発生することがある。
【０００７】
そこで本発明では大面積基板など、熱収縮による影響の大きい基板に形成された半導体素子であっても、その影響を受けずに動作するような半導体素子を提供することを目的とする。また、そのような半導体素子を搭載し、薄膜半導体回路及び薄膜半導体装置を提供する事を特徴とする。
【０００８】
さらに、本発明では多少のマスクずれが生じたとしても、その影響を受けずに動作するような半導体素子を提供することを目的とする。また、そのような半導体素子を搭載した薄膜半導体回路及び薄膜半導体装置を提供する事を課題とする。
【課題を解決するための手段】
【０００９】
そこで本発明では、ドレイン領域側の半導体層の低濃度不純物領域と重なるように形成した複数のゲート電極を有し、それぞれのゲート電極が形成するチャネル領域に流れる電流の向きが一方向と一方向と反対の方向となるようにそれぞれのゲート電極に対応するソース領域とドレイン領域を形成し、一方向に電流が流れるチャネル領域と一方向と反対の方向に電流が流れるチャネル領域の数が等しいことを要旨とする。
【００１０】
本発明の構成の一つは半導体層上に設けられ、それぞれがチャネル領域を形成する複数のゲート電極と、ゲート電極それぞれに対応して半導体層に設けられた一導電型の不純物元素を含むソース領域及びドレイン領域とを有し、半導体層はゲート電極と重なる位置のドレイン側の一部においてそれぞれ低濃度不純物領域を有しており、チャネル領域の任意の一つにおいて電流が流れる方向を基準方向とし、チャネル領域において前記基準方向に電流が流れるチャネル領域の数と前記基準方向とは反対の方向に電流が流れるチャネル領域の数が等しいことを特徴とする薄膜トランジスタである。
【００１１】
本発明の他の構成は複数の半導体層上に設けられ、それぞれがチャネル領域を形成する複数のゲート電極と、ゲート電極それぞれに対応して半導体層に設けられた一導電型の不純物元素を含むソース領域及びドレイン領域とを有し、半導体層はゲート電極と重なる位置のドレイン側の一部においてそれぞれ低濃度不純物領域を有しており、チャネル領域の任意の一つにおいて電流が流れる方向を基準方向とし、チャネル領域において基準方向に電流が流れるチャネル領域の数と基準方向とは反対の方向に電流が流れるチャネル領域の数が等しいことを特徴とする薄膜トランジスタである。
【００１２】
本発明の他の構成は一つの半導体層上に設けられ、それぞれがチャネル領域を形成する複数のゲート電極と、偶数のゲート電極それぞれに対応して半導体層に設けられた一導電型の不純物元素を含むソース領域及びドレイン領域とを有し、半導体層はゲート電極と重なる位置のドレイン側の一部においてそれぞれ低濃度不純物領域を有しており、チャネル領域の任意の一つにおいて電流が流れる方向を基準方向とし、チャネル領域において基準方向に電流が流れるチャネル領域の数と基準方向とは反対の方向に電流が流れるチャネル領域の数が等しいことを特徴とする薄膜トランジスタである。
【００１３】
本発明の構成の一つは第１のトランジスタと第２のトランジスタを有し、第１のトランジスタと第２のトランジスタは半導体層と、半導体層を覆うゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極とを有し、半導体層にはＰ型またはＮ型の不純物元素がドーピングされており、ゲート電極下部に位置する半導体層には少なくとも低濃度不純物領域とチャネル領域が形成されており、当該２つのトランジスタにおけるソース領域同士ドレイン領域同士及びゲート電極同士は各々電気的に接続されており、当該２つのトランジスタにおいて電流が流れる方向は互いに平行であり、当該２つのトランジスタのゲート電極の幅は同じであり、当該２つのトランジスタにおいて前記ゲート電極と半導体層が重なっている部分の半導体層の形状は当該２つのトランジスタ間で同じであり、当該２つのトランジスタにおいて、それぞれの電流が流れる方向は逆方向であることを特徴とする半導体装置である。
【００１４】
本発明の他の構成は第１のトランジスタと第２のトランジスタを有し、第１のトランジスタと第２のトランジスタは半導体層と、半導体層を覆うゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極とを有し、半導体層にはＰ型またはＮ型の不純物元素がドーピングされており、前記ゲート電極下部に位置する半導体層には少なくとも低濃度不純物領域とチャネル領域が形成されており、当該２つのトランジスタの入力はどちらも第１の配線からなされ、当該２つのトランジスタの出力はどちらも第２の配線になされ、当該２つのトランジスタのゲート電極同士は各々電気的に接続されており、当該２つのトランジスタにおいて電流が流れる方向は互いに平行であり、当該２つのトランジスタのゲート電極の幅は同じであり、当該２つのトランジスタにおいて前記ゲート電極と半導体層が重なっている部分の半導体層の形状は当該２つのトランジスタ間で同じであり、当該２つのトランジスタにおいて、それぞれの電流が流れる方向は逆方向であることを特徴とする半導体装置である。
【００１５】
本発明の他の構成は第１のトランジスタと第２のトランジスタを有し、第１のトランジスタと第２のトランジスタは半導体層と、半導体層を覆うゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを有し、半導体層にはＰ型またはＮ型の不純物元素がドーピングされており、ゲート電極下部に位置する半導体層には少なくとも低濃度不純物領域とチャネル領域が形成されており、前記第１のトランジスタのソース領域とゲート電極との間の寄生容量と、第２のトランジスタのドレイン領域とゲート電極との寄生容量が同じであり、当該２つのトランジスタにおいて電流が流れる方向は互いに平行であり、当該２つのトランジスタのゲート電極の幅は同じであり、当該２つのトランジスタにおいてゲート電極と前記半導体層が重なっている部分の前記半導体層の形状は当該２つのトランジスタ間で同じであり、当該２つのトランジスタにおいて、それぞれの電流が流れる方向は逆方向であることを特徴とする半導体装置である。
【００１６】
本発明の他の構成を有するトランジスタは、半導体層と絶縁膜とゲート電極よりなる複数のトランジスタを有し、前記複数のトランジスタにおけるゲート電極は電気的に接続しており、前記ゲート電極は１層目のゲート電極と２層目のゲート電極の２層よりなり、前記複数のトランジスタにおけるドレイン領域は電気的に接続しており、前記複数のトランジスタにおけるソース領域は電気的に接続しており、前記複数のトランジスタはチャネルを流れる電流の方向が第１の方向であるトランジスタと、チャネルを流れる電流の方向が前記第１の方向と反対の方向である第２の方向のトランジスタとでなり、前記複数のトランジスタよりなることを特徴とする。
【００１７】
本発明の他の構成を有するトランジスタは、上記構成において、前記半導体層は前記複数のトランジスタ間において共通であることを特徴とする。
【００１８】
本発明の他の構成を有するトランジスタは、上記構成において、前記半導体層は前記複数のトランジスタ間で異なることを特徴とする。
【００１９】
本発明の他の構成を有するトランジスタは、上記構成において、前記ソース領域及び前記ドレイン領域にはｎ型もしくはｐ型の不純物元素が高濃度に添加されていることを特徴とする。
【００２０】
本発明の他の構成を有するトランジスタは、上記構成において、前記半導体層における前記ゲート電極と重なっている部分のうち、前記２層目のゲート電極とのみ重なっている部分に前記ソース領域及びドレイン領域に添加されている不純物元素が低濃度に添加されていることを特徴とする。
【００２１】
本発明の他の構成を有するトランジスタは、上記構成において、前記複数のトランジスタにおいて前記第１の方向に電流を流すトランジスタの数と前記第２の方向に電流を流すトランジスタの数は等しく、前記半導体層における前記２層目のゲート電極と重なっている部分の前記第１の方向又は前記第２の方向に前記基板面内において垂直をなす方向の幅は、前記複数のトランジスタにおいて各々等しいことを特徴とする。
【００２２】
本発明の他の構成を有するトランジスタは、上記構成において、前記第１の方向に電流を流す複数のトランジスタの前記半導体層における前記２層目のゲート電極と重なっている部分の、前記第１の方向に前記基板面内において垂直をなす方向における幅の和と、前記第２の方向に電流を流す複数のトランジスタの前記半導体層における前記２層目のゲート電極と重なっている部分の、前記第２の方向に前記基板面内において垂直をなす方向における幅の和は等しいことを特徴とする。
【００２３】
本発明の他の構成を有するトランジスタは、第１の半導体層とゲート絶縁膜と第１のゲート電極よりなる第１のトランジスタと、第２の半導体層と前記ゲート絶縁膜と第２のゲート電極よりなる第２のトランジスタとを有し、前記第１のゲート電極と前記第２のゲート電極とは電気的に接続しており、前記第１のゲート電極と前記第２のゲート電極は１層目のゲート電極と２層目のゲート電極よりなり、前記第１のトランジスタにおけるドレイン領域と前記第２のトランジスタにおけるドレイン領域とは電気的に接続しており、前記第１のトランジスタにおけるソース領域と前記第２のトランジスタにおけるソース領域とは電気的に接続しており、前記第１のトランジスタのチャネルを流れる電流の方向と前記第２のトランジスタのチャネルを流れる電流の方向とは反対であり、前記第１のトランジスタと前記第２のトランジスタよりなることを特徴とする。
【００２４】
本発明の他の構成を有するトランジスタは、上記構成において、前記ソース領域及び前記ドレイン領域にはｎ型もしくはｐ型の不純物元素が高濃度に添加されていることを特徴とする。
【００２５】
本発明の他の構成を有するトランジスタは、上記構成において、前記第１の半導体層における前記第１のゲート電極と重なっている部分のうち、前記２層目のゲート電極とのみ重なっている部分に前記ソース領域及びドレイン領域に添加されている不純物元素が低濃度に添加されており、前記第２の半導体層における前記第２のゲート電極と重なっている部分のうち、前記２層目のゲート電極とのみ重なっている部分に前記ソース領域及びドレイン領域に添加されている不純物元素が低濃度に添加されていることを特徴とする。
【００２６】
本発明の他の構成を有するトランジスタは、上記構成において、前記第１のトランジスタ及び前記第２のトランジスタのチャネルをキャリアが流れる方向に基板面内において直交する方向の長さを幅とするとき、前記第１のゲート電極と重なっている部分の前記第１の半導体層の幅は前記第２のゲート電極と重なっている部分の前記第２の半導体層の幅と同じであることを特徴とする。
【００２７】
本発明の他の構成を有するトランジスタは、半導体層とゲート絶縁膜と第１のゲート電極よりなる第１のトランジスタと、前記半導体層と前記ゲート絶縁膜と第２のゲート電極よりなる第２のトランジスタとを有し、前記第１のゲート電極と前記第２のゲート電極とは電気的に接続しており、前記第１のゲート電極と前記第２のゲート電極は１層目のゲート電極と２層目のゲート電極よりなり、前記第１のトランジスタにおけるドレイン領域と前記第２のトランジスタにおけるドレイン領域とは電気的に接続しており、前記第１のトランジスタにおけるソース領域と前記第２のトランジスタにおけるソース領域とは電気的に接続しており、前記第１のトランジスタのチャネルを流れる電流の方向と前記第２のトランジスタのチャネルを流れる電流の方向とは反対であり、前記第１のトランジスタと前記第２のトランジスタよりなることを特徴とする。
【００２８】
本発明の他の構成を有するトランジスタは、上記構成において、前記ソース領域及び前記ドレイン領域にはｎ型もしくはｐ型の不純物元素が高濃度に添加されていることを特徴とする。
【００２９】
本発明の他の構成を有するトランジスタは、上記構成において、前記半導体層における前記第１のゲート電極と重なっている部分のうち、前記２層目のゲート電極とのみ重なっている部分に前記ソース領域及びドレイン領域に添加されている不純物元素が低濃度に添加されており、前記半導体層における前記第２のゲート電極と重なっている部分のうち、前記２層目のゲート電極とのみ重なっている部分に前記ソース領域及びドレイン領域に添加されている不純物元素が低濃度に添加されていることを特徴とする。
【００３０】
本発明の他の構成を有するトランジスタは、上記構成において、前記第１のトランジスタ及び前記第２のトランジスタのチャネルをキャリアが流れる方向に基板面内において直交する方向の長さを幅とするとき、前記第１のゲート電極と重なっている部分の前記半導体層の幅は前記第２のゲート電極と重なっている部分の前記半導体層の幅と同じであることを特徴とする。
【００３１】
本発明の他の構成を有する薄膜トランジスタの作製方法は、基板上に各々平行に配置された複数の半導体層を形成し、前記半導体層を覆ってゲート絶縁膜を形成し、各々が電気的に接続している１層目のゲート電極を前記複数の半導体層それぞれに対応して複数形成し、前記複数の半導体層に前記１層目のゲート電極をマスクとしてｐ型もしくはｎ型の不純物を低濃度に添加し、熱処理によって前記不純物を活性化し、前記１層目のゲート電極に対応し、前記半導体層の一部と前記１層目のゲート電極を覆って２層目のゲート電極を複数形成し、前記複数の半導体層間において各々が前記２層目のゲート電極と重畳している位置の形状は一致しており、前記２層目のゲート電極をマスクとして、前記不純物と同じ不純物を前記複数の半導体層に添加することによって前記複数の半導体層に高濃度に前記不純物が添加されたソース領域及びドレイン領域を形成し、前記複数の半導体層、前記２層目のゲート電極及びゲート絶縁膜を覆って層間絶縁膜を形成し、前記層間絶縁膜に前記ソース領域及びドレイン領域に達するコンタクトホールを形成し、前記層間絶縁膜上に導電膜を形成し、パターニング、エッチングを行って配線、ソース電極及びドレイン電極を形成することにより前記コンタクトホールを介して前記複数の半導体層におけるソース領域同士、及びドレイン領域同士を電気的に接続し、前記半導体層における前記ソース領域とドレイン領域の配置は前記２層目のゲート電極を中心として右側にソース領域が位置する第１の配置と左側にソース領域が位置する第２の配置とがあり、前記第１の配置と前記第２の配置は前記複数の半導体層において半数ずつ存在させることを特徴とする。
【００３２】
本発明の他の構成を有する薄膜トランジスタの作製方法は、基板上に半導体層を形成し、前記半導体層を覆ってゲート絶縁膜を形成し、各々が電気的に接続している複数の１層目のゲート電極を前記半導体層に重ねて形成し、前記半導体層に前記１層目のゲート電極をマスクとしてｐ型もしくはｎ型の不純物を低濃度に添加し、熱処理を行って前記不純物を活性化し、前記１層目のゲート電極に対応し、前記半導体層の一部と前記１層目のゲート電極を覆って２層目のゲート電極を複数形成し、前記半導体層における前記２層目のゲート電極と重畳している位置の形状は一致しており、前記２層目のゲート電極をマスクとして、前記不純物と同じ不純物を前記半導体層に添加することによって前記半導体層に高濃度に前記不純物が添加されたソース領域及びドレイン領域を形成し、前記半導体層、前記２層目のゲート電極及びゲート絶縁膜を覆って層間絶縁膜を形成し、前記層間絶縁膜に前記ソース領域及びドレイン領域に達するコンタクトホールを形成し、前記層間絶縁膜上及び前記コンタクトホール内を覆って導電膜を形成し、前記導電膜にパターニング、エッチングを行って配線、前記ソース領域に電気的に接続するソース電極及び前記ドレイン電極に電気的に接続するドレイン電極を形成し、前記半導体層における前記ソース領域とドレイン領域の配置は前記２層目のゲート電極を中心として右側にソース領域が位置する第１の配置と左側にソース領域が位置する第２の配置とがあり、前記第１の配置と前記第２の配置は前記半導体層において半数ずつ存在させるように前記配線、前記ソース電極及び前記ドレイン電極を形成することを特徴とする。
【００３３】
本発明の他の構成を有する薄膜トランジスタの作製方法は、基板上に第１の半導体層と第２の半導体層を形成し、前記第１の半導体層及び前記第２の半導体層を覆ってゲート絶縁膜を形成し、前記ゲート絶縁膜上に前記第１の半導体層と重なった第１の１層目のゲート電極と、前記第２の半導体層と重なった第２の１層目のゲート電極とを形成し、前記第１の１層目のゲート電極と前記第２の１層目のゲート電極は電気的に接続されており、前記第１の半導体層及び前記第２の半導体層に前記１層目のゲート電極をマスクとしてｐ型もしくはｎ型の不純物を低濃度に添加し、熱処理を行って前記不純物を活性化し、前記第１の１層目のゲート電極に対応し、前記第１の半導体層の一部と前記第１の１層目のゲート電極を覆って第１の２層目のゲート電極を形成し、前記第２の１層目のゲート電極に対応し、前記第２の半導体層の一部と前記第２の１層目のゲート電極を覆って第２の２層目のゲート電極を形成し、前記第１の半導体層及び前記第２の半導体層における各々が２層目のゲート電極と重なっている位置の形状は一致しており、前記２層目のゲート電極をマスクとして前記不純物と同じ不純物を前記半導体層に添加することによって前記半導体層に高濃度に前記不純物が添加されたソース領域及びドレイン領域を形成し、前記第１及び第２の半導体層、前記第１の及び第２の２層目のゲート電極を覆って層間絶縁膜を形成し、前記層間絶縁膜に前記ソース領域及びドレイン領域に達するコンタクトホールを形成し、前記層間絶縁膜上及び前記コンタクトホール内を覆って導電膜を形成し、前記導電膜にパターニング、エッチングを行って配線、前記ソース領域に電気的に接続するソース電極及び前記ドレイン電極に電気的に接続するドレイン電極を形成し、前記第１の半導体層におけるソース領域とドレイン領域の配置は前記第２の半導体層におけるソース領域とドレイン領域の配置と前記ゲート電極を中心として反対であることを特徴とする。
【発明の効果】
【００３４】
本発明を適用することによって、基板の熱収縮やマスクのアライメントずれによって生じてしまっていたトランジスタの寄生容量の変化を抑える事が可能となる。
【発明を実施するための最良の形態】
【００３５】
以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から 逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。
【００３６】
また、説明は薄膜トランジスタを例にあげて行っているが、薄膜トランジスタに限らず、他のトランジスタにおいても本発明は適用できる。
【００３７】
（実施の形態１）
本発明の実施の形態を図１を参照しながら説明する。図１（Ａ）は本発明の半導体装置の上面図であり、半導体層１０１ａ、半導体層１０１ｂ、ゲート電極１０２、ソース電極と配線１０３、ドレイン電極と配線１０４を有している。また、図１（Ｂ）は図１（Ａ）中におけるＡ−Ｂの断面図であり、基板１１０、下地絶縁膜１１１、ゲート絶縁膜１１２、層間絶縁膜１１３を有している。また、ゲート電極１０２は１層目のゲート電極１０２ａと２層目のゲート電極１０２ｂとの２層構造となっている。
【００３８】
半導体層１０１ａと半導体層１０１ｂにはそれぞれＰ型もしくはＮ型を示す同一の不純物がドーピングされており、高濃度にそれら不純物がドーピングされた高濃度不純物領域１１４〜１１７と低濃度に不純物が添加された低濃度不純物領域１１８〜１２１及びチャネル領域１２２、１２３を有している。また、半導体層１０１ａと１０１ｂにはゲート絶縁膜１１２を介してゲート電極１０２が重なっており、チャネル領域１２２、１２３と１層目のゲート電極１０２ａは重なって形成されている。また、２層目のゲート電極１０２ｂは１層目のゲート電極１０２ａを覆っており、且つその少なくとも一部は低濃度不純物領域１１８〜１２１と重なっている。すなわち、低濃度不純物領域１１８〜１２１上には２層目のゲート電極１０２ｂがゲート絶縁膜１１２を介して重なっている。
【００３９】
配線１０３と配線１０４は層間絶縁膜１１３上に形成されており、層間絶縁膜１１３に開口された高濃度不純物領域１１４〜１１７まで達する開口部に形成されたソース電極１０３もしくはドレイン電極１０４を介して高濃度不純物領域１１４〜１１７に電気的に接続されている。なお、ソース電極１０３ａ、１０３ｂは配線１０３と高濃度不純物領域（ソース領域）１１５、１１６に接続し、ドレイン電極１０４ａ、１０４ｂは配線１０４と高濃度不純物領域（ドレイン領域）１１４、１１７に接続している。
【００４０】
すなわち、当該２つの薄膜トランジスタにおけるソース領域同士ドレイン領域同士及びゲート電極同士は各々電気的に接続されている、もしくは当該２つの薄膜トランジスタの入力はどちらも第１の配線からなされ、出力はどちらも第２の配線になされ、ゲート電極同士は各々電気的に接続されているということができる。
【００４１】
上記構造により半導体層１０１ａから薄膜トランジスタ１０５ａ、半導体層１０１ｂから薄膜トランジスタ１０５ｂが形成されており、電流の流れる方向を長さ方向、基板平面上で長さ方向に直角をなす方向を幅方向とすると、チャネル領域１２２、１２３の幅及び長さは同一であり、低濃度不純物領域１１８〜１２１の幅は同一である。また、半導体層１０１ａと１０１ｂは長さ方向に平行となるように配置されている。なお、本発明において長さ方向、幅方向とは上記の定義を用いることとする。
【００４２】
なお、薄膜トランジスタ１０５ａと１０５ｂにおいてソース領域、ドレイン領域及びソース電極、ドレイン電極の配置は薄膜トランジスタ１０５ａと１０５ｂの電流が流れる方向が互いに平行且つ逆方向となるように配置する。
【００４３】
以上が本発明の構成を有する薄膜トランジスタであり、薄膜トランジスタ１０５ａと薄膜トランジスタ１０５ｂの二つの薄膜トランジスタでもって本発明の薄膜トランジスタ１０５とみなす。この薄膜トランジスタ１０５の特性は、図２０（Ａ）に示したような従来の薄膜トランジスタの特性とほぼ同様である（ただし図２０（Ａ）の薄膜トランジスタ２０５のチャネル領域２１８の幅は図１における薄膜トランジスタ１０５ａのチャネル領域１２２の幅または薄膜トランジスタ１０５ｂのチャネル領域１２３の幅の２倍、もしくは薄膜トランジスタ１０５ａのチャネル領域１２２の幅または薄膜トランジスタ１０５ｂのチャネル領域１２３の幅の和に等しい）。
【００４４】
なお、図２０の従来の薄膜トランジスタ２０５は、半導体層２０１、ゲート電極（１層目のゲート電極２０２ａ、２層目のゲート電極２０２ｂ）２０２、配線及びソース電極２０３、配線及びドレイン電極２０４、基板２１０、下地絶縁膜２１１、ゲート絶縁膜２１２、層間絶縁膜２１３、高濃度不純物領域２１４及び２１５、低濃度不純物領域２１６及び２１７、チャネル領域２１８からなっている。
【００４５】
ところで、図１や図２０に示したような構造の薄膜トランジスタでは低濃度不純物領域とゲート電極とにより、寄生容量が発生している。図２０（Ａ）のような従来の薄膜トランジスタの２層目のゲート電極２０２ｂを作成する際に、何らかの理由（マスクのアライメントずれ、歪み、基板の収縮など）によってその形成位置が半導体層の長さ方向にずれてしまったとすると、図２０（Ｂ）、（Ｃ）のように、低濃度不純物領域と２層目のゲート電極２０２ｂが重なっている部分（Gate Overlapped Lightly doped Drain 領域: ＧＯＬＤ領域）２２０〜２２３の面積が設計時に意図されていた面積と異なってくる。低濃度不純物領域と２層目のゲート電極２０２ｂが重なっている部分の面積が異なるということは、先に述べた寄生容量の値も変化してしまい、寄生容量が変化した薄膜トランジスタで形成した回路は回路負荷が異なり動作マージンが厳しくなるなど問題が発生する。
【００４６】
特に基板の熱収縮を原因とするマスクずれは、基板はその中心に向かって収縮するため、基板の両端では収縮する方向が異なってくる。すると、基板の一端ではドレイン側の寄生容量が大きくなり、他方ではドレイン側の寄生容量が小さくなるということが起きると考えられる。そのため、本来なら同じ特性を有していなければいけないはずの薄膜トランジスタの寄生容量が基板の両端で大きく異なってしまう恐れがある。これは特に大型基板などで顕著にあらわれ、問題になる。また、同じ繰り返しパターンが続く表示装置のソースドライバーやゲートドライバーでは寄生容量が異なると回路動作も基板の両端で大きく変化してしまうことになる。
【００４７】
一方、本発明の薄膜トランジスタ１０５（図１）の場合を説明する。本発明の構成を有する薄膜トランジスタ１０５を形成する場合に、図２０（Ｂ）、（Ｃ）と同様、長さ方向において２層目のゲート電極１０２ｂがずれて形成されてしまったとする（図２（Ａ）、（Ｂ））。
【００４８】
図２（Ａ）は２層目のゲート電極１０２ｂが本来の位置より図中向かって左にずれてしまった状態を示している。本発明の薄膜トランジスタ１０５を構成する二つの薄膜トランジスタ１０５ａと１０５ｂでは各々のチャネル領域１２２、１２３に対するソース領域、ドレイン領域の配置が逆になっているため、２層目のゲート電極１０２ｂが図中向かって左にずれたことにより薄膜トランジスタ１０５ａではドレイン側に位置する２層目のゲート電極１０２ｂの半導体層と重なっている面積が増大し、薄膜トランジスタ１０５ｂでは逆にドレイン側に位置する２層目のゲート電極１０２ｂの半導体層と重なっている面積が減少している。
【００４９】
また、薄膜トランジスタ１０５ａと１０５ｂは各々ののチャネルを流れる電流の方向が反対になるように配置されており、半導体層１０１ａと１０１ｂの幅が一致しているため、薄膜トランジスタ１０５ａにおけるドレイン側の２層目のゲート電極１０２ｂの面積の増加量と薄膜トランジスタ１０５ｂにおけるドレイン側の２層目のゲート電極１０２ｂの面積の減少量は等しい。そして、不純物領域と２層目のゲート電極１０２ｂが重なっている面積の変化量に合わせて容量も変化するため、１０５ａと１０５ｂの二つの薄膜トランジスタを合わせて一つのトランジスタとしてみなしている本発明の薄膜トランジスタ１０５としてのＧＯＬＤ領域寄生の容量の変化は０となる。すなわち、本発明の薄膜トランジスタ１０５はマスクのずれによる容量変化の影響がほぼない構成であるということができる。
【００５０】
すなわち、半導体層１０１ａを活性層とする薄膜トランジスタ１０５ａにおいて増加するＧＯＬＤ領域３０１の面積と半導体層１０１ｂを活性層とする薄膜トランジスタ１０５ｂにおいて減少するＧＯＬＤ領域３０２の面積が同じであるため、トータルの変化量は相殺されて０となるのである。ソース側の容量も同様である。このような理由により本発明の薄膜トランジスタはマスクのアライメントずれや歪み、基板の収縮などによるマスクずれが引き起こすＧＯＬＤ領域の容量変化の影響を抑えることが可能となる。結果として形成された薄膜トランジスタが有する寄生容量のバラツキが少なく、当該薄膜トランジスタで形成された回路の回路負荷のバラツキも少ないものとすることができる。
【００５１】
図２（Ｂ）は図２（Ａ）とは逆の方向（図中向かって右方向）に２層目のゲート電極１０２ｂがずれて形成された場合の図であり、薄膜トランジスタ１０５ａではＧＯＬＤ領域３０３の面積が小さくなっており、薄膜トランジスタ１０５ｂではＧＯＬＤ領域３０４の面積が大きくなっている例であるが、この場合もトータルの容量変化は０となる。説明は図２（Ａ）と同様であるので割愛する。
【００５２】
これにより、大面積基板など、熱収縮による影響の大きい基板に形成された半導体素子であっても、その影響を受けずに動作するような半導体素子を提供することができる。また、そのような半導体素子を搭載した、薄膜半導体回路及び薄膜半導体装置を提供することができる。
【００５３】
また、多少のマスクずれが生じたとしても、その影響を受けずに動作するような半導体素子を提供することが出来る。また、そのような半導体素子を搭載した薄膜半導体回路及び薄膜半導体装置を提供することができるようになる。
【００５４】
またさらに、同じパターンが並んでいる方向に長さ方向をあわせこむと、本発明の薄膜トランジスタを配列させることで回路負荷のバラツキの少ない回路を形成することができるようになり望ましい。
【００５５】
なお、本実施の形態では一つの薄膜トランジスタにおいてゲート電極の数は２つであるが、これ以上の数であってもかまわない。好ましくは偶数個形成されていると良い。この際、ゲート電極に対応して半導体層にできるチャネルを流れる電流の向きは第１の方向と、第１の方向に反対の第２の方向の２方向であり、本発明の薄膜トランジスタにおいて、第１の方向に電流が流れるチャネルと第２の方向に電流が流れるチャネルの数はなるべく近いことが望ましい。すなわち、一つのトランジスタにおいて第１の方向に電流が流れるチャネルの数と第２の方向に電流が流れるチャネルの数はチャネルが奇数個出来る場合は１個違い、偶数個である場合は同数であることが望ましい。
【００５６】
なお、幅方向へのずれは長さ方向へのずれよりマージンが大きいため、本発明で問題にしているわずかなマスクずれに対しては大きな問題とならず無視できる程度である。
【００５７】
（実施の形態２）
本実施の形態では実施の形態１と異なる態様の本発明のトランジスタについて図３を用いて説明する。図３（Ａ）に記載の上面図において、半導体層４０１、ゲート電極４０２、ドレイン電極及び配線（このうちドレイン電極４０３ａ）４０３、ソース電極及び配線（この内、ソース電極４０４ａ、４０４ｂ）４０４でありこれらの構成を有する本発明のトランジスタが薄膜トランジスタ４０５である。薄膜トランジスタ４０５はソース電極４０４ａと、ドレイン電極４０３ａからなる薄膜トランジスタ４０５ａと、ソース電極４０４ｂと、ドレイン電極４０３ａからなる薄膜トランジスタ４０５ｂの２つの薄膜トランジスタより構成されているとみなすことができる。
【００５８】
図３（Ｂ）は図３（Ａ）の上面図中Ａ−Ｂで切断した場合の断面図である。この断面図において、１層目のゲート電極４０２ａ、２層目のゲート電極４０２ｂ、基板４１０、下地絶縁膜４１１、ゲート絶縁膜４１２、層間絶縁膜４１３、高濃度不純物領域４１４〜４１６、低濃度不純物領域４１７〜４２０、チャネル領域４２１、４２２である。なお、１層目のゲート電極４０２ａと２層目のゲート電極４０２ｂでゲート電極が形成される。また、半導体層４０１に重なるゲート電極の幅は薄膜トランジスタ４０５ａ、４０５ｂとも同じ幅とする。なお、その他の図３（Ｂ）における符号は図３（Ａ）と同じであるため説明を省略する。
【００５９】
本実施の形態における薄膜トランジスタ４０５は、半導体層４０１が実施の形態１における半導体層１０１ａ及び１０１ｂに、薄膜トランジスタ４０５ａと４０５ｂが薄膜トランジスタ１０５ａ、１０５ｂに相当する。本実施の形態の薄膜トランジスタ４０５は半導体層４０１が一続きであることが図１における薄膜トランジスタ１０５と異なるが、薄膜トランジスタ４０５を構成する薄膜トランジスタ４０５ａと４０５ｂはその電流が流れる方向が平行であり、その流れる方向が反対である。
【００６０】
このため、何らかの理由により２層目のゲート電極４０２ｂの形成位置がずれてしまっても薄膜トランジスタ４０５ａにおけるドレイン側の２層目のゲート電極４０２ｂの面積の変化量と、薄膜トランジスタ４０５ｂにおけるドレイン側の２層目のゲート電極４０２ｂの面積の変化量は等しい。不純物領域とゲート電極が重なっている面積の変化量に合わせて容量も変化するため、４０５ａと４０５ｂの二つの薄膜トランジスタを合わせて一つのトランジスタとしてみなしている本発明の薄膜トランジスタ４０５としての寄生容量の変化は０となる。すなわち、本実施の形態における構成の薄膜トランジスタ４０５は実施の形態１に記載の薄膜トランジスタ１０５と実質的に同じ構成であり、マスクのずれによる容量変化の影響がほぼない構成であるということができる。
【００６１】
また図４も見た目は異なるが、半導体層５０１ａ、５０２ｂ、１層目のゲート電極５０２ａ、２層目のゲート電極５０２ｂ、ドレイン電極及び配線５０３、ソース電極及び配線５０４からなり、全体として薄膜トランジスタ５０５を形成している。なお、１層目のゲート電極５０２ａと２層目のゲート電極５０２ｂでゲート電極が形成される。ドレイン電極５０３は同じ配線に接続することとし、ゲート電極は２層構造となっており、半導体層５０１ａ、５０１ｂのうち１層目のゲート電極５０２ａと２層目のゲート電極５０２ｂの両方と重なっている位置にチャネル領域を有し、２層目のゲート電極５０２ｂのみと重なっている位置に低濃度不純物領域を有し、その他の位置は高濃度不純物領域であるとすると、実施の形態１と同じ構成である。このように一見レイアウトが異なっていても、本発明の構成は適用することができ同様の効果を得る事ができる。
【００６２】
これにより、大面積基板など、熱収縮による影響の大きい基板に形成された半導体素子であっても、その影響を受けずに動作するような半導体素子を提供することができる。また、そのような半導体素子を搭載した、薄膜半導体回路及び薄膜半導体装置を提供することができる。
【００６３】
また、多少のマスクずれが生じたとしても、その影響を受けずに動作するような半導体素子を提供することが出来る。また、そのような半導体素子を搭載した薄膜半導体回路及び薄膜半導体装置を提供することができるようになる。
【００６４】
またさらに、同じパターンが並んでいる方向に長さ方向をあわせこんで、本発明の薄膜トランジスタを配列させると、さらに回路負荷のバラツキの少ない回路を形成することができるようになり望ましい構成である。
【００６５】
なお、本実施の形態では一つの薄膜トランジスタにおいてゲート電極の数は２つであるが、これ以上の数であってもかまわない。好ましくは偶数個形成されていると良い。この際、ゲート電極に対応して半導体層にできるチャネルを流れる電流の向きは第１の方向と、第１の方向に反対の第２の方向の２方向であり、本発明の薄膜トランジスタにおいて、第１の方向に電流が流れるチャネルと第２の方向に電流が流れるチャネルの数はなるべく近いことが望ましい。すなわち、一つのトランジスタにおいて第１の方向に電流が流れるチャネルの数と第２の方向に電流が流れるチャネルの数はチャネルが奇数個出来る場合は１個違い、偶数個である場合は同数であることが望ましい。
【００６６】
（実施の形態３）
本実施の形態では実施の形態１及び実施の形態２と異なる態様の本発明のトランジスタについて図２３を参照しながら説明する。図２３に記載の上面図において、半導体層１５０ａ、１５０ｂ及び１５０ｃ、ゲート電極１５２（１層目のゲート電極１５２ａ及び２層目のの導電膜１５２ｂより構成される）、ドレイン電極及び配線１５４、ソース電極及び配線１５３が示されており、これらの構成を有する本発明のトランジスタ１５１が示されている。トランジスタ１５１は半導体層１５０ａを含むトランジスタと、半導体層１５０ｂを含むトランジスタと、半導体層１５０ｃを含むトランジスタの３つのトランジスタより構成されている。
【００６７】
また、半導体層１５０ａ〜半導体層１５０ｃにおいて、１層目のゲート電極１５２ａと重なっている部分にはｎ型もしくはｐ型を付与する不純物は実質的に添加されておらず、また、半導体層１５０ａ〜半導体層１５０ｃにおいて２層目のゲート電極１５２ｂのみと重なっている部分には低濃度に当該不純物が添加されている。また、半導体層１５０ａ〜半導体層１５０ｃにおいて、それ以外の部分については高濃度に当該不純物が添加されている。
【００６８】
この３つのトランジスタには同じソース電極及び配線１５３とドレイン電極及び配線１５４がコンタクトホールを介して接続されており、各々半導体層１５０ａを含むトランジスタのチャネルを電流が流れる方向を第１の方向とすると、半導体層１５０ｂを含むトランジスタのチャネルを流れる電流の方向は第１の方向と平行且つ逆の第２の方向、半導体層１５０ｃを含むトランジスタのチャネルを流れる電流の方向は第１の方向である。また、半導体層１５０ａのゲート電極１５２と重なっている部分の幅１５９ａと半導体層１５０ｃのゲート電極１５２と重なっている部分の幅１５９ｃの幅を足した長さは、半導体層１５０ｂがゲート電極１５２と重なっている部分の幅１５９ｂと一致するように形成されている。
【００６９】
以上の構成を有することにより、何らかの理由により２層目のゲート電極の形成位置が長さ方向にずれてしまっても、半導体層１５０ａを含むトランジスタにおけるドレイン側の２層目のゲート電極１５２ｂのみと重なっている半導体層１５０ａの面積と半導体層１５０ｃを含むトランジスタにおけるドレイン側の２層目のゲート電極１５２ｂのみと重なっている半導体層１５０ｃの面積の和の増加（減少）量と、半導体層１５０ｂを含むトランジスタにおけるドレイン側の２層目のゲート電極１５２ｂの面積の減少（増加）量の絶対値は等しい。半導体層の不純物領域とゲート電極が重なっている面積の変化量に合わせて容量も変化するため、当該３つのトランジスタを合わせて一つのトランジスタとしてみなしている本発明のトランジスタ１５１としての寄生容量の変化は０となる。すなわち、本実施の形態における構成の薄膜トランジスタ１５１は実施の形態１に記載の薄膜トランジスタ１０５と実質的に同じ構成であり、マスクのずれによる容量変化の影響がほぼない構成であるということができる。
【００７０】
これにより、大面積基板など、熱収縮による影響の大きい基板に形成された半導体素子であっても、その影響を受けずに動作するような半導体素子を提供することができる。また、そのような半導体素子を搭載した、薄膜半導体回路及び薄膜半導体装置を提供することができる。
【００７１】
また、多少のマスクずれが生じたとしても、その影響を受けずに動作するような半導体素子を提供することが出来る。また、そのような半導体素子を搭載した薄膜半導体回路及び薄膜半導体装置を提供することができるようになる。
【００７２】
またさらに、同じパターンが並んでいる方向に長さ方向をあわせこんで、本発明の薄膜トランジスタを配列させると、さらに回路負荷のバラツキの少ない回路を形成することができるようになり望ましい構成である。
【００７３】
なお、本実施の形態では本発明のトランジスタ１５１は３つのトランジスタにより構成されているが、本発明はこれに限らず、本発明のトランジスタを構成する、ソース領域同士ドレイン領域同士及びゲート電極同士が各々電気的に接続しているトランジスタのうち、チャネルを第１の方向に電流が流れるトランジスタにおけるゲート電極と重なる半導体層の幅の和とチャネルを第１の方向と平行且つ逆の方向である第２の方向に電流が流れるトランジスタにおけるゲート電極と重なる半導体層の幅の和が等しい構成であれば本発明のトランジスタを構成するトランジスタはいくつであっても構わない。
【実施例１】
【００７４】
本実施例では、本発明の薄膜トランジスタを用いた例としてブートストラップ法を用いたインバータ回路について説明する。３つあるトランジスタはそれぞれＴｒ１、Ｔｒ２、Ｔｒ３と、容量をＣ１と、Ｔｒ２のゲート電極に由来する寄生容量をＣ２と称することにする。
【００７５】
ブートストラップ法を用いたインバータ回路の等価回路を図５に示し、その動作について説明する。なお、ＶＤＤ＝１６Ｖ、ＶＳＳ＝０Ｖ、各トランジスタのしきい値Ｖｔｈ＝３Ｖとする。ＩＮ１に１６Ｖ、ＩＮ２に０Ｖが入力されると、Ｔｒ１がオンし、Ａ節点の電位が入力電位からＴｒ１のしきい値分下がった電圧（本実施例では１６Ｖ―３Ｖ＝１３Ｖ）まで充電される。Ａ節点の電位が１３Ｖまで上昇すると、Ｔｒ１はオフし、Ａ節点は浮遊状態となる。
【００７６】
一方、Ａ節点が充電されてゆき、Ｔｒ２のしきい値（３Ｖ）を超えた段階で、Ｔｒ２がオンし、Ｂ節点の電圧が上昇し、出力電圧も上昇する。Ａ節点が浮遊状態にあることで、Ｂ節点の電圧が上昇すると、容量結合によりＡ節点の電圧が上昇し、Ｔｒ２のゲート電圧も上昇する。Ｔｒ２のゲート電圧が上昇し、その電圧が１９Ｖ（１６Ｖ＋３Ｖ）以上になるとＴｒ２の出力電圧はＴｒ２の入力電圧と同じ１６Ｖとなる。浮遊状態にあるＡ節点の電圧の上昇ΔＶAはＢ節点における電圧の上昇をΔＶBとするとΔＶA＝ΔＶB×Ｃ１／（Ｃ１＋Ｃ２）で表される。すなわち、回路の動作に薄膜トランジスタにおけるゲート電極由来の寄生容量が関わってくる。
【００７７】
このような回路では、何らかの理由（基板の収縮やアライメントのずれ、歪みによるマスクずれなど）により薄膜トランジスタＴｒ２のゲート電極に由来する寄生容量が変化すると、その動作に影響がでてしまい、これを考慮して動作マージンを設定しなければいけなくなる。
【００７８】
しかし、この回路の少なくともＴｒ２に本発明の薄膜トランジスタを用いると、マスクずれが発生してもゲート電極と低濃度不純物領域との間に発生する寄生容量の変化を抑えることが可能であるため、マスクずれの影響を受けることがほとんどない回路を作製することが可能になる。
【００７９】
特に、熱処理などにより発生する基板の熱収縮によるマスクずれは基板の中心に向かって収縮するため、場所によりずれる方向が異なってくる。ずれる方向が異なると、寄生容量が小さくなる場所と大きくなる場所が出てくるため、その動作への影響がさらにに大きくなるが、本発明の薄膜トランジスタを用いて作製された回路においては、その影響を抑えることが可能であるため、動作マージンの確保という面で非常に有利である。この場合、基板の収縮によってバラツキが顕著に表れる方向（すなわち、基板の収縮方向に向かって同じパターンが繰り返されている方向）に当該寄生容量の変化が問題となるＴｒ２の長さ方向をあわせこむと、回路負荷のバラツキの少ない回路を作製することができる。
【００８０】
これにより、大面積基板など、熱収縮による影響の大きい基板に形成された半導体素子であっても、その影響を受けずに動作するような薄膜半導体回路及び薄膜半導体装置を提供することができる。
【００８１】
また、多少のマスクずれが生じたとしても、その影響を受けずに動作するような薄膜半導体回路及び薄膜半導体装置を提供することができるようになる。
【００８２】
本実施例と実施の形態１乃至実施の形態３は組み合わせて用いることが可能である。
【実施例２】
【００８３】
本発明の薄膜トランジスタを作製する方法について図６〜図９を用いて説明する。
【００８４】
まず、基板１０上に下地絶縁膜１１を形成してから非晶質ケイ素膜を成膜し、レーザを照射することで結晶質ケイ素膜１２とする。
【００８５】
基板１０としてはガラス基板、石英基板、結晶性ガラスなどの絶縁性基板や、セラミック基板、ステンレス基板、金属基板（タンタル、タングステン、モリブデン等）、半導体基板、プラスチック基板（ポリイミド、アクリル、ポリエチレンテレフタレート、ポリカーボネート、ポリアリレート、ポリエーテルスルホン等）等を用いることができるが、少なくともプロセス中に発生する熱に耐えうる材料を使用する。これら基板は必要に応じてＣＭＰ等により研磨してから使用してもよい。本実施の形態においてはガラス基板を使用する。
【００８６】
下地絶縁膜１１は基板１０中のアルカリ金属やアルカリ土類金属が、結晶性ケイ素膜中に拡散するのを防ぐために設ける。このような元素は結晶性ケイ素膜の半導体特性に悪影響をおよぼしてしまうためである。材料としては酸化ケイ素、窒化ケイ素、窒化酸化ケイ素及び窒化酸化ケイ素などを用いることができ、単層または積層構造とすることにより形成する。なお、アルカリ金属やアルカリ土類金属の拡散の心配のない基板であれば特に下地絶縁膜は設ける必要がない。
【００８７】
本実施例においては下地絶縁膜１１は積層構造により形成し、１層目の絶縁膜として窒化酸化ケイ素膜を５０ｎｍ、２層目の絶縁膜として酸化窒化ケイ素膜を１００ｎｍで形成した。なお、窒化酸化ケイ素膜と酸化窒化ケイ素膜はその窒素と酸素の割合が異なっていることを意味しており、前者の方がより窒素の含有量が高いことを示している。どちらもプラズマＣＶＤ法を用いて形成すればよい。
【００８８】
続いて下地絶縁膜上に非晶質ケイ素膜を２５〜１００ｎｍ（好ましくは３０〜６０ｎｍ）の膜厚で形成する。作製方法としては、公知の方法、例えばスパッタ法、減圧ＣＶＤ法、またはプラズマＣＶＤ法等が使用できる。本実施例では、プラズマＣＶＤ法により膜厚５０ｎｍに形成する。その後、５００℃、１時間の加熱処理を行って、水素だしを行う。
【００８９】
次に、レーザ照射装置を用いて、非晶質ケイ素膜を結晶化して、結晶質半導体膜を形成する。本実施例のレーザ結晶化には、エキシマレーザを使用し、発振されたレーザビームを光学系を用いて長方形状のビームスポットに加工し、半導体膜に照射する。
【００９０】
結晶化の方法としては他に非晶質ケイ素膜の結晶化を促進する元素を用い、加熱処理を行うことによって行う方法もある。結晶化を促進する元素とは、代表的にはニッケルが挙げられ、このような元素を用いることによって用いない場合に比べて低温、短時間で結晶化が行われるためガラス基板など比較的熱に弱い基板を使用する際に好適に用いることが可能である。このような結晶化を促進する元素としては、ニッケルの他に鉄、パラジウム、スズ、鉛、コバルト、白金、銅、金などがある。この中から一種もしくは複数種を用いればよい。また、この後、さらに結晶性を改善するため、レーザなどを照射しても良い。
【００９１】
また、プラズマＣＶＤ等で形成した微結晶半導体膜をさらにレーザにより結晶化して結晶質半導体膜として用いても良い。
【００９２】
続いて、結晶質ケイ素膜に必要に応じてしきい値をコントロールするための微量の不純物を添加する、いわゆるチャネルドーピングを行う。要求されるしきい値を得るために、ボロンもしくはリン等をイオンドーピング法などにより添加する。
【００９３】
その後、図６（Ｂ）に示すように、所定の形状にパターニングし、島状の結晶質ケイ素膜１３ａ〜１３ｃを得る。パターニングは、結晶質ケイ素膜にフォトレジストを塗布し、所定のマスク形状を露光し、焼成して、結晶性半導体膜上にマスクを形成し、このマスクを用いて、ドライエッチング法により結晶質ケイ素膜をエッチングすることで行われる。ドライエッチング法のガスは、ＣＦ4と、Ｏ2等を用いて行えば良い。半導体層１３ａ、１３ｂは図１における１０１ａ、１０１ｂに相当する本発明の薄膜トランジスタの活性層となる半導体層である。図６〜図９のＡ−Ｂ部は図１におけるＡ−Ｂの断面図に相当する。また、Ａ−Ｂ部に形成される薄膜トランジスタは実施の形態２に示したような形状であっても良い。
【００９４】
続いて、結晶性半導体膜１３ａ〜１３ｃを覆うようにゲート絶縁膜１４を形成する。ゲート絶縁膜はプラズマＣＶＤ法またはスパッタ法を用い膜厚を４０〜１５０nmとしてケイ素を含む絶縁膜で形成する。本実施例では、ゲート絶縁膜はプラズマＣＶＤ法により酸化ケイ素膜を１００nmの厚さに形成する。
【００９５】
次いで、ゲート絶縁膜上に第１の導電層として膜厚３０〜６０ｎｍの窒化タンタル（ＴａＮ）１５とその上に第２の導電層として膜厚２００〜４００ｎｍのタングステン（Ｗ）１６を形成する。本実施例では３０ｎｍのＴａＮ膜と３７０ｎｍのＷ膜を成膜した。ＴａＮ膜、Ｗ膜共スパッタ法で形成すればよく、ＴａＮ膜はＴａのターゲットを用いて窒素雰囲気中で、Ｗ膜はＷのターゲットを用いて成膜すれば良い（図６（Ｃ））。
【００９６】
次に、前記導電層をエッチングして電極及び配線を形成するため、フォトリソグラフィーにより露光工程を経てレジストからなるマスク１７ａ〜１７ｅを形成する。次に、図７（Ａ）に示すようにレジストからなるマスク１７ａ〜１７ｅを後退させながら第１の導電膜１８a〜１８ｅ及び第２の導電膜１９ａ〜１９ｅをテーパー形状にエッチングする。
【００９７】
次に図７（Ｂ）に示すようにレジストパターン１７ａ〜１７ｅ及び第２の導電膜１９ａ〜１９ｅをマスクとしてソース、ドレイン領域２０〜２５及び容量電極２６を形成するための高濃度のＮ型不純物、例えばリンを半導体層１３ａ〜１３ｃにイオンドーピングする。リンのドーピング条件はゲート絶縁膜１４の膜厚及び不純物活性化条件により異なるが、本実施例ではゲート絶縁膜を酸化ケイ素膜で１００ｎｍ形成したため、加速電圧を４０ｋＶとし、ドーズ量を１×１０15〜８×１０15ａｔｏｍｓ／ｃｍ2とする。
【００９８】
この後、図７（Ｃ）に示すようにレジストパターン１７ａ〜１７ｅをマスクとして第２の導電膜１９ａ〜１９ｅのみを選択的にエッチングする。これにより第１の導電膜１８ａ〜１８ｅを露出させ、その露出長がチャネル方向に約１μｍとなるように第２の導電膜１９ａ〜１９ｅが加工される。
【００９９】
次に図７（Ｄ）に示すように、レジストパターン１７ａ〜１７ｅ及び第２の導電膜１９ａ〜１９ｅをマスクとして第１の導電膜１８ａ〜１８ｅをエッチングすることにより、第１の導電膜１８ａ〜１８ｅの露出した部分が除去され、第１の導電膜１８a〜１８ｅ及び第２の導電膜１９ａ〜１９ｅからなる１層目のゲート電極２７ａ〜２７ｅが形成される。
【０１００】
次に図８（Ａ）に示すようにレジストパターン１７ａ〜１７ｅを除去する。次いで、１層目のゲート電極２７ａ、２７ｃ〜２７ｅをマスクとしてＬＤＤ領域（低濃度不純物領域）２８〜３５を形成するための低濃度のＮ型不純物、例えばリンを半導体層１３ａ〜１３ｃにイオンドーピングする。これによりＮチャネル型薄膜トランジスタの各々のチャネル領域３６〜３９は各々のゲート電極とほぼ同じ寸法となり、ＬＤＤ領域２８〜３５もゲート電極に対して自己整合的に形成される。また、容量素子の形成領域にもリンが導入される。なお、ＬＤＤ領域は少なくともドレイン領域側に形成されていれば良い。
【０１０１】
次いで５５０℃の温度で熱処理を施す。この際、ゲート電極が露出した状態であるため、ゲート電極が酸化されないように酸素の少ない雰囲気中で熱処理を行うと良い。この熱処理により、半導体層に導入した不純物が活性化される。また、結晶化を促進する元素を用いて結晶化を行った場合にはチャネル領域に含まれる結晶化を促進する元素が高濃度不純物領域（ソース領域及びドレイン領域）に取り込まれてゲッタリングを行うこともできる。
【０１０２】
この活性化処理において熱をかけるため、基板の収縮が起こる場合がある。この時点で基板が収縮してしまうと、次から形成される２層目のゲート電極４３ａ〜４３ｃの形成位置が意図した場所からずれて形成されてしまう。これがゲート寄生容量の変化となり、薄膜トランジスタの特性や当該薄膜トランジスタを用いて形成された回路の動作に影響を及ぼし、バラツキが発生してしまう恐れがある。特に、表示装置のドライバなどは同じ単位を繰り返し形成するため、そのバラツキが感知されやすくなってしまう。また、基板の一端と反対の一端では熱収縮した場合、ずれる方向が逆となるため、その影響はさらに顕著となる。しかし、本実施例のように本発明の薄膜トランジスタを用いることでそれらの影響を抑えることが可能となり、画質の向上や不良の減少につながる。また、第３の導電膜４０を形成した後、２層目のゲート電極４３ａ〜４３ｃを形成する為に第３の導電膜４０をエッチングする際に単にアライメントがずれてしまう事によって２層目のゲート電極４３ａ〜４３ｃの形成位置がずれてしまうことも考えられるが、これによる影響も本発明の薄膜トランジスタや半導体装置を用いることによって同様に緩和することができる。この場合、基板の収縮によってバラツキが顕著に表れる方向（すなわち、基板の収縮方向に向かって同じパターンが繰り返されている方向）に長さ方向をあわせこむと、さらに有効に回路負荷のバラツキの少ない回路を作製することができる。
【０１０３】
また、大型基板になると熱収縮の影響も大きくなる上に、フォトレジストを露光する際、場所毎に複数回に分けて露光（つなぎ露光）する場合がある。つなぎ露光を行う場合は特にマスクのアライメントを合わせることが難しいため、本発明の薄膜トランジスタや半導体装置を適用すると有利である。
【０１０４】
熱処理を行ったら、続いて図８（Ｂ）に示すようにゲート電極を含む全面上に低抵抗な材料からなる第３の導電膜４０を成膜する。本実施例においては、この時点ですでに不純物の活性化などの工程が終了しており、これ以降の工程において高い熱をかけることがないため、Ａｌによって第３の導電膜４０を形成することが可能となる。
【０１０５】
続いて、図８（Ｃ）に示すように第３の導電膜４０の上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光、現像することにより、第３の導電膜４０上にはレジストパターン４１ａ〜４１ｄが形成される。次いでこのレジストパターン４１ａ〜４１ｄをマスクとして第３の導電膜４０をエッチングすることによって、駆動回路部４２の薄膜トランジスタのゲート電極２７ａ〜２７ｃ上には２層目のゲート電極４３ａ〜４３ｃが形成され、容量電極となる高濃度不純物拡散層２６上にはゲート絶縁膜１４を介して第２の容量電極４４が形成される。２層目のゲート電極は形成前に活性化の熱処理を行っているため、基板の収縮が起きてしまっている。また、マスクアライメントのずれなどによって実際予定した形成場所と異なる位置に２層目のゲート電極４３ａ〜４３ｃ及び第２の容量電極４４が形成されてしまう場合もある。しかし、本発明を適用することで、その影響による薄膜トランジスタの寄生容量変化が抑制される。
【０１０６】
なお、第３の導電膜４０はＣｕ、Ａｇなどでもかまわないがこれらの金属は熱に強いため、第３の導電膜４０を形成した後に活性化などの熱処理を行ってもかまわない。この場合は基板の熱収縮による２層目のゲート電極４３ａ〜４３ｃ及び第２の容量電極４４のずれは起こらないのでマスクアライメントのずれの影響を本発明により抑制することができる。
【０１０７】
このようにして駆動回路部４２のＮチャネル型薄膜トランジスタをゲートオーバーラップＬＤＤ構造とし、画素部４５のＮチャネル型薄膜トランジスタ４６をＬＤＤ構造とすることができる。ゲートオーバーラップ構造の薄膜トランジスタは電流駆動能力が大きく、電源電圧１０〜２０Ｖにおけるホットキャリア劣化耐性も良好である。また、同時に形成されるＬＤＤ構造の薄膜トランジスタはオフリーク電流の抑制に有効であることが確認されている。つまり、画素信号を容量素子に保持して画素を表示する液晶表示装置では、画素のスイッチング素子としてオフリーク電流の抑制に優れたＬＤＤ構造の薄膜トランジスタを使用することが望ましく、周辺の駆動回路部としては電流駆動能力に優れ、ホットキャリア劣化耐性に優れたゲートオーバーラップＬＤＤ構造を使用することが好ましい。この点は発光表示装置の場合も同様である。
【０１０８】
２層目のゲート電極４３ａ〜４３ｃを構成する材料は低抵抗金属材料が好ましく、低抵抗金属材料としてＡｌまたはＡｌ合金の単層膜、またはＡｌを主とした積層膜を用いることが好ましい。
【０１０９】
本実施例では、ゲート電極が積層構造である薄膜トランジスタの作製方法を説明しているが、本発明の薄膜トランジスタはこの構造に限らず適用することができる。例えば、フォトレジストによるマスクをゲート絶縁膜上に形成し、高濃度不純物領域、及びＬＤＤ領域のドーピングを行い、フォトレジストを除去し、不純物の活性化を行い、その後ゲート電極を形成して作製されたようなゲート電極が１層である薄膜トランジスタにおいても本発明の構成は適用できる。そして、この構成においてもゲート電極形成時のマスクずれ、熱処理による基板の収縮などによる不都合を緩和することができる。
【０１１０】
第２の容量電極４４とゲート絶縁膜１４と容量電極２６から容量素子４７が構成される。容量素子４７を薄膜トランジスタ構造と同じ構造とし、容量電極２６をソース及びドレイン領域と同一層とすることによって第２の容量電極４４を０Ｖとしても安定した容量を得ることができる。また、ゲート絶縁膜１４を薄くすることによって容量素子４７の面積を小さくできる。従って、図７に示す第１の導電膜１８a〜１８ｅ及び第２の導電膜１９ａ〜１９ｅをエッチングする工程で容量素子形成領域のゲート絶縁膜１４を薄くすることによってその膜厚を薄くすることが好ましい。これにより、エッチング工程を増やすことなく、容量素子の面積を小さくすることが可能となる。
【０１１１】
この後、図９（Ａ）に示すように２層目のゲート電極４３ａ〜４３ｃ及び第２の容量電極４４を含む全面上に水素を含有した絶縁膜例えば窒化ケイ素膜４８を成膜した後、３５０℃以上の水素化の熱処理を行う。この熱処理により、半導体層（結晶性ケイ素膜）の結晶欠陥部を水素終端することができる。なお、本実施例では、水素を含有した窒化ケイ素４８を成膜した後に水素化の熱処理を行っているが、酸化ケイ素膜を成膜したのち、３〜１００％の水素含有雰囲気中で３５０度以上の熱処理を行うことで同様の効果を得ることも可能である。窒化ケイ素膜は比誘電率が酸化ケイ素膜の約２倍であるため、窒化ケイ素膜を用いた場合に比べて回路動作の負担を小さくする事ができ、電極間の容量を小さくする事ができる。
【０１１２】
次いで、窒化ケイ素膜４８の上に自己平坦性のある有機、もしくは無機絶縁膜により層間絶縁膜４９を形成する。無機絶縁膜としては、ＣＶＤ法により形成された酸化ケイ素膜や、ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）法により塗布された酸化ケイ素膜、また、ケイ素と酸素との結合で骨格構造が構成され、置換基に少なくとも水素を含む、または置換基にフッ素、アルキル基、または芳香族炭化水素のうち少なくとも１種を有する材料、いわゆるシロキサンの膜などを用いることができ、有機絶縁膜としてはポリイミド、ポリアミド、ＢＣＢ（ベンゾシクロブテン）、アクリルまたはポジ型感光性有機樹脂、ネガ型感光性有機樹脂等を用いることができる。また、ｌｏｗ−ｋ材料も好適に用いることができる。また、それらの積層構造を用いても良い。本実施例では感光性のポリイミドにより層間絶縁膜４９を形成した。
【０１１３】
次に、図９（Ｂ）に示すように層間絶縁膜４９の上にＩＴＯ等の透明導電膜からなる画素電極５０を形成する。
【０１１４】
次いで図９（Ｃ）に示すように層間絶縁膜４９、窒化ケイ素膜４８及びゲート絶縁膜１４にソース領域及びドレイン領域に到達するコンタクトホール（接続孔）をエッチング法により形成する。次いでコンタクトホール内及び層間絶縁膜４９上に低抵抗な材料からなる導電膜を成膜し、この導電膜をエッチング加工する。これにより、駆動回路部４２のＮチャネル型薄膜トランジスタ及び画素部のＮチャネル型薄膜トランジスタ４６のそれぞれには導電膜からなるソース電極及びドレイン電極５１〜５５が形成され、ドレイン電極５５は画素電極５０に接続される。なお、ソース電極及びドレイン電極５１〜５５はＡｌ、Ｃｕ等の単層電極としても良いが、積層構造としても良く、特に電極材料の半導体層への拡散を防止すると共にストレスマイグレーションなどにより発生するヒロックを防止する場合には、上層からＴｉＮ、Ａｌ、ＴｉＮ、Ｔｉが順に積層された積層構造としても良い。
【０１１５】
本実施例により形成される半導体装置は駆動回路部４２及び画素部４５にはＮチャネル型薄膜トランジスタのみが形成されており、Ｐチャネル型薄膜トランジスタは形成されていないが、Ｐチャネル型薄膜トランジスタを形成する構成であっても良い。この際、工程の違いは不純物元素の導入工程だけである。
【０１１６】
また、容量素子４７は、画素スイッチング素子を介して画素に伝えられる画素信号を保持するためのものであり、Ｎチャネル型薄膜トランジスタ４６のソース領域及びドレイン領域と同一層の高濃度不純物領域からなる容量電極と、前記薄膜トランジスタ４６のゲート絶縁膜１４と第２の容量電極４４とからなるものである。
【０１１７】
本実施例によれば、同一基板上にゲートオーバーラップＬＤＤ構造の薄膜トランジスタ及びＬＤＤ構造の薄膜トランジスタを工程数の増大なしに形成できる。また、ＬＤＤ構造の薄膜トランジスタを形成した後に不純物活性化のための熱処理を行ってからゲートオーバーラップＬＤＤ構造形成用及びゲート電極配線の低抵抗化用の２層目のゲート電極を形成するため、低抵抗で安価ではあるが耐熱性の低いＡｌを主成分とする材料を使用することができる。これにより大型の画像表示装置においても高速駆動が可能で画像表示性能の優れた画像表示装置を低価格で提供することができる。
【実施例３】
【０１１８】
本実施例では、実施例２と異なる構成の薄膜トランジスタに本発明を適用する例を図１０を参照しながら説明する。なお、図１０に至るまでの工程は図６〜図８（Ａ）までと同一であるので、説明を省略する。図１０（Ａ）と図８（Ａ）が同一の状態にある。
【０１１９】
図１０（Ａ）の状態を得たら、基板全面に絶縁膜７００を形成する。絶縁膜は窒化ケイ素や酸素を含む窒化ケイ素膜により単層、もしくは多層で形成する。これらはプラズマＣＶＤ法など公知の方法により形成すればよい。
【０１２０】
続いて、５５０℃の温度で熱処理を施す。この際、ゲート電極及び配線が絶縁膜７００で覆われているため、ゲート電極及び配線が酸化されるのを防止できる。この熱処理により、半導体層に導入した不純物が活性化されると共に、チャネル領域に含まれるＮｉが高濃度不純物領域（ソース及びドレイン領域）に取り込まれてゲッタリングが行われる。なお、前記熱処理は、炉アニール法、ランプアニール法、レーザアニール法のいずれの方法を用いても良い。次いで、絶縁膜７００の上に低抵抗な材料からなる第３の導電膜７０１を成膜する。なお、第３の導電膜７０１は、窒化チタンなどのバリア膜とＡｌまたはＡｌ合金からなる膜とを積層した積層膜あるいはＡｌまたはＡｌ合金からなる膜で形成されていても良い。
【０１２１】
次に、第３の導電膜７０１の上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光、現像することにより、第３の導電膜７０１上にはレジストパターン７０２〜７０５が形成される。次いで、このレジストパターン７０２〜７０５をマスクとして第３の導電膜７０１をエッチングすることにより、図１０（Ｃ）に示すように、駆動回路部７１０の薄膜トランジスタのゲート電極上には絶縁膜７００を介して２層目のゲート電極７０６〜７０８が形成され、容量電極７１４上には絶縁膜７００を介して２層目の容量電極７０９が形成される。２層目の容量電極７０９と絶縁膜７００と容量電極７１４から容量素子７１２が構成される。７１１と７１３はそれぞれ画素ＴＦＴと画素部に相当する。
【０１２２】
この後、図９（Ａ）から示した工程と同様の工程で表示装置を作成することができる。本実施例の構成は、２層目のゲート電極７０６〜７０８と１層目のゲート電極との間に絶縁膜７００があり、図１１のように１層目のゲート電極８００と２層目のゲート電極８０１が接続されている。また、２層目のゲート電極７０６〜７０８と絶縁膜７００、１層目のゲート電極により補助容量を形成することが可能な構成となっている。
【実施例４】
【０１２３】
本実施例では、実施例２に記載の方法により作製された基板を用いて液晶表示装置を作成する方法について図１２を参照しながら説明する。画素電極５０を覆うように、配向膜と呼ばれる絶縁体層５６を形成する。なお、絶縁体層５６は、スクリーン印刷法やオフセット印刷法を用いれば、選択的に形成することができる。その後、ラビングを行う。続いて、シール材を画素を形成した周辺の領域に形成する。
【０１２４】
その後、配向膜として機能する絶縁体層５７、対向電極として機能する導電体層５８が設けられた対向基板５９と素子基板６０とをスペーサを介して貼り合わせ、その空隙に液晶層を設けることにより液晶表示パネルを作製することができる。シール材にはフィラーが混入されていても良く、さらに対向基板５９には、カラーフィルタや遮蔽膜（ブラックマトリクス）などが形成されていても良い。なお、液晶層を形成する方法として、ディスペンサ式（滴下式）や、対向基板５９を貼り合わせてから毛細管現象を用いて液晶を注入するディップ式（汲み上げ式）を用いることができる。
【０１２５】
ディスペンサ方式を採用した液晶滴下注入法は、シール材で閉ループを形成し、その中に液晶を１回もしくは複数回滴下する。続いて、真空中で基板を貼り合わせ、その後紫外線硬化を行って、液晶が充填された状態とする。
【０１２６】
この後、異方性導電体層を介して、接続用の配線基板を設ける。配線基板は、外部からの信号や電位を伝達する役目を担う。上記工程を経て、液晶表示パネルが完成する。
【０１２７】
以上の工程により、本発明の薄膜トランジスタ及び半導体装置を有する液晶表示装置を製造することができる。
【実施例５】
【０１２８】
本発明の薄膜トランジスタを用いて、発光表示装置を作成する例について図１３を参照しながら説明する。実施例２に示したと同様に基板１０上に駆動回路部１５０及び画素部１５１の薄膜トランジスタを形成する。薄膜トランジスタのレイアウト及び半導体層に導入する不純物元素については求める性能に応じて適宜変更すればよい。本実施例では、ゲート電極の一部として使用される第２の導電膜をモリブデンで形成し、発光素子の駆動用トランジスタ１５２をＰチャネル型トランジスタとして、層間絶縁膜４９を形成するところから説明する。
【０１２９】
本実施例では、シロキサンにより層間絶縁膜４９を形成する。層間絶縁膜４９は、シロキサン系ポリマーを全面塗布した後、５０〜２００℃、１０分間の熱処理によって乾燥させ、さらに３００〜４５０℃、１〜１２時間の焼成処理を行うことで形成する。この焼成により、１μｍ厚のシロキサンの膜が全面に成膜される。この工程は、シロキサン系ポリマーの焼成を行うと共に、窒化ケイ素膜４８中の水素によって、半導体層を水素化及び不純物の活性化をする。
【０１３０】
この後、層間絶縁膜４９を覆うように、ＣＶＤ法により窒化酸化ケイ素膜または酸化窒化ケイ素膜を形成しても良い。この膜は、後に形成される導電膜をエッチングするときに、エッチングストッパーとして働き、層間絶縁膜のオーバーエッチングを防止することができる。また、この酸化窒化ケイ素膜は配線エッチング時に同時にエッチングされて無くなる程度の厚さに形成するとこの後の形成する発光素子の信頼性に対して良い影響を及ぼす。
【０１３１】
次に、層間絶縁膜４９のパターニング及びエッチングを行い、高濃度不純物領域１５３〜１６０に達するコンタクトホールを形成する。
【０１３２】
続いて、コンタクトホール中に金属膜を積層し、パターニングしてソース電極及びドレイン電極を形成する。本実施例では、基板側からモリブデン、アルミニウム、モリブデンの三層構造でソース電極、ドレイン電極及び配線１６１〜１６７を形成する。
【０１３３】
続いてこれらの半導体素子を用いて発光装置を作成する工程に入る。
【０１３４】
本実施例で説明する発光装置は一対の電極間に発光する物質を含む層を挟み込み、電極間に電流を流すことで発光する素子をマトリクス状に配列させたものである。
【０１３５】
発光素子の励起状態には一重項励起と三重項励起が知られ、発光はどちらの励起状態を経ても可能であると考えられている。故に、素子の特徴によって一つの発光装置内において、一重項励起状態の素子あるいは三重項励起状態の素子を混在させても良い。例えばＲＧＢの三色において、赤に三重項励起状態を取る素子、青と緑に一重項励起状態を取る素子としても良い。また、三重項励起状態を取る素子は一般に発光効率が良いため、駆動電圧の低下にも貢献する。
【０１３６】
発光素子の材料としては、低分子、高分子、低分子と高分子の間の性質を持つ中分子の発光材料があるが、本実施例では低分子の発光材料を使用する。低分子材料も高分子材料も溶媒に溶かすことでスピンコートやインクジェット法により塗布することができる。また、有機材料のみではなく、無機材料との複合材料も使用することができる。
【０１３７】
前工程によって形成された薄膜トランジスタのドレイン電極１６７と一部重なるようにして、発光素子の第１の電極１６８を形成する。第１の電極１６８は発光素子の陽極、または陰極になる電極であり、陽極とする場合は仕事関数の大きい金属、合金、電気伝導性化合物、及びこれらの混合物などを用いることが好ましい。仕事関数としては仕事関数４．０eV以上がだいたいの目安となる。具体例な材料としては、ＩＴＯ（indium tin oxide）、酸化インジウムに２〜２０%の酸化亜鉛（ＺｎＯ）を混合したＩＺＯ（indium zinc oxide）、酸化亜鉛にガリウムを添加したＧＺＯ、酸化インジウムに２〜２０%の酸化ケイ素（ＳｉＯ2）を混合したＩＴＳＯ、金（Ａｕ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、または金属材料の窒化物（ＴｉＮ）等を用いることができる。
【０１３８】
陰極として用いる場合は、仕事関数の小さい（仕事関数３．８eV以下が目安）金属、合金、電気伝導性化合物、及びこれらの混合物などを用いることが好ましい。具体的な材料としては、元素周期律の１族または２族に属する元素、すなわちＬｉやＣｓ等のアルカリ金属、及びＭｇ、Ｃａ、Ｓｒ等のアルカリ土類金属、及びこれらを含む合金（Ｍｇ−Ａｇ、Ａｌ−Ｌｉ）や化合物（ＬｉＦ、ＣｓＦ、ＣａＦ2）の他、希土類金属を含む遷移金属を用いて形成することができる。但し、本実施例において第２の電極は透光性を有するように形成するため、これら金属、またはこれら金属を含む合金を非常に薄く形成し、ＩＴＯ、ＩＺＯ、ＩＴＳＯ、ＧＺＯまたはその他の金属（合金を含む）との積層により形成する。
【０１３９】
本実施例では第１の電極１６８は陽極とし、ＩＴＳＯを用いた。電極としてＩＴＳＯを用いた場合は真空ベークを行うと発光装置の信頼性が向上する。
【０１４０】
また、本実施例において第１の電極１６８は薄膜トランジスタのソース電極及びドレイン電極１６１〜１６７を形成した後に形成されるが、先に第１の電極１６８を形成しその後薄膜トランジスタの電極を形成してもかまわない。
【０１４１】
続いて第１の電極１６８の端部を覆うように絶縁膜１６９を形成する。この絶縁膜１６９は土手や隔壁と呼ばれるものである。絶縁膜１６９としては、無機絶縁膜や有機絶縁膜を用いることができる。無機絶縁膜としては、ＣＶＤ法により形成された酸化ケイ素膜や、ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）法により塗布された酸化ケイ素膜などを用いることができ、有機絶縁膜としては感光性または非感光性のポリイミド、ポリアミド、ＢＣＢ（ベンゾシクロブテン）、アクリルまたはポジ型感光性有機樹脂、ネガ型感光性有機樹脂、ケイ素と酸素との結合で骨格構造が構成され、置換基に少なくとも水素を含む、または置換基にフッ素、アルキル基、または芳香族炭化水素のうち少なくとも１種を有する材料、いわゆるシロキサンの膜を用いることができる。また、それらの積層構造を用いても良い。感光性の有機物を使用して形成すると、開口部の形状が曲率半径が連続的に変化する形状となり電界発光層を蒸着する際に段切れなどが起こりにくいものとなり好適である。本実施例では感光性のポリイミドを使用した。
【０１４２】
続いて、蒸着装置を用いて、蒸着源を移動させながら発光層１７０の蒸着を行う。蒸着は真空度が５×１０-3Ｔｏｒｒ（０．６６５Ｐａ）以下、好ましくは１０-4〜１０-6Ｔｏｒｒまで真空排気された成膜室で蒸着を行う。蒸着の際、抵抗加熱により、予め有機化合物は気化されており、蒸着時にシャッターが開くことにより基板の方向へ飛散する。気化された有機化合物は、上方に飛散し、メタルマスクに設けられた開口部を通って基板に蒸着され、発光層１７０（第１の電極側から正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層）を形成する。なお、発光層１７０の構成はこのような組み合わせの積層でなく、層の数が少なくても良いし、二つの層の機能を有する複合層でも良い。また単層、混合層で形成されていても良い。
【０１４３】
本実施例では正孔注入層としてＣｕＰｃを２０ｎｍ、正孔輸送層としてα−ＮＰＢを４０ｎｍ、発光層としてＡｌｑを５０ｎｍ、電子注入層としてＡｌ−Ｌｉを１０ｎｍ形成する。
【０１４４】
発光層１７０を形成したら、第２の電極１７１を発光層１７０に接して形成する。本実施例では第１の電極１６８が陽極であるため、第２の電極１７１は陰極として形成する。陰極材料は先に述べたような材料を使用すれば良く、本実施例ではアルミニウム膜を１５０ｎｍ形成することで第２の電極（陰極）１７１とする。
【０１４５】
本実施例では第１の電極１６８のみ透光性を有する材料で形成されているため、基板の下面方向より光を取り出す構造である。図１４は上面発光の構成の１例であり、画素電極１７６と薄膜トランジスタのソース電極及びドレイン電極１６１〜１６５、１６７、１７３を異なる層に形成した例である。第１の絶縁膜１７４及び第２の層間絶縁膜１７５は図１３における絶縁膜１６９と同様の材料で形成することができ、その組み合わせも自由に行えるが、今回はどちらの層もシロキサンにより形成する。画素電極１７６は第２の層間絶縁膜１７５側からＡｌ−Ｓｉ、ＴｉＮ、ＩＴＳＯの順に積層して形成したが、もちろん単層でもかまわないし、２層、あるいは４層以上の積層構造でもかまわない。
【０１４６】
図１５には下面発光、両面発光、上面発光の例を示した。本実施例に記載の下面から光を取り出す構造は図１５（Ａ）の構造に相当する。第２の電極１２００の下にＬｉを含む材料を薄く（透光性を有する程度に）形成し、ＩＴＯやＩＴＳＯ、ＩＺＯなど透光性を有する材料を第２の電極として形成することで図１５（Ｂ）のように両面より光を取り出すことのできる両面発光の発光表示装置を得ることが可能となる。なお、アルミニウムや銀など厚膜で形成すると非透光性であるが、薄膜化すると透光性を有するようになるため、アルミニウムや銀の透光性を有する程度の薄膜で第２の電極１２００を形成すると両面発光とすることができる。
【０１４７】
図１５（Ｃ）は上面発光の発光装置の一例であるが、図１４に相当する。上面発光はこのように層間絶縁膜１２０１を図１５（Ａ）（Ｂ）より一枚多く形成すると、薄膜トランジスタ１２０２の上部にも発光素子を設けることができ、開口率の点で有利な構成となる。
【０１４８】
ところで、両面発光や上面発光の場合に用いられる透明電極であるＩＴＯやＩＴＳＯは抵抗加熱による蒸着が困難であるためスパッタ法、もしくは電子ビーム蒸着による成膜が行われる。第２の電極１７１をスパッタリング法にもしくは電子ビーム蒸着より形成する場合、電子注入層の表面もしくは電子注入層と電子輸送層の界面にダメージが入ってしまうことがあり、発光素子の特性に悪影響を及ぼす可能性がある。これを防ぐためには、このようなダメージを受けにくい材料を第２の電極１７１に最も近い位置に設けるとよい。このようなダメージを受けにくい材料で、電界発光層１７０に用いることができる材料としては酸化モリブデン（ＭｏＯｘ）が挙げられる。しかし、ＭｏＯｘは正孔注入層として好適な物質であるため、第２の電極１７１に接して設けるには第２の電極１７１を陽極とする必要がある。
【０１４９】
そこで、この場合は本実施例のように図１６（Ａ）の順（陽極１２１０、正孔注入層１２１１、正孔輸送層１２１２、発光層１２１３、電子輸送層１２１４、電子注入層１２１５、陰極１２１６）で形成するのでは無く、図１６（Ｂ）のように第１の電極１６８を陰極１２２０として形成し、その後順に、電子注入層１２２１、電子輸送層１２２２、発光層１２２３、正孔輸送層１２２４、正孔注入層（ＭｏＯｘ）１２２５、第２の電極（陽極）１２２６と形成する。また、画素の駆動用薄膜トランジスタはＮチャネル型とする必要がある。本実施例の場合、発光素子駆動用のトランジスタ１５２はＰチャネル型トランジスタを使用しているが、このような素子を用いることで基板上のトランジスタ全てをＮチャネル型トランジスタとすることも可能となる。
【０１５０】
ＭｏＯｘは蒸着法により形成し、ｘ＝３以上のものが好適に使用できる。また、ＭｏＯｘ層は銅フタロシアニン（ＣｕＰｃ）などの有機金属錯体や有機物と共蒸着することで有機、無機の混合層としても良い。上記したような第１の電極１６８を陰極とする発光素子を用いた場合、画素部の薄膜トランジスタはもともとＮ型であるａ−Ｓｉ：Ｈを半導体層としたトランジスタを用いると工程が簡略化されて好適である。駆動回路部が同一基板上に形成されている場合は駆動回路部のみレーザ等を照射することで結晶化して用いるとよい。
【０１５１】
その後、プラズマＣＶＤ法により窒素を含む酸化ケイ素膜をパッシベーション膜１７２として形成した。窒素を含む酸化ケイ素膜を用いる場合には、プラズマＣＶＤ法でＳｉＨ4、Ｎ2Ｏ、ＮＨ3から形成される酸化窒化ケイ素膜、またはＳｉＨ4、Ｎ2Ｏから形成される酸化窒化ケイ素膜、あるいはＳｉＨ4、Ｎ2ＯをＡｒで希釈したガスから形成される酸化窒化ケイ素膜を形成すれば良い。また、パッシベーション膜１７２としてＳｉＨ4、Ｎ2Ｏ、Ｈ2から形成される酸化窒化水素化ケイ素膜を適用しても良い。もちろん、パッシベーション膜１７２は単層構造に限定されるものではなく、他のケイ素を含む絶縁膜を単層構造、もしくは積層構造として用いても良い。また、窒化炭素膜と窒化ケイ素膜の多層膜やスチレンポリマーの多層膜、窒化ケイ素膜やダイヤモンドライクカーボン膜を窒素を含む酸化ケイ素膜の代わりに、もしくはそれらとの積層構造として形成してもよい。
【０１５２】
続いて電界発光素子を水など劣化を促進する物質から保護するために、表示部の封止を行う。対向基板を封止に用いる場合は、絶縁性のシール剤により、外部接続部が露出するように貼り合わせる。対向基板と素子基板との間の空間には乾燥した窒素などの不活性気体を充填しても良いし、シール剤を画素部全面に塗布しそれにより対向基板を形成しても良い。シール剤には紫外線硬化樹脂などを用いると好適である。シール剤には乾燥剤やギャップを一定に保つための粒子を混入しておいても良い。続いて外部接続部にフレキシブル配線基板を貼り付けることによって、電界発光パネルが完成する。
【０１５３】
このような電界発光パネルには単色、エリアカラー、フルカラーなどの表示方法があるが、フルカラーにはさらに、ＲＢＧの３色塗り分け法、白色光源をカラーフィルタによりＲＢＧ化する方法、短波長の色を色変換フィルタを使用して長波長の色に変換する方法などがある。また、色純度を向上させるために、カラーフィルタを用いる場合もある。
【０１５４】
なお、表示機能を有する本発明の発光表示装置には、アナログのビデオ信号、デジタルのビデオ信号のどちらを用いてもよい。デジタルのビデオ信号を用いる場合はそのビデオ信号が電圧を用いているものと、電流を用いているものとに分けられる。発光素子の発光時において、画素に入力されるビデオ信号は、定電圧のものと、定電流のものがあり、ビデオ信号が定電圧のものには、発光素子に印加される電圧が一定のものと、発光素子に流れる電流が一定のものとがある。またビデオ信号が定電流のものには、発光素子に印加される電圧が一定のものと、発光素子に流れる電流が一定のものとがある。この発光素子に印加される電圧が一定のものは定電圧駆動であり、発光素子に流れる電流が一定のものは定電流駆動である。定電流駆動は、発光素子の抵抗変化によらず、一定の電流が流れる。本発明の発光表示装置及びその駆動方法には、ビデオ信号の電圧を利用して駆動する方法もしくはビデオ信号の電流を用いて駆動する方法のどちらを用いてもよく、また定電圧駆動、定電流駆動のどちらを用いてもよい。
【０１５５】
これにより、大面積基板など、熱収縮による影響の大きい基板に形成された半導体素子であっても、その影響を受けずに動作するような表示装置を提供することができる。
【実施例６】
【０１５６】
本実施例では、画素回路、保護回路及びそれらの動作について説明する。
【０１５７】
図１７（Ａ）に示す画素は、列方向に信号線１４１０及び電源線１４１１、１４１２、行方向に走査線１４１４が配置される。また、スイッチング用ＴＦＴ１４０１、駆動用ＴＦＴ１４０３、電流制御用ＴＦＴ１４０４、容量素子１４０２及び発光素子１４０５を有する。
【０１５８】
図１７（Ｃ）に示す画素は、ＴＦＴ１４０３のゲート電極が、行方向に配置された電源線１４１２に接続される点が異なっており、それ以外は図１７（Ａ）に示す画素と同じ構成である。つまり、図１７（Ａ）（Ｃ）に示す両画素は、同じ等価回路図を示す。しかしながら、行方向に電源線１４１２が配置される場合（図１７（Ａ））と、列方向に電源線１４１２が配置される場合（図１７（Ｃ））とでは、各電源線は異なるレイヤーの導電膜で形成される。ここでは、駆動用ＴＦＴ１４０３のゲート電極が接続される配線に注目し、これらを形成するレイヤーが異なることを表すために、図１７（Ａ）（Ｃ）として分けて記載する。
【０１５９】
図１７（Ａ）（Ｃ）に示す画素の特徴として、画素内にＴＦＴ１４０３、１４０４が直列に接続されており、ＴＦＴ１４０３のチャネル長Ｌ(１４０３)、チャネル幅Ｗ(１４０３)、ＴＦＴ１４０４のチャネル長Ｌ(１４０４)、チャネル幅Ｗ(１４０４)は、Ｌ(１４０３)／Ｗ(１４０３)：Ｌ(１４０４)／Ｗ(１４０４)＝５〜６０００：１を満たすように設定するとよい。
【０１６０】
なお、ＴＦＴ１４０３は、飽和領域で動作し発光素子１４０５に流れる電流値を制御する役目を有し、ＴＦＴ１４０４は線形領域で動作し発光素子１４０５に対する電流の供給を制御する役目を有する。両ＴＦＴは同じ導電型を有していると作製工程上好ましく、本実施例ではｎチャネル型ＴＦＴとして形成する。またＴＦＴ１４０３には、エンハンスメント型だけでなく、ディプリーション型のＴＦＴを用いてもよい。上記構成を有する本発明は、ＴＦＴ１４０４が線形領域で動作するために、ＴＦＴ１４０４のＶｇｓの僅かな変動は、発光素子１４０５の電流値に影響を及ぼさない。つまり、発光素子１４０５の電流値は、飽和領域で動作するＴＦＴ１４０３により決定することができる。上記構成により、ＴＦＴの特性バラツキに起因した発光素子の輝度ムラを改善して、画質を向上させた表示装置を提供することができる。
【０１６１】
図１７（Ａ）〜（Ｄ）に示す画素において、ＴＦＴ１４０１は、画素に対するビデオ信号の入力を制御するものであり、ＴＦＴ１４０１がオンとなると、画素内にビデオ信号が入力される。すると、容量素子１４０２にそのビデオ信号の電圧が保持される。なお図１７（Ａ）（Ｃ）には、容量素子１４０２を設けた構成を示したが、本発明はこれに限定されず、ビデオ信号を保持する容量がゲート容量などでまかなうことが可能な場合には、容量素子１４０２を設けなくてもよい。
【０１６２】
図１７（Ｂ）に示す画素は、ＴＦＴ１４０６と走査線１４１６を追加している以外は、図１７（Ａ）に示す画素構成と同じである。同様に、図１７（Ｄ）に示す画素は、ＴＦＴ１４０６と走査線１４１６を追加している以外は、図１７（Ｃ）に示す画素構成と同じである。
【０１６３】
ＴＦＴ１４０６は、新たに配置された走査線１４１６によりオンまたはオフが制御される。ＴＦＴ１４０６がオンとなると、容量素子１４０２に保持された電荷は放電し、ＴＦＴ１４０４がオフとなる。つまり、ＴＦＴ１４０６の配置により、強制的に発光素子１４０５に電流が流れない状態を作ることができる。そのためＴＦＴ１４０６を消去用ＴＦＴと呼ぶことができる。従って、図１７（Ｂ）（Ｄ）の構成は、全ての画素に対する信号の書き込みを待つことなく、書き込み期間の開始と同時または直後に点灯期間を開始することができるため、デューティ比を向上することが可能となる。
【０１６４】
図１７（Ｅ）に示す画素は、列方向に信号線１４１０、電源線１４１１、行方向に走査線１４１４が配置される。また、スイッチング用ＴＦＴ１４０１、駆動用ＴＦＴ１４０３、容量素子１４０２及び発光素子１４０５を有する。図１７（Ｆ）に示す画素は、ＴＦＴ１４０６と走査線１４１５を追加している以外は、図１７（Ｅ）に示す画素構成と同じである。なお、図１７（Ｆ）の構成も、ＴＦＴ１４０６の配置により、デューティ比を向上することが可能となる。
【０１６５】
以上のように、多様な画素回路を採用することができる。特に、非晶質半導体膜から薄膜トランジスタを形成する場合、駆動用ＴＦＴの半導体膜を大きくすると好ましい。そのため、上記画素回路において、電界発光層からの光が封止基板側から射出する上面発光型とすると好ましい。
【０１６６】
このようなアクティブマトリクス型の発光装置は、画素密度が増えた場合、各画素にＴＦＴが設けられているため低電圧駆動でき、有利であると考えられている。
【０１６７】
本実施例では、一画素に各ＴＦＴが設けられるアクティブマトリクス型の発光装置について説明したが、一列毎にＴＦＴが設けられるパッシブマトリクス型の発光装置を形成することもできる。パッシブマトリクス型の発光装置は、各画素にＴＦＴが設けられていないため、高開口率となる。発光が電界発光層の両側へ射出する発光装置の場合、パッシブマトリクス型の表示装置を用いると透過率が高まる。
【０１６８】
続いて、図１７（Ｅ）に示す等価回路を用い、走査線及び信号線に保護回路としてダイオードを設ける場合について説明する。
【０１６９】
図１８には、画素部１５００にＴＦＴ１４０１、１４０３、容量素子１４０２、発光素子１４０５が設けられている。信号線１４１０には、ダイオード１５６１と１５６２が設けられている。ダイオード１５６１と１５６２は、ＴＦＴ１４０１または１４０３と同様に、上記実施例に基づき形成され、ゲート電極、半導体層、ソース電極及びドレイン電極等を有する。ダイオード１５６１と１５６２は、ゲート電極と、ドレイン電極またはソース電極とを接続することによりダイオードとして動作させている。
【０１７０】
ダイオードと接続する共通電位線１５５４、１５５５はゲート電極と同じレイヤーで形成している。従って、ダイオードのソース電極またはドレイン電極と接続するには、ゲート絶縁層にコンタクトホールを形成する必要がある。
【０１７１】
走査線１４１４に設けられるダイオード１５６３、１５６４も同様な構成である。
【実施例７】
【０１７２】
本発明が適用される電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはDigital Versatile Disc（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それらの電子機器の具体例を図１９に示す。
【０１７３】
図１９（Ａ）は発光表示装置でありテレビ受像器などがこれに当たる。筐体２００１、表示部２００３、スピーカー部２００４等を含む。本発明は、表示部２００３に適用される。本発明を使用することにより、歩留まりが向上し、表示の品質も向上する。画素部にはコントランスを高めるため、偏光板、または円偏光板を備えるとよい。例えば、封止基板へ１／４λ板、１／２λ板、偏光板の順にフィルムを設けるとよい。さらに偏光板上に反射防止膜を設けてもよい。
【０１７４】
図１９（Ｂ）は携帯電話であり、本体２１０１、筐体２１０２、表示部２１０３、音声入力部２１０４、音声出力部２１０５、操作キー２１０６、アンテナ２１０８等を含む。本発明の発光装置をその表示部２１０３に用いることによ形成される。本発明を使用することにより、歩留まりが向上し、表示の品質も向上する。
【０１７５】
図１９（Ｃ）はノート型パーソナルコンピュータであり、本体２２０１、筐体２２０２、表示部２２０３、キーボード２２０４、外部接続ポート２２０５、ポインティングマウス２２０６等を含む。本発明は、表示部２２０３に適用することができる。本発明を使用することにより、歩留まりが向上し、表示の品質も向上する。
【０１７６】
図１９（Ｄ）はモバイルコンピュータであり、本体２３０１、表示部２３０２、スイッチ２３０３、操作キー２３０４、赤外線ポート２３０５等を含む。本発明は、表示部２３０２に適用することができる。本発明を使用することにより、歩留まりが向上し、表示の品質も向上する。
【０１７７】
図１９（Ｅ）は携帯型のゲーム機であり、筐体２４０１、表示部２４０２、スピーカー部２４０３、操作キー２４０４、記録媒体挿入部２４０５等を含む。本発明は表示部２４０２に適用することができる。本発明を使用することにより、歩留まりが向上し、表示の品質も向上する。
【０１７８】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。また、マスクがずれてしまった事による表示への影響を抑えることができるため歩留まりが向上し、安く製品を提供できるようになる上、画質の良い表示装置を提供することが可能となる。
【実施例８】
【０１７９】
本発明を実際に使用して作製した半導体装置の写真を図２１、２２に示す。
【０１８０】
図２１に示した写真は図４に模式図で示した本発明のトランジスタを実際に作製し、撮影を行った写真である。図中示した符号は図４に示した符号と一致している。
【０１８１】
本発明のトランジスタ５５０は半導体層５０１ａからなるトランジスタと、半導体層５０１ｂからなるトランジスタの２つのトランジスタにより構成され、当該二つのトランジスタはゲート電極５０２同士、ソース電極５０４同士、ドレイン電極５０３同士がそれぞれ電気的に接続されている。ドレイン電極５０３は写真中では繋がっていないが、当該写真の範囲外において合流し、電気的に接続されている。なお、半導体層５０１ａと半導体層５０１ｂの幅は同じである。また、ソース電極５０４は半導体層５０１ａよりなるトランジスタにおいては半導体層５０１ａのゲート電極を中心として向かって右側にコンタクトホールを介して電気的に接続し、半導体層５０１ｂよりなるトランジスタにおいては半導体層５０１ｂのゲート電極を中心として向かって左側にコンタクトホールを介して電気的に接続しており、ドレイン電極及び配線はそれぞれの半導体層の対辺側に接続されている。
【０１８２】
ゲート電極５０２は１層目のゲート電極と２層目のゲート電極との２層で形成され、各々の半導体層における１層目のゲート電極とは重ならず且つ２層目のゲート電極と重なる位置にｐ型もしくはｎ型の不純物が低濃度に添加されている。また、各々の半導体層において１層目のゲート電極と２層目のゲート電極の両方が重なった位置にはｐ型もしくはｎ型の不純物は実質的に添加されていない。上述した以外の位置の半導体層には高濃度に当該不純物が添加されている。
【０１８３】
このようなトランジスタを用いて回路を作製することによって２層目のゲート電極とその下部に位置する低濃度に不純物が添加された半導体層との間で発生する寄生容量のバラツキが低減され、回路の動作マージンの確保が容易となる。また、回路の信頼性や当該回路を用いた電子機器の信頼性も向上する。
【０１８４】
続いて、図２２は他のレイアウト例を用いて作製した本発明のトランジスタの写真である。図２２では本発明のトランジスタ２５５は半導体層２５１と２層でなるゲート電極２５２とソース電極及び配線２５３とドレイン電極及び配線２５４とからなる、６０個のトランジスタで構成されている。
【０１８５】
ゲート電極２５２、ソース電極２５３及びドレイン電極２５４は各々当該６０個のトランジスタにおいて電気的に接続しており、当該６０個のトランジスタには同じ信号が入力され同じ配線に出力がなされる。当該６０個のトランジスタは図中第１の方向に電流が流れるトランジスタと第２の方向に電流が流れるトランジスタの２種類のトランジスタが同数ずつで構成されている。また、第１の方向に電流が流れるトランジスタの半導体層が２層目のゲート電極とのみ重なっている部分の幅の和と第２の方向に電流が流れるトランジスタにおいての半導体層が２層目のゲート電極とのみ重なっている部分の幅の和は概略一致している。このような構成を有する本発明のトランジスタは、第１の方向及び第２の方向へ２層目のゲート電極のズレに対して回路における動作マージンの確保に対して従来の構成より許容が大きいトランジスタとすることができる。
【図面の簡単な説明】
【０１８６】
【図１】本発明の半導体装置の一例を示す図。
【図２】本発明の半導体装置の一例を示す図。
【図３】本発明の半導体装置の一例を示す図。
【図４】本発明の半導体装置の一例を示す図。
【図５】本発明の半導体装置の一例を示す図。
【図６】本発明の半導体装置を作製するプロセス例を示す図。
【図７】本発明の半導体装置を作製するプロセス例を示す図。
【図８】本発明の半導体装置を作製するプロセス例を示す図。
【図９】本発明の半導体装置を作製するプロセス例を示す図。
【図１０】本発明の半導体装置を作製するプロセス例を示す図。
【図１１】本発明の半導体装置の上面図。
【図１２】本発明の半導体装置を用いて作製された液晶表示装置の断面図。
【図１３】本発明の半導体装置を用いて作製された発光表示装置の断面図。
【図１４】本発明の半導体装置を用いて作製された発光表示装置の断面図。
【図１５】発光装置の構成と発光方向を示す図。
【図１６】発光素子の素子構成例を示す図。
【図１７】発光装置の画素回路例を示す図。
【図１８】発光装置の保護回路例を示す図。
【図１９】本発明が適用可能な電子機器の例示。
【図２０】従来の半導体装置の一例を示す図。
【図２１】本発明の半導体装置の上面写真。
【図２２】本発明の半導体装置の上面写真。
【図２３】本発明の半導体装置の一例を示す図。
【図１】
2005294815.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２３】
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【図２１】
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【図２２】
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