(57)【要約】【課題】  消去および書き込みの内の少なくとも一方を、高速かつ低電圧で行うことができて、周辺回路の簡略化が可能で、デバイス特性のばらつきが少ない半導体記憶装置および半導体記憶装置の製造方法を提供すること。【解決手段】  シリコン基板１０１のゲートの略両側に、拡散領域１０６,１０７を形成すると共に、シリコン基板１０１における拡散領域１０６,１０７のゲート下の先端付近に、ハロー領域１０９,１１０を形成する。更に、ＰＮ接合を形成する拡散領域１０６,１０７とハロー領域１０９,１１０との境界領域１２１,１２２の一部に、砒素イオンを打ち込むことにより、密度が１×１０１５ｃｍ−３〜１×１０１９ｃｍ−３の結晶欠陥を形成する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１導電型のウェル領域と、上記ウェル領域と接触する上記第１導電型と異なる第２導電型の拡散領域とを備え、上記ウェル領域と上記拡散領域からＰＮ接合を形成した半導体記憶装置において、
上記ＰＮ接合の境界領域の少なくとも一部は、１×１０１５ｃｍ−３〜１×１０１９ｃｍ−３の結晶欠陥を有している事を特徴とする半導体記憶装置。
【請求項２】
第１導電型のウェル領域の一部に、第２導電型の不純物をドープして、上記第１導電型のウェル領域の一部に第２導電型の拡散領域を形成する拡散領域形成工程と、
上記第１導電型のウェル領域における上記ドープが導入されなかった非拡散領域と、上記拡散領域とからなるＰＮ接合の境界領域の少なくとも一部の領域にイオンを注入して、上記少なくとも一部の領域に１×１０１５ｃｍ−３〜１×１０１９ｃｍ−３の結晶欠陥を形成する結晶欠陥形成工程と
を備えることを特徴とする半導体記憶装置の製造方法。
【請求項３】
請求項２に記載の半導体記憶装置の製造方法において、
上記結晶欠陥形成工程で注入されるイオンは、砒素イオンまたはアンチモンイオンであることを特徴とする半導体記憶装置の製造方法。
【請求項４】
第１導電型のウェル領域と、上記ウェル領域と接触する上記第１導電型と異なる第２導電型の拡散領域とを備え、上記ウェル領域と上記拡散領域からＰＮ接合を形成した半導体記憶装置において、
上記ＰＮ接合の境界領域の少なくとも一部は、金属原子を含んでいることを特徴とする半導体記憶装置。
【請求項５】
第１導電型のウェル領域の一部に、第２導電型の不純物をドープして、上記第１導電型のウェル領域の一部に第２導電型の拡散領域を形成する拡散領域形成工程と、
上記第１導電型のウェル領域における上記ドープが導入されなかった非拡散領域と、上記拡散領域とからなるＰＮ接合の境界領域の少なくとも一部の領域に金属イオンを注入する金属イオン注入工程と
を備えることを特徴とする半導体記憶装置の製造方法。
【請求項６】
請求項２に記載の半導体記憶装置の製造方法において、
上記拡散領域形成工程と上記結晶欠陥形成工程との間に、上記拡散領域形成工程で形成された拡散領域をアニールによって活性化させる拡散領域活性化工程を備えることを特徴とする半導体記憶装置の製造方法。
【請求項７】
請求項５に記載の半導体記憶装置の製造方法において、
上記拡散領域形成工程と上記金属イオン注入工程との間に、上記拡散領域形成工程で形成された拡散領域をアニールによって活性化させる拡散領域活性化工程を備えることを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置および半導体記憶装置の製造方法に関し、例えば、ＰＮ接合間に逆バイアスを印加してキャリアを生じさせることにより書き込みおよび消去の内の少なくとも一方を行う半導体記憶装置および半導体記憶装置の製造方法に関する。本発明は、特に、書き込みおよび消去の内の少なくとも一方を高速かつ低電圧で行うことができる半導体記憶装置および半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
従来、半導体記憶装置としては、例えば、特許文献１（特開２００１−１５６１８９号公報）に記載された不揮発性記憶装置の一つであるＮＲＯＭ（窒化物含有のプログラム可能な読み取り専用メモリ）がある。
【０００３】
図５は、従来のＮＲＯＭの断面構造図である。以下に、ＮＭＯＳＦＥＴの形成に準じてＮＲＯＭの形成の仕方を示し、ＮＲＯＭの構造を示すことにする。
【０００４】
このＮＲＯＭは、ｐ型半導体基板２０１と、このｐ型半導体基板２０１上に形成された第１の絶縁膜２０２と、この第１の絶縁膜２０２上に形成された電荷蓄積絶縁膜２０３と、この電荷蓄積絶縁膜２０３上に形成された第２の絶縁膜２０４と、この第２の絶縁膜２０４上に形成されたゲート電極２０５とを有している。
【０００５】
一般には、上記半導体基板２０１としてはシリコン基板、第１の絶縁膜２０２及び第２の絶縁膜２０４としてはシリコン酸化膜、電荷蓄積絶縁膜２０３としてはシリコン窒化膜、ゲート電極２０５としてはポリシリコン膜がしばしば用いられる。
【０００６】
これらは周知の方法、すなわち、第１の絶縁膜２０２は半導体基板２０１表面の熱酸化によって、また、電荷蓄積絶縁膜２０３、第２の絶縁膜２０４及びゲート電極２０５は化学気相成長法（ＣＶＤ法）によって形成され、その後、リソグラフィ及びドライエッチングによって、加工されている。
【０００７】
また、上記半導体基板２０１におけるゲート電極２０５の両側に対応する箇所には、イオン注入及び活性化アニールによって、紙面の左方にｎ型拡散領域２０６が、また、紙面の右方にｎ型拡散領域２０７が形成されている。上記ｎ型拡散領域２０６とｎ型拡散領域２０７との間に電位差を設けた状態で、ゲート電極２０５へ正電圧を印加することにより、ゲート電極下のチャネル２０８を介して拡散領域２０６と２０７の間に電流を流すようになっている。
【０００８】
尚、しばしば、拡散領域２０６および２０７の夫々と、チャネル領域２０８の境界部との間に、ウェルよりもｐ型不純物濃度の濃いハロー注入領域（ポケット注入領域）２０９および２１０が設けられる。このハロー注入領域は、一般に微細ＭＯＳＦＥＴデバイスにおいて短チャネル効果を抑制してオフリークを抑える働きがある他、特にＮＲＯＭでは、後述のように、多数回書き込み消去を行った場合にもデバイス特性の低下を防ぐ効果がある。
【０００９】
以下に、図６、図７、図８を用いて本メモリの書き込み動作と、読み出し動作を説明する。
【００１０】
図６は、書き込みメカニズムの概略図である。書き込みの際には、拡散領域２０７とゲート電極２０５に、正の高いプログラミング電圧を印加する。この時、通常のＭＯＳＦＥＴ動作と同様に、チャネル領域に反転層２１１が形成され、拡散領域２０６をソース、拡散領域２０７をドレインとして、ソースからドレインへ電子が流れるが、反転層２１１が拡散領域２０７近傍でピンチオフするため、拡散領域２０７近傍で電子が高電界によって加速され、ホットエレクトロンが発生する。このホットエレクトロンの一部は、高い正電圧が印加されたゲート電極２０５に引っ張られて紙面における上方向へ走り、電荷蓄積絶縁膜２０３へトラップされる。この膜は絶縁膜であるため、トラップされた電子２１２は膜中を移動せず、電荷蓄積絶縁膜２０３の拡散領域２０７端近傍上に局在することになる。
【００１１】
図７は、読み出しメカニズムを説明した概略図である。書き込みの際には上述のように拡散領域２０７へ正電圧を印加したが、読み出しの際には、逆に拡散領域２０６へ正の読み出し電圧を印加し、拡散領域２０７及び半導体基板２０１の電位はグラウンドとする。ここでゲート電極２０５へ正電圧を印加すると、今度は拡散領域２０６をドレイン、拡散領域２０７をソースとして、ソースからドレインへ電子が流れるが、図７のように拡散領域２０７（ソース）端近傍の電荷蓄積絶縁膜２０３に蓄積電子２１２が存在する場合、そのポテンシャルの影響により、蓄積電子２１２が存在しない場合に比較して電流２１３が小さなものになる。つまり、蓄積電子２１２の有無、ないし多寡を、ドレイン電流の大小で検出できる、ということになる。
【００１２】
一方、図８は、拡散領域２０６をソース、拡散領域２０７をドレインとして、同じ電荷蓄積状態を読み出した場合を表す。反転層がピンチオフした状態、いわゆる飽和領域においては、蓄積電子２１２の直下には反転層が形成されないため、読み出し電流２１４は、蓄積電子２１２のポテンシャルの影響を受けにくい。つまり、図６に示す拡散領域２０７端付近に蓄積電子２１２を生じさせる書き込み方法による情報は、拡散領域２０７をソースとする図７の方法によれば検出されるが、拡散領域２０６をソースとする図８の方法によれば検出されない。
【００１３】
更に、図６の書き込み方法に準拠し、拡散領域２０７の代わりに拡散領域２０６へプログラミング電圧を印加すれば、今度は拡散領域２０６端近傍の電荷蓄積絶縁膜２０３へ電子を蓄積することができ、この場合は、拡散領域２０６をソースとしたときに検出可能となる。このような方法によって、ＮＲＯＭは、１トランジスタで２ビットの情報を記憶することが可能である。
【００１４】
図９は、従来の半導体記憶装置の断面図であり、図１０は、バンド模式図である。以下に、図９および図１０を用いて消去メカニズムの概略を示す。
【００１５】
上記拡散領域２０７端部上の消去の際には、ゲート電極２０５へ負の高い消去電圧、拡散領域２０７へ正の高い消去電圧を印加する一方、半導体基板２０１は、例えばグラウンド電位とする。特に、拡散領域２０７と半導体基板２０１の間の接合部にｐ型ハロー領域２１０が存在している場合には、拡散領域２０７とハロー領域２１０のＰＮ接合が、急峻なプロファイルになっているので、更に高い逆方向バイアスが印加されて、図１０のバンド図に示すように、ハロー領域２１０の荷電子帯から拡散領域２０７の伝導帯へ、一部の電子がバンド間トンネルによって流れ込む。このトンネル電子２１５は電界によって加速され、基板シリコン原子と衝突し、ホットホール２１６とホットエレクトロン２１７のペアを生成する。このうちホットホール２１６の一部は、負バイアスが印加されたゲート電極２０５へ引っ張られ、電荷蓄積絶縁膜２１６へ入り込み、すでに蓄積されていた電子と再結合して、蓄積電荷を消滅させる。これによって、拡散領域２０７端部上の蓄積電荷のみを消去することができる。同様の方法で、拡散領域２０６端部上の消去も可能である。
【００１６】
尚、上記ハロー注入領域２０９、２１０を備えることにより、書き込み消去時の高度な電界を拡散領域近傍のみに発生させることができる。この場合、電荷蓄積膜２０３における、書き込み時に電子が注入される領域と、消去時にホールが注入される領域とを整合させることができるので、消去動作で消去し切れない電子がチャネル上の電荷蓄積膜２０３内に残ることがなくて、繰り返し書き込み消去を行った場合に、未消去電子の蓄積によるデバイス特性の低下を防止できる。
【００１７】
しかしながら、上記従来のＮＲＯＭでは、消去の際に、バンド間トンネル現象を利用するため、拡散領域とウェル（ハロー領域）の間の接合が十分に急峻なプロファイルを持つようにしなければならず、かつ、ここに高い逆バイアスを印加しなければならないという問題がある。すなわち、７Ｖ以上の高い逆バイアス電圧が必要となり、チャージポンピング回路などの周辺回路の面積が大きくなって、このＮＲＯＭを備えるチップのチップ面積の増大を引き起こすという問題がある。
【００１８】
また、上記従来のＮＲＯＭでは、所望の書き込み・消去電圧と所望の書き込み・消去時間を実現するために、それに見合う十分なバンド間トンネルを流せる構造、すなわち、十分に急峻なＰＮ接合プロファイルを形成する必要があるので、そのような急峻接合を形成するために、注入条件やアニール条件を厳密に設定しなければならないという問題がある。言い換えれば、わずかなプロセス条件のズレが、急峻さを失わせて、デバイス特性バラツキが大きくなるという問題があり、このバラツキを抑制することが困難であるという問題がある。
【００１９】
また、上記従来のＮＲＯＭでは、急峻なプロファイルを有するＰＮ接合に高電圧を印加すると、このＰＮ接合の耐圧特性が低下して装置の信頼性が低下するという問題がある。
【特許文献１】特開２００１−１５６１８９号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
そこで、本発明の課題は、消去および書き込みの内の少なくとも一方を、高速かつ低電圧で行うことができて、周辺回路の簡略化が可能で、デバイス特性のばらつきが少ない半導体記憶装置および半導体記憶装置の製造方法を提供することにある。
【課題を解決するための手段】
【００２１】
上記課題を解決するため、この発明の半導体記憶装置は、第１導電型のウェル領域と、上記ウェル領域と接触する上記第１導電型と異なる第２導電型の拡散領域とを備え、上記ウェル領域と上記拡散領域からＰＮ接合を形成した半導体記憶装置において、上記ＰＮ接合の境界領域の少なくとも一部は、１×１０１５ｃｍ−３〜１×１０１９ｃｍ−３の結晶欠陥を有している事を特徴としている。
【００２２】
本発明によれば、上記ＰＮ接合の境界領域の少なくとも一部に、結晶欠陥が形成されているので、この格子欠陥によって、上記ウェル領域のエネルギーバンドと、上記拡散領域のエネルギーバンドと間のバンドギャップ内に、キャリアが一時的に停留することができるバンドギャップ内エネルギー準位を形成することができる。したがって、例えば、この発明をフラッシュメモリやサイドウォールメモリ等のホットキャリアを用いる半導体記憶装置に適用した場合、ＰＮ接合間に逆バイアスを印加した際に、上記ウェル領域のエネルギーバンドと、上記拡散領域のエネルギーバンドと間に流れるトンネル電流の電流量を増加させることができるので、ホットキャリアを効率的に発生させることができて、書き込みおよび消去の内の少なくとも一方を高速かつ低電圧で行うことができる。最も、この発明は、ホットキャリアを用いない半導体記憶素子にも用いることができ、トンネル効果を利用して電荷の注入および放出の少なくとも一方を行うフローティングゲート型や絶縁膜トラップ型等の半導体記憶装置に用いることができる。
【００２３】
また、本発明によれば、上記のように、書き込みおよび消去の内の少なくとも一方を低電圧で行うことができるので、周辺回路の簡略化およびデバイスの高寿命化を実現することができる。
【００２４】
また、本発明によれば、結晶欠陥を１×１０１５ｃｍ−３〜１×１０１９ｃｍ−３導入している。結晶欠陥が１×１０１５ｃｍ−３以上存在する時には、例えば、典型的なデバイスのスケールである（０.１μｍ）３の体積を考えると、この体積中に結晶欠陥が１個以上含まれる割合となる。従って、この結晶欠陥が１つでも存在することで、バンド間トンネルが増加し、書込みや消去を高速かつ低電圧で行うことができる。上記結晶欠陥は、特に３×１０１６ｃｍ−３以上存在することが好ましい。この場合には、上記同様（０.１μｍ）３の体積を考えると、この体積中に平均３０個以上の結晶欠陥を存在させることができる。したがって、例えば、上記ＰＮ接合の境界領域の少なくとも一部が、シリコンがベースになっている場合、（０.１μｍ）３の体積中にシリコン原子が約５×１０７個含まれているので、（０.１μｍ）３体積中に欠陥がひとつも存在しない確率が、略（１−３０／（５×１０７））の５×１０７乗、すなわち、およそ９×１０−１４以下となって、上記確率を、大規模集積メモリセルアレイを量産する場合において十分無視できる小さな値にすることができる。このことから、結晶欠陥の密度を３×１０１６ｃｍ−３以上にすることによって、大規模メモリセルアレイ中のすべてのメモリデバイスが、必ず結晶欠陥を有するようにすることができる。また逆に、上記結晶欠陥が過剰に存在すると、欠陥に起因する接合リークが過大となりメモリ回路動作に不良が発生する恐れがあるため、本発明では結晶欠陥密度を最大１×１０１９ｃｍ−３と抑えており、これによって回路動作不良が防止される。特に低消費電力化の観点からは、接合リークは少ない方が好ましく、大規模集積回路の場合は特に結晶欠陥密度を１×１０１８ｃｍ−３以下とする事がより好ましい。
【００２５】
また、本発明の半導体記憶装置の製造方法は、第１導電型のウェル領域の一部に、第２導電型の不純物をドープして、上記第１導電型のウェル領域の一部に第２導電型の拡散領域を形成する拡散領域形成工程と、上記第１導電型のウェル領域における上記ドープが導入されなかった非拡散領域と、上記拡散領域とからなるＰＮ接合の境界領域の少なくとも一部の領域にイオンを注入して、上記少なくとも一部の領域に１×１０１５ｃｍ−３〜１×１０１９ｃｍ−３の結晶欠陥を形成する結晶欠陥形成工程とを備えることを特徴としている。
【００２６】
上記発明によれば、上記結晶欠陥形成工程において、運動量およびエネルギーを容易に制御できるイオンを用いて、このイオンを上記境界領域の少なくとも一部の領域に注入することにより結晶欠陥を形成するので、結晶欠陥を所定領域に形成することができ、かつ、結晶欠陥の密度（数）も容易に制御することができる。
【００２７】
また、一実施形態の半導体記憶装置の製造方法は、上記結晶欠陥形成工程で注入されるイオンが、砒素イオンまたはアンチモンイオンであることを特徴としている。
【００２８】
上記実施形態では、上記結晶欠陥形成工程で注入されるイオンとして、原子量の大きい砒素イオンまたはアンチモンイオンを採用しているので、イオンの注入量に対して効率的に結晶欠陥を形成することができる。また、少ない注入で結晶欠陥を形成することができるので、より小さい領域に結晶欠陥を形成することができて、半導体記憶装置の微細化を実現できる。
【００２９】
また、この発明の半導体記憶装置は、第１導電型のウェル領域と、上記ウェル領域と接触する上記第１導電型と異なる第２導電型の拡散領域とを備え、上記ウェル領域と上記拡散領域からＰＮ接合を形成した半導体記憶装置において、上記ＰＮ接合の境界領域の少なくとも一部は、金属原子を含んでいることを特徴としている。
【００３０】
上記発明によれば、上記ＰＮ接合の境界領域の少なくとも一部が、金属原子を含んでいるので、この金属原子によって、上記ウェル領域のエネルギーバンドと、上記拡散領域のエネルギーバンドと間のバンドギャップ内に、キャリアが一時的に停留することができるバンドギャップ内エネルギー準位を形成することができる。したがって、例えば、この発明をフラッシュメモリやサイドウォールメモリ等のホットキャリアを用いる半導体記憶装置に適用した場合、ＰＮ接合間に逆バイアスを印加した際のバンド間トンネル電流量を増加させることができて、これによりホットキャリアを効率的に発生させることができるので、消去および書き込みの少なくとも一方の高速化を実現することができると共に、消去および書き込みの少なくとも一方を、低電圧で行うことができる。このことから、周辺回路を簡略化できると共に、低電圧駆動のおかげで劣化を抑制できて、デバイスの高寿命化を実現できる。最も、この発明は、ホットキャリアを用いない半導体記憶素子にも用いることができ、トンネル効果を利用して電荷の注入または放出を行うフローティングゲート型や絶縁膜トラップ型等の半導体記憶装置に用いることができる。
【００３１】
また、この発明の半導体記憶装置の製造方法は、第１導電型のウェル領域の一部に、第２導電型の不純物をドープして、上記第１導電型のウェル領域の一部に第２導電型の拡散領域を形成する拡散領域形成工程と、上記第１導電型のウェル領域における上記ドープが導入されなかった非拡散領域と、上記拡散領域とからなるＰＮ接合の境界領域の少なくとも一部の領域に金属イオンを注入する金属イオン注入工程とを備えることを特徴としている。
【００３２】
本発明によれば、上記金属イオン注入工程において、運動量およびエネルギーを容易に制御できる金属イオンを用いて、この金属イオンを上記境界領域の少なくとも一部の領域に注入するので、金属原子を所定の位置に正確に注入することができて、かつ、注入する金属原子の密度（数）を容易に制御することができる。
【００３３】
また、一実施形態の半導体記憶装置の製造方法は、上記拡散領域形成工程と上記結晶欠陥形成工程との間に、上記拡散領域形成工程で形成された拡散領域をアニールによって活性化させる拡散領域活性化工程を備えることを特徴としている。
【００３４】
上記実施形態によれば、イオン注入によって結晶欠陥を形成する上記結晶欠陥形成工程の前に、上記拡散領域形成工程で形成された拡散領域をアニールによって活性化させる拡散領域活性化工程を行うので、上記結晶欠陥形成工程で生成した結晶欠陥がアニール（高温処理）によって回復して減少することがない。したがって、所定の密度の結晶欠陥を正確に形成することができる。
【００３５】
また、一実施形態の半導体記憶装置の製造方法は、上記拡散領域形成工程と上記金属イオン注入工程との間に、上記拡散領域形成工程で形成された拡散領域をアニールによって活性化させる拡散領域活性化工程を備えることを特徴としている。
【００３６】
上記実施形態によれば、上記金属イオン注入工程の前に、上記拡散領域形成工程で形成された拡散領域をアニールによって活性化させる拡散領域活性化工程を行うので、上記拡散領域を活性化するアニール（高温処理）によって金属原子が上記ウェル領域まで拡散することがなくて、ＰＮ接合部の所定の位置に所定の密度（数）の金属原子を確実に導入することができる。
【発明の効果】
【００３７】
本発明によれば、ウェル領域のエネルギーバンドと、拡散領域のエネルギーバンドと間のバンドギャップ内に、キャリアが一時的に停留することができるバンドギャップ内エネルギー準位が形成されているので、例えば、この発明をフラッシュメモリやサイドウォールメモリ等のホットキャリアを用いる半導体記憶装置に適用した場合、ＰＮ接合間に逆バイアスを印加した際、ホットキャリアを効率的に生成することができるので、ホットキャリアの数に依存する書き込み速度および消去速度を高くすることができる。また、ホットキャリアを効率的に生成することができるので、低電圧駆動を実現することができる。このように、本発明の半導体記憶素子は、書き込みおよび消去の内の少なくとも一方を、高速かつ低電圧で行うことができる。
【００３８】
また、本発明の半導体記憶装置は、書き込みおよび消去の内の少なくとも一方を、高速かつ低電圧で行うことができるので、この発明の半導体記憶装置を備えた電子機器の性能を格段に向上させることができる。
【００３９】
また、同じ電圧を印加した場合、本発明の半導体記憶装置は、従来の半導体記憶装置よりも高速駆動するので、従来品と同等の駆動速度を従来品より低電圧で実現することができる。したがって、書き込みないし消去動作をより低い電圧で行うことができるので、周辺回路を簡略化することができて、半導体記憶装置を高集積化してチップを形成したとき、そのチップ面積を格段に低減することができる。また、上記動作電圧の低減化のおかげで、半導体記憶装置の劣化を抑制することができて、半導体記憶装置の高寿命化を実現することができる。
【００４０】
また、本発明の半導体記憶装置によれば、例えば、逆バイアスが印加されたＰＮ接合でのホットキャリア生成を効率化することができるわけであるから、その分、デバイス設計上のマージンを確保できる。
【００４１】
また、本発明の半導体記憶装置によれば、バンドギャップ内準位を形成してバンド間トンネルを促進させる原理であるため、従来と同等の電圧・時間での書き込みおよび消去の内の少なくとも一方を実現するのに、従来と異なり急峻なプロファイルを必要とすることがない。このことから、半導体記憶装置の製造条件の制限を従来よりも緩やかにすることができて、かつ、半導体記憶装置間、チップ間、あるいは、ウェハ間での特性バラツキを小さくすることができる。また、上記製造条件のマージンによって、他のロジック回路作製プロセス等との親和性を高めることができて、混載チップをより容易に製作することができる。
【００４２】
また、半導体記憶装置の結晶欠陥をイオン注入法によって形成すると、半導体製造ラインで、所定の結晶欠陥を容易に形成できる。
【００４３】
また、上記イオン注入の注入種として原子量の大きい元素である砒素イオンまたはアンチモンイオンを用いると、注入量に対して効率的に結晶欠陥を形成できる。言い換えれば、より少ない注入量で結晶欠陥を効率的に形成できるため、半導体記憶装置の不純物プロファイルへの影響を極力減らすことができて、本発明の半導体記憶装置を備えた微細デバイスの性能を、従来の半導体記憶装置を備えた微細デバイスの性能よりも格段に向上させることができる。
【００４４】
また、半導体記憶装置の製造方法において、バンドギャップ内エネルギー準位を形成するためのイオン注入を、アニールよりも後におこなうと、生成した結晶欠陥が高温処理によって回復して減少することがなくて、効率的に結晶欠陥を形成でき、かつ、結晶欠陥形成の制御性を高くできて所定の結晶欠陥を形成できる。
【００４５】
また、上記バンドギャップ内準位を、金属原子を注入することによって形成すると、半導体記憶装置の動作の高速化を実現できて、半導体記憶装置の低電圧駆動を実現できて、高いプロセスマージンを獲得できる。
【００４６】
また、上記金属原子をイオン注入法によって注入すると、イオン打ち込みエネルギーを制御することによって、注入深さを容易にコントロールできて、簡便かつ制御性の高い金属原子の注入を実現できる。
【００４７】
また、イオン注入により金属原子を導入する前に、拡散領域を活性化するアニールを行うと、高温処理によって金属原子がウェル領域内で拡散することを防止できて、ＰＮ接合部に注入する金属原子の制御性を高くできて、所定の深さに所定の密度の金属原子を注入できる。
【発明を実施するための最良の形態】
【００４８】
以下、本発明を図示の形態により詳細に説明する。
【００４９】
尚、発明を実施するための最良の形態では、電荷蓄積膜に電子が蓄積された状態を書き込み状態と定義し、蓄積されていない場合を消去状態と定義することにする。
【００５０】
（第１実施形態）
図１は、本発明の第１実施形態の半導体記憶装置の層構成を示す断面図である。
【００５１】
以下に図１を用いて、第１実施形態の半導体記憶装置を製造する半導体記憶装置の製造方法について説明する。
【００５２】
先ず、ゲート絶縁膜およびゲート電極形成工程を行う。このゲート絶縁膜およびゲート電極形成工程では、基板状のシリコンの表面を熱酸化することによって、上記シリコンにおける熱酸化がされなかった部分からなる第１導電型の一例としてのｐ型半導体基板としてのシリコン基板１０１上に、膜厚が５ｎｍの第１の絶縁膜１０２を形成し、更に、第１の絶縁膜１０２上に、膜厚が５ｎｍのシリコン窒化膜としての電荷蓄積絶縁膜１０３を形成した後、更に、電荷蓄積絶縁膜１０３上に、膜厚が１０ｎｍのＣＶＤ酸化膜としての第２の絶縁膜１０４を形成する。このようにして、上記シリコン基板１０１上に、第１の絶縁膜１０２、電荷蓄積絶縁膜１０３および第２の絶縁膜１０４から成るゲート絶縁膜を形成する。そして、この後、上記第２の絶縁膜１０４上にポリシリコンから成るゲート電極１０５を形成する。ここで、第１の絶縁膜、電荷蓄積絶縁膜、第２の絶縁膜およびゲート絶縁膜は、周知の熱酸化方法またはＣＶＤ法によって形成することが可能である。そして、基板にそれらの膜を形成した後、周知のリソグラフィ及びドライエッチングを施すことにより、第１の絶縁膜、電荷蓄積絶縁膜、第２の絶縁膜およびゲート絶縁膜を所望の形状に加工する。
【００５３】
次に、拡散領域形成工程を行う。この拡散領域形成工程では、表面にＣＶＤ酸化膜等よりなる注入保護膜（図示しない）を形成した後、５０ｋｅＶにエネルギーが制御された砒素イオンを、５×１０１５ｃｍ−２の面積密度で注入して、ゲート下のチャネル領域１０８にｎ型不純物である砒素イオンをドープしない一方、シリコン基板１０１の表面およびゲート電極１０５にｎ型不純物である砒素イオンをドープする。このようにして、シリコン基板１０１におけるゲート電極１０５に対応しない部分から第１の絶縁膜１０２の端部の下の部分まで、紙面においてゲート電極１０５を中心にして略左右対称に、第２導電型の一例としてのｎ型拡散領域１０６およびｎ型拡散領域１０７を形成する。
【００５４】
続いて、ハロー領域形成工程を行う。このハロー領域形成工程では、エネルギーが１５〜６０ｋｅＶに設定されたｐ型不純物であるホウ素を、上記砒素のドーズ量よりも少ないドーズ量である１×１０１３〜１×１０１４ｃｍ−２程度の面積密度で、垂直方向に対して１５°から４５°の間の角度で注入して、各拡散領域１０６,１０７のゲート下の先端よりも奥のゲート下（第１の絶縁層１０２の下）の各拡散領域１０６,１０７端部付近に、ｐ型不純物であるホウ素の濃度が濃いハロー領域１０９およびハロー領域１１０を形成する。尚、第１導電型であるｐ型ウェル領域は、当初、シリコン基板１０１の全体であったが、シリコン基板１０１に、拡散領域１０６,１０７を形成したことにより、第１導電型であるｐ型ウェル領域が、シリコン基板１０１における拡散領域１０６,１０７が形成されなかった領域である非拡散領域まで、減少することは勿論である。
【００５５】
次に、拡散領域活性化工程とハロー領域活性化工程とを同時に行う。この拡散領域活性化工程およびハロー領域活性化工程では、炉アニールまたはＲＴＡ法（Rapid Thermal Annealing）によって、上記不純物である砒素およびホウ素の活性化を行う。
【００５６】
続いて、結晶欠陥形成工程を行う。この結晶欠陥形成工程では、エネルギーが６０ｋｅＶに設定された砒素イオンを、例えば１×１０１３ｃｍ−２のドーズ条件で、垂直方向に対し３０°の角度で、拡散領域１０６とｐウェルの濃度が濃いハロー領域１０９とのＰＮ接合の境界領域１２１、および、拡散領域１０７とｐウェルの濃度が濃いハロー領域１１０とのＰＮ接合の境界領域１２２を狙って注入して、拡散領域１０６,１０７と、ハロー領域１０９,１１０との間の境界領域１２１,１２２の一部に、密度が１×１０１５ｃｍ−３〜１×１０１９ｃｍ−３の結晶欠陥を形成する。このとき、結晶欠陥を形成するためのイオン注入のエネルギーを、拡散領域１０６,１０７とハロー領域１０９,１１０との境界領域１２１,１２２のみに不純物が導入されるように調整して、この不純物が拡散領域１０６,１０７とハロー領域１０９,１１０以外のｐ型半導体層との接合部まで到達しないようにして、接合リーク電流の増大を防止し、消費電力の増大を防止すると共に、メモリ装置の集積化を実現できるようにする。
【００５７】
図２は、第１実施形態の半導体記憶装置の拡散領域１０７からハロー領域１１０までのバンド模式図であり、拡散領域１０７とハロー領域１１０との境界部（接合部）のバンドギャップの詳細を示す模式図である。
【００５８】
図２に示すように、ｎ型半導体である拡散領域１０７とハロー領域１１０との間の接合部には、キャリアがほとんど存在しない空乏領域１２３が存在している。また、イオン注入によって接合部に結晶欠陥が導入されているため、接合部のバンドギャップ内には、結晶欠陥に起因するバンドギャップ内エネルギー準位１２４が存在している（実際には結晶欠陥は複数存在し、空間的にも若干の広がりを持つが、ここでは説明をわかりやすくするために、バンドギャップ内エネルギー準位を一つだけ図示している）。
【００５９】
図３および図４は、第１実施形態の半導体記憶装置において消去（電荷蓄積膜に対するホールの導入）を行う場合のメカニズムを説明する図である。詳細には、図３は、消去を行っている際の半導体記憶装置の断面図であり、図４は、消去を行っている際の境界部（接合部）のバンド模式図である。以下に、図３および図４を用いて、消去の方法の一例を説明する。
【００６０】
半導体基板１０１と拡散領域１０６とをグラウンド電位に設定する一方、拡散領域１０７に正の消去電圧を印加し、かつ、ゲート電極１０５に負の消去電圧を印加する。こうすることによって、逆方向バイアスが印加された拡散領域１０７とハロー領域１１０の間に電流を流して、図３に１１６で示すホットホールを形成して、このホットホール１１６をゲート電位により電荷蓄積膜１０３の方へ引っ張って電荷蓄積膜１０３へ飛び込ませることにより、消去を行う。
【００６１】
詳細には、図４に示すように、拡散領域１０７とハロー領域１１０との間に逆方向バイアスを印加すると、ハロー領域１１０の荷電子帯の電子の一部が、バンド間トンネルにより拡散領域１０７まで通り抜けるが、第１実施形態の半導体記憶装置では、空乏層部のバンドギャップ内に、バンドギャップ内エネルギー準位１２４が存在するため、バンド間トンネルの電子１１５を、バンドギャップ内エネルギー準位１２４を経由して比較的容易にトンネルさせることができる。そして、この電子１１５を電界によって加速させて、基板構成原子と衝突させることによって、ホットホール１１６とホットエレクトロン１１７のペアを形成し、このうちホットホール１１６を、ゲート電極の負バイアスで引っ張って、電荷蓄積膜内に飛び込ませる。このように、バンドギャップ内エネルギー準位１２４の存在によってバンド間トンネル電子１１５を効率よく生成できるため、バンド間トンネル電子１１５から２次的に生成されるホットホール１１６も多数生成させることができて、消去効率を高めることができる。また、逆に言えば、バンド間トンネル電子１１５を、バンドギャップ内準位１２４を飛び石として流すことができるため、バンドギャップ内準位を有さない従来の半導体記憶装置ほど高い逆バイアスを印加しなくても、トンネル電子１１５をトンネルさせることができて、消去電圧を格段に低減できる。
【００６２】
上記第１実施形態によれば、ＰＮ接合の境界領域１２１,１２２の少なくとも一部に、結晶欠陥が形成されているので、この格子欠陥によって、ウェル領域の一部であるハロー領域１０９,１１０のエネルギーバンドと、拡散領域の１０６,１０７のエネルギーバンドとの間のバンドギャップ内に、キャリアが一時的に停留することができるバンドギャップ内エネルギー準位１２４を形成することができる。したがって、ＰＮ接合間に逆バイアスを印加した際に、ハロー領域１０９,１１０のエネルギーバンドと、拡散領域１２１,１２２のエネルギーバンドと間に流れるトンネル電流の電流量を増加させることができるので、ホットキャリアを効率的に発生させることができて、消去を高速かつ低電圧で行うことができる。また、説明を省略したが、消去と同様に書き込みも高速かつ低電圧でできる。
【００６３】
また、上記第１実施形態によれば、書き込みおよび消去を低電圧で行うことができるので、周辺回路の簡略化およびデバイスの高寿命化を実現することができる。
【００６４】
また、上記第１実施形態によれば、上記境界領域１２１,１２２の一部に、密度が１×１０１５ｃｍ−３〜１×１０１９ｃｍ−３の結晶欠陥を形成しているので、大規模集積メモリセルアレイを量産する場合においても、大規模メモリセルアレイ中のすべての半導体記憶装置に必ず結晶欠陥を形成することができ、また同時に、結晶欠陥に起因する接合リークが過大となることを防止できる。
【００６５】
また、上記第１実施形態によれば、上記結晶欠陥形成工程において、運動量およびエネルギーを容易に制御できるイオンの一例である砒素イオンを用いて、この砒素オンを境界領域１２１,１２２の少なくとも一部に注入することにより結晶欠陥を形成したので、結晶欠陥を容易に形成することができて、結晶欠陥の密度（数）も容易に制御することができる。
【００６６】
また、上記第１実施形態によれば、上記結晶欠陥形成工程で注入されるイオンとして、原子量の大きい砒素イオンを採用しているので、イオンの注入量に対して効率的に結晶欠陥を形成することができる。また、少ない注入で結晶欠陥を形成することができるので、より小さい領域に結晶欠陥を形成することができて、デバイスの微細化を実現できる。
【００６７】
また、上記第１実施形態によれば、動作電圧を低減できるので、チャージポンピング回路などの周辺回路を簡略化することができる。また、低電圧駆動により半導体記憶装置の劣化を抑制できて、半導体記憶装置の高寿命化を実現できる。
【００６８】
また、上記第１実施形態によれば、結晶欠陥形成工程の前に、拡散領域活性化工程を行ったので、アニールによる結晶欠陥の回復を防止することができて、所定の結晶欠陥を精密かつ効率的に形成することができる。
【００６９】
また、上記第１実施形態によれば、ｐウェルの濃度が濃くなっているハロー領域１０９、１１０が形成されている装置に、結晶欠陥を形成したので、結晶欠陥を形成することにより達成される高速駆動および低電圧駆動の効果を大きくすることができる。
【００７０】
尚、上記第１実施形態では、第１導電型としてｐ型を採用すると共に、第２導電型としてｎ型を採用して、ｎ型デバイスである半導体記憶装置を形成したが、この発明では、第１導電型としてｎ型を採用すると共に、第２導電型としてｐ型を採用して、かつ、第１実施形態とバイアスを逆にし、ｐ型デバイスである半導体記憶装置を形成しても良い。
【００７１】
また、上記第１実施形態では、基板として装置分離領域を有する一般的なシリコン基板１０１を用いたが、この発明では、基板として、半導体層シリコンーゲルマニウム基板等を用いても良く、また、ガラス基板上に半導体層（例えばシリコン層）を形成することにより基板を形成しても良い。
【００７２】
また、上記第１実施形態では、第１の絶縁層１０２の膜厚を５ｎｍに設定したが、第１の絶縁膜の膜厚を１ｎｍ〜１０ｎｍに設定すると、第１実施形態と同様の作用効果を獲得できる。
【００７３】
また、上記第１実施形態では、第１の絶縁膜１０２は熱酸化膜であったが、この発明では、第１の酸化膜がＣＶＤ酸化膜、高誘電材料膜、あるいは、ラジカル酸化した酸化膜等であっても良く、これらの組み合わせにより構成された膜であっても良い。
【００７４】
また、上記第１実施形態では、電荷蓄積絶縁膜１０３として、シリコン窒化膜を採用したが、この発明では、電荷蓄積絶縁膜として、酸化アルミニウム膜、酸化ハフニウム膜等、シリコン窒化膜以外の材質の膜を採用しても良い。また、電荷蓄積可能な微細ドットを複数含有した絶縁膜（シリコン酸化膜等）を採用しても良く、これらの膜の組み合わせにより構成された膜を採用しても良い。
【００７５】
また、上記第１実施形態では、電荷蓄積絶縁膜１０３の膜厚を５ｎｍに設定したが、電荷蓄積絶縁膜の膜厚を１ｎｍ〜１５ｎｍに設定すると、膜厚を５ｎｍに設定した場合と同様の作用効果を獲得できる。特に、電荷蓄積絶縁膜を薄膜化した場合には、蓄積電荷の横方向拡散を抑制できて、保持能力を向上させることができる。
【００７６】
また、上記第１実施形態では、第２の絶縁膜１０４はＣＶＤ酸化膜であったが、この発明では、第２の絶縁膜１０４が高誘電材料膜であっても良く、電荷蓄積絶縁膜であるシリコン窒化膜の表面を熱酸化して形成された膜であっても良く、これらの膜の組み合わせることによって構成された膜であっても良い。尚、シリコン窒化膜表面を熱酸化する場合には、シリコン窒化膜の表面の一部が酸化膜として消費されるため、最終的に所望の膜厚のシリコン窒化膜が残るように、酸化による消費分を上乗せしたシリコン窒化膜を形成しておくことは勿論である。
【００７７】
また、上記第１実施形態では、砒素イオンを注入することによってｎ型拡散領域１０６,１０７を形成したが、この発明では、リンイオンを注入することによって、ｎ型拡散領域を形成しても良い。
【００７８】
また、上記第１実施形態では、拡散領域形成工程において、５０ｋｅＶ、５×１０１５ｃｍ−２の条件で、砒素イオンを打ち込んだが、拡散領域形成工程において、３０〜６０ｋｅＶ、１×１０１５〜１×１０１６ｃｍ−２の条件で砒素イオンまたはリンイオンを打ち込むと、第１実施形態と同様の作用効果を獲得することができる。
【００７９】
また、上記第１実施形態では、結晶欠陥形成工程において、砒素イオンを打ち込んで結晶欠陥を形成したが、この発明では、砒素イオンのかわりに砒素と同様に原子量が大きいアンチモンイオンを打ち込んで結晶欠陥を形成しても良く、この場合、砒素イオンを打ち込んだ場合と同様に、注入量に対して効率的に結晶欠陥を形成することができて、ウェルプロファイルへの影響を抑制することができる。また、このことから、制御良く結晶欠陥を形成できるので、ウェルプロファイルに対して特性が敏感な微細デバイスに対しても、精密に結晶欠陥を形成できて、デバイスの性能を格段に向上させることができる。
【００８０】
また、上記第１実施形態では、結晶欠陥形成工程において、砒素イオンを打ち込んだが、結晶欠陥形成工程において、砒素イオンのかわりに、ホウ素イオン、リンイオン、シリコンイオン、または、アルゴンイオン等を打ち込んでも良く、この場合、イオンの注入を半導体記憶装置製造ラインに容易に組み込むことができる。
【００８１】
また、上記第１実施形態では、ハロー領域形成工程によって、ハロー領域１０９,１１０を形成したが、ハロー領域は、所望するデバイス特性に応じて適宜設けられれば良くて必須のものでは無く、ハロー領域形成工程を省略することもできる。
【００８２】
また、上記第１実施形態では、砒素イオンを１×１０１３ｃｍ−３、６０ｋｅＶの条件で注入することにより、上記境界領域１２１,１２２の一部に結晶欠陥を形成したが、形成される結晶欠陥の密度（数）は、１×１０１５ｃｍ−３〜１×１０１９ｃｍ−３の間で、所望のトンネル電子の量によって適宜決定されれば良く、所望のデバイス性能とウェルプロファイルに合わせて設定されれば良い。尚、結晶欠陥形成工程において、境界領域の一部に形成する結晶欠陥の密度（数）を、３×１０１６ｃｍ−３以上に設定すると、大規模集積メモリセルアレイを量産する場合、大規模集積メモリセルアレイ中の全てのメモリデバイスが必ず結晶欠陥を有するようにすることができる。また、結晶欠陥形成工程において、境界領域の一部に形成する結晶欠陥の密度（数）を、１×１０１８ｃｍ−３以下に設定して接合リークを抑制すると、低消費電力化を実現できて、特に、大規模集積回路の場合に有益である。
【００８３】
また、上記第１実施形態では、書き込みと消去の両方を高速かつ低電圧で実現できる装置を開示したが、この発明では、書き込み専用装置において、第１実施形態と同様に結晶欠陥を形成しても良く、この場合、書き込みを高速かつ低電圧で行うことができる。
【００８４】
また、上記第１実施形態では、本発明をＮＲＯＭに適用したが、本発明は、適用範囲が、ＮＲＯＭに限られるものではなく、本発明を、ＰＮ接合間に逆バイアスを印加し、ホットキャリアを発生させることを利用した半導体記憶装置であれば、如何なる半導体記憶装置に対しても適用することができることは勿論であり、例えば、フローティングゲートを有する一般的なフラッシュメモリにおいても、ホットキャリアを書き込みないし消去に用いるメカニズムを採用するものであれば、本発明を適用できることは勿論である。また、ホットキャリアを用いない形式のフローティングゲート型や絶縁膜トラップ型等の半導体記憶素子に本発明を適用できることも勿論である。
【００８５】
（第２実施形態）
第２実施形態の半導体記憶装置は、境界領域１２１,１２２（接合領域）の少なくとも一部に結晶欠陥を形成してバンドギャップ内準位１２４を形成する代わりに、境界領域（接合領域）の一部に金属原子を注入して、バンドギャップ内準位を形成する点が、第１実施形態の半導体記憶装置と異なる。
【００８６】
第２実施形態の半導体記憶装置では、第１実施形態の半導体記憶装置と同様の作用効果および変形例は省略し、第１実施形態の半導体記憶装置と異なる作用効果のみを記載することにする。
【００８７】
第２実施形態は、拡散領域活性化工程およびハロー領域活性化工程までは、第１実施形態と同様に行う。そして、この後、第１実施形態における結晶欠陥形成工程の代わりに次に述べる金属イオン注入工程を行う。
【００８８】
この金属イオン注入工程では、垂直方向から典型的には１５°から４５°の角度で、エネルギーが６０ｋｅＶに設定されたコバルトイオンを、１×１０１１〜３×１０１２ｃｍ−２の面積密度で、ＰＮ接合の接合境界部に注入する。
【００８９】
ウェル領域と拡散領域との間のＰＮ接合の境界領域（接合領域）の少なくとも一部に注入された金属原子は、ウェル領域のエネルギーバンドと、拡散領域のエネルギーバンドとの間のバンドギャップ中に深いバンドギャップ内エネルギー準位を形成する。このため、ＰＮ接合部に金属原子が導入された場合には、図２のバンド図に示されているように、接合部のバンドギャップ内にバンドギャップ内エネルギー準位が存在する状態となり、この金属原子は、第１の実施形態の半導体記憶装置が有する結晶欠陥と同様の役割を果たす。
【００９０】
したがって、図４に示したように、消去動作時の電子トンネリングを促進できて、ホットキャリアを効率的に生成できるため、書き込みおよび消去を高速かつ低電圧で行うことができる。
【００９１】
上記第２実施形態によれば、上記金属イオン注入工程において、運動量およびエネルギーを容易に制御できる金属イオンの一例としてのコバルトイオンを用いて、このコバルトイオンを上記ＰＮ接合の境界領域の一部に注入するようにしたので、注入エネルギーを調節することで、接合部の所定の位置に容易にコバルトイオンを打ち込むことができる。すなわち、所定位置に直接的にコバルトイオンを注入することができるので、半導体記憶装置の高速動作性等の性能を更に向上させることができる。
【００９２】
また、上記第２実施形態によれば、拡散領域活性化工程およびハロー領域活性化工程の後に、金属イオン注入工程を行ったので、金属原子であるコバルト原子が加熱によって基板中を移動することを防止できて、所定の領域にコバルト原子を注入できて、半導体記憶装置の設計の制御性を向上させることができる。
【００９３】
尚、上記第２実施形態では、注入する金属原子としてコバルトを用いたが、コバルトの代わりに金、バナジウム、または、亜鉛等の種々の金属原子を注入することもできて、この場合にも、ＰＮ接合の接合境界部にバンドギャップ内準位を形成することができる。
【００９４】
また、上記第２実施形態では、コバルト原子の注入を、イオン注入法で行ったが、金属原子の注入を、基板表面からの拡散によって行っても良い。
【００９５】
尚、金属イオン注入工程における注入条件は、ウェルプロファイルや所望のデバイス特性に合わせて適宜選べることは勿論である。例えば、本発明の半導体記憶装置で大容量セルアレイを組む場合には、大容量セルアレイ形成する制限によって、上記注入条件が限定されることになる。尚、注入量を増加させると、接合リーク電流量が増加するので、大容量セルアレイを組む場合には適さないが、小規模で高速な半導体記憶装置を所望する場合には効果的である。また、上記注入は、フォトレジストマスクによって、周辺回路には注入せずメモリセル部のみに注入を行うことも可能である。
【図面の簡単な説明】
【００９６】
【図１】本発明の第１実施形態の半導体記憶装置の層構成を示す断面図である。
【図２】上記第１実施形態の半導体記憶装置の拡散領域からハロー領域までのバンド模式図である。
【図３】上記第１実施形態の半導体記憶装置の消去動作を説明する概略断面図である。
【図４】上記第１実施形態の半導体記憶装置の消去動作を説明するＰＮ接合部のバンド模式図である。
【図５】従来のＮＲＯＭの概略断面図である。
【図６】従来のＮＲＯＭの書き込み動作を説明する概略断面図である。
【図７】従来のＮＲＯＭにおいて、図６の書き込み動作によって書き込まれた部位を読み出すための読み出し動作を説明する概略断面図である。
【図８】従来のＮＲＯＭにおいて、図６の書き込み動作によって書き込まれた部位とは反対側の部位を読み出すための読み出し動作を説明する概略断面図である。
【図９】従来のＮＲＯＭの消去動作を説明する概略断面図である。
【図１０】従来のＮＲＯＭの消去動作を説明するＰＮ接合部のバンド模式図である。
【符号の説明】
【００９７】
１０１  シリコン基板
１０２  第１の絶縁膜
１０３  電荷蓄積絶縁膜
１０４  第２の絶縁膜
１０５  ゲート電極
１０６,１０７  拡散領域
１０８  チャネル領域
１０９,１１０  ハロー領域
１１５  バンド間トンネル電子
１１６  ホットホール
１１７  ホットエレクトロン
１２１,１２２  境界領域
１２３  空乏領域
１２４  バンドギャップ内エネルギー準位
【図１】
2005294302.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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