(57)【要約】【課題】  チャネル長変調効果を小さくでき、ドレイン出力アナログ信号のソースへのリークを小さくできるようにした半導体装置及びその製造方法を提供する。【解決手段】    シリコン基板１と、このシリコン基板１上に設けられたゲート酸化膜１５と、このゲート酸化膜１５上に設けられたゲート電極１３と、このゲート電極１３下から露出したシリコン基板１に設けられたＮ型のソース及びドレインと、これらソース及びドレインに挟まれたＰ型のチャネル領域のうち、ドレインに隣接し且つソースに隣接しない特定部位に設けられた低Ｖｔｈ領域２９と、からなるＭＯＳトランジスタ１００を備え、低Ｖｔｈ領域２９にはリン等のＮ型不純物がチャネル領域の他の部位よりも高濃度含まれている。【選択図】  図１
2005223145.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極部と、
前記ゲート電極部下から露出した半導体基板に設けられた一導電型のソース及びドレインと、
前記ソース及びドレインに挟まれた反対導電型のチャネル領域のうち、前記ドレインに隣接し且つ前記ソースに隣接しない特定部位に設けられた不純物相殺層と、からなるＭＩＳ構造のトランジスタを備え、
前記不純物相殺層には、一導電型の不純物が前記チャネル領域の他の部位よりも高濃度含まれていることを特徴とする半導体装置。
【請求項２】
前記不純物相殺層は、前記ドレインの下部と隣接するように当該ドレイン直下の前記半導体基板から前記特定部位にかけて設けられていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ドレインは、
前記一導電型の不純物を含む第１の不純物拡散層と、
前記第１の不純物拡散層よりも前記一導電型の不純物濃度が低い第２の不純物拡散層とからなり、
前記不純物相殺層は前記第２の不純物拡散層に隣接していることを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記不純物相殺層のチャネル方向に沿った長さは、０．１０［μｍ］以上、０．２０［μｍ］以下であることを特徴とする請求項１から請求項３の何れか一項に記載の半導体装置。
【請求項５】
請求項１から請求項４の何れか一項に記載の半導体装置を製造する方法であって、
前記ゲート絶縁膜上に前記ゲート電極部を形成した後で、前記ドレイン側の前記半導体基板上方から当該半導体基板の前記特定部位に向けて一導電型の不純物を斜めにイオン注入することにより、前記不純物相殺層を形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、ＣＭＯＳアナログ回路に適用して好適な半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
従来から、映像や音声信号等のアナログ信号を処理する回路として、ＣＭＯＳアナログ回路が用いられている。このようなＣＭＯＳアナログ回路では、一般に、ｐＭＯＳトランジスタや、ｎＭＯＳトランジスタがその飽和領域でアナログ素子として動作、使用される。
図５（Ａ）〜（Ｃ）は、従来例に係るＭＯＳトランジスタの構成例（その１）と、そのＶｄ−Ｉｄ特性を示す概念図である。
【０００３】
図５（Ａ）に示すような従来構造のＭＯＳトランジスタでは、図５（Ｃ）に示すように、当該ＭＯＳトランジスタをアナログ素子として、その飽和領域動作で使用すると、図５（Ｂ）に示すように、反転したチャネル層のピンチオフ点がどうしても高濃度のドレイン端近傍に形成されてしまう。
この状態で、ドレインにアナログ信号を印加すると、ドレイン電圧（Ｖｄｓ）の変動により直近のピンチオフ点が電位変動を引き起し、ピンチオフ点が変動する。ここで、ＭＯＳトランジスタの実効チャネル長はソースとピンチオフ点との距離で現されるので、上記ピンチオフ点の変動はチャネル長変調効果を招く。
【０００４】
つまり、ドレイン電圧が高くなると実効チャネル長が短くなり、ドレイン電流（Ｉｄｓ）が流れやすくなるため、図５（Ｃ）に示すように、Ｖｄ−Ｉｄ特性に傾斜が発生する。この傾斜は、ドレイン電圧がドレイン電流となってソースに抜ける事を意味する。即ち、ドレイン出力アナログ信号の一部がソースに抜けて（リークして）しまい、出力電圧の減少を招いてしまう。この出力電圧の減少は、アナログ信号増幅回路等の設計において、問題となる現象である。
このような問題の対策として、一般にアナログ回路の設計者は、図６に示すように、高ＶｔｈのＭＯＳトランジスタと低ＶｔｈのＭＯＳトランジスタとの２つを直列に接続した、「カスコード」という名称の回路構造を使用している。
【０００５】
カスコード構造では、低ＶｔｈのＭＯＳトランジスタがドレイン電圧の変動を全て吸収する役割を担い、中間のＭ点の電位にはドレイン電圧の変動が伝わらないので、当該Ｍ点の電位は一定電位となる。Ｍ点の電位が一定のため、ドレイン電流も一定で、傾斜の極めて小さいＶｄ−Ｉｄ特性になる。従って、ドレイン出力アナログ信号のソースへのリークを防ぐ事ができる。ただし、このカスコード構造では、２つのＭＯＳトランジスタが必要なので、電圧降下が大きくなり、低電圧回路では使い難いという欠点がある。
【０００６】
図７（Ａ）及び（Ｂ）は、従来例に係るＭＯＳトランジスタの構成例（その２）を示す概念図である。このＭＯＳトランジスタ２００は、上記のカスコード構造の欠点を解決したものである。図７（Ａ）に示すように、このＭＯＳトランジスタでは、そのチャネル層が高Ｖｔｈ領域２２７と低Ｖｔｈ領域２２９とに分かれている。このように、１つのＭＯＳトランジスタ２００の中に、高Ｖｔｈ領域２２７と低Ｖｔｈ領域２２９とを設ける事は、図６に示したように、Ｖｔｈの異なる２つのＭＯＳトランジスタを直列に接続することと等価であり、カスコードと等価の回路になる。
【０００７】
このような構成によれば、低Ｖｔｈ領域２２９はドレイン電圧に対して殆ど空乏化し、ピンチオフ点をドレイン２２５から離す役割を果たす。そして、この大きな空乏層がドレイン電圧の変動に対してピンチオフ点の電位が変動するのを抑制する。これにより、チャネル長変調効果が小さくなり、ドレイン出力アナログ信号のソース２２３へのリークが小さくなる。すなわち高ゲインのＭＯＳトランジスタになる。また、カスコード構造が要らなくなるため、ドレイン電圧の降下が少なくて済み、低電圧動作の回路に有利である。なお、トランジスタのゲイン（Ｔｒゲイン）は（１）式で表される。
【０００８】
Ｔｒゲイン
＝ドレイン出力電圧／ゲート入力電圧
＝ΔＶｄｓ／ΔＶｇｓ
＝（ΔＩｄｓ／ΔＶｇｓ）／（ΔＩｄｓ／ΔＶｄｓ）
＝ｇｍ／ｇｄｓ        …（１）
（１）式において、Ｖｄｓはドレイン電圧、Ｖｇｓはゲート電圧、Ｉｄｓはドレイン電流、ｇｍは相互コンダクタンス、ｇｄｓはドレインコンダクタンスを示す。
【０００９】
また、図７（Ｂ）に示すように、ＭＯＳトランジスタ２００における高Ｖｔｈ領域２２７の形成には、ソース側からチャネル領域へ導電型不純物を斜めに傾斜をつけて注入する方式が用いられる。（例えば、特許文献１、非特許文献１、非特許文献２参照。）。例えば、ｎＭＯＳトランジスタの場合、ドレイン側のシリコン基板２０１上をレジストパターン２４１で覆った状態で、ソース側からチャネル領域へボロンを斜めにイオン注入することで高Ｖｔｈ領域２２７を形成する。
【００１０】
図８は、所定のプロセスパラメータに基づいて、ＭＯＳトランジスタ２００の不純物濃度の分布をシミュレーションした結果であり、ゲート酸化膜とシリコン基板との界面におけるシリコン内不純物濃度をソースからドレイン方向に沿ってプロットしたものである。図８において、横軸はゲート電極の中心からソース２２３、ドレイン２２５方向への距離［μｍ］を示す。ソース２２３方向が負であり、ドレイン２２５方向が正である。また、縦軸は、シリコン内に含まれる導電型不純物の濃度［／ｃｍ３］の常用対数（ｌｏｇ１０）を示す。
【００１１】
図８中のＡｓ、Ｐはそれぞれヒ素とリンの濃度である。このＡｓ、Ｐにより、図７（Ａ）に示したＬＤＤ構造のソース２２３、ドレイン２２５が構成されている。また、Ｂはボロンの濃度である。さらに、Ｎｅｔは、Ｐ型不純物と、Ｎ型不純物との相殺濃度である。図８において、凡そ−０．３５〜０．３５［μｍ］の範囲では、Ａｓ、Ｐに比べてＢの濃度が大きいので、この範囲ではＮｅｔはほとんどＢの濃度と同じである。なお、このシミュレーションでは、プロセスパラメータを下記のように設定した。
ゲート長：１［μｍ］  
ゲート酸化膜：６５［Å］
ソース側からチャネル領域へのイオン注入条件：ボロン、５０［ｋｅｖ］、１Ｅ＋１３［／ｃｍ２］、注入角度（Ｔｉｌｔ）３０［°］
【００１２】
このような、ボロン等の斜めイオン注入により、ドレイン側のボロン濃度はソース側と比べて相対的に小さくなる。従って、ソース側のチャネル領域が高Ｖｔｈ領域２２７となり、かつドレイン側のチャネル領域が低Ｖｔｈ領域２２９（図７（Ｂ）参照。）となるため、チャネル長変調効果を小さくすることができ、高ゲイン化を達成することができる。
【特許文献１】特開２００１−７７３６１号公報
【非特許文献１】IEEE Electron Devices , Vol.46 , No.8 , P1699 (1999) Miyamoto
【非特許文献２】IEEE  Electon Device Letters ,Vol.22, No.12 ,P588 (2001) Deshpande
【発明の開示】
【発明が解決しようとする課題】
【００１３】
ところで、図７（Ｂ）に示したように、従来例に係るＭＯＳトランジスタ２００では、ソース側からチャネル領域へボロンを斜めにイオン注入して、高Ｖｔｈ領域２２７と、低Ｖｔｈ領域２２９とを形成していた。
しかしながら、このようなソース側からの斜めイオン注入方式では、通常の垂直に近い注入角度のイオン注入方式よりも、ボロンの注入量がシリコン基板の表面に沿って２次元的にばらついてしまう傾向がある。ここで、ＭＯＳトランジスタのＶｔｈは、ソース側のチャネル領域の不純物濃度、即ち、高Ｖｔｈ領域の不純物濃度で支配される。それゆえ、図７（Ｂ）に示したような、ソース側からの斜めイオン注入方式では、通常のイオン注入方式よりもＭＯＳトランジスタのＶｔｈが大きくばらついてしまうおそれがあった。
【００１４】
また、図８に示したように、従来例に係るＭＯＳトランジスタ２００では、ソース側のチャネル領域（凡そ、−０．２０〜−０．５０［μｍ］の範囲）でボロンの高濃度領域が急勾配に形成されるため、この領域でボロンが拡散変動し易かった。それゆえ、ボロンをソース側から斜めにイオン注入した後の熱処理工程では、その熱処理温度の変動等により、ＭＯＳトランジスタ２００のＶｔｈが大きく変化し易いという問題があった。ＭＯＳトランジスタのＶｔｈのばらつきは、アナログ回路にとって特に大きな問題である。
【００１５】
さらに、ソース側からの斜めイオン注入方式では、図７（Ｂ）示したように、ゲート電極がマスクとして働く。従って、チャネル領域のソース側にボロンの高濃度層（即ち、高Ｖｔｈ領域）２２７を形成することはできても、この高Ｖｔｈ領域２２７をドレイン側に延ばすように、一定の大きさ以上に形成することはできなかった。
従って、ゲート長の異なる複数種類のＭＯＳトランジスタにおいて、個々のチャネル領域のソース側に高Ｖｔｈ領域２２７をそれぞれ形成すると、ドレイン側の低Ｖｔｈ領域２２９のチャネル方向に沿った長さがそれぞれ異なってしまう。このため、ＭＯＳトランジスタのゲート長が異なると、低Ｖｔｈ領域２２９の「ドレイン電圧変動の吸収層」としての性能も大きく異なってしまうという問題があった。
【００１６】
このような低Ｖｔｈ領域２２９の性能のばらつきを避けるために、アナログ回路の設計者は、アナログ回路を設計する際にゲート長の異なる複数種類のＭＯＳトランジスタを自由に選択して用いることができなかった。つまり、図７（Ａ）に示したような構造を有するＭＯＳトランジスタ２００は、使い勝手が悪いという問題があった。
本発明は、上記課題を解決するためになされたものであり、チャネル長変調効果を小さくでき、ドレイン出力アナログ信号のソースへのリークを小さくできるようにした半導体装置及びその製造方法の提供を目的とする。
【課題を解決するための手段】
【００１７】
上述した課題を解決するために、本発明に係る第１の半導体装置は、半導体基板と、前記半導体基板上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極部と、前記ゲート電極部下から露出した半導体基板に設けられた一導電型のソース及びドレインと、前記ソース及びドレインに挟まれた反対導電型のチャネル領域のうち、前記ドレインに隣接し且つ前記ソースに隣接しない特定部位に設けられた不純物相殺層と、からなるＭＩＳ構造のトランジスタを備え、前記不純物相殺層には、一導電型の不純物が前記チャネル領域の他の部位よりも高濃度含まれていることを特徴とするものである。
【００１８】
また、本発明に係る第２の半導体装置は、上述した第１の半導体装置において、前記不純物相殺層は、前記ドレインの下部と隣接するように当該ドレイン直下の前記半導体基板から前記特定部位にかけて設けられていることを特徴とするものである。
さらに、本発明に係る第３の半導体装置は、上述した第１、第２の半導体装置において、前記ドレインは、前記一導電型の不純物を含む第１の不純物拡散層と、前記第１の不純物拡散層よりも前記一導電型の不純物濃度が低い第２の不純物拡散層とからなり、前記不純物相殺層は前記第２の不純物拡散層に隣接していることを特徴とするものである。
【００１９】
本発明に係る第１から第３の半導体装置によれば、チャネル領域の特定部位（以下、「チャネル領域のドレイン側」という。）の方が、チャネル領域の他の部位（以下、「チャネル領域のソース側」という。）よりも一導電型の不純物濃度が高くなっている。そして、特に、このチャネル領域のドレイン側で、一導電型の不純物と反対導電型の不純物とが電気的に打ち消しあっている。
【００２０】
このような構成により、チャネル領域のドレイン側の閾値電圧を、当該チャネル領域のソース側の閾値電圧よりも低くすることができる。従って、ＭＩＳ構造のトランジスタにドレイン電圧を印加した際に、チャネル領域のドレイン側、即ち、不純物相殺層を殆ど空乏化することができ、ピンチオフ点をドレインから離すことができる。これにより、ドレイン電圧の変動に対するピンチオフ点の電位変動を抑制することができ、チャネル長変調効果を小さくすることができる。それゆえ、ドレイン出力アナログ信号のソースへのリークを小さくすることができ、トランジスタのゲインを高めることができる。
【００２１】
また、本発明に係る第１から第３の半導体装置によれば、図６に示したようなカスコード構造を採る必要がないので、ドレイン電圧の降下を少なくすることができる。ＣＭＯＳアナログ回路等の微細化、高集積化にも貢献することができる。
さらに、本発明に係る第１から第３の半導体装置によれば、例えば、一導電型のドレインの下部と隣接するように、当該ドレイン直下の半導体基板からチャネル領域のドレイン側にかけて不純物相殺層を設けると良い。このような構成により、ドレインの寄生容量を低減することができる。
【００２２】
本発明に係る第４の半導体装置は、上述した第１から第３の半導体装置において、前記不純物相殺層のチャネル方向に沿った長さは、０．１０［μｍ］以上、０．２０［μｍ］以下であることを特徴とするものである。本発明に係る第４の半導体装置によれば、不純物相殺層のチャネル方向に沿った長さを０．１０［μｍ］以上、０．２０［μｍ］以下、より好ましくは０．１５［μｍ］にすることで、不純物相殺層の「ドレイン電圧変動の吸収層」としての働きを十分に発揮させることができる。
【００２３】
本発明に係る半導体装置の製造方法は、上述した第１から第４の半導体装置の何れか一つを製造する方法であって、前記ゲート絶縁膜上に前記ゲート電極部を形成した後で、前記ドレイン側の前記半導体基板上方から当該半導体基板の前記特定部位に向けて一導電型の不純物を斜めにイオン注入することにより、前記不純物相殺層を形成することを特徴とするものである。ここで、斜めとは、半導体基板表面の鉛直線方向に対して例えば２５［°］から３５［°］の範囲の傾斜のことである。
【００２４】
本発明に係る半導体装置の製造方法によれば、図７（Ｂ）に示した従来例のように、ＭＩＳ構造のトランジスタを形成する過程で、ソース上方からチャネル領域のソース側に向けて反対導電型の不純物を斜めにイオン注入する必要が無い。従って、チャネル領域のソース側における反対導電型の不純物濃度のばらつきを抑えることができるので、トランジスタの閾値電圧の安定化に貢献することができる。
【００２５】
また、本発明に係る半導体装置の製造方法によれば、チャネル領域のドレイン側に不純物相殺層を形成する際に、一導電型の不純物のイオン注入条件（例えば、注入エネルギや、注入角度等）を調節することで、不純物相殺層のチャネル方向に沿った長さを一定の範囲内で調整することができる。従って、ゲート長の異なる複数種類のＭＯＳトランジスタ間で、チャネル方向に沿った同一長さの不純物相殺層を形成することができ、不純物相殺層の「ドレイン電圧変動の吸収層」としての働きを均一化することができる。これにより、アナログ回路を設計する際に、ゲート長の異なる複数種類のＭＯＳトランジスタを自由に選択することができ、回路設計の自由度の向上に貢献することができる。
【発明の効果】
【００２６】
本発明によれば、チャネル長変調効果を小さくすることができ、ドレイン出力アナログ信号のソースへのリークを小さくすることができる。これにより、ＭＩＳ構造のトランジスタのゲインを高めることができる。
また、本発明によれば、図６に示したようなカスコード構造を採る必要がないので、半導体装置の微細化、高集積化に貢献することができる。
【００２７】
さらに、本発明によれば、図７（Ｂ）に示した従来例のように、ＭＩＳ構造のトランジスタを形成する過程で、ソース上方からチャネル領域のソース側に向けて反対導電型の不純物を斜めにイオン注入する必要が無い。従って、従来例と比べて、チャネル領域のソース側における反対導電型の不純物濃度のばらつきを抑えることができるので、トランジスタの閾値電圧の安定化に貢献することができる。
【発明を実施するための最良の形態】
【００２８】
以下、図面を参照しながら、本発明の実施形態に係る半導体装置及びその製造方法について説明する。
図１は本発明の実施形態に係るＭＯＳトランジスタ１００の構成例を示す断面図である。このＭＯＳトランジスタ１００は、例えばＣＭＯＳアナログ回路を構成する一素子である。
図１に示すように、このＮ型のＭＯＳトランジスタ１００は、シリコン基板１と、このシリコン基板１に設けられた素子分離層１０３と、この素子分離層１０３によって素子分離された領域のシリコン基板１に設けられたＰ型のウェル拡散層５（ｐ−ｗｅｌｌ）と、ウェル拡散層５上に設けられたゲート酸化膜１５と、このゲート酸化膜１５上に設けられたゲート電極１３と、このゲート電極１３下から露出したシリコン基板１に設けられたＮ型のソース及びドレインと、サイドウォールスペーサ３３と、高Ｖｔｈ領域２７及び低Ｖｔｈ領域２９等、とから構成されている。
【００２９】
図１において、素子分離層１０３は例えばシリコン酸化膜からなるものであり、例えばＬＯＣＯＳ法によって形成されたものである。また、ウェル拡散層５は、例えばボロンがイオン注入され、熱拡散されて形成されたものである。このウェル拡散層５におけるボロンの濃度は、例えば２Ｅ＋１７［／ｃｍ３］程度である。さらに、ゲート酸化膜１５は、例えば熱酸化により形成されるシリコン酸化膜である。このゲート酸化膜の膜厚は、例えば６５［Å］である。また、ゲート電極１３は、例えばリン等の導電型不純物がドープされたポリシリコンからなるものである。このゲート電極１３のゲート長は、例えば１［μｍ］である。
【００３０】
図１に示すように、ソース２３及びドレイン２５は、いわゆるＬＤＤ構造を成している。即ち、ドレイン２５は、Ｎ型の高濃度層（Ｎ＋＋）２５ｂと、この高濃度層よりもＮ型不純物の濃度が低い低濃度層（ｎ−）２５ａとから構成されている。Ｎ−層２５ａは、Ｎ＋＋層２５ｂとウェル拡散層５との間に設けられている。同様に、ソース２３もＮ＋＋層２３ｂと、Ｎ−層２３ａとから構成されており、Ｎ−層２３ａはＮ＋＋層２３ｂとウェル拡散層５との間に設けられている。
【００３１】
また、サイドウォールスペーサ３３は、例えばシリコン酸化膜からなるものである。図１に示すように、このサイドウォールスペーサ３３は、シリコン基板１のＮ−層２３ａ、２５ａ上に設けられている。このサイドウォールスペーサ３３の最大幅をＬ１としたとき、Ｌ１は例えば０．１３［μｍ］程度である。またＮ−層２５ａのゲート電極１３下まで張り出した部分の長さをＬ２としたとき、Ｌ２は例えば０．１［μｍ］である。
【００３２】
図１に示すように、高Ｖｔｈ領域２７はチャネル領域のソース２３側に設けられており、ソース２３を構成するＮ−層２３ａに隣接している。この高Ｖｔｈ領域２７には、例えばウェル拡散層５と同様に、主にボロンが２Ｅ＋１７［／ｃｍ３］程度含まれている。また、低Ｖｔｈ領域２９はチャネル領域のドレイン２５側に設けられており、ドレイン２５を構成するＮ−層２５ａに隣接している。この低Ｖｔｈ領域２９には、ボロンの他に例えばリンがＥ＋１７［／ｃｍ３］のレベルで含まれている。この低Ｖｔｈ領域２９と、高Ｖｔｈ領域２７とは隣接している。
【００３３】
また、図１に示すように、低Ｖｔｈ領域２９のチャネル方向に沿った長さをＬ３としたとき、Ｌ３は例えば０．１５［μｍ］である。また、高Ｖｔｈ領域２７のチャネル方向に沿った長さをＬ４としたとき、Ｌ４は例えば０．６５［μｍ］である。なお、図１では、低Ｖｔｈ領域２９を分かりやすく説明するため、高Ｖｔｈ領域２７に対して低Ｖｔｈ領域２９を大きく記載している。
【００３４】
図３は、所定のプロセスパラメータに基づいて、ＭＯＳトランジスタ１００の不純物濃度の分布をシミュレーションした結果であり、ゲート酸化膜１５とシリコン基板１との界面におけるシリコン内不純物濃度をソース２３からドレイン２５方向に沿ってプロットしたものである。このシミュレーションでは、プロセスパラメータを下記のように設定した。
ゲート長：１［μｍ］  
ゲート酸化膜：６５［Å］
ソース側からチャネル領域へのイオン注入条件：ボロン、５０［ｋｅｖ］、１Ｅ＋１３［／ｃｍ２］、注入角度（Ｔｉｌｔ）３０［°］
【００３５】
図３において、横軸はゲート電極１３の中心からソース２３、ドレイン２５方向への距離［μｍ］を示す。ソース２３方向が負であり、ドレイン２５方向が正である。また、縦軸は、シリコン内に含まれる導電型不純物の濃度［／ｃｍ３］の常用対数（ｌｏｇ１０）を示す。図３中のＡｓ、Ｐはそれぞれヒ素とリンの濃度である。このＡｓ、Ｐにより、ＬＤＤ構造のソース２３、ドレイン２５が構成されている。また、Ｂはボロンの濃度である。さらに、Ｎｅｔ（相殺濃度）は、Ｐ型不純物と、Ｎ型不純物との相殺濃度である。
【００３６】
この図３では、横軸の凡そ０．２５〜０．４０［μｍ］の範囲が低Ｖｔｈ領域２９である。図３から分かるように、この範囲では、ウェル拡散層５中のボロン（１Ｅ＋１７［／ｃｍ３］程度）と、後述する斜めイオン注入によってシリコン基板１に導入されたリン（２Ｅ＋１７〜１Ｅ＋１８［／ｃｍ３］程度）とが電気的に打ち消しあっている。そして、この打ち消し合い（相殺）により、結果的に１Ｅ＋１７〜１Ｅ＋１８［／ｃｍ３］程度のＮ−−／Ｐ−−層を形成している。ここで、Ｎ−−／Ｐ−−層とは、Ｎ型層とｐ型層との遷移領域を含んでいることを意味している。
【００３７】
このように、本発明の実施形態に係るＭＯＳトランジスタ１００によれば、チャネル領域のソース２３側におけるリン濃度よりも、チャネル領域のドレイン２５側におけるリン濃度の方が高くなっている。そして、特に、特に、チャネル領域のドレイン側２５で、リンとボロンとが電気的に打ち消しあい、１Ｅ＋１７〜１Ｅ＋１８［／ｃｍ３］程度のＮ−−／Ｐ−−層を形成している。
【００３８】
このような構成により、チャネル領域のドレイン２５側の閾値電圧（Ｖｔｈ）を、当該チャネル領域のソース２３側のＶｔｈよりも低くすることができる。従って、ＭＯＳトランジスタ１００にドレイン電圧を印加した際に、このチャネル領域のドレイン２５側、即ち、低Ｖｔｈ領域（Ｎ−−／Ｐ−−層）２９を殆ど空乏化することができ、ピンチオフ点をドレインから離すことができる。これにより、ドレイン電圧の変動に対するピンチオフ点の電位変動を抑制することができ、チャネル長変調効果を小さくすることができる。それゆえ、ドレイン出力アナログ信号のソースへのリークを小さくすることができ、ＭＯＳトランジスタ１００のゲインを高めることができる。
【００３９】
また、本発明の実施形態に係るＭＯＳトランジスタ１００によれば、図６に示したようなカスコード構造を採る必要がないので、ドレイン電圧の降下を抑制することができる。ＣＭＯＳアナログ回路等の微細化、高集積化にも貢献することができる。
さらに、本発明の実施形態に係るＭＯＳトランジスタ１００によれば、例えば、ドレイン２５を構成するＮ−層２３の下部と隣接するように、当該ドレイン直下のシリコン基板１からチャネル領域のドレイン側にかけてＮ−−／Ｐ−−層を設けている。これにより、ドレインの寄生容量の低減を実現している。
【００４０】
次に、上述したＭＯＳトランジスタ１００の製造方法について説明する。
図２（Ａ）〜（Ｃ）は、本発明の実施形態に係るＭＯＳトランジスタ１００の製造方法を示す工程図である。ここでは、最短ゲート長が０．３５［μｍ］のＣＭＯＳプロセスを用いて、ＮＭＯＳトランジスタ１００を製造する場合について説明する。
図２（Ａ）において、ゲート酸化膜１５を形成し、続いて、このゲート酸化膜１５上にゲート電極１３を形成し、その後、このゲート電極１３をマスクにシリコン基板１にリン等をイオン注入して、Ｎ−層２３ａ及び２５ａを形成する工程までは、通常のＣＭＯＳ形成プロセスと同じである。
【００４１】
Ｎ−層２３ａ及び２５ａを形成した後、図８に示すように、フォトリソグラフィ工程で、ＭＯＳトランジスタ１００のソース側をレジストパターン４１で覆う。そして、このレジストパターン４１下から露出したシリコン基板１に例えばリンをイオン注入して、低Ｖｔｈ領域（Ｎ−−／Ｐ−−層）２９を形成する。このイオン注入工程では、シリコン基板１のドレイン側上方から傾斜を付けてリンをイオン注入し、ゲート電極１３の端部ｅ点よりソース方向へ斜めに深い位置に低Ｖｔｈ領域２９を形成する。低Ｖｔｈ領域２９をゲート電極１３の端部ｅ点よりソース方向へ斜めに深い位置に形成することで、当該低Ｖｔｈ領域２９の「ドレイン出力アナログ信号のソースへのリークを抑制する働き」を強くすることができる。
【００４２】
イオン注入条件は、例えば、イオン種：リン（Ｐ）、ドーズ量：１Ｅ＋１３［／ｃｍ２］、注入エネルギ：１５０［ｋｅｖ］、注入角度（Ｔｉｌｔ）：３０°である。このようなイオン注入条件により、シリコン基板１表面のゲート電極１３端部ｅ点から深さ約３５０［ｎｍ］までの範囲（ｅ点からシリコン基板１表面に沿ってソース方向へ約１８０［ｎｍ］、シリコン基板１の深さ方向へ約３００［ｎｍ］の範囲）に低Ｖｔｈ領域２９を形成する。
【００４３】
ここで、ウェル拡散層５におけるボロンの濃度は、上述したように２Ｅ＋１７［／ｃｍ３］程度のため、低Ｖｔｈ領域２９におけるＮｅｔ（相殺濃度）は１Ｅ＋１７〜１Ｅ＋１８［／ｃｍ３］程度となる（図３参照）。また、この低Ｖｔｈ領域２９のシリコン基板１表面におけるチャネル方向に沿った長さは、０．１５［μｍ］程度となる。この低Ｖｔｈ領域２９における１Ｅ＋１７〜１Ｅ＋１８［／ｃｍ３］という低濃度と、０．１５［μｍ］というチャネル方向に沿った長さが、ＭＯＳトランジスタ１００の高性能化に重要である。即ち、低Ｖｔｈ領域２９が０．１５［μｍ］よりも小さいとドレイン電圧変動の吸収層としての効果が弱くなってしまう。また、逆に０．１５［μｍ］よりも大きいと、短チャネル効果が大きくなってしまうからである。
【００４４】
なお、この低Ｖｔｈ領域２９を形成するための斜めイオン注入によって、チャネル領域のソース側は高Ｖｔｈ領域２７となる。また、この斜めイオン注入で注入するイオン種は、リンに限定されるものではなく、Ｖｔｈを絶対値で低下させる不純物を選んで使用することが可能である。例えば、リン（Ｐ）の他にヒ素（Ａｓ）などの他のＮ型不純物を選択してイオン注入しても良い。
【００４５】
図２（Ｃ）に示すように、低Ｖｔｈ領域（Ｎ−−／Ｐ−−層）２９を形成した後は、通常のＣＭＯＳ形成プロセスと同じである。即ち、ゲート電極１３の側壁にサイドウォールスペーサ３３を形成する。次に、このサイドウォールスペーサ３３とゲート電極１３とをマスクにシリコン基板１にヒ素等のＮ型不純物をイオン注入して、Ｎ＋＋層２３ｂ及び２５ｂを形成する。その後、図示しない層間絶縁膜と、メタル配線とを形成して、図１に示したＭＯＳトランジスタ１００を完成させる。
【００４６】
このように、本発明の実施形態に係るＭＯＳトランジスタ１００の製造方法によれば、図７（Ｂ）に示した従来例のように、ＭＯＳトランジスタを形成する過程で、ソース上方からチャネル領域のソース側に向けてボロンを斜めにイオン注入する必要が無い。従って、ＭＯＳトランジスタのＶｔｈを決定付ける高Ｖｔｈ領域において、そのボロン濃度のばらつきを抑えることができる。
【００４７】
また、図３と図８とに示したそれぞれのシミュレーション結果を比較して分かるように、本発明の実施形態に係るＭＯＳトランジスタ１００では、平坦なボロン濃度とＮｅｔ（相殺濃度）とが得られるので、例えば、熱処理工程における熱処理温度の変動等に対してボロンの拡散変動を抑制することができる。それゆえ、ＭＯＳトランジスタのＶｔｈの安定化に貢献することができる。
【００４８】
さらに、本発明の実施形態に係るＭＯＳトランジスタ１００の製造方法によれば、低Ｖｔｈ領域２９を形成する際に、リン等のＮ型不純物の斜めイオン注入条件（例えば、注入エネルギや、注入角度等）を調節することで、低Ｖｔｈ領域２９のチャネル方向に沿った長さ（Ｌ３）を一定の範囲内で調整することができる。従って、ゲート長の異なる複数種類のＭＯＳトランジスタ１００間で、同一長さの低Ｖｔｈ領域２９を形成することができ、低Ｖｔｈ領域２９の「ドレイン電圧変動の吸収層」としての働きを均一化することができる。これにより、アナログ回路を設計する際に、ゲート長の異なる複数種類のＭＯＳトランジスタ１００を自由に選択することができ、回路設計の自由度の向上に貢献することができる。
【００４９】
この実施形態では、Ｎ型が本発明の一導電型に対応し、Ｐ型が本発明の反対導電型に対応している。また、シリコン基板１が本発明の半導体基板に対応し、ゲート酸化膜１５が本発明のゲート絶縁膜に対応している。さらに、低Ｖｔｈ領域（Ｎ−−／Ｐ−−層）２９が本発明の不純物相殺層に対応し、ＭＯＳトランジスタ１００が本発明のＭＩＳ構造のトランジスタに対応している。また、チャネル領域のドレイン側に多く含まれるリン（Ｐ）が本発明の一導電型の不純物に対応している。
【００５０】
なお、この実施形態では、最短ゲート長が０．３５［μｍ］のＣＭＯＳプロセスを用いてＭＯＳトランジスタ１００を形成する場合について説明した。しかしながら、本発明では、ＭＯＳトランジスタ１００のゲート長を１［μｍ］以上の大きさに形成することで、そのゲインを十分に高めることができる。この点については、下記の［検証］で説明する。
【００５１】
また、この実施形態では、ＭＯＳトランジスタ１００がＮＭＯＳの場合について説明した。しかしながら、本発明はＮＭＯＳに限られることはなく、例えばＰＭＯＳでも良い。ＰＭＯＳの場合には、ＮＭＯＳと同様の深さ及び位置（チャネル領域のドレイン側）に、ボロン、インジウム（Ｉｎ）などのＰ型不純物を斜めイオン注入して、低Ｖｔｈ領域２９を形成する。例えば、ＰＭＯＳの場合、低Ｖｔｈ領域２９を形成するためのイオン注入条件は、イオン種：ボロン、注入エネルギ：５０［ｋｅｖ］、ドーズ量：１Ｅ＋１３［／ｃｍ２］、注入角度（Ｔｉｌｔ角）：３０°が良い。さらに、本発明は最短ゲート長が０．３５［μｍ］以外のＣＭＯＳプロセスにも適用でき、０．３５［μｍ］のＣＭＯＳプロセスの場合と同様の効果を得ることができる。
【００５２】
［検証］
図４は、ＭＯＳトランジスタ１００のゲインのゲート長依存性を示す図である。図４の横軸はＭＯＳトランジスタのゲート長［μｍ］である。また、縦軸はゲイン［ｇｍ／ｇｄｓ］である。この検証におけるゲイン評価のバイアス条件は、Ｖｄｓ：２  ［Ｖ］、Ｖｇｓ：１．５［Ｖ］である。また、図４に示す４つのサンプルは、低Ｖｔｈ化層（又は、高Ｖｔｈ化層）の形成プロセスがそれぞれことなるだけであり、いずれも最短ゲート長が０．３５［μｍ］のＣＭＯＳプロセスを用いて作成したものである。各サンプルの詳細は以下のとおりである。
【００５３】
１）ＲｅｆＮＬ：  対称構造の低ＶｔｈＮＭＯＳ（Ｒｅｆｅｒｅｎｃｅ）。Ｐ−ｗｅｌｌの濃度は２Ｅ＋１７［／ｃｍ３］である。対称構造とは、ゲートの中心線に対し、左右のソース／ドレイン不純物濃度プロファイルがミラー対称になっている、ということである。
２）ＮｏＮＬ＋Ｓ／Ｂ：  ソース側のみ非対称ボロンイオン注入方式であり、ソース側からボロンをイオン注入した。Ｒｅｆｅｒｅｎｃｅと同じＶｔｈをゲート長０．４［μｍ］で得るためＰ−ｗｅｌｌの濃度を１Ｅ＋１６［／ｃｍ３］と低めに設定した。非対称Ｂｏｒｏｎイオン注入条件：ボロン、５０ｋｅｖ、１Ｅ＋１３［／ｃｍ２］、Ｔｉｌｔ３０°。非対称とは、ゲートの中心線に対し、左右のソース／ドレイン不純物濃度プロファイルがミラー対称になっていない、ということである。
【００５４】
３）ＮＬ＋Ｓ／Ｂ：  ソース側のみ非対称ボロンイオン注入方式。Ｒｅｆｅｒｅｎｃｅと同じＰ−ｗｅｌｌ濃度で、さらにソース側からボロンをイオン注入した。非対称Ｂｏｒｏｎイオン注入条件：ボロン、５０ｋｅｖ、１Ｅ＋１３［／ｃｍ２］、Ｔｉｌｔ３０°
４）ＮＬ＋Ｄ／Ｐ：本発明の実施形態と同一条件である。Ｒｅｆｅｒｅｎｃｅと同じＰ−ｗｅｌｌ濃度（２Ｅ＋１７［／ｃｍ３］）。ドレイン側からリンをイオン注入した。非対称リンイオン注入条件：リン、１５０ｋｅｖ、１Ｅ＋１３［／ｃｍ２］、Ｔｉｌｔ３０°
図４に示すように、本発明の実施形態に係る条件、かつゲート長が１［μｍ］以上の「ＮＬ＋Ｄ／Ｐ」は、同一ゲート長のＲｅｆｅｒｅｎｃｅに対し、約２倍のゲインを得ることができる、ということを実証した。
【図面の簡単な説明】
【００５５】
【図１】実施形態に係るＭＯＳトランジスタ１００の構成例を示す断面図。
【図２】ＭＯＳトランジスタ１００の製造方法を示す工程図。
【図３】ＭＯＳトランジスタ１００の不純物濃度の分布をシミュレーションした結果を示す図。
【図４】ＭＯＳトランジスタ１００のゲインのゲート長依存性を示す図（検証の結果を示す図）。
【図５】従来例に係るＭＯＳトランジスタの構成例（その１）と、そのＶｄ−Ｉｄ特性を示す図。
【図６】カスコード構造を示す図。
【図７】従来例に係るＭＯＳトランジスタの構成例（その２）と、その製造工程を示す図。
【図８】ＭＯＳトランジスタ２００の不純物濃度の分布をシミュレーションした結果を示す図。
【符号の説明】
【００５６】
１  シリコン基板
３  素子分離層
５  ウェル拡散層
１３  ゲート電極
１５  ゲート酸化膜
２３  ソース
２５  ドレイン
２３ａ、２５ａ  Ｎ−層
２３ｂ、２５ｂ  Ｎ＋＋層
２７  高Ｖｔｈ領域
２９  低Ｖｔｈ領域（Ｎ−−／Ｐ−−層）
３３  サイドウォールスペーサ
１００  ＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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