(57)【要約】【課題】  下層メタル層を他の導体との間で電気的に接続するためのビアのビア抵抗を低減する。【解決手段】  半導体基板（不図示）上に、第一のバリアメタル膜１０２、配線金属膜１０４、および第二のバリアメタル膜１０６により構成された下層配線１０１を形成し、その上に層間絶縁膜１０８を形成する。次いで、第一のビア用開口部１１１および第一のビア用開口部１１１よりも底面積の広い第二のビア用開口部１１２が形成されたフォトレジスト１１０を用いたエッチングにより、層間絶縁膜１０８に、第一のビアホール１１３と、第二のビアホール１１４を形成する。ここで、第二のビアホール１１４の方がビアホール径が大きいので、第二のビアホール１１４は第一のビアホール１１３よりも速く削られる。第二のビアホール１１４底部において、第一のビアホール１１３よりも先に下層配線１０１が露出する。【選択図】      図１
2005340398.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成されたメタル層と、
前記メタル層上に形成された絶縁膜と、
前記絶縁膜中において、前記メタル層と接続して設けられ、前記メタル層を他の導体と電気的に接続する第一のビアと、
前記絶縁膜中において、前記メタル層と接続して設けられ、前記第一のビアよりもビア径が広く形成された第二のビアと、
を含むことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第二のビアは、前記他の導体と電気的に接続されていないダミービアであることを特徴とする半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記メタル層は、配線金属膜と、当該配線金属膜上に形成されたバリアメタル膜を含み、
前記第一のビアおよび前記第二のビアは前記バリアメタル膜上に形成されたことを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記配線金属膜は、アルミニウム、銅、銀、またはこれらを含む合金により構成されたことを特徴とする半導体装置。
【請求項５】
請求項３または４に記載の半導体装置において、
前記バリアメタル膜は、窒化チタン膜を含むことを特徴とする半導体装置。
【請求項６】
請求項１または２に記載の半導体装置において、
前記メタル層は、アルミニウム、銅、銀、またはポリシリコンを含むことを特徴とする半導体装置。
【請求項７】
請求項１乃至６いずれかに記載の半導体装置において、
前記第一のビアおよび前記第二のビアは、タングステンを含むことを特徴とする半導体装置。
【請求項８】
半導体基板上に、メタル層を形成する工程と、
前記メタル層上に絶縁膜を形成する工程と、
所定パターンが形成されたマスクを用いたエッチングにより、前記絶縁膜に、第一のビアホールと、前記第一のビアホールよりもビアホール径が広い第二のビアホールを形成し、前記メタル層の上部を露出させる工程と、
を含み、
前記メタル層の上部を露出させる工程において、第二のビアホール底部において、前記第一のビアホールよりも前記メタル層が先に露出する条件でエッチングを行うことを特徴とする半導体装置の製造方法。
【請求項９】
請求項８に記載の半導体装置の製造方法において、
前記メタル層の上部を露出させる工程で、ハロゲンを含むエッチングガスを用いてエッチングを行うことを特徴とする半導体装置の製造方法。
【請求項１０】
半導体基板上に、メタル層を形成する工程と、
前記メタル層上に絶縁膜を形成する工程と、
所定パターンが形成されたマスクを用いたエッチングにより、前記絶縁膜に、第一のビアホールと、第二のビアホールを形成し、前記メタル層の上部を露出させる工程と、
前記第一のビアホールおよび前記第二のビアホール内にそれぞれ導電性材料を埋め込み、第一のビアおよび第二のビアを形成する工程と、
前記第一のビア上に、当該第一のビアと接続するとともに、前記第二のビアとは接続しない導体を形成する工程と、
を含み、
前記メタル層の上部を露出させる工程において、第二のビアホール底部において、前記第一のビアホールよりも前記メタル層が先に露出する条件でエッチングを行うことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、下層メタル層を他の導体との間で電気的に接続するためのビアを有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体装置において、アルミニウム等の配線を、他の層に設けられた素子の電極等と接続するためにビアが用いられる。このようなビアは、ビアホールに導電性材料を埋め込むことにより形成される。
【０００３】
しかし、従来、このようなビア形成時に、配線とビアとのコンタクト抵抗が上昇するという問題があった。特許文献１には、このような問題を解決するために、ビアホール内にＷ等の金属を埋め込む前に、還元作用のあるフッ化ガスを流して高抵抗の原因となる物質を除去し、その後に金属材料を埋め込む処理を行う技術が開示されている。
【特許文献１】特開２００４−１３４６１０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、下層メタル層を他の導体との間で電気的に接続するためのビアのビア抵抗を低減した半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００５】
本発明によれば、基板と、基板上に形成されたメタル層と、メタル層上に形成された絶縁膜と、絶縁膜中において、メタル層と接続して設けられ、メタル層を他の導体と電気的に接続する第一のビアと、絶縁膜中において、メタル層と接続して設けられ、第一のビアよりもビア径が広く形成された第二のビアと、を含むことを特徴とする半導体装置が提供される。
【０００６】
上述したような下層配線とビアとのコンタクト抵抗が大きくなる原因は、下層配線が大きな容量に接続されている場合や、たとえば１００μｍ２以上のフローティングである場合に配線が帯電してしまい、下層配線に達するビアホールを形成する際に、配線に蓄積したチャージがエッチングガスやバリアメタル材料と反応して変質が生じることにより起こると考えられる。本発明によれば、このような配線等のメタル層の帯電を除去した後に、メタル層と他の導体とを接続するビアのビアホールを形成することにより、下層のメタル層とビアとのコンタクト抵抗の上昇を防ぐことができる。
【０００７】
本発明において、メタル層は、配線や電極とすることができる。ここで、第一のビアは、下層のメタル層を他の導体と電気的に接続するために用いる。第二のビアは、絶縁膜に第一のビア用のビアホールを形成する際に、当該ビアホールに並行して形成されるとともに、当該ビアホールよりも速く下層のメタル層を露出させてメタル層の帯電を除去する目的で形成される開口部を導電性材料で埋め込んだものである。第二のビアは、第一のビアと並置して設けられる。
【０００８】
なお、半導体装置は、複数の第一のビアを含むこともでき、この場合、複数の第一のビアは略等しいビア径を有する。また、半導体装置は、複数の第二のビアを含むこともできる。
【０００９】
絶縁膜は、一般的な層間絶縁膜として用いられている酸化膜、窒化膜、有機材料膜等により構成することができる。
【００１０】
図６は、ビアホールの大きさとビアホール形成時の絶縁膜のエッチングレートとの関係を示す図である。図６（ａ）は、ビアの面積とエッチングレートとの関係、図６（ｂ）は、ビア直径とエッチングレートとの関係をそれぞれ示す。ここで、絶縁膜としては、シリコン酸化膜を用い、エッチングガスとしては、Ｃ４Ｆ８を用いている。
【００１１】
図６に示すように、ビア面積またはビア直径が大きくなるに従い、エッチングレートが大きくなる。つまり、ビア面積またはビア直径が大きいほど、ビアホールが速く削れることが示された。本発明者らは、ビアホール形成時のこのような現象に着目し、本発明に想到した。
【００１２】
本発明によれば、メタル層上に第一のビアとともに、第一のビアよりもビア径、すなわち面積の広い第二のビアが形成されている。上述したように、ビアを埋め込むためのビアホールを形成する際、ビアホールの面積が広い方がビアホールが速く形成される。そのため、本発明の半導体装置のように、第一のビア用のビアホールと第二のビア用の第二のビアホールを形成する場合、第二のビアホールが速く削れるため、まず、第二のビアホール底部でメタル層が露出する。そのため、本発明において、メタル層が帯電している場合でも、第二のビアホールの底部でメタル層とエッチングガスとの反応が起こり、メタル層の帯電を除去することができる。その後、第一のビアホールの底部においてメタル層が露出する際には、メタル層は帯電していないので、第一のビアホール底部におけるメタル層の変質を防ぐことができる。これにより、第一のビアと下層のメタル層とのコンタクト抵抗の上昇を抑えることができる。
【００１３】
本発明の半導体装置において、第二のビアは、他の導体と電気的に接続されていないダミービアとすることができる。
【００１４】
上述したように、本発明において、第二のビアは、下層のメタル層の帯電が除去された状態で第一のビアホールを形成する目的で形成された開口部（第二のビアホール）に導電性材料を埋め込んだものである。つまり、第二のビアは下層のメタル層と他の導体とを接続する目的で設けられるものではないため、他の導体と電気的に接続されている必要はない。ただし、これは、第二のビアの配置位置を制限するものではなく、第二のビアは、他の導体と電気的に接続されていてもよい。ここで、他の導体とは、たとえば上層のメタル層である。この場合、下層のメタル層と他の導体との電気的接続は第一のビアを介して行われるため、第二のビアと下層のメタル層とのコンタクト抵抗が高い場合でも、メタル層と他の導体とを良好に電気的に接続することができる。
【００１５】
本発明の半導体装置において、メタル層は、配線金属膜と、当該配線金属膜上に形成されたバリアメタル膜を含むことができ、第一のビアおよび第二のビアはバリアメタル膜上に形成することができる。
【００１６】
ここで、配線金属膜は、アルミニウム、銅、銀、またはこれらを含む合金により構成することができる。また、バリアメタル膜は、窒化チタン膜を含むことができる。たとえば、メタル層は、アルミニウム配線上にバリアメタル膜として窒化チタン膜が形成された構成とすることができる。このような場合に、ビアホール形成時に上述したようなメタル層（窒化チタン膜）の変質等が起こりやすい。しかし、本発明によれば、第一のビアホール形成時には、メタル層が帯電していないため、第一のビアホール底部のメタル層の変質を抑えることができる。これにより、メタル層と第一のビアとのコンタクト抵抗の上昇を防ぐことができる。
【００１７】
本発明の半導体装置において、メタル層は、アルミニウム、銅、銀、またはポリシリコンを含むことができる。メタル層は、アルミニウム、銅、銀、またはこれらを含む合金により構成された配線とすることもでき、ポリシリコンにより構成された電極とすることもできる。
【００１８】
本発明の半導体装置において、第一のビアおよび第二のビアは、タングステンを含むことができる。また、ビアは、メタル層を構成する材料と同様の材料により構成することもできる。
【００１９】
本発明によれば、半導体基板上に、メタル層を形成する工程と、メタル層上に絶縁膜を形成する工程と、所定パターンが形成されたマスクを用いたエッチングにより、絶縁膜に、第一のビアホールと、第一のビアホールよりもビアホール径が広い第二のビアホールを形成し、メタル層の上部を露出させる工程と、を含み、メタル層の上部を露出させる工程において、第二のビアホール底部において、第一のビアホールよりもメタル層が先に露出する条件でエッチングを行うことができる。
【００２０】
ここで、第一のビアホールは、下層のメタル層を他の導体と電気的に接続するために用いる第一のビア用に形成される。第一のビアホールを導電性材料で埋め込むことにより、第一のビアが形成される。また、第二のビアホールは、絶縁膜に第一のビア用の第一のビアホールを形成する際に、当該ビアホールに並行して形成されるとともに、当該ビアホールよりも速く下層のメタル層を露出させてメタル層の帯電を除去する目的で形成される。第二のビアホールを導電性材料で埋め込むことにより、第二のビアが形成される。
【００２１】
本発明の半導体装置の製造方法において、メタル層の上部を露出させる工程で、ハロゲンを含むエッチングガスを用いてエッチングを行うことができる。
【００２２】
エッチングガスとしてフッ素等のハロゲンを含むものを用いた場合に、ビアホール形成時に、上述したような変質が生じやすい。しかし、本発明によれば、第一のビア用の第一のビアホール形成時には、メタル層が帯電していないため、第一のビアホール底部のメタル層の変質を抑えることができる。これにより、メタル層と第一のビアとのコンタクト抵抗の上昇を防ぐことができる。
【００２３】
本発明によれば、半導体基板上に、メタル層を形成する工程と、メタル層上に絶縁膜を形成する工程と、所定パターンが形成されたマスクを用いたエッチングにより、絶縁膜に、第一のビアホールと、第二のビアホールを形成し、メタル層の上部を露出させる工程と、第一のビアホールおよび第二のビアホール内にそれぞれ導電性材料を埋め込み、第一のビアおよび第二のビアを形成する工程と、第一のビア上に、当該第一のビアと接続するとともに、第二のビアとは接続しない導体を形成する工程と、を含み、メタル層の上部を露出させる工程において、第二のビアホール底部において、第一のビアホールよりもメタル層が先に露出する条件でエッチングを行うことを特徴とする半導体装置の製造方法が提供される。
【００２４】
ここで、第一のビアホールは、下層のメタル層を導体と電気的に接続するために用いる第一のビア用に形成される。また、第二のビアホールは、絶縁膜に第一のビア用の第一のビアホールを形成する際に、当該ビアホールに並行して形成されるとともに、当該ビアホールよりも速く下層のメタル層を露出させてメタル層の帯電を除去する目的で形成される。そのため、絶縁膜、第一のビアホールおよび第二のビアホールの径、およびエッチング条件は、第二のビアホールが第一のビアホールよりも速く除去され、第二のビアホール底部において、第一のビアホールよりもメタル層が先に露出するような条件に適宜設定される。一例として、上述したように、第二のビアホールの径を第一のビアホールの径よりも大きくすることにより、第二のビアホールが第一のビアホールよりも速く除去されるようにすることができるが、本発明はこれに限定されず、他の条件を変更することにより、上記現象を実現するようにすることもできる。たとえば、第二のビアホールを用いるエッチングガスに対するエッチングレートが高い絶縁膜中に形成し、第一のビアホールを当該エッチングガスに対するエッチングレートが低い絶縁膜中に形成する等によっても、第二のビアホールが第一のビアホールよりも速く除去されるようにすることができる。
【発明の効果】
【００２５】
本発明によれば、下層メタル層を他の導体との間で電気的に接続するためのビアのビア抵抗を低減することができる。
【発明を実施するための最良の形態】
【００２６】
次に、本発明の実施の形態について図面を参照して詳細に説明する。
【００２７】
図１から図３は、本発明の実施の形態における半導体装置の製造工程を示す工程断面図である。
まず、半導体基板上に形成したＳｉＯｘ層（ともに不図示）の上に第一のバリアメタル膜１０２を成膜する。第一のバリアメタル膜１０２は、たとえば、Ｔｉ（チタン）膜およびＴｉＮ（窒化チタン）膜により構成することもでき、またＴｉＮ膜のみから構成することもできる。つづいて、第一のバリアメタル膜１０２上に配線金属膜１０４を形成する。配線金属膜１０４は、たとえばアルミニウム、銅、または銀およびこれらの合金等、低抵抗の金属により構成することができる。次いで、配線金属膜１０４上に第二のバリアメタル膜１０６を成膜する。第二のバリアメタル膜１０６は、第一のバリアメタル膜１０２と同様、たとえば、Ｔｉ膜およびＴｉＮ膜により構成することもでき、またＴｉＮ膜のみから構成することもできる。第一のバリアメタル膜１０２、配線金属膜１０４、および第二のバリアメタル膜１０６は、たとえばスパッタリング処理により形成することができる。この後、第一のバリアメタル膜１０２、配線金属膜１０４、および第二のバリアメタル膜１０６を所定形状にパターニングする。これにより、下層配線１０１が形成される。本実施の形態において、下層配線１０１は、たとえば１００μｍ２程度の面積を有する大容量の配線である。
【００２８】
その後、第二のバリアメタル膜１０６上に層間絶縁膜１０８を形成する。層間絶縁膜１０８は、たとえば、酸化膜、窒化膜、有機材料膜等の低誘電率膜により構成することができる。つづいて、層間絶縁膜１０８上に、第一のビア用開口部１１１および第二のビア用開口部１１２が設けられたフォトレジスト１１０を形成する。ここで、第二のビア用開口部１１２は、第一のビア用開口部１１１よりも底面積が広くなるように形成される。これにより、図１（ａ）に示した構成の半導体装置が得られる。本実施の形態において、第一のビアは、下層配線１０１を後述する上層配線と電気的に接続する目的で形成される。また、第二のビアは、下層配線１０１と上層配線の接続に寄与しないダミービアである。
【００２９】
つづいて、図１（ｂ）に示すように、フォトレジスト１１０をマスクとしてエッチングガスを用いたエッチング処理により、層間絶縁膜１０８に第一のビアホール１１３および第二のビアホール１１４を形成する。ここで、エッチングガスとしては、たとえばＣ４Ｆ８、Ｃ５Ｆ８、ＣＨ２Ｆ２、ＣＨＦ３、ＣＦ４、Ｃ２Ｆ６、Ｃ３Ｆ８等のＣＦ系、またはＳＦ６やＮＦ３等Ｆ系のものを用いることができる。これらの中でも、とくに、Ｃ４Ｆ８、Ｃ５Ｆ８、ＣＨ２Ｆ２、ＣＨＦ３が用いられる。
【００３０】
このとき、上述したように、第二のビア用開口部１１２は第一のビア用開口部１１１よりも底面積が広くなるように形成されているので、第一のビアホール１１３に比べて第二のビアホール１１４が速く削られる。その結果、図１（ｂ）に示すように、第一のビアホール１１３が第二のバリアメタル膜１０６に達する前に第二のビアホール１１４が第二のバリアメタル膜１０６に達する。ここで、第二のバリアメタル膜１０６が帯電していると、第二のバリアメタル膜１０６が露出する際に、第二のバリアメタル膜１０６は、エッチングガスと反応して変質が生じたりする。本実施の形態において、第一のビアホール１１３よりも第二のビアホール１１４において先に第二のバリアメタル膜１０６が露出するので、第二のバリアメタル膜１０６が帯電している場合、第二のビアホール１１４の底部において、第二のバリアメタル膜１０６の変質が生じる。
【００３１】
さらにエッチング処理を続け、第一のビアホール１１３の底部に第二のバリアメタル膜１０６を露出させる（図１（ｃ））。本実施の形態において、エッチング処理前に第二のバリアメタル膜１０６が帯電していた場合でも、第一のビアホール１１３の底部において第二のバリアメタル膜１０６が露出する前に、第二のビアホール１１４の底部において第二のバリアメタル膜１０６が露出し、エッチングガスと反応する。そのため、第一のビアホール１１３の底部に第二のバリアメタル膜１０６が露出する際には、第二のバリアメタル膜１０６は帯電していない。これにより、第一のビアホール１１３の底部において、第二のバリアメタル膜１０６の変質が生じるのを防ぐことができる。
【００３２】
つづいて、たとえばプラズマアッシング処理によりフォトレジスト１１０を除去する（図２（ｄ））。
【００３３】
その後、第一のビアホール１１３および第二のビアホール１１４底部に露出している第二のバリアメタル膜１０６の一部をたとえばＲＦ（高周波）スパッタエッチング処理により削り取る（図２（ｅ））。これにより、ＴｉＯｎ（酸化チタン）等の酸化物を除去することができる。
【００３４】
次いで、第一のビアホール１１３および第二のビアホール１１４内に導電性材料を埋め込み、第一のビア１１５および第二のビア１１６をそれぞれ形成する（図２（ｆ））。第一のビア１１５および第二のビア１１６は、たとえば以下のように形成することができる。まず、第一のビアホール１１３および第二のビアホール１１４内にスパッタリングによりバリアメタル（たとえばＴｉＮ膜）を形成し、その後にＣＶＤ法によりビア材料（たとえばＷ：タングステン）で第一のビアホール１１３および第二のビアホール１１４を埋め込む。その後、層間絶縁膜１０８が露出するまでＣＭＰ（Chemical mechanical polishing）を行い、第一のビアホール１１３および第二のビアホール１１４外部のバリアメタルやビア材料を除去する。これにより、第一のビア１１５および第二のビア１１６が形成される。
【００３５】
この後、たとえば図３に示すように、第一のビア１１５上に所定形状の第三のバリアメタル膜１１８、第二の配線金属膜１２０、および第四のバリアメタル膜１２２からなる上層配線１１７を形成する。これにより、下層配線１０１と上層配線１１７が第一のビア１１５を介して接続された構成を有する半導体装置１００が得られる。
【００３６】
本実施の形態において、第二のビア１１６は、下層配線１０１と上層配線１１７とを接続する目的で設けられるものではないため、上層配線１１７と電気的に接続されている必要はない。ただし、これは、第二のビア１１６の配置位置を制限するものではなく、第二のビア１１６は、下層配線１０１と電気的に接続されていれば、どのような位置に設けられていてもよい。たとえば、上層配線１１７は、第二のビア１１６上にも延在するように形成することもできる。
【００３７】
本実施の形態における半導体装置１００によれば、下層配線と上層配線を接続する目的で設けられる第一のビアを形成する際に、同時にダミーとなる第二のビアを形成することにより、第一のビアと下層配線とのコンタクト抵抗を抑えることができる。第二のビアの配置位置にはとくに制限がないため、簡易な方法で、処理工程を増やすことなく、半導体装置におけるビアと下層配線とのコンタクト抵抗の上昇を抑えることができる。
【実施例】
【００３８】
（例１）
図４は、本例における配線パターンを示す上面図である。図４（ａ）は、配線パターンの全体図、図４（ｂ）は、図４（ａ）の破線部１４０の拡大図である。
【００３９】
ここで、配線パターンは、シリコンウェハ上に形成された下層メタル１２４と、下層メタル１２４上部に形成された第一端子１２６、上層第二端子１２８、上層第三端子１３０、上層第四端子１３２、上層第一端子１２６および上層第三端子１３０を接続する上層第一配線１３４、および上層第二端子１２８および上層第四端子１３２を接続する上層第二配線１３６を有する。下層メタル１２４は、アルミニウムおよびバリアメタル膜（Ｔｉ膜およびＴｉＮ膜）により構成した。図４（ｂ）に示すように、上層第二配線１３６は、第一のビア１１５を介して下層メタル１２４に接続されている。ここで、図示していないが、上層第一端子１２６も第一のビア１１５と同サイズのビアを介して下層メタル１２４に接続されている。また、下層メタル１２４は、第一のビア１１５よりも断面積が広い第二のビア１１６とも接続されている。ここで、第二のビア１１６は、上層第二配線１３６とは接続されていない。
【００４０】
以上のように構成された配線パターンにおいて、下層メタル１２４の面積を異ならせた場合の上層第一端子１２６と上層第二端子１２８との間の抵抗を測定した結果を図５に示す。ここで、第一のビア１１５のビア直径を０．２８μｍとし、ダミービア１１６の面積は、０．２８×０．５６μｍ、０．２８×１．１２μｍ、０．２８×２．２４μｍ、０．２８×１０μｍとした。また、第二のビア１１６を設けずに上記と同様の配線パターンを形成した場合についても同様に上層第一端子１２６と上層第二端子１２８との間の抵抗を測定した。
【００４１】
図５に示すように、下層メタル１２４の面積が小さい場合（１５０００μｍ２以下）には、上層第一端子１２６−上層第二端子１２８間の抵抗値は、第二のビア１１６がある場合もない場合も差がなかった。一方、下層メタル１２４の面積が大きくなるに従い、第二のビア１１６がない場合は、上層第一端子１２６−上層第二端子１２８間の抵抗値が大きくなることが示された。また、第二のビア１１６が形成されている場合、下層メタル１２４の面積が大きくなっても、上層第一端子１２６−上層第二端子１２８間の抵抗値がほとんど上昇しないことが示された。
【００４２】
以上の結果から、下層メタル１２４の面積が大きくなると、下層メタル１２４が帯電しやすくなり、第二のビア１１６がない場合は、第一のビア１１５を形成するためのビアホールを形成して下層メタル１２４が露出する際に、ビアホール底部の下層メタル１２４に変質が生じていると考えられる。一方、第二のビア１１６が形成されている場合は、下層メタル１２４の面積が大きくなり、下層メタル１２４が帯電していても、第二のビア１１６用のビアホールにおいて下層メタル１２４が先に露出するため、その際に下層メタル１２４の帯電がなくなり、第一のビア１１５用のビアホールにおいて下層メタル１２４が露出する際には、下層メタル１２４の変質が生じないと考えられる。これにより、下層メタル１２４と第一のビア１１５とのコンタクト抵抗の増大を防ぐことができた。
【００４３】
（例２）
シリコンウェハ上にＭＯＳ（metal oxide semiconductor）を形成し、ＭＯＳ容量の面積またはゲート酸化膜厚を変化させ、容量値の異なるパターンについて、ＭＯＳ上部に形成された２つのメタル層と接続ビアを介して接続し、接続ビアよりもビア径の大きいダミービアがある場合とない場合それぞれの条件で、メタル層間の抵抗値を測定した。この結果、ダミービアを形成したパターンでは、同じ容量であっても、ダミービアがないパターンに比較して抵抗増大が生じないことが示された。
【００４４】
以上、図面を参照して本発明の実施の形態および実施例について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【００４５】
以上の実施の形態においては、下層配線上にビアを形成する形態を示したが、本発明は、電極上にビアを形成する場合に適用することもできる。たとえば、シリコン基板に形成されたウェルにより構成された第一の電極と、その上にシリコン酸化膜を介して形成されたポリシリコンにより構成された第二の電極と、を含むキャパシタ上に、タングステンにより構成された接続ビアを形成する場合に適用することもできる。この場合も、ポリシリコン上にビアホールを形成する場合、ポリシリコンが帯電していると、エッチングガスとポリシリコンとが反応して、第二の電極上に酸化膜が形成され、ビアとのコンタクト抵抗が上昇するおそれがある。しかし、本発明を適用することにより、ビアと第二の電極とのコンタクト抵抗の上昇を抑えることができる。
【図面の簡単な説明】
【００４６】
【図１】本発明の実施の形態における半導体装置の製造工程を示す工程断面図である。
【図２】本発明の実施の形態における半導体装置の製造工程を示す工程断面図である。
【図３】本発明の実施の形態における半導体装置の製造工程を示す工程断面図である。
【図４】実施例における配線パターンを示す上面図である。
【図５】実施例における下層メタルの面積を異ならせた場合の上層第一端子と上層第二端子との間の抵抗を測定した結果を示す図である。
【図６】ビアホールの大きさとビアホール形成時の絶縁膜のエッチングレートとの関係を示す図である。
【符号の説明】
【００４７】
１００  半導体装置
１０１  下層配線
１０２  第一のバリアメタル膜
１０４  配線金属膜
１０６  第二のバリアメタル膜
１０８  層間絶縁膜
１１０  フォトレジスト
１１１  第一のビア用開口部
１１２  第二のビア用開口部
１１３  第一のビアホール
１１４  第二のビアホール
１１５  第一のビア
１１６  第二のビア
１１７  上層配線
１１８  第三のバリアメタル膜
１２０  第二の配線金属膜
１２２  第四のバリアメタル膜
【図１】
2005340398.tif 000003
【図２】
2005340398.tif 000004
【図３】
2005340398.tif 000005
【図４】
2005340398.tif 000006
【図５】
2005340398.tif 000007
【図６】
2005340398.tif 000008