(57)【要約】【課題】  トランジスタサイズ最適化とコンパクション容易化により面積効率を改善する。【解決手段】  上層メタル電源スタンダードセルは、回路の上層に配置されて外部から電源電圧を供給する基幹電源メタル層と、前記基幹電源メタル層の下側で回路基板上に所定の配置で形成されたトランジスタ素子層と、上層に配置された前記基幹電源メタル層から下側に配置された前記トランジスタ素子層に電源電圧を供給する内部配線層と、を備えている。【選択図】  図１
2005236107.tif 000002
【特許請求の範囲】
【請求項１】
回路の上層に配置されて外部から電源電圧を供給する基幹電源メタル層と、
前記基幹電源メタル層の下側で回路基板上に所定の配置で形成されたトランジスタ素子層と、
上層に配置された前記基幹電源メタル層から下側に配置された前記トランジスタ素子層に電源電圧を供給する内部配線層と、
を備えることを特徴とする上層メタル電源スタンダードセル。
【請求項２】
前記回路基板上にコンパクションされた後の前記トランジスタ素子層および前記内部配線層が形成された下地層と、前記下地層の上層に配置されると共に前記内部配線層に接続された上層基幹電源メタル層と、を備え、
前記下地層としての第１層に形成される前記トランジスタ素子層および内部配線層が個別のスタンダードセルについて配置され、複数のスタンダードセル用に前記上層基幹電源メタル層としての第２層が配置されたことを特徴とする請求項１に記載の上層メタル電源スタンダードセル。
【請求項３】
前記回路基板上にリサイジングされた後の前記トランジスタ素子層および前記内部配線層が形成された下地層と、前記下地層の上層に配置されると共に前記内部配線層に接続された上層基幹電源メタル層と、を備え、
前記下地層としての第１層に形成される前記トランジスタ素子層および内部配線層が個別のスタンダードセルについて配置され、複数のスタンダードセル用に前記上層基幹電源メタル層としての第２層が配置されたことを特徴とする請求項１に記載の上層メタル電源スタンダードセル。
【請求項４】
スタンダードセルを用いて合成される回路に関する所定の配置情報に基づいて、前記スタンダードセルを配置する配置手段と、
前記配置手段から得られる前記スタンダードセルの前記配置情報に対して、配置された各スタンダードセルおよび近接するスタンダードセルの高さ情報と、配置された各スタンダードセルおよび近接するスタンダードセル内に記述されたトランジスタ長の情報とに基づいて、前記スタンダードセルの高さおよびトランジスタ長の変換可能な許容量を含む変換可能情報を作成する変換可能情報生成手段と、
前記変換可能情報に含まれる前記許容量の範囲内で、前記スタンダードセルの高さを変更して回路面積を圧縮する面積圧縮手段と、
を備えることを特徴とする面積圧縮装置。
【請求項５】
スタンダードセルを用いて合成される回路に関する所定の配置情報に基づいて、前記スタンダードセルを配置する配置手段と、
前記配置手段から得られる前記スタンダードセルの前記配置情報に対して、配置された各スタンダードセルおよび近接するスタンダードセルの高さ情報と、配置された各スタンダードセルおよび近接するスタンダードセル内に記述されたトランジスタ長の情報とに基づいて、前記スタンダードセルの高さおよびトランジスタ長の変換可能な許容量を含む変換可能情報を作成する変換可能情報生成手段と、
前記変換可能情報に含まれる前記許容量の範囲内で、前記トランジスタ長を変更して回路の動作速度、消費電力および面積のうちの少なくとも１つが最適となるトランジスタ長を計算して最適トランジスタ長情報を生成するトランジスタ長最適化手段と、
前記トランジスタ長最適化手段より出力される前記最適トランジスタ長情報にしたがって、前記配置手段により配置された前記スタンダードセル内部のトランジスタ長の回路情報を変更する回路情報変更手段と、
前記トランジスタ長最適化手段より出力される前記最適トランジスタ長情報にしたがって、前記配置手段により配置された前記スタンダードセル内部のトランジスタ長のレイアウトを変更するレイアウト変更手段と、
を備えることを特徴とする回路最適化装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、上層メタル電源スタンダードセル、面積圧縮装置および回路最適化装置に関し、特に、面積効率に優れた上層メタル電源スタンダードセル、面積圧縮装置および回路最適化装置に関する。
【背景技術】
【０００２】
一般に、スタンダードセル方式の半導体集積回路は、基本的な論理回路を複数のトランジスタや抵抗を用いて通常最少面積となるように構成したセルを最少単位として、これらのセルを組み合わせて、所望の論理機能が具備された半導体集積回路を実現している。
【０００３】
従来、このスタンダードセル方式の半導体集積回路（以下、スタンダードセルと引用する）１は、図１１（ａ）に示すように、同一層に配置された基幹電源ＶＤＤ（供給）メタル層２と基幹電源ＧＮＤ（接地）メタル層３との間の間隙に同一層メタルにより形成された内部配線層４と、多結晶シリコン層６とが設けられている。内部配線層４に形成された白抜きの小四角形は、トランジスタの電極用に用いられるコンタクト５である。スタンダードセル１の基幹電源メタル層２，３間の略々中央には入力（Ｉｎ）端子７と、出力（Ｏｕｔ）端子８とが設けられている。
【０００４】
上述した従来のスタンダードセル１では、通常は図１１（ｂ）に示すように、半導体基板９の表面の一部分に拡散層９ａ，９ｂを設け、内部配線層４からコンタクト５をそれぞれ介して各々の拡散層９ａ，９ｂに接続がなされ、基幹電源メタル層２，３は基板９から離間して設けられている。従来のスタンダードセル１はこのように構成されているため、スタンダードセル１により合成した回路に対してトランジスタサイズの最適化を行なおうとすると、基幹電源メタル層２，３の間隔によりセルのサイズが規制されてしまい、最適化の妨げとなってしまう。このために、サイズの最適化すなわちリサイジング（resizing―サイズ・大きさの再調整―）ができないという問題があった。
【０００５】
また、スタンダードセルで構成した回路をコンパクション（compaction―圧密化―）する場合でも、基幹電源メタル層２，３の間隔が固定されているために、十分な空間的な余裕がなく、さらに内部配線層４も基幹電源メタル層２，３間に配置されているために、コンパクションを十分に行なうことができないという問題があった。
【０００６】
なお、従来のスタンダードセルにおいても、トランジスタ素子層を基幹電源メタル層の下側に潜り込ませるようにして基板９上に形成すること自体は可能であるが、その場合、ドレイン側の基幹電源メタル層と内部配線層との間隔を確保する必要があるため、ドレイン側に本来打つことができるコンタクトを打つことができなくなってしまい、スタンダードセルの性能劣化を招かざるを得ないという問題があった。
【０００７】
特許文献１には「スタンダードセル用電源配線２ａを第２メタル層」とする技術が開示され、特許文献２には「上層メタル」という用語が記載されているが、何れも内部電源配線用の金属配線であり、何れの公知例もスタンダードセルに対して外部から電源電圧を供給する基幹電源メタル層としては最下層メタルしか備えていない。
【特許文献１】特開２００１−１８９４２７号公報
【特許文献２】特開２００２−２９９４５３号公報
【特許文献３】特開平５−８２６２４号公報
【特許文献４】ＵＳＰ６，４４８，６３１  Ｂ２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上述したように、従来のスタンダードセルは、基幹電源メタル層が最下層に形成されているために、スタンダードセルにより合成した回路に対してトランジスタサイズの最適化を行なおうとすると、基幹電源メタルの間隔で規制される内部電源配線が妨げとなってしまうために最適化すなわちリサイジングできないという問題があった。
【０００９】
また、スタンダードセルで構成した回路をコンパクションする場合に電源メタルの間に十分な空間的な余裕がなく、さらに内部電源配線が配置されているために、十分にコンパクションすることができないという問題があった。
【００１０】
本発明は上記課題に鑑みてなされたものであり、電源メタルを上層に配置することによりトランジスタサイズの最適化とコンパクションを容易にして面積効率の良いスタンダードセルを提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記課題を解決するため、本発明の第１の基本構成に係る上層メタル電源スタンダードセルは、回路の上層に配置されて外部から電源電圧を供給する基幹電源メタル層と、前記基幹電源メタル層の下側で回路基板上に所定の配置で形成されたトランジスタ素子層と、上層に配置された前記基幹電源メタル層から下側に配置された前記トランジスタ素子層に電源電圧を供給する内部配線層と、を備えることを特徴とする。
【００１２】
また、本発明の第２の基本構成に係る面積圧縮装置は、スタンダードセルを用いて合成される回路に関する所定の配置情報に基づいて、前記スタンダードセルを配置する配置手段と、前記配置手段から得られる前記スタンダードセルの前記配置情報に対して、配置された各スタンダードセルおよび近接するスタンダードセルの高さ情報と、配置された各スタンダードセルおよび近接するスタンダードセル内に記述されたトランジスタ長の情報とに基づいて、前記スタンダードセルの高さおよびトランジスタ長の変換可能な許容量を含む変換可能情報を作成する変換可能情報生成手段と、前記変換可能情報に含まれる前記許容量の範囲内で、前記スタンダードセルの高さを変更して回路面積を圧縮する面積圧縮手段と、を備えることを特徴とする。
【００１３】
さらに、本発明の第３の基本構成に係る回路最適化装置は、スタンダードセルを用いて合成される回路に関する所定の配置情報に基づいて、前記スタンダードセルを配置する配置手段と、前記配置手段から得られる前記スタンダードセルの前記配置情報に対して、配置された各スタンダードセルおよび近接するスタンダードセルの高さ情報と、配置された各スタンダードセルおよび近接するスタンダードセル内に記述されたトランジスタ長の情報とに基づいて、前記スタンダードセルの高さおよびトランジスタ長の変換可能な許容量を含む変換可能情報を作成する変換可能情報生成手段と、前記変換可能情報に含まれる前記許容量の範囲内で、前記トランジスタ長を変更して回路の動作速度、消費電力および面積のうちの少なくとも１つが最適となるトランジスタ長を計算して最適トランジスタ長情報を生成するトランジスタ長最適化手段と、前記トランジスタ長最適化手段より出力される前記最適トランジスタ長情報にしたがって、前記配置手段により配置された前記スタンダードセル内部のトランジスタ長の回路情報を変更する回路情報変更手段と、前記トランジスタ長最適化手段より出力される前記最適トランジスタ長情報にしたがって、前記配置手段により配置された前記スタンダードセル内部のトランジスタ長のレイアウトを変更するレイアウト変更手段と、を備えることを特徴とする。
【発明の効果】
【００１４】
本発明によれば、トランジスタ素子や内部配線を含む下地層の上に上層基幹電源メタル層を設けることにより、基幹電源メタル層の間のセルの長さ（高さ）を縮小することができる。また、複数のスタンダードセル間のサイズ境界の制約を緩めることができ、全体として面積効率の良好なスタンダードセルを提供することが可能となる。さらに、スタンダードセル内におけるトランジスタのサイズの再調整（リサイジング）や、コンパクション（配置の圧密化）を効率良く行なうこともできる。
【発明を実施するための最良の形態】
【００１５】
以下、添付図面を参照しながら本発明に係る上層メタル電源スタンダードセル、面積圧縮装置および回路最適化装置の実施形態について詳細に説明する。
【第１実施形態】
【００１６】
図１は、本発明の第１実施形態に係る上層メタル電源スタンダードセル１０を示している。図１１に示す従来例と異なり、真ん中に示された図１（ａ）では一方方向（図中では横方向）に配置される基幹電源メタル層１２，１３を、第２層以上の上層に限定して形成している。そのため、コンパクションを行なった左側に示す図１（ｂ）においては、トランジスタを基幹電源メタル層１２，１３の下側にもぐりこませることができ、そのため、セル面積を小さくすることができる。内部配線層１４は、基幹電源メタル層１２，１３の下側に形成され、多結晶シリコン層１６も基幹電源メタル層１２，１３よりも下層に形成されている。内部配線層１４にはコンタクトホール１５が形成され、入力端子１７および出力端子１８が形成されると共に、基幹電源メタル層１２，１３と内部配線層１４とを電気的に接続する接続用ビア（ＶＩＡ）１９が設けられている。
【００１７】
上述したように、図１１（ｂ）に示す従来例においても、基板９直上の第１層を基幹電源メタル層２，３とした場合に、トランジスタを基幹電源メタル層２，３の下に潜り込ませて形成することはできるが、その場合、ドレイン側の基幹電源メタル層３と内部配線層４との間隔を取る必要があるため、ドレイン側に本来打てる数だけのコンタクトを打つことができなくなり、スタンダードセルとしての性能劣化を起こすことになる。
【００１８】
また、右側に示す図１（ｃ）は、トランジスタのサイズを変更したリサイズの場合の例である。スタンダードセルを用いて回路を合成した後、スタンダードセルのサイズバリエーションでは補いきれないトランジスタのサイズ最適化を行なう際、基幹電源メタル層を第２層に形成した場合、基幹電源メタル層を第１層に形成した場合と比較して、基幹電源メタル層に対する制約が緩やかであるため、トランジスタのサイズをより大きくすることができる。
【００１９】
図２（ａ）（ｂ）（ｃ）は、図１（ａ）（ｂ）（ｃ）のそれぞれの切断箇所に対応する概略断面図である。図２（ａ）の切断箇所のみビア１９を含む内部配線層１４の部分で切断しているが、図２（ｂ）（ｃ）ではコンパクションおよびリサイジングの状況を分かり易くするために、スタンダードセルの一方方向（横方向）の略々中心部分で切断して中心の内部配線層１４の基幹電源メタル層１２，１３に対する位置関係を示している。何れの断面図においても、基幹電源メタル層１２，１３と、トランジスタ素子層（図示せず）および内部配線層１４を有すると共に回路合成に用いられるスタンダードセルが示されている。回路基板１１上にコンパクション（ｂ）およびリサイジング（ｃ）された後の前記トランジスタ素子層（図示せず）および内部配線層１４が形成された第１層（下地層）２１と、その上層に形成された基幹電源メタル層１２，１３を含む第２層（上層）２２とが設けられている。なお、本発明の実施形態においては、何れも下地層が第１層で上層が第２層の例が示されているが、本発明はこれに限定されず、下地層そのものの構造を例えば２〜５層の多層にして、最上層を基幹電源メタル層としても良い。
【００２０】
前記第１層２１の上層に配置された前記基幹電源メタル層１２，１３を含む第２層２２を備えることが本発明に係る全ての実施形態における特徴である。このような構成により上層である第２層２２の下側に内部配線層１４や多結晶シリコン層１６などを配置することができ、コンパクションやリサイジングを行なう際に特に優れた上層メタル電源スタンダードセルを提供することが可能となる。
【００２１】
なお、図２（ａ）ないし（ｃ）の断面構成は、図面上の煩雑さを避けるために、簡略化されており、回路構成の詳細や内部配線の電気的接続関係の詳細を示すものではない。あくまでも、半導体基板１１に対する第１層２１および第２層２２の積層の上下関係を示すのみである。第１層２１に形成されるトランジスタ素子層および内部配線層を複数のスタンダードセルについて配置するとともに、複数のスタンダードセル用に第２層２２に配置される基幹電源メタル層１２，１３を配置するようにしても良い。
【第２実施形態】
【００２２】
図３（ａ）（ｂ）は第２実施形態に係る上層メタル電源スタンダードセルの平面図を示しており、図において、スタンダードセルの各列（row）をフリップ（flip）して多段積み配置した場合のトランジスタのリサイズの例を示している。ここで、多段積みとは、基幹電源メタル層１２，１３の延長される一方方向（図中横方向）に対して直交する他方方向（図中縦方向）に連続してスタンダードセル１０を接続することをいう。図中用いた符号は、図１，図２の第１実施形態における構成要素と同一若しくは相当するものについては同一のものを用いている。図３（ａ）（ｂ）においては、基幹電源供給メタル層１２を図中上下に配置し、基幹電源接地メタル層１３を中央に１つ設けることにより、接地側の電源メタル層を１つ節約することができる。
【００２３】
図３（ａ）は図１（ａ）に相当する構成であり、多段積みした複数のスタンダードセル１０を他方方向に連続して設けたものである。図３（ａ）に示された縦積みの２つのスタンダードセル１０および１０は、基幹電源メタル層１２，１３を第２層に形成し、半導体基板と第２層との間に内部配線層１４や多結晶シリコン１６によるトランジスタ素子層が第１層として形成されている。
【００２４】
図３（ａ）において、セル上段は最適化によりサイズを大きくしたいセルであり、下側のセルはサイズが小さく、基幹電源メタル層に対して余裕がある場合の例である。この場合、図３（ｂ）に示すようにリサイジングすることにより、基幹電源メタル層１２，１３が上層に形成されているので、基幹電源メタル層１２，１３が第１層にある従来の場合よりも、トランジスタのサイズ調整幅が広がっているので、上側のセルのトランジスタは、基幹電源メタル層１２，１３が第１層に設けられているものよりも、より大きく下側に設けることができる。
【００２５】
上述した第１実施形態に係る上層メタル電源スタンダードセルにおいては、スタンダードセルを複数設ける実施形態の例について説明したが、この第２実施形態に係る上層メタル電源スタンダードセルによれば、基幹電源メタル層は、電源供給メタル層１２と、接地電源メタル層１３とを備え、複数のスタンダードセルは、一方方向（図中横方向）に連続するスタンダードセルにおけるそれぞれの電源供給メタル層１２と接地電源メタル層１３とがそれぞれ同一ライン上に配置されると共に、一方方向に直交する他方方向（図中縦方向）に隣接する２つのスタンダードセルは、電源供給メタル層１２および接地電源メタル層１３のうちの何れか一方の電源メタル層を共用するように配置されていても良い。図３（ａ）（ｂ）の構成では、接地電源メタル層１３が縦積みの隣接するスタンダードセル間で共用されている。この実際の構成は、図５（ａ）（ｂ）を用いて後述する。
【００２６】
以上のように、図３（ａ）（ｂ）に共通する第２実施形態の全体構成は、下地層としての第１層に形成される前記トランジスタ素子層および内部配線層を複数のスタンダードセルについて配置すると共に、複数のスタンダードセル用に前記上層基幹電源メタル層としての第２層を配置する上層メタル電源スタンダードセルにおいて、上層基幹電源メタル層は、電源供給メタル層と、接地電源メタル層とを備え、前記複数のスタンダードセルは、第２層の一方方向に連続するスタンダードセルにおけるそれぞれの前記電源供給メタル層と前記接地電源メタル層とが連続してそれぞれ同一ライン上に配置されると共に、一方方向に直交する他方方向に隣接する２つのスタンダードセルは、前記電源供給メタル層および前記接地電源メタル層のうちの何れか一方の電源メタル層を共用するように配置されるスタンダードセルである。
【００２７】
また、図３（ａ）に示される上層メタル電源スタンダードセルは、上記の全体構成において、一方方向に延設された前記上層基幹電源メタル層の一方としての前記接地電源メタル層を中心として該メタル層の下地層の前記他方方向に前記第１層が延設され、前記第１層の前記接地電源メタル層の下側に位置する端部のそれぞれ他端側の端部は前記第２層としての上層基幹電源メタル層のそれぞれ他方として並行する２つの前記電源供給メタル層の下地層に形成されているスタンダードセルである。
【００２８】
また、図３（ｂ）に示される上層メタル電源スタンダードセルは、上記構成において、他方方向の中心に延設された前記接地電源メタル層からそれぞれ外側に所定距離離間されてそれぞれ前記一方方向に延設された前記電源供給メタル層とで構成される２つのスタンダードセルにおける前記他方方向の略々中間には、前記内部配線に信号を供給する入力端子および前記内部配線から信号を出力させる出力端子がそれぞれ設けられ、前記一方方向に連続して設けられる２つのスタンダードセルにおける前記接地電源メタル層および前記電源供給メタル層の形成位置、並びに、前記２つのスタンダードセルにおける前記入力端子および出力端子の形成位置はそれぞれが１つの直線の上に揃えられて設けられているスタンダードセルである。
【第３実施形態】
【００２９】
第３実施形態に係る上層メタル電源スタンダードセルは、図４（ａ）（ｂ）に示すように、多段積みした場合の、コンパクションの例を示している。図４（ａ）（ｂ）では、図１（ａ）ないし図３（ｂ）で用いた符号と同一符号を付した構成要素は、第１および第２実施形態に係る上層メタル電源スタンダードセルと同一の構成要素を示すものとして重複説明を省略する。
【００３０】
図４（ａ）において、この構成自体、図１（ａ）および図２（ａ）に示した本発明に係る上層メタル電源スタンダードセルの構成を含んでいるが、上側のセルはこれ以上、他方方向（図中縦方向）に小さくすることはできないが、下側のセルを小さくすることができる場合である。この場合に、図４（ｂ）のように、中心に配置された接地電源用の基幹電源メタル層１３の下側のみをコンパクションすることにより、下側に位置する基幹電源メタル層１２の配置箇所を破線で示すように移動して下側の基幹電源メタル層１２と中心の基幹電源メタル層１３との間の内部配線層１４および多結晶シリコン層１６を圧縮するようにしても良い。
【００３１】
以上のように、図４（ａ）（ｂ）に共通する第３実施形態の全体構成は、下地層としての第１層に形成される前記トランジスタ素子層および内部配線層を複数のスタンダードセルについて配置すると共に、複数のスタンダードセル用に前記上層基幹電源メタル層としての第２層に配置する上層メタル電源スタンダードセルにおいて、前記他方方向に複数のスタンダードセルが配置され、隣接する２つのスタンダードセルにおける前記第２層のトランジスタ素子層および前記内部配線層のそれぞれの密度が異なっていても前記電源供給メタル層と前記接地メタル層の間隔を一定にして同一サイズの上層メタル電源スタンダードセルを複数設ける回路配置と、前記密度が異なっている場合にコンパクション可能な上層メタル電源スタンダードセルをコンパクションして前記他方方向に隣接する２つの上層メタル電源スタンダードセルのサイズを異ならせる回路配置と、を混在するスタンダードセルである。
【００３２】
また、図４（ａ）に示す上層メタル電源スタンダードセルは、上記構成において、他方方向に配置された前記第１層のトランジスタ素子および内部配線層の密度が異なった回路配置である場合に、最も密集した回路配置を基準にして、その密集された回路配置を前記第１層に配置して決定される前記第２層としての基幹電源メタル層の間隔を設定して前記第２層の電源メタル層を設定して形成されたスタンダードセルである。
【００３３】
さらに、図４（ｂ）に示す上層メタル電源スタンダードセルは、上記構成において、他方方向に配置された複数のセルの前記第１層が異なる密度でそれぞれ配置されたトランジスタ素子および内部配線を有する場合に、最も密集した回路配置を基準にしてその密集された回路配置を前記第１層に配置して決定される前記基幹電源メタル層の間隔を設定して前記第２層の電源メタル層を設定した第１のサイズと、前記第１層にコンパクション可能な密度の回路配置について所定量のコンパクションを行なった回路配置を前記第１層に配置して決定される前記基幹電源メタル層の間隔を設定して前記第２層の電源メタル層を設定した第２のサイズを混在して有する複数のスタンダードセルである。
【第４実施形態】
【００３４】
図５に示す第４実施形態に係る上層メタル電源スタンダードセルは、第３実施形態のように他方方向（図中縦方向）のみでなく、一方方向（図中横方向）にもセルが並んだ構成に関するものである。図５（ａ）（ｂ）では、一方方向と他方方向にそれぞれ２つずつのセルが縦横に４つ並べられた場合の例を示している。この場合、図５（ａ）に示すように３つのセル全体でも第１層に形成された内部配線層１４や多結晶シリコン層１６が、第２層に形成された基幹電源メタル層１２，１３の下側に配置されるようにして４つの回路全体でのリサイジングも可能である。
【００３５】
さらに、図５（ａ）における右下および左上が列（row）の高さをコンパクションすることにより律速する場合には、図５（ａ）に示すように、右上および左下に余裕があるので、全体として高さ方向を縮小して、図５（ｂ）に示すように上下に位置する電源供給用の基幹電源メタル層１２の位置をそれぞれ中央方向に短縮するように移動させることができる。従来のように、基幹電源メタル層が第１層に設けられた電源線の場合には、右下および左上のセルの高さの制約から、コンパクションで小さくできる率が低くなる。これに対して本発明の第４実施形態の場合には、コンパクションによって回路構成を小さくすることのできる率を高くすることができる。
【００３６】
この第４実施形態によるスタンダードセルの考え方を敷衍していけば、縦方向および横方向のそれぞれに相当数の複数個のスタンダードセルを配列すると共に、同じ手法により縦方向にコンパクションを行ないつつ、同様にリサイジングを行なって、基幹電源メタルが延長される一方方向に直交する他方方向（縦方向）の大きさを自由に設定することができる。
【００３７】
以上説明したように、図５（ａ）（ｂ）に示した第４実施形態に係る上層メタル電源スタンダードセルの全体構成は、本発明の基本構成において、一方方向および前記他方方向のそれぞれに複数のスタンダードセルを配置すると共に、前記一方方向および前記他方方向に配置されるスタンダードセルにおける前記第２層のトランジスタ素子層および前記内部配線層のそれぞれの前記他方方向での密度が異なっていても、前記一方方向および前記他方方向の前記電源供給メタル層と前記接地メタル層の間隔を一定にして複数のセルを全て同一サイズの上層メタル電源スタンダードセルより構成するスタンダードセルである。
【００３８】
また、図５（ａ）の上層メタル電源スタンダードセルは、上記構成において、他方方向の前記電源供給メタル層および前記電源接地メタル層の間隔を一定にして前記一方方向に設けられた第２層と、この第２層の下地層として前記電源供給および接地メタル層のそれぞれの下側から前記他方方向に設けられたトランジスタ素子層および内部配線層よりなる第１層とを備えるスタンダードセルである。
【００３９】
さらに、図５（ｂ）の上層メタル電源スタンダードセルは、上記構成において、他方方向および前記一方方向に前記第１層の回路配置の密度が異なる複数のスタンダードセルが配置されると共に、前記複数のセルのそれぞれの第１層に対してコンパクションおよびリサイジング可能な回路配置がある場合に、個々のセルについて最大限小さくできるサイズのうちの最大となる同一サイズで決定された複数のセルの前記第１層における回路配置と、これら第１層の回路配置に合わせた間隔で配置された第２層の基幹電源メタル層と、によりコンパクションおよびリサイジングされた同一サイズの複数の上層メタル電源スタンダードセルである。
【００４０】
以上説明した第１ないし第４実施形態は、上層メタル電源スタンダードセルに関する実施形態であるが、本発明は「装置」としてのスタンダードセルに限定されず、上記構成を有するスタンダードセルの製造方法によっても実現可能である。以下、第５ないし第７実施形態に係る上層メタル電源スタンダードセルの製造方法について説明する。
【第５実施形態】
【００４１】
図６は、この発明の第５実施形態に係る上層メタル電源スタンダードセルの製造方法の処理動作を示すフローチャートである。図６において、第１ステップＳＴ１でスタンダードセルとして設計すべき回路を合成し、第２ステップＳＴ２で合成された回路に基づいて回路を構成するトランジスタ素子および配線層を含む第１層を半導体基板上に配置し、第３ステップＳＴ３で前記第１層の配置情報に対して、スタンダードセルの高さ情報とトランジスタ長の情報に基づいて置き換え可能テーブルを作成する。次に、第４ステップＳＴ４で前記置き換え可能テーブルの許容範囲内で、前記第１層上に電源メタル層としての第２層を所定位置に配置して前記トランジスタ素子および信号配線層における動作速度情報とセル結合情報とをシミュレーションして、第５ステップＳＴ５でその設計情報で所望のスタンダードセルが実現できるか否かを判定し、実現できるまで第２ないし第４ステップＳＴ２〜ＳＴ４を繰り返し判定することにより、スタンダードセルを形成する。
【００４２】
上記ステップＳＴ１〜ＳＴ５を経て形成されたスタンダードセルは、一方方向（図５における横方向）に複数個並べて配列されると共に、一方方向に直交する他方方向（図５における縦方向）にも複数個並べて配列されており、一方方向および他方方向の直交する両方向にわたって第１層の配置を行なった後に、前記第２層の電源メタル層が配置されている。すなわち、第５実施形態に係るスタンダードセルの製造方法によれば、スタンダードセルとして用いられる時点では、基幹電源メタル層から供給される駆動電圧が重要であるが、設計の過程においては駆動対象としての回路を優先させて設計してから、合成された回路配置に合わせるように何度かシミュレーションして最適な間隔で基幹電源メタル層をそれぞれの位置に配置するようにしている。
【第６実施形態】
【００４３】
次に、図７に示すフローチャートを用いて、本発明の第６実施形態に係る上層メタル電源スタンダードセルの製造方法について説明する。第６実施形態は図６に示した第５実施形態をより詳細にしたものである。図７において、図６と同一符号を付したステップは、第５実施形態の処理動作と同一または相当するステップを示している。
【００４４】
図７に示すように、ステップＳＴ１において使用したい回路の機能を実現するために設計すべき回路を合成し、ステップＳＴ２で素子／配線層を含む第１層を半導体基板上に配置（PLACE）させる。次の５つのステップは、包括すると下地層（第１層）を配置するステップＳＴ１０に含まれるが、このステップＳＴ１０は、事前に素子の圧密化を行なうプリコンパクション（PRE-COMPACTION）ステップＳＴ１１と、素子配置の置き換えをチェックする置換チェック（REPLACE-CHECK）ステップＳＴ１２と、置換チェックの結果に問題がない場合に実際に置換え（REPLACE）を行なうステップＳＴ１３と、論理回路の一部分に変更が生じた場合にレイアウト部分に影響を与えることなく短時間で変更部分のみを回収するＥＣＯ(Engineering Change Order)ステップＳＴ１４と、トランジスタ素子の圧密化をチェック（COMPACTION-CHECK）するステップＳＴ１５とを備えている。ステップＳＴ１４は、ＬＳＩの性能改善のためにレイアウト設計が終了した時点で遅延を解析してバッファを挿入したり、ファンアウトを分割して遅延や面積を最適化したりすることを含んでいても良く、ステップＳＴ１３の処理動作に連続して同じステップで行なうようにしても良い。
【００４５】
ステップＳＴ１１ないしＳＴ１５の下地層の配置ステップＳＴ１０により、コンパクションを行なっても回路が問題なく動作することが確認されたときに、実際の下地の圧密化と配線とがステップＳＴ２０で行なわれる。ステップＳＴ２０は、実線により表示するように、ステップＳＴ２１においてまず配線を行なった後に、ステップＳＴ２２においてコンパクションを行なっても良いし、破線で示すように、ステップＳＴ２３でコンパクションを行なってから、ステップＳＴ２４で配線を施すようにしても良い。ここで、コンパクション（COMPACTION）とは、レイアウト設計において、チップやセルのサイズを縮小するために、所定のデザインルールを満たしながらレイアウトパターンの冗長部分を圧縮するツールまたは処理のことをいい、不充分な素子間隔や配線間隔をデザインルールに従って拡張する機能も含んでいる。ステップＳＴ２１（ＳＴ２４）の配線ステップにおいては、自動配置配線（Automatic Placement and Routing）アルゴリズムを用いても良い。
【００４６】
最後に、第５実施形態と同様に、設計された回路配置および配線によるセルの実現が可能であるか否かがステップＳＴ５で判断され、実現可能であるものと判断されると処理フローが終了し、実現可能でないものと判断された場合には、第１層を含む下地層の回路の配置を再度やり直して実現可能となるまで下地層の回路配置と配線とをシミュレーションする。最終的に最適な回路配置と配線が決定されてその上層に基幹電源メタル層も配置されてスタンダードセルが完成する。
【第７実施形態】
【００４７】
次に、図８に示すフローチャートを用いて、本発明の第７実施形態に係る上層メタル電源スタンダードセルの製造方法について説明する。第７実施形態も、第６実施形態と同様に、図６に示した第５実施形態をより詳細にしたものである。図８は、図６に示す第５実施形態による上層メタル電源スタンダードセルの製造方法における置き換えテーブルの作成ステップＳＴ３を少し詳細に構成すると共に、下地層の配置ステップＳＴ１０および圧密化・配線ステップＳＴ２０については、図７に示す第６実施形態の製造方法と略々同じ構成を有するものである。
【００４８】
図８においてステップＳＴ２で素子および配線の配置がなされた後に、ステップＳＴ６では回路サイズの最適化（SIZE OPTIMIZE）を行なっている。次に、ステップＳＴ７において、回路サイズ情報をも考慮しながら配置情報をテーブル化してサイズ・配置テーブルを生成する（SIZE, PLACE TABLE GEN.）。このステップＳＴ６およびＳＴ７が、置き換えテーブル作成ステップＳＴ３となっている。
【００４９】
下地層を配置するフローであるステップＳＴ１０は、図７の第６実施形態と同様に、プリコンパクションを行なうステップＳＴ１１と、置換られた配置をチェックするリプレース・チェック（REPLACE-CHECK）のステップＳＴ１２と、図７におけるＥＣＯステップＳＴ１４を含む下地層の配置の置換え（REPLACE）ステップＳＴ１３と、回路の圧縮状況をチェックするコンパクション・チェック（COMPACTION-CHECK）ステップＳＴ１５とを備えている。上述のように、ＥＣＯステップＳＴ１４は置換えステップＳＴ１３の中で同時に処理されているので、ステップ数は１つ少なくなっているが内容には変更はない。
【００５０】
ステップＳＴ２０における下地の圧密化および配線についてのフローは、図７と同様に配線（ROUTE）ステップＳＴ２１とコンパクション（COMPACTION）ステップＳＴ２２とを備えているが、ブロック内の左側に破線で示すようにコンパクション（COMPACTION）ステップＳＴ２３と配線（ROUTE）ステップＳＴ２４より構成されていても良い。その後に、第５および第６実施形態の製造方法と同様に、このコンパクションおよび配線によりセルを実現することが可能か否かを、ステップＳＴ５において判断して、セルを実現することが可能であるものと判断された場合には製造フローを終了し、ステップＳＴ５でセルの実現が不可能であるものと判断された場合には、ステップＳＴ２からのフローを繰り返して下地層にトランジスタ素子層と内部配線層が形成され上層に基幹電源メタル層が形成された最適なスタンダードセルがシミュレーションされる。
【００５１】
以上第５ないし第７実施形態に係る上層メタル電源スタンダードセルの製造方法によれば、何れの方法によっても下地層に素子層および配線層が形成され、第２層の上層に基幹電源メタル層が形成されたスタンダードセルを製造することができる。
【第８実施形態】
【００５２】
以上の第１ないし第４実施形態に係る上層メタル電源スタンダードセルの構成および第５ないし第７実施形態に係るその製造方法を総括すると、以下の製造工程を有する第８実施形態に係る上層メタル電源スタンダードセルの実現も可能である。第８実施形態に係る上層メタル電源スタンダードセルは、スタンダードセルとして設計すべき回路を合成し、合成された回路に基づいて回路を構成するトランジスタ素子および信号配線層を半導体基板上の下地層に配置し、前記下地層の配置情報に対して、スタンダードセルの高さ情報とトランジスタ長の情報に基づいて置き換え可能テーブルを作成し、前記置き換え可能テーブルの許容範囲内で、前記下地層の上に上層基幹電源メタル層を所定位置に配置して前記トランジスタ素子および信号配線層における動作速度情報とセル結合情報とをシミュレーションして製造されたものである。
【第９実施形態】
【００５３】
なお、本発明は上述した第１ないし第８実施形態に係る上層メタルスタンダードセルおよびその製造方法に限定されず、上記製造方法を用いた面積圧縮装置によっても実施可能である。図９に示すように、第９実施形態に係る面積圧縮装置３０は、スタンダードセルを用いて合成される回路に関する所定の配置情報に基づいて、前記スタンダードセルを配置する配置手段３１と、配置手段３１から得られる前記スタンダードセルの配置情報に対して配置された各スタンダードセルおよび近接するスタンダードセルの高さ情報と配置された各スタンダードセルおよび近接するスタンダードセル内に記述されたトランジスタ長情報とに基づいて前記スタンダードセルの高さおよびトランジスタ長の変換可能な許容量を含む変換可能情報を作成する変換可能情報生成手段３２と、前記変換可能情報に含まれる前記許容量の範囲内で、前記スタンダードセルの高さを変更して回路面積を圧縮する面積圧縮手段３３と、を備えている。
【第１０実施形態】
【００５４】
さらに、本発明は上述した第１ないし第９実施形態に限定されず、上記各実施形態の構成を含む回路最適化装置によっても実現可能である。図１０に示すように、第１０実施形態に係る回路最適化装置４０は、スタンダードセルを用いて合成される回路に関する所定の配置情報に基づいて、前記スタンダードセルを配置する配置手段４１と、この配置手段４１から得られる前記スタンダードセルの前記配置情報に対して、配置された各スタンダードセルおよび近接するスタンダードセルの高さ情報と、配置された各スタンダードセルおよび近接するスタンダードセル内に記述されたトランジスタ長情報に基づいて前記スタンダードセルの高さおよびトランジスタ長の変換可能な許容量を含む変換可能情報を作成する変換可能情報生成手段４２と、前記変換可能情報に含まれる前記許容量の範囲内で、前記トランジスタ長を変更して回路の動作速度、消費電力および面積のうちの少なくとも１つが最適となるトランジスタ長を計算して最適トランジスタ長情報を生成するトランジスタ長最適化手段４３と、このトランジスタ長最適化手段４３より出力される前記最適トランジスタ長情報にしたがって、配置手段４１により配置された前記スタンダードセル内部のトランジスタ長の回路情報を変更する回路情報変更手段４４と、トランジスタ長最適化手段４３より出力される前記最適トランジスタ長情報にしたがって、配置手段４１により配置された前記スタンダードセル内部のトランジスタ長のレイアウトを変更するレイアウト変更手段４５と、を備えている。
【図面の簡単な説明】
【００５５】
【図１】本発明の第１実施形態に係る（ａ）基本セル、（ｂ）コンパクション、（ｃ）リサイジングされた上層メタル電源スタンダードセルを示す平面図。
【図２】図１（ａ）（ｂ）（ｃ）に対応する断面をそれぞれ示す概略断面図。
【図３】本発明の第２実施形態に係る（ａ）基本セルと（ｂ）リサイジングされた縦積みの上層メタル電源スタンダードセルをそれぞれ示す平面図。
【図４】本発明の第３実施形態に係る（ａ）基本セルと（ｂ）コンパクションされた縦積みの上層メタル電源スタンダードセルを示す平面図。
【図５】本発明の第４実施形態に係る（ａ）基本セルと（ｂ）コンパクションされた縦横接続の上層メタル電源スタンダードセルを示す平面図。
【図６】本発明の第５実施形態に係る上層メタル電源スタンダードセルの製造方法の製造工程を示すフローチャートである。
【図７】本発明の第６実施形態に係る上層メタル電源スタンダードセルの製造方法の製造工程を示すフローチャートである。
【図８】本発明の第７実施形態に係る上層メタル電源スタンダードセルの製造方法の製造工程を示すフローチャートである。
【図９】本発明の第９実施形態に係る面積圧縮装置の構成を示す機能ブロック図である。
【図１０】本発明の第１０実施形態に係る回路最適化装置の構成を示す機能ブロック図である。
【図１１】従来のスタンダードセルを示す（ａ）平面図と（ｂ）概略断面図である。
【符号の説明】
【００５６】
１２  基幹電源（供給ＶＤＤ）メタル層（第２層）
１３  基幹電源（接地ＧＮＤ）メタル層（第２層）
１４  内部配線層（第１層）
１５  コンタクト
１６  多結晶層（トランジスタ素子形成用）
２１  第１層（下地層）
２２  第２層（上層）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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