(57)【要約】【課題】高電圧で動作をする半導体装置において、ノイズなどによるパンチスルーやラッチアップを起こし難くする。【解決手段】第１導電型の半導体基板１と、半導体基板１上に形成された第２導電型の半導体層２と、半導体層２の一部に形成された第１導電型のウェル３と、ウェル３内にノイズが流入する出力の第２導電型保護ダイオードと第２導電型チャネルのＭＯＳトランジスタを厚さ方向に第１導電型の分離領域が貫いて設けられ、前記ダイオードと前記ＭＯＳトランジスタのソースにそれぞれ保護抵抗を付加し、電源電圧に付加された保護抵抗の値は電源電圧の値に依存した抵抗値とし、前記出力の保護抵抗は第２導電型の拡散領域内に形成する。【選択図】図１
2005303182.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板の上に形成された第２導電型の半導体層と、
前記半導体層の一部に形成された第１導電型のウェルと、
前記ウェル内に形成された第２導電型チャネルのＭＯＳトランジスタと、
前記半導体層の前記ウェル外に形成された第１導電型チャネルのＭＯＳトランジスタと、前記半導体層の一部に形成された第１導電型のウェルと、
前記ウェル内に形成された第２導電型チャネルのダイオードと、
前記半導体層を厚さ方向に貫いて設けられ、２種類の前記ＭＯＳトランジスタとダイオードを分離する第１導電型の分離領域とを備えたことを特徴とする半導体装置。
【請求項２】
前記ダイオードは出力であり、ＭＯＳトランジスタのソースに電源電圧を印加し、前記出力と前記ＭＯＳトランジスタのソースにそれぞれ保護抵抗を付加し、電源電圧に付加された前記保護抵抗の値は電源電圧の値に依存した抵抗値とし、前記出力の保護抵抗は第２導電型の拡散領域内に形成されることを特徴とする、
請求項１に記載の半導体装置。
【請求項３】
前記ＭＯＳトランジスタの数には制限が無く、前記ＭＯＳトランジスタに印加する電圧値は前記ＭＯＳトランジスタ毎に異なった電圧値であることを特徴とする、
請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はパンチスルーやラッチアップの発生を抑止する半導体装置に係わり、特に高電位差を有する入力信号を印加する必要のある液晶表示装置などで用いられる半導体装置の構成に関する。
【背景技術】
【０００２】
従来、半導体装置のＣＭＯＳ構造として図２に示すような構成が知られている（例えば、特許文献１参照）。
【０００３】
以下に従来のＣＭＯＳ構造について説明する。図２は従来の半導体装置のＣＭＯＳ構造の断面構造であり、ｎ型半導体基板２９の一部領域に、ｐ型ウェル３０が形成される。このｐ型ウェル３０内には、ｎ型の拡散領域からなるソース３２、ｎ型の拡散領域からなるドレイン３１およびゲート電極３３からなるＮＭＯＳトランジスタ３９が形成される。また、ｐ型ウェル３０の一部には、ＮＭＯＳトランジスタ３９に基板電位を与えるためのｐ+領域３４が形成される。
【０００４】
一方、ｎ型半導体基板２９のｐ型ウェル３０外の領域には、ｐ型の拡散領域からなるソース３６、ｐ型の拡散領域からなるドレイン３５およびゲート電極３７からなるＰＭＯＳトランジスタ４０が形成される。また、ＰＭＯＳトランジスタ４０の近傍には、ＰＭＯＳトランジスタ４０に基板電位を与えるためのｎ+領域３８が形成される。
【特許文献１】特許第２６５０２７６号公報（第１２図）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来のＣＭＯＳ構造を用いた半導体回路装置では、回路の駆動電圧を大きくするに従って、パンチスルー現象が発生するという問題があった。
【０００６】
図２において、ｎ型半導体基板２９には、ｎ+領域３８を介して＋１５Ｖ程度の電圧が印加される。また、ｐ型ウェル３０には、ｐ+領域３４を介して−１５Ｖ程度の電圧が印加される。このような大きな駆動電圧により、ｎ型半導体基板２９とｐ型ウェル３０との境界面には、幅厚の空乏層が発生する。
【０００７】
この状態で、ｎ型の拡散領域からなるドレイン３１にノイズなどの高電圧が流入すると、ｎ型の拡散領域からなるドレイン３１直下の空乏層が成長し、空乏層に接する。このとき、空乏層の接合箇所を介して、パンチスルー電流が急激に流れる。
【０００８】
また、上述したパンチスルー現象のほかにも、従来のＣＭＯＳ構造では、寄生バイポーラがオンすることによって、素子を破壊するという問題もあった。
【０００９】
図３は、寄生バイポーラがオンする現象を説明する図である。図３において、寄生ＮＰＮトランジスタは、（ＮＭＯＳトランジスタ３９のｎ型の拡散領域からなるソース３２）→（ｐ型ウェル３０）→（ＮＭＯＳトランジスタ３９のｎ型の拡散領域からなるドレイン３１）という経路に沿って発生する。この寄生ＮＰＮバイポーラの等価回路は、図３中に示す寄生バイポーラの等価回路４３により表現される。
【００１０】
寄生バイポーラの等価回路４３が、出力端子よりｐ+領域からなる出力保護ダイオード４２を経由して流入したノイズ電流などによって一旦オン状態に入ると、ＮＭＯＳトランジスタ３９のｎ型の拡散領域からなるソース３２からＮＭＯＳトランジスタ３９のｎ型の拡散領域からなるドレイン３１にかけて過電流が流れ、素子破壊に至る。
【００１１】
本発明は上記従来の問題点を解決するもので、ＣＭＯＳ構造を有する半導体装置において、パンチスルーやラッチアップを起こし難くすることにより信頼性を高めた半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
この目的を達成するために、本発明の半導体装置は、第１導電型の半導体基板と、前記半導体基板の上に形成された第２導電型の半導体層と、前記半導体層の一部に形成された第１導電型のウェルと、前記ウェル内に形成された第２導電型チャネルのＭＯＳトランジスタと、前記半導体層の前記ウェル外に形成された第１導電型チャネルのＭＯＳトランジスタと、前記半導体層の一部に形成された第１導電型のウェルと、前記ウェル内に形成された第２導電型チャネルのダイオードと、前記半導体層を厚さ方向に貫いて設けられ、２種類の前記ＭＯＳトランジスタとダイオードを分離する第１導電型の分離領域とを備えたことを特徴とする。
【００１３】
また、前記ダイオードは出力であり、ＭＯＳトランジスタのソースに電源の電圧を印加し、前記出力の第２導電型の拡散領域内と前記ＭＯＳトランジスタのソースにそれぞれ保護抵抗を付加しても良い。
【００１４】
上記のような構成によって、寄生バイポーラトランジスタがオンする電流の流れるパスを無くし、過電流を緩和することができるため、パンチスルーやラッチアップを起こし難くすることが可能となる。
【発明の効果】
【００１５】
以上のように、本発明は、出力保護ダイオードとＭＯＳトランジスタを半導体層により分離し、出力部と基板電位の電位と異なる電位を与える電源に保護抵抗を設けることにより、寄生バイポーラトランジスタがオンする電流の流れるパスを無くし、また過電流を緩和することができるため、パンチスルーやラッチアップを起こし難くすることが可能となる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の一実施形態について、図面を参照しながら説明する。
【００１７】
図１は本発明の一実施形態における半導体装置の断面図を示すものである。図１において、第１導電型の半導体基板１の上には、第２導電型の半導体層２が形成される。この半導体層２の一部領域には、第１導電型のウェル３と第２導電型の拡散領域１５が形成される。また、半導体層２は、第２導電型の拡散領域１５を通じて、第１の高電圧電源２５により供給される電位に固定される。
【００１８】
第１導電型のウェル３内には、第２導電型の拡散領域からなるドレイン５と第２導電型の拡散領域からなるソース６とが形成される。これら第２導電型の拡散領域からなるドレイン５と第２導電型の拡散領域からなるソース６との中間には、ゲート電極７が形成される。これらの第２導電型の拡散領域からなるドレイン５、第２導電型の拡散領域からなるソース６およびゲート電極７により、第２導電型チャネルのＭＯＳトランジスタ１３が構成される。また、第１導電型のウェル３内には、ＭＯＳトランジスタ１３に基板電位を与えるための拡散領域８も併せて形成される。
【００１９】
また、第１導電型の半導体基板１の上には、第２導電型の半導体層１６が形成される。この半導体層１６の一部領域には、第１導電型のウェル１７が形成される。ウェル１７内には、第２導電型の拡散領域からなる出力保護ダイオード１８が形成される。これにより、第２導電型チャネルの出力部が形成される。また、第１導電型のウェル１７内には、出力部２１に基板電位を与えるための拡散領域１９も併せて形成される。この拡散領域１９を通じて、第１導電型のウェル１７は、グランド２７の電位に固定される。
【００２０】
このような２種類の第１導電型のウェル３、１７を隔てるように、第１導電型の分離領域５０が形成される。この分離領域５０は、半導体層２を厚さ方向に貫いて形成される。
【００２１】
一方、第１導電型のウェル３以外の半導体層２には、半導体層２とイオン濃度の違う第２導電型のウェル４が形成される。第２導電型のウェル４内には、第１導電型の拡散領域からなるドレイン９と第１導電型の拡散領域からなるソース１０とが形成される。これら第１導電型の拡散領域からなるドレイン９と第１導電型の拡散領域からなるソース１０との中間にゲート電極１１が形成される。これらの第１導電型の拡散領域からなるドレイン９、第１導電型の拡散領域からなるソース１０およびゲート電極１１により、第１導電型チャネルのＭＯＳトランジスタ１４が構成される。また、ＭＯＳトランジスタ１４の近傍には、ＭＯＳトランジスタ１４に基板電位を与えるための拡散領域１２も併せて形成される。
【００２２】
ＭＯＳトランジスタ１３の基板電位を与えるための拡散領域８の電位と第２導電型の拡散領域からなるソース６との電位が異なる時、前記第２導電型の拡散領域からなるソース６に電位を与える電源２６に保護抵抗２３を形成する。また、ＭＯＳトランジスタ１４についても同様に、ＭＯＳトランジスタ１４の基板電位を与えるための拡散領域１２の電位と第１導電型の拡散領域からなるソース１０との電位が異なる時、前記第１導電型の拡散領域からなるソース１０に電位を与える電源２６に保護抵抗２３を形成する。出力端子２８には第２導電型の拡散領域からなる出力保護ダイオード１８内に保護抵抗２４が形成されている。
【００２３】
次に、本実施形態におけるパンチスルーの防止効果について説明する。図１において、本実施形態では、電源２６に形成された保護抵抗２３が過電流の流れを抑制する。また、出力端子２８には保護抵抗２４が外来ノイズの流入を抑制することによって、パンチスルーを防止する効果がある。
【００２４】
次に、本実施形態における寄生バイポーラがオンする防止効果について説明する。なお、図２では、説明の都合上、第１導電型をｎ型とし、第２導電型をｐ型として、トランジスタの極性表示などを行っている。図３に示すように、寄生バイポーラは（ＮＭＯＳトランジスタ３９のｎ型の拡散領域からなるソース３２）→（ｐ型ウェル３０）→（ＮＭＯＳトランジスタ３９のｎ型の拡散領域からなるドレイン３１）の経路に沿って発生する。この寄生バイポーラの等価回路は、図３中に示す寄生バイポーラの等価回路４３により表現される。
【００２５】
本実施形態では図１に示すように、第２導電型チャネルのＭＯＳトランジスタ１３を形成している第１導電型のウェル３と電源部の第１導電型のウェル１７を隔てるように第１導電型の分離領域５０が形成される。この分離領域５０は、半導体層２を厚さ方向に貫いて形成される。そのため、出力端子からのノイズが第１導電型ウェル１７に流入することがない。また、出力端子２８の第２導電型の拡散領域からなる出力保護ダイオード１８内に形成された保護抵抗２４が過電流の流れを抑制することによって、寄生バイポーラがオンすることを防止する効果がある。
【産業上の利用可能性】
【００２６】
本発明は、出力保護ダイオードとＭＯＳトランジスタを半導体層により分離し、出力部と基板電位の電位と異なる電位を与える電源に保護抵抗を設けることにより、寄生バイポーラトランジスタがオンする電流の流れるパスを無くし、また過電流を緩和することができるため、パンチスルーやラッチアップを起こし難くすることが可能であり、高電位差を有する入力信号を印加する必要のある液晶表示装置などで用いられる半導体装置として有用である。
【図面の簡単な説明】
【００２７】
【図１】本発明の半導体装置におけるＣＭＯＳ構造を示す断面図
【図２】従来の半導体装置におけるＣＭＯＳ構造を示す断面図
【図３】従来の半導体装置におけるＣＭＯＳ構造の寄生バイポーラがオンする現象を説明する図
【符号の説明】
【００２８】
１  第１導電型の半導体基板
２  第２導電型の半導体層
３  第１導電型のウェル
４  第２導電型のウェル
５  第２導電型の拡散領域からなるドレイン
６  第２導電型の拡散領域からなるソース
７  ゲート電極
８  第１導電型の拡散領域
９  第１導電型の拡散領域からなるドレイン
１０  第１導電型の拡散領域からなるソース
１１  ゲート電極
１２  第２導電型の拡散領域
１３  第２導電型のＭＯＳトランジスタ
１４  第１導電型のＭＯＳトランジスタ
１５  第２導電型の拡散領域
１６  第２導電型の半導体層
１７  第１導電型のウェル
１８  第２導電型の拡散領域からなる出力保護ダイオード
１９  第１導電型の拡散領域
２０  第２導電型の拡散領域
２１  出力部
２３  電源の保護抵抗
２４  出力の保護抵抗
２５  第１の高電圧電源
２６  第２の電源
２７  グランド
２８  出力端子
２９  ｎ型半導体基板
３０  ｐ型ウェル
３１  ｎ型の拡散領域からなるドレイン
３２  ｎ型の拡散領域からなるソース
３３  ゲート電極
３４  ｐ+領域
３５  ｐ型の拡散領域からなるドレイン
３６  ｐ型の拡散領域からなるソース
３７  ゲート電極
３８  ｎ+領域
３９  ＮＭＯＳトランジスタ
４０  ＰＭＯＳトランジスタ
４２  ｐ+領域からなる出力保護ダイオード
４３  寄生バイポーラの等価回路
５０  第１導電型の分離領域
【図１】
2005303182.tif 000003
【図２】
2005303182.tif 000004
【図３】
2005303182.tif 000005