(57)【要約】【課題】  半導体装置の作製工程数を増加させることなく、交流の電圧を印加しても容量素子として機能させることができる、容量素子の提供を課題とする。【解決手段】  本発明は、ＭＯＳ容量素子として用いるトランジスタにおいて、チャネル形成領域を間に挟んで存在する２つの不純物領域に、互いに極性の異なる不純物を添加し、ソース領域またはドレイン領域として用いることを特徴とする。具体的には、ｎ型の不純物が添加された不純物領域をｎ型領域、ｐ型の不純物が添加された不純物領域をｐ型領域とすると、本発明ではチャネル形成領域がｎ型領域とｐ型領域の間に挟まれているトランジスタを、ＭＯＳ容量素子として用いる。【選択図】  図１
2005340791.tif 000002
【特許請求の範囲】
【請求項１】
第１の不純物領域と、第２の不純物領域と、前記第１の不純物領域と前記第２の不純物領域との間にチャネル形成領域とを有する半導体膜と、
絶縁膜と、
電極とを有し、
前記第１の不純物領域は、ｎ型の導電性を有し、
前記第２の不純物領域は、ｐ型の導電性を有し、
前記チャネル形成領域と前記電極は、絶縁膜を介して重なっていることを特徴とするＭＯＳ容量素子。
【請求項２】
請求項１において、前記チャネル形成領域上に前記絶縁膜を有し、前記絶縁膜上に電極を有することを特徴とするＭＯＳ容量素子。
【請求項３】
請求項１または請求項２において、
前記第１の不純物領域と前記チャネル形成領域の間に前記第１の不純物領域よりも低い不純物濃度の第３の不純物領域を有することを特徴とするＭＯＳ容量素子。
【請求項４】
第１の不純物領域と、第２の不純物領域と、前記第１の不純物領域と前記第２の不純物領域との間にチャネル形成領域とを有する半導体膜と、
絶縁膜と、
電極とを有し、
前記第１の不純物領域は、ｎ型の導電性を有し、
前記第２の不純物領域は、ｐ型の導電性を有し、
前記チャネル形成領域と前記電極は、絶縁膜を介して重なっており、
前記チャネル形成領域は誘起されていることを特徴とするＭＯＳ容量素子。
【請求項５】
請求項４において、前記チャネル形成領域上に前記絶縁膜を有し、前記絶縁膜上に電極を有することを特徴とするＭＯＳ容量素子。
【請求項６】
請求項４または請求項５において、前記第１の不純物領域と前記チャネル形成領域の間に前記第１の不純物領域よりも低い不純物濃度の第３の不純物領域を有することを特徴とするＭＯＳ容量素子。
【請求項７】
少なくとも２つ以上のチャネル形成領域と、３つ以上の不純物領域とを有する半導体と、
絶縁膜と、
少なくとも２つ以上の電極とを有し、
前記不純物領域は、少なくとも１つの第１の不純物領域と、少なくとも２つ以上の第２の不純物領域を有しており、
前記第１の不純物領域は、ｎ型の導電性を有し、
前記第２の不純物領域は、ｐ型の導電性を有し、
一つの第１の不純物領域と一つの第２の不純物領域の間に一つのチャネル形成領域を有し、
前記一つのチャネル形成領域は、絶縁膜を介して一つの電極と重なっており、
もう一つのチャネル形成領域は、前記一つの第１の不純物領域ともう一つの第２の不純物領域の間に設けられ、
前記もう一つのチャネル形成領域は、絶縁膜を介してもう一つの電極と重なっていることを特徴とするＭＯＳ容量素子。
【請求項８】
請求項７において、
前記一つのチャネル形成領域上に前記絶縁膜を有し、前記絶縁膜上に一つの電極を有することを特徴とするＭＯＳ容量素子。
【請求項９】
請求項７または請求項８において、
前記第１の不純物領域と前記チャネル形成領域の間に前記第１の不純物領域よりも低い不純物濃度の第３の不純物領域を有することを特徴とするＭＯＳ容量素子。
【請求項１０】
請求項７乃至請求項９のいずれか１項において、
前記チャネル形成領域は誘起されていることを特徴とするＭＯＳ容量素子。
【請求項１１】
少なくとも２つ以上のチャネル形成領域と、３つ以上の不純物領域とを有する半導体と、
絶縁膜と、
少なくとも２つ以上の電極とを有し、
前記不純物領域は、少なくとも２つ以上の第１の不純物領域と、少なくとも１つの第２の不純物領域を有しており、
前記第１の不純物領域は、ｎ型の導電性を有し、
前記第２の不純物領域は、ｐ型の導電性を有し、
一つの第１の不純物領域と一つの第２の不純物領域の間に一つのチャネル形成領域を有し、
前記一つのチャネル形成領域は、絶縁膜を介して一つの電極と重なっており、
もう一つのチャネル形成領域は、前記一つの第２の不純物領域ともう一つの第１の不純物領域の間に設けられ、
前記もう一つのチャネル形成領域は、絶縁膜を介してもう一つの電極と重なっていることを特徴とするＭＯＳ容量素子。
【請求項１２】
請求項１１において、
前記一つのチャネル形成領域上に前記絶縁膜を有し、前記絶縁膜上に一つの電極を有することを特徴とするＭＯＳ容量素子。
【請求項１３】
請求項１１または請求項１２において、前記第１の不純物領域と前記チャネル形成領域の間に前記第１の不純物領域よりも低い不純物濃度の第３の不純物領域を有することを特徴とするＭＯＳ容量素子。
【請求項１４】
請求項１１乃至請求項１３のいずれか１項において、
前記チャネル形成領域は誘起されていることを特徴とするＭＯＳ容量素子。
【請求項１５】
請求項１乃至請求項１４のいずれか１項に記載の前記ＭＯＳ容量素子を含むことを特徴とする半導体装置。
【請求項１６】
複数の画素を有し、
前記複数の各画素は、スイッチング素子と、液晶セルと、前記液晶セルの電圧を保持するための請求項１乃至請求項１１のいずれか１項に記載の前記ＭＯＳ容量素子と、を有していることを特徴とする半導体装置。
【請求項１７】
集積回路と、前記集積回路に接続されたアンテナと、前記アンテナの両端子間に接続された、請求項１乃至請求項１１のいずれか１項に記載の前記ＭＯＳ容量素子と、を有していることを特徴とする半導体装置。
【請求項１８】
集積回路と、前記集積回路に接続されたアンテナと、前記アンテナの両端子に接続されたＭＯＳ容量素子とを有し、
前記ＭＯＳ容量素子は、第１の不純物領域と、第２の不純物領域と、前記第１の不純物領域と前記第２の不純物領域の間にチャネル形成領域とを有する半導体膜と、
絶縁膜と、
電極とを有し、
前記第１の不純物領域は、ｎ型の導電性を有し、
前記第２の不純物領域は、ｐ型の導電性を有し、
前記電極と前記チャネル形成領域とは、前記絶縁膜を間に挟んで重なっていることを特徴とする半導体装置。
【請求項１９】
請求項１８において、
前記チャネル形成領域上に前記絶縁膜を有し、前記絶縁膜上に一つの電極を有することを特徴とするＭＯＳ容量素子。
【請求項２０】
請求項１８または請求項１９において、
前記集積回路は半導体装置を少なくとも一つ有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタを用いた容量素子に関し、さらに該容量素子を用いた半導体装置に関する。
【背景技術】
【０００２】
容量素子は、半導体集積回路（以下、単に集積回路）、特にアナログ回路の作製において不可欠な受動素子の一つであり、具体的には、電源回路、ＤＲＡＭなどのアナログ回路の他、液晶表示装置の画素の保持容量としても用いられている。容量素子は、その占有面積の増加が集積回路のコスト増に繋がるので、より小さい占有面積で大きな容量値を有することが望ましい。
【０００３】
ところでトランジスタのゲート絶縁膜は、集積回路に用いられている他の絶縁膜に比べ、薄く均一な膜厚を有し、膜中における欠陥や不純物が少なく、膜厚の割に絶縁破壊に対する耐圧が高いという優れた特質を有している。そのためゲート絶縁膜は容量素子の誘電体としても適しており、トランジスタと容量素子とを共に有する集積回路の場合、トランジスタの半導体層とゲート電極の間に形成されるＭＯＳ容量（ゲート容量）を、容量素子として用いることが多い。ＭＯＳ容量を用いた容量素子（以下、ＭＯＳ容量素子と呼ぶ）は、上述したような優れた特質を有するゲート絶縁膜を誘電体として用いることができ、なおかつ工程数を増やすことなくトランジスタと共に形成することができる。
【０００４】
下記特許文献１には、従来のＭＯＳ容量素子の構成について記載されている。
【特許文献１】特開平７−４５７８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところがＭＯＳ容量素子は、チャネルが半導体層に形成されることで、はじめて容量素子として機能する。そのため、トランジスタをＭＯＳ容量素子として用いるには、該トランジスタの極性に合わせてゲート電極とソース領域間の電圧（ゲート電圧）を制御する必要がある。具体的には、トランジスタがｎ型の場合、ゲート電圧を閾値電圧より大きくし、逆にトランジスタがｐ型の場合、ゲート電圧を閾値電圧より小さくする必要がある。
【０００６】
従って上記ＭＯＳ容量素子は極性を有しており、ソース領域またはドレイン領域の電位と、ゲート電極の電位との大小（正負）関係が逆転するような回路には、チャネルが形成されずに容量素子として機能しない場合が生じる。例えばＲＦ共振回路にＭＯＳ容量素子を用いようとすると、交流の電圧がゲート電極と、ソース領域またはドレイン領域との間に印加されることになる。よって、ゲート電極の電位と、ソース領域またはドレイン領域の電位の大小関係が所定の間隔をもって反転することになり、常に容量素子として機能させることが難しい。また液晶表示装置の画素に用いられる保持容量の場合も、駆動方法によっては交流の電圧が保持容量に印加されることになるので、ＭＯＳ容量素子を保持容量として用いることが難しい。
【０００７】
従って、交流の電圧が印加されるような容量素子には、２つの電極間における電位の大小（正負）関係に依存せずに、容量素子として機能することができるような、無極性の容量素子を用いる必要がある。以後、無極性の容量素子とは、２つの電極間における電位の大小（正負）関係に依存せずに機能することができる容量素子を指すものとする。しかし、集積回路に用いられているゲート絶縁膜以外の絶縁膜は、一般的にゲート絶縁膜に比べて膜厚が厚い。そのため、該絶縁膜を誘電体として用いて容量素子を形成すると、面積あたりの容量値が低くなってしまい、容量素子の集積回路における占有面積を抑え難くなる。また容量素子の面積あたりの容量値を高めるためだけに、膜厚がゲート絶縁膜並みに薄い絶縁膜を別途形成し、容量素子の誘電体として用いると、集積回路の作製工程の数が増加して好ましくない。
【０００８】
本発明は上記問題に鑑み、半導体装置の作製工程数を増加させることなく、交流の電圧を印加しても容量素子として機能させることができる、容量素子の提供を課題とする。
【課題を解決するための手段】
【０００９】
本発明は、ＭＯＳ容量素子として用いるトランジスタにおいて、チャネル形成領域を間に挟んで存在する一対の不純物領域に、互いに極性の異なる不純物を添加し、ソース領域またはドレイン領域として用いることを特徴とする。具体的には、ｎ型の不純物が添加された不純物領域（第１の不純物領域）をｎ型領域、ｐ型の不純物が添加された不純物領域（第２の不純物領域）をｐ型領域とすると、本発明ではチャネル形成領域がｎ型領域とｐ型領域の間に挟まれているトランジスタを、ＭＯＳ容量素子として用いる。
【００１０】
上記構成を有するＭＯＳ容量素子の場合、ゲート電圧が閾値電圧より大きくなると、ｎ型領域からの自由電子によりチャネル形成領域にｎチャネルが形成される。逆にゲート電圧が閾値電圧より小さくなると、ｐ型領域からの自由正孔によりチャネル形成領域にｐチャネルが形成される。よって、上記構成を有するＭＯＳ容量素子は、いずれの場合でもチャネルを形成することができるので、ソース領域またはドレイン領域の電位と、ゲート電極の電位との大小（正負）関係に依らず、無極性の容量素子として機能することができる。
【００１１】
なお上記ＭＯＳ容量として用いられるトランジスタは、半導体基板を用いて形成されたトランジスタであっても良いし、ＳＯＩ基板を用いて形成されたトランジスタであっても良い。或いは、ガラス基板、石英基板、プラスチック基板などの絶縁表面を有する基板上に形成された薄膜の半導体膜を用いて形成されたトランジスタであっても良い。
【００１２】
また本発明の半導体装置は、上記ＭＯＳ容量素子を用いた集積回路と、上記ＭＯＳ容量素子を用いた半導体表示装置とをその範疇に含む。集積回路には、マイクロプロセッサ、画像処理回路等、容量素子を用いることができる、ありとあらゆる集積回路が含まれる。また半導体表示装置には、液晶表示装置、有機発光素子（ＯＬＥＤ）に代表される発光素子を各画素に備えた発光装置、ＤＭＤ（Ｄｉｇｉｔａｌ  Ｍｉｃｒｏｍｉｒｒｏｒ  Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ  Ｄｉｓｐｌａｙ  Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ  Ｅｍｉｓｓｉｏｎ  Ｄｉｓｐｌａｙ）等や、半導体膜を用いた回路素子を駆動回路に有しているその他の表示装置がその範疇に含まれる。半導体表示装置の場合、画素にＭＯＳ容量素子が用いられていても良いし、駆動回路に用いられていても良い。
【発明の効果】
【００１３】
上記構成を有するＭＯＳ容量素子は、作製工程数を増加させることなく、ｎ型のトランジスタ、ｐ型のトランジスタと共に形成することができる。また無極性の容量素子として機能するので、交流の電圧を用いるようなアナログ回路や、半導体表示装置にも用いることができ、その用途範囲を広げることができる。
【００１４】
さらに上記構成を有するＭＯＳ容量素子は、ゲート絶縁膜を容量素子の誘電体として用いることができる。ゲート絶縁膜は、集積回路に用いられている他の絶縁膜に比べて薄く均一な膜厚を有するため、ゲート絶縁膜を誘電体として用いることで、容量素子の面積あたりの容量値を高め、容量素子の集積回路における占有面積を抑えることができる。
【００１５】
またゲート絶縁膜は、膜中における欠陥や不純物が少なく、膜厚が均一であるため、膜厚の割に絶縁破壊に対する耐圧が高いという優れた特質を有している。よって、耐圧性に優れたＭＯＳ容量素子を形成することができる。
【００１６】
また本発明の半導体装置は、作製工程数を抑えつつ、面積あたりの容量値が高いＭＯＳ容量素子を形成することができるので、コストを抑えることができる。さらにＭＯＳ容量素子は無極性であるので、半導体装置の設計上の制約を緩和することができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。
【００１８】
図１を用いて、本発明のＭＯＳ容量素子の構成について説明する。図１（Ａ）は、本発明のＭＯＳ容量素子の断面を模式的に表した図であり、１０１はチャネル形成領域、１０２はゲート絶縁膜、１０３は電極（ゲート電極）に相当する。チャネル形成領域１０１とゲート電極１０３は、絶縁膜（ゲート絶縁膜）１０２を間に挟んで重なり合っている。
【００１９】
また１０４はｎ型領域（第１の不純物領域）、１０５はｐ型領域（第２の不純物領域）に相当する。ｎ型領域１０４は、ｎ型の導電性を示すように半導体にｎ型の不純物が添加されている領域であり、ｐ型領域１０５は、ｐ型の導電性を示すように半導体にｐ型の不純物が添加されている領域である。チャネル形成領域１０１は、ｎ型領域１０４とｐ型領域１０５の間に挟まれており、ｎ型領域１０４とｐ型領域１０５はソース領域またはドレイン領域として機能する。
【００２０】
そして、ゲート電極１０３の電圧Ｖｇと、ｎ型領域１０４またはｐ型領域１０５の電圧Ｖｓとの差に相当するゲート電圧によって、ＭＯＳ容量素子に電荷を蓄積させることができる。
【００２１】
図１（Ｂ）に、ｎチャネルをチャネル形成領域１０１に形成することで、図１（Ａ）のＭＯＳ容量素子に電荷を蓄積させている状態を示す。ｎチャネルを形成するための閾値電圧をＶｔｈｎとすると、Ｖｇ−Ｖｓ＞Ｖｔｈｎとすることで、チャネル形成領域１０１のうち、ゲート絶縁膜１０２により近い領域にｎチャネル１０６を形成させることができる。ｎチャネル１０６には、チャネル形成領域１０１で発生した自由電子（−）と、ｎ型領域１０４からの自由電子（−）とが蓄積されているいため、ｎ型の導電性を有する。
【００２２】
よって、ゲート電極１０３と、ｎチャネル１０６或いはｎ型領域１０４との間に、電荷を蓄積することができる。
【００２３】
図１（Ｃ）に、ｐチャネルをチャネル形成領域１０１に形成することで、図１（Ａ）のＭＯＳ容量素子に電荷を蓄積させている状態を示す。ｐチャネルを形成するための閾値電圧をＶｔｈｐとすると、Ｖｇ−Ｖｓ＜Ｖｔｈｐとすることで、チャネル形成領域１０１のうち、ゲート絶縁膜１０２により近い領域にｐチャネル１０７を形成させることができる。ｐチャネル１０７には、チャネル形成領域１０１で発生した自由正孔（＋）と、ｐ型領域１０５からの自由正孔（＋）とが蓄積されているいため、ｐ型の導電性を有する。
【００２４】
よって、ゲート電極１０３と、ｐチャネル１０７或いはｐ型領域１０５との間に、電荷を蓄積することができる。
【００２５】
図１（Ｂ）、図１（Ｃ）に示したように、ゲート電極１０３の電圧Ｖｇと、ｎ型領域１０４またはｐ型領域１０５の電圧Ｖｓとが逆転しても、いずれの場合においてもＭＯＳ容量素子に電荷を蓄積することができる。
【００２６】
次に図２（Ａ）に、薄膜トランジスタ（ＴＦＴ）を用いた場合の、ＭＯＳ容量素子の上面図を示す。また図２（Ｂ）に、図２（Ａ）に示したＭＯＳ容量素子の、Ａ−Ａ’における断面図を示す。２０１は半導体膜で形成された半導体層であり、２０２はゲート電極である。半導体層２０１は、チャネル形成領域２０４と、ｎ型領域２０５と、ｐ型領域２０６とを有しており、チャネル形成領域２０４はｎ型領域２０５とｐ型領域２０６の間に挟まれている。またチャネル形成領域２０４は、ゲート絶縁膜２０３を間に挟んで、ゲート電極２０２と重なっている。
【００２７】
そして、ｎ型領域２０５とｐ型領域２０６は、配線２０７にコンタクトホール２０９において接続されている。なお図２では、ｎ型領域２０５とｐ型領域２０６とが配線２０７によって接続されているが、複数の配線によって接続されていても良い。
【００２８】
ＭＯＳ容量素子に蓄積することができる電荷量は、ゲート絶縁膜２０３の膜厚及び誘電率に依存するが、その他にチャネル形成領域２０４の面積にも依存する。そしてチャネル形成領域２０４の面積が同じである場合、チャネル長Ｌが短いほど、電荷を蓄積するのに費やされる時間を短縮化することができる。
【００２９】
なお図２では、半導体層にチャネル形成領域が１つだけ形成されているＭＯＳ容量素子の構成について示しているが、本発明はこの構成に限定されない。半導体層に複数のチャネル形成領域が形成されている、ＭＯＳ容量素子の構成について、図３を用いて説明する。
【００３０】
次に図３（Ａ）に、チャネル形成領域を３つ有するＴＦＴを用いた、ＭＯＳ容量素子の上面図を示す。また図３（Ｂ）に、図３（Ａ）に示したＭＯＳ容量素子の、Ａ−Ａ’における断面図を示す。３０１は半導体層であり、３０２〜３０４はゲート電極である。
【００３１】
半導体層３０１は、チャネル形成領域３０６〜３０８と、ｎ型領域３０９、３１０と、ｐ型領域３１１、３１２とを有している。
そして各チャネル形成領域３０６〜３０８は、ｎ型領域３０９、３１０とｐ型領域３１１、３１２とに挟まれている。具体的に、チャネル形成領域３０６はｎ型領域３０９とｐ型領域３１１の間に挟まれている。チャネル形成領域３０７はｐ型領域３１１とｎ型領域３１０の間に挟まれている。チャネル形成領域３０８はｎ型領域３１０とｐ型領域３１２の間に挟まれている。
【００３２】
またチャネル形成領域３０６は、ゲート絶縁膜３０５を間に挟んでゲート電極３０２と重なっている。チャネル形成領域３０７は、ゲート絶縁膜３０５を間に挟んでゲート電極３０３と重なっている。チャネル形成領域３０８は、ゲート絶縁膜３０５を間に挟んでゲート電極３０４と重なっている。
【００３３】
そして、ｎ型領域３０９、３１０、ｐ型領域３１１、３１２は、配線３１３にコンタクトホール３１４において接続されている。なお図３では、ｎ型領域３０９、３１０、ｐ型領域３１１、３１２が、配線３１３によって互いに接続されているが、複数の配線によって接続されていても良い。
【００３４】
またゲート電極３０２〜３０４は、一続きの導電膜で形成されている。図３では、ゲート電極３０２〜３０４を、一続きの導電膜で形成することで電気的に接続しているが、本発明はこの構成に限定されない。互いに独立したゲート電極３０２〜３０４を、配線で電気的に接続するようにしても良い。
【００３５】
図３の場合、並列に接続された複数のＭＯＳ容量素子が、１つのＭＯＳ容量素子として機能する。そして図３では、図２の場合とチャネル幅Ｗが同じであったとしても、チャネル形成領域３０６〜３０８の各チャネル長Ｌ１〜Ｌ３の長さを抑えることができるので、等量の電荷を蓄積するのに費やされる時間を図２の場合よりも短縮化することができる。
【００３６】
図３では、チャネル形成領域を３つ有するＭＯＳ容量素子の構成について示しているが、本発明はこの構成に限定されない。ＭＯＳ容量素子はチャネル形成領域を２つ有していても良いし、４つ以上有していても良い。たとえば、チャネル形成領域が５つの場合には、チャネル形成領域を間に挟み合計６つ不純物領域、即ち３つのｎ型領域と３つのｐ型領域とを有し、それぞれが交互に形成された構成となる。ゲート電極は各チャネル形成領域と絶縁膜を間に挟んで重なり５つ形成される。
【００３７】
なお図２、図３では、ＴＦＴをＭＯＳ容量素子として用いる例について説明したが、本発明においてＭＯＳ容量素子として用いるトランジスタはＴＦＴに限定されない。本発明のＭＯＳ容量素子は、その他のＭＯＳトランジスタを用いることができる。
【００３８】
図４に、半導体基板に形成されたトランジスタを、ＭＯＳ容量素子として用いる例を示す。図４において、４０１は半導体基板、４０２はゲート電極、４０３はゲート絶縁膜である。また半導体基板４０１には、ｎ型領域４０４とｐ型領域４０５とが形成されている。ゲート電極４０２は、半導体基板４０１のうち、ｎ型領域４０４とｐ型領域４０５で挟まれている領域と、ゲート絶縁膜４０３を間に挟んで重なっている。４０６は、素子間を電気的に分離するための、フィールド酸化膜に相当する。
【００３９】
そしてｎ型領域４０４またはｐ型領域４０５と、ゲート電極４０２との間の電圧を制御することで、半導体基板４０１のうち、ｎ型領域４０４とｐ型領域４０５で挟まれている領域の、よりゲート絶縁膜４０３に近い領域に、チャネルを形成することができる。
【実施例１】
【００４０】
本実施例では、本発明のＭＯＳ容量素子を、液晶表示装置の画素の保持容量として用いる例について説明する。
【００４１】
図５は、液晶表示装置の構成を示すブロック図である。図５において、７０１は画素部、７０２は走査線駆動回路、７０３は信号線駆動回路に相当する。画素部７０１には複数の画素７０４がマトリクス状に形成されている。なお図５では、一つの画素７０４のみを例示している。画素７０４は、スイッチング素子として機能するＴＦＴ７０５と、液晶セル７０６と、保持容量７０７とを有している。液晶セル７０６は、画素電極と、対向電極と、画素電極と対向電極の間に挟持された液晶とを有している。
【００４２】
また画素部７０１には、信号線７０８と走査線７０９が形成されている。ＴＦＴ７０５のゲート電極は走査線７０９に接続されており、ＴＦＴ７０５のソース領域またはドレイン領域は、一方が信号線７０８に、他方が液晶セル７０６の画素電極に接続されている。また保持容量７０７が有する２つの電極は、一方が液晶セル７０６の画素電極に、他方が液晶セル７０６の対向電極に接続されている。
【００４３】
走査線駆動回路７０２は、走査線７０９への選択信号の入力を制御することができる。信号線駆動回路７０３は、信号線７０８への映像信号の入力を制御することができる。選択信号によってＴＦＴ７０５がオンになると、信号線７０８に入力された映像信号の電圧が、液晶セル７０６の画素電極及び保持容量７０７の一方の電極に供給される。液晶セル７０６は、画素電極と、対向電極の間の電圧により、その透過率が制御される。また液晶セル７０６の画素電極と対向電極の間の電圧は、保持容量７０７に印加され、そこで保持される。
【００４４】
なお液晶セル７０６の画素電極と対向電極の間に、同じ極性の電圧が印加され続けると、液晶の劣化を引き起こしてしまう。そのため通常、一定の間隔ごとに、液晶セル７０６の画素電極と対向電極の間に、極性の異なる電圧を交互に印加する反転駆動が行なわれる。反転駆動は、対向電極を一定の電圧に保ち、画素電極の電圧を反転させる方法、画素電極を一定の電圧に保ち、対向電極の電圧を反転させる方法、画素電極の電圧と対向電極の電圧を共に変化させて反転させる方法とがある。いずれの場合においても、保持容量７０７に印加される電圧の極性は反転することになる。
【００４５】
図１５（Ａ）に、保持容量７０７に本発明のＭＯＳ容量素子を用いた場合の、画素７０４の上面図の一例を示す。また図１５（Ａ）のＡ−Ａ’における断面図を、図１５（Ｂ）に示す。図１５（Ｂ）において、走査線７０９の一部はＴＦＴ７０５のゲート電極７２０として機能する。
【００４６】
保持容量７０７は、ＴＦＴ７０５と半導体層７１１を共有している。半導体層７１１は、ＴＦＴ７０５のチャネル形成領域７１２と、保持容量７０７のチャネル形成領域７１３と、ｎ型領域７１４、７１５と、ｐ型領域７１６とを有している。そしてＴＦＴ７０５は、ゲート電極７２０がゲート絶縁膜７２１を間に挟んでチャネル形成領域７１２と重なっている。保持容量７０７は、ゲート電極７２２がゲート絶縁膜７２１を間に挟んでチャネル形成領域７１３と重なっている。
【００４７】
そしてチャネル形成領域７１２は、ｎ型領域７１４、７１５によって挟まれており、ｎ型領域７１４、７１５はＴＦＴ７０５のソース領域またはドレイン領域として機能する。またチャネル形成領域７１３は、ｎ型領域７１５、ｐ型領域７１６によって挟まれており、ｎ型領域７１５、ｐ型領域７１６は保持容量７０７のソース領域またはドレイン領域として機能する。
【００４８】
ｎ型領域７１４は、信号線７０８に接続されている。ｎ型領域７１５は、配線７２３に接続されている。ｐ型領域７１６は、配線７２４に接続されている。また７１０は、液晶セル７０６の画素電極に相当し、配線７２３、７２４は、共に画素電極７１０に接続されている。画素電極７１０上には配向膜７２５が形成されている。
【００４９】
また７２６は対向電極であり、対向電極７２６上には配向膜７２７が形成されている。液晶７２８は、画素電極７１０及び配向膜７２５と、対向電極７２６及び配向膜７２７との間に挟持されている。この画素電極７１０と、液晶７２８と、対向電極７２６とによって、液晶セル７０６が形成されている。
【００５０】
なお図５に示す液晶表示装置の構成は、ほんの一実施例にすぎず、本発明の半導体表示装置は図５に示した構成に限定されない。
【実施例２】
【００５１】
本発明のＭＯＳ容量素子は、無線で識別情報などのデータの送受信が可能なＩＤチップまたはＩＣカードなどの半導体装置において、アンテナと接続して共振回路を形成するための容量素子としても、用いることができる。なおＩＤチップは、無線タグ、ＲＦＩＤ（Ｒａｄｉｏ  ｆｒｅｑｕｅｎｃｙ  ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）タグ、ＩＣタグ、無線チップとも呼ばれている。そしてＩＤチップとＩＣカードは、アンテナと集積回路とを有している。
【００５２】
ＩＤチップまたはＩＣカードは、電波を用いてリーダ／ライタとの間の通信を行なうことができる。具体的には、リーダ／ライタから発せられる電波によりアンテナに生じる交流の電圧（交流電圧）を用いて、集積回路を動作させ、また、集積回路から出力された信号を用いてアンテナに発生する信号を変調することで、リーダ／ライタに信号を送ることができる。
【００５３】
図６に、本実施例のＩＣチップまたはＩＤチップの、機能的な構成の一例をブロック図で示す。図６において、６０１は集積回路、６０２はアンテナに相当する。またアンテナ６０２の両端子間には、容量素子６０３が接続されている。本発明のＭＯＳ容量素子は、容量素子６０３として用いることができる。
【００５４】
また集積回路６０１は、整流回路６０４、クロック生成回路６０５、復調回路６０６、変調回路６０７、論理回路部６０８とを有している。論理回路部６０８には各種演算回路、メモリなどが含まれていても良い。メモリには、例えばＳＲＡＭ、フラッシュメモリ、ＲＯＭまたはＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ＲＡＭ）などを用いることができる。
【００５５】
リーダ／ライタから電波として送られてきた信号は、アンテナ６０２において電磁誘導により交流電圧に変換される。復調回路６０６では該交流電圧を復調して信号を生成し、後段の論理回路部６０８に入力する。また整流回路６０４では、交流電圧を用いて電源電圧を生成し、論理回路部６０８に供給する。
【００５６】
論理回路部６０８では、復調回路６０６から入力された信号、供給された電源電圧を用いて各種処理を行なう。そして論理回路部６０８が各種処理を行なうことで、論理回路部６０８から変調回路６０７に信号が送られる。変調回路６０７は論理回路部６０８からの信号に従って、アンテナ６０２に発生する信号を変調することができる。リーダ／ライタは、アンテナ６０２で発生した変調された信号を電波で受け取ることで、結果的に論理回路部６０８からの信号を受信することができる。
【００５７】
上述した動作からわかるように、アンテナ６０２の両端子間には交流の電圧が印加されるため、容量素子６０３は無極性のものを用いる必要がある。本発明のＭＯＳ容量素子は無極性であるので、容量素子６０３として用いるのに適している。さらに本発明のＭＯＳ容量素子は、集積回路６０１に用いられるトランジスタと共に形成することができるので、半導体装置の作製工程数を抑えることができる。
【００５８】
なお本発明のＭＯＳ容量素子は、アンテナ６０２の両端子間に接続する容量素子だけではなく、集積回路６０１内に形成されるその他の容量素子としても用いることができる。
【００５９】
なお本実施例では、電磁誘導方式で信号の伝送を行なう半導体装置の構成について説明したが、本発明はこの構成に限定されない。本発明の範疇に含まれる、無線での通信が可能な半導体装置は、電磁結合方式、マイクロ波方式、その他の伝送方式を用いることができる。
【実施例３】
【００６０】
次に、本発明の半導体装置の１つである、ＩＤチップの詳しい作製方法について説明する。なお本実施例では、ＴＦＴとＭＯＳ容量素子とを半導体素子の一例として示すが、集積回路に用いられる半導体素子はこれらのみに限定されない。例えば、記憶素子、ダイオード、光電変換素子、抵抗素子、コイル、インダクタを半導体素子として用いることができる。
【００６１】
まず図７（Ａ）に示すように、耐熱性を有する第１の基板５００上に剥離層５０１を形成する。第１の基板５００として、例えばバリウムホウケイ酸ガラスや、アルミノホウケイ酸ガラスなどのガラス基板、石英基板、セラミック基板等を用いることができる。また、ステンレス（ＳＵＳ）基板を含む金属基板または半導体基板を用いても良い。プラスチック等の可撓性を有する合成樹脂からなる基板は、一般的に上記基板と比較して耐熱温度が低い傾向にあるが、作製工程における処理温度に耐え得るのであれば用いることが可能である。
【００６２】
剥離層５０１は、非晶質珪素、多結晶珪素、単結晶珪素、微結晶珪素（セミアモルファスシリコンを含む）等、珪素を主成分とする層を用いることができる。剥離層５０１は、スパッタ法、減圧ＣＶＤ法、プラズマＣＶＤ法等を用いて形成することができる。本実施例では、膜厚５０ｎｍ程度の非晶質珪素をプラズマＣＶＤ法で形成し、剥離層５０１として用いる。剥離層５０１は、スパッタ法で形成するよりもプラズマＣＶＤ法を用いて形成する方が、剥離層５０１に塵埃が含まれてしまうのを防ぐことができ、また剥離層５０１に含まれるＡｒの量を抑えることができる。従って、後の作製工程においてレーザ結晶化などを含む熱処理が剥離層５０１に加えられても、塵埃やＡｒ起因により、剥離層５０１が後に形成される下地膜５０２から剥離するのを抑えることができる。なお剥離層５０１は珪素に限定されず、エッチングにより選択的に除去できる材料で形成すれば良い。剥離層５０１の膜厚は、１０〜１００ｎｍとするのが望ましい。
【００６３】
次に、剥離層５０１上に下地膜５０２を形成する。下地膜５０２は第１の基板５００中に含まれるＮａなどのアルカリ金属やアルカリ土類金属が、半導体膜中に拡散し、ＴＦＴなどの半導体素子の特性に悪影響を及ぼすのを防ぐために設ける。また下地膜５０２は、後の半導体素子を剥離する工程において、半導体素子を保護する役目も有している。下地膜５０２には、例えば酸化珪素、酸化窒化珪素、窒化珪素、窒化酸化珪素などの絶縁膜を用いることができる。
【００６４】
下地膜５０２は、単数の絶縁膜を用いたものであっても、複数の絶縁膜を積層して用いたものであっても良い。本実施例では、膜厚１００ｎｍの酸化窒化珪素膜、膜厚５０ｎｍの窒化酸化珪素膜、膜厚１００ｎｍの酸化窒化珪素膜を順に積層して下地膜５０２を形成するが、各膜の材質、膜厚、積層数は、これに限定されるものではない。例えば、下層の酸化窒化珪素膜に代えて、膜厚０．５〜３μｍのシロキサン系樹脂をスピンコート法、スリットコーター法、液滴吐出法、印刷法などによって形成しても良い。また、中層の窒化酸化珪素膜に代えて、窒化珪素膜（ＳｉＮｘ、Ｓｉ3Ｎ4等）を用いてもよい。また、上層の酸化窒化珪素膜に代えて、酸化珪素膜を用いていても良い。また、それぞれの膜厚は、０．０５〜３μｍとするのが望ましく、その範囲から自由に選択することができる。
【００６５】
或いは、剥離層５０１に最も近い、下地膜５０２の下層を酸化窒化珪素膜または酸化珪素膜で形成し、中層をシロキサン系樹脂で形成し、上層を酸化珪素膜で形成しても良い。
【００６６】
なお、シロキサン樹脂とは、Ｓｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いてもよい。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。
【００６７】
酸化珪素膜は、ＳｉＨ4とＯ2との混合ガス、ＴＥＯＳ（テトラエトキシシラン）とＯ2等の混合ガスを用い、熱ＣＶＤ、プラズマＣＶＤ、常圧ＣＶＤ、バイアスＥＣＲＣＶＤ等の方法によって形成することができる。また、窒化珪素膜は、代表的には、ＳｉＨ4／ＮＨ3の混合ガスを用い、プラズマＣＶＤによって形成することができる。また、酸化窒化珪素膜、窒化酸化珪素膜は、代表的には、ＳｉＨ4とＮ2Ｏの混合ガスを用い、プラズマＣＶＤによって形成することができる。
【００６８】
次に、下地膜５０２上に半導体膜５０３を形成する。半導体膜５０３は、下地膜５０２を形成した後、大気に曝さずに形成することが望ましい。半導体膜５０３の膜厚は２０〜２００ｎｍ（望ましくは４０〜１７０ｎｍ、好ましくは５０〜１５０ｎｍ）とする。なお半導体膜５０３は、非晶質半導体であっても良いし、セミアモルファス半導体であっても良いし、多結晶半導体であっても良い。また半導体は珪素だけではなくシリコンゲルマニウムも用いることができる。シリコンゲルマニウムを用いる場合、ゲルマニウムの濃度は０．０１〜４．５ａｔｏｍｉｃ％程度であることが好ましい。
【００６９】
なお半導体膜５０３は、公知の技術により結晶化しても良い。公知の結晶化方法としては、レーザ光を用いたレーザ結晶化法、触媒元素を用いる結晶化法がある。或いは、触媒元素を用いる結晶化法とレーザ結晶化法とを組み合わせて用いることもできる。また、第１の基板５００として石英のような耐熱性に優れている基板を用いる場合、電熱炉を使用した熱結晶化方法、赤外光を用いたランプアニール結晶化法、触媒元素を用いる結晶化法と、９５０℃程度の高温アニールを組み合わせた結晶法を用いても良い。
【００７０】
例えばレーザ結晶化を用いる場合、レーザ結晶化の前に、レーザに対する半導体膜５０３の耐性を高めるために、５５０℃、４時間の加熱処理を該半導体膜５０３に対して行なう。そして連続発振が可能な固体レーザを用い、基本波の第２高調波〜第４高調波のレーザ光を照射することで、大粒径の結晶を得ることができる。例えば、代表的には、Ｎｄ：ＹＶＯ4レーザ（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を用いるのが望ましい。具体的には、連続発振のＹＶＯ4レーザから射出されたレーザ光を非線形光学素子により高調波に変換し、出力１０Ｗのレーザ光を得る。そして、好ましくは光学系により照射面にて矩形状または楕円形状のレーザ光に成形して、半導体膜５０３に照射する。このときのエネルギー密度は０．０１〜１００ＭＷ／ｃｍ2程度（好ましくは０．１〜１０ＭＷ／ｃｍ2）が必要である。そして、走査速度を１０〜２０００ｃｍ／ｓｅｃ程度とし、照射する。
【００７１】
また、パルス発振のレーザ光の繰り返し周波数を１０ＭＨｚ以上とし、通常用いられている数十Ｈｚ〜数百Ｈｚの周波数帯よりも著しく高い周波数帯を用いてレーザ結晶化を行なっても良い。パルス発振でレーザ光を半導体膜に照射してから半導体膜が完全に固化するまでの時間は数十ｎｓｅｃ〜数百ｎｓｅｃと言われている。よって上記周波数を用いることで、半導体膜がレーザ光によって溶融してから固化するまでに、次のパルスのレーザ光を照射できる。したがって、半導体膜中において固液界面を連続的に移動させることができるので、走査方向に向かって連続的に成長した結晶粒を有する半導体膜が形成される。具体的には、含まれる結晶粒の走査方向における幅が１０〜３０μｍ、走査方向に対して垂直な方向における幅が１〜５μｍ程度の結晶粒の集合を形成することができる。該走査方向に沿って長く延びた単結晶の結晶粒を形成することで、少なくともＴＦＴのチャネル方向には結晶粒界のほとんど存在しない半導体膜の形成が可能となる。
【００７２】
なおレーザ結晶化は、連続発振の基本波のレーザ光と連続発振の高調波のレーザ光とを並行して照射するようにしても良いし、連続発振の基本波のレーザ光とパルス発振の高調波のレーザ光とを並行して照射するようにしても良い。
【００７３】
なお、希ガスや窒素などの不活性ガス雰囲気中でレーザ光を照射するようにしても良い。
【００７４】
上述したレーザ光の照射により、結晶性がより高められた半導体膜５０３が形成される。なお、予め半導体膜５０３に、スパッタ法、プラズマＣＶＤ法、熱ＣＶＤ法などで形成した多結晶半導体を用いるようにしても良い。
【００７５】
また本実施の形態では半導体膜５０３を結晶化しているが、結晶化せずに非晶質珪素膜または微結晶半導体膜のまま、後述のプロセスに進んでも良い。非晶質半導体、微結晶半導体を用いたＴＦＴは、多結晶半導体を用いたＴＦＴよりも作製工程が少ない分、コストを抑え、歩留まりを高くすることができるというメリットを有している。
【００７６】
非晶質半導体は、珪化物気体をグロー放電分解することにより得ることができる。代表的な珪化物気体としては、ＳｉＨ4、Ｓｉ2Ｈ6が挙げられる。この珪化物気体を、水素、水素とヘリウムで希釈して用いても良い。
【００７７】
なおセミアモルファス半導体とは、非晶質半導体と結晶構造を有する半導体（単結晶、多結晶を含む）の中間的な構造の半導体を含む膜である。このセミアモルファス半導体は、自由エネルギー的に安定な第３の状態を有する半導体であって、短距離秩序を持ち格子歪みを有する結晶質なものであり、その粒径を０．５〜２０ｎｍとして非単結晶半導体中に分散させて存在せしめることが可能である。セミアモルファス半導体は、そのラマンスペクトルが５２０ｃｍ-1よりも低波数側にシフトしており、またＸ線回折ではＳｉ結晶格子に由来するとされる（１１１）、（２２０）の回折ピークが観測される。また、未結合手（ダングリングボンド）の中和剤として水素またはハロゲンを少なくとも１原子％またはそれ以上含ませている。ここでは便宜上、このような半導体をセミアモルファス半導体（ＳＡＳ）と呼ぶ。さらに、ヘリウム、アルゴン、クリプトン、ネオンなどの希ガス元素を含ませて格子歪みをさらに助長させることで安定性が増し良好なセミアモルファス半導体が得られる。
【００７８】
またＳＡＳは珪化物気体をグロー放電分解することにより得ることができる。代表的な珪化物気体としては、ＳｉＨ4であり、その他にもＳｉ2Ｈ6、ＳｉＨ2Ｃｌ2、ＳｉＨＣｌ3、ＳｉＣｌ4、ＳｉＦ4などを用いることができる。また水素や、水素にヘリウム、アルゴン、クリプトン、ネオンから選ばれた一種または複数種の希ガス元素を加えたガスで、この珪化物気体を希釈して用いることで、ＳＡＳの形成を容易なものとすることができる。希釈率は２倍〜１０００倍の範囲で珪化物気体を希釈することが好ましい。またさらに、珪化物気体中に、ＣＨ4、Ｃ2Ｈ6などの炭化物気体、ＧｅＨ4、ＧｅＦ4などのゲルマニウム化気体、Ｆ2などを混入させて、エネルギーバンド幅を１．５〜２．４ｅＶ、若しくは０．９〜１．１ｅＶに調節しても良い。
【００７９】
例えば、ＳｉＨ4にＨ2を添加したガスを用いる場合、或いはＳｉＨ4にＦ2を添加したガスを用いる場合、形成したセミアモルファス半導体を用いてＴＦＴを作製すると、該ＴＦＴのサブスレッショルド係数（Ｓ値）を０．３５Ｖ／ｓｅｃ以下、代表的には０．２５〜０．０９Ｖ／ｓｅｃとし、移動度を１０ｃｍ2／Ｖｓｅｃとすることができる。そして上記セミアモルファス半導体を用いたＴＦＴで、例えば１９段リングオシレータを形成した場合、電源電圧３〜５Ｖにおいて、その発振周波数は１ＭＨ以上、好ましくは１００ＭＨｚ以上の特性を得ることができる。また電源電圧３〜５Ｖにおいて、インバータ１段あたりの遅延時間は２６ｎｓ、好ましくは０．２６ｎｓ以下とすることができる。
【００８０】
次に、図７（Ｂ）に示すように、結晶化された半導体膜５０３をパターニングし、島状の半導体膜５０４〜５０６を形成する。そして、島状の半導体膜５０４〜５０６を覆うように、ゲート絶縁膜５０７を形成する。ゲート絶縁膜５０７は、プラズマＣＶＤ法又はスパッタリング法などを用い、窒化珪素、酸化珪素、窒化酸化珪素又は酸化窒化珪素を含む膜を、単層で、又は積層させて形成することができる。積層する場合には、例えば、基板側から酸化珪素膜、窒化珪素膜、酸化珪素膜の３層構造とするのが好ましい。
【００８１】
次に図７（Ｃ）に示すように、ゲート電極５０９〜５１１を形成する。本実施例では、ｎ型を付与する不純物がドーピングされた珪素、ＷＮ、Ｗをスパッタ法で順に積層するように形成した後、マスク５１２をマスクとしてエッチングを行なうことにより、ゲート電極５０９〜５１１を形成する。勿論、ゲート電極５０９〜５１１の材料、構造、作製方法は、これに限定されるものではなく、適宜選択することができる。例えば、ｎ型を付与する不純物がドーピングされた珪素とＮｉＳｉ（ニッケルシリサイド）との積層構造、ｎ型を付与する不純物がドーピングされたＳｉとＷＳｉｘとの積層構造、ＴａＮ（窒化タンタル）とＷ（タングステン）の積層構造としてもよい。また、種々の導電材料を用いて単層で形成しても良い。
【００８２】
また、レジストマスクの代わりに、酸化珪素等のマスクを用いてもよい。この場合、パターニングして酸化珪素、酸化窒化珪素等のマスク（ハードマスクと呼ばれる。）を形成する工程が加わるが、エッチング時におけるマスクの膜減りがレジストよりも少ないため、所望の幅のゲート電極５０９〜５１１を形成することができる。また、マスク５１２を用いずに、液滴吐出法を用いて選択的にゲート電極５０９〜５１１を形成しても良い。
【００８３】
導電材料としては、導電膜の機能に応じて種々の材料を選択することができる。また、ゲート電極とアンテナとを同時に形成する場合には、それらの機能を考慮して材料を選択すればよい。
【００８４】
なお、ゲート電極をエッチング形成する際のエッチングガスとしては、ＣＦ4、Ｃｌ2、Ｏ2の混合ガスやＣｌ2ガスを用いたが、これに限定されるものではない。
【００８５】
次に図７（Ｄ）に示すように、マスク５１２を除去した後、ｐチャネル型ＴＦＴとなる島状の半導体膜５０５と、ＭＯＳ容量素子となる島状の半導体膜５０４の一部をマスク５１４で覆い、さらにゲート電極５０９、５１１をマスクとして、島状の半導体膜５０４、５０６に、ｎ型を付与する不純物元素（代表的にはＰ（リン）又はＡｓ（砒素））を低濃度にドープする（第１のドーピング工程）。第１のドーピング工程の条件は、ドーズ量：１×１０13〜６×１０13／ｃｍ2、加速電圧：５０〜７０ｋｅＶとしたが、これに限定されるものではない。この第１のドーピング工程によって、ゲート絶縁膜５０７を介してドーピングがなされ、島状の半導体膜５０４に低濃度不純物領域５１６が、また島状の半導体膜５０６に、一対の低濃度不純物領域５１７がそれぞれ形成される。なお、第１のドーピング工程は、ｐチャネル型ＴＦＴとなる島状の半導体膜５０５と、ＭＯＳ容量素子となる島状の半導体膜５０４の一部とを、マスク５１４で覆わずに行っても良い。
【００８６】
次に図７（Ｅ）に示すように、マスク５１４をアッシング等により除去した後、ｎチャネル型ＴＦＴとなる島状の半導体膜５０６と、ＭＯＳ容量素子となる島状の半導体膜５０４の低濃度不純物領域５１６とを覆うように、マスク５２０を新たに形成する。さらに、ゲート電極５０９、５１０をマスクとして用い、島状の半導体膜５０４、５０５に、ｐ型を付与する不純物元素（代表的にはＢ（ホウ素））を高濃度にドープする（第２のドーピング工程）。第２のドーピング工程の条件は、ドーズ量：１×１０16〜３×１０16／ｃｍ2、加速電圧：２０〜４０ｋｅＶとして行なう。この第２のドーピング工程によって、ゲート絶縁膜５０７を介してドーピングがなされ、島状の半導体膜５０４に、ｐ型の高濃度不純物領域５２１が形成され、島状の半導体膜５０５に、一対のｐ型の高濃度不純物領域５２２が形成される。
【００８７】
次に図８（Ａ）に示すように、マスク５２０をアッシング等により除去した後、ゲート絶縁膜５０７及びゲート電極５０９〜５１１を覆うように、絶縁膜５３０を形成する。本実施例では、膜厚１００ｎｍの酸化珪素膜をプラズマＣＶＤ法によって形成する。その後、エッチバック法により、絶縁膜５３０、ゲート絶縁膜５０７を部分的にエッチングし、図８（Ｂ）に示すように、ゲート電極５０９〜５１１の側壁に接するように、サイドウォール５３１〜５３３を自己整合的（セルフアライン）に形成する。エッチングガスとしては、ＣＨＦ3とＨｅの混合ガスを用いる。なお、サイドウォールを形成する工程は、これらに限定されるものではない。
【００８８】
なお、絶縁膜５３０を形成した時に、第１の基板５００の裏面にも絶縁膜が形成された場合には、レジストを用い、裏面に形成された絶縁膜を選択的にエッチングし、除去するようにしても良い。この場合、用いられるレジストは、サイドウォール５３１〜５３３をエッチバック法で形成する際に、絶縁膜５３０、ゲート絶縁膜５０７と共にエッチングして、除去するようにしても良い。
【００８９】
次に図８（Ｃ）に示すように、ｐチャネル型ＴＦＴとなる島状の半導体膜５０５と、ＭＯＳ容量素子となる島状の半導体膜５０４が有するｐ型の高濃度不純物領域５２１とを覆うように、マスク５３４を新たに形成する。さらに、ゲート電極５０９、５１１及びサイドウォール５３１、５３３をマスクとして用い、ｎ型を付与する不純物元素（代表的にはＰ又はＡｓ）を高濃度にドープする（第３のドーピング工程）。第３のドーピング工程の条件は、ドーズ量：１×１０13〜５×１０15／ｃｍ2、加速電圧：６０〜１００ｋｅＶとして行なう。この第３のドーピング工程によって、島状の半導体膜５０４にｎ型の高濃度不純物領域５３６が、島状の半導体膜５０６に一対のｎ型の高濃度不純物領域５３７がそれぞれ形成される。
【００９０】
なおサイドウォール５３１、５３３は、高濃度のｎ型を付与する不純物をドーピングし、サイドウォール５３１、５３３の下部に低濃度不純物領域（第３の不純物領域）又はノンドープのオフセット領域を形成する際のマスクとして機能するものである。よって、低濃度不純物領域又はオフセット領域の幅を制御するには、サイドウォール５３１、５３３を形成する際のエッチバック法の条件または絶縁膜５３０の膜厚を適宜変更し、サイドウォール５３１、５３３のサイズを調整すればよい。
【００９１】
次に、マスク５３４をアッシング等により除去した後、不純物領域の加熱処理による活性化を行っても良い。例えば、５０ｎｍの酸化窒化珪素膜を成膜した後、５５０℃、４時間、窒素雰囲気下において、加熱処理を行なえばよい。
【００９２】
また、水素を含む窒化珪素膜を、１００ｎｍの膜厚に形成した後、４１０℃、１時間、窒素雰囲気下において、加熱処理を行ない、島状の半導体膜５０４〜５０６を水素化する工程を行なっても良い。或いは、水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行ない、島状の半導体膜５０４〜５０６を水素化する工程を行なっても良い。また、水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。この水素化の工程により、熱的に励起された水素によりダングリングボンドを終端することができる。また、後の工程において可撓性を有する第２の基板５５９上に半導体素子を貼り合わせた後、第２の基板５５９を曲げることにより半導体膜中に欠陥が形成されたとしても、水素化により半導体膜中の水素の濃度を、１×１０19〜１×１０22ａｔｏｍｓ／ｃｍ3好ましくは１×１０19〜５×１０20ａｔｏｍｓ／ｃｍ3とすることで、半導体膜に含まれている水素によって該欠陥を終端させることができる。また該欠陥を終端させるために、半導体膜中にハロゲンを含ませておいても良い。
【００９３】
上述した一連の工程により、ＭＯＳ容量素子５４０、ｐチャネル型ＴＦＴ５４１、ｎチャネル型ＴＦＴ５４２が形成される。上記作製工程において、エッチバック法の条件または絶縁膜５３０の膜厚を適宜変更し、サイドウォールのサイズを調整することで、チャネル長０．２μｍ〜２μｍのＴＦＴを形成することができる。
【００９４】
さらに、この後、ＭＯＳ容量素子５４０、ｐチャネル型ＴＦＴ５４１、ｎチャネル型ＴＦＴ５４２を保護するためのパッシベーション膜を形成しても良い。パッシベーション膜は、アルカリ金属やアルカリ土類金属のＭＯＳ容量素子５４０、ｐチャネル型ＴＦＴ５４１、ｎチャネル型ＴＦＴ５４２への侵入を防ぐことができる、窒化珪素、窒化酸化珪素、窒化アルミニウム、酸化アルミニウム、酸化珪素などを用いるのが望ましい。具体的には、例えば膜厚６００ｎｍ程度の酸化窒化珪素膜を、パッシベーション膜として用いることができる。この場合、水素化処理工程は、該酸化窒化珪素膜形成後に行っても良い。このように、ＭＯＳ容量素子５４０、ｐチャネル型ＴＦＴ５４１、ｎチャネル型ＴＦＴ５４２上には、酸化窒化珪素、窒化珪素、酸化窒化珪素の３層の絶縁膜が形成されることになるが、その構造や材料はこれらに限定されるものではない。上記構成を用いることで、ＭＯＳ容量素子５４０、ｐチャネル型ＴＦＴ５４１、ｎチャネル型ＴＦＴ５４２が下地膜５０２とパッシベーション膜とで覆われるため、Ｎａなどのアルカリ金属やアルカリ土類金属が、半導体素子に用いられている半導体膜中に拡散し、半導体素子の特性に悪影響を及ぼすのをより防ぐことができる。
【００９５】
次に図８（Ｄ）に示すように、ＭＯＳ容量素子５４０、ｐチャネル型ＴＦＴ５４１、ｎチャネル型ＴＦＴ５４２を覆うように、第１の層間絶縁膜５４３を形成する。第１の層間絶縁膜５４３は、ポリイミド、アクリル、ポリアミド等の、耐熱性を有する有機樹脂を用いることができる。また上記有機樹脂の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂等を用いることができる。第１の層間絶縁膜５４３の形成には、その材料に応じて、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリーン印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター等を採用することができる。また、無機材料を用いてもよく、その際には、酸化珪素、窒化珪素、酸窒化珪素、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）、アルミナ膜等を用いることができる。なお、これらの絶縁膜を積層させて、第１の層間絶縁膜５４３を形成しても良い。
【００９６】
さらに本実施例では、第１の層間絶縁膜５４３上に、第２の層間絶縁膜５４４を形成する。第２の層間絶縁膜５４４としては、ＤＬＣ（ダイヤモンドライクカーボン）或いは窒化炭素（ＣＮ）等の炭素を有する膜、又は、酸化珪素膜、窒化珪素膜或いは窒化酸化珪素膜等を用いることができる。作製方法としては、プラズマＣＶＤ法や、大気圧プラズマ等を用いることができる。あるいは、ポリイミド、アクリル、ポリアミド、レジスト又はベンゾシクロブテン等の感光性又は非感光性の有機材料や、シロキサン系樹脂等を用いてもよい。
【００９７】
なお、第１の層間絶縁膜５４３又は第２の層間絶縁膜５４４と、後に形成される配線を構成する導電材料等との熱膨張率の差から生じる応力によって、第１の層間絶縁膜５４３又は第２の層間絶縁膜５４４の膜剥がれや割れが生じるのを防ぐために、第１の層間絶縁膜５４３又は第２の層間絶縁膜５４４中にフィラーを混入させておいても良い。
【００９８】
次に、第１の層間絶縁膜５４３及び第２の層間絶縁膜５４４にコンタクトホールを形成し、ＭＯＳ容量素子５４０、ｐチャネル型ＴＦＴ５４１、ｎチャネル型ＴＦＴ５４２に接続する配線５４５〜５５０を形成する。コンタクトホール開孔時のエッチングに用いられるガスは、ＣＨＦ3とＨｅの混合ガスを用いたが、これに限定されるものではない。本実施例では、配線５４５〜５５０を、Ａｌで形成する。なお配線５４５〜５５０をＴｉ、ＴｉＮ、Ａｌ−Ｓｉ、Ｔｉ、ＴｉＮの５層構造とし、スパッタ法を用いて形成しても良い。
【００９９】
なお、Ａｌにおいて、Ｓｉを混入させることにより、配線パターニング時のレジストベークにおけるヒロックの発生を防止することができる。また、Ｓｉの代わりに、０．５％程度のＣｕを混入させても良い。また、ＴｉやＴｉＮでＡｌ−Ｓｉ層をサンドイッチすることにより、耐ヒロック性がさらに向上する。なお、パターニング時には、酸化窒化珪素等からなる上記ハードマスクを用いるのが望ましい。なお、配線の材料や、作製方法はこれらに限定されるものではなく、前述したゲート電極に用いられる材料を採用しても良い。
【０１００】
なお、配線５４５は、ＭＯＳ容量素子５４０の高濃度不純物領域５３６に、配線５４６は、ＭＯＳ容量素子５４０の高濃度不純物領域５２１に、接続されている。配線５４７、５４８は、ｐチャネル型ＴＦＴ５４１の高濃度不純物領域５２２に接続されている。配線５４９、５５０は、ｎチャネル型ＴＦＴ５４２の高濃度不純物領域５３７に接続されている。
【０１０１】
次に図８（Ｅ）に示すように、配線５４５〜５５０を覆うように、第２の層間絶縁膜５４４上に第３の層間絶縁膜５５２を形成する。第３の層間絶縁膜５５２は、配線５４５の一部が露出するような開口部を有する。また第３の層間絶縁膜５５２は、有機樹脂膜、無機絶縁膜またはシロキサン系絶縁膜を用いて形成することができる。有機樹脂膜ならば、例えばアクリル、ポリイミド、ポリアミドなど、無機絶縁膜ならば酸化珪素、窒化酸化珪素などを用いることができる。なおフォトリソグラフィ法で開口部を形成するのに用いるマスクを、液滴吐出法または印刷法で形成することができる。また第３の層間絶縁膜５５２自体を、液滴吐出法または印刷法で形成することもできる。
【０１０２】
次に、アンテナ５５３を第３の層間絶縁膜５５２上に形成する。アンテナ５５３は、Ａｇ、Ａｕ、Ｃｕ、Ｐｄ、Ｃｒ、Ｍｏ、Ｔｉ、Ｔａ、Ｗ、Ａｌ、Ｆｅ、Ｃｏ、Ｚｎ、Ｓｎ、Ｎｉなどの金属、金属化合物を１つまたは複数有する導電材料を用いることができる。そしてアンテナ５５３は、配線５４５と接続されている。なお図８（Ｅ）では、アンテナ５５３が配線５４５と直接接続されているが、本発明のＩＤチップはこの構成に限定されない。例えば別途形成した配線を用いて、アンテナ５５３と配線５４５とを電気的に接続するようにしても良い。
【０１０３】
アンテナ５５３は印刷法、フォトリソグラフィ法、めっき法、蒸着法または液滴吐出法などを用いて形成することができる。本実施例では、アンテナ５５３が単層の導電膜で形成されているが、複数の導電膜が積層されたアンテナ５５３を形成することも可能である。
【０１０４】
印刷法、液滴吐出法を用いることで、露光用のマスクを用いずとも、アンテナ５５３を形成することが可能になる。また、液滴吐出法、印刷法だと、フォトリソグラフィ法と異なり、エッチングにより除去されてしまうような材料の無駄がない。また高価な露光用のマスクを用いなくとも良いので、ＩＤチップの作製に費やされるコストを抑えることができる。
【０１０５】
液滴吐出法または各種印刷法を用いる場合、例えば、ＣｕをＡｇでコートした導電粒子なども用いることが可能である。なお液滴吐出法を用いてアンテナ５５３を形成する場合、該アンテナ５５３の密着性が高まるような処理を、第３の層間絶縁膜５５２の表面に施すことが望ましい。
【０１０６】
密着性を高めるための処理として、具体的には、例えば触媒作用により導電膜または絶縁膜の密着性を高めることができる金属または金属化合物を第３の層間絶縁膜５５２の表面に付着させる方法、形成される導電膜または絶縁膜との密着性が高い有機系の絶縁膜、金属、金属化合物を第３の層間絶縁膜５５２の表面に付着させる方法、第３の層間絶縁膜５５２の表面に大気圧下または減圧下においてプラズマ処理を施し、表面改質を行なう方法などが挙げられる。また、上記導電膜または絶縁膜との密着性が高い金属として、チタン、チタン酸化物の他、３ｄ遷移元素であるＳｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎなどが挙げられる。また金属化合物として、上述した金属の酸化物、窒化物、酸窒化物などが挙げられる。上記有機系の絶縁膜として、例えばポリイミド、シロキサン系樹脂等が挙げられる。
【０１０７】
第３の層間絶縁膜５５２に付着させる金属または金属化合物が導電性を有する場合、アンテナ５５３の正常な動作が妨げられないように、そのシート抵抗を制御する。具体的には、導電性を有する金属または金属化合物の平均の厚さを、例えば１〜１０ｎｍとなるように制御したり、該金属または金属化合物を酸化により部分的に、または全体的に絶縁化したりすれば良い。或いは、密着性を高めたい領域以外は、付着した金属または金属化合物をエッチングにより選択的に除去しても良い。また金属または金属化合物を、予め基板の全面に付着させるのではなく、液滴吐出法、印刷法、ゾル−ゲル法などを用いて特定の領域にのみ選択的に付着させても良い。なお金属または金属化合物は、第３の層間絶縁膜５５２の表面において完全に連続した膜状である必要はなく、ある程度分散した状態であっても良い。
【０１０８】
次に図９（Ａ）に示すように、アンテナ５５３を覆うように、第３の層間絶縁膜５５２上に保護層５５６を形成する。保護層５５６は、後に剥離層５０１をエッチングにより除去する際に、ＭＯＳ容量素子５４０、ｐチャネル型ＴＦＴ５４１、ｎチャネル型ＴＦＴ５４２及び配線５４５〜５５０を保護することができる材料を用いる。例えば、水またはアルコール類に可溶なエポキシ系、アクリレート系、シリコン系の樹脂を全面に塗布することで保護層５５６を形成することができる。
【０１０９】
本実施例では、スピンコート法で水溶性樹脂（東亜合成製：ＶＬ−ＷＳＨＬ１０）を膜厚３０μｍとなるように塗布し、仮硬化させるために２分間の露光を行ったあと、紫外線を裏面から２．５分、表面から１０分、合計１２．５分の露光を行って本硬化させて、保護層５５６を形成する。なお、複数の有機樹脂を積層する場合、有機樹脂同士では使用している溶媒によって塗布または焼成時に一部溶解したり、密着性が高くなりすぎたりする恐れがある。従って、第３の層間絶縁膜５５２と保護層５５６を共に同じ溶媒に可溶な有機樹脂を用いる場合、後の工程において保護層５５６の除去がスムーズに行なわれるように、第３の層間絶縁膜５５２を覆うように、無機絶縁膜（窒化珪素膜、窒化酸化珪素膜、ＡｌＮX膜、またはＡｌＮXＯY膜）を形成しておくことが好ましい。
【０１１０】
次に図９（Ｂ）に示すように、ＩＤチップどうしを分離するために溝５５５を形成する。溝５５５は、剥離層５０１が露出する程度の深さを有していれば良い。溝５５５の形成は、ダイシング、スクライビング、フォトリソグラフィ法などを用いることができる。なお、第１の基板５００上に形成されているＩＤチップを分離する必要がない場合、必ずしも溝５５５を形成する必要はない。
【０１１１】
次に図９（Ｃ）に示すように、剥離層５０１をエッチングにより除去する。本実施例では、エッチングガスとしてハロゲン化フッ素を用い、該ガスを溝５５５から導入する。本実施例では、例えばＣｌＦ3（三フッ化塩素）を用い、温度：３５０℃、流量：３００ｓｃｃｍ、気圧：７９９．８Ｐａ（６Ｔｏｒｒ）、時間：３ｈの条件で行なう。また、ＣｌＦ3ガスに窒素を混ぜたガスを用いても良い。ＣｌＦ3等のハロゲン化フッ素を用いることで、剥離層５０１が選択的にエッチングされ、第１の基板５００をＭＯＳ容量素子５４０、ｐチャネル型ＴＦＴ５４１、ｎチャネル型ＴＦＴ５４２から剥離することができる。なおハロゲン化フッ素は、気体であっても液体であってもどちらでも良い。
【０１１２】
次に図１０（Ａ）に示すように、剥離されたＭＯＳ容量素子５４０、ｐチャネル型ＴＦＴ５４１、ｎチャネル型ＴＦＴ５４２を、接着剤５５８を用いて第２の基板５５９に貼り合わせ、保護層５５６を除去する。接着剤５５８は、第２の基板５５９と下地膜５０２とを貼り合わせることができる材料を用いる。接着剤５５８は、例えば反応硬化型接着剤、熱硬化型接着剤、紫外線硬化型接着剤等の光硬化型接着剤、嫌気型接着剤などの各種硬化型接着剤を用いることができる。
【０１１３】
第２の基板５５９として、例えばバリウムホウケイ酸ガラスや、アルミノホウケイ酸ガラスなどのガラス基板、可撓性を有する紙またはプラスチックなどの有機材料を用いることができる。または第２の基板５５９として、フレキシブルな無機材料を用いていても良い。プラスチック基板は、極性基のついたポリノルボルネンからなるＡＲＴＯＮ（ＪＳＲ製）を用いることができる。また、ポリエチレンテレフタレート（ＰＥＴ）に代表されるポリエステル、ポリエーテルスルホン（ＰＥＳ）、ポリエチレンナフタレート（ＰＥＮ）、ポリカーボネート（ＰＣ）、ナイロン、ポリエーテルエーテルケトン（ＰＥＥＫ）、ポリスルホン（ＰＳＦ）、ポリエーテルイミド（ＰＥＩ）、ポリアリレート（ＰＡＲ）、ポリブチレンテレフタレート（ＰＢＴ）、ポリイミド、アクリロニトリルブタジエンスチレン樹脂、ポリ塩化ビニル、ポリプロピレン、ポリ酢酸ビニル、アクリル樹脂などが挙げられる。第２の基板５５９は集積回路において発生した熱を拡散させるために、２〜３０Ｗ／ｍＫ程度の高い熱伝導率を有する方が望ましい。
【０１１４】
次に図１０（Ｂ）に示すように、接着剤５６０をアンテナ５５３及び第３の層間絶縁膜５５２上に塗布し、カバー材５６１を貼り合わせる。カバー材５６１は第２の基板５５９と同様の材料を用いることができる。接着剤５６０の厚さは、例えば１０〜２００μｍとすれば良い。
【０１１５】
また接着剤５６０は、カバー材５６１とアンテナ５５３及び第３の層間絶縁膜５５２とを貼り合わせることができる材料を用いる。接着剤５６０は、例えば反応硬化型接着剤、熱硬化型接着剤、紫外線硬化型接着剤等の光硬化型接着剤、嫌気型接着剤などの各種硬化型接着剤を用いることができる。
【０１１６】
なお本実施例では、接着剤５６０を用いて、カバー材５６１をアンテナ５５３及び第３の層間絶縁膜５５２に貼り合わせているが、本発明はこの構成に限定されず、ＩＤチップは必ずしもカバー材５６１を用いる必要はない。例えば、アンテナ５５３及び第３の層間絶縁膜５５２を樹脂等で覆うことで、ＩＤチップの機械的強度を高めるようにしても良い。或いはカバー材５６１を用いずに、図１０（Ａ）に示した工程までで終了としても良い。
【０１１７】
上述した各工程を経て、ＩＤチップが完成する。上記作製方法によって、トータルの膜厚０．３μｍ以上３μｍ以下、代表的には２μｍ程度の飛躍的に薄い集積回路を第２の基板５５９とカバー材５６１との間に形成することができる。なお集積回路の厚さは、半導体素子自体の厚さのみならず、接着剤５５８と接着剤５６０間に形成された各種絶縁膜及び層間絶縁膜の厚さを含め、アンテナは含まないものとする。またＩＤチップが有する集積回路の占める面積を、５ｍｍ四方（２５ｍｍ2）以下、より望ましくは０．３ｍｍ四方（０．０９ｍｍ2）〜４ｍｍ四方（１６ｍｍ2）程度とすることができる。
【０１１８】
なお集積回路を、第２の基板５５９とカバー材５６１の間のより中央に位置させることで、ＩＤチップの機械的強度を高めることができる。具体的には、第２の基板５５９とカバー材５６１の間の距離をｄとすると、集積回路の厚さ方向における中心と第２の基板５５９との間の距離ｘが、以下の数１に示す式を満たすように、接着剤５５８、接着剤５６０の厚さを制御することが望ましい。
【０１１９】
【数１】
2005340791.tif 000003
【０１２０】
また好ましくは、以下の数２に示す式を満たすように、接着剤５５８、接着剤５６０の厚さを制御する。
【０１２１】
【数２】
2005340791.tif 000004
【０１２２】
また、図１１に示すように、集積回路におけるＴＦＴの島状の半導体膜から下地膜５０２の下部までの距離（ｔunder）と、島状の半導体膜から第３の層間絶縁膜５５２の上部までの距離（ｔover）が、等しく又は概略等しくなるように、下地膜５０２、第１の層間絶縁膜５４３、第２の層間絶縁膜５４４または第３の層間絶縁膜５５２の厚さを調整しても良い。このようにして、島状の半導体膜を集積回路の中央に配置せしめることで、半導体層への応力を緩和することができ、クラックの発生を防止することができる。
【０１２３】
またＩＤチップの可撓性を確保するために、下地膜５０２に接する接着剤５５８に有機樹脂を用いる場合、下地膜５０２として窒化珪素膜または窒化酸化珪素膜を用いることで、有機樹脂からＮａなどのアルカリ金属やアルカリ土類金属が半導体膜中に拡散するのを防ぐことができる。
【０１２４】
また対象物の表面が曲面を有しており、それにより該曲面貼り合わされたＩＤチップの第２の基板５５９が、錐面、柱面など母線の移動によって描かれる曲面を有するように曲がってしまう場合、該母線の方向とＭＯＳ容量素子５４０、ｐチャネル型ＴＦＴ５４１、ｎチャネル型ＴＦＴ５４２のキャリアが移動する方向とを揃えておくことが望ましい。上記構成により、第２の基板５５９が曲がっても、それによってＭＯＳ容量素子５４０、ｐチャネル型ＴＦＴ５４１、ｎチャネル型ＴＦＴ５４２の特性に影響が出るのを抑えることができる。また、島状の半導体膜が集積回路内において占める面積の割合を、１〜３０％とすることで、第２の基板５５９が曲がっても、それによってＭＯＳ容量素子５４０、ｐチャネル型ＴＦＴ５４１、ｎチャネル型ＴＦＴ５４２の特性に影響が出るのをより抑えることができる。
【０１２５】
なお一般的にＩＤチップで用いられている電波の周波数は、１３．５６ＭＨｚ、２．４５ＧＨｚが多く、該周波数の電波を検波できるようにＩＤチップを形成することが、汎用性を高める上で非常に重要である。
【０１２６】
また本実施例のＩＤチップでは、半導体基板を用いて形成されたＩＤチップよりも電波が遮蔽されにくく、電波の遮蔽により信号が減衰するのを防ぐことができるというメリットを有している。よって、半導体基板を用いずに済むので、ＩＤチップのコストを大幅に低くすることができる。例えば、直径１２インチの半導体基板を用いた場合と、７３０×９２０ｍｍ2のガラス基板を用いた場合とを比較する。前者の半導体基板の面積は約７３０００ｍｍ2であるが、後者のガラス基板の面積は約６７２０００ｍｍ2であり、ガラス基板は半導体基板の約９．２倍に相当する。後者のガラス基板の面積は約６７２０００ｍｍ2では、基板の分断により消費される面積を無視すると、１ｍｍ四方のＩＤチップが約６７２０００個形成できる計算になり、該個数は半導体基板の約９．２倍の数に相当する。そしてＩＤチップの量産化を行なうための設備投資は、７３０×９２０ｍｍ2のガラス基板を用いた場合の方が直径１２インチの半導体基板を用いた場合よりも工程数が少なくて済むため、額を３分の１で済ませることができる。さらに本発明では、集積回路を剥離した後、ガラス基板を再び利用できる。よって、破損したガラス基板を補填したり、ガラス基板の表面を清浄化したりする費用を踏まえても、半導体基板を用いる場合より大幅にコストを抑えることができる。またガラス基板を再利用せずに廃棄していったとしても、７３０×９２０ｍｍ2のガラス基板の値段は、直径１２インチの半導体基板の半分程度で済むので、ＩＤチップのコストを大幅に低くすることができることがわかる。
【０１２７】
従って、７３０×９２０ｍｍ2のガラス基板を用いた場合、直径１２インチの半導体基板を用いた場合よりも、ＩＤチップの値段を約３０分の１程度に抑えることができることがわかる。ＩＤチップは、使い捨てを前提とした用途も期待されているので、コストを大幅に低くすることができる本発明のＩＤチップは上記用途に非常に有用である。
【０１２８】
本実施例は、実施例１、２と組み合わせて実施することが可能である。
【実施例４】
【０１２９】
図１２（Ａ）を用いて、導電膜のパターニングにより、ＭＯＳ容量素子に接続されている配線とアンテナとを共に形成する場合の、半導体装置の構成について説明する。図１２（Ａ）に、本実施例の半導体装置の断面図を示す。
【０１３０】
図１２（Ａ）において、ＭＯＳ容量素子１４０１は、島状の半導体膜１４０２と、島状の半導体膜１４０２に接しているゲート絶縁膜１４０３と、ゲート絶縁膜１４０３を間に挟んで島状の半導体膜１４０２と重なっているゲート電極１４０４とを有している。
【０１３１】
またＭＯＳ容量素子１４０１は、第１の層間絶縁膜１４０５及び第２の層間絶縁膜１４０６に覆われている。なお、本実施例では、ＭＯＳ容量素子１４０１が、第１の層間絶縁膜１４０５、第２の層間絶縁膜１４０６の、２つの層間絶縁膜に覆われているが、本実施例はこの構成に限定されない。ＭＯＳ容量素子１４０１は、単層の層間絶縁膜で覆われていても良いし、３層以上の層間絶縁膜で覆われていても良い。
【０１３２】
そして第２の層間絶縁膜１４０６上に形成された配線１４０７は、第１の層間絶縁膜１４０５及び第２の層間絶縁膜１４０６に形成されたコンタクトホールを介して、島状の半導体膜１４０２に接続されている。
【０１３３】
また第２の層間絶縁膜１４０６上には、アンテナ１４０８が形成されている。配線１４０７とアンテナ１４０８は、第２の層間絶縁膜１４０６上に導電膜を形成し、該導電膜をパターニングすることで、共に形成することができる。アンテナ１４０８を配線１４０７と共に形成することで、半導体装置の作製工程数を抑えることができる。
【０１３４】
次に図１２（Ｂ）を用いて、導電膜のパターニングにより、ＭＯＳ容量素子のゲート電極とアンテナとを共に形成する場合の、半導体装置の構成について説明する。図１２（Ｂ）に、本実施例の半導体装置の断面図を示す。
【０１３５】
図１２（Ｂ）において、ＭＯＳ容量素子１４１１は、島状の半導体膜１４１２と、島状の半導体膜１４１２に接しているゲート絶縁膜１４１３と、ゲート絶縁膜１４１３を間に挟んで島状の半導体膜１４１２と重なっているゲート電極１４１４とを有している。
【０１３６】
また下地膜１４１９上には、アンテナ１４１８が形成されている。ゲート電極１４１４とアンテナ１４１８は、ゲート絶縁膜１４１３上に導電膜を形成し、該導電膜をパターニングすることで共に形成することができる。アンテナ１４１８をゲート電極１４１４と共に形成することで、半導体装置の作製工程数を抑えることができる。
【０１３７】
なお本実例では、集積回路を剥離して、別途用意した基板に貼り合わせる例について説明したが、本発明はこの構成に限定されない。例えばガラス基板のように、集積回路の作製工程における熱処理に耐えうるような、耐熱温度を有している基板を用いる場合、必ずしも集積回路を剥離する必要はない。
【実施例５】
【０１３８】
本実施例では、別の基板上に形成したアンテナと集積回路とを電気的に接続する、半導体装置の構成について説明する。
【０１３９】
図１３（Ａ）に、本実施例の半導体装置の断面図を示す。図１３（Ａ）では、ＭＯＳ容量素子１２０１に電気的に接続された配線１２０２を覆うように、接着剤１２０３が第３の層間絶縁膜１２０４上に塗布されている。そして、接着剤１２０３により、カバー材１２０５が第３の層間絶縁膜１２０４に貼り合わされている。
【０１４０】
カバー材１２０５には、アンテナ１２０６が予め形成されている。そして本実施例では、接着剤１２０３に異方導電性樹脂を用いることで、アンテナ１２０６と配線１２０２とが電気的に接続されている。
【０１４１】
異方導電性樹脂は、樹脂中に導電材料を分散させた材料である。樹脂として、例えばエポキシ系、ウレタン系、アクリル系などの熱硬化性を有するもの、ポリエチレン系、ポリプロピレン系などの熱可塑性を有するもの、シロキサン系樹脂などを用いることができる。また導電材料として、例えばポリスチレン、エポキシなどのプラスチック製の粒子にＮｉ、Ａｕなどをめっきしたもの、Ｎｉ、Ａｕ、Ａｇ、はんだなどの金属粒子、粒子状または繊維状のカーボン、繊維状のＮｉにＡｕをめっきしたものなどを用いることができる。導電材料のサイズは、アンテナ１２０６と配線１２０２のピッチに合わせて決めることが望ましい。
【０１４２】
またアンテナ１２０６と配線１２０２の間において、異方導電性樹脂に超音波を加えながら圧着させても良いし、紫外線の照射で硬化させながら圧着させても良い。
【０１４３】
なお本実施例では、異方導電性樹脂を用いた接着剤１２０３でアンテナ１２０６と配線１２０２とを電気的に接続する例を示しているが、本発明はこの構成に限定されない。接着剤１２０３の代わりに、異方導電性フィルムを用い、該異方導電性フィルムを圧着することで、アンテナ１２０６と配線１２０２とを電気的に接続しても良い。
【０１４４】
また本実施例では、剥離された集積回路を、別途用意した基板に貼り合わせることで形成された半導体装置を、例に挙げて説明したが、本発明はこの構成に限定されない。例えばガラス基板のように、集積回路の作製工程における熱処理に耐えうるような、耐熱温度を有している基板を用いる場合、必ずしも集積回路を剥離する必要はない。図１３（Ｂ）に、ガラス基板を用いて形成された、半導体装置の一形態を、断面図で示す。
【０１４５】
図１３（Ｂ）に示す半導体装置では、基板１２１０としてガラス基板を用いており、集積回路に用いられるＭＯＳ容量素子１２１１、ＴＦＴ１２１２、１２１３と基板１２１０との間に、接着剤を間に挟まずに、下地膜１２１４が接するように形成されている。
【実施例６】
【０１４６】
本発明のＭＯＳ容量素子は無極性であるので、交流の電圧を印加する回路のみならず、直流の電圧を印加する回路にも用いることができる。本実施例では、本発明のＭＯＳ容量素子をＤＲＡＭに用いる例について説明する。
【０１４７】
図１４（Ａ）に、ＤＲＡＭの一例をブロック図で示す。１３０１はセルアレイ、１３０３は列デコーダ、１３０４は行デコーダに相当する。セルアレイ１３０１には複数のメモリセル１３０２がマトリクス状に設けられている。またセルアレイ１３０１には、ワード線１３０５、ビット線１３０６が設けられている。
【０１４８】
行デコーダ１３０４は、ワード線１３０５に印加する電圧を制御することで、メモリセル１３０２を含む行を選択することができる。また列デコーダ１３０３は、ビット線１３０６を介して、メモリセル１３０２を選択し、データの書き込み、読み出しを制御することができる。
【０１４９】
図１４（Ｂ）に、メモリセル１３０２の具体的な回路図の一例を示す。１３０７はスイッチング素子として機能するトランジスタ、１３０８は本発明のＭＯＳ容量素子に相当する。トランジスタ１３０７のゲート電極はワード線１３０５に接続されている。またトランジスタ１３０７のソース領域またはドレイン領域は、一方がビット線１３０６に、他方がＭＯＳ容量素子１３０８のゲート電極に接続されている。ＭＯＳ容量素子１３０８のソース領域及びドレイン領域には、グラウンド（ＧＮＤ）などの一定の電圧が供給されている。
【０１５０】
図１４（Ｃ）に、メモリセル１３０２の具体的な回路図の、図１４（Ｂ）とは異なる一例を示す。１３０９はスイッチング素子として機能するトランジスタ、１３１０は本発明のＭＯＳ容量素子に相当する。トランジスタ１３０９のゲート電極はワード線１３０５に接続されている。またトランジスタ１３０９のソース領域またはドレイン領域は、一方がワード線１３０６に、他方がＭＯＳ容量素子１３１０のソース領域及びドレイン領域に接続されている。ＭＯＳ容量素子１３１０のゲート電極には、グラウンド（ＧＮＤ）などの一定の電圧が供給されている。
【０１５１】
なお本発明のＭＯＳ容量素子は、ＤＲＡＭのみならず、その他の集積回路にも用いることができる。
【０１５２】
本実施例は、実施例１〜実施例５と組み合わせて用いることができる。
【実施例７】
【０１５３】
次に、上述したＭＯＳ容量素子を集積回路または共振回路に用いている、本発明の半導体装置の一例について説明する。
【０１５４】
図１６（Ａ）に、本発明の半導体装置の一つであるＩＤチップの一形態を、斜視図で示す。１６０１は集積回路、１６０２はアンテナに相当し、アンテナ１６０２は集積回路１６０１に接続されている。１６０３は基板、１６０４はカバー材に相当する。集積回路１６０１及びアンテナ１６０２は、基板１６０３上に形成されており、カバー材１６０４は集積回路１６０１及びアンテナ１６０２を覆うように基板１６０３と重なっている。なおカバー材１６０４は必ずしも用いる必要はないが、集積回路１６０１及びアンテナ１６０２をカバー材１６０４で覆うことで、ＩＤチップの機械的強度を高めることができる。本発明により、集積回路１６０１またはアンテナ１６０２を有する共振回路を作製して、ＩＤチップを完成させることができる。本発明のＭＯＳ容量素子は、作製工程数を抑えつつ、面積あたりの容量値が高いＭＯＳ容量素子を形成することができるので、本発明のＩＤチップのコストを抑えることができる。
【０１５５】
図１６（Ｂ）に、本発明の半導体装置の一つであるＩＣカードの一形態を、斜視図で示す。１６０５は集積回路、１６０６はアンテナに相当し、アンテナ１６０６は集積回路１６０５に接続されている。１６０８はインレットシートとして機能する基板、１６０７、１６０９はカバー材に相当する。集積回路１６０５及びアンテナ１６０６は基板１６０８上に形成されており、基板１６０８は２つのカバー材１６０７、１６０９の間に挟まれている。なお本発明のＩＣカードは、集積回路１６０５に接続された表示装置を有していても良い。本発明により、集積回路１６０５またはアンテナ１６０６を有する共振回路を作製して、ＩＣカードを完成させることができる。本発明のＭＯＳ容量素子は、作製工程数を抑えつつ、面積あたりの容量値が高いＭＯＳ容量素子を形成することができるので、本発明のＩＣカードのコストを抑えることができる。
【図面の簡単な説明】
【０１５６】
【図１】本発明のＭＯＳ容量素子の断面を模式的に表した図。
【図２】本発明のＭＯＳ容量素子の上面図及び断面図。
【図３】本発明のＭＯＳ容量素子の上面図及び断面図。
【図４】本発明のＭＯＳ容量素子の断面図。
【図５】本発明のＭＯＳ容量素子を用いた液晶表示装置の構成を示す図。
【図６】本発明のＭＯＳ容量素子を用いたＩＣチップまたはＩＤチップの、機能的な構成のブロック図。
【図７】本発明の半導体装置の作製方法を示す図。
【図８】本発明の半導体装置の作製方法を示す図。
【図９】本発明の半導体装置の作製方法を示す図。
【図１０】本発明の半導体装置の作製方法を示す図。
【図１１】本発明の半導体装置の作製方法を示す図。
【図１２】本発明の半導体装置の断面図。
【図１３】本発明の半導体装置の断面図。
【図１４】本発明のＭＯＳ容量素子を用いたＤＲＡＭの構成を示す図。
【図１５】本発明のＭＯＳ容量素子を用いた液晶表示装置の上面図及び断面図。
【図１６】本発明のＭＯＳ容量素子を用いた半導体装置の図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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