(57)【要約】  【目的】歪率と効率を同時に改善されたＤクラスアンプを提供する。  【構成】パルス入力波Ｐ１、Ｐ２によって駆動されるスイッチング出力段のハイサイドＭＯＳトランジスタＱ１とローサイドＭＯＳトランジスタＱ２を備えるＤクラスアンプであり、前記ハイサイドＭＯＳトランジスタＱ１とローサイドＭＯＳトランジスタＱ２との間に接続された直列接続の２個のコイルＬ１及びＬ２と、アノードがローサイドＭＯＳトランジスタＱ２側に接続され、カソードがハイサイドＭＯＳトランジスタＱ１側に接続されるように前記２個のコイルＬ１及びＬ２に対して並列に接続されたダイオードＤ１と、前記コイルＬ１及びＬ２の接続共点Ｍと接地間に接続されてコイルＬ１又はＬ２と共にローパスフィルタＬＰＦを構成するコンデンサＣ１と、を有し、前記接続共点Ｍを出力端とする回路構成であり、スイッチング時の貫通電流が低減されて歪率と効率が共に改善される。【選択図】  図１
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【特許請求の範囲】
【請求項１】
パルス入力波によって駆動されるスイッチング出力段のハイサイドＭＯＳトランジスタとローサイドＭＯＳトランジスタを備えるＤクラスアンプにおいて、
前記ハイサイドＭＯＳトランジスタと前記ローサイドＭＯＳトランジスタとの間に接続された直列接続の２個のコイルと、アノードが前記ローサイドＭＯＳトランジスタ側に接続されるとともにカソードが前記ハイサイドＭＯＳトランジスタ側に接続されるように前記直列接続の２個のコイルに対して並列に接続されたダイオードと、前記２個のコイルの接続共点と接地間に接続されて前記２個のコイルとともにローパスフィルタを構成するコンデンサと、を有して、前記２個のコイルの接続共点を出力端とすることを特徴とするＤクラスアンプ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタルオーディオアンプやモータドライバに用いられるＤクラスアンプ（Ｄ級アンプ或いはＤ級電力増幅器とも云う。）に関する。
【背景技術】
【０００２】
デジタルアンプ機器に用いられているＰＷＭ（パルス幅変調）出力或いはＰＤＭ（パルス持続変調）出力等の逆位相の２つのパルス入力波によって交互に駆動されるスイッチング出力段のハイサイドＭＯＳトランジスタとローサイドＭＯＳトランジスタを備えるＤクラスアンプは、デジタルオーディオアンプやモータドライバに汎用されており、一般にスイッチング出力段の±Ｂ電源間に直列接続された前記ハイサイドＭＯＳトランジスタ（ＭＯＳＦＥＴ）及びローサイドＭＯＳトランジスタ（ＭＯＳＦＥＴ）のＯＮ／ＯＦＦ時のデッドタイムをコントロールすることによって前記ハイサイドＭＯＳトランジスタと前記ローサイドＭＯＳトランジスタに瞬間的に流れる貫通電流を低減すると共に歪率を抑制する駆動方式を採っている。
【０００３】
そして駆動出力方式は、大きく分けて図６に示されるような±Ｂ電源間に接続されたハイサイドＭＯＳトランジスタＱ１とローサイドＭＯＳトランジスタＱ２を逆位相のパルス入力波Ｐ１、Ｐ２で各々スイッチング駆動するハーフ・ブリッジ型と、図７に示されるような（ハイサイドＭＯＳトランジスタ、ローサイドＭＯＳトランジスタ）の（Ｑ１、Ｑ２）と（Ｑ３、Ｑ４）の２組のスイッチング出力段からなるフル・ブリッジ型がある。なお、図６、図７中のコイルＬとコンデンサＣはローパスフィルタＬＰＦを構成し、符号１、２はデッドタイム調整回路、符号３はレベルシフト回路、符号４、５はドライバー回路である。
【０００４】
Ｄクラスアンプに関する公知文献としては、例えば下記［特許文献１］にＤクラスアンプの歪みの低減が可能なオーディオ電力増幅回路に関する技術が記載されている。
【０００５】
【特許文献１】特開２００２−３５９５２５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従来のＤクラスアンプにおける前記ハーフ・ブリッジ型（図６）とフル・ブリッジ型（図７）のどちらにおいても、歪率を改善するためには前記デッドタイムを短くする必要がある。
【０００７】
しかし、デッドタイムを短くすればするほど、前記ハイサイドＭＯＳトランジスタＱ１やＱ３とローサイドＭＯＳトランジスタＱ２やＱ４に流れる貫通電流（ショート・スルー）が増大し、効率の悪化（電力損失の悪化）、更にはトランジスタ素子の破壊を引き起こすことになる。
【０００８】
例えば、前述の図７のフル・ブリッジ型の駆動出力方式のＤクラスアンプの場合のデッドタイム（Ｄead Ｔime；単位ｎｓ）に対する歪率ＴＨＤ（％）及び電力損失（単位Ｗ）の依存特性のシミュレーション結果を表す図８の対数グラフから判るように、Ｄクラスアンプにおける歪率と効率は相反する特性となっており、従来は適当な妥協ポイントで設計されていた。
【０００９】
尤も、例えばデジタルオーディオアンプにおける歪率の改善は主命題であるため、妥協ポイントにおいても貫通電流は効率の面から見れば大きいものとなっていた。
【００１０】
そして、大きな貫通電流は電源の電圧リップルを増長し、周辺機器への電源変動に起因する動作異常或いは不要輻射量を増やす要因になる場合がある。また、大きな貫通電流によって電流検出機能（保護回路）が誤動作し、アンプ出力回路が停止する場合もあり得る。
【００１１】
本発明は、上記Ｄクラスアンプの孕む歪率と効率の相反する特性に鑑みて為されたものであり、簡単な構成でありながら歪率の改善を図りつつ貫通電流をより小さく抑えるように構成されたＤクラスアンプを提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明は、パルス入力波Ｐ１、Ｐ２によって駆動されるスイッチング出力段のハイサイドＭＯＳトランジスタＱ１とローサイドＭＯＳトランジスタＱ２を備えるＤクラスアンプ１０において、前記ハイサイドＭＯＳトランジスタＱ１と前記ローサイドＭＯＳトランジスタＱ２との間に接続された直列接続の２個のコイルＬ１及びＬ２と、アノードが前記ローサイドＭＯＳトランジスタＱ２側に接続されるとともにカソードが前記ハイサイドＭＯＳトランジスタＱ１側に接続されるように前記直列接続の２個のコイルＬ１及びＬ２に対して並列に接続されたダイオードＤ１と、前記２個のコイルＬ１及びＬ２の接続共点Ｍと接地間に接続されて前記２個のコイルＬ１及びＬ２とともにローパスフィルタＬＰＦを構成するコンデンサＣ１と、を有して、前記２個のコイルＬ１及びＬ２の接続共点Ｍを出力端とすることを特徴とするＤクラスアンプ１０を提供することにより、上記課題を解決する。
【発明の効果】
【００１３】
本発明に係るＤクラスアンプは、上記のように構成されているため、
（１）スイッチング出力段のハイサイドＭＯＳトランジスタ及びローサイドＭＯＳトランジスタに流れる貫通電流が低減できるため、両ＭＯＳトランジスタの劣化を最小限にとどめることができ、長寿命化が図れる。
（２）簡単な構成でありながらＤクラスアンプにおける相反する特性である歪率と効率を同時に改善することができる。
（３）貫通電流の低減により、電源電圧リップルによる周辺機器への電源変動に起因する動作異常等の影響の回避、不要輻射量の低減が可能であり、電流検出回路などの誤動作の防止にも有効である。
（４）高効率動作と低歪率を同時に満たすデジタルオーディオアンプが実現できる。
【発明を実施するための最良の形態】
【００１４】
本発明に係るＤクラスアンプの最良の実施の形態について図面に基づいて説明する。なお、従来のＤクラスアンプにおけるスイッチング出力段より手前のＰＷＭ変調回路等の回路は公知技術であるので説明を省略し、専らスイッチング出力段とその貫通電流の低減の作用に絞って説明する。また、従来のＤクラスアンプのスイッチング出力段の回路図の図６、図７と同等回路部については同符号で示す。
【００１５】
図１は本発明に係るＤクラスアンプにおけるスイッチング出力段の回路構成の従来回路からの変更内容と貫通電流低減の作用を説明する図であり、図２は本発明に係るＤクラスアンプにおけるハーフ・ブリッジ型のスイッチング出力段の回路図である。図３は本発明に係るＤクラスアンプにおけるフル・ブリッジ型のスイッチング出力段の回路図である。図４はフル・ブリッジ型における２個のコイルを結合させて、コイル数を減らしたＤクラスアンプの実施の形態例である。図５は本発明に係るＤクラスアンプにおけるフル・ブリッジ型の駆動出力方式のデッドタイム（単位ｎｓ）に対する歪率ＴＨＤ（％）及び電力損失（単位Ｗ）の依存特性のシミュレーション結果を表す対数グラフである。
【００１６】
先ず、図１において、スイッチング出力段の従来回路と本発明の回路とを比較すれば明らかなように、本発明では、スイッチング出力段のハイサイドＭＯＳトランジスタＱ１とローサイドＭＯＳトランジスタＱ２にスイッチング切換遷移時に流れる貫通電流の低減手段として、従来回路におけるハイサイドＭＯＳトランジスタＱ１及びローサイドＭＯＳトランジスタＱ２との間に直列接続の２個のコイルＬ１、Ｌ２（同等特性）が接続されるとともにフライバック電流吸収用のダイオードＤ１が前記直列接続の２個のコイルＬ１、Ｌ２と並列に接続されている点に特徴を有する。
【００１７】
これにより、デッドタイムを短くしてもハイサイドＭＯＳトランジスタＱ１及びローサイドＭＯＳトランジスタＱ２に流れるＯＮ／ＯＦＦ切換時の貫通電流は２個のコイルＬ１、Ｌ２を流れるので、該コイルＬ１、Ｌ２のリアクタンスによって急峻に流れるのではなく、緩やかに大きくなるため大電流とはならず、且つフライバック電流吸収用のダイオードＤ１により安定動作を行うことができるのである。
【００１８】
なお、前記ハイサイドＭＯＳトランジスタＱ１がＯＮ時にはコイルＬ１とコンデンサＣ１がローパスフィルタとなり、前記ローサイドＭＯＳトランジスタＱ２がＯＮ時はコイルＬ２とコンデンサＣ１がローパスフィルタを構成する。
【００１９】
以下、上記貫通電流の低減手段を適用した具体例を説明する。
【００２０】
図２において、ハーフ・ブリッジ型のＤクラスアンプ１０は、互いに逆位相のパルス入力波Ｐ１、Ｐ２によって駆動されるスイッチング出力段のハイサイドＭＯＳトランジスタＱ１とローサイドＭＯＳトランジスタＱ２を備えるＤクラスアンプであって、特に、従来の±Ｂ電源間に直列接続された前記ハイサイドＭＯＳトランジスタＱ１と前記ローサイドＭＯＳトランジスタＱ２との接続を切り離してその間に挿入された直列接続の２個のコイルＬ１及びＬ２と、アノードが前記ローサイドＭＯＳトランジスタＱ２側に接続されるとともにカソードが前記ハイサイドＭＯＳトランジスタＱ１側に接続されるように前記直列接続の２個のコイルＬ１及びＬ２に対して並列に挿入されたダイオードＤ１と、前記２個のコイルＬ１及びＬ２の接続共点Ｍと接地間に接続されて前記２個のコイルＬ１及びＬ２とともにローパスフィルタＬＰＦを構成するコンデンサＣ１と、を有して、前記２個のコイルＬ１及びＬ２の接続共点Ｍを出力端とする回路構成となっている。これは図１で示す貫通電流の低減手段をそのまま適用した事例である。
【００２１】
次に、図３において、フル・ブリッジ型のＤクラスアンプ２０は、前述のハーフ・ブリッジ型のＤクラスアンプ１０を２組（Ｓ１とＳ２）合わせた構成（但し、２組Ｓ１、Ｓ２の各パルス入力波Ｐ１、Ｐ２の逆位相の関係は逆となっている。）となっており、Ｓ１の組（或いはＳ２の組、以下括弧書）では、互いに逆位相のパルス入力波Ｐ１、Ｐ２（Ｐ２、Ｐ１）によって駆動されるスイッチング出力段のハイサイドＭＯＳトランジスタＱ１（Ｑ３）とローサイドＭＯＳトランジスタＱ２（Ｑ４）を備えるＤクラスアンプであって、特に、従来の±Ｂ電源間に直列接続された前記ハイサイドＭＯＳトランジスタＱ１（Ｑ３）と前記ローサイドＭＯＳトランジスタＱ２（Ｑ４）との間に接続された直列接続の２個のコイルＬ１及びＬ２（Ｌ３及びＬ４）と、アノードが前記ローサイドＭＯＳトランジスタＱ２（Ｑ４）側に接続されるとともにカソードが前記ハイサイドＭＯＳトランジスタＱ１（Ｑ３）側に接続されるように前記直列接続の２個のコイルＬ１及びＬ２（Ｌ３及びＬ４）に対して並列に接続されたダイオードＤ１（Ｄ２）と、前記２個のコイルＬ１及びＬ２（Ｌ３及びＬ４）の接続共点Ｍ１（Ｍ２）と接地間に接続されて前記２個のコイルＬ１及びＬ２（Ｌ３及びＬ４）とともにローパスフィルタＬＰＦ１（ＬＰＦ２）を構成するコンデンサＣ１（Ｃ２）と、を有して、前記２個のコイルＬ１及びＬ２（Ｌ３及びＬ４）の接続共点Ｍ１（Ｍ２）を出力端とする回路構成となっている。
【００２２】
次に、図４において、フル・ブリッジ型のＤクラスアンプ３０は、前記フル・ブリッジ型のＤクラスアンプ２０におけるコイルＬ１とコイルＬ４及びコイルＬ２とコイルＬ３が各々同タイミングで電流が流れることに着目して各々一つのコイルＬ１４、Ｌ２３に結合させて回路構成を簡単にしたものであり、動作は前述のＤクラスアンプ２０と同様である。
【００２３】
以上のような本発明に特有の貫通電流の低減手段を備えるＤクラスアンプ１０、２０、３０では、例えば図５のフル・ブリッジ型のＤクラスアンプ２０（図３）における１００Ｗ出力時のデッドタイム（単位ｎｓ）に対する歪率ＴＨＤ（％）及び電力損失（単位Ｗ）の依存特性のシミュレーション結果を表す対数グラフと、従来のフル・ブリッジ型のＤクラスアンプ（図７）のシミュレーション結果（図８）と、を比較すると明らかなように、歪率が十分に小さくなる短いデッドタイムに設定されていても、電力損失は悪化することなく十分に抑えられていて、従来の電力損失よりも一桁程度小さくできることが判る。換言すれば、本発明のＤクラスアンプは、効率を悪化（電力損失を悪化）させることなくデッドタイムを短くすることができるため、歪率を大幅に改善できるのである（歪率と効率の両立）。
【００２４】
また、貫通電流の低減により、電源に負担が掛からないので、電源電圧リップルによる周辺機器への電源変動に起因する動作異常等の影響が回避される。
【００２５】
さらに、貫通電流の低減により、不要輻射量が低減され、電流検出回路等の誤動作が防止されることになる。
【００２６】
特に、歪率の改善と電力損失の低減が強く要請されるデジタルオーディオアンプにおいては、本発明のＤクラスアンプの貫通電流低減の回路構成が有効であることは言うまでもない。
【図面の簡単な説明】
【００２７】
【図１】本発明に係るＤクラスアンプにおけるスイッチング出力段の回路構成の従来回路からの変更内容と貫通電流低減の作用を説明する図である。
【図２】本発明に係るＤクラスアンプにおけるハーフ・ブリッジ型のスイッチング出力段の回路図である。本発明に係るＤクラスアンプにおける貫通電流低減回路の第２の実施の形態のブロック回路図である。
【図３】本発明に係るＤクラスアンプにおけるフル・ブリッジ型のスイッチング出力段の回路図である。
【図４】フル・ブリッジ型における２個のコイルを結合させて、コイル数を減らしたＤクラスアンプの実施の形態例である。
【図５】本発明に係るＤクラスアンプにおけるフル・ブリッジ型の駆動出力方式のデッドタイム（単位ｎｓ）に対する歪率ＴＨＤ（％）及び電力損失（単位Ｗ）の依存特性のシミュレーション結果を表す対数グラフである。
【図６】従来のＤクラスアンプにおけるハーフ・ブリッジ型のスイッチング出力段の回路図である。
【図７】従来のＤクラスアンプにおけるフル・ブリッジ型のスイッチング出力段の回路図である。
【図８】従来のＤクラスアンプにおけるフル・ブリッジ型のスイッチング出力段のデッドタイム（Ｄead Ｔime；単位ｎｓ）に対する歪率ＴＨＤ（％）及び電力損失（単位Ｗ）のシミュレーション結果を表す対数グラフである。
【符号の説明】
【００２８】
１、２    デッドタイム調整回路
３    レベルシフト回路
４、５    ドライバー回路
１０、２０、３０、４０    Ｄクラスアンプ
Ｑ１、Ｑ３    ハイサイドＭＯＳトランジスタ
Ｑ２、Ｑ４    ローサイドＭＯＳトランジスタ
Ｃ、Ｃ１、Ｃ２    コンデンサ
Ｄ、Ｄ１、Ｄ２    フライバック吸収用のダイオード
ＬＰＦ、ＬＰＦ１、ＬＰＦ２    ローパスフィルタ
Ｌ、Ｌ１、Ｌ２、Ｌ３、Ｌ４、Ｌ１４、Ｌ２３      コイル
Ｐ１、Ｐ２    パルス入力波
Ｍ１、Ｍ２    接続共点
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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