(57)【要約】【課題】  小型で高密度、高機能な半導体システムを実現するため、複数の半導体チップ間を貫通電極を用いて最短の配線長で三次元的に接続する方法について、非常に低コスト、短ＴＡＴでかつ接続信頼性に優れた接続構造を提供する。【解決手段】  半導体チップ裏面を所定の厚さまでバックグラインド等によって薄型化し、デバイス側外部電極部に相当する裏面位置に、ドライエッチングにより表層電極に達するまでの孔を形成し、孔の側壁及び裏面側周囲に金属製のメッキ膜を施し、前記金属製のメッキ膜が施された貫通孔内部に、上段側に積層される別の半導体チップの金属製バンプ（突起状電極）を圧接によって変形注入させ、ＬＳＩチップ内に形成された貫通孔内部に前記金属製バンプを幾何学的にかしめて電気的に接続させる。【効果】  非常に低コスト・短ＴＡＴなプロセスで、かつ金属バンプの塑性流動変形を利用したかしめ作用により高い信頼性をもった独自の接続構造を実現することが可能であり、実用性の高い三次元のチップ間接続構造を提供。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１の半導体チップと、前記第１の半導体チップ上に積層された第２の半導体チップとを有し、
前記第１の半導体チップは、互いに反対側に位置する主面及び裏面と、前記主面に配置された第１の電極と、前記裏面から前記第１の電極に達する貫通孔と、前記貫通孔の内壁面に沿って形成され、前記第１の電極と電気的に接続された第２の電極とを有し、
前記第２の半導体チップは、互いに反対側に位置する主面及び裏面と、前記主面に配置された第１の電極と、前記第１の電極上に配置され、前記主面から突出する突起状電極とを有し、
前記第２の半導体チップの突起状電極は、その一部が前記第１の半導体チップの第２の電極を介在して前記貫通孔の中に挿入され、前記第１の半導体チップの第１の電極と電気的に接続されていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第２の電極は、メッキ膜からなることを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記第２の半導体チップの突起状電極は、その一部が塑性流動を伴う変形によって圧接注入されていることを特徴とする半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記貫通孔の内径は、少なくともその一部が奥行き方向に対して広くなるように形成され、
前記突起状電極の一部は、その一部が塑性流動を伴う変形によって圧接注入され、幾何学的なかしめ状態になっていることを特徴とする半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
前記突起状電極は、Ａｕスタッドバンプ、或いはＡｕメッキバンプであり、
前記第２の電極は、Ｃｕメッキ膜及びＡｕメッキ膜からなることを特徴とする半導体装置。
【請求項６】
請求項１に記載の半導体装置において、
前記第２の半導体チップは、更に、前記第２の半導体チップの裏面から前記第２の半導体チップの第１の電極に達する貫通孔と、前記貫通孔の内壁面に沿って形成され、前記第１の電極と電気的に接続された第２の電極とを有することを特徴とする半導体装置。
【請求項７】
請求項１に記載の半導体装置において、
前記第１の半導体チップは、突起状電極を介在して配線基板に実装されていることを特徴とする半導体装置。
【請求項８】
請求項１に記載の半導体装置において、
前記第１及び第２の半導体チップは、同一機能の記憶回路が搭載されていることを特徴とする半導体装置。
【請求項９】
第１の半導体チップと、前記第１の半導体チップ上にインターポーザ基板を介在して積層された第２の半導体チップとを有し、
前記第１の半導体チップは、互いに反対側に位置する主面及び裏面と、前記主面に配置された第１の電極と、前記裏面から前記第１の電極に達する貫通孔と、前記貫通孔の内壁面に沿って形成され、前記第１の電極と電気的に接続された第２の電極とを有し、
前記第２の半導体チップは、互いに反対側に位置する主面及び裏面と、前記主面に配置された第１の電極と、前記第１の電極上に配置され、前記主面から突出する突起状電極とを有し、
前記インターポーザ基板は、互いに反対側に位置する主面及び裏面と、前記主面に配置された第１の電極と、前記第１の電極上に配置され、前記主面から突出する突起状電極と、前記裏面から前記主面に向かって延びる貫通孔と、前記貫通孔の内壁面に沿って形成され、前記第１の電極と電気的に接続された第２の電極とを有し、
前記インターポーザ基板の突起状電極は、その一部が前記第１の半導体チップの第２の電極を介在して前記第１の半導体チップの貫通孔の中に、塑性流動を伴う変形によって圧接注入され、前記第１の半導体チップの第１の電極と電気的に接続されており、
前記第２の半導体チップの突起状電極は、その一部が前記インターポーザ基板の第２の電極を介在して前記インターポーザ基板の貫通孔の中に、塑性流動を伴う変形によって圧接注入され、前記インターポーザの第２の電極と電気的に接続されていることを特徴とする半導体装置。
【請求項１０】
請求項９に記載の半導体装置において、
前記第１の半導体チップは、マイクロコンピュータ或いはロジック回路が搭載され、
前記第２の半導体チップは、記憶回路が搭載されていることを特徴とする半導体装置。
【請求項１１】
主面に配置された第１の電極と、前記主面とは反対側の裏面から前記第１の電極に達する貫通孔と、前記貫通孔の内壁面に沿って形成され、前記第１の電極と電気的に接続された第２の電極とを有する第１の半導体チップと、
主面に配置された第１の電極と、前記第１の電極上に配置され、前記主面から突出する突起状電極とを有する第２の半導体チップとを準備する工程と、
前記第１の半導体チップの第２の電極を介在して前記第１の半導体チップの貫通孔の中に、前記第２の半導体チップの突起状電極の一部を塑性流動に伴う変形によって圧接注入する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項１２】
主面に配置された第１の電極と、前記主面とは反対側の裏面から前記第１の電極に到達する貫通孔と、前記貫通孔の内壁面に沿って形成され、前記第１の電極と電気的に接続された第２の電極とを有する第１の半導体チップと、
主面に配置された第１の電極と、前記第１の電極上に配置され、前記主面から突出する突起状電極とを有する第２の半導体チップと、
主面に配置された第１の電極と、前記第１の電極上に配置され、前記主面から突出する突起状電極と、前記主面とは反対側の裏面から前記主面に向かって延びる貫通孔と、前記貫通孔の内壁面に沿って形成され、前記第１の電極と電気的に接続された第２の電極とを有するインターポーザ基板とを準備する工程と、
前記第１の半導体チップの第２の電極を介在して前記第１の半導体チップの貫通孔の中に、前記インターポーザ基板の突起状電極の一部を塑性流動に伴う変形によって圧接注入する工程と、
前記インターポーザ基板の第２の電極を介在して前記インターポーザ基板の貫通孔の中に、前記第２の半導体チップの突起状電極の一部を塑性流動に伴う変形によって圧接注入する工程と、を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、三次元的に積層された複数の半導体チップを有する半導体装置に関する。
【背景技術】
【０００２】
近年、集積回路が搭載された複数の半導体チップを高密度に実装し、高機能なシステムを短期間で実現するシステム・イン・パッケージ技術が注目されており、各社から多様な実装構造が提案されている。特に複数の半導体チップを三次元的に積層し、大幅な小型化を実現できる積層型パッケージの開発が盛んに進められている。
【０００３】
半導体チップと搭載基板間の電気的続には主にワイヤボンディングが用いられているため、積層される半導体チップは下段チップより上段チップを小さくする必要があり、同等サイズの半導体チップを積層する場合には、スペーサを間に挟んだ構造にすることによってワイヤボンディングエリアを確保することが必要となる。ワイヤボンディング接続は引き回し自由度が高いため、既存の複数の半導体チップの電気的な接続を短ＴＡＴ(Ｔurn Ａround Ｔime)で実現するのに非常に有効な方法である。
【０００４】
しかし、ワイヤボンディング接続では、複数のチップ電極からのすべての配線を一旦搭載基板に落としてから一方のチップに再配線することが必要であり、チップ間の配線長が非常に長くなるという問題と、搭載基板の配線密度が非常に高くなってしまうという問題があった。これによって、チップ間のインダクタンスが増加して高速伝送が困難になるという問題に加え、搭載基板の高密度化により歩留りが悪化し、基板コストの上昇を引き起こす場合がある。
【０００５】
これらのワイヤボンディング接続における課題に対して、チップ間の接続を搭載基板を介さずに実施する方法が提案されている。例えば、特開２００１−２１７３８５号公報には、所定のパターンに形成された配線層を有するテープキャリア状配線テープを半導体チップの上面、底面及び一側面に貼付し、これらの面に外部接続端子を配設したパッケージ構造によって、積層された上下チップ間の接続を可能とする方法が提案されている。個々にパッケージングして外部電極で接続するという従来からのパッケージ積層型の方法であるが、パッケージング方法の工夫によってチップサイズと同等レベルでの三次元積層を可能としている。しかし、個々のパッケージの積層構造であるためチップ間の配線長が長くなってしまうのと、チップサイズの異なる異種チップを混載して積層する場合の自由度が制限されるという問題はある。
【０００６】
これに対して、特開平１１−２５１３１６号公報、及び特開２０００−２６０９３４号公報には、チップ内部を貫通した電極を形成し、上下チップ間を接続する方法が提案されている。特開平１１−２５１３１６号公報では、例えば銅配線からなるデバイス製造プロセスの工程で、同時に銅の貫通電極も形成することで、製造工程の大幅な簡素化を実現した貫通電極付きの半導体チップを提供するものである。特開２０００−２６０９３４号公報では、チップ内に形成したスルーホール部分に電解または無電解メッキ法により半田あるいは低融点金属を埋め込んだ電極をチップの上下に形成し、チップを積層したのち加熱して、埋め込み電極の溶融接合によりチップ間を三次元的に接続する方法を提供している。
【０００７】
【特許文献１】特開２００１−２１７３８５号公報
【特許文献２】特開平１１−２５１３１６号公報
【特許文献３】特開２０００−２６０９３４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
以上説明してきたように、複数の半導体チップを三次元的に積層してパッケージングする方法としては、ワイヤボンディングを用いた方法が主流であるが、将来的には配線長の長さが高速伝送に対して、また、ボンディングエリアの確保が小型、薄型化に対してボトルネックになることが予想されており、それに替わる方法として貫通電極を用いた最短長配線によるチップ間の三次元接続方法が提案されている。貫通電極の形成プロセスは、これまでのウエハプロセスや実装プロセスにはない新規プロセスとなるため、導入するための前提としては、プロセス負荷が小さいこと、短ＴＡＴであること、接続方法が容易でかつ従来並みの信頼性が確保できることが必要である。
【０００９】
特開平１１−２５１３１６号公報で示されたデバイス製造プロセスで銅の貫通電極を同時形成する方法は、プロセス負荷を低減させる上で有効であるが、デバイス製造プロセスと実装プロセスにおける基準寸法には２桁以上の開きがあるため、実装プロセスによるチップ間接続を想定した貫通電極をデバイス製造プロセスで同時に形成することは、デバイス製造自体の歩留りやＴＡＴの低下を引き起こす可能性がある。
【００１０】
また、特開２０００−２６０９３４号公報で示されたチップ内のスルーホール部分にメッキ成長によってバンプ電極を形成する方法は、通常、そのメッキ成長にかなりの時間（数時間以上）を要するという問題と、アスペクト比の高いスルーホール部分を含めて一様に成長させることが技術的に困難であるという問題がある。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
【００１２】
半導体チップ内に形成された貫通電極を用いたチップ間接続を短ＴＡＴかつ低コストで実現する方法として、ＬＳＩチップ（半導体チップ）裏面を所定の厚さまでバックグラインド等によって薄型化し、デバイス側外部電極部に相当する裏面位置に、ドライエッチングにより表層側電極に達するまでの孔を形成し、孔の側壁及び裏面側周囲に金属製のメッキ膜を施し、前記金属製のメッキ膜が施された貫通孔内部に、上段側に積層される別のＬＳＩチップの電極上に形成された金属製バンプを圧接によって変形注入させ、ＬＳＩチップ内に形成された貫通孔内部に前記金属製バンプを幾何学的にかしめて電気的に接続させ、最後にアンダーフィル等の接着材をバンプ接続された上下ＬＳＩチップ間の隙間に充填、硬化されることによって達成される。
【００１３】
ＬＳＩチップ内の貫通電極用に形成された孔内部を電解メッキ等によって充填するのではなく、貫通孔の側壁及び裏面側電極部を接続用電極として活用するのが本接続方式の特徴である。本接続方式の利点及び特徴として、
（１）孔内部を電解メッキ等で充填するのではなく、薄膜の金属メッキを側壁含めた裏面側電極部に形成するだけなので、長時間を要するメッキ充填工程やその後のＣＭＰ(Ｃhemical Ｍechanical Ｐolishing)工程が不要となり、短ＴＡＴかつ低コストなプロセスで製造できる、
（２）圧接時の塑性流動により貫通電極孔内への注入された金属バンプは、そのスプリングバック作用により、貫通電極孔内のメッキ電極部と安定した接合状態で維持される。また、金属バンプはＳｉに比べて線膨張係数が大きいため、リフロー加熱時にも熱膨張差によるかしめ状態が形成され、高温時においても安定した接続状態が維持される、
（３）チップ間の接続プロセスは従来の金のスタッドバンプを用いた圧接工法と同様な方法で対応できる、等がある。
【発明の効果】
【００１４】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
【００１５】
複数のＬＳＩチップ間を最短の配線長で三次元的に接続することを可能とし、下記の効果を得ることができる。
（１）貫通孔内部を電解メッキ等でメッキ充填するのではなく、薄膜の金属メッキを側壁含めた裏面側電極部に形成するだけなので、長時間を要するメッキ充填工程やその後のＣＭＰ(Chemical Mechanical Polishing)工程が不要となり、短ＴＡＴかつ低コストなプロセスで製造できる、
（２）圧接時の塑性流動により貫通電極孔内への注入された金属バンプは、そのスプリングバック作用により、貫通電極孔内のメッキ電極部と安定した接続状態維持される。さらに、金属バンプはＳｉに比べて線膨張係数が大きいため、リフロー加熱時にも熱膨張差によるかしめ状態が形成され、安定した接続状態が維持される、
（３）チップ間の接続プロセスは従来の金のスタッドバンプを用いた圧接工法と同様な方法で対応できる、等がある。すなわち、公知例で開示されている貫通電極を用いた接続方法に対比して、非常に低コスト・短ＴＡＴなプロセスで、かつ金属バンプの塑性流動変形を利用したかしめ作用により高い信頼性をもった独自の接続構造を実現することが可能であり、実用性の高い三次元のチップ間接続構造を提供している。
【発明を実施するための最良の形態】
【００１６】
以下、図面を参照して本発明の実施の形態を詳細に説明する。なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００１７】
（実施形態１）
図１乃至図１４は、本発明の実施形態１である半導体装置に係わる図であり、
図１は、半導体装置の概略構成を示す模式的断面図、
図２は、図１の一部を拡大した模式的断面図、
図３は、図１の半導体チップの概略構成を示す模式的断面図、
図４は、図３の一部を拡大した模式的断面図、
図５乃至図１０は、半導体装置の製造において、半導体チップの製造を説明するための図（（ａ）は模式的平面図，（ｂ）は模式的断面図）、
図１１乃至図１４は、半導体装置の製造において、組み立てプロセスを説明するための模式的断面図である。
【００１８】
本実施形態１の半導体装置は、図１に示すように、配線基板１の主面上に立体的に積層された複数の半導体チップ１からなるチップ積層体３０を有するパッケージ構造になっている。本実施形態１では、これに限定されないが、例えば４つの半導体チップ１（（１ａ），（１ｂ），（１ｃ），（１ｄ））が立体的に積層されている。
【００１９】
配線基板１０は、その板厚方向と交差する平面形状が方形状になっており、本実施形態１では例えば長方形になっている。配線基板１０は、これに限定されないが、例えばガラス繊維にエポキシ系若しくはポリイミド系の樹脂を含浸させた樹脂基板からなり、主面には複数の配線の各々の一部からなる複数の電極パッド（ランド）１１が配置され、主面と反対側の裏面には複数の配線の各々の一部からなる複数の電極パッド（ランド）１２が配置されている。電極パッド１１は、配線基板１０に設けられたスルーホール配線を介して電極パッド１２と電気的に接続されている。
【００２０】
複数の電極パッド１２の各々には、外部接続用端子（外部電極）として例えば半田バンプ１５が電気的にかつ機械的に接続されている。
半導体チップ１は、詳細に図示していないが、厚さ方向と交差する平面形状が方形状になっており、本実施形態１では例えば長方形になっている。
【００２１】
半導体チップ１は、これに限定されないが、図３に示すように、例えば、半導体基板２と、この半導体基板２の主面に形成された複数のトランジスタ素子と、半導体基板２の主面上において絶縁層、配線層の夫々を複数段積み重ねた薄膜積層体（多層配線層）３とを有する構成になっている。半導体基板２としては、例えば単結晶シリコン基板が用いられている。薄膜積層体３の絶縁層としては、例えば酸化シリコン膜が用いられ、配線層としては、例えばアルミニウム（Ａｌ）、又はアルミニウム合金、又は銅（Ｃｕ）、又は銅合金等の金属膜が用いられている。
【００２２】
半導体チップ１は、互いに反対側に位置する主面（回路形成面，素子形成面）１ｘ及び裏面１ｙを有し、半導体チップ１の主面１ｘ側には集積回路が形成されている。集積回路としては、例えばメモリ回路の中の１つであるフラッシュメモリと呼称されるＥＥＰＲＯＭ（Ｅlectrically Ｅrasable Ｐrogrammable Ｒead Ｏnly Ｍemory）が形成されている。集積回路は、主に、半導体基板１の主面に形成されたトランジスタ素子、及び薄膜積層２に形成された配線によって構成されている。
【００２３】
半導体チップ１の主面１ｘには、複数の電極パッド（ボンディングパッド）４が配置されている。本実施形態１において、複数の電極パッド４は、半導体チップ１の主面１ｘの互いに反対側に位置する２つの辺に沿って配置されている。複数の電極パッド４の各々は、半導体チップ１の薄膜積層体３の中の最上層の配線層に形成され、その薄膜積層体３の中の最上層の絶縁層に各々の電極パッド４に対応して形成されたボンディング開口によって露出されている。
【００２４】
半導体チップ１は、複数の電極パッド４に対応して設けられた貫通孔５を有し、さらに複数の貫通電極７を有する構成になっている。貫通孔５は、半導体チップ１の裏面１ｙから半導体基板２及び多層薄膜体３を通して電極パッド４に達する構成になっている。貫通電極７は、半導体チップ１の主面１ｘに設けられた電極パッド４と、貫通孔５の内壁面に沿って形成され、電極パッド４と電気的に接続された電極６とを有する構成になっている。本実施形態１の電極６は、半導体チップ１の裏面１ｙに引き出されており、さらに電極パッド４の裏面を覆うようにして形成されている。電極６は、貫通孔５の内壁面に沿う凹形状になっている。
【００２５】
各々の電極パッド４には、半導体チップ１の主面１ｘから突出する突起状電極（導電性バンプ）として、例えばＡｕからなるスタッドバンプ８が配置され、電気的にかつ機械的に接続されている。
【００２６】
チップ積層体３０において、図１及び図２に示すように、最下段の半導体チップ１（１ａ）は、その主面１ｘが配線基板１０の主面と向かい合い、その主面１ｘと配線基板１０の主面との間に接着材１３を介在して、配線基板１０の主面に接着固定されている。接着材１３としては、例えば、エポキシ系の熱硬化型絶縁性樹脂の中に多数の導電性粒子が混入されたシート状の異方導電性樹脂（ＡＣＦ：Ａnisotropic Ｃonductive Ｆilm）が用いられている。
【００２７】
最下段の半導体チップ１（１ａ）のスタッドバンプ８は、接着材１３の熱収縮力（加熱状態から常温に戻った時に生じる収縮力）や、接着材１３の熱硬化収縮力（熱硬化型絶縁樹脂の硬化時に生じる収縮力）等によって、配線基板１０の電極パッド１１に圧接され、この電極パッド１１と電気的に接続さている。
【００２８】
チップ積層体３０の互いに隣合う２つの半導体チップ１（１ａと１ｂ，１ｂと１ｃ，１ｃと１ｄ）において、上段に位置する半導体チップ１のスタッドバンプ８は、その一部が下段に位置する半導体チップ１の電極６を介在して下段の半導体チップ１の貫通孔５の中（電極６の凹部）に挿入され、下段の半導体チップ１の電極パッド４と電気的に接続されている。このスタッドバンプ８は、その一部が塑性流動を伴う変形によって貫通孔５の中（電極６の凹部）に圧接注入されている。本実施形態１において、下段の半導体チップ１の貫通孔５内は、下段の半導体チップ１の電極６を介在して上段の半導体チップ１のスタッドバンプ８で充填されている。
【００２９】
各々の半導体チップ１の電極６は、半導体チップ１の裏面１ｙに設けられた絶縁膜（２３，２４）、及び貫通孔５の内壁面に沿って設けられた絶縁膜２４によって半導体基板２と電気的に絶縁されている。
【００３０】
電極５は、これに限定されないが、例えば、下層からシード層６ａ、及びメッキ層６ｂを含む多層膜で形成されている。シード層６ａは、例えば下層からＴｉ膜及びＣｕ膜を含む多層膜（Ｔｉ／Ｃｕ）で形成され、メッキ層６ｂは、例えば下層からＣｕ膜及びＡｕ膜を含む多層膜（Ｃｕ／Ａｕ）で形成されている。
各々の半導体チップ１間は、アンダーフィル等の封止用接着材１４によって封止され、機械的な強度を保持すると同時に外部環境から保護されている。
【００３１】
本実施形態１では、各々の半導体チップ１の電極配置（チップ間接続位置）やチップサイズが等価な場合の多段積層による実装形態を示しており、例えばフラッシュメモリの多段積層によって、小型・薄型でかつ大容量化を実現し、マルチメディアカードに内蔵する大容量メモリとしてのアプリケーションを想定している。また、半導体チップ１間のネットは半導体チップ１間の接続で閉じるため、従来のワイヤボンディング接続のように配線基板１０（搭載基板）の配線密度を上げる必要はなく、安価なサブトラ方式の二層基板等を用いて大容量なメモリシステムを構築することが可能である。
【００３２】
次に、本実施形態１の半導体装置の製造について、図５乃至図１４を用いて説明する。まず最初に半導体チップ１の製造について説明し、その後、半導体装置の組み立てについて説明する。
まず、半導体ウエハ２０を準備する（図５参照）。半導体ウエハ２０としては、例えば単結晶シリコンからなる半導体ウエハを用いる。
【００３３】
次に、図５（（ａ），（ｂ））及び図６（ａ）に示すように、半導体ウエハ２０の主面（回路形成面，素子形成面）２０ｘに、集積回路（本実施形態ではフラッシュメモリ）及び複数の電極パッド４を有する複数のチップ形成領域２１を行列状に形成する。複数のチップ形成領域２１は、スクライブ領域（クスライブライン，分離領域，ダイシング領域）によって区画され、互いに離間された状態で配置されている。複数のチップ形成領域２１は、半導体ウエハ２０の主面２０ｘに、主として、トランジスタ素子、薄膜積層体３（図６（ａ）参照）、電極パッド４等を形成することによって形成される。薄膜積層体体３は、半導体ウエハ２０の主面２０ｘ上において、絶縁層、配線層の夫々を複数段積み重ねることによって形成される。
【００３４】
次に、図６（ｂ）に示すように、例えば石英ガラス基板からなる支持基板２７に半導体ウエハ２０を貼り付ける。半導体ウエハ２０の貼り付けは、半導体ウエハ２０の主面２０ｘが支持基板２７と向かい合う状態で、保護テープ２６を介在して行われる。保護テープ２６としては、例えば、ポリイミド系樹脂からなる樹脂基材の両面に、ポリエーテルアミドイミド系又はエポキシ系の紫外線硬化性樹脂からなる接着層（粘着層）を有する保護テープを用いる。
【００３５】
次に、半導体ウエハ２０の裏面２０ｙにバックグラインド処理を施し、図７（ａ）に示すように、半導体ウエハ２０の厚さを薄くする。より薄くした方が接続安定性や、その後のプロセスのＴＡＴが向上するため、適正厚さとして少なくとも５０μｍ以下、望ましくは３０μｍ以下の厚さとする。ウエハ裏面側加工面の平坦性が、その後の製造プロセスに影響を及ぼす場合は、適度なドライポリッシュやウエットエッチングを施すことで加工面の平坦化を図る。
【００３６】
次に、半導体ウエハ２０の裏面２０ｙに例えば酸化シリコン膜からなる絶縁膜２３を形成し、その後、フォトリソグラフィ技術を用いて絶縁膜２３をパターンニングして、図７（ｂ）に示すように、貫通孔形成領域が開口された絶縁膜２３を形成する。
【００３７】
次に、絶縁膜２３から露出する半導体ウエハ２０の裏面２０ｙをＲＩＥ（Ｒeactive Ｉon Ｅtching）等の異方性エッチングによりエッチングして、図８（ａ）に示すように、半導体ウエハ２０の裏面２０ｙ（半導体基板２の裏面２ｙ）から電極パッド４に達する貫通孔５を形成する。
【００３８】
次に、図８（ｂ）に示すように、貫通孔５の内部を含む半導体ウエハ２０の裏面２０ｙの全面に酸化シリコン膜からなる絶縁膜２４を例えばプラズマＣＶＤ（Ｃhemical Ｖapor Ｄeposition）で形成する。絶縁膜２４は、貫通孔５の中において、貫通孔５の内壁面及び電極パッド４の裏面に沿ってこれらの面を覆うようにして形成される。なお、絶縁膜２３は、除去してもよい。
【００３９】
次に、図９（ａ）に示すように、半導体ウエハ２０の裏面２０ｙ上に、例えばフォトレジスト膜からなるマスク２５を形成する。マスク２５は貫通孔５上に開口を有し、この開口の内径サイズは、少なくとも貫通孔５の内壁面における絶縁膜２４が隠れるように、貫通孔５の内径サイズよりも小さくなっている。
【００４０】
次に、マスク２５をエッチングマスクとして使用し、絶縁膜２４をエッチングして、図９（ａ）に示すように、電極パッド４の裏面を覆う絶縁膜２４を選択的に除去する。
【００４１】
次に、マスク２５を除去し、その後、図９（ｂ）に示すように、貫通孔５の内部を含む半導体ウエハ２０の裏面２０ｙの全面に、シード層６ａ及びメッキ層６ｂを順次形成する。シード層６ａは、絶縁膜２４と電極パッド４との密着性を確保するため、例えば下層からＴｉ膜及びＣｕ膜を含む多層膜で形成され、これらの膜は例えばスパッタ法で形成される。メッキ層６ｂは、例えば下層からＣｕ膜及びＡｕ膜を含む多層膜で形成され、これらの膜は例えば電界メッキ法で形成される。メッキ層６ｂの種類としては、ＣｕとＡｕあるいはＴｉとＡｕという組合せが考えられるが、少なくとも最表層のメッキ膜はＡｕであることが望ましい。
【００４２】
次に、メッキ層６ｂ及びシード層６ａを順次パターンニングして、図１０（ａ）に示すように、貫通孔５の内壁面に沿って形成され、電極パッド４と電気的に接続され、かつ半導体ウエハ２０（半導体基板２）から絶縁された凹形状の電極６を形成する。この工程により、電極パッド４及び電極６を有する貫通電極７が形成される。
【００４３】
次に、支持基板２７から半導体ウエハ２０を取り去り、その後、ダイシングテープ２８（図１０（ｂ）参照）に半導体ウエハ２０を貼り付ける。半導体ウエハ２０の貼り付けは、ダイシングテープ２８の粘着層側の主面と半導体ウエハ２０の裏面２０ｙとが向かい合う状態で行われる。
【００４４】
次に、半導体ウエハ２０のスクライブ領域２２に沿って半導体ウエハ２０をダイシングして、図１０（ｂ）に示すように、半導体ウエハ２０を複数の半導体チップ１に個片化（分割）する。
【００４５】
この後、半導体チップ１の電極パッド４上に、突起状電極として例えばスタッドバンプ８を形成することにより、図３に示す半導体チップ１が形成される。スタッドバンプ８は、Ａｕワイヤの先端を溶融してボールを形成し、その後、超音波振動を与えながら半導体チップ１の電極パッド４にボールを熱圧着し、その後、Ａｕワイヤからボールの部分を切断することによって形成される。スタッドバンプ８としては、低剛性の金属製バンプで形成されることが望ましい。
【００４６】
次に、本実施形態１の半導体装置の組み立てについて説明する。
まず、図１１（ａ）に示すように、配線基板１０の主面のチップ搭載領域に、接着材１３として例えばＡＣＦを貼り付ける（以下、ＡＣＦ（１３）と言うこともある）。
【００４７】
次に、ＡＣＦ（１３）上に最下段の半導体チップ１（１ａ）を位置決めし、その後、配線基板１０及び半導体チップ１（１ａ）を加熱した状態で、図１１（ｂ）に示すように、配線基板１０の主面に半導体チップ１（１ａ）を圧着する。半導体チップ１（１ａ）の圧着は、ＡＣＦ（１３）の熱硬化性樹脂が硬化するまで行う。この工程により、最下段の半導体チップ１（１ａ）はＡＣＦ（１３）の樹脂により配線基板１０の主面に接着され、半導体チップ１（１ａ）のスタッドバンプ８は、ＡＣＦ（１３）の導電粒子を介在して配線基板１０の電極パッド１１と電気的に接続される。
【００４８】
次に、図１２に示すように、最下段の半導体チップ１（１ａ）の貫通電極７上に２番目の半導体チップ１（１ｂ）のスタッドバンプ８が位置するように、最下段の半導体チップ１（１ａ）上に２番目の半導体チップ１（１ｂ）を位置決めし、その後、図１３に示すように、２番目の半導体チップ１（１ｂ）を圧着する。この工程において、２番目の半導体チップ１（１ｂ）のスタッドバンプ８は、その一部が最下段の半導体チップ１（１ａ）の貫通孔５の中（電極６の凹部）に、塑性流動を伴う変形によって圧接注入される。最下段の半導体チップ１（１ａ）の貫通孔５は、電極５を介して２番目の半導体チップ１（１ｂ）のスタッドバンプ８で充填される。
【００４９】
この後、２番目の半導体チップ１（１ｂ）と同様にして、３番目及び４番目の半導体チップ１（１ｃ，１ｄ）を圧着することにより、図１４に示すように、配線基板１０の主面に立体的に積層された４つの半導体チップ１を有するチップ積層体３０が形成される。
この後、半導体チップ１間に封止用樹脂１４を充填し、その後、配線基板１０の電極パッドに半田バンプ１５を形成することにより、図１に示す半導体装置がほぼ完成する。
【００５０】
なお、スタッドバンプ８の形成は、図７（ａ）の工程（バックグラインド工程）の前にウエハレベルで実施してもよい。この場合、バンプ付きウエハ状態でデバイス側をテープ等で接着支持する必要があるが、図１０（ａ）の工程（電極形成工程）が終了した段階で、支持テープを剥離させることなく、各チップサイズにダイシングできるため、製造プロセスを簡便化することが可能になる。
【００５１】
図５乃至図１０で示した製造プロセスフローにおいて、ドライエッチングによってウエハ裏面に複数の貫通孔５を形成する際、図４に示すように、孔の側壁面が鉛直方法線に対して、外側に０度から５度程度傾いた形状に加工される。すなわち、孔の奥行き方法に対して、内径が同等もしくは増加する形状で、前記複数の貫通孔５が形成される。これにより、半導体チップ１上に形成されたスタッドバンプ８が圧接時の塑性流動変形によって前記孔内に注入され、幾何学的なかしめ状態を形成した接続構造が実現される。貫通孔部の裏面側入り口のエッジ部分は直角に加工されるのではなく、望ましくは図示のようなＲ形状或いは面取りした形状とし、図１０（ａ）で示したメッキ膜のエッチング工程で、加工用レジスト膜が連続的に均一塗布されるようにする。孔の内壁断面は、シリコン加工面に絶縁膜２４が形成され、その上部にシード層６ａ、及び電界メッキによるメッキ層６ｂが形成される。電極（貫通電極部）６と電極パッド（デバイス側電極部）４とのコンタクト領域は、密着性を確保する観点からシード層（Ｔｉ／Ｃｕ）６ａを介して電気的に接続される。また、ウエハ裏面側は必要に応じて別途絶縁膜で保護される。電極６の凹部内においても、貫通孔５と同様に、外側に０度から５度程度傾いた形状（底の内径サイズ＞上部の内径サイズ）にすることが望ましい。
【００５２】
このように、本実施形態１によれば、以下の効果が得られる。
（１）貫通孔内部を電解メッキ等でメッキ充填するのではなく、薄膜の金属メッキを側壁含めた裏面側電極部に形成するだけなので、長時間を要するメッキ充填工程やその後のＣＭＰ(Ｃhemical Ｍechanical Ｐolishing)工程が不要となり、短ＴＡＴかつ低コストなプロセスで製造できる。
（２）圧接時の塑性流動により貫通電極孔内への注入されたスタッドバンプは、そのスプリングバック作用により、貫通電極孔内のメッキ電極部と安定した接続状態維持される。さらに、金属バンプはSiに比べて線膨張係数が大きいため、リフロー加熱時にも熱膨張差によるかしめ状態が形成され、安定した接続状態が維持される。
（３）チップ間の接続プロセスは従来の金のスタッドバンプを用いた圧接工法と同様な方法で対応できる。
【００５３】
すなわち、公知例で開示されている貫通電極を用いた接続方法に対比して、非常に低コスト・短ＴＡＴなプロセスで、かつ金属バンプの塑性流動変形を利用したかしめ作用により高い信頼性をもった独自の接続構造を実現することが可能であり、実用性の高い三次元のチップ間接続構造を提供できる。
【００５４】
なお、本実施形態１では、突起状電極としてスタッドバンプを用いた例について説明したが、例えばメッキバンプを用いた場合においても、本発明を適用することができる。メッキバンプを用いた場合においても、低剛性な金属製バンプで形成されることが望ましい。
【００５５】
図１５は、本実施形態１の変形例を示す半導体チップの模式的断面図である。
図１５に示すように、貫通孔５の側壁面が鉛直方法の線に対して、外側に０度から５度程度傾いた形状に加工されるのは図４と同様であるが、奥行き方向の途中から、鉛直方向の線に対して内側に３０度から６０度程度傾いた形状に加工される。すなわち、孔の奥行き方向に対して、途中までは内径が同等もしくは増加する形状で加工され、奥行き方向の途中から、逆に内径が狭くなる形状で、複数の孔が加工される。これによって、電極パッド（デバイス側外部電極部）４とのコンタクト領域が小さくなるため、電極パッド（デバイス側外部電極部）４の強度を維持すると同時に電極（貫通電極部）６の熱応力による影響を小さくすることができる。
【００５６】
（実施形態２）
図１６及び図１７は、本発明の実施形態２である半導体装置の製造において、半導体チップの製造を説明するための模式的断面図である。
貫通孔５の内壁面を絶縁膜２４で覆う方法として、前述の実施形態１では、貫通孔５の内壁面に沿う薄膜の絶縁膜２４を形成することにより、貫通孔５の内壁面を絶縁膜２４で覆う例について説明したが、本実施形態２では、貫通孔５の内部を絶縁膜５で一旦埋め込んで、貫通孔５の内壁面を絶縁膜２４で覆う例につして説明する。
【００５７】
まず、貫通孔５を形成した後、図１６（ａ）に示すように、貫通孔５の内部を埋め込むようにして半導体ウエハ２０の裏面２０ｙの全面に酸化シリコン膜からなる絶縁膜２４を例えばプラズマＣＶＤ法で形成する。
【００５８】
次に、図１６（ｂ）に示すように、半導体ウエハ２０の裏面２０ｙ上に、例えばフォトレジスト膜からなるマスク２５を形成する。マスク２５は貫通孔５上に開口を有し、この開口の内径サイズは、少なくとも貫通孔５の内壁面に絶縁膜２４が残るように、貫通孔５の内径サイズよりも小さくなっている。
【００５９】
次に、マスク２５をエッチングマスクとして使用し、貫通孔５の中の絶縁膜２４を選択的にエッチングする。これにより、図１７に示すように、貫通孔５の内壁面が薄膜の絶縁膜２４で覆われ、電極パッド４の裏面が露出する。この後、前述の実施形態１と同様の方法で電極６を形成する。
このように、本実施形態２においても、前述の実施形態１と同様に、半導体ウエハ２０（半導体基板２）から電極６を絶縁分離させることができる。
【００６０】
（実施形態３）
図１８は、本発明の実施形態３である半導体装置の製造において、組み立てプロセスを説明するための模式的断面図である。
前述の実施形態１では、配線基板１０の主面に接着材１３を介在して最下段の半導体チップ１（１ａ）を実装し、その後、最下段の半導体チップ（１ａ）上に順次３つの半導体チップ（１ｂ，１ｃ，１ｄ）を積層してチップ積層体３０を形成する例について説明したが、本実施形態３では、図１８に示すように、先にチップ積層体３０を形成し、その後、配線基板１０の主面にチップ積層体３０を実装する。チップ積層体３０の実装は、最下段の半導体チップ１（１ａ）と配線基板１０との間に接着材１３を介在した状態で配線基板１０にチップ積層体３０を圧着して行う。
本実施形態３においても、前述の実施形態１と同様の効果が得られる。
【００６１】
（実施形態４）
図１９は、本発明の実施形態４である半導体装置の概略構成を示す模式的断面図である。
前述の実施形態１では、最上段の半導体チップ１（１ｄ）の電極６が露出する構造になっているが、本実施形態４の半導体装置は、図１９に示すように、最上段の半導体チップ１（１ｄ）の電極６が封止用接着剤１４で覆われた構造になっている。このような構造にすることにより、半導体装置の信頼性を高めることができる。
【００６２】
（実施形態５）
図２０は、本発明の実施形態５である半導体装置の概略構成を示す模式的断面図である。
本実施形態５の半導体装置は、図２０に示すように、最上段に位置する半導体チップ１（１ｄ）が他の半導体チップ１（１ａ，１ｂ，１ｃ）と異なる構造になっている。即ち、半導体チップ１（１ａ，１ｂ，１ｃ）には、貫通孔５及び電極６が設けられているが、最上段の半導体チップ１（１ｄ）には、貫通孔５及び電極６が設けられていない。このような構造にすることにより、本実施形態５においても、半導体装置の信頼性を高めることができる。
【００６３】
（実施形態６）
図２１は、本発明の実施形態６である半導体装置の概略構成を示す模式的断面図である。
実施形態６では、前述の実施形態１と基本構造及びその適用用途は同様であるが、貫通電極７を有する半導体チップ１の厚さが実施形態１に比べて厚い場合の実施形態を示す。電極（貫通電極部）６の孔内（凹部内）に圧接注入されるスタッドバンプ８が、裏面側電極部及び孔内の側壁電極部のみと機械的に接触または接合され、貫通孔内のデバイス側電極部（底辺部）、即ち電極パッド４とは直接接続されない。この場合、スタッドバンプ８の圧接注入時にバンプ先端が貫通孔内の底辺部まで達しないため、前記底辺部で金属バンプが再塑性流動変形して周辺方向に広がる効果が期待できない。したがって、ドライエッチングにより形成された孔は、図４、図１５に示した孔形状とは異なり、孔径が深さ方向に対して同等か或いは若干狭くなるように形成され、鉛直方向の線に対して内側に数度傾いた孔形状に形成されるのが望ましい。これにより、スタッドバンプ８の圧接注入時に、貫通孔内の側壁部と安定した接触状態を実現することが可能となる。或いは、孔内部に形成される電解メッキ膜を底辺部（デバイス側外部電極とのコンタクト領域）のみ成長させることで、孔深さを実施形態１と同等レベルにした場合は、図４、図１５で示した孔形状に加工されることでよい。
【００６４】
（実施形態７）
図２２は、本発明の実施形態７である半導体装置の概略構成を示す模式的断面図である。
本実施形態７は異種の半導体チップを実施形態１に基づいて三次元積層された実施形態を示している。裏面１ｙ側に電極（貫通電極部）６が形成された最下段の半導体チップ１は、電極バッド（デバイス側外部電極）４上にスタッドバンプ８が形成され、配線基板（搭載基板，パッケージ基板）１０にスタッドバンプ８を介して電気的に接続される。最下段の半導体チップ１と異種の最上段の半導体チップ３１間の電気的な接続は、その中間に再配線用のＳｉからなるインターポーザ基板３２を積層することで実現される。インターポーザ基板３２には、最下段の半導体チップ１の電極６に対応する位置にスタッドバンプ８が形成され、最上段の半導体チップ３１のスタッドバンプ８に対応する位置に、実施形態１及び２と同様な電極（貫通電極部）６が形成される。両者間はインターポーザ基板３２に形成された配線を介して電気的に接続され、最下段の半導体チップ１と最上段の異種の半導体チップ３１は最短の配線長をもって電気的に三次元接続される。インターポーザ基板３２には単に再配線のための配線パターンを形成するだけでなく、キャパシタの形成によって特性インピーダンスを整合させる配線設計等、高速信号伝送を考慮した配線パターンを構成できることは言うまでもない。例えば、最下段の半導体チップ１はギガヘルツ帯の周波数性能を持つ高性能マイコン（ＭＰＵ）であり、最上段の半導体チップ３１が高速メモリ（ＤＲＡＭ：Ｄynamic Ｒandom Ａccess Ｍemory））である場合、ＭＰＵとＤＲＡＭ間の高速バス伝送設計を中間のＳｉインターポーザ３２上で高密度・最短配線長で形成することができ、大容量メモリを混載したＳＯＣ(Ｓystem Ｏn Ｃhip)プロセスからなるシステムＬＳＩ代替の高性能システムを構築することが可能となる。通常、ボード実装のような長距離のチップ間接続を前提としているため、各チップの入出力回路の高速・低電力性を犠牲にしても、信号の駆動能力を高めているが、上記のような最短配線長のチップ間接続を実現することで、入出力回路の駆動能力をＳＯＣ並に低く設定することが可能となり、デバイスの高速伝送、低消費電力化を加速することができる。また、ＳＲＡＭ等のメモリを混載する場合、メモリの耐熱温度が一般のデバイスに比べて低いため、前記Ｓｉインターポーザ基板に、高性能マイコン（ＭＰＵ）の発熱をメモリ側に伝達させにくい機能を持たせることも可能である。例えば、前記マイコンとＳｉインターポーザ基板との隙間を封止する樹脂に、通常のエポキシ系樹脂に比べて熱伝導率の低い材料を用いる、或いはＳｉインターポーザの表面に熱伝導率の低い材料をコーティングする等の手段がある。
【００６５】
（実施形態８）
図２３は、本発明の実施形態８である半導体装置の概略構成を示す模式的断面図である。
本実施形態８は、実施形態７において、Ｓｉからなるインターポーザ基板３２上に、２種類の異種半導体チップを混載積層した実施形態を示している。例えば、実施形態７と同様に最下段のチップ１はギガヘルツ帯の周波数性能を持つ高性能マイコン（ＭＰＵ）であり、最上段のチップ３１には高速メモリ（ＤＲＡＭ）とフラッシュメモリ（Ｆlash）が混載されたシステムで、前記ＭＰＵとＤＲＡＭ、Ｆlash間は貫通電極７を介して最短配線長で電気的にそれぞれ接続される。実施形態７も同様であるが、最上層のＤＲＡＭ及びＦlashには電極（貫通電極７）６を形成する必要がなく、特に厚さの制約もないため、外部からチップを購入してシステムを構築することも容易である。
【００６６】
（実施形態９）
図２４は、本発明の実施形態９である半導体装置の概略構成を示す模式的断面図である。
本実施形態９は、実施形態７において、Ｓｉからなるインターポーザ基板３２を介して、前記上段側の半導体チップ３１を実施形態１と同様に多数個積層した場合を示している。例えば、上段側の半導体チップ３１をＤＲＡＭとした場合、本実施形態９によって、ＳＯＣでは実現困難な高速かつ大容量なメモリ混載のマイクロコントローラ（ＭＰＵ）システムを実現することが可能となる。また、旧世代プロセスのメモリを多段積層することで、大容量化を図りながらも低コストかつ高歩留りなシステムを構築することも可能である。
【００６７】
（実施形態１０）
図２５は、本発明の実施形態１０である半導体装置の製造を示す模式的断面図である。
本実施形態１０では、最下段の半導体チップ３３においては、デバイス側外部電極に対応する位置に実施形態１から９と同様、電極（貫通電極７）６が形成されている。デバイス側については実施形態１から９と異なり、配線基板（搭載基板，パッケージ基板）にスタッドバンプ８を介して電気的に接続されるのではなく、ウエハプロセス上で前記外部電極部からの再配線、絶縁膜（ポリイミド膜）形成及び外部電極（はんだバンプ）形成が実施される。すなわち、最下段の半導体チップ３３は、一般にＷＰＰ(Ｗafer Ｐrocess Ｐackage)と呼ばれるパッケージング技術を適用し、ウエハ状態のままパッケージングされたものである。最下段の半導体チップ３３は、個片にダイシングされる前のウエハ状態のままで、前記裏面側に形成された電極６の孔内（凹部）に、上段側に積層される半導体チップ３１の電極パッド（外部電極）４上に形成されたスタッドバンプ８が変形、注入され、電気的に接続される。複数枚の半導体チップ３１が前記方式でウエハレベルで積層実装され、最後に各チップ積層エリアをアンダーフィル等の接着材１４を用いて封止されるか、或いはウエハ状態のまま全体をトランスファーモールドレジンを用いて一括封止されてもよい。最後に個片ごとにダイシングされてパッケージングプロセスは完了する。本実施形態１０においては、例えば実施形態７と同様に、ＷＰＰで構成された最下段の半導体チップ３３はギガヘルツ帯の周波数性能を持つ高性能マイコン（ＭＰＵ）であり、最上段の半導体チップ３１が高速メモリ（ＤＲＡＭ）で、ＭＰＵとＤＲＡＭ間の高速バス伝送を中間のＳｉインターポーザ３２上で高密度・最短配線長で形成することができる。ただし、ウエハレベルでの積層実装であるため、最下段の半導体チップが上段側の半導体チップより個々のチップサイズが小さい場合には、上段側半導体チップが搭載不可となるため、その際には、最もチップサイズの大きい半導体チップか、或いはＳｉのインターポーザ基板３２を最下段のＷＰＰで構成することによって、ウエハレベルでの積層実装を可能とする。
【００６８】
（実施形態１１）
図２６は、本発明の実施形態１１である半導体装置の製造において、上下の半導体チップ間の接続方法を示す模式的断面図である。
図４、図１５において示した製造プロセスによって、電極６が形成された後、前記電極（裏面貫通電極）６が形成された側に、ウエハ状態のままシート状の接着材１３が一面に貼り付けられ、前記接着材１３を貼り付けた状態で個々の半導体チップ１にダイシングされる。各半導体チップ１はその裏面に接着材１３が貼り付けられた状態でチップトレイ等に格納される。前記接着材１３はデバイス回路面側にウエハ状態のまま貼り付けられた場合でもよい。ただし、搭載時の位置合わせ用アライメントマークの認識を困難する場合があるため、特に透明度の高い接着材である場合に限られる。各半導体チップ１を搭載する配線基板１０は、例えば複数の半導体チップ１がエリアアレイ上に搭載できる構成で製造されており、各チップ搭載エリアには事前に同様な接着材１３が貼り付けられ、図示のように、裏面に接着材が貼り付けられた各半導体チップ１は、下段側の半導体チップに形成された電極（裏面電極部）６の位置と、上段側の半導体チップに形成されたスタッドバンプ８との位置合わせを実施した状態で多段に積層され、最上段の半導体チップ１を積層する際にその位置合わせと同時に、圧接荷重またはそれと同時に超音波を印加することで、全チップ一括でチップ間接続が実施される。実施形態６においては、電極６の孔内部が実施形態１に比べて深いため、前記接着材１３の一部がこの電極６に充填され、圧接注入されたスタッドバンプ８との隙間を埋める効果も期待される。実施形態６においては、アンダーフィル等の接着材を用いた例を示したが、この方法によれば、チップ間接続完了後の封止プロセスが不要となるため、プロセスの簡略化が可能となる。ただし、特に耐湿性を要する場合等、必要に応じてチップ搭載エリア全体をトランスファーモールドレジンによって再度封止されてもよい。
【００６９】
（実施形態１２）
図２７は、下段の半導体チップと上段の半導体チップ間のバンプ接続構造の例を示す。
本発明による基本的なチップ間接続構造は、上段に示した接続構造１であり、下段側チップ裏面に形成された電極６の孔内部に上段側半導体チップ上に形成されたスタッドバンプ８が圧接により注入充填され、幾何学的なかしめ状態が形成された接合構造である。しかしながら、設計上の制約から必ずしも下段側半導体チップの裏面電極位置と上段側半導体チップのスタッドバンプ位置とを一致させることが難しい場合も想定され、その場合には中段の図の接合構造２に示したように、裏面電極側に再配線エリアを形成し、それによって上下間のずれを補正して上下半導体チップ間を接続させてもよい。また、同様に設計上の制約から、裏面電極の孔径を十分に確保できない場合には、下段の接合構造３に示すように、金属バンプサイズに対して小さい貫通電極部の孔内部に前記金属バンプを圧接注入させてチップ間を接続させることも可能である。
【００７０】
（実施形態１３）
図２８は、本発明の実施形態１３である半導体装置の製造において、半導体チップの製造工程を示す模式的断面図である。
（１）ウエハ状態のままデバイス側外部電極部またはそれに隣接した位置に、ドライエッチング（Ｄeep-ＲＩＥ）によりウエハ内部に複数の孔が形成され、プラズマＣＶＤ(Ｃhemical Ｖapor Ｄeposition)等によって、孔内部側壁に酸化絶縁膜が形成される。
（２）スタッドバンピング法により、Ａｕのスタッドバンプが形成される。一度目のバンピングによるバンプは孔内部に充填され、二度目にバンピングされたバンプが外部電極として形成される。
（３）シリコンウエハが、前記孔内に充填されたバンプ位置までバックグラインド（ＢＧ）によって研削される。研削時に金属バンプ成分がウエハ面内に分布した場合には、簡単なエッチング及び洗浄処理が実施される。
（４）上段側半導体チップのスタッドバンプ（金属バンプ）が、圧縮荷重（及び超音波）を外部から印加されることによって、下段側半導体チップ裏面側の貫通バンプ領域を下部方向に変形させながら、前記金属バンプが孔内に変形、注入され上下チップ間が電気的に接続される。本実施形態では、メッキプロセスを不要とするため、プロセスの低コスト化が可能となる。
【００７１】
以上、本発明者によってなされた発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【図面の簡単な説明】
【００７２】
【図１】本発明の実施形態１である半導体装置の概略構成を示す模式的断面図である。
【図２】図１の一部を拡大した模式的断面図である。
【図３】図１の半導体チップの概略構成を示す模式的断面図である。
【図４】図３の一部を拡大した模式的断面図である。
【図５】本発明の実施形態１である半導体装置の製造において、半導体チップの製造を説明するための図（（ａ）は模式的平面図，（ｂ）は模式的断面図）である。
【図６】本発明の実施形態１である半導体装置の製造において、半導体チップの製造を説明するための図（（ａ）及び（ｂ）は模式的断面図）である。
【図７】本発明の実施形態１である半導体装置の製造において、半導体チップの製造を説明するための図（（ａ）及び（ｂ）は模式的断面図）である。
【図８】本発明の実施形態１である半導体装置の製造において、半導体チップの製造を説明するための図（（ａ）及び（ｂ）は模式的断面図）である。
【図９】本発明の実施形態１である半導体装置の製造において、半導体チップの製造を説明するための図（（ａ）及び（ｂ）は模式的断面図）である。
【図１０】本発明の実施形態１である半導体装置の製造において、半導体チップの製造を説明するための図（（ａ）及び（ｂ）は模式的断面図）である。
【図１１】本発明の実施形態１である半導体装置の製造を説明するための図（（ａ）及び（ｂ）は模式的断面図）である。
【図１２】本発明の実施形態１である半導体装置の製造を説明するための模式的断面図である。
【図１３】本発明の実施形態１である半導体装置の製造を説明するための模式的断面図である。
【図１４】本発明の実施形態１である半導体装置の製造を説明するための模式的断面図である。
【図１５】本発明の実施形態１の変形例である半導体チップの模式的断面図である。
【図１６】本発明の実施形態２である半導体装置の製造を説明するための模式的断面図である。
【図１７】本発明の実施形態２である半導体装置の製造を説明するための模式的断面図である。
【図１８】本発明の実施形態３である半導体装置の製造を説明するための模式的断面図である。
【図１９】本発明の実施形態４である半導体装置の概略構成を示す模式的断面図である。
【図２０】本発明の実施形態５である半導体装置の概略構成を示す模式的断面図である。
【図２１】本発明の実施形態６である半導体装置の概略構成を示す模式的断面図である。
【図２２】本発明の実施形態７である半導体装置の概略構成を示す模式的断面図である。
【図２３】本発明の実施形態８である半導体装置の概略構成を示す模式的断面図である。
【図２４】本発明の実施形態９である半導体装置の概略構成を示す模式的断面図である。
【図２５】本発明の実施形態１０である半導体装置の製造を説明するための模式的断面図である。
【図２６】本発明の実施形態１１である半導体装置の製造を説明するための模式的断面図である。
【図２７】本発明の実施形態１２である半導体チップ間のバンプ接続構造の例を示す模式的断面図である。
【図２８】本発明の実施形態１３である半導体装置の製造を説明するための模式的断面図である。
【符号の説明】
【００７３】
１…半導体チップ、２…半導体基板、３…薄膜積層体、４…電極パッド、５…貫通孔、６…電極、７…貫通電極、８…スタッドバンプ、１０…配線基板、１１，１２…電極パッド、１３…接着材、１４…封止用接着材、１５…半田バンプ、２０…半導体ウエハ、２１…チップ形成領域、２２…スクライブ領域、２３，２４…絶縁膜、２５…マスク、３０…チップ積層体、３１…半導体チップ、３２…インターポーザ基板、３３…半導体チップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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