(57)【要約】【課題】ソース／ドレイン領域のシート抵抗とコンタクト抵抗を低減させながら自己整合コンタクト・プロセスが適用できるＭＯＳトランジスタを提供する。【解決手段】共に酸化シリコンよりなるフィールド酸化膜２およびＬＤＤサイドウォール６の上であってコンタクトホール１６の重ね合わせずれが発生すると予測される領域にＷＳｉｘ膜からなる部分型導電ストッパ膜８Ｆ，８Ｇを形成し、かつこれらストッパ膜８Ｆ，８Ｇの中間ではソース／ドレイン領域７の表面にＴｉＳｉｘ膜１１を形成してシート抵抗を低減させる。コンタクトホール１６の底面がフィールド酸化膜２やＬＤＤサイドウォール６の上に掛かっても、ストッパ膜８Ｆ，８Ｇのおかげでこれらの絶縁膜に穴が開かず、かつ該ストッパ膜８Ｆ，８Ｇがソース／ドレイン取出し電極として機能するのでコンタクト抵抗を低減できる。【選択図】図２４
2005167279.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板上に形成されたフィールド絶縁膜に対してエッチング選択比を確保可能な導電膜からなり、かつ後工程で形成されるコンタクトホールの重ね合わせずれの発生予測範囲をカバーするごとく形成された導電ストッパ膜を有し、
前記導電ストッパ膜がゲート電極と共通の導電膜で形成されると共に埋め込み絶縁膜により該ゲート電極と絶縁されてなり、前記シリコン基板中、少なくとも該埋め込み絶縁膜の直下の領域に自己整合的にソース／ドレイン領域が形成されてなるＭＯＳトランジスタ。
【請求項２】
前記導電ストッパ膜と前記ソース／ドレイン領域とが、各々の表面に自己整合的に形成されたシリサイド膜を有する請求項１記載のＭＯＳトランジスタ。
【請求項３】
予めフィールド絶縁膜，ゲート絶縁膜，ゲート電極，ソース／ドレイン領域が形成されたシリコン基板の全面に、薄い絶縁膜をコンフォーマルに形成する第１工程と、前記絶縁膜をパターニングすることにより、後工程で形成されるコンタクトホールの重ね合わせずれの発生予測範囲をカバーし得る絶縁ストッパ膜を少なくとも素子形成領域から前記フィールド絶縁膜上にかけて形成する第２工程と、前記絶縁ストッパ膜に被覆されない前記ソース／ドレイン領域の露出面に自己整合的にシリサイド膜を形成する第３工程と、基体の全面を層間絶縁膜で被覆する第４工程と、前記ソース／ドレイン領域を重ね合わせのターゲットとして前記層間絶縁膜にコンタクトホールを開口する第５工程とを有するＭＯＳトランジスタの製造方法。
【請求項４】
前記フィールド絶縁膜としてＳｉＯｘ膜、前記絶縁ストッパ膜としてＳｉＮ膜を用いる請求項３記載のＭＯＳトランジスタの製造方法。
【請求項５】
前記第２工程において、前記絶縁ストッパ膜を素子形成領域から前記ゲート電極上にかけても形成する請求項３記載のＭＯＳトランジスタの製造方法。
【請求項６】
予めフィールド絶縁膜が形成されたシリコン基板の素子形成領域の所定部位にゲート絶縁膜を形成する第１工程と、基体の全面に導電膜を堆積する第２工程と、前記導電膜をパターニングし、前記ゲート絶縁膜上にはゲート電極、前記素子形成領域から前記フィールド絶縁膜にかかる領域には後工程で形成されるコンタクトホールの重ね合わせずれの発生予測範囲をカバーし得る導電ストッパ膜を形成する第３工程と、前記シリコン基板中、少なくとも前記ゲート電極と前記導電ストッパ膜との間に表出する領域にソース／ドレイン領域を形成する第４工程と、前記ゲート電極と前記導電ストッパ膜との間を絶縁膜で埋め込む第５工程と、基体の全面を層間絶縁膜で被覆する第６工程と、前記導電ストッパ膜を重ね合わせのターゲットとして前記層間絶縁膜にコンタクトホールを開口する第７工程とを有するＭＯＳトランジスタの製造方法。
【請求項７】
前記第４工程と前記第５工程との間で、前記ゲート電極，導電ストッパ膜，ソース／ドレイン領域の各々の表面に自己整合的にシリサイド膜を形成する請求項６記載のＭＯＳトランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コンタクトホール形成時の重ね合わせずれの許容度を増大させると共に、コンタクト抵抗やシート抵抗の低減を図ることが可能なＭＯＳトランジスタおよびその製造方法に関する。
【背景技術】
【０００２】
近年のＶＬＳＩ，ＵＬＳＩといった超高集積化半導体装置においては、デザイン・ルールの縮小に伴って益々高度なプロセス技術が要求されている。
【０００３】
たとえば、０．３μｍ以降のデザイン・ルールの下では、接続孔の設計余裕を下層配線との重ね合わせ誤差のバラつきを考慮して決定しようとすると、接続孔の設計寸法（＝ホール径＋設計余裕）が大きくなり過ぎる問題が生じている。下層配線の線幅の拡大をもってこの問題に対処しようとするとチップ面積の縮小や高集積化が妨げられ、逆にホール径を縮小しようとするとホール・パターンが解像できなくなる。上述の重ね合わせ誤差のバラつきは、フォトリソグラフィで用いられる縮小投影露光装置のアライメント性能の不足に起因するものである。しかもこのバラつきは、半導体プロセスに含まれる様々なスケーリング・ファクターの中でも特にスケール・ダウンが困難な項目であり、解像度以上に露光技術の限界を決定する要因であるとすら言われている。
【０００４】
このような背景から、位置合わせのための設計余裕をフォトマスク上で不要にできる自己整合コンタクト（ＳＡＣ）プロセスが提案されている。ＳＡＣプロセスとしては様々なタイプが知られているが、配線の上部や側壁部をＳｉＮ膜で覆ったり、あるいは配線と層間絶縁膜との間にＳｉＮ膜を１層介在させ、これらのＳｉＮ膜をエッチング停止膜として利用するプロセスが最も良く検討されている。これは、余分な露光工程が必要とならず、また層間絶縁膜の平坦化が可能となるからである。
【０００５】
一方、配線の低抵抗化も重要な課題である。半導体デバイスの高集積化に伴って縮小されるものはホール径や配線幅だけではなく、ソース／ドレイン領域を構成する拡散層の厚さ（接合深さ）もその例である。しかし、接合が浅くなるとシート抵抗が増大し、たとえばデザイン・ルール０．１μｍの下で接合深さが０．０６μｍ程度となった場合には、シート抵抗は１ｋΩ／□にも達する。このことは、ＡＳＩＣ等のように拡散層を電極として用いるデバイスにおいて、応答速度を大きく低下させる原因となる。
【０００６】
この拡散層の低抵抗化を、その表面に金属シリサイド層を形成することで達成する技術が知られている。この金属シリサイド層は一般に、シリコン（Ｓｉ）系材料層の表出部を含む基板の全面にシリサイドを形成できる金属膜を薄く堆積させた後、熱処理を施し、該金属膜とＳｉ系材料層とが接触した部分において自己整合的なシリサイド化反応（ＳＡＬＩＣＩＤＥ；self-aligned silicidation）を進行させる手法で形成される。シリサイドを形成できる金属として最も良く利用されるものはＴｉ，Ｍｏ等の遷移金属であり、ＭＯＳトランジスタのソース／ドレイン領域やゲート電極の表面にＴｉＳｉｘ膜，ＭｏＳｉｘ膜が形成される。かかるソース／ドレイン領域に臨んでコンタクトホールを開口し、その内部を金属プラグで埋め込めば、実際にコンタクト抵抗を決定している金属プラグとＳｉのコンタクト面積は実寸のコンタクト面積より遥かに広いソース／ドレイン領域全体に近いものとなるため、実効的にコンタクト抵抗を下げることが可能となる。
【０００７】
【特許文献１】特開平４−８４４３９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、上述したＳＡＣとＳＡＬＩＣＩＤＥの両プロセスは、今後の世代の半導体デバイスの製造において同時に適用されることが望まれるが、これに際して次のような問題が生ずる虞れがある。この問題について、図３７および図３８を参照しながら説明する。
【０００９】
図３７は、ＬＤＤ構造を有するＭＯＳトランジスタの製造プロセスにおいて、素子形成領域にゲート電極８４（ｐｏｌｙＳｉ／ＷＳｉｘ）とソース／ドレイン領域８７を形成した後、ＳｉＮエッチング停止膜８９を介して層間絶縁膜９０（ＳｉＯｘ／ＢＰＳＧ）をほぼ平坦に形成し、この上でレジスト・パターニングを行った状態を示している。ここまでのプロセスを簡単に説明すると、まずＳｉ基板８１に公知の選択酸化分離法（ＬＯＣＯＳ）法によりフィールド酸化膜８２（ＳｉＯ２）を形成し、このフィールド酸化膜８２により規定される素子形成領域の全面を酸化してゲート酸化膜８３を形成した後、Ｗ−ポリサイド膜（ｐｏｌｙＳｉ／ＷＳｉｘ）とＳｉＯｘ膜を順次積層し、この積層膜をパターニングしてオフセット酸化膜８５（ＳｉＯｘ）とゲート電極８４とを形成する。続いて、低濃度イオン注入によるＬＤＤ領域の形成、ＳｉＯｘ膜の全面堆積およびエッチバックによるＬＤＤサイドウォール８６の形成、高濃度イオン注入によるソース／ドレイン領域８７の形成を行う。
【００１０】
次に、基体の全面に薄くＴｉ膜を成膜し、シリサイド化アニールを行ってソース／ドレイン領域８７の表面にＴｉＳｉｘ膜８８を形成する。このＴｉＳｉｘ膜８８は、素子形成領域からＬＤＤサイドウォール８６およびフィールド酸化膜８２の上へ若干這い上がる形状を呈するのが普通である。この這い上がり部分の長さは、最初に全面に成膜されるＴｉ膜の厚さとアニール時間を増すことにより増大し、低抵抗化を図るにはこれらの条件が有利とされる。しかしその一方で、這い上がり部分の長さの増大はプロセスの不安定性を増す原因となる。また、ゲート電極８４の上面もシリサイド化できる様にオフセット酸化膜８５が設けられていない場合には、長い這い上がり部分が該ゲート電極８４とソース／ドレイン領域８７とを短絡させる原因ともなる。したがって通常は、低抵抗化を図りながら這い上がり部分の長さもできるだけ縮小できる様に、プロセスの最適化が行われている。
【００１１】
さらに、基体の全面をコンフォーマルなＳｉＮエッチング停止膜８９で被覆した後、層間絶縁膜９０で基体の表面を略平坦化する。この層間絶縁膜９０は、たとえばＳｉＯｘ膜とホウ素・リン・シリケート・ガラス（ＢＰＳＧ）膜との積層膜である。この層間絶縁膜９０の上で、コンタクトホール・エッチングのマスクとなるレジスト・パターン９１（ＰＲ）を形成する。レジスト・パターン９１の開口９２は、重ね合わせずれの無い理想的な状態ではソース／ドレイン領域８７の中央に臨んで形成されるはずであるが、図示される例ではその位置がＬＤＤサイドウォール８６とフィールド酸化膜８２に重複している。
【００１２】
この状態で、まずＳｉＮエッチング停止膜８９に対して高選択比を確保できる条件でドライエッチングを行うことにより層間絶縁膜９０の露出部を選択的に除去し、ＳｉＮエッチング停止膜８９が露出した時点でエッチングを一旦停止する。次に、ＴｉＳｉｘ膜８８に対して高選択比を確保できる条件でＳｉＮエッチング停止膜８９の露出部を選択的に除去し、図３８に示されるようなコンタクトホール９３を形成する。しかし、ＴｉＳｉｘ膜８８に対して高選択比を確保できる条件は一般にＳｉＯｘ系材料膜に対しては高選択比を保証できない。このため、コンタクトホール９３の底面の一部にＬＤＤサイドウォール８６やフィールド酸化膜８２が表出すると、この表出部からＳｉＯｘ膜の侵食が進んでしまい、図示されるような穴９４が開いてしまう。このような穴９４が存在すると、コンタクトホール・エッチング時に除去されたソース／ドレイン領域８７の不純物を補償してコンタクト抵抗を下げるためのいわゆるコンタクト・イオン注入を行う際、この穴９４を通した下地にも不純物が導入されてしまい、耐圧劣化や接合リークの増大といったデバイス特性の劣化が生ずる。ＴｉＳｉｘ膜８８の這い上がり長さを大としておけばこの問題は一見解決できるようであるが、この長さは前述の理由により増大させることができない。
【００１３】
このように、ソース／ドレイン領域のシート抵抗とコンタクト抵抗の低減を図りながらＳＡＣを適用するプロセスは、現状では実現困難である。本発明は、これらを両立させることを可能とするＭＯＳトランジスタおよびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明のＭＯＳトランジスタは上述の目的を達成するために提案されるものであり、フィールド絶縁膜上であってコンタクトホールの重ね合わせずれが発生すると予測される領域に、該フィールド絶縁膜とエッチング選択比のとれる導電膜あるいは絶縁膜でストッパ膜を形成することにより、コンタクトホールの開口位置が仮にずれてもフィールド絶縁膜への穴開きを防止できるようにするものである。また、導電ストッパ膜をゲート電極側でも使用する場合には、ゲート電極とストッパ膜との短絡を防止するために、ゲート電極の側壁面にサイドウォールを形成しておくことが必要である。さらに、ゲート電極の上面の絶縁を図るために、オフセット絶縁膜が形成されていればストッパ膜の形成範囲を広げることができ、一層好ましい。
【００１５】
上記ストッパ膜はソース／ドレイン領域の全面を被覆していても、あるいは途中で離間されていても良い。全面被覆型とする場合には、ストッパ膜の表面の全部または一部をシリサイド化することができる。また部分被覆型とする場合には、離間されている部分を低抵抗化するために、この部分に対応するソース／ドレイン領域の表面をシリサイド化することが有効である。
【００１６】
ここで本発明に係るＭＯＳトランジスタは、ゲート電極とフィールド絶縁膜側のストッパ膜とを共通の導電膜で形成し、該ゲート電極とストッパ膜との間を埋め込み絶縁膜により電気的に分離し、この埋め込み絶縁膜の直下をソース／ドレイン領域とする。このような構成では、コンタクトホールはソース／ドレイン領域に直接臨む様には開口されず、全面的にストッパ膜をソース／ドレイン取出し電極として利用することになる。これに加えてストッパ膜とソース／ドレイン領域の表面が自己整合的にシリサイド化されていれば、コンタクト抵抗とシート抵抗を低減させることができ、有効である。
【００１７】
次に、上述のＭＯＳトランジスタの製造方法であるが、まずゲート電極とストッパ膜を別の導電膜あるいは絶縁膜で形成する場合は、基本的には従来公知のＭＯＳトランジスタの製造プロセスにこのストッパ膜を形成する工程およびストッパ膜を追加すれば良く、これにＳＡＬＩＣＩＤＥ工程を適宜追加する。なお、本発明では上記ストッパ膜として絶縁膜を用いることも可能であるが、この場合には従来公知のプロセスとの相違点としてＳＡＬＩＣＩＤＥ工程の追加による低抵抗化を必須の要件とする。
【００１８】
一方、ゲート電極とストッパ膜を共通の導電膜で形成する場合、この導電膜のパターニングについてはフォトマスクの変更で対応することができる。この後はゲート電極とストッパ膜とを絶縁するための埋め込み絶縁膜の形成工程が追加されるだけなので、工程数の増加を最小限に抑えることができる。もちろん、ＳＡＬＩＣＩＤＥプロセスを組み合わせてストッパ膜やソース／ドレイン領域の低抵抗化を図っても良い。
【発明の効果】
【００１９】
本発明を適用すれば、ＭＯＳトランジスタのソース／ドレイン領域のシート抵抗やコンタクト抵抗の低減を図りながら、コンタクトホールの重ね合わせずれに対するマージンを大きく確保することができる。このため、半導体デバイスのデザイン・ルールが今後一層縮小されたとしても、高速動作を行うＭＯＳトランジスタを高い歩留まりをもって製造することが可能となる。
【発明を実施するための最良の形態】
【００２０】
本発明によると、ストッパ膜を導電膜で構成する場合、コンタクトホールの底面の少なくとも一部がこの導電ストッパ膜の上に掛かっても、この膜がそのままソース／ドレイン取出し電極として機能することになるので、コンタクト抵抗を低減させることができる。これに加えてソース／ドレイン領域の表面が自己整合的にシリサイド化されていれば、シート抵抗も低減できることになる。このようにして、ＳＡＣとＳＡＬＩＣＩＤＥの組み合わせが実用レベルで可能となる。
【００２１】
ところで、通常のシリコン・デバイスではフィールド絶縁膜やサイドウォール絶縁膜は酸化シリコン系材料（ＳｉＯｘ）で形成されるが、これに対してエッチング選択比を確保可能な導電膜としては、Ｗ，Ｍｏ，Ｔｉ，Ａｌ，Ｃｕ等の金属膜、ＴｉＮ，ＴｉＯＮ，ＴｉＯ，ＷＮ等の金属化合物膜、ＴｉＳｉｘ，ＣｏＳｉｘ，ＮｉＳｉｘ，ＷＳｉｘ，ＭｏＳｉｘ，ＰｔＳｉｘ，ＺｒＳｉｘ，ＨｆＳｉｘ等の遷移金属シリサイド膜、あるいはこれらの上層側または下層側に多結晶状，アモルファス状，単結晶状のいずれかのＳｉ膜を積層した積層膜を挙げることができる。
【００２２】
また、ストッパ膜を絶縁膜で構成する場合には、前掲の図３８を参照しながら説明したような従来のＳｉＮエッチング停止膜の使用法とは異なり、コンタクトホール底面における該ストッパ膜の露出部分を特に除去しない。したがって、コンタクトホールの重ね合わせずれが大きくなる程、コンタクト面積は減少することになる。しかし、本発明ではその代わりにＳＡＬＩＣＩＤＥプロセスを必ず組み合わせるため、ソース／ドレイン領域の表面に形成されたシリサイド膜がシート抵抗とコンタクト抵抗の低減をもたらし、結果的にコンタクト面積の減少による高抵抗化を相殺することができる。上記絶縁膜としてはＳｉＯｘ，ＳｉＮ，ＳｉＯＮ，ＳｉＯＦ等の薄膜を用いることができる。
【実施例】
【００２３】
以下、本発明の具体的な実施例について説明する。なお、実施例１〜３において本発明の前提となる実施例について説明し、実施例４〜６において本発明に係る実施例を説明する。
【００２４】
実施例１
本実施例は、ＭＯＳトランジスタの製造プロセスにおいて、フィールド酸化膜とＬＤＤサイドウォールの各々を保護するための部分型導電ストッパ膜をＷＳｉｘ膜を用いて形成すると共に、ソース／ドレイン領域中、これら双方の部分型導電ストッパ膜の中間に表出する部分を自己整合的にシリサイド化して低抵抗化を図った例である。本実施例のプロセスを、図１〜図８を参照しながら説明する。ただし、これらの図面はＣＭＯＳトランジスタを構成するｐＭＯＳトランジスタとｎＭＯＳトランジスタのいずれか一方を示しており、両トランジスタでプロセスが異なる部分については、２種類のプロセスを併記する形で説明を行う。
【００２５】
図１は、素子形成領域にゲート電極４とＬＤＤ構造を有するソース／ドレイン領域７が形成された状態を示している。ここまでのプロセスを簡単に説明すると、まずＳｉ基板１に公知の選択酸化分離法（ＬＯＣＯＳ）法によりフィールド酸化膜２（ＳｉＯ2 ）を形成し、このフィールド酸化膜２により規定される素子形成領域の全面をパイロジェニック酸化法により熱酸化して、厚さ約１０ｎｍのゲート酸化膜３を形成した。次に、基体の全面に厚さ約１４０ｎｍのＷ−ポリサイド膜（ｐｏｌｙＳｉ／ＷＳｉｘ）と厚さ約１００ｎｍのＳｉＯｘ膜を順次積層し、この積層膜をパターニングしてオフセット酸化膜５（ＳｉＯｘ）とゲート電極４を形成した。続いて、低濃度イオン注入によるＬＤＤ領域の形成、厚さ約２００ｎｍのＳｉＯｘ膜の全面堆積、このＳｉＯｘ膜のエッチバックによるＬＤＤサイドウォール６の形成を行った。さらに、この基体を酸化炉に搬入し、Ｏ２流量４ＳＬＭ，８００℃，１０分間の条件でチャネリング防止用のＳｉＯｘ膜（図示せず。）を約１０ｎｍの厚さに形成した後、高濃度イオン注入によるソース／ドレイン領域７の形成を順次行った。この高濃度イオン注入は、たとえばｐＭＯＳ形成領域についてはイオン種ＢＦ２＋，イオン加速エネルギー４０ｋｅＶ，ドース量３×１０１５／ｃｍ２の条件で行い、ｎＭＯＳ形成領域についてはイオン種Ａｓ＋，イオン加速エネルギー５０ｋｅＶ，ドース量３×１０１５／ｃｍ２の条件で行った。
【００２６】
導入された不純物は、Ｎ２雰囲気中，１０００℃，１０秒間のアニールを行って活性化させた。
【００２７】
次に、ジクロロシラン還元法によるＬＰＣＶＤを行い、図２に示されるように基体の全面にＷＳｉｘ膜８を約３０ｎｍの厚さに成膜した。このＷＳｉｘ膜８は、後にパターニングを経て部分型導電ストッパ膜となる膜であり、成膜条件はたとえば、
ＷＦ６流量  ２．８ＳＣＣＭ
ＳｉＣｌ２Ｈ２流量  ３００ＳＣＣＭ
Ａｒ流量  ５０ＳＣＣＭ
圧力  ２０Ｐａ
基板温度  ５２０℃
とした。
【００２８】
続いて、このＷＳｉｘ膜８の上にレジスト・パターン９Ｆ，９Ｇ（ＰＲ）を形成した。ここで、レジスト・パターン９Ｆ（添字Ｆはフィールド側に形成されることを表す。以下同様。）は素子形成領域からフィールド酸化膜２にわたる領域を被覆し、レジスト・パターン９Ｇ（添字Ｇはゲート側に形成されることを表す。以下同様。）は素子形成領域からＬＤＤサイドウォール６を経てオフセット酸化膜５の端部に掛かる領域を被覆する。この被覆領域は、後工程でソース／ドレイン領域へ臨んで形成されるコンタクトホールの重ね合わせずれの発生予測範囲にもとづいて決定されている。
【００２９】
次に、有磁場マイクロ波プラズマ・エッチング装置を用いて上記ＷＳｉｘ膜８をドライエッチングした。このときのエッチング条件はたとえば、
ＳＦ６流量  ２５ＳＣＣＭ
Ｃｌ２流量  ２０ＳＣＣＭ
圧力  １Ｐａ
マイクロ波パワー  ９５０Ｗ（２．４５ＧＨｚ）
ＲＦバイアス・パワー  ５０Ｗ（８００ｋＨｚ）
基板温度  ２５℃（室温）
とした。この後、アッシングを行ってレジスト・パターン９Ｇ，９Ｆを除去した。この結果、図３に示されるように、フィールド側とゲート側にそれぞれ部分型導電ストッパ膜８Ｆ，８Ｇが形成された。
【００３０】
次に、緩衝化希フッ酸溶液を用いて基板を洗浄することによりソース／ドレイン領域７の表面の自然酸化膜（図示せず。）を除去した。この後、直ちにマグネトロン・スパッタリングを行い、図４に示されるように基体の全面にＴｉ膜１０を約３０ｎｍの厚さに成膜した。このＴｉ膜１０はシリサイド膜形成用の原料であり、成膜条件はたとえば、
ターゲット  Ｔｉ
Ａｒ流量  １００ＳＣＣＭ
圧力  ０．４７Ｐａ
ＲＦパワー  １ｋＷ（１３．５６ＭＨｚ）
基板温度  １５０℃
とした。
【００３１】
次に、ソース／ドレイン領域７の表面に自己整合的をシリサイド化するための２段階ＲＴＡ（ラピッド・サーマル・アニール）を行った。すなわちまず、図４に示される状態の基体をＲＴＡ装置に搬入し、一例としてＮ２流量５ＳＬＭ，６５０℃，３０秒間の条件で１回目ＲＴＡを行ってＣ４９構造のＴｉＳｉｘ膜を形成した。これにより、Ｓｉ系材料層の露出面がＴｉ膜１０と接触している領域、すなわちソース／ドレイン領域７の表面において自己整合的にシリサイド形成反応が進行した。ここで、基体を一旦アンモニア過水（ＮＨ４ＯＨ／Ｈ２Ｏ２混合水溶液）に浸漬して未反応のＴｉ膜を選択的に溶解除去した後、たとえばＮ２流量５ＳＬＭ，８００℃，３０秒間の条件で２回目ＲＴＡを行った。この結果、図５に示されるように、ソース／ドレイン領域７の表面にＴｉＳｉｘ膜１１が選択的に形成された。
【００３２】
次に、図６に示されるように、基体の全面を膜厚約５０ｎｍのＳｉＮエッチング停止膜１２でほぼコンフォーマルに被覆した。このときの成膜条件はたとえば、
ＳｉＣｌ２Ｈ２流量  ５０ＳＣＣＭ
ＮＨ３流量  ２００ＳＣＣＭ
Ｎ２流量  ２００ＳＣＣＭ
圧力  ７０Ｐａ
基板温度  ７００℃
とした。
【００３３】
この後、ＳｉＮエッチング停止膜１２の上に層間絶縁膜１３（ＳｉＯｘ／ＢＰＳＧ）を積層した。この層間絶縁膜１３は、膜質に優れる厚さ約１００ｎｍのＳｉＯｘ膜と、リフロー特性に優れる厚さ約５００ｎｍのＢＰＳＧ（ホウ素・リン・シリケート・ガラス）膜とをこの順に成膜したものである。これらの膜の成膜条件はたとえば、
（ＳｉＯｘ膜の成膜条件）
ＣＶＤ装置  ＬＰＣＶＤ装置
ＳｉＨ４流量  ３０ＳＣＣＭ
Ｏ２流量  ５４０ＳＣＣＭ
圧力  １０．２Ｐａ
基板温度  ４００℃
（ＢＰＳＧ膜の成膜条件）
ＣＶＤ装置  常圧条件
ＳｉＨ４流量  ４０ＳＣＣＭ
ＰＨ３流量  １０ＳＣＣＭ
Ｂ２Ｈ４流量  １３ＳＣＣＭ
圧力  １０１０８０Ｐａ
基板温度  ５２０℃
のとおりとした。
【００３４】
次に、上記層間絶縁膜１３の上でコンタクトホール・エッチングのマスクとなるレジスト・パターン１４（ＰＲ）を形成した。コンタクトホールは、理想的にはソース／ドレイン領域７の中央に臨んで開口されるが、図示される例ではその開口位置を決めるレジスト・パターン１４全体に向かって右方向へずれている。すなわち、レジスト・パターン１４の開口１５の位置がＬＤＤサイドウォール６とフィールド酸化膜２に重複している。図６には、ここまでのプロセスを示した。
【００３５】
この状態で、次にコンタクトホールを開口するためのドライエッチングを行った。このときのエッチングには一例として有磁場マイクロ波プラズマ・エッチング装置を用い、次の条件
ＣＨＦ３流量  ３０ＳＣＣＭ
ＣＨ２Ｆ２流量  １０ＳＣＣＭ
圧力  ０．２７Ｐａ
マイクロ波パワー  １２００Ｗ（２．４５ＧＨｚ）
ＲＦバイアス・パワー  ２５０Ｗ（８００ｋＨｚ）
基板温度  ２０℃
オーバーエッチング率  ５０％
を採用し、図７に示されるようなコンタクトホール１６を形成した。この後、アッシングを行ってレジスト・パターン１４を除去した。
【００３６】
従来、ＳｉＮエッチング停止膜を用いるＳＡＣプロセスでコンタクトホール・エッチングを行う場合、一般的にはまずＳｉＮエッチング停止膜１２に対して高選択比を確保できる条件でまず層間絶縁膜１３をエッチングし、続いてオフセット酸化膜，ＬＤＤサイドウォール，フィールド酸化膜等の通常ＳｉＯｘ膜で形成される部材に対して高選択比を確保できる条件でＳｉＮエッチング停止膜１２をエッチングするという、２段階エッチングが行われる。
【００３７】
しかし、本実施例ではＬＤＤサイドウォール６とフィールド酸化膜２がそれぞれＷＳｉｘからなる部分型導電ストッパ膜８Ｆ，８Ｇで被覆されているため、上述のようにＳｉＯｘ系膜とＳｉＮ膜とを一括してエッチングできる条件（ただし、ＳｉＮ膜の方がエッチング速度は遅い）を採用しても、エッチングはこの部分型導電ストッパ膜８Ｆ，８Ｇの上で停止する。しかも、この部分型導電ストッパ膜は８Ｆ，８Ｇはコンタクトホール１６の重ね合わせ誤差の発生予測範囲をカバーするように形成されているので、該コンタクトホール１６の重ね合わせ誤差が最も大きく生じた場合でも、その底面の一部は必ず部分型導電ストッパ膜８Ｆ，８Ｇの上に存在する。したがって、コンタクトホール・エッチング時にサイドウォール６やフィールド酸化膜２に穴が開く虞れはない。
【００３８】
次に、上記コンタクトホール１６を介して下地にコンタクト・イオン注入を行った。このイオン注入は、ｐＭＯＳ形成領域についてはイオン種ＢＦ２＋，イオン加速エネルギー３０ｋｅＶ，ドース量３×１０１５／ｃｍ２の条件で、またｎＭＯＳ形成領域についてはイオン種Ａｓ＋，イオン加速エネルギー３０ｋｅＶ，ドース量５×１０１５／ｃｍ２の条件で行った。この後、Ｎ２雰囲気中，８５０℃，３０秒間の条件で不純物活性化アニールを行った。
【００３９】
この後は常法にしたがい、図８に示されるような上層配線の形成を行った。この上層配線は、コンタクトホール１６の内部に埋め込まれるプラグ１７（Ｔｉ／Ｗ）と、これに接続される配線パターン１８（Ｔｉ／Ａｌ）からなる。
【００４０】
まず、上記プラグ１７は、スパッタ成膜されたＴｉ／ＴｉＮ系密着膜とブランケットＷ−ＣＶＤにより成膜されたＷ膜とをエッチバックすることにより形成した。これらの各プロセスの条件は、一例として
（プラグ１７部のＴｉ膜の成膜条件）
装置  マグネトロン・スパッタリング装置
ターゲット  Ｔｉ
Ａｒ流量  １００ＳＣＣＭ
圧力  ０．４７Ｐａ
ＲＦパワー  ８ｋＷ（１３．５６ＭＨｚ）
基板温度  １５０℃
膜厚  １０ｎｍ
（ＴｉＮ膜の成膜条件）
装置  マグネトロン・スパッタリング装置
ターゲット  Ｔｉ
Ａｒ流量  ４０ＳＣＣＭ
Ｎ２流量  ２０ＳＣＣＭ
圧力  ０．４７Ｐａ
ＲＦパワー  ５ｋＷ（１３．５６ＭＨｚ）
基板温度  １５０℃
膜厚  ７０ｎｍ
（Ｗ膜の成膜条件）
装置  ＬＰＣＶＤ装置
ＷＦ６流量  ７５ＳＣＣＭ
Ａｒ流量  ２２００ＳＣＣＭ
Ｎ２流量  ３００ＳＣＣＭ
Ｈ２流量  ５００ＳＣＣＭ
圧力  １０６４０Ｐａ
基板温度  ４５０℃
膜厚  ４００ｎｍ
（Ｗ膜とＴｉ／ＴｉＮ膜のエッチバック条件）
装置  平行平板型ＲＩＥ装置
ＳＦ６流量
５０ＳＣＣＭ
圧力  １．３３Ｐａ
ＲＦパワー  １５０Ｗ（１３．５６ＭＨｚ）
基板温度  ２５℃（室温）
とした。
【００４１】
一方の上記配線パターン１８は、ＴｉバリヤメタルとＡｌ−１％Ｓｉ膜の積層膜をパターニングすることにより形成されている。各プロセスの条件は、たとえば、
（Ｔｉバリヤメタルの成膜条件）
装置  マグネトロン・スパッタリング装置
ターゲット  Ｔｉ
Ａｒ流量  １００ＳＣＣＭ
圧力  ０．４７Ｐａ
ＲＦパワー  ４ｋＷ（１３．５６ＭＨｚ）
基板温度  １５０℃
膜厚  ３０ｎｍ
（Ａｌ−１％Ｓｉ膜の成膜条件）
装置  マグネトロン・スパッタリング装置
ターゲット  Ａｌ−１％Ｓｉ
Ａｒ流量  ５０ＳＣＣＭ
圧力  ０．４７Ｐａ
ＲＦパワー  ２２．５ｋＷ（１３．５６ＭＨｚ）
基板温度  １５０℃
膜厚  ５００ｎｍ
（Ａｌ−１％膜とＴｉ膜のドライエッチング条件）
装置  有磁場マイクロ波プラズマ・エッチング装置
ＢＣｌ３  ６０ＳＣＣＭ
Ｃｌ２  ９０ＳＣＣＭ
圧力  ０．０１６Ｐａ
マイクロ波パワー  １０００Ｗ
ＲＦバイアス・パワー  ５０Ｗ（８００ｋＨｚ）
基板温度  ２５℃（室温）
とした。
【００４２】
以上のようにして形成されたＭＯＳトランジスタの構成上の特色は、図８からも明らかなように、部分型導電ストッパ膜８Ｆ，８Ｇがソース／ドレイン領域７の取出し電極として利用されている点である。このため、コンタクトホール１６の底面の一部がたとえＬＤＤサイドウォール６やフィールド酸化膜２の上方に掛かったとしても、コンタクト抵抗の上昇が最小限に抑えられ、重ね合わせ誤差に対して強い構造が達成されている。
【００４３】
実施例２
本実施例では、フィールド酸化膜とＬＤＤサイドウォールを一括して保護するためのソース／ドレイン全面被覆型導電ストッパ膜を、ＷＳｉｘ膜とＴｉＳｉｘ膜の積層膜を用いて形成した。本実施例のプロセスを、図９〜図１４を参照しながら説明する。
【００４４】
図９は、前掲の図１に示される基体の全面を被覆して膜厚約３０ｎｍのＷＳｉｘ膜１９と膜厚約３０ｎｍのポリシリコン膜２０（ｐｏｌｙＳｉ）がこの順に積層され、この上にレジスト・パターン２１（ＰＲ）が形成された状態を示している。上記ＷＳｉｘ膜１９とポリシリコン膜２０の積層順は、図から明らかなように、通常のＷ−ポリサイド膜とは逆である。下層側のＷＳｉｘ膜１９の成膜条件は、たとえば実施例１で上述したとおりである。上層側のポリシリコン膜２０は、後工程でシリサイド化されるための原料として成膜されており、その成膜条件はたとえば、
装置  ＬＰＣＶＤ装置
ＳｉＨ４流量  １００ＳＣＣＭ
Ｈｅ流量  ４００ＳＣＣＭ
Ｎ２流量  ２００ＳＣＣＭ
圧力  ７０Ｐａ
基板温度  ６１０℃
とした。
【００４５】
また、上記レジスト・パターン２１は、一方のエッジがフィールド酸化膜２、他方のエッジがオフセット酸化膜５上に掛かる様に形成される。この形成範囲はもちろん、後工程で形成されるコンタクトホールの重ね合わせ誤差の発生予測範囲をカバーしている。
【００４６】
次に、このレジスト・パターン２１をマスクとして上記ポリシリコン膜２０とＷＳｉｘ膜１９のドライエッチングを行い、図１０に示されるようなポリシリコン膜パターン２０ａとＷＳｉｘ膜パターン１９ａを形成した。このドライエッチングは、前述の実施例１におけるＷＳｉｘ膜８のエッチング条件と同じ条件で行った。
【００４７】
次に、緩衝化希フッ酸溶液による自然酸化膜（図示せず。）の除去を経て、図１１に示されるように基体の全面を厚さ約３０ｎｍのＴｉ膜２２で被覆し、さらにシリサイド化アニールを行って上記ポリシリコン膜パターン２０ａを図１２に示されるようなＴｉＳｉｘ膜２３に変化させた。Ｔｉ膜２２の成膜条件やシリサイド化アニール条件は、いずれも実施例１で上述したとおりである。以上のようにして形成されたＷＳｉｘ膜パターン１９ａとＴｉＳｉｘ膜２３とが共同して、ソース／ドレイン全面被覆型導電ストッパ膜２４（以下、全面型導電ストッパ膜２４と称する。）として機能することになる。
【００４８】
次に、図１３に示されるように、基体の全面をほぼコンフォーマルに被覆するＳｉＮエッチング停止膜２５と、基体の全面をほぼ平坦化する層間絶縁膜２６（ＳｉＯｘ／ＢＰＳＧ）とを順次成膜し、レジスト・パターニングおよびドライエッチングを経てコンタクトホール２７を形成した。このドライエッチングは、上記全面型導電ストッパ膜２４の上で停止するので、図示されるようにコンタクトホール２７が正位置からずれていても、ＬＤＤサイドウォール６やフィールド酸化膜２に穴が開くことはない。
【００４９】
この後、図１４に示されるように、常法にしたがってコンタクトホール２７をプラグ２８（Ｔｉ／Ｗ）で埋め込み、さらに配線パターン２９（Ｔｉ／Ａｌ）を形成してＭＯＳトランジスタを完成させた。このようにして形成されたＭＯＳトランジスタの構成上の特色は、図からも明らかなように、全面型導電ストッパ膜２４がソース／ドレイン領域７と全面的に接触し、ソース／ドレイン取出し電極として利用されている点である。しかも、コンタクトホール１６の底面に露出する部分が全面的に２層構造のストッパ膜となるので、ソース／ドレイン領域７へのダメージが少ないというメリットもある。
【００５０】
実施例３
本実施例では実施例２の変形例として、前述の全面型導電ストッパ膜２４の上層側を構成するＴｉＳｉｘ膜の形成範囲をソース／ドレイン領域７の直上部にのみ限定し、本質的にストッパ膜として機能する部分を単一材料膜（ＷＳｉｘ膜）で構成することにより、プロセスの安定性向上を図った。本実施例のプロセスを、図１５〜図２１を参照しながら説明する。なお、各プロセス条件は特に断らない限り、実施例１および実施例２で上述した条件と同様とする。
【００５１】
図１５は、前掲の図９に示した基体とは異なり、ＷＳｉｘ膜１９とポリシリコン膜２０（ｐｏｌｙＳｉ）との積層膜上におけるレジスト・パターン３０（ＰＲ）の形成位置を、ソース／ドレイン領域７上の平坦部に限定した状態を示している。このレジスト・パターン３０を介して上層側のポリシリコン膜２０のみをドライエッチングし、図１６に示されるように平坦部のみからなるポリシリコン膜パターン２０ｂを形成した。この後、アッシングによりレジスト・パターン３０を除去した。
【００５２】
次に、緩衝化希フッ酸溶液による自然酸化膜の除去を経て、図１７に示されるように基体の全面を厚さ約３０ｎｍのＴｉ膜３１で被覆し、さらにシリサイド化アニールを行って上記ポリシリコン膜パターン２０ｂを図１８に示されるようなＴｉＳｉｘ膜３２に変化させた。続いて、レジスト・パターニングとドライエッチングとを経てＷＳｉｘ膜１９をパターニングし、図１９に示されるようなＷＳｉｘ膜パターン１９ａを形成した。このＷＳｉｘ膜パターン１９ａは、後工程で形成されるコンタクトホールの重ね合わせ誤差の発生予測範囲をカバーすべく、ゲート側からフィールド側へ掛けて延在されている。
【００５３】
次に、図２０に示されるように、基体の全面をほぼコンフォーマルに被覆するＳｉＮエッチング停止膜３３と、基体の全面をほぼ平坦化する層間絶縁膜３４（ＳｉＯｘ／ＢＰＳＧ）とを順次成膜し、レジスト・パターニングおよびドライエッチングを経てコンタクトホール３５を形成した。このドライエッチングは、ＴｉＳｉｘ膜３２およびＷＳｉｘ膜パターン１９ａの露出面上で停止するが、ＴｉＳｉｘ膜３２は主としてシート抵抗やコンタクト抵抗の低減に寄与しており、ＬＤＤサイドウォール６やフィールド酸化膜２の保護は主としてＷＳｉｘ膜パターン１９ａのみが担当することになる。ＴｉＳｉｘ膜３２は、シリサイド化反応の進行の度合いによりエッチング耐性が変動する可能性があるため、かかる変動を生じ難いＷＳｉｘ膜パターン１９ａを実質的なエッチング停止膜として用いることは、エッチング・プロセスの安定性向上につながる。
【００５４】
この後、図２１に示されるように、常法にしたがってコンタクトホール３５をプラグ３６（Ｔｉ／Ｗ）で埋め込み、さらに配線パターン３７（Ｔｉ／Ａｌ）を形成してＭＯＳトランジスタを完成させた。このようにして形成されたＭＯＳトランジスタの構成上の特色は、図からも明らかなように、ソース／ドレイン領域７に低抵抗導電膜が全面的に接触されていると共に、その一部がゲート側とフィールド側へ延在され、コンタクトホールに重ね合わせずれが生じた場合にもこの延在部をソース／ドレイン取出し電極として利用可能となされている点にある。したがって、シート抵抗低減とコンタクト抵抗低減の双方が実現されている。
【００５５】
実施例４
本実施例は、上述の実施例１〜３とは異なり、ストッパ膜を絶縁膜で形成すると共に、ソース／ドレイン領域の表面の一部にＴｉＳｉｘ膜を形成して低抵抗化を図った。本実施例のプロセスを、図２２〜図２５を参照しながら説明する。なお、各プロセス条件は特に断らない限り、実施例１および実施例２で上述した条件と同様とする。
【００５６】
図２２は、前掲の図１に示した基体の全面に厚さ約５０ｎｍのＳｉＮ膜３８をコンフォーマルに被覆し、続いてこのＳｉＮ膜３８上でレジスト・パターニングを行い、ソース／ドレイン領域７の平坦部以外の領域を被覆するレジスト・パターン３９（ＰＲ）を形成した状態を示している。ここで、上記ＳｉＮ膜３８の成膜条件は、たとえば実施例１におけるＳｉＮエッチング停止膜１２の条件と同じとして良い。また、上記レジスト・パターン３９の開口は上記ＳｉＮ膜３８の除去範囲を規定するものであり、この除去に伴うソース／ドレイン領域７の露出領域が、後工程で自己整合的にシリサイド化されることになる。
【００５７】
次に、上記レジスト・パターン３９をマスクとしてＳｉＮ膜３８のドライエッチングを行い、図２３に示されるような部分型絶縁ストッパ膜３８Ｆ，３８Ｇを形成した。この部分型絶縁ストッパ膜３８Ｆ，３８Ｇは、実施例１で述べた部分型導電ストッパ膜８Ｆ，８Ｇとは異なりソース／ドレイン間や隣接トランジスタ間を短絡させる虞れがないため、ゲート電極４上やフィールド酸化膜２上において分断されている必要は特にない。この後、Ｔｉ膜の全面成膜、シリサイド化アニール、未反応Ｔｉ膜の除去を経て、図示されるようにソース／ドレイン領域７の一部にＴｉＳｉｘ膜４０を形成した。
【００５８】
この後、図２４に示されるように、基体の全面をほぼコンフォーマルに被覆するＳｉＮエッチング停止膜３９と、基体の全面をほぼ平坦化する層間絶縁膜４１（ＳｉＯｘ／ＢＰＳＧ）とを順次成膜し、レジスト・パターニングおよびドライエッチングを経てコンタクトホール４２を形成した。さらに、常法にしたがい、図２５に示されるようなプラグ４３（Ｔｉ／Ｗ）と配線パターン４４（Ｔｉ／Ａｌ）とを上層配線として形成し、ＭＯＳトランジスタを完成させた。
【００５９】
このようにして形成されたＭＯＳトランジスタは、実施例１〜３で述べたＭＯＳトランジスタに比べてコンタクト面積は少ないが、ホール底の一部はＴｉＳｉｘ膜４０に接触しているため、従来のＭＯＳトランジスタに比べればシート抵抗もコンタクト抵抗も低減されている。
【００６０】
実施例５
本実施例では、ゲート電極を構成する導電膜と同じ導電膜を用いてソース／ドレイン取出し電極を兼ねた部分型導電ストッパ膜を形成した。本実施例のプロセスを図２６〜図３１を参照しながら説明する。なお、各プロセス条件は特に断らない限り、以前の実施例で上述した条件と同様とする。
【００６１】
まず、図２６に示されるように、Ｓｉ基板１に公知の選択酸化分離法（ＬＯＣＯＳ）法によりフィールド酸化膜２（ＳｉＯ２）を形成し、基体の全面に厚さ約１０ｎｍのＳｉＮ膜を形成し、レジスト・パターニングとドライエッチングとを経て選択ゲート酸化マスク４５を形成した。この選択ゲート酸化マスク４５は、素子形成領域のほぼ中央にゲート電極幅よりやや広い開口を有しており、この開口の内部におけるＳｉ基板１の露出面のみが選択的に酸化されることになる。次に、この酸化をたとえばＯ２流量４ＳＬＭ，８００℃，１０分間の条件で行い、図２７に示されるようなゲート酸化膜４６（ＳｉＯ２）を形成した。この後、熱リン酸溶液を用いて選択ゲート酸化マスク４５を除去した。
【００６２】
次に、図２８に示されるように、基体の全面に各々厚さ約５０ｎｍのポリシリコン膜４７とＷＳｉｘ膜４８とをこの順に積層してＷ−ポリサイド膜を形成し、レジスト・パターニングとドライエッチングとを経てこの膜をパターニングし、ゲート酸化膜４５上にはゲート電極４９Ｇ，フィールド側には部分導電ストッパ膜４９Ｆを形成した。この部分導電ストッパ膜４９Ｆの形成範囲は、後工程で形成されるコンタクトホールの重ね合わせ誤差の発生予測範囲をカバーしているが、ゲート電極４９Ｇの側壁面にサイドウォールが存在しないため、ゲート側における重ね合わせずれのマージンは前述の実施例１〜４よりは若干減少している。なお、このときのエッチングには、実施例１でＷＳｉｘ膜８をエッチングした際のエッチング条件を適用することができる。
【００６３】
さらに、これらゲート電極４９Ｇと部分型導電ストッパ膜４９Ｆをマスクとしてイオン注入を行い、ソース／ドレイン領域５０を形成した。このときのイオン注入は、たとえばｐＭＯＳ形成領域についてはイオン種ＢＦ２＋，イオン加速エネルギー３０ｋｅＶ，ドース量３×１０１５／ｃｍ２の条件で行い、ｎＭＯＳ形成領域についてはイオン種Ａｓ＋，イオン加速エネルギー３０ｋｅＶ，ドース量５×１０１５／ｃｍ２の条件で行った。導入された不純物は、Ｎ２雰囲気中，８５０℃，２０分間のアニールを行って活性化させた。
【００６４】
次に、基体の全面にＯ３−ＴＥＯＳ混合ガスを用いたＣＶＤによりＳｉＯｘ膜を堆積させ、さらにこれをエッチバックすることにより、図２９に示されるようにゲート電極４９Ｇと部分型導電ストッパ膜４９Ｆの間を層間絶縁膜５１（ＳｉＯｘ）でほぼ平坦に埋め込んだ。なおこの時、部分型導電ストッパ膜４９Ｆのフィールド酸化膜２上の端部にはサイドウォール５１ＳＷが形成された。
【００６５】
この後、図３０に示されるように、基体の全面をほぼコンフォーマルに被覆するＳｉＮエッチング停止膜５２と、基体の全面をほぼ平坦化する層間絶縁膜５３（ＳｉＯｘ／ＢＰＳＧ）とを順次成膜し、レジスト・パターニングおよびドライエッチングを経てコンタクトホール５４を形成した。さらに、常法にしたがい、図３１に示されるようなプラグ５５（Ｔｉ／Ｗ）と配線パターン５６（Ｔｉ／Ａｌ）とを上層配線として形成し、ＭＯＳトランジスタを完成させた。
【００６６】
このようにして形成されたＭＯＳトランジスタは、前述の実施例１〜４とは異なり低抵抗化にシリサイド膜を利用していないが、その代わりにゲート電極４９Ｇと同一層にて形成された部分型導電ストッパ膜４９Ｆをソース／ドレイン取出し電極として利用する構成をとっている。このため、ストッパ膜の膜厚が前述のいずれの実施例よりも大きく、特にフィールド側への重ね合わせずれに対する許容度が高い。
【００６７】
なお、図３１に示される例ではソース／ドレイン領域５０と部分型導電ストッパ膜４９Ｆとのコンタクト面積が小さいが、この問題は部分型導電ストッパ膜４９Ｆの下層側のポリシリコン膜に予め不純物をドープしておき、この不純物をＳｉ基板１へ向けて固相拡散させてソース／ドレイン領域５０をフィールド酸化膜２側へ拡大することにより解決可能である。この時、ｐＭＯＳとｎＭＯＳの各形成領域において予めポリシリコン膜にドープされる不純物の導電型を各々ｐ型，ｎ型としておけば、デュアルゲート型ＣＭＯＳを形成することが可能となる。
【００６８】
実施例６
本実施例では、実施例５のゲート電極４９Ｇと部分型導電ストッパ膜４９Ｆの表面をシリサイド化して更なる低抵抗化を図った。本実施例のプロセスを、図３２〜図３５を参照しながら説明する。
【００６９】
図３２は、前掲の図２８に示したゲート電極４９Ｇおよび部分型導電ストッパ膜４９Ｆの上に、さらに厚さ約３０ｎｍのポリシリコン膜５７（ｐｏｌｙＳｉ）が積層された状態を示している。上記ポリシリコン膜５７は、シリサイド化のための原料となる膜である。かかる状態は、実施例５で前述したごとくＷ−ポリサイド膜を成膜した後、さらにポリシリコン膜を積層し、この３層膜を実施例５と同じレジスト・パターンを用いてドライエッチングすることにより形成することができる。
【００７０】
次に、図３３に示されるように、基体の全面をＴｉ膜５８で被覆した。続いてシリサイド化アニールと未反応Ｔｉ膜の除去を行った結果を図３４に示す。ポリシリコン膜５７およびソース／ドレイン領域５０とＴｉ膜５８との接触部分で自己整合的なシリサイド化が進行することにより、ＴｉＳｉｘ膜５９，５９ＳＤ（添字ＳＤは、ソース／ドレイン領域上に形成されていることを表す。）が形成された。このようにして得られたパターンを、ゲート電極６０Ｇ，部分型導電ストッパ膜６０Ｆと称することにする。
【００７１】
次に、基体の全面にＯ３−ＴＥＯＳ混合ガスを用いたＣＶＤによりＳｉＯｘ膜を堆積させ、さらにこれをエッチバックすることにより、図３５に示されるようにゲート電極５９Ｇと部分型導電ストッパ膜５９Ｆの間を層間絶縁膜６０（ＳｉＯｘ）でほぼ平坦に埋め込んだ。なおこの時、部分型導電ストッパ膜５９Ｆのフィールド酸化膜２上の端部にはサイドウォール６０ＳＷが形成された。
【００７２】
この後、基体の全面をほぼコンフォーマルに被覆するＳｉＮエッチング停止膜６２と、基体の全面をほぼ平坦化する層間絶縁膜６３（ＳｉＯｘ／ＢＰＳＧ）とを順次成膜し、レジスト・パターニングおよびドライエッチングを経てコンタクトホール６４を形成した。さらに、常法にしたがい、プラグ６５（Ｔｉ／Ｗ）と配線パターン６６（Ｔｉ／Ａｌ）とを上層配線として形成し、ＭＯＳトランジスタを完成させた。このようにして形成されたＭＯＳトランジスタは、実施例５で形成されたものに比べてコンタクト抵抗が一層低減されたものとなった。
【００７３】
以上、本発明の具体的な実施例を挙げたが、本発明はこれらの実施例に何ら限定されるものではなく、堆積，イオン注入，ドライエッチング，アニール等のプロセス条件、膜厚、デバイス構造は適宜変更や選択が可能である。たとえばデバイス構造に関しては、実施例１〜６で上述したようなシングルゲート型のＭＯＳトランジスタに限られず、ダブルゲート型のＭＯＳトランジスタを構成することも可能である。
【００７４】
図３６は、その一例として部分型導電ストッパ膜を形成した段階におけるダブルゲート型のＭＯＳトランジスタを示す上面図である。フィールド酸化膜７０のエッジ７１により規定される正方形の素子形成領域には２本のゲート電極７３（図中、斜線を施した部分）が形成されており、このゲート電極７３にマスキングされない領域がソース／ドレイン領域７５とされている。ゲート側では、上記ゲート電極７３からそのエッジ７４を跨いでソース／ドレイン領域７５へ延在されるゲート側ストッパ膜７６Ｇが形成され、フィールド側では上記フィールド酸化膜からそのエッジ７１を跨いでソース／ドレイン領域７５へ延在されるフィールド側ストッパ膜７６Ｆが形成される。これらゲート側ストッパ膜７６Ｇとフィールド側ストッパ膜７６Ｆは、後工程で形成されるコンタクトホールの重ね合わせずれの発生予測範囲をカバーできる幅に形成されており、その構成材料はＷＳｉｘ膜，Ｗ−ポリサイド膜，Ｗ−ポリサイド／ＴｉＳｉｘ膜等である。
【００７５】
また、上述の各実施例ではいずれもＳｉＮエッチング停止膜１２，２５，３３，３９，５２，６２を用いるプロセスについて述べたが、この膜は省略することも可能である。ただし、ＳｉＮエッチング停止膜を省略した場合に層間絶縁膜１３，２６，３４，４１，５３，６３が平坦化されていると、ストッパ膜が長時間のオーバーエッチングに曝されることになる。したがって、省略する場合には該形成ストッパのエッチング耐性を考慮すると層間絶縁膜をコンフォーマル形状とする方が良く、層間絶縁膜を平坦化したければＳｉＮエッチング停止膜は設けた方が良い。
【図面の簡単な説明】
【００７６】
【図１】ＭＯＳトランジスタの製造プロセス（実施例１）において、ゲート電極，ＬＤＤサイドウォール，ソース／ドレイン領域を形成した状態を示す模式的断面図である。
【図２】図１の基体の全面にＷＳｉｘ膜を成膜し、レジスト・パターニングを行った状態を示す模式的断面図である。
【図３】図２のＷＳｉｘ膜をドライエッチングし、フィールド側とゲート側に部分型導電ストッパ膜を形成した状態を示す模式的断面図である。
【図４】図３の基体の全面にシリサイド化用のＴｉ膜を成膜した状態を示す模式的断面図である。
【図５】シリサイド化アニールを行い、図４のソース／ドレイン領域の表面の一部に自己整合的にＴｉＳｉｘ膜を形成した状態を示す模式的断面図である。
【図６】図５の基体の全面にＳｉＮエッチング停止膜と層間絶縁膜とを順次成膜し、さらにコンタクトホール形成用のレジスト・パターニングを行った状態を示す模式的断面図である。
【図７】図６の層間絶縁膜とＳｉＮエッチング停止膜とを順次エッチングしてコンタクトホールを開口した状態を示す模式的断面図である。
【図８】図７のコンタクトホールを被覆して上層配線を形成した状態を示す模式的断面図である。
【図９】ＭＯＳトランジスタの製造プロセス（実施例２）において、図１の基体の全面にＷＳｉｘ膜とポリシリコン膜とをこの順に積層し、さらにレジスト・パターニングを行った状態を示す模式的断面図である。
【図１０】図９のポリシリコン膜とＷＳｉｘ膜とをドライエッチングし、ゲート側からフィールド側へわたるパターンを形成した状態を示す模式的断面図である。
【図１１】図１０の基体の全面にシリサイド化用のＴｉ膜を成膜した状態を示す模式的断面図である。
【図１２】シリサイド化アニールを行って図１１のポリシリコン膜を自己整合的にＴｉＳｉｘ膜に変化させ、ソース／ドレイン全面被覆型導電ストッパ膜を形成した状態を示す模式的断面図である。
【図１３】図１２の基体の全面を被覆して順次成膜されたＳｉＮエッチング停止膜と層間絶縁膜に、コンタクトホールを開口した状態を示す模式的断面図である。
【図１４】図１３のコンタクトホールを被覆して上層配線を形成した状態を示す模式的断面図である。
【図１５】ＭＯＳトランジスタの製造プロセス（実施例３）において、図１の基体の全面にＷＳｉｘ膜とポリシリコン膜とをこの順に積層し、さらに図９とは別のレジスト・パターニングを行った状態を示す模式的断面図である。
【図１６】図１５のレジスト・パターンをマスクとしてポリシリコン膜のみをエッチングし、該ポリシリコン膜のパターンをソース／ドレイン領域上の平坦部に残した状態を示す模式的断面図である。
【図１７】図１６の基体の全面にシリサイド化用のＴｉ膜を成膜した状態を示す模式的断面図である。
【図１８】自己整合的シリサイド化アニールを行い、図１７のポリシリコン膜のパターンをＴｉＳｉｘ膜に変化させた状態を示す模式的断面図である。
【図１９】図１８のＷＳｉｘ膜をドライエッチングし、ソース／ドレイン全面被覆型導電ストッパ膜を形成した状態を示す模式的断面図である。
【図２０】図１９の基体の全面を被覆して順次成膜されたＳｉＮエッチング停止膜と層間絶縁膜に、コンタクトホールを開口した状態を示す模式的断面図である。
【図２１】図２０のコンタクトホールを被覆して上層配線を形成した状態を示す模式的断面図である。
【図２２】本発明を適用したＭＯＳトランジスタの製造プロセス（実施例４）において、図１の基体の全面にＳｉＮ膜を成膜し、さらにレジスト・パターニングを行った状態を示す模式的断面図である。
【図２３】図２２のＳｉＮ膜をパターニングし、さらにソース／ドレイン領域の露出面にシリサイド化アニールにより自己整合的にＴｉＳｉｘ膜を形成した状態を示す模式的断面図である。
【図２４】図２３の基体の全面を被覆して順次成膜されたＳｉＮエッチング停止膜と層間絶縁膜に、コンタクトホールを開口した状態を示す模式的断面図である。
【図２５】図２４のコンタクトホールを被覆して上層配線を形成した状態を示す模式的断面図である。
【図２６】本発明を適用したＭＯＳトランジスタの製造プロセス（実施例５）において、フィールド酸化膜を形成したＳｉ基板上でＳｉＮ膜をパターニングし、選択ゲート酸化マスクを形成した状態を示す模式的断面図である。
【図２７】図２６のＳｉ基板の素子形成領域の一部にゲート酸化膜を選択的に形成した状態を示す模式的断面図である。
【図２８】図２７の基体の全面を被覆して成膜されたＷ−ポリサイド膜をパターニングしてゲート電極およびフィールド側の部分導電ストッパ膜を形成し、さらにＳｉ基板の露出部にソース／ドレイン領域を形成した状態を示す模式的断面図である。
【図２９】図２８のゲート電極と部分導電ストッパ膜との絶縁分離を行った状態を示す模式的断面図である。
【図３０】図２９の基体の全面を被覆して順次成膜されたＳｉＮエッチング停止膜と層間絶縁膜に、コンタクトホールを開口した状態を示す模式的断面図である。
【図３１】図３０のコンタクトホールを被覆して上層配線を形成した状態を示す模式的断面図である。
【図３２】本発明を適用したＭＯＳトランジスタの製造プロセス（実施例６）において、図２７の基体の全面を被覆して形成されたＷ−ポリサイド膜とポリシリコン膜との積層膜をパターニングした状態を示す模式的断面図である。
【図３３】図３２の基体の全面にシリサイド化用のＴｉ膜を成膜した状態を示す模式的断面図である。
【図３４】自己整合的シリサイド化アニールを行い、図３３のポリシリコン膜のパターンをＴｉＳｉｘ膜に変化させた状態を示す模式的断面図である。
【図３５】図３５の基体の全面を被覆して順次成膜されたＳｉＮエッチング停止膜と層間絶縁膜にコンタクトホールを開口し、さらに上層配線を形成した状態を示す模式的断面図である。
【図３６】部分型導電ストッパ膜を形成した段階におけるダブルゲート型ＭＯＳトランジスタのレイアウト例を示す上面図である。
【図３７】従来のＭＯＳトランジスタの製造プロセスにおいて、自己整合的シリサイド化を行った基体を層間絶縁膜で平坦化し、さらにレジスト・パターニングを行った状態を示す模式的断面図である。
【図３８】図３７の層間絶縁膜にコンタクトホールを開口する際に、ＬＤＤサイドウォールとフィールド酸化膜に穴が開いた状態を示す模式的断面図である。
【符号の説明】
【００７７】
１  Ｓｉ基板、２  フィールド酸化膜、３，４６  ゲート酸化膜、４，４９Ｇ，６０Ｇ  ゲート電極、５  オフセット酸化膜、６  ＬＤＤサイドウォール、７，５０  ソース／ドレイン領域、８Ｇ  （ゲート側の）部分型導電ストッパ膜、８Ｆ，４９Ｆ，６０Ｆ  （フィールド側の）部分型導電ストッパ膜、１１，２３，３２，４０，５９，５９ＳＤ  ＴｉＳｉｘ膜、１２，２５，３３，３９，５２，６２  ＳｉＮエッチング停止膜、１３，２６，３４，４１，５３，６３  層間絶縁膜（ＳｉＯｘ／ＢＰＳＧ）、１６，２７，３５，４２，５４，６４  コンタクトホール、１９ａ  ＷＳｉｘ膜パターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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