(57)【要約】【課題】デジタル回路とアナログ回路との間での、クロストークを抑制することができる半導体装置及びその製造方法を提供する。【解決手段】デジタル回路とアナログ回路が形成されているシリコン基板１のデジタル回路形成領域２とアナログ回路形成領域３との間に絶縁層を有する回路分離領域４のＬＯＣＯＳ６の下部のシリコン基板１に少なくとも一部が接触するようにＬＯＣＯＳ６の内部にクロストーク防止用の導電部５が形成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
デジタル回路形成領域とアナログ回路形成領域を有する半導体基板であって、
前記デジタル回路形成領域と前記アナログ回路形成領域との間の回路分離領域と、
前記回路分離領域に形成されている絶縁層と、
前記絶縁層の下部の半導体基板領域と少なくとも一部が接触するように前記絶縁層の内部に形成されたクロストーク防止用の導電部と、
を備えた半導体装置。
【請求項２】
デジタル回路形成領域とアナログ回路形成領域を有する半導体基板であって、
前記デジタル回路形成領域と前記アナログ回路形成領域との間の回路分離領域と、
前記回路分離領域に形成されている絶縁層と、
前記絶縁層の下の半導体基板領域に形成されたクロストーク防止用の導電部と、
を備えた半導体装置。
【請求項３】
請求項１または２に記載の半導体装置であって、
前記導電部は複数形成されている半導体装置。
【請求項４】
請求項１乃至３のいずれか一項に記載の半導体装置であって、
前記導電部は前記アナログ回路形成領域に対向し、かつ交差している方向の前記デジタル回路形成領域よりも長く形成されている半導体装置。
【請求項５】
請求項１乃至４のいずれか一項に記載の半導体装置であって、
前記導電部は前記デジタル回路形成領域の略周辺を囲うように形成されている半導体装置。
【請求項６】
請求項１乃至５のいずれか一項に記載の半導体装置であって、
前記導電部は千鳥状に配置されている半導体装置。
【請求項７】
請求項１乃至６のいずれか一項に記載の半導体装置であって、
前記導電部は不純物導入によって形成された不純物領域である半導体装置。
【請求項８】
請求項１乃至６のいずれか一項に記載の半導体装置であって、
前記導電部はポリシリコンで形成されている半導体装置。
【請求項９】
デジタル回路形成領域とアナログ回路形成領域とを有する半導体基板における前記デジタル回路形成領域と前記アナログ回路形成領域との間の回路分離領域に形成された絶縁層を有しており、
前記絶縁層の表面に開口部を有する凹部形成用マスクを形成する凹部形成用マスク形成工程と、
前記半導体基板に少なくとも半導体基板領域と接触するように前記絶縁層を除去して凹部を形成する凹部形成工程と、
前記凹部形成用マスクを除去する凹部形成用マスク除去工程と、
前記凹部を埋め込むようにして前記半導体基板の上に導電層を形成する導電層形成工程と、
前記絶縁層の表面に導電層除去用マスクを形成する導電層除去用マスク形成工程と、
前記半導体基板の上と前記凹部内に形成された余分な前記導電層を除去する導電層除去工程と、
前記導電層除去用マスクを除去する導電層除去用マスク除去工程と、
前記半導体基板の上に余分な前記導電層を除去した前記凹部内を埋め込むようにして前記絶縁層を形成する絶縁層形成工程と、
前記半導体基板上の余分な前記絶縁層を除去する絶縁層除去工程と、
を有する半導体装置の製造方法。
【請求項１０】
デジタル回路形成領域とアナログ回路形成領域とを有する半導体基板における前記デジタル回路形成領域と前記アナログ回路形成領域との間の回路分離領域に形成された絶縁層を有しており、
前記絶縁層の表面に開口部を有するマスクを形成するマスク形成工程と、
前記半導体基板に少なくとも前記半導体基板領域と接触するように前記絶縁層を除去して凹部を形成する凹部形成工程と、
前記マスクを除去するマスク除去工程と、
前記半導体基板の上に前記凹部を埋め込むようにしてポリシリコン層を形成するポリシリコン層形成工程と、
前記半導体基板の上に形成された前記ポリシリコン層全体及び前記凹部内に形成された前記ポリシリコン層の上部を酸化して酸化シリコン層を形成する酸化シリコン層形成工程と、
前記半導体基板上の余分な前記酸化シリコン層を除去する絶縁層除去工程と、
を有する半導体装置の製造方法。
【請求項１１】
デジタル回路形成領域とアナログ回路形成領域とを有する半導体基板における前記デジタル回路形成領域と前記アナログ回路形成領域との間の回路分離領域に形成された絶縁層を有しており、
前記絶縁層の表面に開口部を有するマスクを形成するマスク形成工程と、
前記半導体基板にイオン注入により前記回路分離領域の一部に不純物の導入を行い、前記絶縁層の下部に不純物領域を形成する不純物領域形成工程と、
前記半導体基板の熱処理を行い、不純物領域を導電部とする導電部形成工程と、
を有する半導体装置の製造方法。
【請求項１２】
デジタル回路形成領域とアナログ回路形成領域とを有する半導体基板における前記デジタル回路形成領域と前記アナログ回路形成領域との間に形成される回路分離領域の少なくとも一部に開口部を有するマスクを形成するマスク形成工程と、
前記半導体基板にイオン注入により前記回路分離領域の一部に不純物の導入を行い、不純物領域を形成する不純物領域形成工程と、
前記半導体基板の熱処理を行い、前記不純物領域を導電部とする導電部形成工程と前記回路分離領域に絶縁層を形成する絶縁層形成工程とを同時に行う熱処理工程と、
を有する半導体装置の製造方法。
【請求項１３】
請求項９または１０に記載の半導体装置の製造方法であって、
前記凹部形成工程では、前記凹部が請求項３乃至６のうちいずれか一項に記載の導電部の形状となるように形成される半導体装置の製造方法。
【請求項１４】
請求項１１または１２に記載の半導体装置の製造方法であって、
前記マスク形成工程では、前記マスクのパターンが請求項３乃至６のうちいずれか一項に記載の導電部の形状となるように形成される半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル回路とアナログ回路とが形成されている半導体装置に係り、特にデジタル回路とアナログ回路との間での、クロストークを抑制する半導体装置とその製造方法に関する。
【背景技術】
【０００２】
半導体集積回路の高集積化の要請により、同一の半導体基板内にデジタル回路とアナログ回路を混載するようになってきた。クロック等に起因したデジタル回路で発生した電気的ノイズがアナログ回路に干渉する、いわゆるクロストークが問題となっている。
【０００３】
ここで、クロストークのメカニズムの一例について説明する。デジタル回路が動作すると、電源ラインに比較的大きい電流が流れ込む。その結果、その大電流により電源電圧が変動したり、あるいは、回路を構成するトランジスタの拡散層と半導体基板との間に形成される接合容量が、トランジスタの動作に伴いチャージあるいはディスチャージされる。これらが半導体基板を通じて電気的ノイズを発生させる。このような電気的ノイズが、例えば、アナログ／デジタル変換回路あるいはデジタル／アナログ変換回路が有しているキャパシタの電荷量を変化させ、そのキャパシタの電荷量を基準にしてスイッチングを行っているアナログ回路等に誤差を生じさせる。これにより、アナログ回路等の動作精度が低下する。
【０００４】
このようなデジタル回路の電気的ノイズが起因のクロストークの発生を防止するため、従来はデジタル回路とアナログ回路とは別々のチップとして製造を行っていた。しかし、半導体集積回路の高集積化の要請により、同一の半導体基板内にデジタル回路とアナログ回路を混載する要求が高まっている。
【０００５】
同一の半導体基板に形成されたデジタル回路とアナログ回路との間のクロストークの発生を防止するために、以下のような方法が提案されている。例えば、特許文献１においては、デジタル回路とアナログ回路の間の回路分離層にｐｎ接合層を形成している。また、特許文献２及び特許文献３においては、デジタル回路あるいはアナログ回路が形成されている領域の直下に導電性の埋め込み層、あるいは低抵抗の不純物領域を形成している。また、特許文献４においては、高抵抗のエピタキシャル層にデジタル回路とアナログ回路を形成し、デジタル回路とアナログ回路との間の分離層の部分に低抵抗の不純物領域を形成している。
【０００６】
【特許文献１】特開平１１−２２４９３２号公報
【特許文献２】特開２０００−５８８４４号公報
【特許文献３】特開平１０−１２７１７号公報
【特許文献４】特開２００２−１３４７０２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところが、上記に記載した各特許文献において、デジタル回路とアナログ回路との間のクロストークを防止する機能を有していても、以下に示す点が問題となる懸念がある。まず、特許文献１の場合、クロストーク防止対策として分離層にｐｎ接合層を形成することは、工程が複雑になる懸念があることや、ｐｎ接合層自体が半導体基板内で面積を消費してしまい、高集積化に対応できない可能性がある。また、特許文献２及び３については、デジタル回路あるいはアナログ回路の直下に導電層を形成するが、低抵抗の不純物領域により導電層を形成する場合には、回路が形成される半導体基板の深い部分に多量のイオンを打ち込まなければならないため、半導体基板表面が荒れる可能性があり、回路を形成する半導体素子の形成に悪影響を及ぼす。また、回路が形成される半導体基板の直下に導電体を金属等で形成するのは製造工程が複雑になる等の問題があり、また、金属導電層から半導体基板に悪影響を及ぼす不純物が導入される懸念もある。また、特許文献４については、分離層に導電層を形成しているが、回路を形成する層は高抵抗のエピタキシャル層で形成されており、通常の半導体基板、例えばシリコン基板において実現しているわけではない。
【０００８】
本発明の目的は、デジタル回路とアナログ回路との間での、クロストークを抑制することができる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明は、デジタル回路形成領域とアナログ回路形成領域を有する半導体基板であって、前記デジタル回路形成領域と前記アナログ回路形成領域との間の回路分離領域と、前記回路分離領域に形成されている絶縁層と、前記絶縁層の下部の半導体基板領域と少なくとも一部が接触するように前記絶縁層の内部に形成されたクロストーク防止用の導電部とを備えたことを要旨とする。
この構成によれば、デジタル回路形成領域とアナログ回路形成領域との間の回路分離領域を形成する絶縁層内にその絶縁層の下部の半導体領域と接触するように導電部を形成する。これにより、主にデジタル回路から発生するクロストークの発生源となる電気的ノイズが発生しても、半導体基板の表面では回路分離領域を構成する絶縁層がその電気的ノイズがアナログ回路等に到達するのを防止する。また、半導体内部を通る電気的ノイズは、半導体基板表面あるいは内部の電位よりも低くなっている導電部に引き寄せられる可能性が高くなる。これらの結果、電気的ノイズはアナログ回路形成領域に到達する可能性が低くなるため、クロストークの発生を抑制することができる。
【００１０】
また、本発明は、デジタル回路形成領域とアナログ回路形成領域を有する半導体基板であって、前記デジタル回路形成領域と前記アナログ回路形成領域との間の回路分離領域と、前記回路分離領域に形成されている絶縁層と、前記絶縁層の下の半導体基板領域に形成されたクロストーク防止用の導電部とを備えたことを要旨とする。
この構成によれば、回路分離領域に形成される導電部が回路分離領域を構成する絶縁層の下部の半導体領域に形成されている。したがって、上記の構造よりさらに導電部が半導体基板内に深く形成されるので、半導体表面を通る電気的ノイズは、回路分離領域の絶縁層によりアナログ回路等に到達するのを防止する。一方、半導体内部を通る電気的ノイズは回路分離領域の下の半導体領域に形成された導電部により捉えられ、アナログ回路形成領域に到達するのを防止する。したがって、クロストークの発生を抑制することができる。
【００１１】
また、本発明は、前記導電部は複数形成されていることを要旨とする。
この構成によれば、電気的ノイズを捉える導電部は、１つの領域ではなく複数の領域で形成することにより、電気的ノイズを捉える効率が高くなる。
【００１２】
また、本発明は、前記導電部は前記アナログ回路形成領域に対向し、かつ交差している方向の前記デジタル回路形成領域よりも長く形成されていることを要旨とする。
この構成によれば、電気的ノイズの発生源であるデジタル回路形成領域よりも長い導電部を形成することにより電気的ノイズを導電部に捉える確率が高くなり、その結果、クロストークの発生を抑制することができる。
【００１３】
また、本発明は、前記導電部は前記デジタル回路形成領域の略周辺を囲うように形成されていることを要旨とする。
この構成によれば、電気的ノイズの発生源であるデジタル回路形成領域を囲うように導電部を形成することにより、電気的ノイズを導電部により捉えることができる。その結果、クロストークの発生を抑制することができる。
【００１４】
また、本発明は、前記導電部は千鳥状に配置されていることを要旨とする。
この構成によれば、導電部を千鳥状にすることは、導電部を複数形成することになり、電気的ノイズをより捉えることができるので、クロストークの発生を抑制することができる。また、アナログ回路形成領域に対向する方向における導電部間の隙間を少なくする等、導電部の分布密度を高くすることができる。その結果、クロストークの発生をさらに抑制することができる。
【００１５】
また、本発明は、前記導電部は不純物導入によって形成された不純物領域であることを要旨とする。
この構成によれば、不純物導入によって形成される不純物領域を導電部としてもよい。不純物導入は、通常イオン注入法により行われる。したがって、導電部の形成工程が比較的簡便であり、導電部の抵抗値及び導電部の形成深さの制御が容易となる。また、回路分離領域にのみイオン注入を行うので、デジタル回路形成領域及びアナログ回路形成領域の半導体基板にダメージを与えないように形成することが可能となる。
【００１６】
また、本発明では、前記導電部はポリシリコンで形成されていることを要旨とする。
この構成によれば、導電部をポリシリコンで形成した場合、例えばポリシリコンの表面の一部を酸化して酸化シリコン層にする等の製造工程を導入することにより回路分離領域の任意の深さに導電部を簡便に形成することができる。
【００１７】
また、本発明は、デジタル回路形成領域とアナログ回路形成領域とを有する半導体基板における前記デジタル回路形成領域と前記アナログ回路形成領域との間の回路分離領域に形成された絶縁層を有しており、前記絶縁層の表面に開口部を有する凹部形成用マスクを形成する凹部形成用マスク形成工程と、前記半導体基板に少なくとも半導体基板領域と接触するように前記絶縁層を除去して凹部を形成する凹部形成工程と、前記凹部形成用マスクを除去する凹部形成用マスク除去工程と、前記凹部を埋め込むようにして前記半導体基板の上に導電層を形成する導電層形成工程と、前記絶縁層の表面に導電層除去用マスクを形成する導電層除去用マスク形成工程と、前記半導体基板の上と前記凹部内に形成された余分な前記導電層を除去する導電層除去工程と、前記導電層除去用マスクを除去する導電層除去用マスク除去工程と、前記半導体基板の上に余分な前記導電層を除去した前記凹部内を埋め込むようにして前記絶縁層を形成する絶縁層形成工程と、前記半導体基板上の余分な前記絶縁層を除去する絶縁層除去工程とを有するを要旨とする。
この方法によれば、回路分離領域を形成する絶縁層に、少なくともその下部の半導体領域に達するまでの凹部を形成し、その凹部内に導電層を形成する。形成された余分な導電層を除去し、凹部内の一部にのみ導電層が残るようにした後に絶縁層を凹部内に形成することにより、デジタル回路形成領域とアナログ回路形成領域の間のクロストークを防止する構造を形成することができる。すなわち、主にデジタル回路から発生するクロストークの発生源となる電気的ノイズが発生しても、半導体基板の表面は回路分離領域を構成する絶縁層がその電気的ノイズがアナログ回路等に到達するのを防止する。また、半導体内部を通る電気的ノイズは、半導体基板の電位よりも低くなっている導電部に引き寄せられる可能性が高くなる。これらの結果、電気的ノイズはアナログ回路が形成されている領域に到達する可能性が低くなるため、クロストークの発生を抑制することができる。
【００１８】
また、本発明は、デジタル回路形成領域とアナログ回路形成領域とを有する半導体基板における前記デジタル回路形成領域と前記アナログ回路形成領域との間の回路分離領域に形成された絶縁層を有しており、前記絶縁層の表面に開口部を有するマスクを形成するマスク形成工程と、前記半導体基板に少なくとも前記半導体基板領域と接触するように前記絶縁層を除去して凹部を形成する凹部形成工程と、前記マスクを除去するマスク除去工程と、前記半導体基板の上に前記凹部を埋め込むようにしてポリシリコン層を形成するポリシリコン層形成工程と、前記半導体基板の上に形成された前記ポリシリコン層全体及び前記凹部内に形成された前記ポリシリコン層の上部を酸化して酸化シリコン層を形成する酸化シリコン層形成工程と、前記半導体基板上の余分な前記酸化シリコン層を除去する絶縁層除去工程とを有することを要旨とする。
この方法によれば、導電部の形成材料としてポリシリコン層を形成する。形成されたポリシリコンを、例えば熱酸化法等により酸化させることによりポリシリコン層の表面から内部の一部にかけて酸化シリコン層とする。半導体領域と接触している凹部内に形成されたポリシリコン層は酸化しないように制御することにより、デジタル回路形成領域とアナログ回路形成領域の間のクロストークを防止する構造を形成することができる。
【００１９】
また、本発明は、デジタル回路形成領域とアナログ回路形成領域とを有する半導体基板における前記デジタル回路形成領域と前記アナログ回路形成領域との間の回路分離領域に形成された絶縁層を有しており、前記絶縁層の表面に開口部を有するマスクを形成するマスク形成工程と、前記半導体基板にイオン注入により前記回路分離領域の一部に不純物の導入を行い、前記絶縁層の下部に不純物領域を形成する不純物領域形成工程と、前記半導体基板の熱処理を行い、不純物領域を導電部とする導電部形成工程とを有することを要旨とする。
この方法によれば、回路分離領域を構成する絶縁層の下部の半導体領域内にイオン注入法等により不純物領域を形成する。半導体基板を熱処理することにより不純物領域を導電部とすることで、デジタル回路形成領域とアナログ回路形成領域の間のクロストークを防止する構造を形成することができる。また、イオン注入法における不純物濃度やイオン注入エネルギー等を制御することにより、導電部の形成深さや抵抗値を所望の値に制御することが簡便となる。
【００２０】
また、本発明は、デジタル回路形成領域とアナログ回路形成領域とを有する半導体基板における前記デジタル回路形成領域と前記アナログ回路形成領域との間に形成される回路分離領域の少なくとも一部に開口部を有するマスクを形成するマスク形成工程と、前記半導体基板にイオン注入により前記回路分離領域の一部に不純物の導入を行い、不純物領域を形成する不純物領域形成工程と、前記半導体基板の熱処理を行い、前記不純物領域を導電部とする導電部形成工程と前記回路分離領域に絶縁層を形成する絶縁層形成工程とを同時に行う熱処理工程とを有することを要旨とする。
この方法によれば、導電部を不純物導入で形成する場合、不純物領域の形成深さや不純物濃度の制御が容易であることにより、デジタル回路及びアナログ回路形成前、あるいは回路分離領域としての絶縁層形成前の半導体基板にクロストーク防止用の導電部を形成することもできる。また、導電部を半導体基板内に埋め込むための絶縁膜形成と回路分離領域形成用の絶縁膜形成を同時に行うことができるので、製造工程を簡便化することができる。
【００２１】
また、本発明は、前記凹部形成工程では、前記凹部が上記に記載の導電部の形状となるように形成されることを要旨とする。
この方法によれば、回路分離領域の絶縁層上に形成される所望の導電部の平面形状に合わせて凹部の形状にする。これにより、例えば、複数の領域に形成したり、デジタル回路形成領域より長く矩形上に形成したり、あるいはデジタル回路形成領域の周辺を囲うように形成したり、その形成を千鳥状に形成したりすることができる。これにより、所望のクロストーク防止効果の高い導電部を形成することができる。
【００２２】
また、本発明は、前記マスク形成工程では、前記マスクのパターンが上記に記載の導電部の形状となるように形成されることを要旨とする。
この方法によれば、回路分離領域の絶縁層上に形成される所望の導電部の平面形状に合わせてマスクのパターン形成を行う。これにより、例えば、マスクの開口部を複数の領域に形成したり、デジタル回路形成領域より長く矩形上に形成したり、あるいはデジタル回路形成領域の周辺を囲うように形成したり、その形成を千鳥状に形成したりすることができる。これにより、所望のクロストーク防止効果の高い導電部を形成することができる。
【発明を実施するための最良の形態】
【００２３】
（第１実施形態）
本発明の第１実施形態を、図１〜図６を用いて説明する。
図１（ａ）は、本実施形態の半導体装置の断面模式図を示している。半導体基板としてシリコン基板１を用いており、同図では左側にデジタル回路形成領域２、右側にアナログ回路形成領域３が示されている。デジタル回路形成領域２とアナログ回路形成領域３の間を回路分離領域４が形成されている。回路分離領域４には、回路分離用絶縁層６が形成されている。本実施形態では、回路分離用絶縁層６としてＬＯＣＯＳ（Local Oxidation of Silicon）が形成されている。ＬＯＣＯＳ６の内部で、かつ、シリコン基板１と接触している領域に導電部５が形成されている。
【００２４】
図１（ｂ）は半導体装置の平面模式図を示している。左側にデジタル回路形成領域２、右側にアナログ回路形成領域３が形成されている。デジタル回路形成領域２とアナログ回路形成領域３の間の回路分離領域４の中央に矩形形状のクロストーク防止用の導電部５が形成されている。
【００２５】
次に、本実施形態における半導体装置の製造工程について、図２〜図４を用いて説明する。
【００２６】
図２（ａ）は、右側にデジタル回路形成領域２が、左側にアナログ回路形成領域３を有するシリコン基板１を示している。デジタル回路形成領域２とアナログ回路形成領域３の間の回路分離領域４にはＬＯＣＯＳ６が形成されている。
【００２７】
図２（ｂ）は、マスク形成工程を示している。シリコン基板１上にフォトレジスト７を形成し、フォトリソグラフィ法によりマスクとしてのフォトレジスト７をパターン形成し、開口部７ａを形成する。本実施形態では、フォトレジスト７の開口部７ａは、回路分離領域４の中央近傍に形成される。なお、マスクとしては、フォトレジスト７の代わりに、例えば、樹脂ペースト等を用いることもできる。
【００２８】
図２（ｃ）は、凹部形成工程を示している。フォトレジスト７をマスクとしてドライエッチング法によりＬＯＣＯＳ６を除去する。これによりＬＯＣＯＳ６の内部の中央近傍に導電部５を形成するための凹部８が形成される。なお、凹部８の形状や大きさによっては、ドライエッチング法ではなくウェットエッチング法でも形成することができる。
【００２９】
図３（ａ）は、導電層形成工程を示している。導電層９は、ＣＶＤ（Chemical Vapor Deposition）法によりポリシリコン層を凹部８内に埋め込むようにして、シリコン基板１の表面に形成する。なお、ポリシリコン層９は、ＬＯＣＯＳ６の膜厚に対して２０〜３０％厚く形成する。
【００３０】
なお、導電層９の材料としてはポリシリコンの他に、アルミニウム、銅、金、銀、チタン、あるいはその化合物等を用いることもできる。また、上記の他にスパッタリング法、真空蒸着法、めっき法等でも形成することができる。
【００３１】
図３（ｂ）は、導電層イオン注入工程を示している。図３（ａ）で説明した導電層としてのポリシリコン層９は、本実施形態においてはノンドープのポリシリコン層９を形成しているので、その電気的性質は半導体的である。そこで、ポリシリコン層９に不純物イオン１０を導入することにより低抵抗化させる。ポリシリコン層９をｐ型の導電層とする場合にはボロン等の３族元素のイオンを、ｎ型の導電層とする場合にはリンや砒素等の５族元素のイオンを注入する。イオン注入条件は、導入する不純物イオン１０にもよるが、本実施形態では、加速電圧を１０〜１００ｋｅＶ、ドーズ量を１〜５×１０15ｃｍ-2で行っている。なお、ＬＯＣＯＳ６の下にウェル（図示せず）が形成され、シリコン基板１にｐ型あるいはｎ型の極性があるならば、ポリシリコン層９の極性は、その極性に合わせた不純物イオン１０を導入する。これにより、ポリシリコン層９とＬＯＣＯＳ６の下のシリコン基板１をほぼ同電位に保つことができる。
【００３２】
図３（ｃ）は、導電層除去用マスク形成工程を示している。図２（ｂ）と同様にフォトリソグラフィ法によってフォトレジスト７をパターン形成する。フォトレジスト７は、回路分離領域４に形成されているＬＯＣＯＳ６の上に導電層９をマスクするようなパターンで形成される。
【００３３】
図４（ａ）は、導電層除去工程を示している。フォトレジスト７がパターン形成されている部分以外のシリコン基板１上に形成されている導電層９をドライエッチング法により除去する。次に、フォトレジスト７の除去を行うことで、ＬＯＣＯＳ６の上に導電層９が残存するようにする。
【００３４】
図４（ｂ）は、回路分離用絶縁層形成工程を示している。回路分離用絶縁層はＬＯＣＯＳ６であり酸化シリコンで形成されている。本実施形態において、導電層としてポリシリコン層９が形成されている。したがって、シリコン基板１を約９００℃ので熱処理することにより、ポリシリコン層９の表面から内部にかけての一部を酸化する。ポリシリコン層９を酸化することにより酸化シリコン層となる。したがって、その酸化されたポリシリコンがＬＯＣＯＳ６と同化する。これにより、ＬＯＣＯＳ６の内部にあり、かつ、シリコン基板１と接触した領域にのみ導電層９が残ることになり、これが導電部５となる。
【００３５】
本実施形態でのシリコン基板１においては、回路分離領域４上にＬＯＣＯＳが形成されているので、クロストーク防止用の絶縁層として、特別な層を形成する必要がない。したがって、例えば、上記のようなクロストーク防止用の構造の製造工程を他の製造工程と同時に行うことができる。
以上の工程を経て、本実施形態の半導体装置が製造される。
【００３６】
本構造の半導体装置の作用について説明する。
クロストークの原因となる電気的ノイズは、主にデジタル回路形成領域２のデジタル回路から発生する。デジタル回路から発生した電気的ノイズは、ＬＯＣＯＳ６の内部でかつその下のシリコン基板１と接触する領域に形成された導電部５に捉えられる。これは、導電部５の電気抵抗がシリコン基板１等よりも低いため、すなわち導電部５の電位が低いため、この導電部５に電気的ノイズが引き寄せられるからである。したがって、アナログ回路形成領域３に形成されたアナログ回路には電気的ノイズが到達する確率が低くなる。これにより、デジタル回路から発生する電気的ノイズによるクロストークを抑制することができる。
【００３７】
なお、本実施形態において、例えば上記の図２（ｂ）で説明したフォトレジストパターン形成工程で、フォトレジスト７を所望のパターンで形成することにより、それに応じて凹部８も形成される。これにより、凹部８の平面構造にしたがって導電部５は様々な平面構造で形成することが可能である。
【００３８】
次に、本実施形態における導電部５の別な形成例について説明する。
【００３９】
図５（ａ）は、複数の導電部を有する本実施形態での断面模式図を示している。シリコン基板１の表面に形成されているデジタル回路形成領域２とアナログ回路形成領域３の間の回路分離領域４にＬＯＣＯＳ６が形成されている。ＬＯＣＯＳ６の内部で、かつ、シリコン基板１と接触している領域に導電部５が複数の領域に形成されている。同図では、導電部５は３つの領域で構成されている。
【００４０】
図５（ｂ）は、図５（ａ）で示した半導体装置の平面模式図を示している。導電部５は３つの矩形で構成されている。導電部５を構成する矩形の１つの長手方向の長さは、アナログ回路形成領域３に対向するデジタル回路形成領域２よりも長く形成されている。
【００４１】
このように導電部５を形成した半導体装置の作用について説明する。導電部５がＬＯＣＯＳ６の内部でかつその下のシリコン基板１と接触する領域に複数で形成されていることにより、デジタル回路から発生する電気的ノイズを捉える確率が高くなる。したがって、クロストークをより抑制することができる。また、アナログ回路形成領域３に対向するデジタル回路形成領域２よりも導電部５を長く形成しているので、電気的ノイズをより確実に捉えることができる。したがって、クロストークをより抑制することができる。
【００４２】
図６（ａ）は、導電部がデジタル回路周辺部に形成されている平面模式図を示している。導電部５は、デジタル回路形成領域２を囲うように形成されている。ただし、アナログ回路形成領域３と対向していない反対側に一部、導電部５を形成しない領域がある。
【００４３】
このように形成された導電部５を有する半導体装置の作用について説明する。
デジタル回路形成領域２をＬＯＣＯＳ６の内部でかつその下のシリコン基板１と接触する領域に形成された導電部５で囲うことにより、デジタル回路形成領域２の周辺から発生する電気的ノイズをより確実に捉えることができる。したがって、クロストークをより抑制することができる。
【００４４】
図６（ｂ）は、回路分離領域に形成される導電部が千鳥状に形成されている平面模式図を示している。導電部５は、回路分離領域４を含むデジタル回路形成領域２の周辺に形成されている。また、導電部５は、一辺が５〜５０μｍの正方形状であり、複数の領域に形成されている。また、複数の領域に形成されている導電部５は千鳥状に配置されている。
【００４５】
図６（ｂ）のように導電部５を形成した場合の作用について説明する。ＬＯＣＯＳ６の内部でかつその下のシリコン基板１と接触する領域に千鳥状に導電部５を複数形成することにより、デジタル回路形成領域２から発生する電気的ノイズをより捉えることができる。また、アナログ回路形成領域３に対向する方向における導電部５の間の隙間を少なくする等、導電部５の分布密度を高くすることができる。その結果、クロストークの発生をさらに抑制することができる。ここで、千鳥形状の配列の列数は２以上８以下であることが望ましい。当然列数が２以上でなければ、千鳥状に導電部５を形成することができないし、また、列数が８を超えて形成された場合には、導電部５の形成領域が大きくなりすぎてしまい、半導体装置の高集積化がしにくくなる。なお、ここでいう列の方向は、アナログ回路形成領域３に対向し、かつ交差する方向であり、同図では上から下に向かう列として描かれている。
【００４６】
第１実施形態の効果を以下に記載する。
（１）回路分離領域４に形成されているＬＯＣＯＳ６の内部でかつその下のシリコン基板１と接触する領域に導電部５を形成することにより、主にデジタル回路形成領域２のデジタル回路から発生するクロストークの発生源となる電気的ノイズをアナログ回路形成領域３に到達するのを防止する。すなわち、電気的ノイズはシリコン基板１表面あるいは内部の電位よりも低くなっている導電部５に引き寄せられる可能性が高くなる。これにより、電気的ノイズはアナログ回路形成領域３に到達する可能性が低くなるため、クロストークの発生を抑制することができる。
（２）電気的ノイズを捉える導電部５を、１つの領域ではなく複数形成することにより、電気的ノイズを捉える効率が高くなる。
（３）アナログ回路形成領域３に対向し、かつ交叉している方向のデジタル回路形成領域２よりも長く導電部５を形成することにより電気的ノイズを導電部５に捉える確率が高くなり、その結果、クロストークの発生を抑制することができる。
（４）デジタル回路形成領域２を囲うように導電部５を形成することにより、電気的ノイズを導電部５により捉えることができる。その結果、クロストークの発生を抑制することができる。
（５）ＬＯＣＯＳ６の内部でかつその下のシリコン基板１と接触する領域に導電部５を千鳥状に複数形成することにより、さらに電気的ノイズを捉えることができるので、クロストークの発生を抑制することができる。また、アナログ回路形成領域３に対向する方向における導電部５の間の隙間を少なくする等、導電部５の分布密度を高くすることができる。その結果、クロストークの発生をさらに抑制することができる。
（６）導電部５をポリシリコン層９で形成することにより、ポリシリコン層９の一部を酸化してＬＯＣＯＳ６と同化させることにより、導電部５をＬＯＣＯＳ６内に埋め込んだ構造を簡便に形成することができる。
（７）フォトレジスト７を所望のパターンに形成することにより、導電部５を所望の平面構造に形成することができる。これにより、導電部５を複数の領域に形成したり、アナログ回路形成領域３に対向するデジタル回路形成領域２よりも長い矩形上に形成したり、デジタル回路形成領域２の周辺を囲うように形成したり、あるいは千鳥状に形成したりすることができる。これにより、所望のクロストーク防止効果の高い導電部５を形成することができる。
（８）回路分離領域４上にＬＯＣＯＳ６を形成することにより、通常の半導体装置の素子分離の工程を適用することができる。すなわち、クロストーク防止用の絶縁層として、特別な層を形成する必要がないので、例えば、上記のようなクロストークを抑制する構造を有する半導体装置の製造工程を他の製造工程と同時に行うことができる。
（９）シリコン基板１にｐ型あるいはｎ型の極性があるならば、ポリシリコン層９の極性は、その極性に合わせた不純物イオン１０を導入する。これにより、ポリシリコン層９とＬＯＣＯＳ６の下のシリコン基板１をほぼ同電位に保つことができる。これによりクロストークの発生をより抑制することができる。
【００４７】
（第２実施形態）
次に、本発明の第２実施形態を図７〜図９を用いて説明する。
図７（ａ）は、本実施形態の半導体装置の断面模式図を示している。半導体基板としてはシリコン基板１を用いており、同図では左側にデジタル回路形成領域２、右側にアナログ回路形成領域３が示されている。デジタル回路形成領域２とアナログ回路形成領域３の間を回路分離領域４が形成されている。回路分離領域４には、回路分離用絶縁層６が形成されている。本実施形態では、回路分離用絶縁層６としてＬＯＣＯＳが形成されている。また、ＬＯＣＯＳ６の下のシリコン基板１の領域に導電部５が形成されている。
【００４８】
図７（ｂ）は、複数の導電部を有する半導体装置の平面模式図を示している。シリコン基板１の表面に形成されているデジタル回路形成領域２とアナログ回路形成領域３の間の回路分離領域４にＬＯＣＯＳ６が形成されている。導電部５は、ＬＯＣＯＳ６の下のシリコン基板の領域に複数形成されている。同図では、導電部５は３つの領域で構成されている。
【００４９】
導電部５の平面構造は、例えば、第１実施形態で説明した図１（ｂ）、図５（ｂ）、図６（ａ）及び（ｂ）等で形成される。
【００５０】
次に、本実施形態における半導体装置の製造工程について、図８及び図９を用いて説明する。
図８（ａ）は、まだ回路が形成されていないシリコン基板を示している。便宜上、デジタル回路が形成される領域をデジタル回路形成領域２、アナログ回路が形成される領域をアナログ回路形成領域３、そしてその回路を分離する領域を回路分離領域４として図示している。
【００５１】
図８（ｂ）は、マスク形成工程を示している。シリコン基板１上にフォトレジスト７を形成し、フォトリソグラフィ法によりマスクとしてのフォトレジスト７をパターン形成することにより開口部７ａを形成する。本実施形態では、フォトレジスト７の開口部７ａは、回路分離領域４中央近傍に形成される。
【００５２】
図８（ｃ）は、不純物領域形成工程を示している。フォトレジスト７をマスクとして、フォトレジスト７の開口部が形成されている領域、すなわち回路分離領域４に不純物イオン１０をイオン注入して所望の深さに不純物領域１１を形成する。ここで、シリコン基板１がｐ型の基板あるいは、回路分離領域４がｐ型のウェル（図示せず）である場合には不純物イオン１０としてボロン等の３族元素イオンを注入する。一方、シリコン基板１がｎ型の基板を用いているか、あるいは、回路分離領域４がｎ型のウェルである場合には不純物イオン１０として砒素やリン等の５族元素イオンを注入する。ここで、この回路分離領域４で異なる極性のシリコン基板１あるいはウェルが形成されている場合には、それぞれのシリコン基板１、あるいはウェルの極性に合わせた不純物イオン１０の導入を行う。本実施形態におけるイオン注入は、加速電圧を１０〜１００ｋｅＶ、ドーズ量を１〜５×１０15ｃｍ-2の条件で行っている。イオン注入法によって不純物領域１１を形成することにより、不純物領域１１の形成深さ及び不純物濃度の制御は容易となる。
【００５３】
図９（ａ）は、回路分離用絶縁層形成工程を示している。回路分離用絶縁層としてのＬＯＣＯＳ６の形成はまず、フォトレジスト７を除去した後、シリコン基板１上の全面に酸化シリコン膜（図示せず）を形成し、さらにその上に窒化シリコン膜（図示せず）を形成する。回路分離領域４となる部分以外の窒化シリコン膜を除去し、回路分離領域４となる部分の酸化シリコン膜を露出させる。次に、熱酸化炉にて熱酸化を行うことによりシリコン酸化膜をさらに厚く成長させる。この厚く成長させたシリコン酸化膜がＬＯＣＯＳ６となる。ＬＯＣＯＳ６が形成された後、デジタル回路形成領域２及びアナログ回路形成領域３となる部分にある酸化シリコン膜を除去する。本実施形態での熱処理は８００〜１０５０℃の範囲内の条件で行われる。
【００５４】
ここで、ＬＯＣＯＳ６を形成するための熱処理は、不純物領域１１の不純物イオン１０を活性化し、低抵抗化させて導電部５とする導電部形成工程を兼用している。また、熱処理温度と不純物領域１１の形成深さを制御することにより、ＬＯＣＯＳ６の下部に導電部５が形成されるようにしている。
【００５５】
図９（ｂ）は、デジタル回路及びアナログ回路形成工程を示している。回路分離領域４上にＬＯＣＯＳ６が形成された後に、デジタル回路形成領域２にデジタル回路を、アナログ回路形成領域３にアナログ回路を、通常のプロセスを用いて形成する。
【００５６】
次に、第２実施形態の作用について説明する。ＬＯＣＯＳ６の下部に導電部５が形成されている、すなわち、導電部５がシリコン基板１内に深く形成される構造となっている。したがって、シリコン基板１の表面を通る電気的ノイズは、厚い酸化シリコン層で形成されているＬＯＣＯＳ６によりアナログ回路形成領域３に到達するのを防止する。一方、シリコン基板１の内部を通る電気的ノイズはＬＯＣＯＳ６の下部に形成された導電部５により捉えられ、アナログ回路形成領域３に到達するのを防止する。したがって、デジタル回路形成領域２とアナログ回路形成領域３との間のクロストークを防止することができる。
【００５７】
第２実施形態でも第１実施形態と同様の効果（１）〜（９）が得られる。さらに以下の効果も得られる。
（１０）ＬＯＣＯＳ６の下に導電部５が形成されている、すなわち、導電部５がシリコン基板１内に深く形成される構造となっている。したがって、シリコン基板１の表面を通る電気的ノイズは、厚い酸化シリコン層で形成されているＬＯＣＯＳ６によりアナログ回路形成領域３に到達するのを防止し、シリコン基板１の内部を通る電気的ノイズはＬＯＣＯＳ６の下に形成された導電部５により捉えられ、アナログ回路形成領域に到達するのを防止する。したがって、デジタル回路形成領域２とアナログ回路形成領域３との間のクロストークを防止することができる。
（１１）不純物導入によって形成される不純物領域１１を熱処理することによって導電部５を形成することができる。すなわち、不純物領域１１の不純物濃度及び形成深さをイオン注入条件で制御することにより導電部５の抵抗値及び形成深さの制御が容易となる。
（１２）イオン注入法によって形成される不純物領域１１から導電部５を形成することにより、形成深さや不純物濃度の制御が容易になる。したがって、デジタル回路形成領域２及びアナログ回路形成領域３にそれぞれデジタル回路及びアナログ回路形成を行う前、あるいは回路分離領域４上に形成されるＬＯＣＯＳ６の形成前のシリコン基板１にクロストーク防止用の導電部５を形成することができる。
（１３）不純物領域１１の不純物イオン１０を活性化させて導電部５とする熱処理工程とＬＯＣＯＳ６の形成を同時に行うことができるので、製造工程を簡便化することができる。
【００５８】
本発明の実施形態は上記に限らず、以下のように変形してもよい。
（変形例１）第１実施形態において、導電部５の形成方法としてノンドープのポリシリコンを用いたが、導電部５を予めドーピングされたポリシリコンを形成してもよい。
（変形例２）第１実施形態において、導電部５の形成方法としてノンドープのポリシリコンを用いたが、導電性を有する材料で形成しても良い。
（変形例３）第２実施形態では不純物領域１１を熱処理して導電部５とする熱処理工程と、ＬＯＣＯＳ６を形成するＬＯＣＯＳ形成工程を同時に行っているが、それらの工程を別々に行ってもよい。
（変形例４）第１実施形態において、回路分離領域４に形成されている絶縁層としてＬＯＣＯＳ６を用いていたが、ＬＯＣＯＳ６の代わりにＳＴＩ（Shallow Trench Isolation）で形成されていてもよい。
【００５９】
以下、上記実施形態から導き出される技術的思想を記載する。
【００６０】
（１）半導体基板上に形成される前記デジタル回路と前記アナログ回路との間に絶縁層で形成される回路分離領域の前記絶縁層を貫通し、前記絶縁層の下部の半導体領域まで前記絶縁層及び前記半導体領域の半導体を除去して凹部を形成する凹部形成工程と、前記半導体基板の上に前記凹部を埋め込むようにして導電層を形成する導電層形成工程と、前記半導体基板の上と前記凹部内に形成された前記絶縁層内に形成された前記導電層を除去する導電層除去工程と、前記半導体基板の上に余分な前記導電層を除去した前記凹部内を埋め込むようにして前記絶縁層を形成する絶縁層形成工程と、前記半導体基板上の余分な前記絶縁層を除去する絶縁層除去工程とを有する半導体装置の製造方法。
【００６１】
この方法によれば、回路分離領域を構成する絶縁層よりもさらに深い位置に導電部を形成することができる。したがって、半導体基板内部を通る電気的ノイズを捉える確率が高くなり、さらにクロストークを防止する効果を高めることができる。
【００６２】
（２）半導体基板上に形成される前記デジタル回路と前記アナログ回路との間に絶縁層で形成される回路分離領域の前記絶縁層を貫通し、前記絶縁層の下部の半導体領域まで前記絶縁層及び前記半導体領域の半導体を除去して凹部を形成する凹部形成工程と、前記半導体基板の上に前記凹部を埋め込むようにしてポリシリコン層を形成するポリシリコン層形成工程と、前記半導体基板の上に形成された前記ポリシリコン層全体及び前記凹部内に形成された前記ポリシリコン層の上部を前記絶縁層内まで酸化して酸化シリコン層を形成する酸化シリコン層形成工程と、前記半導体基板上の余分な前記酸化シリコン層を除去する絶縁層除去工程とを有する半導体装置の製造方法。
【００６３】
この方法によれば、導電層としてポリシリコン層を形成し、少なくとも半導体内部に形成されたポリシリコン層をそのまま残し、残りのポリシリコン層を酸化することにより絶縁層よりもさらに深い位置に導電部を形成することができる。したがって、半導体基板内部を通る電気的ノイズを捉える確率が高くなり、さらにクロストークを防止する効果を高めることができる。
【００６４】
（３）半導体基板上に形成される前記デジタル回路と前記アナログ回路との間に絶縁層で形成される回路分離領域の前記絶縁層内に、少なくとも前記半導体基板と接触するように絶縁層を除去して凹部を形成する凹部形成工程と、前記半導体基板の上に前記凹部を埋め込むようにしてポリシリコン層を形成するポリシリコン層形成工程と、前記ポリシリコン層に不純物を導入して導電層を形成する導電層形成工程と、前記半導体基板の上に形成された前記導電層全体及び前記凹部内に形成された前記導電層の上部を酸化して酸化シリコン層を形成する酸化シリコン層形成工程と、前記半導体基板上の余分な前記酸化シリコン層を除去する絶縁層除去工程とを有する半導体装置の製造方法。
【００６５】
この方法によれば、導電層としてのポリシリコン層の形成において、ポリシリコンがノンドープの半導体材料である場合には、イオン注入によりポリシリコン層に不純物を導入する工程を加えることにより、ポリシリコン層を導電層として機能させることができる。また、イオン注入の条件を制御することにより、ポリシリコン層の抵抗を所望の値に設定することができる。半導体領域と接触している凹部内に形成されたポリシリコン層は酸化しないように制御することにより、デジタル回路とアナログ回路の間のクロストークを防止する構造を形成することができる。
【００６６】
（４）半導体基板上に形成される前記デジタル回路と前記アナログ回路との間に絶縁層で形成される回路分離領域の前記絶縁層を貫通し、前記絶縁層の下部の半導体領域まで前記絶縁層及び前記半導体領域の半導体を除去して凹部を形成する凹部形成工程と、前記半導体基板の上に前記凹部を埋め込むようにしてポリシリコン層を形成するポリシリコン層形成工程と、前記ポリシリコン層に不純物を導入して導電層を形成する導電層形成工程と、前記半導体基板の上に形成された前記ポリシリコン層全体及び前記凹部内に形成された前記ポリシリコン層の上部を前記絶縁層内まで酸化して酸化シリコン層を形成する酸化シリコン層形成工程と、前記半導体基板上の余分な前記酸化シリコン層を除去する絶縁層除去工程とを有する半導体装置の製造方法。
【００６７】
この方法によれば、導電層としてのポリシリコン層の形成において、ポリシリコンがノンドープの半導体材料である場合には、イオン注入によりポリシリコン層に不純物を導入する工程を加えることにより、ポリシリコン層を導電層として機能させることができる。また、イオン注入の条件を制御することにより、ポリシリコン層の抵抗を所望の値に設定することができる。これにより、導電層としてポリシリコン層を形成し、少なくとも半導体内部に形成されたポリシリコン層をそのまま残し、残りのポリシリコン層を酸化することにより絶縁層よりもさらに深い位置に導電部を形成することができる。
【００６８】
（５）半導体基板にフォトレジストを形成し、前記デジタル回路と前記アナログ回路との間に絶縁層で形成される回路分離領域の一部を開口するように前記フォトレジストをパターン形成するフォトレジストパターン形成工程と、前記半導体基板にイオン注入により前記回路分離領域の一部に不純物の導入を行い、前記絶縁層の下部に不純物領域を形成し、不純物領域を導電部となる導電部形成工程とを有する半導体装置の製造方法。
【００６９】
この方法によれば、不純物導入としてのイオン注入の条件を制御することにより、不純物領域を導電部とする熱処理を行わなくても、不純物領域をそのまま導電部として形成することができる。例えば、イオン注入条件において、不純物の濃度を多く注入する条件に設定することで、導電性の不純物領域を形成することができる。
【００７０】
（６）請求項１乃至８のいずれか一項に記載の半導体装置であって、前記回路分離領域は、ＬＯＣＯＳあるいはＳＴＩで形成されている半導体装置。
【００７１】
この構成によれば、回路分離領域をＬＯＣＯＳあるいはＳＴＩで形成することにより、通常の半導体装置の素子分離の工程を適用することができる。すなわち、クロストーク防止用の絶縁層として、特別な層を形成する必要がないので、例えば、上記のようなクロストーク防止用の構造の製造工程を他の製造工程と同時に行うことができる。
【００７２】
（７）請求項６に記載の半導体装置であって、前記導電部は、ｎ列の配列で形成され、ｎは２以上１０以下である半導体装置。
この構成によれば、導電部の平面形状を千鳥状に形成しているので、導電部の配列は２列以上は必要である。また、導電部の配列が１０列を超えて形成されている場合、回路分離領域表面に対する導電部の面積が大きくなりすぎる可能性がある。したがって、千鳥状に形成された導電部の配列は２列以上１０列以下が望ましい。
【図面の簡単な説明】
【００７３】
【図１】（ａ）は第１実施形態における半導体装置の断面模式図であり、（ｂ）は同じく半導体装置の平面模式図。
【図２】（ａ）〜（ｃ）は第１実施形態における半導体装置の製造工程を示す工程断面図。
【図３】（ａ）〜（ｃ）は第１実施形態における半導体装置の製造工程を示す工程断面図。
【図４】（ａ）、（ｂ）は第１実施形態における半導体装置の製造工程を示す工程断面図。
【図５】（ａ）は、第１実施形態における複数形成された導電部の配置の一例を示す平面模式図、（ｂ）は同じく複数形成された導電部を有する半導体装置の断面模式図。
【図６】（ａ）〜（ｃ）は、第１実施形態におけるその他の導電部の配置の一例を示す平面模式図。
【図７】（ａ）は第２実施形態における半導体装置の断面模式図であり、（ｂ）は同じく半導体装置の平面模式図。
【図８】（ａ）〜（ｃ）は第２実施形態における半導体装置の製造工程を示す工程断面図。
【図９】（ａ）、（ｂ）は第２実施形態における半導体装置の製造工程を示す工程断面図。
【符号の説明】
【００７４】
１…半導体基板としてのシリコン基板、２…デジタル回路形成領域、３…アナログ回路形成領域、４…回路分離領域、５…導電部、６…回路分離用絶縁層、７…フォトレジスト、８…凹部、９…導電層、１０…不純物イオン、１１…不純物領域。
【図１】
2005303139.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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