(57)【要約】【課題】  本発明は、高耐圧特性と低ＯＮ抵抗を有し、チップサイズの小面積化を可能とすることができるＭＯＳトランジスタ構造の半導体装置を提供する。【解決手段】  半導体基板に形成されたｐ型拡散ウェル４と、ｐ型拡散ウェル４上に格子状に形成されるゲート電極１と、ゲート電極１により区画された領域に形成されるソース領域２と、ソース領域２に隣接する４方向の領域に形成されるドレイン領域３とを備え、ソース領域２は、ｐ型拡散ウェル４に形成されたｎ型拡散層５、ドレイン領域３は、ｐ型拡散ウェル４に形成されたｎ型拡散層６と、ゲート電極１とｎ型拡散層６との間の位置にｎ型拡散層６を囲むように設けられゲート電極１の一部が乗り上がるように形成されたＬＯＣＯＳ酸化膜７と、ゲート電極１からｎ型拡散層６までのＬＯＣＯＳ酸化膜７下にｎ型拡散層６を囲むように設けられｎ型拡散層６よりも不純物濃度が低いｎ型拡散層８とを有する。【選択図】        図１ 
2005045061.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成された第１導電型拡散ウェルと、
前記第１導電型拡散ウェル上において、格子状に形成されるゲート電極と、
前記ゲート電極により区画された領域に交互に形成されるソース領域及びドレイン領域とを備える半導体装置であって、
前記ソース領域は、前記第１導電型拡散ウェルに形成された第２導電型の第１の拡散層を有し、
前記ドレイン領域は、前記第１導電型拡散ウェルに形成された第２導電型の第２の拡散層と、
前記ゲート電極と前記第２の拡散層との間の位置に、前記第２の拡散層を囲むように設けられ、前記ゲート電極の一部が乗り上がるように形成された分離膜と、
前記分離膜下に、前記第２の拡散層を囲むように設けられ、前記第２の拡散層よりも不純物濃度が低い第２導電型の第３の拡散層とを有することを特徴とする、
半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
隣接する複数の前記ドレイン領域の全部又は一部は、互いの間に前記分離膜及び前記第３の拡散層が連続して存在することを特徴とする、
半導体装置。
【請求項３】
請求項１又は請求項２に記載の半導体装置であって、
前記ドレイン領域は、前記第２の拡散層及び、前記第３の拡散層の一部を包含するような第２導電型拡散ウェルが設けられていることを特徴とする、
半導体装置。
【請求項４】
請求項１乃至請求項３のいずれかに記載の半導体装置であって、
前記ソース領域は、第１の拡散層の一部に前記第１導電型拡散ウェルとソース配線とを接続する前記第１導電型の基板電極領域を備えることを特徴とする、
半導体装置。
【請求項５】
請求項１乃至請求項４のいずれかに記載の半導体装置であって、
前記ゲート電極により区画された領域の端部に位置する前記ドレイン領域では、終端の前記分離膜上に前記ゲート電極を設けたことを特徴とする、
半導体装置。
【請求項６】
請求項１乃至請求項４のいずれかに記載の半導体装置であって、
前記ゲート電極により区画された領域の端部には、全て前記ソース領域を配置したことを特徴とする、
半導体装置。
【請求項７】
請求項１乃至請求項６のいずれかに記載の半導体装置であって、
前記ゲート電極は、シリサイド系の材料により形成されることを特徴とする、
半導体装置。
【請求項８】
請求項１乃至請求項７のいずれかに記載の半導体装置であって、
前記第１の拡散層及び前記第２の拡散層の表面は、シリサイド化することでシリサイド化膜を形成していることを特徴とする、
半導体装置。
【請求項９】
請求項１乃至請求項８のいずれかに記載の半導体装置であって、
複数の前記第１の拡散層と接続している前記ソース配線と、
複数の前記第２の拡散層と接続しているドレイン配線とを備え、
前記ソース配線と前記ドレイン配線とが交互に平行になるように配線されていることを特徴とする、
半導体装置。
【請求項１０】
請求項９に記載の半導体装置であって、
前記ソース配線又は前記ドレイン配線の一方と複数のビアホールを介して電気的に接続された、前記半導体装置の中央に配置される第１配線と、
前記ソース配線又は前記ドレイン配線の他方と複数のビアホールを介して電気的に接続された、前記第１配線を囲む位置に配置される第２配線とをさらに備えることを特徴とする、
半導体装置。
【請求項１１】
請求項１０に記載の半導体装置であって、
前記第２配線に接続された前記ソース配線又は前記ドレイン配線は、当該配線パターンと直交する配線をさらに備えることを特徴とする、
半導体装置。
【請求項１２】
請求項９に記載の半導体装置であって、
前記ソース配線と複数のビアホールを介して電気的に接続された、前記半導体装置の略半分の領域に配置される第１配線と、
前記ドレイン配線と複数のビアホールを介して電気的に接続された、残りの前記半導体装置の略半分の領域に配置される第２配線とをさらに備えることを特徴とする、
半導体装置。
【請求項１３】
請求項９に記載の半導体装置であって、
前記ソース配線及び前記ドレイン配線の配線パターン方向は、チップの辺に対し平行又は直角方向に配置されることを特徴とする、
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係る発明であって、特に、占有面積の縮小化及び低抵抗化が可能な高耐圧ＭＯＳトランジスタ構造を有する半導体装置に関するものである。
【背景技術】
【０００２】
ドライバＩＣの出力に用いられるＭＯＳトランジスタは、高耐圧、低ＯＮ抵抗であることが求められている。ＭＯＳトランジスタを高耐圧にするには、ドレイン電極に印加される電界を緩和するための拡散層をチャネル領域に設ける必要がある。また、ＭＯＳトランジスタを低ＯＮ抵抗にするには、チャネル領域の幅を大きくする必要がある。
【０００３】
しかし、チャネル領域の幅を大きくすることは、チップサイズを大きくすることであり、コスト高となる。そこで、チャネル領域の幅を分割して構成する並列のＭＯＳトランジスタとすることで、チップサイズを大きくすることなくチャネル領域の幅を大きくすることができる。
【０００４】
従来、ソース構造とドレイン構造との間に差異のないＭＯＳトランジスタの場合、ソース領域とドレイン領域とを交互にマトリックス状に配置することで、チャネル領域の幅を大きくしつつチップサイズを縮小させる構成があった。例えば、特許文献１や特許文献２にソース領域とドレイン領域とが交互にマトリックス状に配置されたＭＯＳトランジスタが示されている。この特許文献１や特許文献２では、あるドレイン領域に着目すると、上下左右の４方向にゲート電極を介してソース領域が隣接している。
【特許文献１】特開平０５−０１３７５９号公報（第２頁、第１図）
【特許文献２】特開平０４−１３０６６７号公報（第１−２頁、第１−３図）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
マトリックス状に配置されるＭＯＳトランジスタは、ソース構造とドレイン構造との間に差異のない場合に適用されていた。しかし、ドライバＩＣの出力に用いられるＭＯＳトランジスタでは、高耐圧特性を有するためドレイン構造をソース構造とは異ならせる必要があった。
【０００６】
そこで、本発明は、高耐圧特性と低ＯＮ抵抗を有し、チップサイズの小面積化を可能とすることができるＭＯＳトランジスタ構造の半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係る解決手段は、半導体基板に形成された第１導電型拡散ウェルと、第１導電型拡散ウェル上において、格子状に形成されるゲート電極と、ゲート電極により区画された領域に交互に形成されるソース領域及びドレイン領域とを備える半導体装置であって、ソース領域は、第１導電型拡散ウェルに形成された第２導電型の第１の拡散層を有し、ドレイン領域は、第１導電型拡散ウェルに形成された第２導電型の第２の拡散層と、ゲート電極と第２の拡散層との間の位置に、第２の拡散層を囲むように設けられ、ゲート電極の一部が乗り上がるように形成された分離膜と、分離膜下に、第２の拡散層を囲むように設けられ、第２の拡散層よりも不純物濃度が低い第２導電型の第３の拡散層とを有する。
【発明の効果】
【０００８】
本発明に記載の半導体装置は、半導体基板に形成された第１導電型拡散ウェルと、第１導電型拡散ウェル上において、格子状に形成されるゲート電極と、ゲート電極により区画された領域に交互に形成されるソース領域及びドレイン領域とを備える半導体装置であって、ソース領域は、第１導電型拡散ウェルに形成された第２導電型の第１の拡散層を有し、ドレイン領域は、第１導電型拡散ウェルに形成された第２導電型の第２の拡散層と、ゲート電極と第２の拡散層との間の位置に、第２の拡散層を囲むように設けられ、ゲート電極の一部が乗り上がるように形成された分離膜と、分離膜下に、第２の拡散層を囲むように設けられ、第２の拡散層よりも不純物濃度が低い第２導電型の第３の拡散層とを有するので、高耐圧特性と低ＯＮ抵抗を有しながら、チップサイズの小面積化を可能とすることができる効果がある。
【発明を実施するための最良の形態】
【０００９】
以下、本発明をその実施の形態を示す図面に基づいて具体的に説明する。
【００１０】
（実施の形態１）
図１に本実施の形態に係る半導体装置の平面図を示す。図１の半導体装置は、半導体基板上形成された高耐圧ＭＯＳトランジスタ（以下、単にＭＯＳトランジスタともいう）であり、格子状に形成されたゲート電極１により区画された領域に、複数のソース領域２とドレイン領域３とがマトリックス状に設けられている。図１に示されている破線Ａの部分の断面図を図２に示し、破線Ｂの断面図を図３に示す。
【００１１】
図２及び図３では、半導体基板にｐ型拡散ウェル４が形成され、このｐ型拡散ウェル４にゲート絶縁膜を介してゲート電極１が格子状に形成されている。なお、本実施の形態及び以下の実施の形態の図面において、ゲート絶縁膜の記載を省略している。ゲート電極１により区画された領域には、ソース領域２又はドレイン領域３が形成される。ソース領域２には、ｎ型拡散層５が設けられている。ドレイン領域３にも、ｎ型拡散層６が設けられている。さらにドレイン領域３には、ｎ型拡散層６とゲート電極１の間に分離膜であるＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  ｓｉｌｉｃｏｎ）酸化膜７が設けられている。なお、本実施の形態では、ｎ型拡散層６の周りをＬＯＣＯＳ酸化膜７が取り囲むように設けられている。また、ゲート電極１は、ＬＯＣＯＳ酸化膜７の一部に乗り上げて形成されている。さらに、ドレイン領域３は、ＬＯＣＯＳ酸化膜７の下に、ｎ型拡散層６よりも不純物の濃度が低いｎ型拡散層８が設けられている。このｎ型拡散層８は、ｎ型拡散層６からゲート電極１まで設けられ、ｎ型拡散層６を取り囲んでいる。
【００１２】
ゲート電極１上には層間絶縁膜９が設けられている。この層間絶縁膜９には、ソース領域２のｎ型拡散層５を露出させるホール１０とドレイン領域３のｎ型拡散層６を露出させるホール１１とが設けられている。ホール１０には、ソース配線１２が、ホール１１にはドレイン配線１３がそれぞれ埋め込まれている。なお、図２及び図３では、ドレイン領域３において、ｎ型拡散層６とｎ型拡散層８の一部を包含する位置にｎ型拡散ウェル１４を設けている。このｎ型拡散ウェル１４を設けることによって、ドレイン領域の電界を段階的に緩和することができるようになる。但し、ｎ型拡散ウェル１４を設けなくても本発明の目的は達成することができる。
【００１３】
図１の平面図と図２の断面図の関係を説明する。まず、図１に示すソース領域２で内側の実線は、ホール１０を示し、外側の実線はゲート電極１とｎ型拡散層５との境界線を示している。次に、図１に示すドレイン領域３の実線は、最も内側の実線から順に、ホール１１、ｎ型拡散層６とＬＯＣＯＳ酸化膜７との境界線、ＬＯＣＯＳ酸化膜７と乗り上げているゲート電極１との境界線を示している。図１に示すドレイン領域３の破線は、ｎ型拡散ウェルとｐ型拡散ウェルとの境界線を示している。また、図１に示すドレイン領域３の太線は、ゲート電極１がＬＯＣＯＳ酸化膜７に乗り上げる境界を示している。なお、本実施の形態及び以下の実施の形態の平面図も同様の構成である。
【００１４】
本実施の形態では、ゲート電極１により区画された領域にソース領域２とゲート領域３とがマトリックス状に配置されいる。なお、ソース領域２の４辺には、ドレイン領域３が隣接するように配置されている。しかし、本実施の形態では高耐圧特性を持たせるためにソース構造とドレイン構造とが異なっている。図２では、ｎ型拡散層６，ＬＯＣＯＳ酸化膜７及びｎ型拡散層８で構成されるドレイン構造が、ｎ型拡散層５のみで構成されるソース構造より大きい。そのため、単純にソース構造とゲートの構造とをマトリックス状に配列するには、構造が大きいドレイン構造に合わせてゲート電極１により区画された領域の大きさを設定する必要がある。この場合、ソース構造もドレイン構造の大きさに合わせることになり、チップサイズが大きくなりコスト高となる。
【００１５】
そこで、本実施の形態では、図２及び図３に示すように、ソース構造の大きさを基準にゲート電極１により区画された領域の大きさを設定し、ドレイン構造の一部であるＬＯＣＯＳ酸化膜７上にゲート電極１が乗り上げるように構成している。このように構成することで、ゲート電極１により区画された領域をソース構造の大きさに合わせて小さくすることができ、チップサイズも小さくコストを削減できる。
【００１６】
また、本実施の形態であっても、ドレイン構造は基本的に変化しないため、高耐圧特性を維持できる。なお、本実施の形態のような構成にすると、チャネル領域の幅はゲート電極１の幅と同じではなく、ＬＯＣＯＳ酸化膜７上に乗り上げているゲート電極１の部分にはチャネルが形成されなくなる。その結果、図１に示すＭＯＳトランジスタでは、チャネル領域が直線の格子状ではなく左右又は上下に蛇行するように形成される。但し、ソース領域２及びドレイン領域３には、４辺にチャネル領域が形成されるため、従来に比べてＯＮ抵抗を十分低くすることができる。なお、ＭＯＳトランジスタの端部においては、３辺のみにチャネル領域が形成され、ＭＯＳトランジスタのコーナー部分においては、２辺のみにチャネル領域が形成される。
【００１７】
図１において、ゲート電極１の端部には他の配線との接続用にホール１５が設けられている。また、ＭＯＳトランジスタの端部において、ソース領域２の端はｎ型拡散層５のみであるが、ドレイン領域３の端はＬＯＣＯＳ酸化膜７及びゲート電極１が形成されている。このドレイン領域３の端のＬＯＣＯＳ酸化膜７及びゲート電極１は、図２でも示されている。さらに、図１ではドレイン領域３のコーナー部分が直角ではなく円弧で構成されている。つまり、ｎ型拡散層６を取り囲むＬＯＣＯＳ酸化膜７のコーナー部分は円弧で構成されている。そのため、本実施の形態に係るＭＯＳトランジスタには、平面的に電界が集中する箇所はなく、高い耐圧特性を得ることができる。
【００１８】
以上のように、本実施の形態に記載の半導体装置は、半導体基板に形成されたｐ型拡散ウェル４と、ｐ型拡散ウェル４上において、格子状に形成されるゲート電極１と、ゲート電極１により区画された領域に交互に形成されるソース領域２及びドレイン領域３とを備える半導体装置であって、ソース領域２は、ｐ型拡散ウェル４に形成されたｎ型拡散層５を有し、ドレイン領域３は、ｐ型拡散ウェル４に形成されたｎ型拡散層６と、ゲート電極１とｎ型拡散層６との間の位置に、ｎ型拡散層６を囲むように設けられ、ゲート電極１の一部が乗り上がるように形成されたＬＯＣＯＳ酸化膜７と、ＬＯＣＯＳ酸化膜７下の位置に、ｎ型拡散層６を囲むように設けられ、ｎ型拡散層６よりも不純物濃度が低いｎ型拡散層８とを有するので、高耐圧特性と低ＯＮ抵抗を有し、チップサイズの小面積化を可能とすることができる。
【００１９】
また、本実施の形態に記載の半導体装置は、ドレイン領域３が、ｎ型拡散層６及び、ｎ型拡散層８の一部を包含するようなｎ型拡散ウェル１４が設けられているので、ドレイン領域３の電界を段階的に緩和することができる。
【００２０】
さらに、本実施の形態に記載の半導体装置は、ｎ型拡散層５で構成されるソース構造の大きさは、ｎ型拡散層６，ＬＯＣＯＳ酸化膜７及びｎ型拡散層８で構成されるドレイン構造の大きさより小さく、ゲート電極１により区画された領域の大きさは、ソース構造の大きさを基準に決定されるので、よりチップサイズの小面積化を可能とすることができる。
【００２１】
なお、本実施の形態では分離膜をＬＯＣＯＳ酸化膜７として説明したが、本発明は、これに限られずトレンチ酸化膜等であっても良い。
【００２２】
（実施の形態２）
図４に本実施の形態に係る半導体装置の平面図を示す。図４に示す半導体装置は、半導体基板上形成された高耐圧ＭＯＳトランジスタであり、格子状に形成されたゲート電極１により区画された領域に、複数のソース領域２とドレイン領域３がマトリックス状に設けられている。図４に示されている破線Ｃの部分の断面図を図５に示し、破線Ｄの断面図を図６に示す。
【００２３】
図５に示す断面図は、実施の形態１で示した図２の断面図と同じ構成である。しかし、図６に示す断面図は、実施の形態１で示した図３の断面図と異なる構成である。本実施の形態と実施の形態１との差異は、隣接するドレイン領域３どうしが互いにＬＯＣＯＳ酸化膜７及びｎ型拡散層８で接続されている点である。
【００２４】
具体的に説明すると図５及び図６では、半導体基板にｐ型拡散ウェル４が形成され、このｐ型拡散ウェル４にゲート絶縁膜を介してゲート電極１が格子状に形成されている。ゲート電極１により区画された領域には、ソース領域２又はドレイン領域３が形成される。ソース領域２には、ｎ型拡散層５が設けられている。ドレイン領域３にも、ｎ型拡散層６が設けられている。さらにドレイン領域３には、ｎ型拡散層６とゲート電極１の間に分離膜であるＬＯＣＯＳ酸化膜７が設けられている。なお、本実施の形態では、ｎ型拡散層６の周りをＬＯＣＯＳ酸化膜７が取り囲むように設けられ、且つ隣接するドレイン領域３どうしが互いに接続されるために対角方向にＬＯＣＯＳ酸化膜７がのびている。
【００２５】
また、ゲート電極１は、図５に示すようにソース領域２とドレイン領域３とが隣接する部分ではＬＯＣＯＳ酸化膜７の一部に乗り上げて形成されているが、図６に示すようにドレイン領域３どうしが隣接する部分ではＬＯＣＯＳ酸化膜７上に形成されている。さらに、ドレイン領域３は、ＬＯＣＯＳ酸化膜７の下に、ｎ型拡散層６よりも不純物の濃度が低いｎ型拡散層８が設けられている。このｎ型拡散層８は、ｎ型拡散層６からゲート電極１まで設けられ、ｎ型拡散層６を取り囲んでいる。また、ｎ型拡散層８は、隣接するドレイン領域３のｎ型拡散層６どうしを互いに接続している。
【００２６】
ゲート電極１上には層間絶縁膜９が設けられている。この層間絶縁膜９には、ソース領域２のｎ型拡散層５を露出させるホール１０とドレイン領域３のｎ型拡散層６を露出させるホール１１とが設けられている。ホール１０には、ソース配線１２が、ホール１１にはドレイン配線１３がそれぞれ埋め込まれている。なお、図５及び図６では、ドレイン領域３において、ｎ型拡散層６とｎ型拡散層８の一部を包含する位置にｎ型拡散ウェル１４を設けている。このｎ型拡散ウェル１４を設けることによって、ドレイン領域の電界を段階的に緩和することができるようになる。但し、ｎ型拡散ウェル１４を設けなくても本発明の目的は達成することができる。
【００２７】
本実施の形態でも、図５及び図６に示すように、ソース構造の大きさを基準にゲート電極１により区画された領域の大きさを設定し、ドレイン構造の一部であるＬＯＣＯＳ酸化膜７上にゲート電極１が乗り上げるように構成している。このように構成することで、ゲート電極１により区画された領域をソース構造の大きさに合わせて小さくすることができ、チップサイズも小さくコストを削減できる。
【００２８】
また、本実施の形態であっても、ドレイン構造は基本的に変化しないため、高耐圧特性を維持できる。なお、本実施の形態のような構成にすると、チャネル領域は、ＬＯＣＯＳ酸化膜７上に乗り上げているゲート電極１の部分には形成されない。また、隣接するドレイン領域３どうしを接続するＬＯＣＯＳ酸化膜７及びｎ型拡散層８の下にも、チャネル領域は形成されない。その結果、図４に示すＭＯＳトランジスタでは、チャネル領域が格子状ではなくソース領域２を囲むリング状に形成される。但し、ソース領域２及びドレイン領域３には、４辺にチャネル領域が形成されるため、従来に比べてＯＮ抵抗を十分低くすることができる。なお、ＭＯＳトランジスタの端部においては、３辺のみにチャネル領域が形成され、ＭＯＳトランジスタのコーナー部分においては、２辺のみにチャネル領域が形成される。
【００２９】
図６では、隣接する全てのドレイン領域３どうしが互いにＬＯＣＯＳ酸化膜７及びｎ型拡散層８により接続している。しかし、本発明は、図６のように隣接する全てのドレイン領域３どうしを接続する必要がなく、隣接する一部のドレイン領域３どうしを接続するだけでも良い。例えば、図７に隣接する一部のドレイン領域３どうしが接続されたＭＯＳトランジスタを示す。図７に示されている破線Ｅの部分の断面図を図８に示し、破線Ｆの断面図を図９に示す。図８に示す破線Ｅ方向には、隣接するドレイン領域３どうしが接続されていないが、図９に示す破線下方向には、隣接するドレイン領域３どうしがＬＯＣＯＳ酸化膜７及びｎ型拡散層８により接続されている。なお、図７は例示であり、隣接するドレイン領域３どうしをどのように接続するかは任意である。
【００３０】
なお、図４ではドレイン領域３のコーナー部分が直角ではなく円弧で構成されている。つまり、ｎ型拡散層６を取り囲むＬＯＣＯＳ酸化膜７のコーナー部分は円弧で構成されている。そのため、本実施の形態に係るＭＯＳトランジスタには、平面的に電界が集中する箇所はなく、高い耐圧特性を得ることができる。
【００３１】
以上のように、本実施の形態に記載の半導体装置は、隣接する複数のドレイン領域の全部又は一部が、お互いの間にＬＯＣＯＳ酸化膜７及びｎ型拡散層８が連続して存在するので、全てのチャネル領域の幅を最小幅で構成でき、電流効率が改善する効果がある。また、面積を縮小する効果もある。
【００３２】
なお、本実施の形態でも分離膜をＬＯＣＯＳ酸化膜７として説明したが、本発明は、これに限られずトレンチ酸化膜等であっても良い。
【００３３】
（実施の形態３）
図１０に本実施の形態に係る半導体装置の平面図を示す。図１０に示す半導体装置は、半導体基板上形成された高耐圧ＭＯＳトランジスタであり、格子状に形成されたゲート電極１により区画された領域に、複数のソース領域２とドレイン領域３がマトリックス状に設けられている。図１０に示されている破線Ｇの部分の断面図を図１１に示す。なお、図１０に示すソース領域２の破線は、ｎ型拡散層５とｐ型拡散層１６との境界線を示している。
【００３４】
図１１に示す断面図は、実施の形態１で示した図２の断面図とほぼ同じ構成である。しかし、図１１は、ソース領域２においてｎ型拡散層５の中央にｐ型拡散層１６が設けられている点が図２と異なる。このｐ型拡散層１６は、ｐ型拡散ウェル４とソース配線１２とを接続している。本実施の形態では、全てのソース領域２においてｐ型拡散層１６が設けられている。
【００３５】
本実施の形態のような複数のソース領域２及びドレイン領域３をマトリックス状に配置したＭＯＳトランジスタでは、基板電極をＭＯＳトランジスタの外周に設けることになる。しかし、配置するソース領域２及びドレイン領域３が多くなると、ＭＯＳトランジスタの中央部と外周部との距離が大きくなり中央部の基板電位が不安定になる。基板電位が不安定になると、ソース領域２での耐圧劣化を招く場合がある。そこで、本実施の形態では、基板電位の安定化を図るために、ソース領域２においてｎ型拡散層５の中央に基板電極領域であるｐ型拡散層１６を設けている。このｐ型拡散層１６がｐ型拡散ウェル４とソース配線１２を接続しているため、各ソース領域２における基板電位が安定化する。また、本実施の形態では、ソース領域２での耐圧劣化を防止することができるとともに、ラッチアップに対しても強くなる。
【００３６】
図１０では、ソース配線１２が埋め込まれるホール１０が、ソース領域２毎に１つ設けられている。本発明はこれに限らず、微細化された小径のホールをソース領域２毎に複数設けても良い。図１２に、ソース領域２毎に複数のホールを設けたＭＯＳトランジスタの平面図を示す。図１２では、各ソース領域２において５つのホール１７が設けられている。このホール１７は、ｎ型拡散層５上に４つのホール１７ａを、ｐ型拡散層１６上に１つのホール１７ｂが配置されている。なお、図１２ではドレイン領域３においても、微細化された小径のホール１８が４つ設けられている。
【００３７】
以上のように、本実施の形態に記載の半導体装置は、ソース領域が、ｎ型拡散層５の一部にｐ型拡散ウェル４とソース配線１２とを接続するｐ型の基板電極領域を備えるので、基板電位が安定化し、ソース領域２での耐圧劣化を防止することができるとともに、ラッチアップに対しても強くなる。さらに、ソースと基板とを同電位にして駆動するのであれば基板配線とソース配線とを共通にすることができ、配線の自由度が増す。
【００３８】
（実施の形態４）
本実施の形態に係るＭＯＳトランジスタ端部の断面図を図１３に示す。図１３は、図１及び図２で示したＭＯＳトランジスタの端部の拡大図であり、端部に位置するドレイン領域３において終端のＬＯＣＯＳ酸化膜７上にはゲート電極１が形成されている。本来、端部にはチャネルを形成する必要がないためゲート電極１を設ける必要がない。図１４に、終端のＬＯＣＯＳ酸化膜７上にゲート電極１が形成されていない場合の断面図を示す。
【００３９】
次に、図１４に示すＭＯＳトランジスタ端部において、ＭＯＳトランジスタがＯＦＦ状態でドレイン配線１３に高電圧を印加する。なお、ＭＯＳトランジスタのＯＦＦ状態では、ゲート電位と基板電位とが同電位である。ドレイン配線１３に高電圧が印加されると、ＬＯＣＯＳ酸化膜７下のｐ型拡散ウェル４表面にｎ型反転層１９が発生する。このｎ型反転層１９は、ｎ型拡散層６及びｎ型拡散層８と電気的に接続される。そのため、ｎ型拡散層６及びｎ型拡散層８の電荷がｎ型反転層１９を介して例えばソース領域２などへリークする。以上のように、ＭＯＳトランジスタ端部には、ドレイン領域からのリーク経路が生じてしまう問題があった。
【００４０】
そこで、本実施の形態では、図１３に示すように終端のＬＯＣＯＳ酸化膜７上にゲート電極１を設けている。これにより、ＭＯＳトランジスタがＯＦＦ状態でドレイン配線１３に高電圧を印加しても、基板と同電位であるゲート電極１により遮蔽されＬＯＣＯＳ酸化膜７下のｐ型拡散ウェル４表面にｎ型反転層１９が発生しなくなる。その結果、本実施の形態では、ＭＯＳトランジスタ端部で、リーク経路が生じる問題が回避される。
【００４１】
以上のように、本実施の形態に記載の半導体装置は、ゲート電極１により区画された領域の端部に位置するドレイン領域３が、終端のＬＯＣＯＳ酸化膜７上にゲート電極１を設けているので、端部のドレイン領域３からのリーク経路を遮断することができる。
【００４２】
（実施の形態５）
図１５に、本実施の形態に係るＭＯＳトランジスタの平面図を示す。実施の形態１の図１などで示したＭＯＳトランジスタでは、端部がソース領域２であったりドレイン領域３であったりしていた。しかし、本実施の形態では、全ての端部がソース領域２となるように配置されている。図１５では、端部がソース領域２であるｎ型拡散層５とｐ型拡散層１６とで形成されている。但し、端部以外では、本実施の形態でも、実施の形態１と同様ソース領域２の４辺にドレイン領域３が隣接するように配置されている。そのため、当該終端に位置するソース領域は、少なくとも１辺がドレイン領域と隣接することになる。
【００４３】
ドレイン構造は高耐圧特性を有するためパターンレイアウトに制限が課されるが、ソース領域２にはそのような制限がない。本実施の形態において端部の全てをソース領域２としているので、ドレイン領域３が端部に位置する場合に比べてパターンレイアウトの自由度が増す。また、実施の形態４でも述べたようにドレイン領域３を端部にした場合は、リーク経路に対して注意する必要があるが、ソース領域２を端部にした場合は、その必要がない。
【００４４】
以上のように、本実施の形態に記載の半導体装置は、ゲート電極１により区画された領域の端部に、全てソース領域２を配置したので、ドレイン領域３の周囲を全てチャネルにより分離されているためリーク経路の心配もなく、ドレイン領域３の端部パターンを考慮する必要がないため、パターンレイアウトの自由度が増す。また、リーク経路の心配がないことは、当該ＭＯＳトランジスタに隣接する他の回路素子との分離や配置も容易になる。
【００４５】
なお、図１５でもドレイン領域３のコーナー部分が直角ではなく円弧で構成されている。つまり、ｎ型拡散層６を取り囲むＬＯＣＯＳ酸化膜７のコーナー部分は円弧で構成されている。そのため、本実施の形態に係るＭＯＳトランジスタには、平面的に電界が集中する箇所はなく、高い耐圧特性を得ることができる。さらに、ＭＯＳトランジスタの周囲をソース配線１２で囲み、基板電極であるｐ型拡散層１６を設けることで基板電位がより安定化する。
【００４６】
（実施の形態６）
本実施の形態は、上記の実施の形態においてゲート電極１の電極材料を低抵抗材料で構成したものである。ここで、図１などのゲート電極１に用いられる低抵抗材料は、タングステンシリサイド、チタンシリサイド，コバルトシリサイドやニッケルシリサイドなどのシリサイド系の材料がある。
【００４７】
本発明のように、ソース領域２とドレイン領域３とをマトリックス状に配置したＭＯＳトランジスタでは、ゲート電極の入力部をＭＯＳトランジスタの外周に設ける必要がある。そのため、ＭＯＳトランジスタが大きくなるに従い、ゲート電極１も長くなり安定的なゲート電位を得ることが難しくなる。よって、ゲート電極１に接続するためのホール１５を多数設ける必要があり、パターンレイアウト面積の増加及びコスト高となる場合があった。
【００４８】
そこで、本実施の形態に記載の半導体装置では、ゲート電極１が、タングステンシリサイド，チタンシリサイド，コバルトシリサイド又はニッケルシリサイドなどのシリサイド系の材料により形成されるので、ゲート電極１が低抵抗となり、ホール１５の数を低減することができ、コストを削減することができる。
【００４９】
（実施の形態７）
本実施の形態は、上記の実施の形態においてｎ型拡散層５及びｎ型拡散層６の基板表面がシリサイド化されたものである。図１６に、本実施の形態に係るＭＯＳトランジスタの断面図を示す。図１６に示す断面図は、実施の形態１で示した図２の断面図とほぼ同じ構成である。しかし、図１６は、ソース領域２のｎ型拡散層５及びドレイン領域３のｎ型拡散層６の表面にシリサイド化膜２０が形成されている点が図２と異なる。ｎ型拡散層５及びｎ型拡散層６の表面にシリサイド化膜２０を形成することで、ソース配線１２やドレイン配線１３とのコンタクト抵抗が低くなる。また、コンタクト−チャネル間の拡散領域の抵抗も低減できる。
【００５０】
本発明は、ソース領域２とドレイン領域３とをマトリックス状に配置し、単位面積当たりの電流効率を上げて低抵抗化することでＭＯＳトランジスタの小面積化を図ることが目的の一つである。そのため、各ソース領域２や各ドレイン領域３において、ソース配線１２やドレイン配線１３とのコンタクト部分も小面積化される。しかし、コンタクト部分の小面積化は、コンタクト抵抗の増加を招く問題が生じる。
【００５１】
そこで、本実施の形態に記載の半導体装置では、ｎ型拡散層５及びｎ型拡散層６の表面をシリサイド化することでシリサイド化膜２０を形成しているので、ソース配線１２やドレイン配線１３とのコンタクト抵抗を低減している。また、コンタクト抵抗を低減することで、ホール１０及びホール１１を小径化することや、実施の形態３で示した複数のホール１７，１８の数を減らすことができ、ホールや配線のパターンレイアウトに自由度が増す。
【００５２】
さらに、実施の形態３で示した基板電極のｐ型拡散層１６をｎ型拡散層５に設ける場合において、ｐ型拡散層１６及びｎ型拡散層５の表面がともにシリサイド化され１つのシリサイド化膜２０になる。そのため、図１２に示したように、ｎ型拡散層５のホール１７ａとｐ型拡散層１６のホール１７ｂとに分ける必要がなく、単にシリサイド化膜２０上に設けさえすれば良くなる。その結果、ホールや配線のパターンレイアウトに自由度が増す。
【００５３】
（実施の形態８）
図１７に、本実施の形態に係るソース配線１２及びドレイン配線１３の平面図を示す。図１７では、外周配線２１の２辺からのびるソース配線１２と他の外周配線２２の２辺からのびるドレイン配線１３とが交互に平行になるように設けられている。なお、外周配線２１と外周配線２２とは電気的に絶縁されている。各ソース配線１２や各ドレイン配線１３は、図１などに示したＭＯＳトランジスタに設けられる配線層である。そのため、各ソース配線１２は、図１のソース領域２に沿って対角方向であるほぼ４５度方向に設けられている。また、各ドレイン配線１３も、図１のドレイン領域３に沿って対角方向であるほぼ４５度方向に設けられている。
【００５４】
図１７の各ソース配線１２には、ホール１０に対応する部分が示されている。また、図１７の各ドレイン配線１３には、ホール１１に対応する部分が示されている。図１７には、ゲート電極１に接続されるゲート配線２３が図示されている。そして、ゲート配線２３にも、ホール１５に対応する部分が示されている。
【００５５】
以上のように、本実施の形態に記載の半導体装置では、複数のｎ型拡散層５と接続しているソース配線１２と、複数のｎ型拡散層６と接続しているドレイン配線１３とを備え、ソース配線１２とドレイン配線１３とが交互に平行になるように配線されているので、ソース配線１２及びドレイン配線１３の長さを最適化することができる。
【００５６】
（実施の形態９）
図１８に、本実施の形態に係るソース配線１２及びドレイン配線１３の平面図を示す。図１８では、図１７とは異なり外周配線２４の４辺からソース配線１２のみがのびている構造である。ドレイン配線１３は、ソース配線１２と交互に平行に配置されているが、外周配線２４とは接続されていない。さらに、本実施の形態では、ソース配線１２の上層で、且つ外周配線２４に沿って上層配線２５が設けられている。この上層配線２５とソース配線１２とは、外周配線上に設けられたビアホール２６により接続されている。また、ドレイン配線１３の上層で、且つ半導体装置の中央部に上層配線２７が設けられている。この上層配線２７とドレイン配線１３とは、ホール１１の間に設けられたビアホール２８により接続されている。なお、上層配線２５は、上層配線２７を囲むように設けられている。
【００５７】
図１７に示すソース配線１２及びドレイン配線１３では、ＭＯＳトランジスタのチップ面積が大きくなるに従い、外周配線２１からソース配線１２の端部までの距離、外周配線２２からドレイン配線１３の端部までの距離が大きくなる。そのため、ソース配線１２及びドレイン配線１３の端部までの抵抗が大きくなり、電位が不安定となる場合があった。本実施の形態では、ドレイン配線１３を外周配線２４から切り離し、上層配線２７と接続して２層構造とすることで低抵抗化を図っている。また、ソース配線１２は、ドレイン配線１３が外周配線２４から切り離されたため、外周配線２４の４辺に接続することができ、さらに上層配線２５と接続して２層構造とすることで低抵抗化を図っている。なお、ソース配線１２を外周配線２４から切り離して上層配線２７と接続し、ドレイン配線１３を外周配線２４の４辺に接続して上層配線２５と接続する構成であっても良い。
【００５８】
以上のように、本実施の形態に記載の半導体装置では、ソース配線１２又はドレイン配線１３の一方と複数のビアホール２８を介して電気的に接続された、半導体装置の中央に配置される上層配線２７と、ソース配線１２又はドレイン配線１３の他方と複数のビアホール２６を介して電気的に接続された、上層配線２７を囲む位置に配置される上層配線２５とをさらに備えるので、ソース配線１２及びドレイン配線１３をさらに低抵抗化することができる。
【００５９】
（変形例）
図１９に、本実施の形態の変形例に係るソース配線１２及びドレイン配線１３の平面図を示す。図１９でも、図１８と同じくドレイン配線１３を外周配線２４から切り離し、上層配線２７と接続して２層構造としている。また、ソース配線１２は、外周配線２４の４辺に接続し、さらに上層配線２５と接続して２層構造としている。しかし、図１９では、対角方向に配置された各ソース配線１２を繋ぐように、新たなソース配線２９が設けられている。この新たなソース配線２９は、対角方向に配置された各ソース配線１２と直交する。なお、新たなソース配線２９が設けられたことにより、各ドレイン配線１３は中央部で分断されている。
【００６０】
図１８で示したソース配線１２では、ＭＯＳトランジスタのチップ面積が大きくなるに従い、ＭＯＳトランジスタの中央部までの距離が大きくなる。そのため、ソース配線１２のＭＯＳトランジスタ中央部までの抵抗が大きくなり、電位が不安定となる場合があった。そこで、本変形例では、対角方向に配置された各ソース配線１２と直交し、ＭＯＳトランジスタの中央部を通る新たなソース配線２９を設けている。なお、ソース配線１２を外周配線２４から切り離し、ドレイン配線１３を外周配線２４の４辺に接続して、ドレイン配線１３と直交する新たなドレイン配線を設ける構成であっても良い。
【００６１】
以上のように、本変形例に記載の半導体装置では、上層配線２５に接続されたソース配線１２又はドレイン配線１３は、当該配線パターンと直交する配線をさらに備えるので、ソース配線１２又はドレイン配線１３内における抵抗値の均一化を図ることができる。
【００６２】
（実施の形態１０）
図２０に、本実施の形態の変形例に係るソース配線１２及びドレイン配線１３の平面図を示す。図２０では、図１７と同じく外周配線２１の２辺からのびるソース配線１２と他の外周配線２２の２辺からのびるドレイン配線１３とが交互に平行になるように設けられている。なお、外周配線２１と外周配線２２とは電気的に絶縁されている。しかし、図２０では、ソース配線１２及びドレイン配線１３上に上層配線３０，３１が設けられている。この上層配線３０は、外周配線２１及びソース配線１２上に設けられたビアホール３２により外周配線２１及びソース配線１２と接続されている。また、上層配線３１は、外周配線２２及びドレイン配線１３上に設けられたビアホール３３により外周配線２２及びドレイン配線１３と接続されている。なお、上層配線３０は、外周配線２１及びＭＯＳトランジスタの下半分を覆う配線であり、上層配線３１は、外周配線２２及びＭＯＳトランジスタの上半分を覆う配線である。
【００６３】
図１７に示すソース配線１２及びドレイン配線１３では、ＭＯＳトランジスタのチップ面積が大きくなるに従い、外周配線２１からソース配線１２の端部までの距離、外周配線２２からドレイン配線１３の端部までの距離が大きくなる。そのため、ソース配線１２及びドレイン配線１３の端部までの抵抗が大きくなり、電位が不安定となる場合があった。本実施の形態では、ソース配線１２を上層配線３０と接続して２層構造とし、ドレイン配線１３を上層配線３１と接続して２層構造とすることで低抵抗化を図っている。なお、上層配線３０，３１のレイアウトは図２０に限られず、ＭＯＳトランジスタをほぼ半分ずつに分けるパターンであれば良い。
【００６４】
以上のように、本実施の形態に記載の半導体装置では、ソース配線１２と複数のビアホール３２を介して電気的に接続された、半導体装置の略半分の領域に配置される上層配線３０と、ドレイン配線１３と複数のビアホール３３を介して電気的に接続された、残りの半導体装置の略半分の領域に配置される上層配線３１とをさらに備えるので、ソース配線１２及びドレイン配線１３をさらに低抵抗化することができる。
【００６５】
（実施の形態１１）
ソース配線１２やドレイン配線１３などの配線は、リソグラフィー技術を用いて形成される。そのため、形成される配線は、露光装置の解像度などの影響を受けることになる。露光装置は、近年配線の微細化のため変形照明を利用するなどの改良が行われている。しかし、これらの改良は露光装置の特定の方向のみ解像度が向上し、それ以外の方向においては解像度が劣化する。この露光特性が良くなる方向は、ＭＯＳトランジスタが形成されるチップの辺に対して平行又は直角の方向に設定される。なお、このチップの辺に対して平行又は直角の方向をＸ方向及びＹ方向と定義している。
【００６６】
実施の形態８の図１７では、ソース配線１２及びドレイン配線１３がＸ方向やＹ方向に対して４５度方向に形成されている。このような場合、所望の配線形状が得られない場合があった。なお、図１７では左右方向をＸ方向、上下方向をＹ方向としている。また、本発明に係る他の平面図においても同様である。そこで、本実施の形態では、露光特性に合わせて、ソース配線１２及びドレイン配線１３のパターンを形成する。図２１に、露光特性に合わせたソース配線１２及びドレイン配線１３のパターンを示す。図２１では、外周配線２１の２辺からのびるソース配線１２と他の外周配線２２の２辺からのびるドレイン配線１３とが交互に平行になるように設けられている。各ソース配線１２及び各ドレイン配線１３は、ほぼＹ方向に設けられている。なお、図２１に示したソース配線１２のパターン及びドレイン配線１３のパターンにするには、図１等に示したＭＯＳトランジスタの配列を４５度回転させた配列にしておく必要がある。また、本実施の形態は、ＭＯＳトランジスタの加工寸法よりもソース配線１２やドレイン配線１３の加工寸法が厳しい場合に有効である。
【００６７】
図１５に示したＭＯＳトランジスタのソース領域２及びドレイン領域３配列の場合は、４５度回転することによって図２２に示すような櫛形のソース配線１２及びドレイン配線１３としても良い。図２２では、全てＸ方向かＹ方向の配線で構成されているため、露光装置の解像度の高い部分を利用することができる。さらに、ゲート配線のパターン方向とも揃えることができる。
【００６８】
以上のように、本実施の形態に記載の半導体装置では、ソース配線１２及びドレイン配線１３の配線パターン方向が、チップの辺に対して平行又は直角に配置されるので、ソース配線１２及びドレイン配線１３の微細加工を安定的に行うことができる。
【図面の簡単な説明】
【００６９】
【図１】本発明の実施の形態１に係る半導体装置の平面図である。
【図２】本発明の実施の形態１に係る半導体装置の断面図である。
【図３】本発明の実施の形態１に係る半導体装置の断面図である。
【図４】本発明の実施の形態２に係る半導体装置の平面図である。
【図５】本発明の実施の形態２に係る半導体装置の断面図である。
【図６】本発明の実施の形態２に係る半導体装置の断面図である。
【図７】本発明の実施の形態２に係る半導体装置の平面図である。
【図８】本発明の実施の形態２に係る半導体装置の断面図である。
【図９】本発明の実施の形態２に係る半導体装置の断面図である。
【図１０】本発明の実施の形態３に係る半導体装置の平面図である。
【図１１】本発明の実施の形態３に係る半導体装置の断面図である。
【図１２】本発明の実施の形態３に係る半導体装置の平面図である。
【図１３】本発明の実施の形態４に係る半導体装置の断面図である。
【図１４】本発明の実施の形態４に係る半導体装置の断面図である。
【図１５】本発明の実施の形態５に係る半導体装置の平面図である。
【図１６】本発明の実施の形態７に係る半導体装置の断面図である。
【図１７】本発明の実施の形態８に係る半導体装置のソース配線１２及びドレイン配線の平面図である。
【図１８】本発明の実施の形態９に係る半導体装置のソース配線１２及びドレイン配線の平面図である。
【図１９】本発明の実施の形態９の変形例に係る半導体装置のソース配線１２及びドレイン配線の平面図である。
【図２０】本発明の実施の形態１０に係る半導体装置のソース配線１２及びドレイン配線の平面図である。
【図２１】本発明の実施の形態１１に係る半導体装置のソース配線１２及びドレイン配線の平面図である。
【図２２】本発明の実施の形態１１に係る半導体装置のソース配線１２及びドレイン配線の平面図である。
【符号の説明】
【００７０】
１  ゲート電極、２  ソース領域、３  ドレイン領域、４  ｐ型拡散ウェル、５，６，８  ｎ型拡散層、７  ＬＯＣＯＳ酸化膜、９  層間絶縁膜、１０，１１，１５，１７，１８  ホール、１２，２９  ソース配線、１３  ドレイン配線、１４  ｎ型拡散ウェル、１６  ｐ型拡散層、１９  ｎ型反転層、２０  シリサイド化膜、２１，２２，２４  外周配線、２３  ゲート配線、２５，２７，３０，３１  上層配線、２６，２８，３２，３３  ビアホール。
【図１】
2005045061.tif 000003
【図２】
2005045061.tif 000004
【図３】
2005045061.tif 000005
【図４】
2005045061.tif 000006
【図５】
2005045061.tif 000007
【図６】
2005045061.tif 000008
【図７】
2005045061.tif 000009
【図８】
2005045061.tif 000010
【図９】
2005045061.tif 000011
【図１０】
2005045061.tif 000012
【図１１】
2005045061.tif 000013
【図１２】
2005045061.tif 000014
【図１３】
2005045061.tif 000015
【図１４】
2005045061.tif 000016
【図１５】
2005045061.tif 000017
【図１６】
2005045061.tif 000018
【図１７】
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【図１８】
2005045061.tif 000020
【図１９】
2005045061.tif 000021
【図２０】
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【図２１】
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【図２２】
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