(57)【要約】【課題】  より縮小された領域に、ＥＳＤ等の過剰電荷の放電域が大きく確保できる高性能の抵抗素子を有する半導体装置及びその製造方法を提供する。【解決手段】  分離用絶縁膜１１で隔てられたＮ型ウェル１０において、さらにＮ型の不純物が高濃度に導入されたＮ型領域１２，１３が形成されている。層間の絶縁膜１４が形成され、複数の開孔を介してＮ型領域１２上に複数の電極１５を有する電極群Ｇ１、Ｎ型領域１３上に複数の電極１６を有する電極群Ｇ２が形成されている。Ｎ型領域１２とＮ型領域１３の関係は、島状の領域とそれを囲む環状の領域になる。島状の領域（１２）と環状の領域（１３）の間にあるＮ型ウェル１０の環状の領域が抵抗Ｒとして機能し得る領域である。これにより、ＥＳＤ等によって過剰に印加された電荷の放電路は、Ｎ型領域１２の周囲（四方）均等に存在する構成となっている。【選択図】  図１
2005294634.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基体と、
前記半導体基体に設けられた第１導電型の第１導電接続領域と、
前記半導体基体において前記第１導電接続領域を囲むように設けられた第１導電型の第２導電接続領域と、
前記第１導電接続領域上に設けられた複数の電極を有する第１電極群と、
前記第２導電接続領域上に設けられた複数の電極を有する第２電極群と、
を含む半導体装置。
【請求項２】
第１導電型の半導体基体と、
前記半導体基体上に設けられた第１絶縁膜と、
前記第１絶縁膜で分離された中央部の第１導電型の第１導電接続領域及びその周囲の第１導電型の第２導電接続領域と、
前記第１導電接続領域及び前記第２導電接続領域上に設けられた第２絶縁膜と、
前記第２絶縁膜の複数の開孔を介して前記第１導電接続領域上に設けられた複数の電極を有する第１電極群と、
前記第２絶縁膜の複数の開孔を介して前記第２導電接続領域上に設けられた複数の電極を有する第２電極群と、
前記第１電極群における所定の複数電極と接続された第１配線パターンと、
前記第２電極群における所定の複数電極と接続された第２配線パターンと、
を含む半導体装置。
【請求項３】
前記第１導電接続領域及び前記第２導電接続領域は、前記第１絶縁膜に隣接した所定領域を除いてシリサイド金属層が形成されている請求項２記載の半導体装置。
【請求項４】
前記半導体基体は、半導体基板上に設けられたウェル領域の一つであり、かつ前記第１導電接続領域と前記第２導電接続領域の間が抵抗体として機能する請求項１〜３いずれか一つに記載の半導体装置。
【請求項５】
前記半導体基体は、半導体基板上に設けられたウェル領域の一つであり、かつ少なくとも前記第１導電接続領域の中心から四方がそれぞれ対称となるようなパターンを伴い前記第１導電接続領域と前記第２導電接続領域の間が抵抗体として機能する請求項１〜３いずれか一つに記載の半導体装置。
【請求項６】
前記第１電極群に関し、周辺の電極は四方で所定数個ずつ前記第１導電接続領域の縁部に最も近い距離で配列され、前記第２電極群の電極は、前記第１電極群の周辺の電極それぞれと対向するように、四方に所定数配列されている請求項１〜５いずれか一つに記載の半導体装置。
【請求項７】
前記第１電極群は、前記第１導電接続領域の中央から所定領域全域に分布し、そのうち周辺の電極は四方で所定数個ずつ前記第１導電接続領域の縁部に最も近い距離で配列され、前記第２電極群の電極は、少なくとも前記第１電極群の周辺の所定数個の電極それぞれと対向するように、所定数配列されている請求項１〜５いずれか一つに記載の半導体装置。
【請求項８】
前記第１導電接続領域は、四角形の四隅部分をなくした少なくとも四辺を有する平面形状を呈し、前記第１電極群は少なくとも前記四辺に沿ってそれぞれ所定数の電極が配列されるように準備され、前記第２電極群の電極は、少なくとも前記第１電極群の所定数個の電極それぞれと対向するように、所定数配列されている請求項１〜５いずれか一つに記載の半導体装置。
【請求項９】
前記第１導電接続領域と前記第２導電接続領域の間の距離は、前記第１電極群と前記第２電極群が対向する領域が他の領域よりも小さい請求項１〜８いずれか一つに記載の半導体装置。
【請求項１０】
半導体基体上に環状の第１絶縁膜を形成する工程と、
前記第１絶縁膜をマスクに前記半導体基体の中央部に第１導電型の第１導電接続領域及びその周囲に第１導電型の第２導電接続領域を形成する工程と、
前記第１導電接続領域及び前記第２導電接続領域上に第２絶縁膜を形成する工程と、
前記第２絶縁膜の複数の開孔を介して前記第１導電接続領域上及び前記第２導電接続領域上にそれぞれ複数の電極を有する第１電極群及び第２電極群を形成する工程と、
を含む半導体装置の製造方法。
【請求項１１】
前記第１電極群における所定の複数電極と接続される第１配線パターン及び前記第２電極群における所定の複数電極と接続される第２配線パターンを形成する工程をさらに含む請求項１０記載の半導体装置の製造方法。
【請求項１２】
前記半導体基体は、半導体基板上に設けられたウェル領域の一つであり、かつ少なくとも前記第１導電接続領域の中心から四方がそれぞれ対称となるような前記第１導電接続領域と前記第２導電接続領域の間の抵抗体を形成する請求項１０または１１記載の半導体装置の製造方法。
【請求項１３】
前記第１絶縁膜に関し、内周は少なくとも長手の四辺を有する八角形状とし、外周は前記四辺と対向する四辺の領域を形成し少なくとも四隅領域より幅を小さくする請求項１０〜１２いずれか一つに記載の半導体装置の製造方法。
【請求項１４】
前記第２絶縁膜を形成する工程の前に、少なくとも前記第１絶縁膜に隣接した前記第１導電接続領域及び前記第２導電接続領域の所定領域を覆うシリサイド化防止のための保護層を形成する工程と、前記所定領域を除いて前記第１導電接続領域及び前記第２導電接続領域上にシリサイド金属層を形成する工程と、をさらに含む請求項１０〜１３いずれか一つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路内で利用される保護抵抗素子を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体集積回路の微細化に伴い、入出力トランジスタのサイズが小さくなると、ＥＳＤ（静電気放電）によるゲート酸化膜破壊が生じ易くなる。静電保護対策としては、入出力トランジスタの前段において、入出力保護装置を併設する構成がある。例えば、寄生バイポーラトランジスタを含む入出力保護装置であり、パッドからＥＳＤ等の過剰な電圧が伝達された場合に、バイポーラ動作によって電流を逃がし、入出力トランジスタを保護する（例えば、特許文献１参照）。
【特許文献１】特開２００１−３６００６号公報（第３、第４頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
入出力トランジスタのサイズあるいは構成によっては、入出力保護装置の併設が必須でない構成もあり、抵抗素子という安価な構成が静電保護に寄与する。入出力保護装置を設置する構成であっても、パッドと入出力保護装置間、または入出力トランジスタ前段に抵抗素子を設けることは、適当な電圧降下を促す重要な構成である。これら抵抗素子の構成は様々であるが、拡散抵抗（ウェル抵抗）が一般的である。このような拡散抵抗に関し、放電対策が不十分で、好ましい構成とはいえず、改善の余地がある。
【０００４】
上記拡散抵抗（ウェル抵抗）による抵抗素子は、他のトランジスタ素子等の形成工程と同時に作られるため、不純物濃度の単独調整は一般にしない。よって、接続される配線と配線の間の拡散領域における長さと幅で抵抗値の調整がなされる。これにより、制約された領域内での所望の抵抗素子形成が困難になる場合があった。また、放電路は単一方向であって、ＥＳＤ等によって過剰に印加された電荷が抵抗を破壊する可能性があった。
【０００５】
本発明は上記のような事情を考慮してなされたもので、より縮小された領域に、ＥＳＤ等の過剰電荷の放電域が大きく確保できる安価で高性能の抵抗素子を有する半導体装置及びその製造方法を提供しようとするものである。
【課題を解決するための手段】
【０００６】
本発明に係る半導体装置は、第１導電型の半導体基体と、前記半導体基体に設けられた第１導電型の第１導電接続領域と、前記半導体基体において前記第１導電接続領域を囲むように設けられた第１導電型の第２導電接続領域と、前記第１導電接続領域上に設けられた複数の電極を有する第１電極群と、前記第２導電接続領域上に設けられた複数の電極を有する第２電極群と、を含む。
【０００７】
本発明に係る半導体装置は、第１導電型の半導体基体と、前記半導体基体上に設けられた第１絶縁膜と、前記第１絶縁膜で分離された中央部の第１導電型の第１導電接続領域及びその周囲の第１導電型の第２導電接続領域と、前記第１導電接続領域及び前記第２導電接続領域上に設けられた第２絶縁膜と、前記第２絶縁膜の複数の開孔を介して前記第１導電接続領域上に設けられた複数の電極を有する第１電極群と、前記第２絶縁膜の複数の開孔を介して前記第２導電接続領域上に設けられた複数の電極を有する第２電極群と、前記第１電極群における所定の複数電極と接続された第１配線パターンと、前記第２電極群における所定の複数電極と接続された第２配線パターンと、を含む。
【０００８】
上記それぞれ本発明に係る半導体装置によれば、第１導電接続領域と第２導電接続領域の関係は、島状の領域とそれを囲む環状の領域になる。島状の領域と環状の領域の間にある環状の領域が抵抗として機能し得る領域である。これにより、ＥＳＤ等によって過剰に印加された電荷の放電路は第１導電接続領域の周囲（四方）均等に存在する。
【０００９】
また、前記第１絶縁膜で分離された第１導電接続領域及び第２導電接続領域に関し、好ましくは、前記第１絶縁膜に隣接した所定領域を除いてシリサイド金属層が形成されている。すなわち、表面にシリサイド金属層が形成されるものについては、上記抵抗として機能し得る領域の端部（縁部）領域において、電荷の集中を避けるためにシリサイド金属層を除いた領域が形成されている方がよい。
【００１０】
上記それぞれ本発明に係る半導体装置において、前記半導体基体は、半導体基板上に設けられたウェル領域の一つであり、かつ前記第１導電接続領域と前記第２導電接続領域の間が抵抗体として機能する。他の素子形成の工程と同時に形成でき、製造効率、コストの面でも有利である。
また、上記それぞれ本発明に係る半導体装置において、少なくとも前記第１導電接続領域の中心から四方がそれぞれ対称となるようなパターンを伴い前記第１導電接続領域と前記第２導電接続領域の間が抵抗体として機能する。他の素子形成の工程と同時に形成でき、製造効率、コストの面でも有利である。さらに、パターン的に第１電極群から四方がそれぞれ対称な抵抗素子を構成することが可能になる。これにより、第２電極群の接続構成の自由度が広がる。
【００１１】
上記それぞれ本発明に係る半導体装置において、前記第１電極群に関し、周辺の電極は四方で所定数個ずつ前記第１導電接続領域の縁部に最も近い距離で配列され、前記第２電極群の電極は、前記第１電極群の周辺の電極それぞれと対向するように、四方に所定数配列されている。
【００１２】
また、上記それぞれ本発明に係る半導体装置において、前記第１電極群は、前記第１導電接続領域の中央から所定領域全域に分布し、そのうち周辺の電極は四方で所定数個ずつ前記第１導電接続領域の縁部に最も近い距離で配列され、前記第２電極群の電極は、少なくとも前記第１電極群の周辺の所定数個の電極それぞれと対向するように、所定数配列されている。
【００１３】
また、上記それぞれ本発明に係る半導体装置において、前記第１導電接続領域は、四角形の四隅部分をなくした少なくとも四辺を有する平面形状を呈し、前記第１電極群は少なくとも前記四辺に沿ってそれぞれ所定数の電極が配列されるように準備され、前記第２電極群の電極は、少なくとも前記第１電極群の所定数個の電極それぞれと対向するように、所定数配列されている。
【００１４】
上記それぞれ本発明に係る半導体装置によれば、抵抗の両端部が、所定数個の電極の１対１対応で構成され、抵抗として優先的に働く領域が確立する。これにより、抵抗素子としてより設計し易い構成となる。なお、前記第１導電接続領域と前記第２導電接続領域の間の距離は、前記第１電極群と前記第２電極群が対向する領域が他の領域よりも小さいことも重要である。
【００１５】
本発明に係る半導体装置の製造方法は、半導体基体上に環状の第１絶縁膜を形成する工程と、前記第１絶縁膜をマスクに前記半導体基体の中央部に第１導電型の第１導電接続領域及びその周囲に第１導電型の第２導電接続領域を形成する工程と、前記第１導電接続領域及び前記第２導電接続領域上に第２絶縁膜を形成する工程と、前記第２絶縁膜の複数の開孔を介して前記第１導電接続領域上及び前記第２導電接続領域上にそれぞれ複数の電極を有する第１電極群及び第２電極群を形成する工程と、を含む。
【００１６】
上記本発明に係る半導体装置の製造方法によれば、第１導電接続領域と第２導電接続領域は、島状の領域とそれを囲む環状の領域として形成される。島状の領域と環状の領域の間にある環状の領域が抵抗として機能し得る領域となる。それぞれ複数の電極を有する第１電極群及び第２電極群を形成することにより、ＥＳＤ等によって過剰に印加された電荷は第１導電接続領域の周囲（四方）均等に放電させることができる。
なお、好ましくは、前記第１電極群における所定の複数電極と接続される第１配線パターン及び前記第２電極群における所定の複数電極と接続される第２配線パターンを形成する工程をさらに含む。
【００１７】
上記本発明に係る半導体装置の製造方法において、前記半導体基体は、半導体基板上に設けられたウェル領域の一つであり、かつ少なくとも前記第１導電接続領域の中心から四方がそれぞれ対称となるような前記第１導電接続領域と前記第２導電接続領域の間の抵抗体を形成する。これにより、第１電極群から四方がそれぞれ対称な抵抗素子の形成が可能となる。これにより、第２電極群の接続パターンの自由度が広がる。
【００１８】
上記本発明に係る半導体装置の製造方法において、前記第１絶縁膜に関し、内周は少なくとも長手の四辺を有する八角形状とし、外周は前記四辺と対向する四辺の領域を形成し少なくとも四隅領域より幅を小さくする。配線設計の構成上、また、抵抗素子としてより設計し易い構成となる。
【００１９】
また、上記本発明に係る半導体装置の製造方法において、前記第２絶縁膜を形成する工程の前に、少なくとも前記第１絶縁膜に隣接した前記第１導電接続領域及び前記第２導電接続領域の所定領域を覆うシリサイド化防止のための保護層を形成する工程と、前記所定領域を除いて前記第１導電接続領域及び前記第２導電接続領域上にシリサイド金属層を形成する工程と、をさらに含む。すなわち、抵抗として機能し得る領域の端部（縁部）領域において、電荷の集中を避けるためにシリサイド化防止のための保護層を要する。
【発明を実施するための形態】
【００２０】
図１は、本発明の第１実施形態に係る半導体装置の要部を示す平面図、図２は、図１のＦ２−Ｆ２線断面図である。
半導体基板上のＮ型の半導体基体、例えばＮ型ウェル１０に、分離用絶縁膜１１が形成されている。分離用絶縁膜１１で隔てられたＮ型ウェル１０において、さらにＮ型の不純物が高濃度に導入されたＮ型領域１２，１３が形成されている。すなわち、中央部にＮ型領域１２、その周囲をＮ型領域１３が囲む形態である。層間の絶縁膜１４が形成され、複数の開孔を介してＮ型領域１２上に複数の電極１５を有する電極群Ｇ１、Ｎ型領域１３上に複数の電極１６を有する電極群Ｇ２が形成されている。すなわち、Ｎ型領域１２とＮ型領域１３が互いにＮ型ウェル１０による抵抗領域両端の導電接続領域となる。理想的な構成としては、Ｎ型領域１２の中心から四方がそれぞれ対称となるようなパターンを伴い、Ｎ型領域１２とＮ型領域１３の間のＮ型ウェル１０が抵抗体として機能する。
【００２１】
Ｎ型領域１２は、分離用絶縁膜１１によって、四角形の四隅部分をなくした少なくとも四辺を有する平面形状を呈している。図では、長手の四辺を有する八角形状に近似している。また、Ｎ型領域１３に関しても、分離用絶縁膜１１によって、内周、外周とも長手の四辺を有する八角形状に近似している。Ｎ型領域１２と１３互いの四辺の対向距離Ｄ１は、少なくとも四隅領域の対向距離Ｄ２より小さくなっている。
【００２２】
電極群Ｇ１は、Ｎ型領域１２の中央から所定領域全域に分布している。電極１５のうち、周辺の電極は四方で所定数個（ここでは６個）ずつＮ型領域１２の縁部に最も近い距離で配列されている。電極群Ｇ２の各電極１６は、上記電極群Ｇ１の周辺の各電極１５それぞれと対向するように、四方に所定数個（ここでは６個）ずつ配列されている。なお、電極１６は四方それぞれ所定数個（ここでは６個）が１列に並ぶ形態を示したが、これに限らず、所定数個（ここでは６個）が複数列に並ぶ形態であってもよい。
【００２３】
図１及び図２の構成で示した抵抗素子の製造方法は次のようである。Ｎ型ウェル１０上に少なくとも環状の分離用絶縁膜１１を形成する。この分離用絶縁膜１１に関し、内周は少なくとも長手の四辺を有する八角形状とし、外周は内周の四辺と対向する四辺の領域を形成する。四辺の対向領域は少なくとも四隅領域より幅を小さくする（Ｄ１＜Ｄ２）。
【００２４】
次に、分離用絶縁膜１１をマスクにＮ型ウェル１０の中央部及びその周囲にＮ型の不純物をイオン注入し、Ｎ型領域１２，１３それぞれを形成する。イオン種や濃度は、同時に形成される図示しない他の半導体素子のＮ型領域によって決まる。次に、ＣＶＤ（化学気相成長）技術等を利用して全面に層間の絶縁膜１４を形成する。その後、フォトリソグラフィ工程、エッチング工程を経てＮ型領域１２，１３それぞれの所定領域上に複数の開孔を形成する。これらも、図示しない他の半導体素子に関係するコンタクト開孔と同一工程で形成される。
【００２５】
次に、Ｎ型領域１２上に複数の電極１５を有する電極群Ｇ１、Ｎ型領域１３上に複数の電極１６を有する電極群Ｇ２を形成する。これらも、図示しない他の半導体素子に関係する配線工程と同一工程で形成される。配線工程が開孔を埋めるプラグの形成と配線層のパターニングからなるとすれば、上記電極群Ｇ１，Ｇ２が構成される。しかし、開孔を同時に埋める配線層のパターニングであれば、電極群Ｇ１，Ｇ２と共に配線パターンも同時に形成される構成となる。また、電極群Ｇ２のうち、上方に電極群Ｇ１と接続される配線パターンが通る領域に当たる電極１６は、形成しない形態となる。あるいは、電極群Ｇ１と接続される配線パターンが電極群Ｇ２と接続される配線パターンより上層の配線パターンで形成されることが考えられる。
【００２６】
上記実施形態の構成及び方法によれば、Ｎ型領域１２とＮ型領域１３の関係は、島状の領域とそれを囲む環状の領域になる。島状の領域（１２）と環状の領域（１３）の間にあるＮ型ウェル１０の環状の領域が抵抗Ｒとして機能し得る領域である。これにより、ＥＳＤ等によって過剰に印加された電荷の放電路は、Ｎ型領域１２の周囲（四方）均等に存在する構成となっている。これにより、ウェル領域の最小デザインルール、またはそれに近い占有領域においても、従来のものより抵抗素子としての実効幅（長）が大きく確保できる。また、他の素子形成の工程と同時に形成でき、製造効率、コストの面でも有利である。これにより、安価な構成で電荷の集中を防ぐことができ、破壊され難い高信頼性の抵抗素子が実現できる。さらに、パターン的に電極群Ｇ１の中心から四方がそれぞれ対称な抵抗素子を構成することが可能になる。これにより、電極群Ｇ２の接続構成の自由度が広がる。すなわち、多層の配線パターンを用いるなどして電極群Ｇ２の要部または全部を活用することができる。
【００２７】
図３は、図１の構成が抵抗素子として半導体集積回路に組み込まれるための配線パターンを付加した平面図である。また、図４（ａ），（ｂ）は、ＩＣチップ周辺の入出力系で、保護用の抵抗素子を含む回路図である。
図３において、配線パターン１８は、Ｎ型領域１２上の複数の電極１５と接続されている。配線パターン１９は、Ｎ型領域１３上の四方に分かれたうちの一領域に配された複数の電極１６と接続されている。配線パターン１８，１９は、電極１５，１６と同一工程で形成されてもよい。その際、少なくとも上方に電極群Ｇ１と接続される配線パターン１８が通る領域に当たる電極１６（破線で示す電極群Ｇ２）は、形成しない形態となる。また、配線パターン１８，１９は、必ずしも同一層で構成されていなくてもよい。すなわち、電極群Ｇ１と接続される配線パターン１８は、電極群Ｇ２と接続される配線パターン１９より上層の配線パターンとして形成される。すなわち、配線層に合わせて電極群を積み上げることで、異なる配線層のパターンによる構成が可能である。
【００２８】
図４（ａ）において、半導体チップにおける信号線の一つは、パッドＰＡＤから保護用の抵抗素子Ｒ１を介してバッファ回路ＢＦ１と繋がり、内部回路に導かれている。バッファ回路ＢＦ１は、信号の入力回路や出力回路、または入出力回路である。保護用の抵抗素子Ｒ１に、図３のような構成を用いることによって、安価で高性能、高信頼性の保護抵抗素子を有する回路が配備できる。
【００２９】
図４（ｂ）において、半導体チップにおける信号線の一つは、パッドＰＡＤから保護用の抵抗素子Ｒ２１，Ｒ２２を介してバッファ回路ＢＦ２と繋がり、内部回路に導かれている。バッファ回路ＢＦ２は、信号の入力回路、出力回路、または入出力回路である。バッファ回路ＢＦ２のサイズが小さく、静電破壊され易いため抵抗素子Ｒ２１とＲ２２の間のノードと接地電位ＧＮＤ間にＥＳＤ保護回路が設けられている。保護用の抵抗素子Ｒ２１、Ｒ２２に、図３のような構成を用いることによって、安価でより信頼性の向上した保護抵抗素子を有する回路が配備できる。
【００３０】
図５（ａ），（ｂ）は、それぞれ第１実施形態に関する変形例の構成を示す平面図である。図３と同一の符号を付して説明する。
Ｎ型領域１２上の電極群Ｇ１について、実質的に抵抗素子としての電極として作用するのはＮ型領域１２周囲の電極である。従って、図５（ａ）では、中央領域Ａ１には電極１５を配さず、周囲２列の電極１５を配する構成としている。また、図５（ｂ）では、中央領域Ａ２には電極１５を配さず、周囲１列の電極１５を配する構成としている。
【００３１】
このように、Ｎ型領域１２上の電極群Ｇ１は、必ずしも中央から所定領域全域に分布するような構成でなくてもよい。電極群Ｇ１は、少なくともＮ型領域１２周辺の四辺に沿ってそれぞれ所定数の電極１５が配列されていることが重要である。しかも、Ｎ型領域１２と１３互いの四辺の対向距離Ｄ１は、少なくとも四隅領域の対向距離Ｄ２より小さくしてある。かつ、好ましくは、Ｎ型領域１３上の電極群Ｇ２は、電極群Ｇ１における最前列の所定数個の電極それぞれと１対１で対向するように、所定数個配列されている。すなわち、抵抗の両端部が、所定数個の電極の１対１対応で構成され、抵抗として優先的に働く領域が確立する。これにより、抵抗素子としてより設計し易い構成となる。
【００３２】
図６は、本発明の第２実施形態に係る半導体装置の要部を示す平面図、図７は、図６のＦ７−Ｆ７線断面図である。第１実施形態と同様の箇所には図１、図２と同一の符号を付している。
この第２実施形態では、第１実施形態に比べて、Ｎ型領域１２，１３のシリサイド化工程が付加され、所定領域にシリサイド金属層２１が設けられている。その他の構成は第１実施形態と同様であるため、説明は省略する。シリサイド金属層２１は、Ｎ型領域１２，１３上において、分離用絶縁膜１１に隣接した所定領域を除いて配置されている。抵抗として機能し得る領域の端部（縁部）領域においては、電荷の集中を避けるため、シリサイド金属層を除いた領域が形成されている方がよいからである。理想的な構成としては、Ｎ型領域１２の中心から四方がそれぞれ対称となるようなパターンを伴い、Ｎ型領域１２とＮ型領域１３の間のＮ型ウェル１０が抵抗体として機能する。
【００３３】
上記電荷の集中を回避する構成実現のため、シリサイドプロテクト領域ＰＲＯＴを表している。シリサイドプロテクト領域ＰＲＯＴは、Ｎ型領域１２，１３上のシリサイド化を阻止するために設けられる絶縁膜である。シリサイドプロテクト領域ＰＲＯＴは、その配置に多少合わせずれがあっても、シリサイド金属層２１の形成領域がＮ型領域１２と１３で同じようにずれるだけである。よって、シリサイド金属層２１が形成され低抵抗になる領域１２ｓ，１３ｓ全体のバランスは保持できる。
【００３４】
図６及び図７の構成で示した抵抗素子の製造方法は次のようである。Ｎ型ウェル１０上に少なくとも環状の分離用絶縁膜１１を形成する。この分離用絶縁膜１１に関し、内周は少なくとも長手の四辺を有する八角形状とし、外周は内周の四辺と対向する四辺の領域を形成する。四辺の対向領域は少なくとも四隅領域より幅を小さくする（Ｄ１＜Ｄ２）。
【００３５】
次に、分離用絶縁膜１１をマスクにＮ型ウェル１０の中央部及びその周囲にＮ型の不純物をイオン注入し、Ｎ型領域１２，１３それぞれを形成する。イオン種や濃度は、同時に形成される図示しない他の半導体素子のＮ型領域によって決まる。次に、ＣＶＤ（化学気相成長）技術等を利用して絶縁膜を形成し、フォトリソグラフィ工程、エッチング工程を経てシリサイドプロテクト領域ＰＲＯＴとしてパターニングする。シリサイドプロテクト領域ＰＲＯＴは、層間の絶縁膜と同様の絶縁膜でもよいし、他の膜でもよい。いずれにしても図示しない他の半導体素子の製造工程に準じた工程（シリサイドプロテクト工程）で形成されることが望ましい。
【００３６】
次に、ＣＶＤ（化学気相成長）技術等を利用して全面に層間の絶縁膜１４を形成する。その後、フォトリソグラフィ工程、エッチング工程を経てＮ型領域１２，１３それぞれの所定領域上に複数の開孔を形成する。これらも、図示しない他の半導体素子に関係するコンタクト開孔と同一工程で形成される。
【００３７】
次に、Ｎ型領域１２上に複数の電極１５を有する電極群Ｇ１、Ｎ型領域１３上に複数の電極１６を有する電極群Ｇ２を形成する。これらも、図示しない他の半導体素子に関係する配線工程と同一工程で形成される。配線工程が開孔を埋めるプラグの形成と配線層のパターニングからなるとすれば、上記電極群Ｇ１，Ｇ２が構成される。しかし、開孔を同時に埋める配線層のパターニングであれば、電極群Ｇ１，Ｇ２と共に配線パターンも同時に形成される構成となる。また、電極群Ｇ２のうち、上方に電極群Ｇ１と接続される配線パターンが通る領域に当たる電極１６は、形成しない形態となる。あるいは、電極群Ｇ１と接続される配線パターンが電極群Ｇ２と接続される配線パターンより上層の配線パターンで形成されることが考えられる。配線パターンを形成した構成は図示しないが、例えば図３において説明した配線パターン１８，１９と同様に形成される。
【００３８】
上記実施形態の構成及び方法によれば、第１実施形態と同様の効果が得られる。すなわち、島状のＮ型領域１２と環状のＮ型領域１３の間にあるＮ型ウェル１０の環状の領域が抵抗Ｒとして機能し得る領域である。これにより、ＥＳＤ等によって過剰に印加された電荷の放電路は、Ｎ型領域１２の周囲（四方）均等に存在する構成となっている。また、抵抗Ｒとして機能し得る領域の端部（縁部）領域においては、電荷の集中を避けるため、シリサイド金属層２１が除かれた領域が形成されている。これにより、ウェル領域の最小デザインルール、またはそれに近い占有領域においても、従来のものより抵抗素子としての実効幅（長）が大きく確保できる。また、他の素子形成の工程と同時に形成でき、製造効率、コストの面でも有利である。これにより、安価な構成で電荷の集中を防ぐことができ、破壊され難い高信頼性の抵抗素子が実現できる。さらに、パターン的に電極群Ｇ１の中心から四方がそれぞれ対称な抵抗素子を構成することが可能になる。これにより、電極群Ｇ２の接続構成の自由度が広がる。すなわち、多層の配線パターンを用いるなどして電極群Ｇ２の要部または全部を活用することができる。
【００３９】
なお、上記第２実施形態の構成においても、図５（ａ），（ｂ）で示したような変形例の構成を採用することも十分考えられ、その効果が同様に期待できる。また、図４（ａ），（ｂ）で示したような、ＩＣチップ周辺の入出力系の回路前段に配される保護用の抵抗素子に採用すれば、安価で高性能、高信頼性の保護抵抗素子を有する回路が配備できる。
また、各実施形態において、半導体基板上のＮ型ウェル（１０）を基体としたウェル抵抗を示したが、これに限らず、Ｐ型ウェルを基体としたウェル抵抗を構成してもよい。また、ウェルが形成される基板はＳＯＩ（silicon on insulator）基板であることも考えられる。
【００４０】
以上説明したように本発明によれば、小さい占有面積しか与えられないウェル抵抗の構成であっても、放電対策が十分改善された抵抗素子が実現できる。すなわち、ウェル抵抗を、島状の導電接続領域と環状の導電接続領域の間にある環状の領域で機能させる。この結果、より縮小された領域に、ＥＳＤ等の過剰電荷の放電域が大きく確保できる安価で高性能の抵抗素子を有する半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【００４１】
【図１】第１実施形態に係る半導体装置の要部を示す平面図。
【図２】図１のＦ２−Ｆ２線断面図。
【図３】図１の構成に配線パターンを付加した平面図。
【図４】それぞれＩＣチップ周辺の入出力系で保護用の抵抗素子を含む回路図。
【図５】それぞれ第１実施形態に関する変形例の構成を示す平面図。
【図６】第２実施形態に係る半導体装置の要部を示す平面図。
【図７】図６のＦ７−Ｆ７線断面図。
【符号の説明】
【００４２】
１０…Ｎ型ウェル、１１…分離用絶縁膜、１２，１３…Ｎ型領域、１４…絶縁膜、１５，１６…電極、１８，１９…配線パターン、２１…シリサイド金属層、Ｇ１，Ｇ２…電極群、Ｒ１，Ｒ２１，Ｒ２２…抵抗素子、ＢＦ１，ＢＦ２…バッファ回路、Ａ１，Ａ２…中央領域、ＰＲＯＴ…シリサイドプロテクト領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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