(57)【要約】      （修正有）【課題】  微細化を進めても短チャネル効果を効果的に抑制できるＭＯＳトランジスタを提供すること。【解決手段】  ＭＯＳトランジスタの形成領域１８に、素子分離領域４、ゲ−ト絶縁膜５を介してゲ−ト電極６と、チャネル領域下、ソ−ス拡散層７、およびドレイン拡散層８下のシリコン基板１の内部に、熱酸化膜１０で覆われた空洞領域を設けることにより実現。【選択図】      図１
2005167258.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
この半導体基板に形成された電界効果トランジスタと、
この電界効果トランジスタの形成領域下の前記半導体基板中に形成され、前記半導体基板を構成する半導体元素とは異なり、かつ前記電界効果トランジスタの形成領域下における空乏層の延びを抑制する半導体層と
を具備してなることを特徴とする半導体装置。
【請求項２】
半導体基板と、
この半導体基板の平坦部に形成された電界効果トランジスタと、
この電界効果トランジスタのソース領域およびドレイン領域下の前記半導体基板中に形成され、かつ、前記電界効果トランジスタのチャネル幅方向の寸法が、前記電界効果トランジスタの形成領域の前記チャネル幅方向の寸法よりも大きい絶縁物と
を具備してなることを特徴とする半導体装置。
【請求項３】
前半導体層または前記絶縁物は、前記電界効果トランジスタのチャネル領域下の前記半導体基板中に形成されていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記半導体層または前記絶縁物は、前記電界効果トランジスタのソース領域およびドレイン領域下の前記半導体基板中に形成されていることを特徴とする請求項１または２に記載の半導体装置。
【請求項５】
半導体基板の表面に溝を形成する工程と、
減圧下の熱処理により前記溝の開口部を閉ざして空洞を形成する工程と、
前記空洞を含む領域上に電界効果トランジスタを形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項６】
前記減圧下の熱処理を非酸化性雰囲気中で行うことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記非酸化性雰囲気は、水素雰囲気であることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項８】
前記半導体基板の構成元素よりも融点の低い半導体からなる膜で、前記溝の内面を覆った後に、前記空洞を形成する工程を行うことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項９】
半導体基板の表面に溝を形成する工程と、
前記溝の内部をその途中の深さまで絶縁物により埋め込む工程と、
全面にアモルファス半導体膜を堆積する工程と、
還元性雰囲気中での熱処理により、前記アモルファス半導体膜をエピタキシャルさせ、前記溝の内部の残りの部分を単結晶半導体により埋め込む工程と、
前記絶縁物を含む領域上に横型の電界効果トランジスタを形成する工程と
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に係わり、特にＭＯＳトランジスタの短チャネル効果の抑制を図った半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、コンピュータや通信機器の重要部分には、多数のトランジスタや抵抗等を電気回路を達成するように結びつけ、１チップ上に集積化して形成した大規模集積回路（ＬＳＩ）が多用されている。
【０００３】
このため、機器全体の性能は、ＬＳＩ単体の性能と大きく結びついている。ＬＳＩ単体の性能向上は素子の微細化により実現できる。例えばＭＯＳトランジスタであれば、その寸法を縮小することによって、高速化、低消費電力化、高集積化を可能としてきた。
【０００４】
しかしながら、素子寸法を縮小することで種々の問題も生じてきている。例えば、チャネル長を短くすることはチャネル抵抗を下げる効果がある一方、短チャネル効果という問題を招く。
【０００５】
この短チャネル効果の抑制に対しては、ソース／ドレインの接合深さを浅くすること、特に電源電圧が低い場合においてはゲート電極の近い位置に浅い高不純物濃度を形成すること、言い換えればＬＬＤ構造においてその浅い低不純物濃度の拡散層を浅い高不純物濃度の拡散層に置き換えることが効果あることが分かっている。この高不純物濃度の拡散層は、通常、エクステンション（Extension）層と呼ばれている。あるいはチャネル領域のすぐ下の領域の不純物濃度を高くすることで（パンチスルー防止層を形成することで）パンチスルー現象を抑制する効果がある。
【０００６】
ただし、いずれの方法も寸法が小さくなるほど（微細化が進むほど）、非常に急峻なプロファイルを形成すること、すなわち高不純物濃度で非常に浅いエクステンション（Extension）層を形成することや、非常に浅いチャネル領域の下にパンチスルー防止層を形成することなどが困難になっている。
【０００７】
また、素子寸法を縮小することで、相対的に各種の寄生成分の比率は大きくなってしまう。例えば、ソース／ドレインの接合容量は動作速度に影響を与えるほどの割合になってしまう。
【０００８】
この解決策の一つとして、極薄のＳＯＩ基板を使用して接合底面をＳＯＩ基板の埋込み酸化膜に触れさせることで、その接合容量を無くす方法が試みられている。
【０００９】
しかしながら、この方法は、ＳＯＩ基板の値段が高く、コストがかかるという問題の他に、素子動作領域が埋込み酸化膜上にあることから、素子動作により生じたキャリアが蓄積してしまうという、いわゆる基板蓄積効果が生じるため、素子を安定に動作させることが困難になるという問題があった。
【００１０】
また、極薄のＳＯＩ基板の埋込み酸化膜中にバックゲートを作り、これに電圧を印加してチャネル下の領域を空乏化させてパンチスルーを防止することで、短チャネル効果を抑制する試みが提案されている。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
上述の如く、ＭＯＳトランジスタの短チャネル効果を抑制するために、エクステンション層やパンチスルー防止層の導入が提案されていたが、微細化が進むとＭＯＳトランジスタの短チャネル効果を抑制することが困難になるという問題があった。
【００１２】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、微細化を進めても電界効果トランジスタの短チャネル効果を効果的に抑制できる半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１３】
［構成］
上記目的を達成するために、本発明に係る半導体装置は、半導体基板と、この半導体基板に形成された電界効果トランジスタと、この電界効果トランジスタの形成領域下の前記半導体基板中に形成され、前記半導体基板を構成する半導体元素とは異なり、かつ前記電界効果トランジスタの形成領域下における空乏層の延びを抑制する半導体層とを具備してなることを特徴とする。
【００１４】
また、本発明に係る他の半導体装置は、半導体基板と、この半導体基板の平坦部に形成された電界効果トランジスタと、この電界効果トランジスタのソース領域およびドレイン領域下の前記半導体基板中に形成され、かつ、前記電界効果トランジスタのチャネル幅方向の寸法が、前記電界効果トランジスタの形成領域の前記チャネル幅方向の寸法よりも大きい絶縁物とを具備してなることを特徴とする。
【００１５】
ここで、前記半導体層または前記絶縁物は、前記電界効果トランジスタのチャネル領域下の前記半導体基板中に形成されていることが好ましい。
【００１６】
また、前記半導体層または前記絶縁物は、前記電界効果トランジスタのソース領域およびドレイン領域下の前記半導体基板中に形成されていることが好ましい。
【００１７】
また、前記半導体層または前記絶縁物は、チャネル領域、ソース領域およびドレイン領域下の前記シリコン基板中に形成されていることがさらに好ましい。
【００１８】
また、前記電界効果トランジスタは、例えばＭＯＳトランジスタやＭＥＳＦＥＴである。
【００１９】
また、半導体層の場合には、電界効果トランジスタは基板表面の平坦部または凸部のどちらに形成されていても良い。
【００２０】
本発明に係る他の半導体装置は、半導体基板に形成された電界効果トランジスタと、この電界効果トランジスタの形成領域下の前記半導体基板中に形成された電極と、この電極と半導体基板との界面に形成された絶縁膜とによって構成された絶縁ゲート構造とを備えていることを特徴とする。
【００２１】
本発明に係る半導体装置の製造方法は、半導体基板の表面に溝を形成する工程と、減圧下の熱処理により前記溝の開口部を閉ざして空洞を形成する工程と、前記空洞を含む領域上に電界効果トランジスタを形成する工程とを有することを特徴とする。
【００２２】
ここで、前記減圧下の熱処理は、非酸化性雰囲気中で行うことが好ましい。非酸化性雰囲気は、例えば水素雰囲気である。
【００２３】
本発明に係る半導体装置の製造方法は、半導体基板の表面に溝を形成する工程と、前記溝の内部をその途中の深さまで絶縁物により埋め込む工程と、全面にアモルファス半導体膜を堆積する工程と、還元性雰囲気中での熱処理により、前記アモルファス半導体膜をエピタキシャルさせ、前記溝の内部の残りの部分を単結晶半導体により埋め込む工程と、前記絶縁物を含む領域上に横型の電界効果トランジスタを形成する工程とを有することを特徴とする。
【００２４】
［作用］
本発明に係る半導体装置によれば、ソースとドレインからの空乏層の延びは半導体層または絶縁物のところで止まるので、チャネル領域における空乏層の広がりを防止できるようになる。したがって、本発明によれば、微細化を進めても電界効果トランジスタの短チャネル効果を効果的に抑制できるようになる。
【００２５】
また、半導体層または絶縁物を電界効果トランジスタのソース領域およびドレイン領域下の半導体基板中に形成した場合には、ＳＯＩ基板を用いた場合とは異なり、コストの増加や基板蓄積効果を招くことなく、ソース／ドレインの接合容量を十分に小さくすることができる。
【００２６】
また、本発明に係る他の半導体装置によれば、半導体基板中に形成された電極と、この電極と半導体基板との界面に形成された絶縁膜とによって構成された絶縁ゲート構造を備えているので、上記電極をバックゲート電極として用いることができる。したがって、上記電極に適切な電圧を印加することによって、電界効果トランジスタのチャネル領域における空乏層の広がりを抑制できるので、素子の微細化が進んでも、短チャネル効果を効果的に抑制できるようになる。
【発明の効果】
【００２７】
本発明によれば、ソースとドレインからの空乏層の延びは半導体層または絶縁物のところで止るまので、チャネル領域における空乏層の広がりを防止でき、これにより微細化を進めても電界効果トランジスタの短チャネル効果を効果的に抑制できるようになる。
【００２８】
また、本発明によれば、半導体基板中に形成された電極（バックゲート電極）と、この電極と半導体基板との界面に形成された絶縁膜（ゲート絶縁膜）とによって構成された絶縁ゲート構造を備えているので、上記電極に適切な電圧を印加することによって、チャネル領域における空乏層の広がりを抑制でき、これにより素子の微細化が進んでも、短チャネル効果を効果的に抑制できるようになる。
【発明を実施するための最良の形態】
【００２９】
以下、図面を参照しながら本発明の実施の形態（以下、実施形態という）を説明する。
【００３０】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るＭＯＳトランジスタの平面図および断面図であって、同図（ａ）は平面図、同図（ｂ）は同平面図の矢視Ｌ−Ｌ’断面図（チャネル長方向に平行な断面図）、同図（ｃ）は同平面図の矢視Ｗ−Ｗ’断面図（チャネル幅方向に平行な断面図）をそれぞれ示している。
【００３１】
図中、１はシリコン基板を示しており、このシリコン基板１の表面には素子分離（ＳＴＩ）のための浅い素子分離溝２が形成されている。この素子分離溝２の内部は熱酸化膜３を介してシリコン酸化膜４で埋め込まれている。
【００３２】
素子分離溝２によって規定されたＭＯＳトランジスタ形成領域１８のシリコン基板１上にはゲート絶縁膜５を介してゲート電極６が形成されている。ゲート電極６は、例えば多結晶シリコン膜で形成されたものである。また、ゲート電極６の両側にはソース拡散層７およびドレイン拡散層８がそれぞれ形成されている。
【００３３】
そして、ＭＯＳトランジスタのチャネル領域下、ソース拡散層７下およびドレイン拡散層８下のシリコン基板１の内部には空洞９が形成され、この空洞９の内面は熱酸化膜１０で覆われている。
【００３４】
本実施形態によれば、ソース拡散層７とドレイン拡散層８からの空乏層の延びは空洞９のところで止まるため、チャネル領域における空乏層の広がりを防止できるようになる。したがって、本実施形態によれば、ＭＯＳトランジスタの微細化を進めても、短チャネル効果を効果的に抑制できるようになる。
【００３５】
また、本実施形態によれば、空洞９がソース拡散層７およびドレイン拡散層８の下にも部分的に形成されているから接合容量を十分に低くできる。ここで、ＳＯＩ基板を用いた場合とは異なり、ＭＯＳトランジスタは空洞９により部分的にシリコン基板１と絶縁されているのみなので、素子動作により生じたキャリアが蓄積してしまうという基板蓄積効果が無く、安定な素子動作が得られる。また、高価な基板であるＳＯＩ基板を用いずに済むので、当然にコストの増加の問題はない。
【００３６】
次に本実施形態のＭＯＳトランジスタの形成方法について説明する。図２〜図４は、その形成方法を示す工程断面図である。
【００３７】
まず、図２（ａ）に示すように、シリコン基板１上にフォトレジストパターン１１を形成し、このフォトレジストパターン１１をマスクにしてシリコン基板１を異方性エッチング、例えばＲＩＥによりパターニングして、溝１２を形成する。この後、フォトレジストパターン１１を炭化して剥離する。
【００３８】
次に図２（ｂ）に示すように、減圧下の非酸化性雰囲気、例えば１０Ｔｏｒｒ、１０００℃の１００％水素雰囲気中にて高温アニールを行うことにより、溝１２の開口部を閉ざして空洞９を形成する。
【００３９】
次に全面に厚さ１００ｎｍのアモルファスシリコン膜（不図示）を形成した後、還元性雰囲気中、減圧下例えば１０Ｔｏｒｒで１１００℃以上の高温の熱処理を行う。このときのアモルファスシリコン膜は、基板表面の平坦化を容易に行えるようにするためのものであるので、その膜厚は容易に固相成長を行える程度のものであれば良い。
【００４０】
なお、アモルファスシリコン膜が無くても基板表面の平坦化は可能であるが、結晶化できる程度のアモルファスシリコン膜を予め堆積しておくことにより、基板表面の平坦化工程を短時間で済ませることが可能となる。
【００４１】
ただし、アモルファスシリコン膜を用いずに基板表面を平坦化する場合には、基板表面のシリコンのマイグレーション（シリコンの再構成）によって平坦化が進むので、アモルファスシリコン膜を用いた場合よりも、つまり固相成長による平坦化の場合よりも基板表面の結晶性を改善できるという効果が得られる。
【００４２】
上記熱処理により、アモルファスシリコン膜は固相成長により基板側からエピタキシャル成長し、単結晶のシリコン膜となってシリコン基板１と一体化する。そして活性な基板表面のシリコン原子は、図２（ｃ）に示すように、基板表面が平坦となるように表面拡散によりマイグレーションする。このときのマイグレーションによって、つまり基板表面のシリコンの再構成によって、基板表面の結晶性はさらに改善される。また、基板表面を平坦化する他の方法としては、例えばＣＭＰ法を用いて図２（ｂ）のシリコン基板１の表面を研磨して平坦化する方法がある。
【００４３】
次に図２（ｄ）に示すように、シリコン基板１の表面を熱酸化して熱酸化膜１３を形成した後、ＣＶＤ法を用いて熱酸化膜１３上にシリコン窒化膜１４を形成する。
【００４４】
次に図３（ｅ）に示すように、シリコン窒化膜１４上にフォトレジストパターン１５形成した後、このフォトレジストパターン１５をマスクにしてシリコン窒化膜１４、熱酸化膜１３、シリコン基板１を異方性エッチング、例えばＲＩＥを用いてパターニングすることにより、素子分離溝２を形成する。この後、フォトレジストパターン１５を炭化して剥離する。
【００４５】
次に図３（ｆ）に示すように、露出している素子分離溝２の表面を９５０℃、３０分、ドライ酸化雰囲気中にて熱酸化して熱酸化膜３を形成する。このとき、空洞９の内面も同時に酸化されるので、空洞９の内面には熱酸化膜１０が形成される。このような熱酸化膜１０を形成することにより、ソース拡散層７とドレイン拡散層８からの空乏層の延びが効果的に抑制され、これらの空乏層が繋がるという不都合を確実に防止することが可能となる。
【００４６】
その後、ＣＶＤ法を用いてシリコン酸化膜４を全面に堆積し、素子分離溝２を埋め込む。
【００４７】
次に図３（ｇ）に示すように、ＣＭＰ法を用いてシリコン酸化膜４をシリコン窒化膜１３の表面が露出するまで研磨する。
【００４８】
次に図３（ｈ）に示すように、熱いＨ3 ＰＯ4 溶液を用いてシリコン窒化膜１４を選択的に除去する。
【００４９】
次に図４（ｉ）に示すように、希ＨＦ溶液を用いて熱酸化膜１３および素子分離溝２の外部のシリコン酸化膜４を除去する。このとき、素子分離溝２の上部エッジ部の熱酸化膜３が多少除去され、素子分離溝２の上部エッジ部のシリコン基板１の表面が露出する。
【００５０】
次に図４（ｊ）に示すように、露出したシリコン基板１の表面を熱酸化して、例えば厚さ１０ｎｍの熱酸化膜１６を形成した後、しきい値電圧の調整を行うために、熱酸化膜１６を介してシリコン基板１の表面に不純物イオン１７を注入する。この後、図４（ｋ）に示すように、熱酸化膜１６を除去する。
【００５１】
次に図４（ｌ）に示すように、例えば９００℃、ＨＣｌ雰囲気中にシリコン基板１を晒すことにより、ゲート絶縁膜５を形成する。このとき、ゲート絶縁膜５は、ＭＯＳトランジスタ形成領域上だけではなく、素子分離溝２の上部エッジ部上にも形成される。その結果、素子分離溝２内にはシリコンの露出面は存在しなくなる。
【００５２】
次に同図（ｌ）に示すように、全面にゲート電極６となる例えば多結晶シリコン膜を形成した後、この多結晶シリコン膜をパターニングしてゲート電極６を形成する。ここでは、ポリシリコンゲート電極を形成したが、例えばポリメタルゲート電極やメタルゲート電極などの他構造のゲート電極を形成しても良い。
【００５３】
最後に、同図（ｌ）に示すように、ゲート電極６をマスクにしてシリコン基板１の表面に不純物イオンを注入した後、アニールを行うことによって、ソース拡散層７、ドレイン拡散層８を自己整合的に形成して、ＭＯＳトランジスタが完成する。
【００５４】
次に上述した減圧下の高温アニールによる空洞９の形成方法についてさらに詳細に説明する。図５は溝のアスペクト比の違いによる空洞のできかたの違いを示す断面図であって、具体的にはアスペクト比（ＡＲ）の異なる溝１２に対して、１０００℃、１０Ｔｏｒｒ（減圧下）、水素雰囲気中にて１０分間の熱処理（高温アニール）を行った結果を示しており、図５（ａ）はＡＲ＝１、図５（ｂ）はＡＲ＝５、図５（ｃ）はＡＲ＝１０の結果を示している。
【００５５】
図５（ａ）から、アスペクト比が小さい場合には、空洞９を形成することがで  きないことが分かる。
【００５６】
また、図５（ｂ）から、アスペクト比が５以上の場合には、溝１２の底部から球形に近い形で分離した空洞９を形成できることが分かる。
【００５７】
また、図５（ｃ）から、アスペクト比をさらに大きくした場合には、溝１２の底部から等間隔で複数の球形に近い空洞９を形成できることが分かる。
【００５８】
以上の結果から、空洞９を形成するためには、溝１２をある程度以上のアスペクト比を持って形成する必要があることが分かる。なお、高温アニールを継続した場合には、基板表面は図中の破線で示すように最終的には平坦化する
また、図６は空洞の形状、サイズの制御方法を説明するための工程断面図であって、図６（ａ），（ｂ）に示すように、上下のテーパ角θ，βを変えて（θ＞β）溝１２を形成した場合には、このテーパ角の異なる位置が空洞９を形成するためのきっかけとなり得るため、図６（ｃ），（ｄ）に示すように、空洞９の形状、サイズを制御することができる。このような形状の溝１２は、例えばＲＩＥで側壁がテーパ状の溝を形成し、続いて条件を変えてＲＩＥで側壁が垂直な溝を形成することにより実現できる。
【００５９】
図６では、テーパ角θのところの溝１２の深さを同じにし、テーパ角βのところの溝１２を深さを変えることにより、空洞９の形状、サイズを制御したが、その逆であっても良い。
【００６０】
また、図７（ａ）の平面図および同図（ｂ）のＡ−Ａ’断面図に示すように、シリコン基板１の上方から見たパターンが長方形（短辺：ａ、長辺：ｂ）の溝１２を２（ａｂ／π）0.5以下の間隔でもって配列形成した後、高温アニールを行うことにより、図７（ｃ）の平面図および同図（ｄ）のＡ−Ａ’断面図に示すように、棒状の空洞９を形成することもできる。
【００６１】
減圧下（例えば１０Ｔｏｒｒで）で高温（例えば１１００℃）アニール時において、溝１２は、その断面積を一定に保ちながら、シリコン基板１の表面近傍のＳｉ原子のマイグレーションによって円形に変形していく。したがって、上述したように、溝１２の最終形態である円の直径２（ａｂ／π）0.5以下の間隔でもって溝１２を配列形成すれば、隣接した溝１２同士は高温アニールにより一体化する。
【００６２】
この棒状の空洞９を用いて、図８（ａ）の平面図に示すように、ＭＯＳトランジスタ形成領域１８を複数並べてレイアウトすることで、一つの空洞９を複数のＭＯＳトランジスタに対して共通に用いることができる。図８（ｂ），（ｃ）に図８（ａ）のＭＯＳトランジスタＴｒのＬ−Ｌ’断面図、Ｗ−Ｗ’断面図をそれぞれ示す。
【００６３】
また、図９に示すように、ソース拡散層７およびドレイン拡散層８の直下に空洞９および絶縁膜４を形成することで、ソース／ドレイン接合容量を大幅に低減できる。このような構造を得るには、まず図１０（ａ）に示すように二つの空洞９を形成し、次いで図１０（ｂ）に示すようにレジストパターン１５を形成し、次に図１０（ｃ）に示すように、レジストパターン１５をマスクにして空洞９と繋がった素子分離溝２、言い換えれば空洞９と一体化した素子分離溝２を形成する。この後は、図３（ｆ）以降の工程に従う。
【００６４】
以上述べたように、空洞９の形状（図１，図６，図７）、形成位置（図１，図８，図９）は任意である。さらに、空洞９の個数やサイズも任意である。空洞９に関して重要なことは、高温アニールによって高アスペクト比の溝の開口部を閉ざして、溝を空洞に変えることである。
【００６５】
次に空洞９の位置合わせの方法について、図１１の工程断面図を用いて説明する。
【００６６】
まず、図１１（ａ）に示すように、溝１２の形成時に、ＭＯＳトランジスタ形成領域外に、素子分離溝１２よりも径が大きくかつ浅い素子分離溝１２'を形成しておくことで、図１１（ｂ）に示すように、溝１２を形成した領域の表面を平坦化する工程で、溝１２'を形成した領域の表面は平坦化されず、溝１２'が窪みの形で残るので、これを合わせマークに用いることにより、空洞９を含むＭＯＳトランジスタ形成領域を規定する素子分離溝２を容易に形成することができる。
【００６７】
図１２に、空洞９の他の位置合わせの方法を示す工程図を示す。
【００６８】
この場合、図２（ａ）の工程で、フォトレジストパターン１１の代わりに絶縁膜マスク１９を用いて溝１２を形成し、高温アニールにより空洞９を形成した後（図１２（ａ））、図１２（ｂ）に示すように、シリコン基板１上の絶縁マスク１９をパターニングして、ＭＯＳトランジスタ形成領域外に、絶縁物からなるマーク１９ａを形成する。
【００６９】
次に図１２（ｃ）に示すように、全面にアモルファスシリコン膜２０を堆積する。
【００７０】
次に図１２（ｄ）に示すように、熱処理によりアモルファスシリコン膜２０を単結晶化するとともに、表面を平坦化した後、エッチバックまたはＣＭＰ等により表面を後退させてマーク１９ａの表面を露出させる。このとき、マーク１９ａをエッチングストッパに用いる。マーク１９ａの露出面は絶縁物であり、シリコンとは光学的性質が異なるので、素子分離溝２を形成する際の合わせマークとして用いることができる。
【００７１】
なお、本実施形態ではシリコン基板の平坦部に形成されたＭＯＳトランジスタの場合について説明したが、本発明はシリコン基板の凸部に形成されたＳＧＴ（Surrounding Gate Transistor）等のＭＯＳトランジスタにも適用可能である。
【００７２】
（第２の実施形態）
図１３は、本発明の第２の実施形態に係るＭＯＳトランジスタを示す平面図および断面図である。なお、以下の図において、前出した図と同一符号（添字が異なるものを含む）は同一符号または相当部分を示す。
【００７３】
本実施形態が第１の実施形態と異なる点は、空洞９の代わりに絶縁膜２１（絶縁物）を用いたことにある。このような構成であれば、ソース拡散層７とドレイン拡散層８からの空乏層は絶縁膜２１で停止するので、第１の実施形態と同様な効果が得られる。
【００７４】
図１４は、本実施形態のＭＯＳトランジスタの形成方法を示す工程断面図である。まず、第１の実施形態と同様に、図１４（ａ）に示すように、シリコン基板１の表面に溝１２を形成する。
【００７５】
次に図１４（ｂ）に示すように、溝１２の底部を絶縁膜２１で埋め込んだ後、例えば厚さ１００ｎｍのアモルファスシリコン膜２２を全面に堆積する。絶縁膜２１としては、例えばシリコン酸化膜を用いる。
【００７６】
絶縁膜２１の埋込みは、例えば以下のようにして行う。まず、溝１２を形成した後に、全面に絶縁膜を堆積する。次にシリコン基板１をストッパに用いて上記絶縁膜をＣＭＰ法にて研磨することによって、溝１２内にのみ上記絶縁膜を残置させる。最後に、ＲＩＥにてエッチバックを行い、溝の底部にのみ上記絶縁膜を残置させることによって、絶縁膜２１が形成される。
【００７７】
ここで、ＲＩＥの代わりに、時間制御をしたウエットエッチングを行っても溝の底部のみに絶縁膜２１を形成することができる。例えば、絶縁膜２１としてはシリコン酸化膜を用いた場合には、エッチャントとしては弗酸水溶液を用いれば良い。
【００７８】
この後、還元性雰囲気中、減圧下例えば１０Ｔｏｒｒで１１００℃以上の高温の熱処理を行う。この熱処理により、アモルファスシリコン膜２２は固相成長により基板側からエピタキシャル成長し、単結晶のシリコン膜となってシリコン基板１と一体化する。その結果、図１４（ｃ）に示すように、溝１２の内部は単結晶のシリコンで埋め込まれるとともに、基板表面は平坦化される。
【００７９】
なお、アモルファスシリコン膜２２を堆積しない場合には、絶縁膜２１上の溝１２の内部を埋めることができないため、本実施形態のように固相成長により容易に結晶化する程度の膜厚（ここでは１００ｎｍ）のアモルファスシリコン膜２２を堆積する必要がある。
【００８０】
この後は、第１の実施形態の図３（ｅ）の工程に従って、ＭＯＳトランジスタを形成する。ただし、空洞９の内面を覆う熱酸化膜１０の工程は不要である。
【００８１】
なお、溝１２の平面パターンは、次に述べる第３の実施形態のように、長辺／短辺の比がより大きな長方形であっても良い。
【００８２】
（第３の実施形態）
図１５は、本発明の第３の実施形態に係るＭＯＳトランジスタの形成方法を示す工程断面図である。本実施形態は、図７の棒状の空洞の代わりに、棒状の絶縁膜を用いた実施形態である。
【００８３】
まず、図１５（ａ）に示すように、溝１２の底部を絶縁膜２１で埋め込んだ後、アモルファスシリコン膜２２を全面に堆積する。ここで、図１５の溝１２の平面パターンは、図１４の溝１２の平面パターンに比べて、長辺／短辺の比がより大きな長方形となっている。
【００８４】
次に還元性雰囲気中で高温の熱処理により、図１５（ｂ）に示すように、溝１２の内部を単結晶のシリコン膜で埋め込むとともに、基板表面を平坦化する。ここまでは、第２の実施形態と基本的には同じである。
【００８５】
ただし、溝１２のサイズは、図８（ａ）に示したような複数のＭＯＳトランジスタ形成領域１８を形成できる程度のものである。したがって、図１５のＬ−Ｌ’断面図およびＷ―Ｗ’断面図は、図１４の場合（１個のＭＯＳトランジスタ）とは異なり、複数のＭＯＳトランジスタの形成領域にまたがる領域の断面図を示している。
【００８６】
次に図１５（ｃ）に示すように、絶縁膜２１の周縁部を除去するように、つまり絶縁膜２１の側面が露出するように、溝１２ａを形成する。
【００８７】
次に図１５（ｄ）に示すように、絶縁膜２１をウエットエッチングにより除去することによって、溝１２と繋がった空洞となる空間９ｓを形成する。ここで、例えば、絶縁膜２１がシリコン酸化膜であれば、エッチャントとして弗酸水溶液を用いて除去すると良い。
【００８８】
なお、本実施形態では、表面シリコンのマイグレーションを用いずに空洞９を形成しているので、その角部は図７の場合とは異なり鋭角になる。また、本実施形態の場合、表面シリコンのマイグレーションを用いた場合よりも、空洞９の形状を制御性しやすくなる。
【００８９】
次に空洞９上のシリコン基板１をパターニングして素子分離分溝（不図示）を形成することによって、図８（ａ）に示したように、複数のＭＯＳトランジスタ形成領域１８を形成した後、溝１２ａおよび素子分離溝の内部を絶縁膜で埋め込む。この結果、空洞が形成される。
【００９０】
このとき、溝１２ａは、素子分離溝によって複数の領域に分断されているので、つまり溝１２ａは複数の素子分離溝と繋がっているので、溝１２ａの内部を上記絶縁膜で容易に埋め込むことが可能となる。なお、溝１２ａの内部に空洞が残っても、この空洞は溝１２ａの内部の絶縁膜と同じ働きをするので問題はない。
【００９１】
最後に、通常のプロセスに従って複数のＭＯＳトランジスタを形成する。このようにして形成された複数のＭＯＳトランジスタでも第１の実施形態と同様な効果が得られる。
【００９２】
（第４の実施形態）
図１６は、本発明の第４の実施形態に係るＭＯＳトランジスタの平面図および断面図であって、同図（ａ）は平面図、同図（ｂ）は同平面図の矢視Ｌ−Ｌ’断面図、同図（ｃ）は同平面図の矢視Ｗ−Ｗ’断面図をそれぞれ示している。
【００９３】
図中、３１はシリコン基板を示しており、このシリコン基板３１の表面には素子分離（ＳＴＩ）のための浅い素子分離溝３２が形成されている。この素子分離溝３２の内部は熱酸化膜３３を介してシリコン酸化膜３４で埋め込まれている。
【００９４】
素子分離溝３２によって規定されたＭＯＳトランジスタ形成領域４８のシリコン基板３１上にはゲート絶縁膜３５を介してゲート電極３６が形成され、このゲート電極３６の側壁にはゲート側壁絶縁膜３７が形成されている。ゲート電極３６は、多結晶シリコン膜、多結晶シリコン膜と金属シリサイド膜との積層膜、または金属膜で構成されたものである。
【００９５】
また、シリコン基板３１の表面には、ゲート電極３６を介して合い対向するように、ソース拡散層３８およびドレイン拡散層３９が形成されている。ソース拡散層３７は、低不純物濃度で浅い拡散層（エクステンション層）３８ａと、拡散層３８ａよりも高不純物濃度で深い拡散層３８ｂとで構成されている。拡散層３８ａは拡散層３８ｂよりもゲート電極３６に近い領域に形成されている。
【００９６】
ＭＯＳトランジスタのチャネル領域下には、浅い拡散層３８ａ，３９ａの底部角部と接する、素子の上から見た形状が長方形の空洞４０が形成されている。この空洞４０の内面は熱酸化膜４１で覆われている。
【００９７】
本実施形態によれば、ソース拡散層３８とドレイン拡散層３９からの空乏層の延びは空洞４０のところで止まるため、ＭＯＳトランジスタの微細化を進めても、短チャネル効果を効果的に抑制できるなど、第１の実施形態と同様の効果が得られる。
【００９８】
さらに、本実施形態のＭＯＳトランジスタは、以下に説明するように、空洞４０とソース拡散層３８との合わせずれ、および空洞４０とドレイン層３９との合わせずれを招くこと無く形成できる。そのため、本実施形態のＭＯＳトランジスタを多数形成しても、素子特性のばらつきは十分に小さくなる。したがって、本実施形態のＭＯＳトランジスタを用いることによって、歩留まりの高い半導体集積回路を実現できるようになる。
【００９９】
次に本実施形態のＭＯＳトランジスタの形成方法について説明する。図１７〜図２０は、その形成方法を示す工程断面図である。各図の左側はチャネル長方向に平行な断面図、右側はチャネル幅方向に平行な断面図を示している。ただし、チャネル長方向に平行な断面図については素子分離溝は省略してある。
【０１００】
まず、図１７（ａ）に示すように、シリコン基板３１に、内面が熱酸化膜３３で被覆された素子分離溝３２を周知の技術により形成した後、素子分離溝３２の内部を充填するように、素子分離絶縁膜としてのシリコン酸化膜３４を全面に堆積する。
【０１０１】
次に図１７（ｂ）に示すように、素子分離溝３２の外部のシリコン酸化膜３４をＣＭＰにより除去して表面を平坦化した後、シリコン基板３１上にシリコン酸化膜４２、シリコン窒化膜４３、フォトレジストパターン４４を順次形成する。
【０１０２】
次に図１７（ｃ）に示すように、フォトレジストパターン４４をマスクにしてシリコン窒化膜４３、シリコン酸化膜４２を異方性エッチング、例えばＲＩＥにより順次パターニングし、続いてフォトレジストパターン４４、シリコン窒化膜４３、シリコン酸化膜４２をマスクにしてシリコン基板３１を異方性エッチングして、溝４５を形成する。この後、フォトレジストパターン４４を炭化して除去する。
【０１０３】
次に図１８（ｄ）に示すように、溝４５の側壁にシリコン酸化膜４６を形成する。このようなシリコン酸化膜４６は、全面にシリコン酸化膜を形成した後、ＲＩＥによりシリコン酸化膜の全面をエッチバックし、溝４５の側壁にシリコン酸化膜を残置することで形成することができる。
【０１０４】
次に図１８（ｅ）に示すように、溝４５の底部のシリコン基板３１が露出している部分に、例えばジクロロシランと塩化水素との混合ガスを用いた低温エピタキシャル技術により、エピタキシャルシリコン層４７を選択的に成長させる。エピタキシャルシリコン層４７の表面は、シリコン基板３１の表面よりも少し高めか、ほぼ同じ位置になるようにする。
【０１０５】
次に図１８（ｆ）に示すように、弗酸系の溶液を用いたウエットエッチングによってシリコン酸化膜４６を除去する。その結果、エピタキシャルシリコン層４７とシリコン基板３１との間に、非常に幅の狭い溝４８が形成される。
【０１０６】
次に図１９（ｇ）に示すように、減圧下の非酸化性雰囲気、例えば１０Ｔｏｒｒ、１０００℃の１００％水素雰囲気中で高温アニールを行うことによって、第１の実施形態と同様に、溝４８の開口部を閉ざして、シリコン基板３１中に空洞４０を形成する。
【０１０７】
この工程で、エピタキシャルシリコン層４７とシリコン基板３１との区別は無くなるので、以下、エピタキシャルシリコン層４７の部分もシリコン基板３１という。
【０１０８】
次に図１９（ｈ）に示すように、溝４５の底部のシリコン基板３１の表面を熱酸化して、シリコン基板３１の表面にゲート絶縁膜３５を形成する。上記熱酸化は、例えば９００℃、酸素とＨＣｌとの混合ガス雰囲気中で行う。このとき、酸化剤のごく一部がシリコン基板３１中を拡散し、空洞４０の内面も同時に酸化される。その結果、空洞３９の内面にも熱酸化膜４１が形成される。
【０１０９】
次に図１９（ｉ）に示すように、溝４５の内部にゲート電極３６を形成する。このようなゲート電極３６は、多結晶シリコン膜、多結晶シリコン膜と金属シリサイド膜との積層膜、または金属膜を溝４５の内部を充填するように全面に堆積した後、溝４５の外部の不要な膜をＣＭＰにより除去することで形成できる。
【０１１０】
ここで、ゲート電極３６の端部は溝４５の側壁と接し、溝４５の側壁の下には空洞４０が位置する。したがって、ゲート電極３６はその端部が空洞４０上に位置するように形成され、ゲート電極３６と空洞４０との位置ずれは生じない。また、空洞４０の深さは溝４８の深さを適切に選ぶことで最適にでき、空洞４０の大きさはシリコン酸化膜４６の膜厚を適切に選ぶことで最適にできる。
【０１１１】
次に図２０（ｊ）に示すように、シリコン窒化膜４３、シリコン酸化膜４２を除去する。シリコン窒化膜４３は加熱Ｈ3 ＰＯ4 溶液を用いて除去する。次に同図（ｊ）に示すように、ゲート電極３６をマスクにしてシリコン基板３１に不純物イオンを注入した後、上記不純物イオンを活性化するためのアニールを行って、ソース拡散層３８ａおよびドレイン拡散層３９ａを形成する。
【０１１２】
最後に、図２０（ｋ）に示すように、ゲート側壁絶縁膜３７を形成し、このゲート側壁絶縁膜３７とゲート電極３６をマスクにしてシリコン基板３１に不純物イオンを注入した後、上記不純物イオンを活性化するためのアニールを行って、ソース拡散層３７ｂおよびドレイン拡散層３８ｂを形成して、図１６に示したＭＯＳトランジスタが完成する。
【０１１３】
なお、図２０（ｊ）の工程のアニールを省略し、図２０（ｋ）の工程のアニールで不純物イオンの活性化をまとめて行っても良い。
【０１１４】
（第５の実施形態）
図２１は、本発明の第５の実施形態に係るＭＯＳトランジスタの平面図および断面図であって、同図（ａ）は平面図、同図（ｂ）は同平面図の矢視Ｌ−Ｌ’断面図、同図（ｃ）は同平面図の矢視Ｗ−Ｗ’断面図をそれぞれ示している。
【０１１５】
本実施形態が第１の実施形態と異なる点は、空洞４０ａの形状およびその位置である。空洞４０ａの形状は円筒形であり、空洞ａの両端面（円筒の上面および下面）はそれぞれ素子分離絶縁膜としてのシリコン酸化膜３４に接している。空洞４０ａのゲート幅方向の断面は、図２１（ｃ）に示すように、ゲート絶縁膜３５と空洞４０ａとの間の距離Ｘが一定となっている。
【０１１６】
従来のゲート長が０．２μｍ以下の微細なＭＯＳトランジスタでは、図２２に示すように、ゲート電極３６の電位の影響が小さい領域（ゲート電極３６から離れた領域）においては空乏層４９同士が接触するため、本来ドレイン電流５０ａが流れるべきゲート絶縁膜３５の近傍だけではなく、ゲート絶縁膜３５から遠く離れた場所においてもドレイン電流５０ｂが流れてしまう。このドレイン電流５０ｂはゲート電圧に依存しない電流であり、短チャネル効果の原因となる。
【０１１７】
空乏層４９の広がりを抑制するために、ソース拡散層、ドレイン拡散層の不純物濃度を上げるという手法がある。しかし、ゲート長が０．２μｍ以下の微細な素子では、ソース拡散層、ドレイン拡散層の不純物濃度が１×１０18ｃｍ-3に近づいてきており、不純物濃度をこれ以上高くすると他の問題を引き起こす。例えばソース拡散層、ドレイン拡散層における接合リーク電流の増加や、接合容量の増加という問題を引き起こす。
【０１１８】
しかし、本実施形態によれば、ゲート電圧に依存しないドレイン電流の経路が空洞４０ａによって分断されるため、ソース・ドレイン間にゲート電圧に依存しないドレイン電流は流れなくなる。その結果、ソース拡散層、ドレイン拡散層の不純物濃度を高くしなくても、図２３に示すように、従来の空洞４０ａの無いＭＯＳトランジスタに比べて、短チャネル効果（ＳＣＥ：Short Channel Effect）は抑制される。
【０１１９】
ここで、本発明者らの研究によれば、空洞４０ａによる短チャネル効果の抑制効果は、空洞４０ａの位置によって変化することが分かった。以下、そのことについて説明する。
【０１２０】
図２４は、ＬＤＤ構造で空洞４０ａを有するＭＯＳトランジスタについてのゲート長Ｌｇとしきい値電圧Ｖthとの関係を示す特性図である。ある短いゲート長Ｌｇにおける短チャネル効果による素子特性の劣化の程度は、長チャネル（ゲート長Ｌｇ＞＞１μｍ）のときのしきい値電圧ＶthL とゲート長Ｌｇ０のときのしきい値電圧Ｖth0 との差ΔＶth（＝ＶthL−Ｖth0 ）で表すことができる。ΔＶthが大きいほど短チャネル効果による素子特性の劣化の程度は大きいことになる。
【０１２１】
図２５は、このしきい値電圧の低下量ΔＶthとゲート長Ｌｇと空洞・ゲート絶縁膜間距離Ｘとの関係を示す特性図である。図から、空洞・ゲート絶縁膜間距離Ｘが短いほど、すなわち、空洞４０ａがゲート絶縁膜３５に近いほど、空洞４０ａによる短チャネル効果の抑制効果が大きいことが分かる。
【０１２２】
しかし、空洞４０ａがゲート絶縁膜３５に近ければ近い程良いというわけではない。何故なら、図２３に示すように、空洞４０ａは素子の駆動力を低下させる作用も持っているからである。
【０１２３】
図２６は、Ｉｄsat（空洞有り）／Ｉｄsat（空洞無し）と空洞・ゲート絶縁膜間距離Ｘとの関係を示す特性図である。図から、駆動力低下の傾向は、空洞・ゲート絶縁膜間距離Ｘがゲート長Ｌｇの０．１倍の距離よりも短くなると、急激に大きくなる。
【０１２４】
したがって、０．１Ｌｇ＜Ｘに設定することによって、駆動力の低下を招くことなく、短チャネル効果を効果的に抑制できる。なお、空洞・ゲート絶縁膜間距離Ｘの上限は例えばＬｇである。
【０１２５】
また、本発明者らの研究によれば、図２７に示すように、空洞・ゲート絶縁膜間距離Ｘによって、しきい値電圧Ｖthを制御できることが分かった。すなわち、空洞・ゲート絶縁膜間距離Ｘを短くすることによって、しきい値電圧を下げられることが明らかになった。
【０１２６】
このような現象を利用することによって、ゲート長が０．２μｍ以下の微細なＭＯＳトランジスタのゲート電極を、金属によって形成する場合に、しきい値電圧を低く調整することが困難であるという従来の問題を解決することが可能になる。
【０１２７】
図２８は、本実施形態のＭＯＳトランジスタの形成方法を示す工程断面図である。これは図２１の矢視Ａ−Ａ’方向の断面を示している。
【０１２８】
まず、図２８（ａ）に示すように、シリコン基板３１の表面に溝４５を形成する。溝４５の平面パターンは、長辺がチャネル幅方向に延びた長方形である。
【０１２９】
次に図２８（ｂ）に示すように、第１の実施形態と同様に、減圧下の非酸化性雰囲気、例えば１０Ｔｏｒｒ、１０００℃の１００％水素雰囲気中で高温アニールを行うことによって、溝４５の開口部を閉ざして、シリコン基板３１中に空洞４０ａを形成する。本実施形態の場合、空洞４０ａの形状は円筒形となる。
【０１３０】
次に図２８（ｃ）に示すように、シリコン基板３１の表面に素子分離溝３２を形成し、その内部を素子分離絶縁膜としてのシリコン酸化膜３４で充填する。このとき、空洞４０ａの両端（円筒の上面および下面）を切り落とすように、素子分離溝３２を形成し、残った空洞４０ａの両端がシリコン酸化膜３４と接するようにする。この段階の平面図を図２９（ａ）に示し、同平面図のＷ−Ｗ’断面図を図２９（ｂ）に示す。
【０１３１】
次に図２８（ｄ）に示すように、基板表面を酸化してゲート絶縁膜３５を形成した後、ゲート絶縁膜３５上に多結晶シリコン膜を堆積し、この多結晶シリコン膜をパタ−ニングしてゲート電極３６を形成する。多結晶シリコン膜のパタ−ニングは、ゲート電極３６が空洞４０ａの直上に位置するように行う。このようなパターニングは、例えば図１１や図１２に示した合わせ方法を利用することで可能となる。
【０１３２】
この後は、第４の実施形態と同様に、ゲート側壁絶縁膜３７、ソース拡散層３８、ドレイン拡散層３９を形成して、図２１に示したＬＤＤ構造のＭＯＳトランジスタが完成する。
【０１３３】
（第６の実施形態）
図３０は、本発明の第６の実施形態に係るＭＯＳトランジスタを示す断面図である。同図（ａ）は図２１（ｂ）に相当する断面図、同図（ｂ）は図２１（ｃ）に相当する断面図である。
【０１３４】
本実施形態が第５の実施形態と異なる点は、ゲート幅方向については、空洞４０ｂとゲート絶縁膜３５との間の距離（空洞・ゲート絶縁膜間距離Ｘ’）が周期的に変化していることにある。このように空洞・ゲート絶縁膜間距離Ｘ’が周期的に変化していても、第５の実施形態と同様に、短チャネル効果を効果的に抑制できるようになる。
【０１３５】
本実施形態の場合、空洞・ゲート絶縁膜間距離Ｘ’の最大値Ｘ’max および最小値Ｘ’min がともに０．１Ｌｇよりも大きな値に設定されていることが好ましい。また、Ｘ’max 、Ｘ’min の上限は第５の実施形態と同様に例えばＬG である。
【０１３６】
このようなＭＯＳトランジスタを形成するには、第５の実施形態の図２８（ａ）の工程で、一つの溝４５を形成する代わりに、図３１（ａ）に示すように、ゲート幅方向に沿って、複数の溝４５ｂを形成する。これらの溝４５ｂの平面パターン（開口パターン）は正方形、長方形、または円形でも良い。また、溝４５ｂの間隔は短くする。
【０１３７】
次に図３１（ｂ）に示すように、減圧下の非酸化性雰囲気で高温アニールを行うことによって、球を連ねた形状の空洞４０ｂを形成する。このような形状となる理由は、高温アニールによって、各溝４５ｂがその開口部を閉ざして球形の空洞となり、さらに溝４５ｂの間隔が短いので隣り合った球形の空洞同士が結合するからである。
【０１３８】
この後の工程は、第５の実施形態の図２８（ｃ）の工程以降と同じである。ただし、本実施形態の場合には、球を重ねた形状の空洞４０ｂの両端を切り落とすように、素子分離溝３２を形成し、残った空洞４０ｂの両端がシリコン酸化膜３４と接するようにする。
【０１３９】
（第７の実施形態）
図３２は、本発明の第７の実施形態に係るＭＯＳトランジスタの平面図および断面図であって、同図（ａ）は平面図、同図（ｂ）は同平面図の矢視Ｌ−Ｌ’断面図、同図（ｃ）は同平面図の矢視Ｗ−Ｗ断面図をそれぞれ示している。
【０１４０】
図中、５１はシリコン基板を示しており、このシリコン基板５１の表面には溝５２が形成されている。この溝５２が形成された領域は通常通りに素子分離領域として用いられるとともに、バックゲート領域としても用いられる。溝５２の内面は熱酸化膜５３で被覆されている。溝５２の内部は多結晶シリコン膜５４を介してシリコン酸化膜５５で埋め込まれている。
【０１４１】
ＭＯＳトランジスタ領域５６のシリコン基板５１上には、第１のゲート絶縁膜５７を介してゲート電極５８が形成されている。ゲート電極５８は、多結晶シリコン膜、多結晶シリコン膜と金属シリサイド膜との積層膜、または金属膜で構成されたものである。ゲート電極５８の側壁にはゲート側壁絶縁膜５９が形成されている。また、シリコン基板５１の表面には、ＬＤＤ構造のソース拡散層６０およびドレイン拡散層６１が形成されている。
【０１４２】
ＭＯＳトランジスタのチャネル領域下のシリコン基板５１の内部には、チャネル幅方向に延びた円筒状のバックゲート電極５４BGが埋め込まれている。バックゲート電極５４BGと多結晶シリコン膜５４は同じ工程で作られた同一の多結晶シリコン膜である。
【０１４３】
ＭＯＳトランジスタ領域５６においては、バックゲート電極５４BGとシリコン基板５１との界面には第２のゲート絶縁膜５３G が形成されている。第２のゲート絶縁膜５３G と熱酸化膜５３とは同じ工程で作られた同一の熱酸化膜である。
【０１４４】
ＭＯＳトランジスタ上には層間絶縁膜６２が堆積され、この層間絶縁膜６２上には金属配線６３〜６６が形成され、これらの金属配線６３〜６６は接続孔６７〜７０を介してそれぞれソース拡散層６０、ドレイン拡散層６１、バックゲート電極５４BG、ゲート電極５８と電気的に接続している。
【０１４５】
本実施形態によれば、バックゲート電極５４BGに適当な電圧を印加することによって、チャネル領域における空乏眉の広がりを抑制することができるようになり、トランジスタのＯＮ／ＯＦＦ特性が向上する。したがって、本実施形態によれば、集積回路のさらなる高遠化、高集積化のためにＭＯＳトランジスタの微細化を進めても、短チャネル効果を効果的に抑制することが可能となる。
【０１４６】
また、本実施形態によれば、ＳＯＩ基板を用いてパックゲート電極を作り込む場合と異なり、シリコン基板５１のＭＯＳトランジスタの形成されている領域が、シリコン基板５１の他の部分と絶縁されていない。そのため、基板浮遊効果等の問題が生じず、安定な素子動作が得られる。また、高価な基板であるＳＯＩ基板を用いずに済むので、当然コストの増加の問題はない。
【０１４７】
次に本実施形態のＭＯＳトランジスタの製造方法について説明する。図３３〜図３６は、その形成方法を示す工程断面図である。各図の左側はチャネル長方向に平行な断面図、右側はチャネル幅方向に平行な断面図を示している。
【０１４８】
まず、図３３（ａ）に示すように、シリコン基板５１上に酸化膜７１を形成する。
【０１４９】
次に図３３（ｂ）に示すように、酸化膜７１上にフォトレジストパターン７２を形成した後、このフォトレジストパターン７２をマスクに用いたＲＩＥ等の異方性エッチングによって酸化膜７１、シリコン基板５１をパターニングして、シリコン基板５１に溝７３を形成する。この後、フォトレジストパターン７２を灰化して剥離する。
【０１５０】
次に図３３（ｃ）に示すように、減圧下の非酸化性雰囲気、例えば１０Ｔｏｒｒ，１０００℃の１００％水素雰囲気中にて高温アニールを行なうことにより、溝７３の開口部を閉ざしてシリコン基板５１中に空洞７４を形成する。
【０１５１】
次に図３３（ｄ）に示すように、希ＨＦ溶液を用いて酸化膜７１を除去した後、再度減圧下の非酸化性雰囲気、例えば１０Ｔｏｒｒ，１０００℃の１００％水素雰囲気中にて高温アニールを行なうことにより、シリコン基板５１の表面を平坦化する。
【０１５２】
次に図３４（ｅ）に示すように、シリコン基板５１の表面を熱酸化して熱酸化膜７５を形成した後、ＣＶＤ法を用いて熱酸化膜７５上にシリコン窒化膜７６を形成する
次に図３４（ｆ）に示すように、シリコン窒化膜７６上にフォトレジストパターン７７を形成した後、このフォトレジストパターン７７をマスクにしてシリコン窒化膜７６、熱酸化膜７５、シリコン基板５１を異方性エッチングすることによって、溝５２を形成する。このとき、シリコン基板５１内に形成された空洞７４のチャネル幅方向の端部と溝５２と繋がるようにする。この後、フォトレジストパターン７７を灰化して剥離する。
【０１５３】
次に図３４（ｇ）に示すように、９５０℃、ＨＣｌ／０2 雰囲気中で溝５２の表面を熱酸化して熱酸化膜５３を形成する。このとき、空洞７４の内面も同時に酸化されるので、空洞７４の内面には第２のゲート絶縁膜５３G が形成される。
【０１５４】
次に図３４（ｈ）に示すように、ＬＰＣＶＤ法を用いてバックゲート電極５４BGおよび多結晶シリコン膜５４としての不純物を添加した多結晶シリコン膜を空洞７４および溝５２の内部を埋め込むように全面に堆積した後、バックゲート電極５４BGおよび多結晶シリコン膜５４として不要な多結晶シリコン膜を除去する。この多結晶シリコン膜の除去は、例えばＣＭＰと異方性エッチングとを組み合わせたエッチバックによって行う。
【０１５５】
次に図３５（ｉ）に示すように、ＣＶＤ法を用いてシリコン酸化膜５５を全面に堆積した後、ＣＭＰ法を用いてシリコン窒化膜７６の表面が露出するまでシリコン酸化膜５５を研磨することによって、溝５２の内部をシリコン酸化膜５５で埋め込む。
【０１５６】
次に図３５（ｊ）に示すように、熱したＨ3 Ｐ０3 溶液を用いてシリコン窒化膜７６を除去する。この際に、溝５２の上部のシリコン酸化膜５５および熱酸化膜５３が多少除去され、溝５２の上部エッジ部のシリコン基板５１の表面が露出する。
【０１５７】
次に図３５（ｋ）に示すように、露出したシリコン基板５１の表面を酸化することによって、例えば厚さ１Ｏｎｍの熱酸化膜７８を形成した後、しきい値電圧の調整を行なうために、熱酸化膜７８を介してシリコン基板５１中に、適宜必要なｐ型あるいはｎ型不純物をイオン注入法で導入する。
【０１５８】
次に図３５（ｌ）に示すように、希ＨＦ溶液を用いて熱酸化膜７８を除去した後、例えば９００℃，ＨＣｌ／０2 雰囲気中で露出している基板表面を熱酸化することによって第１のゲート絶縁膜５７を形成する。
【０１５９】
このとき、第１のゲート絶縁膜５７は、ＭＯＳトランジスタ形成領域上だけでなく、溝５２の上部エッジ部上にも形成されるので、シリコンの露出面は無くなる。
【０１６０】
この後は、周知のＭＯＳトランジスタのプロセスと同じであり、まず、図３６（ｍ）に示すように、ゲート電極５８となる多結晶シリコン膜を全面に形成した後、この多結晶シリコン膜をパターニングしてゲート電極５８を形成する。
【０１６１】
ここでは、ゲート電極５８の構造として、ポリシリコンゲート構造を採用したが、その他に多結晶シリコン膜／メタル膜の積層膜からなるポリメタルゲート構造、メタルゲート構造などの他の構造を採用しても良い。
【０１６２】
次に図３６（ｎ）に示すように、ゲート側壁絶縁膜５９、ＬＤＤ構造のソース拡散層６０およびドレイン拡散層６１を形成する。
【０１６３】
最後に、層間絶縁膜６２を全面に堆積し、リソグラフィーおよび異方性エッチング用いて層間絶縁膜６２に接続孔６７〜７０を開口し、配線６３〜６６を形成して、図３２に示したＭＯＳトランジスタが完成する。
【０１６４】
（第８の実施形態）
本実施形態では、以上述べてきたＭＯＳトランジスタの空洞の形成方法の改良について説明する。シリコン基板内に空洞を形成するためには、高温、長時間の熱処理が必要になる。また、空洞となる溝のアスペクト比が３程度と小さいと、熱処理によって基板表面を平坦にすることはできるが、空洞を形成することは困難になる。
【０１６５】
本実施形態では、以上述べた不都合を解消した空洞の形成方法について説明する。本実施形態の空洞形成方法は、第１〜第７の実施形態のＭＯＳトランジスタのいずれにも適用可能である。
【０１６６】
まず、図３７（ａ）に示すように、シリコン基板８１上にマスクパターン８２を形成し、このマスクパターン８２をマスクに用いたＲＩＥ等の異方性エッチングによってシリコン基板８１をパターニングして、溝８３を形成する。
【０１６７】
ここで、マスクパターン８２は、例えば、フォトレジストを用いてシリコン酸化膜をパターニングして形成したものである。また、溝８３のサイズは、開口径が０．４μｍ、深さが１．２μｍである。
【０１６８】
次に図３７（ｂ）に示すように、マスクパターン８２を除去し、シリコン基板８１の表面の自然酸化膜を除去した後、エピタキシャル成長法によって厚さ５０ｎｍ、Ｇｅ含有率１５％のエピタキシャルＳｉＧｅ膜８４を全面に形成する。この結果、溝８３の内面はＳｉＧｅで形成されることになる。
【０１６９】
最後に、図３７（ｃ）に示すように、１０００℃、１０Ｔｏｒｒの１００％水素雰囲気中にて熱処理を１０分間行うことで、シリコン基板８１内に空洞８５を形成する。このとき、エピタキシャルＳｉＧｅ膜８４中のＧｅはシリコン基板８１中に拡散し、エピタキシャルＳｉＧｅ膜８４は消滅する。ここでは、１１００℃の熱処理を行ったが、９５０℃の熱処理でも良い。すなわち、Ｇｅの無い純シリコンの基板の場合よりも低い温度の熱処理でも、空洞８５を形成することが可能となる。
【０１７０】
また、本発明者らは、エピタキシャルＳｉＧｅ膜８４を形成しないことは除いて上記方法と同じ方法で、空洞８５の形成を試みてみたが、シリコン基板５１の表面は平坦になったが、空洞８５は形成されなかった。
【０１７１】
以上の結果から、同じアスペクト比の溝８３を有するシリコン基板８１に同条件の熱処理を施して、シリコン基板８１上にエピタキシャルＳｉＧｅ膜８４が堆積した場合には空洞８５を形成でき、一方、シリコン基板８１上にエピタキシャルＳｉＧｅ膜８４を堆積しなかった場合には空洞８５を形成できないことが明らかになった。
【０１７２】
溝８３の内面をシリコンよりも融点の低いＳｉＧｅで形成すると、アスペクト比３という形状の溝８３をシリコン基板８１に形成しても、シリコン基板８１内に空洞８５を形成できるのは、より低温で溝８３の内面表面でマイグレーションが生じるからだと考えられる。
【０１７３】
図３８に内壁にエピタキシャルＳｉＧｅ膜が形成されていないトレンチの熱処理前後の顕微鏡写真を示す。また、図３９に内壁にエピタキシャルＳｉＧｅ膜が形成されたトレンチの熱処理前後の顕微鏡写真を示す。各図（ａ）は熱処理前、各図（ｂ）は熱処理後を示している。エピタキシャルＳｉＧｅ膜の膜厚は２００ｎｍ、熱処理温度は１１００℃、圧力は３８０Ｔｏｒｒ、熱処理時間は１０分である。これらの図から、内壁にエピタキシャルＳｉＧｅ膜を形成した場合には、熱処理によってトレンチの形状が大きく変形することが分かる。
【０１７４】
図４０に、ＳｉＧｅの融点のＳｉ濃度の依存性を示す。図から、ＳｉＧｅの融点はＳｉの融点とＧｅの融点との問でＧｅを多く含むほど融点が下がることが分かる。
【０１７５】
したがって、Ｇｅ含有率が１５％のエピタキシャルＳｉＧｅ膜８４を用いる代わりに、より多くＧｅを含むエピタキシャルＳｉＧｅ膜、またはＧｅエピタキシャル膜を用いても、エピタキシャルＳｉＧｅ膜８４を用いたのと同様の効果が得られる。
【０１７６】
ただし、溝を確実に変形させて空洞を形成するためには、Ｇｅ含有率は４０％以下が好ましい。溝を変形させて内面が滑らか形状の空洞を形成するためには、２０％以下が好ましく、１０％以下がより好ましい。
【０１７７】
以上説明したように、本実施形態によれば、融点の低いエピタキシャルＳｉＧｅ膜８４を利用することで、より低温短時間で溝８３を変形させることができ、容易に空洞８５を形成することができる。また、アスペクト比が３と小さな溝８３を用いてもシリコン基板８１内に空洞８５を形成することができる。また、本発明者らは、アスペクト比が１とより小さな溝を用いても、シリコン基板内に空洞を形成することができることを確認した。
【０１７８】
（第９の実施形態）
本実施形態でも、以上述べてきたＭＯＳトランジスタの空洞の形成方法の改良について説明する。
【０１７９】
空洞上の基板表面は、素子を形成する領域なので平坦である必要がある。空洞上の素子領域を平坦にする方法の１つとして、空洞形成後に高温・非酸化性雰囲気中にてシリコン基板を熱処理することが考えられる。
【０１８０】
しかし、この方法では、熱処理条件によっては、空洞の変形、縮小または消失が生じ、その結果として空洞による短チャネル効果の抑制などの効果が得られなくなる可能性がある。
【０１８１】
本実施形態では、以上述べた不都合を解消した空洞の形成方法について説明する。本実施形態の空洞形成方法は、第１〜第７の実施形態のＭＯＳトランジスタのいずれにも適用可能である。
【０１８２】
まず、図４１（ａ）に示すように、第８の実施形態と同様に、シリコン基板９１上にマスクパターン９２を形成し、このマスクパターン９２をマスクに用いた異方性エッチングによってシリコン基板９１をパターニングして、溝９３を形成する。
【０１８３】
次に図４１（ｂ）に示すように、減圧下の非酸化性雰囲気、例えば１１００℃、１０Ｔｏｒｒの１００％水素雰囲気中にて高温熱処理を１０分間行うことにより、溝９３の開口部を閉ざして空洞９４を形成する。このとき、空洞９４上のシリコン基板９１の表面には窪み９５が生じ、表面は平坦でなくなる。この後、マスクパターン９２を例えば弗化水素水溶液を用いて除去する。
【０１８４】
次に図４１（ｃ）に示すように、酸化性雰囲気、例えば１１００℃の乾燥酸素雰囲気中にて酸化処理を１時間行うことにより、シリコン基板９１の表面および空洞９４の内面にシリコン酸化膜９６を形成する。空洞９４の内面に形成されたシリコン酸化膜９６は、その後の熱工程での空洞９４の変形、縮小および消滅を防ぐ役割を持っている。
【０１８５】
最後に、図４１（ｄ）に示すように、弗化水素水溶液を用いてシリコン基板９１の表面のシリコン酸化膜９６を除去した後、高温、非酸化性雰囲気での熱処理によって、空洞９４の形成時に生じた窪み９５を消滅させ、基板表面を平坦化する。このとき、空洞９４の変形、縮小および消失のいずれも生じない。
【０１８６】
以上説明したように、本実施形態によれば、空洞９４の形成時に生じた窪み９５を消滅させるための熱処理を行う前に、空洞９４の内面にシリコン酸化膜９６を形成することによって、空洞９４の変形、縮小および消失を招かずに、基板表面を平坦にできるようになる。
【０１８７】
（第１０の実施形態）
図４２は、本発明の第１０の実施形態に係るＭＯＳトランジスタの空洞の形成方法を示す工程断面図である。なお、図３７と対応する部分には図３７と同一符号を付してある。
【０１８８】
まず、図４２（ａ）に示すように、シリコン基板８１上にマスクパターン８２を形成し、第９の実施形態と同様に、マスクパターン８２をマスクに用いた異方性エッチングによってシリコン基板８１をパターニングして、溝８３を形成する。溝８３の開口径は０．４μｍ、深さは１．２μｍである。
【０１８９】
次に図４２（ｂ）に示すように、溝８３の内面に形成された自然酸化膜（不図示）を除去した後、エピタキシャル成長法によって、溝８３の内面にエピタキシャルＳｉＧｅ膜８４を選択的に形成する。この後、マスクパターン８２を除去する。
【０１９０】
最後に、図４２（ｃ）に示すように、１０００℃、１０Ｔｏｒｒの１００％水素雰囲気中にて高温熱処理を１０分間行うことにより、空洞８５を形成する。
【０１９１】
以上述べたように、本実施形態によれば、溝８５以外の領域の基板表面をマスクパターン８２で覆った状態で、ＳｉＧｅのエピタキシャル成長を行うことによって、シリコン基板８１の上面の平坦性を失うことなく、シリコン基板８１中に空洞８５を形成することができる。
【０１９２】
なお、図４２（ｃ）の工程の後に、図４２（ｄ）に示すように、基板表面にエピタキシャルＳｉ膜８６を形成しても良い。このエピタキシャルＳｉ膜８６は実質的にＧｅは含んでいない。そのため、エピタキシャル膜８６を用いてトランジスタを形成すれば、チャネル界面でのＧｅの影響を考慮する必要が無くなるので、トランジスタの設計が容易となる。
【０１９３】
次に図４３を用いてＳｉＧｅ膜８４の流動現象について説明する。
【０１９４】
まず、図４３（ａ）に示すように、溝８３の内面にＳｉＧｅ膜８４を選択的に形成した。溝８５の直径は１．６μｍ、深さは６μｍである。ＳｉＧｅ膜８４のＧｅ含有率は１５％、膜厚は１００ｎｍである。
【０１９５】
次に１１００℃、１Ｔｏｒｒの１００％水素雰囲気中にて熱処理を行った。その結果、図４３（ｂ）に示すように、シリコン基板８１よりも融点の低いＳｉＧｅ膜８４が先に流動した。その結果、溝８３の形状が大きく変わった。
【０１９６】
その後、溝８３の下部のシリコン基板８１が、表面エネルギーの小さいな形状（この場合は球）に変形しようとする駆動力によって、溝８３の側面および底面の部分のシリコン基板８１およびＳｉＧｅ膜８４が大きく変形し、その結果としてシリコン基板８１内には図４３（ｃ）に示すような空洞８５が形成された。
【０１９７】
図４３（ｃ）には、もとの直径１．６μｍの溝８が点線で示されている。図４３（ｃ）から空洞８５が形成される際にはシリコンも大きく流動することが分かる。
【０１９８】
図４４は、ＳｉＧｅ膜を形成せずに溝を有するシリコン基板８１に熱処理を施した後の上記溝の形状を示す断面図である。図中、８３は熱処理前の溝、８３ａは熱処理後の溝を示している。溝８３の寸法および熱処理条件は図４１の場合と同じである。
【０１９９】
図から、同じ条件の熱処理でも溝は変形するが、空洞は形成されないことが分かる。これは同じ条件の熱処理でも、溝の形状が異なることによって、シリコンの流動のしやすさが異なるからであると考えられる。
【０２００】
図４３の場合には、ＳｉＧｅ膜８４の流動によって溝８３の形状が大きく変化するが、図４４の場合には、ＳｉＧｅ膜８４が無いので溝８３の形状がほとんど変化しない。溝の形状の変化が大きいとシリコン基板が変形しようとする駆動力も大きくなり、シリコンの流動は起こり易くなる。
【０２０１】
したがって、図４３の場合には大きな駆動力が得られて空洞を形成でき、図４４の場合には小さな駆動力しか得られないので空洞は形成できないと考えられる。以上のことから、空洞を容易に形成するためにはＳｉＧｅ膜の膜厚を厚くして溝の変形を大きくすることが好ましいといえる。
【０２０２】
次にシリコン基板に形成した空洞を原子間顕微鏡（ＡＦＭ）で詳細に調べた結果について説明する。
【０２０３】
ここでは、シリコン基板に溝を形成した後、１１００℃、１０Ｔｏｒｒの水素雰囲気中で１０分間熱処理することによって空洞を形成した。このように高温・非酸化雰囲気中での熱処理により、シリコン基板の表面の自然酸化膜が除去され、シリコンがむき出しになると、シリコン基板の表面エネルギーが最小になるようにシリコン原子がシリコン基板の表面を拡散する。その結果、シリコン基板内に空洞が形成される。
【０２０４】
図４５に、このようにして形成された空洞をＡＦＭによって分析した結果である顕微鏡写真を示す。図から空洞の内面は多面体で形成されていることが分かる。さらに、多面体を構成する面の面方位がシリコン基板の主面である（１００）面となす角度を調べたことによって以下のことが分かった。すなわち、多面体を構成する面は、｛１００｝面群、｛１１０｝面群、｛１１１｝面群、｛３１１｝面群、｛５３１｝面群、｛５４１｝面群から構成されていることが明らかになった。これらの面群は表面エネルギーが低いことから、上記空洞は熱的に安定であるといえる。また、上記空洞を第７の実施形態のようにバックゲート構造に利用した場合には、バックゲート電極５４BGとゲート絶縁膜５３Gとの界面準位が少なくなり、優れた電気特性が得られる。
【０２０５】
なお、本発明は、上記実施形態に限定されるものではない。例えば、上記実施形態では、ＭＯＳトランジスタの場合について説明したが、これに限らず他の電界効果トランジスタ、例えばＭＥＳＦＥＴ等にも本発明は適用可能である。さらに２重ゲート構造（例えば浮遊ゲート／制御ゲート）のＭＯＳトランジスタであっても良い。
【０２０６】
また、上記実施形態では、ＭＯＳトランジスタ形成領域下に空気で満たされた領域（空洞）、絶縁膜（固体）で満たされた領域を形成することによって、ソースとドレインからの空乏層の延びを停止させ、もって短チャネル効果を抑制したが、ＭＯＳトランジスタ形成領域下に液体で満たされた領域を形成することによって短チャネル効果を抑制しても良い。
【０２０７】
また、空洞や絶縁膜の代わりに、半導体基板の構成材料よりもバンドギャップの大きな半導体材料からなる半導体層を形成することによって、空乏層の延びを停止させることも可能である。
【０２０８】
この場合、例えば基板表面に溝を形成し、この溝の底部に上記バンドがギャップの大きい半導体層を形成し、その上に半導体基板の構成元素からなる半導体層を形成して溝を埋め込むと良い。また、使用する半導体材料は、素子寸法や電源電圧等の装置仕様等を考慮して選ぶ。
【０２０９】
また、上記実施形態で説明したＭＯＳトランジスタは、例えばＤＲＡＭのメモリセルに用いられるものである。また、本発明を２重ゲート構造のＭＯＳトランジスタに適用した場合には、同ＭＯＳトランジスタは例えばＥＥＰＲＯＭのメモリセルに用いられるものである。
【０２１０】
また、上記実施形態で説明したＭＯＳトランジスタのチャネルタイプは、ｎチャネルでもｐチャネルも良く、ｎチャネルの場合にはＡｓ等のｎ型不純物をシリコン基板にイオン注入して、ｎ型ソース拡散層およびｎ型ドレイン拡散層を形成する。ゲート電極が多結晶シリコン膜で形成されている場合には、多結晶シリコン膜にもｎ型不純物が導入される。
【０２１１】
また、上記実施形態で説明したＭＯＳトランジスタは、シリコン基板の表面に形成したウェル層に作成しても良い。例えば、ＣＭＯＳの場合には、ｎチャネルおよびｐチャネルＭＯＳトランジスタの少なくとも一方が、ウェル層に形成されることになる。
【０２１２】
また、基板はシリコン基板以外の他の基板でも良く、例えばＳｉＧｅ基板でも良い。また、部分空乏のＭＯＳトランジスタを作成する場合であれば、ＳＯＩ基板でも良い。ただし、この場合には、ＳＯＩ基板に起因するコストアップ等の課題は残る。
【０２１３】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
【図面の簡単な説明】
【０２１４】
【図１】本発明の第１の実施形態に係るＭＯＳトランジスタを示す平面図および断面図
【図２】図１のＭＯＳトランジスタの形成方法の前半を示す工程断面図
【図３】図１のＭＯＳトランジスタの形成方法の中半を示す工程断面図
【図４】図１のＭＯＳトランジスタの形成方法の後半を示す工程断面図
【図５】溝のアスペクト比の違いによる空洞のできかたの違いを示す断面図
【図６】空洞の形状、サイズの制御方法を説明するための工程断面図
【図７】棒状の空洞の形成方法を説明するための平面図および断面図
【図８】図６に示した空洞を用いたＭＯＳトランジスタを示す平面図および断面図
【図９】図１のＭＯＳトランジスタの変形例を示す平面図および断面図
【図１０】図９のＭＯＳトランジスタの形成方法を示す工程断面図
【図１１】空洞の位置合わせ方法を説明するための工程断面図
【図１２】空洞の他の位置合わせ方法を説明するための工程断面図
【図１３】本発明の第２の実施形態に係るＭＯＳトランジスタを示す平面図および断面図
【図１４】同ＭＯＳトランジスタの形成方法を示す工程断面図
【図１５】本発明の第３の実施形態に係るＭＯＳトランジスタの形成方法を示す工程断面図
【図１６】本発明の第４の実施形態に係るＭＯＳトランジスタを示す平面図および断面図
【図１７】同ＭＯＳトランジスタの形成方法を示す工程断面図
【図１８】図１７に続く同ＭＯＳトランジスタの形成方法を示す工程断面図
【図１９】図１８に続く同ＭＯＳトランジスタの形成方法を示す工程断面図
【図２０】図１９に続く同ＭＯＳトランジスタの形成方法を示す工程断面図
【図２１】本発明の第５の実施形態に係るＭＯＳトランジスタを示す平面図および断面図
【図２２】従来のゲート長が０．２μｍ以下の微細なＭＯＳトランジスタの問題点を説明するための断面図
【図２３】図２１のＭＯＳトランジスタの効果を説明するためのＶｇ−Ｉｄ特性図
【図２４】ＬＤＤ構造で空洞を有するＭＯＳトランジスタについてのゲート長Ｌｇとしきい値電圧との関係を示す特性図
【図２５】同ＭＯＳトランジスタについてのしきい値電圧の低下量とゲート長と空洞・ゲート絶縁膜間距離との関係を示す特性図
【図２６】Ｉｄsat（空洞有り）／Ｉｄsat（空洞無し）と空洞・ゲート絶縁膜間距離との関係を示す特性図
【図２７】空洞・ゲート絶縁膜間距離としきい値電圧との関係を示す特性図
【図２８】図２１のＭＯＳトランジスタの形成方法を示す工程断面図
【図２９】同ＭＯＳトランジスタの形成途中の平面図および断面図
【図３０】本発明の第６の実施形態に係るＭＯＳトランジスタを示す断面図
【図３１】同ＭＯＳトランジスタの形成方法を示す工程断面図
【図３２】本発明の第７の実施形態に係るＭＯＳトランジスタを示す平面図および断面図
【図３３】同ＭＯＳトランジスタの形成方法を示す工程断面図
【図３４】図３３に続く同ＭＯＳトランジスタの形成方法を示す工程断面図
【図３５】図３４に続く同ＭＯＳトランジスタの形成方法を示す工程断面図
【図３６】図３５に続く同ＭＯＳトランジスタの形成方法を示す工程断面図
【図３７】本発明の第８の実施形態に係るＭＯＳトランジスタの空洞の形成方法を示す工程断面図
【図３８】内壁にエピタキシャルＳｉＧｅ膜が形成されていないトレンチの熱処理前後の形状を示す顕微鏡写真
【図３９】内壁にエピタキシャルＳｉＧｅ膜が形成されたトレンチの熱処理前後の形状を示す顕微鏡写真
【図４０】ＳｉＧｅの融点のＳｉ濃度の依存性を示す図
【図４１】本発明の第９の実施形態に係るＭＯＳトランジスタの空洞の形成方法を示す工程断面図
【図４２】本発明の第１０の実施形態に係るＭＯＳトランジスタの空洞の形成方法を示す工程断面図
【図４３】トレンチの内壁に形成したＳｉＧｅ膜の流動現象を説明するための図
【図４４】ＳｉＧｅ膜を形成せずに熱処理を行った場合のトレンチの形状を示す断面図
【図４５】原子間顕微鏡で観察した空洞の内壁を示す顕微鏡写真
【符号の説明】
【０２１５】
１…シリコン基板、２…素子分離溝、３，１０，１３，１６…熱酸化膜、４…シリコン酸化膜、５…ゲート絶縁膜、６…ゲート電極、７…ソース拡散層、８…ドレイン拡散層、９…空洞、９ｓ…空間、１１…フォトレジストパターン、１２，１２ａ，１２’…溝、１４…シリコン窒化膜、１５…フォトレジストパターン、１７…不純物イオン、１８…ＭＯＳトランジスタ形成領域、１９…絶縁膜マスク、１９ａ…マーク、２０，２２…アモルファスシリコン膜、２１…絶縁膜（絶縁物）、３１…シリコン基板、３２…素子分離溝、３３，４１…熱酸化膜、３４，４２，４６…シリコン酸化膜、３５…ゲート絶縁膜、３６…ゲート電極、３７…ゲート側壁絶縁膜、３８…ソース拡散層、３９…ドレイン層、４０，４０ａ，４０ｂ…空洞、４３…シリコン窒化膜、４４…フォトレジストパターン、４５，４５ｂ，４８…溝、４７…エピタキシャルシリコン層、５１…シリコン基板、５２…溝、
５３…熱酸化膜、５４…多結晶シリコン膜、５４BG…バックゲート電極、５５…シリコン酸化膜、５６…ＭＯＳトランジスタ領域、５７…ゲート絶縁膜、５８…ゲート電極、５９…ゲート側壁絶縁膜、６０…ソース拡散層、６１…ドレイン層、６２…層間絶縁膜、６３〜６６…金属配線、６７〜７０…接続孔、７１…酸化膜、７２…フォトレジストパターン、７３…溝、７４…空洞、７５…熱酸化膜、７６…シリコン窒化膜、７７…フォトレジストパターン、７８…熱酸化膜、８１…シリコン基板、８２…マスクパターン、８３…溝、８４…エピタキシャルＳｉＧｅ膜、８５…空洞、９１…シリコン基板、９２…マスクパターン、９３…溝、９４…空洞、９５…窪み、９６…シリコン酸化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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