(57)【要約】【課題】  停止なく連続的にＡＤ変換を実行することができるＡＤ変換装置とＡＤ変換方法を提供すること。【解決手段】  ＡＤ変換装置は、レジスタ（２−１）と、複数のアナログ信号が供給される複数のアナログ入力チャンネル（ＣＨ０〜ＣＨｎ）に接続された選択部（４−１）と、ＡＤ変換部（６−１）とを具備する。レジスタ（２−１）は、複数のアナログ信号の各々がＡＤ変換されるべきか否かを示すチャンネル指定データを保持する。選択部（４−１）は、レジスタ（２−１）に保持されているチャンネル指定データに基づいて、ＡＤ変換されるべきアナログ入力チャンネル（ＣＨ）を順番に選択する。ＡＤ変換部（６−１）は、選択部（４−１）により選択されたアナログ入力チャンネル（ＣＨ）上のアナログ信号のディジタル信号へのＡＤ変換を実行する。【選択図】  図４
2005303575.tif 000002
【特許請求の範囲】
【請求項１】
複数のアナログ信号の各々がＡＤ変換されるべきか否かを示すチャンネル指定データを保持するレジスタと、
前記複数のアナログ信号が供給される複数のアナログ入力チャンネルに接続され、前記レジスタに保持されている前記チャンネル指定データに基づいて、前記ＡＤ変換されるべきアナログ入力チャンネルを順番に選択する選択部と、
前記選択部により選択された前記アナログ入力チャンネル上のアナログ信号のディジタル信号への前記ＡＤ変換を実行するＡＤ変換部と
を具備するＡＤ変換装置。
【請求項２】
請求項１に記載のＡＤ変換装置において、
前記チャンネル指定データは、複数のチャンネルデータを含み、
前記複数のチャンネルデータのうちの少なくとも１つは、前記ＡＤ変換が実行されるべき前記アナログ信号に対応する前記アナログ入力チャンネルを指定し、
前記選択部は、前記レジスタに保持されている前記チャンネル指定データに基づいて、前記複数のチャンネルデータの各々を順に検索し、検索した順に従って、前記ＡＤ変換されるべきアナログ入力チャンネルを選択する
ＡＤ変換装置。
【請求項３】
請求項２に記載のＡＤ変換装置において、
前記複数のチャンネルデータは、１番目のチャンネルデータから最終番目のチャンネルデータまでこの順に配列され、
前記選択部は、前記レジスタに保持されている前記チャンネル指定データに基づいて、前記複数のチャンネルデータを前記１番目のチャンネルデータから前記最終番目のチャンネルデータまでこの順に検索し、検索した順に従って、前記ＡＤ変換されるべきアナログ入力チャンネルを選択する
ＡＤ変換装置。
【請求項４】
請求項３に記載のＡＤ変換装置において、
前記複数のチャンネルデータは、それぞれ複数のビットにより表され、
前記複数のビットのうちの最下位ビットは、前記１番目のチャンネルデータを表し、
前記複数のビットのうちの最上位ビットは、前記最終番目のチャンネルデータを表す
ＡＤ変換装置。
【請求項５】
請求項３に記載のＡＤ変換装置において、
前記複数のチャンネルデータは、それぞれ複数のビットにより表され、
前記複数のビットのうちの最上位ビットは、前記１番目のチャンネルデータを表し、
前記複数のビットのうちの最下位ビットは、前記最終番目のチャンネルデータを表す
ＡＤ変換装置。
【請求項６】
請求項１〜５のいずれかに記載のＡＤ変換装置において、
前記チャンネル指定データに基づく前記ＡＤ変換の終了時期に変換トリガ信号を生成する制御部と、
前記チャンネル指定データを格納するメモリと、
前記変換トリガ信号に応答して、前記メモリから新たなチャンネル指定データを読み出し、前記レジスタに設定するＣＰＵと
を更に具備するＡＤ変換装置。
【請求項７】
請求項１〜５のいずれかに記載のＡＤ変換装置において、
バッファと、前記ＡＤ変換部は前記ＡＤ変換の結果を前記バッファに格納し、
バスと、
前記バッファに格納された前記ＡＤ変換の結果を前記バス上に転送するためのＣＰＵと
を更に具備するＡＤ変換装置。
【請求項８】
請求項１〜５のいずれかに記載のＡＤ変換装置において、
前記チャンネル指定データに基づく前記ＡＤ変換の終了時期に変換トリガ信号を生成する制御部と、
前記チャンネル指定データを格納するメモリと、
前記変換トリガ信号に応答して、前記メモリから新たなチャンネル指定データを読み出し、前記レジスタに設定するＤＭＡユニットと
を更に具備するＡＤ変換装置。
【請求項９】
請求項１〜５のいずれかに記載のＡＤ変換装置において、
バッファと、前記ＡＤ変換部は前記ＡＤ変換の結果を前記バッファに格納し、
メモリと、
前記バッファに格納された前記ＡＤ変換の結果を前記メモリに転送するためのＤＭＡユニットと
を更に具備するＡＤ変換装置。
【請求項１０】
請求項６又は８に記載のＡＤ変換装置において、
前記制御部は、前記ＡＤ変換部である
ＡＤ変換装置。
【請求項１１】
請求項１〜５のいずれかに記載のＡＤ変換装置において、
前記レジスタに前記チャンネル指定データを設定し、前記ＡＤ変換を実行するように、前記ＡＤ変換部に変換命令を出力するＣＰＵを更に具備する
ＡＤ変換装置。
【請求項１２】
複数のアナログ信号の各々がＡＤ変換されるべきか否かを示すチャンネル指定データに基づいて、前記複数のアナログ信号が供給される複数のアナログ入力チャンネルの中から、前記ＡＤ変換されるべきアナログ入力チャンネルを順番に選択するステップと、
前記選択されたアナログ入力チャンネル上のアナログ信号のディジタル信号への前記ＡＤ変換を実行するステップと
を具備するＡＤ変換方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＡＤ変換装置とＡＤ変換方法に関する。
【背景技術】
【０００２】
多数のアナログ信号をディジタル信号に変換（ＡＤ変換する場合がある。この場合、アナログ信号ごとにＡＤ変換装置を設けることは、経済的に効率がよくない。そこで、複数のアナログ信号に対して１つのＡＤ変換器を提供し、入力アナログ信号を切替えながらＡＤ変換を行うことが考えられる。
【０００３】
従来のＡＤ変換装置が特開平４−８８７２３号公報（特許文献１）に記載されている。図１は、その従来のＡＤ変換装置の構成を示す図である。従来のＡＤ変換装置は、マルチプレクサ５４、ＡＤ変換器５６、結果格納バッファ５８、ＣＰＵ６０、バス６２、及び制御部７０を有している。マルチプレクサ５４は、制御部７０からの入力端子指定信号に基づいて複数のアナログ入力端子のうちの１つを選択する。ＡＤ変換器５６は、マルチプレクサ５４により選択されたアナログ入力端子のアナログ信号をディジタル信号に変換し、変換結果を結果格納バッファ５８に格納する。制御部７０は、任意に指定されたＡＤ変換順序に基づいてマルチプレクサ５４へ入力端子指定信号を出力する。
【０００４】
制御部７０は、チャンネル指定レジスタ５２を有している。従来のＡＤ変換装置は、セレクトモードとスキャンモードを有している。例えば、図２に示されるように、アナログ入力端子（アナログ入力チャンネル）”３”を指定するチャンネル指定データがＣＰＵ６０によってチャンネルレジスタ５２に設定されると、セレクトモードでは”３”に対応するアナログ入力チャンネルからのアナログ信号が固定的にディジタル信号に変換される。またスキャンモードでは制御部７０内のチャンネル指定レジスタ５２に保持されたチャンネル指定データにより指定されるアナログ入力チャンネルから順番に全てのアナログ入力チャンネルが選択され、選択されたアナログ入力チャンネルのアナログ信号がディジタル信号に変換される。
【０００５】
上記の従来のＡＤ変換装置では、アナログ入力チャンネル“０〜２”を指定する場合、セレクトモードによってそれぞれ“０”、“１”、“２”に対応するアナログ入力チャンネルからのアナログ信号をディジタル信号に変換する。このため、ＡＤ変換器５６が断続的に停止して非効率である。
【０００６】
また、上記の従来のＡＤ変換装置では、ＡＤ変換されるべき変換周期は、アナログ信号ごとに異なっているとしても、アナログ信号ごとに変換周期を変更することはできない。もし、変換周期を任意に変えようとすれば、ＣＰＵが割り込みを受け付けて、改めてチャンネル指定データを上記レジスタに設定する必要がある。しかしながら、この場合には、新たなチャンネル指定データが設定されるまでの間、ＡＤ変換は行われないことになる。割り込みが受け付けられるまでの期間やＤＭＡがバスを占有することも想定され、ＡＤ変換器が停止している期間も不定であるため、タイマなどの何かの定期的に動作する回路を使用しないとタイムスケジュールができないことになる。更に、アナログ入力チャンネルの割り当ての制限やＣＰＵのソフトウェア処理の負荷が生じる。
【０００７】
このため、アナログ信号のアナログ入力チャンネルを自由に設定することができるように、図３に示されるチャンネル指定データが従来用いられることになった。チャンネル指定データでは、下位４ビットでＡＤ変換の開始チャンネル（アナログ入力チャンネル）が指定され、上位４ビットでＡＤ変換の終了チャンネル（アナログ入力チャンネル）が指定される。例えば、ＡＤ変換装置がアナログ入力チャンネル“０〜２”を指定する場合、開始チャンネル“０”はであり、終了チャンネル“２”である。このようなチャンネル指定データを使用することにより、指定された範囲内のチャンネルのアナログ信号をディジタル信号に変換することができることになる。
【０００８】
しかしながら、このようなチャンネル指定データが使用されるＡＤ変換装置では、必要なアナログ入力チャンネルとして“０”、“２”、“４”を指定する場合、セレクトモードによって、それぞれ“０”、“２”、“４”に対応するアナログ入力チャンネルからのアナログ信号をディジタル信号に変換する。このため、ＡＤ変換器が断続的に停止して非効率である点は図１の従来のＡＤ変換装置と同じである。また、アナログ入力チャンネルの指定方法が範囲指定であるので、必要なアナログ入力チャンネルのみを選択できない。
【０００９】
【特許文献１】特開平４−８８７２３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明の課題は、停止なく連続的にＡＤ変換を実行することができるＡＤ変換装置とＡＤ変換方法を提供することである。
【００１１】
本発明の他の課題は、ＡＤ変換周期が異なるアナログ信号を適正な変換周期でディジタル信号に変換することができるＡＤ変換装置とＡＤ変換方法を提供することである。
【００１２】
本発明の更に他の課題は、ＡＤ変換のための処理とＡＤ変換の結果の処理において、ソフトウェア負荷を軽減できるＡＤ変換装置とＡＤ変換方法を提供することである。
【課題を解決するための手段】
【００１３】
以下に、［発明を実施するための最良の形態］で使用する番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために付加されたものであるが、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１４】
本発明の第１の観点では、ＡＤ変換装置は、複数のアナログ信号の各々がＡＤ変換されるべきか否かを示すチャンネル指定データを保持するレジスタ（２−１）（２−２）と、前記複数のアナログ信号が供給される複数のアナログ入力チャンネル（ＣＨ０〜ＣＨｎ）に接続され、前記レジスタ（２−１）（２−２）に保持されている前記チャンネル指定データに基づいて、前記ＡＤ変換されるべきアナログ入力チャンネル（ＣＨ）を順番に選択する選択部（４−１）（４−２）と、前記選択部（４−１）（４−２）により選択された前記アナログ入力チャンネル（ＣＨ）上のアナログ信号のディジタル信号への前記ＡＤ変換を実行するＡＤ変換部（６−１）（６−２）とを具備する。
【００１５】
前記チャンネル指定データは、複数のチャンネルデータ（ＣＤ０〜ＣＤｎ）を含み、前記複数のチャンネルデータ（ＣＤ０〜ＣＤｎ）のうちの少なくとも１つは、前記ＡＤ変換が実行されるべき前記アナログ信号に対応する前記アナログ入力チャンネル（ＣＨ）を指定する。前記選択部（４−１）（４−２）は、前記レジスタ（２−１）（２−２）に保持されている前記チャンネル指定データに基づいて、前記複数のチャンネルデータ（ＣＤ０〜ＣＤｎ）の各々を順に検索し、検索した順に従って、前記ＡＤ変換されるべきアナログ入力チャンネル（ＣＨ）を選択する。
【００１６】
前記複数のチャンネルデータ（ＣＤ０〜ＣＤｎ）は、１番目のチャンネルデータから最終番目のチャンネルデータまでこの順に配列されている。前記選択部（４−１）（４−２）は、前記レジスタ（２−１）（２−２）に保持されている前記チャンネル指定データに基づいて、前記複数のチャンネルデータ（ＣＤ０〜ＣＤｎ）を前記１番目のチャンネルデータから前記最終番目のチャンネルデータまでこの順に検索し、検索した順に従って、前記ＡＤ変換されるべきアナログ入力チャンネル（ＣＨ）を選択する。
【００１７】
前記複数のチャンネルデータ（ＣＤ０〜ＣＤｎ）は、それぞれ複数のビットにより表される。この場合、前記複数のビットのうちの最下位ビット（ビット０）は、前記１番目のチャンネルデータ（ＣＤ０）を表し、前記複数のビットのうちの最上位ビット（ビットｎ）は、前記最終番目のチャンネルデータ（ＣＤｎ）を表していてもよい。また、前記複数のビットのうちの最上位ビット（ビットｎ）は、前記１番目のチャンネルデータ（ＣＤｎ）を表し、前記複数のビットのうちの最下位ビット（ビット０）は、前記最終番目のチャンネルデータ（ＣＤ０）を表していてもよい。
【００１８】
本発明のＡＤ変換装置は、前記チャンネル指定データに基づく前記ＡＤ変換の終了時期に変換トリガ信号を生成する制御部と、前記チャンネル指定データを格納するメモリ（３０）と、前記変換トリガ信号に応答して、前記メモリ（３０）から新たなチャンネル指定データを読み出し、前記レジスタ（２−１）に設定するＣＰＵ（１０）とを更に具備してもよい。前記制御部は、前記ＡＤ変換部（６−１）であってもよい。
【００１９】
本発明のＡＤ変換装置は、バッファ（８）と、前記ＡＤ変換部（６−１）は前記ＡＤ変換の結果を前記バッファ（８）に格納し、バス（１２）と、前記バッファ（８）に格納された前記ＡＤ変換の結果を前記バス（１２）上に転送するためのＣＰＵ（１０）とを更に具備してもよい。
【００２０】
本発明のＡＤ変換装置は、前記チャンネル指定データに基づく前記ＡＤ変換の終了時期に変換トリガ信号を生成する制御部と、前記チャンネル指定データを格納するメモリ（３０）と、前記変換トリガ信号に応答して、前記メモリ（３０）から新たなチャンネル指定データを読み出し、前記レジスタ（２−２）に設定するＤＭＡユニット（２０）とを更に具備してもよい。ここで、前記制御部は、前記ＡＤ変換部（６−２）であってもよい。
【００２１】
本発明のＡＤ変換装置は、バッファ（８）と、前記ＡＤ変換部（６−２）は前記ＡＤ変換の結果を前記バッファ（８）に格納し、メモリ（３０）と、前記バッファ（８）に格納された前記ＡＤ変換の結果を前記メモリ（３０）に転送するためのＤＭＡユニット（２０）とを更に具備してもよい。
【００２２】
本発明のＡＤ変換装置は、前記レジスタ（２−１）（２−２）に前記チャンネル指定データを設定し、前記ＡＤ変換を実行するように、前記ＡＤ変換部（６−１）（６−２）に変換命令を出力するＣＰＵ（１０）を更に具備してもよい。
【００２３】
また、本発明の第２の観点では、ＡＤ変換方法は、複数のアナログ信号の各々がＡＤ変換されるべきか否かを示すチャンネル指定データに基づいて、前記複数のアナログ信号が供給される複数のアナログ入力チャンネル（ＣＨ０〜ＣＨｎ）の中から、前記ＡＤ変換されるべきアナログ入力チャンネル（ＣＨ）を順番に選択するステップと、前記選択されたアナログ入力チャンネル（ＣＨ）上のアナログ信号のディジタル信号への前記ＡＤ変換を実行するステップとにより達成される。
【発明の効果】
【００２４】
本発明によれば、停止なく連続的にＡＤ変換を実行することができる。また、ＡＤ変換周期が異なるアナログ信号を適正な変換周期でディジタル信号に変換することができ、またＡＤ変換のための処理とＡＤ変換の結果の処理において、ソフトウェア負荷を軽減できる。更に、ＡＤ変換器の搭載数の削減を通して、チップサイズの削減と消費電力の低減が実現できる。
【発明を実施するための最良の形態】
【００２５】
以下に添付図面を参照して、本発明のＡＤ変換装置について詳細に説明する。
【００２６】
図４は、本発明の第１実施形態によるＡＤ変換装置の構成を示すブロック図である。第１実施形態によるＡＤ変換装置は、ＡＤ変換器１００−１、ＣＰＵ１０、及びメモリ３０を有しており、ＡＤ変換器１００−１、ＣＰＵ１０及びメモリ３０はバス１２に接続されている。ＡＤ変換器１００−１は、チャンネル指定レジスタ２−１と、選択部としてのマルチプレクサ４−１と、ＡＤ変換部６−１と、結果格納バッファ８とを備えている。
【００２７】
チャンネル指定レジスタ２−１は、チャンネル指定データを保持する。チャンネル指定データは、少なくとも１つのアナログ入力チャンネルを個別に独立に指定することができるデータである。チャンネル指定レジスタ２−１はバス１２に接続されている。ＡＤ変換の初期段階では、チャンネル指定レジスタ２−１は、ＣＰＵ１０からの保持命令信号に応答してバス１２からのチャンネル指定データを保持する。ＡＤ変換処理の後に、チャンネル指定レジスタ２−１は、ＣＰＵ１０からの保持命令信号に応答してバス１２からの新たなチャンネル指定データを保持する。
【００２８】
マルチプレクサ４−１には、複数のアナログ入力チャンネルＣＨ０〜ＣＨｎ（ｎは整数）が接続されている。各アナログ入力チャンネルＣＨｊ（ｊ＝０、１、２、…、ｎ）は、アナログ信号をマルチプレクサ４−１に供給する。マルチプレクサ４−１は、チャンネル指定レジスタ２−１に保持されたチャンネル指定データをデコードし、そのデコード結果に基づいて、複数のアナログ入力チャンネルＣＨ０〜ＣＨｎのうち、チャンネル指定データにより指定されたアナログ入力チャンネルを選択する。マルチプレクサ４−１は、選択されたアナログ入力チャンネル上のアナログ信号を順番にＡＤ変換部６−１に出力する。このとき、マルチプレクサ４−１は、選択されたアナログ入力チャンネルを示すデータもＡＤ変換部６−１に出力する。マルチプレクサ４−１は、チャンネル指定データに指定される最後のアナログ入力チャンネルであるとき、そのことを示すデータもＡＤ変換部６−１に出力する。
【００２９】
結果格納バッファ８は、複数のアナログ入力チャンネルＣＨ０〜ＣＨｎのそれぞれに対応する結果格納領域を有している。ＡＤ変換部６−１は、ＡＤ変換期間内に、マルチプレクサ４−１から供給されるアナログ信号をディジタル信号に変換する。その後、ＡＤ変換部６−１は、選択されたアナログ入力チャンネルを示すデータに基づいて変換結果を結果格納バッファ８の対応する結果格納領域に格納する。また、ＡＤ変換部６−１は、マルチプレクサ４−１からの最後のアナログ入力チャンネルであることを示すデータを受信したとき、マルチプレクサ４−１から供給されるアナログ信号をディジタル信号に変換し、選択されたアナログ入力チャンネルを示すデータに基づいて変換結果を結果格納バッファ８の対応する結果格納領域に格納すると共に、ＡＤ変換期間の終了直前に変換終了トリガ信号を生成し、ＣＰＵ１０に出力する。
【００３０】
ＣＰＵ１０は、ＡＤ変換処理の初期段階で、メモリ３０からチャンネル指定データを読み出し、チャンネル指定レジスタ２−１に設定する。また、ＣＰＵ１０は、ＡＤ変換命令を受信すると、ＡＤ変換部６−１にＡＤ変換処理を開始させる。ＣＰＵ１０は、ＡＤ変換処理が始まると、ＡＤ変換部６−１からの変換終了トリガ信号に応答して、メモリ３０からチャンネル指定データを読み出し、チャンネル指定レジスタ２−１に設定する。また、ＣＰＵ１０は、結果格納バッファ８の結果格納領域に格納されたディジタル信号を読み出し、バス１２を介してメモリ３０に格納する。
【００３１】
次に、図５を参照して、本発明の第１実施形態によるＡＤ変換装置で使用されるチャンネル指定データを説明する。チャンネル指定データは、複数のチャンネルデータＣＤ０〜ＣＤｎを含む。複数のチャンネルデータＣＤ０〜ＣＤｎのうちの少なくとも１つは、ＡＤ変換が実行されるべきアナログ信号に対応するアナログ入力チャンネル（ＣＨ）を指定する。複数のチャンネルデータＣＤ０〜ＣＤｎは、１番目のチャンネルデータから最終番目のチャンネルデータまでこの順に配列されている。複数のチャンネルデータＣＤ０〜ＣＤｎは、それぞれ複数のビットにより表される。複数のビットのうちの最下位ビット（ビット０）は、１番目のチャンネルデータＣＤ０を表す。複数のビットのうちの最上位ビット（ビットｎ）は、最終番目のチャンネルデータＣＤｎを表す。複数のチャンネルデータＣＤ０〜ＣＤｎは“１”又は“０”により表され、チャンネルデータＣＤｊ（ｊ＝０、１、２、…、ｎ）は、“１”である場合、ＡＤ変換が実行されるべきアナログ信号に対応するアナログ入力チャンネルＣＨｊを指定する。
【００３２】
次に、図６を参照して、本発明の第１実施形態によるＡＤ変換装置の動作を説明する。ここで、説明を簡単にするために、チャンネル指定データは８ビットであり、上記ｎが７であるものとする。ＡＤ変換命令がＣＰＵ１０に入力されると、ＣＰＵ１０は、ＡＤ変換の初期段階で、メモリ３０からバス１２上にチャンネル指定データ“０１０１０１１０”を読み出し、チャンネル指定レジスタ２−１に保持命令信号を出力する。こうして、図６（ｂ）に示されるように、チャンネル指定データ“０１０１０１１０”がチャンネル指定レジスタ２−１に保持される。こうして、ＡＤ変換処理の初期処理が終了する。
【００３３】
次に、ＣＰＵ１０は、ＡＤ変換部６−１に変換開始命令を出力する。図６（ｃ）に示されるように、ＡＤ変換部６−１は、変換開始命令に応答して、ＡＤ変換処理を開始する。このとき、マルチプレクサ４−１は、チャンネル指定データの複数のチャンネルデータＣＤ０〜ＣＤｎ“０１０１０１１０”をデコードして、複数のチャンネルデータＣＤ０〜ＣＤｎを１番目のチャンネルデータＣＤ０から最終番目のチャンネルデータＣＤｎまでこの順に検索し、検索した順に従って、ＡＤ変換アナログ入力チャンネルとしてアナログ入力チャンネルＣＨ１、ＣＨ２、ＣＨ４、ＣＨ６をこの順に選択することを認識する。マルチプレクサ４−１により認識されたＡＤ変換アナログ入力チャンネルＣＨ１、ＣＨ２、ＣＨ４、ＣＨ６のうち、アナログ入力チャンネルＣＨ１がＡＤ変換開始アナログ入力チャンネルであり、アナログ入力チャンネルＣＨ６がＡＤ変換終了アナログ入力チャンネルである。その後、マルチプレクサ４−１は、先ずアナログ入力チャンネルＣＨ１上のアナログ信号を選択して、アナログ入力チャンネルＣＨ１を示すデータと共に、アナログ入力チャンネルＣＨ１上のアナログ信号をＡＤ変換部６−１に供給する。ＡＤ変換部６−１は、マルチプレクサ４−１から供給されるアナログ信号を変換期間内にディジタル信号に変換する。変換後のディジタル信号は、マルチプレクサ４−１からのアナログ入力チャンネルＣＨ１を示すデータに基づいて結果格納バッファ８の対応する結果格納領域“チャンネル１”に格納される。
【００３４】
続いて、マルチプレクサ４−１は、先ずアナログ入力チャンネルＣＨ２上のアナログ信号を選択して、アナログ入力チャンネルＣＨ２を示すデータと共に、アナログ入力チャンネルＣＨ２上のアナログ信号をＡＤ変換部６−１に供給する。ＡＤ変換部６−１は、マルチプレクサ４−１から供給されるアナログ信号を変換期間内にディジタル信号に変換する。変換後のディジタル信号は、アナログ入力チャンネルＣＨ２を示すデータに基づいて結果格納バッファ８の対応する結果格納領域“チャンネル２”に格納される。
【００３５】
続いて、マルチプレクサ４−１は、先ずアナログ入力チャンネルＣＨ４上のアナログ信号を選択して、アナログ入力チャンネルＣＨ４を示すデータと共に、アナログ入力チャンネルＣＨ４上のアナログ信号をＡＤ変換部６−１に供給する。ＡＤ変換部６−１は、マルチプレクサ４−１から供給されるアナログ信号を変換期間内にディジタル信号に変換する。変換後のディジタル信号は、アナログ入力チャンネルＣＨ４を示すデータに基づいて結果格納バッファ８の対応する結果格納領域“チャンネル４”に格納される。
【００３６】
続いて、アナログ入力チャンネルＣＨ６上のアナログ信号を選択するとき、マルチプレクサ４−１は、アナログ入力チャンネルＣＨ６を示すデータと、アナログ入力チャンネルＣＨ６がＡＤ変換終了アナログ入力チャンネルであることを示すデータと共に、アナログ入力チャンネルＣＨ６上のアナログ信号をＡＤ変換部６−１に供給する。ＡＤ変換部６−１は、マルチプレクサ４−１から供給されるアナログ信号を変換期間内にディジタル信号に変換する。変換後のディジタル信号は、アナログ入力チャンネルＣＨ６を示すデータに基づいて結果格納バッファ８の対応する結果格納領域“チャンネル６”に格納される。このとき、図６（ａ）に示されるように、ＡＤ変換部６−１は、ＡＤ変換終了アナログ入力チャンネルであることを示すデータに基づいて、アナログ入力チャンネルＣＨ６上のアナログ信号の変換期間の終了直前に変換終了トリガ信号をＣＰＵ１０に出力する。ＣＰＵ１０は、変換終了トリガ信号に応答して、メモリ３０から次のチャンネル指定データ“１０１００１１１”を読み出し、バス１２を介してチャンネル指定レジスタ２−１に供給する。図６（ｂ）に示されるように、チャンネル指定レジスタ２−１は、ＣＰＵ１０からの保持命令信号に応答してチャンネル指定データ“１０１００１１１”を保持する。続いて、ＣＰＵ１０は、格納されたディジタル信号を結果格納バッファ８から読み出し、バス１２を介してメモリ３０に格納する。
【００３７】
上記の処理により、ＡＤ変換部６−１に供給されるアナログ信号は、チャンネル指定データ“０１０１０１１０”内の各アナログ入力チャンネルＣＨに対する変換期間ごとに“ＣＨ１”、“ＣＨ２”、“ＣＨ４”、“ＣＨ６”と順番に変わる。マルチプレクサ４−１からのアナログ信号がＡＤ変換部６−１によりディジタル信号に変換され、結果格納バッファ８の対応する結果格納領域に格納される。その後、それらはメモリ３０に格納される。１つのチャンネル指定データ分のＡＤ変換処理が終了すると、変換終了トリガ信号が出力され、次のチャンネル指定データ“１０１００１１１”についてのＡＤ変換処理が実行される。
【００３８】
以上説明したように、本発明の第１実施形態によるＡＤ変換装置では、マルチプレクサ４−１は、１つのチャンネル指定データ“０１０１０１１０”に基づいて、アナログ入力チャンネルＣＨ１、ＣＨ２、ＣＨ４、ＣＨ６を順番に選択する。マルチプレクサ４−１により選択されたアナログ入力チャンネルＣＨ１、ＣＨ２、ＣＨ４、ＣＨ６上のアナログ信号は、ＡＤ変換部６−１により順番にディジタル信号に変換される。また、本発明の第１実施形態によるＡＤ変換装置では、１つのチャンネル指定データ“０１０１０１１０”に対するＡＤ変換部６−１の変換期間の終了の直前に変換終了トリガ信号が出力されている。そのチャンネル指定データ“０１０１０１１０”におけるＡＤ変換終了アナログ入力チャンネルＣＨ６以外のアナログ入力チャンネルＣＨ１、ＣＨ２、ＣＨ４の処理が終わっただけのときには、変換終了トリガ信号は出力されない。すなわち、ＡＤ変換部６−１は、アナログ入力チャンネルＣＨ１、ＣＨ２、ＣＨ４、ＣＨ６の処理が終わった後に変換終了トリガ信号を出力する。こうして、マルチプレクサ４−１が１つのチャンネル指定データ“０１０１０１１０”に基づいてアナログ入力チャンネルＣＨ１、ＣＨ２、ＣＨ４、ＣＨ６を順番に選択することにより、ＡＤ変換部６−１がアナログ入力チャンネルＣＨ１、ＣＨ２、ＣＨ４、ＣＨ６上のアナログ信号に対して連続的にＡＤ変換処理を実行することができる。また、アナログ入力チャンネルＣＨ１、ＣＨ２、ＣＨ４、ＣＨ６上のアナログ信号の変換周期に応じて、チャンネル指定データ“０１０１０１１０”をチャンネル指定レジスタ２−１に設定することにより、タイミングの抜けなく適正なタイミングでディジタル信号を得ることができる。本発明の第１実施形態によるＡＤ変換装置では、チャンネル指定データは、必要なアナログ入力チャンネルＣＨ１、ＣＨ２、ＣＨ４、ＣＨ６のみを選択することができるので、必要とされるレジスタの数を減らすことができる。
【００３９】
図７は、本発明の第２実施形態によるＡＤ変換装置の構成を示すブロック図である。上記の第１実施形態によるＡＤ変換装置では、チャンネル指定データの転送及び変換結果データの転送がＣＰＵ１０により行われているが、ＤＭＡユニットにより行われてもよい。第２実施形態によるＡＤ変換装置は、ＡＤ変換器１００−２、ＣＰＵ１０、ＤＭＡユニット２０及びメモリ３０を有しており、ＡＤ変換器１００−２、ＣＰＵ１０、ＤＭＡユニット２０及びメモリ３０はバス１２に接続されている。ＡＤ変換器１００−２は、チャンネル指定レジスタ２−２と、選択部としてのマルチプレクサ４−２と、ＡＤ変換部６−２と、結果格納バッファ８とを備えている。
【００４０】
チャンネル指定レジスタ２−２は、チャンネル指定データを保持する。このチャンネル指定レジスタ２−２の構成は、第１実施形態のチャンネル指定レジスタ２−１と同じである。すなわち、チャンネル指定レジスタ２−２はバス１２に接続されている。チャンネル指定データは、第１実施形態のチャンネル指定データと同じである。ＡＤ変換の初期段階では、チャンネル指定レジスタ２−２は、ＣＰＵ１０からの保持命令信号に応答してチャンネル指定データを保持する。ＡＤ変換処理の後に、ＤＭＡユニット２０により、メモリ３０からチャンネル指定データが読み出され、チャンネル指定レジスタ２−２に設定される。
【００４１】
マルチプレクサ４−２には、複数のアナログ入力チャンネルＣＨ０〜ＣＨｎ（ｎは整数）が接続されている。各アナログ入力チャンネルＣＨｊ（ｊ＝０、１、２、…、ｎ）は、アナログ信号をマルチプレクサ４−２に供給する。マルチプレクサ４−２は、チャンネル指定レジスタ２−２に保持されたチャンネル指定データをデコードし、そのデコード結果に基づいて、複数のアナログ入力チャンネルＣＨ０〜ＣＨｎのうち、チャンネル指定データにより指定されたアナログ入力チャンネルを選択する。マルチプレクサ４−２は、選択されたアナログ入力チャンネル上のアナログ信号を順番にＡＤ変換部６−２に出力する。このとき、マルチプレクサ４−２は、選択されたアナログ入力チャンネルを示すデータも出力する。マルチプレクサ４−２は、チャンネル指定データに指定される最後のアナログ入力チャンネルであるとき、そのことを示すデータもＡＤ変換部６−２に出力する。
【００４２】
結果格納バッファ８は、複数のアナログ入力チャンネルＣＨ０〜ＣＨｎのそれぞれに対応する結果格納領域を有している。ＡＤ変換部６−２は、ＡＤ変換期間内に、マルチプレクサ４−２から供給されるアナログ信号をディジタル信号に変換する。その後、ＡＤ変換部６−２は、選択されたアナログ入力チャンネルを示すデータに基づいて変換結果を結果格納バッファ８の対応する結果格納領域に格納する。また、ＡＤ変換部６−２は、マルチプレクサ４−２からの最後のアナログ入力チャンネルであることを示すデータを受信したとき、マルチプレクサ４−２から供給されるアナログ信号をディジタル信号に変換し、選択されたアナログ入力チャンネルを示すデータに基づいて変換結果を結果格納バッファ８の対応する結果格納領域に格納すると共に、ＡＤ変換期間の終了直前に変換終了トリガ信号を生成し、ＤＭＡユニット２０に出力する。
【００４３】
ＣＰＵ１０は、ＡＤ変換処理の初期段階で、メモリ３０からチャンネル指定データを読み出し、チャンネル指定レジスタ２−２に設定する。ＤＭＡユニット２０は、ＡＤ変換処理が始まると、ＡＤ変換部６−２からの変換終了トリガ信号に応答して、メモリ３０からチャンネル指定データを読み出し、チャンネル指定レジスタ２−２に設定する。また、ＤＭＡユニット２０は、結果格納バッファ８の結果格納領域に格納されたディジタル信号を読み出し、バス１２を介してメモリ３０に格納する。
【００４４】
次に、図８を参照して、本発明の第２実施形態によるＡＤ変換装置の動作を説明する。ここで、第１実施形態と同様に、チャンネル指定データは８ビットであり、上記ｎが７であるものとする。ＡＤ変換命令がＣＰＵ１０に入力されると、ＣＰＵ１０は、ＡＤ変換の初期段階で、メモリ３０からバス１２上にチャンネル指定データ“０１０１０１１０”を読み出し、チャンネル指定レジスタ２−２に保持命令信号を出力する。こうして、図８（ｂ）に示されるように、チャンネル指定データ“０１０１０１１０”がチャンネル指定レジスタ２−２に保持される。こうして、ＡＤ変換処理の初期処理が終了する。
【００４５】
次に、ＣＰＵ１０は、ＡＤ変換部６−３に変換開始命令を出力する。図８（ｃ）に示されるように、ＡＤ変換部６−２は、変換開始命令に応答して、ＡＤ変換処理を開始する。このとき、マルチプレクサ４−２は、チャンネル指定データの複数のチャンネルデータＣＤ０〜ＣＤｎ“０１０１０１１０”をデコードして、複数のチャンネルデータＣＤ０〜ＣＤｎを１番目のチャンネルデータＣＤ０から最終番目のチャンネルデータＣＤｎまでこの順に検索し、検索した順に従って、ＡＤ変換アナログ入力チャンネルとしてアナログ入力チャンネルＣＨ１、ＣＨ２、ＣＨ４、ＣＨ６をこの順に選択することを認識する。マルチプレクサ４−２により認識されたＡＤ変換アナログ入力チャンネルＣＨ１、ＣＨ２、ＣＨ４、ＣＨ６のうち、アナログ入力チャンネルＣＨ１がＡＤ変換開始アナログ入力チャンネルであり、アナログ入力チャンネルＣＨ６がＡＤ変換終了アナログ入力チャンネルである。その後、マルチプレクサ４−２は、先ずアナログ入力チャンネルＣＨ１上のアナログ信号を選択して、アナログ入力チャンネルＣＨ１を示すデータと共に、アナログ入力チャンネルＣＨ１上のアナログ信号をＡＤ変換部６−２に供給する。ＡＤ変換部６−２は、マルチプレクサ４−２から供給されるアナログ信号を変換期間内にディジタル信号に変換する。変換後のディジタル信号は、マルチプレクサ４−２からのアナログ入力チャンネルＣＨ１を示すデータに基づいて結果格納バッファ８の対応する結果格納領域“チャンネル１”に格納される。同様の処理がアナログ入力チャンネルＣＨ２、ＣＨ４について行なわれる。
【００４６】
続いて、アナログ入力チャンネルＣＨ６上のアナログ信号を選択するとき、マルチプレクサ４−２は、アナログ入力チャンネルＣＨ６を示すデータと、アナログ入力チャンネルＣＨ６がＡＤ変換終了アナログ入力チャンネルであることを示すデータと共に、アナログ入力チャンネルＣＨ６上のアナログ信号をＡＤ変換部６−２に供給する。ＡＤ変換部６−２は、マルチプレクサ４−２から供給されるアナログ信号を変換期間内にディジタル信号に変換する。変換後のディジタル信号は、アナログ入力チャンネルＣＨ６を示すデータに基づいて結果格納バッファ８の対応する結果格納領域“チャンネル６”に格納される。このとき、図８（ａ）に示されるように、ＡＤ変換部６−２は、ＡＤ変換終了アナログ入力チャンネルであることを示すデータに基づいて、アナログ入力チャンネルＣＨ６上のアナログ信号の変換期間の終了直前に変換終了トリガ信号をＤＭＡユニット２０に出力する。ＤＭＡユニット２０は、変換終了トリガ信号に応答して、メモリ３０から次のチャンネル指定データ“１０１００１１１”を読み出し、バス１２を介してチャンネル指定レジスタ２−２に供給する。こうして、図８（ｂ）に示されるように、チャンネル指定レジスタ２−２は、チャンネル指定データ“１０１００１１１”を保持する。続いて、図８（ｄ）に示されるように、ＤＭＡユニット２０は、格納されたディジタル信号を結果格納バッファ８から読み出し、バス１２を介してメモリ３０に格納する。
【００４７】
上記の処理により、ＡＤ変換部６−２に供給されるアナログ信号は、チャンネル指定データ“０１０１０１１０”内の各アナログ入力チャンネルＣＨに対する変換期間ごとに“ＣＨ１”、“ＣＨ２”、“ＣＨ４”、“ＣＨ６”と順番に変わる。マルチプレクサ４−２からのアナログ信号がＡＤ変換部６−２によりディジタル信号に変換され、結果格納バッファ８の対応する結果格納領域に格納される。その後、それらはメモリ３０に格納される。１つのチャンネル指定データ分のＡＤ変換処理が終了すると、変換終了トリガ信号が出力され、次のチャンネル指定データ“１０１００１１１”についてのＡＤ変換処理が実行される。
【００４８】
以上説明したように、本発明の第２実施形態によるＡＤ変換装置では、マルチプレクサ４−２が１つのチャンネル指定データ“０１０１０１１０”に基づいてアナログ入力チャンネルＣＨ１、ＣＨ２、ＣＨ４、ＣＨ６を順番に選択することにより、ＡＤ変換部６−２がアナログ入力チャンネルＣＨ１、ＣＨ２、ＣＨ４、ＣＨ６上のアナログ信号に対して連続的にＡＤ変換処理を実行することができる。また、アナログ入力チャンネルＣＨ１、ＣＨ２、ＣＨ４、ＣＨ６上のアナログ信号の変換周期に応じて、チャンネル指定データ“０１０１０１１０”をチャンネル指定レジスタ２−２に設定することにより、タイミングの抜けなく適正なタイミングでディジタル信号を得ることができる。本発明の第２実施形態によるＡＤ変換装置では、チャンネル指定データは、必要なアナログ入力チャンネルＣＨ１、ＣＨ２、ＣＨ４、ＣＨ６のみを選択することができるので、必要とされるレジスタの数を減らすことができる。
【００４９】
尚、第１実施形態、第２実施形態では、チャンネル指定データの複数のビット（複数のチャンネルデータＣＤ０〜ＣＤｎ）のうちの最下位ビット（ビット０）が１番目のチャンネルデータＣＤ０を表し、最上位ビット（ビットｎ）が最終番目のチャンネルデータＣＤｎを表しているが、最上位ビット（ビットｎ）が１番目のチャンネルデータＣＤｎを表し、最下位ビット（ビット０）が最終番目のチャンネルデータＣＤ０を表していてもよい。また、マルチプレクサ４−１、４−２における、デコード処理とそれに伴うデータ、変換終了トリガ信号の出力、及びＡＤ変換部６−１、６−２における結果格納バッファ８のアドレス指定の処理は、別に制御部を設けてそれにより処理してもよい。
【図面の簡単な説明】
【００５０】
【図１】図１は、従来のＡＤ変換装置の構成を示すブロック図である。
【図２】図２は、従来のＡＤ変換装置で使用されるチャンネル指定データの例である。
【図３】図３は、従来のＡＤ変換装置で使用されるチャンネル指定データの他の例である。
【図４】図４は、本発明の第１実施形態によるＡＤ変換装置の構成を示すブロック図である。
【図５】図５は、本発明のＡＤ変換装置で使用されるチャンネル指定データの例である。
【図６】図６は、本発明の第１実施形態によるＡＤ変換装置の動作を示す図である。
【図７】図７は、本発明の第２実施形態によるＡＤ変換装置の構成を示すブロック図である。
【図８】図８は、本発明の第２実施形態によるＡＤ変換装置の動作を示す図である。
【符号の説明】
【００５１】
２−１、２−２、５２：  チャンネル指定レジスタ
４−１、４−２、５４：  マルチプレクサ
６−１、６−２、５６：  ＡＤ変換部
８、５８：  結果格納バッファ
１０、６０：  ＣＰＵ
１２、６２：  バス
２０：  ＤＭＡユニット
３０：  メモリ
７０：  制御部
１００−１、１００−２：ＡＤ変換器
【図１】
2005303575.tif 000003
【図２】
2005303575.tif 000004
【図３】
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【図４】
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【図５】
2005303575.tif 000007
【図６】
2005303575.tif 000008
【図７】
2005303575.tif 000009
【図８】
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