(57)【要約】    【課題】  メモリセルの特性にばらつきが少ない不揮発性半導体装置を提供する。    【解決手段】  第１導電型基板１２の表面に第１の方向に延びる複数の帯状の素子分離膜２を形成し、この素子分離膜２間の領域に第１の方向に沿ってチャネル領域を挟んで断続的に第２導電型拡散層２を形成する。そして、チャネル領域の直上域を含む領域に第１の方向に直交する第２の方向に延びる複数のコントロールゲート３を形成し、チャネル領域を挟む１対の第２導電型拡散層１とコントロールゲート３との間に夫々電荷蓄積層７を形成する。そして、第２導電型拡散層１上にはコンタクト５を形成し、素子分離膜２を挟む１対の第２導電型拡散層１に接続されたコンタクト５同士を第１の配線１６により接続し、この第１の配線１６をビアにより第２の配線６に接続することにより、チャネル領域を挟む１対の第２導電型拡散層１を相互に異なる第２の配線６に接続する。【選択図】    図４
2005236052.tif 000002
【特許請求の範囲】
【請求項１】
１つのメモリセルに２ビット分以上の情報を記憶する不揮発性半導体記憶装置において、第１導電型基板と、この第１導電型基板の表面に形成された複数の帯状の素子分離膜と、前記第１導電型基板の表面における前記素子分離膜間の領域に断続的に形成された複数の第２導電型拡散層と、前記第１導電型基板の表面における前記第２導電型拡散層間に形成されたチャネル領域と、前記チャネル領域の上方に形成された複数のコントロールゲートと、前記第２導電型拡散層と前記コントロールゲートとの間に形成された電荷蓄積層と、を有することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第２導電型拡散層のうち前記素子分離膜を挟む１対の第２導電型拡散層に夫々接続された複数の第１の配線と、前記素子分離膜の上方に形成され前記第１の配線を夫々共通接続する複数の第２の配線と、を有し、一の第１の配線と前記コントロールゲートを挟んで隣り合う他の第１の配線は、前記一の第１の配線に接続された１対の第２導電型拡散層に挟まれる一の素子分離膜と隣り合う他の素子分離膜を挟む１対の第２導電型拡散層に接続されており、平面視で、前記第２の配線と前記コントロールゲートとは直交していることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
複数個のメモリセルがマトリクス状に配列され、１つの前記メモリセルに２ビット分以上の情報を記憶する不揮発性半導体記憶装置において、第１導電型基板と、この第１導電型基板の表面に形成され第１の方向に延びる複数の帯状の素子分離膜と、前記第１導電型基板の表面における前記素子分離膜間の領域に前記第１の方向に断続的に形成された複数の第２導電型拡散層と、前記第１導電型基板の表面における前記第１の方向に隣り合う前記第２導電型拡散層間に形成されたチャネル領域と、前記チャネル領域の直上域に形成され前記第１の方向に直交する第２の方向に延びる複数のコントロールゲートと、前記第２導電型拡散層と前記コントロールゲートとの間に形成された電荷蓄積層と、前記第１導電性基板上に形成され前記コントロールゲート及び前記電荷蓄積層を覆う第１の層間絶縁膜と、前記第１の層間絶縁膜上に形成された複数の第１の配線と、前記第１の層間絶縁膜に設けられ前記第２導電型拡散層と前記第１の配線とを接続する複数個のコンタクトと、前記第１の層間絶縁膜上に形成され前記第１の配線を覆う第２の層間絶縁膜と、前記第２の層間絶縁膜上に形成された複数の第２の配線と、前記第２の層間絶縁膜に設けられ前記第１の配線と前記第２の配線とを接続する複数のビアと、を有し、前記複数の第１の配線は、夫々前記第２導電型拡散層のうち前記素子分離膜を挟む１対の第２導電型拡散層に接続され、一の第１の配線と前記第１の方向に隣り合う他の第１の配線は、前記一の第１の配線に接続された１対の第２導電型拡散層に挟まれる一の素子分離膜に対して前記第２の方向に隣り合う他の素子分離膜を挟む１対の第２導電型拡散層に接続されており、前記他の第１の配線は、前記一の第１の配線に接続された一の第２の配線に対して前記第２方向に隣り合う他の第２の配線に接続されていることを特徴とする不揮発性半導体記憶装置。
【請求項４】
前記第２の配線は前記第１の方向に延びるように形成されていることを特徴とする請求項３に記載の不揮発性半導体記憶装置。
【請求項５】
前記ビアは、前記前記素子分離膜の直上域に形成されていることを特徴とする請求項３又は４に記載の不揮発性半導体記憶装置。
【請求項６】
前記電荷蓄積層は、前記チャネル領域と前記コントロールゲートとの間に形成されていることを特徴とする請求項３乃至５のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項７】
前記電荷蓄積層は前記コントロールゲートの両側に形成されており、この１対の電荷蓄積層上には夫々メモリーゲートが形成されていることを特徴とする請求項３乃至５のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項８】
前記コントロールゲートと前記メモリゲートとが電気的に接続されていることを特徴とする請求項７に記載の不揮発性半導体記憶装置。
【請求項９】
前記コントロールゲートと前記チャネル領域との間にゲート絶縁膜が形成されていることを特徴とする請求項３乃至８のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項１０】
前記電荷蓄積層は、第１のシリコン酸化膜、シリコン窒化膜及び第２のシリコン酸化膜がこの順に積層された積層膜であることを特徴とする請求項３乃至９のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項１１】
前記電荷蓄積層は、第１のシリコン酸化膜、高誘電体膜及び第２のシリコン酸化膜がこの順に積層された積層膜であることを特徴とする請求項３乃至９のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項１２】
前記電荷蓄積層は、導電体粒子が分散している絶縁膜であることを特徴とする請求項３乃至９のいずれか１項に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的に書き込み及び消去が可能な不揮発性半導体記憶装置に関し、特に、１つのメモリセルに２ビット分以上の情報を記憶する不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
従来、１つのメモリセルに４以上のしきい値を持たせることにより、１つのメモリセルで２ビット以上の情報を記憶する不揮発性半導体記憶装置が提案されている。（例えば、非特許文献１参照）。コントロールゲートの両端に夫々独立した記憶領域が形成されている２ビット／セル型の不揮発性半導体記憶装置においては、一般に、電荷蓄積層としてＯＮＯ（Oxide-Nitride-Oxide）膜が利用されている。図１０は従来の２ビット／セル型の不揮発性半導体記憶装置を示す平面図であり、図１１はそのセル構造を示す断面図である。
【０００３】
図１０及び図１１に示すように、従来の２ビット／セル型の不揮発性半導体記憶装置においては、シリコン基板１１２の表面に、素子分離膜１０２が列方向に沿って島状に形成されている。このシリコン基板１１２の表面の列方向に相互に隣り合う素子分離膜１０２間の領域には、拡散層１０１が形成されており、行方向に相互に隣り合う素子分離膜１０２間の領域には、拡散層１０１がチャネル領域を挟んで断続的に形成されている。即ち、列方向に相互に隣り合う素子分離膜１０２間の領域に形成された拡散層１０１により、素子分離膜１０２を挟んで形成された拡散層１０１同士が相互に接続されている。そして、この列方向に相互に隣り合う素子分離膜１０２間の領域に形成された拡散層１０１上には、コンタクト１０５が形成されている。
【０００４】
また、シリコン基板１１２のチャネル領域上には、ゲート絶縁膜１１３を介して、行方向に延びる複数のコントロールゲート１０３が形成されている。このコントロールゲート１０３の両側面には、第１のシリコン酸化膜１０８と、シリコン窒化膜１０９と、第２のシリコン酸化膜１１０とがこの順に積層されたＯＮＯ膜により構成された電荷蓄積層１０７ａ及び１０７ｂが夫々形成されている。そして、電荷蓄積層１０７ａ及び１０７ｂ上には、夫々、メモリゲート１０４ａ及び１０４ｂが形成されており、電荷蓄積層１０７ａ及び１０７ｂの側面にはサイドウォール１１１が形成されている。更に、これらの上層には、列方向に延びコンタクト１０５と接続されたビット線１０６が形成されており、このビット線１０６によりコンタクト１０５が列方向に接続されている。
【０００５】
このように、従来の２ビット／セル型不揮発性半導体記憶装置は、行方向に隣接するメモリセル同士が素子分離領域１０２により分離されており、列方向に配列しているメモリセルがビット線１０６を共有している。そして、４個のメモリセルで１つのコンタクト１０５を共有しているため、１ビット当たりのセルサイズを小さくすることができる。
【０００６】
次に、この従来の不揮発性半導体記憶装置の動作について説明する。例えば、書き込みを行う場合、コントロールゲート及びメモリゲートに高電圧を印加し、近接しない拡散層を接地する。これにより、チャネル熱電子（Channel Hot Electron）が発生し、この熱電子が電荷蓄積層のシリコン窒化膜に捕獲される。この電荷蓄積層に電子が捕獲されると、セルトランジスタのしきい値電圧が変化する。そして、読み出は、このしきい値電圧の変化分を検知することにより行われる。
【０００７】
【非特許文献１】T. Ogura、外６名，「Embedded Twin MONOS Flash Memories with 4ns and 15ns Fast Access Times」，2003 Symposium on VLSI Circuits Digest of Technical Papers，ｐ．２０７−２１０
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、前述の従来の技術には以下に示す問題点がある。図１０に示す従来の不揮発性半導体記憶装置では、ビット線１０６を列方向に沿って帯状に形成するために、列方向に配列した素子分離膜１０２の間に拡散層１０１を形成し、その拡散層１０１上にコンタクト１０５を形成している。このため、素子分離膜１０２を島状に形成しなくてはならいが、例えば、ＳＴＩ（Shallow Trench Isolation：浅溝埋込分離）等により素子分離を行う場合、素子分離膜１０２を平面視で長方形状に形成することは難しく、角が丸くなることがある。このように素子分離膜１０２の角が丸くなった部分に、製造工程におけるばらつきによってメモリゲートがかかると、メモリセルの特性にばらつきが生じるという問題点がある。
【０００９】
本発明はかかる問題点に鑑みてなされたものであって、メモリセルの特性にばらつきが少ない不揮発性半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本願第１発明に係る不揮発性半導体記憶装置は、１つのメモリセルに２ビット分以上の情報を記憶する不揮発性半導体記憶装置において、第１導電型基板と、この第１導電型基板の表面に形成された複数の帯状の素子分離膜と、前記第１導電型基板の表面における前記素子分離膜間の領域に断続的に形成された複数の第２導電型拡散層と、前記第１導電型基板の表面における前記第２導電型拡散層間に形成されたチャネル領域と、前記チャネル領域の上方に形成された複数のコントロールゲートと、前記第２導電型拡散層と前記コントロールゲートとの間に形成された電荷蓄積層と、を有することを特徴とする。
【００１１】
本発明においては、素子分離膜を帯状にしているため、形状安定性が優れた素子分離膜を容易に形成することができる。これにより、素子分離領膜の形状のばらつきにより、各メモリセルの特性がばらつくことを防止することができる。
【００１２】
前記不揮発性半導体記憶装置は、前記第２導電型拡散層のうち前記素子分離膜を挟む１対の第２導電型拡散層に夫々接続された複数の第１の配線と、前記素子分離膜の上方に形成され前記第１の配線を夫々共通接続する複数の第２の配線と、が設けられていてもよく、その場合、例えば、一の第１の配線と前記コントロールゲートを挟んで隣り合う他の第１の配線は、前記一の第１の配線に接続された１対の第２導電型拡散層に挟まれる一の素子分離膜と隣り合う他の素子分離膜を挟む１対の第２導電型拡散層に接続され、平面視で、前記第２の配線と前記コントロールゲートとが直交している。このように、メモリセルのソース及びドレインとなる第２導電型拡散層を、第１の配線を介して、ビット線となる第２の配線に接続することにより、素子分離膜を帯状に形成しても、上層の第２の配線のレイアウトが複雑化しない。よって、第２の配線のレイアウトを複雑化させずに、メモリセルの特性を安定化することができる。
【００１３】
本願第２発明に係る不揮発性半導体記憶装置は、複数個のメモリセルがマトリクス状に配列され、１つの前記メモリセルに２ビット分以上の情報を記憶する不揮発性半導体記憶装置において、第１導電型基板と、この第１導電型基板の表面に形成され第１の方向に延びる複数の帯状の素子分離膜と、前記第１導電型基板の表面における前記素子分離膜間の領域に前記第１の方向に断続的に形成された複数の第２導電型拡散層と、前記第１導電型基板の表面における前記第１の方向に隣り合う前記第２導電型拡散層間に形成されたチャネル領域と、前記チャネル領域の直上域に形成され前記第１の方向に直交する第２の方向に延びる複数のコントロールゲートと、前記第２導電型拡散層と前記コントロールゲートとの間に形成された電荷蓄積層と、前記第１導電性基板上に形成され前記コントロールゲート及び前記電荷蓄積層を覆う第１の層間絶縁膜と、前記第１の層間絶縁膜上に形成された複数の第１の配線と、前記第１の層間絶縁膜に設けられ前記第２導電型拡散層と前記第１の配線とを接続する複数個のコンタクトと、前記第１の層間絶縁膜上に形成され前記第１の配線を覆う第２の層間絶縁膜と、前記第２の層間絶縁膜上に形成された複数の第２の配線と、前記第２の層間絶縁膜に設けられ前記第１の配線と前記第２の配線とを接続する複数のビアと、を有し、前記複数の第１の配線は、夫々前記第２導電型拡散層のうち前記素子分離膜を挟む１対の第２導電型拡散層に接続され、一の第１の配線と前記第１の方向に隣り合う他の第１の配線は、前記一の第１の配線に接続された１対の第２導電型拡散層に挟まれる一の素子分離膜に対して前記第２の方向に隣り合う他の素子分離膜を挟む１対の第２導電型拡散層に接続されており、前記他の第１の配線は、前記一の第１の配線に接続された一の第２の配線に対して前記第２方向に隣り合う他の第２の配線に接続されていることを特徴とする。
【００１４】
本発明においては、素子分離膜が帯状に形成されているため、形状安定性が高く、メモリセルの特性が安定すると共に、電荷蓄積層を形成できる領域が制限されないため、設計の自由度が向上する。また、本発明においては、複数の第１の配線が、夫々、第２導電型拡散層のうち素子分離膜を挟む１対の第２導電型拡散層に接続され、一の第１の配線と前記第１の方向に隣り合う他の第１の配線は、前記一の第１の配線に接続された１対の第２導電型拡散層に挟まれる一の素子分離膜に対して前記第２の方向に隣り合う他の素子分離膜を挟む１対の第２導電型拡散層に接続されており、前記他の第１の配線は、前記一の第１の配線に接続された一の第２の配線に対して前記第２方向に隣り合う他の第２の配線に接続されているため、チャネル領域を挟む１対の第２導電型拡散層に相互に異なる電位を印加することができる。これにより、１つの第２導電型トランジスタにおいて、コントロールゲートの両側に接する電荷蓄積層に、夫々独立して情報を書き込むことができる。この結果、１つのメモリセルに２ビット分以上の情報を記憶させることが可能になる。
【００１５】
前記第２の配線は前記第１方向に延びるように形成されていることが好ましい。また、前記ビアは、前記前記素子分離膜の直上域に形成されていることが好ましい。これにより、第２の配線の加工が容易になる。
【００１６】
更に、前記電荷蓄積層は、例えば、前記チャネル領域とコントロールゲートとの間に形成されていてもよい。これにより、メモリセルの構造が簡素化されるため、低コストで製造することができる。
【００１７】
又は、前記電荷蓄積層は前記コントロールゲートの両側に形成されていてもよく、その場合、この１対の電荷蓄積層上には夫々メモリーゲートが形成されていることが好ましい。このように、１つのセルに独立した２つの電荷蓄積層と、この電荷蓄積層に電位を印加するメモリゲートとを設けることにより、書き込み、読み出し及び消去等の制御性が向上する。
【００１８】
このとき、前記コントロールゲートと前記メモリゲートとが電気的に接続されていてもよい。これにより、配線数を少なくすることができるので、製造コストを低減することができる。
【００１９】
更にまた、前記コントロールゲートと前記チャネル領域との間に絶縁膜が形成されていてもよい。そして、この電荷蓄積層としては、例えば、第１のシリコン酸化膜、シリコン窒化膜及び第２のシリコン酸化膜がこの順に積層された積層膜、第１のシリコン酸化膜、高誘電体膜及び第２のシリコン酸化膜がこの順に積層された積層膜又は導電体粒子が分散している絶縁膜を適用することができる。
【発明の効果】
【００２０】
本発明によれば、素子分離膜を帯状にしているため、形状安定性が向上し、従来の不揮発性半導体記憶装置のように電荷蓄積層の下に素子分離膜が形成されることがなくなり、メモリセルの特性が安定する。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施形態に係る不揮発性半導体記憶装置について、添付の図面を参照して具体的に説明する。図１乃至３は本実施形態の不揮発性半導体記憶装置のレイアウトを示す平面図であり、図１は第２の配線及びそれよりも下層のレイアウトを示す平面図であり、図２は第１の配線及びそれよりも下層のレイアウトを示す平面図であり、図３はコントロールゲート及びそれよりも下層のレイアウトを示す平面図である。また、図４は図１に示すＡ−Ａ線による断面図であり、図５は図１に示すＢ−Ｂ線による断面図あり、図６は図１に示すＣ−Ｃ線による断面図であり、図７は図１に示すＤ−Ｄ線による断面図である。図３乃至７に示すように、本実施形態の不揮発性半導体記憶装置は、シリコン等からなる第１導電型基板１２の表面に、列方向に延びる帯状の素子分離膜２が形成されており、この素子分離膜２間の領域には、第２導電型拡散層１が断続的に形成されている。そして、この素子分離膜２間の領域における第２導電型拡散層１間の領域がチャネル領域となる。即ち、第１導電型基板１２の表面における素子分離膜２間の領域には、第２導電型拡散層１とチャネル領域とが交互に形成されている。
【００２２】
本実施形態の不揮発性半導体記憶装置においては、第１導電型基板１２におけるチャネル領域上には、ゲート絶縁膜１３を介して、行方向に延び、ワード線となる複数のコントロールゲート３ａ乃至３ｄが形成されている。また、コントロールゲート３ａ乃至３ｄの両側には、夫々情報を記憶する記憶部となる電荷蓄積層７ａ及び７ｂが形成されている。この電荷蓄積層７ａ及び７ｂは、例えば、第１のシリコン酸化膜８と、シリコン窒化膜９と、第２のシリコン酸化膜１０とがこの順に積層されたＯＮＯ膜により構成することができる。更に、電荷蓄積層７ａ及び７ｂ上には、夫々、メモリーゲート４ａ乃至４ｈが形成されており、電荷蓄積層７ａ及び７ｂの側面にはサイドウォール１１が形成されている。更にまた、コントロールゲート３ａ乃至３ｄ上には、夫々、シリサイド等により導電層１４を形成してもよい。なお、メモリゲート４ａ乃至４ｈは、第２導電型拡散層１の両側に形成されたメモリゲート同士、即ち、メモリゲート４ｂとメモリゲート４ｃ、メモリゲート４ｄとメモリゲート４ｅ、メモリゲート４ｆとメモリゲート４ｇとが接続されており、夫々、同一の電位が印加される。
【００２３】
本実施形態の不揮発性半導体記憶装置においては、上述の構成のメモリセルが形成された第１導電型基板１２上に、メモリセルを覆うように第１の層間絶縁膜１７が形成されている。また、第２導電型拡散層１上には、第２導電型拡散層１に接続し、第１の層間絶縁膜１７を貫通する複数のコンタクト５が形成されている。そして、図２に示すように、行方向に隣り合う２つのコンタクト５同士が、第１の層間絶縁膜１７上に形成された第１の配線１６により相互に接続されている。即ち、素子分離膜２を挟む１対の第２導電型拡散層１が、コンタクト５を介して第１の配線１６に接続されている。このとき、一の第１の配線と列方向に隣り合う他の第１の配線は、一の第１の配線に接続されている１対の第２導電型拡散層により挟まれる素子分離膜と行方向に隣り合う素子分離膜を挟む１対の第２導電型拡散層に接続されている。更に、第１の層間絶縁膜１７上には、第１の配線１６を覆う第２の層間絶縁膜１８が形成されており、第１の配線１６上の素子分離膜２の直上域には、第１の配線１６に接続し、第２の層間絶縁膜１８を貫通するビア１５が設けられている。これにより、列方向におけるビア１５のピッチは、コントロールゲート３ａ乃至３ｄのピッチの２倍になる。
【００２４】
更にまた、図１に示すように、第２の層間絶縁膜１８上には、列方向に延び、ビット線となる第２の配線６ａ乃至６ｅが形成されている。この第２の配線６ａ乃至６ｅは、夫々、列方向に配列しているビア１５を共通接続している。即ち、列方向に隣り合うビア１５は、相互に異なるビット線に接続されている。このように、本実施形態の不揮発性半導体記憶装置においては、第２導電型拡散層１がコンタクト５、第１の配線１６及びビア１５を介してビット線である第２の配線６ａ乃至６ｅに接続されており、チャネル領域を挟む１対の第２導電型拡散層１が、相互に異なる第２の配線６ａ乃至６ｅに接続されている。
【００２５】
本実施形態の不揮発性半導体記憶装置においては、チャネル領域を挟む１対の第２導電型拡散層１がソース・ドレイン領域として機能し、ゲート絶縁膜１３及びコントロールゲート３ａ乃至３ｄと共に第２導電型トランジスタを形成する。そして、この１つの第２導電型トランジスタからなるメモリセルが複数個、マトリクス状に配列されている。このため、本実施形態の不揮発性半導体記憶装置においては、列方向に相互に隣り合うメモリセルがソース及びドレインを共有している。
【００２６】
このように、本実施形態の不揮発性半導体記憶装置は、素子分離膜２が帯状であるため、容易に、安定して形成することができる。このため、素子分離領膜の形状のばらつきにより、各メモリセルの特性がばらつくことを防止することができるため、メモリセルの動作が安定する。また、電荷蓄積層７ａ乃至７ｈを形成できる領域の制限がなくなるため、設計の自由度が向上する。
【００２７】
また、本実施形態の不揮発性半導体記憶装置は、層数がロジックの層数よりも少ないため、ロジックと混載する用途にも適用することができる。
【００２８】
次に、本実施形態の不揮発性半導体記憶装置の動作について説明する。先ず、書き込みを行う場合は、例えば、電荷蓄積層７ｃに書き込みを行う場合、メモリゲート４ｃに５．５Ｖを印加し、メモリゲート４ｄに３．３Ｖを印加する。また、コントロールゲート３ｂには０．８Ｖを印加し、第２の配線６ｄに４．５Ｖ、第２の配線６ｅを接地する。これにより、チャネル領域に熱電子が発生し、この熱電子が電荷蓄積層のシリコン窒化膜に捕獲される。この電荷蓄積層に電子が捕獲されると、メモリセルを構成するトランジスタのしきい値電圧が変化する。このとき、このとき、ドレイン側の選択ビット線（第２の配線６ｄ）と隣接する非選択ビット線（第２の配線６ｃ）は、電流が流れないように、オープンにするか、又は選択ビット線よりも低い２Ｖ程度の電圧、即ち、インヒビット電圧を印加する。
【００２９】
また、消去する際は、メモリゲートに、例えば、−３Ｖ程度の負電圧を印加し、消去する電荷蓄積層に隣接する第２導電型拡散層１に４Ｖ程度を印加する。これにより、バンド間トンネルにより発生するホールエレクトロンペアに起因するホットホールがメモリ領域に注入される。
【００３０】
また、読み出しは、電荷蓄積層のしきい値電圧の変化分を検知することにより行われる。具体的には、コントロールゲートに０．８Ｖ程度の正電圧を印加し、ドレイン側の選択ビット線である第２の配線６ｅに１．５Ｖ（書き込み時よりも低い電圧）を印加し、ソース側の選択ビット線である第２の配線６ｆを接地する。このとき、ドレイン側の選択ビット線と隣接する非選択ビット線はオープンにする。
【００３１】
なお、本実施形態の不揮発性反動記憶装置は、コントロールゲートの両側面にＯＮＯ膜を設けているが、本発明はこれに限定されるものではなく、１つのセルに２ビット分以上の情報を記憶することができるセル構造であればよい。図８及び図９は本実施形態の不揮発性半導体記憶装置における他のセル構造を示す断面図である。図８に示すメモリセルは、第１導電型基板１２の表面のチャネル領域上にゲート絶縁膜７を介してコントロールゲート３が形成されており、このコントロールゲート３の両側面にはＯＮＯ膜により電荷蓄積層７が形成されている。また、電荷蓄積層７上には、夫々、メモリゲート４が形成されている。更に、電荷蓄積層７の側面には、夫々、サイドウォール１１が形成されている。更にまた、このサイドウォール１１の下部の第１導電型基板１２の表面には、第２導電型拡散層１が形成されている。そして、コントロールゲート３及びこのコントロールゲート３を挟む１対のメモリゲート４は、導電層１４を介して電気的に接続されている。
【００３２】
このように、コントロールゲート３と、このコントロールゲート３を挟む１対のメモリゲート４を電気的に接続することにより、配線数が少なくなり、動作時の制御が簡素化される。
【００３３】
また、図９に示すメモリセルは、第１導電型基板１２の表面のチャネル領域上に、ＯＮＯ膜により電荷蓄積層７が形成されており、この電荷蓄積層７上にコントロールゲート３が形成されている。また、コントロールゲート３上には導電膜１４が形成されており、電荷蓄積層７及びコントロールゲート３の両側面には、夫々、サイドウォール１１が形成されている。更に、サイドウォール１１の下部の第１導電型基板１２の表面には、第２導電型拡散層１が形成されている。メモリセルを上述の構成にすることにより、製造が容易になり、低コストで２ビット／セル型不揮発性メモリを製造することができる。
【図面の簡単な説明】
【００３４】
【図１】本発明の実施形態の不揮発性半導体記憶装置における第２の配線及びそれよりも下層のレイアウトを示す平面図である。
【図２】本発明の実施形態の不揮発性半導体記憶装置における第１の配線及びそれよりも下層のレイアウトを示す平面図である。
【図３】本発明の実施形態の不揮発性半導体記憶装置におけるコントロールゲート及びそれよりも下層のレイアウトを示す平面図である。
【図４】図１に示すＡ−Ａ線による断面図である。
【図５】図１に示すＢ−Ｂ線による断面図である。
【図６】図１に示すＣ−Ｃ線による断面図である。
【図７】図１に示すＤ−Ｄ線による断面図である。
【図８】本発明の実施形態の不揮発性半導体記憶装置における他のセル構造を示す断面図である。
【図９】本発明の実施形態の不揮発性半導体記憶装置における他のセル構造を示す断面図である。
【図１０】従来の２ビット／セル型の不揮発性半導体記憶装置を示す平面図であり、
【図１１】従来の２ビット／セル型の不揮発性半導体記憶装置のセル構造を示す断面図である。
【符号の説明】
【００３５】
１、１０１；拡散層
２、１０２；素子分離膜
３、３ａ〜３ｄ、１０３；コントロールゲート
４、４ａ〜４ｈ、１０４ａ、１０４ｂ；メモリゲート
５、１０５；コンタクト
６、６ａ〜６ｅ、１０６；第２の配線（ビット線）
７、７ａ〜７ｈ、１０７ａ、１０７ｂ；電荷蓄積層
１１、１１１；サイドウォール
１２、１１２；基板
１３、１１３；ゲート絶縁膜
１４；導電層
１５；ビア
１６；第１の配線
１７；第１の層間絶縁膜
１８；第２の層間絶縁膜
１０８、１１０；シリコン酸化膜
１０９；シリコン窒化膜
【図１】
2005236052.tif 000003
【図２】
2005236052.tif 000004
【図３】
2005236052.tif 000005
【図４】
2005236052.tif 000006
【図５】
2005236052.tif 000007
【図６】
2005236052.tif 000008
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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