(57)【要約】【課題】  回線処理部と回線スイッチ部とのインタフェースの煩雑化を解消することが可能になる伝送装置、データ処理装置、経路選択装置および制御装置を提供する。【解決手段】  送受信制御部７は信号Ｓ１Ｆと信号Ｓ２Ｆとを同時に受信した場合、送信部１Ｓに対して信号Ｓ１Ｔを送出する。信号Ｓ１Ｔは送信部１Ｓに対し、データの送出を一定の時間待機させるための信号である。送信部１Ｓは信号Ｓ１Ｔが入力されている期間は、データバス６に対するデータの出力を待機する。よって、データバス６に対するデータの送出は送信部２Ｓ、送信部１Ｓ、の順に行なわれ、データバス６へのデータ送出の重複が防止される。送受信制御部７によって上記のような制御動作が行なわれることで回線処理部４と回線スイッチ部５のインタフェースは一組のデータバスによって実現される。【選択図】        図２
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【特許請求の範囲】
【請求項１】
複数の入力経路および複数の出力経路との間でデータ交換を行なう伝送装置であって、
第１、第２のデータが共通して伝送される共通伝送路と、
前記複数の入力経路のうちのいずれか１つの入力経路を介して取得した入力データに所定の入力処理を行なって前記第１のデータを前記共通伝送路に出力するとともに第１の送信情報を出力し、第１の受信指示に応じて前記第２のデータを前記共通伝送路から取得し、前記第２のデータに所定の出力処理を行なって出力データを所定の出力先に送出するデータ処理回路と、
第２の受信指示に応じて前記共通伝送路から前記第１のデータを取得し、前記第１のデータに応じて前記所定の出力先として前記複数の出力経路のうちの１つを選択する選択処理を行なって、前記第２のデータを前記共通伝送路に出力するとともに第２の送信情報を出力する経路選択回路と、
前記第１の送信情報を受けて前記第２の受信指示を出力し、前記第２の送信情報を受けて前記第１の受信指示を出力し、前記第１の送信情報と前記第２の送信情報が競合すると前記データ処理回路か前記経路選択回路かのいずれか一方の回路に対し、前記共通伝送路へのデータ出力を所定の期間待機させる制御回路とを備える、伝送装置。
【請求項２】
前記データ処理回路は、
前記第１のデータを受けて前記第１のデータおよび前記第１の送信情報を出力し、前記制御回路から待機指示を受ける期間は前記第１のデータの出力を待機する第１の送信回路と、
前記第１の受信指示に応じて導通する第１のゲート回路と、
前記第１のゲート回路を介して前記第２のデータを取得する第１の受信回路とを含み、
前記経路選択回路は、
前記第２のデータを受けて前記第２のデータおよび前記第２の送信情報を出力する第２の送信回路と、
前記第２の受信指示に応じて導通する第２のゲート回路と、
前記第２のゲート回路を介して前記第１のデータを取得する第２の受信回路とを含む、請求項１に記載の伝送装置。
【請求項３】
前記制御回路は、
前記第１の送信情報を受けて前記第２の受信指示を出力する第１の指示回路と、
前記第２の送信情報を受けて前記第１の受信指示を出力する第２の指示回路と、
前記第１の送信情報と前記第２の送信情報の各々を受けて、前記第１，第２の送信情報が競合したことを検知すると前記待機指示を出力する調整回路とを含む、請求項２に記載の伝送装置。
【請求項４】
前記データ処理回路は、
前記第１のデータを受けて前記第１のデータおよび前記第１の送信情報を出力する第１の送信回路と、
前記第１の受信指示に応じて導通する第１のゲート回路と、
前記第１のゲート回路を介して前記第２のデータを取得する第１の受信回路とを含み、
前記経路選択回路は、
前記第２のデータを受けて前記第２のデータおよび前記第２の送信情報を出力し、前記制御回路から待機指示を受ける期間は前記第２のデータの出力を待機する第２の送信回路と、
前記第２の受信指示に応じて導通する第２のゲート回路と、
前記第２のゲート回路を介して前記第１のデータを取得する第２の受信回路とを含む、請求項１に記載の伝送装置。
【請求項５】
前記制御回路は、
前記第１の送信情報を受けて前記第２の受信指示を出力する第１の指示回路と、
前記第２の送信情報を受けて前記第１の受信指示を出力する第２の指示回路と、
前記第１の送信情報と前記第２の送信情報の各々を受けて、前記第１，第２の送信情報が競合したことを検知すると前記待機指示を出力する調整回路とを含む、請求項４に記載の伝送装置。
【請求項６】
複数の入力経路および複数の出力経路との間でデータ交換を行なう伝送装置に用いられるデータ処理装置であって、
前記複数の入力経路のうちのいずれか１つの入力経路を介して取得した入力データに所定の入力処理を行なって生成される第１のデータを受けて前記第１のデータおよび送信情報を出力し、外部から待機指示を受ける期間は前記第１のデータの出力を待機する送信回路と、
外部から送られる受信指示に応じて導通するゲート回路と、
所定の出力先として前記複数の出力経路のうちの１つを選択する選択処理が前記第１のデータに対して行なわれた第２のデータを前記ゲート回路を介して取得し、前記第２のデータに所定の出力処理が行なわれた出力データが前記所定の出力先に送出されるように前記第２のデータを出力する受信回路とを備える、データ処理装置。
【請求項７】
複数の入力経路および複数の出力経路との間でデータ交換を行なう伝送装置に用いられる経路選択装置であって、
外部から送られる受信指示に応じて導通するゲート回路と、
前記複数の入力経路のうちのいずれか１つの入力経路から送られた入力データに対して所定の入力処理が行なわれた第１のデータを前記ゲート回路を介して取得し、前記第１のデータに応じた所定の出力先として前記複数の出力経路のうちの１つを選択する選択処理が前記第１のデータに対して行なわれるように、前記第１のデータを出力する受信回路と、
前記第１のデータに対して前記選択処理が行なわれて生成される第２のデータを受けて前記第２のデータおよび送信情報を出力し、外部から待機指示を受ける期間は前記第２のデータの出力を待機する送信回路とを備える、経路選択装置。
【請求項８】
複数の入力経路および複数の出力経路との間でデータ交換を行なう伝送装置に用いられ、前記複数の入力経路のうちのいずれか１つの入力経路を介して取得した入力データに所定の入力処理を行なって、第１のデータを出力するとともに第１の送信情報を出力し、第１の受信指示に応じて第２のデータを取得し、前記第２のデータに所定の出力処理を行なって出力データを所定の出力先に送出するデータ処理装置と、第２の受信指示に応じて前記第１のデータを取得し、前記第１のデータに応じて前記所定の出力先として前記複数の出力経路のうちの１つを選択する選択処理を行なって、前記第２のデータを出力するとともに第２の送信情報を出力する経路選択装置の各々の装置のデータ出力を制御する制御装置であって、
前記第１の送信情報を受けて前記第２の受信指示を出力する第１の指示回路と、
前記第２の送信情報を受けて前記第１の受信指示を出力する第２の指示回路と、
前記第１の送信情報と前記第２の送信情報の各々を受けて、前記第１，第２の送信情報が競合したことを検知すると、前記データ処理装置か前記経路選択装置かのいずれか一方の装置に対し、データ出力を待機させる待機指示を出力する調整回路とを備える、制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はデジタル通信、データ伝送等の分野において利用される伝送装置、データ処理装置、経路選択装置および制御装置に関するものであり、より特定的にはデータ伝送速度の高速化に伴う伝送装置内部のインタフェースの煩雑化を解消することが可能な伝送装置、データ処理装置、経路選択装置および制御装置に関するものである。
【背景技術】
【０００２】
近年、音声や映像のデジタル化や光ケーブル通信技術の発達に伴い、マルチメディア通信が可能となるにつれて高速、広帯域のネットワークが求められるようになっている。このような通信を支える技術の１つに、ＡＴＭ（Ａｓｙｎｃｈｒｏｎｏｕｓ  Ｔｒａｎｓｆｅｒ  Ｍｏｄｅ、非同期転送モード）がある。
【０００３】
ＡＴＭとは単位時間あたりに伝送されるセル（パケット）の数を変化させることで通信中に帯域（情報を送る伝送速度の幅）を自由に変えることができるデータ転送モードである。ＡＴＭにおいては情報はすべて５３バイトの「セル」と呼ばれるパケットに分割されて伝送される。通信網ではセルに含まれるヘッダの情報に従ってセルの伝送路（以下では経路とも称する）が選択される。セルは光ファイバなどの物理的な回線に仮想的に含まれる複数の経路（仮想チャネル）のうちの選択されたいずれかの経路を伝達する。
【０００４】
ＡＴＭによるデータ伝送においては、セルの伝送路の選択や伝送路の動作チェック処理を実現するための装置であるＡＴＭ装置が回線の途中に設けられる。なお、以下ではこのようなＡＴＭ装置を単に「伝送装置」と称することにする。
【０００５】
伝送装置には外部、つまり回線とのインタフェースを担う回線処理部および上り回線と下り回線を経由して伝送される各々のデータに対する経路選択処理（スイッチ処理）を行なう回線スイッチ部が含まれる。なお、上り回線とは情報を要求する側に接続される回線であり、下り回線とは情報を提供する側に接続される回線のことを指す。
【０００６】
回線処理部及び回線スイッチ部とのインタフェースを構成する従来の回路例について説明する。従来のインタフェースを構成する回路には上り回線から送られたデータを受けるため、回線処理後のデータを出力する送信部（以後、第１の送信部と称する）と第１の送信部の出力を受ける受信部（以後、第２の受信部と称する）が含まれる。また、下り回線にデータを出力するため、従来のインタフェースを構成する回路にはスイッチ処理後のデータを出力する送信部（以後、第２の送信部と称する）と第２の送信部の出力を受ける受信部（以後、第１の受信部と称する）が含まれる。
【０００７】
なお、第１の送信部および第１の受信部は回線処理部に含まれ、第２の送信部および第２の受信部は回線スイッチ部に含まれる。また、回線処理部および回線スイッチ部は一般的にはそれぞれ別の装置（たとえばＬＳＩ）に含まれる。
【０００８】
回線処理部および回線スイッチ部の各々で行なわれる処理について説明する。回線処理部では外部、つまり、上り回線および下り回線とのインタフェースを担当する。回線処理部は上り回線から入力されるデータを受けて回線処理部内で使用しているクロック信号に同期させてデータの波形を整形するリタイミング処理を行なう。また、回線処理部は、下り回線に出力するデータを回線スイッチ部から受けて同様にリタイミング処理を行なう。
【０００９】
また、回線処理部は上り回線から入力されるデータの管理情報領域に含まれる回線切断や伝送路の伝送品質の劣化を示す伝送路アラーム（警報）等の管理情報を抽出する。さらに、回線処理部は下り回線に出力するデータに上述の伝送路アラーム等の管理情報を挿入する挿入処理を行なう。
【００１０】
回線スイッチ部では上り回線及び下り回線に対するスイッチ処理を行なう。つまり、回線スイッチ部はデータ交換のためのいずれかの経路を回線から選択する。
【００１１】
回線処理部と回線スイッチ部とのインタフェースでは、各々の回路部や伝送装置内においてデータ処理が容易に行なわれるようデータ転送速度を外部の回線におけるデータの伝送速度よりも低くする必要がある。よって、データ転送速度を低くするため回線処理部及び回線スイッチ部とのインタフェース部には並列にデータ伝送を行なうパラレル伝送のための複数本のライン（パラレルライン）が通常設けられる。パラレルラインの本数を増やすことで回線におけるデータ伝送速度の高速化に対してもパラレルラインの１本あたりのデータ転送速度は従来のまま維持される。
【００１２】
次に回線処理部と回線スイッチ部とのインタフェースにおける動作について説明する。回線処理部に含まれる第１の送信部はデータリタイミングや管理情報抽出などの回線処理を行なった後のデータを回線スイッチ部に含まれる第２の受信部に対して送出する。第２の受信部は第１の送信部から送られるデータを受信し、スイッチ処理を行なう後段の回路へと送出する。
【００１３】
一方、回線スイッチ部に含まれる第２の送信部は、スイッチ処理後のデータを回線処理部に含まれる第１の受信部に対し送出する。第１の受信部は第２の送信部からのデータを受信し、データリタイミング処理や管理情報の挿入などの回線処理を行なう後段の回路へと送出する。
【００１４】
このように通信ネットワークに接続されてデータ通信の際にデータ伝送のための各種制御処理を行なう装置の例として特開平７−２４４６２３号公報（特許文献１）では、並列データとシリアルデータとを相互に変換して送受信する伝送制御装置の受信データを送信までの間に一時的に格納する記憶手段（バッファ）を持ち、バッファに記憶されているデータを出力する際にバッファに記憶された制御データに対応した転送処理を行なうことによってデータ伝送速度に大きな差があるデータ処理ステーション装置間でデータの伝送を高い信頼度で効率よく行なう伝送制御装置が開示される。
【特許文献１】特開平７−２４４６２３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
伝送装置内に含まれる回線処理部及び回線スイッチ部とのインタフェースを構成する回路において従来の回路を使用した場合、上り回線からのデータを受ける伝送ラインと下り回線に送るデータを伝送する伝送ラインの計２種類の伝送ラインが必要になる。各々の伝送ラインは複数のパラレルラインを含む。よって、回線処理部を含むＬＳＩと回線スイッチ部を含むＬＳＩにおいて相互に接続を行なうために必要な端子の数が不足する現象（ピンネック）が生じる。また、インタフェースも煩雑になる。
【００１６】
このような課題は処理すべき回線データ速度の高速化が進んだ場合にも回線処理部及び回線スイッチ部における処理速度を維持すべく、各々の回路部間に接続されるパラレルラインの数を増加させることに起因して発生する。しかしながら、パラレルラインの数を増やすことによって生じる課題に対する具体的な解決方法は特許文献１等には開示されていない。
【００１７】
この発明は、上述のような課題を解決するためになされたものであって、その目的は、回線処理部および回線スイッチ部を構成するＬＳＩ等に生じるピンネックの問題やインタフェースの煩雑化を解消することにある。
【課題を解決するための手段】
【００１８】
本発明は、要約すれば、複数の入力経路および複数の出力経路との間でデータ交換を行なう伝送装置であって、共通伝送路と、データ処理回路と、経路選択回路と、制御回路とを備える。
【００１９】
共通伝送路には、第１、第２のデータが共通して伝送される。
【００２０】
データ処理回路は、複数の入力経路のうちのいずれか１つの入力経路を介して取得した入力データに所定の入力処理を行なって第１のデータを共通伝送路に出力するとともに第１の送信情報を出力する。また、データ処理回路は、第１の受信指示に応じて第２のデータを共通伝送路から取得し、第２のデータに所定の出力処理を行なって出力データを所定の出力先に送出する。
【００２１】
経路選択回路は、第２の受信指示に応じて共通伝送路から第１のデータを取得し、第１のデータに応じて所定の出力先として複数の出力経路のうちの１つを選択する選択処理を行なって、第２のデータを共通伝送路に出力するとともに第２の送信情報を出力する。
【００２２】
制御回路は、第１の送信情報を受けて第２の受信指示を出力し、第２の送信情報を受けて第１の受信指示を出力し、第１の送信情報と第２の送信情報が競合するとデータ処理回路か経路選択回路かのいずれか一方の回路に対し、共通伝送路へのデータ出力を所定の期間待機させる。
【発明の効果】
【００２３】
本発明の伝送装置、データ処理装置、経路選択装置および制御装置によれば、回線処理部を含むデータ処理装置と回線スイッチ部を含む経路選択装置が各々個別にＬＳＩで構成されている場合においてピンネックの問題を解決することが可能になる。また、本発明の伝送装置、データ処理装置、経路選択装置および制御装置によれば、回線処理部と回線スイッチ部とのインタフェースの煩雑化を解消することが可能になる。
【発明を実施するための最良の形態】
【００２４】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
【００２５】
［実施の形態１］
図１は、実施の形態１の伝送装置の構成の一例を示す概略ブロック図である。
【００２６】
図１を参照して、伝送装置１００は、回線ＬＮから入力されるデータを受け、各種処理を行なって回線ＬＮにデータを出力する伝送制御部１を備える。なお、説明の便宜上、以後において回線ＬＮのうち伝送装置１００がデータを受ける回線を「上り回線」と称し、伝送装置１００がデータを出力する回線を「下り回線」と称することにする。
【００２７】
このような伝送装置１００の応用例について説明する。伝送装置１００がＡＴＭ装置であれば、伝送装置１００は、たとえば電話回線の交換を行なう交換機として用いられる。また、伝送装置１００は、たとえばＬＡＮ（Ｌｏｃａｌ  Ａｒｅａ  Ｎｅｔｗｏｒｋ）を構成するための装置であるハブ（ＨＵＢ）やルータなどにも適用されてもよい。
【００２８】
以下において説明の便宜上、伝送装置１００はＡＴＭ装置であるとして説明する。ただし、本発明はＡＴＭ装置としてのみ利用可能であると限定されるものではない。ＡＴＭは本発明の伝送装置の適用に好適な通信技術の一例に過ぎず、回線とのインタフェースを担当する装置と経路選択を行なう装置が含まれる伝送装置であれば本発明は適用可能である。
【００２９】
伝送制御部１では回線ＬＮから入力されるデータに各種の入力処理を行なう。入力処理は、たとえば、入力データの管理情報領域に含まれる回線切断や伝送路の伝送品質の劣化を示す伝送路アラーム（警報）等の管理情報を抽出する警報等管理情報抽出処理や、回路内で回線データが適切に処理されるように回路内で使用しているクロック信号にデータを同期させて波形を整形するリタイミング処理などである。
【００３０】
また、伝送制御部１は回線処理後のデータに対し複数ある経路（仮想チャネル）のうちからデータが出力されるべき経路を選択する回線スイッチ処理を行なう。さらに、伝送制御部１は回線ＬＮに出力するデータに各種の出力処理を行なう。出力処理は、たとえば、データ経路選択後のデータの管理情報領域に回線切断や伝送路の伝送品質の劣化を示す伝送路アラーム（警報）等の管理情報を挿入する警報等管理情報挿入処理や出力データへのリタイミング処理などである。
【００３１】
伝送装置１００は、さらに、伝送制御部１にデータの出力先となる経路を指定する回線制御部２と、伝送制御部１において抽出された警報情報を収集する警報収集部３とを備える。
【００３２】
伝送制御部１は、回線ＬＮとのインタフェースを担当し回線ＬＮから入力されるデータに各種の入力処理を行ない回線ＬＮに出力するデータに各種の出力処理を行なう回線処理部４と、回線処理部４から出力されるデータに回線スイッチ処理を行なってデータを出力する回線スイッチ部５と、回線処理部４と回線スイッチ部５との間で双方向のデータ伝送を行なうデータバス６とを含む。
【００３３】
伝送制御部１は、さらに、回線処理部４と回線スイッチ部５との間におけるデータ伝送を制御するための送受信制御部７を含む。
【００３４】
送受信制御部７は回線処理部４がデータバス６にデータを出力することを示す送信情報を受けると、回線処理部４が出力したデータをデータバス６から取得するよう回線スイッチ部５に指示する。また、送受信制御部７は、回線スイッチ部５がデータバス６にデータを出力することを示す送信情報を受けると、回線スイッチ部５が出力したデータをデータバス６から取得するよう回線処理部４に指示する。さらに、送受信制御部７は、回線処理部４が出力した送信情報と回線スイッチ部５が送信した送信情報が同時に入力された競合状態において回線処理部４か回線スイッチ部５かのいずれかにデータバス６へのデータの出力を待機するよう指示を行なう。
【００３５】
図２は、伝送制御部１の構成を説明する図である。
【００３６】
図２においては、特に、図１に示される伝送制御部１の内部インタフェースを構成する部分に関して詳細な説明が行なわれる。
【００３７】
図２を参照して、伝送制御部１は、回路処理部４と、回線スイッチ部５と、データバス６と、送受信制御部７とを含む。
【００３８】
回路処理部４は、回線ＬＮから入力されるデータに各種の入力処理を行ない回線ＬＮに出力するデータに各種の出力処理を行なう処理部１１を含む。
【００３９】
回路処理部４は、さらに、処理部１１からデータを受けてデータバス６にデータを出力し、データを出力する直前には信号Ｓ１Ｆを出力する送信部１Ｓを含む。信号Ｓ１Ｆはデータを送信することを送受信制御部７に対して示す第１の出力タイミング信号である。送信部１Ｓは、また、入力されるデータに対しリタイミング処理を行なう。
【００４０】
回路処理部４は、さらに、送受信制御部７から第１のゲート制御信号である信号Ｓ１Ｇを受けて導通するゲート部１Ｇを含む。
【００４１】
回路処理部４は、さらに、ゲート部１Ｇを介してデータバス６から回線ＬＮに出力するデータを取得する受信部１Ｒを含む。受信部１Ｒは、また、入力されるデータに対しリタイミング処理を行なう。
【００４２】
回線スイッチ部５は、送受信制御部７から第２のゲート制御信号である信号Ｓ２Ｇを受けて導通するゲート部２Ｇを含む。
【００４３】
回線スイッチ部５は、さらに、ゲート部２Ｇを介してデータバス６から回線ＬＮに入力されたデータを取得する受信部２Ｒを含む。
【００４４】
回線スイッチ部５は、さらに、受信部２Ｒから入力されるデータにスイッチ処理等の各種の処理を行なうスイッチ部２１を含む。
【００４５】
回線スイッチ部５は、さらに、スイッチ部２１から入力されるデータをデータバス６に出力するとともに、データを出力する直前には信号Ｓ２Ｆを出力する送信部２Ｓを含む。信号Ｓ２Ｆはデータを送信することを送受信制御部７に対して示す第２の出力タイミング信号である。
【００４６】
なお、以上説明されるように、送信部１Ｓ、受信部１Ｒ、ゲート部１Ｇは回線処理部４に含まれる。また、送信部２Ｓ、受信部２Ｒ、ゲート部２Ｇは回線スイッチ部５に含まれる。回線処理部４と回線スイッチ部５は各々別の装置（たとえばＬＳＩ）に含まれる。また、送受信制御部７は回線処理部４あるいは回線スイッチ部５に含まれず、回線処理部４や回線スイッチ部５が含まれる装置とは別の装置に含まれる。
【００４７】
次に回路の動作について、図２を参照しながら説明する。
【００４８】
まず、送信部１Ｓおよび送信部２Ｓはデータバス６にデータ送出を行なう直前に送受信制御部７がデータ送信のタイミングを調整することができるよう、出力タイミング信号である信号Ｓ１Ｆ，Ｓ２Ｆを送る。送信部１Ｓからは信号Ｓ１Ｆが送られる。一方、送信部２Ｓからは信号Ｓ２Ｆが送られる。
【００４９】
送受信制御部７は送信部１Ｓ，２Ｓのデータ出力タイミングの監視及び制御を行なう。送受信制御部７は信号Ｓ１Ｆを受信した場合、ゲート部２Ｇに対し導通を指示する信号Ｓ２Ｇを送出する。
【００５０】
ゲート部２Ｇは通常の状態ではクローズ状態、つまり非導通であり入力データを伝送させない状態である。ゲート部２Ｇは、送受信制御部７から信号Ｓ２Ｇを受信すると送信部１Ｓからデータバス６に出力されたデータを入力し後段の受信部２Ｒに入力したデータをそのまま出力する。
【００５１】
同様に、送受信制御部７は第２の出力タイミング信号である信号Ｓ２Ｆを受けるとゲート部１Ｇに導通を指示する信号Ｓ１Ｇを送出する。
【００５２】
ゲート部１Ｇはゲート部２Ｇと同様に通常はクローズ状態である。ゲート部１Ｇは送受信制御部７から信号Ｓ１Ｇを受信すると送信部２Ｓからデータバス６に出力されたデータを入力し、後段の受信部１Ｒに入力したデータをそのまま出力する。
【００５３】
送受信制御部７は信号Ｓ１Ｆと信号Ｓ２Ｆとを同時に受信した場合、送信部１Ｓに対して信号Ｓ１Ｔを送出する。信号Ｓ１Ｔは送信部１Ｓに対しデータの送出を一定の時間待機させるための信号である。送信部１Ｓは信号Ｓ１Ｔが入力されている期間は、データバス６に対するデータの出力を待機する。
【００５４】
よって、実施の形態１の伝送装置の効果について説明すると、データバス６に対するデータの送出は送信部２Ｓ、送信部１Ｓ、の順に行なわれるのでデータバス６へのデータ送出の重複が防止される。
【００５５】
また、送受信制御部７によって上記のような制御動作が行なわれることで回線処理部４と回線スイッチ部５のインタフェースは一組のデータバスによって実現される。従来の回路においては上り回線用と下り回線用の各々の伝送ラインが必要であり、各伝送ラインは複数のパラレルラインから構成される。本発明の伝送装置におけるインタフェース部は、従来の回路のインタフェース部と比較するとインタフェースラインの本数を半分に減らすことが可能になる。
【００５６】
さらに、送受信制御部７によって回線処理部４および回線スイッチ部５からデータバスへのデータ送信の順序が制御されることによって、データバス６上でデータが重複される問題、あるいは回線処理部４からデータバス６に出力されたデータが回線スイッチ部５で処理が行なわれずに回線処理部４に入力されるという問題も防ぐことができる。
【００５７】
次に、このようなデータ伝送の制御を可能にする送受信制御部７の構成について説明する。
【００５８】
図３は、送受信制御部７の構成を示す図である。
【００５９】
図３を参照して、送受信制御部７は信号Ｓ２Ｆを受けて信号Ｓ１Ｇを出力するゲート制御回路３０と、信号Ｓ１Ｆを受けて信号Ｓ２Ｇを出力するゲート制御回路３２と、信号Ｓ１Ｆと信号Ｓ２Ｆの各々を受け、信号Ｓ１Ｆと信号Ｓ２Ｆが同時に入力されると図２の送信部１Ｓに対してデータバスへのデータの出力を一定の期間待機させる信号Ｓ１Ｔを出力するとともに、信号Ｓ１Ｔを出力する期間と同じ期間、ゲート制御回路３２に対し信号Ｓ２Ｇの出力を待機させる信号ＳＷＡを出力する調停回路３１とを含む。
【００６０】
さらに、送受信制御部７の動作について詳細に説明する。
【００６１】
図４は、送受信制御部７の動作を説明するタイミングチャートである。
【００６２】
図４を参照して、時刻ｔ１〜ｔ３においては回線処理部４から回線スイッチ部５に対しデータを送信する場合における送受信制御部７の動作が示される。また、時刻ｔ３〜ｔ５においては回線スイッチ部５から回線処理部４に対しデータを送信する場合における送受信制御部７の動作が示される。さらに、時刻ｔ５以後は回線処理部４および回線スイッチ部５によるデータ送信が競合した場合の送受信制御部７の動作が示される。
【００６３】
まず、回線処理部４から回線スイッチ部５に対しデータを送信する場合における送受信制御部７の動作を説明する。
【００６４】
時刻ｔ１において送信部１Ｓから送出された信号Ｓ１Ｆがゲート制御回路３２に入力される。ゲート制御回路３２はＨレベルの信号Ｓ１Ｆを受けると時刻ｔ２においてＨレベルの信号Ｓ２Ｇをゲート部２Ｇに対して出力する。つまり、送受信制御部７は回線スイッチ部５に対し、回線処理部４から出力されるデータを入力するよう指示する。
【００６５】
なお、信号波形の論理はハイアクティブである。つまり信号の論理レベルがＨレベルの状態が活性化状態である。以後の説明においても信号波形の論理はすべてハイアクティブである。
【００６６】
次に、回線スイッチ部５から回線処理部４に対しデータを送信する場合における送受信制御部７の動作について説明する。
【００６７】
時刻ｔ３において、送信部２Ｓから送出された信号Ｓ２Ｆがゲート制御回路３０に入力される。ゲート制御回路３０は信号Ｓ２Ｆを受けると時刻ｔ４において信号Ｓ１Ｇをゲート部１Ｇに対して出力する。つまり、送受信制御部７は回線処理部４に対し回線スイッチ部５から出力されるデータを入力するよう指示する。
【００６８】
さらに、回線処理部４および回線スイッチ部５によるデータ送信が競合した場合の送受信制御部７の動作について説明する。
【００６９】
時刻ｔ５において、信号Ｓ１Ｆがゲート制御回路３２に入力され、同時に信号Ｓ２Ｆがゲート制御回路３０に入力される。ゲート制御回路３０は時刻ｔ３〜ｔ４における動作と同様に時刻ｔ６において信号Ｓ１Ｇを出力する。調停回路３１は信号Ｓ１Ｆと信号Ｓ２Ｆを同時に受けた場合に機能する。調停回路３１は、信号Ｓ１Ｆと信号Ｓ２Ｆを同時に受けると信号Ｓ１Ｔをある一定の長さで送信部１Ｓに対して出力する。送信部１Ｓは信号Ｓ１Ｔを受ける間はデータを出力しない。
【００７０】
さらに、調停回路３１は信号Ｓ１Ｆと信号Ｓ２Ｆを同時に受けるとゲート制御回路３２に対して信号ＳＷＡを出力する。信号ＳＷＡを出力する期間は信号Ｓ１Ｔを出力する期間と等しい。ゲート制御回路３２は信号ＳＷＡを受ける間、ゲート部２Ｇに対し信号Ｓ２Ｇを出力しない。よって、送信部２Ｓから受信部１Ｒへのデータ伝送が行なわれる間、送信部１Ｓから受信部２Ｒへのデータ伝送は行なわれない。これによって、送信部１Ｓと送信部２Ｓが同時にデータバス６にデータを出力することが防止される。
【００７１】
［実施の形態２］
実施の形態２の伝送装置は、実施の形態１の伝送装置と同様に回線処理部と回線スイッチ部のインタフェースの煩雑化を解消することを可能にする。
【００７２】
図５は、実施の形態２の伝送装置の伝送制御部の構成を説明する図である。
【００７３】
図５においては、図２と同様に伝送制御部の内部インタフェースを構成する部分に関して特に詳細な説明が行なわれる。
【００７４】
図５を参照して、伝送制御部１Ａは、回路処理部４Ａと、回線スイッチ部５Ａと、データバス６と、送受信制御部７Ａとを含む。
【００７５】
回路処理部４Ａは図２の回路処理部４に含まれる送信部１Ｓに代えて送信部１ＳＡを含む点において図２の回路処理部４と異なる。回路処理部４Ａの構成において、送信部１ＳＡ以外の他の部分に関しては図２における回路処理部４の送信部１Ｓ以外の部分と同様である。よって、回路処理部４Ａの構成に関する以後の説明は繰り返さない。
【００７６】
回線スイッチ部５Ａは、図２の回線スイッチ部５に含まれる送信部２Ｓに代えて送信部２ＳＡを含む点において図２の回線スイッチ部５と異なる。回線スイッチ部５Ａの構成において、送信部２ＳＡ以外の他の部分に関しては図２における回線スイッチ部５の送信部２Ｓ以外の部分と同様である。よって、回線スイッチ部５Ａの構成に関する以後の説明は繰り返さない。
【００７７】
なお、図２に示される伝送制御部１の場合と同様に、送信部１ＳＡ、受信部１Ｒ、ゲート部１Ｇは回線処理部４Ａに含まれる。また、送信部２ＳＡ、受信部２Ｒ、ゲート部２Ｇは回線スイッチ部５Ａに含まれる。回線処理部４Ａと回線スイッチ部５Ａは各々別の装置（たとえばＬＳＩ）に含まれる。また、送受信制御部７Ａは回線処理部４Ａあるいは回線スイッチ部５Ａに含まれず、回線処理部４Ａや回線スイッチ部５Ａが含まれる装置とは別の装置に含まれる。
【００７８】
次に回路の動作について、図５を参照しながら説明する。
【００７９】
図２の送信部１Ｓ、２Ｓと同様に、まず送信部１ＳＡおよび送信部２ＳＡは、データバス６にデータ送出を行なう直前に送受信制御部７Ａがデータ送信のタイミングを調整することができるよう出力タイミング信号を送る。送信部１ＳＡからは送受信制御部７Ａに対する第１の出力タイミング信号である信号Ｓ１Ｆが送られる。一方、送信部２ＳＡからは送受信制御部７に対する第２の出力タイミング信号である信号Ｓ２Ｆが送られる。
【００８０】
送受信制御部７は送信部１ＳＡ，２ＳＡのデータ出力タイミングの監視及び制御を行なう。送受信制御部７は信号Ｓ１Ｆを受信した場合、ゲート部２Ｇに対し導通を指示する信号Ｓ２Ｇを送出する。
【００８１】
ゲート部２Ｇは通常の状態ではクローズ状態、つまり非導通であり入力データを伝送させない状態である。ゲート部２Ｇは送受信制御部７から信号Ｓ２Ｇを受信すると、送信部１Ｓからデータバス６に出力されたデータを入力し、後段の受信部２Ｒに入力したデータをそのまま出力する。
【００８２】
同様に、送受信制御部７Ａは第２のタイミング信号である信号Ｓ２Ｆを受けるとゲート部１Ｇに導通を指示する信号Ｓ１Ｇを送出する。
【００８３】
ゲート部１Ｇはゲート部２Ｇと同様に通常はクローズ状態である。ゲート部１Ｇは送受信制御部７Ａから信号Ｓ１Ｇを受信すると送信部２Ｓからデータバス６に出力されたデータを入力し、後段の受信部１Ｒに入力したデータをそのまま出力する。
【００８４】
送受信制御部７Ａは信号Ｓ１Ｆと信号Ｓ２Ｆとを同時に受信した場合、送信部２ＳＡに対して信号Ｓ２Ｔを送出する点において図２の送受信制御部７と異なる。信号Ｓ２Ｔは送信部２Ｓに対しデータの送出を一定の時間待機させるための信号である。送信部２ＳＡは信号Ｓ２Ｔが入力されている期間はデータバス６に対するデータの出力を待機する。よって、データバス６に対するデータの送出は送信部１ＳＡ、送信部２ＳＡ、の順に行なわれる。
【００８５】
実施の形態２の伝送装置によって得られる効果について説明すると、実施の形態１の伝送装置によって得られる効果と同様である。まず、送信部１ＳＡおよび送信部２ＳＡからデータバス６へのデータ送出の重複が防止される。
【００８６】
また、回線処理部４Ａと回線スイッチ部５Ａのインタフェースは一組のデータバスによって実現される。従来の回路においては上り回線用と下り回線用の各々の伝送ラインが必要であり、各伝送ラインは複数のパラレルラインから構成される。本発明の伝送装置におけるインタフェース部は従来の回路のインタフェース部と比較するとインタフェースラインの本数を半分に減らすことが可能になる。
【００８７】
さらに、送受信制御部７Ａによって回線処理部４Ａおよび回線スイッチ部５Ａからデータバスへのデータ送信の順序が制御されることによって、データバス６上でデータが重複される問題、あるいは回線処理部４Ａからデータバス６に出力されたデータが回線スイッチ部５で処理が行なわれずに回線処理部４に入力されるという問題も防ぐことができる。
【００８８】
次に、このようなデータ伝送の制御を可能にする送受信制御部７Ａの構成について説明する。
【００８９】
図６は、送受信制御部７Ａの構成を示す図である。
【００９０】
図６を参照して、送受信制御部７Ａは、信号Ｓ２Ｆを受けて信号Ｓ１Ｇを出力するゲート制御回路３０Ａと、信号Ｓ１Ｆを受けて信号Ｓ２Ｇを出力するゲート制御回路３２Ａと、信号Ｓ１Ｆと信号Ｓ２Ｆの各々を受け、信号Ｓ１Ｆと信号Ｓ２Ｆが同時に入力されると図２の送信部１Ｓに対してデータバスへのデータの出力を一定の期間待機させる信号Ｓ２Ｔを出力するとともに信号Ｓ２Ｔを出力する期間と同じ期間、ゲート制御回路３２Ａに対し信号Ｓ２Ｇの出力を待機させる信号ＳＷＡ１を出力する調停回路３１Ａとを含む。
【００９１】
さらに、送受信制御部７Ａの動作について詳細に説明する。
【００９２】
図７は、送受信制御部７Ａの動作を説明するタイミングチャートである。
【００９３】
図７を参照して、時刻ｔ１〜ｔ３においては、回線スイッチ部５Ａから回線処理部４Ａに対しデータを送信する場合における送受信制御部７Ａの動作が示される。また、時刻ｔ３〜ｔ５においては、回線処理部４Ａから回線スイッチ部５Ａに対しデータを送信する場合における送受信制御部７Ａの動作が示される。さらに、時刻ｔ５以後は回線処理部４Ａおよび回線スイッチ部５Ａによるデータ送信が競合した場合の送受信制御部７Ａの動作が示される。
【００９４】
なお、図４の場合と同様に信号波形の論理はハイアクティブである。つまり信号の論理レベルがＨレベルの状態が活性化状態である。以後の説明においても信号波形の論理はすべてハイアクティブである。
【００９５】
まず、時刻ｔ１〜ｔ３における回線スイッチ部５Ａから回線処理部４Ａに対しデータを送信する場合の送受信制御部７Ａの動作は図４の時刻ｔ３〜ｔ５における送受信制御部７の動作と同様である。よって以後の説明は重複になるので繰り返さない。
【００９６】
また、時刻ｔ３〜ｔ５における回線処理部４Ａから回線スイッチ部５Ａに対しデータを送信する場合の送受信制御部７Ａの動作は図４の時刻ｔ１〜ｔ２における送受信制御部７の動作と同様である。よって以後の説明は重複になるので繰り返さない。
【００９７】
さらに、回線処理部４Ａおよび回線スイッチ部５Ａによるデータ送信が競合した場合の送受信制御部７Ａの動作について説明する。
【００９８】
時刻ｔ５において、信号Ｓ１Ｆがゲート制御回路３２Ａに入力され、同時に信号Ｓ２Ｆがゲート制御回路３０Ａに入力される。図４においては時刻ｔ６において信号Ｓ１Ｇが出力される。一方、図７では時刻ｔ３〜ｔ４における動作と同様に、ゲート制御回路３０Ａから信号Ｓ２Ｇが出力される。
【００９９】
調停回路３１Ａは信号Ｓ１Ｆと信号Ｓ２Ｆを同時に受けた場合に機能する。調停回路３１Ａは信号Ｓ１Ｆと信号Ｓ２Ｆを同時に受けると、信号Ｓ２Ｔをある一定の長さで送信部２ＳＡに対して出力する。送信部２ＳＡは信号Ｓ２Ｔを受ける間はデータを出力しない。
【０１００】
さらに、調停回路３１Ａは信号Ｓ１Ｆと信号Ｓ２Ｆを同時に受けると、ゲート制御回路３０Ａに対して信号ＳＷＡ１を出力する。信号ＳＷＡ１を出力する期間は信号Ｓ２Ｔを出力する期間と等しい。ゲート制御回路３０Ａは信号ＳＷＡ１を受ける間、ゲート部１Ｇに対し信号Ｓ１Ｇを出力しない。よって、送信部１ＳＡから受信部２Ｒへのデータ伝送が行なわれる間、送信部２ＳＡから受信部１Ｒへのデータ伝送は行なわれない。これによって、送信部１ＳＡと送信部２ＳＡが同時にデータバス６にデータを出力することが防止される。
【０１０１】
なお、実施の形態１，２の説明において説明されるインタフェース回路をたとえばパソコン等に用いられるＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ  Ｃｏｍｐｏｎｅｎｔｓ  Ｉｎｔｅｒｃｏｎｎｅｃｔ）バスコントローラと比較し、相違点について説明する。本発明において送受信制御部７，７Ａはハードウェアのみで構成すれば動作可能であるのに対し、バスコントローラは一般的にＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）を含むのでバスコントローラを動作させるには動作のためのソフトウェアが必要である。また、送受信制御部７はハードウェアのみで実現可能であるので、ＣＰＵよりも高速で動作させることが可能である。このように送受信制御部７，７Ａはパソコン等に用いられるバスコントローラと構成や実行条件の点において異なるものである。
【０１０２】
また、実施の形態１，２の説明において、回線処理部４，４Ａ、回線スイッチ部５，５Ａ、送受信制御部７，７Ａは各々別の半導体チップに含まれるとしたが、半導体集積技術の更なる進歩によって、たとえば回線処理部４と回線スイッチ部５とデータバス６が１つのチップに集積化される場合や伝送制御部１そのものが１つのチップに集積化されることも考えられる。従来のインタフェース部を含む回線処理部と回線スイッチ部を単純に１つのチップに集積化した場合、実装基板上でのインタフェースの煩雑化やピンネックの問題は解消されるが、半導体チップ内部においてチップ面積に対する配線面積の占める割合が増加する可能性がある。本発明の回線処理部４と回線スイッチ部５とを１チップに集積化した場合、従来の回線処理部と回線スイッチ部を１チップに集積化した場合と比較してインタフェースラインの本数が半分に減る結果、半導体チップ面積に対する配線面積の占める割合を減らすことが可能になる。よって、半導体チップの高集積化にとって有利な効果が得られる。
【０１０３】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０１０４】
【図１】実施の形態１の伝送装置の構成の一例を示す概略ブロック図である。
【図２】伝送制御部１の構成を説明する図である。
【図３】送受信制御部７の構成を示す図である。
【図４】送受信制御部７の動作を説明するタイミングチャートである。
【図５】実施の形態２の伝送装置の伝送制御部の構成を説明する図である。
【図６】送受信制御部７Ａの構成を示す図である。
【図７】送受信制御部７Ａの動作を説明するタイミングチャートである。
【符号の説明】
【０１０５】
１，１Ａ  伝送制御部、２  回線制御部、１Ｇ，２Ｇ  ゲート部、１Ｒ，２Ｒ  受信部、１Ｓ，２Ｓ，１ＳＡ，２ＳＡ  送信部、３  警報収集部、４，４Ａ  回線処理部、５，５Ａ  回線スイッチ部、６  データバス、７，７Ａ  送受信制御部、１１  処理部、２１  スイッチ部、３０，３０Ａ，３２，３２Ａ  ゲート制御回路、３１，３１Ａ  調停回路、１００  伝送装置、ＬＮ  回線。
【図１】
2005303732.tif 000003
【図２】
2005303732.tif 000004
【図３】
2005303732.tif 000005
【図４】
2005303732.tif 000006
【図５】
2005303732.tif 000007
【図６】
2005303732.tif 000008
【図７】
2005303732.tif 000009