(57)【要約】  【課題】      低リーク電流であり且つパターン依存性の無い微細な半導体装置の製造方法を提供する。  【解決手段】  シリコン基板１００の表面から第１の深さＡまでの領域にアモルファス層１０１を形成する。この際、アモルファス・結晶界面１０２付近に欠陥１０３が発生する。次に、熱処理によってアモルファス層１０１の結晶構造を第１の深さＡから第１の深さＡよりも浅い第２の深さＢまでの領域について回復させる。これによって、シリコン基板１００の表面から第２の深さＢまでの領域がアモルファス層１０１となる。この際、欠陥１０３は第１の深さＡに残る。この後、イオン注入により第２の深さＢよりも浅い第３の深さＣにｐｎ接合１０４を形成する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
半導体領域におけるその表面から第１の深さまでの領域にアモルファス層を形成する工程と、
前記アモルファス層に対して所定の温度において熱処理を行なうことにより、前記アモルファス層のうち、前記第１の深さから前記第１の深さよりも浅い第２の深さまでの領域について結晶構造を回復させ、それによって前記アモルファス層を前記第２の深さまで後退させる工程と、
前記熱処理が行なわれた前記アモルファス層にイオンを導入することにより、前記第２の深さよりも浅い第３の深さにｐｎ接合を形成する工程とを備えていることを特徴とする半導体装置の製造方法。
【請求項２】
前記所定の温度は、４７５℃以上で且つ６００℃以下であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
第１導電型の半導体領域におけるその表面から第１の深さまでの領域にアモルファス層を形成する工程と、
前記アモルファス層に対して所定の温度において熱処理を行なうことにより、前記アモルファス層のうち、前記第１の深さから前記第１の深さよりも浅い第２の深さまでの領域について結晶構造を回復させ、それによって前記アモルファス層を前記第２の深さまで後退させる工程と、
前記熱処理が行なわれた前記アモルファス層にイオンを導入することにより、前記第２の深さよりも浅い第３の深さにｐｎ接合を有する第２導電型の第１の不純物層を形成する工程と、
前記第１の不純物層に対して活性化処理を行なう工程とを備えていることを特徴とする半導体装置の製造方法。
【請求項４】
第１導電型の半導体領域上にゲート電極を形成する工程と、
前記第１導電型の半導体領域におけるその表面から第１の深さまでの領域にアモルファス層を形成する工程と、
前記アモルファス層に対して所定の温度において熱処理を行なうことにより、前記アモルファス層のうち、前記第１の深さから前記第１の深さよりも浅い第２の深さまでの領域について結晶構造を回復させ、それによって前記アモルファス層を前記第２の深さまで後退させる工程と、
前記熱処理が行なわれた前記アモルファス層にイオンを導入することにより、前記第２の深さよりも浅い第３の深さにｐｎ接合を有する第２導電型の第１の不純物層を形成する工程と、
前記熱処理が行なわれた前記アモルファス層にイオンを導入することにより、前記第１の深さよりも浅く且つ前記第３の深さよりも深い位置にｐｎ接合を有する第１導電型の第２の不純物層を形成する工程と、
前記第１の不純物層及び前記第２の不純物層に対して活性化処理を行なう工程とを備えていることを特徴とする半導体装置の製造方法。
【請求項５】
前記第３の深さは５ｎｍ以上で且つ１５ｎｍ以下である請求項１〜４のいずれか１つに記載の半導体装置の製造方法。
【請求項６】
前記所定の温度は、４７５℃以上で且つ６００℃以下であると共に、
前記第１の不純物層又は前記第１の不純物層と前記第２の不純物層との活性化処理は、５００℃以上で且つ７００℃以下の温度範囲で行なうことを特徴とする請求項３〜５のいずれか１つに記載の半導体装置の製造方法。
【請求項７】
前記半導体領域上に形成されるゲート電極のパターンは前記半導体領域上で不均一に分布していることを特徴とする請求項３〜６のいずれか１つに記載の半導体装置の製造方法。
【請求項８】
第１導電型の半導体領域上にゲート電極を形成する工程と、
前記半導体領域におけるその表面から第１の深さまでの領域にアモルファス層を形成する工程と、
前記ゲート電極の側面に絶縁性のサイドウォールを形成すると同時に、前記サイドウォール形成の際に行なわれる所定の温度の熱処理によって、前記アモルファス層のうち、前記第１の深さから前記第１の深さよりも浅い第２の深さまでの領域について結晶構造を回復させ、それによって前記アモルファス層を前記第２の深さまで後退させる工程と、
前記熱処理が行なわれた前記アモルファス層における前記ゲート電極両側の領域にイオンを導入することにより、前記第２の深さよりも浅い第３の深さにｐｎ接合を有し且つ第２導電型である第１の不純物層を形成する工程と、
前記第１の不純物層の活性化処理を行なう工程とを備えていることを特徴とする半導体装置の製造方法。
【請求項９】
前記第１の不純物層を形成する工程よりも後に、前記アモルファス層における前記ゲート電極両側の領域にイオンを導入することにより、前記第１の深さよりも浅く且つ前記第３の深さよりも深い位置にｐｎ接合を有する第１導電型の第２の不純物層を形成する工程を更に備え、
前記第１の不純物層の活性化処理を行なう工程において、前記第２の不純物層の活性化処理を同時に行なうことを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記第１の不純物層の深さは５ｎｍ以上で且つ１５ｎｍ以下である請求項８又は９に記載の半導体装置の製造方法。
【請求項１１】
前記所定の温度は、４７５℃以上で且つ６００℃以下であり、
前記活性化処理は、５００℃以上で且つ７００℃以下の温度範囲で行なわれることを特徴とする請求項８〜１０のいずれか１つに記載の半導体装置の製造方法。
【請求項１２】
前記半導体領域上に形成されるゲート電極のパターンは前記半導体領域上で不均一に分布していることを特徴とする請求項８〜１１のいずれか１つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、特に、リーク電流を抑制した浅い接合（shallow junction）を形成する方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置の高集積化、高機能化及び高速化に伴って、トランジスタにおけるショートチャンネル効果が大きな問題となってきている。ここで、ショートチャンネル効果を解消する技術の１つとしては、極めて浅いｐｎ接合を有するドレインエクステンションを用いる方法が知られている。
【０００３】
例えばゲート電極の寸法が６５ｎｍのトランジスタでは、ドレインエクステンションのｐｎ接合の深さは約１３ｎｍとするのが良いと言われている。これを実現するためには、サーマルバジェット時間を数ミリ秒に抑えるフラッシュランプアニール技術及びレーザーアニール技術が検討されている。
【０００４】
しかしながら、このような短時間熱処理技術においては、熱処理時間が極めて短いために、半導体装置上のパターンの影響を受けて不純物の活性化率にバラツキが生じる。この結果、トランジスタ特性にバラツキが出るという短所を有している。この短所は、さまざまなパターンを有するシステムＬＳＩの量産においては致命的な欠点になりうる。
【０００５】
そこで、不純物の活性化のみが起こり且つ拡散が起こらない温度である例えば５００℃以上で且つ８００℃以下の温度範囲において数分間の熱処理を行なう技術が提案されている。これは低温ＳＰＥ（Solid Phase Epitaxy ）技術と呼ばれる。
【０００６】
以下、従来技術である低温ＳＰＥ技術について、Ｐチャンネルトランジスタの形成を例に取り、図面を参照して説明する。
【０００７】
図６（ａ）〜（ｃ）及び図７（ａ）、（ｂ）は、低温ＳＰＥ技術を用いたＰチャンネルトランジスタの形成工程を模式的に示す断面図である。
【０００８】
まず、図６（ａ）に示すように、シリコン基板１０上にゲート絶縁膜１１を介してゲート電極１２を形成する。次に、シリコン基板１０におけるゲート電極１２両側の領域に、注入エネルギー数ＫｅＶ〜数１０ｋｅＶの条件でゲルマニュウム又はシリコンをイオン注入し、アモルファス層１３を形成する。この際、アモルファス層１３とアモルファス層１３下部の結晶構造を持つシリコン基板１０との界面付近に欠陥１４が生じる。
【０００９】
次に、図６（ｂ）に示すように、アモルファス層１３にドーパントとなるボロンを注入エネルギー１ｋｅＶ以下でイオン注入することによって、ドレインエクステンション１５を形成する。
【００１０】
次に、図６（ｃ）に示すように、シリコン基板１０におけるゲート電極１２両側の領域に、砒素又はアンチモンを基板面の法線に対して例えば２５度の角度でイオン注入し、ハロー領域１６を形成する。
【００１１】
続いて、図７（ａ）に示すように、ゲート電極１２の両側にサイドウォール１７を形成する。この後、シリコン基板１０におけるゲート電極１２及びサイドウォール１７の両側領域に、ボロンを注入エネルギー数ｋｅＶでイオン注入することによって、コンタクトドレイン１８を形成する。
【００１２】
最後に、図７（ｂ）に示すように、５００℃以上で且つ８００℃以下の温度において、数分間の熱処理を行なう。これによって、アモルファス層１３は結晶構造を回復し、シリコン基板１０の中にアモルファスである領域は存在しなくなる。但し、欠陥１４は、アモルファス層１３とシリコン基板１０との界面であった領域に残る。
【００１３】
以上のようにすると、ドレインエクステンション１５形成用のドーパントとして注入されたボロンは、アモルファス層１３内部において、アモルファス層１３が結晶構造を回復する過程中に、拡散を伴わない急激な活性化を起す。これによって、浅いｐｎ接合が形成できる。この技術によって形成されるｐｎ接合の深さは、イオン注入直後に形成された不純物プロファイルによって、ほぼ決定される。
【００１４】
ところで、アモルファス層１３は、ドレインエクステンション１５のｐｎ接合の深さよりも深い位置まで形成する。このためには、アモルファス層１３形成のためにゲルマニュウム又はシリコンをシリコン基板１０に注入する際の注入エネルギーを、ドレインエクステンション１５形成のために注入されるボロンのプロファイルがアモルファス層１３内に全て納まるように設定する。
【００１５】
このようにして、ｐｎ接合深さが２０ｎｍ未満であるドレインエクステンション１５を形成する。熱処理の時間が数分間と長いため、パターン依存性の極めて低いドレインエクステンション１５となる。パターン依存性とは、ウェハ面内（１チップ内）において、形成されているパターンの影響によって不純物の活性化率等がばらつくことを意味する。具体的には、例えば、ポリシリコンからなるゲート電極がウェハ内における全ての位置で均一には分布していない場合に、該分布の粗密差によって不純物の活性化率がばらつくことを意味する。
【非特許文献１】ジョン・Ｏ・ボーランド（John O. Borland）、Low Temperature Activation of Ion Implanted Dopants、Extended Abstracts of International Workshop on Junction Technology 2002、応用物理学会（Japan Society of Applied Physics）、2002年12月、p.85-88
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかしながら、前記の低温ＳＰＥ技術においては次のような問題が生じる。つまり、アモルファス層の深さが１５ｎｍ〜３０ｎｍ付近となるため、イオン導入時にアモルファス層と結晶（シリコン基板）層との界面に発生する欠陥が、ハロー領域のｐｎ接合の位置やドレインエクステンションのｐｎ接合の位置に極めて近い位置に存在することになってしまう。この結果、低温ＳＰＥ技術を用いて製造した従来の半導体集積回路装置では、接合リーク電流が、フラッシュランプアニール又はレーザーアニールを使用して製造された半導体集積回路装置に比べて大幅に増加すると言う問題が生じる。
【００１７】
前記に鑑み、本発明は、低温ＳＰＥ技術を用い、接合リーク電流を抑制すると共にパターン依存性を抑制した半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１８】
前記の目的を達成するために、本願発明者は、次のようにして接合リーク電流を抑制する方法を着想するに至った。つまり、アモルファス層形成の際にアモルファス層と結晶領域との界面付近に発生する欠陥の位置を、半導体装置の各ｐｎ接合の深さに応じて設定する。これにより、アモルファス・結晶界面に発生する欠陥とトランジスタ等で必須の各ｐｎ接合の位置とを分離し、接合リーク電流を抑制する。このような方法である。
【００１９】
具体的には、本発明に係る第１の半導体装置の製造方法は、半導体領域におけるその表面から第１の深さまでの領域にアモルファス層を形成する工程と、アモルファス層に対して所定の温度において熱処理を行なうことにより、アモルファス層のうち、第１の深さから第１の深さよりも浅い第２の深さまでの領域について結晶構造を回復させ、それによってアモルファス層を第２の深さまで後退させる工程と、熱処理が行なわれたアモルファス層にイオンを導入することにより、第２の深さよりも浅い第３の深さにｐｎ接合を形成する工程とを備えている。
【００２０】
第１の半導体装置の製造方法によると、イオンを導入する際のアモルファス層の厚さとアモルファス層形成の際に発生する欠陥の位置とを別個に分離して設定できる。以下に更に詳しく説明する。
【００２１】
半導体領域にアモルファス層を形成する際、アモルファス層と半導体領域のうちの結晶構造を持つ領域との界面（以下、アモルファス・結晶界面と呼ぶ）付近に結晶の欠陥が発生する。第１の半導体装置の製造方法においては、アモルファス層は半導体領域の表面から第１の深さまでの領域に形成されるから、アモルファス・結晶界面は第１の深さに存在し、前記欠陥も第１の深さ付近に存在する。ここで、アモルファス層に対して熱処理を行なうことにより、第１の深さから第１の深さよりも浅い第２の深さまでの領域について結晶構造を回復させると、半導体領域の表面から第２の深さまでの領域がアモルファス層となる。この結果、熱処理後のアモルファス・結晶界面は第２の深さに存在することになる。以上のようにして、アモルファス層の厚さ（アモルファス・結晶界面の存在する第２の深さ）と、欠陥の存在する位置（第１の深さ）とを別個に分離して設定できる。また、その後、アモルファス層に対するイオン導入により、第２の深さよりも浅い第３の深さにｐｎ接合を形成する。このようにすると、アモルファス層形成の際に第１の深さ付近に発生した結晶の欠陥と、第３の深さに形成されるｐｎ接合とを十分に分離することができる。
【００２２】
以上の結果、第１の半導体装置の製造方法によって、接合リーク電流を低減することができる。つまり、欠陥とｐｎ接合が近くに存在すると接合リーク電流が発生する一因となるが、第１の半導体装置の製造方法によると、欠陥とｐｎ接合とが十分離れた位置に存在させることができるからである。
【００２３】
ここで、アモルファス層に対する熱処理を、比較的長時間である数分間の熱処理とすると、パターン依存性の無い活性化処理を行なうことができる。この結果、浅いｐｎ接合（例えばドレインエクステンション接合）を有し且つ接合リーク電流の低減された半導体装置をパターン依存性無く製造することができる。
【００２４】
尚、第１の半導体装置の製造方法において、熱処理を行なう際の所定の温度は、４７５℃以上で且つ６００℃以下であることが好ましい。
【００２５】
このような設定温度において比較的長時間である数分間の熱処理を行なうと、パターン依存性の無い活性化処理を行なうことが確実にできる。この結果、浅いｐｎ接合（例えばドレインエクステンション接合）を有し且つ接合リーク電流の低減された半導体装置をパターン依存性無く製造することが確実にできる。
【００２６】
本発明に係る第２の半導体装置の製造方法は、第１導電型の半導体領域におけるその表面から第１の深さまでの領域にアモルファス層を形成する工程と、アモルファス層に対して所定の温度において熱処理を行なうことにより、アモルファス層のうち、第１の深さから第１の深さよりも浅い第２の深さまでの領域について結晶構造を回復させ、それによってアモルファス層を第２の深さまで後退させる工程と、熱処理が行なわれたアモルファス層にイオンを導入することにより、第２の深さよりも浅い第３の深さにｐｎ接合を有する第２導電型の第１の不純物層を形成する工程と、第１の不純物層に対して活性化処理を行なう工程とを備えている。
【００２７】
第２の半導体装置の製造方法によると、浅いｐｎ接合を有する不純物領域の形成された半導体装置を、第１の半導体装置の製造方法と同様に接合リーク電流を低減しながら製造することができる。また、アモルファス層に対する熱処理及び第１の不純物層に対する活性化処理を比較的長時間である数分間の熱処理とすると、アモルファス層の結晶構造回復及び不純物層活性化のそれぞれの工程において、パターン依存性の発生を防止することができる。
【００２８】
本発明に係る第３の半導体装置の製造方法は、第１導電型の半導体領域上にゲート電極を形成する工程と、第１導電型の半導体領域におけるその表面から第１の深さまでの領域にアモルファス層を形成する工程と、アモルファス層に対して所定の温度において熱処理を行なうことにより、アモルファス層のうち、第１の深さから第１の深さよりも浅い第２の深さまでの領域について結晶構造を回復させ、それによってアモルファス層を第２の深さまで後退させる工程と、熱処理が行なわれたアモルファス層にイオンを導入することにより、第２の深さよりも浅い第３の深さにｐｎ接合を有する第２導電型の第１の不純物層を形成する工程と、熱処理が行なわれた前記アモルファス層にイオンを導入することにより、第１の深さよりも浅く且つ第３の深さよりも深い位置にｐｎ接合を有する第１導電型の第２の不純物層を形成する工程と、第１の不純物層及び第２の不純物層に対して活性化処理を行なう工程とを備えている。
【００２９】
第３の半導体装置の製造方法によると、浅いｐｎ接合を有する不純物層を備えたＭＯＳＦＥＴ（Metal Oxide Semiconductor Feild Effect Transistor ）等を、第１の半導体装置の製造方法と同様に接合リーク電流を低減しながら製造することができる。また、アモルファス層に対する熱処理及び第１の不純物層に対する活性化処理として比較的長時間である数分間の熱処理を行なうと、アモルファス層の結晶構造回復及び不純物層活性化の工程のそれぞれにおいて、パターン依存性の発生を防止することができる。
【００３０】
また、第２の不純物層を形成しているので、第２の不純物層として例えばハロー領域等を備えた半導体装置を製造する際に、リーク電流を低減する本発明の効果を実現できる。
【００３１】
また、本発明に係る第２又は第３の半導体装置の製造方法において、第３の深さは５ｎｍ以上で且つ１５ｎｍ以下であることが好ましい。
【００３２】
第３の深さをこのような深さとして第１の不純物層を形成すると、接合リーク電流及びパターン依存性の低減という効果に加え、第１の不純物層を例えば浅いｐｎ接合を有するドレインエクステンション等として利用でき、ショートチャンネル効果緩和に有用である。
【００３３】
また、本発明に係る第２又は第３の半導体装置の製造方法において、熱処理の所定の温度は、４７５℃以上で且つ６００℃以下であり、第１の不純物層又は第１の不純物層と第２の不純物層との活性化処理は、５００℃以上で且つ７００℃以下の温度範囲で行なわれることが好ましい。
【００３４】
このような温度に設定し且つ比較的長時間である数分間の熱処理を行なうと、アモルファス層の結晶構造の回復の際に、パターン依存性が発生するのを防止することができる。これと共に、不純物層の活性化の際に、低温ＳＰＥ技術として、パターン依存性の発生と不純物の拡散を抑制しながら不純物層の活性化を行なうこごができる。
【００３５】
また、半導体領域上に形成されるゲート電極のパターンは半導体領域上で不均一に分布していてもよい。
【００３６】
ここで、半導体領域上に形成されるゲート電極のパターンが半導体領域上で不均一に分布しているとは、例えばゲート電極が半導体領域上のある領域では密に形成されていると共に、別の領域では疎に形成されているような場合を言う。
【００３７】
このような場合、低温で数分間の熱処理を行なうことによってパターン依存性の無い特性を有する半導体装置が製造できるという本発明の効果が顕著に発揮できる。低温ＳＰＥ技術の効果が顕著に得られるのである。また、ゲート電極以外のパターンが不均一に分布している場合についても、本発明の効果は顕著に得られる。
【００３８】
本発明に係る第４の半導体装置の製造方法は、第１導電型の半導体領域上にゲート電極を形成する工程と、半導体領域におけるその表面から第１の深さまでの領域にアモルファス層を形成する工程と、ゲート電極の側面に絶縁性のサイドウォールを形成すると同時に、サイドウォール形成の際に行なわれる所定の温度の熱処理によって、アモルファス層のうち、第１の深さから前記第１の深さよりも浅い第２の深さまでの領域について結晶構造を回復させ、それによってアモルファス層を前記第２の深さまで後退させる工程と、熱処理が行なわれた前記アモルファス層におけるゲート電極両側の領域にイオンを導入することにより、第２の深さよりも浅い第３の深さにｐｎ接合を有し且つ第２導電型である第１の不純物層を形成する工程と、第１の不純物層の活性化処理を行なう工程とを備えている
第４の半導体装置の製造方法によると、浅いｐｎ接合を有する不純物層を備えたＭＯＳＦＥＴ等を形成する際、第１の製造方法と同様に接合リーク電流を低減することができる。また、アモルファス層に対する熱処理及び第１の不純物層に対する活性化処理の際に比較的長時間である数分間の熱処理を行なうと、アモルファス層の結晶構造回復及び不純物層活性化のそれぞれの工程において、パターン依存性の発生を防止することができる。
【００３９】
更に、サイドウォールを形成する工程と第１の深さから第２の深さまでの領域のアモルファス層について結晶構造を回復させる工程とを同一の工程で行なうことにより、半導体装置の製造工程を簡略化することができる。
【００４０】
尚、第１の不純物層を形成する工程よりも後に、アモルファス層におけるゲート電極両側の領域にイオンを導入することにより、第１の深さよりも浅く且つ第３の深さよりも深い位置にｐｎ接合を有する第１導電型の第２の不純物層を形成する工程を更に備え、第１の不純物層の活性化処理を行なう工程において、第２の不純物層の活性化処理を同時に行なうことが好ましい。
【００４１】
このようにすると、第２の不純物層として例えばハロー領域などを備えた半導体装置を製造する際に、リーク電流を低減する本発明の効果を実現できる。
【００４２】
また、本発明に係る第４の半導体装置の製造方法において、第３の深さは５ｎｍ以上で且つ１５ｎｍ以下であることが好ましい。
【００４３】
第３の深さをこのような深さとして第１の不純物層を形成すると、接合リーク電流及びパターン依存性の低減という効果に加え、第１の不純物層を例えば浅いｐｎ接合を有するドレインエクステンション等として利用でき、ショートチャンネル効果の緩和に有用である。
【００４４】
また、本発明に係る第４の半導体装置の製造方法において、熱処理の所定の温度は、４７５℃以上で且つ６００℃以下であり、第１の不純物層又は第１の不純物層と第２の不純物層との活性化処理は、５００℃以上で且つ７００℃以下の温度範囲で行なわれることが好ましい。
【００４５】
このような温度に設定し且つ比較的長時間である数分間の熱処理を行なうと、アモルファス層の結晶構造の回復の際に、パターン依存性が発生するのを防止することができる。これと共に、不純物層の活性化の際に、低温ＳＰＥ技術として、パターン依存性の発生と不純物の拡散を抑制しながら第１の不純物層又は第１の不純物層と第２の不純物層との活性化ができる。
【００４６】
また、半導体領域上に形成されるゲート電極のパターンは半導体領域上で不均一に分布していてもよい。
【００４７】
このような場合、低温で数分間の熱処理を行なうことによってパターン依存性の無い特性を有する半導体装置が製造できるという本発明の効果が顕著に発揮できる。低温ＳＰＥ技術の効果が顕著に得られるのである。また、ゲート電極以外のパターンが不均一に分布している場合についても、本発明の効果は顕著に得られる。
【発明の効果】
【００４８】
本発明に係る半導体装置の製造方法によると、アモルファス層を形成した後に、その厚さを変化させる。このため、アモルファス層形成の際に発生する欠陥の位置及びアモルファス層と半導体領域のうちの結晶領域との界面（アモルファス・結晶界面）の位置を個別に自由に設定することができ、欠陥の位置とアモルファス層の深さを十分に分離できる。
【００４９】
また、この結果、アモルファス層内部にｐｎ接合を形成することにより、欠陥の位置とｐｎ接合の位置とを十分に離すことができる。このため、欠陥に起因する接合リーク電流を抑制しながら、浅いドレインエクステンション接合等を形成することができる。また、低温ＳＰＥ技術を使用することにより、パターン依存性の発生を防止できる。
【発明を実施するための最良の形態】
【００５０】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。
【００５１】
図１（ａ）〜（ｄ）は、第１の実施形態に係る半導体装置の製造方法の工程を模式的に表す断面図である。
【００５２】
まず、半導体領域の一例として、図１（ａ）に示すようにｎ型のシリコン基板１００を準備する。
【００５３】
次に、図１（ｂ）に示すように、シリコン基板１００に対して例えばゲルマニュウム又はシリコン等のイオンを注入し、シリコン基板１００表面から第１の深さＡまでの領域にアモルファス層１０１を形成する。この際、シリコン基板１００とアモルファス層１０１の結晶領域との界面（以下、アモルファス・結晶界面１０２と言う）の付近に、言い換えると、第１の深さＡ付近に、欠陥１０３が発生する。ここで、イオン注入の際の注入エネルギーを調節することで、アモルファス層１０１の形成される第１の深さＡを任意に設定することができ、結果として、欠陥１０３の存在する深さを任意に設定できる。
【００５４】
次に、シリコン基板１００に対し、低温（例えば５００℃）で熱処理を行なう。これにより、アモルファス層１０１は、アモルファス・結晶界面１０２からシリコン基板１００の表面に向かって所定の回復レートで結晶構造を回復する。この際、熱処理の温度と処理時間とを調整することにより、図１（ｃ）に示すように、第１の深さＡより浅い任意の第２の深さＢまで結晶構造を回復させ、アモルファス層１０１をシリコン基板１００の表面から第２の深さＢまでの領域に縮小することができる。アモルファス層１０１の厚さがシリコン基板１００の表面から第２の深さＢまでの厚さとなるのである。
【００５５】
この結果、熱処理前のアモルファス・結晶界面１０２の位置であった第１の深さＡに存在する欠陥１０３と、第２の深さＢに存在する熱処理後のアモルファス・結晶界面１０２とを十分に分離することができる。
【００５６】
この後、図１（ｄ）に示すように、アモルファス層１０１に対して不純物イオンを注入することにより、第２の深さＢより浅い第３の深さＣにｐｎ接合１０４を形成する。つまり、ｐｎ接合１０４は、アモルファス層１０１の内部に形成される。
【００５７】
第１の実施形態によると、アモルファス・結晶界面の位置及び欠陥の位置を制御して分離できる。このため、モルファス層を利用してイオン注入を行なうことにより、半導体装置のトランジスタ形成に必要な各接合の位置として選択できる範囲が広くなる。つまり、始めにアモルファス層が形成された際のアモルファス・結晶界面の位置に存在する欠陥を避けることができると共に、各接合の位置を任意に選択することができる。
【００５８】
具体的には、イオン注入の条件を設定することにより、アモルファス層１０１が形成される深さ（第１の深さＡ）を任意に設定することができる。この結果、欠陥１０３の生じる深さを任意に設定することができる。次に、アモルファス層１０１に対して熱処理を行なう際の条件を設定することにより、熱処理後のアモルファス層１０１の深さ（第１の深さＡよりも浅い第２の深さＢ）を任意に設定することができる。更に、熱処理後のアモルファス層１０１に対してイオン注入を行なうことによってアモルファス層１０１内部にｐｎ接合１０４を形成すると、ｐｎ接合１０４は第２の深さＢよりも浅い第３の深さＣに形成されることになる。第２の深さＢは第１の深さＡよりも浅いため、ｐｎ接合１０４の位置（第３の深さＣ）は、第１の深さＡに存在する欠陥１０３をから離れた位置に設定されることになる。
【００５９】
以上のようにすると、接合リーク電流を低減できる。欠陥１０３とｐｎ接合１０４とが近くに存在すると接合リーク電流の原因となるが、本実施形態によると欠陥１０３とｐｎ接合１０４とを十分に離れてた位置に設定できるからである。
【００６０】
尚、アモルファス層１０１の深さを回復するための熱処理（低温アニール）の温度は４７５℃以上で且つ６００℃以下であるのが好ましく、本実施形態では５００℃にしている。このような温度でアニールを行なうと、アモルファス層１０１形成直後のアモルファス・結晶界面１０２のラフネス（凹凸）を熱処理後には概ね平らにすることができる。具体的には、アモルファス・結晶界面１０２のラフネスを１ｎｍ以下にすることができる。
【００６１】
また、本実施形態では半導体領域としてｎ型のシリコン基板１００を用いたが、ｐ型のシリコン基板を用いてもよい。
【００６２】
また、本実施形態ではイオン注入によってアモルファス層にイオンを導入したが、この他の手段、例えばプラズマドーピング等によってイオンを導入しても良い。
【００６３】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。
【００６４】
図２（ａ）〜（ｃ）及び図３（ａ）〜（ｃ）は、第２の実施形態に係る半導体装置の製造方法の工程を模式的に表す断面図である。
【００６５】
まず、図２（ａ）に示すように、半導体領域としてのｎ型のシリコン基板１００上に、ゲート絶縁膜１０６を介してポリシリコンからなるゲート電極１０７を形成する。これは、例えば、公知のリソグラフィ技術及びエッチング技術を用いて形成すればよい。ここで、ゲート長は例えば７０ｎｍである。
【００６６】
次に、シリコン基板１００におけるゲート電極１０７両側の領域に、例えばゲルマニュウム又はシリコン等のイオンを注入し、シリコン基板１００表面から第１の深さまでの厚さを持つアモルファス層１０１を形成する。ここで、アモルファス層１０１の厚さとは、シリコン基板１００の表面からアモルファス層１０１の下面までの厚さを言う。つまり、例えばゲート電極１０７下側ではアモルファス層１０１は浅くなっているが、このような浅くなっている部分ではなく、それ以外の部分の厚さを言う。以下、本明細書において、他の領域についても、厚さとはシリコン基板１００の表面から該領域の下面までの厚さを言うものとする。同様に、ｐｎ接合の深さとは、該接合の下面の深さを言うものとする。
【００６７】
また、イオンの注入エネルギーを調節することにより、第１の深さは、トランジスタ形成に必要な種々のｐｎ接合より深い位置に設定する。
【００６８】
具体的には、例えば、ゲルマニュウムを、注入エネルギー６０ｋｅＶで且つドーズ量３×１０14／ｃｍ2 の条件で注入すると、第１の深さは約８０ｎｍとなる。この深さは、後に形成するドレインエクステンション及びハロー領域等のｐｎ接合よりも深い。
【００６９】
また、アモルファス層１０１形成の際に、シリコン基板１００の結晶領域とアモルファス層１０１との界面（該界面は第１の深さに存在する）付近には、欠陥１０３が発生している。
【００７０】
次に、４７５℃以上で且つ６００℃以下の温度範囲、例えば５００℃温度において、数分間の熱処理を行なう。これによって、アモルファス層１０１の第１の深さから第１の深さより浅い任意の第２の深さまでの領域について、結晶構造を回復させることができる。この結果、アモルファス層１０１は、シリコン基板１００の表面から第２の深さまでの領域に縮小される。この様子を図２（ｂ）に示す。本実施形態では、第２深さは１５ｎｍ〜３０ｎｍとしている。
【００７１】
尚、該アモルファス層１０１の結晶構造回復の際、欠陥１０３の存在位置は変化せず、第１の深さ付近に残る。
【００７２】
但し、本実施形態における４７５℃以上で且つ６００℃以下と言う温度範囲は、好ましい温度範囲であるが、これに限るものではない。
【００７３】
続いて、図２（ｃ）に示すように、アモルファス層１０１におけるゲート電極１０７両側の領域に、ゲート電極１０７をマスクとして不純物であるボロン等をイオン注入する。これによって、第１の不純物層として、ゲート電極１０７の下に一部入り込むようなｐ型のドレインエクステンション１０８を形成する。この際、例えば注入エネルギーは１ｋｅＶ以下で且つドーズ量は１×１０14／ｃｍ2 の条件とする。また、ドレインエクステンション１０８は例えば５ｎｍ〜１５ｎｍの深さに形成する。
【００７４】
アモルファス層１０１に対してボロン等の注入を行なっていることからチャネリング現象を抑制できるため、ボロンはシリコン基板１００の深い部分に入って行くことは無い。このため、ドレインエクステンション１０８は、第２の深さよりも十分に浅い領域に形成できる。
【００７５】
ｐ型のドレインエクステンション１０８とｎ型のシリコン基板１００との境界にｐｎ接合が形成されるが、該ｐｎ接合の位置は、第１の深さに存在する欠陥から十分に離れている。このため、欠陥１０３に起因する接続リーク電流を抑制することができる。
【００７６】
次に、図３（ａ）に示すように、ゲート電極１０７をマスクとして、シリコン基板１００におけるゲート電極１０７両側の領域に、例えば砒素をドーズ量５×１０13／ｃｍ2 且つ基板面の法線に対する角度２５度の条件でイオン注入する。このようにして、ドレインエクステンション１０８よりも更にゲート電極１０７の下に入り込み且つドレインエクステンション１０８を囲むように、第２の不純物層としてｎ型のハロー領域１０９を形成する。
【００７７】
ここで、ｎ型ハロー領域１０９とｐ型ドレインエクステンション１０８とのｐｎ接合についても、第１の深さに存在する欠陥１０３から十分に離れているため、欠陥１０３に起因する接続リーク電流を抑制することができる。
【００７８】
更に、図３（ｂ）に示すように、ゲート電極１０７の両側面に絶縁性のサイドウォール１１０を形成する。続いて、ゲート電極１０７及びサイドウォール１１０マスクとして、シリコン基板１００におけるゲート電極１０７及びサイドウォール１１０の両側の領域に、ｎ型不純物のイオン注入を行なう。これによって、コンタクトドレイン１１１を形成する。コンタクトドレイン１１１は、コンタクト抵抗低減のためにドレインエクステンション１０８よりも高い不純物濃度とすると共に、第１の深さ（本実施形態では約８０ｎｍ）よりも浅い、例えば約６０ｎｍの深さに形成する。
【００７９】
次に、ドレインエクステンション１０８、ハロー領域１０９及びコンタクトドレイン１１１等の不純物層の活性化処理を行なう。これには、低温ＳＰＥ技術を用いる。具体的には、温度が５００℃以上で且つ８００℃以下であると共に処理時間が２分以上で且つ３分以下である条件で熱処理を行なう。但し、５００℃以上で且つ８００℃以下という温度範囲は好ましい条件であるが、これに限るものではない。また、より好ましくは５００℃以上で且つ７００℃以下という温度範囲で活性化処理を行なうのが良い。
【００８０】
これによって、アモルファス層１０１が結晶構造を回復してシリコン基板１００中にアモルファスである領域は存在しなくなると共に、ドレインエクステンション１０８、ハロー領域１０９及びコンタクトドレイン１１１等の不純物層を、不純物の拡散を伴わずに活性化することができる。この結果を図３（ｃ）に示す。また、この熱処理は、短時間で処理を行なうフラッシュアニール等とは異なり、数分間と比較的長時間である。このため、シリコン基板１００上に形成されているパターンにゲート電極１０７の粗密差等の不均一性があっても、該不均一性の影響を受けることなく、ばらつきのない特性を有するトランジスタを形成できる。
【００８１】
以上のように、本実施形態によると、当初シリコン基板１００におけるその表面から第１の深さまでの領域にアモルファス層１０１を形成した後、熱処理によってアモルファス層１０１の結晶構造を一部回復させ、第１の深さよりも浅い第２の深さまでアモルファス・結晶界面を後退させる。このため、第１の深さに存在する欠陥１０３と、第２の深さにある熱処理後のアモルファス・結晶界面とを分離することができる。続いて、アモルファス層１０１に対してイオン注入を行なうことによってアモルファス層１０１の内部にドレインエクステンション１０８及びハロー領域１０９を形成すると、それぞれのｐｎ接合と欠陥１０３とを十分に分離することができる。
【００８２】
以上から、欠陥１０３とｐｎ接合とが近接している場合に生じる接合リーク電流を抑制することがきる。これを利用して、低温ＳＰＥ技術によってパターン依存性を抑制すると共に、本発明の効果によって接合リーク電流を抑制した半導体装置を製造することができる。
【００８３】
尚、ゲート寸法が例えば９０ｎｍ程度よりも小さい微細トランジスタにおいては、第２の不純物層であるハロー領域１０９を形成することが好ましい。しかし、ハロー領域１０９は本実施形態の必須要素ではなく、必要に応じて形成すればよい。
【００８４】
また、本実施形態では第１の深さを約８０ｎｍ、第２の深さを１５ｎｍ〜３０ｎｍ、ドレインエクステンション１０８の深さを５ｎｍ〜１５ｎｍとしている。これらはいずれも好ましい値であるが、これに限るものでは無く、必要に応じて設定すれば良い。
【００８５】
また、アモルファス層１０１の形成とドレインエクステンション１０８、ハロー領域１０９及びコンタクトドレイン１１１の形成とにおけるイオン注入の条件（注入エネルギー、注入角度及びドーズ量等）は、本実施形態で示した値とするのがそれぞれ好ましい条件であるが、これらに限るものではない。更に、本実施形態ではイオン注入によってアモルファス層１０１にイオンを導入したが、プラズマドーピング等のイオン注入以外の手段によってイオンを導入しても良い。
【００８６】
また、本実施形態では第１導電型をｎ型、第２導電型をｐ型としている。しかし、これとは逆に、第１導電型をｐ型、第２導電型をｎ型としても良い。
【００８７】
また、本実施形態ではシリコン基板１００上にゲート電極１０７を形成した後にアモルファス層１０１を形成している。しかし、これらの順序を逆にし、シリコン基板１００に対してアモルファス層１０１を形成した後に、ゲート電極１０７を形成しても良い。
【００８８】
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。
【００８９】
図４（ａ）〜（ｃ）及び図５（ａ）〜（ｃ）は、第３の実施形態に係る半導体装置の製造方法の工程を模式的に表す断面図である。
【００９０】
まず、図４（ａ）に示すように、半導体領域としてのｎ型のシリコン基板１００上に、ゲート絶縁膜１０６を介してポリシリコンからなるゲート電極１０７を形成する。これは、例えば、公知のリソグラフィ技術及びエッチング技術を用いて形成すればよい。
【００９１】
次に、シリコン基板１００におけるゲート電極１０７両側の領域に、例えばゲルマニュウム又はシリコン等のイオンを注入し、シリコン基板１００表面から第１の深さまでの厚さを持つアモルファス層１０１を形成する。アモルファス層１０１の厚さとは、シリコン基板１００の表面からアモルファス層１０１の下面までの厚さを言う。
【００９２】
ここで、イオンの注入エネルギーを調節することにより、第１の深さは、トランジスタ形成に必要な種々のｐｎ接合より深い位置に設定する。
【００９３】
具体的には、例えば、ゲルマニュウムを、注入エネルギー６０ｋｅＶで且つドーズ量３×１０14／ｃｍ2 の条件で注入すると、第１の深さは約８０ｎｍとなり、この深さは、後に形成するドレインエクステンション及びハロー領域等のｐｎ接合よりも深い。
【００９４】
また、アモルファス層１０１形成の際に、シリコン基板１００の結晶領域とアモルファス層１０１との界面（該界面は第１の深さに存在する）付近には、欠陥１０３が発生している。
【００９５】
次に、図４（ｂ）に示すように、ゲート電極１０７の両側面に減圧ＣＶＤによってシリコン酸化膜を堆積し、絶縁性のサイドウォール１１０を形成する。この工程は約５５０℃で行なわれる熱処理を伴うため、サイドウォール１１０の形成と同時に、第１の深さから第１の深さより浅い任意の第２の深さまでの領域で、アモルファス層１０１の結晶構造が回復する。この結果、アモルファス層１０１は、シリコン基板１００の表面から第２の深さまでの領域に縮小される。ここで、本実施形態では、第２の深さは１５ｎｍ以上で且つ３０ｎｍ以下である。
【００９６】
尚、該アモルファス層１０１の結晶構造回復の際、欠陥１０３の存在位置は変化せず、第１の深さに残る。
【００９７】
次に、図４（ｃ）に示すように、アモルファス層１０１におけるゲート電極１０７及びサイドウォール１１０の両側の領域に、ゲート電極１０７及びサイドウォール１１０をマスクとして不純物であるボロン等を注入する。これによって、第１の不純物層として、ゲート電極１０７の下に一部入り込むようなｐ型のドレインエクステンション１０８を形成する。この際、例えば、基板面の法線に対する角度を２５度とすると共に、注入エネルギーは１ｋｅＶ以下で且つドーズ量は１×１０14／ｃｍ2 である条件とする。また、ドレインエクステンション１０８は５ｎｍ以上で且つ１５ｎｍ以下の深さに形成する。
【００９８】
アモルファス層１０１に対してボロン等の注入を行なっていることからチャネリング現象を抑制できるため、ボロンはシリコン基板１００の深い部分に入っていくことは無い。このため、ドレインエクステンション１０８は、第２の深さよりも十分に浅い領域に形成される。
【００９９】
このようにしてｐ型のドレインエクステンション１０８とｎ型のシリコン基板１００との境界にｐｎ接合が形成されるが、該ｐｎ接合は、第１の深さよりも浅い第２の深さに比べて更に浅い位置に存在する。このために該ｐｎ接合は第１の深さに存在する欠陥から十分に離れていることから、欠陥１０３に起因する接続リーク電流を抑制することができる。
【０１００】
次に、図５（ａ）に示すように、ゲート電極１０７及びサイドウォール１１０をマスクとして、シリコン基板１００におけるゲート電極１０７及びサイドウォール１１０の両側の領域に、例えば法線に対する角度が４５度であり且つドーズ量５×１０13／ｃｍ2 の条件で砒素をイオン注入する。
【０１０１】
このようにして、ドレインエクステンション１０８よりも更にゲート電極１０７の下に入り込み且つドレインエクステンション１０８を囲むように、第２の不純物層としてｎ型のハロー領域１０９を形成する。但し、第２の深さより浅い位置にハロー領域１０９が納まるように形成する。
【０１０２】
このようにすると、ｎ型であるハロー領域１０９とｐ型ドレインエクステンション１０８とのｐｎ接合についても、第１の深さよりも浅い第２の深さに比べて更に浅い位置に存在することになる。このために該ｐｎ接合は第１の深さに存在する欠陥１０３から十分に離れていることから、欠陥１０３に起因する接続リーク電流の発生を防ぐことができる。
【０１０３】
更に、図５（ｂ）に示すように、ゲート電極１０７及びサイドウォール１１０をマスクとして、シリコン基板１００におけるゲート電極１０７及びサイドウォール１１０の両側の領域に、ｎ型不純物イオンを注入する。これによって、コンタクトドレイン１１１を形成する。コンタクトドレイン１１１は、コンタクト抵抗低減のためにドレインエクステンション１０８よりも高い不純物濃度とすると共に、第１の深さ（本実施形態では約８０ｎｍ）よりも浅い、例えば約６０ｎｍの深さに形成する。
【０１０４】
次に、ドレインエクステンション１０８、ハロー領域１０９及びコンタクトドレイン１１１等の不純物層の活性化処理を行なう。これには、低温ＳＰＥ技術を用いる。具体的には、温度が５００℃以上で且つ８００℃以下であると共に処理時間が２分以上で且つ３分以下である条件で熱処理を行なう。但し、５００℃以上で且つ８００℃以下という温度範囲は好ましい条件であるが、これに限るものではない。また、より好ましくは、５００℃以上で且つ７００℃以下という温度範囲において活性化処理を行なうのが良い。
【０１０５】
これによって、アモルファス層１０１が結晶構造を回復してシリコン基板１００中にアモルファスである領域は存在しなくなると共に、ドレインエクステンション１０８、ハロー領域１０９及びコンタクトドレイン１１１等の不純物層を、不純物の拡散を伴わずに活性化することができる。この結果を図５（ｃ）に示す。また、この熱処理は、短時間で処理を行なうフラッシュアニール等とは異なり、数分間と比較的長時間である。このため、シリコン基板１００上に形成されているパターンにゲート電極１０７の粗密差等の不均一性があっても、該不均一性の影響を受けることなく、ばらつきのない特性を有するトランジスタを形成できる。
【０１０６】
以上のように、本実施形態によると、当初シリコン基板１００におけるその表面から第１の深さまでの領域にアモルファス層１０１を形成した後、サイドウォール１１０を形成する工程で行なわれる熱処理によってアモルファス層１０１の結晶構造を一部回復させ、第１の深さよりも浅い第２の深さまでアモルファス・結晶界面を後退させる。このため、第１の深さに存在する欠陥１０３と、第２の深さにある熱処理後のアモルファス・結晶界面とを分離することができる。続いて、アモルファス層１０１に対してイオン注入を行なうことによってアモルファス層１０１の内部にドレインエクステンション１０８及びハロー領域１０９を形成すると、それぞれのｐｎ接合と欠陥１０３とを十分に分離することができる。
【０１０７】
以上から、欠陥１０３とｐｎ接合とが近接している場合に生じる接合リーク電流を抑制することがきる。これを利用して、低温ＳＰＥ技術によってパターン依存性を抑制すると共に、本発明の効果によって接合リーク電流を抑制した半導体装置を製造することができる。
【０１０８】
更に、本実施形態では、サイドウォール１１０を形成する工程で行なわれる熱処理により、アモルファス層１０１の結晶構造を第１の深さから第２の深さまでの領域において回復させる処理を同時に行なう。このため、工程数を減らすことが可能となっている。
【０１０９】
尚、ゲート寸法が例えば９０ｎｍ程度よりも小さい微細トランジスタにおいては、第２の不純物層であるハロー領域１０９を形成することが好ましい。しかし、ハロー領域１０９は本実施形態の必須要素ではなく、必要に応じて形成すればよい。
【０１１０】
また、本実施形態で示した第１の深さ、第２の深さ及びドレインエクステンション１０８の深さは、いずれも好ましい値であるが、これらに限るものでは無く、必要に応じて設定すれば良い。
【０１１１】
また、アモルファス層１０１の形成とドレインエクステンション１０８、ハロー領域１０９及びコンタクトドレイン１１１の形成とにおけるイオン注入の条件（注入エネルギー、注入角度及びドーズ量等）等は、本実施形態で示した値とするのがそれぞれ好ましい条件であるが、これらに限るものではない。
【０１１２】
また、本実施形態では第１導電型をｎ型、第２導電型をｐ型としている。しかし、これとは逆に、第１導電型をｐ型、第２導電型をｎ型としても良い。
【０１１３】
また、本実施形態ではシリコン基板１００上にゲート電極１０７を形成した後にアモルファス層１０１を形成している。しかし、これらの順序を逆にし、シリコン基板１００に対してアモルファス層１０１を形成した後に、ゲート電極１０７を形成しても良い。
【０１１４】
また、本実施形態ではイオン注入によってアモルファス層１０１に対してイオンを導入しているが、イオン注入以外の手法、例えばプラズマドーピング等によってイオンを導入してもよい。
【産業上の利用可能性】
【０１１５】
本発明に係る半導体装置の製造方法は、アモルファス層形成の際に発生する欠陥の位置と不純物層を形成した際のｐｎ接合の位置とを十分に離れて位置させる効果を有する。この効果は、欠陥に起因する接合リーク電流の抑制に利用できる。これと共に、低温ＳＰＥ技術を用いることで、半導体領域上に形成されるパターンに関わらず均一に浅いドレインエクステンション等を形成するのに利用できる。
【図面の簡単な説明】
【０１１６】
【図１】（ａ）〜（ｄ）は、本発明における第１の実施形態に係る半導体装置の製造方法の各工程を示す模式的な断面図である。
【図２】（ａ）〜（ｃ）は、本発明における第２の実施形態に係る半導体装置の製造方法のうち、ゲート電極形成からアモルファス層の形成までを示す模式的な断面図である。
【図３】（ａ）〜（ｃ）は、本発明における第２の実施形態に係る半導体装置の製造方法のうち、ハロー領域形成から不純物層の活性化までを示す模式的な断面図である。
【図４】（ａ）〜（ｃ）は、本発明における第３の実施形態に係る半導体装置の製造方法のうち、ゲート電極形成からアモルファス層の形成までを示す模式的な断面図である。
【図５】（ａ）〜（ｃ）は、本発明における第３の実施形態に係る半導体装置の製造方法のうち、ハロー領域形成から不純物層の活性化までを示す模式的な断面図である。
【図６】（ａ）〜（ｃ）は、従来の半導体層賃製造方法のうち、ゲート電極形成からアモルファス層の形成までを示す模式的な断面図である。
【図７】（ａ）及び（ｂ）は、従来の半導体層賃製造方法のうち、コンタクトドレイン形成から不純物層の活性化までを示す模式的な断面図である。
【符号の説明】
【０１１７】
１００    シリコン基板
１０１    アモルファス層
１０２    アモルファス・結晶界面
１０３    欠陥
１０４    ｐｎ接合
１０６    ゲート絶縁膜
１０７    ゲート電極
１０８    ドレインエクステンション
１０９    ハロー領域
１１０    サイドウォール
１１１    コンタクトドレイン
Ａ        第１の深さ
Ｂ        第２の深さ
Ｃ        第３の深さ
【図１】
2005294341.tif 000003
【図２】
2005294341.tif 000004
【図３】
2005294341.tif 000005
【図４】
2005294341.tif 000006
【図５】
2005294341.tif 000007
【図６】
2005294341.tif 000008
【図７】
2005294341.tif 000009