(57)【要約】【課題】  トレンチの上方に形成されたＬＯＣＯＳ酸化膜の上面に生じる段差を緩和することができる半導体装置の製造方法を提供する。【解決手段】  ＳＯＩ基板４の表面上にパッドＳｉＯ2膜４１、Ｓｉ3Ｎ4膜４２、ＮＳＧ膜４３を形成し、これらをパターニングした後（図２（ａ））、開口部の側壁４４ａが、トレンチ４４の底面から基板表面に向かうにつれてトレンチ幅が大きくなる形状のトレンチ４４を形成する（図２（ｂ））。そして、ＮＳＧ膜４３を除去し、トレンチ５の側壁に側壁ＳｉＯ2膜６を形成する（図２（ｃ））。続いて、トレンチ５の内部にＰｏｌｙＳｉ４５を埋め込み（図２（ｄ））、エッチバックすることで、トレンチ５の内部に、側壁ＳｉＯ2膜に向かうにつれ膜厚が徐々に薄い形状のひさし部７ａを有するＰｏｌｙＳｉ層７を形成する（図２（ｅ））。その後、トレンチ５の上方に、ＬＯＣＯＳ酸化膜８を形成する。【選択図】        図２
2005294338.tif 000002
【特許請求の範囲】
【請求項１】
絶縁膜（２）の上に半導体層（３）が配置された構造の半導体基板（４）を用意する工程と、
前記半導体層（３）の上にシリコン窒化膜（４２）を形成する工程（Ｐ２）と、
前記シリコン窒化膜（４２）の上に、ＣＶＤ法により導電性不純物が添加されていないＳｉＯ2膜（４３）を形成する工程（Ｐ３）と、
前記ＳｉＯ2膜（４３）および前記シリコン窒化膜（４２）をパターニングする工程（Ｐ４）と、
前記パターニングされたＳｉＯ2膜（４３）をマスクとしたエッチングを利用して、前記半導体層（３）に、前記絶縁膜（２）に到達する深さのトレンチ（４４）であって、前記トレンチ（４４）の開口部（４４ａ）が、前記トレンチ（４４）の底面から前記基板表面に向かうにつれて、トレンチ幅が大きくなる形状である前記トレンチ（４４）を形成する工程（Ｐ５）と、
前記トレンチ（４４）を形成した後、前記ＳｉＯ2膜（４３）を除去する工程（Ｐ６）と、
前記ＳｉＯ2膜（４３）を除去した後、前記トレンチ（５）の側壁に側壁ＳｉＯ2膜（６）を形成する工程（Ｐ７）と、
前記側壁ＳｉＯ2膜（６）を形成した後、前記トレンチ（５）の内部から前記半導体層（３）の表面上に至ってポリシリコン（４５）を形成する工程（Ｐ８）と、
エッチバックにより、前記半導体層（３）の表面上の前記ポリシリコン（４５）を除去するとともに、前記トレンチ（５）の内部に、前記半導体層（３）の表面と平行な方向において、前記側壁ＳｉＯ2膜（６）に向かうにつれ、前記半導体層（３）の表面に対して垂直な方向における厚さが徐々に薄くなっている形状のひさし部７ａを、最上部に有するポリシリコン層（７）を形成する工程（Ｐ９）と、
前記シリコン窒化膜（４２）をパターニングし、パターニングされた前記シリコン窒化膜（４２）を用いたＬＯＣＯＳ法により、酸化膜（８）を前記トレンチ（５）の上方に形成する工程（Ｐ１０）とを有することを特徴とする半導体装置の製造方法。
【請求項２】
前記トレンチ（４４）を形成する工程（Ｐ５）は、
等方性エッチングにより、前記半導体層（３）の表層部に第１のトレンチ（４４ａ）を形成する工程と、
異方性エッチングにより、前記第１のトレンチ（４４ａ）の底面から前記絶縁膜（２）に到達する深さであって、前記第１のトレンチ（４４ａ）の前記基板表面における開口幅（５１）よりもトレンチ幅（５３）が狭い第２のトレンチ（４４ｂ）を形成する工程と、
前記第１のトレンチと前記第２のトレンチの側壁に対して等方性エッチングを行い、開口部（４４ａ）が前記ＳｉＯ2膜（４３）側に向かって丸く膨らんだ形状の前記トレンチ（４４）を形成する工程とを有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
絶縁膜（２）の上に半導体層（３）が配置された構造の半導体基板（４）を用意する工程と、
前記半導体層（３）の上にシリコン窒化膜（４２）を形成する工程（Ｐ２）と、
前記シリコン窒化膜（４２）の上に、ＣＶＤ法により導電性不純物が添加されていないＳｉＯ2膜（４３）を形成する工程（Ｐ３）と、
前記ＳｉＯ2膜（４３）および前記シリコン窒化膜（４２）をパターニングする工程（Ｐ４）と、
前記パターニングされたＳｉＯ2膜（４３）をマスクとしたエッチングを利用して、前記半導体層（３）に、前記絶縁膜（２）に到達する深さのトレンチ（４４）を形成する工程（Ｐ５）と、
前記トレンチ（４４）を形成した後、前記ＳｉＯ2膜（４３）を除去する工程（Ｐ６）と、
前記ＳｉＯ2膜（４３）を除去した後、前記トレンチ（５）の側壁に第１の側壁ＳｉＯ2膜（６）を形成し、前記第１の側壁ＳｉＯ2膜（６）をフッ酸により除去することで、前記トレンチ（５）の開口部（５ｂ）が、前記トレンチ（５）の底面から前記基板表面に向かうにつれて、トレンチ幅が大きくなる形状である前記トレンチ（５）を形成する工程と、
前記第１の側壁ＳｉＯ2膜（６）を除去した後、前記トレンチ（５）の側壁に第２の側壁ＳｉＯ2膜（６）を形成する工程（Ｐ７）と、
前記第２の側壁ＳｉＯ2膜（６）を形成した後、前記トレンチ（５）の内部から前記半導体層（３）の表面上に至ってポリシリコン（４５）を形成する工程（Ｐ８）と、
エッチバックにより、前記半導体層（３）の表面上の前記ポリシリコン（４５）を除去するとともに、前記トレンチ（５）の内部に、前記半導体層（３）の表面と平行な方向において、前記第１の側壁ＳｉＯ2膜（６）に向かうにつれ、前記半導体層（３）の表面に対して垂直な方向における厚さが徐々に薄くなっている形状のひさし部７ａを、最上部に有するポリシリコン層（７）を形成する工程（Ｐ９）と、
前記シリコン窒化膜（４２）をパターニングし、パターニングされた前記シリコン窒化膜（４２）を用いたＬＯＣＯＳ法により、酸化膜（８）を前記トレンチ（５）の上方に形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項４】
前記開口部（５ｂ、４４ａ）が前記トレンチ（５、４４）の底面から前記基板表面に向かうにつれて、トレンチ幅が大きくなる形状である前記トレンチ（５、４４）を形成する工程では、前記半導体層（３）の表面に位置する前記トレンチ（５、４４）の開口端（４４ｃ）と、パターニングされた前記シリコン窒化膜（４２）の開口端（４２ａ）との前記基板（４）の表面と平行な方向における距離（５４）が０．３６μｍ以下となるように、前記トレンチ（５、４４）を形成することを特徴とする請求項１ないし３のいずれか１つに記載の半導体装置の製造方法。
【請求項５】
絶縁膜（２）の上に半導体層（３）が配置された構造の半導体基板（４）を用意する工程と、
前記半導体層（３）の上にシリコン窒化膜（４２）を形成する工程（Ｐ２）と、
前記シリコン窒化膜（４２）の上に、ＣＶＤ法により導電性不純物が添加されていないＳｉＯ2膜（４３）を形成する工程（Ｐ３）と、
前記ＳｉＯ2膜（４３）および前記シリコン窒化膜（４２）をパターニングする工程（Ｐ４）と、
前記パターニングされたＳｉＯ2膜（４３）をマスクとしたエッチングにより、前記半導体層（３）に、前記絶縁膜（２）に到達する深さであるトレンチ（４４）を形成する工程（Ｐ５）と、
前記トレンチ（４４）を形成した後、前記ＳｉＯ2膜（４３）を除去する工程（Ｐ６）と、
前記ＳｉＯ2膜（４３）を除去した後、前記トレンチ（５）の側壁に側壁ＳｉＯ2膜（６）を形成する工程（Ｐ７）と、
前記側壁ＳｉＯ2膜（６）を形成した後、前記トレンチ（５）の内部から前記半導体層（３）の表面上に至ってポリシリコン（４５）を形成する工程（Ｐ８）と、
前記半導体層（４）の表面上に形成された前記ポリシリコン（４５）を、エッチバックにより、除去することで、前記トレンチ（５）の内部に前記ポリシリコン層（７）を形成する工程（Ｐ９）と、
前記側壁ＳｉＯ2膜（６）の上面（６ａ）が、前記ポリシリコン層（７）の上面（７ｃ）よりも前記トレンチ（５）の底面側に位置するように、前記側壁ＳｉＯ2膜（６）の一部を除去する工程と、
前記シリコン窒化膜（４２）をパターニングし、パターニングされた前記シリコン窒化膜（４２）を用いたＬＯＣＯＳ法により、酸化膜（８）を前記トレンチ（５）の上方に形成する工程とを有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の半導体素子がトレンチによって分離された構造の半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
従来、複数の半導体素子がトレンチによって分離された半導体装置を製造する種々の製造方法がある（例えば、特許文献１、２参照）。このような製造方法の１つとして、例えば、以下の方法がある。図１１（ｂ）、図１２（ａ）〜（ｈ）に、従来における半導体装置の製造工程を示す。以下では、図１１（ｂ）に基づいて、説明する。
【０００３】
まず、ＳＯＩ（Silicon On Insulator）基板を用意し、ＳｉＯ2膜形成工程Ｐ１、Ｓｉ3Ｎ4膜形成工程Ｐ２を行う。これにより、図１２（ａ）に示すように、シリコン基板１、埋め込み酸化膜２および半導体層３を有するＳＯＩ基板４の表面にパッドＳｉＯ2膜４１、Ｓｉ3Ｎ4膜４２を順に形成する。そして、トレンチマスク形成工程Ｐ３を行い、トレンチをエッチングにより形成する際に用いるマスク（以下では、トレンチマスクと呼ぶ）４３をＳｉ3Ｎ4膜４２の上に形成する。
【０００４】
続いて、マスクエッチ工程Ｐ４を行う。この工程では、図１２（ｂ）に示すように、フォトリソグラフィおよびエッチングにより、トレンチマスク４３、Ｓｉ3Ｎ4膜４２、パッドＳｉＯ2膜４１をパターニングする。このとき、トレンチマスク４３の開口幅を例えば２．０μｍとする。
【０００５】
そして、トレンチ形成工程Ｐ５を行う。この工程では、図１２（ｃ）に示すように、トレンチマスク４３を利用したエッチングにより、埋め込み酸化膜２に到達する深さのトレンチ４４を半導体層３に形成する。
【０００６】
続いて、側壁ＳｉＯ2膜形成工程Ｐ７を行い、図１２（ｄ）に示すように、トレンチ４４の側壁に側壁ＳｉＯ2膜６を形成する。
【０００７】
続いて、ＰｏｌｙＳｉ埋め込み工程Ｐ８を行い、図１２（ｅ）に示すように、トレンチ５の内部をＰｏｌｙＳｉ４５で埋め込む。このとき、トレンチマスク４３の上にもＰｏｌｙＳｉ４５が形成される。
【０００８】
続いて、ＣＭＰ工程Ｐ１１を行う。この工程では、図１２（ｆ）に示すように、トレンチマスク４３の上のＰｏｌｙＳｉ４５をＣＭＰ（Chemical  Mechanical  Polishing）法で除去する。
【０００９】
続いて、マスク除去工程Ｐ１２で、図１２（ｇ）に示すように、トレンチマスク４３を除去する。次に、エッチバック工程Ｐ９を行い、エッチバックにより、Ｓｉ3Ｎ4膜４２よりも上側に位置するＰｏｌｙＳｉ４５を除去する。
【００１０】
その後、ＬＯＣＯＳ酸化膜形成工程Ｐ１０を行う。この工程では、図示しないが、Ｓｉ3Ｎ4膜４２をパターニングした後、図１２（ｈ）に示すように、ＬＯＣＯＳ（Local Oxidation of Silicon）法により、フィールドＳｉＯ2膜８を熱酸化で成長させる。なお、本明細書では、ＬＯＣＯＳ法で形成されたＳｉＯ2膜をＬＯＣＯＳ酸化膜８と呼ぶ。
【００１１】
このようにして、トレンチ４４の内部に側壁ＳｉＯ2膜６およびＰｏｌｙＳｉ層７が形成され、トレンチ４４の上方にＬＯＣＯＳ酸化膜８が形成される。このトレンチ４４およびＬＯＣＯＳ酸化膜８により、複数の半導体素子が絶縁分離される。
【特許文献１】特開平０５−１０９８８２号公報
【特許文献２】特開平０５−１０９８８０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
これに対して、本発明者らは以下に説明する製造方法を提案している。図１１（ａ）、図１３（ａ）〜（ｆ）、図１４（ａ）〜（ｃ）に、本発明者らが提案する半導体装置の製造工程を示す。この製造方法は、図１１（ａ）に示すように、図１１（ｂ）に示す製造方法に対して、ＣＭＰ工程Ｐ１１を省略し、ＰｏｌｙＳｉ埋め込み工程Ｐ８の前にマスク除去工程Ｐ６を行うように変更した方法である。
【００１３】
具体的には、上記した従来技術と同様に、ＳｉＯ2膜形成工程Ｐ１、Ｓｉ3Ｎ4膜形成工程Ｐ２、トレンチマスク形成工程Ｐ３を順に行う。ただし、トレンチマスク形成工程Ｐ３では、トレンチマスク４３として、ＡＰ−ＣＶＤ法により、導電性不純物が添加されていないＳｉＯ2膜を形成する。なお、以下では、このＳｉＯ2膜をＮＳＧ（Non dope Silicate Glassの略）膜と呼ぶ。
【００１４】
これにより、図１３（ａ）に示すように、パッドＳｉＯ2膜４１、Ｓｉ3Ｎ4膜４２、ＮＳＧ膜４３を半導体層３の表面上に形成する。
【００１５】
続いて、マスクエッチ工程Ｐ４を行う。この工程では、図１３（ｂ）に示すように、ＮＳＧ膜４３、Ｓｉ3Ｎ4膜４２およびパッドＳｉＯ2膜４１をパターニングする。このとき、ＮＳＧ膜４３等の開口幅を例えば１．０μｍとする。
【００１６】
続いて、トレンチ形成工程Ｐ５を行う。この工程では、図１３（ｃ）に示すように、パターニングされたＮＳＧ膜４３をマスクとした異方性エッチングにより、半導体層３に埋め込み酸化膜２に到達する深さのトレンチ４４を形成する。
【００１７】
続いて、マスク除去工程Ｐ６を行う。この工程では、ＮＳＧ膜４３をＨＦ（フッ酸）で除去する。このとき、図１３（ｄ）に示すように、トレンチ４４の底面側に位置する埋め込み酸化膜２も除去され、埋め込み酸化膜２にもトレンチ側壁５ａが形成されることで、トレンチ５が形成される。
【００１８】
その後、上記した従来技術と同様に、側壁ＳｉＯ2膜形成工程Ｐ７、ＰｏｌｙＳｉ埋め込み工程Ｐ８を行う。すなわち、図１３（ｅ）に示すように、Ｓｉ3Ｎ4膜４２をマスクとして、トレンチ５の側壁に側壁ＳｉＯ2膜６を形成し、図１３（ｆ）に示すように、トレンチ５の内部からＳｉ3Ｎ4膜４２の表面上に至ってＰｏｌｙＳｉ４５を形成する。
【００１９】
次に、エッチバック工程Ｐ９を行う。この工程では、図１４（ａ）に示すように、Ｓｉ3Ｎ4膜４２をストッパとしてエッチバックを行い、Ｓｉ3Ｎ4膜４２の表面よりも上側に位置するＰｏｌｙＳｉ４５を除去し、Ｓｉ3Ｎ4膜４２よりも下側に位置するＰｏｌｙＳｉ４５のみを残す。これにより、トレンチ５の内部に、ＰｏｌｙＳｉ層７が形成される。
【００２０】
続いて、ＬＯＣＯＳ酸化膜形成工程Ｐ１０を行う。この工程では、図１４（ｂ）に示すように、Ｓｉ3Ｎ4膜４２をパターニングした後、図１４（ｃ）に示すように、ＬＯＣＯＳ酸化膜８をトレンチ５の上方に形成する。その後、図示しないが、ＬＯＣＯＳ酸化膜８の上に、パッシベーション膜を形成する。
【００２１】
この方法によれば、ＣＭＰ工程Ｐ１１を行っていない分、図１１（ｂ）に示す従来の製造方法と比較して、製造コストを削減でき、かつ、以下に説明するように、ＣＭＰ工程Ｐ１１を行う製造方法（図１１（ｂ）に示す従来の製造方法）で製造した場合と同等の信頼性を有する半導体装置を製造できる。
【００２２】
ここで、ＣＭＰ工程を行わない他の方法として、図１１（ｃ）に示すように、ＣＭＰ工程Ｐ１１の代わりにエッチバック工程１３を行う製造方法が考えられる。この場合、マスク除去工程Ｐ１２を挟んで、１ｓｔエッチバック工程Ｐ１３、２ｎｄエッチバック工程Ｐ９を行うこととなる。図１５（ａ）〜（ｃ）、図１６に、この方法で半導体装置を製造するときの製造工程の一部を示す。
【００２３】
この方法では、１ｓｔエッチバック工程Ｐ１３で、トレンチマスク４３の上のＰｏｌｙＳｉ４５をエッチバックで除去することとなる。このため、図１５（ａ）に示すように、トレンチマスク４３の上のＰｏｌｙＳｉ４５内に異物４６が存在する場合、図１５（ｂ）に示すように、異物４６の下側に位置するＰｏｌｙＳｉ４５ａが除去されずに残ってしまうことがある。
【００２４】
この場合、さらに、マスク除去工程Ｐ１２、２ｎｄエッチバック工程、ＬＯＣＯＳ酸化膜形成工程Ｐ１０を行うと、図１５（ｃ）に示すように、トレンチマスク４３のうち、残ったＰｏｌｙＳｉ４５ａの下側に位置する部分４３ａも残り、Ｓｉ3Ｎ4膜４２の上に大きなエッチング残さが残る。このため、ＬＯＣＯＳ酸化膜８の上面にも凸部が生じてしまう。
【００２５】
そして、ＬＯＣＯＳ酸化膜８の上にＢＰＳＧ膜を形成すると、図１６に示すように、ＢＰＳＧ膜４７の上面に凸部が生じる。
【００２６】
この結果、ＢＰＳＧ膜４７の上に、パッシベーション膜４８を形成したとき、図１６に示すように、ＢＰＳＧ膜４７において、パッシベーション膜４８で保護されない領域４７ｂが生じる。このため、ＣＭＰ工程Ｐ１１の代わりにエッチバック工程１３を行う製造方法では、半導体装置の信頼性が低下してしまうという問題が生じる。
【００２７】
これに対して、本発明者らが提案する製造方法では、トレンチ５の内部にＰｏｌｙＳｉ４５を埋め込む前に、トレンチマスク（ＮＳＧ膜）４３を除去しているので、エッチバック工程Ｐ９において、Ｓｉ3Ｎ4膜４２の上にエッチング残さが生じても、このエッチング残さを小さくすることができる。
【００２８】
この結果、本発明者らが提案する製造方法によれば、ＣＭＰ工程Ｐ１１の代わりにエッチバック工程１３を行う製造方法と比較して、半導体装置の信頼性低下を抑制することができる。すなわち、従来の製造方法で製造された半導体装置と同等の信頼性を有する半導体装置を製造できる。
【００２９】
しかし、本発明者らが提案する製造方法においても、以下の問題点がある。すなわち、ＬＯＣＯＳ酸化膜形成工程Ｐ１０では、図１４（ｂ）に示すように、ＰｏｌｙＳｉ層７と側壁ＳｉＯ2膜６と半導体層３の上に、熱酸化により、酸化膜を形成させている。このとき、ＰｏｌｙＳｉ層７上とＳｉの部分（半導体層３）上とでは酸化膜が厚く形成されるが、側壁ＳｉＯ2膜６上では、ほとんど酸化膜が形成されない。た
このため、図１４（ｃ）に示すように、ＬＯＣＯＳ酸化膜８の上面であって、特に、ＰｏｌｙＳｉ層７と側壁ＳｉＯ2膜６の真上の位置に、段差８ａが形成されてしまう。ＬＯＣＯＳ酸化膜８に、この段差８ａがあると、その後の工程で、ＬＯＣＯＳ酸化膜８の表面を含む半導体層３上に金属層を形成した場合、ＬＯＣＯＳ酸化膜８の表面上の金属層を除去しても、その段差８ａに、金属層が残ってしまうことがある。この段差８ａに残った金属層が原因で、半導体層３上に形成された金属配線にショート不良が発生するおそれがあった。
【００３０】
本発明は、上記点に鑑み、トレンチ５の上方に形成されたＬＯＣＯＳ酸化膜８の上面に生じる段差を緩和することができる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００３１】
上記目的を達成するため、請求項１に記載の発明では、主に、パターニングされたＳｉＯ2膜（４３）をマスクとしたエッチングを利用して、半導体層（３）に、絶縁膜（２）に到達する深さのトレンチ（４４）であって、トレンチ（４４）の開口部（４４ａ）が、トレンチ（４４）の底面から基板表面に向かうにつれて、トレンチ幅が大きくなる形状であるトレンチ（４４）を形成する工程（Ｐ５）と、エッチバックにより、半導体層（３）の表面上のポリシリコン（４５）を除去するとともに、トレンチ（５）の内部に、半導体層（３）の表面と平行な方向において、側壁ＳｉＯ2膜（６）に向かうにつれ、半導体層（３）の表面に対して垂直な方向における厚さが徐々に薄くなっている形状のひさし部７ａを、最上部に有するポリシリコン層（７）を形成する工程（Ｐ９）とを有することを特徴としている。
【００３２】
本発明では、このように、トレンチ内部にポリシリコン層を形成する工程（Ｐ９）後のトレンチ上部において、ポリシリコン層のひさし部を除く部分と側壁ＳｉＯ2膜との間におけるポリシリコンの厚さの変化をなだらかにしている。
【００３３】
これにより、本発明によれば、ＬＯＣＯＳ法により、トレンチ（５）の上方に、酸化膜（８）を形成する工程で、熱酸化で酸化膜を形成したとき、この酸化膜の上面に生じる段差を緩和することができる。
【００３４】
本発明でのトレンチの形成方法としては、例えば、トレンチを異方性エッチングにより形成する際に、エッチング条件を変えて、サイドエッチングを行う方法を採用することができる。また、請求項２に示すように、等方性エッチングの工程と異方性エッチングの工程とを別々に行う方法を採用することもできる。
【００３５】
すなわち、請求項２に示すように、等方性エッチングにより、半導体層（３）の表層部に第１のトレンチ（４４ａ）を形成する工程を行い、異方性エッチングにより、第１のトレンチ（４４ａ）の底面から絶縁膜（２）に到達する深さであって、第１のトレンチ（４４ａ）の基板表面における開口幅（５１）よりもトレンチ幅（５３）が狭い第２のトレンチ（４４ｂ）を形成する工程を行い、第１のトレンチと第２のトレンチの側壁に対して等方性エッチングを行い、開口部（４４ａ）がＳｉＯ2膜（４３）側に向かって丸く膨らんだ形状のトレンチ（４４）を形成する工程を行うことで、トレンチ（４４）を形成することができる。
【００３６】
また、請求項３に示すように、ＳｉＯ2膜（４３）を除去した後、トレンチ（５）の側壁に第１の側壁ＳｉＯ2膜（６）を形成し、第１の側壁ＳｉＯ2膜（６）をフッ酸により除去することで、トレンチ（５）の開口部（５ｂ）が、トレンチ（５）の底面から基板表面に向かうにつれて、トレンチ幅が大きくなる形状であるトレンチ（５）を形成する工程により、このような形状のトレンチを形成することもできる。
【００３７】
請求項３に記載の発明によっても、請求項１に記載の発明と同様の効果を得ることができる。
【００３８】
また、請求項４に示すように、開口部（５ｂ、４４ａ）がトレンチ（５、４４）の底面から基板表面に向かうにつれて、トレンチ幅が大きくなる形状であるトレンチ（５、４４）を形成する工程では、半導体層（３）の表面に位置するトレンチ（５、４４）の開口端（４４ｃ）と、パターニングされたシリコン窒化膜（４２）の開口端（４２ａ）との基板（４）の表面と平行な方向における距離（５４）が０．３６μｍ以下となるように、トレンチ（５、４４）を形成することが好ましい。
【００３９】
請求項５に記載の発明では、絶縁膜（２）の上に半導体層（３）が配置された構造の半導体基板（４）を用意する工程と、半導体層（３）の上にシリコン窒化膜（４２）を形成する工程（Ｐ２）と、シリコン窒化膜（４２）の上に、ＣＶＤ法により導電性不純物が添加されていないＳｉＯ2膜（４３）を形成する工程（Ｐ３）と、ＳｉＯ2膜（４３）およびシリコン窒化膜（４２）をパターニングする工程（Ｐ４）と、パターニングされたＳｉＯ2膜（４３）をマスクとしたエッチングにより、半導体層（３）に、絶縁膜（２）に到達する深さであるトレンチ（４４）を形成する工程（Ｐ５）と、  トレンチ（４４）を形成した後、ＳｉＯ2膜（４３）を除去する工程（Ｐ６）と、  ＳｉＯ2膜（４３）を除去した後、トレンチ（５）の側壁に側壁ＳｉＯ2膜（６）を形成する工程（Ｐ７）と、側壁ＳｉＯ2膜（６）を形成した後、トレンチ（５）の内部から半導体層（３）の表面上に至ってポリシリコン（４５）を形成する工程（Ｐ８）と、半導体層（４）の表面上に形成されたポリシリコン（４５）を、エッチバックにより、除去することで、トレンチ（５）の内部にポリシリコン層（７）を形成する工程（Ｐ９）と、側壁ＳｉＯ2膜（６）の上面（６ａ）が、ポリシリコン層（７）の上面（７ｃ）よりもトレンチ（５）の底面側に位置するように、側壁ＳｉＯ2膜（６）の一部を除去する工程と、シリコン窒化膜（４２）をパターニングし、パターニングされたシリコン窒化膜（４２）を用いたＬＯＣＯＳ法により、酸化膜（８）をトレンチ（５）の上方に形成する工程とを有することを特徴としている。
【００４０】
このように、本発明では、ＬＯＣＯＳ法により酸化膜を形成する工程の前に、第１の側壁ＳｉＯ2膜の最上面を、ポリシリコンの最上面よりもトレンチ底面側に位置させている。
【００４１】
これにより、ＬＯＣＯＳ法により酸化膜を形成するときでは、半導体層とポリシリコンの上方向だけでなく、横方向にも酸化膜が形成されるので、膜厚の変化がなだらかな酸化膜をトレンチ上部に形成することができる。つまり、本発明によっても、この酸化膜の上部表面に生じる段差を緩和することができる。
【００４２】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示す一例である。
【発明を実施するための最良の形態】
【００４３】
（第１実施形態）
図１に、本発明の第１実施形態における半導体装置の断面図を示す。本実施形態では、バイポーラトランジスタ、ＣＭＯＳＦＥＴおよびパワーＭＯＳＦＥＴが、１つの基板上に集積された半導体装置の製造方法を例として説明する。
【００４４】
図１に示すように、この半導体装置は、ＳＯＩ基板４上に、半導体素子として、バイポーラトランジスタ、ＣＭＯＳＦＥＴおよびパワーＭＯＳＦＥＴが形成されている。
【００４５】
具体的には、この半導体装置は、シリコン基板１上に埋め込み酸化膜２を有し、この埋め込み酸化膜２の上に、シリコンからなる半導体層３が配置された構造のＳＯＩ基板４を備えている。バイポーラトランジスタと、ＣＭＯＳＦＥＴと、パワーＭＯＳＦＥＴは、半導体層３に形成されており、これらの半導体素子同士は、トレンチ５の内部に形成された側壁ＳｉＯ2膜６およびＰｏｌｙＳｉ（ポリシリコン）層７と、トレンチ５の上側に形成されたＬＯＣＯＳ酸化膜８により、絶縁分離されている。
【００４６】
トレンチ５は、図１に示すように、開口部５ｂが、若干であるが、順テーパ形状となっている。言い換えると、トレンチ５は、開口部５ｂと開口部を除く部分５ｃとでは、トレンチ幅が異なっている。この開口部５ｂとは、トレンチ５の上部と同意であり、半導体層３の表面におけるトレンチ５の開口端５ｄ近傍の領域を意味する。
【００４７】
トレンチ５の開口部５ｂでは、トレンチ５の底面からトレンチ５の上部に向かうにつれて徐々にトレンチ幅が広くなっている。開口部を除く部分５ｃでは、トレンチ５の側壁は基板表面に対してほぼ垂直であり、トレンチ幅は均一である。ただし、トレンチ底面近傍５ａは丸みをおびているため、トレンチ底面近傍５ａでは、トレンチ５の側壁は基板表面に対してほぼ垂直ではない。ここで、ほぼ垂直とは、異方性エッチングでトレンチを形成したときのトレンチ側壁と基板表面とがなす角度の範囲をいい、完全な垂直だけでなくトレンチ形成時に生じる誤差範囲も含むことを意味する。
【００４８】
ＰｏｌｙＳｉ層７は、導電型不純物を含まないＰｏｌｙＳｉにより構成されており、トレンチ５の側壁に形成された側壁ＳｉＯ2膜６を介して、トレンチ５の内部に埋め込まれている。このため、ＰｏｌｙＳｉ層７は、全体としては、基板表面に対して垂直な方向に細長い形状となっている。しかし、ＰｏｌｙＳｉ層７は、トレンチ５の開口部５ｂの近傍に着目すると、若干であるが、基板表面と平行な方向に広がった形状７ａとなっている。
【００４９】
半導体層３は、埋め込み酸化膜２側に位置する不純物濃度が高濃度であるＮ+型層９と、Ｎ+型層９よりも図中上側に位置する不純物濃度が低濃度であるＮ-型ドリフト層１０とを有している。
【００５０】
バイポーラトランジスタは、半導体層３に形成されたＮ-型コレクタ領域１１、Ｐ+型ベース領域１２、Ｎ++型エミッタ領域１３を有している。また、半導体層３のバイポーラトランジスタが形成されている領域では、半導体層３の表面上に配置されたＢＰＳＧ膜（層間絶縁膜）１４と、ＢＰＳＧ膜１４の上に配置され、それぞれ、Ｎ-型コレクタ領域１１、Ｐ+型ベース領域１２、Ｎ++型エミッタ領域１３と電気的に接続されたコレクタ電極１５、ベース電極１６、エミッタ電極１７とが形成されている。
【００５１】
ＣＭＯＳＦＥＴは、半導体層３に形成されたＰ-型ウェル領域２１と、Ｐ++型ドレイン領域２２と、Ｐ++型ソース領域２３とを有している。また、半導体層３のＣＭＯＳＦＥＴが形成された領域では、半導体層３の表面上に配置されたＢＰＳＧ膜１４と、ＢＰＳＧ膜１４上に配置され、それぞれ、Ｐ-型ウェル領域２１と、Ｐ++型ドレイン領域２２と、Ｐ++型ソース領域２３と電気的に接続されたゲート電極２４、ドレイン電極２５、ソース電極２６とが形成されている。なお、図１では、Ｐチャネル型ＭＯＳＦＥＴのみ示しているが、Ｎチャネル型ＭＯＳＦＥＴも有している。
【００５２】
パワーＭＯＳＦＥＴは、半導体層３に形成されたＮ-型ドレイン領域３１と、Ｐ+型チャネル領域３２と、Ｎ+型ソース領域３３とを有している。また、Ｎ-型ドレイン領域３１、Ｐ+型チャネル領域３２の内部には、それぞれＮ+型コンタクト領域３４、Ｐ++型コンタクト領域３５が形成されている。また、半導体層３のパワーＭＯＳＦＥＴが形成されている領域では、ＢＰＳＧ膜１４の上に、Ｎ-型ドレイン領域３１、Ｐ+型チャネル領域３２およびＮ+型ソース領域３３と、それぞれ電気的に接続されたドレイン電極３６、ゲート電極３７およびソース電極３８が形成されている。
【００５３】
次に、このような構造の半導体装置の製造方法について説明する。本実施形態の製造方法は、上記発明が解決する課題の欄で説明した製造方法（図１１（ａ）、図１３（ａ）〜（ｆ）に示す製造方法）と各工程の順番は同じであるが、主にトレンチを形成する工程Ｐ５の内容が上記した製造方法と異なるものである。
【００５４】
図２（ａ）〜（ｆ）、図３（ａ）〜（ｄ）に、本実施形態における半導体装置の製造工程を示す。
【００５５】
まず、上記した図１１（ａ）、図１３（ａ）〜（ｆ）に示す製造方法と同様に、シリコン基板１の上に埋め込み酸化膜２が配置され、埋め込み酸化膜２の上に半導体層３が配置された構造のＳＯＩ基板４を用意する工程を行う。このＳＯＩ基板４を用意する工程が、本発明の半導体基板を用意する工程に相当する。
【００５６】
なお、埋め込み酸化膜２は、熱酸化膜で構成されており、半導体層３は、図示しないが、Ｎ-型ドリフト層９、Ｎ-型ドリフト層１０を有している。また、半導体層３の厚さは、例えば、１５μｍである。
【００５７】
そして、上記した製造方法と同様に、ＳｉＯ2膜形成工程Ｐ１を行い、不純物導入工程を行う。これにより、半導体層３に深い不純物導入層、すなわち、図１に示すように、バイポーラトランジスタのＮ-型コレクタ層１１、ＣＭＯＳＦＥＴのＰ-型ウェル層２１、パワーＭＯＳＦＥＴのＮ-型ドレイン層３１を形成する。次に、Ｓｉ3Ｎ4膜形成工程Ｐ２、トレンチマスク形成工程Ｐ３、マスクエッチ工程Ｐ４を順に行う。これにより、図２（ａ）に示すように、パターニングされたパッドＳｉＯ2膜４１、Ｓｉ3Ｎ4膜４２、ＮＳＧ膜４３を半導体層３の表面上に形成する。
【００５８】
なお、これらのＳｉ3Ｎ4膜形成工程Ｐ２、トレンチマスク形成工程Ｐ３およびマスクエッチ工程Ｐ４が、それぞれ、本発明のシリコン窒化膜を形成する工程、ＣＶＤ法により導電性不純物が添加されていないＳｉＯ2膜を形成する工程およびＳｉＯ2膜およびシリコン窒化膜をパターニングする工程に相当する。
【００５９】
このとき、パッドＳｉＯ2膜４１、Ｓｉ3Ｎ4膜４２およびＮＳＧ膜４３の膜厚をそれぞれ、約４２５Å（＝４２．５ｎｍ）、約１５００Å（＝１５０ｎｍ＝０．１５μｍ）および約１．８ｕｍとする。また、ＮＳＧ膜４３の開口幅５０を、１．０μｍとする。
【００６０】
これは、ＮＳＧ膜４３の開口幅５０を１．０μｍよりも大きくした場合、図１中のトレンチ５の上方に位置するＢＰＳＧ膜（図１４中の膜４７に相当）１４の表面に、パッシベーション膜に覆われない部分（図１４中の保護されない領域４７ｂに相当）が生じ、逆に、１．０μｍ以下とした場合、パッシベーション膜に覆われない部分が生じないことが本発明者らの実験結果からわかったためである。なお、本実施形態では、ＮＳＧ膜４３等の開口幅５０を、１．０μｍとしたが、１．０μｍ以下であれば、他の大きさとすることもできる。
【００６１】
続いて、トレンチ形成工程Ｐ５を行う。この工程では、図２（ｂ）に示すように、開口部４４ａが順テーパ形状であるトレンチ４４を形成する。
【００６２】
具体的には、まず、図３（ａ）に示すように、パターニングされたＮＳＧ膜４３をマスクとして、１回目の等方性エッチングを行う。これにより、ＮＳＧ膜４３の開口幅５０よりもトレンチ開口幅５１が広く、浅い第１のトレンチ４４ａを半導体層３の表面近傍に形成する。この１回目の等方性エッチングが、本発明の第１のトレンチを形成する工程に相当する。
【００６３】
このとき、等方性エッチングとしては、ケミカルドライエッチングを行う。このエッチングでは、ガスとして、例えば、ＣＦ4／Ｏ2を用いる。また、半導体層３の表面における第１のトレンチ４４ａの開口幅５１、最も深いところの深さ５２をそれぞれ、例えば、１．２μｍ、０．１μｍとする。
【００６４】
続いて、図３（ｂ）に示すように、パターニングされたＮＳＧ膜４３をマスクとした異方性エッチングを行う。これにより、半導体層３のうち、第１のトレンチ４４ａが形成されている領域に、第１のトレンチ４４ａの底面から埋め込み酸化膜２に到達する深さであって、第１のトレンチ４４ａの開口幅５１よりもトレンチ幅５３が小さい第２のトレンチ４４ｂを形成する。この異方性エッチングが、本発明の第２のトレンチを形成する工程に相当する。
【００６５】
このとき、異方性エッチングとしては、ＥＣＲドライエッチングを行う。このエッチングでは、ガスとして、例えば、ＳＦ6／Ｏ2を用いる。また、このとき、形成された第２のトレンチ４４ｂのトレンチ幅５３は、ＮＳＧ膜４３等の開口幅５０と同じ１．０μｍとなる。
【００６６】
なお、第１のトレンチ４４ａ、第２のトレンチ４４ｂによってトレンチ５が構成されるが、この段階では、トレンチ５の開口部５ｂに相当する第１のトレンチ４４ａの側壁は、埋め込み酸化膜２側（図中下側）に向かって丸く凹んだ形状となっている。
【００６７】
続いて、図３（ｃ）に示すように、パッドＳｉＯ2膜４１のうち、第１のトレンチ４４ａの真上に位置する部分を選択エッチングする。このエッチングでは、例えば、ＨＦを用いる。これにより、第１のトレンチ４４ａを構成する側壁がパッドＳｉＯ2膜４１に覆われていない状態とする。
【００６８】
次に、図３（ｄ）に示すように、パターニングされたＮＳＧ膜４３をマスクとして、２回目の等方性エッチングを行う。これにより、第１のトレンチ４４ａ、第２のトレンチ４４ｂを構成する側壁の角を丸くし、第１のトレンチ４４ａがＮＳＧ膜４３側（図中上側）に向かって丸く膨らんだ形状のトレンチ４４を形成する。この２回目の等方性エッチングが、本発明の開口部がＳｉＯ2膜側に向かって丸く膨らんだ形状のトレンチを形成する工程に相当する。
【００６９】
このとき、トレンチ４４を構成する第２のトレンチ４４ｂのトレンチ幅５３を例えば１．０μｍとする。また、Ｓｉ3Ｎ4膜４２の開口端４２ａと、そのＳｉ3Ｎ4膜４２の下側に位置するトレンチ４４の開口端４４ｃ（パッドＳｉＯ2膜４１の開口端４１ａ）との距離であるオーバーハング量５４を、後に説明する理由により、０．３６μｍ以下とする。なお、オーバーハング量５４とは、１回目と２回目の等方性エッチングによって、エッチングされた基板表面と平行な方向でのエッチング量、すなわち、サイドエッチング量のことである。
【００７０】
このようにして、図２（ｂ）に示すように、半導体層３に埋め込み酸化膜２に到達する深さであり、第１のトレンチ４４ａが、トレンチ４４の底面から基板表面に向かうにつれてトレンチ幅が徐々に大きくなる形状であり、かつ、第２のトレンチ４４ｂが、トレンチ幅が均一である形状のトレンチ４４を形成する。
【００７１】
なお、このトレンチ形成工程Ｐ５が、本発明のトレンチの開口部が、トレンチの底面から基板表面に向かうにつれて、トレンチ幅が大きくなる形状であるトレンチを形成する工程に相当する。
【００７２】
その後は、図１３に示した製造工程と同様に、マスク除去工程Ｐ６、側壁ＳｉＯ2膜形成工程Ｐ７、ＰｏｌｙＳｉ埋め込み工程Ｐ８、エッチバック工程Ｐ９、ＬＯＣＯＳ酸化膜形成工程Ｐ１０を順に行う。
【００７３】
これらのマスク除去工程Ｐ６、側壁ＳｉＯ2膜形成工程Ｐ７、ＰｏｌｙＳｉ埋め込み工程Ｐ８、エッチバック工程Ｐ９およびＬＯＣＯＳ酸化膜形成工程Ｐ１０が、それぞれ、本発明のＳｉＯ2膜を除去する工程、側壁ＳｉＯ2膜を形成する工程、トレンチの内部から半導体層の表面上に至ってポリシリコンを形成する工程、ひさし部７ａを最上部に有するポリシリコン層を形成する工程およびＬＯＣＯＳ法により、酸化膜をトレンチの上方に形成する工程に相当する。
【００７４】
マスク除去工程Ｐ６では、ＮＳＧ膜４３を１／１０ＨＦ（フッ酸）で除去する。この１／１０ＨＦとは、例えば、濃度が４．５ｗｔ％であるＨＦを用い、ＨＦとＨ2Ｏの配合比をＨＦ：Ｈ2Ｏ＝１：１０とした混合液のことである。このとき、図２（ｃ）に示すように、トレンチ４４の底面側に位置する埋め込み酸化膜２も除去されることで、埋め込み酸化膜２にもトレンチ５ａが形成される。
【００７５】
なお、ＮＳＧ膜のエッチングレートは、熱酸化膜のエッチングレートよりも大きく、熱酸化膜のエッチングレートの約３倍である（本発明者らの実験では３．２３倍であった）。このため、この工程での埋め込み酸化膜２のエッチング量は、ＮＳＧ膜４３の１／３程度である。
【００７６】
このようにして、ＳＯＩ基板４に、半導体層３の表面からシリコン基板１に到達する深さのトレンチ５が形成される。
【００７７】
側壁ＳｉＯ2膜形成工程Ｐ７では、図２（ｃ）に示すように、図中左右方向における膜厚が約０．６７μｍとなるように、トレンチ５の側壁に側壁ＳｉＯ2膜６を形成する。
【００７８】
ＰｏｌｙＳｉ埋め込み工程Ｐ８では、図２（ｄ）に示すように、トレンチ５の内部からＳｉ3Ｎ4膜４２の表面上、すなわち、半導体層３の表面上に至って、ＰｏｌｙＳｉ４５を形成する。なお、ＰｏｌｙＳｉ４５は、トレンチ４４の開口部の側壁４４ａとＳｉ3Ｎ4膜４２との間にも埋め込まれる。
【００７９】
このとき、トレンチ５の内部におけるＰｏｌｙＳｉ４５の埋め込み性は、トレンチ５の開口部５ｂのテーパ角ではなく、上記したオーバーハング量５４で決まる。オーバーハング量５４が大きいと、図４に示すように、トレンチ５の開口部５ｂ近傍におけるＰｏｌｙＳｉ４５に巣４５ｂが生じる。
【００８０】
ここで、図５に、オーバーハング量５４とＰｏｌｙＳｉ４５に生じる巣４５ｂの大きさ５５との関係を示す。この巣４５ｂの大きさとは、基板表面に対して垂直な方向における巣４５ｂの長さのことである。図５に示すように、オーバーハング量５４が０．１μｍよりも大きくなると、巣４５ｂが生成し、オーバーハング量５４が大きくなるにつれて、生成する４５ｂの大きさ５５も大きくなる。例えば、オーバーハング量５４が０．３６μｍのとき、生成する巣４５ｂの大きさ５５は１μｍとなる。
【００８１】
また、本発明者らの検討の結果、ＰｏｌｙＳｉ４５に生じた巣４５ｂが小さい場合、特に、１μｍ以下であれば、後のＬＯＣＯＳ酸化膜形成工程Ｐ１０で、巣４５ｂが消滅することがわかっている。
【００８２】
そこで、本実施形態では、トレンチ形成工程Ｐ５で、図３（ａ）（ｄ）に示すように、ケミカルドライエッチングを行う際、エッチング時間等を調整して、オーバーハング量５４を、０．３６μｍ以下としている。
【００８３】
エッチバック工程Ｐ９では、ＨＢrガスとＣl2ガスのプラズマを用いて、ＰｏｌｙＳｉ４５のエッチバックを行い、Ｓｉ3Ｎ4膜４２の表面よりも上側に位置するＰｏｌｙＳｉ４５を除去する。これにより、図２（ｅ）に示すように、上面の高さが半導体層３の表面と同程度であるＰｏｌｙＳｉ層７を形成する。
【００８４】
このとき、ＰｏｌｙＳｉ層７は、図２（ｅ）に示すように、トレンチ５の内部に埋め込まれているため、全体としては、基板表面に対して垂直な方向に細長い形状となるが、トレンチ５の上部に着目すると、ＰｏｌｙＳｉ層７は、図６に示すように、基板表面と平行な方向に広がった形状となる。すなわち、ＰｏｌｙＳｉ層７は、図６に示すように、トレンチ５の上部に着目すると、ひさし部７ａを有するＴ字形状となる。なお、図６は、図２（ｅ）中の破線で囲まれた領域Ａを拡大した図である。
【００８５】
また、このひさし部７ａは、図６に示すように、側壁が図中上側に向かって丸く膨らんだトレンチ５の開口部５ｂ上に、側壁ＳｉＯ2膜６を介して、配置されている。このため、ひさし部７ａは、基板表面と平行な方向において、側壁ＳｉＯ2膜６（図６中右方向）に向かうにつれ、基板表面と垂直な方向における厚さが、徐々に薄くなっている。
【００８６】
その後、ＬＯＣＯＳ酸化膜形成工程Ｐ１０を行うことで、図２（ｆ）に示すように、トレンチ５の上方であって、半導体層３の表面上からトレンチ５を横切るように、ＬＯＣＯＳ酸化膜８を形成する。
【００８７】
次に、パッドＳｉＯ2膜４１をそのままスルー酸化膜として用いて、不純物導入工程を行う。これにより、半導体層３に浅い不純物導入層、すなわち、バイポーラトランジスタのＰ+型ベース領域１２、その後、ＣＭＯＳＦＥＴのゲート電極２４、パワーＭＯＳＦＥＴのゲート電極３７、Ｎ++型エミッタ領域１３を形成し、ＣＭＯＳＦＥＴのＰ++型ドレイン領域２２、Ｐ++型ソース領域２３を形成し、パワーＭＯＳＦＥＴのＰ+型チャネル領域３２、Ｎ+型ソース領域３３、Ｎ+型コンタクト領域３４、Ｐ++型コンタクト領域３５を形成する。
【００８８】
そして、ＢＰＳＧ膜１４を形成し、さらに、バイポーラトランジスタのコレクタ電極１５、ベース電極１６、エミッタ電極１７と、ＣＭＯＳＦＥＴのドレイン電極２５、ソース電極２６と、パワーＭＯＳＦＥＴのドレイン電極３６、ソース電極３８とを形成する。その後、パッシベーション膜を形成する。このようにして、図１に示す半導体装置が製造される。
【００８９】
次に、本実施形態の特徴を説明する。
【００９０】
上記のとおり、本実施形態では、トレンチ形成工程Ｐ５において、パターニングされたＮＳＧ膜４３をマスクとした等方性エッチングにより、半導体層３の表層部に第１のトレンチ４４ａを形成する工程（図３（ａ）参照）と、パターニングされたＮＳＧ膜４３をマスクとした異方性エッチングにより、半導体層３のうち、第１のトレンチ４４ａの底面から埋め込み酸化膜２に到達する深さであって、第１のトレンチ４４ａの開口幅５１よりもトレンチ幅５３が小さい第２のトレンチ４４ｂを形成する工程（図３（ｂ）参照）と、パッドＳｉＯ2膜４１における第１のトレンチ４４ａの真上に位置する部分を選択エッチングする工程（図３（ｃ）参照）と、パターニングされたＮＳＧ膜４３をマスクとした等方性エッチングにより、第１のトレンチ４４ａ、第２のトレンチ４４ｂを構成する側壁の角を丸くし、第１のトレンチ４４ａをＮＳＧ膜４３側に向かって丸く膨らんだ形状とする工程（図３（ｄ）参照）とを行っている。
【００９１】
本実施形態では、このようにして、埋め込み酸化膜２に到達する深さのトレンチ４４であって、開口部の側壁４４ａが、トレンチ４４の底面から基板表面に向かうにつれてトレンチ幅が大きくなる形状のトレンチ４４を形成している。
【００９２】
そして、トレンチ形成工程Ｐ５の後、マスク除去工程Ｐ６、側壁ＳｉＯ2膜形成工程Ｐ７、ＰｏｌｙＳｉ埋め込み工程Ｐ８、エッチバック工程Ｐ９を行うことで、トレンチ５の内部に、トレンチ上部にひさし部７ａを有する形状のＰｏｌｙＳｉ層７を形成している。なお、このひさし部７ａの形状は、基板表面と平行な方向において、側壁ＳｉＯ2膜に向かうにつれ、基板表面に対して垂直な方向における厚さが徐々に薄くなっている形状である。
【００９３】
ここで、上記発明が解決しようとする課題の欄で説明した図１３、１４に示す製造方法では、トレンチ形成工程Ｐ５で、トレンチ上部においても、トレンチ幅が均一であるトレンチ５を形成し、エッチバック工程Ｐ９で、トレンチ５の内部に、基板表面に対して垂直な方向に長い棒状のＰｏｌｙＳｉ層７を形成していた。
【００９４】
このため、図１４（ｂ）に示すように、トレンチ５の上部では、基板表面に対して垂直な方向における厚さがほぼ均一であるＰｏｌｙＳｉ層７と、側壁ＳｉＯ2膜６とが隣り合っていた。そして、このような状態のトレンチ５の上方に、ＬＯＣＯＳ膜形成工程Ｐ１０において、熱酸化によりＬＯＣＯＳ酸化膜８を形成していたことから、ＰｏｌｙＳｉ層７と側壁ＳｉＯ2膜６との間に段差８ａが生じていた。
【００９５】
これに対して、本実施形態では、エッチバック工程Ｐ９後におけるトレンチ５の上部に着目すると、ＳＯＩ基板４の表面には、図６に示すように、図中左側からＰｏｌｙＳｉ層７のひさし部７ａを除く部分７ｂが位置する領域６１と、ひさし部７ａが位置する領域６２と、側壁ＳｉＯ2膜６が位置する領域６３と、半導体層３の領域６４とが存在している。
【００９６】
ＰｏｌｙＳｉ層７において、ＰｏｌｙＳｉ層７のひさし部７ａを除く部分７ｂでは、基板表面に対して垂直な方向における厚さがほぼ均一であるが、ひさし部７ａでは、側壁ＳｉＯ2膜６に向かうにつれ、徐々に薄くなっており、基板表面に対して垂直な方向での厚さの変化がなだらかになっている。そして、ＰｏｌｙＳｉを熱酸化したときに生じる酸化膜の膜厚はＰｏｌｙＳｉの膜厚に比例する。
【００９７】
これにより、ＬＯＣＯＳ膜形成工程Ｐ１０で、熱酸化でＬＯＣＯＳ酸化膜８を形成したとき、ＰｏｌｙＳｉ層７の上（図６中の領域６１、６２）に位置するＬＯＣＯＳ酸化膜８の膜厚の変化をなだらかにすることができる。
【００９８】
なお、ＳＯＩ基板４の表面における側壁ＳｉＯ2膜６が位置する領域６３（図６参照）では、側壁ＳｉＯ2膜６の膜厚がＰｏｌｙＳｉ層７から離れるにつれて徐々に薄くなっている。また、側壁ＳｉＯ2膜６の下側には、シリコンからなる半導体層３が位置しているため、熱酸化をしたとき、側壁ＳｉＯ2膜６の薄い部分にもＬＯＣＯＳ酸化膜８が形成される。このため、側壁ＳｉＯ2膜６が位置する領域６３に形成されるＬＯＣＯＳ酸化膜８の膜厚もなだらかに変化している。
【００９９】
以上のことから、本実施形態によれば、ＬＯＣＯＳ酸化膜８の上面に生じる段差を緩和することができる。
【０１００】
（第２実施形態）
図７に、本発明の第２実施形態における半導体装置の製造工程を示す。第１実施形態では、トレンチ形成工程Ｐ５において、１回目の等方性エッチングと、異方性エッチングと、２回目の等方性エッチングとを順に行うことで、トレンチ４４を形成する場合を例として説明したが、本実施形態の方法により、開口部４４ａが順テーパ形状であるトレンチ４４を形成することもできる。
【０１０１】
本実施形態では、図１３、１４に示す製造方法に対して、トレンチ形成工程で、図１３（ｃ）に示すように、単に異方性エッチングにより、トレンチ４４を形成していたのを、図７に示すように、サイドエッチングが入るようにエッチング条件を変更する。例えば、ＳＦ6／０2ガスのＳＦ6ガスの割合を増やしてエッチングする。
【０１０２】
このようにして、図２（ｂ）に示すように、半導体層３に埋め込み酸化膜２に到達する深さであり、開口部４４ａが、トレンチ４４の底面から基板表面に向かうにつれてトレンチ幅が徐々に大きくなる形状のトレンチ４４を形成することもできる。なお、その後の工程は、第１実施形態と同様である。
【０１０３】
このようにしても、第１実施形態と同様の効果を得ることができる。
【０１０４】
（第３実施形態）
図８に、本発明の第３実施形態における半導体装置の製造工程を示す。本実施形態の方法により、開口部５ｂの形状が順テーパ形状であるトレンチ５を形成することもできる。
【０１０５】
本実施形態は、図１３、１４に示す製造方法において、側壁ＳｉＯ2膜形成工程Ｐ７（図１３（ｅ）参照）と、ＰｏｌｙＳｉ埋め込み工程Ｐ８（図１３（ｆ）参照）との間に、図８に示す工程を追加したものである。
【０１０６】
すなわち、本実施形態では、図１３（ｅ）に示すように、側壁ＳｉＯ2膜６を形成した後、ＨＦを用いて、側壁ＳｉＯ2膜６を除去する工程を行う。これにより、図８に示すように、トレンチ５の開口部５ｂを順テーパ形状とすることもできる。
【０１０７】
そして、再び、側壁ＳｉＯ2膜形成工程Ｐ７を行い、図２（ｃ）に示すように、側壁ＳｉＯ2膜６をトレンチ５の側壁に形成する。その後は、第１実施形態と同様である。
【０１０８】
なお、本実施形態の側壁ＳｉＯ2膜６を除去する工程および側壁ＳｉＯ2膜形成工程Ｐ７が、それぞれ、本発明の第１の側壁ＳｉＯ2膜を除去することで、トレンチの開口部が、トレンチの底面から基板表面に向かうにつれて、トレンチ幅が大きくなる形状であるトレンチを形成する工程およびトレンチの側壁に第２の側壁ＳｉＯ2膜を形成する工程に相当する。
【０１０９】
（第４実施形態）
図９（ａ）、（ｂ）に、本発明の第４実施形態における半導体装置の製造工程を示す。本実施形態は、上記した各実施形態と異なる方法により、課題を解決するものである。
【０１１０】
本実施形態では、図１３、１４に示す製造方法のエッチバック工程Ｐ９（図１４（ａ）参照）と、ＬＯＣＯＳ酸化膜形成工程Ｐ１０との間に、選択エッチング工程を行う。この選択エッチング工程では、図９（ａ）に示すように、側壁ＳｉＯ2膜６の上部を選択的に除去する。このとき、例えば、ＨＦを用いたエッチングを行う。
【０１１１】
これにより、側壁ＳｉＯ2膜６の上面６ａをＰｏｌｙＳｉ層７の上面７ｃよりも埋め込み酸化膜２側の位置に押し込む。その後、ＬＯＣＯＳ酸化膜形成工程Ｐ１０を行う。
【０１１２】
なお、本実施形態の選択エッチング工程が、本発明の側壁ＳｉＯ2膜の上面が、ポリシリコン層の上面よりもトレンチの底面側に位置するように、側壁ＳｉＯ2膜の一部を除去する工程に相当する。
【０１１３】
このように、本実施形態では、側壁ＳｉＯ2膜６の上面６ａを、ＰｏｌｙＳｉ層７の上面７ｃよりもトレンチ底面側に位置させている。このため、ＬＯＣＯＳ酸化膜形成工程Ｐ１０では、ＳＯＩ基板４の表面において、ＬＯＣＯＳ酸化膜８がＰｏｌｙＳｉ層７と半導体層３の上方向だけでなく、横方向にも成長するので、膜厚の変化がなだらかなＬＯＣＯＳ酸化膜８をトレンチ５の上方に形成することができる。
【０１１４】
つまり、本実施形態によっても、このＬＯＣＯＳ酸化膜８の上面に生じる段差を緩和することができる。
【０１１５】
（他の実施形態）
（１）上記した各実施形態では、マスク除去工程Ｐ６において、エッチング液として１／１０ＨＦを用いる場合を例として説明したが、ＮＳＧ膜４３のエッチングレートが、熱酸化膜のエッチングレートよりも大きくなっていれば、他のものを用いることもできる。
【０１１６】
例えば、エッチング液として１／４ＨＦ、ＢＨＦを用いることもできる。１／４ＨＦとは、例えば、濃度が１０ｗｔ％であるＨＦを用い、ＨＦとＨ2Ｏの配合比をＨＦ：Ｈ2Ｏ＝１：４とした混合液のことである。また、ＢＨＦとは、バッファードＨＦのことであり、濃度がそれぞれ、５０％のＨＦおよび４０％のＮＨ4Ｆとを用い、ＮＨ４ＦとＨＦとＨ2Ｏとの配合比を、例えば、ＮＨ４Ｆ：ＨＦ：Ｈ2Ｏ＝３６：５：５９とした混合液のことである。これらのエッチング液を用いた場合、未焼結ＮＳＧ膜４３の熱酸化膜に対するエッチングレート比は、それぞれ、約２．８８倍（１／４ＨＦ）、約１．８６倍（ＢＨＦ）である。
【０１１７】
（２）図１０に他の実施形態における半導体装置の部分断面図を示す。上記した各実施形態では、ＰｏｌｙＳｉ層７として、導電型不純物を添加していないＰｏｌｙＳｉを用いる場合を例として説明したが、導電型不純物を添加したＰｏｌｙＳｉを用いることもできる。
【０１１８】
例えば、図１０に示すように、トレンチ５の深さを、埋め込み酸化膜２を貫通してシリコン基板１まで到達する深さとし、トレンチ５の上方のＬＯＣＯＳ酸化膜８に、コンタクト７１を介してＰｏｌｙＳｉ層７と電気的に接続されたバンプ７２を形成して、シリコン基板１の電位を安定させる場合においても、本発明を適用することができる。
【０１１９】
この場合、ＬＯＣＯＳ酸化膜８の上面に段差８ａ（図１４（ｃ）参照）が存在すると、半田により、ＬＯＣＯＳ酸化膜８の上面にバンプ７２を形成したとき、その段差（窪み）８ａに半田が入らず、空隙が生じてしまう。このため、バンプ７２とＬＯＣＯＳ酸化膜８との接合が不十分となる。
【０１２０】
これに対して、本発明によれば、ＬＯＣＯＳ酸化膜８の上面の段差を緩和することができるので、安定してコンタクト７１やバンプ７２を形成することができる。
【０１２１】
（３）上記した各実施形態では、バイポーラトランジスタ、ＣＭＯＳＦＥＴおよびパワーＭＯＳＦＥＴが１つの基板上に集積された半導体装置を製造する場合を例として説明したが、この半導体装置に限らず、複数の半導体素子が１つの半導体基板に形成されており、それらの半導体素子がトレンチにより絶縁分離されている他の半導体装置の製造方法においても、本発明を適用することができる。
【図面の簡単な説明】
【０１２２】
【図１】本発明の第１実施形態における半導体装置の断面図である。
【図２】図１に示す半導体装置の製造工程を示す図である。
【図３】図２中の（ｂ）における工程を説明するための図である。
【図４】図２の製造工程のうち、（ｄ）に示す工程において、ＰｏｌｙＳｉ４５に巣４５ｂが生じたときの様子を示す図である。
【図５】図３（ｄ）に示すオーバーハング量５４とＰｏｌｙＳｉ４５に生じる巣４５ｂの大きさ５５との関係を示す図である。
【図６】図２（ｅ）中の破線で囲まれた領域Ａを拡大した図である。
【図７】本発明の第２実施形態における半導体装置の製造工程を示す図である。
【図８】本発明の第３実施形態における半導体装置の製造工程を示す図である。
【図９】本発明の第４実施形態における半導体装置の製造工程を示す図である。
【図１０】本発明の他の実施形態における半導体装置の断面図である。
【図１１】（ａ）は本発明者らが提案する半導体装置の製造工程を示すフローチャートであり、（ｂ）、（ｃ）は従来における半導体装置の製造工程を示すフローチャートである。
【図１２】従来における半導体装置の製造工程を示す図である。
【図１３】本発明者らが提案する半導体装置の製造工程を示す図である。
【図１４】図１３に続く半導体装置の製造工程を示す図である。
【図１５】図１１（ｃ）に示す従来の製造工程において、生じる問題点を説明するための図である。
【図１６】図１１（ｃ）に示す従来の製造工程において、生じる問題点を説明するための図である。
【符号の説明】
【０１２３】
１…シリコン基板、２…埋め込み酸化膜、３…半導体層、４…ＳＯＩ基板、
５…トレンチ、５ｂ…トレンチ開口部、６…側壁ＳｉＯ2膜、７…ＰｏｌｙＳｉ層、
７ａ…ひさし部、７ｂ…ひさし部を除く部分、８…ＬＯＣＯＳ酸化膜、
４１…パッドＳｉＯ2膜、４２…Ｓｉ3Ｎ4膜、４３…トレンチマスク、
４４ａ…第１のトレンチ、４４ｂ…第２のトレンチ、
４５…ＰｏｌｙＳｉ、４５ｂ…巣、５４…オーバーハング量。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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