(57)【要約】【課題】マルチゲートＦＥＴを用いた場合にも高周波信号の絶縁性の劣化及び高調波歪特性の劣化を防止できるようにすると共に、オン状態における挿入損失が小さいスイッチ回路を実現できるようにする。【解決手段】３つのゲートが設けられたマルチゲートＦＥＴである第１のＦＥＴ１０１と第２のＦＥＴ１０２とからなる２入力１出力型の高周波スイッチ回路において、第１のＦＥＴ１０１の第１のゲート５１Ａから第３のゲート５１Ｃ及び第２のＦＥＴ１０２のゲート間領域４０２Ａ及びゲート間領域４０２Ｂは、それぞれ第１の制御配線７０１と接続され、第２のＦＥＴ１０２の第１のゲート５２Ａから第３のゲート５２Ｃ及び第１のＦＥＴ１０１のゲート間領域４０１Ａ及びゲート間領域４０１Ｂは、それぞれ第２の制御配線７０２と接続されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
高周波信号を入出力する複数の入出力端子と、
前記入出力端子の間の電気的な接続を開閉するスイッチ部とを備えた高周波スイッチ回路であって、
前記スイッチ部は、半導体層の上に互いに間隔を置いて設けられたソースとドレインとの間に複数のゲートが設けられたマルチゲート電界効果トランジスタにより構成され、
前記半導体層における前記各ゲート同士の間の領域であるゲート間領域には、バイアス電圧が印加されており、
前記バイアス電圧は、前記マルチゲート電界効果トランジスタがオン状態にある場合には前記マルチゲート電界効果トランジスタをオン状態にするハイレベル電圧の９０％以下の電圧であり、オフ状態にある場合には前記ハイレベル電圧の８０％以上且つ前記ハイレベル電圧以下であることを特徴とする高周波スイッチ回路。
【請求項２】
前記複数の入出力端子は３個であり、
前記各入出力端子同士の間にそれぞれ１個の前記マルチゲート電界効果トランジスタが接続された２入力１出力型の高周波スイッチ回路であって、
前記２個のマルチゲート電界効果トランジスタのうち一方のトランジスタの前記各ゲートと、他方のトランジスタの前記ゲート間領域とに接続された制御配線をさらに備えていることを特徴とする請求項１に記載の高周波スイッチ回路。
【請求項３】
前記制御配線と前記ゲート間領域との間に、カソードが前記ゲート間領域と接続されたダイオードをさらに備えていることを特徴とする請求項２に記載の高周波スイッチ回路。
【請求項４】
前記複数の入出力端子は３個であり、
前記各入出力端子同士の間にそれぞれ１個の前記マルチゲート電界効果トランジスタが接続された２入力１出力型の高周波スイッチ回路であって、
前記２個のマルチゲート電界効果トランジスタ同士の前記ゲート間領域は、互いに接続されていることを特徴とする請求項１に記載の高周波スイッチ回路。
【請求項５】
高周波信号を入出力する複数の入出力端子と、
前記入出力端子の間の電気的な接続を開閉するスイッチ部とを備えた高周波スイッチ回路であって、
前記スイッチ部は、半導体層の上に互いに間隔を置いて設けられたソースとドレインとの間に複数のゲートが設けられたマルチゲート電界効果トランジスタにより構成され、
前記マルチゲート電界効果トランジスタは、バイアス電圧を印加するバイアス用ゲートが前記各ゲート同士の間に設けられていることを特徴とする高周波スイッチ回路。
【請求項６】
前記バイアス用ゲートには、前記マルチゲート電界効果トランジスタをオン状態にするハイレベル電圧の８０％以上且つ前記ハイレベル電圧以下の電圧が印加されていることを特徴とする請求項５に記載の高周波スイッチ回路。
【請求項７】
前記バイアス用ゲートには、前記マルチゲート電界効果トランジスタをオン状態にするハイレベル電圧の８０％以上且つ前記ハイレベル電圧の９０％以下の電圧が印加されていることを特徴とする請求項５に記載の高周波スイッチ回路。
【請求項８】
前記複数の入出力端子は３個であり、
前記各入出力端子同士の間にそれぞれ１個の前記マルチゲート電界効果トランジスタが接続された２入力１出力型の高周波スイッチ回路であって、
前記２個のマルチゲート電界効果トランジスタの前記各バイアス用ゲート同士が接続されたバイアス用配線をさらに備えていることを特徴とする請求項５に記載の高周波スイッチ回路。
【請求項９】
前記２個のマルチゲート電界効果トランジスタの一方と接続された前記入出力端子を高周波的に接地する２個のシャント回路をさらに備え、
前記各シャント回路は、前記入出力端子と接地との間に接続され、バイアス用ゲートを有するマルチゲート電界効果トランジスタから構成され、
前記シャント回路を構成するマルチゲート電界効果トランジスタの前記バイアス用ゲートは、前記バイアス用配線と接続されていることを特徴とする請求項８に記載の高周波スイッチ回路。
【請求項１０】
前記バイアス用配線には、前記マルチゲート電界効果トランジスタをオン状態にするハイレベル電圧と等しい電圧が印加されていることを特徴とする請求項８又は９に記載の高周波スイッチ回路。
【請求項１１】
前記バイアス用配線は、前記２個のマルチゲート電界効果トランジスタ同士が互いに接続された前記入出力端子と接続されていることを特徴とする請求項８又は９に記載の高周波スイッチ回路。
【請求項１２】
前記バイアス用配線は、前記マルチゲート電界効果トランジスタをオン状態にするハイレベル電圧の８０％以上且つ９０％以下の電圧を発生させるレベルシフト回路をさらに備えていることを特徴とする請求項８又は９に記載の高周波スイッチ回路。
【請求項１３】
前記レベルシフト回路は、
前記２個のマルチゲート電界効果トランジスタの各ゲートを制御する１対の制御配線の各々にアノードが接続され、前記バイアス用配線にカソードが接続された２個のレベルシフト用ダイオードと、
前記１対の制御配線の各々に一方の端子が接続され、前記バイアス用配線に他方の端子が接続された２個のバイアス電圧調整用抵抗からなることを特徴とする請求項１２に記載の高周波スイッチ回路。
【請求項１４】
前記ハイレベル電圧は、電源電圧であることを特徴とする請求項１から４、６、７、１０及び１２のいずれか１項に記載の高周波スイッチ回路。
【請求項１５】
請求項１から１４のいずれか１項に記載の高周波スイッチ回路を半導体基板上に集積化したことを特徴とする半導体装置。
【請求項１６】
高周波電力の増幅を行う高周波増幅回路がさらに設けられていることを特徴とする請求項１５に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、移動体通信機等において信号の切り替えを行うスイッチ回路及び半導体装置に関する。
【背景技術】
【０００２】
近年、携帯電話に代表される移動体通信システムにおいて、電界効果トランジスタ（ＦＥＴ）を用いた高性能な高周波スイッチへの期待が高まっている。しかし、ＦＥＴを用いた高周波スイッチは、大電力入力時に高周波特性が劣化するという短所を有しており、これを改善するために複数のＦＥＴを直列に接続する方法が用いられている。さらに、半導体チップのサイズを縮小して低コスト化するために、複数のＦＥＴを直列に接続する代わりにドレイン電極とソース電極の間に複数のゲート電極を有するマルチゲートＦＥＴを用いる技術が提案されている。
【０００３】
以下に、従来のマルチゲートＦＥＴを用いた高周波スイッチ回路の高周波特性を改善する方法について図面を参照しながら説明する（特許文献１を参照。）。
【０００４】
図１７は従来例のデュアルゲートＦＥＴにより構成されたスイッチ回路の半導体基板上のレイアウトを示し、図１８（ａ）及び図１８（ｂ）は、それぞれ図１７のXVIIIａ−XVIIIａ線及びXVIIIｂ−XVIIIｂ線における断面構造を示す。
【０００５】
図１７に示すように、半導体基板２の上に形成された活性層３の上に、間隔をおいて２つのオーミック電極４Ａ及び４Ｂが形成されている。オーミック電極４Ａとオーミック電極４Ｂとの間には、ショットキー電極である２つのゲート５Ａ及びゲート５Ｂが形成されており、ゲート５Ａ及びゲート５Ｂにはそれぞれゲートパッド６が接続されている。また、活性層３におけるゲート５Ａとゲート５Ｂとの間の領域であるゲート間領域３Ａは、オーミック電極４Ａと接続用パターン７により接続されている。
【０００６】
次に、従来例のスイッチ回路の動作について説明する。例えば、ＦＥＴをオン状態にするハイレベル電圧を電源電圧と等しい３Ｖ、オフ状態にするローレベル電圧を接地電圧と等しい０Ｖとすると、オーミック電極４Ａ及びオーミック電極４Ｂに３Ｖの電圧を印加し、ゲートパッド６を経由してゲート５Ａ及びゲート５Ｂに０Ｖの電圧を印加すると、図１８（ａ）に示すように、活性層３におけるゲート５Ａ及びゲート５Ｂの下側の領域に空乏層が広がるためチャネルが閉じてＦＥＴはオフ状態になる。
【０００７】
図１７に示すスイッチ回路においては、さらにゲート５Ａとゲート５Ｂとの間のゲート間領域３Ａの直流電位が、接続用パターン７によりオーミック電極４Ａの直流電位とほぼ等しくなっている。このため、ゲート５Ａ及びゲート５Ｂは逆バイアスがかけられた状態となるので、接続用パターン７がない場合と比べて空乏層が広がりやすく空乏層容量Ｃ１１ａから空乏層容量Ｃ１４ａは等しくなる。その結果、オーミック電極４Ａとオーミック電極４Ｂとの間の高周波信号の絶縁性（アイソレーション）が向上する。
【特許文献１】特開２０００−１８３３６２号公報。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、実際にＦＥＴの動作時にオーミック電極に印加されている電圧は、電源電圧と同一ではなく、電圧降下の影響を受けるため電源電圧の９０％程度の電圧である。また、ゲート間領域３Ａの抵抗値がオーミック電極４Ａと比べて２桁程度高いため、接続用パターン７から離れたXVIIIｂ−XVIIIｂ線の位置においてはオフ状態にあるＦＥＴのゲートは十分に逆方向にバイアスされず、図１８（ｂ）に示すように空乏層が不完全なものとなる。従って、空乏層容量Ｃ１１ｂ及び空乏層容量Ｃ１４ｂが空乏層容量Ｃ１２ｂ及び空乏層容量Ｃ１３ｂと比べて小さくなり、その結果、高周波信号のアイソレーションが不十分になるという問題がある。
【０００９】
また、ゲートの下側の領域における空乏層の広がりが不十分である場合には、比較的低い信号入力において高周波スイッチ回路がオフ状態を維持することができなくなり、これにより生じる波形歪みによって高調波歪が劣化するという問題も有している。
【００１０】
一方、オーミック電極に直接バイアス電圧を印加し、オーミック電極の電位を電源電圧に固定した場合には、ゲートに接地電圧を印加するオフ状態においてはゲートが十分逆方向にバイアスされるが、ゲートに電源電圧を印加した場合にゲートとソースとの間の電位差が０Ｖとなるため、十分な順方向電圧が得られないので、オン状態における挿入損失が大きくなるという問題がある。
【００１１】
本発明は、前記従来の問題を解決し、マルチゲートＦＥＴを用いた場合にも高周波信号の絶縁性の劣化及び高調波歪特性の劣化を防止できるようにすると共に、オン状態における挿入損失が小さいスイッチ回路を実現できるようにすることを目的とする。
【課題を解決するための手段】
【００１２】
前記の目的を達成するため、本発明は、マルチゲート電界効果トランジスタを備えた高周波スイッチ回路を、マルチゲート電界効果トランジスタの半導体層におけるゲート間の領域にゲートに印加されている電圧とは異なったレベルのバイアス電圧が印加されている構成とする。
【００１３】
具体的に第１の高周波スイッチ回路は、高周波信号を入出力する複数の入出力端子と、入出力端子の間の電気的な接続を開閉するスイッチ部とを備えた高周波スイッチ回路を対象とし、スイッチ部は、半導体層の上に互いに間隔を置いて設けられたソースとドレインとの間に複数のゲートが設けられたマルチゲート電界効果トランジスタにより構成され、半導体層における各ゲート同士の間の領域であるゲート間領域には、バイアス電圧が印加されており、バイアス電圧は、マルチゲート電界効果トランジスタがオン状態にある場合にはマルチゲート電界効果トランジスタをオン状態にするハイレベル電圧の９０％以下の電圧であり、オフ状態にある場合にはハイレベル電圧の８０％以上且つハイレベル電圧以下であることを特徴とする。
【００１４】
第１の高周波スイッチ回路によれば、マルチゲート電界効果トランジスタがオフ状態にある場合には、高周波スイッチ回路を構成するマルチゲート電界効果トランジスタのゲート間領域に、マルチゲート電界効果トランジスタをオン状態にするハイレベル電圧の８０％以上且つ電源電圧以下のバイアス電圧が印加されているため、各ゲートが十分に逆方向にバイアスされる。従って、半導体層における各ゲートの下側の領域に空乏層が十分広がるので、ゲートとドレインとの間及びゲートとソースとの間の浮遊容量を十分に小さく且つ均一にすることができるようになり、その結果、優れたアイソレーション及び高調波歪特性を有する高周波スイッチ回路を実現することができる。一方、オン状態にある場合には、トランジスタのゲート間領域に印加される電圧はハイレベル電圧の９０％以下であるため、ゲートとゲート間領域との電位差を十分にとることができるので、ゲートを順方向にバイアスすることができ、オン抵抗を小さくすることができる。
【００１５】
第１の高周波スイッチ回路は、複数の入出力端子は３個であり、各入出力端子同士の間にそれぞれ１個のマルチゲート電界効果トランジスタが接続された２入力１出力型の高周波スイッチ回路であって、２個のマルチゲート電界効果トランジスタのうち一方のトランジスタの各ゲートと、他方のトランジスタのゲート間領域とに接続された制御配線をさらに備えていることが好ましい。
【００１６】
このような構成とすることにより、ゲート間領域にバイアス電圧を確実に印加することができる。
【００１７】
また、制御配線とゲート間領域との間に、カソードがゲート間領域と接続されたダイオードをさらに備えていてもよい。
【００１８】
このような構成とすることにより、各ゲートに流れる順方向電流を低減することができるので、消費電力の少ない高性能の高周波スイッチ回路を実現することができる。
【００１９】
さらに、複数の入出力端子は３個であり、各入出力端子同士の間にそれぞれ１個のマルチゲート電界効果トランジスタが接続された２入力１出力型の高周波スイッチ回路であって、２個のマルチゲート電界効果トランジスタ同士のゲート間領域は、互いに接続されていてもよい。これにより、簡単な構成により高性能の高周波スイッチ回路を実現することができる。
【００２０】
本発明に係る第２の高周波スイッチ回路は、高周波信号を入出力する複数の入出力端子と、入出力端子の間の電気的な接続を開閉するスイッチ部とを備えた高周波スイッチ回路を対象とし、スイッチ部は、半導体層の上に互いに間隔を置いて設けられたソースとドレインとの間に複数のゲートが設けられたマルチゲート電界効果トランジスタにより構成され、マルチゲート電界効果トランジスタは、バイアス電圧を印加するバイアス用ゲートが各ゲート同士の間に設けられていることを特徴とする。
【００２１】
本発明の第２の高周波スイッチ回路によれば、高周波スイッチ回路を構成するマルチゲート電界効果トランジスタには、各ゲートの間に半導体層にバイアス電圧を印加するバイアス用ゲートが設けられており、バイアス用ゲートにバイアス電圧を印加することにより、各ゲートに十分な逆バイアスをかけることが可能となる。このため、半導体層におけるゲートの下側の領域に空乏層を十分広げることができるようになるので、ゲートとドレインとの間及びゲートとソースとの間の浮遊容量を十分に小さく且つ均一にすることができ、その結果、優れたアイソレーション及び高調波歪特性を有する高周波スイッチ回路を実現することが可能となる。
【００２２】
第２の高周波スイッチ回路において、バイアス用ゲートには、マルチゲート電界効果トランジスタをオン状態にするハイレベル電圧の８０％以上且つハイレベル電圧以下の電圧が印加されていることが好ましい。これにより高周波スイッチ回路がオフ状態である場合に各ゲートに逆バイアスを確実にかけることができるため、アイソレーションを高めることができる。
【００２３】
また、第２の高周波スイッチ回路においてバイアス用ゲートには、マルチゲート電界効果トランジスタをオン状態にするハイレベル電圧の８０％以上且つ９０％以下の電圧が印加されていることが好ましい。このような構成とすることにより、高周波スイッチ回路がオフ状態においては、アイソレーションを高めることができ、オン状態においては、ハイレベル電圧を印加する場合と比べてオン抵抗を低減することができる。
【００２４】
本発明の第２の複数の入出力端子は３個であり、各入出力端子同士の間にそれぞれ１個のマルチゲート電界効果トランジスタが接続された２入力１出力型の高周波スイッチ回路であって、２個のマルチゲート電界効果トランジスタの各バイアス用ゲート同士が接続されたバイアス用配線をさらに備えていることが好ましい。このようにすることにより、バイアス用ゲートにバイアス電圧を確実に印加することができる。
【００２５】
また、２個のマルチゲート電界効果トランジスタの一方と接続された入出力端子を高周波的に接地する２個のシャント回路をさらに備え、各シャント回路は、入出力端子と接地との間に接続され、バイアス用ゲートを有するマルチゲート電界効果トランジスタから構成され、シャント回路を構成するマルチゲート電界効果トランジスタのバイアス用ゲートは、バイアス用配線と接続されていることが好ましい。このような構成とすることにより、入力端子を高周波的に接地することができるため、高周波スイッチ回路のアイソレーションをさらに向上させることができる。
【００２６】
また、バイアス用配線には、マルチゲート電界効果トランジスタをオン状態にするハイレベル電圧と等しい電圧が印加されていることが好ましい。このようにすることにより、オフ状態においてマルチゲート電界効果トランジスタの各ゲートに逆バイアスを確実にかけることができる。
【００２７】
さらに、バイアス用配線は、２個のマルチゲート電界効果トランジスタ同士が互いに接続された入出力端子と接続されていてもよい。このようにすることにより、別に電源回路を設けることなくバイアス用ゲートに確実にバイアス電圧を印加できる。
【００２８】
バイアス用配線は、マルチゲート電界効果トランジスタをオン状態にするハイレベル電圧の８０％以上且つ９０％以下の電圧を発生させるレベルシフト回路をさらに備えていることが好ましい。このようにすることにより、オン状態においては、マルチゲート電界効果トランジスタの各ゲートに順方向バイアスをかけることができ、オフ状態においては各ゲートに逆方向バイアスをかけることができる。
【００２９】
この場合において、レベルシフト回路は、２個のマルチゲート電界効果トランジスタの各ゲートを制御する１対の制御配線の各々にアノードが接続され、バイアス用配線にカソードが接続された２個のレベルシフト用ダイオードと、１対の制御配線の各々に一方の端子が接続され、バイアス用配線に他方の端子が接続された２個のバイアス電圧調整用抵抗からなることが好ましい。
【００３０】
本発明の第１の高周波スイッチ回路及び第２の高周波スイッチ回路において、ハイレベル電圧は、電源電圧であることが好ましい。
【００３１】
本発明に係る半導体装置は、本発明の高周波スイッチ回路を半導体基板上に集積化したことを特徴とする。
【００３２】
本発明の半導体装置によれば、アイソレーション及び高調波歪特性に優れた高周波スイッチ回路が半導体基板上に集積化されているため、高性能で且つコンパクトな高周波用半導体装置を実現することができる。
【００３３】
本発明の半導体装置は、高周波電力の増幅を行う高周波増幅回路がさらに設けられていることが好ましい。このような構成とすることにより、接続部における損失を低減することができるため、低消費電力で且つコンパクトな高周波用半導体装置を実現することができる。
【発明の効果】
【００３４】
本発明に係るスイッチ回路及び半導体装置によれば、マルチゲートＦＥＴを用いた場合にも高周波信号の絶縁性の劣化及び高調波歪の劣化が生じず、且つオン状態における挿入損失が小さい高周波スイッチ回路を実現することが可能となる。
【発明を実施するための最良の形態】
【００３５】
（第１の実施形態）
本発明に係る第１の実施形態について図面を参照しながら説明する。図１は本発明の第１の実施形態の高周波スイッチ回路の等価回路を示す。図１に示すように、第１の入出力端子５０１と第２の入出力端子５０２との間に、３つのゲートが設けられたマルチゲート電界効果トランジスタ（ＦＥＴ）である第１のＦＥＴ１０１が接続されている。また、第１の入出力端子５０１と第３の入出力端子５０３との間には、第１のＦＥＴ１０１と同様に３つのゲートが設けられたマルチゲートＦＥＴである第２のＦＥＴ１０２が接続されており、２入力１出力型の高周波スイッチ回路が形成されている。
【００３６】
第１のＦＥＴ１０１の第１のゲート５１Ａ、第２のゲート５１Ｂ及び第３のゲート５１Ｃは、それぞれ抵抗器２０１を介在させて第１の制御配線７０１と接続され、第２のＦＥＴ１０２の第１のゲート５２Ａ、第２のゲート５２Ｂ及び第３のゲート５２Ｃは、それぞれ抵抗器２０１を介在させて第２の制御配線７０２と接続されている。
【００３７】
一方、第１のＦＥＴ１０１のゲート間領域４０１Ａ及びゲート間領域４０１Ｂは、それぞれ抵抗器２０２を介在させて第２の制御配線７０２と接続され、第２のＦＥＴ１０２のゲート間領域４０２Ａ及びゲート間領域４０２Ｂは、それぞれ抵抗器２０２を介在させて第１の制御配線７０１と接続されており、第１の制御配線７０１及び第２の制御配線７０２にはそれぞれ第１の制御端子６０１及び第２の制御端子６０２が接続されている。
【００３８】
次に、本実施形態の高周波スイッチ回路を集積化した半導体装置について説明する。図２は本実施形態の高周波スイッチ回路を集積化した半導体基板の平面構成を示す。
【００３９】
図２に示すように、半導体基板９０の上に第１の入出力端子５０１、第２の入出力端子５０２及び第３の入出力端子５０３が形成されている。半導体基板９０における第１の入出力端子５０１と第２の入出力端子５０２との間の領域には平面長方形の第１の活性層２１が形成されており、第１の入出力端子５０１と第３の入出力端子５０２との間の領域には平面長方形の第２の活性層２２が形成されている。
【００４０】
第１の活性層２１における長辺方向で中央部分には、第１のゲート５１Ａから第３のゲート５１Ｃが互いに等間隔に形成され、第１の活性層２１における長辺方向の両側部にはそれぞれソース３１及びドレイン４１が形成されており、第１のＦＥＴ１０１が形成されている。同様にして、第２の活性層２２の上には、第２のＦＥＴ１０２が形成されている。
【００４１】
第１のＦＥＴ１０１のドレイン４１は金属配線５０Ａを介在させて第１の入出力端子５０１と接続され、ソース３１は金属配線５０Ｂを介在させて第２の入出力端子５０２と接続されている。一方、第２のＦＥＴ１０２のドレイン４２は金属配線５０Ａを介在させて第１の入出力端子５０１と接続され、ソース３２は金属配線５０Ｂを介在させて第３の入出力端子５０３と接続されている。
【００４２】
第１のＦＥＴ１０１の第１のゲート５１Ａから第３のゲート５１Ｃは、それぞれ抵抗器２０１を介在させて金属配線である第１の制御配線７０１と接続され、第２のＦＥＴ１０２のゲート間領域４０２Ａ及びゲート間領域４０２Ｂは、それぞれ抵抗器２０２を介在させて第１の制御配線７０１と接続されており、第１の制御配線７０１は第１の制御端子６０１と接続されている。
【００４３】
同様に、第２のＦＥＴ１０２の第１のゲート５２Ａから第３のゲート５２Ｃ並びに第１のＦＥＴ１０１のゲート間領域４０１Ａ及びゲート間領域４０１Ｂは、それぞれ第２の制御配線７０２と接続され、第２の制御配線７０２は第２の制御端子６０２と接続されている。
【００４４】
図３（ａ）及び図３（ｂ）は、図２のIIIａ−IIIａ線及びIIIｂ−IIIｂ線における断面構造を示す。図３に示すように第２のＦＥＴ１０２は、半導体基板９０の上にバッファ層１４、活性層２２及びノンドープ層１２が順に積層され、ノンドープ層１２の上にキャップ層１３が形成された構成である。また、キャップ層１３には、ノンドープ層１２を露出させる開口部が等間隔に形成されており、各開口部にはそれぞれ、ショットキー電極である第１のゲート５２Ａから第３のゲート５２Ｃが形成されている。
【００４５】
次に、第２の入出力端子５０２に入力した高周波信号を第１の入出力端子５０１から出力する場合における本実施形態の高周波スイッチ回路の動作について説明する。なお、本実施形態において、第１のＦＥＴ１０１及び第２のＦＥＴ１０２をオン状態にする場合に各ゲートに印加するハイレベル電圧は電源電圧と等しい３Ｖとし、オフ状態にする場合に各ゲートに印加するローレベル電圧は接地電圧と等しい０Ｖとする。
【００４６】
第２の入出力端子５０２に入力した信号を第１の入出力端子５０１から出力する場合には、第１の制御端子６０１に３Ｖを印加し、第２の制御端子６０２に０Ｖを印加する。これにより、第１のＦＥＴ１０１の第１のゲート５１Ａから第３のゲート５１Ｃには、３Ｖの電圧が印加されるため第１のＦＥＴはオン状態となる。一方、第２のＦＥＴ１０２の第１のゲート５２Ａから第３のゲート５２Ｃには、０Ｖの電圧が印加されるため第２のＦＥＴ１０２はオフ状態となる。
【００４７】
また、オン状態の第１のＦＥＴ１０１のゲート間領域４０１Ａ及びゲート間領域４０１Ｂには０Ｖの電圧が印加されているため、第１のＦＥＴ１０１の第１のゲート５１Ａから第３のゲート５１Ｃには十分な順バイアスがかかるので、オン抵抗は低くなり挿入損失を小さくすることができる。
【００４８】
一方、オフ状態の第２のＦＥＴ１０２のゲート間領域４０２Ａ及びゲート間領域４０２Ｂには３Ｖの電圧が印加されているため、第２のＦＥＴ１０２の第１のゲート５２Ａから第３のゲート５２Ｃには十分な逆バイアスがかかる。従って、図３（ａ）及び図３（ｂ）に示すように、活性層２２における第２のＦＥＴ１０２の第１のゲート５２Ａから第３のゲート５２Ｃの下側の領域全体にわたって空乏層１８が十分に形成される。これにより空乏層容量Ｃ１ａからＣ６ａ及びＣ１ｂからＣ６ｂの容量がほぼ等しくなるため、オフ状態の第２のＦＥＴ１０２に印加される高周波電圧が空乏層容量により均一に分割される。従って、第１の入出力端子５０１と第３の入出力端子５０３との間のアイソレーション及び高調波歪特性を向上させることができる。
【００４９】
図４は入力電力と高調波歪みの関係を示す図である。図４において横軸は、入力電力値（ｄＢｍ）を表し、縦軸は高調波歪み（ｄＢｍ）を表す。図４に示すように、実線で示す本実施形態の高周波スイッチの場合には、破線で示す従来の高周波スイッチの場合と比べて、通常の高調波歪みの規格値−３０ｄＢｍを達成する入力電力値が約２ｄＢｍ改善されている。
【００５０】
図５はゲート間領域に印加するバイアス電圧を変化させた場合の高調波歪みの変化及び挿入損失の変化を表す。図５において横軸は、オフ状態のＦＥＴのゲート間領域に印加するバイアス電圧とオン状態のゲートに印加するハイレベル電圧との比（％）を表し、左の縦軸は高調波歪み（ｄＢｍ）を表し、右の縦軸は挿入損失（ｄＢ）を表す。図５において実線で示す高調波歪みは、バイアス電圧が低くなるに従い悪化し、ハイレベル電圧の８０％より小さい場合には、一般的な規格値である−３０ｄＢｍを満足することができない。これは、バイアス電圧が低すぎるため十分な逆バイアスがかからず空乏層が十分に広がらないことによる。
【００５１】
一方、破線で示す挿入損失は、バイアス電圧がハイレベル電圧の９０％を超えると急激に悪化し、一般的な規格値である−０．５ｄＢを超えてしまう。これは、バイアス電圧が高すぎるため十分な順バイアスがかからないことによる。
【００５２】
従って、オフ状態のＦＥＴの各ゲートに十分な逆バイアスをかけアイソレーションを向上させると共に、オン状態のＦＥＴの各ゲートに順バイアスをかけ挿入損失を小さくするには、ＦＥＴがオフ状態にある場合にはハイレベル電圧の８０％以上の電圧を印加し、ＦＥＴがオン状態にある場合にはハイレベル電圧の９０％以下の電圧を印加することが好ましい。
【００５３】
本実施形態の高周波スイッチ回路によれば、ＦＥＴがオフ状態にある場合にはゲート間領域にハイレベル電圧が印加され、ＦＥＴがオン状態にある場合にはゲート間領域にローレベル電圧が印加される。従って、オフ状態のＦＥＴの各ゲートには十分な逆バイアスが均一にかかるため、アイソレーション及び高調波歪特性を向上させることができる。また、オン状態のＦＥＴの各ゲートには順バイアスがかかるため、挿入損失を小さくすることができ、高周波スイッチ回路全体として大電力信号を入力する場合の高調波歪特性を向上させることができる。
【００５４】
（第１の実施形態の第１変形例）
以下に、本発明に係る第１の実施形態の第１変形例について図面を参照しながら説明する。図６は本変形例の高周波スイッチ回路の等価回路を示す。なお、図６において図１と同一の構成要素については同一の符号を付すことにより説明を省略する。
【００５５】
図６に示すように本変形例の高周波スイッチ回路においては、第１のＦＥＴ１０１のゲート間領域４０１Ａ及びゲート間領域４０１Ｂには、それぞれダイオード１４１の各カソードが接続され、ダイオード１４１の各アノードはそれぞれ抵抗器２０２を介在させて第２の制御配線７０２と接続されている。同様に、第２のＦＥＴ１０２のゲート間領域４０２Ａ及びゲート間領域４０２Ｂには、それぞれダイオード１４１の各カソードが接続され、ダイオード１４１の各アノードはそれぞれ抵抗器２０２を介在させて第１の制御配線７０１と接続されている。
【００５６】
本変形例においては、例えば第２の制御端子６０２に０Ｖの電圧を印加した場合に、ゲート間領域４０１Ａ及びゲート間領域４０１Ｂにダイオード１４１のカソードが接続されているため、第１のＦＥＴ１０１の第１のゲート５１Ａから第３のゲート５１Ｃの順方向電流を低減することができる。
【００５７】
従って、本変形例においては高調波歪の低減及びアイソレーションの向上に加えて消費電力の低減を実現することができる。
【００５８】
（第１の実施形態の第２変形例）
以下に、本発明に係る第１の実施形態の第２変形例について図７を参照しながら説明する。図７は本変形例の高周波スイッチ回路の等価回路を示す。なお、図７において図１と同一の構成要素については同一の符号を付すことにより説明を省略する。
【００５９】
図７に示すように本変形例の高周波スイッチ回路においては、第１のＦＥＴ１０１のゲート間領域４０１Ａ及びゲート間領域４０１Ｂと、第２のＦＥＴ１０２のゲート間領域４０２Ａ及びゲート間領域４０２Ｂとがそれぞれ抵抗器２０２を介在させて接続されている。
【００６０】
本変形例の高周波スイッチによれば、例えば第２の入出力端子５０２に入力した高周波信号を第１の入出力端子５０１から出力する場合において、第１のＦＥＴ１０１をオン状態として第２のＦＥＴをオフ状態とすると、第１のＦＥＴ１０１のゲート間領域４０１Ａ及びゲート間領域４０１Ｂの電位は、印加された高周波信号により上昇する。従って、抵抗を介在させて第１のＦＥＴ１０１のゲート間領域４０１Ａ及びゲート間領域４０１Ｂと接続された第２のＦＥＴ１０２のゲート間領域４０２Ａ及びゲート間領域４０２Ｂも上昇する。その結果、第２のＦＥＴ１０２の第１のゲート５２Ａから第３のゲート５２Ｃは逆方向にバイアスされるので高調波歪の低減及びアイソレーションの向上を実現することができる。さらに、回路構成を簡単にすることができるためチップサイズを低減することが可能となる。
【００６１】
（第２の実施形態）
本発明に係る第２の実施形態について図面を参照しながら説明する。図８は本発明の第１の実施形態の高周波スイッチ回路の等価回路を示す。図８に示すように、第１の入出力端子５０１と第２の入出力端子５０２との間に、３つのゲートと２つのバイアス用ゲートが設けられた第１のＦＥＴ１０１が接続されている。また、第１の入出力端子５０１と第３の入出力端子５０３との間には、第１のＦＥＴ１０１と同様に３つのゲートと２つのバイアス用ゲートが設けられた第２のＦＥＴ１０２が接続されており、２入力１出力型の高周波スイッチ回路が形成されている。
【００６２】
第１のＦＥＴ１０１の第１のゲート５１Ａ、第２のゲート５１Ｂ及び第３のゲート５１Ｃは、それぞれ抵抗器２０１を介在させて第１の制御配線７０１と接続され、第１の制御配線７０１は制御端子６０１と接続されている。同様に、第２のＦＥＴ１０２の第１のゲート５２Ａ、第２のゲート５２Ｂ及び第３のゲート５２Ｃは、それぞれ抵抗器２０１を介在させて第２の制御配線７０２と接続され、第２の制御配線７０２は制御端子６０２と接続されている。
【００６３】
一方、第１のＦＥＴ１０１の第１のバイアス用ゲート６１Ａ及び第２のバイアス用ゲート６１Ｂ並びに第２のＦＥＴ１０２の第１のバイアス用ゲート６２Ａ及び第２のバイアス用ゲート６２Ｂは、それぞれ抵抗器２０２を介在させてバイアス用配線７０３と接続され、バイアス用配線７０３はバイアス用端子６０３と接続されている
次に、本実施形態の高周波スイッチ回路を集積化した半導体装置について説明する。図９は本実施形態の高周波スイッチ回路を集積化した半導体基板の平面構成を示す。
【００６４】
図９に示すように、半導体基板９０の上に第１の入出力端子５０１から第３の入出力端子５０３及び第１の制御端子６０１から第３の制御端子６０３が形成されている。半導体基板９０における第１の入出力端子５０１と第２の入出力端子５０２との間の領域には平面長方形の第１の活性層２１が形成されており、第１の入出力端子５０１と第３の入出力端子５０２との間の領域には平面長方形の第２の活性層２２が形成されている。
【００６５】
第１の活性層２１における長辺方向で中央部分には第１のゲート５１Ａから第３のゲート５１Ｃが互いに等間隔に形成され、第１の活性層２１における長辺方向の両側部にはそれぞれソース３１及びドレイン４１が形成されている。さらに第１のゲート５１Ａと第２のゲート５１Ｂとの間及び第２のゲート５１Ｂと第３のゲート５１Ｃとの間には、それぞれ第１のバイアス用ゲート６１Ａ及び第２のバイアス用ゲート６１Ｂが形成されており、第１のＦＥＴ１０１が形成されている。同様に、第２の活性層２２の上には、第２のＦＥＴ１０２が形成されている。
【００６６】
第１のＦＥＴ１０１のドレイン４１は金属配線５０Ａを介在させて第１の入出力端子５０１と接続され、ソース３１は金属配線５０Ｂを介在させて第２の入出力端子５０２と接続されている。一方、第２のＦＥＴ１０２のドレイン４２は金属配線５０Ａを介在させて第１の入出力端子５０１と接続され、ソース３２は金属配線５０Ｂを介在させて第３の入出力端子５０３と接続されている。
【００６７】
また、第１のＦＥＴ１０１の第１のゲート５１Ａから第３のゲート５１Ｃは、それぞれ抵抗器２０１を介在させて金属配線である第１の制御配線７０１と接続されており、第１の制御配線７０１は第１の制御端子６０１と接続されている。
【００６８】
同様に、第２のＦＥＴ１０２の第１のゲート５２Ａから第３のゲート５２Ｃは、それぞれ抵抗器２０１を介在させて第２の制御配線７０２と接続され、第２の制御配線７０２は第２の制御端子６０２と接続されている。
【００６９】
また、第１のＦＥＴ１０１の第１のバイアス用ゲート６１Ａ及び第２のバイアス用ゲート６１Ｂ並びに第２のＦＥＴ１０２の第１のバイアス用ゲート６２Ａ及び第２のバイアス用ゲート６２Ｂは、それぞれ抵抗器２０２を介在させてバイアス用御配線７０３と接続され、バイアス用配線７０３はバイアス用端子６０３と接続されている。
【００７０】
次に、本実施形態の高周波スイッチ回路の動作について説明する。図１０は図９のＸ−Ｘ線における断面の状態を示し、図１０（ａ）及び図１０（ｂ）は、それぞれＦＥＴ１０２がオン状態の場合及びオフ状態の場合を示している。なお、本実施形態において、第１のＦＥＴ１０１及び第２のＦＥＴ１０２をオン状態にする場合に各ゲートに印加するハイレベル電圧は電源電圧と等しい３Ｖとし、オフ状態にする場合に各ゲートに印加するローレベル電圧は接地電圧と等しい０Ｖとする。
【００７１】
第２の入出力端子５０２に入力した信号を第１の入出力端子５０１から出力する場合には、第１の制御端子６０１に３Ｖを印加して、第２の制御端子６０２に０Ｖを印加する。これにより、第１のＦＥＴ１０１の第１のゲート５１Ａから第３のゲート５１Ｃには、３Ｖの電圧が印加されるため第１のＦＥＴ１０１はオン状態となり、第２のＦＥＴ１０２の第１のゲート５２Ａから第３のゲート５２Ｃには、０Ｖの電圧が印加されるため第２のＦＥＴ１０２はオフ状態となる。
【００７２】
この場合において、第３の制御端子６０３に３Ｖの電圧を印加すると、オフ状態の第２のＦＥＴ１０２の第１のバイアス用ゲート６２Ａ及び第２のバイアス用ゲート６２Ｂに順方向のバイアス電圧が印加されると共に、順方向電流が流れる。これにより第２のＦＥＴ１０２の第１のゲート５２Ａから第３のゲート５２Ｃには逆イアスがかかるので、図１０（ａ）に示すように、第２の活性層２２における第１のゲート５２Ａから第３のゲート５２Ｃの下側の領域に十分な空乏層１８が形成される。その結果、空乏層容量Ｃ１から空乏層容量Ｃ６がすべて等しくなり、ＦＥＴ１０２に印加される高周波電圧は、各ゲートに均等に分割されるため、従来のマルチゲートＦＥＴと比べて大きな入力電力においても、高いアイソレーションと低歪性を維持することができる。
【００７３】
一方、第１の制御端子６０１に０Ｖを印加し、第２の制御端子６０２に３Ｖを印加することにより、第２のＦＥＴ１０２をオン状態とした場合には、第１のゲート５２Ａから第３のゲート５２Ｃ及び第１のバイアス用ゲート６２Ａ及び第２のバイアス用ゲート６２Ｂのすべてに３Ｖが印加されるため、図１０（ｂ）に示すように通常のオン状態を実現できる。
【００７４】
なお、本実施形態において第３の制御端子６０３にハイレベル電圧である３Ｖを印加する場合について説明したが、ハイレベル電圧の８０％以上の電圧を印加すれば各ゲートに逆バイアスをかけることができるので、同様の効果が得られる。
【００７５】
（第２の実施形態の第１変形例）
以下に、本発明に係る第２の実施形態の第１変形例について図面を参照しながら説明する。図１１は本変形例の高周波スイッチ回路の等価回路を示す。なお、図１１において図８と同一の構成要素については同一の符号を付すことにより説明を省略する。
【００７６】
図１１に示すように本変形例においてはバイアス用配線７０３は、抵抗器２０３を介在させて第１の入出力端子５０１と接続されている。
【００７７】
第１のＦＥＴ１０１と第２のＦＥＴ１０２が互いに接続された２入力１出力型の高周波スイッチ回路においては、第１のＦＥＴ１０１と第２のＦＥＴ１０２とが接続されたノードである入出力端子５０１における直流電圧は、第１の制御端子６０１及び第２の制御端子６０２に印加されている電圧のうち高い方の電圧とほぼ等しい。高周波スイッチ回路が動作している場合には、第１のＦＥＴ１０１又は第２のＦＥＴ１０２の一方は必ずオン状態である。従って、第１の制御端子６０１又は第２の制御端子６０２の一方には必ず３Ｖの電圧が印加されているので、第１の入出力端子５０１における直流電圧は、常に３Ｖとほぼ等しい。
【００７８】
従って、第１の入出力端子５０１と接続された、第１のＦＥＴ１０１の第１のバイアス用ゲート６１Ａ及び第２のバイアス用ゲート６１Ｂ並びに第２のＦＥＴ１０２の第１のバイアス用ゲート６２Ａ及び第２のバイアス用ゲート６２Ｂには、常にハイレベル電圧である３Ｖとほぼ等しい電圧が印加される。
【００７９】
これにより、オフ状態の第２のＦＥＴ１０２の第１のバイアス用ゲート６２Ａ及び第２のバイアス用ゲート６２Ｂに順方向のバイアス電圧が印加されると共に、順方向電流が流れる。従って、第２のＦＥＴ１０１の第１のゲート５１Ａから第３のゲート５１Ｃには逆バイアスがかかるので、第２の活性層２２における第１のゲート５２Ａから第３のゲート５２Ｃの下側の領域に十分な空乏層１８が形成される。その結果、空乏層容量Ｃ１から空乏層容量Ｃ６がすべて等しくなり、ＦＥＴ１０２に印加される高周波電圧は、各ゲートに均等に分割されるため、従来のマルチゲートＦＥＴと比べて大きな入力電力においても、高いアイソレーションと低歪性を維持することができる。
【００８０】
一方、オン状態のＦＥＴ１０１においては、第１のゲート５１Ａから第３のゲート５１Ｃ並びに第１のバイアス用ゲート６１Ａ及び第２のバイアス用ゲート６１Ｂのすべてに３Ｖの電圧が印加されているため、通常のオン状態を実現できる。
【００８１】
また、このような構成とすることにより、バイアス用の電源を外部に設ける必要がないため、装置を小さくすることが可能となる。
【００８２】
（第２の実施形態の第２変形例）
以下に、本発明に係る第２の実施形態の第２変形例について図面を参照しながら説明する。図１２は本変形例の高周波スイッチ回路の等価回路を示す。なお、図１２において図８と同一の構成要素については同一の符号を付すことにより説明を省略する。
【００８３】
図１２に示すように本変形例においては、バイアス用配線７０３にはレベルシフト回路１３１が接続されている。レベルシフト回路１３１は、レベルシフト用ダイオード１５１及びレベルシフト用ダイオード１５２並びにバイアス電圧調整用抵抗２０４及びバイアス電圧調整用抵抗２０５からなり、レベルシフト用ダイオード１５１及びレベルシフト用ダイオード１５２のカソード並びにバイアス電圧調整用抵抗２０４及びバイアス電圧調整用抵抗２０５の一方の端子がバイアス用配線７０３と接続されている。また、レベルシフト用ダイオード１５１のアノード及びバイアス電圧調整用抵抗２０５の他方の端子が第１の制御配線７０１と接続され、レベルシフト用ダイオード１５２のアノード及びバイアス電圧調整用抵抗２０４の他方の端子が第２の制御配線７０２と接続されている。
【００８４】
次に、本実施形態の高周波スイッチ回路を集積化した半導体装置について説明する。図１３は本実施形態の高周波スイッチ回路を集積化した半導体基板の平面構成を示す。なお、図１３において図９と同一の構成要素には同一の符号を付すことにより説明を省略する。
【００８５】
図１３に示すように、半導体基板９０の表面におけるバイアス用配線７０３に隣接する領域にレベルシフト回路１３１が形成されている。レベルシフト回路１３１は、レベルシフト用ダイオード１５１とレベルシフト用ダイオード１５２が形成されており、レベルシフト用ダイオード１５１のカソードは、バイアス用配線７０３と接続されると共にバイアス電圧調整用抵抗２０４を介在させて第２の制御配線７０２と接続され、アノードは第１の制御配線７０１と接続されている。一方、レベルシフト用ダイオード１５２のカソードは、バイアス用配線７０３と接続されると共にバイアス電圧調整用２０５を介在させて第１の制御配線７０１と接続され、アノードは第２の制御配線７０２と接続されている。
【００８６】
次に、第２の入出力端子５０２に入力した高周波信号を第１の入出力端子５０１から出力する場合における本実施形態の高周波スイッチ回路の動作について説明する。図１４は図１３のXIV−XIV線における断面の状態を示し、図１４（ａ）及び図１４（ｂ）は、それぞれ第２のＦＥＴ１０２がオン状態の場合及びオフ状態の場合を示す。
【００８７】
なお、本変形例において、第１のＦＥＴ１０１及び第２のＦＥＴ１０２をオン状態にする場合に各ゲートに印加するハイレベル電圧は電源電圧と等しい３Ｖとし、オフ状態にする場合に各ゲートに印加するローレベル電圧は接地電圧と等しい０Ｖとする。また、レベルシフト用ダイオード１５１及びレベルシフト用ダイオード１５２の順方向立ち上がり電圧は０．５Ｖとする。
【００８８】
この場合において第１の制御端子６０１に３Ｖを印加し、第２の制御端子６０２に０Ｖを印加して第２のＦＥＴ１０２をオフ状態とすると、第２のＦＥＴ１０２の第１のゲート５２Ａから第３のゲート５２Ｃには０Ｖが印加され、第２のＦＥＴ１０２の第１のバイアス用ゲート６２Ａ及び第２のバイアス用ゲート６２Ｂには、第１の制御端子６０１に印加された３Ｖとレベルシフト用ダイオード１５１の順方向立ち上がり電圧０．５Ｖとの差である２．５Ｖの電圧が印加される。
【００８９】
従って、第２のＦＥＴ１０２の第１のゲート５２Ａから第３のゲート５２Ｃには逆バイアスがかかるため、図１３（ａ）に示すように第１のゲート５２Ａから第３のゲート５２Ｃの下には空乏層１８が広がるので、アイソレーションが改善されると共に高調波歪も低減される。
【００９０】
一方、第１の制御端子６０１に０Ｖを印加し、第２の制御端子６０２に３Ｖを印加して第２のＦＥＴ１０２をオン状態とすると、第２のＦＥＴ１０２の第１のゲート５２Ａから第３のゲート５２Ｃには３Ｖが印加され、第２のＦＥＴ１０２の第１のバイアス用ゲート６２Ａ及び第２のバイアス用ゲート６２Ｂには、第２の制御端子６０２に印加された３Ｖとレベルシフト用ダイオード１５２の順方向立ち上がり電圧０．５Ｖとの差である２．５Ｖの電圧が印加される。
【００９１】
このように、第２のＦＥＴ１０２の第１のバイアス用ゲート６２Ａ及び第２のバイアス用ゲート６２Ｂに印加されている電圧がハイレベル電圧である３Ｖよりわずかに低いため、第２のＦＥＴ１０２の第１のゲート５２Ａから第３のゲート５２Ｃには順バイアスがかかるので、図１３（ｂ）に示すように第１のゲート５２Ａから第３のゲート５２Ｃの下側に空乏層は広がらず、オン抵抗を低減することができる。
【００９２】
本変形例において、レベルシフト用ダイオード１５１及びレベルシフト用ダイオード１５２として順方向立ち上がり電圧が０．５Ｖのものを用いたが、各バイアス用ゲートにハイレベル電圧の８０％以上、且つ９０％以下の電圧を印加することができる範囲のものを用いることができる。
【００９３】
（第３の実施形態）
以下に、本発明に係る第３の実施形態について図面を参照しながら説明する。図１５は本変形例の高周波スイッチ回路の等価回路を示す。なお、図１５において図１２と同一の構成要素については同一の符号を付すことにより説明を省略する。
【００９４】
図１４に示すように本実施形態においては、第２の入出力回路５０２と接地との間及び第３の入出力回路５０３と接地との間にそれぞれ３つのゲートと２つのバイアス用ゲートを有する第３のＦＥＴ１０３からなるシャント回路１６１及び３つのゲートと２つのバイアス用ゲートを有する第４のＦＥＴ１０４からなるシャント回路１６２が設けられている。
【００９５】
第３のＦＥＴ１０３の第１のゲート５３Ａから第３のゲート５３Ｃは抵抗器２０１を介在させて第２の制御配線７０２と接続されており、第４のＦＥＴ１０４の第１のゲート５４Ａから第３のゲート５４Ｃは抵抗器２０１を介在させて第１の制御配線７０１と接続されている。また、第３のＦＥＴ１０３の第１のバイアス用ゲート６３Ａ及び第２のバイアス用ゲート６３Ｂ並びに第４のＦＥＴ１０４の第１のバイアス用ゲート６４Ａ及び第２のバイアス用ゲート６４Ｂは抵抗器２０２を介在させてバイアス用配線７０３と接続されている。
【００９６】
さらに、第３のＦＥＴ１０３及び第４のＦＥＴ１０４のドレインはそれぞれコンデンサ８０１を介在させて接地されており、第２の入出力端子５０２及び第３の入出力端子５０３を高周波的に接地することができる構成となっている。
【００９７】
次に、第２の入出力端子５０２に入力した高周波信号を第１の入出力端子５０１から出力する場合における本実施形態の高周波スイッチ回路の動作について説明する。なお、本実施形態において、第１のＦＥＴ１０１から第４のＦＥＴ１０４をオン状態にする場合に各ゲートに印加するハイレベル電圧は電源電圧と等しい３Ｖとし、オフ状態にする場合に各ゲートに印加するローレベル電圧は接地電圧と等しい０Ｖとする。
【００９８】
第２の入出力端子５０２に入力した信号を第１の入出力端子５０１から出力する場合には、第１の制御端子６０１に３Ｖを印加し、第２の制御端子６０２に０Ｖを印加する。これにより、第１のＦＥＴ１０１の第１のゲート５１Ａから第３のゲート５１Ｃ及び第４のＦＥＴ１０４の第１のゲート５４Ａから第３のゲート５４Ｃに３Ｖが印加され、第２のＦＥＴ１０２の第１のゲート５２Ａから第３のゲート５２Ｃ及び第３のＦＥＴ１０３の第１のゲート５３Ａから第３のゲート５３Ｃに０Ｖが印加される。
【００９９】
また、バイアス用配線７０３には、第１の制御端子６０１に印加された３Ｖとレベルシフト用ダイオード１５１の立ち上がり電圧０．５Ｖとの差である２．５Ｖが印加されるため、第１のＦＥＴ１０１の第１のバイアス用ゲート６１Ａ及び第２のバイアス用ゲート６１Ｂ、第２のＦＥＴ１０２の第１のバイアス用ゲート６２Ａ及び第２のバイアス用ゲート６２Ｂ、第３のＦＥＴ１０３の第１のバイアス用ゲート６３Ａ及び第２のバイアス用ゲート６３Ｂ及び第４のＦＥＴ１０４の第１のバイアス用ゲート６４Ａ及び第２のバイアス用ゲート６４Ｂにはそれぞれ２．５Ｖが印加される。
【０１００】
従って、オン状態の第１のＦＥＴ１０１及び第４のＦＥＴ１０４における挿入損失は低減されており、オフ状態の第２のＦＥＴ１０２及び第３のＦＥＴ１０３におけるアイソレーション及び歪性は向上している。
【０１０１】
さらに、第３の入出力端子５０３はシャント回路１６２により高周波的に接地されているため、第１の入出力端子５０１と第３の入出力端子５０３との間のアイソレーションをさらに向上させることができる。
【０１０２】
本実施形態においては、第２の実施形態の第２変形例における高周波スイッチ回路にシャント回路を組み合わせる構成としたが、第２の実施形態及び第２の実施形態の第１変形例における高周波スイッチ回路にシャント回路を組み合わせる構成としてもよい。
【０１０３】
第１の実施形態から第３の実施形態及びその変形例において、第２の入出力端子５０２に入力した高周波信号を第１の入出力端子５０１から出力する場合について説明したが、第３の入出力端子５０３に入力した高周波信号を第１の入出力端子５０１から出力する場合も同様の効果を有している。また、入力と出力とを逆にした場合も同様である。さらに、マルチゲートＦＥＴとして３つのゲートを有するものを用いたが、２つ以上のゲートを有するマルチゲートＦＥＴであれば同様の効果が得られる。
【０１０４】
（第４の実施形態）
以下に、本発明の第４の実施形態について図面を参照しながら説明する。図１６は本変形例の高周波スイッチ回路を備えた半導体装置のブロック図を示す。図１６に示すように、半導体装置１００４には、第２の実施形態の第２変形例の高周波スイッチ回路１００１及び高周波増幅回路１００２が設けられており、高周波スイッチ回路１００１と高周波増幅回路１００２とは整合回路１００３を介在させて接続されている。高周波スイッチ回路１００１にはアンテナ端子１０１４、出力端子１０１６、第１の制御端子１０１７及び第２の制御端子１０１８が接続され、高周波増幅回路１００２には、入力端子１０１５が接続されている。また、アンテナ端子１０１４には、アンテナ１０２０が接続されている。
【０１０５】
次に、本実施形態の半導体装置の動作を説明する。送信時には、第１の制御端子１０１７をハイレベル電圧とし、第２の制御端子１０１８をローレベル電圧とする。これにより、アンテナ端子１０１４と入力端子１０１５との間が高周波的に導通した状態となり、アンテナ端子１０１４と出力端子１０１６との間は高周波的に絶縁された状態となる。従って、入力端子１０１５から入力された高周波信号は高周波増幅器１００２により増幅され、整合回路１００３及び高周波スイッチ回路１００１を経てアンテナ１０２０から出力される。
【０１０６】
受信時には、送信時とは逆に第１の制御端子１０１７をローレベル電圧とし、第２の制御端子１０１８をハイレベル電圧とすることにより、アンテナ１０２０に入力された高周波信号が、高周波スイッチ回路１００１を経て出力端子１０１５から出力される。
【０１０７】
このように、アイソレーションに優れた本発明に係る高周波スイッチ回路と整合回路及び高周波増幅回路とを同一半導体装置内に形成することにより、小型で且つ送信回路と受信回路とのアイソレーションに優れた高周波用半導体装置が得られる。さらに、接続部におけるロスを低減することができるため、高周波増幅器の電力効率を改善することができるので、低消費電力の高周波回路を実現することが可能となる。
【０１０８】
なお、本実施形態において高周波スイッチ回路として第２の実施形態の第２変形例の高周波スイッチ回路を用いたが、他の実施形態及び変形例の高周波スイッチ回路を用いても同様の効果が得られる。
【０１０９】
各実施形態及び変形例においてハイレベル電圧として電源電圧、ローレベル電圧として接地電圧の例を示したが、ハイレベル電圧はＦＥＴをオン状態にできる電圧であればよく、ローレベル電圧はＦＥＴをオフ状態にできる電圧であればよい。
【産業上の利用可能性】
【０１１０】
本発明に係るスイッチ回路及び半導体装置は、マルチゲートＦＥＴを用いた場合にも高周波信号の絶縁性の劣化及び高調波歪の劣化が生じず、且つオン状態における挿入損失が小さい高周波スイッチ回路を実現できるすることができるため、移動体通信機等において信号の切り替えを行うスイッチ回路及び半導体装置等に有用である。
【図面の簡単な説明】
【０１１１】
【図１】本発明の第１の実施形態に係る高周波スイッチ回路を示す回路図である。
【図２】本発明の第１の実施形態に係る高周波スイッチ回路を集積化した半導体基板を示す平面図である。
【図３】（ａ）及び（ｂ）は、本発明の第１の実施形態に係る高周波スイッチ回路を集積化した半導体基板を示し、（ａ）は図２のIIIａ−IIIａ線における断面図であり、（ｂ）は図２のIIIｂ−IIIｂ線における断面図である
【図４】本発明の第１の実施形態に係る高周波スイッチ回路の、入力電圧と高調波歪みの相関を示すグラフである。
【図５】本発明の第１の実施形態に係る高周波スイッチ回路のゲート間領域に印加する電圧を変化させた場合の高調波歪み及び挿入損失の変化を示すグラフである。
【図６】本発明の第１の実施形態の第１変形例に係る高周波スイッチ回路を示す回路図である。
【図７】本発明の第１の実施形態の第２変形例に係る高周波スイッチ回路を示す回路図である。
【図８】本発明の第２の実施形態に係る高周波スイッチ回路を示す回路図である。
【図９】本発明の第２の実施形態に係る高周波スイッチ回路を集積化した半導体基板を示す平面図である。
【図１０】（ａ）及び（ｂ）は、本発明の第２の実施形態に係る高周波スイッチ回路を集積化した半導体基板を示す図９のＸ−Ｘ線における断面を示し、（ａ）は一のトランジスタのオン状態を示す断面図であり、（ｂ）は一のトランジスタのオフ状態を示す断面図である。
【図１１】本発明の第２の実施形態の第１変形例に係る高周波スイッチ回路を示す回路図である。
【図１２】本発明の第２の実施形態の第２変形例に係る高周波スイッチ回路を示す回路図である。
【図１３】本発明の第２の実施形態の第２変形例に係る高周波スイッチ回路を集積化した半導体基板を示す平面図である。
【図１４】（ａ）及び（ｂ）は、本発明の第２の実施形態の第２変形例に係る高周波スイッチ回路を集積化した半導体基板を示す図１３のXIV−XIV線における断面を示し、（ａ）は一のトランジスタのオン状態を示す断面図であり、（ｂ）は一のトランジスタのオフ状態を示す断面図である。
【図１５】本発明の第３の実施形態に係る高周波スイッチ回路を示す回路図である。
【図１６】本発明の第４の実施形態に係る半導体装置を示すブロック図である。
【図１７】従来例に係る高周波スイッチ回路を集積化した半導体基板を示す平面図である。
【図１８】（ａ）及び（ｂ）は、従来例に係る高周波スイッチ回路を集積化した半導体基板を示し、（ａ）は図１７のXVIIIａ−XVIIIａ線における断面図であり、（ｂ）は図１７のXVIIIｂ−XVIIIｂ線における断面図である
【符号の説明】
【０１１２】
１２  ノンドープ層
１３  キャップ層
１３Ａ  第１のＦＥＴの第１のゲート間キャップ層
１３Ｂ  第１のＦＥＴの第２のゲート間キャップ層
１３Ｃ  第２のＦＥＴの第１のゲート間キャップ層
１３Ｄ  第２のＦＥＴの第２のゲート間キャップ層
１８ａ  空乏層
１８ｂ  空乏層
３１  第１のＦＥＴのソース
３２  第２のＦＥＴのソース
４１  第１のＦＥＴのドレイン
４２  第２のＦＥＴのドレイン
５０Ａ  第１の金属配線
５０Ｂ  第２の金属配線
５１Ａ  第１のＦＥＴの第１のゲート
５１Ｂ  第１のＦＥＴの第２のゲート
５１Ｃ  第１のＦＥＴの第３のゲート
５２Ａ  第２のＦＥＴの第１のゲート
５２Ｂ  第２のＦＥＴの第２のゲート
５２Ｃ  第２のＦＥＴの第３のゲート
５３Ａ  第３のＦＥＴの第１のゲート
５３Ｂ  第３のＦＥＴの第２のゲート
５３Ｃ  第３のＦＥＴの第３のゲート
５４Ａ  第４のＦＥＴの第１のゲート
５４Ｂ  第４のＦＥＴの第２のゲート
５４Ｃ  第４のＦＥＴの第３のゲート
６１Ａ  第１のＦＥＴの第１のバイアス用ゲート
６１Ｂ  第１のＦＥＴの第２のバイアス用ゲート
６２Ａ  第２のＦＥＴの第１のバイアス用ゲート
６２Ｂ  第２のＦＥＴの第２のバイアス用ゲート
６３Ａ  第３のＦＥＴの第１のバイアス用ゲート
６３Ｂ  第３のＦＥＴの第２のバイアス用ゲート
６４Ａ  第４のＦＥＴの第１のバイアス用ゲート
６４Ｂ  第４のＦＥＴの第２のバイアス用ゲート
１０１  第１のＦＥＴ
１０２  第２のＦＥＴ
１０３  第３のＦＥＴ
１０４  第４のＦＥＴ
１３１  レベルシフト回路
１４１  ダイオード
１５１  レベルシフト用ダイオード
１５２  レベルシフト用ダイオード
１６１  シャント回路
１６２  シャント回路
２０１  抵抗
２０２  抵抗
２０３  抵抗
２０４  バイアス電圧調整用抵抗
２０５  バイアス電圧調整用抵抗
４０１Ａ  第１のＦＥＴのゲート間領域
４０１Ｂ  第１のＦＥＴのゲート間領域
４０２Ａ  第２のＦＥＴのゲート間領域
４０２Ｂ  第２のＦＥＴのゲート間領域
５０１  第１の入出力端子
５０２  第２の入出力端子
５０３  第３の入出力端子
６０１  第１の制御端子
６０２  第２の制御端子
６０３  バイアス用端子
７０１  第１の制御配線
７０２  第２の制御配線
７０３  バイアス用配線
８０１  コンデンサ
１００１  高周波スイッチ回路
１００２  高周波増幅回路
１００３  整合回路
１００４  半導体装置
１０１４  アンテナ端子
１０１５  入力端子
１０１６  出力端子
１０１７  第１の制御端子
１０１８  第２の制御端子
Ｃ１ａ  空乏層容量
Ｃ１ｂ  空乏層容量
Ｃ２ａ  空乏層容量
Ｃ２ｂ  空乏層容量
Ｃ３ａ  空乏層容量
Ｃ３ｂ  空乏層容量
Ｃ４ａ  空乏層容量
Ｃ４ｂ  空乏層容量
Ｃ５ａ  空乏層容量
Ｃ５ｂ  空乏層容量
Ｃ６ａ  空乏層容量
Ｃ６ｂ  空乏層容量
【図１】
2005340739.tif 000003
【図２】
2005340739.tif 000004
【図３】
2005340739.tif 000005
【図４】
2005340739.tif 000006
【図５】
2005340739.tif 000007
【図６】
2005340739.tif 000008
【図７】
2005340739.tif 000009
【図８】
2005340739.tif 000010
【図９】
2005340739.tif 000011
【図１０】
2005340739.tif 000012
【図１１】
2005340739.tif 000013
【図１２】
2005340739.tif 000014
【図１３】
2005340739.tif 000015
【図１４】
2005340739.tif 000016
【図１５】
2005340739.tif 000017
【図１６】
2005340739.tif 000018
【図１７】
2005340739.tif 000019
【図１８】
2005340739.tif 000020
【手続補正書】
【提出日】平成17年6月14日(2005.6.14)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正の内容】
【００３９】
図２に示すように、半導体基板９０の上に第１の入出力端子５０１、第２の入出力端子５０２及び第３の入出力端子５０３が形成されている。半導体基板９０における第１の入出力端子５０１と第２の入出力端子５０２との間の領域には平面長方形の第１の活性層２１が形成されており、第１の入出力端子５０１と第３の入出力端子５０３との間の領域には平面長方形の第２の活性層２２が形成されている。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００４６
【補正方法】変更
【補正の内容】
【００４６】
第２の入出力端子５０２に入力した信号を第１の入出力端子５０１から出力する場合には、第１の制御端子６０１に３Ｖを印加し、第２の制御端子６０２に０Ｖを印加する。これにより、第１のＦＥＴ１０１の第１のゲート５１Ａから第３のゲート５１Ｃには、３Ｖの電圧が印加されるため第１のＦＥＴ１０１はオン状態となる。一方、第２のＦＥＴ１０２の第１のゲート５２Ａから第３のゲート５２Ｃには、０Ｖの電圧が印加されるため第２のＦＥＴ１０２はオフ状態となる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００６０
【補正方法】変更
【補正の内容】
【００６０】
本変形例の高周波スイッチによれば、例えば第２の入出力端子５０２に入力した高周波信号を第１の入出力端子５０１から出力する場合において、第１のＦＥＴ１０１をオン状態として第２のＦＥＴ１０２をオフ状態とすると、第１のＦＥＴ１０１のゲート間領域４０１Ａ及びゲート間領域４０１Ｂの電位は、印加された高周波信号により上昇する。従って、抵抗を介在させて第１のＦＥＴ１０１のゲート間領域４０１Ａ及びゲート間領域４０１Ｂと接続された第２のＦＥＴ１０２のゲート間領域４０２Ａ及びゲート間領域４０２Ｂも上昇する。その結果、第２のＦＥＴ１０２の第１のゲート５２Ａから第３のゲート５２Ｃは逆方向にバイアスされるので高調波歪の低減及びアイソレーションの向上を実現することができる。さらに、回路構成を簡単にすることができるためチップサイズを低減することが可能となる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００６１
【補正方法】変更
【補正の内容】
【００６１】
（第２の実施形態）
本発明に係る第２の実施形態について図面を参照しながら説明する。図８は本発明の第２の実施形態の高周波スイッチ回路の等価回路を示す。図８に示すように、第１の入出力端子５０１と第２の入出力端子５０２との間に、３つのゲートと２つのバイアス用ゲートが設けられた第１のＦＥＴ１０１が接続されている。また、第１の入出力端子５０１と第３の入出力端子５０３との間には、第１のＦＥＴ１０１と同様に３つのゲートと２つのバイアス用ゲートが設けられた第２のＦＥＴ１０２が接続されており、２入力１出力型の高周波スイッチ回路が形成されている。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００６４
【補正方法】変更
【補正の内容】
【００６４】
図９に示すように、半導体基板９０の上に第１の入出力端子５０１から第３の入出力端子５０３及び第１の制御端子６０１から第３の制御端子６０３が形成されている。半導体基板９０における第１の入出力端子５０１と第２の入出力端子５０２との間の領域には平面長方形の第１の活性層２１が形成されており、第１の入出力端子５０１と第３の入出力端子５０３との間の領域には平面長方形の第２の活性層２２が形成されている。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００７０
【補正方法】変更
【補正の内容】
【００７０】
次に、本実施形態の高周波スイッチ回路の動作について説明する。図１０は図９のＸ−Ｘ線における断面の状態を示し、図１０（ａ）及び図１０（ｂ）は、それぞれＦＥＴ１０２がオフ状態の場合及びオン状態の場合を示している。なお、本実施形態において、第１のＦＥＴ１０１及び第２のＦＥＴ１０２をオン状態にする場合に各ゲートに印加するハイレベル電圧は電源電圧と等しい３Ｖとし、オフ状態にする場合に各ゲートに印加するローレベル電圧は接地電圧と等しい０Ｖとする。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００７９
【補正方法】変更
【補正の内容】
【００７９】
これにより、オフ状態の第２のＦＥＴ１０２の第１のバイアス用ゲート６２Ａ及び第２のバイアス用ゲート６２Ｂに順方向のバイアス電圧が印加されると共に、順方向電流が流れる。従って、第２のＦＥＴ１０２の第１のゲート５２Ａから第３のゲート５２Ｃには逆バイアスがかかるので、第２の活性層２２における第１のゲート５２Ａから第３のゲート５２Ｃの下側の領域に十分な空乏層１８が形成される。その結果、空乏層容量Ｃ１から空乏層容量Ｃ６がすべて等しくなり、ＦＥＴ１０２に印加される高周波電圧は、各ゲートに均等に分割されるため、従来のマルチゲートＦＥＴと比べて大きな入力電力においても、高いアイソレーションと低歪性を維持することができる。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００８４
【補正方法】変更
【補正の内容】
【００８４】
次に、本変形例の高周波スイッチ回路を集積化した半導体装置について説明する。図１３は本変形例の高周波スイッチ回路を集積化した半導体基板の平面構成を示す。なお、図１３において図９と同一の構成要素には同一の符号を付すことにより説明を省略する。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００８６
【補正方法】変更
【補正の内容】
【００８６】
次に、第２の入出力端子５０２に入力した高周波信号を第１の入出力端子５０１から出力する場合における本変形例の高周波スイッチ回路の動作について説明する。図１４は図１３のXIV−XIV線における断面の状態を示し、図１４（ａ）及び図１４（ｂ）は、それぞれ第２のＦＥＴ１０２がオフ状態の場合及びオン状態の場合を示す。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００８９
【補正方法】変更
【補正の内容】
【００８９】
従って、第２のＦＥＴ１０２の第１のゲート５２Ａから第３のゲート５２Ｃには逆バイアスがかかるため、図１４（ａ）に示すように第１のゲート５２Ａから第３のゲート５２Ｃの下には空乏層１８が広がるので、アイソレーションが改善されると共に高調波歪も低減される。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００９１
【補正方法】変更
【補正の内容】
【００９１】
このように、第２のＦＥＴ１０２の第１のバイアス用ゲート６２Ａ及び第２のバイアス用ゲート６２Ｂに印加されている電圧がハイレベル電圧である３Ｖよりわずかに低いため、第２のＦＥＴ１０２の第１のゲート５２Ａから第３のゲート５２Ｃには順バイアスがかかるので、図１４（ｂ）に示すように第１のゲート５２Ａから第３のゲート５２Ｃの下側に空乏層は広がらず、オン抵抗を低減することができる。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００９３
【補正方法】変更
【補正の内容】
【００９３】
（第３の実施形態）
以下に、本発明に係る第３の実施形態について図面を参照しながら説明する。図１５は本実施形態の高周波スイッチ回路の等価回路を示す。なお、図１５において図１２と同一の構成要素については同一の符号を付すことにより説明を省略する。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００９４
【補正方法】変更
【補正の内容】
【００９４】
図１５に示すように本実施形態においては、第２の入出力回路５０２と接地との間及び第３の入出力回路５０３と接地との間にそれぞれ３つのゲートと２つのバイアス用ゲートを有する第３のＦＥＴ１０３からなるシャント回路１６１及び３つのゲートと２つのバイアス用ゲートを有する第４のＦＥＴ１０４からなるシャント回路１６２が設けられている。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】０１０４
【補正方法】変更
【補正の内容】
【０１０４】
（第４の実施形態）
以下に、本発明の第４の実施形態について図面を参照しながら説明する。図１６は本実施形態の高周波スイッチ回路を備えた半導体装置のブロック図を示す。図１６に示すように、半導体装置１００４には、第２の実施形態の第２変形例の高周波スイッチ回路１００１及び高周波増幅回路１００２が設けられており、高周波スイッチ回路１００１と高周波増幅回路１００２とは整合回路１００３を介在させて接続されている。高周波スイッチ回路１００１にはアンテナ端子１０１４、出力端子１０１６、第１の制御端子１０１７及び第２の制御端子１０１８が接続され、高周波増幅回路１００２には、入力端子１０１５が接続されている。また、アンテナ端子１０１４には、アンテナ１０２０が接続されている。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】０１１１
【補正方法】変更
【補正の内容】
【０１１１】
【図１】本発明の第１の実施形態に係る高周波スイッチ回路を示す回路図である。
【図２】本発明の第１の実施形態に係る高周波スイッチ回路を集積化した半導体基板を示す平面図である。
【図３】（ａ）及び（ｂ）は、本発明の第１の実施形態に係る高周波スイッチ回路を集積化した半導体基板を示し、（ａ）は図２のIIIａ−IIIａ線における断面図であり、（ｂ）は図２のIIIｂ−IIIｂ線における断面図である
【図４】本発明の第１の実施形態に係る高周波スイッチ回路の、入力電圧と高調波歪みの相関を示すグラフである。
【図５】本発明の第１の実施形態に係る高周波スイッチ回路のゲート間領域に印加する電圧を変化させた場合の高調波歪み及び挿入損失の変化を示すグラフである。
【図６】本発明の第１の実施形態の第１変形例に係る高周波スイッチ回路を示す回路図である。
【図７】本発明の第１の実施形態の第２変形例に係る高周波スイッチ回路を示す回路図である。
【図８】本発明の第２の実施形態に係る高周波スイッチ回路を示す回路図である。
【図９】本発明の第２の実施形態に係る高周波スイッチ回路を集積化した半導体基板を示す平面図である。
【図１０】（ａ）及び（ｂ）は、本発明の第２の実施形態に係る高周波スイッチ回路を集積化した半導体基板を示す図９のＸ−Ｘ線における断面を示し、（ａ）は一のトランジスタのオフ状態を示す断面図であり、（ｂ）は一のトランジスタのオン状態を示す断面図である。
【図１１】本発明の第２の実施形態の第１変形例に係る高周波スイッチ回路を示す回路図である。
【図１２】本発明の第２の実施形態の第２変形例に係る高周波スイッチ回路を示す回路図である。
【図１３】本発明の第２の実施形態の第２変形例に係る高周波スイッチ回路を集積化した半導体基板を示す平面図である。
【図１４】（ａ）及び（ｂ）は、本発明の第２の実施形態の第２変形例に係る高周波スイッチ回路を集積化した半導体基板を示す図１３のXIV−XIV線における断面を示し、（ａ）は一のトランジスタのオフ状態を示す断面図であり、（ｂ）は一のトランジスタのオン状態を示す断面図である。
【図１５】本発明の第３の実施形態に係る高周波スイッチ回路を示す回路図である。
【図１６】本発明の第４の実施形態に係る半導体装置を示すブロック図である。
【図１７】従来例に係る高周波スイッチ回路を集積化した半導体基板を示す平面図である。
【図１８】（ａ）及び（ｂ）は、従来例に係る高周波スイッチ回路を集積化した半導体基板を示し、（ａ）は図１７のXVIIIａ−XVIIIａ線における断面図であり、（ｂ）は図１７のXVIIIｂ−XVIIIｂ線における断面図である。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】０１１２
【補正方法】変更
【補正の内容】
【０１１２】
１２  ノンドープ層
１３  キャップ層
１３Ａ  第１のＦＥＴの第１のゲート間キャップ層
１３Ｂ  第１のＦＥＴの第２のゲート間キャップ層
１３Ｃ  第２のＦＥＴの第１のゲート間キャップ層
１３Ｄ  第２のＦＥＴの第２のゲート間キャップ層
１４    バッファ層
１８    空乏層
１８ａ  空乏層
１８ｂ  空乏層
２１    第１の活性層
２２    第２の活性層
３１  第１のＦＥＴのソース
３２  第２のＦＥＴのソース
４１  第１のＦＥＴのドレイン
４２  第２のＦＥＴのドレイン
５０Ａ  第１の金属配線
５０Ｂ  第２の金属配線
５１Ａ  第１のＦＥＴの第１のゲート
５１Ｂ  第１のＦＥＴの第２のゲート
５１Ｃ  第１のＦＥＴの第３のゲート
５２Ａ  第２のＦＥＴの第１のゲート
５２Ｂ  第２のＦＥＴの第２のゲート
５２Ｃ  第２のＦＥＴの第３のゲート
５３Ａ  第３のＦＥＴの第１のゲート
５３Ｂ  第３のＦＥＴの第２のゲート
５３Ｃ  第３のＦＥＴの第３のゲート
５４Ａ  第４のＦＥＴの第１のゲート
５４Ｂ  第４のＦＥＴの第２のゲート
５４Ｃ  第４のＦＥＴの第３のゲート
６１Ａ  第１のＦＥＴの第１のバイアス用ゲート
６１Ｂ  第１のＦＥＴの第２のバイアス用ゲート
６２Ａ  第２のＦＥＴの第１のバイアス用ゲート
６２Ｂ  第２のＦＥＴの第２のバイアス用ゲート
６３Ａ  第３のＦＥＴの第１のバイアス用ゲート
６３Ｂ  第３のＦＥＴの第２のバイアス用ゲート
６４Ａ  第４のＦＥＴの第１のバイアス用ゲート
６４Ｂ  第４のＦＥＴの第２のバイアス用ゲート
９０    半導体基板
１０１  第１のＦＥＴ
１０２  第２のＦＥＴ
１０３  第３のＦＥＴ
１０４  第４のＦＥＴ
１３１  レベルシフト回路
１４１  ダイオード
１５１  レベルシフト用ダイオード
１５２  レベルシフト用ダイオード
１６１  シャント回路
１６２  シャント回路
２０１  抵抗
２０２  抵抗
２０３  抵抗
２０４  バイアス電圧調整用抵抗
２０５  バイアス電圧調整用抵抗
４０１Ａ  第１のＦＥＴのゲート間領域
４０１Ｂ  第１のＦＥＴのゲート間領域
４０２Ａ  第２のＦＥＴのゲート間領域
４０２Ｂ  第２のＦＥＴのゲート間領域
５０１  第１の入出力端子
５０２  第２の入出力端子
５０３  第３の入出力端子
６０１  第１の制御端子
６０２  第２の制御端子
６０３  バイアス用端子
７０１  第１の制御配線
７０２  第２の制御配線
７０３  バイアス用配線
８０１  コンデンサ
１００１  高周波スイッチ回路
１００２  高周波増幅回路
１００３  整合回路
１００４  半導体装置
１０１４  アンテナ端子
１０１５  入力端子
１０１６  出力端子
１０１７  第１の制御端子
１０１８  第２の制御端子
Ｃ１ａ  空乏層容量
Ｃ１ｂ  空乏層容量
Ｃ２ａ  空乏層容量
Ｃ２ｂ  空乏層容量
Ｃ３ａ  空乏層容量
Ｃ３ｂ  空乏層容量
Ｃ４ａ  空乏層容量
Ｃ４ｂ  空乏層容量
Ｃ５ａ  空乏層容量
Ｃ５ｂ  空乏層容量
Ｃ６ａ  空乏層容量
Ｃ６ｂ  空乏層容量
【手続補正１７】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正の内容】
【図４】
2005340739.tif 000021