(57)【要約】【課題】  立ち上がり伝播遅延時間と立ち下がり伝播遅延時間、出力信号の立ち上がり波形なまりと立ち下がり波形なまりの各値が、所望の設計値となる遅延回路を設計できる遅延回路設計方法を提供する。【解決手段】  偶数段のインバータゲート１、２、３、４を縦列に接続する構成になっており、入力端子に最も近い初段インバータゲート１と出力端子に最も近い最終段インバータゲート４以外のインバータゲート２、３において、そのＰチャネル型ＭＯＳトランジスタ２ａ、３ａとＮチャネル型ＭＯＳトランジスタ２ｂ、３ｂの各ゲート長ＬＰ２、ＬＮ２、ＬＰ３、ＬＮ３、各ゲート幅ＷＰ２、ＷＮ２、ＷＰ３、ＷＮ３の夫々の大きさを変数にして過渡解析シミュレーションを行い、そのゲート長、ゲート幅の大きさを決定することにより、所望の立ち上がり伝播遅延時間と立ち下がり伝播遅延時間及び、立ち上がり波形なまりと立ち下がり波形なまりを得る。【選択図】  図３
2005151203.tif 000002
【特許請求の範囲】
【請求項１】
複数段のインバータゲートを縦列接続し、前記複数段のインバータゲートの内の初段インバータゲートの入力と入力端子を接続し、前記複数段のインバータゲートの内の最終段インバータゲートの出力と出力端子を接続してなる遅延回路を設計するための遅延回路設計方法であって、
前記最終段インバータゲート以外の前記インバータゲートのＰチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタの各ゲート長及び各ゲート幅の少なくとも何れか一方の値を変数として、前記入力端子に入力する所定の入力信号に対する前記出力端子から出力する出力信号の過渡解析シミュレーションを行い、
前記過渡解析シミュレーションによって得られた前記入力信号の立ち上がりから前記出力信号の遷移までの立ち上がり伝播遅延時間、前記入力信号の立ち下がりから前記出力信号の遷移までの立ち下がり伝播遅延時間、前記出力信号の立ち上がり波形なまりと立ち下がり波形なまりの各値が、所望の設計値となる前記変数の組み合わせを決定し、
決定した前記変数の組み合わせに基づいて、前記Ｐチャネル型ＭＯＳトランジスタと前記Ｎチャネル型ＭＯＳトランジスタの各ゲート長及び各ゲート幅を設定することを特徴とする遅延回路設計方法。
【請求項２】
複数段のインバータゲートを縦列接続し、前記複数段のインバータゲートの内の初段インバータゲートの入力と入力端子を接続し、前記複数段のインバータゲートの内の最終段インバータゲートの出力と出力端子を接続してなる遅延回路を設計するための遅延回路設計方法であって、
前記初段インバータゲートと前記最終段インバータゲート以外の前記インバータゲートのＰチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタの各ゲート長及び各ゲート幅の少なくとも何れか一方の値を変数として、前記入力端子に入力する所定の入力信号に対する前記出力端子から出力する出力信号の過渡解析シミュレーションを行い、
前記過渡解析シミュレーションによって得られた前記入力信号の立ち上がりから前記出力信号の遷移までの立ち上がり伝播遅延時間、前記入力信号の立ち下がりから前記出力信号の遷移までの立ち下がり伝播遅延時間、前記出力信号の立ち上がり波形なまりと立ち下がり波形なまりの各値が、所望の設計値となる前記変数の組み合わせを決定し、
決定した前記変数の組み合わせに基づいて、前記Ｐチャネル型ＭＯＳトランジスタと前記Ｎチャネル型ＭＯＳトランジスタの各ゲート長及び各ゲート幅を設定することを特徴とする遅延回路設計方法。
【請求項３】
前記初段インバータゲートのＰチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタにおいて、各ゲート幅として、前記入力信号の設計仕様に合致する範囲内の最小値を用い、各ゲート長として、使用する半導体製造プロセスによって定まる最小値或いは最適値を用いることを特徴とする請求項２に記載の遅延回路設計方法。
【請求項４】
前記最終段インバータゲートのＰチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタにおいて、各ゲート幅として、前記出力信号の設計仕様に合致する範囲内の最大値を用い、各ゲート長として、使用する半導体製造プロセスによって定まる最小値或いは最適値を用いることを特徴とする請求項１〜３の何れか１項に記載の遅延回路設計方法。
【請求項５】
前記出力端子に、配線負荷抵抗と配線負荷容量をモデル化したπ型またはＴ型のＲＣ回路を接続し、
前記ＲＣ回路の出力に、設計対象の前記遅延回路と同じ遅延回路を接続することを特徴とする請求項１〜４の何れか１項に記載の遅延回路設計方法。
【請求項６】
請求項１〜５の何れか１項に記載の遅延回路設計方法で設計された遅延回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の設計方法に関し、特に、ＭＯＳ構造を有する集積回路に形成される遅延回路を設計するための遅延回路設計方法に関する。
【背景技術】
【０００２】
図１は、半導体集積回路で用いられる代表的な遅延回路を示すゲートレベルの回路図である。図１に示すように、遅延回路は偶数段のインバータゲート１０、１１を信号の伝播方向に沿って縦列接続することによって構成されている。
【０００３】
図２は、図１の代表的な遅延回路の動作を示す図である。インバータゲート１０、１１のＭＯＳトランジスタのゲート長、ゲート幅は、レイアウト面積を最小にすることを最重要視して構成されている。また、インバータゲートの伝播遅延時間、波形なまりが設計仕様の許容範囲内、例えば、伝播遅延時間が３ｎｓ以下、波形なまり５ｎｓ以下になるように設計されており、インバータゲートの伝播遅延時間、波形なまりが等しくなるような調整は、行われていない。このため、図２に示すように、入力信号Ｓｉｎから出力信号Ｓｏｕｔへの信号伝播において、出力信号Ｓｏｕｔの立ち上がり伝播遅延時間ｔｐｄＬＨと立ち下がり伝播遅延時間ｔｐｄＨＬは等しくなく、また、出力信号Ｓｏｕｔの立ち上がり波形なまりｔｒと立ち下がり波形なまりｔｆも等しくない。即ち、ｔｐｄＬＨ≠ｔｐｄＨＬかつｔｒ≠ｔｆの遅延回路になっている。
【０００４】
ここで、立ち上がり伝播遅延時間ｔｐｄＬＨと立ち下がり伝播遅延時間ｔｐｄＨＬは、夫々、入力信号Ｓｉｎの信号遷移時（立ち上がり、立ち下がり）における信号振幅５０％の時点から出力信号Ｓｏｕｔの信号遷移時における信号振幅５０％の時点までの経過時間である。立ち上がり波形なまりｔｒと立ち下がり波形なまりｔｆは、出力信号Ｓｏｕｔの信号振幅２０％から信号振幅８０％までの時間である。尚、通常のＣＭＯＳ回路で遅延回路を構成する場合は、上記信号振幅は電源電圧と等しい。
【０００５】
また、従来技術として、遅延回路の伝播遅延時間のばらつきを抑制する方法として、下記特許文献１（特開２０００−２２５１０号公報）に記載されたものが知られている。
【０００６】
図６に特許文献１に記載されているＲＣ遅延回路を示す。このＲＣ遅延回路は、第１の遅延回路１０１１と第２の遅延回路１０１２を信号伝播方向に沿って縦列方向に挿入してなる遅延回路を少なくとも１組設けて構成されている。第１の遅延回路は、第１のＲＣ回路１１１０とその出力側に接続された第１のインバータゲートＩＶ２を含み、第２の遅延回路は、第２のＲＣ回路１１２０とその出力側に接続された第２のインバータゲートＩＶ２を含む。ここで、第１の遅延回路の入力信号の論理レベルの遷移に伴う第１のインバータゲートの入力電位の遷移方向と第２のインバータゲートの入力電位の遷移方向とが逆方向となるように、第１の遅延回路１０１１と第２の遅延回路１０１２は１段のインバータゲートを介して縦列接続している。
【０００７】
これにより、ＲＣ遅延回路に含まれるＰチャネル型ＭＯＳトランジスタの閾値の絶対値とＮチャネル型ＭＯＳトランジスタの閾値の絶対値とが互いに逆方向にばらついた場合、第１の遅延回路１０１１と第２の遅延回路１０１２とで遅延時間のばらつきを打消し合うことにより、全体での遅延時間のばらつきを抑制できる。しかも、入力信号が“Ｌ”レベル（低レベル）から“Ｈ”レベル（高レベル）に変化した場合の立ち上がり伝播遅延時間と、入力信号が“Ｈ”レベルから“Ｌ”レベルに変化した場合の立ち下がり伝播遅延時間とで、ほぼ等しい遅延時間が得られるようにしたものである。このＲＣ遅延回路は、遅延時間のばらつきを抑制することを主たる目的としており、立ち上がり伝播遅延時間≒立ち下がり伝播遅延時間となり、伝播遅延時間を近似的に等しくできると説明されている。言い換えれば、このＲＣ遅延回路では、立ち上がり伝播遅延時間と立ち下がり伝播遅延時間は近似的にしか等しくできないという問題がある。
【０００８】
また、所望の出力信号の立ち上がり伝播遅延時間と立ち下がり伝播遅延時間、例えば、立ち上がり伝播遅延時間＞立ち下がり伝播遅延時間といった関係や、所望の立ち上がり波形なまりと立ち下がり波形なまりを得ることができないという問題がある。
【特許文献１】特開２０００−２２５１０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上述のように、従来の遅延回路では、遅延回路の出力信号の立ち上がり伝播遅延時間と立ち下がり伝播遅延時間が等しくなく、また、立ち上がり波形なまりと立ち下がり波形なまりも等しくないという問題があった。
【００１０】
遅延回路は、半導体集積回路の設計過程において、ある信号線の信号伝播時間を制御するために使用されることを目的としており、不均一な出力信号の立ち上がり伝播遅延時間と立ち下がり伝播遅延時間や、不均一な出力信号の立ち上がり波形なまりと立ち下がり波形なまりは、下記の理由により望ましくない。
【００１１】
次に、上記望ましくない理由について述べる。図７に、上記遅延回路を用いた望ましくない動作を説明するための信号波形を示す。あるフリップフロップ回路もしくはラッチ回路などのデータを保持する回路において、クロック信号（ＣＬＯＣＫ）の立ち上がり波形で、その時のデータ入力信号（ＤＡＴＡ）の値を保持する場合、クロック信号が立ち上ってから、ある一定の時間以上データ入力信号を一定の値に保っておかなければならないデータ保持時間２０がある（同図（ｂ）参照）。このデータ保持時間２０が正常動作に必要となる最小値より短くなってしまうとデータ保持時間エラーが発生し、データ入力信号の値を保持することができなくなる。また、クロック信号が立ち上る前に、ある一定の時間以上データ入力信号を一定の値に保持しておかなければならないデータ設定時間２１がある（同図（ｂ）参照）。このデータ設定時間２１が正常動作に必要となる最小値より短くなってしまうとデータ設定時間エラーが発生し、データ入力信号の値を保持することができなくなる。
【００１２】
図７（ｂ）に示すデータ入力信号波形において、クロック信号の１回目の立ち上がりで、“Ｈ”レベルを保持する動作において、データ入力信号のデータ保持時間２０が正常動作に必要となる最小値より短くなり、データ保持時間エラーが発生したので、図７（ｃ）に示すデータ入力信号波形のように、このデータ入力信号線に遅延回路を挿入し、データ入力信号を遅延させて、データ保持時間２２が前記最小値以上となるようにし、データ保持時間エラーを解消したとする。しかし、図７（ｃ）において、クロック信号の１回目の立ち上がりでは、データ保持時間エラー、データ設定時間エラーは、発生していないが、遅延回路における不均一な出力信号の立ち上がり伝播遅延時間と立ち下がり伝播遅延時間や不均一な出力信号の立ち上がり波形なまりと立ち下がり波形なまりにより、データ入力信号の立ち下がりタイミングの遅延のための遅延回路の挿入により、データ入力信号の立ち上がりタイミングもそれ以上に遅延する結果となり、クロック信号の２回目の立ち上がりでは、データ設定時間２３がその正常動作に必要な最小値より短くなってしまい、データ設定時間エラーが発生し、データ入力信号の値を保持することができなくなる（同図（ｃ）参照）。このように、従来技術では、上述のような不具合が発生する可能性があり、立ち上がり伝播遅延時間と立ち下がり伝播遅延時間は等しく設定するか、或いは、個別に適正値に設定可能とする必要が生じる。
【００１３】
本発明は、上記問題点に鑑みてなされたもので、遅延回路の入力信号から出力信号までの立ち上がり伝播遅延時間と立ち下がり伝播遅延時間、出力信号の立ち上がり波形なまりと立ち下がり波形なまりの各値が、所望の設計値となるように、例えば、立ち上がり伝播遅延時間と立ち下がり伝播遅延時間が等しく、立ち上がり波形なまりと立ち下がり波形なまりを等しく設計できる遅延回路設計方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記目的を達成するための本発明に係る遅延回路設計方法は、複数段のインバータゲートを縦列接続し、前記複数段のインバータゲートの内の初段インバータゲートの入力と入力端子を接続し、前記複数段のインバータゲートの内の最終段インバータゲートの出力と出力端子を接続してなる遅延回路を設計するための遅延回路設計方法であって、前記最終段インバータゲート以外の前記インバータゲートのＰチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタの各ゲート長及び各ゲート幅の少なくとも何れか一方の値を変数として、前記入力端子に入力する所定の入力信号に対する前記出力端子から出力する出力信号の過渡解析シミュレーションを行い、前記過渡解析シミュレーションによって得られた前記入力信号の立ち上がりから前記出力信号の遷移までの立ち上がり伝播遅延時間、前記入力信号の立ち下がりから前記出力信号の遷移までの立ち下がり伝播遅延時間、前記出力信号の立ち上がり波形なまりと立ち下がり波形なまりの各値が、所望の設計値となる前記変数の組み合わせを決定し、決定した前記変数の組み合わせに基づいて、前記Ｐチャネル型ＭＯＳトランジスタと前記Ｎチャネル型ＭＯＳトランジスタの各ゲート長及び各ゲート幅を設定することを第１の特徴とする。
【００１５】
上記目的を達成するための本発明に係る遅延回路設計方法は、複数段のインバータゲートを縦列接続し、前記複数段のインバータゲートの内の初段インバータゲートの入力と入力端子を接続し、前記複数段のインバータゲートの内の最終段インバータゲートの出力と出力端子を接続してなる遅延回路を設計するための遅延回路設計方法であって、前記初段インバータゲートと前記最終段インバータゲート以外の前記インバータゲートのＰチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタの各ゲート長及び各ゲート幅の少なくとも何れか一方の値を変数として、前記入力端子に入力する所定の入力信号に対する前記出力端子から出力する出力信号の過渡解析シミュレーションを行い、前記過渡解析シミュレーションによって得られた前記入力信号の立ち上がりから前記出力信号の遷移までの立ち上がり伝播遅延時間、前記入力信号の立ち下がりから前記出力信号の遷移までの立ち下がり伝播遅延時間、前記出力信号の立ち上がり波形なまりと立ち下がり波形なまりの各値が、所望の設計値となる前記変数の組み合わせを決定し、決定した前記変数の組み合わせに基づいて、前記Ｐチャネル型ＭＯＳトランジスタと前記Ｎチャネル型ＭＯＳトランジスタの各ゲート長及び各ゲート幅を設定することを第２の特徴とする。
【００１６】
上記第１または第２の特徴の本発明に係る遅延回路設計方法によれば、前記変数を変化させて過渡解析シミュレーションを実行することで、所望の設計値となる前記変数の組み合わせを得ることができ、その結果、立ち上がり伝播遅延時間、立ち下がり伝播遅延時間、出力信号の立ち上がり波形なまりと立ち下がり波形なまりの各値を自在に設計することができ、例えば、立ち上がり伝播遅延時間と立ち下がり伝播遅延時間、出力信号の立ち上がり波形なまりと立ち下がり波形なまりを等しくすることも可能となる。
【００１７】
また、好ましくは、上記第２の特徴の本発明に係る遅延回路設計方法において、前記初段インバータゲートのＰチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタにおいて、各ゲート幅として、前記入力信号の設計仕様に合致する範囲内の最小値を用い、各ゲート長として、使用する半導体製造プロセスによって定まる最小値或いは最適値を用いることを第３の特徴とする。
【００１８】
この第３の特徴によれば、初段インバータゲートを構成する各ＭＯＳトランジスタのゲート容量を最小にでき、遅延回路を駆動する前段回路への負荷容量、負荷抵抗の影響を少なくすることができる。
【００１９】
更に好ましくは、上記何れかの特徴の本発明に係る遅延回路設計方法において、前記最終段インバータゲートのＰチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタにおいて、各ゲート幅として、前記出力信号の設計仕様に合致する範囲内の最大値を用い、各ゲート長として、使用する半導体製造プロセスによって定まる最小値或いは最適値を用いることを第４の特徴とする。
【００２０】
この第４の特徴によれば、遅延回路の駆動能力を必要十分に大きくでき、遅延回路が駆動すべき後段回路の負荷抵抗、負荷容量の影響を少なくすることができる。
【００２１】
更に好ましくは、上記何れかの特徴の本発明に係る遅延回路設計方法において、前記出力端子に、配線負荷抵抗と配線負荷容量をモデル化したπ型またはＴ型のＲＣ回路を接続し、前記ＲＣ回路の出力に、設計対象の前記遅延回路と同じ遅延回路を接続することを第５の特徴とする。
【００２２】
この第５の特徴によれば、過渡解析シミュレーションにおける出力信号波形をより実際の回路の駆動波形に近似できるので、シミュレーション精度を高めることができる。
【発明を実施するための最良の形態】
【００２３】
本発明に係る遅延回路設計方法（以下、単に「本発明方法」という。）の一実施の形態につき、図面に基づいて説明する。
【００２４】
図３は、本発明方法による設計対象となる遅延回路の一実施例を示す回路図である。図３に示す遅延回路１００は、インバータゲート１、２、３、４を信号伝播方向に沿って縦列に接続する構成となっている。また、入力された信号の位相が逆転しないように入力端子Ａと出力端子Ｙの間には、４段（偶数段）のインバータゲートが設けられている。初段のインバータゲート１は、ソースを電源ＶＤＤに接続したＰチャネル型ＭＯＳトランジスタ１ａとソースを電源ＧＮＤに接続したＮチャネル型ＭＯＳトランジスタ１ｂで構成されている。同様にインバータゲート２、３、４は、Ｐチャネル型ＭＯＳトランジスタ２ａ、３ａ、４ａとＮチャネル型ＭＯＳトランジスタ２ｂ、３ｂ、４ｂで構成されている。
【００２５】
上述の遅延回路１００の過渡解析用のアナログ回路シミュレーション（過渡解析シミュレーション）を実施するために、遅延回路１００の出力端子Ｙには、配線負荷抵抗と配線負荷容量をモデル化したπ型のＲＣ回路２００が接続されており、π型のＲＣ回路２００の出力Ｓｏｕｔには、遅延回路１００と同じ回路である遅延回路１０１が接続されている。π型のＲＣ回路２００と遅延回路１０１はシミュレーション用に便宜上設けられた仮想的な回路である。
【００２６】
実際に半導体集積回路を設計する場合、遅延回路１００の出力端子Ｙは、後段回路へアルミニウムや銅などの金属配線を用いて接続され、遅延回路１００と後段回路の接続間には、金属配線による配線負荷抵抗と配線負荷容量が必ず存在しており、シミュレーションを実際の半導体集積回路の状態に近づけて精度良く行うためには、この金属配線による配線負荷抵抗と配線負荷容量を考慮すべきである。このため、実際の金属配線による配線負荷抵抗と配線負荷容量をπ型のＲＣ回路２００のようにモデル化し、遅延回路１００のシミュレーションすることが必要である。これにより遅延回路の特性を精度良くシミュレーションすることが可能となる。
【００２７】
図３に示す入力端子Ａに最も近い初段インバータゲート１は、Ｐチャネル型ＭＯＳトランジスタ１ａのゲート幅ＷＰ１とＮチャネル型ＭＯＳトランジスタ１ｂのゲート幅ＷＮ１を、入力信号の設計仕様に合致する範囲内において、できるだけ小さくし、入力負荷抵抗及び、入力負荷容量を小さくしてある。また、インバータゲート１のＰチャネル型ＭＯＳトランジスタ１ａのゲート長ＬＰ１とＮチャネル型ＭＯＳトランジスタ１ｂのゲート長ＬＮ１は、半導体製造プロセスの最小値或いは最適値を用いている。
【００２８】
ここでの最適値とは、ＭＯＳトランジスタのゲート長（チャネル長）が短くなるにつれて、短チャネル効果によるゲート閾値電圧の低下が起こらないよう、更に、オフリーク電流の増加が起こらないように見積もられた値である。従って、半導体製造プロセスの最小値或いは最適値が、設計ルール上の最小値として使用される。尚、入力信号の設計仕様として、例えば、入力信号の反転レベル等が考えられるが、ゲート幅ＷＰ１とゲート幅ＷＮ１として半導体製造プロセスの最小値（または、設計ルール上の最小値）を使用して、入力信号の設計仕様を満足できる場合は、半導体製造プロセスの最小値を使用する。
【００２９】
インバータゲート１のゲート長、ゲート幅を小さくする理由を次に述べる。インバータゲート１のゲート長、ゲート幅の大きさを変化させて、立ち上がり伝播遅延時間と立ち下がり伝播遅延時間が等しく、立ち上がり波形なまりと立ち下がり波形なまりも等しくなるようにした結果、インバータゲート１のゲート長、ゲート幅が大きくなり、入力負荷抵抗、入力負荷容量が大きくなってしまったとする。この時、前段回路の出力は、インバータゲート１の入力であるゲートに接続されるため、前段回路への負荷抵抗、負荷容量の影響が大きくなってしまい、前段回路がインバータゲート１を駆動できなくなることがある。これでは、半導体集積回路の動作に不具合が発生し、本発明の目的である正常な遅延回路を達成できなくなる。
【００３０】
先に述べたようにインバータゲート１のゲート長、ゲート幅を小さくすることにより、実際の半導体集積回路の設計において、遅延回路１００を駆動する前段回路への負荷抵抗、負荷容量の影響を少なくすることが可能となり、本発明の目的である遅延回路を達成できる。
【００３１】
図３に示す出力端子Ｙに最も近い最終段インバータゲート４は、Ｐチャネル型ＭＯＳトランジスタ４ａのゲート幅ＷＰ４とＮチャネル型ＭＯＳトランジスタ４ｂのゲート幅ＷＮ４を、出力信号の設計仕様に合致する範囲内において、できるだけ大きくし出力駆動能力を大きくしてある。また、インバータゲート４のＰチャネル型ＭＯＳトランジスタ４ａのゲート長ＬＰ４とＮチャネル型ＭＯＳトランジスタ４ｂのゲート長ＬＮ４は、半導体製造プロセスの最小値或いは最適値を用いている。
【００３２】
ここでの最適値とは、ＭＯＳトランジスタのゲート長（チャネル長）が短くなるにつれて、短チャネル効果によるゲート閾値電圧の低下が起こらないよう、更に、オフリーク電流の増加が起こらないように見積もられた値である。尚、出力信号の設計仕様としては、最終段インバータゲート４として割り当て可能なレイアウト面積、最終段インバータゲート４の入力信号遷移時の最終段インバータゲート４に生じる貫通ＤＣ電流等が想定される。従って、ゲート幅ＷＰ４とゲート幅ＷＮ４は自ずと上限値が存在し、後段回路を駆動するのに十分な下限値以上、前記上限値以下の範囲に収められる。
【００３３】
インバータゲート４のゲート長を小さく、ゲート幅を大きくする理由を次に述べる。インバータゲート４のゲート長、ゲート幅の大きさを変化させて、立ち上がり伝播遅延時間と立ち下がり伝播遅延時間が等しく、立ち上がり波形なまりと立ち下がり波形なまりも等しくなるようにした結果、インバータゲート４のゲート長が大きく、ゲート幅が小さくなり出力駆動能力が小さくなってしまったとする。この時、インバータゲート４の出力は、後段回路の入力に接続されるため、後段回路の負荷抵抗、負荷容量の影響が多くなってしまい、インバータゲート４が後段回路を駆動できないことがある。これでは、半導体集積回路の動作に不具合が発生し、本発明の目的である正常な遅延回路を達成できなくなる。
【００３４】
先に述べたように、インバータゲート４のゲート長を小さく、ゲート幅を大きくすることにより、実際の半導体集積回路の設計において、遅延回路１００が駆動する後段回路の負荷抵抗、負荷容量の影響を少なくすることが可能となり、本発明の目的である遅延回路を達成できる。
【００３５】
図４は、図３に示す遅延回路１００の動作を示す信号波形図である。図３に示す遅延回路１００の入力Ｓｉｎへ、図４に示すように、入力信号Ｓｉｎが立ち上がり、立ち下がりの順番で入力された場合、図３に示すπ型のＲＣ回路２００の出力Ｓｏｕｔが、図４に示すように、立ち上がり、立ち下がりの順番で遷移する。
【００３６】
ここで、立ち上がり伝播遅延時間ｔｐｄＬＨと立ち下がり伝播遅延時間ｔｐｄＨＬは、入力信号Ｓｉｎが電源電圧５０％に達した時間から出力信号Ｓｏｕｔが電源電圧５０％に達するまでの時間である。また、立ち上がり波形なまりｔｒと立ち下がり波形なまりｔｆは、出力信号Ｓｏｕｔの電源電圧２０％から電源電圧８０％間の遷移時間である。
【００３７】
図３に示す入力信号Ｓｉｎから出力信号Ｓｏｕｔへの信号伝播において、図４に示す出力信号Ｓｏｕｔの立ち上がり伝播遅延時間ｔｐｄＬＨと立ち下がり伝播遅延時間ｔｐｄＨＬが等しく、また、出力信号Ｓｏｕｔの立ち上がり波形なまりｔｒと立ち下がり波形なまりｔｆも等しくなる遅延回路、即ち、ｔｐｄＬＨ＝ｔｐｄＨＬ且つｔｒ＝ｔｆとなる遅延回路を設計する場合、図３に示すシミュレーション用回路の過渡解析シミュレーションを、ｔｐｄＬＨ＝ｔｐｄＨＬ且つｔｒ＝ｔｆとなるように行い、インバータゲート２、３のＰチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタの各ゲート長及び各ゲート幅の最適な値を求め、そのサイズを決定する。
【００３８】
上記シミュレーションは、図４に示す立ち上がり伝播遅延時間ｔｐｄＬＨと立ち下がり伝播遅延時間ｔｐｔＨＬが等しく、また、立ち上がり波形なまりｔｒと立ち下がり波形なまりｔｆが等しくなるように、図３に示す入力端子Ａに最も近い初段インバータゲート１と出力端子Ｙに最も近い最終段インバータゲート４以外のインバータゲート２、３において、そのＰチャネル型ＭＯＳトランジスタ２ａ、３ａとＮチャネル型ＭＯＳトランジスタ２ｂ、３ｂの各ゲート長ＬＰ２、ＬＮ２、ＬＰ３、ＬＮ３、各ゲート幅ＷＰ２、ＷＮ２、ＷＰ３、ＷＮ３の夫々の大きさを同時に制御し、ゲート長、ゲート幅の最適な値を求める。
【００３９】
ここでの制御とは、インバータゲート２、３のＰチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタのゲート長、ゲート幅の各サイズを変数とし、その変数に対して、目標とする特性であるｔｐｄＬＨ＝ｔｐｄＨＬ且つｔｒ＝ｔｆが満たされるか、最適化された解が見つかるまで、回路のシミュレーションを繰り返し行い、変数の値を求める。
【００４０】
上記アナログ回路シミュレーションには、指定した電気的仕様や測定データからモデルパラメーターの値やデバイスの値を自動的に生成するなどの最適化機能を持つ過渡解析用シミュレーター（Ｈｓｐｉｃｅ等）を使用する。
【００４１】
このように、シミュレーションから得られた結果のゲート長、ゲート幅をインバータゲート２、３のＰチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタの各ゲート長、各ゲート幅の最適なサイズをとして決定する。
【００４２】
このインバータゲート２、３のＰチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタの最適なゲート長、ゲート幅により、図３に示す遅延回路１００の入力Ｓｉｎからπ型のＲＣ回路２００の出力Ｓｏｕｔへの信号伝播において、所望の立ち上がり伝播遅延時間ｔｐｄＬＨと立ち下がり伝播遅延時間ｔｐｄＨＬが、例えば、１ｎｓで等しく、また、出力信号Ｓｏｕｔの立ち上がり波形なまりｔｒと立ち下がり波形なまりｔｆも等しい遅延回路を設計することが可能となる。
【００４３】
図５は、本実施形態に係る図３に示す遅延回路１００の４つのインバータゲートを配置したレイアウトパターンである。インバータゲート１、２、３、４は、Ｐチャネル型ＭＯＳトランジスタ形成領域とＮチャネル型ＭＯＳトランジスタ形成領域に各ＭＯＳトランジスタを配置して形成されている。
【００４４】
インバータゲート１のゲート長ＬＰ１、ＬＮ１とゲート幅ＷＰ１、ＷＮ１は、入力負荷抵抗及び、入力負荷容量ができるだけ小さくなるように設計される。インバータゲート４のゲート長ＬＰ４、ＬＮ４とゲート幅ＷＰ４、ＷＮ４は、出力駆動能力ができるだけ大きくなるように設計される。ここでは、ゲート幅が電源ＶＤＤ、電源ＧＮＤを跨がないようにしている。
【００４５】
インバータゲート２、３のＰチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタの各ゲート長ＬＰ２、ＬＮ２、ＬＰ３、ＬＮ３、各ゲート幅ＷＰ２、ＷＮ２、ＷＰ３、ＷＮ３は、所望の立ち上がり伝播遅延時間と立ち下がり伝播遅延時間が等しく、また、立ち上がり波形なまりと立ち下がり波形なまりが等しくなるようにシミュレーションにてそのゲート長、ゲート幅の最適な大きさが決定されている。
【００４６】
図３の遅延回路１００のネットリスト、遅延回路１００の特性である信号伝播遅延時間と信号波形なまり、及び、図５のレイアウトパターンは、スタンダードセルとしてＣＡＤに登録するなどして標準化される。
【００４７】
尚、上記実施形態では、インバータゲートを信号伝播方向に沿って縦列に４段接続した例を示したが、インバータゲートの数が偶数段、例えば、６段、８段であってもよい。これにより、より大きな信号伝播遅延時間を持つことが可能となる。また、インバータゲートの数が奇数段で逆極性の遅延信号もつ遅延回路であってもよい。
【００４８】
更に、上記実施形態では、遅延回路に含まれるインバータゲートのＰチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタのゲート長、ゲート幅を変数として、シミュレーションを行っていたが、例えば、ゲート長を固定値にして、ゲート幅を変数にしてシミュレーションを行ったり、ゲート長を変数にして、ゲート幅を固定値にしてシミュレーションを行ったりしてもよい。
【００４９】
また、シミュレーションに用いたＲＣ回路２００は図３に例示するπ型回路に限定されるものではなく、例えばＴ型回路であっても構わない。
【００５０】
また、上記実施形態では、立ち上がり伝播遅延時間と立ち下がり伝播遅延時間が等しく、立ち上がり波形なまりと立ち下がり波形なまりも等しくなるように制御を行っていたが、立ち上がり伝播遅延時間と立ち下がり伝播遅延時間が等しく、立ち上がり波形なまりと立ち下がり波形なまりが異なる、或いは、立ち上がり伝播遅延時間と立ち下がり伝播遅延時間が異なり、立ち上がり波形なまりと立ち下がり波形なまりが等しくなるといった制御を行ってもよい。
【００５１】
上述したように本発明の遅延回路を設計するための方法によれば、回路に含まれるインバータゲートのＰチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタのゲート長、ゲート幅を変数にしてシミュレーションを行い、そのゲート長、ゲート幅の大きさを決定することにより、所望の立ち上がり伝播遅延時間と立ち下がり伝播遅延時間及び、立ち上がり波形なまりと立ち下がり波形なまりを持つことが可能となる。これにより、先に述べた遅延回路を用いた場合の望ましくない動作の発生を抑制するという効果を奏する。
【図面の簡単な説明】
【００５２】
【図１】従来の代表的な遅延回路の一例を示す回路図
【図２】従来の代表的な遅延回路の動作を説明するための信号波形図
【図３】本発明に係る遅延回路設計方法による設計対象となる遅延回路の一実施例を示す回路図
【図４】本発明に係る遅延回路設計方法による設計対象となる遅延回路の動作を示す信号波形図
【図５】本発明に係る遅延回路設計方法による設計対象となる遅延回路のレイアウト例を示すレイアウトパターン図
【図６】特許文献１に開示されているＲＣ遅延回路を示す回路図
【図７】従来の遅延回路における望ましくない動作状態（問題点）を説明するための信号波形図
【符号の説明】
【００５３】
１，２，３，４：  インバータゲート
１０，１１：  インバータゲート
１ａ，２ａ，３ａ，４ａ：  Ｐチャネル型ＭＯＳトランジスタ
１ｂ，２ｂ，３ｂ，４ｂ：  Ｎチャネル型ＭＯＳトランジスタ
ＬＰ１，ＬＰ２，ＬＰ３，ＬＰ４：  Ｐチャネル型ＭＯＳトランジスタのゲート長
ＷＰ１，ＷＰ２，ＷＰ３，ＷＰ４：  Ｐチャネル型ＭＯＳトランジスタのゲート幅
ＬＮ１，ＬＮ２，ＬＮ３，ＬＮ４：  Ｎチャネル型ＭＯＳトランジスタのゲート長
ＷＮ１，ＷＮ２，ＷＮ３，ＷＮ４：  Ｎチャネル型ＭＯＳトランジスタのゲート幅
Ｒ１，Ｒ２，Ｒ３：  抵抗
Ｃ１，Ｃ２，Ｃ３，Ｃ４：  容量
１００：  遅延回路
１０１：  遅延回路
２００：  π型のＲＣ回路
２０，２２：  データ保持時間
２１，２３：  データ設定時間
１０１１：  第１の遅延回路（特許文献１の従来技術）
１０１２：  第２の遅延回路（特許文献１の従来技術）
１１１０：  第１のＲＣ回路（特許文献１の従来技術）
１１２０：  第２のＲＣ回路（特許文献１の従来技術）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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