(57)【要約】【課題】  実装するキャパシタのＥＳＬを低減して効果的なデカップリングを行えるようにし、搭載する半導体素子等の動作信頼性の向上に寄与することができる新規な「キャパシタ実装配線基板及びその製造方法」を提供すること。【解決手段】  キャパシタ実装配線基板１０ｅにおいて、それぞれ所要の形状にパターン形成された複数の配線層１４ａ，１４ｂ，１６ａ，１６ｂ，１８ａ，１８ｂが、絶縁層１５ａ，１５ｂ，１７ａ，１７ｂを介して積層されると共に、該絶縁層を厚さ方向に貫通して形成された導体を介して相互に接続されている。デカップリング用のキャパシタ１は、電源ライン又はグランドラインとして供される配線層１４ａ，１８ａに近接して当該配線層に電気的に接続されると共に、該キャパシタ１に電流を流したときにその電流の向きと当該配線層１４ａ，１８ａに流れる電流の向きが逆方向となるように実装されている。【選択図】  図６
2005294383.tif 000002
【特許請求の範囲】
【請求項１】
それぞれ所要の形状にパターン形成された複数の配線層が、絶縁層を介して積層されると共に、該絶縁層を厚さ方向に貫通して形成された導体を介して相互に接続され、
キャパシタが、前記複数の配線層のうち電源ライン又はグランドラインとして供される配線層に近接して当該配線層に電気的に接続されると共に、該キャパシタに電流を流したときにその電流の向きと当該配線層に流れる電流の向きが逆方向となるように実装されていることを特徴とするキャパシタ実装配線基板。
【請求項２】
前記キャパシタは、該キャパシタに流れる電流の経路が当該配線層に流れる電流の経路と略平行となるように実装されていることを特徴とする請求項１に記載のキャパシタ実装配線基板。
【請求項３】
前記キャパシタは、半導体素子や電子部品等が搭載される側と同じ面及びその反対側の面の少なくとも一方の面に表面実装されていることを特徴とする請求項１に記載のキャパシタ実装配線基板。
【請求項４】
前記キャパシタは、前記絶縁層中に埋め込み実装されていることを特徴とする請求項１に記載のキャパシタ実装配線基板。
【請求項５】
前記キャパシタは、前記複数の配線層のうち電源ラインとして供される第１の配線層とグランドラインとして供される第２の配線層との間に挟まれて該第１，第２の各配線層に電気的に接続されると共に、該キャパシタに電流を流したときにその電流の向きと当該各配線層に流れる電流の向きが逆方向となるように実装されていることを特徴とする請求項４に記載のキャパシタ実装配線基板。
【請求項６】
前記キャパシタの一方の電極は、断面的に見て略Ｌ字形状に形成され、且つ前記第２の配線層に電気的に接続された第３の配線層に係止されるようにして該第３の配線層に電気的に接続され、前記キャパシタの他方の電極は、絶縁層を厚さ方向に貫通して形成された導体を介して前記第１の配線層に電気的に接続されていることを特徴とする請求項５に記載のキャパシタ実装配線基板。
【請求項７】
前記キャパシタの一方の電極は、断面的に見てＬ字形状に形成され、且つ絶縁層を厚さ方向に貫通して形成された導体を介して前記第２の配線層に電気的に接続された第３の配線層に係止されるようにして該第３の配線層に電気的に接続され、前記キャパシタの他方の電極は、絶縁層を厚さ方向に貫通して形成された導体を介して前記第１の配線層に電気的に接続されていることを特徴とする請求項５に記載のキャパシタ実装配線基板。
【請求項８】
キャパシタを絶縁層中に埋め込み実装する工程を含むキャパシタ実装配線基板の製造方法であって、前記キャパシタを絶縁層中に埋め込み実装する工程が、
第１の配線層上に形成された第１の絶縁層に、前記第１の配線層に達するように凹部を形成する工程と、
前記凹部内の前記第１の配線層上に、キャパシタの各電極側にそれぞれ所定の隙間を空けて当該キャパシタを実装する工程と、
前記キャパシタの一方の電極及び前記第１の配線層に電気的に接続され、かつ、前記キャパシタの他方の電極に別の位置で電気的に接続されるように所要のパターン形状に第２の配線層を形成する工程と、
前記キャパシタ、前記第１の絶縁層及び前記第１，第２の各配線層を覆って形成された第２の絶縁層に、前記キャパシタの他方の電極に接続された前記第２の配線層に達するようにビアホールを形成する工程と、
前記ビアホールの内部を含めて前記第２の絶縁層上に第３の配線層を形成する工程とを含むことを特徴とするキャパシタ実装配線基板の製造方法。
【請求項９】
キャパシタを絶縁層中に埋め込み実装する工程を含むキャパシタ実装配線基板の製造方法であって、前記キャパシタを絶縁層中に埋め込み実装する工程が、
第１の配線層上に形成された第１の絶縁層に、前記第１の配線層に達するように第１のビアホールを形成する工程と、
キャパシタの一方の電極が、前記第１のビアホールの開口領域を部分的に覆うようにして当該キャパシタを実装する工程と、
前記キャパシタの一方の電極及び前記第１の配線層に電気的に接続され、かつ、前記キャパシタの他方の電極に別の位置で電気的に接続されるように所要のパターン形状に第２の配線層を形成する工程と、
前記キャパシタ、前記第１の絶縁層及び前記第２の配線層を覆って形成された第２の絶縁層に、前記キャパシタの他方の電極に接続された前記第２の配線層に達するように第２のビアホールを形成する工程と、
前記第２のビアホールの内部を含めて前記第２の絶縁層上に第３の配線層を形成する工程とを含むことを特徴とするキャパシタ実装配線基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、キャパシタを実装した配線基板に関し、より詳細には、高速のスイッチング動作が要求される半導体素子（チップ）や電子部品等を搭載するための、デカップリング用のキャパシタを実装した配線基板の新規な構造、及びその製造方法に関する。
【０００２】
この明細書では、配線基板は半導体素子等を搭載するパッケージとしての役割を果たす意味で、便宜上「半導体パッケージ」ともいう。また、半導体素子等を搭載した状態にある配線基板（半導体パッケージ）を「半導体装置」と呼ぶことにする。
【背景技術】
【０００３】
近年、プリント配線基板は軽量化が要求され、かつ、小型・多ピン化されたＢＧＡ（ボール・グリッド・アレイ）やＰＧＡ（ピン・グリッド・アレイ）、ＣＳＰ（チップ・サイズ・パッケージ）等を搭載するため、配線の微細化及び高密度化が要求されている。しかし、従来のプリント配線基板はビアホールの形成に多くの面積を必要としていたため、設計の自由度が制限され、配線の微細化が困難であった。そこで、近年実用化が進んできたのが、ビルドアップ法を用いたプリント配線基板（ビルドアップ多層配線基板）である。このビルドアップ多層配線基板は、層間絶縁層の材料とビアホール形成のプロセスの組合せにより多種類のものが作製可能であり、その基本的なプロセスは、絶縁層の形成、絶縁層における層間接続のためのビアホールの形成、ビアホールの内部を含めた導体層（パターン形成された配線、パッド等）の形成を順次繰り返しながら導体層を積み上げていくものである。このようなビルドアップ法によって得られた多層配線基板では、集積度等が進展した半導体素子（チップ）でも搭載することが可能である。
【０００４】
しかしその反面、かかる多層配線基板（半導体パッケージ）では各配線パターンが互いに近接しているため、配線間でクロストークノイズが生じたり、また電源ラインやグランドライン等の電位が変動したりする等の問題が起こり得る。特に、高速のスイッチング動作が要求される半導体素子や電子部品等を搭載する半導体パッケージでは、周波数の上昇に伴いクロストークノイズが発生し易くなり、またスイッチング素子が高速にオン／オフすることでスイッチングノイズが発生し、これによって電源ライン等の電位が変動し易くなる。これは、搭載する半導体素子等の動作信頼性の低下につながり、好ましくない。
【０００５】
そこで、電源電圧を安定させ、かつスイッチングノイズ等を低減させる目的で、従来より、半導体素子を搭載した半導体パッケージにチップキャパシタ等の容量素子を付設して電源ライン等を「デカップリング」することが行われている。典型的な手法としては、半導体パッケージの半導体素子等が搭載される側と同じ面又はその反対側の面に、チップキャパシタをはんだ付け等により表面実装する方法がある。
【０００６】
しかしこの場合、半導体パッケージの表面にキャパシタを設けた分だけ当該パッケージ全体の厚みが大きくなってしまい、また、キャパシタと半導体素子の間を接続する配線の引き回し距離が長くなってインダクタンスの増大を招くことがある。インダクタンスが大きいと、効果的な「デカップリング」を行うことができないので、インダクタンスは出来るだけ小さい方が望ましい。このためには、キャパシタは出来るだけ半導体素子の近傍に配置することが望ましい。また、このようにキャパシタを半導体素子の近くに配置するのが従来の技術常識であった。
【０００７】
上記の従来技術に関連する技術としては、例えば、特許文献１に記載されるように、ビルドアップ法によって得られた樹脂の多層回路基板にデカップリング用のキャパシタを内装し、該キャパシタを構成する２層の導体パターンによって挟まれた誘電体層を、所定値以上の比誘電率を有する材料（樹脂）によって形成するようにしたものがある。
【特許文献１】特開平１１−６８３１９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上述したように従来の技術では、デカップリング用キャパシタのインダクタンスを出来るだけ小さくするために、当該キャパシタを半導体素子に近づけて配設することで両者間の配線距離を出来るだけ短くするようにしていた。この際、キャパシタに流れる電流とその近傍のプレーン（平面）状の配線パターン、特に、電源プレーン又はグランドプレーンの磁気的な結合に関する配慮はなされていなかった。
【０００９】
このため、キャパシタと半導体素子を接続したときに両者間の配線距離が単に短いというだけでは、当該キャパシタが有する等価直列インダクタンス（ＥＳＬ）を必ずしも小さくできない場合も起こり得る。例えば、長手の板状のチップキャパシタの近傍で当該キャパシタに接続されるプレーン（平面）状の配線パターンがあり、しかもその配線パターンが当該キャパシタの長手方向に平行な状態で、当該キャパシタに流れる電流とその配線パターンに流れる電流の方向が同じ向きの場合、当該キャパシタに流れる電流によって生じる磁界と配線パターンに流れる電流によって生じる磁界の方向が同じ向きとなるため、当該キャパシタのＥＳＬは、配線パターンからの磁界の影響を受けてそのインダクタンスが見かけ上大きくなってしまう。
【００１０】
つまり、キャパシタの配置とその近傍の配線パターンの配置や流れる電流の向きとの関係によっては、当該キャパシタのＥＳＬを必ずしも満足に小さくできないといった課題があった。
【００１１】
本発明は、かかる従来技術における課題に鑑み創作されたもので、実装するキャパシタの等価直列インダクタンス（ＥＳＬ）を低減して効果的なデカップリングを行えるようにし、ひいては搭載する半導体素子等の動作信頼性の向上に寄与することができる新規なキャパシタ実装配線基板及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記の従来技術の課題を解決するため、本発明の基本形態によれば、それぞれ所要の形状にパターン形成された複数の配線層が、絶縁層を介して積層されると共に、該絶縁層を厚さ方向に貫通して形成された導体を介して相互に接続され、キャパシタが、前記複数の配線層のうち電源ライン又はグランドラインとして供される配線層に近接して当該配線層に電気的に接続されると共に、該キャパシタに電流を流したときにその電流の向きと当該配線層に流れる電流の向きが逆方向となるように実装されていることを特徴とするキャパシタ実装配線基板が提供される。
【００１３】
本発明に係るキャパシタ実装配線基板の構成によれば、キャパシタと電源用（又はグランド用）の配線層が近接配置されているので、キャパシタに流れる電流と当該配線層に流れる電流の磁気的な結合が強化され、また、双方の電流の向きが互いに逆方向となっているので、各々の電流によって生じる磁界が互いに打ち消される。その結果、当該キャパシタの等価直列インダクタンス（ＥＳＬ）は、当該配線層からの磁界（自己が発生する磁界を打ち消す方向に作用する磁界）の影響を受けて見かけ上小さくなる。つまり、当該キャパシタのＥＳＬを低減することができる。これによって、効果的なデカップリングを行うことが可能となり、また、搭載する半導体素子等の動作信頼性の向上に寄与することができる。
【００１４】
この場合、キャパシタと当該配線層との距離をさらに短くすることにより、キャパシタ内に流れる電流の分布を、磁気結合させる当該配線層の近傍に集中させることができるので、より一層効果的にＥＳＬを低減することができる。
【００１５】
本発明の他の形態に係るキャパシタ実装配線基板の構成及びその利点、並びにその製造方法については、以下に記述する詳細な実施の形態を参照しながら説明する。
【発明を実施するための最良の形態】
【００１６】
図１は本発明の第１の実施形態に係るキャパシタ実装配線基板（半導体パッケージ）の構成を断面図の形態で模式的に示したものである。図示の例では、チップキャパシタ１を半導体パッケージ１０の裏面（半導体素子２が搭載される側と反対側の面）に表面実装した場合の構成を示している。
【００１７】
本実施形態に係る半導体パッケージ１０において、１１は本パッケージのコア基板としての絶縁性基材（例えば、ガラス布にエポキシ樹脂やポリイミド樹脂等の熱硬化性樹脂を含浸させたもの）、１２はコア基板１１の所要箇所に厚さ方向に貫通して形成されたスルーホールの内壁に形成された導体（例えば、銅（Ｃｕ）等の金属）、１３は導体１２の内側に充填された絶縁体（例えば、エポキシ樹脂等）、１４ａ，１４ｂはそれぞれコア基板１１の両面に所要の形状にパターン形成された配線層（例えば、Ｃｕ）、１５ａ，１５ｂはそれぞれコア基板１１及び配線層１４ａ，１４ｂ上に形成された層間絶縁層としての樹脂層（例えば、エポキシ樹脂層）、１６ａ，１６ｂはそれぞれ配線層１４ａ，１４ｂの一部に電気的に接続されて樹脂層１５ａ，１５ｂ上に所要の形状にパターン形成された配線層、１７ａ，１７ｂはそれぞれ樹脂層１５ａ，１５ｂ及び配線層１６ａ，１６ｂ上に形成された樹脂層、１８ａ，１８ｂはそれぞれ配線層１６ａ，１６ｂの一部に電気的に接続されて樹脂層１７ａ，１７ｂ上に所要の形状にパターン形成された配線層、１９ａ，１９ｂはそれぞれ樹脂層１７ａ，１７ｂ及び配線層１８ａ，１８ｂ上に形成された樹脂層、２０ａ，２０ｂはそれぞれ配線層１８ａ，１８ｂの一部に電気的に接続されて樹脂層１９ａ，１９ｂ上に所要の形状にパターン形成された配線層を示す。
【００１８】
また、２１ａ，２１ｂはそれぞれ所定の部分に開口部を有して配線層２０ａ，２０ｂ及び樹脂層１９ａ，１９ｂ上に形成された保護膜としてのソルダレジスト層、２２は下側のソルダレジスト層２１ｂの開口部から露出している各パッド部（配線層２０ｂの一部）に接合された外部接続端子としてのはんだバンプ、２３は同じくソルダレジスト層２１ｂの開口部から露出している２箇所のパッド部（配線層２０ｂの一部）にチップキャパシタ１を接続するはんだを示す。このとき、はんだの接着性を高めるために、ソルダレジスト層２１ｂの開口部から露出しているパッド部（配線層２０ｂの一部）上にニッケル（Ｎｉ）／金（Ａｕ）のめっきによる導体層を被着させておくのが望ましい。これは、上側のソルダレジスト層２１ａの開口部から露出しているパッド部（配線層２０ａの一部）に対しても同様である。
【００１９】
なお、図示の例でははんだバンプ（外部接続端子）２２を設けているが、これは必ずしも設ける必要はない。要は、必要なときに外部接続端子を接合できるように下側のソルダレジスト層２１ｂの開口部からパッド部（配線層２０ｂの一部）が露出していれば十分である。また、チップキャパシタ１は、パッケージ１０に表面実装されるので、パッケージ全体の厚みを抑えるためにもその厚さが可及的に薄いものを用いるのが望ましい。また、後述するようにチップキャパシタ１を埋め込み実装する実施形態においても、パッケージ中に埋め込むためその厚さは出来るだけ薄い方が望ましい。よって、本実施形態を含めて以下に記述する各実施形態では、チップキャパシタ１として厚さが１００μｍ程度の薄いものを使用している。
【００２０】
各配線層１４ａ，１４ｂ，１６ａ，１６ｂ，１８ａ，１８ｂ，２０ａ及び２０ｂはそれぞれ所要の形状にパターン形成されるが、その際、それぞれ要求されるパターンの信号ライン、電源ライン（Ｐ）又はグランドライン（Ｇ）と、層間接続用のパッド部とを含むように形成される。最外層の配線層２０ａ，２０ｂ以外の配線層については、各々のパッド部は、それぞれ対応する樹脂層に形成される上下接続用のビアホール（このビアホールには導体（例えば、Ｃｕ）が充填されている）の位置に対応してパターン形成されている。一方、最外層の配線層２０ａ，２０ｂの各パッド部は、それぞれ搭載する半導体素子（チップ）２の電極の位置、外部接続端子２２の接合位置、及びチップキャパシタ１の実装位置に対応するようにパターン形成されている。また、図示の例では、上側の配線層１８ａと下側の配線層１４ｂが電源ラインとして供され、上側の配線層１４ａと下側の配線層１８ｂがグランドラインとして供されている。本実施形態を含めて以下に記述する各実施形態では、便宜上、電源ラインとして供される配線層を「電源プレーン」、グランドラインとして供される配線層を「グランドプレーン」ともいう。
【００２１】
本実施形態に係るキャパシタ実装配線基板（半導体パッケージ）１０は、後述するように、デカップリング用として実装するチップキャパシタ１を、電源プレーン（図１の例では、電源用の配線層１４ｂにビアホール（に充填された導体）を介して接続された最下層の配線層２０ｂ）に近接して当該プレーンに電気的に接続すると共に、チップキャパシタ１に電流を流したときにその電流の向き（図１の例では、右から左に向かう方向）と当該プレーン（配線層２０ｂ）に流れる電流の向き（図１の例では、左から右に向かう方向）が逆方向となるように実装したことを特徴としている。このような特徴的な構成は、チップキャパシタ１に近接配置される当該プレーンが電源プレーンであるか、グランドプレーンであるかの違いはあるにせよ、後述する他の実施形態についても共通している。
【００２２】
本実施形態に係る半導体パッケージ１０は、ビルドアップ法などの周知の技術を用いて製造することができる。よって、その製造方法の工程については図示を省略するが、簡単に説明すると以下の通りである。例えばビルドアップ法を用いた場合、先ず、コア基板１１（所要箇所にスルーホールを形成し、その内部に導体１２及び絶縁体１３を充填したもの）の両面に所要のパターン形状に配線層１４ａ，１４ｂを形成し、次に、樹脂層（層間絶縁層）の形成→樹脂層における層間接続のためのビアホールの形成→ビアホールの内部を含めた配線層の形成を順次繰り返しながら上下各４層となるまで配線層を積み上げていき、さらに、最外層の配線層２０ａ，２０ｂのパッド部が露出するように全面を覆ってソルダレジスト層２１ａ，２１ｂを形成した後、基板実装側のソルダレジスト層２１ｂからそれぞれ露出している各パッド部に、はんだバンプ（外部接続端子）２２を接合すると共に、チップキャパシタ１をはんだ付け（２３）により表面実装することで、本実施形態の半導体パッケージ１０（図１）を得ることができる。
【００２３】
また、本パッケージ１０に半導体素子（チップ）２を搭載して半導体装置を得る場合には、例えば、上側のソルダレジスト層２１ａの開口部から露出しているパッド部（配線層２０ａの一部）に、半導体チップ２のパッド上に接合された電極３（例えば、はんだバンプ）が電気的に接続されるように当該チップ２をフリップチップ接続し、さらに、ソルダレジスト層２１ａとの間にアンダーフィル樹脂４を充填し、熱硬化させて接着する。あるいは、このアンダーフィル樹脂４の代わりに、あらかじめノン・コンダクティブ・ペースト（ＮＣＰ）を塗布し、又はノン・コンダクティブ・フィルム（ＮＣＦ）を貼り付けておき、フリップチップ接続と同時にアンダーフィル樹脂４と同等の形状に成形するようにしてもよい。
【００２４】
本実施形態に係る半導体パッケージ１０（図１）の構成によれば、チップキャパシタ１と電源プレーン（配線層２０ｂ）が近接配置されると共に、当該キャパシタ１に流れる電流と当該プレーンに流れる電流の向きが互いに逆方向となっているので、双方の電流の磁気的な結合が強化されると共に、各々の電流によって生じる磁界が互いに打ち消される。その結果、チップキャパシタ１のＥＳＬは、当該電源プレーン（配線層２０ｂ）から及ぼされる磁界（つまり、当該キャパシタ１が発生する磁界を打ち消す方向に作用する磁界）の影響を受けて見かけ上小さくなる。つまり、チップキャパシタ１のＥＳＬを低減することができ、これによって、効果的なデカップリングを行うことが可能となり、また、搭載する半導体素子（チップ）２の動作信頼性の向上に寄与することができる。
【００２５】
図２は本発明の第２の実施形態に係るキャパシタ実装配線基板（半導体パッケージ）の構成を断面図の形態で模式的に示したものである。
【００２６】
本実施形態に係る半導体パッケージ１０ａは、上述した第１の実施形態に係る半導体パッケージ１０（図１）と比べて、チップキャパシタ１を本パッケージ１０ａの表面（半導体素子２が搭載される側と同じ面）の半導体素子搭載領域の周囲（図示の例では、右側）の領域に表面実装した点で相違する。他の構成及びその機能については、第１の実施形態の場合と基本的に同じであるので、その説明は省略する。
【００２７】
この第２の実施形態によれば、第１の実施形態の場合と比べて、搭載する半導体素子２のより近傍にチップキャパシタ１を実装しており、インダクタンスの大きなスルーホールを介さないので、半導体装置（半導体素子２を搭載した状態の半導体パッケージ１０ａ）全体として見たときの電気的特性をより向上させることができる。
【００２８】
図３は本発明の第３の実施形態に係るキャパシタ実装配線基板（半導体パッケージ）の構成を断面図の形態で模式的に示したものである。
【００２９】
本実施形態に係る半導体パッケージ１０ｂは、上述した第２の実施形態に係る半導体パッケージ１０ａ（図２）と比べて、チップキャパシタ１の直下にグランドプレーン（すなわち、キャパシタ１に流れる電流によって生じる磁界を打ち消す方向に磁界を発生させる電流が流れるグランド用の配線層１８ａ）を配置した点で相違する。この配置の違いにより、キャパシタ１を流れる電流の経路上に存在するビアホールの段数（長さ）は、第２の実施形態の場合と比べて減少しており、当該キャパシタを流れる電流の経路上に発生するインダクタンスは小さくなるため、半導体装置（半導体素子２を搭載した状態の半導体パッケージ１０ｂ）全体として見たときの電気的特性が向上する。他の構成及びその機能については、第２の実施形態の場合と基本的に同じであるので、その説明は省略する。
【００３０】
図３の例では、チップキャパシタ１の直下の配線層１８ａはグランド用として供されているが、これは、電源用として供されている場合（電源プレーン）でも同様である。この場合には、電源用として供されている配線層１４ａはグランド用に変更され、この配線層１４ａはグランド用の外部接続端子２２（Ｇ）に接続されるようにパターン変更され、一方、配線層１８ａは電源用の外部接続端子２２（Ｐ）に接続されるようにパターン変更される。
【００３１】
この第３の実施形態によれば、チップキャパシタ１の直下にグランドプレーン（又は電源プレーン）を配置しているので、第２の実施形態の場合と比べて、当該キャパシタ１に流れる電流によって生じる磁界と当該プレーン（配線層１８ａ）に流れる電流によって生じる磁界との結合がより一層強化される。その結果、チップキャパシタ１のＥＳＬをより一層効果的に低減することができる。
【００３２】
図４は本発明の第４の実施形態に係るキャパシタ実装配線基板（半導体パッケージ）の構成を断面図の形態で模式的に示したものである。図示の例では、チップキャパシタ１を半導体パッケージ１０ｃに埋め込み実装した場合の構成を示している。
【００３３】
本実施形態に係る半導体パッケージ１０ｃは、上述した第１の実施形態に係る半導体パッケージ１０（図１）と比べて、本パッケージを構成するビルドアップ層のうちコア基板１１の下側（半導体素子２が搭載される側と反対側）に積層されたビルドアップ層（樹脂層１７ｂ）中にチップキャパシタ１を埋設した点で相違する。チップキャパシタ１は、その一方の電極が、樹脂層１５ｂを厚さ方向に貫通して形成されたビアホールに充填された導体（配線層１６ｂの一部）を介して電源用の配線層１４ｂに接続され、他方の電極が、樹脂層１７ｂを厚さ方向に貫通して形成されたビアホールに充填された導体（配線層１８ｂの一部）を介してグランド用の配線層１８ｂに接続されている。他の構成及びその機能については、第１の実施形態の場合と基本的に同じであるので、その説明は省略する。
【００３４】
この第４の実施形態によれば、チップキャパシタ１を電源プレーン（配線層１４ｂ）とグランドプレーン（配線層１８ｂ）の間に挟み込むようにしているので、上述した各実施形態（図１〜図３）のようにチップキャパシタ１を表面実装する場合（すなわち、チップキャパシタ１の一方の側にのみ電源プレーン（例えば、図１の配線層２０ｂ）又はグランドプレーン（例えば、図３の配線層１８ａ）を配置する場合）と比べて、チップキャパシタ１に流れる電流に対する対抗電流（各プレーン１４ｂ，１８ｂに流れる電流）は相対的に増大する。その結果、チップキャパシタ１のＥＳＬをより一層効果的に低減することができる。
【００３５】
また、チップキャパシタ１を半導体パッケージ１０ｃに埋め込み実装しているので、第１〜第３の各実施形態（図１〜図３）の場合と比べて、半導体パッケージ１０ｃ全体の厚みを小さくすることができる。さらに、チップキャパシタ１は半導体素子搭載領域の下方の領域に埋め込まれているので、第２、第３の各実施形態（図２、図３）のようにチップキャパシタ１を半導体素子搭載領域の周囲の領域に表面実装する場合と比べて、半導体パッケージ１０ｃのサイズを小さくすることができる。
【００３６】
図５は本発明の第５の実施形態に係るキャパシタ実装配線基板（半導体パッケージ）の構成を断面図の形態で模式的に示したものである。
【００３７】
本実施形態に係る半導体パッケージ１０ｄは、上述した第４の実施形態に係る半導体パッケージ１０ｃ（図４）と比べて、本パッケージを構成するビルドアップ層のうちコア基板１１の上側（半導体素子２が搭載される側と同じ側）に積層されたビルドアップ層（樹脂層１７ａ）中にチップキャパシタ１を埋設した点で相違する。このチップキャパシタ１は、その一方の電極が、樹脂層１７ａを厚さ方向に貫通して形成されたビアホールに充填された導体（配線層１８ａの一部）を介して電源用の配線層１８ａに接続され、他方の電極が、樹脂層１５ａを厚さ方向に貫通して形成されたビアホールに充填された導体（配線層１６ａの一部）を介してグランド用の配線層１４ａに接続されている。他の構成及びその機能については、第４の実施形態の場合と基本的に同じであるので、その説明は省略する。
【００３８】
この第５の実施形態によれば、第４の実施形態の場合と比べて、搭載する半導体素子２のより近傍にチップキャパシタ１を埋め込み実装しており、インダクタンスの大きなスルーホールを介さないので、半導体装置（半導体素子２を搭載した状態の半導体パッケージ１０ｄ）全体として見たときの電気的特性をより向上させることができる。
【００３９】
図６は本発明の第６の実施形態に係るキャパシタ実装配線基板（半導体パッケージ）の構成を断面図の形態で模式的に示したものである。
【００４０】
本実施形態に係る半導体パッケージ１０ｅは、上述した第５の実施形態に係る半導体パッケージ１０ｄ（図５）と比べて、搭載する半導体素子２の直下にグランドプレーン（グランド用の配線層１８ａ）を配置した点で相違する。この配置の違いにより、キャパシタ１を流れる電流の経路上に存在するビアホールの段数（長さ）は、第５の実施形態の場合よりも減少しており、当該キャパシタを流れる電流の経路上に発生するインダクタンスは小さくなるため、半導体装置（半導体素子２を搭載した状態の半導体パッケージ１０ｅ）全体として見たときの電気的特性が向上する。また、チップキャパシタ１は、その一方の電極が、樹脂層１７ａを厚さ方向に貫通して形成されたビアホールに充填された導体（配線層１８ａの一部）を介してグランド用の配線層１８ａに接続され、他方の電極が、樹脂層１５ａを厚さ方向に貫通して形成されたビアホールに充填された導体（配線層１６ａの一部）を介して電源用の配線層１４ａに接続されている。他の構成及びその機能については、第５の実施形態の場合と基本的に同じであるので、その説明は省略する。
【００４１】
図６の例では、搭載する半導体素子２の直下の配線層１８ａはグランド用として供されているが、これは、電源用として供されている場合（電源プレーン）でも同様である。この場合には、電源用として供されている配線層１４ａはグランド用に変更され、この配線層１４ａはグランド用の外部接続端子２２（Ｇ）に接続されるようにパターン変更され、一方、配線層１８ａは電源用の外部接続端子２２（Ｐ）に接続されるようにパターン変更される。
【００４２】
図７は本発明の第７の実施形態に係るキャパシタ実装配線基板（半導体パッケージ）の構成を断面図の形態で模式的に示したものである。
【００４３】
本実施形態に係る半導体パッケージ１０ｆは、上述した第５の実施形態に係る半導体パッケージ１０ｄ（図５）と比べて、チップキャパシタ１の接続形態において相違する。すなわち、図７において本パッケージ１０ｆ中の破線で囲んだ部分ＣＰ１に示すように、チップキャパシタ１は、グランド用の配線層１４ａに接着剤３０を介して実装されており、その一方の電極（少なくとも端部）は、断面的に見て略Ｌ字形状に形成された配線層１６ａ（これは、配線層１４ａに接続されている）に係止されて接続されている。また、チップキャパシタ１の他方の電極は、別の部分の配線層１６ａの一部及び樹脂層１７ａを厚さ方向に貫通して形成されたビアホールに充填された導体（配線層１８ａの一部）を介して電源用の配線層１８ａに接続されている。他の構成及びその機能については、第５の実施形態の場合と基本的に同じであるので、その説明は省略する。
【００４４】
この第７の実施形態によれば、基本的には第５の実施形態に係るパッケージ構造と同等であるので、第５の実施形態の場合と同様の効果を奏することができる。更に、上記の構成上の特徴（チップキャパシタ１の一方の電極が略Ｌ字形状の配線層１６ａに係止されている点）に基づいて、当該電極とグランドプレーン（配線層１４ａ）との電気的な接続の信頼性を高めることができる。
【００４５】
図８は本発明の第８の実施形態に係るキャパシタ実装配線基板（半導体パッケージ）の構成を断面図の形態で模式的に示したものである。
【００４６】
本実施形態に係る半導体パッケージ１０ｇは、上述した第５の実施形態に係る半導体パッケージ１０ｄ（図５）と比べて、チップキャパシタ１の接続形態において相違する。すなわち、図８において本パッケージ１０ｇ中の破線で囲んだ部分ＣＰ２に示すように、チップキャパシタ１は、樹脂層１５ａ中に接着剤３０を介して実装されており、その一方の電極（少なくとも端部）は、断面的に見てＬ字形状に形成された配線層１６ａ（これは、樹脂層１５ａを厚さ方向に貫通して形成されたビアホールに充填された導体（配線層１６ａの一部）を介してグランド用の配線層１４ａに接続されている）に係止されて接続されている。また、チップキャパシタ１の他方の電極は、別の部分の配線層１６ａの一部及び樹脂層１７ａを厚さ方向に貫通して形成されたビアホールに充填された導体（配線層１８ａの一部）を介して電源用の配線層１８ａに接続されている。他の構成及びその機能については、第５の実施形態の場合と基本的に同じであるので、その説明は省略する。
【００４７】
この第８の実施形態においても、基本的には第５の実施形態に係るパッケージ構造と同等であるので、第５の実施形態の場合と同様の効果を奏することができる。更に、上記の構成上の特徴（チップキャパシタ１の一方の電極がＬ字形状の配線層１６ａに係止されている点）に基づいて、第７の実施形態の場合と同様に、当該電極とグランドプレーン（配線層１４ａ）との電気的な接続の信頼性を高めることができる。
【００４８】
なお、第７，第８の各実施形態に係る半導体パッケージ１０ｆ，１０ｇ（図７、図８）では、第５の実施形態に係る半導体パッケージ１０ｄ（図５）に対し、チップキャパシタ１の接続形態に係る部分ＣＰ１，ＣＰ２を置き換えた場合を例にとって説明したが、これは、第４の実施形態に係る半導体パッケージ１０ｃ（図４）又は第６の実施形態に係る半導体パッケージ１０ｅ（図６）に対しても同様に置き換え可能であることはもちろんである。
【００４９】
また、第７，第８の各実施形態に係る半導体パッケージ１０ｆ，１０ｇ（図７、図８）は、チップキャパシタ１の接続形態に係る部分ＣＰ１，ＣＰ２以外の部分については、当業者には周知のビルドアップ法により製造することができる。よって、当該部分ＣＰ１，ＣＰ２以外の部分については記述の簡略化のためその説明を省略し、当該部分ＣＰ１，ＣＰ２の製造工程についてのみ、以下、図９〜図１２を参照しながら説明する。
【００５０】
（第７の実施形態に係る当該部分ＣＰ１の製造工程：図９及び図１０参照）
先ず最初の工程では（図９（ａ）参照）、コア基板１１上にグランドプレーン（配線層１４ａ）を形成する。この配線層１４ａは、図示の例ではコア基板１１上の全面に形成されているが、図７に示すように所要のパターン形状に形成される。例えば、コア基板１１上に銅（Ｃｕ）の薄膜を形成し、その薄膜を種としてサブトラクティブ法により所要のパターンを形成する。
【００５１】
次の工程では（図９（ｂ）参照）、パターン形成された配線層１４ａ上に層間絶縁層としての樹脂層１５ａを形成する。例えば、エポキシ樹脂やポリイミド樹脂等の熱硬化性樹脂を配線層１４ａ上にラミネートし、平坦化及びプレス処理を施し、さらにキュア処理を施して樹脂層１５ａを形成する。
【００５２】
次の工程では（図９（ｃ）参照）、樹脂層１５ａの特定の位置（後述するチップキャパシタが実装される部分に対応する位置）に、ルータ加工により、凹部（キャビティ）ＲＰを形成する。このルータ加工に代えて、サンドブラストやエッチング等により凹部ＲＰを形成するようにしてもよい。
【００５３】
次の工程では（図９（ｄ）参照）、樹脂層１５ａに形成された凹部（キャビティ）ＲＰ内の配線層１４ａ上に、厚さが１００μｍ程度の薄いチップキャパシタ１を実装する。この場合、接着剤３０を配線層１４ａに貼り付けた後、その接着剤３０の位置に合わせて当該キャパシタ１を搭載するようにしてもよいし、又は、接着剤３０を当該キャパシタ１に貼り付けた後、その接着剤３０の付いたキャパシタ１を配線層１４ａ上に搭載するようにしてもよい。チップキャパシタ１の実装に際しては、凹部ＲＰ内で一方の側（図示の例では左側）の隙間が相対的に大きくなるように位置決めされる。本実施形態では、左側の隙間は１００μｍ〜２００μｍ程度に選定されている。このとき、右側の隙間は５０μｍ〜１００μｍ程度に選定されている。
【００５４】
次の工程では（図９（ｅ）参照）、全面に、無電解Ｃｕめっきにより、後の工程で行う電解めっきの際のめっきベース膜となるシード層３１を厚さ１μｍ程度に形成する。無電解めっきに代えて、スパッタリングによりシード層３１を形成するようにしてもよい。
【００５５】
次の工程では（図９（ｆ）参照）、シード層３１によって覆われた配線層１４ａ、樹脂層１５ａ及びチップキャパシタ１のうち特定の部分が露出するように全面を覆ってめっきレジスト（レジスト層３２）を形成する。ここでいう「特定の部分」は、チップキャパシタ１の一方の電極（図示の例では、左側の電極）及び同じ側にある配線層１４ａの位置に対応する部分と、チップキャパシタ１の他方の電極（図示の例では、右側の電極）の位置に対応する部分に相当する。レジスト層３２の形成は、例えば、全面に感光性のドライフィルム（厚さ２５μｍ程度）をラミネートし、上記の「特定の部分」の形状に従うように露光及び現像（ドライフィルムのパターニング）を行い、その特定の部分の領域に対応する部分のドライフィルムを開口する。これによって、上記の特定の部分が露出したレジスト層３２が形成されたことになる。
【００５６】
次の工程では（図１０（ａ）参照）、レジスト層３２から露出しているシード層３１上に、当該シード層を給電層として電解Ｃｕめっきを施し、配線層１６ａを形成する。これによって、チップキャパシタ１の両側の電極上にそれぞれ配線層１６ａが形成され、この時点で、一方の側の配線層１６ａは、シード層３１を介してグランドプレーン（配線層１４ａ）に接続されたことになる。
【００５７】
次の工程では（図１０（ｂ）参照）、ドライフィルム３２を剥離除去し、さらに、露出している部分のシード層３１（Ｃｕ）を、ウエットエッチングにより除去する。
【００５８】
次の工程では（図１０（ｃ）参照）、樹脂層１５ａ、配線層１４ａ，１６ａ、及びチップキャパシタ１上に、図９（ｂ）の工程で行った処理と同様にして、層間絶縁層としての樹脂層１７ａを形成する。
【００５９】
次の工程では（図１０（ｄ）参照）、樹脂層１７ａの特定の位置（チップキャパシタ１の他方の電極上の配線層１６ａが形成されている部分に対応する位置）に、当該配線層１６ａに達するようにビアホールＶＨ１を形成する。例えば、樹脂層１７ａの対応する部分をＣＯ2 レーザ、ＵＶ−ＹＡＧレーザ等により除去することで、ビアホールＶＨ１を形成する。
【００６０】
最後の工程では（図１０（ｅ）参照）、ビアホールＶＨ１の内部を含めて樹脂層１７ａ上に、配線層１６ａを給電層として電解Ｃｕめっきを施し、セミアディティブ法により所要のパターン形状に電源プレーン（配線層１８ａ）を形成する。これによって、チップキャパシタ１の他方の電極が配線層１６ａ（シード層を含む）を介して電源プレーン（配線層１８ａ）に接続され、チップキャパシタ１の接続形態に係る部分ＣＰ１が作製されたことになる。
【００６１】
（第８の実施形態に係る当該部分ＣＰ２の製造工程：図１１及び図１２参照）
先ず最初の工程では（図１１（ａ）参照）、図９（ａ）の工程で行った処理と同様にして、コア基板１１上にグランドプレーン（配線層１４ａ）を形成する。
【００６２】
次の工程では（図１１（ｂ）参照）、図９（ｂ）の工程で行った処理と同様にして、パターン形成された配線層１４ａ上に層間絶縁層としての樹脂層１５ａを形成する。
【００６３】
次の工程では（図１１（ｃ）参照）、樹脂層１５ａの特定の位置（チップキャパシタ１の一方の電極の端部が位置する部分に対応する位置）に、配線層１４ａに達するようにビアホールＶＨ２を形成する。例えば、樹脂層１５ａの対応する部分をＣＯ2 レーザ、ＵＶ−ＹＡＧレーザ等により除去することで、ビアホールＶＨ２を形成する。
【００６４】
次の工程では（図１１（ｄ）参照）、チップキャパシタ１の一方の電極が、樹脂層１５ａに形成されたビアホールＶＨ２の開口領域を部分的に覆うようにして当該キャパシタ１を実装する。この場合、接着剤３０を樹脂層１５ａに貼り付けた後、その接着剤３０の位置に合わせて当該キャパシタ１を搭載するようにしてもよいし、又は、接着剤３０を当該キャパシタ１に貼り付けた後、その接着剤３０の付いたキャパシタ１を樹脂層１５ａ上に搭載するようにしてもよい。
【００６５】
次の工程では（図１１（ｅ）参照）、図９（ｅ）の工程で行った処理と同様にして、全面に、無電解Ｃｕめっきにより、シード層３３を厚さ１μｍ程度に形成する。
【００６６】
次の工程では（図１１（ｆ）参照）、シード層３３によって覆われた配線層１４ａ、樹脂層１５ａ及びチップキャパシタ１のうち特定の部分が露出するように全面を覆ってめっきレジスト（レジスト層３４）を形成する。ここでいう「特定の部分」は、チップキャパシタ１の一方の電極がビアホールＶＨ２の開口領域を部分的に覆っている位置に対応する部分と、チップキャパシタ１の他方の電極の位置に対応する部分に相当する。レジスト層３４の形成は、図９（ｆ）の工程で行った処理と同様にして行うことができる。
【００６７】
次の工程では（図１２（ａ）参照）、図１０（ａ）の工程で行った処理と同様にして、レジスト層３４から露出しているシード層３３上に配線層１６ａを形成する。これによって、チップキャパシタ１の両側の電極上に配線層１６ａが形成され、この時点で、一方の側の配線層１６ａは、シード層３３を介してグランドプレーン（配線層１４ａ）に接続されたことになる。
【００６８】
次の工程では（図１２（ｂ）参照）、ドライフィルム３４を剥離除去し、さらに、露出している部分のシード層３３（Ｃｕ）を、ウエットエッチングにより除去する。
【００６９】
次の工程では（図１２（ｃ）参照）、樹脂層１５ａ、配線層１６ａ、及びチップキャパシタ１上に、図１１（ｂ）の工程で行った処理と同様にして、層間絶縁層としての樹脂層１７ａを形成する。
【００７０】
次の工程では（図１２（ｄ）参照）、図１０（ｄ）の工程で行った処理と同様にして、樹脂層１７ａの特定の位置（チップキャパシタ１の他方の電極上の配線層１６ａが形成されている部分に対応する位置）に、当該配線層１６ａに達するようにビアホールＶＨ３を形成する。
【００７１】
最後の工程では（図１２（ｅ）参照）、ビアホールＶＨ３の内部を含めて樹脂層１７ａ上に、配線層１６ａを給電層として電解Ｃｕめっきを施し、セミアディティブ法により所要のパターン形状に電源プレーン（配線層１８ａ）を形成する。これによって、チップキャパシタ１の他方の電極が配線層１６ａ（シード層を含む）を介して電源プレーン（配線層１８ａ）に接続され、チップキャパシタ１の接続形態に係る部分ＣＰ２が作製されたことになる。
【００７２】
図１３は、チップキャパシタを表面実装した場合と埋め込み実装した場合の各々のパッケージ構造について評価したときに得られたデータ（当該キャパシタのＥＳＬ）を対比させて示したものである。図示の例では、２種類のチップキャパシタＡ、Ｂ（Ａは３個、Ｂは２個）について、搭載する半導体素子との接続を考慮しないで、単に表面実装したらどうなるか、また埋め込み実装したらどうなるかを評価したときのデータを示している。埋め込み実装した場合については、チップキャパシタをグランドライン上に位置するように絶縁層中に埋め込み、当該キャパシタに電流を流したときにその電流の向きとグランドラインに流れる電流の向きが逆方向となるようにして、評価を行っている。チップキャパシタＡ，Ｂは容量が異なり、それぞれ１０ｎＦ、５ｎＦである。また、サイズは両方とも、縦（１．０ｍｍ）×横（０．５ｍｍ）×高さ（０．１ｍｍ）である。チップキャパシタＡについて、表面実装した場合のＥＳＬ（ｐＨ）は、平均値が２０９．０、最大値と平均値の差が３９．０、最小値と平均値の差が４６．０であり、埋め込み実装した場合のＥＳＬ（ｐＨ）は、平均値が８４．０、最大値と平均値の差が１２．３、最小値と平均値の差が１０．５であった。チップキャパシタＢについては、表面実装した場合のＥＳＬ（ｐＨ）は、平均値が１８９．５、最大値と平均値の差が１８．５、最小値と平均値の差が１８．５であり、埋め込み実装した場合のＥＳＬ（ｐＨ）は、平均値が１２８．５、最大値と平均値の差が４．５、最小値と平均値の差が４．５であった。ここで得られた知見を元に、実際の製品に適用したらどのようなパッケージ構造を実現できるかを案出したものが、上述した各実施形態（図１〜図８）の構造である。
【００７３】
上述した各実施形態（図１〜図８）では、電子部品としてのチップキャパシタを当該パッケージに表面実装した場合又は埋め込み実装した場合を例にとって説明したが、本発明の要旨からも明らかなように、キャパシタに相当する構造を当該パッケージの内部や表面に作り込むようにしてもよい。その場合の構成例を図１４に示す。
【００７４】
図１４に示す構成例では、第６の実施形態に係る半導体パッケージ１０ｅ（図６）において、チップキャパシタ１の代わりに、キャパシタに相当する構造（キャパシタ部分）を当該パッケージの内部に作り込んだ場合を示している。図示の構成において、キャパシタ部分は、一方の電極（下側電極）を構成する配線層１６ａと、他方の電極（上側電極）を構成する配線層１６ａと、上下各電極間に挟まれて形成された誘電体膜ＤＦとから構成されており、下側電極は電源プレーン（配線層１４ａ）に接続され、上側電極はグランドプレーン（配線層１８ａ）に接続されている。キャパシタを配線基板（パッケージ）内に作り込む方法については、従来より知られている各種の方法を用いることができる。その一例としては、例えば特開平６−２５２５２８号公報に記載されるように、配線層の一部である電極上に、スパッタリングや蒸着によりタンタルやアルミニウム等の膜を形成し、次いでこの膜を陽極酸化して、キャパシタの誘電体膜とする方法が知られている。
【００７５】
また、上述した各実施形態では、一つのパッケージに１個のキャパシタを表面実装した場合又は埋め込み実装した場合を例にとって説明したが、当該パッケージに搭載される半導体素子等に要求される機能に応じて適宜２個以上のキャパシタを表面実装又は埋め込み実装するようにしてもよい。あるいは、必要に応じてキャパシタの表面実装と埋め込み実装を併用するようにしてもよい。
【００７６】
また、図１〜図３に示した各実施形態では、当該パッケージの半導体素子等が搭載される側と同じ面又はその反対側の面にキャパシタを表面実装した場合を例にとって説明したが、必要に応じて当該パッケージの両面にそれぞれ表面実装するようにしてもよい。
【００７７】
さらに、上述した各実施形態では、当該パッケージをマザーボード等に実装するための外部接続端子としてはんだバンプ２２を接合した場合を例にとって説明したが、外部接続端子の形態はこれに限定されないことはもちろんであり、例えば、ＰＧＡ等において用いられているようなピンの形態とすることも可能である。
【図面の簡単な説明】
【００７８】
【図１】本発明の第１の実施形態に係るキャパシタ実装配線基板の構成を示す断面図である。
【図２】本発明の第２の実施形態に係るキャパシタ実装配線基板の構成を示す断面図である。
【図３】本発明の第３の実施形態に係るキャパシタ実装配線基板の構成を示す断面図である。
【図４】本発明の第４の実施形態に係るキャパシタ実装配線基板の構成を示す断面図である。
【図５】本発明の第５の実施形態に係るキャパシタ実装配線基板の構成を示す断面図である。
【図６】本発明の第６の実施形態に係るキャパシタ実装配線基板の構成を示す断面図である。
【図７】本発明の第７の実施形態に係るキャパシタ実装配線基板の構成を示す断面図である。
【図８】本発明の第８の実施形態に係るキャパシタ実装配線基板の構成を示す断面図である。
【図９】図７の実施形態に係るキャパシタ実装配線基板の要部（チップキャパシタの接続形態に係る部分）の製造工程（その１）を示す断面図である。
【図１０】図９の製造工程に続く製造工程（その２）を示す断面図である。
【図１１】図８の実施形態に係るキャパシタ実装配線基板の要部（チップキャパシタの接続形態に係る部分）の製造工程（その１）を示す断面図である。
【図１２】図１１の製造工程に続く製造工程（その２）を示す断面図である。
【図１３】チップキャパシタを表面実装した場合と埋め込み実装した場合にそれぞれ得られる等価直列インダクタンス（ＥＳＬ）を対比させて示した図である。
【図１４】図６の実施形態の一変形例に係るキャパシタ実装配線基板におけるキャパシタ部分の構成を示す断面図である。
【符号の説明】
【００７９】
１…キャパシタ（チップキャパシタ）、
２…半導体素子（チップ）、
１０，１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ，１０ｆ，１０ｇ…キャパシタ実装配線基板（半導体パッケージ）、
１１…絶縁性基材（コア基板）、
１４ａ，１４ｂ，１６ａ，１６ｂ，１８ａ，１８ｂ，２０ａ，２０ｂ…配線層、
１５ａ，１５ｂ，１７ａ，１７ｂ，１９ａ，１９ｂ…層間絶縁層（樹脂層）、
２１ａ，２１ｂ…保護膜（ソルダレジスト層）、
２２…外部接続端子（はんだバンプ）、
２３…はんだ、
ＲＰ…凹部（キャビティ）、
ＶＨ１，ＶＨ２，ＶＨ３…ビアホール。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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