(57)【要約】【課題】  ＣＣＤで画素混合したときに、情報電荷が一つのチャネル領域に入りきらないと隣接するチャネル領域に漏れ出して画質が劣化するおそれがある。【解決手段】  撮像装置において、撮像部１２は、撮像期間における入射光を情報電荷に変換して蓄積する複数の受光画素を半導体基板上の受光領域に行列状に配置して形成される。蓄積部１４は、撮像部１２から垂直転送された情報電荷を一時的に蓄積する。蓄積部１４に含まれる各画素のゲート面積は、撮像部１２に含まれる各画素のゲート面積より大きい。蓄積部１４に含まれる各画素のゲート長は、撮像部１２に含まれる各画素のゲート長より大きい。【選択図】  図２
2005303987.tif 000002
【特許請求の範囲】
【請求項１】
撮像期間における入射光を情報電荷に変換して蓄積する複数の受光画素を基板上の受光領域に配置して形成される撮像部と、
前記撮像部から垂直転送された情報電荷を一時的に蓄積する蓄積部と、
前記蓄積部に蓄積された情報電荷を転送する転送部と、を備え、
前記蓄積部に含まれる各画素のゲート面積は、前記撮像部に含まれる各画素のゲート面積より大きく形成されることを特徴とする撮像装置。
【請求項２】
前記蓄積部に含まれる各画素のゲート長は、前記撮像部に含まれる各画素のゲート長より大きく形成されることを特徴とする請求項１に記載の撮像装置。
【請求項３】
前記撮像期間に続く情報電荷の転送期間において、複数の画素について画素混合がなされるよう前記撮像部および蓄積部を制御する駆動部をさらに備え、
前記基板としての半導体基板上に配置された前記複数の受光画素のそれぞれには、情報電荷を発生して蓄積するチャネル領域と、そのチャネル領域に隣接して過剰な情報電荷を吸収するドレイン領域と、が設けられ、
前記駆動部は、前記転送期間において前記チャネル領域と前記ドレイン領域の間に形成されるポテンシャル障壁が、前記撮像期間において形成されるポテンシャル障壁より低くなるよう制御することを特徴とする請求項１または２に記載の撮像装置。
【請求項４】
前記駆動部は、前記ドレイン領域に印加する電圧を制御することにより前記ポテンシャル障壁が低くなるよう制御することを特徴とする請求項３に記載の撮像装置。
【請求項５】
前記駆動部は、前記転送期間における情報電荷の出力電荷量が、画素混合がなされず、かつ、前記ポテンシャル障壁を低くする制御がなされない場合の情報電荷の出力電荷量と等しくなるよう制御することを特徴とする請求項３または４に記載の撮像装置。
【請求項６】
撮像期間における入射光が情報電荷に変換されて蓄積されるよう制御するステップと、
前記撮像期間に続く情報電荷の転送期間において複数の受光画素のそれぞれにおいて情報電荷を発生して蓄積するチャネル領域とそのチャネル領域に隣接して過剰な情報電荷を吸収するドレイン領域との間に形成されるポテンシャル障壁が、前記撮像期間において形成されるポテンシャル障壁より低くなるよう制御するステップと、
前記転送期間において複数の画素について画素混合がなされるよう情報電荷を転送するステップと、
を備えることを特徴とする撮像装置駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像装置に関し、特にＣＣＤにおける画素圧縮の技術に関する。
【背景技術】
【０００２】
デジタルカメラは、撮影時にシャッターが押されるまでの間、液晶画面にプレビューを表示するのが一般的である。プレビュー画面は被写体の動きを捉えた動画像であることが多いので、被写体画像を高速に取り込む必要がある。最近は多くのデジタルカメラにおいてＣＣＤ（Charge Coupled Device：電荷結合素子）の画素数が１００万を超えており、全画素の電子を出力する場合にはそれだけ動作周波数を高めるか、画素圧縮する必要がある。
【特許文献１】特開平９−９７８９４号公報
【特許文献２】特開平１１−６９２３６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ここで、一般的なフレーム転送方式のＣＣＤイメージセンサにおいては撮像部と蓄積部が各画素が基本的に同じ構造であり、それぞれのゲート面積が等しい。したがって、動画像の撮像時に画素圧縮する場合、複数の画素を混合したときの情報電荷が一つのチャネル領域に入りきらないと隣接する別の画素のチャネル領域に情報電荷が漏れ出して再生画面の画質が劣化するおそれがある。
【０００４】
本発明は上記背景の下でなされたものであり、本発明の目的は、情報電荷が別のチャネル領域へ漏れ出すことに基づく画質の劣化を防止した撮像装置を提供することにある。
【課題を解決するための手段】
【０００５】
上記課題を解決するために、本発明のある態様の撮像装置は、撮像期間における入射光を情報電荷に変換して蓄積する複数の受光画素を基板上の受光領域に配置して形成される撮像部と、撮像部から垂直転送された情報電荷を一時的に蓄積する蓄積部と、蓄積部に蓄積された情報電荷を転送する転送部と、を備える。蓄積部に含まれる各画素のゲート面積は、撮像部に含まれる各画素のゲート面積より大きく形成される。
【０００６】
ここで「基板」は半導体基板であってもよい。「複数の受光画素」は、基板上の受光領域に行列状に配置されてもよい。「転送部」は、蓄積部に蓄積された情報電荷を行単位で水平転送する水平転送部であってもよい。「情報電荷」は、例えば電子であってもよい。
【０００７】
この態様によると、撮像部と蓄積部の境界近傍で画素混合することにより一つの画素に蓄積すべき情報電荷の量が増大しても、蓄積部のゲート面積が広い分、ゲート下のチャネル領域も大きいため、情報電荷が溢れにくい。したがって、情報電荷が隣接する他の画素のチャネル領域へ漏れ出すことに起因する画質の劣化を防止することができる。
【０００８】
本発明の別の態様は、撮像装置駆動方法である。この方法は、撮像期間における入射光が情報電荷に変換されて蓄積されるよう制御するステップと、複数の受光画素のそれぞれにおいて情報電荷を発生して蓄積するチャネル領域とそのチャネル領域に隣接して過剰な情報電荷を吸収するドレイン領域との間に形成されるポテンシャル障壁が、撮像期間において形成されるポテンシャル障壁より低くなるよう制御するステップと、撮像部と蓄積部の境界近傍で複数の画素について画素混合がなされるよう情報電荷を転送するステップと、を備える。
【０００９】
この態様によると、情報電荷の転送時に、チャネル領域から情報電荷を積極的に基板側へ排出することにより、各画素の情報電荷量を制限することができる。したがって、撮像部と蓄積部の境界近傍で画素混合する前にあらかじめ情報電荷量の増大を抑制でき、情報電荷が隣接する他の画素のチャネル領域へ漏れ出すことに起因する画質の劣化を防止することができる。
【００１０】
なお、以上の構成要素の任意の組合せや、本発明の構成要素や表現を方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１１】
本発明によれば、撮像装置における画質劣化を防止することができる。
【発明を実施するための最良の形態】
【００１２】
（実施例１）
図１は、実施例１における撮像装置のＣＣＤの構成を示す。本図は、撮像装置１０の構成を模式的に示す平面図である。撮像装置１０は、撮像部１２、蓄積部１４、水平転送部１６、出力部１８、および駆動部１９を備える。撮像装置１０は、フレーム転送方式のＣＣＤイメージセンサである。撮像部１２は、撮像期間における入射光を情報電荷に変換する受光素子と、その情報電荷を蓄積するシフトレジスタと、を含む。受光素子とシフトレジスタで構成される複数の受光画素が半導体基板上の受光領域に行列状に配置されて撮像部１２が形成される。
【００１３】
蓄積部１４は、撮像部１２から垂直転送された情報電荷を一時的に蓄積するシフトレジスタを含む複数の蓄積画素が半導体基板上の遮光領域に行列状に配置されて形成される。蓄積部１４を形成する蓄積画素の列数は、撮像部１２を形成する受光画素の列数と同数であり、受光画素と蓄積画素が列ごとに垂直方向に連続している。蓄積部１４は、一時的に蓄積した情報電荷を行単位で水平転送部１６へ転送する。水平転送部１６は、蓄積部１４に蓄積された情報電荷を行単位で蓄積部１４から受け取り、これらを水平転送する。出力部１８は、水平転送部１６から水平転送された情報電荷を出力する。駆動部１９は、撮像部１２および蓄積部１４にクロック信号を送ることにより、情報電荷の垂直転送や基板への排出を制御する。
【００１４】
図２は、撮像部と蓄積部の境界近傍におけるゲート電極パターンを示す平面図である。図示する通り、第１ゲート電極２０、第２ゲート電極２２、第３ゲート電極２４、第４ゲート電極２６、第５ゲート電極２８、第６ゲート電極３０、第７ゲート電極３２、第８ゲート電極３４、第９ゲート電極３６が垂直方向に配置されている。これら第１〜９ゲート電極２０〜３６は、画素分離Ｐ型層によってそれぞれが複数の領域に分離（以下、その分離された領域を「分離領域」という。）され、垂直方向に並んだ３つの分離領域が１つの画素を形成する。第１〜６ゲート電極２０〜３０は撮像部１２の一部であり、３つの分離領域で１つの受光画素を形成する。第７〜９ゲート電極３２〜３６は蓄積部１４の一部であり、３つの分離領域で１つの蓄積画素を形成する。
【００１５】
第１〜９ゲート電極２０〜３６は、それぞれに駆動部１９からクロック信号が印加されることにより、情報電荷の蓄積または転送の動作が制御される。第１ゲート電極２０と第４ゲート電極２６には第１垂直クロック信号φＩ１が印加され、第２ゲート電極２２と第５ゲート電極２８には第２垂直クロック信号φＩ２が印加され、第３ゲート電極２４と第６ゲート電極３０には第３垂直クロック信号φＩ３が印加される。第７ゲート電極３２には第１蓄積クロック信号φＳ１が印加され、第８ゲート電極３４には第２蓄積クロック信号φＳ２が印加され、第９ゲート電極３６には第３蓄積クロック信号φＳ３が印加される。
【００１６】
第１〜３垂直クロック信号φＩ１〜φＩ３が順次ハイになると情報電荷が第１〜３ゲート電極２０〜２４の順に転送され、さらに第１〜３垂直クロック信号φＩ１〜φＩ３が順次ハイになると情報電荷が第３〜６ゲート電極２４〜３０の順に転送される。さらに第１〜３蓄積クロック信号φＳ１〜φＳ３がハイになると、第６ゲート電極３０と第７ゲート電極３２の間で画素混合がなされるとともに、混合された情報電荷が第７〜９ゲート電極３２〜３６の順に転送される。
【００１７】
蓄積部１４に含まれるゲート電極である第７〜９ゲート電極３２〜３６のゲート長ＧＬｓは、撮像部１２に含まれるゲート電極である第１〜６ゲート電極２０〜３０のゲート長ＧＬｉより大きい。すなわち、各ゲート電極のゲート幅は等しいので、第７〜９ゲート電極３２〜３６のゲート面積は、第１〜６ゲート電極２０〜３０のゲート面積より大きい。このように、各画素の構造は、撮像部１２と蓄積部１４の境界近傍で画素混合した場合でも、蓄積部１４における各画素のゲート下にあるチャネル領域が大きい分、情報電荷が溢れにくい構造にされている。第７〜９ゲート電極３２〜３６のゲート長ＧＬｓは、第１〜６ゲート電極２０〜３０のゲート長ＧＬｉの少なくとも１倍より大きければその分混合した情報電荷が溢れにくくなる。例えば、２画素を混合する場合は第１〜６ゲート電極２０〜３０のゲート長ＧＬｉの２倍以内、３画素を混合する場合は第１〜６ゲート電極２０〜３０のゲート長ＧＬｉの３倍以内であればその分混合した情報電荷が溢れにくくなる。
【００１８】
図３は、各画素に印加するクロック信号の駆動パターンを示す。駆動部１９は、電荷転送期間において、各画素のゲート電極に垂直クロック信号φＩまたは蓄積クロック信号φＳを印加するとともに、所定の期間、各画素のドレイン領域に基板クロック信号φｂを印加する。本図は、垂直クロック信号φＩおよび蓄積クロック信号φＳと、基板クロック信号φｂの駆動パターンの関係を示す。
【００１９】
駆動部１９は、撮像期間に続く電荷転送期間において、各画素のゲート電極に印加する垂直クロック信号φＩまたは蓄積クロック信号φＳをハイにするときに、各画素のドレイン領域に印加する基板クロック信号φｂをハイにしておく。このように、撮像部１２と蓄積部１４の境界近傍で画素混合する場合に蓄積部１４の各画素のゲート下にあるチャネル領域に入りきらなくなる情報電荷を、あらかじめ画素混合前にドレイン領域へ積極的に流し、隣接するチャネル領域に漏れ出さないようにする。これにより、情報電荷が隣接するチャネル領域へ漏れ出したときに生じる画質の劣化を防止することができる。
【００２０】
図４は、画素の断面におけるポテンシャルの変化を示すプロファイルの図である。撮像部１２および蓄積部１４は、Ｎ型半導体基板であるＮ−Ｓｕｂ領域４０と、その表面に形成されたＰ型拡散領域であるＰ−Ｗｅｌｌ領域４２と、その表面に形成されたチャネル領域となるＮ型拡散層であるＮ型埋込層４４と、その表面に形成された絶縁膜４６およびゲート電極４８とで主に構成される。ゲート電極４８には垂直クロック信号φＩまたは蓄積クロック信号φＳが印加され、Ｎ−Ｓｕｂ領域４０に基板クロック信号φｂが印加される。
【００２１】
図４に実線６０で示されるように、撮像期間においてはＮ型埋込層４４付近にポテンシャルの井戸が形成され、Ｐ−Ｗｅｌｌ領域４２付近に障壁が形成されるため、Ｎ型埋込層４４からＰ−Ｗｅｌｌ領域４２の表面にかけて情報電荷が蓄積される。ここで、基板クロック信号φｂを昇圧してＮ−Ｓｕｂ領域４０側のポテンシャルを図の実線６０の位置から破線６２の位置まで深くすることによりＰ−Ｗｅｌｌ領域４２付近の障壁を幅ｄだけ低くすると、Ｎ型埋込層４４付近のポテンシャルの井戸に蓄積されるべき情報電荷の一部が、破線６２で示される勾配に沿ってＮ−Ｓｕｂ領域４０側に排出される。このような制御を電荷転送期間に各画素に対して実行することにより、画素混合前にあらかじめ情報電荷の最大転送量が低くなるよう制限することができる。したがって、撮像部１２と蓄積部１４の境界近傍で画素混合するときに、情報電荷が溢れて隣接する画素のチャネル領域へ漏れ出す事態を回避することができる。しかも蓄積部１４における各画素のゲート面積は撮像部１２における各画素のゲート面積より広いので、ゲート下のチャネル領域も大きく、情報電荷が隣接するチャネル領域へ漏れ出しにくい。これにより、再生画面の画質劣化を防止することができる。また、ドレイン領域へ排出する情報電荷の量とゲート面積の大きさを最適化することにより、効率よく画質劣化を防止することができる。
【００２２】
図５は、出力電荷量とゲート面積の関係を示す。図における破線５０は、撮像部１２と蓄積部１４の境界近傍までの間で画素混合がなされず、かつ、電荷転送中に基板クロック信号φｂの昇圧がない場合の出力電荷量と蓄積部１４のゲート面積の関係を示す。図における実線５２は、撮像部１２と蓄積部１４の境界近傍にて画素混合がなされ、かつ、電荷転送中に基板クロック信号φｂが昇圧される場合の出力電荷量と蓄積部１４のゲート面積の関係を示す。基板クロック信号φｂは、画質劣化を防止するように設定される。ここでは、３画素を混合する場合を想定する。静止画撮影の場合は画素混合をしないので破線５０のような状態となり、動画撮影の場合は画素圧縮のために画素混合を必要とするので実線５２のような状態となる。
【００２３】
図の左端は、蓄積部１４に含まれる各画素のゲート面積が撮像部１２に含まれる各画素のゲート面積に等しい場合を示す。この場合、画素混合後の出力電荷量に対する蓄積部１４のゲート面積が大きくない分、基板クロック信号φｂを高くして情報電荷をＮ−Ｓｕｂ領域４０へ積極的に排出する必要があるので、動画撮影時の出力電荷量は静止画撮影時の出力電荷量より大幅に少なくなってしまう。一方、図の右端は、蓄積部１４のゲート面積が撮像部１２のゲート面積の約３倍である場合を示す。この場合、蓄積部１４のゲート面積が広い分、十分に出力電荷量が得られるが、実際の出力電荷量に対して蓄積部１４のゲート面積が広すぎるので、必要以上に回路のサイズ増大を招く。
【００２４】
図において破線５０と実線５２の交点付近は、出力電荷量と蓄積部１４のゲート面積の理想的な関係であり、実線５２で示される出力電荷量が破線５０で示される出力電荷量と等しい、または実質的に等しい関係となる。すなわち、基板クロック信号φｂを昇圧することによる情報電荷の排出量を極力減らしつつ、蓄積部１４のゲート面積の増大も必要最小限に抑えることができる。そのような値にて蓄積部１４のゲート面積またはゲート長と基板クロック信号φｂの昇圧度を設計することにより、出力電荷量と蓄積部１４のゲート面積の大きさをバランスよく最適化することができる。
【００２５】
（実施例２）
本実施例における画素混合の形態は、電荷転送期間において撮像部内で画素混合した後、撮像部から蓄積部へ情報電荷を転送する点で、撮像部と蓄積部の境界近傍にて画素混合する実施例１と異なる。以下、実施例１との相違点を中心に本実施例を説明する。
【００２６】
図６は、撮像部と蓄積部の境界近傍におけるゲート電極パターンを示す平面図である。第１ゲート電極２０１４、第２ゲート電極２０１６、第３ゲート電極２０１８、第４ゲート電極２０２０、第５ゲート電極２０２２、第６ゲート電極２０２４、第７ゲート電極２０２６、第８ゲート電極２０２８、第９ゲート電極２０３０、第１０ゲート電極２０３２、第１１ゲート電極２０３４、第１２ゲート電極２０３６が垂直方向に配置されている。これら第１〜１２ゲート電極２０１４〜２０３６は、画素分離Ｐ型層によってそれぞれが複数の領域に分離され、垂直方向に並んだ３つの分離領域が１つの画素を形成する。第１〜９ゲート電極２０１４〜２０３０は撮像部１２の一部であり、３つの分離領域で１つの受光画素を形成する。第１０〜１２ゲート電極２０３２〜２０３６は蓄積部１４の一部であり、３つの分離領域で１つの蓄積画素を形成する。
【００２７】
第１〜１２ゲート電極２０１４〜２０３６は、それぞれに駆動部１９からクロック信号が印加されることにより、情報電荷の蓄積または転送の動作が制御される。第１ゲート電極２０１４には第１垂直クロック信号φＩ２０１が印加され、第２ゲート電極２０１６には第２垂直クロック信号φＩ２０２が印加され、第３ゲート電極２０１８には第３垂直クロック信号φＩ２０３が印加される。第４ゲート電極２０２０には第４垂直クロック信号φＩ２０４が印加され、第５ゲート電極２０２２には第５垂直クロック信号φＩ２０５が印加され、第６ゲート電極２０２４には第６垂直クロック信号φＩ２０６が印加される。第７ゲート電極２０２６には第７垂直クロック信号φＩ２０７が印加され、第８ゲート電極２０２８には第８垂直クロック信号φＩ２０８が印加され、第９ゲート電極２０３０には第９垂直クロック信号φＩ２０９が印加される。第１０ゲート電極２０３２には第１蓄積クロック信号φＳ２０１が印加され、第１１ゲート電極２０３４には第２蓄積クロック信号φＳ２０２が印加され、第１２ゲート電極２０３６には第３蓄積クロック信号φＳ２０３が印加される。
【００２８】
第１〜９垂直クロック信号φＩ２０１〜φＩ２０９が順次ハイになると情報電荷が第１〜９ゲート電極２０１４〜２０３０の順に転送されるとともに、その間に画素混合がなされる。さらに第１〜３蓄積クロック信号φＳ２０１〜φＳ２０３がハイになると、情報電荷の少なくとも一部が第１０〜１２ゲート電極２０３２〜２０３６の順に転送される。
【００２９】
図７は、実施例２における情報電荷の転送過程を示すタイムチャートである。本図では、垂直方向に配置された複数の分離領域である第１〜２１領域３００〜３４０の順に情報電荷を転送する過程が示される。第１領域３００から第１８領域３３４は撮像部１２の一部であり、第１９領域３３６から第２１領域３４０は蓄積部１４の一部である。第１８領域３３４と第１９領域３３６の間の２点鎖線が撮像部１２と蓄積部１４の境界である。
【００３０】
第１垂直クロック信号φＩ２０１は第１領域３００と第１０領域３１８に印加され、第２垂直クロック信号φＩ２０２は第２領域３０２と第１１領域３２０に印加され、第３垂直クロック信号φＩ２０３は第３領域３０４と第１２領域３２２に印加される。第４垂直クロック信号φＩ２０４は第４領域３０６と第１３領域３２４に印加され、第５垂直クロック信号φＩ２０５は第５領域３０８と第１４領域３２６に印加され、第６垂直クロック信号φＩ２０６は第６領域３１０と第１５領域３２８に印加される。第７垂直クロック信号φＩ２０７は第７領域３１２と第１６領域３３０に印加され、第８垂直クロック信号φＩ２０８は第８領域３１４と第１７領域３３２に印加され、第９垂直クロック信号φＩ２０９は第９領域３１６と第１８領域３３４に印加される。第１蓄積クロック信号φＳ２０１は第１９領域３３６に印加され、第２蓄積クロック信号φＳ２０２は第２０領域３３８に印加され、第３蓄積クロック信号φＳ２０３は第２１領域３４０に印加される。第１垂直クロック信号φＩ２０１から第９垂直クロック信号φＩ２０９、第１蓄積クロック信号φＳ２０１から第３蓄積クロック信号φＳ２０３は、それぞれ駆動部１９により各領域のゲート電極へ印加される。基板クロック信号φｂ２０は、駆動部１９により各領域のドレイン領域へ印加される。
【００３１】
第１領域３００から第２１領域３４０のうち３領域ずつ、すなわち第１領域３００から第３領域３０４、第４領域３０６から第６領域３１０、第７領域３１２から第９領域３１６、第１０領域３１８から第１２領域３２２、第１３領域３２４から第１５領域３２８、第１６領域３３０から第１８領域３３４、第１９領域３３６から第２１領域３４０が、それぞれ１画素を構成する。撮像期間においては、３領域のそれぞれに含まれるゲート電極のうち、中央の領域のゲート電極にオンのゲート電圧が印加され、垂直方向における両側のゲート電極にオフのゲート電圧が印加される。すなわち、撮像期間においては、第２垂直クロック信号φＩ２０２、第５垂直クロック信号φＩ２０５、第８垂直クロック信号φＩ２０８がハイにされ、第１垂直クロック信号φＩ２０１、第３垂直クロック信号φＩ２０３、第４垂直クロック信号φＩ２０４、第６垂直クロック信号φＩ２０６、第７垂直クロック信号φＩ２０７、第９垂直クロック信号φＩ２０９がローにされる。
【００３２】
撮像期間に続く電荷転送期間に入ると、第２垂直クロック信号φＩ２０２、第５垂直クロック信号φＩ２０５、第８垂直クロック信号φＩ２０８は撮像期間に引き続いてハイのまま維持される。第３垂直クロック信号φＩ２０３と第４垂直クロック信号φＩ２０４がハイにされると、第２領域３０２と第５領域３０８の情報電荷が第３領域３０４と第４領域３０６を介して混合される。第２垂直クロック信号φＩ２０２から第４垂直クロック信号φＩ２０４までが順次ローにされる間に、第６垂直クロック信号φＩ２０６がハイにされ、さらに第７垂直クロック信号φＩ２０７と第９垂直クロック信号φＩ２０９がハイにされ、第５垂直クロック信号φＩ２０５と第６垂直クロック信号φＩ２０６が順次ローにされると、情報電荷が混合されながら第７領域３１２、第８領域３１４、第９領域３１６へ移動する。このような手順にて、第２領域３０２、第５領域３０８、第８領域３１４の画素混合が実行され、電荷転送期間における画素混合期間が終了する。
【００３３】
つぎに、第１垂直クロック信号φＩ２０１から第３垂直クロック信号φＩ２０３がハイにされ、第７垂直クロック信号φＩ２０７から第９垂直クロック信号φＩ２０９がローにされると、第７領域３１２、第８領域３１４、第９領域３１６に保持された情報電荷は第１０領域３１８、第１１領域３２０、第１２領域３２２へ移動する。第４垂直クロック信号φＩ２０４から第６垂直クロック信号φＩ２０６がハイにされ、第１垂直クロック信号φＩ２０１から第３垂直クロック信号φＩ２０３がローにされると、第１０領域３１８、第１１領域３２０、第１２領域３２２に保持された情報電荷が第１３領域３２４、第１４領域３２６、第１５領域３２８へ移動する。第７垂直クロック信号φＩ２０７から第９垂直クロック信号φＩ２０９がハイにされ、第４垂直クロック信号φＩ２０４から第６垂直クロック信号φＩ２０６がローにされると、第１３領域３２４、第１４領域３２６、第１５領域３２８に保持された情報電荷が第１６領域３３０、第１７領域３３２、第１８領域３３４へ移動する。
【００３４】
第１蓄積クロック信号φＳ２０１がハイにされ、第７垂直クロック信号φＩ２０７から第９垂直クロック信号φＩ２０９がローにされると、第１６領域３３０から第１８領域３３４に保持されていた情報電荷の少なくとも一部が第１９領域３３６へ移動し、第１９領域３３６へ入りきれない情報電荷は第１８領域３３４と第１９領域３３６の境界近傍で基板へ排出される。第２蓄積クロック信号φＳ２０２がハイにされ、第１蓄積クロック信号φＳ２０１がローにされると、第１９領域３３６の情報電荷が第２０領域３３８へ移動する。第３蓄積クロック信号φＳ２０３がハイにされ、第２蓄積クロック信号φＳ２０２がローにされると、第２０領域３３８の情報電荷が第２１領域３４０へ移動する。
【００３５】
駆動部１９は、撮像期間に続く電荷転送期間において、ドレイン領域に印加する基板クロック信号φｂ２０をハイにしておく。このように、撮像部１２で画素混合する場合においても、蓄積部１４の各画素のゲート下にあるチャネル領域に入らなくなる情報電荷を積極的に基板側へ排出する。特に、撮像部１２と蓄積部１４の境界において、情報電荷を積極的にチャネル領域から基板側へ排出し、隣接する他の画素のチャネル領域へ情報電荷が漏れ出さないようにする。これにより、隣接するチャネル領域へ情報電荷が漏れ出したときに生じるような画素劣化を防止することができる。基板クロック信号φｂ２０をハイにする期間は、電荷転送期間のうち画素混合期間を除いてもよい。
【００３６】
以上、本発明を実施の形態をもとに説明した。この実施の形態は例示であり、その各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
【図面の簡単な説明】
【００３７】
【図１】実施例１における撮像装置のＣＣＤの構成を示す図である。
【図２】実施例１における撮像部と蓄積部の境界近傍におけるゲート電極パターンを示す平面図である。
【図３】各画素に印加するクロック信号の駆動パターンを示す図である。
【図４】画素の断面におけるポテンシャルの変化を示すプロファイルの図である。
【図５】出力電荷量とゲート面積の関係を示す図である。
【図６】実施例２における撮像部と蓄積部の境界近傍におけるゲート電極パターンを示す平面図である。
【図７】実施例２における情報電荷の転送過程を示すタイムチャートである。
【符号の説明】
【００３８】
１０  撮像装置、  １２  撮像部、  １４  蓄積部、  １６  水平転送部、  １８  出力部、  １９  駆動部、  ４０  Ｎ−Ｓｕｂ領域、  ４２  Ｐ−Ｗｅｌｌ領域、  ４４  Ｎ型埋込層、  ４６  絶縁膜、  ４８  ゲート電極。
【図１】
2005303987.tif 000003
【図２】
2005303987.tif 000004
【図３】
2005303987.tif 000005
【図４】
2005303987.tif 000006
【図５】
2005303987.tif 000007
【図６】
2005303987.tif 000008
【図７】
2005303987.tif 000009