(57)【要約】【課題】雑音指数が良好な低雑音増幅回路を提供する。【解決手段】低雑音増幅回路は、入力整合部１０２と、増幅部１０３と、出力整合部１０４とを備える。増幅部１０３は２段に接続されたＦＥＴ３１，３２とを備え、初段のＦＥＴ３１のゲート幅は２段目のＦＥＴ３２のゲート幅よりも大きく形成されている。このように初段のＦＥＴ３１のゲート幅が大きいことで、入力整合部１０２のインダクタＬ２１のインダクタンスを小さくすることができ、これにより、インダクタＬ２１の抵抗成分が小さくなる。このため、インダクタＬ２１のロスが改善され、低雑音増幅回路の雑音指数が改善される。【選択図】  図１
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【特許請求の範囲】
【請求項１】
電界効果トランジスタを複数段接続してなる増幅部と、該増幅部の前段に接続された、少なくとも一つのインダクタを含む入力整合部とを備える低雑音増幅回路において、
前記増幅部の初段の電界効果トランジスタのゲート幅を二段目の電界効果トランジスタのゲート幅よりも大きくしたことを特徴とする低雑音増幅回路。
【請求項２】
前記入力整合部のインダクタがスパイラルインダクタまたはミアンダインダクタである請求項１に記載の低雑音増幅回路。
【請求項３】
前記増幅部の各段の電界効果トランジスタのうち、少なくとも初段の電界効果トランジスタと前記二段目の電界効果トランジスタのバイアス電流を、前記二段目の電界効果トランジスタの最小雑音指数が極小となるバイアス電流にする請求項１または請求項２に記載の低雑音増幅回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、高周波信号の低雑音増幅回路、特に電界効果トランジスタを複数段接続してなる低雑音増幅回路に関するものである。
【０００２】
【従来の技術】
従来の低雑音増幅回路を図４〜図６を参照して説明する。
図４は従来の低雑音増幅回路の概略ブロック図である。図４に示す低雑音増幅回路は、増幅素子３０１，３０２を二段に接続した増幅部３と、この増幅部３と入力端子１との間に接続された入力整合部２と、増幅部３と出力端子５との間に接続された出力整合部４とを備える。
【０００３】
このような増幅素子を複数段接続した低雑音増幅回路では、回路全体の雑音指数（Ｎｏｉｓｅ  Ｆｉｇｕｒｅ）  ＮＦは、初段の増幅素子の最小雑音指数ＮＦｍｉｎ  の影響を大きく受ける。
【０００４】
ここで、増幅素子３０１，３０２としては、一般に電界効果トランジスタ（以下、単に「ＦＥＴ」という。）が用いられている。半導体集積回路基板に形成されるＦＥＴの一般的な構造を図５に示す。
図５はＦＥＴの概略構造を示す部分平面図であり、Ｇがゲート、Ｄがドレイン、Ｓがソースを示す。図５に示すように、ＦＥＴは、ドレインＤとソースＳとの間に、所定のゲート長Ｌ、所定のゲート幅Ｗで形成されたゲートフィンガ電極ＧＦ  が配置された構造をなしている。ここで、ゲート長ＬはドレインＤからソースＳに向かう方向の長さであり、ゲート幅Ｗはゲート長Ｌの方向に垂直で、ゲートフィンガ電極ＧＦ  が伸びる方向の長さをいう。
【０００５】
このような構造のＦＥＴでは、ゲート幅Ｗが小さい、すなわちゲートフィンガ電極ＧＦ  が短いと最小雑音指数ＮＦｍｉｎ  が改善し、ゲート幅Ｗが大きい、すなわちゲートフィンガ電極ＧＦ  が長いと最小雑音指数ＮＦｍｉｎ  が劣化する。これは、ゲート幅Ｗの大きさに応じて、ゲートフィンガ電極ＧＦ  が長くなるため、ゲートフィンガ電極ＧＦ  に含まれる抵抗成分（直列抵抗）が増加するとともに、ゲートフィンガ電極と接地との間の寄生容量が増大するからである。
【０００６】
また、最小雑音指数ＮＦｍｉｎ  はＦＥＴに流れるバイアス電流（ドレイン電流）にも依存する。
図６にドレイン電流と最小雑音指数ＮＦｍｉｎ  との関係を示す。
図６に示すように、最小雑音指数ＮＦｍｉｎ  はバイアス電流に対して極小点を有するとともに、この最小雑音指数ＮＦｍｉｎ  の特性はゲート幅Ｗに依存するので、ＦＥＴのゲート幅とバイアス電流とを考慮した条件で駆動することで、最小雑音指数ＮＦｍｉｎ  の極小値ｎｆｍｉｎ  となるようにＦＥＴを動作させることができる。
【０００７】
以上のことから、従来の低雑音増幅回路では、初段の増幅素子に、適正なバイアス電流で駆動させるゲート幅の小さいＦＥＴを用いていた。
ところで、高周波信号をＦＥＴに入力する場合、ＦＥＴの入力インピーダンスが問題となる。直流的には、ＦＥＴのゲートには電流が流れないため入力インピーダンスが高いが、高周波的には、ゲートフィンガ電極と接地との間の寄生容量により、入力インピーダンスは低くなる。しかし、ゲート幅の小さいＦＥＴでは、ゲートフィンガ電極が小さくなるため寄生容量が発生しにくく、入力インピーダンスの低下が少ない。
【０００８】
このようなゲート幅を小さくした高入力インピーダンスのＦＥＴに高周波信号を伝送する場合、入力端子側の回路とＦＥＴとのインピーダンス整合を行わなければ、高周波信号の伝送損失が大きくなってしまう。このため、低雑音増幅回路では、前述の図４に示すように、入力端子１と増幅部３の初段のＦＥＴ３０１との間に入力整合部２を設けている。具体的には、この入力整合部２にスパイラルインダクタ等のインダクタを用いている（例えば、特許文献１、特許文献２参照。）。
【０００９】
【特許文献１】
特開平５−３０８２２９号公報
【特許文献２】
特開平８−３２１７２６号公報
【００１０】
【発明が解決しようとする課題】
初段のＦＥＴの入力インピーダンスが高い場合、このＦＥＴと入力端子側との整合を取るために、インダクタのインダクタンス値を大きくしなければならない。しかし、基板上に電極をスパイラル形状に形成してなるスパイラルインダクタのインダクタンス値を大きくするには、インダクタを形成する電極を長くしなければならない。このため、インダクタの抵抗成分（直列抵抗）が大きくなり、ロスが増大するので、初段にせっかく最小雑音指数ＮＦｍｉｎ  の小さいＦＥＴを用いても、低雑音増幅回路としての雑音指数ＮＦが結局劣化してしまう。
【００１１】
また、前述のように電極を長くすれば、それに応じてインダクタの形状が大きくなり、低雑音増幅回路を小型に形成することができない。
【００１２】
この発明の目的は、雑音指数が良好で小型の低雑音増幅回路を提供することにある。
【００１３】
【課題を解決するための手段】
この発明は、電界効果トランジスタを複数段接続してなる増幅部と、該増幅部の前段に接続された少なくとも一つのインダクタを含む入力整合部とを備える低雑音増幅回路において、増幅部の初段の電界効果トランジスタのゲート幅を二段目の電界効果トランジスタのゲート幅よりも大きくしたことを特徴としている。
【００１４】
また、この発明は、入力整合部のインダクタにスパイラルインダクタまたはミアンダインダクタを用いたことを特徴としている。
【００１５】
この構成では、初段の電界効果トランジスタ（ＦＥＴ）のゲート幅を二段目のＦＥＴのゲート幅よりも大きくすることで、増幅部初段の入力インピーダンスが低下する。増幅部の入力インピーダンスが低下すると、入力整合部を構成するインダクタのインダクタンス値を小さくすることができるので、インダクタを形成する電極長が短くなり、インダクタに含まれる抵抗成分が低下する。これにより、インダクタのロスが低下して、増幅部に入力される高周波信号に重畳するノイズが抑制される。
【００１６】
ここで、例えば、インダクタの抵抗成分の減少によるロスの低下量が、増幅部の二段目のＦＥＴに対する初段のＦＥＴの最小雑音指数ＮＦｍｉｎ  の増加量より大きくなるように、初段のＦＥＴのゲート幅を形成することで、増幅部の初段のＦＥＴの最小雑音指数ＮＦｍｉｎ  が比較的小さくなくても（大きくても）、低雑音増幅回路の雑音指数は改善される。
【００１７】
また、この発明は、初段の電界効果トランジスタと二段目の電界効果トランジスタとのバイアス電流を二段目の電界効果トランジスタの最小雑音指数が極小となるバイアス電流にすることを特徴としている。
【００１８】
この構成では、ゲート幅が小さくなるほど、最小雑音指数が極小となるバイアス電流が小さくなることを利用し、ゲート幅の小さい二段目のＦＥＴのバイアス電流に初段のＦＥＴを含む他段のＦＥＴのバイアス電流を一致させることで、ゲート幅の大きい初段のＦＥＴのバイアス電流に他段のＦＥＴのバイアス電流を一致させるよりも、増幅部の消費電流が抑制される。これにより、省電力化された低雑音増幅回路が構成される。
【００１９】
【発明の実施の形態】
本発明の実施形態に係る低雑音増幅回路について、図１〜図３を参照して説明する。
図１は、本実施形態に係る低雑音増幅回路の概略等価回路図である。図１において、１０１は入力端子、１０２は入力整合部、１０３は増幅部、１０４は出力整合部、１０５は出力端子、３１，３２はＦＥＴである。なお、図１では、説明を簡略化するため、ＦＥＴ３１，３２のバイアス電圧供給回路は省略している。
【００２０】
入力整合部１０２はインダクタＬ２１とコンデンサＣ２１とのＬ型回路からなり、インダクタＬ２１の両端がそれぞれ入力端子１０１および増幅部１０３のＦＥＴ３１のゲートＧ１  に接続されている。また、インダクタＬ２１の増幅部１０３側の端部と接地との間にはコンデンサＣ２１が接続されている。
【００２１】
増幅部１０３は、ゲートＧ１  が入力整合部１０２に接続されたＦＥＴ３１と、コンデンサＣ３３を介してＦＥＴ３１のドレインＤ１  にゲートＧ２  が接続され、出力整合部１０４にドレインＤ２  が接続されたＦＥＴ３２とを備えている。また、各ＦＥＴ３１，３２の各ソースＳ１  ，Ｓ２  と接地との間には、それぞれコンデンサＣ３１，Ｃ３２と抵抗器Ｒ３１，Ｒ３２とが接続されている。また、ＦＥＴ３１，３２のドレインＤ１  ，Ｄ２  には、それぞれインダクタＬ３１，Ｌ３２を介して駆動電圧供給端子ＶＤＤ１  ，ＶＤＤ２  が接続されており、この駆動電圧供給端子ＶＤＤ１  ，ＶＤＤ２  からＦＥＴ３１，３２に駆動電圧（ドレイン電圧）が供給されている。
【００２２】
入力端子１０１から入力された高周波信号は、入力整合部１０２を介して増幅部１０３の初段のＦＥＴ３１のゲートＧ１  に入力される。ＦＥＴ３１は入力された高周波信号を増幅し、ドレインＤ１  から出力する。ＦＥＴ３１で増幅された高周波信号は、ＤＣカット用コンデンサＣ３３を介し、２段目のＦＥＴ３２のゲートＧ２  に入力される。ＦＥＴ３２は入力された高周波信号をさらに増幅して、ドレインＤ２  から出力する。このように２段増幅された高周波信号は、出力整合部１０４を介して出力端子１０５から出力される。
【００２３】
図２は、回路基板上に形成された低雑音増幅回路部分の平面図であり、（ａ）は入力整合部１０２と増幅部１０３とを示し、（ｂ）はＦＥＴ３１を示し、（ｃ）はＦＥＴ３２を示す。図２において、図１と同じものには同じ記号を付している。この回路基板の裏面側には図示されていない接地電極が形成されている。なお、駆動電圧供給回路および各ソースから抵抗器を介して接地する回路は省略している。
【００２４】
図２に示すように、入力端子１０１は略正方形状の電極で形成されており、この入力端子１０１がスパイラル電極２１で形成されたスパイラルインダクタＬ２１の一端に接続されている。スパイラルインダクタＬ２１の他端の電極は分岐して一方電極がＦＥＴ３１のゲートＧ１  に接続されている。他方の電極は接地用電極２２の一部と積層方向に重なるように形成され、この電極と接地用電極２２と接地電極とでＭＩＭ型のコンデンサＣ２１が構成されている。
【００２５】
ＦＥＴ３１のゲートＧ１  は、４本のゲートフィンガＧＦ１〜ＧＦ４に分岐している。また、ＦＥＴ３１のソースＳ１  は３本のソースフィンガＳＦ１〜ＳＦ３に分岐しており、ドレインＤ１  は２本のドレインフィンガＤＦ１，ＤＦ２に分岐している。そして、ソースフィンガＳＦ１とドレインフィンガＤＦ１との間にゲートフィンガＧＦ１が配置され、ドレインフィンガＤＦ１とソースフィンガＳＦ２との間にゲートフィンガＧＦ２が配置されている。さらに、ソースフィンガＳＦ２とドレインフィンガＤＦ２との間にゲートフィンガＧＦ３が配置され、ドレインフィンガＤＦ２とソースフィンガＳＦ３との間にゲートフィンガＧＦ４が配置されている。
【００２６】
ＦＥＴ３１のソースＳ１  はソース接地用電極３３に接続され、このソース接地用電極３３と接地電極との間にキャパシタンスを発生するコンデンサＣ３１を構成している。
【００２７】
ＦＥＴ３１のドレインＤ１  はＤＣカット用コンデンサＣ３３を構成する一方の電極３５に接続され、このＤＣカット用コンデンサＣ３３の他方の電極３５’はＦＥＴ３２のゲートＧ２  に接続されている。
【００２８】
ＦＥＴ３２のゲートＧ２  は、２本のゲートフィンガＧＦ１，ＧＦ２に分岐している。また、ＦＥＴ３２のソースＳ１  は２本のソースフィンガＳＦ１，ＳＦ２に分岐している。そして、ソースフィンガＳＦ１とドレインフィンガＤＦ  との間にゲートフィンガＧＦ１が配置され、ドレインフィンガＤＦ  とソースフィンガＳＦ２との間にゲートフィンガＧＦ２が配置される。
【００２９】
ＦＥＴ３２のソースＳ２  はソース接地用電極３４に接続され、このソース接地用電極３４と接地電極との間にキャパシタンスを発生するコンデンサＣ３２を構成している。
【００３０】
ＦＥＴ３２のドレインＤ２  は、後段の出力整合部１０４に接続されている。
【００３１】
このような構成において、ＦＥＴ３１とＦＥＴ３２とは、各ゲートフィンガの形状が同形状に形成されている。一方、ＦＥＴ３１はゲートフィンガが４本であり、ＦＥＴ３２はゲートフィンガが２本である。ＦＥＴのゲート幅は、ゲートフィンガの長さの合計であるので、実質的には、ＦＥＴ３１のゲート幅（ゲートフィンガの長さ）がＦＥＴ３２のゲート幅よりも大きくなる。これにより、ＦＥＴ３１の入力インピーダンスはＦＥＴ３２の入力インピーダンスよりも小さくなるので、入力端子１０１側の回路と初段のＦＥＴ３１とのインピーダンス整合を行う入力整合部１０２のスパイラルインダクタＬ２１のインダクタンスを小さくすることができる。このため、スパイラル電極２１の電極長が短くなり、電極の有する抵抗成分が小さくなる。すなわち、スパイラルインダクタＬ２１の抵抗成分が小さくなり、ロスが改善される。
【００３２】
この場合の各ＦＥＴの最小雑音指数ＮＦｍｉｎ  および利得（ゲイン）のバイアス電流特性を図３に示す。
図３（ａ）は初段のＦＥＴ３１の最小雑音指数ＮＦｍｉｎ  および利得（ゲイン）を示し、図３（ｂ）は２段目のＦＥＴ３２の最小雑音指数ＮＦｍｉｎ  および利得（ゲイン）を示す。なお、図中のｎｆｍｉｎ  は、最小雑音指数ＮＦｍｉｎ  の極小点を示している。
【００３３】
このように、初段の最小雑音指数ＮＦｍｉｎ  は２段目の最小雑音指数ＮＦｍｉｎ  よりも特性が悪いので、初段にゲート幅の大きいＦＥＴ３１を用いることで、初段にゲート幅の小さいＦＥＴ３２を用いる場合よりも、増幅部１０３での最小雑音指数ＮＦｍｉｎ  は悪化する。
【００３４】
しかし、前述のように、初段にゲート幅の大きいＦＥＴ３１を用いることで、入力整合部１０２のスパイラルインダクタＬ２１の電極長を短くすることができるので、インダクタＬ２１のロスが低減され、増幅部１０３に入力される高周波信号の雑音（ノイズ）成分が抑制される。これにより、増幅部１０３の初段のＦＥＴ３１の最小雑音指数ＮＦｍｉｎ  が２段目のＦＥＴ３２の最小雑音指数ＮＦｍｉｎ  よりも良くなくても、低雑音増幅回路としての雑音指数ＮＦを改善することができる。
【００３５】
このように、前述の低雑音増幅回路の雑音指数ＮＦが、初段のＦＥＴをゲート幅の小さいＦＥＴ３２にした場合のＦＥＴ３２の最小雑音指数ＮＦｍｉｎ  とインダクタＬ２１のロスとに基づく低雑音増幅回路の雑音指数ＮＦよりも小さくするように、初段のＦＥＴ３１のゲート幅を設定することで、低雑音増幅回路としての雑音指数ＮＦの悪化を抑制することができる。
【００３６】
なお、本実施形態の構成では、増幅部１０３の初段の利得（ゲイン）が、初段にゲート幅の小さいＦＥＴを用いた場合よりも小さくなるが、２段目でこの利得を補完するように設定しておけば、雑音指数に優れ、所望の利得が得られる低雑音増幅回路を構成できる。
【００３７】
このような構成とすることで、雑音指数の良好な低雑音増幅回路を形成することができる。
【００３８】
また、このような構成とすることで、スパイラルインダクタの電極長が短くなるので、スパイラルインダクタを小型に形成できる。これにより、低雑音増幅回路を小型化できる。さらに、スパイラルインダクタが小型化することで、製造歩留まりが向上する。
【００３９】
また、従来、ゲート電極・ソース電極間にコンデンサを形成して入力インピーダンスを低下させていたが、低雑音増幅回路の構成素子数を少なくすることができ、製造歩留まりが向上し、コストダウンすることができる。
【００４０】
また、前述の実施形態では、ＦＥＴ３１とＦＥＴ３２とのバイアス電流（ドレイン電流）を異ならせて駆動させたが、ＦＥＴ３２が最小雑音指数ＮＦｍｉｎ  の極小値ｎｆｍｉｎ  となるバイアス電流でＦＥＴ３１，３２を駆動させてもよい。これにより、ＦＥＴ３１，ＦＥＴ３２の消費電流を抑制することができ、省電力化された低雑音増幅回路を形成できる。この場合、ＦＥＴ３１の最小雑音指数ＮＦｍｉｎ  は悪化するが、増幅器としての雑音指数ＮＦは入力整合部１０２の雑音指数ＮＦに大きく影響を受けるので、増幅器の雑音指数ＮＦの悪化が少ない。これにより、優れた雑音指数を備え、省電力化された低雑音増幅回路を実現できる。
【００４１】
なお、前述の実施形態では、２段のＦＥＴからなる低雑音増幅回路を説明したが、３段以上のＦＥＴからなる低雑音増幅回路についても、初段、２段目に前述の構成を適用することができ、前述の効果を期することができる。
【００４２】
また、前述の実施形態では、入力整合部のインダクタをスパイラルインダクタで形成したが、ミアンダインダクタ等、他の形状のインダクタで形成しても良い。
【００４３】
【発明の効果】
この発明によれば、増幅部の初段にゲート幅の大きいＦＥＴを用いることで、入力整合部の雑音指数（ロス）が改善され、雑音指数に優れる低雑音増幅回路を形成することができる。
【００４４】
また、この発明によれば、ゲート幅の小さい２段目のＦＥＴの動作条件で増幅部の各ＦＥＴの動作を行うことで、各ＦＥＴでのバイアス電流が抑制され、省電力化された低雑音増幅回路を形成することができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る低雑音増幅回路の概略等価回路図
【図２】回路基板上に低雑音増幅回路の部分平面図
【図３】ＦＥＴ３１，３２の最小雑音特性ＮＦｍｉｎ  および利得のバイアス電流特性図
【図４】従来の低雑音増幅回路の概略ブロック図
【図５】ＦＥＴの概略構造を示す部分平面図
【図６】ＦＥＴの最小雑音特性ＮＦｍｉｎ  のバイアス電流特性図
【符号の説明】
１，１０１−入力端子
２，１０２−入力整合部
３，１０３−増幅部
４，１０４−出力整合部
５，１０５−出力端子
２１−スパイラル電極
２２−接地用電極
３１，３２，３０１，３０２−ＦＥＴ
３３，３４−ソース接地用電極
３５，３５’−ＤＣカットコンデンサ用電極
【図１】
2005045413.tif 000003
【図２】
2005045413.tif 000004
【図３】
2005045413.tif 000005
【図４】
2005045413.tif 000006
【図５】
2005045413.tif 000007
【図６】
2005045413.tif 000008