(57)【要約】【課題】  Ｈｉｇｈ−ｋ膜を安定した状態で再現性よくエッチングすることのできる半導体装置の製造方法を提供する。また、選択的にＨｉｇｈ−ｋ膜をエッチングすることのできる半導体装置の製造方法を提供する。【解決手段】  シリコン基板１０１上にＳｉＯ２膜１０４を形成した後、ＳｉＯ２膜１０４の上にＨｉｇｈ−ｋ膜１０５を形成する。その後、ゲート電極としての多結晶シリコン膜パターン１１１下を残してＨｉｇｈ−ｋ膜１０５をドライエッチングする。ドライエッチングは、ＢＣｌ３ガスおよびＡｒガスを含むエッチングガスを用いて、シリコン基板１０１上でのプラズマ密度が０．０２Ｗ／ｃｍ２〜０．０８Ｗ／ｃｍ２の範囲内にあるようにして行う。また、エッチングガスに含まれるＢＣｌ３の濃度は３体積％〜１０体積％の範囲内であることが好ましい。【選択図】      図１
2005045126.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板上に形成されたゲート絶縁膜と、該ゲート絶縁膜の上に形成されたゲート電極とを有する半導体装置の製造方法において、
前記ゲート絶縁膜を形成する工程は、前記シリコン基板上にシリコンを含む酸化膜を形成する工程と、
前記酸化膜の上に高誘電率絶縁膜を形成する工程と、
前記ゲート電極下を残して前記高誘電率絶縁膜をドライエッチングする工程とを有し、
前記ドライエッチングは、ＢＣｌ３ガスおよびＡｒガスを含むエッチングガスを用いて、前記シリコン基板上でのプラズマ密度が０．０２Ｗ／ｃｍ２〜０．０８Ｗ／ｃｍ２の範囲内にあるようにして行うことを特徴とする半導体装置の製造方法。
【請求項２】
シリコン基板上に形成されたゲート絶縁膜と、該ゲート絶縁膜の上に形成されたゲート電極とを有する半導体装置の製造方法において、
前記ゲート絶縁膜を形成する工程は、前記シリコン基板上にシリコンを含む酸化膜を形成する工程と、
前記酸化膜の上に高誘電率絶縁膜を形成する工程と、
前記ゲート電極下を残して前記高誘電率絶縁膜をドライエッチングする工程とを有し、
前記ドライエッチングは、ＢＣｌ３ガスおよびＡｒガスを含むエッチングガスを用いたパルス放電により、前記シリコン基板上でのプラズマ密度が０．０２Ｗ／ｃｍ２〜０．０８Ｗ／ｃｍ２の範囲内にあるようにして行うことを特徴とする半導体装置の製造方法。
【請求項３】
前記エッチングガスに含まれるＢＣｌ３の濃度は３体積％〜１０体積％の範囲内である請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記高誘電率絶縁膜は、ＨｆＯ２膜、ＨｆＡｌＯｘ膜およびＨｆＳｉＯｘ膜よりなる群から選ばれる１の膜である請求項１〜３のいずれか１に記載の半導体装置の製造方法。
【請求項５】
前記シリコンを含む酸化膜はシリコン酸化膜およびシリコン酸窒化膜のいずれか一方である請求項１〜４のいずれか１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、より詳細には、高誘電率絶縁膜上にゲート電極が形成された半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置における高集積化が大きく進展しており、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型半導体装置ではトランジスタなどの素子の微細化、高性能化が図られている。特に、ＭＯＳ構造を構成する要素の一つであるゲート絶縁膜に関しては、上記トランジスタの微細化、高速動作および低電圧化に対応すべく薄膜化が急速に進んでいる。
【０００３】
ゲート絶縁膜を構成する材料としては、従来よりシリコン酸化膜（ＳｉＯ２膜）が用いられてきた。一方、ゲート電極の微細化に伴いゲート絶縁膜の薄膜化が進むと、キャリア（電子および正孔）がゲート絶縁膜を直接トンネリングすることによって生じるトンネル電流、すなわちゲートリーク電流が増大するようになる。例えば、１３０ｎｍノードのデバイスで要求されるゲート絶縁膜の膜厚はＳｉＯ２膜で２ｎｍ程度であるが、この領域はトンネル電流が流れ始める領域である。したがって、ゲート絶縁膜としてＳｉＯ２膜を用いた場合には、ゲートリーク電流を抑制することができずに消費電力の増大を招くことになる。
【０００４】
そこで、ＳｉＯ２膜に代えて、より誘電率の高い材料をゲート絶縁膜として使用する研究が行われている。高誘電率の絶縁膜（以下、Ｈｉｇｈ−ｋ膜という。）としては、従来、ＴｉＯ２膜、Ｔａ２Ｏ５膜およびＡｌ２Ｏ５膜などが検討されてきたが、最近では、ＨｆＯ２膜、ＨｆＡｌＯｘ膜およびＨｆＳｉＯｘ膜などがシリコン上での安定性に優れていることから注目されている。
【０００５】
図４は、ゲート絶縁膜としてＨｉｇｈ−ｋ膜を用いた場合の従来法による電界効果トランジスタ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の製造工程を示す断面図である。
【０００６】
シリコン基板４０１上に素子分離領域４０２，４０３を形成した後、熱酸化法によってＳｉＯ２膜４０４を形成する。次に、Ｈｉｇｈ−ｋ膜４０５、ゲート電極としての多結晶シリコン膜４０６およびマスク材としてのＳｉＯ２膜４０７を順に成長させる。その後、ゲート電極の寸法均一性向上を目的として反射防止膜４０８を形成してから、フォトリソグラフィ法を用いてレジストパターン４０９を形成する（図４（ａ））。
【０００７】
次に、レジストパターン４０９をマスクとして反射防止膜４０８、ＳｉＯ２膜４０７をドライエッチングし、ＳｉＯ２膜パターン４１０を形成する（図４（ｂ））。
【０００８】
次に、ＳｉＯ２膜パターン４１０をマスクとして多結晶シリコン膜４０６をドライエッチングし、多結晶シリコン膜パターン４１１を形成する（図４（ｃ））。
【０００９】
最後に、Ｈｉｇｈ−ｋ膜４０５およびＳｉＯ２膜４０４をエッチングすることによってゲート電極が完成する。
【００１０】
ここで、Ｈｉｇｈ−ｋ膜４０５をエッチングする方法としては、ＢＣｌ３を用いてＺｒ１−ｘＡｌｘＯｙ膜のドライエッチングを行う方法がある（例えば、非特許文献１参照。）。この方法によれば、エッチングの際のイオンエネルギーをコントロールすることによって、α−Ｓｉに対するエッチング選択比を大きくすることができる。
【００１１】
【非特許文献１】ケー・ペルホス（Ｋ．Ｐｅｌｈｏｓ）ら、「塩素含有プラズマ中における高誘電率の絶縁性Ｚｒ１−ｘＡｌｘＯｙ膜のエッチング（Ｅｔｃｈｉｎｇ  ｏｆ  ｈｉｇｈ−ｋ  ｄｉｅｌｅｃｔｒｉｃ  Ｚｒ１−ｘＡｌｘＯｙ  ｆｉｌｍｓ  ｉｎ  ｃｈｌｏｒｉｎｅ−ｃｏｎｔａｉｎｉｎｇ  ｐｌａｓｍａｓ）」、“Ｊｏｕｒｎａｌ  ｏｆ  Ｖａｃｕｕｍ  Ｓｃｉｅｎｃｅ  ａｎｄ  Ｔｅｃｈｎｏｌｏｇｙ”、アメリカ真空学会、２００１年７月／８月、Ａ第１９巻、  第４号、ｐ．１３６１−１３６６
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、エッチングガスとしてＢＣｌ３を用いた従来法では、Ｈｉｇｈ−ｋ膜４０５をエッチングする際のエッチング速度は５５ｎｍ／分と大きい値を示す。一方、Ｈｉｇｈ−ｋ膜４０５の膜厚は２ｎｍ〜３ｎｍ程度と薄いため、エッチングに要する時間は２秒間〜４秒間程度と短時間である。したがって、プラズマ放電が不安定な状態でエッチングが行われることになり、エッチングの再現性に劣るという問題があった。
【００１３】
また、従来法において、イオンエネルギーのコントロールによって得られるシリコンとの選択比は１．５７程度にすぎない。このため、Ｈｉｇｈ−ｋ膜４０５のエッチングの際にＳｉＯ２膜４０４、さらにはその下のシリコン基板４０１までエッチングされてしまうという問題があった（図４（ｄ））。このことは、所望のエクステンションおよびソース・ドレイン領域の形成を阻害することになる。さらには、Ｈｉｇｈ−ｋ膜４０５をエッチングする際に多結晶シリコン膜パターン４１１もエッチングされてしまうことにより、所望の寸法を有するゲート電極が得られなくなるという問題もあった（図４（ｄ））。
【００１４】
本発明はこのような問題点に鑑みてなされたものである。即ち、本発明の目的は、Ｈｉｇｈ−ｋ膜を安定した状態で再現性よくエッチングすることのできる半導体装置の製造方法を提供することにある。
【００１５】
また、本発明の目的は、Ｈｉｇｈ−ｋ膜をエッチングする際のシリコン基板へのダメージを抑制し、選択的にＨｉｇｈ−ｋ膜をエッチングすることのできる半導体装置の製造方法を提供することにある。
【００１６】
さらに、本発明の目的は、Ｈｉｇｈ−ｋ膜をエッチングする際に多結晶シリコン膜パターンがエッチングされるのを防いで、所望の寸法を有するゲート電極を形成することのできる半導体装置の製造方法を提供することにある。
【００１７】
本発明の他の目的および利点は、以下の記載から明らかとなるであろう。
【課題を解決するための手段】
【００１８】
本発明の半導体装置の製造方法は、シリコン基板上に形成されたゲート絶縁膜と、このゲート絶縁膜の上に形成されたゲート電極とを有する半導体装置の製造方法において、ゲート絶縁膜を形成する工程が、シリコン基板上にシリコンを含む酸化膜を形成する工程と、この酸化膜の上に高誘電率絶縁膜を形成する工程と、ゲート電極下を残して高誘電率絶縁膜をドライエッチングする工程とを有し、ドライエッチングが、ＢＣｌ３ガスおよびＡｒガスを含むエッチングガスを用いて、シリコン基板上でのプラズマ密度が０．０２Ｗ／ｃｍ２〜０．０８Ｗ／ｃｍ２の範囲内にあるようにして行うことを特徴とするものである。
【００１９】
また、本発明の半導体装置の製造方法は、シリコン基板上に形成されたゲート絶縁膜と、このゲート絶縁膜の上に形成されたゲート電極とを有する半導体装置の製造方法において、ゲート絶縁膜を形成する工程が、シリコン基板上にシリコンを含む酸化膜を形成する工程と、この酸化膜の上に高誘電率絶縁膜を形成する工程と、ゲート電極下を残して高誘電率絶縁膜をドライエッチングする工程とを有し、ドライエッチングが、ＢＣｌ３ガスおよびＡｒガスを含むエッチングガスを用いたパルス放電により、シリコン基板上でのプラズマ密度が０．０２Ｗ／ｃｍ２〜０．０８Ｗ／ｃｍ２の範囲内にあるようにして行うことを特徴とするものである。
【００２０】
本発明の半導体装置の製造方法において、エッチングガスに含まれるＢＣｌ３の濃度は３体積％〜１０体積％の範囲内であることが好ましい。
【００２１】
また、本発明の半導体装置の製造方法において、高誘電率絶縁膜は、ＨｆＯ２膜、ＨｆＡｌＯｘ膜およびＨｆＳｉＯｘ膜よりなる群から選ばれるいずれか１の膜であることが好ましい。
【００２２】
さらに、本発明の半導体装置の製造方法において、シリコンを含む酸化膜はシリコン酸化膜およびシリコン酸窒化膜のいずれか一方の膜とすることができる。
【発明の効果】
【００２３】
この発明は以上説明したように、ＢＣｌ３ガスおよびＡｒガスを用い、シリコン基板上でのプラズマ密度が０．０２Ｗ／ｃｍ２〜０．０８Ｗ／ｃｍ２の範囲にあるようにしてドライエッチングを行うので、安定したプラズマ放電状態でＨｉｇｈ−ｋ膜のエッチングを行うことができる。また、Ｈｉｇｈ−ｋ膜とシリコンとのエッチング選択比を大きくすることもできるので、シリコン基板に損傷を与えずに選択的にＨｉｇｈ−ｋ膜をエッチングすることが可能となる。さらには、多結晶シリコン膜のエッチングを抑制することができるので、所望の寸法を有するゲート電極を形成することができる。
【００２４】
また、パルス放電を行うことによって連続放電の場合よりもＨｉｇｈ−ｋ膜のエッチング速度を低下させることができるので、エッチングに要する時間を長くしてＨｉｇｈ−ｋ膜のより安定的なエッチングを可能とすることができる。
【発明を実施するための最良の形態】
【００２５】
実施の形態１．
図１（ａ）〜（ｅ）は、本実施の形態による半導体装置の製造工程を示す断面図である。
【００２６】
まず、半導体基板としてのシリコン基板１０１上に公知の方法を用いて素子分離領域１０２，１０３を形成した後、素子分離領域１０２と素子分離領域１０３によって挟まれた領域に、シリコンを含む酸化膜としてのＳｉＯ２膜１０４を形成する。ＳｉＯ２膜１０４は、例えば熱酸化法などによって形成することができるが、他の方法によって形成されてもよい。また、ＳｉＯ２膜１０４の膜厚は、例えば１ｎｍ程度とすることができる。
【００２７】
次に、素子分離領域１０２，１０３およびＳｉＯ２膜１０４の上にＨｉｇｈ−ｋ膜１０５を形成する。本発明において、Ｈｉｇｈ−ｋ膜とは、ＳｉＯ２膜よりも比誘電率の大きい絶縁膜をいう。Ｈｉｇｈ−ｋ膜１０５としては、例えば、ＨｆＯ２膜、ＨｆＡｌＯｘ膜またはＨｆＳｉＯｘ膜などを用いることができる。尚、Ｈｉｇｈ−ｋ膜１０５の膜厚は、例えば２ｎｍ〜３ｎｍ程度とすることができる。
【００２８】
Ｈｉｇｈ−ｋ膜１０５を形成した後は、この上に、ゲート電極となる多結晶シリコン膜１０６、マスク材となるＳｉＯ２膜１０７を順に形成する。多結晶シリコン膜１０６の膜厚は、例えば１５０ｎｍ程度とすることができる。また、ＳｉＯ２膜１０７の膜厚は、例えば１００ｎｍ程度とすることができる。
【００２９】
ＳｉＯ２膜１０７を形成した後は、この上に反射防止膜１０８を形成する。反射防止膜１０８は、次に形成するレジスト膜をパターニングする際に、レジスト膜を透過した露光光を吸収することによって、レジスト膜と反射防止膜との界面における露光光の反射をなくす役割を果たす。反射防止膜１０８としては有機物を主成分とする膜を用いることができ、例えば、スピンコート法などによって形成することができる。尚、本発明においては、反射防止膜はなくてもよい。
【００３０】
次に、反射防止膜１０８の上にレジスト膜（図示せず）を形成し、フォトリソグラフィ法によって所望の線幅を有するレジストパターン１０９を形成する。以上の工程によって、図１（ａ）の構造が得られる。
【００３１】
次に、図１（ｂ）に示すように、ゲートマスクとなるＳｉＯ２膜パターン１１０を形成する。
【００３２】
まず、図１（ａ）のレジストパターン１０９をマスクとして反射防止膜１０８，ＳｉＯ２膜１０７をエッチングする。その後、不要となったレジストパターン１０９を除去する。尚、反射防止膜１０８のエッチングが進行してＳｉＯ２膜１０７が露出すると略同時に、レジストパターン１０９がエッチングによって消失するようにエッチング条件を設定してもよい。この場合、ＳｉＯ２膜１０７のエッチングは、反射防止膜パターン（図示せず）をマスクとして行う。ＳｉＯ２膜パターン１１０が形成された後は、例えば、酸素ガスを用いたプラズマ処理を行うことによって反射防止膜パターンを除去することができる。
【００３３】
次に、ＳｉＯ２膜パターン１１０をマスクとして、多結晶シリコン膜１０６のエッチングを行うことによって、図１（ｃ）に示す構造が得られる。同図において、多結晶シリコン膜パターン１１１はゲート電極であり、シリコン基板１０１上に、ＳｉＯ２膜１０４、Ｈｉｇｈ−ｋ膜１０５およびゲート電極がこの順に形成された構造を有する。ここで、ＳｉＯ２膜１０４およびＨｉｇｈ−ｋ膜１０５は、後述するエッチング工程を経ることによってパターニングされてゲート絶縁膜を構成する。
【００３４】
次に、ゲート電極下を残してＨｉｇｈ−ｋ膜１０５のドライエッチングを行う。具体的には、ＳｉＯ２膜パターン１１０をマスクとしてＨｉｇｈ−ｋ膜１０５をエッチングする。エッチングは、例えば、誘導結合による低圧高密度プラズマによって行うことができる。本実施の形態においては、ＢＣｌ３（三塩化ホウ素）ガスおよびＡｒ（アルゴン）ガスをエッチングガスとして用い、シリコン基板上でのプラズマ密度が０．０２Ｗ／ｃｍ２〜０．０８Ｗ／ｃｍ（すなわち、０．０２Ｗ／ｃｍ２以上０．０８Ｗ／ｃｍ２以下。以下、同じ。）となるようにしてドライエッチングする。エッチングガス全体におけるＢＣｌ３の濃度は３体積％〜１０体積％（すなわち、３体積％以上１０体積％以下。以下、同じ。）の範囲内であることが好ましい。
【００３５】
図２は、本実施の形態において使用されるドライエッチング装置の一例である。図に示すように、ドライエッチング装置２００は、真空チャンバ２０１内に、下部電極２０２と、下部電極２０２と対向する位置に所定の間隔をおいて配置された上部電極２０３とを有する。下部電極２０２は高周波（ＲＦ）電源２０４に接続し、上部電極２０３は高周波（ＲＦ）電源２０５に接続している。
【００３６】
下部電極２０２は基板載置台を兼ねており、シリコン基板２０６は下部電極２０２上に載置される。この際、シリコン基板２０６は、Ｈｉｇｈ−ｋ膜（図示せず）が形成されている面が上部電極２０３に対向するようにして置かれる。尚、下部リング２０７は、下部電極２０２上でシリコン基板２０６を位置決めする役割を有する。
【００３７】
真空チャンバ２０１には、エッチングガスＧを供給するエッチングガス供給管２０８が接続している。上部電極２０３は内部に中空部（図示せず）を有し、エッチングガス供給管２０８から中空部にエッチングガスＧが導入されるようになっている。また、上部電極２０３のシリコン基板２０６に対向する面には複数のガス噴出し口（図示せず）が設けられていて、中空部内のエッチングガスＧはガス噴出し口から真空チャンバ２０１内に導入される。また、ガス噴出し口の周囲には、ガスの噴出し方向を制御するための板状部材２０９と、板状部材２０９を支持するための上部リング２１０とが設けられている。
【００３８】
次に、図１および図２を参照しながら、Ｈｉｇｈ−ｋ膜のエッチングを行う工程について説明する。
【００３９】
まず、下部電極２０２の上にシリコン基板２０６を載置する。ここで、シリコン基板２０６は図１（ｃ）の構造を有している。すなわち、シリコン基板１０１上には、ＳｉＯ２膜１０４と、Ｈｉｇｈ−ｋ膜１０５と、多結晶シリコン膜パターン１１１と、ＳｉＯ２膜パターン１１０とがこの順に形成されている。そして、シリコン基板２０６は、これらの膜が形成されている面が上部電極２０３の側を向くようにして置かれる。
【００４０】
次に、エッチングガスＧを所定の流量で真空チャンバ２０１内に導入する。具体的には、エッチングガスＧは、エッチングガス供給管２０８を通り、上部電極２０３の内部に設けられた中空部を経て、ガス噴出し口から真空チャンバ２０１内に入る。本実施の形態においては、エッチングガスＧとして、ＢＣｌ３ガスとＡｒガスとの混合ガスを用いる。ここで、Ａｒガスは希釈ガスとして作用する。本実施の形態においては、Ａｒガス以外の他の希釈ガスを用いてもよく、ＢＣｌ３ガスとＡｒガスとの混合ガスに１または２以上の他の希釈ガスが含まれていてもよい。例えば、Ｎ２（窒素）ガスまたはＨｅ（ヘリウム）ガスなどを他の希釈ガスとして用いることができる。この場合、エッチングガス全体に占めるＢＣｌ３ガスの濃度は３体積％〜１０体積％の範囲内であることが好ましい。
【００４１】
次に、上部電極２０３および下部電極２０２にそれぞれ高周波を印加すると、プラズマ放電域２１１に到達したエッチングガスＧがプラズマ化する。本実施の形態においては、シリコン基板２０６上でのプラズマ密度が０．０２Ｗ／ｃｍ２〜０．０８Ｗ／ｃｍ２となるようにしてエッチングを行う。
【００４２】
例えば、ＢＣｌ３の流量を２０ｓｃｃｍとし、Ａｒの流量を３８０ｓｃｃｍとして、真空チャンバ２０１内にこれらのガスを供給する。エッチングの際の真空チャンバ２０１内の圧力を１０ｍＴとし、上部電極２０３に０．８Ｗ／ｃｍ２、下部電極２０２に０．０４Ｗ／ｃｍ２のＲＦパワーをそれぞれ印加する。このようにすることによって、多結晶シリコン膜パターン１１１およびＳｉＯ２膜１０４に対して、選択的にＨｉｇｈ−ｋ膜１０５をエッチングすることが可能となる。
【００４３】
図３は、下部電極に印加するＲＦパワーを変化させたときのＨｆＯ２膜、多結晶シリコン膜およびＳｉＯ２膜のエッチング速度を比較した結果の一例である。尚、ＢＣｌ３ガスの流量とＡｒガスの流量との比（ＢＣｌ３／Ａｒ）を１／１９とし、エッチングの際の真空チャンバ内の圧力を１０ｍＴとした。また、上部電極に印加するＲＦパワーを０．８Ｗ／ｃｍ２とした。
【００４４】
図３から分かるように、下部電極に印加するＲＦパワーが０．０２Ｗ／ｃｍ２〜０．０８Ｗ／ｃｍ２の範囲では、ＨｆＯ２膜のエッチング速度は７ｎｍ／分〜３０ｎｍ／分程度の値を示す。この場合、ＨｆＯ２膜の膜厚が３ｎｍであるとすると、エッチングに要する時間は６秒間〜２６秒間程度となる。また、ＨｆＯ２膜の膜厚が２ｎｍであるとすると、エッチングに要する時間は４秒間〜１７秒間程度となる。したがって、従来のエッチング時間に比較すると総じて長くなるので、プラズマ放電が安定した状態でエッチングを行うことが可能となり、再現性のよいエッチングを実現することができるようになる。
【００４５】
一方、下部電極に印加するＲＦパワーが０．０２Ｗ／ｃｍ２〜０．０８Ｗ／ｃｍ２の範囲では、多結晶シリコン膜およびＳｉＯ２膜のエッチング速度は３ｎｍ／分以下の値を示す。すなわち、ＲＦパワーが上記範囲にある場合、ＨｆＯ２膜は、多結晶シリコン膜およびＳｉＯ２膜に対して１０以上の値で選択比を得ることが可能となる。ここで、下部電極に印加するＲＦパワーはシリコン基板上でのプラズマ密度に相当する。したがって、シリコン基板上でのプラズマ密度が０．０２Ｗ／ｃｍ２〜０．０８Ｗ／ｃｍ２の範囲にある場合には、多結晶シリコン膜やＳｉＯ２膜に対してＨｆＯ２膜を選択的にエッチングすることができる。
【００４６】
図１（ｄ）は、Ｈｉｇｈ−ｋ膜１０５のエッチングが終了した後の半導体装置の断面図である。尚、エッチングにより発生したガスや余剰のエッチングガスＧなどは、図２に示す排気口２１２から真空チャンバ２０１の外へ排出される。
【００４７】
Ｈｉｇｈ−ｋ膜１０５のエッチング終了後は、フッ酸溶液などを用いたウェットエッチング法によってＳｉＯ２膜１０４を除去する。これにより、ゲート電極下にゲート絶縁膜を形成することができる。
【００４８】
以上の工程によって、図１（ｅ）に示す構造を得ることができる。図１（ｅ）において、ゲート絶縁膜はＳｉＯ２膜１０４およびＨｉｇｈ−ｋ膜１０５からなる。
【００４９】
本実施の形態によれば、ＢＣｌ３ガスおよびＡｒガスを用い、シリコン基板上でのプラズマ密度が０．０２Ｗ／ｃｍ２〜０．０８Ｗ／ｃｍ２の範囲にあるようにすることによって、安定したプラズマ放電状態でＨｉｇｈ−ｋ膜のエッチングを行うことができるようになる。また、Ｈｉｇｈ−ｋ膜とシリコンとのエッチング選択比を大きくすることができるので、シリコン基板に損傷を与えずに選択的にＨｉｇｈ−ｋ膜をエッチングすることが可能となる。さらには、多結晶シリコン膜のエッチングを抑制することができるので、所望の寸法を有するゲート電極を形成することができる。
【００５０】
尚、本実施の形態において使用可能なドライエッチング装置は、プラズマ生成部と半導体基板へのイオンエネルギー制御部とにそれぞれ独立したＲＦ電源を有する装置であればよく、図２に示す以外の装置を用いてもよい。
【００５１】
実施の形態２．
本実施の形態では、パルス放電を行いながらＨｉｇｈ−ｋ膜のエッチングを行うことを特徴とする。
【００５２】
図１および図２を用いて、本実施の形態によるＨｉｇｈ−ｋ膜のエッチング方法を説明する。
【００５３】
まず、実施の形態１で説明した方法と同様にして、半導体基板としてのシリコン基板１０１上に素子分離領域１０２，１０３を形成した後、ＳｉＯ２膜１０４、Ｈｉｇｈ−ｋ膜１０５を介して、多結晶シリコン膜パターン１１１およびＳｉＯ２膜パターン１１０を形成する。これにより、図１（ｃ）に示す構造が得られる。ここで、Ｈｉｇｈ−ｋ膜１０５としては、実施の形態１と同様に、ＨｆＯ２膜、ＨｆＡｌＯｘ膜またはＨｆＳｉＯｘ膜などを用いることができる。
【００５４】
次に、Ｈｉｇｈ−ｋ膜１０５のエッチングを行う。本発明においては、実施の形態１で説明したドライエッチング装置（図２）と同様の装置を用いることができる。尚、プラズマ生成部と半導体基板へのイオンエネルギー制御部とにそれぞれ独立したＲＦ電源を有する装置であれば他のドライエッチング装置を用いてもよい。
【００５５】
まず、下部電極２０２の上にシリコン基板２０６を載置する。この際、シリコン基板２０６は、ＳｉＯ２膜パターン（図示せず）が上部電極２０３の側を向くようにして載置する。尚、本実施の形態において、シリコン基板２０６は、図１（ｃ）に示すように、シリコン基板１０１上に、ＳｉＯ２膜１０４、Ｈｉｇｈ−ｋ膜１０５およびゲート電極としての多結晶シリコン膜パターン１１１がこの順に形成された構造を有している。
【００５６】
次に、エッチングガスＧとして、ＢＣｌ３ガスとＡｒガスとの混合ガスを所定の流量で真空チャンバ２０１内に導入する。ここで、Ａｒガスは希釈ガスとして作用する。本実施の形態においては、Ａｒガス以外の他の希釈ガスを用いてもよく、ＢＣｌ３ガスとＡｒガスとの混合ガスに１または２以上の他の希釈ガスが含まれていてもよい。例えば、Ｎ２（窒素）ガスまたはＨｅ（ヘリウム）ガスなどを他の希釈ガスとして用いることができる。また、エッチングガス全体におけるＢＣｌ３の濃度は３％体積〜１０体積％の範囲内であることが好ましい。
【００５７】
図２において、エッチングガスＧは、エッチングガス供給管２０８を通り、上部電極２０３の内部に設けられた中空部（図示せず）を経て、ガス噴出し口（図示せず）から真空チャンバ２０１内に入る。
【００５８】
本実施の形態においては、パルス放電を行いながらエッチングを行うことを特徴とする。パルス放電は、具体的には、下部電極および上部電極に印加するＲＦパワーをオン、オフすることによって行う。例えば、ＢＣｌ３の流量を２０ｓｃｃｍとし、Ａｒの流量を３８０ｓｃｃｍとして、真空チャンバ２０１内にこれらのガスを供給する。エッチングの際の真空チャンバ２０１内の圧力を１０ｍＴとし、上部電極２０３に０．８Ｗ／ｃｍ２、下部電極２０２に０．０４Ｗ／ｃｍ２のＲＦパワーをそれぞれ印加する。
【００５９】
本実施の形態においては、パルス放電のオンとオフとの比率は３０％〜７０％とすることが好ましい。また、シリコン基板２０６上でのプラズマ密度が０．０２Ｗ／ｃｍ２〜０．０８Ｗ／ｃｍ２の範囲にあることが好ましい。
【００６０】
パルス放電を行うことによって、プラズマ中の電子温度を変えることが可能となる。これにより、Ｈｉｇｈ−ｋ膜１０５の表面に入射する負イオン（Ｃｌ−）の濃度を変化させることができるので、Ｈｉｇｈ−ｋ膜１０５に対するエッチング速度を変えることが可能となる。すなわち、パルス放電と連続放電とを比較すると、同じ放電時間であっても、パルス放電の方が連続放電よりもＨｉｇｈ−ｋ膜１０５のエッチング速度を減少させることができる。したがって、パルス放電によればエッチングに要する時間を長くすることができるので、連続放電による場合に比較して、Ｈｉｇｈ−ｋ膜１０５のエッチングをより安定した状態で行うことができるようになる。
【００６１】
図１（ｄ）は、Ｈｉｇｈ−ｋ膜１０５のエッチングが終了した後の半導体装置の断面図である。尚、エッチングにより発生したガスや余剰のエッチングガスＧなどは、図２に示す排気口２１２から真空チャンバ２０１の外へ排出される。
【００６２】
Ｈｉｇｈ−ｋ膜１０５のエッチング終了後は、フッ酸溶液を用いたウェットエッチング法によってＳｉＯ２膜１０４を除去する。
【００６３】
以上の工程によって、図１（ｅ）に示す構造を得ることができる。
【００６４】
本実施の形態によれば、ＢＣｌ３ガスおよびＡｒガスを用い、シリコン基板上でのプラズマ密度が０．０２Ｗ／ｃｍ２〜０．０８Ｗ／ｃｍ２の範囲にあるようにすることによって、安定したプラズマ放電状態でＨｉｇｈ−ｋ膜のエッチングを行うことができるようになる。また、Ｈｉｇｈ−ｋ膜とシリコンとのエッチング選択比を大きくすることができるので、シリコン基板に損傷を与えずに選択的にＨｉｇｈ−ｋ膜をエッチングすることが可能となる。さらには、多結晶シリコン膜のエッチングを抑制することができるので、所望の寸法を有するゲート電極を形成することができる。
【００６５】
また、本実施の形態によれば、パルス放電を行うことによって連続放電の場合よりもＨｉｇｈ−ｋ膜のエッチング速度を低下させることができる。これにより、エッチングに要する時間を長くしてＨｉｇｈ−ｋ膜のより安定的なエッチングが可能となるので、Ｈｉｇｈ−ｋ膜をさらに薄膜化した構造であっても再現性のよいエッチングを行うことができるようになる。
【００６６】
実施の形態１および２においては、ゲート電極材料として多結晶シリコン膜を用いた例について述べたが、本発明はこれに限られるものではない。アモルファスシリコンまたはシリコンゲルマニウムなどのシリコンを含む膜であれば、ゲート電極材料として用いることができる。また、多層構造を有するゲート電極であって、その一部に多結晶シリコン膜、アモルファスシリコン膜またはシリコンゲルマニウム膜などが含まれていてもよい。
【００６７】
実施の形態１および２においては、Ｈｉｇｈ−ｋ膜の下地膜としてＳｉＯ２膜を用いた例について示したが、本発明はこれに限られるものではない。Ｈｉｇｈ−ｋ膜の下地膜はシリコンを含む酸化膜であればよく、例えばシリコン酸窒化膜などを用いてもよい。
【００６８】
また、実施の形態１および２においては、トランジスタのゲート絶縁膜にＨｉｇｈ−ｋ膜を用いた例について述べたが、本発明はこれに限られるものではない。例えば、受動素子としてのキャパシタ膜にＨｉｇｈ−ｋ膜を用いた例にも適用することが可能である。
【図面の簡単な説明】
【００６９】
【図１】（ａ）〜（ｅ）は、本発明による半導体装置の製造工程を示す断面図である。
【図２】本発明で使用されるドライエッチング装置の断面図である。
【図３】下部電極に印加するＲＦパワーとエッチング速度との関係を示す図である。
【図４】（ａ）〜（ｄ）は、従来の半導体装置の製造工程を示す断面図である。
【符号の説明】
【００７０】
１０１，２０６，４０１  シリコン基板
１０２，１０３，４０２，４０３  素子分離領域
１１１，４１１  多結晶シリコン膜パターン
１０４，１０７，４０４，４０７  ＳｉＯ２膜
１０５，４０５  Ｈｉｇｈ−ｋ膜
１０６，４０６  多結晶シリコン膜
１０８，４０８  反射防止膜
１０９，４０９  レジストパターン
１１０，４１０  ＳｉＯ２膜パターン
２００  ドライエッチング装置
２０１  真空チャンバ
２０２  下部電極
２０３  上部電極
２０４，２０５  高周波電源
２０７  下部リング
２０８  エッチングガス供給管
２０９  板状部材
２１０  上部リング
２１１  プラズマ放電域
２１２  排気口
【図１】
2005045126.tif 000003
【図２】
2005045126.tif 000004
【図３】
2005045126.tif 000005
【図４】
2005045126.tif 000006