(57)【要約】    【課題】  本体部と撮像部の同期を確実に取ることができ、高画素静止画撮影可能な画像撮影処理システム及び制御プログラムを提供する。    【解決手段】  画像撮影処理システムは、撮像素子及びその周辺回路を有する撮像部（カメラ部１００）と本体部（１２０）とを備える。本体部１２０は、前記撮像素子及びその周辺回路の基準クロックの周波数よりも低速な動作クロックの制御信号を前記撮像素子及びその周辺回路に出力すると共に、前記撮像素子及びその周辺回路から出力される画像データ転送クロックを復元し、該復元された画像データ転送クロックをデジタルカメラ機能ＩＣ１２１に入力する。一方、撮像部（カメラ部１００）は、前記制御信号の低速な動作クロックを任意の倍率で逓倍することで前記基準クロックと同一周波数にし、該同一周波数の動作クロックの制御信号を前記撮像素子及びその周辺回路に出力すると共に、前記撮像素子及びその周辺回路から出力される画像データ転送クロック及び画像データを本体部１２０に出力する。【選択図】      図１
2005303673.tif 000002
【特許請求の範囲】
【請求項１】
撮像素子及びその周辺回路を有する撮像部と本体部とを備える画像撮影処理システムにおいて、
前記本体部は、前記撮像素子及びその周辺回路の基準クロックの周波数よりも低速な動作クロックの制御信号を前記撮像素子及びその周辺回路に出力する低速クロック供給手段と、前記撮像素子及びその周辺回路から出力される画像データ転送クロックを復元し、該復元された画像データ転送クロックを前記低速クロック供給手段に入力する入力手段とを備え、
前記撮像部は、前記制御信号の低速な動作クロックを任意の倍率で逓倍することで前記基準クロックと同一周波数にし、該同一周波数の動作クロックの制御信号を前記撮像素子及びその周辺回路に出力する同期手段と、前記撮像素子及びその周辺回路から出力される画像データ転送クロック及び画像データを前記本体部に出力する画像データ出力手段とを備えることを特徴とする画像撮影処理システム。
【請求項２】
前記制御信号及び前記画像データは、それぞれパラレルデータからなり、前記本体部は、前記制御信号をシリアルデータに変換する第１パラレル・シリアル変換手段を備え、前記撮像部は、前記画像データをシリアルデータに変換する第２パラレル・シリアル変換手段を備え、前記本体部と前記撮像部との間で実行される前記制御信号及び前記画像データの通信は、前記第１及び前記第２パラレル・シリアル変換手段によりシリアル通信が実行されることを特徴とする請求項１の画像撮影処理システム。
【請求項３】
前記第１パラレル・シリアル変換手段のパラレル入力に対し、モータ制御信号が入力されることを特徴とする請求項２記載の画像撮影処理システム。
【請求項４】
前記本体部は前記撮像部から入力されるシリアル信号をパラレル化する第１シリアル・パラレル変換手段を備え、前記撮像部は前記本体部から入力されるシリアルデータをパラレル化する第２シリアル・パラレル変換手段を備え、
前記第１パラレル・シリアル変換手段は前記第２シリアル・パラレル変換手段とコネクタを介して接続され、前記第２パラレル・シリアル変換手段は前記第２シリアル・パラレル変換手段と別のコネクタを介して接続されることを特徴とする請求項２又は３記載の画像撮影処理システム。
【請求項５】
前記本体部は前記撮像部から入力されるシリアル信号をパラレル化する第１シリアル・パラレル変換手段を備え、前記撮像部は前記本体部から入力されるシリアルデータをパラレル化する第２シリアル・パラレル変換手段を備え、
前記第１パラレル・シリアル変換手段は前記第２シリアル・パラレル変換手段と無線通信で接続され、前記第２パラレル・シリアル変換手段は前記第２シリアル・パラレル変換手段と無線通信で接続されることを特徴とする請求項２又は３記載の画像撮影処理システム。
【請求項６】
前記本体部は、前記撮像部が前記同期手段を有するか否かを検出する検出手段と、前記検出手段の検出結果により前記撮像部に供給する制御信号の動作クロックの速度を切替える動作クロック切替え手段とを備えることを特徴とする請求項１乃至５のいずれか１項記載の画像撮影処理システム。
【請求項７】
撮像素子及びその周辺回路を有する撮像部と本体部とを備える画像撮影処理システムにおいて、
前記本体部は、前記撮像素子及びその周辺回路に出力するパラレル化された制御信号をシリアル変換する第１パラレル・シリアル手段と、前記第１パラレル・シリアル手段によりシリアル変換された制御信号を前記撮像素子及びその周辺回路に出力する第１出力手段と、前記撮像部から入力されたシリアル信号からパラレル化した画像データを生成する第１シリアル・パラレル変換手段と、前記シリアル信号から画像データクロックを復元する画像データクロック復元手段と、該画像データクロック復元手段で復元された画像データクロックのタイミングで、前記第１シリアル・パラレル変換手段により生成された画像データをサンプリングするサンプリング手段とを備え、
前記撮像部は、前記第１出力手段により出力されたシリアル変換された制御信号をパラレル変換する第２シリアル・パラレル変換手段と、前記シリアル変換された制御信号から前記撮像素子及びその周辺回路の基準クロックを生成する基準クロック生成手段と、該基準クロックを元にして作り出された画像データクロックを逓倍した周波数で、パラレル化された画像データをシリアル変換する第２パラレル・シリアル手段と、前記第２パラレル・シリアル手段でシリアル化された画像データを前記シリアル信号として前記本体部に出力する第２出力手段とを備えることを特徴とする画像撮影処理システム。
【請求項８】
タイミングジェネレータ、撮像素子及びその周辺回路を有する撮像部と、デジタルカメラ機能ＩＣを有する本体部とを備える画像撮影処理システムにおいて、
前記本体部は、
前記タイミングジェネレータに対して供給する基準クロック信号を所定の値で分周し、この信号を転送クロックとして使用して、垂直同期信号、水平同期信号及び前記撮像素子の周辺回路の制御信号をシリアル化し、前記撮像部に対して出力する手段と、
前記撮像部からシリアル化された画像データを受信し、該画像データをパラレル化すると共に、前記受信された画像データに基づいて復元された画像データタイミング信号を前記デジタルカメラ機能ＩＣに入力する手段とを備え、
前記撮像部は、
前記本体部より入力された前記基準クロック信号を分周した信号を復元し、その復元した信号を所定の値で逓倍することで、前記基準クロック信号と同期のとれた同期クロック信号を作成し、前記同期クロック信号と前記垂直同期信号及び前記水平同期信号との同期をとって、これらの同期した信号を前記タイミングジェネレータに対して供給する手段と、
前記タイミングジェネレータによって出力される画像データタイミング信号を本体部への転送クロックとして使用し、画像データをシリアル化して本体部に対し出力する手段とを備えることを特徴とする画像撮影処理システム。
【請求項９】
撮像素子及びその周辺回路を有する撮像部と前記撮像素子及びその周辺回路を制御する制御手段を有する本体部とを備える画像撮影処理システムで実行される制御プログラムにおいて、
前記撮像素子及びその周辺回路の基準クロックの周波数よりも低速な動作クロックの制御信号を前記撮像素子及びその周辺回路に出力する低速クロックモジュールと、前記撮像素子及びその周辺回路から出力される画像データ転送クロックを復元し、該復元された画像データ転送クロックを前記制御手段に入力する入力モジュールとを前記本体部に実行させ、
前記制御信号の低速な動作クロックを任意の倍率で逓倍することで前記基準クロックと同一周波数にし、該同一周波数の動作クロックの制御信号を前記撮像素子及びその周辺回路に出力する同期モジュールと、前記撮像素子及びその周辺回路から出力される画像データ転送クロック及び画像データを前記本体部に出力する画像データ出力モジュールとを前記撮像部に実行させることを特徴とする制御プログラム。
【請求項１０】
撮像素子及びその周辺回路を有する撮像部と本体部とを備える画像撮影処理システムで実行される制御プログラムにおいて、
前記撮像素子及びその周辺回路に出力するパラレル化された制御信号をシリアル変換する第１パラレル・シリアルモジュールと、前記第１パラレル・シリアルモジュールによりシリアル変換された制御信号を前記撮像素子及びその周辺回路に出力する第１出力モジュールと、前記撮像部から入力されたシリアル信号からパラレル化した画像データを生成する第１シリアル・パラレル変換モジュールと、前記シリアル信号から画像データクロックを復元する画像データクロック復元モジュールと、該画像データクロック復元モジュールで復元された画像データクロックのタイミングで、前記第１シリアル・パラレル変換モジュールにより生成された画像データをサンプリングするサンプリングモジュールとを前記本体部に実行させ、
前記第１出力モジュールにより出力されたシリアル変換された制御信号をパラレル変換する第２シリアル・パラレル変換モジュールと、前記シリアル変換された制御信号から前記撮像素子及びその周辺回路の基準クロックを生成する基準クロック生成モジュールと、該基準クロックを元にして作り出された画像データクロックを逓倍した周波数で、パラレル化された画像データをシリアル変換する第２パラレル・シリアルモジュールと、前記第２パラレル・シリアルモジュールでシリアル化された画像データを前記シリアル信号として前記本体部に出力する第２出力モジュールとを前記撮像部に実行させることを特徴とする制御プログラム。
【請求項１１】
タイミングジェネレータ、撮像素子及びその周辺回路を有する撮像部と、デジタルカメラ機能ＩＣを有する本体部とを備える画像撮影処理システムで実行される制御プログラムにおいて、
前記タイミングジェネレータに対して供給する基準クロック信号を所定の値で分周し、この信号を転送クロックとして使用して、垂直同期信号、水平同期信号及び前記撮像素子の周辺回路の制御信号をシリアル化し、前記撮像部に対して出力するモジュールと、
前記撮像部からシリアル化された画像データを受信し、該画像データをパラレル化すると共に、前記受信された画像データに基づいて復元された画像データタイミング信号を前記デジタルカメラ機能ＩＣに入力するモジュールとを前記本体部に実行させ、
前記本体部より入力された前記基準クロック信号を分周した信号を復元し、その復元した信号を所定の値で逓倍することで、前記基準クロック信号と同期のとれた同期クロック信号を作成し、前記同期クロック信号と前記垂直同期信号及び前記水平同期信号との同期をとって、これらの同期した信号を前記タイミングジェネレータに対して供給するモジュールと、
前記タイミングジェネレータによって出力される画像データタイミング信号を本体部への転送クロックとして使用し、画像データをシリアル化して本体部に対し出力するモジュールとを前記撮像部に実行させることを特徴とする制御プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、カメラ部と本体部とが分離する構造である画像撮影処理システム及び該システムで実行される制御プログラムに関する。
【背景技術】
【０００２】
従来より、ＣＣＤを備えるカメラ部と該カメラ部からの出力信号をＡＤ変換する本体部とが分離する画像撮影処理システムが知られている。この画像撮影処理システムでは、カメラ部と本体部とがケーブル接続されており、カメラ部のＣＣＤからの出力信号がケーブルを介して本体部に送信され、本体部で当該出力信号をＡＤ変換する（例えば、特許文献１参照）。
【０００３】
また、カメラ部と本体部との間の分離距離を延長したい場合に、差動シリアル（ＬＶＤＳ（Low Voltage Differential Signaling）やＩＥＥＥ１３９４など）と呼ばれる方式を使用する画像撮影処理システムも知られている（例えば、特許文献２参照）。
【０００４】
また、ＡＤ変換後のデジタルデータを差動シリアル方式でパソコン等に転送する画像撮影処理システムも知られている（例えば、特許文献３参照）。
【０００５】
さらに、デジタルビデオデータのシリアル出力規格（国際規格）として、ＳＭＰＴＥ２９２Ｍ／２５９ＭやＴＩＡ／ＥＩＡ−６４４があり、監視カメラやＰＣカメラなど画像転送に使用されるようになってきている。
【０００６】
図１０は、従来のカメラ部と本体部とが分離する構造である画像撮影処理システムとしてのデジタルカメラの概略構成を示すブロック図である。
【０００７】
同図において、９００はカメラ部である。９０１はＣＣＤ９０２に画像を入力するレンズ群である。９０２は、レンズ群９０１から入力される画像を電気信号に変換する、３０〜３３万画素相当のＣＣＤである。９０３は、ＣＣＤ９０２から出力されるアナログ信号のゲイン調整を実行するＣＤＳ／ＡＧＣ（correlated double sampling circuit/automatic gain controller）である。９０４は、ＣＣＤ９０２を駆動するためのタイミング信号を出力するタイミングジェネレータである。９０５は、ＣＤＳ／ＡＧＣ９０３からの出力信号をタイミングジェネレータ９０４から出力されるタイミングで、パラレル１２ｂｉｔデジタルデータに変換するＡＤ変換部である。９０６は、タイミングジェネレータ９０４に対しＣＣＤ９０２を駆動する為の基準クロックと、ＬＶＤＳ９０７がＡＤ９０５から出力される１２ｂｉｔデジタルデータをサンプリングする為の、画像データサンプリング信号の元になるクロックをＰＬＬ９０８に供給する発振器である。９０７は、ＡＤ変換部９０５によって変換されたデジタルデータと、タイミングジェネレータ９０４によって作られるＶＤ（垂直同期）信号やＨＤ（水平同期）信号を、ＰＬＬ９０８から供給される画像データサンプリング信号によって、本体部にシリアル化して出力するＬＶＤＳ（低電圧差動信号データ転送）チップである。９０８は、発振器９０６から出力されるクロックにより、画像データサンプリング信号を作成するＰＬＬ（Phase Lock Loops）である。９０９は、カメラ部９００側のＬＶＤＳ９０７と本体９２０側のＬＶＤＳ９２７とを接続するケーブルである。９２０は、カメラ部９００から送られた画像データの表示や、その画像データをＪＰＥＧ圧縮して静止画として外部記憶手段であるＣＦカード９２５に保存するというデジタルカメラとしての一連の動作を実行する本体部である。９２１は、上記本体部９２０の処理を実行するデジタルカメラ機能ＩＣである。９２２は、デジタルカメラ機能ＩＣ９２１が画像データの展開や圧縮を実行する為の作業領域であるワークメモリである。９２３は、デジタルカメラ機能ＩＣ９２１が動作する為のプログラムが格納されているプログラムメモリである。９２４は、ファインダ画像の表示や撮影画像の確認に用いられる液晶表示部である。９２５は、デジタルカメラ機能ＩＣ９２１で圧縮されたＪＰＥＧ画像の保存に用いられるＣＦカードである。９２５は、操作者がデジタルカメラの各種操作を実行する為のインターフェイスとなるキーＳＷ部である。９２７は、カメラ部９００のＬＶＤＳ９０７から出力される差動シリアル信号を、もとのパラレル１２ｂｉｔデジタルデータとＶＤ・ＨＤ信号、及びＬＶＤＳ内部のクロックリカバリ機能に基づいて、画像データサンプリング信号に変換する（復元する）ＬＶＤＳチップである。９２８は、システム全体の電源供給を実行する電源部である。
【０００８】
図１０のデジタルカメラでは、カメラ部９００は６４０×４８０画素（ＶＧＡサイズ）又は７２０×４８０画素程度の画像データを、１秒間に約３０回、本体部９２０に対して送信し、本体部９２０は受信した画像データを液晶表示部９２４に対して出力する。
【特許文献１】特開平１０−４２１７６号公報
【特許文献２】特開平９−１８１９３６号公報
【特許文献３】特開２０００−３３３０８１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、カメラ部と本体部が分離された構成で、かつシリアル信号を用いてカメラ部と本体部とを接続する従来の画像撮影処理システムにおいては、カメラ部から出力される画像データをただ単に表示部に出力するか、その表示部に出力する画像の一部又は全部をＪＰＥＧ圧縮するだけに留まっていた。
【００１０】
そして、カメラ部の基準クロックと、本体部の基準クロックとの同期が取れていないため、カメラ部の画像を液晶表示部に表示する際に、ソフトウエア又はハードウエアでこれらの基準クロックの同期処理を実行する必要があるという問題があった。
【００１１】
仮に、カメラ部と本体部に同じ周波数で動作するように、それぞれに発信器をつけてカメラ部と本体部を制御したとしても、２つの発信器が完全に同じ周波数であることはほとんどありえなく、結果的に同期処理を行う必要がある。
【００１２】
本発明は、上記従来の課題に鑑みてなされたもので、本体部と撮像部の同期を確実に取ることができ、高画素静止画撮影可能な画像撮影処理システム及び制御プログラムを提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記目的を達成するため、請求項１の画像撮影処理システムは、撮像素子及びその周辺回路を有する撮像部と本体部とを備える画像撮影処理システムにおいて、前記本体部は、前記撮像素子及びその周辺回路の基準クロックの周波数よりも低速な動作クロックの制御信号を前記撮像素子及びその周辺回路に出力する低速クロック供給手段と、前記撮像素子及びその周辺回路から出力される画像データ転送クロックを復元し、該復元された画像データ転送クロックを前記低速クロック供給手段に入力する入力手段とを備え、前記撮像部は、前記制御信号の低速な動作クロックを任意の倍率で逓倍することで前記基準クロックと同一周波数にし、該同一周波数の動作クロックの制御信号を前記撮像素子及びその周辺回路に出力する同期手段と、前記撮像素子及びその周辺回路から出力される画像データ転送クロック及び画像データを前記本体部に出力する画像データ出力手段とを備えることを特徴とする。
【００１４】
請求項７の画像撮影処理システムは、撮像素子及びその周辺回路を有する撮像部と本体部とを備える画像撮影処理システムにおいて、前記本体部は、前記撮像素子及びその周辺回路に出力するパラレル化された制御信号をシリアル変換する第１パラレル・シリアル手段と、前記第１パラレル・シリアル手段によりシリアル変換された制御信号を前記撮像素子及びその周辺回路に出力する第１出力手段と、前記撮像部から入力されたシリアル信号からパラレル化した画像データを生成する第１シリアル・パラレル変換手段と、前記シリアル信号から画像データクロックを復元する画像データクロック復元手段と、該画像データクロック復元手段で復元された画像データクロックのタイミングで、前記第１シリアル・パラレル変換手段により生成された画像データをサンプリングするサンプリング手段とを備え、前記撮像部は、前記第１出力手段により出力されたシリアル変換された制御信号をパラレル変換する第２シリアル・パラレル変換手段と、前記シリアル変換された制御信号から前記撮像素子及びその周辺回路の基準クロックを生成する基準クロック生成手段と、該基準クロックを元にして作り出された画像データクロックを逓倍した周波数で、パラレル化された画像データをシリアル変換する第２パラレル・シリアル手段と、前記第２パラレル・シリアル手段でシリアル化された画像データを前記シリアル信号として前記本体部に出力する第２出力手段とを備えることを特徴とする。
【００１５】
請求項８の画像撮影処理システムは、タイミングジェネレータ、撮像素子及びその周辺回路を有する撮像部と、デジタルカメラ機能ＩＣを有する本体部とを備える画像撮影処理システムにおいて、前記本体部は、前記タイミングジェネレータに対して供給する基準クロック信号を所定の値で分周し、この信号を転送クロックとして使用して、垂直同期信号、水平同期信号及び前記撮像素子の周辺回路の制御信号をシリアル化し、前記撮像部に対して出力する手段と、前記撮像部からシリアル化された画像データを受信し、該画像データをパラレル化すると共に、前記受信された画像データに基づいて復元された画像データタイミング信号を前記デジタルカメラ機能ＩＣに入力する手段とを備え、前記撮像部は、前記本体部より入力された前記基準クロック信号を分周した信号を復元し、その復元した信号を所定の値で逓倍することで、前記基準クロック信号と同期のとれた同期クロック信号を作成し、前記同期クロック信号と前記垂直同期信号及び前記水平同期信号との同期をとって、これらの同期した信号を前記タイミングジェネレータに対して供給する手段と、前記タイミングジェネレータによって出力される画像データタイミング信号を本体部への転送クロックとして使用し、画像データをシリアル化して本体部に対し出力する手段とを備えることを特徴とする。
【００１６】
請求項９の制御プログラムは、撮像素子及びその周辺回路を有する撮像部と前記撮像素子及びその周辺回路を制御する制御手段を有する本体部とを備える画像撮影処理システムで実行される制御プログラムにおいて、前記撮像素子及びその周辺回路の基準クロックの周波数よりも低速な動作クロックの制御信号を前記撮像素子及びその周辺回路に出力する低速クロックモジュールと、前記撮像素子及びその周辺回路から出力される画像データ転送クロックを復元し、該復元された画像データ転送クロックを前記制御手段に入力する入力モジュールとを前記本体部に実行させ、前記制御信号の低速な動作クロックを任意の倍率で逓倍することで前記基準クロックと同一周波数にし、該同一周波数の動作クロックの制御信号を前記撮像素子及びその周辺回路に出力する同期モジュールと、前記撮像素子及びその周辺回路から出力される画像データ転送クロック及び画像データを前記本体部に出力する画像データ出力モジュールとを前記撮像部に実行させることを特徴とする。
【００１７】
請求項１０の制御プログラムは、撮像素子及びその周辺回路を有する撮像部と本体部とを備える画像撮影処理システムで実行される制御プログラムにおいて、前記撮像素子及びその周辺回路に出力するパラレル化された制御信号をシリアル変換する第１パラレル・シリアルモジュールと、前記第１パラレル・シリアルモジュールによりシリアル変換された制御信号を前記撮像素子及びその周辺回路に出力する第１出力モジュールと、前記撮像部から入力されたシリアル信号からパラレル化した画像データを生成する第１シリアル・パラレル変換モジュールと、前記シリアル信号から画像データクロックを復元する画像データクロック復元モジュールと、該画像データクロック復元モジュールで復元された画像データクロックのタイミングで、前記第１シリアル・パラレル変換モジュールにより生成された画像データをサンプリングするサンプリングモジュールとを前記本体部に実行させ、前記第１出力モジュールにより出力されたシリアル変換された制御信号をパラレル変換する第２シリアル・パラレル変換モジュールと、前記シリアル変換された制御信号から前記撮像素子及びその周辺回路の基準クロックを生成する基準クロック生成モジュールと、該基準クロックを元にして作り出された画像データクロックを逓倍した周波数で、パラレル化された画像データをシリアル変換する第２パラレル・シリアルモジュールと、前記第２パラレル・シリアルモジュールでシリアル化された画像データを前記シリアル信号として前記本体部に出力する第２出力モジュールとを前記撮像部に実行させることを特徴とする。
【００１８】
請求項１１の制御プログラムは、タイミングジェネレータ、撮像素子及びその周辺回路を有する撮像部と、デジタルカメラ機能ＩＣを有する本体部とを備える画像撮影処理システムで実行される制御プログラムにおいて、前記タイミングジェネレータに対して供給する基準クロック信号を所定の値で分周し、この信号を転送クロックとして使用して、垂直同期信号、水平同期信号及び前記撮像素子の周辺回路の制御信号をシリアル化し、前記撮像部に対して出力するモジュールと、前記撮像部からシリアル化された画像データを受信し、該画像データをパラレル化すると共に、前記受信された画像データに基づいて復元された画像データタイミング信号を前記デジタルカメラ機能ＩＣに入力するモジュールとを前記本体部に実行させ、前記本体部より入力された前記基準クロック信号を分周した信号を復元し、その復元した信号を所定の値で逓倍することで、前記基準クロック信号と同期のとれた同期クロック信号を作成し、前記同期クロック信号と前記垂直同期信号及び前記水平同期信号との同期をとって、これらの同期した信号を前記タイミングジェネレータに対して供給するモジュールと、前記タイミングジェネレータによって出力される画像データタイミング信号を本体部への転送クロックとして使用し、画像データをシリアル化して本体部に対し出力するモジュールとを前記撮像部に実行させることを特徴とする。
【発明の効果】
【００１９】
以上説明したように、請求項１，９の発明によれば、本体部から撮像素子及びその周辺回路の基準クロックの周波数よりも低速な動作クロックで制御信号を出力しても、本体部と撮像部の同期のとれた撮影動作を行うことができる。
【００２０】
請求項２の発明によれば、シリアル化した信号の低速化が図れ、消費電流の低減やＥＭＩレベルの低減、さらには、使用するケーブルの低コスト化をも実現することが可能になる。
【００２１】
請求項５の発明によれば、制御信号のシリアル通信と画像データのシリアル通信を無線化することによっても、同様の効果を得ることが可能である。
【００２２】
請求項６の発明によれば、本体部と撮像部の接続にコネクタを使用し、本体部に対して複数の撮像部を交換可能な状態にし、同期回路を持つ撮像部を本体部に装着した場合には、低速な制御信号出力を行い、同期回路を持たない撮像部を本体部に装着した場合には、高速な制御信号を出力する、即ち、同期回路の有無に応じて前記撮像部に供給する制御信号の動作クロックの速度を切替えるので、異なるレンズを装備した撮像部を使用することが可能になり、撮影の自由度を向上させることが可能になる。加えて、低消費電力なシステムを構築することが可能になる。
【００２３】
請求項７，８，１０，１１の発明によれば、本体部から撮像素子及びその周辺回路の基準クロックの周波数よりも低速な動作クロックで制御信号を出力しても、本体部と撮像部の同期のとれた撮影動作を行うことができ、シリアル化した信号の低速化が図れ、消費電流の低減やＥＭＩレベルの低減、さらには、使用するケーブルの低コスト化をも実現することが可能になる。
【発明を実施するための最良の形態】
【００２４】
以下、図１〜６を参照して本発明の第１の実施の形態を説明する。
【００２５】
図１は、本発明の第１の実施の形態に係る画像撮影処理システムとしてのデジタルカメラの概略構成を示すブロック図である。
【００２６】
同図において、１００は、本体部と分離されたカメラ部である。１０１は、ＣＣＤ１０２に画像を入力するレンズユニットであり、この内部にはオープン・クローズ制御をソレノイドで実行するシャッタ機構が組み込まれている。１０２は、レンズ群１０１から入力される画像を電気信号に変換するＣＣＤである。
【００２７】
１０３は、ＣＣＤ１０２から出力されるアナログ信号をゲイン調整し、デジタル信号に変換するＣＤＳ／ＡＧＣ＆ＡＤである（correlated double sampling circuit/automatic gain controller & analog-to-digital converter）。１０４は、ＣＣＤ１０２やＣＤＳ／ＡＧＣ＆ＡＤ１０３を駆動するためのタイミング信号を出力するタイミングジェネレータである。タイミングジェネレータ１０４は、同期回路１１１から出力されるタイミングジェネレータ基準クロック（ＣＬＫ信号）６２１を入力し、この信号を１／２分周した信号を駆動信号としてＣＣＤ１０２及びＣＤＳ／ＡＧＣ＆ＡＤ１０３に供給すると共に、デジタルカメラ機能ＩＣ１２１に対しても画像データタイミング信号（ＭＣＬＫ）３０２として供給する。１０５は、受信ドライバ部１０６から入力されるシリアル信号をパラレル変換して、該変換されたパラレル信号を構成する各信号を所定の出力先、即ちタイミングジェネレータ１０４やＣＤＳ／ＡＧＣ＆ＡＤ１０３及びＣＣＤ１０２やレンズユニット１０１内部のシャッタ機構に出力するシリアル・パラレル変換部である。
【００２８】
１０６は、本体部１２０の送信ドライバ１２８から出力される高速シリアル信号を受け、シリアル・パラレル変換部１０５に出力する受信ドライバ部である。１０７は、シリアル・パラレル変換部１０５に入力されるシリアル信号とデータビット数からそのラッチクロック周波数を判断し、これに基づいて低速クロックを同期回路１１１に対して出力するクロックリカバリ部である。１０８は、ＣＤＳ／ＡＧＣ＆ＡＤ１０３から出力されるＡＤ変換された１０ｂｉｔの画像データ（図面中ＡＤ＿ＤＡＴＡ）信号をパラレル入力し、ＰＬＬ部１０９から入力される画像データタイミング信号（ＭＣＬＫ）３０２を逓倍した信号によって該パラレル入力された画像データ信号をシリアル化し、送信ドライバ部１１０に出力するパラレル・シリアル変換部である。
【００２９】
１０９は、タイミングジェネレータ１０４から出力される画像データタイミング信号（ＭＣＬＫ）３０２をラッチクロックとして入力し、その信号を逓倍することで、パラレル・シリアル変換部１０８がシリアル変換を実行するために必要となるシリアル転送クロック３０１を作り出すＰＬＬ部である。１１０は、パラレル・シリアル変換部１０８から出力されるシリアル信号を高速シリアル信号として本体部１２０に出力する送信ドライバ部である。１１１は、クロックリカバリ部１０７によって復元され、出力される低速クロック２０２を元に、所定の倍率で逓倍（本実施の形態では４倍）してタイミングジェネレータ基準クロック（ＣＬＫ信号）６２１を作成すると共に、シリアル・パラレル変換部１０５から出力される水平同期信号（ＨＤ）６１０や垂直同期信号（ＶＤ）６１１を、タイミングジェネレータ基準クロック（ＣＬＫ信号）６２１のタイミングでラッチし、これらの信号の同期をとってタイミングジェネレータ１０４に対して出力する同期回路である。
【００３０】
１１２は、本体部１２０からカメラ部１００へ高速シリアル信号を出力するケーブルであり、１１３は、カメラ部１００から本体部１２０へ高速シリアル信号を出力するケーブルである。
【００３１】
１２０は、カメラ部１００と分離された本体部である。１２１は、デジタルカメラ機能ＩＣであり、不図示のキースイッチ又はデジタイザからの入力に基づき当該機器をコントロールし、カメラ部１００のＣＤＳ／ＡＧＣ＆ＡＤ１０３やタイミングジェネレータ１０４を同期シリアル通信によって制御する。
【００３２】
また、デジタルカメラ機能ＩＣ１２１（低速周波数供給手段）は、ＣＤＳ／ＡＧＣ＆ＡＤ１０３から出力されるデジタル信号を画像データとして生成し、ＰＬＬ部１２９に対してタイミングジェネレータ基準クロック（ＣＬＫ信号）を分周した低速クロック２０２を供給する。
【００３３】
さらに、デジタルカメラ機能ＩＣ１２１は、露出やホワイトバランスをコントロールし、ファインダ画像（６４０×４８０ドット）の表示器１２５への出力や、撮影画像のＪＰＥＧファイルの生成を実行する。
【００３４】
デジタルカメラ機能ＩＣ１２１は、画像データタイミング信号３０２にあわせてＡＤ変換された１０ｂｉｔの画像データ（図面中ＡＤ＿ＤＡＴＡ信号）をサンプリングすることで、カメラ部１００と本体部１２０の画像データの同期を取ることができる。
【００３５】
このデジタルカメラ機能ＩＣ１２１は、いわゆるマイクロプロセッサ以外に、ファインダデータのＹＣ→ＲＧＢ変換ロジックや、ＪＰＥＧ圧縮ロジックや、プログラムメモリ１２４やワークメモリ１２３等の外部メモリをコントロールするメモリコントローラ等のロジックを内蔵するいわゆるＳＯＣ（システム・オン・シリコン）であってもよい。１２２は、デジタルカメラ機能ＩＣ１２１を動作させるクロックを発生する発振器である。１２３は、デジタルカメラ機能ＩＣ１２１に接続され、ＪＰＥＧ展開や画像サイズ変換等に使われるワークメモリとして使用される、主にＳＤＲＡＭやＳＲＡＭが使用されるカメラ用ワークメモリである。
【００３６】
１２４は、デジタルカメラ機能ＩＣ１２１の制御プログラムが格納されているＦｌａｓｈメモリやマスクメモリからなるプログラムメモリである。１２５は、ＴＦＴ方式の液晶ディスプレイである所の表示器であり、１２６は、デジタルカメラ機能ＩＣ１２１と専用バスを経由しコネクタで接続されるＣＦカードである。１２７は、デジタルカメラ機能ＩＣ１２１から出力される水平同期信号（ＨＤ）６１０／垂直同期信号（ＶＤ）６１１／同期シリアル信号（ＳＳＩ及びＴＧ＿ＣＳ信号）／リセット信号／ＣＳＵＢ信号５０２／シャッタ制御信号５０３・５０４がそれぞれパラレル入力され、ＰＬＬ部１２９から出力されるシリアル転送クロック２０１でこれらのパラレル入力された信号をシリアル化して、カメラ部１００に出力するパラレル・シリアル変換部である。水平同期信号（ＨＤ）６１０／垂直同期信号（ＶＤ）６１１／同期シリアル信号（ＳＳＩ及びＴＧ＿ＣＳ信号）／リセット信号は、タイミングジェネレータ１０４の制御に使用され、同期シリアル信号（ＳＳＩ及びＴＧ＿ＣＳ信号）は、さらにＣＤＳ／ＡＧＣ＆ＡＤ１０３の制御に使用される。ＣＳＵＢ信号５０２は、ＣＣＤ１０２の制御に使用され、シャッタ制御信号５０３・５０４は、レンズユニット１０１内部のシャッタ機構を制御するために使用される。
【００３７】
１２８は、パラレル・シリアル変換部１２７から出力されるシリアル信号を高速シリアルとしてカメラ部１００に出力する送信ドライバ部である。１２９は、デジタルカメラ機能ＩＣ１２１から出力される低速クロック２０２をラッチクロックとして入力し、そのクロックを逓倍することで、パラレル・シリアル変換部１２７がシリアル変換を実行するために必要となるシリアル転送クロック２０１を作り出すＰＬＬ部である。１３０は、受信ドライバ部１３１から入力されるシリアル信号をパラレル変換して、デジタルカメラ機能ＩＣ１２１に出力するシリアル・パラレル変換部である。１３１は、カメラ部１００の送信ドライバ１１０から出力される高速シリアル信号を受信し、該信号をシリアル・パラレル変換部１３０に出力する受信ドライバ部である。１３２は、シリアル・パラレル変換部１３０に入力されるシリアル信号とデータビット数からそのラッチクロック周波数を判断し、これに基づいて画像データタイミング信号をデジタルカメラ機能ＩＣ１２１に対して出力するクロックリカバリ部である。
【００３８】
図１において、シリアル・パラレル変換部１０５、受信バッファ部１０６及びクロックリカバリ部１０７が、カメラ部１００の受信側ＬＶＤＳを構成し、パラレル・シリアル変換部１０８、送信ドライバ部１１０及びＰＬＬ部１０９がカメラ部１００の送信側ＬＶＤＳを構成する。また、シリアル・パラレル変換部１３０、受信バッファ部１３１及びクロックリカバリ部１３２が、本体部１２０の受信側ＬＶＤＳを構成し、パラレル・シリアル変換部１２７、送信ドライバ部１２８及びＰＬＬ部１２９が本体部１２０の送信側ＬＶＤＳを構成する。
【００３９】
図２は、図１のパラレル・シリアル変換部１２７から出力されるシリアル信号の波形図である。
【００４０】
図２において、２０１は、ラッチクロックとして入力される低速クロック（ＣＬＫ）２０２を逓倍して、ＰＬＬ部１２９によって作られるシリアル転送クロック信号（ＬＶＤＳ＿ＣＬＫ）である。２０２は、低速クロック（ＣＬＫ）であり、デジタルカメラ機能ＩＣ１２１で作られる。本実施の形態においては、タイミングジェネレータ基準クロック６２１を４分周したものを低速クロック２０２として扱っている。２０３は、デジタルカメラ機能ＩＣ１２１で作られ、タイミングジェネレータ１０４やＣＤＳ／ＡＧＣ＆ＡＤ１０３やＣＣＤ１０２やレンズユニット１０１内部のシャッタ機構を制御する、水平同期信号（ＨＤ）６１０／垂直同期信号（ＶＤ）６１１／同期シリアル信号（ＳＳＩ及びＴＧ＿ＣＳ信号）／リセット信号／ＣＳＵＢ信号５０２／シャッタ制御信号５０３・５０４がシリアル化した場合のデータ構成（ＣＯＮＴ）である。
【００４１】
シリアル転送クロック信号（ＬＶＤＳ＿ＣＬＫ）２０１は、パラレル入力される８ビット（水平同期信号（ＨＤ）６１０／垂直同期信号（ＶＤ）６１１／同期シリアル信号（ＳＳＩ及びＴＧ＿ＣＳ信号）／リセット信号／ＣＳＵＢ信号５０２／シャッタ制御信号５０３・５０４）に、スタート／ストップビットを加えた総ビット数１０ｂｉｔを、低速クロック２０２の期間中（１周期中）にシリアル化するため、低速クロック２０２×総ビット数（１０）＝シリアル転送クロック信号（ＬＶＤＳ＿ＣＬＫ）２０１という関係が成り立つ。
【００４２】
デジタルカメラ機能ＩＣ１２１からカメラ部１００への送信内容は、タイミングジェネレータ１０４がデジタルカメラ機能ＩＣ１２１に同期した状態でＣＣＤ１０２を制御するための垂直同期信号（ＶＤ）と水平同期信号（ＨＤ）、ＡＥ（露出制御）やＡＷＢ（自動ホワイトバランス制御）に関わるゲイン設定をコントロールするために、ＣＤＳ／ＡＧＣ＆ＡＤ１０３に対して出力する同期シリアル信号の、転送クロック（ＳＣＬＫ）と同期シリアルデータ（ＳＤ）と同期シリアル通信をアクティブにするためのチップセレクト信号（ＣＳ）信号、ＡＥやＡＷＢに関わる電子シャッタ設定をコントロールするために、タイミングジェネレータ１０４に対して出力する、同期シリアル通信をアクティブにするためのチップセレクト信号（ＴＧ＿ＣＳ）、起動時にタイミングジェネレータ１０４の状態をイニシャルするためのリセット信号（ＲＥＳＥＴ）、レンズモジュール１０１内のシャッタ機構を制御するシャッタオープン信号（Ｓ＿ＯＰＮ）、シャッタクローズ信号（Ｓ＿ＣＬＳ）、静止画撮影を行う際にＣＣＤ１０２の基板バイアスレベルを制御する基板バイアス制御信号（ＣＳＵＢ）で構成されている。
【００４３】
なお、タイミングジェネレータ１０４に対する同期シリアル通信において、チップセレクト信号（ＴＧ＿ＣＳ）しか出力していないのは、ＣＤＳ／ＡＧＣ＆ＡＤ１０３に対して出力される同期シリアル通信の、転送クロック（ＳＣＬＫ）と同期シリアルデータ（ＳＤ）を共有するためであり、どちらの同期シリアル通信をアクティブにするかは、どちらのチップセレクト信号を選択するかによって決定される。
【００４４】
これらの制御信号は、２００万画素ＣＣＤの場合、タイミングジェネレータ基準クロック（ＣＬＫ）６２１が３６ＭＨｚ、タイミングジェネレータ基準クロック（ＣＬＫ）６２１を４分周した低速クロック２０２が約９ＭＨｚ、垂直同期信号（ＶＤ）が約３０ＨＺ、水平同期信号（ＨＤ）が約３７ＫＨｚ、及び同期シリアル転送クロック（ＳＣＬＫ）が１ＭＨｚであり、低速クロック２０２に対して各制御信号は十分に遅いため、通常通りこれらの信号を出力して低速クロック２０２のタイミングでパラレル・シリアル変換部１２７がラッチしても、機能的にはなんら問題はない。
【００４５】
図３は、図１のパラレル・シリアル変換部１０８から出力されるシリアル信号の波形図である。
【００４６】
図３において、３０１は、ラッチクロックとして入力される画像データタイミング信号（ＭＣＬＫ）３０２を逓倍して、ＰＬＬ部１０９によって作られるシリアル転送クロック信号（ＬＶＤＳ＿ＣＬＫ）である。３０２は、タイミングジェネレータ１０４で作られる、画像データタイミング信号（ＭＣＬＫ）である。３０３は、ＣＤＳ／ＡＧＣ＆ＡＤ１０３から出力される、ＡＤ変換された１０ｂｉｔの画像データ（ＡＤ＿ＤＡＴＡ）信号がシリアル化した場合のデータ構成（ＣＯＮＴ）である。
【００４７】
シリアル転送クロック信号（ＬＶＤＳ＿ＣＬＫ）３０１は、パラレル入力される画像データ（ＡＤ＿ＤＡＴＡ）３０３の信号１０ビットに、スタート／ストップビットを加えた総ビット数１２ｂｉｔを、画像データタイミング信号（ＭＣＬＫ）３０２の期間中（１周期中）にシリアル化するため、画像データタイミング信号（ＭＣＬＫ）３０２×総ビット数（１２）＝シリアル転送クロック信号（ＬＶＤＳ＿ＣＬＫ）３０１という関係が成り立つ。この場合においても、画像データタイミング信号（ＭＣＬＫ）３０２と画像データ（ＡＤ＿ＤＡＴＡ）３０３の信号１０ビットは同期しているため、画像データタイミング信号（ＭＣＬＫ）３０２のタイミングでパラレル・シリアル変換部１０８がラッチしても、なんら問題はない。
【００４８】
図４は、静止画撮影における垂直同期信号（ＶＤ）及び基板バイアス制御信号（ＣＳＵＢ）と、シャッタ機構の制御信号との関係を表す図である。
【００４９】
図４において、５０１は、同期回路１１１から出力される、タイミングジェネレータ基準クロック（ＣＬＫ）６２１と同期のとれた同期垂直同期信号（ＶＤ２）である。５０２は、デジタルカメラ機能ＩＣ１２１から出力される、基板バイアス制御信号（ＣＳＵＢ）である。この基板バイアス制御信号は、静止画露光期間及びＣＣＤデータ読み出し期間中に制御する信号で、この制御が実行されると、ＣＣＤの蓄積電荷量が増加し、情報量の多い画像の撮影が可能になる。５０３は、レンズモジュール１０１内にある、ソレノイド方式のシャッタ制御機構におけるシャッタクローズ信号である。５０４は、レンズモジュール１０１内にある、ソレノイド方式のシャッタ制御機構におけるシャッタオープン信号である。５０５は、シャッタクローズ信号５０３とシャッタオープン信号５０４の制御が実行された際の、シャッタ状態を表すブロックである。ＣＣＤを用いた静止画撮影の場合、スミアや色バランスの崩壊を防ぐためにも、ＣＣＤ読み出し期間中はシャッタをクローズした状態にする必要がある。５０６は、静止画撮影においてデジタルカメラ機能ＩＣ１２１からタイミングジェネレータ１０４に出力する、同期シリアル通信のタイミングを示す波形である。露光期間中に行う通信内容は、次の同期垂直同期信号（ＶＤ２）から読み出し期間用の動作を行うように指示するためのもので、ＥＶＥＮ読み出し期間中に行う通信内容は、次の同期垂直同期信号（ＶＤ２）から通常のファインダ表示用ＣＣＤデータ出力の動作を行うように指示するためのものである。
【００５０】
図５（Ａ）は、同期回路１１１の内部構成を表すブロック図であり、図５（Ｂ）は同期回路１１１に入出力する各信号の波形図である。
【００５１】
図５（Ａ）において、６０１は逓倍回路であり、デジタルカメラ機能ＩＣ１２１（低速周波数供給手段）から出力される低速クロック２０２を入力し、その低速クロック２０２を４倍にして、元のタイミングジェネレータ基準クロック６２１に復元する。６０２はラッチ回路であり、逓倍回路６０１から出力されるタイミングジェネレータ基準クロック６２１のタイミングで、水平同期信号（ＨＤ）６１０や垂直同期信号（ＶＤ）６１１をラッチし、復元したタイミングジェネレータ基準クロック６２１と同期をとって出力する。６１０は、デジタルカメラ機能ＩＣ１２１から出力される水平同期信号（ＨＤ）であり、６１１は、デジタルカメラ機能ＩＣ１２１から出力される垂直同期信号（ＶＤ）である。６２０は、ラッチ回路６０２から出力されるタイミングジェネレータ基準クロック６２１と同期のとれた同期水平同期信号（ＨＤ２）である。６２１は、逓倍回路６０１によって低速クロック２０２から復元されるタイミングジェネレータ基準クロックである。
【００５２】
図５（Ｂ）の波形図において、水平同期信号（ＨＤ）６１０と同期水平同期信号（ＨＤ２）６２０の関係を表しているが、不図示の垂直同期信号（ＶＤ）６１１と同期垂直同期信号（ＶＤ２）５０１との関係も同様に、タイミングジェネレータ基準クロック６２１と同期のとれたものになる。
【００５３】
図６は、カメラ部１００と本体部１２０とを接続し電源投入した場合の、これら各部の一連の処理の流れを表すフローチャートである。
【００５４】
まず、操作者が本体部１２０の電源ＳＷをオンにすると（ステップＳ４０１）、デジタルカメラ機能ＩＣ１２１がスリープモードから起動し、本体部１２０のイニシャル処理を実行すると同時に、カメラ部１００に対して電源供給を開始する（ステップＳ４０２）。本体部１２０のイニシャル処理が終了した後、デジタルカメラ機能ＩＣ１２１は、低速クロック２０２の供給を開始し、さらにタイミングジェネレータ１０４、ＣＤＳ／ＡＧＣ＆ＡＤ１０３、ＣＣＤ１０２及びレンズユニット１０１内部のシャッタ機構の、表示データ出力のためのイニシャル制御を行う、即ち、水平同期信号（ＨＤ）６１０／垂直同期信号（ＶＤ）６１１／同期シリアル信号（ＳＳＩ及びＴＧ＿ＣＳ信号）／リセット信号／ＣＳＵＢ信号５０２／シャッタ制御信号５０３・５０４を出力する（ステップＳ４０３）。なお、低速クロック２０２の供給は、カメラ部１００が動作している期間は常に供給しつづけられる。これらの各制御信号は、ＰＬＬ部１２９によって作られるシリアル転送クロック信号（ＬＶＤＳ＿ＣＬＫ）２０１の供給を受けたパラレル・シリアル変換部１２７によってデータ構成２０３のようにシリアル化され、送信ドライブ部１２８によって高速シリアル信号として、ケーブル１１２に出力される。ケーブル１１２経由で高速シリアル信号を受けた受信ドライバ部１０６は、シリアル信号をシリアル・パラレル変換部１０５に入力する。シリアル信号を受けたシリアル・パラレル変換部１０５は、データ構成２０３のシリアルデータを、もとの水平同期信号（ＨＤ）６１０／垂直同期信号（ＶＤ）６１１／同期シリアル信号（ＳＳＩ及びＴＧ＿ＣＳ信号）／リセット信号／ＣＳＵＢ信号５０２／シャッタ制御信号５０３・５０４にパラレル化して、同期回路１１１やタイミングジェネレータ１０４やＣＤＳ／ＡＧＣ＆ＡＤ１０３やＣＣＤ１０２やレンズユニット１０１内部のシャッタ機構に供給する。
【００５５】
また、クロックリカバリ部１０７は、シリアル信号の周波数とデータ構成２０３のビット数から、低速クロック２０２を復元し、同期回路１１１に供給する。低速クロック２０２の供給を受けた同期回路１１１は、タイミングジェネレータ基準クロック６２１を復元し、タイミングジェネレータ１０４に供給する。タイミングジェネレータ１０４は、タイミングジェネレータ基準クロック６２１を２分の１分周して画像データタイミング信号（ＭＣＬＫ）３０２を作成し、ＰＬＬ部１０９に供給すると共に、ＣＣＤ１０２とＣＤＳ／ＡＧＣ＆ＡＤ１０３に対し、駆動基準信号を供給開始する。これらの制御信号と駆動信号を供給されたカメラ部１００内の各デバイスは、信号の内容に基づき、表示データ出力のためのイニシャル処理を行う（ステップＳ４０４）。
【００５６】
イニシャル処理が終了すると、画像データがＣＣＤ１０２からＣＤＳ／ＡＧＣ＆ＡＤ１０３に出力され、ＣＤＳ／ＡＧＣ＆ＡＤ１０３は画像データをＡＤ変換し、１０ｂｉｔのデジタル画像データに変換後、パラレル・シリアル変換部１０８に対して出力する。１０ｂｉｔのデジタル画像データは、ＰＬＬ部１０９からシリアル転送クロック信号（ＬＶＤＳ＿ＣＬＫ）３０１の供給を受けたパラレル・シリアル変換部１０８によって、データ構成３０３のようにシリアル化され、送信ドライブ部１１０によって高速シリアル信号として、ケーブル１１３に出力される（ステップＳ４０５）。ケーブル１１３経由で高速シリアル信号を受けた受信ドライバ部１３１は、シリアル信号をシリアル・パラレル変換部１３０に入力する。シリアル信号を受けたシリアル・パラレル変換部１３０は、データ構成３０３のシリアルデータを、もとの１０ｂｉｔのデジタル画像データにパラレル化して、デジタルカメラ機能ＩＣ１２１に供給する。また、クロックリカバリ部１３２は、シリアル信号の周波数とデータ構成３０３のビット数から、画像データタイミング信号（ＭＣＬＫ）３０２を復元し、デジタルカメラ機能ＩＣ１２１に供給する。操作者は表示器に表示される画像データを見ながら、静止画撮影や機能変更操作のためのキー操作を行うが、デジタルカメラ機能ＩＣ１２１はファインダ表示状態の間、表示処理と共にキー入力の監視を常に行い、キー入力がされたか否かの判別を行う（ステップＳ４０６）。
【００５７】
ファインダ表示状態の間に、操作者によるキー入力がない場合には、ＣＣＤ１０２から出力された画像データが、ＣＤＳ／ＡＧＣ＆ＡＤ１０３等を介してデジタルカメラ機能ＩＣ１２１に伝えられ、デジタルカメラ機能ＩＣ１２１によってＡＥ（露出制御）処理やＡＷＢ（自動ホワイトバランス制御）処理等の画像処理が行われ（ステップＳ４０７）、表示器１２５に表示される。これがファインダ表示状態である。この際のＡＥ処理は、デジタルカメラ機能ＩＣ１２１が、ＣＤＳ／ＡＧＣ＆ＡＤ１０３から出力される画像データから算出した輝度レベルを判断し、タイミングジェネレータ１０４内部にある電子シャッタのレジスタ値や、ＣＤＳ／ＡＧＣ＆ＡＤ１０３内部にあるゲイン設定のレジスタ値を、それぞれの同期シリアル通信によって変更することで実現される。ファインダ表示状態の間に、操作者によるキー入力があった場合には、キー種別判断処理が行われる（ステップＳ４０８）。
【００５８】
ステップＳ４０８のキー種別判断処理において、入力されたキーが電源ＯＦＦのキーＳＷであると判別された場合は、デジタルカメラ機能ＩＣ１２１は表示部１２５への表示の停止及びカメラ部１００への電源供給の停止を行い、デジタルカメラ機能ＩＣ１２１自体も、スリープモードに突入するＯＦＦ処理を行い（ステップＳ４０９）、本処理を終了する。
【００５９】
ステップＳ４０８のキー種別判断処理において、入力されたキーが機能設定ＳＷであると判断された場合で、かつデジタルカメラ機能ＩＣ１２１が、カメラ部１００に関わる機能設定変更（パラメータ変更）があると判断した場合には、変更に応じた設定内容をタイミングジェネレータ１０４やＣＤＳ／ＡＧＣ＆ＡＤ１０３に対して、同期シリアル通信で出力し、各設定が変更されるように制御する（ステップＳ４１０）。
【００６０】
ステップＳ４０８のキー種別判断処理において、入力されたキーが静止画撮影を指示するシャッタＳＷであると判断された場合は、デジタルカメラ機能ＩＣ１２１はＡＥ処理・ＡＷＢ処理の停止などの静止画撮影用の内部設定を行い、カメラ部１００に対して、同期垂直同期信号（ＶＤ２）５０１の変化に同期する形で、露光期間の蓄積電荷量を制御するための基板バイアス制御（ＣＳＵＢ）信号５０２をハイレベルにし、その次にタイミングジェネレータ１０４に対し、次の同期垂直同期信号（ＶＤ２）５０１から読み出し期間であることを指示する同期シリアル通信（５０６）を行い、次の同期垂直同期信号（ＶＤ２）５０１の変化に同期する形で、シャッタをクローズするためのシャッタクローズ信号５０３を出力する。
【００６１】
デジタルカメラ機能ＩＣ１２１から出力される同期垂直同期信号（ＶＤ２）５０１は、露光期間終了後、ＣＣＤ１０２のデータの読み出し期間になる。２００万画素ＣＣＤを用いる場合には、露光期間の２倍の時間で、ＯＤＤフレーム（ＣＣＤによってはＥＶＥＮフレーム）読み出し期間が終了し、ひとつの同期垂直同期信号（ＶＤ２）５０１を出力する。次にＥＶＥＮフレーム（ＣＣＤによってはＯＤＤフレーム）読み出し期間が始まり、露光期間の２倍の時間が経過した後、垂直同期信号（ＶＤ）５０１を出力し、通常動作状態に復帰する。このＥＶＥＮフレーム（ＣＣＤによってはＯＤＤフレーム）読み出し期間中に、通常動作へタイミングジェネレータを復帰させる同期シリアル通信（５０６）を行い、さらに、次の同期垂直同期信号（ＶＤ２）５０１に同期すようにシャッタがオープンするように、シャッタオープン信号５０４を出力する。最後にすべてのＣＣＤデータ３０３の読み込みが終了したとデジタルカメラ機能ＩＣ１２１が判断した後、基板バイアス制御（ＣＳＵＢ）信号５０２をロウレベルにするとともに、読み込んだすべてのＣＣＤデータ３０３を元に、静止画ＪＰＥＧ画像を作成することで、撮影処理が終了する（ステップＳ４１１）。ＪＰＥＧ画像の作成が終了した後、デジタルカメラ機能ＩＣ１２１は、通常のファインダ表示が行えるように内部設定を変更することで、ファインダ表示状態に復帰する（ステップＳ４１２）。
【００６２】
以上説明したように、本実施の形態によれば、本体部からカメラ部の撮像素子（ＣＣＤ）及びその周辺回路の基準クロックの周波数よりも低速な動作クロックを出力し、カメラ部が、この動作クロックを任意の倍率で逓倍することで上記基準クロックと同一周波数にし、該同一周波数の動作クロックを撮像素子及びその周辺回路に出力すると共に、本体部は前記撮像素子及びその周辺回路から出力される画像データ転送クロックを復元し、自身に入力して上記低速な動作クロックを出力するので、本体部のデジタルカメラ機能ＩＣと撮像部のタイミングジェネレータの同期を取ることができる。
【００６３】
以下、図７を参照して本発明の第２の実施の形態を詳細に説明する。
【００６４】
上記第１の実施の形態では、デジタルカメラ機能ＩＣ（低速周波数供給手段）から出力される低速クロックを生成するために、タイミングジェネレータ基準クロックを４分周していた。しかしながら、デジタルカメラ機能ＩＣから出力される制御信号は、２００万画素ＣＣＤの場合、垂直同期信号（ＶＤ）が約３０ＨＺ、水平同期信号（ＨＤ）が約３７ＫＨｚ、同期シリアル転送クロック（ＳＣＬＫ）が１ＭＨｚとまちまちであり、さらに、垂直同期信号（ＶＤ）と水平同期信号（ＨＤ）はほぼ定常的に出力されるが、ＣＤＳ／ＡＧＣ＆ＡＤやタイミングジェネレータを制御する同期シリアルは、垂直同期信号に合わせたタイミングで間欠的に出力されるケースがほとんどである。そこで、本体部がデジタルカメラ機能ＩＣから出力される低速クロックを生成する分周比を可変にし、同期シリアル通信の行われている期間は比較的高いクロックを供給し、それ以外の期間においては、低いクロックを供給できるように分周比をコントロールする出力周波数可変手段を持ち、さらに同期シリアル通信又は制御信号により、同期回路に対して分周比の変更をリニアに伝えることを可能にする可変周波数伝達手段を持ち、カメラ部が同期回路内にクロック周波数の変更に応じて逓倍数を可変にする可変逓倍手段をもつことで、より低消費電力なシステムを構築することが可能になる。
【００６５】
以下、第１の実施の形態と同一部分には同一番号を付し、その説明は省略する。
【００６６】
図７は、本発明の第２の実施の形態に係る画像撮影処理システムとしてのデジタルカメラの概略構成を示すブロック図である。
【００６７】
図７において、７００は、第２の実施の形態に係るカメラ部である。７０５は、第２の実施の形態に係るビット数のシリアル・パラレル変換部である。７１１は、デジタルカメラ機能ＩＣ７２１から出力される制御信号（ＣＫＳ）により、逓倍する倍数を変更可能な可変逓倍手段を備えた、可変同期回路である。７２０は、第２の実施の形態に係る本体部である。７２１は、低速クロックを生成する分周比を可変にして出力する出力周波数可変手段と、可変同期回路７１１に周波数変更を伝える可変周波数伝達手段とを備えたデジタルカメラ機能ＩＣである。７２７は、第２の実施の形態に係るビット数のパラレル・シリアル変換部である。
【００６８】
電源投入後のイニシャル動作や自動露出補正処理（ＡＥ）の実行時においては、ＣＤＳ／ＡＧＣ＆ＡＤ１０３やタイミングジェネレータ１０４に対するイニシャル設定や、電子シャッタ変更を行うための同期シリアル通信が行われる。このような状況において、約１ＭＨｚ程度の同期シリアルクロックを、パラレル・シリアル変換を行って転送するために必要とされる、ＰＬＬ部７２９に入力されるラッチクロック周波数は、８ＭＨｚ以上であると考えられる。
【００６９】
それ以外の状況、つまり同期シリアル通信を行わない状況における、パラレル・シリアル変換部７２７に対する最も早い信号は、水平同期信号（ＨＤ）の約３７ＫＨｚとなる。したがって、この場合のＰＬＬ部７２９に入力されるラッチクロック周波数は、５００ｋＨｚ以上あれば十分であると考えられる。
【００７０】
上記状況を鑑み、デジタルカメラ機能ＩＣ７２１は、出力周波数可変手段として、タイミングジェネレータ基準クロック３６ＭＨｚを４分周した９ＭＨｚと、３２分周した約１．１２５ＭＨｚの２つを状況に応じて切替えて出力し、かつ可変周波数伝達手段として、９ＭＨｚを出力する際は周波数選択信号（ＣＫＳ）をＨレベル、約１．１２５ＭＨｚを出力する際は周波数選択信号（ＣＫＳ）をＬレベルに切替えて出力する。可変同期回路７１１の逓倍回路には、４倍と３２倍の２つの逓倍処理を行うブロックが備えられており、入力される周波数選択信号（ＣＫＳ）のレベルにより、どちらのブロックで逓倍処理を行うかの決定がなされる。したがって、可変同期回路７１１から出力されるタイミングジェネレータ基準クロックは、常に３６ＭＨｚで安定している。
【００７１】
以上説明したように、本実施の形態によれば、本体部がデジタルカメラ機能ＩＣから出力される低速クロックを生成する分周比を可変にし、同期シリアル通信の行われている期間は比較的高いクロックを供給し、それ以外の期間においては、低いクロックを供給できるように分周比をコントロールする出力周波数可変手段を持ち、さらに同期シリアル通信又は制御信号により、同期回路に対して分周比の変更をリニアに伝えることを可能にする可変周波数伝達手段を持ち、カメラ部が同期回路内にクロック周波数の変更に応じて逓倍数を可変にする可変逓倍手段をもつことで、より低消費電力なシステムを構築することが可能になるという効果を奏する。
【００７２】
以下、図８を参照して本発明の第３の実施の形態を詳細に説明する。
【００７３】
上記第１の実施の形態では、デジタルカメラ機能ＩＣ（低速周波数供給手段）から出力される低速クロックを生成するために、タイミングジェネレータ基準クロックを４分周していた。また、第２の実施の形態では、制御信号の周波数速度に応じてラッチクロックを切替える処理を実行していた。しかしながら、同期シリアル通信で使用される、同期シリアル転送クロック（ＳＣＬＫ）約１ＭＨｚをラッチクロックとして使用することで、ラッチクロックの低速化と本体部のパラレル・シリアル変換部に入力する信号の削減を実行でき、より低速なシリアル通信を実現できる。また、本体部のパラレル・シリアル変換部に入力する信号の削減を実行できることから、同期回路の簡略化を実現することができる。
【００７４】
以下、第１及び第２の実施の形態と同一部分には同一番号を付し、その説明は省略する。
【００７５】
図８は、本発明の第３の実施の形態に係る画像撮影処理システムとしてのデジタルカメラの概略構成を示すブロック図である。
【００７６】
図８において、８００は、カメラ部である。８０５は、カメラ部８００のシリアル・パラレル変換部である。８１１は、逓倍する倍数を３６倍に固定した同期回路である。８２０は、本体部である。８２１は、低速クロックとして同期シリアル転送クロック（ＳＣＬＫ）を出力するデジタルカメラ機能ＩＣである。８２７は、本体部８２０のパラレル・シリアル変換部である。
【００７７】
以上説明したように、本実施の形態によれば、同期シリアル通信で使用される、同期シリアル転送クロック（ＳＣＬＫ）約１ＭＨｚをラッチクロックとして使用することで、ラッチクロックの低速化と本体部のパラレル・シリアル変換部に入力する信号の削減を実行でき、より低速なシリアル通信を実現できる。また、本体部のパラレル・シリアル変換部に入力する信号の削減を実行できることから、同期回路の簡略化を実現することができる。
【００７８】
以下、図９を参照して本発明の第４の実施の形態を詳細に説明する。
【００７９】
第１の実施の形態では、本体部とカメラ部がケーブルで接続され、基本的には常に１対１の関係において使用されることを前提としていた。しかしながら、本体部とカメラ部をコネクタ接続にし、カメラ部を容易に分離可能な形状にすることによって、システムとしての拡張性を向上させることが可能になる。さらに、本体部において、自由に装着されるカメラ部内に同期回路が存在しているかどうかを判断する同期回路の検出手段を有し、同期回路がある場合には、本体部の送信クロックとして、デジタルカメラ機能ＩＣから出力されるクロックを使用し、同期回路がない場合には、本体部の送信クロックとして、タイミングジェネレータ基準クロックを使用することで、より様々なカメラ部の装着が可能となるという効果を奏する。
【００８０】
以下、第１〜第３の実施の形態と同一部分には同一番号を付し、その説明は省略する。
【００８１】
図９は、本発明の第４の実施の形態に係る画像撮影処理システムとしてのデジタルカメラの概略構成を示すブロック図である。
【００８２】
図９において、１０００は、カメラ部であり、１０２０は、本体部である。１０１２と１０１３は、カメラ部１０００と本体部１０２０を接続するコネクタである。
【００８３】
１０２２は、クロックリカバリ部１３２から出力される画像データタイミング信号（ＭＣＬＫ）と、タイミングジェネレータ基準クロックを比較し、カメラ部１０００に同期回路があるかどうかを判断する比較回路（同期回路検出手段）である。１０２１は、比較回路１０２２から出力される検出信号によって、ＰＬＬ部１２９に対し、低速クロックの出力又はタイミングジェネレータ基準クロックの出力を切替えることが可能なデジタルカメラ機能ＩＣである。
【００８４】
本体部１０２０にカメラ部１０００を装着して電源を投入すると、本体部１０２０は、デジタルカメラ機能ＩＣ１０２１から出力される各制御信号を、デジタルカメラ機能ＩＣ１０２１から出力される低速クロックによりシリアル変換し、カメラ部１０００に出力する。カメラ部１０００に同期回路１１１が存在している場合は、タイミングジェネレータ１０４に対し、適正な基準クロックが同期回路１１１から供給され、タイミングジェネレータ１０４から出力される画像データタイミング信号（ＭＣＬＫ）は、タイミングジェネレータ基準クロックの２分の１の周波数となる。クロックリカバリ部１３２で復元される画像データタイミング信号（ＭＣＬＫ）と、デジタルカメラ機能ＩＣ１０２１から出力されるタイミングジェネレータ基準クロックを入力した比較回路１０２２は、画像データタイミング信号（ＭＣＬＫ）とタイミングジェネレータ基準クロックが１：２の関係になっていると判断した際に、カメラ部１０００に同期回路１１１が存在していると判断し、デジタルカメラ機能ＩＣ１０２１に対し、検出信号を出力する。検出信号を受けたデジタルカメラ機能ＩＣ１０２１は、そのまま、低速クロックにより、各制御信号を出力し続ける。カメラ部１０００に同期回路１１１がない場合には、タイミングジェネレータ１０４に対し、基準クロックよりも低速なクロックが入力されることになり、画像データタイミング信号（ＭＣＬＫ）は適正な値の４分の１以下になってしまう。比較回路１０２２は、画像データタイミング信号（ＭＣＬＫ）とタイミングジェネレータ基準クロックの関係が１：２よりも遅い状態になっていると判断した場合に、カメラ部１０００に同期回路１１１が存在していないと判断し、デジタルカメラ機能ＩＣ１０２１に対し、検出信号を出力しない。検出信号が入力されないと判断したデジタルカメラ機能ＩＣ１０２１は、シリアル変換用のクロックとして、タイミングジェネレータ基準クロックを出力するように切替える。
【００８５】
以上説明したように、本実施の形態によれば、本体部に対して複数のカメラ部を交換可能な状態にし、同期回路を持つカメラ部を装着した場合には、低速な制御信号出力を行い、同期回路を持たないカメラ部を装着した場合には、高速な制御信号を出力できるようにしたことで、異なるレンズを装備したカメラ部を使用することが可能になり、撮影の自由度を向上させることが可能になる。
【００８６】
本発明の目的は、上記実施の形態の機能を実現するソフトウェアのプログラムコードを記録した記憶媒体（または記録媒体）を、システム或いは装置に供給し、そのシステム或いは装置のコンピュータ（またはＣＰＵやＭＰＵ）が記憶媒体に格納されたプログラムコードを読み出し実行することによっても、達成されることは言うまでもない。
【００８７】
この場合、記憶媒体から読み出されたプログラムコード自体が前述した実施の形態の機能を実現することになり、そのプログラムコードを記憶した記憶媒体は本発明を構成することになる。
【００８８】
また、コンピュータが読み出したプログラムコードを実行することにより、前述した実施の形態の機能が実現されるだけでなく、そのプログラムコードの指示に基づき、コンピュータ上で稼働しているオペレーティングシステム(ＯＳ)などが実際の処理の一部または全部を行い、その処理によって上述した実施の形態の機能が実現される場合も含まれることは言うまでもない。
【００８９】
さらに、記憶媒体から読み出されたプログラムコードが、コンピュータに挿入された機能拡張カードやコンピュータに接続された機能拡張ユニットに備わるメモリに書き込まれた後、そのプログラムコードの指示に基づき、その機能拡張カードや機能拡張ユニットに備わるＣＰＵなどが実際の処理の一部または全部を行い、その処理によって前述した実施の形態の機能が実現される場合も含まれることは言うまでもない。
【００９０】
また、上記プログラムは、上述した実施の形態の機能をコンピュータで実現することができればよく、その形態は、オブジェクトコード、インタプリタにより実行されるプログラム、ＯＳに供給されるスクリプトデータ等の形態を有するものでもよい。
【００９１】
プログラムを供給する記録媒体としては、例えば、ＲＡＭ、ＮＶ−ＲＡＭ、フロッピー（登録商標）ディスク、光ディスク、光磁気ディスク、ＣＤ−ＲＯＭ、ＭＯ、ＣＤ−Ｒ、ＣＤ−ＲＷ、ＤＶＤ（ＤＶＤ−ＲＯＭ、ＤＶＤ−ＲＡＭ、ＤＶＤ−ＲＷ、ＤＶＤ＋ＲＷ）、磁気テープ、不揮発性のメモリカード、他のＲＯＭ等の上記プログラムを記憶できるものであればよい。或いは、上記プログラムは、インターネット、商用ネットワーク、若しくはローカルエリアネットワーク等に接続される不図示の他のコンピュータやデータベース等からダウンロードすることにより供給される。
【図面の簡単な説明】
【００９２】
【図１】本発明の第１の実施の形態に係る画像撮影処理システムとしてのデジタルカメラの概略構成を示すブロック図である。
【図２】図１のパラレル・シリアル変換部１２７から出力されるシリアル信号の波形図である。
【図３】図１のパラレル・シリアル変換部１０８から出力されるシリアル信号の波形図である。
【図４】静止画撮影における垂直同期信号（ＶＤ）及び基板バイアス制御信号（ＣＳＵＢ）と、シャッタ機構の制御信号との関係を表す図である。
【図５】（Ａ）は、同期回路１１１の内部構成を表すブロック図であり、（Ｂ）は同期回路１１１に入出力する各信号の波形図である。
【図６】カメラ部１００と本体部１２０とを接続し電源投入した場合の、これら各部の一連の処理の流れを表すフローチャートである。
【図７】本発明の第２の実施の形態に係る画像撮影処理システムとしてのデジタルカメラの概略構成を示すブロック図である。
【図８】本発明の第３の実施の形態に係る画像撮影処理システムとしてのデジタルカメラの概略構成を示すブロック図である。
【図９】本発明の第４の実施の形態に係る画像撮影処理システムとしてのデジタルカメラの概略構成を示すブロック図である。
【図１０】従来のカメラ部と本体部とが分離する構造である画像撮影処理システムとしてのデジタルカメラの概略構成を示すブロック図である。
【符号の説明】
【００９３】
１００  カメラ部
１０２  ＣＣＤ
１０３  ＣＤＳ／ＡＧＣ＆ＡＤ（correlated double sampling circuit/automatic gain controller & analog-to-digital converter）
１０４  タイミングジェネレータ
１０５，１３０  シリアル・パラレル変換部
１０６，１３１  受信ドライバ部
１０７，１３２  クロックリカバリ部
１０８，１２７  パラレル・シリアル変換部
１０９，１２９  ＰＬＬ部
１１０，１２８  送信ドライバ部
１１１  同期回路
１１２，１１３  ケーブル
１２０  本体部
１２１  デジタルカメラ機能ＩＣ
２０２  低速クロック
【図１】
2005303673.tif 000003
【図２】
2005303673.tif 000004
【図３】
2005303673.tif 000005
【図４】
2005303673.tif 000006
【図５】
2005303673.tif 000007
【図６】
2005303673.tif 000008
【図７】
2005303673.tif 000009
【図８】
2005303673.tif 000010
【図９】
2005303673.tif 000011
【図１０】
2005303673.tif 000012