(57)【要約】【課題】  トランジスタ特性の向上を図る。【解決手段】  磁気ランダムアクセスメモリは、シリコン基板１１と、このシリコン基板１１上にゲート絶縁膜を介して形成されたゲート電極とシリコン基板１１内に形成された拡散層とを有するトランジスタと、シリコン基板１１及びトランジスタ上に形成された第１の絶縁膜２１，２６と、この第１の絶縁膜２１，２６内に形成された多層配線と、第１の絶縁膜２１，２６の上方に形成された磁気抵抗効果素子３２とを具備し、シリコン基板１１内のダングリングボンドの少なくとも一部が、シリコン−重水素結合によって終端されている。【選択図】    図１
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【特許請求の範囲】
【請求項１】
シリコン基板と、
前記シリコン基板上にゲート絶縁膜を介して形成されたゲート電極と前記シリコン基板内に形成された拡散層とを有するトランジスタと、
前記シリコン基板及び前記トランジスタ上に形成された第１の絶縁膜と、
前記第１の絶縁膜内に形成された多層配線と、
前記第１の絶縁膜の上方に形成された磁気抵抗効果素子と
を具備し、
前記シリコン基板内のダングリングボンドの少なくとも一部が、シリコン−重水素結合によって終端されていることを特徴とする磁気ランダムアクセスメモリ。
【請求項２】
前記ゲート電極内に重水素原子が存在することを特徴とする請求項１に記載の磁気ランダムアクセスメモリ。
【請求項３】
前記ゲート絶縁膜内に重水素原子が存在することを特徴とする請求項１に記載の磁気ランダムアクセスメモリ。
【請求項４】
前記拡散層の上面を含む前記シリコン基板上、前記ゲート電極の上面及び側面上に形成され、重水素原子を含む第２の絶縁膜をさらに具備することを特徴とする請求項１に記載の磁気ランダムアクセスメモリ。
【請求項５】
シリコン基板上にゲート絶縁膜を介してゲート電極を形成し、前記シリコン基板内に拡散層を形成することで、前記ゲート電極と前記拡散層とを有するトランジスタを形成する工程と、
前記シリコン基板及び前記トランジスタ上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜内に多層配線を形成する工程と、
少なくとも重水素を含んだガスを用いてアニールを行い、前記シリコン基板内のダングリングボンドの少なくとも一部をシリコン−重水素結合によって終端させる工程と、
前記第１の絶縁膜の上方に磁気抵抗効果素子を形成する工程と
を具備することを特徴とする磁気ランダムアクセスメモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁気ランダムアクセスメモリ及びその製造方法に関する。
【背景技術】
【０００２】
近年、トンネル磁気抵抗効果（ＴＭＲ：Tunneling Magneto Resistive）を利用したＭＴＪ（Magnetic Tunnel Junction）素子をメモリセルに備えたＭＲＡＭ（Magnetic Random Access Memory）が提案されている。このＭＲＡＭは、ＲＡＭの高速性、ランダムアクセス性、不揮発性を兼ね備えた理想的なメモリとして、近年急速に注目を浴びている。
【０００３】
ＭＲＡＭでは、磁性体と半導体を融合させるため、従来の半導体では直面していなかった新たな問題が発生している。その問題の一つとして、ＭＲＡＭに用いるＣＭＯＳ回路のシンター工程に関するものが挙げられる。
【０００４】
従来におけるＣＭＯＳ回路のプロセスでは、プロセス途中でＣＭＯＳ回路に導入されるダメージを除去するために、ウエハプロセスの最終段階で、シンターと呼ばれる、水素雰囲気中で４００℃又は４５０℃程度でアニールする工程を導入する。このシンター工程により、ＣＭＯＳ回路のゲート酸化膜下のチャネル部分や拡散層の接合部分で発生したシリコン同士の結合が切れたダングリングボンド部分を、水素原子で終端させる。これにより、トランジスタの閾値変動の調整やトランジスタ特性のばらつきの抑制、そして信頼性の向上を図っていた。
【０００５】
ところが、ＭＲＡＭプロセスでは、セルの磁気トンネル接合を構成するＭＴＪ膜を形成した後は、このＭＴＪ膜の耐熱性によって、その後のプロセス温度の上限が定められてしまう。従って、ＭＴＪ膜を形成した後のプロセス温度の上限は例えば３００℃乃至３５０℃となってしまい、この温度では十分な効果を発揮するシンターを行うことができない。このため、ＭＲＡＭでは、ＣＭＯＳ特性を改善することが困難であった。
【０００６】
尚、この対策の一つとして、ＭＴＪ膜の成膜前にシンターを行うことが考えられる。しかし、この時に形成されるＳｉ−Ｈ結合は、その後のプロセスによるダメージで切れ易いことが知られており、結果的には十分なシンター効果を得ることはできない。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は上記課題を解決するためになされたものであり、その目的とするところは、トランジスタ特性の向上を図ることが可能な磁気ランダムアクセスメモリ及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明は、前記目的を達成するために以下に示す手段を用いている。
【０００９】
本発明の第１の視点による磁気ランダムアクセスメモリは、シリコン基板と、前記シリコン基板上にゲート絶縁膜を介して形成されたゲート電極と前記シリコン基板内に形成された拡散層とを有するトランジスタと、前記シリコン基板及び前記トランジスタ上に形成された第１の絶縁膜と、前記第１の絶縁膜内に形成された多層配線と、前記第１の絶縁膜の上方に形成された磁気抵抗効果素子とを具備し、前記シリコン基板内のダングリングボンドの少なくとも一部が、シリコン−重水素結合によって終端されている。
【００１０】
本発明の第２の視点による磁気ランダムアクセスメモリの製造方法は、シリコン基板上にゲート絶縁膜を介してゲート電極を形成し、前記シリコン基板内に拡散層を形成することで、前記ゲート電極と前記拡散層とを有するトランジスタを形成する工程と、前記シリコン基板及び前記トランジスタ上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜内に多層配線を形成する工程と、少なくとも重水素を含んだガスを用いてアニールを行い、前記シリコン基板内のダングリングボンドの少なくとも一部をシリコン−重水素結合によって終端させる工程と、前記第１の絶縁膜の上方に磁気抵抗効果素子を形成する工程とを具備する。
【発明の効果】
【００１１】
本発明によれば、トランジスタ特性の向上を図ることが可能な磁気ランダムアクセスメモリ及びその製造方法を提供できる。
【発明を実施するための最良の形態】
【００１２】
本発明の実施の形態を以下に図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１３】
［第１の実施形態］
第１の実施形態は、ＭＴＪ（Magnetic Tunnel Junction）素子を形成する前に、窒素（Ｎ2）＋重水素（Ｄ2）ガスを用いたアニールを行うことで、ダングリンボンドをＳｉ−Ｈ結合に加えてＳｉ−Ｄ結合で終端させる例である。
【００１４】
図１は、本発明の第１の実施形態に係る磁気ランダムアクセスメモリの断面図を示す。
【００１５】
メモリセル部では、シリコン基板１１上に、読み出し用のスイッチング素子として機能するＮＭＯＳＦＥＴ１５が形成されている。このＮＭＯＳＦＥＴ１５のソース／ドレイン拡散層１４ａの一方には、コンタクト２４ａ，２７ａ，３０、配線２５ａ，２８ａ及び下部電極３１を介して、ＭＴＪ素子３２が接続されている。このＭＴＪ素子３２は、ハードマスクからなるコンタクト３３を介して、上部配線３８ａに接続されている。また、ＮＭＯＳＦＥＴ１５のソース／ドレイン拡散層１４ａの他方には、コンタクト２４ｂを介して、配線２５ｂが接続されている。ここで、上部配線３８ａは書き込み／読み出しビット線として機能し、ＭＴＪ素子３２の下方に位置する配線２８ｂは書き込みワード線として機能し、スイッチング素子のゲート電極１３ａは読み出しワード線として機能する。
【００１６】
周辺回路部では、ＮＭＯＳＦＥＴ１６とＰＭＯＳＦＥＴ１９とを有するＣＭＯＳ回路２０が設けられている。ＮＭＯＳＦＥＴ１６のソース／ドレイン拡散層１４ｂの一方には、コンタクト２４ｃ，２７ｃ，３７ｃ及び配線２５ｃ，２８ｃ，３８ｃが接続され、ＮＭＯＳＦＥＴ１６のソース／ドレイン拡散層１４ｂの他方には、コンタクト２４ｄ，２７ｄ，３７ｄ及び配線２５ｄ，２８ｄ，３８ｄが接続されている。また、ＰＭＯＳＦＥＴ１９のソース／ドレイン拡散層１８の一方には、コンタクト２４ｅ，２７ｅ，３７ｅ及び配線２５ｅ，２８ｅ，３８ｅが接続され、ＮＭＯＳＦＥＴ１９のソース／ドレイン拡散層１８の他方には、コンタクト２４ｆ，２７ｆ，３７ｆ及び配線２５ｆ，２８ｆ，３８ｆが接続されている。
【００１７】
以上のようなメモリセル部及び周辺回路部では、ＭＴＪ素子３２を形成する前に窒素（Ｎ2）＋重水素（Ｄ2）ガスを用いたアニールを行うことで（詳細は後述する）、シリコン基板１１内のダングリングボンドをＳｉ−Ｈ結合に加えてＳｉ−Ｄ結合によっても終端させている。このため、ダングリングボンドが生じるゲート電極１３ａ，１３ｂ，１３ｃ下のＳｉ−ＳｉＯ2膜界面部、ＰＮ接合部、及びチャネル部等の少なくとも一部には、Ｓｉ−Ｄ結合領域１０ａ，１０ｂ，１０ｃが存在する。また、上記アニールを行うことで、層間絶縁膜２１，２６，２９中にも重水素原子が存在する。
【００１８】
尚、Ｓｉ−Ｄ結合領域１０ａ，１０ｂ，１０ｃや、層間絶縁膜２１，２６，２９中の重水素原子の存在は、次のような手法を用いて確認することが可能である。例えば、通常のＳＩＭＳ法を用いての元素分析、ＦＴ−ＩＲ法を用いての赤外吸収特性のモニター、又はＴＤＳ手法を用いての熱脱離特性のモニター等がある。
【００１９】
図２乃至図９は、本発明の第１の実施形態に係る磁気ランダムアクセスメモリの製造工程の断面図を示す。以下に、第１の実施形態に係る磁気ランダムアクセスメモリの製造方法について説明する。
【００２０】
まず、図２に示すように、ｐ型にドープされたシリコン基板１１内に、素子領域を電気的に分離するために、例えば深さ２５００Å程度のＳＴＩ（Shallow Trench Isolation）構造の素子分離領域１２が形成される。次に、素子領域上に、ゲート電極１３ａ，１３ｂ，１３ｃがゲート絶縁膜（例えばシリコン酸化膜）を介して形成される。次に、ゲート電極１３ａ，１３ｂを挟んでシリコン基板１１の表面にｎ型拡散層１４ａ，１４ｂが形成される。さらに、シリコン基板１１の上面から２μｍ程度の深さを有するｎ型にドープされたＮウェル領域１７が形成され、このＮウェル領域１７の表面にｐ型拡散層１８が形成される。このようにして、メモリセル部には、読み出し用スイッチング素子としてのＮＭＯＳＦＥＴ１５が形成され、周辺回路部には、ＮＭＯＳＦＥＴ１６及びＰＭＯＳＦＥＴ１９を有するＣＭＯＳ回路２０が形成される。
【００２１】
次に、図３に示すように、スイッチング素子及びＣＭＯＳ回路２０上に第１の層間絶縁膜２１が堆積され、この第１の層間絶縁膜２１の上面がＣＭＰ（Chemical Mechanical Polish）又はレジストエッチバックを用いて平坦化される。ここで、第１の層間絶縁膜２１は例えばＢＰＳＧ（Boron Phosphorous Silicate Glass）膜及びプラズマＣＶＤ（Chemical Vapor Deposition）−シリコン酸化膜を用いており、これらの合計膜厚は４０００Å程度である。尚、第１の層間絶縁膜２１の少なくとも一部にＬＰＣＶＤシリコン酸化膜を用いてもよい。
【００２２】
次に、通常のリソグラフィ技術を用いてパターニングされたフォトレジストをマスクにして、第１のコンタクトホール２２ａ，２２ｂ，２２ｃ，２２ｄ，２２ｅ，２２ｆがＲＩＥ（Reactive Ion Etching）で第１の層間絶縁膜２１内に開口される。そして、再度、通常のリソグラフィ技術を用いてパターニングされたフォトレジストをマスクにして、第１のメタル配線用トレンチ２３ａ，２３ｂ，２３ｃ，２３ｄ，２３ｅ，２３ｆが第１のコンタクトホール２２ａ，２２ｂ，２２ｃ，２２ｄ，２２ｅ，２２ｆと連通してそれぞれ形成される。
【００２３】
次に、全面に例えばＴｉＮからなる４００Åのバリアメタル膜（図示せず）がＣＶＤ法で堆積され、このバリアメタル膜上に例えばＷからなる約３０００Åの導電材がＢｌａｎｋｅｔ−Ｗ−ＣＶＤ法を用いて形成される。これにより、第１のコンタクトホール２２ａ，２２ｂ，２２ｃ，２２ｄ，２２ｅ，２２ｆ及び第１のメタル配線用トレンチ２３ａ，２３ｂ，２３ｃ，２３ｄ，２３ｅ，２３ｆ内はバリアメタル膜及び導電材で埋め込まれる。続いて、第１の層間絶縁膜２１の上面が露出するまで、バリアメタル膜及び導電材がＣＭＰ法で除去される。このようにして、ｎ型拡散層１４ａ，１４ｂ及びｐ型拡散層１８につながる第１のコンタクト２４ａ，２４ｂ，２４ｃ，２４ｄ，２４ｅ，２４ｆ及び第１のメタル配線２５ａ，２５ｂ，２５ｃ，２５ｄ，２５ｅ，２５ｆが形成される。
【００２４】
次に、図４に示すように、第１の層間絶縁膜２１及び第１のメタル配線２５ａ，２５ｂ，２５ｃ，２５ｄ，２５ｅ，２５ｆ上に第２の層間絶縁膜２６が堆積され、この第２の層間絶縁膜２６の上面が平坦化される。ここで、第２の層間絶縁膜２６は、例えばプラズマＣＶＤ−シリコン酸化膜からなり、合計膜厚は例えば５０００Å程度である。尚、第２の層間絶縁膜２６の少なくとも一部にＢＰＳＧ膜やＬＰＣＶＤシリコン酸化膜を用いてもよい。
【００２５】
その後は、上述する第１のコンタクト２４ａ，２４ｂ，２４ｃ，２４ｄ，２４ｅ，２４ｆ及び第１のメタル配線２５ａ，２５ｂ，２５ｃ，２５ｄ，２５ｅ，２５ｆと同様の手法を用いて、第２の層間絶縁膜２６内に第２のコンタクト２７ａ，２７ｃ，２７ｄ，２７ｅ，２７ｆ及び第２のメタル配線２８ａ，２８ｂ，２８ｃ，２８ｄ，２８ｅ，２８ｆが形成される。
【００２６】
次に、図５に示すように、第２の層間絶縁膜２６及び第２のメタル配線２８ａ，２８ｂ，２８ｃ，２８ｄ，２８ｅ，２８ｆ上に第３の層間絶縁膜２９が堆積され、この第３の層間絶縁膜２９の上面が平坦化される。ここで、第３の層間絶縁膜２９は、例えばプラズマＣＶＤ−シリコン酸化膜からなり、５００Å乃至１５００Å程度の膜厚である。
【００２７】
次に、この状態で、重水素を含むガスを用いたシンター工程を行う。すなわち、窒素（Ｎ2）＋重水素（Ｄ2）ガスをチャンバーに導入し、基板温度を４００〜４５０℃まで上昇させて、約６０分のアニールを行う。これにより、ゲート電極１３ａ，１３ｂ，１３ｃ下のＳｉ−ＳｉＯ2膜界面部、ＰＮ接合部、及びチャネル部等のシリコンダングリンボンドがＳｉ−Ｈ結合に加えてＳｉ−Ｄ結合で終端され、シリコン基板１１の一部にはＳｉ−Ｄ結合領域１０ａ，１０ｂ，１０ｃが存在することになる。尚、アニール時のガスは、少なくとも重水素が含まれていればよく、重水素以外に例えば窒素や酸素等が含まれていてもよい。また、このアニール時のガスが重水素と窒素とからなる混合ガスの場合、例えばＤ２：Ｎ２＝１：１の比率のガスが用いられる。
【００２８】
次に、図６に示すように、第３の層間絶縁膜２９内に、第２のメタル配線２８ａに接続する下部電極用コンタクト３０が形成される。
【００２９】
次に、図７に示すように、第３の層間絶縁膜２９及び下部電極用コンタクト３０上に、例えばＴａからなる５００Åの膜厚の下部電極膜３１ａ、ＭＴＪ膜３２ａ、例えばＴａからなる１０００Åの膜厚のハードマスク層３３ａが順に堆積される。次に、ハードマスク層３３ａ上に、通常のリソグラフィ技術でパターニングされたＭＴＪ用のマスクレジスト（図示せず）が形成される。そして、このマスクレジストをマスクとしてハードマスク層３３ａがＲＩＥでパターニングされた後、マスクレジストがアッシャーで剥離される。続いて、ハードマスク層３３ａをマスクとしてイオンミリング又はＲＩＥ技術を用いてＭＴＪ膜３２ａがセル毎に分離され、ＭＴＪ素子３２が形成される。尚、ハードマスク層３３ａはコンタクト３３として機能する。
【００３０】
次に、図８に示すように、ＭＴＪ素子３２を保護するために、ＲＦスパッタ法で全面にＳｉＯｘ膜からなるマスクレジスト３４が形成され、このマスクレジスト３４が通常のリソグラフィ技術でパターニングされる。このパターニングされたマスクレジスト３４を用いて、下部電極膜３１ａがＲＩＥ法でセル毎に分離される。これにより、下部電極３１が形成される。
【００３１】
次に、図９に示すように、ＲＦスパッタ法で、全面にＳｉＯｘ膜からなる第４の層間絶縁膜３６が形成され、この第４の層間絶縁膜３６の上面がＣＭＰ又はレジストエッチバックを用いて平坦化される。これにより、ＭＴＪ素子３２上のコンタクト３３の上面が露出する。続いて、周辺回路用のコンタクト３７ｃ，３７ｄ，３７ｅ，３７ｆが、第２のメタル配線２８ｃ，２８ｄ，２８ｅ，２８ｆと接続するように形成される。
【００３２】
最後に、図１に示すように、スパッタ法で例えばＡｌＣｕからなる配線材が全面に形成される。その後、通常のリソグラフィ技術でレジストマスク（図示せず）が形成され、このレジストマスクを用いて配線材がＲＩＥでパターニングされる。これにより、ＭＴＪ素子３２の上部配線３８ａと、周辺回路部の第３のメタル配線３８ｃ，３８ｄ，３８ｅ，３８ｆとが形成される。
【００３３】
上記第１の実施形態によれば、ＭＴＪ素子３２を形成する前に、窒素（Ｎ2）＋重水素（Ｄ2）ガスを用いたアニールを行っている。このため、ゲート電極１３ａ，１３ｂ，１３ｃ下のＳｉ−ＳｉＯ2膜界面部、ＰＮ接合部、及びチャネル部等にできているシリコンダングリングボンドを、Ｓｉ−Ｈ結合に加えて、Ｓｉ−Ｄ結合によっても終端できる。従って、その後のプロセスを経ても切れ難いＳｉ−Ｄ結合領域１０ａ，１０ｂ，１０ｃが存在するため、ＭＴＪ素子３２の形成後に高温アニール工程を導入しなくても、経時劣化することのない、特性の安定した、ＭＲＡＭに適したトランジスタ１５，１６，１９を形成することが可能となる。
【００３４】
また、メモリセル部では、スイッチング素子として機能するトランジスタ１５の閾値変動やトランジスタ特性のばらつきの抑制、そして信頼性の向上を図ることができるため、ＭＲＡＭの読み出しマージンを向上させることができる。
【００３５】
また、メモリセル部では、ＭＴＪ素子３２のパターニング時に、ダメージの生じやすいイオンミリニングを行う。従来のようにシリコンダングリングボンドをＳｉ−Ｈ結合のみで終端させている場合は、このイオンミリニングによりＳｉ−Ｈ結合が非常に切れやすかった。しかし、第１の実施形態のようにシリコンダングリングボンドをＳｉ−Ｈ結合に加えてＳｉ−Ｄ結合によっても終端させることで、イオンミリニングによっても切れにくい状態を作り出すことができる。
【００３６】
また、周辺回路部では、トランジスタ１６，１９からなるＣＭＯＳ回路２０の特性を向上させることができる。
【００３７】
［第２の実施形態］
第２の実施形態は、シリコン基板に最も近い層間絶縁膜を重水素シラン（ＳｉＤ4）ガスを用いて成膜することで、第１の実施形態よりもダングリングボンドの終端に占めるＳｉ−Ｈ結合に対するＳｉ−Ｄ結合の割合を高めることが可能な例である。
【００３８】
図１０は、本発明の第２の実施形態に係る磁気ランダムアクセスメモリの断面図を示す。図１０に示すように、第２の実施形態において、第１の実施形態と異なる点は、重水素シラン（ＳｉＤ4）ガスを用いて、シリコン基板１１に最も近い層間絶縁膜４０を成膜する点である。この層間絶縁膜４０の少なくとも一部は、ＢＰＳＧ膜、ＬＰＣＶＤシリコン酸化膜、プラズマＣＶＤシリコン酸化膜のいずれかの膜を含んでいる。
【００３９】
第１の実施形態では、ＭＴＪ素子３２を形成する直前にＤ2（重水素）ガスを用いたアニールを行うので、第１乃至第３の層間絶縁膜２１，２６，２９からなる層間絶縁膜の全体に重水素原子が存在していた。
【００４０】
これに対し、第２の実施形態では、第１の層間絶縁膜４０の形成時に重水素シラン（ＳｉＤ4）ガスを用いるため、重水素原子は、第１乃至第３の層間絶縁膜４０，２６，２９からなる層間絶縁膜の全体ではなく、主に第１の層間絶縁膜４０に存在する。
【００４１】
また、第２の実施形態では、ダングリングボンドをＳｉ−Ｈ結合に加えてＳｉ−Ｄ結合によっても終端させるため、ゲート電極１３ａ，１３ｂ，１３ｃ下のＳｉ−ＳｉＯ2膜界面部、ＰＮ接合部、及びチャネル部等の一部には、Ｓｉ−Ｄ結合領域１０ａ，１０ｂ，１０ｃが存在する。ここで、ダングリングボンドの終端に占めるＳｉ−Ｈ結合に対するＳｉ−Ｄ結合の割合は、第１の実施形態より高くなっている。
【００４２】
図１１は、本発明の第２の実施形態に係る磁気ランダムアクセスメモリの製造工程の断面図を示す。以下に、第２の実施形態の製造方法において、第１の実施形態と異なる工程を主に説明する。
【００４３】
まず、図１１に示すように、メモリセル部には、スイッチング素子としてのＮＭＯＳＦＥＴ１５が形成され、周辺回路部には、ＮＭＯＳＦＥＴ１６及びＰＭＯＳＦＥＴ１９を有するＣＭＯＳ回路２０が形成される。
【００４４】
次に、スイッチング素子及びＣＭＯＳ回路２０上に第１の層間絶縁膜４０が堆積され、この第１の層間絶縁膜２１の上面がＣＭＰ又はレジストエッチバックを用いて平坦化される。
【００４５】
ここで、第１の層間絶縁膜４０には、例えばＢＰＳＧ及びプラズマＣＶＤ−シリコン酸化膜が用いられ、これらの合計膜厚は４０００Å程度である。
【００４６】
そして、第１の層間絶縁膜４０であるプラズマＣＶＤ−シリコン酸化膜の堆積時には、通常のプラズマＣＶＤ法でシリコン酸化膜を形成するのに用いられるＳｉＨ4＋Ｏ2ガス又はＳｉＨ4＋４Ｎ2Ｏガスのシラン（ＳｉＨ4）に代わって、重水素シラン（ＳｉＤ4）を用いて、ＳｉＤ4＋Ｏ2又はＳｉＤ4＋４Ｎ2Ｏという組み合わせを利用する。尚、重水素シラン（ＳｉＤ4）の代わりに、例えば重水素ジクロロシラン（ＳｉＣｌ2Ｄ2）等の重水素シランクロライドを用いてもよい。
【００４７】
また、第１の層間絶縁膜４０であるＢＰＳＧ膜の堆積時にも、通常のＢＰＳＧ膜の材料ガスであるＳｉＨ4＋Ｏ2やＳｉＣｌ2Ｈ2＋Ｏ2ガスのシラン（ＳｉＨ4）やジクロロシラン（ＳｉＣｌ2Ｈ2）に代わって、重水素シラン（ＳｉＤ4）や重水素ジクロロシラン（ＳｉＣｌ2Ｄ2）等の重水素シランクロライドを用いてもよい。
【００４８】
尚、第１の層間絶縁膜４０としてＬＰＣＶＤシリコン酸化膜を堆積してもよく、このＬＰＣＶＤシリコン酸化膜の成膜時にも重水素シラン（ＳｉＤ4）や重水素ジクロロシラン（ＳｉＣｌ2Ｄ2）等の重水素シランクロライドを含んだガスが用いられる。
【００４９】
以上のように、第１の層間絶縁膜４０の少なくとも一部の成膜時に重水素シラン（ＳｉＤ4）や重水素ジクロロシラン（ＳｉＣｌ2Ｄ2）等の重水素シランクロライドを用いることで、重水素（Ｄ4）がシリコン基板１１に取り入れられ、ゲート電極１３ａ，１３ｂ，１３ｃ下のＳｉ−ＳｉＯ2膜界面部、ＰＮ接合部、及びチャネル部等のダングリンボンドがＳｉ−Ｈ結合に加えてＳｉ−Ｄ結合でも終端され、Ｓｉ−Ｄ結合領域１０ａ，１０ｂ，１０ｃが存在することになる。
【００５０】
上記第２の実施形態によれば、少なくとも重水素とシランとを含んだガス（例えば、重水素シラン（ＳｉＤ4）や重水素ジクロロシラン（ＳｉＣｌ2Ｄ2）等の重水素シランクロライドを含んだガス）を用いて、第１の層間絶縁膜４０であるＢＰＳＧ膜やプラズマＣＶＤ−シリコン酸化膜を成膜する。これにより、この成膜段階で、ＭＯＳＦＥＴ１５，１６，１９のゲート電極１３ａ，１３ｂ，１３ｃ下のＳｉ−ＳｉＯ2膜界面部、ＰＮ接合部、チャネル部等にできているシリコンダングリングボンドがＳｉ−Ｄ結合によって終端される。従って、第３の層間絶縁膜２９を成膜した後に窒素（Ｎ2）＋重水素（Ｄ2）ガスを用いたアニールを行う第１の実施形態よりも、より多くの重水素（Ｄ4）をシリコン基板１１に取り入れることができる。このため、ダングリングボンドの終端に占めるＳｉ−Ｈ結合に対するＳｉ−Ｄ結合の割合を第１の実施形態よりも高めることができ、その分だけ、その後のプロセスでのＭＯＳＦＥＴ特性の劣化に対する耐性を第１の実施形態よりも向上させることができる。
【００５１】
尚、第２の実施形態において、第３の層間絶縁膜２９を形成した後、上記第１の実施形態における窒素（Ｎ2）＋重水素（Ｄ2）ガスを用いたアニール工程を追加することも可能である。
【００５２】
［第３の実施形態］
第３の実施形態は、第２の実施形態において、ＭＴＪ素子を形成する前に、シリコン窒化膜を形成してから窒素（Ｎ2）＋重水素（Ｄ2）ガスを用いたアニールを行う工程を追加したものである。
【００５３】
図１２は、本発明の第３の実施形態に係る磁気ランダムアクセスメモリの断面図を示す。図１２に示すように、第３の実施形態において、第２の実施形態と異なる点は、ＭＴＪ素子を形成する前に、シリコン窒化膜を形成してから窒素（Ｎ2）＋重水素（Ｄ2）ガスを用いたアニールを行う点である。
【００５４】
第２の実施形態では、重水素原子は、第１乃至第３の層間絶縁膜４０，２６，２９からなる層間絶縁膜の全体ではなく、主に第１の層間絶縁膜４０に存在する。
【００５５】
これに対し、第３の実施形態では、ＭＴＪ素子３２を形成する前に、まずシリコン窒化膜を形成し、そして、重水素ガスを用いたアニールを行う（詳細は後述する）。このため、第１乃至第３の層間絶縁膜４０，２６，２９からなる層間絶縁膜の全体に重水素原子が存在し、特に第１の層間絶縁膜４０中に重水素原子が多く存在する。
【００５６】
また、第３の実施形態では、ダングリングボンドをＳｉ−Ｈ結合に加えてＳｉ−Ｄ結合によっても終端させるため、ゲート電極１３ａ，１３ｂ，１３ｃ下のＳｉ−ＳｉＯ2膜界面部、ＰＮ接合部、及びチャネル部等の少なくとも一部には、Ｓｉ−Ｄ結合領域１０ａ，１０ｂ，１０ｃが存在する。ここで、ダングリングボンドの終端に占めるＳｉ−Ｈ結合に対するＳｉ−Ｄ結合の割合は、第１及び第２の実施形態より高くなっている。
【００５７】
図１３乃至図１５は、本発明の第３の実施形態に係る磁気ランダムアクセスメモリの製造工程の断面図を示す。以下に、第３の実施形態の製造方法において、第１の実施形態と異なる工程を主に説明する。
【００５８】
まず、図１３に示すように、メモリセル部には、スイッチング素子としてのＮＭＯＳＦＥＴ１５が形成され、周辺回路部には、ＮＭＯＳＦＥＴ１６及びＰＭＯＳＦＥＴ１９を有するＣＭＯＳ回路２０が形成される。
【００５９】
次に、スイッチング素子及びＣＭＯＳ回路２０上に、例えばＢＰＳＧ膜、ＬＰＣＶＤシリコン酸化膜、プラズマＣＶＤシリコン酸化膜等からなる第１の層間絶縁膜４０が堆積される。
【００６０】
この第１の層間絶縁膜４０の成膜時には、第２の実施形態と同様の手法で、重水素シラン（ＳｉＤ4）や重水素ジクロロシラン（ＳｉＣｌ2Ｄ2）等の重水素シランクロライドを用いる。その結果、この重水素（Ｄ4）がシリコン基板１１に取り入れられ、ゲート電極１３ａ，１３ｂ，１３ｃ下のＳｉ−ＳｉＯ2膜界面部、ＰＮ接合部、及びチャネル部等のダングリンボンドの少なくとも一部がＳｉ−Ｄ結合で終端され、Ｓｉ−Ｄ結合領域１０ａ，１０ｂ，１０ｃが存在することになる。
【００６１】
その後、第１の層間絶縁膜２１の上面がＣＭＰ又はレジストエッチバックを用いて平坦化される。
【００６２】
次に、図１４に示すように、第１の層間絶縁膜４０上に第２の層間絶縁膜２６が形成され、この第２の層間絶縁膜２６上にシリコン窒化膜４１が形成される。ここで、シリコン窒化膜４１は、例えば重水素シラン（ＳｉＤ4）＋窒素（Ｎ2）ガスを用いたプラズマＣＶＤ法で堆積される。このため、重水素（Ｄ4）がシリコン基板１１にさらに取り入れられる。尚、シリコン窒化膜４１の形成では、重水素シラン（ＳｉＤ4）の代わりに、重水素ジクロロシラン（ＳｉＣｌ2Ｄ2）等の重水素シランクロライドを用いてもよい。
【００６３】
次に、この状態で、窒素（Ｎ2）＋重水素（Ｄ2）ガスをチャンバーに導入し、基板温度を４００〜４５０℃まで上昇させて、約６０分のアニールを行う。これにより、重水素（Ｄ4）がシリコン基板１１にさらに取り入れられ、ゲート電極１３ａ，１３ｂ，１３ｃ下のＳｉ−ＳｉＯ2膜界面部、ＰＮ接合部、及びチャネル部等のダングリンボンドがＳｉ−Ｄ結合でさらに終端される。
【００６４】
上記アニール後、例えばＣＤＥ（Chemical Dry Etching）法で、シリコン窒化膜４１が剥離除去される。
【００６５】
次に、図１５に示すように、第１の実施形態と同様の手法で、第２の層間絶縁膜２６内に、第２のコンタクト２７ａ，２７ｃ，２７ｄ，２７ｅ，２７ｆ及び第２のメタル配線２８ａ，２８ｂ，２８ｃ，２８ｄ，２８ｅ，２８ｆが形成される。その後は、第１の実施形態と同様であるため、説明は省略する。
【００６６】
上記第３の実施形態によれば、重水素を含んだガス（例えば、重水素シラン（ＳｉＤ4）や重水素ジクロロシラン（ＳｉＣｌ2Ｄ2）を含んだガス）を用いて、第１の層間絶縁膜４０であるＢＰＳＧ膜やプラズマＣＶＤ−シリコン酸化膜を成膜するため、上記第２の実施形態と同様の効果を得ることができる。
【００６７】
さらに、重水素シラン（ＳｉＤ4）ガスを用いてシリコン窒化膜４１を形成して、窒素（Ｎ2）＋重水素（Ｄ2）ガスを用いたアニールを施すことにより、第１及び第２の実施形態よりも、さらに効果的に重水素（Ｄ2）をシリコン基板１１中に取り込むことが可能になる。その結果、ダングリングボンドの終端に占めるＳｉ−Ｈ結合に対するＳｉ−Ｄ結合の割合を第１の実施形態よりも高めることができ、その分だけ、その後のプロセスでのＭＯＳＦＥＴ特性の劣化に対する耐性を第１及び第２の実施形態よりも向上させることができる。
【００６８】
尚、第３の実施形態において、層間絶縁膜４０の成膜の際、重水素を含んだガスを用いずに、通常のシラン（ＳｉＨ4）ガスを用いてもよい。
【００６９】
［第４の実施形態］
第４の実施形態は、トランジスタのゲート電極を重水素シラン（ＳｉＤ4）ガスを用いて成膜することで、上記各実施形態よりもダングリングボンドの終端に占めるＳｉ−Ｈ結合に対するＳｉ−Ｄ結合の割合を高めることが可能な例である。
【００７０】
図１６は、本発明の第４の実施形態に係る磁気ランダムアクセスメモリの断面図を示す。図１６に示すように、第４の実施形態において、第１の実施形態と異なる点は、重水素シラン（ＳｉＤ4）ガスを用いてゲート電極５３ａ，５３ｂ，５３ｃ用のポリシリコン膜５２を成膜することで、ゲート電極５３ａ，５３ｂ，５３ｃ内に重水素原子が存在している点である。
【００７１】
また、第４の実施形態では、ゲート電極１３ａ，１３ｂ，１３ｃ下のＳｉ−ＳｉＯ2膜界面部、ＰＮ接合部、及びチャネル部等には、上記各実施形態よりも、Ｓｉ−Ｄ結合領域１０ａ，１０ｂ，１０ｃが多く存在する。
【００７２】
図１７及び図１８は、本発明の第４の実施形態に係る磁気ランダムアクセスメモリの製造工程の断面図を示す。以下に、第４の実施形態の製造方法において、第１の実施形態と異なる工程を主に説明する。
【００７３】
まず、図１７に示すように、シリコン基板１１上の自然酸化膜を除去した状態で、約６０Å程度の熱酸化膜５１がシリコン基板１１上に形成される。続いて、基板温度を６００〜７００℃に加熱した状態で、通常用いられるシランガス（ＳｉＨ4）に代えて重水素シラン（ＳｉＤ4）ガスを導入して、ゲート電極５３ａ，５３ｂ，５３ｃ用のポリシリコン膜５２がＬＰＣＶＤ法で堆積される。尚、ポリシリコン膜５２の形成では、重水素シラン（ＳｉＤ4）の代わりに、重水素ジクロロシラン（ＳｉＣｌ2Ｄ2）等の重水素シランクロライドを用いてもよい。
【００７４】
次に、図１８に示すように、通常のリソグラフィ及びＲＩＥ法を用いてポリシリコン膜５２がパターニングされ、ゲート電極５３ａ，５３ｂ，５３ｃが形成される。次に、ゲート電極５３ａ，５３ｂ，５３ｃをマスクとした拡散層のイオン注入、サイドウォールの形成、再度拡散層のイオン注入、ゲート電極５３ａ，５３ｂ，５３ｃ上にバリア用のシリコン窒化膜の形成がそれぞれ行われる。その後は、第１の実施形態と同様であるが、窒素（Ｎ2）＋重水素（Ｄ2）ガスを用いたアニール工程は省略してもよい。
【００７５】
尚、ポリシリコン膜５２の抵抗をトランジスタ動作に必要な低抵抗に保つために、ポリシリコン膜５２中に燐（Ｐ）をドープしたり、ポリシリコン膜５２の上部にＷＳｉ（タングステンシリサイド）を堆積したりするプロセスを組み合わせてもよい。
【００７６】
上記第４の実施形態によれば、ポリシリコンからなるゲート電極５３ａ，５３ｂ，５３ｃを形成した段階でＭＯＳＦＥＴ領域のシリコンダングリングボンドが重水素雰囲気にさらされるため、上記第１乃至第３の実施形態よりも早い段階でシリコンダングリングボンドを重水素で結合させることができる。その結果、ダングリングボンドの大半をＳｉ−Ｄ結合によって終端されるため、その後のプロセスでのＭＯＳＦＥＴ特性の劣化に対する耐性を第１乃至第３の実施形態よりも向上させることができる。
【００７７】
尚、第４の実施形態において、第２の実施形態や第３の実施形態を組み合わせることも可能である。
【００７８】
［第５の実施形態］
第５の実施形態は、トランジスタのゲート絶縁膜を重水素（Ｄ2）ガスを用いて成膜することで、上記各実施形態よりもダングリングボンドの終端に占めるＳｉ−Ｈ結合に対するＳｉ−Ｄ結合の割合を高めることが可能な例である。
【００７９】
図１９は、本発明の第５の実施形態に係る磁気ランダムアクセスメモリの断面図を示す。図１９に示すように、第５の実施形態において、第１の実施形態と異なる点は、重水素（Ｄ2）ガスを用いてゲート絶縁膜６０ａ，６０ｂ，６０ｃ用の熱酸化膜を形成することで、ゲート絶縁膜６０ａ，６０ｂ，６０ｃ内に重水素原子が存在している点である。
【００８０】
また、第５の実施形態では、ゲート電極１３ａ，１３ｂ，１３ｃ下のＳｉ−ＳｉＯ2膜界面部、ＰＮ接合部、及びチャネル部等には、上記各実施形態よりも、Ｓｉ−Ｄ結合領域１０ａ，１０ｂ，１０ｃが多く存在する。
【００８１】
図２０は、本発明の第５の実施形態に係る磁気ランダムアクセスメモリの製造工程の断面図を示す。以下に、第５の実施形態の製造方法において、第１の実施形態と異なる工程を主に説明する。
【００８２】
まず、図２０に示すように、シリコン基板１１上の自然酸化膜を除去した状態で、熱酸化法により約６０Å程度の熱酸化膜６０がシリコン基板１１上に形成される。この熱酸化膜６０の形成は、重水素（Ｄ2）＋酸素（Ｏ2）ガスを用いて行われる。次に、熱酸化膜６０上にゲート電極材（例えばポリシリコン）６１が形成される。その後は、第１の実施形態と同様であるが、窒素（Ｎ2）＋重水素（Ｄ2）ガスを用いたアニール工程は省略してもよい。
【００８３】
上記第５の実施形態によれば、ゲート絶縁膜６０ａ，６０ｂ，６０ｃを形成した段階でＭＯＳＦＥＴ領域のシリコンダングリングボンドが重水素雰囲気にさらされるため、上記第１乃至第４の実施形態よりも早い段階でシリコンダングリングボンドを重水素で結合させることができる。その結果、ダングリングボンドの大半をＳｉ−Ｄ結合によって終端されるため、その後のプロセスでのＭＯＳＦＥＴ特性の劣化に対する耐性を第１乃至第４の実施形態よりも向上させることができる。
【００８４】
尚、第５の実施形態において、第２乃至第４の実施形態をそれぞれ組み合わせることも可能である。
【００８５】
［第６の実施形態］
第６の実施形態は、ゲート電極の上面及び側面を覆う絶縁膜を重水素（Ｄ2）を含むガスを用いて成膜することで、上記第１乃至第３の実施形態よりもダングリングボンドの終端に占めるＳｉ−Ｈ結合に対するＳｉ−Ｄ結合の割合を高めることが可能な例である。
【００８６】
図２１は、本発明の第６の実施形態に係る磁気ランダムアクセスメモリの断面図を示す。図２１に示すように、第６の実施形態において、第１の実施形態と異なる点は、重水素（Ｄ2）を含むガスを用いてゲート電極１３ａ，１３ｂ，１３ｃの上面及び側面を覆う絶縁膜７０ａ，７０ｂ，７０ｃ，７１を成膜することで、この絶縁膜７０ａ，７０ｂ，７０ｃ，７１内に重水素原子が存在している点である。この絶縁膜７０ａ，７０ｂ，７０ｃ，７１は、ｎ型拡散層１４ａ，１４ｂの上面を含むシリコン基板１１の上面も覆う。
【００８７】
また、第６の実施形態では、ゲート電極１３ａ，１３ｂ，１３ｃ下のＳｉ−ＳｉＯ2膜界面部、ＰＮ接合部、及びチャネル部等には、上記第１乃至第３の実施形態よりも、Ｓｉ−Ｄ結合領域１０ａ，１０ｂ，１０ｃが多く存在する。
【００８８】
図２２は、本発明の第６の実施形態に係る磁気ランダムアクセスメモリの製造工程の断面図を示す。以下に、第６の実施形態の製造方法において、第１の実施形態と異なる工程を主に説明する。
【００８９】
まず、図２２に示すように、シリコン基板１１上にゲート電極１３ａ，１３ｂ，１３ｃがゲート絶縁膜（例えばシリコン酸化膜）を介して形成される。次に、ｎ型拡散層１４ａ，１４ｂ、Ｎウェル領域１７、ｐ型拡散層１８が形成される。このようにして、メモリセル部には、読み出し用スイッチング素子としてのＮＭＯＳＦＥＴ１５が形成され、周辺回路部には、ＮＭＯＳＦＥＴ１６及びＰＭＯＳＦＥＴ１９を有するＣＭＯＳ回路２０が形成される。
【００９０】
次に、ゲート電極１３ａ，１３ｂ，１３ｃの上面及び側面に第１の絶縁膜７０ａ，７０ｂ，７０ｃが形成され、この第１の絶縁膜７０ａ，７０ｂ，７０ｃ及びシリコン基板１１上に第２の絶縁膜７１が形成される。ここで、第１及び第２の絶縁膜７０ａ，７０ｂ，７０ｃ，７１は、例えばシリコン窒化膜からなり、ジクロロシラン（ＳｉＣｌ2Ｈ2）＋
重水素化アンモニア（ＮＤ3）ガスを用いてＬＰＣＶＤ法で形成される。その後は、第１の実施形態と同様であるが、窒素（Ｎ2）＋重水素（Ｄ2）ガスを用いたアニール工程は省略してもよい。
【００９１】
上記第６の実施形態によれば、ゲート電極の上面及び側面を覆う絶縁膜７０ａ，７０ｂ，７０ｃ，７１を形成した段階でＭＯＳＦＥＴ領域のシリコンダングリングボンドが重水素雰囲気にさらされるため、上記第１乃至第３の実施形態よりも早い段階でシリコンダングリングボンドを重水素で結合させることができる。その結果、ダングリングボンドの大半をＳｉ−Ｄ結合によって終端されるため、その後のプロセスでのＭＯＳＦＥＴ特性の劣化に対する耐性を第１乃至第３の実施形態よりも向上させることができる。
【００９２】
尚、第６の実施形態において、第２乃至第５の実施形態をそれぞれ組み合わせることも可能である。
【００９３】
上記本発明の第１乃至第６の実施形態は、以下ように種々変更することが可能である。
【００９４】
例えば、ＭＴＪ素子３２の下方の多層配線は２層になっているが、第３のコンタクト及び第３のメタル配線等を形成することで多層配線の総数を変更することも可能であるし、必要な箇所に配線を適宜追加することも可能である。
【００９５】
また、メモリセル部は、上記各実施形態で示した１ＭＴＪ＋１トランジスタの構造に限定されず、種々変更することも可能である。
【００９６】
また、シリコン−シリコン酸化膜界面のダングリングボンドの終端に関して、第４の実施形態よりもさらに効果的な方法として、ゲート酸化膜の形成時に重水素を用いることも可能である。この場合、例えば、基板温度８５０度にて、重水素（Ｄ2）＋酸素（Ｏ2）の混合ガスを導入してシリコン基板の表面を酸化し、そのまま引き続きポリシリコン電極を形成することも可能である。
【００９７】
また、シリコン−シリコン酸化膜界面のダングリングボンドの終端方法として、ゲート電極の側壁絶縁膜（例えばシリコン窒化膜）に重水素を用いることによって、界面に重水素を導入することも可能である。
【００９８】
また、ゲート電極を形成する材料としては、例えば、ポリシリコンや、ポリシリコンとポリメタル（Ｗ−Ｓｉ等）との積層等があげられる。
【００９９】
また、ゲート電極の上面及び側面を覆う絶縁膜としては、例えば、重水素を含むシリコン窒化膜等があげられる。
【０１００】
また、ゲート電極は、例えば次のようなプロセスで形成される。まず、シリコン基板の表面が酸化された後、ゲート電極材（例えばポリメタル膜）及びキャップ材（例えばシリコン窒化膜）が堆積される。次に、ＲＩＥによりゲート電極材がパターニングされ、ゲート電極が形成される。次に、酸化プロセスによりゲート電極の側面が酸化され、側壁絶縁膜が形成される。その後、全面が絶縁膜（例えば重水素を含むシリコン窒化膜）が覆われる。
【０１０１】
尚、本発明の第１乃至第６の実施形態に係る磁気ランダムアクセスメモリ（半導体記憶装置）は、様々な装置に適用することが可能である。これらのいくつかの適用例を図２３乃至図２９に示す。
【０１０２】
（適用例１）
図２３は、デジタル加入者線（ＤＳＬ）用モデムのＤＳＬデータパス部分を抽出して示している。このモデムは、プログラマブルデジタルシグナルプロセッサ（ＤＳＰ：Digital Signal Processor）１００、アナログ−デジタル（Ａ／Ｄ）コンバータ１１０、デジタル−アナログ（Ｄ／Ａ）コンバータ１２０、送信ドライバ１３０、及び受信機増幅器１４０などを含んでいる。
【０１０３】
図２３では、バンドパスフィルタを省略しており、その代わりに回線コードプログラム（ＤＳＰで実行される、コード化された加入者回線情報、伝送条件等（回線コード；ＱＡＭ、ＣＡＰ、ＲＳＫ、ＦＭ、ＡＭ、ＰＡＭ、ＤＷＭＴ等）に応じてモデムを選択、動作させるためのプログラム）を保持するための種々のタイプのオプションのメモリとして、本実施形態の磁気ランダムアクセスメモリ（ＭＲＡＭ）１７０とＥＥＰＲＯＭ１８０を示している。
【０１０４】
尚、本適用例では、回線コードプログラムを保持するためのメモリとして磁気ランダムアクセスメモリ１７０とＥＥＰＲＯＭ１８０との２種類のメモリを用いているが、ＥＥＰＲＯＭ１８０を磁気ランダムアクセスメモリに置き換えてもよい。すなわち、２種類のメモリを用いず、磁気ランダムアクセスメモリのみを用いるように構成してもよい。
【０１０５】
（適用例２）
図２４は、別の適用例として、携帯電話端末３００を示している。通信機能を実現する通信部２００は、送受信アンテナ２０１、アンテナ共用器２０２、受信部２０３、ベースバンド処理部２０４、音声コーデックとし用いられるＤＳＰ２０５、スピーカ（受話器）２０６、マイクロホン（送話器）２０７、送信部２０８、及び周波数シンセサイザ２０９等を備えている。
【０１０６】
また、この携帯電話端末３００には、当該携帯電話端末の各部を制御する制御部２２０が設けられている。制御部２２０は、ＣＰＵ２２１、ＲＯＭ２２２、本実施形態の磁気ランダムアクセスメモリ（ＭＲＡＭ）２２３、及びフラッシュメモリ２２４がＣＰＵバス２２５を介して接続されて形成されたマイクロコンピュータである。上記ＲＯＭ２２２には、ＣＰＵ２２１において実行されるプログラムや表示用のフォント等の必要となるデータが予め記憶されている。ＭＲＡＭ２２３は、主に作業領域として用いられるものであり、ＣＰＵ２２１がプログラムの実行中において計算途中のデータなどを必要に応じて記憶したり、制御部２２０と各部との間でやり取りするデータを一時記憶したりする場合などに用いられる。また、フラッシュメモリ２２４は、携帯電話端末３００の電源がオフされても、例えば直前の設定条件などを記憶しておき、次の電源オン時に同じ設定にするような使用方法をする場合に、それらの設定パラメータを記憶しておくものである。これによって、携帯電話端末の電源がオフにされても、記憶されている設定パラメータを消失してしまうことがない。
【０１０７】
さらに、この携帯電話端末３００には、オーディオ再生処理部２１１、外部出力端子２１２、ＬＣＤコントローラ２１３、表示用のＬＣＤ（液晶ディスプレイ）２１４、及び呼び出し音を発生するリンガ２１５等が設けられている。上記オーディオ再生処理部２１１は、携帯電話端末３００に入力されたオーディオ情報（あるいは後述する外部メモリ２４０に記憶されたオーディオ情報）を再生する。再生されたオーディオ情報は、外部出力端子２１２を介してヘッドフォンや携帯型スピーカ等に伝えることにより、外部に取り出すことが可能である。このように、オーディオ再生処理部２１１を設けることにより、オーディオ情報の再生が可能となる。上記ＬＣＤコントローラ２１３は、例えば上記ＣＰＵ２２１からの表示情報をＣＰＵバス２２５を介して受け取り、ＬＣＤ２１４を制御するためのＬＣＤ制御情報に変換し、ＬＣＤ２１４を駆動して表示を行わせる。
【０１０８】
上記携帯電話端末３００には、インターフェース回路（Ｉ／Ｆ）２３１，２３３，２３５、外部メモリ２４０、外部メモリスロット２３２、キー操作部２３４、及び外部入出力端子２３６等が設けられている。上記外部メモリスロット２３２にはメモリカード等の外部メモリ２４０が挿入される。この外部メモリスロット２３２は、インターフェース回路（Ｉ／Ｆ）２３１を介してＣＰＵバス２２５に接続される。このように、携帯電話端末３００にスロット２３２を設けることにより、帯電話端末３００の内部の情報を外部メモリ２４０に書き込んだり、あるいは外部メモリ２４０に記憶された情報（例えばオーディオ情報）を携帯電話端末３００に入力したりすることが可能となる。上記キー操作部２３４は、インターフェース回路（Ｉ／Ｆ）２３３を介してＣＰＵバス２２５に接続される。キー操作部２３４から入力されたキー入力情報は、例えばＣＰＵ２２１に伝えられる。上記外部入出力端子２３６は、インターフェース回路（Ｉ／Ｆ）２３３を介してＣＰＵバス２２５に接続され、携帯電話端末３００に外部から種々の情報を入力したり、あるいは携帯電話端末３００から外部へ情報を出力したりする際の端子として機能する。
【０１０９】
尚、本適用例では、ＲＯＭ２２２、ＭＲＡＭ２２３及びフラッシュメモリ２２４を用いているが、フラッシュメモリ２２４を磁気ランダムアクセスメモリに置き換えてもよいし、さらにＲＯＭ２２２も磁気ランダムアクセスメモリに置き換えることも可能である。
【０１１０】
（適用例３）
図２５乃至図２９は、磁気ランダムアクセスメモリをスマートメディア等のメディアコンテンツを収納するカード（ＭＲＡＭカード）に適用した例をそれぞれ示す。
【０１１１】
図２５に示すように、ＭＲＡＭカード本体４００には、ＭＲＡＭチップ４０１が内蔵されている。このカード本体４００には、ＭＲＡＭチップ４０１に対応する位置に開口部４０２が形成され、ＭＲＡＭチップ４０１が露出されている。この開口部４０２にはシャッター４０３が設けられており、当該ＭＲＡＭカードの携帯時にＭＲＡＭチップ４０１がシャッター４０３で保護されるようになっている。このシャッター４０３は、外部磁場を遮蔽する効果のある材料、例えばセラミックからなっている。データを転写する場合には、シャッター４０３を開放してＭＲＡＭチップ４０１を露出させて行う。外部端子４０４はＭＲＡＭカードに記憶されたコンテンツデータを外部に取り出すためのものである。
【０１１２】
図２６及び図２７は、上記ＭＲＡＭカードにデータを転写するための、カード挿入型の転写装置の上面図及び断面図を示している。エンドユーザの使用する第２ＭＲＡＭカード４５０を、矢印で示すように転写装置５００の挿入部５１０より挿入し、ストッパ５２０で止まるまで押し込む。このストッパ５２０は第１ＭＲＡＭ５５０と第２ＭＲＡＭカード４５０を位置合わせするための部材としても働く。第２ＭＲＡＭカード４５０が所定位置に配置されると、第１ＭＲＡＭデータ書き換え制御部から外部端子５３０に制御信号が供給され、第１ＭＲＡＭ５５０に記憶されたデータが第２ＭＲＡＭカード４５０に転写される。
【０１１３】
図２８には、はめ込み型の転写装置を示す。この転写装置は、矢印で示すように、ストッパ５２０を目標に、第１ＭＲＡＭ５５０上に第２ＭＲＡＭカード４５０をはめ込みように載置するタイプである。転写方法についてはカード挿入型と同一であるので、説明を省略する。
【０１１４】
図２９には、スライド型の転写装置を示す。この転写装置は、ＣＤ−ＲＯＭドライブやＤＶＤドライブと同様に、転写装置５００に受け皿スライド５６０が設けられており、この受け皿スライド５６０が矢印で示すように移動する。受け皿スライド５６０が破線の位置に移動したときに第２ＭＲＡＭカード４５０を受け皿スライド５６０に載置し、第２ＭＲＡＭカード４５０を転写装置５００の内部へ搬送する。ストッパ５２０に第２ＭＲＡＭカード４５０の先端部が当接するように搬送される点、および転写方法についてはカード挿入型と同一であるので、説明を省略する。
【０１１５】
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【０１１６】
【図１】本発明の第１の実施形態に係わる磁気ランダムアクセスメモリを示す断面図。
【図２】本発明の第１の実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す断面図。
【図３】図２に続く、本発明の第１の実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す断面図。
【図４】図３に続く、本発明の第１の実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す断面図。
【図５】図４に続く、本発明の第１の実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す断面図。
【図６】図５に続く、本発明の第１の実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す断面図。
【図７】図６に続く、本発明の第１の実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す断面図。
【図８】図７に続く、本発明の第１の実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す断面図。
【図９】図８に続く、本発明の第１の実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す断面図。
【図１０】本発明の第２の実施形態に係わる磁気ランダムアクセスメモリを示す断面図。
【図１１】本発明の第２の実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す断面図。
【図１２】図１１に続く、本発明の第２の実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す断面図。
【図１３】本発明の第３の実施形態に係わる磁気ランダムアクセスメモリを示す断面図。
【図１４】本発明の第３の実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す断面図。
【図１５】図１４に続く、本発明の第３の実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す断面図。
【図１６】本発明の第４の実施形態に係わる磁気ランダムアクセスメモリを示す断面図。
【図１７】本発明の第４の実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す断面図。
【図１８】図１７に続く、本発明の第４の実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す断面図。
【図１９】本発明の第５の実施形態に係わる磁気ランダムアクセスメモリを示す断面図。
【図２０】本発明の第５の実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す断面図。
【図２１】本発明の第６の実施形態に係わる磁気ランダムアクセスメモリを示す断面図。
【図２２】本発明の第６の実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す断面図。
【図２３】本発明の第１乃至第６の実施形態に係る磁気ランダムアクセスメモリの適用例１について説明するためのもので、デジタル加入者線（ＤＳＬ）用モデムのＤＳＬデータパス部分を示すブロック図。
【図２４】本発明の第１乃至第６の実施形態に係る磁気ランダムアクセスメモリの適用例２について説明するためのもので、携帯電話端末を示すブロック図。
【図２５】本発明の第１乃至第６の実施形態に係る磁気ランダムアクセスメモリの適用例３について説明するためのもので、磁気ランダムアクセスメモリをスマートメディア等のメディアコンテンツを収納するカード（ＭＲＡＭカード）に適用した例を示す上面図。
【図２６】ＭＲＡＭカードにデータを転写するための転写装置を示す平面図。
【図２７】ＭＲＡＭカードにデータを転写するための転写装置を示す断面図。
【図２８】ＭＲＡＭカードにデータを転写するための、はめ込み型の転写装置を示す断面図。
【図２９】ＭＲＡＭカードにデータを転写するための、スライド型の転写装置を示す断面図。
【符号の説明】
【０１１７】
１０ａ，１０ｂ，１０ｃ…Ｓｉ−Ｄ結合領域、１１…シリコン基板、１２…素子分離領域、１３ａ，１３ｂ，１３ｃ，５３ａ，５３ｂ，５３ｃ…ゲート電極、１４ａ，１４ｂ…Ｎ型拡散層、１５，１６…ＮＭＯＳＦＥＴ、１７…Ｎウェル領域、１８…Ｐ型拡散層、１９…ＰＭＯＳＦＥＴ、２０…ＣＭＯＳ回路、２１，４０…第１の層間絶縁膜、２２ａ，２２ｂ，２２ｃ，２２ｄ，２２ｅ，２２ｆ…コンタクトホール、２３ａ，２３ｂ，２３ｃ，２３ｄ，２３ｅ，２３ｆ…第１のメタル配線用トレンチ、２４ａ，２４ｂ，２４ｃ，２４ｄ，２４ｅ，２４ｆ…第１のコンタクト、２５ａ，２５ｂ，２５ｃ，２５ｄ，２５ｅ，２５ｆ…第１のメタル配線、２６…第２の層間絶縁膜、２７ａ，２７ｃ，２７ｄ，２７ｅ，２７ｆ…第２のコンタクト、２８ａ，２８ｂ，２８ｃ，２８ｄ，２８ｅ，２８ｆ…第２のメタル配線、２９…第３の層間絶縁膜、３０…下部電極用コンタクト、３１…下部電極、３１ａ…下部電極膜、３２…ＭＴＪ素子、３２ａ…ＭＴＪ膜、３３…ハードマスク、３３ａ…ハードマスク層、３３，３４…マスクレジスト、３６…第４の層間絶縁膜、３７ｃ，３７ｄ，３７ｅ，３７ｆ…周辺回路用のコンタクト、３８ａ…上部配線、３８ｃ，３８ｄ，３８ｅ，３８ｆ…第３のメタル配線、５１，６０，６０ａ，６０ｂ，６０ｃ…ゲート絶縁膜、５２…ポリシリコン膜、６１…ゲート電極材、７０ａ，７０ｂ，７０ｃ，７１…絶縁膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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