(57)【要約】【課題】  単位セルを高密度に配列して製造したとしても一の単位セルに隣接する単位セルのアクティブエリアにまで悪影響を極力引き起こすことのないようにする。【解決手段】  第１の導電層２９の自単位メモリセル２４ａの溝部２６の上部からアクセプタ型の不純物を隣接するメモリセル２４ｂのゲート電極下のＰ領域に注入し、その後リンや砒素などのドナー型の不純物を界面部３４を含む溝部２６の上部外周に拡散させる。【選択図】  図１
2005294517.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成されたトレンチ、当該トレンチに形成されたキャパシタ、および前記トレンチに近接して形成されたセルトランジスタからなる単位セルが複数配列されたトレンチ型のＤＲＡＭ装置による半導体装置であって、
一単位セルのトレンチとセルトランジスタとを接続する界面部を含み前記トレンチ外周囲の半導体基板に形成された不純物半導体層と、
前記不純物半導体層の不純物に対して逆導電型の不純物が前記セルトランジスタ下の半導体基板領域に注入された逆導電型不純物層とを備えたことを特徴とする半導体装置。
【請求項２】
半導体基板に形成されたトレンチ、当該トレンチに形成されたキャパシタ、および前記トレンチに近接して形成されたセルトランジスタからなる単位セルが構成され、当該単位セルが複数配列されたトレンチ型のＤＲＡＭ装置による半導体装置であって、
前記トレンチ内に前記キャパシタの電極として形成された第１の導電層と、
この第１の導電層の上部の前記トレンチ側壁に形成された側壁絶縁膜と、
この側壁絶縁膜の内側に形成された第２の導電層と、
前記側壁絶縁膜の上部に前記半導体基板と接続するように形成された第３の導電層と、
前記一単位セルのセルトランジスタと前記第３の導電層とを接続する界面部を含み前記トレンチ周囲に形成された抵抗抑制用の不純物半導体層と、
この不純物半導体層の不純物に対して逆導電型の不純物が一単位セルに近接する近接単位セルに補われることにより近接単位セルの機能が補償された領域とを備えたことを特徴とする半導体装置。
【請求項３】
半導体基板に形成されたトレンチにキャパシタが形成されると共に前記トレンチに近接して形成されたセルトランジスタからなる単位セルが構成され、当該単位セルが複数配列されたトレンチ型のＤＲＡＭ装置による半導体装置の製造方法であって、
前記トレンチのセルトランジスタとの界面部を含む当該トレンチ外周囲に、前記キャパシタおよび一単位セルのトランジスタ間の抵抗抑制用の不純物半導体層を形成する工程と、
前記不純物半導体層の不純物に対して逆導電型の不純物を一単位セルに近接する近接単位セルに向けてイオン注入する工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項４】
半導体基板に形成されたトレンチにキャパシタが形成されると共に前記トレンチに近接して形成されたセルトランジスタからなる単位セルが構成され、当該単位セルが複数配列されたトレンチ型のＤＲＡＭ装置による半導体装置の製造方法であって、
前記トレンチ内に前記キャパシタの電極として一単位セルの第１の導電層を形成する工程と、
前記第１の導電層の上部の前記トレンチ側壁に側壁絶縁膜を形成する工程と、
前記側壁絶縁膜の内側における前記トレンチ内に第２の導電層を形成する工程と、
前記第２の導電層が形成された露出上部側の前記トレンチ内の前記側壁絶縁膜を除去する工程と、
前記第１および第２の導電層内の不純物に対して逆導電型の不純物を前記一単位セルに近接する近接単位セルに向けてイオン注入する工程と、
前記側壁絶縁膜が除去されたトレンチに、第３の導電層を形成する工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板に形成されたトレンチにキャパシタが形成されると共に前記トレンチに近接して形成されたセルトランジスタからなる単位セルが構成され、当該単位セルが複数配列されたトレンチ型のＤＲＡＭ装置による半導体装置の製造方法であって、
前記トレンチ内に前記キャパシタの電極として一単位セルの第１の導電層を形成する工程と、
前記第１の導電層の上部の前記トレンチ側壁に側壁絶縁膜を形成する工程と、
前記側壁絶縁膜の内側に第２の導電層を形成する工程と、
前記第２の導電層が形成された露出上部側の前記トレンチ内の前記側壁絶縁膜を除去する工程と、
前記側壁絶縁膜が除去されたトレンチ内の前記第２の導電層の上部に、第３の導電層を形成する工程と、
前記第３の導電層の上部から前記一単位セルに近接する近接単位セルの機能を補償するための不純物を近接単位セルに向けてイオン注入する工程とを備えたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、夫々不純物半導体層を備えてなる複数の単位セルが配列された半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
この種のトレンチ型のＤＲＡＭ装置の一例が特許文献１に開示されている。この特許文献１によれば、トレンチ内にＡｓ（不純物）を含む多結晶シリコン膜を埋込み形成し、その後、素子分離領域（ＳＴＩ）に埋込まれるシリコン酸化膜の形成時の熱処理により、トレンチ内に埋込み形成された多結晶シリコン膜からＡｓをシリコン基板中に拡散することにより埋込みコンタクト（ストラップ部）を形成している。
【０００３】
ここで、多結晶シリコン膜からシリコン基板中にＡｓを拡散することにより多結晶シリコン膜およびシリコン基板間の界面における界面抵抗の上昇を抑制できるようになり、多結晶シリコン膜およびシリコン基板間の電気抵抗値を抑制でき、キャパシタ充放電速度低下を防ぐことができ、これに伴うデータ書込／読出不良を防止することができるようになる。
【０００４】
しかし当然ながら、このとき行われる不純物拡散がセルトランジスタ下の半導体基板領域にまで及ぶと、セルトランジスタのカットオフ特性の低下を招くため、界面周辺の拡散状態に対しては界面抵抗とカットオフ特性の両面から厳密な調整が必要とされている。
【特許文献１】特開２００１−２６７５２８号公報（第３頁）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
近年、従来に比較して高集積化および微細化がより一層顕著化しており、セルをより高密度に形成することが望まれているため、以下に示す不具合が引き起こされる懸念を生じている。すなわち、単位セルを高密度に配列させると、ある単位セルを製造する製造工程において、この単位セルに近接する近接単位セルのアクティブエリアにまで悪影響を及ぼしてしまう懸念が生じている。
【０００６】
ＤＲＡＭ装置は、高集積化，微細化に伴い、互いに隣接するメモリセルのアクティブエリアおよびトレンチ間の距離が狭くなる。したがって、特許文献１に開示されている製造方法によりＤＲＡＭ装置を製造すると、界面を含むトレンチの外周囲に対して電気抵抗値を抑制するために拡散される不純物が、隣接するメモリセルのアクティブエリアにまで達し、隣接するメモリセルのアクティブエリアにまで悪影響を及ぼしてしまう。
【０００７】
特に電気抵抗抑制用に不純物が拡散される領域は、隣接するセルトランジスタのゲート電極下のアクティブエリアに位置することがあり、拡散される不純物がアクティブエリアのチャネル領域の導電型に対して逆導電型であるときには、ゲート電極下の不純物が一部不活性化され、その結果、隣接するセルトランジスタのカットオフ特性の悪化やパンチスルー耐性の悪化を引き起こしてしまう。
【０００８】
本発明は、上記事情に鑑みてなされたもので、その目的は、単位セルを高密度に配列して製造したとしても、ある単位セルを製造する際に近接する単位セルにまで悪影響が極力引き起こされないようにした半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の半導体装置は、半導体基板に形成されたトレンチ、当該トレンチに形成されたキャパシタ、およびトレンチに近接して形成されたセルトランジスタからなる単位セルが複数配列されたトレンチ型のＤＲＡＭ装置による半導体装置であって、一単位セルのトレンチとセルトランジスタとを接続する界面部を含みトレンチ外周囲の半導体基板に形成された不純物半導体層と、不純物半導体層の不純物に対して逆導電型の不純物がセルトランジスタ下の半導体基板領域に注入された逆導電型不純物層とを備えたことを特徴としている。
【００１０】
このような構成によれば、トレンチ型のＤＲＡＭ装置において、例えばメモリセル領域の単位メモリセルが高密度に配列され、一単位セルのセルトランジスタとキャパシタとを接続する界面部に抵抗抑制用の不純物半導体層が形成されることによりトレンチ外周囲にも不純物半導体層が形成され、これにより近接する単位セルに悪影響が及ぼされたとしても、不純物半導体層の不純物に対して逆導電型の不純物がセルトランジスタ下の基板領域に注入されることにより逆導電型不純物層が形成されれば当該セルトランジスタの機能が補償されるため、単位セルを高密度に配列して製造したとしても、製造対象の一単位セルに近接する近接単位セルにまで悪影響が及ぼされることが少なくなる。
【００１１】
本発明の半導体装置の製造方法は、半導体基板に形成されたトレンチにキャパシタが形成されると共にトレンチに近接して形成されたセルトランジスタからなる単位セルが構成され、当該単位セルが複数配列されたトレンチ型のＤＲＡＭ装置による半導体装置の製造方法であって、トレンチ内にキャパシタの電極として第１の導電層を形成する工程と、第１の導電層の上部のトレンチ側壁に側壁絶縁膜を形成する工程と、側壁絶縁膜の内側におけるトレンチ内に第２の導電層を形成する工程と、第２の導電層が形成された露出上部側のトレンチ内の側壁絶縁膜を除去する工程と、第１および第２の導電層内の不純物に対して逆導電型の不純物を一単位セルに近接する近接単位セルに向けてイオン注入する工程と、側壁絶縁膜が除去されたトレンチに、第３の導電層を形成する工程とを備えたことを特徴としている。
【００１２】
さらに本発明の半導体装置の製造方法は、半導体基板に形成されたトレンチにキャパシタが形成されると共にトレンチに近接して形成されたセルトランジスタからなる単位セルが構成され、当該単位セルが複数配列されたトレンチ型のＤＲＡＭ装置による半導体装置の製造方法であって、トレンチ内にキャパシタの電極として一単位セルの第１の導電層を形成する工程と、第１の導電層の上部のトレンチ側壁に側壁絶縁膜を形成する工程と、側壁絶縁膜の内側に第２の導電層を形成する工程と、第２の導電層が形成された露出上部側のトレンチ内の側壁絶縁膜を除去する工程と、側壁絶縁膜が除去されたトレンチ内の第２の導電層の上部に第３の導電層を形成する工程と、第３の導電層の上部から一単位セルに近接する近接単位セルの機能を補償するための不純物を近接単位セルに向けてイオン注入する工程とを備えたことを特徴としている。
【００１３】
このような半導体装置の製造方法によれば、例えば熱処理等が行われ第３の導電層からトレンチ外周囲に不純物が拡散されることにより抵抗抑制用の不純物半導体層が形成され、単位セルを高密度に配列して製造する際に近接する単位セルにまでおよびゲート電極下の不純物が不活性化されたとしても、不純物半導体層が形成される前段階もしくは後段階で不純物を近接単位セルに向けてイオン注入しているので、前述同様近接する単位セルに悪影響が引き起こされることが少なくなる。
【発明の効果】
【００１４】
本発明によれば、単位セルを高密度に配列して製造したとしても、ある一単位セルを製造する際に当該一単位セルに近接する近接単位セルのアクティブエリアにまで悪影響を極力引き起こすことなく形成することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の一実施形態について図１ないし図１３を参照しながら説明する。尚、本発明をわかりやすく簡潔に示すため、図面の縮尺については実際の縮尺とは異なることに留意する必要がある。図１および図２は、半導体装置としてのトレンチ型のＤＲＡＭ装置２１の横断面図および縦断側面図を模式的に示している。本実施形態においては、Ｐ型のシリコン半導体基板２２を使用した例を示すが、必要に応じて逆導電型の半導体基板を使用しても良い。
【００１６】
＜構成について＞
トレンチ型のＤＲＡＭ装置２１は、図１および図２に示すように、シリコン半導体基板２２に、複数の単位メモリセル２４ａ，２４ｂ等が格子状に複数配列されることによりメモリセル領域２５が形成されている。単位メモリセル２４ａ（本発明の一単位セルに相当：自単位メモリセル）および単位メモリセル２４ｂ（本発明の近接単位セルに相当：隣接単位メモリセル）は、それぞれ１つのキャパシタＣおよび１つのセルトランジスタ２３を備えている。尚、メモリセル２４ａを構成する構成要素と、このメモリセル２４ａに隣接するメモリセル２４ｂを構成する構成要素とは、同一機能を有しているため、夫々の構成要素には同一符号を付すかもしくは添え字ａもしくはｂを付して以下説明を行う。
【００１７】
図２は、図１のＸ−Ｘ線に沿う縦断側面図を示している。シリコン半導体基板２１の１単位メモリセル２４ａの構成を説明する。このメモリセル２４ａには、深い溝部（トレンチ）２６が形成され、この溝部２６にキャパシタＣが形成されている。
以下、キャパシタＣの構成について説明する。溝部２６の外周には当該溝部２６の下部からある所定の高さまでプレート拡散層２７が形成されている。このプレート拡散層２７は、単位メモリセル２４を構成するキャパシタＣの一方のプレート電極として機能する。溝部２６の内面で且つプレート拡散層２７上には、ＮＯ（Nitride Oxide)膜２８が形成されている。このＮＯ膜２８は、キャパシタＣを構成する両電極分離用の絶縁膜として機能する。溝部２６の内面且つＮＯ膜２８上には、第１の導電層２９が形成されている。この第１の導電層２９は、アモルファスシリコンあるいは多結晶シリコン材料あるいはポリサイド材料によりキャパシタＣの電極として埋込み形成されている。
【００１８】
この第１の導電層２９およびＮＯ膜２８の上部には、側壁絶縁膜３０が溝部２６の内周面に厚く形成されている。この側壁絶縁膜３０は、縦型寄生トランジスタによるリーク電流を抑制するための膜として形成されている。この側壁絶縁膜３０の内側には、ストレージノード電極として第２の導電層３１がアモルファスシリコンあるいは多結晶シリコン材料もしくはポリサイド材料により形成されている。この第２の導電層３１の上部には素子分離膜３２が酸化膜により形成されており、他の単位メモリセルと機能的に分離している。図１には、素子分離膜３２を図示していない。また、第２の導電層３１の上部には、第３の導電層３３が埋込み形成されている。この第３の導電層３３は埋込みストラップとして機能するもので、Ａｓ等のドナー型の不純物をドープした多結晶シリコン材料もしくはポリサイド材料により形成されている。
【００１９】
さて、セルトランジスタ２３は溝部２６のキャパシタＣに隣接接続するように、トレンチ２６の所定方向側に形成されている。例えば、溝部２６に埋め込まれた第３の導電層３３とセルトランジスタ２３との界面部３４を含む溝部２６の外周には等方的にストラップ部３５（本発明の不純物半導体層に相当：不純物拡散層）が形成されている。このストラップ部３５は、ドナー型の不純物が界面部３４を介して第３の導電部３３から外方拡散されることにより溝部２６の上部外周に形成されている。これにより、溝部２６に埋め込まれる第３の導電層３３およびセルトランジスタ２３間の接合領域の電気抵抗や、セルトランジスタ２３の拡散層３８およびキャパシタＣ間の電気抵抗を低減することができる。
【００２０】
セルトランジスタ２３は、ゲート電極３６，ゲート絶縁膜３７，ｎ型の拡散層３８および３９（ドレイン拡散層およびソース拡散層）を備えている。拡散層３８には、コンタクトプラグ４０を介してビット線４１が接続されており、ビット線４１およびメモリセル２４ａ〜２４ｂを電気的に分離するように層間絶縁膜４２が設けられている。尚、ゲート電極３６を覆うようにゲート側壁絶縁膜４３が形成されている。
【００２１】
このようにして単一のメモリセル２４ａが構成されるが、図１に示すように、このメモリセル２４ａを単位として、単位メモリセル２４ａ，２４ｂ…が水平方向に対向するように格子状に配列されている。溝部２６は横断面楕円形状に形成されており、この溝部２６に隣接してメモリセル２４ｂのアクティブエリアＡＡｂが形成されている（図１参照）。
尚、アクティブエリアＡＡｂは、隣接したメモリセル２４ｂのセルトランジスタ２３の機能領域であり、構造はメモリセル２４ａのセルトランジスタ２３の構成と同様である。このアクティブエリアＡＡｂは、隣接するメモリセル２４ｂにおける拡散層３８，３９およびゲート電極３６下の半導体基板２２のＰ領域を示している。尚、図１には単位メモリセル２４ａのアクティブエリアＡＡａの位置を概略的に示している。
【００２２】
ところで、単位メモリセル２４ａおよび２４ｂが図１に示すように近接配置されると、メモリセル２４ａの溝部２６と、隣接するメモリセル２４ｂのアクティブエリアＡＡｂとが極端に近接する。すると、溝部２６の上部外周にドナー型の不純物が拡散されることにより形成されたストラップ部３５の影響により、特に隣接するメモリセル２５ｂのアクティブエリアＡＡｂのゲート電極下のＰ領域において、所望の特性，機能が得られなくなる。
【００２３】
そこで、図１に示すように、アクティブエリアＡＡｂのゲート電極下のＰ領域には、ゲート電極の機能を補償するようにアクセプタ型の不純物が補われる。このアクセプタ型の不純物が補われる領域は、逆導電型不純物層６０として形成されている。アクティブエリアＡＡｂのゲート電極下のＰ領域にアクセプタ型の不純物が補われることにより、ストラップ部３５がアクティブエリアＡＡｂのゲート電極下に拡散した領域４４ｂにおいては、ドナー型の不純物が拡散されるものの、アクセプタ型の不純物の存在により、アクティブエリアＡＡｂのゲート電極の機能が保たれる。
【００２４】
尚、メモリセル２４ａのゲート電極下のＰ領域にも同様にゲート電極の機能を補償するようにアクセプタ型の不純物が補われる。したがって、領域４４ａにおいても、ドナー型の不純物が拡散されるものの、アクセプタ型の不純物の存在により、アクティブエリアＡＡａのゲート電極の機能が保たれる。
このような実施形態に係る構成によれば、メモリセル２４ａのセルトランジスタ２３および第３の導電層３３（キャパシタＣ）間の電気抵抗抑制のためドナー型の不純物が溝部２６の上部外周にストラップ部３５が形成されるが、このストラップ部３５が隣接するメモリセル２４ｂのゲート電極の機能に悪影響を引き起こすようなメモリセル配列であったとしても、隣接するメモリセル領域ＡＡｂのゲート電極下のＰ領域にゲート電極の機能を補償するようにアクセプタ型の不純物が補われるため、隣接するメモリセル２４ｂの機能を保持した状態でＤＲＡＭ装置２１を形成することができる。
【００２５】
＜製造方法の説明＞
以下、このように構成されるトレンチ型のＤＲＡＭの製造方法を図３ないし図１３を参照しながら説明する。図３ないし図１３は、製造方法の一連の流れを模式的に縦断側面図（図１のＹ−Ｙ断面の一部）により示している。
まず図３に示すように、シリコン半導体基板２２上にシリコン酸化膜５１を堆積し、この上にシリコン窒化膜５２を堆積する。また、このシリコン窒化膜５２上にＢＳＧ（Boron Silicate Glass）膜５３を堆積し、この上にＴＥＯＳ膜５４を堆積して形成する。
【００２６】
さらに、図４に示すように、ＴＥＯＳ膜５４上に深いトレンチを形成するためのフォトレジスト（図示せず）をパターン形成し、異方性エッチングによりシリコン酸化膜５１，シリコン窒化膜５２，ＢＳＧ膜５３およびＴＥＯＳ膜５４をエッチングした後、レジストパターンを除去する。レジストパターンを除去した後、図５に示すように、ＢＳＧ膜５３およびＴＥＯＳ膜５４をマスクとして異方性エッチングにより半導体基板２２を所定の深さまでエッチングすることにより溝部２６を形成する。次に、ＴＥＯＳ膜５４およびＢＳＧ膜５３を除去する。
【００２７】
さらに、図６に示すように、溝部２６下部から所定の深さまで溝部２６の内面にシリカガラス５６を堆積し、このシリカガラス５６をＴＥＯＳ膜（図示せず）で覆い、高温で熱処理することにより、溝部２６の側面にキャパシタＣのプレート拡散層２７を形成する。
その後、溝部２６内のＴＥＯＳ膜およびシリカガラス５６を除去し洗浄した後、図７に示すように、溝部２６内面の半導体基板２２を薄く窒化することによりシリコン窒化膜を形成し、さらにシリコン窒化膜の表面を酸化してＮＯ膜２８を形成する。そして、このＮＯ膜２８の内側にＡｓをドープした多結晶シリコン材料からなる第１の導電層２９を形成する。これらの第１の導電層２９，およびプレート拡散層２７が両プレート電極として機能する。
【００２８】
さらに、第１の導電層２９およびＮＯ膜２８をプレート拡散層２７の上部までエッチング除去し、その上に絶縁膜３０を形成する。この絶縁膜３０は、ＴＥＯＳを堆積することにより形成されている。そして、図８に示すように、第１の導電層２９の上部に形成された絶縁膜３０を異方性エッチングにより除去する。したがって、絶縁膜３０が溝部２６の内側壁に残存することにより側壁絶縁膜３０として形成される。
【００２９】
その後、図９に示すように、絶縁膜３０が除去された第１の導電層２９の上部に多結晶シリコン材料からなる第２の導電層３１を積層形成する。これらの第１の導電層２９，第２の導電層３１はアモルファスシリコンあるいはポリサイド材料により形成されていても良い。さらに図１０に示すように、半導体基板２２表面より少し深い位置まで第２の導電層３１をエッチングする。さらに、第２の導電層３１が形成された露出上部側の溝部２６内の側壁絶縁膜３０を等方性エッチングにより選択的に除去する。
【００３０】
次に、図１１に示すように、側壁絶縁膜３０が除去された溝部２６の上部から斜方向にアクセプタ型の不純物を注入する。言い換えると、図１に示すメモリセル２４ａの界面部３４に注入されないように、楕円長尺断面に形成された界面部３４に対して略平行方向に、溝部２６の中心側から注入する。さらに言い換えると、隣接するメモリセル２４ｂのセルトランジスタのチャネル方向に対して垂直でかつ半導体基板２２に対してやや斜めに傾斜させた状態で注入する。この材料は、Ｂ＋，ＢＦ２＋等のアクセプタ型不純物が望ましい。
【００３１】
また、図１に示す半導体基板２２の表面に対して斜方向に機能補償用の不純物を隣接するメモリセル２４ｂのアクティブエリアＡＡｂに注入するため、溝部２６の所定方向側に形成されたアクティブエリアＡＡａのストラップ部３５には、アクセプタ型不純物が注入されることがない。これは、注入方向がストラップ部３５に対して平行になるためである。
【００３２】
すなわち、アクセプタ型不純物が注入される領域（不純物注入領域）は、主として隣接メモリセル領域２４ｂのゲート下領域（領域４４ｂ）に調整される（図１および図２の逆導電型不純物層６０参照）ため、隣接メモリセル領域ＡＡｂのストラップ部３５のＰＮ接合領域には注入されにくく、界面部３４ａでのアクセプタ不純物濃度上昇に伴う接合リーク電流の増加、それに伴うキャパシタＣに蓄積された電荷保持特性悪化の懸念をなくしながらストラップ部３５の抵抗値を抑制することができるという効果を得ることができる。
【００３３】
その後、図１２に示すように、ドナー型の不純物がドープされた多結晶シリコン材料からなる第３の導電層３３を第２の導電層３１および側壁絶縁膜３０の上部に形成し、シリコン半導体基板２２の表面付近までエッチバックする。この場合、側壁絶縁膜３０が除去された半導体基板２２との界面部３４を介して不純物が拡散することによりストラップ部３５を形成する。尚、後述するセルトランジスタ２３の形成後に、第３の導電層３３が界面部３４およびストラップ部３５を介してアクティブエリアＡＡａ（ソース拡散層３９）に接続されることになる。尚、界面部３４を含む溝部２６の上部外周囲にドナー型の不純物をインプランテーションにより打ち込むことによりストラップ部３５を形成しても良い。このストラップ部３５は、セルトランジスタ２３のソース拡散層３９およびキャパシタＣ間の電気抵抗抑制のために形成される。
【００３４】
このときメモリセル領域の溝部２６および隣接するメモリセル領域のアクティブエリアのゲート電極が近接してしまうと、メモリセル領域の溝部２６の上部外周に拡散したドナー型の不純物が、隣接するアクティブエリアのゲート電極下のＰ領域にまで達する。しかし、先にゲート電極下のＰ領域にはアクセプタ型の不純物が注入されているため、ゲート電極下が不活性化されることがなく、隣接するメモリセル２４ｂのセルトランジスタ２３のゲート電極の機能を低下させることがなくなり、カットオフ特性やパンチスルー特性の悪化を抑制することができる。
【００３５】
その後、この溝部２６の側部に素子分離膜３２を形成すると共に、ドレイン拡散層３８もしくはソース拡散層３９が第３の導電層３３と導通するようにセルトランジスタ２３を形成する。このとき、ゲート電極３６およびゲート絶縁膜３７が共に形成される。さらに層間絶縁膜４２およびビット線４１を形成する。このようにして、セルトランジスタ２３およびキャパシタＣを備えたＤＲＡＭ装置２１が製造される。
【００３６】
このような第１の実施形態に示した製造方法によれば、半導体基板２２に斜めからアクセプタ型の不純物を隣接するメモリセル２４ｂのゲート電極下のＰ領域に注入するため、第１の導電層２９のメモリセル２４ａの溝部２６の上部からリンや砒素などのドナー型の不純物を界面部３４を含む溝部２６の上部外周に形成しても、隣接するアクティブエリアＡＡｂにおけるセルトランジスタのカットオフ特性の悪化やパンチスルー耐性の悪化を抑制することができるという効果を奏する。
【００３７】
注入する不純物として、アクセプタ型不純物を使用することにより、隣接メモリセル２４ｂのトランジスタ２３のゲート電極３６の下の半導体基板２２のＰ領域がドナー不純物により不活性化されることを防止でき、メモリセル２４ｂのセルトランジスタ２３のカットオフ特性を改善することができる。
また、通常の製造工程にアクセプタ型の不純物を注入する工程を追加するだけで、前記効果を得ることができる。
【００３８】
（第２の実施形態）
第２の実施形態においては、第１の実施形態とは製造工程が異なるため、当該製造工程について以下説明し、前述実施形態と同一部分については同一符号を付してその説明を省略する。
第１の実施形態においては、第１および第２の導電層２９および３１，並びに側壁絶縁膜３０を形成した後、アクセプタ型の不純物を隣接するメモリセル領域２４ｂのアクティブエリアＡＡｂに注入してから、電気抵抗抑制用のドナー型の不純物を溝部２６の上部外周に拡散させてストラップ部を形成する実施形態を示したが、これに代えて第２の実施形態では次のように製造する。
【００３９】
すなわち、第１の導電層２９を形成した後、溝部２６の側壁に絶縁膜３０を形成し、この絶縁膜３０の内側に第２の導電層３１を埋込み形成し、第２の導電層３１が形成された露出上部側の溝部２６内の絶縁膜３０を除去することで側壁絶縁膜３０を形成する。そして、側壁絶縁膜３０および第２の導電層３１の上部に第３の導電層３３を埋込み形成する。
【００４０】
そして、隣接するメモリセル２４ｂのアクティブエリアＡＡｂにアクセプタ型の不純物を注入することで逆導電型不純物層６０を形成する。このとき、このアクセプタ型の不純物の注入工程が行われる前工程または後工程において熱処理等が行われると、電気抵抗抑制用のドナー型の不純物が溝部２６の上部外周に拡散され、ストラップ部３５が形成される。その後の製造工程については前述実施形態と略同一のため、その説明を省略する。
【００４１】
すなわち、このような第２の実施形態によっても、第１の実施形態と略同様の作用効果を得ることができる。
【図面の簡単な説明】
【００４２】
【図１】本発明の第１の実施形態を示す半導体装置の模式的な平面図
【図２】半導体装置の断面図（（ａ）はＸ−Ｘ線に沿う断面図、（ｂ）はＹ−Ｙ線に沿う断面図）
【図３】半導体装置の一製造工程を示す模式的な縦断側面図（その１）
【図４】半導体装置の一製造工程を示す模式的な縦断側面図（その２）
【図５】半導体装置の一製造工程を示す模式的な縦断側面図（その３）
【図６】半導体装置の一製造工程を示す模式的な縦断側面図（その４）
【図７】半導体装置の一製造工程を示す模式的な縦断側面図（その５）
【図８】半導体装置の一製造工程を示す模式的な縦断側面図（その６）
【図９】半導体装置の一製造工程を示す模式的な縦断側面図（その７）
【図１０】半導体装置の一製造工程を示す模式的な縦断側面図（その８）
【図１１】半導体装置の一製造工程を示す模式的な縦断側面図（その９）
【図１２】半導体装置の一製造工程を示す模式的な縦断側面図（その１０）
【符号の説明】
【００４３】
図面中、２１はトレンチ型のＤＲＡＭ装置（半導体装置）、２２は半導体基板、２３はセルトランジスタ、２４ａはメモリセル（一単位セル），２４ｂはメモリセル（近接単位セル）、２６は溝部（トレンチ）、２７は拡散層、２９は第１の導電層、３１は第２の導電層、３０は側壁絶縁膜、３３は第３の導電層、３４は界面部、３５はストラップ部（不純物半導体層，不純物拡散層，抵抗抑制用の拡散層）、４４ａおよび４４ｂは領域、６０は逆導電型不純物層、Ｃはキャパシタを示す。
【図１】
2005294517.tif 000003
【図２】
2005294517.tif 000004
【図３】
2005294517.tif 000005
【図４】
2005294517.tif 000006
【図５】
2005294517.tif 000007
【図６】
2005294517.tif 000008
【図７】
2005294517.tif 000009
【図８】
2005294517.tif 000010
【図９】
2005294517.tif 000011
【図１０】
2005294517.tif 000012
【図１１】
2005294517.tif 000013
【図１２】
2005294517.tif 000014