(57)【要約】【課題】  外部からノイズ除去幅を設定することを可能とし、目的に応じて必要な信号成分を得ることができるようにする。【解決手段】  デジタルノイズフィルタ２００において、レジスタ２０５で設定されたレジスタ設定値の１／２の値と、カウンタ部２０４でカウントされたカウント値Ｃｎｔとを判定回路２０７で比較し、Ｃｎｔ≧（レジスタ設定値）／２（レジスタ設定値が奇数の場合は切り上げ）の条件が成り立つ場合に判定回路２０７からＨレベルを出力する。【選択図】  図１
2005303358.tif 000002
【特許請求の範囲】
【請求項１】
複数段のフリップフロップを有するシフトレジスタと、
ノイズ除去幅をレジスタ設定値として設定するレジスタと、
前記レジスタ設定値に基づいて、前記シフトレジスタ内の各フリップフロップの出力信号のうち１つを選択するセレクタ部と、
前記選択されたフリップフロップの出力信号の値と、前記シフトレジスタに入力された入力信号の値との一致又は不一致の判定結果に基づいて、前記レジスタ設定値で設定された期間内における前記入力信号のＨレベルの数をカウントするカウンタ部と、
前記カウンタ部のカウント値と前記レジスタ設定値とに基づいて、外部出力信号の出力レベルを判定する判定回路とを備えていることを特徴とするデジタルノイズフィルタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高速通信が要求されるインターフェースにおいて利用可能なデジタルノイズフィルタに関するものである。
【背景技術】
【０００２】
図８は、従来のデジタルノイズフィルタ（例えば、特許文献１参照）のシステム構成図である。図８に示すように、デジタルノイズフィルタ１００は、ＦＦ１（１）〜ＦＦ１（ｎ）のｎ段のフリップフロップ（以下、ＦＦと称す）で構成されるシフトレジスタ１０１と、各ＦＦの出力信号Ｓ１（１）〜Ｓ１（ｎ）の値が全てＨレベルに一致するかを判定し、又は出力信号Ｓ１（１）〜Ｓ１（ｎ）の値を多数決で判定することにより、外部出力信号１０４の出力レベルを決定する判定回路１０２とを備えている。
【０００３】
以下、前記デジタルノイズフィルタ１００の動作について説明する。まず、外部入力信号１０３が入力端子ｉｎから前記シフトレジスタ１０１の１段目のＦＦ１（１）に入力される。そして、ＦＦ１（１）の出力信号Ｓ１（１）がＦＦ１（２）へと入力される。このようなシフトがシフトレジスタ１０１内のＦＦ１（２）からＦＦ１（ｎ）まで繰り返し行われる。
【０００４】
一方、各ＦＦ１（１）〜ＦＦ１（ｎ）の出力信号Ｓ１（１）〜Ｓ１（ｎ）は、さらに判定回路１０２にも入力される。この判定回路１０２では、出力信号Ｓ１（１）〜Ｓ１（ｎ）の値に基づいて外部出力信号１０４の出力レベルが決定され、出力端子ｏｕｔから外部出力信号１０４が出力される。
【０００５】
ここで、前記判定回路１０２が信号値の一致を判定する一致回路である場合には、出力信号Ｓ１（１）〜Ｓ１（ｎ）の値が全てＨレベルであると判定されたときに、Ｈレベルの外部出力信号１０４が出力端子ｏｕｔから出力される。また、出力信号Ｓ１（１）〜Ｓ１（ｎ）の値が全てＨレベルではないと判定されたときには、Ｌレベルの外部出力信号１０４が出力端子ｏｕｔから出力される。これにより、シフトレジスタ１０１内のＦＦ１（１）〜ＦＦ１（ｎ）に供給されている動作クロック１０５の周期にＦＦの段数ｎを掛けて算出される期間以下のノイズが除去される。
【０００６】
また、前記判定回路１０２が信号値の多数決をとる多数決回路である場合には、出力信号Ｓ１（１）〜Ｓ１（ｎ）の値の中でＨレベルの数がＦＦの段数ｎの１／２以上（Ｈレベルの数≧ｎ／２）であれば、Ｈレベルの外部出力信号１０４が出力端子ｏｕｔから出力され、Ｈレベルの数がＦＦの段数ｎの１／２未満（Ｈレベルの数＜ｎ／２）であれば、Ｌレベルの外部出力信号１０４が出力端子ｏｕｔから出力される。これにより、シフトレジスタ１０１内のＦＦ１（１）〜ＦＦ１（ｎ）に供給されている動作クロック１０５の周期にＦＦの段数ｎを掛けて算出される期間の１／２の期間以下のノイズが除去される。
【０００７】
図９はデジタルノイズフィルタの動作を示すタイムチャート、図１０は判定回路が一致回路である場合における各ＦＦ段の出力値及びデジタルノイズフィルタの出力値を示す図、図１１は判定回路１０２が多数決回路である場合における各ＦＦ段の出力値及びデジタルノイズフィルタの出力値を示す図である。以下、シフトレジスタ１０１のＦＦの段数を“１５”とした場合について説明する。
【０００８】
図９に示すような入力信号が入力端子ｉｎからシフトレジスタ１０１に入力された場合、ＦＦ１（１）〜ＦＦ（１５）の動作クロック１０５の各サイクル毎における出力信号Ｓ１（１）〜Ｓ１（１５）は、後段のＦＦに順次シフトされ、動作クロック１０５のサイクル毎に判定回路１０２において外部出力信号１０４の出力レベルが判定される。
【０００９】
前記判定回路１０２が一致回路である場合には、図１０に示すように、出力信号Ｓ１（１）〜Ｓ１（１５）の値が全てＨレベルに一致したときに、前記判定回路１０２からＨレベルの外部出力信号１０４が出力される。図９に示す入力信号では、２７サイクル目に出力信号Ｓ１（１）〜Ｓ１（１５）の値が全てＨレベルに一致するため、外部出力信号１０４がＨレベルになる。これにより、外部入力信号１０３のノイズが除去される。
【００１０】
また、前記判定回路１０２が多数決回路である場合には、図１１に示すように、出力信号Ｓ１（１）〜Ｓ１（１５）の値の中で、Ｈレベルの数がシフトレジスタ１０１のＦＦの段数である１５段の１／２より多い場合（図９においては“８”以上）に、前記判定回路１０２からＨレベルの外部出力信号１０４が出力される。図９に示す入力信号では、１３サイクル目に出力信号Ｓ１（１）〜Ｓ１（１５）の値の中でＨレベルのものが８つになるため、外部出力信号１０４がＨレベルになる。これにより、外部入力信号１０３のノイズが除去される。
【特許文献１】特開平５−１４５３８０号公報（第５頁、第２図）
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、上述のデジタルノイズフィルタ１００では、シフトレジスタ１０１のＦＦ段数によって除去できるノイズ幅が固定されてしまうため、デジタルノイズフィルタ１００の性能はシフトレジスタ１０１のＦＦの段数に依存してしまう。このため、除去できるノイズ幅を変更するには、回路を変更をする必要があり、コスト増大につながるという問題があった。
【００１２】
本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、外部からノイズ除去幅を設定することを可能とし、目的に応じて必要な信号成分を得ることができるようにすることにある。
【課題を解決するための手段】
【００１３】
すなわち、請求項１の発明は、複数段のフリップフロップを有するシフトレジスタと、
ノイズ除去幅をレジスタ設定値として設定するレジスタと、
前記レジスタ設定値に基づいて、前記シフトレジスタ内の各フリップフロップの出力信号のうち１つを選択するセレクタ部と、
前記選択されたフリップフロップの出力信号の値と、前記シフトレジスタに入力された入力信号の値との一致又は不一致の判定結果に基づいて、前記レジスタ設定値で設定された期間内における前記入力信号のＨレベルの数をカウントするカウンタ部と、
前記カウンタ部のカウント値と前記レジスタ設定値とに基づいて、外部出力信号の出力レベルを判定する判定回路とを備えていることを特徴とする。
【００１４】
従って、本発明によれば、ノイズ除去幅を決定するレジスタ設定値によって、シフトレジスタ内の各ＦＦ段の出力信号のうち１つをセレクタ部で選択して出力することができ、シフトレジスタ内のＦＦの段数と前記ＦＦに供給される動作クロックの周期とによって、ノイズ除去幅となる期間が決定される。また、この期間内において、カウンタ部では、選択されたＦＦ段の出力信号とシフトレジスタに入力された入力信号との一致又は不一致の判別結果から、カウント値のカウントアップ、カウントダウン、又は保持が行われる。
【００１５】
そして、前記カウント値は、設定された期間内におけるＨレベルの数をカウントしたものであることから、このカウント値とレジスタ設定値とを比較することにより、設定された期間内よりも短い周期のノイズを除去することができる。
【発明の効果】
【００１６】
以上のように、請求項１に係る発明によれば、外部からノイズ除去幅を設定することを可能とし、レジスタ設定値を変更することで、目的に応じて必要な信号成分を得ることができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施形態を図面に基づいて詳細に説明する。以下の好ましい実施形態の説明は、本質的に例示に過ぎず、本発明、その適用物或いはその用途を制限することを意図するものでは全くない。
【００１８】
図１は、本発明におけるデジタルノイズフィルタのシステム構成図である。図１において、２０１は、周期Ｔ［ｓｅｃ］の動作クロック２０６が供給されるｎ段のフリップフロップＦＦ２（０）〜ＦＦ２（ｎ−１）で構成されるシフトレジスタ、２０５はノイズ除去幅をレジスタ設定値として設定するレジスタ、２０２は前記レジスタ設定値に基づいて前記シフトレジスタ２０１の各ＦＦ段の出力信号Ｓ２（０）〜Ｓ２（ｎ−１）のうち１つを選択するセレクタ部、２０３は、前記セレクタ部２０２で選択された前記ＦＦ段の出力信号の値と、外部入力信号１０３のＦＦ初段の出力信号Ｓ２（０）の値との一致又は不一致を判定する論理演算部、２０４は、前記論理演算部２０３で演算されたイネーブル信号ＥＮと外部入力信号１０３のＦＦ初段の出力信号Ｓ２（０）とに基づいて設定される、動作クロック２０６に前記選択されたＦＦの段数を掛けて算出された期間Ｓｔ（Ｓｔ＝Ｔ×レジスタ設定値）におけるＳ２（１）〜Ｓ２（レジスタ設定値）のＨレベルの数をカウントするカウンタ部、２０７は、前記カウンタ部２０４でカウントされたカウント値Ｃｎｔと前記レジスタ設定値とに基づいて、デジタルノイズフィルタ２００の出力レベルを判定する判定回路である。
【００１９】
図２にも示すように、前記カウンタ部２０４は、イネーブル信号ＥＮが１（論理演算部２０３の判定が一致）の場合、Ｓ２（０）がＨレベルならカウント値をカウントアップ、Ｌレベルならカウントダウンし、ＥＮが０（論理演算部２０３の判定が不一致）の場合はカウント保持することにより、多数決判定の基準となる除去したいノイズ幅の期間内におけるＨレベルの期間Ｃｎｔを判定する。
【００２０】
また、前記判定回路２０７は、入力されたレジスタ設定値の１／２の値とカウント値Ｃｎｔとを比較し、Ｃｎｔ≧（レジスタ設定値）／２（レジスタ設定値が奇数の場合は切り上げ）の条件が成り立つ場合に判定回路２０７からＨレベルを出力する。これにより、Ｔ×（レジスタ設定値）／２（レジスタ設定値が奇数の場合、レジスタ設定値／２は切り捨て）となる周期のノイズを除去することが可能となる。
【００２１】
図３は、デジタルＴＶ用のシステムＬＳＩにおいて、Ｉ２Ｃ（Inter Integrated Circuit）インタフェースのクロック・データラインに本発明のデジタルノイズフィルタが搭載されている場合の構成図である。
【００２２】
システムＬＳＩ４０１にはＩ２Ｃインタフェース４０２が搭載されており、このＩ２Ｃインタフェース４０２とシステムＬＳＩ４０１の外部にあるＮＴＳＣエンコーダ４０３とは、クロック及びデータライン４０６が接続されている。Ｉ２Ｃインタフェース４０２のデータ・クロックは、デジタルノイズフィルタ４０４を介してＩ２Ｃインタフェース４０２の論理演算部４０５に接続されている。
【００２３】
次に、デジタルノイズフィルタ４０４の回路構成を図４に示す。デジタルノイズフィルタ４０４は、３２段のＦＦによって構成されるシフトレジスタ３０１を有しており、レジスタ３０５に設定された値に基づいて３２段のＦＦの出力信号Ｓ３（０）〜Ｓ３（３１）のうち１つを選択するセレクタ部３０２と、前記セレクタ部３０２の出力信号の値と入力信号ＦＦ３（０）の値との一致又は不一致を判定する論理演算部３０３と、前記論理演算部３０３の出力をイネーブル信号ＥＮとし、入力信号ＦＦ３（０）のレベルに応じてカウント値のカウントアップ、カウントダウン、又は保持を行うカウンタ部３０４と、前記カウンタ部３０４から出力されるカウント値が、レジスタ３０５に設定された値の１／２より大きい場合にはＨレベル、小さい場合にはＬレベルを出力する判定回路３０７とから構成される。なお、前記レジスタ３０５に設定される値は、ノイズ除去幅を決定するものである。
【００２４】
図５は、本発明のデジタルノイズフィルタ４０４のタイミングチャート図である。以下、図３又は図４にも示すように、システムＬＳＩ４０１に接続されたＮＴＳＣエンコーダ４０３から、外部入力信号１０３がデータライン４０６を介してデジタルノイズフィルタ４０４のＦＦ３（０）に入力され、レジスタ３０５に“１５（０ｘＦ）”が設定されている場合を考える。
【００２５】
レジスタ３０５に“１５”が設定され、シフトレジスタ３０１のＦＦ３（０）〜ＦＦ３（１５）に供給される動作クロック３０６が５０ＭＨｚ（周期２０ｎｓ）である場合、レジスタ設定値“１５”に動作クロック３０６を掛けて算出される期間（周期３００ｎｓ）においてノイズ除去の判定が行われる。
【００２６】
まず、外部入力信号１０３のＦＦ初段の出力信号であるＳ３（０）と、セレクタ部３０２においてレジスタ設定値に基づいて選択されたＳ３（１５）とを比較し、その値の一致又は不一致を論理演算部３０３で判定する。
【００２７】
そして、図６に示すように、カウンタ部３０４では、前記論理演算部３０３から出力されるイネーブル信号ＥＮとＳ３（０）の信号レベルとに基づいて、カウント値のカウントアップ、カウントダウン、又は保持が行われる。
【００２８】
さらに、判定回路３０７では、前記カウンタ部３０４でカウントされたカウント値と、レジスタ３０５で設定されたレジスタ設定値の１／２の値とを比較し、前記カウント値がレジスタ設定値の１／２の値より大きい場合に、Ｈレベルが出力される。
【００２９】
具体的には、レジスタ設定値が“１５”の場合には、カウント値が“８”以上のときに判定回路３０７からＨレベルが出力されることになり、周期３００ｎｓ（１５サイクル分）の１／２以下である１４０ｎｓ（７サイクル分）以下の周期の信号成分をノイズとして除去することができる。
【００３０】
この場合、サイクル数が１３サイクル目において、カウント値がレジスタ設定値“１５”の１／２の値より大きい“８”になり、判定回路３０７からＨレベルが出力される。これにより、１４０ｎｓ以下の周期のノイズとして除去される。
【００３１】
また、レジスタ設定値が“４”の場合、セレクタ部３０２からはＳ３（４）が出力され、動作クロック３０６の４サイクル分（８０ｎｓ）の期間において、図７に示すように、各ＦＦ３（１）〜ＦＦ３（４）の出力信号がＨレベルである数をカウンタ部３０４でカウントし、カウント値が“３”になったときに、レジスタ設定値の１／２である“２”を超えるため、判定回路３０７からＨレベルが出力される。これにより、動作クロック３０６の２サイクル分である４０ｎｓ以下の信号成分を除去することができ、ノイズが除去された信号が判定回路３０７から出力される。
【００３２】
以上のように、本実施形態によれば、レジスタのレジスタ設定値を変更することにより、除去できるノイズ幅を変更することができる。これにより、システムＬＳＩを使用するセット毎にノイズ特性に対するチューニングをすることができ、誤動作を防ぐことができる。
【産業上の利用可能性】
【００３３】
以上説明したように、本発明は、デジタルノイズフィルタにおいて、レジスタ設定値を変更することにより、除去できるノイズ幅を変更することができるという実用性の高い効果が得られることから、きわめて有用で産業上の利用可能性は高い。
【図面の簡単な説明】
【００３４】
【図１】本発明のデジタルノイズフィルタのシステム構成図である。
【図２】本発明のデジタルノイズフィルタの論理演算部及びカウンター部の動作を示す図である。
【図３】本実施形態におけるデジタルノイズフィルタをＩ２Ｃインターフェイスに搭載した場合の構成図である。
【図４】本実施形態におけるデジタルノイズフィルタの回路構成図である。
【図５】本実施形態におけるデジタルノイズフィルタの動作を示すタイムチャート図である。
【図６】レジスタ設定値が“１５”の場合における各ＦＦ段の出力値、及びカウント値を示す図である。
【図７】レジスタ設定値が“４”の場合における各ＦＦ段の出力値、及びカウント値を示す図である。
【図８】従来のデジタルノイズフィルタのシステム構成図である。
【図９】従来のデジタルノイズフィルタの動作を示すタイムチャート図である。
【図１０】従来のデジタルノイズフィルタの判定回路が一致回路である場合における各ＦＦ段の出力値、及びデジタルノイズフィルタの出力値を示す図である。
【図１１】従来のデジタルノイズフィルタの判定回路が多数決回路である場合における各ＦＦ段の出力値、及びデジタルノイズフィルタの出力値を示す図である。
【符号の説明】
【００３５】
２００  デジタルノイズフィルタ
２０１  シフトレジスタ
２０２  セレクタ部
２０３  論理演算部
２０４  カウンタ部
２０５  レジスタ
２０６  動作クロック
２０７  判定回路
Ｓｎ（０）〜Ｓｎ（ｎ）  シフトレジスタ各ＦＦの出力信号
ＦＦｎ（０）〜ＦＦｎ（ｎ）  シフトレジスタ内の各ＦＦ
【図１】
2005303358.tif 000003
【図２】
2005303358.tif 000004
【図３】
2005303358.tif 000005
【図４】
2005303358.tif 000006
【図５】
2005303358.tif 000007
【図６】
2005303358.tif 000008
【図７】
2005303358.tif 000009
【図８】
2005303358.tif 000010
【図９】
2005303358.tif 000011
【図１０】
2005303358.tif 000012
【図１１】
2005303358.tif 000013