(57)【要約】【課題】  信号線の製造上の不良をより効率よく安定してスクリーニングできる半導体装置を得る。【解決手段】  複数のメモリセルを配列してなるメモリアレイ１０１ａと、該メモリアレイ上に配置された複数のワード線ＷＬ０〜ＷＬ７の１つをアドレス信号ＸＡ０〜ＸＡ２及びＡ０〜Ａ２に従って電源電位ＶＤＤに設定して選択するデコーダ１０１ｂとを有する半導体装置１０１において、上記メモリアレイ１０１ａ上にストレス印加用信号線ＤＷＬを、該ストレス印加用信号線ＤＷＬと、上記デコーダにより選択される通常のワード線ＷＬ０〜ＷＬ７とが交互に並ぶよう配置し、ワード線の選択時に、選択されたワード線と、ストレス印加用信号線ＤＷＬとの間に電圧ストレスが印加されるよう、該ストレス印加用信号線ＤＷＬを接地電圧ＶＳＳに接続した。【選択図】  図１
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【特許請求の範囲】
【請求項１】
複数のメモリセルを配列してなるメモリアレイを有する半導体装置であって、
上記メモリアレイ上にメモリセルの配列方向に沿って配置され、アドレス信号により選択される複数のワード線と、
上記メモリアレイ上に上記ワード線に沿って配置された複数の電圧ストレス印加用信号線とを備え、
上記ワード線の電位と、上記電圧ストレス印加用信号線の電位との電位差により、該ワード線と電圧ストレス印加用信号線との間に電圧ストレスを印加する動作モードを有する、
ことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
上記複数のワード線を１本ずつ選択して、上記各ワード線とこれに隣接する電圧ストレス印加用信号線との間に順次電圧ストレスを印加する動作モードを有する、
ことを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
上記複数のワード線を一括選択して、各ワード線と、該各ワード線に隣接する電圧ストレス印加用信号線との間に電圧ストレスを印加する動作モードを有する、
ことを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、
上記複数の電圧ストレス印加用信号線を一括選択して、各ワード線と、該各ワード線に隣接する電圧ストレス印加用信号線との間に電圧ストレスを印加する動作モードを有する、
ことを特徴とする半導体装置。
【請求項５】
複数のメモリセルを配列してなるメモリアレイを有する半導体装置であって、
上記メモリアレイ上にメモリセルの配列方向に沿って配置され、メモリセルに対する情報アクセスを行う複数のビット線と、
上記メモリアレイ上に上記ビット線に沿って配置された複数の電圧ストレス印加用信号線とを備え、
上記ビット線の電位と、上記電圧ストレス印加用信号線の電位との電位差により、ビット線と電圧ストレス印加用信号線との間に電圧ストレスを印加する動作モードを有する、
ことを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、
上記メモリアレイ上の隣接するビット線の間には、すべて電圧ストレス印加用信号線が配置されている、
ことを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置において、
上記メモリセルに対する情報アクセスが行われないスタンバイ状態は、上記複数のビット線と上記ストレス印加用信号線との間に電圧ストレスが印加される状態である動作モードを有する、
ことを特徴とする半導体装置。
【請求項８】
請求項６記載の半導体装置において、
上記複数のビット線に同時に一括して電源電圧を印加する動作モードを有する、
ことを特徴とする半導体装置。
【請求項９】
請求項８記載の半導体装置において、
上記複数のビット線に同時に一括して接地電圧を印加する動作モードを有する、
ことを特徴とする半導体装置。
【請求項１０】
請求項６記載の半導体装置において、
上記複数のストレス印加用信号線のうちの一部のストレス印加用信号線に電源電圧を印加し、その他のストレス印加用信号線に接地電圧を印加する動作モードを有する、
ことを特徴とする半導体装置。
【請求項１１】
請求項６記載の半導体装置において、
上記電圧ストレス印加用信号線は、隣接する２つのビット線がなすビット線対の両側にのみ配置されている、
ことを特徴とする半導体装置。
【請求項１２】
請求項１１記載の半導体装置において、
上記メモリセルに対する情報アクセスが行われないスタンバイ状態は、上記複数のビット線と上記ストレス印加用信号線との間に電圧が印加される状態である動作モードを有する、
ことを特徴とする半導体装置。
【請求項１３】
請求項１１記載の半導体装置において、
上記複数のストレス印加用信号線のうちの一部のストレス印加用信号線に電源電圧を印加し、その他のストレス印加用信号線に接地電圧を印加する動作モードを有する、
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に半導体装置の製造工程における不良スクリーニングを効率よく安定に行うための配線レイアウトに関するものである。
【背景技術】
【０００２】
近年、半導体デバイスの微細化が進み、デバイスの金属配線層間の絶縁性が、製造工程で発生するゴミなどによって劣化することが問題となってくることがある。
例えば、金属配線層間にシリコンクズ等のゴミが製造工程中、あるいは製造後に付着した場合には上記金属配線層間の絶縁性が低下する恐れがある。
特に問題となるのは、この絶縁性の低下が経時的に、つまりデバイスの実使用中に起こってくる場合である。
【０００３】
そこで、従来から、上記のような経時的な絶縁性劣化の恐れのあるデバイスをスクリーニングするための回路構成を有するものがある。例えば、特許文献１には、半導体装置において、互いに並行する複数の配線からなる配線群と、この配線群が正常か否かをテストするテスト手段とを具備し、このテスト手段が、配線群における偶数番目の配線と奇数番目の配線に、隣接する配線間に電位差が発生するよう電圧を同時に印加し、この状態を所定時間保持するものが開示されている。
【０００４】
図１０は、上記特許文献１に記載の半導体装置を説明する図である。
この半導体装置１００は、メモリセル（図示せず）を配列してなるメモリセルアレイ１００ａを有しており、該メモリセルアレイ１００ａ上では、複数のワード線ＷＬ０〜ＷＬ３と、複数のビット線ＢＬ０〜ＢＬ７とがマトリクス状に配置されている。ここで、各ビット線ＢＬ０〜ＢＬ７は、コンタクトホールＨｃ０〜Ｈｃ７を介して、基板上に形成された、メモリセルを構成するトランジスタのドレイン領域（図示せず）に接続されている。
【０００５】
上記半導体装置１００は、上記複数のビット線ＢＬ０〜ＢＬ７からなるビット線群が正常なものであるか否かをテストするテスト回路３２を有している。このテスト回路３２は、ｎ番目のビット線ＢＬ０，ＢＬ２，ＢＬ４，ＢＬ６に所定電位（例えば９Ｖ）を印加する電位印加回路３４と、ｎ＋１番目のビット線ＢＬ１，ＢＬ３，ＢＬ５，ＢＬ７に所定電位（例えば０Ｖ）を印加する電位印加回路３６とから構成され、テスト時には、上記ｎ番目のビット線及びｎ＋１番目のビット線に、これらのビット線の間に電位差が発生するよう、所定電位を同時に印加し、この電圧印加状態を所定時間保持するものである。
【０００６】
次に、不良品をスクリーニングするテストについて簡単に説明する。
まず、テスト回路３２の電位印加回路３４は、例えば９Ｖの電位をビット線ＢＬ０，ＢＬ２，ＢＬ４及びＢＬ６に印加し、テスト回路３２の電圧印加回路３６は、例えば０Ｖの電位をビット線ＢＬ１，ＢＬ３，ＢＬ５に印加する。これにより隣接するビット線ＢＬ０間には９Ｖの電位差が生じ、この状態が所定時間保持されることにより、隣接するビット線の間に電気的なストレスが蓄積されることとなる。
【０００７】
すると、電気的なストレスの蓄積によって検出可能となる、経年変化によって生ずる短絡によるリーク電流が検出されることとなる。
例えば、メモリアレイ上に、シリコンクズのようなごみが付着していた場合には、電気的なストレスの印加状態が所定時間経過すると、電気的なストレスの蓄積により、絶縁膜の絶縁性が破壊され、ゴミなどを介して隣接するビット線の間にリーク電流が流れる。このリーク電流を検出することにより、経時破壊を起こす恐れのある不良チップをスクリーニングすることができる。
【特許文献１】特開平０６−０２９３６４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところが、上記のような従来の半導体装置では、不良スクリーニングの対象となる配線が全て通常の情報アクセス動作で使用する配線であるため、それぞれの配線の電位変動状態によっては、上記リーク電流が発生していても、これをメモリの不良として検出しにくいという課題があった。
【０００９】
例えば、不良スクリーニングの対象となる配線がメモリのビット線であり、センスアンプによりビット線にテスト電圧を印加する場合、ビット線はセンスアンプを構成する抵抗素子を介して電源電圧や接地電圧に接続される。このため、隣接するビット線の一方に電源電圧が、もう一方に接地電圧が印加された状態でこれらの配線間で微小リークが発生した場合でも、該両ビット線の電位差は、上記抵抗素子の端子電圧の影響により、微小リークが発生していない場合の電位差に近いものとなり、配線間での微小リークを精度よく検出することができないという問題がある。
【００１０】
同様に、対象となる配線がメモリのワード線であり、デコーダによりワード線にテスト電圧を印加する場合、ワード線はデコーダを構成する抵抗素子を介して電源電圧や接地電圧に接続される。このため、隣接するワード線の一方に電源電圧が、もう一方に接地電圧が印加された状態でこれらの配線間で微小リークが発生した場合でも、該両ワード線の電位差は、上記抵抗素子の端子電圧の影響により、微小リークが発生していない場合の電位差に近いものとなり、配線間での微小リークを精度よく検出することができないという問題がある。
【００１１】
さらに、上記文献１に記載のように、テスト回路により、偶数番目のビット線に９Ｖの電位、奇数番目のビット線に０Ｖの電位を印加する場合は、テスト時には、偶数番目のビット線にはテスト回路の回路素子を介して９Ｖの電位が接続され、奇数番目のビット線にはテスト回路の回路素子を介して０Ｖの電位が接続されることとなる。このため、隣接するビット線の一方に９Ｖの電位が、もう一方に０Ｖの電位が印加された状態でこれらの配線間で微小リークが発生した場合でも、該両ビット線の電位差は、上記回路素子の端子電圧の影響により、微小リークが発生していない場合の電位差に近いものとなり、配線間での微小リークを精度よく検出することができないという問題がある。
【００１２】
さらに、上記文献記載のテスト方法では、隣接するビット線間には一定極性の電圧ストレスしか印加できず、このような電圧ストレスの印加では、デバイスの経時変化により発生する潜在的な不良が見つけられない場合もあり、信頼性の高い不良スクリーニングを行うことができないという問題もある。
【００１３】
本発明は、上記のような課題に鑑みてなされたもので、良品あるいは不良品のスクリーニングを、電圧ストレス加速テストにより効率よく安定に行うことができ、またこのような電圧ストレス加速テストを信頼性の高いものとすることができる半導体装置を得ることを目的とする。
【課題を解決するための手段】
【００１４】
本願請求項１に係る発明は、複数のメモリセルを配列してなるメモリアレイを有する半導体装置であって、上記メモリアレイ上にメモリセルの配列方向に沿って配置され、アドレス信号により選択される複数のワード線と、上記メモリアレイ上に上記ワード線に沿って配置された複数の電圧ストレス印加用信号線とを備え、上記ワード線の電位と、上記電圧ストレス印加用信号線の電位との電位差により、該ワード線と電圧ストレス印加用信号線との間に電圧ストレスを印加する動作モードを有する、ものである。
【００１５】
本願請求項２に係る発明は、請求項１記載の半導体装置において、上記複数のワード線を１本ずつ選択して、上記各ワード線とこれに隣接する電圧ストレス印加用信号線との間に順次電圧ストレスを印加する動作モードを有する、ものである。
【００１６】
本願請求項３に係る発明は、請求項１記載の半導体装置において、上記複数のワード線を一括選択して、各ワード線と、該各ワード線に隣接する電圧ストレス印加用信号線との間に電圧ストレスを印加する動作モードを有する、ものである。
【００１７】
本願請求項４に係る発明は、請求項１記載の半導体装置において、上記複数の電圧ストレス印加用信号線を一括選択して、各ワード線と、該各ワード線に隣接する電圧ストレス印加用信号線との間に電圧ストレスを印加する動作モードを有する、ものである。
【００１８】
本願請求項５に係る発明は、複数のメモリセルを配列してなるメモリアレイを有する半導体装置であって、上記メモリアレイ上にメモリセルの配列方向に沿って配置され、メモリセルに対する情報アクセスを行う複数のビット線と、上記メモリアレイ上に上記ビット線に沿って配置された複数の電圧ストレス印加用信号線とを備え、上記ビット線の電位と、上記電圧ストレス印加用信号線の電位との電位差により、ビット線と電圧ストレス印加用信号線との間に電圧ストレスを印加する動作モードを有する、ものである。
【００１９】
本願請求項６に係る発明は、請求項５記載の半導体装置において、上記メモリアレイ上の隣接するビット線の間には、すべて電圧ストレス印加用信号線が配置されている、ものである。
【００２０】
本願請求項７に係る発明は、請求項６記載の半導体装置において、上記メモリセルに対する情報アクセスが行われないスタンバイ状態は、上記複数のビット線と上記ストレス印加用信号線との間に電圧ストレスが印加される状態である動作モードを有する、ものである。
【００２１】
本願請求項８に係る発明は、請求項６記載の半導体装置において、上記複数のビット線に同時に一括して電源電圧を印加する動作モードを有する、ものである。
【００２２】
本願請求項９に係る発明は、請求項８記載の半導体装置において、上記複数のビット線に同時に一括して接地電圧を印加する動作モードを有する、ものである。
【００２３】
本願請求項１０に係る発明は、請求項６記載の半導体装置において、上記複数のストレス印加用信号線のうちの一部のストレス印加用信号線に電源電圧を印加し、その他のストレス印加用信号線に接地電圧を印加する動作モードを有する、ものである。
【００２４】
本願請求項１１に係る発明は、請求項６記載の半導体装置において、上記電圧ストレス印加用信号線は、隣接する２つのビット線がなすビット線対の両側にのみ配置されている、ものである。
【００２５】
本願請求項１２に係る発明は、請求項１１記載の半導体装置において、上記メモリセルに対する情報アクセスが行われないスタンバイ状態は、上記複数のビット線と上記ストレス印加用信号線との間に電圧が印加される状態である動作モードを有する、ものである。
【００２６】
本願請求項１３に係る発明は、請求項１１記載の半導体装置において、上記複数のストレス印加用信号線のうちの一部のストレス印加用信号線に電源電圧を印加し、その他のストレス印加用信号線に接地電圧を印加する動作モードを有する、ものである。
【発明の効果】
【００２７】
本願請求項１の発明によれば、メモリアレイ上に電圧ストレス印加用信号線をワード線に沿って配置し、上記ワード線の電位と、上記電圧ストレス印加用信号線の電位との電圧差により、ワード線と電圧ストレス印加用信号線との間で電圧ストレスを発生させるので、メモリセルに対する通常のアクセス動作時に使用する配線ではない電圧ストレス印加用信号線を直接電源電圧あるいは接地電圧に接続することにより、該電圧ストレス印加用信号線とワード線との間で発生する微小リークの検出精度を高めることができる。つまり、電圧ストレス加速テストを精度よく安定して行うことができ、この結果、安定した信頼性の高い不良スクリーニングを行うことができる。
【００２８】
本願請求項２の発明によれば、請求項１記載の半導体装置において、上記複数のワード線を１本ずつ選択して、上記各ワード線とこれに隣接する電圧ストレス印加用信号線との間に順次電圧ストレスを印加するので、各ワード線毎に確実に不良判定を行うことができる。
【００２９】
本願請求項３の発明によれば、請求項１記載の半導体装置において、上記複数のワード線を一括選択して、各ワード線と、該各ワード線に隣接する電圧ストレス印加用信号線との間に電圧ストレスを印加するので、すべてのワード線の潜在的な不良を一括して簡単に判定することができ、その結果、不良スクリーニングに要する時間を短縮することができる。
【００３０】
本願請求項４の発明によれば、請求項１記載の半導体装置において、上記複数の電圧ストレス印加用信号線を一括選択して、各ワード線と、該各ワード線に隣接する電圧ストレス印加用信号線との間に電圧ストレスを印加するので、ワード線を駆動することなく、複数のワード線とストレス印加信号線との間に一斉に電圧ストレスを効率的に印加することができ、これによりワード線の不良検査を一括して短時間で行うことができるという効果がある。また、ワード線に比べて配線容量の小さいストレス印加信号線を選択して電圧ストレスを発生するので、ワード線を選択して電圧ストレスを発生する場合に比べて電圧ストレス発生時の消費電力を小さく抑えることができる。
【００３１】
本願請求項５の発明によれば、メモリアレイ上に電圧ストレス印加用信号線をビット線に沿って配置し、上記ビット線の電位と、上記電圧ストレス印加用信号線の電位との電圧差により、ビット線と電圧ストレス印加用信号線との間にて電圧ストレスを発生させるので、メモリセルに対する通常のアクセス動作時に使用する配線ではない電圧ストレス印加用信号線を直接電源電圧あるいは接地電圧に接続することにより、該電圧ストレス印加用信号線とビット線との間で発生する微小リークの検出精度を高めることができる。つまり、電圧ストレス加速テストを精度よく安定して行うことができ、この結果、安定した信頼性の高い不良スクリーニングを行うことができる。
【００３２】
本願請求項６の発明によれば、請求項５記載の半導体装置において、上記メモリアレイ上の隣接するビット線の間には、すべて電圧ストレス印加用信号線を配置しているので、ごみの付着などに起因するビット線の潜在的な不良を、より確実に検出することができる。
【００３３】
本願請求項７の発明によれば、請求項６記載の半導体装置において、上記メモリセルに対する情報アクセスが行われないスタンバイ状態を、上記複数のビット線と上記ストレス印加用信号線との間に電圧ストレスが印加される状態としているので、不良スクリーニングのための電圧ストレス加速テストを、スタンバイ状態で行うことができる。
【００３４】
本願請求項８の発明によれば、請求項６記載の半導体装置において、上記複数のビット線に同時に一括して電源電圧を印加する動作モードを有するので、複数のビット線の潜在的な不良をまとめて判定することができ、その結果、不良スクリーニングに要する時間を短縮することができる。
【００３５】
本願請求項９の発明によれば、請求項８記載の半導体装置において、上記複数のビット線に同時に一括して接地電圧を印加するので、複数のビット線の潜在的な不良をまとめて短時間で判定することができ、また、電圧ストレス加速テストでは、ビット線と電圧ストレス印加用配線の間に極性の異なる電圧ストレスを印加することができ、一定極性の電圧ストレスの印加では判定できない不良をも判定することができる。
【００３６】
本願請求項１０の発明によれば、請求項６記載の半導体装置において、上記複数のストレス印加用信号線のうちの一部のストレス印加用信号線に電源電圧を印加し、その他のストレス印加用信号線に接地電圧を印加するので、電圧ストレス加速テストでは、センスアンプによるビット線対の駆動により、該ビット線対を構成する各ビット線と電圧ストレス印加用配線との間に同時に電圧ストレスを印加することが可能となる。
【００３７】
本願請求項１１の発明によれば、請求項６記載の半導体装置において、上記電圧ストレス印加用信号線を、隣接するビット線がなすビット線対の両側にのみ配置しているので、電圧ストレス印加用信号配線の本数を少なくすることができる。
【００３８】
本願請求項１２の発明によれば、請求項１１記載の半導体装置において、上記メモリセルに対する情報アクセスが行われないスタンバイ状態にて、上記複数のビット線と上記ストレス印加用信号線との間に電圧が印加されるので、不良スクリーニングのための電圧ストレス加速テストを、スタンバイ状態で行うことができる。
【００３９】
本願請求項１３の発明によれば、請求項１１記載の半導体装置において、上記複数のストレス印加用信号線のうちの一部のストレス印加用信号線に電源電圧を印加し、その他のストレス印加用信号線に接地電圧を印加するので、電圧ストレス加速テストでは、センスアンプによるビット線対の駆動により、該ビット線対を構成する各ビット線と電圧ストレス印加用配線との間に同時に電圧ストレスを印加することが可能となる。
【発明を実施するための最良の形態】
【００４０】
以下、本発明の各実施の形態による半導体装置について、図面を参照しながら説明する。
（実施の形態１）
図１は、本発明の実施の形態１による半導体装置を説明する図であり、メモリアレイにおけるワード線の配置及びそのデコーダの回路構成を示している。
【００４１】
この実施の形態１の半導体装置１０１は、複数のメモリセル（図示せず）を配列してなるメモリアレイ１０１ａを有し、該メモリアレイ１０１ａ上では、メモリセルの配列方向に沿って複数のワード線ＷＬ０〜ＷＬ７が配置され、さらに、各ワード線に沿ってストレス印加用信号線ＤＷＬが配置されている。ここで、上記ストレス印加用信号線ＤＷＬは、選択されたワード線と、該ストレス印加用信号線ＤＷＬとの間に電圧ストレスを印加可能となるよう、接地電圧ＶＳＳに接続された信号線である。ワード線ＷＬ０〜ＷＬ７とストレス印加用信号線ＤＷＬとは、隣接する２つのストレス印加用信号線ＤＷＬの間に１つのワード線が位置するよう交互に配置されている。なお、実際の半導体装置では、メモリアレイ１０１ａ上には、上記ワード線と交差するよう複数のビット線が配置されているが、図１では説明の都合上、ビット線は省略している。
【００４２】
また、半導体装置１０１は、アドレス信号に応じて上記複数のワード線から所定のワード線を選択するデコーダ１０１ｂを有している。ここで、上記デコーダ１０１ｂは、アドレス信号線に接続された複数の３入力ＮＡＮＤ回路（以下、ＮＡＮＤ回路という。）Ｇ０〜Ｇ７と、該ＮＡＮＤ回路の出力を反転するＮＯＴ回路Ｉｖ０〜Ｉｖ７とを有している。
【００４３】
つまり、ワード線ＷＬ０〜ＷＬ７にはＮＯＴ回路Ｉｖ０〜Ｉｖ７の出力が接続され、ＮＯＴ回路Ｉｖ０〜Ｉｖ７の入力には、ＮＡＮＤ回路Ｇ０〜Ｇ７の出力が接続されている。また、ＮＡＮＤ回路Ｇ０の３つの入力は、アドレス信号線ＸＡ０，ＸＡ１，ＸＡ２に接続され、ＮＡＮＤ回路Ｇ１の３つの入力は、アドレス信号線Ａ０，ＸＡ１，ＸＡ２に接続され、ＮＡＮＤ回路Ｇ２の３つの入力は、アドレス信号線ＸＡ０，Ａ１，ＸＡ２に接続されている。ＮＡＮＤ回路Ｇ３の３つの入力は、アドレス信号線Ａ０，Ａ１，ＸＡ２に接続され、ＮＡＮＤ回路Ｇ４の３つの入力は、アドレス信号線ＸＡ０，ＸＡ１，Ａ２に接続され、ＮＡＮＤ回路Ｇ５の３つの入力は、アドレス信号線Ａ０，ＸＡ１，Ａ２に接続されている。ＮＡＮＤ回路Ｇ６の３つの入力は、アドレス信号線ＸＡ０，Ａ１，Ａ２に接続され、ＮＡＮＤ回路Ｇ７の３つの入力は、アドレス信号線Ａ０，Ａ１，Ａ２に接続されている。
【００４４】
そして、上記デコーダ１０１ｂは、選択したワード線を、電源電圧や昇圧電圧などの電圧（ここでは電源電圧ＶＤＤ）に設定し、非選択のワード線を、接地電圧ＶＳＳに設定するものである。また、この半導体装置１０１は、メモリ動作、つまりメモリセルに対して情報をアクセスする動作が行われないスタンバイ状態では、ワード線は接地電位ＶＳＳに設定するものである。
【００４５】
次に動作について説明する。
この実施の形態１の半導体装置１０１では、メモリ動作は、通常の半導体メモリと同様に行われる。つまり、デコーダ１０１ｂがアドレス信号に基づいてワード線を選択し、選択したワード線により活性化されたメモリセルに対して、対応するビット線により情報の書込みや読出しが行われる。一方、半導体装置のメモリ動作しないスタンバイ状態では、ワード線は接地電圧ＶＳＳとなる。
【００４６】
そして、スクリーニングのための電圧ストレス加速テストは、このようなスタンバイ状態で行われることとなる。
つまり、上記スタンバイ状態で、デコーダ１０１ｂがアドレス信号に基づいてワード線を１本ずつ選択すると、選択されたワード線には、例えば電源電圧ＶＤＤが印加されることとなる。このようなワード線の選択状態は、選択されたワード線と、接地電圧ＶＳＳに接続されたストレス印加用信号線ＤＷＬとの間で、電圧ストレスが蓄積されるよう、一定時間保持される。
【００４７】
すると、ワード線とストレス印加用信号線との間でゴミ等が付着している場合には、このようにゴミなどが付着している部分では、他の部分に比べて電圧ストレスによる絶縁性の劣化が著しいことから、ゴミなどの付着に起因した微小リークが発生することとなる。このような微小リークを検出することにより、このチップを不良チップとして判定することができる。
【００４８】
なお、この電流リークの検出方法には、例えば、半導体装置１０１の外部から、上記接地電圧ＶＳＳを発生する電源に流れ込む電流を測定し、測定された電流に基づいて上記微小リークを検知する方法や、選択されたワード線につながるメモリセルからビット線に情報を読出して、該読み出された情報に基づいて上記微小電流リークを検知する方法などを用いることができる。
【００４９】
このように本実施形態１の半導体装置１０１では、メモリアレイ１０１ａ上にストレス印加用信号線ＤＷＬを、該ストレス印加用信号線ＤＷＬと、デコーダ１０１ｂにより駆動される通常のワード線ＷＬ０〜ＷＬ７とが交互に並ぶよう配置し、ワード線の選択時に、選択されたワード線と、ストレス印加用信号線ＤＷＬとの間に電圧ストレスが印加されるよう、該ストレス印加用信号線ＤＷＬを接地電圧ＶＳＳに接続したので、ワード線とストレス印加用信号線との間に微小リークが発生している場合と、該微小リークが発生していない場合とでは、ワード線とストレス印加用信号線ＤＷＬとの間に発生する電位差が大きく異なるものとなり、電圧ストレス加速テスト時における配線間での微小リークを精度よく検出することができ、信頼性の高い不良スクリーニングを行うことができるという効果がある。
【００５０】
（実施の形態２）
図２は、本発明の実施の形態２による半導体装置を説明する図であり、メモリアレイにおけるワード線の配置及びそのデコーダの回路構成を示している。
【００５１】
この実施の形態２の半導体装置１０２は、実施の形態１の半導体装置１０１と同様、ワード線とストレス印加用信号線とを交互に配列したメモリアレイ１０２ａと、該ワード線を選択するデコーダ１０２ｂとを有するものであり、実施の形態１の半導体装置１０１とは、デコーダ１０２ｂの回路構成のみ異なっている。
【００５２】
この半導体装置１０２のデコーダ１０２ｂは、アドレス信号線に接続された複数のＮＡＮＤ回路Ｇ０〜Ｇ７と、該ＮＡＮＤ回路Ｇ０〜Ｇ７の出力を入力とする２入力ＮＡＮＤ回路（以下、ＮＡＮＤ回路という。）ＳＧ０〜ＳＧ７とを有している。このデコーダ１０２ｂでは、上記ＮＡＮＤ回路Ｇ０〜Ｇ７の入力には、実施の形態１におけるデコーダ１０１ｂと同様に、アドレス信号線ＸＡ０〜ＸＡ２及びＡ０〜Ａ２が接続されている。
【００５３】
そして、このデコーダ１０２ｂでは、ＮＡＮＤ回路Ｇ０〜Ｇ７の出力がＮＡＮＤ回路ＳＧ０〜ＳＧ７の一方の入力に接続され、テスト信号線ＴＥＳＴ１がＮＡＮＤ回路ＳＧ０〜ＳＧ７のもう一方の入力に接続されており、このデコーダ１０２ｂは、テスト信号線ＴＥＳＴ１により全てのワード線を一括で選択可能なものとなっている。
【００５４】
次に動作について説明する。
この実施の形態２の半導体装置１０２では、メモリとしての通常動作時には、テスト信号線ＴＥＳＴ１が論理電圧“Ｈ”に設定される。このようにテスト信号線ＴＥＳＴ１が論理電圧“Ｈ”に設定された状態では、各ＮＡＮＤ回路ＳＧ０〜ＳＧ７は、実施の形態１の、対応するＮＯＴ回路Ｉｖ０〜Ｉｖ７と同様に動作することとなる。つまり、デコーダ１０２ｂがアドレス信号に応じて１つのワード線を選択し、選択したワード線により活性化されたメモリセルに対して、対応するビット線により情報の書込みや読出しが行われる。
【００５５】
一方、半導体装置がメモリ動作しないスタンバイ状態であるときには、この実施の形態２の半導体装置１０２においても、実施の形態１と同様、ワード線ＷＬ０〜ＷＬ７は接地電圧ＶＳＳに設定される。
【００５６】
電圧ストレス加速テストは、このようなスタンバイ状態で、テスト信号線ＴＥＳＴ１を論理電圧“Ｌ”に設定することにより行われる。
【００５７】
テスト信号線ＴＥＳＴ１が論理電圧“Ｌ”に設定されることにより、ＮＡＮＤ回路ＳＧ０〜ＳＧ７の出力は、一斉に論理電圧“Ｈ”となり、複数のワード線ＷＬ０〜ＷＬ７に一括して論理電圧“Ｈ”が印加される。このように複数のワード線ＷＬ０〜ＷＬ７に一括して論理電圧“Ｈ”が印加された状態は、論理電圧“Ｈ”が印加されたワード線と、接地電圧ＶＳＳに接続されたストレス印加用信号線ＤＷＬとの間では、電圧ストレスが蓄積されるよう、一定時間保持される。
【００５８】
すると、ワード線とストレス印加用信号線との間でゴミ等が付着している場合には、このようにゴミなどが付着している部分では、他の部分に比べて電圧ストレスによる絶縁性の劣化が著しいことから、ゴミなどの付着に起因した微小リークが発生することとなる。このような微小リークを、例えば実施の形態１で説明したように、接地電圧ＶＳＳを発生する電源に流れ込む電流として、半導体装置外部から測定することにより、このチップを不良チップとして判定することができる。
【００５９】
このように本実施の形態２の半導体装置１０２では、メモリアレイ１０２ａ上にストレス印加用信号線ＤＷＬを、該ストレス印加用信号線ＤＷＬと、デコーダ１０２ｂにより駆動される通常のワード線ＷＬ０〜ＷＬ７とが交互に並ぶよう配置し、ワード線の選択時に、選択されたワード線と、ストレス印加用信号線ＤＷＬとの間に電圧ストレスが印加されるよう、該ストレス印加用信号線ＤＷＬを接地電圧ＶＳＳに接続したので、実施の形態１と同様、電圧ストレス加速テスト時における配線間での微小リークを精度よく検出することができ、信頼性の高い不良スクリーニングを行うことができるという効果がある。
【００６０】
また、この実施の形態２では、ワード線を駆動するデコーダ１０２ｂをテスト信号線ＴＥＳＴ１の電位により、複数のワード線に一括して論理電圧“Ｈ”を印加するものとしたので、複数のワード線とストレス印加用信号線との間に一括して電圧ストレス印加でき、スクリーニングのための加速テストに要する時間を短縮することができるという効果もある。
【００６１】
（実施の形態３）
図３は、本発明の実施の形態３による半導体装置を説明する図であり、メモリアレイにおけるワード線の配置及びそのデコーダの回路構成を示している。
【００６２】
この実施の形態３の半導体装置１０３は、実施の形態１の半導体装置１０１と同様、ワード線ＷＬ０〜ＷＬ７とストレス印加用信号線ＤＷＬとを交互に配列したメモリアレイ１０３ａと、該ワード線を選択するデコーダ１０３ｂとを有しており、これらのメモリアレイ１０３ａ及びデコーダ１０３ｂは、実施の形態１の半導体装置１０１におけるメモリアレイ１０１ａ及びデコーダ１０１ｂと同一のものである。
【００６３】
そして、この半導体装置１０３は、テスト信号線ＴＥＳＴ２の論理電位に基づいて、上記ストレス印加用信号線ＤＷＬを、論理電位“Ｈ”あるいは“Ｌ”となるよう駆動する信号駆動回路１０３ｃを有している。
【００６４】
次に動作について説明する。
この実施の形態３の半導体装置１０３では、通常のメモリ動作時には、テスト信号線ＴＥＳＴ２が論理電圧“Ｌ”に設定され、ストレス印加用信号線ＤＷＬは接地電位ＶＳＳに設定される。そして、半導体装置１０３は、実施の形態１の半導体装置１０１と全く同様にメモリ動作を行う。
【００６５】
一方、半導体装置がメモリ動作しないスタンバイ状態であるときには、この実施の形態３の半導体装置１０３においても、実施の形態１と同様、ワード線は接地電圧ＶＳＳに設定される。
【００６６】
電圧ストレス加速テストは、このようなスタンバイ状態で、テスト信号線ＴＥＳＴ２を論理電圧“Ｈ”に設定することにより行われる。つまり、テスト信号線ＴＥＳＴ２が論理電圧“Ｈ”に設定されることにより、信号駆動回路１０３ｃは、複数のワード線ＷＬ０〜ＷＬ７を一括して論理電圧“Ｈ”となるよう駆動する。すると、論理電圧“Ｈ”が印加されたワード線と、接地電圧ＶＳＳに接続されたストレス印加用信号線ＤＷＬとの間には電界が印加される。
【００６７】
このようにテスト信号線ＴＥＳＴ２を論理電圧“Ｈ”に設定した状態は、接地電圧ＶＳＳが印加されたワード線と、電源電圧ＶＤＤが印加されたストレス印加用信号線ＤＷＬとの間で、電圧ストレスが蓄積されるよう、一定時間保持される。
【００６８】
すると、ワード線とストレス印加用信号線との間でゴミ等が付着している場合には、このようにゴミなどが付着している部分では、他の部分に比べて電圧ストレスによる絶縁性の劣化が著しいことから、ゴミなどの付着に起因した微小リークが発生することとなる。このような微小リークは、実施の形態１で説明したように半導体装置外部から測定することにより、このチップを不良チップとして検出することができる。
【００６９】
このように本実施の形態３の半導体装置１０３では、実施の形態１と同様に、メモリアレイ１０３ａ上にストレス印加用信号線ＤＷＬを、該ストレス印加用信号線ＤＷＬと、デコーダ１０３ｂにより駆動される通常のワード線ＷＬ０〜ＷＬ７とが交互に並ぶよう配置し、テスト信号線の論理電位により上記ストレス印加用信号線ＤＷＬを駆動する信号線駆動回路１０３ｃを備えたので、ワード線を駆動することなく、複数のワード線とストレス印加信号線との間に一斉に電圧ストレスを効率的に印加することができ、ワード線の不良検査を一括して短時間で行うことができるという効果がある。
【００７０】
また、この実施の形態３では、メモリセルを構成するトランジスタのゲート容量が付加されているワード線ではなく、このようなワード線に比べて配線容量の小さいストレス印加信号線を駆動して電圧ストレスの印加を行うので、ワード線を選択して電圧ストレスの印加を行う場合に比べて電圧ストレス印加時の消費電力を小さく抑えることができる。
【００７１】
（実施の形態４）
図４は、本発明の実施の形態４による半導体装置を説明する図であり、メモリアレイにおけるビット線及びセンスアンプの配置を示している。
【００７２】
この実施の形態４の半導体装置１０４は、複数のメモリセル（図示せず）を配列してなるメモリアレイ１０４ａを有し、該メモリアレイ１０４ａでは、メモリセルの配列方向に沿って複数のビット線ＢＬ０〜ＢＬ３及びＸＢＬ０〜ＸＢＬ３が配置され、さらに、各ビット線に沿ってストレス印加用信号線ＤＢＬが配置されている。ここで、上記ストレス印加用信号線ＤＢＬは、ビット線とストレス印加用信号線ＤＢＬとの間に電圧ストレスを印加可能となるよう、電源電圧ＶＤＤに接続された信号線である。また、ビット線ＢＬ０〜ＢＬ３及びＸＢＬ０〜ＸＢＬ３とストレス印加用信号線ＤＢＬとは、交互に配置され、隣接する２つのストレス印加用信号線ＤＢＬの間に１つのビット線が位置している。なお、実際の半導体装置では、メモリアレイ１０４ａ上には、上記ビット線と交差するよう複数のワード線が配置されているが、図４では説明の都合上、ワード線は省略している。
【００７３】
また、半導体装置１０４は、ビット線ＢＬ０及びＸＢＬ０からなるビット線対を駆動するセンスアンプＳＡ０と、ビット線ＢＬ１及びＸＢＬ１からなるビット線対を駆動するセンスアンプＳＡ１と、ビット線ＢＬ２及びＸＢＬ２からなるビット線対を駆動するセンスアンプＳＡ２と、ビット線ＢＬ３及びＸＢＬ３からなるビット線対を駆動するセンスアンプＳＡ３とを有している。
【００７４】
そして、この実施の形態４では、上記半導体装置１０４は、メモリ動作の行われない状態、つまりメモリセルに対して情報をアクセスする動作が行われないスタンバイ状態において、全てのビット線を接地電圧ＶＳＳに設定するものとしている。
【００７５】
次に動作について説明する。
この実施の形態４の半導体装置１０４では、メモリ動作は、通常の半導体メモリと同様に行われる。つまり、アドレス信号に基づいてワード線が選択されると、選択されたワード線により活性化されたメモリセルに対して、対応するビット線により情報の書込みや読出しが行われる。例えば、情報の読出し時には、メモリセルから各ビット線対に読み出された電圧がセンスアンプＳＡ０〜ＳＡ３により増幅され、増幅された電圧がビット線対から記憶情報として読み出される。また、情報の書込み時には、ビット線対に印加された、書込み情報に応じた極性の電圧により、メモリセルに情報が書き込まれる。一方、半導体装置のメモリ動作しないスタンバイ状態では、ビット線は接地電圧ＶＳＳとなる。
【００７６】
そして、このようなスタンバイ状態では、スクリーニングのための電圧ストレス加速テストが行われる。
【００７７】
つまり、この半導体装置のスタンバイ状態では、全てのビット線は接地電圧ＶＳＳになり、ビット線とストレス印加用信号線との間には電圧が印加されることとなる。このような状態は、接地電位ＶＳＳに設定されたビット線と、電源電圧ＶＤＤに接続されたストレス印加用信号線ＤＷＬとの間で、電圧ストレスが蓄積されるよう、一定時間保持される。これにより、ビット線とストレス印加用信号線との間でゴミ等に起因して電流の微小リークが発生した場合には、この微小リーク電流を不良として検出可能となる。
【００７８】
なお、このような微小リークは、実施の形態１で説明したように、接地電圧ＶＳＳを発生する電源に流れ込む電流として、半導体装置外部から測定することにより、このチップを不良チップとして判定することができる。
【００７９】
このように本実施の形態４では、メモリアレイ１０４ａ上にストレス印加用信号線ＤＢＬを、該ストレス印加用信号線ＤＢＬと、センスアンプに接続された通常のビット線とが交互に並ぶよう配置し、メモリ動作が行われないスタンバイ状態では、接地電位ＶＳＳに設定されるビット線と、ストレス印加用信号線との間に電圧ストレスが印加されるよう、該ストレス印加用信号線を電源電圧ＶＤＤに接続したので、ビット線とストレス印加用信号線との間に微小リークが発生している場合と、該微小リークが発生していない場合とでは、ビット線とストレス印加用信号線との間に発生する電位差が大きく異なるものとなり、電圧ストレス加速テスト時における配線間での微小リークを精度よく検出することができ、信頼性の高い不良スクリーニングを行うことができるという効果がある。
【００８０】
また、この実施の形態４では、メモリ動作が行われないスタンバイ状態で、ビット線が接地電位ＶＳＳに設定されるので、メモリのスタンバイ状態という簡単な状態で、電圧ストレス加速テストを行うことができるという効果がある。
【００８１】
さらに、本実施の形態４では、ビット線の間にストレス印加用信号線を配置しているので、メモリ動作時のビット線間のカップリングノイズを低減できるというビット線に対するシールド効果も得られ、より安定したセンスアンプの動作を可能にするという効果もある。
【００８２】
また、本実施の形態４のビット線構成を強誘電体メモリに適用した場合、ストレス印加用信号線とビット線の間には配線間容量が生じるため、この配線間容量を用いてビット線容量を増大することもできる。
【００８３】
（実施の形態５）
図５は、本発明の実施の形態５による半導体装置を説明する図であり、メモリアレイにおけるビット線及びセンスアンプの配置を示している。
この実施の形態５の半導体装置１０５は、実施の形態４の半導体装置１０４と同様、ビット線とストレス印加用信号線とを交互に配列したメモリアレイ１０４ａと、各ビット線対に対応するセンスアンプＳＡ０〜ＳＡ３とを有している。
【００８４】
そして、この実施の形態５では、ストレス印加用信号線ＤＢＬは、実施の形態４とは異なり、接地電圧ＶＳＳに接続されている。
【００８５】
また、半導体装置１０５は、ビット線対とこれに対応するセンスアンプとの導通状態あるいは非導通状態を、テスト信号線ＴＥＳＴ３からの制御信号に応じて切り替える第１のスイッチ回路１０５ｂと、各ビット線と電源電圧ＶＤＤとの接続状態あるいは非接続状態を、テスト信号線ＴＥＳＴ４からの制御信号に応じて切り替える第２のスイッチ回路１０５ｃとを有している。
【００８６】
ここで、上記第１のスイッチ回路１０５ｂは、センスアンプＳＡ０，ＳＡ１，ＳＡ２，ＳＡ３の一方の端子とビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３との間に接続されたスイッチトランジスタＳｂ０，Ｓｂ２，Ｓｂ４，Ｓｂ６と、センスアンプＳＡ０，ＳＡ１，ＳＡ２，ＳＡ３のもう一方の端子とビット線ＸＢＬ０，ＸＢＬ１，ＸＢＬ２，ＸＢＬ３との間に接続されたスイッチトランジスタＳｂ１，Ｓｂ３，Ｓｂ５，Ｓｂ７とから構成されており、各スイッチトランジスタＳｂ０〜Ｓｂ７のゲートには、上記テスト信号線ＴＥＳＴ３が接続されている。また、上記第２のスイッチ回路１０５ｃは、電源電圧ＶＤＤとビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３との間に接続されたスイッチトランジスタＳｃ０，Ｓｃ２，Ｓｃ４，Ｓｃ６と、電源電圧ＶＤＤとビット線ＸＢＬ０，ＸＢＬ１，ＸＢＬ２，ＸＢＬ３との間に接続されたスイッチトランジスタＳｃ１，Ｓｃ３，Ｓｃ５，Ｓｃ７とから構成されており、各スイッチトランジスタＳｃ０〜Ｓｃ７のゲートには、上記テスト信号線ＴＥＳＴ４が接続されている。
【００８７】
そして、この半導体装置１０５は、メモリ動作時には、第１のスイッチ回路１０５ｂがオン状態、第２のスイッチ回路１０５ｃがオフ状態となり、ストレス印加時には、第１のスイッチ回路１０５ｂがオフ状態、第２のスイッチ回路１０５ｃがオン状態となるものとしている。
【００８８】
次に動作について説明する。
この実施の形態５の半導体装置１０５では、通常動作時には、第１のスイッチ回路１０５ｂがオンし、第２のスイッチ回路１０５ｃがオフして、ビット線は電源電圧ＶＤＤから分離され、対応するセンスアンプに接続された状態となり、この状態で、メモリ動作が実施の形態４の半導体装置１０４と同様に行われる。
【００８９】
一方、スクリーニングのための電圧ストレス加速テスト時には、第１のスイッチ回路１０５ｂがオフし、第２のスイッチ回路１０５ｃがオンして、ビット線は、電源電圧ＶＤＤに接続され、対応するセンスアンプから分離された状態となる。これにより、各ビット線と、これに隣接する接地電圧ＶＳＳに接続されたストレス印加用信号線ＤＢＬとの間には、一括して電圧ストレスが印加された状態となる。この状態は、ビット線とストレス印加用信号線ＤＷＬとの間で電圧ストレスが蓄積されるよう、一定時間保持される。これにより、ビット線とストレス印加用信号線との間でゴミ等に起因して電流の微小リークが発生した場合には、この微小リーク電流を実施の形態４と同様に検出して、不良チップを検出することができる。
【００９０】
このように本実施の形態５では、メモリアレイ１０５ａ上にストレス印加用信号線ＤＢＬを、該ストレス印加用信号線と、センスアンプに接続された通常のビット線とが交互に並ぶよう配置して、各ストレス印加用信号線に接地電圧ＶＳＳを接続し、加速テスト時には、通常のビット線をセンスアンプから分離して電源電圧ＶＤＤに接続するので、実施の形態４と同様に、電圧ストレス加速テスト時における配線間での微小リークを精度よく検出することができ、信頼性の高い不良スクリーニングを行うことができるという効果がある。
【００９１】
また、この実施の形態５では、ビット線を電源電圧に接続あるいは分離するスイッチ回路１０５ｃを有しているので、電圧ストレス加速テストをセンスアンプを動作させることなく行うことができ、また、通常状態では、ビット線には電圧ストレスは印加されない状態とすることができ、不必要にストレスがかからないようにすることができるという効果もある。
【００９２】
さらに、この実施の形態５では、電圧ストレス加速テストには、複数のビット線とストレス印加用信号線との間に一括して電圧ストレスを印加することができ、不良スクリーニングに要する時間を短縮することもできる。
【００９３】
（実施の形態６）
図６は、本発明の実施の形態６による半導体装置を説明する図であり、メモリアレイにおけるビット線及びセンスアンプの配置を示している。
【００９４】
この実施の形態６の半導体装置１０６は、実施の形態４の半導体装置１０４と同様、ビット線とストレス印加用信号線とを交互に配列したメモリアレイ１０６ａと、各ビット線対に対応するセンスアンプＳＡ０〜ＳＡ３とを有している。
【００９５】
そして、この実施の形態６では、ストレス印加用信号線ＤＢＬは、実施の形態４とは異なり、接地電圧ＶＳＳに接続されている。
【００９６】
また、この実施の形態６では、半導体装置１０６は、テスト信号線ＴＥＳＴ５からの制御信号に応じて、接地電圧ＶＳＳ及び電源電圧ＶＤＤの一方を出力する電圧出力回路１０６ｄと、ビット線対とこれに対応するセンスアンプとを、テスト信号線ＴＥＳＴ３からの制御信号に応じて接続あるいは分離する第１のスイッチ回路１０６ｂと、各ビット線と電圧出力回路１０６ｄの出力とを、テスト信号線ＴＥＳＴ４からの制御信号に応じて接続あるいは分離する第２のスイッチ回路１０６ｃとを有している。ここで、第１，第２のスイッチ回路１０６ｂ，１０６ｃは、実施の形態５の第１，第２のスイッチ回路１０５ｂ，１０５ｂと同一の回路構成を有している。
【００９７】
次に動作について説明する。
この実施の形態６の半導体装置１０６では、通常動作時には、第１のスイッチ回路１０６ｂがオンし、第２のスイッチ回路１０６ｃがオフして、ビット線は、電圧出力回路１０６ｄの出力から分離され、対応するセンスアンプに接続された状態となり、この状態で、メモリ動作が実施の形態４の半導体装置１０４と同様に行われる。
【００９８】
一方、スクリーニングのための電圧ストレス加速テスト時には、第１のスイッチ回路１０６ｂがオフし、第２のスイッチ回路１０６ｃがオンして、ビット線は、電圧出力回路１０６ｄの出力に接続され、対応するセンスアンプから分離された状態となり、この状態で、電圧出力回路１０６ｄが電源電圧ＶＤＤを出力することとなる。これにより、各ビット線と、これに隣接する接地電圧ＶＳＳに接続されたストレス印加用信号線ＤＢＬとの間には、一括して電圧ストレスが印加された状態となる。これによりビット線とストレス印加用信号線との間でゴミ等に起因して電流の微小リークが発生した場合には、この微小リーク電流を実施の形態４と同様に検出して、不良チップを検出することができる。
【００９９】
このように本実施の形態６では、メモリアレイ１０６ａ上にストレス印加用信号線ＤＢＬを、該ストレス印加用信号線ＤＢＬと、センスアンプに接続された通常のビット線とが交互に並ぶよう配置して、各ストレス印加用信号線ＤＢＬに接地電圧ＶＳＳを接続し、電圧ストレス加速テスト時には、ビット線に電源電圧ＶＤＤを印加するので、実施の形態４と同様、電圧ストレス加速テスト時における配線間での微小リークを精度よく検出することができ、信頼性の高い不良スクリーニングを行うことができるという効果がある。
【０１００】
また、この実施の形態６では、テスト信号に応じて電圧を出力する電圧印加回路１０６ｄと、該電圧印加回路１０６ｄの出力とビット線とを接続あるいは分離するスイッチ回路１０６ｃとを備えたので、複数のビット線とストレス印加用信号線との間に一括して電圧ストレス印加でき、スクリーニングのための加速テストに要する時間を短縮することができるという効果もある。
【０１０１】
また、この実施の形態６では、電圧ストレス加速テストの際に、電圧印加回路１０６ｄの出力を反転させて、ビット線を論理電圧“Ｈ”および“Ｌ”に繰り返し設定することにより、ストレス印加用信号線を充放電することができ、一定極性の電圧ストレスを印加する加速テストでは検出できない、潜在的な不良を検出することができ、不良検出をより高感度で行うことができる。
【０１０２】
さらに、この実施の形態６では、ビット線を電圧出力回路１０６ｄの出力から分離可能としているので、通常のメモリ動作状態では、ビット線には電圧ストレスが印加されない状態とすることができ、ビット線に不必要に電圧ストレスがかからないようにすることができるという効果もある。
【０１０３】
（実施の形態７）
図７は、本発明の実施の形態７による半導体装置を説明する図であり、メモリアレイにおけるビット線及びセンスアンプの配置を示している。
【０１０４】
この実施の形態７の半導体装置１０７は、実施の形態４の半導体装置１０４と同様、ビット線とストレス印加用信号線とを交互に配列したメモリアレイ１０７ａと、各ビット線対に対応するセンスアンプＳＡ０〜ＳＡ３とを有している。
【０１０５】
そして、この実施の形態７の半導体装置１０７は、同一のセンスアンプに接続された１対のビット線の間に位置するストレス印加用信号線ＤＢＬを接地電圧ＶＳＳに接続し、該１対のビット線の両側に位置するストレス印加用信号線ＤＢＬを電源電位ＶＤＤに接続したものである。
なお、この実施の形態７のその他の構成は、実施の形態４におけるものと同一である。
【０１０６】
次に動作について説明する。
この実施の形態７の半導体装置１０７では、メモリ動作は、実施の形態４の半導体装置と同様に行われる。
【０１０７】
また、この実施の形態７では、電圧ストレス加速テストでは、センスアンプＳＡ０〜ＳＡ３は、ビット線とストレス印加用信号線との間で電圧ストレスが蓄積されるよう、対応するビット線対を一定時間の間駆動する。このとき、ビット線対の一方のビット線に論理電圧“Ｈ”が、その他方のビット線に論理電圧“Ｌ”が設定された状態と、該ビット線対の一方のビット線に論理電圧“Ｌ”が、その他方のビット線に論理電圧“Ｈ”が設定された状態とが繰り返される。これにより、１つのビット線とその一方側のストレス印加用信号線との間に印加される電圧ストレスと、１つのビット線とそのもう一方側のストレス印加用信号線との間に印加される電圧ストレスとは極性が異なるものとなり、各ビット線には、負極性の電圧ストレスと、正極性の電圧ストレスの両方が印加されることとなる。
【０１０８】
そして、このようにこのようにビット線とストレス印加用信号線との間に電圧ストレスが印加された状態が一定時間保持されると、電圧ストレスが蓄積されることとなり、これにより、例えば、ビット線とストレス印加用信号線との間にゴミ等に起因する電流の微小リークがあった場合、実施の形態４と同様、それを不良として検出できる。
【０１０９】
このように本実施の形態７では、メモリアレイ１０７ａ上にストレス印加用信号線ＤＢＬを、センスアンプにより駆動される通常のビット線に隣接するよう配置するとともに、一部のストレス印加用信号線ＤＢＬを電源電位ＶＤＤに、その他のストレス印加用信号線ＤＢＬを接地電位に接続し、センスアンプにより通常のビット線を駆動して、該ビット線とストレス印加用信号線との間に電圧ストレスを印加するするので、センスアンプを動作させるという簡単な方法で、実施の形態４と同様に、電圧ストレス加速テスト時における配線間での微小リークを精度よく検出することができ、信頼性の高い不良スクリーニングを行うことができるという効果がある。
【０１１０】
また、この実施の形態７では、通常のビット線とストレス印加用信号線とを、隣接するストレス印加用信号線の間にビット線が位置するよう配置し、奇数番目のストレス印加用信号線に電源電圧ＶＤＤを接続し、偶数番目のストレス印加用信号線に接地電位ＶＳＳを接続し、センスアンプの駆動により、各ビット線に論理電位“Ｈ”及び論理電位“Ｌ”を繰り返し印加するので、電圧ストレス加速テストでは、各ビット線に負極性の電圧ストレスと、正極性の電圧ストレスの両方を印加することができ、不良スクリーニングをより確実に行うことができる。
【０１１１】
（実施の形態８）
図８は、本発明の実施の形態８による半導体装置を説明する図であり、メモリアレイにおけるビット線及びセンスアンプの配置を示している。
【０１１２】
この実施の形態８の半導体装置１０８は、実施の形態４の半導体装置１０４における、ビット線とストレス印加用信号線とを交互に配列したメモリアレイ１０４ａに代えて、ストレス印加用信号線を各ビット線対の両側にのみ配置したメモリアレイ１０８ａを備えたものである。つまり、このメモリアレイ１０８ａでは、実施の形態４のものと異なり、各ビット線対を構成する隣接する２つのビット線の間にはストレス印加用信号線が配置されていない。
【０１１３】
また、この実施の形態８では、上記半導体装置１０８は、実施の形態４と同様、メモリ動作の行われない状態、つまりメモリセルに対して情報をアクセスする動作が行われないスタンバイ状態において、全てのビット線を接地電圧に設定するものとしている。
【０１１４】
なお、この半導体装置１０８におけるその他の構成は、実施の形態４の半導体装置１０４におけるものと同一である。
【０１１５】
次に動作について説明する。
この実施の形態８の半導体装置１０８では、メモリ動作は、通常の半導体メモリと同様に行われる。一方、半導体装置のメモリ動作しないスタンバイ状態では、ビット線は接地電圧ＶＳＳとなる。この状態では、ビット線対を構成する２つのビット線の間には電界が印加されないが、全てのビット線は接地電圧ＶＳＳになるため、ビット線と電圧ストレス印加用信号線との間には電圧ストレスが印加されることとなる。このスタンバイ状態を一定時間保持することにより、ビット線とストレス印加用信号線との間では電圧ストレスが蓄積されることとなる。
【０１１６】
これにより、例えば、ビット線とストレス印加用信号線との間にゴミ等に起因する電流の微小リークがあった場合、実施の形態４と同様、それを不良として検出できる。
【０１１７】
このように本実施の形態８では、メモリアレイ１０８ａ上にストレス印加用信号線ＤＢＬを各ビット線に隣接させて配置するとともに、ストレス印加用信号線を電源電位ＶＤＤに接続し、メモリ動作が行われないスタンバイ状態で、ビット線を接地電位ＶＳＳに設定するので、ビット線を接地電位ＶＳＳにするスタンバイ状態という簡単な状態で、電圧ストレス加速テスト時における配線間での微小リークを精度よく検出することができ、信頼性の高い不良スクリーニングを行うことができるという効果がある。
【０１１８】
また、ストレス印加用信号線を、同一のセンスアンプに接続された隣接するビット線からなるビット線対の両側にのみ配置しているので、ストレス印加用信号線の配線本数を少なく抑えることができるという効果がある。
【０１１９】
（実施の形態９）
図９は、本発明の実施の形態９による半導体装置を説明する図であり、メモリアレイにおけるビット線及びセンスアンプの配置を示している。
【０１２０】
この実施の形態９の半導体装置１０９は、実施の形態４の半導体装置１０４における、ビット線とストレス印加用信号線とを交互に配列したメモリアレイ１０４ａに代えて、ストレス印加用信号線を各ビット線対の両側にのみ配置したメモリアレイ１０９ａを備え、奇数番目のストレス印加用信号線ＤＢＬａには電源電圧ＶＤＤを接続し、偶数番目のストレス印加用信号線ＤＢＬｂには接地電圧ＶＳＳを接続したものである。従って、この実施の形態９では、実施の形態８と同様、このメモリアレイ１０９ａ上の、同一のセンスアンプに接続された、各ビット線対を構成する隣接するビット線の間には、ストレス印加用信号線は配置されていない。
【０１２１】
次に動作について説明する。
この実施の形態９の半導体装置１０９では、メモリ動作は、通常の半導体メモリと同様に行われる。
【０１２２】
また、この実施の形態９では、半導体装置のメモリ動作しないスタンバイ状態では、ビット線は接地電圧ＶＳＳとなる。この状態では、ビット線対を構成する２つのビット線の間には電界が印加されないが、全てのビット線ＢＬ０〜ＢＬ３，ＸＢＬ０〜ＸＢＬ３は接地電圧ＶＳＳになるため、電源電圧ＶＤＤに接続された奇数番目のストレス印加用信号線ＤＢＬａと、これに隣接したビット線ＢＬ０，ＸＢＬ１，ＢＬ２，ＸＢＬ３との間には電圧が印加されることとなる。
【０１２３】
さらに、スタンバイ状態でセンスアンプを動作させ、各ビット線に論理電圧“Ｈ”及び論理電圧“Ｌ”を交互に印加することにより、各ビット線とこれに隣接するストレス印加用信号線との間の電圧ストレスが印加されることとなる。
【０１２４】
例えば、奇数番目のストレス印加用信号線ＤＢＬａに隣接するビット線ＢＬ０，ＸＢＬ１，ＢＬ２，ＸＢＬ３に論理電圧“Ｌ”が印加された状態では、これらのビット線とストレス印加用信号線ＤＢＬａとの間に電圧ストレスが印加される。また、偶数番目のストレス印加用信号線ＤＢＬｂに隣接するビット線ＸＢＬ０，ＢＬ１，ＸＢＬ２，ＢＬ３に論理電圧“Ｈ”が印加された状態では、これらのビット線とストレス印加用信号線ＤＢＬｂとの間に電圧ストレスが印加される。
【０１２５】
このようにビット線とストレス印加用信号線との間に電圧ストレスが印加された状態が一定時間保持されると、電圧ストレスが蓄積されることとなり、これにより、例えば、ビット線とストレス印加用信号線との間にゴミ等に起因する電流の微小リークがあった場合、実施の形態４と同様、それを不良として検出できる。
【０１２６】
このように本実施の形態９では、メモリアレイ１０９ａ上にストレス印加用信号線ＤＢＬａ及びＤＢＬｂを、各ビット線対の両側に位置するよう配置し、奇数番目のストレス印加用信号線ＤＢＬａに電源電圧ＶＤＤを、偶数番目のストレス印加用信号線ＤＢＬｂに接地電圧ＶＳＳを接続したので、ビット線を接地電位ＶＳＳとなるスタンバイ状態という簡単な状態で、奇数番目のストレス印加用信号線とこれに隣接するビット線との間で電圧ストレスが蓄積されることとなる。これにより、電圧ストレス加速テスト時における配線間での微小リークを、実施の形態４と同様に精度よく検出することができ、信頼性の高い不良スクリーニングを行うことができるという効果がある。
【０１２７】
また、この実施の形態９では、ストレス印加用信号線を、同一のセンスアンプに接続された隣接するビット線からなるビット線対の両側にのみ配置しているので、ストレス印加用信号線の配線本数を少なく抑えることができるという効果がある。
【０１２８】
さらに、センスアンプの動作状態では、奇数番目のストレス印加用信号線ＤＢＬａに隣接するビット線ＢＬ０，ＸＢＬ１，ＢＬ２，ＸＢＬ３に接地電圧ＶＳＳが印加され、偶数番目のストレス印加用信号線ＤＢＬｂに隣接するビット線ＸＢＬ０，ＢＬ１，ＸＢＬ２，ＢＬ３に電源電圧ＶＤＤが印加されるよう、ビット線を駆動するので、全てのビット線とストレス印加用信号線との間に電圧ストレスを印加することができるという効果がある。
【０１２９】
なお、上記実施の形態９では、センスアンプは、奇数番目のストレス印加用信号線ＤＢＬａに隣接するビット線ＢＬ０，ＸＢＬ１，ＢＬ２，ＸＢＬ３に接地電圧ＶＳＳが印加され、偶数番目のストレス印加用信号線ＤＢＬｂに隣接するビット線ＸＢＬ０，ＢＬ１，ＸＢＬ２，ＢＬ３に電源電圧ＶＤＤが印加されるよう、ビット線を駆動するものであるが、該センスアンプは、このようにビット線を駆動するテスト動作モードだけでなく、奇数番目のストレス印加用信号線ＤＢＬａに隣接するビット線ＢＬ０，ＸＢＬ１，ＢＬ２，ＸＢＬ３に電源電圧ＶＤＤより高い電圧が印加され、偶数番目のストレス印加用信号線ＤＢＬｂに隣接するビット線ＸＢＬ０，ＢＬ１，ＸＢＬ２，ＢＬ３に接地電圧ＶＳＳより低い電圧が印加されるよう駆動するテスト動作モードを有するものであってもよい。
【０１３０】
この場合、各ビット線とこれに隣接するストレス印加用信号線との間には、極性の異なる電圧ストレスと印加することが可能となり、一定極性の電圧ストレスの印加だけでは検出できない潜在的な不良を検出することができるという効果も得られる。
【０１３１】
また、本発明の実施の形態は、上述した実施の形態１〜９に限定されるものではない。
例えば、ワード線の不良を検出する電圧ストレス加速テストを行う実施の形態１ないし３のいずれかと、ビット線の不良を検出する電圧ストレス加速テストを行う実施の形態４ないし９のいずれかとを組み合わせたものであってもよい。また、実施の形態２と実施の形態３とを組み合わせたもの、実施の形態８と実施の形態５あるいは６を組み合わせたもの、さらに実施の形態９と実施の形態５あるいは６を組み合わせたものであってもよい。
【産業上の利用可能性】
【０１３２】
本発明は、メモリアレイ上に電圧ストレス印加用信号線を、ワード線やビット線などの信号線に沿って配置し、該信号線の電位と電圧ストレス印加用信号線の電位との電圧差により、信号線と電圧ストレス印加用信号線との間で電圧ストレスを発生させるものであり、電圧ストレスによる半導体デバイスの加速試験をより効率よく安定に行うことができ、半導体装置の製造工程の不良スクリーニング等に有用なものである。
【図面の簡単な説明】
【０１３３】
【図１】本発明の実施の形態１による半導体装置１０１を説明する図であり、メモリアレイにおけるワード線の配置、及びデコーダの回路構成を示している。
【図２】本発明の実施の形態２による半導体装置１０２を説明する図であり、メモリアレイにおけるワード線の配置、及びデコーダの回路構成を示している。
【図３】本発明の実施の形態３による半導体装置１０３を説明する図であり、メモリアレイにおけるワード線の配置、及びデコーダの回路構成を示している。
【図４】本発明の実施の形態４による半導体装置１０４を説明する図であり、メモリアレイにおけるビット線及びセンスアンプの配置を示している。
【図５】本発明の実施の形態５による半導体装置１０５を説明する図であり、メモリアレイにおけるビット線及びセンスアンプの配置を示している。
【図６】本発明の実施の形態６による半導体装置１０６を説明する図であり、メモリアレイにおけるビット線及びセンスアンプの配置を示している。
【図７】本発明の実施の形態７による半導体装置１０７を説明する図であり、メモリアレイにおけるビット線及びセンスアンプの配置を示している。
【図８】本発明の実施の形態８による半導体装置１０８を説明する図であり、メモリアレイにおけるビット線及びセンスアンプの配置を示している。
【図９】本発明の実施の形態９による半導体装置１０９を説明する図であり、メモリアレイにおけるビット線及びセンスアンプの配置を示している。
【図１０】従来の半導体装置を説明する図であり、不良チップのスクリーニングに用いるテスト回路を示している。
【符号の説明】
【０１３４】
１０１〜１０９  半導体装置
１０１ａ〜１０９ａ  メモリアレイ
１０１ｂ〜１０３ｂ  デコーダ
１０３ｃ  信号駆動回路
１０５ｂ，１０６ｂ  第１のスイッチ回路
１０５ｃ，１０６ｃ  第２のスイッチ回路
１０６ｄ  ストレス印加回路
Ａ０〜Ａ２、ＸＡ０〜ＸＡ２  アドレス信号線
ＢＬ０〜ＢＬ３、ＸＢＬ０〜ＸＢＬ３  ビット線
ＤＢＬ，ＤＢＬａ，ＤＢＬｂ，ＤＷＬ  ストレス印加用信号線
Ｉｖ０〜Ｉｖ７，Ｉｖａ〜Ｉｖｄ  ＮＯＴ回路
ＳＡ０〜ＳＡ３  センスアンプ
Ｓｂ０〜Ｓｂ７，Ｓｃ０〜Ｓｃ７  スイッチトランジスタ
ＴＥＳＴ１〜ＴＥＳＴ５  テスト信号線
ＶＤＤ  電源電圧
ＶＳＳ  接地電圧
ＷＬ０〜ＷＬ７  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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