(57)【要約】【課題】高速での離散時間信号の処理を行う場合に、スイッチング素子に起因する非線形性の影響を低減し、高精度のアナログ信号処理が行える信号処理回路の提供。【解決手段】この発明は、スイッチトキャパシタ回路４１と、これの入出力側にそれぞれ接続されるソースフォロワ回路４２、４３とからなる。スイッチトキャパシタ回路４１は、ＭＯＳトランジスタＭ４１と、キャパシタＣ１と、Ｎ型のＭＯＳトランジスタＭ４２、Ｍ４３とからなる。すなわち、ＭＯＳトランジスタＭ４１の両端に、補助用のＭＯＳトランジスタＭ４２，Ｍ４３が配置されている。そして、この両ＭＯＳトランジスタＭ４２，Ｍ４３は、ＭＯＳトランジスタＭ４１のオフ時に、そのＭＯＳトランジスタＭ４１のソース側およびドレイン側から放出される各電荷をそれぞれ吸収するようになっている。【選択図】図１
2005236617.tif 000002
【特許請求の範囲】
【請求項１】
入力端子と共通接続部との間に直列に接続されるスイッチング用の第１トランジスタおよびキャパシタと、
前記第１トランジスタの両端にそれぞれ配置される第２トランジスタおよび第３トランジスタと、
前記第１トランジスタと前記キャパシタとの共通接続部の電圧を入力電圧として所定の動作を行う第４トランジスタとを備え、
前記第２トランジスタおよび前記第３トランジスタは、前記第１トランジスタのオフ時に、その第１トランジスタから放出される電荷をそれぞれ吸収するようになっていることを特徴とする信号処理回路。
【請求項２】
入力端子と共通接続部との間に直列に接続されるスイッチング用の第１トランジスタおよびキャパシタと、
前記第１トランジスタの両端にそれぞれ配置される第２トランジスタおよび第３トランジスタと、
前記第１トランジスタと前記キャパシタとの共通接続部の電圧を入力電圧として所定の動作を行う第４トランジスタとを備え、
前記第２および第３トランジスタは、そのドレインとソースとをそれぞれ共通接続させ、その各共通接続部を前記第１トランジスタのソースとドレインにそれぞれ接続させ、
かつ、前記第１トランジスタのゲートと、前記第２および第３トランジスタの両ゲートとには、逆相の２値信号をそれぞれ供給するようになっていることを特徴とする信号処理回路。
【請求項３】
前記入力端子には、ソースフォロワ回路からの出力信号を供給するようにしたことを特徴とする請求項１または請求項２に記載の信号処理回路。
【請求項４】
入力端子と共通接続部との間に直列に接続されるスイッチング用の第１トランジスタおよびキャパシタと、
前記第１トランジスタの両端にそれぞれ配置される第２トランジスタおよび第３トランジスタと、
前記入力端子に接続される第４トランジスタと、
前記第１トランジスタと前記キャパシタとの共通接続部を出力端子とし、この出力端子に接続される第５トランジスタと、を備え、
前記第２トランジスタおよび前記第３トランジスタは、前記第１トランジスタのオフ時に、その第１トランジスタから放出される電荷をそれぞれ吸収するようになっており、
かつ、前記第４トランジスタと前記第５トランジスタとはカレントミラー回路を形成するようにしたことを特徴とする信号処理回路。
【請求項５】
入力端子と共通接続部との間に直列に接続されるスイッチング用の第１トランジスタおよびキャパシタと、
前記第１トランジスタの両端にそれぞれ配置される第２トランジスタおよび第３トランジスタと、
前記入力端子に接続される第４トランジスタと、
前記第１トランジスタと前記キャパシタとの共通接続部を出力端子とし、この出力端子に接続される第５トランジスタと、を備え、
前記第２および第３トランジスタは、そのドレインとソースとをそれぞれ共通接続させ、その各共通接続部を前記第１トランジスタのソースとドレインにそれぞれ接続させ、
前記第１トランジスタのゲートと、前記第２および第３トランジスの両ゲートとには、逆相の２値信号をそれぞれ供給するようにし、
かつ、前記第４トランジスタと前記第５トランジスタとはカレントミラー回路を形成するようにしたことを特徴とする信号処理回路。
【請求項６】
前記２値信号を生成するクロック生成回路をさらに備え、
このクロック生成回路は、
電源ラインと共通接続ラインとの間に直列に接続される第１トランジスタおよび第２トランジスタと、
前記電源ラインと前記共通接続ラインとの間に直列に接続される第３トランジスタおよび第４トランジスタと、を備え、
前記第１トランジスタのゲートにはクロック信号を入力させ、前記第３トランジスタのゲートには前記クロック信号の反転信号を入力させ、
前記第１トランジスタと前記第２トランジスタとの共通接続部から第１出力信号を取り出すとともに、その第１出力信号を前記第４トランジスタのゲートに供給し、
かつ、第３トランジスタと前記第４トランジスタとの共通接続部から第２出力信号を取り出すとともに、その第２出力信号を前記第２トランジスタのゲートに供給するようにしたことを特徴とする請求項２、請求項３または請求項５に記載の信号処理回路。
【請求項７】
前記２値信号の周波数が、１００〔ＭＨｚ〕以上１０〔ＧＨｚ〕の範囲であることを特徴とする請求項２、請求項３、請求項５または請求項６に記載の信号処理回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、離散時間の信号処理を高速に行う信号処理回路に関し、特に、スイッチトキャパシタ回路を含み、その信号処理精度の改善を図るようにした信号処理回路に関するものである。
【背景技術】
【０００２】
この種の信号処理回路において、離散時間の信号処理を行う上で、ＭＯＳトランジスタなどのスイッチング素子に起因する非線形性を低減することが望まれる。この低減を図るようにした従来の信号処理回路としては、図８に示すような従来回路（非特許文献１参照）、または図９に示すような従来回路（非特許文献２参照）などが知られている。
図８に示す従来回路は、スイッチトキャパシタ回路１と、このスイッチトキャパシタ回路１の入出力側にそれぞれ接続されるソースフォロワ回路２、３とを備えている。
【０００３】
スイッチトキャパシタ回路１は、Ｎ型のＭＯＳトランジスタＭ１およびＰ型のＭＯＳトランジスタＭ２からなる相補スイッチと、キャパシタＣ１とからなる。そして、その両ＭＯＳトランジスタＭ１，Ｍ２の各ゲートには、クロック信号ＣＬＫが供給されるようになっている。また、ソースフォロワ回路２は、ＭＯＳトランジスタＭ３と定電流源Ｉ１とからなる。さらに、ソースフォロワ回路３は、ＭＯＳトランジスタＭ４と定電流源Ｉ２とからなる。
【０００４】
このような構成からなる図８の従来回路では、クロックＣＬＫがＨレベルのときにはＭＯＳトランジスタＭ１がオンすると同時にＭＯＳトランジスタＭ２がオフし、クロックＣＬＫがＬレベルのときにはＭＯＳトランジスタＭ１がオフすると同時にＭＯＳトランジスタＭ２がオンする。
ここで、ソースフォロワ回路２の出力インピーダンスをＺｏｕｔ、ソースフォロワ３の入力インピーダンスをＺｉｎ、ＭＯＳトランジスタＭ１からみたソースフォロワ回路２側のインピーダンスをＺ１、ＭＯＳトランジスタＭ１からみたソースフォロワ回路３側のインピーダンスをＺ２、クロックＣＬＫの周波数をｆ１と定義する。
【０００５】
そうすると、理想的なソースフォロワ回路の条件Ｚｏｕｔ＝０，Ｚｉｎ＝∞であることから、インピーダンスＺ１，Ｚ２は次式のようになる。
Ｚ１＝Ｚｏｕｔ≒０・・・（１）
Ｚ２＝（１／（２×π×ｆ１×Ｃ１））／／Ｚｉｎ≒１／（２×π×ｆ１×Ｃ１）・・・（２）
【０００６】
この条件の下で、ＭＯＳトランジスタＭ１がオフとなり、ＭＯＳトランジスタＭ１に溜まっていた電荷Ｑのうち、Ｑ／２がソースフォロワ回路２側に吐き出され、残りのＱ／２がソースフォロワ回路３側に吐き出されたものとする。この場合、インピーダンスＺ１がゼロであるソースフォロワ回路２側の電位Ｖ１は変化しないが、インピーダンスＺ２が高いソースフォロワ回路３側の電位Ｖ２は、次式のようになる。
Ｖ２＝（Ｑ／２）／Ｃ１＝Ｑ／（２×１）・・・（３）
【０００７】
この電位の変化が非直線性の原因である。そこで、図８の従来回路では、ＭＯＳトランジスタＭ１のゲートと相補の関係にあるＭＯＳトランジスタＭ２のゲートとを短絡し、その端子に同相のクロックを印加することで、ＭＯＳトランジスタＭ２がＭＯＳトランジスタＭ１から放出されたＱ／２の電荷を吸収、またはＭＯＳトランジスタＭ１が吸収する電荷をＭＯＳトランジスタＭ２に放出させ、上記の影響を相殺している。
【０００８】
図９に示す従来回路は、スイッチトキャパシタ回路１１と、スイッチトキャパシタ回路１１を挟んで形成されるカレントミラー回路１２とを備えている。
スイッチトキャパシタ回路１１は、Ｎ型のＭＯＳトランジスタＭ１１、Ｍ１２と、キャパシタＣ１とからなる。そして、その両ＭＯＳトランジスタＭ１１，Ｍ１２の各ゲートには、図１０に示すような相補の関係にあるクロック信号ＣＬＫ、／ＣＬＫが供給されるようになっている。
【０００９】
カレントミラー回路１２は、Ｎ型のＭＯＳトランジスタＭ１３とＮ型のＭＯＳトランジスタＭ１４とから構成される。ＭＯＳトランジスタＭ１３、Ｍ１４には、適当なバイアス電流を供給する定電流源Ｉ１１，Ｉ１２がそれぞれ直列に接続されている。
このような構成からなる図９の従来回路では、クロックＣＬＫ，／ＣＬＫがＨレベルのときにはＭＯＳトランジスタＭ１１，Ｍ１２がオンし、クロックＣＬＫ，／ＣＬＫがＬレベルのときにはＭＯＳトランジスタＭ１１，Ｍ１２がオフする。
【００１０】
ここで、ＭＯＳトランジスタＭ１１から見たＭＯＳトランジスタＭ１３側のインピーダンスをＺ１、ＭＯＳトランジスタＭ１１から見たＭＯＳトランジスタＭ１４側のインピーダンスをＺ２、そしてクロックＣＬＫ，／ＣＬＫの周波数をｆ２と定義する。
この場合に、ＭＯＳトランジスタＭ１３，Ｍ１４を理想的なＭＯＳトランジスタであると仮定すれば、ＭＯＳトランジスタＭ１３のゲートから見たインピーダンスは、ダイオード接続のため１／ｇｍ、ＭＯＳトランジスタＭ１４のそれは∞となる。ここで、ｇｍはＭＯＳトランジスタＭ１３の相互コンダクタンスである。
【００１１】
この結果、インピーダンスＺ１，Ｚ２は次式のようになる。
Ｚ１＝１／ｇｍ・・・（４）
Ｚ２＝１／（２×π×ｆ２×Ｃ１）・・・（５）
この条件の下で、ＭＯＳトランジスタＭ１１がオフとなり、ＭＯＳトランジスタＭ１１に溜まっていた電荷Ｑのうち、Ｑ／２がＭＯＳトランジスタＭ１３側に放出され、残りのＱ／２がＭＯＳトランジスタＭ１４側に吐き出されたものとすると、端子１３、１４の電圧変動は式（４）（５）に示すインピーダンスＺ１，Ｚ２のみに依存する。
【００１２】
ＭＯＳトランジスタＭ１３，Ｍ１４を飽和領域で使用するものと仮定すれば、相互コンダクタンスｇｍは１０-3〜１０-5程度、周波数ｆ２は１０3 〜１０6 程度、キャパシタＣ１の容量値Ｃ１はＣ１＜１０-12 程度である。
これによって、ＭＯＳトランジスタＭ１３の電圧変動は、ＭＯＳトランジスタＭ１１の電圧変動に比べて無視しうることがわかる。このため、ＭＯＳトランジスタＭ１１から供給されるＱ／２の電荷を、ＭＯＳトランジスタＭ１１の半分の大きさのＭＯＳトランジスタＭ１２を相補クロックでオン／オフさせることで相殺することができる。
【００１３】
以上の説明からわかるように、図８および図９の従来回路では、シグナルパスに直列に挿入されているスイッチからみた左右のインピーダンスが大きく異なる場合に有効であることがわかる。
なお、図９の従来回路にクロックＣＬＫ，／ＣＬＫを供給する回路として、図１１に示すようなノンオーバラップクロック発生回路が知られている（非特許文献３参照）。
【００１４】
図１１に示すクロック発生回路は、ノア回路２１，２２と、インバータ３１〜３９とからなる。ノア回路２１とインバータ３１に、デューティが５０％のクロック信号Ａがそれぞれ入力されるようになっている。また、ノア回路２１の出力は、インバータ３２〜３５を介して出力ＣＬＫＢとして取り出すとともに、ノア回路２２に入力されるようになっている。さらに、ノア回路２２の出力は、インバータ３６〜３９を介して出力ＣＬＫＡとして取り出すとともに、ノア回路２１に入力されるようになっている。
【００１５】
このような構成により、ノア回路２２の出力は、クロック信号Ａのノア回路２１およびインバータ３２〜３５による伝搬遅延と、クロック信号Ａのインバータ３１の伝搬遅延との遅延差だけ、Ｈレベルの期間が短くなる。従って、クロックＣＬＫＡは、Ｈレベルの期間がＬレベルの期間よりも短くなる。
これと同様のことが、ノア回路２２およびインバータ３６〜３９の系においても起こり、クロックＣＬＫＢは、Ｈレベルの期間がＬレベルの期間よりも短くなる。
【００１６】
従って、図１１のクロック発生回路では、クロックＣＬＫＡとクロックＣＬＫＢとは互いに帰還系の中にあり、両者の位相関係は一意に決まり、そのＨレベルの期間は重なることはない。
【非特許文献１】Ｅ．Ｙｅｕｎｇ，Ｍ．Ａ．Ｈｏｒｏｗｉｔｚ「Ａ２．４Ｇｂ／ｓ／ｐｉｎ  Ｓｉｍｕｌｔａｎｅｏｕｓ  Ｂｉｄｉｒｅｃｔｉｏｎａｌ  Ｐａｒａｌｌｅｌ  Ｌｉｎｋ  ｗｉｔｈ  Ｐｅｒ−Ｐｉｎ  Ｓｋｅｗ  Ｃｏｍｐｅｎｓａｔｉｏｎ」ＪＳＳＣ，Ｕ．Ｓ．Ａ．２０００，Ｎｏｖｅｍｂｅｒ，Ｖｏｌ．３５，Ｎｏ．１１，ｐｐ１６１９〜１６２８．
【非特許文献２】Ｈ．Ｃ．Ｙａｎｇ，Ｔ．Ｓ．Ｆｉｅｚ，Ｄ．Ｊ．Ａｌｌｓｔｏｔ，「Ｃｕｒｒｅｎｔ−Ｆｅｅｄｔｈｒｏｕｇｈ  Ｅｆｆｅｃｔ  ａｎｄ  Ｃａｎｃｅｌｌａｔｉｏｎ  Ｔｅｃｈｎｉｑｕｅｓ  ｉｎ  Ｓｗｉｔｃｈｅｄ−Ｃｕｒｒｅｎｔ  Ｃｉｒｃｕｉｔｓ」ＩＳＣＡＳ，Ｕ．Ｓ．Ａ．Ｍａｙ  １９９０  ｐｐ３１８６〜３１８８．
【非特許文献３】Ｒ．Ｇｒｅｇｏｒｉａｎ，Ｇ．Ｃ．Ｔｅｍｅｓ，「Ａｎａｌｏｇ  ＭＯＳ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔｓ  ｆｏｒ  ｓｉｇｎａｌ  ｐｒｏｃｅｓｓｉｎｇ」Ｕ．Ｓ．Ａ．Ｗｉｌｅｙ−Ｉｎｔｅｒｓｉｅｎｃｅ，１９８６，ｐｐ４６９〜４７０．
【発明の開示】
【発明が解決しようとする課題】
【００１７】
ところが、図８および図９の従来回路では、高速（特にＧＨｚ帯）での離散時間信号の処理を行う場合には、上記のようにスイッチング素子に起因する非線形性の影響を十分に低減できず、高精度のアナログ信号処理を行うことができないという不具合がある。
そこで、本発明の目的は、上記の点に鑑み、高速での離散時間信号の処理を行う場合に、スイッチング素子に起因する非線形性の影響を低減し、高精度のアナログ信号処理を行うことができるようにした信号処理回路を提供することにある。
【課題を解決するための手段】
【００１８】
上記課題を解決して本発明の目的を達成するために、本発明者は、従来考慮されていなかった、スイッチング素子のインピーダンス、およびそのスイッチング素子の前後に位置する増幅器の入出力インピーダンスのバランスに着目し、スイッチング素子から発せられる電荷の影響が低周波でいう低インピーダンス側にも寄与するということを見出した。
そして、この知見に基づき、請求項１〜請求項７に係る各発明を完成させ、その各発明の構成は以下の通りである。
【００１９】
すなわち、請求項１に係る発明は、入力端子と共通接続部との間に直列に接続されるスイッチング用の第１トランジスタおよびキャパシタと、前記第１トランジスタの両端にそれぞれ配置される第２トランジスタおよび第３トランジスタと、前記第１トランジスタと前記キャパシタとの共通接続部の電圧を入力電圧として所定の動作を行う第４トランジスタとを備え、前記第２トランジスタおよび前記第３トランジスタは、前記第１トランジスタのオフ時に、その第１トランジスタから放出される電荷をそれぞれ吸収するようになっている。
【００２０】
請求項２に係る発明は、入力端子と共通接続部との間に直列に接続されるスイッチング用の第１トランジスタおよびキャパシタと、前記第１トランジスタの両端にそれぞれ配置される第２トランジスタおよび第３トランジスタと、前記第１トランジスタと前記キャパシタとの共通接続部の電圧を入力電圧として所定の動作を行う第４トランジスタとを備え、前記第２および第３トランジスタは、そのドレインとソースとをそれぞれ共通接続させ、その各共通接続部を前記第１トランジスタのソースとドレインにそれぞれ接続させ、かつ、前記第１トランジスタのゲートと、前記第２および第３トランジスタの両ゲートとには、逆相の２値信号をそれぞれ供給するようになっている。
【００２１】
請求項３に係る発明は、請求項１または請求項２に記載の信号処理回路において、前記入力端子には、ソースフォロワ回路からの出力信号を供給するようにした。
請求項４に係る発明は、入力端子と共通接続部との間に直列に接続されるスイッチング用の第１トランジスタおよびキャパシタと、前記第１トランジスタの両端にそれぞれ配置される第２トランジスタおよび第３トランジスタと、前記入力端子に接続される第４トランジスタと、前記第１トランジスタと前記キャパシタとの共通接続部を出力端子とし、この出力端子に接続される第５トランジスタと、を備え、前記第２トランジスタおよび前記第３トランジスタは、前記第１トランジスタのオフ時に、その第１トランジスタから放出される電荷をそれぞれ吸収するようになっており、かつ、前記第４トランジスタと前記第５トランジスタとはカレントミラー回路を形成するようにした。
【００２２】
請求項５に係る発明は、入力端子と共通接続部との間に直列に接続されるスイッチング用の第１トランジスタおよびキャパシタと、前記第１トランジスタの両端にそれぞれ配置される第２トランジスタおよび第３トランジスタと、前記入力端子に接続される第４トランジスタと、前記第１トランジスタと前記キャパシタとの共通接続部を出力端子とし、この出力端子に接続される第５トランジスタと、を備え、前記第２および第３トランジスタは、そのドレインとソースとをそれぞれ共通接続させ、その各共通接続部を前記第１トランジスタのソースとドレインにそれぞれ接続させ、前記第１トランジスタのゲートと、前記第２および第３トランジスの両ゲートとには、逆相の２値信号をそれぞれ供給するようにし、かつ、前記第４トランジスタと前記第５トランジスタとはカレントミラー回路を形成するようにした。
【００２３】
請求項６に係る発明は、請求項２、請求項３または請求項５に記載の信号処理回路において、前記２値信号を生成するクロック生成回路をさらに備え、このクロック生成回路は、電源ラインと共通接続ラインとの間に直列に接続される第１トランジスタおよび第２トランジスタと、前記電源ラインと前記共通接続ラインとの間に直列に接続される第３トランジスタおよび第４トランジスタと、を備え、前記第１トランジスタのゲートにはクロック信号を入力させ、前記第３トランジスタのゲートには前記クロック信号の反転信号を入力させ、前記第１トランジスタと前記第２トランジスタとの共通接続部から第１出力信号を取り出すとともに、その第１出力信号を前記第４トランジスタのゲートに供給し、かつ、第３トランジスタと前記第４トランジスタとの共通接続部から第２出力信号を取り出すとともに、その第２出力信号を前記第２トランジスタのゲートに供給するようにした。
請求項７に係る発明は、請求項２、請求項３、請求項５または請求項６に記載の信号処理回路において、前記２値信号の周波数が、１００〔ＭＨｚ〕以上１０〔ＧＨｚ〕の範囲である。
【発明の効果】
【００２４】
このような構成からなる本発明によれば、高速での離散時間信号の処理を行う場合には、スイッチング素子に起因する非線形性の影響を低減し、高精度のアナログ信号処理を行うことができる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の実施の形態を、図面を参照して説明する。
（第１実施形態）
本発明の第１実施形態の信号処理回路の構成を図１に示す。
この第１実施形態に係る信号処理回路は、図１に示すように、スイッチトキャパシタ回路４１と、このスイッチトキャパシタ回路４１の入力側と出力側にそれぞれ接続されるソースフォロワ回路４２、４３とを備えている。
スイッチトキャパシタ回路４１は、スイッチング素子であるＮ型のＭＯＳトランジスタＭ４１と、キャパシタ（容量素子）Ｃ１と、Ｎ型のＭＯＳトランジスタＭ４２、Ｍ４３とを備えている。そして、ＭＯＳトランジスタＭ４１とキャパシタＣ１とは、ソースフォロワ回路４２の出力端子４４と共通接続ライン（共通接続部）４５との間に、直列に接続されている。
【００２６】
また、ＭＯＳトランジスタＭ４１の両端に、補助用のＭＯＳトランジスタＭ４２，Ｍ４３が、ＭＯＳトランジスタＭ４１を挟んで左右対称に配置されている。この両ＭＯＳトランジスタＭ４２，Ｍ４３は、ＭＯＳトランジスタＭ４１のオフ時に、そのＭＯＳトランジスタＭ４１のソース側およびドレイン側から放出される各電荷をそれぞれ吸収するようになっている。
【００２７】
さらに具体的に説明すると、ＭＯＳトランジスタＭ４１は、そのソースがソースフォロワ回路４２の出力端子４４に接続され、そのドレインがキャパシタＣ１の一端に接続されるとともにソースフォロワ回路４３を構成するＭＯＳトランジスタＭ４５のゲートに接続されている。また、ＭＯＳトランジスタＭ４２は、そのソースとそのドレインとが共通接続され、その共通接続部がＭＯＳトランジスタＭ４１のソースに接続されている。さらに、ＭＯＳトランジスタＭ４３は、そのソースとそのドレインとが共通接続され、その共通接続部がＭＯＳトランジスタＭ４１のドレインに接続されている。キャパシタＣ１の他端は、共通接続ライン４５に接続されている。
【００２８】
ＭＯＳトランジスタＭ４１は、そのゲートにクロックＣＬＫが供給され、オンオフ制御されるようになっている。また、ＭＯＳトランジスタＭ４２，Ｍ４３の各ゲートは共通接続され、その各ゲートには同一のクロック／ＣＬＫが供給されるようになっている。すなわち、ＭＯＳトランジスタＭ４１のゲートと、ＭＯＳトランジスタＭ４２，Ｍ４３のゲートとには、例えば図１０に示すような位相が逆相の２値信号、すなわち、それぞれ極性が反対である２値相補信号であるクロックＣＬＫとクロック／ＣＬＫとを、それぞれ供給するようにしている。
【００２９】
ソースフォロワ回路４２は、図１に示すように、Ｎ型のＭＯＳトランジスタＭ４４と、このＭＯＳトランジスタＭ４４の負荷となる定電流源Ｉ４１とからなる。すなわち、ＭＯＳトランジスタＭ４４と定電流源Ｉ４１とが、電源ライン４６と共通接続ライン４５との間に直列に接続されている。そして、ＭＯＳトランジスタＭ４４のゲートに入力信号が供給され、そのソースから出力信号を取り出すようになっている。
【００３０】
ソースフォロワ回路４３は、図１に示すように、Ｐ型のＭＯＳトランジスタＭ４５と、このＭＯＳトランジスタＭ４５の負荷となる定電流源Ｉ４２とからなる。すなわち、定電流源Ｉ４１とＭＯＳトランジスタＭ４４とが、電源ライン４６と共通接続ライン４５との間に直列に接続されている。そして、ＭＯＳトランジスタＭ４５のゲートにキャパシタＣ１の両端電圧が入力され、そのソースから出力信号を取り出すようになっている。
【００３１】
次に、このような構成からなる第１実施形態のＭＯＳトランジスタＭ４２，Ｍ４３の有用性について、高周波領域における数値例を用いて具体的に説明する。
ここで、高周波領域における、入出力用のソースフォロワ回路４２、４３のインピーダンスは、低周波領域に比べて、
（１）ソースフォロワ回路４２の出力インピーダンスＺｏｕｔが高くなる。
（２）ソースフォロワ回路４３の入力インピーダンスＺｉｎが低くなる。
（３）セトリング時間を早くするため、ＭＯＳトランジスタＭ４１のオン抵抗Ｒｏｎと、ＭＯＳトランジスタＭ４５の入力容量と寄生容量の総和の容量Ｃｓとを小さくする。
また、セトリング時間ｔｓとオン抵抗Ｒｏｎなどは、次式で関係づけられる。
ｔｓ∝（Ｒｏｎ×Ｃｓ）・・・（６）
【００３２】
（４）ＭＯＳトランジスタＭ４１から非線形効果を軽減したので、ＭＯＳトランジスタＭ４１は小さくしたい。これは、オン抵抗Ｒｏｎを大きくすることと等価である。
（５）容量Ｃｓは、ソースフォロワ回路４３の入力容量がその主たる部分を占める。これは、キャパシタＣｓの最小値に制限が加わることになる。
【００３３】
これらの５つの条件を考慮したときのインピーダンスＺｉｎ，Ｚｏｕｔ，Ｒｏｎの高周波領域での数値例を見積もると以下のようになる。
（高周波領域での数値例）
いま、サンプリングクロックの周波数をｆ＝１〔ＧＨｚ〕、ＭＯＳトランジスタＭ４１のオン抵抗をＲｏｎ＝１００〔Ω〕としたときに許される容量値Ｃｓの最大値は、次式のようになる。
Ｃｓ＝（１／（２×π×Ｒｏｎ×ｆ））×（１／２）×（１／３）＝２．６５２×１０-13 ・・・（７）
（１／２）：セトリングに使えるのはクロックがＨレベルの期間、つまりクロックの半周期である。
（１／３）：時定数の３倍の時間があれば、信号は９９％以上のセトリングができる。
【００３４】
（７）式を参照してソースフォロワ回路４３の入力インピーダンスＺｉｎを求めると、次式のようになる。
Ｚｉｎ＝（１／（２×π×１０9 ×２．６５２×１０-13 ））＝６００・・・（８）
また、ソースフォロワ回路４２の出力インピーダンスＺｏｕｔは、概ね数１０〜数１００〔Ω〕程度になる。ＭＯＳトランジスタＭ４１のオン抵抗Ｒｏｎは、上記のように仮定により１００〔Ω〕であり、ＭＯＳトランジスタＭ４１の大きさに逆比例する。
【００３５】
以上からわるように、インピーダンスＺｉｎ，Ｚｏｕｔ，Ｒｏｎの高周波領域での値は、それぞれ１００〔Ω〕近傍の値を示している。
図８に示す従来回路では、スイッチング素子のスイッチング動作（オンオフ動作）に伴う電荷の放出・吸収と、スイッチング素子に接続される回路素子のインピーダンスの高低との相互作用が、非直線性の主たる原因である。
【００３６】
しかし、この第１実施形態では、図１に示すように、ＭＯＳトランジスタＭ４１の左右にＭＯＳトランジスタＭ４２，Ｍ４３を対称に配置させ、スイッチング動作による電荷の再分配、インピーダンスの変動を最小にするようにしたので、高い非線形除去の効果を得ることができる。
ここで、ソースフォロワ回路４３の入力インピーダンスＺｉｎとソースフォロワ回路４２の出力インピーダンスＺｏｕｔとの関係がＺｉｎ＝Ｚｏｕｔであれば、ＭＯＳトランジスタＭ４２とＭＯＳトランジスタＭ４３のトランジスタサイズは同じで良い。
【００３７】
なお、実際の回路では、その入力インピーダンスＺｉｎと出力インピーダンスＺｏｕｔの僅かな違いに対してＭＯＳトランジスタＭ４２，Ｍ４３の大きさを調整することで、性能の最適化を実現できる。この最適化による効果をＳｐｉｃｅ（電子回路シミュレータ）で検証したところ、１０ｄＢの３次歪低減効果が認められた。
【００３８】
（第２実施形態）
次に、本発明の第２実施形態の信号処理回路について、図２を参照して説明する。
第１実施形態の信号処理回路は、図１に示すように、スイッチトキャパシタ回路４１の入出力側にソースフォロワ回路４２、４３をそれぞれ設けたものである。
しかし、第２実施形態の信号処理回路は、スイッチトキャパシタ回路４１の入力側に設ける入力回路をソースフォロワ回路に限定することなく、各種の増幅回路を含む一般的な回路とし、この回路から出力される信号をスイッチトキャパシタ回路４１が入力信号ＩＮとして受け取るようにしたものである。
【００３９】
従って、この第２実施形態は、図２に示すように、図示しない入力回路と、スイッチトキャパシタ回路４１と、このスイッチトキャパシタ回路４１の出力側に接続されるソースフォロワ回路４３とを備え、これらの構成は入力回路を除けば、図１に示す第１実施形態の対応する構成と同じである。このため、同一の構成要素には同一符号を付して、その構成の説明は省略する。
【００４０】
このような構成からなる第２実施形態によれば、スイッチトキャパシタ回路４１の入力側に設ける入力回路の出力インピーダンスＺｏｕｔと、ソースフォロワ回路４３の入力インピーダンスＺｉｎに対して、ＭＯＳトランジスタＭ４１のスイッチングによる非線形性の影響を最小にするように、ＭＯＳトランジスタＭ４２，Ｍ４３の大きさを最適化すれば、高精度の信号処理が実現できる。
図２では、スイッチキャパシタ回路４１の出力側にソースフォロワ回路４３を接続するようにしたが、これに代えてその出力側に各種の増幅回路を含む一般的な回路を接続するようにしても良い。この場合にも、上記と同様に高精度の信号処理が実現できる。
【００４１】
次に、第２実施形態の変形例について、図３を参照して説明する。
この変形例は、図３に示すように、図２のスイッチトキャパシタ回路４１のＮ型のＭＯＳトランジスタＭ４１〜Ｍ４３を、Ｐ型のＭＯＳトランジスタＭ５１〜Ｍ５３に置き換えたものである。さらに、図３に示すように、図２のソースフォロワ回路４３のＰ型のＭＯＳトランジスタＭ４５をＮ型のＭＯＳトランジスタＭ５５に置き換えるとともに、図２の定電流源Ｉ４２を定電流源Ｉ５２に置き換えたものである。
このような構成からなる変形例によれば、図２に示す第２実施形態と同様に、非線形性の低減効果が得られ、高精度の信号処理が実現できる。
【００４２】
（第３実施形態）
次に、本発明の第３実施形態の信号処理回路の構成について、図４を参照しながら説明する。
この第３実施形態に係る信号処理回路は、図４に示すように、スイッチトキャパシタ回路６１と、スイッチトキャパシタ回路６１を挟んだ形態または含む形態で形成されるカレントミラー回路６２と、を備えている。
スイッチトキャパシタ回路６１は、スイッチング素子であるＮ型のＭＯＳトランジスタＭ６１と、キャパシタＣ１と、Ｎ型のＭＯＳトランジスタＭ６２、Ｍ６３とを備えている。そして、ＭＯＳトランジスタＭ６１とキャパシタＣ１とは、カレントミラー回路６２を構成するＮ型のＭＯＳトランジスタＭ６４のゲートと共通接続ライン６５との間に、直列に接続されている。
【００４３】
また、ＭＯＳトランジスタＭ６１の両端に、補助用のＭＯＳトランジスタＭ６２，Ｍ６３が、ＭＯＳトランジスタＭ６１を挟んで左右対称に配置されている。この両ＭＯＳトランジスタＭ６２，Ｍ６３は、ＭＯＳトランジスタＭ６１のオフ時に、そのＭＯＳトランジスタＭ６１のソース側およびドレイン側から放出される各電荷をそれぞれ吸収するようになっている。
【００４４】
さらに具体的に説明すると、ＭＯＳトランジスタＭ６１は、そのソースがＭＯＳトランジスタＭ６４のゲートに接続され、そのドレインがキャパシタＣ１の一端に接続されるとともにカレントミラー回路６２を構成するＭＯＳトランジスタＭ６５のゲートに接続されている。また、ＭＯＳトランジスタＭ６２は、そのソースとそのドレインとが共通接続され、その共通接続部がＭＯＳトランジスタＭ６１のソースに接続されている。さらに、ＭＯＳトランジスタＭ６３は、そのソースとそのドレインとが共通接続され、その共通接続部がＭＯＳトランジスタＭ６１のドレインに接続されている。
【００４５】
ＭＯＳトランジスタＭ６１は、そのゲートにクロックＣＬＫが供給され、オンオフ制御されるようになっている。また、ＭＯＳトランジスタＭ６２，Ｍ６３の各ゲートは共通接続され、その各ゲートには同一のクロック／ＣＬＫが供給されるようになっている。
すなわち、ＭＯＳトランジスタＭ６１のゲートと、ＭＯＳトランジスタＭ６２，Ｍ６３のゲートとには、例えば図１０に示すような位相が逆相の２値信号である、クロックＣＬＫとクロック／ＣＬＫとがそれぞれ供給されるようになっている。
【００４６】
カレントミラー回路６２は、図４に示すように、Ｎ型のＭＯＳトランジスタＭ６４とＮ型のＭＯＳトランジスタＭ６５とからなり、ＭＯＳトランジスタＭ６４には定電流源Ｉ６１が直列に接続され、ＭＯＳトランジスタＭ６６には定電流源Ｉ６２が直列に接続されている。
すなわち、ＭＯＳトランジスタ６４のドレインは、定電流源Ｉ６１を介して電源ライン６６に接続されている。また、ＭＯＳトランジスタＭ６４のドレインとゲートが共通接続され、その共通接続部がスイッチトキャパシタ回路６１のＭＯＳトランジスタＭ６１のソースに接続されている。さらに、ＭＯＳトランジスタＭ６４のソースは、共通接続ライン６５を介してＭＯＳトランジスタＭ６５のドレインに接続されている。
【００４７】
ＭＯＳトランジスタＭ６５のゲートは、スイッチトキャパシタ回路６１のＭＯＳトランジスタＭ６１のドレインに接続されている。また、ＭＯＳトランジスタＭ６５のドレインは、定電流源Ｉ６２を介して電源ライン６６に接続され、かつ、そのドレインから出力を取り出すようになっている。
このような構成からなる第３実施形態では、ＭＯＳトランジスタＭ６１から見たＭＯＳトランジスタＭ６４側のインピーダンスをＺ１、ＭＯＳトランジスタＭ６１から見たＭＯＳトランジスタＭ６５側のインピーダンスをＺ２、ＭＯＳトランジスタＭ６１のオン抵抗Ｒｏｎとすると、これらのオーダが第１実施形態と同様に同等になる。
そこで、この第３実施形態において、第１実施形態と同様の効果をＳｐｉｃｅ（電子回路シミュレータ）で検証したところ、３ｄＢの３次歪低減効果が認められた。
【００４８】
次に、第３実施形態の変形例について、図５を参照して説明する。
この変形例は、図５に示すように、図４のスイッチトキャパシタ回路６１のＮ型のＭＯＳトランジスタＭ６１〜Ｍ６３を、Ｐ型のＭＯＳトランジスタＭ７１〜Ｍ７３に置き換えたものである。さらに、図５に示すように、図４のカレントミラー回路６２のＮ型のＭＯＳトランジスタＭ６４，６５をＰ型のＭＯＳトランジスタＭ７４，Ｍ７５に置き換えるとともに、図４の定電流源Ｉ６１，Ｉ６２を定電流源Ｉ７１，Ｉ７２に置き換えたものである。
このような構成からなる変形例によれば、図４に示す第３実施形態と同様に、非線形性の低減効果が得られ、高精度の信号処理が実現できる。
【００４９】
（第４実施形態）
次に、本発明の第４実施形態について、図６を参照して説明する。
この第４実施形態は、上記の第１〜第３の各実施形態のスイッチトキャパシタ回路に供給される位相が逆相のクロックＣＬＫ，ＣＫＬ２を生成するクロック生成回路であり、図６のように構成される。
すなわち、このクロック生成回路８１は、インバータ８１と、Ｎ型のＭＯＳトランジスタＭ８１と、Ｐ型のＭＯＳトランジスタＭ８２と、Ｎ型のＭＯＳトランジスタＭ８３と、Ｐ型のＭＯＳトランジスタＭ８４とを備え、図７（Ａ）に示すようなクロックＡを入力すると、同図（Ｅ）（Ｆ）に示すような相補のクロックＣＬＫＡ，／ＣＬＫＡを生成して出力するようになっている。
【００５０】
ここで、このクロック生成回路８１の各部の波形例を示すと、図７の（Ａ）〜（Ｆ）に示すようになる。
さらに具体的に説明すると、ＭＯＳトランジスタＭ８１とＭＯＳトランジスタＭ８２とが直列に接続され、この両端が電源ライン８３と共通接続ライン８４にそれぞれ接続されている。また、ＭＯＳトランジスタＭ８１のゲートにはクロックＡが入力されるようになっている。ＭＯＳトランジスタＭ８１とＭＯＳトランジスタ８２の共通接続部からクロック／ＣＬＫを取り出すとともに、その共通接続部が後段のＭＯＳトランジスタＭ８４のゲートに接続されるようになっている。
【００５１】
ＭＯＳトランジスタＭ８３とＭＯＳトランジスタＭ８４とが直列に接続され、この両端が電源ライン８３と共通接続ライン８４にそれぞれ接続されている。また、ＭＯＳトランジスタＭ８３のゲートには、インバータ８２で反転されたクロック／Ａが入力されるようになっている。ＭＯＳトランジスタＭ８３とＭＯＳトランジスタ８４の共通接続部からクロックＣＬＫを取り出すとともに、その共通接続部が前段のＭＯＳトランジスタＭ８２のゲートに接続されるようになっている。
【００５２】
次に、このような構成からなるクロック生成回路の動作について説明する。
ソース接地の増幅器を構成するＭＯＳトランジスタＭ８１から出力される反転クロック／ＣＬＫＡを、ＭＯＳトランジスタＭ８４のゲートに接続するようになっている。このため、インバータ８２から出力されるクロック／Ａとその反転クロック／ＣＬＫとの極性が揃ったときに、ＭＯＳトランジスタＭ８３とＭＯＳトランジスタＭ８４からなる相補型増幅器は、インバータとして動作する。また、インバータ８２の遅延と、ＭＯＳトランジスタＭ８１の遅延とは、トランジスタ１段による反転増幅器同士であるので、その両遅延量はほぼ同じとなる。
【００５３】
従って、ＭＯＳトランジスタＭ８３とＭＯＳトランジスタＭ８４からなる相補型増幅器は、単なるインバータとして動作することになる。
他方、ＭＯＳトランジスタＭ８１とＭＯＳトランジスタＭ８２とからなる相補型増幅器は、インバータ８２とＭＯＳトランジスタＭ８３との遅延が重なり、Ｈレベルの期間が少し短くなる。しかし、出力されるクロックＣＬＫＡ，／ＣＬＫＡは、図１１に示すノンオーバラップクロック発生回路に比べてデューティ比が５０％に近いものなる。
【００５４】
さらに、上記の両者は図６に示すように正帰還ループ８６で結合されているので、定常状態では、出力されるクロックＣＬＫＡ，／ＣＬＫＡのデューティ比は、ほぼ５０％の値が得られることになる。
ところで、高速のクロック発生回路では、上記のインバータ８２に起因する僅かな遅延時間の減少も回路動作に大きく影響する。
【００５５】
他方、図９に示すような従来の信号処理回路では、ノンオーバラップクロックが必要なため、逆に遅延を大きくする必要があり、これが回路規模を大きくし、ひいては素子数の増加に伴う遅延のばらつきの増大を招いていた。
しかし、本発明に係る第１〜第３の各実施形態では、ノンオーバラップ区間が必要ないために、図６に示すような構成が簡単で遅延のばらつきの少ないクロック信号生成回路の使用ができ、これにより高精度の信号処理が実現できる。
【産業上の利用可能性】
【００５６】
本発明は、スイッチング素子を用いた、離散時間系アナログ信号処理の分野において好適に利用できる。
【図面の簡単な説明】
【００５７】
【図１】本発明の第１実施形態の回路構成を示す回路図である。
【図２】本発明の第２実施形態の回路構成を示す回路図である。
【図３】その第２実施形態の変形例の回路構成を示す回路図である。
【図４】本発明の第３実施形態の回路構成を示す回路図である。
【図５】その第３実施形態の変形例の回路構成を示す回路図である。
【図６】本発明の第１〜第３の各実施形態に使用されるクロック生成回路の回路構成を示す回路図である。
【図７】そのクロック生成回路の動作時における各部の波形の一例を示す波形図である。
【図８】従来の信号処理回路の構成を示す回路図である。
【図９】従来の他の信号処理回路の構成を示す回路図である。
【図１０】図９の回路に供給されるクロックの一例を示す波形図である。
【図１１】従来の信号処理回路に供給されるクロックを発生するノンオーバラップクロック発生回路の一例を示す回路図である。
【図１２】そのノンオーバラップクロック発生回路の各部の波形例を示す波形図である。
【符号の説明】
【００５８】
４１  スイッチトキャパシタ回路
４２、４３  ソースフォロワ回路
４６、６６、８３  電源ライン
４５、６５、８４  共通接続ライン（接地ライン）
６２  カラントミラー回路
８１  クロック生成回路
８２  インバータ
Ｃ１  キャパシタ
Ｍ４１〜Ｍ４４  Ｎ型のＭＯＳトランジスタ
Ｍ４５  Ｐ型のＭＯＳトランジスタ
Ｍ６１〜Ｍ６５  Ｎ型のＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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