(57)【要約】【課題】  安定した駆動能力を有する半導体装置及びその製造方法を提供する。【解決手段】  半導体装置は、一方側にソース領域が形成され、他方側にドレイン領域が形成された、Ｆｉｎ２０６と、ソース領域２３０とドレイン領域２３０との間におけるＦｉｎ２０６上に、ゲート絶縁膜２１４を介して形成されたゲート電極２１８と、ゲート電極２１８の側壁部分の下側に形成された側壁部２２４と、ゲート電極２１８の側壁部分における側壁部２２４上に形成された側壁部２２２であって、側壁部２２４の部材に対して高い選択比を有する、側壁部２２２と、を有することを特徴とする。【選択図】  図１
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【特許請求の範囲】
【請求項１】
凸状の第１の突部を形成する工程と、
前記第１の突部より高い位置に表面が位置するように、第１の膜を形成する工程と、
前記第１の膜上に、マスク部を形成する工程と、
前記マスク部をマスクとして用いて、前記第１の膜をエッチングする工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記第１の突部よりも高い、凸形状の第２の突部を形成する工程をさらに備え、
前記第１の膜を形成する工程では、前記第１の突部より高く、且つ、前記第２の突部より低い位置に、表面が位置するように前記第１の膜が形成される、ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記マスク部を形成する工程は、
前記第１の膜上及び前記第１の膜の表面から突出している前記第２の突部上に、第２の膜を形成する工程と、
前記第２の膜をエッチバックすることにより、前記第２の突部の側面に前記第２の膜を残留させて、これを前記マスク部とする工程と、
をさらに備えることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第２の突部は、側面に前記第１の膜による側壁部が形成されたゲート電極であり、前記第１の突部は、側面に前記側壁部が形成されていない凸状半導体部である、ことを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
半導体基板上に第２の膜を形成する工程を、さらに備えるとともに、
前記第１の突部を形成する工程は、
前記第２の膜上に、ダミーパターンを形成する工程と、
前記第２の膜上、及び、前記ダミーパターン上に、第３の膜を形成する工程と、
前記第３の膜をエッチバックすることにより、前記ダミーパターンの側面に前記第３の膜を残留させて、これを前記第１の突部とする工程と、
を備える、ことを特徴とする請求項１に記載の半導体基板の製造方法。
【請求項６】
前記マスク部を形成する工程は、
前記第１の膜上に、光の反射を防止する反射防止膜を形成する工程と、
前記反射防止膜上に、フォトレジストを形成する工程と、
前記フォトレジストを、フォトリソグラフィーによりパターニングすることにより、前記マスク部を形成する工程と、
を備えることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
一方側にソース領域が形成され、他方側にドレイン領域が形成された、凸状半導体部と、
前記ソース領域と前記ドレイン領域との間における前記凸状半導体部上に、ゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の側壁部分の下側に形成された下側側壁部と、
前記ゲート電極の側壁部分における前記下側側壁部上に形成された上側側壁部であって、前記下側側壁部を構成する部材と異なる部材で構成された、上側側壁部と、
を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
凸形状の突部が２種類以上ある半導体装置において、そのうちの一部の突部の側面だけに側壁材を存置させて、側壁部を形成したい場合もある。図１に示すＦｉｎＦＥＴは、突部に側壁部を作り分けしたい半導体装置の一例を示している。
【０００３】
この図１に示す半導体装置は、ＢＯＸ（Ｂｕｒｉｅｄ  Ｏｘｉｄｅ）から形成された埋め込み絶縁膜８上に、第２の突部としてゲート電極１０が設けられており、第１の突部としてソース／ドレインとなるＦｉｎ１２が設けられている。ゲート電極１０の上側には、ＳｉＮハードマスク１１が設けられており、Ｆｉｎ１２の上側には、ＳｉＮハードマスク１３が設けられている。
【０００４】
しかし、側壁残し工程で側壁部を構成する場合、突部のすべてに側壁部が形成されてしまう問題があった。すなわち、図１に示した半導体装置においては、図２に示すように、ゲート電極１０の側壁部分には、側壁部１４を形成する必要がある。しかし、このゲート電極１０に側壁部１４を形成すると、Ｆｉｎ１２にも側壁部１６が不可避的に形成されてしまう。
【０００５】
このようにＦｉｎ１２に側壁部１６が形成されてしまうと、Ｆｉｎ１２にソース領域／ドレイン領域を形成するためにＦｉｎ１２にイオン打ち込みを行う際に、Ｆｉｎ１２の側壁からイオン打ち込みができない。このため、Ｆｉｎ１２の上方からイオン打ち込みを行っていた。
【０００６】
図３は、図２におけるＡ−Ａ’線断面を示す図である。この図３に示すように、Ｆｉｎ１２に上方からイオン打ち込みを行うと、Ｆｉｎ１２の深さ方向に均一なソース領域／ドレイン領域１８を形成できなくなってしまう。深さ方向に均一なソース／ドレイン領域１８が形成できないと、Ｆｉｎ１２上部におけるソース領域とドレイン領域との間の距離Ｌ１と、Ｆｉｎ１２下部におけるソース領域とドレイン領域との間の距離Ｌ２とが、異なってしまう。また、Ｆｉｎ１２下部のソース／ドレイン領域１８に、高い寄生抵抗Ｒが発生してしまう。このため、トランジスタの駆動能力が劣化してしまうという問題が生じていた。
【０００７】
しかし側壁部１４を形成しないと、Ｆｉｎ１２にソース／ドレイン領域１８を形成するためにイオン打ち込みを行った後、熱拡散を施すと、ソース／ドレイン領域１８が互いに結合してしまう問題が生じる。また、側壁部１４を形成しないと、ソース／ドレイン領域１８の上部にシリサイド１９を形成する際に、ソース／ドレイン領域１８に形成したシリサイド１９と、ゲート電極１０に形成されたシリサイドとが、結合してしまうという問題も生じる。
【０００８】
また、側壁残し工程で形成した側壁部を、エッチングパターンとして用いることにより、フォトリソグラフィーの限界よりも微細なパターンを形成する技術が知られている。このようなプロセスは、サイドウオールパターントランスファープロセス（Sidewall Pattern Transfer Process）と呼ばれており、例えば非特許文献１に開示されている。
【非特許文献１】Yang-Kyu Choi, Tsu-Jae King, Chenming Hu, "A Spacer Patterning Technology for Nanoscale CMOS", IEEE Transactions on Electron Devices, Vol. 49, No.3, March 2002, pp.436-441
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、前記課題に鑑みてなされたものであり、高い駆動能力を有する半導体装置及びその製造方法を提供することを目的とする。また、サイドウオールパターントランスファーとフォトリソグラフィーを用いて微細なパターンと大きめのパターンを同時に形成できるようにすることを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するため、本発明に係る半導体装置の製造方法は、
凸状の第１の突部を形成する工程と、
前記第１の突部より高い位置に表面が位置するように、第１の膜を形成する工程と、
前記第１の膜上に、マスク部を形成する工程と、
前記マスク部をマスクとして用いて、前記第１の膜をエッチングする工程と、
を備えることを特徴とする。
【００１１】
本発明に係る半導体装置は、
一方側にソース領域が形成され、他方側にドレイン領域が形成された、凸状半導体部と、
前記ソース領域と前記ドレイン領域との間における前記凸状半導体部上に、ゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の側壁部分の下側に形成された下側側壁部と、
前記ゲート電極の側壁部分における前記下側側壁部上に形成された上側側壁部であって、前記下側側壁部を構成する部材と異なる部材で構成された、上側側壁部と、
を有することを特徴とする。
【発明の効果】
【００１２】
本発明によれば、高い駆動能力を有する半導体装置及びその製造方法を提供することができる。また、サイドウオールパターントランスファーとフォトリソグラフィーを用いて微細なパターンと大きめのパターンを同時に形成することができる。
【発明を実施するための最良の形態】
【００１３】
〔第１実施形態〕
まず、本発明の基本概念を第１実施形態を例に説明する。図４に示すように、埋め込み絶縁膜１００上に、凸形状の突部１０２を形成する。この突部１０２は本実施形態におけるデバイス構成要素である。続いて、この上に突部１０２の高さより薄い膜厚で、一定の厚さの膜１０４を形成する。但し、膜１０４は、必ずしも突部１０２の高さより薄い膜厚である必要はない。そして、全面異方性エッチングを行い、膜１０４の厚さ分だけエッチングする。すると、図５に示すように、突部１０２の側壁部分に膜１０４の材料が残留し、側壁部１０６が形成される。
【００１４】
これに対して、図６に示すように、突部１０２が形成された埋め込み絶縁膜１００上に、突部１０２の高さより厚い膜厚で膜１１０を形成する。すなわち、膜１１０の表面が突部１０２よりも高い位置になるように、膜１１０を形成する。その後、膜１１０を平坦化する。そして、全面異方性エッチングを行い、絶縁膜１００上の膜１１０の厚さ分だけエッチングする。すると、図７に示すように、突部１０２の側壁部分に膜１１０が残留せず、側壁部が形成されない。本実施形態では、この性質を応用する。
【００１５】
図８及び図９は、本実施形態に係る半導体装置の製造方法を説明する工程断面図である。図８に示すように、埋め込み絶縁膜１００上に、第１の突部１２０と第２の突部１２２とを形成する。但し、第２の突部１２２の方が、第１の突部１２０よりも高くなるように形成する。これら第１の突部１２０と第２の突部１２２は、本実施形態におけるデバイス構成要素の一例である。
【００１６】
次に、この上に、第１の膜１２４を全面的に形成し、平坦化及びエッチバックする。但し、エッチバック後の第１の膜１２４の厚さが、第１の突部１２０の高さより厚く、且つ、第２の突部１２２の高さより薄くなるようにする。換言すれば、第１の膜１２４の表面が、第１の突部１２０よりも高い位置で、且つ、第２の突部１２２よりも低い位置になるようにする。したがって、第１の突部１２０の頂部は第１の膜１２４から突出しないが、第２の突部１２２の頂部は第１の膜１２４の表面から突出する。
【００１７】
次に、第２の膜１２５を全体的に形成し、全面異方性エッチングを行うことにより、第２の突部１２２の側壁部分に残留した第２の膜１２５で、第１の側壁部１２６を形成する。この全面異方性エッチングの際に、第１の膜１２４はエッチングされないようにするために、第２の膜１２５の材料は第１の膜の材料に対して、エッチング選択比の高いものを選定することが望ましい。この第１の側壁部１２６が本実施形態におけるマスク部に相当する。
【００１８】
次に、図９に示すように、第１の側壁部１２６をマスクとして用いて、第１の膜１２４を異方性エッチングする。これにより、第２の突部１２２の側面部分に、第１の膜１２４が残留して、第２の側壁部１２８が形成される。但し、第１の突部１２０の側壁部分には、第１の膜１２４は残留せず、側壁部は形成されない。
【００１９】
以上のように、本実施形態に係る半導体装置の製造方法によれば、高い突部１２２の側面部分にだけ、側壁部１２６、１２８が形成され、低い方の突部１２０の側面部分には側壁部は形成されない。したがって、デバイス構成要素である突部が２種類以上ある半導体装置において、特定の突部の側面部分にのみ、側壁部を形成することができるようになる。すなわち、特定の突部の側面部分だけ側壁部で覆い、保護することが可能になる。
【００２０】
このことは、特定の突部以外の突部の側面を露出させ、その後の工程で、様々な加工処理を施すことができるようになることを意味する。
【００２１】
〔第２実施形態〕
第２実施形態は、上述した第１実施形態を凸状半導体部の一例であるＦｉｎＦＥＴに適用したものである。より詳しくを、以下に説明する。
【００２２】
図１０乃至図２０は、本実施形態に係る半導体装置の製造工程を説明する断面図である。図１０に示すように、ＳＯＩ厚が５０ｎｍ〜１００ｎｍ程度のＳＯＩ基板を用意する。本実施形態では、半導体基板上に埋め込み絶縁膜２００として、ＢＯＸ（Ｂｕｒｉｅｄ  Ｏｘｉｄｅ）を用い、その上に５０ｎｍ〜１００ｎｍのシリコン膜２０２を形成したＳＯＩ基板を用意する。続いて、７０ｎｍ程度のＳｉＮハードマスク２０４を形成し、パターニング、ＲＩＥを施すことにより、２つのＦｉｎ２０６を形成する。本実施形態においては、このＦｉｎ２０６の幅は１０ｎｍ程度である。
【００２３】
次に、図１１に示すように、Ｆｉｎ２０６の側面にゲート絶縁膜（図示省略）を形成した後、第１層目のゲートポリシリコン２０８を形成する。本実施形態では、このゲートポリシリコン２０８は、３００ｎｍ程度の膜厚で形成する。このゲートポリシリコン２０８は、Ｆｉｎ２０６の段差上に形成するため、その表面には大きな段差が形成される。
【００２４】
次に、図１２に示すように、ゲートポリシリコン２０８をＣＭＰ（Chemical Mechanical Polishing）で平坦化し、ＳｉＮハードマスク２０４が露出するまでエッチバックする。続いて、図１３に示すように、第２層目のゲートポリシリコン２１０を形成する。本実施形態では、このゲートポリシリコン２１０は、５０ｎｍ程度の膜厚で形成する。ここでは、これらゲートポリシリコン２０８とゲートポリシリコン２１０とを合わせて、ゲートポリシリコン２１２とする。
【００２５】
次に、図１４に示すように、ゲートポリシリコン２１２上に、ＳｉＮハードマスク２１４を形成する。本実施形態においては、このＳｉＮハードマスク２１４は、１００ｎｍ程度の膜厚で形成する。続いて、このＳｉＮハードマスク２１４上に、レジストを塗布してパターニングすることにより、ゲートパターン２１６を形成する。
【００２６】
次に、図１５に示すように、ゲートパターン２１６をマスクとして、ＲＩＥにより、ＳｉＮハードマスク２１４をエッチングした後、ゲートパターン２１６を除去する。続いて、このＳｉＮハードマスク２１４をマスクにして、ゲートポリシリコン２１２とをエッチングする。これにより、ゲートポリシリコン２１２からゲート電極２１８が形成される。
【００２７】
次に、図１６に示すように、ゲート電極の側壁部分に側壁部を形成する材料（例えば、ＴＥＯＳ）で構成された絶縁膜２２０を、ゲート電極２１８の高さより高く全面的に形成し、平坦化する。続いて、図１７に示すように、絶縁膜２２０をエッチバックし、ゲート電極２１８上のＳｉＮハードマスク２１４を露出させる。
【００２８】
次に、図１８に示すように、絶縁膜（例えば、ＳｉＮ）を形成し、これをエッチバックすることにより、第１の側壁部２２２を形成する。なお、実際にはＳｉＮハードマスク２１４の周囲全体に第１の側壁部２２２が形成されるが、この図１８以下では分かりやすくするためＳｉＮハードマスク２１４短辺方向に形成される第１の側壁部２２２は省いて図示している。
【００２９】
次に、図１９に示すように、第１の側壁部２２２とＳｉＮハードマスク２１４をマスクとして用いて、絶縁膜２２０をＲＩＥでエッチングすることにより、ゲート電極２１８の側壁部分に残留した絶縁膜２２０により、第２の側壁部２２４を形成する。このためには、絶縁膜２２０は、第１の側壁部２２２とＳｉＮハードマスク２１４とに対して高いエッチング選択比を有していることが望ましい。
【００３０】
次に、図２０に示すように、ＳｉＮ−ＲＩＥを行うことにより、Ｆｉｎ２０６上のＳｉＮハードマスク２０４をエッチングにより除去する。続いて、Ｆｉｎ２０６の側面にドーピングを行って、ソース／ドレイン領域を形成するとともに、形成したソース／ドレイン領域にシリサイド貼り付けを行う。Ｆｉｎ２０６側面へのドーピングは、斜めからのイオン注入で行うこともできるし、プラズマドーピングや固層拡散により行うこともできる。また、シリサイド材料としては、例えば、ＮｉＳｉを用いることができる。
【００３１】
図２１は、シリサイド後の図２０におけるＢ―Ｂ’線断面図である。この図２１に示すように、第１の側壁部２２２及び第２の側壁部２２４はゲート電極２１８の側壁部分にだけ形成され、Ｆｉｎ２０６の側壁分には形成されない。このため、Ｆｉｎ２０６に側面からドーピングをして、Ｆｉｎ２０６の一方側にソース拡散層領域２３０を形成し、Ｆｉｎ２０６の他方側にドレイン拡散層領域２３０を形成することができるとともに、側面にシリサイド２３２を貼り付けることができる。
【００３２】
側面からドーピングをすると、Ｆｉｎ２０６上部のソース領域とドレイン領域との間の距離Ｌ１と、Ｆｉｎ２０６下部のソース領域とドレイン領域との間の距離Ｌ２とが実質的に等しくなり、Ｆｉｎ２０６の深さ方向に均一なソース／ドレイン領域２３０を形成することができる。つまり、実効チャネル長を、Ｆｉｎ２０６の深さ方向に均一にすることができる。また、Ｆｉｎ２０６の下部にまで十分なドーピングとシリサイド形成を行うことができるので、寄生抵抗Ｒを低減することができ、トランジスタの駆動能力の向上を図ることができる。
【００３３】
〔第３実施形態〕
図２２は、第３実施形態に係る半導体装置を説明する断面図であり、上述した第２実施形態における図２１に対応する図である。上述した第２実施形態と異なる部分だけ説明すると、図２２に示すように、本実施形態においては、ソース／ドレイン領域には不純物拡散層を形成せずに、シリサイド３００のみを貼り付ける。すなわち、ショットキー接合ソース／ドレイン構造のＦｉｎＦＥＴを形成する。それ以外の製造工程及び構造は上述した第２実施形態と同様である。
【００３４】
本実施形態によれば、ゲート電極２１８の側面部分には第１の側壁部２２２及び第２の側壁部２２４が形成されるが、Ｆｉｎ２０６の側面部分には側壁部が形成されない。このため、Ｆｉｎ２０６の側壁面にシリサイド３００を貼り付けることが可能になる。これにより、Ｆｉｎ２０６の深さ方向に対して均一なショットキーソース／ドレイン領域を形成できる。すなわち、Ｆｉｎ２０６上部におけるショットキーソース領域とショットキードレイン領域との間の距離Ｌ１と、Ｆｉｎ２０６下部におけるショットキーソース領域とショットキードレイン領域との間の距離Ｌ２とを、実質的に等しくすることができる。つまり、実効チャネル長をＦｉｎ２０６の深さ方向に均一にすることができる。
【００３５】
また、ショットキーソース／ドレイン領域の下部に低抵抗なシリサイド３００が形成されるため、寄生抵抗Ｒが低減され、トランジスタの駆動能力を向上させることができる。
【００３６】
なお、ショットキーコンタクト抵抗を低減するため、シリサイド３００の材料としてはショットキーバリアの小さい材料を用いることが望ましい。例えば、ｎ型のＭＯＳトランジスタの場合には、バンドギャップの中央値よりも仕事関数の小さいＥｒ等をシリサイド３００の材料に用いて、ＥｒＳｉによりシリサイド３００を構成すればよい。ｐ型のＭＯＳトランジスタの場合には、バンドギャップの中央値よりも仕事関数の大きいＰｔ等をシリサイド３００の材料に用いて、ＰｔＳｉによりシリサイド３００を構成すればよい。
【００３７】
〔第４実施形態〕
図２３は、第４実施形態に係る半導体装置を説明する断面図である。この図２３に示すように、本実施形態においても、上述した第２実施形態と同様に、ゲート電極２１８の側面部分には第１の側壁部２２２及び第２の側壁部２２４を形成しているが、Ｆｉｎ２０６の側面部分には側壁部を形成していない。
【００３８】
但し、本実施形態においては、ソース／ドレイン領域として不純物拡散層を形成した後、例えば、エピタキシャル成長により、ソース／ドレイン部分を持ち上げる。すなわち、Ｆｉｎ２０６の上面及び側面が露出しているので、Ｆｉｎ２０６の上面及び側面にエピタキシャル成長によりエピタキシャルシリコン部４００を形成することができる。このエピタキシャルシリコン部４００を形成した後、必要に応じて、さらに不純物イオン注入やシリサイド形成を行ってもよい。
【００３９】
本実施形態に係る半導体装置の製造方法によれば、Ｆｉｎ２０６の側面部分には側壁部が形成されていないため、エピタキシャル成長により、エピタキシャルシリコン部４００を形成することができる。そして、エピタキシャルシリコン部４００を形成することにより、ソース／ドレイン領域の寄生抵抗Ｒが低減されるため、トランジスタの駆動能力を向上させることができる。
【００４０】
〔第５実施形態〕
図２４乃至図２６は、第５実施形態に係る半導体装置の製造工程を説明する断面図である。図２４に至るまでは上述した第２実施形態と同様の製造工程である。すなわち、ゲート電極２１８の側面部分には、第１の側壁部２２２と第２の側壁部２２４が形成されているが、Ｆｉｎ２０６の側面部分には側壁部は形成されていない。
【００４１】
続いて、図２５に示すように、ＳｉＮ−ＲＩＥを行い、Ｆｉｎ２０６上のＳｉＮハードマスク２０４とゲート電極２１８上のＳｉＮハードマスク２１４とを除去する。続いて、ソース／ドレイン領域を形成するために、ドーピングによりＦｉｎ２０６の左右両端側に不純物拡散層を形成する。
【００４２】
次に、図２６に示すように、Ｆｉｎ２０６のソース／ドレイン部分とゲート電極２１８をすべてシリサイド化して、それぞれ、メタルソース／ドレインとメタルゲート電極にする。ゲート電極２１８は、非常に薄く形成されており、且つ、その下部が埋め込み絶縁膜２００になっており、この埋め込み絶縁膜２００はそもそもシリサイド化しないため、本実施形態においては、ゲート電極２１８はその下端部までシリサイド化できる。
【００４３】
本実施形態によれば、ゲート電極２１８の側面部分には、第１の側壁部２２２と第２の側壁部２２４が形成されるが、Ｆｉｎ２０６の側壁部分には側壁部は形成されないため、Ｆｉｎ２０６の側面にシリサイドを形成することができる。このため、ソース／ドレイン領域の寄生抵抗Ｒが低減され、トランジスタの駆動能力を向上させることができる。また、ゲート電極２１８を構成するポリシリコンをすべてシリサイド化して、メタルゲートを形成できるため、完全空乏化型トランジスタ（ＦｉｎＦＥＴ）のしきい値をコントロールでき、低電圧で高駆動力を実現することができる。
【００４４】
なお、本発明は上記実施形態に限定されず種々に変形可能である。例えば、図２７に示すように、シリコン基板６００上に、上述した各実施形態の製造工程により、ＦｉｎＦＥＴを形成するようにしてもよい。この場合、シリコン基板６００をエッチングすることにより、Ｆｉｎ２０６を形成し、Ｆｉｎ２０６の間にシリコン酸化膜６０２等からＳＴＩ（Shallow Trench Isolation）を形成すればよい。
【００４５】
また、上述した実施形態では、本発明を適用する半導体装置としてＦｉｎＦＥＴを例に説明したが、他の種類の半導体装置にも本発明を適用することができる。
【００４６】
〔第６実施形態〕
Ｆｉｎ（凸状シリコン領域、アクティブエリア）やゲート電極の形成に、サイドウオールパターントランスファープロセス（Sidewall Pattern Transfer Process）を用いると、フォトリソグラフィーの限界よりも微細で、且つ、ラインエッジラフネス（LER: Line Edge Roughness）の小さいパターンを形成することができる。以下、製造工程を順に説明する。
【００４７】
まず、図２８に示すように、半導体基板６１０上に、図示していない薄い酸化膜を介してシリコン窒化膜６１２を形成する。本実施形態においては、このシリコン窒化膜６１２の厚さは、例えば、１００ｎｍである。続いて、このシリコン窒化膜６１２上に、アモルファスシリコン層６１４を例えば１５０ｎｍ程度の厚さで形成する。続いて、このアモルファスシリコン層６１４上に、フォトリソグラフィーを用いて幅０．１μｍ程度のレジストパターンを形成し、このレジストパターンをマスクとして用いて、アモルファスシリコン層６１４をＲＩＥによりエッチングする。これにより、ダミーパターン６１６が得られる。
【００４８】
次に、図２９に示すように、この上に、例えば厚さ４０ｎｍ程度のＴＥＯＳを形成した後、全面ＲＩＥでエッチバックすることにより、ダミーパターン６１６の側面部分に、側壁部６２０を形成する。
【００４９】
次に、図３０に示すように、アモルファスシリコンにより形成されたダミーパターン６１６を、エッチングにより除去し、シリコン窒化膜６１２上に、ＴＥＯＳから形成された側壁部６２０を残す。
【００５０】
次に、図３１に示すように、この上に、光の反射を防止するための反射防止膜（ＡＲＣ：Anti Reflective Coating）６２２を形成する。続いて、反射防止膜６２２上にフォトレジストを形成し、このフォトレジストをフォトリソグラフィーを用いてパターニングすることにより、レジストパターン６２４を形成する。本実施形態においては、このレジストパターン６２４の幅は、側壁部６２０の幅よりも、太く形成される。なお、上述した非特許文献１にも開示されているように、このレジストパターン６２４と、側壁部６２０は、互いに重なる部分があってもよい。
【００５１】
次に、図３２に示すように、このレジストパターン６２４と側壁部６２０とをマスクとして用いて、シリコン窒化膜６１２をＲＩＥによりエッチングする。続いて、側壁部６２０とレジストパターン６２４とを、ウエットエッチング等により除去する。
【００５２】
次に、図３３に示すように、シリコン窒化膜６１２を、ホットリン酸などのウエットエッチングにより細らせる。次に、図３４に示すように、半導体基板６１０をＲＩＥにより加工する。
【００５３】
このようにすると、側壁部６２０のパターントランスファーにより、フォトリソグラフィーの限界よりも微細で、且つ、ラインエッジラフネス（LER）の小さい、パターンを形成することができる。LERが低減する理由は、側壁部６２０のパターンのライン幅が、ＴＥＯＳを形成する厚さで定まるからである。
【００５４】
しかしながら、図３１及び図３２から分かるように、レジストパターン６２４を反射防止膜６２２を用いて形成すると、反射防止膜６２２が側壁部６２０の側面に残留してしまい、せっかく作った細い側壁部６２０のラインパターンが太くなってしまうという問題が生じる。一方で、フォトリソグラフィーの際に、光が乱反射すると、レジストパターン６２４の形状が乱れてしまい、微細化の妨げになってしまう。このため、レジストパターン６２４の微細化を図る上では、反射防止膜６２２を省くことは困難である。
【００５５】
〔第７実施形態〕
そこで、第７実施形態では、側壁部６２０のラインパターンが反射防止膜６２２により太くならないようにしている。
【００５６】
まず、図３５に示すように、本実施形態においては、シリコンから構成された半導体基板７００上に、絶縁膜７０２が形成されている。この絶縁膜は、例えば、シリコン酸化膜（ＳｉＯ２）により構成されている。
【００５７】
次に、この絶縁膜７０２上に、シリコン窒化膜７０４を形成する。本実施形態においては、このシリコン窒化膜７０４の厚さは、例えば、１００ｎｍである。なお、半導体基板７００とシリコン窒化膜７０４との間に、シリコン酸化膜の絶縁膜７０２を形成するのは、シリコン酸化膜の絶縁膜７０２を介在させることにより、応力の緩和を図るためである。このシリコン窒化膜７０４が本実施形態における第２の膜に相当する。
【００５８】
続いて、このシリコン窒化膜７０４上に、アモルファスシリコン層７０６を例えば１５０ｎｍ程度形成する。続いて、このアモルファスシリコン層７０６上に、フォトリソグラフィーを用いて幅０．１μｍ程度のレジストパターンを形成し、このレジストパターンをマスクとして用いて、アモルファスシリコン層７０６をＲＩＥによりエッチングする。これにより、ダミーパターン７０８が得られる。
【００５９】
次に、図３６に示すように、この上に、例えば厚さ４０ｎｍ程度のＴＥＯＳを形成した後、全面ＲＩＥでエッチバックすることにより、ダミーパターン７０８の側面部分に、側壁部７１０を形成する。
【００６０】
次に、図３７に示すように、アモルファスシリコンにより形成されたダミーパターン７０８を、エッチングにより除去し、シリコン窒化膜７０４上に、ＴＥＯＳから形成された側壁部７１０を残す。この側壁部７１０が本実施形態における第１の突部に相当する。
【００６１】
次に、図３８に示すように、ＴＥＯＳから形成されている側壁部７１０とは異なる材料（例えば、アモルファスシリコン）を堆積して、ＣＭＰ（Chemical Mechanical Polishing）により平坦化することにより、下地膜７１２を形成する。この下地膜７１２が本実施形態における第１の膜に相当する。
【００６２】
次に、図３９に示すように、この下地膜７１２上に、光の反射を防止する反射防止膜（ＡＲＣ：Anti Reflective Coating）７１４を形成する。続いて、反射防止膜７１４上にフォトレジストを形成し、このフォトレジストをフォトリソグラフィーでパターニングすることにより、レジストパターン７１６を形成する。本実施形態においては、このレジストパターン７１６の幅は、側壁部７１０の幅よりも、太く形成される。このレジストパターン７１６が本実施形態におけるマスク部に相当する。
【００６３】
次に、図４０に示すように、このレジストパターン７１６をマスクとして用いて、下地膜７１２をＲＩＥによりエッチングする。このとき、先ほど形成しておいた側壁部７１０が露出する。そして、レジストパターン７１６を除去する。
【００６４】
次に、図４１に示すように、側壁部７１０と下地膜７１２の双方をマスクとして用いて、シリコン窒化膜７０４をＲＩＥによりエッチングする。続いて、側壁部７１０と下地膜７１２とを、ウエットエッチング等により除去する。ＴＥＯＳの側壁部７１０をＨＦ等のウエットエッチングで除去するとき、絶縁膜７０２もエッチングされる。
【００６５】
次に、図４２に示すように、シリコン窒化膜７０４を、ホットリン酸などのウエットエッチングにより細らせる。次に、図４３に示すように、半導体基板７００をＲＩＥにより加工する。
【００６６】
以上のように、本実施形態によれば、ＴＥＯＳにより形成された側壁部７１０のパターントランスファーにより、フォトリソグラフィーの限界以下の微細加工を施すことができ、且つ、ラインエッジラフネス（LER: line edge roughness）の小さいシリコンパターンを形成することができる。
【００６７】
また、反射防止膜７１４を用いて、フォトリソグラフィーによるレジストパターン７１６を形成した場合でも、反射防止膜７１４が側壁部７１０の側面に残留しないので、側壁部７１０のパターン幅が太くなってしまうのを回避することができる。
【００６８】
〔第８実施形態〕
本実施形態は、側壁部７１０を形成した後に、アモルファスシリコンのダミーパターン７０８を除去せずに、２回目のアモルファスシリコンを重ねて形成する点で、上述した第７実施形態と相違する。以下、製造工程を順に説明する。
【００６９】
図４４に示すように、本実施形態においては、シリコンから構成された半導体基板７００上に、絶縁膜７０２が形成されている。この絶縁膜は、例えば、シリコン酸化膜（ＳｉO２）により構成されている。
【００７０】
次に、この絶縁膜７０２上に、シリコン窒化膜７０４を形成する。本実施形態においては、このシリコン窒化膜７０４の厚さは、例えば、１００ｎｍである。続いて、このシリコン窒化膜７０４上に、アモルファスシリコン層７０６を例えば１５０ｎｍ程度形成する。続いて、このアモルファスシリコン層７０６上に、フォトリソグラフィーを用いて幅０．１μｍ程度のレジストパターンを形成し、このレジストパターンをマスクとして用いて、アモルファスシリコン層７０６をＲＩＥによりエッチングする。これにより、ダミーパターン７０８が得られる。
【００７１】
次に、図４５に示すように、この上に、例えば厚さ４０ｎｍ程度のＴＥＯＳを形成した後、全面ＲＩＥでエッチバックすることにより、ダミーパターン７０８の側面部分に、側壁部７１０を形成する。
【００７２】
次に、図４６に示すように、これら側壁部７１０とダミーパターン７０８との上に、ＴＥＯＳから形成されている側壁部７１０とは異なる材料（例えば、アモルファスシリコン）を堆積して、ＣＭＰにより平坦化することにより、下地膜７１２を形成する。
【００７３】
次に、図４７に示すように、この下地膜７１２上に、光の反射を防止する反射防止膜（ＡＲＣ：Anti Reflective Coating）７１４を形成する。続いて、反射防止膜７１４上にフォトレジストを形成し、このフォトレジストをフォトリソグラフィーでパターニングすることにより、レジストパターン７１６を形成する。本実施形態においては、このレジストパターン７１６の幅は、側壁部７１０の幅よりも、太く形成される。
【００７４】
次に、図４８に示すように、このレジストパターン７１６をマスクとして用いて、下地膜７１２をＲＩＥによりエッチングする。このエッチングにより、ダミーパターン７０８も合わせて除去され、先ほど形成しておいた側壁部７１０が露出する。以下の製造工程は、上述した第７実施形態と同様であるので、説明は省略する。
【００７５】
以上のように、本実施形態においても、ＴＥＯＳにより形成された側壁部７１０のパターントランスファーにより、フォトリソグラフィーの限界以下の微細加工を施すことができ、且つ、ラインエッジラフネス（LER: line edge roughness）の小さいシリコンパターンを形成することができる。
【００７６】
また、側壁部７１０の間に位置するダミーパターン７０８を、下地膜７１２とともに、１回のＲＩＥで除去することとしたので、製造プロセスにおける工程数を削減することができ、コスト低減を図ることができる。
【００７７】
〔第９実施形態〕
本実施形態は、アモルファスシリコンのダミーパターン７０８の表面に、ポリッシングの際のストッパー部を形成する点で、上述した第８実施形態と相違する。以下、製造工程を順に説明する。
【００７８】
図４９に示すように、本実施形態においては、シリコンから構成された半導体基板７００上に、絶縁膜７０２が形成されている。この絶縁膜は、例えば、シリコン酸化膜（ＳｉO２）により構成されている。
【００７９】
次に、この絶縁膜７０２上に、シリコン窒化膜７０４を形成する。本実施形態においては、このシリコン窒化膜７０４の厚さは、例えば、１００ｎｍである。続いて、このシリコン窒化膜７０４上に、アモルファスシリコン層７０６を例えば１５０ｎｍ程度形成する。続いて、このアモルファスシリコン層７０６上に、シリコン窒化膜７２０を形成する。本実施形態においては、このシリコン窒化膜７２０は、例えば、５０ｎｍ程度形成する。
【００８０】
次に、このシリコン窒化膜７２０上に、フォトリソグラフィーを用いて幅０．１μｍ程度のレジストパターンを形成し、このレジストパターンをマスクとして用いて、シリコン窒化膜７２０とアモルファスシリコン層７０６をＲＩＥによりエッチングする。これにより、シリコン窒化膜７２０からストッパー部７２２が得られ、アモルファスシリコン層７０６からダミーパターン７０８が得られる。
【００８１】
次に、図５０に示すように、この上に、例えば厚さ４０ｎｍ程度のＴＥＯＳを形成した後、全面ＲＩＥでエッチバックを行うことにより、ダミーパターン７０８の側面部分に、側壁部７１０を形成する。
【００８２】
次に、図５１に示すように、これら側壁部７１０とダミーパターン７０８との上に、ＴＥＯＳから形成されている側壁部７１０とは異なる材料（例えば、アモルファスシリコン）を堆積して、ＣＭＰにより平坦化することにより、下地膜７１２を形成する。このＣＭＰを行う際に、ストッパー部７２２がストッパーとしてはたらく。但し、ＣＭＰで薄くなったシリコン窒化膜７２０の膜厚が、２０ｎｍ程度以下となるように、プロセスを調整しておくことが望ましい。
【００８３】
次に、図５２に示すように、ＣＭＰで薄くなったストッパー部７２２を除去し、下地膜７１２上に、光の反射を防止する反射防止膜（ＡＲＣ：Anti Reflective Coating）７１４を形成する。続いて、反射防止膜７１４上にフォトレジストを形成し、このフォトレジストをフォトリソグラフィーでパターニングすることにより、レジストパターン７１６を形成する。本実施形態においては、このレジストパターン７１６の幅は、側壁部７１０の幅よりも、太く形成される。
【００８４】
次に、図５３に示すように、このレジストパターン７１６をマスクとして用いて、下地膜７１２をＲＩＥによりエッチングする。このエッチングにより、ダミーパターン７０８も合わせて除去され、先ほど形成しておいた側壁部７１０が露出する。以下の製造工程は、上述した第７実施形態と同様であるので、説明は省略する。
【００８５】
以上のように、本実施形態においても、ＴＥＯＳにより形成された側壁部７１０のパターントランスファーにより、フォトリソグラフィーの限界以下の微細加工を施すことができ、且つ、ラインエッジラフネス（LER: line edge roughness）の小さいシリコンパターンを形成することができる。
【００８６】
また、下地膜７１２をポリッシング（本実施形態では、ＣＭＰ）で平坦化する際に、ストッパー部７２２がストッパとして機能するので、ポリッシングが行いやすくなる。
【００８７】
〔第１０実施形態〕
本実施形態は、上述した第７実施形態におけるシリコン加工用のハードマスク７０４の形成材料と、側壁部７１０の形成材料とを入れ替えたものである。以下、製造工程を順に説明する。
【００８８】
図５４に示すように、本実施形態においては、シリコンから構成された半導体基板７００上に、絶縁膜７０２が形成されている。この絶縁膜は、例えば、シリコン酸化膜（ＳｉO２）により構成されている。
【００８９】
次に、この絶縁膜７０２上に、ＴＥＯＳ膜７５０を形成する。本実施形態においては、このＴＥＯＳ膜７５０の厚さは、例えば、１００ｎｍである。続いて、このＴＥＯＳ膜７５０上に、アモルファスシリコン層７０６を例えば１５０ｎｍ程度形成する。続いて、このアモルファスシリコン層７０６上に、フォトリソグラフィーを用いて幅０．１μｍ程度のレジストパターンを形成し、このレジストパターンをマスクとして用いて、アモルファスシリコン層７０６をＲＩＥによりエッチングする。これにより、ダミーパターン７０８が得られる。
【００９０】
次に、図５５に示すように、この上に、例えば厚さ４０ｎｍ程度のシリコン窒化膜を形成した後、全面ＲＩＥによりエッチバックを行うことにより、ダミーパターン７０８の側面部分に、側壁部７５２を形成する。
【００９１】
次に、図５６に示すように、アモルファスシリコンにより形成されたダミーパターン７０８を、エッチングにより除去し、ＴＥＯＳ膜７５０上に、窒化シリコンから形成された側壁部７５２を残す。
【００９２】
次に、図５７に示すように、窒化シリコンから形成されている側壁部７５２とは異なる材料（例えば、アモルファスシリコン）を堆積して、ＣＭＰにより平坦化することにより、下地膜７１２を形成する。
【００９３】
次に、図５８に示すように、この下地膜７１２上に、光の反射を防止する反射防止膜（ＡＲＣ：Anti Reflective Coating）７１４を形成する。続いて、反射防止膜７１４上にフォトレジストを形成し、このフォトレジストをフォトリソグラフィーでパターニングすることにより、レジストパターン７１６を形成する。本実施形態においては、このレジストパターン７１６の幅は、側壁部７１０の幅よりも、太く形成される。
【００９４】
次に、図５９に示すように、このレジストパターン７１６をマスクとして用いて、下地膜７１２をＲＩＥによりエッチングする。このとき、先ほど形成しておいた側壁部７５２が露出する。そして、レジストパターン７１６を除去する。
【００９５】
次に、図６０に示すように、側壁部７５２と下地膜７１２の双方をマスクとして用いて、ＴＥＯＳ膜７５０をＲＩＥによりエッチングする。続いて、側壁部７５２と下地膜７１２とを、ウエットエッチング等により除去する。
【００９６】
次に、図６１に示すように、ＴＥＯＳ膜７５０を、ＨＦなどのウエットエッチングにより細らせる。次に、図６２に示すように、半導体基板７００をＲＩＥにより加工する。
【００９７】
このように、本発明の材料の組み合わせは、種々に選択可能である。すなわち、エッチングの際の選択比を確保しながら、種々の材料を組み合わせることができる。また、第９実施形態のように、ストッパー部７２２を形成する場合でも、このストッパー部７２２を含めて、種々の材料を組み合わせを選択することができる。
【００９８】
〔第１１実施形態〕
本実施形態は、上述した第１０実施形態において、アモルファスシリコンで形成した下地膜７１２を、ＳＯＧ膜（塗布膜）で形成するようにしたものである。以下、製造工程を順に説明する。
【００９９】
本実施形態においては、図６３に至るまでの製造工程は、上述した第１０実施形態と同様である。この図６３に続いて、本実施形態においては、図６４に示すように、窒化シリコンから形成されている側壁部７５２とは異なる材料であるＳＯＧを塗布する。ＳＯＧを塗布することにより、ＳＯＧの表面は平坦化するので、これを下地膜７６０とする。
【０１００】
次に、図６５に示すように、この下地膜７６０上に、光の反射を防止する反射防止膜（ＡＲＣ：Anti Reflective Coating）７１４を形成する。続いて、反射防止膜７１４上にフォトレジストを形成し、このフォトレジストをフォトリソグラフィーでパターニングすることにより、レジストパターン７１６を形成する。本実施形態においては、このレジストパターン７１６の幅は、側壁部７５２の幅よりも、太く形成される。
【０１０１】
次に、図６６に示すように、このレジストパターン７１６をマスクとして用いて、下地膜７６０をＲＩＥによりエッチングする。このとき、先ほど形成しておいた側壁部７５２が露出する。
【０１０２】
次に、図６７に示すように、側壁部７５２と下地膜７６０及びレジストパターン７１６の双方をマスクとして用いて、ＴＥＯＳ膜７５０をＲＩＥによりエッチングする。続いて、側壁部７５２と下地膜７６０とレジストパターン７１６を、ウエットエッチング等により除去する。
【０１０３】
次に、図６８に示すように、ＴＥＯＳ膜７５０を、ＨＦなどのウエットエッチングにより細らせる。次に、図６９に示すように、半導体基板７００をＲＩＥにより加工する。
【０１０４】
以上のように、本実施形態においても、ＳｉＮにより形成された側壁部７５２のパターントランスファーにより、フォトリソグラフィーの限界以下の微細加工を施すことができ、且つ、ラインエッジラフネス（LER: line edge roughness）の小さいシリコンパターンを形成することができる。
【０１０５】
また、液体であるＳＯＧを塗布することにより、下地膜７６０を形成することとしたので、表面を平坦化するためのポリッシング工程を省略することができる。
【０１０６】
なお、本発明は上記実施形態に限定されず、種々に変形可能である。例えば、上述した実施形態では、シリコンで構成された半導体基板７００を使用したが、ゲルマニウム基板や、シリコンゲルマニウム基板を半導体基板として用いるようにしてもよい。
【図面の簡単な説明】
【０１０７】
【図１】従来のＦｉｎＦＥＴの製造工程を説明する断面図。
【図２】従来のＦｉｎＦＥＴの製造工程を説明する断面図。
【図３】図２におけるＡ−Ａ’線断面図。
【図４】側壁残し工程により、突部の側壁部分に側壁部を形成する工程を説明する断面図。
【図５】側壁残し工程により、突部の側壁部分に側壁部を形成する工程を説明する断面図。
【図６】突部の側壁部部に側壁部を形成しないエッチング工程を説明する断面図。
【図７】突部の側壁部部に側壁部を形成しないエッチング工程を説明する断面図。
【図８】第１実施形態における半導体装置の製造工程を説明する断面図。
【図９】第１実施形態における半導体装置の製造工程を説明する断面図。
【図１０】第２実施形態における半導体装置の製造工程を説明する断面図。
【図１１】第２実施形態における半導体装置の製造工程を説明する断面図。
【図１２】第２実施形態における半導体装置の製造工程を説明する断面図。
【図１３】第２実施形態における半導体装置の製造工程を説明する断面図。
【図１４】第２実施形態における半導体装置の製造工程を説明する断面図。
【図１５】第２実施形態における半導体装置の製造工程を説明する断面図。
【図１６】第２実施形態における半導体装置の製造工程を説明する断面図。
【図１７】第２実施形態における半導体装置の製造工程を説明する断面図。
【図１８】第２実施形態における半導体装置の製造工程を説明する断面図。
【図１９】第２実施形態における半導体装置の製造工程を説明する断面図。
【図２０】第２実施形態における半導体装置の製造工程を説明する断面図。
【図２１】図２０におけるＢ−Ｂ’線断面図。
【図２２】第３実施形態に係る半導体装置の断面図。
【図２３】第４実施形態に係る半導体装置の断面図。
【図２４】第５実施形態における半導体装置の製造工程を説明する断面図。
【図２５】第５実施形態における半導体装置の製造工程を説明する断面図。
【図２６】第５実施形態における半導体装置の製造工程を説明する断面図。
【図２７】別の変形例を説明する半導体装置の断面図。
【図２８】第６実施形態における半導体装置の製造工程を説明する断面図。
【図２９】第６実施形態における半導体装置の製造工程を説明する断面図。
【図３０】第６実施形態における半導体装置の製造工程を説明する断面図。
【図３１】第６実施形態における半導体装置の製造工程を説明する断面図。
【図３２】第６実施形態における半導体装置の製造工程を説明する断面図。
【図３３】第６実施形態における半導体装置の製造工程を説明する断面図。
【図３４】第６実施形態における半導体装置の製造工程を説明する断面図。
【図３５】第７実施形態における半導体装置の製造工程を説明する断面図。
【図３６】第７実施形態における半導体装置の製造工程を説明する断面図。
【図３７】第７実施形態における半導体装置の製造工程を説明する断面図。
【図３８】第７実施形態における半導体装置の製造工程を説明する断面図。
【図３９】第７実施形態における半導体装置の製造工程を説明する断面図。
【図４０】第７実施形態における半導体装置の製造工程を説明する断面図。
【図４１】第７実施形態における半導体装置の製造工程を説明する断面図。
【図４２】第７実施形態における半導体装置の製造工程を説明する断面図。
【図４３】第７実施形態における半導体装置の製造工程を説明する断面図。
【図４４】第８実施形態における半導体装置の製造工程を説明する断面図。
【図４５】第８実施形態における半導体装置の製造工程を説明する断面図。
【図４６】第８実施形態における半導体装置の製造工程を説明する断面図。
【図４７】第８実施形態における半導体装置の製造工程を説明する断面図。
【図４８】第８実施形態における半導体装置の製造工程を説明する断面図。
【図４９】第９実施形態における半導体装置の製造工程を説明する断面図。
【図５０】第９実施形態における半導体装置の製造工程を説明する断面図。
【図５１】第９実施形態における半導体装置の製造工程を説明する断面図。
【図５２】第９実施形態における半導体装置の製造工程を説明する断面図。
【図５３】第９実施形態における半導体装置の製造工程を説明する断面図。
【図５４】第１０実施形態における半導体装置の製造工程を説明する断面図。
【図５５】第１０実施形態における半導体装置の製造工程を説明する断面図。
【図５６】第１０実施形態における半導体装置の製造工程を説明する断面図。
【図５７】第１０実施形態における半導体装置の製造工程を説明する断面図。
【図５８】第１０実施形態における半導体装置の製造工程を説明する断面図。
【図５９】第１０実施形態における半導体装置の製造工程を説明する断面図。
【図６０】第１０実施形態における半導体装置の製造工程を説明する断面図。
【図６１】第１０実施形態における半導体装置の製造工程を説明する断面図。
【図６２】第１０実施形態における半導体装置の製造工程を説明する断面図。
【図６３】第１１実施形態における半導体装置の製造工程を説明する断面図。
【図６４】第１１実施形態における半導体装置の製造工程を説明する断面図。
【図６５】第１１実施形態における半導体装置の製造工程を説明する断面図。
【図６６】第１１実施形態における半導体装置の製造工程を説明する断面図。
【図６７】第１１実施形態における半導体装置の製造工程を説明する断面図。
【図６８】第１１実施形態における半導体装置の製造工程を説明する断面図。
【図６９】第１１実施形態における半導体装置の製造工程を説明する断面図。
【符号の説明】
【０１０８】
１００  埋め込み絶縁膜
１２０  第１の突部
１２２  第２の突部
１２４  第１の膜
１２５  第２の膜
１２６  第１の側壁部
１２８  第２の側壁部
７００  半導体基板
７０２  絶縁膜
７０４  シリコン窒化膜
７０６  アモルファスシリコン層
７０８  ダミーパターン
７１０  側壁部
７１２  下地膜
７１４  反射防止膜
７１６  レジストパターン
【図１】
2005294789.tif 000003
【図２】
2005294789.tif 000004
【図３】
2005294789.tif 000005
【図４】
2005294789.tif 000006
【図５】
2005294789.tif 000007
【図６】
2005294789.tif 000008
【図７】
2005294789.tif 000009
【図８】
2005294789.tif 000010
【図９】
2005294789.tif 000011
【図１０】
2005294789.tif 000012
【図１１】
2005294789.tif 000013
【図１２】
2005294789.tif 000014
【図１３】
2005294789.tif 000015
【図１４】
2005294789.tif 000016
【図１５】
2005294789.tif 000017
【図１６】
2005294789.tif 000018
【図１７】
2005294789.tif 000019
【図１８】
2005294789.tif 000020
【図１９】
2005294789.tif 000021
【図２０】
2005294789.tif 000022
【図２１】
2005294789.tif 000023
【図２２】
2005294789.tif 000024
【図２３】
2005294789.tif 000025
【図２４】
2005294789.tif 000026
【図２５】
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【図２６】
2005294789.tif 000028
【図２７】
2005294789.tif 000029
【図２８】
2005294789.tif 000030
【図２９】
2005294789.tif 000031
【図３０】
2005294789.tif 000032
【図３１】
2005294789.tif 000033
【図３２】
2005294789.tif 000034
【図３３】
2005294789.tif 000035
【図３４】
2005294789.tif 000036
【図３５】
2005294789.tif 000037
【図３６】
2005294789.tif 000038
【図３７】
2005294789.tif 000039
【図３８】
2005294789.tif 000040
【図３９】
2005294789.tif 000041
【図４０】
2005294789.tif 000042
【図４１】
2005294789.tif 000043
【図４２】
2005294789.tif 000044
【図４３】
2005294789.tif 000045
【図４４】
2005294789.tif 000046
【図４５】
2005294789.tif 000047
【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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