(57)【要約】【課題】  高速応答性を維持しつつ、小型薄型化が可能な半導体光検出素子及び光検出装置を提供する。【解決手段】  半導体光検出素子１０は、（１１１）表面を有する第１導電型の低比抵抗の第１半導体基板１と、第１半導体基板１上に貼り合わせられ、（１００）表面を有する第１導電型の高比抵抗の第２半導体基板２とを備えている。第２半導体基板２の表面側には第２導電型の半導体領域３が形成されており、この半導体領域３の周囲の領域は、第１半導体基板１が露出するまでエッチングされている。また、第１電極１ｅ及び第２電極２ｅは、第１半導体基板１の露出表面及び半導体領域３に、それぞれ電気的に接続されている【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体光検出素子において、
（１１１）表面を有する第１導電型の低比抵抗の第１半導体基板と、
前記第１半導体基板上に貼り合わせられ、（１００）表面を有する第１導電型の高比抵抗の第２半導体基板と、
を備え、
前記第２半導体基板の表面側には第２導電型の半導体領域が形成されており、
前記第２半導体基板における前記半導体領域の周囲の領域は、前記第１半導体基板が露出するまでエッチングされており、
バイアス電圧が印加される第１及び第２電極が、前記第１半導体基板の露出表面及び前記半導体領域に、それぞれ電気的に接続されていることを特徴とする半導体光検出素子。
【請求項２】
前記第２半導体基板の側面上には遮光膜が形成されていることを特徴とする請求項１に記載の半導体光検出素子。
【請求項３】
前記第１及び第２半導体基板の合計厚みは１００μｍ以下であり、前記第１及び第２半導体基板は樹脂モールドされていることを特徴とする請求項１に記載の半導体光検出素子。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体光検出素子を、配線基板または集積回路チップの少なくとも一方の上に載置し、樹脂モールドしたことを特徴とする光検出装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体光検出素子及び光検出装置に関する。
【背景技術】
【０００２】
近年、光半導体装置、とりわけ光検出素子の分野においては、これまで以上に高速な応答性を有するものが要求されている。特に、大容量の情報を送受信する情報通信用光検出素子においては、発光素子の様々な波長に対して、高速応答、高Ｓ／Ｎ比及び低コスト等の要望が強くなってきており、同時に小型化が求められている。
【０００３】
例えば、特許文献１には、高速応答特性を備えた光通信用のＰＩＮホトダイオードが記載されている。このＰＩＮホトダイオードは、低比抵抗のＮ型半導体シリコン基板上に、高比抵抗のＮ型半導体領域がエピタキシャル成長されている。このＮ型半導体領域（エピタキシャル層）内に、Ｐ型半導体領域からなる光検出領域が形成されている。これらのＮ型及びＰ型半導体領域はＰＮ接合を構成しており、逆バイアスを印加して使用される。
【０００４】
従来、このような構造のＰＩＮホトダイオードは、カンパッケージ内に配置されていた。このカンタイプの光半導体装置は、薄型化、小型化には不向きであるため、情報通信分野で求められる小型化要求を満足させることはできない。そこで、より小型化を目指してモールドタイプの開発が行われ始めている。また、下記特許文献２、特許文献３に記載の光検出素子も知られている。
【特許文献１】特開平５−６７８００号公報
【特許文献２】特開平４−２４９８０号公報
【特許文献３】特開昭５１−０５１７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、基板の一方面側に正電極及び負電極を設ければ素子全体を小型薄型化しやすくなるが、この場合には、空乏層が光吸収領域内に広がりにくく、高光検出感度、高速応答性を維持することができないという問題がある。
【０００６】
本発明は、このような課題に鑑みてなされたものであり、高速応答性を維持しつつ、小型薄型化が可能な半導体光検出素子及び光検出装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上述の課題を解決するため、本発明にかかる半導体光検出素子は、（１１１）表面を有する第１導電型の低比抵抗の第１半導体基板と、第１半導体基板上に貼り合わせられ、（１００）表面を有する第１導電型の高比抵抗の第２半導体基板とを備え、第２半導体基板の表面側には第２導電型の半導体領域が形成されており、第２半導体基板における半導体領域の周囲の領域は、第１半導体基板が露出するまでエッチングされており、バイアス電圧が印加される第１及び第２電極が、第１半導体基板の露出表面及び半導体領域に、それぞれ電気的に接続されていることを特徴とする。
【０００８】
なお、「高比抵抗」及び「低比抵抗」なる用語は、比抵抗の相対関係を意味するものとする。
【０００９】
この場合、双方の第１及び第２電極（パッド）が、素子の一方面（露出表面、半導体領域）に電気的に接続されているため、素子を小型化することができる。第２半導体基板の周囲の領域はエッチングされているので、第２半導体基板の形状は「メサ」を構成し、エッチングされた部分の第１半導体基板は完全に露出している。２枚の半導体基板を貼りあわせた場合、界面に酸化物が局所的に介在することがあるが、エッチングされた部分の酸化物は除去される。したがって、この部分の平坦性が向上し、電極の取り付け精度が向上する。
【００１０】
また、このメサ型形状の場合、光吸収層となる第２半導体基板の厚み方向に、第１及び第２電極を介してバイアス電圧を印加することができる。第１半導体基板は低比抵抗であるため、第１電極の電位は第２半導体基板の界面側に均一に伝達される。したがって、第１電極と第２電極との間にバイアス電圧を印加することにより、高比抵抗の第２半導体基板においては、第１半導体基板との界面と、半導体領域との間に、バイアス電圧が印加されることとなる。
【００１１】
したがって、バイアス電圧の印加に伴って、第２半導体基板の厚み方向に広く空乏層を形成することができ、光検出感度を高めることができる。また、第２半導体基板の厚みを、動作に必要な空乏層厚以上にならないように薄く設定することで、高速応答性を維持することができる。好適には、高速応答性を維持可能なように、第２半導体基板に形成される空乏層の厚みは３０μｍ以下に設定する。
【００１２】
また、第２半導体基板の側面上には遮光膜が形成されていることが好ましい。この場合、第２半導体基板の側面からは内部に光が入射しないため、不要なキャリアの発生を抑制することができる。
【００１３】
第１及び第２半導体基板の合計厚みは、１００μｍ以下であり、第１及び第２半導体基板は樹脂モールドされていることが好ましい。すなわち、第２半導体基板の厚みを必要な空乏層厚以上にならないように薄く設定し、更に、第１半導体基板の厚みもできるだけ薄く設定することで、高速且つ小型薄型の素子を形成することができる。また、素子をモールドする保護用の樹脂の厚みが薄くなるため、基板と樹脂層との間の熱膨張係数差に起因する基板の反りを抑制し、素子の信頼性を向上させることができる。
【００１４】
本発明に係る光検出装置は、半導体光検出素子を配線基板または集積回路チップの少なくとも一方の上に載置し、樹脂モールドしたことを特徴とする。この場合、半導体光検出素子及び配線基板または集積回路チップは、樹脂によって保護される。集積回路には半導体光検出素子の出力が入力され、増幅やＡＤ変換などの機能を有するものである。
【発明の効果】
【００１５】
本発明の半導体光検出素子及び光検出装置によれば、高速応答性を維持しつつ、小型薄型化が可能となる。
【発明を実施するための最良の形態】
【００１６】
図１は、実施の形態に係る半導体光検出素子の平面図である。また、図２（Ａ）は、図１に示した光検出素子のＩＩ−ＩＩ矢印断面図である。
【００１７】
この半導体光検出素子１０は、低比抵抗でＮ型（第１導電型）の第１半導体基板１と、高比抵抗でＮ型の第２半導体基板２と、Ｐ型（第２導電型）の不純物添加領域（半導体領域）３とを備えている。なお、「高比抵抗」及び「低比抵抗」なる用語は、比抵抗の相対関係を意味するものとする。すなわち、第２半導体基板２は、第１半導体基板１よりも高い比抵抗を有する。高比抵抗の場合には不純物濃度が相対的に低く、低比抵抗の場合には不純物濃度が相対的に高くなる。
【００１８】
第１半導体基板１の比抵抗は、例えば、０．００１Ω・ｃｍ程度である。第２半導体基板２の比抵抗は、例えば、１０００Ω・ｃｍ（＝１０Ω・ｍ）程度である。空乏層は、半導体内の不純物濃度が低いほど厚くなるため、高比抵抗の低不純物濃度の第２半導体基板２を用いることにより、ＰＮ接合の接合容量を低減してＣＲ時定数を小さくすることができる。なお、８５０ｎｍ以下のＬＤ、ＬＥＤからの光を検出する場合、第２半導体基板（光吸収層）の厚みは３０μｍで充分である。
【００１９】
すなわち、第２半導体基板２の厚さは、その表面側に形成されたＰ型の不純物添加領域３の底面から基板貼り合わせ界面までの厚さが、半導体光検出素子１０に印加される逆バイアス電圧によって拡がる空乏層の幅と等しくなるように設定することが好ましい。これにより、光検出素子における応答速度の高速化を好適に実現することができる。第２半導体基板２の厚さは、空乏層により、その全てが空乏化するように設定しても良い。これによっても、半導体光検出素子１０における応答速度の高速化を好適に実現することができる。
【００２０】
更に、面方位が異なる半導体基板による貼合基板を用いることにより、暗電流の増大を抑制することができる。
【００２１】
第１半導体基板１と第２半導体基板２とは貼りあわせられており、これらから貼合基板が構成されている。また、面方位が異なる半導体基板による貼合基板を用いることにより、暗電流の増大を抑制することが可能である。Ｐ型の不純物添加領域３は、第２半導体基板２の表面側（第１半導体基板１との界面とは逆側）に形成されている。第２半導体基板２における高比抵抗の領域をＩ型と規定すると、Ｐ型の不純物添加領域３、Ｉ型の第２半導体基板２、Ｎ型の第１半導体基板１は、ＰＩＮホトダイオードを構成している。なお、第２半導体基板２の導電型は実際には低濃度のＮ型であるため、Ｐ型の半導体領域３との間にはＰＮ接合が形成されている。
【００２２】
なお、以下においては、これらの要素の半導体材料としてシリコン（Ｓｉ）を用いた場合について説明する。第１半導体基板１の表面の面方位は（１１１）である。第２半導体基板２の表面の面方位は、第１半導体基板１とは異なり、（１００）である。
【００２３】
第２半導体基板２における基板表面側に形成されたＰ型の不純物添加領域３の周囲の領域は、例えばアルカリエッチングにより、第１半導体基板１の表面が露出するまでエッチングされている。このように、第２半導体基板２はメサ形状を有している。半導体領域３の周囲には、メサ型の第２半導体基板２の側面が位置する。第２半導体基板２の側面上には、不要キャリアの発生を抑制するための低比抵抗層４が形成されている。低比抵抗層４の導電型はＮ型（第１導電型）である。低比抵抗層（高不純物濃度の半導体層）４は、第１半導体基板１の露出表面まで延びている。
【００２４】
第１半導体基板１の露出表面、第２半導体基板２の側面及び頂面は、ＳｉＯ２などのパッシベーション膜８によって覆われている。パッシベーション膜８には第１電極用のコンタクトホール５１、第２電極用のコンタクトホール５２が穿設されている。第１電極用のコンタクトホール５１は、この中に形成される第１電極１ｅが、低比抵抗層４に電気的に接触・接続されるように設けられる。第２電極用のコンタクトホール５２は、この中に形成される第２電極２ｅが半導体領域３に電気的に接触・接続されるように設けられる。
【００２５】
すなわち、第１電極１ｅ及び第２電極２ｅは、第１半導体基板１の露出表面及び半導体領域３に、それぞれ電気的に接続されている。本例では、第１電極１ｅは、第２半導体基板２の頂面上において低比抵抗層４に接触しているが、これは、図２（Ｂ）に示すように、第１半導体基板１の露出表面上において低比抵抗層４に接触してもよい。
【００２６】
また、本例では、第１電極１ｅはアルミニウムなどの導電性材料からなり、遮光膜を構成している。この遮光膜（１ｅ）は、第１半導体基板１の露出表面、第２半導体基板２の側面及び頂面の周辺部を覆っている。遮光膜（１ｅ）は、第２半導体基板２の側面上に少なくとも形成されており、第２半導体基板２の頂面の中央部は開口している。この場合、第２半導体基板２の中央からは内部に光が入射するが、その側面からは内部に光が入射しないため、不要なキャリアの発生を抑制することができる。
【００２７】
第１電極１ｅ及び第２電極２ｅは、素子の一方面（第１半導体基板露出表面、半導体領域３）上に形成されているため、素子を小型薄型化することができる。第２半導体基板２の周囲の領域は第１半導体基板１が完全に露出するまでエッチングされているので、第２半導体基板２の形状はメサ型となっている。
【００２８】
２枚の半導体基板を貼りあわせた場合、界面に酸化物（ＳｉＯ２）が局所的に介在することがあるが、双方の基板の面方位が異なるため、面方位によるエッチング速度が異なることを利用して、第２半導体基板２の該当部分を完全にエッチングにより除去することができる。これにより、エッチングされた部分の酸化物は除去される。したがって、この部分の平坦性が向上し、電極の取り付け精度が向上する。
【００２９】
第１半導体基板１は低比抵抗であるため、第１電極１ｅの電位は、低比抵抗層４を介して、第２半導体基板の界面側に均一に伝達される。第１電極１ｅと第２電極２ｅとの間にバイアス電圧を印加すると、高比抵抗の第２半導体基板２においては、第１半導体基板１との界面と、半導体領域３との間に、バイアス電圧が印加される。なお、Ｐ型の半導体領域３はアノードであり、Ｎ型の半導体基板１はカソードである。
【００３０】
逆バイアス電圧の印加に伴って、光吸収層としての第２半導体基板２の厚み方向に沿って、ＰＮ接合面から貼り合わせ界面に向かって空乏層が十分に広がり、したがって、光検出感度を高めることができる。第２半導体基板２の厚みｔ２を必要な空乏層厚以上にならないように薄く設定することで、高速応答性を維持することができる。好適には、高速応答性を維持可能なように、第２半導体基板２に形成される空乏層の厚みは３０μｍ以下に設定する。
【００３１】
半導体光検出素子の配線／回路基板への実装時においては、第１半導体基板１の厚みｔ１と、第２半導体基板２の厚みｔ２の合計厚みは、１００μｍ以下であって、第１半導体基板１及び第２半導体基板２は樹脂モールドされる。第２半導体基板２の厚みｔ２を必要な空乏層厚以上にならないように薄く設定し、更に、第１半導体基板１の厚みｔ１も薄く設定することで、高速且つ小型薄型の素子を形成することができる。樹脂は、素子を保護するが、この樹脂の厚みを薄くすると、基板と樹脂層との間の熱膨張係数差に起因する基板の反りが抑制され、素子の信頼性を向上させることができる。
【００３２】
この半導体基板の薄型化は、機械研磨によって実現することができる。
【００３３】
次に、上述の半導体光検出素子の製造方法について、図３〜図９を用いて説明する。
【００３４】
図３は、基板貼り合わせ工程の説明図である。
【００３５】
まず、第１半導体基板１及び第２半導体基板２を用意する。第１半導体基板１は、高不純物濃度（１１１）Ｓｉ基板であり、第２半導体基板２は低不純物濃度（１００）Ｓｉ基板である。好適な一例としては、第１半導体基板ｔ１の厚さｔ１＝２７０μｍ、第２半導体基板２の厚さｔ２＝３００μｍに設定する。
【００３６】
貼り合わせ時の温度は、好適には１１００℃程度に設定する。この温度では、不純物濃度の高い第１半導体基板１から、第２半導体基板２へ拡散する不純物の拡散距離を１μｍ以下に抑制することができる。すなわち、貼り合わせ時の温度を１１００℃程度に設定することにより、貼り合わせ基板界面近傍における基板厚み方向の不純物濃度プロファイルを急峻に保つことができる。
【００３７】
第１半導体基板１内の不純物が、第２半導体基板２内に這い上がって、第２半導体基板２内のＮ型不純物濃度が上がると、以下の問題（１）〜（３）が生じる可能性があるが、本例では接合時の温度が１１００℃程度であるため、これらの問題は発生しない。
（１）逆バイアス印加時に第２半導体基板２の空乏層が拡がるのが妨げられ、検出感度が低下する。
（２）空乏層の厚みが小さくなることによって接合容量・時定数が大きくなり応答速度が低下する。
（３）第１半導体基板１の不純物濃度が低下することで不要キャリア寿命が増加し光検出精度が低下する。
【００３８】
すなわち、本例では、検出感度、応答速度、光検出精度を増加させることができる。
【００３９】
図４は、研磨工程の説明図である。
【００４０】
次に、第２半導体基板２の表面を機械研磨し、その厚みｔ２を減少させる。本例では、厚みｔ２が３０μｍになるまで研磨を行う。
【００４１】
図５は、不純物層形成工程の説明図である。
【００４２】
次に、第２半導体基板２の表面上に中央部が開口したマスクを形成し、中央部領域内にＰ型不純物を添加する。しかる後、周辺部領域が開口した別のマスクを第２半導体基板２の表面上に形成して、周辺部領域内にＮ型不純物を添加する。また、基板は適当な時期にアニールされ、内部の不純物が活性化され、Ｐ型不純物が添加されたＰ型不純物添加領域３、Ｎ型不純物が添加されたＮ型不純物添加領域４ａが形成される。
【００４３】
Ｐ型不純物添加領域３のシート抵抗ρ＝４４Ω／sq．、厚さｔ＝０．５μｍであり、Ｎ型不純物添加領域４ａのシート抵抗ρ＝１２Ω／sq．、厚さｔ＝１．０μｍである。なお、Ｐ型不純物としては、Ｂなどがあり、Ｎ型不純物としてはＰ，Ａｓなどがある。次に、第２半導体基板２の表面上に、第１マスク５を形成する。第１マスク５はＳｉＯ２からなり、第２半導体基板２を熱酸化することによって形成される。
【００４４】
図６は、マスクエッチング工程の説明図である。
【００４５】
第１半導体基板１及び第２半導体基板２からなる複合半導体基板（貼合基板）Ｃの表面及び裏面上に第２マスク６、第３マスク７をそれぞれ形成する。第２マスク６はＳｉＮ膜からなる。第２マスク６，第３マスク７の形成方法は、ＣＶＤ法などを用いる。なお、基板表面側のＳｉＮ膜は、第１マスク５に接触するように形成される。第２マスク６、第３マスク７の厚みｔ＝０．１μｍに設定される。
【００４６】
次に、第２マスク６及び第１マスク５のチップ周辺部領域をエッチングし、第２半導体基板２の周辺部領域を露出させる。ＳｉＮやＳｉＯ２膜のエッチングには、反応性イオンを用いたドライエッチングを用いることができる。
【００４７】
図７は、周辺部除去工程の説明図である。
【００４８】
図６に示した第１マスク５、第２マスク６を用いて、第２半導体基板２の周辺部領域をウエットエッチングする。エッチング液にはＫＯＨ水溶液（アルカリエッチング）を用いる。第１半導体基板１と第２半導体基板２は、面方位が異なり、エッチング速度が異なるので、かかるエッチングは第１半導体基板１の表面で停止する。したがって、第２半導体基板２はメサ型になり、第１半導体基板１の露出面に対して５５°傾斜した側面を有することとなる。次に、第２半導体基板２の中央部に残留するマスクと、第１半導体基板１の裏面に設けられたマスク７を除去する。
【００４９】
図８は、パッシベーション膜形成工程の説明図である。
【００５０】
第２半導体基板２の周辺部領域が開口したＳｉＯ２からなるマスクを第２半導体基板２上に形成し、第２半導体基板２の側面及び第１半導体基板１の露出表面からＮ型不純物を添加する（イオン注入：イオン種：Ａｓ、注入エネルギー８０ｋｅＶ、２×１０１５／ｃｍ２）。第２半導体基板２の側面にはＮ型不純物添加領域４ｂが形成され、第１半導体基板１の露出面側にはＮ型不純物添加領域４ｃが形成される。これらのＮ型不純物添加領域４ａ，４ｂ，４ｃ（４）は連続し、第２半導体基板２の中央部領域を囲むこととなる。なお、Ｎ型不純物添加領域４ａ，４ｂ，４ｃ（４）は、熱拡散によって形成することもできる。
【００５１】
次に、第２半導体基板２の中央部領域上に残留するマスクを除去し、基板表面を酸化し、厚さｔ＝０．１μｍのパッシベーション膜（ＳｉＯ２）８を第２半導体基板２の中央部領域、側面、第１半導体基板１の露出面上に形成する。
【００５２】
図９は、電極形成工程の説明図である。
【００５３】
Ｎ型不純物添加領域４ａ，４ｂ，４ｃ（４）のいずれかの上に位置するパッシベーション膜８上にコンタクトホールを形成する。また、Ｐ型不純物添加領域３の上に位置するパッシベーション膜８上にコンタクトホールを形成する。そして、これらのコンタクトホール内に第１電極１ｅ及び第２電極２ｅを形成する。第１電極１ｅ及び第２電極２ｅは、それぞれ、アルミニウムなどからなり、厚さｔ＝１μｍである。
【００５４】
しかる後、複合半導体基板Ｃをｔ１＋ｔ２＝１００μｍとなるまで裏面研磨することで、上述の半導体光検出素子が完成する。なお、第１電極１ｅは、Ｎ型不純物添加領域４ａ，４ｂ，４ｃ上を覆っており、すなわち、第２半導体基板２の側面も覆っており、遮光膜を構成している。
【００５５】
図１０は、図１及び図２（Ａ）に示した半導体光検出素子１０を備えた光検出装置の縦断面図である。
【００５６】
この光検出装置は、半導体光検出素子１０を配線基板（回路基板）１１Ａ上に搭載している。配線基板１１Ａ上には、電極パッド１１ｐ、電極パッド１２ｐが形成されている。第１電極１ｅはボンディングワイヤＷ１によって電極パッド１１ｐに接続されており、第２電極２ｅはボンディングワイヤＷ２によって電極パッド１２ｐに接続されている。配線基板１１Ａの底面側には、電極パッド１１ｐ、電極パッド１２ｐにそれぞれ電気的に接続されたリードピン又はバンプＢが設けられている。配線基板１１Ａ上の半導体光検出素子１０は、樹脂Ｒによってモールドされている。
【００５７】
図１１は、図１及び図２（Ａ）に示した半導体光検出素子１０を備えた光検出装置の縦断面図である。
【００５８】
この光検出装置は、半導体光検出素子１０を集積回路チップ１４上に載置している。集積回路チップ１４は、配線基板（回路基板）１１Ｂ上に搭載されており、第１電極１ｅはボンディングワイヤＷ１によって電極パッド１１ｐに接続されており、第２電極２ｅはボンディングワイヤＷ２によって電極パッド１２ｐに接続されている。配線基板１１Ｂ上の半導体光検出素子１０は、樹脂モールドされている。
【００５９】
この場合、半導体光検出素子１０及び集積回路チップ１４は、樹脂Ｒによって保護されている。この集積回路には半導体光検出素子１０の出力が入力される。集積回路は、増幅やＡＤ変換などの機能を有するものである。
【００６０】
集積回路チップ１４の裏面側にはリード又はバンプＢ１が複数設けられている。バンプＢ１は、配線基板１１Ｂの下部に複数設けられたリード又はバンプＢ２に電気的に接続されている。
【００６１】
図１２は、実施の形態に係る光検出装置の縦断面図である。
【００６２】
配線基板１１上の第１電極１ｅはボンディングワイヤＷ１によって電極パッド１１ｐに接続されており、第２電極２ｅはボンディングワイヤＷ２によって電極パッド１２ｐに接続されている。図１１に示したものとの相違点は、半導体光検出素子１０の数が複数であるという点のみであり、他の構成は同一である。この場合、入射位置の異なる信号光を各半導体光検出素子１０によって検出することができる。
【００６３】
上述の樹脂モールド構造を用いた場合、チップ全体が薄くなった為、ワイヤＷ１，Ｗ２を含めてモールド樹脂が被覆する必要がある領域の厚さを薄くすることができるため、モールド樹脂層の引張り応力を抑えることができ、配線基板１１の反り、変形がなくなる。したがって、ワイヤの断線、裏面電極の剥離による電気的断線、導通不良を防止することができる。
【００６４】
なお、本発明は上述の実施形態に限られるものではなく、第１半導体基板１の導電型はＰ型であっても良く、第２半導体基板２の導電型は、第１半導体基板とは異なる導電型であっても良い。また、第１半導体基板１及び第２半導体基板２のそれぞれの面方位についても、互いに異なる面方位であって、エッチング速度が異なり、第２半導体基板の方のエッチレートが大きければ、上述の面方位に限られない。
【００６５】
また、上述の第１半導体基板１及び第２半導体基板２の貼り合わせにおいては、貼り合わせる両面がともに平坦であれば、圧力を加えなくても重ねて加熱するだけで、自然に貼り合わせることができる。なお、第２半導体基板２は、高比低抗半導体基板であるため、その厚さを白在に制御できる点で有利である。
【００６６】
樹脂Ｒとして用いることができるエポキシ系樹脂は、４０ｐｐｍ／℃（１５０℃）の熱膨張係数を有する。例えば、６０ｍｍ×９０ｍｍ角で、基板厚み０．３ｍｍのプリント配線基板では、樹脂厚が大きくなるほど、モールド後の反りは大きくなる。樹脂層の厚みが０．１７ｍｍでは反りが８ｍｍ、厚みが０．２６ｍｍでは反りは１１ｍｍ、０．３５ｍｍでは反りは１３ｍｍ、０．５４ｍｍでは反りは１３ｍｍである。チップ厚さを５０μｍ程度にすれば、全体の厚みは０．３ｍｍ以下とすることもできる。
【産業上の利用可能性】
【００６７】
本発明は、半導体光検出素子及び光検出装置に利用できる。
【図面の簡単な説明】
【００６８】
【図１】実施の形態に係る光検出素子の平面図である。
【図２】図１に示した光検出素子のＩＩ−ＩＩ矢印断面図（図２（Ａ））、その変形例の断面図（図２（Ｂ））である。
【図３】基板貼り合わせ工程の説明図である。
【図４】研磨工程の説明図である。
【図５】不純物層形成工程の説明図である。
【図６】マスクエッチング工程の説明図である。
【図７】周辺部除去工程の説明図である。
【図８】パッシベーション膜形成工程の説明図である。
【図９】電極形成工程の説明図である。
【図１０】図１及び図２（Ａ）に示した半導体光検出素子１０を備えた光検出装置の縦断面図である。
【図１１】図１及び図２（Ａ）に示した半導体光検出素子１０を備えた光検出装置の縦断面図である。
【図１２】実施の形態に係る光検出装置の縦断面図である。
【符号の説明】
【００６９】
１・・・第１半導体基板、１ｅ・・・電極、２・・・第２半導体基板、２ｅ・・・電極、３・・・不純物添加領域、４・・・低比抵抗層、５・・・マスク、６・・・マスク、７・・・マスク、８・・・パッシベーション膜、１０・・・半導体光検出素子、１１Ａ，１１Ｂ・・・配線基板、１１ｐ・・・電極パッド、１２ｐ・・・電極パッド、１４・・・集積回路チップ、５１・・・コンタクトホール、５２・・・コンタクトホール、Ｂ・・・バンプ、Ｂ１・・・バンプ、Ｂ２・・・バンプ、Ｃ・・・複合半導体基板、Ｒ・・・樹脂、Ｗ１・・・ボンディングワイヤ、Ｗ２・・・ボンディングワイヤ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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