(57)【要約】【課題】Ｗ−ＣＤＭＡ方式に対応する携帯電話機等の受信系において、ＰＧＡ回路の利得を切り替えたタイミングで発生するＤＣ電圧変動に伴う出力シンボル信号の消失を回避する。【解決手段】  ＰＧＡ部３１は、入力側から出力側に、疎調整用のＰＧＡ３１ａ，３１ｂ、微調整用のＰＧＡ３１ｃ、及び疎調整用のＰＧＡ３１ｄというように、異なる増幅幅のＰＧＡが複数段、連接配置して構成され、ゲインコントロール回路２２は、論理回路４３によるＰＧＡ部３１に対する利得制御の履歴を記憶するメモリ４２と、受信信号の信号強度（受信信号レベル）に応じて、ＰＧＡデコーダ４１から入力されるIN１〜IN３と、メモリ４２に記憶された履歴とに基づいて、入力側に配置された疎調整用のＰＧＡ３１ａの利得変動頻度が、出力側に配置された他のＰＧＡ３１ｂ〜３１ｄの利得変動頻度よりも低くなるように、各ＰＧＡの利得を個別に制御する論理回路４３とを備えている。【選択図】  図２
2005167519.tif 000002
【特許請求の範囲】
【請求項１】
疎調整用の利得可変増幅部と微調整用の利得可変増幅部とが複数段、連接配置され、これらによって制御された利得をもって受信信号を増幅して出力する利得可変増幅手段と、
上記利得可変増幅手段に対する利得制御の履歴を記憶する記憶手段と、
上記受信信号の信号強度と上記記憶手段に記憶された履歴とに基づいて、上記利得可変増幅手段の利得を制御する利得制御手段と、
を有し、
上記利得制御手段は、入力側に配置された疎調整用の利得可変増幅部の利得変動頻度が、出力側に配置された他の利得可変増幅部の利得変動頻度よりも低くなるように、各利得可変増幅部の利得を個別に制御すること
を特徴とする携帯通信端末装置。
【請求項２】
請求項１記載の携帯通信端末装置であって、
上記利得制御手段は、
上記信号強度に関する第１の閾値及び第２の閾値を保持し、
上記記憶手段に記憶された履歴に基づいて、上記信号強度が、上記第１及び第２の閾値により画定される変動幅を超えて変動したと判断した場合に、上記利得可変増幅手段の利得を制御することを特徴とする携帯通信端末装置。
【請求項３】
請求項２記載の携帯通信端末装置であって、
上記第１の閾値及び第２の閾値により画定される変動幅は、受信電力の累積確率分布と拡散帯域幅との関係から得られる正規化受信電力の変動幅よりも広いこと
を特徴とする請求項２に記載の携帯通信端末装置。
【請求項４】
請求項１記載の携帯通信端末装置であって、
上記記憶手段は、上記履歴として、直前の利得制御における、上記受信強度の変動方向を記憶し、
上記利得制御手段は、上記信号強度の変動を段階的に検出するとともに、上記記憶手段に記憶された上記変動方向を取得し、これらの変動段階及び変動方向に応じて、上記利得可変増幅手段の利得を制御するとともに、上記記憶手段に現在の変動方向を記憶させること
を特徴とする携帯通信端末装置。
【請求項５】
疎調整用の利得可変増幅部と微調整用の利得可変増幅部とが複数段、連接配置され、これらによって制御された利得をもって受信信号を増幅して出力する利得可変増幅手段と、
上記利得可変増幅手段に対する利得制御の履歴を記憶する記憶手段と、
上記受信信号の信号強度と上記記憶手段に記憶された履歴とに基づいて、上記利得可変増幅手段の利得を制御する利得制御手段と、
を有し、
上記利得制御手段は、入力側に配置された疎調整用の利得可変増幅部の利得変動頻度が、出力側に配置された他の利得可変増幅部の利得変動頻度よりも低くなるように、各利得可変増幅部の利得を個別に制御すること
を特徴とする利得可変回路。
【請求項６】
請求項５記載の利得可変回路であって、
上記利得制御手段は、
上記信号強度に関する第１の閾値及び第２の閾値を保持し、
上記記憶手段に記憶された履歴に基づいて、上記信号強度が、上記第１及び第２の閾値により画定される変動幅を超えて変動したと判断した場合に、上記利得可変増幅手段の利得を制御することを特徴とする利得可変回路。
【請求項７】
請求項６記載の利得可変回路であって、
上記第１の閾値及び第２の閾値により画定される変動幅は、受信電力の累積確率分布と拡散帯域幅との関係から得られる正規化受信電力の変動幅よりも広いこと
を特徴とする利得可変回路。
【請求項８】
請求項５記載の利得可変回路であって、
上記記憶手段は、上記履歴として、直前の利得制御における、上記受信強度の変動方向を記憶し、
上記利得制御手段は、上記信号強度の変動を段階的に検出するとともに、上記記憶手段に記憶された上記変動方向を取得し、これらの変動段階及び変動方向に応じて、上記利得可変増幅手段の利得を制御するとともに、上記記憶手段に現在の変動方向を記憶させること
を特徴とする利得可変回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばＷ−ＣＤＭＡ方式に対応する携帯電話機，ＰＨＳ電話機（Personal 
Handyphone System ）、或いは無線通信機能を備えたＰＤＡ（Personal Digital(Data) 
Assistants）等に設けて好適な携帯通信端末装置及び利得可変回路に関する。
【背景技術】
【０００２】
従来、セルラー端末等の携帯通信端末装置では、アンテナで受けたＲＦ受信信号をＡ／Ｄコンバータによりディジタル信号に変換し、データ復調器によって復調した後、ディジタル信号処理を介して音声出力やデータ出力に供給している。図９は、このような従来の携帯通信端末装置における、一般的な受信回路を示すブロック図である。
【０００３】
同図に示すように、従来の受信回路において、アンテナ１１０で受信されたＲＦ受信信号は、ＣＰＵ１０３からのＲＦ回路制御信号に従って、ＲＦ回路部１００でベースバンド信号に変換され、Ａ／Ｄコンバータ１０１を通じてディジタル信号に変換された後、データ復調器１０２を介して、ＤＳＰ（ディジタル信号処理プロセッサ）１０４にディジタル信号として供給される。このＤＳＰ１０４に供給された信号は、ＲＯＭやＲＡＭ等の記憶手段１０５に格納されたデータに基づいて、信号処理が行われ、Ｄ／Ａコンバータ１０８を介して、スピーカー１０９等の出力手段から音声等として出力される。なお、マイク１０７等から入力された音声信号は、Ａ／Ｄコンバータ１０６を介してディジタル化された後、ＤＳＰにより信号処理され、図示しない変調器、送信回路を通じて、アンテナ１１０から送信される。
【０００４】
ところで、一般的に、アンテナ１１０における受信電力レベルのダイナミックレンジは、セルラーシステムでは、８０dB〜１００dBに及ぶが、これに対して、Ａ／Ｄコンバータ１０１では、適切なレベルで入力されていることが好ましい。すなわち、Ａ／Ｄコンバータは、変換するレンジの大きさに応じて消費電流も増加することから、アンテナの上記受信電力レベルをそのままＡ／Ｄコンバータ１０１に入力すると、このＡ／Ｄコンバータ１０１を極めて広いダイナミックレンジとしなければならず、このレンジの拡大に伴って、多大な消費電流を必要とし、受信機の実用性が低下する結果となる。
【０００５】
したがって、通常の受信機では、いわゆる自動利得制御回路（ＡＧＣ回路）を用いて、このような広範囲にレベル分布する受信信号を、Ａ／Ｄコンバータ１０１に適切なレベルで伝達し、ＡＧＣ回路で消費される少量の電力にて、Ａ／Ｄコンバータ１０１に必要なダイナミックレンジを縮小させ、受信機全体で消費される電力を低減し、結果的に良好な設計を実現している。
【０００６】
このＡＧＣ回路としては、制御信号として供給する電圧を可変して利得を制御するアナログコントロール型の回路（ＶＧＡ回路：ボルテージ・コントロールド・ゲイン・アンプ）が一般的であったが、近年では、制御信号としてディジタルデータを供給し、離散的に利得を制御するディジタルコントロール型の回路（ＰＧＡ回路：プログラマブル・ゲイン・アンプ）も広く使われている。
【０００７】
このようなＰＧＡを用いた利得制御を行うＲＦ回路部であるダイレクト・コンバージョン受信機（ＤＣＲ）の構成を図１０に示す。このＤＣＲでは、Ｉch及びＱch用のミキサ１１３において、アンテナ１１０で受信された周波数と同一のローカル周波数により直接ベースバンド信号に変換し、多段配置された上記ＰＧＡ群１１４により利得制御を行う。
【０００８】
このようなＤＣＲは、高集積度のＩＣ化が容易であり、これに伴って周辺部品の削減を図ることが可能であることから、近年特に注目される受信方式である。そして、このＤＣＲ方式の受信機では、ＩＦ周波数を用いないため、受信機の利得切替をベースバンド周波数のみか、或いは、ＲＦ周波数とベースバンド周波数にて実行する。図１０に示したＤＣＲの例では、利得切替は全てベースバンド信号を用いて行っている。すなわち、ＣＰＵ１０３から与えられたゲイン制御信号に基づいて、ミキサ１１３から入力されたベースバンド信号について、４段のＰＧＡ群１１４により、それぞれ適切な利得にフィードバック制御され、Ａ／Ｄコンバータ１０１に出力される信号レベルを調整している。
【０００９】
図１１に、従来のＰＧＡの一例を示す。ＰＧＡ群１１４を制御するために、図１１では、先ず利得制御回路１１５にいわゆる３線データ（クロック、データ、ラッチ）信号を与え、これに基づき、格段のＰＧＡ回路に対して所定の利得制御情報を供給する。このようなＰＧＡ回路の利点は、利得変化が離散的でよいため、利得可変な増幅器として、例えばオペアンプの負帰還増幅器の帰還回路を、ＭＯＳスイッチで切り替えて用いることが可能なことである。
【００１０】
この手法では、半導体回路による集積化が容易であるため、極めて安価に実現することが可能である。これにより多くの場合、小電力で、温度特性に優れ、高ダイナミック・レンジを有するなど、回路上、非常に好ましい特性が容易に実現できる。また、各ＰＧＡは、オペアンプに用いる抵抗値とスイッチの組合せにより、例えば、１dB刻みに利得変化させることもでき、また、例えば最低ゲインから最高ゲインにまで一気に利得を変化させるなど、制御信号により任意の利得切替が可能である。
【００１１】
しかしながら、この利得可変増幅にＰＧＡ回路を用いる場合には、利得切替時の出力端における急激なＤＣ変動が発生し、ＰＧＡ回路が飽和状態となるという問題を生ずる。すなわち、ＰＧＡ群１１４を大きな利得となるように制御すると、ＰＧＡ群１１４の各段の自己ＤＣオフセット電圧も増幅されることから、出力ＤＣレベルが基準電圧レベル（ＶＤＤレベル）或いはグランドレベル（ＧＮＤレベル）に達し、当該ＰＧＡ回路が飽和状態となる。この飽和状態の間は、ＰＧＡ回路の正常動作は期待することはできない。
【００１２】
このため、このＰＧＡ回路には、図１１に示すようにＤＣフィードバック回路１１６が設けられている。このＤＣフィードバック回路１１６は、出力信号の直流成分（ＤＣ成分）を検出し、これを逆相に変換して加算器１１７において入力信号に加算処理する（ネガティブ・フィードバック）。これにより、上記自己ＤＣオフセット電圧の変動分を相殺することができ、当該ＰＧＡ回路における直流値を安定化して、当該ＰＧＡ回路が上記飽和状態となる不都合を防止することができる。
【００１３】
ところが、このようなＰＧＡ回路を、例えば、図１３に示すＰＧＡ回路システムのように、図１０に示すようなＤＣＲレシーバのベースバンド回路として用いようとした場合、ＤＣフィードバック回路１１６として用いているローパスフィルタのカットオフ周波数を、極めて低い値に設定し、入力から出力までの信号の伝達特性において、ベースバンド増幅器として低周波部分の欠落を回避する必要がある。これは、上記カットオフ周波数を極めて低い値に設定しない場合には、入力信号から出力信号の伝達特性における低周波部分の欠落が、ベースバンド増幅器として容認できないレベルになるからである。
【００１４】
しかしながら、このＤＣフィードバック回路１１６のカットオフ周波数のレベルと、該ＤＣフィードバック回路１１６の時定数との関係はトレードオフの関係にあり、上記カットオフ周波数を低く設定すればする程、上記時定数が大きくなり、直流電圧変動（ＤＣ電圧変動）が収束するまでの時間（ＤＣ電圧収束時間）が遅延する問題がある。
【００１５】
すなわち、利得の切り替えを行うと、このタイミングで、ＤＣ電圧が大きく変動するが、上記カットオフ周波数が低く設定されている場合には、このＤＣ電圧変動が元のＤＣ電圧に収束するまでに長い時間を要する。また、この利得の切替時に、ＰＧＡ利得が比較的に低い状態から、最大利得付近へ切り替える場合、或いは、多段ＰＧＡ回路の一段目など、出力に大きな影響を与える部位での利得が変化した場合、図１２に示すように、一旦ＤＣレベルが飽和し、そこから徐々にＤＣ収束がなされる。このＤＣ電圧収束時間にあっては、適正な出力が行われないため、出力信号のシンボルは消失することとなり、場合によってはビットエラーレート（ＢＥＲ）の劣化を生ずる可能性がある。
【００１６】
このＤＣ電圧収束時間を短くするには、図１４に示すように利得を切り替えたタイミングでＤＣフィードバック回路１１６に帯域切り替え信号を供給し、それまで低い値に設定されていたカットオフ周波数を、ＰＧＡ利得切替時に一時的に高い値のカットオフ周波数に切り替え制御する。これにより、ＤＣフィードバック回路１１６の時定数を一時的に減少させることができるため、図１５に示すようにＤＣ電圧収束時間を短縮させることができる。
【００１７】
なお、ＰＧＡ回路の先行技術としては、特開２００１−３６３５８号に開示されている可変利得増幅システムが知られている。
【特許文献１】特開２００１−３６３５８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
しかしながら、この方式では、利得切替時間を短縮することはできても、図１５に示すように、瞬間的なＤＣ電圧変動のレベル破綻は回避できず、シンボルの消失を完全に回避することは困難である。
【００１９】
また、このような瞬間的なＤＣ電圧変動のレベル破綻を回避する方法として、図１６に示すように、ＰＧＡ群１１４の出力にサンプル・ホールド回路１１８を配置し、図１７のように、出力をホールドし、ある区間の値を無出力とすることによって、ＤＣレベルの瞬間的な破綻を抑制する方式が考えられている。
【００２０】
ところが、この方式では、無出力とすることにより上記レベル破綻を回避することはできても、無出力とした間は、信号が出力されないため、結果的に、上記シンボルの瞬間的な消失を防ぐことはできない。
【００２１】
このように、ＤＣフィードバックによるベースバンドの安定化によっては、ＤＣフィードバック回路の時定数の短縮や、瞬間的な飽和の抑制を図ることはできても、瞬間的なシンボル信号の消失を免れることは困難である。
【００２２】
図１８に、一般的に用いられるＰＧＡの実現例を示す。図１８では、受信機のＰＧＡ可変幅を１００dBとし、これを４段のＰＧＡにより、１段当たり２５dBの可変幅でカバーしている。ＰＧＡ１、ＰＧＡ２、ＰＧＡ４は、２５dBの変動幅である疎調整のみのＰＧＡであり、ＰＧＡ３は、例えば１dB幅で変化できる微調整用のＰＧＡになっている。
【００２３】
微調整用のＰＧＡは、疎調整用ＰＧＡに較べ、回路が複雑になる。このとき、図１８のように、受信信号レベルに従って、各ＰＧＡの利得設定を決めておき、外部からこの状態になるようにディジタルデータにより制御することで、Ａ／Ｄ入力レベルに一定の受信電力を供給することができる。
【００２４】
図１８では、１段目の変化は、入力レベルが、−５０dBmのときにHighからLowに切り替わっている。初段のＰＧＡ１の変化は、ＰＧＡ１のＤＣオフセットの変化を後段のＰＧＡ２以降で最も増幅する場合であるため、最もＤＣの変動を生じやすく、受信シンボルの消失を生じやすいと考えられる。
【００２５】
このようなベースバンドを持つ受信機を、例えば、セルラーのような使用環境を想定した場合、図１９に示されるような、いわゆるフェージングによる受信レベルの変動に伴って、時々刻々とＡＧＣが追従動作するため、ＰＧＡの利得が頻繁に変化する。このとき、例えば多段ＰＧＡの初段（ＰＧＡ１）が頻繁に利得の変化を生ずる受信電力レベルの変化であった場合、利得制御の状態遷移は、図２０中に示されたＡ及びＢのように、−５０dBmを跨いで頻繁に起こるようになり、受信機のＲＦ出力は、シンボルの消失を頻繁に繰り返すことになる可能性がある。
【００２６】
本発明は、上述の課題に鑑みてなされたものであり、ＰＧＡ回路の利得を切り替えたタイミングで発生するＤＣ電圧変動に伴う出力シンボル信号の消失を回避することができる携帯通信端末装置及び利得可変回路の提供を目的とする。
【課題を解決するための手段】
【００２７】
本発明は、疎調整用の利得可変増幅部と微調整用の利得可変増幅部とが複数段、連接配置され、これらによって制御された利得をもって受信信号を増幅して出力する利得可変増幅手段と、利得可変増幅手段に対する利得制御の履歴を記憶する記憶手段と、受信信号の信号強度と記憶手段に記憶された履歴とに基づいて、利得可変増幅手段の利得を制御する利得制御手段と、を有し、利得制御手段は、入力側に配置された疎調整用の利得可変増幅部の利得変動頻度が、出力側に配置された他の利得可変増幅部の利得変動頻度よりも低くなるように、各利得可変増幅部の利得を個別に制御する。
【００２８】
このような本発明によれば、過去の利得制御に応じて、現在の利得制御を行うことが可能となり、例えば、利得制御にヒステリシス性を持たせ、大幅な受信強度の変化であるのか、小幅な変化であるのか、或いは受信信号強度が上昇中又は下降中であるのかに従って、次の利得制御を適切に行うことができる。また、本発明では、利得切り替え時に多大なＤＣ電圧変動が生じやすい、入力側に配置された疎調整用の利得可変増幅部の利得変動頻度を低減させるため、ＤＣ電圧変動に伴う出力シンボル信号の消失を有効に回避することができる。
【００２９】
本発明において、利得制御手段は、信号強度に関する第１の閾値及び第２の閾値を保持し、記憶手段に記憶された履歴に基づいて、信号強度が、第１及び第２の閾値により画定される変動幅を超えて変動したと判断した場合に、利得可変増幅手段の利得を制御することが好ましい。この場合には、受信信号強度の変動幅を、第１及び第２の閾値により判断することができ、受信強度の変動幅に応じた利得制御を行うことができる。
【００３０】
本発明において、第１の閾値及び第２の閾値により画定される変動幅は、受信電力の累積確率分布と拡散帯域幅との関係から得られる正規化受信電力の変動幅よりも広いことが好ましい。この場合には、拡散帯域幅と受信電力の変化の確率分布に基づき、発生頻度の高い変化に対して、利得の切り替えが発生するのを回避することができる。
【００３１】
本発明において、記憶手段は、上記履歴として、直前の利得制御における受信強度の変動方向を記憶し、利得制御手段は、信号強度の変動を段階的に検出するとともに、記憶手段に記憶された変動方向を取得し、これら変動段階及び変動方向に応じて、利得可変増幅手段の利得を制御するとともに、記憶手段に現在の変動方向を記憶させることが好ましい。この場合には、記憶手段に変動方向のみを記憶させるため、記憶手段の記憶容量を最小限のものとすることができ、回路の小規模化、高速化を図ることができる。
【発明の効果】
【００３２】
本発明によれば、Ｗ−ＣＤＭＡ方式に対応する携帯電話機，ＰＨＳ電話、或いは無線通信機能を備えたＰＤＡ等の受信系において、ＰＧＡ回路の利得を切り替える頻度を低減することによって、利得を切り替えるタイミングで発生するＤＣ電圧変動に伴う出力シンボル信号の消失を低減することができる。
【発明を実施するための最良の形態】
【００３３】
本発明は、Ｗ−ＣＤＭＡ（ＤＳ−ＣＤＭＡ）方式に対応する携帯電話機やＰＧＡ回路に対して適用することができる。
【００３４】
（携帯電話機の信号処理の概要）
図１は、本発明の第１実施形態に係る携帯電話機の受信系の構成を示すブロック図である。この図１において、アンテナにより受信された受信信号は、入力端子１を介して低雑音増幅器２で増幅され、直交検波回路３によりベースバンド周波数の同相成分と直交成分に変換された後、プログラマブル・ゲイン・アンプ４（ＰＧＡ回路）により線形増幅される。
【００３５】
この線形増幅された受信信号は、Ａ／Ｄ変換器６でディジタル化される。このディジタル化された上記同相成分と直交成分は、ルートナイキストフィルタ７で所定の帯域制限処理が施され、パスサーチャ８で検出された受信電力に基づいて、逆拡散部９において逆拡散処理が施され、伝搬遅延時間の異なる複数のマルチパス成分に時間分離される。
【００３６】
この時間分離されたパスは、Ｒａｋｅ合成部１０でコヒーレントＲａｋｅ合成処理される。このＲａｋｅ合成処理後のデータ系列は、デインターリーブ回路１１によりデインターリーブ処理され、チャンネル復号部１２によりチャンネル復号処理（誤り訂正復号処理）されることで再生データ系列とされる。そして、出力端子１３を介して上位レイヤに転送される。
【００３７】
（ＰＧＡ回路の構成）
次に、図２にＰＧＡ回路４のブロック図を示す。このＰＧＡ回路４は、上記直交検波回路３によりベースバンド周波数に変換された受信信号を、可変制御された利得で増幅して出力する利得可変増幅部２１と、３線信号（データ信号，クロック信号，ラッチ信号）に基づいて、利得可変増幅部２１の利得を可変制御するゲインコントロール回路２２と、ＣＰＵ１４から供給される制御信号としてのシリアルデータ（３線信号：データ信号，クロック信号及びラッチ信号）をパラレルデータとしてゲインコントロール回路２２に入力するシフトレジスタ２３とを有している。
【００３８】
利得可変増幅部２１は、上記ゲインコントロール回路２２により利得が制御される複数段のプログラマブル・ゲイン・アンプ部（ＰＧＡ部）３１と、該ＰＧＡ部３１からの出力信号の直流成分（ＤＣ成分）を検出し、これを逆相に変換して出力するＤＣフィードバック回路３２とを有している。また、この利得可変増幅部２１は、上記ＤＣフィードバック回路３２により逆相に変換されたＰＧＡ部３１からの出力信号の直流成分と、上記直交検波回路３によりベースバンド周波数に変換された受信信号とを加算処理することで、ＤＣ成分の変動を相殺した受信信号を形成し、これをＰＧＡ部３１に供給する加算器３３を有している。
【００３９】
ＰＧＡ部３１は、本実施形態では、入力側から出力側に、疎調整用のＰＧＡ３１ａ，３１ｂ、微調整用のＰＧＡ３１ｃ、及び疎調整用のＰＧＡ３１ｄというように、異なる増幅幅のＰＧＡが複数段、連接配置して構成されている。各ＰＧＡ３１ａ，３１ｂ，３１ｄは、その利得として”High”及び”Low”の２種類を切り替えて入力信号の増幅を行う。また、このＰＧＡ部３１では、ＰＧＡ３１ａと、ＰＧＡ３１ｂとの間に、チャンネルフィルタ３４が介在されている。
【００４０】
ゲインコントロール回路２２は、シフトレジスタ２３から入力されたパラレル信号をデコードし、制御信号として各回路に分配するＰＧＡデコーダ４１と、ＰＧＡデコーダ４１から入力された制御信号に応じて、疎調整用のＰＧＡ３１ａ，３１ｂ，３１ｄの利得を制御する論理回路４３と、論理回路４３に接続された記憶手段であるメモリ４２とを備えている。
【００４１】
ＰＧＡデコーダ４１は、シフトレジスタ２３からのパラレル信号から微調整用の利得制御信号を分離し、ＰＧＡ３１ｃに直接送出するとともに、疎調整用の利得制御信号”High”及び”Low”を、IN１〜IN３として論理回路４３に送出する回路である。なお、これらIN１〜IN３として論理回路４３に入力される利得制御信号における利得組合せは、受信信号レベルの段階に応じて、図３に示すように、従来と同様のものである。
【００４２】
メモリ４２は、論理回路４３によるＰＧＡ部３１に対する利得制御の履歴を記憶する記憶手段であり、本実施形態では、かかる履歴として、ＰＧＡ部３１に対する直前の利得制御を１Bitのデータサイズで記憶し、これに基づいて論理回路４３は、ＰＧＡ部３１に対する利得制御における、現時点の受信信号レベルの変動方向を判断する。具体的に、メモリ４２に、”Ｈ”が記憶されている場合は、前回の利得制御の時点で受信信号レベルが上昇していると判断し、”Ｌ”が記憶されている場合は、受信信号レベルが下降していると判断する。なお、受信信号レベルが上限値に達してそれ以上上昇しない場合は、”Ｌ”が記憶され、この場合は、次の変動方向は下降であると判断し、受信信号レベルが下限値に達してそれ以下に下降しない場合は、”Ｈ”が記憶され、この場合は、次の変動方向は上昇であると判断する。この１Bitのデータは、論理回路４３の出力であるOUT_Mとしてメモリ４２に入力されて記憶され、記憶されたデータは、論理回路４３に対する入力であるIN_Mとして、メモリ４２から出力される。
【００４３】
論理回路４３は、受信信号の信号強度（受信信号レベル）に応じて、ＰＧＡデコーダ４１から入力されるIN１〜IN３と、メモリ４２に記憶された履歴とに基づいて、ＰＧＡ部３１のＰＧＡ３１ａ，３１ｂ，３１ｄの利得を制御する利得制御手段であり、入力側に配置された疎調整用のＰＧＡ３１ａの利得変動頻度が、出力側に配置された他のＰＧＡ３１ｂ〜３１ｄの利得変動頻度よりも低くなるように、各ＰＧＡの利得を個別に制御する。これについては、後述する。
【００４４】
この論理回路４３は、ＰＧＡデコーダ４１から入力される制御信号IN１〜IN３に基づき、図３に示すように、受信信号レベルの変動段階に応じて、ＰＧＡ部３１の各ＰＧＡを段階的に制御する。すなわち、論理回路４３は、２５dB刻みの段階的な受信信号レベル（０dBm〜−２５dBm，−２５dBm〜−５０dBm，−７５dBm〜−１００dBm）に応じて、上記２種類の”High”又は”Low”のうちいずれの利得で増幅を行うかを選択すべく、利得制御信号OUT１〜OUT３を各ＰＧＡ３１ａ，３１ｂ，３１ｄに対して出力する。
【００４５】
この各ＰＧＡに対する利得（”High”又は”Low”）を選択する際、論理回路４３は、メモリ４２に記憶された受信信号レベルの変動方向（”Ｈ”又は”Ｌ”）をIN_Mを通じて取得し、変動段階（０dBm〜−２５dBm，−２５dBm〜−５０dBm，−７５dBm〜−１００dBm）及び変動方向（”Ｈ”又は”Ｌ”）に応じて、ＰＧＡ部３１の利得を制御する。具体的に、本実施形態に係る論理回路４３は、入力されたIN１〜IN３及びIN_Mに基づき、図４に示す真理値表に従って、出力OUT１〜OUT３を出力するとともに、現在の受信信号レベルの変動方向（”Ｈ”又は”Ｌ”）を取得し、この取得結果を、OUT_Mを通じてメモリ４２に記憶させる。
【００４６】
そして、メモリ４２に記憶された履歴に基づいて、連続して上昇又は下降した結果、閾値Ｌ１又はＬ２を超えたことを検出することによって、変動幅ｗ１を超えて変動したか否かの判断を行う。すなわち、本実施形態において、受信信号レベルの変動段階には、第１の閾値Ｌ１及び第２の閾値Ｌ２が定められており、受信信号レベルが、第１及び第２の閾値Ｌ１及びＬ２により画定される変動幅ｗ１を超えて変動した場合に、疎調整用のＰＧＡ３１ａの利得を制御する。
【００４７】
ここで、上記第１の閾値Ｌ１及び第２の閾値Ｌ２により画定される変動幅ｗ１は、受信電力の累積確率分布と拡散帯域幅との関係から得られる正規化受信電力の変動幅ｗ２よりも広くなるように設定されている。
【００４８】
一般的に、受信信号の帯域幅と、フェージングによる受信電力の累積確率分布との関係において、フェージングの受信電力の累積確率分布は、図５に示すように、いわゆるレイリー分布に従うことが知られているが、信号拡散帯域幅が大きくなると、レイリー分布には従わなくなり、例えばWCDMAの４MHzの場合、フェージングによる瞬間的な最大電力と最小電力との差、すなわち変動幅ｗ２は、２２dB程度となる。また、図６に示すように、受信電力の時間的変動は、瞬間的には２２dB以下の範囲で振動し、長期的には−２５dBm（閾値Ｌ２）から−５０dBm（閾値Ｌ１）の間を緩やかに移行する。このような受信電力の特性に基づいて、本実施形態では、上述したように、フェージングによる受信信号強度の変動幅ｗ２である２２dBよりも広い２５dB刻みという変動幅で利得制御を行う。
【００４９】
なお、本実施形態では、WCDMAの受信電力変動幅である４MHzを想定して、利得制御を２５dB刻みで行うが、本発明はこれに限定されるものではなく、この利得制御の段階はシステムの帯域幅に応じて設定することができる。
【００５０】
また、本発明において論理回路４３は、図４に示した真理値表に従って動作するものであれば、例えば、図８に示される論理回路によって容易に実現することができる。また、メモリ４２は、例えば、Ｄ−Ｆ／Ｆでよく、論理回路４３とともに、ＩＣ回路にて安価に製造するようにしてもよい。
【００５１】
（ＰＧＡ回路の動作）
以上説明した構成を有するＰＧＡ回路の動作について説明する。図７は、ＰＧＡ回路による利得制御を示す状態遷移図である。
【００５２】
詳述すると、先ず、ＣＰＵ１４からゲインコントロール回路２２に対して、３線信号（データ信号，クロック信号及びラッチ信号）のシリアルデータが供給される。データ信号はクロック信号のタイミングで、シフトレジスタ２３に順次供給される。利得の切り替えは、ラッチ信号のタイミングで行われる。具体的には、このラッチ信号のタイミングで、上記シフトレジスタ２３のデータ信号が利得制御信号としてパラレル的にＰＧＡデコーダ４１に供給される。ＰＧＡデコーダ４１では、微調整用の制御信号と、疎調整用の制御信号とを、それぞれＰＧＡ３１ｃ及び論理回路４３に分配する。
【００５３】
次いで、ＰＧＡデコーダ４１から、制御信号IN１〜IN３が、論理回路４３に入力されると、論理回路４３は、メモリ４２に記憶された受信信号レベルの変動方向（”Ｈ”又は”Ｌ”）をIN_Mを通じて取得し、IN１〜IN３及びIN_Mに基づき、図４に示す真理値表に照合し、出力OUT１〜OUT３を出力するとともに、現在の受信信号レベルの変動方向（”Ｈ”又は”Ｌ”）を、OUT_Mを通じてメモリ４２に記憶させる。これにより、利得制御を、図７に示されるような、状態遷移とすることが可能となる。
【００５４】
例えば、現在の受信信号レベルが、−５０dBm〜−７５dBmの段階であるとき、利得の制御は、”Ｈ−Ｌ−Ｈ”の状態（図４中No.５又は６）となっている。このとき、メモリ４２には、”Ｌ”が記憶される。次の瞬間に、受信信号レベルが−２５dBm〜−５０dBmの段階へと変動した場合（図７中の状態遷移Ｃ）、論理回路４３に対する入力IN１〜IN３は、図３に従って、”Ｌ−Ｌ−Ｈ”となる。このとき、メモリ４２に記憶された”Ｌ”がIN_Mとして論理回路４３に入力されるため、論理回路４３の出力は、図４中No.４に従って、”Ｈ−Ｌ−Ｌ”となる。このとき、メモリ４２には、図４中No.４に従って、”Ｌ”が記憶される。
【００５５】
そして、さらに次の瞬間に、受信信号レベルが０dBm〜−２５dBmの段階へと変動した場合（図７中の状態遷移Ｅ）、論理回路４３に対する入力IN１〜IN３は、図３に従って、”Ｌ−Ｌ−Ｌ”となる。このとき、メモリ４２に記憶された”Ｌ”がIN_Mとして論理回路４３に入力され、論理回路４３の出力は、図４中No.２に従って、”Ｌ−Ｌ−Ｌ”となる。その結果、入力側の疎調整用ＰＧＡ３１ａの利得が、”High”から”Low”に切り替えられる。このとき、メモリ４２には、図４中No.２に従って、”Ｈ”が記憶される。
【００５６】
さらに、この０dBm〜−２５dBmの段階における、”Ｌ−Ｌ−Ｌ”の状態から、受信信号レベルが−２５dBm〜−５０dBmの段階へと変動した場合（図７中の状態遷移Ｆ）、論理回路４３に対する入力IN１〜IN３は、図３に従って、”Ｌ−Ｌ−Ｈ”となる。このとき、メモリ４２に記憶された”Ｈ”がIN_Mとして論理回路４３に入力されるため、論理回路４３の出力は、図４中No.３に従って、”Ｌ−Ｌ−Ｈ”となる。その結果、入力側の疎調整用ＰＧＡ３１ａの利得は、切り替えられない。このとき、メモリ４２には、図４中No.３に従って、”Ｈ”が記憶される。
【００５７】
さらに、この”Ｌ−Ｌ−Ｈ”の状態から、受信信号レベルが再び０dBm〜−２５dBmの段階へと上昇した場合（図７中の状態遷移Ｇ）、論理回路４３に対する入力IN１〜IN３は、図３に従って、”Ｌ−Ｌ−Ｌ”となる。このとき、メモリ４２に記憶された”Ｈ”がIN_Mとして論理回路４３に入力され、論理回路４３の出力は、図４中No.１に従って、”Ｌ−Ｌ−Ｌ”となる。その結果、入力側の疎調整用ＰＧＡ３１ａの利得は、切り替えられない。このとき、メモリ４２には、図４中No.１に従って、”Ｈ”が記憶される。
【００５８】
一方、”Ｌ−Ｌ−Ｈ”の状態から、受信信号レベルが−５０dBm〜−７５dBmの段階へと下降した場合（図７中の状態遷移Ｈ）、論理回路４３に対する入力IN１〜IN３は、図３に従って、”Ｈ−Ｌ−Ｈ”となる。このとき、メモリ４２に記憶された”Ｈ”がIN_Mとして論理回路４３に入力され、論理回路４３の出力は、図４中No.５に従って、”Ｈ−Ｌ−Ｈ”となる。その結果、入力側の疎調整用ＰＧＡ３１ａの利得が、”Low”から”High”に切り替えられる。このとき、メモリ４２には、図４中No.５に従って、”Ｌ”が記憶される。
【００５９】
すなわち、ＰＧＡ３１ａは、受信信号レベルが、閾値Ｌ１及びＬ２を連続して超えるようなとき、すなわち受信信号レベルが、変動幅ｗ１を超える変動幅となったとき（図７中の状態遷移Ｅ及びＨ）のみ、利得の切替を生じることとなる。
【００６０】
（ＰＧＡ回路及びこれを備えた携帯電話機の効果）
以上説明したＰＧＡ回路、及びこれを備えた携帯電話機によれば、上述したように、上記第１の閾値Ｌ１及び第２の閾値Ｌ２により画定される変動幅ｗ１が、２５dB刻みという、フェージングによる受信信号強度の変動幅ｗ２である２２dBより広く設定されているとともに、受信電力の時間的変動は、長期的には−２５dBm（閾値Ｌ２）から−５０dBm（閾値Ｌ１）の間を緩やかに移行するため、入力側のＰＧＡ３１ａの利得変動の頻度を大幅に減少することができる。
【００６１】
詳述すると、受信電力の時間的変動は、瞬間的には２２dB以下の範囲で振動するものの、長期的には−２５dBm（閾値Ｌ２）から−５０dBm（閾値Ｌ１）の間を緩やかに移行する。したがって、図７の遷移図中のＥ又はＨのような−２５dBmから−５０dBmを跨ぐ状態遷移は、図６中に矢印で示すタイミングのみとなる。この矢印で示すタイミングでは、利得の組合せが、”Ｈ−Ｌ−Ｌ”からＬ−Ｌ−Ｌ、或いは”Ｌ−Ｌ−Ｈ”から”Ｈ−Ｌ−Ｈ”となり、入力側のＰＧＡ３１ａの利得変化が発生するが、一旦、閾値Ｌ１又はＬ２を超えた後は、図７中のＧ及びＦ、或いはＣ及びＤの状態遷移となり、入力側のＰＧＡ３１ａの利得変化は発生しないこととなる。この結果、ＰＧＡ３１ａの利得変動の頻度が大幅に減少することになる。
【００６２】
この結果、本実施形態によれば、入力側のＰＧＡ３１ａの利得変動の頻度を低減させることにより、入力側の利得変更時に生じていた、ＤＣ電圧値の大きな変動の頻度を大幅に低減することが可能となり、ＰＧＡ回路の利得を切り替えたタイミングで発生するＤＣ電圧変動に伴う出力シンボル信号の消失を回避することができる。
【００６３】
さらには、本実施形態によれば、当該ＰＧＡ回路の後段に配置されるＡ／Ｄコンバータ６等のバックエンド回路の動作の安定性を向上させることができ、ひいては、ＡＧＣループの安定性の向上を期待することができる。さらには、バックエンド回路の安定性を向上させることによって、ＡＧＣループの収束過程が遅延するのを低減することができ、ＡＧＣのアタックタイムの高速化を図ることができる。
【００６４】
また、本実施形態では、ゲインコントロール回路２２に入力される３信号（IN１〜IN３）は、従来と同様の利得組合せであり、これを論理回路４３及びメモリ４２における処理によって、入力側ＰＧＡの利得制御の頻度を低減させる利得制御信号（OUT１〜OUT３）に変換するため、ＣＰＵ１４等の他の周辺装置に変更を加えることなく、既存の装置にゲインコントロール回路２２を付加するのみで、本発明を実現することができる。
【００６５】
なお、上述の実施形態は本発明の一例である。このため、本発明は、上述の実施形態に限定されることはなく、上記各実施の形態以外であっても、本発明に係る技術的思想を逸脱しない範囲であれば、設計等に応じて種々の変更を加えることができる。
【図面の簡単な説明】
【００６６】
【図１】実施形態に係る携帯電話機の受信系のブロック図である。
【図２】実施形態に係る携帯電話機に設けられているＰＧＡ回路のブロック図である。
【図３】実施形態におけるＰＧＡ格段について、論理回路に入力されるIN１〜IN３により利得組合せを示す説明図である。
【図４】実施形態に係る論理回路における入出力を定める真理値表である。
【図５】実施形態に係る受信電力の累積確率分布を示すグラフ図である。
【図６】実施形態において、長期的な受信電力変動を示すグラフ図である。
【図７】実施形態に係る入力側ＰＧＡの状態遷移図である。
【図８】実施形態に係る論理回路の回路例である。
【図９】従来の携帯電話機に備えられた受信機の構成を示すブロック図である。
【図１０】従来のＲＦ回路部の構成を示すブロック図である。
【図１１】従来のＰＧＡ回路の構成を示すブロック図である。
【図１２】従来における利得切替時の出力ＤＣ電圧の時間変化を示すグラフ図である。
【図１３】従来のＰＧＡ回路の構成を示すブロック図である。
【図１４】従来のＰＧＡ回路の構成を示すブロック図である。
【図１５】従来における利得切替時の出力ＤＣ電圧の時間変化を示すグラフ図である。
【図１６】従来のＰＧＡ回路にサンプルホールド回路を付加した構成を示すブロック図である。
【図１７】従来における利得切替時の出力ＤＣ電圧の時間変化を示すグラフ図である。
【図１８】従来の、ＰＧＡ格段に対する利得制御における利得組合せを示す説明図である。
【図１９】一般的な受信電力レベルの時間的変動を示すグラフ図である。
【図２０】従来の入力側ＰＧＡの状態遷移図である。
【符号の説明】
【００６７】
Ｌ１  第１の閾値、Ｌ２  第２の閾値、ｗ１，ｗ２  変動幅、２  低雑音増幅器、３  直交検波回路、４  ＰＧＡ回路、６  コンバータ、７  ルートナイキストフィルタ、８  パスサーチャ、９  逆拡散部、１０  Ｒａｋｅ合成部、１１  デインターリーブ回路、１２  チャンネル復号部、１３  出力端子、１４  ＣＰＵ、２１  利得可変増幅部、２２  ゲインコントロール回路、２３  シフトレジスタ、３１  ＰＧＡ部、３１ａ，３１ｂ，３１ｄ  疎調整用ＰＧＡ、３１ｃ  微調整用ＰＧＡ、３２  ＤＣフィードバック回路、３３  加算器、３４  チャンネルフィルタ、４１  ＰＧＡデコーダ、４２  メモリ、４３  論理回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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