(57)【要約】【課題】  ８ビットデジタル駆動器を実現すること。【解決手段】  表示装置の駆動回路は、外部から与えられる複数の階調電圧を分圧することにより、その複数の階調電圧の間に複数の第１補間電圧を生成する分圧回路１０と、デジタルデータの第１ビット部分に応じて、その複数の階調電圧とその複数の第１補間電圧とのうち第１電圧と該第１電圧とは異なる第２電圧とを選択する論理回路４２と、その第１電圧とその第２電圧とを分圧することにより、その第１電圧とその第２電圧との間に複数の第２補間電圧を生成する分圧回路４２と、そのデジタルデータの第２ビット部分に応じて、その第１電圧とその第２電圧の少なくとも一方とその複数の第２補間電圧とのうち１つを選択する論理回路４３とを備えている。【選択図】  図５
2005258453.tif 000002
【特許請求の範囲】
【請求項１】
第１ビット部分と第２ビット部分とを含むデジタルデータに応じて複数の階調を表示する表示装置の駆動回路であって、
外部から与えられる複数の階調電圧を分圧することにより、該複数の階調電圧の間に複数の第１補間電圧を生成する第１分圧回路と、
該デジタルデータの該第１ビット部分に応じて、該複数の階調電圧と該複数の第１補間電圧とのうち第１電圧と該第１電圧とは異なる第２電圧とを選択する第１選択回路と、
該第１電圧と該第２電圧とを分圧することにより、該第１電圧と該第２電圧との間に複数の第２補間電圧を生成する第２分圧回路と、
該デジタルデータの該第２ビット部分に応じて、該第１電圧と該第２電圧の少なくとも一方と該複数の第２補間電圧とのうち１つを選択する第２選択回路と、
該第１電圧を受け取る第１インピーダンス変換器と、
該第２電圧を受け取る第２インピーダンス変換器と、を備えており、
該第２分圧回路は、該第１インピーダンス変換器の出力と該第２インピーダンス変換器の出力とを分圧することにより、該第１インピーダンス変換器の出力と該第２インピーダンス変換器の出力との間に該複数の第２補間電圧を生成し、該第１インピーダンス変換器および該第２インピーダンス変換器が１出力期間内で第２選択回路の出力負荷の電圧値を定常状態に到達させる能力を有することを特徴とする駆動回路。
【請求項２】
第１ビット部分と第２ビット部分とを含むデジタルデータに応じて複数の階調を表示する表示装置の駆動回路であって、
外部から与えられる複数の階調電圧を分圧することにより、該複数の階調電圧の間に複数の第１補間電圧を生成する第１分圧回路と、
該デジタルデータの該第１ビット部分に応じて、該複数の階調電圧と該複数の第１補間電圧とのうち第１電圧と該第１電圧とは異なる第２電圧とを選択する第１選択回路と、
該第１電圧と該第２電圧とを分圧することにより、該第１電圧と該第２電圧との間に複数の第２補間電圧を生成する第２分圧回路と、
該デジタルデータの該第２ビット部分に応じて、該第１電圧と該第２電圧の少なくとも一方と該複数の第２補間電圧とのうち１つを選択する第２選択回路と、を備えており、
該第１選択回路の該第１電圧と該第２電圧とを選択する場合の抵抗値が、該第２分圧回路の該第２補間電圧を生成するための抵抗値に含まれることを特徴とする駆動回路。
【請求項３】
前記第２分圧回路は、直列に接続された複数の抵抗を含んでおり、
前記第１選択回路の前記第１電圧と前記第２電圧とを選択する場合の抵抗値ｒＯＮと、前記第２分圧回路の直列接続抵抗の内の両端の２個の抵抗の抵抗値ｒ´と、それ以外の抵抗の抵抗値ｒとの関係が、ｒＯＮ＋ｒ´＝ｒであることを特徴とする、請求項２に記載の駆動回路。
【請求項４】
前記駆動回路は、前記第２選択回路の出力に接続される第３インピーダンス変換器をさらに備えている請求項１または２のいずれかに記載の駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、能動行列型の平面型表示装置のための駆動回路に関し、特に、２５６階調以上の階調表示を実現する液晶表示装置のための駆動回路に関する。
【背景技術】
【０００２】
図１５は、従来の駆動回路の構成を示す。この駆動回路は、３ビットデジタル駆動器における１出力に対応する回路である。
【０００３】
図１５に示される駆動回路は、標本化記憶部１３１と、保持記憶部１３２と、出力回路１３３とを含む。標本化パルスＴsmpの立ち上がりエッジに応答して、３ビットデジタルデータＤ0〜Ｄ2が標本化記憶部１３１に格納される。標本化記憶部１３１に格納されたデジタルデータは、出力パルスＯＰの立ち上がりエッジに応答して、保持記憶部１３２に移され、そこで保持される。出力回路１３３は、保持記憶部１３２に保持されたデジタルデータの値に応じて、外部から供給される階調電圧Ｖ0〜Ｖ7にのうちの１つを出力電圧Ｏｕｔとして出力する。
【０００４】
図１６は、出力回路１３３の構成を示す。出力回路１３３は、３対８デコーダ１４１と８つのアナログスイッチＡＳＷ0〜ＡＳＷ7とを含んでいる。デコーダ１４１は、デジタルデータの値に応じてアナログスイッチＡＳＷ0〜ＡＳＷ7のいずれか１つをオン状態とする。その結果、オン状態となったアナログスイッチに供給される階調電圧が出力電圧Ｏｕｔとして出力される。
【０００５】
図１５および図１６に示される構成を有するデジタル駆動器は、構造が簡単なことに加えて、回路自体の電力消費もわずかであるという長所があり、従来より広く使用されてきた。このような構成を有するデジタル駆動器は、例えば、下記の文献に記載されている。
【０００６】
Ｄｅｖｅｌｏｐｍｅｎｔ  ｏｆ  ａ  Ｌｏｗ  Ｖｏｌｔａｇｅ  ＳｏｕｒｃｅＤｒｉｖｅｒ  ｆｏｒ  Ｌａｒｇｅ  ＴＦＴ−ＬＣＤ  Ｓｙｓｔｅｍ  ｆｏｒＣｏｍｐｕｔｅｒ  Ａｐｌｉｃａｔｉｏｎｓ
Ｈ．Ｏｋａｄａ  ｅｔ  ａｌ.１９９１  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｄｉ
ｓｐｌａｙ  ＲｅｓｅａｒｃｈＣｏｎｆｅｒｅｎｃｅ  ｐ．１１１−ｐ．１１４
上述した構成を有するデジタル駆動器は、表示すべき階調の数と同じ数の階調電源を必要とする。このことは、３ビットデジタル駆動器においては問題とならないが、それ以上のビット数のデジタル駆動器においては問題となり得る。階調電源の数が多くなりすぎるからである。特に、上述した構成を有するデジタル駆動器を用いて６ビット以上の高多階調を実現することは、実質的に不可能であると言ってよい。
【０００７】
このような問題点を解決するために、外部から与えられる階調電圧の間に補間電圧を生成することにより、多階調を実現する種々の手法が提案されている。
【０００８】
例えば、特開平５−２７３５２０号公報は、そのような手法の１つを示している。特開平５−２７３５２０号公報は、駆動器内部の抵抗を利用して階調電圧の間に補間電圧を生成する回路を示している。この回路は、階調電圧と補間電圧のうちのいずれか１つを選択し、選択された電圧を緩衝増幅器を介して表示体のデータ線に出力する。
【０００９】
図１７は、特開平５−２７３５２０号公報に示される駆動回路１５１と分圧回路１５２の構成を示す。駆動回路１５１は、４ビットデジタル駆動器における１出力に対応する回路である。
【００１０】
分圧回路１５２は、外部から与えられる５個の階調電圧Ｖ0、Ｖ4、Ｖ8、Ｖ12、Ｖ15を抵抗を用いて分圧することにより、隣接する階調電圧間にそれぞれ１以上の補間電圧を生成する。その結果、５個の階調電圧と１１個の補間電圧の合計１６個の電圧Ｖ0〜Ｖ15が駆動回路１５１に供給される。
【００１１】
駆動回路１５１は、デジタルデータの値に応じて、分圧回路１５２から供給される１６個の電圧Ｖ0〜Ｖ15のうちのいずれか１つを選択し、選択された電圧を緩衝増幅器１５７を介して出力する。
【００１２】
以下、図１８〜図２０を参照して、特開平５−２７３５２０号公報に示される手法を６ビットデジタル駆動器に適用した場合における、駆動回路１６１と分圧回路１６２の構成を説明する。
【００１３】
図１８（ａ）は、分圧回路１６２の構成を示す。分圧回路１６２は、外部から与えられる９個の階調電圧Ｖ0、Ｖ8、Ｖ16、Ｖ24、Ｖ32、Ｖ40、Ｖ48、Ｖ56、Ｖ64を抵抗を用いて分圧することにより、隣接する階調電圧間にそれぞれ７個の補間電圧を生成する。その結果、８個の階調電圧と５６個の補間電圧の合計６４個の電圧Ｖ0〜Ｖ63が駆動回路１６１に供給される。
【００１４】
図１８（ｂ）は、図１８（ａ）に示される階調電圧Ｖ0と階調電圧Ｖ8との間の抵抗配列を示す。階調電圧Ｖ0と階調電圧Ｖ8との間に直列に接続された８個の抵抗Ｒが設けられる。他の階調電圧間の抵抗配列も同様である。
【００１５】
図１９は、駆動回路１６１の構成を示す。駆動回路１６１は、６ビットデジタル駆動器における１出力に対応する回路である。
【００１６】
図２０は、出力回路１７３（図１９）の構成を示す。出力回路１７３は、６対６４デコーダ１８１と６４個のアナログスイッチＡＳＷ0〜ＡＳＷ63とを含んでいる。アナログスイッチＡＳＷ0〜ＡＳＷ63には、分圧回路１６２から供給される６４個の電圧電圧Ｖ0〜Ｖ63がそれぞれ入力されている。デコーダ１８１は、デジタルデータの値に応じてアナログスイッチＡＳＷ0〜ＡＳＷ63のいずれか１つをオン状態とする。その結果、オン状態となったアナログスイッチに供給される電圧が緩衝増幅器１８３を介して出力電圧Ｏｕｔとして出力される。
【００１７】
以下、図２１〜図２３を参照して、特開平５−２７３５２０号公報に示される手法を８ビットデジタル駆動器に適用した場合における、駆動回路１９１と分圧回路１９２の構成を説明する。
【００１８】
図２１（ａ）は、分圧回路１９２の構成を示す。分圧回路１９２は、外部から与えられる９個の階調電圧Ｖ0、Ｖ32、Ｖ64、Ｖ96、Ｖ128、Ｖ160、Ｖ192、Ｖ224、Ｖ256を抵抗を用いて分圧することにより、隣接する階調電圧間にそれぞれ３１個の補間電圧を生成する。その結果、８個の階調電圧と２４８個の補間電圧の合計２５６個の電圧Ｖ0〜Ｖ255が駆動回路１９１に供給される。
【００１９】
図２１（ｂ）は、図２１（ａ）に示される階調電圧Ｖ0と階調電圧Ｖ32との間の抵抗配列を示す。階調電圧Ｖ0と階調電圧Ｖ32との間に直列に接続された３２個の抵抗Ｒが設けられる。他の階調電圧間の抵抗配列も同様である。
【００２０】
図２２は、駆動回路１９１の構成を示す。駆動回路１９１は、８ビットデジタル駆動器における１出力に対応する回路である。
【００２１】
図２３は、出力回路２０３（図２２）の構成を示す。出力回路２０３は、８対２５６デコーダ２１１と２５６個のアナログスイッチＡＳＷ0〜ＡＳＷ256とを含んでいる。アナログスイッチＡＳＷ0〜ＡＳＷ256には、分圧回路１９２から供給される２５６個の電圧Ｖ0〜Ｖ255がそれぞれ入力されている。デコーダ２１１は、デジタルデータの値に応じてアナログスイッチＡＳＷ0〜ＡＳＷ255のいずれか１つをオン状態とする。その結果、オン状態となったアナログスイッチに供給される電圧が緩衝増幅器２１３を介して出力電圧Ｏｕｔとして出力される。
【発明の開示】
【発明が解決しようとする課題】
【００２２】
従来の手法によれば、６ビットデジタル駆動器は、分圧回路１６２のために６４個の抵抗を必要とする。隣接する階調電圧間に８個の抵抗を必要とするからである。これに対し、８ビットデジタル駆動器は、分圧回路１９２のために２５６個の抵抗を必要とする。隣接する階調電圧間に３２個の抵抗を必要とするからである。
【００２３】
このように、８ビットデジタル駆動器は、６ビットデジタル駆動器に比較して、４倍の数の抵抗を必要とする。このことは、分圧回路に必要とされる面積を増大させる。
【００２４】
また、６ビットデジタル駆動器では分圧回路１６２から６４個の電圧Ｖ0〜Ｖ63が駆動回路１６１に供給されるの対し、８ビットデジタル駆動器では分圧回路１９２から２５６個の電圧Ｖ0〜Ｖ255が駆動回路１９１に供給される。
【００２５】
分圧回路から出力される電圧は、電圧供給線路を介して駆動回路に供給される。従って、８ビットデジタル駆動器は、６ビットデジタル駆動器に比較して、４倍の数の電圧供給線路を必要とすることになる。このことは、電圧供給線路の占める面積を４倍にし、結果としてチップ面積の増大を招く。
【００２６】
さらに、８ビットデジタル駆動器の出力回路２０３は、６ビットデジタル駆動器の出力回路１７３に比較して、何倍もの大きさになってしまう。８ビットデジタル駆動器の出力回路２０３に含まれる８対２５６デコーダ２１１は、６ビットデジタル駆動器の出力回路１７３に含まれる６対６４デコーダ１８１に比較して、はるかに多数の論理ゲート数を必要とするからである。また、８ビットデジタル駆動器の出力回路２０３は、６ビットデジタル駆動器の出力回路１７３に比較して、４倍の数のアナログスイッチを必要とするからである。
【００２７】
なお、デコーダは論理ゲートの組み合わせによって実現される必要は必ずしもない。例えば、デコーダは、リードオンリーメモリ（ＲＯＭ）によって実現され得る。この場合にも、８対２５６デコーダ２１１が６対６４デコーダ１８１に比較して大幅に大きくなってしまうことに変わりはない。
【００２８】
１つの駆動器は、駆動端子と同数の出力回路を有する。従って、出力回路の大きさが増大することは、駆動器を構成するＬＳＩの大きさを大幅に増大させる原因となる。
【００２９】
例えば、駆動器は、２４０個の駆動端子を有すると仮定する。この場合において、１つの出力回路の大きさが５０ゲートに相当する場合には、駆動器全体の大きさは１２０００（＝５０×２４０）ゲートに相当する。これに対し、１つの出力回路の大きさが１００ゲートに相当する場合には、駆動器全体の大きさは２４０００（＝１００×２４０）ゲートに相当する。
【００３０】
このように、１つの駆動回路では１００ゲートの増加にすぎなくても、駆動器全体では１２０００ゲートも増加してしまうのである。
【００３１】
以上に述べた理由により、従来の手法によれば、８ビットデジタル駆動器は、６ビットデジタル駆動器に比較して大幅に大きくなってしまう。このことは、８ビットデジタル駆動器の実現を実質的に不可能にする。
【００３２】
本発明は、かかる問題点に鑑みてなされたものであり、回路規模の増大を伴うことなしに実用的な８ビットデジタル駆動器を実現する駆動回路を提供することを目的とする。
【課題を解決するための手段】
【００３３】
本発明は、第１ビット部分と第２ビット部分とを含むデジタルデータに応じて複数の階調を表示する表示装置の駆動回路であって、外部から与えられる複数の階調電圧を分圧することにより、該複数の階調電圧の間に複数の第１補間電圧を生成する第１分圧回路と、該デジタルデータの該第１ビット部分に応じて、該複数の階調電圧と該複数の第１補間電圧とのうち第１電圧と該第１電圧とは異なる第２電圧とを選択する第１選択回路と、該第１電圧と該第２電圧とを分圧することにより、該第１電圧と該第２電圧との間に複数の第２補間電圧を生成する第２分圧回路と、該デジタルデータの該第２ビット部分に応じて、該第１電圧と該第２電圧の少なくとも一方と該複数の第２補間電圧とのうち１つを選択する第２選択回路と、該第１電圧を受け取る第１インピーダンス変換器と、該第２電圧を受け取る第２インピーダンス変換器と、を備えており、
該第２分圧回路は、該第１インピーダンス変換器の出力と該第２インピーダンス変換器の出力とを分圧することにより、該第１インピーダンス変換器の出力と該第２インピーダンス変換器の出力との間に該複数の第２補間電圧を生成し、該第１インピーダンス変換器および該第２インピーダンス変換器が１出力期間内で第２選択回路の出力負荷の電圧値を定常状態に到達させる能力を有することを特徴とする駆動回路である。
【００３４】
また、本発明は、第１ビット部分と第２ビット部分とを含むデジタルデータに応じて複数の階調を表示する表示装置の駆動回路であって、外部から与えられる複数の階調電圧を分圧することにより、該複数の階調電圧の間に複数の第１補間電圧を生成する第１分圧回路と、該デジタルデータの該第１ビット部分に応じて、該複数の階調電圧と該複数の第１補間電圧とのうち第１電圧と該第１電圧とは異なる第２電圧とを選択する第１選択回路と、該第１電圧と該第２電圧とを分圧することにより、該第１電圧と該第２電圧との間に複数の第２補間電圧を生成する第２分圧回路と、該デジタルデータの該第２ビット部分に応じて、該第１電圧と該第２電圧の少なくとも一方と該複数の第２補間電圧とのうち１つを選択する第２選択回路と、を備えており、該第１選択回路の該第１電圧と該第２電圧とを選択する場合の抵抗値が、該第２分圧回路の該第２補間電圧を生成するための抵抗値に含まれることを特徴とする駆動回路である。
【００３５】
また、本発明は、前記第２分圧回路が、直列に接続された複数の抵抗を含んでおり、前記第１選択回路の前記第１電圧と前記第２電圧とを選択する場合の抵抗値ｒＯＮと、前記第２分圧回路の直列接続抵抗の内の両端の２個の抵抗の抵抗値ｒ´と、それ以外の抵抗の抵抗値ｒとの関係が、ｒＯＮ＋ｒ´＝ｒであってもよい。
また、本発明は、前記駆動回路が、前記第２選択回路の出力に接続される第３インピーダンス変換器をさらに備えている請求項１または２のいずれかに記
以下、作用について説明する。
【００３６】
第１ビット部分と第２ビット部分とを含むデジタルデータが駆動回路に供給される。第１分圧回路は、外部から与えられる複数の階調電圧を分圧することにより、その複数の階調電圧の間に複数の第１補間電圧を生成する。外部から与えられる複数の階調電圧と第１分圧回路によって生成された複数の第１補間電圧とは第１選択回路に供給される。第１選択回路は、デジタルデータの第１ビット部分に応じて、複数の階調電圧と複数の第１補間電圧とのうち第１電圧と第２電圧とを選択する。ここで、第１電圧と第２電圧とは互いに異なる電圧である。第１電圧と第２電圧とは第２分圧回路に供給される。第２分圧回路は、第１電圧と第２電圧とを分圧することにより、第１電圧と第２電圧との間に複数の第２補間電圧を生成する。第１電圧と第２電圧と第２分圧回路によって生成された複数の第２補間電圧とは第２選択回路に供給される。第２選択回路は、デジタルデータの第２ビット部分に応じて、第１電圧と第２電圧の少なくとも一方と複数の第２補間電圧とのうち１つを選択する。第２選択回路によって選択された電圧は、表示装置に表示される複数の階調のうちの１つに対応しており、表示装置のデータラインに出力される。このようにして、デジタルデータの値に対応する階調が表示装置に表示される。
【００３７】
第２選択回路の出力に接続されるインピーダンス変換器を駆動回路がさらに備えている場合には、第２分圧回路からインピーダンス変換器に分岐する電流の大きさは、第２分圧回路における抵抗を流れる電流に比べて無視できるほど小さい。これにより、第２分圧回路による正確な分圧が実現される。
【発明の効果】
【００３８】
本発明によれば、８ビットデジタル駆動器のような高多階調の駆動器を実現することが可能となる。なお、本発明は８ビット以外のデジタル駆動器、例えば６ビットデジタル駆動器にも適用できることは言うまでもない。その場合、例えば、デジタルデータの上位３ビットを分圧回路１０に負担させ、下位８ビットを各出力回路３３内の分圧回路４２に負担させることなどが考えられる。もちろん、８ビットの場合も含めて各種の変形を行ない得ることは言うまでもない。
【発明を実施するための最良の形態】
【００３９】
以下、図面を参照して本発明の実施の形態を説明する。
【００４０】
（実施の形態１）
図１は、本発明による８ビットデジタル駆動器１の構成を示す。駆動器１は、分圧回路１０とｎ個の駆動回路２０−１〜２０−ｎとを含んでいる。ここで、ｎは正の整数である。
【００４１】
分圧回路１０は、外部から与えられる９個の階調電圧Ｖ0、Ｖ32、Ｖ64、・・・、Ｖ224、Ｖ256を分圧することにより、２４個の補間電圧を生成する。分圧回路１０は、階調電圧と補間電圧とを含む合計３３個の電圧Ｖ0、Ｖ8、Ｖ16、・・・、Ｖ248、Ｖ256を出力する。以下、本明細書では、９個の階調電圧をＶ32i（ｉ＝０，１，２，・・・，８）と表記し、分圧回路１０から出力される３３個の電圧をＶ8i（ｉ＝０，１，２，・・・，３２）と表記する。
【００４２】
図１に示される例では、分圧回路１０は、ｎ個の駆動回路２０−１〜２０−ｎに共通して設けられている。このような構成は、回路を共通化することにより回路規模を削減する点で好ましい。しかし、本発明はこのような構成に限られない。ｎ個の駆動回路２０−１〜２０−ｎのそれぞれについて別個の分圧回路を設けるようにしてもよい。
【００４３】
駆動回路２０−１〜２０−ｎのそれぞれは、分圧回路１０から供給される電圧Ｖ8i（ｉ＝０，１，２，・・・，３２）に基づいて、デジタルデータに対応する出力電圧Ｏｕｔをデータライン（図示せず）に出力する。例えば、デジタルデータが８ビットからなる場合には、２8（＝２５６）種類の出力電圧Ｏｕｔが出力される。出力パルスＯＰによって規定される１出力期間の間、データラインは絵素（図示せず）に接続され、出力電圧Ｏｕｔに基づいて絵素が充電される。このようにして、２8（＝２５６）階調の表示が実現される。
【００４４】
図２（ａ）は、図１に示される分圧回路１０の構成を示す。分圧回路１０には、９個の階調電圧Ｖ32i（ｉ＝０，２，・・・，８）が入力される。分圧回路１０は、階調電圧Ｖ32i（ｉ＝０，２，・・・，８）のうち隣接する２つの階調電圧間にそれぞれ４つの抵抗Ｒを有している。分圧回路１０は、これらの抵抗Ｒにより階調電圧Ｖ32i（ｉ＝０，２，・・・，８）を分圧することにより、２４個の補間電圧を生成する。このようにして、分圧回路１０は、階調電圧と補間電圧とを含む合計３３個の電圧Ｖ8i（ｉ＝０，１，２，・・・，３２）を出力する。階調電圧と補間電圧とを合わせた電圧の総数は、駆動器が扱うデジタルデータのビット数によって決まる出力電圧数の１／２より小さくなるように設計される。
【００４５】
図２（ｂ）は、図２（ａ）に示される階調電圧Ｖ0と階調電圧Ｖ32との間の抵抗配列を示す。他の階調電圧間の抵抗配列も同様である。
【００４６】
図３（ａ）は、分圧回路１０の他の構成を示す。図３（ａ）に示される例では、分圧回路１０からの各出力に対応してインピーダンス変換器１１が設けられている。インピーダンス変換器１１は、高い入力インピーダンスを低い出力インピーダンスに変換する。インピーダンス変換器１１によれば、入力電圧がそのまま出力電圧となるが、入力側にはほとんど電流が流入せず、出力側から大きな電流を取り出すことができる。インピーダンス変換器１１としては、例えば、ボルテージフォロワ(voltage follower)などが使用される。
【００４７】
インピーダンス変換器１１を設けることにより、分圧回路１０は、大きな負荷を駆動することができる。従って、分圧回路１０が複数の駆動回路２０−１〜２０−ｎに接続される場合には、分圧回路１０は各出力に対応するインピーダンス変換器１１を含むことが好ましい。
【００４８】
図３（ｂ）は、図３（ａ）に示される階調電圧Ｖ0と階調電圧Ｖ32との間の抵抗配列を示す。他の階調電圧間の抵抗配列も同様である。
【００４９】
図４は、図１に示される駆動回路２０−１の構成を示す。駆動回路２０−１は、８ビットデジタル駆動器における１出力に対応する回路である。
【００５０】
駆動回路２０−１は、標本化記憶部３１と、保持記憶部３２と、出力回路３３とを含む。標本化パルスＴsmpの立ち上がりエッジに応答して、８ビットデジタルデータＤ0〜Ｄ7が標本化記憶部３１に格納される。標本化記憶部３１に格納されたデジタルデータは、出力パルスＯＰの立ち上がりエッジに応答して、保持記憶部３２に移され、そこで保持される。出力回路３３は、分圧回路１０から供給される電圧Ｖ8i（ｉ＝０，１，２，・・・，３２）に基づいて、保持記憶部３２に保持されたデジタルデータの値に対応する出力電圧Ｏｕｔを出力する。
【００５１】
図１に示される駆動回路２０−２〜２０−ｎの構成は、上述した駆動回路２０−１の構成と同様である。従って、ここではその説明を省略する。
【００５２】
図５は、図４に示される出力回路３３の構成を示す。出力回路３３は、論理回路４１と、分圧回路４２と、論理回路４３と、インピーダンス変換器４４とを含んでいる。
【００５３】
論理回路４１は、８ビットのデジタルデータのうち上位５ビットを受け取り、上位５ビットの値に基づいて、３２個の制御信号Ｓ0、Ｓ8、Ｓ16、・・・、Ｓ248のうちのいずれか１つを能動にし、かつ、３２個の制御信号Ｓ8’、Ｓ16’、Ｓ24’、・・・、Ｓ256’のうちのいずれか１つを能動にする。
【００５４】
制御信号Ｓ0、Ｓ8、Ｓ16、・・・、Ｓ248は、アナログスイッチ（アナログゲート）ＡＳＷ0、ＡＳＷ8、ＡＳＷ16、・・・、ＡＳＷ248にそれぞれ供給される。制御信号Ｓ8’、Ｓ16’、Ｓ24’、・・・、Ｓ256’は、アナログスイッチ（アナログゲート）ＡＳＷ8’、ＡＳＷ16’、ＡＳＷ24’、・・・、ＡＳＷ256’にそれぞれ供給される。これらのアナログスイッチのそれぞれは、入力される制御信号が能動の場合にオン状態となるように構成されている。
【００５５】
アナログスイッチＡＳＷ0、ＡＳＷ8、ＡＳＷ16、・・・、ＡＳＷ248には、分圧回路１０から電圧Ｖ0、Ｖ8、Ｖ16、・・・、Ｖ248がそれぞれ供給される。アナログスイッチＡＳＷ8’、ＡＳＷ16’、ＡＳＷ24’、・・・、ＡＳＷ256’には、分圧回路１０から電圧Ｖ8、Ｖ16、Ｖ24、・・・、Ｖ256がそれぞれ供給される。これらのアナログスイッチのそれぞれは、オン状態の場合に入力される電圧をそのまま出力するように構成されている。
【００５６】
分圧回路４２は、直列に接続された８個の抵抗ｒを含んでいる。８個の抵抗ｒはそれぞれ等価な抵抗値を有する。アナログスイッチＡＳＷ0、ＡＳＷ8、ＡＳＷ16、・・・、ＡＳＷ248から出力される電圧は、直列に接続された８個の抵抗ｒの一端に印加される。アナログスイッチＡＳＷ8’、ＡＳＷ16’、ＡＳＷ24’、・・・、ＡＳＷ256’から出力される電圧は、直列に接続された８個の抵抗ｒの他端に印加される。分圧回路４２は、直列に接続された８個の抵抗ｒの両端に印加された電圧を分圧することにより、接続点Ｐ0、Ｐ1、Ｐ2、・・・、Ｐ7において相異なる８個の電圧を発生させる。接続点Ｐ0における電圧は、アナログスイッチＡＳＷ0、ＡＳＷ8、ＡＳＷ16、・・・、ＡＳＷ248から出力される電圧に等しい。接続点Ｐ1、Ｐ2、・・・、Ｐ7における電圧は、抵抗ｒの数に応じて分圧された電圧に等しい。
【００５７】
論理回路４３は、８ビットのデジタルデータのうち下位３ビットを受け取り、下位３ビットの値に基づいて、８個の制御信号ｔ0〜ｔ7のうちのいずれか１つを能動にする。
【００５８】
制御信号ｔ0〜ｔ7は、アナログスイッチ（アナログゲート）ＡＳＷｔ0〜ＡＳＷｔ7にそれぞれ供給される。これらのアナログスイッチのそれぞれは、入力される制御信号が能動の場合にオン状態となるように構成されている。
【００５９】
アナログスイッチＡＳＷｔ0〜ＡＳＷｔ7には、分圧回路４２において得られた８個の電圧がそれぞれ供給される。これらのアナログスイッチのそれぞれは、オン状態の場合に入力される電圧をそのまま出力するように構成されている。
【００６０】
このようにして、デジタルデータの下位３ビットの値に応じて、分圧回路４２において得られた８個の電圧のうちのいずれか１つが論理回路４３によって選択され、選択された電圧がインピーダンス変換器４４に出力される。インピーダンス変換器４４の機能および動作は、上述したインピーダンス変換器１１の機能および動作と同様である。従って、ここではその説明を省略する。
【００６１】
分圧回路４２の接続点Ｐ1、Ｐ2、・・・、Ｐ7における電圧は、アナログスイッチＡＳＷｔ0〜ＡＳＷｔ7を介して入力インピーダンスが非常に大きなインピーダンス変換器４４に入力される。その結果、分圧回路４２の接続点Ｐ1、Ｐ2、・・・、Ｐ7からインピーダンス変換器４４に分岐する電流の大きさは、分圧回路４２内の抵抗ｒを流れる電流の大きさに比べて無視できるほど小さい。これにより、正確な分圧が実現される。
【００６２】
なお、駆動すべき負荷が小さい場合には、インピーダンス変換器４４は、省略されてもよい。
【００６３】
表１は、論理回路４１に入力されるデジタルデータの上位ビットＤ7〜Ｄ3の値と論理回路４２から出力される制御信号Ｓ0、Ｓ8、Ｓ16、・・・、Ｓ248の値との間の関係を規定する論理表である。
【００６４】
表２は、論理回路４１に入力されるデジタルデータの上位ビットＤ7〜Ｄ3の値と論理回路４２から出力される制御信号Ｓ8’、Ｓ16’、Ｓ24’・・・、Ｓ256’の値との間の関係を規定する論理表である。
【００６５】
【表１】
2005258453.tif 000003
【００６６】
【表２】
2005258453.tif 000004
論理回路４２は、表１および表２によって規定される論理に従って動作する。表１および表２において、空欄は制御信号の値が”０”であることを示す。制御信号の値が”０”（非能動）である場合にはアナログスイッチはオフ状態となり、制御信号の値が”１”（能動）である場合にはアナログスイッチはオン状態となる。
【００６７】
表３は、論理回路４３に入力されるデジタルデータの下位ビットＤ2〜Ｄ0の値と論理回路４３から出力される制御信号ｔ0〜ｔ7の値との間の関係を規定する論理表である。
【００６８】
【表３】
2005258453.tif 000005
論理回路４３は、表３によって規定される論理に従って動作する。表３において、空欄は制御信号の値が”０”であることを示す。制御信号の値が”０”（非能動）である場合にはアナログスイッチはオフ状態となり、制御信号の値が”１”（能動）である場合にはアナログスイッチはオン状態となる。
【００６９】
以下、１０進法表記で値４を有するデジタルデータＤ7〜Ｄ0が入力された場合における出力回路３３の動作を説明する。この場合、（Ｄ7，Ｄ6，Ｄ5，Ｄ4，Ｄ3，Ｄ2，Ｄ1，Ｄ0）＝（０，０，０，０，０，１，０，０）である。
【００７０】
論理回路４１は、表１に示される論理表に従い、制御信号Ｓ0を能動にする。デジタルデータの上位５ビットＤ7〜Ｄ3の値はいずれも”０”だからである。その結果、アナログスイッチＡＳＷ0を介して電圧Ｖ0が分圧回路４２の一端に印加される。
【００７１】
また、論理回路４１は、表２に示される論理表に従い、制御信号Ｓ8’を能動にする。デジタルデータの上位５ビットＤ7〜Ｄ3の値はいずれも”０”だからである。その結果、アナログスイッチＡＳＷ8’を介して電圧Ｖ8が分圧回路４２の他端に印加される。
【００７２】
論理回路４２は、表３に示される論理表に従い、制御信号ｔ4を能動にする。デジタルデータの下位３ビットＤ2〜Ｄ0の値はそれぞれ”１”、”０”、”０”だからである。その結果、アナログスイッチＡＳＷｔ4を介して分圧回路４２の接続点Ｐ4における電圧がインピーダンス変換器４４に出力される。
【００７３】
分圧回路４２の接続点Ｐ4における電圧は、（４Ｖ0＋４Ｖ8）／８（＝（Ｖ0＋Ｖ8）／２）に等しい。電圧Ｖ0が印加される分圧回路４２の一方の端点と接続点Ｐ4との間には直列に接続された４個の抵抗ｒが存在し、電圧Ｖ8が印加される分圧回路４２の他方の端点と接続点Ｐ4との間にも直列に接続された４個の抵抗ｒが存在するからである。
【００７４】
このようにして、出力回路３３は、１０進法表記で値４を有するデジタルデータに対して、電圧（４Ｖ0＋４Ｖ8）／８（＝（Ｖ0＋Ｖ8）／２）を出力する。
【００７５】
なお、論理回路４１は、表１および表２に規定される動作を実現するものであれば、どのような構造を有するものでもかまわない。例えば、論理回路４１は、論理積、論理和などの論理素子の組み合わせによって実現されてもよく、リードオンリーメモリ（ＲＯＭ）によって実現されてもよい。論理回路４２についても同様である。
【００７６】
以下、本発明を実際の駆動器に適用する場合に考慮すべき事項について説明する。
【００７７】
本発明を実際の駆動器に適用する場合に考慮すべき第１の事項は、出力回路３３における、アナログスイッチのオン抵抗ｒONの値と分圧回路４２における抵抗ｒの値との関係である。
【００７８】
図６は、アナログスイッチＡＳＷ0とＡＳＷ8’がオン状態である場合における分圧回路４２の等価回路を示す。分圧回路４２の一端には電圧Ｖ0が印加され、分圧回路４２の他端には電圧Ｖ8が印加される。
【００７９】
図６において、ｒONは、アナログスイッチのオン抵抗を示す。このように、分圧回路４２に含まれる８個の抵抗ｒの両端にオン抵抗ｒONがさらに追加された形となる。その結果、分圧回路４２の接続点Ｐ0〜Ｐ7における電圧は、分圧回路４２の両端に印加される電圧を８等分することにより得られる電圧と等しくならない。
【００８０】
このような偏差をできるだけ小さくするためには、オン抵抗ｒONを抵抗ｒに比べてできるだけ小さくすることが好ましい。ただし、オン抵抗ｒONを抵抗ｒに比べて大幅に小さくすること（例えば、１／１０以下にすること）はチップ寸法を大きくするという欠点を引き起こす。
【００８１】
図７は、このような観点から改良された分圧回路５２を含む出力回路３３’の構成を示す。
【００８２】
分圧回路５２は、直列に接続された８個の抵抗を含む。その８個の抵抗のうち両端の２個の抵抗ｒ’の値はｒ’であり、その他の抵抗ｒの値ｒと異なっている。値ｒ’は、ｒON＋ｒ’＝ｒという式を満たすように設計される。
【００８３】
図８は、アナログスイッチＡＳＷ0とＡＳＷ8’がオン状態である場合における分圧回路５２の等価回路を示す。ｒON＋ｒ’＝ｒであることから、分圧回路５２の接続点Ｐ0〜Ｐ7における電圧は、分圧回路５２の両端に印加される電圧を８等分することにより得られる電圧と等しくなる。
【００８４】
この場合、分圧回路５２の接続点Ｐ0における電圧は使用されない。オン抵抗ｒONによる電圧降下（または電圧上昇）により、分圧回路５２の一方の端点に印加される電圧Ｖ0と接続点Ｐ0の電圧とは等しくならないからである。例えば、ｒON＝ｒ’である場合には、接続点Ｐ0の電圧は、（１５Ｖ0＋Ｖ8）／１６となってしまう。
【００８５】
論理回路５１は、デジタルデータの下位３ビットの値がすべて”０”である場合には、上位５ビットの値にかかわらず、制御信号Ｓ8’、Ｓ16’、Ｓ24’・・・、Ｓ256’をすべて非能動とする。その結果、アナログスイッチＡＳＷ8’、ＡＳＷ16’、ＡＳＷ24’、・・・、ＡＳＷ256’はすべてオフ状態とされる。これにより、論理回路５１からアナログスイッチＡＳＷ8i、分圧回路５２、アナログスイッチＡＳＷ8i’を介して論理回路５１に至る電流ループ（あるいは、その逆方向の電流ループ）が遮断される。
【００８６】
論理回路５１から出力される制御信号Ｓ8’、Ｓ16’、Ｓ24’・・・、Ｓ256’の値は、デジタルデータの下位３ビットの値がすべて”０”である場合を除いて、表２に示すとおりである。
【００８７】
論理回路５１から出力される制御信号Ｓ0、Ｓ8、Ｓ16、・・・、Ｓ248の値は、デジタルデータの下位３ビットの値がすべて”０”であるか否かにかかわらず、表１に示すとおりである。
【００８８】
このような論理回路５１の制御は、表１および表２に示す論理表に、デジタルデータの下位３ビットの値がすべて”０”である場合の論理を追加することにより実現することができる。
【００８９】
論理回路５３は、デジタルデータの下位３ビットの値がすべて”０”である場合には、制御信号ｔ1〜ｔ7のうちのいずれか１つを能動とする。デジタルデータの下位３ビットの値がすべて”０”である場合に能動となる制御信号は、制御信号ｔ1〜ｔ7のうちのいずれであってもよい。分圧回路５２の接続点Ｐ1〜Ｐ7における電圧は、いずれも、分圧回路５２の一方の端点に印加される電圧と等しくなるからである。
【００９０】
デジタルデータの下位３ビットの値がすべて”０”である場合には、上述したように、論理回路５１から分圧回路５２を経て論理回路５１に至る電流ループが遮断される。オン抵抗ｒONと抵抗ｒ’と抵抗ｒには電流が流れないため、それらの抵抗による電圧降下（または電圧上昇）が生じない。従って、分圧回路５２の接続点Ｐ1〜Ｐ7における電圧は、いずれも、分圧回路５２の一方の端点に印加される電圧と等しくなる。
【００９１】
表４は、論理回路５３に入力されるデジタルデータの下位ビットＤ2〜Ｄ0の値と論理回路５３から出力される制御信号ｔ1〜ｔ7の値との間の関係を規定する論理表である。
【００９２】
【表４】
2005258453.tif 000006
論理回路５３は、表４によって規定される論理に従って動作する。表４において、空欄は制御信号の値が”０”であることを示す。制御信号の値が”０”（非能動）である場合にはアナログスイッチはオフ状態となり、制御信号の値が”１”（能動）である場合にはアナログスイッチはオン状態となる。表４に示す例では、論理回路５３は、デジタルデータの下位３ビットの値がすべて”０”である場合には制御信号ｔ1を能動にする。
【００９３】
このように、改良された分圧回路５２を含む出力回路３３’では、アナログスイッチＡＳＷ0が不要となる。従って、出力回路３３’は、図５に示される出力回路３３に比較して、アナログスイッチの数を削減することができるという利点がある。また、デジタルデータの下位３ビットの値がすべて”０”である場合に電圧変動をゼロにすることができるという利点もある。一方、出力回路３３’は、図５に示される出力回路３３に比較して、論理回路５１が僅かながら複雑になるため論理ゲートの数が増加するという欠点がある。これらの利点と欠点とを比較考量して、出力回路３３の代わりに出力回路３３’を採用するか否かを決定すればよい。
【００９４】
本発明を実際の駆動器に適用する場合に考慮すべき第２の事項は、分圧回路４２の接続点Ｐ1、Ｐ2、・・・、Ｐ7からインピーダンス変換器４４に分岐する電流の大きさである。
【００９５】
アナログスイッチＡＳＷｔ0〜ＡＳＷｔ7のうちのいずれか１つがオン状態となった直後の過渡状態においては、分圧回路４２の接続点Ｐ1、Ｐ2、・・・、Ｐ7からインピーダンス変換器４４に分岐する電流が僅かながら流れる。アナログスイッチの入力容量とインピーダンス変換器４４の入力容量とを充電するための電荷が供給されるからである。
【００９６】
しかし、定常状態に達した後は、アナログスイッチの構造に依存してそのアナログスイッチの内部で発生する漏洩電流と、インピーダンス変換器４４の入力インピーダンスと漏洩電流とに基づく電流とが流れるにすぎない。これらの電流は分圧回路４２内の抵抗ｒを流れる電流に比べて一般に桁違いに小さい。
【００９７】
従って、分圧回路４２内の抵抗ｒの値は、上述した漏洩電流が実質的に無視できるように決定されることが好ましい。例えば、そのような抵抗ｒの値は、１．２５Ｍオームである。しかし、抵抗ｒの値は、本発明にとって本質的ではない。抵抗ｒの値は、１．２５Ｍオームに限定されない。半導体の設計、製造技術は猛烈な勢いで進歩しつつある。従って、現在の技術を前提にして抵抗ｒの値に制約を与えることは無意味である。
【００９８】
一般に、抵抗が存在する回路に電流が流れれば、電圧降下（または電圧上昇）が生じる。従って、駆動器を実際に設計するに当たっては、電流が流れる回路と、電流が流れない回路とを明確に区別する必要がある。さらに、電流が流れる回路については、電圧降下（または電圧上昇）の影響を必要に応じて考慮する必要がある。
【００９９】
本発明を実際の駆動器に適用する場合に考慮すべき第３の事項は、分割回路１０における抵抗Ｒの値と出力回路３３における抵抗ｒの値との比である。
【０１００】
図９は、駆動回路２０−１〜２０−ｎのすべてが分圧回路１０から出力される電圧Ｖ0と電圧Ｖ8とをさらに分圧することによって得られる電圧を出力する場合における駆動器１の等価回路を示す。
【０１０１】
図９において、Ｒは分圧回路１０における抵抗、ｒは分圧回路４２における抵抗、ｒ１は分圧回路１０から駆動回路２０−１に含まれる分圧回路４２までの線路の抵抗、Δｒは駆動回路２０−１〜２０−ｎに含まれる各分圧回路４２間の線路の抵抗を示す。ここで、抵抗ｒ１の値と抵抗Δｒの値は、抵抗ｒの値と抵抗Ｒの値に比較すると遥かに小さい。従って、分圧回路１０の接続点ＰV8から分岐する電流を考える場合には、抵抗ｒ１の値と抵抗Δｒの値は無視してよい。電圧Ｖ0＞電圧Ｖ8である場合には、分圧回路１０の接続点ＰV8に電流が流入し、電圧Ｖ0＜電圧Ｖ8である場合には、分圧回路の接続点ＰV8から電流が流出する。
【０１０２】
抵抗ｒ１の値と抵抗Δｒの値を無視した場合には、図９に示す等価回路は、図１０に示す回路に変形される。ｎ個の抵抗配列が並列に接続されているからである。ｎ個の抵抗配列のそれぞれは、直列に接続された８個の抵抗ｒを含んでいる。
【０１０３】
なお、駆動器１に複数の分圧回路を設けることにより、１つの分圧回路が負担する１出力対応の駆動回路の数を減らすこともできる。この場合には、ｎの代わりにＮを用いればよい。ここで、Ｎは、分圧回路１０によって分圧された電圧が供給される駆動回路の数であり、Ｎ≦ｎである。以降の説明では、ｎ＝Ｎであると仮定する。
【０１０４】
図１０に示される回路から、Ｒ＞＞８ｒ／ｎ、すなわち、ｎＲ／８ｒ＞＞１（比ｎＲ／８ｒが１より十分に大きい）が成立するように抵抗Ｒの値と抵抗ｒの値とを決めれば、分圧回路１０の各接続点から分岐する電流による電圧変動は実質的に無視できることがわかる。比ｎＲ／８ｒが１に近づくにつれて分圧回路１０によって分圧される電圧に生じる偏差が大きくなる。ここで、「駆動回路２０−１〜２０−ｎのすべてが分圧回路１０から出力される電圧Ｖ0と電圧Ｖ8とをさらに分圧することによって得られる電圧を出力する」という条件は、分圧回路１０の各接続点から分岐する電流が最大になる条件であることに留意されたい。
【０１０５】
ｒ＝１．２５Ｍオーム、かつ、ｎ＝１００であると仮定する。この場合、Ｒ＝１Ｋオームならば比ｎＲ／８ｒ＝１００となるから、比ｎＲ／８ｒ＞＞１が成立する。従って、分圧回路１０の各接続点から分岐する電流による電圧変動は無視できる。実際には、比ｎＲ／８ｒが１００であることが必要とされることは少ない。しかし、比ｎＲ／８ｒは１０程度より大きいことが望ましい。
【０１０６】
本発明を実際の駆動器に適用する場合に考慮すべき第４の事項は、分圧回路１０から駆動回路２０−１〜２０−ｎのそれぞれに至るまでの線路の抵抗による影響である。
【０１０７】
ｒ＝１．２５Ｍオーム、｜Ｖ0−Ｖ8｜が０．１Ｖ、ｎ＝１００であると仮定する。この場合、線路を流れる最大電流は０．１／（１０Ｍ／１００）＝１０-6Ａとなる。線路の抵抗に基づく出力偏差を０．０１Ｖ以内にとどめたい場合には、線路の抵抗は、０．０１／１０-6＝１０4Ωを越えないように決定される。 なお、上述した最大電流が実際に流れるのは、分圧回路１０から駆動回路２０−１に至る線路部分（図９のｒ１の抵抗部分）のみであり、それ以降の線路は、各駆動回路に分岐する電流分だけ、次第に減少していく。従って、実際の線路の抵抗の条件は、上述した条件より若干緩くても良い。しかし、上述した条件の下で線路の抵抗を計算することは、線路の抵抗を見積もる上で非常に有効である。
【０１０８】
（実施の形態２）
図１１は、出力回路３３の他の構成を示す。図１１において、図５に示される構成要素と同一の構成要素には同一の番号を付し、その説明を省略する。
【０１０９】
図１１に示される例では、デジタルデータの上位５ビットの値に応じて選択された電圧は、インピーダンス変換器６１および６２を介して分圧回路４２に入力されている。インピーダンス変換器６１および６２の入力インピーダンスは十分に大きく、出力インピーダンスは選択される電圧の開放状態での電圧差と分圧回路４２における抵抗ｒとによって決定される電流を十分に流せるだけ小さい。
【０１１０】
例えば、抵抗ｒの値が１．２５ＫΩであり、かつ、選択される電圧の電位差が０．１Ｖであると仮定する。この場合、分圧回路４２において直列に接続された抵抗ｒを流れる電流は、０．１／（１．２５×８）＝０．０１ｍＡとなる。インピーダンス変換器６１および６２の出力インピーダンスは０．０１ｍＡの電流を出力しても実質的に電圧変動が生じないほど十分に小さい。例えば、出力インピーダンスが１００Ωであれば、電圧変動は１ｍＶ以下となる。電圧変動が１ｍＶ以下であることは、一般には、十分に無視できる範囲内である。
【０１１１】
インピーダンス変換器６１および６２の出力インピーダンスは、正方向の電流と負方向の電流の両方について定義されている。すなわち、インピーダンス変換器６１および６２の出力側は、この例の場合では、０．０１ｍＡの電流を１ｍＶ以下の電圧変動で、流し出すことも流し込むことも可能なように構成されている。 インピーダンス変換器６１および６２の入力インピーダンスの大きさは、流れ込む電流が十分に小さく、すべての出力回路の対応するインピーダンス変換器に流れ込む電流の総量が、線路に与える電圧降下（または電圧上昇）および分圧回路１０の接続点に与える分岐電流の影響が無視できる値となるほど十分に大きい。なお、その値の考察は、先の例で説明した考察と本質的に同様に行なえるので省略する。
【０１１２】
インピーダンス変換回路６１の出力端の電圧がインピーダンス変換回路６２の出力端の電圧より大きい場合には、インピーダンス変換回路６１から０．０１ｍＡの電流が流れ出し、分圧回路４２を通ってインピーダンス変換回路６２に流れ込む。インピーダンス変換回路６１とインピーダンス変換回路６２との間の電圧差は分圧回路４２によって分圧される。分圧回路４２における点Ｐ0〜Ｐ7における電圧のうち論理回路４３によって選択された電圧がインピーダンス変換器４４を介して出力される。
【０１１３】
なお、分圧回路４２を流れる電流は、インピーダンス変換回路６１および６２のうち電圧の高い方から低い方へ流れるのであり、以上に説明した同等の機能を結果的に実現できれば、インピーダンス変換回路６１および６２はいかなる形態の能動素子であってもよい。実施の形態２の優れている点は、分圧回路４２における抵抗ｒの値を比較的自由に決めることができる点である。
【０１１４】
分圧回路４２における抵抗ｒの値のばらつきは、分圧される電圧の偏差を発生させる。従って、駆動器を量産するプロセス等の設備によってその精度と抵抗値との間に相関がある。この値を無理に大きく設計すると、量産設備によっては分圧回路４２における抵抗ｒの値のばらつきが大きくなってしまう。実施の形態２では、このようなことに比較的拘束されずに駆動器を設計することができる。
【０１１５】
ただし、インピーダンス変換回路６１および６２を設けることは、インピーダンス変換回路６１および６２を設けないことに比べて必ずしも有利であるとは限らない。インピーダンス変換回路６１および６２を設けることは、設計上または量産上の追加的な負担を生むこともあるからである。駆動器の仕様、量産する工場設備や特性の測定設備などの条件に応じて、インピーダンス変換器６１および６２を設けるか否かを決定すればよい。
【０１１６】
（実施の形態３）
図１２は、出力回路３３の他の構成を示す。図１２において、図１１に示される構成要素と同一の構成要素には同一の番号を付し、その説明を省略する。
【０１１７】
図１２に示される出力回路３３は、図１１に示される出力回路３３に比較して、インピーダンス変換器４４が省略されている点で異なっている。さらに、インピーダンス変換器７１および７２の出力特性としては、負荷である表示体のデータ線を充電（放電）するに十分なほど出力電流容量が大きくなっている。ただし、インピーダンス変換器７１および７２の出力インピーダンス自体は、実施の形態２で説明した条件と変わることはない。すなわち、出力インピーダンスを不必要に小さくする必要はない。
【０１１８】
図１３は、データ線の等価回路を示す。このような等価回路によって表される負荷に電圧を印加した場合、十分に時間が経過した後は、駆動器からはもはや電流は流れなくなる。その負荷の容量に十分に電荷が充電されることにより、系が定常状態となるからである。
【０１１９】
例えば、図１２において、論理回路４３から出力される制御信号ｔ2が能動となり、対応するアナログスイッチＡＳＷｔ2がオン状態となっている場合を考える。この場合、分圧回路４２における接続点Ｐt2の電圧と図１３の点Ｐの電圧が等しくなったところで系は定常状態となり、分圧回路４２における接続点Ｐt2から出力側に分岐する電流はもはや実質的に０となる。従って、分圧回路４２における接続点Ｐt2の電圧（すなわち、負荷の電圧）は、分圧回路４２によって正確に分圧された電圧となる。
【０１２０】
インピーダンス変換器７１および７２は、所定の期間内で、負荷を十分に充電するだけの電荷を供給する能力を有していることが必要とされる。所定の期間とは、例えば、１出力期間（一般に、駆動器が１つのデータに対する値を出力する期間）である。
【０１２１】
過渡状態においては、インピーダンス変換器７１および７２が電圧変動を起こしてもかまわない。重要なことは、インピーダンス変換器７１および７２が所定の期間内に系を定常状態に達せしむるだけの電荷供給能力（吸収能力）を有していること、系が定常状態に達した段階で実施の形態２において説明したのと同様の条件が成立し、出力電圧の変動が極小となることである。
【０１２２】
（実施の形態４）
図１４は、出力回路３３の他の構成を示す。図１４において、図５に示される構成要素と同一の構成要素には同一の番号を付し、その説明を省略する。
【０１２３】
図１４に示される例では、分圧回路８２は、直列に接続された抵抗ｒの代わりに、直列に接続された容量ｃを含んでいる。分圧回路８２の両端に印加される電圧に従って分圧回路８２の各容量ｃの電荷が安定状態になった後は、漏れ電流を除いて、電流が分圧回路８２を流れることはない。その結果、分圧回路８２が直列に接続された抵抗ｒを含んでいる場合のように、電流が流れることによる電圧変動は発生しない。ただし、アナログスイッチの入力容量成分などの各部の容量が電荷を分散させ電圧変動の原因となるので、設計にあたってその注意は必要である。
【０１２４】
また、分圧回路１０を直列に接続された抵抗Ｒによって構成する代わりに、直列に接続された容量Ｃによって構成することも可能である。なお、分圧回路１０に容量を用いる場合の容量値の関係は、上述した抵抗を用いる場合と同様の考察により決定することができる。
【０１２５】
分圧回路に容量を用いる場合の有利な点は、分圧回路に抵抗を用いる場合に流れる貫通電流が流れないことである。しかし、階調電圧の波形が矩形である場合には、容量が充放電されることになる。
【０１２６】
従って、容量と抵抗のどちらを用いる方が有利であるかは、充放電のための消費電力の増大と、貫通電流が流れないことによる消費電力の削減との差し引きにより評価される。
【０１２７】
なお、以上の説明では、能動行列型液晶表示装置を駆動することを前提として説明を行ったが、本発明自体は必ずしも能動行列型液晶表示装置の駆動回路に限定されるものではない。画素に印加する電圧をデータに対応して変化させることで階調表示を行う全ての表示装置に対して本発明が有効であることは言うまでもない。
【図面の簡単な説明】
【０１２８】
【図１】本発明による８ビットデジタル駆動器１の構成を示す図である。
【図２】（ａ）は図１に示される分圧回路１０の構成を示す図、（ｂ）は分圧回路１０の構成の一部を示す図である。
【図３】（ａ）は図１に示される分圧回路１０の他の構成を示す図、（ｂ）は分圧回路１０の他の構成の一部を示す図である。
【図４】図１に示される駆動回路２０−１の構成を示す図である。
【図５】図４に示される出力回路３３の構成を示す図である。
【図６】分圧回路４２の等価回路を示す図である。
【図７】改良された分圧回路５２を含む出力回路３３’の構成を示す図である。
【図８】分圧回路５２の等価回路を示す図である。
【図９】駆動器１の等価回路を示す図である。
【図１０】図９に示される等価回路を変形した回路を示す図である。
【図１１】出力回路３３の他の構成を示す図である。
【図１２】出力回路３３の他の構成を示す図である。
【図１３】表示体のデータ線の負荷としての等価回路を示す図である。
【図１４】出力回路３３の他の構成を示す図である。
【図１５】従来の３ビットデジタル駆動器における駆動回路の構成を示す図である。
【図１６】従来の出力回路１３３の構成を示す図である。
【図１７】従来の４ビットデジタル駆動器における駆動回路と分圧回路の構成を示す図である。
【図１８】（ａ）は６ビットデジタル駆動器における分圧回路の構成を示す図、（ｂ）は分圧回路の構成の一部を示す図である。
【図１９】６ビットデジタル駆動器における駆動回路の構成を示す図である。
【図２０】図１９に示される出力回路の構成を示す図である。
【図２１】（ａ）は８ビットデジタル駆動器における分圧回路の構成を示す図、（ｂ）は分圧回路の構成の一部を示す図である。
【図２２】８ビットデジタル駆動器における駆動回路の構成を示す図である。
【図２３】図２２に示される出力回路の構成を示す図である。
【符号の説明】
【０１２９】
１                  駆動器
１０                分圧回路
１１                インピーダンス変換器
２０−１〜２０−ｎ  駆動回路
３１                標本化記憶部
３２                保持記憶部
３３                出力回路
４１                論理回路
４２                分圧回路
４３                論理回路
４４                インピーダンス変換器
５１                論理回路
５２                分圧回路
５３                論理回路
５４                インピーダンス変換器
６１、６２          インピーダンス変換器
７１、７２          インピーダンス変換器
８２                分圧回路
【図１】
2005258453.tif 000007
【図２】
2005258453.tif 000008
【図３】
2005258453.tif 000009
【図４】
2005258453.tif 000010
【図５】
2005258453.tif 000011
【図６】
2005258453.tif 000012
【図７】
2005258453.tif 000013
【図８】
2005258453.tif 000014
【図９】
2005258453.tif 000015
【図１０】
2005258453.tif 000016
【図１１】
2005258453.tif 000017
【図１２】
2005258453.tif 000018
【図１３】
2005258453.tif 000019
【図１４】
2005258453.tif 000020
【図１５】
2005258453.tif 000021
【図１６】
2005258453.tif 000022
【図１７】
2005258453.tif 000023
【図１８】
2005258453.tif 000024
【図１９】
2005258453.tif 000025
【図２０】
2005258453.tif 000026
【図２１】
2005258453.tif 000027
【図２２】
2005258453.tif 000028
【図２３】
2005258453.tif 000029