(57)【要約】【課題】  面積をさらに縮小できるバイト単位で消去されるＥＥＰＲＯＭ素子及びその製造方法を提供する。【解決手段】  半導体基板、半導体基板の所定領域に形成され、複数のメモリトランジスタが配置される第１領域、及び第１領域と隣接して形成され、バイト単位のメモリトランジスタに所定電圧を供給する選択トランジスタが形成される第２領域を備えるＥＥＰＲＯＭ素子である。この際、第２領域に該当する基板濃度は、基板の全体の濃度より高い。【選択図】  図２
2005340833.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の所定領域に形成され、複数のメモリトランジスタが配置される第１領域と、
前記第１領域と隣接して形成され、前記バイト単位のメモリトランジスタに所定電圧を供給する選択トランジスタが形成される第２領域と、を備え、
前記第２領域に該当する基板濃度は、前記基板全体の濃度より高いことを特徴とするＥＥＰＲＯＭ素子。
【請求項２】
前記第２領域は、前記選択トランジスタのしきい電圧を、０．５ないし１．１Ｖにする濃度を有することを特徴とする請求項１に記載のＥＥＰＲＯＭ素子。
【請求項３】
前記基板は、Ｐ型基板であり、前記第２領域にＰウェルが形成されていることを特徴とする請求項１に記載のＥＥＰＲＯＭ素子。
【請求項４】
前記基板は、Ｐ型基板であり、前記第１領域及び第２領域にＰウェルが形成されていることを特徴とする請求項１に記載のＥＥＰＲＯＭ素子。
【請求項５】
前記Ｐ型基板の濃度は、４．０ないし５．０×１０１４／cm３であり、前記Ｐウェルの濃度は、１０１７ないし１０２０／cm３であることを特徴とする請求項４に記載のＥＥＰＲＯＭ素子。
【請求項６】
前記Ｐウェルは、１ないし３μmの深さを有することを特徴とする請求項３または請求項４に記載のＥＥＰＲＯＭ素子。
【請求項７】
半導体基板と、
前記半導体基板の所定領域に形成され、バイト単位で配置されたメモリトランジスタが複数個配置されているセルブロック領域と、
前記バイト単位のメモリトランジスタをスイッチングするための選択トランジスタが備えられる選択トランジスタ領域と、を備え、
前記選択トランジスタ領域に該当する半導体基板内に、ウェルが形成されていることを特徴とするＥＥＰＲＯＭ素子。
【請求項８】
前記半導体基板は、Ｐ型のシリコン基板であり、前記ウェルは、Ｐウェルであることを特徴とする請求項７に記載のＥＥＰＲＯＭ素子。
【請求項９】
前記半導体基板は、Ｐ型のシリコン基板であり、前記セルブロック領域にもＰウェルがさらに形成されることを特徴とする請求項８に記載のＥＥＰＲＯＭ素子。
【請求項１０】
前記選択トランジスタ領域に形成されるウェル、及び前記セルブロック領域に形成されるそれぞれのウェルは、同一な濃度を有することを特徴とする請求項９に記載のＥＥＰＲＯＭ素子。
【請求項１１】
前記Ｐ型のシリコン基板の濃度は、４．０ないし５．０×１０１４／cm３であり、前記Ｐウェルの濃度は、１０１７ないし１０２０／cm３であることを特徴とする請求項１０に記載のＥＥＰＲＯＭ素子。
【請求項１２】
Ｐ型のシリコン基板と、
前記シリコン基板の所定領域に形成され、バイト単位で配列されたメモリトランジスタが複数個備えられているセルブロック領域と、
前記バイト単位のメモリトランジスタをスイッチングするために、バイト単位のメモリトランジスタ当り一つずつ設置される減少した線幅を有する選択トランジスタを備える選択トランジスタ領域と、を備え、
前記セルブロック領域及び選択トランジスタ領域のうち、少なくとも一つの領域にＰウェルが形成されていることを特徴とするＥＥＰＲＯＭ素子。
【請求項１３】
前記Ｐ型のシリコン基板の濃度は、４．０ないし５．０×１０１４／cm３であり、前記Ｐウェルの濃度は、１０１７ないし１０２０／cm３であることを特徴とする請求項１２に記載のＥＥＰＲＯＭ素子。
【請求項１４】
前記Ｐウェルは、１ないし３μmの深さを有することを特徴とする請求項１２に記載のＥＥＰＲＯＭ素子。
【請求項１５】
前記バイト単位のメモリトランジスタは、直列に連結された８個のメモリトランジスタで構成されることを特徴とする請求項１２に記載のＥＥＰＲＯＭ素子。
【請求項１６】
前記セルブロック領域に高電圧トランジスタをさらに備え、
前記それぞれの高電圧トランジスタは、前記メモリトランジスタの一つと直列に連結されることを特徴とする請求項１２に記載のＥＥＰＲＯＭ素子。
【請求項１７】
前記メモリトランジスタは、
前記半導体基板上に形成されるフローティングゲート電極と、
前記フローティングゲート電極の上部に形成されるコントロールゲート電極と、
前記コントロールゲート電極とフローティングゲート電極との間に介在されるゲート電極間の酸化膜と、
前記半導体基板とフローティングゲート電極との間に介在されるトンネル酸化膜及びゲート酸化膜と、
前記フローティングゲート電極の下部の半導体基板に形成されるセル接合領域と、を備えることを特徴とする請求項１２に記載のＥＥＰＲＯＭ素子。
【請求項１８】
前記選択トランジスタは、
前記半導体基板の上部に形成されるゲート電極と、
前記ゲート電極の両側のＰウェル領域に形成されるソース及びドレイン領域と、
前記半導体基板とゲート電極との間に介在されるゲート酸化膜と、を備えることを特徴とする請求項１７に記載のＥＥＰＲＯＭ素子。
【請求項１９】
前記選択トランジスタのゲート電極は、前記メモリトランジスタのフローティングゲート電極を構成する物質、及び前記コントロールゲート電極を構成する物質の積層膜で形成されることを特徴とする請求項１８に記載のＥＥＰＲＯＭ素子。
【請求項２０】
前記選択トランジスタの面積は、約５ないし７μm２であることを特徴とする請求項１３に記載のＥＥＰＲＯＭ素子。
【請求項２１】
セルブロック領域及び選択トランジスタ領域を有するＰ型の半導体基板上に、素子分離膜を形成する工程と、
前記選択トランジスタ領域にＰウェルを形成する工程と、
前記セルブロック領域にメモリトランジスタを形成し、選択トランジスタ領域に選択トランジスタを形成する工程と、を含むことを特徴とするＥＥＰＲＯＭ素子の製造方法。
【請求項２２】
セルブロック領域及び選択トランジスタ領域を有するＰ型の半導体基板上に、素子分離膜を形成する工程と、
前記セルブロック領域及び選択トランジスタ領域に、共通に同一な濃度を有するＰウェルを形成する工程と、
前記セルブロック領域にメモリトランジスタを形成し、選択トランジスタ領域に選択トランジスタを形成する工程と、を含むことを特徴とするＥＥＰＲＯＭ素子の製造方法。
【請求項２３】
セルブロック領域及び選択トランジスタ領域を有するＰ型の半導体基板上に、素子分離膜を形成する工程と、
前記セルブロック領域に、選択的に第１ Ｐウェルを形成する工程と、
前記選択トランジスタ領域に、第２ Ｐウェルを形成する工程と、
前記セルブロック領域にメモリトランジスタを形成し、選択トランジスタ領域に選択トランジスタを形成する工程と、を含み、
前記第１及び第２ Ｐウェルは、その濃度が相異なることを特徴とするＥＥＰＲＯＭ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリ素子及びその製造方法に係り、特に、バイト単位で消去されるＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）素子及びその製造方法に関する。
【背景技術】
【０００２】
周知のように、不揮発性メモリ素子は、ＤＲＡＭ（Ｄｙｎａｍｉｃ ＲａｎｄｏｍＡｃｃｅｓｓ Ｍｅｍｏｒｙ）及びＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）素子と異なり、電源が供給されなくても、データが消されない素子である。このような不揮発性メモリ素子のうち、代表的なＥＥＰＲＯＭ素子は、電気的にプログラム及び消去が可能な素子であって、それのゲートに正常より高い電圧を印加して、プログラム及び消去を実行する。さらに具体的に、ＥＥＰＲＯＭ素子のプログラム及び消去は、チャンネルの一部領域に形成されたトンネル絶縁膜を通じて、電子がＦ−Ｎ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネリングされる方式で実行される。このようなＥＥＰＲＯＭ素子は非特許文献１に開示されている。
【０００３】
このようなＥＥＰＲＯＭ素子は、１バイト、すなわち８ビット単位で消去が可能である。各バイト別に消去が可能なように、ＥＥＰＲＯＭ素子は、各バイトごとに選択トランジスタを備える。
ここで、図１は、一般的なバイト別に消去を進めるＥＥＰＲＯＭ素子を概略的に示した回路図である。
ＥＥＰＲＯＭ素子の単位セルは、図１に示したように、１バイト、すなわち８個の単位ビットで構成されたメモリセルブロック１０、及びメモリセルブロック１０を選択するための選択トランジスタ２０を備える。
【０００４】
メモリセルブロック１０は、前述したように、８個の単位ビットで構成され、単位ビットは、ワードラインＷＬの選択時、ビットラインＢＬ１−ＢＬ８の信号をスイッチングする高電圧トランジスタＨＶ、及び選択トランジスタ２０のスイッチング時に動作されるメモリトランジスタＭＴで構成される。この際、メモリトランジスタＭＴは、実質的なＥＥＰＲＯＭ素子であって、トンネリング酸化膜、フローティングゲート電極及びコントロールゲート電極を備える。
【０００５】
選択トランジスタ２０は、ワードラインＷＬの選択時、コントロールラインＣ／Ｌの信号をメモリトランジスタＭＴに伝達する。この際、選択トランジスタ２０は、電圧降下なしに、コントロールラインＣ／Ｌに印加された電圧の大部分をメモリトランジスタＭＴに伝達するために、しきい電圧及びボディエフェクトが０Ｖに近く設計することが重要である。従来には、しきい電圧及びボディエフェクトがほぼ０Ｖに達するように、選択トランジスタ２０をベア半導体基板、例えば、Ｐ型の半導体基板に形成している。
【０００６】
このような構成を有するＥＥＰＲＯＭ素子も、半導体素子の高集積化の趨勢に合せて、さらに狭い面積に形成されることが要求されている。これにより、ＥＥＰＲＯＭ素子の面積を縮小するために、従来には、メモリセルブロック１０の面積を縮小させる方法が提案された。すなわち、従来のＥＥＰＲＯＭ素子において、メモリセルブロック１０は、約４０ないし１２０μm２程度の面積を占めており、選択トランジスタ２０は、メモリセルブロック１０に比べて微小な約１０ないし１５μm２程度の面積を占めている。したがって、現在には、ＥＥＰＲＯＭ素子の大部分の面積を占めているメモリセルブロック１０の面積を縮小させるのに努力した。
【０００７】
現在、フォトリソグラフィ工程の顕著な発展につれて、メモリセルブロック１０の単位ビットの面積を１．０ないし３．０μm２まで縮小でき、メモリセルブロック１０の面積も、１０ないし２５μm２まで縮小できている。
このようにメモリセルブロック１０の面積が縮小される場合、前記選択トランジスタ２０の面積は、全体のＥＥＰＲＯＭ素子で無視できない面積となり、さらに高集積化されたＥＥＰＲＯＭ素子を製作するために、選択トランジスタ２０の面積を縮小させる必要がある。
従来、選択トランジスタ２０の面積を縮小させるために、選択トランジスタのチャンネル長を減少させる方案が提案された。
しかし、従来と同一なゲート、ドレイン電圧（ワードライン電圧、コントロールライン電圧）が印加されている状況で、選択トランジスタ２０のチャンネル長が減少すれば、チャンネル領域に高電界が形成されて、選択トランジスタ２０のしきい電圧が低下し、接合領域に漏れ電流が発生する。
【０００８】
このように、選択トランジスタ２０のしきい電圧の低下及び漏れ電流の発生によって、選択トランジスタ２０が所望しない状態でターンオンされ、これにより、メモリトランジスタＭＴが誤動作するという問題点がある。
【非特許文献１】“ＩＥＥＥ Ｓｔａｎｄａｒｄ Ｄｅｆｉｎｅｓ ａｎｄ ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ ｏｆ Ｆｌｏａｔｉｎｇ Ｇａｔｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ａｒｒａｙｓ”（ＩＥＥＥ ｓｔｄ １００５−１９９８）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明が解決しようとする課題は、面積をさらに縮小させることができるＥＥＰＲＯＭ素子を提供するところにある。 
また、本発明が解決しようとする他の課題は、選択トランジスタの面積を縮小させると共に、ＥＥＰＲＯＭメモリトランジスタの誤動作を防止できるＥＥＰＲＯＭ素子を提供するところにある。
また、本発明が解決しようとするさらに他の課題は、前記したＥＥＰＲＯＭ素子の製造方法を提供するところにある。
【課題を解決するための手段】
【００１０】
本発明の目的と共に、その他の目的及び新たな特徴は、本明細書の記載及び添付図面によって明瞭になる。本願で開示された発明のうち、代表的な特徴の概要を簡単に説明すれば、次の通りである。
まず、本発明の一実施形態によるＥＥＰＲＯＭ素子は、半導体基板、前記半導体基板の所定領域に形成され、複数のメモリトランジスタが配置される第１領域、及び前記第１領域と隣接して形成され、前記バイト単位のメモリトランジスタに所定電圧を供給する選択トランジスタが形成される第２領域を備える。この際、前記第２領域に該当する基板濃度は、前記基板全体の濃度より高い。
【００１１】
また、本発明の他の実施形態によるＥＥＰＲＯＭ素子は、半導体基板、前記半導体基板の所定領域に形成され、バイト単位で配置されたメモリトランジスタが複数個配置されているセルブロック領域、及び前記バイト単位のメモリトランジスタをスイッチングするための選択トランジスタが備えられる選択トランジスタ領域を備える。前記選択トランジスタ領域に該当する半導体基板内に、ウェル(well)が形成されている。
【００１２】
また、本発明の他の実施形態によるＥＥＰＲＯＭ素子は、Ｐ型のシリコン基板、前記シリコン基板の所定領域に形成され、バイト単位で配列されたメモリトランジスタが複数個備えられているセルブロック領域、前記バイト単位のメモリトランジスタをスイッチングするために、バイト単位のメモリトランジスタ当り一つずつ設置される減少した線幅を有する選択トランジスタを備える選択トランジスタ領域を備える。前記セルブロック領域及び選択トランジスタ領域のうち、少なくとも一つの領域にＰウェルが形成されている。
前記Ｐ型のシリコン基板の濃度は、４．０ないし５．０×１０１４／cm３であり、前記Ｐウェルの濃度は、１０１７ないし１０２０／cm３であることが望ましく、前記Ｐウェルは、１ないし３μmの深さを有することが望ましい。
【００１３】
前記バイト単位のメモリトランジスタは、直列に連結された８個のメモリトランジスタで構成され、前記セルブロック領域は、前記メモリトランジスタのそれぞれと直列に連結される高電圧トランジスタをさらに備える。
前記メモリトランジスタは、前記半導体基板上に形成されるフローティングゲート電極、前記フローティングゲート電極の上部に形成されるコントロールゲート電極、前記コントロールゲート電極とフローティングゲート電極との間に介在されるゲート電極間の酸化膜、前記半導体基板とフローティングゲート電極との間に介在されるトンネル酸化膜及びゲート酸化膜、及び前記フローティングゲート電極の下部の半導体基板に形成されるセル接合領域で構成される。
【００１４】
前記選択トランジスタは、前記半導体基板の上部に形成されるゲート電極、前記ゲート電極の両側のＰウェル領域に形成されるソース及びドレイン領域、及び前記半導体基板とゲート電極との間に介在されるゲート酸化膜で構成される。
【００１５】
前記選択トランジスタのゲート電極は、前記メモリトランジスタのフローティングゲート電極を構成する物質、及び前記コントロールゲート電極を構成する物質の積層膜で構成される。また、減少した線幅を有する前記選択トランジスタの面積は、約５ないし７μm２であることが望ましい。
【００１６】
また、本発明の他の実施形態によるＥＥＰＲＯＭ素子の製造方法は、セルブロック領域及び選択トランジスタ領域を有するＰ型の半導体基板上に素子分離膜を形成する。次いで、前記選択トランジスタ領域にＰウェルを形成する。次いで、前記セルブロック領域にメモリトランジスタを形成し、選択トランジスタ領域に選択トランジスタを形成する。
【００１７】
また、本発明の他の実施形態によるＥＥＰＲＯＭ素子の製造方法は、まず、セルブロック領域及び選択トランジスタ領域を有するＰ型の半導体基板上に素子分離膜を形成する。次いで、前記セルブロック領域及び選択トランジスタ領域に、共通に同一な濃度を有するＰウェルを形成した後、前記セルブロック領域にメモリトランジスタを形成し、選択トランジスタ領域に選択トランジスタを形成する。
【００１８】
本発明のさらに他の実施形態によるＥＥＰＲＯＭ素子の製造方法は、まず、セルブロック領域及び選択トランジスタ領域を有するＰ型の半導体基板上に素子分離膜を形成した後、前記セルブロック領域に選択的に第１Ｐウェルを形成する。次いで、前記選択トランジスタ領域に第２Ｐウェルを形成した後、前記セルブロック領域にメモリトランジスタを形成し、選択トランジスタ領域に選択トランジスタを形成する。この際、前記第１及び第２Ｐウェルは、その濃度が相異なる。
【発明の効果】
【００１９】
本発明によれば、バイト単位のメモリトランジスタを動作させる選択トランジスタの面積を縮小させるために、選択トランジスタが形成される基板領域の濃度を相対的に増大させる。これにより、ＥＥＰＲＯＭ素子の面積を縮小させることができ、選択トランジスタの面積の縮小、すなわちチャンネル長の減少によるしきい電圧の減少を補償できる。
【発明を実施するための最良の形態】
【００２０】
以下、添付した図面に基づいて、本発明の望ましい実施形態を説明する。しかし、本発明の実施形態は、色々な他の形態に変形でき、本発明の範囲が、下述する実施形態によって限定されるものと解釈されてはならない。本発明の実施形態は、当業者に本発明をさらに完全に説明するために提供されるものである。したがって、図面での要素の形状などは、さらに明確な説明を強調するために誇張されたものであり、図面上で同一な符号で表示された要素は、同一な要素を意味する。
【００２１】
本発明は、選択トランジスタの面積を縮小させると共に、しきい電圧の低下及び漏れ電流の発生を減少させるために、選択トランジスタのチャンネル長を減少させると共に、選択トランジスタが形成される半導体基板の濃度を増大させるのにその特徴がある。
周知のように、しきい電圧は、半導体基板の濃度と次のような関係を有する。
【００２２】
【数１】
2005340833.tif 000003
【００２３】
ここで、Ｖｔは、しきい電圧を表し、Ｎａは、基板濃度を表す。前記式(1)によれば、しきい電圧Ｖｔは、基板濃度Ｎａに比例するので、基板濃度を増大させれば、減少したしきい電圧を補償できる。
【００２４】
また、本発明の選択トランジスタは、選択トランジスタのチャンネル長の減少によるしきい電圧を補償するために、最適化された濃度のウェル内に形成されるのに他の特徴がある。
このような本願発明は、ＥＥＰＲＯＭ素子の面積を縮小させるために、選択トランジスタのチャンネル長を減らし、チャンネル長の減少によるしきい電圧の低下及び漏れ電流の発生を減らすために、選択トランジスタが形成される半導体基板の濃度を増大させる。このように半導体基板の濃度を増大させることによって、しきい電圧が補償されて、漏れ電流が減少する。これにより、選択トランジスタにより駆動されるメモリトランジスタの誤動作を防止できる。
【００２５】
以下、前記した特徴を有する本発明のＥＥＰＲＯＭ素子について、さらに具体的に説明する。
本発明のＥＥＰＲＯＭ素子は、図１に示したように、複数のメモリトランジスタを備えるセルブロック領域、及びセルブロック領域を駆動させる選択トランジスタを備え、セルブロック領域及び選択トランジスタは、図２に示したように、半導体基板１００上に集積される。図２で、セルブロック領域は、図面符号“Ａ”で表示し、選択トランジスタが形成される領域（以下、選択トランジスタ領域）は、図面符号“Ｂ”で表示した。
【００２６】
セルブロック領域Ａ及び選択トランジスタ領域Ｂを有する半導体基板１００は、Ｐ型のシリコン基板であり、半導体基板１００は、４．０ないし５．０×１０１４／cm３程度の不純物濃度を有することができる。セルブロック領域Ａ及び選択トランジスタ領域Ｂ内に、アクティブ領域を限定できるように、素子分離膜１０５が形成される。素子分離膜１０５は、例えばＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）方式で形成でき、特に、セルブロック領域Ａの素子分離膜１０５は、アクティブ領域がフィンガータイプを有することが可能なように、一定間隔離隔されて形成される。
【００２７】
セルブロック領域Ａ上には、前記図１に示したように、複数の高電圧トランジスタ及び複数のメモリトランジスタ１５０が形成され、図２には、複数のメモリトランジスタ１５０のみが示してある。メモリトランジスタ１５０は、図２及び図３に示したように、素子分離膜１０５の間のアクティブ領域の上部に形成されるフローティングゲート電極１２０、フローティングゲート電極１２０の上部に形成されるゲート電極間の絶縁膜１２５、ゲート電極間の絶縁膜１２５の上部に形成されるコントロールゲート電極１３０を備える。フローティングゲート電極１２０及びコントロールゲート電極１３０は、例えば、ドーピングされたポリシリコン膜で形成され、ゲート電極間の絶縁膜１２５は、例えば、ＯＮＯ（Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ）膜で形成されることができる。半導体基板１００とフローティングゲート電極１２０との間には、ゲート酸化膜１１０が介在されており、ゲート酸化膜１１０は、それぞれのアクティブ領域上で、相対的に狭い厚さを有するトンネリング領域１１０ａを備える。周知のように、トンネリング領域１１０ａを通じて、電荷がフローティングゲート電極１２０に移動する。フローティングゲート電極１２０の下部のアクティブ領域１００に、セル接合領域１４０が形成される。この際、一つのセルブロック領域Ａ内には、８個のフローティングゲート電極１２０と、前記フローティングゲート電極１２０を覆う一つのコントロールゲート電極１３０とが形成される。
【００２８】
現在、ＥＥＰＲＯＭ素子は、実質的に電荷をプログラム及び消去するメモリトランジスタ１５０のスイッチング特性を改善するために努力し続けている。メモリトランジスタ１５０は、プログラム及び消去特性を改善させるために、プログラム効率及び消去効率を改善させねばならない。
消去効率αｅは、下記の式(2)で表現される。
【００２９】
【数２】
2005340833.tif 000004
【００３０】
ここで、Ｃｏｎｏは、フローティングゲート電極１２０とコントロールゲート電極１３０との間のキャパシタンスであり、Ｃｔｕｎは、トンネリング領域での基板１００とフローティングゲート電極１２０との間のキャパシタンスであり、Ｃｇｏｘは、基板１００とフローティングゲート電極１２０との間のキャパシタンスを表す。
【００３１】
前記の式によって、消去効率αｅを改善させるためには、Ｃｏｎｏを増大させねばならない。そのためには、ゲート電極間の絶縁膜１２５の厚さを減少させねばならない。現在、蒸着技術の発達により、ゲート電極間の絶縁膜１２５を十分な厚さに減少させることができるので、消去効率αｅを改善できる。
一方、プログラム効率αｐは、下記の式(3)で表現される。
【００３２】
【数３】
2005340833.tif 000005
【００３３】
前記の式によって、プログラム効率αｐを改善させるためには、Ｃｔｕｎを減少させねばならない。そのためには、トンネリング領域１１０ａの線幅を減少せねばならない。現在には、フォトリソグラフィ工程の発展により、トンネリング領域１１０ａの線幅を十分に減少させることができるので、プログラム効率を改善できる。このように消去効率及びプログラム効率を改善させることによって、メモリトランジスタ１５０のスイッチング特性を大きく改善できる。
【００３４】
一方、選択トランジスタ領域Ｂ上に、選択トランジスタ１６０が形成される。選択トランジスタ１６０は、ゲート電極１３５、及びゲート電極１３５の両側に位置するソース、ドレイン領域１４１、１４２を備える。選択トランジスタ１６０のゲート電極１３５は、フローティングゲート電極１２０の物質及びコントロールゲート電極１３０の物質の積層膜で構成され、選択トランジスタ１６０で、フローティングゲート電極１２０の物質とコントロールゲート電極１３０の物質との間には、メモリトランジスタのように、ゲート電極間の絶縁膜１２５が介在されている。ゲート電極１３５と半導体基板１００との間に、ゲート酸化膜１１０が介在されている。
【００３５】
この際、本実施形態では、選択トランジスタ１６０が占める面積を縮小するために、ゲート電極１３５の線幅を所定長さほど減少させる。例えば、本実施形態では、選択トランジスタ１６０のゲート電極１３５の線幅を、従来のゲート電極１３５の線幅より２分の１程度減少させて、全体の選択トランジスタ１６０が占める面積を、５ないし７μm２、望ましくは、６μm２程度にする。
【００３６】
周知のように、選択トランジスタ１６０の面積、すなわち選択トランジスタ１６０のゲート電極の線幅（チャンネル長）が減少すれば、短チャンネル効果により、選択トランジスタ１６０のしきい電圧Ｖｔが減少する。しきい電圧Ｖｔが減少すれば、選択トランジスタ１６０が不完全にターンオンされて、セルブロック領域Ａ内のメモリトランジスタ１５０が誤動作される。
【００３７】
このような問題点を解決するために、本実施形態では、選択トランジスタ１６０が形成される半導体基板１００の領域（選択トランジスタ領域Ｂ）の濃度を選択的に増加させる。すなわち、前記数１で説明したように、しきい電圧Ｖｔは、基板１００の濃度Ｎａと比例する。これにより、選択トランジスタ１３５が形成される領域の基板１００濃度Ｎａを所定値ほど増大させれば、減少したしきい電圧Ｖｔを補償できる。
【００３８】
選択トランジスタ領域Ｂの基板１００濃度を増大させる第１の方法として、図２に示したように、選択トランジスタ領域Ｂに選択的にＰウェル１００ａを形成する方法である。この際、Ｐウェル１００ａの濃度は、しきい電圧Ｖｔが０．５ないし１Ｖに近くなる最適の濃度であることが望ましく、約１ないし３μmの深さを有することができる。
【００３９】
また、選択トランジスタ領域Ｂの基板１００濃度を増大させるための第２の方法では、図４に示したように、セルブロック領域Ａ及び選択トランジスタ領域Ｂに、共通的にＰウェル１００ｂを形成する方法である。この際、Ｐウェル１００ｂの濃度は、基板１００の濃度より大きく、セルブロック領域Ａのメモリトランジスタ１５０が最適の動作を行える濃度で決まる。このような場合、Ｐウェル１００ｂの濃度は、１０１７ないし１０２０／cm３であり、前記のようなＰウェル１００ｂの濃度で、選択トランジスタ１６０のしきい電圧Ｖｔは、約０．５ないし１．１Ｖレベルであり、その深さは、１ないし３μmである。
【００４０】
この際、Ｐウェル１００ｂは、図４のように、セルブロック領域Ａ及び選択トランジスタ領域Ｂに、同一な濃度で共通的に形成されることができる。また、図５に示したように、セルブロック領域Ａ及び選択トランジスタ領域Ｂのそれぞれに、Ｐウェル１００ｃ、１００ｄを形成でき、セルブロック領域Ａに形成されるＰウェル１００ｃと、選択トランジスタ領域Ｂに形成されるＰウェル１００ｄの濃度は相異なる。このような場合、セルブロック領域Ａに形成されるＰウェル１００ｃの濃度は、メモリトランジスタ１５０が最適のスイッチング動作を行える程度の濃度であることが望ましく、選択トランジスタ領域Ｂに形成されるＰウェル１００ｄの濃度は、選択トランジスタ１６０のしきい電圧が、０．５ないし１．１Ｖに近接可能な程度の濃度であることが望ましい。
【００４１】
選択トランジスタ１６０のしきい電圧Ｖｔが、前記のように、０．５Ｖ以上であっても、メモリトランジスタ１５０のスイッチング特性が、従来に比べて非常に改善されたので、メモリトランジスタ１５０の動作に問題とならない。すなわち、メモリトランジスタ１５０の消去効率及びプログラム効率が、半導体製造工程の発展で改善されているので、選択トランジスタ１６０によって、従来より若干小さい程度の電圧（前記増加したしきい電圧が考慮された電圧）が印加されても、メモリトランジスタ１５０の動作には、影響を及ぼさない。
【００４２】
次いで、半導体基板１００の結果物の上部に、層間絶縁膜１７０が形成される。層間絶縁膜１７０の上部に、選択トランジスタ１６０のソース、ドレイン１４１、１４２とそれぞれコンタクトされるように、金属配線１８０ａ、１８０ｂが形成される。この際、金属配線１８０ｂにより、選択トランジスタ１６０のドレイン１４２（あるいはソース）とメモリトランジスタ１５０のコントロールゲート電極１３０とが、電気的に連結される。
【００４３】
次の表１は、従来のＥＥＰＲＯＭ素子、及び本発明によるＥＥＰＲＯＭ素子の面積の縮小率を比較した表である。ここで、メモリトランジスタ１５０の単位面積を（Ａ）μm２と設定し、選択トランジスタ１６０の面積は、従来より２分の１程度減少した（Ｂ）μm２と設定した。また、従来の選択トランジスタの面積は、（Ｃ）μm２と設定した。
【００４４】
【表１】
2005340833.tif 000006
【００４５】
前記表１によれば、選択トランジスタの面積の縮小によって、全体のＥＥＰＲＯＭ素子の有効単位セルの面積が大きく縮小した。これにより、ＥＥＰＲＯＭ素子のサイズを減少させつつ、メモリセルトランジスタの誤動作を防止できる。
【００４６】
図６ないし図９に示すように、本発明の実施形態によるＥＥＰＲＯＭ素子の製造方法を説明する。
まず、図６に示したように、セルブロック領域Ａ及び選択トランジスタ領域Ｂを有する半導体基板１００、すなわち、Ｐ型のシリコン基板の所定部分にアクティブ領域を形成できるように、周知のＳＴＩ方式で素子分離膜１０５を形成する。
【００４７】
次に、前記図２のように、選択トランジスタ領域ＢにＰウェルを形成するために、図７に示したように、選択トランジスタ領域Ｂが露出されるように、周知のフォトリソグラフィ工程により、フォトレジストパターン１０７を形成する。次いで、露出された選択トランジスタ領域Ｂに所定深さにＰ型不純物、例えば、ボロン不純物を注入した後に熱処理して、Ｐウェル１００ａを形成する。本実施形態の場合、選択トランジスタ領域Ｂの基板濃度を最適化できるので、しきい電圧ＶｔをＯ．５ないし１．０Ｖに近接するように調節できる。
【００４８】
また、前記図４のように、セルブロック領域Ａ及びメモリトランジスタ領域Ｂに、共通にＰウェルを形成するために、図８に示したように、素子分離膜１０５が形成された半導体基板１００に、Ｐ型不純物を所定深さに注入した後に熱処理して共通にＰウェル１００ｂを形成できる。この際、Ｐウェル１００ｂの濃度は、メモリトランジスタが最適の動作を行える程度の濃度であることが望ましい。このような場合、選択トランジスタ１６０のしきい電圧は０Ｖ以上に上昇できるが、メモリトランジスタ１５０のスイッチング特性の向上によって、しきい電圧が０Ｖ以上となっても、メモリトランジスタ１５０の動作に影響を及ぼさない。本実施形態の場合、セルブロック領域Ａ及びメモリトランジスタ領域Ｂに、共通的にＰウェル１００ｂを形成するので、セルブロック領域Ａ及びメモリトランジスタ領域Ｂを、選別的にマスキングするためのフォトレジストパターン及び複数のイオン注入工程が要求されない。これにより、工程を単純化できる。
【００４９】
一方、前記図５のように、セルブロック領域Ａ及びメモリトランジスタ領域Ｂのそれぞれに、Ｐウェルを形成するために、図９に示したように、セルブロック領域Ａが露出されるように、第１フォトレジストパターン（図示せず）を形成した後、露出されたセルブロック領域Ａに所定濃度のＰ型不純物を注入して熱処理して、第１ Ｐウェル１００ｃを形成する。第１ Ｐウェル１００ｃの濃度は、メモリトランジスタ１５０（図５参照）が、最適の状態で動作できる程度の濃度であることが望ましい。次いで、第１フォトレジストパターンを除去した後、選択トランジスタ領域Ｂが露出されるように、半導体基板１００の上部に第２フォトレジストパターン１０８を形成する。露出された選択トランジスタ領域Ｂに、所定濃度のＰ型不純物を注入して熱処理して、第２ Ｐウェル１００ｄを形成する。第２ Ｐウェル１００ｄの濃度は、選択トランジスタ１６０（図５参照）のしきい電圧が、０．５ないし１．０Ｖに近接可能な程度の濃度であることが望ましい。この際、第１ Ｐウェル１００ｃ及び第２ Ｐウェル１００ｄを形成する工程は、その順序を変えて実施できる。本実施形態によれば、工程は、前述した実施形態に比べて増えるが、セルブロック領域Ａ及び選択トランジスタ領域Ｂのそれぞれに、最適の基板濃度を提供できるという長所がある。
【００５０】
次いで、図２、図４及び図５に示したように、Ｐウェルが形成された半導体基板１００の上部にゲート酸化膜１１０を形成し、セルブロック領域Ａの所定部分にトンネリング領域１１０ａを形成して、トンネリング酸化膜を確定する。次いで、フローティングゲート電極の物質を蒸着及びパターニングして、セルブロック領域Ａにフローティングゲート電極１２０を形成し、選択トランジスタ領域Ｂに下部ゲート電極１２０を形成する。次いで、セルブロック領域Ａ上のみに、選択的にゲート電極間の絶縁膜１２５、例えばＯＮＯ酸化膜を蒸着する。次いで、半導体基板１００の結果物の上部に、コントロールゲート電極の物質を蒸着及びパターニングして、セルブロック領域Ａにコントロールゲート電極１３０を形成し、選択トランジスタ領域Ｂに上部ゲート電極１３０を形成する。この際、ゲート間の絶縁膜１２５は、選択トランジスタ領域Ｂ上にも形成されることができる。このような場合、選択トランジスタ領域Ｂでの下部ゲート電極１２０（フローティングゲート電極の物質）と上部ゲート電極１３０（コントロールゲート電極の物質）とが、互いに電気的にコンタクトされるように連結せねばならない。セルブロック領域Ａ及び選択トランジスタ領域Ｂのアクティブ領域に、不純物、例えばＮ型不純物を注入して、セルブロック領域Ａにセル接合領域１４０を形成し、選択トランジスタ領域Ｂにソース、ドレイン領域１４１、１４２を形成する。この際、セル接合領域１４０は、トンネル酸化膜の形成前に形成することが望ましい。半導体基板の結果物の上部に層間絶縁膜１７０を形成し、ソース、ドレイン領域１４１、１４２及びコントロールゲート電極１３０が露出されるように、層間絶縁膜１７０を所定部分エッチングする。次いで、層間絶縁膜１７０の上部にソース領域とコンタクトされるように、第１金属配線を形成し、ドレイン領域及びコントロールゲート電極１３０が電気的に連結されるように、第２金属配線を形成する。
【００５１】
以上、本発明を望ましい実施形態を挙げて詳細に説明したが、本発明は、前記実施形態に限定されず、本発明の技術的思想の範囲内で、当業者によって色々な変形が可能である。
【産業上の利用可能性】
【００５２】
ＥＥＰＲＯＭ素子の面積を縮小させることができるので、高集積のＥＥＰＲＯＭを製作でき、選択トランジスタのしきい電圧の減少を補償できるので、メモリトランジスタの誤動作を防止できる。
【図面の簡単な説明】
【００５３】
【図１】一般的なＥＥＰＲＯＭ素子の回路図である。
【図２】本発明の一実施形態によるＥＥＰＲＯＭ素子の断面図である。
【図３】図２のメモリトランジスタを拡大して示した断面図である。
【図４】本発明の他の実施形態によるＥＥＰＲＯＭ素子の断面図である。
【図５】本発明のさらに他の実施形態によるＥＥＰＲＯＭ素子の断面図である。
【図６】本発明の実施形態によるＥＥＰＲＯＭ素子の製造方法を説明するための断面図である。
【図７】本発明の実施形態によるＥＥＰＲＯＭ素子の製造方法を説明するための断面図である。
【図８】本発明の実施形態によるＥＥＰＲＯＭ素子の製造方法を説明するための断面図である。
【図９】本発明の実施形態によるＥＥＰＲＯＭ素子の製造方法を説明するための断面図である。
【符号の説明】
【００５４】
１００      半導体基板
１００ａ    Ｐウェル
１０５      素子分離膜
１１０      ゲート酸化膜
１１０ａ    トンネリング領域
１２０      フローティングゲート電極
１２５      ゲート電極間の絶縁膜
１３０      コントロールゲート電極
１４０      セル接合領域 
１４１      ソース領域
１４２      ドレイン領域
１５０      メモリトランジスタ
１６０      選択トランジスタ
１７０      層間絶縁膜
１８０ａ，１８０ｂ    金属配線
【図１】
2005340833.tif 000007
【図２】
2005340833.tif 000008
【図３】
2005340833.tif 000009
【図４】
2005340833.tif 000010
【図５】
2005340833.tif 000011
【図６】
2005340833.tif 000012
【図７】
2005340833.tif 000013
【図８】
2005340833.tif 000014
【図９】
2005340833.tif 000015