(57)【要約】【課題】ＩＥＧＴのターンオンロスを低減化し、高耐圧化を図る。【解決手段】ｎ-層３と、ｎ-層３の第１の主表面に垂直方向に形成するゲート電極８と、ゲート電極８間に配置されるｐベース層５と、ｐベース層５内に配置されるｎエミッタ領域６及びバックゲート領域７と、ｎ-層３の第２の主表面に配置されるｐコレクタ領域２と、ゲート電極８間のｐベース層５を配置しないｎ-層３においてゲート電極８と同程度か若しくは深い深さまで形成されたｐ領域４と、ｐ領域４内において第１の主表面に対して垂直方向に配置され，ダミートレンチ内埋め込み材１１と絶縁膜１２とからなるダミートレンチゲートと、ゲート電極８とエミッタ領域６，ベース層５，ｎ-層３との界面に形成されたゲート絶縁膜９と、エミッタ領域６及びバックゲート領域７と電気的に接触するエミッタ電極１０と、コレクタ領域２と電気的に接触するコレクタ電極１とを備える半導体装置。【選択図】図１
2005294649.tif 000002
【特許請求の範囲】
【請求項１】
半導体層と、
該半導体層の第１の主表面に対して垂直方向に前記半導体層の内部に形成された一対のゲート電極と、
前記ゲート電極間に配置されるベース層と、
該ベース層内に配置されるエミッタ領域と、
前記半導体層の前記第１の主表面に対向する第２の主表面に配置され，前記ベース層と同一導電型のコレクタ領域と、
前記ベース層を配置しない前記半導体層に配置され、前記ベース層と同一導電型のダミー領域と、
前記ダミー領域内に前記第１の主表面に対して垂直方向に形成されたダミートレンチと、
前記ゲート電極と前記ベース層との界面に形成されたゲート絶縁膜
とを備える半導体装置。
【請求項２】
前記ダミートレンチは、ダミートレンチ内埋め込み材と該ダミートレンチ内埋め込み材の底部と側壁部を被覆する絶縁膜とからなるダミートレンチゲートを備えることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ダミー領域はフローティング状態にされていることを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記ダミー領域は前記エミッタ領域と短絡されていることを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項５】
前記ゲート電極は前記ダミートレンチゲートよりも深く形成されたことを特徴とする請求項２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、注入促進型絶縁ゲートトランジスタ（ＩＥＧＴ）の損失低減化と耐圧向上に寄与する。
【背景技術】
【０００２】
大容量のパワーエレクトロニクス装置では、従来のサイリスタ、ゲート・ターン・オフ・サイリスタ（ＧＴＯ）のような大容量パワーデバイスに替わり、ＩＧＢＴの応用が進んでおり、より高耐圧のＩＧＢＴが求められている。ＩＧＢＴを高耐圧化する場合には、オン電圧の増大をいかに克服するかが問題となっている。
【０００３】
オン電圧の増大を低減できる電子注入促進（ＩＥ）効果を備え、ＧＴＯ並みの低オン電圧特性を有し、ＩＧＢＴ同様に駆動が容易で、かつ高い遮断能力を備えたＩＥＧＴも提案され、大容量化が進められている（例えば、非特許文献１及び特許文献１参照）。
【特許文献１】特許第２９５０６８８号公報
【非特許文献１】家坂  進他著「パワーエレクトロニクス用大容量ＩＥＧＴ」 東芝レビューＶｏｌ.５５,Ｎｏ．７,２０００年７月,ｐ．７−１４
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来のＩＥＧＴは、例えば、図３５に示すように、高抵抗半導体層からなるｎ-層３の第１の主表面に配置されるベース層５と、ベース層５内に配置されるエミッタ領域６及びバックゲート領域７と、ｎ-層３の第２の主表面に配置されるコレクタ領域２と、第１の主表面に対して垂直方向にベース層５よりも十分に深い深さに至るまで高抵抗半導体層からなるｎ-層３中に形成されたゲート電極８と、第１の主表面に対して垂直方向にゲート電極８と同程度か若しくは深い深さまで高抵抗半導体層からなるｎ-層３中に形成されたｐ領域４と、ゲート電極８とベース層５との界面に形成されたゲート絶縁膜９と、ｎ-層３の第１の主表面においてエミッタ領域６及びバックゲート領域７と電気的に接触するエミッタ電極１０と、コレクタ領域２と電気的に接触するコレクタ電極１とを備える。
【０００５】
従来構造のＩＥＧＴでは、図３５に示すように、ベース層５を形成しないｎ-層３の部分に、深い拡散層からなるｐ領域４を形成する。ｐ領域４に正孔が蓄積されることで、ゲートターンオン動作時のミラー期間に発生するオン損失の低減化を実現している。
【０００６】
ｐ領域４の不純物密度は高い方が望ましい。しかしながら、ｎ-層３の表面から深い拡散層としてｐ領域４を形成する必要があるため、ｐ領域４の不純物密度はあまり高く設定できない。例えば、ゲート電極８の底部と同程度の深さにおけるｐ領域４とｎ-層３間のｐｎ接合近傍において、ｐ領域４の不純物密度は１×１０15ｃｍ-3以上に設定することは難しい。  
更に又、ｐ領域４の形成時において、横方向拡散によって、ゲート電極８を追い越す程度まで深くｐ領域４を形成した場合には、ｐ領域４がベース層５と接触し、ベース層５の電位が不安定になると共に、実質的にベース層５と同電位の領域の面積が増大して、動作速度が遅くなるという問題点がある。
【０００７】
一方、ゲート電極８の底部と同程度の深さにおけるｐ領域４とｎ-層３間のｐｎ接合近傍において、ｐ領域４の不純物密度を１×１０17ｃｍ-3以上にすると、損失緩和効果が大きく得られることがシミュレーションから判明し、構造上如何に実現するかが課題となっている。
【０００８】
本発明の目的は、ターンオンロスを低減化すると共に高耐圧化を実現する半導体装置を提供することにある。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明の特徴は、（イ）半導体層と、（ロ）半導体層の第１の主表面に対して垂直方向に半導体層の内部に形成された一対のゲート電極と、（ハ）ゲート電極間に配置されるベース層と、（ニ）ベース層内に配置されるエミッタ領域と、（ホ）半導体層の第１の主表面に対向する第２の主表面に配置され，ベース層と同一導電型のコレクタ領域と、（へ）ベース層を配置しない半導体層に配置され、ベース層と同一導電型のダミー領域と、（ト）ダミー領域内に第１の主表面に対して垂直方向に形成されたダミートレンチと、（チ）ゲート電極とベース層との界面に形成されたゲート絶縁膜とを備える半導体装置であることを要旨とする。
【発明の効果】
【００１０】
本発明の半導体装置によれば、ＩＥＧＴのターンオンロスを低減することができる。
【発明を実施するための最良の形態】
【００１１】
次に、図面を参照して、本発明の第１乃至第３の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１２】
また、以下に示す第１乃至第４の実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１３】
（第１の実施の形態）
本発明の第１の実施の形態に係る半導体装置としてのＩＥＧＴの構造は、例えば、図１（ａ）及び（ｂ）に示すように、高抵抗半導体層からなるｎ-層３と、高抵抗半導体層からなるｎ-層３の第１の主表面に対して垂直方向に高抵抗半導体層からなるｎ-層３の内部に形成された一対のゲート電極８と、ゲート電極８間に配置されるベース層５と、ベース層５内に配置されるエミッタ領域６及びバックゲート領域７と、高抵抗半導体層からなるｎ-層３の第１の主表面に対向する第２の主表面に配置され，ベース層５と同一導電型のコレクタ領域２と、ベース層５を配置しない高抵抗半導体層からなるｎ-層３に配置され、ベース層５と同一導電型のダミー領域となるｐ領域４と、ダミー領域となるｐ領域４内において第１の主表面に対して垂直方向にダミー領域となるｐ領域４の内部に配置され，ダミートレンチ内埋め込み材１１と，ダミートレンチ内埋め込み材１１の底部と側壁部を被覆する絶縁膜１２とからなるダミートレンチゲートと、ゲート電極８とベース層５との界面に形成されたゲート絶縁膜９と、ｎ-層３の第１の主表面においてエミッタ領域６及びバックゲート領域７と電気的に接触するエミッタ電極１０と、ｎ-層３の第２の主表面においてコレクタ領域２と電気的に接触するコレクタ電極１とを備える。
【００１４】
ベース層５とコレクタ領域２はダミー領域としてのｐ領域４と同一導電型である。エミッタ領域６はベース層５と反対導電型である。
【００１５】
ここで、「ダミートレンチゲート」とは、ｐ領域４内に複数本形成された浮遊状態のゲート電極構造であって、図１（ａ）及び（ｂ）においてダミートレンチ内埋め込み材１１と絶縁膜１２からなる構造をいう。製造工程においてダミートレンチのエッチング溝を介してボロンのイオン注入を実施して、ｐ領域４を深くかつ高不純物密度に形成する上で利用される構造である。ｐ領域４がベース層５と接触しないようにするために、ｐ領域４の横方向拡散を考慮して、「ダミートレンチゲート」の深さはゲート電極８と同程度か浅く形成することが望ましい。又、「ダミートレンチゲート」の位置をゲート電極８から離隔して配置しても良い。
【００１６】
本発明の第１の実施の形態に係る半導体装置におけるＩＥＧＴでは、図１に示すように、ゲート電極８間において、ベース層５を配置しないｎ-層３部分に、深い拡散層からなるｐ領域４を配置する。ｐ領域４に正孔が蓄積されることで、ゲートターンオン動作時のミラー期間に発生するオン損失の低減化を実現している。ｐ領域４の不純物密度は高い方が正孔を蓄積させる効果が高いため望ましい。又、コレクタ領域２との間の高耐圧化を実現するためにもｐ領域４の不純物密度は高い方が望ましい。
【００１７】
そのため、ｎ-層３の表面から深い位置に拡散層としてｐ領域４を形成する必要があるため、ダミートレンチを利用して、ｐ領域４の不純物密度を高く形成している。このように、ダミートレンチを利用して、ゲート電極８と同程度の深さにおけるｐｎ接合近傍において、ｐ領域４の不純物密度を１×１０17ｃｍ-3以上にすることができる。
【００１８】
ダミートレンチゲートはｐ領域４内にフローティング状態になるように形成されており、しかも深い拡散層からなる接合面を均一に形成するために、複数本配置する。微細化が要求される場合には、単一本であっても良い。また、ｐ領域４の電位はフローティングであってもよく、或いは又エミッタ領域６と短絡しても良い。更に、ダミートレンチを絶縁材などで埋め込んだダミートレンチゲート以外の構造であっても良い。
【００１９】
ダミートレンチの底部およびダミートレンチの側壁を通してボロンを拡散することで、高不純物密度のｐ領域４をゲート電極８間に拡散形成することが可能となる。この場合、高不純物密度のｐ領域４に沿って等電位面が滑らかに形成されるためホールが等電位面の隙間に溜まることがなく、ゲート電圧印加時のターンオン損失を抑制できる。
【００２０】
ダミートレンチを形成し、その底部および側壁からｐ領域４をイオン注入、拡散するため、１×１０16ｃｍ-3以上の高濃度層がトレンチ深さで形成することができる。
【００２１】
ｐ領域４内における不純物密度プロファイルのシミュレーション結果は、図２に示すように表される。ダミートレンチからの拡散プロファイルは、ゲート電極８用のトレンチ溝Ｇの近傍において、約４．５５×１０15ｃｍ-3程度の結果が得られている。又、ｐ領域４内の不純物密度プロファイルは略均一化されており、このようなシミュレーション結果から、結果として等電位面が得られることが予想できる。図２において、Ｄ１，Ｄ２はダミートレンチゲートの形成予定領域のトレンチ溝を表し、Ｇがゲート電極８の形成予定領域のトレンチ溝を表している。又、図２に示す例ではゲート電極８用のトレンチ溝Ｇの方がダミートレンチ溝Ｄ１，Ｄ２のエッチング溝よりも深く形成されている例が示されている。
【００２２】
本発明の第１の実施の形態に係る半導体装置の製造方法は、ｐ領域４を先に形成し、その後ベース層５を形成している。更にダミートレンチゲートを先に形成し、最後にゲート電極８を形成している。
【００２３】
（ａ）図３に示すように、高抵抗半導体層からなるｎ-層３の第２の主表面である裏面に対して、ｐ型導電型のコレクタ領域２を形成後、第１の主表面上にトレンチマスク材１３を堆積する。
【００２４】
（ｂ）次に、図４に示すように、トレンチマスク材１３をマスクとして、パターニング後、反応性イオンエッチング（ＲＩＥ）工程を実施し、トレンチ形状のエッチング溝を形成する。
【００２５】
（ｃ）次に、図５に示すように、バッファ酸化後、エッチング溝の側壁部に絶縁膜１４を形成し、全面にボロンのイオン注入を実施して、活性化アニ−ル後、ｐ領域４を形成する。イオン注入においては、斜めイオン注入を利用しても良い。
【００２６】
（ｄ）次に、図６に示すように、トレンチマスク材１３を除去後、絶縁膜１４を剥離する。（ｅ）次に、図７に示すように、バッファ酸化後、ベース層５を形成するためのボロンイオン注入工程を実施し、アニールによる拡散工程によって、ベース層５を形成する。
【００２７】
（ｆ）次に、図８に示すように、ダミートレンチ埋め込み材１１となるポリシリコンをＣＶＤ工程によって堆積する。
【００２８】
（ｇ）次に、図９に示すように、化学的機械的研磨技術（ＣＭＰ）等によって、ダミートレンチ埋め込み材１１となるポリシリコンをエッチバックし、ダミートレンチ埋め込み材１１を埋め込むと共に、ｎ-層３表面を平坦化する。
【００２９】
（ｈ）次に、図１０に示すように、全面にトレンチマスク材１５を堆積後、マスクパターニング処理によって、ゲート電極８の形成予定領域に対するＲＩＥを実施し、トレンチ溝を形成する。
【００３０】
（ｉ）次に、図１１に示すように、ゲート電極８の形成予定領域のトレンチ溝内の内壁にゲート絶縁膜９を形成し、その後、全面にポリシリコンを堆積し、ゲート電極８を形成する。
【００３１】
（ｊ）次に、図１２に示すように、ゲート電極８となるポリシリコンをエッチバックし、ゲート電極８を形成する。この場合、ＣＭＰによるエッチバックと、ＲＩＥによる選択エッチングを組み合わせても良い。トレンチマスク材１５とゲート電極８とのエッチング選択比の取れる条件でＲＩＥを実行する。
【００３２】
（ｋ）次に、ＣＭＰによって平坦化処理を実行した後、それぞれマスクパターニング処理によって、ベース層５内にエミッタ領域６及びバックゲート領域７を形成し、図１に示すようなＩＥＧＴの構造を実現する。
【００３３】
以上のように、本発明の第１の実施の形態に係る半導体記憶装置によれば、ＩＥＧＴにおいて、ゲート電極８間のベース層５の存在しないｎ- 層３に対して形成されるｐ領域４内にゲート電極８として使用しないダミートレンチゲートを備え、このダミートレンチゲートをｐ領域４を深くかつ高不純物密度に形成する手段として用いることができる。
【００３４】
イオン注入技術によって、ダミートレンチゲートの底部および側壁からボロンを拡散することで、ｐ領域４を深くかつ高不純物密度に形成することが可能となる。この場合のイオン注入技術としては、斜めイオン注入等の指向性を持たせたイオン注入技術を利用しても良い。この深くかつ高不純物密度に形成されたｐ領域４にコレクタ領域２から注入されたホール（正孔）が蓄積され、ベース層５を通して、正孔がエミッタ領域６側に抜けてしまうのを防ぐことができる。更に、ｐ領域４は、ゲート電極８の深さと同程度の深さまで高不純物密度領域として形成されることから、正孔がこの隣接するゲート電極８間のｐ領域４に溜まり易い。このため、ターンオンロスの増大を抑制することができる。
【００３５】
ｐ領域４は、電気的にフローティングにすることで正孔の突き抜け効果は低減できるが、エミッタ領域６と短絡したほうがｐ領域４に蓄積されるホールの導通パスを確保でき、又ｐ領域４の電位を安定化することができることから、ターンオンロスは低減できる。このようなターンオンロスの低減効果は、ｐ領域４の不純物密度が高い程効果が高い。
【００３６】
又、製造工程上、ダミートレンチゲートの形成後にゲート電極８を形成することで、ゲート電極８の形成後の熱工程を抑制できる。
【００３７】
（第２の実施の形態）
本発明の第２の実施の形態に係る半導体装置としてのＩＥＧＴの構造は、図１（ａ）及び（ｂ）に示す本発明の第１の実施の形態に係る半導体装置の構造と実質的に同等である。製造方法のみ異なるため、製造方法を中心として説明する。
【００３８】
本発明の第２の実施の形態に係る半導体装置の製造方法は、ｐ領域４を先に形成し、その後、ダミートレンチゲートを先に形成している。更に、その後ベース層５を形成し、最後にゲート電極８を形成している。ダミートレンチゲートをベース層５よりも先に形成する点で、第１の実施の形態に係る製造方法１と異なっている。
【００３９】
（ａ）図３に示すように、高抵抗半導体層からなるｎ-層３の第２の主表面である裏面に対して、ｐ型導電型のコレクタ領域２を形成後、第１の主表面上にトレンチマスク材１３を堆積する。
【００４０】
（ｂ）次に、図４に示すように、トレンチマスク材１３をマスクとして、パターニング後、反応性イオンエッチング（ＲＩＥ）工程を実施し、トレンチ形状のエッチング溝を形成する。
【００４１】
（ｃ）次に、図５に示すように、バッファ酸化後、エッチング溝の側壁部に絶縁膜１４を形成し、全面にボロンのイオン注入を実施して、活性化アニ−ル後、ｐ領域４を形成する。イオン注入においては、斜めイオン注入を利用しても良い。
【００４２】
（ｄ）次に、図１３に示すように、全面にダミートレンチ埋め込み材１１となるポリシリコンをＣＶＤ工程によって堆積する。
【００４３】
（ｅ）次に、図１４に示すように、ダミートレンチ埋め込み材１１をエッチバックし、埋め込む。
【００４４】
（ｆ）次に、図１５に示すように、トレンチマスク材１３として使用した厚い絶縁膜を除去する。
【００４５】
（ｇ）次に、図１６に示すように、バッファ酸化膜１６を形成した後、バッファ酸化膜１６を通して全面にボロンのイオン注入を実施する。
【００４６】
（ｈ）次に、図１７に示すように、全面にトレンチマスク材１５を堆積後、マスクパターニング工程によって、ゲート電極８の形成予定領域に対する窓開けを行い、その後ＲＩＥによって、トレンチ溝を形成する。
【００４７】
（ｉ）次に、図１８に示すように、トレンチ溝の側壁部分に対してゲート絶縁膜９を形成すると共に、熱処理による拡散工程に伴って、深い拡散層となるｐ領域４と、ベース層５を同時に形成する。尚、図１８では、ゲート電極８を形成する予定のトレンチ溝の深さがダミートレンチゲートに比べ深く形成された構造例が示されている。
【００４８】
（ｊ）次に、図１９に示すように、ゲート電極８となるポリシリコンを全面に堆積する。尚、図１９においては、ベース層５の幅が広く形成された構造例が示されている。図１８の差はマスク寸法上に差だけであって、製造工程上は同等である。
【００４９】
（ｋ）次に、図２０に示すように、ポリシリコンをエッチバックして、ゲート電極８を形成する。
【００５０】
（ｌ）次に、ＣＭＰによって平坦化処理を実行した後、それぞれマスクパターニング処理によって、ベース層５内にエミッタ領域６及びバックゲート領域７を形成し、図１に示すようなＩＥＧＴの構造を実現する。図１８において説明したように、ゲート電極８の形成予定領域のトレンチ溝のエッチング深さを調整することによって、ダミートレンチゲートよりもゲート電極８を深く形成することもでき、また図２０に示すように、略同等の高さに形成することもできる。
【００５１】
（第３の実施の形態）
本発明の第３の実施の形態に係る半導体装置としてのＩＥＧＴの構造は、図１（ａ）及び（ｂ）に示す本発明の第１の実施の形態に係る半導体装置の構造と実質的に同等である。製造方法のみ異なるため、製造方法を中心として説明する。
【００５２】
本発明の第３の実施の形態に係る半導体装置の製造方法は、まず先に、ｐ領域４とベース層５を同時に形成し、その後、ダミートレンチゲートを先に形成している。更に、最後にゲート電極８を形成している。
【００５３】
（ａ）図３に示すように、高抵抗半導体層からなるｎ-層３の第２の主表面である裏面に対して、ｐ型導電型のコレクタ領域２を形成後、第１の主表面上にトレンチマスク材１３を堆積する。
【００５４】
（ｂ）次に、図４に示すように、トレンチマスク材１３をマスクとして、パターニング後、反応性イオンエッチング（ＲＩＥ）工程を実施し、トレンチ形状のエッチング溝を形成する。
【００５５】
（ｃ）次に、図２１に示すように、トレンチマスク材１３を除去する。
【００５６】
（ｄ）次に、図２２に示すように、バッファ酸化後、エッチング溝の側壁部及び底部を含む全面に絶縁膜１２を形成し、全面にボロンのイオン注入を実施して、活性化アニ−ル後、ｐ領域４及びベース層５を形成する。イオン注入においては、斜めイオン注入を利用しても良い。
【００５７】
（ｅ）次に、図２３に示すように、ダミートレンチ内埋め込み材１１となるポリシリコンを全面に堆積する。
【００５８】
（ｆ）次に、図２４に示すように、ＣＭＰによってポリシリコンをエッチバックし、平坦部の絶縁膜１２も同時にエッチングして、平坦化を実現する。
【００５９】
（ｇ）次に、図２５に示すように、トレンチマスク材１５を全面に堆積後、マスクパターニング工程を経て、トレンチ溝形成のための窓開け後、ＲＩＥ工程によって、ゲート電極８の形成予定領域のためのトレンチ溝を形成する。
【００６０】
（ｈ）次に、図２６に示すように、トレンチ溝の側壁部分に対してゲート絶縁膜９を形成し、更に、ゲート電極８となるポリシリコンを全面に堆積する。
【００６１】
（ｉ）次に、図２７に示すように、ポリシリコンをエッチバックして、ゲート電極８を形成する。
【００６２】
（ｊ）次に、ＣＭＰによって平坦化処理を実行した後、それぞれマスクパターニング処理によって、ベース層５内にエミッタ領域６及びバックゲート領域７を形成し、図１に示すようなＩＥＧＴの構造を実現する。
【００６３】
ベース層５と同時にｐ領域４を形成するために、ダミートレンチゲートをベース層５の拡散距離の２倍以内の間隔で形成しても良い。本製造方法３では追いこみ拡散をベース拡散と同時に行える上、ゲート電極８を大きな拡散の後に作るため、ゲート部のリークが起こりにくい。
【００６４】
ダミートレンチを形成し、その底部および側壁からｐ領域４をイオン注入、拡散するため、１×１０16ｃｍ-3以上の高濃度層がトレンチ深さで形成することができる。
【００６５】
（第４の実施の形態）
本発明の第４の実施の形態に係る半導体装置としてのＩＥＧＴの構造は、図１（ａ）及び（ｂ）に示す本発明の第１の実施の形態に係る半導体装置の構造と実質的に同等である。製造方法のみ異なるため、製造方法を中心として説明する。
【００６６】
本発明の第４の実施の形態に係る半導体装置の製造方法は、まず先に、ダミートレンチゲートを形成し、その後、ｐ領域４とベース層５を同時に形成している。更に、最後にゲート電極８を形成している。
【００６７】
（ａ）図３に示すように、高抵抗半導体層からなるｎ-層３の第２の主表面である裏面に対して、ｐ型導電型のコレクタ領域２を形成後、第１の主表面上にトレンチマスク材１３を堆積する。
【００６８】
（ｂ）次に、図４に示すように、トレンチマスク材１３をマスクとして、パターニング後、反応性イオンエッチング（ＲＩＥ）工程を実施し、トレンチ形状のエッチング溝を形成する。
【００６９】
（ｃ）次に、図２１に示すように、トレンチマスク材１３を除去する。
【００７０】
（ｄ）次に、図２８に示すように、トレンチ溝の側壁部分及び底部を含む全面にバッファ酸化膜となる絶縁膜１２を形成した後、絶縁膜１２を通してボロンのイオン注入を実施し、アニール後、ｐ領域４を形成する。この際のイオン注入工程においては、斜めイオン注入等を実施しても良い。
【００７１】
（ｅ）次に、図２９に示すように、全面にダミートレンチ内埋め込み材１１となるポリシリコンを堆積する。
【００７２】
（ｆ）次に、図３０に示すように、ポリシリコンをエッチバックし、平坦化する。この際、ＣＭＰによって、ポリシリコンをエッチングすると共に、ＲＩＥ及びウェットエッチングを併用しても良い。結果として、絶縁膜１２を残した状態で平坦化を実現している。
【００７３】
（ｇ）次に、図３１に示すように、全面にトレンチマスク材１５を堆積後、ゲート電極８の形成予定領域に対して、マスクパターニング工程によって窓開けし、トレンチ形状のエッチング溝を形成する。
【００７４】
（ｈ）次に、図３２に示すように、トレンチ形状のエッチング溝の底部及び側壁部にゲート絶縁膜９を形成すると共に、熱処理による拡散工程によってベース層５及びｐ領域４を形成する。
【００７５】
（ｉ）次に、図３３に示すように、ゲート電極８となるポリシリコンを全面に堆積する。
【００７６】
（ｊ）次に、図３４に示すように、ポリシリコンをエッチバックして、ゲート電極８を形成する。
【００７７】
（ｋ）次に、ＣＭＰによって平坦化処理を実行した後、それぞれマスクパターニング処理によって、ベース層５内にエミッタ領域６及びバックゲート領域７を形成し、図１に示すようなＩＥＧＴの構造を実現する。
【００７８】
ベース層５と同時にｐ領域４を形成するために、ダミートレンチゲートをベース層５の拡散距離の２倍以内の間隔で形成しても良い。本製造方法４では追いこみ拡散をベース拡散と同時に行える上、ゲート電極８を大きな拡散の後に作るため、ゲート部のリークが起こりにくい。
【００７９】
（その他の実施の形態）
上記のように、本発明は第１乃至第４の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００８０】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【００８１】
【図１】本発明の第１の実施の形態に係る半導体装置の（ａ）模式的平面パターン構成図、（ｂ）Ｉ−Ｉ線に沿う模式的素子断面構造図。
【図２】ｐ領域４内における不純物密度プロファイルのシミュレーション結果を示す図であって、ｐ領域４内の不純物密度プロファイルは略均一化され、結果として等電位面が得られることが予想できる図。
【図３】本発明の第１の実施の形態に係る半導体装置の製造方法の一工程を説明する模式的素子断面構造図。
【図４】本発明の第１の実施の形態に係る半導体装置の製造方法の一工程を説明する模式的素子断面構造図。
【図５】本発明の第１の実施の形態に係る半導体装置の製造方法の一工程を説明する模式的素子断面構造図。
【図６】本発明の第１の実施の形態に係る半導体装置の製造方法の一工程を説明する模式的素子断面構造図。
【図７】本発明の第１の実施の形態に係る半導体装置の製造方法の一工程を説明する模式的素子断面構造図。
【図８】本発明の第１の実施の形態に係る半導体装置の製造方法の一工程を説明する模式的素子断面構造図。
【図９】本発明の第１の実施の形態に係る半導体装置の製造方法の一工程を説明する模式的素子断面構造図。
【図１０】本発明の第１の実施の形態に係る半導体装置の製造方法の一工程を説明する模式的素子断面構造図。
【図１１】本発明の第１の実施の形態に係る半導体装置の製造方法の一工程を説明する模式的素子断面構造図。
【図１２】本発明の第１の実施の形態に係る半導体装置の製造方法の一工程を説明する模式的素子断面構造図。
【図１３】本発明の第２の実施の形態に係る半導体装置の製造方法の一工程を説明する模式的素子断面構造図。
【図１４】本発明の第２の実施の形態に係る半導体装置の製造方法の一工程を説明する模式的素子断面構造図。
【図１５】本発明の第２の実施の形態に係る半導体装置の製造方法の一工程を説明する模式的素子断面構造図。
【図１６】本発明の第２の実施の形態に係る半導体装置の製造方法の一工程を説明する模式的素子断面構造図。
【図１７】本発明の第２の実施の形態に係る半導体装置の製造方法の一工程を説明する模式的素子断面構造図。
【図１８】本発明の第２の実施の形態に係る半導体装置の製造方法の一工程を説明する模式的素子断面構造図。
【図１９】本発明の第２の実施の形態に係る半導体装置の製造方法の一工程を説明する模式的素子断面構造図。
【図２０】本発明の第２の実施の形態に係る半導体装置の製造方法の一工程を説明する模式的素子断面構造図。
【図２１】本発明の第３の実施の形態に係る半導体装置の製造方法の一工程を説明する模式的素子断面構造図。
【図２２】本発明の第３の実施の形態に係る半導体装置の製造方法の一工程を説明する模式的素子断面構造図。
【図２３】本発明の第３の実施の形態に係る半導体装置の製造方法の一工程を説明する模式的素子断面構造図。
【図２４】本発明の第３の実施の形態に係る半導体装置の製造方法の一工程を説明する模式的素子断面構造図。
【図２５】本発明の第３の実施の形態に係る半導体装置の製造方法の一工程を説明する模式的素子断面構造図。
【図２６】本発明の第３の実施の形態に係る半導体装置の製造方法の一工程を説明する模式的素子断面構造図。
【図２７】本発明の第３の実施の形態に係る半導体装置の製造方法の一工程を説明する模式的素子断面構造図。
【図２８】本発明の第４の実施の形態に係る半導体装置の製造方法の一工程を説明する模式的素子断面構造図。
【図２９】本発明の第４の実施の形態に係る半導体装置の製造方法の一工程を説明する模式的素子断面構造図。
【図３０】本発明の第４の実施の形態に係る半導体装置の製造方法の一工程を説明する模式的素子断面構造図。
【図３１】本発明の第４の実施の形態に係る半導体装置の製造方法の一工程を説明する模式的素子断面構造図。
【図３２】本発明の第４の実施の形態に係る半導体装置の製造方法の一工程を説明する模式的素子断面構造図。
【図３３】本発明の第４の実施の形態に係る半導体装置の製造方法の一工程を説明する模式的素子断面構造図。
【図３４】本発明の第４の実施の形態に係る半導体装置の製造方法の一工程を説明する模式的素子断面構造図。
【図３５】従来のＩＥＧＴの模式的素子断面構造図。
【符号の説明】
【００８２】
１…コレクタ電極
２…コレクタ領域
３…ｎ-層
４…ｐ領域
５…ベース層
６…エミッタ領域
７…バックゲート領域
８…ゲート電極
９…ゲート絶縁膜
１０…エミッタ電極
１１…ダミートレンチ内埋め込み材
１２，１４…絶縁膜
１３,１５…トレンチマスク材
１６…バッファ酸化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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