(57)【要約】【課題】  回路規模の小型化を図る。【解決手段】  本発明による分割加算式マッチトフィルタシステムに関して、シフトレジスタ部１１は、スペクトル拡散率２５６の２乗分の１に対応するタップ数を有し、受信データを保持しつつビットシフトを行う。拡散コード発生部１９は、受信データのデータレート３．８４ＭＨｚの実質的に１６倍の演算レート６１ＭＨｚに従って、該タップ数に分割された拡散コードを発生する。拡散コード保持部１３は、該演算レートに従って、拡散コード発生部１９で発生された分割拡散コードを順次に保持する。乗算部１５及び加算部１７は、該演算レートに従って、シフトレジスタ部１１で保持されている受信データと、拡散コード保持部１３で保持されている分割拡散コードとの積和演算を実行する。累積加算／記憶部２１は、相関演算の位相が同じ処理シーケンスに該当する相関値を累積加算して記憶する。【選択図】  図３
2005303928.tif 000002
【特許請求の範囲】
【請求項１】
スペクトル拡散率の約数に対応するタップ数を有し、受信データをそのデータレートに従ってビットシフトするデータシフト手段と、
該データレートよりも高い演算レートに従って、分割された拡散コードを順次保持するコード保持手段と、
該演算レートに従って、該データシフト手段で保持されている受信データと該コード保持手段で保持されている分割された拡散コードとの積和演算を行う演算手段と、
を備える分割加算式マッチトフィルタ。
【請求項２】
該データレートの１クロック内で、異なるシンボルのそれぞれに対応する拡散コードを該分割された拡散コードとして発生するコード発生手段をさらに備える、
請求項１記載の分割加算式マッチトフィルタ。
【請求項３】
該コード発生手段は、該分割された拡散コードを該積和演算の位相に基づいて選択的に出力する選択出力手段を備える、
請求項２記載の分割加算式マッチトフィルタ。
【請求項４】
該積和演算の位相が同じ処理シーケンスに該当する相関値を累積加算して記憶する累積加算／記憶手段をさらに備える、
請求項１記載の分割加算式マッチトフィルタ。
【請求項５】
請求項１乃至４のいずれか記載のマッチトフィルタを備える移動体通信端末。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタルフィルタの分野に関し、移動体通信端末等での構成要素として実現される分割加算式マッチトフィルタシステムに関する。
【背景技術】
【０００２】
ＣＤＭＡ（Code Division Multiple Access）移動通信方式を採用した携帯電話が普及している。この通信方式における同期捕捉は、通常、移動局が最も近い基地局を探し出して位置登録するために用いられるセルサーチャ機能と、近傍の基地局からのパイロット信号をサーチして該信号の強度とオフセット値とを常時監視するパスサーチャ機能とに分かれる。これらの機能におけるサーチ回路として、一般にマッチトフィルタが適用されている。
【０００３】
移動局では、はじめに、アンテナにより受信された信号は、搬送波信号と該搬送波信号の位相が９０°だけ移相された信号とで別々に乗算される。次いで、この乗算結果はフィルタリングされ、ベースバンド帯域（ＰＮコード帯域）の同相成分信号（以下、Ｉ（inphase）相信号）及び直交位相成分信号（以下、Ｑ（quadrature）相信号）が得られる。この１次復調により得られたＩ相及びＱ相信号は、移動局内部でＩ相及びＱ相信号のそれぞれについて発生された拡散コードと１チップ毎に乗算される。この乗算結果は、互いに加算されて相関値が得られる。さらに、各相関値を２乗して加算することで、受信信号の相関パワーが得られる。
【０００４】
図１は、従来技術としてのマッチトフィルタの原理を示す回路図である。このマッチトフィルタでは、相関値を得るために、受信された信号（Ｉ相及びＱ相信号）は、フリップフロップ（ＦＦ）からなるレジスタで保持され、データレートに従って順次にシフトされる。この受信信号は、コード発生器１，２で発生される拡散コードＣI（ｎ）及びＣQ（ｎ）と順次に積和演算される。この積和演算の結果、最も高い相関パワーを与える相関位置が、拡散コードが一致している位相位置とみなされ、同期をとるべき位置であると判断される。
【０００５】
具体的には、図１に示されるマッチトフィルタでは、スペクトル拡散率である相関長（チップ数＝２５６）に対応するタップ数を有するレジスタで受信信号が保持される。この受信信号は、該相関長に対応する長さの拡散コードを乗算係数として、チップ毎に並列に乗算が実行される。この乗算結果は、互いに加算されて相関値が得られる。次の１チップがレジスタに入力されるとき、レジスタで保持されている受信データが１チップだけシフトされ、次の積和演算が実行される。これにより、１チップ分だけ位相がシフトされた位置での相関値が得られる。
【特許文献１】特開２００３−１５８４７５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従来の同期捕捉方式で採用されているマッチトフィルタは、Ｉ相成分及びＱ相成分のそれぞれについて、受信信号と拡散コードとの乗算を行い、この乗算結果を加算する。たとえば、スペクトル拡散率を２５６とし、相関をとる区間を１ビット、すなわちレジスタ全区間とする場合を考える。この場合、次の受信信号がレジスタに入力されるまでの１チップの間、すなわち１ビットの２５６分の１の間には、Ｉ相成分及びＱ相成分共に、レジスタで既に保持されている２５６チップの受信信号と２５６チップの拡散コードとの間でそれぞれ２５６回の乗算が並列に行われ、この２５６回分の乗算結果が全て加算される必要がある。
【０００７】
図２は、従来技術としてのマッチトフィルタの詳細な構成を例示する回路図である。このマッチトフィルタは、受信データを保持及びビットシフトするシフトレジスタ部１、拡散コードを保持する拡散コード保持部３、乗算処理を行う乗算部５、及び該乗算結果を加算する加算部７を含んでいる。また、図２では、外部ユニットとして設けられる場合がある拡散コード発生部９も示されている。このマッチトフィルタは、上記したスペクトル拡散率が２５６チップの場合に対応しており、シフトレジスタ部１及び拡散コード保持部３は、２５６チップに対応する２５６個のフリップフロップ（ＦＦ）から構成されている。
【０００８】
なお、図１及び図２に示されるマッチトフィルタは、１チップ毎に相関値を得る回路構成であるが、１チップを複数のサンプルポイントでオーバサンプリングし、このオーバサンプリングされた位相毎に相関値を得ようとする場合、レジスタ数が更に増加することになる。
【０００９】
したがって、要求される仕様に応じて、５００〜１０００次の有限長インパルス応答（ＦＩＲ）デジタルフィルタが必要とされる。たとえば、図２に例示されるマッチトフィルタをＦＩＲフィルタ構成に基づいて実現しようとした場合、シフトレジスタ部１及び拡散コード保持部３のために、非常に大きな回路規模となる。また、シフトレジスタ部１は、回路規模の増加に加え、データレートでシフト動作を常時実行するために、非常に高い動作率となり消費電流が大きくなる。
【００１０】
本発明の目的は、回路規模を小型化することができる分割加算式マッチトフィルタシステムを提供することにある。
【課題を解決するための手段】
【００１１】
本発明による分割加算式マッチトフィルタシステムは、データシフト手段、コード保持手段、演算手段、コード発生手段、更には累積加算／記憶手段により実現される。データシフト手段は、スペクトル拡散率の約数に対応するタップ数を有し、受信データを保持しつつ、そのデータレートに従ってビットシフトする。コード保持手段は、該データレートよりも高い演算レートに従って、該タップ数に分割された拡散コードを順次保持する。演算手段は、該演算レートに従って、該データシフト手段で保持されている受信データと該コード保持手段で保持されている分割された拡散コードとの積和演算を行う。
【００１２】
また、コード発生手段は、該データレートの１クロックの間で、異なるシンボルのそれぞれに対応する拡散コードを該分割された拡散コードとして同時に連続発生する。この場合、コード発生手段は、該分割された拡散コードを該積和演算の位相に基づいて選択的に出力する選択出力手段を備えている。さらに、累積加算／記憶手段は、該積和演算の位相が同じ処理シーケンスに該当する相関値を累積加算して記憶する、
【発明の効果】
【００１３】
本発明によれば、回路規模を小型化することができる分割加算式マッチトフィルタシステムが実現される。
【発明を実施するための最良の形態】
【００１４】
以下、添付図面を参照しつつ、本発明の好適な実施の形態を詳細に説明する。
図３は、本発明の実施の形態に係る分割加算式マッチトフィルタシステム（以下、マッチトフィルタと呼ぶ）の構成を例示する回路図である。
【００１５】
はじめに、本発明の概念を簡単に説明する。本発明によるマッチトフィルタは、シフトレジスタ部１１で受信データをビットシフトするためのデータレートと、乗算部１５及び加算部１７で積和演算を行うための演算レートとの違いに着目することで実現されたものである。
【００１６】
特に、本実施の形態に係るマッチトフィルタでは、このレートの違いを最大限に利用するため、シフトレジスタ部１１及び拡散コード保持部１３が１６タップのレジスタを共に有している。この１６タップのマッチトフィルタにより、従来の２５６タップのマッチトフィルタ（図２参照）の性能が実質的に実現される。
【００１７】
本実施の形態に係るマッチトフィルタは、シフトレジスタ部１１、拡散コード保持部１３、乗算部１５、加算部１７、拡散コード発生部１９及び累積加算／記憶部２１とから構成されている。
【００１８】
シフトレジスタ部１１は、たとえば、移動局内部での１次復調により得られたＩ相信号及びＱ相信号（以下、受信データと呼ぶ）をそれぞれ保持し、この保持された受信データをそのデータレートに応じてビットシフトする。本実施の形態では、受信データは、データレート３．８４ＭＨｚに従いビットシフトされる。
【００１９】
先に述べたように、本実施の形態に係るマッチトフィルタは、スペクトル拡散率が２５６チップの場合に対応している。シフトレジスタ部１１は、１６個のフリップフロップ回路１１−０〜１５を有している。これらのフリップフロップ回路１１−０〜１５は、該拡散率２５６の２乗分の１に対応するタップ数１６（＝２５６／１６）に相当する。このシフトレジスタ部１１において、１６ビットの受信データが順次にシフトされる。
【００２０】
拡散コード発生部１９は、相関演算のために、Ｉ相信号及びＱ相信号のそれぞれに対応する拡散コードを発生する。本実施の形態では、拡散コード発生部１９は、外部ユニット（図示せず）で発生された高速クロックに従って、Ｉ相信号及びＱ相信号のそれぞれに対応した拡散コードを発生する。この高速クロックの演算レートは、約６１ＭＨｚであり、先の受信データのデータレート３．８４ＭＨｚに比べて約１６倍のレートである。また、発生される拡散コードは、全体で２５６チップからなる拡散コードのうちの１６チップを１単位とする分割された拡散コード（以下、分割拡散コードと呼ぶ）である。
【００２１】
また、本実施の形態では、拡散コード発生部１９は、２つのコード発生器１９−１，１９−２を有している（図５参照）。各コード発生器１９−１，１９−２は、Ｉ相信号及びＱ相信号のそれぞれに対応した拡散コードをそれぞれ発生する。また、コード発生器１９−１，１９−２は、データレート３．８４ＭＨｚの１サイクルで、すなわち、シフトレジスタ部１１で受信データがビットシフトされるまでの間に、互いに異なるシンボルのそれぞれに対応する拡散コードを分割拡散コードとして、同時かつ連続的に発生することができる。
【００２２】
また、拡散コード発生部１９は、所定の発生ルールに基づいて、コード発生器１９−１，１９−２のそれぞれで連続的に発生される分割コードを選択的に出力する。本実施の形態では、この選択出力により、データレート３．８４ＭＨｚの１サイクルで、分割拡散コードが拡散コード保持部１３に１０回出力される。
【００２３】
後述するが、この「所定の発生ルール」とは、乗算部１５での乗算処理の対象となる１６ビットの受信データに対して、固有かつ規則的に割り当てられる分割拡散コード、及び該分割拡散コードの規則的な発生順序等を規定している。
【００２４】
拡散コード保持部１３は、拡散コード発生部１９で発生されるＩ相信号及びＱ相信号のそれぞれに対応する分割拡散コードを順次に保持する。本実施の形態では、拡散コード保持部１３は、拡散コード発生部１９の動作と同様に、演算レート６１ＭＨｚに従い動作する。
【００２５】
また、本実施の形態では、拡散コード保持部１３は、シフトレジスタ部１１の構成と同様に、１６個のフリップフロップ回路（ＦＦ）１３−０〜１５から構成される。したがって、拡散コード保持部１３では、演算レート６１ＭＨｚの１クロック毎に、１６チップからなる分割拡散コードの入れ替えが行われる。
【００２６】
乗算部１５は、シフトレジスタ部１１で保持されている１６ビットの受信データと、拡散コード保持部１３で保持されている１６ビットの分割拡散コードとを乗算する。具体的には、乗算部１５は、Ｉ相信号及びＱ相信号からなる受信データと、Ｉ相及びＱ相信号のそれぞれに対応する分割拡散コードとの複素乗算を行う。本実施の形態では、乗算部１５は、拡散コード発生部１９の動作と同様に、演算レート６１ＭＨｚに従い動作する。
【００２７】
また、本実施の形態では、乗算部１５は、シフトレジスタ部１１及び拡散コード保持部１３のフリップフロップ回路の数に対応して、１６個の乗算回路１５−０〜１５を有している。したがって、乗算部１５では、演算レート６１ＭＨｚの１クロックで、１６タップに対応する１６回の乗算が行われる。さらに、本実施の形態では、この乗算処理は、演算レート６１ＭＨｚの１６サイクルのうち１０サイクルで行われる（図１２の最下段参照）。
【００２８】
つぎに、乗算部１５では、データレート３．８４ＭＨｚの１サイクル後に、すなわち、シフトレジスタ部１１で保持されている受信データが１ビットシフトされた後に、新たに保持される受信データと、該受信データに対応して順次保持される分割拡散コードとの乗算処理が行われる。
【００２９】
加算部１７は、乗算部１５からの乗算結果を加算する。加算部１７は、乗算結果のＩ相成分及びＱ相成分をそれぞれ加算するための加算器１７−１，１７−２を有している。本実施の形態では、加算部１７は、乗算部１５の動作と同様に、演算レート６１ＭＨｚに従い動作する。このため、加算部１７は、演算レート６１ＭＨｚの１クロックで実行される１６回分の乗算結果を加算し、この加算結果を相関値として出力する。
【００３０】
累積加算／記憶部２１は、加算部１７から相関値を、既に記憶されている相関値であって、かつ演算の位相が同じ相関値と累積加算し、この累積加算の結果を記憶する。本実施の形態では、累積加算／記憶部２１は、拡散コード発生部１９の動作と同様に、演算レート６１ＭＨｚに従い動作する。このため、累積加算／記憶部２１は、演算レート６１ＭＨｚの１クロックで、加算部１７からの１つの相関値に対する累積加算処理を実行する。さらに、本実施の形態では、この加算処理は、先の乗算処理に対応して、データレート３．８４ＭＨｚの１サイクルで１０回行われる（図１２参照）。
【００３１】
後述するが、この「演算の位相」は、相関演算の処理シーケンスを識別するものである（図１０及び図１１：矢印２５−１〜１０参照）。たとえば、２５６チップの受信データと２５６チップの拡散コードとの相関演算（図２参照）では、受信データが１ビットシフトされる間に２５６回の乗算処理が実行されるが、この２５６回の乗算処理を１６チップ単位に時分割に実行した場合の１６回分の処理シーケンスが、本実施の形態における１つの演算位相の処理シーケンスに対応している。
【００３２】
また、本実施の形態では、累積加算／記憶部２１は、加算器２１−１〜２、フリップフロップ回路（ＦＦ）２１−３，フリップフロップ回路２１−４及びランダムアクセスメモリ（以下、ＲＡＭと呼ぶ）２１−５を有している。加算部１７からの１つの相関値とＲＡＭ２１−５のアドレスとは、先の演算位相に基づいて予め規則的に対応付けされている（図１５及び図１６参照）。加算器２１−１，２１−２は、相関値のＩ相成分及びＱ相成分にそれぞれ対応している。
【００３３】
加算部１７からの相関値は、ＲＡＭ２１−５での読み出し時間に合わせて、フリップフロップ回路（ＦＦ）２１−３で一時的に保持される。この保持された相関値は、ＲＡＭ２１−５から読み出された相関値と加算器２１−１，２１−２でそれぞれ加算され、この加算結果は、先に読み出されたときのアドレスに記憶される。各アドレスに記憶されている相関値は、フリップフロップ回路２１−４で一時的に保持された後、Ｉ相成分及びＱ相成分毎に出力される。
【００３４】
以下、本実施の形態に係るマッチトフィルタの動作を詳細に説明する。
はじめに、シフトレジスタ部１１は、受信データを保持しつつ、そのデータレート３．８４ＭＨｚに従って受信データを順次にシフトする。ここで、シフトレジスタ部１１に保持される受信データに関する状態の定義を行う。
【００３５】
図４は、本実施の形態に係るマッチトフィルタのシフトレジスタ部１１の動作の一過程を例示する図である。ここでは、２５６チップに対応する受信データ“０，…，１５，…，４８，…，６３，…，２５５”が１６チップ単位に分割されて形成される受信データ（以下、基本受信データと呼ぶ）のうち、基本受信データ“４８−６３”を例に説明する。
【００３６】
図４（Ａ）を参照して、シフトレジスタ部１１には、受信データ“３３−４８”が保持されており、拡散コード保持部１３には、シンボルＡに対応する拡散コードのうち、先頭チップを含む分割拡散コード“Ａ２４０−２５５”が保持されている。本実施の形態では、基本受信データ“０−１５”〜“２４０−２５５”（図１０及び図１１：上段参照）に関して、その先頭のチップがシフトレジスタ部１１に最初に保持された状態をその基本受信データの０／１６位相の状態と定義する。したがって、図４（Ａ）は、基本受信データ“４８−６３”に関する０／１６位相の状態を示している。
【００３７】
同様に、図４（Ｂ）を参照して、シフトレジスタ部１１には、受信データ“３４−４９”が保持されている。この状態は、図４（Ａ）の状態に対して、受信データが１ビットシフトされた状態である。また、拡散コード保持部１３には、図４（Ａ）の状態と同じ分割拡散コード“Ａ２４０−２５０”が保持されている。図４（Ｂ）の状態は、基本受信データ“４８−６３”に関する１／１６位相の状態を示している。
【００３８】
さらに、図４（Ｃ）を参照して、シフトレジスタ部１１には、受信データ“４７−６２”が保持されている。この状態は、図４（Ａ）の状態に対して、受信データが１４ビットシフトされた状態である。また、拡散コード保持部１３には、図４（Ａ）の状態と同じ分割拡散コード“Ａ２４０−２５０”が保持されている。図４（Ｃ）の状態は、基本受信データ“４８−６３”に関する１４／１６位相の状態を示している。
【００３９】
さらに、図４（Ｄ）を参照して、シフトレジスタ部１１には、基本受信データである受信データ“４８−６３”が保持されている。この状態は、図４（Ａ）の状態に対して、受信データが１５ビットシフトされた状態である。また、拡散コード保持部１３には、図４（Ａ）の状態と同じ分割拡散コード“Ａ２４０−２５０”が保持されている。図４（Ｄ）の状態は、基本受信データ“４８−６３”に関する１５／１６位相の状態を示している。
【００４０】
なお、この位相の定義は、１６チップ分の基準受信データに関するものであるが、２５６チップの受信データ全体に関する定義として、受信データを形成している１チップの先頭チップ“０”からのずれをチップ位相と定義する。たとえば、図４（Ａ）に示される受信データの１チップ“４８”のチップ位相は、“４８”である。
【００４１】
図５は、本実施の形態に係るマッチトフィルタの拡散コード発生部１９の詳細構成を例示するブロック図である。また、図６は、本実施の形態に係るマッチトフィルタのコード発生器１９−１による分割拡散コードの発生タイミングを例示している。図７は、本実施の形態に係るマッチトフィルタのコード発生器１９−２による分割拡散コードの発生タイミングを例示している。さらに、図８及び図９は、本実施の形態に係るマッチトフィルタの拡散コード発生部１９全体としての分割拡散コードの選択出力タイミングを例示している。なお、図９は、図８と時間的に連続している。
【００４２】
図５を参照して、拡散コード発生部１９は、２つのコード発生器１９−１〜２、及びセレクタ４９から構成されている。コード発生器１９−１は、フレーム先頭値用レジスタ２９、セレクタ３１、シンボル初期値用レジスタ３３、セレクタ３５、第一のコード発生用レジスタ３７、第一のコード発生用レジスタを１６チップだけ進める論理部３９（以下、論理部３９と呼ぶ）から構成されている。同様に、コード発生器１９−２は、シンボル初期値用レジスタ４１、セレクタ４３、第二のコード発生用レジスタ４５、第二のコード発生用レジスタを１６チップだけ進める論理部４７（以下、論理部４７と呼ぶ）から構成されている。
【００４３】
ここで、拡散コード発生部１９が意図する所定の発生タイミングの理解のため、図１０及び図１１を説明する。
図１０及び図１１は、本実施の形態に係るマッチトフィルタの受信データと分割拡散コードとの対応関係を説明する図である。なお、図１０は、点ａ，ｂ，ｃ及びｄで図１１と時間的に連続している。これらの図は、シフトレジスタ部１１に保持される受信データと、拡散コード保持部１３で順次保持される分割拡散コードとの対応関係を示している。
【００４４】
図１０及び図１１の上段には、一連のシンボルＺ，Ａ及びＢを２５６チップの拡散コードでそれぞれスペクトル拡散した場合の拡散コードの区間がそれぞれ示されている。これらの区間に対応して、全体で２５６チップの長さに対応する受信データが“０−１５”〜“２４０−２５５”に１６分割されて示されている。
【００４５】
また、図１０の「シンボル」の列には、シンボルＺ，Ａ及びＢが示されており、「演算位相」の列には、これらシンボルＺ，Ａ及びＢのそれぞれに対応する分割拡散コードが関与する相関演算の位相の番号“４８”等が示されている。この演算位相の番号は、説明の便宜上、ある拡散コードの先頭１６チップが受信データと相関演算されるときの、該受信データの先頭のチップ位相で示されている。たとえば、矢印２５−１で示されるシンボルＡに関する演算位相の番号“４８”に対応する処理シーケンスは、基本受信データのチップ位相“４８”から開始されることを示している。
【００４６】
したがって、演算位相“４８”は、分割拡散コード“Ａ２４０−２５５”が基本受信データ“４８−６３”の０／１６位相（図４（Ａ）参照）の状態から開始される処理シーケンス、すなわち矢印２５−１で表される時分割の積和演算処理を識別する。上述したが、この処理シーケンスは、従来の２５６タップ・マッチトフィルタ（図２参照）で１ビットシフトされる間に同時に実行される２５６回分の乗算処理に相当する。
【００４７】
なお、図４を用いて説明したように、図１０及び図１１の例は、各基本受信データに関して１５／１６位相の状態を示している。したがって、たとえば、基本受信データ“４８−６３”に関する０／１６位相の状態から、各位相状態において分割拡散コード“Ａ２４０−２５５”及び“Ｚ１２８−１４８”〜“Ｚ０−１５”からなるコードグループが１６回発生されていることになる。矢印２３は、このときの発生順序も示しており、現在のシンボルＡに対応する拡散コードを優先して、各拡散コードの先頭チップから分割拡散コードが昇順に発生されることを示している。
【００４８】
図５の拡散コード発生部１９の動作の説明に戻り、たとえば、図１０及び図１１の上段に示されるシンボルＡに対応する拡散コードの区間では、２つのシンボルＺ，Ａに対応する分割拡散コードが混在して発生される。この区間では、シンボルＡが現在のシンボルであり、シンボルＺが１つ前のシンボルである。また、この区間では、たとえば、シンボルＡに対応する分割拡散コードがコード発生器１９−１から発生され、シンボルＺに対応する分割拡散コードがコード発生器１９−２から発生される。
【００４９】
同様に、シンボルＢの拡散コードの区間では、２つのシンボルＡ，Ｂに対応する拡散コードが混在して発生される。この区間では、シンボルＢが現在のシンボルになり、シンボルＡは１つ前のシンボルとなる。また、この区間では、たとえば、シンボルＡに対応する分割拡散コードの発生は、コード発生器１９−２に移行して行われる。シンボルＢに対応する拡散コードの発生は、コード発生器１９−２で新たに行われる。このように、コード発生器１９−１，１９−２は、現在のシンボルに対応する分割拡散コードと、１つ前のシンボルに対応する分割拡散コードとに対応して設けられている。
【００５０】
図６の最上段には、横方向について、受信データのデータレート３．８４ＭＨｚの１サイクルが示されている。ここで、左から右への方向が時系列の経過を示している。また、縦方向について、基本受信データを便宜的に示すカウント値“０”，“１”，．．．“１５”が示されている。このカウント値のそれぞれに対応して、０／１６位相から１５／１６位相の状態（図４参照）が示されている。また、それぞれの位相状態において、現在のシンボルＡに対応する分割拡散コード“Ａ２４０−２５５”〜“Ａ０−１５”が示されている。
【００５１】
図６に例示されるように、本実施の形態では、受信データのデータレート３．８４ＭＨｚの１サイクルで、演算レート６１ＭＨｚに従って、分割拡散コードが先頭１６チップ“Ａ２４０−２５５”から昇順に１６回にわたり連続発生される。特に、太枠で示された分割拡散コードのみが、拡散コード発生部１９の出力として、セレクタ４９から選択的に出力される。その結果、ある基本受信データの０／１６位相から１５／１６位相の状態のそれぞれでは、データレート３．８４ＭＨｚの１サイクルの所定のタイミングで、同じ分割拡散コードが出力される。
【００５２】
図７は、図６と同じフォーマットで例示されており、図６に例示される基本受信データのカウント値及び各位相の状態に対応して、発生される分割拡散コード及びそのタイミングが例示されている。
【００５３】
図６と同様に注目すべき点は、受信データのデータレート３．８４ＭＨｚの１サイクルで、演算レート６１ＭＨｚに従って、分割拡散コードが先頭１６チップ“Ｚ２４０−２５５”から昇順に１６回にわたり連続発生されることである。特に、太枠で示された分拡散コードのみが、拡散コード発生部１９の出力として、セレクタ４９から選択的に出力される。その結果、ある基本受信データの０／１６位相から１５／１６位相の状態では、データレート３．８４ＭＨｚの１サイクルの所定のタイミングで、同じ分割拡散コードが出力される。
【００５４】
以下、図５から図９を適宜参照しつつ、図１０及び図１１に例示されるシンボルＡの拡散コードの区間を中心とした拡散コード発生器１９−１，１９−２の動作を説明する。
【００５５】
図５において、動作開始初期値は、拡散コードの初期値であり、具体的には、スクランブルコードの位置を示している。この初期値は、チップ位相“０”に間に合うタイミングで、セレクタ３１を介してシンボル初期値レジスタ３３，４１にロードされる。また、フレーム先頭値レジスタ２９に保持されている先頭値は、拡散コードの先頭値であり、スクランブルコードの１フレームの終了値に到達したときに、セレクタ３１を介してシンボル初期値レジスタ３３，４１にロードされる。
【００５６】
図６及び図７の基本受信データのカウント値“０”における０／１６位相の状態から説明する。このカウント値は、図１０の上段に示される受信データ“４８−６３”に対応している。このとき、図５に示されるコード発生器１９−１のシンボル初期値用レジスタ３３には、シンボルＡに対応する拡散コードの初期値“Ａ２４０−２５５”が保持されている。この初期値は、セレクタ３５を介して第一のコード発生用レジスタ３７で保持される。また、コード発生器１９−２のシンボル初期値用レジスタ４１には、シンボルＺに対応する拡散コードの初期値“Ｚ２４０−２５５”が保持されている。この初期値は、セレクタ４３を介して、第二のコード発生用レジスタ４５で保持される。
【００５７】
演算レート６１ＭＨｚの１回目のクロックに応答して、第一のコード発生用レジスタ３７に保持されている初期値“Ａ２４０−２５５”は、セレクタ４９に入力される。同時に、この初期値は、論理部３９により１６チップだけ進められて次の分割拡散コード“Ａ２２４−２３９”に変換され、第一のコード発生用レジスタ３７で保持される。
【００５８】
同様に、この１回目のクロックに応答して、第二のコード発生用レジスタ４５に保持されている初期値“Ｚ２４０−２５５”は、セレクタ４９に入力される。同時に、この初期値は、論理部４７により１６チップだけ進められて次の分割拡散コード“Ｚ２２４−２３９”に変換され、第二のコード発生用レジスタ４５で保持される。
【００５９】
セレクタ４９は、上述した「所定の発生ルール」に基づいた選択的な出力処理を行う。この発生ルールは、以下に示す４つの観点からなる。
第一に、現在のシンボルに対応する拡散コードに関して、全ての分割拡散コードのそれぞれの発生位置（したがって、選択的な出力位置）は、データレート３．８４ＭＨｚの１サイクルで常に固定される。特に、現在のシンボルＡに対応する拡散コードの先頭１６チップ“Ａ２４０−２５５”は、演算レート６１ＭＨｚの１回目のクロックの立ち上がり等に応答して発生され、最終１６チップ“Ａ０−１５”は、１６回目のクロックの立ち上がり等に応答して発生される（図６及び図８参照）。
【００６０】
第二に、１つ前のシンボルＺに対応する拡散コードに関して、全ての分割拡散コードのそれぞれの発生位置（したがって、選択的な出力位置）は、データレート３．８４ＭＨｚの１サイクルで常に固定される。特に、１つ前のシンボルＺに対応する拡散コードの先頭１６チップ“Ｚ２４０−２５５”は、演算レート６１ＭＨｚの１回目のクロックの立ち上がり等に応答して発生され、最終１６チップ“Ｚ０−１５”は、１６回目のクロックの立ち上がり等に応答して発生される（図７及び図８参照）。
【００６１】
この第一及び第二の観点による選択的な出力では、それぞれのコード発生器１９−１，１９−２に初期値が与えられると、データレート３．８４ＭＨｚの１サイクルで、２５６チップの拡散コードが同時かつ連続的に発生される。このため、データレート３．８４ＭＨｚの１サイクルで、１６チップ単位の分割拡散コードを選択的に出力するために、頭だし等の機能を有することなく、回路規模の低減に寄与することができる。
【００６２】
第三に、図１０及び図１１に示される「演算位相」に基づいている。たとえば、矢印２３に示されるように、複数の相関演算の位相に対応する処理シーケンスをデータレート１サイクル毎に時分割で実行するために、必要な分割拡散コードが互いに昇順となって選択的に出力される。これは、上記第一及び第二の観点に関連しており、互いに異なる分割拡散コードが同時かつ連続的に発生されることによる。
第四に、「演算の対象となる位相範囲」の設定に基づいている。本実施の形態では、演算レート６１ＭＨｚの１６サイクルのうち、１０サイクルを使用して分割拡散コードが選択的に出力される。
【００６３】
以上の発生ルールに基づいて、この場合、この基本受信データのカウント値“０”の間、すなわち図１０に示される受信データ“４８−６３”に関する０／１６位相から１５／１６位相の状態の間は、現在のシンボルＡに関する演算位相に対応する処理シーケンスが最初の１つ、１つ前のシンボルＺに関する演算位相に対応する処理シーケンスが最後の９つであることが考慮される。
【００６４】
具体的には、セレクタ４９は、各分割拡散コードの発生位置に合わせて、シンボルＡに対応する拡散コードについては先頭から１６×１チップ分を出力し、さらに、シンボルＺの拡散コードについては最後から１６×９チップ分を出力する。したがって、この場合、セレクタ４９は、１回目のクロックに応答して、分割拡散コード“Ａ２４０−２５５”を出力する。
【００６５】
つぎに、２回目のクロックに応答して、第一のコード発生用レジスタ３７に保持されている分割拡散コード“Ａ２２４−２３９”は、セレクタ４９に入力される。同時に、この分割拡散コードは、論理部３９により次の分割拡散コード“Ａ２０８−２２３”に変換され、第二のコード発生用レジスタ３７で保持される。
【００６６】
同様に、この２回目のクロックに応答して、第二のコード発生用レジスタ４５に保持されている分割拡散コード“Ｚ２２４−２３９”は、セレクタ４９に入力される。同時に、この分割拡散コードは、論理部４７により次の分割拡散コード“Ｚ２０８−２２３”に変換され、第二のコード発生用レジスタ４５で保持される。
【００６７】
この場合、セレクタ４９は、分割拡散コードを出力しない。図６及び図７に示されるように、上記の処理は、以降の分割拡散コード“Ａ２０８−２２３”〜“Ａ１４４−１５９”及び“Ｚ２０８−２２３”〜“Ｚ１４４−１５９”について継続される。
【００６８】
すなわち、図８に示されるように、演算レート６１ＭＨｚの６サイクルの間は、シンボルＺ，Ａに対応する分割拡散コードは、連続的に内部発生されるが、セレクタ４９による選択的な出力処理のために、拡散コード発生部１９から出力されない。したがって、拡散コード保持部１３における分割拡散コードの入れ替え処理を低減することができ、更には、この入れ替え処理に伴う積和演算処理の数を低減することができる。
【００６９】
なお、上述したように、本実施の形態では、図１０及び図１１に示されるように、「演算の対象とする位相範囲」を受信データ１６０チップの範囲に設定している。これに応じて、矢印２３で示されるように、受信データのデータレートの１サイクルで実行される相関演算も１０回である。したがって、セレクタ４９は、この基本受信データのカウント値“０”の間、シンボルＺに対応する拡散コードについて、後半１６×９チップ分を分割拡散コードとして出力する。
【００７０】
したがって、８回目のクロックに応答して、第一のコード発生用レジスタ３７に保持されている分割拡散コード“Ａ１２８−１４３”は、セレクタ４９に入力される。同時に、この分割拡散コードは、論理部３９により次の分割拡散コード“Ａ１１２−１２７”に変換され、第二のコード発生用レジスタ３７で保持される。
【００７１】
同様に、この８回目のクロックに応答して、第二のコード発生用レジスタ４５に保持されている分割拡散コード“Ｚ１２８−１４３”は、セレクタ４９に入力される。同時に、この分割拡散コードは、論理部４７により次の分割拡散コード“Ｚ１１２−１２７”に変換され、第二のコード発生用レジスタ４５で保持される。
【００７２】
セレクタ４９は、「演算の対象とする位相範囲」の設定に基づいて、分割拡散コード“Ｚ１２８−１４３”を選択出力する。上記の処理は、以降の分割拡散コード“Ａ１１２−１２７”〜“Ａ０−１５”及び“Ｚ１１２−１２７”〜“Ｚ０−１５”について継続される。したがって、セレクタ４９は、その後、シンボルＺに対応する分割拡散コード“Ｚ１１２−１２７”〜“Ｚ０−１５”を出力する。
【００７３】
なお、図６及び図７を参照してなされた上記の説明は、基本受信データのカウント値“０”の０／１６位相の状態に対応している。拡散コード発生部１９は、上述した０／１６位相の状態での処理を１５／１６位相の状態まで更に１５回繰り返す。図８は、図６及び図７で発生された分割拡散コードのうち、セレクタ４９から選択出力された分割拡散コードのみが示されている。基本受信データのカウント値“０”の間は、演算レート６１ＭＨｚに従い、分割拡散コード“Ａ２４０−２５５”及び“Ｚ１２８−１４３”〜“Ｚ０−１５”が出力される。
【００７４】
つぎに、図６及び図７の基本受信データのカウント値“１”に関する０／１６位相の状態を説明する。このカウント値は、図１０の上段に示される受信データ“６４−７９”に対応している。
【００７５】
図５を参照して、このとき、コード発生器１９−１のシンボル初期値用レジスタ３３及び第一のコード発生用レジスタ３７には、シンボルＡに対応する拡散コードの初期値“Ａ２４０−２５５”が保持されている。また、コード発生器１９−２のシンボル初期値用レジスタ４１及び第二のコード発生用レジスタ４５には、シンボルＺに対応する拡散コードの初期値“Ｚ２４０−２５５”が保持されている。
【００７６】
演算レート６１ＭＨｚの１回目のクロックに応答して、第一のコード発生用レジスタ３７に保持されている初期値“Ａ２４０−２５５”は、セレクタ４９に入力される。同時に、この初期値は、論理部３９により次の分割拡散コード“Ａ２２４−２３９”に変換され、第一のコード発生用レジスタ３７で保持される。同様に、第二のコード発生用レジスタ４５に保持されている初期値“Ｚ２４０−２５５”は、セレクタ４９に入力される。同時に、この初期値は、論理部４７により次の分割拡散コード“Ｚ２２４−２３９”に変換され、第二のコード発生用レジスタ４５で保持される。
【００７７】
この場合、この基本受信データのカウント値“１”の間、すなわち図１０に示される受信データ“６４−７９”に関する０／１６位相から１５／１６位相の状態の間では、現在のシンボルＡに関する演算位相が最初の２つ、１つ前のシンボルＺに関する演算位相が最後の８つであることが考慮される。
【００７８】
具体的には、シンボルＡに対応する拡散コードについては先頭から１６×２チップ分を出力し、さらに、シンボルＺの拡散コードについては最後から１６×８チップ分を分割拡散コードとして出力する。したがって、この場合、セレクタ４９は、１回目のクロックに応答して、分割拡散コード“Ａ２４０−２５５”を出力する。
【００７９】
つぎに、２回目のクロックに応じて、第一のコード発生用レジスタ３７に保持されている分割拡散コード“Ａ２２４−２３９”は、セレクタ４９に入力される。同時に、この分割拡散コードは、論理部３９により次の分割拡散コード“Ａ２０８−２２３”に変換され、第二のコード発生用レジスタ３７で保持される。
【００８０】
同様に、第二のコード発生用レジスタ４５に保持されている分割拡散コード“Ｚ２２４−２３９”は、セレクタ４９に入力される。同時に、この分割拡散コードは、論理部４７により次の分割拡散コード“Ｚ２０８−２２３”に変換され、第二のコード発生用レジスタ４５で保持される。この場合、セレクタ４９は、分割拡散コード“Ａ２２４−２３９”を出力する。
【００８１】
さらに、３回目のクロックに応答して、第一のコード発生用レジスタ３７に保持されている分割拡散コード“Ａ２０８−２２３”は、セレクタ４９に入力される。同時に、この分割拡散コードは、論理部３９により次の分割拡散コード“Ａ１９２−２０７”に変換され、第二のコード発生用レジスタ３７で保持される。
【００８２】
同様に、第二のコード発生用レジスタ４５に保持されている分割拡散コード“Ｚ２０８−２２３”は、セレクタ４９に入力される。同時に、この分割拡散コードは、論理部４７により次の分割拡散コード“Ｚ１９２−２０７”に変換され、第二のコード発生用レジスタ４５で保持される。この場合、セレクタ４９は、分割拡散コードを出力しない。
【００８３】
図６及び図７に示されるように、上記の処理は、以降の分割拡散コード“Ａ１９２−２０７”〜“Ａ１２８−１４３”及び“Ｚ１９２−２０７”〜“Ｚ１２８−１４３”について継続される。すなわち、図８に示されるように、演算レート６１ＭＨｚの６サイクルの間は、分割拡散コードが発生されるが、セレクタ４９による選択的な出力処理のために、拡散コード発生部１９から出力されない。
【００８４】
上述したように、本実施の形態では、「演算の対象となる位相範囲」を受信データ１６０チップの区間に設定している。したがって、セレクタ４９は、この基本受信データのカウント値“１”の間は、シンボルＺに対応する分割拡散コードについて、最後から１６×８チップ分を出力する。
【００８５】
したがって、９回目のクロックに応答して、第一のコード発生用レジスタ３７に保持されている分割拡散コード“Ａ１１２−１２７”は、セレクタ４９に入力される。同時に、この分割拡散コードは、論理部３９により次の分割拡散コード“Ａ９６−１１１”に変換され、第二のコード発生用レジスタ３７で保持される。同様に、第二のコード発生用レジスタ４５に保持されている分割拡散コード“Ｚ１１２−１２７”は、セレクタ４９に入力される。同時に、この分割拡散コードは、論理部４７により次の分割拡散コード“Ｚ９６−１１１”に変換され、第二のコード発生用レジスタ４５で保持される。
【００８６】
セレクタ４９は、「演算の対象となる位相範囲」の設定に基づいて、分割拡散コード“Ｚ１１２−１２７”を選択出力する。上記の処理は、以降の分割拡散コード“Ａ９６−１１１”〜“Ａ０−１５”及び“Ｚ９６−１１１”〜“Ｚ０−１５”について継続される。したがって、セレクタ４９は、その後、シンボルＺに対応する分割拡散コード“Ｚ９６−１１１”〜“Ｚ０−１５”を出力する。
【００８７】
なお、基本受信データのカウント値“０”と同様に、拡散コード発生部１９は、上述した０／１６位相の状態での処理を１５／１６位相の状態まで更に１５回繰り返す。図８を参照して、基本受信データのカウント値“１”の間は、演算レート６１ＭＨｚに従い、分割拡散コード“Ａ２４０−２５５”〜“２２４−２３９”及び“Ｚ１１２−１２７”〜“Ｚ０−１５”が出力される。
【００８８】
ここで、演算レート６１ＭＨｚの１６サイクルのうち、実際に積和演算に寄与しない６サイクルの範囲が、基本受信データのカウント値“０”のときに比べて１６チップだけ右にシフトしていることが分かる。このシフトは、データレート３．８４ＭＨｚの１６サイクル毎に発生する。言い換えれば、ある基本受信データが１６ビットシフトされて次の基本受信データに移る度に生じる。
【００８９】
したがって、このシフトの推移に基づいて、基本受信データのカウント値“２”では、現在のシンボルＡに対応する拡散コードについて、セレクタ４９は、先頭から１６×３チップを分割拡散コードとして連続的に出力する。また、１つ前のシンボルＺに対応する拡散コードについて、最後から１６×７チップ分を分割拡散コードとして連続的に出力する（図８参照）。さらに、基本受信データのカウント値“１５”では、現在のシンボルＡに対応する拡散コードについて、セレクタ４９は、先頭から１６×１６チップ、すなわち該拡散コード全体を分割拡散コードとして連続的に出力する。このとき、セレクタ４９は、１つ前のシンボルＺに対応する拡散コードは出力しない。
【００９０】
つぎに、拡散コード発生器１９の動作として注目すべき点は、シンボルＡが現在のシンボルから１つ前のシンボルに遷移する過程である。上述したように、本実施の形態では、「演算の対象となる位相範囲」を受信データ１６０チップの区間に設定している。したがって、図１０及び図１１を参照して、たとえば、シンボルＡに対応する分割拡散コード“Ａ２４０−２５５”は、矢印２５−１〜１０で示されるように、基本受信データ“４８−６３”〜“１９２−２０７”のそれぞれから開始される１０種の相関演算の処理シーケンスに関与する。
【００９１】
その後、シンボルＡに関する演算位相“１９２”の処理シーケンスに関与した分割拡散コード“Ａ２２４−２３９”，“Ａ２０８−２２３”，．．．“Ａ１４４−１５９”が、データレート３．８４ＭＨｚの１サイクルで、拡散コード発生部１９から最初に出力されるべきコードとなる。図６を参照して、たとえば、基本受信データのカウント値“１５”の０／１６位相の状態から１５／１６位相の状態では、分割拡散コード“Ａ１４４−１５９”が最初に出力されている。
【００９２】
さらにその後、シンボルＡに関する演算位相の処理シーケンスと並行して、シンボルＢに関する演算位相“４８”，“６４”等の処理シーケンスが開始される。このときシンボルＡは、現在のシンボルから１つ前のシンボルに遷移する。この遷移に応じて、シンボルＡに対応する分割拡散コードは、拡散コード１９−２から発生される。なお、シンボルＺに対応する拡散コードについては、シンボルＡの演算位相“１９２”の処理シーケンスが開始される時には、その発生が停止される。
【００９３】
ここで、図６を参照して、シンボルＡに対応する分割拡散コードについて、カウント値“０”〜“１５”の基準受信データに関する０／１６位相から１５／１６位相の状態までに、合計２５６の位相状態での分割拡散コードの選択出力が終了している。その後、次のシンボルに対応する分割拡散コードの発生に移行する。
【００９４】
一方、図７を参照して、シンボルＺに対応する分割拡散コードについて、カウント値“０”〜“８”の基準受信データに関する０／１６位相から１５／１６位相の状態までに、合計１４４の位相状態での分割コードの選択出力が行われている。その後、以降の１１２の位相状態の間は、次の拡散コードの発生まで停止されている。
【００９５】
上記遷移するタイミングについて、本実施の形態では、たとえば、図１０及び図１１のシンボルＢに対応する拡散コードの区間に示される基本受信データ“３２−４７”の１５／１６位相の状態が終了するときに設定される。言い換えれば、現在のシンボルＡに対応する拡散コードの最終１６チップ“Ａ０−１５”が、基本受信データに関して、拡散コード発生部１９から２度目に出力される処理シーケンスの直前である。
【００９６】
図９を参照して、基本受信データのカウント値が“１６”となった場合に着目する。この場合は、図１０及び図１１に示されるシンボルＢに対応する基本受信データ“３２−４７”に関する１５／１６位相状態での処理が終了した直後に対応している。
【００９７】
このとき、図５のコード発生器１９−１のシンボル初期値用レジスタ３３に保持されている値“Ａ２４０−２５５”は、コード発生器１９−２のシンボル初期値用レジスタ４１にロードされる。同時に、この初期値は、セレクタ４３を介して第二のコード発生用レジスタ４５で保持される。また、シンボル初期値用レジスタ３３には、現在のシンボルＢの先頭１６チップ“Ｂ２４０−２５５”がロードされる。同時に、この初期値は、セレクタ３５を介して第一のコード発生用レジスタ３７にロードされる。
【００９８】
演算レート６１ＭＨｚの１回目のクロックに応答して、第一のコード発生用レジスタ３７に保持されている初期値“Ｂ２４０−２５５”は、セレクタ４９に入力される。同時に、この初期値は、論理部３９により１６チップだけ進められて次の分割拡散コード“Ｂ２２４−２３９”に変換され、第一のコード発生用レジスタ３７で保持される。
【００９９】
同様に、第二のコード発生用レジスタ４５に保持されている初期値“Ａ２４０−２５５”は、セレクタ４９に入力される。同時に、この初期値は、論理部４７により１６チップだけ進められて次の分割拡散コード“Ａ２２４−２３９”に変換され、第二のコード発生用レジスタ４５で保持される。
【０１００】
この場合、この基本受信データのカウント値“１６”の間、すなわち図１１に示される基本受信データ“４８−６３”に関する０／１６位相から１５／１６位相の状態の間では、現在のシンボルＢに関する演算位相が最初の１つ、１つ前のシンボルＡに関する演算位相が最後の９つであることが考慮される。
【０１０１】
具体的には、セレクタ４９は、シンボルＢに対応する拡散コードについては、先頭から１６×１チップを分割拡散コードとして出力し、さらに、シンボルＡの拡散コードについては、最後の１６×９チップを分割拡散コードとして出力する。したがって、この場合、セレクタ４９は、１回目のクロックに応答して、分割拡散コード“Ｂ２４０−２５５”を選択出力する。
【０１０２】
上記の説明は、基本受信データのカウント値“１６”の０／１６位相の状態に対応している。拡散コード発生部１９は、上述した０／１６位相の状態での処理を１５／１６位相の状態まで更に１５回繰り返す。以降の処理については、図８を用いて説明された現在のシンボルＡと１つ前のシンボルＺに関する処理と同じである。
【０１０３】
具体的には、基本受信データのカウント数の増加につれて、現在のシンボルＢに対応する拡散コードが１６チップ単位で増え、１つ前のシンボルＡに対応する拡散コードが１６チップ単位で減る。これにより、図９に例示されるように、基本受信データのカウント値の増加に応じて、演算レート６１ＭＨｚの１６サイクルのうち、積和演算に寄与しない６サイクルの区間が右へシフトされる。
【０１０４】
以上、図５から図９、更には図１０及び図１１を参照して、拡散コード発生部１９の「所定の発生タイミング」に従う動作を説明した。この動作に応答して、拡散コード保持部１３では、たとえば、図１０の矢印２３に示される分割拡散コードが、演算レート６１ＭＨｚの１クロックに従って順次に入れ替えられる。
【０１０５】
上述したように、図１０及び図１１の例は、各基本受信信号に関して１５／１６位相の状態での分割拡散符号との対応関係を示している。したがって、拡散コード保持部１３では、データレート３．８４ＭＨｚの１サイクル毎に、たとえば、矢印２３で示される分割拡散コードからなるコードグールプ単位での入れ替えが繰り返される。
【０１０６】
なお、本実施の形態では、２５６チップの拡散コードを１６分割し、分割された拡散コードを１６タップのレジスタに順次に保持して相関演算を行う構成としている。このため、従来の２５６タップ・マッチトフィルタ（図２参照）と対応させた場合、本来であれば、２５６チップ分の受信データに対して１６回分の演算位相の処理シーケンスが発生するはずである。図１０を参照して、たとえば、分割拡散コード“Ａ２４０−２５５”は、本来であれば、１６種類の演算位相のそれぞれに対応する処理シーケンスに関与するはずである。
【０１０７】
上述したように、本実施の形態では、「演算の対象となる位相範囲」として、２５６チップ相当の受信データのうちの１６０チップ区間を相関演算の対象としている。たとえば、図１０及び図１１の例では、分割拡散コード“Ａ２４０−２５５”は、基本受信データ“４８−６３”の０／１６位相の状態（図４（Ａ）参照）から基本受信データ“１９２−２０７”の１５／１６位相の状態までの１６０チップを相関演算の対象としている。
【０１０８】
さらに、本実施の形態では、更に、相関値の信頼性を維持しつつ演算量を低減するために、相関演算の開始タイミングをチップ位相“４８”（図４（Ａ）参照）に設定している。これら「演算の対象となる位相範囲」及び「開始タイミング」は、使用目的に応じて変更可能である。
【０１０９】
本実施の形態に係るマッチトフィルタは、たとえば、パスサーチ機能での利用等が考慮されている。この「演算の対象となる位相範囲」の設定に従って、相関値の信頼性に寄与することが期待される区間を中心に演算することで、本来の２５６チップ区間での相関値の演算結果と実質的に同等の信頼性を維持しつつ、データレート３．８４ＭＨｚの１サイクルで発生される分割拡散コードの数を低減することができる。したがって、積和演算回数を低減することができ、更には、消費電力の更なる低減を実現することができる。
【０１１０】
つぎに、乗算部１５では、演算レート６１ＭＨｚの１サイクルで、シフトレジスタ部１１で保持されている受信データと、拡散コード保持部１３で保持されている分割拡散コードとの乗算を行う。加算部１７は、乗算部１５からの１６個の乗算結果を加算して１つの相関値を出力する。つぎに、この積和演算のタイミングについて図１２から図１４を用いて詳細に説明する。
【０１１１】
図１２、図１３及び図１４は、本実施の形態に係るマッチトフィルタの動作の一過程を説明する図である。なお、図１２から図１４までの動作は、時間的に連続している。
はじめに、図１２は、シンボルＡに対応する受信データのチップ位相“６２”に対応している。この状態は、基本受信データ“４８−６３”に関する１４／１６位相の状態（図（Ｃ）参照）を示している。この図の最上段には、受信データのデータレート３．８４ＭＨｚの１サイクルの期間が双方向の矢印で示されている。
【０１１２】
２段目には、演算レート６１ＭＨｚのクロック波形と共に、それぞれのクロックの立ち上がり位置には、０から１５までの位相番号が付されている。３段目には、シフトレジスタ部１１で保持される受信データ“４７−８２”が示されている。
【０１１３】
また、４段目には、演算レート６１ＭＨｚの１クロックに応じて、拡散コード保持部１３で保持される分割拡散コード及びその保持タイミングが示されている。上述したように、本実施の形態では、「演算の対象となる位相範囲」を１６０チップに設定しているので、１６回のクロックのうちの１０回が分割拡散コードの保持タイミングとして使用されている。
【０１１４】
具体的には、「所定の発生ルール」に基づく結果として、演算レートによる１回目のクロックに応じて、現在のシンボルＡに対応する分割拡散コード“Ａ２４０−２５５”が保持され、８回目以降のクロックに応じて、１つ前のシンボルＺに対応する分割拡散コード“Ｚ１２８−１４３”〜“Ｚ０−１５”が順次保持される。
【０１１５】
最後に５段目では、乗算部１５及び加算部１７による積和演算動作が示されている。この動作は、拡散コード保持部１３の動作に実質的に同期して実行される。したがって、データレート３．８４ＭＨｚの１サイクルで、分割拡散コード“Ａ２４０−２５５”、及び“Ｚ１２８−１４３”〜“Ｚ０−１５”に関して、合計１０回の積和演算が実行される。
【０１１６】
図１３は、シンボルＡに対応する受信データのチップ位相“６３”に対応している。この状態は、基本受信データ“４８−６３”に関する１５／１６位相の状態（図４（Ｄ）参照）を示している。上述したように、この状態は、図１２に比べて、シフトレジスタ部１１で保持されている受信データ“４８−６３”のみが異なる。拡散コード保持部１３で保持される分割拡散コード及びその発生タイミング、更には積和演算のタイミングは図１２と同じである。
【０１１７】
図１４は、シンボルＡに対応する受信データのチップ位相“６４”に対応している。この状態は、基本受信データ“６４−７９”に関する０／１６位相の状態を示している。したがって、図１４で発生される分割拡散コードは、図１２及び図１３で発生される分割拡散コードとは異なっている。この場合、図１０を参照して、演算位相の“４８”の処理シーケンスに加えて、演算位相“６４”の処理シーケンスが並行している。
【０１１８】
このため、シンボルＡの拡散コードについて、演算レート６１ＭＨｚの１回目及び２回目のクロックに応じて分割拡散コード“Ａ２４０−２５５”及び“Ａ２２４−２３９”が順次に保持される。次いで、シンボルＺに対応する拡散コードについて、９回目以降のクロックに応答して分割拡散コード“Ｚ１１２−１２７”〜“Ｚ０−１５”が順次保持される。
【０１１９】
最後に５段目では、乗算部１５及び加算部１７による積和演算動作が示されている。この積和演算は、拡散コード保持部１３の動作に実質的に同期して実行される。したがって、データレート３．８４ＭＨｚの１サイクルで、分割拡散コード“Ａ２４０−２５５”〜“Ａ２２４−２３９”、及び“Ｚ１１２−１２７”〜“Ｚ０−１５”に関して、合計１０回の積和演算が実行される。
【０１２０】
図１５及び図１６は、本実施の形態に係るマッチトフィルタのＲＡＭ２１−５のアドレスの割り当てを示す図である。なお、図１５及び図１６は、図１０及び図１１にそれぞれ対応しており、図１６は、点ａ，ｂ，ｃ及びｄで図１５と時間的に連続している。
【０１２１】
図１５と図１０、及び図１６と図１１を対比して、同じ演算位相の処理シーケンスで算出される相関値には、同じアドレス番号が割り当てられていることが分かる。たとえば、図１０では、矢印２５−１で示される演算位相“４８”の処理シーケンスで算出される相関値には、図１５に示されるように、同じアドレス番号“０”が割り当てられている。
【０１２２】
また、矢印２５−２で示される演算位相“６４”の処理シーケンスで算出される相関値には、同じアドレス番号１６が割り当てられている。同様にして、矢印２５−１０で示される演算位相“１９２”の処理シーケンスで算出される相関値には、同じアドレス番号“１４４”が割り当てられている。すなわち、各演算位相に対応して、１６おきにアドレス番号が割り当てられている。
【０１２３】
なお、図１５及び図１６は、各基準受信データに関して１５／１６位相の状態（図４（Ｄ）参照）を示している。したがって、各基準受信データについて０／１６位相状態から１４／１６位相状態のそれぞれに対してもアドレスが割り当てられる。
【０１２４】
図示されていないが、シンボルＡについて、基準受信データ“４８−６３”の０／１６位相の状態である受信データ“３３−４８”（図４（Ａ）参照）と分割拡散符号“Ａ２４４−２５５”との相関値には、たとえば、アドレス番号“１５”が割り当てられる。受信データ“３４−４９”（図４（Ｂ）参照）と分割拡散符号“Ａ２４４−２５５”との相関値には、たとえば、アドレス番号“１４”が割り当てられる。さらに、受信データ“４７−６２”（図４（Ｃ）参照）と分割拡散符号“Ａ２４４−２５５”との相関値には、たとえば、アドレス番号“１”が割り当てられる。
【０１２５】
このように、各基準受信データから開始される演算位相の処理シーケンスには、１６おきのアドレスが割り当てられており、その間のアドレスは、各基準受信データの０／１６位相の状態から１４／１６位相の状態に対応する演算位相の処理シーケンスに割り当てられている。したがって、累積加算／記憶部２１のＲＡＭ２１−５の読出し処理、及び加算器２１−１，２１−２の累積加算処理は、同一シンボルについて、同じ演算位相の処理シーケンスで算出された相関値を順次に読み出して累積加算することができる。
【０１２６】
なお、上述したように、分割拡散コードは、上述した所定の発生ルールに従って規則的に発生される。この規則性を利用して、累積加算のタイミングを知ることができる。図１０及び図１１を参照して、たとえば、矢印２５−１で示されるシンボルＡに関する演算位相“４８”の処理シーケンスでは、基準受信データ“４８−６３”と分割拡散コード“Ａ２４０−２５５”との相関値は、図１５に示されるようにアドレス番号“０”に最初に記憶される。
【０１２７】
この最初に記憶された相関値がＲＡＭ２１−５から読み出されて累積加算されるのは、実質的に、受信データのデータレート３．８４ＭＨｚの１６サイクル後であって、演算レート６１ＭＨｚの２回目のクロックのタイミングである。言い換えれば、基準受信データ“６４−７９”と分割拡散コード“Ａ２２４−２３９”との相関値が算出されるタイミングである。さらに、この累積加算された相関値がＲＡＭ２１−５から再び読み出されて累積加算されるのは、実質的に、データレート３．８４ＭＨｚの１６サイクル後であって、演算クロック６１ＭＨｚの３度目のクロックのタイミングである。
【０１２８】
受信データのデータレート３．８４ＭＨｚの１サイクルでの累積加算の具体例を以下に説明する。図１０を参照して、ここでは、矢印２３で示される基本受信データ“４８−６３”の１５／１６位相の状態での累積加算を説明する。はじめに、１５／１６位相状態にある基本受信データ“４８−６３”（図４（Ｄ）参照）と分割拡散コード“Ａ２４−２５０”との積和演算が行われ（シンボルＡに関する演算位相“４８”の処理）、この演算結果がアドレス“０”に記憶される。
【０１２９】
つぎに、該受信データと分割拡散コード“Ｚ１２８−１４３”との積和演算が行われ（シンボルＺに関する演算位相“１９２”の処理）、この演算結果は、アドレス“１４４”に既に記憶されている相関値と累積加算され、該アドレスに記憶される。この既に記憶されている相関値は、その累積加算時からデータレート３．８４ＭＨｚの１６サイクル後であって、さらに演算レート６１ＭＨｚの２回目のクロックに応じてＲＡＭ２１−５から再び読み出される。
【０１３０】
最終的に、該受信データと分割拡散コード“Ｚ０−１５”との積和演算が行われ（シンボルＺの演算位相“６４”の処理）、この演算結果は、アドレス“１６”に既に記憶されている相関値と累積加算され、該アドレスに記憶される。この既に記憶されている相関値は、その累積加算時から該データレートの１６サイクル後であって、さらに該演算レートの１０回目のクロックに応じてＲＡＭ２１−５から再び読み出される。
【０１３１】
以上の累積加算処理は、受信データのデータレート３．８４ＭＨｚの１サイクルで実行される。つぎに、基本受信データ“６４−７９”の０／１６位相の状態では、分割拡散コードからなるコードグループが更新され、積和演算結果に応じた同様の累積加算処理が行われる。なお、本実施の形態では、「演算の対象となる位相範囲」が受信データ１６０チップに設定される。この設定に応じて、ＲＡＭ２１−５のワード数も１６０ワードに低減することができる。
【０１３２】
以上、添付図面を参照しながら、本実施の形態に係るマッチトフィルタを説明した。本実施の形態に係るマッチトフィルタを要約すれば以下のように示すことができる。本マッチトフィルタは、シフトレジスタ部１１、拡散コード保持部１３、乗算部１５、加算部１７、拡散コード発生部１９、及び累積加算／記憶部２１から構成されている。
【０１３３】
この場合、シフトレジスタ部１１は、スペクトル拡散率２５６の２乗分の１に対応するタップ数を有し、受信データを保持しつつビットシフトを行う（図４参照）。拡散コード発生部１９は、受信データのデータレートの実質的に１６倍の演算レートに従って、該タップ数に分割された拡散コードを発生する（図８参照）。拡散コード保持部１３は、該演算レートに従って、拡散コード発生部１９で発生された分割拡散コードを順次に保持する（図１０及び図１１参照）。
【０１３４】
乗算部１５及び加算部１７は、該演算用レートに従って、シフトレジスタ部１１で保持されている受信データと、拡散コード保持部１３で保持されている分割拡散コードとの積和演算を実行する（図１２等参照）。累積加算／記憶部２１は、演算位相が同じ処理シーケンスに該当する相関値を累積加算して記憶する（図１５及び図１６参照）。
【０１３５】
また、拡散コード発生部１９は、第一のシンボルに対応する拡散コードを分割拡散コードとして連続的に内部発生するコード発生器１９−１と、第二のシンボルに対応する拡散コードを分割拡散コードとして連続的に内部発生するコード発生器１９−２を有する。さらに、拡散コード発生部１９は、該分割拡散コードを積和演算の位相に基づいて選択的に出力するセレクタ４９を有している（図５参照）。
【０１３６】
なお、本発明は、上記実施の形態に限定されることなく、構成の変更等に関連する他の形態が実現される場合がある。この点について、以下に説明する。
たとえば、上記実施の形態では、スペクトル拡散率が２５６チップである場合に、該拡散率の２乗分の１に対応するタップ数を有するシフトレジスタ部１１及び拡散コード保持部１３を有している。本発明は、この構成に限定されず、たとえば、スペクトル拡散率の約数に対応するタップ数を有するシフトレジスタ部１１及び拡散コード保持部１３を備える構成により実現される場合がある。
【０１３７】
また、上記実施の形態では、受信データのデータレートの約１６倍の演算レートを利用している。一般に、スペクトル拡散率をＬ（チップ数）、該拡散率の約数をＭ（タップ数）、使用される演算レートの倍率をＮ（倍）とした場合、Ｌ＝Ｍ＊Ｎの関係が実質的に成り立つものと考えられる。しかし、回路規模、消費電力の更なる低減を図るために「演算の対象となる位相範囲」を設定することで、上記関係を緩和することができる。したがって、受信データのデータレートよりも高い演算用のレートを利用して、本発明が実現される場合がある。
【０１３８】
また、上記実施の形態では、相関演算量の更なる低減を図るために、「演算の対象となる位相範囲」を設定している（図１０及び図１１参照）。本発明は、この設定に限定されず、勿論、この設定なしに実現することもできる。この場合、図１０及び図１１に示される演算位相に対応する処理シーケンスは１６となる。
【０１３９】
さらに、上記演算量の低減に関して、上記実施の形態では、受信データのデータレート３．８４ＭＨｚの１サイクルで、演算レート６１ＭＨｚの６サイクルについて分割拡散コードを出力しない動作形態を採用している（図８参照）。本発明は、この動作形態に限定されず、たとえば、該６サイクルを自由に分散することができる。いずれにしても、アドレス割り当ての規則性、及び累積加算の規則性等を利用した累積加算処理が累積加算／記憶部２１で実行されることが好ましい。
【０１４０】
さらに、上記実施の形態では、発明に係る一連の動作を明確にするために、本発明による分割加算式マッチトフィルタシステムの構成要素として拡散コード発生部１９を説明している。本発明はこの構成に限定されず、たとえば、本発明による分割加算式マッチトフィルタシステムの拡散コード保持部１３が、「演算位相」に基づいて分割拡散コードを順次に保持する構成であればよい。したがって、拡散コード発生部１９が独立した構成要素として個別に実現される場合がある。
【０１４１】
さらに、上記実施の形態は、マッチトフィルタの構成のみに絞って説明してきた。本発明の分割加算式マッチトフィルタシステム、更に個別に実現される場合がある拡散コード発生部１９は、上述したセルサーチャ機能、又はパスサーチャ機能用等に実現される場合がある。したがって、携帯電話、ＰＤＡ（Personal Digital Assistants）等のいわゆる移動体通信端末の内部に設けられる場合がある。
【０１４２】
さらに、上記実施の形態では、１つの基地局からの受信データに対する相関演算に関して説明している。本発明は、上記実施の形態に限定されず、複数の基地局からの受信データに対する相関演算に拡張することができる。たとえば、２つの基地局に対応可能なフィルタシステムであれば、上述した演算レート６１ＭＨｚの約２倍の演算レート１２２ＭＨｚを使用すること等により実現することができる。
【０１４３】
この場合、図１２を参照して、受信データのデータレート３．８４ＭＨｚの１サイクルで、３２のクロックが発生される。したがって、たとえば、前半１６サイクルを第一の基地局用に使用し、後半１６サイクルを第二の基地局用に使用することができる。これにより、演算レートを変更するだけで、複数の基地局に対応可能なフィルタシステムとして容易に拡張することができる。
【０１４４】
さらに、上記実施の形態では、受信データ１チップ当たり１回のサンプリングを行う構成としている。本発明は上記実施の形態に限定されず、受信データ１チップ当たりのサンプリング数を増やすこともできる。たとえば、ｍ倍のオーバサンプリングを実行する場合、本発明による分割加算式マッチトフィルタをｍ個並列に用いて、受信データ１チップ毎の受信データのビットシフトのタイミングで相関演算を実行することができる。
【０１４５】
さらに、上記実施の形態は、高速演算処理を最優先するために専用ハードウェアでの実現を前提として提案されている。本発明は、専用ハードウェアでの実現に限定されず、たとえば、本発明のマッチトフィルタの一部、更には拡散コード発生部１９の一部がソフトウェア等により実現される場合がある。
【０１４６】
以上、上記他の形態を含めて、本発明による分割加算式マッチトフィルタが付記として示される。
（付記１）
スペクトル拡散率の約数に対応するタップ数を有し、受信データをそのデータレートに応じてビットシフトするデータシフト手段と、
該データレートよりも高い演算レートに従って、該タップ数を単位とする分割された拡散コードを順次保持するコード保持手段と、
該演算レートに従って、該データシフト手段で保持されている受信データと該コード保持手段で保持されている分割された拡散コードとの積和演算を行う演算手段と、
を備える分割加算式マッチトフィルタシステム。
（付記２）
該コード保持手段は、該分割された拡散コードを該積和演算の位相に基づいて順次に保持する、
付記１記載の分割加算式マッチトフィルタシステム。
（付記３）
該スペクトル拡散率と該約数とで決定される演算レートに従って、該分割された拡散コードを発生するコード発生手段をさらに備える、
付記１又は２記載の分割加算式マッチトフィルタシステム。
（付記４）
該データレートの１サイクルで、異なるシンボルのそれぞれに対応する拡散コードを該分割された拡散コードとして同時に連続発生するコード発生手段をさらに備える、
付記１又は２記載の分割加算式マッチトフィルタシステム。
（付記５）
該コード発生手段は、該データレートの１サイクルで、第一のシンボルに対応する拡散コードを該分割された拡散コードとして連続発生する第一のコード発生手段と、第二のシンボルに対応する拡散コードを該分割された拡散コードとして連続発生する第二のコード発生手段とを備える、
付記３又は４記載の分割加算式マッチトフィルタシステム。
（付記６）
該コード発生手段は、該分割された拡散コードを該積和演算の位相に基づいて選択的に出力する選択出力手段を備える、
付記３乃至５のいずれか記載の分割加算式マッチトフィルタシステム。
（付記７）
該演算手段は、該データレートの１サイクルで複数回の積和演算を実行する、
付記１又は２記載の分割加算式マッチトフィルタシステム。
（付記８）
該積和演算の位相が同じ処理シーケンスに該当する相関値を累積加算して記憶する累積加算／記憶手段をさらに備える、
付記１又は２記載の分割加算式マッチトフィルタシステム。
（付記９）
該データシフト手段は、該スペクトル拡散率の２乗分の１に対応するタップ数を有し、該コード保持手段は、該タップ数を単位とする分割された拡散コードを順次に保持する、
付記１又は２記載の分割加算式マッチトフィルタシステム。
（付記１０）
該データシフト手段は、複数の基地局のそれぞれに対応する受信データをビットシフトし、該コード保持手段及び該演算手段は、該複数の基地局の数に応じた演算レートで動作する、
請求項１又は２記載の分割加算式マッチトフィルタシステム。
（付記１１）
付記１乃至１０のいずれか記載のマッチトフィルタシステムを備える移動体通信端末。
（付記１２）
受信データのデータレートの１サイクルで、異なるシンボルのそれぞれに対応する拡散コードを分割された拡散コードとして同時に連続発生するコード発生手段と、
該コード発生手段により同時に連続発生される該分割された拡散コードを選択的に出力する選択出力手段と、
を備える拡散コード発生装置。
（付記１３）
該コード発生手段は、スペクトル拡散率の約数を単位として分割された拡散コードを同時に連続発生する、
付記１２記載の拡散コード発生装置。
（付記１４）
該選択出力手段は、該分割された拡散コードを積和演算の位相に基づいて選択的に出力する、
付記１２又は１３記載の拡散コード発生装置。
（付記１５）
付記１２乃至１４のいずれか記載の拡散コード発生装置を備える移動体通信端末。
【図面の簡単な説明】
【０１４７】
【図１】従来技術としてのマッチトフィルタの原理を例示する回路図である。
【図２】従来技術としてのマッチトフィルタのより詳細な構成を例示する回路図である。
【図３】本発明の実施の形態に係る分割加算式マッチトフィルタの構成を例示する回路図である。
【図４】本発明の実施の形態に係るマッチトフィルタのシフトレジスタ部の動作の一過程を例示する図である。
【図５】本発明の実施の形態に係るマッチトフィルタの拡散コード発生部の詳細構成を例示するブロック図である。
【図６】本発明の実施の形態に係るマッチトフィルタのコード発生器１９−１による分割拡散コードの発生タイミングを例示する図である。
【図７】本発明の実施の形態に係るマッチトフィルタのコード発生器１９−２による分割拡散コードの発生タイミングを例示する図である。
【図８】本発明の実施の形態に係るマッチトフィルタの拡散コード発生部全体としての分割拡散コードの選択出力タイミング（その１）を例示する図である。
【図９】本発明の実施の形態に係るマッチトフィルタの拡散コード発生部全体としての分割拡散コードの選択出力タイミング（その２）を例示する図である。
【図１０】本発明の実施の形態に係るマッチトフィルタの受信データと分割拡散コードとの対応関係（その１）を例示する図である。
【図１１】本発明の実施の形態に係るマッチトフィルタの受信データと分割拡散コードとの対応関係（その２）を例示する図である。
【図１２】本発明の実施の形態に係るマッチトフィルタの動作の一過程（その１）を例示する図である。
【図１３】本発明の実施の形態に係るマッチトフィルタの動作の一過程（その２）を例示する図である。
【図１４】本発明の実施の形態に係るマッチトフィルタの動作の一過程（その３）を例示する図である。
【図１５】本発明の実施の形態に係るマッチトフィルタの累積加算／記憶部におけるＲＡＭのアドレスの割り当て（その１）を例示する図である。
【図１６】本発明の実施の形態に係るマッチトフィルタの累積加算／記憶部におけるＲＡＭのアドレスの割り当て（その２）を例示する図である。
【符号の説明】
【０１４８】
１，１１：シフトレジスタ部
３，１３：拡散コード保持部
５，１５：乗算部
７，１７：加算部
９，１９：拡散コード発生部
２１    ：累積加算／記憶部
１１−０〜１５，１３−０〜１５：フリップフロップ回路
１５−０〜１５：乗算回路
１７−１〜２，２１−１〜２：加算回路
１９−１〜２：拡散コード発生器
２１−３〜４：フリップフロップ回路
２１−５：ＲＡＭ
【図１】
2005303928.tif 000003
【図２】
2005303928.tif 000004
【図３】
2005303928.tif 000005
【図４】
2005303928.tif 000006
【図５】
2005303928.tif 000007
【図６】
2005303928.tif 000008
【図７】
2005303928.tif 000009
【図８】
2005303928.tif 000010
【図９】
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【図１０】
2005303928.tif 000012
【図１１】
2005303928.tif 000013
【図１２】
2005303928.tif 000014
【図１３】
2005303928.tif 000015
【図１４】
2005303928.tif 000016
【図１５】
2005303928.tif 000017
【図１６】
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