(57)【要約】【課題】  高速応答が可能な光検出素子を製造する方法を提供する。【解決手段】  ホトダイオードの光検出面Ｓ１が設けられる領域Ａ１の周囲に、ｎ-型層１４表面からｎ+型埋込み層１３まで達するトレンチ溝２０を形成する（トレンチ溝形成工程）（図８（ａ））。次に、トレンチ溝２０の側壁２０ａからｎ-型層１４にｎ型の不純物を拡散させることにより、側壁２０ａに沿ってｎ-型層１４表面からｎ+型埋込み層１３まで達するｎ+型接続層２１を形成する（接続層形成工程）（図８（ｂ））。【選択図】  図８
2005045125.tif 000002
【特許請求の範囲】
【請求項１】
支持基板と、前記支持基板上に設けられた絶縁層と、前記絶縁層上に設けられるとともに、第１導電型をもつ第１半導体層と、前記第１半導体層上に設けられるとともに、不純物濃度が前記第１半導体層よりも低い第２半導体層と、を有する基板を準備する基板準備工程と、
前記第２半導体層表面における所定領域の周囲の少なくとも一部に、前記第２半導体層表面から前記第１半導体層へと延びるトレンチ溝を形成するトレンチ溝形成工程と、
前記トレンチ溝の側壁から前記第２半導体層に前記第１導電型の不純物を拡散させることにより、前記側壁に沿って前記第２半導体層表面から前記第１半導体層まで達するとともに、不純物濃度が前記第１半導体層よりも高い接続層を形成する接続層形成工程と、
前記所定領域に露出する前記第２半導体層の表層に、第２導電型をもつ第３半導体層を形成する第３半導体層形成工程と、
を備えることを特徴とする光検出素子の製造方法。
【請求項２】
前記トレンチ溝形成工程においては、前記所定領域を包囲するように、前記所定領域の周囲全体に前記トレンチ溝を形成することを特徴とする請求項１に記載の光検出素子の製造方法。
【請求項３】
前記所定領域が、前記第２半導体層上に複数設けられ、
前記トレンチ溝形成工程においては、複数の前記所定領域のそれぞれに対して前記トレンチ溝を形成することを特徴とする請求項１又は２に記載の光検出素子の製造方法。
【請求項４】
前記トレンチ溝形成工程においては、複数の前記所定領域のうち近接する少なくとも２つの前記所定領域を互いに隔てるように、該２つの前記所定領域の間に前記トレンチ溝を形成することを特徴とする請求項３に記載の光検出素子の製造方法。
【請求項５】
前記トレンチ溝の前記側壁上に、絶縁膜を形成する絶縁膜形成工程を備えることを特徴とする請求項１〜４のいずれか一項に記載の光検出素子の製造方法。
【請求項６】
前記トレンチ溝に補強材料を充填する補強材料充填工程を備えることを特徴とする請求項１〜５のいずれか一項に記載の光検出素子の製造方法。
【請求項７】
前記基板準備工程においては、前記第１半導体層が前記絶縁層上の一部に設けられた前記基板を準備し、
前記トレンチ溝形成工程においては、前記第１半導体層の周囲全体を包囲するとともに、前記第２半導体層表面から前記絶縁層まで達する前記トレンチ溝を形成することを特徴とする請求項１〜６のいずれか一項に記載の光検出素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光検出素子の製造方法に関する。
【背景技術】
【０００２】
従来の光検出素子としては、図１９に示すものがある（例えば、特許文献１参照）。この光検出素子においては、支持基板９０上に、絶縁層９１、ｎ+型埋込み層９２、及びｎ-型層９３が順に積層されている。ｎ-型層９３の表層にはｐ+型層９４が形成されており、このｐ+型層９４は、ｎ-型層９３上に成膜された絶縁膜９５の開口を通してアノード電極９６と接続されている。また、カソード電極９７とｎ+型埋込み層９２とを電気的に接続するために、ｎ-型層９３の表面からｎ+型埋込み層９２まで達するｎ+型接続層９８が形成されている。このｎ+型接続層９８は、ｎ-型層９３表面からのイオン注入により形成されるものである。
【特許文献１】特開２００２−１７６１９０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、光検出素子には、高速応答化という市場要求がある。ｐｎ接合により形成される空乏層が薄い場合には、接合容量が大きくなるため、光検出素子の高速応答が妨げられてしまう。そこで、高速応答化を実現するためには、厚い空乏層を形成する必要がある。
【０００４】
図１９に示す従来の光検出素子において、空乏層を厚くするためには、ｎ+型埋込み層９２を埋め込む位置を深くし、ｎ-型層９３を厚く形成することが必要となる。これに伴って、ｎ-型層９３の表面からｎ+型埋込み層９２まで達するように、ｎ+型接続層９８も深く形成しなければならない。しかしながら、イオン注入による方法では、深いｎ+型接続層９８を形成することは困難である。このため、従来の光検出素子では、充分に深い空乏層を形成することができず、それゆえ高速応答化の要求を満足することができないという問題がある。
【０００５】
本発明は、上記課題を解決するためになされたものであり、高速応答が可能な光検出素子を製造する方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明による光検出素子の製造方法は、支持基板と、支持基板上に設けられた絶縁層と、絶縁層上に設けられるとともに、第１導電型をもつ第１半導体層と、第１半導体層上に設けられるとともに、不純物濃度が第１半導体層よりも低い第２半導体層と、を有する基板を準備する基板準備工程と、第２半導体層表面における所定領域の周囲の少なくとも一部に、第２半導体層表面から第１半導体層へと延びるトレンチ溝を形成するトレンチ溝形成工程と、トレンチ溝の側壁から第２半導体層に第１導電型の不純物を拡散させることにより、側壁に沿って第２半導体層表面から第１半導体層まで達するとともに、不純物濃度が第１半導体層よりも高い接続層を形成する接続層形成工程と、所定領域に露出する第２半導体層の表層に、第２導電型をもつ第３半導体層を形成する第３半導体層形成工程と、を備えることを特徴とする。
【０００７】
この製造方法においては、第２半導体層にトレンチ溝を形成し、トレンチ溝の側壁から不純物を拡散させることにより、接続層を形成している。これにより、深い接続層を形成することができ、それゆえ第２半導体層の厚みを厚くすることが可能となる。したがって、この製造方法によれば、第２半導体層を厚くすることにより充分に深い空乏層を形成することができるので、ｐｎ接合の接合容量が小さく、それゆえ高速応答が可能な光検出素子を得ることができる。
【０００８】
トレンチ溝形成工程においては、所定領域を包囲するように、所定領域の周囲全体にトレンチ溝を形成することが好適である。このようにして製造される光検出素子においては、接続層が光検出面の周辺部に沿って設けられている。よって、第２半導体層の光検出面に対応する部分は、第１半導体層及び接続層によって、底面及び側面が囲まれる。これにより、第１半導体層及び接続層によって囲まれた部分を、完全空乏化することが可能となる。
【０００９】
光検出面が形成される所定領域が、第２半導体層上に複数設けられ、トレンチ溝形成工程においては、複数の所定領域のそれぞれに対してトレンチ溝を形成することを特徴としてもよい。この場合、複数の光検出面を有する光検出素子が得られる。この光検出素子は、各光検出面から入射する被検出光を並列処理することにより、光検出面が１つの場合に比して、より多くの情報を得ることが可能である。
【００１０】
トレンチ溝形成工程においては、複数の所定領域のうち近接する少なくとも２つの所定領域を互いに隔てるように、該２つの所定領域の間にトレンチ溝を形成することが好適である。この場合、複数の光検出面に入射する被検出光のクロストークを抑えることができる。
【００１１】
また、光検出素子の製造方法は、トレンチ溝の側壁上に、絶縁膜を形成する絶縁膜形成工程を備えることが好適である。この場合、側壁に露出する接続層が保護された光検出素子を得ることができる。
【００１２】
また、光検出素子の製造方法は、トレンチ溝に補強材料を充填する補強材料充填工程を備えることが好適である。この場合、高い機械的強度をもつ光検出素子を得ることができる。
【００１３】
基板準備工程においては、第１半導体層が絶縁層上の一部に設けられた基板を準備し、トレンチ溝形成工程においては、第１半導体層の周囲全体を包囲するとともに、第２半導体層表面から絶縁層まで達するトレンチ溝を形成することを特徴としてもよい。この場合、周囲をトレンチ溝で包囲された島状の第１半導体層を備える光検出素子が得られる。この場合であっても、第２半導体層にトレンチ溝を形成し、トレンチ溝の側壁から不純物を拡散させることにより、接続層を形成しているため、深い接続層を形成することができる。よって、ｐｎ接合の接合容量が小さく、それゆえ高速応答が可能な光検出素子を得ることができる。
【発明の効果】
【００１４】
本発明による製造方法によれば、高速応答が可能な光検出素子を得ることができる。
【発明を実施するための最良の形態】
【００１５】
以下、図面とともに本発明による光検出素子の製造方法の好適な実施形態について詳細に説明する。なお、図面の説明においては同一要素には同一符号を付し、重複する説明を省略する。また、図面の寸法比率は、説明のものと必ずしも一致していない。
【００１６】
図１は、本発明の一実施形態に係る製造方法により得られる光検出素子を示す側面断面図である。ここで得られる光検出素子は、ホトダイオード１である。ホトダイオード１は、被検出光の入射によりキャリアを生成し、生成したキャリアを検出信号として出力するものである。ホトダイオード１は、基板１０、絶縁膜３２、アノード電極３４、及びカソード電極３６を備えている。基板１０は、支持基板１１上に、絶縁層１２、ｎ+型埋込み層（第１半導体層）１３、及びｎ-型層（第２半導体層）１４が順に積層されて成っている。
【００１７】
支持基板１１は、例えばＳｉ基板が用いられ、支持基板１１上に積層される各層１２，１３，１４を支持するものである。また、絶縁層１２は、例えばＳｉＯ2からなり、支持基板１１に入射した光によって発生するキャリアがｎ+型埋込み層１３、及びｎ-型層１４に流入するのを防ぐためのものである。ｎ+型埋込み層１３は、ｎ型の導電性が付与された半導体層である。また、ｎ-型層１４は、ｎ+型埋込み層１３に比して低い不純物濃度をもつ半導体層である。これらのｎ+型埋込み層１３及びｎ-型層１４としては、例えばＡｓ（ヒ素）、Ｐ（リン）等のｎ型不純物を添加したＳｉ半導体が用いられる。
【００１８】
ｎ-型層１４には、トレンチ溝２０、及びｎ+型接続層２１が形成されている。トレンチ溝２０は、ｎ-型層１４表面の光検出面Ｓ１を包囲するように、光検出面Ｓ１の周囲全体に形成されている。また、トレンチ溝２０は、ｎ-型層１４の表面からｎ+型埋込み層１３へ向かって延びており、ｎ+型埋込み層１３まで達している。トレンチ溝２０の側壁２０ａ及び底面上には、例えばＳｉＯ2からなる絶縁膜２２が形成されている。さらに、トレンチ溝２０の空隙には、補強材料２３が充填されている。補強材料２３としては、例えば、ノンドープポリシリコン、樹脂等を用いることができる。
【００１９】
トレンチ溝２０の側壁２０ａに沿って、ｎ+型接続層２１が形成されている。ｎ+型接続層２１は、トレンチ溝２０に隣接しており、且つｎ-型層１４の表面からｎ+型埋込み層１３まで達している。このｎ+型接続層２１は、ｎ+型埋込み層１３と同様に、ｎ型不純物が高濃度に添加された半導体層であり、ｎ-型層１４の表面に形成されるカソード電極３６とｎ+型埋込み層１３とを電気的に接続するためのものである。
【００２０】
また、光検出面Ｓ１に露出するｎ-型層１４の表層には、ｎ+型層２４、及びｐ+型層（第３半導体層）２５が形成されている。ｎ+型層２４は、ｎ+型埋込み層１３及びｎ+型接続層２１と同様に、ｎ型不純物が高濃度に添加された半導体層である。このｎ+型層２４は、ｎ+型接続層２１に接しており、カソード電極３６と直接に接続される層である。また、ｐ+型層２５は、Ｂ（ボロン）等のｐ型不純物が高濃度に添加されることにより、ｐ型の導電性が付与された半導体層である。このｐ+型層２５は、ｎ-型層１４と共にｐｎ接合を構成している。
【００２１】
基板１０の上面、すなわちｎ-型層１４の表面には、保護膜として絶縁膜３２が成膜されている。絶縁膜３２には、開口３２ａ，３２ｂが形成されており、一方の開口３２ａはｐ+型層２５が露出する部分に、他方の開口３２ｂはｎ+型層２４が露出する部分に設けられている。そして、開口３２ａを通してアノード電極３４がｐ+型層２５と、開口３２ｂを通してカソード電極３６がｎ+型層２４とそれぞれ直接に接続されている。アノード電極３４及びカソード電極３６としては、例えばＡｌが用いられる。
【００２２】
図２は、図１のホトダイオード１のII−II線に沿った平面断面図である。ｎ-型層１４のうちトレンチ溝２０によって包囲されている四角形の領域が、図１に示す光検出面Ｓ１の直下に位置する領域である。ｎ+型接続層２１は、この領域の周辺部に沿って、トレンチ溝２０の外側及び内側にそれぞれ設けられている。
【００２３】
ホトダイオード１の動作について説明する。なお、ホトダイオード１には逆バイアス電圧が印加されており、ｎ-型層１４に空乏層が生じているものとする。光検出面Ｓ１から入射した被検出光は、主にｎ-型層１４において吸収される。被検出光を吸収したｎ-型層１４においてはキャリア（電子及び正孔）が発生し、発生した電子及び正孔は、逆バイアス電界に従って、それぞれｎ+型埋込み層１３及びｐ+型層２５へと移動する。ｎ+型埋込み層１３に達した電子は、ｎ+型接続層２１及びｎ+型層２４を通ってカソード電極３６へと移動し、カソード電極３６から出力される。一方、ｐ+型層２５に達した正孔は、アノード電極３４へと移動し、アノード電極３４から出力される。
【００２４】
ホトダイオード１の効果について説明する。ホトダイオード１においては、トレンチ溝２０が形成されているとともに、トレンチ溝２０の側壁２０ａに沿ってｎ+型接続層２１が形成されている。このため、ホトダイオード１においては、トレンチ溝２０を深く形成することにより、ｎ+型接続層２１も深く形成することが可能である。ｎ+型接続層２１を深く形成することができれば、ｎ-型層１４を厚くすることができる。したがって、ｎ-型層１４を厚くすることにより充分に厚い空乏層を形成することができるので、ｐｎ接合の接合容量が小さく、それゆえ高速応答が可能なホトダイオード１を実現することができる。ｎ+型接続層２１は、後述するように、ｎ-型層１４にトレンチ溝２０を形成し、トレンチ溝２０の側壁２０ａから不純物を拡散させることにより形成されるものである。
【００２５】
また、ホトダイオード１においては、ｎ+型接続層２１が光検出面Ｓ１の周辺部に沿って設けられている。よって、ｎ-型層１４の光検出面Ｓ１に対応する領域は、ｎ+型埋込み層１３及びｎ+型接続層２１によって、底面及び側面が完全に囲まれている。この構造により、ｐ+型層２５とｎ-型層１４とのｐｎ接合面から拡がる空乏層は、ｎ-型層１４とｎ+型埋込み層１３との界面まで拡がる。したがって、ｎ+型埋込み層１３と空乏層との間にスペースがない状態、すなわちｎ-型層１４のうちｎ+型埋込み層１３及びｎ+型接続層２１によって囲まれた領域を、深さ方向及び光検出面Ｓ１に平行な方向の双方について完全空乏化し、ジッタの発生を防止することができる。
【００２６】
図３及び図４を用いて、ホトダイオードにおいて発生するジッタについて説明する。図３は、一般的なホトダイオードの構成を示す模式図である。このホトダイオードにおいては、ｐ型半導体層８１とｎ型半導体層８２とによりｐｎ接合が構成されており、その接合界面から空乏層が拡がっている。この空乏層の境界を破線Ｌ１で示している。この図からもわかるように、ホトダイオードにおける空乏層は、ｎ-型層１４の不純物濃度が均一であれば、ｐｎ接合界面から水平方向（図の左右方向）と深さ方向（図の上下方向）とで拡がり具合は変わらない。
【００２７】
キャリアは、空乏層内においては空乏層内の電位傾斜を転がり落ちるが、空乏層外においては拡散過程で迷走する。例えば、図３に示すように、空乏層内で発生した正孔ｈ１は、空乏層内の電界に従って、瞬時にアノード（図示せず）に達することができる。一方、電界が実質的に存在しない空乏層周辺で発生した正孔ｈ２は、空乏層まで拡散過程を経てゆっくりと到達し、その後空乏層内を電界に従って瞬時にアノードに到達する。このため、正孔ｈ２は、正孔ｈ１に比して長い移動時間を要し、正孔ｈ１による出力信号に対して遅延成分となる。この遅延成分が、光入射現象毎に時間的にばらついて発生し、ジッタとなる。図４において、実線Ｌ２は空乏層内で発生したキャリアによる出力信号を、破線Ｌ３は空乏層周辺で発生したキャリアによる出力信号を示す。グラフからわかるように、空乏層周辺で発生したキャリアは、空乏層内で発生したキャリアに比して、出力信号として検出される時刻が遅れている。
【００２８】
これに対して、図１のホトダイオード１においては、ｎ+型埋込み層１３及びｎ+型接続層２１によってｎ-型層１４の光検出面Ｓ１に対応する領域を完全に囲むことにより、完全空乏化を実現している。これにより、キャリアの拡散過程がなくなり、それゆえ拡散過程に起因する遅延時間、すなわち各キャリア間でばらつきを生じる遅延時間をなくすことができる。このため、ホトダイオード１においては、ジッタの発生が抑制される。
【００２９】
ところで、光ピックアップには、分割型（多チャンネル型）のホトダイオードが光検出素子として用いられる。図３に示すように、ｐ型半導体層８１が一つだけ設けられている場合、空乏層は深さ方向と水平方向（分割型ホトダイオードにおいてはホトダイオードの配列面方向）とで同じように拡がる。一方で、分割型ホトダイオードにおいて、複数のｐ型半導体層８１が互いに近接しているときには、図５に示すように、ｐ型半導体層８１間に空乏していない領域が生じる。このような領域が生じることは、従来の分割型ホトダイオードにおいて、ホトダイオード間で発生するキャリアによるジッタの問題を引き起こしている。光ピックアップ用の光源として紫色ＬＤを用いる場合、紫色の光は、ホトダイオードの表面から浅いところ、すなわち空乏していない領域で吸収されるため、ジッタの問題が顕著となってしまう。これに対して、図１のホトダイオード１は、ジッタの発生を抑制することができるため、光ピックアップの光検出素子に好適に用いることができる。
【００３０】
また、ホトダイオード１においては、トレンチ溝２０の側壁２０ａ上に絶縁膜２２が形成されている。これにより、側壁２０ａに露出するｎ+型接続層２１を保護することができる。さらに、トレンチ溝２０には、補強材料２３が充填されている。これにより、ホトダイオード１全体の機械的強度を向上させることができる。
【００３１】
図６〜図１１の工程図を参照しつつ、本発明による光検出素子の製造方法の一実施形態を実施例に基づいて説明する。まず、Ｓｉ結晶からなるｎ-型半導体基板１４ａを準備する。ｎ-型半導体基板１４ａの厚さは３００μｍ、比抵抗は１ｋΩ・ｃｍである（図６（ａ））。ｎ-型半導体基板１４ａに対して、その表面からＡｓイオンを打ち込む。打ち込むＡｓイオンのエネルギーは８０ｋｅＶ、ドーズ量は２×１０15ｃｍ-2である。これにより、ｎ-型半導体基板１４ａの表層にｎ+型半導体層１３ａが形成される（図６（ｂ））。さらに、このｎ+型半導体層１３ａの表面を酸化させることにより、ｎ+型半導体層１３ａ上にＳｉＯ2からなる絶縁層１２ａを形成する。絶縁層１２ａの厚さは０．５μｍである（図６（ｃ））。
【００３２】
次に、絶縁層１２ａ、ｎ+型半導体層１３ａ、及びｎ-型半導体基板１４ａから成る構造体を、別に準備したＳｉからなる厚さ３００μｍの支持基板１１に１０００℃で加熱しながら貼り合わせる。このとき、絶縁層１２ａの表面を支持基板１１との貼合わせ面とする（図７（ａ））。さらに、ｎ-型半導体基板１４ａの表面を研磨することにより平坦化する。また、この研磨により、ｎ-型半導体基板１４ａとｎ+型半導体層１３ａとの厚みの和を３０μｍに調整する。これにより基板１０を得る（図７（ｂ））。以上の基板１０を得るまでの工程が基板準備工程である。
【００３３】
次に、図１の光検出面Ｓ１が設けられる領域Ａ１を包囲するように、この領域Ａ１の周囲全体に幅５μｍのトレンチ溝２０をＩＣＰ（誘導結合プラズマ）エッチングにより形成する。このとき、トレンチ溝２０がｎ-型層１４表面からｎ+型埋込み層１３まで達するようにする（トレンチ溝形成工程）（図８（ａ））。さらに、トレンチ溝２０の側壁２０ａからｎ-型層１４にＰ（リン）を拡散させることにより、ｎ+型接続層２１を形成する。このとき、ｎ+型接続層２１が側壁２０ａに沿ってｎ-型層１４表面からｎ+型埋込み層１３まで達するようにする。また、ｎ+型接続層２１の幅（図の左右方向の長さ）は１μｍ、不純物濃度は１×１０19ｃｍ-3とする（接続層形成工程）（図８（ｂ））。
【００３４】
次に、トレンチ溝２０の側壁２０ａ及び底面上に、ＳｉＯ2からなる絶縁膜２２を０．１μｍの厚さに形成する（絶縁膜形成工程）（図９（ａ））。さらに、トレンチ溝２０の空隙に、ノンドープポリシリコンからなる補強材料２３を充填する（補強材料充填工程）（図９（ｂ））。
【００３５】
次に、ｎ-型層１４の表面からＰ（リン）を拡散させることにより、ｎ-型層１４の表層に、ｎ+型接続層２１と接するｎ+型層２４を形成する。このとき、ｎ+型層２４がｎ+型接続層２１と接するようにする。また、ｎ+型層２４の厚さは１μｍ、不純物濃度は１×１０19ｃｍ-3とする（図１０（ａ））。また、ｎ-型層１４の表面からボロンイオンを拡散させることにより、領域Ａ１に露出するｎ-型層１４の表層に、ｐ+型層２５を形成する。ｐ+型層２５の厚さは０．２μｍ、不純物濃度は１×１０19ｃｍ-3とする。これにより、領域Ａ１が光検出面Ｓ１となる（第３半導体層形成工程）（図１０（ｂ））。
【００３６】
次に、ｎ-型層１４の表面にＳｉＯ2からなる絶縁膜３２を形成する。また、絶縁膜３２には、２つの開口３２ａ，３２ｂを形成する。このとき、ｎ-型層１４の表面のうちｐ+型層２５及びｎ+型層２４が露出している部分に、それぞれ開口３２ａ，３２ｂを設ける（図１１（ａ））。次に、開口３２ａ，３２ｂをそれぞれ貫通するように、アノード電極３４及びカソード電極３６を形成する。アノード電極３４及びカソード電極３６としては、ともにＡｌを用いる。これにより、開口３２ａを通してアノード電極３４とｐ+型層２５とが直接に接続され、開口３２ｂを通してカソード電極３６とｎ+型層２４とが直接に接続される。以上より、ホトダイオード１を得る（図１１（ｂ））。
【００３７】
本実施形態による光検出素子の製造方法の効果を説明する。この製造方法においては、ｎ-型層１４にトレンチ溝２０を形成し、トレンチ溝２０の側壁２０ａから不純物を拡散させることにより、ｎ+型接続層２１を形成している（図８（ａ）及び図８（ｂ）参照）。このため、ｎ-型層１４の表面からのイオン注入によって接続層を形成する従来の方法とは異なり、深いｎ+型接続層２１を形成することが可能となる。ｎ+型接続層２１を深く形成することができれば、ｎ-型層１４を厚くすることができる。したがって、この製造方法によれば、ｎ-型層１４を厚くすることにより充分に厚い空乏層を形成することができるので、ｐｎ接合の接合容量が小さく、それゆえ高速応答が可能なホトダイオード１を得ることができる。
【００３８】
また、トレンチ溝２０を、領域Ａ１の周囲全体に形成している。これにより、上記製造方法により得られるホトダイオード１（図１１（ｂ）参照）においては、ｎ+型接続層２１が光検出面Ｓ１の周縁に沿って設けられている。よって、ｎ-型層１４の一部は、ｎ+型埋込み層１３及びｎ+型接続層２１によって、底面及び側面が完全に囲まれている。これにより、ｎ+型埋込み層１３及びｎ+型接続層２１によって囲まれた部分を、完全空乏化することができる。したがって、本実施形態に係る製造方法によれば、ジッタの発生が完全に抑制されたホトダイオード１を得ることができる。
【００３９】
また、トレンチ溝２０の側壁２０ａ上に絶縁膜２２を形成しているため（図９（ａ）参照）、側壁２０ａに露出するｎ+型接続層２１が保護されたホトダイオード１を得ることができる。さらに、トレンチ溝２０に補強材料２３を充填しているため（図９（ｂ）参照）、機械的強度の高いホトダイオード１を得ることができる。
【００４０】
図１２（ａ）及び図１２（ｂ）は、図６〜図７に示す基板準備工程の変形例を示す工程図である。ここでは、まず、ＳＯＩ基板１０ａを準備する。ＳＯＩ基板１０ａは、Ｓｉ結晶からなる支持基板１１、支持基板１１上に形成されたＳｉＯ2からなる絶縁層１２、及び絶縁層１２上に形成されたｎ型エピタキシャル層１４ｂから構成されている（図１２（ａ））。次に、ＳＯＩ基板１０ａの表面から、例えばリンイオン等のイオンを注入することにより、ｎ+型埋込み層１３を形成する。このとき、ｎ+型埋込み層１３が絶縁層１２上に形成されるように、イオンの打込み条件を設定する。これにより基板１０を得る。基板１０において、ｎ-型層１４は、ｎ型エピタキシャル層１４ｂに由来している（図１２（ｂ））。
【００４１】
図１３は、図１のホトダイオード１の変形例を示す側面断面図である。ホトダイオード２は、基板１０、絶縁膜３２、アノード電極３４、及びカソード電極３６を備えている。基板１０は、支持基板１１上に、絶縁層１２、ｎ+型埋込み層１６、及びｎ-型層１４が順に積層されて成っている。本実施形態においてｎ+型埋込み層１６は、絶縁層１２上の一部にのみ設けられている。なお、ｎ-型層１４は、ｎ+型埋込み層１６上だけでなく、絶縁層１２のうちｎ+型埋込み層１６が設けられていない部分上にも設けられている。
【００４２】
ｎ-型層１４には、トレンチ溝２０、及びｎ+型接続層２１が形成されている。トレンチ溝２０は、ｎ+型埋込み層１６の周囲全体を包囲するとともに、ｎ-型層１４の表面から絶縁層１２まで達している。これにより、トレンチ溝２０の側壁２０ａには、ｎ+型埋込み層１６が露出している。トレンチ溝２０の側壁２０ａ上には、絶縁膜２２が形成されている。さらに、トレンチ溝２０の空隙には、補強材料２３が充填されている。
【００４３】
トレンチ溝２０の側壁２０ａに沿って、ｎ+型接続層２１が形成されている。ｎ+型接続層２１は、トレンチ溝２０に隣接しており、且つｎ-型層１４の表面からｎ+型埋込み層１６まで達している。
【００４４】
また、ｎ-型層１４におけるｎ+型埋込み層１６に臨む表層には、ｎ+型層２４、及びｐ+型層２５が形成されている。
【００４５】
基板１０の上面、すなわちｎ-型層１４の表面には、保護膜として開口３２ａ，３２ｂが形成された絶縁膜３２が保護膜として成膜されている。開口３２ａを通してアノード電極３４がｐ+型層２５と、開口３２ｂを通してカソード電極３６がｎ+型層２４とそれぞれ直接に接続されている。
【００４６】
ホトダイオード２の効果について説明する。ホトダイオード２においては、トレンチ溝２０が形成されているとともに、トレンチ溝２０の側壁２０ａに沿ってｎ+型接続層２１が形成されている。このため、ホトダイオード２においては、トレンチ溝２０を深く形成することにより、ｎ+型接続層２１も深く形成することが可能である。ｎ+型接続層２１を深く形成することができれば、ｎ-型層１４を厚くすることができる。したがって、ｎ-型層１４を厚くすることにより充分に厚い空乏層を形成することができるので、ｐｎ接合の接合容量が小さく、それゆえ高速応答が可能なホトダイオード２を実現することができる。
【００４７】
このように、ｎ+型埋込み層１６を、バイポーラＩＣでコレクタ領域の抵抗を減らすために使われる埋込み層と同様の島状に形成した場合であっても、高速応答が可能なホトダイオード２が実現される。
【００４８】
図１３のホトダイオード２を製造する方法を説明する。まず、図６（ａ）に示すｎ-型半導体基板１４ａを準備する。このｎ-型半導体基板１４ａに対して、その表面の一部からＡｓイオンを打ち込む。これにより、ｎ-型半導体基板１４ａにおける表層の一部にｎ+型半導体層１６ａが形成される（図１４（ａ））。次に、図６（ｃ）並びに図７（ａ）及び図７（ｂ）に示す工程と同様の方法で、支持基板１１、絶縁層１２、ｎ+型埋込み層１６、及びｎ-型層１４からなる基板１０を作製する。そして、ｎ+型埋込み層１６の周囲全体を包囲するとともにｎ-型層１４表面からｎ+型埋込み層１６まで達するトレンチ溝２０をＩＣＰエッチングにより形成する（トレンチ溝形成工程）（図１４（ｂ））。さらに、図８（ｂ）並びに図９〜図１１に示す工程と同様の方法で、接続層２１、絶縁膜２２、補強材料２３、ｎ+型層２４、ｐ+型層２５、絶縁膜３２、アノード電極３４、及びカソード電極３６を形成することにより、図１３のホトダイオード２を得る。
【００４９】
図１５は、本発明の他の実施形態に係る製造方法により得られる光検出素子を示す平面図である。ここで得られる光検出素子は、光ピックアップ４である。光ピックアップ４は、１枚のチップ４００上に８チャンネルのホトダイオードＰ１〜Ｐ８を備えており、ＣＤドライブやＤＶＤドライブ等における信号光の検出素子として用いることができる。チップ４００のサイズは、例えば１．３ｍｍ×１．３ｍｍとされる。
【００５０】
チップ４００の中心部には、ホトダイオードＰ５〜Ｐ８から構成される４分割ホトダイオードが設けられている。この４分割ホトダイオードの図中上側には、ホトダイオードＰ１，Ｐ２から構成される２分割ホトダイオードが、４分割ホトダイオードの図中下側には、ホトダイオードＰ３，Ｐ４から構成される２分割ホトダイオードがそれぞれ設けられている。各ホトダイオードＰ１〜Ｐ８は、図中に太線Ｌ４で示す位置に形成されているトレンチ溝によって互いに隔てられている。各ホトダイオードＰ１〜Ｐ４のサイズは、例えば２５０μｍ×１００μｍとされる。また、各ホトダイオードＰ５〜Ｐ８のサイズは、例えば６０μｍ×６０μｍとされる。
【００５１】
また、光ピックアップ４は、アノードパッドＥＡ１〜ＥＡ８、及びカソードパッドＥＣを備えている。アノードパッドＥＡ１〜ＥＡ８は、それぞれ各ホトダイオードＰ１〜Ｐ８のアノード電極と配線ＷＡ１〜ＷＡ８を介して接続されており、アノード用の外部端子となるものである。一方、カソードパッドＥＣは、各ホトダイオードＰ１〜Ｐ８のカソード電極と配線ＷＣを介して接続されており、逆バイアス用の外部端子となるものである。なお、カソードパッドＥＣは２つ設けられているが、両者は配線ＷＣによってつながっているため、何れのカソードパッドＥＣを用いてもよい。
【００５２】
図１６は、図１５の光ピックアップ４における２分割ホトダイオードＰ１，Ｐ２を示すXVI−XVI線に沿った側面断面図である。ホトダイオードＰ１，Ｐ２は、共通の基板４０を有している。なお、図１５に示すホトダイオードＰ１〜Ｐ８は、全てこの基板４０を共有している。基板４０は、図１の基板１０と同様に、支持基板４１、絶縁層４２、ｎ+型埋込み層４３、及びｎ-型層４４から構成されている。ｎ-型層４４には、ホトダイオードＰ１の光検出面Ｓ２ａ及びホトダイオードＰ２の光検出面Ｓ２ｂが形成されており、光検出面Ｓ２ａ，Ｓ２ｂそれぞれの周囲にトレンチ溝５０が形成されている。また、近接する２つの光検出面Ｓ２ａ，Ｓ２ｂは、共通のトレンチ溝５０により隔てられている。
【００５３】
また、トレンチ溝５０の側壁５０ａに沿ってｎ-型層４４表面からｎ+型埋込み層４３まで達するｎ+型接続層５１が形成されている。このｎ+型接続層５１は、側壁５０ａからｎ-型層４４に不純物を拡散させることにより形成される。さらに、トレンチ溝５０は、その側壁５０ａ及び底面上に絶縁膜５２が形成されるとともに、その空隙に補強材料５３が充填されている。
【００５４】
また、光検出面Ｓ２ａ，Ｓ２ｂに露出するｎ-型層４４の表層には、それぞれｎ+型層５４、及びｐ+型層５５が形成されている。ｎ+型層５４は、ｎ+型接続層５１に接している。ｎ-型層４４の表面には、開口６２ａ，６２ｂが形成された絶縁膜６２が成膜されている。これらの開口６２ａ，６２ｂを通して、アノード電極６４及びカソード電極６６が、それぞれｐ+型層５５及びｎ+型層５４と直接に接続されている。
【００５５】
上述のように、ｎ-型層４４上に複数の光検出面Ｓ２ａ，Ｓ２ｂが設定される場合においても、各光検出面Ｓ２ａ，Ｓ２ｂの周囲にトレンチ溝５０を形成し、その側壁５０ａから不純物を拡散させることにより、ｎ+型接続層５１を形成している。このため、深いｎ+型接続層５１を形成することが可能となり、ｎ-型層４４を自由に厚くすることができる。したがって、この製造方法によれば、充分に厚い空乏層を形成することができるので、ｐｎ接合の接合容量が小さく、それゆえ高速応答が可能な複数のホトダイオードＰ１〜Ｐ８を得ることができる。さらに、図１５の光ピックアップ４全体としては、これらのホトダイオードＰ１〜Ｐ８により光信号を並列処理することができるので、より多くの情報を処理することが実現されている。
【００５６】
また、図１６に示すように、２つの光検出面Ｓ２ａ，Ｓ２ｂの間にトレンチ溝５０を形成することにより、ホトダイオードＰ１，Ｐ２の一方で発生したキャリアが他方に流入するのを防いでいる。これにより、ホトダイオードＰ１，Ｐ２間におけるクロストークの発生を抑えることができる。
【００５７】
本発明による光検出素子の製造方法は、上記実施形態に限定されるものではなく、様々な変形が可能である。例えば、図１のホトダイオード１において、ｎ+型の層１３，２１，２４とｐ+型の層２５とは導電型が逆であってもよい。すなわち、層１３，２１，２４がｐ+型、層２５がｎ+型となるようにホトダイオード１を製造してもよい。また、層１４は、ｎ-型のものを示したが、ｐ-型としてもよい。また、本発明の製造方法において用いられるｎ型不純物及びｐ型不純物は、上記したものに限られない。
【００５８】
上記実施形態においては、各半導体層の厚み、不純物濃度等の数値を具体的に示したが、これらの数値は、上記した値に限らず適宜設定することができる。
【００５９】
図８（ａ）において、トレンチ溝２０をｎ-型層１４の表面からｎ+型埋込み層１３まで達するように形成しているが、トレンチ溝２０がｎ+型埋込み層１３まで達したところで形成を止めることは必須でない。すなわち、図１７に示すように、トレンチ溝２０を絶縁層１２に達するまで形成し、トレンチ溝２０の側壁２０ａからの不純物拡散により、ｎ-型層１４の表面からｎ+型埋込み層１３まで達する接続層２１を形成することとし、トレンチ溝２０の空隙の全てをノンドープポリシリコン等の補強材料２３で埋めてもよい。この場合、絶縁層１２をエッチングのストッパとして使えるので、トレンチ溝形成工程が容易になるという利点がある。また、この場合には、トレンチ溝２０を領域Ａ１の周囲全体に形成するとｎ+型埋込み層１３が島状に孤立するが、接続層２１によりｎ+型埋込み層１３とカソード電極３６との電気的接続が実現されている。なお、領域Ａ１の周囲の一部にのみトレンチ溝２０を形成してもよい。
【００６０】
図８（ａ）において、トレンチ溝２０をｎ-型層１４の表面からｎ+型埋込み層１３まで達するように形成しているが、ｎ+型埋込み層１３まで達するように形成することは必須でない。すなわち、図１８に示すように、トレンチ溝２０をｎ-型層１４の途中まで形成し、トレンチ溝２０の側壁２０ａからの不純物拡散により、ｎ-型層１４の表面からｎ+型埋込み層１３まで達する接続層２１を形成することとし、トレンチ溝２０の空隙の全てをノンドープポリシリコン等の補強材料２３で埋めてもよい。
【００６１】
また、トレンチ溝２０を領域Ａ１の周囲全体に形成しているが、領域Ａ１の周囲の一部にのみ形成してもよい。また、接続層２１をトレンチ溝２０の側壁２０ａ全体に渡って形成する構成を示したが、側壁２０ａの一部にのみ形成してもよい。ただし、接続層２１は、ｎ-型層１４の表面と埋込み層１３とを電気的に接続するため、少なくとも一部においてｎ-型層１４の表面からｎ+型埋込み層１３まで達するように形成されている必要がある。
【００６２】
図６〜図１１に示す実施例においては、第３半導体層形成工程をトレンチ溝形成工程及び接続層形成工程よりも後に実行したが、第３半導体層形成工程は、トレンチ溝形成工程及び接続層形成工程よりも前に実行してもよいし、トレンチ溝形成工程と接続層形成工程との間に実行してもよい。
【図面の簡単な説明】
【００６３】
【図１】本発明の一実施形態に係る製造方法により得られる光検出素子を示す側面断面図である。
【図２】図１のホトダイオード１のII−II線に沿った平面断面図である。
【図３】一般的なホトダイオードの構成を示す模式図である。
【図４】図３のホトダイオードにおいて発生するジッタの様子を示すグラフである。
【図５】複数のｐ型半導体層が互いに近接している場合における空乏層の様子を示す模式図である。
【図６】（ａ）〜（ｃ）は、本発明による光検出素子の製造方法の一実施形態を示す工程図である。
【図７】（ａ）及び（ｂ）は、本発明による光検出素子の製造方法の一実施形態を示す工程図である。
【図８】（ａ）及び（ｂ）は、本発明による光検出素子の製造方法の一実施形態を示す工程図である。
【図９】（ａ）及び（ｂ）は、本発明による光検出素子の製造方法の一実施形態を示す工程図である。
【図１０】（ａ）及び（ｂ）は、本発明による光検出素子の製造方法の一実施形態を示す工程図である。
【図１１】（ａ）及び（ｂ）は、本発明による光検出素子の製造方法の一実施形態を示す工程図である。
【図１２】（ａ）及び（ｂ）は、図６〜図７に示す基板準備工程の変形例を示す工程図である。
【図１３】図１のホトダイオード１の変形例を示す側面断面図である。
【図１４】（ａ）及び（ｂ）は、図１３のホトダイオード２の製造方法を説明するための図である。
【図１５】本発明の他の実施形態に係る製造方法により得られる光検出素子を示す平面図である。
【図１６】図１５の光ピックアップ４における２分割ホトダイオードＰ１，Ｐ２を示すXVI−XVI線に沿った側面断面図である。
【図１７】本発明による光検出素子の製造方法の一変形例を説明するための図である。
【図１８】本発明による光検出素子の製造方法の他の変形例を説明するための図である。
【図１９】従来の光検出素子を示す断面図である。
【符号の説明】
【００６４】
１，２…ホトダイオード、４…光ピックアップ、１０，４０…基板、１１，４１…支持基板、１２，４２…絶縁層、１３，１６，４３…ｎ+型埋込み層（第１半導体層）、１４，４４…ｎ-型層（第２半導体層）、２０，５０…トレンチ溝、２０ａ，５０ａ…側壁、２１，５１…ｎ+型接続層、２２，５２…絶縁膜、２３，５３…補強材料、２４，５４…ｎ+型層、２５，５５…ｐ+型層（第３半導体層）、３２，６２…絶縁膜、３２ａ，３２ｂ，６２ａ，６２ｂ…開口、３４，６４…アノード電極、３６，６６…カソード電極、Ａ１…光検出面形成領域、Ｐ１〜Ｐ８…ホトダイオード、Ｓ１，Ｓ２ａ，Ｓ２ｂ…光検出面。
【図１】
2005045125.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
2005045125.tif 000017
【図１６】
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【図１７】
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【図１８】
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【図１９】
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