(57)【要約】【課題】  切替え前のクロック信号と切替え後のクロック信号の衝突やクロック抜けを無くし、確実にクロック信号を切替えることの可能なクロック信号切替回路を提供すること。【解決手段】  分周回路１と同期化回路２とクロック選択回路３とを備え、クロック選択回路３は、第１のクロックイネーブラ３１と第２のクロックイネーブラ３２とＯＲ回路３３とを備えている。第１のクロックイネーブラ３１のクロックイネーブル端子Ｅには第２のクロック切替信号が供給され、クロック入力端子ＣＫには、分周クロックＸＩ／２が供給され、また、第２のクロックイネーブラ３２のクロックイネーブル端子Ｅには第１のクロック切替信号が供給され、クロック入力端子ＣＫにはクロック信号ＸＩが供給される。第１のクロックイネーブラ３１または第２のクロックイネーブラ３２により選択されたクロック信号はＯＲ回路３３を介して出力される。【選択図】      図２
2005236549.tif 000002
【特許請求の範囲】
【請求項１】
マスタクロック信号をもとにその分周クロック信号を生成する分周回路と、
非同期の制御信号を、前記分周回路により生成した前記分周クロック信号により同期化し、前記同期化した前記制御信号をもとに、前記マスタクロック信号および前記分周クロック信号を含む選択される選択対象クロック信号に対応したクロック切替信号を生成する同期化回路と、
前記クロック切替信号をもとに前記選択対象クロック信号を選択し出力するクロック選択回路とを備え、
前記クロック選択回路は、
前記選択対象クロック信号の状態が変化したタイミングで前記クロック切替信号の状態を保持するラッチ動作をもとに、前記選択対象クロック信号の出力を制御するクロックイネーブラを備えていることを特徴とするクロック信号切替回路。
【請求項２】
前記クロックイネーブラは、前記選択対象クロック信号の状態が第１のレベルから第２のレベルへ変化したタイミングで前記クロック切替信号の状態を保持し、前記保持した状態を出力し、前記選択対象クロック信号の状態が第２のレベルから第１のレベルへ変化したタイミングで前記クロック切替信号の状態を出力するフリップフロップ回路と、前記フリップフロップ回路の出力をもとに、前記選択対象クロック信号の出力を制御するゲート回路とを備えていることを特徴とする請求項１記載のクロック信号切替回路。
【請求項３】
前記クロックイネーブラへ供給される前記クロック切替信号は、前記選択対象クロック信号が前記第２のレベルの状態にあるときに変化することを特徴とする請求項２記載のクロック信号切替回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ひげ状のパルス状クロックを発生させることなくクロック信号を切替えるクロック信号切替回路に関する。
【背景技術】
【０００２】
従来のクロック信号切替回路としては、マルチプレクサなどを用いてクロック信号を切替えるものがある。
また、マスタクロックと、マスタクロックを分周したクロックのいずれか一方を選択する選択回路の選択信号を、マスタクロックに同期化させて生成する同期化回路を有するクロック信号切替回路がある（例えば、特許文献１参照）。
【特許文献１】特開昭６３−２３２６１５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
かかる従来のクロック信号切替回路では、以下の短所が付随している。前者のクロック信号切替回路においては、各クロック信号のスキュー、回路構成により、クロック信号切替え時にひげ状のパルス状クロックが発生し、論理合成の条件を考慮しても容易にはひげ状のパルス状クロックの発生を回避できないという課題があった。
また、後者のクロック信号切替回路においては、マスタクロックの立ち上がりに同期させた単一の選択信号で、２つのクロックＣＬＫ０とＣＬＫ１の一方を選択する構成であるため、選択されたクロックＣＬＫにひげ状のパルス状クロックが発生する場合があるという課題があった。
【０００４】
本発明は、このような事情に鑑みてなされたものであり、切替え前のクロック信号と切替え後のクロック信号の衝突やクロック抜けを無くし、クロック信号切替えの際のひげ状のパルス状クロックの発生を防止し、確実にクロック信号を切替えることの可能なクロック信号切替回路を提供することを目的とする。
【課題を解決するための手段】
【０００５】
上述の目的を達成するため、本発明にかかるクロック信号切替回路は、マスタクロック信号をもとにその分周クロック信号を生成する分周回路と、非同期の制御信号を、前記分周回路により生成した前記分周クロック信号により同期化し、前記同期化した前記制御信号をもとに、前記マスタクロック信号および前記分周クロック信号を含む選択される選択対象クロック信号に対応したクロック切替信号を生成する同期化回路と、前記選択対象クロック信号を前記クロック切替信号をもとに選択し出力するクロック選択回路とを備え、前記クロック選択回路は、前記選択対象クロック信号の状態が変化したタイミングで前記クロック切替信号の状態を保持するラッチ動作をもとに、前記選択対象クロック信号の出力を制御するクロックイネーブラを備えていることを特徴とする。
【発明の効果】
【０００６】
本発明によれば、切替え前のクロック信号と切替え後のクロック信号の衝突、クロック抜けを無くし、クロック信号切替えの際のひげ状のパルス状クロックの発生を防止し、確実にクロック信号を切替えることの可能なクロック信号切替回路を提供できる効果がある。
【発明を実施するための最良の形態】
【０００７】
切替え前のクロック信号と切替え後のクロック信号の衝突、クロック抜けを無くし、ひげ状のパルス状クロックの発生を防止し、確実にクロック信号を切替えることの可能なクロック信号切替回路を提供するという目的を、マスタクロック信号をもとにその分周クロック信号を分周回路により生成し、同期化回路により、非同期の制御信号を、前記分周回路により生成した前記分周クロック信号により同期化し、前記同期化した前記制御信号をもとに、前記マスタクロック信号および前記分周クロック信号を含む選択対象クロック信号に対応したクロック切替信号を生成し、クロック選択回路が、前記選択対象クロック信号を前記クロック切替信号をもとに選択し出力することで実現した。このとき、前記クロック選択回路のクロックイネーブラは、前記選択対象クロック信号の状態が変化したタイミングで前記クロック切替信号の状態を保持するラッチ動作をもとに、前記選択対象クロック信号の出力を制御する。
【実施例１】
【０００８】
図１は、この実施例１のクロック信号切替回路の構成を示すブロック図である。このクロック信号切替回路は、非同期制御信号Ｓｅｌとクロック信号ＸＩとを入力とし、非同期制御信号Ｓｅｌをクロック信号ＸＩの１/２ｎ(たとえばｎ＝１)分周クロックに同期化させた制御信号をもとに複数のクロック切替信号を生成する。そして、前記生成した各クロック切替信号により前記１/２ｎ分周クロックまたは前記クロック信号ＸＩのいずれかを選択するようにしたものである。
このクロック信号切替回路は、分周回路１と同期化回路２とクロック選択回路３とを備えている。分周回路１は、クロック信号ＸＩを１/２ｎ(たとえばｎ＝１)分周し、クロック信号ＸＩの１/２ｎ分周クロックを生成する回路である。同期化回路２は、非同期制御信号Ｓｅｌを、前記分周回路１により生成した前記１/２ｎ分周クロックにより同期化し、分周回路１が生成した１/２ｎ分周クロックに非同期制御信号Ｓｅｌを同期化させた制御信号を生成し、前記クロック信号ＸＩおよび前記１/２ｎ分周クロック信号を含む選択される選択対象クロック信号に対応した複数のクロック切替信号を、前記制御信号をもとに生成する回路である。クロック選択回路３は、同期化回路２が発生させた前記クロック切替信号により、前記クロック信号ＸＩまたは分周回路１が生成した前記１/２ｎ分周クロックのいずれかを選択する回路である。
【０００９】
図２は、この実施例１のクロック信号切替回路の分周回路１、同期化回路２およびクロック選択回路３の論理回路構成を示した論理回路図である。図２において図１と同一または相当の部分については同一の符号を付し説明を省略する。分周回路１は、Ｄフリップフロップ１１とインバータ回路１２とを備え、Ｄフリップフロップ１１のクロック入力端子ＣＫにはクロック信号ＸＩが供給される。インバータ回路１２の入力端子は、Ｄフリップフロップ１１の出力端子Ｑへ接続され、インバータ回路１２の出力端子はＤフリップフロップ１１のデータ入力端子Ｄへ接続されている。
【００１０】
同期化回路２は、シフトレジスタを構成する第１のＤフリップフロップ２１と第２のＤフリップフロップ２２と第３のＤフリップフロップ２３と、組み合わせ回路２４とを備えている。前記シフトレジスタを構成する第１のＤフリップフロップ２１、第２のＤフリップフロップ２２および第３のＤフリップフロップ２３の各クロック入力端子ＣＫは共通接続されている。この共通接続された各クロック入力端子ＣＫは、前記分周回路１のＤフリップフロップ１１の出力端子Ｑと接続されている。また、第１のＤフリップフロップ２１のデータ入力端子Ｄには非同期制御信号Ｓｅｌが入力される。また、組み合わせ回路２４には、前記シフトレジスタを構成する第２のＤフリップフロップ２２の出力端子Ｑおよび第３のＤフリップフロップ２３の出力端子Ｑが接続されている。組み合わせ回路２４は、第１のクロック切替信号Ｓｅｌ  ｄｅｌａｙ  １と第２のクロック切替信号Ｓｅｌ  ｄｅｌａｙ  ２をそれぞれ出力する図示していないクロック切替信号出力端子を有している。
【００１１】
クロック選択回路３は、第１のクロックイネーブラ３１と第２のクロックイネーブラ３２とＯＲ回路３３とを備えている。第１のクロックイネーブラ３１のクロックイネーブル端子Ｅは、組み合わせ回路２４の前記第２のクロック切替信号Ｓｅｌ  ｄｅｌａｙ  ２を出力する前記クロック切替信号出力端子と接続されている。また、第１のクロックイネーブラ３１のクロック入力端子ＣＫは、分周回路１のＤフリップフロップ１１の出力端子Ｑと接続されている。そして、第１のクロックイネーブラ３１の出力端子はＯＲ回路３３の一方の入力端子と接続されている。
【００１２】
第２のクロックイネーブラ３２のクロックイネーブル端子Ｅは、組み合わせ回路２４の前記第１のクロック切替信号Ｓｅｌ  ｄｅｌａｙ  １を出力する前記クロック切替信号出力端子と接続されている。また、第２のクロックイネーブラ３２のクロック入力端子ＣＫにはクロック信号ＸＩが供給される。そして、第２のクロックイネーブラ３２の出力端子はＯＲ回路３３の他方の入力端子と接続されている。ＯＲ回路３３の出力端子からは前記第１のクロックイネーブラ３１または前記第２のクロックイネーブラ３２により切替えられたクロック信号が出力される。
【００１３】
図３は、第１のクロックイネーブラ３１および第２のクロックイネーブラ３２の構成を示す論理回路図である。図３に示すように、第１のクロックイネーブラ３１および第２のクロックイネーブラ３２は、ラッチ回路（フリップフロップ回路）３０１とＡＮＤ回路（ゲート回路）３０２とを備えている。ラッチ回路３０１は、クロックイネーブル端子Ｄ（Ｅ）と、ローアクティブ入力端子であるクロック入力端子ＧＮ（ＣＫ）と、出力端子Ｑおよび出力端子ＱＮを備え、図４に示す真理値表に従って動作する。そして、クロックイネーブル端子Ｄ（Ｅ）には前記組み合わせ回路２４の前記クロック切替信号出力端子が接続され、第１のクロックイネーブラ３１においては前記第２のクロック切替信号Ｓｅｌ  ｄｅｌａｙ  ２が入力され、第２のクロックイネーブラ３２においては前記第１のクロック切替信号Ｓｅｌ  ｄｅｌａｙ  １が入力されるように構成されている。また、第１のクロックイネーブラ３１のクロック入力端子ＧＮ（ＣＫ）には分周回路１のＤフリップフロップ１１の出力端子Ｑから出力されるクロック信号ＸＩの１/２ｎ分周クロックが入力され、または第２のクロックイネーブラ３２のクロック入力端子ＧＮ（ＣＫ）にはクロック信号ＸＩが入力される構成である。また、ＡＮＤ回路３０２の一方の入力端子はラッチ回路３０１の出力端子Ｑと接続され、また他方の入力端子はラッチ回路３０１のクロック入力端子ＧＮ（ＣＫ）と接続されている。
【００１４】
次に動作について説明する。
図４は、クロック信号切替回路に用いられるクロックイネーブラのラッチ回路の動作を示す真理値表である。図５は、このクロック信号切替回路の動作を示すタイミングチャートである。図６は、クロックイネーブラの動作を示すタイミングチャートである。以下、これらタイミングチャートおよび図４に示す真理値表と、図２および図３に示す論理回路図を参照して動作を説明する。
先ず、図２に示す分周回路１のＤフリップフロップ１１のクロック入力端子ＣＫには図５（ロ）に示すクロック信号ＸＩが供給されている。この結果、分周回路１のＤフリップフロップ１１の出力端子Ｑからは、前記クロック信号ＸＩが１/２分周された同図（ハ）に示す分周クロックＸＩ／２が出力され、同期化回路２の前記シフトレジスタを構成する第１のＤフリップフロップ２１、第２のＤフリップフロップ２２および第３のＤフリップフロップ２３のクロック入力端子ＣＫへ供給される。一方、前記シフトレジスタを構成する第１のＤフリップフロップ２１のデータ入力端子Ｄには、同図（イ）に示す非同期制御信号Ｓｅｌが供給される。この非同期制御信号Ｓｅｌはクロック信号ＸＩに同期していない信号であるが、前記シフトレジスタの第１のＤフリップフロップ２１は、この非同期制御信号Ｓｅｌを、データ入力端子Ｄから前記分周クロックＸＩ／２の立ち上がりエッジに同期して読み込み、前記非同期制御信号Ｓｅｌのパルス幅と前記分周クロックＸＩ／２の立ち上がりのタイミングに応じて、５番目の分周クロックＸＩ／２の立ち上がりエッジに同期して“Ｌｏｗ”レベルとなる、分周クロックＸＩ／２の4周期分のパルス幅の同図（ニ）に示す制御信号Ｓｅｌ（１ｄ）を生成し、その出力端子Ｑから出力する。また、前記シフトレジスタの第２のＤフリップフロップ２２は、前記第１のＤフリップフロップ２１の出力端子Ｑの出力を、データ入力端子Ｄから前記分周クロックＸＩ／２の立ち上がりエッジに同期して読み込み、その出力端子Ｑから、前記制御信号Ｓｅｌ（１ｄ）より前記分周クロックＸＩ／２の１周期分遅れた、同図（ホ）に示す制御信号Ｓｅｌ（２ｄ）を出力する。また、前記シフトレジスタの第３のＤフリップフロップ２３は、前記第２のＤフリップフロップ２２の出力端子Ｑの出力を、データ入力端子Ｄから前記分周クロックＸＩ／２の立ち上がりエッジに同期して読み込み、その出力端子Ｑから、前記制御信号Ｓｅｌ（２ｄ）より前記分周クロックＸＩ／２の１周期分遅れた、同図（ヘ）に示す制御信号Ｓｅｌ（３ｄ）を出力する。
【００１５】
図５（ト）は、同期化回路２の組み合わせ回路２４が、前記制御信号Ｓｅｌ（２ｄ）と前記制御信号Ｓｅｌ（３ｄ）とをもとに生成した第１のクロック切替信号Ｓｅｌ  Ｄｅｌａｙ  １を示し、また同図（チ）は組み合わせ回路２４が同様に生成した第２のクロック切替信号Ｓｅｌ  Ｄｅｌａｙ  ２を示す。第１のクロック切替信号Ｓｅｌ  Ｄｅｌａｙ  １と第２のクロック切替信号Ｓｅｌ  Ｄｅｌａｙ  ２は、図５に示すように、分周クロックＸＩ／２の１周期分またはクロック信号ＸＩの２周期分の“Ｌｏｗ”レベル区間を隔てて生成され出力される。同期化回路２の組み合わせ回路２４は、前記制御信号Ｓｅｌ（２ｄ）と前記制御信号Ｓｅｌ（３ｄ）とをもとに、図５（ト）に示す第１のクロック切替信号Ｓｅｌ  Ｄｅｌａｙ  １および図５（チ）に示す第２のクロック切替信号Ｓｅｌ  Ｄｅｌａｙ  ２を生成可能なような論理構成となっている。
【００１６】
第１のクロックイネーブラ３１のラッチデータ入力端子Ｄ（Ｅ）には前記第２のクロック切替信号Ｓｅｌ  Ｄｅｌａｙ  ２が供給され、また、第２のクロックイネーブラ３２のラッチデータ入力端子Ｄ（Ｅ）には前記第１のクロック切替信号Ｓｅｌ  Ｄｅｌａｙ  １が供給される。また、第１のクロックイネーブラ３１のクロック入力端子ＧＮ（ＣＫ）には前記分周クロックＸＩ／２が供給され、また、第２のクロックイネーブラ３２のクロック入力端子ＧＮ（ＣＫ）には前記クロック信号ＸＩが供給されている。
【００１７】
図４に示すクロックイネーブラの真理値表および図６に示すクロックイネーブラのタイミングチャートから明らかなように、クロックイネーブラは、クロック入力端子ＧＮ（ＣＫ）に供給されているクロック信号が“Ｌｏｗ”レベルから“Hｉｇｈ”レベルへ変化した瞬間、すなわちクロック信号の立ち上がりエッジのタイミングで、ラッチデータ入力端子Ｄ（Ｅ）へ与えられている信号をラッチし、所定のディレイ時間を経て出力端子Ｑへそのラッチした信号を出力し、前記クロック信号が“Hｉｇｈ”レベルにある期間、前記出力端子Ｑへ前記ラッチした信号を出力し続ける。そして、クロック信号が“Hｉｇｈ”レベルから“Ｌｏｗ”レベルへ変化した瞬間、すなわちクロック信号の立ち下がりエッジのタイミングで、ラッチデータ入力端子Ｄ（Ｅ）へ与えられている信号を所定のディレイ時間ｄを経て出力端子Ｑへそのまま出力する。
【００１８】
ディレイ時間ｄは、図３に示すラッチ回路３０１が有しているディレイ時間であるが、クロックイネーブラでは、ラッチ回路３０１の出力ｗ２がクロック信号ＣＫ（ｗ３）より遅れるように、必要に応じてラッチ回路３０１の出力端子Ｑからの出力信号にディレイを付与することが出来る。
【００１９】
ラッチデータ入力端子Ｄ（Ｅ）へ与えられている信号はクロック切替信号であり、このクロック切替信号は、分周クロックＸＩ／２に非同期制御信号Ｓｅｌを同期化した信号であり、同期化回路２を経て生成されるため、このクロック切替信号は、分周回路１で生成した分周クロックＸＩ／２、または分周回路１へ供給されるクロック信号ＸＩの立ち上がり、立ち下りのタイミングに比べ、通常、同期化回路２の論理回路を介する分、遅れが発生する。図６のタイミングチャートに示すＤ１、Ｄ２は、このクロック切替信号が同期化回路２で生成されることによるディレイ時間を示す。クロックイネーブラでは、ラッチデータ入力端子Ｄ（Ｅ）へ与えられる信号（クロック切替信号）の変化は、クロック信号の“Hｉｇｈ”レベルの区間で行うとされているので、クロック信号がクロック信号ＸＩまたは分周クロックＸＩ／２のいずれであってもディレイ時間Ｄ１、Ｄ２によりクロック切替信号においてはこの条件が満足される。ラッチ回路３０１の出力ｗ２は、ラッチデータ入力端子Ｄ（Ｅ）へ与えられる信号の立ち上がりのタイミングと比べると、クロック信号の１／２周期分、遅れることになり、さらにラッチ回路３０１の出力ｗ２にディレイ時間ｄが付与されるため、ラッチ回路３０２の出力ｗ２とクロック信号ＣＫ（信号Ｗ３）の論理積であるクロックイネーブラの出力ＥＣＫは、クロック切替信号によるクロック切替え時、クロック信号の１周期分確実に空白となり、図６のタイミングチャートに示すように１個分のクロックが抜けたＥＣＫ出力となる。
【００２０】
この結果、図５（ル）に示す波形図のように、現在選択されているクロック信号がクロック信号ＸＩである状態から、第２のクロック切替信号Ｓｅｌ  Ｄｅｌａｙ  ２により分周クロックＸＩ／２へ切替えられる場合、あるいはその逆の第１のクロック切替信号Ｓｅｌ  Ｄｅｌａｙ  １によりクロック信号ＸＩへ切替えられる場合も同様であるが、切り替わった後の分周クロックＸＩ／２は、第２のクロック切替信号Ｓｅｌ  Ｄｅｌａｙ  ２が与えられた直後の１個分のクロックが抜けた信号となる。また、その逆の第１のクロック切替信号Ｓｅｌ  Ｄｅｌａｙ  １によりクロック信号ＸＩへ切替えられる場合も、切り替わった後のクロック信号ＸＩは、第１のクロック切替信号Ｓｅｌ  Ｄｅｌａｙ  １が与えられた直後の１個分のクロックが抜けた信号となる。
【００２１】
従って、この実施例１によれば、切替え前のクロック信号と切替え後のクロック信号の衝突を無くし、クロック信号の切替えの際に生じることのあるひげ状のパルス状クロックの発生を無くし、確実にクロック信号を切替えることの可能なクロック信号切替回路を提供できる効果がある。
【実施例２】
【００２２】
図７は、この実施例２の電子回路の一例を示すブロック図である。この電子回路は、前記実施例１で説明した前記クロック信号切替回路による、繰り返し周波数の異なるクロック信号を必要に応じて切替える機能を備えている。電子回路の種類としては、数々のものが想定できるが、電源容量を監視する装置に用いた場合には、監視中の電源の容量に応じて周波数の低いクロック信号へ切替えるようにし、消費電力を抑制できる。
また、温度検出回路を備えた装置であれば、異常温度になった場合に、前記温度検出回路からの信号をクロック切替信号として用い、発熱や消費電力を抑制するために動作クロックの周波数を落とすことも可能である。
【００２３】
図７において、このクロック信号切替回路を用いた電子回路は、実施例１で説明したクロック信号切替回路５１、クロック管理およびクロックバッファ５２、複数の同期回路５４、制御回路群５５を備えている。制御回路群５５ではクロック信号を切替えるための選択信号が生成され、クロック信号切替回路５１へ出力される。この選択信号は、図１および図２に示す非同期制御信号Ｓｅｌに相当している。
【００２４】
制御回路群５５のＣＰＵ、ＭＰＵ、状態制御回路がクロック切替え要求を出したときに適切な制御信号を加えると、処理装置から電子回路全体の動作クロックの切替が可能になる。
【図面の簡単な説明】
【００２５】
【図１】本発明の実施例１のクロック信号切替回路の構成を示すブロック図である。
【図２】本発明の実施例１のクロック信号切替回路の分周回路、同期化回路およびクロック選択回路の論理回路構成を示した論理回路図である。
【図３】本発明の実施例１のクロック信号切替回路のクロックイネーブラの構成を示す論理回路図である。
【図４】本発明の実施例１のクロック信号切替回路に用いられるクロックイネーブラのラッチ回路の動作を示す真理値表である。
【図５】本発明の実施例１のクロック信号切替回路の動作を示すタイミングチャートである。
【図６】本発明の実施例１のクロック信号切替回路に用いられるクロックイネーブラの動作を示すタイミングチャートである。
【図７】本発明の実施例１のクロック信号切替回路を用いた、この実施例２の電子回路の一例を示すブロック図である。
【符号の説明】
【００２６】
１……分周回路、２……同期化回路、３……クロック選択回路、３１……第1のクロックイネーブラ、３２……第２のクロックイネーブラ、３０１……ラッチ回路（フリップフロップ回路）、３０２……ＡＮＤ回路（ゲート回路）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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