(57)【要約】      （修正有）【課題】  半導体集積回路装置の素子分離領域を縮小し、低コスト化を実現する。【解決手段】  第１導電型の半導体基板２０１全面に半導体基板と同一導電型の不純物を注入した後、所望領域に、選択的に、Ｐ、Ａｓ等のＮ型ド−パンを注入し、熱拡散により半導体基板２０１より高濃度の第１導電型拡散層２００と第２導電型ｗｅｌｌ２０２，２０３を形成する。このため第２導電型ｗｅｌｌ２０２，２０３は、横方向拡散長の短いプロファイルとなり、となり合う第２導電型ｗｅｌｌの分離幅Ｌが縮小できる。【選択図】    図１
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基板の表面全面に設けられた前記基板に比べて高濃度の第１導電型の第１の拡散領域と、前記基板表面に互いに１．０〜５．０μｍ離れて設けられた前記第１の拡散領域に比べ高濃度で深さ１．０μｍ以上の第２導電型の第２、第３の拡散領域とから成る半導体装置。
【請求項２】
前記第２、及び第３の拡散領域の表面に各々第１及び第２の絶縁膜を用いた電界効果型トランジスタが設けられている請求項１記載の半導体装置。
【請求項３】
前記第１の拡散領域の深さが、前記第１及び第２の絶縁膜を用いた電界効果型トランジスタのソース、ドレイン領域の深さと、前記第２、第３の拡散領域の深さとの間に設けられた請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳ型トランジスタ及びそれを含む半導体集積回路装置の構成に関し、より詳しくは、ＭＯＳ型トランジスタを電気的に分離する構造に関する。
【背景技術】
【０００２】
ドライバー制御回路がＣＭＯＳ回路にて構成されている場合、いずれか一方の導電型のトランジスタは、深い拡散領域であるウェル領域に形成される。この場合、ウェルと別のウェルとの電気的分離のためにウェル間の距離を長くする。図２は、従来の一般的な半導体集積回路装置の分離構造を示す断面図である。Ｐ型半導体基板１００の表面付近に互いに８μｍ程度離れてＮｗｅｌｌ  １０１、１０２を形成し、さらにＮｗｅｌｌ  １０１、１０２の間にＬＯＣＯＳ１０３を形成し、Ｎｗｅｌｌ  １０１とＮｗｅｌｌ  １０２を電気的に分離していた。また、Ｎｗｅｌｌ  １０１とＮｗｅｌｌ  １０２は、その表面付近にＰ+ ドレイン１０４、ソース１０５とポリシリコンゲート１０６からなるＭＯＳ型トランジスタが形成される。ここでＰ型半導体基板１００は、２０−３０Ωｃｍ、Ｎｗｅｌｌイオン注入量は、４×１０12／ｃｍ2 、熱拡散は、１１５０℃、６時間である。図３に、従来の技術を用いた場合のＮｗｅｌｌ間隔ＬとＮｗｅｌｌ間耐圧の特性を点線で示した。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
前述したような技術だと次のような課題がある。
【０００４】
（１）Ｎｗｅｌｌの横方向拡散長が長いため、隣接するＮｗｅｌｌの間隔は、少なくとも拡散長の２倍以上必要であった。
【０００５】
（２）となり合うＮｗｅｌｌにはさまれたＰ型領域の不純物濃度が薄く形成されているため、空乏層は低電圧印加時から大きく広がり、Ｎｗｅｌｌ間隔は、少なくとも電源電圧印加時の空乏層巾の２倍以上必要であった。
【課題を解決するための手段】
【０００６】
前述した課題を解決するため本発明では以下の手段をとった。
【０００７】
（１）第１導電型の半導体基板の表面全面に設けられた基板に比べて高濃度の第１導電型の第１の拡散領域と、基板表面に互いに１．５〜３．０μｍ離れて設けられた第１の拡散領域に比べ高濃度で深さ１．５μｍ以上の第２導電型の第２、第３の拡散領域とから成る半導体装置とした。
【０００８】
（２）第２、及び第３の拡散領域の表面に各々第１及び第２の絶縁膜を用いた電界効果型トランジスタが設けられている（１）記載の半導体装置とした。
【０００９】
（３）  第１の拡散領域の深さが、第１及び第２の絶縁膜を用いた電界効果型トランジスタのソース、ドレイン領域の深さと、第２、第３の拡散領域の深さとの間に設けられた（１）記載の半導体装置とした。
【発明の効果】
【００１０】
以上、説明したように、本発明によれば、半導体基板全面に同一導電型の不純物を注入した後にＮｗｅｌｌを形成するため、横方向拡散長の短いＮｗｅｌｌの形成を可能としたものである。この技術は、素子分離幅の大幅な縮小を実現し、半導体集積回路装置の大幅なコストダウンをもたらすものである。
【発明を実施するための最良の形態】
【００１１】
【実施例】
【００１２】
以下図面を参照して本発明の好適な実施例を詳細に説明する。
【００１３】
図１は、本発明の第１の実施例の半導体集積回路装置の断面構造図である。Ｐ型半導体基板２０１の全面にＢｏｒｏｎを注入した後、所望の領域に、選択的にＰｈｏｓ、Ａｓ等のＮ型ドーパントを注入し、熱拡散により、Ｐ型半導体基板２０１より高濃度の第１のＰ型拡散領域２００と、Ｎｗｅｌｌ  ２０２、２０３を形成する。ここで第１のＰ型拡散領域２００は、Ｎｗｅｌｌ  ２０２、２０３より拡散深さを浅く形成する。
【００１４】
次に、選択的にＢｏｒｏｎ等のＰ型の不純物を選択的に注入した後、選択的にフィールド酸化を行いＬＯＣＯＳ２０４、Ｐ型チャネルストッパー２１０を形成する。また、Ｎｗｅｌｌ  ２０２、２０３の間隔Ｌ（不純物注入マスク長）は、図３の実線のような特性となる。電源電圧５Ｖ±０．５Ｖを用いる場合、Ｌ≧１．７μｍでＮｗｅｌｌ２０２、２０３を電気的に分離できる。ただし、Ｎｗｅｌｌ  ２０２、２０３共に電源電圧程度の電圧が印加される場合は、Ｌは２倍以下のＬ≧３．４μｍ必要となる場合もある。ここで、第１のＰ型拡散領域２００とＮｗｅｌｌ  ２０２、２０３のイオン注入をイオンインプラで行う場合、イオン注入量は、それぞれ、５×１０12／ｃｍ2 程度、７〜１０  ×１０12／ｃｍ2 程度を用いる。この時のＰ型半導体基板は、２０−３０Ωｃｍを用いる。また、イオン注入後の熱拡散は、１１５０℃、６Ｈを用いる。さらに、Ｐ型チャネルストッパーは、１〜５×１０13／ｃｍ2 程度のボロンを注入し、Ｆｉｅｌｄ酸化は、７０００Å程度の膜厚を用いる。尚、図１の２０５は、Ｐ+ ドレイン領域、２０６はＰ+ ソース領域、２０７はＰＭＯＳトランジスタのＰｏｌｙ−Ｓｉゲート、２０８は、ＰＭＯＳトランジスタのゲート絶縁膜である。
【００１５】
次に、図１の構造において、チャネルストッパー２１０を形成しなくても、従来の技術に比べて大巾に分離幅を縮小できる。チャネルストッパーを用いない場合のＮｗｅｌｌ間隔ＬとＮｗｅｌｌ間耐圧の特性を図４に示した。Ｌ≧４．０μｍ程度で電源電圧５Ｖ±０．５Ｖなら電気的に分離できる。
【図面の簡単な説明】
【００１６】
【図１】本発明の第１の実施例の半導体集積回路装置の断面構造図である。
【図２】従来の半導体集積回路装置の断面構造図である。
【図３】本発明の第１の実施例及び従来の一般的技術の素子分離特性図である。
【図４】本発明の第１の実施例の追加事例の素子分離特性図である。
【符号の説明】
【００１７】
２００  第１のＰ型拡散領域
１００、２０１  Ｐ型半導体基板
１０１、１０２、２０２、２０３  Ｎｗｅｌｌ
１０３、２０４  ＬＯＣＯＳ
１０４、２０５  ドレイン領域
１０５、２０６  ソース領域
１０６、２０７  ゲート
２０８  ゲート絶縁膜
２１０  チャネルストッパー
Ｌ  Ｎｗｅｌｌ間隔
【図１】
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【図２】
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【図３】
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【図４】
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