(57)【要約】【課題】  効率的なウェハバーンインテストを実現する技術を提供する。【解決手段】  被測定半導体装置１０４をバーンインテストした後に配線１０８を除去することが可能であるため、被測定半導体装置１０４の接続端子が受けるダメージを最小限とすることができる。この結果、効率的なウェハバーンインテストを行うことができる。また、信頼性の高い被測定半導体装置１０４を搭載し、効率的なウェハバーンインテストを行うことが可能な半導体ウェハ１００を実現することができる。【選択図】  図１
2005303163.tif 000002
【特許請求の範囲】
【請求項１】
素子形成面に、複数の素子領域と、前記複数の素子領域を分離するスクライブ領域と、が設けられたウェハと、
前記複数の素子領域のうち、いずれかの素子領域に形成されたバーンイン用素子と、
他の素子領域にそれぞれ形成された複数の半導体素子と、
前記スクライブ領域を跨いで形成され、前記バーンイン用素子と前記複数の半導体素子とを接続するとともに、前記複数の半導体素子に所定のバーンイン用電圧を印加する配線と、
を備え、
少なくとも前記スクライブ領域において、前記配線が露出していることを特徴とするバーンイン用ウェハ。
【請求項２】
請求項１に記載のバーンイン用ウェハにおいて、
前記配線が前記バーンイン用ウェハの最上部に設けられていることを特徴とするバーンイン用ウェハ。
【請求項３】
素子形成面に、複数の素子領域と、前記複数の素子領域を分離するスクライブ領域と、が設けられたウェハと、
前記複数の素子領域のうち、いずれかの素子領域に形成されたバーンイン用素子と、
他の素子領域にそれぞれ形成された複数の半導体素子と、
前記スクライブ領域を跨いで形成され、前記バーンイン用素子と前記複数の半導体素子とを接続するとともに、前記複数の半導体素子に所定のバーンイン用電圧を印加する配線と、
を備え、
前記バーンイン用素子は、不揮発性メモリを含み、
前記不揮発性メモリは、前記複数の半導体素子が良品か不良品かを識別する良否情報を格納することを特徴とするバーンイン用ウェハ。
【請求項４】
請求項３に記載のバーンイン用ウェハにおいて、
前記バーンイン用ウェハの外に外部チェック機能部が設けられ、
前記複数の半導体素子のそれぞれにバーンイン用の電圧が印加される前に、前記外部チェック機能部は、前記複数の半導体素子のそれぞれに電圧を印加することにより得られた前記複数の半導体素子からの電気信号をもとにして、前記複数の半導体素子のそれぞれに関する第１良否情報を取得し、前記外部チェック機能部が前記第１良否情報を前記不揮発性メモリに送信し、前記不揮発性メモリは前記第１良否情報を格納することを特徴とするバーンイン用ウェハ。
【請求項５】
請求項３に記載のバーンイン用ウェハにおいて、
前記複数の半導体素子のそれぞれにバーンイン用の電圧が印加されている間に、前記複数の半導体素子のそれぞれに設けられた自己チェック機能部が、前記自己チェック機能部が設けられた半導体素子に電圧を印加することにより得られた前記半導体素子からの電気信号をもとにして、前記半導体素子に関する第２良否情報を取得し、前記自己チェック機能部が前記第２良否情報を前記不揮発性メモリに送信し、前記不揮発性メモリは前記第２良否情報を格納することを特徴とするバーンイン用ウェハ。
【請求項６】
請求項１または２に記載のバーンイン用ウェハを用いたバーンインテスト方法であって、
前記配線を用いて、前記複数の半導体素子のそれぞれにバーンイン用の電圧を印加することにより、前記複数の半導体素子についてバーンインテストを実施するステップと、
前記ステップの後、前記配線をエッチングにより除去し、次いで前記バーンイン用ウェハをスクライブ領域に沿ってダイシングするステップと、
を含むことを特徴とするバーンインテスト方法。
【請求項７】
請求項３乃至５いずれかに記載のバーンイン用ウェハを用いたバーンインテスト方法であって、
前記バーンイン用素子が、前記不揮発性メモリに格納された前記複数の半導体素子が良品か不良品かを識別する良否情報を取得し、該良否情報に基づいて、バーンインテストを実施する対象となる半導体素子を選択するとともに、選択された半導体素子に対してバーンイン用の電圧を印加し、バーンインテストを実施するステップを含むことを特徴とするバーンインテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置におけるウェハレベルバーンイン測定技術の改良に関する。
【背景技術】
【０００２】
半導体装置は、半導体基板にトランジスタ、抵抗、コンデンサ等の多数の回路素子を形成し、また、それらは要求される回路動作や機能を果たすように、数多くのトランジスタで構成される。ここで、製品に対して動作信頼性を保証するためには、通常の動作テスト以外に、高いストレスを加えることによる半導体装置に対する加速試験、すなわちバーンインテストが必要となる。
【０００３】
半導体装置はパッケージ化することで非常に高価な付加価値が発生する。また、半導体装置を購入する顧客の中には、独自の半導体製造工場を有している場合や、他社から購入した製品を同一パッケージ化するために、シリコンウェハの状態で製品の購入を希望する顧客が存在する。そのため、パッケージ化した製品を組立する前に、初期劣化不良のスクリーニング、および顧客の要求に対応すべく、ウェハ状態でのバーンインテストがニーズとされている。
【０００４】
ウェハレベルバーンインテストは、主にメモリ装置に対して実施されている。メモリ装置は使用する端子の並びが装置の上下辺のみに存在しているため、測定端子に針当てする事が比較的容易である。また消費電流に関してもそれほど多くないために、バーンイン時に電源電流に関する測定はネックとならず、測定探針が装置の端子に対して不安定な接触をした場合においても、バーンイン測定そのものへの影響はほとんどない。そのために試験装置ウェハレベルで同時に測定する事が容易であり、実現化されている。
【０００５】
ウェハレベルバーンインテストを行うことによって、（１） 出荷する製品に対してパッケージ化しないでバーンイン試験をすることが可能、（２）高価なパッケージの材料費を無駄に消費しないで済む、（３） 温度制御をウェハを乗せるステージチャックで制御性良く行うことが出来る、などのメリットがある。
【０００６】
しかしながら、特にロジック装置におけるウェハレベルバーンインテストにおいては、（Ａ）同時測定個数が多いため、電源電流のモニターをバーンイン装置で実施することが困難、（Ｂ）製品の端子（ＰＡＤ）が縮小化することにより、ウェハレベルで測定した場合に接触不安定な状況で測定することとなり、プローブ針に不具合を生じるといった課題を有している。
【０００７】
これらの課題を解決するために、ロジック装置におけるウェハレベルバーンインテストの方法として、次のような技術が知られている。
【０００８】
特許文献１記載の技術のように、ウェハ上に存在する半導体素子に対して、個々にバーンインに必要な端子に対してプローブカードによるコンタクトを行う技術がある。この技術はウェハと同一のプローブカードが必要で、かつ針位置合わせが非常にシビアなため、現在の製品の有する端子（ＰＡＤ）サイズを考慮すると、実際に用いるには多くの課題を有している。
【０００９】
また、特許文献２記載の技術のように、ウェハの内部配線層でバーンイン用配線層を形成し、バーンインテスタからは、ウェハ上に巨大に形成されたＰＡＤに対して共通の電源を供給する方法がある。この技術は、バーンインテスタと接続する端子が少ないというメリットがあるが、個々のチップがファンクション不良であった場合、またバーンイン中に電源電流が過剰になった場合の電源のカットオフができないという面で改善の余地を残している。
【００１０】
また、特許文献３記載の技術のように、ウェハ内にテスト用の管理用チップを配置して、ウェハ内部の配線によって各々の半導体装置全てに対して個別に電源・信号を印加する方法がある。この技術は、テスト用の管理用チップが被測定半導体装置を管理するため、バーンイン時にプローブコンタクトする必要がある配線は管理用チップのみとなるが、ウェハ中の配線を使用して管理用チップと被測定半導体装置とを接続しているため、管理用チップは隣接配置された被測定半導体装置しか管理する事が出来ない。また、管理用チップと被測定半導体装置を結線している配線がスクライブ線をまたいで結線されるため、ダイシングによる配線の飛びが発生したり、またスクライブ線の部分で露出する結線用配線を伝わって水分などの異物が流入して信頼性が低下するといった面で改善の余地を残していた。
【００１１】
【特許文献１】特開平１０−２８４５５５号公報
【特許文献２】特開平８−３１８９９号公報
【特許文献３】特開平８−３７２１５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明は上記事情に鑑みてなされたものであり、その目的とするところは、効率的なウェハバーンインテストを実現する技術を提供することにある。
【課題を解決するための手段】
【００１３】
本発明によれば、素子形成面に、複数の素子領域と、複数の素子領域を分離するスクライブ領域と、が設けられたウェハと、複数の素子領域のうち、いずれかの素子領域に形成されたバーンイン用素子と、他の素子領域にそれぞれ形成された複数の半導体素子と、スクライブ領域を跨いで形成され、バーンイン用素子と複数の半導体素子とを接続するとともに、複数の半導体素子に所定のバーンイン用電圧を印加する配線と、を備え、少なくともスクライブ領域において、配線が露出していることを特徴とするバーンイン用ウェハが提供される。
【００１４】
本発明によれば、バーンイン用素子と複数の半導体素子とを接続するとともに、複数の半導体素子にバーンイン用電圧を印加する配線が露出している。そのため、バーンイン用素子は隣接する半導体素子以外の半導体素子にもバーンイン用の電圧を印加することができる。また、少なくともスクライブ領域において、配線が露出しているため、バーンインテスト終了後に配線を除去することが可能になる。したがって、ダイシング時に生じる半導体素子への影響を抑制することができ、効率的にウェハバーンインテストを行うことができるバーンイン用ウェハを実現することが可能になる。
【００１５】
本発明によれば、素子形成面に、複数の素子領域と、複数の素子領域を分離するスクライブ領域と、が設けられたウェハと、複数の素子領域のうち、いずれかの素子領域に形成されたバーンイン用素子と、他の素子領域にそれぞれ形成された複数の半導体素子と、スクライブ領域を跨いで形成され、バーンイン用素子と複数の半導体素子とを接続するとともに、複数の半導体素子に所定のバーンイン用電圧を印加する配線と、を備え、バーンイン用素子は、不揮発性メモリを含み、不揮発性メモリは、複数の半導体素子が良品か不良品かを識別する良否情報を格納することを特徴とするバーンイン用ウェハが提供される。
【００１６】
本発明によれば、不揮発性メモリに複数の半導体素子が良品か不良品かを識別する良否情報を格納することができる。このため、バーンイン用素子は、一度不良となった半導体素子をそれ以後動作させないようにすることができる。したがって、効率的にウェハバーンインテストを行うことができるバーンイン用ウェハを実現することが可能になる。
【００１７】
本発明によれば、少なくともスクライブ領域において、配線が露出しているバーンイン用ウェハを用いたバーンインテスト方法であって、配線を用いて、複数の半導体素子のそれぞれにバーンイン用の電圧を印加することにより、複数の半導体素子についてバーンインテストを実施するステップと、上記ステップの後、配線をエッチングにより除去し、次いでバーンイン用ウェハをスクライブ領域に沿ってダイシングするステップと、を含むことを特徴とするバーンインテスト方法が提供される。
【００１８】
本発明によれば、バーンイン用素子と複数の半導体素子とを接続するとともに、複数の半導体素子にバーンイン用電圧を印加する配線が露出している。そのため、バーンイン用素子は隣接する半導体素子以外の半導体素子にもバーンイン用の電圧を印加することができる。また、少なくともスクライブ領域において、配線が露出しているため、バーンインテスト終了後に配線をエッチングにより除去することが可能なバーンインテストを実施することができる。したがって、ダイシング時に生じる半導体素子への影響を抑制することができ、効率的にウェハバーンインテストを行うことが可能になる。
【００１９】
本発明によれば、不揮発性メモリを搭載するバーンイン用ウェハを用いたバーンインテスト方法であって、バーンイン用素子が、不揮発性メモリに格納された複数の半導体素子が良品か不良品かを識別する良否情報を取得し、該良否情報に基づいて、バーンインテストを実施する対象となる半導体素子を選択するとともに、選択された半導体素子に対してバーンイン用の電圧を印加し、バーンインテストを実施するステップと、を含むことを特徴とするバーンインテスト方法が提供される。
【００２０】
本発明によれば、不揮発性メモリに半導体素子が良品か不良品かを識別する良否情報を格納することができる。このため、バーンイン用素子は、一度不良となった半導体素子をそれ以後動作させないようにすることができる。したがって、バーンイン用素子は、バーンインテストを実施する対象となる半導体素子を選択し、選択された半導体素子に対してバーンイン用の電圧を印加するバーンインテストを実施することができる。この結果、効率的にウェハバーンインテストを行うことが可能になる。
【発明の効果】
【００２１】
本発明によれば、効率的なウェハバーンインテストを実現する技術が提供される。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する
【００２３】
第一の実施の形態
図１は、本実施形態に係る半導体ウェハ１００の一部の断面図である。なお、図１においては記載の簡略化のために、単数の被測定半導体装置１０４が半導体ウェハ１００に搭載されているが、後述する図２に示すように、半導体ウェハ１００には複数の被測定半導体装置１０４が搭載されている。
【００２４】
図１は、バーンイン用ウェハである半導体ウェハ１００において、バーンイン専用素子である管理用チップ１０２と、半導体素子である被測定半導体装置１０４とを、パッシベーション膜１０６上に設けられた配線１０８により結線した際の断面図である。
【００２５】
図２は、本実施形態に係る半導体ウェハ１００の平面図である。図２に示すように、被測定半導体装置１０４を製造する段階で使用するマスクの面付けを利用することができる。本実施形態においては、図２を用いて、９面付けした場合を説明する。この場合、１個の管理用チップ１０２が管理する被測定半導体装置１０４が８個となる。ゆえに、この構成を取った場合、それぞれのショット同士が目ずれを起こしていても、信号の断絶の発生を抑制することができる。
【００２６】
図３は、本実施形態に係る管理用チップ１０２の機能を示す概略図である。図３に示すように、管理用チップ１０２は、管理用チップ側バーンインＶＤＤ・ＧＮＤ・ＳＩＧＮＡＬ用Ｉ／Ｏ端子１１０と、管理用チップ側供給電源・クロック用プローブ端子１１２と、バイアスドライバ１２０と、チェックトランジスタ１２２と、セルフチェック回路１２４と、クロック分割回路１２６と、不揮発性メモリ１２８と、ＲＯＭ１３０とを備える。
【００２７】
管理用チップ側バーンインＶＤＤ・ＧＮＤ・ＳＩＧＮＡＬ用Ｉ／Ｏ端子１１０は、被測定半導体装置１０４に対して電源電流と信号を分割・供給するために、電流モニターが可能な電源供給・クロック出力・ＢＩＳＴ結果入出力に用いられる端子である。また、管理用チップ側供給電源・クロック用プローブ端子１１２は、バーンインテスタより供給される電源・クロックの入力に用いられる端子である。
【００２８】
バイアスドライバ１２０は、被測定半導体装置１０４にバーンインテスタから供給された電源電圧を維持して印加するために設けられる中継用のバッファとしての機能を有する。
【００２９】
チェックトランジスタ１２２は、デバイスの特性を測定するためのプロセスモニターである。
【００３０】
セルフチェック回路１２４は、管理用チップ自体の良否をチェックする機能を有する。また、管理用チップ１０２そのものが不良チップとなる事を想定し、管理用チップ１０２自体がスペア回路を保持している（不図示）。
【００３１】
クロック分割回路１２６は、バーンインテスタから供給されたクロック信号を分割する機能を有する。
【００３２】
不揮発性メモリ１２８としては、フラッシュメモリなどが用いられ、被測定半導体装置１０４が良品か不良品であるかを識別する良否情報を格納する機能を有する。
【００３３】
ＲＯＭ１３０には、管理用チップ１０２から被測定半導体装置１０４に対してＢＩＳＴ結果とセルフチェック結果の出力を要求するプログラム、および動作確認テスタ１８０に対して被測定半導体装置１０４が良品か不良品かを識別する良否情報の出力を要求するプログラムが格納されている。
【００３４】
被測定半導体装置１０４としては、たとえば、ＩＣチップ、トランジスタなどが挙げられる。被測定半導体装置１０４では、それぞれ電源電流とＢＩＳＴテストが実行・管理され、被測定半導体装置１０４が良品か不良品であるかの良否情報を管理用チップ１０２に送信する機能を有する。また、被測定半導体装置１０４は、 テスト端子を少なくできるよう、通常の回路以外に被測定半導体装置側バーンイン専用端子１１４を備える。その結果、被測定半導体装置１０４は、電源・ＧＮＤ・基準クロック入力・ＢＩＳＴ結果入出力端子を有することとなる。
【００３５】
配線１０８による結線は、パッシベーション膜１０６の上部で行われている。そのため、配線１０８が半導体ウェハ１００の最上部に露出して設けられることとなり、バーンインテスト後に配線１０８を除去する事が構造的に可能になっている。また、配線１０８を容易にエッチング出来るように、配線１０８を構成する材料として、たとえば、Ｔｉ、ＴｉＷ、Ｃｕなどが好ましく用いられる。
【００３６】
図４は、管理用チップ１０２と被測定半導体装置１０４との結線の状態を説明するための概略図である。管理用チップ１０２と被測定半導体装置１０４とは、電源／ＧＮＤ／ＣＬＯＣＫ／ＢＩＳＴ制御配線１３２で接続されている。また、管理用チップ１０２内には、管理するチップと、管理用チップ１０２自体が不良であった場合に、救済用として用いるスペア分の管理回路が入り、１対１で接続されている（不図示）。
【００３７】
ここで、図１に示すように、管理用チップ側供給電源・クロック用プローブ端子１１２は非常に大きなＰＡＤサイズを有している。こうすることにより、プローブ針とのコンタクト抵抗を無視できるほど小さいものとすることができる。またコンタクトする針の本数が少なくなることから、安価なカンチレバータイプの針を使用することも可能である。また、大電流が流れる製品であれば、管理用チップ１０２上に、巨大なコンタクト用電極パッドを形成し、バーンイン専用コネクタを溶着する事も可能になる。したがって、管理用チップ側供給電源・クロック用プローブ端子１１２の接触性が向上する。
【００３８】
以下、図１を用いて、半導体ウェハ１００の製造方法を説明する。
【００３９】
まず、ウェハ基板（不図示）上に被測定半導体装置１０４、管理用チップ１０２を形成する。ここで、被測定半導体装置１０４は被測定半導体装置側バーンイン専用端子１１４をその表面に備え、管理用チップ１０２は管理用チップ側バーンインＶＤＤ・ＧＮＤ・ＳＩＧＮＡＬ用Ｉ／Ｏ端子１１０および管理用チップ側供給電源・クロック用プローブ端子１１２をその表面に備えている。また、ウェハ基板としては、シリコン基板、ＧａＡｓ基板などの化合物半導体基板などを用いることができる。
【００４０】
次に、被測定半導体装置側バーンイン専用端子１１４、管理用チップ側バーンインＶＤＤ・ＧＮＤ・ＳＩＧＮＡＬ用Ｉ／Ｏ端子１１０および管理用チップ側供給電源・クロック用プローブ端子１１２を被覆するように、パッシベーション膜１０６を成膜する。パッシベーション膜１０６の成膜には、たとえば、ＣＶＤ法などが用いられる。ここで、パッシベーション膜１０６を構成する材料としては、ＳｉＮなどが用いられる。
【００４１】
ついで、パッシベーション膜１０６上に、ＣＶＤ法などを用いてレジスト膜を成膜し、フォトリソグラフィを用いてレジストパターンを形成する。次に、レジストパターンをマスクとして、ドライエッチングなどにより、パッシベーション膜１０６を選択的に除去する。
【００４２】
次に、スパッタリング法などによって、導電層を形成する。つづいて、導電層上に、ＣＶＤ法などを用いてレジスト膜を成膜し、フォトリソグラフィを用いてレジストパターンを形成する。次に、レジストパターンをマスクとして、エッチングにより、導電膜を選択的に除去することにより、配線１０８を形成する。ここで、配線１０８を構成する材料としては、バーンインテスト後に、ウェットエッチングやドライエッチングにより配線１０８を除去することを鑑みて、Ｔｉ、ＴｉＷ、Ｃｕなどが好ましく用いられる。
【００４３】
以上のプロセスにより、半導体ウェハ１００が形成される。
【００４４】
以下、図５および図６を用いて、本実施形態に係る半導体ウェハ１００を用いたウェハバーンインテストの方法について説明する。
【００４５】
まず、バーンインテスト前のウェハレベルテストにおいて、外部チェック機能部である動作確認テスタ１８０を用いて動作確認テストを実施する（Ｓ１０）。その際、動作確認テスタ１８０は、電圧を印加した被測定半導体装置１０４からの電気信号などのアウトプットの状態により被測定半導体装置１０４の良否情報を判断し、取得する。ここで、良否情報とは、該被測定半導体装置１０４が良品か不良品かを識別する情報のことである。また、動作確認テスタ１８０は、その内部に設けられたＲＯＭ（不図示）に格納された被測定半導体装置１０４の良否判断基準と照合して、被測定半導体装置１０４が良品か不良品かを判断する。判断基準としては、たとえば、アウトプット電流が所定の基準値を満たすか否かなどが用いられる。次に、被測定半導体装置１０４のファンクション不良や電源電流不良などを基に判断された被測定半導体装置１０４が良品か不良品かの識別情報である良否情報を動作確認テスタ１８０内のバッファ１８２に蓄積する。ついで、管理用チップ１０２内のＲＯＭ１３０からの指令に基づき（Ｓ１１）、動作確認テスタ１８０内のバッファ１８２から管理用チップ１０２内の不揮発性メモリ１２８に良否情報を送信する（Ｓ１２）。続いて、不揮発性メモリ１２８は送信された良否情報のうち不良チップ情報のみを選択して格納する。こうすることにより、ファンクション不良や電源電流不良などにより不良品であった被測定半導体装置１０４をバーンインテスト中に動作させないよう、管理用チップ１０２に予め被測定半導体装置１０４の不良チップ情報を登録しておくことができる。ここで、管理用チップ１０２は、不揮発性メモリ１２８を備えているために、不揮発性メモリ１２８内に、これらの情報を保持することができる。したがって管理用チップ１０２は、一度不良となった被測定半導体装置１０４に対しては、以後動作させないようにすることができる。
【００４６】
ウェハバーンイン中は、供給電源とクロック信号は、バーンインテスタ（不図示）からウェハ内の各管理用チップ１０２に対してのみ供給される（Ｓ２０）。供給された電源電流は管理用チップ１０２内で電流モニター回路１５２を通り（Ｓ２１）、それぞれの被測定半導体装置１０４内のＢＩＳＴ回路１６０に供給される（Ｓ３０）。クロック信号はクロック信号モニター回路１５４を通り（Ｓ２２）、それぞれの被測定半導体装置１０４内のＢＩＳＴ回路１６０に供給される（Ｓ３０）。次に、管理用チップ１０２内のＢＩＳＴ回路駆動命令送信部１５６からバーンイン用ＢＩＳＴ回路の駆動命令を、それぞれの被測定半導体装置１０４内のＢＩＳＴ回路駆動命令受信部１５８に送信する。次に、ＢＩＳＴ回路１６０において、ＢＩＳＴがスタートする（Ｓ４０）。
【００４７】
バーンイン中におけるＢＩＳＴ不良発生や電源電流が規格を超えたために電源カットする必要が出るなどによる被測定半導体装置１０４の良否情報は、被測定半導体装置１０４内に設けられる自己チェック機能部であるセルフチェック機能部１４０により取得される。ここで、セルフチェック機能部１４０は、たとえば、ＢＩＳＴ回路１６０に電源電流とクロック信号をインプットし、ＢＩＳＴ回路１６０からのアウトプットの状態により、被測定半導体装置１０４が良品か不良品かを判断する。ここで、セルフチェック機能部１４０は、その内部に設けられたＲＯＭ（不図示）に格納された被測定半導体装置１０４の良否判断基準と照合して、被測定半導体装置１０４の良否を判断する。判断基準としては、たとえば、ＢＩＳＴ回路１６０からのアウトプット電流が所定の基準値を満たすか否かなどが用いられる。次に、セルフチェック機能部１４０は、その内部に設けられたバッファ（不図示）に上記判断基準によって判断された被測定半導体装置１０４の良否情報を格納する。ついで、管理用チップ１０２内のＲＯＭ１３０からの指令（Ｓ４１）に基づき、セルフチェック機能部１４０から不揮発性メモリ１２８に良否情報が送信される（Ｓ４２）。続いて、不揮発性メモリ１２８は送信された良否情報のうち不良チップ情報のみを選択して格納する。こうすることにより、バーンイン中に不良となった被測定半導体装置１０４の不良チップ情報を管理用チップ１０２内に登録しておくことができる。ここで、管理用チップ１０２は、不揮発性メモリ１２８を備えているために、不揮発性メモリ１２８内に、これらの情報を保持することができる。したがって、管理用チップ１０２は、動作確認テストの際と同様に、一度不良となった被測定半導体装置１０４に対しては、以後動作させないようにすることができる。
【００４８】
ＢＩＳＴ中に電流過剰のチップが発生した場合、その管理用チップ１０２はその供給電源をカットし、またチップ内で保持している不良フラグを設定し、ＢＩＳＴ結果のモニターを中止する。
【００４９】
つぎに、管理用チップ１０２は管理下にある被測定半導体装置１０４のＢＩＳＴの結果を、ＢＩＳＴモニター１６４を用いてモニターする（Ｓ５０）。それぞれの被測定半導体装置１０４は直前のＢＩＳＴ結果を出力バッファ１６２に常に保持しており、ＢＩＳＴ結果の出力要求が管理用チップ１０２内のＲＯＭ１３０から届くと（Ｓ５１）、保持していたＢＩＳＴ結果を管理用チップ１０２に対して出力する（Ｓ５２）。管理用チップ１０２にＢＩＳＴ不良信号が届くと、管理用チップ１０２内で保持している不良フラグを設定し、以後その被測定半導体装置１０４に対しては電源・クロックの供給とＢＩＳＴ結果のモニターを中止する。
【００５０】
ついで、ウェハバーンイン終了後、再度のウェハレベルテストを実施するが、その際に管理用チップ１０２内の不良フラグをテスタで読みとり、不良判定されていたチップと対応を行い、不良内容を反映させる（Ｓ６０）。
【００５１】
つぎに、半導体ウェハ１００上の被測定半導体装置１０４を個片化（ダイシング）する前に、ドライエッチングやウェットエッチングによって、パッシベーション膜１０６上の配線１０８を除去する。前述のとおり、使用する配線を構成する材料には容易にエッチングが可能なものを採用しているため、ウェットエッチングなどを用いた際に、パッシベーション膜１０６や露出しているボンディングパッドにダメージが生じる事はない。
【００５２】
以上の方法により、ウェハレベルバーンインテストを実施することができる。
【００５３】
以下、半導体ウェハ１００の効果について説明する。
【００５４】
特許文献２記載の技術をはじめとする従来の技術においては、バーンインテスト時に必要となる共通電源配線および共通信号配線の管理用チップと被測定用半導体装置との間の結線は、ウェハ中の配線を用いてなされている。そのためにバーンインテスト終了後もその配線が残ることで、動作・信頼性に不具合が生じる可能性がある。これに対して、半導体ウェハ１００においては、バーンインテスト時に必要となる共通電源配線および共通信号配線をウェハ中ではなくパッシベーション膜１０６の上層に設けている。ゆえに、バーンインテストが終了した後、半導体装置をダイシングする前に、不要となったバーンインテストに用いた配線１０８を、フリップチップの製造プロセスに用いるＵＢＭ（Under Bump Metal）の加工と同様のエッチング方法を用いて除去することができる。このため、ダイシング時の配線飛び散りの発生を抑制することができる。また、ダイシング時には、スクライブ線に配線１０８が露出していないため、スクライブ線からの水分の流入やクラックが発生しても、それが配線１０８を通じて被測定半導体装置１０４に伝搬するなどによる信頼性の低下を抑制することができる。また、配線１０８に使用する材料をＴｉ、ＴｉＷ、Ｃｕなどとしているため、被測定半導体装置１０４をバーンインテストした後に配線１０８を容易に薬液除去することができる。そのため、配線１０８を除去する際に、被測定半導体装置１０４の接続端子が受けるダメージを最小限とすることができる。この結果、効率的なウェハバーンインテストを行うことができる。また、信頼性の高い被測定半導体装置１０４を備え、効率的なウェハバーンインテストを行うことが可能な半導体ウェハ１００を実現することができる。
【００５５】
また、共通電源配線および共通信号配線が、ウェハ中に設けられているのではなく、パッシベーション膜１０６の上層に設けられていることにより、管理用チップ１０２は管理用チップ１０２と隣接していない被測定半導体装置１０４に対しても、共通電源配線および共通信号配線を用いて接続することができる。そのため、管理用チップ１０２は隣接していない被測定半導体装置１０４を管理することができる。このため、少ない管理用チップ１０２によって、多くの被測定半導体装置１０４を管理することができ、効率的なウェハバーンインテストを行うことができる。また、効率的なウェハバーンインテストを行うことが可能な半導体ウェハ１００を実現することができる。
【００５６】
また、ウェハバーンイン時には、プローブ針は管理用チップ１０２に対してのみ接触する。また、電源電流や基準クロック信号の供給は、バーンインテスタから各管理用チップ１０２に対して行われ、バーンインテスタから被測定半導体装置１０４に対して直接行われることはない。さらに、動作確認テストにおいてファンクション不良や電源電流不良を起こした被測定半導体装置１０４、また、バーンイン中にＢＩＳＴ不良を起こした被測定半導体装置１０４や電源電流が規格を超えた被測定半導体装置１０４の情報は、管理用チップ１０２内の不揮発性メモリ１２８に良否情報として格納されている。そのため、管理用チップ１０２は、不良と判断されていない被測定半導体装置１０４に対してのみ、電源とＢＩＳＴ動作パターンを送信することができる。ゆえに、電流過多やファンクション不良となった被測定半導体装置１０４を動作させないようにできる。したがって、バーンインテスタの能力を超えた電流が流れることを抑制することが可能になる。この結果、効率的なウェハレベルバーンインテストを行うことができる。また、効率的なウェハレベルバーンインテストを行うことが可能な半導体ウェハ１００を実現できる。
【００５７】
また、管理用チップ１０２を利用するウェハレベルバーンインテストが実現可能となるため、 すべてのチップのテスト端子に針当てをする必要がなく、管理用チップ１０２にのみ針を当てれば良くなったので、針ずれやコンタクトの不安定性が軽減され、また、太く接触性の良いプローブ針を使用することも可能になる。また、 それぞれの被測定半導体装置１０４がＢＩＳＴ回路１６０をもち、その制御を管理用チップ１０２が行うことで、多数個取りに適した新しく高価なバーンインテスタを新規購入することなく、電源電流と基準クロック信号を出力できる安価なバーンイン装置を使用することが可能になる。この結果、効率的なウェハレベルバーンインテストを行うことが可能な半導体ウェハ１００を実現することができる。
【００５８】
また、管理用チップ側供給電源・クロック用プローブ端子１１２は、特許文献１記載の技術をはじめとする従来技術におけるプローブ端子のサイズと比較して、非常に大きなパッドサイズを有しているため接触不安定になりにくい。そのため、プローブ針の不具合発生を抑制することができる。したがって、効率的なウェハレベルバーンインテストを行うことができる。また、効率的なウェハレベルバーンインテストを行うことが可能な半導体ウェハ１００を実現できる。
【００５９】
また、ウェハバーンインテストを実施することにより、ウェハ出荷を要求される製品に対してもウェハ状態で初期劣化不良をスクリーニング出来る。そのため、効率的に被測定半導体装置１０４のテストを行うことができる。
【００６０】
また、とくに、高価なパッケージの製品である場合、ウェハ状態でバーンインテストを実施することで、テスト用のパッケージ費用の発生を抑制することができる。そのため、効率的に被測定半導体装置１０４のテストを行うことができる。
【００６１】
また、管理用チップ１０２を、バーンインテスト専用素子とすることにより、さらに、以下の効果を得ることができる。
【００６２】
管理用チップ１０２がバーンイン専用素子であることにより、バーンイン時に、供給電源とクロック信号を、バーンインテスタから管理用チップ１０２に対してのみ供給することができる。供給された電源電流は管理用チップ１０２内の電流モニター回路１５２を通り、それぞれの被測定半導体装置１０４に供給される。また、クロック信号は管理用チップ１０２内のクロック信号モニター回路１５４を通り、それぞれの被測定半導体装置１０４に供給される。次に、管理用チップ１０２からはバーンイン用ＢＩＳＴ回路１６０の駆動命令を各被測定半導体装置１０４に送信し、ＢＩＳＴがスタートする。ここで、管理用チップ１０２がバーンイン専用素子であることにより、管理用チップ１０２は他の動作を行うことなく、それぞれの被測定半導体装置１０４を制御することができる。この結果、より効率的なウェハバーンインテストを行うことができ、かつ、より効率的なウェハバーンインテストを行うことが可能な半導体ウェハ１００を実現することができる。
【００６３】
第二の実施の形態
本実施形態は、図７に示すように、９面付けの１つを管理用チップ１０２に割り当てるという点で第一の実施の形態と異なる。
【００６４】
この場合、ウェハ中央の任意の１行のチップが管理用チップ１０２となり、管理用チップ１０２はそれぞれの縦列を管理する事になる。これにより、制御信号・電源の供給配線を直線化することができ、ウェハレベルバーンインテスト終了後に、テストに使用した配線１０８をエッチングにより除去しやすくなる。
【００６５】
また、配線１０８はパッシベーション膜１０６上に施されるため、個々の半導体装置における管理用チップ１０２と被測定半導体装置１０４間の配線引き回しを考慮する必要がない。
【００６６】
この場合、管理用チップ１０２と被測定半導体装置１０４との結線構造は、図８に示すような構造となり、管理用チップ１０２と被測定半導体装置１０４とは、電源・ＧＮＤ配線１７２と、ＣＬＯＣＫ／ＢＩＳＴ制御／ＩＤ送信ＢＵＳ配線１７４で接続されている。ここで、ＢＩＳＴ出力信号を各被測定半導体装置１０４が共有するため、ＢＩＳＴ結果の要求と出力時には、予め割り当てた被測定半導体装置１０４側の認識ＩＤも送信する必要がある。そのため、被測定半導体装置１０４側には、認識ＩＤを記録する不揮発性メモリ、もしくはヒューズ等によるメモリと同等の回路が必要となり、バーンインテストの前に実施するスクリーニングテストで書き込みを実施する必要がある。
【００６７】
図９は、図７に示す形態をさらに改良したものである。
【００６８】
ウェハ内の１カ所にのみ管理用チップ１０２を配置して、他の全ての被測定半導体装置１０４を管理する。ただし、電源電流が非常に大きな製品の場合、管理用チップ１０２を流れる電流はその総和となるため、電源電流をモニターする事は困難である。そのため、電源電流のモニターは、被測定半導体装置１０４内にヒューズ回路を設け、バーンイン後のテストでその配線の存在を確認する。
【００６９】
ＢＩＳＴ結果については図１０で示すような共通バスを各チップ間で結線した接続構造とすることで、図８と同様に管理することができる。その結果、第一の実施の形態と同様に、多数個測定用のモニター・ウェハバーンイン装置を使用していない場合でも測定が可能になる。したがって、多数個取りに適した新しく高価なバーンインテスタを新規購入することなく、電源と基準クロックを出力できる安価なバーンイン装置を使用することが可能になる。この結果、効率的なウェハレベルバーンインテストを行うことが可能な半導体ウェハ１００を実現することができる。
【００７０】
図９に示す形態を採用した場合、管理用チップ１０２以外に被測定半導体装置１０４にも、電源・ＧＮＤ配線に相当するプローブ針のコンタクトが必要となるが、信号分については管理用チップ１０２に針当てするだけで済む。このため、ウェハプローブ用のプローブカードに針立てする本数の増加を抑制することができる。したがって、効率的なウェハレベルバーンインテストを行うことができる。また、効率的なウェハレベルバーンインテストを行うことが可能な半導体ウェハ１００を実現できる。また、針当てに要するシビアな針ズレが緩和できるため、半導体ウェハ１００の製造安定性を向上させることができる。
【００７１】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【００７２】
たとえば、上記実施形態においては、管理用チップ１０２が、バーンイン専用素子である形態について説明したが、バーンイン用素子であってもよい。
【００７３】
また、上記実施形態においては、配線１０８がパッシベーション膜１０６上に設けられることにより、配線１０８が露出している形態について説明したが、少なくともスクライブ線において配線が露出されている形態でもよい。この形態においても、バーンインテストが終了した後、半導体装置をダイシングする前に、不要となったバーンインテストに用いた配線のうちスクライブ線において露出している部分を、フリップチップの製造プロセスに用いるＵＢＭ（Under Bump Metal）の加工と同様のエッチング方法を用いて除去することができる。このため、ダイシング時の配線飛び散りの発生を抑制することができる。また、ダイシング時には、スクライブ線に配線が露出していないため、スクライブ線からの水分の流入やクラックが発生しても、それが配線を通じて被測定半導体装置に伝搬するなどによる信頼性の低下を抑制することができる。また、配線が、ウェハ中に設けられているのではないため、管理用チップ１０２は、管理用チップ１０２が隣接していない被測定半導体装置についても、配線を用いて接続することができる。そのため、管理用チップ１０２は隣接していない被測定半導体装置１０４を管理することができる。このため、少ない管理用チップ１０２によって、多くの被測定半導体装置１０４を管理することができる。したがって、効率的なウェハバーンインテストを行うことができる。また、信頼性の高い被測定半導体装置を備え、効率的なウェハバーンインテストを行うことが可能な半導体ウェハを実現することができる。
【図面の簡単な説明】
【００７４】
【図１】管理用チップと被測定半導体装置との結線構造を説明するための断面図である。
【図２】マスク面付けを利用した、管理用チップの配置を説明するための概略図である。
【図３】管理用チップの内部構造を説明するための概略図である。
【図４】マスク９面付け時の管理用チップと被測定半導体装置との配線構造を説明するための概略図である。
【図５】ウェハバーンインテスト方法を説明するためのフロー図である。
【図６】ウェハバーンインテスト方法を説明するためのブロック図である。
【図７】管理用チップをウェハ内に１行配置した場合のウェハ状態を説明するための概略図である。
【図８】管理用チップを１行化した場合の被測定半導体装置との配線構造を説明するための概略図である。
【図９】管理用チップをウェハ内に１つ配置した場合のウェハ状態を説明するための概略図である。
【図１０】管理用チップをウェハ内に１つ配置した場合の被測定半導体装置との配線構造を説明するための概略図である。
【符号の説明】
【００７５】
１００      半導体ウェハ
１０２      管理用チップ
１０４      被測定半導体装置
１０６      パッシベーション膜
１０８      配線
１１０      管理用チップ側バーンインＶＤＤ・ＧＮＤ・ＳＩＧＮＡＬ用Ｉ／Ｏ端子
１１２      管理用チップ側供給電源・クロック用プローブ端子
１１４      被測定半導体装置側バーンイン専用端子
１２０      バイアスドライバ
１２２      チェックトランジスタ
１２４      セルフチェック回路
１２６      クロック分割回路
１２８      不揮発性メモリ
１３０      ＲＯＭ
１３２      電源／ＧＮＤ／ＣＬＯＣＫ／ＢＩＳＴ制御配線
１４０      セルフチェック機能部
１５２      電流モニター回路
１５４      クロック信号モニター回路
１５６      ＢＩＳＴ回路駆動命令送信部
１５８      ＢＩＳＴ回路駆動命令受信部
１６０      ＢＩＳＴ回路
１６２      出力バッファ
１６４      ＢＩＳＴモニター
１７２      電源・ＧＮＤ配線
１７４      ＣＬＯＣＫ／ＢＩＳＴ制御／ＩＤ送信ＢＵＳ配線
１８０      動作確認テスタ
１８２      バッファ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2005303163.tif 000008
【図７】
2005303163.tif 000009
【図８】
2005303163.tif 000010
【図９】
2005303163.tif 000011
【図１０】
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