(57)【要約】【課題】ＭＩＭ容量素子を有する半導体装置において、誘電体膜厚を精密に制御することが可能で、高精度な静電容量値を有する半導体装置を提供する。【解決手段】第１のシリコン酸化膜上に下部電極及び第２のシリコン酸化膜を形成後、第２のシリコン酸化膜を選択的にエッチングし、容量形成領域及びスルーホールを形成する。次に、逆スパッタエッチングを行った後、連続してＴｉ及びＴｉＮを密着層として形成し、さらに容量形成領域に誘電体膜を形成する。次に、逆スパッタエッチングを行わずに全面にタングステン層を形成し、容量形成領域にレジスト膜を形成し、これを用いてタングステン層のエッチングを行う。次に、全面に金属層を形成し、上部電極及び下部電極引き出し配線を形成する。【選択図】図５
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【特許請求の範囲】
【請求項１】
半導体基板上に形成された第１の金属層からなる下部電極と、前記下部電極上の容量形成領域上に形成された誘電膜と、前記誘電体膜上に形成された第２の金属層からなる上部電極とを備えた半導体装置において、前記下部電極における前記第１の金属層の前記誘電体膜に接する部位は第１の高融点金属の窒化物からなり、前記上部電極における前記第２の金属層の前記誘電体膜と接する部位は第２の高融点金属からなることを特徴とする半導体装置。
【請求項２】
前記第１の金属層はアルミニウム層と前記第１の高融点金属の窒化物層とからなり、前記第１の高融点金属はチタンであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２の金属層はアルミニウム層と前記第２の高融点金属層とからなり、前記第２の高融点金属はタングステンであることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記誘電体膜はシリコン窒化膜であることを特徴とする請求項１に記載の半導体装置。
【請求項５】
半導体基板上に形成された第１の絶縁膜上に下部電極となる第１の金属層を形成する工程と、前記半導体基板上に第２の絶縁膜を形成する工程と、前記第２の絶縁膜を選択的に開口して前記下部電極上に容量形成領域とを形成する工程と、逆スパッタエッチング後に前記半導体基板の全面に第１の高融点金属の窒化物層を形成する工程と、前記容量形成領域上に誘電体膜を形成する工程と、逆スパッタエッチングを行わずに前記半導体基板の全面に第２の高融点金属層を形成する工程と、前記容量形成領域にレジスト膜を形成する工程と、前記レジスト膜をマスクに前記第２の高融点金属層をエッチングする工程と、前記容量形成領域上に上部電極となる第２の金属層を形成する工程とを備えた半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板上に金属−絶縁膜−金属（ＭＩＭ）容量素子を搭載した半導体装置の構造及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、金属−絶縁膜−金属（以下、ＭＩＭ）容量素子を搭載した半導体装置に関する提案が数多くみられる。ＭＩＭ容量素子は寄生抵抗が極めて低いことから様々な回路に応用が可能である。ここで、従来のＭＩＭ容量素子の製造方法について、図面を参照しながら説明する（例えば、特許文献１参照）。
【０００３】
図６に示すように、半導体基板２００上の第１の絶縁膜２０１上に下部電極２０２を形成し、全面に第２の絶縁膜２０３を形成する。次に、容量形成領域の第２の絶縁膜２０３を選択的に除去する。次に、図７に示すように、全面に誘電体膜２０４を堆積する。
【０００４】
次に、図８に示すように、誘電体膜２０４、第２の絶縁膜２０３の一部をエッチングして下部電極を引き出すための接続孔２０５を形成する。次に、図９に示すように、全面に逆スパッタエッチング後、金属層を形成する。次に、選択的にエッチングすることにより上部電極２０６及び下部電極引き出し配線２０７を形成する。以上の工程により、ＭＩＭ容量素子が完成する。
【特許文献１】特開平０８−３０６８６２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記従来の半導体装置の製造方法ではＭＩＭ容量素子の静電容量値が精度よく得られず、耐電圧特性のばらつきが大きく、歩留まりが低いという課題を有していた。これらの課題は上部電極を形成する際の逆スパッタエッチングに起因している。逆スパッタエッチングとは、上部電極用金属層を堆積する際に、接続孔２０５を通して下部電極２０２との電気接続を良好にするため、堆積前に接続孔２０５の下部電極２０２の表面酸化膜層（例えばアルミナなど）をＡｒなどの不活性ガスプラズマ中で生成されるイオン粒子の衝突作用によって除去する方法である。従来例では、この逆スパッタエッチングによって下部電極２０２の表面酸化膜層を除去する際に誘電体膜２０４も一部が同時にエッチングされ、堆積時より膜厚が減少する。逆スパッタエッチングはスパッタ雰囲気中の酸素や水分などの残留ガスによりエッチレートが変動しやすく、誘電体膜２０４の膜厚がばらつく。このため、静電容量値が精度よく得られず、耐電圧特性のばらつきが大きくなり、歩留まりが低くなってしまう。従って、ＭＩＭ容量素子の静電容量値を高精度に安定して実現することが難しいという課題を有していた。
【０００６】
本発明は上記の問題点を解決するもので、ＭＩＭ容量素子において、誘電体膜厚を精密に制御することが可能で、高精度な静電容量値及び高信頼性を有する素子の構造及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明に係る半導体装置は、半導体基板上に形成された第１の金属層からなる下部電極と、下部電極上の容量形成領域上に形成された誘電体膜と、誘電体膜上に形成された第２の金属層からなる上部電極とを備えた半導体装置において、下部電極における第１の金属層の誘電体膜に接する部位は第１の高融点金属の窒化物からなり、上部電極における第２の金属層の誘電体膜と接する部位は第２の高融点金属からなることを特徴とする。
【０００８】
上記の構成により、誘電体膜の直下は密着層である第１の高融点金属の窒化物からなる。すなわち、逆スパッタエッチングは誘電体膜の形成前に行われるため、誘電体膜の膜厚がばらつくことはない。
【０００９】
上記の半導体装置において、第１の金属層はアルミニウム層と第１の高融点金属の窒化物層とからなり、第１の高融点金属はチタンであることが好ましい。
【００１０】
上記の半導体装置において、第２の金属層はアルミニウム層と第２の高融点金属層とからなり、第２の高融点金属はタングステンであることが好ましい。
【００１１】
上記の半導体装置において、誘電体膜はシリコン窒化膜であることが好ましい。
【００１２】
また、本発明に係る半導体装置の製造方法は、半導体基板上に形成された第１の絶縁膜上に下部電極となる第１の金属層を形成する工程と、半導体基板上に第２の絶縁膜を形成する工程と、第２の絶縁膜を選択的に開口して下部電極上に容量形成領域とを形成する工程と、逆スパッタエッチング後に半導体基板の全面に第１の高融点金属の窒化物層を形成する工程と、容量形成領域上に誘電体膜を形成する工程と、逆スパッタエッチングを行わずに半導体基板の全面に第２の高融点金属層を形成する工程と、容量形成領域にレジスト膜を形成する工程と、レジスト膜をマスクに第２の高融点金属層をエッチングする工程と、容量形成領域上に上部電極となる第２の金属層を形成する工程とを備えている。
【００１３】
上記の構成により、逆スパッタエッチング後に全面に密着層である第１の高融点金属の窒化物層を形成し、その後に誘電体膜を形成している。さらに、その後に逆スパッタエッチングを行わずに全面に第２の高融点金属層を形成している。従って、誘電体膜は逆スパッタエッチングによりエッチングされることはない。すなわち、誘電体膜の膜厚は堆積後に変化することはない。従って、誘電体膜がばらつくことはなく、高精度な静電容量値を持つＭＩＭ容量素子を形成することができる。
【発明の効果】
【００１４】
本発明の半導体装置及びその製造方法によると、逆スパッタエッチング後に誘電体膜を形成するため、誘電体膜の膜厚は堆積後に変化することはない。従って、誘電体膜がばらつくことはなく、高精度な静電容量値を持つＭＩＭ容量素子を形成することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施形態について図面を参照しながら説明する。図１〜図５は、本実施形態における半導体装置の製造工程を示す断面図である。なお、レジスト膜の除去工程については特に断らない限り説明を省略している。
【００１６】
まず、図１に示すように、比抵抗が例えば１０〜１５Ω・ｃｍの（１００）面を主面とするシリコン単結晶からなるＰ型半導体基板１００上に約１０００ｎｍの第１のシリコン酸化膜１０１を形成する。次に、スパッタにより金属層を形成し、レジスト膜（図示せず）を用いて下部電極１０２を形成する。次に、全面に約２１００ｎｍの第２のシリコン酸化膜１０３を形成後、例えばＣＭＰ（化学的機械的研磨法）を用いて、下部電極１０２上で第２のシリコン酸化膜１０３の厚さが約１０００ｎｍになるように平坦化研磨を行う。次に、レジスト膜（図示せず）を用いて第２のシリコン酸化膜１０３を選択的にエッチングし、容量形成領域１０４及び下部電極引き出し用スルーホール１０５を形成する。
【００１７】
次に、図２に示すように、逆スパッタエッチングを行った後、連続してＴｉ及びＴｉＮを密着層１０６として形成する。次に、シリコン窒化膜を約６０ｎｍ堆積後、レジスト膜（図示せず）を用いてシリコン窒化膜をエッチングし、容量形成領域１０４に誘電体膜１０７を形成する。
【００１８】
次に、図３に示すように、逆スパッタエッチングを行わずに全面にタングステン層１０８を形成する。この時、スルーホール１０５はタングステンにより充填される。
【００１９】
次に、図４に示すように、容量形成領域１０４にレジスト膜１０９を形成し、これを用いてタングステン層１０８のエッチングを行う。この時、レジスト膜１０９に覆われている部分のタングステン層１０８はエッチングされない。
【００２０】
次に、図５に示すように、レジスト膜１０９を除去後、全面にスパッタにより金属層を形成し、レジスト膜（図示せず）を用いて上部電極１１０及び下部電極引き出し配線１１１を形成する。この時、不要な部分の密着層１０６も同時にエッチングされる。
【００２１】
以上のように、本実施形態によると、逆スパッタエッチング後に全面に密着層であるＴｉＮ層１０６を形成し、その後に誘電体膜１０７を形成している。さらに、その後に逆スパッタエッチングを行わずに全面にタングステン層１０８を形成している。従って、誘電体膜１０７は逆スパッタエッチングによりエッチングされることはない。すなわち、誘電体膜１０７の膜厚は堆積後に変化することはない。従って、誘電体膜がばらつくことはなく、高精度な静電容量値を持つＭＩＭ容量素子を形成することができる。
【００２２】
なお、本実施形態においては、平坦化の方法としてＣＭＰを用いたが、これはレジストエッチバック等でも良い。また、誘電体膜としてシリコン窒化膜を用いたが、これはシリコン酸化膜またはシリコン酸窒化膜等でも良い。
【産業上の利用可能性】
【００２３】
以上説明したように、本発明に係る半導体装置及びその製造方法は、高精度な静電容量値及び高信頼性を有するＭＩＭ容量素子を有し、半導体装置の応用回路等に有用である。
【図面の簡単な説明】
【００２４】
【図１】本発明の実施形態における半導体装置の製造工程断面図
【図２】本発明の実施形態における半導体装置の製造工程断面図
【図３】本発明の実施形態における半導体装置の製造工程断面図
【図４】本発明の実施形態における半導体装置の製造工程断面図
【図５】本発明の実施形態における半導体装置の製造工程断面図
【図６】従来の半導体装置の製造工程断面図
【図７】従来の半導体装置の製造工程断面図
【図８】従来の半導体装置の製造工程断面図
【図９】従来の半導体装置の製造工程断面図
【符号の説明】
【００２５】
１００  Ｐ型半導体基板
１０１  第１のシリコン酸化膜
１０２  下部電極
１０３  第２のシリコン酸化膜
１０４  容量形成領域
１０５  スルーホール
１０６  密着層
１０７  誘電体膜
１０８  タングステン層
１０９  レジスト膜
１１０  上部電極
１１１  下部電極引き出し配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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