(57)【要約】【課題】  多ピン化を容易に行うことができ、またアセンブリ時のトランジスタ等への物理的衝撃を低減できる半導体装置を得る。【解決手段】  半導体基板５上に配設した半導体素子領域と、半導体素子領域上に形成した多層の配線および絶縁膜からなる配線層３ａと、配線層３ａの最上層に形成した絶縁膜層上に設けた電極パッド３７と、配線層３ａの配線３６と電極パッド３７とを電気的に接続するスルーホール３８と、電極パッド３７上に形成した絶縁膜層３９と、絶縁膜層３９上に設けた電極パッド２と、電極パッド２と電極パッド３７とを電気的に接続するスルーホール４１とを備える。【選択図】        図２
2005223074.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に配設した半導体素子領域と、
前記半導体素子領域上に形成した多層の配線および絶縁膜からなる配線層と、
前記配線層の最上層に形成した絶縁膜層上に設けた第１の配線端子と、
前記配線層の配線と前記配線端子とを電気的に接続する電気的接続部と、
前記第１の配線端子上に形成した絶縁膜層と、
前記絶縁膜層上に設けた第２の配線端子と、
前記第２の配線端子と前記第１の配線端子とを電気的に接続する第２の電気的接続部とを備えた半導体装置。
【請求項２】
半導体素子領域の全領域に対応する絶縁膜層上に配線端子を分散して設けたことを特徴とする請求項１記載の半導体装置。
【請求項３】
半導体素子領域の一部領域に対応する絶縁膜層上に配線端子を集中して設けたことを特徴とする請求項１記載の半導体装置。
【請求項４】
半導体基板上に配設した半導体素子領域と、前記半導体素子領域上に形成した多層の配線および絶縁膜からなる配線層と、前記配線層の最上層に形成した絶縁膜層上に設けた配線端子と、前記配線層の配線と前記配線端子とを電気的に接続する電気的接続部とを備えた半導体装置の製造方法において、
前記配線層の最上層に形成した絶縁膜層上から、前記配線端子と電気的に接続すべき下層の配線部を規定するマスターマスクによる半導体ウエハの一括露光工程を用いて、前記電気的接続部および前記配線端子を形成することを特徴とする半導体装置の製造方法。
【請求項５】
半導体ウエハに複数の半導体装置を形成するにあたり、配線端子の配設パターンが異なる領域を有するマスターマスクを用いて、１つの半導体ウエハに配線端子数が異なる半導体装置を形成することを特徴とする請求項４記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電極パッドを半導体チップの能動領域に配置した半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
半導体チップは、通常、トランジスタ等を搭載する能動領域と、この能動領域の周辺にあり外部デバイスとのインタフェースのための電極パッドが配置される非能動領域とを備える。近年、半導体チップを製造するウエハプロセス技術の進歩によりデザインルールの微細化が行われ、トランジスタ、配線領域、コンタクトホールサイズの縮小により能動領域を小さくすることによって、チップサイズの縮小化を図っている。
【０００３】
しかしながら、アセンブリ可能な電極パッドのサイズには限界があるためにパッドサイズは縮小できず、能動領域を縮小しても非能動領域に配置された電極パッド領域の面積を縮小することは困難であった。また、配置する電極パッドの数が増大すると、パッドを必要数配置できる大きさにチップサイズが決まってしまうため、内部に隙間があってもチップサイズが縮小できず製造コストが増大していた。このような問題に対して、例えば特許文献１に記載の発明では、能動領域上に形成される多層の配線および絶縁膜の最終絶縁膜上の全面にわたって電極パッドを配設させることによって、チップサイズの縮小を図っていた。
【０００４】
【特許文献１】特開昭６４−６７９５１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来の半導体装置においては、上記のように能動領域上に電極パッドを配置せず、多ピン化（電極パッドの追加）を行う際には電極パッドを増加させるために半導体チップのマスクパターンを最初から再設計する必要があり、時間とコストがかかるという課題があった。また、特許文献１に記載の発明では、能動領域上に形成される最終絶縁膜上に電極パッドを配設するため、アセンブリ工程にてフレームとのワイヤボンディング時にハンダボール等を介して物理的な外力が下層のデバイスにまで到達し、悪影響を与える可能性があるという課題があった。
【０００６】
この発明は、上記のような課題を解決するためになされたものでチップサイズを増加せず、多ピン化を容易に行うことができ、またトランジスタ等への物理的衝撃を低減できる半導体装置およびその製造方法を得ることを目的とする。
【課題を解決するための手段】
【０００７】
この発明に係る半導体装置は、半導体基板上に配設した半導体素子領域と、半導体素子領域上に形成した多層の配線および絶縁膜からなる配線層と、配線層の最上層に形成した絶縁膜層上に設けた第１の配線端子と、配線層の配線と前記配線端子とを電気的に接続する電気的接続部と、第１の配線端子上に形成した絶縁膜層と、絶縁膜層上に設けた第２の配線端子と、第２の配線端子と前記第１の配線端子とを電気的に接続する第２の電気的接続部とを備えたものである。
【０００８】
この発明に係る半導体装置製造方法は、配線層の最上層に形成した絶縁膜層上から、配線端子と電気的に接続すべき下層の配線部を規定するマスターマスクによる半導体ウエハの一括露光工程を用いて、電気的接続部および配線端子を形成するものである。
【発明の効果】
【０００９】
この発明によれば、半導体装置が、半導体基板上に配設した半導体素子領域と、半導体素子領域上に形成した多層の配線および絶縁膜からなる配線層と、配線層の最上層に形成した絶縁膜層上に設けた第１の配線端子と、配線層の配線と前記配線端子とを電気的に接続する電気的接続部と、第１の配線端子上に形成した絶縁膜層と、絶縁膜層上に設けた第２の配線端子と、第２の配線端子と前記第１の配線端子とを電気的に接続する第２の電気的接続部とを備えるように構成したので、チップサイズを増加せず多ピン化を容易に行うことができ、またアセンブリ時のトランジスタ等への物理的衝撃を低減できる半導体装置を得られる効果がある。
【発明を実施するための最良の形態】
【００１０】
実施の形態１．
図１はこの発明の実施の形態１による半導体装置における電極パッドのレイアウトを示す平面図である。半導体チップ（半導体装置）１では、トランジスタ等の半導体素子を配設した能動領域（半導体素子領域）の上方に絶縁膜層を介して電極パッド（配線端子）２が形成される。ここではｎ個の電極パッド２が配設されるとする。ただし、ｎは自然数である。
【００１１】
図２は図１中の半導体チップの一部断面図である。図示の例では、拡散領域４やゲート３４などを含む半導体素子を半導体基板５に形成し、その上に多層配線層３ａを形成している。多層配線層３ａは、２層からなる導電性材料、例えばアルミニウム配線層であり、絶縁膜層３１，３２を介して第１層配線３５および第２層配線３６がそれぞれ形成される。
【００１２】
ここで、本発明の半導体装置では、第２層配線３６上に絶縁膜層３３を形成して電極パッド３７を設け、この電極パッド３７上にさらに絶縁膜層３９を形成して電極パッド２を設けている。電極パッド３７とこれと電気的に接続すべき第２層配線の配線部とは、スルーホール３８を介して接続している。また、電極パッド３７と電極パッド２とは、スルーホール４１を介して電気的に接続している。
【００１３】
電極パッド３７，２を設けるための絶縁膜層３３，３９は、電極パッド２を形成した最上層に加わった外力を吸収する衝撃吸収層３ｂを構成する。この構成を有することにより、上記外力が下層のデバイスに到達することがない、または少なくとも下層のデバイスに到達するまでに外力が弱められる。
【００１４】
なお、本発明の半導体装置では、電極パッド３７上にさらに絶縁膜層３９を構成して電極パッド２を設けることを特徴としている。電極パッド２と電極パッド３７とを接続するスルーホール４１は、電極パッド３７の寸法を基準としてフォトレジスト工程により形成する。電極パッド３７は、スルーホール３８との電気的な接続が保たれればよい寸法で形成することができる。このため、比較的大きなパターンで作成することができる。
【００１５】
また、スルーホール４１の寸法は、電極パッド３７によって規定される。このため、スルーホール３８より大きな寸法のスルーホール４１を介して電極パッド３７と電極パッド２が接続されることとなる。これにより、電極パッド２を介して外力が加わっても、電極パッド２と電極パッド３７との間で十分にその衝撃が吸収され、さらに電極パッド３７と第２層配線の配線部との間でも衝撃が吸収されることになる。
【００１６】
このように、本発明では、最上層の電極パッドと下層の配線層の配線部との間の電気的な接続を、配線層の上方に形成する電極パッドの寸法を基準として逐次強固にしている。このため、衝撃吸収層３ｂとしては、少なくとも２層以上の絶縁膜層から構成する。
【００１７】
次に半導体装置の製造工程について説明する。
半導体装置の製造工程には、大きく分けて前工程と後工程とがある。前工程には３００〜４００工程のプロセスがあり、これらの工程により半導体装置の能動領域の回路が形成される。例えば、トランジスタ形成工程、コンタクトホール形成工程、配線形成工程、スルーホール形成工程がある。これらの前工程では、技術の進歩によりデザインルールの微細化が行われているため、能動領域のサイズを小さくできる。
【００１８】
ところで、シリコンウエハ（半導体ウエハ）上への回路パターンの焼き付けは、フォトレジストを塗布したウエハを、ステッパーと呼ばれる露光装置にセットし、マスクパターンを転写することによって行われる。電極パッドを非能動領域に配置する従来の半導体装置では、電極パッド配置用の大きなパターンと、能動領域の回路用の小さなパターンとを同時に作成するために、通常は、実際のパターンの５倍等の大きさに作られているマスク（通称レティクル）を通して１チップの露光を行い、それが終わると次に進むステップ・アンド・リピートでウエハ全面を走査していた。
【００１９】
このような方法で半導体装置を作成する場合、チップ毎に異なるパターンをウエハ上に形成するためには、パターン毎にマスクを入れ替える必要があった。例えば、Ｎ個のパターンを形成するためには、Ｎ回マスクを差し替える必要があり、製造時には時間とコストがかかり問題となっていた。そこで、本発明では以下に説明するようにこの問題に対処している。
【００２０】
図３はこの発明の実施の形態１による半導体装置の製造手順を示すフローチャートである。この図を参照して半導体装置の製造手順について説明する。
まず、能動領域および多層配線層を形成する（ステップＳＴ１００）。微細加工プロセスとして、レティクルによるステッパーを用いて、半導体ウエハにゲート電極、ソースドレインを形成し、トランジスタを形成する。続いて、電極引き出し用のコンタクトホールを形成し、これを通して導電性材料（例えばアルミニウム）の薄膜で配線する。続いて、導電性材料配線上に絶縁膜を形成し、必要な信号線上にスルーホールを設ける。さらに、スルーホールを通して導電性材料の薄膜で配線し、導電性材料配線上に絶縁膜を形成して必要な信号線上にスルーホールを設ける。このように、配線工程とスルーホール形成工程を必要な配線層が形成されるまで繰り返し、最終的に必要な配線層第Ｎ層までを形成する。図２では、第２層配線３６までを示す。
【００２１】
続いて、最上配線層である第Ｎ層配線上に絶縁膜を形成する（ステップＳＴ１０１）。この後、アライナーと呼ばれる露光装置でマスターマスクを用いた一括露光によって、形成した絶縁膜上に電極パッドの配設パターンを転写し、電極パッドを配設する信号線上にスルーホールを設ける（ステップＳＴ１０２）。続いて、スルーホール上に第Ｎ＋１層配線、すなわち電極パッドを配設する（ステップＳＴ１０３）。ここで、電極パッドのパターンサイズはアセンブリできるサイズでよいため、数μｍよりも大きなパターンの形成に適用するマスターマスクを使用できる。ここでは、このマスターマスクを用いて図１のように電極パッドを能動領域の一部にｎ個配置するようにする。
【００２２】
続いて、第Ｎ＋１層電極パッド上にさらに絶縁膜を形成し（ステップＳＴ１０４）、形成した絶縁膜上にマスターマスクを用いて電極パッドの配設パターンを転写し、さらなる電極パッドを配設するための信号線上にスルーホールを設ける（ステップＳＴ１０５）。続いて、スルーホール上に第Ｎ＋２層配線、すなわち第２の電極パッドを配設する（ステップＳＴ１０６）。
【００２３】
本発明では、半導体チップの能動領域上に電極パッドを設けるため、チップサイズは一定で異なるピン数のチップを容易に作成することができる。つまり、マスターマスクに電極パッドの配設パターンが異なるパターン設計を行うことで、一回の露光で同一ウエハ上に複数のピン数の異なるパターンを形成できる。図４は、同一上ウエハ上に１００ピン、１２０ピン、１５０ピンという異なるピン数のパターンを生成した例を示す図である。図に示すように、例えばマスターマスクを３つの領域に分割し、それぞれを１００ピン用、１２０ピン用、１５０ピン用としてパッド配置を形成しておき、これを用いてウエハに露光する。すると、同一ウエハ上に１００ピン、１２０ピン、１５０ピンという異なるピン数のパターンが同時に形成できる。したがって、従来の半導体装置のようにピン数が異なる毎にマスクを入れ替える必要がなく、製造時の時間とコストを削減できる。
【００２４】
また、今回のデバイス構造は、配線層の最上層に形成した絶縁膜層上から、電極パッドと電気的に接続する、下層の配線部を規定するので、当該配線部と同一層上で電極パッドの配置位置を考慮する必要がない。したがって、パッド配置の自由度が広がるという利点がある。
【００２５】
図５は、図１とは異なる配設パターンで電極パッドを配置した半導体チップを示す図であり、ｍ個の電極パッドを配置した場合のレイアウトを示している。ここで、ｎ＜ｍであり、ｍは自然数である。この半導体装置における電極パッドは図１のように能動領域に形成するため、多ピン化する場合でもチップサイズを変更する必要がない。また、能動領域を縮小することにより、チップサイズを小型化することもできる。
【００２６】
図６および図７は実施の形態１による半導体装置における電極パッドの別のレイアウトを示す図である。図６では、図１に示したｎ個の電極パッドを能動領域全域に対応する絶縁膜層上に分散して設けており、図７では、図１に示したｎ個の電極パッドを能動領域の一部領域に対応する絶縁膜層上に集中して設けている。これは、例えば半導体装置の不良解析手段の１つである発光解析に支障を来たさないように、電極パッド間の間隔をとるように分散配置したり、発光解析を行う領域に電極パッドを配置しないように集中配置したりする例を示している。ここで、発光解析とは半導体装置に電位を与えることにより不良化箇所に生じるＩｃｃリーク等を解析装置によって上部から観察することにより不良箇所を特定するものである。
【００２７】
以上のように、この実施の形態１によれば、半導体チップ１の能動領域上に形成した多層配線層３ａの最上層にさらに衝撃吸収層３ｂとして絶縁膜層を形成し、絶縁膜層上に電極パッドを配設し、配線層の配線と電極パッドを接続するスルーホールを設けたので、下層の配線部と同一層での配置を考慮することなく、容易に電極パッドを多ピン化できる上、チップサイズを一定に保つことができるという効果が得られる。また、従来のように非能動領域に電極パッドを配置することがないので、能動領域の縮小に伴ってチップサイズを小型化することができるという効果が得られる。さらに、アセンブリ時のボンディングや、ハンダボール等を介して加わった外力を衝撃吸収層３ｂで吸収して低減することができるという効果が得られる。
【００２８】
さらに、パッド配置の形成に使用するマスターマスクのみを設計変更することによって種々のピン数の半導体装置を形成できるため、回路仕様の同じ半導体装置を異なるピン数にする際は、電極パッド形成工程以前の工程を共有できる。したがって、設計工期が短縮でき、製造が効率的になるという効果が得られる。
【図面の簡単な説明】
【００２９】
【図１】この発明の実施の形態１による半導体装置における電極パッドのレイアウトを示す平面図である。
【図２】同実施の形態１による半導体装置の一部断面図である。
【図３】同実施の形態１による半導体装置の製造手順を示すフローチャートである。
【図４】同一上ウエハ上に異なるピン数のパターンを生成した例を示す図である。
【図５】同実施の形態１による半導体装置を多ピン化した場合の電極パッドのレイアウトを示す図である。
【図６】同実施の形態１による半導体装置における電極パッドの別のレイアウトを示す図である。
【図７】同実施の形態１による半導体装置における電極パッドの別のレイアウトを示す図である。
【符号の説明】
【００３０】
１  半導体チップ（半導体装置）、２，３７  電極パッド（配線端子）、３ａ  多層配線層、３ｂ  衝撃吸収層、４  拡散領域、５  半導体基板、３１，３２，３３，３９  絶縁膜層、３４  ゲート、３５  第１層配線、３６  第２層配線、３８，４１  スルーホール（電気的接続部）。
【図１】
2005223074.tif 000003
【図２】
2005223074.tif 000004
【図３】
2005223074.tif 000005
【図４】
2005223074.tif 000006
【図５】
2005223074.tif 000007
【図６】
2005223074.tif 000008
【図７】
2005223074.tif 000009