(57)【要約】【課題】  半導体パッケージ部の引き出し配線部分の高密度化からプリント基板の層数増加してしまう問題を改善する半導体パッケージを提供する。【解決手段】  半導体チップ１０の表裏両面に接続端子２０，２１を設けて表裏両面のビルドアップ部３０，３１を接続し、ビルドアップ部３１及び３２とプリント基板５１及び５２プリント基板と外部端子４１及び４２と接続する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体素子が形成された半導体チップと、前記半導体チップの表裏を貫通し半導体素子の電源及び信号に接続されるスルーホールと、前記スルーホールに電気的に接続する半導体チップの表裏両面に設けられた接続端子と、絶縁層と導体配線層を順次積層して形成した多層配線回路及び外部接続端子からなり前記半導体チップの第一の面の接続端子と接続される第一のビルドアップ層と、前記半導体チップの第一の面と反対の面の接続端子と接続される第二のビルドアップ層と、前記二つのビルドアップ層間の前記半導体チップ以外の領域を封止する樹脂により構成される半導体パッケージ。
【請求項２】
前記二つのビルドアップ層間の前記半導体チップ以外の領域に前記二つのビルドアップ層の電源を接続するスルーホールを有する請求項１記載の半導体パッケージ。
【請求項３】
請求項１又は請求項２記載の半導体パッケージの両面の外部接続端子にプリント基板を接続する半導体装置。
【請求項４】
前記半導体パッケージの片側一面の外部接続端子を電源とグランドのみとし、前記外部接続端子面に誘電体を用いた複合コンデンサ基板を接続する請求項３記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体チップの上下に接続端子を有し、前記接続端子に各々多層回路よりなるビルドアップ基板を持つ半導体パッケージに関するものである。
【背景技術】
【０００２】
半導体集積回路の微細化と高速化により、半導体チップサイズの増大とピン数の増加が進んでいる。これに伴い、半導体チップ表面の全域に渡って接続端子を設け、ＢＧＡ等のフリップチップ構造が主流となっている。しかし、半導体パッケージのピン数の増大とピン間隔が小さくなるに伴い、図４に示すように搭載するプリント基板の引き出し部分の配線密度が高くなり、引き出し部分以外は比較的疎な配線密度となることが多い。この引き出し部分のために半導体パッケージを搭載するプリント基板の必要配線層数が増加し、コストの増大や基板が厚過ぎるためにリフローなどで問題になるなど製造上の問題に繋がっている。
【０００３】
半導体素子からプリント基板への接続を増やすための半導体パッケージとしては、半導体の電源電圧の低下を目的として半導体に貫通ビアを設けてボンディングワイヤにより接続端子を増やした特許文献１に提案されている半導体パッケージや、半導体パッケージの多重実装を目的として半導体パッケージに貫通ビアを設けて半導体パッケージの両面にバンプを用意した特許文献２が提案されているものがあるが、高速信号を伝えるパッケージとして考えた場合、裏面へのボンディングワイヤや裏面から上部面への半導体パッケージの貫通スルーホールによりの電気的特性が劣化する問題がある。
【０００４】
また、半導体素子の高速動作に伴い、半導体チップの変動電流が増加し、コンデンサ等によるノイズ低減が重要になっている。ノイズ低減については、半導体内に容量を設ける方法、半導体パッケージ上にコンデンサを設ける方法がある。半導体内に容量を設ける場合は配置的には理想的であるが、半導体内という性質上、容量を大きく出来ない問題がある。
【０００５】
一方、半導体パッケージ上にコンデンサを搭載する場合は、半導体素子とコンデンサの間にパッケージ電源層の広がり、スルーホールビアのインダクタンス成分が問題となり、コンデンサの効果が低減する。半導体パッケージの近い場所にコンデンサを搭載するものとしては、特許文献３があるが、少数ピンのアナログ高周波半導体用であり、半導体パッケージの裏面にコンデンサ基板を搭載する構成は全面にバンプのあるＢＧＡの場合には適用できない。またパッケージ内部に複合コンデンサを搭載する案もあるが、パッケージ内の信号配線やスルーホールの近くに高誘電体のコンデンサが存在することは高周波信号伝送路の近くに伝送損失の大きな材料を置くことになり、パッケージ内の信号特性を悪化させる問題がある。
【０００６】
【特許文献１】特開２００１−２１７３３７号公報
【０００７】
【特許文献２】特開２００１−２１７３３７号公報
【特許文献３】特開平１１−２１４５７８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記従来技術では半導体チップの高密度化に伴うプリント基板の配線性が考慮されておらず、プリント基板の配線が問題となる。
【０００９】
本発明では、引き出し配線を分散し、プリント基板の層数を低減できる半導体パッケージを提供することにある。また、半導体素子によるノイズを低減するために、半導体チップに電気的に近い位置にコンデンサ基板を搭載できる半導体パッケージを提供する。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、半導体パッケージの表裏両面に外部接続端子を設け、半導体パッケージの上下にプリント基板を接続する。プリント基板を上下に分割したことにより、実装が三次元化でき、プリント基板の配線層数を低減し、各配線層の配線密度を向上することができる。半導体チップは、部分ＳＯＩ構造とすることで、半導体基板の両面に半導体素子を形成し、半導体チップの密度をあげることができる。表裏半導体素子間の信号及び電源は半導体チップを貫通するスルーホールにより接続される。半導体チップを貫通するスルーホールに半導体チップの接続端子を電気的に接続し、この端子により配線層と絶縁層を順次積層した表裏ビルドアップ部に接続する。表裏ビルドアップ部間の半導体チップ以外の領域は樹脂で封止するが、半導体チップより外の領域で表面のビルドアップ部と裏面のビルドアップ部の電源を接続するスルーホールを用意することにより、表裏ビルドアップ間の電位を補償する。
【００１１】
さらに、低ノイズの半導体パッケージとするために、半導体パッケージの表裏の外部接続端子の一面の端子を電源のみとして、この外部接続端子に複合コンデンサ基板を搭載する。電気的に近い位置に容量の大きいコンデンサを配置出来るため、半導体チップのノイズを低減することができる。
【発明の効果】
【００１２】
本発明によれば、プリント基板の半導体パッケージ用引出し配線に必要な層数が低減でき、また低ノイズの半導体パッケージを提供することができる。
【発明を実施するための最良の形態】
【００１３】
以下、発明の実施例を図１から３により説明する。
【実施例１】
【００１４】
図１は本発明の第１の実施の形態に係る半導体パッケージの断面図例である。図1において、表裏に接続端子２０及び２１を有する半導体チップ１０に導体層と絶縁層から成るビルドアップ部３０及び３１が電気的に接続される。ビルドアップ層３０及び３１はプリント基板５１及び５２とと外部端子４０及び４１を介して電気的に接続される。前記ビルドアップ層間の半導体チップ以外の部分は樹脂７１で封止し、その部分に前記ビルドアップ層３０と３１の電源ピンを相互に接続するスルーホール６０を有することにより半導体チップ１０内の上下半導体素子間及びビルドアップ層３０及び３１間の電位を保証する。
【００１５】
図２は前記半導体チップの詳細断面図である。ベースとなる半導体基板１０１の両面にＳＯＩの埋め込み酸化膜１１０が形成されており、表裏両面の埋め込み酸化膜上にトランジスタ１２０を形成する。トランジスタ１２０の各端子と接続端子２０及び２１が半導体内配線１３０により接続される。上下のトランジスタの配線の接続及び電源は、半導体チップを貫通するスルーホール１５０により電気的に接続されると共に、外部端子により上記ビルドアップ層３０及び３１に接続される。
【実施例２】
【００１６】
図３は請求項３に示す第２の実施の形態にかかる半導体パッケージの断面図例である。前記第１の形態と同様に表裏に接続端子２０及び２１を有する半導体チップ１に導体層と絶縁層から成るビルドアップ部３０及び３１が電気的に接続される。ビルドアップ部３１は外部接続端子４１を介してプリント基板５１に接続される。ビルドアップ部３０は、電源とグランドのみから成る外部接続端子４０を介して、誘電体を用いたコンデンサ基板８０に接続されることにより、低ノイズな半導体パッケージを構成する。
【図面の簡単な説明】
【００１７】
【図１】本発明の第１の実施例を示すものであり、半導体パッケージの断面図例である。
【図２】本発明の第１の実施例の一部を説明するものであり、半導体チップの詳細断面図例である。
【図３】本発明の第２の実施例を示すものであり、コンデンサ基板を有する半導体パッケージの断面図例である。
【図４】従来の半導体パッケージ及びプリント基板の引き出しの断面図例である。
【符号の説明】
【００１８】
１０…半導体チップ
２０、２１…接続端子
３０、３１…ビルドアップ部
４０、４１…外部接続端子
５０、５１…プリント基板
６０…ビルドアップ間スルーホール
７１…樹脂
８０…コンデンサ基板
１０１…半導体基板
１１０…埋め込み酸化膜
１２０…トランジスタ
１３０…半導体内配線
１５０…半導体内スルーホール
【図１】
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【図２】
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【図３】
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【図４】
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