(57)【要約】【課題】  動作速度を落とすことなくリーク電流を低減させることが可能な論理回路を提供する。【解決手段】  第１導電型の多数キャリアを主電流とする第１ＭＩＳトランジスタと、第２導電型の多数キャリアを主電流とする第２ＭＩＳトランジスタからなるダイナミック論理ゲートを備える論理回路である。このダイナミック論理ゲートは、第１ＭＩＳトランジスタからなる論理ブロック１２と、第１電源線ＧＮＤから論理ブロック１２に第１導電型の多数キャリアを供給する、第１ＭＩＳトランジスタからなるキャリア供給側トランジスタＮ０１と、論理ブロック１２から第１導電型の多数キャリアを第２電源線ＶＤＤに引き抜く第２ＭＩＳトランジスタからなるキャリア引き抜き側トランジスタＰ０１とを備え、キャリア供給側トランジスタＮ０１のゲート絶縁膜の厚さが、キャリア引き抜き側トランジスタＰ０１のゲート絶縁膜の厚さよりも薄い。【選択図】      図１
2005236857.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の多数キャリアを主電流とする第１ＭＩＳトランジスタと、第１導電型と反対導電型の第２導電型の多数キャリアを主電流とする第２ＭＩＳトランジスタからなるダイナミック論理ゲートを備える論理回路であって、前記ダイナミック論理ゲートは、
前記第１ＭＩＳトランジスタからなる論理ブロックと、
第１電源線から前記論理ブロックに第１導電型の多数キャリアを供給する、前記第１ＭＩＳトランジスタからなるキャリア供給側トランジスタと、
前記論理ブロックから第１導電型の多数キャリアを第２電源線側に引き抜く前記第２ＭＩＳトランジスタからなるキャリア引き抜き側トランジスタ
とを備え、前記キャリア供給側トランジスタのゲート絶縁膜の厚さが、前記キャリア引き抜き側トランジスタのゲート絶縁膜の厚さよりも薄いことを特徴とする論理回路。  
【請求項２】
前記キャリア供給側トランジスタのゲート閾値電圧が、前記キャリア引き抜き側トランジスタのゲート閾値電圧よりも高いことを特徴とする請求項１に記載の論理回路。  
【請求項３】
第１導電型の多数キャリアを主電流とする第１ＭＩＳトランジスタと、第１導電型と反対導電型の第２導電型の多数キャリアを主電流とする第２ＭＩＳトランジスタからなる相補型論理回路であって、
厚いゲート絶縁膜の第１ＭＩＳトランジスタと薄いゲート絶縁膜の第２ＭＩＳトランジスタとからなる第１論理ゲートと、
薄いゲート絶縁膜の第１ＭＩＳトランジスタと厚いゲート絶縁膜の第２ＭＩＳトランジスタとからなる第２論理ゲート
とを縦続接続したことを特徴とする論理回路。
【請求項４】
前記第１導電型の多数キャリアは電子であり、待機時において、前記第１論理ゲートが低電位レベルを出力し、前記第２論理ゲートが高電位レベルを出力するように、前記第１及び第２ＭＩＳトランジスタのゲート電位をそれぞれ制御する制御回路を更に備えることを特徴とする請求項３に記載の論理回路。  
【請求項５】
同一厚さの、複数の第１ゲート絶縁膜のトランジスタからなる第１絶縁膜セルを用いて初期設定論理回路を生成する論理回路生成部と、
前記初期設定論理回路のタイミングを解析するタイミング解析部と、
前記タイミングの解析結果に基づいて、前記複数の第１絶縁膜セルの内の特定の第１絶縁膜セルを、前記第１ゲート絶縁膜とは異なる厚さの第２ゲート絶縁膜を有するトランジスタからなる第２絶縁膜セルに置換し、最適化論理回路を生成する置換処理部
とを備えることを特徴とする論理回路の自動設計装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、論理回路及びその自動設計装置に係り、特に相補型ＭＩＳ論理回路に関する。
【背景技術】
【０００２】
ＭＯＳトランジスタの微細化が進み、そのゲート酸化膜厚が２ｎｍ程度になるとゲートリーク（ゲート電極とチャネル間に流れるトンネル電流）が顕著に増加し、待機時消費電力が増加するという問題がある。しかし、ゲートリーク電流を低減するためにゲート酸化膜を厚くすると回路の動作速度は低下する。発明者らの調査によれば、０．１μｍプロセス世代の酸化膜厚が１．６ｎｍのトランジスタで構成されたセルは、酸化膜厚が１．９ｎｍのトランジスタで構成されたセルに比べて、リーク電流が１．７倍大きく、動作速度は１．３倍速い。このため、電源線と擬似電源線の間にゲート酸化膜が厚いトランジスタを挿入し、待機時には、遮断状態にするＣＭＯＳ論理回路が提案されている（特許文献１参照。）。
【０００３】
ダイナミックＣＭＯＳ論理回路は、スタティックＣＭＯＳ論理回路と比較して高速で省面積であるので、高速性を必要とする集積回路に用いられる。この特徴は近年高速性が必要になってきた携帯端末などのバッテリ駆動の回路にも有効である。その際には、ダイナミックＣＭＯＳ回路の待機時の消費電力を削減することが重要である。待機電力の要因は大きく分けて、接合リーク電流、サブスレッショルドリーク電流、ゲートリーク電流に分けられる。この内、接合リークは他の二つに比べて十分に小さい。
【０００４】
「サブスレッショルドリーク電流」は、ＭＯＳトランジスタが遮断状態のときにドレイン−ソース間を流れる電流である。高ゲート閾値電圧のＭＯＳトランジスタを用いることによりサブスレッショルドリーク電流を低減させることができるが、高ゲート閾値電圧のＭＯＳトランジスタは低ゲート閾値電圧のＭＯＳトランジスタと比較して低速である。高ゲート閾値電圧のＭＯＳトランジスタと低ゲート閾値電圧のＭＯＳトランジスタを併用して高速動作し、且つ待機時のサブスレッショルドリーク電流を低減させる従来手法を図３７に示す（特許文献２参照。）。この回路は比較的低速でも構わないプリチャージ動作を低速な高閾値ＭＯＳトランジスタＰ８１とＮ８２で行い、高速性が要求されるディスチャージ動作に低閾値ＭＯＳトランジスタＮ８１、Ｎ８３、Ｎ８４、Ｐ８２を用いることにより低サブスレッショルドリーク電流と高速動作を実現している。
【０００５】
しかし、近年ＭＯＳトランジスタのゲート酸化膜の厚さが薄くなるに従い、サブスレッショルドリーク電流よりもむしろゲートリーク電流が問題となってきている。「ゲートリーク電流」はＭＯＳトランジスタが導通状態のときにゲートからチャネルへと流れるリーク電流である。ＭＯＳトランジスタが遮断状態のときのゲートリーク電流は、導通状態のときのゲートリーク電流よりも十分に小さく、問題にならない。図３７の方式ではｎ型論理ブロック１２中のｎＭＯＳトランジスタＮ８３，Ｎ８４、論理評価用ｎＭＯＳトランジスタＮ８１、出力バッファｐＭＯＳトランジスタＰ８２がそれぞれ導通状態であり、且つゲート−ソース間に電位差が発生しているためゲートリーク電流が流れる。
【特許文献１】特開平１１−１５０１９３号公報
【特許文献２】特開２００１−２１１０６７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、動作速度を落とすことなくゲートリーク電流、サブスレッショルドリーク電流の双方を低減させることが可能な論理回路、及びその自動設計装置を提供することである。
【課題を解決するための手段】
【０００７】
本発明の第１の特徴は、第１導電型の多数キャリアを主電流とする第１ＭＩＳトランジスタと、第１導電型と反対導電型の第２導電型の多数キャリアを主電流とする第２ＭＩＳトランジスタからなるダイナミック論理ゲートを備える論理回路に関する。即ち、本発明の第１の特徴に係るダイナミック論理ゲートは、（イ）第１ＭＩＳトランジスタからなる論理ブロックと、（ロ）第１電源線から論理ブロックに第１導電型の多数キャリアを供給する、第１ＭＩＳトランジスタからなるキャリア供給側トランジスタと、（ハ）論理ブロックから第１導電型の多数キャリアを第２電源線側に引き抜く第２ＭＩＳトランジスタからなるキャリア引き抜き側トランジスタとを備え、キャリア供給側トランジスタのゲート絶縁膜の厚さが、キャリア引き抜き側トランジスタのゲート絶縁膜の厚さよりも薄い論理回路であることを要旨とする。  
本発明の第２の特徴は、第１導電型の多数キャリアを主電流とする第１ＭＩＳトランジスタと、第１導電型と反対導電型の第２導電型の多数キャリアを主電流とする第２ＭＩＳトランジスタからなる相補型論理回路に関する。即ち、本発明の第２の特徴は、（イ）厚いゲート絶縁膜の第１ＭＩＳトランジスタと薄いゲート絶縁膜の第２ＭＩＳトランジスタとからなる第１論理ゲートと、（ロ）薄いゲート絶縁膜の第１ＭＩＳトランジスタと厚いゲート絶縁膜の第２ＭＩＳトランジスタとからなる第２論理ゲートとを縦続接続した論理回路であることを要旨とする。
【０００８】
本発明の第３の特徴は、（イ）同一厚さの、複数の第１ゲート絶縁膜のトランジスタからなる第１絶縁膜セルを用いて初期設定論理回路を生成する論理回路生成部と、（ロ）初期設定論理回路のタイミングを解析するタイミング解析部と、（ハ）タイミングの解析結果に基づいて、複数の第１絶縁膜セルの内の特定の第１絶縁膜セルを、第１ゲート絶縁膜とは異なる厚さの第２ゲート絶縁膜を有するトランジスタからなる第２絶縁膜セルに置換し、最適化論理回路を生成する置換処理部とを備える論理回路の自動設計装置であることを要旨とする。
【発明の効果】
【０００９】
本発明によれば、動作速度を落とすことなくゲートリーク電流、サブスレッショルドリーク電流の双方を低減させることが可能な論理回路、及びその自動設計装置を提供することができる。
【発明を実施するための最良の形態】
【００１０】
次に、図面を参照して、本発明の第１〜第４の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。又、以下に示す第１〜第３の実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１１】
以下の第１〜第４の実施の形態の説明等におけるｐチャネルトランジスタ及びｎチャネルトランジスタは、ＭＯＳＦＥＴに限定されず、シリコン酸化膜（ＳｉＯ2膜）以外の種々のゲート絶縁膜を有する絶縁ゲート型トランジスタ（ＭＩＳトランジスタ）を対象とする。特に、最小線幅が１００ｎｍ以下に微細化された論理ゲートでは、ＳｉＯ2膜より比誘電率εrが大きい材料を用いたＭＩＳトランジスタが好ましい。例えば、シリコン酸化膜（ＳｉＯ2膜）／シリコン窒化膜（Ｓｉ3Ｎ4膜）／シリコン酸化膜（ＳｉＯ2膜）の３層積層膜からなるＯＮＯ膜とすれば、比誘電率εr＝５〜５．５と同程度が得られる。更に、εr＝６であるストロンチウム酸化物（ＳｒＯ）膜、εr＝７であるシリコン窒化物（Ｓｉ3Ｎ4）膜、εr＝８〜１１であるアルミニウム酸化物（Ａｌ2Ｏ3）膜、εr＝１０であるマグネシウム酸化物（ＭｇＯ）膜、εr＝１６〜１７であるイットリウム酸化物（Ｙ2Ｏ3）膜、εr＝２２〜２３であるハフニウム酸化物（ＨｆＯ2）膜、εr＝２２〜２３であるジルコニウム酸化物（ＺｒＯ2）膜、εr＝２５〜２７であるタンタル酸化物（Ｔａ2Ｏ5）膜、εr＝４０であるビスマス酸化物（Ｂｉ2Ｏ3）膜のいずれか１つの単層膜或いはこれらの複数を積層した複合膜がＭＩＳトランジスタのゲート絶縁膜として使用可能である。Ｔａ2Ｏ5やＢｉ2Ｏ3は多結晶シリコンとの界面における熱的安定性に欠ける（なお、ここで例示したそれぞれの比誘電率εrの値は、製造方法により変化しうるので、場合によりこれらの値から逸脱しうるものである。）。更に、シリコン酸化膜とこれらの複合膜のゲート絶縁膜でも良い。複合膜は３層以上の積層構造でも良い。即ち、少なくとも、一部に上記の比誘電率εrが５〜６以上の材料を含むゲート絶縁膜が好ましい。但し、複合膜の場合はゲート絶縁膜全体として測定される実効的な比誘電率εreffが５〜６以上になる組み合わせを選択することが好ましい。又、ハフニウム・アルミネート（ＨｆＡｌＯ）膜のような３元系の化合物からなるゲート絶縁膜でも良い。即ち、ストロンチウム（Ｓｒ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、イットリウム（Ｙ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）、ビスマス（Ｂｉ）のいずれか１つの元素を少なくとも含む酸化物、又はこれらの元素を含むシリコン窒化物がゲート絶縁膜として使用可能である。なお、強誘電体のチタン酸ストロンチウム（ＳｒＴｉＯ3）、バリウム・チタン酸ストロンチウム（ＢａＳｒＴｉＯ3）等も高誘電率のゲート絶縁膜して使用可能であるが、多結晶シリコンとの界面における熱的安定性に欠ける点と、強誘電体のヒステリシス特性に対する考慮が必要になる。
【００１２】
又、以下の実施の形態の回路例では、厚いゲート絶縁膜を用いたＭＩＳトランジスタのシンボルマークを、通常のＭＯＳトランジスタのシンボルマークの表記におけるゲート電極部分を示す実線を、通常のＭＯＳトランジスタのゲート電極を示す実線よりも太い実線で示したシンボルマークで示している。一方、薄いゲート絶縁膜を用いたＭＩＳトランジスタのシンボルマークは、通常のＭＯＳトランジスタのシンボルマークの表記におけるゲート電極部分を示す実線と同じ太さの実線で示したシンボルマークを用いている。この場合、厚いゲート絶縁膜を用いたＭＩＳトランジスタと薄いゲート絶縁膜を用いたＭＩＳトランジスタとで、絶縁膜の種類が異なっても良い。この場合は、スケーリング理論における比誘電率εreffを考慮した「ＳｉＯ2膜換算の等価膜厚」で互いの膜厚を比較すればよい。但し、ＨｆＯ2膜等の金属酸化膜を用いた場合等は、界面での欠陥順位に起因したゲートリーク電流が生じるので、ＳｉＯ2膜のゲートリーク電流で規格化した「実効膜厚」で、厚いゲート絶縁膜と薄いゲート絶縁膜とを比較するのが、より現実的である。
【００１３】
更に、以下の実施の形態の回路例では、高ゲート閾値電圧のＭＩＳトランジスタのシンボルマークを、通常のＭＯＳトランジスタのシンボルマークの表記におけるチャネル部分を示す実線を、通常のＭＯＳトランジスタのチャネル部分を示す実線よりも太い実線で示したシンボルマークで示している。一方、低ゲート閾値電圧のＭＩＳトランジスタのシンボルマークは、通常のＭＯＳトランジスタのシンボルマークの表記におけるチャネル部分部分を示す実線と同じ太さの実線で示したシンボルマークを用いている。
【００１４】
（第１の実施の形態）
本発明の第１の実施の形態においては、第１導電型の多数キャリアを主電流とする第１ＭＩＳトランジスタと、第１導電型と反対導電型の第２導電型の多数キャリアを主電流とする第２ＭＩＳトランジスタからなるダイナミック論理ゲートを備える論理回路について説明する。ここで、第１導電型の多数キャリアが電子であれば、電子を主電流とする第１ＭＩＳトランジスタは、ｎチャネルトランジスタである。このとき、第１導電型と反対導電型の第２導電型の多数キャリアは、正孔（ホール）であるので、正孔（ホール）を主電流とする第２ＭＩＳトランジスタは、ｐチャネルトランジスタとなる。逆に、第１導電型の多数キャリアが正孔（ホール）であれば、第１ＭＩＳトランジスタは、ｐチャネルトランジスタで、第２ＭＩＳトランジスタは、ｎチャネルトランジスタとなることは、明らかである。
【００１５】
第１及び第２ＭＩＳトランジスタのゲートリーク電流の増大は、薄いゲート絶縁膜に起因するため、第１及び第２ＭＩＳトランジスタのゲート絶縁膜を厚くすることによりゲートリーク電流を削減することができる。又、ゲートリーク電流は第１及び第２ＭＩＳトランジスタの遮断状態では導通状態と比較して無視できるほど小さくなる。ゲート絶縁膜を厚くすると第１及び第２ＭＩＳトランジスタのの動作速度が低下するため、回路の動作速度を犠牲することになる。ダイナミック論理回路にはプリチャージトランジスタのようにそれほど動作速度を要求されない部分と、判定トランジスタ、論理ブロックのように高速に動作しなければならない部分が存在する。そのため、動作速度を要求されないＭＩＳトランジスタは厚いゲート絶縁膜を用い、動作速度が要求されるＭＩＳトランジスタは薄いゲート絶縁膜を用い、薄いゲート絶縁膜のトランジスタは待機時に遮断状態にすることによって動作速度と待機時のゲートリーク電流の削減を両立させることができる。
【００１６】
（ａ）第１の回路例
図１（ａ）に示すように、本発明の第１の実施の形態の第１の回路例に係る論理回路を構成するダイナミック論理ゲートは、（イ）第１ＭＩＳトランジスタ（ｎチャネルトランジスタ）からなる論理ブロック（ｎ型論理ブロック）１２と、（ロ）第１電源線（低位電源線）ＧＮＤから論理ブロック（ｎ型論理ブロック）１２に第１導電型の多数キャリア（電子）を供給する、第１ＭＩＳトランジスタ（ｎチャネルトランジスタ）からなるキャリア供給側トランジスタＮ０１と、（ハ）論理ブロック（ｎ型論理ブロック）１２から第１導電型の多数キャリア（電子）を第２電源線（高位電源線）ＶＤＤに引き抜く第２ＭＩＳトランジスタ（ｐチャネルトランジスタ）からなるキャリア引き抜き側トランジスタＰ０１とを備える。そして、上記で定義したシンボルマークで明らかなように、キャリア供給側トランジスタＮ０１のゲート絶縁膜の厚さが、キャリア引き抜き側トランジスタＰ０１のゲート絶縁膜の厚さよりも薄い。
【００１７】
図１（ａ）に示すダイナミック論理ゲートでは、キャリア引き抜き側トランジスタＰ０１が
「プリチャージ用トランジスタ」と呼ばれ、キャリア供給側トランジスタＮ０１が論理評価用トランジスタ（判定トランジスタ）と呼ばれる。更に、第１の実施の形態の第１の回路例に係る論理回路は、図１（ａ）に示すように、待機状態時に出力φが低電位（以下において、φ＝Ｌと表示する。）となるクロック生成回路１１とを備える。
【００１８】
図１（ｂ）は、図１（ａ）のｎ型論理ブロック１２の詳細を示す回路の一例で、並列接続された２つのｎチャネルトランジスタ（第１ＭＩＳトランジスタ）Ｎ１２，Ｎ１３をｐチャネルトランジスタ（第２ＭＩＳトランジスタ）Ｐ０１とｎチャネルトランジスタ（第１ＭＩＳトランジスタ）Ｎ０１との間に接続することにより、２入力（Ａ，Ｂ）のダイナミックＮＯＲゲートを構成した例を示している。図１（ａ）では、３入力（Ｉ1，Ｉ2，Ｉ3）のｎ型論理ブロック１２を示しているが、入力数は回路設計に応じて、任意に選択できる事項である。
【００１９】
プリチャージ用ｐチャネルトランジスタ（第２ＭＩＳトランジスタ）Ｐ０１以外は薄いゲート絶縁膜のｎチャネルトランジスタ（第１ＭＩＳトランジスタ）Ｎ０１，Ｎ１２，Ｎ１３で構成されるため、論理評価の速度（動作速度）はすべてのＭＩＳトランジスタを薄膜で構成した場合と変わりない。又、待機時にはφ＝Ｌとなるので厚いゲート絶縁膜のｐチャネルトランジスタＰ０１は導通状態になり、ｎチャネルトランジスタＮ０１は遮断状態になり、出力Ｚは高電位（Ｈ）レベルとなる。ｐチャネルトランジスタＰ０１は厚膜ＭＩＳトランジスタであるため、ｐチャネルトランジスタＰ０１のゲート絶縁膜にはゲートリーク電流は流れない。又ｎチャネルトランジスタＮ０１は遮断状態のためゲートリーク電流は流れない。ｎ型論理ブロック１２中のＭＩＳトランジスタについては入力が低電位（以下において入力＝Ｌと表示する。）の場合にはＭＩＳトランジスタがオフするためゲートリーク電流は流れず、入力が高電位（以下において入力＝Ｈと表示する。）の場合は低位電源（接地電位：ＧＮＤ）への電流パスがｎチャネルトランジスタＮ０１により切られているためゲートリーク電流が流れない。このため、第１の回路例の構成によれば、すべて薄いゲート絶縁膜のトランジスタで構成した場合と比較して速度を落とさずにゲートリーク電流、サブスレッショルドリーク電流の双方を低減させるダイナミック論理回路を構成できる。
【００２０】
第１の回路例の判定トランジスタ（キャリア供給側トランジスタ）を高ゲート閾値電圧のトランジスタＮ０１にした第１の回路例の変形例（第１変形例）を図２に示す。他のＭＩＳトランジスタ（キャリア引き抜き側トランジスタ）Ｐ０１は低ゲート閾値電圧のトランジスタである。第１の回路例の変形例（第１変形例）では、判定トランジスタ（キャリア供給側トランジスタ）Ｎ０１が高ゲート閾値電圧のトランジスタＮ０１であるため、速度は若干低下するが、サブスレッショルドリーク電流が判定ｎチャネルトランジスタＮ０１で制限されるため、ゲートリーク電流に加えて、低ゲート閾値電圧に起因するサブスレッショルドリーク電流を併せて削減することができる。このため、第１の回路例の変形例（第１変形例）の構成によれば、速度低下を最低限に抑えつつ、ゲートリーク電流、サブスレッショルドリーク電流を低減させるダイナミック論理回路を構成できる。
【００２１】
基本ダイナミック論理回路の待機時の論理出力の電位を低電位（以下において、Ｚ＝Ｌと表示する。）とした第１の回路例の他の変形例（第２変形例）を図３に示す。この第１の回路例の他の変形例（第２変形例）では、ダイナミック論理回路はプリチャージトランジスタ（キャリア引き抜き側トランジスタ）Ｐ０１、判定トランジスタ（キャリア供給側トランジスタ）Ｎ０１、ｎ型論理ブロック１２ともに薄いゲート絶縁膜のトランジスタで構成され、厚いゲート絶縁膜のプルダウン用ｎチャネルトランジスタＮ１４が付加されている。又、プリチャージトランジスタ（キャリア引き抜き側トランジスタ）Ｐ０１は高ゲート閾値電圧のトランジスタを用いる。動作時にはプルダウン用トランジスタＮ１４は遮断状態になり、すべて薄いゲート絶縁膜で構成されたダイナミック論理回路として動作する。待機時にはプリチャージトランジスタ（キャリア引き抜き側トランジスタ）Ｐ０１、判定トランジスタ（キャリア供給側トランジスタ）Ｎ０１、そしてｎ型論理ブロック１２中のすべてのＭＩＳトランジスタを遮断状態にし、プルダウン用トランジスタＮ１４のみ導通状態にする。
【００２２】
導通状態のＭＩＳトランジスタはｎチャネルトランジスタＮ１４のみで、厚いゲート絶縁膜のトランジスタであるためゲートリークは流れない。又、プリチャージ用の厚いゲート絶縁膜のｐチャネルトランジスタＰ０１が高ゲート閾値電圧のトランジスタであるため、サブスレッショルドリーク電流も抑えることができる。このため、第１の回路例の他の変形例（第２変形例）の構成によれば、動作速度を落とすことなくゲートリーク電流、サブスレッショルドリーク電流の双方を低減させるダイナミック論理回路を構成できる。
【００２３】
（ｂ）第２の回路例
論理ブロックをｐチャネルトランジスタで構成したダイナミック論理ゲートを、本発明の第１の実施の形態の第２の回路例として、図４に示す。第２の回路例では、第１導電型の多数キャリアが正孔（ホール）であるので、正孔（ホール）を主電流とする第１ＭＩＳトランジスタは、ｐチャネルトランジスタである。このとき、第１導電型と反対導電型の第２導電型の多数キャリアは、電子であるので、電子を主電流とする第２ＭＩＳトランジスタは、ｎチャネルトランジスタとなる。即ち、第２の回路例に係るダイナミック論理ゲートは、第１導電型の多数キャリア（正孔）を主電流とする第１ＭＩＳトランジスタ（ｐチャネルトランジスタ）と、第１導電型と反対導電型の第２導電型の多数キャリア（電子）を主電流とする第２ＭＩＳトランジスタ（ｎチャネルトランジスタ）からなる。そして、第２の回路例に係るダイナミック論理ゲートは、図４に示すように、第１ＭＩＳトランジスタ（ｐチャネルトランジスタ）からなる論理ブロック（ｐ型論理ブロック）１３と、第１電源線（高位電源線）ＶＤＤから論理ブロック（ｐ型論理ブロック）１３に第１導電型の多数キャリア（正孔）を供給する、第１ＭＩＳトランジスタ（ｐチャネルトランジスタ）からなるキャリア供給側トランジスタＰ０１と、論理ブロック（ｐ型論理ブロック）１３から第１導電型の多数キャリア（正孔）を第２電源線（低位電源線）ＧＮＤに引き抜く第２ＭＩＳトランジスタ（ｎチャネルトランジスタ）からなるキャリア引き抜き側トランジスタＮ０１とを備える。更に、第２の回路例に係るダイナミック論理ゲートでは、キャリア供給側トランジスタＰ０１のゲート絶縁膜の厚さが、キャリア引き抜き側トランジスタＮ０１のゲート絶縁膜の厚さよりも薄い。ｐ型論理ブロック１３を構成する第１ＭＩＳトランジスタのゲート絶縁膜の厚さも、キャリア引き抜き側トランジスタＮ０１のゲート絶縁膜の厚さよりも薄い。第１の実施の形態の第２の回路例では、第１の回路例とは、多数キャリア極性が異なるので第１電源線が高位電源線ＶＤＤとなり、第２電源線が低位電源線ＧＮＤとなる。
【００２４】
図４に示すｐ型論理ブロック１３を備えるダイナミック論理ゲートでは、キャリア引き抜き側トランジスタＮ０１が、「ディスチャージ用トランジスタ」と呼ばれ、キャリア供給側トランジスタＰ０１が、「判定用ＭＩＳトランジスタ」と呼ばれる。
【００２５】
図４に示すように、第１の実施の形態の第２の回路例に係るダイナミック論理ゲートは、更に、待機状態時に出力φが高電位（以下において、φ＝Ｈと表示する。）となるクロック生成回路１１とを備える。
【００２６】
ディスチャージ用ＭＩＳトランジスタ（キャリア引き抜き側トランジスタ）Ｎ０１以外は薄いゲート絶縁膜の第１ＭＩＳトランジスタ（ｐチャネルトランジスタ）で構成されるため、論理評価の速度（動作速度）はすべてのＭＩＳトランジスタを薄いゲート絶縁膜で構成した場合と変わりない。又、待機状態時にクロック生成回路１１の出力φ＝Ｈとなるので、ｎチャネルトランジスタ（キャリア引き抜き側トランジスタ）Ｎ０１は導通状態になり、薄いゲート絶縁膜のｐチャネルトランジスタ（キャリア供給側トランジスタ）Ｐ０１は遮断状態になり、論理出力Ｚは低電位（Ｌ）レベルとなる。ｎチャネルトランジスタＮ０１は厚いゲート絶縁膜のトランジスタであるためｎチャネルトランジスタＮ０１のゲート絶縁膜にはゲートリーク電流は流れない。又薄いゲート絶縁膜のｐチャネルトランジスタＰ０１は遮断状態のためゲートリーク電流は流れない。ｐ型論理ブロック１３中の第１ＭＩＳトランジスタ（ｐチャネルトランジスタ）については入力＝Ｈの場合には第１ＭＩＳトランジスタ（ｐチャネルトランジスタ）がオフするためゲートリーク電流は流れず、入力＝Ｌの場合は高位電源ＶＤＤへの電流パスが薄いゲート絶縁膜の第１ＭＩＳトランジスタ（ｐチャネルトランジスタ）Ｐ０１により切られているためゲートリーク電流が流れない。このため、第２の回路例の構成によれば、すべて薄いゲート絶縁膜のトランジスタで構成した場合と比較して速度を落とさずにゲートリーク電流、サブスレッショルドリーク電流の双方を低減させるダイナミック論理回路を構成できる。
【００２７】
（ｃ）第３の回路例
第１の回路例に加えて、ホールド用の伝送ゲートを負荷側に接続した構成を、第３の回路例として、図５に示す。第３の回路例は、第１の回路例と同様に、第１導電型の多数キャリアが電子であり、第１ＭＩＳトランジスタはｎチャネルトランジスタで、第２ＭＩＳトランジスタはｐチャネルトランジスタである。
【００２８】
伝送ゲートは、薄いゲート絶縁膜のｎチャネルトランジスタＮ１２及びｐチャネルトランジスタＰ１２とから構成されている。クロック生成回路１１は、待機時には、クロックφ１＝Ｌ、φ２＝Ｌに設定する。
【００２９】
クロックφ２＝Ｌであるので、ホールド用のｎチャネルトランジスタＮ１２及びｐチャネルトランジスタＰ１２は、待機時にはともに遮断状態となるので、ゲートリーク電流は流れない。このため、第３の回路例の構成によれば、すべて薄いゲート絶縁膜で構成したホールド用伝送ゲート付きダイナミック論理回路と比較して動作速度を落とさずに待機時のゲートリーク電流、サブスレッショルドリーク電流の双方を低減させるダイナミック論理回路を構成できる。
【００３０】
（ｄ）第４の回路例
第１の回路例に加えて、スタティック相補型ＭＩＳインバータを負荷側に接続したドミノ論理ゲートを図６に示す。第４の回路例は、第１の回路例と同様に、第１導電型の多数キャリアが電子であり、第１ＭＩＳトランジスタはｎチャネルトランジスタで、第２ＭＩＳトランジスタはｐチャネルトランジスタである。負荷側に接続されるスタティック相補型ＭＩＳインバータは、ｎチャネルトランジスタＮ０２とｐチャネルトランジスタＰ０２との直列接続で、ｐチャネルトランジスタＰ０２が高位電源ＶＤＤに、ｎチャネルトランジスタＮ０２が低位電源（接地電位：ＧＮＤ）に接続される。そして、図６に示すように、ｎチャネルトランジスタＮ０２は厚いゲート絶縁膜のトランジスタを、ｐチャネルトランジスタＰ０２は薄いゲート絶縁膜のトランジスタを用いる。
【００３１】
待機時、ノードＰＺは高電位（Ｈ）レベルとなるため、ｐチャネルトランジスタＰ０２は遮断状態になり、ゲートリーク電流は流れない。又、ｎチャネルトランジスタＮ０２は厚いゲート絶縁膜のトランジスタのため、ゲートリーク電流は流れない。動作時には、出力バッファとして機能する厚いゲート絶縁膜のトランジスタＰ０２は、プリチャージ時にノードＺを放電するために用いられ、評価時にはｎチャネルトランジスタＮ０２がノードＺの充電のために用いられるため、すべて薄いゲート絶縁膜のトランジスタを用いた場合と比較して論理評価速度が低下することはない。このため、第４の回路例の構成によれば、すべて薄いゲート絶縁膜で構成したドミノ論理ゲートと比較して動作速度を落とさずに待機時のゲートリーク電流、サブスレッショルドリーク電流の双方を低減させるドミノ論理ゲートを構成できる。
【００３２】
図６に示す構成に加えて、判定トランジスタ（キャリア供給側トランジスタ）Ｎ０１とｐチャネルトランジスタＰ０２に高ゲート閾値電圧のトランジスタを用いた構成例を図７に示す。待機時、サブスレッショルドリーク電流が流れるｎチャネルトランジスタＮ０１とｐチャネルトランジスタＰ０２が高ゲート閾値電圧のトランジスタであるため、ゲートリーク電流に加えてサブスレッショルドリーク電流を削減することができる。このため、図７に示す第４の回路例の変形例（第１変形例）の構成によれば、すべて薄いゲート絶縁膜で構成したドミノ論理ゲートと比較して速度の低下を最小限にして待機時のゲートリーク電流とサブスレッショルドリーク電流を低減させるドミノ論理ゲートを構成できる。図８は、図７のｎ型論理ブロック１２の詳細を示す回路の一例で、並列接続された２つのｎチャネルトランジスタＮ１２，Ｎ１３をｐチャネルトランジスタＰ０１とｎチャネルトランジスタＮ０１との間に接続することにより、２入力のダイナミックＮＯＲゲートを構成した例を示している。ｎチャネルトランジスタＮ１２，Ｎ１３には、入力信号回路１５から、それぞれ入力信号が伝達される。図７では、３入力（Ｉ1，Ｉ2，Ｉ3）のｎ型論理ブロック１２を示しているが、入力数は回路設計に応じて、任意に選択できる事項である。
【００３３】
第４の回路例に加えて、厚いゲート絶縁膜のプルアップ用ｐチャネルトランジスタＰ０３を負荷側に接続したスタティック動作可能なドミノ論理ゲートを図９に示す。プルアップ用トランジスタＰ０３は厚いゲート絶縁膜のトランジスタであるので、プルアップ用トランジスタＰ０３にはゲートリーク電流は流れない。又、プルアップ用トランジスタＰ０３の駆動力は弱いほうがｎ型論理ブロック１２の判定速度は高速になるため、プルアップ用トランジスタＰ０３に厚いゲート絶縁膜を用いたために動作速度が低下することはない。このため、第４の回路例の他の変形例（第２変形例）の構成によれば、すべて薄いゲート絶縁膜で構成したスタティックドミノ論理ゲートと比較して動作速度を落とさずに待機時のゲートリーク電流、サブスレッショルドリーク電流の双方を低減させるスタティックドミノ論理ゲートを構成できる。
【００３４】
第４の回路例の第２変形例のプルアップ用トランジスタＰ０３の入力をバッファ出力からの帰還にしたラッチ動作可能なドミノ論理ゲートを、第４の回路例の更に他の変形例（第３変形例）として、図１０に示す。第２変形例と同様にプルアップ用トランジスタＰ０３が厚いゲート絶縁膜であるのでゲートリーク電流は流れない。このため、第３変形例の構成によれば、すべて薄いゲート絶縁膜で構成したラッチ型ドミノ論理ゲートと比較して動作速度を低下させずに待機時のゲートリーク電流、サブスレッショルドリーク電流の双方を低減させるラッチ型ドミノ論理ゲートを構成できる。
【００３５】
（ｅ）第５の回路例
図１１にｎ型論理ブロック（ｎ型論理のダイナミック論理回路）１２とｐ型論理ブロック（ｐ型論理のダイナミック論理回路）１３を交互に縦続接続した例を示す。第５の回路例は、ｎ型論理ブロック１２側は、第１の回路例と同様に、第１導電型の多数キャリアが電子であり、第１ＭＩＳトランジスタはｎチャネルトランジスタで、第２ＭＩＳトランジスタはｐチャネルトランジスタであり、ｐ型論理ブロック１３側は、第２の回路例と同様に、第１導電型の多数キャリアが正孔であり、第１ＭＩＳトランジスタはｐチャネルトランジスタで、第２ＭＩＳトランジスタはｎチャネルトランジスタとなる。
【００３６】
第５の回路例では、ｎ型論理のプリチャージ用トランジスタ（キャリア引き抜き側トランジスタ）Ｐ０１とｐ型論理のディスチャージ用トランジスタ（キャリア引き抜き側トランジスタ）Ｎ０２は厚いゲート絶縁膜のトランジスタで、ｎ型論理の判定トランジスタ（キャリア供給側トランジスタ）Ｎ０１とｐ型論理の判定トランジスタ（キャリア供給側トランジスタ）Ｐ０２、又ｎ型論理ブロック１２中のｎチャネルトランジスタとｐ型論理ブロック１３中のｐチャネルトランジスタは薄いゲート絶縁膜のトランジスタである。ｎ型論理ブロック１２とｐ型論理ブロック１３にはクロック生成回路１１から、それぞれ互いに逆位相のクロックを供給する。クロックφは待機時にφ＝Ｌとなる。
【００３７】
第１及び第２の回路例と同様にキャリア引き抜き側トランジスタＰ０１，Ｎ０２が厚いゲート絶縁膜であるので待機時にゲートリーク電流は流れない。このため、第５の回路例の構成によれば、すべて薄いゲート絶縁膜で構成したｎｐ交互接続型ダイナミック論理回路と比較して動作速度を低下させずに待機時のゲートリーク電流を低減させたｐ交互接続型ダイナミック論理回路を構成できる。
【００３８】
（ｆ）第６の回路例
第１〜第５の回路例では、ダイナミック相補型ＭＩＳ論理回路について、説明したが、第６の回路例では、スタティック相補型ＭＩＳ論理回路について説明する。図１２のように、第６の回路例では、第１導電型の多数キャリア（電子）を主電流とする第１ＭＩＳトランジスタ（ｎチャネルトランジスタ）と、第１導電型と反対導電型の第２導電型の多数キャリア（正孔）を主電流とする第２ＭＩＳトランジスタ（ｐチャネルトランジスタ）からなる相補型論理回路（スタティック相補型ＭＩＳ論理回路）である。このスタティック相補型ＭＩＳ論理回路は、厚いゲート絶縁膜の第１ＭＩＳトランジスタ（ｎチャネルトランジスタ）Ｎ０１と薄いゲート絶縁膜の第２ＭＩＳトランジスタ（ｐチャネルトランジスタ）Ｐ０１とからなる第１論理ゲートと、薄いゲート絶縁膜の第１ＭＩＳトランジスタ（ｎチャネルトランジスタ）Ｎ０２と厚いゲート絶縁膜の第２ＭＩＳトランジスタ（ｐチャネルトランジスタ）Ｐ０２とからなる第２論理ゲートとを縦続接続している。
【００３９】
待機時には、第１論理ゲート（Ｐ０１，Ｎ０１）の入力に高電位（Ｈ）レベルを与え、第１論理ゲート（Ｐ０１，Ｎ０１）の出力を低電位（Ｌ）レベルに設定し、第２論理ゲート（Ｐ０２，Ｎ０２）の入力に低電位（Ｌ）レベルを与え、第２論理ゲート（Ｐ０２，Ｎ０２）の出力を高電位（Ｈ）レベルに設定する。以下では、設定すべき出力電位に合わせ、第１論理ゲート（Ｐ０１，Ｎ０１）を「低電位待機論理ゲート」、第２論理ゲート（Ｐ０２，Ｎ０２）を「高電位待機論理ゲート」と呼ぶことにする。
【００４０】
ゲートリーク電流は、論理ゲートが導通状態のときは大きく、論理ゲートが遮断状態のときは極めて小さいという事実がわかっている。低電位待機論理ゲート（Ｐ０１，Ｎ０１）のｎチャネルトランジスタＮ０１はトランジスタが導通状態であるが、厚いゲート絶縁膜のトランジスタであるので、ゲートリークは流れない。低電位待機論理ゲート（Ｐ０１，Ｎ０１）のｐチャネルトランジスタＰ０１はトランジスタが遮断状態であるので、薄いゲート絶縁膜のトランジスタであってもゲートリークは流れない。高電位待機論理ゲートのｐチャネルトランジスタＰ０１はトランジスタが導通状態であるが、厚いゲート絶縁膜のトランジスタであるので、ゲートリークは流れない。高電位待機論理ゲート（Ｐ０２，Ｎ０２）のｎチャネルトランジスタＮ０１はトランジスタが遮断状態であるので、薄いゲート絶縁膜のトランジスタであってもゲートリークは流れない。一方、低電位待機論理ゲート（Ｐ０１，Ｎ０１）のｐチャネルトランジスタＰ０１は薄いゲート絶縁膜のトランジスタであるので、その立ち上がり速度は速い。又、高電位待機論理ゲート（Ｐ０２，Ｎ０２）のｎチャネルトランジスタＮ０１は薄いゲート絶縁膜のトランジスタであるので、その立下り速度は速い。そのため、すべて厚いゲート絶縁膜のトランジスタで構成する場合よりも高速で、同様にゲートリークが小さな回路が構成できる。
【００４１】
更に、図１２の回路では、低電位待機論理ゲート（Ｐ０１，Ｎ０１）のｎチャネルトランジスタＮ０１、及び高電位待機論理ゲート（Ｐ０２，Ｎ０２）のｐチャネルトランジスタＰ０２に低ゲート閾値電圧のトランジスタを用いている。低電位待機論理ゲート（Ｐ０１，Ｎ０１）のｐチャネルトランジスタＰ０１と高電位待機論理ゲート（Ｐ０２，Ｎ０２）のｎチャネルトランジスタＮ０２には高ゲート閾値電圧のトランジスタを用いている。一般に低ゲート閾値電圧のトランジスタはサブスレショルドリークが問題になる。しかし、第６の回路例では、待機時において、低ゲート閾値電圧のトランジスタである低電位待機論理ゲート（Ｐ０１，Ｎ０１）のｎチャネルトランジスタＮ０１と高電位待機論理ゲート（Ｐ０２，Ｎ０２）のｐチャネルトランジスタＰ０２がいずれも導通状態であるため、ソース・ドレイン間に電位差がなく、サブスレショルドリークは問題にならない。又、低ゲート閾値電圧のトランジスタは、高ゲート閾値電圧のトランジスタより高速にスイッチング可能で、高ゲート閾値電圧のトランジスタより高周波性能が高い。第６の回路例においては、厚いゲート絶縁膜のトランジスタは低ゲート閾値電圧になっており、厚いゲート絶縁膜のトランジスタにおける速度性能低下を防いでいる。そのため、立ち上がり・立下りのバランスが良くなる。
【００４２】
なお、スキュード（skewed）ＣＭＯＳ等の場合は、低電位待機論理ゲート（Ｐ０１，Ｎ０１）のｎチャネルトランジスタＮ０１、及び高電位待機論理ゲート（Ｐ０２，Ｎ０２）のｐチャネルトランジスタＰ０２に高ゲート閾値電圧のトランジスタを用いることも可能である。高ゲート閾値電圧のトランジスタはスイッチング速度が遅く、高周波性能が低いので、低電位待機論理ゲート（Ｐ０１，Ｎ０１）の立ち上がり性能が高く、立下り性能が低い。高電位待機論理ゲート（Ｐ０２，Ｎ０２）はその逆である。そのため、信号のスイッチングの方向によって伝播速度が異なり、不都合であるが、スキュード（skewed）ＣＭＯＳでは、立下りと立ち上がりの一方のみを速くすれば良いので、有効に利用できる。
【００４３】
（ｇ）第７の回路例
第７の回路例は、図１３に示すような、高位電源ＶＤＤに並列接続される２つのｐチャネルトランジスタＰ０１，Ｐ０２を薄いゲート絶縁膜のトランジスタで構成し、２つのｐチャネルトランジスタＰ０１，Ｐ０２の共通ドレイン電極と低位電源（ＧＮＤ）との間に直列接続される２つのｎチャネルトランジスタＮ０１，Ｎ０２を厚いゲート絶縁膜のトランジスタで構成したＮＡＮＤ型の低電位待機論理ゲートである。２つのｐチャネルトランジスタＰ０１，Ｐ０２は、高ゲート閾値電圧のトランジスタを用い、２つのｎチャネルトランジスタＮ０１，Ｎ０２は低ゲート閾値電圧のトランジスタを用いている。
【００４４】
図１４は、第７の回路例の変形例（第１変形例）に係るＮＡＮＤ型の高電位待機論理ゲートで、高位電源ＶＤＤに並列接続される２つのｐチャネルトランジスタＰ０１，Ｐ０２を厚いゲート絶縁膜のトランジスタで構成し、２つのｐチャネルトランジスタＰ０１，Ｐ０２の共通ドレイン電極と低位電源（ＧＮＤ）との間に直列接続される２つのｎチャネルトランジスタＮ０１，Ｎ０２を薄いゲート絶縁膜のトランジスタで構成している。２つのｐチャネルトランジスタＰ０１，Ｐ０２は、低ゲート閾値電圧のトランジスタを用い、２つのｎチャネルトランジスタＮ０１，Ｎ０２は高ゲート閾値電圧のトランジスタを用いている。図１３に示す低電位待機論理ゲートの場合と異なり、低位電源（ＧＮＤ）に近い側のｎチャネルトランジスタＮ０２の入力＝Ｌにすれば他方の入力はどうなっていても（ドントケア：禁止項）、ゲートリーク電流、サブスレショルドリーク電流ともに流れない。
【００４５】
図１５は、第７の回路例の他の変形例（第２変形例）に係るＮＡＮＤゲートの高電位待機論理ゲートで、高位電源ＶＤＤに並列接続される２つのｐチャネルトランジスタＰ０１，Ｐ０２の内、左側のｐチャネルトランジスタＰ０１を薄いゲート絶縁膜のトランジスタで構成し、右側のｐチャネルトランジスタＰ０２を厚いゲート絶縁膜のトランジスタで構成している。２つのｐチャネルトランジスタＰ０１，Ｐ０２の共通ドレイン電極と低位電源（ＧＮＤ）との間に接続される２つのｎチャネルトランジスタＮ０１，Ｎ０２は、薄いゲート絶縁膜のトランジスタで構成されている。２つのｎチャネルトランジスタＮ０１，Ｎ０２の内、共通ドレイン電極に接続される側のｎチャネルトランジスタＮ０１を低ゲート閾値電圧のトランジスタで構成し、低位電源（ＧＮＤ）に接続される側のｎチャネルトランジスタＮ０２を高ゲート閾値電圧のトランジスタを用いている。一方のｐチャネルトランジスタＰ０１には薄いゲート絶縁膜で、且つ低ゲート閾値電圧を使うことができ、速度性能を更に向上させることができる。但し、薄いゲート絶縁膜且つ低ゲート閾値電圧のｐチャネルトランジスタＰ０１の待機時入力は必ず高電位（Ｈ）レベルにしなければ、ゲートリーク電流が流れる。
【００４６】
図１３〜１５では、ＮＡＮＤ型の論理ゲートを説明したが、ＮＯＲ型の論理ゲートの場合もｎチャネルトランジスタとｐチャネルトランジスタを入れ替えれば同様である。
【００４７】
（ｈ）第８の回路例
第８の回路例として、プログラマブルロジックアレイ（ＰＬＡ）の構成例を図１６（ａ）に示す。プリチャージ用トランジスタ（キャリア引き抜き側トランジスタ）Ｐ０１，Ｐ２２は厚いゲート絶縁膜のトランジスタ、判定トランジスタ（キャリア供給側トランジスタ）Ｎ０２，Ｎ２４、ｎ型論理ブロック１２を構成するｎチャネルトランジスタＮ２１及びｎ型論理ブロック１７を構成するｎチャネルトランジスタＮ２３は薄いゲート絶縁膜のトランジスタを用いる。
【００４８】
相補型ＭＩＳスタティックインバータＩ０３，Ｉ０５は、ｐチャネルトランジスタが厚いゲート絶縁膜のトランジスタ、ｎチャネルトランジスタが薄いゲート絶縁膜のトランジスタの高電位待機論理ゲートを用いる（第６の回路例参照。）。一方、相補型ＭＩＳスタティックインバータＩ０１，Ｉ０２，Ｉ０４はｐチャネルトランジスタが薄いゲート絶縁膜のトランジスタ、ｎチャネルトランジスタが厚いゲート絶縁膜のＭＩＳトランジスタの低電位待機論理ゲートを用いる（第６の回路例参照。）。相補型ＭＩＳ伝送ゲートＴ０１、Ｔ０３はｐチャネルトランジスタが厚いゲート絶縁膜のトランジスタ、ｎチャネルトランジスタが薄いゲート絶縁膜のものを用い、Ｔ０２、Ｔ０４はｐチャネルトランジスタが薄いゲート絶縁膜のトランジスタ、ｎチャネルトランジスタが厚いゲート絶縁膜のＭＩＳトランジスタを用いる。待機時には論理部への入力信号は高電位（Ｈ）レベルを与え、φ１＝高電位（Ｈ）レベル、φ２＝高電位（Ｈ）レベルとする。
【００４９】
図１６（ａ）の入力からＡＮＤ平面までのトランジスタ表記と待機時の信号の状態を図１６（ｂ）に示す。論理判定時に動作するｎチャネルトランジスタＮＯ１，ｐチャネルトランジスタＰ０２，ｐチャネルトランジスタＰ２５、ｎチャネルトランジスタＮ２６、及びｎ型論理ブロック１２，１７はすべて薄いゲート絶縁膜のトランジスタで構成されるため、回路の動作速度はすべて薄いゲート絶縁膜のトランジスタを使用したときと比較して低下しない。
【００５０】
待機時には、ｐチャネルトランジスタＰ０２、ｎチャネルトランジスタＮＯ１，ｐチャネルトランジスタＰ０２、ｎチャネルトランジスタＮ２６は、すべて遮断状態であるためゲートリーク電流は流れない。一方、ｎチャネルトランジスタＮ２１，Ｎ２５は導通状態であるが、相補型ＭＩＳ伝送ゲートＴ０１，Ｔ０２の端子がすべて等電位であるため、ゲートリーク電流は流れない。又、ｎ型論理ブロック１２，１７は第１の回路例と同様の理由によりゲートリーク電流は流れない。サブスレッショルド電流が問題となる場合には、ｐチャネルトランジスタＰ２２、ｎチャネルトランジスタＮＯ１，ｐチャネルトランジスタＰ０２、ｎチャネルトランジスタＮ２６を高ゲート閾値電圧のトランジスタとすることによりサブスレッショルドリーク電流を削減することができる。
【００５１】
図１６に示す第８の回路例の構成によれば、ＰＬＡの速度の低下を最小限にしつつ、待機時のリーク電流を削減するＰＬＡを構成できる。
【００５２】
第８の回路例の変形例として、高ゲート閾値電圧のトランジスタと低ゲート閾値電圧のトランジスタ、及び厚いゲート絶縁膜のトランジスタと薄いゲート絶縁膜のトランジスタとを組み合わせてゲートリーク電流、サブスレッショルド電流ともに削減するＰＬＡの構成例を図１７（ａ）に示す。プリチャージ用トランジスタ（キャリア引き抜き側トランジスタ）Ｐ０１，Ｐ２２は高ゲート閾値電圧のトランジスタを用い、判定トランジスタ（キャリア供給側トランジスタ）Ｎ０１，Ｎ２４、及びｎ型論理ブロック１２を構成するｎチャネルトランジスタＮ２１及びｎ型論理ブロック１７を構成するｎチャネルトランジスタＮ２３は薄いゲート絶縁膜で低ゲート閾値電圧のトランジスタを用いる。
【００５３】
スタティック相補型ＭＩＳインバータＩ０１、Ｉ０３、Ｉ０５はｎチャネルトランジスタが厚いゲート絶縁膜で低ゲート閾値電圧のトランジスタで、ｐチャネルトランジスタが薄いゲート絶縁膜で高ゲート閾値電圧のトランジスタからなる低電位待機論理ゲートを用いる。一方、スタティック相補型ＭＩＳインバータＩ０２、Ｉ０４は、ｐチャネルトランジスタが厚いゲート絶縁膜で低ゲート閾値電圧のトランジスタで、ｎチャネルトランジスタが薄いゲート絶縁膜で高ゲート閾値電圧のトランジスタからなる高電位待機論理ゲートを用いる。
【００５４】
相補型ＭＩＳ伝送ゲートＴ０３は、ｎチャネルトランジスタが厚いゲート絶縁膜で低ゲート閾値電圧のトランジスタを用い、相補型ＭＩＳ伝送ゲートＴ０１、Ｔ０２はｐチャネルトランジスタが厚いゲート絶縁膜で低ゲート閾値電圧のトランジスタを用いる。
【００５５】
待機時に導通状態となるプルダウントランジスタとして、厚いゲート絶縁膜で低ゲート閾値電圧のｎチャネルトランジスタＮ１４，Ｎ２８を、スタティック相補型ＭＩＳインバータＩ０２の入力側及び相補型ＭＩＳ伝送ゲートＴ０３の入力側に付加している。
【００５６】
待機時はスタティック相補型ＭＩＳインバータＩ０１、Ｉ０２、Ｉ０３、Ｉ０４を導通状態とし、プリチャージ用トランジスタ（キャリア引き抜き側トランジスタ）Ｐ０１，Ｐ２２及び判定トランジスタ（キャリア供給側トランジスタ）Ｎ０１，Ｎ２４を遮断状態とする。プルダウントランジスタのｎチャネルトランジスタＮ１４，Ｎ２８は動作時は遮断状態になり、待機時には導通状態になる。
【００５７】
図１７（ａ）の回路のＡＮＤ平面をトランジスタ表記した図を図１７（ｂ）に示す。図１７（ｂ）は待機時の論理の状態を示している。遮断状態のｎチャネルトランジスタＮ０２、ｐチャネルトランジスタＰ２２，Ｐ２６はいずれも高ゲート閾値電圧のトランジスタであり、サブスレッショルドリーク電流は流れない。遮断状態のｎチャネルトランジスタＮ０１、及びｎ型論理ブロック１２，１７中のｎチャネルトランジスタＮ２１，Ｎ２３は、ドレイン、ソースともにグランド電位であるため、サブスレッショルドリーク電流は流れない。導通状態のｐチャネルトランジスタＰ２１，Ｐ０２，Ｐ２５，ｎチャネルトランジスタＮ２２，Ｎ１４，Ｎ２６はいずれも厚いゲート絶縁膜のトランジスタであるため、ゲートリーク電流は流れない。導通状態の相補型ＭＩＳ伝送ゲートＴ０１、Ｔ０２を構成するｎチャネルトランジスタＮ２１，Ｎ２５はゲート、ドレイン、ソースともに電源電位であるので、ゲートリーク電流は流れない。
【００５８】
図１７に示す第８の回路例の変形例においては、動作時にはスタティック回路で構成される部分は速度が低下するが、ダイナミック回路のディスチャージ部はすべて薄いゲート絶縁膜で低ゲート閾値電圧のトランジスタであるため、この部分での速度低下はない。このため、第８の回路例の変形例の構成によれば、高ゲート閾値電圧で厚いゲート絶縁膜のトランジスタによる速度低下を最低限に抑えつつ、低ゲート閾値電圧で薄いゲート絶縁膜のトランジスタによるリーク電流の増大を抑えるＰＬＡを構成できる。
【００５９】
（ｉ）第９の回路例
図１８に示すように、第９の回路例では、高電位待機論理ゲートであるインバータ２１と低電位待機論理ゲートであるクロックドインバータ２２とでループを構成し、このループが低電位待機論理ゲートであるクロックドインバータ２３の出力側に接続され、ラッチを構成した場合を示す。待機時にレジスタにセットする値に応じて、２種類のラッチを使い分けることが可能である。同様な手法で、フリップフロップも構成できる。
【００６０】
第９の回路例によれば、性能を低下させることなく、リーク電流の小さな相補型ＭＩＳ論理回路を構成することができる。
【００６１】
図１９には、第９の回路例の変形例として、待機時に低電位（Ｌ）レベルを出力する第１のレジスタ３１と待機時に高電位（Ｈ）レベルを出力する第２のレジスタ３２とに入力端子のそれぞれを接続した２入力ＮＡＮＤゲート３３を高電位待機論理ゲートとし、この２入力ＮＡＮＤゲート３３の出力側に低電位待機論理ゲートであるインバータ３４が接続され、インバータ３４の出力と、第２のレジスタ３２の出力を、入力端子のそれぞれを接続した２入力ＮＡＮＤゲート３５を高電位待機論理ゲートとした論理回路の例を示したものである。第１のレジスタ３１と第２のレジスタ３２とで、待機時において、第１論理ゲートが低電位（Ｌ）レベルを出力し、第２論理ゲートが高電位（Ｈ）レベルを出力するように、第１ＭＩＳトランジスタ（ｎチャネルトランジスタ）及び第２ＭＩＳトランジスタ（ｐチャネルトランジスタ）のゲート電位をそれぞれ制御する「制御回路」を構成している。
【００６２】
第９の回路例の変形例によれば、性能を低下させることなく、リーク電流の小さな相補型ＭＩＳ論理回路を構成することができる。
【００６３】
［自動設計装置］
図２０に示すように、本発明の第１の実施の形態に係る自動設計装置は、操作者からのデータや命令などの入力を受け付ける入力装置４と、相補型ＭＩＳ論理回路を自動設計する必要な演算を実行する演算処理部（ＣＰＵ）１と、解析結果を出力する出力装置５及び表示装置６と、相補型ＭＩＳ論理回路の自動設計に必要な所定のデータなどを格納したデータ記憶装置６１と、相補型ＭＩＳ論理回路の自動設計プログラムなどを格納したプログラム記憶装置６２とが、バス２を介して互いに電気的に接続されている。入力装置４、出力装置５及び表示装置６は、入出力制御部３を介してバス２に接続されている。
【００６４】
演算処理部（ＣＰＵ）１は、ネットリストを読み込むネットリスト読み込み部５１、タイミング制約を読み込むタイミング制約読み込み部５２、初期設定論理回路を生成する論理回路生成部５３、タイミングを解析するタイミング解析部５４、レジスタの待機時状態を取得するレジスタ待機時状態取得部７１、各論理ゲートの待機時の出力を計算するゲート待機時出力計算部７２、各論理ゲートを高電位待機論理ゲート若しくは低電位待機論理ゲートに置換するゲート置換部７３、各論理ゲートを高電位待機論理ゲート若しくは低電位待機論理ゲートに置換した後の最適化論理回路をネットリストとして出力するネットリスト出力部５９を備えている。
【００６５】
更に、バス２には、ネットリストを格納（記憶）するネットリスト記憶部６３、タイミング制約を格納（記憶）するタイミング制約記憶部６４、論理セルを格納（記憶）する論理セル記憶部６７、各論理ゲートを高電位待機論理ゲート若しくは低電位待機論理ゲートに置換した置換結果を格納（記憶）する置換結果記憶部６６、論理回路生成部５３が生成した初期設定論理回路を格納（記憶）する論理回路記憶部６５、待機時にレジスタの値が高電位（Ｈ）レベルか低電位（Ｌ）レベルのいずれに設定されるかの待機時仕様を格納（記憶）する待機時仕様記憶部６９、及び論理シミュレータ７が接続されている。      
図２０において、入力装置４はキーボード、マウス、ライトペン又はフレキシブルディスク装置などで構成される。入力装置４より自動設計実行者は、ネットリストやタイミング制約等を含む入出力データを入力できる。更に、入力装置４より出力データの形態等の自動設計に関する種々のパラメータを設定することも可能で、又、演算の実行や中止等の指示の入力も可能である。又出力装置５及び表示装置６は、それぞれプリンタ装置及びディスプレイ装置等により構成されている。表示装置６は入出力データや自動設計結果や自動設計パラメータ等を表示する。データ記憶装置６１は入出力データや自動設計パラメータ及びその履歴や演算途中のデータ等を記憶する。
【００６６】
［自動設計方法］
図２１に示すフローチャートを用いて、本発明の第１の実施の形態に係る自動設計方法を説明する：
（イ）先ず、ステップＳ１０１において、ネットリスト読み込み部５１がネットリスト記憶部６３からネットリストを読み込む。更に、ステップＳ１０２において、タイミング制約読み込み部５２がタイミング制約記憶部６４からタイミング制約を読み込む。
【００６７】
（ロ）ステップＳ１０３において、読み込んだネットリストの論理機能とタイミング制約を満たすように論理回路生成部５３が論理合成を行う。その際、論理回路生成部５３は、低電位待機論理ゲートを用いるか高電位待機論理ゲートを用いるかは決定しなくても良い。例えば、図１２に示すスタティック相補型ＭＩＳ論理回路の構成を用いれば、低電位待機論理ゲートと高電位待機論理ゲートの速度性能は同程度となるので、どちらを使用するか決定しなくてもタイミング制約を満たした論理合成を行うことが可能である。論理回路生成部５３が生成した初期設定論理回路は、論理回路記憶部６５に格納（記憶）する。
【００６８】
（ハ）次に、ステップＳ１０４において、レジスタ待機時状態取得部７１は、待機時仕様記憶部６９から待機時仕様を読み込み、ステップＳ１０５において、待機時にレジスタの値が高電位（Ｈ）レベルか低電位（Ｌ）レベルのいずれに設定されるかの情報を取得する。いずれに設定するかは、システム設計の都合に応じて任意に決定して良い。ステップＳ１０５において、待機時にレジスタの値が高電位（Ｈ）レベルに設定される場合は、ステップＳ１０６に進む。ステップＳ１０５において、待機時にレジスタの値が低電位（Ｌ）レベルに設定される場合は、ステップＳ１０８に進む。
【００６９】
（ニ）ステップＳ１０６において、ゲート待機時出力計算部７２は、待機時にレジスタの値が高電位（Ｈ）レベルに設定される場合において、論理回路生成部５３が論理合成した各論理ゲートの出力の電位が、待機時にどうなるかを、論理シミュレータ７を用いて調べ、ステップＳ１０７に進む。一方、ステップＳ１０８において、ゲート待機時出力計算部７２は、待機時にレジスタの値が低電位（Ｌ）レベルに設定される場合において、論理回路生成部５３が論理合成した各論理ゲートの出力の電位が、待機時にどうなるかを、論理シミュレータ７を用いて調べ、ステップＳ１０９に進む。
【００７０】
（ホ）次に、ステップＳ１０７において、ゲート置換部７３は、待機時の出力が低電位（Ｌ）レベルになるゲートを低電位待機論理ゲートに、待機時の出力が高電位（Ｈ）レベルになるゲートを高電位待機論理ゲートに、それぞれ変換（置換）し、ステップＳ１１０に進み、置換結果記憶部６６に置換結果を格納（記憶）する。同様に、ステップＳ１０９において、ゲート置換部７３は、待機時の出力が低電位（Ｌ）レベルになるゲートを低電位待機論理ゲートに、待機時の出力が高電位（Ｈ）レベルになるゲートを高電位待機論理ゲートに、それぞれ変換し、ステップＳ１１０に進み、置換結果記憶部６６に置換結果を格納（記憶）する。
【００７１】
（ト）ステップＳ１１２においては、ネットリスト出力部５９が置換結果記憶部６６に格納された置換結果を読み出し、出力装置５又は表示装置６を用いて出力する。以上で、第１の実施の形態に係る相補型ＭＩＳ論理回路の自動設計方法が完了する。
【００７２】
第１の実施の形態に係る自動設計方法によれば、任意の相補型ＭＩＳ論理回路を、速度性能の低下なく、待機時のリーク電流が少なくなるように設計することができる。
【００７３】
図２１に示した第１の実施の形態に係る一連の自動設計方法の手順は、図２１と等価なアルゴリズムのプログラムにより、図２０に示した自動設計装置を制御して実行できる。このプログラムは、第１の実施の形態に係る自動設計装置を構成するコンピュータシステムのプログラム記憶装置６２に記憶させれば良い。又、このプログラムは、コンピュータ読取り可能な記録媒体に保存し、この記録媒体を自動設計装置のプログラム記憶装置６２に読み込ませることにより、第１の実施の形態に係る一連の自動設計を実行することができる。ここで、「コンピュータ読取り可能な記録媒体」とは、例えばコンピュータの外部メモリ装置、半導体メモリ、磁気ディスク、光ディスク、光磁気ディスク、磁気テープなどのプログラムを記録することができるような媒体などを意味する。具体的には、フレキシブルディスク、ＣＤ−ＲＯＭ，ＭＯディスク、カセットテープ、オープンリールテープなどが「コンピュータ読取り可能な記録媒体」に含まれる。例えば、自動設計装置の本体は、フレキシブルディスク装置（フレキシブルディスクドライブ）及び光ディスク装置（光ディスクドライブ）を内蔵若しくは外部接続するように構成できる。フレキシブルディスクドライブに対してはフレキシブルディスクを、又光ディスクドライブに対してはＣＤ−ＲＯＭをその挿入口から挿入し、所定の読み出し操作を行うことにより、これらの記録媒体に格納されたプログラムを自動設計装置を構成するプログラム記憶装置６２にインストールすることができる。又、所定のドライブ装置を接続することにより、例えばゲームパック等に利用されているメモリ装置としてのＲＯＭや、磁気テープ装置としてのカセットテープを用いることもできる。更に、インターネット等の情報処理ネットワークを介して、このプログラムをプログラム記憶装置６２に格納することが可能である。
【００７４】
（第２の実施の形態）
図２２に示すように、本発明の第２の実施の形態に係る自動設計装置の演算処理部（ＣＰＵ）１は、（イ）ネットリストを読み込むネットリスト読み込み部５１、（ロ）タイミング制約を読み込むタイミング制約読み込み部５２、（ハ）同一厚さの、複数の第１ゲート絶縁膜のトランジスタからなる第１絶縁膜セルを用いて初期設定論理回路を生成する論理回路生成部５３、（ニ）初期設定論理回路のタイミングを解析するタイミング解析部５４、（ホ）タイミングの解析結果に基づいて、複数の第１絶縁膜セルの内の特定の第１絶縁膜セルを、第１ゲート絶縁膜とは異なる厚さの第２ゲート絶縁膜を有するトランジスタからなる第２絶縁膜セルに置換し、最適化論理回路を生成する置換処理部５５、（ヘ）第１絶縁膜セルを第２絶縁膜セルに置換した後の最適化論理回路をネットリストとして出力するネットリスト出力部５９を備えている。
【００７５】
第２の実施の形態に係る自動設計装置では、「第１絶縁膜セル」が、薄いゲート絶縁膜のトランジスタからなる論理ゲート（以下において、「薄絶縁膜セル」と言う。）であり、「第２絶縁膜セル」が、第１ゲート絶縁膜より厚い第２ゲート絶縁膜のトランジスタからなる論理ゲート（以下において、「厚絶縁膜セル」と言う。）の場合について説明する。この場合、ネットリスト出力部５９は、薄絶縁膜セルを厚絶縁膜セルに置換した後の最適化論理回路をネットリストとして出力することになる。
【００７６】
更に、バス２には、論理回路生成部５３が生成した薄絶縁膜セル（第１絶縁膜セル）のみからなる初期設定論理回路を格納（記憶）する論理回路記憶部６５、及び特定の薄絶縁膜セルを厚絶縁膜セル（第２絶縁膜セル）に置換した後の最適化論理回路（置換結果）を格納（記憶）する置換結果記憶部６６、が接続されている。  
他は、第１の実施の形態に係る自動設計装置と実質的に同様であるので、重複した説明を省略する。
【００７７】
図２３に示すフローチャートを用いて、本発明の第２の実施の形態に係る自動設計方法を説明する：
（イ）先ず、ステップＳ２０１において、ネットリスト読み込み部５１がネットリスト記憶部６３からネットリストを読み込む。更に、ステップＳ２０２において、読み込んだネットリストの論理機能を満たすように、論理回路生成部５３が論理回路全体を薄絶縁膜セルのみで生成する。図２４（ａ）に、この論理回路生成部５３が生成した初期設定論理回路の一部を例示する。図２４（ａ）では、第１の２入力ＡＮＤゲートＧ１と、この第１の２入力ＡＮＤゲートＧ１の出力を一方の入力とする第２の２入力ＡＮＤゲートＧ２と、インバータＧ４と、このインバータＧの出力を一方の入力とする第３の２入力ＡＮＤゲートＧ５と、第２の２入力ＡＮＤゲートＧ２の出力を一方の入力、第３の２入力ＡＮＤゲートＧ５の出力を他方の入力とする２入力ＮＡＮＤゲートＧ３とからなる論理回路が、すべて薄いゲート絶縁膜のトランジスタから構成されている。論理回路生成部５３が生成した初期設定論理回路は、論理回路記憶部６５に格納（記憶）する。
【００７８】
（ロ）次に、ステップＳ２０３において、タイミング制約読み込み部５２がタイミング制約記憶部６４からタイミング制約を読み込む。更に、ステップＳ２０４において、タイミング解析部５４が、ネットリストとタイミング制約とを用いて、タイミング解析を行い、タイミングに余裕のあるパスを同定する。例えば、図２４（ａ）において、第１の２入力ＡＮＤゲートＧ１→第２の２入力ＡＮＤゲートＧ２→２入力ＮＡＮＤゲートＧ３のパスがクリティカルパスで、インバータＧ４→第３の２入力ＡＮＤゲートＧ５のパスがタイミングに余裕のあるパスとして同定されたとする。
【００７９】
（ハ）ステップＳ２０５において、同定されたタイミングに余裕のあるパスに、厚絶縁膜セルに置換する薄絶縁膜セルが存在するか確認する。厚絶縁膜セルに置換する薄絶縁膜セルが存在すれば、ステップＳ２０６に進み、置換する薄絶縁膜セルが存在しなければ、ステップＳ２０８に進む。図２４（ａ）では、インバータＧ４→第３の２入力ＡＮＤゲートＧ５のパスの、インバータＧ４，第３の２入力ＡＮＤゲートＧ５は、薄絶縁膜セルなので、厚絶縁膜セルに置換する薄絶縁膜セルが存在するので、ステップＳ２０６に進む。ステップＳ２０６では、同定されたタイミングに余裕のあるパスを置換処理部５５に入力する。すると、ステップＳ２０７において、置換処理部５５は、タイミングに余裕があるパス上の薄絶縁膜セルを厚絶縁膜セルに置換する。例えば、図２４（ｂ）に示すように、インバータＧ４→第３の２入力ＡＮＤゲートＧ５のパスの、インバータＧ４を厚絶縁膜セルに置換する。
【００８０】
（ニ）ステップＳ２０７での薄絶縁膜セルの厚絶縁膜セルへの置換が終了すれば、ステップＳ２０４に戻り、ステップＳ２０７の結果をタイミング解析部５４に入力する。ステップＳ２０４では、再びタイミング解析部５４が、タイミング解析を行い、タイミングに余裕のあるパスを同定し、ステップＳ２０５において、同定されたタイミングに余裕のあるパスに、厚絶縁膜セルに置換する薄絶縁膜セルが存在するか確認する。置換する薄絶縁膜セルが存在すれば、ステップＳ２０６に進み、存在しなければ、ステップＳ２０８に進む。図２４（ｂ）では、インバータＧ４→第３の２入力ＡＮＤゲートＧ５のパスのインバータＧ４は既に、厚絶縁膜セルに置換されているが、第３の２入力ＡＮＤゲートＧ５は薄絶縁膜セルなので、厚絶縁膜セルに置換する薄絶縁膜セルが存在し、ステップＳ２０６に進む。ステップＳ２０６では、同定されたタイミングに余裕のあるパスを置換処理部５５に入力する。すると、ステップＳ２０７において、置換処理部５５は、タイミングに余裕があるパス上の薄絶縁膜セルを厚絶縁膜セルに置換する。図２４（ｂ）に示す例では、インバータＧ４→第３の２入力ＡＮＤゲートＧ５のパスの第３の２入力ＡＮＤゲートＧ５を厚絶縁膜セルに置換する。このようにして、薄絶縁膜セルの内に厚絶縁膜セルに置換するセルがなくなるまでＳ２０４→Ｓ２０５→Ｓ２０６→Ｓ２０７→Ｓ２０４のループの処理を繰り返す。
【００８１】
（ホ）薄絶縁膜セルの内に厚絶縁膜セルに置換するセルがなくなれば、ステップＳ２０８に進み、置換結果記憶部６６に置換結果を格納（記憶）する。ステップＳ２０９においては、ネットリスト出力部５９が置換結果記憶部６６に格納された置換結果を読み出す。そして、ステップＳ２１０において、ネットリスト出力部５９は、出力装置５又は表示装置６を用いて置換した結果をネットリストとして、出力する。以上で、第２の実施の形態に係る相補型ＭＩＳ論理回路の自動設計方法が完了する。
【００８２】
図２３のフローチャートに示した第２の実施の形態に係る自動設計方法によれば、速度性能を劣化させることなく、論理回路のゲートリーク電流、サブスレッショルドリーク電流の双方を削減することができる。
【００８３】
図２３に示したフローチャートと逆に、論理回路全体を厚絶縁膜セルで生成しておき、タイミング違反のあるパス上のセルをタイミング制約を満たすまで、薄絶縁膜セルに置換しても良い。即ち、第２の実施の形態の変形例では、「第１絶縁膜セル」が、厚絶縁膜セルであり、「第２絶縁膜セル」が、第１ゲート絶縁膜より薄い第２ゲート絶縁膜のトランジスタからなる薄絶縁膜セルの場合について説明する。つまり、先に、論理回路全体を厚絶縁膜セル（第１絶縁膜セル）で生成しておき、一部の厚絶縁膜セル（第１絶縁膜セル）を薄絶縁膜セル（第２絶縁膜セル）に置換する手法を第２の実施の形態の変形例として、以下に説明する。
【００８４】
第２の実施の形態の変形例に係る自動設計方法の実施に用いる自動設計装置は、図２２に示す自動設計装置において、演算処理部（ＣＰＵ）１が備える論理回路生成部５３が、初期設定論理回路を厚絶縁膜セルのみで生成するようにし、タイミング解析部５４が、タイミング制約に違反のあるパスを、置換処理部５５に入力する処理を行い、置換処理部５５が、厚絶縁膜セルを薄絶縁膜セルに置換する処理を行い、置換処理をタイミング制約違反がなくなるまで繰り返すものである。
【００８５】
図２５に示すフローチャートを用いて、第２の実施の形態の変形例に係る自動設計方法を説明する：
（イ）先ず、ステップＳ３０１において、ネットリスト読み込み部５１がネットリスト記憶部６３からネットリストを読み込む。更に、論理回路生成部５３がステップＳ３０２において、図２６（ａ）に示すように、読み込んだネットリストの論理機能を満たす初期設定論理回路を厚絶縁膜セルのみで生成する。図２６（ａ）では、第１の２入力ＡＮＤゲートＧ１と、この第１の２入力ＡＮＤゲートＧ１の出力を一方の入力とする第２の２入力ＡＮＤゲートＧ２と、インバータＧ４と、このインバータＧの出力を一方の入力とする第３の２入力ＡＮＤゲートＧ５と、第２の２入力ＡＮＤゲートＧ２の出力を一方の入力、第３の２入力ＡＮＤゲートＧ５の出力を他方の入力とする２入力ＮＡＮＤゲートＧ３とからなる論理回路が、すべて厚いゲート絶縁膜のトランジスタから構成されている。論理回路生成部５３が生成した初期設定論理回路は、論理回路記憶部６５に格納（記憶）する。
【００８６】
（ロ）次に、ステップＳ３０３において、タイミング制約読み込み部５２がタイミング制約記憶部６４からタイミング制約を読み込む。更に、ステップＳ３０４において、タイミング解析部５４が、ネットリストとタイミング制約とを用いてタイミング解析を行い、ステップＳ３０５において、タイミング制約に違反しているパスがあるか否かを判断する。タイミング制約に違反しているパスが存在すれば、ステップＳ３０６に進み、タイミング制約に違反しているパスが存在しなければ、ステップＳ３０８に進む。例えば、図２６（ａ）において、第１の２入力ＡＮＤゲートＧ１→第２の２入力ＡＮＤゲートＧ２→２入力ＮＡＮＤゲートＧ３のパスがタイミング制約に違反しているパスとして同定されたとする。
【００８７】
（ハ）ステップＳ３０６では、同定されたタイミング制約に違反しているパスを置換処理部５５に入力する。すると、ステップＳ３０７において、置換処理部５５は、タイミング制約に違反しているパス上の厚絶縁膜セルを薄絶縁膜セルに置換する。例えば、図２６（ｂ）に示すように、第１の２入力ＡＮＤゲートＧ１→第２の２入力ＡＮＤゲートＧ２→２入力ＮＡＮＤゲートＧ３のパスの、第１の２入力ＡＮＤゲートＧ１を薄絶縁膜セルに置換する。
【００８８】
（ニ）ステップＳ３０７での厚絶縁膜セルの薄絶縁膜セルへの置換が終了すれば、ステップＳ３０４に戻り、ステップＳ３０７の結果をタイミング解析部５４に入力する。ステップＳ３０４では、再びタイミング解析部５４が、タイミング解析を行い、ステップＳ３０５において、タイミング制約に違反しているパスがあるか否かを判断する。タイミング制約に違反しているパスが存在すれば、ステップＳ３０６に進み、タイミング制約に違反しているパスが存在しなければ、ステップＳ３０８に進む。図２６（ｂ）で、第１の２入力ＡＮＤゲートＧ１→第２の２入力ＡＮＤゲートＧ２→２入力ＮＡＮＤゲートＧ３のパスが、未だ、タイミング制約に違反しているとすれば、ステップＳ３０６に進む。ステップＳ３０６では、第１の２入力ＡＮＤゲートＧ１→第２の２入力ＡＮＤゲートＧ２→２入力ＮＡＮＤゲートＧ３のパスを置換処理部５５に入力する。すると、ステップＳ３０７において、置換処理部５５は、第１の２入力ＡＮＤゲートＧ１→第２の２入力ＡＮＤゲートＧ２→２入力ＮＡＮＤゲートＧ３のパス上の厚絶縁膜セルを薄絶縁膜セルに置換する。図２６（ｂ）に示す例では、インバータＧ４→第３の２入力ＡＮＤゲートＧ５のパスの第２の２入力ＡＮＤゲートＧ２を薄絶縁膜セルに置換する。このようにして、タイミング制約に違反しているパスがなくなるまでＳ３０４→Ｓ３０５→Ｓ３０６→Ｓ３０７→Ｓ３０４のループの処理を繰り返す。
【００８９】
（ホ）タイミング制約に違反しているパスがなくなれば、ステップＳ３０８に進み、置換結果記憶部６６に置換結果を格納（記憶）する。ステップＳ３０９においては、ネットリスト出力部５９が置換結果記憶部６６に格納された置換結果を読み出す。そして、ステップＳ３１０において、ネットリスト出力部５９は、出力装置５又は表示装置６を用いて置換した結果をネットリストとして、出力する。以上で、第２の実施の形態の変形例に係る相補型ＭＩＳ論理回路の自動設計方法が完了する。
【００９０】
第２の実施の形態の変形例に係る自動設計方法によれば、速度性能を劣化させることなく、論理回路のゲートリーク電流、サブスレッショルドリーク電流の双方を削減することができる。なお、第２の実施の形態及びその変形例に係る自動設計装置及び自動設計方法において、絶縁膜厚の種類が３種類以上となっても、同様である。又、セル内部はすべてのトランジスタが同じ絶縁膜厚である必要はない。
【００９１】
図２３及び図２５に示した第２の実施の形態に係る一連の自動設計方法の手順は、図２３及び図２５と等価なアルゴリズムのプログラムにより、図２２に示した自動設計装置を制御して実行できる。このプログラムは、第２の実施の形態に係る自動設計装置を構成するコンピュータシステムのプログラム記憶装置６２に記憶させれば良い。又、このプログラムは、コンピュータ読取り可能な記録媒体に保存し、この記録媒体を自動設計装置のプログラム記憶装置６２に読み込ませることにより、第２の実施の形態に係る一連の自動設計を実行することができる。更に、インターネット等の情報処理ネットワークを介して、このプログラムをプログラム記憶装置６２に格納することが可能である。
【００９２】
（第３の実施の形態）
第３の実施の形態は、第２の実施の形態において、回路の状態を勘案し、ゲートリークの低減とタイミング劣化からなるコスト関数を計算し、ゲートリークの低減が最大となるようにセルを置換するものである。このため、図２７に示すように、本発明の第３の実施の形態に係る自動設計装置の演算処理部（ＣＰＵ）１は、第２の実施の形態に係る自動設計装置のＣＰＵ）１が更に、入力状態解析部５６とゲートリーク解析部５７を備えた構造に対応する。更に、バス２には、第２の実施の形態に係る自動設計装置の構成に加え、ゲートリーク記憶部６８が接続されている。ゲートリーク記憶部６８には、ゲート絶縁膜の材料、構造に対応したリーク電流値のライブラリが格納（記憶）されている。構造とは、積層構造であれば、その積層された構造の材料及び各層の厚みが含まれ、単層構造であれば、全体の膜厚とリーク電流値の関係がライブラリとして格納（記憶）されている。構造とリーク電流値の関係は、ゲート長、ゲート幅等の平面構造との関係で整理されている。更に、ＨｆＯ2膜等の金属酸化膜をゲート絶縁膜の材料に用いた場合等は、その材料に固有のゲートリーク電流、例えば、界面での欠陥順位に起因したゲートリーク電流が生じるので、ゲート絶縁膜の材料とリーク電流値の関係も、構造とリーク電流値の関係と同様に、且つ互いに意味を有するように、整理されている。入力状態解析部５６は、回路状態を読み込んで入力状態を解析する。第３の実施の形態では、論理回路生成部５３は、厚絶縁膜セルのみで初期設定論理回路を生成するが、タイミング解析部５４は、生成された論理回路の特定の厚絶縁膜セルを薄絶縁膜セルに置換した場合のタイミング改善量を計算する。ゲートリーク解析部５７は、入力状態解析部５６が解析した結果とゲートリーク記憶部６８に格納された値から、厚絶縁膜セルを薄絶縁膜セルに置換した場合のゲートリーク電流の増加量を計算する。置換処理部５５は、ゲートリーク電流の増加量の値とタイミング改善量の値からコスト関数を計算し、最適な厚絶縁膜セルを選択し、それを薄絶縁膜セルに置換する。他は、第２の実施の形態に係る自動設計装置と実質的に同様であるので、重複した説明を省略する。
【００９３】
図２８に示すフローチャートを用いて、第３の実施の形態に係る自動設計方法を説明する：
（イ）先ず、ステップＳ５０１において、ネットリスト読み込み部５１がネットリスト記憶部６３からネットリストを読み込む。更に、論理回路生成部５３がステップＳ５０２において、図２９（ａ）に示すように、読み込んだネットリストの論理機能を満たすように、論理回路全体を厚絶縁膜セルのみで生成する。図２９（ａ）では、第１の２入力ＡＮＤゲートＧ１と、この第１の２入力ＡＮＤゲートＧ１の出力を一方の入力とする第２の２入力ＡＮＤゲートＧ２と、インバータＧ４と、このインバータＧの出力を一方の入力とする第３の２入力ＡＮＤゲートＧ５と、第２の２入力ＡＮＤゲートＧ２の出力を一方の入力、第３の２入力ＡＮＤゲートＧ５の出力を他方の入力とする２入力ＮＡＮＤゲートＧ３とからなる論理回路が、すべて厚いゲート絶縁膜のトランジスタから構成されている。論理回路生成部５３が生成した初期設定論理回路は、論理回路記憶部６５に格納（記憶）する。
【００９４】
（ロ）次に、ステップＳ５０３において、タイミング制約読み込み部５２がタイミング制約記憶部６４からタイミング制約を読み込む。更に、ステップＳ５０４において、タイミング解析部５４が、ネットリストとタイミング制約とを用いてタイミング解析を行い、タイミング制約に違反しているパスがあるか否かを判断する。タイミング制約に違反しているパスが存在すれば、ステップＳ５０８に進み、タイミング制約に違反しているパスが存在しなければ、ステップＳ５１１に進む。例えば、図２９（ａ）において、第１の２入力ＡＮＤゲートＧ１→第２の２入力ＡＮＤゲートＧ２→２入力ＮＡＮＤゲートＧ３のパスがタイミング制約に違反しているパスとして同定されたとする。ステップＳ５０８では、タイミング解析部５４が、生成された論理回路の特定の厚絶縁膜セルを薄絶縁膜セルに置換した場合のタイミング改善量を計算する。
【００９５】
（ハ）一方、ステップＳ５０５で、入力状態解析部５６が回路状態を読み込んで入力状態を解析する。更に、ステップＳ５０６でゲートリーク解析部５７は、ゲートリーク記憶部６８に格納されたゲートリーク電流のデータを読み込む。更に、ゲートリーク解析部５７はステップＳ５０７で、入力状態解析部５６が解析した結果とゲートリーク記憶部６８に格納されたゲートリーク電流のデータから、厚絶縁膜セルを薄絶縁膜セルに置換した場合のゲートリーク電流の増加量を計算する。
【００９６】
（ニ）ステップＳ５０９では、ステップＳ５０４で同定されたタイミング制約に違反しているパス、ステップＳ５０８で得られたタイミング改善量及びステップＳ５０７で得られたゲートリーク電流の増加量を、それぞれ置換処理部５５に入力する。すると、ステップＳ５１０において、置換処理部５５は、ゲートリーク電流の増加量の値とタイミング改善量の値からコスト関数を計算し、最適な厚絶縁膜セルを選択し、それを薄絶縁膜セルに置換する。例えば、０．０５ｎｓのタイミング制約違反で、図２９（ａ）において、第１の２入力ＡＮＤゲートＧ１→第２の２入力ＡＮＤゲートＧ２→２入力ＮＡＮＤゲートＧ３のパスの、第１の２入力ＡＮＤゲートＧ１を薄絶縁膜セルに置換した場合、タイミングは０．０３ｎｓ改善し、ゲートリーク電流が０．５ｐＡ増加し、第２の２入力ＡＮＤゲートＧ２を薄絶縁膜セルに置換した場合、タイミングは０．０３ｎｓ改善し、ゲートリーク電流が０．５ｐＡ増加し、２入力ＮＡＮＤゲートＧ３を薄絶縁膜セルに置換した場合、タイミングは０．０２ｎｓ改善し、ゲートリーク電流が０．３ｐＡ増加するとすれば、第１の２入力ＡＮＤゲートＧ１を薄絶縁膜セルに置換する。
【００９７】
（ホ）ステップＳ５１０での厚絶縁膜セルの薄絶縁膜セルへの置換が終了すれば、ステップＳ５０４に戻り、ステップＳ５１０の結果をタイミング解析部５４に入力する。ステップＳ５０４では、再びタイミング解析部５４が、ネットリストとタイミング制約とを用いてタイミング解析を行い、タイミング制約に違反しているパスがあるか否かを判断する。タイミング制約に違反しているパスが存在すれば、ステップＳ５０８に進み、タイミング制約に違反しているパスが存在しなければ、ステップＳ５１１に進む。例えば、図２９（ａ）において、第１の２入力ＡＮＤゲートＧ１→第２の２入力ＡＮＤゲートＧ２→２入力ＮＡＮＤゲートＧ３のパスがタイミング制約に違反しているパスとして同定されたとする。ステップＳ５０８では、タイミング解析部５４が、生成された論理回路の特定の厚絶縁膜セルを薄絶縁膜セルに置換した場合のタイミング改善量を計算し、ステップＳ５０９に進む。ステップＳ５０９では、タイミング制約に違反しているパス、タイミング改善量及びゲートリーク電流の増加量を、それぞれ置換処理部５５に入力する。すると、ステップＳ５１０において、置換処理部５５は、ゲートリーク電流の増加量の値とタイミング改善量の値からコスト関数を計算し、最適な厚絶縁膜セルを選択し、それを薄絶縁膜セルに置換する。例えば、第１の２入力ＡＮＤゲートＧ１→第２の２入力ＡＮＤゲートＧ２→２入力ＮＡＮＤゲートＧ３のパスが、０．０２ｎｓのタイミング制約違反である場合、図２９（ｂ）に示すように、第２の２入力ＡＮＤゲートＧ２を薄絶縁膜セルに置換した場合、タイミングは０．０３ｎｓ改善し、ゲートリーク電流が０．５ｐＡ増加し、図２９（ｃ）に示すように２入力ＮＡＮＤゲートＧ３を薄絶縁膜セルに置換した場合、タイミングは０．０２ｎｓ改善し、ゲートリーク電流が０．３ｐＡ増加するとすれば、図２９（ｃ）に示す第１の２入力ＡＮＤゲートＧ１の薄絶縁膜セルへの置換を選択する。
【００９８】
（ヘ）ステップＳ５１０での厚絶縁膜セルの薄絶縁膜セルへの置換が終了すれば、ステップＳ５０４に戻り、ステップＳ５１０の結果をタイミング解析部５４に入力する。ステップＳ５０４では、再びタイミング解析部５４が、タイミング解析を行い、タイミング制約に違反しているパスがあるか否かを判断する。タイミング制約に違反しているパスが存在すれば、ステップＳ５０８に進み、タイミング制約に違反しているパスが存在しなければ、ステップＳ５１１に進む。このようにして、タイミング制約に違反しているパスがなくなるまでＳ５０４→Ｓ５０５→Ｓ５０８→Ｓ５０９→Ｓ５１０→Ｓ５０４のループの処理を繰り返す。
【００９９】
（ト）タイミング制約に違反しているパスがなくなれば、ステップＳ５１１に進み、置換結果記憶部６６に置換結果を格納（記憶）する。ステップＳ５１２においては、ネットリスト出力部５９が置換結果記憶部６６に格納された置換結果を読み出す。そして、ステップＳ５１３において、ネットリスト出力部５９は、出力装置５又は表示装置６を用いて置換した結果をネットリストとして、出力する。以上で、第３の実施の形態に係る相補型ＭＩＳ論理回路の自動設計方法が完了する。
【０１００】
第３の実施の形態に係る自動設計方法によれば、速度性能を劣化させることなく、論理回路のゲートリーク電流、サブスレッショルドリーク電流の双方を削減することができる。
【０１０１】
図２８に示したフローチャートと逆に、論理回路全体を薄絶縁膜セルで生成しておき、タイミング違反のあるパス上のセルをタイミング制約を満たす範囲でゲートリーク電流が規定値以下になるまで、厚絶縁膜セルに置換しても良い。即ち、本発明の第３の実施の形態の変形例として、先に、論理回路全体を薄絶縁膜セルで生成しておき、一部の薄絶縁膜セルを厚絶縁膜セルに置換する手法を第３の実施の形態の変形例として、以下に説明する。
【０１０２】
第３の実施の形態の変形例に係る自動設計方法の実施に用いる自動設計装置は、図２７に示す自動設計装置において、演算処理部（ＣＰＵ）１が備える論理回路生成部５３が、初期設定論理回路を薄絶縁膜セルのみで生成するようにし、タイミング解析部５４は、生成された論理回路の特定の薄絶縁膜セルを厚絶縁膜セルに置換した場合のタイミング劣化量を計算する。
【０１０３】
ゲートリーク解析部５７は、入力状態解析部５６が解析した結果とゲートリーク記憶部６８に格納された値から、薄絶縁膜セルを厚絶縁膜セルに置換した場合のゲートリーク電流の低減量を計算する。置換処理部５５は、ゲートリーク電流の低減量の値とタイミング劣化量の値からコスト関数を計算し、最適な薄絶縁膜セルを選択し、それを厚絶縁膜セルに置換する。他は、図２７に示す自動設計装置と実質的に同様であるので、重複した説明を省略する。
【０１０４】
図３０に示すフローチャートを用いて、第３の実施の形態の変形例に係る自動設計方法を説明する：
（イ）先ず、ステップＳ４０１において、ネットリスト読み込み部５１がネットリスト記憶部６３からネットリストを読み込む。更に、論理回路生成部５３がステップＳ４０２において、読み込んだネットリストの論理機能を満たすように、論理回路全体を薄絶縁膜セルのみで生成する。論理回路生成部５３が生成した初期設定論理回路は、論理回路記憶部６５に格納（記憶）する。
【０１０５】
（ロ）次に、ステップＳ４０３において、タイミング制約読み込み部５２がタイミング制約記憶部６４からタイミング制約を読み込む。更に、ステップＳ４０４において、タイミング解析部５４が、ネットリストとタイミング制約とを用いてタイミング解析を行い、タイミング制約に余裕があるパスを同定する。タイミング制約に余裕があるパスが同定されれば、タイミング解析部５４が、生成された論理回路の特定の薄絶縁膜セルを厚絶縁膜セルに置換した場合のタイミング劣化量を計算する。その後、ステップＳ４０８に進み、同定されたタイミングに余裕のあるパスに、厚絶縁膜セルに置換する薄絶縁膜セルが存在するか確認する。厚絶縁膜セルに置換する薄絶縁膜セルが存在しなければ、ステップＳ４１１に進み、厚絶縁膜セルに置換する薄絶縁膜セルが存在すれば、ステップＳ４０９に進む。
【０１０６】
（ハ）一方、ステップＳ４０５で、入力状態解析部５６が回路状態を読み込んで入力状態を解析する。更に、ステップＳ４０６でゲートリーク解析部５７は、ゲートリーク記憶部６８に格納されたゲートリーク電流のデータを読み込む。更に、ゲートリーク解析部５７はステップＳ４０７で、入力状態解析部５６が解析した結果とゲートリーク記憶部６８に格納されたゲートリーク電流のデータから、薄絶縁膜セルを厚絶縁膜セルに置換した場合のゲートリーク電流の低減量を計算する。
【０１０７】
（ニ）ステップＳ４０９では、ステップＳ４０４で同定されたタイミング制約に余裕があるパス、ステップＳ４０８で得られたタイミング劣化量及びステップＳ４０７で得られたゲートリーク電流の低減量を、それぞれ置換処理部５５に入力する。すると、ステップＳ４１０において、置換処理部５５は、ゲートリーク電流の低減量の値とタイミング劣化量の値からコスト関数を計算し、最適な薄絶縁膜セルを選択し、それを厚絶縁膜セルに置換する。
【０１０８】
（ホ）ステップＳ４１０での薄絶縁膜セルの厚絶縁膜セルへの置換が終了すれば、ステップＳ４０４に戻り、ステップＳ４１０の結果をタイミング解析部５４に入力する。ステップＳ４０４では、再びタイミング解析部５４が、ネットリストとタイミング制約とを用いてタイミング解析を行い、タイミング制約に余裕があるパスを同定する。タイミング制約に余裕があるパスが同定されれば、タイミング解析部５４が、生成された論理回路の特定の薄絶縁膜セルを厚絶縁膜セルに置換した場合のタイミング劣化量を計算する。その後、ステップＳ４０８に進み、同定されたタイミングに余裕のあるパスに、厚絶縁膜セルに置換する薄絶縁膜セルが存在するか確認する。厚絶縁膜セルに置換する薄絶縁膜セルが存在しなければ、ステップＳ４１１に進み、厚絶縁膜セルに置換する薄絶縁膜セルが存在すれば、ステップＳ４０９に進む。ステップＳ４０９では、ステップＳ４０４で同定されたタイミング制約に余裕があるパス、タイミング劣化量及びゲートリーク電流の低減量を、それぞれ置換処理部５５に入力する。すると、ステップＳ４１０において、置換処理部５５は、ゲートリーク電流の低減量の値とタイミング劣化量の値からコスト関数を計算し、最適な薄絶縁膜セルを選択し、それを厚絶縁膜セルに置換する。
【０１０９】
（ヘ）ステップＳ４１０での薄絶縁膜セルの厚絶縁膜セルへの置換が終了すれば、ステップＳ４０４に戻り、ステップＳ４１０の結果をタイミング解析部５４に入力する。ステップＳ４０４では、再びタイミング解析部５４が、タイミング解析を行い、タイミング制約に余裕があるパスを同定する。タイミング制約に余裕があるパスが同定されれば、タイミング解析部５４が、生成された論理回路の特定の薄絶縁膜セルを厚絶縁膜セルに置換した場合のタイミング劣化量を計算する。その後、ステップＳ４０８に進み、同定されたタイミングに余裕のあるパスに、厚絶縁膜セルに置換する薄絶縁膜セルが存在するか確認する。厚絶縁膜セルに置換する薄絶縁膜セルが存在しなければ、ステップＳ４１１に進み、厚絶縁膜セルに置換する薄絶縁膜セルが存在すれば、ステップＳ４０９に進む。このようにして、厚絶縁膜セルに置換する薄絶縁膜セルがなくなるまでＳ４０４→Ｓ４０５→Ｓ４０８→Ｓ４０９→Ｓ４１０→Ｓ４０４のループの処理を繰り返す。
【０１１０】
（ト）厚絶縁膜セルに置換する薄絶縁膜セルがなくなれば、ステップＳ４１１に進み、置換結果記憶部６６に置換結果を格納（記憶）する。ステップＳ４１２においては、ネットリスト出力部５９が置換結果記憶部６６に格納された置換結果を読み出す。そして、ステップＳ４１３において、ネットリスト出力部５９は、出力装置５又は表示装置６を用いて置換した結果をネットリストとして、出力する。以上で、第３の実施の形態の変形例に係る相補型ＭＩＳ論理回路の自動設計方法が完了する。
【０１１１】
第３の実施の形態の変形例に係る自動設計方法によれば、速度性能を劣化させることなく、論理回路のゲートリーク電流、サブスレッショルドリーク電流の双方を削減することができる。なお、第３の実施の形態及びその変形例に係る自動設計装置及び自動設計方法において、絶縁膜厚の種類が３種類以上となっても、同様である。又、セル内部はすべてのトランジスタが同じ絶縁膜厚である必要はない。
【０１１２】
図２８及び図３０に示した第３の実施の形態に係る一連の自動設計方法の手順は、図２８及び図３０と等価なアルゴリズムのプログラムにより、図２７に示した自動設計装置を制御して実行できる。このプログラムは、第３の実施の形態に係る自動設計装置を構成するコンピュータシステムのプログラム記憶装置６２に記憶させれば良い。又、このプログラムは、コンピュータ読取り可能な記録媒体に保存し、この記録媒体を自動設計装置のプログラム記憶装置６２に読み込ませることにより、第３の実施の形態に係る一連の自動設計を実行することができる。更に、インターネット等の情報処理ネットワークを介して、このプログラムをプログラム記憶装置６２に格納することが可能である。
【０１１３】
（第４の実施の形態）
図３１に示すように、本発明の第４の実施の形態に係る自動設計装置の演算処理部（ＣＰＵ）１は、ネットリストを読み込むネットリスト読み込み部５１、タイミング制約を読み込むタイミング制約読み込み部５２、ネットリストを考慮して、初期設定論理回路を生成する論理回路生成部５３、論理回路生成部５３が生成した初期設定論理回路のタイミングを解析するタイミング解析部５４、回路状態を読み込み、各セルの入力値を解析し、その結果を入力置換処理部７５に入力する回路状態解析部７６、各セルの論理的対称入力を同定し、対称入力を持つ複数のｎチャネルトランジスタの内、低位電源（ＧＮＤ）側に最近接で接続されているｎチャネルトランジスタが導通（オン）状態で、残余のｎチャネルトランジスタが遮断（オフ）状態のとき、それらの入力信号を置換する入力置換処理部７５、入力信号を置換した後の最適化論理回路をネットリストとして出力するネットリスト出力部５９を備えている。
【０１１４】
更に、バス２には、論理回路生成部５３が生成した初期設定論理回路を格納（記憶）する論理回路記憶部６５、及び入力信号を置換した後の最適化論理回路（置換結果）を格納（記憶）する置換結果記憶部６６、各セルの論理的対称入力を格納（記憶）する論理セル記憶部６７が接続されている。他は、第１の実施の形態に係る自動設計装置と実質的に同様であるので、重複した説明を省略する。
【０１１５】
図３２に示すフローチャートを用いて、本発明の第４の実施の形態に係る自動設計方法を説明する：
（イ）先ず、ステップＳ６０１において、ネットリスト読み込み部５１がネットリスト記憶部６３からネットリストを読み込む。更に、ステップＳ６０２において、読み込んだネットリストの論理機能を満たすように、論理回路生成部５３が論理回路全体を薄絶縁膜セルのみで生成する。図３３（ａ）に、この論理回路生成部５３が生成した初期設定論理回路の一部を例示する。図３３（ａ）では、高位電源ＶＤＤに並列接続された２つｐチャネルトランジスタＰ31及びＰ32と、このｐチャネルトランジスタＰ31及びＰ32の共通ドレインと低位電源（ＧＮＤ）との間に直列接続された２つｎチャネルトランジスタＮ31及びＮ32とからなる２入力ＮＡＮＤゲートが構成されている。論理回路生成部５３が生成した初期設定論理回路は、論理回路記憶部６５に格納（記憶）する。
【０１１６】
（ロ）一方、ステップＳ６０４において、回路状態解析部７６が、論理セル記憶部６７から回路状態を読み込み、各セルの入力値を解析し、その結果を入力置換処理部７５に入力する。そして、ステップＳ６０５において、入力置換処理部７５は、各セルの論理的対称入力を同定し、ステップＳ６０６に進む。図３３（ａ）の２入力ＮＡＮＤゲートの例では、２つｎチャネルトランジスタＮ31及びＮ32が、論理的に対称な入力を持つと同定される。ステップＳ６０６では、対称入力を持つ複数のｎチャネルトランジスタの内、低位電源（ＧＮＤ）側に最近接で接続されているｎチャネルトランジスタが導通（オン）状態で、残余のｎチャネルトランジスタが遮断（オフ）状態か否かを判断する。図３３（ａ）に示した２入力ＮＡＮＤゲートの例では、低位電源（ＧＮＤ）側に最近接で接続されているｎチャネルトランジスタＮ32が導通（オン）状態で他方のｎチャネルトランジスタＮ31が遮断（オフ）状態であると判断される。このとき、導通（オン）状態のｎチャネルトランジスタＮ32のゲート端子からのリーク電流が低位電源（ＧＮＤ）に流れる。
【０１１７】
（ハ）ステップＳ６０６では、対称入力を持つ複数のｎチャネルトランジスタの内、低位電源（ＧＮＤ）側に最近接で接続されているｎチャネルトランジスタが導通（オン）状態で、残余のｎチャネルトランジスタが遮断（オフ）状態と判断されれば、ステップＳ６０７に進み、そうでなければステップＳ６０８にジャンプする。ステップＳ６０７では、入力置換処理部７５は、図３３（ｂ）に示すように、２つｎチャネルトランジスタＮ31及びＮ32の入力信号を置換する。
【０１１８】
（ニ）ステップＳ６０７での入力信号の置換が終了すれば、ステップＳ６０８で、すべてのセルについての処理がされたか判断される。すべてのセルについての処理がされたと判断されれば、ステップＳ６０９に進み、そうでなければステップＳ６０５に戻り、入力置換処理部７５は、残余のセルの論理的対称入力を同定する。このようにして、入力信号を置換するセルがなくなるまでＳ６０５→Ｓ６０６→Ｓ６０７→Ｓ６０７→Ｓ６０８→Ｓ６０５のループの処理を繰り返す。
【０１１９】
（ホ）すべてのセルについての処理が完了すれば、ステップＳ６０９に進み、置換結果記憶部６６に置換結果を格納（記憶）する。ステップＳ６１０においては、ネットリスト出力部５９が置換結果記憶部６６に格納された置換結果を読み出す。そして、ステップＳ６１１において、ネットリスト出力部５９は、出力装置５又は表示装置６を用いて置換した結果をネットリストとして、出力する。以上で、第４の実施の形態に係る相補型ＭＩＳ論理回路の自動設計方法が完了する。
【０１２０】
第４の実施の形態に係る自動設計方法によれば、図３３（ａ）に示した２入力ＮＡＮＤゲートの複数のｎチャネルトランジスタＮ31及びＮ32の入力が、図３３（ｂ）のように入れ替えられ、低位電源（ＧＮＤ）側のｎチャネルトランジスタＮ31が遮断（オフ）状態になる。２つのｎチャネルトランジスタＮ31及びＮ32への入力は論理的に対称なので、この入れ替えによる論理的な変更はない。これによって、導通（オン）状態のｎチャネルトランジスタＮ32のゲートリーク電流は、遮断（オフ）状態のｎチャネルトランジスタＮ31によって、リークパスがカットされ、ゲートリーク電流が削減できる。このように、第４の実施の形態に係る自動設計方法によれば、速度性能を維持したまま、論理回路のゲートリーク電流、サブスレッショルドリーク電流の双方を削減することができる。
【０１２１】
なお、図３３では、対称入力が２の場合について例示したが、対称入力が３以上ある場合でも同様であり、対称入力を持つｎチャネルトランジスタの間に、別のトランジスタが接続されていても同様である。
【０１２２】
本発明の第４の実施の形態の変形例に係る自動設計装置は、図３１に示す第４の実施の形態に係る自動設計装置の演算処理部（ＣＰＵ）１の入力置換処理部７５が、各セルの論理的対称入力を同定し、対称入力を持つ複数のｐチャネルトランジスタの内、高位電源（ＶＤＤ）側に最近接で接続されているｐチャネルトランジスタが導通（オン）状態で、残余のｐチャネルトランジスタが遮断（オフ）状態のとき、それらの入力信号を置換する点が図３１に示す第４の実施の形態に係る自動設計装置とは異なる。
【０１２３】
図３４に示すフローチャートを用いて、本発明の第４の実施の形態の変形例に係る自動設計方法を説明する：
（イ）先ず、ステップＳ７０１において、ネットリスト読み込み部５１がネットリスト記憶部６３からネットリストを読み込む。更に、ステップＳ７０２において、読み込んだネットリストの論理機能を満たすように、論理回路生成部５３が論理回路全体を薄絶縁膜セルのみで生成する。論理回路生成部５３が生成した初期設定論理回路は、論理回路記憶部６５に格納（記憶）する。
【０１２４】
（ロ）一方、ステップＳ７０４において、回路状態解析部７６が、論理セル記憶部６７から回路状態を読み込み、各セルの入力値を解析し、その結果を入力置換処理部７５に入力する。そして、ステップＳ７０５において、入力置換処理部７５は、各セルの論理的対称入力を同定し、ステップＳ７０６に進む。
【０１２５】
（ハ）ステップＳ７０６では、対称入力を持つ複数のｐチャネルトランジスタの内、高位電源（ＶＤＤ）側に最近接で接続されているｐチャネルトランジスタが導通（オン）状態で、残余のｐチャネルトランジスタが遮断（オフ）状態と判断されれば、ステップＳ７０７に進み、そうでなければステップＳ７０８にジャンプする。ステップＳ７０７では、入力置換処理部７５は、、２つｐチャネルトランジスタの入力信号を置換し、高位電源（ＶＤＤ）側に最近接で接続されているｐチャネルトランジスタが遮断（オフ）状態で、残余のｐチャネルトランジスタが導通（オン）状態になるようにする。
【０１２６】
（ニ）ステップＳ７０７での入力信号の置換が終了すれば、ステップＳ７０８で、すべてのセルについての処理がされたか判断される。すべてのセルについての処理がされたと判断されれば、ステップＳ７０９に進み、そうでなければステップＳ７０５に戻り、入力置換処理部７５は、残余のセルの論理的対称入力を同定する。このようにして、入力信号を置換するセルがなくなるまでＳ７０５→Ｓ７０６→Ｓ７０７→Ｓ７０７→Ｓ７０８→Ｓ７０５のループの処理を繰り返す。
【０１２７】
（ホ）すべてのセルについての処理が完了すれば、ステップＳ７０９に進み、置換結果記憶部６６に置換結果を格納（記憶）する。ステップＳ７１０においては、ネットリスト出力部５９が置換結果記憶部６６に格納された置換結果を読み出す。そして、ステップＳ７１１において、ネットリスト出力部５９は、出力装置５又は表示装置６を用いて置換した結果をネットリストとして、出力する。以上で、第４の実施の形態の変形例に係る相補型ＭＩＳ論理回路の自動設計方法が完了する。
【０１２８】
第４の実施の形態の変形例に係る自動設計方法によれば、複数のｐチャネルトランジスタの入力が入れ替えられ、高位電源（ＶＤＤ）側のｐチャネルトランジスタが遮断（オフ）状態になる。複数のｐチャネルトランジスタへの入力は論理的に対称なので、この入れ替えによる論理的な変更はない。これによって、導通（オン）状態のｐチャネルトランジスタのゲートリーク電流は、遮断（オフ）状態のｐチャネルトランジスタによって、リークパスがカットされ、ゲートリーク電流が削減できる。このように、第４の実施の形態の変形例に係る自動設計方法によれば、速度性能を維持したまま、論理回路のゲートリーク電流、サブスレッショルドリーク電流の双方を削減することができる。
【０１２９】
第４の実施の形態の変形例に係る自動設計方法は、対称入力が２の場合に限定されず、対称入力が３以上ある場合でも同様である。更に、対称入力を持つｐチャネルトランジスタの間に、別のトランジスタが接続されていても同様である。
【０１３０】
図３２及び図３４に示した第４の実施の形態に係る一連の自動設計方法の手順は、図３２及び図３４と等価なアルゴリズムのプログラムにより、図３１に示した自動設計装置を制御して実行できる。このプログラムは、第４の実施の形態に係る自動設計装置を構成するコンピュータシステムのプログラム記憶装置６２に記憶させれば良い。又、このプログラムは、コンピュータ読取り可能な記録媒体に保存し、この記録媒体を自動設計装置のプログラム記憶装置６２に読み込ませることにより、第４の実施の形態に係る一連の自動設計を実行することができる。更に、インターネット等の情報処理ネットワークを介して、このプログラムをプログラム記憶装置６２に格納することが可能である。
【０１３１】
（その他の実施の形態）
上記のように、本発明は第１〜第４の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【０１３２】
既に述べた第１〜第３の実施の形態の説明に用いた厚いゲート絶縁膜と薄いゲート絶縁膜のモノリシックに混載された論理ゲートは、以下のような工程で製造可能である。なお、以下に述べる半導体記憶装置の製造方法は、一例であり、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である。例えば、以下の例では、ｐチャネルトランジスタに厚いゲート絶縁膜、ｎチャネルトランジスタに薄いゲート絶縁膜を形成する場合を例示するが、これは一例である。複数のｐチャネルトランジスタに厚いゲート絶縁膜のＭＩＳトランジスタと薄いゲート絶縁膜のＭＩＳトランジスタを混載しても良く、複数のｎチャネルトランジスタに厚いゲート絶縁膜のＭＩＳトランジスタと薄いゲート絶縁膜のＭＩＳトランジスタを混載しても良いことは勿論である。これらの場合は、対応する複数のｎウェル又は対応する複数のｐウェルへにおいて、それぞれゲート絶縁膜の厚さが異なるようにすれば良い。
【０１３３】
（ａ）先ず、半導体基板８１として、２０〜１００Ωｃｍ程度の（１００）面を主表面とするｐ型シリコン（Ｓｉ）ウェハを用意する。この基板８１の主表面に１５０ｎｍ程度の熱酸化膜（ＳｉＯ２）を形成後,フォトレジスト膜を塗布し、これをフォトリソグラフィー技術によりパターニングして、素子分離領域形成のためのエッチングマスクを形成する。エッチングマスクを用い、熱酸化膜を反応性イオンエッチング（ＲＩＥ）を用いて、パターニングし、Ｓｉエッチングマスクを形成し、このＳｉエッチングマスクを用いて基板８１を選択的にエッチングし、例えば深さ５０ｎｍ程度の素子分離溝を形成する。次に、反転層防止不純物を、素子分離溝の内部にチャネルストップイオン注入する。その後ＣＶＤ法等により、素子分離溝の内部に素子分離絶縁膜８２を堆積する。更に、化学的機械研磨（ＣＭＰ）等により平坦化し、素子分離溝の内部に素子分離絶縁膜８２を埋め込む。この工程により素子形成領域と素子分離領域が区画される。
【０１３４】
（ｂ）更に、基板８１の主表面に、新たなフォトレジスト膜を塗布し、これをフォトリソグラフィー技術によりパターニングして、イオン注入マスクを形成し、ｐウェル形成領域を開口する。次に、ｐウェル形成領域にイオン注入マスクを介して１０１２〜１０１３ｃｍ−２程度のドーズ量でボロン（Ｂ）をイオン注入する。同様に、ｎウェル形成領域にイオン注入マスクを介して１０１２〜１０１３ｃｍ−２程度のドーズ量で燐（Ｐ）をイオン注入する。イオン注入マスクを除去し、所定の清浄化工程を終えてから、約１２００℃でイオン注入されたボロンを熱拡散してｐウェル８３及びｎウェル８４を形成する。
【０１３５】
（ｃ）次に、素子形成領域に膜厚が数１０ｎｍのダミー酸化膜を形成する。そして、ゲートしきい値電圧制御（Ｖｔｈ制御）イオン注入を行う。先ずフォトリソグラフィー技術により、ｐウェル８３をフォトレジスト膜３４で被覆してからｎウェル８４にｐチャネルトランジスタのゲートしきい値電圧制御用の不純物をイオン注入する。同様に、ｐウェル８３にｎチャネルトランジスタのゲートしきい値電圧制御用の不純物をイオン注入する。その後、イオン注入のマスクとして用いたフォトレジスト膜を除去する。更に、Ｖｔｈ制御イオン注入時の保護膜として使用されたダミー酸化膜を剥離する。
【０１３６】
（ｄ）次に、所定の清浄化工程の後、熱酸化を行って、例えば厚さ５ｎｍの第１ゲート絶縁膜８５を形成する。そして、フォトレジスト膜８０を塗布し、これをフォトリソグラフィー技術により、図３５（ａ）に示すようにパターニングする。更に、このフォトレジスト膜８０をエッチングマスクとして用い、第１ゲート絶縁膜８５を図３５（ａ）に示すように選択的にエッチング除去し、ｐウェル８３の表面を露出する。その後、図３５（ｃ）に示すようにフォトレジスト膜８０を除去する。
【０１３７】
（ｅ）次に、新たな清浄化工程の後、熱酸化を行って、図３６（ｄ）に示すように、例えば、厚さ１６ｎｍの第２ゲート絶縁膜８６を形成する。この結果、ｐウェル８３の表面には、厚さ１６ｎｍの第２ゲート絶縁膜８６が、ｎウェル８４の表面には、厚さ１９ｎｍの第１ゲート絶縁膜８５と第２ゲート絶縁膜８６との複合膜が形成される。ｎウェル８４の表面の第２ゲート絶縁膜８６は、既に下地に第１ゲート絶縁膜８５が存在するので、ｐウェル８３の表面側に比し、熱酸化膜の成長速度が遅く、約１４ｎｍの厚さ成長する。
【０１３８】
（ｆ）次に、第２ゲート絶縁膜８６の上の全面にＣＶＤ法によりポリシリコン膜を１００ｎｍ程度堆積する。フォトリソグラフィー技術によりパターニングされた新たなフォトレジスト膜をポリシリコン膜上に形成する。そして、この新たなフォトレジスト膜をマスクとして、図３６（ｅ）に示すようにＲＩＥなどによりポリシリコン膜をエッチングして、ゲート電極８７ｎ，８７ｐ及びポリシリコン配線（図示しない）を形成する。その後、新たなフォトレジスト膜を除去する。
【０１３９】
（ｇ）次に、ｐウェル８３及びｎウェル８４にそれぞれ、ソース／ドレイン領域を形成する。先ず、フォトリソグラフィー技術を用いて、ｐウェル８３とその上のゲート電極８７ｎなどの上を、更に新たなフォトレジスト膜で被覆する。そして、ゲート電極８７ｐをマスクとして、自己整合的に、ボロン（Ｂ）をドーズ量１０１５ｃｍ−２のオーダーでｎウェル８４にイオン注入する。このとき、ゲート電極８７ｐにもボロン（Ｂ）がイオン注入される。ついで更に新たなフォトレジスト膜を除去してから、フォトリソグラフィー技術を用いて、ｎウェル８４上に更に他のフォトレジスト膜を被覆する。そして、ゲート電極８７ｎをマスクとして、自己整合的に、砒素（Ａｓ）を１０１５ｃｍ−２のオーダーでイオン注入する。このとき、ゲート電極８７ｎにも砒素（Ａｓ）がイオン注入される。その後、更に他のフォトレジスト膜を除去する。
【０１４０】
（ｈ）ついで、基板８１を加熱処理する。基板８１を加熱処理することにより、不純物が拡散し、図３６（ｆ）に示すようにｎウェル８４上にｐ型ソース／ドレイン領域８８ｐ，８９ｐ及びｐウェル８３にｎ型ソース／ドレイン領域８８ｎ，８９ｎが形成される。このとき、ゲート電極８７ｎ，８７ｐに注入されたイオンも活性化されるので、ｐチャネルトランジスタ側及びｎチャネルトランジスタ側の両方のゲート電極８７ｎ，８７ｐが低抵抗化する。
【０１４１】
（ｉ）次に、トランジスタ間を接続するアルミニウム配線層とゲート電極を形成するポリシリコン膜間の絶縁のため、層間絶縁膜（図示省略）を堆積させる。この層間絶縁膜は、ＣＶＤ法により堆積された膜厚３０ｎｍ程度の酸化膜（ＣＶＤ−ＳｉＯ２）と、この酸化膜（ＣＶＤ−ＳｉＯ２）の上に、ＣＶＤ法により堆積された膜厚２０ｎｍ程度のＰＳＧ膜又はＢＰＳＧ膜の２層構造から構成された複合膜である。ＣＶＤ法で堆積後、熱処理することにより、この複合膜の上層のＢＰＳＧ膜は、リフローされて層間絶縁膜の表面が平坦化される。この表面に、フォトリソグラフィー技術を用いてパターニングされた更に他のフォトレジスト膜をマスクにして、ＲＩＥ若しくはＥＣＲイオンエッチング等により層間絶縁膜をエッチングし、アルミニウム配線層とトランジスタを接続するコンタクト孔（図示省略）を形成する。その後、このコンタクト孔を形成に用いた更に他のフォトレジスト膜を除去する。
【０１４２】
（ｊ）次に、スパッタリング法又は電子ビーム真空蒸着法等によりシリコンなどを含有するアルミニウム合金膜（Ａｌ−Ｓｉ，Ａｌ−Ｃｕ−Ｓｉ）を形成する。この上に、フォトリソグラフィー技術を用いて、フォトレジスト膜のマスクを形成し、このマスクを用いて、これをＲＩＥにより、アルミニウム合金膜（Ａｌ−Ｓｉ，Ａｌ−Ｃｕ−Ｓｉ）をパターニングしてｐ型ソース／ドレイン領域８８ｐ，８９ｐ及びｎ型ソース／ドレイン領域８８ｎ，８９ｎと電気的に接続された金属配線を形成する。その後、この金属配線のパターニングに用いたフォトレジスト膜を除去する。そして、機械的損傷防止と、水分や不純物の浸入の防止を目的とした膜厚１００ｎｍ程度のパッシベーション膜が金属配線の上にＣＶＤ法により積層される。パッシベーション膜にはＰＳＧ膜や窒化膜などが利用される。
【０１４３】
上記の手順で、第１〜第３の実施の形態に係る自動設計方法において設計された半導体集積回路に、厚いゲート絶縁膜のＭＩＳトランジスタと薄いゲート絶縁膜のＭＩＳトランジスタを簡単にモノリシックに混載できる。又、絶縁膜厚の種類が３種類以上になる場合は、上記の手順を繰り返し、第３ゲート絶縁膜、第４ゲート絶縁膜、・・・・・を形成すれば良い。
【０１４４】
図３６（ｆ）において、ゲート電極８７ｎ，８７ｐの表面には、コバルトシリサイド（ＣｏＳｉ2）層等の金属シリサイド層が形成され、ソース・ドレインコンタクト部にも金属シリサイド層が形成され、サリサイド構造を実現しても良い。ＣｏＳｉ2層の他に、チタン（Ｔｉ）やニッケル（Ｎｉ）金属のシリサイドを用いても構わない。図３６（ｆ）では、不純物をドープしたポリシリコン膜で形成されている。しかし、ゲート電極８７ｎ，８７ｐは、ドープドポリシリコンに限定されるものではなく、チタン（Ｔｉ）、タングステン（Ｗ）、タングステン窒化物（ＷＮ）、チタン窒化物（ＴｉＮ，Ｔｉ2Ｎ）のいずれか１つ或いは複数の積層膜により形成されても良い。
【０１４５】
第１の実施の形態で説明した高ゲート閾値電圧のＭＩＳトランジスタと低ゲート閾値電圧のＭＩＳトランジスタのモノリシックに混載された論理回路は、図３５（ａ）に示した、第１ゲート絶縁膜８５の形成の前に行うＶｔｈ制御イオン注入、第１ゲート絶縁膜８５の形成の後に行うＶｔｈ制御イオン注入、図３６（ｄ）に示した、第２ゲート絶縁膜８６の形成の前に行うＶｔｈ制御イオン注入、第２ゲート絶縁膜８６の形成の後に行うＶｔｈ制御イオン注入により、例えば、ｐウェル８３の表面に注入する条件とｎウェル８４の表面に注入する条件を変えて行えば良い。Ｖｔｈ制御イオン注入の条件には、イオン種、加速電圧、ドーズ量があるので、これらの組み合わせにより、種々のＶｔｈ制御イオン注入の条件が実現できる。
【０１４６】
更に、複数のｐチャネルトランジスタに高ゲート閾値電圧のＭＩＳトランジスタと低ゲート閾値電圧のＭＩＳトランジスタをモノリシックに混載するのであれば、それぞれのｎウェルへのＶｔｈ制御イオン注入の条件を設計に応じて変更すれば良く、複数のｎチャネルトランジスタに高ゲート閾値電圧のＭＩＳトランジスタと低ゲート閾値電圧のＭＩＳトランジスタを混載するのであれば、それぞれのｐウェルへのＶｔｈ制御イオン注入の条件を設計に応じて変更すれば良い。
【０１４７】
更に、Ｖｔｈ制御イオン注入の条件以外に、例えば、ゲート絶縁膜に用いる絶縁膜の種類を変えて、ゲート絶縁膜の比誘電率εrをｐチャネルトランジスタとｎチャネルトランジスタで異なるようにしたり、複数のｐチャネルトランジスタのそれぞれにおいてゲート絶縁膜の比誘電率εrを異なるようにしたり、複数のｎチャネルトランジスタのそれぞれにおいてゲート絶縁膜の比誘電率εrを異なるようにしたりしても良い。
【０１４８】
更に、ゲート電極８７ｎ，８７ｐに用いる材料を変更して、各チャネルの表面における仕事関数や表面ポテンシャルが、ｐチャネルトランジスタとｎチャネルトランジスタで異なるようにしたり、複数のｐチャネルトランジスタのそれぞれにおいて、仕事関数や表面ポテンシャルを異なるようにしたり、複数のｎチャネルトランジスタのそれぞれにおいて仕事関数や表面ポテンシャルを異なるようにしたりしても良い。
【０１４９】
更に、高ゲート閾値電圧のＭＩＳトランジスタとしてＭＩＳＦＥＴを用い、低ゲート閾値電圧のＭＩＳトランジスタとして、ＭＩＳ静電誘導トランジスタ（ＳＩＴ）を用い、ＦＥＴとＳＩＴとをモノリシックに混載する構造でも良い。周知のように、ＭＩＳＳＩＴは、ＭＩＳＦＥＴの短チャネル化極限にあるトランジスタと解することができる。即ち、ＭＩＳＦＥＴのソース領域／ドレイン領域間がパンチング・スルーする程度に短チャネル化され、しかもチャネル中に、ドレイン電圧及びゲート電圧で制御可能な電位障壁が存在するデバイスであると定義できる。具体的には、ソース・ドレイン間ポテンシャルと、ゲート電圧によるチャネル中のポテンシャルの２次元空間における鞍部点（saddle point)であるポテンシャルの高さがドレイン電圧及びゲート電圧で制御されるデバイスである。したがって、ＭＩＳＳＩＴの電流・電圧特性は真空管の三極管特性と同様な指数関数則に従った特性を示ので、三極管特性のトランジスタ（ＭＩＳＳＩＴ）と五極管特性のトランジスタ（ＭＩＳＦＥＴ）が混載した論理回路でも良い。
【０１５０】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【０１５１】
【図１】図１（ａ）は、本発明の第１の実施の形態の第１の回路例としてのダイナミック論理ゲートを示す図で、  図１（ｂ）は  図１（ａ）のｎ型論理ブロックの詳細を示す図である。
【図２】第１の実施の形態の第１の回路例の変形例（第１変形例）のダイナミック論理ゲートを示す図である。
【図３】第１の実施の形態の第１の回路例の他の変形例（第２変形例）のダイナミック論理ゲートを示す図である。
【図４】第１の実施の形態の第２の回路例としてのｐ型論理ブロックを持つダイナミック論理ゲートを示す図である。
【図５】第１の実施の形態の第３の回路例としてのダイナミック論理ゲートを示す図である。
【図６】第１の実施の形態の第４の回路例としての、スタティックインバータを有するドミノ論理ゲートを示す図である。
【図７】第１の実施の形態の第４の回路例の変形例（第１変形例）の、スタティックインバータを有するドミノ論理ゲートを示す図である。
【図８】図７のｎ型論理ブロックの詳細を示す図である。
【図９】第１の実施の形態の第４の回路例の他の変形例（第２変形例）の、スタティックインバータを有するドミノ論理ゲートを示す図である。
【図１０】第１の実施の形態の第４の回路例の更に他の変形例（第３変形例）のラッチ型ドミノ論理ゲートを示す図である。
【図１１】第１の実施の形態の第５の回路例としての、ｎ型論理のダイナミック論理ゲートとｐ型論理のダイナミック論理ゲートを交互に縦続接続した論理回路を示す図である。
【図１２】第１の実施の形態の第６の回路例としてのスタティックドミノ論理ゲートを示す図である。
【図１３】第１の実施の形態の第７の回路例としてのＮＡＮＤ型の低電位待機論理ゲートを示す図である。
【図１４】第１の実施の形態の第７の回路例の変形例（第１変形例）としてのＮＡＮＤ型の高電位待機論理ゲートを示す図である。
【図１５】第１の実施の形態の第７の回路例の他の変形例（第２変形例）としてのＮＡＮＤ型の高電位待機論理ゲートを示す図である。
【図１６】図１６（ａ）は、第１の実施の形態の第８の回路例としてのＰＬＡの全体図で、図１６（ｂ）は、図１６（ａ）に示したＰＬＡのＡＮＤ平面のトランジスタ表記図である。
【図１７】図１７（ａ）は、第１の実施の形態の第８の回路例の変形例のＰＬＡの全体図で、図１７（ｂ）は、図１７（ａ）に示したＰＬＡのＡＮＤ平面のトランジスタ表記図である。
【図１８】第１の実施の形態の第９の回路例としての高電位待機論理ゲートと低電位待機論理ゲートを備えるラッチを示す図である。
【図１９】第１の実施の形態の第９の回路例の変形例としての高電位待機論理ゲートと低電位待機論理ゲートを備える論理回路を示す図である。
【図２０】本発明の第１の実施の形態に係る自動設計装置の概略のシステム構成を説明するブロック図である。
【図２１】本発明の第１の実施の形態に係る自動設計方法の概略の説明するフローチャートである。
【図２２】本発明の第２の実施の形態に係る自動設計装置の概略のシステム構成を説明するブロック図である。
【図２３】本発明の第２の実施の形態に係る自動設計方法の概略の説明するフローチャートである。
【図２４】図２４（ａ）は、第２の実施の形態に係る自動設計方法において、論理回路生成部が生成した論理回路の一部を例示する図で、図２４（ｂ）は、図２４（ａ）の論理回路の薄絶縁膜セルの一部を厚絶縁膜セルに置換した後の状態を示す回路図である。
【図２５】本発明の第２の実施の形態の変形例に係る自動設計方法の概略の説明するフローチャートである。
【図２６】図２６（ａ）は、第２の実施の形態の変形例に係る自動設計方法において、論理回路生成部が生成した論理回路の一部を例示する図で、図２６（ｂ）は、図２６（ａ）の論理回路の厚絶縁膜セルの一部を薄絶縁膜セルに置換した後の状態を示す回路図である。
【図２７】本発明の第３の実施の形態に係る自動設計装置の概略のシステム構成を説明するブロック図である。
【図２８】本発明の第３の実施の形態に係る自動設計方法の概略の説明するフローチャートである。
【図２９】図２９（ａ）は、第３の実施の形態に係る自動設計方法において、論理回路生成部が生成した論理回路の一部を例示する図で、図２９（ｂ）及び図２９（ｃ）は、図２９（ａ）の論理回路の厚絶縁膜セルの一部を薄絶縁膜セルに置換した後の状態を示す回路図である。
【図３０】本発明の第３の実施の形態の変形例に係る自動設計方法の概略の説明するフローチャートである。
【図３１】本発明の第４の実施の形態に係る自動設計装置の概略のシステム構成を説明するブロック図である。
【図３２】本発明の第４の実施の形態に係る自動設計方法の概略の説明するフローチャートである。
【図３３】図３３（ａ）は、第４の実施の形態に係る自動設計方法において、論理回路生成部が生成した論理回路の一部を例示する図で、図３３（ｂ）は、図３３（ａ）の論理回路の入力を置換した後の状態を示す回路図である。
【図３４】本発明の第４の実施の形態の変形例に係る自動設計方法の概略の説明するフローチャートである。
【図３５】本発明の第１〜第３の実施の形態に用いた厚いゲート絶縁膜と薄いゲート絶縁膜の混載された論理ゲートの製造方法を説明する模式的な工程断面図である（その１）。
【図３６】本発明の第１〜第３の実施の形態に用いた厚いゲート絶縁膜と薄いゲート絶縁膜の混載された論理ゲートの製造方法を説明する模式的な工程断面図である（その２）。
【図３７】従来のダイナミック論理ゲートを示す図である。
【符号の説明】
【０１５２】
２…バス
３…入出力制御部
４…入力装置
５…出力装置
６…表示装置
７…論理シミュレータ
１１…クロック生成回路
１２，１７…ｎ型論理ブロック
１３…ｐ型論理ブロック
１５…入力信号回路
２１…インバータ
２２，２３…クロックドインバータ
３１…第１のレジスタ
３２…第２のレジスタ
３３…２入力ＮＡＮＤゲート
３４…インバータ
３５…２入力ＮＡＮＤゲート
５１…ネットリスト読み込み部
５２…タイミング制約読み込み部
５３…論理回路生成部
５４…タイミング解析部
５５…置換処理部
５６…入力状態解析部
５７…ゲートリーク解析部
５９…ネットリスト出力部
６１…データ記憶装置
６２…プログラム記憶装置
６３…ネットリスト記憶部
６４…タイミング制約記憶部
６５…論理回路記憶部
６６…置換結果記憶部
６７…論理セル記憶部
６８…ゲートリーク記憶部
６９…待機時仕様記憶部
７１…レジスタ待機時状態取得部
７２…ゲート待機時出力計算部
７３…ゲート置換部
７５…入力置換処理部
７６…回路状態解析部
８０…フォトレジスト膜
８１…基板
８２…素子分離絶縁膜
８３…ｐウェル
８４…ｎウェル
８５…第１ゲート絶縁膜
８６…第２ゲート絶縁膜
８７ｎ，８７ｐ…ゲート電極
８８ｎ，８９ｎ…ｎ型ソース／ドレイン領域
８８ｐ，８９ｐ…ｐ型ソース／ドレイン領域
Ｇ１…第１の２入力ＡＮＤゲート
Ｇ２…第２の２入力ＡＮＤゲート
Ｇ３…２入力ＮＡＮＤゲート
Ｇ４…インバータ
Ｇ５…第３の２入力ＡＮＤゲートＧ５
Ｉ０１〜Ｉ０５…相補型ＭＩＳスタティックインバータ
Ｎ31，Ｎ32，Ｎ０１，Ｎ０２，Ｎ１２〜Ｎ１４，Ｎ２１〜Ｎ２６，Ｎ８１，Ｎ８３，Ｎ８４…ｎチャネルトランジスタ
Ｐ31，Ｐ32，Ｐ０１〜Ｐ０３，Ｐ１２，Ｐ２１，Ｐ２２，Ｐ２５，Ｐ２６，Ｐ８１，Ｐ８２…ｐチャネルトランジスタ
Ｔ０１〜Ｔ０３…相補型ＭＩＳ伝送ゲート
ＶＤＤ…高位電源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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