(57)【要約】【課題】  ポリシリコン上のシリサイド層と他の部分との間でリーク電流が生じてしまうことを防止できる半導体装置及び製造方法を提供する。【解決手段】  相互に隣接されたｎ型及びｐ型のポリシリコン２，３と、ｎ型ポリシリコン２上からｐ型ポリシリコン３上に亘って延在するように形成されたシリサイド層４を備える。シリサイド層４は、ｎ型及びｐ型のポリシリコン２，３上面における周縁部を除く部位に形成されている。【選択図】    図１
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【特許請求の範囲】
【請求項１】
相互に隣接されたｎ型及びｐ型のポリシリコンと、
前記ｎ型ポリシリコン上から前記ｐ型ポリシリコン上に亘って延在するように形成されたシリサイド層と、
を備え、
前記シリサイド層は、前記ｎ型及びｐ型のポリシリコン上面における周縁部を除く部位に形成されていることを特徴とする半導体装置。
【請求項２】
前記シリサイド層は、前記ｎ型及びｐ型のポリシリコンの相互の境界部及びその近傍のみに形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ｎ型及びｐ型のポリシリコンにおいて、前記シリサイド層の形成領域及びその近傍の部分が、それらの周囲に比べて幅広に形成されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
更に、前記シリサイド層、前記ｎ型ポリシリコン及び前記ｐ型ポリシリコンの上に形成された層間絶縁膜を備え、
前記層間絶縁膜において、前記ｎ型ポリシリコンの上方に対応する部位には第１のコンタクトが、前記ｐ型ポリシリコンの上方に対応する部位には第２のコンタクトが、それぞれ前記シリサイド層と接続された状態に形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記ｎ型ポリシリコンはｎゲートを構成し、
前記ｐ型ポリシリコンはｐゲートを構成することを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
当該半導体装置は少なくともＤＲＡＭを含んで構成され、
前記ＤＲＡＭのセル部は、前記ｎゲート及び前記ｐゲートと、前記シリサイド層と、を備えて構成されていることを特徴とする請求項５に記載の半導体装置。
【請求項７】
当該半導体装置は少なくとも不揮発性メモリを含んで構成され、
前記不揮発性メモリのセル部は、前記ｎゲート及び前記ｐゲートと、前記シリサイド層と、を備えて構成されていることを特徴とする請求項５に記載の半導体装置。
【請求項８】
相互に隣接されたｎ型及びｐ型のポリシリコンを形成するポリシリコン形成工程と、
前記ｎ型ポリシリコン上から前記ｐ型ポリシリコン上に亘って延在するシリサイド層を、前記ｎ型及びｐ型のポリシリコン上面における周縁部を除く部位に形成するシリサイド層形成工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項９】
前記シリサイド層形成工程では、前記シリサイド層を、前記ｎ型及びｐ型のポリシリコンの相互の境界部及びその近傍のみに形成することを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記ポリシリコン形成工程では、前記ｎ型及びｐ型のポリシリコンにおいて、前記シリサイド層の形成領域及びその近傍の部分を、それらの周囲に比べて幅広となるように形成することを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記シリサイド層、前記ｎ型ポリシリコン及び前記ｐ型ポリシリコンの上に層間絶縁膜を形成する層間絶縁膜形成工程と、
前記層間絶縁膜において、前記ｎ型ポリシリコンの上方に対応する部位には第１のコンタクトを、前記ｐ型ポリシリコンの上方に対応する部位には第２のコンタクトを、それぞれ前記シリサイド層と接続された状態に形成するコンタクト形成工程と、
を更に備えることを特徴とする請求項８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来、例えばＤＲＡＭメモリセルのセル部は、相互に隣接されたｎ型及びｐ型のポリシリコンと、このポリシリコン上の全面に形成されたシリサイド層と、を備え、該シリサイド層によってｎ型ポリシリコン−ｐ型ポリシリコン間の低抵抗化を図っている（例えば、特許文献１参照）。
【特許文献１】特開２０００−３３２２１０号公報（図２）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、特許文献１の技術のようにシリサイド層をポリシリコン上に形成すると、例えば図１８に示すように、ポリシリコン１０１上のシリサイド層１０２と拡散層１０３上のシリサイド層１０４とが接近した状態となる。すると、場合によっては両シリサイド層１０２、１０４間、すなわち、ポリシリコン１０１の側面部にヒゲ状のシリサイドが残存してしまう。すると、このヒゲ状部分の存在のために、ポリシリコン１０１上のシリサイド層１０２と拡散層１０３との間にリーク電流が発生してしまうという問題がある。
【０００４】
本発明は、上記のような問題点を解決するためになされたもので、ｎ型及びｐ型ポリシリコン上のシリサイド層によってｎ型ポリシリコン−ｐ型ポリシリコン間の低抵抗化を図りながらも、該シリサイド層と他の部分との間でリーク電流が生じてしまうことを防止できる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
上記課題を解決するため、本発明の半導体装置は、相互に隣接されたｎ型及びｐ型のポリシリコンと、前記ｎ型ポリシリコン上から前記ｐ型ポリシリコン上に亘って延在するように形成されたシリサイド層と、を備え、前記シリサイド層は、前記ｎ型及びｐ型のポリシリコン上面における周縁部を除く部位に形成されていることを特徴としている。
【０００６】
本発明の半導体装置においては、前記シリサイド層は、前記ｎ型及びｐ型のポリシリコンの相互の境界部及びその近傍のみに形成されていることを好ましい例とする。
【０００７】
この場合、前記ｎ型及びｐ型のポリシリコンにおいて、前記シリサイド層の形成領域及びその近傍の部分が、それらの周囲に比べて幅広に形成されていることを好ましい例とする。
【０００８】
或いは、本発明の半導体装置においては、更に、前記シリサイド層、前記ｎ型ポリシリコン及び前記ｐ型ポリシリコンの上に形成された層間絶縁膜を備え、前記層間絶縁膜において、前記ｎ型ポリシリコンの上方に対応する部位には第１のコンタクトが、前記ｐ型ポリシリコンの上方に対応する部位には第２のコンタクトが、それぞれ前記シリサイド層と接続された状態に形成されていることも好ましい。
【０００９】
また、本発明の半導体装置においては、前記ｎ型ポリシリコンはｎゲートを構成し、前記ｐ型ポリシリコンはｐゲートを構成することを好ましい例とする。
【００１０】
また、本発明の半導体装置は、少なくともＤＲＡＭを含んで構成され、前記ＤＲＡＭのセル部は、前記ｎゲート及び前記ｐゲートと、前記シリサイド層と、を備えて構成されていることを好ましい例とする。
【００１１】
或いは、本発明の半導体装置は、少なくとも不揮発性メモリ（ノンボラタイルメモリ）を含んで構成され、前記不揮発性メモリのセル部は、前記ｎゲート及び前記ｐゲートと、前記シリサイド層と、を備えて構成されていることを好ましい例とする。
【００１２】
また、本発明の半導体装置の製造方法は、相互に隣接されたｎ型及びｐ型のポリシリコンを形成するポリシリコン形成工程と、前記ｎ型ポリシリコン上から前記ｐ型ポリシリコン上に亘って延在するシリサイド層を、前記ｎ型及びｐ型のポリシリコン上面における周縁部を除く部位に形成するシリサイド層形成工程と、を備えることを特徴としている。
【００１３】
本発明の半導体装置の製造方法においては、前記シリサイド層形成工程では、前記シリサイド層を、前記ｎ型及びｐ型のポリシリコンの相互の境界部及びその近傍のみに形成することを好ましい例とする。
【００１４】
この場合、前記ポリシリコン形成工程では、前記ｎ型及びｐ型のポリシリコンにおいて、前記シリサイド層の形成領域及びその近傍の部分を、それらの周囲に比べて幅広となるように形成することを好ましい例とする。
【００１５】
或いは、本発明の半導体装置の製造方法においては、前記シリサイド層、前記ｎ型ポリシリコン及び前記ｐ型ポリシリコンの上に層間絶縁膜を形成する層間絶縁膜形成工程と、前記層間絶縁膜において、前記ｎ型ポリシリコンの上方に対応する部位には第１のコンタクトを、前記ｐ型ポリシリコンの上方に対応する部位には第２のコンタクトを、それぞれ前記シリサイド層と接続された状態に形成するコンタクト形成工程と、を更に備えることも好ましい。
【発明の効果】
【００１６】
本発明の半導体装置によれば、ｎ型ポリシリコン上からｐ型ポリシリコン上に亘って延在するように形成されたシリサイド層を備え、しかも、該シリサイド層は、ｎ型及びｐ型のポリシリコン上面における周縁部を除く部位に形成されているので、シリサイド層によってｎ型ポリシリコン−ｐ型ポリシリコン間の低抵抗化を図りながらも、該シリサイド層と他の部分との間で、ポリシリコンの側面部を介したリーク電流が生じてしまうことを好適に防止することができる。
【００１７】
同様に、本発明の半導体装置の製造方法によれば、ｎ型ポリシリコン上からｐ型ポリシリコン上に亘って延在するようにシリサイド層を形成し、しかも、該シリサイド層は、ｎ型及びｐ型のポリシリコン上面における周縁部を除く部位に形成するので、シリサイド層によってｎ型ポリシリコン−ｐ型ポリシリコン間の低抵抗化を図りながらも、該シリサイド層と他の部分との間で、ポリシリコンの側面部を介したリーク電流が生じてしまうことを好適に防止することができる。
【発明を実施するための最良の形態】
【００１８】
以下、図面を参照して、本発明に係る実施形態について説明する。
【００１９】
〔第１の実施形態〕
図１は、本発明の第１の実施形態に係る半導体装置１を示す模式図であり、このうち（ａ）は平面構造を、（ｂ）は正面断面構造を示す。なお、図１（ａ）においては、後述する層間絶縁膜４２、第１の配線層４３及び第２の配線層４４を不図示としている。
【００２０】
図１に示すように、第１の実施形態に係る半導体装置１は、相互に隣接されたｎ型及びｐ型のポリシリコン２，３と、ｎ型ポリシリコン２上からｐ型ポリシリコン３上に亘って延在するように形成されたシリサイド層（金属シリサイド層ともいう）４と、を備え、シリサイド層４は、ｎ型及びｐ型のポリシリコン２，３上面における周縁部を除く部位にのみ形成されている。
【００２１】
換言すれば、シリサイド層４は、ｎ型及びｐ型のポリシリコン２，３の上面における周縁部よりも内側の位置にのみ形成されている。或いは、別の表現をすれば、シリサイド層４は、ｎ型及びｐ型のポリシリコン２，３上における中央部にのみ形成されている。
【００２２】
しかも、シリサイド層４は、例えば、ｎ型及びｐ型のポリシリコン２，３の相互の境界部５及びその近傍のみに形成されている。
【００２３】
なお、ｎ型及びｐ型のポリシリコン２，３は、例えば、絶縁性の下地膜（例えばゲート酸化膜４１）を介して、更に下層の下地膜（例えば、半導体基板）６上に形成されている。
【００２４】
また、ｎ型及びｐ型のポリシリコン２，３の周囲壁部（全周の壁部）には、サイドウォールとしての絶縁膜１５が形成されている。
【００２５】
また、シリサイド層４、ｎ型ポリシリコン２及びｐ型ポリシリコン３の上には、層間絶縁膜４２が形成されている。
【００２６】
そして、層間絶縁膜４２において、ｎ型ポリシリコン２の上方に対応する部位にはコンタクト７が、ｐ型ポリシリコン３の上方に対応する部位にはコンタクト８が、それぞれシリサイド層４と接続された状態に形成されている。
【００２７】
更に、層間絶縁膜４２上には、第１の配線層４３及び第２の配線層４４が形成されている。このうち第１の配線層４３は、コンタクト７を介してｎ型ポリシリコン２と電気的に接続され、第２の配線層４４は、コンタクト８を介してｐ型ポリシリコン３と電気的に接続されている。なお、第１及び第２の配線層４３，４４は、例えばアルミなどの金属からなる。
【００２８】
このように、本実施形態の場合、ｎ型のポリシリコン２上において、シリサイド層４の形成領域以外の部分にコンタクト７が設けられ、同様に、ｐ型のポリシリコン３上において、シリサイド層４の形成領域以外の部分にコンタクト８が設けられている。
【００２９】
次に、半導体装置１の製造方法を説明する。
【００３０】
先ず、図２に示すように、半導体基板６上に形成された酸化膜４１上に、例えば気相成長法によりポリシリコン１１を成長し、更に、該ポリシリコン１１上において、ｎ型及びｐ型のポリシリコン２，３の形成領域上に、フォトレジストマスク１２を形成する。
【００３１】
次に、ポリシリコン１１においてフォトレジストマスク１２から露出した部分をエッチングにより除去し、図３に示す状態にする。
【００３２】
次に、フォトレジストマスク１２を除去し、図４に示す状態にする。
【００３３】
次に、図５に示すように、例えば、ポリシリコン１１において、ｐ型のポリシリコン３となる領域上にのみフォトレジストマスク１３を形成し、該フォトレジストマスク１３から露出した領域（すなわちｎ型のポリシリコン２となる領域）にドーパントをイオン注入法により注入することによって、該領域をｎ型のポリシリコン２（図６）とする。
【００３４】
次に、フォトレジストマスク１３を除去した後で、図６に示すように、ポリシリコン１１において、ｎ型のポリシリコン２となった領域上にのみフォトレジストマスク１４を形成し、該フォトレジストマスク１４から露出した領域（すなわちｐ型のポリシリコン３となる領域）にドーパントをイオン注入法により注入することによって、該領域をｐ型のポリシリコン３（図７）とする。
【００３５】
更に、フォトレジストマスク１４及び両ポリシリコン２，３から露出した酸化膜４１を除去することにより、図７に示す状態とする。
【００３６】
なお、ｎ型のポリシリコン２とｐ型のポリシリコン３との形成順序は、どちらが先でも良い。また、両ポリシリコン２，３から露出した酸化膜４１を除去するのは、図３の段階で行うようにしても良い。
【００３７】
次に、図８に示すように、ｎ型ポリシリコン２、ｐ型ポリシリコン３及び下地膜６の上に、耐酸性の絶縁膜１５を成長する。
【００３８】
次に、この絶縁膜１５を、例えばウェットエッチングにより除去する。このエッチングの際に、ｎ型及びｐ型のポリシリコン２，３の周囲壁部にはエッチング液が廻りにくいため、図９に示すように、該周囲壁部にのみ絶縁膜１５が残された状態となる。なお、このようにｎ型及びｐ型のポリシリコン２，３の周囲壁部（壁部の全周）にのみ形成された絶縁膜１５は、サイドウォールと呼ばれ、リーク電流の抑止効果を奏する。
【００３９】
次に、図１０に示すように、ｎ型ポリシリコン２、ｐ型ポリシリコン３、下地膜６及び絶縁膜１５上に、今度は酸によりエッチングされる絶縁膜１６（酸化膜からなる）を成長する。
【００４０】
次に、図１１に示すように、絶縁膜１６上において、シリサイド層４の形成領域上を除く部分に、フォトレジストマスク１７を形成する。
【００４１】
次に、フォトレジストマスク１７を介して絶縁膜１６を酸によりエッチングすることによって、絶縁膜１６には、シリサイド層４の形成用の開口部１６ａが形成された状態となる（図１２）。
【００４２】
次に、フォトレジストマスク１７を除去することにより、図１３に示す状態とする。この状態で、絶縁膜１６は、シリサイド層４形成用のマスクとなっている。
【００４３】
次に、絶縁膜１６をマスクとし、開口部１６ａを介して、Ｃｏなどの高融点金属からなる金属層をシリサイド層４の形成領域にスパッタ法にて形成した後、窒素雰囲気中で熱処理を行うことによりシリサイド化し、図１４に示すようなシリサイド層４とする。なお、上記金属層は、スパッタ法により基板上面の全域に形成されるが、シリサイド層４以外の部分の金属層はシリサイド化しないため、上記熱処理後に行われる洗浄によって洗浄除去される。
【００４４】
こうして、ｎ型及びｐ型のポリシリコン２，３上において、これらポリシリコン２，３の相互の境界部５及びその近傍にのみシリサイド層４が形成される。
【００４５】
次に、酸によるエッチングによって絶縁膜１６を除去することにより、図１５に示す状態となる。なお、サイドウォールとしての絶縁膜１５は、耐酸性であるため、このエッチングの後も残留する。
【００４６】
次に、図１（ｂ）に示すように、シリサイド層４、ｎ型ポリシリコン２及びｐ型ポリシリコン３の上に層間絶縁膜４２が形成し、層間絶縁膜４２において、ｎ型ポリシリコン２の上方に対応する部位にはコンタクト７を、ｐ型ポリシリコン３の上方に対応する部位にはコンタクト８を、それぞれシリサイド層４と接続された状態に形成する。更に、層間絶縁膜４２上において、コンタクト７を覆う領域には第１の配線層４３を形成し、コンタクト８を覆う領域には第２の配線層４４を形成する。これにより、第１の配線層４３は、コンタクト７を介してｎ型ポリシリコン２と電気的に接続され、第２の配線層４４は、コンタクト８を介してｐ型ポリシリコン３と電気的に接続される。
【００４７】
以上のような製造方法により、半導体装置１を得ることができる。
【００４８】
以上のような第１の実施形態によれば、半導体装置１は、ｎ型ポリシリコン２上からｐ型ポリシリコン３上に亘って延在するように形成されたシリサイド層４を備えるので、ｎ型ポリシリコン２−ｐ型ポリシリコン３間を低抵抗化することができる。よって、両ポリシリコン２，３は、相互に同一電位となり得る。
【００４９】
しかも、シリサイド層４は、ｎ型及びｐ型のポリシリコン２，３上面における周縁部を除く部位に形成されているので、該シリサイド層４と他の部分との間で、ポリシリコン２，３の側面部を介したリーク電流が生じてしまうことを好適に防止することができる。
【００５０】
なお、上記の第１の実施形態に係る半導体装置１において、ｎ型ポリシリコン２は、例えばｎゲート（ゲート電極）であり、ｐ型ポリシリコン３は、例えばｐゲート（ゲート電極）である。
【００５１】
また、上記の第１の実施形態に係る半導体装置１は、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｍｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）或いは不揮発性メモリ（ノンボラタイルメモリ）のセル部に好適に適用することができる。この場合、ｎ型及びｐ型のポリシリコン２，３上のシリサイド層４から拡散層（図１８参照）へのリーク電流の発生を好適に防止することができる。
【００５２】
〔第２の実施形態〕
第２の実施形態では、ｎ型及びｐ型のポリシリコン２，３が幅狭であるためにシリサイド層４の形成が困難な場合に有用な製造方法及び半導体装置について説明する。
【００５３】
すなわち第２の実施形態に係る半導体装置２０の場合には、図１６に示すように、ｎ型及びｐ型のポリシリコン２，３において、シリサイド層４の形成領域及びその近傍の部分が、それらの周囲（つまり幅狭の部分）に比べて幅広となるように、これら両ポリシリコン２，３を（シリサイド層４の形成前に）予め形成しておく。
【００５４】
これにより、ｎ型及びｐ型のポリシリコン２，３において、シリサイド層４の形成領域及びその近傍を除く周囲部分が幅狭であっても、好適にシリサイド層４を形成することができる。
【００５５】
なお、図１６においては、層間絶縁膜４２を不図示としている。
【００５６】
第２の実施形態によれば、上記の第１の実施形態と同様の効果が得られる他に、ｎ型及びｐ型のポリシリコン２，３において、シリサイド層４の形成領域及びその近傍以外の部分が幅狭であっても、好適にシリサイド層４を形成することができるという効果が得られる。
【００５７】
〔第３の実施形態〕
図１７は、本発明の第３の実施形態に係る半導体装置３０を示す模式図であり、このうち（ａ）は平面構造を、（ｂ）は正面断面構造を示す。なお、図１７（ａ）においては、層間絶縁膜４２、第１の配線層４３及び第２の配線層４４を不図示としている。
【００５８】
図１７に示すように、第３の実施形態に係る半導体装置３０の場合、層間絶縁膜４２において、ｎ型ポリシリコン３の上方に対応する部位にはコンタクト７を、ｐ型ポリシリコン３の上方に対応する部位にはコンタクト８を、それぞれシリサイド層４と接続された状態に形成する。
【００５９】
そのためには、図１７に示すように、シリサイド層４を、図１の場合と比べて広い領域に延在するように予め形成しておくことが好ましい。
【００６０】
第３の実施形態によれば、上記の第１の実施形態と同様の効果が得られる他に、シリサイド層４によりコンタクト７とコンタクト８とを相互に導通状態とさせることができる。
【図面の簡単な説明】
【００６１】
【図１】第１の実施形態に係る半導体装置を示す模式図であり、このうち（ａ）は平面構造を、（ｂ）は正面断面構造を示す。
【図２】図１の半導体装置の製造方法を説明するための正面断面図である。
【図３】図１の半導体装置の製造方法を説明するための正面断面図である。
【図４】図１の半導体装置の製造方法を説明するための正面断面図である。
【図５】図１の半導体装置の製造方法を説明するための正面断面図である。
【図６】図１の半導体装置の製造方法を説明するための正面断面図である。
【図７】図１の半導体装置の製造方法を説明するための正面断面図である。
【図８】図１の半導体装置の製造方法を説明するための正面断面図である。
【図９】図１の半導体装置の製造方法を説明するための正面断面図である。
【図１０】図１の半導体装置の製造方法を説明するための正面断面図である。
【図１１】図１の半導体装置の製造方法を説明するための正面断面図である。
【図１２】図１の半導体装置の製造方法を説明するための正面断面図である。
【図１３】図１の半導体装置の製造方法を説明するための正面断面図である。
【図１４】図１の半導体装置の製造方法を説明するための正面断面図である。
【図１５】図１の半導体装置の製造方法を説明するための正面断面図である。
【図１６】第２の実施形態に係る半導体装置を示す平面図である。
【図１７】第３の実施形態に係る半導体装置を示す図であり、このうち（ａ）は平面構造を、（ｂ）は正面断面構造を示す。
【図１８】従来の半導体装置における問題点を説明するための図である。
【符号の説明】
【００６２】
１    半導体装置
２    ｎ型ポリシリコン（ｎゲート）
３    ｐ型ポリシリコン（ｐゲート）
４    シリサイド層
５    境界部
７    コンタクト（第１のコンタクト）
８    コンタクト（第２のコンタクト）
４２  層間絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
2005167116.tif 000016
【図１５】
2005167116.tif 000017
【図１６】
2005167116.tif 000018
【図１７】
2005167116.tif 000019
【図１８】
2005167116.tif 000020