(57)【要約】【課題】  半導体基板にシリサイド層を有するＭＯＳトランジスタとシリサイド層を有しないＭＯＳトランジスタを混載した半導体装置及びその製造方法に係り、両ＭＯＳトランジスタの特性を最適化する。【解決手段】  半導体基板６１にシリサイド層９９が形成された第１のＭＯＳトランジスタＴｒ1 ，Ｔｒ2 と、シリサイド層が形成されない第２のＭＯＳトランジスタＴｒ3 ，Ｔｒ4 を有し、第１のＭＯＳトランジスタＴｒ1 ，Ｔｒ2 と第２のＭＯＳトランジスタＴｒ3 ，Ｔｒ4 の夫々のソース・ドレイン領域９１〜９４の深さＸｊ3 と、ソース・ドレイン領域９５〜９８の深さＸｊ4 を同等に設定する。第２の電界効果トランジスタＴｒ3 ，Ｔｒ4 には、シリサイド反応を阻止するシリサイドブロック層８１、８２を形成する。【選択図】      図６
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【特許請求の範囲】
【請求項１】
半導体基板にシリサイド層が形成された第１の電界効果トランジスタと、シリサイド層が形成されない第２の電界効果トランジスタを有し、
前記第１の電界効果トランジスタと前記第２の電界効果トランジスタの夫々のソース・ドレイン領域の深さが同等に設定されて成る
ことを特徴とする半導体装置。
【請求項２】
前記第２の電界効果トランジスタにシリサイド反応を阻止するシリサイドブロック層が形成されて成る
ことを特徴とする請求項１記載の半導体装置。
【請求項３】
第１の領域にロジック回路を構成する第１の電界効果トランジスタが形成され、第２の領域にシリサイド層が形成されない第２の電界効果トランジスタとセンサ部からなる画素を有した撮像領域が形成され、
前記第１の電界効果トランジスタはシリサイド層が形成された電界効果トランジスタを有し、
前記第１の電界効果トランジスタと前記第２の電界効果トランジスタの夫々のソース・ドレイン領域の深さが同等に設定され、
ＣＭＯＳ型の固体撮像装置として用いる
ことを特徴とする半導体装置。
【請求項４】
シリサイド層が形成されない前記電界効果トランジスタにシリサイド反応を阻止するシリサイドブロック層が形成されて成る
ことを特徴とする請求項３記載の半導体装置。
【請求項５】
シリサイド層を有する第１の電界効果トランジスタが形成される第１の領域にシリサイド反応を阻止するシリサイドブロック層を形成せず、
シリサイド層を有さない第２の電界効果トランジスタが形成される第２の領域に前記シリサイドブロック層を形成する工程と、
前記第１の領域及び前記第２の領域に選択的に形成したマスクを介して、選択的にイオン注入により不純物を導入して夫々ソース・ドレイン領域を形成する工程と、
前記第１の電界効果トランジスタにシリサイド層を形成する工程とを有する
ことを特徴とする半導体装置の製造方法。
【請求項６】
前記第１の領域と前記第２の領域に対する夫々の前記イオン注入の条件が異なる
ことを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
前記第２の領域への前記イオン注入の打ち込みエネルギーが、前記第１の領域への前記イオン注入の打ち込みエネルギーよりも大に設定される
ことを特徴とする請求項５記載の半導体装置の製造方法。
【請求項８】
ロジック回路を構成する第１の電界効果トランジスタが形成される第１の領域において、シリサイド層を有する電界効果トランジスタが形成される領域に、シサイド反応を阻止するシリサイドブロック層を形成せず、
シリサイド層を有しない第２の電界効果トランジスタとセンサ部からなる画素が形成される撮像領域に、前記シリサイドブロック層を形成する工程と、
前記第１の領域及び第２の領域において、前記シリサイド層が形成されない領域と前記シリサイド層が形成される領域に選択的にマスクを介して、選択的にイオン注入により不純物を導入して夫々ソース・ドレインを形成する工程と、
前記第１の電界トランジスタのシリサイド層を形成すべき電界トランジスタにシリサイド層を形成する工程とを有して、ＣＭＯＳ型の固体撮像装置を製造する
ことを特徴とする半導体装置の製造方法。
【請求項９】
前記第１の領域と前記第２の領域に対する夫々の前記イオン注入の条件が異なる
ことを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１０】
前記第２の領域への前記イオン注入の打ち込みエネルギーが、前記第１の領域への前記イオン注入の打ち込みエネルギーよりも大に設定される
ことを特徴とする請求項８記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばＣＭＯＳイメージセンサなどの固体撮像装置、ＤＲＡＭ混載ロジックＬＳＩ等に代表される半導体装置とその製造方法に関する。より詳しくは、高融点金属シリサイド層を形成した電界効果トランジスタと高融点金属シリサイド層を形成しない電界効果トランジスタを有した半導体装置とその製造方法に関する。
【背景技術】
【０００２】
近年、ＣＭＯＳロジック回路を有する半導体装置のプロセスでは、素子の微細化に伴い寄生抵抗を低減するために、サリサイド技術を用いてＭＯＳトランジスタのソース・ドレイン領域に高融点金属シリサイド層を形成する方法を用いるのが一般的である。サイサイド技術とは、ＭＯＳトランジスタのシリコンゲート電極及びソース・ドレイン領域の表面に高融点金属シリサイド層を形成する工程である。このようなＣＭＯＳロジック回路を有するデバイスとしては、例えばＣＭＯＳイメージセンサやＤＲＡＭ混載ロジックＬＳＩ等の機能デバイスがある。
【０００３】
一方、ソース・ドレイン領域に高融点金属シリサイド層を形成する電界効果トランジスタ（即ちＭＯＳトランジスタ）領域と、接合リークが問題となる電界効果トランジスタ（即ちＭＯＳトランジスタ）領域とを１つのシリコン半導体チップに形成することは技術的に困難である。高融点金属シリサイド層は、ソース・ドレイン領域の表面に高融点金属を形成し、シリコンと高融点金属とを反応させて形成される。しかし、シリコンと高融点金属とが完全反応せず、幾らかの確率で未反応の高融点金属が拡散して接合付近に残るときには、この残った高融点金属が核となって接合リークの増大を引き起こす。
【０００４】
高融点金属シリサイド層を有する半導体装置に関しては、例えば特許文献１に記載されている。
【特許文献１】特開平２−１４２１２７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、高融点金属シリサイド層を形成するＭＯＳトランジスタと、接合リークが問題となるＭＯＳトランジスタとを１つのシリコン半導体チップに形成するには、高融点金属シリサイド層を形成する前に接合リークが問題となるＭＯＳトランジスタ側をシリサイド反応を阻止するシリサイドブロック層で被覆する製造方法が考えられる。
【０００６】
図１９は、この製造方法の例を示す。図１９Ａに示すように、シリコン半導体基板１の高融点金属シリサイド層を形成しない第１の領域２に、ゲート絶縁膜５を介してシリコンゲート電極６を形成し、絶縁膜を形成した後のエッチバックにより、シリコンゲート電極６の側壁にサイドウォール７を形成する。また、同時工程で高融点金属シリサイド層を形成する第２の領域３に、ゲート絶縁膜５を介してシリコンゲート電極６を形成し、絶縁膜を形成した後のエッチバックにより、シリコンゲート電極６の側壁にサイドウォール７を形成する。次いで、第１の領域の全面に例えば絶縁膜からなるシリサイドブロック層８を形成する。次いで、第１の領域２及び第２の領域３に対して、シリコンゲート電極６及びサイドウォール７をマスクに自己整合的に、同時のイオン注入により不純物９を導入して夫々ソース・ドレイン領域１１、１２及び１３、１４を形成する。
【０００７】
次に、図１９Ｂに示すように、第２の領域のシリコンゲート電極６とソース・ドレイン領域１３、１４の表面に高融点金属を被着し、高融点金属とシリコンとを反応させて高融点金属シリサイド層１０を形成する。これによって、第１の領域２に高融点金属シリサイド層１０が形成されないＭＯＳトランジスタＴｒ1が形成され、第２の領域３に高融点金属シリサイド層１０が形成されたＭＯＳトランジスタＴｒ2 が形成される。
【０００８】
しかし、この製造方法の場合、高融点金属シリサイド層１０を形成しない第１の領域２には、ソース・ドレイン領域１１、１２を形成する際のイオン注入時に、高融点金属シリサイド層１０を形成する第２の領域３よりも厚い積層膜であるシリサイドブロック層８が存在しているので、不純物が深く注入されないという問題がある。この結果、第１の領域２のソース・ドレイン領域１２、１３と、第２の領域３のソース・ドレイン領域１３、１４が異なる深さになる。即ち、第１の領域のソース・ドレイン領域１１、１２の深さｈ1 が第２の領域のソース・ドレイン領域１３、１４の深さｈ2 より浅くなり、高融点金属シリサイド層１０を有しないＭＯＳトランジスタＴｒ1 と高融点金属シリサイド層１０を有するＭＯＳトランジスタＴｒ2 のトランジスタ特性（即ちソース・ドレイン領域の寄生抵抗、ソース・ドレイン領域と電極とのコンタクト抵抗など）の劣化を招く。
【０００９】
上記の製造方法を、例えば接合リークが問題となるＤＲＡＭセンサやフォトダイオードによるセンサ部を有する、ＤＲＡＭ混載ロジックＬＳＩやＣＭＯＳイメージセンサの製造に適用した場合にも、同様な不都合を生じる。
【００１０】
本発明は、上述の点に鑑み、１つの半導体チップに搭載された高融点金属シリサイド層を有する電界効果トランジスタと高融点金属シリサイド層を有しない電界効果トランジスタにおける、各トランジスタ特性の最適化を可能にした半導体装置及びその製造方法を提供するものである。
【課題を解決するための手段】
【００１１】
本発明に係る半導体装置は、半導体基板にシリサイド層が形成された第１の電界効果トランジスタと、シリサイド層が形成されない第２の電界効果トランジスタを有し、第１の電界効果トランジスタと第２の電界効果トランジスタの夫々のソース・ドレイン領域の深さを同等に設定して成ることを特徴とする。
本発明の半導体装置における好ましい形態としては、第２の電界効果トランジスタにシリサイド反応を阻止するためのシリサイドブロック層を形成することが適当である。
【００１２】
本発明に係る半導体装置は、第１の領域にロジック回路を構成する第１の電界効果トランジスタが形成され、第２の領域にシリサイド層が形成されない第２の電界効果トランジスタとセンサ部からなる画素を有した撮像領域が形成され、第１の電界効果トランジスタはシリサイド層が形成された電界効果トランジスタを有し、第１の電界効果トランジスタと第２の電界効果トランジスタの夫々のソース・ドレイン領域の深さが同等に設定され、ＣＭＯＳ型の固体撮像装置として用いて成ることを特徴とする。
本発明の半導体装置における好ましい形態としては、シリサイド層が形成されない電界効果トランジスタにシリサイド反応を阻止するためのシリサイドブロック層を形成することが適当である。
【００１３】
本発明に係る半導体装置の製造方法は、シリサイド層を有する第１の電界効果トランジスタが形成される第１の領域にシリサイド反応を阻止するシリサイドブロック層を形成せず、シリサイド層を有さない第２の電界効果トランジスタが形成される第２の領域に前記シリサイドブロック層を形成する工程と、第１の領域及び第２の領域に選択的に形成したマスクを介して、選択的にイオン注入により不純物を導入して夫々ソース・ドレイン領域を形成する工程と、第１の電界効果トランジスタにシリサイド層を形成する工程とを有することを特徴とする。
本発明の半導体装置の製造方法における好ましい形態としては、第１の領域と第２の領域に対する夫々の前記イオン注入の条件を異ならせることが適当である。
本発明の半導体装置の製造方法における好ましい形態としては、第２の領域へのイオン注入の打ち込みエネルギーを、第１の領域への前記イオン注入の打ち込みエネルギーよりも大に設定することが適当である。
【００１４】
本発明に係る半導体装置の製造方法は、ロジック回路を構成する第１の電界効果トランジスタが形成される第１の領域において、シリサイド層を有する電界効果トランジスタが形成される領域にシリサイド反応を阻止するシリサイドブロック層を形成せず、一方、シリサイド層を有さない第２の電界効果トランジスタとセンサ部からなる画素が形成される撮像領域にシリサイドブロック層を形成する工程と、第１の領域及び第２の領域において、シリサイド層が形成されない領域とシリサイド層が形成される領域に選択的にマスクを介して、選択的にイオン注入により不純物を導入して夫々ソース・ドレインを形成する工程と、第１の電界効果トランジスタのシリサイド層を形成すべき電界効果トランジスタにシリサイド層を形成する工程とを有して、ＣＭＯＳ型の固体撮像装置を製造することを特徴とする。
本発明の半導体装置の製造方法における好ましい形態としては、第１の領域と第２の領域に対する夫々の前記イオン注入の条件を異ならせることが適当である。
本発明の半導体装置の製造方法における好ましい形態としては、第２の領域へのイオン注入の打ち込みエネルギーを、第１の領域への前記イオン注入の打ち込みエネルギーよりも大に設定することが適当である。
【発明の効果】
【００１５】
本発明に係る半導体装置によれば、第１の電界効果トランジスタではシリサイド層が形成されているので、素子の微細化と共に、ソース・ドレイン領域の寄生抵抗を低減することができる。これにより第１の電界効果トランジスタは高速動作、低消費電力の低減が図れる。一方、第２の電界効果トランジスタでは、シリサイド層が形成されないので、シリサイド化されない金属に起因する接合リークが抑制される。そして、第１及び第２の電界効果トランジスタの夫々のソース・ドレイン領域の深さを同等に設定することにより、夫々のソース・ドレイン領域の不純物濃度も同等となる。これにより、シリサイド層を有しない第２の電界効果トランジスタのソース・ドレイン領域の寄生抵抗を低減し、また、そのソース・ドレイン領域と電極間のコンタクト抵抗を低減することができる。従って、共にトランジスタ特性が最適化されたシリサイド層を有する第１の電界効果トランジスタ及びシリサイド層を有しない第２の電界効果トランジスタを混載した高性能の半導体装置を提供することができる。
第２の電界効果トランジスタにシリサイド反応を阻止するシリサイドブロック層を有することにより、第２の電界効果トランジスタのシリコンゲート電極及びソース・ドレイン領域へのシリサイド層の形成を確実に阻止することができる。
【００１６】
本発明に係る半導体装置、すなわちＣＭＯＳ型の固体撮像装置によれば、撮像領域の周辺のロジック回路を構成する第１の電界効果トランジスタでは、シリサイド層が形成されているので、素子の微細化と共に、ソース・ドレイン領域の寄生抵抗を低減することができる。これにより第１の電界効果トランジスタは高速動作、低消費電力の低減が図れる。一方、画素側の第２の電界効果トランジスタでは、シリサイド層が形成されないので、シリサイド化されない金属に起因する接合リークが抑制される。そして、ロジック回路側の第１の電界効果トランジスタ及び画素側の第２の電界効果トランジスタの夫々のソース・ドレイン領域の深さを同等に設定することにより、夫々のソース・ドレイン領域の不純物濃度も同等となる。これにより、画素側のシリサイド層を有しない第２の電界効果トランジスタのソース・ドレイン領域の寄生抵抗を低減し、また、そのソース・ドレイン領域と電極間のコンタクト抵抗を低減することができる。従って、ロジック回路側及び画素側において、共にトランジスタ特性が最適化された電界効果トランジスタがえられ、高性能のＣＭＯＳ型の固体撮像装置を提供することができる。
画素側の第２の電界効果トランジスタにシリサイド反応を阻止するシリサイドブロック層を有することにより、第２の電界効果トランジスタのシリコンゲート電極及びソース・ドレイン領域へのシリサイド層の形成を確実に阻止することができる。
【００１７】
本発明に係る半導体装置の製造方法によれば、第１の領域にはシリサイドブロック層を形成せず、第２の領域にはシリサイドブロック層を形成し、第１及び第２の領域に対して選択的に不純物をイオン注入することにより、第１及び第２の領域に最適条件でソース・ドレイン領域を形成することができる。すなわち、第１及び第２の領域に形成する第１及び第２の電界効果トランジスタのソース・ドレイン領域の深さ、及び不純物濃度を、共に同程度にすることができる。そして、第２の領域にはシリサイドブロック層を有することにより、第１の領域の第１の電界効果トランジスタにのみシリサイド層を形成することができる。これによって、シリサイド層を有する電界効果トランジスタ及びシリサイド層を有しないトランジスタのトランジスタ特性を共に最適化することができ、両電界効果トランジスタを混載した高性能の半導体装置を製造することができる。
【００１８】
第１領域と第２領域に対する夫々のイオン注入の条件を異にすることにより、第１及び第２の電界効果トランジスタの夫々のトランジスタ特性を最適化することができる。
シリサイドブロック層を有する第２の領域へのイオン注入の打ち込みエネルギーを、シリサイドブロック層を有しない第１の領域へのイオン打ち込みエネルギーより大に設定することにより、第１及び第２の領域に形成されるソース・ドレイン領域における深さ、不純物濃度を同等にすることができる。従って、第１及び第２の電界効果トランジスタのトランジスタ特性を最適化することができる。
【００１９】
本発明に係る半導体装置の製造方法、すなわちＣＭＯＳ型の固体撮像装置の製造方法によれば、ロジック回路側の第１の領域にはシリサイドブロック層を形成せず、画素側の第２の領域にはシリサイドブロック層を形成し、第１及び第２の領域に対して選択的に不純物をイオン注入することにより、ロジック回路側の第１の領域及び画素側の第２の領域に最適条件でソース・ドレイン領域を形成することができる。すなわち、ロジック回路側の第１の電界効果トランジスタ及び画素側の第２の電界効果トランジスタの夫々のソース・ドレイン領域の深さ、及び不純物濃度を、共に同程度にすることができる。そして、画素側にはシリサイドブロック層を有することにより、ロジック回路側の第１の電界効果トランジスタにのみシリサイド層を形成することができる。これによって、ロジック回路側のシリサイド層を有する電界効果トランジスタ及び画素側のシリサイド層を有しない電界効果トランジスタのトランジスタ特性を共に最適化することができ、高性能のＣＭＯＳ型の固体撮像装置を製造することができる。
【００２０】
ロジック回路側の第１領域と画素側の第２領域に対する夫々のイオン注入の条件を異にすることにより、ロジック回路側及び画素側の第１及び第２の電界効果トランジスタの夫々のトランジスタ特性を最適化することができる。
シリサイドブロック層を有する画素側の第２の領域へのイオン注入の打ち込みエネルギーを、シリサイドブロック層を有しないロジック回路側の第１の領域へのイオン打ち込みエネルギーより大に設定することにより、第１及び第２の領域に形成されるソース・ドレイン領域における深さ、不純物濃度を同等にすることができる。従って、ロジック回路側及び画素側の電界効果トランジスタのトランジスタ特性を最適化することができる。
【発明を実施するための最良の形態】
【００２１】
以下、図面を参照して本発明の半導体装置及びその製造方法の実施の形態を説明する。
【００２２】
先ず、本実施の形態の理解を容易にするために、図１５〜図１８を用いて比較例に係る半導体装置の製造方法を説明する。この半導体装置は、同一の半導体基板上に高融点金属シリサイド層を有するＣＭＯＳトランジスタと、高融点金属シリサイド層を有しないＣＭＯＳトランジスタとを混載した半導体装置に適用した場合である。
【００２３】
図１５Ａに示すように、第１導電型、例えばｎ型のシリコン半導体基板１１を用意し、この半導体基板１１の高融点金属シリサイド層を有するＭＯＳトランジスタが形成される第１の領域１２と、高融点金属シリサイド層を有しないＭＯＳトランジスタが形成される第２の領域１３に対して、夫々ｎチャネルＭＯＳトランジスタを形成すべき領域に第２導電型、例えばｐ型の半導体ウェル領域１４、１５を形成する。さらに、半導体基板１１に素子分離領域、例えば選択酸化によるフィールド絶縁膜１６を形成した後、ゲート絶縁膜（例えばシリコン酸化膜）１７を介して夫々のＭＯＳトランジスタに対応する位置にポリシリコンからなるゲート電極１８、１９、２０、２１を形成する。
【００２４】
次に、図１５Ｂに示すように、夫々ｎチャネルＭＯＳトランジスタを形成すべきｐ型半導体ウェル領域１４、１５及びｐチャネルＭＯＳトランジスタを形成すべきｎ型半導体領域２２、２３に、ゲート電極１８〜２１をマスクに自己整合的にＬＤＤ構造の低不純物濃度領域２５、２６、２７、２８を形成する。即ち、例えば、ｎ型半導体領域２２、２３上を例えばフォトレジストマスクで覆って、リン（ｐ）を打ち込みエネルギー２０ＫｅＶ、ドーズ量４×１０１３／ｃｍ２の条件でｐ型半導体ウェル領域１４、１５にｎ- 半導体領域２５、２７を形成する。次いでｐ型半導体領域１４、１５上をフォトレジストマスクで覆って、ボロン（Ｂ）（ＢＦ２）を打ち込みエネルギー２５ＫｅＶ、ドーズ量３．５×１０１４／ｃｍ２の条件でｎ型半導体領域２２、２３にｐ- 半導体領域２６、２８を形成する。
【００２５】
次に、図１６Ｃに示すように、ゲート電極１８〜２１上を含む基板の全面にシリコン酸化（ＳｉＯ２ ）膜３１及びシリコン窒化（ＳｉＮ）膜３２をＣＶＤ（化学気相成長）法により堆積する。シリコン酸化膜３１の膜厚は１０ｎｍ程度、シリコン窒化膜３２の膜厚は３０ｎｍ程度とすることができる。
【００２６】
次に、図１６Ｄに示すように、高融点金属シリサイド層を形成しない領域１３上に選択的にレジストマスク３３を形成し、レジストマスク３３を介して異方性エッチングにより、高融点金属シリサイド層を形成する領域１２側のシリコン酸化膜３１及びシリコン窒化膜３２を除去する。このとき、高融点金属シリサイド形成領域１２側のゲート電極１８、１９の側壁にシリコン酸化膜３１とシリコン窒化膜３２の２層のサイドウォール部３４が形成される。
【００２７】
次に、図１７Ｅに示すように、レジストマスク３３を除去した後、基板全面上に例えば膜厚が９０ｎｍ程度のシリコン酸化膜３６をＣＶＤ法により堆積する。
【００２８】
次に、図１７Ｆに示すように、基板上のシリコン酸化膜３６を異方性エッチングにより除去する。このとき、高融点金属シリサイド形成領域１２側では、ゲート電極１８、１９の側壁に、シリコン酸化膜３１、シリコン窒化膜３２及びシリコン酸化膜３６の３層のサイドウォール３７が形成される。また、高融点金属シリサイドを形成しない領域１３側では、ゲート電極２０、２１の側壁に対応したシリコン窒化膜３２上の部分にシリコン酸化膜３６によるサイドウォール３８が形成される。
【００２９】
次に、図１８Ｇに示すように、ｎチャネルＭＯＳ領域にサイドウォール３７及び３８をマスクにして、ｎ型不純物をイオン注入してｎ+ ソース・ドレイン領域４３、４４、４７、４８を選択的に形成する。ｎ型不純物のイオン注入条件は、例えばリン（Ｐ）を打ち込みエネルギー２０ｋｅＶ、ドーズ量２×１０１５／ｃｍ２でイオン注入を行う。このとき、高融点金属シリサイドを形成しない領域１３では、ゲート電極を含む全面にシリコン酸化膜３１及びシリコン窒化膜３２の積層膜によるシリサイドブロック層が残っているので、ｎ＋ ソース・ドレイン領域４５、４６は、高融点金属シリサイド形成領域１２のｎ＋ ソース・ドレイン領域４１、４２より浅く形成される。
また、ｐチャネルＭＯＳ領域にサイドウォール３７及び３８をマスクにして、ｐ型不純物をイオン注入してｐ＋ ソース・ドレイン領域４３、４４、４７、４８を選択的に形成する。ｐ型不純物のイオン注入条件は、例えばボロン（Ｂ）を打ち込みエネルギー７ｋｅＶ、ドーズ量２×１０１５／ｃｍ２でイオン注入を行う。このとき、高融点金属シリサイドを形成しない領域１３では、ゲート電極を含む全面にシリコン酸化膜３１及びシリコン窒化膜３２の積層膜によるシリサイドブロック層が残っているので、ｐ＋ ソース・ドレイン領域４７、４８は、高融点金属シリサイド形成領域１２のｐ＋ ソース・ドレイン領域４３、４４より浅く形成される。これらｎ型不純物及びｐ型不純物にイオン注入は、図示せざるも、レジストマスクを介して選択的に行われる。
【００３０】
次に、図１８Ｈに示すように、基板全面上に高融点金属の例えばコバルト（Ｃｏ）膜を形成し、熱処理して、ポリシリコンのゲート電極１８、１９、ｎ＋ ソース・ドレイン領域４１、４２及びｐ＋ ソース・ドレイン領域４３、４４上にコバルトシリサイド（ＣｏＳｉ）層４９を反応生成させる。このとき、シリコン酸化膜３１及びシリコン窒化膜３２で被覆されている領域１３側では、コバルト（Ｃｏ）膜がシリコン（Ｓｉ）と接していないので、コバルトシリサイド層は生成しない。その後、余剰のコバルト膜を除去する。このようにして、一方の領域１２に高融点金属シリサイド層４９を有するｎチャネルＭＯＳトランジスタＴｒ1 及びｐチャネルＭＯＳトランジスタＴｒ2 からなるＣＭＯＳトランジスタが形成され、他方の領域１３に高融点金属シリサイド層を有しないｎチャネルＭＯＳトランジスタＴｒ3 及びｐチャネルＭＯＳトランジスタＴｒ4 からなるＣＭＯＳトランジスタが形成された、半導体装置５１を得る。
【００３１】
この図１５〜図１８の製造方法で製造されたＣＭＯＳトランジスタを有する半導体装置５１によれば、高融点金属シリサイド層を形成する側と形成しない側とのｎ＋ ソース・ドレイン領域（４１、４２）及び（４５、４６）同志、ｐ＋ ソース・ドレイン領域（４３、４４）及び（４７、４８）同志を、それぞれ同一のイオン注入工程で形成している。このため、直接シリコン基板にイオン注入する領域と、シリサイド反応を阻止するシリサイドブロック沿うとなる第１及び第２の絶縁膜３１及び３２の２層膜を介してイオン注入する領域では、互いにイオン注入ピーク位置Ｒｐが異なり、ソース・ドレイン領域の不純物濃度、ソース・ドレイン領域の拡散深さ（いわゆる接合深さ）が異なることになり、トランジスタ特性に違いが生じる。
【００３２】
すなわち、高融点金属シリサイド層４９を有しないＭＯＳトランジスタＴｒ3 ，Ｔｒ4 のソース・ドレイン領域４５〜４８の接合深さＸｊ2 が、高融点金属シリサイド層４９を有するＭＯＳトランジスタＴｒ1 ，Ｔｒ2 のソース・ドレイン領域４１〜４４の接合深さＸｊ1 より浅くなる。また、ＭＯＳトランジスタＴｒ3 ，Ｔｒ4 のソース・ドレイン領域の不純物濃度がＭＯＳトランジスタＴｒ１，Ｔｒ2 のソース・ドレイン領域の不純物濃度より低くなる傾向となる。さらに、ソース・ドレイン領域の不純物濃度の違いにより、ソース・ドレイン電極とソース・ドレイン領域とのコンタクト抵抗も異なる殊になる。このため、ＭＯＳトランジスタ（Ｔｒ1 ，Ｔｒ2 ）とＭＯＳトランジスタ（Ｔｒ3 ，Ｔｒ4 ）とのトランジスタ特性が異なり、半導体装置５１全体として見たときどちらかの素子特性の劣化を招くことになる。
【００３３】
次に、図１〜図６に本発明に係る半導体装置及びその製造方法の一実施の形態を説明する。本例は、上述した比較例と同様に同一半導体基板上に高融点金属シリサイド層を有するＣＭＯＳトランジスタと、高融点金属シリサイド層を有しないＣＭＯＳトランジスタとを混載した半導体装置の製造に適用した場合である。
【００３４】
図１Ａに示すように、第１導電型、例えばｎ型のシリコン半導体基板６１を用意し、この半導体基板６１の高融点金属シリサイド層を有するＭＯＳトランジスタが形成される第１の領域６２と、高融点金属シリサイド層を有しないＭＯＳトランジスタが形成される第２の領域６３に対して、夫々ｎチャネルＭＯＳトランジスタを形成すべき領域に第２導電型、例えばｐ型の半導体ウェル領域６４、６５を形成する。さらに、半導体基板６１に素子分離領域、例えば選択酸化によるフィールド絶縁膜６６を形成した後、ゲート絶縁膜（例えばシリコン酸化膜）６７を介して夫々のＭＯＳトランジスタに対応する位置にポリシリコンからなるゲート電極６８、６９、７０、７１を形成する。
【００３５】
次に、図１Ｂに示すように、夫々ｎチャネルＭＯＳトランジスタを形成すべきｐ型半導体ウェル領域６４、６５及びｐチャネルＭＯＳトランジスタを形成すべきｎ型半導体領域７２、７３に、ゲート電極６８〜７１をマスクに自己整合的にＬＤＤ構造の低不純物濃度領域７５、７６、７７、７８を形成する。即ち、例えば、ｎ型半導体領域７２、７３上を例えばフォトレジストマスクで覆って、リン（ｐ）を打ち込みエネルギー２０ＫｅＶ、ドーズ量４×１０１３／ｃｍ２の条件でｐ型半導体ウェル領域６４、６５にｎ- 領域７５、７７を形成する。次いでｐ型半導体領域６４、６５上をフォトレジストマスクで覆って、ボロン（Ｂ）（ＢＦ２）を打ち込みエネルギー２５ＫｅＶ、ドーズ量３．５×１０１４／ｃｍ２の条件でｎ型半導体領域７２、７３にｐ- 領域７６、７８を形成する。
【００３６】
次に、図２Ｃに示すように、ゲート電極６８〜７１上を含む基板の全面に第１の絶縁膜、例えばシリコン酸化（ＳｉＯ２）膜８１及び第２の絶縁膜、例えばシリコン窒化（ＳｉＮ）膜８２をＣＶＤ（化学気相成長）法により堆積する。シリコン酸化膜８１の膜厚は１０ｎｍ程度、シリコン窒化膜８２の膜厚は３０ｎｍ程度とすることができる。この第１及び第２の絶縁膜８１及び８２は、後述するようにシリサイド反王を阻止するシリサイドブロック層となるものである。
【００３７】
次に、図２Ｄに示すように、高融点金属シリサイド層を形成しない領域６３上に選択的にレジストマスク８３を形成し、レジストマスク８３を介して異方性エッチングにより、高融点金属シリサイド層を形成する領域６２側の第１の絶縁膜８１及び第２の絶縁膜８２を除去する。このとき、高融点金属シリサイド形成領域６２側のゲート電極６８、６９の側壁に第１の絶縁膜８１と第２の絶縁膜８２の２層のサイドウォール部８４が形成される。
【００３８】
次に、図３Ｅに示すように、レジストマスク８３を除去した後、基板全面上に第３の絶縁膜、例えば膜厚が９０ｎｍ程度のシリコン酸化膜８６をＣＶＤ法により堆積する。
【００３９】
次に、図３Ｆに示すように、基板上の第３の絶縁膜８６を異方性エッチングにより除去する。このとき、高融点金属シリサイド形成領域６２側では、ゲート電極６８、６９の側壁に、第１の絶縁膜８１、第２の絶縁膜８２及び第３の絶縁膜８６の３層のサイドウォール８７が形成される。また、高融点金属シリサイドを形成しない領域６３側では、ゲート電極７０、７１の側壁に対応した第２の絶縁膜３２上の部分に第３の絶縁膜８６によるサイドウォール８８が形成される。
【００４０】
次に、図４Ｇに示すように、高融点金属シリサイド層を形成する領域６２側のｎチャネルＭＯＳ領域６２１のみが開口し、他の領域が被覆されるようにレジストマスク１０３を形成する。このｎチャネルＭＯＳ領域６２１にサイドウォール８７をマスクにして、ｎ型不純物をイオン注入し、自己整合的にＬＤＤ構造のソース・ドレイン領域の高不純物濃度領域、即ちｎ+ 領域９１、９２形成する。ｎ型不純物のイオン注入条件は、例えばリン（Ｐ）を打ち込みエネルギー２０ｋｅＶ、ドーズ量２×１０１５／ｃｍ２でイオン注入を行う。
【００４１】
次に、図４Ｈに示すように、高融点金属シリサイド層を形成しない領域６３側のｎチャネルＭＯＳ領域６３１のみが開口し、他の領域が被覆されるようにレジストマスク１０４を形成する。このｎチャネルＭＯＳ領域６３１にサイドウォール８８をマスクにして、ｎ型不純物をイオン注入し、自己整合的にＬＤＤ構造のソース・ドレイン領域の高不純物濃度領域、即ちｎ＋ 領域９５、９６形成する。ｎ型不純物のイオン注入条件は、例えばリン（Ｐ）を打ち込みエネルギー５５ｋｅＶ、ドーズ量２×１０１５／ｃｍ２でイオン注入を行う。
【００４２】
次に、図５Ｉに示すように、高融点金属シリサイド層を形成する領域６２側のｐチャネルＭＯＳ領域６２２のみが開口し、他の領域が被覆されるようにレジストマスク１０５を形成する。このｐチャネルＭＯＳ領域６２２にサイドウォール８７をマスクにして、ｐ型不純物をイオン注入し、自己整合的にＬＤＤ構造のソース・ドレイン領域の高不純物濃度領域、即ちｐ＋ 領域９３、９４形成する。ｐ型不純物のイオン注入条件は、例えばボロン（Ｂ）を打ち込みエネルギー７ｋｅＶ、ドーズ量２×１０１５／ｃｍ２でイオン注入を行う。
【００４３】
次に、図５Ｊに示すように、高融点金属シリサイド層を形成しない領域６３側のｐチャネルＭＯＳ領域６３２のみが開口し、他の領域が被覆されるようにレジストマスク１０６を形成する。このｐチャネルＭＯＳ領域６３２にサイドウォール８８をマスクにして、ｐ型不純物をイオン注入し、自己整合的にＬＤＤ構造のソース・ドレイン領域の高不純物濃度領域、即ちｐ＋ 領域９７、９８形成する。ｐ型不純物のイオン注入条件は、例えばボロン（Ｂ）を打ち込みエネルギー１８ｋｅＶ、ドーズ量２×１０１５／ｃｍ２でイオン注入を行う。
【００４４】
次に、図６に示すように、基板全面上に高融点金属膜、例えばコバルト（Ｃｏ）膜を形成し、熱処理して、ポリシリコンのゲート電極６８、６９上と、ｎ+ 領域９１、９２及びp＋ 領域９３、９４上とにコバルトシリサイド（ＣｏＳｉ）層９９を反応生成させる。このとき、第１の絶縁膜８１及び第２の絶縁膜８２からなるシリサイドブロック層で被覆されている領域６３側では、コバルト（Ｃｏ）膜がシリコン（Ｓｉ）と接していないので、コバルトシリサイド層は生成しない。その後、余剰のコバルト膜を除去する。このようにして、一方の領域６２に高融点金属シリサイド層９９を有するｎチャネルＭＯＳトランジスタＴｒ1 及びｐチャネルＭＯＳトランジスタＴｒ2 からなるＣＭＯＳトランジスタが形成され、他方の領域６３に高融点金属シリサイド層を有しないｎチャネルＭＯＳトランジスタＴｒ3 及びｐチャネルＭＯＳトランジスタＴｒ4 からなるＣＭＯＳトランジスタが形成された目的の半導体装置１０１を得る。
【００４５】
本実施の形態に係る半導体装置１０１によれば、ＭＯＳトランジスタＴｒ1 ，Ｔｒ2 では高融点金属シリサイド層を有するので、素子の微細化と共に、寄生抵抗の低減が図られ、高速動作、消費電力低減を可能にする。ＭＯＳトランジスタＴｒ3 ，Ｔｒ４では高融点金属シリサイド層を有さないので、高融点金属に起因する接合リークが抑制される。そして、各ＭＯＳトランジスタＴｒ1 〜Ｔｒ4 の接合深さＸｊ3 ，Ｘｊ4 、不純物濃度を同じにすることにより、各トランジスタ特性を最適化することができる。従って、共にトランジスタ特性を最適化した高融点金属シリサイド層を有するＣＭＯＳトランジスタ及び高融点金属シリサイドを有しないＣＭＯＳトランジスタを混載した半導体装置１０１を提供することができる。
【００４６】
本実施の形態に係る半導体装置１０１の製造方法によれば、高融点金属シリサイド層を形成する側のソース・ドレイン領域のｎ＋ 領域９１、９２、ｐ＋ 領域９３、９４を形成するためのイオン注入工程と、高融点金属シリサイド層を形成しない側のソース・ドレイン領域のｎ＋ 領域９５、９６、ｐ＋ 領域９７、９８を形成するためのイオン注入工程を、それぞれイオン注入条件を最適にして別々に行っている。このようにイオン注入を選択的に行うことにより、高融点金属シリサイド層を有するＭＯＳトランジスタＴｒ1 ，Ｔｒ2 のソース・ドレイン領域９１〜９４の接合深さＸｊ3 と、高融点金属シリサイド層を有しないＭＯＳトランジスタＴｒ3 ，Ｔｒ4 のソース・ドレイン領域９５〜９８の接合深さＸｊ4 とを同じにすることができる。また、ＭＯＳトランジスタＴｒ1 ，Ｔｒ2 のソース・ドレイン領域９１〜９４の不純物濃度と、ＭＯＳトランジスタＴｒ3 ，Ｔｒ4 のソース・ドレイン領域９５〜９８の不純物濃度とを同じにすることができる。さらに夫々ソース・ドレイン領域の不純物濃度を同じにできるので、特に、高融点金属シリサイド層を有しない側のＭＯＳトランジスタＴｒ3 ，Ｔｒ4 のソース・ドレイン領域９５〜９８の抵抗、ＭＯＳトランジスタＴｒ3 ，Ｔｒ4 のソース・ドレイン領域９５〜９８とこれらに接続されるソース・ドレイン電極（図示せず）とのコンタクト抵抗を、高融点金属シリサイド層を有する側のＭＯＳトランジスタＴｒ1 ，Ｔｒ2 と同程度に低減することができる。
【００４７】
次に、図７〜図１４を用いて、本発明に係る半導体装置及びその製造方法をＣＭＯＳ型の固体撮像装置に適用した他の実施の形態を説明する。
本実施の形態に係る固体撮像装置１１１は、図７に示すように、センサ部となるフォトダイオードと複数のＭＯＳトランジスタで構成された画素１１２が複数個マトリックス状に配列されてなる撮像領域１１３と、この撮像領域１１３の周辺に形成されたＣＭＯＳロジック回路部１１４、１１５及びアナログ回路部１１６、１１７とを有して構成される。画素１１２を構成するＭＯＳトランジスタは、その数が画素の構成に応じて異なるも、少なくともフォトダイオード駆動用ＭＯＳトランジスタ、即ちフォトダイオードの信号電荷を読み出すための読出し用ＭＯＳトランジスタ及びフォトダイオードの信号を出力するための信号出力用ＭＯＳトランジスタ等を有している。固体撮像装置１１１は、これら撮像領域１１３と周辺のＣＭＯＳロジック回路部１１４、１１５及びアナログ回路部１１６、１１７を１チップとして構成する共通の半導体基板に混載して構成される。
【００４８】
図８は、図７のＣＭＯＳロジック回路部１１４と撮像領域１１３の１画素１１２に対応したＡーＡ線上の断面構造を示す。
本実施の形態のＣＭＯＳ型の固体撮像装置１１１では、図８に示すように、第１導電型、本例ではｎ型の共通の半導体基板１２１に素子分離領域１２２が形成され、半導体基板１２１の所要領域に撮像領域１１３を構成する画素１１２が形成され、半導体基板１２１の他の所要領域にＣＭＯＳロジック回路部１１４が形成される。画素１１２側のＭＯＳトランジスタではソース・ドレイン領域での接合リークが生じないように高融点金属シリサイド層を形成せず、ＣＭＯＳロジック回路部１１４側のＭＯＳトランジスタでは低抵抗化のために高融点金属シリサイド層を形成するように構成される。
【００４９】
ＣＭＯＳロジック回路部１１４は、ｎ型半導体基板１２１の深い位置に第１、第２のＭＯＳトランジスタ形成領域１２５〜１２６にわたり第２導電型、したがってｐ型の不純物を導入したｐ型半導体ウェル領域１３０が形成される。第１のＭＯＳトランジスタ形成領域１２５には、基板表面からｐ型半導体ウェル領域１３０に達するｎ型半導体ウェル領域１３１が形成される。また、第２のＭＯＳトランジスタ形成領域１２６には、基板表面からｐ型半導体ウェル領域１３０に達するｐ型半導体ウェル領域１３２が形成される。
【００５０】
ｎ型半導体ウェル領域１３１及びｐ型半導体ウェル領域１３２上には、ゲート絶縁膜１３３を介して夫々ポリシリコン膜によるゲート電極３０３及び３０４が形成される。ｎ型半導体ウェル領域１３１には、ゲート電極３０３を挟んでｐ- 領域３１３及びp＋ 領域３２３からなるＬＤＤ構造のソース・ドレイン領域が形成され、ｐチャネルＭＯＳトランジスタＴｒ13が形成される。ｐ型半導体ウェル領域１３２には、ゲート電極３０４を挟んでｎ- 領域３１４及びｎ+ 領域３２４からなるＬＤＤ構造のソース・ドレイン領域が形成され、ｎチャネルＭＯＳトランジスタＴｒ14が形成される。このｐ型チャネルＭＯＳトランジスタＴｒ13とｎ型チャネルＭＯＳトランジスタＴｒ14とでＣＭＯＳトランジスタが構成される。
【００５１】
そして、各ＭＯＳトランジスタＴｒ13，Ｔｒ14のゲート電極３０３、３０４の側壁には、第１の絶縁膜１３５、第２の絶縁膜１３６及び第３の絶縁膜１３７の３層構造のサイドウォール１３８〔１３５Ａ，１３６Ａ，１３７Ａ〕が形成される。第１及び第３の絶縁膜１３５及び１３７は例えばシリコン酸化膜で形成し、第２の絶縁膜１３６は例えばシリコン窒化膜で形成することができる。
【００５２】
ソース・ドレイン領域を構成するｐ- 領域３１３、ｎ- 領域３１４は、ゲート電極３０３、３０をマスクにしたイオン注入によりセルファラインで形成される。p＋ 領域３２３、ｎ+ 領域３２４は、サイドウォール１３８及びゲート電極３０３、３０４をマスクにしたイオン注入によりセルファラインで形成される。そして、各ＭＯＳトランジスタＴｒ3 ，Ｔｒ4 のゲート電極３０３、３０４の表面及びソース・ドレイン領域のp＋ 領域３２３、ｎ＋ 領域３２４の表面には、高融点金属シリサイド層、例えばコバルトシリサイド（ＣｏＳｉ）層１４０が形成される。なお、ＣＭＯＳロジック回路部１１５側も同様に構成される。
【００５３】
画素１１２は、ｎ型半導体基板１２１の深い位置にセンサ部形成領域１２３とＭＯＳトランジスタ形成領域１２４にわたりｐ型不純物を導入したｐ型半導体ウェル領域１４２が形成される。さらにＭＯＳトランジスタ形成領域１２４には、表面からｐ型半導体ウェル領域１４２に達するｐ型半導体ウェル領域１４３が形成される。ｐ型半導体ウェル領域１４２、１４３で囲われたセンサ部形成領域１２３には、そのｎ型半導体領域１２１Ａより不純物濃度の高いｎ型半導体領域１４４が形成される。ｎ型半導体領域１２１Ａは、半導体基板１２１の深い位置にイオン注入で形成されたｐ型半導体ウェル領域１４２で分離された半導体基板１２１の一部である。基板表面にはｎ型半導体領域１４４に接するように暗電流の低減を目的として不純物濃度の高いｐ＋ 半導体領域１４５が形成される。ｐ型半導体ウェル領域１４２、ｎ型半導体領域１２１Ａ，１４４及びｐ＋ 半導体領域１４５によってフォトダイオードのセンサ部１４６、すなわちＨＡＤ（Ｈｏｌｅ  Ａｃｃｕｍｕｌａｉｏｎ  Ｄｉｏｄｅ）センサが形成される。
【００５４】
一方、ＭＯＳトランジスタ形成領域１２４には、ゲート絶縁膜１４８を介して例えばポリシリコン膜によるゲート電極３０１、３０２が形成され、各ゲート電極を挟んでｎ- 領域３１１とｎ＋ 領域３２１からなるＬＤＤ構造のソース・ドレイン領域、ｎ- 領域３１２とｎ＋ 領域３２１、３２２からなるＬＤＤ構造のソース・ドレイン領域が形成される。これによって、複数のｎチャネルＭＯＳトランジスタ、例えばセンサ部１４６の信号電荷を読み出すための読出し用ＭＯＳトランジスタＴｒ11，信号を出力するための信号出力用ＭＯＳトランジスタＴｒ12が形成される。
【００５５】
そして、画素１１２の領域では、センサ部１４６上及びＭＯＳトランジスタＴｒ11，Ｔｒ12のゲート電極３０１、３０２半導体ウェハ、ソース・ドレイン領域上を被覆するように第１の絶縁膜１３５及び第２の絶縁膜１３６が堆積され、各ゲート電極３０１、３０２の側壁に第３の絶縁膜１３７によるサイドウォール１３７Ａが形成される。ソース・ドレイン領域を構成するｎ- 領域３１１、３１２はゲート電極３０１、３０２をマスクにセルファラインで形成される。ｎ＋ 領域３２１、３２２はサイドウォール１３７Ａ、ゲート電極３０１、３０２をマスクにセルファラインで形成される。
【００５６】
画素１１２のＭＯＳトランジスタＴｒ11，Ｔｒ12側では、ゲート電極３０１、３０２上、ｎ＋ 領域３２１、３２２上に高融点金属シリサイド層が形成されない。
【００５７】
画素１１２のソース・ドレイン領域のｎ＋ 領域３２１、３２２と、ＣＭＯＳロジック回路部１１４のソース・ドレイン領域の，ｐ＋ 領域３２３、ｎ＋ 領域３２４は、夫々同じ深さ、すなわち接合深さＸｊ11を同じにして形成される。
【００５８】
本実施の形態に係るＣＭＯＳ型固体撮像装置１１１によれば、ＣＭＯＳロジック回路部１１４、１１５におけるＭＯＳトランジスタＴｒ13，Ｔｒ14では、高融点金属シリサイド層１４０を有するので、素子の微細化と共に、寄生抵抗の低減が図られ、高速動作、消費電力の低減を可能にする。一方、画素１１２を構成するＭＯＳトランジスタＴｒ11，Ｔｒ12では、高融点金属シリサイド層を有しないので、ＭＯＳトランジスタＴｒ11，Ｔｒ12における高融点金属に起因する接合リークが抑制される。
そして、画素１１２側とＣＭＯＳロジック回路部１１４、１１５側の各ＭＯＳトランジスタＴｒ11，Ｔｒ12，Ｔｒ13，Ｔｒ14のソース・ドレイン領域の高濃度領域（ｎ＋ 領域、ｐ＋ 領域）の接合深さＸｊ11を同じにし、不純物濃度、すなわち同じチャネルＭＯＳトランジスタ同士の不純物濃度を同じに構成することにより、各ＭＯＳトランジスタＴｒ11〜Ｔｒ14の特性を最適化することができる。特に、高融点金属シリサイド層を形成しないソース・ドレイン領域の寄生抵抗、及びソース・ドレイン領域と電極とのコンタクト抵抗を、低減することができる。従って、高性能のＣＭＯＳ型固体撮像装置１１１を提供することができる。
【００５９】
次に、図９〜図１３を参照して、上述の実施の形態に係るＣＭＯＳ型固体撮像装置１１１の製造方法を説明する。
先ず、図９Ａに示すように、第１導電型、例えばｎ型の共通のシリコン半導体基板１２１を用意し、この半導体基板１２１に素子分離領域を形成する。素子分離領域１２２は、半導体基板１２１の表面に形成した選択酸化によるフィールド絶縁膜（シリコン酸化膜）により形成される。ＣＭＯＳロジック回路部１１４では、複数のＭＯＳトランジスタを形成する領域、本例では第１のＭＯＳトランジスタ形成領域１２５、第２のＭＯＳトランジスタ形成領域１２６を形成するように素子分離領域１２２が形成される。また、撮像領域では、各画素１１２間に対応して、また画素１１２内のセンサ部（フォトダイード）形成領域１２３、ＭＯＳトランジスタ形成領域１２４を形成するように素子分離領域１２２が形成される。
【００６０】
ＣＭＯＳロジック回路部１１４側では、各ＭＯＳトランジスタ形成領域１２５、１２６の深い位置に第２導電型であるｐ型であって同じ不純物濃度のｐ型半導体ウェル領域１３０を形成する。さらに、第２のＭＯＳトランジスタ形成領域１２６において、基板表面からｐ型半導体ウェル領域１３０に達するｐ型半導体ウェル領域１３２を形成する。第１のＭＯＳトランジスタ形成領域１２５においては、ｐ型半導体ウェル領域１３０及び１３２で囲まれたｎ型半導体ウェル領域１３１を形成する。
【００６１】
画素１１２側では、ｎ型半導体基板１２１の深い位置にｐ型半導体ウェル領域１４２を形成する。さらに、ＭＯＳトランジスタ形成領域１２４において、基板表面からｐ型半導体ウェル領域１４２に達するｐ型半導体ウェル領域１４３を形成する。センサ部形成領域１２３においては、ｐ型半導体ウェル領域１４２及び１４３で囲まれたｎ型半導体ウェル領域１１２Ａを形成し、この領域１１２Ａの表面に不純物濃度の高いｎ＋ 半導体領域１４４を形成する。
上述の各半導体ウェル領域、半導体領域はイオン注入により選択的に形成するようになす。
【００６２】
さらに、同じ図９Ａに示すように、同じ工程で、ＣＭＯＳロジック回路部１１４側の第１及び第２のＭＯＳトランジスタ形成領域１２５、１２６の基板表面にゲート絶縁膜１３３を、画素１１２側のセンサ部形成領域１２３、ＭＯＳトランジスタ形成領域１２４の基板表面にゲート絶縁膜１４８を夫々形成する。次いで、同じ工程で、ＣＭＯＳロジック回路部側の第１及び第２のＭＯＳトランジスタ形成領域１２５、１２６のゲート絶縁膜１２４上にポリシリコン膜によるゲート電極３０３、３０４を形成し、画素１１２側のＭＯＳトランジスタ形成領域１２４のゲート絶縁膜１４８上にゲート電極３０１、３０２を形成する。次いで、画素側のＭＯＳトランジスタ形成領域１２４、ＣＭＯＳロジック回路部側の第２のＭＯＳトランジスタ形成領域１２６に対して、各ゲート電極３０１、３０２、３０４をマスクにイオン注入によって自己整合的にＬＤＤ構造のソース・ドレイン領域を構成する低濃度領域、即ちｎ- 領域３１２、３１４を形成する。
【００６３】
次に、図９Ｂに示すように、画素１１２及びＣＭＯＳロジック回路部１１４にわたり、各ゲート電極３０１〜３０４上を含む全面に第１の絶縁膜１３５及び第２の絶縁膜１３６を例えばＣＶＤ法により順次堆積する。第１の絶縁膜１３５は、例えばシリコン酸化膜で形成し、第２の絶縁膜１３６は、例えばシリコン窒化膜で形成する。この第１及び第２の絶縁膜１３５及び１３６は、後述するように画素側においてシリサイド反応を阻止するシサイドブロック層となる。
【００６４】
次に、図１０Ｃに示すように、画素１１２側を選択的にレジストマスク１５１を形成した後、異方性エッチングによりＣＭＯＳロジック回路部１１４側の第１及び第２の絶縁膜１３５及び１３６をエッチバックし、ゲート電極３０３及び３０４の側壁に両絶縁膜１３５、１３６による２層のサイドウォール１５２を形成する。
【００６５】
次に、図１０Ｄに示すように、レジストマスク１５１を除去した後、画素１１２側及びＣＭＯＳロジック回路部１１４側を含む全面に第３の絶縁膜１３７を例えばＣＶＤ法により堆積する。第３の絶縁膜１３７は、例えばシリコン酸化膜で形成する。次いで、異方性エッチングによりの第３の絶縁膜１３７をエッチバックする。このとき、画素１１２側のゲート電極３０１、３０２の側壁に対応する第２の絶縁膜１３６上に第３の絶縁膜１３７による１層のサイドウォール１３７Ａが形成される。また、ＣＭＯＳロジック回路部１１４側のゲート電極３０３、３０４の側壁に第１、第２及び第３の絶縁膜１３５Ａ、１３６Ａ及び１３７Ａによる３層のサイドウォール１３８が形成される。
【００６６】
次に、図１１Ｅに示すように、ＣＭＯＳロジック回路部１１４側の例えばｎチャネルＭＯＳトランジスタを形成すべき領域、図では第２のＭＯＳトランジスタ形成領域１２６のみ開口し、他の領域の全てが被覆されるようなレジストマスク１５３を選択的に形成する。このレジストマスク１５３を介して第２のＭＯＳトランジスタ形成領域１２６に高濃度のｎ型不純物をイオン注入する。これによって、ゲート電極３０４及びサイドウォール１３８がマスクとなって基板表面に自己整合的にＬＤＤ構造のソース・ドレイン領域を構成する高不純物濃度領域、すなわちｎ＋ 領域３２４を形成する。
【００６７】
次に、図１１Ｆに示すように、レジストマスク１５３を除去し、新たに画素１１２側のｎチャネルＭＯＳトランジスタを形成すべき領域、図ではＭＯＳトランジスタ形成領域１２４のみが開口し、他の領域の全てが被覆されるようなレジストマスク１５４を選択的に形成する。このレジストマスク１５４を介してＭＯＳトランジスタ形成領域１２４に高濃度のｎ型不純物をイオン注入する。これによって、ゲート電極３０１、３０２、サイドウォール１３７Ａがマスクとなって基板表面に自己整合的にＬＤＤ構造のソース・ドレイン領域を構成する高不純物濃度領域、すなわちｎ＋ 領域３２１、３２２を形成する。このとき、ｎ＋ 領域３２１、３２２の接合深さＸｊ11及び不純物濃度がＣＭＯＳロジック回路部側のｎ＋ 領域３２４の接合深さ及び不純物濃度と同じになるように、イオン注入条件を最適化する。
【００６８】
次に、図１２Ｇに示すように、レジストマスク１５４を除去し、新たにＣＭＯＳロジック回路部側のｐチャネルＭＯＳトランジスタを形成すべき領域、図では第１のＭＯＳトランジスタ形成領域１２５のみが開口し、他の領域の全てが被覆されるようなレジストマスク１５５を形成する。このレジストマスク１５５を介してＭＯＳトランジスタ形成領域１２５に高濃度のｐ型不純物をイオン注入する。これによって、ゲート電極３０３及びサイドウォール１３８がマスクとなって基板表面に自己整合的にＬＤＤ構造のソース・ドレイン領域を構成する高不純物濃度領域、すなわちｐ＋ 領域３２３を形成する。
【００６９】
次に、図１２Ｈに示すように、レジストマスク１５５を除去し、新たに画素１１２のセンサ部形成領域１２３のみが開口し、他の領域の全てが被覆されるようなレジストマスク１５６を形成する。このレジストマスク１５６を介してセンサ部形成領域１２３に高濃度のｐ型不純物をイオン注入する。これによって、センサ部のｎ＋ 半導体領域１４４の表面にｐ＋ 半導体領域１４５を形成する。p＋ 半導体領域１４５、ｎ＋ 半導体領域１４４、ｎ半導体領域１２１Ａ及びｐ半導体ウェル領域１４２によってＨＡＤセンサが構成される。
【００７０】
次に、図１３に示すように、基板全面上に高融点金属、例えばコバルト（Ｃｏ）膜を形成し、熱処理してＣＭＯＳロジック回路部側のポリシリコン膜によるゲート電極３０３、３０４上とソース・ドレイン領域の高濃度領域（ｎ＋ 領域、p＋ 領域）３２３、３２４上とに、コバルトシリサイド（ＣｏＳｉ）層１４０を反応生成する。このとき、第１及び第２の絶縁膜１３５及び１３６からなるシリサイドブロック層で被覆されている画素側のＭＯＳトランジスタ形成領域１２４では、コバルト（Ｃｏ）膜がシリコン（Ｓｉ）と接していないので、コバルトシリサイド層は形成されない。その後、反応しない余剰のコバルト膜を除去する。このようにして、画素１１２側のＭＯＳトランジスタ形成領域１２４に高融点金属シリサイド層を有しないｎチャネルＭＯＳトランジスタＴｒ11，Ｔｒ12が形成され、ＣＭＯＳロジック回路部１１４側に高融点金属シリサイド層１４０を有したｐチャネルＭＯＳトランジスタＴｒ13，ＮチャネルＭＯＳトランジスタＴｒ14からなるＣＭＯＳトランジスタが形成された、目的とするＣＭＯＳ型の固体撮像装置１１１を得る。
【００７１】
本実施の形態に係るＣＭＯＳ型固体撮像装置１１１の製造方法によれば、ＣＭＯＳロジック回路部１１４、１１５側の高融点金属シリサイド層１４０を形成するソース・ドレイン領域のp＋ 領域、ｎ＋ 領域を形成するためのイオン注入工程と、画素１１２側の高融点金属シリサイド層を形成しないソース・ドレイン領域のｎ＋ 領域を形成するためのイオン注入工程を、それぞれイオン注入条件を最適にして別々に行っている。このようにイオン注入工程を選択的に行うことにより、ＣＭＯＳロジック回路部側の高融点金属シリサイド層１４０を有するＭＯＳトランジスタＴｒ13，Ｔｒ１４のソース・ドレイン領域の高濃度領域（ｐ＋ 領域、ｎ＋ 領域）と、画素側の高融点金属シリサイド層を有しないＭＯＳトランジスタＴｒ  １１，Ｔｒ１２のソース・ドレイン領域の高濃度領域（ｎ＋ 領域）の接合深さＸｊ11を同じにすることができる。また、ＭＯＳトランジスタＴｒ13，Ｔｒ１4 と、ＭＯＳトランジスタＴｒ11，Ｔｒ１２の不純物濃度、つまり同じチャネルＭＯＳトランジスタ同士の不純物濃度を同じにすることができる。さらに夫々の高濃度領域（ｐ＋ 領域、ｎ＋ 領域）の不純物濃度を同じにすることで、特に画素１１２側の高融点金属シリサイド層を有しないＭＯＳトランジスタＴｒ11，Ｔｒ12のソース・ドレイン領域の寄生抵抗、このソース・ドレイン領域とこれらに接続されるソース・ドレイン電極とのコンタクト抵抗を、ＣＭＯＳロジック回路部１１４、１１５側のＭＯＳトランジスタＴｒ13，Ｔｒ14と同程度に低減することができる。従って、各ＭＯＳトランジスタのトランジスタ特性を最適化したＣＭＯＳ型固体撮像装置を製造することができる。
【００７２】
上述の実施の形態では、ＣＭＯＳトランジスタを搭載した半導体装置、ＣＭＯＳ型固体撮像装置に適用した場合であるが、本発明はこれに限らない。例えば、本発明は、図１４に示すように、１メモリセルがＭＯＳトランジスタと容量からなるＤＲＡＭセル１６２と、このＤＲＡＭセル１６２の周辺のＣＭＯＳロジック回路部１６３、１６４及びアナログ回路部１６５、１６６とを混載して成る半導体装置１６１、所謂ＤＲＡＭ混載ロジック半導体集積回路（ＬＳＩ）にも適用できる。この場合、ＤＲＡＭセル１６２側のＭＯＳトランジスタには高融点金属シリサイド層を形成せず、ＣＭＯＳロジック回路部１６３、１６４側のＣＭＯＳトランジスタに高融点金属シリサイド層を形成するようにしている。このＤＲＡＭ混載ロジックＬＳＩ１６１においても、高融点金属シリサイド層の有無の各ＭＯＳトランジスタの特性を最適化することができ、高性能化を図ることができる。
【図面の簡単な説明】
【００７３】
【図１】Ａ，Ｂ  本発明に係る半導体装置及びその製造方法の一実施の形態を示す製造工程順の断面図（その１）である。
【図２】Ｃ，Ｄ  本発明に係る半導体装置及びその製造方法の一実施の形態を示す製造工程順の断面図（その２）である。
【図３】Ｅ，Ｆ  本発明に係る半導体装置及びその製造方法の一実施の形態を示す製造工程順の断面図（その３）である。
【図４】Ｇ，Ｈ  本発明に係る半導体装置及びその製造方法の一実施の形態を示す製造工程順の断面図（その４）である。
【図５】Ｉ，Ｊ  本発明に係る半導体装置及びその製造方法の一実施の形態を示す製造工程順の断面図（その５）である。
【図６】本発明に係る半導体装置及びその製造方法の一実施の形態を示す製造工程順の断面図（その６）である。
【図７】本発明に係る半導体装置をＣＭＯＳ型固体撮像装置に適用した実施の形態を示す概略構成図である。
【図８】図７のＡーＡ線上の要部の断面図である。
【図９】Ａ，Ｂ  本発明に係るＣＭＯＳ型固体撮像装置の製造方法の実施の形態を示すように、製造工程図（その１）である。
【図１０】Ｃ，Ｄ  本発明に係るＣＭＯＳ型固体撮像装置の製造方法の実施の形態を示す製造工程図（その２）である。
【図１１】Ｅ，Ｆ  本発明に係るＣＭＯＳ型固体撮像装置の製造方法の実施の形態を示す製造工程図（その３）である。
【図１２】Ｇ，Ｈ  本発明に係るＣＭＯＳ型固体撮像装置の製造方法の実施の形態を示す製造工程図（その４）である。
【図１３】本発明に係るＣＭＯＳ型固体撮像装置の製造方法の実施の形態を示す製造工程図（その５）である。
【図１４】本発明に係る半導体装置及びその製造方法をＤＲＡＭ混載ロジック半導体集積回路に適用した実施の形態を示す概略構成図である。
【図１５】Ａ，Ｂ  比較例に係る半導体装置の製造方法を示す製造工程図（その１）である。
【図１６】Ｃ，Ｄ  比較例に係る半導体装置の製造方法を示す製造工程図（その２）である。
【図１７】Ｅ，Ｆ  比較例に係る半導体装置の製造方法を示す製造工程図（その３）である。
【図１８】Ｇ，Ｈ  比較例に係る半導体装置の製造方法を示す製造工程図（その４）である。
【図１９】Ａ，Ｂ  参考例に係る半導体装置の製造方法を示す製造工程図である。
【符号の説明】
【００７４】
６１・・半導体基板、６２・・第１の領域、６３・・第２の領域、６６・・素子分離領域、６４、６５・・ｐ型半導体ウェル領域、６７・・ゲート絶縁膜、６８〜７１・ゲート電極、７２、７３・・ｎ型半導体領域、７５〜７８・・ＬＤＤの低不純物濃度領域（ｎ- 領域、ｐ- 領域）、８１・・第１の絶縁膜、８２・・第２の絶縁膜、８４・・サイドウォール、８６・・第３の絶縁膜、８７、８８・・サイドウォール、１０３〜１０６・・レジストマスク、９１〜９８・・ＬＤＤの高不純物濃度領域（p 領域、ｐ＋ 領域）、９９・・高融点金属シリサイド層、１０１・・半導体装置、１１１・・ＣＭＯＳ型固体撮像装置、１１２・・画素、１１３・・撮像領域、１１４、１１５・・ＣＭＯＳロジック回路部、１１６、１１７・・アナログ回路部、１２１・・半導体基板、１２１Ａ・・ｎ半導体基板、１２２・・素子分離領域、１２３・・センサ部形成領域、１２４〜１２６・・ＭＯＳトランジスタ形成領域、１３０・・半導体ウェル領域、１３３、１４８・・ゲート絶縁膜、１３５・・第１の絶縁膜、１３６・・第２の絶縁膜、１３７・・第３の絶縁膜、１３７Ａ、１３８・・サイドウォール、１４４・・ｎ＋半導体領域、１４５・・ｐ＋ 半導体領域、３１１、３１２、３１３、３１４・・ＬＤＤの低不純物濃度領域、３２１、３２２、３２３、３２４・・ＬＤＤの高不純物濃度領域、Ｔｒ11〜Ｔｒ14・・ＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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