(57)【要約】【課題】  高集積化を容易に実現することのできる半導体装置を提供する。【解決手段】  薄膜トランジスタ１と、該薄膜トランジスタ１に電気的に接続された多層配線構造２とを有する半導体装置であって、前記多層配線構造２が、前記薄膜トランジスタ１の半導体層１１と同層に設けられた第１の配線層１１ａを備えるように構成する。【選択図】    図３
2005236186.tif 000002
【特許請求の範囲】
【請求項１】
薄膜トランジスタと、該薄膜トランジスタに電気的に接続された多層配線構造とを有する半導体装置であって、
前記多層配線構造が、前記薄膜トランジスタの半導体層と同層上に設けられた第１の配線層を備えたことを特徴とする、半導体装置。
【請求項２】
前記多層配線構造が、前記薄膜トランジスタの半導体層と同層上に設けられた前記第１の配線層と、前記薄膜トランジスタのゲート配線層と同層に設けられた第２の配線層と、前記第２の配線層の上に絶縁膜を介して積層された第３の配線層とを備え、前記第１，第２，第３の配線層が電気的に接続されていることを特徴とする、請求項１記載の半導体装置。
【請求項３】
前記多層配線構造が、１つの前記薄膜トランジスタに対して複数設けられていることを特徴とする、請求項１又は２記載の半導体装置。
【請求項４】
前記第１の配線層が、前記薄膜トランジスタの半導体層と電気的に接続されていることを特徴とする、請求項１〜３のいずれかの項に記載の半導体装置。
【請求項５】
前記第１の配線層が、前記半導体層の表面に一部積層されることにより、該半導体層に電気的に接続されていることを特徴とする、請求項４記載の半導体装置。
【請求項６】
薄膜トランジスタと、該薄膜トランジスタに電気的に接続された多層配線構造とを有する半導体装置の製造方法であって、
基板の同一層上に、前記薄膜トランジスタの半導体層と、前記多層配線構造の第１の配線層とを形成する工程を備えたことを特徴とする、半導体装置の製造方法。
【請求項７】
前記半導体層と前記第１の配線層とを、同一の半導体膜のパターニングにより一括して形成することを特徴とする、請求項６記載の半導体装置の製造方法。
【請求項８】
前記第１の配線層を、前記半導体層よりも導電性の高い材料によって形成することを特徴とする、請求項６記載の半導体装置の製造方法。
【請求項９】
前記半導体層及び前記第１の配線層の上に絶縁膜を形成する工程と、
前記絶縁膜の上に、前記薄膜トランジスタのゲート配線層と、前記多層配線構造の第２の配線層とを同一の導電材料によって一括して形成する工程とを備えたことを特徴とする、請求項６〜８のいずれかの項に記載の半導体装置の製造方法。
【請求項１０】
前記ゲート配線層及び前記第２の配線層の上に絶縁膜を形成する工程と、
前記絶縁膜の上に、前記薄膜トランジスタのソース配線層若しくはドレイン配線層と、前記多層配線構造の第３の配線層とを同一の導電材料によって一括して形成する工程とをさらに備えたことを特徴とする、請求項９記載の半導体装置の製造方法。
【請求項１１】
前記絶縁膜を液相法により形成することを特徴とする、請求項９又は１０記載の半導体装置の製造方法。
【請求項１２】
前記絶縁膜に、上下の層を接続するためのコンタクトホールを形成する工程をさらに備えたことを特徴とする、請求項１１記載の半導体装置の製造方法。
【請求項１３】
前記配線層の形成工程が、前記コンタクトホールによって生じる前記導電材料の表面の凹凸形状をアライメントマークとして利用して、当該導電材料をパターニングする工程であることを特徴とする、請求項１２記載の半導体装置の製造方法。
【請求項１４】
前記コンタクトホールの形成工程が、当該コンタクトホールが形成される位置にマスク材を形成する工程と、該マスク材を除いた基板の全面に前記絶縁膜を形成する工程と、前記マスク材を除去する工程とを含むことを特徴とする、請求項１３記載の半導体装置の製造方法。
【請求項１５】
前記マスク材の形成工程が、感光性材料を基板全面に形成する工程と、該感光性材料に露光・現像処理を施して、前記コンタクトホールを形成する位置に前記感光性材料からなるマスク材を形成する工程とを含むことを特徴とする、請求項１４記載の半導体装置の製造方法。
【請求項１６】
前記マスク材の形成工程が、前記マスク材を含む液体材料を液滴吐出法により前記コンタクトホールを形成する位置に選択的に滴下する工程を含むことを特徴とする、請求項１４記載の半導体装置の製造方法。
【請求項１７】
請求項１〜５のいずれかの項に記載の半導体装置を備えたことを特徴とする、電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置とその製造方法並びに電子機器に関する。
【背景技術】
【０００２】
近年、半導体装置等の電子デバイスの高集積化を図る手段として、多層配線構造が採用されている。例えば係る電子デバイスの一種であるアクティブマトリクス型の液晶表示装置では、ガラス基板上に、薄膜トランジスタの半導体層や、ゲート配線層、ソース配線層、ドレイン配線層が絶縁膜を介して積層されており、必要に応じて、半導体層とソース配線層若しくはドレイン配線層との間に中間電極等が配置される。そして、これらの層間の接続が、コンタクトホールを介して行なわれている。なお、これらの構造に関しては、下記特許文献１を参照されたい。
【特許文献１】特開平５−１５０２６４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、上述の電子デバイスは、今後益々高性能化が求められることが予想されており、その素子や配線等の更なる微細化，高密度化が必要となってきている。しかし、過度に微細化を進めると断線等の問題を生じる可能性があるため、配線面積は一定以上に確保する必要がある。
本発明はこのような事情に鑑みてなされたもので、高集積化を容易に実現することのできる半導体装置とその製造方法並びに電子機器を提供することを目的とする。
【課題を解決するための手段】
【０００４】
上記の課題を解決するため、本発明の半導体装置は、薄膜トランジスタと、該薄膜トランジスタに電気的に接続された多層配線構造とを有する半導体装置であって、前記多層配線構造が、前記薄膜トランジスタの半導体層と同層に設けられた第１の配線層を備えたことを特徴とする。
本発明は、配線領域を十分に確保するために、多層配線の形成領域を、従来薄膜トランジスタの半導体層の形成にのみ使用されていた層（１層目の層）にまで広げたものである。このため本発明では、必要な配線を１層目の層に形成することによって、２層目以降の層の配線密度を実質的に下げることができ、更なる高集積化が必要となった場合に、それに容易に対応することができる。
【０００５】
本発明の半導体装置では、前記多層配線構造が、前記薄膜トランジスタの半導体層と同層に設けられた前記第１の配線層と、前記薄膜トランジスタのゲート配線層と同層に設けられた第２の配線層と、前記第２の配線層の上に絶縁膜を介して積層された第３の配線層とを備え、前記第１，第２，第３の配線層が電気的に接続された構成とすることができる。このように配線層を複数設けることで、薄膜トランジスタからの信号を様々な経路で取り出すことが可能となり、配線設計の自由度が高まる。また、第１，第２の配線層がそれぞれ、薄膜トランジスタの半導体層，ゲート配線層と同層上に設けられているため、これを前記半導体層やゲート配線層と共に一括して形成することで、製造工程を簡略化できる利点もある。
【０００６】
また本発明の半導体装置では、前記多層配線構造が、１つの前記薄膜トランジスタに対して複数設けられた構成とすることができる。こうすることで、更に信号の取り出し経路を多様化することができる。
【０００７】
また本発明の半導体装置では、前記第１の配線層が、前記薄膜トランジスタの半導体層と電気的に接続された構成とすることができる。具体的には、前記第１の配線層が、前記半導体層の表面に一部積層されることにより、該半導体層に電気的に接続されている構成とすることができる。このように第１の配線層と半導体層とを２層目以降の層を経由せずに直接接続することで、２層目以降の層の配線密度を下げることができる。
【０００８】
本発明の半導体装置の製造方法は、薄膜トランジスタと、該薄膜トランジスタに電気的に接続された多層配線構造とを有する半導体装置の製造方法であって、基板の同一層上に、前記薄膜トランジスタの半導体層と、前記多層配線構造の第１の配線層とを形成する工程を備えたことを特徴とする。
このように、従来半導体層の形成のみに使用されていた層（１層目の層）を一部配線層の形成用に利用することで、配線を過度に微細化ないし高密度化することなく、高集積化に対応することができる。
【０００９】
本発明の半導体装置の製造方法では、前記半導体層と前記第１の配線層とを、同一の半導体膜のパターニングにより一括して形成することができる。こうすることで、製造工程を簡略化することができる。
また本発明の半導体装置の製造方法では、前記第１の配線層を、前記半導体層よりも導電性の高い材料によって形成することができる。このように第１の配線層を半導体層とは別の材料によって形成することで、低抵抗な多層配線構造を実現することができる。
【００１０】
また本発明の半導体装置の製造方法では、前記半導体層及び前記第１の配線層の上に絶縁膜を形成する工程と、前記絶縁膜の上に、前記薄膜トランジスタのゲート配線層と、前記多層配線構造の第２の配線層とを同一の導電材料によって一括して形成する工程とを備えることができる。こうすることで、新たな工程を追加することなく、第２の配線層を形成することができる。なお、ゲート配線層と第２の配線層の形成方法としては、絶縁膜上に成膜された導電膜をパターニングすることによってこれらを一括形成する方法でもよいし、液滴吐出法によりゲート配線層と第２の配線層とを連続描画する方法でもよい。
【００１１】
また本発明の半導体装置の製造方法では、前記ゲート配線層及び前記第２の配線層の上に絶縁膜を形成する工程と、前記絶縁膜の上に、前記薄膜トランジスタのソース配線層若しくはドレイン配線層と、前記多層配線構造の第３の配線層とを同一の導電材料によって一括して形成する工程とを備えることができる。こうすることで、新たな工程を追加することなく、第３の配線層を形成することができる。なお、ソース配線層（若しくはドレイン配線層）と第３の配線層の形成方法としては、絶縁膜上に成膜された導電膜をパターニングすることによってこれらを一括形成する方法でもよいし、液滴吐出法によりソース配線層（若しくはドレイン配線層）と第３の配線層とを連続描画する方法でもよい。
【００１２】
また本発明の半導体装置の製造方法では、前記絶縁膜を液相法により形成することができる。このように液相プロセスを用いた場合には、絶縁膜の表面が平坦化されるので、この上に形成される配線に断線等が生じにくくなる。また、このような平坦な膜をゲート絶縁膜として利用した場合、ゲート絶縁膜を介して流れるリーク電流が低減されたり、トランジスタのゲート耐圧が高くなる等の利点もある。
【００１３】
この方法では、前記絶縁膜に、上下の層を接続するためのコンタクトホール（開口部）を形成する工程を備えることができる。この場合、前記配線層の形成工程が、前記コンタクトホールによって生じる前記導電材料の表面の凹凸形状をアライメントマークとして利用して、当該導電材料をパターニングする工程であるものとすることができる。前述のように、液相プロセスでは、膜面の平坦化によって高性能なデバイスを製造することが可能である。しかし、その一方で、デバイスの製造過程においては、膜面が平坦化されることが反ってマイナスに働くこともある。つまり、薄膜を液相プロセス（例えばスピンコート法）によって形成すると、この薄膜の下に配置されるパターンの凹凸は係る薄膜によって平坦化されるため、この薄膜の上に光を透過しない膜を成膜してパターニングしようとしても、従来のように膜面の凹凸を見てフォト工程のアライメントを行なうことはできない。例えば、薄膜トランジスタのゲート絶縁膜や層間絶縁膜を液相プロセスで形成した場合、この絶縁膜の上に形成された配線用の金属膜の表面は、凹凸のない平坦面となるため、これを下層側の半導体層や配線層に対して正確に位置決めをすることができなくなる。これに対して本方法では、絶縁膜の開孔によって生じる凹凸形状をアライメントマークとして利用するため、前述のような問題は生じない。また本方法では、この絶縁膜の開孔工程はコンタクトホールの形成工程の一環として行なわれるため、これによって新たなプロセスが追加されることはなく、又、別途基板上にアライメントマークを形成するためのエリアを確保する必要もない。
【００１４】
この方法では、前記コンタクトホールの形成工程が、当該コンタクトホールが形成される位置にマスク材を形成する工程と、該マスク材を除いた基板の全面に前記絶縁膜を形成する工程と、前記マスク材を除去する工程とを含むものとすることができる。本方法は、絶縁膜形成前に予め基板上に形成しておいたマスク材を絶縁膜形成後に除去することによって、半導体膜の形成位置に絶縁膜の非形成領域（コンタクトホール）を形成するものである。この方法では、エッチングによって絶縁膜にコンタクトホールを形成する場合に比べて基板へのダメージが少なく、又、絶縁膜が不透明な材料からなる場合にも、半導体膜の形成位置に正確にコンタクトホールを形成することができる。
【００１５】
なお、この方法では、マスク材の形成工程の具体的な形態としては、以下のものが考えられる。
（１）前記マスク材の形成工程が、感光性材料を基板全面に形成する工程と、該感光性材料に露光・現像処理を施して、前記コンタクトホールを形成する位置に前記感光性材料からなるマスク材を形成する工程とを含む工程である場合。
（２）前記マスク材の形成工程が、前記マスク材を含む液体材料を液滴吐出法により前記コンタクトホールを形成する位置に選択的に滴下する工程を含む工程である場合。
【００１６】
本発明の電子機器は、上述の半導体装置を備えたことを特徴とする。これにより、高性能な電子機器を提供することが可能となる。
【発明を実施するための最良の形態】
【００１７】
［第１実施形態］
以下、図面を参照しながら、本発明の実施の形態について説明する。図１〜図３は、本発明の半導体装置の製造方法を説明するための工程図であって、薄膜トランジスタ（ＴＦＴ）及び多層配線構造の形成される領域（素子エリア）のみを拡大して示す断面模式図である。なお、以下の全ての図面においては、図面を見やすくするため、各構成要素の膜厚や寸法の比率などは適宜異ならせてある。
【００１８】
（半導体膜の形成工程）
まず、ＴＦＴを製造するための基板１０を用意する。基板１０としては、石英基板、ガラス基板、耐熱プラスチック等の絶縁基板の他、シリコンウェハ等の半導体基板や、ステンレス等の導電性基板を使用することができる。また、基板中に含まれるナトリウム等の可動イオンが後述の半導体膜中に混入しないように、基板１０の表面には、必要に応じて、酸化シリコン膜，窒化シリコン膜，酸窒化シリコン膜等の絶縁性物質からなる下地保護膜を形成してもよい。
【００１９】
次に、基板１０の上にＴＦＴの能動層を形成するための半導体膜を成膜する。本例では、この半導体膜をアモルファスシリコン膜とするが、半導体膜はこれ以外の半導体材料、例えばゲルマニウム等であってもよい。或いは、シリコン・ゲルマニウム，シリコン・カーバイド，ゲルマニウム・カーバイド等の４族の元素複合体の半導体膜、ガリウム・ヒ素やインジウム・アンチモン等の３族元素と５族元素との複合化合物半導体膜、又は、カドミウム・セレン等の２族元素と６族元素との複合体化合物半導体膜等としてもよい。また、シリコン・ゲルマニウム・ガリウム・ヒ素等のように更に複合化合物半導体膜やこれ等の半導体膜にリン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）等のドナー元素を添加したＮ型半導体膜、あるいはホウ素、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）等のアクセプタ元素を添加したＰ型半導体膜とすることも可能である。
このような半導体膜は、ＡＰＣＶＤ法、ＬＰＣＶＤ法、ＰＥＣＶＤ法等のＣＶＤ法、あるいはスパッタ法や蒸着法などのＰＶＤ法によって形成することができる。
【００２０】
（半導体膜の結晶化工程）
次に、堆積した半導体膜の結晶化を行なう。ここで、「結晶化」という言葉は、非晶質の半導体膜に対して熱エネルギーを与え、多結晶あるいは単結晶の半導体膜に変質させること、更に、微結晶膜や多結晶膜の半導体膜に対して熱エネルギを与えて、結晶膜の膜質の改善や溶融固化による再結晶化を行なうことについても用いられる。本明細書では、非晶質の結晶化のみならず、多結晶質や微結晶質の結晶化をも含めて総て結晶化と称する。
【００２１】
半導体膜の結晶化工程は、いわゆるレーザ照射による方法、急速加熱法（ランプアニール法や熱アニール法など）、固相成長による方法等によって実現することができるが、これに限定されない。本例では、レーザアニールによってアモルファス半導体膜を多結晶半導体膜（例えばポリシリコン膜）に結晶化する。この際、レーザ光としては、紫外線域あるいはその近傍の波長を持つエキシマレーザ、アルゴンイオンレーザ、ＹＡＧレーザの第２高調波或いは第３高調波等が好適である。例えばエキシマレーザでビームの長寸が４００ｍｍのラインビームを用い、その出力強度は例えば４００ｍＪ／ｃｍ２とする。ラインビームについては、その短寸方向におけるレーザ強度のピーク値の９０％に相当する部分が各領域毎に重なるようにラインビームを走査するのがよい。
【００２２】
（素子分離工程）
次に、ＴＦＴの領域を画定するための素子分離を行う。本例では素子分離にエッチングを用いるが、素子分離技術としてはＬＯＣＯＳ法、フィールドシールド法、ＳＴＩ法などを使用することもできる。この素子分離工程により、基板１０上には、図１（ａ）に示すような所定形状の多結晶半導体膜（ＴＦＴの能動層となる半導体層）１１が形成される。
【００２３】
次に、図１（ｂ）に示すように、ＴＦＴの形成される領域、即ち、半導体膜１１の近傍に第１の配線層１１ａを形成する。この第１の配線層１１ａは、半導体膜１１に係るＴＦＴに電気的に接続されて、当該ＴＦＴからの電気信号を取り出すための多層配線構造の一部をなすものである。
この第１の配線層１１ａは、例えばスパッタ等により基板全面に半導体膜１１よりも導電性の高い材料、例えばアルミニウム等からなる導電膜を成膜し、これをパターニングすることによって形成することができる。また、導電性の高い材料を溶媒中に溶解ないし分散させた液体材料（導電材料を含む液体材料）を液滴吐出法により所定の領域に選択的に配置し、これに乾燥・焼成することによって形成してもよい。或いは前述の素子分離工程において、第１の配線層１１ａとなる半導体膜を半導体膜１１と共に一括してパターニングし、これに不純物イオンを注入して導電化してもよい。
なお本例では、第１の配線層１１ａは半導体膜１１に電気的に接続された構造とする。例えば、第１の配線層１１ａを半導体膜１１とは別の材料によって形成した場合には、この第１の配線層１１ａを半導体膜１１の表面に一部積層するように形成する。また、第１２の配線層１１ａと半導体膜１１とを同一の半導体膜のパターニングによって一括形成した場合には、第１の配線層１１ａに係る半導体膜を、ＴＦＴの能動層となる半導体膜１１を当該配線層の形成領域まで引き回す形で形成する。
【００２４】
（マスク材の形成工程）
次に、半導体膜１１及び第１の配線層１１ａの上に、該第１の配線層上に開口部（コンタクトホール）を有するゲート絶縁膜を形成する。ここではまず、図１（ｃ）に示すように、半導体膜１１の表面に柱状のマスクピラー（マスク材）Ｍを形成する。このマスクピラーＭは、後述のゲート絶縁膜１２に、第１の配線層１１ａに通じる開口部（コンタクトホール）Ｈ１を形成するためのものである。本例では、この開口部に、ゲート配線層及び第２の配線層となる導電膜を形成するとともに、該開口部によって生じる導電膜の表面の凹凸形状をアライメントマークとして利用することで、当該導電膜と下層側の半導体膜１１とのアライメントを可能としている。
【００２５】
このマスクピラーＭは、例えばレジスト等の感光性材料を基板全面に塗布した後、露光・現像・ベーク処理等を施すことによって形成することができる。また、絶縁材料を含む液体材料を液滴吐出法により前記開口部Ｈ１を形成する位置に選択的に滴下し、これを乾燥・焼成することによって形成することもできる。
この際、マスクピラーＭの厚み（高さ）は、このあと形成されるゲート絶縁膜１２の厚みと同じかそれ以上とする。これにより、マスクピラーＭがゲート絶縁膜１２の中に埋没されない（即ち、マスクピラーＭの上部がゲート絶縁膜１２の表面から突出する）ようにすることができる。
【００２６】
このマスクピラーＭには、必要に応じて硬化処理を行なうことができる。マスクピラーＭの硬化処理は、次のようにして行なう。まず、マスクピラーＭを形成した基板１０を図示しない真空チャンバに搬入し、真空チャンバ内を例えば１．３ｋＰａ（１０Ｔｏｒｒ）以下、例えば０．２Ｔｏｒｒ程度に減圧する。そして、マスクピラーＭを所定の温度、例えば１００〜１５０℃（例えば１３０℃）程度の、通常のフォトレジストのポストベーク温度に加熱するとともに、マスクピラーＭにUV光（例えば波長２５４ｎｍ程度の紫外線）を数分間照射する。これにより、マスクピラーＭは、溶存している水分が脱水されるとともに、紫外線により架橋反応が促進される。しかも、マスクピラーＭは、酸素や水分の影響を受けないため、架橋反応が進んで緻密となり、耐熱性、耐薬品性が向上する。
【００２７】
さらに、マスクピラーＭの硬化処理は、必要に応じてマスクピラーＭをポストベーク温度以上に加熱する熱処理を行なうものとしても良い。この熱処理は、例えば３００℃〜４５０℃の温度で１０分間程度行なう。これにより、非常に耐熱性、耐薬品性に優れたマスクピラーとすることができ、各種の液体成膜材料の使用が可能となる。なお、紫外線照射雰囲気は、減圧状態以外にも、例えば酸素及び水分が実質的に存在しない雰囲気（例えば窒素雰囲気）であっても良い。
本例では、マスクピラーＭに上述のような硬化処理を行ない、後述のポリシラザンゲート絶縁膜のプリベーク及び本焼成を連続して行なえるようにしている。
【００２８】
（ゲート絶縁膜の形成工程）
次に、図１（ｄ）に示すように、液相法を用いてマスクピラーＭの周囲、即ち、マスクピラーＭを除いた基板の全面に酸化シリコン等からなるゲート絶縁膜１２を形成する。ここではまず、ポリシラザンをキシレンに混合した塗布液（ポリシラザンを含む液体材料）を基板上にスピンコートし、処理温度を１００℃〜１５０℃として５分間、プリベークを行なう。続いて、処理温度を３５０℃としてWET O2雰囲気下で６０分間、熱処理を行なう（本焼成）。このように熱処理をWET O2雰囲気下で行なうことで、分極の原因となる絶縁膜中の窒素成分を少なくすることができる。本工程では、前工程でマスクピラーＭの耐熱性を高めているため、ポリシラザンの本焼成時を行なうに際してマスクピラーＭを除去する必要がない。このため、ポリシラザンゲート絶縁膜への熱処理（プリベークと本焼成）を一貫して行なうことができ、工程が容易となる。
【００２９】
なお本工程では、マスクピラーＭの上部に液体材料が付着するのを防ぐために、液体材料を塗布する前に、予めマスクピラーＭに撥液処理を施しておくことが望ましい。このマスクピラーＭの撥液処理は、四フッ化炭素などのフッ素原子を含むガスを大気圧プラズマによって分解して活性なフッ素単原子やイオンを生成し、この活性なフッ素にマスクピラーを晒すことによって行なうことができる。ただし、マスクピラーＭをフッ素原子を含む撥液性のフォトレジストによって形成した場合には、このような撥液処理は不要である。
以上により、ゲート絶縁膜１２が形成される。
【００３０】
なお本例では、液体材料の塗布方法としてスピンコート法を用いたが、塗布方法としてはこれ以外にも例えば、ディップコート法，ロールコート法，カーテンコート法，スプレー法，液滴吐出法（インクジェット法）等の公知の方法を用いることができる。また、前述の液体材料としては、ポリシラザンの他、ポリイミドやＬｏｗ−Ｋ材等をキシレン等の所定の溶媒に分散ないし溶解させたものを使用することができる。
また、半導体膜の形成工程とゲート絶縁膜の形成工程との間には、必要に応じて洗浄工程を設けることができる。具体的には、半導体膜１１のパターニングが終了したら、酸素含有ガス雰囲気下で、基板にＵＶ光を照射し、基板表面に存在する汚染物（有機物など）を分解除去する。ここで、照射するＵＶ光は、波長２５４ｎｍにピーク強度を有する低圧水銀ランプや、波長１７２ｎｍにピーク強度を有するエキシマランプを用いる。この波長領域の光は、酸素分子（Ｏ２）をオゾン（Ｏ３）に分解し、更に、このオゾンを酸素ラジカル（Ｏ＊）に分解するので、ここで生成された活性度の高いオゾンや酸素ラジカルを利用することにより、基板表面に付着した有機物を効率的に除去することが可能となる。
【００３１】
（マスク材の除去工程）
次に、図１（ｅ）に示すように、マスクピラーＭを剥離液等（例えば熱濃硫酸）を用いて除去する。これにより、ゲート絶縁膜１２に、第１の配線層１１ａに通じる開口部Ｈ１が形成される。
なお本例では、開口部Ｈ１の形成に上述のマスクピラーＭを用いた方法を採用したが、係る開口部Ｈ１は通常のフォトエッチング工程を用いて形成することも可能である。
【００３２】
（ゲート配線の形成工程）
次に、図２（ａ）に示すように、ゲート絶縁膜１２の上に、当該ゲート絶縁膜１２の表面及び前記開口部Ｈ１の内部を覆う膜１３を形成する。ゲート配線膜１３の形成は、スパッタ法、ＣＶＤ法、蒸着法など、適当な方法を選択して、タンタル、アルミニウム、チタンなどの適当な金属、金属窒化物、ポリシリコンなどを厚膜（例えば３００ｎｍ〜５００ｎｍ程度の厚み）に堆積あるいは積層することによって行なう。この工程では、不透明なゲート配線膜１３が基板全面に形成されるが、ゲート絶縁膜１２には、前述のように、半導体膜１１に通じる開口部Ｈ１が形成されているので、ゲート配線膜１３の表面にも、この開口部Ｈ１による凹凸形状を反映した形状の凹凸部１３Ａが形成されることになる。
【００３３】
次に、図２（ｂ）に示すように、ゲート配線膜１３をパターニングして、ゲート電極を含むゲート配線（ゲート配線層）１３ｇと、前述の多層配線構造の一部をなす第２の配線層１３ａとを形成する。前述のように本例では、ゲート配線膜１３の表面に、前記開口部Ｈ１による凹凸形状を反映した凹凸形状（凹凸部１３Ａ）が付与されているので、この凹凸部１３Ａをアライメントマークとして利用することで、ゲート配線膜１３，第２の配線層１３ａを下地の半導体膜１１に対して高精度に位置決めした状態でパターニングすることができる。
【００３４】
（不純物の注入工程）
次に、図２（ｃ）に示すように、ゲート配線１３ｇをマスクとして半導体膜１１に不純物イオン注入を行い、半導体膜１１にソース領域１１ｓ及びドレイン領域１１ｄを形成する。このとき、ゲート電極１３ｇがイオン注入のマスクとなっているので、チャンネル領域１１ｃはゲート電極下のみに形成される自己整合構造となる。不純物イオン注入は質量非分離型イオン注入装置を用いて注入不純物元素の水素化物と水素を注入するイオン・ドーピング法と、質量分離型イオン注入装置を用いて所望の不純物元索のみを注入するイオン打ち込み法の二種類を適用することができる。イオン・ドーピング法の原料ガスとしては水素中に希釈されたホスフィン(ＰＨ３)やジボラン(Ｂ２Ｈ６)等の注入不純物元素の水素化物を用いることができる。
【００３５】
（層間絶縁膜の形成工程、不純物の活性化工程）
次に、図２（ｄ）に示すように、ゲート絶縁膜１２，ゲート配線１３ｇ，第２の配線層１３ａを覆うように、基板全面に層間絶縁膜１４を形成する。この層間絶縁膜１４の形成方法は、ゲート絶縁膜１２の形成方法と同様である。すなわち、ポリシラザンをキシレンに混合した塗布液（ポリシラザンを含む液体材料）を基板上にスピンコートし、処理温度を１００℃〜１５０℃として５分間、プリベークを行なう。その後、処理温度を３００℃〜４００℃としてWET O2雰囲気下で６０分間、熱処理を行なう。なお本例では、最後の熱処理は、半導体膜１１に注入された不純物の活性化を兼ねて行なわれるが、この不純物の活性化工程は、前述の不純物の注入工程に続けて行なうこともできる。この場合、活性化の方法としては、レーザ照射による方法や３００℃以上の炉で加熱する（低温熱処理）方法、ランプによる高速熱処理法などがあるが、適当な方法を選択することができる。
【００３６】
（コンタクトホールの形成工程）
次に、層間絶縁膜１４とゲート絶縁膜１２のソース部分，ドレイン部分に対応する位置、及び第２の配線層１３ａに通じる位置に、それぞれ開口部（コンタクトホール）Ｈ２，Ｈ３，Ｈ４を開孔する。本例では、この開口部Ｈ３，Ｈ４を、通常のフォトエッチング工程を使って形成しているが、これらの開口部Ｈ３，Ｈ４は、前述したマスクピラーを用いる方法によって形成することもできる。
【００３７】
（ソース配線層、ドレイン配線層の形成工程）
次に、図３（ａ）に示すように、層間絶縁膜１４の表面及び開口部Ｈ２，Ｈ３，Ｈ４の内部を覆うように、アルミニウム膜、クロム膜、タンタル膜などの金属膜１５をスパッタ法やＰＶＤ法等によって形成する。この工程では、不透明な金属膜１５が基板全面に形成されるが、層間絶縁膜１４には、開口部Ｈ２，Ｈ３，Ｈ４が形成されているので、金属膜１５の表面にも、この凹凸形状を反映した形状の凹凸部１５Ａが形成されることになる。
次に、図３（ｂ）に示すように、金属膜１５をパターニングしてソース電極を含むソース配線（ソース配線層）１５ｓ、ドレイン電極を含むドレイン配線（ドレイン配線層）１５ｄ、多層配線構造の第３の配線層１５ａを形成する。上述のように本例では、金属膜１５の表面に下地の開口部Ｈ２，Ｈ３，Ｈ４の形状を反映した凹凸形状（凹凸部１５Ａ）が付与されているので、この凹凸部１５Ａをアライメントマークとして利用することで、金属膜１５を下地のゲート配線１３ｇ及び第２の配線層１３ａに対して高精度に位置決めした状態でパターニングすることができる。
なお、ソース電極１５ｓ，ドレイン電極１５ｄ，第２の配線層１５ａの上には、必要に応じて、酸化シリコン，窒化シリコン，ＰＳＧ等を堆積して保護膜を形成することができる。
以上により、薄膜トランジスタ１と、第１，第２，第３の配線層１１ａ，１３ａ，１５ａからなる多層配線構造２が製造される。
【００３８】
以上説明したように本実施形態は、多層配線の形成領域を、従来ＴＦＴの半導体層の形成にのみ使用されていた層（１層目の層）、即ち、半導体層１１の形成層と同一の層にまで広げたものである。このため本実施形態では、必要な配線を１層目の層に形成することによって、２層目以降の層の配線密度を実質的に下げることができ、更なる高集積化が必要となった場合に、それに容易に対応することができる。特に本実施形態では、多層配線構造２の第１の配線層１１ａとＴＦＴ１の半導体層１１とを２層目以降の層を経由せずに直接接続しているため、２層目以降の層の配線密度を下げることができる。
【００３９】
また本実施形態の半導体装置の製造方法は、製造工程の一部に液相プロセスを取り入れたものとなっているため、極めて平坦性の高い膜面が得られる。このため、配線を形成する際に段差によって断線等が生じる虞がなく、信頼性の高いトランジスタを高い歩留まりで製造することが可能である。また本実施形態では、液相プロセスによって形成した絶縁膜（本例では、ゲート絶縁膜１２や層間絶縁膜１４）の上に導電膜を形成する前に、当該絶縁膜に開口部を形成することによって、導電膜の表面に凹凸形状が付与されるようにしているため、この導電膜を下層側の半導体膜や配線層等に対して高精度に位置決めした状態でパターニングすることができる。特に本方法では、この絶縁膜の開孔工程は、コンタクトホールの形成工程の一環として行なわれるため、これによって新たなプロセスが追加されることはなく、又、別途基板上にアライメントマークを形成するためのエリアを確保する必要もない。
【００４０】
また本実施形態では、多層配線構造２の配線層をＴＦＴ１の構成層（例えばゲート配線層、ソース配線層、ドレイン配線層等）と同時に形成しているため、これらの配線層の形成のために新たなプロセスが追加されることはない。
なお本実施形態では、多層配線構造２をＴＦＴ１に対して１つだけ設けた例を示したが、係る多層配線構造はＴＦＴ１に対して複数設けることも可能である。
【００４１】
［電子機器］
次に、本発明の電子機器について説明する。
図４は、本発明に係る電子機器の一例を示す斜視図である。この図に示す携帯電話１３００は、筐体の内部或いは表示部１３０１に、前述の方法を用いて製造された半導体装置を備えている。なお、図中、符号１３０２は操作ボタン１３０２、符号１３０３は受話口、符号１３０４は送話口を示している。
前記各実施の形態の半導体装置は、前記携帯電話に限らず、電子ブック、パーソナルコンピュータ、ディジタルスチルカメラ、液晶テレビ、ビューファインダ型あるいはモニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルを備えた機器等々、種々の電子機器に適用することができる。いずれの電子機器においても、本発明の半導体装置を適用することで、高機能化を実現することができる。
【００４２】
以上、添付図面を参照しながら本発明に係る好適な実施の形態例について説明したが、本発明は係る例に限定されないことは言うまでもない。例えば前記実施形態では、各工程の順序を前記のようなものとしたが、その工程順はこれに限られるわけではない。例えばゲート配線膜１３の形成前に、レジストマスクあるいはその他メタルマスクなどを利用して不純物注入を行うなど、工程順を適宜に入れ変えてもよい。
【００４３】
また前記実施形態では、半導体膜１１を多結晶化したが、アモルファス状態の半導体膜（アモルファスシリコン膜）をトランジスタの能動層に使用することも可能である。また前記実施形態では、ゲート絶縁膜１２と層間絶縁膜１４の双方をポリシラザン焼成膜としたが、一方の絶縁膜をポリシラザン焼成膜以外の膜（例えばＣＶＤ膜やＰＶＤ膜）とすることも可能である。また前記実施形態では、本発明の半導体装置の製造方法をトップゲート型のトランジスタの製造方法に適用した例を示したが、本発明はこれに限らず、本発明をボトムゲート型のトランジスタの製造方法や、トランジスタ以外の半導体装置の製造方法に適用することも可能である。さらに、上述した例において示した各構成部材の諸形状や組み合わせ等は一例であって、本発明の主旨から逸脱しない範囲において設計要求等に基づき種々変更可能である。
【図面の簡単な説明】
【００４４】
【図１】薄膜トランジスタの製造方法の一例を説明するための工程図。
【図２】図１に続く工程図。
【図３】図２に続く工程図。
【図４】本発明の電子機器の一例を示す斜視図。
【符号の説明】
【００４５】
１・・・薄膜トランジスタ、２・・・多層配線構造、１０・・・基板、１１・・・半導体層、１１ａ・・・第１の配線層、１２・・・ゲート絶縁膜、１３・・・ゲート配線膜、１３ａ・・・第２の配線層、１３ｇ・・・ゲート配線層、１４・・・層間絶縁膜、１５・・・金属膜、１５ａ・・・第３の配線層、１５ｓ・・・ソース配線層、１５ｄ・・・ドレイン配線層、１３００・・・電子機器、Ｈ１〜Ｈ４・・・開口部（コンタクトホール）、Ｍ・・・マスクピラー（マスク材）
【図１】
2005236186.tif 000003
【図２】
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【図３】
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【図４】
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