(57)【要約】      （修正有）【課題】トランジスタを形成した半導体チップを複数搭載する半導体装置及びその半導体装置を有する電子装置の高耐圧化を図る。【解決手段】  封止体2と、封止体内に位置する隣接する二つの半導体チップ固定部7,35と、封止体の第２の面から突出する第１の半導体チップ4のドレインリードＤ１と、第２の面の反対側の第１の面から並んで突出する第１の半導体チップのソース・ゲートリードＳ１，Ｇ１と、封止体の第１の面から突出する第２の半導体チップ5のドレインリードＤ２と、第２の面から並んで突出する第２の半導体チップのソース・ゲートリードＳ２，Ｇ２とを有する。封止体の第１の面には左から右にゲートリードＧ１，ソースリードＳ１，ドレインリードＤ２と並び、第２の面には左から右にドレインリードＤ１，ソースリードＳ２，ゲートリードＧ２と並ぶ。Ｓ１とＤ２の間隔はＧ１とＳ１の間隔の２倍であり、Ｄ１とＳ２の間隔はＳ２とＧ２の間隔の２倍である。【選択図】        図１
2005167013.tif 000002
【特許請求の範囲】
【請求項１】
各々がゲート電極、ソース電極及びドレイン電極を有する第１導電型チャネルの電界効果トランジスタを有する第１及び第２半導体チップと、
前記第１及び第２半導体チップの各々のゲート電極、ソース電極及びドレイン電極に夫々電気的に接続されたゲートリード、ソースリード及びドレインリードと、
前記第１及び第２半導体チップと前記複数のリードの一部を封止する封止体とを有し、
前記封止体は、上面、前記上面に対向する裏面と、第１側面、前記第１側面に対向する第２側面とを有し、
前記第１半導体チップのゲート電極及びソース電極に電気的に接続されたゲートリード及びソースリードは、前記封止体の第１側面から突出し、
前記第１半導体チップのドレイン電極に電気的に接続されたドレインリードは、前記封止体の第２側面から突出し、
前記第２半導体チップのゲート電極及びソース電極に電気的に接続されたゲートリード及びソースリードは、前記封止体の第２側面から突出し、
前記第２半導体チップのドレイン電極に電気的に接続されたドレインリードは、前記封止体の第１側面から突出していることを特徴とする半導体装置。
【請求項２】
前記第１半導体チップのドレイン電極に電気的に接続されたドレインリードと前記第２半導体チップのソース電極に電気的に接続されたソースリードとの間隔は、前記第２半導体チップのソース電極に電気的に接続されたソースリードと前記第２半導体チップのゲート電極に電気的に接続されたゲートリードとの間隔より広く、
前記第２半導体チップのドレイン電極に電気的に接続されたドレインリードと前記第１半導体チップのソース電極に電気的に接続されたソースリードとの間隔は、前記第１半導体チップのソース電極に電気的に接続されたソースリードと前記第１半導体チップのゲート電極に電気的に接続されたゲートリードとの間隔より広いことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記封止体の第１側面において、前記第１半導体チップのゲート電極に電気的に接続されたゲートリードは、前記第１半導体チップのソース電極に電気的に接続されたソースリードより外側に配置されていることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記封止体内において、前記第１及び第２半導体チップを夫々搭載するための第１及び第２チップ搭載部を更に有し、前記第１及び第２チップ搭載部は、前記ドレインリードと夫々一体に形成されていることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記ゲート電極及びソース電極は、前記第１及び第２半導体チップの各々の上面に形成され、前記ドレイン電極は、前記第１及び第２半導体チップの夫々の裏面に形成され、前記第１及び第２半導体チップの各々の裏面が、前記第１及び第２チップ搭載部に固定されていることを特徴とする請求項４記載の半導体装置。
【請求項６】
前記第１及び第２半導体チップの各々の前記ゲート電極及びソース電極は、導電性ワイヤを介して前記ゲートリード及びソースリードに接続されていることを特徴とする請求項５記載の半導体装置。
【請求項７】
前記第１及び第２チップ搭載部は、前記封止体内において分離されていることを特徴とする請求項６記載の半導体装置。
【請求項８】
前記第１導電型は、Ｎ型であることを特徴とする請求項７記載の半導体装置。
【請求項９】
トランジスタを有する第１の半導体チップと、
トランジスタを有する第２の半導体チップと、
前記第１、第２の半導体チップを封止する封止体と、
前記第１の半導体チップの上面の第１の電極に電気的に接続され、前記封止体の側面である第１面から突出する第１のリードと、
前記第１の半導体チップの上面の制御電極に電気的に接続され、前記封止体の前記第１面から突出しかつ前記第１のリードに隣接する第２のリードと、
前記第１の半導体チップの前記上面の反対面である下面の第２電極に電気的に接続され、前記第１面と対向する第２面から突出する第３のリードと、
前記第２の半導体チップの上面の第１の電極に電気的に接続され、前記封止体の第２面から突出する第５のリードと、
前記第２の半導体チップの上面の制御電極に電気的に接続され、前記封止体の前記第２面から突出しかつ前記第４のリードに隣接する第６のリードと、
前記第２の半導体チップの前記上面の反対面である下面の第２電極に電気的に接続され、前記封止体の前記第１面から突出する第７のリードとを有し、
前記封止体の前記第１面には所定ピッチで４本のリードが配置されるリード端子１乃至４の配置箇所が想定され、
前記封止体の前記第２面には前記リード端子１乃至４に対向して配置されるリード端子８乃至５の配置箇所が想定され、
前記リード端子１には前記第３のリードが位置し、
前記リード端子３には前記第５のリードが位置し、
前記リード端子４には前記第６のリードが位置し、
前記リード端子５には前記第７のリードが位置し、
前記リード端子７には前記第１のリードが位置し、
前記リード端子８には前記第２のリードが位置していることを特徴とする半導体装置。
【請求項１０】
前記第３のリードの前記封止体内に位置する部分は前記第１の半導体チップを搭載する面積の広い半導体チップ固定部に連なり、前記第１のリード及び前記第２のリードの先端が前記半導体チップ固定部の周面に臨み、
前記第７のリードの前記封止体内に位置する部分は前記第２の半導体チップを搭載する面積の広い半導体チップ固定部に連なり、前記第５のリード及び前記第６のリードの先端が前記半導体チップ固定部の周面に臨んでいることを特徴とする請求項９記載の半導体装置。
【請求項１１】
前記リード端子１に位置する第３のリードと、前記リード端子２に位置する第４のリードとを有し、前記第３のリード及び第４のリードは前記第１の半導体チップを搭載する面積の広い半導体チップ固定部に連なり、前記第１のリード及び前記第２のリードの先端が前記半導体チップ固定部の周面に臨み、
前記リード端子５に位置する第７のリードと、前記リード端子６に位置する第８のリードとを有し、前記第７のリード及び第８のリードは前記第２の半導体チップを搭載する面積の広い半導体チップ固定部に連なり、前記第５のリード及び前記第６のリードの先端が前記半導体チップ固定部の周面に臨んでいることを特徴とする請求項９に記載の半導体装置。
【請求項１２】
前記半導体チップ固定部と、この半導体チップ固定部に先端を臨ませる前記各リードとの間隔は０．３ｍｍ〜０．７ｍｍと広くなっていることを特徴とする請求項２または請求項１１に記載の半導体装置。
【請求項１３】
前記第１の半導体チップの前記第１の電極と前記第１のリードは導電性のワイヤで接続され、
前記第１の半導体チップの前記制御電極と前記第２のリードは導電性のワイヤで接続され、
前記第２の半導体チップの前記第１の電極と前記第５のリードは導電性のワイヤで接続され、
前記第１の半導体チップの前記制御電極と前記第６のリードは導電性のワイヤで接続されていることを特徴とする請求項９に記載の半導体装置。
【請求項１４】
前記第１の半導体チップ及び前記第２の半導体チップにはそれぞれパワー電界効果トランジスタが形成され、
前記パワー電界効果トランジスタにおいて、前記第１の電極はソース電極であり、第２の電極はドレイン電極であり、前記制御電極はゲート電極であることを特徴とする請求項９に記載の半導体装置。
【請求項１５】
前記封止体の前記第１の面及び前記第２の面から突出する前記リードはガルウィング型になっていることを特徴とする請求項９に記載の半導体装置。
【請求項１６】
電源間に直列に接続されるトランジスタＱ１及びトランジスタＱ２と、
前記電源間に直列に接続されるトランジスタＱ３及びトランジスタＱ４と、
前記トランジスタＱ１，Ｑ２との接続点及び前記トランジスタＱ３，Ｑ４の接続点の間に接続される負荷とを有し、
前記トランジスタＱ１乃至Ｑ４はＮチャンネル型のパワーＭＯＳＦＥＴであり、
前記トランジスタＱ１及びＱ２は請求項１の半導体装置で形成されていることを特徴とする電子装置。
【請求項１７】
電源間に直列に接続されるトランジスタＱ１及びトランジスタＱ２と、
前記電源間に直列に接続されるトランジスタＱ３及びトランジスタＱ４と、
前記Ｑ１及びＱ２による出力信号と、前記Ｑ３及びＱ４による出力信号によって制御される負荷とを有し、
前記トランジスタＱ１，Ｑ２との接続点及び前記トランジスタＱ３，Ｑ４の接続点の間に接続される負荷とを有し、
前記トランジスタＱ１及びＱ３はＰチャンネル型のパワーＭＯＳＦＥＴであり、
前記トランジスタＱ２及びＱ４はＮチャンネル型のパワーＭＯＳＦＥＴであり、
前記トランジスタＱ１及びＱ２は請求項１の半導体装置で形成されていることを特徴とする電子装置。
【請求項１８】
電源間に直列に接続されるトランジスタＱ１及びトランジスタＱ２と、前記電源間に直列に接続されるトランジスタＱ３及びトランジスタＱ４と、
前記トランジスタＱ１，Ｑ２との接続点及び前記トランジスタＱ３，Ｑ４の接続点の間に接続される負荷とを有し、
前記トランジスタＱ１及びＱ３はＮＰＮ型バイポーラトランジスタであり、
前記トランジスタＱ２及びＱ４はＮチャンネル型のパワーＭＯＳＦＥＴであり、
前記トランジスタＱ２及びＱ４は請求項１の半導体装置で形成されていることを特徴とする電子装置。
【請求項１９】
電源間に直列に接続されるＮチャンネルパワーＭＯＳＦＥＴＱ１及びＰチャンネルパワーＭＯＳＦＥＴＱ２と、
前記トランジスタＱ１，Ｑ２との接続点及び前記トランジスタＱ２の間に接続される負荷とを有し、
前記トランジスタＱ１及びＱ２は請求項１の半導体装置で形成されていることを特徴とする電子装置。
【請求項２０】
電源間に直列に接続されるＮチャンネルパワーＭＯＳＦＥＴＱ１及び負荷と、
前記電極間に直列に接続されるＮチャンネルパワーＭＯＳＦＥＴＱ１及び負荷とを有し、前記トランジスタＱ１及びＱ２は請求項１の半導体装置で形成されていることを特徴とする電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び電子装置に係わり、例えば、トランジスタを形成した複数の半導体チップを封止体内に設けた高耐圧の半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
半導体装置の一つとして、封止体内にトランジスタを形成した二つの半導体チップを組み込み、封止体の対向する一対の側面からそれぞれ 4本のリードを突出させる構造（いわゆるＳＯＰ８型）が知られている（例えば、特許文献１）。
【０００３】
【特許文献１】特開２０００−２１７４１６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
モータ制御・電源等には複数のパワーMOS FETが使用されている。本発明者等が検討した複合パワーMOS FET（トランジスタ）は、2素子のパワーMOS FETを有している。
図２１〜２４は2素子のパワーMOS FET（トランジスタ）を単一の封止体（パッケージ）内に封止した従来の半導体装置８０に係わる図である。
【０００５】
半導体装置８０は、図２１の模式的平面図及び図２３の模式的断面図に示すように、外観的には偏平で四角形状の封止体８１の対向する一対の側面（長辺）からそれぞれ４本のリード８２をガルウィング状に突出させる構造になっている。図２１において、リード８２には、リード端子番号として１乃至８の符号を付してある。この符号は、封止体の周縁に沿って左廻りに想定されている。即ち、図２１に示すように、封止体８１の下側長辺に沿って左から右に１〜４、上側長辺に沿って右側から左に５〜８と付されている。
【０００６】
例えば、リード端子１に位置するリードはソース電極端子（Ｓ１）である。また、同様に、リード端子２はゲート電極端子（Ｇ１）、リード端子８，７はドレイン電極端子（Ｄ１）であり、例えば、スイッチング用トランジスタの各端子を構成する。また、リード端子３はソース電極端子（Ｓ２）、リード端子４はゲート電極端子（Ｇ２）、リード端子６，５はドレイン電極端子（Ｄ２）であり、例えば、整流用トランジスタの各端子を構成する。なお、リード端子番号の配列は本発明の説明においても同様である。
【０００７】
図２２は封止体８１内の半導体チップ固定部，半導体チップ及びリード等を透視して示す模式的平面図である。図２２に示すように、リード端子８，７のリード８２は、封止体８１内に位置する四角形状の半導体チップ固定部８５に連結される構造になっている。また、リード端子８，７に対向するリード端子１，２はそれぞれ独立した形状になっている。独立したリード８２の先端、即ち内端はワイヤボンディングが可能になるように幅広のワイヤボンディングパッド８６となっている。半導体チップ固定部８５の上面には導電性の接着剤８７を介して半導体チップ９０が固定されている（図２３参照）。この半導体チップ９０は、縦型構造のパワーＭＯＳＦＥＴが形成され、上面にはゲート電極パッド９１と、ソース電極パッド９２が形成され、下面にはドレイン電極が形成されている。従って、前記導電性の接着剤８７によるチップ固定によって、リード端子８，７のリード８２はドレイン端子（Ｄ１）を構成することになる。リード端子１のワイヤボンディングパッド８６と半導体チップ９０のソース電極パッド９２は複数本の導電性のワイヤ９３で電気的に接続されている。リード端子２のワイヤボンディングパッド８６と半導体チップ９０のゲート電極パッド９１は導電性のワイヤ９３で電気的に接続されている。これによりスイッチング用トランジスタが形成される。
【０００８】
また、同様に、図２２に示すように、リード端子６，５のリード８２は、封止体８１内に位置する四角形状の半導体チップ固定部９５に連結される構造になっている。また、リード端子６，５に対向するリード端子３，４はそれぞれ独立した形状になっている。独立したリード８２の先端、即ち内端はワイヤボンディングが可能になるように幅広のワイヤボンディングパッド８６となっている。半導体チップ固定部９５の上面には図示しない導電性の接着剤を介して半導体チップ９６が固定されている。この半導体チップ９６は、縦型構造のパワーＭＯＳＦＥＴが形成され、上面にはゲート電極パッド９７と、ソース電極パッド９８が形成され、下面にはドレイン電極が形成されている。従って、前記導電性の接着剤によるチップ固定によって、リード端子６，５のリード８２はドレイン端子（Ｄ２）を構成することになる。リード端子３のワイヤボンディングパッド８６と半導体チップ９６のソース電極パッド９８は複数本の導電性のワイヤ９３で電気的に接続されている。リード端子４のワイヤボンディングパッド８６と半導体チップ９０のゲート電極パッド９７は導電性のワイヤ９３で電気的に接続されている。これにより整流用トランジスタが形成される。
【０００９】
このような半導体装置８０は、図２５に示すように、実装基板１００に実装される。即ち、封止体８１の両側からそれぞれ突出するリード８２の先端の実装部分は、実装基板１００の上面に設けられた各ランド１０１に半田等の接着材（図示せず）を介して実装される。
【００１０】
例えば、リード幅ａは０．４ｍｍ、リードのピッチｂは１．２７ｍｍ、リードとリードの間隔ｃは０．８７ｍｍ、ランド幅ｆは０．７６ｍｍ、ランド間隔ｇは０．５１ｍｍである。
【００１１】
現在使用されているこの種の半導体装置では、耐圧は、例えば、２５０Ｖ以下の低耐圧品であり、30Vクラスが主体である。一方、使用する分野においては、さらなる高い耐圧の製品が望まれている。例えば、トランジスタチップを２個搭載する前述の構成品で、耐圧６００Ｖと高いものが要請されている。しかし、現状製品では、隣接するリードとリードとの間隔が０．８７ｍｍと狭く、耐圧が大きくなるようにすると、隣接するトランジスタのリード間でショート不良を発生させてしまうおそれが大きくなってしまい現状構造では高い耐圧が採れなくなることが判明した。
【００１２】
本発明者の検討によれば、封止体内においては、封止体の主構成物である樹脂によって各リードが覆われるため、比較的高い耐圧が確保できるが、封止体からリードが突出する部分（封止体の側面部分）において、隣接するリード間に放電現象が生じ、その結果リード間でショート不良が発生することが明らかとなった。
【００１３】
本発明の目的は、トランジスタを形成した半導体チップを複数搭載する半導体装置及びその半導体装置を有する電子装置の高耐圧化を図ることにある。
本発明の他の目的は、トランジスタを形成した半導体チップを複数搭載する小型で高耐圧の半導体装置及びその半導体装置を有する電子装置を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および
添付図面からあきらかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、
下記のとおりである。
（１）トランジスタを有する第１の半導体チップと、
トランジスタを有する第２の半導体チップと、
前記第１、第２の半導体チップを封止する封止体と、
前記第１の半導体チップの上面の第１の電極に電気的に接続され、前記封止体の側面である第１面（第１側面）から突出する第１のリードと、
前記第１の半導体チップの上面の制御電極に電気的に接続され、前記封止体の前記第１面から突出しかつ前記第１のリードに隣接する第２のリードと、
前記第１の半導体チップの前記上面の反対面である下面に設けられた第２電極に半導体チップ固定部を介して電気的に接続され、前記第１面と対向する第２面（第２側面）から突出する第３のリードと、
前記第２の半導体チップの上面の第１の電極に電気的に接続され、前記封止体の第２面から突出する第５のリードと、
前記第２の半導体チップの上面の制御電極に電気的に接続され、前記封止体の前記第２面から突出しかつ前記第４のリードに隣接する第６のリードと、
前記第２の半導体チップの前記上面の反対面である下面に設けられた第２電極に半導体チップ固定部を介して電気的に接続され、前記封止体の前記第１面から突出する第７のリードとを有し、
前記封止体の前記第１面には所定ピッチで４本のリードが配置されるリード端子１乃至４の配置箇所が想定され、
前記封止体の前記第２面には前記リード端子１乃至４に対向して配置されるリード端子８乃至５の配置箇所が想定され、
前記リード端子１には前記第３のリードが位置し、
前記リード端子３には前記第５のリードが位置し、
前記リード端子４には前記第６のリードが位置し、
前記リード端子５には前記第７のリードが位置し、
前記リード端子７には前記第１のリードが位置し、
前記リード端子８には前記第２のリードが位置していることを特徴とする。
【００１５】
また、前記半導体チップ固定部と、この半導体チップ固定部に先端を臨ませる前記各リードとの間隔は０．３ｍｍ〜０．７ｍｍと広くなっている。前記第１の半導体チップ及び前記第２の半導体チップのそれぞれのトランジスタは共にパワー電界効果トランジスタであり、前記第１の電極はソース電極であり、第２の電極はドレイン電極であり、前記制御電極はゲート電極である。
【発明の効果】
【００１６】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
前記（１）の手段によれば、（ａ）前記第１半導体チップの第３のリード（ドレインリード）は前記封止体の第２の面から突出し、前記第２の半導体チップの第７のリード（ドレインリード）は前記封止体の第２の面の反対側の面となる第１の面から突出する構造になっている。また、前記封止体の前記第１の半導体チップの第１のリード（ソースリード）と前記第２の半導体チップの第７のリード（ドレインリード）との間のリード端子６の箇所にはリードが配置されていないことから、前記第１のリード（ソースリード）と第７のリード（ドレインリード）の間隔は広くなる。さらに、前記第１の半導体チップの第３のリード（ドレインリード）と前記第２の半導体チップの第５のリード（ソースリード）との間のリード端子２の箇所にはリードが配置されていないことから、前記第３のリード（ドレインリード）と第５のリード（ソースリード）の間隔は広くなる。これらのことから、ドレインリードとこれに隣接するソースリードとの間の短絡（ショート）が抑止でき、前記第１及び第２の半導体チップに形成されるトランジスタの耐圧を高くすることできる。例えば、ソース・ドレイン間耐圧が６００Ｖ前後と大きくすることできる。
【００１７】
（ｂ）半導体チップ固定部と、この半導体チップ固定部に先端を臨ませる各リードとの間隔は０．３ｍｍ〜０．７ｍｍと広くなっていることから、この間に充填される封止体を形成する樹脂の耐圧が高くなり、絶縁耐圧の高い半導体装置になる。
【発明を実施するための最良の形態】
【００１８】
以下、図面を参照して本発明の実施例を詳細に説明する。なお、発明の実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【実施例１】
【００１９】
本実施例では、それぞれトランジスタを形成した二つの半導体チップ（第１半導体チップ及び第２半導体チップ）を単一の封止体に封止した構成の半導体装置に本発明を適用した例について説明する。本実施例１では縦型パワーＭＯＳＦＥＴを形成した半導体チップの例で説明する。このような半導体装置は、例えば、ＤＣ−ＤＣコンバータ回路の構成部品として使用できるものである。二つのトランジスタ（第１のトランジスタ及び第２のトランジスタ）のうち、一つはスイッチング用のトランジスタであり、他の一つは整流用のトランジスタである。
【００２０】
図１乃至図１４は本実施例１の半導体装置に係わる図である。図１乃至図７は半導体装置の構造に係わる図であり、図８は実装状態を示す図、図９は本実施例１の半導体装置が使用されるブリッジ回路図、図１０乃至図１３は半導体装置の製造方法に係わる図である。また、図１４は本実施例１の変形例である半導体装置を示す模式図である。
【００２１】
本実施例１の半導体装置１は、図２乃至図４に示すように、外観的には封止体（パッケージ）２と、この封止体２の対向する一対の側面からそれぞれ突出する複数のリード３とからなっている。封止体２は絶縁性樹脂、例えば、エポキシ樹脂で形成され、偏平でかつ平面状態では四角形状になっている。封止体２は長方形であり、その長辺からそれぞれリード３を突出している。リード３はガルウィング型となり（図５参照）、半導体装置１は表面実装構造になっている。
【００２２】
封止体２の両長辺においてリード端子を配置する位置が定められている。そこで、図１及び図３に示すように、リード３が配置されている箇所に１乃至８のリード端子番号を付してある。本実施例１では、リード端子２、６の位置にはリードを設けない歯抜け構造になっている。リード端子１乃至８は、封止体の周縁に沿って左廻りに付されている。即ち、図１に示すように、封止体２の下側長辺に沿って左から右に１〜４、上側長辺に沿って右側から左に５〜８と付されている。図ではリードがないことから２，６は表示してない。
【００２３】
本実施例１では、図１に示すように、封止体２内に二つの半導体チップ４、５を有する。そして、これら半導体チップ４、５には、縦型パワーＭＯＳＦＥＴが形成されている。ここで、縦型パワーＭＯＳＦＥＴが形成された半導体チップと、縦型パワーＭＯＳＦＥＴを構成するセル（ＭＯＳＦＥＴ）について、図６及び図７を参照して説明する。なお、図６及び図７の説明では、図１等とは異なる符号で説明する。
【００２４】
半導体チップ１０には縦型パワーＭＯＳＦＥＴが形成され、図７に示すように、形（Ｎ型）のシリコン（Ｓｉ）からなる半導体基板１１の下面には裏面電極としてドレイン電極１２が形成されている。半導体基板１１の主面には、第１導電形（Ｎ形）のエピタキシャル層１３が設けられている。前記エピタキシャル層１３の表面には、厚さ数十ｎｍ程度のＳｉＯ２膜からなるゲート絶縁膜１４を介して、厚さ数百ｎｍ程度のポリシリコン膜からなるゲート電極１５が選択的に設けられている。
【００２５】
また、前記エピタキシャル層１３の表層部分には、イオン注入（イオン打ち込み）とアニールによって形成される第２導電形（Ｐ形）の低不純物濃度層１６，Ｐ＋形（型）の高不純物濃度層１７及びＮ＋形のソース領域１８が設けられている。前記低不純物濃度層１６はチャネル層（ベース層）となる。これによりＮチャンネル形のＭＯＳＦＥＴを形成することができる。
【００２６】
一方、前記ゲート電極１５の上面及び側面はＳｉＯ２膜等からなる絶縁膜１９に覆われている。露出するエピタキシャル層１３の表面及び絶縁膜１９上には所定領域に亘ってソース電極２０が設けられている。高不純物濃度層１７と、この高不純物濃度層１７を囲むソース領域１８部分は絶縁膜１９から露出することから、ソース電極２０に電気的に接続される状態になる。また、ソース電極２０を含み半導体基板１１の主面は絶縁膜２１で覆われる。部分的に絶縁膜２１を除去して開口部を形成することにより、図６に示すソース電極パッド２３やゲート電極１５に電気的に接続されるゲート電極パッド２４が形成されることになる。
【００２７】
図６は半導体チップ１０の平面図であり、ソース電極２０、ソース電極パッド２３及びゲート電極パッド２４を模式的に示した図である。ソース電極２０の外側にはソース電極２０を囲んで二重に高耐圧保護用リング電極２５が設けられている。ソース電極パッド２３及びゲート電極パッド２４以外は絶縁膜２１によって覆われている。このような半導体チップ１０が本実施例１においては使用される。
【００２８】
本実施例１の半導体装置１は、図１に示すように、リード端子１の位置にドレインリード（Ｄ１：第３のリード）を突出させ、リード端子７の位置にソースリード（Ｓ１：第１のリード）を突出させ、リード端子８の位置にゲートリード（Ｇ１：第２のリード）を突出させている。ドレインリード（Ｄ１）においては、封止体２内に位置する部分は第１の半導体チップ４を搭載する面積の広い半導体チップ固定部（第１チップ搭載部）７に連なっている。半導体チップ固定部７の上面には導電性の接着剤９（図５参照）を介して半導体チップ４が固定されている。これにより、半導体チップ４の下面のドレイン電極はドレインリードＤ１に電気的に接続されることになる。
【００２９】
また、ソースリードＳ１（第１のリード）及びゲートリードＧ１（第２のリード）の先端が半導体チップ固定部７の周面に臨んでいる。ソースリードＳ１及びゲートリードＧ１の封止体２内に入る先端部分は、窪みや張出が設けられて幅広のワイヤボンディングパッド８が設けられている。窪みや張出は封止体２を形成する樹脂との噛み合いによってリード３が抜け難くするものである。また、幅広とすることによってワイヤの接続に必要な面積が確保されている。
【００３０】
半導体チップ４の主面のソース電極パッド３０と、ソースリードＳ１のワイヤボンディングパッド８は複数本の導電性のワイヤ３１で電気的に接続されている。また、ゲート電極パッド３２とゲートリードＧ１のワイヤボンディングパッド８は導電性のワイヤ３１で電気的に接続されている。ソースリードＳ１、ゲートリードＧ１及びドレインリードＤ１が第１のトランジスタ、例えば、スイッチング用トランジスタの各端子を構成する。
【００３１】
また、図１に示すように、リード端子５の位置にドレインリード（Ｄ２：第７のリード）を突出させ、リード端子３の位置にソースリード（Ｓ２：第５のリード）を突出させ、リード端子４の位置にゲートリード（Ｇ２：第６のリード）を突出させている。ドレインリード（Ｄ２）においては、封止体２内に位置する部分は第２の半導体チップ５を搭載する面積の広い半導体チップ固定部（第２チップ搭載部）３５に連なっている。半導体チップ固定部３５の上面には図示しない導電性の接着剤を介して半導体チップ５が固定されている。これにより、半導体チップ５の下面のドレイン電極はドレインリードＤ２に電気的に接続されることになる。
【００３２】
また、ソースリードＳ２及びゲートリードＧ２の先端が半導体チップ固定部３５の周面に臨んでいる。ソースリードＳ２及びゲートリードＧ２の封止体２内に入る先端部分は、窪みや張出が設けられて幅広のワイヤボンディングパッド８が設けられている。窪みや張出は封止体２を形成する樹脂との噛み合いによってリード３が抜け難くするものである。また、幅広とすることによってワイヤの接続に必要な面積が確保されている。
【００３３】
半導体チップ５の主面のソース電極パッド３６と、ソースリードＳ２のワイヤボンディングパッド８は複数本の導電性のワイヤ３１で電気的に接続されている。また、ゲート電極パッド３７とゲートリードＧ２のワイヤボンディングパッド８は導電性のワイヤ３１で電気的に接続されている。ソースリードＳ２、ゲートリードＧ２及びドレインリードＤ２が第２のトランジスタ、例えば、整流用トランジスタの各端子を構成する。
【００３４】
本実施例１では第１及び第２の半導体チップ４，５に形成される縦形パワーＭＯＳＦＥＴは、その耐圧が６００Ｖとなっている。そこで、レジン（樹脂）の耐圧を上げるため、半導体チップ固定部７とソースリードＳ１及びゲートリードＧ１の封止体２内に位置する先端と、半導体チップ固定部７の周面との間隔を、従来の０．２ｍｍ程度から０、７ｍｍ程度と広くし、レジン耐圧の向上を図っている。また、同様に、半導体チップ固定部３５とソースリードＳ２及びゲートリードＧ２の封止体２内に位置する先端と、半導体チップ固定部７３５の周面との間隔を、従来の０．２ｍｍ程度から０、７ｍｍ程度と広くし、レジン耐圧の向上を図っている。
【００３５】
また、第１のトランジスタと第２のトランジスタとの間でのショートを防止するために、半導体チップ固定部７と半導体チップ固定部３５との間隔も従来の０．２ｍｍから０．４ｍｍと広くしてある。なお、本実施例１では、半導体チップ固定部７と半導体チップ固定部３５の対面する辺をその辺方向において段付きとしてあるが、これは、ワイヤボンディング時のチップ固定部7と35の浮きを防止するために押さえる部分のエリアである。
【００３６】
図８は本実施例１の半導体装置１を実装基板４０に実装した平面状態を示す図である。即ち、封止体２の両側からそれぞれ突出するリード３の先端の実装部分は、実装基板４０の上面に設けられた各ランド４１に半田等の接着材（図示せず）を介して実装される。
【００３７】
例えば、リード幅ａは０．４ｍｍ、リードのピッチｂは１．２７ｍｍ、リードとリードの間隔ｃは０．８７ｍｍ、ランド幅ｆは０．７６ｍｍ、ランド間隔ｇは０．５１ｍｍである。また、歯抜け部分の隣接するリード３のピッチｄは２．１４ｍｍ、歯抜け部分の隣接するランド４１とランド４１の間隔ｈは１．７８ｍｍである。
【００３８】
図１０は本実施例１の半導体装置１を使用する電子装置におけるブリッジ回路図である。この回路図はフルブリッジ回路であり、トランジスタとして４個のトランジスタＱ１〜Ｑ４を使用している。いずれもｎチャンネル形ＭＯＳＦＥＴである。この回路は、一般的にＱ１＋Ｑ２、Ｑ３＋Ｑ４の縦の組み合わせによってそれぞれ負荷６５を制御する使用が一般的である。この場合、高電圧（１００Ｖ以上）が加わらない端子は、Ｇ１−Ｓ１間、Ｇ２−Ｓ２間であり、それ以外の端子間には高電圧が印加される。従って、トランジスタＱ１，Ｑ２の縦接続回路部分に本実施例１の半導体装置１を使用することができる。この回路は、例えば、モータインバータに使用して好適である。図９ではフルブリッジ構成であるが、ハーフブリッジ構成の回路にも本実施例１の半導体装置１を使用することができる。
【００３９】
つぎに、本実施例１の半導体装置１の製造方法について簡単に説明する。半導体装置１は、図１０のフローチャートに示すように、縦形パワーＭＯＳＦＥＴを形成したウエハを準備する（ウエハ受入：Ｓ０１）。つぎにウエハをダイシングによって分割して半導体チップを形成する（ダイシング：Ｓ０２）。また、この段階において半導体装置１を製造するために使用するリードフレームを用意し（フレーム：Ｓ０３）、銀ペーストを用意する（Ａｇペースト：Ｓ０４）。
【００４０】
つぎに、リードフレームの半導体チップ固定部に半導体チップをＡｇペースト（接着剤）で固定した後、Ａｇペーストをベーク処理して硬化させる（ペレット付け＆ベーク：Ｓ０５）。
【００４１】
つぎに、ワイヤボンディングを行い、ソースリードとソース電極パッドをワイヤで接続し、かつゲートリードとゲート電極パッドをワイヤで接続する（ワイヤボンディング：Ｓ０６）。この際、Ａｕワイヤを用意する（Ａｕワイヤ：Ｓ０７）。
【００４２】
つぎに、トランスファモールディングによって封止体を形成する（モールド＆ベーク：Ｓ０８）。この際封止用の所定の樹脂（レジン）を用意する（レジン：Ｓ０９）。トランスファモールディングによって封止体を形成した後、樹脂の硬化処理を行う。
【００４３】
つぎに、リードフレームの不要部分を切断除去するとともに、封止体から突出するリードをガルウィング型に成型する（切断・成形：Ｓ１０）。
【００４４】
つぎに、製品の選別（Ｓ１１）を行い、良品を梱包（Ｓ１２）し、出荷（Ｓ１３）を行う。
【００４５】
ここで、図１１〜図１３を参照しながら、リードフレームに半導体チップを固定し、ワイヤボンディングを行い、封止体を形成する段階について説明する。半導体装置１の製造においては、図１１に示すようなリードフレーム４５が使用される。リードフレームは０．２ｍｍ程度の薄い金属板（例えば、銅合金）を所定パターンに形成したものであり、複数のリードパターンが並んで配置される構造になっている。リードフレームは一対の横枠と一対の縦枠で形成される矩形条となっている。図１１は一対の横枠、左側の縦枠及びこれらから延在する部分を省略したものであり、右側の縦枠４６と、この縦枠４６に連なる平行に延在する細い２本のダム片４９、一対のダム片４９を所定間隔で連結する連結部４８とを示す。縦枠４６と連結部４８との間にリードパターン４７が一つ設けられ、連結部４８と連結部４８との間にも一つのリードパターン４７が設けられている。各リードパターン４７によって一つの半導体装置１が製造される。
【００４６】
各リードパターン４７において、ダム片４９にはそれぞれ３本のリード３が配置されている。このリード３は、図１のパターンと同じとなっている。また、所定のリード３の先端部分（内端部分）には、前述の半導体チップ固定部７，３５が連なっている。また、半導体チップ固定部７の外周から突出する細い支持片５０が連結部４８に連なり、半導体チップ固定部３５の外周から突出する細い支持片５１が連結部４８または縦枠４６に連なり支持されている。ダム片４９から延在するリード３は図示しない横枠に連なる。この間のリード３は縦枠４６に平行に延在している。また、必要に応じて表面に所定のメッキ膜が形成されている。リードフレーム４５は、例えば、０．２ｍｍの厚さであり、各パターンの寸法は前述のとおりである。
【００４７】
このようなリードフレーム４５を準備した後、図１２に示すように、半導体チップ固定部７上に半導体チップ４をＡｇペーストで位置決め固定し、半導体チップ固定部３５上に半導体チップ５をＡｇペーストで位置決め固定する。固定後はペーストをベーク処理して硬化させる。
【００４８】
つぎに、図１２に示すように、半導体チップ４においては、ゲート電極パッド３２とゲートリードＧ１のワイヤボンディングパッド８をワイヤ３１で接続するとともに、ソース電極パッド３０とソースリードＳ１のワイヤボンディングパッド８をワイヤ３１で接続する。また、半導体チップ５においては、ゲート電極パッド３７とゲートリードＧ２のワイヤボンディングパッド８をワイヤ３１で接続するとともに、ソース電極パッド３６とソースリードＳ１２をワイヤ３１で接続する。
【００４９】
つぎに、図１３に示すように、トランスファモールディングによって封止体２を形成する。封止体２はリードフレーム４５の表裏面を覆うように形成される。封止体２は半導体チップ４，５、半導体チップ固定部７，３５、リード３の内端部分及びワイヤ３１を覆う。
【００５０】
つぎに、不要なリードフレーム部分を切断除去するとともに、リード３を所定の位置で切断し、かつ封止体２の側面から突出するリード３をガルウィング型に成形し、図２〜５に示す半導体装置１を製造する。
【００５１】
図１４は本実施例１の変形例である半導体装置１を示す模式図である。この変形例は半導体チップ固定部７と半導体チップ固定部３５の対面する辺が平行に直線的に延在する構造である。半導体チップ固定部７とゲートリードＧ１及びソースリードＳ１との間隔を０．２ｍｍとし、半導体チップ固定部３５とソースリードＳ１２及びゲートリードＧ２との間隔を０．２ｍｍする。また、半導体チップ固定部７と半導体チップ固定部３５との間隔も０．２ｍｍである。歯抜け構造になっていることもあり、半導体装置１の耐圧は３００Ｖ以上で６００Ｖのものとなる。
【００５２】
本実施例１によれば以下の効果を有する。
（１）第１半導体チップ４のドレインリードＤ１は封止体２の第２の面から突出し、第２の半導体チップ５のドレインリードＤ２は封止体２の第２の面の反対側の面となる第１の面から突出する構造になっている。また、封止体２の第１の半導体チップ４のソースリードＳ１と第２の半導体チップ５のドレインリードＤ２との間のリード端子６の箇所にはリードが配置されていないことから、ソースリードＳ１とドレインリードＤ２の間隔は２．１２ｍｍと広くなる。さらに、第１の半導体チップ４のドレインリードＤ１と第２の半導体チップ５のソースリードＳ２との間のリード端子２の箇所にはリードが配置されていないことから、ドレインリードＤ１とソースリードＳ２の間隔は２．１２ｍｍと広くなる。これらのことから、リード間ショートが抑止でき、第１及び第２の半導体チップ４，５に形成されるトランジスタの耐圧を高くすることできる。例えば、半導体装置１の隣接するトランジスタ間のソース・ドレイン間耐圧を６００Ｖ前後と大きくすることできる。
【００５３】
（２）半導体チップ固定部と、この半導体チップ固定部に先端を臨ませる各リードとの間隔は０．３ｍｍ〜０．７ｍｍと広くなっていることから、この間に充填される封止体を形成する樹脂の耐圧が高くなり、絶縁耐圧の高い半導体装置になる。絶縁耐圧は、測定方法によってばらつきがあるが、１例を挙げれば、リード間にエポキシ樹脂等の樹脂（レジン）が存在する場合、レジン絶縁耐圧は１５０００Ｖ／ｍｍである。また、リード間に空気が介在する場合、空気中での絶縁耐圧は３０００Ｖ／ｍｍである。従って、本実施例１の場合は、リード間に樹脂が０．３ｍｍ〜０．７ｍｍ存在することから、６００Ｖを遥かに越える高いレジン絶縁耐圧を有することになり、安全率を考慮しても良好な高耐圧製品となる。
【００５４】
（３）本実施例１の半導体装置は、従来の半導体装置の製造設備において、リードフレームパターンが一部で異なるだけであることから、現行ラインにおいてプレス機械の切断金型の変更のみでよい。従って、投資額を低く抑えた量産化が可能になり、製品コストの低減を図ることができる。
【実施例２】
【００５５】
図１５は本発明の実施例２である半導体装置を示す模式図である。図１５は封止体内の半導体チップ固定部やインナーリード等を透視して示す模式的平面図である。
【００５６】
本実施例２は、実施例１の変形例の半導体装置１において、リード端子２及びリード端子６の箇所にもリード３を配置したものである。即ち、リード端子２の箇所に配置される第４のリードは封止体２の内部に位置する先端部分（内端部分）が半導体チップ固定部７に連なり、ドレインリードＤ１となっている。また、リード端子６の箇所に配置される第８のリードは封止体２の内部に位置する先端部分（内端部分）が半導体チップ固定部３５に連なり、ドレインリードＤ２となっている。
【００５７】
実施例２の半導体装置１では、隣接するドレインリードＤ１とソースリードＳ２の間隔及びドレインリードＤ２とソースリードＳ１の間隔は０．８７ｍｍとなっている。また、半導体チップ固定部７とゲートリードＧ１及びソースリードＳ１との間隔、半導体チップ固定部３５とゲートリードＧ２及びソースリードＳ２との間隔さらには半導体チップ固定部７と半導体チップ固定部３５との間隔は、いずれも０．２ｍｍになっている。この結果、実施例２の半導体装置１は上限が３００Ｖに近い耐圧品とすることができる。
本パッケージを生産する上で標準外形であるＳＯＰ８のモールド金型、切断金型、成形金型を使用できる。
【実施例３】
【００５８】
図１６及び図１７は本発明の実施例３である半導体装置に係わる図であり、図１６は半導体装置における封止体内の半導体チップ固定部やインナーリード等を透視して示す模式的平面図、図１７は半導体装置に使用される半導体チップの一部を示す模式的拡大断面図である。
【００５９】
実施例１の半導体装置１は、半導体チップ４、５のトランジスタがいずれもＮチャンネル形の縦型ＭＯＳＦＥＴである。本実施例３の半導体装置１は、半導体チップ４のトランジスタがＮチャンネル形の縦型ＭＯＳＦＥＴ（Ｎｃｈ）であり、半導体チップ５のトランジスタがＰチャンネル形の縦型ＭＯＳＦＥＴ（Ｐｃｈ）である点を除けば他の構造は同じである。
【００６０】
図１７にはＰチャンネル形の縦型ＭＯＳＦＥＴのセル部分を示す図である。図７に示すＮチャンネル形の縦型ＭＯＳＦＥＴの構造において、半導体層（半導体領域）の導電型が反対の導電型に変わった以外はその構造は変わらない。即ち、半導体基板１１はＰ型のシリコン基板であり、エピタキシャル層１３はＰ形であり、低不純物濃度層１６はＮ形であり、高不純物濃度層１７はＮ＋形であり、ソース領域１８はＰ＋形である。前記低不純物濃度層１６はチャネル層（ベース層）となる。これによりＰチャンネル形のＭＯＳＦＥＴとなる。
【００６１】
本実施例３の半導体装置１はＮチャンネル形の縦型ＭＯＳＦＥＴとＰチャンネル形の縦型ＭＯＳＦＥＴを有する構成である。これにより、２つのＦＥＴを簡単な駆動回路にて制御する事が可能になる効果がある。
【実施例４】
【００６２】
図１８及び図１９は本発明の実施例４である半導体装置に係わる図であり、図１８は半導体装置における封止体内の半導体チップ固定部やインナーリード等を透視して示す模式的平面図、図１９は実施例４の半導体装置が組み込まれる電子装置のブリッジ回路図である。
【００６３】
本実施例４の半導体装置１は、実施例１の半導体装置１において、半導体チップ固定部７と半導体チップ固定部３５を連結部６０で連結した構造としたことがことなる。また、半導体チップ固定部７上にＰチャンネル形の縦型ＭＯＳＦＥＴ（Ｐｃｈ）からなる半導体チップ５を固定し、半導体チップ固定部３５上にＮチャンネル形の縦型ＭＯＳＦＥＴ（Ｎｃｈ）からなる半導体チップ４を固定した点も異なる。他の部分は実施例１の半導体装置１と同じである。
【００６４】
このような半導体装置１は、図１９に示す電子装置のフルブリッジ回路で使用できる。このフルブリッジ回路では４個のトランジスタＱ１〜Ｑ４を使用している。この回路は、一般的にＱ１＋Ｑ２、Ｑ３＋Ｑ４の縦の組み合わせによってそれぞれ負荷６６を制御する使用が一般的である。この場合、高電圧（１００Ｖ以上）が加わらない端子は、Ｇ１−Ｓ１間、Ｇ２−Ｓ２間、Ｄ１−Ｄ２間であり、それ以外の端子間には高電圧が印加される。従って、トランジスタＱ１，Ｑ２の縦接続回路部分に本実施例４の半導体装置１を使用することができる。そして、ドレインリードＤ１及びドレインリードＤ２を結線することから、この結線を封止体２の内部で半導体チップ固定部７と半導体チップ固定部３５を連結部６０で一体化することで果たしている。この回路は、例えば、スイッチング電源に使用して好適である。図１９ではフルブリッジ構成であるが、ハーフブリッジ構成の回路にも本実施例４の半導体装置１を使用することができる。
【００６５】
単一の封止体２の内部に二つのトランジスタを組み込んだ本発明に係わる半導体装置は、組み込むトランジスタの選択や結線によって電子装置の他の回路にも使用することができる。図２０は本発明の半導体装置が使用できる回路例を示すものである。
【００６６】
図２０（ａ）はトランジスタＱ１〜Ｑ４によるフルブリッジ回路において、Ｑ１とＱ３をバイポーラトランジスタとし、Ｑ２とＱ４をＮチャンネル形の縦型ＭＯＳＦＥＴとした回路であり、Ｑ２＋Ｑ４の横の組み合わせを本実施例の半導体装置１で構成するものである。そして、Ｑ１＋Ｑ２、Ｑ３＋Ｑ４の縦の組み合わせによるトランジスタでそれぞれ負荷６７を制御する。この場合、高電圧（１００Ｖ以上）が加わらない端子は、Ｇ１，Ｓ２，Ｇ２，Ｓ２の各端子間であり、Ｄ２，Ｄ４端子や他の端子間には高電圧が印加される。この回路は、例えば、液晶バックライトインバータに使用して好適である。図２０（ａ）ではフルブリッジ構成であるが、ハーフブリッジ構成の回路に対しても本実施例の半導体装置１を使用することができる。
【００６７】
図２０（ｂ）はトランジスタＱ１，Ｑ２による回路であり、Ｑ１はＮチャンネル形の縦型ＭＯＳＦＥＴ、Ｑ２はＰチャンネル形の縦型ＭＯＳＦＥＴとした回路であり、Ｑ１＋Ｑ２の横の組み合わせを本実施例の半導体装置１で構成するものである。Ｑ１＋Ｑ２によって蛍光灯のようなランプ（負荷）６８を動作させる。この場合、高電圧（１００Ｖ以上）が加わらない端子は、Ｇ１−Ｓ１間、Ｇ２−Ｓ２間、Ｓ１−Ｄ２間であり、これ以外の端子間には高電圧が印加される。この回路はソースコモン接続であり、例えば、電球型蛍光灯インバータ（自励型）に使用して好適である。
【００６８】
図２０（ｃ）はトランジスタＱ１，Ｑ２による回路であり、Ｑ１，Ｑ２は共にＮチャンネル形の縦型ＭＯＳＦＥＴである。Ｑ１＋Ｑ２の横の組み合わせを本実施例の半導体装置１で構成するものである。Ｑ１，Ｑ２によってそれぞれの負荷６９，７０を動作させる。この場合、高電圧（１００Ｖ以上）が加わらない端子は、Ｇ１−Ｓ１間、Ｇ２−Ｓ２間、Ｓ１−Ｄ２間であり、これ以外の端子間には高電圧が印加される。この回路は切り換えスイッチ接続であり、各種電子機器の切り換えスイッチに使用して好適である。
【００６９】
以上本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【図面の簡単な説明】
【００７０】
【図１】本発明の実施例１である半導体装置における封止体内の半導体チップやインナーリード等を透視的に示す模式的平面図である。
【図２】前記半導体装置の正面図である。
【図３】前記半導体装置の平面図である。
【図４】前記半導体装置の側面図である。
【図５】図３のＡ−Ａ線に沿う断面図である。
【図６】前記半導体装置の封止体内に配置される半導体チップの模式的拡大平面図である。
【図７】前記半導体チップの一部を示す模式的拡大断面図である。
【図８】実施例１の半導体装置を実装基板に実装した状態を示す模式的平面図である。
【図９】実施例１の半導体装置が組み込まれる電子装置のブリッジ回路図である。
【図１０】実施例１の半導体装置の製造方法を示すフローチャートである。
【図１１】前記半導体装置の製造で使用するリードフレームの一部を示す平面図である。
【図１２】前記半導体装置の製造において、チップボンディング及びワイヤボンディングが終了したリードフレームの一部を示す平面図である。
【図１３】前記半導体装置の製造において、封止体が形成されたリードフレームの一部を示す平面図である。
【図１４】実施例１の変形例である半導体装置における封止体内の半導体チップ固定部等を透視して示す模式的平面図である。
【図１５】本発明の実施例２である半導体装置における封止体内の半導体チップ固定部やインナーリード等を透視して示す模式的平面図である。
【図１６】本発明の実施例３である半導体装置における封止体内の半導体チップ固定部やインナーリード等を透視して示す模式的平面図である。
【図１７】本発明の実施例３の半導体装置に使用される半導体チップの一部を示す模式的拡大断面図である。
【図１８】本発明の実施例４である半導体装置における封止体内の半導体チップ固定部やインナーリード等を透視して示す模式的平面図である。
【図１９】実施例４の半導体装置が組み込まれる電子装置のブリッジ回路図である。
【図２０】本発明に係る半導体装置を組み込むことができる電子装置のブリッジ回路例を示す回路図である。
【図２１】従来の半導体装置の模式的平面図である。
【図２２】従来の半導体装置における封止体内の半導体チップ固定部やインナーリード等を透視して示す模式的平面図である。
【図２３】図２２のＢ−Ｂ線に沿う模式的断面図である。
【図２４】従来の半導体装置を実装基板に実装した状態を示す模式的平面図平面図である。
【符号の説明】
【００７１】
１…半導体装置、２…封止体（パッケージ）、３…リード、４，５…半導体チップ、７…半導体チップ固定部、８…ワイヤボンディングパッド、９…接着剤、１０…半導体チップ、１１…半導体基板、１２…ドレイン電極、１３…エピタキシャル層、１４…ゲート絶縁膜、１５…ゲート電極、１６…低不純物濃度層、１７…高不純物濃度層、１８…ソース領域、１９…絶縁膜、２０…ソース電極、２１…絶縁膜、２３…ソース電極パッド、２４…ゲート電極パッド、２５…高耐圧保護用リング電極、３０…ソース電極パッド、３１…ワイヤ、３５…半導体チップ固定部、３６…ソース電極パッド、３７…ゲート電極パッド、４０…実装基板、４１…ランド、５０…支持片、５１…支持片、６０…連結部、６５，６６，６７，６９，７０…負荷、６８…ランプ、８０…半導体装置、８１…封止体（パッケージ）、８２…リード、８５…半導体チップ固定部、８６…ワイヤボンディングパッド、８７…接着剤、９０…半導体チップ、９１…ゲート電極パッド、９２…ソース電極パッド、９３…ワイヤ、９５…半導体チップ固定部、９６…半導体チップ、９７…ゲート電極パッド、９８…ソース電極パッド、１００…実装基板、１０１…ランド。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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