(57)【要約】【課題】表示品位の低下を伴わずに開口率を向上することができるアクティブマトリクス基板およびそれを備えた表示装置を提供する。【解決手段】本発明によるアクティブマトリクス基板は、基板１と、基板１の主面上に設けられた薄膜トランジスタおよび容量素子１５と、薄膜トランジスタに走査信号を供給する走査配線２とを備えており、薄膜トランジスタは、チャネル領域４ｃを含む半導体層４と、半導体層４上に設けられたゲート電極６とを有している。容量素子１５は、薄膜トランジスタに対して基板１とは反対側に位置しており、走査配線２は、ゲート電極６とは異なる導電層から形成され、かつ、半導体層４よりも基板１側に位置している。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板と、前記基板の主面上に設けられた薄膜トランジスタおよび容量素子と、前記薄膜トランジスタに走査信号を供給する走査配線とを備えたアクティブマトリクス基板であって、
前記薄膜トランジスタは、チャネル領域を含む半導体層と、前記走査配線に電気的に接続され、前記半導体層よりも前記基板から離れた位置に設けられたゲート電極とを有し、
前記容量素子は、前記薄膜トランジスタに対して前記基板とは反対側に位置しており、
前記走査配線は、前記ゲート電極とは異なる導電層から形成され、かつ、前記半導体層よりも前記基板に近い位置に設けられている、アクティブマトリクス基板。
【請求項２】
前記基板の法線方向から見たときに、前記容量素子および前記走査配線は、前記半導体層の前記チャネル領域に重畳している、請求項１に記載のアクティブマトリクス基板。
【請求項３】
前記容量素子は、容量用誘電膜と、前記容量用誘電膜を介して互いに対向する第１容量電極および第２容量電極とを有する請求項１または２に記載のアクティブマトリクス基板。
【請求項４】
前記第１容量電極および第２容量電極の少なくとも一方は遮光性を有し、
前記走査配線は遮光性を有する請求項３に記載のアクティブマトリクス基板。
【請求項５】
前記薄膜トランジスタに電気的に接続された画素電極を備え、
前記画素電極と前記薄膜トランジスタとを互いに電気的に接続するための画素電極コンタクトホールが、前記基板の法線方向から見たときに、前記走査配線に重畳している請求項１から４のいずれかに記載のアクティブマトリクス基板。
【請求項６】
前記半導体層は、前記チャネル領域を挟んで対向して配置されたソース領域およびドレイン領域を含み、
前記第１容量電極は、前記ドレイン領域に電気的に接続されており、
前記画素電極コンタクトホールは、前記第１容量電極と前記画素電極との間に設けられ、前記画素電極と前記第１容量電極とが前記画素電極コンタクトホールにおいて互いに電気的に接続されており、
前記画素電極は、前記第１容量電極を介して前記薄膜トランジスタに電気的に接続されている、請求項５に記載のアクティブマトリクス基板。
【請求項７】
前記ゲート電極と前記走査配線とは、前記チャネル領域の側方に設けられた少なくとも２つのゲートコンタクトホールにおいて電気的に接続されており、
前記少なくとも２つのゲートコンタクトホールは、前記チャネル領域に対して互いに反対側に位置する一対のゲートコンタクトホールを含む、請求項１から６のいずれかに記載のアクティブマトリクス基板。
【請求項８】
前記半導体層は、前記チャネル領域を挟んで対向して配置されたソース領域およびドレイン領域を含み、さらに、前記チャネル領域と前記ソース領域との間、および、前記チャネル領域と前記ドレイン領域との間に、低濃度不純物領域を有している請求項１から７のいずれかに記載のアクティブマトリクス基板。
【請求項９】
前記基板の法線方向から見たときに、前記容量素子および前記走査配線は、前記半導体層の前記低濃度不純物領域に重畳している、請求項８に記載のアクティブマトリクス基板。
【請求項１０】
請求項１から９のいずれかに記載のアクティブマトリクス基板と、前記アクティブマトリクス基板上に配置された表示媒体層とを備えた表示装置。
【請求項１１】
前記走査配線が延びる第１の方向に沿って延びる第１の遮光領域と、前記第１の方向に交差する第２の方向に沿って延びる第２の遮光領域とを有する、請求項１０に記載の表示装置。
【請求項１２】
前記チャネル領域は、前記第１の遮光領域と前記第２の遮光領域との交差部の略中央に位置している、請求項１１に記載の表示装置。
【請求項１３】
前記基板の法線方向から見たときに、前記ゲート電極の少なくとも一部が、前記第１の遮光領域と前記第２の遮光領域との交差部に重畳している、請求項１１または１２に記載の表示装置。
【請求項１４】
前記表示媒体層が液晶材料を含む、請求項１０から１３のいずれかに記載の表示装置。
【請求項１５】
投射光学系を備えた投射型液晶表示装置である、請求項１０から１４のいずれかに記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブマトリクス基板およびそれを備えた表示装置に関し、特に、画素ごとに薄膜トランジスタおよび容量素子を備えたアクティブマトリクス基板と、それを備えた表示装置に関する。
【背景技術】
【０００２】
液晶表示装置は、薄型で低消費電力であるという特徴を有し、様々な分野に広く用いられている。特に、画素ごとに駆動素子として薄膜トランジスタ（「ＴＦＴ」と称される）を備えたアクティブマトリクス型の液晶表示装置は、高いコントラスト比および優れた応答特性を有し、高性能であるため、パーソナルコンピュータや携帯用のテレビなどの表示部に用いられており、近年その市場規模が拡大している。
【０００３】
一方、投射型の液晶表示装置（いわゆる液晶プロジェクタ）は、ビジネス用途向けや家庭向けにその市場が拡大しており、将来性の点から大きな注目を集めている。
【０００４】
プロジェクタ用の液晶パネルは、高輝度、高精細であることを要求されるので、その開口率（画素開口率）は高いことが好ましい。液晶パネルの開口率を高くする上で重要な要素として、アクティブマトリクス基板上に設けられる容量素子が挙げられる。
【０００５】
容量素子は、液晶層に印加された電圧を所定の期間保持するために、液晶容量に電気的に並列な保持容量を形成するように設けられ、典型的には、金属層などの遮光性を有する層を含んで構成される。したがって、液晶パネルのうち、容量素子が設けられた領域は、光が透過しない領域すなわち非開口部となる。そのため、開口率を高くする上では、この容量素子が占める面積を小さくすることが好ましい。ところが、容量素子の面積を小さくすると、容量素子によって形成される保持容量の容量値が小さくなってしまい、表示品位の低下の原因となる。
【０００６】
このように、開口率の向上と十分な保持容量の確保とは相反する関係にあり、これらを両立することが難しいという問題があった。
【０００７】
この問題を解決する手法として、特許文献１および２は、ＴＦＴの上方に容量素子を配置する方式を開示している。この方式では、ＴＦＴの半導体層や走査配線あるいは信号配線など、もともと非開口部となる領域に容量素子が重畳するので、開口率の低下を抑制しつつ、十分な保持容量を確保することが可能になる。また、この方式は、ＴＦＴの上方から入射する光を容量素子によって遮ることができるので、ＴＦＴへの光の入射を防ぐ観点からも有効である。特許文献２に開示されている構造では、さらに、ＴＦＴの下側に遮光膜が設けられているので、ＴＦＴの下方からの光の入射を防ぐことも可能になる。
【０００８】
このように、ＴＦＴの上方に容量素子を配置する構造は、強い光の入射による悪影響の抑制と、小型化とが重要な課題であるプロジェクタ用液晶パネルに有効である。
【特許文献１】特開平４−３６６９２４号公報
【特許文献２】特開２００２−４９０４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、近年、プロジェクタ用液晶パネルのさらなる小型化・高開口率化に伴って、画素間に配置される遮光領域（ブラックマトリクスによって規定される）の狭幅化が進んでおり、下記の２つの問題が発生してきた。
【００１０】
１つ目の問題は、画素電極を薄膜トランジスタに電気的に接続するためのコンタクトホールの配置に関する問題である。
【００１１】
遮光領域は、走査配線に略平行に延びる領域と、信号配線に略平行に延びる領域とを含むように格子状に形成されており、画素電極用のコンタクトホールは、一般には、信号配線に重ならないように、走査配線に略平行に延びる領域内に形成される。画素電極用のコンタクトホールは、さらに、走査配線による段差の影響を受けない位置、すなわち、走査配線をまたがない位置に形成される。
【００１２】
ところが、遮光領域の幅が狭くなると、画素電極用のコンタクトホールの配置の自由度が小さくなり、コンタクトホールを遮光領域内に収まるように配置することは難しい。そのため、コンタクトホールに対応した部分が突出するように遮光領域を形成せざるを得ず、突出した部分によって開口率が低下してしまう。
【００１３】
この問題に対する対応策としては、走査配線の幅を細くする方式や、あるいは、逆に走査配線の幅を太くして走査配線とコンタクトホールとを重ねる方式が考えられる。
【００１４】
しかし、走査配線の幅を細くする方式では、走査配線の抵抗値が高くなるので、走査信号の遅延が発生し、表示時に走査方向のフリッカが発生してしまう。
【００１５】
また、走査配線の幅を太くする方式では、容量素子を構成する容量電極のうちの画素電極に電気的に接続された電極と、走査配線との間に生じる寄生容量が大きくなってしまう。この走査配線―容量電極間の寄生容量が増加すると、ゲート電位がオフ電位となる際の電位の低下が画素電位に影響して画素電位も低下する（電位の引き込み）現象が顕著となり、それによって表示特性が低下してしまう。
【００１６】
２つ目の問題は、遮光性の低下という問題である。
【００１７】
遮光領域の幅が狭くなると、当然ながら、光の入射量も増加する。光がＴＦＴのチャネル領域や低濃度不純物領域（Lightly Doped Drain領域；ＬＤＤ領域とも称される）に照射されると、半導体層中で光励起された電子が増加し、リーク電流が増大してしまう。そのため、画素電極の電位が低下し、表示品位が低下してしまう。特許文献１や特許文献２に開示されているように、ＴＦＴの上方に配置された容量素子は遮光膜の役割を果たすものの、基板内部における光の乱反射による横方向からの光の入射を十分には防止できない。
【００１８】
本発明は、上記問題に鑑みてなされたものであり、その目的は、表示品位の低下を伴わずに開口率を向上することができるアクティブマトリクス基板およびそれを備えた表示装置を提供することにある。
【課題を解決するための手段】
【００１９】
本発明によるアクティブマトリクス基板は、基板と、前記基板の主面上に設けられた薄膜トランジスタおよび容量素子と、前記薄膜トランジスタに走査信号を供給する走査配線とを備えたアクティブマトリクス基板であって、前記薄膜トランジスタは、チャネル領域を含む半導体層と、前記走査配線に電気的に接続され、前記半導体層よりも前記基板から離れた位置に設けられたゲート電極とを有し、前記容量素子は、前記薄膜トランジスタに対して前記基板とは反対側に位置しており、前記走査配線は、前記ゲート電極とは異なる導電層から形成され、かつ、前記半導体層よりも前記基板に近い位置に設けられており、そのことによって上記目的が達成される。
【００２０】
前記基板の法線方向から見たときに、前記容量素子および前記走査配線は、前記半導体層の前記チャネル領域に重畳していることが好ましい。
【００２１】
ある好適な実施形態において、前記容量素子は、容量用誘電膜と、前記容量用誘電膜を介して互いに対向する第１容量電極および第２容量電極とを有する。
【００２２】
前記第１容量電極および第２容量電極の少なくとも一方は遮光性を有し、前記走査配線は遮光性を有することが好ましい。
【００２３】
ある好適な実施形態において、本発明によるアクティブマトリクス基板は、前記薄膜トランジスタに電気的に接続された画素電極を備え、前記画素電極と前記薄膜トランジスタとを互いに電気的に接続するための画素電極コンタクトホールが、前記基板の法線方向から見たときに、前記走査配線に重畳している。
【００２４】
ある好適な実施形態において、前記半導体層は、前記チャネル領域を挟んで対向して配置されたソース領域およびドレイン領域を含み、前記第１容量電極は、前記ドレイン領域に電気的に接続されており、前記画素電極コンタクトホールは、前記第１容量電極と前記画素電極との間に設けられ、前記画素電極と前記第１容量電極とが前記画素電極コンタクトホールにおいて互いに電気的に接続されており、前記画素電極は、前記第１容量電極を介して前記薄膜トランジスタに電気的に接続されている。
【００２５】
前記ゲート電極と前記走査配線とは、前記チャネル領域の側方に設けられた少なくとも２つのゲートコンタクトホールにおいて電気的に接続されており、前記少なくとも２つのゲートコンタクトホールは、前記チャネル領域に対して互いに反対側に位置する一対のゲートコンタクトホールを含むことが好ましい。
【００２６】
ある好適な実施形態において、前記半導体層は、前記チャネル領域を挟んで対向して配置されたソース領域およびドレイン領域を含み、さらに、前記チャネル領域と前記ソース領域との間、および、前記チャネル領域と前記ドレイン領域との間に、低濃度不純物領域を有している。
【００２７】
前記基板の法線方向から見たときに、前記容量素子および前記走査配線は、前記半導体層の前記低濃度不純物領域に重畳していることが好ましい。
【００２８】
本発明による表示装置は、上記の構成を有するアクティブマトリクス基板と、前記アクティブマトリクス基板上に配置された表示媒体層とを備えており、そのことによって上記目的が達成される。
【００２９】
本発明による表示装置は、前記走査配線が延びる第１の方向に沿って延びる第１の遮光領域と、前記第１の方向に交差する第２の方向に沿って延びる第２の遮光領域とを有してもよい。
【００３０】
前記チャネル領域は、前記第１の遮光領域と前記第２の遮光領域との交差部の略中央に位置していることが好ましい。
【００３１】
前記基板の法線方向から見たときに、前記ゲート電極の少なくとも一部が、前記第１の遮光領域と前記第２の遮光領域との交差部に重畳していることが好ましい。
【００３２】
前記表示媒体層が液晶材料を含んでもよい。
【００３３】
本発明による表示装置は、投射光学系を備えた投射型液晶表示装置であってもよい。
【発明の効果】
【００３４】
本発明によると、表示品位の低下を伴わずに開口率を向上することができるアクティブマトリクス基板およびそれを備えた表示装置が提供される。
【発明を実施するための最良の形態】
【００３５】
本発明によるアクティブマトリクス基板は、基板と、基板の主面上に設けられた薄膜トランジスタ（ＴＦＴ）および容量素子と、薄膜トランジスタに走査信号を供給する走査配線とを備えている。アクティブマトリクス基板は、表示装置に用いられ、表示の単位となる複数の画素を有している。薄膜トランジスタおよび容量素子は、典型的には、画素ごとに設けられる。
【００３６】
薄膜トランジスタは、チャネル領域を含む半導体層と、走査配線に電気的に接続され、半導体層よりも基板から離れた位置に設けられたゲート電極とを有している。アクティブマトリクス基板を液晶表示装置に用いる場合、薄膜トランジスタは、スイッチング素子として機能し、オン状態にある薄膜トランジスタを介して表示信号が画素電極に伝達される。なお、表示信号は、走査配線に交差するように設けられる信号配線によって薄膜トランジスタに供給される。
【００３７】
容量素子は、典型的には、容量用誘電膜と、容量用誘電膜を介して互いに対向する一対の容量電極を有する。アクティブマトリクス基板を液晶表示装置に用いる場合、容量素子は、液晶容量に対して電気的に並列に保持容量が付加されるように設けられ、画素電極の電位を所定期間保持して表示品位の低下を防止する。
【００３８】
本発明によるアクティブマトリクス基板では、容量素子は、薄膜トランジスタに対して基板とは反対側に位置している。つまり、容量素子と基板との間に薄膜トランジスタが位置している。
【００３９】
一般に、薄膜トランジスタのチャネル領域に光が入射すると、薄膜トランジスタのオフ時のリーク電流が増大してしまうので、チャネル領域を遮光する必要がある。本発明によるアクティブマトリクス基板では、容量素子は、薄膜トランジスタに対して基板とは反対側に位置しているので、チャネル領域を遮光するために遮光層を設けた場合であっても、遮光層を容量素子と重畳するように配置でき、基板面内において、容量素子によって透過率が低下する領域と遮光層が形成される領域とを重ねることができる。その結果、基板面内において、容量素子によって透過率が低下する面積の増大を抑制でき、開口率の低下を抑制できる。
【００４０】
また、本発明によるアクティブマトリクス基板では、走査配線は、ゲート電極とは異なる導電層から形成され、かつ、半導体層よりも基板に近い位置に設けられている。つまり、走査配線は、半導体層に対してゲート電極や容量素子とは反対側に設けられている。したがって、容量素子を構成する容量電極と、走査配線との間隔を十分に広くでき、これらの間に生じる寄生容量の値を十分に小さくできる。そのため、走査信号の遅延を抑制し、且つ、画素電極コンタクトホールを走査配線に重畳させるために、走査配線の幅を広くしても、走査配線と容量電極との間に生じる寄生容量の増大は実質的に問題とならず、表示品位の低下を抑制できる。
【００４１】
このように、本発明によると、表示品位の低下を伴わずに開口率を向上することができる。
【００４２】
さらに、本発明によるアクティブマトリクス基板では、半導体層に対してゲート電極と走査配線とが互いに反対側に位置しているので、ゲート電極と走査配線とを電気的に接続するためのゲートコンタクトホールを、チャネル領域の側方に配置することができ、このゲートコンタクトホール内に形成される導電層によって、チャネル領域に側方から入射する光を効果的に遮光することができる。そのため、本発明によるアクティブマトリクス基板は、チャネル領域を遮光するのに優れた構造を有している。また、半導体層に対してゲート電極とは反対側に走査配線が位置するので、この走査配線の電位の効果によって薄膜トランジスタのオン電流を増大させることができ、画素への表示信号の書き込みを好適に行うことができるという利点も得られる。
【００４３】
本発明によるアクティブマトリクス基板は、表示品位の低下を伴わずに高開口率を実現できるので、特に、投射型液晶表示装置に用いられる液晶素子用の基板として好適に利用される。投射型液晶表示装置に用いられる液晶素子では、通常の液晶表示装置に比べて強力な光を入射させる必要があるので、入射光や基板裏面からの反射光がチャネル領域に入射しやすく、表示品位の劣化が顕著であるという問題があったが、本発明のアクティブマトリクス基板は、チャネル領域を遮光するのに優れた構造を有しているため、上記問題を解決することができる。
【００４４】
容量素子および走査配線は、典型的には、基板の法線方向から見たときに薄膜トランジスタのチャネル領域に重畳するように配置される。このとき、容量素子を構成する一対の容量電極の少なくとも一方が遮光性を有していると、容量素子は、チャネル領域に入射する光を遮る遮光層として機能する。また、走査配線が遮光性を有していると、走査配線は、チャネル領域に入射する光を遮る遮光層として機能する。一対の容量電極の少なくとも一方および走査配線が遮光性を有していると、チャネル領域を遮光する遮光層を別途に設ける必要がなくなるという利点が得られる。
【００４５】
以下、図面を参照しながら、本発明の実施形態を説明する。なお、以下では、液晶表示装置に用いられるアクティブマトリクス基板を例示する。
【００４６】
まず、図１〜図４を参照しながら、本実施形態におけるアクティブマトリクス基板１００の構成を説明する。図１（ａ）、（ｂ）は、アクティブマトリクス基板１００の断面構成を示し、図２〜図４は、アクティブマトリクス基板１００の平面構成を示している。なお、図１（ａ）、（ｂ）は、それぞれ図２〜図４中のＡ―Ａ’線、Ｂ−Ｂ’線に沿った断面を示しており、図２および図３では、わかりやすさのために構成要素の一部を省略している。
【００４７】
アクティブマトリクス基板１００は、図１（ａ）に示すように、絶縁性基板（例えば石英基板）１を有しており、この絶縁性基板１の主面上に走査配線（ゲート配線）２が形成されている。走査配線２は、本実施形態では、遮光性を有する材料から形成されている。また、基板１上には、走査配線２を覆うように、第１層間絶縁膜３が形成されている。
【００４８】
第１層間絶縁膜３上には、ＴＦＴ半導体層４が形成されている。ＴＦＴ半導体層４は、チャネル領域４ｃと、チャネル領域４ｃを挟んで対向して配置されたソース領域４ａおよびドレイン領域４ｂとを含んでいる。ＴＦＴ半導体層４のチャネル領域４ｃは、図２に示すように、基板法線方向から見たときに、走査配線２と重畳している。走査配線２は遮光性を有しているので、チャネル領域４ｃに基板１の裏面側から入射する光は走査配線２によって遮られる。
【００４９】
ＴＦＴ半導体層４上には、ゲート酸化膜５、ゲート電極６および第２層間絶縁膜７が基板１側からこの順に形成されている。ゲート電極６は、図１（ｂ）に示すように、第１層間絶縁膜３およびゲート酸化膜５に形成されたゲートコンタクトホール８において走査配線２に接続されている。本実施形態では、ゲートコンタクトホール８は、図１（ｂ）および図２に示すようにチャネル領域の側方に２つ設けられている。これら一対のゲートコンタクトホール８は、チャネル領域４ｃに対して互いに反対側に位置している。
【００５０】
第２層間絶縁膜７上には、ソース電極９およびドレイン電極１０が設けられている。ソース電極９は、ゲート酸化膜５および第２層間絶縁膜７に形成された第１ソースコンタクトホール１１においてＴＦＴのソース領域４ａに接続される。また、ドレイン電極１０は、ゲート酸化膜５および第２層間絶縁膜７に形成されたドレインコンタクトホール１２においてＴＦＴのドレイン領域４ｂに接続される。本実施形態では、ドレイン電極１０は、容量素子１５を構成する一対の容量電極の一方（第１容量電極）としても機能する。
【００５１】
第１容量電極（ドレイン電極）１０上に、容量誘電膜１３と第２容量電極１４とが基板１側からこの順で形成されており、容量誘電膜１３と、容量用誘電膜１３を介して互いに対向する第１容量電極１０および第２容量電極１４とによって容量素子１５が構成される。図３に示すように、第１容量電極１０は、画素ごとに分割して形成された導電層であり、第２容量電極１４は、走査配線２に略平行に延設された容量配線の一部である。容量配線には、外部から所定の電位が与えられ、同一の容量配線に属する第２容量電極１４には共通の電位が与えられる。典型的には、全ての容量配線に共通の電位が与えられる。なお、容量配線は信号配線１７の延びる方向に沿っても延びる格子状であってもよい。
【００５２】
第１容量電極１０および第２容量電極１４を含む容量素子１５は、図３に示すように、基板法線方向から見たときにＴＦＴ半導体層４のチャネル領域４ｃに重畳している。本実施形態では、第１容量電極１０および第２容量電極１４の少なくとも一方は、遮光性を有する材料から形成されており、チャネル領域４ｃにＴＦＴの上方から入射する光は容量素子１５によって遮られる。
【００５３】
容量素子１５を覆うように、第３層間絶縁膜１６が形成されており、第３層間絶縁膜１６上に信号配線１７が形成されている。信号配線１７は、第３層間絶縁膜１６に形成された第２ソースコンタクトホール１８においてソース電極９に接続されている。
【００５４】
第３層間絶縁膜１６および信号配線１７上に、第４層間絶縁膜１９が形成されており、この第４層間絶縁膜１９上の所定の領域に、画素電極２０が形成されている。画素電極２０は、容量誘電膜１３、第３層間絶縁膜１６および第４層間絶縁膜１９に形成された画素電極コンタクトホール２１において第１容量電極（ドレイン電極）１０に接続されており、第１容量電極１０を介してＴＦＴに電気的に接続されている。本実施形態では、画素電極２０と薄膜トランジスタとを互いに電気的に接続するための画素電極コンタクトホール２１は、図１（ａ）および図４に示すように、基板法線方向から見たときに走査配線２に重畳している。
【００５５】
本発明によるアクティブマトリクス基板１００では、容量素子１５は、薄膜トランジスタに対して基板１とは反対側に位置しているので、チャネル領域４ｃを遮光するために遮光層を設けた場合であっても、遮光層を容量素子１５と重畳するように配置でき、基板面内において、容量素子１５によって透過率が低下する領域と遮光層が形成される領域とを重ねることができる。その結果、基板面内において、容量素子１５によって透過率が低下する面積の増大を抑制でき、開口率の低下を抑制しつつ、十分な保持容量を確保することができる。
【００５６】
また、アクティブマトリクス基板１００では、走査配線２は、ゲート電極６とは異なる導電層から形成され、かつ、ＴＦＴ半導体層４よりも基板１に近い位置に設けられている。したがって、走査配線２と第１容量電極１０との間隔を十分に広くすることができ、これらの間に生じる寄生容量の値を十分に小さくできる。そのため、走査信号の遅延を抑制し、且つ、画素電極コンタクトホール２１を走査配線２に重畳させるために、本実施形態のように走査配線２の幅を広くしても、走査配線２と第１容量電極１０との間に生じる寄生容量の増大は実質的に問題とならず、表示品位の低下を抑制できる。
【００５７】
なお、走査配線２と第１容量電極１０との間に生じる寄生容量の値を十分に小さくする観点からは、走査配線２と第１容量電極１０とを隔てる第１層間絶縁膜３および第２層間絶縁膜７の厚さの合計が６００ｎｍ以上であることが好ましく、１０００ｎｍ以上であることがさらに好ましい。ただし、第１層間絶縁膜３および第２層間絶縁膜７の一方のみを極端に厚くすると、コンタクトホールの形成が困難になるなどの問題が生じることがあるので、第１層間絶縁膜３の厚さは、３００ｎｍ以上８００ｎｍ以下であることが好ましく、第２層間絶縁膜７の厚さは、３００ｎｍ以上８００ｎｍ以下であることが好ましい。
【００５８】
このように、本発明によると、表示品位の低下を伴わずに開口率を向上することができる。
【００５９】
さらに、アクティブマトリクス基板１００では、ＴＦＴ半導体層４に対してゲート電極６と走査配線２とが互いに反対側に位置しているので、ゲート電極６と走査配線２とを電気的に接続するためのゲートコンタクトホール８を、図１（ｂ）などに示すように、チャネル領域４ｃの側方に配置することができ、このゲートコンタクトホール８内に形成される導電層（ゲート電極６と一体に形成される導電層）によって、チャネル領域４ｃに側方から入射する光を効果的に遮光することができる。そのため、アクティブマトリクス基板１００は、チャネル領域４ｃを遮光するのに優れた構造を有している。また、ＴＦＴ半導体層４に対してゲート電極６とは反対側（ここではＴＦＴの下方）に走査配線２が位置するので、この走査配線２の電位の効果によって薄膜トランジスタのオン電流を増大させることができ、画素への表示信号の書き込みを好適に行うことができるという利点も得られる。
【００６０】
本実施形態のように、容量素子１５および走査配線２が、基板法線方向から見たときに薄膜トランジスタのチャネル領域４ｃに重畳するように配置されている場合、第１容量電極１０および第２容量電極１４の少なくとも一方が遮光性を有していると、容量素子１５は、チャネル領域４ｃに入射する光を遮る遮光層としても機能する。また、走査配線２が遮光性を有していると、走査配線２は、チャネル領域４ｃに入射する光を遮る遮光層としても機能する。第１容量電極１０や第２容量電極１４あるいは走査配線２が必ずしも遮光性を有する必要はないが、これらが遮光性を有していると、別途に遮光層を設ける必要がなくなるという利点が得られる。
【００６１】
チャネル領域４ｃに側方から入射する光をより効果的に遮光する観点からは、チャネル領域４ｃを挟み込む（チャネル領域４ｃに対して互いに反対側に位置する）一対のゲートコンタクトホール８を含む、少なくとも２つのゲートコンタクトホールを設けることが好ましい。
【００６２】
アクティブマトリクス基板１００は、表示品位の低下を伴うことなく開口率を向上できるので、表示装置に好適に用いられる。アクティブマトリクス基板１００を備えた表示装置は、典型的には、アクティブマトリクス基板１００上に配置された表示媒体層をさらに備えている。液晶表示装置においては、表示媒体層は、液晶材料を含む液晶層であり、アクティブマトリクス基板１００と対向基板とが液晶層を介して対向するように貼り合わされる。
【００６３】
また、本発明によるアクティブマトリクス基板１００は、チャネル領域４ｃを遮光するのに優れた構造を有しているため、通常よりも強い光が入射する、投射型液晶表示装置用の液晶素子に特に好適に用いられる。投射型液晶表示装置は、典型的には、光源と、液晶素子と、投射レンズなどを含む投射光学系とを備えている。
【００６４】
なお、表示装置においては、典型的には、各画素（各画素の光透過部）を画定する遮光領域が設けられる。例えば、走査配線２が延びる方向に沿って延びるストライプ状の第１の遮光領域と、信号配線１７が延びる方向（典型的には走査配線２が延びる方向に略直交する方向）に沿って延びるストライプ状の第２の遮光領域とから構成される格子状の遮光領域が設けられる。このような遮光領域が設けられる場合、ＴＦＴ半導体層４のチャネル領域４ｃは、チャネル領域４ｃへの光の入射をより効果的に防止する観点から、第１の遮光領域と第２の遮光領域との交差部の略中央に位置していることが好ましい。
【００６５】
また、アクティブマトリクス基板１００の表面のうち、ゲート電極６が形成された領域に対応する部分は、ゲート電極６の形状を反映した凸部（段差部）となる。液晶表示装置においては、この凸部（段差部）は、他の平坦な部分とは液晶分子の傾きが異なる部分であり、この凸部においては配向不良が発生しやすい。そのため、この凸部において光抜けが発生して表示品位が低下することがある。この凸部を有効に遮光して表示品位の低下を抑制する観点からは、ゲート電極６（およびその下のチャネル領域４ｃ）は、基板法線方向から見たときに、第１の遮光領域と第２の遮光領域との交差部に少なくとも一部が重畳していることが好ましく、できるだけ多くの部分が重畳していることが好ましい。
【００６６】
上述したアクティブマトリクス基板１００は、例えば、以下のようにして製造することができる。以下、図５（ａ）〜（ｄ）と図６（ａ）、（ｂ）とを参照しながら、アクティブマトリクス基板１００の製造方法を説明する。
【００６７】
まず、図５（ａ）に示すように、基板１上に、走査配線２、第１層間絶縁膜３およびＴＦＴ半導体層４を形成する。
【００６８】
具体的には、まず、石英から形成された絶縁性基板１を用意し、次に、この基板１上に、リンが高濃度でドーピングされた多結晶シリコン（poly-Si）膜とタングステンシリサイド（ＷＳｉ）膜とをそれぞれ厚さ約１５０ｎｍで連続して堆積し、その後、この積層膜を一般的なフォトリソグラフィ技術およびドライエッチングにより所定の形状にパターニングすることによって、走査配線２を形成する。
【００６９】
次に、ＣＶＤ法を用いて基板１上に走査配線２を覆う厚さ約４００ｎｍの酸化シリコン膜を堆積することによって、第１層間絶縁膜３を形成する。続いて、第１層間絶縁膜３上に厚さ約５０ｎｍの非晶質シリコン膜を堆積し、次に、この非晶質シリコン膜を結晶化させて結晶性シリコン膜を形成する。その後、結晶性シリコン膜をフォトリソグラフィ技術およびドライエッチングにより所定の形状にパターニングすることによってＴＦＴ半導体層４を形成する。非晶質シリコン膜を結晶化させる方法としては、６００℃以上に加熱する方法や、エキシマレーザを照射する方法などを用いることができる。ＴＦＴ半導体層４のうち、後にチャネル領域４ｃとなる領域は、基板法線方向から見たときに走査配線２に重畳するように形成される。
【００７０】
次に、図５（ｂ）および図６（ａ）に示すように、ＴＦＴ半導体層４上に、ゲート酸化膜５およびゲート電極６を形成する。
【００７１】
具体的には、まず、ＴＦＴ半導体層４上に、厚さ約８０ｎｍの酸化シリコン膜を堆積することによってゲート酸化膜５を形成した後、酸素または塩素を含んだ雰囲気中で９００℃以上の温度でアニール処理を行うことによって、ゲート酸化膜５の膜質を向上させる。
【００７２】
次に、フォトリソグラフィ技術およびドライエッチングにより、第１層間絶縁膜３に走査配線２の一部が露出するようにゲートコンタクトホール８を形成する。続いて、リンが高濃度でドーピングされた厚さ約４００ｎｍの多結晶シリコン（poly-Si）膜を堆積した後、この多結晶シリコン膜をフォトリソグラフィ技術およびドライエッチングにより所定の形状にパターニングしてゲート電極６を形成する。
【００７３】
続いて、図５（ｃ）に示すように、ＴＦＴ半導体層４にソース領域４ａ、ドレイン領域４ｂおよびチャネル領域４ｃを形成し、ＴＦＴ半導体層４、ゲート酸化膜５およびゲート電極６上に、第２層間絶縁膜７、ソース電極９、第１容量電極（ドレイン電極）１０、容量用誘電膜１３および第２容量電極１４を形成する。
【００７４】
具体的には、まず、ゲート電極６をマスクとして用い、ＴＦＴ半導体層４中にドーズ量が２×１０15原子/ｃｍ2のリンを７５ｋｅＶの加速エネルギーで注入することによって、高濃度不純物領域であるソース領域４ａおよびドレイン領域４ｂを形成する。このとき、ＴＦＴ半導体層４のうち、ゲート電極６の下方に位置するためにリンが注入されなかった部分はチャネル領域４ｃとなる。
【００７５】
次に、ＣＶＤ法を用いて、基板のほぼ全面を覆う厚さ約５００ｎｍの酸化シリコン膜を堆積することによって第２層間絶縁膜７を形成した後、窒素雰囲気中で３０分間、９５０℃の熱処理を施すことにより、ソース領域４ａおよびドレイン領域４ｂに注入したリンを活性化する。
【００７６】
続いて、フォトリソグラフィ技術と、ウェットエッチングまたはドライエッチングにより、ゲート酸化膜５および第２層間絶縁膜７に、ソース領域４ａの一部を露出するように第１ソースコンタクトホール１１を形成するとともに、ドレイン領域４ｂの一部を露出するようにドレインコンタクトホール１２を形成する。
【００７７】
その後、リンが高濃度にドーピングされた厚さ約２００ｎｍの多結晶シリコン（poly-Si）膜を堆積し、この多結晶シリコン膜を所定の形状にパターニングすることにより、ソース電極９および第１容量電極（ドレイン電極）１０を形成する。
【００７８】
次に、第１容量電極１０を覆う厚さ約３０ｎｍの酸化シリコン膜を堆積することによって容量用誘電膜１３を形成し、その後、酸素もしくは塩素を含んだ雰囲気中において９００℃以上の温度でアニール処理を行う。
【００７９】
続いて、基板のほぼ全面に、リンが高濃度にドーピングされた多結晶シリコン（poly-Si）膜およびタングステンシリサイド（ＷＳｉ）膜をそれぞれ厚さ約１５０ｎｍで連続して堆積し、これらを一般的なフォトリソグラフィ技術およびドライエッチングにより所定の形状にパターニングすることにより、走査配線２が延びる方向に沿って延びる容量配線を形成する。容量配線は、表示部の外側まで連続しており、外部から容量配線用の電圧を印可することができるように構成されている。容量配線のうち、画素ごとに形成された第１容量電極１０に重畳する部分が第２容量電極１４として機能する。
【００８０】
その後、これらの上に、図５（ｄ）および図６（ｂ）に示すように、第３層間絶縁膜１６、信号配線１７、第４層間絶縁膜１９、画素電極２０を形成する。
【００８１】
具体的には、まず、ＣＶＤ法を用いて基板のほぼ全面に厚さ約５００ｎｍの酸化シリコン膜を堆積することによって第３層間絶縁膜２３を形成し、その後、この第３層間絶縁膜２３に、フォトリソグラフィ技術とウェットエッチングまたはドライエッチングにより、ソース電極９の所定の領域が露出するように第２ソースコンタクトホール１８を形成する。
【００８２】
次に、厚さ約１００ｎｍのＴｉＷ膜、厚さ約４００ｎｍのＡｌＳｉ膜および厚さ約１００ｎｍのＴｉＷ膜を順次積層した積層膜を堆積し、この積層膜を、フォトリソグラフィ技術とドライエッチングにより所定の形状にパターニングすることにより、信号配線１７を形成する。
【００８３】
続いて、厚さ約３００ｎｍの酸化シリコン膜を堆積することによって第４層間絶縁膜１９を形成し、この第４層間絶縁膜２３に、フォトリソグラフィ技術とウェットエッチングまたはドライエッチングにより、第１容量電極１０の所定の領域が露出するように画素電極コンタクトホール２１を形成する。
【００８４】
その後、第４層間絶縁膜１９上に厚さ約１００ｎｍのＩＴＯ膜を堆積し、このＩＴＯ膜をフォトリソグラフィ技術およびドライエッチングにより所定の形状にパターニングすることによって画素電極２０を形成する。
【００８５】
このようにして、アクティブマトリクス基板１００が作製される。
【００８６】
次に、図７を参照しながら、本発明による他のアクティブマトリクス基板２００を説明する。なお、図７では、アクティブマトリクス基板１００の構成要素と実質的に同じ機能を有する構成要素を同じ参照符号を用いて示している。
【００８７】
アクティブマトリクス基板２００は、ＴＦＴ半導体層４のチャネル領域４ｃとソース領域４ａとの間、および、チャネル領域４ｃとドレイン領域４ｂとの間に、低濃度不純物領域（Lightly Doped Drain領域；ＬＤＤ領域とも称される）４ｄが形成されている点において、アクティブマトリクス基板１００と異なっている。
【００８８】
アクティブマトリクス基板２００では、ＴＦＴ半導体４が、リン等の不純物が低濃度でドーピングされた低濃度不純物領域４ｄを有しているので、ＴＦＴのオフ電流が減少し、表示品位のさらなる向上を図ることができる。
【００８９】
低濃度不純物領域４ｄへの光の入射は、オフ電流の増大の原因となるので、低濃度不純物領域４ｄは、チャネル領域４ｃと同様に遮光されていることが好ましい。基板法線方向から見たときに、容量素子１５および走査配線２が、低濃度不純物領域４ｄに重畳している構成を採用すると、容量素子１５や走査配線２に遮光性を持たせることによって、別途に遮光層を設けることなく低濃度不純物領域を遮光することができる。
【００９０】
アクティブマトリクス基板２００は、例えば以下のようにして製造することができる。
【００９１】
まず、アクティブマトリクス基板１００について説明した製造方法と同様のプロセスを用いて、ゲート電極６まで作製する。
【００９２】
次に、ゲート電極６をマスクとして用いてＴＦＴ半導体層４中にドーズ量が２×１０13原子/ｃｍ2のリンを７５ｋｅＶの加速エネルギーで注入し、続いて、ＴＦＴ半導体層４の、後に低濃度不純物領域４ｄとなる領域上にフォトレジストによるマスクを形成した後、ドーズ量が２×１０15原子/ｃｍ2のリンを７５ｋｅＶの加速エネルギーで注入する。この工程により、高濃度のリンが注入されたソース領域４ａおよびドレイン領域４ｂと、低濃度のリンが注入された低濃度不純物領域４ｄとが形成される。このとき、ゲート電極６の下方に位置するためにリンが注入されなかったチャネル領域４ｃとなる。
【００９３】
その後、アクティブマトリクス基板１００について説明した製造方法と同様のプロセスを用いて、画素電極２１まで形成することによって、アクティブマトリクス基板２００が完成する。
【００９４】
本発明によるアクティブマトリクス基板１００および２００は、チャネル領域４ｃを遮光するのに優れた構造を有しているため、図８に示すような投射型液晶表示装置３００が備える液晶素子３０４に好適に用いられる。
【００９５】
投射型液晶表示装置３００は、光源（ランプユニット）３０１と、光源３０１からの光を変調する液晶素子３０４と、液晶素子３０４で変調された光をスクリーンに投射するための投射用レンズユニット（投射光学系）３０７とを備えている。液晶素子３０４は、Ｒ、Ｇ、Ｂの色光束のそれぞれに対応して３つ設けられている。
【００９６】
投射型液晶表示装置３００は、さらに、光を反射して各構成要素に所定の角度で入射させる複数のミラー３０２と、光を複数の色光束に分離するダイクロイックミラー３０３と、液晶素子３０４で変調された複数の色光束を合成するプリズム３０６とを備えている。
【００９７】
投射型液晶表示装置３００では、光源３０１として、通常の透過型液晶表示装置用のバックライトよりも強力な光を発するものが用いられるが、液晶素子３０４に本発明によるアクティブマトリクス基板１００、２００を用いることによって、表示品位の低下を伴わずに開口率を向上することができる。なお、ここでは３板式の投射型液晶表示装置を例示したが、本発明によるアクティブマトリクス基板は、単板式の投射型液晶表示装置にも好適に用いられる。
【産業上の利用可能性】
【００９８】
本発明によるアクティブマトリクス基板は、表示品位の低下を伴わずに開口率を向上することができるので、液晶表示装置などの表示装置用のアクティブマトリクス基板として好適に用いられる。
【００９９】
また、本発明によるアクティブマトリクス基板は、ＴＦＴのチャネル領域を遮光するのに優れた構造を有しているので、投射型液晶表示装置の液晶素子用のアクティブマトリクス基板として特に好適に用いられる。
【図面の簡単な説明】
【０１００】
【図１】（ａ）および（ｂ）は、本発明によるアクティブマトリクス基板１００を模式的に示す断面図であり、（ａ）は、図２、図３および図４中のＡ―Ａ’線に沿った断面を示し、（ｂ）は、図２、図３および図４中のＢ−Ｂ’線に沿った断面を示す。
【図２】本発明によるアクティブマトリクス基板１００を模式的に示す平面図である。
【図３】本発明によるアクティブマトリクス基板１００を模式的に示す平面図である。
【図４】本発明によるアクティブマトリクス基板１００を模式的に示す平面図である。
【図５】（ａ）〜（ｄ）は、アクティブマトリクス基板１００の製造工程を模式的に示す断面図である。
【図６】（ａ）および（ｂ）は、アクティブマトリクス基板１００の製造工程を模式的に示す断面図である。
【図７】本発明による他のアクティブマトリクス基板２００を模式的に示す断面図である。
【図８】本発明による投射型液晶表示装置３００を模式的に示す図である。
【符号の説明】
【０１０１】
１    基板（絶縁性基板）
２    走査配線（ゲート配線）
３    第１層間絶縁膜
４    ＴＦＴ半導体層
４ａ    ソース領域
４ｂ    ドレイン領域
４ｃ    チャネル領域
４ｄ    低濃度不純物領域（ＬＤＤ領域）
５    ゲート酸化膜
６    ゲート電極
７    第２層間絶縁膜
８    ゲートコンタクトホール
９    ソース電極
１０    第１容量電極（ドレイン電極）
１１    第１ソースコンタクトホール
１２    ドレインコンタクトホール
１３    容量用誘電膜
１４    第２容量電極
１５    容量素子
１６    第３誘電体膜
１７    信号配線（ソース配線）
１８    第２ソースコンタクトホール
１９    第４誘電体膜
２０    画素電極
２１    画素電極コンタクトホール
１００、２００    アクティブマトリクス基板
３００    投射型液晶表示装置
３０１    光源（ランプユニット）
３０２    ミラー
３０３    ダイクロイックミラー
３０４    液晶素子
３０６    プリズム
３０７    投射用レンズユニット（投射光学系）
【図１】
2005045017.tif 000003
【図２】
2005045017.tif 000004
【図３】
2005045017.tif 000005
【図４】
2005045017.tif 000006
【図５】
2005045017.tif 000007
【図６】
2005045017.tif 000008
【図７】
2005045017.tif 000009
【図８】
2005045017.tif 000010