(57)【要約】【課題】  簡単な構成により、突入電流を低く抑えることが出来る突入電流防止回路を得ること。【解決手段】  直流電源１に接続された負荷３及びこの負荷３と並列に接続された入力コンデンサ４と、この入力コンデンサ４への突入電流を制限する電界効果トランジスタ５と、この電界効果トランジスタ５のゲート電圧を生成するためのバイアス抵抗７，８とコンデンサ６とを有する時定数回路と、電界効果トランジスタ５のドレイン・ゲート間に並列に接続されたコンデンサ９とを備えたもの。【選択図】        図１
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【特許請求の範囲】
【請求項１】
直流電源に接続された負荷及びこの負荷と並列に接続された入力コンデンサと、この入力コンデンサへの突入電流を制限する電界効果トランジスタと、この電界効果トランジスタのゲート電圧を生成するためのバイアス抵抗と第一のコンデンサとを有する時定数回路と、前記電界効果トランジスタのドレイン・ゲート間に並列に接続された第二のコンデンサとを備えたことを特徴とする突入電流防止回路。
【請求項２】
第二のコンデンサに直列に抵抗を接続したことを特徴とする請求項１に記載の突入電流防止回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、大容量の入力コンデンサを持つ回路を電源に接続した際に生じる突入電流に対し、これを低く抑える突入電流抑制回路に関するものである。
【背景技術】
【０００２】
従来の電気電子回路において、回路の動作安定や、回路の動作による外部への影響の抑制のため、回路の電源入力部分には比較的大容量の入力コンデンサが接続されている。このため、電源を接続した瞬間に流れる突入電流は、入力コンデンサへ流れる多量の充電電流により非常に大きなものとなる。このような大きな突入電流を抑制するため、必要に応じて電源回路に突入電流防止回路を設けている（例えば、特許文献１参照）。
【０００３】
【特許文献１】特開平９−３７４５６号公報（図２）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
以上に述べたような従来の突入電流防止回路では、以下に述べる問題点がある。一般的に、電界効果トランジスタのオン抵抗は、ゲート・ソース間電圧の上昇と共に急激に減少し、０Ωに近づくとゆっくりと減少する。回路の定常状態においては、電界効果トランジスタによる損失を低減するため、オン抵抗の低くなる領域を用いる。また一方、突入電流を抑制する過渡状態においては、電流を制限するのに適切な抵抗値が得られる領域を用いている。しかし、上述の適切な抵抗値が得られる領域においては、ゲート・ソース間電圧のわずかな変化によってオン抵抗が急変するため、上述したような時定数回路のみで突入電流を制御しようとすると、抵抗やコンデンサの容量，電界効果トランジスタの特性のばらつきにより、突入電流が大きくばらつくことになる。突入電流を低く一定に抑え込む必要がある場合は、従来の突入電流防止回路で実現するのは困難である。
【０００５】
また、ゲート・ソース間電圧がある程度まで上昇しないとオン抵抗が減少せず電流が流れないため、回路を閉じてから電流が流れ出すまでに時間がかかる。突入電流を低く抑えるために時定数を大きく取ると時間も更に多くかかり、回路全体の立ち上がりが遅くなる。
【０００６】
更に、ＤＣ／ＤＣコンバータのような、負荷の種類によっては、入力コンデンサに完全に充電される前の、ある程度の電圧が負荷に入力された時点で負荷の動作を開始する場合がある。このとき、負荷が動作するのに十分な電流を供給できるようにならないと、入力コンデンサの電圧は降下し、負荷の動作を維持できなくなる。
【０００７】
そこで、簡単な時定数回路だけでなく、シャント抵抗にて電流を検出し、突入電流が一定以上とならないよう負帰還をかける回路を用い、突入電流を抑制する方法もあるが、一般に負帰還を用いる回路は部品点数が多く、大幅なコストアップが避けられない。
【０００８】
この発明は、上述の問題点を解決するためになされたもので、簡単な構成により、突入電流を低く抑えることができる突入電流防止回路を得るものである。
【０００９】
また、電源投入から電流が流れ出すまでを早くし、回路全体の立ち上がり時間を早くするものである。
【００１０】
さらに、突入電流抑制中に負荷が動作開始した場合、負荷回路への電流の供給を速やかに行い、突入電流防止回路による負荷への影響を少なくするものである。
【課題を解決するための手段】
【００１１】
この発明に係る突入電流防止回路は、直流電源に接続された負荷及びこの負荷と並列に接続された入力コンデンサと、この入力コンデンサへの突入電流を制限する電界効果トランジスタと、この電界効果トランジスタのゲート電圧を生成するためのバイアス抵抗と第一のコンデンサとを有する時定数回路と、前記電界効果トランジスタのドレイン・ゲート間に並列に接続された第二のコンデンサとを備えたものである。
【００１２】
また、第二のコンデンサに直列に抵抗を接続したものである。
【発明の効果】
【００１３】
この発明によれば、簡単な構成により、入力コンデンサへの充電電流に対する負帰還がかかり、充電電流を一定に保つことが可能となる。
また、電源の投入直後にゲート・ソース間のコンデンサに電圧が発生するようになり、電界効果トランジスタのオン抵抗を速やかに下げ、突入電流を速やかに流すことができる。
また、この負帰還は入力コンデンサへの充電電流に対してかかるため、充電電流以外の電流には負帰還がかからないこととなり、突入電流抑制中に負荷が動作開始しても、負荷への電流供給を速やかに行うことができる。
【発明を実施するための最良の形態】
【００１４】
実施の形態１．
この発明の第一の実施の形態による突入電流防止回路を、図１乃至図４を用いて説明する。図１はこの発明の第一の実施形態による突入電流防止回路の構成を示す回路図、図２はＭＯＳ型電界効果トランジスタのゲート・ソース間電圧とドレイン・ソース間オン抵抗の関係を示したグラフ、図３はＭＯＳ型電界効果トランジスタのゲート・ソース間の電圧の変化を示したグラフ、図４は直流電源から供給される入力電流の変化を示したグラフである。
図１において、１は直流電源、２はスイッチ、３は負荷、４は入力コンデンサである。１０１は突入電流防止回路部であり、５はＭＯＳ型電界効果トランジスタ（以下適宜、ＦＥＴと記す）、６及び９はコンデンサ、７及び８は抵抗で、ＦＥＴ５のドレイン・ソース間の電圧変化を一定とするようにＦＥＴ５のゲート電圧を調節する。
なお、この実施の形態のものにおいては、直流電源１を２４Ｖ、入力コンデンサ４を４７μＦ、ＦＥＴ５に２ＳＫ１５９０（ＮＥＣエレクトロニクス製）、コンデンサ６を０．２２μＦ、抵抗７を３９０ｋΩ、抵抗８を８２０ｋΩ、コンデンサ９を０．０２２μＦとする。
【００１５】
各コンデンサ４，６，９の電圧が０Ｖの状態からスイッチを閉じた直後、各コンデンサ４，６，９が直列に接続されていることから、各コンデンサ４，６，９には容量に反比例した電圧が発生する。また、入力コンデンサ４の容量はコンデンサ６やコンデンサ９と比較して大きいため、入力コンデンサ４にはほとんど電圧が発生せず、大半の電圧がコンデンサ６とコンデンサ９とに発生する。この実施の形態のものではコンデンサ６に約２．２Ｖ、コンデンサ９に約２１．８Ｖ発生する。このときのコンデンサ６の電圧がＦＥＴ５のゲート・ソース間電圧となるため、ＦＥＴ５のオン抵抗が電圧に応じて低下し、入力コンデンサ４への充電電流を速やかに流す。この実施の形態のものでは充電電流は約４５ｍＡ流れる。この電流を期待する突入電流とするためには、図２の特性に従い、ＦＥＴ５のゲート・ソース間電圧、すなわちコンデンサ６の電圧を決定し、この電圧となるように各コンデンサの容量を設定する。
【００１６】
また、スイッチ２を閉じた直後から、抵抗８を流れる電流は、コンデンサ６を充電してコンデンサ６の電圧、すなわちＦＥＴ５のゲート・ソース間電圧を上昇させ、ＦＥＴ５のオン抵抗を減少させて入力コンデンサ４への充電電流を増加するように働く。また同時に、入力コンデンサ４への充電により入力コンデンサ４の電圧が増加し、同じだけＦＥＴ５のドレイン・ソース間電圧が減少する。ＦＥＴ５のドレイン・ソース間電圧の減少により、コンデンサ９の電圧も減少する。このため、コンデンサ９には電流が流れ、この電流はコンデンサ６の電圧上昇を抑える方向に働く。
【００１７】
コンデンサ６の電圧をほぼ一定とした場合、ＦＥＴ５のドレイン・ソース間の電圧変化とコンデンサ９の電圧変化とは等しい。このため、コンデンサ９を流れる電流は、ＦＥＴ５のドレイン・ソース間電圧の微分に比例する。また、入力コンデンサ４の電圧は入力コンデンサ４への充電電流の積分に比例するが、これを微分すると入力コンデンサ４の電圧の微分は入力コンデンサ４への充電電流に比例すると言える。また、入力コンデンサ４の電圧が増加すると、ＦＥＴ５のドレイン・ソース間電圧は同じだけ減少することから、ＦＥＴ５のドレイン・ソース間電圧の微分は入力コンデンサ４への充電電流に比例すると言える。以上のことから、コンデンサ９を流れる電流は入力コンデンサ４の充電電流に比例すると言える。
【００１８】
コンデンサ９を流れる電流は入力コンデンサ４への充電電流に比例することから、入力コンデンサ４への充電電流が小さいときはコンデンサ９を流れる電流も小さくなる。このため、抵抗８を流れる電流がコンデンサ９と抵抗７を流れる電流を上回り、上回った分の電流はコンデンサ６に流れ込むためコンデンサ６の電圧は上昇し、ＦＥＴ５のオン抵抗は小さくなり、入力コンデンサ４への充電電流は増加することとなる。同様に、入力コンデンサ４への充電電流が大きいときはコンデンサ９を流れる電流も大きくなり、よって抵抗８を流れる電流がコンデンサ９と抵抗７を流れる電流を下回り、コンデンサ６からコンデンサ９へ電流が流れ出すためコンデンサ６の電圧は減少し、ＦＥＴ５のオン抵抗は大きくなり、入力コンデンサ４への充電電流は減少することとなる。これらの作用により、入力コンデンサ４への充電電流には負帰還がかかり、充電電流は一定の値に収束する。
【００１９】
上記の収束した状態では、抵抗８を流れる電流と、抵抗７とコンデンサ９を流れる電流の和がほぼ等しくなっており、このときはコンデンサ６の電圧、すなわちＦＥＴ５のゲート・ソース間電圧がほとんど変化しないため、ＦＥＴ５のオン抵抗はほぼ一定であり、入力コンデンサ４への充電電流は一定に保たれる。そこで、上記条件を満たすように抵抗７，抵抗８，及びコンデンサ９の値を決めることにより期待する突入電流値を得ることができる。この実施の形態のものでは、抵抗８に約２７μＡ、抵抗７に約６μＡ、コンデンサ９に約２１μＡ流れ、コンデンサ６の電圧はほとんど変化しない。
【００２０】
また、入力コンデンサ４が完全に充電された後は、入力コンデンサ４への充電電流がほぼ０となるため、比例してコンデンサ９に流れる電流もほぼ０となる。このため、抵抗８を流れる電流により再びコンデンサ６の電圧が上昇し、ＦＥＴ５のゲート・ソース間電圧は抵抗７と抵抗８の分圧により決まる電圧に収束する。この電圧を、図２に従い、ＦＥＴ５のオン抵抗が十分低い領域Ａの範囲にすることにより、突入電流抑制後の定常状態における回路の損失を減らすこととなる。この実施の形態のものではＦＥＴ５のゲート・ソース間電圧は約７．７Ｖに収束し、オン抵抗は十分に低くなる。
【００２１】
以上に説明した、ＦＥＴ５のゲート・ソース間の電圧の変化を図３に示す。なお、負荷３は、入力コンデンサ４の充電完了と共に動作開始するものとする。図３のグラフにおいて、実線２０１はこの実施の形態のものにおけるＦＥＴ５のゲート・ソース間電圧で、破線３０１は従来の一般的な突入電流防止回路におけるＦＥＴ５のゲート・ソース間電圧を示す。また同様に、図４は直流電源１から供給される入力電流の変化を示したものである。図４のグラフにおいて、実線２０２はこの実施の形態のものにおける入力電流の変化を示し、破線３０２は従来の一般的な突入電流防止回路における入力電流の変化を示す。
【００２２】
また、この実施の形態のものにおいては、入力コンデンサ４と負荷３とが並列に接続されているが、負荷３の種類や回路方式によっては、入力コンデンサ４への充電が完了する前に負荷３が起動し、負荷３へ電流が流れ込む場合が考えられる。このとき、負荷３へ電流が流れ込むことにより、その分入力コンデンサ４へ流れ込む電流が小さくなり、あるいは入力コンデンサ４から負荷３へ電流が流れ出すこととなる。
しかし、上述の説明のとおり、ＦＥＴ５のオン抵抗は入力コンデンサ４への充電電流を一定に保つように動作するため、入力コンデンサ４への充電電流が減少した分、ＦＥＴ５のオン抵抗は小さくなり、ＦＥＴ５のドレイン・ソース間に電流を多く流すようになる。すなわち、負荷３に電流が流れた分、ＦＥＴ５は電流制限を弱めて多く電流を流すように動作するため、負荷３が電流不足により動作不安定になるのを防いでいる。
【００２３】
実施の形態２．
この発明の第二の実施の形態による突入電流防止回路を、図５を用いて説明する。図５において１０２が突入電流防止回路部である。上述の第一の実施の形態のものでは、ＦＥＴ５のオン抵抗が大きいときに電源１にサージ等の電磁ノイズが混入した場合、ＦＥＴ５のドレイン・ゲート間にノイズ電圧がかかるため、ドレイン・ゲート間のコンデンサ９を通じてＦＥＴ５のゲートにもノイズが入り、ＦＥＴ５を破壊する可能性がある。この第二の実施の形態のものでは、コンデンサ９に直列に適切な大きさの抵抗１０を設けることにより、ＦＥＴ５にかかるノイズを小さくし、ＦＥＴ５のゲートをノイズから保護することができる。
【００２４】
なお、上述の第一及び第二の実施の形態の説明においては、図１及び図５に示すようにＦＥＴにＮ型を用いているが、図６に示すようにＰ型のＦＥＴ１５を用いても同様である。図６において１０３が突入電流防止回路部である。
【図面の簡単な説明】
【００２５】
【図１】この発明の第一の実施形態による突入電流防止回路の構成を示す回路図。
【図２】ＭＯＳ型電界効果トランジスタのゲート・ソース間電圧とドレイン・ソース間オン抵抗の関係を示したグラフ。
【図３】ＦＥＴ５のゲート・ソース間電圧について、この発明と従来のものとの差異を示したグラフ。
【図４】直流電源１から供給される入力電流の変化について、この発明と従来のものとの差異を示したグラフ。
【図５】この発明の第二の実施形態による突入電流防止回路の構成を示す回路図。
【図６】この発明の第二の実施形態においてＰ型のＦＥＴを用いた突入電流防止回路の構成を示す回路図。
【符号の説明】
【００２６】
１  直流電源
２  スイッチ
３  負荷
４  入力コンデンサ
５，１５  ＭＯＳ型電界効果トランジスタ（ＦＥＴ）
６，９  コンデンサ
７，８，１０  抵抗
１０１，１０２，１０３  突入電流防止回路部
【図１】
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【図２】
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【図３】
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【図４】
2005045957.tif 000006
【図５】
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【図６】
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