(57)【要約】【課題】  メモリセルを構成する強誘電体キャパシタの初期の特性偏りがなく、レイアウト面積が小さな強誘電体メモリ装置を提供する。【解決手段】  マトリクス状に配列された複数のメモリセルと、該複数のメモリセルの第１の配列方向に延びる複数のビット線と、該複数のメモリセルの第２の配列方向に延びる複数のワード線とを備えた強誘電体メモリ装置１０１において、メモリセル１０１ａを構成する第１及び第２の２つの強誘電体キャパシタＣ１及びＣ２を、その一方の特性偏りが他方の特性偏りにより打ち消されるよう直列に接続し、第１、第２の強誘電体キャパシタＣ１、Ｃ２をそれぞれ、第１、第２のトランジスタＴ１、Ｔ２を介して１対のビット線ＢＬ０、ＸＢＬ０に接続した。【選択図】  図３
2005223137.tif 000002
【特許請求の範囲】
【請求項１】
マトリクス状に配列された複数のメモリセルと、該複数のメモリセルの第１の配列方向に延びる複数のビット線と、該複数のメモリセルの第２の配列方向に延びる複数のワード線とを備えた強誘電体メモリ装置であって、
前記メモリセルは、
第１及び第２の電極を有する第１の強誘電体キャパシタと、
第３及び第４の電極を有する第２の強誘電体キャパシタと、
前記第１の電極と第１のビット線との間に接続された第１のトランジスタと、
前記第３の電極と第２のビット線との間に接続された第２のトランジスタとを備え、
前記第２の電極と前記第４の電極とは接続され、
前記両強誘電体キャパシタは、それぞれの特性の偏りが打ち消されるよう接続されたものである、
ことを特徴とする強誘電体メモリ装置。
【請求項２】
請求項１記載の強誘電体メモリ装置において、
前記第２の電極と前記第４の電極は、同じ導電層により形成されている、
ことを特徴とする強誘電体メモリ装置。
【請求項３】
請求項１記載の強誘電体メモリ装置において、
前記第１の電極が接続された第１のトランジスタの拡散層と、前記第３の電極が接続された第２のトランジスタの拡散層とを電気的に分離する、該両拡散層の間に形成された素子分離領域を備えた、
ことを特徴とする強誘電体メモリ装置。
【請求項４】
請求項１記載の強誘電体メモリ装置において、
前記第１の電極と前記第３の電極との間に接続され、第１のトランジスタの拡散層と第２のトランジスタの拡散層との間に配置されたゲート電極を有する第３のトランジスタを備えた、
ことを特徴とする強誘電体メモリ装置。
【請求項５】
請求項４記載の強誘電体メモリ装置において、
前記第３のトランジスタは、前記強誘電体キャパシタに電圧が印加される動作時にはオフ状態となる、
ことを特徴とする強誘電体メモリ装置。
【請求項６】
請求項４記載の強誘電体メモリ装置において、
前記第３のトランジスタは、前記強誘電体キャパシタに電圧が印加されない非動作時にはオン状態となる、
ことを特徴とする強誘電体メモリ装置。
【請求項７】
請求項１記載の強誘電体メモリ装置において、
前記第１のトランジスタおよび第２のトランジスタの拡散層は、その長手方向が前記ビット線の延びる方向と平行になるよう配置されている、
ことを特徴とする強誘電体メモリ装置。
【請求項８】
請求項１記載の強誘電体メモリ装置において、
前記第１のトランジスタおよび第２のトランジスタの拡散層は、その長手方向が前記ビット線の延びる方向と垂直になるよう配置されている、
ことを特徴とする強誘電体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体メモリ装置に関し、特にそのメモリセルの構造に関するものである。
【背景技術】
【０００２】
従来の強誘電体メモリ装置には、例えば、特許文献１に記載されているように、強誘電体キャパシタの両電極からそれぞれの電極に電界を印加したときの分極量を読み出す方式のメモリセルを有するものがあり、このようなメモリセルでは、１つの強誘電体キャパシタの両電極は対応するトランジスタを介してビット線に接続されている。
【０００３】
この方式のメモリセルは、ビット線の電位を変化させ、そのときの強誘電体キャパシタでの分極反転量の差をデータとして読み出すものであり、強誘電体キャパシタがインプリントした場合、つまり強誘電体キャパシタのヒステリシス特性のずれにより、分極反転しにくくなった場合でも、データを読み出せるという有利なものである。
【０００４】
図１１は、特許文献１に開示のメモリセルの回路構成を示す図である。
このメモリセル２００ａは、１つの強誘電体キャパシタと２つのトランジスタとからなる２Ｔ１Ｃ型のメモリセルであり、第１及び第２の接続ノードＮ１及びＮ２を有し、第１及び第２のノードＮ１及びＮ２間には、１つの強誘電体キャパシタＣ０が接続され、第１のノードＮ１は第１のトランジスタＴ１を介してビット線ＢＬ０に接続され、第２のノードＮ２は第２のトランジスタＴ２を介してビット線ＸＢＬ０に接続されている。上記第１のトランジスタＴ１のゲート電圧はワード線ＷＬ０Ａにより制御され、第２のトランジスタＴ２のゲート電圧はワード線ＷＬ０Ｂにより制御される。
【０００５】
図１２は、図１１に示すメモリセルを備えた従来の強誘電体メモリ装置の断面構造を示す図である。
従来の強誘電体メモリ装置２００を構成する半導体基板の表面領域には、メモリセル２００ａを構成する各トランジスタＴ１、Ｔ２の拡散層２１、２２が一定間隔を隔てて形成されており、該拡散層２１及び２２上には、ゲート絶縁膜（図示せず）を介してゲート電極であるワード線ＷＬ０Ａ及びＷＬ０Ｂが位置している。
【０００６】
また、上記半導体基板の、上記両拡散層２１及び２２間の領域上には、メモリセル２００ａを構成する強誘電体キャパシタＣ０の下部電極１１が絶縁膜（図示せず）を介して形成され、該下部電極１１上には、強誘電体膜であるＳＢＴ（タンタル酸ビスマスストロンチウム）膜１３を介して、上記強誘電体キャパシタＣ０の上部電極が、その下部電極１１の一部と対向するよう形成されている。
【０００７】
そして、上記強誘電体キャパシタＣ０の上部電極１２の上層には、配線層２０１が該上部電極１２と拡散層２１にまたがるよう形成され、この配線層２０１は、コンタクトホール２０ａにより上部電極１２に接続され、コンタクトホール２１ｂにより拡散層２１に接続されている。ここで、上記拡散層２１の、ゲート電極に対してコンタクトホール２１ｂとは反対側の領域上には、対をなすビット線の一方のビット線ＢＬ０が位置しており、該ビット線ＢＬ０は、コンタクトホール２１ａを介して上記拡散層２１に接続されている。また、上記上部電極１２の上層には、配線層２０２が該下部電極１１と拡散層２２にまたがるよう形成され、この配線層２０２は、コンタクトホール２０ｂにより下部電極１１に接続され、コンタクトホール２２ｂにより拡散層２２に接続されている。ここで、上記拡散層２２の、ゲート電極に対してコンタクトホール２２ｂとは反対側の領域上には、対をなすビット線のもう一方のビット線ＸＢＬ０が位置しており、該ビット線ＸＢＬ０は、コンタクトホール２２ａを介して上記拡散層２２に接続されている。なお、上記配線層２０１、２０２はそれぞれ、上記メモリセルの回路構成における第１、第２のノードＮ１、Ｎ２となっている。
【０００８】
図１３は、上記強誘電体キャパシタのヒステリシス特性を説明する図であり、横軸に強誘電体キャパシタへの印加電圧Ｖｆ、縦軸に強誘電体キャパシタの分極量Ｑとする座標上でのヒステリシス曲線を示している。
【０００９】
例えば、強誘電体キャパシタＣ０への印加電圧Ｖｆを０Ｖから３Ｖに変化させると、強誘電体キャパシタは分極状態Ｆに達し、このときの分極量Ｑは正の飽和分極量＋Ｑｓとなる。その後、上記印加電圧Ｖｆを０Ｖに戻すと、強誘電体キャパシタの分極量Ｑは０にはならず、残留分極量＋Ｐｒとなる（分極状態Ａ）。さらに、強誘電体キャパシタＣ０への印加電圧Ｖｆを０Ｖから−３Ｖに変化させると、強誘電体キャパシタは分極状態Ｂを経て分極状態Ｃに達する。このときの分極量Ｑは負の飽和分極量−Ｑｓとなる。その後、上記印加電圧Ｖｆを０Ｖに戻すと、強誘電体キャパシタの分極量Ｑは０にはならず、残留分極量−Ｐｒとなる（分極状態Ｄ）。そして、強誘電体キャパシタＣ０への印加電圧Ｖｆを０Ｖから３Ｖに変化させると、強誘電体キャパシタは分極状態Ｆに達することとなる。
【００１０】
次に動作について説明する。
まず、メモリセル２００ａへデータを書き込む動作について説明する。
【００１１】
ワード線ＷＬ０Ａ及びＷＬ０Ｂが選択され、トランジスタＴ１及びＴ２がオンした状態で、ビット線ＢＬ０及びＸＢＬ０が、書き込むデータに応じた極性の電位に設定されると、強誘電体キャパシタＣ０には一定の極性の電圧が印加され、強誘電体キャパシタＣ０は、印加された電圧の極性に応じた電荷移動により分極状態となる。例えば、Ｈデータの書き込み時は、ビット線ＢＬ０が電源電位Ｖｄｄ（＝３Ｖ）に、ビット線ＸＢＬ０が接地電位（０Ｖ）に設定され、一方、Ｌデータの書き込み時は、ビット線ＢＬ０が接地電位（０Ｖ）に、ビット線ＸＢＬ０が電源電位Ｖｄｄ（３Ｖ）に設定される。そして、強誘電体キャパシタでは、上記電圧印加が解除された後には、該電圧印加時の分極量の一部が残留分極量として残り、メモリセル２００ａにデータが保持されることとなる。例えば、Ｈデータは、図１３に示す分極状態Ａとして強誘電体キャパシタに保持され、Ｌデータは、図１３に示す分極状態Ｄとして強誘電体キャパシタに保持される。
【００１２】
次に、メモリセル２００ａからデータを読み出す動作について説明する。
まず、強誘電体キャパシタがＨデータを保持しており、その分極状態は図１３で説明したように分極状態Ａとなっている場合について説明する。
【００１３】
この状態で、ビット線ＢＬ０がフローティング状態とされ、ビット線ＸＢＬ０が読出し電位Ｖｄｄ（３Ｖ）に設定されると、ビット線ＢＬ０に電荷を読み出す第１回目の電荷読み出しが行われる。この場合、強誘電体キャパシタには、Ｈデータを書き込んだときとは逆の極性の電圧が印加されることとなり、強誘電体キャパシタでの電荷移動量は大きく、フローティング状態のビット線ＢＬ０は、電源電位（３Ｖ）の７割程度の電位に充電される。実際は、ビット線ＢＬ０は、強誘電体キャパシタでの電荷移動量と、該ビット線の容量と強誘電体キャパシタの容量の容量比とにより決まる電位に充電される。そしてこの充電されたビット線ＢＬ０の電荷が、該ビット線ＢＬ０にトランジスタ（図示せず）を介して接続されたキャパシタ（図示せず）に保持される。
【００１４】
次に、ビット線ＢＬ０及びＸＢＬ０の電位が一旦接地電位（０Ｖ）とされた後、ビット線ＸＢＬ０がフローティング状態とされ、ビット線ＢＬ０が読出し電位Ｖｄｄ（３Ｖ）に設定されると、ビット線ＸＢＬ０に電荷を読み出す第２回目の読み出しが行われる。この場合も、強誘電体キャパシタには、第１回目の電荷読み出し時と同様、残留分極量とは逆の極性の電圧が印加されるが、フローティング状態のビット線ＸＢＬ０は、第１回目の電荷読み出し時のビット線ＢＬ０の充電電位に比べてやや低い、電源電位Ｖｄｄ（３Ｖ）の５割程度の電位に充電される。これは、強誘電体キャパシタに電圧を印加する時点での残留分極量の絶対値が、第１回目の電荷読出し時における残留分極量の絶対値より小さいためである。そしてこのビット線ＸＢＬ０に読み出された電荷が、該ビット線ＸＢＬ０にトランジスタ（図示せず）を介して接続されたキャパシタ（図示せず）に保持される。
【００１５】
次に、ビット線ＢＬ０に読み出された電荷量ＱＲ１と、ビット線ＸＢＬ０に読み出された電荷量ＱＲ２とが比較され、メモリセルに保持されているデータがＨデータであるかＬデータであるかが判定される。この場合は、電荷量ＱＲ１が電荷量ＱＲ２より大きいため、メモリセルの保持データはＨデータであると判定される。
【００１６】
その後、両ビット線ＢＬ０及びＸＢＬ０は、読み出された電荷量に応じて、電源電圧Ｖｄｄと接地電圧（０Ｖ）の一方に設定され、強誘電体キャパシタは、Ｈデータの読出し動作を行う前の分極状態に戻ることとなる。
【００１７】
次に、強誘電体キャパシタがＬデータを保持しており、その分極状態は図１３で説明したように分極状態Ｄとなっている場合について説明する。
【００１８】
この状態で、ビット線ＢＬ０がフローティング状態とされ、ビット線ＸＢＬ０が読出し電位Ｖｄｄ（３Ｖ）に設定されると、ビット線ＢＬ０に電荷を読み出す第１回目の電荷読み出しが行われる。この場合、強誘電体キャパシタには、Ｌデータを書き込んだときと同じ極性の電圧が印加されることとなり、強誘電体キャパシタでの電荷移動量は小さく、フローティング状態のビット線ＢＬ０は、電源電位Ｖｄｄ（３Ｖ）の３割程度の電位に充電される。
【００１９】
次に、ビット線ＢＬ０及びＸＢＬ０の電位が一旦接地電位（０Ｖ）とされた後、ビット線ＸＢＬ０がフローティング状態とされ、ビット線ＢＬ０が読出し電位Ｖｄｄ（３Ｖ）に設定されると、ビット線ＸＢＬ０に電荷を読み出す第２回目の読み出しが行われる。この場合は、強誘電体キャパシタには、第１回目の電荷読み出し時とは異なり、残留分極量とは逆の極性の電圧が印加され、フローティング状態のビット線ＸＢＬ０は、第１回目の電荷読み出し時のビット線ＢＬ０の充電電位に比べて高い、電源電位Ｖｄｄ（３Ｖ）の７割程度の電位に充電される。そしてこのビット線ＸＢＬ０に読み出された電荷が、該ビット線ＸＢＬ０にトランジスタ（図示せず）を介して接続されたキャパシタ（図示せず）に保持される。
【００２０】
その後は、Ｈデータの読出し時と同様、ビット線ＢＬ０に読み出された電荷量ＱＲ１と、ビット線ＸＢＬ０に読み出された電荷量ＱＲ２とが比較され、メモリセルに保持されているデータがＨデータであるかＬデータであるかが判定される。この場合は、電荷量ＱＲ１が電荷量ＱＲ２より小さいため、メモリセルの保持データはＬデータであると判定される。
【００２１】
そして、両ビット線ＢＬ０及びＸＢＬ０は、読み出された電荷量に応じて、電源電圧Ｖｄｄと接地電圧（０Ｖ）の一方に設定され、強誘電体キャパシタは、Ｌデータの読出し動作を行う前の分極状態に戻ることとなる。
【００２２】
このように強誘電体キャパシタでは、強誘電体キャパシタでの残留分極の極性によって、ビット線ＢＬ０に読み出される電荷量と、ビット線ＸＢＬ０に読み出される電荷量との大小関係が異なることから、上記メモリセルに保持されているデータを読み出すことができる。
【特許文献１】米国特許第４８８８７３３号明細書
【発明の開示】
【発明が解決しようとする課題】
【００２３】
ところが、図１２で示した従来のメモリセルの構造では、製造工程などによって初期から強誘電体キャパシタが特性の偏りを有する場合があり、このような特性の偏りは読み出し動作マージンを少なくさせるという課題があった。
【００２４】
簡単に説明すると、強誘電体キャパシタのＳＢＴ膜を下部電極上に結晶成長により形成する工程では、ＳＢＴ膜の下部電極との界面付近に分極に寄与しない部分が形成される。また、強誘電体メモリ装置を構成する配線層やメモリセルの構造によっては、強誘電体キャパシタの上部電極をスパッタリングなどの方法で生成する工程で、キャパシタのチャージアップ現象が生じる場合もある。
【００２５】
上記のように強誘電体メモリ装置の製造工程で、ＳＢＴ膜の下部電極との界面付近に分極に寄与しない部分が形成されたり、強誘電体キャパシタのチャージアップ現象が発生したりすると、強誘電体キャパシタは、インプリントと呼ばれる特性の偏りを有するものとなる。この特性の偏りは、ヒステリシス特性の偏りであり、つまり図１３に示す座標上のヒステリシス曲線が、座標の横軸方向にずれるというものであり、このような特性の偏りを有する強誘電体キャパシタは、強誘電体キャパシタへの印加電圧によって発生する分極量が、該電圧印加の極性によって異なることとなり、データ読み出し時の動作マージンの小さいものとなってしまう。
【００２６】
また、従来の強誘電体メモリ装置におけるメモリセルは、強誘電体キャパシタの上部電極及び下部電極と、トランジスタの拡散層とをそれぞれ、コンタクトホールを介して該キャパシタ上層の配線層に接続した構造となっているため、下部電極のレイアウト面積は、下部電極上に上部電極を配置し、かつ下部電極を上層の配線層と接続するコンタクトホールを配置することができる程度の大きさとする必要があり、強誘電体キャパシタのレイアウト面積が大きくなるという課題があった。
【００２７】
本発明は、上記のような問題点を解決するためになされたもので、製造工程で強誘電体キャパシタの特性の偏りが発生しても、データ読み出し時の動作マージンを十分確保することができ、しかも、強誘電体キャパシタのレイアウト面積を小さくすることができる強誘電体メモリ装置を提供することを目的とするものである。
【課題を解決するための手段】
【００２８】
本願請求項１に係る発明は、マトリクス状に配列された複数のメモリセルと、該複数のメモリセルの第１の配列方向に延びる複数のビット線と、該複数のメモリセルの第２の配列方向に延びる複数のワード線とを備えた強誘電体メモリ装置であって、前記メモリセルは、第１及び第２の電極を有する第１の強誘電体キャパシタと、第３及び第４の電極を有する第２の強誘電体キャパシタと、前記第１の電極と第１のビット線との間に接続された第１のトランジスタと、前記第３の電極と第２のビット線との間に接続された第２のトランジスタとを備え、前記第２の電極と前記第４の電極とは接続され、前記両強誘電体キャパシタは、それぞれの特性の偏りが打ち消されるよう接続された、ものである。
【００２９】
本願請求項２に係る発明は、請求項１記載の強誘電体メモリ装置において、前記第２の電極と前記第４の電極は、同じ導電層により形成されている、ものである。
【００３０】
本願請求項３に係る発明は、請求項１記載の強誘電体メモリ装置において、前記第１の電極が接続された第１のトランジスタの拡散層と、前記第３の電極が接続された第２のトランジスタの拡散層とを電気的に分離する、該両拡散層の間に形成された素子分離領域を備えた、ものである。
【００３１】
本願請求項４に係る発明は、請求項１記載の強誘電体メモリ装置において、前記第１の電極と前記第３の電極との間に接続され、第１のトランジスタの拡散層と第２のトランジスタの拡散層との間に配置されたゲート電極を有する第３のトランジスタを備えた、ものである。
【００３２】
本願請求項５に係る発明は、請求項４記載の強誘電体メモリ装置において、前記第３のトランジスタは、前記強誘電体キャパシタに電圧が印加される動作時にはオフ状態となる、ものである。
【００３３】
本願請求項６に係る発明は、請求項４記載の強誘電体メモリ装置において、前記第３のトランジスタは、前記強誘電体キャパシタに電圧が印加されない非動作時にはオン状態となる、ものである。
【００３４】
本願請求項７に係る発明は、請求項１記載の強誘電体メモリ装置において、前記第１のトランジスタおよび第２のトランジスタの拡散層は、その長手方向が前記ビット線の延びる方向と平行になるよう配置されている、ものである。
【００３５】
本願請求項８に係る発明は、請求項１記載の強誘電体メモリ装置において、前記第１のトランジスタおよび第２のトランジスタの拡散層は、その長手方向が前記ビット線の延びる方向と垂直になるよう配置されている、ものである。
【発明の効果】
【００３６】
本願請求項１の発明に係る強誘電体メモリ装置によれば、メモリセルを構成する第１及び第２の２つの強誘電体キャパシタをその一方の特性偏りが他方の特性偏りにより打ち消されるよう直列に接続し、第１、第２の強誘電体キャパシタをそれぞれ、第１、第２のトランジスタを介して１対のビット線の一方及び他方に接続したので、メモリセルを構成する第１及び第２の強誘電体キャパシタが製造工程で発生した特性偏りを有する場合でも、データ読み出し時には、該両強誘電体キャパシタは１つの特性偏りのない強誘電体キャパシタとして動作することとなり、データ読み出し時の動作マージンを十分確保することができる。
【００３７】
また、第１及び第２の２つの強誘電体キャパシタを直列に接続しているので、これらの強誘電体キャパシタと、対応するトランジスタとの電気的な接続は、各強誘電体キャパシタの、強誘電体膜に対して同じ側に位置する電極を、コンタクトホールを介してトランジスタの拡散層に接続することにより行うことができる。このため、強誘電体膜にコンタクトホールを形成する必要はなく、強誘電体キャパシタのレイアウト面積を小さくすることができるとともに、強誘電体キャパシタの一方の電極、例えば上部電極との電気的接続のためのコンタクト部を形成する工程が必要ないことから、加工による強誘電体キャパシタの劣化も少なくすることができる。
【００３８】
本願請求項２の発明によれば、請求項１記載の強誘電体メモリ装置において、前記第２の電極と前記第４の電極は、同じ導電層により形成されているので、これらの電極の形成工程で、第１及び第２の強誘電体キャパシタの非対称な特性の偏りが発生するのを抑制することができる。
【００３９】
本願請求項３の発明によれば、請求項１記載の強誘電体メモリ装置において、第１のトランジスタの拡散層と第２のトランジスタの拡散層とを分離する素子分離領域を備えているので、強誘電体キャパシタの一方の電極をトランジスタの拡散層と接続した後、その他方の電極を形成する工程では、トランジスタの拡散層がメモリセル毎に分離されていることから、強誘電体キャパシタのチャージアップを抑えることができる。
【００４０】
本願請求項４の発明によれば、前記第１の電極と前記第３の電極との間に接続され、第１のトランジスタの拡散層と第２のトランジスタの拡散層との間に配置されたゲート電極を有する第３のトランジスタを備えたので、第１のトランジスタの拡散層と第２のトランジスタの拡散層とが、第３のトランジスタのゲート電極により分離可能となり、隣接するトランジスタの配置間隔を小さくすることができる。
【００４１】
本願請求項５の発明によれば、請求項４記載の強誘電体メモリ装置において、前記第３のトランジスタは、前記強誘電体キャパシタに電圧が印加される動作時にはオフ状態となるので、強誘電体キャパシタに対するデータのアクセスを、上記第１のトランジスタの拡散層と第２のトランジスタの拡散層を素子分離絶縁領域により分離した場合と同様に行うことができる。
【００４２】
本願請求項６の発明によれば、請求項４記載の強誘電体メモリ装置において、前記第３のトランジスタは、前記強誘電体キャパシタに電圧が印加されない非動作時にはオン状態となるので、非動作状態のメモリセルのデータが、他のメモリセルの動作によるビット線電位などの変動により破壊されるのを防止することができる。
【００４３】
本願請求項７の発明によれば、請求項１記載の強誘電体メモリ装置において、前記第１のトランジスタおよび第２のトランジスタの拡散層は、その長手方向が前記ビット線の延びる方向と平行になるよう配置されているので、１つのメモリセルの配置領域では、コンタクトホールがビット線に沿って配置されることとなり、ビット線の平均的な配列ピッチを縮小して、メモリセルアレイでのビット線配列方向の寸法を縮小することが可能となる。
【００４４】
本願請求項８の発明によれば、請求項１記載の強誘電体メモリ装置において、前記第１のトランジスタおよび第２のトランジスタの拡散層は、その長手方向が前記ビット線の延びる方向と垂直になるよう配置されているので、１つのメモリセルの配置領域では、コンタクトホールがワード線に沿って配置されることとなり、ワード線の平均的な配列ピッチを縮小して、メモリセルアレイでのワード線配列方向の寸法を縮小することが可能となる。
【発明を実施するための最良の形態】
【００４５】
以下、本発明の実施の形態について説明する。
（実施の形態１）
図１は、本発明の実施の形態１による強誘電体メモリ装置を説明する図であり、該強誘電体メモリ装置を構成するメモリセルの回路構成を示している。
【００４６】
本実施の形態１の強誘電体メモリ装置を構成するメモリセル１０１ａは、第１ないし第３の接続ノードＮ１〜Ｎ３を有するものであり、第１及び第２のノードＮ１及びＮ２の間には、第１及び第２の２つの強誘電体キャパシタＣ１及びＣ２が直列に接続されており、該両強誘電体キャパシタの接続点が第３のノードＮ３となっている。また、第１のノードＮ１とビット線ＢＬ０との間には第１のトランジスタＴ１が接続され、第２のノードＮ２とビット線ＸＢＬ０の間には、第２のトランジスタＴ２が接続されている。そして、このメモリセル１０１ａは、上記第１のトランジスタＴ１のゲート電圧がワード線ＷＬ０Ａにより制御され、第２のトランジスタＴ２のゲート電圧がワード線ＷＬ０Ｂにより制御されるものである。
【００４７】
図２（ａ）及び図２（ｂ）は、実施の形態１の強誘電体メモリ装置１０１におけるメモリセルアレイ１０１ｂを説明する図であり、図２（ａ）は、メモリセルアレイ１０１ｂ上でのメモリセルのレイアウトを示し、図２（ｂ）は図２（ａ）に示される１つのメモリセル１０１ａを拡大して示している。
【００４８】
この実施の形態１の強誘電体メモリ装置１０１は、メモリセルアレイ１０１ｂを有し、該メモリセルアレイ１０１ｂでは、第１の方向D１に沿った複数のワード線ＷＬと、第２の方向Ｄ２に沿った複数のビット線ＢＬとがマトリクス状に配置されている。ここで、対向する２つのビット線は１つのビット線対を構成し、また、対向する２つのワード線は１つのワード線対を構成している。また、上記ビット線対を構成する２つのビット線間には、上記ワード線対の配置間隔に合わせて、拡散層１２０が一定間隔で第１の方向Ｄ１に沿って配置されている。そして、１対のワード線と１対のビット線とにより囲まれる領域には、１つのメモリセルを構成する強誘電体キャパシタが配置されている。
【００４９】
例えば、１対のワード線ＷＬ０Ａ及びＷＬ０Ｂと１対のビット線ＢＬ０及びＸＢＬ０とにより囲まれた領域には、図２（ｂ）に示すように、メモリセル１０１ａを構成する直列接続の第１及び第２の強誘電体キャパシタＣ１及びＣ２が配置されている。そして、第１の強誘電体キャパシタＣ１は、その下側に配置されている第１のトランジスタＴ１を介して上記ビット線ＢＬ０に接続され、第２の強誘電体キャパシタＣ２は、その下側に配置されている第２のトランジスタＴ２を介してビット線ＸＢＬ０に接続されている。
【００５０】
図３は、メモリセルアレイ１０１ｂの、上記メモリセル１０１ａが配置されている部分及びその近傍の断面構造を示している。
半導体基板１００の表面領域には、上記拡散層１２０、１２１、１２２がビット線の延びる方向Ｄ２に沿って一定間隔で形成されており、各拡散層は、該方向Ｄ２を長手方向とする長方形形状を有している。
【００５１】
上記拡散層１２１は、上記メモリセル１０１ａの第１のトランジスタＴ１を構成するものであり、上記拡散層１２１の、拡散層１２２側の部分の上には、ゲート絶縁膜（図示せず）を介して上記ワード線ＷＬ０Ａの一部がゲート電極として位置している。また、上記拡散層１２２は、上記メモリセル１０１ａの第２のトランジスタＴ２を構成するものであり、上記拡散層１２２の、拡散層１２１側の部分の上には、ゲート絶縁膜を介して上記ワード線ＷＬ０Ｂの一部がゲート電極として位置している。
【００５２】
上記拡散層１２１の、ゲート電極に対して拡散層１２２側に位置する部分の上には、上記第１の強誘電体キャパシタＣ１を構成する下部電極１１１ａが絶縁膜（図示せず）を介して配置されており、該下部電極１１１ａは、コンタクトホール１２１ｂを介して、上記拡散層１２１の、該下部電極１１１ａ直下に位置する部分に接続されている。また、上記拡散層１２１の、ゲート電極に対して拡散層１２２と反対側に位置する部分は、その上方に位置するビット線ＢＬ０の一部に、コンタクトホール１２１ａを介して接続されている。
【００５３】
上記拡散層１２２の、ゲート電極に対して拡散層１２１側に位置する部分の上には、第２の強誘電体キャパシタＣ２を構成する下部電極１１１ｂが絶縁膜（図示せず）を介して配置されており、該下部電極１１１ｂは、コンタクトホール１２２ｂを介して、上記拡散層１２２の、下部電極１１１ｂ直下に位置する部分に接続されている。また、上記拡散層１２２の、ゲート電極に対して拡散層１２１と反対側に位置する部分は、その上方に位置するビット線ＸＢＬ０の一部と、コンタクトホール１２２ａを介して接続されている。
【００５４】
そして、上記下部電極１１１ａ及び１１１ｂの上には、これらにまたがるよう強誘電体膜であるＳＢＴ膜１１３が形成されており、該ＳＢＴ膜１１３上には、第１及び第２の両強誘電体キャパシタＣ１及びＣ２に共通の上部電極１１２が形成されている。
【００５５】
なお、ここで、上記第１及び第２の強誘電体キャパシタＣ１、Ｃ２はスタック構造のものであり、また、該両強誘電体キャパシタの下部電極１１１ａ及び１１１ｂはそれぞれ、上記メモリセル１０１ａの第１及び第２のノードＮ１及びＮ２を構成し、上記両強誘電体キャパシタに共通の上部電極１１２は上記メモリセル１０１ａの第３のノードＮ３を構成している。
【００５６】
次に作用効果について説明する。
この実施の形態１の強誘電体メモリ装置１０１では、メモリセルへのデータの書込み及びメモリセルからのデータの読み出しは、従来の強誘電体メモリ装置２００と同様に行われる。
【００５７】
そして、この実施の形態１の強誘電体メモリ装置１０１では、メモリセル１０１ａを構成する第１及び第２の２つの強誘電体キャパシタＣ１及びＣ２を、その一方の特性偏りが他方の特性偏りにより打ち消されるよう直列に接続し、第１、第２の強誘電体キャパシタＣ１、Ｃ２をそれぞれ、第１、第２のトランジスタＴ１、Ｔ２を介して１対のビット線の一方及び他方に接続したので、メモリセル１０１ａを構成する第１及び第２の強誘電体キャパシタが製造工程で発生した特性偏りを有する場合でも、データ読み出し時には、該両強誘電体キャパシタは１つの特性偏りのない強誘電体キャパシタとして動作することとなり、データ読み出し時の動作マージンを十分確保することができるという効果がある。
【００５８】
また、この実施の形態１の強誘電体メモリ装置１０１では、上部電極１１２を共通とする２つの強誘電体キャパシタの下部電極１１１ａ及び１１１ｂを、それぞれその直下に位置する、対応するトランジスタＴ１及びＴ２の拡散層１２１及び１２２にコンタクトホール１１２ｂ及び１２２ｂを介して接続しているので、強誘電体キャパシタの上部電極を他の配線層と接続する必要はなくなり、しかも、下部電極を拡散層と接続するためのコンタクトホールは、上部電極の下側の領域に配置されることとなる。つまり、強誘電体キャパシタの下部電極を拡散層に接続するための領域は、上部電極の配置領域と重ねて配置することができ、メモリセルのレイアウト面積を非常に小さくすることができるという効果がある。また、上部電極との電気的接続のためのコンタクト部を形成する工程が必要ないため、加工による強誘電体キャパシタの劣化も少ないという効果がある。
【００５９】
（実施の形態２）
図４は、本発明の実施の形態２による強誘電体メモリ装置を説明する図であり、該強誘電体メモリ装置を構成するメモリセルの回路構成を示している。
【００６０】
本実施の形態２の強誘電体メモリ装置を構成するメモリセル１０２ａは、上記実施の形態１のメモリセル１０１ａにおいて、第１及び第２のノードＮ１及びＮ２の間に第３のトランジスタＴ３を接続し、該第３のトランジスタＴ３のゲート電圧をリセット信号線ＲＳＴにより制御するようにしたものである。
【００６１】
図５（ａ）及び図５（ｂ）は、この実施の形態２の強誘電体メモリ装置１０２におけるメモリセルアレイ１０２ｂを説明する図であり、図５（ａ）は、メモリセルアレイ１０２ｂ上でのメモリセルのレイアウトを示し、図５（ｂ）は、図５（ａ）に示される１つのメモリセル１０２ａを拡大して示している。
【００６２】
この実施の形態２の強誘電体メモリ装置１０２は、メモリセルアレイ１０２ｂを有し、該メモリセルアレイ１０２ｂは、実施の形態１のメモリセルアレイ１０１ｂにおけるビット線に沿って一定間隔で配置される複数の拡散層１２０に代えて、ビット線ＢＬと平行な方向Ｄ２に延びる帯状形状の拡散層１２３を備え、該拡散層１２３上の、２つのトランジスタＴ１及びＴ２の間の領域に第３のトランジスタＴ３を形成したものである。
【００６３】
例えば、１対のワード線ＷＬ０Ａ及びＷＬ０Ｂと、１対のビット線ＢＬ０及びＸＢＬ０とにより囲まれた領域には、図５（ｂ）に示すように、メモリセル１０２ａを構成する直列接続の第１及び第２の強誘電体キャパシタＣ１及びＣ２が配置されている。そして、第１の強誘電体キャパシタＣ１は、その下側に配置されている第１のトランジスタＴ１を介して上記ビット線ＢＬ０に接続され、第２の強誘電体キャパシタＣ２は、その下側に配置されている第２のトランジスタＴ２を介してビット線ＸＢＬ０に接続されている。また、第１のトランジスタＴ１と第２のトランジスタＴ２との間には第３のトランジスタＴ３が配置されており、リセット信号線ＲＳＴの一部がゲート電極として配置されている。
【００６４】
図６は、メモリセルアレイ１０２ｂの、上記メモリセル１０２ａが配置されている部分及びその近傍の断面構造を示している。
半導体基板１００の表面領域には、複数のメモリセルに共通する１つの拡散層１２３が形成されており、該拡散層１２３は、ビット線ＢＬと平行な方向Ｄ２に延びる帯状形状のものである。上記拡散層１２３の、メモリセル１０２ａが形成される領域の中央には、リセット信号線ＲＳＴの一部が第３のトランジスタＴ３のゲート電極として位置し、その一方側には、ワード線ＷＬ０Ａの一部が上記第１のトランジスタＴ１のゲート電極として、その他方側にはワード線ＷＬ０Ｂの一部が上記第２のトランジスタＴ２のゲート電極として位置している。
【００６５】
そして、この実施の形態２のメモリセルアレイ１０２ｂのその他の断面構造は、図３に示す実施の形態１のメモリセルアレイ１０１ａの断面構造と同一である。
【００６６】
このように実施の形態２のメモリセル１０２ａは、第１及び第２のトランジスタＴ１及びＴ２を、第３のトランジスタＴ３により分離する構造となっており、トランジスタＴ３のゲート電圧をリセット信号線ＲＳＴによりトランジスタのオフ電位に固定することにより、上記両トランジスタＴ１及びＴ２が絶縁状態となる。但し、この実施の形態２の強誘電体メモリ装置１０２は、メモリセルに対するアクセス動作時にはリセット信号線ＲＳＴをオフ電位とし、アクセス非動作時にはリセット信号線ＲＳＴをオン電位とする動作も可能なものである。
【００６７】
次に作用効果について説明する。
この実施の形態２の強誘電体メモリ装置１０２では、メモリセルへのデータの書込み及びメモリセルからのデータの読み出しは、上記リセット信号線ＲＳＴをオフ電位とした状態で行われる点のみ、実施の形態１の強誘電体メモリ装置１０１の動作と異なっている。
【００６８】
そして、この実施の形態２では、実施の形態１と同様、メモリセル１０２ａを構成する第１及び第２の２つの強誘電体キャパシタＣ１及びＣ２を、その一方の特性偏りが他方の特性偏りにより打ち消されるよう直列に接続しているので、メモリセル１０１ａを構成する第１及び第２の強誘電体キャパシタが製造工程で発生した特性偏りを有する場合でも、データ読み出し時の動作マージンを十分確保することができるという効果がある。
【００６９】
また、この実施の形態２の強誘電体メモリ装置１０２では、２つの強誘電体キャパシタの上部電極１１２を共通とし、各強誘電体キャパシタの下部電極１１１ａ及び１１１ｂを、対応するトランジスタＴ１及びＴ２の拡散層１２１及び１２２に接続しているので、強誘電体キャパシタの下部電極を拡散層に接続するコンタクト部は、上部電極の配置領域と重ねて配置することができ、メモリセルのレイアウト面積を非常に小さくすることができるという効果がある。
【００７０】
さらに、この実施の形態２の強誘電体メモリ装置１０２では、直列接続の２つの強誘電体キャパシタＣ１及びＣ２と並列に第３のトランジスタＴ３を接続しているので、メモリセルに対するアクセス動作が行われていない状態では、該第３のトランジスタＴ３により上記第１及び第２のノードＮ１及びＮ２を同電位にして、メモリセルでのデータ破壊を防止することが可能である。しかも、拡散層上に配置したリセットトランジスタＴ３のゲート電極がメモリセルの第１，第２のノードＮ１，Ｎ２を電気的に分離することとなるので、第１及び第２のノード間を、隣接する拡散層の間に形成された素子分離絶縁膜により電気的に分離するものと比べて、メモリセルアレイ上でのメモリセルのレイアウト面積を小さくすることも可能である。
【００７１】
（実施の形態３）
図７（ａ）及び図７（ｂ）は、本発明の実施の形態３による強誘電体メモリ装置を説明する図であり、図７（ａ）は、該強誘電体メモリ装置のメモリセルアレイ上でのメモリセルのレイアウトを示し、図７（ｂ）は、図７（ａ）に示される１つのメモリセルを拡大して示している。
【００７２】
この実施の形態３の半導体メモリ装置１０３は、メモリセルアレイ１０３ｂを有し、このメモリセルアレイ１０３ｂでは、第１の方向D１に沿った複数のワード線ＷＬと、第２の方向Ｄ２に沿った複数のビット線ＢＬとがマトリクス状に配置されている。
【００７３】
そして、この実施の形態３では、拡散層１２０が、隣接するワード線WLの間に第１の方向Ｄ１に沿って一定間隔で配置されており、１つの拡散層１２０上には２つのトランジスタが形成されている。また、１つのワード線に沿ってその両側に並んでいる２列の拡散層１２０は、一方の列の拡散層の配置を、もう一方の列の拡散層１２０の配置に対して、第１の方向Ｄ１の拡散層の配置ピッチの半分だけずらした配置となっている。上記一方の列の拡散層１２０は、その中央部分が隣接するビット線の一方の直下に位置し、上記もう一方の列の拡散層１２０は、その中央部分が隣接するビット線のもう一方の直下に位置している。
【００７４】
そして、隣接するワード線と、メモリセルに対するデータアクセスを行う対をなすビット線とにより囲まれる領域には、１つのメモリセルを構成する強誘電体キャパシタが配置されている。
【００７５】
ここで、実施の形態３のメモリセルは、実施の形態１のメモリセルと同一の回路構成を有しているが、この実施の形態３のメモリセルアレイ１０３ｂは、第１の方向Ｄ１に沿って延びるワード線ＷＬから第２の方向Ｄ２に延びるよう分岐した、相対向する１対の分岐ワード線ＷＬＡ、ＷＬＢにより１つのメモリセルを選択する構成としている。
【００７６】
例えば、隣接するワード線ＷＬ０及びＷＬ１と、１対のビット線ＢＬ０及びＸＢＬ０とにより囲まれた領域には、図７（ｂ）に示すように、メモリセル１０３ａを構成する直列接続の第１及び第２の強誘電体キャパシタＣ１及びＣ２が配置されている。そして、第１の強誘電体キャパシタＣ１は、その下側に配置されている第１のトランジスタＴ１を介して上記ビット線ＢＬ０に接続され、第２の強誘電体キャパシタＣ２は、その下側に配置されている第２のトランジスタＴ２を介してビット線ＸＢＬ０に接続されている。第１及び第２の強誘電体キャパシタＣ１及びＣ２の間には、メモリセル１０３ａに対するデータアクセスを行うビット線対とは別のビット線対を構成する一方のビット線ＢＬが配置されている。
【００７７】
図８は、メモリセルアレイ１０３ｂの、上記メモリセル１０３ａが配置されている部分及びその近傍の断面構造を示している。
【００７８】
半導体基板１００の表面領域には拡散層１２１及び拡散層１２２がワード線ＷＬの延びる方向Ｄ１に沿って一定間隔隔てて形成されており、各拡散層は、該方向Ｄ１を長手方向とする長方形形状を有している。
【００７９】
拡散層１２１は、上記メモリセル１０１ａの第１のトランジスタＴ１を構成するものであり、上記拡散層１２１の、拡散層１２２側の部分の上には、ゲート絶縁膜（図示せず）を介して上記分岐ワード線ＷＬ０Ａがゲート電極として位置している。また、上記拡散層１２２は、上記メモリセル１０３ａの第２のトランジスタＴ２を構成するものであり、上記拡散層１２２の、拡散層１２１側の部分の上には、ゲート絶縁膜を介して上記分岐ワード線ＷＬ０Ｂがゲート電極として位置している。
【００８０】
上記拡散層１２１の、ゲート電極に対して拡散層１２２側に位置する部分の上には、上記第１の強誘電体キャパシタＣ１を構成する下部電極１１１ａが絶縁膜（図示せず）を介して配置されており、該下部電極１１１ａは、コンタクトホール１２１ｂを介して、上記拡散層１２１の、該下部電極１１１ａ直下に位置する部分に接続されている。また、上記拡散層１２１の、ゲート電極に対して拡散層１２２と反対側に位置する部分は、その上方に位置するビット線ＢＬ０の一部に、コンタクトホール１２１ａを介して接続されている。
【００８１】
上記拡散層１２２の、ゲート電極に対して拡散層１２１側に位置する部分の上には、第２の強誘電体キャパシタＣ２を構成する下部電極１１１ｂが絶縁膜（図示せず）を介して配置されており、該下部電極１１１ｂは、コンタクトホール１２２ｂを介して、上記拡散層１２２の、下部電極１１１ｂ直下に位置する部分に接続されている。また、上記拡散層１２２の、ゲート電極に対して拡散層１２１と反対側に位置する部分は、その上方に位置するビット線ＸＢＬ０の一部と、コンタクトホール１２２ａを介して接続されている。
【００８２】
そして、上記下部電極１１１ａ及び１１１ｂの上には、これらにまたがるよう強誘電体膜であるＳＢＴ膜１１３が形成されており、該ＳＢＴ膜１１３上には、第１及び第２の両強誘電体キャパシタＣ１及びＣ２に共通の上部電極１１２が形成されている。
【００８３】
なお、ここで、上記第１及び第２の強誘電体キャパシタＣ１、Ｃ２はスタック構造のものであり、また、該両強誘電体キャパシタの下部電極１１１ａ及び１１１ｂはそれぞれ、上記メモリセル１０３ａの第１及び第２のノードを構成し、上記両強誘電体キャパシタに共通の上部電極１１２は上記メモリセル１０３ａの第３のノードを構成している。
【００８４】
次に動作について説明する。
この実施の形態３の強誘電体メモリ装置１０３では、メモリセルへのデータの書込み及びメモリセルからのデータの読み出しは、実施の形態１の強誘電体メモリ装置１０１と同様に行われる。
【００８５】
そして、この実施の形態３では、実施の形態１と同様、メモリセル１０３ａを構成する第１及び第２の２つの強誘電体キャパシタＣ１及びＣ２を、その一方の特性偏りが他方の特性偏りにより打ち消されるよう直列に接続しているので、メモリセル１０３ａを構成する第１及び第２の強誘電体キャパシタが製造工程で発生した特性偏りを有する場合でも、データ読み出し時の動作マージンを十分確保することができるという効果がある。
【００８６】
また、この実施の形態３の強誘電体メモリ装置１０３では、２つの強誘電体キャパシタの上部電極１１２を共通とし、各強誘電体キャパシタの下部電極１１１ａ及び１１１ｂを、対応するトランジスタＴ１及びＴ２の拡散層１２１及び１２２に接続しているので、強誘電体キャパシタの下部電極を拡散層に接続するコンタクト部は、上部電極の配置領域と重ねて配置することができ、メモリセルのレイアウト面積を非常に小さくすることができるという効果がある。
【００８７】
また、この実施の形態３では、拡散層１２０をビット線ＢＬと垂直な方向Ｄ１を長手方向とする長方形形状としたので、拡散層１２０をビット線に接続するコンタクト部と、拡散層１２０を強誘電体キャパシタの下部電極１１１ａ、１１１ｂに接続するコンタクト部とを、ビット線と垂直なワード線に沿って配置して、ワード線の配列方向Ｄ２におけるビット線コンタクト部の配置スペースを削減することができる。これにより、ワード線ＷＬの配線ピッチを縮小することが可能となる。
【００８８】
また、この実施の形態３では、上記拡散層１２０を、ビット線と交差するよう配置し、該拡散層とビット線とをその交差部で接続しているので、ビット線ＢＬの形状は、直線的な加工しやすい形状とすることができる。これにより、メモリセルアレイの製造工程で不良が発生しにくくなり、強誘電体メモリ装置の高い製造歩留まりを期待することができる。さらに、拡散層とビット線とをその交差部で接続していることから、ワード線ＷＬとビット線ＢＬとにより囲まれる個々のセル領域を、占有面積がキャパシタコンタクト部より小さいビット線コンタクト部が占有するといった効率の悪いレイアウトを避けることができ、同時に、強誘電体キャパシタの配置を、各メモリセルを構成する個々の強誘電体キャパシタの電極が各セル領域内に位置する均一なものとできる。これにより、メモリセルアレイ上でメモリセルが占める面積を縮小化することができる。また、強誘電体キャパシタの電極配置の平均化により電極間での短絡なども少なくなり、歩留まりを向上することができるという効果もある。
【００８９】
（実施の形態４）
図９（ａ）及び図９（ｂ）は、本発明の実施の形態４による強誘電体メモリ装置を説明する図であり、図９（ｂ）は、該強誘電体メモリ装置のメモリセルアレイ上でのメモリセルのレイアウトを示し、図９（ｂ）は、図９（ａ）に示される１つのメモリセルを拡大して示している。
【００９０】
本実施の形態４の強誘電体メモリ装置１０４を構成するメモリセル１０４ａは、上記実施の形態３のメモリセル１０３ａにおいて、第１及び第２のノードＮ１及びＮ２の間に第３のトランジスタＴ３を接続し、該第３のトランジスタＴ３のゲート電圧をリセット信号線ＲＳＴにより制御するようにしたものである。
【００９１】
この実施の形態４の半導体メモリ装置１０４は、メモリセルアレイ１０４ｂを有し、このメモリセルアレイ１０４ｂでは、実施の形態３のメモリセルアレイ１０３ｂにおけるビット線に沿って一定間隔で配置される複数の拡散層１２０に代えて、ビット線ＢＬと平行な方向Ｄ２に延びる帯状形状の拡散層１２３を備え、該拡散層１２３上の、２つのトランジスタＴ１及びＴ２の間の領域に第３のトランジスタＴ３を形成したものである。
【００９２】
例えば、隣接するワード線ＷＬ０及びＷＬ１と、１対のビット線ＢＬ０及びＸＢＬ０とにより囲まれた領域には、図９（ｂ）に示すように、メモリセル１０４ａを構成する直列接続の第１及び第２の強誘電体キャパシタＣ１及びＣ２が配置されている。そして、第１の強誘電体キャパシタＣ１は、その下側に配置されている第１のトランジスタＴ１を介して上記ビット線ＢＬ０に接続され、第２の強誘電体キャパシタＣ２は、その下側に配置されている第２のトランジスタＴ２を介してビット線ＸＢＬ０に接続されている。また、第１のトランジスタＴ１と第２のトランジスタＴ２との間には第３のトランジスタＴ３が配置されており、リセット信号線ＲＳＴの一部がゲート電極として配置されている。
【００９３】
図１０は、メモリセルアレイ１０４ｂの、上記メモリセル１０４ａが配置されている部分及びその近傍の断面構造を示している。
半導体基板１００の表面領域には、複数のメモリセルに共通する１つの拡散層１２３が形成されており、該拡散層１２３は、ビット線ＢＬと垂直な方向Ｄ１に延びる帯状形状のものである。上記拡散層１２３の、メモリセル１０３ａが形成される領域の中央には、リセット信号線ＲＳＴの一部が第３のトランジスタＴ３のゲート電極として位置し、その一方側には、ワード線ＷＬ０Ａの一部が上記第１のトランジスタＴ１のゲート電極として、その他方側にはワード線ＷＬ０Ｂの一部が上記第２のトランジスタＴ２のゲート電極として位置している。
【００９４】
そして、この実施の形態３のメモリセルアレイ１０４ｂのその他の断面構造は、図８に示す実施の形態３のメモリセルアレイ１０３ａの断面構造と同一である。
【００９５】
このように実施の形態４のメモリセル１０４ａは、第１及び第２のトランジスタＴ１及びＴ２を、第３のトランジスタＴ３により分離する構造となっており、トランジスタＴ３のゲート電圧をリセット信号線ＲＳＴによりトランジスタのオフ電位に固定することにより、上記両トランジスタＴ１及びＴ２が絶縁状態となる。但し、この実施の形態４の強誘電体メモリ装置１０４は、メモリセルに対するアクセス動作時にはリセット信号線ＲＳＴをオフ電位とし、アクセス非動作時にはリセット信号線ＲＳＴをオン電位とする動作も可能なものである。
【００９６】
次に作用効果について説明する。
この実施の形態４の強誘電体メモリ装置１０４では、メモリセルへのデータの書込み及びメモリセルからのデータの読み出しは、上記リセット信号線ＲＳＴをオフ電位とした状態で行われる点のみ、実施の形態３の強誘電体メモリ装置１０３の動作と異なっている。
【００９７】
そして、この実施の形態４では、実施の形態３と同様、メモリセル１０４ａを構成する第１及び第２の２つの強誘電体キャパシタＣ１及びＣ２を、その一方の特性偏りが他方の特性偏りにより打ち消されるよう直列に接続しているので、メモリセル１０４ａを構成する第１及び第２の強誘電体キャパシタが製造工程で発生した特性偏りを有する場合でも、データ読み出し時の動作マージンを十分確保することができるという効果がある。
【００９８】
また、この実施の形態４の強誘電体メモリ装置１０４では、２つの強誘電体キャパシタの上部電極１１２を共通とし、各強誘電体キャパシタの下部電極１１１ａ及び１１１ｂを、対応するトランジスタＴ１及びＴ２の拡散層１２１及び１２２に接続しているので、強誘電体キャパシタの下部電極を拡散層に接続するコンタクト部は、上部電極の配置領域と重ねて配置することができ、メモリセルのレイアウト面積を非常に小さくすることができるという効果がある。
【００９９】
また、この実施の形態４では、上記拡散層１２０を、ビット線と交差するよう配置し、該拡散層とビット線とをその交差部で接続しているので、実施の形態３と同様に、ビット線ＢＬの形状は、直線的な加工しやすい形状とすることができる。さらに、拡散層とビット線とをその交差部で接続していることから、実施の形態３と同様にして、メモリセルアレイ上でメモリセルが占める面積を縮小化することができる。また、強誘電体キャパシタの電極配置の平均化により電極間での短絡なども少なくなり、歩留まりを向上することができるという効果もある。
【０１００】
さらに、この実施の形態４の強誘電体メモリ装置１０４では、直列接続の２つの強誘電体キャパシタＣ１及びＣ２と並列に第３のトランジスタＴ３を接続しているので、メモリセルでのデータ破壊を防止することができ、しかも、隣接するトランジスタの拡散層を素子分離絶縁膜により電気的に分離するものと比べて、メモリセルアレイ上でのメモリセルのレイアウト面積を小さくすることも可能である。
【産業上の利用可能性】
【０１０１】
本発明の強誘電体メモリ装置は、メモリセルを構成する強誘電体キャパシタの初期の特性偏りをなくし、強誘電体キャパシタのレイアウト面積を小さくすることができるものであり、強誘電体キャパシタの分極特性を用いてデータのアクセスを行う不揮発性メモリに対して有効である。
【図面の簡単な説明】
【０１０２】
【図１】本発明の実施の形態１による強誘電体メモリ装置を説明する図であり、該強誘電体メモリ装置のメモリセルアレイを構成するメモリセル１０１の回路構成を示している。
【図２（ａ）】実施の形態１のメモリセルアレイ１０１ｂにおけるメモリセル、ビット線、及びワード線のレイアウトを示す図である。
【図２（ｂ）】実施の形態１のメモリセルアレイ１０１ｂにおける１つのメモリセル１０１ａを拡大して示す図である。
【図３】実施の形態１のメモリセルアレイ１０１ｂにおけるメモリセル１０１ａの配置部分の断面構造を示す図である。
【図４】本発明の実施の形態２による強誘電体メモリ装置を説明する図であり、該強誘電体メモリ装置を構成するメモリセル１０２の回路構成を示している。
【図５（ａ）】実施の形態２の強誘電体メモリ装置１０２ａを構成するメモリセルアレイにおけるメモリセル、ビット線、ワード線などの配置を示す図である。
【図５（ｂ）】実施の形態２のメモリセルアレイ１０２ｂにおける１つのメモリセル１０２ａを拡大して示す図である。
【図６】実施の形態２のメモリセルアレイ１０２ｂにおけるメモリセル１０２ａの配置部分の断面構造を示す図である。
【図７（ａ）】本発明の実施の形態３による強誘電体メモリ装置１０３ａを説明する図であり、該強誘電体メモリ装置のメモリセルアレイにおけるメモリセル、ビット線、及びワード線の配置を示している。
【図７（ｂ）】実施の形態３のメモリセルアレイにおける１つのメモリセル１０３ａを拡大して示す図である。
【図８】実施の形態３のメモリセルアレイ１０３ｂにおけるメモリセル１０３ａの配置部分の断面構造を示す図である。
【図９（ａ）】本発明の実施の形態４による強誘電体メモリ装置１０４ａを説明する図であり、該強誘電体メモリ装置のメモリセルアレイ１０４ｂにおけるメモリセル、ビット線、及びワード線のレイアウトを示している。
【図９（ｂ）】実施の形態４のメモリセルアレイ１０４ｂにおける１つのメモリセル１０４ａを拡大して示す図である。
【図１０】実施の形態４のメモリセルアレイ１０４ｂにおけるメモリセル１０４ａの配置部分の断面構造を示す図である。
【図１１】従来の強誘電体メモリ装置におけるメモリセルの回路構成を示す図である。
【図１２】従来の強誘電体メモリ装置におけるメモリセル部分の断面構成を示す図である。
【図１３】従来の強誘電体メモリ装置で用いる強誘電体キャパシタの特性、つまり印加電圧に依存する分極電荷量のヒステリシス特性を説明する図である。
【符号の説明】
【０１０３】
１０１〜１０４  強誘電体メモリ装置
１０１ａ〜１０４ａ  メモリセル
１０１ｂ〜１０４ｂ  メモリセルアレイ
１１１ａ、１１１ｂ  下部電極
１１２  上部電極
１１３  ＳＢＴ膜
１２０、１２１、１２２  拡散層
１２１ａ、１２１ｂ、１２２ａ、１２２ｂ  コンタクトホール
ＢＬ、ＢＬ０、ＸＢＬ０  ビット線
Ｃ１、Ｃ２  強誘電体キャパシタ
Ｄ１  第１の方向
Ｄ２  第２の方向
Ｎ１、Ｎ２、Ｎ３  ノード
Ｔ１、Ｔ２、Ｔ３  トランジスタ
ＲＳＴ  リセット信号線
WL、ＷＬ０、ＷＬ０Ａ、ＷＬ０Ｂ、ＷＬＡ、ＷＬＢ  ワード線
【図１】
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【図２（ａ）】
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【図２（ｂ）】
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【図３】
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【図４】
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【図５（ａ）】
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【図５（ｂ）】
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【図６】
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【図７（ａ）】
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【図７（ｂ）】
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【図８】
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【図９（ａ）】
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【図９（ｂ）】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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