(57)【要約】【課題】  昇圧モードと降圧モードの切替わり時に、出力電圧変動によって２つの動作モードが繰り返される誤動作を発生しない昇降圧ＤＣ−ＤＣコンバータを提供する。【解決手段】  本発明の昇降圧ＤＣ−ＤＣコンバータは、降圧モードと入出力導通モードとの切替わり時、又は昇圧モードと入出力導通モードとの切替わり時において、切替え条件にヒステリシス特性を有し、また、入力直流電圧と目標出力電圧との差、又は出力電圧と目標出力電圧との誤差電圧に応じて上記動作モードを切替え、誤差電圧が三角波電圧の頂点付近で交差する領域を回避する。【選択図】図１
2005045943.tif 000002
【特許請求の範囲】
【請求項１】
入力直流電圧を入力する入力端子と、負荷に所定の出力電圧を出力する出力端子と、昇圧用スイッチング素子を有する昇圧回路と、降圧用スイッチング素子を有する降圧回路と、前記出力電圧を目標出力電圧に近づけるように前記昇圧用スイッチング素子と前記降圧用スイッチング素子を制御して駆動する制御回路と、を有する昇降圧ＤＣ−ＤＣコンバータであって、
前記制御回路は、前記昇圧用スイッチング素子のみがスイッチング動作する昇圧モードと、前記降圧用スイッチング素子のみがスイッチング動作する降圧モードと、いずれのスイッチング素子もスイッチング動作せずに入出力間を導通状態とする入出力導通モードとを切替え、
降圧モードから入出力導通モードへの切替わり時、及び入出力導通モードから昇圧モードへの切替わり時には出力電圧が上昇し、
昇圧モードから入出力導通モードへの切替わり時、及び入出力導通モードから降圧モードへの切替わり時には出力電圧が低下する、
ことを特徴とした昇降圧ＤＣ−ＤＣコンバータ。
【請求項２】
前記制御回路は、前記入力直流電圧と前記目標出力電圧との差に応じて、前記降圧モード、前記昇圧モード及び前記入出力導通モードを切替えることを特徴とする請求項１記載の昇降圧ＤＣ−ＤＣコンバータ。
【請求項３】
前記制御回路は、前記出力電圧と前記目標出力電圧との誤差電圧に応じて、前記降圧モード、前記昇圧モード及び前記入出力導通モードを切替えることを特徴とする請求項１記載の昇降圧ＤＣ−ＤＣコンバータ。
【請求項４】
前記制御回路は、前記降圧モードと前記入出力導通モードとの切替わり時、又は前記昇圧モードと前記入出力導通モードとの切替わり時において、切替え条件にヒステリシス特性を有することを特徴とする請求項１記載の昇降圧ＤＣ−ＤＣコンバータ。
【請求項５】
入出力端子間を短絡する短絡スイッチ素子を更に有し、前記制御回路は入出力導通モード時に前記短絡スイッチ素子をオン状態にすることを特徴とする請求項１記載の昇降圧ＤＣ−ＤＣコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は各種電子機器に用いられ、バッテリ等の直流電圧を入力されて制御された直流電圧を出力するＤＣ−ＤＣコンバータであって、特に、昇圧動作と降圧動作との切替機能を有する昇降圧ＤＣ−ＤＣコンバータに関する。
【背景技術】
【０００２】
従来の昇降圧ＤＣ−ＤＣコンバータには、昇圧用スイッチング素子と、降圧用スイッチング素子と、インダクタとを備えた回路構成のものが知られている（例えば、特許文献１参照。）。
以下、従来の昇降圧ＤＣ−ＤＣコンバータについて図７を参照しつつ説明する。図７（ａ）は特許文献１に記載のＤＣ−ＤＣコンバータを簡略化して示す回路構成図である。図７（ｂ）はその要部波形図であり、横軸は時間軸である。図７（ａ）において、１は入力端子であり、入力直流電圧Ｖｉが印加される。
【０００３】
２は降圧用スイッチング素子のｐｎｐトランジスタであり、エミッタは入力端子１に接続され、コレクタは整流ダイオード３を介して接地され、ベースには駆動パルス信号Ｖｐ１が供給される。４はインダクタであり、インダクタ４の一端は、ｐｎｐトランジスタ２のコレクタに接続され、他端は整流ダイオード５を介して出力端子６に接続される。ｐｎｐトランジスタ２と、整流ダイオード３と、インダクタ４とは、降圧回路を構成する。
８は昇圧用スイッチング素子のｎｐｎトランジスタであり、コレクタはインダクタ４の他端に接続され、エミッタは接地され、ベースには駆動パルス信号Ｖｐ２が供給される。インダクタ４とｎｐｎトランジスタ８と、整流ダイオード５とは昇圧回路を構成する。１０は平滑コンデンサであり、一端が出力端子６に接続され、他端が接地され、出力端子６から出力電圧Ｖｏが出力される。
【０００４】
ｎｐｎトランジスタ８がオフ状態で、ｐｎｐトランジスタ２がスイッチング動作をする場合、即ち、降圧モードにおいて、ｐｎｐトランジスタ２の１周期当たりのオン期間の割合をデューティ比δ１（０＜δ１＜１）とし、整流ダイオード３及び５の順方向電圧を無視すると、出力電圧Ｖｏは、Ｖｏ＝δ１×Ｖｉで表される。また、ｐｎｐトランジスタ２がオン状態で、ｎｐｎトランジスタがスイッチング動作する場合、即ち、昇圧モードでは、ｎｐｎトランジスタ８のデューティ比をδ２（０＜δ２＜１）とすると、Ｖｏ＝Ｖｉ／（１−δ２）で表される。
【０００５】
ｐｎｐトランジスタ２及びｎｐｎトランジスタ８の駆動制御回路は、第１及び第２のコンパレータ１５及び１６を備えており、第１のコンパレータ１５はｐｎｐトランジスタ２を駆動するパルス信号Ｖｐ１を出力する。第２のコンパレータ１６はｎｐｎトランジスタ８を駆動するパルス信号Ｖｐ２を出力する。２０は三角波発振器であり、振幅Ｅｔの三角波電圧Ｖｔを出力する。三角波電圧Ｖｔは第１のコンパレータ１５の非反転入力端子、及び第２のコンパレータ１６の反転入力端子にそれぞれ印加される。１３はエラーアンプであり、出力電圧Ｖｏと所望値（目標出力電圧）との誤差電圧Ｖｅ１を出力する。エラーアンプ１３の非反転入力端子には第１の基準電圧源１４が接続され、基準電圧Ｅｒが入力される。反転入力端子には抵抗器１１、１２によって出力電圧Ｖｏを分圧した検出電圧Ｖｏｄが入力される。エラーアンプ１３が出力する誤差電圧Ｖｅ１は第１のコンパレータ１５の反転入力端子に印加されると共に、レベルシフト回路１９を介して第２のコンパレータ１６の非反転入力端子に印加される。レベルシフト回路１９は誤差電圧Ｖｅ１を負側へ三角波電圧Ｖｔの振幅Ｅｔだけシフトさせる。即ち、第２のコンパレータ１６の非反転入力端子には誤差電圧Ｖｅ１からシフト量Ｅｔを減じた誤差電圧Ｖｅ２（＝Ｖｅ１−Ｅｔ）が印加される。
【０００６】
以下に図７（ａ）に示す昇降圧ＤＣ−ＤＣコンバータの動作を、図７（ｂ）の波形図を用いて説明する。図７（ｂ）は、三角波電圧Ｖｔとエラーアンプ１３からの誤差電圧Ｖｅ１及び誤差電圧Ｖｅ２を示し、三角波電圧Ｖｔと誤差電圧Ｖｅ１との比較結果であるパルス信号Ｖｐ１と、三角波電圧ＶｔとＶｅ２との比較結果であるパルス信号Ｖｐ２を示す。エラーアンプ１３は、出力検出電圧Ｖｏｄが基準電圧Ｅｒより高くなろうとすると、誤差電圧Ｖｅ１を下降させる。逆に出力検出電圧Ｖｏｄが基準電圧Ｅｒより低くなろうとすると、誤差電圧Ｖｅ１を上昇させる。
【０００７】
図７（ｂ）では、入力直流電圧Ｖｉが低下していき、誤差電圧Ｖｅ１及びＶｅ２が上昇していく様子を表している。誤差電圧Ｖｅ１とＶｅ２との電圧差は三角波電圧Ｖｔの振幅Ｅｔに等しいので、入力直流電圧Ｖｉが高い左側では誤差電圧Ｖｅ１と三角波電圧Ｖｔとが交差し、Ｖｅ２は三角波電圧Ｖｔより低電位側にある。この時、パルス信号Ｖｐ１は各スイッチング周期毎にデューティ比δ１でｐｎｐトランジスタ２をスイッチング動作させ、パルス信号Ｖｐ２はローに固定されてｎｐｎトランジスタ８をオフ状態に固定する。即ち、ｐｎｐトランジスタ２と整流ダイオード３とインダクタ４とが構成する降圧回路が動作する降圧モードとなる。誤差電圧Ｖｅ１及びＶｅ２の上昇と共に、パルス信号Ｖｐ１のパルス幅は小さくなっていき、ｐｎｐトランジスタ２のオン期間（パルス信号Ｖｐ１がロウレベルの期間にＯＮ）、即ち、デューティ比δ１が大きくなっていく。
【０００８】
やがて誤差電圧Ｖｅ１が三角波電圧Ｖｔの高電位側の頂点に達し、パルス信号Ｖｐ１はロウに固定されてｐｎｐトランジスタ２をオン状態に固定する。同時にＶｅ２は三角波電圧Ｖｔの低電位側の頂点に達し、パルス信号Ｖｐ２は各スイッチング周期毎にデューティ比δ２でｎｐｎトランジスタ８をスイッチング動作させるようになる。即ち、インダクタ４とｎｐｎトランジスタ８と整流ダイオード５とで構成する昇圧回路が動作する昇圧モードとなる。誤差電圧Ｖｅ１及びＶｅ２の上昇と共に、パルス信号Ｖｐ２のパルス幅は大きくなっていき、ｎｐｎトランジスタ８のオン期間（パルス信号Ｖｐ２がハイレベルの期間にＯＮ）、即ち、デューティ比δ２が大きくなっていく。
【０００９】
以上のように入出力条件の変化に対して誤差電圧Ｖｅ１が上下することにより、降圧モードもしくは昇圧モードにおいて各スイッチング素子をスイッチング動作するパルス信号のパルス幅を調整することにより、デューティ比を調整し、出力検出電圧Ｖｏｄが基準電圧Ｅｒに等しくなるように動作する。即ち、出力電圧Ｖｏは安定化制御される。
【００１０】
【特許文献１】実開平０３−６３０７８号公報（第１頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【００１１】
上記のような従来の昇降圧ＤＣ−ＤＣコンバータでは、レベルシフト量と三角波電圧Ｖｔの振幅Ｅｔとを等しく設定していた。しかし両者を正確に一致させることは困難であり、現実的にはレベルシフト量が三角波電圧の振幅Ｅｔより大小する。レベルシフト量が三角波電圧の振幅Ｅｔより小さい場合、入力直流電圧Ｖｉと出力電圧Ｖｏがほぼ等しい昇圧モードと降圧モードの切替わり時において、昇圧用スイッチング素子と降圧用スイッチング素子が共にスイッチング動作する昇降圧モードとなり、スイッチング損失が増大する。これを避けるため、特許文献１にも、レベルシフト量が三角波電圧の振幅Ｅｔより大きくてもよいという記載がある。
【００１２】
レベルシフト量が三角波電圧の振幅Ｅｔより大きい場合、前述の昇圧モードと降圧モードの切替わり時において、昇圧モードも降圧モードもしない入出力導通モードとなる。この入出力間導通モードはスイッチング損失が発生しないので、昇圧モードや降圧モードに比べて高効率である。例えば、入力直流電圧Ｖｉの低下とともに降圧モードから入出力導通モードへ移行していく時、回路損失の低減によって出力電圧Ｖｏが上昇し、誤差電圧Ｖｅ１が低下する。このため入出力導通モードから降圧モードへ戻る。降圧モードに戻るとスイッチング損失が発生して出力電圧Ｖｏが低下し、誤差電圧Ｖｅ１が上昇して再び入出力導通モードへ移行する。このように入出力導通モードと降圧モードとが繰り返される。
【００１３】
さらに、実際の三角波電圧の頂点付近は、図８のＶｔ１からＶｔ２の範囲で見られるように、三角波電圧の直線性が失われて歪が生じており、正しくパルス幅変調された信号が得られない。その結果、昇圧モードと降圧モードの切替わり時において、回路動作の安定性が損なわれ、出力電圧のリップルが増加するという問題点があった。
【００１４】
本発明は、動作モード切替わり時の出力電圧変動によって２つの動作モードが繰り返される誤動作を発生しない昇降圧ＤＣ−ＤＣコンバータを提供することを目的とする。
本発明は、三角波電圧の非線形による誤動作を発生しない昇降圧ＤＣ−ＤＣコンバータを提供することを目的とする。
【課題を解決するための手段】
【００１５】
上記課題を解決するため、本発明は下記の構成を有する。本発明の１つの観点による昇降圧ＤＣ−ＤＣコンバータは、入力直流電圧を入力する入力端子と、負荷に所定の出力電圧を出力する出力端子と、昇圧用スイッチング素子を有する昇圧回路と、降圧用スイッチング素子を有する降圧回路と、前記出力電圧を目標出力電圧に近づけるように前記昇圧用スイッチング素子と前記降圧用スイッチング素子を制御して駆動する制御回路と、を有する昇降圧ＤＣ−ＤＣコンバータであって、前記制御回路は、前記昇圧用スイッチング素子のみがスイッチング動作する昇圧モードと、前記降圧用スイッチング素子のみがスイッチング動作する降圧モードと、いずれのスイッチング素子もスイッチング動作せずに入出力間を導通状態とする入出力導通モードとを切替え、降圧モードから入出力導通モードへの切替わり時、及び入出力導通モードから昇圧モードへの切替わり時には出力電圧が上昇し、昇圧モードから入出力導通モードへの切替わり時、及び入出力導通モードから降圧モードへの切替わり時には出力電圧が低下する。
【００１６】
本発明の他の観点による上記の昇降圧ＤＣ−ＤＣコンバータにおいては、前記制御回路は、前記入力直流電圧と前記目標出力電圧との差に応じて、前記降圧モード、前記昇圧モード及び前記入出力導通モードを切替える。
【００１７】
本発明の別の観点による上記の昇降圧ＤＣ−ＤＣコンバータにおいては、前記制御回路は、前記出力電圧と前記目標出力電圧との誤差電圧に応じて、前記降圧モード、前記昇圧モード及び前記入出力導通モードを切替える。
【００１８】
本発明の別の観点による上記の昇降圧ＤＣ−ＤＣコンバータにおいては、前記制御回路は、前記降圧モードと前記入出力導通モードとの切替わり時、又は前記昇圧モードと前記入出力導通モードとの切替わり時において、切替え条件にヒステリシス特性を有する。
【００１９】
本発明の別の観点による上記の昇降圧ＤＣ−ＤＣコンバータにおいては、入出力端子間を短絡する短絡スイッチ素子を更に有し、前記制御回路は入出力導通モード時に前記短絡スイッチ素子をオン状態にする。
【発明の効果】
【００２０】
本発明によれば、動作モードの切替わる入力電圧値が入力電圧を低下させた場合と上昇させた場合とで異なることで、動作モード切替わり時の出力電圧変動によって２つの動作モードが繰り返される誤動作が発生しない。また、入力直流電圧と目標出力電圧との差、又は出力電圧と目標出力電圧との誤差電圧に応じて動作モードを切替える。誤差電圧が三角波電圧の頂点付近で交差する領域を回避しているので、三角波電圧の非線形による誤動作も発生しない。その結果、動作モード切替わり時の回路動作の安定性を保ち、出力電圧のリップルの増加を抑制することができる。
【００２１】
本発明によれば、昇圧モードと降圧モードとの間でのモード移行を安定に行う昇降圧ＤＣ−ＤＣコンバータを実現出来るという有利な効果が得られる。
本発明によれば、昇圧モードと降圧モードとの間でのモード移行時にもリップルが増加しない昇降圧ＤＣ−ＤＣコンバータを実現出来るという有利な効果が得られる。
本発明によれば、昇圧モードと降圧モードとの間の入出力導通モードにおいて従来よりも損失が小さい昇降圧ＤＣ−ＤＣコンバータを実現出来るという有利な効果が得られる。
【発明を実施するための最良の形態】
【００２２】
以下本発明の実施をするための最良の形態を具体的に示した実施の形態について、図面とともに記載する。
【００２３】
《実施の形態１》
図１及び図２を用いて、本発明の実施の形態１における昇降圧ＤＣ−ＤＣコンバータを説明する。
図１は本発明に係る実施の形態１における昇降圧ＤＣ−ＤＣコンバータの回路構成図である。図１において、１は入力端子であり、直流の入力電圧Ｖｉが入力される。２は降圧用のｐｎｐトランジスタであり、エミッタは入力端子１に接続され、コレクタは整流ダイオード３を介して接地され、ベースには駆動パルス信号Ｖｄ１が供給される。４はインダクタであり、インダクタ４の一端は、ｐｎｐトランジスタ２と整流ダイオード３との接続点に接続され、他端は整流ダイオード５を介して出力端子６に接続される。ｐｎｐトランジスタ２と、整流ダイオード３と、インダクタ４とは、降圧回路７を構成する。
８は昇圧用のｎｐｎトランジスタであり、コレクタはインダクタ４と整流ダイオード５との接続点に接続され、エミッタは接地され、ベースには駆動パルス信号Ｖｄ２が供給される。インダクタ４とｎｐｎトランジスタ８と、整流ダイオード５とは昇圧回路９を構成する。１０は平滑コンデンサであり、一端が出力端子６に接続され、他端が接地され、出力端子６から出力電圧Ｖｏが出力される。
【００２４】
ｎｐｎトランジスタ８がオフ状態で、ｐｎｐトランジスタ２がスイッチング動作をする場合、即ち、降圧モードにおいて、ｐｎｐトランジスタ２の１周期当たりのオン期間の割合をデューティ比δ１（０＜δ１＜１）とし、整流ダイオード３及び５の順方向電圧を無視すると、出力電圧Ｖｏは、Ｖｏ＝δ１×Ｖｉで表される。また、ｐｎｐトランジスタ２がオン状態で、ｎｐｎトランジスタがスイッチング動作する場合、即ち、昇圧モードでは、ｎｐｎトランジスタ８のデューティ比をδ２（０＜δ２＜１）とすると、Ｖｏ＝Ｖｉ／（１−δ２）で表される。さらに、ｐｎｐトランジスタ２がオン状態、ｎｐｎトランジスタ８がオフ状態の場合、即ち入出力導通モードではＶｏ＝Ｖｉとなる。
【００２５】
１１、１２は出力電圧Ｖｏを分圧して検出電圧Ｖｏｄ（＝κ×Ｖｏ，０＜κ＜１）を出力する分圧抵抗である。１３はエラーアンプであり、反転入力端子には出力検出電圧Ｖｏｄが印加され、非反転出力端子には第１の基準電圧源１４の基準電圧Ｅｒを分圧抵抗４１、４２で分圧した基準電圧Ｖｒ１（＝γ×Ｅｒ）が印加され、出力端子は第１のコンパレータ１５の反転入力端子に接続されると共に、レベルシフト回路１９を介して第２のコンパレータ１６の反転入力端子に接続される。このレベルシフト回路１９は、入力された誤差電圧Ｖｅ１を所定電圧だけ減算して出力するものであり、本実施の形態では後述する三角波電圧Ｖｔの振幅Ｅｔだけ減算して出力する。即ち、第２のコンパレータ１６の反転入力端子には誤差電圧Ｖｅ１から振幅Ｅｔを減じた誤差電圧Ｖｅ２（＝Ｖｅ１−Ｅｔ）が印加される。２０は振幅Ｅｔの三角波電圧Ｖｔを出力する三角波発振器であり、出力端子は第１のコンパレータ１５及び第２のコンパレータ１６の非反転入力端子に接続される。
【００２６】
２１、２２は入力電圧Ｖｉを分圧して検出電圧Ｖｉｄを出力する分圧抵抗である。入力検出電圧Ｖｉｄ（＝ζ×Ｖｉ，０＜ζ＜１）は、第３のコンパレータ１７の反転入力端子と第４のコンパレータ１８の非反転入力端子に印加される。２４、２５及び２６は基準電圧Ｅｒを分圧して基準電圧Ｖｒ２を出力する分圧抵抗であり、基準電圧Ｖｒ２は第３のコンパレータ１７の非反転入力端子に入力される。
３１はｎｐｎトランジスタであり、分圧抵抗２６と並列接続され、第３のコンパレータ１７の出力信号を反転器３２によって反転させた信号でオンオフする。ｎｐｎトランジスタ３１のオン状態とオフ状態とで第３のコンパレータ１７の非反転入力端子に入力される基準電圧値Ｖｒ２が切替わる。ｎｐｎトランジスタ３１のオン状態の時、基準電圧値Ｖｒ２はα１×Ｅｒとなり、オフ状態の時、基準電圧値Ｖｒ２はα２×Ｅｒとなる。
【００２７】
２８、２９及び３０は基準電圧Ｅｒを分圧して基準電圧Ｖｒ３を出力する分圧抵抗であり、基準電圧Ｖｒ３は第４のコンパレータ１８の反転入力端子に入力される。
３３はｎｐｎトランジスタであり、分圧抵抗３０と並列接続され、第４のコンパレータ１８の出力信号でオンオフする。ｎｐｎトランジスタ３３のオン状態とオフ状態とで第４のコンパレータ１８の反転入力端子に入力される基準電圧値Ｖｒ３が切替わる。ｎｐｎトランジスタ３３のオン状態の時、基準電圧値Ｖｒ３はβ１×Ｅｒとなり、オフ状態の時、基準電圧値Ｖｒ３はβ２×Ｅｒとなる。
【００２８】
ここで、分圧抵抗１１、１２、２１、２２の抵抗値をそれぞれＲ１１、Ｒ１２、Ｒ２１、Ｒ２２とすると、Ｒ１１：Ｒ１２＝Ｒ２１：Ｒ２２となるように設定する（κ＝ζ）。分圧抵抗２４、２５、２６、２８、２９、３０、４１、４２の抵抗値をそれぞれ、Ｒ２４、Ｒ２５、Ｒ２６、Ｒ２８、Ｒ２９、Ｒ３０、Ｒ４１、Ｒ４２とすると、Ｒ２５／（Ｒ２４＋Ｒ２５）＝α１、（Ｒ２５＋Ｒ２６）／（Ｒ２４＋Ｒ２５＋Ｒ２６）＝α２、Ｒ４２／（Ｒ４１＋Ｒ４２）＝γ、Ｒ２９／（Ｒ２８＋Ｒ２９）＝β１、（Ｒ２９＋Ｒ３０）／（Ｒ２８＋Ｒ２９＋Ｒ３０）＝β２となる。ここで、０＜α１＜α２＜γ＜β１＜β２＜１となるように設定する。また、Ｖｉｄ＝β１×Ｅｒとなる時、誤差電圧Ｖｅ１が三角波電圧Ｖｔの直線性のある電圧領域で交差するように設定し、Ｖｉｄ＝α２×Ｅｒとなる時、誤差電圧Ｖｅ２が三角波電圧Ｖｔの直線性のある電圧領域で交差するように設定する。出力電圧Ｖｏの目標値である目標出力電圧Ｅｏは、（γ×Ｅｒ）／κで表される。
【００２９】
３５、３６はＡＮＤ回路である。ＡＮＤ回路３５は第１及び第４のコンパレータ１５、１８の出力信号Ｖｐ１、Ｖｐ４を入力し、その出力信号Ｖｄ１によってｐｎｐトランジスタ２を駆動する。ＡＮＤ回路３６は第２及び第３のコンパレータ１６、１７の出力信号Ｖｐ２、Ｖｐ３を入力し、その出力信号Ｖｄ２によってｎｐｎトランジスタ８を駆動する。
【００３０】
以上のように構成された実施の形態１における昇降圧ＤＣ−ＤＣコンバータの動作について、図２を参照しながら説明する。
図２（ａ）は入力検出電圧の変化に伴う、第３及び第４のコンパレータ１７、１８の出力パルスＶｐ３、Ｖｐ４の変化の様子を示しており、時刻ｔ０から時刻ｔ３の期間は、入力電圧を低下させて出力電圧との大小関係を変化させており、時刻ｔ３から時刻ｔ５の期間は、入力電圧を上昇させて出力電圧との大小関係を変化させたものである。図２（ａ）において、横軸は時間軸である。
誤差電圧Ｖｅ１は第１のコンパレータ１５によって三角波電圧Ｖｔと比較され、誤差電圧Ｖｅ２は第２のコンパレータ１６によって三角波電圧Ｖｔと比較される。入力検出電圧Ｖｉｄは第３のコンパレータ１７によって基準電圧Ｖｒ２と比較されると共に、第４のコンパレータ１８によって基準電圧Ｖｒ３と比較される。
【００３１】
入力電圧Ｖｉが目標出力電圧Ｅｏより高く、入力電圧と目標出力電圧Ｅｏとの差（Ｖｉ−Ｅｏ）が大きな正値である時刻ｔ０から時刻ｔ１では、誤差電圧Ｖｅ１と三角波電圧Ｖｔとが交差し、誤差電圧Ｖｅ２は三角波電圧Ｖｔより低電位側にある。また、入力検出電圧Ｖｉｄが基準電圧Ｖｒ２及びＶｒ３より高電位側にある。この時、第１のコンパレータ１５の出力Ｖｐ１は誤差電圧Ｖｅ１をパルス幅変調した信号となり、第４のコンパレータ１８の出力Ｖｐ４はハイレベルとなり、この２つの信号はＡＮＤ回路３５に入力される。また、第２のコンパレータ１６の出力Ｖｐ２はハイレベルとなり、第３のコンパレータ１７の出力Ｖｐ３はローレベルとなり、この２つの信号はＡＮＤ回路３６に入力される。これより、ＡＮＤ回路３５は、第１のコンパレータ１５の出力Ｖｐ１と同等のパルス信号を出力することで、ｐｎｐトランジスタ２を駆動する。また、ＡＮＤ回路３６は、第２のコンパレータ１６の出力Ｖｐ２に係わらずローレベルを出力するため、ｎｐｎトランジスタ８はオフ状態である。即ち、ｐｎｐトランジスタ２と整流ダイオード３とインダクタ４とで構成する降圧回路７が動作する降圧モードとなる。また、この時、ｎｐｎトランジスタ３１、３３はオン状態であり、基準電圧Ｖｒ２＝α１×Ｅｒであり、基準電圧Ｖｒ３＝β１×Ｅｒである。
【００３２】
時刻ｔ１において、入力検出電圧Ｖｉｄが基準電圧Ｖｒ３を下回ると、第４のコンパレータ１８の出力Ｖｐ４はローレベルとなり、ｎｐｎトランジスタ３３はオフとなり、基準電圧Ｖｒ３はβ１×Ｅｒからβ２×Ｅｒへ上昇する。この時、ＡＮＤ回路３５は、第１のコンパレータ１５の出力Ｖｐ１に係わらずローレベルを出力するため、ｐｎｐトランジスタ２はオン状態となり、入出力間が導通して入力電圧がそのまま出力電圧となる入出力導通モードとなる。降圧モードから入出力導通モードへ移行する時刻ｔ１では、図２（ｂ）のように出力電圧Ｖｏは目標出力電圧Ｅｏに比べ高くなる。この電圧差は許容出力電圧範囲内に設定する。
この入出力導通モードは入力電圧と目標出力電圧Ｅｏとの差（Ｖｉ−Ｅｏ）の絶対値が小さい時刻ｔ１から時刻ｔ２まで続く。
【００３３】
三角波電圧Ｖｔの高電位側及び低電位側の頂点を使用しない本発明のＤＣ−ＤＣコンバータにおいては、降圧モードにおいてはｐｎｐトランジスタ２のデューティ比δ１が最大でも１より所定値ε１だけ小さな値であるのに対し、入出力導通モードにおいてはｐｎｐトランジスタ２が常時オン状態となる（デューティ比δ１が１）。このため、降圧モードから入出力導通モードへ移行する時、ｐｎｐトランジスタ２のデューティ比δ１が所定値ε１だけ急に増加し、出力電圧Ｖｏはそれだけ高くなる。入出力導通モードから降圧モードへ移行する時、この反対の変化が起きる。
【００３４】
時刻ｔ２において、入力検出電圧Ｖｉｄが基準電圧Ｖｒ２を下回ると、第３のコンパレータ１７の出力Ｖｐ３がハイレベルとなり、ｎｐｎトランジスタ３１はオンからオフへ移行し、基準電圧Ｖｒ２はα１×Ｅｒからα２×Ｅｒへ上昇する。この時、ＡＮＤ回路３６は、第２のコンパレータ１６の出力Ｖｐ２と同等のパルス信号を出力することで、ｎｐｎトランジスタ８を駆動する。即ち、ｎｐｎトランジスタ８と整流ダイオード５とインダクタ４とで構成する昇圧回路９が動作する昇圧モードとなる。入出力導通モードから昇圧モードへ移行する時刻ｔ２直前では、出力電圧Ｖｏは目標出力電圧Ｅｏに比べ低くなる。この電圧差は許容出力電圧範囲内に設定する。
時刻ｔ３から入力電圧を上昇させても、入力検出電圧が基準電圧Ｖｒ２に到達する時刻ｔ４までは、上記昇圧モードを継続する。昇圧モードは、入力電圧と目標出力電圧Ｅｏとの差（Ｖｉ−Ｅｏ）が大きな負値である時刻ｔ２から時刻ｔ４まで続く。
【００３５】
三角波電圧Ｖｔの高電位側及び低電位側の頂点を使用しない本発明のＤＣ−ＤＣコンバータにおいては、入出力導通モードにおいてはｎｐｎトランジスタ８が常時オフ状態であるのに対し（デューティ比δ２が０）、昇圧モードにおいてはｎｐｎトランジスタ８のデューティ比δ２が最小でも０より所定値ε２だけ大きな値である。入出力導通モードから昇圧モードへ移行する時、ｎｐｎトランジスタ８のデューティ比δ２が所定値ε２だけ急に増加し、出力電圧Ｖｏはそれだけ高くなる。昇圧モードから入出力導通モードへ移行する時、この反対の変化が起きる。
【００３６】
時刻ｔ４において、入力検出電圧Ｖｉｄが基準電圧Ｖｒ２（＝α２×Ｅｒ）を上回ると、第３のコンパレータ１７の出力Ｖｐ３がローレベルとなり、ｎｐｎトランジスタ３１はオフからオンへ移行し、基準電圧Ｖｒ２はα２×Ｅｒからα１×Ｅｒへ低下する。この時、ＡＮＤ回路３６は、第２のコンパレータの出力Ｖｐ２に係わらずローレベルを出力するため、ｎｐｎトランジスタ８はオフ状態になり、入出力導通モードとなる。昇圧モードから入出力導通モードへ移行する時刻ｔ４では、図２（ｂ）に示すように、出力電圧Ｖｏは目標出力電圧Ｅｏに比べ低くなる。この電圧差は許容出力電圧範囲内に設定する。この入出力導通モードは入力電圧と目標出力電圧Ｅｏとの差（Ｖｉ−Ｅｏ）の絶対値が小さい時刻ｔ４から時刻ｔ５まで続く。
【００３７】
時刻ｔ５において、入力検出電圧Ｖｉｄが基準電圧Ｖｒ３（＝β２×Ｅｒ）を上回ると、第４のコンパレータ１８の出力Ｖｐ４はハイレベルとなり、ｎｐｎトランジスタ３３はオンとなり、基準電圧Ｖｒ３はβ２×Ｅｒからβ１×Ｅｒへ低下する。この時、ＡＮＤ回路３５は、第１のコンパレータ１５の出力Ｖｐ１と同等のパルス信号を出力することで、ｐｎｐトランジスタ２を駆動する。即ち、ｐｎｐトランジスタ２と整流ダイオード３とインダクタ４とで構成する降圧回路７が動作する降圧モードとなる。入出力導通モードから降圧モードへ移行する時刻ｔ５直前では、図２（ｂ）に示すように、出力電圧Ｖｏは目標出力電圧Ｅｏに比べ高くなる。この電圧差は許容出力電圧範囲内に設定する。時刻ｔ５以降、入力電圧が上昇しても動作モードは変わらず降圧モードである。降圧モードは入力電圧と目標出力電圧Ｅｏとの差（Ｖｉ−Ｅｏ）が大きな正値である時刻ｔ５以降、続く。
【００３８】
上記のように、入力電圧を変化させて動作モードを切替える動作が行われる場合には、図２（ｂ）に示すように、入力電圧を低下させた場合と上昇させた場合とで基準電圧Ｖｒ２、Ｖｒ３の値を異ならせ（ヒステリシスを設け）、動作モード切替わり時の入力電圧値を変えている。これにより、例えば、入力直流電圧Ｖｉの低下とともに降圧モードから入出力導通モードへ移行していく時（時刻ｔ１）、回路損失の低減によって出力電圧Ｖｏが上昇するが、動作モードは図２（ｂ）の時刻ｔｘに示すように入出力導通モードを維持し、降圧モードに戻ることはない。このように動作モード切替わり時の出力電圧変動によって２つの動作モードが繰り返される誤動作が起きることはない。
【００３９】
以上のように、実施の形態１における昇降圧ＤＣ−ＤＣコンバータは、動作モードの切替わる入力電圧値が入力電圧を低下させた場合と上昇させた場合とで異なることで（ヒステリシスを設けることで）、動作モード切替わり時の出力電圧変動によって２つの動作モードが繰り返される誤動作は発生しない。また、誤差電圧が三角波電圧の頂点付近で交差する領域を回避しているので、三角波電圧の非線形による誤動作も発生しない。その結果、動作モード切替わり時の回路動作の安定性を保ち、出力電圧Ｖｏのリップルの増加を抑制することができる。
【００４０】
《実施の形態２》
図３〜図５を用いて、本発明の実施の形態２における昇降圧ＤＣ−ＤＣコンバータを説明する。
図３は本発明の実施の形態２における昇降圧ＤＣ−ＤＣコンバータの回路構成図である。なお、前述した実施の形態１における昇降圧ＤＣ−ＤＣコンバータと同一機能、構成については同一参照符号を付して、説明を省略する。図１の構成と異なるのは、ＡＮＤ回路３５、３６のそれぞれ一方の入力端子への入力信号を生成する回路の構成である。
エラーアンプ１３の出力端子は第１及び第４のコンパレータ１５、１８の反転入力端子に接続されると共に、レベルシフト回路１９を介して第２のコンパレータ１６の反転入力端子及び第３のコンパレータ１７の非反転入力端子に接続される。
【００４１】
５０は三角波電圧Ｖｔの振幅Ｅｔと同電圧を出力する第２の基準電圧源である。５１、５２及び５３は基準電圧Ｅｔを分圧し基準電圧Ｖｒ４を出力する分圧抵抗であり、基準電圧Ｖｒ４は第３のコンパレータ１７の反転入力端子に入力される。この基準電圧Ｖｒ４は三角波電圧Ｖｔにおける低電位側の頂点付近の直線性が失われる境界電圧以上に設定される。
３１はｎｐｎトランジスタであり、分圧抵抗５３と並列接続され、第３のコンパレータ１７の出力信号Ｖｐ３によってオンオフする。ｎｐｎトランジスタ３１のオン状態とオフ状態とで基準電圧Ｖｒ４の電圧値が切替わる。抵抗５１、５２、５３の抵抗値をＲ５１、Ｒ５２、Ｒ５３とし、α３＝Ｒ５２／（Ｒ５１＋Ｒ５２）、α４＝（Ｒ５２＋Ｒ５３）／（Ｒ５１＋Ｒ５２＋Ｒ５３）とすると、ｎｐｎトランジスタ３１のオン状態の時、基準電圧値Ｖｒ４はα３×Ｅｔとなり、オフ状態の時、基準電圧値Ｖｒ４はα４×Ｅｔとなる。
【００４２】
５４、５５及び５６は基準電圧Ｅｔを分圧し基準電圧Ｖｒ５を出力する分圧抵抗である。基準電圧Ｖｒ５は第４のコンパレータ１８の非反転入力端子に入力される。この基準圧Ｖｒ５は三角波電圧Ｖｔにおいて高電位側の頂点付近の直線性が失われる境界電圧以上に設定される。
３３はｎｐｎトランジスタであり、分圧抵抗５６と並列接続され、第４のコンパレータ１８の出力信号Ｖｐ４を反転器３２によって反転させた信号でオンオフする。ｎｐｎトランジスタ３３のオン状態とオフ状態とで基準電圧Ｖｒ５の電圧値が切替わる。抵抗５４、５５、５６の抵抗値をＲ５４、Ｒ５５、Ｒ５６とし、β３＝Ｒ５５／（Ｒ５４＋Ｒ５５）、β４＝（Ｒ５５＋Ｒ５６）／（Ｒ５４＋Ｒ５５＋Ｒ５６）とすると、ｎｐｎトランジスタ３３のオン状態の時、基準電圧値Ｖｒ５はβ３×Ｅｔとなり、オフ状態の時、基準電圧値Ｖｒ５はβ４×Ｅｔとなる。ここで、０＜α３＜α４＜γ＜β３＜β４＜１となるように設定する。出力電圧Ｖｏの目標値である目標出力電圧Ｅｏは、（γ×Ｅｒ）／κで表される。
【００４３】
以上のように構成された実施の形態２における昇降圧ＤＣ−ＤＣコンバータの動作において、第１及び第２のコンパレータ１５、１６の出力パルスＶｐ１、Ｖｐ２の生成に係わる動作は実施の形態１における昇降圧コンバータの動作と同様であるので説明を省略する。異なる点は、第３及び第４のコンパレータ１７、１８の出力パルスＶｐ３、Ｖｐ４の生成に係わる動作及びＡＮＤ回路３５、３６の動作である。異なる点について、図４及び図５を参照しながら説明する。
まず、入力電圧が低下し、出力電圧との大小関係が切替わる場合について図４を参照しながら説明する。図４は入力電圧低下に伴う、第１から第４のコンパレータ１５、１６、１７、１８及びＡＮＤ回路３５、３６の出力パルスＶｐ１〜Ｖｐ４、Ｖｄ１、Ｖｄ２の変化の様子を示している。図４において、横軸は時間軸である。
誤差電圧Ｖｅ１は第１のコンパレータ１５によって三角波電圧Ｖｔと比較される共に、第４のコンパレータ１８によって基準電圧Ｖｒ５と比較される。誤差電圧Ｖｅ２は第２のコンパレータ１６によって三角波電圧Ｖｔと比較されると共に、第３のコンパレータ１７によって基準電圧Ｖｒ４と比較される。
【００４４】
入力電圧が高い時刻ｔ０から時刻ｔ１の領域では、誤差電圧Ｖｅ１は基準電圧Ｖｒ５より低く、第４のコンパレータ１８の出力Ｖｐ４はハイレベルとなる。また、誤差電圧Ｖｅ２は基準電圧Ｖｒ４より低く、第３のコンパレータ１７の出力Ｖｐ３はローレベルとなる。これより、ＡＮＤ回路３５は、第１のコンパレータ１５の出力Ｖｐ１と同等のパルス信号を出力し、ｐｎｐトランジスタ２を駆動する。ＡＮＤ回路３６は、第２のコンパレータ１６の出力Ｖｐ２に係わらずローレベルとなるため、ｎｐｎトランジスタ８はオフ状態である。即ち、ｐｎｐトランジスタ２と整流ダイオード３とインダクタ４とで構成する降圧回路７が動作する降圧モードである。この時、ｎｐｎトランジスタ３１、３３はオフ状態である。基準電圧Ｖｒ４はα４×Ｅｔであり、基準電圧Ｖｒ５はβ４×Ｅｔである。
【００４５】
入力電圧が低下し、時刻ｔ１で誤差電圧Ｖｅ１が基準電圧Ｖｒ５を上回ると、第４のコンパレータ１８の出力Ｖｐ４がローレベルとなり、同時にｎｐｎトランジスタ３３がオンして、分圧抵抗比の変化により基準電圧Ｖｒ５がβ４×Ｅｔからβ３×Ｅｔに低下する。この時、後述する動作モード移行のため出力電圧が上昇し、誤差電圧Ｖｅ１が低下するが、第４のコンパレータ１８の出力Ｖｐ４がローレベルを維持するように分圧抵抗５４、５５及び５６で基準電圧Ｖｒ５の低下量（ヒステリシス量）を設定してある。ＡＮＤ回路３５の出力Ｖｄ１は、第１のコンパレータ１５の出力パルスＶｐ１に係わらずローレベルとなるため、ｐｎｐトランジスタ２はオン状態となり、入出力間が導通して入力電圧がそのまま出力電圧となる入出力導通モードとなる。降圧モードから入出力導通モードへ移行する時刻ｔ１では、出力電圧Ｖｏは目標出力電圧Ｅｏに比べ高くなる。この電圧差は許容出力電圧範囲内に設定する。
【００４６】
更に入力電圧が低下し、誤差電圧Ｖｅ２が基準電圧Ｖｒ４に到達するまでの時刻ｔ１から時刻ｔ２までの期間では、第２のコンパレータ１６の出力Ｖｐ２は、誤差電圧Ｖｅ２をパルス幅変調した信号を出力し始めるが、第３のコンパレータ１７の出力Ｖｐ３がローレベルのため、論理和回路３６の出力Ｖｄ２は変わらずローレベルであり、入出力導通モードである。
更に入力電圧が低下し、時刻ｔ２で誤差電圧Ｖｅ２が基準電圧Ｖｒ４を上回ると、第３のコンパレータ１７の出力Ｖｐ３がハイレベルとなり、同時にｎｐｎトランジスタ３１がオンして、分圧抵抗比の変化により基準電圧Ｖｒ４がα４×Ｅｔからα３×Ｅｔに低下する。この時、後述する動作モード移行のため出力電圧が上昇し、誤差電圧Ｖｅ２が低下するが、第３のコンパレータ１７の出力Ｖｐ３がハイレベルを維持するように分圧抵抗５１、５２及び５３で基準電圧Ｖｒ４の低下量（ヒステリシス量）を設定してある。ＡＮＤ回路３６の出力Ｖｄ２は、第２のコンパレータ１６の出力パルスＶｐ２と同等のパルス信号を出力し、ｎｐｎトランジスタ８を駆動する。即ち、ｎｐｎトランジスタ８と整流ダイオード５とインダクタ４とが構成する昇圧回路９が動作する昇圧モードとなる。出力電圧Ｖｏは上記の降圧モード時の出力電圧と同一に制御される（目標出力電圧Ｅｏ）。入出力導通モードから昇圧モードへ移行する時刻ｔ２直前では、出力電圧Ｖｏは目標出力電圧Ｅｏに比べ低くなる。この電圧差は許容出力電圧範囲内に設定する。
【００４７】
次に、入力電圧が上昇し、出力電圧との大小関係が切替わる場合について図５を参照しながら説明する。図５は入力電圧上昇に伴う、第１から第４のコンパレータ１５、１６、１７、１８及びＡＮＤ回路３５、３６の出力パルスＶｐ１〜Ｖｐ４、Ｖｄ１、Ｖｄ２の変化の様子を示している。図５において、横軸は時間軸である。
入力電圧が出力電圧より低い時刻ｔ３から時刻ｔ４の領域では、誤差電圧Ｖｅ１は基準電圧Ｖｒ５より高く、第４のコンパレータ１８の出力Ｖｐ４はローレベルとなる。また、誤差電圧Ｖｅ２は基準電圧Ｖｒ４より高く、第３のコンパレータ１７の出力Ｖｐ３はハイレベルとなる。これより、ＡＮＤ回路３５は、第１のコンパレータ１５の出力パルスＶｐ１に係わらずローレベルとなるため、ｐｎｐトランジスタ２はオン状態である。ＡＮＤ回路３６は、第２のコンパレータ１６の出力パルスＶｐ２と同等のパルス信号Ｖｄ２を出力し、ｎｐｎトランジスタ８を駆動する。即ち、ｎｐｎトランジスタ８と整流ダイオード５とインダクタ４とが構成する昇圧回路９が動作する昇圧モードとなる。また、この時、ｎｐｎトランジスタ３１、３３はオン状態である。基準電圧Ｖｒ４はα３×Ｅｔであり、基準電圧Ｖｒ５はβ３×Ｅｔである。
【００４８】
入力電圧が上昇し、時刻ｔ４で誤差電圧Ｖｅ２が基準電圧Ｖｒ４を下回ると、第３のコンパレータ１７の出力Ｖｐ３がローレベルとなり、同時にｎｐｎトランジスタ３１がオフして、分圧抵抗比の変化により基準電圧Ｖｒ４がα３×Ｅｔからα４×Ｅｔに上昇する。この時、後述する動作モード移行のため出力電圧が低下し、誤差電圧Ｖｅ２が上昇するが、第３のコンパレータ１７の出力Ｖｐ３がローレベルを維持するように分圧抵抗５１、５２及び５３で基準電圧Ｖｒ４の上昇量（ヒステリシス量）を設定してある。ＡＮＤ回路３６の出力Ｖｄ２は、第２のコンパレータ１６の出力パルスＶｐ２に係わらずローレベルとなるため、ｎｐｎトランジスタ８はオフ状態となり、入出力間が導通して入力電圧がそのまま出力電圧となる入出力導通モードとなる。昇圧モードから入出力導通モードへ移行する時刻ｔ４で、出力電圧Ｖｏは目標出力電圧Ｅｏに比べ低くなる。この電圧差は許容出力電圧範囲内に設定する。
更に入力電圧が上昇し、誤差電圧Ｖｅ１が基準電圧Ｖｒ５に到達するまでの時刻ｔ４から時刻ｔ５までの期間では、第１のコンパレータ１５の出力Ｖｐ１は、誤差電圧Ｖｅ１をパルス幅変調した信号を出力し始めるが、第４のコンパレータ１８の出力Ｖｐ４がローレベルのため、論理和回路３５の出力Ｖｄ１は変わらずローレベルであり、入出力導通モードである。
【００４９】
更に入力電圧が上昇し、時刻ｔ５で誤差電圧Ｖｅ１が基準電圧Ｖｒ５を下回ると、第４のコンパレータ１８の出力Ｖｐ４がハイレベルとなり、同時にｎｐｎトランジスタ３３がオフして、分圧抵抗比の変化により基準電圧Ｖｒ５がβ３×Ｅｔからβ４×Ｅｔに上昇する。この時、後述する動作モード移行のため出力電圧が低下し、誤差電圧Ｖｅ１が上昇するが、第４のコンパレータ１８の出力Ｖｐ４がハイレベルを維持するように分圧抵抗５１、５２及び５３で基準電圧Ｖｒ５の上昇量（ヒステリシス量）を設定してある。ＡＮＤ回路３５の出力Ｖｄ１は、第１のコンパレータ１５の出力パルスＶｐ１と同等のパルス信号を出力し、ｐｎｐトランジスタ２を駆動する。即ち、ｐｎｐトランジスタ２と整流ダイオード３とインダクタ４とが構成する降圧回路７が動作する降圧モードとなる。出力電圧Ｖｏは上記の昇圧モード時の出力電圧と同一に制御される（目標出力電圧Ｅｏ）。入出力導通モードから降圧モードへ移行する時刻ｔ５直前では、出力電圧Ｖｏは目標出力電圧Ｅｏに比べ高くなる。この電圧差は許容出力電圧範囲内に設定する。時刻ｔ５以降、更に入力電圧を下げても動作モードは変わらず昇圧モードである。
【００５０】
上記のように、入力電圧を変化させて動作モードを切替える動作が行われる場合には、入力電圧を低下させた場合と上昇させた場合とで基準電圧Ｖｒ４、Ｖｒ５の値を異ならせ（ヒステリシスを設け）、動作モード切替わり時のタイミングを変えている。これにより、実施の形態１と同様に動作モード切替わり時の出力電圧変動によって２つの動作モードが繰り返される誤動作は発生しない。
以上のように、実施の形態２における昇降圧ＤＣ−ＤＣコンバータは、動作モードの切替わる入力電圧値が入力電圧を低下させた場合と上昇させた場合とで異なることで（ヒステリシスを設けたことで）、動作モード切替わり時の出力電圧変動によって２つの動作モードが繰り返される誤動作は発生しない。また、誤差電圧が三角波電圧の頂点付近で交差する領域を回避しているので、三角波電圧の非線形による誤動作も発生しない。その結果、動作モード切替わり時の回路動作の安定性を保ち、出力電圧のリップルの増加を抑制することができる。
なお、本実施の形態２では、レベルシフト１９の減算量を三角波電圧Ｖｔの振幅Ｅｔと同等としたが、精密に同等にする必要はなく、減算量は２つの基準電圧の差分（Ｖｒ５−Ｖｒ４）から振幅Ｅｔの範囲であれば、２つのスイッチング素子の同時スイッチング動作は回避でき、上記同様の効果が得られる。
【００５１】
《実施の形態３》
本発明の実施の形態３における昇降圧ＤＣ−ＤＣコンバータについて、図６を参照しながら説明する。
図６は本発明の実施の形態３における昇降圧ＤＣ−ＤＣコンバータの回路構成図である。なお、前述した実施の形態１における昇降圧ＤＣ−ＤＣコンバータと同一機能、構成については同一参照符号を付して、説明を省略する。図１の構成と異なるのは、新たに短絡スイッチ素子６０とＮＯＲ回路６１を追加した点である。
図６において、６０は入出力間を短絡する短絡スイッチ素子であり、入力端子１と出力端子６との間に接続される。６１はＮＯＲ回路であり、第３及び第４のコンパレータ１７、１８の出力Ｖｐ３、Ｖｐ４が入力され、その出力信号は短絡スイッチ６０の制御パルスとして用いられる。
【００５２】
以上のように構成された実施の形態３における昇降圧ＤＣ−ＤＣコンバータの動作は、前述した実施の形態１における昇降圧ＤＣ−ＤＣコンバータの動作に、入出力導通モード時に短絡スイッチ６０をオン状態にする動作を加えたものである。詳しくは、入出力間電圧差が大きく、第３のコンパレータの出力Ｖｐ３がローレベル及び第４のコンパレータの出力Ｖｐ４がハイレベル、又は、第３のコンパレータの出力Ｖｐ３がハイレベル及び第４のコンパレータの出力Ｖｐ４がローレベルの時はＮＯＲ回路６１の出力はローレベルとなり、短絡スイッチ素子６０はオフ状態で実施の形態１の昇降圧ＤＣ−ＤＣコンバータの動作と同様である。入出力間電圧差が小さく、第３のコンパレータ１７の出力Ｖｐ３がローレベル及び第４のコンパレータ１８の出力Ｖｐ４がローレベルになると（入出力導通モード）、論理和回路６１の出力はハイレベルとなり、短絡スイッチ素子６０がオン状態となる。短絡スイッチ素子６０がオン状態となると、入出力導通モード時の入出力間の抵抗成分が、単にｐｎｐトランジスタ２が常時オン状態になることによって入出力間を導通した場合に比べて小さくでき、入出力間を流れる電流による損失を少なくすることができる。
【００５３】
以上のように、実施の形態３における昇降圧ＤＣ−ＤＣコンバータは、入力電圧と目標出力電圧Ｅｏとの差（Ｖｉ−Ｅｏ）の絶対値が小さくなると（入出力導通モード）、第１のスイッチング素子２と短絡スイッチ６０をオン状態にして入出力間を導通状態にすることで、実施の形態１の昇降圧ＤＣ−ＤＣコンバータと同様な効果に加え、更に入出力導通モード時の効率を上げることができる。
【産業上の利用可能性】
【００５４】
本発明にかかる昇降圧ＤＣ−ＤＣコンバータは、動作モード切替わり時の回路動作の安定性を保ち、各種電子機器等の電源装置として有用である。
【図面の簡単な説明】
【００５５】
【図１】本発明の実施の形態１における昇降圧ＤＣ−ＤＣコンバータの回路構成図
【図２】本発明の実施の形態１における昇降圧ＤＣ−ＤＣコンバータの動作説明図
【図３】本発明の実施の形態２における昇降圧ＤＣ−ＤＣコンバータの回路構成図
【図４】本発明の実施の形態２における昇降圧ＤＣ−ＤＣコンバータの動作説明図
【図５】本発明の実施の形態２における昇降圧ＤＣ−ＤＣコンバータの動作説明図
【図６】本発明の実施の形態３における昇降圧ＤＣ−ＤＣコンバータの回路構成図
【図７】従来の昇降圧ＤＣ−ＤＣコンバータの回路構成及び動作説明図
【図８】従来の昇降圧ＤＣ−ＤＣコンバータにおける三角波電圧の波形図
【符号の説明】
【００５６】
１    入力端子
２    ｐｎｐトランジスタ
３、５  整流ダイオード
４    インダクタ
６    出力端子
７    降圧回路
８、３１、３３    ｎｐｎトランジスタ
９    昇圧回路
１０  平滑コンデンサ
１１、１２、２１、２２、２４、２５、２６、２８、２９、３０、４１、４２、５１、５２、５３、５４、５５、５６  分圧抵抗
１３  エラーアンプ
１４  第１の基準電圧源
１５  第１のコンパレータ
１６  第２のコンパレータ
１７  第３のコンパレータ
１８  第４のコンパレータ
１９  レベルシフト回路
２０  三角波発振器
３２  反転器
３５、３６  ＡＮＤ回路
５０  第２の基準電圧源
６０  短絡スイッチ素子
６１  ＮＯＲ回路
【図１】
2005045943.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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