(57)【要約】  【課題】  ダイシング時の損傷がチップ領域に達する危険性を低下させ、半導体装置の信頼性の低下を防ぐ。  【解決手段】  基板１０１上に層間絶縁膜１０５〜１０９の積層構造が形成されている。チップ領域１０２の層間絶縁膜１０５〜１０９には配線１１２、１１４、１１６が形成されていると共にビア１１１、１１３、１１５が形成されている。チップ領域１０２の周縁部における層間絶縁膜１０５〜１０９の積層構造に、該積層構造を貫通し且つチップ領域１０２を連続的に取り囲むシールリング１０４が形成されている。デュアルダマシン配線を構成するビア１１３及び配線１１４が設けられている層間絶縁膜１０７には「つなぎ目」のないシールビア１２３が設けられている。層間絶縁膜１０５〜１０９の積層構造上のパッシベーション膜１０９はシールリング１０４上に開口部を有すると共に該開口部にはシールリング１０４と接続するキャップ層１２５が形成されている。【選択図】      図２
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【特許請求の範囲】
【請求項１】
基板におけるチップ領域に形成された素子と、
前記基板上に形成された複数の層間絶縁膜の積層構造と、
前記チップ領域における前記複数の層間絶縁膜のうちの少なくとも１つに形成された配線と、
前記チップ領域における前記複数の層間絶縁膜のうちの少なくとも１つに形成され且つ前記素子と前記配線とを接続するか又は前記配線同士を接続するプラグと、
前記チップ領域の周縁部における前記複数の層間絶縁膜の積層構造に該積層構造を貫通し且つ前記チップ領域を連続的に取り囲むように形成されたシールリングと、
前記配線と前記プラグと前記シールリングとが設けられた前記複数の層間絶縁膜の積層構造の上に形成された保護膜とを備え、
前記チップ領域における前記複数の層間絶縁膜のうちの少なくとも１つには、前記配線と該配線に接続された前記プラグとが一体化した構造を持つデュアルダマシン配線が形成され、
前記シールリングにおける前記デュアルダマシン配線が設けられている層間絶縁膜に形成されている部分は一体的に構成されており、
前記保護膜は前記シールリング上に開口部を有すると共に該開口部には前記シールリングと接続するキャップ層が形成されていることを特徴とする半導体装置。
【請求項２】
前記シールリングの少なくとも一部分は、前記複数の層間絶縁膜のうちの１つの層間絶縁膜又は互いに積層された少なくとも２層以上の層間絶縁膜に亘って設けられた凹部に埋め込まれており、
前記凹部のアスペクト比は３以上であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記シールリングは、前記複数の層間絶縁膜のうちの少なくとも１つにおいて、２以上の枝分かれ構造を有することを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記シールリングは、前記チップ領域を２重以上に取り囲んでいることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記保護膜は、前記２重以上のシールリングのうち最も外側のシールリング上のみに前記開口部を有すると共に該開口部には前記最も外側のシールリングと接続する前記キャップ層が形成されていることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記２重以上のシールリングのそれぞれは、前記複数の層間絶縁膜のうちの少なくとも１つにおいて、２以上の枝分かれ構造を有することを特徴とする請求項４に記載の半導体装置。
【請求項７】
前記シールリングの側部に複数の突起部が設けられていることを特徴とする請求項１に記載の半導体装置。
【請求項８】
前記シールリングは、前記基板の上側から見て凹凸を有していることを特徴とする請求項１に記載の半導体装置。
【請求項９】
前記シールリングは、Ｗ、Ａｌ及びＣｕのうちの少なくとも１つから構成されていることを特徴とする請求項１に記載の半導体装置。
【請求項１０】
前記キャップ層はＡｌから構成されていることを特徴とする請求項１に記載の半導体装置。
【請求項１１】
基板におけるチップ領域に形成された素子と、前記基板上に形成された複数の層間絶縁膜の積層構造と、前記チップ領域における前記複数の層間絶縁膜のうちの少なくとも１つに形成された配線と、前記チップ領域における前記複数の層間絶縁膜のうちの少なくとも１つに形成され且つ前記素子と前記配線とを接続するか又は前記配線同士を接続するプラグと、前記チップ領域の周縁部における前記複数の層間絶縁膜の積層構造に該積層構造を貫通し且つ前記チップ領域を連続的に取り囲むように形成されたシールリングとを備えた半導体装置の製造方法であって、
前記複数の層間絶縁膜のうちの一の絶縁膜に該一の絶縁膜を貫通するように、前記プラグを埋め込むための第１の凹部、及び前記シールリングの一部分を埋め込むための第２の凹部を形成する工程と、
前記一の絶縁膜の上部に、前記第１の凹部と接続し且つ前記配線を埋め込むための第３の凹部を形成する工程と、
前記第１の凹部、前記第２の凹部及び前記第３の凹部に導電膜を埋め込むことによって、前記プラグと前記配線とが一体化した構造を持つデュアルダマシン配線、及び前記シールリングの前記一部分を形成する工程と、
前記配線と前記プラグと前記シールリングとが設けられた前記複数の層間絶縁膜の積層構造の上に保護膜を形成する工程と、
前記保護膜における前記シールリング上の領域に開口部を形成すると共に、前記開口部に前記シールリングと接続するキャップ層を形成する工程とを備えていることを特徴とする半導体装置の製造方法。
【請求項１２】
前記第２の凹部のアスペクト比は３以上であることを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記複数の層間絶縁膜のうち前記一の絶縁膜と積層された他の絶縁膜に、前記シールリングの他の部分を埋め込むための第４の凹部を前記第２の凹部と接続するように形成する工程をさらに備えていることを特徴とする請求項１１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チップ領域の周囲を取り囲むように形成されたシールリングを有する半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
一般的に、半導体装置は、例えばシリコンなどの半導体ウェハ上に、複数の素子から構成され且つ所定の機能を有する多数のＩＣ回路をマトリックス状に配置することによって作られる。
【０００３】
また、ウェハ上において多数配置されたチップ領域同士の間は、格子状に設けられたスクライブ領域（スクライブライン）によって隔てられている。半導体製造工程を経て１枚のウェハ上に多数のチップ領域を形成した後、該ウェハはスクライブ領域に沿って個々のチップにダイシングされ、それによって半導体装置が形成される。
【０００４】
しかし、ウェハをダイシングして個々のチップに分割する時、スクライブライン周辺のチップ領域が機械的衝撃を受け、その結果、分離されたチップつまり半導体装置のダイシング断面に部分的にクラックや欠けが生じる場合がある。
【０００５】
この問題に対して特許文献１では、チップ領域の周囲にリング状の防御壁であるシールリングを設けることにより、ダイシング時にチップ領域をクラックが伝播することを防止する技術が提案されている。
【０００６】
図１９は、従来のシールリングを有する半導体装置（ウェハに作り込まれている状態）の断面構造を示している。
【０００７】
図１９に示すように、ウェハよりなる基板１上には、スクライブ領域３によって区画されたチップ領域２が設けられている。基板１上には複数の層間絶縁膜５〜１０の積層構造が形成されている。基板１におけるチップ領域２には、素子を構成する活性層２０が形成されている。層間絶縁膜５には、活性層２０と接続するプラグ（ビア）２１が形成され、層間絶縁膜６には、プラグ２１と接続する配線２２が形成され、層間絶縁膜７には、配線２２と接続するプラグ２３が形成され、層間絶縁膜８には、プラグ２３と接続する配線２４が形成され、層間絶縁膜９には、配線２４と接続するプラグ２５が形成され、層間絶縁膜１０には、プラグ２５と接続する配線２６が形成されている。
【０００８】
また、図１９に示すように、チップ領域２の周縁部における複数の層間絶縁膜５〜１０の積層構造には、該積層構造を貫通し且つチップ領域２を連続的に取り囲むシールリング４が形成されている。シールリング４は、例えば特許文献１に示すように、配線形成用マスクとビア形成用マスクとを交互に用いて形成される。具体的には、シールリング４は、基板１に形成された導電層３０と、層間絶縁膜５に形成され且つ導電層３０と接続するシールビア３１と、層間絶縁膜６に形成され且つシールビア３１と接続するシール配線３２と、層間絶縁膜７に形成され且つシール配線３２と接続するシールビア３３と、層間絶縁膜８に形成され且つシールビア３３と接続するシール配線３４と、層間絶縁膜９に形成され且つシール配線３４と接続するシールビア３５と、層間絶縁膜１０に形成され且つシールビア３５と接続するシール配線３６とから構成されている。尚、本願においては、シールリングのうち配線形成用マスクによって形成される部分をシール配線、シールリングのうちビア形成用マスクによって形成される部分をシールビアと称する。
【０００９】
さらに、図１９に示すように、配線（２２、２４、２６）とビア（２１、２３、２５）とシールリング４とが設けられた、複数の層間絶縁膜５〜１０の積層構造の上にはパッシベーション膜１１が設けられている。パッシベーション膜１１は、配線２６上に開口部を有すると共に該開口部には配線２６と接続するパッド２７が形成されている。
【００１０】
尚、特許文献１に示す半導体装置においては、シールリング上のパッシベーション膜も開口されており、それによりシールリング上部が露出している。
【特許文献１】特開２００１−２３９３７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、従来の半導体装置においては、ウェハのダイシング時の衝撃によってパッシベーション膜に剥がれが生じたり又は該衝撃がパッシベーション膜を伝搬してチップ領域の内部へ伝わったりするという問題があった。
【００１２】
また、特許文献１に示す半導体装置のように、シールリング上のパッシベーション膜が開口されており、該開口部においてシールリング上部が露出している場合には、外部からの水分等が、シールリングにより囲まれた領域内に侵入することを十分に防ぐことができない。
【００１３】
ところで、半導体素子及びそれらと接続する配線の微細化に伴う配線間容量の増大、つまり半導体装置の処理速度の低下を防ぐため、低誘電率の層間絶縁膜を用いて配線間容量の増大を防止する技術が開発されている。
【００１４】
しかし、一般的に低誘電率の層間絶縁膜の機械的強度が低いため、低誘電率の層間絶縁膜におけるダイシング時に生じる応力に対する耐性は、従来使用されてきた材料よりなる層間絶縁膜と比べて不十分である。その結果、低誘電率の層間絶縁膜はダイシング時により損傷を受けやすい。従って、このような低誘電率の層間絶縁膜を用いた半導体装置において、従来のようにビア形成用マスクと配線形成用マスクとを交互に用いてシールリングをチップ領域の周辺に設けたとしても、ダイシング時の衝撃を十分に防ぐことはできない。具体的には、ビア形成用マスクと配線形成用マスクとを交互に用いて形成された従来のシールリングは多数のパーツから構成されるため、パーツとパーツとのつなぎ目（例えばシールビアとシール配線とのつなぎ目）が多くなる。また、パーツ同士のつなぎ目が多くなるに従って、パーツ同士が接続されない箇所が生じやすくなる。その結果、これらのつなぎ目（又はパーツ同士が接続されない箇所）が衝撃の通り道となるので、ダイシング時に生じるクラック等がチップ領域内へ伝播することを防止することができない。
【００１５】
前記に鑑み、本発明は、ウェハを個々のチップに分割する際のダイシングによってチップ（半導体装置）側面に生じる欠けや割れ等がチップ領域内に伝播することを防止し、それにより半導体装置の耐湿性及び信頼性の低下を防止することを目的とする。
【課題を解決するための手段】
【００１６】
前記の目的を達成するために、本発明に係る半導体装置は、基板におけるチップ領域に形成された素子と、基板上に形成された複数の層間絶縁膜の積層構造と、チップ領域における複数の層間絶縁膜のうちの少なくとも１つに形成された配線と、チップ領域における複数の層間絶縁膜のうちの少なくとも１つに形成され且つ素子と配線とを接続するか又は配線同士を接続するプラグと、チップ領域の周縁部における複数の層間絶縁膜の積層構造に該積層構造を貫通し且つチップ領域を連続的に（つまり途切れることなく）取り囲むように形成されたシールリングと、配線とプラグとシールリングとが設けられた複数の層間絶縁膜の積層構造の上に形成された保護膜とを備え、チップ領域における複数の層間絶縁膜のうちの少なくとも１つには、配線と該配線に接続されたプラグとが一体化した構造を持つデュアルダマシン配線が形成され、シールリングにおけるデュアルダマシン配線が設けられている層間絶縁膜に形成されている部分は一体的に構成されており、保護膜はシールリング上に開口部を有すると共に該開口部にはシールリングと接続するキャップ層が形成されている。
【００１７】
本発明の半導体装置によると、パッシベーション膜等の保護膜がシールリング上に開口部を有するため、言い換えると、チップ領域の周縁部において保護膜が部分的に不連続に形成されているため、ウェハのダイシング時の衝撃によってチップ領域の保護膜まで連続的に剥がれてしまうことを防止することができる。また、チップ領域の外側で保護膜が受けた衝撃が該保護膜を伝搬してチップ領域の内部へ伝わることを防止することができる。
【００１８】
また、シールリングの少なくとも一部分は、デュアルダマシン配線が設けられている層間絶縁膜において一体的に構成されているため、言い換えると、該一部分は「つなぎ目」のない構造を有するため、シールリング全体におけるパーツ同士の「つなぎ目」の数を低減することができる。従って、ダイシング時に生じるクラック等が「つなぎ目」を経由してチップ領域内へ伝播することを防止することができると共に、シールリングの外側からチップ領域内へ不純物等が侵入することを防止することができる。
【００１９】
さらに、シールリング上の保護膜の開口部にはキャップ層（例えば導電体からなるキャップ層）が埋め込まれており、該キャップ層とシールリング本体との連続構造が形成されている。このため、キャップ層が設けられていない場合と比べて、ダイシングの際にスクライブ領域から侵入した水分や不純物がチップ領域周縁部つまりスクライブ領域近傍の保護膜の開口部を経由してチップ領域内に侵入することを防ぐことができる。
【００２０】
本発明の半導体装置において、シールリングの少なくとも一部分は、複数の層間絶縁膜のうちの１つの層間絶縁膜又は互いに積層された少なくとも２層以上の層間絶縁膜に設けられた凹部に埋め込まれており、該凹部のアスペクト比は３以上であることが好ましい。
【００２１】
このようにすると、シールリング全体におけるパーツ同士の「つなぎ目」の数を確実に低減することができる。
【００２２】
本発明の半導体装置において、シールリングは、複数の層間絶縁膜のうちの少なくとも１つにおいて、２以上の枝分かれ構造を有することが好ましい。
【００２３】
このようにすると、シールリングを構成するパーツ同士が、２以上の枝（各枝もシールリングのパーツとなる）を介して接続された構造が得られる。具体的には、ある層においてはこの部分的なシールリングの２重（又は３重以上）構造によってチップ領域が囲まれる。また、当該層では複数の枝の重ね合わせによって一体のシールリングが構成されるため、該シールリングは機械的に強固な構造を持つこととなる。従って、ダイシング時に生じる応力によってスクライブ領域の層間絶縁膜が破壊されたとしても、シールリングは、スクライブ領域での層間絶縁膜の破壊がチップ領域方向へ進行する際の防護壁として機能し又はダイシング時の衝撃がチップ領域の層間絶縁膜中を伝播することを防止する。
【００２４】
本発明の半導体装置において、シールリングは、チップ領域を２重以上に取り囲んでいることが好ましい。
【００２５】
このようにすると、チップ領域とその周囲を囲むように形成されたスクライブ領域との間に、チップ領域を取り囲む第１のシールリング（内側のシールリング）と、第１のシールリングを取り囲み且つ第１のシールリングと電気的に絶縁された少なくとも１つのシールリング（外側のシールリング）とが形成される。よって、第１のシールリングの外側のシールリングが、ダイシング時にダイシング装置のブレードからの応力に起因して割れやクラック等の損傷を受けたとしても、チップ領域内へ衝撃が進行することを第１のシールリングによって防御することができる。また、仮に第１のシールリングの外側のシールリングが破壊されたとしても、該外側のシールリングに対して第１のシールリングが独立して配置されているため、チップ領域内へ水分や汚染物質が侵入することを第１のシールリングによって防止することができる。
【００２６】
シールリングが、チップ領域を２重以上に取り囲んでいる場合、保護膜は、２重以上のシールリングのうち最も外側のシールリング上のみに開口部を有すると共に該開口部には最も外側のシールリングと接続するキャップ層が形成されていてもよいし、又は２重以上のシールリングのそれぞれは、複数の層間絶縁膜のうちの少なくとも１つにおいて、２以上の枝分かれ構造を有していてもよい。
【００２７】
本発明の半導体装置において、シールリングの側部に複数の突起部が設けられていることが好ましい。
【００２８】
このようにすると、ウェハのダイシング時にダイシング装置のブレードと保護膜等の膜とが接触することによって生じる衝撃及び応力並びにそれらに起因して生じたウェハのクラック等が、シールリングの側面（スクライブ領域と対向する面）に沿って進行することを防ぐことができる。
【００２９】
本発明の半導体装置において、シールリングは、基板の上側から見て凹凸を有していることが好ましい。
【００３０】
このようにすると、ウェハのダイシング時にダイシング装置のブレードと保護膜等の膜とが接触することによって生じる衝撃及び応力並びにそれらに起因して生じたウェハのクラック等が、シールリングの側面に沿って進行することを防ぐことができる。
【００３１】
本発明の半導体装置において、シールリングは、Ｗ、Ａｌ及びＣｕのうちの少なくとも１つから構成されていてもよい。
【００３２】
本発明の半導体装置において、キャップ層がＡｌから構成されていると、シールリング（特にＣｕから構成されたシールリング）の腐食を確実に防止することができる。
【００３３】
本発明に係る半導体装置の製造方法は、基板におけるチップ領域に形成された素子と、基板上に形成された複数の層間絶縁膜の積層構造と、チップ領域における複数の層間絶縁膜のうちの少なくとも１つに形成された配線と、チップ領域における複数の層間絶縁膜のうちの少なくとも１つに形成され且つ素子と配線とを接続するか又は配線同士を接続するプラグと、チップ領域の周縁部における複数の層間絶縁膜の積層構造に該積層構造を貫通し且つチップ領域を連続的に取り囲むように形成されたシールリングとを備えた半導体装置の製造方法であって、具体的には、複数の層間絶縁膜のうちの一の絶縁膜に該一の絶縁膜を貫通するように、プラグを埋め込むための第１の凹部、及びシールリングの一部分を埋め込むための第２の凹部を形成する工程と、一の絶縁膜の上部に、第１の凹部と接続し且つ配線を埋め込むための第３の凹部を形成する工程と、第１の凹部、第２の凹部及び第３の凹部に導電膜を埋め込むことによって、プラグと配線とが一体化した構造を持つデュアルダマシン配線、及びシールリングの一部分を形成する工程と、配線とプラグとシールリングとが設けられた複数の層間絶縁膜の積層構造の上に保護膜を形成する工程と、保護膜におけるシールリング上の領域に開口部を形成すると共に、開口部にシールリングと接続するキャップ層を形成する工程とを備えている。
【００３４】
すなわち、本発明に係る半導体装置の製造方法は、前述の本発明の半導体装置を製造するための方法であるため、前述の本発明の半導体装置と同様の効果が得られる。
【００３５】
本発明の半導体装置の製造方法において、第２の凹部のアスペクト比は３以上であると、シールリング全体におけるパーツ同士の「つなぎ目」の数を確実に低減することができる。
【００３６】
本発明の半導体装置の製造方法において、複数の層間絶縁膜のうち一の絶縁膜と積層された他の絶縁膜に、前記シールリングの他の部分を埋め込むための第４の凹部を前記第２の凹部と接続するように形成する工程をさらに備えていてもよい。
【発明の効果】
【００３７】
以上に説明したように、本発明によると、チップ領域と、該チップ領域の周縁部に設けられ且つチップ領域の素子や配線層等の周囲を囲むシールリングとを備えた半導体装置において、パーツ同士の「つなぎ目」の少ないシールリングが設けられていると共に、シールリング上の保護膜が開口されて該開口部にキャップ層が設けられている。また、このような構造を持つシールリングは、部分的に枝分かれ構造（シールリングを途中を橋渡しする少なくとも２個の導電体）を有していてもよいし、又はチップ領域を２重以上に取り囲む構造（チップ領域の周縁部に形成された第１のシールリングと、該第１のシールリングの周囲を取り囲むように形成された少なくとも１つのシールリングとからなる構造）を有していてもよい。
【００３８】
前述の本発明の特徴によって、ウェハから個々のチップ（半導体装置）を取り出す際のダイシングによって生じるウェハの欠けや割れ等がチップ領域内に至ることを防ぐことができ、それにより半導体装置の耐湿性及び信頼性の低下を防止することができる。
【発明を実施するための最良の形態】
【００３９】
以下、本発明の各実施形態について図面を参照しながら説明する。
【００４０】
本発明の第１の特徴は、配線構造の形成と同じ工程においてシールリングを形成すると共にシールリングの形成工程においてもデュアルダマシン法を活用することである。これにより、シングルダマシン法を用いる場合と比べて、パーツ同士の「つなぎ目」の少ないシールリングを形成することができる。尚、本願において、配線とプラグ（配線同士又は配線と素子とを接続する）とが積層された構造を配線構造と称する。
【００４１】
また、本発明の第２の特徴は、シールリングの最上部を覆うパッシベーション膜（例えばＳｉＮ膜）を部分的に開口すると共に該開口部分にキャップを設けることである。これにより、ダイシング時にパッシベーション膜が受けた衝撃がチップ領域内に伝播することを防ぐことができる（第１の実施形態参照）。
【００４２】
また、本発明の第３の特徴は、シールリングの構造において部分的に２以上に枝分かれした構造を設けると共に、該部分的に２以上に枝分かれした構造を一体のものとしてシールリングを構成することである。これにより、シールリング自体の機械的強度が高まり、それによって、ダイシング時におけるスクライブラインからの衝撃がチップ領域内に伝わることを防止することができる。
【００４３】
また、本発明の第４の特徴は、シールリングが、チップ領域を取り囲む少なくとも２重以上の構造を有することである。これにより、シールリングがチップ領域を１重に取り囲んでいる場合と比べて、より強固なシールリングを実現することができる（第２の実施形態参照）。
【００４４】
尚、本発明のその他の実施形態については、以下の各実施形態の中で詳述する。
【００４５】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置及びその製造方法について図面を参照しながら説明する。
【００４６】
図１は、本発明の第１の実施形態に係る半導体装置（チップ領域を１重に取り囲むシールリングを有する半導体装置）が設けられているウェハの一部分を示す平面図である。
【００４７】
図１に示すように、例えばシリコン基板等に代表される半導体基板となるウェハ１０１上には、それぞれ半導体装置となる複数のチップ領域１０２が配置されている。各チップ領域１０２には、複数の素子からなり且つ所定の機能を有するＩＣ（integrated circuit）回路が設けられている。尚、各チップ領域１０２は、格子状に設けられたスクライブ領域１０３によって区画されている。
【００４８】
ここで、１個の半導体装置（つまり１個の半導体チップ）は、複数の素子からなり且つ所定の機能を有するＩＣ回路が配置されているチップ領域１０２と、チップ領域１０２の周縁部に該チップ領域１０２を取り囲むように設けられているシールリング１０４とから構成されている。このように複数の半導体装置が形成されたウェハ１０１は、各チップの完成後、スクライブ領域１０３に沿ってダイシングされ、それによって個々の半導体装置が分離される。
【００４９】
図２（ａ）、（ｂ）及び図３（ａ）は、図１のＡＡ’線の断面構造（チップ領域１０２の周縁部に位置するシールリング部分を含む半導体装置端部の断面構造）のバリエーションを示しており、図３（ｂ）は、図２（ａ）又は図２（ｂ）に示す構造における一のビアと該ビアと同じ層に設けられたシールビアとの平面構成を模式的に示した図である。
【００５０】
尚、図２（ａ）、（ｂ）及び図３（ａ）においては、チップ領域１０２の配線構造及びシールリングのそれぞれの断面構造を示している。
【００５１】
図１、図２（ａ）、（ｂ）及び図３（ａ）に示すように、ダイシング前の半導体装置はチップ領域１０２とスクライブ領域１０３とから構成されており、チップ領域１０２におけるスクライブ領域１０３との境界付近にシールリング１０４が形成されている。
【００５２】
ここで、図２（ａ）、図２（ｂ）及び図３（ａ）のそれぞれに示す構造の個別の特徴は次の通りである。
【００５３】
まず、図２（ａ）に示す構造の特徴は、シールリング１０４を構成するシールビアが少なくとも２層以上に亘って連続して形成されていることである。
【００５４】
また、図２（ｂ）に示す構造の特徴は、シールリング１０４を構成するシールビアとシール配線とが交互に設けられていることである。
【００５５】
また、図３（ａ）に示す構造の特徴は、シールリング１０４を構成するシールビアが同じ層間絶縁膜内において少なくとも２以上に枝分かれした構造を有していることである。
【００５６】
一方、図２（ａ）、図２（ｂ）及び図３（ａ）のそれぞれに示す構造に共通する特徴は、シールリング１０４の最上部にシールリングキャップ（キャップ層１２５）を有していることである。
【００５７】
以下、図２（ａ）に示す構造を有する半導体装置の製造方法について、図４（ａ）〜（ｄ）、図５（ａ）〜（ｃ）及び図６（ａ）〜（ｃ）を参照しながら説明する。
【００５８】
まず、図４（ａ）に示すように、ウェハ１０１（以下、基板１０１と称する）におけるチップ領域１０２に、トランジスタ等の素子を構成する活性層１１０を形成すると共に、基板１０１におけるチップ領域１０２の周縁部（スクライブ領域１０３の近傍のシールリング形成領域）に、活性層１１０と同様に構成された導電層１２０を形成する。
【００５９】
次に、基板１０１上に第１の層間絶縁膜１０５を堆積した後、リソグラフィー法及びドライエッチング法を用いて、チップ領域１０２の第１の層間絶縁膜１０５に、第１のビア１１１（図４（ｂ）参照）を形成するためのビアホール１０５ａを形成すると共に、シールリング形成領域の第１の層間絶縁膜１０５に、第１のシールビア１２１（図４（ｂ）参照）を形成するための溝状凹部１０５ｂを形成する。ここで、シールビアとは、シールリングを構成するパーツであって溝状凹部に導電材料を埋め込むことによって形成される。すなわち、シールビアは、チップ領域のビアと同程度の幅を有するライン状構造を有する（図３（ｂ）参照）。
【００６０】
尚、本実施形態において、シールビアのアスペクト比（つまりシールビアが埋め込まれた凹部における深さに対する幅の比）は１以上であることが好ましい。
【００６１】
また、本実施形態において、チップ領域１０２の第１の層間絶縁膜１０５にビアホール１０５ａを形成する際に、第１のシールビア１２１を形成するための溝状凹部１０５ｂを同時に形成したが、ビアホール１０５ａと溝状凹部１０５ｂとを別々に形成してもよいことは言うまでもない。
【００６２】
次に、図４（ｂ）に示すように、第１の層間絶縁膜１０５に形成されたビアホール１０５ａ及び溝状凹部１０５ｂに、例えばＷ（タングステン）からなる導電膜を例えばＣＶＤ（chemical vapor deposition ）法により埋め込み、その後、例えばＣＭＰ（化学的機械研磨法）を用いてビアホール１０５ａ及び溝状凹部１０５ｂのそれぞれからはみ出した余分な導電膜を除去し、それによって、活性層１１０と接続する第１のビア１１１、及び導電層１２０と接続する第１のシールビア１２１を形成する。
【００６３】
その後、第１の層間絶縁膜１０５上に第２の層間絶縁膜１０６を堆積した後、リソグラフィー法及びドライエッチング法を用いて、チップ領域１０２の第２の層間絶縁膜１０６に、第１の配線１１２（図４（ｃ）参照）を形成するための配線溝１０６ａを形成すると共に、シールリング形成領域の第２の層間絶縁膜１０６に、第１のシール配線１２２（図４（ｃ）参照）を形成するための配線溝１０６ｂを形成する。
【００６４】
続いて、図４（ｃ）に示すように、第２の層間絶縁膜１０６に形成された配線溝１０６ａ及び配線溝１０６ｂに、例えば電気メッキ法を用いて例えばＣｕ（銅）からなる導電膜を埋め込む。その後、各配線溝１０６ａ及び１０６ｂからはみ出した導電膜を例えばＣＭＰ法により除去し、それによって、第１のビア１１１と接続する第１の配線１１２、及び第１のシールビア１２１と接続する第１のシール配線１２２を形成する。
【００６５】
次に、図４（ｄ）に示すように、第２の層間絶縁膜１０６上に第３の層間絶縁膜１０７を堆積した後、チップ領域１０２の第３の層間絶縁膜１０７に、第２のビア１１３（図５（ｃ）参照）を形成するためのビアホール１０７ａを形成すると共に、シールリング形成領域の第３の層間絶縁膜１０７に、第２のシールビア１２３（図５（ｃ）参照）を形成するための溝状凹部１０７ｂを形成する。尚、本実施形態では、効率を重視して、配線間プラグとなる第２のビア１１３を形成するためのビアホール１０７ａと、シールリング１０４の一部となる第２のシールビア１２３を形成するための溝状凹部１０７ｂとを同じ工程で形成するが、ビアホール１０７ａと溝状凹部１０７ｂとを別々の工程で形成することもできる。
【００６６】
続いて、図５（ａ）に示すように、リソグラフィー法を用いて第３の層間絶縁膜１０７上に、第２の配線１１４（図５（ｃ）参照）を埋め込む配線溝を形成するためのレジスト膜１３０を形成する。このとき、レジスト膜１３０は、ビアホール１０７ａを含む配線形成領域に開口部を有する。また、レジスト膜１３０は、溝状凹部１０７ｂの内部にも埋め込まれる。
【００６７】
その後、図５（ｂ）に示すように、レジスト膜１３０をマスクとしてドライエッチング法を用いて、チップ領域１０２の第３の層間絶縁膜１０７の上部に、ビアホール１０７ａと接続し且つ第２の配線１１４を形成するための配線溝１０７ｃを形成した後、残存するレジスト膜１３０をアッシングにより除去する。
【００６８】
次に、図５（ｃ）に示すように、第３の層間絶縁膜１０７に形成されたビアホール１０７ａ、配線溝１０７ｃ及び溝状凹部１０７ｂに、例えばＣｕからなる導電膜を埋め込む。その後、配線溝１０７ｃ及び溝状凹部１０７ｂからはみ出した導電膜（第３の層間絶縁膜１０７よりも上側に存在する導電膜）を例えばＣＭＰ法により除去する。これにより、チップ領域１０２の第３の層間絶縁膜１０７中に、第１の配線１１２と接続する第２のビア１１３及び第２のビア１１３と接続する第２の配線１１４（つまり第２のビア１１３と第２の配線１１４とからなるデュアルダマシン配線）が形成されると共に、シールリング形成領域の第３の層間絶縁膜１０７に、第１のシール配線１２２と接続する第２のシールビア１２３が形成される。尚、以上に説明したような、凹部に導電膜を埋め込むことによってビアと配線とを同時に形成する方法を一般的にデュアルダマシン法という。
【００６９】
ところで、第２のビア１１３と第２の配線１１４とをシングルダマシン法によって形成した場合には、第２のビア１１３を形成するためのビアホール１０７ａと、第２の配線１１４を形成するための配線溝１０７ｃとに対して別々に導電膜の埋め込みが行なわれるので、該配線構造の形成に合わせて第２のシールビア１２３を形成するため、溝状凹部１０７ｂに対しても、２回に分けて導電膜の埋め込みが行なわれることになる。その場合、第２のシールビア１２３の内部に、２回に分けて導電膜を埋め込むことに起因する「つなぎ目」が生じてしまう。
【００７０】
しかしながら、本実施形態では、デュアルダマシン構造の配線形成工程に合わせて、一度の導電膜の埋め込みによって第２のシールビア１２３を形成するので、第２のシールビア１２３の内部に導電膜のつなぎ目が発生することはない。
【００７１】
また、本実施形態のように、チップ領域１０２の一の層間絶縁膜にデュアルダマシン構造の配線を形成し、且つ当該層間絶縁膜にシールリング１０４を構成するシールビアを形成する場合には、アスペクト比が３以上となるシールビアを形成することができる。従って、シールリング１０４を構成するパーツ同士のつなぎ目を減少させることができるので、チップ領域１０２に対する外部からの汚染をより防ぐことができるシールリングを実現することができる。
【００７２】
続いて、図６（ａ）に示すように、第３の層間絶縁膜１０７上に第４の層間絶縁膜１０８を堆積した後、図４（ｄ）〜図５（ｃ）に示す工程と同様に、デュアルダマシン法を用いて、第４の層間絶縁膜１０８中に、デュアルダマシン構造を持つ配線構造とシールリングとを形成する。
【００７３】
具体的には、図６（ａ）に示すように、リソグラフィー法及びドライエッチング法を用いて、チップ領域１０２の第４の層間絶縁膜１０８に、第３のビア１１５（図６（ｂ）参照）を形成するためのビアホール１０８ａを形成すると共に、シールリング形成領域の第４の層間絶縁膜１０８に、第３のシールビア１２４を形成するための溝状凹部１０８ｂを形成する。その後、リソグラフィー法を用いて第４の層間絶縁膜１０８上に、第３の配線１１６（図６（ｂ）参照）を埋め込む配線溝を形成するためのレジスト膜（図示省略）を形成する。ここで、当該レジスト膜は、ビアホール１０８ａを含む配線形成領域に開口部を有する。また、当該レジスト膜は、溝状凹部１０８ｂの内部にも埋め込まれている。その後、当該レジスト膜をマスクとしてドライエッチング法を用いて、チップ領域１０２の第４の層間絶縁膜１０８の上部に、ビアホール１０８ａと接続し且つ第３の配線１１６を形成するための配線溝１０８ｃを形成した後、残存するレジスト膜をアッシングにより除去する。これにより、第４の層間絶縁膜１０８に、デュアルダマシン配線を形成するための凹部（ビアホール１０８ａ及び配線溝１０８ｃ）と、第３のシールビア１２４を形成するための溝状凹部１０８ｂとが形成される。
【００７４】
続いて、図６（ｂ）に示すように、第４の層間絶縁膜１０８に設けられた、第３のビア１１５形成用のビアホール１０８ａと第３の配線１１６形成用の配線溝１０８ｃとが一体化したデュアルダマシン構造の凹部、並びに第３のシールビア１２４形成用の溝状凹部１０８ｂに、例えばＣｕからなる導電膜を埋め込む。その後、配線溝１０８ｃ及び溝状凹部１０８ｂからはみ出した導電膜（第４の層間絶縁膜１０８よりも上側に存在する導電膜）を例えばＣＭＰ法により除去する。これにより、チップ領域１０２の第４の層間絶縁膜１０８中に、第２の配線１１４と接続する第３のビア１１５及び第３のビア１１５と接続する第３の配線１１６（つまり第３のビア１１５と第３の配線１１６とからなるデュアルダマシン配線）が形成されると共に、シールリング形成領域の第４の層間絶縁膜１０８に、第２のシールビア１２３と接続する第３のシールビア１２４が形成される。
【００７５】
その後、図６（ｂ）に示すように、最上の配線層となる第４の層間絶縁膜１０８上に、該配線層の保護膜となるパッシベーション膜１０９を堆積する。続いて、リソグラフィー法及びドライエッチング法を用いて、第３の配線１１６及び第３のシールビア１２４のそれぞれの上のパッシベーション膜１０９を部分的に開口する。ここで、第３のシールビア１２４上のパッシベーション膜１０９の開口部は、チップ領域１０２を連続的に取り囲む溝形状を有する。
【００７６】
その後、図６（ｃ）に示すように、第３の配線１１６及び第３のシールビア１２４のそれぞれの上の開口部を含むパッシベーション膜１０９の上に全面に亘って、例えばスパッタ法により例えばＡｌ（アルミニウム）膜を堆積し、続いて、リソグラフィー法及びドライエッチング法を用いて、当該Ａｌ膜を所定の形状にパターニングする。具体的には、前述の各開口部及びそれらの近傍以外の領域に形成されている不要なＡｌ膜を除去する。これにより、第３の配線１１６上のパッシベーション膜１０９の開口部に、第３の配線１１６と接続するパッド電極１１７が形成されると共に、第３のシールビア１２４上のパッシベーション膜１０９の開口部に、第３のシールビア１２４つまりシールリング１０４と接続するキャップ層１２５が形成される。すなわち、チップ領域１０１には、配線構造及びそれを外部電極に接続するためのボンディングパッド（パッド電極１１７）が形成されると共に、シールリング形成領域つまりチップ領域１０２の周縁部には、最上部にキャップ層１２５を有するシールリング１０４が形成される。
【００７７】
以上に説明したように、本実施形態では、ビアが形成されるホールと、配線が形成される溝とを同時に導電膜により埋め込むデュアルダマシン法を用いて配線構造を形成すると共に、該配線構造の形成と同じ工程においてシールリングを構成するシールビアを形成する。すなわち、ビアが形成される凹部と、配線が形成される配線溝とが一体化したデュアルダマシン型配線溝を埋め込む際に、合わせて、シールビアが形成される凹部の埋め込みを行なうため、高さのあるシールビア、例えば幅に対する深さ（高さ）のアスペクト比が１以上（好ましくは３以上）のシールビアを１回の埋め込み工程によって形成することができる。
【００７８】
従って、本実施形態によると、シングルダマシン法を用いて配線を形成する場合と比較して、埋め込みに起因する「つなぎ目」を減少させたシールリングを形成することができる。具体的には、導電膜の埋め込み回数が少ないことのメリットとして、シールリングを構成する導電膜同士の接続界面の数が減少する。すなわち、導電膜の埋め込み性能が悪いことに起因して、シールリングのパーツ間に不連続部分が生じる確率が低くなり、その結果、埋め込み回数が多い構造を持つシールリングと比較して、信頼性の高いシールリングを形成することができる。
【００７９】
また、本実施形態では、シールリング１０４の最上部と接続するキャップ層１２５は、チップ領域１０２にある配線層に外部から電源を供給するための又は該配線層から外部に信号を取り出すためのパッド（パッド電極１１７）の形成工程において同時に形成される。これにより、新たにキャップ層形成工程を追加することなく、最上部にキャップ層１２５を有するシールリング１０４を形成することができる。
【００８０】
以下、図２（ａ）に示す本実施形態のシールリング構造について詳しく説明する。
【００８１】
本実施形態のシールリングは、図２（ａ）（又は図６（ｃ））に示すように、チップ領域１０２におけるスクライブ領域１０３との境界付近に形成されている。ここで、チップ領域１０２の基板１０１上にはトランジスタ等の素子（図示省略）が形成されていると共に、トランジスタ等の素子上には複数の配線層が形成されている。
【００８２】
また、図２（ａ）に示すように、このようなチップ領域１０２の周縁部には、導電体層１２０、シールビア１２１、１２３、１２４、及びシール配線１２２が組み合わされてなるシールリング１０４が、チップ領域１０２の内部つまり前述の素子や配線層を取り囲み且つ複数の層間絶縁膜１０５〜１０８の積層構造を貫通するように形成されている。すなわち、チップ領域１０２の周縁部（チップ領域１０２におけるスクライブ領域１０３との境界付近）の積層絶縁膜構造中に、最下層の層間絶縁膜から最上層の層間絶縁膜まで途切れることなく（隙間なく）連続するように埋め込まれた導電体（例えば銅）であるシールリング１０４は、外部からチップ領域１０２内への不純物等の侵入経路を遮断するバリケードとして機能する。
【００８３】
本実施形態においては、シールリング１０４を構成するために積層されている各導電体（パーツ）のうち少なくとも１つ以上の導電体は、前述のように、デュアルダマシン構造を持つ配線の形成工程で形成されているので、該導電体は、少なくとも１つの層間絶縁膜を「つなぎ目」なしに突き抜けるシールビアとなる。すなわち、シールリング、トランジスタ等の素子及び配線層等が形成されたチップ領域１０２の全体において、デュアルダマシン配線の形成過程でシールリング１０４を形成することによって、シールリング１０４の「つなぎ目」を減少させることができる。ここで、シールリングに「つなぎ目」つまりパーツとなる導電膜同士の接続界面が存在すると、スクライブ領域１０３に沿って基板（ウェハ）１０１を切断する場合等に生じた衝撃や外部から侵入した水分が、「つなぎ目」を通り道としてチップ領域１０２内へ伝播しやすくなる。よって、本実施形態のように、シールリング１０４を構成するパーツ同士の「つなぎ目」を減少させることにより、ウェハ切断時の衝撃や外部からの水分がチップ領域１０２内に浸入することを防ぐことができる。
【００８４】
また、本実施形態においては、シールリング１０４がチップ領域１０２の周縁部（チップ領域１０２におけるスクライブ領域１０３との境界付近）に形成されているため、基板（ウェハ）１０１上に複数形成されている個々の半導体装置を、該ウェハのスクライブ領域１０３に沿ってダイシングすることによって個片のチップとして取り出す際に、スクライブ領域１０３がダイシング時に受ける機械的衝撃や応力がチップ領域１０２内に伝搬することを防止することができる。
【００８５】
また、図２（ａ）に示すシールリング構造において、最上層の層間絶縁膜（第４の層間絶縁膜１０８）中に形成されている第３のシールビア１２４上にある、例えばＡｌからなるキャップ層１２５は、保護膜（パッシベーション膜１０９）における第３のシールビア１２４上の部分に形成された開口部、具体的には、チップ領域１０２に形成された配線層等を連続的に取り囲むようにパッシベーション膜１０９に設けられた溝に形成されている。すなわち、シールリング１０４の最上部と接続されたキャップ層１２５は、パッシベーション膜１０９の表面から突出するように形成されており、それによってパッシベーション膜１０９は部分的に開口されて不連続になる。
【００８６】
従って、本実施形態においては、チップ領域１０２のパッシベーション膜１０９と、シールリング形成領域の外側（スクライブ領域１０３を含む）のパッシベーション膜１０９とが不連続になるため、ダイシング時にスクライブ領域１０３近傍のパッシベーション膜１０９が受ける機械的衝撃が、チップ領域１０２に堆積されているパッシベーション膜１０９等の膜に伝わりにくくなる。すなわち、チップ領域１０２におけるスクライブ領域１０３との境界付近のパッシベーション膜１０９に部分的に不連続箇所が存在するので、ウェハのダイシング時の衝撃がチップ領域１０２まで達することを防止することができる。
【００８７】
このため、ダイシング時の衝撃によってスクライブ領域１０３のパッシベーション膜１０９に割れ等が生じ、その衝撃によってチップ領域１０２にあるパッシベーション膜１０９等に膜剥がれが起こる事態を回避でき、それにより、チップ領域１０２内部にクラックが発生することを防止することができる。その結果、チップ表面から水分や可動イオン等の汚染物質がチップ内部に侵入することを防止できるので、半導体装置の信頼性を向上させることができる。
【００８８】
また、シールリング１０４上のパッシベーション膜１０９の開口部にキャップ層１２５が埋め込まれており、該キャップ層１２５とシールリング１０４の本体との連続構造が形成されている。このため、キャップ層１２５が設けられていない場合と比べて、ダイシングの際にスクライブ領域１０３から侵入した水分や不純物が、チップ領域１０２の周縁部つまりスクライブ領域１０３の近傍のパッシベーション膜１０９の開口部を経由してチップ領域１０３内に侵入することを防ぐことができる。
【００８９】
また、図２（ａ）に示す本実施形態のシールリング構造においては、シールリング１０４の一部分（具体的にはシールビア１２１、１２３、１２４）の幅は狭く、具体的には、該部分のアスペクト比（幅に対する高さの比）は１以上であることが好ましい。特に、デュアルダマシン配線が形成された層間絶縁膜に、その上端から下端まで「つなぎ目」なく延びるように形成されているシールビアのアスペクト比は３以上であることが好ましい。あるいは、２層以上に亘って重なった層間絶縁膜のそれぞれに形成されたシールビア（例えばシールビア１２３及び１２４）が積層されている場合、該シールビアの積層構造のアスペクト比は３以上であることが好ましい。このように、シールリング１０４を構成するパーツとなる導電体にシールビアを用いると、配線幅と比べてビア幅が狭いことを利用して、各層間絶縁膜での配線レイアウトに応じて、シールリング配置のためのマージンをある程度調整することができる。すなわち、配線層等の配置のためにチップ領域１０２を広く用いることが必要な層間絶縁膜中では、シールリング１０４のパーツとしてシールビアを用いることが好ましい。
【００９０】
一方、チップ領域１０２の配線レイアウト等を考慮したときに、対象となる層間絶縁膜におけるシールリングを形成すべきスペースにある程度余裕がある場合には、配線と同程度の幅を有するシール配線を用いることができる。すなわち、配線パターンと同程度の幅を有するシール配線パターンが設けられたマスクを用いてシールリングを形成することができる。
【００９１】
以上のように、本実施形態においては、チップ領域１０２の配線レイアウトを考慮しながら、シールリングを構成する各パーツの幅を各絶縁層毎に選択できる。従って、シールリングの各絶縁層における幅（厚み）を必要に応じて制御することができる。
【００９２】
尚、本実施形態においては、図２（ａ）に示すシールリング構造、つまり少なくとも２つ以上のシールビアが連続的に積層されているシールリング構造に代えて、図２（ｂ）に示すシールリング構造、つまり、素子等が形成されているチップ領域１０２におけるビアと配線とが交互に積層されている配線構造と同様に、シールビアとシール配線とが交互に積層された構造を持つシールリング１０４を用いてもよい。
【００９３】
以下、図２（ｂ）に示すシールリング構造について詳しく説明する。尚、図２（ｂ）において、図２（ａ）と同一の構成要素には同一の符号を付すことにより説明を省略する。
【００９４】
図２（ｂ）に示すように、シールリング１０４は、チップ領域１０２における配線構造の形成工程と同時に形成されている。具体的には、導電体層１２０上の第１の層間絶縁膜１０５に第１のシールビア１２１が形成されていると共に、第１の層間絶縁膜１０５上の第２の層間絶縁膜１０６に、第１のシールビア１２１と接続する第１のシール配線１２２が形成されている。また、第２の層間絶縁膜１０６上に堆積された第３の層間絶縁膜１０７に、第１のシール配線１２２に接続する第２のシールビア１２６と第２のシールビア１２６に接続する第２のシール配線１２７とが一体化したデュアルダマシン構造の配線（シール部分）が形成されている。さらに、第３の層間絶縁膜２０７上の第４の層間絶縁膜２０８に、第２のシール配線１２７に接続する第３のシールビア１２８と第３のシールビア１２８に接続する第３のシール配線１２９とが一体化したデュアルダマシン構造のシール部分が形成されている。さらに、第４の層間絶縁膜１０８上のパッシベーション膜１０９における第３のシール配線１２９の上側は部分的に開口されており、該開口部には、第３のシール配線１２９に接続するキャップ層１２５が形成されている。
【００９５】
このように、図２（ｂ）に示す本実施形態の半導体装置においては、チップ領域１０２に形成されている配線構造と同様の構造を持つシールリング１０４が形成されているため、配線を形成する過程において合わせてシールリング１０４も形成することが出来る。
【００９６】
さらに、図２（ｂ）に示す本実施形態の半導体装置においては、配線構造、例えば第２のビア１１３及び第２の配線１１４をデュアルダマシン法により形成するのに合わせて、シールリング１０４を構成する各パート、例えば第２のシールビア１２６及び第２のシール配線１２７をデュアルダマシン法により形成する。その結果、第２のシールビア１２６が形成される凹部と第２のシール配線１２７が形成される溝とを一体化して形成することができるため、両者を同時に導電膜によって埋め込むことができるので、第２のシールビア１２６と第２のシール配線１２７との間の「つなぎ目」をなくすことができる。すなわち、本実施形態のように、デュアルダマシン法を用いて配線構造及びシールリング１０４を形成することにより、シールリング１０４内の「つなぎ目」を減少させることができ、それにより、スクライブ領域１０３等の外部からチップ領域１０２内に水分や不純物が侵入することを防止できるシールリング１０４を形成することができる。従って、半導体チップ（半導体装置）の耐湿性を向上させることができると共に、半導体チップ製造時の歩留まりを向上させることができる。
【００９７】
尚、図２（ｂ）に示すシールリング構造は、同じ層間絶縁膜についてチップ領域１０２の配線構造用のマスクパターンとシールリング用のマスクパターンとが対応したフォトマスクを用いて形成される。例えば、チップ領域１０２の層間絶縁膜１０７にビア（プラグ）と配線とが一体化したデュアルダマシン構造の配線が形成される場合、当該層間絶縁膜１０７におけるシールリング１０４のパーツ形成には、同じくデュアルダマシン法が適用される。すなわち、シールリング１０４における層間絶縁膜１０７に形成されている部分は、第２のビア１１３と同程度の幅を有する第２のシールビア１２６と、第２の配線１１４と同程度の幅を有する第２のシール配線１２７とから構成されている。また、層間絶縁膜１０７において、第２のシールビア１２６と第２のシール配線１２７との積層構造は、層間絶縁膜１０７を上下方向に貫通し且つチップ領域１０２を連続的に（途切れることなく）取り囲むように形成されている。
【００９８】
また、図２（ｂ）に示すシールリング１０４は、シール配線とシールビアとが交互に積み重ねられて形成されていると共に、該シール配線の幅は該シールビアの幅よりも大きい。このため、シールビアのみを又は主としてシールビアを積み重ねてシールリングを形成した場合と比べて、シールリングの強度をより向上させることができる。
【００９９】
また、図２（ｂ）に示す構造を持つ半導体装置の製造方法が、前述の図２（ａ）に示す構造を持つ半導体装置の製造方法と異なっている点は、フォトマスクにおけるシールリング用のマスクパターンのみである。すなわち、例えば図２（ａ）に示すシールリング１０４を形成する際に、第２のシールビア１２３上に第３のシールビア１２４が形成されるように設定されていたマスク（複数枚）におけるシールリング用のマスクパターンを、図２（ｂ）に示すシールリング１０４の形成において一部変更する。具体的には、各マスクにおけるシールリング用のマスクパターンを、第２のシールビア１２６上に第２のシール配線１２７が形成され且つ第３のシールビア１２８上に第３のシール配線１２９が形成されように、言い換えると、シールビアとシール配線とが交互に形成されるように設定する。
【０１００】
以下、図３（ａ）に示すシールリング構造、つまり、シールビアが同じ層間絶縁膜内において少なくとも２以上に枝分かれした構造を持つシールリング１０４について詳しく説明する。尚、図３（ａ）において、図２（ａ）と同一の構成要素には同一の符号を付すことにより説明を省略する。
【０１０１】
図３（ａ）に示すシールリング構造が図２（ａ）に示すシールリング構造と異なっている点は、第１の層間絶縁膜１０５に、第１のシールビア１２１に代えて、導電層１２０とそれぞれ接続するシールビア１２１ａ及び１２１ｂが設けられていること、第３の層間絶縁膜１０７に、第２のシールビア１２３に代えて、第１のシール配線１２２とそれぞれ接続するシールビア１２３ａ及び１２３ｂが設けられていること、並びに、第４の層間絶縁膜１０８に、第３のシールビア１２４に代えて、シールビア１２３ａ及び１２３ｂのそれぞれと接続するシールビア１２４ａ及び１２４ｂが設けられていることである。尚、シールビア１２１ａ及び１２１ｂのそれぞれの上部は第１のシール配線１２２と接続されており、シールビア１２４ａ及び１２４ｂのそれぞれの上部はキャップ層１２５と接続されている。
【０１０２】
すなわち、図３（ａ）に示す構造を持つ半導体装置の製造方法が、前述の図２（ａ）に示す構造を持つ半導体装置の製造方法と異なっている点は、層間絶縁膜のエッチングに用いられるフォトマスクに、２つのシールビアを形成できるマスクパターンが設けられており、それによって形成された、並列する一対の溝状凹部に導電膜を埋め込むことである。
【０１０３】
図３（ａ）に示すシールリング構造によると、図２（ａ）に示すシールリング構造によって得られる効果に加えて、次のような効果が得られる。すなわち、シールビアの幅はシール配線と比べて狭いため、シールビアの強度はシール配線と比べてやや低くなる。それに対して、図３（ａ）に示すシールリング構造のように、シールリングを構成するパーツとして、１つのシールビアではなく、２以上に枝分かれしたシールビアを用いることによって、該枝分かれしたシールビアが設けられている層間絶縁層において、部分的にシールリングの多重構造（チップ領域１０２を多重に取り囲む構造）を実現することができる。よって、ある層間絶縁膜内に１本（つまり一重構造の）シールビアを有するシールリングと比べて、多重構造部分を持つ図３（ａ）に示すシールリング構造の強度は向上する。尚、加工の点では、図２（ａ）に示すシールリング構造の方が図３（ａ）に示すシールリング構造よりも容易に実現できる。
【０１０４】
また、図３（ａ）に示すシールリング構造によると、スクライブ領域１０３に沿ってウェハ（基板１０１）を切断して個々のチップに分割する際に、このダイシングに伴う衝撃によってシールリング１０４が部分的に破損したとしても、該破損部分のシールリング１０４が２重構造又はそれ以上の多重構造を有していれば、スクライブ領域１０３の内側のチップ領域１０２が前述の衝撃による影響を受けることを防止することができる。具体的には、スクライブ領域１０３からチップ領域１０２に水分が浸入することや、スクライブ領域１０３に沿ってウェハを切断する際に生じる衝撃がチップ領域１０２内に伝播することを抑制することができる。
【０１０５】
尚、図３（ａ）に示すシールリング１０４おいては、１本のシール配線から２本のシールビアを枝分かれさせる構造を用いたが、これに代えて、１本のシール配線から３本以上のシールビアを枝分かれさせる構造を用いてもよい。また、図３（ａ）に示すシールリング１０４おいては、各層のシールビアが全て複数本に枝分かれしている構造を用いたが、チップ領域１０２に形成される配線層に求められるレイアウト上の余裕、又は膜（層間絶縁膜）強度の大小等に応じて、各層において選択的にシールビアの枝分かれ構造を用いてもよい。
【０１０６】
また、本実施形態において、４層重ねられた層間絶縁膜に配線構造を形成したが、層間絶縁膜の層数は４層に限られるものではなく、チップ構造に応じて４層より少なくても多くてもよいことは言うまでもない。
【０１０７】
また、本実施形態において、シールリング１０４を構成する導電材料としてＣｕを用いたが、これに限られず、シールリング１０４をＷ、Ａｌ及びＣｕのうちの少なくとも１つを用いて構成してもよい。このようにすると、半導体装置のチップ領域１０２に形成される配線及びビアと同じ材料からシールリング１０４を形成することができる。
【０１０８】
また、本実施形態において、キャップ層１２５を構成する導電材料は特に限定されないが、該材料がＡｌであると、シールリング１０４（特にＣｕから構成されたシールリング）の腐食を確実に防止することができる。
【０１０９】
また、本実施形態において、例えば図２（ａ）又は図３（ａ）に示すシールリング構造のように、複数のシールビアを連続的に積層させる場合、上層のシールビア又は下層のシールビアのうちの一方の接触面を他方の接触面よりも大きくすることが好ましい。このようにすると、コンタクトマージンを向上させることができる。
【０１１０】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置及びその製造方法について図面を参照しながら説明する。
【０１１１】
図７は、本発明の第２の実施形態に係る半導体装置（チップ領域を２重に取り囲むシールリングを有する半導体装置）が設けられているウェハの一部分を示す平面図である。尚、本願において、チップ領域を２重以上に取り囲むシールリング構造をマルチシールリングという。
【０１１２】
図７に示すように、例えばシリコン基板等に代表される半導体基板となるウェハ２０１上には、それぞれ半導体装置となる複数のチップ領域２０２が配置されている。各チップ領域２０２には、複数の素子からなり且つ所定の機能を有するＩＣ回路が設けられている。尚、各チップ領域２０２は、格子状に設けられたスクライブ領域２０３によって区画されている。
【０１１３】
ここで、１個の半導体装置（つまり１個の半導体チップ）は、複数の素子からなり且つ所定の機能を有するＩＣ回路（チップ領域２０２に配置されている）と、該チップ領域２０２の周縁部に該チップ領域２０２を取り囲むように設けられているシールリング２０４ａ及びシールリング２０４ｂとから構成されている。尚、本実施形態では、２重構造のマルチシールリングを用いているが、レイアウト上の余裕に応じて、３重構造、４重構造又はそれ以上の多重構造のマルチシールリングを用いてもよい。
【０１１４】
このようにマルチシールリング２０４によってチップ領域２０２が取り囲まれている複数の半導体装置が形成されたウェハ２０１は、各チップの完成後、スクライブ領域２０３に沿ってダイシングされ、それによって個々の半導体装置が分離される。
【０１１５】
本実施形態によると、チップ領域２０２におけるスクライブ領域２０３の付近に、シールリング２０４が少なくとも２重に形成されているため、ウェハ２０１のダイシング時に１つのシールリング（外側のシールリング）が破壊されたとしても、該シールリングの内側の他のシールリングによってチップ領域２０２内の素子や活性領域等が傷つくことを防止することができる。よって、ウェハ２０１をチップに分割する際の工程において、チップ領域２０２つまり素子や活性領域等に傷が入って半導体チップの性能が低下することを防ぐことができる。
【０１１６】
図８（ａ）及び図８（ｂ）は、図７のＢＢ’線の断面構造（チップ領域２０２の周縁部に位置するシールリング部分を含む半導体装置端部の断面構造）のバリエーションを示している。
【０１１７】
図７、図８（ａ）及び図８（ｂ）に示すように、ダイシング前の半導体装置はチップ領域２０２とスクライブ領域２０３とから構成されており、チップ領域２０２におけるスクライブ領域２０３との境界付近にシールリング２０４ａ及び２０４ｂが形成されている。
【０１１８】
ここで、図８（ａ）及び図８（ｂ）のそれぞれに示す構造の個別の特徴は次の通りである。
【０１１９】
まず、図８（ａ）に示す構造の特徴は、各シールリング２０４ａ及び２０４ｂを構成するシールビアが少なくとも２層以上に亘って連続して形成されていることである。
【０１２０】
また、図８（ｂ）に示す構造の特徴は、各シールリング２０４ａ及び２０４ｂを構成するシールビアが少なくとも２層以上に亘って連続して形成されていると共に各シールビアは同一層間絶縁膜内においては互いに隣り合う２以上のシールビアとして形成されており、且つ当該隣り合う２以上のシールビアはそれらが形成された絶縁膜の上側又は下側にある他の絶縁膜に形成された同じ１つのシール配線に接続されていることである。すなわち、図８（ｂ）に示すシールリング２０４を構成するシールビアは、同じ層間絶縁膜内において少なくとも２以上に枝分かれした構造を有している。
【０１２１】
一方、図８（ａ）及び図８（ｂ）のそれぞれに示す構造に共通する特徴は、シールリング２０４が少なくとも２重存在すること、及び、各シールリング２０４ａ及び２０４ｂの最上部にシールリングキャップ（キャップ層２２５ａ及び２２５ｂ）を有していることである。
【０１２２】
以下、図８（ａ）に示す構造を有する半導体装置の製造方法について、図９（ａ）〜（ｄ）及び図１０（ａ）〜（ｃ）を参照しながら説明する。
【０１２３】
まず、図９（ａ）に示すように、ウェハ２０１（以下、基板２０１と称する）におけるチップ領域２０２に、トランジスタ等の素子を構成する活性層２１０を形成すると共に、基板２０１におけるチップ領域２０２の周縁部（スクライブ領域２０３の近傍のシールリング形成領域）に、互いに隣り合う２つの導電層２２０ａ及び２２０ｂを形成する。ここで、導電層２２０ａ及び２２０ｂの構成は活性層２１０と同様である。
【０１２４】
次に、基板２０１上に第１の層間絶縁膜２０５を堆積した後、リソグラフィー法及びドライエッチング法を用いて、チップ領域２０２の第１の層間絶縁膜２０５に、第１のビア２１１（図９（ｂ）参照）を形成するためのビアホール２０５ａを形成すると共に、シールリング形成領域の第１の層間絶縁膜２０５に、隣り合う導電層２２０ａ及び２２０ｂ上にそれぞれ配置される第１のシールビア２２１ａ及び２２１ｂ（図９（ｂ）参照）を形成するための溝状凹部２０５ｂ及び２０５ｃを形成する。ここで、シールビアとは、シールリングを構成するパーツであって溝状凹部に導電材料を埋め込むことによって形成される。すなわち、シールビアは、チップ領域のビアと同程度の幅を有するライン状構造を有する。
【０１２５】
尚、本実施形態において、シールビアのアスペクト比（つまりシールビアが埋め込まれた凹部における深さに対する幅の比）は１以上であることが好ましい。特に、本実施形態のように、配線層に合わせてシールビアを形成する場合には、配線の微細化の程度に応じてシールビアのアスペクト比を３以上に設定することが好ましい。
【０１２６】
また、本実施形態において、チップ領域２０２の第１の層間絶縁膜２０５にビアホール２０５ａを形成する際に、第１のシールビア２２１ａ及び２２１ｂを形成するための溝状凹部２０５ｂ及び２０５ｃを同時に形成したが、ビアホール２０５ａと溝状凹部２０５ｂ及び２０５ｃとを別々に形成してもよいことは言うまでもない。
【０１２７】
次に、図９（ｂ）に示すように、第１の層間絶縁膜２０５に形成されたビアホール２０５ａ並びに溝状凹部２０５ｂ及び２０５ｃに、例えばＷからなる導電膜を例えばＣＶＤ法により埋め込み、その後、例えばＣＭＰを用いてビアホール２０５ａ並びに溝状凹部２０５ｂ及び２０５ｃのそれぞれからはみ出した余分な導電膜を除去し、それによって、活性層２１０と接続する第１のビア２１１、並びに導電層２２０ａ及び２２０ｂのそれぞれと接続し且つ互いに隣り合う第１のシールビア２２１ａ及び２２１ｂを形成する。
【０１２８】
その後、第１の層間絶縁膜２０５上に第２の層間絶縁膜２０６を堆積した後、リソグラフィー法及びドライエッチング法を用いて、チップ領域２０２の第２の層間絶縁膜２０６に、第１の配線２１２（図９（ｃ）参照）を形成するための配線溝２０６ａを形成すると共に、シールリング形成領域の第２の層間絶縁膜２０６に、互いに隣り合う第１のシール配線２２２ａ及び２２２ｂ（図９（ｃ）参照）を形成するための配線溝２０６ｂ及び２０６ｃを形成する。
【０１２９】
続いて、図９（ｃ）に示すように、第２の層間絶縁膜２０６に形成された配線溝２０６ａ、２０６ｂ及び２０６ｃに、例えば電気メッキ法を用いて例えばＣｕからなる導電膜を埋め込む。その後、各配線溝２０６ａ、２０６ｂ及び２０６ｃからはみ出した導電膜を例えばＣＭＰ法により除去し、それによって、第１のビア２１１と接続する第１の配線２１２、並びに第１のシールビア２２１ａ及び２２１ｂのそれぞれと接続し且つ互いに隣り合う第１のシール配線２２２ａ及び２２２ｂを形成する。
【０１３０】
続いて、第２の層間絶縁膜２０６上に第３の層間絶縁膜２０７を堆積した後、チップ領域２０２の第３の層間絶縁膜２０７に、第２のビア２１３（図１０（ａ）参照）を形成するためのビアホール２０７ａを形成すると共に、シールリング形成領域の第３の層間絶縁膜２０７に、互いに隣り合う第２のシールビア２２３ａ及び２２３ｂ（図１０（ａ）参照）を形成するための溝状凹部２０７ｂ及び２０７ｃを形成する。
【０１３１】
続いて、図９（ｄ）に示すように、リソグラフィー法を用いて第３の層間絶縁膜２０７上に、第２の配線２１４（図１０（ａ）参照）を埋め込む配線溝を形成するためのレジスト膜２３０を形成する。このとき、レジスト膜２３０は、ビアホール２０７ａを含む配線形成領域に開口部を有する。また、レジスト膜２３０は、先に形成されている溝状凹部２０７ｂ及び２０７ｃの内部にも埋め込まれる。
【０１３２】
その後、レジスト膜２３０をマスクとしてドライエッチング法を用いて、チップ領域２０２の第３の層間絶縁膜２０７の上部に、ビアホール２０７ａと接続し且つ第２の配線２１４を形成するための配線溝を形成した後、残存するレジスト膜２３０をアッシングにより除去する。その後、第３の層間絶縁膜２０７に前の工程で形成されたビアホール２０７ａ、ビアホール２０７ａと一体化してデュアルダマシン構造の凹部を構成する配線溝、並びに溝状凹部２０７ｂ及び２０７ｃに、例えばＣｕからなる導電膜を埋め込む。その後、前記の配線溝や溝状凹部２０７ｂ及び２０７ｃからはみ出した導電膜（第３の層間絶縁膜２０７よりも上側に存在する導電膜）を例えばＣＭＰ法により除去する。これにより、図１０（ａ）に示すように、チップ領域２０２の第３の層間絶縁膜２０７中に、第１の配線２１２と接続する第２のビア２１３及び第２のビア２１３と接続する第２の配線２１４（つまり第２のビア２１３と第２の配線２１４とからなるデュアルダマシン配線）が形成されると共に、シールリング形成領域の第３の層間絶縁膜２０７に、第１のシール配線２２２ａ及び２２２ｂのそれぞれと接続し且つ互いに隣り合う第２のシールビア２２３ａ及び２２３ｂが形成される。尚、以上に説明したような、凹部に導電膜を埋め込むことによってビアと配線とを同時に形成する方法を一般的にデュアルダマシン法という。
【０１３３】
ところで、第２のビア２１３と第２の配線２１４とをシングルダマシン法によって形成した場合には、第２のビア２１３を形成するためのビアホール２０７ａと、第２の配線２１４を形成するための配線溝とに対して別々に導電膜の埋め込みが行なわれる。このため、該配線構造の形成に合わせて第２のシールビア２２３ａ及び２２３ｂを形成するため、溝状凹部２０７ｂ及び２０７ｃに対しても、２回に分けて導電膜の埋め込みが行なわれることになる。その場合、第２のシールビア２２３ａ及び２２３ｂの内部に、２回に分けて導電膜を埋め込むことに起因する「つなぎ目」が生じてしまう。
【０１３４】
しかしながら、本実施形態では、デュアルダマシン構造の配線形成工程に合わせて、一度の導電膜の埋め込みによって第２のシールビア２２３ａ及び２２３ｂを形成するので、各シールビアの内部に導電膜のつなぎ目が発生することはない。
【０１３５】
また、本実施形態のように、チップ領域２０２の一の層間絶縁膜にデュアルダマシン構造の配線を形成し、且つ当該層間絶縁膜にシールリング２０４を構成するシールビアを形成する場合には、アスペクト比が３以上となるシールビアを形成することができる。従って、シールリング２０４を構成するパーツ同士のつなぎ目を減少させることができるので、チップ領域２０２に対する外部からの汚染をより防ぐことができるシールリングを実現することができる。
【０１３６】
続いて、図１０（ｂ）に示すように、第３の層間絶縁膜２０７上に第４の層間絶縁膜２０８を堆積した後、図９（ｃ）〜図１０（ａ）に示す工程と同様に、デュアルダマシン法を用いて、第４の層間絶縁膜２０８中に、デュアルダマシン構造を持つ配線構造とシールリングとを形成する。
【０１３７】
具体的には、図１０（ｂ）に示すように、リソグラフィー法及びドライエッチング法を用いて、チップ領域２０２の第４の層間絶縁膜２０８に、第３のビア２１５を形成するためのビアホールを形成すると共に、シールリング形成領域の第４の層間絶縁膜２０８に、互いに隣り合う第３のシールビア２２４ａ及び２２４ｂを形成するための２本の溝状凹部を形成する。その後、リソグラフィー法を用いて第４の層間絶縁膜２０８上に、第３の配線２１６を埋め込む配線溝を形成するためのレジスト膜（図示省略）を形成する。ここで、当該レジスト膜は、前記のビアホールを含む配線形成領域に開口部を有する。また、当該レジスト膜は、前記の各溝状凹部の内部にも埋め込まれている。その後、当該レジスト膜をマスクとしてドライエッチング法を用いて、チップ領域２０２の第４の層間絶縁膜２０８の上部に、前記のビアホールと接続し且つ第３の配線２１６を形成するための配線溝を形成した後、残存するレジスト膜をアッシングにより除去する。これにより、第４の層間絶縁膜２０８に、デュアルダマシン配線を形成するための凹部（前記のビアホール及び配線溝）と、各第３のシールビア２２４ａ及び２２４ｂを形成するための２本の溝状凹部とが形成される。
【０１３８】
続いて、図１０（ｂ）に示すように、第４の層間絶縁膜２０８に設けられた、第３のビア２１５形成用のビアホールと第３の配線２１６形成用の配線溝とが一体化したデュアルダマシン構造の凹部、並びに各第３のシールビア２２４ａ及び２２４ｂ形成用の各溝状凹部に、例えばＣｕからなる導電膜を埋め込む。その後、配線溝及び溝状凹部からはみ出した導電膜（第４の層間絶縁膜２０８よりも上側に存在する導電膜）を例えばＣＭＰ法により除去する。これにより、チップ領域２０２の第４の層間絶縁膜２０８中に、第２の配線２１４と接続する第３のビア２１５及び第３のビア２１５と接続する第３の配線２１６（つまり第３のビア２１５と第３の配線２１６とからなるデュアルダマシン配線）が形成されると共に、シールリング形成領域の第４の層間絶縁膜２０８に、第２のシールビア２２３ａ及び２２３ｂのそれぞれと接続する第３のシールビア２２４ａ及び２２４ｂが形成される。
【０１３９】
その後、図１０（ｂ）に示すように、最上の配線層となる第４の層間絶縁膜２０８上に、該配線層の保護膜となるパッシベーション膜２０９を堆積する。続いて、リソグラフィー法及びドライエッチング法を用いて、第３の配線２１６並びに隣り合う第３のシールビア２２４ａ及び２２４ｂのそれぞれの上のパッシベーション膜２０９を部分的に開口する。これにより、第３の配線２１６並びに第３のシールビア２２４ａ及び２２４ｂのそれぞれの上面が露出する。
【０１４０】
その後、図１０（ｃ）に示すように、第３の配線２１６並びに第３のシールビア２２４ａ及び２２４ｂのそれぞれの上の開口部を含むパッシベーション膜２０９の上に全面に亘って、例えばスパッタ法により例えばＡｌ膜を堆積し、続いて、リソグラフィー法及びドライエッチング法を用いて、当該Ａｌ膜を所定の形状にパターニングする。具体的には、前述の各開口部及びそれらの近傍以外の領域に形成されている不要なＡｌ膜を除去する。これにより、第３の配線２１６上のパッシベーション膜２０９の開口部に、第３の配線２１６と接続するパッド電極２１７が形成されると共に、第３のシールビア２２４ａ及び２２４ｂ上のパッシベーション膜２０９の各開口部に、第３のシールビア２２４ａ及び２２４ｂつまりシールリング２０４ａ及び２０４ｂのそれぞれと接続するキャップ層２２５ａ及び２２５ｂが形成される。
【０１４１】
これにより、チップ領域２０１には、配線構造及びそれを外部電極に接続するためのボンディングパッド（パッド電極２１７）が形成されると共に、シールリング形成領域つまりチップ領域２０２の周縁部（スクライブ領域２０３との境界付近）には、シールリング２０４ａ及び２０４ｂ、並びにそれらの上側に堆積された保護膜（パッシベーション膜２０９）を貫通してシールリング２０４ａ及び２０４ｂのそれぞれと接続されたキャップ層２２５ａ及び２２５ｂが形成される。
【０１４２】
以上に説明したように、本実施形態では、ビアが形成されるホールと、配線が形成される溝とを同時に導電膜により埋め込むデュアルダマシン法を用いて配線構造を形成すると共に、該配線構造の形成と同じ工程においてシールリングを構成するシールビアを形成する。すなわち、ビアが形成される凹部と、配線が形成される配線溝とが一体化したデュアルダマシン型配線溝を埋め込む際に、合わせて、シールビアが形成される凹部の埋め込みを行なうため、高さのあるシールビアを形成するための凹部、例えば幅に対する深さのアスペクト比が１以上（好ましくは３以上）のシールビア形成用凹部を１回の埋め込み工程で埋め込むことができる。
【０１４３】
従って、本実施形態によると、シングルダマシン法を用いて配線を形成する場合と比較して、埋め込みに起因する「つなぎ目」を減少させたシールリングを形成することができる。具体的には、導電膜の埋め込み回数が少ないことのメリットとして、シールリングを構成する導電膜同士の接続界面の数が減少する。すなわち、導電膜の埋め込み性能が悪いことに起因して、シールリングのパーツ間に不連続部分が生じる確率が低くなり、その結果、埋め込み回数が多い構造を持つシールリング（つまりシングルダマシン法を用いて形成されたシールリング）と比較して、信頼性の高いシールリングを形成できる。
【０１４４】
また、本実施形態では、シールリング２０４ａ及び２０４ｂのそれぞれの最上部と接続するキャップ層２２５ａ及び２２５ｂは、チップ領域２０２にあるＩＣ回路等に外部から電源を供給したり又は該ＩＣ回路等から外部に信号を取り出すためのパッド（パッド電極２１７）の形成工程において同時に形成される。これにより、新たにキャップ層形成工程を追加することなく、最上部にキャップ層２２５ａ及び２２５ｂをそれぞれ有するシールリング２０４ａ及び２０４ｂを形成することができる。
【０１４５】
また、本実施形態によると、第１の実施形態でも得られる前述の効果に加えて、以下のような効果を得ることができる。
【０１４６】
すなわち、第２の実施形態では、チップ領域２０２の周縁部に、チップ領域２０２を連続的に取り囲むシールリング２０４が２重に形成されている。よって、半導体ウェハ（基板）２０１をスクライブ領域２０３に沿ってダイシングして、完成した個片の半導体チップ（半導体装置）を取り出す際に、ダイシング装置のブレードがスクライブライン（スクライブ領域）２０３に接することによって生じるダイシング時の機械的衝撃がチップ領域２０２に加わること、又はそれによってチップ領域２０２が破損することをより確実に防止することができる。
【０１４７】
さらに、第２の実施形態では、シールリング２０４ａ及び２０４ｂのそれぞれの最上部にキャップ層２２５ａ及び２２５ｂが２重に形成されていることから、以下のような効果が得られる。
【０１４８】
図１１（ａ）は、図１０（ｃ）（又は図８（ａ））に示す半導体装置（半導体チップ）の構造を上側（最上層の配線層上に形成されたパッシベーション膜（保護膜）２０９の上側）から見た平面図であり、ウェハ（基板）２０１上に複数形成された半導体チップ２０１Ａの１つを示している。
【０１４９】
図１１（ａ）に示すように、チップ領域２０２を取り囲むようにスクライブ領域２０３が配置されていると共に、チップ領域２０２におけるスクライブ領域２０３との境界部分にシールリング２０４ａ及び２０４ｂ（キャップ層２２５ａ及び２２５ｂの下側に形成されているので図示を省略している）が２重に形成されている。これらのシールリング２０４ａ及び２０４ｂの最上部に形成されているキャップ層２２５ａ及び２２５ｂは、チップ領域２０２を連続的に取り囲むパッシベーション膜２０９の開口部（パッシベーション膜２０９を部分的に除去することによって形成されている）に設けられている。このため、チップ領域２０２に形成されているパッシベーション膜２０９と、スクライブ領域２０３に形成されているパッシベーション膜２０９とは、キャップ層２２５ａ及び２２５ｂによって２重に分断されることになる。すなわち、スクライブ領域２０３とチップ領域２０２とがパッシベーション膜２０９を介して接続されることはないので、ダイシング時にスクライブ領域２０３のパッシベーション膜２０９が受ける衝撃が該パッシベーション膜２０９を通じてチップ領域２０２に伝播されることはほとんどない。
【０１５０】
図１１（ｂ）は、図１１（ａ）のＣ−Ｃ’線におけるチップ表面部の断面図である。
【０１５１】
図１１（ｂ）に示すように、チップ領域２０２の周縁部のパッシベーション膜２０９を突き抜けるようにキャップ層２２５ａ及び２２５ｂが２重に形成されている。このため、ダイシング時にダイシング装置のブレードとの接触によりスクライブ領域２０３のパッシベーション膜２０９が受ける衝撃や応力等の影響が、チップ領域２０２内部の回路や配線構造等に及ぶことを防止することができる。
【０１５２】
以下、図８（ｂ）に示すシールリング構造、つまり、各シールリング２０４ａ及び２０４ｂを構成するシールビアが同じ層間絶縁膜内において少なくとも２以上に枝分かれした構造について詳しく説明する。尚、図８（ｂ）において、図８（ａ）と同一の構成要素には同一の符号を付すことにより説明を省略する。
【０１５３】
図８（ｂ）に示すシールリング構造が図８（ａ）に示すシールリング構造と異なっている点は、各シールリング２０４ａ及び２０４ｂを構成するシールビアが同じ層間絶縁膜内において少なくとも２以上に枝分かれしている点である。
【０１５４】
具体的には、シールリング（第１のシールリング）２０４ａ及びシールリング（第２のシールリング）２０４ｂの２重構造のうち内側の第１のシールリング２０４ａについて、第１の層間絶縁膜２０５に、第１のシールビア２２１ａに代えて、導電層２２０ａとそれぞれ接続するシールビア２２１ａ１及び２２１ａ２が設けられていること、第３の層間絶縁膜２０７に、第２のシールビア２２３ａに代えて、第１のシール配線２２２ａとそれぞれ接続するシールビア２２３ａ１及び２２３ａ２が設けられていること、並びに、第４の層間絶縁膜２０８に、第３のシールビア２２４ａに代えて、シールビア２２３ａ１及び２２３ａ２のそれぞれと接続するシールビア２２４ａ１及び２２４ａ２が設けられていることである。尚、シールビア２２１ａ１及び２２１ａ２のそれぞれの上部は第１のシール配線２２２ａと接続されており、シールビア２２４ａ１及び２２４ａ２のそれぞれの上部はキャップ層（第１のキャップ層）２２５ａと接続されている。
【０１５５】
また、第１のシールリング２０４ａと隣接してその外側にある第２のシールリング２０４ｂについて、第１の層間絶縁膜２０５に、第１のシールビア２２１ｂに代えて、導電層２２０ｂとそれぞれ接続するシールビア２２１ｂ１及び２２１ｂ２が設けられていること、第３の層間絶縁膜２０７に、第２のシールビア２２３ｂに代えて、第１のシール配線２２２ｂとそれぞれ接続するシールビア２２３ｂ１及び２２３ｂ２が設けられていること、並びに、第４の層間絶縁膜２０８に、第３のシールビア２２４ｂに代えて、シールビア２２３ｂ１及び２２３ｂ２のそれぞれと接続するシールビア２２４ｂ１及び２２４ｂ２が設けられていることである。尚、シールビア２２１ｂ１及び２２１ｂ２のそれぞれの上部は第１のシール配線２２２ｂと接続されており、シールビア２２４ｂ１及び２２４ｂ２のそれぞれの上部はキャップ層（第２のキャップ層）２２５ｂと接続されている。
【０１５６】
以上に説明したように、図８（ｂ）に示すシールリング２０４ａ及び２０４ｂは、複数に枝分かれしたシールビア（又はその積層構造）が少なくとも１つのシール配線によって束ねられた構造を有する。このため、個々のシールビアの幅（厚み）が小さくても、それらが束ねられているため、シールリング全体として大きな強度を持たせることができる。よって、ダイシング時にスクライブ領域２０３に機械的衝撃や応力が加わった場合であっても、シールリング２０４ａ若しくは２０４ｂが破壊されること、又はシールリング２０４ａ若しくは２０４ｂの一部（つまり枝分かれしたシールビアの１つ）の損傷がチップ領域２０２に影響を及ぼすことを防ぐことができる。
【０１５７】
また、図８（ｂ）に示すシールリング構造において、各シールリング２０４ａ及び２０４ｂを構成するシールビアを層間絶縁膜毎に選択的に２つ、３つ又は４つ以上に枝分かれさせることによって、チップ領域２０２の保護機能をより向上させることができる。すなわち、ダイシング時の衝撃や応力がチップ領域２０２内へ伝播することをより確実に防止できる。
【０１５８】
また、図８（ｂ）に示すシールリング構造によると、図８（ａ）に示すシールリング構造と同様に、外側の第２のシールリング２０４ｂが破壊されたとしても、該第２のシールリング２０４ｂに対して電気的に絶縁された構造を持つ第１のシールリング２０４ａが破壊されずにその形状が保持されていれば、水分や可動イオン等の汚染物質がチップ領域２０２内に侵入することを防止でき、それによって半導体装置の信頼性の低下を防止することができる。
【０１５９】
また、図８（ｂ）に示すシールリング構造において、１本のシール配線から２本のシールビアを枝分かれさせる構造を用いたが、これに代えて、１本のシール配線から３本以上のシールビアを枝分かれさせる構造を用いてもよい。すなわち、チップ領域２０２のレイアウト上の余裕又は膜（層間絶縁膜）強度の大小等に応じて、枝分かれさせるシールビアの数を適宜選択すればよい。
【０１６０】
尚、図８（ａ）及び図８（ｂ）に示すシールリング２０４ａ及び２０４ｂにおいて、少なくとも２つ以上のシールビアが連続的に積層されている構造に代えて、素子等が形成されているチップ領域２０２におけるビアと配線とが交互に積層されている配線構造と同様に、シールビアとシール配線とが交互に積層された構造を用いても、本実施形態と同様の効果が得られる。但し、シール配線を用いてシールリングを構成すると、シールビアを用いる場合と比べて、シールリングの幅が厚くなるので、各配線層のレイアウトを考慮してシール配線を用いるか用いないかを決めることが好ましい。
【０１６１】
また、本実施形態において、４層重ねられた層間絶縁膜に配線構造を形成したが、層間絶縁膜の層数は４層に限られるものではなく、チップ構造に応じて４層より少なくても多くてもよいことは言うまでもない。
【０１６２】
また、本実施形態において、シールリング２０４ａ及び２０４ｂを構成する導電材料としてＣｕを用いたが、これに限られず、シールリング２０４ａ及び２０４ｂをＷ、Ａｌ及びＣｕのうちの少なくとも１つを用いて構成してもよい。このようにすると、半導体装置のチップ領域２０２に形成される配線及びビアと同じ材料からシールリング２０４ａ及び２０４ｂを形成することができる。
【０１６３】
また、本実施形態において、キャップ層２２５ａ及び２２５ｂを構成する導電材料は特に限定されないが、該材料がＡｌであると、シールリング２０４ａ及び２０４ｂ（特にＣｕから構成されたシールリング）の腐食を確実に防止することができる。
【０１６４】
また、本実施形態において、例えば図８（ａ）又は図８（ｂ）に示すシールリング構造のように、複数のシールビアを連続的に積層させる場合、上層のシールビア又は下層のシールビアのうちの一方の接触面を他方の接触面よりも大きくすることが好ましい。このようにすると、コンタクトマージンを向上させることができる。
【０１６５】
（第２の実施形態の第１変形例）
以下、本発明の第２の実施形態の第１変形例に係る半導体装置及びその製造方法について図面を参照しながら説明する。
【０１６６】
図１２（ａ）は、本変形例に係る半導体装置の断面図（図７のＢＢ’線の断面構造を示す図）である。
【０１６７】
図１２（ａ）に示す本変形例のシールリング構造が、図８（ａ）に示す第２の実施形態のシールリング構造と異なっている点は、内側のシールリング（第１のシールリング）２０４ａの上にキャップ層（第１のキャップ層）２２５ａが設けられていない点である。言い換えると、第１のシールリング２０４ａ上のパッシベーション膜２０９は開口されていない。
【０１６８】
具体的には、図１２（ａ）に示すように、本変形例の半導体装置は、第２の実施形態と同様のシールリングの２重構造を有しており、そのうち、外側の第２のシールリング２０４ｂは、図２（ａ）に示す第１の実施形態のシールリング構造と同様に、最上部にキャップ層（第２のキャップ層）２２５ｂを有する一方、内側の第１のシールリング２０４ａは、最上部にキャップ層を有していない。
【０１６９】
また、図８（ａ）に示す第２の実施形態のシールリング構造と同様に、本変形例の第１のシールリング２０４ａ及び第２のシールリング２０４ｂは共に複数の層間絶縁膜２０５〜２０９の積層構造中に形成されている。詳しくは、基板２０１に設けられた導電層２２０ａ及び２２０ｂのそれぞれの上に第１のシールビア２２１ａ及び２２１ｂが形成され、該第１のシールビア２２１ａ及び２２１ｂのそれぞれの上に第１のシール配線２２２ａ及び２２２ｂが形成されている。また、第１のシール配線２２２ａ及び２２２ｂのそれぞれの上に第２のシールビア２２３ａ及び２２３ｂが形成され、該第２のシールビア２２３ａ及び２２３ｂのそれぞれの上に第３のシールビア２２４ａ及び２２４ｂが形成されている。また、第３のシールビア２２４ａの上にはパッシベーション膜２０９が形成されている一方、外側の第２のシールリング２０４ｂの最上部である第３のシールビア２２４ｂ上のパッシベーション膜２０９は開口されており、該開口部には第３のシールビア２２４ｂと接続するキャップ層２２５ｂが設けられている。
【０１７０】
本変形例によると、チップ領域２０２を連続的に取り囲むようにシールリング２０４ａ及び２０４ｂが２重に形成されている。よって、半導体ウェハ（基板）２０１をスクライブ領域２０３に沿ってダイシングして、完成した半導体チップ（半導体装置）を個片化して取り出す際に、ダイシング装置のブレードがスクライブライン（スクライブ領域）２０３と接することによって生じるダイシング時の機械的衝撃や応力が、チップ領域２０２に加わること又はそれによってチップ領域２０２が破損することをより確実に防止できる。
【０１７１】
また、本変形例によると、外側の第２のシールリング２０４ｂ上には、パッシベーション膜２０９を貫通するキャップ層２２５ｂが配置されている。よって、チップ領域２０２のパッシベーション膜２０９とスクライブ領域２０３のパッシベーション膜２０９とがキャップ層２２５ｂによって完全に分断されて不連続になるので、ダイシング時にスクライブ領域２０３が受けた衝撃がチップ領域２０２に伝播することを防止することができる。
【０１７２】
（第２の実施形態の第２変形例）
以下、本発明の第２の実施形態の第２変形例に係る半導体装置及びその製造方法について図面を参照しながら説明する。
【０１７３】
図１２（ｂ）は、本変形例に係る半導体装置の断面図（図７のＢＢ’線の断面構造を示す図）である。
【０１７４】
図１２（ｂ）に示す本変形例のシールリング構造が、図８（ｂ）に示す第２の実施形態のシールリング構造と異なっている点は、内側のシールリング（第１のシールリング）２０４ａの上にキャップ層（第１のキャップ層）２２５ａが設けられていない点である。言い換えると、第１のシールリング２０４ａ上のパッシベーション膜２０９は開口されていない。すなわち、本変形例の半導体装置は、第２の実施形態と同様のシールリングの２重構造を有しており、そのうち、外側の第２のシールリング２０４ｂは、図３（ａ）に示す第１の実施形態のシールリング構造と同様に、最上部にキャップ層（第２のキャップ層）２２５ｂを有する一方、内側の第１のシールリング２０４ａは、最上部にキャップ層を有していない。
【０１７５】
また、図１２（ｂ）に示す本変形例のシールリング構造が、図１２（ａ）に示す第２の実施形態の第１変形例のシールリング構造と異なっている点は、各シールリング２０４ａ及び２０４ｂを構成するシールビアが枝分かれ構造を有している点である。
【０１７６】
具体的には、第１の層間絶縁膜２０５中の第１のシールビア２２１ａ及び第１のシールビア２２１ｂはそれぞれ、２つに枝分かれした第１のシールビア２２１ａ１及び２２１ａ２並びに２つに枝分かれした第１のシールビア２２１ｂ１及び２２１ｂ２として形成されている。同様に、第３の層間絶縁膜２０７中の第２のシールビア２２３ａ及び第２のシールビア２２３ｂはそれぞれ、２つに枝分かれした第２のシールビア２２３ａ１及び２２３ａ２並びに２つに枝分かれした第２のシールビア２２３ｂ１及び２２３ｂ２として形成され、第４の層間絶縁膜２０８中の第３のシールビア２２４ａ及び第３のシールビア２２４ｂはそれぞれ、２つに枝分かれした第３のシールビア２２４ａ１及び２２４ａ２並びに２つに枝分かれした第３のシールビア２２４ｂ１及び２２４ｂ２として形成されている。また、第３のシールビア２２４ａ１及び２２４ａ２のそれぞれの上にはパッシベーション膜２０９が形成されている一方、外側の第２のシールリング２０４ｂの最上部である第３のシールビア２２４ｂ１及び２２４ｂ２上のパッシベーション膜２０９は開口されており、該開口部には第３のシールビア２２４ｂ１及び２２４ｂ２と接続するキャップ層２２５ｂが設けられている。
【０１７７】
本変形例によると、図１２（ａ）に示す、第２の実施形態の第１変形例により得られる効果に加えて、次のような効果が得られる。すなわち、各シールリング２０４ａ及び２０４ｂを構成するシールビアが枝分かれ構造を有するため、各シールリング２０４ａ及び２０４ｂの強度をより向上させることができると共に、外部からチップ領域２０１内に不純物や水分が侵入することを各シールリング２０４ａ及び２０４ｂによって防ぐことができる。
【０１７８】
（第２の実施形態の第３変形例）
以下、本発明の第２の実施形態の第３変形例に係る半導体装置及びその製造方法について図面を参照しながら説明する。
【０１７９】
図１３は、本変形例に係る半導体装置の断面図（図７のＢＢ’線の断面構造を示す図）である。
【０１８０】
図１３に示す本変形例の半導体装置が、図８（ｂ）に示す第２の実施形態の半導体装置と異なっている点は、チップ領域２０２の基板２０１におけるシールリング２０４ａ及び２０４ｂの近傍の上にトランジスタが設けられていることである。具体的には、基板２０１における素子分離２３１によって囲まれた領域の上に、ゲート絶縁膜２３２を介してゲート電極２３３が形成されている。ゲート電極２３３の側面には絶縁性サイドウォール２３４が形成されている。基板２０１におけるゲート電極２３３の両側にはソース・ドレイン領域となる活性層２１０が設けられている。
【０１８１】
また、図１２（ｂ）に示す本変形例のシールリング構造が、図８（ｂ）に示す第２の実施形態のシールリング構造と異なっている点は、前述のトランジスタの形成層である第１の層間絶縁膜２０５中の第１のシールビア２２１ａ及び第１のシールビア２２１ｂはそれぞれ、２つに枝分かれした第１のシールビア２２１ａ１及び２２１ａ２並びに２つに枝分かれした第１のシールビア２２１ｂ１及び２２１ｂ２として形成されていることである。尚、図１２（ａ）に示す第２の実施形態の第１変形例のシールリング構造と同様に、内側のシールリング（第１のシールリング）２０４ａの上にはキャップ層（第１のキャップ層）２２５ａが設けられていない。言い換えると、第１のシールリング２０４ａ上のパッシベーション膜２０９は開口されていない。
【０１８２】
ところで、近年、チップサイズの縮小化が進むに伴って、ウェハをダイシングする箇所（スクライブ領域）から、該箇所に最も近接するトランジスタ（以下、最近接トランジスタと称する）までの距離が短くなってきている。具体的には、従来、パッドの下側に素子が配置していなかったときには、シールリングから最近接トランジスタまでの距離（図１３の距離Ｌに相当）は１００μｍ程度であった。それに対して、近年、パッドの下側に素子を配置するようなレイアウトが用いられるようになり、それに伴って、シールリングから最近接トランジスタまでの距離Ｌが１０μｍ程度まで小さくなってきている。その結果、ダイシング時の衝撃がトランジスタに伝播しやすくなり、トランジスタがより破損しやすい状況になってきている。一方、トランジスタは、薄膜のゲート酸化膜等を備えた微細構造を有するため、衝撃に弱いので、トランジスタに対しては特にダイシング時の破損を防止する対策が求められる。
【０１８３】
そこで、本変形例においては、前述の「２以上に枝分かれしたシールビア構造」を用いて、トランジスタ形成層のシールリング構造の強度を向上させる。具体的には、特に基板２０１上の最下層の絶縁膜、つまりゲート電極２３３等を備えたトランジスタの形成層である第１の層間絶縁膜２０５中においてシールリング２０４ａ及び２０４ｂを構成する第１のシールビア２２１ａ及び第１のシールビア２２１ｂのそれぞれを２つに枝分かれさせることによって、該各枝分かれしたシールビア２２１ａ１、２２１ａ２、２２１ｂ１及び２２１ｂ２のそれぞれを、チップ領域２０２の最下層に加わる衝撃に対するバリアとして機能させる。これにより、ダイシング時におけるトランジスタの破損を防止でき、それによって半導体装置製造の歩留まりを向上させることができる。
【０１８４】
尚、本変形例において、微細なトランジスタが設けられる層において「２以上に枝分かれしたシールビア構造」を用いたが、その他の微細な又は繊細な構造を持つ層において「２以上に枝分かれしたシールビア構造」を用いてもよい。
【０１８５】
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置及びその製造方法について図面を参照しながら説明する。尚、本実施形態は、第１及び第２の実施形態のそれぞれのバリエーションに相当する。
【０１８６】
図１４（ａ）は、図１９に示す従来の半導体装置の断面構造を模式的に示した図であり、スクライブ領域３を挟む２つのチップ領域２の周縁部を示している。尚、図１４（ａ）においては、一部の構成要素の図示を省略すると共に図１９と同じ構成要素には同じ符号を付し説明を省略する。図１４（ａ）に示すように、スクライブ領域３の層間絶縁膜８及び１０にはアクセサリ配線４０が設けられている。
【０１８７】
また、図１４（ｂ）は、図１４（ａ）と対応する平面図である。尚、図１４（ｂ）において、パッシベーション膜１１の下側のシールリング４については太い破線で模式的に示している。図１４（ｂ）に示すように、従来の半導体装置において、シールリング４はスクライブ領域３に沿ってライン状に設けられている。
【０１８８】
次に、図１５（ａ）は、図２（ａ）に示す第１の実施形態に係る半導体装置の断面構造を模式的に示した図であり、スクライブ領域１０３を挟む２つのチップ領域１０２の周縁部を示している。尚、図１５（ａ）においては、一部の構成要素の図示を省略すると共に図２（ａ）と同じ構成要素には同じ符号を付し説明を省略する。図１５（ａ）に示すように、スクライブ領域１０３の層間絶縁膜１０７及び１０８にはアクセサリ配線１４０が設けられている。
【０１８９】
また、図１５（ｂ）は、図１５（ａ）と対応する平面図である。尚、図１５（ｂ）において、最上部にキャップ層１２５を備えたシールリング１０４については太い実線で模式的に示している。図１５（ｂ）に示すように、第１の実施形態の半導体装置において、シールリング１０４はスクライブ領域１０３に沿ってライン状に設けられている。
【０１９０】
図１４（ｂ）に示す従来の半導体装置の平面構成並びに図１５（ｂ）に示す第１の実施形態の半導体装置の平面構成に対して、図１６（ａ）〜（ｃ）は本実施形態に係る半導体装置のバリエーションの平面構成を示している。尚、図１６（ａ）〜（ｃ）においても、シールリング１０４については太い実線で模式的に示している。
【０１９１】
図１６（ａ）に示す平面構成の特徴は、シールリング１０４が基板１０１（つまりパッシベーション膜１０９）の上側から見て矩形状の凹凸を有していることである。
【０１９２】
図１６（ｂ）に示す平面構成の特徴は、シールリング１０４が基板１０１の上側から見て三角波状の凹凸を有していることである。
【０１９３】
図１６（ｃ）に示す平面構成の特徴は、シールリング１０４の側部に、スクライブ領域１０３の方向に延びる複数の突起が設けられていることである。すなわち、シールリング１０４は、スクライブ領域１０３の延びる方向に対して垂直な方向に複数の突起を有している。
【０１９４】
尚、図１６（ａ）〜（ｃ）のそれぞれに対応する半導体装置の断面構成は、断面を観察する箇所によりシールリング１０４の形成位置が水平方向に変化したり又はシールリング１０４の形成幅が変化する点を除いて、図１５（ａ）又は図２（ａ）に示す第１の実施形態と同様である。
【０１９５】
また、図１６（ａ）〜（ｃ）のそれぞれに対応する半導体装置の製造方法は、シールリング形成用のマスクパターンを図１６（ａ）〜（ｃ）のそれぞれに合わせて変化させる点を除いて、第１の実施形態（図４（ａ）〜（ｄ）、図５（ａ）〜（ｃ）及び図６（ａ）〜（ｃ）参照）と同様である。
【０１９６】
図１６（ａ）〜（ｃ）のいずれかに示す本実施形態のシールリング構造を有する半導体装置においては、チップ領域１０２を保護するシールリング１０４の障壁が、スクライブ領域１０３が延びる方向に対して平行な方向のみならず、垂直な方向や斜め方向にも設けられている。このため、ウェハのダイシング時にダイシング装置のブレードとパッシベーション膜１０９等の膜とが接触することによって生じる衝撃及び応力並びにそれらに起因して生じたウェハ（基板１０１）のクラック等が、シールリング１０４の側面（スクライブ領域１０３と対向する面）に沿って進行することを防ぐことができる。
【０１９７】
次に、図１７（ａ）は、図８（ａ）に示す第２の実施形態に係る半導体装置の断面構造を模式的に示した図であり、スクライブ領域２０３を挟む２つのチップ領域２０２の周縁部を示している。尚、図１７（ａ）においては、一部の構成要素の図示を省略すると共に図８（ａ）と同じ構成要素には同じ符号を付し説明を省略する。図１７（ａ）に示すように、スクライブ領域２０３の層間絶縁膜２０７及び２０８にはアクセサリ配線２４０が設けられている。
【０１９８】
また、図１７（ｂ）は、図１７（ａ）と対応する平面図である。尚、図１７（ｂ）において、最上部にキャップ層２２５ａ及び２２５ｂを備えたシールリング２０４ａ及び２０４ｂについては太い実線で模式的に示している。図１７（ｂ）に示すように、第２の実施形態の半導体装置において、シールリング２０４ａ及び２０４ｂはそれぞれスクライブ領域２０３に沿って２重のライン状に設けられている。
【０１９９】
図１７（ｂ）に示す第２の実施形態の半導体装置の平面構成に対して、図１８（ａ）〜（ｃ）は本実施形態に係る半導体装置のバリエーションの平面構成を示している。尚、図１８（ａ）〜（ｃ）においても、シールリング２０４ａ及び２０４ｂについては太い実線で模式的に示している。
【０２００】
図１８（ａ）に示す平面構成の特徴は、スクライブ領域２０３側のシールリング２０４ｂが基板２０１（つまりパッシベーション膜２０９）の上側から見て矩形状の凹凸を有していることである。
【０２０１】
図１８（ｂ）に示す平面構成の特徴は、スクライブ領域２０３側のシールリング２０４ｂが基板２０１の上側から見て三角波状の凹凸を有していることである。
【０２０２】
図１８（ｃ）に示す平面構成の特徴は、スクライブ領域２０３側のシールリング２０４ｂの側部に、スクライブ領域２０３の方向に延びる複数の突起が設けられていることである。すなわち、シールリング２０４ｂは、スクライブ領域２０３の延びる方向に対して垂直な方向に複数の突起を有している。
【０２０３】
尚、図１８（ａ）〜（ｃ）のそれぞれに対応する半導体装置の断面構成は、断面を観察する箇所によりシールリング２０４ｂの形成位置が水平方向に変化したり又はシールリング２０４ｂの形成幅が変化する点を除いて、図１７（ａ）又は図８（ａ）に示す第２の実施形態と同様である。
【０２０４】
また、図１８（ａ）〜（ｃ）のそれぞれに対応する半導体装置の製造方法は、シールリング形成用のマスクパターンを図１８（ａ）〜（ｃ）のそれぞれに合わせて変化させる点を除いて、第２の実施形態（図９（ａ）〜（ｄ）及び図１０（ａ）〜（ｃ））と同様である。
【０２０５】
図１８（ａ）〜（ｃ）のいずれかに示す本実施形態のシールリング構造を有する半導体装置によると、シールリング構造が２重になっていることによる第２の実施形態と同様の効果に加えて、次のような効果が得られる。すなわち、チップ領域２０２を保護するシールリング２０４ａ及び２０４ｂのうちスクライブ領域２０３側のシールリング２０４ｂの障壁が、スクライブ領域２０３が延びる方向に対して平行な方向のみならず、垂直な方向や斜め方向にも設けられている。このため、ウェハのダイシング時にダイシング装置のブレードとパッシベーション膜２０９等の膜とが接触することによって生じる衝撃及び応力並びにそれらに起因して生じたウェハ（基板２０１）のクラック等が、シールリング２０４ｂの側面（スクライブ領域２０３と対向する面）に沿って進行することを防ぐことができる。
【０２０６】
尚、図１８（ａ）〜（ｃ）のそれぞれに示す本実施形態のシールリング構造（２重構造）においては、ライン状の平面形状を有するシールリング２０４ａと、ライン状以外の他の平面形状を有するシールリング２０４ｂとの組み合わせについて説明した。しかし、シールリング２０４ａ及び２０４ｂのそれぞれが、ライン状以外の他の平面形状（同一でもよいし又は異なっていてもよい）を有していてもよい。また、少なくとも最も外側のシールリングがライン状以外の他の平面形状を有する３重以上のシールリング構造を用いてもよい。しかし、ライン状以外の他の平面形状を有する複数のシールリングを用いた場合又は３重以上のシールリング構造を用いた場合には、半導体装置（半導体チップ）の幅に占めるシールリング部分の幅が大きくなり、半導体装置の小型化に不利となる可能性がある。従って、図１８（ａ）〜（ｃ）のそれぞれに示す本実施形態のシールリング構造のように、ライン状の平面形状を有するシールリングと、ライン状以外の他の平面形状を有するシールリングとを組み合わせた２重のシールリング構造を用いることが好ましい。
【０２０７】
以上に説明したように、本発明の各実施形態によると、シールリングを構成するシールビアがチップ領域のデュアルダマシン型の配線構造に合わせて、当該配線層と同じ層間絶縁膜において一体的に形成されているため、シールビアは「つなぎ目」なく１つの層間絶縁膜を貫通するように設けられる。従って、シールリング全体として「つなぎ目」の数を低減することができる。よって、「つなぎ目」からの不純物等の侵入を、「つなぎ目」が多いシールリング構造と比較してより防ぐことができるため、より強固なシールリング構造を実現できる。すなわち、ダイシング時におけるチップ領域内への衝撃の伝播を抑制できると共に外部からチップ領域内への不純物等の侵入を防止できる。
【０２０８】
また、本発明の各実施形態において、シールリングの最上部にキャップ層を設けたり、シールリングを構成するシールビアを枝分かれさせたり、シールビアをチップ領域のデュアルダマシン構造に合わせて形成したり、又は複数のシールリングがチップ領域を多重に取り囲む構成を用いたりすることによって、ウェハをスクライブ領域に沿ってダイシングして個々のチップを取り出す際にチップ領域がダメージを受けること又はチップ領域の一部が破損することをより確実に防ぐことができる。その結果、ダイシング時にスクライブ領域が受ける衝撃がチップ領域内に伝播することを防ぎ、それによりチップ領域内のＩＣ回路や配線層等が傷つくことを防ぐことができるので、半導体装置（チップ）の歩留まりを向上させることができると共に、高精度のチップを提供することができる。
【０２０９】
また、本発明の各実施形態において、チップ領域の周縁部（チップ領域におけるスクライブ領域との境界付近）にシールリングを設けたが、スクライブ領域のうちダイシング後も半導体装置（半導体チップ）の端部として残る部分（つまりスクライブ領域におけるチップ領域との境界付近）にシールリングを設けてもよい。
【産業上の利用可能性】
【０２１０】
以上に説明したように、本発明は、チップ領域を取り囲むように形成されたシールリングを有する半導体装置およびその製造方法に関し、本発明の適用により、ウェハを個々のチップに分割する際のダイシングによってチップ（半導体装置）側面に生じる欠けや割れ等がチップ領域内に伝播することを防止できるという効果が得られ、非常に有用である。
【図面の簡単な説明】
【０２１１】
【図１】本発明の第１の実施形態に係る半導体装置が設けられているウェハの一部分を示す平面図である。
【図２】（ａ）及び（ｂ）は、図１のＡＡ’線の断面構造（チップ領域の周縁部に位置するシールリング部分を含む半導体装置端部の断面構造）のバリエーションを示す図である。
【図３】（ａ）は、図１のＡＡ’線の断面構造（チップ領域の周縁部に位置するシールリング部分を含む半導体装置端部の断面構造）のバリエーションを示す図であり、（ｂ）は、図２（ａ）又は図２（ｂ）に示す構造における一のビアと該ビアと同じ層に設けられたシールビアとの平面構成を模式的に示した図である。
【図４】（ａ）〜（ｄ）は本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図５】（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図６】（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図７】本発明の第２の実施形態に係る半導体装置が設けられているウェハの一部分を示す平面図である。
【図８】（ａ）及び（ｂ）は、図７のＢＢ’線の断面構造（チップ領域の周縁部に位置するシールリング部分を含む半導体装置端部の断面構造）のバリエーションを示す図である。
【図９】（ａ）〜（ｄ）は本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１０】（ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１１】（ａ）は本発明の第２の実施形態に係る半導体装置の構造を上側から見た平面図であり、（ｂ）は、（ａ）のＣ−Ｃ’線におけるチップ表面部の断面図である。
【図１２】（ａ）は、本発明の第２の実施形態の第１変形例に係る半導体装置の断面図であり、（ｂ）は、本発明の第２の実施形態の第２変形例に係る半導体装置の断面図である。
【図１３】本発明の第２の実施形態の第３変形例に係る半導体装置の断面図である。
【図１４】（ａ）は、図１９に示す従来の半導体装置の断面構造を模式的に示した図であり、（ｂ）は（ａ）と対応する平面図である。
【図１５】（ａ）は、図２（ａ）に示す本発明の第１の実施形態に係る半導体装置の断面構造を模式的に示した図であり、（ｂ）は（ａ）と対応する平面図である。
【図１６】（ａ）〜（ｃ）は本発明の第３の実施形態に係る半導体装置のバリエーションを示す平面図である。
【図１７】（ａ）は、図８（ａ）に示す本発明の第２の実施形態に係る半導体装置の断面構造を模式的に示した図であり、（ｂ）は（ａ）と対応する平面図である。
【図１８】（ａ）〜（ｃ）は本発明の第３の実施形態に係る半導体装置のバリエーションを示す平面図である。
【図１９】従来の半導体装置の断面図である。
【符号の説明】
【０２１２】
１０１  ウェハ（基板）
１０２  チップ領域
１０３  スクライブ領域
１０４  シールリング
１０５  第１の層間絶縁膜
１０５ａ  ビアホール
１０５ｂ  溝状凹部
１０６  第２の層間絶縁膜
１０６ａ、１０６ｂ  配線溝
１０７  第３の層間絶縁膜
１０７ａ  ビアホール
１０７ｂ  溝状凹部
１０７ｃ  配線溝
１０８  第４の層間絶縁膜
１０９  パッシベーション膜
１１０  活性層
１１１  第１のビア
１１２  第１の配線
１１３  第２のビア
１１４  第２の配線
１１５  第３のビア
１１６  第３の配線
１１７  パッド電極
１２０  導電層
１２１  第１のシールビア
１２１ａ  枝分かれした第１のシールビア
１２１ｂ  枝分かれした第１のシールビア
１２２  第１のシール配線
１２３  第２のシールビア
１２３ａ  枝分かれした第２のシールビア
１２３ｂ  枝分かれした第２のシールビア
１２４  第３のシールビア
１２４ａ  枝分かれした第３のシールビア
１２４ｂ  枝分かれした第３のシールビア
１２５  キャップ層
１２６  第２のシールビア
１２７  第２のシール配線
１２８  第３のシールビア
１２９  第３のシール配線
１３０  レジスト膜
１４０  アクセサリ配線
２０１  ウェハ（基板）
２０１Ａ  半導体チップ
２０２  チップ領域
２０３  スクライブ領域
２０４ａ、２０４ｂ  シールリング
２０５  第１の層間絶縁膜
２０５ａ  ビアホール
２０５ｂ、２０５ｃ  溝状凹部
２０６  第２の層間絶縁膜
２０６ａ、２０６ｂ、２０６ｃ  配線溝
２０７  第３の層間絶縁膜
２０７ａ  ビアホール
２０７ｂ、２０７ｃ  溝状凹部
２０８  第４の層間絶縁膜
２０９  パッシベーション膜
２１０  活性層
２１１  第１のビア
２１２  第１の配線
２１３  第２のビア
２１４  第２の配線
２１５  第３のビア
２１６  第３の配線
２１７  パッド電極
２２０ａ、２２０ｂ  導電層
２２１ａ、２２１ｂ  第１のシールビア
２２１ａ１、２２１ａ２、２２１ｂ１、２２１ｂ２  枝分かれした第１のシールビア
２２２ａ、２２２ｂ  第１のシール配線
２２３ａ、２２３ｂ  第２のシールビア
２２３ａ１、２２３ａ２、２２３ｂ１、２２３ｂ２  枝分かれした第２のシールビア
２２４ａ、２２４ｂ  第３のシールビア
２２４ａ１、２２４ａ２、２２４ｂ１、２２４ｂ２  枝分かれした第３のシールビア
２２５ａ、２２５ｂ  キャップ層
２３０  レジスト膜
２３１  素子分離
２３２  ゲート絶縁膜
２３３  ゲート電極
２３４  絶縁性サイドウォール
２４０  アクセサリ配線
【図１】
2005167198.tif 000003
【図２】
2005167198.tif 000004
【図３】
2005167198.tif 000005
【図４】
2005167198.tif 000006
【図５】
2005167198.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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