(57)【要約】【課題】ビット線を周辺回路領域の配線と異なる配線層でしかも下層に形成することで、ビット線のみに磁性体層からなるクラッド構造を形成することが可能となり、ビット線で発生させた電流磁場の効率的利用により低消費電力化を可能にする。【解決手段】半導体素子基板１０にメモリセル領域２と周辺回路領域３とが搭載された磁気記憶装置１であって、メモリセル領域２は、書き込みワード線１１と、それと立体的に交差するビット線１２と、書き込みワード線１１とビット線１２との交差領域に設けた磁気抵抗効果素子１３とを備え、周辺回路領域３の配線７１はビット線１２と異なる層の配線層からなり、かつビット線１２は周辺回路領域３の配線７１より下層の配線層で形成され、メモリセル領域２内のビット線１２の両側面および磁気抵抗効果素子１３に対向する面とは反対側の面に高透磁率層からなる磁性体層５３，５７が形成されている。【選択図】図１
2005294723.tif 000002
【特許請求の範囲】
【請求項１】
同一基板にメモリセル領域と周辺回路領域とが搭載された磁気記憶装置であって、
前記メモリセル領域は、
第１配線と、
前記第１配線と立体的に交差する第２配線と、
前記第１配線と前記第２配線との交差領域に磁気スピンの情報を記憶しかつ再生する磁気抵抗効果型の記憶素子とを備え、
前記周辺回路領域の配線は前記第２配線と異なる層の配線層からなり、かつ前記第２配線は前記周辺回路領域の配線より下層の配線層で形成され、
前記メモリセル領域内の前記第２配線の両側面および前記記憶素子に対向する面とは反対側の面に高透磁率層からなる磁性体層が形成されている
ことを特徴とする磁気記憶装置。
【請求項２】
前記第２配線の上面の一部と前記周辺回路領域における配線の下面の一部とが電気的に直接接続されている
ことを特徴とする請求項１記載の磁気記憶装置。
【請求項３】
前記第２配線と前記周辺回路領域の配線とが接続されている領域の前記磁性体層は除去されている
ことを特徴とする請求項１記載の磁気記憶装置。
【請求項４】
同一基板にメモリセル領域と周辺回路領域とを形成する磁気記憶装置の製造方法であり、
前記メモリセル領域を形成する工程は、
第１配線を形成する工程と、
トンネル絶縁層を強磁性体で挟んでなるもので前記第１配線と電気的に絶縁された磁気抵抗効果型の記憶素子を形成する工程と、
前記記憶素子と電気的に接続するもので前記記憶素子を間にして前記第１配線と立体的に交差する第２配線を形成する工程とを備え、
前記第２配線を形成する工程は、
前記基板のメモリセル領域に配線溝を形成する工程と、
前記配線溝の側面に高透磁率層からなる磁性体層を形成する工程と、
前記配線溝の側面に前記磁性体層を介して前記配線溝を埋め込む第２配線を形成する工程と、
前記第２配線上に高透磁率層からなる磁性体層を形成する工程とを備え、
前記周辺回路領域の配線は前記第２配線を形成する工程の後に行われる
ことを特徴とする磁気記憶装置の製造方法。
【請求項５】
前記周辺回路領域の配線は、前記第２配線上を覆う絶縁膜に配線溝を形成し、該配線溝に配線材料を埋め込んで形成されるもので、
前記配線溝の底部の一部に前記第２配線の上面の一部が露出するように前記配線溝を形成する
ことを特徴とする請求項４記載の磁気記憶装置の製造方法。
【請求項６】
前記配線溝を形成した後、前記第２配線と前記周辺回路領域の配線とが接続される領域の前記磁性体層を除去する
ことを特徴とする請求項４記載の磁気記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁気記憶装置および磁気記憶装置の製造方法に関し、詳しくは強磁性体のスピン方向が平行もしくは反平行によって抵抗値が変化することを利用して情報を記憶する不揮発性の磁気記憶装置および磁気記憶装置の製造方法に関するものである。
【背景技術】
【０００２】
情報通信機器、特に携帯端末などの個人用小型機器の飛躍的な普及にともない、これを構成するメモリ素子やロジック素子等の素子には、高集積化、高速化、低消費電力化など、一層の高性能化が要求されている。特に不揮発性メモリはユビキタス時代に必要不可欠の素子と考えられている。例えば、電源の消耗やトラブル、サーバーとネットワークが何らかの障害により切断された場合であっても、不揮発性メモリは個人の重要な情報を保護することができる。そして、不揮発性メモリの高密度化、大容量化は、可動部分の存在により本質的に小型化が不可能なハードディスクや光ディスクを置き換える技術としてますます重要になってきている。
【０００３】
また、最近の携帯機器は不要な回路ブロックをスタンバイ状態にしてでき得る限り消費電力を抑えようと設計されているが、高速ネットワークメモリと大容量ストレージメモリを兼ねることができる不揮発性メモリが実現できれば、消費電力とメモリとの無駄を無くすことができる。また、電源を入れると瞬時に起動できる、いわゆるインスタント・オン機能も高速の大容量不揮発性メモリが実現できれば可能になってくる。
【０００４】
不揮発性メモリとしては、半導体を用いたフラッシュメモリや、強誘電体を用いたＦＲＡＭ（Ferro electric Random Access Memory）などがあげられる。しかしながら、フラッシュメモリは、書き込み速度がμ秒の桁であるため遅いという欠点がある。また構造が複雑なために高集積化が困難であり、しかも、アクセス時間が１００ｎｓ程度と遅いという欠点がある。一方、ＦＲＡＭにおいては、書き換え可能回数が１０12回〜１０14回で完全にスタティックランダムアクセスメモリ（ＤＲＡＭ）やダイナミックランダムアクセスメモリ（ＳＲＡＭ）に置き換えるには耐久性が低いという問題が指摘されている。また、強誘電体キャパシタの微細加工が難しいという課題も指摘されている。
【０００５】
これらの欠点を有さない不揮発性メモリとして注目されているのが、ＭＲＡＭ（Magnetic Random Access Memory）もしくはＭＲ（Magneto Resistance）メモリと呼ばれる磁気メモリであり、近年のトンネル磁気抵抗効果素子（以下、ＴＭＲ：という、ＴＭＲはTunnel Magnetic Resistanceの略）材料の特性向上により注目を集めるようになってきている（例えば、非特許文献１参照。）。
【０００６】
ＭＲＡＭは、構造が単純であるため高集積化が容易であり、また磁気モーメントの回転により記憶を行うために、書き換え回数が大であると予測されている。またアクセス時間についても、非常に高速であることが予想され、既に１００ＭＨｚで動作可能であることが報告されている（例えば、非特許文献２参照。）。また、ＧＭＲ効果により高出力が得られるようになった現在では、大きく改善されてきている。
【０００７】
上述の通り、高速化・高集積化が容易という長所を有するＭＲＡＭではあるが、書き込みは、ＴＭＲ素子に近接させて設けられたビット線と書き込み用ワード線に電流を流し、その発生磁界によって行う。ＴＭＲ素子の記憶層（記憶層）の反転磁界は材料にもよるが、１．５８ｋＡ／ｍ〜１５．８ｋＡ／ｍ（２０Ｏｅ〜２００Ｏｅ）が必要であり、このときの電流は数ｍＡから数十ｍＡになる。これは消費電流の増大につながり、素子の低寿命化、発熱、消費電力の増加という半導体素子にとってはデメリットとなることが多い。
【０００８】
この消費電流が増大する問題を解決するために、書き込みワード線およびビット線の周りを磁性体層でシールドして、電流が発生する磁束を集中させる構造（以下 クラッド構造という）が提案されている（例えば、特許文献１参照。）。
【０００９】
図５に磁性体層により形成されるクラッド構造を用いたＭＲＡＭの一部を簡略化して示す概略斜視図を示す。図５に示すように、ワード線１１１の周りに対して、磁気抵抗効果型の記憶素子（例えばＴＭＲ素子）１１３側の面以外を第１磁性体層１５１で覆い磁束を記憶素子１１３に集中させるクラッド構造を形成している。同様に、ビット線１１２の周りに対して、記憶素子１１３側の面以外を第２磁性体層１５３で覆い磁束を記憶素子１１３に集中させるクラッド構造を形成している。
【００１０】
しかしながら、クラッド構造を用いることによって、磁場効率を高め素子の書き込み電流値を低減することが可能になる一方、メモリセル以外の周辺回路領域において、配線の周りを磁性層で覆うプロセスを適用した場合、プロセスが複雑になるため、微細な配線に適用することが困難になり高集積化を阻害する懸念がある。また、周辺回路領域では磁性層が配線面積を低減する為に配線抵抗を増加する懸念もある。この課題は、メモリセル部分のみにクラッド構造を形成して、メモリセル以外の周辺回路部にはクラッド構造を形成しない構造を有することによって解決することが可能になると考えられる。
【００１１】
次に、一般的なＭＲＡＭデバイスの断面構造を図６の概略構成断面図によって説明する。図６に示すように、メモリセル領域２のビット線２１２と、周辺回路領域３の配線２７１は同一マスクを用いてパターニングされ、同一配線層に形成される構造が一般的となっている。上記構成のビット線２１２において、メモリセル領域のみにクラッド構造を形成しようとする場合、例えば選択的にメモリセル部のみにクラッド材料となる磁性体膜を成膜するという方法が考えられる。また、メモリセル領域のビット線と周辺回路領域の配線を同一配線層で異なるマスクを用いて形成する方法が考えられる。
【００１２】
【特許文献１】特開２００２−２４６５６６号公報
【非特許文献１】Wang et al.,著  “Feasibility of Ultra-Dense Spin-Tunneling Random Access Memory” IEEE Transaction on Magnetics 33 [6] (Nov. 1997) p4498-4512
【非特許文献２】R.Scheuerlein et al,著  “TA7.2 A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell”2000 IEEE International Solid-State Circuits Conference Digest of Papers (Feb.2000) p128-129
【発明の開示】
【発明が解決しようとする課題】
【００１３】
解決しようとする問題点は、メモリセル領域のビット線のみに磁性体層からなるクラッド構造を形成するための簡単なプロセスを構築することが困難な点である。以下、上記課題について、具体的に図７〜図９の製造工程図によって説明する。
【００１４】
図７（１）に示すように、選択素子として機能する絶縁ゲート型電界効果トランジスタ（以下、トランジスタという）（図示せず）、センス線（図示せず）、上記選択素子やセンス線等に接続される各種接続電極（図示せず）等が形成された半導体素子基板１０がある。この半導体素子基板１０上には第１絶縁膜４１が形成され、この第１絶縁膜４１には、第１配線（以下、書き込みワード線１１という）、磁気抵抗効果素子と選択素子に接続される接続電極３１等が形成されている。また、第１絶縁膜４１には位置合わせマーク８１等が形成されていてもよい。上記書き込みワード線１１は、後に説明する磁気抵抗効果素子１３側を除く側壁および下面に、バリアメタル層、磁性体層、バリアメタル層からなる積層膜５１が形成されている。さらに第１絶縁膜４１上には第２絶縁膜４２が形成され、この第２絶縁膜４２には、接続電極３１の一部に接続される接続電極３２が形成されている。さらに、上記第２絶縁膜４２上には、選択素子のトランジスタの拡散層に接続する接続電極を介して接続されるバイパス線１５が形成されている。このバイパス線１５は、例えば、導電層、反強磁性体層を積層したものからなり、上記書き込みワード線１１と後に説明するビット線１２との交差（例えば直交）領域における上記反強磁性体層上には磁気抵抗効果型の記憶素子（以下、磁気抵抗効果素子１３という）が形成されている。この磁気抵抗効果素子１３上には電極（図示せず）が形成され、磁気記憶装置１３は第３絶縁膜４３により被覆されている。そして第３絶縁膜４３表面は、上記電極が露出されるように、平坦化されている。
【００１５】
次に、上記第３絶縁膜４３上にストッパ層４４１を成膜した後、層間絶縁膜４４２を成膜した第４絶縁膜４４を形成する。上記ストッパ層４４１は例えば窒化シリコン（ＳｉＮ）膜で形成され、上記層間絶縁膜４４２は、例えば、酸化シリコン（ＳｉＯ2）膜、フッ素を含む酸化シリコン（ＳｉＯＦ）膜、炭素を含む酸化シリコン（ＳｉＯＣ）膜、有機化合物膜などの絶縁材料膜を用いることができ、それらの材料膜のいくつかを積層した膜であってもよい。
【００１６】
次に、図７（２）に示すように、上記第４絶縁膜４４にビット線を形成するための配線溝４４５および周辺回路領域の配線を形成するための配線溝４４６を形成する。例えば、配線溝４４５の底部には一部の接続電極３１に達する接続孔４４７も形成する。その後、例えばスパッタリング法を用いて、上記各配線溝４４５、４４６、接続孔４４７の内面にバリアメタル層５２、磁性体層５３を成膜した後に、異方性エッチングによって、第４絶縁膜４４の上および配線溝４４５、４４６底部および接続孔４４７底部の磁性体層５３を除去する。その結果、配線溝４４５、４４６、接続孔４４７の各側壁に磁性体層５３が残される。
【００１７】
次に、図７（３）に示すように、メモリセル領域を被覆するように、レジストマスク９１を形成する。
【００１８】
次に、図８（４）に示すように、上記レジストマスク９１をエッチングマスクに用いて、周辺回路領域の配線溝４４６、接続孔４４７の各側壁に形成されている磁性体層〔前記図７（２）参照〕をエッチングして除去する。上記エッチングは、例えばフッ酸過酸化水素水等の薬液処理により行うことができる。この薬液処理では、磁性体層５３は選択的にエッチング除去され、レジストマスク９１、第４絶縁膜４４、第３絶縁膜４３、接続電極３１は十分にエッチング耐性を有する必要があるので、プロセスや材料の選択が課題となる。
【００１９】
次に、図８（５）に示すように、上記レジストマスク９１〔前記図７の（３）参照〕を、例えば有機洗浄等によって除去する。上記レジストマスク９１の除去では、第４絶縁膜４４、第３絶縁膜４３、接続電極３１、配線溝４４５底部に露出する材料（例えば磁気抵抗効果素子１３上に形成された電極、第３絶縁膜４３、磁性体層５３等）は、十分にエッチング耐性を有する必要があるので、プロセスや材料の選択が課題となる。
【００２０】
次に、図８（６）に示すように、上記各配線溝４４５、４４６および接続孔４４７の内面にバリアメタル層５４を形成する。次いで、例えば銅シード層（図示せず）を成膜した後に電解めっきにより銅膜を成膜して、上記各配線溝４４５、４４６および接続孔４４７を銅膜５５で埋め込む。その後、第４絶縁膜４４上の余剰な銅膜（銅シード層も含む）５５およびバリアメタル層５４を、例えば化学的機械研磨法を用いて除去して、各配線溝４４５、４４６にビット線１２および周辺回路領域の配線７１を形成するとともに、上記接続孔４４７内部に配線７１底部に接続するプラグ３３を形成する。
【００２１】
次に、図９（７）に示すように、上記ビット線１２、配線７１を被覆するように、バリアメタル層５６、磁性体層５７、ハードマスク層５８を形成した後、通常のリソグラフィー技術とエッチング技術とによってハードマスク層５８をパターニングし、さらにパターニングしたハードマスク層５８をエッチングマスクに用いて、ビット線１２上を被覆するように上記磁性体層５７および上記バリアメタル層５６を加工して、キャップ構造を形成する。すなわち、配線７１上からハードマスク層５８、磁性体層５７、バリアメタル層５６は除去される。この結果、ビット線１２の側壁および上部を磁性体層５３、５７で覆う構造を形成することが可能になる。ただし、このプロセスを用いる場合には、周辺回路領域の配線７１の表面に対してもエッチング処理を施すことになり、エッチングおよび後処理のプロセス条件の選択が課題となる。またこの処理によって、配線７１に対してダメージがはいるので、配線７１の信頼性も懸念される。
【００２２】
次に、図９（８）に示すように、ビット線１２および配線７１を被覆するように、ストッパ層４５１および層間絶縁膜４５２を成膜して第５絶縁膜４５を形成する。次いで、第５絶縁膜４５にビット線１２と周辺回路領域の配線７１とを接続するための接続配線を形成する配線溝４５６を形成する。次いで、上記配線溝４５６の内面にバリアメタル層５９を形成し、さらに、例えば銅シード層（図示せず）を成膜した後に電解めっきにより銅を堆積して、上記配線溝４５６を銅膜６０で埋め込む。その後、第５絶縁膜４５上の余剰な銅膜（銅シード層も含む）６０およびバリアメタル層５９を、例えば化学的機械研磨法を用いて除去して、配線溝４５６にビット線１２と周辺回路領域の配線７１とを接続する接続配線７２を形成する。
【００２３】
上記製造方法では、マスク工程は、ビット線と周辺回路領域の配線を形成するための配線溝の形成工程、周辺回路領域の磁性体層をエッチング除去するためのレジストマスクの形成工程、ビット線１２上にのみ磁性体層をパターニングして形成する工程、接続配線７２を形成するための配線溝４５６の形成工程の４工程で必要になり、ビット線形成工程以降の製造工程に占めるマスク工程の負荷が大きくなる。そのため、製造コストが高くなるという課題がある。
【００２４】
次に、磁気記憶装置の別の製造方法における課題を以下に説明する。この製造方法では、同一配線層を異なるマスクを用いてメモリセル領域のビット線と周辺回路領域の配線とを形成する。この場合、通常、銅配線を用いるため、配線溝に銅を埋め込んで形成する溝配線技術を用いる。このため、同一の配線層に対して２度の化学的機械研磨（以下、ＣＭＰという）工程を行う必要が生じるので、配線周辺の絶縁膜にディッシング等が発生するのを排除することが難しく、絶縁膜の平坦性や研磨制御性等に問題が生じるという点である。以下、上記課題について、具体的に図１０〜図１１の製造工程図によって説明する。
【００２５】
図１０（１）に示すように、選択素子として機能する絶縁ゲート型電界効果トランジスタ（以下、トランジスタという）（図示せず）、センス線（図示せず）、上記選択素子やセンス線等に接続される各種接続電極（図示せず）等が形成された半導体素子基板１０がある。この半導体素子基板１０上には第１絶縁膜４１が形成され、この第１絶縁膜４１には、第１配線（以下、書き込みワード線１１という）、磁気抵抗効果素子と選択素子に接続される接続電極３１等が形成されている。また、第１絶縁膜４１には位置合わせマーク８１等が形成されていてもよい。上記書き込みワード線１１は、後に説明する磁気抵抗効果素子１３側を除く側壁および下面に、バリアメタル層、磁性体層、バリアメタル層からなる積層膜５１が形成されている。さらに第１絶縁膜４１上には第２絶縁膜４２が形成され、この第２絶縁膜４２には、接続電極３１の一部に接続される接続電極３２が形成されている。さらに、上記第２絶縁膜４２上には、選択素子のトランジスタの拡散層に接続する接続電極を介して接続されるバイパス線１５が形成されている。このバイパス線１５は、例えば、導電層、反強磁性体層を積層したものからなり、上記書き込みワード線１１と後に説明するビット線１２との交差（例えば直交）領域における上記反強磁性体層上には磁気抵抗効果型の記憶素子（以下、磁気抵抗効果素子１３という）が形成されている。この磁気抵抗効果素子１３上には電極（図示せず）が形成され、磁気記憶装置１３は第３絶縁膜４３により被覆されている。そして第３絶縁膜４３表面は、上記電極が露出されるように、平坦化されている。
【００２６】
次に、上記第３絶縁膜４３上にストッパ層４４１を成膜した後、層間絶縁膜４４２を成膜した第４絶縁膜４４を形成する。上記ストッパ層４４１は例えば窒化シリコン（ＳｉＮ）膜で形成され、上記層間絶縁膜４４２は、例えば、酸化シリコン（ＳｉＯ2）膜、フッ素を含む酸化シリコン（ＳｉＯＦ）膜、炭素を含む酸化シリコン（ＳｉＯＣ）膜、有機化合物膜などの絶縁材料膜を用いることができ、それらの材料膜のいくつかを積層した膜であってもよい。
【００２７】
次に、図１０（２）に示すように、上記第４絶縁膜４４に周辺回路領域の配線を形成するための配線溝４４６を形成する。例えば、配線溝４４６の底部には一部の接続電極３１に達する接続孔４４７も形成する。その後、例えばスパッタリング法を用いて、上記配線溝４４６、接続孔４４７の内面にバリアメタル層５９を成膜する。次いで、例えば銅シード層（図示せず）を成膜した後に電解めっきにより銅膜を成膜して、上記配線溝４４６、接続孔４４７を銅膜６０で埋め込む。その後、第４絶縁膜４４上の余剰な銅膜（銅シード層も含む）６０およびバリアメタル層５９を、例えば化学的機械研磨法を用いて除去して、配線溝４４６に周辺回路領域の配線７１を形成するとともに、上記接続孔４４７内部に配線７１底部に接続するプラグ３３を形成する。次いで、上記配線７１を被覆するように、第４絶縁膜４４上にストッパ層４５１を形成する。
【００２８】
次に、図１０（３）に示すように、上記ストッパ層４５１および第４絶縁膜４４にビット線を形成するための配線溝４４５を形成する。その後、例えばスパッタリング法を用いて、上記配線溝４４５の内面にバリアメタル層５２、磁性体層５３を成膜する。
【００２９】
次に、図１１（４）に示すように、異方性エッチングによって、ストッパ層４５１上および配線溝４４５底部の磁性体層５３を除去する。その結果、配線溝４４５の側壁にバリアメタル層５２を介して磁性体層５３が残される。この工程では、エッチバックおよびその後処理によるプロセスダメージが周辺回路領域の配線７１に入る懸念があるので、周辺回路領域上層のストッパ層４５１が残っているほうが望ましい。それを実現できるストッパ層４５１の膜厚および材料、そしてエッチバックおよび後処理時のプロセス条件の選択が課題となる。
【００３０】
次に、図１１（５）に示すように、上記配線溝４４５の内面にバリアメタル層５４を形成する。次いで、例えば銅シード層（図示せず）を成膜した後に電解めっきにより銅膜を成膜して、上記配線溝４４５を銅膜６０で埋め込む。その後、ストッパ層４５１上の余剰な銅膜（銅シード層も含む）５５およびバリアメタル層５４を、例えば化学的機械研磨法を用いて除去して、配線溝４４５にビット線１２を形成する。この工程では、ＣＭＰ処理によるプロセスダメージが周辺回路領域の配線７１にはいる懸念があるので、周辺回路領域上層のストッパ層４５１が残っているほうが望ましい。それを実現できるストッパ層４５１の膜厚および材料、そしてＣＭＰ処理時のプロセス条件の選択が課題となる。
【００３１】
次に、図１１（６）に示すように、上記ビット線１２を被覆するように、バリアメタル層５６、磁性体層６７、ハードマスク層５８を形成した後、通常のリソグラフィー技術とエッチング技術とによってハードマスク層５８をパターニングし、さらにパターニングしたハードマスク層５８をエッチングマスクに用いて、ビット線１２上を被覆するように上記磁性体層５７および上記バリアメタル層５６を加工して、キャップ構造を形成する。この結果、ビット線１２の側壁および上部を磁性体層５３、５７で覆う構造を形成することが可能になる。ただし、このプロセスを用いる場合には、エッチングおよび後処理によるプロセスダメージが周辺回路領域の配線７１にはいる懸念があるので、周辺回路領域上層のストッパ層４５１が残っているほうが望ましい。ストッパ層４５１の膜厚および材料、そして、エッチングおよび後処理のプロセス条件の選択が課題となる
【００３２】
その後、前記図９（７）〜（８）によって説明した製造工程により、ビット線１２と周辺回路領域の配線７１とを接続する接続配線（図示せず）を形成する。
【００３３】
上記製造方法における周辺回路およびビット線の形成工程では、マスク工程は、周辺回路領域の配線を形成するための配線溝の形成工程、ビット線を形成するための配線溝の形成工程、ビット線１２上にのみ磁性体層をパターニングして形成する工程、接続配線を形成するための配線溝の形成工程の４工程で必要になり、周辺回路領域の配線形成工程以降の製造工程に占めるマスク工程の負荷が大きくなる。そのため、製造コストが高くなるという課題がある。
【課題を解決するための手段】
【００３４】
本発明の磁気記憶装置は、同一基板にメモリセル領域と周辺回路領域とが搭載された磁気記憶装置であって、前記メモリセル領域は、第１配線と、前記第１配線と立体的に交差する第２配線と、前記第１配線と前記第２配線との交差領域に磁気スピンの情報を記憶しかつ再生する磁気抵抗効果型の記憶素子とを備え、前記周辺回路領域の配線は前記第２配線と異なる層の配線層からなり、かつ前記第２配線は前記周辺回路領域の配線より下層の配線層で形成され、前記メモリセル領域内の前記第２配線の両側面および前記記憶素子に対向する面とは反対側の面に高透磁率層からなる磁性体層が形成されていることを最も主要な特徴とする。
【００３５】
本発明の磁気記憶装置の製造方法は、同一基板にメモリセル領域と周辺回路領域とを形成する磁気記憶装置の製造方法であり、前記メモリセル領域を形成する工程は、第１配線を形成する工程と、トンネル絶縁層を強磁性体で挟んでなるもので前記第１配線と電気的に絶縁された磁気抵抗効果型の記憶素子を形成する工程と、前記磁気抵抗効果型の記憶素子と電気的に接続するもので前記磁気抵抗効果型の記憶素子を間にして前記第１配線と立体的に交差する第２配線を形成する工程とを備え、前記第２配線を形成する工程は、前記基板のメモリセル領域に配線溝を形成する工程と、前記配線溝の側面に高透磁率層からなる磁性体層を形成する工程と、前記配線溝の側面に前記磁性体層を介して前記配線溝を埋め込む第２配線を形成する工程と、前記第２配線上に高透磁率層からなる磁性体層を形成する工程とを備え、前記周辺回路領域の配線は前記第２配線を形成する工程の後に行われることを最も主要な特徴とする。
【発明の効果】
【００３６】
本発明の磁気記憶装置は、周辺回路領域の配線はメモリセル領域の第２配線と異なる層の配線層からなるため、周辺回路領域には形成せずにメモリセル領域の第２配線に磁性体層からなるクラッド構造を形成できるという利点がある。また、第２配線は周辺回路領域の配線より下層の配線層で形成されているため、第２配線を磁気抵抗効果型の記憶素子に近づけて形成することができるので、第２配線で発生される磁場の利用効率を高めることができる。さらに、メモリセル領域内の第２配線の両側面および記憶素子に対向する面とは反対側の面に高透磁率層からなる磁性体層が形成されているため、磁性体層によって漏れ磁界を低減することができるので、第２配線で発生される磁場の利用効率が高めることができる。よって、記憶素子への書き込み電流値が低減される。しかも、配線を被覆する磁性体層は、メモリセル領域内のみに形成されていて、それ以外の周辺回路領域には形成されていない。そのため、周辺回路領域における磁性体層の影響を排除できるという利点がある。例えば、周辺回路領域の配線は、配線周りに磁性体層を形成しない分だけ配線の高集積化が可能になる。言い換えれば、磁性体層が形成されることによる配線断面積の低減を無くすことができるので、その分、配線断面積を増加することにより配線抵抗が低減される。これによって、消費電力の低減、発熱量の低減がなされる。また、周辺回路領域における配線の構造が単純な構造となるので、配線抵抗値も通常のＣＭＯＳプロセスと同レベルを得ることが可能になる。
【００３７】
本発明の磁気記憶装置の製造方法は、第２配線の側面と第２配線上に高透磁率層からなる磁性体層を形成するため、その磁性体層によって漏れ磁界を低減することができるので、第２配線で発生される磁場の利用効率を高めることができるようになり、記憶素子への書き込み電流値が低減されるという利点がある。また、周辺回路領域の配線は第２配線を形成する工程の後に行われるため、第２配線に形成される磁性体層の形成工程に関係なく周辺回路領域の配線を形成することができるので、周辺回路領域において磁性体層の影響を受けない配線形成ができるという利点がある。よって、周辺回路領域の配線は、磁性体層が形成されない分だけ、配線断面積を増加させることで配線抵抗を低減することができる。これによって、消費電力の低減、発熱量の低減ができるという利点がある。また、第２配線は磁気抵抗効果型の記憶素子に近づけて形成することができるので、第２配線で発生される磁場の利用効率を高めることができる。よって、記憶素子への書き込み電流値を低減できるという利点がある。また、周辺回路領域における配線の構造が単純な構造となるので、従来の配線形成技術を用いることが可能となり、また配線抵抗値も通常のＣＭＯＳプロセスと同レベルを得ることが可能になる。
【発明を実施するための最良の形態】
【００３８】
ビット線にクラッド構造を形成し、周辺回路領域の配線にクラッド構造を形成しない構造を簡単なプロセスで実現するという目的を、周辺回路領域の配線をビット線と異なる層の配線層で形成し、かつビット線は周辺回路領域の配線より下層の配線層で形成し、またメモリセル領域内のビット線の両側面および磁気抵抗効果素子に対向する面とは反対側の面に高透磁率層からなる磁性体層を形成することで、プロセス的な負荷を高めることなく実現した。
【実施例１】
【００３９】
本発明の磁気記憶装置に係る一実施例を、図１の概略構成断面図によって説明する。
【００４０】
図１に示すように、選択素子として機能する絶縁ゲート型電界効果トランジスタ（以下、トランジスタという）（図示せず）、センス線（図示せず）、上記選択素子やセンス線等に接続される各種接続電極（図示せず）等が形成された半導体素子基板１０がある。この半導体素子基板１０上には第１絶縁膜４１が形成され、この第１絶縁膜４１には、第１配線（以下、書き込みワード線１１という）、磁気抵抗効果素子と選択素子に接続される接続電極３１等が形成されている。また、第１絶縁膜４１には位置合わせマーク８１等が形成されていてもよい。上記書き込みワード線１１は、後に説明する磁気抵抗効果素子１３側を除く側壁および下面に、バリアメタル層、磁性体層、バリアメタル層からなる積層膜５１が形成されている。さらに第１絶縁膜４１上には第２絶縁膜４２が形成され、この第２絶縁膜４２には、接続電極３１の一部に接続される接続電極３２が形成されている。さらに、上記第２絶縁膜４２上には、選択素子のトランジスタの拡散層に接続する接続電極を介して接続されるバイパス線１５が形成されている。このバイパス線１５は、例えば、導電層、反強磁性体層を積層したものからなり、上記書き込みワード線１１と後に説明するビット線１２との交差（例えば直交）領域における上記反強磁性体層上には磁気抵抗効果型の記憶素子（以下、磁気抵抗効果素子１３という）が形成されている。この磁気抵抗効果素子１３上には電極（図示せず）が形成され、磁気記憶装置１３は第３絶縁膜４３により被覆されている。そして第３絶縁膜４３表面は、上記電極が露出されるように、平坦化されている。
【００４１】
上記第３絶縁膜４３上には、ストッパ層４４１および層間絶縁膜４４２を積層した第４絶縁膜４４が形成されている。上記ストッパ層４４１は例えば窒化シリコン（ＳｉＮ）膜で形成され、上記層間絶縁膜４４２は、例えば、酸化シリコン（ＳｉＯ2）膜、フッ素を含む酸化シリコン（ＳｉＯＦ）膜、炭素を含む酸化シリコン（ＳｉＯＣ）膜、有機化合物膜などの絶縁材料膜を用いることができ、それらの材料膜のいくつかを積層した膜であってもよい。
【００４２】
上記第４絶縁膜４４にはビット線を形成するための配線溝４４３が形成されている。例えば、配線溝４４３の底部には磁気抵抗効果素子上に形成した電極（図示せず）が露出される。上記配線溝４３３の側壁にはバリアメタル層５２、磁性体層５３が形成されている。上記バリアメタル層５２には、配線層および磁性体膜の反応、拡散を抑制する材料が用いられ、例えば、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、タングステン（Ｗ）、窒化タングステン（ＷＮ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）等を用いることができる。また上記磁性体層５３には、鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）およびこれらの材料からなる合金を用いることができる。さらに、上記配線溝４４３の内面にはバリアメタル層５４が形成されている。そして、配線溝４４３に銅埋め込まれて第２配線（以下ビット線１２という）が形成されている。
【００４３】
上記第４絶縁膜４４上には上記ビット線１２上を被覆するように、バリアメタル層５６、磁性体層５７、ハードマスク層５８からなるキャップ構造が形成されている。なお、ハードマスク層５８は形成されなくてもよい。したがって、ビット線１２の側壁および上部を磁性体層５３、５７で覆う構造となっている。上記バリアメタル層５６には、配線層および磁性体膜の反応、拡散を抑制する材料が用いられ、例えば、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、タングステン（Ｗ）、窒化タングステン（ＷＮ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）等を用いることができる。また上記磁性体層５７には、鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）およびこれらの材料からなる合金を用いることができる。また、配線材料としては、上記銅膜の他に、例えば銅合金、アルミニウム、アルミニウム合金等が挙げられる。また、上記ハードマスク層５８は、窒化シリコン（ＳｉＮ）材料を用いるが、酸化シリコン膜と窒化シリコン膜との積層膜であってもよく、またハードマスク層５８を形成しない場合であっても構わない。
【００４４】
さらに、上記ビット線１２を被覆するように、ストッパ層４５１、層間絶縁膜４５２からなる第５絶縁膜４５が形成されている。上記第５絶縁膜４５には、周辺回路領域の配線を形成するための配線溝４５４が形成され、この配線溝４５４の底部から接続電極３２に達する接続孔４５５が形成されている。上記ストッパ層４５１には窒化シリコン膜を用いることができる。このように、周辺回路領域の配線が形成される配線溝４５４は、ビット線１２とは異なる層に形成され、かつビット線１２と磁気抵抗効果素子１３との距離を近くするために、ビット線１２が周辺回路領域の配線溝４５４よりも下層に形成される構造となっている。また上記配線溝４５４の底部の上記ビット線１２上のハードマスク層５８、磁性体層５７、バリアメタル層５６は除去されている。したがって、配線溝４５４の底部にビット線１２が露出される。
【００４５】
上記配線溝４５４および接続孔４５５の各内面にバリアメタル層５９が形成され、銅が埋め込まれて、配線溝４５４に周辺回路領域の配線７１と、この配線７１と接続電極３２とを接続するプラグ３３が形成されている。したがって、周辺回路領域の配線７１はその底部の一部で上記ビット線１２の上部の一部にバリアメタル層５９を介して電気的に接続されている。このように、周辺回路領域の配線７１には磁性体層が形成されていない。なお、上記配線７１は、銅を主材料とするものに限定されることはなく、銅合金、アルミニウム、アルミニウム合金、タングステン、タングステン合金等の種々の配線材料を用いることができる。
【００４６】
また、上記ビット線１２上部の一部に直接周辺回路領域の配線７１の下面が接続するように形成されているが、ビット線１２と配線７１との接続は、プラグ（図示せず）によって接続されるものであってもよい。
【００４７】
本発明の磁気記憶装置１は、周辺回路領域の配線７１はメモリセル領域２のビット線１２と異なる層の配線層からなるため、周辺回路領域３には形成せずにメモリセル領域２のビット線１２に磁性体層５３，５７からなるクラッド構造を形成できるという利点がある。また、ビット線１２は周辺回路領域の配線７１より下層の配線層で形成されているため、ビット線１２を磁気抵抗効果素子１３に近づけて形成することができるので、ビット線１２で発生される磁場の利用効率を高めることができる。さらに、メモリセル領域２内のビット線１２の両側面および磁気抵抗効果素子１３に対向する面とは反対側の面に高透磁率層からなる磁性体層５３，５７が形成されているため、磁性体層５３，５７によって漏れ磁界を低減することができるので、ビット線１２で発生される磁場の利用効率を高めることができる。よって、磁気抵抗効果素子１３への書き込み電流値を低減できるという利点がある。しかも、ビット線１２を被覆する磁性体層５３，５７は、メモリセル領域２内のみに形成されていて、それ以外の周辺回路領域３には形成されていない。そのため、周辺回路領域３における磁性体層の影響を排除できるという利点がある。例えば、周辺回路領域の配線７１は、配線７１周りに磁性体層を形成しない分だけ配線の高集積化が可能になる。言い換えれば、磁性体層が形成されることによる配線断面積の低減を無くすことができるので、その分、配線断面積を増加することにより配線抵抗が低減される。これによって、消費電力の低減、発熱量の低減がなされる。また、周辺回路領域における配線７１の構造が単純な構造となるので、配線抵抗値も通常のＣＭＯＳプロセスと同レベルを得ることが可能になる。
【００４８】
また、ビット線１２と周辺回路領域の配線７１とが直接接続されていることから、その接続部の抵抗値が低減され、かつ安定した抵抗値を得ることが可能になる。
【実施例２】
【００４９】
本発明の磁気記憶装置の製造方法に係る一実施例を、図２〜図３の製造工程断面図によって説明する。
【００５０】
図２（１）に示すように、選択素子として機能する絶縁ゲート型電界効果トランジスタ（以下、トランジスタという）（図示せず）、センス線（図示せず）、上記選択素子やセンス線等に接続される各種接続電極（図示せず）等が形成された半導体素子基板１０がある。この半導体素子基板１０上には第１絶縁膜４１が形成され、この第１絶縁膜４１には、第１配線（以下、書き込みワード線という）１１、磁気抵抗効果素子と選択素子に接続される接続電極３１等が形成されている。また、第１絶縁膜４１には位置合わせマーク８１等が形成されていてもよい。上記書き込みワード線１１は、後に説明する磁気抵抗効果素子１３側を除く側壁および下面に、バリアメタル層、磁性体層、バリアメタル層からなる積層膜５１が形成されている。さらに第１絶縁膜４１上には第２絶縁膜４２が形成され、この第２絶縁膜４２には、接続電極３１の一部に接続される接続電極３２が形成されている。さらに、上記第２絶縁膜４２上には、選択素子のトランジスタの拡散層に接続する接続電極を介して接続されるバイパス線１５が形成されている。このバイパス線１５は、例えば、導電層、反強磁性体層を積層したものからなり、上記書き込みワード線１１と後に説明するビット線との交差（例えば直交）領域における上記反強磁性体層上には磁気抵抗効果型の記憶素子（以下、磁気抵抗効果素子１３という）が形成されている。この磁気抵抗効果素子１３上には電極（図示せず）が形成され、磁気記憶装置１３は第３絶縁膜４３により被覆されている。そして第３絶縁膜４３表面は、上記電極が露出されるように、平坦化されている。
【００５１】
次に、上記第３絶縁膜４３上にストッパ層４４１を成膜した後に層間絶縁膜４４２を成膜して、第４絶縁膜４４を形成する。上記ストッパ層４４１は例えば窒化シリコン（ＳｉＮ）膜で形成され、上記層間絶縁膜４４２は、例えば、酸化シリコン（ＳｉＯ2）膜、フッ素を含む酸化シリコン（ＳｉＯＦ）膜、炭素を含む酸化シリコン（ＳｉＯＣ）膜、有機化合物膜などの絶縁材料膜を用いることができ、それらの材料膜のいくつかを積層した膜であってもよい。
【００５２】
次に、図２（２）に示すように、上記第４絶縁膜４４にビット線を形成するための配線溝４４３を形成する。例えば、配線溝４４３の底部には磁気抵抗効果素子上に形成した電極（図示せず）が露出される。その後、例えばスパッタリング法を用いて、上記配線溝４３３の内面にバリアメタル層５２、磁性体層５３を成膜した後に、異方性エッチングによって、第４絶縁膜４４の上および配線溝４４３底部の磁性体層５３を除去する。その結果、配線溝４４３の側壁に磁性体層５３が残される。なお、このエッチングでは、配線溝４４３底部のバリアメタル層５２が除去されてもよい。上記バリアメタル層５２には、配線層および磁性体膜の反応、拡散を抑制する材料が用いられ、例えば、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、タングステン（Ｗ）、窒化タングステン（ＷＮ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）等を用いることができる。また上記磁性体層５３には、鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）およびこれらの材料からなる合金を用いることができる。また、上記エッチングは、例えば、塩素（Ｃｌ）を含んだハロゲンガス、または一酸化炭素（ＣＯ）もしくはアンモニア（ＮＨ3）を添加したガス系をエッチングガスに用いて磁性体層５３を除去した後、塩素（Ｃｌ）、フッ素（Ｆ）系のエッチングガスを用いるような、マルチステップにエッチングガスを切り替える方法を採用して処理することができる。
【００５３】
次に、図２（３）に示すように、上記配線溝４４３の内面にバリアメタル層５４を形成する。次いで、例えば銅シード層（図示せず）を成膜した後に電解めっきにより銅を堆積して、上記配線溝４４３を銅膜５５で埋め込む。その後、上記第４絶縁膜４４上の余剰な銅膜（銅シード層も含む）５５およびバリアメタル層５４を、例えば化学的機械研磨法を用いて除去して、配線溝４４３にビット線１２を形成する。
【００５４】
次に、上記ビット線１２を被覆するように、バリアメタル層５６、磁性体層５７、ハードマスク層５８を形成した後、通常のリソグラフィー技術とエッチング技術とによってハードマスク層５８をパターニングし、さらにパターニングしたハードマスク層５８をエッチングマスクに用いて、ビット線１２上を被覆するように上記磁性体層５７および上記バリアメタル層５６を加工して、キャップ構造を形成する。この結果、ビット線１２の側壁および上部を磁性体層５３、５７で覆う構造を形成することが可能になる。上記バリアメタル層５６には、配線層および磁性体膜の反応、拡散を抑制する材料が用いられ、例えば、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、タングステン（Ｗ）、窒化タングステン（ＷＮ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）等を用いることができる。また上記磁性体層５７には、鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）およびこれらの材料からなる合金を用いることができる。また、配線材料としては、上記銅膜の他に、例えば
銅合金、アルミニウム、アルミニウム合金等が挙げられる。また、上記ハードマスク層５８は、窒化シリコン（ＳｉＮ）材料を用いるが、酸化シリコン膜と窒化シリコン膜との積層膜であってもよく、またハードマスク層５８を形成しない場合であっても構わない。
【００５５】
次に、図３（４）に示すように、ビット線１２上を被覆するように、ストッパ層４５１、層間絶縁膜４５２を形成することで第５絶縁膜４５を構成する。さらにハードマスク層４５３を形成する。次いで、リソグラフィー技術とエッチング技術により上記ハードマスク層４５３に周辺回路領域の配線を形成する開口部を形成した後、このハードマスク層４５３を用いて層間絶縁膜４５２に周辺回路領域の配線を形成するための配線溝４５４を形成するとともに、この配線溝４５４の底部から一部の接続電極３２に達する接続孔４５５を形成する。上記ストッパ層４５１、ハードマスク層４５３には窒化シリコン膜を用いることができる。また、配線溝４５４と接続孔４５５は、いわゆるデュアルダマシン法により形成することが容易である。このように、周辺回路領域の配線が形成される配線溝４５４は、ビット線１２とは異なる層に形成され、かつビット線１２と磁気抵抗効果素子１３との距離を近くするために、ビット線１２が周辺回路領域の配線溝４５４よりも下層に形成される構造となる。
【００５６】
次に、図３（５）に示すように、配線溝４５４の底部のストッパ層４５１を除去し、さらに、配線溝４５４内部における上記ビット線１２上のハードマスク層５８、磁性体層５７、バリアメタル層５６を除去する。この結果、配線溝４５４の底部にビット線１２が露出される。上記加工は、例えばフッ素系ガスを用いたエッチングにより行うことができる。
【００５７】
次に、図４（６）に示すように、上記配線溝４５４および接続孔４５５の各内面にバリアメタル層５９を形成し、さらに、例えば銅シード層（図示せず）を成膜した後に電解めっきにより銅膜を成膜して、上記配線溝４５４および接続孔４５５を銅膜６０で埋め込む。その後、第５絶縁膜４５上の余剰な銅膜（銅シード層も含む）６０およびバリアメタル層５９を、例えば化学的機械研磨法を用いて除去して、配線溝４５４に周辺回路領域の配線７１と、この配線７１と一部の接続電極３１とを接続するプラグ３３を形成する。この結果、周辺回路領域の配線７１はその底部の一部で上記ビット線１２の上部の一部にバリアメタル層５９を介して電気的に接続されることになる。このようにして、周辺回路領域の配線７１には磁性体層が形成されない状態となる。なお、上記配線７１は、銅を主材料とするものに限定されることはなく、銅合金、アルミニウム、アルミニウム合金、タングステン、タングステン合金等の種々の配線材料を用いることができる。
【００５８】
なお、上記製造方法では、ビット線１２上部の一部に直接周辺回路領域の配線７１の下面が接続するように形成したが、ビット線１２と配線７１との接続は、プラグ（図示せず）によって接続されるものであってもよい。
【００５９】
上記製造方法におけるビット線１２および周辺回路領域の配線７１の形成工程では、マスク工程は、ビット線１２を形成するための配線溝４４３の形成工程、ビット線１２上にのみ磁性体層５７をパターニングして形成する工程、周辺回路領域の配線７１を形成するための配線溝４５４の形成工程の３工程で必要になり、従来の技術と比較してマスク工程が１工程削減される。このため、ビット線１２および周辺回路領域の配線７１の形成工程以降の製造工程に占めるマスク工程の負荷が小さくなる。そのため、製造工程が簡単化され、製造コストが低減できるという効果がある。
【００６０】
本発明の磁気記憶装置の製造方法は、ビット線１２についてはメモリセル領域２のみに磁性体層５３、５７を形成することができ、その磁性体層５３、５７によって漏れ磁界を低減することができるため、ビット線１２で発生される磁場の利用効率を高めることができるようになるので、磁気抵抗効果素子１３への書き込み電流値が低減されるという利点がある。また、周辺回路領域の配線７１はビット線１２を形成する工程の後に行われるため、ビット線１２に形成される磁性体層５３、５７の形成工程に関係なく周辺回路領域の配線７１を形成することができるので、周辺回路領域３において磁性体層５３、５７の影響を受けない配線形成ができるという利点がある。よって、周辺回路領域の配線７１は、磁性体層が形成されない分だけ、配線断面積を増加させることで配線抵抗を低減することができる。これによって、消費電力の低減、発熱量の低減ができるという利点がある。また、ビット線１２は磁気抵抗効果素子１３に近づけて形成することができるので、ビット線１２で発生される磁場の利用効率を高めることができる。よって、磁気抵抗効果素子１３への書き込み電流値を低減できるという利点がある。また、周辺回路領域における配線７１の構造が単純な構造となるので、従来の配線形成技術を用いることが可能となり、また配線抵抗値も通常のＣＭＯＳプロセスと同レベルを得ることが可能になる。
【００６１】
また、ビット線１２と周辺回路領域の配線７１とが直接接続されることから、その接続部の抵抗値が低減され、かつ安定した抵抗値を得ることが可能になる。
【産業上の利用可能性】
【００６２】
本発明の磁気記憶装置およびその製造方法は、メモリセル領域に磁性体層を備えた配線を有し、周辺回路領域に別の配線層からなる配線を有する全ての磁気記憶装置に適用できる。
【図面の簡単な説明】
【００６３】
【図１】磁気記憶装置に係る一実施例を示した概略構成断面図である。
【図２】磁気記憶装置の製造方法に係る一実施例を示した概略構成断面図である。
【図３】磁気記憶装置の製造方法に係る一実施例を示した概略構成断面図である。
【図４】磁気記憶装置の製造方法に係る一実施例を示した概略構成断面図である。
【図５】従来のクラッド構造を用いた磁気記憶装置を示した概略構成斜視図である。
【図６】従来の磁気記憶装置のメモリセル領域および周辺回路領域を示した概略構成断面図である。
【図７】磁気記憶装置の製造方法に係る第１従来例を示した概略構成断面図である。
【図８】磁気記憶装置の製造方法に係る第１従来例を示した概略構成断面図である。
【図９】磁気記憶装置の製造方法に係る第１従来例を示した概略構成断面図である。
【図１０】磁気記憶装置の製造方法に係る第２従来例を示した概略構成断面図である。
【図１１】磁気記憶装置の製造方法に係る第２従来例を示した概略構成断面図である。
【符号の説明】
【００６４】
１…磁気記憶装置、１０…半導体素子基板、２…メモリセル領域、３…周辺回路領域、１１…書き込みワード線、１２…ビット線、１３…磁気抵抗効果素子、７１…配線、５３…磁性体層、５７…磁性体層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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