(57)【要約】【課題】  従来の半導体装置では、高電圧用ＭＯＳキャパシタを構成する上位電極がずれて形成されると、上位電極及び下位電極間に、絶縁強度が小さい低電圧トランジスタ用の酸化絶縁膜が介在することになり、上位電極及び下位電極間に絶縁破壊が生じた。【解決手段】  本発明に係る半導体装置は、第１の電極と、前記第１の電極の下方の位置に、前記第１の電極と対峙するように設けられた第２の電極と、前記両電極間に設けられた絶縁膜とを有するＭＯＳキャパシタを含む半導体装置であって、前記絶縁膜の一部であって、前記第１の電極の一端の下方にかつ前記第２の電極との接触のために延在するコンタクト部の側傍に位置する前記絶縁膜の前記一部は、前記絶縁膜の他部より厚い。【選択図】  図２
2005236192.tif 000002
【特許請求の範囲】
【請求項１】
相互に対峙する第１及び第２の電極間に第１の絶縁膜を有する高圧ＭＯＳキャパシタと、当該ＭＯＳキャパシタに近接する低圧機能素子であって前記第１の絶縁膜より薄い第２の絶縁膜を有する前記低圧機能素子とを含む半導体装置であって、
前記高圧ＭＯＳキャパシタ及び前記低圧機能素子間に位置する前記第２の絶縁膜の一部が、前記第２の絶縁膜の他部より厚いことを特徴とする半導体装置。
【請求項２】
相互に対峙する第１及び第２の電極間に第１の絶縁膜を有する高圧ＭＯＳキャパシタと、当該高圧ＭＯＳキャパシタから分離するための素子分離膜により前記高圧ＭＯＳキャパシタから分離されて近接する低圧機能素子であり前記第１の絶縁膜より薄い第２の絶縁膜を有する前記低圧機能素子とを含む半導体装置の製造方法であって、
前記素子分離膜を形成する工程を備え、
前記工程は、前記高圧ＭＯＳキャパシタ及び前記低圧機能素子間に位置する前記第２の絶縁膜の一部を、前記第２の絶縁膜の他部より厚くすることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、異なる２つの電圧でそれぞれが動作する高電圧型の機能素子及び低電圧型の機能素子を含む半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
上記した従来の半導体装置として、例えば、前者の機能素子である高電圧ＭＯＳキャパシタ、及び後者の機能素子である低電圧トランジスタを含む半導体装置が知られている。
【０００３】
図３、図４及び図５は、従来の半導体装置の製造方法及び構成を示す工程図である。以下、従来の半導体装置の構成及び製造方法について図３、図４及び図５に沿って説明する。
【０００４】
工程Ｓ２０：ＣＶＤ法（Chemical Vapor Deposition）により、Ｐ型シリコン基板１０１の表面全体に酸化防止膜１０２（例えば、窒化珪素（ＳｉＮ））を形成した後、フォトリソグラフィ及びエッチングを施すことにより、素子分離膜１０３ａ、１０３ｂを形成すべき領域（以下、「フィールド領域」という。）１０４ａ、１０４ｂに対応する部分のＰ型シリコン基板１０１及び酸化防止膜１０２を除去する。これにより、低電圧トランジスタを形成すべき領域、高電圧ＭＯＳキャパシタを形成すべき領域（以下、当該両領域を「アクティブ領域」という。）５ａ、５ｂに対応する部分のＰ型シリコン基板１０１及び酸化防止膜１０２を残存させる（以下、残存した酸化防止膜１０２を「酸化防止膜１０２ａ、１０２ｂ」という。）。
【０００５】
工程Ｓ２１：酸化防止膜１０２ａ、１０２ｂによりアクティブ領域１０５ａ、１０５ｂをマスクした状態で、Ｐ型シリコン基板１０１に熱酸化処理を施すことにより、フィールド領域１０４ａ、１０４ｂに素子分離膜１０３ａ、１０３ｂを成長させた後、酸化防止膜１０２ａ、１０２ｂを除去する。
【０００６】
工程Ｓ２２：熱酸化処理を行うことにより、Ｐ型シリコン基板１０１の表面及び素子分離膜１０３ａ、１０３ｂの表面に酸化絶縁膜１０６を形成する。
【０００７】
工程Ｓ２３：フォトリソグラフィ及びエッチングを施すことにより、酸化絶縁膜１０６のうち、高電圧ＭＯＳキャパシタ用の酸化絶縁膜１０７を構成すべき部分１０６ａ以外の部分を除去することにより、酸化絶縁膜１０６の一部分１０６ａを残存させる。
【０００８】
工程Ｓ２４：熱酸化処理を行い、これにより、酸化絶縁膜の一部１０６ａを成長させことにより、高電圧ＭＯＳキャパシタ用の酸化絶縁膜１０７を形成すると共に、Ｐ型シリコン基板１における、低電圧トランジスタを形成すべき領域に低電圧トランジスタ用の絶縁膜として酸化絶縁膜１０８を形成する。
【０００９】
工程Ｓ２５：イオン注入を行うことにより、素子分離膜１０３ａ、１０３ｂ間に高電圧ＭＯＳキャパシタの下位電極１０９を形成する。
【００１０】
工程Ｓ２６：ＣＶＤ法により、酸化絶縁膜１０７、１０８の表面全体にポリシリコン膜を成長させた後、フォトリソグラフィ及びエッチングを施すことにより、前記したポリシリコン膜からなる上位電極１１０を形成する。
【００１１】
工程Ｓ２７：前述の下位電極１０９及び後述のプラグ１１３間の非オーミック抵抗成分を除去すべく、イオン注入により、下位電極１０９内に高濃度部１１１を形成する。当該高濃度部１１１の形成後、CVD法等により表面全体に層間絶縁膜を形成し、高濃度部１１１の上方にコンタクトホール１１２を形成すると共に、上位電極１１０の上方にコンタクトホール１１４を形成する。さらに、コンタクトホール１１２にプラグ１１３を埋め込み、また、コンタクトホール１１４にプラグ１１５を埋め込む。このようにして、上位電極１１０及び下位電極１０９間に絶縁膜１０７が形成された高圧ＭＯＳキャパシタが完成する。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、上記した従来の半導体装置では、図４の工程Ｓ２６に代わる図５の工程Ｓ３６に図示されるように、上位電極１１０の位置が、低電圧トランジスタに近付くようにずれて形成されると、図４の工程Ｓ２７に代わる図５の工程Ｓ３７に図示されるように、上位電極１１０の一部１１０ａ及び下位電極１０９間に、高電圧ＭＯＳキャパシタ用の酸化絶縁膜１０７に代わり、当該高電圧ＭＯＳキャパシタ用の酸化絶縁膜１０７より絶縁強度が小さい低電圧トランジスタ用の酸化絶縁膜１０８が介在することになり、これにより、前記した上位電極１１０の一部１１０ａ及び下位電極１０９間に絶縁破壊が生じるという問題があった。
【課題を解決するための手段】
【００１３】
本発明に係る半導体装置は、上記した課題を解決すべく、相互に対峙する第１及び第２の電極間に第１の絶縁膜を有する高圧ＭＯＳキャパシタと、当該ＭＯＳキャパシタに近接する低圧機能素子であって前記第１の絶縁膜より薄い第２の絶縁膜を有する前記低圧機能素子とを含む半導体装置であって、前記高圧ＭＯＳキャパシタ及び前記低圧機能素子間に位置する前記第２の絶縁膜の一部が、前記第２の絶縁膜の他部より厚いことを特徴とする。
【００１４】
本発明に係る半導体装置によれば、前記第１の電極又は前記第２の電極が本来の位置から前記低圧機能素子に近い位置にずれて形成されても、前記第１の電極及び前記第２の電極間に、前記第２の絶縁膜の他部が介在することにならずに、当該他部より厚い前記第２の絶縁膜の１部が介在することになることから、前記第１の電極及び前記第２の電極間に介在する前記第２の絶縁膜の他部に起因する、従来のような絶縁破壊が生じることを回避することが可能となる。
【００１５】
本発明に係る半導体装置の製造方法は、上記した課題を解決すべく、相互に対峙する第１及び第２の電極間に第１の絶縁膜を有する高圧ＭＯＳキャパシタと、当該高圧ＭＯＳキャパシタから分離するための素子分離膜により前記高圧ＭＯＳキャパシタから分離されて近接する低圧機能素子であり前記第１の絶縁膜より薄い第２の絶縁膜を有する前記低圧機能素子とを含む半導体装置の製造方法であって、
前記素子分離膜を形成する工程を備え、前記工程は、前記高圧ＭＯＳキャパシタ及び前記低圧機能素子間に位置する前記第２の絶縁膜の一部を、前記第２の絶縁膜の他部より厚くすることを特徴とする。
【００１６】
本発明に係る半導体装置の製造方法によれば、前記素子分離膜を形成する工程で、前記第２の絶縁膜の一部を前記第２の絶縁膜の他部より厚く形成することから、前記素子分離膜のみを形成する前記工程を有する従来の半導体装置の製造方法に比して、何ら工程数を増やすことなく、上記したような厚さを有する前記第２の絶縁膜の一部を形成することが可能となる。
【発明を実施するための最良の形態】
【００１７】
本発明に係る半導体装置の実施例について図面を参照して説明する。
【実施例】
【００１８】
実施例の半導体装置は、２つの電圧でそれぞれ動作する機能素子を含み、より具体的には、高電圧ＭＯＳキャパシタと、前記高電圧ＭＯＳキャパシタから素子分離膜により分離された低電圧トランジスタを含む。
【００１９】
図１及び図２は、実施例の半導体装置の製造方法を示す工程図である。以下、実施例の半導体装置を図１及び図２の工程図に沿って説明する。
【００２０】
工程Ｓ１０：ＣＶＤ法により、Ｐ型シリコン基板１の表面全体に亘り酸化防止膜２を形成した後、フォトリソグラフィ及びエッチングを行うことにより、フィールド領域４ａ、４ｂ、及び後述される絶縁部７を形成すべき領域６（以下、「絶縁用領域６」という。）に対応する部分のＰ型シリコン基板１及び酸化防止膜２を除去する（以下、アクティブ領域５ａ、５ｂに対応して残存する酸化防止膜２を「酸化防止膜２ａ、２ｂ」という。）。
【００２１】
工程Ｓ１１：酸化防止膜２ａ、２ｂによりアクティブ領域５ａ、５ｂをマスクした状態で、Ｐ型シリコン基板１に熱酸化処理を施すことにより、フィールド領域４ａ、４ｂに素子分離膜３ａ、３ｂを成長させると共に絶縁用領域６に絶縁部７を成長させ、その後で酸化防止膜２ａ、２ｂを除去する。
【００２２】
工程Ｓ１２：熱酸化処理を行うことにより、Ｐ型シリコン基板１の表面全体に亘り酸化絶縁膜８を形成する。
【００２３】
工程Ｓ１３：フォトリソグラフィ及びエッチングを行うことにより、酸化絶縁膜８のうち、概ね絶縁用領域６及びフィールド領域４ｂ及びその周辺に対応する部分を除去することにより、概ねフィールド領域４ａ、アクティブ領域５ａ、及びその周辺に対応する部分の酸化絶縁膜８を残存させる（以下、当該残存する酸化絶縁膜８を「酸化絶縁膜８ａ」という。）。
【００２４】
工程Ｓ１４：熱酸化処理を行うことにより、酸化絶縁膜８ａを成長させて高電圧ＭＯＳキャパシタのための酸化絶縁膜９ａを形成すると共に、露呈されているＰ型シリコン基板１の表面に低電圧トランジスタのための酸化絶縁膜９ｂを形成する。
【００２５】
工程Ｓ１５：イオン注入を行うことにより、素子分離膜３ａ、３ｂ間のＰ型シリコン基板１に高電圧ＭＯＳキャパシタの下位電極１０を形成する。
【００２６】
工程Ｓ１６：ＣＶＤ法により、酸化絶縁膜９ａ、９ｂの表面全体にポリシリコン膜を成長させた後、フォトリソグラフィ及びエッチングを行うことにより、素子分離膜３ａ、３ｂ間の酸化絶縁膜９ａ上に、前記ポリシリコン膜からなる上位電極１１を形成する。
【００２７】
工程Ｓ１７：下位電極１０及び後述のプラグ１２間の非オーミック抵抗成分を除去すべく、イオン注入により、下位電極１０に高濃度部１３を形成する。高濃度部１３を形成した後、CVD法等により表面全体に層間絶縁膜を形成し、フォトリソグラフィ及びエッチングにより、高濃度部１３の上方にコンタクトホール１４を形成すると共に、上位電極１１の上方にコンタクトホール１５を形成する。さらに、コンタクトホール１４にプラグ１２を埋め込むと共に、コンタクトホール１５にプラグ１６を埋め込む。このようにして、上位電極１１及び下位電極１０間に酸化絶縁膜９ａ、又は酸化絶縁膜９ｂ及び絶縁部７が形成された高圧ＭＯＳキャパシタが完成する。
【００２８】
上述したように、実施例の半導体装置では、上位電極１１が低電圧トランジスタを形成すべき領域に近付くようにずれて形成されても、上位電極１１及び下位電極１０間に、低電圧トランジスタのための酸化絶縁膜９ｂだけが介在することなく、当該酸化絶縁膜９ａ及び絶縁部７が介在することになることから、上位電極１１及び下位電極１０間に従来のような絶縁破壊が生じることを回避することが可能となる。
【００２９】
また、実施例の半導体装置の製造方法では、素子分離膜３ａ、３ｂを形成する図２の工程Ｓ１１で、前記絶縁部７を併せて形成することから、素子分離膜３ａ、３ｂのみを形成する工程を既に有する従来の半導体装置の製造方法に比較して、何ら工程数を増加させることなく、絶縁部７を形成することが可能となる。
【図面の簡単な説明】
【００３０】
【図１】実施例の半導体装置の製造方法及び構成を示す図（その１）。
【図２】実施例の半導体装置の製造方法及び構成を示す図（その２）。
【図３】従来の半導体装置の製造方法及び構成を示す図（その１）。
【図４】従来の半導体装置の製造方法及び構成を示す図（その２）。
【図５】従来の半導体装置の製造方法及び構成を示す図（その３）。
【符号の説明】
【００３１】
１  Ｐ型シリコン基板    ２  酸化防止膜    ３  素子分離膜    ４ａ、４ｂ  フィールド領域    ５ａ〜５ｃ  アクティブ領域    ６  絶縁用領域    ７  絶縁部    ８、９  酸化絶縁膜    １０  下位電極    １１  上位電極。
【図１】
2005236192.tif 000003
【図２】
2005236192.tif 000004
【図３】
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【図４】
2005236192.tif 000006
【図５】
2005236192.tif 000007