(57)【要約】【課題】  増大した電流増幅率を有する縦型バイポーラトランジスタ及びその製造方法を提供する。【解決手段】  半導体装置は、ＣＭＯＳ部における第１の導電型を有するソース・ドレイン領域１８ｃをバイポーラ部におけるエミッタ領域１８ａ、第２の導電型を有する第１のウエル領域１３をベース領域、前記第１の導電型を有する第２のウエル領域１４又は前記第１の導電型を有する半導体基板３１をコレクタ領域としてそれぞれ形成される縦型バイポーラトランジスタであって、前記第１のウエル領域１３上にあって前記エミッタ領域１８ａを規定するように設けられた分離構造Ｉｓを具備している。【選択図】    図６
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【特許請求の範囲】
【請求項１】
ＣＭＯＳ部における第１の導電型を有するソース・ドレイン領域をバイポーラ部におけるエミッタ領域、第２の導電型を有する第１のウエル領域をベース領域、前記第１の導電型を有する第２のウエル領域又は前記第１の導電型を有する半導体基板をコレクタ領域としてそれぞれ形成される縦型バイポーラトランジスタであって、
前記第１のウエル領域上にあって前記エミッタ領域を規定するように設けられた分離構造を具備することを特徴とする半導体装置。
【請求項２】
前記分離構造は前記ＣＭＯＳ部におけるゲート絶縁膜、ゲート電極及び前記ゲート電極の周側面に形成された側壁からなることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ゲート電極は前記エミッタ領域又はベース領域と同電位となるように接続されていることを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記ゲート構造を構成するゲート酸化膜の膜厚が、ＣＭＯＳ部の電源電圧で１．５Ｖより大きい領域で用いられるゲート酸化膜厚であることを特徴とする請求項１乃至３のいずれか１記載の半導体装置。
【請求項５】
第１の導電型を有する半導体基板を用意する工程と、
前記半導体基板にＳＴＩ技術により選択的に分離領域を形成する工程と、
前記半導体基板に不純物を順次導入して、ＣＭＯＳ部における第２の導電型を有する第１のウエル領域と、前記第１のウエル領域上にあって前記第１の導電型を有する第２のウエル領域と前記第２の導電型を有する第３のウエル領域を形成すると共に、バイポーラ部のコレクタ領域として動作する前記第２の導電型を有する第４のウエル領域と、前記第４のウエル領域上にあってベース領域として動作する前記第１の導電型を有する第５のウエル領域と前記コレクタ領域の引き出し領域となる前記第２の導電型を有する第６のウエル領域とをそれぞれ選択的に形成する工程と、
前記ＣＭＯＳ部のゲート構造形成プロセスと同時に、エミッタ領域を規定するように前記第５のウエル領域上にゲート絶縁膜、多結晶シリコン膜及び側壁絶縁膜からなるゲート構造を形成して分離構造を形成する工程と、
前記ＣＭＯＳ部のソース／ドレイン領域形成プロセスと同時に、前記第５のウエル領域中にあって前記分離構造により規定された前記第２導電型を有するエミッタ領域と、前記第６のウエル領域にあって前記分離領域により規定された前記第２導電型を有するコレクタ取り出し領域とを同時に形成する工程と、
前記ＣＭＯＳ部のソース／ドレイン領域形成プロセスと同時に、前記第５のウエル領域中にあって前記分離構造と前記分離領域とにより規定された前記第１の導電型を有するベース取り出し領域を形成する工程と
を具備することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特に、縦型バイポーラトランジスタ及びその製造方法に関するものである。
【背景技術】
【０００２】
従来より高性能なバイポーラトランジスタを必要としない回路においては、コストを低減するためＣＭＯＳプロセスにおいて工程を追加することなく製造可能なバイポーラトランジスタが用いられている。
【０００３】
これは、第１導電型のソース・ドレイン領域をエミッタ領域、前記ソース・ドレイン領域を形成する第２導電型のウエル領域をベース領域、第１導電型のウエル領域をコレクタ領域として使用している。
【０００４】
図１３−図１７は、このような従来のバイポーラトランジスタの製造工程を示している。
【０００５】
即ち、図１３に示すように、例えば、Ｐ型シリコン基板５０に選択的に分離領域（ＳＴＩ）５１を形成する。次いで、バイポーラトランジスタのコレクタ領域として動作する深いＮ型ウエル領域５２、ベース領域として動作するＰ型ウエル領域５３及び前記コレクタ領域の引き出し領域となるＮ型ウエル領域５４を順次形成する。
【０００６】
ＣＭＯＳ部は図示せず説明のみとするが、前記Ｐ型ウエル領域５３はＣＭＯＳ部においてはＮチャネルＭＯＳＦＥＴ形成領域となり、Ｎ型ウエル領域５４はＰチャネルＭＯＳＦＥＴ形成領域となる。
【０００７】
図１４に示すように、Ｎ＋型エミッタ領域５５とＮ＋型コレクタ取り出し領域５６とを選択的に形成する。これらは、ＣＭＯＳ部のＮチャネルＭＯＳＦＥＴのＮ＋型ソース・ドレイン領域と同時に形成される。
【０００８】
図１５に示すように、Ｐ＋型ベース取り出し領域５７を選択的に形成する。これは、ＰチャネルＭＯＳＦＥＴのＰ＋型ソース・ドレイン領域と同時に形成される。しかる後、各拡散領域の表面にサリサイドプロセスによりシリサイド膜５８を形成する。
【０００９】
図１６に示すように、基板表面に絶縁膜５９を堆積した後、通常の電極形成プロセスにより前記Ｎ＋型領域５５，５６および前記Ｐ＋型領域５７にそれぞれ接続された導体層６０を前記絶縁膜５９中に形成してバイポーラトランジスタを完成する。
【００１０】
図１７に示すように、バイポーラ部においては、前記分離領域５１間のシリコン領域にバイポーラトランジスタのＮ＋型エミッタ領域５５、Ｎ＋型コレクタ取り出し領域５６およびＰ＋型ベース取り出し領域５７がそれぞれ形成され、その位置関係および大きさが決定される。
【００１１】
いずれにしても、前記したようなバイポーラトランジスタにおいては、分離領域の微細化に伴ってウエル領域の不純物濃度を大きくしたり、ラッチアップを抑制しなければならず、必然的にその電流増幅率が小さくなってしまう。
【００１２】
また、微細化が一層進行すると、ウエル濃度がさらに濃い方向に進み、その電流増幅率がさらに低下してしまう。
【００１３】
さらに、第１導電型の半導体基板中に第２導電型のウエルを形成し、このウエル中にＳＴＩにより互いに分離された第１及び第２導電型の拡散領域を設けて、寄生バイポーラトランジスタを得ることは特許文献１に開示されている。
【特許文献１】特開２００２−１１０８１１
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明の目的は、微細化に対応して性能が向上した縦型バイポーラトランジスタ及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１５】
本発明の第１の態様によると、半導体装置は、ＣＭＯＳ部における第１の導電型を有するソース・ドレイン領域をバイポーラ部におけるエミッタ領域、第２の導電型を有する第１のウエル領域をベース領域、前記第１の導電型を有する第２のウエル領域又は前記第１の導電型を有する半導体基板をコレクタ領域としてそれぞれ形成される縦型バイポーラトランジスタであって、前記第１のウエル領域上にあって前記エミッタ領域を規定するように設けられた分離構造からなる縦型バイポーラトランジスタを具備している。
【００１６】
本発明の第２の態様によると、縦型バイポーラトランジスタを有する半導体装置の製造方法は、第１の導電型を有する半導体基板を用意する工程と、前記半導体基板にＳＴＩ技術により選択的に分離領域を形成する工程と、前記半導体基板に不純物を順次導入してバイポーラ部のコレクタ領域として動作する第２の導電型を有する第１のウエル領域と、ベース領域として動作する前記第１の導電型を有する第２のウエル領域と、前記コレクタ領域の引き出し領域となる前記第２の導電型を有する第３のウエル領域を選択的に形成する工程と、ＣＭＯＳ部のゲート構造形成プロセスと同時に、エミッタ領域を規定するように前記第２のウエル領域上にゲート絶縁膜、多結晶シリコン膜及び側壁絶縁膜からなるゲート構造を形成して分離構造を形成する工程と、前記ＣＭＯＳ部のソース／ドレイン領域形成プロセスと同時に、前記第２のウエル領域中にあって前記分離構造により規定された前記第２導電型を有するエミッタ領域と、前記第３のウエル領域にあって前記分離領域により規定された前記第２導電型を有するコレクタ取り出し領域とを同時に形成する工程と、前記ＣＭＯＳ部のソース／ドレイン領域形成プロセスと同時に、前記第２のウエル領域中にあって前記分離構造と前記分離領域とにより規定された前記第１の導電型を有するベース取り出し領域を形成する工程とを具備している。
【発明の効果】
【００１７】
本発明によれば、微細化に対応して性能が向上した縦型バイポーラトランジスタ及びその製造方法が提供される。
【発明を実施するための最良の形態】
【００１８】
［実施例］
以下、図１−図７を参照して、縦型ＮＰＮバイポーラトランジスタの構造をＣＭＯＳ部におけるＭＯＳトランジスタの製造方法と共に説明する。
【００１９】
図１に示すように、Ｐ型シリコン基板１０に、ＣＭＯＳ部およびバイポーラ部の各領域を画成するように、選択的にＳＴＩによる分離領域１１を形成する。しかる後、イオン注入法を用いて、バイポーラトランジスタのコレクタ領域として動作する深いＮ型ウエル領域１２、ベース領域として動作するＰ型ウエル領域１３および前記コレクタ領域の引き出し領域となるＮ型ウエル領域１４をそれぞれ選択的に形成する。後述するように、前記ＣＭＯＳ部の前記Ｐ型ウエル領域１３にはＮチャネルＭＯＳＦＥＴが、Ｎ型ウエル領域１４にはＰチャネルＭＯＳＦＥＴがそれぞれ形成される。
【００２０】
図２に示すように、ＣＭＯＳ部におけるゲート電極形成プロセスによりゲート構造Ｇｓを形成する。このゲート電極形成プロセスと同時に、バイポーラトランジスタのエミッタ領域を画成すると共にエミッタ領域とベース領域間を分離するためのゲート絶縁膜１５、多結晶シリコン膜１６および側壁絶縁膜１７からなるゲート構造を分離構造Ｉｓとして形成する。
【００２１】
ＣＭＯＳ部においてドレイン近傍の電界緩和及び特性制御のためにＮ型及びＰ型不純物を順次イオン注入してｎ−型のエクステンション部１８ａ及びｐ−型のエクステンション部１９ａを形成する。このエクステンションイオン注入は、バイポーラトランジスタの特性に大きな影響を与えないのであれば、バイポーラ部にもイオン注入されても問題はない。この実施例ではイオン注入をしていない。なお、ｎ−型のエクステンション部１８ａ及びｐ−型のエクステンション部１９ａは、通常のプロセスのように、前記側壁絶縁膜１７を形成する前に形成される。
【００２２】
図３に示すように、ＣＭＯＳ部におけるＮチャネルＭＯＳＦＥＴのソース・ドレイン用Ｎ＋領域１８ｂと同時にＮ＋型エミッタ領域１８ｃとＮ＋型コレクタ取り出し領域１８ｄを同一工程により選択的に形成する。
【００２３】
図４に示すように、ＣＭＯＳ部におけるＰチャネルＭＯＳＦＥＴのソース・ドレイン用Ｐ＋領域１９ｂと同時にＰ＋型ベース取り出し領域１９ｃを同一工程により同時に選択的に形成する。
【００２４】
前記したＮ＋／Ｐ＋領域はリソグラフィ、イオン注入および活性化の一連の工程で形成しているが、この際のリソグラフィ上のレジスト境界は多結晶シリコン膜１６におけるパターンのセンタを基準として、Ｎ＋イオン注入とＰ＋イオン注入が重なって打たれないようにオフセットをかけている。この理由は、Ｎ＋／Ｐ＋が打たれた多結晶シリコン膜１６においてシリサイドの形成異常が発生するのを回避するためである。
【００２５】
図５に示すように、各拡散領域１８ｂ−１８ｄ、１９ｂ−１９ｃ上および多結晶シリコン膜１６上にサリサイドプロセスによりシリサイド膜２０を形成する。
【００２６】
図６に示すように、基板表面に絶縁膜２１を堆積した後、通常の電極形成プロセスにより前記Ｎ＋型領域１８ｂ−１８ｄおよび前記Ｐ＋型領域１９ｂ−１９ｃにそれぞれ接続された導体層２２を前記絶縁膜２１中に形成してＣＭＯＳ部を含むバイポーラトランジスタを完成する。
【００２７】
図７に示すように、バイポーラ部においては内側の分離領域１１ａ内に存在し、ゲート絶縁膜１５、多結晶シリコン膜１６および側壁絶縁膜１７からなる前記分離構造Ｉｓがエミッタ領域１８ｃとＰ＋型ベース取り出し領域１９ｃとの間の距離およびエミッタ領域１８ｃの大きさを規定している。
【００２８】
また、サリサイド工程においては、側壁絶縁膜１７によりシリサイド膜間の分離を行っている。外側の分離領域１１ｂでは、Ｐ＋型ベース取り出し領域１９ｃとＮ＋型コレクタ取り出し領域１８ｄとが分離され、その位置関係が決定される。
【００２９】
さらに、この際、ゲート電極１６は、そのままではフローティング状態となってしまうため、分離領域１１ａ上においてコンタクトが形成されて、エミッタ電極或いはベース電極と結線により電気的に接続される。
【００３０】
次に、本発明による特性改善効果を従来例との比較において説明する。図８は、本発明（以下、ＧＣ（Ｇａｔｅ  Ｃｏｎｄｕｃｔｏｒ）タイプという）と従来の構造（以下、ＳＴＩタイプという）による電流増幅率（ｈＦＥ）の実測結果の一例を示す。図８から明らかなように、ＧＣタイプにおいてはＳＴＩタイプより２倍程度のｈＦＥの改善効果が得られている。
【００３１】
図９はこれらの構造におけるデバイスシミュレーション結果を示し、（ａ）はＧＣタイプであり、（ｂ）はＳＴＩタイプである。ｈＦＥはｈＦＥ＝Ｉｃ／Ｉｂで表され、実測においてベース電流の差は少なく、改善はコレクタ電流が多くなることにより得られる。このようなシミュレーションにより前記ゲート構造における多結晶シリコン下部およびエッジ部において図の円で示すように電流パス（エレクトロン）が増大している。
【００３２】
多結晶シリコン下部のシリコン領域が電流経路として寄与しているので、この多結晶シリコンの幅によりｈＦＥの改善の程度が異なると予想され、多結晶シリコン膜の幅とｈＦＥの関係について実測により評価を行った結果を図１０に示す。
【００３３】
この実測においては、多結晶シリコン膜の幅を０．４μｍから４．０μｍまで振っている。ＳＴＩタイプに比べて、全ての範囲においてｈＦＥの向上が見られ、０．４μｍで１．３倍、１．０μｍでは２．１倍、４．０μｍでは３．２倍という結果であった。この多結晶シリコン膜の幅は、ベース取り出し領域１９ｃとエミッタ領域１８ｃとの距離を規定しており、幅が大きくなると、多結晶シリコン膜下のベース領域での電圧効果によるエミッタクラウディング現象の増加による特性劣化を引き起こすほか、面積の増大をまねくため、やみくもに大きくすることはできない。多結晶シリコン膜の幅は、使用する回路での面積増大と特性改善とを考慮して決定する。通常では、バイポーラトランジスタを多用することは考えにくく、２．０μｍ程度までの適用であれば何ら問題はない。これは、検討したＳＴＩタイプに比較して倍の面積となる。なお、エミッタサイズによるｈＦＥはサイズによらず一定であった。
【００３４】
さらに、エミッタ−ベース間が近すぎる場合には、エミッタ−ベース間の耐圧の劣化を起こしてしまう。また、ゲート電極の電位をエミッタと同一とするか、ベースと同一にするかによっても、ゲート電極の極性が異なり、不所望なチャネルの誘起やゲートリークなどの影響のため、耐圧が異なることが考えられる。
【００３５】
図１１は、多結晶シリコン膜の幅に対するエミッタ−ベース間耐圧の実測結果を示す。この実測においては、多結晶シリコン膜の幅を０．４μｍから０．８μｍまで振っている。また、幅０．６μｍにおいて多結晶シリコン膜の電位固定の比較を行っている。その結果、０．４μｍにおいても特に特に耐圧の劣化は見られないことがわかる。さらに、エミッタと多結晶シリコン膜を同電位にした場合の方がベースと同電位にする場合より、よりエミッタ−ベース間耐圧が大きいことがわかった。
【００３６】
このように、本発明によればＣＭＯＳプロセスでバイポーラ素子を形成する上で、従来のＳＴＩ分離でエミッタ、ベース、コレクタ間の分離を行う形から、エミッタ−ベース間の分離をゲート電極へ見直すことで、電流増幅率の向上が図れるものである。ゲート電極はＣＭＯＳ工程では必須であるから、容易に置き換えが可能で、適用アプリケーションの拡大が期待できる。また、今後の微細化によりさらなる低ｈＦＥ化が見込まれるなかで、特別な工程の追加を必要とせずに２倍以上のｈＦＥが得られる。
【００３７】
なお、ゲート酸化膜およびゲート電極側面に形成された側壁絶縁膜によりエミッタ或いはベースの分離を図る必要上、本発明のバイポーラ素子は、電源電圧１．５Ｖ程度までのゲートリークの少ないゲート酸化膜の使用が望ましい。近年では、複数のゲート酸化膜を使用することは通常行われており、これにより特に本発明の適用範囲が狭まるものではない。
【００３８】
また、前記実施例においては、ＮＰＮ型バイポーラトランジスタについて説明したが、製造時にＰ型半導体基板上に逆導電型の不純物を導入すれば、ＰＮＰ型バイポーラトランジスタが得られる。
【００３９】
即ち、図１２に示すように、Ｐ型シリコン基板３１に、ＣＭＯＳ部およびバイポーラ部の各領域を画成するように、選択的にＳＴＩによる分離領域３２を形成する。イオン注入法を用いて、バイポーラトランジスタのベース領域として動作するＮ型ウエル領域３３、ＣＭＯＳ部のＮ型ウエル領域３４をそれぞれ選択的に形成する。前記ＣＭＯＳ部の前記Ｐ型シリコン基板３１にはＮチャネルＭＯＳＦＥＴが、Ｎ型ウエル領域３４にはＰチャネルＭＯＳＦＥＴがそれぞれ形成される。
【００４０】
前記したＮＰＮ型バイポーラトランジスタと同様に、ＣＭＯＳ部におけるゲート電極形成プロセスによりゲート構造Ｇｓを形成する。このゲート電極形成プロセスと同時に、バイポーラトランジスタのエミッタ領域を画成すると共にエミッタ領域とベース領域間を分離するためのゲート絶縁膜３５、多結晶シリコン膜３６および側壁絶縁膜３７からなるゲート構造を分離構造Ｉｓとして形成する。
【００４１】
ＣＭＯＳ部においてドレイン近傍の電界緩和及び特性制御のためにＰ型不純物をイオン注入してｐ−型のエクステンション部３８ａを形成する。ＰチャネルＭＯＳＦＥＴのソース・ドレイン用Ｐ＋領域３８ｂと同時にＰ＋型エミッタ領域３８ｃとＰ＋型コレクタ取り出し領域３８ｄを選択的に形成する。
【００４２】
また、ＣＭＯＳ部においてｎ−型のエクステンション部３９ａを形成した後、ＮチャネルＭＯＳＦＥＴのソース・ドレイン用Ｎ＋領域３９ｂと同時にＮ＋型ベース取り出し領域３９ｃを選択的に形成する。しかる後、各拡散領域３８ｂ−３８ｄ、３９ｂ−３９ｃ上および多結晶シリコン膜３６上にサリサイドプロセスによりシリサイド膜４０を形成する。電極形成については省略しているが、これにより、ＣＭＯＳ部を含むＰＮＰ型バイポーラトランジスタが得られる。
【００４３】
このようなＰＮＰ型バイポーラトランジスタにおいても、前記したＮＰＮ型バイポーラトランジスタと同様に、エミッタ・ベース間の分離がＣＭＯＳ部のゲート構造により行われているので、同様な作用効果を達成することができる。
【００４４】
また、実施の態様は下記のようになる。
【００４５】
（１）  縦型ＮＰＮバイポーラトランジスタを有する半導体装置は、第１の導電型を有する半導体基板と、前記半導体基板中に設けられ、コレクタ領域として動作する第２の導電型を有する第１のウエル領域と、前記第１のウエル領域上にあって、ベース領域として動作する前記第１の導電型を有する第２のウエル領域と、前記第１のウエル領域上にあって、前記コレクタ領域の引き出し領域となる前記第２の導電型を有する第３のウエル領域と、前記第２のウエル領域中に設けられ、前記第２の導電型を有するエミッタ領域と、前記第２のウエル領域上にあって前記エミッタ領域を規定するように設けられた分離構造と、前記第２のウエル領域中にあって、前記分離構造に隣接し前記分離構造を取り囲むように設けられた前記第１の導電型を有するベース取り出し領域と、前記第２及び第３のウエル中にあって前記分離構造と共に前記ベース取り出し領域を規定するように設けられた第１の絶縁分離層と、前記第３のウエル領域中にあって前記第１の絶縁分離層と隣接して設けられた前記第２の導電型を有するコレクタ取り出し領域と、前記第３のウエル領域中にあって前記第１の絶縁分離層と共に前記コレクタ取り出し領域を規定するように設けられた第２の絶縁分離層とを具備している。
【００４６】
（２）  前記ゲート電極の幅は０．４−２．０μｍである。
【００４７】
（３）  前記第１及び第２の絶縁分離層はＳＴＩ技術により形成された絶縁層からなる。
【００４８】
（４）  前記エミッタ領域、前記ベース取り出し領域、前記コレクタ取り出し領域及び前記ゲート電極上にはシリサイド膜がそれぞれ設けられている。
【００４９】
（５）  前記分離構造と共にベース取り出し領域を規定するように設けられた第１の絶縁分離層と、前記第１の絶縁分離層と共に前記コレクタ取り出し領域を規定するように設けられた第２の絶縁分離層とを具備している。
【００５０】
（６）  前記ＣＭＯＳ部のゲート構造を形成する多結晶シリコン膜の幅は０．４−２．０μｍとなるように形成される。
【００５１】
（７）  前記分離領域は前記第２及び第３のウエル中にあって前記分離構造と共に前記ベース取り出し領域を規定するように形成されている。
【００５２】
（８）  前記分離領域は前記第３のウエル領域中にあって前記コレクタ取り出し領域を規定するように形成されている。
【００５３】
（９）  前記エミッタ領域、前記ベース取り出し領域及び前記コレクタ取り出し領域は前記ＣＭＯＳ部におけるＭＯＳＦＥＴと同時に形成される。
【００５４】
（１０）  前記エミッタ領域、前記ベース取り出し領域、前記コレクタ取り出し領域及び前記多結晶シリコン膜上にシリサイド膜をそれぞれ形成している。
【００５５】
（１１）  前記多結晶シリコン膜は前記エミッタ領域／前記ベース取り出し領域と電気的に接続される。
【００５６】
（１２）  縦型ＰＮＰバイポーラトランジスタの製造方法は、第１の導電型を有する半導体基板を用意する工程と、前記半導体基板にＳＴＩ技術により選択的に絶縁分離領域を形成する工程と、前記半導体基板に不純物を導入してバイポーラ部のベース領域として動作する第２の導電型を有する第１のウエル領域と、ＣＭＯＳ部を形成する前記第２の導電型を有する第２のウエル領域を選択的に形成する工程と、ＣＭＯＳ部のゲート構造形成プロセスと同時に、エミッタ領域を画成するように前記第１のウエル領域上にゲート絶縁膜、多結晶シリコン膜及び側壁絶縁膜からなるゲート構造を形成して分離構造を形成する工程と、前記ＣＭＯＳ部のソース／ドレイン領域形成プロセスと同時に、前記第１のウエル領域中にあって前記分離構造により規定された前記第１導電型を有するエミッタ領域を形成する工程と、前記ＣＭＯＳ部のソース／ドレイン領域形成プロセスと同時に、前記第１のウエル領域中にあって前記分離構造と前記絶縁分離領域とにより規定された前記第２の導電型を有するベース取り出し領域を形成する工程とを具備している。
【００５７】
（１３）  縦型ＮＰＮバイポーラトランジスタの製造方法は、第１の導電型を有する半導体基板を用意する工程と、前記半導体基板にＳＴＩ技術により選択的に分離領域を形成する工程と、前記半導体基板に不純物を順次導入してコレクタ領域として動作する第２の導電型を有する第１のウエル領域と、ベース領域として動作する前記第１の導電型を有する第２のウエル領域と、前記コレクタ領域の引き出し領域となる前記第２の導電型を有する第３のウエル領域を選択的に形成する工程と、前記第２の導電型を有するエミッタ領域を規定するように前記第２のウエル領域上にゲート絶縁膜、多結晶シリコン膜及び側壁絶縁膜からなるゲート構造を形成して分離構造を形成する工程と、前記第２のウエル領域中にあって前記分離構造により規定された前記第２導電型を有するエミッタ領域と、前記第３のウエル領域にあって前記分離領域により規定された前記第２導電型を有するコレクタ取り出し領域とを同時に形成する工程と、前記第２のウエル領域中にあって前記分離構造と前記分離領域とにより規定された前記第１の導電型を有するベース取り出し領域を形成する工程とを具備している。
【図面の簡単な説明】
【００５８】
【図１】本発明の実施例によるＣＭＯＳＦＥＴと同時に形成される縦型バイポーラトランジスタの製造工程の一部を模式的に示す断面図である。
【図２】本発明の実施例によるＣＭＯＳＦＥＴと同時に形成される縦型バイポーラトランジスタの製造工程の一部を模式的に示す断面図である。
【図３】本発明の実施例によるＣＭＯＳＦＥＴと同時に形成される縦型バイポーラトランジスタの製造工程の一部を模式的に示す断面図である。
【図４】本発明の実施例によるＣＭＯＳＦＥＴと同時に形成される縦型バイポーラトランジスタの製造工程の一部を模式的に示す断面図である。
【図５】本発明の実施例によるＣＭＯＳＦＥＴと同時に形成される縦型バイポーラトランジスタの製造工程の一部を模式的に示す断面図である。
【図６】本発明の実施例によるＣＭＯＳＦＥＴと同時に形成される縦型バイポーラトランジスタを模式的に示す断面図である。
【図７】本発明の実施例による縦型バイポーラトランジスタを模式的に示す平面図である。
【図８】本発明による縦型バイポーラトランジスタと従来例による電流増幅率（ｈＦＥ）の実測結果の一例を示す。
【図９】本発明による縦型バイポーラトランジスタと従来例におけるデバイスシミュレーション結果を示す。
【図１０】多結晶シリコン膜の幅とｈＦＥの関係について実測により評価を行った結果を示す。
【図１１】多結晶シリコン膜の幅に対するエミッタ−ベース間耐圧の実測結果を示す。
【図１２】本発明の実施例によるＣＭＯＳＦＥＴと同時に形成される縦型バイポーラトランジスタを模式的に示す断面図である。
【図１３】従来の縦型バイポーラトランジスタの製造工程の一部を模式的に示す断面図である。
【図１４】従来の縦型バイポーラトランジスタの製造工程の一部を模式的に示す断面図である。
【図１５】縦型バイポーラトランジスタの製造工程の一部を模式的に示す断面図である。
【図１６】従来の縦型バイポーラトランジスタを模式的に示す断面図である。
【図１７】従来の縦型バイポーラトランジスタを模式的に示す平面図である。
【符号の説明】
【００５９】
１０、３１…シリコン基板、１１、３２…分離領域、１２、１４、３３、３４…Ｎ型ウエル領域、１３…Ｐ型ウエル領域、１５、３５…ゲート絶縁膜、１６、３６…多結晶シリコン膜、１７、３７…側壁絶縁膜、１８ａ…Ｎ＋エミッタ領域、１８ｂ…Ｎ＋型コレクタ取り出し領域、１９…Ｐ＋型ベース取り出し領域、２０…シリサイド膜、２１…絶縁膜、２２…導体層、３８ａ…Ｐ＋エミッタ領域、３８ｂ…Ｐ＋型コレクタ取り出し領域、３９…Ｎ＋型ベース取り出し領域、Ｇｓ…ゲート構造、Ｉｓ…絶縁分離構造
【図１】
2005236084.tif 000003
【図２】
2005236084.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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