(57)【要約】【課題】  電源電圧の立上がりが遅い場合でも、正常なリセット信号を出力することができるパワーオンリセット回路を提供する。【解決手段】  ノードＮＸはゲートが接地電位ＧＮＤに固定接続されたＮＭＯＳ１１を介して接地電位ＧＮＤに接続されると共に、ＰＭＯＳのドレインとソースを共通接続したＭＯＳ容量１２を介して電源ライン１０に接続されている。従って、電源投入時に電源電圧ＶＤの立上がりが遅い場合でも、ノードＮＸの電位ＶＸは、この電源電圧ＶＤにほぼ追随して上昇する。電源電圧ＶＤが所定の電源電位ＶＤＤに達すると、ＮＭＯＳ１１のオフリーク電流によって電位ＶＸが徐々に低下する。ノードＮＸには電源電圧ＶＤで動作するインバータ１３〜１５が接続されているので、電位ＶＸが電源電圧ＶＤの１／２まで低下すると、このインバータ１５から出力されるリセット信号ＰＯＲが“Ｈ”となる。【選択図】      図１
2005151068.tif 000002
【特許請求の範囲】
【請求項１】
電源ラインと内部ノードの間に接続されたキャパシタと、
前記内部ノードにドレインが接続され、ソースが基準電位に接続されてオフ状態に設定されたＭＯＳトランジスタと、
前記電源ラインへの電源電圧投入のあと前記内部ノードの電位が閾値電圧以下に低下したときにリセット信号を出力する出力部とを、
備えたことを特徴とするパワーオンリセット回路。
【請求項２】
前記キャパシタはＭＯＳトランジスタのソースとドレインを前記電源ラインに接続し、ゲートを前記内部ノードに接続したＭＯＳ容量であることを特徴とする請求項１記載のパワーオンリセット回路。
【請求項３】
電源ラインと第１ノードの間に接続された第１のキャパシタと、
前記第１ノードと第２ノードの間に接続され、第１のパルス信号に応じてオン・オフ制御される第１のＭＯＳトランジスタと、
前記第２ノードと基準電位の間に接続され、第２のパルス信号に応じてオン・オフ制御される第２のＭＯＳトランジスタと、
前記第２ノードと前記基準電位の間に接続された第２のキャパシタと、
外部から与えられるクロック信号に同期して、前記第１及び第２のパルス信号を生成するタイミング制御部と、
前記電源ラインへの電源電圧投入のあと前記内部ノードの電位が閾値電圧以下に低下したときにリセット信号を出力する出力部とを、
備えたことを特徴とするパワーオンリセット回路。
【請求項４】
前記第１のＭＯＳトランジスタは、前記第１のパルス信号が与えられないときにはオフ状態となり、該第１のパルス信号が与えられたときにオン状態となるように設定され、前記第２のＭＯＳトランジスタは、前記第２のパルス信号が与えられないときにはオフ状態となり、該第２のパルス信号が与えられたときにオン状態となるように設定されたことを特徴とする請求項３記載のパワーオンリセット回路。
【請求項５】
前記タイミング制御部は、外部から与えられるクロック信号が第１論理レベルから第２論理レベルへ変化したときに前記第１のパルス信号を出力し、該クロック信号が第２論理レベルから第１論理レベルに変化したときに前記第２のパルス信号を出力することを特徴とする請求項３または４記載のパワーオンリセット回路。
【請求項６】
前記第１のキャパシタは、ＭＯＳトランジスタのソースとドレインを前記電源ラインに接続し、ゲートを前記内部ノードに接続したＭＯＳ容量であることを特徴とする請求項３、４または５記載のパワーオンリセット回路。
【請求項７】
前記出力部は、ヒステリシス特性を有することを特徴とする請求項１乃至６のいずれか１項に記載のパワーオンリセット回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源投入時にシステムを初期化するためのリセット信号を発生するパワーオンリセット回路に関するものである。
【背景技術】
【０００２】
【特許文献１】特開平１０−１６３８４０号公報
【０００３】
図２（ａ），（ｂ）は、従来のパワーオンリセット回路の説明図であり、同図（ａ）は回路構成図、及び同図（ｂ）は動作波形図である。
【０００４】
このパワーオンリセット回路は、図２（ａ）に示すように、ノードＮＡと接地電位ＧＮＤの間に直列接続されたＮチャネルＭＯＳトランジスタ（以下、ＭＯＳトランジスタを単に「ＭＯＳ」、ＮチャネルＭＯＳを「ＮＭＯＳ」という）１，２を有しており、これらのＮＭＯＳ１，２のゲートは電源ライン１０に接続され、電源電圧ＶＤが与えられるようになっている。ノードＮＡと電源ライン１０の間には、ＰチャネルＭＯＳ（以下、「ＰＭＯＳ」という）のゲートとソース・ドレイン間の静電容量を利用したＭＯＳ容量３が接続されている。即ち、ＰＭＯＳのゲートがノードＮＡに、ソースとドレインが電源ライン１０に、それぞれ接続されている。
【０００５】
また、ノードＮＡにはインバータ４の入力側が接続され、このインバータ４の出力側がノードＮＢに接続されている。ノードＮＢと接地電位ＧＮＤの間には、ＮＭＯＳのゲートとソース・ドレイン間の静電容量を利用したＭＯＳ容量５が接続されている。即ち、ＮＭＯＳのゲートがノードＮＢに、ソースとドレインが接地電位ＧＮＤに、それぞれ接続されている。
【０００６】
更に、ノードＮＢには縦続接続されたインバータ６，７が接続され、このインバータ７からリセット信号ＰＯＲが出力されて、リセット対象の回路ブロックに与えられるようになっている。なお、図示していないが、インバータ４，６，７及び回路ブロックの電源は、電源ライン１０から電源電圧ＶＤが供給されるようになっている。
【０００７】
次に動作を説明する。
電源投入前は、電源電圧ＶＤは０Ｖであるので、ノードＮＡ，ＮＢは接地電位ＧＮＤとなり、ＭＯＳ容量３，５には電荷が蓄積されていない。従って、ＭＯＳ容量３，５の端子間電圧は０Ｖである。
【０００８】
図２（ｂ）の時刻ｔ０で電源が投入されると、電源ライン１０の電源電圧ＶＤは０Ｖから所定の電源電位ＶＤＤまでの上昇を開始する。
【０００９】
電源投入直後で電源電圧ＶＤがＮＭＯＳ１，２の閾値電圧ＶＴＮ以下のときは、これらのＮＭＯＳ１，２がオフ状態で、かつ、ノードＮＡは端子間電圧が０ＶのＭＯＳ容量３を介して電源ライン１０に接続されているので、このノードＮＡの電位ＶＡは、電荷保存則により電源電圧ＶＤと同じように上昇する。
【００１０】
時刻ｔ１において、電源電圧ＶＤが閾値電圧ＶＴＮを越えると、ＮＭＯＳ１，２のゲートは電源ライン１０に接続されているので、これらのＮＭＯＳ１，２がオン状態となる。これにより、ノードＮＡからＮＭＯＳ１，２を介して接地電位ＧＮＤに電流が流れる。従って、これ以降の電位ＶＡの変化は、電源電圧ＶＤの上昇速度と、ＮＭＯＳ１，２のオン抵抗（電流駆動能力）と、ＭＯＳ容量３の大きさに影響される。即ち、電源電圧ＶＤの上昇速度が速く、ＭＯＳ容量３が大きく、ＮＭＯＳ１，２のオン抵抗が大きければ、電位ＶＡは電源電圧ＶＤの上昇速度よりも遅いながら、これに追随して上昇する。
【００１１】
時刻ｔ２において、電源電圧ＶＤが所定の電源電位ＶＤＤに達すると、電位ＶＡは、ＭＯＳ容量３とＮＭＯＳ１，２のオン抵抗の時定数に従い、指数関数的に低下する。
【００１２】
時刻ｔ３において、ノードＮＡの電位ＶＡが電源電圧ＶＤの１／２以下に低下すると、このノードＮＡに接続されたインバータ４の出力信号が、レベル“Ｌ”からレベル“Ｈ”に変化する。インバータ４の出力側のノードＮＢと接地電位ＧＮＤとの間には、ＭＯＳ容量５が接続されているので、このノードＮＢの電位ＶＢは所定の時定数に従って、接地電位ＧＮＤから電源電位ＶＤＤに上昇する。
【００１３】
時刻ｔ４において、ノードＮＢの電位ＶＢが電源電圧ＶＤの１／２以上になると、このノードＮＢに接続されたインバータ６の出力信号が反転し、更に、このインバータ６に縦続接続されたインバータ７の出力信号が反転し、リセット信号ＰＯＲとして回路ブロックに与えられる。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、前記パワーオンリセット回路では、電源電圧ＶＤの上昇速度が速く、ＭＯＳ容量３が大きく、かつＮＭＯＳ１，２のオン抵抗が大きくて、これらのＮＭＯＳ１，２がオン状態となった後も、ノードＮＡの電位ＶＡが引き続いて上昇することを前提としている。このため、電源投入後における電源電圧ＶＤの上昇速度が遅い場合、ＮＭＯＳ１，２がオン状態となった後、ノードＮＡの電位ＶＡがほとんど上昇しなかったり、逆に低下し始めることがある。このような場合、ノードＮＡのレベルは、最初から“Ｌ”のままで変化せず、ノードＮＢのレベルも“Ｈ”のままで変化しない。従って、リセット信号ＰＯＲは、最初から“Ｈ”状態となり、正常なリセット動作ができないという課題があった。
【００１５】
一方、同様の回路構成で立上がりの遅い電源電圧ＶＤに対応させるには、ＮＭＯＳ１，２のオン抵抗を大きくするためにゲート長を長くしたり、ＭＯＳ容量３を大きくするためにＰＭＯＳのゲート面積を大きくする必要があり、回路パターンの面積が増大するという問題があった。
【００１６】
本発明は、電源電圧ＶＤの立上がりが遅い場合でも、正常なリセット信号ＰＯＲを出力することができるパワーオンリセット回路を提供することを目的としている。
【課題を解決するための手段】
【００１７】
本発明の第１のパワーオンリセット回路は、電源ラインと内部ノードの間に接続されたキャパシタと、前記内部ノードにドレインが接続され、ソースが基準電位に接続されてオフ状態に設定されたＭＯＳトランジスタと、前記電源ラインへの電源電圧投入のあと前記内部ノードの電位が閾値電圧以下に低下したときにリセット信号を出力する出力部とを備えたことを特徴としている。
【００１８】
第２のパワーオンリセット回路は、電源ラインと第１ノードの間に接続された第１のキャパシタと、前記第１ノードと第２ノードの間に接続され、第１のパルス信号に応じてオン・オフ制御される第１のＭＯＳトランジスタと、前記第２ノードと基準電位の間に接続され、第２のパルス信号に応じてオン・オフ制御される第２のＭＯＳトランジスタと、前記第２ノードと前記基準電位の間に接続された第２のキャパシタと、外部から与えられるクロック信号に同期して、前記第１及び第２のパルス信号を生成するタイミング制御部と、前記電源ラインへの電源電圧投入のあと前記内部ノードの電位が閾値電圧以下に低下したときにリセット信号を出力する出力部とを備えたことを特徴としている。
【発明の効果】
【００１９】
本発明の第１のパワーオンリセット回路は、内部ノードを常時オフ状態に設定されたＭＯＳを介して基準電位に接続している。これにより、電源電圧の立上がりが遅くても内部ノードがこの電源電圧に追随して上昇するので、正常なリセット信号を出力することができるという効果がある。
【００２０】
第２のパワーオンリセット回路は、第１ノードと基準電位の間に直列に接続された第１及び第２のＭＯＳを、クロック信号に同期してオン・オフ制御するタイミング制御部を有している。これにより、第１のパワーオンリセット回路の効果に加えて、クロック信号に同期したパワーオンリセット信号を出力することができるという効果がある。
【発明を実施するための最良の形態】
【００２１】
この発明の前記並びにその他の目的と新規な特徴は、次の、好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。
【実施例１】
【００２２】
図１（ａ），（ｂ）は、本発明の実施例１を示すパワーオンリセット回路の説明図であり、同図（ａ）は回路構成図、及び同図（ｂ）は動作波形図である。
【００２３】
このパワーオンリセット回路は、図１（ａ）に示すように、ノードＮＸと接地電位ＧＮＤの間に接続されたＮＭＯＳ１１を有しており、このＮＭＯＳ１１のゲートは接地電位ＧＮＤに接続されている。ノードＮＸと電源ライン１０の間には、ＰＭＯＳのゲートとソース・ドレイン間の静電容量を利用したＭＯＳ容量１２が接続されている。即ち、ＰＭＯＳのゲートがノードＮＸに、ソースとドレインが電源ライン１０に、それぞれ接続されている。更に、ノードＮＸには、縦続接続された３段のインバータ１３，１４，１５が接続され、最終段のインバータ１５の出力側からリセット信号ＰＯＲが出力されて、リセット対象の回路ブロックに与えられるようになっている。なお、図示していないが、インバータ１３〜１５及び回路ブロックには、電源ライン１０から電源電圧ＶＤが供給されるようになっている。
【００２４】
次に動作を説明する。
電源投入前は、電源電圧ＶＤは０Ｖであるので、ノードＮＸの電位ＶＸは接地電位ＧＮＤとなり、ＭＯＳ容量１２には電荷が蓄積されていない。従って、ＭＯＳ容量１２の端子間電圧は０Ｖである。また、ＮＭＯＳ１１のゲートは接地電位ＧＮＤに固定接続されているので、このＮＭＯＳ１１はオフ状態である。
【００２５】
図１（ｂ）の時刻ｔ１０で電源が投入されると、電源ライン１０の電源電圧ＶＤは０Ｖから所定の電源電位ＶＤＤまでの上昇を開始する。ＮＭＯＳ１１は、常にオフ状態であるので、このＮＭＯＳ１１には、微小な漏れ電流（オフリーク電流）以外は流れない。ノードＮＸは、端子間電圧が０ＶのＭＯＳ容量１２を介して電源ライン１０に接続されているので、このノードＮＸの電位ＶＸは、電荷保存則により電源電圧ＶＤと同じように上昇する。
【００２６】
ノードＮＸに接続されたインバータ１３には電源電圧ＶＤが供給され、このインバータ１３の入力側のレベルは、電源電圧ＶＤにほぼ等しい電位ＶＸであるので、このインバータ１３の出力信号は“Ｌ”である。従って、インバータ１５から出力されるリセット信号ＰＯＲも“Ｌ”となっている。これにより、回路ブロックは初期状態にセットされる。
【００２７】
時刻ｔ１１において、電源電圧ＶＤが所定の電源電位ＶＤＤに達すると、ノードＮＸの電位ＶＸもほぼ電源電位ＶＤＤに達する。その後、ＮＭＯＳ１１の大きなオフリーク抵抗とＭＯＳ容量１２による時定数に従い、電位ＶＸは指数関数的に低下する。
【００２８】
時刻ｔ１２において、ノードＮＸの電位ＶＸが電源電圧ＶＤの１／２以下に低下すると、このノードＮＸに接続されたインバータ１３の出力信号Ｓ１３が、“Ｌ”から“Ｈ”に変化する。これにより、インバータ１４の出力信号が反転し、更に、このインバータ１４に縦続接続されたインバータ１５の出力信号が反転して、リセット信号ＰＯＲが“Ｈ”となって回路ブロックに与えられる。これにより、回路ブロックは初期状態から解放されて、所定の動作が開始される。
【００２９】
以上のように、この実施例１のパワーオンリセット回路は、リセット信号ＰＯＲを“Ｌ”から“Ｈ”へ変化させるタイミングを、ＮＭＯＳ１１のオフリーク抵抗とＭＯＳ容量１２による時定数に従って行うように構成しているので、回路パターンの面積を増加させずに、電源電圧ＶＤの立上がりが遅い場合でも、正常なリセット信号ＰＯＲを出力することができるという利点がある。
【実施例２】
【００３０】
図３は、本発明の実施例２を示すパワーオンリセット回路の回路図であり、図１（ａ）中の要素と共通の要素には共通の符号が付されている。
【００３１】
このパワーオンリセット回路は、図１（ａ）のパワーオンリセット回路の出力部にヒステリシス特性を持たせたものである。即ち、ＰＭＯＳ１６を追加し、このＰＭＯＳ１６のドレイン、ゲート、及びソースを、それぞれインバータ１３の出力側（インバータ１４の入力側）、インバータ１４の出力側（インバータ１５の入力側）、及び電源ライン１０に接続している。その他の構成は、図１（ａ）と同様である。
【００３２】
このパワーオンリセット回路の基本動作は、図１と同様であるので詳細説明は省略するが、ノードＮＸの電位ＶＸがインバータ１１の閾値電圧よりも低くなると、このインバータ１３の出力信号は“Ｌ”から“Ｈ”となる。これにより、インバータ１４の出力信号は“Ｈ”から“Ｌ”となり、ＰＭＯＳ１６はオン状態となる。
【００３３】
このとき、ノードＮＸは、インバータ１３の閾値電圧よりも低電位で“Ｌ”と認識されているが、接地電位ＧＮＤではない。そのため、インバータ１３の出力側の電位も“Ｈ”と認識されているが中間電位であり、不安定な状態となっている。ここで、ＰＭＯＳ１６がオン状態になると、インバータ１４の入力側がこのＰＭＯＳ１６を介して電源ライン１０に接続されるので、より高電位となって安定した“Ｈ”状態となる。
【００３４】
以上のように、この実施例２のパワーオンリセット回路は、出力部にヒステリシス特性を持たせるためにＰＭＯＳ１６を追加しているので、ノードＮＸが“Ｈ”から“Ｌ”に変化したときにノイズが発生しても、リセット信号ＰＯＲへの影響を防止でき、より安定した動作が実現できるという利点がある。
【実施例３】
【００３５】
図４（ａ），（ｂ）は、本発明の実施例３を示すパワーオンリセット回路の説明図であり、同図（ａ）は回路構成図、及び同図（ｂ）は動作波形図である。この図４（ａ）において、図３中の要素と共通の要素には共通の符号が付されている。
【００３６】
このパワーオンリセット回路は、外部から与えられるクロック信号に同期したリセット信号を発生するもので、図４（ａ）に示すように、図３中のＮＭＯＳ１１に代えて直列に接続されたＮＭＯＳ１７，１８を有すると共に、これらのＮＭＯＳ１７，１８を制御するタイミング制御部２０を備えている。
【００３７】
ＮＭＯＳ１７のソースとＮＭＯＳ１８のドレインの接続点（ノードＮＹ）には、キャパシタ１９の一端が接続され、このキャパシタ１９の他端が接地電位ＧＮＤに接続されている。タイミング制御部２０は、外部からクロック信号ＣＬＫが与えられる端子２１を有し、この端子２１に３段のインバータ２２〜２４が縦続接続されている。終段のインバータ２４の出力側は、２入力の否定的論理積ゲート（以下、「ＮＡＮＤ」という）２５の一方の入力側に接続され、このＮＡＮＤ２５の他方の入力側は端子２１に接続されている。ＮＡＮＤ２５から出力される信号Ｓ２５は、ＮＭＯＳ１８のゲートに与えられると共に、インバータ２６で反転されて信号Ｓ２６としてＮＭＯＳ１７のゲートに与えられるようになっている。
【００３８】
このタイミング制御部２０は、端子２１に一定周期で“Ｌ”，“Ｈ”を繰り返すクロック信号ＣＬＫが与えられたときに、このクロック信号ＣＬＫの立上がりに同期して、インバータ２２〜２４の遅延時間だけ“Ｌ”となるパルス状の信号Ｓ２５と、この信号Ｓ２５を反転したパルス状の信号Ｓ２６を出力するものである。その他の構成は、図３と同様である。
【００３９】
次に動作を説明する。
このパワーオンリセット回路において、クロック信号ＣＬＫが与えられていない（即ち、“Ｌ”または“Ｈ”に固定されている）ときは、タイミング制御部２０のＮＡＮＤ２５から出力される信号Ｓ２５は“Ｈ”となり、インバータ２６から出力される信号Ｓ２６は“Ｌ”となる。従って、ＮＭＯＳ１７，１８は、それぞれオフ状態及びオン状態となり、図３と同様の構成となって同様の動作が行われる。
【００４０】
クロック信号ＣＬＫが与えられた場合の動作は、次のようになる。
図４（ｂ）の時刻ｔ２０で電源が投入されると、電源ライン１０の電源電圧ＶＤは０Ｖから所定の電源電位ＶＤＤまでの上昇を開始する。電源立上がり時にクロック信号が“Ｌ”であると、信号Ｓ２５，Ｓ２６はそれぞれ“Ｈ”，“Ｌ”であるので、ＮＭＯＳ１７，１８は、それぞれオフ状態及びオン状態となる。従って、ＮＭＯＳ１７には、微小な漏れ電流（オフリーク電流）以外は流れない。
【００４１】
ノードＮＸは、端子間電圧が０ＶのＭＯＳ容量１２を介して電源ライン１０に接続されているので、このノードＮＸの電位ＶＸは、電荷保存則により電源電圧ＶＤと同じように上昇する。一方、ＮＭＯＳ１８はオン状態であるので、ノードＮＹの電位ＶＹは、ほぼ接地電位ＧＮＤである。
【００４２】
時刻ｔ２１において、電源電圧ＶＤが所定の電源電位ＶＤＤに達すると、ノードＮＸの電位ＶＸもほぼ電源電位ＶＤＤに達する。その後、ＮＭＯＳ１１の大きなオフリーク抵抗とＭＯＳ容量１２による大きな時定数に従い、電位ＶＸは指数関数的に低下する。但し、その電位低下は極めて緩慢である。
【００４３】
時刻ｔ２２において、クロック信号ＣＬＫが立上がると、タイミング制御部２０から出力される信号Ｓ２５，Ｓ２６が、一定時間だけそれぞれ“Ｌ”，“Ｈ”となる。これにより、ＮＭＯＳ１７はオン状態となり、ＮＭＯＳ１８はオフ状態となる。この結果、ノードＮＸは、ＮＭＯＳ１７を介してノードＮＹに接続されたキャパシタ１９と、電荷を分配することになり、その分だけノードＮＸの電位ＶＸが急速に降下し、その降下分だけノードＮＹの電位ＶＹは上昇する。
【００４４】
時刻ｔ２３において、信号Ｓ２５，Ｓ２６が、それぞれ“Ｈ”，“Ｌ”に戻ると、ＮＭＯＳ１７はオフ状態となり、ＮＭＯＳ１８はオン状態となる。これにより、ノードＮＸとノードＮＹは分離される。また、キャパシタ１９はＮＭＯＳ１８を介して放電され、ノードＮＹの電位ＶＹは、接地電位ＧＮＤとなる。
【００４５】
時刻ｔ２４，ｔ２５，…におけるクロック信号ＣＬＫの立上がり毎に、時刻ｔ２２と同様の動作が繰り返され、ノードＮＸの電位ＶＸは段階的に低下する。そして、例えば、時刻ｔ２５において、電位ＶＸが電源電圧ＶＤの１／２以下に低下すると、このノードＮＸに接続されたインバータ１３の出力信号が、“Ｌ”から“Ｈ”に変化し、リセット信号ＰＯＲが“Ｈ”となる。
【００４６】
なお、ＭＯＳ容量１２とキャパシタ１９の容量比を調節することにより、ノードＮＸの電位ＶＸがインバータ１３の閾値よりも低下するまでのクロック数を設定することが可能である。
【００４７】
以上のように、この実施例３のパワーオンリセット回路は、外部から与えられるクロック信号ＣＬＫに同期してＮＭＯＳ１７，１８をオン・オフ制御するタイミング制御部２０を備えている。これにより、一定周期でノードＮＸの電位ＶＸを段階的に低下させることができるので、実施例２の利点に加えて、クロック信号ＣＬＫに同期したリセット信号ＰＯＲを出力することができるという利点がある。
【実施例４】
【００４８】
実施例３のタイミング制御部２０は、ＮＭＯＳ１７，１８を同じタイミングでオン・オフ制御するようにしている。このため、タイミングによっては、ＮＭＯＳ１７，１８が一時的に同時にオン状態となって、ノードＮＸが接地電位ＧＮＤに接続されてしまい、設定どおりのタイミングが得られないおそれがあった。実施例４は、そのようなおそれを解消するものである。
【００４９】
図５（ａ），（ｂ）は、本発明の実施例４を示すパワーオンリセット回路の説明図であり、同図（ａ）は回路構成図、及び同図（ｂ）は動作波形図である。この図５（ａ）において、図４（ａ）中の要素と共通の要素には共通の符号が付されている。
【００５０】
このパワーオンリセット回路は、図５（ａ）に示すように、図４（ａ）中のタイミング制御部２０に代えて、構成が若干異なるタイミング制御部２０Ａを設けている他は、この図４（ａ）のパワーオンリセット回路と同様の構成である。
【００５１】
タイミング制御部２０Ａは、タイミング制御部２０と同様の端子２１、インバータ２２〜２４，２６、及びＮＡＮＤ２５に加えて、インバータ２７〜３０，３２とＮＡＮＤ３１で構成されている。
【００５２】
即ち、端子２１には、クロック信号ＣＬＫを反転するためのインバータ２７が接続されている。インバータ２７の出力側は、縦続接続された３段のインバータ２８〜３０を介して、ＮＡＮＤ３１の一方の入力側に接続されると共に、このＮＡＮＤ３１の他方の入力側に直接接続されている。ＮＡＮＤ３１の出力側には、インバータ３２が接続され、このインバータから出力される信号Ｓ３２が、ＮＭＯＳ１８のゲートに与えられるようになっている。
【００５３】
次に動作を説明する。
このパワーオンリセット回路において、クロック信号ＣＬＫが与えられていないときは、タイミング制御部２０Ａのインバータ２６，３２から出力される信号Ｓ２６，Ｓ３２は共に“Ｌ”となる。従って、ＮＭＯＳ１７，１８は共にオフ状態となり、図３と同様の動作が行われる。
【００５４】
クロック信号ＣＬＫが与えられた場合の動作は、次のようになる。
図５（ｂ）の時刻ｔ３０で電源が投入されると、電源ライン１０の電源電圧ＶＤは０Ｖから所定の電源電位ＶＤＤまでの上昇を開始する。電源立上がり時にクロック信号が“Ｌ”であると、信号Ｓ２６，Ｓ３２は共に“Ｌ”であるので、ＮＭＯＳ１７，１８はオフ状態となる。従って、ＮＭＯＳ１７，１８には、微小な漏れ電流以外は流れない。ノードＮＸは、端子間電圧が０ＶのＭＯＳ容量１２を介して電源ライン１０に接続されているので、このノードＮＸの電位ＶＸは、ほぼ電源電圧ＶＤと同じように上昇する。
【００５５】
時刻ｔ３１において、電源電圧ＶＤが所定の電源電位ＶＤＤに達すると、ノードＮＸの電位ＶＸもほぼ電源電位ＶＤＤに達する。
【００５６】
時刻ｔ３２において、クロック信号ＣＬＫが立上がると、タイミング制御部２０Ａから出力される信号Ｓ２６が、一定時間だけ“Ｈ”となる。これにより、ＮＭＯＳ１７はオン状態となるが、ＮＭＯＳ１８はオフ状態のままである。この結果、ノードＮＸは、ＮＭＯＳ１７を介してノードＮＹに接続されたキャパシタ１９と、電荷を分配することになり、その分だけノードＮＸの電位ＶＸが急速に降下し、その降下分だけノードＮＹの電位ＶＹは上昇する。
【００５７】
時刻ｔ３３において、信号Ｓ２６が“Ｌ”に戻ると、ＮＭＯＳ１７はオフ状態となってノードＮＸとノードＮＹは分離される。
【００５８】
時刻ｔ３４において、クロック信号ＣＬＫが立下がると、タイミング制御部２０Ａから出力される信号Ｓ３２が、一定時間だけ“Ｈ”となる。これにより、ＮＭＯＳ１８はオン状態となるが、ＮＭＯＳ１７はオフ状態のままである。この結果、キャパシタ１９はＮＭＯＳ１８を介して放電され、ノードＮＹの電位ＶＹは、接地電位ＧＮＤとなる。
【００５９】
時刻ｔ３５，ｔ３７，…におけるクロック信号ＣＬＫの立上がり毎に、時刻ｔ３２と同様の動作が繰り返され、ノードＮＸの電位ＶＸは段階的に低下する。また、時刻ｔ３６，…におけるクロック信号ＣＬＫの立下がり毎に、時刻ｔ３４と同様の動作が繰り返され、キャパシタ１９が放電される。
【００６０】
そして、例えば、時刻ｔ３７のクロック信号ＣＬＫの立上がりにおいて、電位ＶＸが電源電圧ＶＤの１／２以下に低下すると、このノードＮＸに接続されたインバータ１３の出力信号が、“Ｌ”から“Ｈ”に変化し、リセット信号ＰＯＲが“Ｈ”となる。
【００６１】
以上のように、この実施例４のパワーオンリセット回路は、外部から与えられるクロック信号ＣＬＫの立上がりに同期してＮＭＯＳ１７を一定時間だけオン状態にし、このクロック信号ＣＬＫの立下がりに同期してＮＭＯＳ１８を一定時間だけオン状態に制御するタイミング制御部２０Ａを備えている。これにより、ＮＭＯＳ１７，１８が同時にオン状態になることがないので、ノードＮＸが接地電位ＧＮＤに接続されるおそれがなくなり、実施例３の利点に加えて、設定どおりの安定した動作が得られるという利点がある。
【００６２】
なお、以上説明した実施例は、あくまでも、この発明の技術内容を明らかにするためのものである。この発明は、上記実施例にのみ限定して狭義に解釈されるものではなく、この発明の特許請求の範囲に述べる範囲内で、種々変更して実施することができる。その変形例としては、例えば、次のようなものがある。
【００６３】
（ａ）  電源ライン１０とノードＮＸの間に、ＰＭＯＳによるＭＯＳ容量１２を接続しているが、ＭＯＳ容量に限定せず、どのようなキャパシタでも適用可能である。
【００６４】
（ｂ）  リセット信号ＰＯＲの出力部を、３段のインバータ１３〜１５で構成しているが、出力部の構成はこれに限定されない。
【００６５】
（ｃ）  タイミング制御部２０，２０Ａでは、３段のインバータで遅延回路を構成しているが、インバータの段数は任意である。また、その他の遅延回路を用いても良い。即ち、クロック信号ＣＬＫに同期したパルス信号が発生できるものであれば、どのような回路構成でも同様に適用可能である。
【図面の簡単な説明】
【００６６】
【図１】本発明の実施例１を示すパワーオンリセット回路の説明図である。
【図２】従来のパワーオンリセット回路の説明図である。
【図３】本発明の実施例２を示すパワーオンリセット回路の回路図である。
【図４】本発明の実施例３を示すパワーオンリセット回路の説明図である。
【図５】本発明の実施例４を示すパワーオンリセット回路の説明図である。
【符号の説明】
【００６７】
１０    電源ライン
１１，１７，１８    ＮＭＯＳ
１２    ＭＯＳ容量
１３〜１５，２２〜２４，２６〜３０，３２    インバータ
１６    ＰＭＯＳ
１９    キャパシタ
２０，２０Ａ    タイミング制御部
２５，３１    ＮＡＮＤ
【図１】
2005151068.tif 000003
【図２】
2005151068.tif 000004
【図３】
2005151068.tif 000005
【図４】
2005151068.tif 000006
【図５】
2005151068.tif 000007