(57)【要約】【課題】  本発明は、占有基板面積は狭いが十分な静電容量を有する多層構造キャパシタと、このキャパシタを利用したキャパシタ装置及び発光表示装置を提供する。【解決手段】  本発明によるキャパシタは、基板上に第１導電層が形成され、第１導電層上に第１絶縁層が形成される。さらに、第１絶縁層上には第２導電層及び第２絶縁層が順次に形成される。これに加えて第３導電層が第２絶縁層上に形成され、第１導電層と接続孔を通して電気的に連結されて、第３導電層と第１導電層は、同一電位を有する。従がって、第１導電層及び第３導電層がキャパシタの第１電極になって、第２導電層がキャパシタの第２電極になる。このようにキャパシタが多層構造で形成されることによって、キャパシタの占有基板面積は小さい表面積でも相対的に十分な電気容量を有することができる。【選択図】  図４
2005340772.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも一つのトランジスタ及びキャパシタを備えた複数個の画素回路を含む発光表示パネルに形成されるキャパシタにおいて、
不純物がドーピングされて導電性を有する多結晶シリコン層と；
前記多結晶シリコン層上に形成される第１絶縁層と；
前記第１絶縁層上に形成される第１導電層と；
前記第１導電層上に形成される第２絶縁層と；
前記第２絶縁層上に形成されて、前記多結晶シリコン層と接続孔を通して電気的に連結される第２導電層と；
を含むことを特徴とするキャパシタ。
【請求項２】
前記第２及び第３導電層は、金属層であることを特徴とする請求項１に記載のキャパシタ。
【請求項３】
前記多結晶シリコン層は、前記少なくとも一つのトランジスタのソース領域及びドレーン領域を形成する多結晶シリコン層と同一ドーピング濃度を有することを特徴とする請求項１に記載のキャパシタ。
【請求項４】
互いに直列に連結される第１及び第２キャパシタを含むキャパシタ装置において、
互いに分離して形成される第１領域及び第２領域を含み、不純物がドーピングされて導電性を有する多結晶シリコン層と；
前記多結晶シリコン層上に形成される第１絶縁層と；
前記多結晶シリコン層の第１及び第２領域上の前記第１絶縁層上に一体に形成される第１導電層と；を含み、
前記第１領域と前記第１導電層とが前記第１キャパシタを形成し、
前記第２領域と前記第１導電層とが前記第２キャパシタを形成することを特徴とするキャパシタ装置。
【請求項５】
前記第１導電層は、金属層であることを特徴とする請求項４に記載のキャパシタ装置。
【請求項６】
前記第１導電層上に形成される第２絶縁層と；
前記多結晶シリコン層の第１領域上の前記第２絶縁層上に形成されて、前記多結晶シリコン層の第１領域と接続孔を通して電気的に連結される第２導電層と；がさらに形成されることを特徴とする請求項４に記載のキャパシタ装置。
【請求項７】
前記第１導電層及び前記第２導電層は、金属層であることを特徴とする請求項６に記載のキャパシタ装置。
【請求項８】
第１方向に伸びて、選択信号を伝達する複数の走査線、前記走査線に絶縁・交差して第２方向に伸びてデータ信号を伝達する複数のデータ線、及び前記走査線と前記データ線とに各々連結される複数の画素回路を含む発光表示装置において、
前記画素回路は、
前記データ線に連結される第１トランジスタと；
前記第１トランジスタを通して前記データ線から伝えられるデータ信号に対応する電圧を充電するキャパシタと；
前記キャパシタの第１電極が制御電極に連結されて前記キャパシタに充電された電圧に対応する電流を出力する第２トランジスタと；
前記第２トランジスタから出力される電流に対応する光を発する発光素子と；を含み、
前記キャパシタは、
不純物がドーピングされて導電性を有する多結晶シリコン層である第１導電層と；
前記第１導電層上に形成される第１絶縁層と；
前記第１絶縁層上に形成される第２導電層と；
前記第２導電層上に形成される第２絶縁層と；
前記第２絶縁層上に形成されて前記第１導電層と接続孔を通して電気的に連結される第３導電層と；
を含むことを特徴とする発光表示装置
【請求項９】
前記第１導電層は、前記第１及び第２トランジスタのソース及びドレーン領域を形成する多結晶シリコン層と同一層に形成され、同一導電型を有することを特徴とする請求項８に記載の発光表示装置。
【請求項１０】
前記第２導電層は、金属層であり、前記走査線と同一層に形成され、
前記第３導電層は、金属層であり、前記データ線が同一層に形成されることを特徴とする発光表示装置。
【請求項１１】
第１方向に伸びて、選択信号を伝達する複数の走査線、前記走査線に絶縁・交差して第２方向に伸びてデータ信号を伝達する複数のデータ線、及び前記走査線と前記データ線とに各々連結される複数の画素回路を含む発光表示装置において、
前記画素回路は、
前記データ線に電気的に連結される第１電極、及び前記選択信号に応答して導通して前記データ信号を出力する第２電極を有する第１トランジスタと；
前記第１トランジスタの第２電極に電気的に連結される第１電極を有し、前記データ信号に対応する電圧を充電する第１キャパシタと；
前記第１キャパシタに保存された電圧に対応する電流を出力する第２トランジスタと；
前記第１キャパシタの第１電極に直列連結される第１電極を有する第２キャパシタと；
前記第２トランジスタから出力された電流に対応する光を放出する発光素子と；を含み、
前記画素回路が形成される画素領域に、
前記第１キャパシタの第２電極を形成する第１導電領域及び前記第２キャパシタの第２電極を形成する第２導電領域を含む第１導電層と；
前記第１導電層上に形成される第１絶縁層と；
前記第１導電層の第１及び第２導電領域上の前記第１絶縁層上に一体に形成されて前記第１キャパシタの第１電極及び前記第２キャパシタの第１電極になる第２導電層と；が形成されることを特徴とする発光表示装置。
【請求項１２】
前記第１導電層は、不純物がドーピングされて導電性を有する多結晶シリコン層であることを特徴とする請求項１１に記載の発光表示装置。
【請求項１３】
前記第１導電層は、前記第１乃至第３トランジスタの中で、少なくとも一つと同一導電型を有することを特徴とする請求項１２に記載の発光表示装置。
【請求項１４】
前記第２導電層上には第２絶縁層が形成され、
前記第１導電層の第１導電領域上の前記第２絶縁層上に前記電源線が形成されることを特徴とする請求項１２に記載の発光表示装置。
【請求項１５】
前記第１導電層の第１導電領域は、前記画素回路に電源を供給する電源線に接続孔を通して電気的に連結されることを特徴とする請求項１４に記載の発光表示装置。
【請求項１６】
前記電源線は、前記第１導電層の第１導電領域と大体同一形状に重なるように形成することを特徴とする請求項１５に記載の発光表示装置。
【請求項１７】
前記第２導電層は、前記第１トランジスタの第２電極に接続孔を通して電気的に連結されることを特徴とする請求項１６に記載の発光表示装置。
【請求項１８】
第１方向に伸びて、選択信号を伝達する複数の走査線、前記走査線に絶縁・交差して第２方向に伸びてデータ電流を伝達する複数のデータ線、及び前記走査線と前記データ線とに各々連結される複数の画素回路を含む発光表示パネルにおいて、
前記画素回路は、
前記選択信号に応答して導通して前記データ電流を伝達する第１トランジスタと；
前記第１トランジスタを通して伝えられた前記データ電流に対応する電流を出力する第２トランジスタと；
前記第２トランジスタのソース電極とゲート電極との間に連結される第１キャパシタと；
第１制御信号線と前記第２トランジスタのゲートとの間に連結され、前記第１キャパシタとカップリングされて前記第２トランジスタのゲートに印加される電圧を調節する第２キャパシタと；
前記選択信号に応答して導通して前記データ電流を前記第２トランジスタのソース電極に伝達する第３トランジスタと；
前記第２トランジスタから出力される電流に対応する光を放出する発光素子と；を含み、
前記第１及び第２キャパシタが形成される領域に、
前記第１キャパシタの第１電極を形成する第１領域及び前記第２キャパシタの第１電極を形成する第２領域を含み、不純物としてドーピングされて導電性を有する第１多結晶シリコン層と；
前記第１多結晶シリコン層上に形成される第１絶縁層と；
前記第１多結晶シリコン層の第１及び第２領域上の前記第１絶縁層上に一体に形成されて、前記第１キャパシタの第２電極及び前記第２キャパシタの第２電極になる第１導電層と；が形成されることを特徴とする発光表示パネル。
【請求項１９】
前記第１及び第２キャパシタが形成される領域に、
前記第１導電層上には第２絶縁層が形成され、
前記第１多結晶シリコン層の第１領域上の前記第２絶縁層上に第２導電層が形成され、
前記第２導電層は、接続孔を通して前記第１多結晶シリコン層の第１領域に接続されることを特徴とする請求項１８に記載の発光表示パネル。
【請求項２０】
前記第２導電層は、前記第１キャパシタの第１電極及び前記第２トランジスタのソース電極に電源電圧を伝達する電源線であることを特徴とする請求項１８に記載の発光表示パネル。
【請求項２１】
前記第１多結晶シリコン層は、前記発光素子が形成される領域の一辺に沿って隣接するように配置されることを特徴とする請求項１８に記載の発光表示パネル。
【請求項２２】
前記第１多結晶シリコン層の第１領域は、前記第１多結晶シリコン層の第２領域よりも広いことを特徴とする請求項１８に記載の発光表示パネル。
【請求項２３】
前記第１乃至第３トランジスタのソース及びドレーン領域は、各々不純物がドーピングされて導電性を有する第２、３、及び４多結晶シリコン層で形成され、
前記第１多結晶シリコン層は、前記第２多結晶シリコン層と同一タイプの不純物がドーピングされたことを特徴とする請求項１８に記載の発光表示パネル。
【請求項２４】
前記第１多結晶シリコン層におけるドーピング濃度は、前記第２、３及び４多結晶シリコン層の中で、一つ以上の多結晶シリコン層のドーピング濃度と大体同じ濃度を有することを特徴とする請求項２３に記載の発光表示パネル。
【請求項２５】
前記画素回路は、前記第２トランジスタから出力される電流を選択的に前記発光素子に伝達する第４トランジスタをさらに含むことを特徴とする請求項１８に記載の発光表示パネル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、キャパシタ及びこれを利用した発光表示パネルに関し、特に基板上に形成されるキャパシタ及びこのキャパシタを含む発光表示パネルに関する。
【背景技術】
【０００２】
周知のように平板表示装置は、二つの基板の間に側壁を立てて密閉された容器を製造し、この容器の内部に適切な素材を配置して所望の画面を表示する装置であって、最近、マルチメディアの発達と共にその重要性が増大している。
【０００３】
これに相応して印加される電圧によって液晶が撹乱されながら光が散乱される原理を利用する液晶表示装置（ＬＣＤ）、電子線による蛍光体発光を利用する電界放出表示装置（ＦＥＤ）、有機物質の電界発光を利用する有機電界発光表示装置（以下、有機ＥＬ表示装置という）などの多様な平面形ディスプレイ装置が開発されて実用化されている。
【０００４】
このような表示装置を駆動する方式には、受動マトリックス方式と薄膜トランジスタ（ＴＦＴという）を利用した能動マトリックス方式などがある。
【０００５】
受動マトリックス方式は、正極と負極を直交するように形成し、ラインを選択・駆動するのに対して、能動マトリックス方式は、薄膜トランジスタを各ＩＴＯ画素電極に連結して薄膜トランジスタのゲート電極に連結されたキャパシタの容量によって維持される電圧によって駆動する方式である。
【０００６】
図１は、従来の能動マトリックス方式の有機ＥＬ表示装置の画素の等価回路図である。図１のように、有機ＥＬ表示装置の画素回路は、有機ＥＬ素子ＯＬＥＤ、２つのトランジスタＳＭ、ＤＭ及びキャパシタＣを含む。
【０００７】
駆動トランジスタＤＭは、電源電圧ＶＤＤにソースが連結され、ゲートとソースとの間にキャパシタＣが連結されている。キャパシタＣは、トランジスタＤＭのゲート・ソース間電圧ＶＧＳ（＝ＶＧ-ＶＳ）を一定期間維持する。スイッチングトランジスタＳＭは、現在走査線Ｓｎからの低レベル選択信号に応答してデータ線Ｄｍからのデータ電圧を駆動トランジスタＤＭに伝達する。
【０００８】
有機ＥＬ素子ＯＬＥＤは、カソードが基準電圧線Ｖｓｓに連結され、駆動トランジスタＤＭを通して印加される電流に対応して発光する。
【０００９】
このように、各画素回路に薄膜トランジスタ及びキャパシタを含む能動マトリックス方式は、キャパシタ容量によって維持される電圧で駆動するので、各表示画素は１フレーム間、続けてデータ信号に対応する映像を表示することができ、受動マトリックス方式に比べて表示特性が優れているので、現在受動マトリックス方式よりも広く用いられている。
【００１０】
図２は、従来の表示パネルに形成されているキャパシタの構成を概略的に示す断面図である。
【００１１】
絶縁基板ＳＴ上に障壁性バッファー層ＢＬが形成され、さらにその上にキャパシタの第１電極を形成する導電層ＣＬ１が形成される。導電層ＣＬ１上には、絶縁層ＤＬが形成され、絶縁層ＤＬ上にはキャパシタの第２電極である導電層ＣＬ２が形成される。こうして、導電層ＣＬ１と導電層ＣＬ２とからなるキャパシタが形成される。画素回路が形成される領域内には、このようなキャパシタが、表示パネルの特性によって要求される容量に応じた広さで形成される。
【００１２】
しかし、能動マトリックス方式表示パネルの画素領域には、所定の広さを有するキャパシタだけでなく薄膜トランジスタを形成しなければならない。これは、表示用の光学素子を形成する領域の広さが減少することを意味する。
【００１３】
つまり、表示パネルの開口率が減少する可能性があり、これは表示パネルの表示特性の低下を招く。特に、有機ＥＬ表示装置は、駆動トランジスタのしきい電圧を補うため、２つ以上のキャパシタ及び複数の薄膜トランジスタを含む画素回路を使用する傾向があり、開口率が更に減少する可能性がある。
【００１４】
従って、画素領域において、わずかな面積でも必要な容量を形成できるキャパシタの構造が切実に要求されるのが実情である。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本発明の目的とする第１の技術的課題は、基板上の占有面積が少なくても十分な電気容量を有する多層構造のキャパシタを提供することである。
【００１６】
本発明の第２の技術的課題は、別途の連結導体を使わずに、２つのキャパシタが直列に連結される構造を有するキャパシタ装置を提供することである。
【００１７】
本発明の第３の技術的課題は、多層構造のキャパシタを含む発光表示装置を提供することである。
【００１８】
本発明の第４の技術的課題は、別途の連結導体を使わずに、直列に連結される構造を有する２つのキャパシタを含む発光表示装置を提供することである。
【課題を解決するための手段】
【００１９】
前記技術的課題を達成するため、本発明の第一の特徴によるキャパシタは、少なくとも一つのトランジスタ及びキャパシタを備える画素回路を複数個含む発光表示パネルに形成されるキャパシタであって、不純物がドーピングされて導電性を有する多結晶シリコン層；前記多結晶シリコン層上に形成される第１絶縁層；前記第１絶縁層上に形成される第１導電層；前記第１導電層上に形成される第２絶縁層；及び前記第２絶縁層上に形成されて、前記多結晶シリコン層と接続孔を通して電気的に連結される第２導電層を有する。
【００２０】
前記第２及び第３導電層は金属層であり、前記多結晶シリコン層は、前記少なくとも一つのトランジスタのソース領域とドレーン領域を形成する多結晶シリコン層と同一ドーピング濃度を有することができる。本発明の第２の特徴によるキャパシタ装置は、互いに直列に連結される第１及び第２キャパシタを含むキャパシタ装置であって、互いに分離形成される第１領域及び第２領域を含んで、不純物がドーピングされて導電性を有する多結晶シリコン層；前記多結晶シリコン層上に形成される第１絶縁層；前記多結晶シリコン層の第１及び第２領域上の前記第１絶縁層上に一体に形成される第１導電層を含み、前記第１領域と前記第１導電層とが前記第１キャパシタを形成し、前記第２領域と前記第１導電層とが前記第２キャパシタを形成する。
【００２１】
前記第１導電層は金属層である。
【００２２】
前記キャパシタ装置には、前記第１導電層上に形成される第２絶縁層；前記多結晶シリコン層の第１領域上の前記第２絶縁層上に形成されて、前記多結晶シリコン層の第１領域と接続孔を通して電気的に連結される第２導電層がさらに形成される。
【００２３】
前記第１導電層及び前記第２導電層は金属層である。
【００２４】
本発明の第３の特徴による発光表示装置は、第１方向に伸びて、選択信号を伝達する複数の走査線、前記走査線に絶縁され、交差して第２方向にのびて、データ信号を伝達する複数のデータ線、前記走査線と前記データ線とに各々連結される複数の画素回路を含む発光表示装置であって、前記画素回路は、前記データ線に連結される第１トランジスタ；前記第１トランジスタを通して前記データ線から伝えられるデータ信号に対応する電圧を充電するキャパシタ；前記キャパシタの第１電極が制御電極に連結されて前記キャパシタに充電された電圧に対応する電流を出力する第２トランジスタ；及び前記第２トランジスタから出力される電流に対応して発光する発光素子；を含み、前記キャパシタは、不純物がドーピングされて導電性を有する多結晶シリコン層である第１導電層；前記第１導電層上に形成される第１絶縁層；前記第１絶縁層上に形成される第２導電層；前記第２導電層上に形成される第２絶縁層；及び前記第２絶縁層上に形成されて、前記第１導電層と接続孔を通して電気的に連結される第３導電層；を含む。
【００２５】
前記第１導電層は、前記第１及び第２トランジスタのソース及びドレーン領域を形成する多結晶シリコン層と同一層に形成されて、同一導電型を有することができる。
【００２６】
前記第２導電層は、金属層であり、前記走査線と同一層に形成されて、前記第３導電層は、金属層であり、前記データ線は、同一層に形成されることができる。
【００２７】
本発明の第４の特徴による発光表示装置は、第１方向にのびて、選択信号を伝達する複数の走査線、前記走査線に絶縁されて交差しながら第２方向にのびていてデータ信号を伝達する複数のデータ線、前記走査線と前記データ線とに各々連結される複数の画素回路を含む発光表示装置であって、前記画素回路は、前記データ線に電気的に連結される第１電極と、前記選択信号に応答して導通し前記データ信号を出力する第２電極と、を有する第１トランジスタ；前記第１トランジスタの第２電極に電気的に連結される第１電極を有し、前記データ信号に対応する電圧を充電する第１キャパシタ；前記第１キャパシタに貯蔵された電圧に対応する電流を出力する第２トランジスタ；前記第１キャパシタの第１電極に連結される第２キャパシタ；及び前記第２トランジスタから出力される電流に対応して発光する発光素子；を含み、前記画素回路が形成される画素領域において、前記第１キャパシタの第２電極を形成する第１導電領域及び前記第２キャパシタの第２電極を形成する第２導電領域を含む第１導電層；前記第１導電層上に形成される第１絶縁層；及び前記第１導電層上の第１及び第２導電領域上の前記第１絶縁層上に一体に形成されて、前記第１キャパシタの第１電極及び前記第２キャパシタの第１電極になる第２導電層；が形成される。
【００２８】
前記第１導電層は、不純物がドーピングされて導電性を有する多結晶シリコン層である。
【００２９】
前記第１導電層は、前記第１乃至第３トランジスタのうちの少なくとも一つと同一な導電型を有することができる。
【００３０】
前記第２導電層上には第２絶縁層が形成され、前記第１導電層の第１導電領域上の前記第２絶縁層上に、前記電源線が形成できる。前記第１導電層の第１導電領域は、前記画素回路に電源を供給する電源線に接続孔を通して電気的に連結される。
【００３１】
前記ＶＤＤ電源線は、前記第１導電層の第１導電領域と大体同一形状に重なるように形成されることができる。
【００３２】
前記第２導電層は、前記第１トランジスタの第２電極に接続孔を通して電気的に連結される。
【００３３】
本発明の第５の特徴による発光表示パネルは、第１方向に伸びて、選択信号を伝達する複数の走査線、前記走査線に絶縁、交差して第２方向に伸びて、データ電流を伝達する複数のデータ線、及び前記走査線と前記データ線とに各々連結される複数の画素回路を含む発光表示パネルであって、前記画素回路は、前記選択信号に応答して導通して、前記データ電流を伝達する第１トランジスタ；前記第１トランジスタを通して伝えられる前記データ電流に対応する電流を出力する第２トランジスタ；前記第２トランジスタのソース電極及びゲート電極の間に連結される第１キャパシタ；第１制御信号線と前記第２トランジスタのゲートの間に連結され、前記第１キャパシタとカップリングされて前記第２トランジスタのゲートに印加される電圧を調節する第２キャパシタ；前記選択信号に応答して導通して、前記データ電流を前記第２トランジスタのソース電極に伝達する第３トランジスタ；及び前記第２トランジスタから出力される電流に対応して発光する発光素子を含み、前記第１及び第２キャパシタが形成される領域において、前記第１キャパシタの第１電極を形成する第１領域及び前記第２キャパシタの第１電極を形成する第２領域を含んで、不純物によりドーピングされて導電性を有する第１多結晶シリコン層；前記第１多結晶シリコン層上に形成される第１絶縁層；及び前記第１多結晶シリコン層の第１及び第２領域上の前記第１絶縁層上に一体に形成されて、前記第１キャパシタの第２電極及び前記第２キャパシタの第２電極になる第１導電層が形成される。
【００３４】
前記第１及び第２キャパシタが形成される領域において、前記第１導電層上には第２絶縁層が形成され、前記第１多結晶シリコン層の第１領域上の前記第２絶縁層上に第２導電層が形成され、前記第２導電層は接続孔を通して前記第１多結晶シリコン層の第１領域に接続できる。
【００３５】
前記第２導電層は、前記第１キャパシタの第１電極及び前記第２トランジスタのソース電極に電源電圧を伝達するＶＤＤ電源線である。
【００３６】
前記第１多結晶シリコン層は、前記発光素子が形成される領域のある一辺に沿って隣接して配置される。
【００３７】
前記第１多結晶シリコン層の第１領域は、前記第１多結晶シリコン層の第２領域よりも広くなる。
【００３８】
前記第１乃至第３トランジスタのソース、ドレーン領域は、各々不純物がドーピングされて導電性を有する第２、３、４多結晶シリコン層で形成されて、前記第１多結晶シリコン層は、前記第２多結晶シリコン層と同一タイプの不純物によりドーピングできる。
【００３９】
前記第１多結晶シリコン層におけるドーピング濃度は、前記第２、３及び４多結晶シリコン層の中で、一つ以上の多結晶シリコン層のドーピング濃度と大体同じ濃度を有することができる。
【００４０】
前記画素回路は、前記第２トランジスタから出力される電流を選択的に前記発光素子に伝達する第４トランジスタをさらに含むことができる。
【発明の効果】
【００４１】
本発明による３層構造を有するキャパシタは、第１導電層、第２導電層、及び第１導電層と接続される第３導電層からなり、第１導電層及び第３導電層が同一電位を有する第１電極であり、第２導電層が第２電極のキャパシタである。従って、２層構造のキャパシタと比べて、第１電極の広さが大体２倍になるので、狭い広さにおいても大容量を有することができる。
【００４２】
また、このような３層構造のキャパシタを利用した表示パネルは、キャパシタが占める領域を減らすことができて開口率が向上する。
【００４３】
これに加えて、二つ以上のキャパシタが直列に連結される構成を含む画素回路の場合、第１導電層、第２導電層、第３導電層の中で、第２電極として中央に位置する電極を延長して２つのキャパシタが直列に連結されるノードを形成することで、２つのキャパシタを直列に連結するための別途の連結電極を必要としないので、２つのキャパシタが占める領域を減らすことができて表示パネルの開口率を一層向上させることができる。
【発明を実施するための最良の形態】
【００４４】
以下では、添付図を参照にして、本発明の実施例について本発明の属する技術分野において通常の知識を有する者が容易に実施できるように詳細に説明する。しかし、本発明は多様な形態で実現でき、ここで説明する実施例に限定されない。図面から本発明をより明確に説明するため、説明と関係ない部分は省略した。明細書全体を通して類似した部分については同一符号を付けた。
【００４５】
ある部分が他の部分と連結されているとする時、直接的に連結されている場合のみだけでなく、その中間に他の素子を隔てて連結されている場合も含む。
【００４６】
また、層、膜、領域、板などの部分が他の部分上にあるとする時、他の部分の“真上に”ある場合のみだけでなく、その中間に他の部分を介する場合も含む。
【００４７】
まず、図３を参照して本発明の第１実施例によるキャパシタについて詳細に説明する。図３は、本発明の第１実施例による多層キャパシタの構造を示す断面図である。
【００４８】
図３に示すように、ガラスなどの絶縁基板１０００上に酸化シリコンなどの障壁性バッファー層１１００が形成され、その上にキャパシタの第１電極を形成する導電層として不純物がドーピングされた多結晶シリコン層１２００が形成される。多結晶シリコン層１２００上には第１絶縁層１３００が形成される。
【００４９】
第１絶縁層１３００上には、キャパシタの第２電極になる導電層として、第１金属層１４００が形成される。従って、第１電極は多結晶シリコン層１２００からなり、第２電極は第１金属層１４００からなるキャパシタが形成される。これに加えて、第１金属層１４００上には、第２絶縁層１５００が形成され、第２絶縁層１５００上には第２金属層１６００が形成される。
【００５０】
第２金属層１６００は、接続孔１５１０を通して、多結晶シリコン層１２００に接続される。従って、第２金属層１６００は、多結晶シリコン層１２００と同一電位を形成してキャパシタの第１電極になる。
【００５１】
つまり、多結晶シリコン層１２００と第２金属層１６００とが各々第１電極、第１金属層１４００が第２電極となり、キャパシタを作る。
【００５２】
このようなキャパシタの第１電極が第２電極の下部層と上部層とに重なるように備えられることによって、キャパシタ電極の有効面積が増加してキャパシタ容量が増加する。このような３層構造のキャパシタは、占有基板面積を電極１枚の片側面積よりも狭く形成しても図２に示す従来型２層構造のキャパシタと同一容量を有することができる。従って、表示パネルの画素領域において、キャパシタが占める領域を減らすことができて、表示パネルの開口率を向上させることができる。
【００５３】
次に、図４乃至図８を参照して、本発明の第２実施例による有機ＥＬ表示装置について詳細に説明する。
【００５４】
図４乃至図８で、走査線に関する用語を定義すると、現在選択信号を伝達する走査線を“現在走査線”、現在選択信号が伝えられる前に選択信号を伝達した走査線を“直前走査線”、現在選択信号が伝えられた後に、選択信号を伝達する走査線を“次の走査線”という。
【００５５】
また、現在画素Ｐｎの構成要素の図面符号を与え、直前画素Ｐｎ-１の構成要素の図面符号は、現在画素Ｐｎの構成要素の図面符号と同一番号及び符号に（′）を追加して表示した。
【００５６】
そして、図面符号に対応する引出し線について、先端に矢印がない引出し線は、引出し線が着く部分だけを表示しており、先端に矢印がある引出し線は、矢印付近に配置される複数の部分からなる一つの素子、例えばトランジスタを表示する。
【００５７】
図４は、本発明の第２実施例による有機ＥＬ表示装置の構成を概略的に示す図である。図４のように、有機ＥＬ表示装置は、表示パネル１００、走査駆動部２００及びデータ駆動部３００を含む。
【００５８】
表示パネル１００は、列方向（縦）に伸びる複数のデータ線Ｄ１-Ｄｍ、行方向（横）に伸びる複数の走査線（ゲート線とも言うが、以下では、走査線と呼ぶ）Ｓ１-Ｓｎ、及び複数の画素回路１１０を含む。
【００５９】
データ線Ｄ１-Ｄｍは、夫々画像信号を示すデータ信号を対応する各列の画素回路１１０に伝達し、走査線Ｓ１-Ｓｎは、選択信号を対応する各行の画素回路１１０に伝達する。
【００６０】
画素回路１１０は、隣接する二つのデータ線Ｄ１-Ｄｍと隣接する二つの走査線Ｓ１-Ｓｎによって定義される画素領域に形成される。
【００６１】
走査駆動部２００は、走査線Ｓ１-Ｓｎに各々選択信号を順次に印加して、データ駆動部３００は、データ線Ｄ１-Ｄｍに画像信号と対応するデータ電圧を印加する。
【００６２】
図５は、本発明の第２実施例による有機ＥＬ表示装置の画素回路１１０の一例を示す等価回路図である。
【００６３】
図５には、説明の便宜上、ｍ番目のデータ線Ｄｍと現在走査線Ｓｎ及び直前走査線Ｓｎ-１に連結される画素回路のみを示した。
【００６４】
図５に示すように、画素回路は、複数のトランジスタＭ１-Ｍ５、二つのキャパシタＣｓｔ、Ｃｖｔｈ、及び有機ＥＬ素子ＯＬＥＤを含む。
【００６５】
トランジスタＭ１は、有機ＥＬ素子ＯＬＥＤを駆動するための駆動トランジスタであって、電源Ｖｄｄと有機ＥＬ素子ＯＬＥＤとの間に接続されて、ゲートに印加される電圧によってトランジスタＭ２を通して有機ＥＬ素子ＯＬＥＤに流れる電流を制御する。
【００６６】
トランジスタＭ１のゲートとキャパシタＣｖｔｈの第１電極とがノードＡで接続され、キャパシタＣｖｔｈの第２電極を接続しているノードＢと電源Ｖｄｄとの間にはキャパシタＣｓｔとトランジスタＭ４とが並列接続される。
【００６７】
トランジスタＭ５は、現在走査線Ｓｎからの低レベル選択信号に応答して導通し、データ線Ｄｍから印加されたデータ電圧をキャパシタＣｖｔｈのノードＢに伝達する。
【００６８】
トランジスタＭ４は、直前走査線Ｓｎ-１からの低レベル選択信号に応答してキャパシタＣｖｔｈのノードＢを電源Ｖｄｄに直接連結する。
【００６９】
トランジスタＭ３は、直前走査線Ｓｎ-１からの低レベル選択信号に応答してトランジスタＭ１をダイオード連結させる。
【００７０】
トランジスタＭ２は、トランジスタＭ１のドレーンを有機ＥＬ素子ＯＬＥＤのアノードに接続し、発光制御線Ｅｎからの低レベル選択信号に応答して、トランジスタＭ１と有機ＥＬ素子ＯＬＥＤとの間を遮断する。有機ＥＬ素子ＯＬＥＤは、トランジスタＭ２を通して入力される電流に対応して光を放出する。
【００７１】
次に、画素回路の動作について、詳細に説明する。
【００７２】
まず、直前走査線Ｓｎ-１に低レベルの走査電圧が印加されると、トランジスタＭ３が導通して、トランジスタＭ１はダイオード連結状態となる。従って、トランジスタＭ１のゲートとソースとの間の電圧が、トランジスタＭ１のしきい電圧Ｖｔｈになるまで変化する。
【００７３】
この時、トランジスタＭ１のソースが、電源Ｖｄｄに連結されているので、トランジスタＭ１のゲート、つまりキャパシタＣｖｔｈのノードＡに印加される電圧は、電源電圧ＶＤＤとしきい電圧Ｖｔｈとの合計（ベクトル和）になる。
【００７４】
また、トランジスタＭ４も導通するので、キャパシタＣｖｔｈのノードＢには、電圧ＶＤＤが印加されて、キャパシタＣｖｔｈに充電される電圧ＶＣｖｔｈは、数式１によって求められる。
【００７５】
【数１】
2005340772.tif 000003
【００７６】
ここで、ＶＣｖｔｈはキャパシタＣｖｔｈに充電される電圧で、ＶＣｖｔｈＡはキャパシタＣｖｔｈのノードＡに印加される電圧、ＶＣｖｔｈＢは、キャパシタＣｖｔｈのノードＢに印加される電圧である。
【００７７】
また、Ｎタイプのチャンネルを有するトランジスタＭ２は、発光制御線Ｅｎの低レベルの信号に応答して遮断されて、トランジスタＭ１に流れる電流が有機ＥＬ素子ＯＬＥＤに流れることを防止し、このとき、現在走査線Ｓｎには高レベルの信号が印加されるのでトランジスタＭ５も遮断される。
【００７８】
次に、現在走査線Ｓｎに低レベルの走査電圧が印加されると、トランジスタＭ５が導通してデータ電圧ＶｄａｔａがノードＢに印加される。また、キャパシタＣｖｔｈにはトランジスタＭ１のしきい電圧Ｖｔｈに該当する電圧が充電されているので、トランジスタＭ１のゲートにはデータ電圧ＶｄａｔａとトランジスタＭ１のしきい電圧Ｖｔｈとの合計に対応する電圧が印加される。つまり、トランジスタＭ１のゲート-ソース間電圧Ｖｇｓは、次の数式２によって求められる。この時、発光制御線Ｅｎには、低レベルの信号が印加されてトランジスタＭ２は遮断される。
【００７９】
【数２】
2005340772.tif 000004
【００８０】
その次に、発光制御線Ｅｎの高レベルに応答してトランジスタＭ２が導通してトランジスタＭ１のゲート-ソース電圧ＶＧＳに対応する電流ＩＯＬＥＤが有機ＥＬ素子ＯＬＥＤに供給されて、有機ＥＬ素子ＯＬＥＤが発光する。
【００８１】
電流ＩＯＬＥＤは数式３によって求められる。
【００８２】
【数３】
2005340772.tif 000005
【００８３】
ここで、ＩＯＬＥＤは、有機ＥＬ素子ＯＬＥＤに流れる電流、Ｖｇｓは、トランジスタＭ１のソースとゲートとの間の電圧、ＶｔｈはトランジスタＭ１のしきい電圧、Ｖｄａｔａはデータ電圧、βは定数値を示す。
【００８４】
このように、本発明の実施例による画素回路は、各画素に位置するトランジスタＭ１のしきい電圧Ｖｔｈが互いに異なっても、このしきい電圧Ｖｔｈの偏差がキャパシタＣｖｔｈによって補償されるので、有機ＥＬ素子ＯＬＥＤに供給される電流は一定になる。
【００８５】
図６は、図５に示された画素回路の配置構造の一例を示す平面図であり、図７は、図６のＩ〜Ｉ′部分の断面図であり、図８は、図６のＩＩ-ＩＩ′部分の断面図である。
【００８６】
図６及び図７のように、ガラスなどの絶縁基板１上に酸化シリコンなどからなる障壁性バッファー層１０が形成され、バッファー層１０上に多結晶シリコン層の各領域２１、２２、２３、２４、２５、２６、２７が形成される。
【００８７】
半導体層である多結晶シリコン層領域２１は、図面右側下部分に‘Ｕ’字形状に形成されて、現在画素のスイッチングトランジスタＭ５のソース、ドレーン、チャンネル領域を形成する。
【００８８】
多結晶シリコン層領域２２は、ＥＬ素子ＯＬＥＤの右側に列方向に長く形成され、接続孔５２ｂを通して電源電圧ＶＤＤを供給され、現在画素のキャパシタＣｓｔの第１電極を形成する。
【００８９】
多結晶シリコン層領域２３は、多結晶シリコン層領域２２の一端と隣接して形成され、接続孔５４ｃを通してトランジスタＭ１のゲート（第２金属層の領域４４）に接続され、キャパシタＣｖｔｈの第１電極（ノードＡ）を形成する。
【００９０】
多結晶シリコン層領域２４は、列方向に長く形成されてトランジスタＭ２のソース、ドレーン、チャンネル領域を形成する。
【００９１】
多結晶シリコン層領域２５は、多結晶シリコン層領域２４と連結されて大体‘ｎ’字形状に形成され、トランジスタＭ３のソース、ドレーン、チャンネル領域を形成する。
【００９２】
多結晶シリコン層領域２６は、ＥＬ素子ＯＬＥＤ′と隣接する位置に横方向で長く形成されて、トランジスタＭ１のソース、ドレーン、チャンネル領域を形成する。
【００９３】
多結晶シリコン層領域２７は、多結晶シリコン層領域２５と隣接した位置に列方向に長く形成されて、トランジスタＭ４のソース、ドレーン、チャンネル領域を形成する。
【００９４】
多結晶シリコン層領域２１′は、多結晶シリコン層領域２７と隣接する位置に‘Ｕ’字形状に形成されて、直前画素のスイッチングトランジスタＭ５′のソース、ドレーン、チャンネル領域を形成する。
【００９５】
ここで、キャパシタＣｓｔ、Ｃｖｔｈの第１電極を形成する多結晶シリコン層領域２２、２３はトランジスタのソース、ドレーン、チャンネル領域を形成する複数の多結晶シリコン層の領域２１、２４、２５、２６の中のいずれか一つの領域と同じドーピング濃度を有することができる。
【００９６】
このように形成される多結晶シリコン層の各領域２１、２２、２３、２４、２５、２６、２７上にゲート絶縁膜３０が形成される。
【００９７】
ゲート絶縁膜３０上には第１金属層の各領域であるゲート電極線４１、４３、４１′と個別のゲート電極４４と個別のキャパシタ電極４２とが形成される。
【００９８】
具体的には、現在走査線Ｓｎに対応するゲート電極４１、キャパシタＣｓｔ及びＣｖｔｈの共通第２電極４２、発光制御線Ｅｎに対応するゲート電極４３及び駆動トランジスタＭ１のゲート電極４４などがゲート絶縁膜３０上に形成される。
【００９９】
ゲート電極４１は、横方向に長くのびて、多結晶シリコン層２１と交差するように形成されて、トランジスタＭ５のゲート電極になる。また、多結晶シリコン層領域２５′、２７′もゲート電極４１と交差して、次の画素Ｐｎ+１のトランジスタＭ３及びトランジスタＭ４のゲート電極を形成する。
【０１００】
共通第２電極４２は連結電極であって、多結晶シリコン層領域２２及び２３と重なって列方向に長く形成されて、現在画素ＰｎのキャパシタＣｓｔ及びキャパシタＣｖｔｈの連結電極（ノードＢ）を形成する。
【０１０１】
ゲート電極４３は、ゲート電極４１と平行に横方向に伸びて、トランジスタＭ２のゲート電極を形成する。
【０１０２】
ゲート電極４４は、大体長方形で、多結晶シリコン層領域２６の中央部に形成されて、現在画素ＰｎのトランジスタＭ１用ゲート電極を形成する。
【０１０３】
次に、ゲート電極４１′は、直前走査線Ｓｎ-１に対応する電極であって、走査線４１と平行に横方向にのびて、多結晶シリコン層領域２５及び多結晶シリコン層領域２７と交差するように形成されて、現在画素ＰｎのトランジスタＭ３及びトランジスタＭ４のゲート電極になる。
【０１０４】
ゲート電極群４１、４１′、４２、４３、４４の上には、層間絶縁膜５０が形成される。層間絶縁膜５０上には第２金属層の各領域であるデータ線６１、ＶＤＤ電源線６２及び電極線６３、６４、６５、６６、６７が形成される。
【０１０５】
データ線６１は、列方向に長くのびて、層間絶縁膜５０及びゲート絶縁膜３０を貫通する接続孔５１ａを通して多結晶シリコン層領域２１に連結されて、トランジスタＭ５のソース電極を形成する。
【０１０６】
連結線６３は、データ線６１と大体平行に隣接して、列方向に長くのびて層間絶縁膜５０及びゲート絶縁膜３０を貫通する接続孔５１ｂ及び層間絶縁膜５０を貫通する接続孔５２ａを通して多結晶シリコン層領域２１及び連結電極４２を連結して、トランジスタＭ５のドレーンとノードＢとを連結する。
【０１０７】
また、電源線６２は、層間絶縁膜５０及びゲート絶縁膜３０を貫通する接続孔５２ｂを通して多結晶シリコン層２２と接続されてキャパシタＣｓｔの第１電極に電源電圧を供給する。
【０１０８】
連結線６４は、層間絶縁膜５０を貫通する接続孔５３ａ、及び層間絶縁膜５０とゲート絶縁膜３０とを貫通する接続孔５３ｂを通して、多結晶シリコン層４２及び多結晶シリコン層２７と接続されて、キャパシタＣｓｔおよびＣｖｔｈの連結電極（ノードＢ）とトランジスタＭ４のドレーンとを連結する。
【０１０９】
連結線６５は、層間絶縁膜５０及びゲート絶縁膜３０を貫通する接続孔５４ａ及び接続孔５４ｂと層間絶縁膜５０を貫通する接続孔５４ｃとを通して、各々多結晶シリコン層領域２３、２５及びゲート電極４４と接続されてキャパシタＣｖｔｈの第１電極（ノードＡ）、トランジスタＭ３のドレーン及びトランジスタＭ１のゲート電極４４を連結する。
【０１１０】
連結線６６は、層間絶縁膜５０及びゲート絶縁膜３０を貫通する接続孔５５ａ及び接続孔５５ｂを通して各々多結晶シリコン層領域２５、２６と接続されてトランジスタＭ３のソース及びトランジスタＭ１のドレーンを連結する。
【０１１１】
連結線６７は、層間絶縁膜５０及びゲート絶縁膜３０を貫通する接続孔５６を通して多結晶シリコン層領域２４と接続されてトランジスタＭ２のドレーンを形成する。
【０１１２】
このように形成されたデータ線６１、電源線６２及び連結線６３、６４、６５、６６、６７上には平坦化膜７０が形成される。
【０１１３】
そして、画素電極７５が、平坦化膜７０を貫通する接続孔７１を通して連結線６７に接続されて、トランジスタＭ２のドレーンと連結される。画素電極７５が形成された後に、画素定義領域が形成されて画素電極７５上には発光層ＥＭＬ、電子輸送層ＥＴＬ及び正孔輸送層ＨＴＬを含む多層構造の有機層８５が形成される。前述のように、キャパシタＣｖｔｈとキャパシタＣｓｔとはＥＬ素子ＯＬＥＤと隣接した位置の連結電極４２を用いて直列連結される。
【０１１４】
図８を参照して、キャパシタＣｖｔｈ及びキャパシタＣｓｔの構造をより詳細に説明する。
【０１１５】
図８のように、接続孔５２ｂを通して多結晶シリコン層領域２２と電気的に同一電位を有する電源線６２は、共にキャパシタＣｖｔｈの第１電極になって、連結電極４２が、キャパシタＣｖｔｈ、Ｃｓｔの第２電極ノードＢになる。また、キャパシタＣｓｔと直列に連結されるキャパシタＣｖｔｈは、連結電極４２が第２電極になって、多結晶シリコン層領域２３が第１電極になる。従って、連結電極４２は、キャパシタＣｓｔの第２電極であると同時にキャパシタＣｖｔｈの第２電極になる。
【０１１６】
このように、キャパシタＣｓｔを多重層形式で構成することによって、占有基板面積が狭くても連結電極が両キャパシタの信号電極の役割を果たして、データ線電圧を蓄積するため、十分な電気容量を確保することができる。また、キャパシタＣｓｔとキャパシタＣｖｔｈとは、連結電極４２を通して、直列連結されるので、両キャパシタを直列に連結するための別途の電極を形成する必要がない。従って、画素領域内で両キャパシタが占める基板面積を減少させることができて、開口率を増加させることができる。
【０１１７】
次に、図９乃至図１３を参照して、本発明の第３実施例による有機ＥＬ表示装置について説明する。
【０１１８】
図９は、本発明の第３実施例による有機ＥＬ表示装置の構成を概略的に示す。第３実施例による有機ＥＬ表示装置は、第２実施例による有機ＥＬ表示装置と異なり、データ信号としてデータ電流Ｉｄａｔａがデータ線に印加される電流記入方式を用いている。
【０１１９】
図９を参照すると、本実施例の有機ＥＬ表示装置は、表示パネル５００、走査駆動部４００及びデータ駆動部３００を含む。表示パネル５００は、図面の行方向に長く延長された複数の走査線Ｓ１〜Ｓｎ、発光制御線Ｅ１〜Ｅｎ及びブースト制御線Ｂ１〜Ｂｎと、列方向に長く延長された複数のデータ線Ｄ１〜Ｄｍ、複数の電源線ＶＤＤ及び複数の画素５１０とを含む。
【０１２０】
ここで、画素５１０は、隣接する任意の二つの走査線Ｓｋ-１、Ｓｋと隣接する任意の二つのデータ線Ｄｋ-１、Ｄｋによって定義される画素領域に形成され、各画素５１０は、走査線Ｓ１〜Ｓｎ、発光制御線Ｅ１〜Ｅｎ、ブースト制御線Ｂ１〜Ｂｎ及びデータ線Ｄ１〜Ｄｍから伝えられる信号によって駆動される。
【０１２１】
そして、走査駆動部４００は、各時点で動作させようとする当該ラインの画素の中でデータ信号を処理できるよう、当該ラインを選択するための選択信号を順次に走査線Ｓ１〜Ｓｎに伝達するとともに、有機ＥＬ素子ＯＬＥＤの発光を制御するための発光制御信号を順次に発光制御線Ｅ１〜Ｅｎに伝達する。
【０１２２】
また、走査駆動部４００は、ブースト制御線を通して当該ラインの画素にブースト信号を印加してブースト制御線に連結された二つのキャパシタＣ１、Ｃ２のカップリングによって駆動トランジスタのゲート電圧上昇幅を決定する。これにより、有機ＥＬ素子ＯＬＥＤに供給される電流を所望の値に設定することができる。
【０１２３】
そして、データ駆動部３００は、第１実施例のデータ駆動部３００と同一であり、走査線Ｓ１〜Ｓｎを通して伝えられる選択信号が順次に印加される毎に、選択信号が印加されたラインの画素に対応するデータ信号をデータ線Ｄ１〜Ｄｍに印加する。
【０１２４】
このように構成される走査駆動部４００とデータ駆動部３００とは、各々表示パネル５００が形成された基板に電気的に連結される。これとは異なり、走査駆動部４００及び/またはデータ駆動部３００を表示パネル５００のガラス基板上に直接装着することができて、表示パネル５００の基板に走査線、データ線及びトランジスタと同一層で形成されている駆動回路に代替する事も出来る。
【０１２５】
または、走査駆動部４００及び/またはデータ駆動部３００を表示パネル５００の基板に接着して、電気的に連結されたＴＣＰ、ＦＰＣまたはＴＡＢにチップなどの形態で装着する事も出来る。
【０１２６】
図１０は、図９の表示パネル５００の画素回路５１０に対応する等価回路図である。
【０１２７】
図１０において、画素回路５１０は、駆動トランジスタＴ３、発光制御トランジスタＴ４、スイッチングトランジスタＴ１、Ｔ２と、有機ＥＬ素子ＯＬＥＤ、そして、２つのキャパシタＣ１、Ｃ２を含む。トランジスタは全部がＰＭＯＳ多結晶トランジスタである。前出の図５とは、駆動トランジスタの極性が反転している。これらの素子の動作について具体的に説明すると、スイッチングトランジスタＴ１は、データ線Ｄｍと駆動トランジスタＴ３のゲートとの間に連結され、走査線Ｓｎからの選択信号に応答してデータ線Ｄｍから入力されたデータ電流ＩＤＡＴＡをトランジスタＴ３に伝達する。
【０１２８】
スイッチングトランジスタＴ２は、トランジスタＴ３のドレーンとデータ線Ｄｍとの間に連結され、走査線Ｓｎからの選択信号に応答してトランジスタＴ１と共に導通し、駆動トランジスタＴ３をダイオード連結させる。
【０１２９】
そして、駆動トランジスタＴ３は、電源線Ｖｍにソースが連結され、トランジスタＴ２、Ｔ４にドレーンが連結されている。この駆動トランジスタＴ３のゲート-ソース間電圧は、データ電流ＩＤＡＴＡに対応して決定される。
【０１３０】
キャパシタＣ２は、駆動トランジスタＴ３のゲートとソースとの間に連結されて、この駆動トランジスタＴ３のゲート-ソース電圧を一定期間維持する。キャパシタＣ１は、ブースト制御線Ｂｎと駆動トランジスタＴ３のゲートとの間に連結されて、トランジスタＴ３のゲート電圧を調節する。
【０１３１】
このようにキャパシタを連結することによって、キャパシタＣ１、Ｃ２の接続ノードの電圧は、ブースト制御線Ｂｎから入力されたブースト信号の電圧上昇幅ΔＶＢに対応して上昇し、駆動トランジスタＴ３のゲート電圧ＶＧの増加量ΔＶＧは、数式４によって求められる。従って、トランジスタＴ１、Ｔ２、Ｔ３の寄生キャパシタンス成分に対応してブースト信号の電圧上昇幅ΔＶＢを調節することで、駆動トランジスタＴ３のゲート電圧ＶＧの上昇幅ΔＶＧを所望の値に設定することができる。つまり、有機ＥＬ素子ＯＬＥＤに供給する電流ＩＯＬＥＤを所望の値に設定することができる。
【０１３２】
【数４】
2005340772.tif 000006
【０１３３】
次に、発光制御トランジスタＴ４は、発光制御線Ｅｎからの低レベル発光信号に応答して駆動トランジスタＴ３から出力される電流を有機ＥＬ素子ＯＬＥＤに供給する。有機ＥＬ素子ＯＬＥＤは、発光制御トランジスタＴ４と基準電圧ＶＳＳとの間に連結されて駆動トランジスタＴ３、Ｔ４に流れる電流の量に対応する光を発する。
【０１３４】
このように行われる画素回路の動作に対して、以下、詳細に説明する。
【０１３５】
まずデータ信号の書き込み段階では、走査線Ｓｎを通して印加される低レベル選択信号によってスイッチングトランジスタＴ１、Ｔ２が導通する。
【０１３６】
これにより、駆動トランジスタＴ３がダイオード連結され、データ線Ｄｍで吸い込むデータ電流ＩＤＡＴＡが、スイッチングトランジスタＴ２を経て駆動トランジスタＴ３に流れようとする。これと同時に、発光走査線Ｅｎを通して印加される高レベル発光信号によって発光制御トランジスタＴ４は、遮断されるため、駆動トランジスタＴ３と有機ＥＬ素子ＯＬＥＤとは、電気的に遮断されている。
【０１３７】
この時、駆動トランジスタＴ３のゲートとソースとの間の電圧の絶対値（以下、“ゲート-ソース電圧”という）ＶＧＳとこのトランジスタＴ３に流れる電流ＩＤＡＴＡとの間には、数式５の関係が成立するので、駆動トランジスタＴ３のゲート-ソース電圧ＶＧＳは、数式６によって求められる。
【０１３８】
【数５】
2005340772.tif 000007
【０１３９】
ここで、βは定数値でありＶＴＨは、駆動トランジスタＴ３のしきい電圧の絶対値である。
【０１４０】
【数６】
2005340772.tif 000008
【０１４１】
ここで、ＶＧは駆動トランジスタＴ３のゲート電圧であり、ＶＤＤは駆動トランジスタＴ３のソース電圧であって、電源線ＶＤＤから駆動トランジスタＴ３に供給される電圧である。
【０１４２】
次に発光開始の段階では、走査線Ｓｎの高レベル選択信号と発光制御線Ｅｎの低レベル発光信号とによってスイッチングトランジスタＴ１及びＴ２が遮断され、発光制御トランジスタＴ４が導通する。
【０１４３】
この時、トランジスタＴ１、Ｔ２、Ｔ３の寄生キャパシタンス成分を検討すると、キャパシタＣ２に比べてＴ３の寄生容量は無視できる程度に小さいが、Ｔ１及びＴ２のゲートからソース・ドレーン電極までの容量は走査線Ｓｎの電圧変化をＴ３ゲートに伝える重要な要素である。発光開始の段階では走査線Ｓｎの電圧が、選択信号の変化によって低レベルから高レベルまで‘ΔＶＳ’だけ上昇する。従って、キャパシタＣ１、Ｃ２の電気的、静電的または電磁気的なカップリングによって駆動トランジスタＴ３のゲート電圧ＶＧは上昇して、その上昇幅ΔＶＧは数式７により求められる。
【０１４４】
【数７】
2005340772.tif 000009
【０１４５】
ここで、ＣＰ＝トランジスタＴ１、Ｔ２のゲートからソース・ドレーンまでの容量、Ｂｎ電圧は不変、と仮定する。
【０１４６】
ここで、Ｃ１及びＣ２は、各キャパシタＣ１、Ｃ２のキャパシタンスである。
【０１４７】
駆動トランジスタＴ３のゲート電圧ＶＧが、ΔＶＧだけ増加したが、このトランジスタＴ３に流れる電流ＩＯＬＥＤは、下記の数式８によって求められる。つまり、駆動トランジスタＴ３のゲート電圧ＶＧが増加しただけ、トランジスタＴ３のゲート-ソース電圧ＶＧＳの大きさが小さくなるので、トランジスタＴ３のドレーン電流ＩＯＬＥＤの大きさをデータ電流ＩＤＡＴＡに比べて小さくすることができる。そして、発光制御線Ｅｎの発光信号によって発光制御トランジスタＴ４が導通しているので、駆動トランジスタＴ３の電流ＩＯＬＥＤが有機ＥＬ素子ＯＬＥＤに供給されて発光が行われる。
【０１４８】
【数８】
2005340772.tif 000010
【０１４９】
また、数式８を解くと、データ電流ＩＤＡＴＡは数式９によって求められるので、データ電流ＩＤＡＴＡを、有機ＥＬ素子ＯＬＥＤに流れる電流ＩＯＬＥＤよりも大きい値に設定することができる。このことは、データ線電圧が変化するときの、データ線充電時間を短縮できる、つまり、動作の高速化を意味する。
【０１５０】
【数９】
2005340772.tif 000011
【０１５１】
以上の説明は、走査信号Ｓｎの変化がスイッチトランジスタの電極間静電容量によってカップリングし、駆動トランジスタＴ３のゲート電圧ＶＧを増加させる現象の検討であったが、同様なことは、ブースト信号Ｂｎによっても発生する。この場合の電圧変化は予定のことであって、既に図１０に関して説明した数式４で与えられる。
【０１５２】
図１１は、図９に示した画素回路５１０の内部構造例を示し、等価回路は図１０による。
【０１５３】
図１１で、画素回路の範囲は、第１方向（図面のＹ軸方向）に延長されるデータ線５１０、データ線５１０と交差する方向（図面のＸ軸方向）に配列された走査線５２０、データ線５１０から一定間隔で離隔した状態で走査線５２０に直交する方向（図面のＹ軸方向）に分岐・延長される電源線５３０、走査線５２０に平行に配置された発光制御線５４０、及び発光制御線５４０と一定の間隔を維持しながら平行に配置されたブースト制御線５５０によって限定される。
【０１５４】
この時、画素回路を構成するスイッチングトランジスタＴ１、駆動トランジスタＴ３、スイッチングトランジスタＴ２及び発光制御トランジスタＴ４は、走査線５２０と発光制御線５４０との間に準備された空間に配置される。
【０１５５】
これにより、ブースト制御線５５０が前記画素回路を構成する素子等と重ならないため、この画素回路素子の干渉によるブースト信号の信号歪曲を防止することができる。従って、安定的にブースト信号をキャパシタに入力することができるので、以前よりも正確にデータ電流ＩＤＡＴＡを有機ＥＬ素子ＯＬＥＤに伝達することができる。
【０１５６】
前記画素回路の配置構造について詳しく述べる前に、電源条件として、電源線５３０に印加するＶＤＤが正極で、発光ダイオードＯＬＥＤのカソードに印加するＶＳＳが負極であると仮定する。このとき、スイッチングトランジスタＴ１は、走査線５２０とデータ線５１０との交差点付近に形成されたチャンネル上にゲート電極が形成され、ソース・ドレーン電極の一方が接続孔ｈ１を通してデータ線５１０と連結されている。ソース・ドレーン電極の他方は接続孔ｈ２、ｈ３を通して駆動トランジスタＴ３のゲート電極と連結されている。
【０１５７】
そして、トランジスタＴ２は、データ線５１０と発光制御線５４０との交差点付近に形成されており、ソース・ドレーン電極の一方が接続孔ｈ１を通してデータ線５１０に連結されている。ゲート電極は、スイッチングトランジスタＴ１のゲート電極と共通で形成される。
【０１５８】
また、ソース・ドレーン電極の他方は多結晶シリコン層を通して駆動トランジスタＴ３のドレーン電極と連結される。
【０１５９】
一方、駆動トランジスタＴ３は、走査線５２０と電源線５３０との交差点付近に形成されており、ゲート電極が接続孔ｈ３を通してスイッチングトランジスタＴ１のソース・ドレーン電極の他方と連結されている。そして、Ｔ３のソース電極が接続孔ｈ４を通じて電源線５３０と連結されており、ドレーン電極が多結晶シリコン層を通して発光制御トランジスタＴ４のソース電極と連結されている。
【０１６０】
次に、発光制御トランジスタＴ４は、発光制御線５４０の一部にゲート電極が形成され、ドレーン電極が画素電極に接続孔ｈ５を通して連結され、再び画素電極が接続孔ｈ６を通して有機ＥＬ素子ＯＬＥＤと連結される。
【０１６１】
一方、有機ＥＬ素子ＯＬＥＤは、図面上部の発光制御線５４０、下方のブースト制御線５５０、左側のデータ線５１０、及び右側の電源線５３０によって囲まれた空間に配置されている。
【０１６２】
この時、有機ＥＬ素子ＯＬＥＤは、電源線５３０と対向する辺６０１の長さが発光制御線５４０と対向する辺６０２（図示せず）の長さよりも長い長方形の形状に構成される。
【０１６３】
また、キャパシタＣ１、Ｃ２は、有機ＥＬ素子ＯＬＥＤの長辺６０１に隣接して電源線５３０と重なるように配置されて、多層電極構造に形成されている。電極は、Ｃ１，Ｃ２ともに３枚あり、ゲート電極層７５０を中間導体にして、上方には電源線５３０を形成する金属などの導電層、下方には不純物を導入した導電性の多結晶シリコン層７３０が位置する。多結晶シリコン層７３０には間隙７３７を形成して２枚の極板に分離し、それぞれキャパシタＣ１、Ｃ２の極板になっている。
【０１６４】
図１２は、図１１のＩ-Ｉ’部分の断面図であり、図１３は、図１２に示されたキャパシタＣ１、Ｃ２の構造を概略的に示す図である。
【０１６５】
図１２で、ガラスなどの基板７１０上に酸化シリコンまたは窒化シリコンなどから作る障壁性バッファー層７２０が形成されており、このバッファー層上に多結晶シリコン層が形成される。
【０１６６】
基板７１０に形成された多結晶シリコン層７３５ａは、キャパシタＣ１の第１電極を形成し、多結晶シリコン層７３５ｂは、キャパシタＣ２の第１電極を形成する。
【０１６７】
ここで多結晶シリコン層７３５ａ、７３５ｂは、画素回路のＰ型トランジスタＴ１乃至Ｔ４を形成する多結晶シリコン層と同じように、所定の不純物、本実施例ではリンか砒素のような５価のＰ型元素、でドーピングされる。
【０１６８】
このように形成された多結晶シリコン層７３５ａ、７３５ｂ上には、ゲート絶縁膜７４０が形成され、ゲート絶縁膜７４０上にはゲート電極層７５０が形成される。またゲート電極層７５０は、単一領域ではあるが、キャパシタＣ１及びキャパシタＣ２の中間導体を形成し、駆動トランジスタＴ３のゲートに、接続孔ｈ７、ｈ３を経て接続する。
【０１６９】
ゲート電極層７５０上には、層間絶縁膜７６０が形成され、層間絶縁膜７６０上には電源線５３０が形成される。
【０１７０】
電源線５３０は、接続孔ｈ８を通して多結晶シリコン層７３５ｂと接続されてキャパシタＣ２の静電容量を増加させ、第１電極である多結晶シリコン層７３５ｂと同じ電位になってキャパシタＣ２の第１電極としての役割を果たす。
【０１７１】
これに対し、図１３のように、キャパシタＣ１は第１電極が多結晶シリコン層７３５ａで、第２電極がゲート電極層７５０であるキャパシタであるが、その上方を通過する電源線５３０は第３電極として、第２電極から見たときの対地容量を増加させるため、ブースト信号の負荷を重くする問題がある。
【０１７２】
キャパシタＣ２は第１電極が多結晶シリコン層７３５ｂ及び電源線５３０であり、第２電極がゲート電極層７５０である多重層（３層）キャパシタである。つまり、キャパシタＣ２は、電源線５３０とゲート電極層７５０との間と、ゲート電極層７５０と多結晶シリコン層７３５ｂとの間にキャパシタを形成する。
【０１７３】
この時、キャパシタＣ２は、有機ＥＬ素子ＯＬＥＤを発光させる駆動電圧を貯蔵するストレージ・キャパシタとして動作して、キャパシタＣ１は、キャパシタＣ２とのカップリングを通してキャパシタＣ２に貯蔵された駆動電圧を上げるブーストキャパシターとして動作する。
【０１７４】
電源線５３０上には、層間絶縁膜７８０が形成され、その上にはパッシベーション・バッファー層７９０が形成される。このバッファー層７９０は、必要によって省略できる。
【０１７５】
このように本発明の第３実施例による有機ＥＬ装置ＯＬＥＤによると、３層からなるキャパシタを利用することで狭い画素面積でも比較的大容量のキャパシタを実現することができる。従って、画素が配置される領域でキャパシタが占める空間を減らし、有機ＥＬ素子が形成される空間をもっと確保することができて開口率の向上につながる。
【０１７６】
以上、本発明の実施例として有機ＥＬ表示装置を説明したが、本発明は有機ＥＬ表示装置に限られるだけではなく、２つのキャパシタが直列に連結される構造を有する全ての表示装置及び半導体装置に適用できる。
【０１７７】
つまり、本発明の権利範囲は、実施例のような構造に限定されることはなく、請求範囲で定義している本発明の基本概念を利用した当業者の多様な形態も本発明の権利範囲に属するものとする。
【図面の簡単な説明】
【０１７８】
【図１】一般的な有機ＥＬ表示パネルの画素の等価回路図である。
【図２】従来の表示パネルに形成されるキャパシタの構成を概略的に示す断面図である。
【図３】本発明の第１実施例による多層キャパシタの構造を示す断面図である。
【図４】本発明の第２実施例による有機ＥＬ表示装置の構成を概略的に示す図である。
【図５】図４の有機ＥＬ表示装置の画素回路の一例を示す等価回路図である。
【図６】図５の画素回路の配置構造の一例を示す平面図である。
【図７】図６のＩ〜Ｉ′部分の断面図である。
【図８】図６のＩＩ-ＩＩ′部分の断面図である。
【図９】本発明の第３実施例による有機ＥＬ表示装置の構成を概略的に示す図である。
【図１０】図９の表示パネル５００の画素回路５１０に対応する等価回路図である。
【図１１】図１０に示された画素回路の配置構造の一例を示す平面図である。
【図１２】図１１のＩ-Ｉ部分の断面図である。
【図１３】図１２に示された第１及び第２キャパシタ（Ｃ１、Ｃ２）の構造を概略的に示す図である。
【符号の説明】
【０１７９】
Ｃ                  キャパシタ
Ｄｍ                データ線
ＤＭ、ＳＭ          スイッチングトランジスタ
ＯＬＥＤ            有機ＥＬ素子
Ｓｎ                現在走査線
ＶＤＤ              電源電圧
ＶＧＳ                ゲート−ソース電圧
Ｖｓｓ              基準電圧
ＢＬ                バッファー層
ＣＬ１、ＣＬ２      導電層
ＤＬ                絶縁層
ＳＴ                基板
１０００            基板
１１００            バッファー層
１２００            多結晶シリコン層
１３００            絶縁層
１４００            金属層
１５００            絶縁層
１５１０            接続孔
１６００            金属層
Ｐｎ                現在画素
Ｐｎ−１            直前画素
Ｄ１−Ｄｍ          データ線
Ｓ１−Ｓｎ          走査線
１００              表示パネル
１１０              画素回路
２００              走査駆動部
３００              データ駆動部
Ａ                    ノード
Ｃｓｔ、Ｃｖｔｈ      キャパシタ
ＩＯＬＥＤ                電流
Ｍ１−Ｍ５            トランジスタ
Ｖｄａｔａ            データ電圧
ＶＤＤ                電源
Ｖｇｓ                ゲート−ソース間電圧
ＥＭＬ                発光層
ＥＴＬ                電子輸送層
ＨＴＬ                正孔輸送層
Ｅｎ                  発光制御線
１                    絶縁性基板
１０                  障壁性バッファー層
２１−２７            多結晶シリコン層の各領域
２５′、２７′        多結晶シリコン層領域
３０                  第１絶縁膜
４１−４４            第１金属層の各領域
５０                  第２絶縁膜（層間絶縁膜）
５１ａ、５１ｂ、５２ａ、５２ｂ、５３ａ、５３ｂ、５４ａ、５４ｂ
５５ａ、５５ｂ、７１  各接続孔
６１−６７            第２金属層の各領域
６１                  データ線
６２                  電源電極線
６３−６７            各接続線
７０                  平坦化膜
７５                  画素電極
８５                  ＯＬＥＤの多層構造有機層
Ｃｓｔ、Ｃｖｔｈ      キャパシタ
２２                  多結晶シリコン層
４２                  ゲート電極
５２ｂ                接続孔
６２                  電源線
Ｂ１−Ｂｎ            ブースト制御線
Ｄ１−Ｄｍ            データ線
Ｅ１−Ｅｎ            発光制御線
Ｓ１−Ｓｎ            走査線
ＶＤＤ                電源線
３００                データ駆動部
４００                走査駆動部
５００                表示パネル
５１０                画素
Ｃ１、Ｃ２            キャパシタ
ｈ１−ｈ６            接続孔
５１０                データ線
５２０                走査線
５３０                電源線
５４０                発光制御線
５５０                ブースト制御線
６０１                長辺
６０２                短辺
７３７                孔隙
７５０                電極層
７１０                基板
７３５ａ、７３５ｂ    多結晶シリコン層
７３５ｂ              多結晶シリコン層
７５０                電極層
７８０                層間絶縁膜
７９０                パッシベーション・バッファー層
【図１】
2005340772.tif 000012
【図２】
2005340772.tif 000013
【図３】
2005340772.tif 000014
【図４】
2005340772.tif 000015
【図５】
2005340772.tif 000016
【図６】
2005340772.tif 000017
【図７】
2005340772.tif 000018
【図８】
2005340772.tif 000019
【図９】
2005340772.tif 000020
【図１０】
2005340772.tif 000021
【図１１】
2005340772.tif 000022
【図１２】
2005340772.tif 000023
【図１３】
2005340772.tif 000024