(57)【要約】【課題】ゲート電極とソース電極及びドレイン電極間の位置合わせの必要がなく、また仕上がり寸法にずれが生じても、高いオン／オフ比と高速動作の双方を得ることが可能となる電界効果トランジスタとその製造方法を提供する。【解決手段】ゲート電極１上に、絶縁層５と活性層４とを介してソース電極２及びドレイン電極３を有する電界効果トランジスタにおいて、該活性層４の表面部に逆台形状の凹溝を有し、該逆台形状の凹溝の一方の斜面にソース電極２が、他方の斜面にドレイン電極３が形成されるように構成する。またその製造方法として、該活性層の一部を選択的に除去して逆台形状の凹溝を形成し、該凹溝を含む活性層を被覆するように樹脂を形成し、該樹脂をアッシング等によって、該逆台形状の凹溝の斜面部の樹脂のみを除去し、その斜面部にソース電極とドレイン電極を形成する。【選択図】            図１
2005340409.tif 000002
【特許請求の範囲】
【請求項１】
ゲート電極上に、絶縁層と活性層とを介してソース電極及びドレイン電極を有する電界効果トランジスタにおいて、
前記活性層の表面部に逆台形状の凹溝を有し、該逆台形状の凹溝の一方の斜面にソース電極が、他方の斜面にドレイン電極が形成されていることを特徴とする電界効果トランジスタ。
【請求項２】
ゲート電極上に、絶縁層と活性層とを介してソース電極及びドレイン電極を有する電界効果トランジスタにおいて、
前記絶縁層の表面部に逆台形状の凹溝を有し、該逆台形状の凹溝の一方の斜面に前記活性層を介してソース電極が、他方の斜面に前記活性層を介してドレイン電極が形成されていることを特徴とする電界効果トランジスタ。
【請求項３】
ゲート電極上に、絶縁層と活性層とを介してソース電極及びドレイン電極を有する電界効果トランジスタの製造方法において、
前記活性層の一部を選択的に除去し、逆台形状の凹溝を形成する工程と、
前記凹溝を含む活性層を被覆するように、樹脂を形成する工程と、
前記樹脂をアッシングあるいはエッチングすることによって、前記逆台形状の凹溝の斜面部の樹脂のみを除去する工程と、
前記樹脂が除去された斜面部の領域に、ソース電極とドレイン電極を形成する工程と、
を少なくとも有することを特徴とする電界効果トランジスタの製造方法。
【請求項４】
ゲート電極上に、絶縁層と活性層とを介してソース電極及びドレイン電極を有する電界効果トランジスタの製造方法において、
前記活性層の一部を選択的に除去し、逆台形状の凹溝を形成する工程と、
前記凹溝を含む活性層を被覆するように、フォトレジストを形成する工程と、
前記フォトレジストを被覆してある面の反対側から前記フォトレジストを露光した後、現像することによって、前記逆台形状の凹溝の斜面部のフォトレジストのみを除去する工程と、
前記フォトレジストが除去された斜面部の領域に、ソース電極とドレイン電極を形成する工程と、
を少なくとも有することを特徴とする電界効果トランジスタの製造方法。
【請求項５】
ゲート電極上に、絶縁層と活性層とを介してソース電極及びドレイン電極を有する電界効果トランジスタの製造方法において、
絶縁層の一部を選択的に除去し、逆台形状の凹溝を形成する工程と、
前記凹溝を含む絶縁層を被覆するように、活性層および樹脂を形成する工程と、
前記樹脂をアッシングあるいはエッチングすることによって、前記逆台形状の凹溝の斜面部の樹脂のみを除去する工程と、
前記樹脂が除去された斜面部の領域に、ソース電極とドレイン電極を形成する工程と、
を少なくとも有することを特徴とする電界効果トランジスタの製造方法。
【請求項６】
ゲート電極上に、絶縁層と活性層とを介してソース電極及びドレイン電極を有する電界効果トランジスタの製造方法において、
前記絶縁層の一部を選択的に除去し、逆台形状の凹溝を形成する工程と、
前記凹溝を含む絶縁層を被覆するように、活性層およびフォトレジストを形成する工程と、
前記フォトレジストを被覆してある面の反対側から前記フォトレジストを露光した後、現像することによって、前記逆台形状の凹溝の斜面部のフォトレジストのみを除去する工程と、
前記フォトレジストが除去された斜面部の領域に、ソース電極とドレイン電極を形成する工程と、
を少なくとも有することを特徴とする電界効果トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタに関し、特に液晶駆動に好適な電界効果トランジスタと電界効果トランジスタの製造方法に関するものである。
【背景技術】
【０００２】
液晶などの表示デバイスを駆動するための従来例の電界効果トランジスタには、例えば図９に示されるような構造の電界効果トランジスタが知られている。この電界効果トランジスタは、基板上にゲート電極が設けられ、このゲート電極上に設けられた絶縁層と活性層（チャネル層）を介してソース電極及びドレイン電極が形成された構造を有している。
【０００３】
一方、電界効果トランジスタでは、近年において益々、高速動作が求められてきており、そのため、例えば特許文献１に開示されている図１０のような構造の電界効果トランジスタが知られている。図１０に示された電界効果トランジスタにおいては、半絶縁性ＧａＡｓ基板の表面部のチャネル層の上にゲート電極が形成されており、このゲート電極を挟んでソース電極及びドレイン電極が形成され、ゲート電極とｎ+ソース領域／ドレイン領域とが自己整合されるように構成されている。そして、チャネル長を１μｍ程度まで短くして、ゲート電極に対するソース電極及びドレイン電極間の静電容量が小さくなるようにして、高速動作が図られている。その際、これらの位置あわせ精度は、マスクアライナを用いた場合には約１μｍ程度、電子ビーム露光装置を用いた場合には約０．５μｍとなっている。
【特許文献１】特開平５−１３４４４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、液晶などの表示デバイスを駆動する際には、１０６以上のオン／オフ比と高速動作の双方を満たすことが求められることから、最も理想的には、チャネル長（ソース／ドレイン間距離）とゲート長とが一致する構造が望ましい。しかしながら、実際には、そのような位置合わせにおいて、仕上がり寸法と設計寸法との間にずれが生じることを避けることは困難である。
そのため、従来例の図１０の構造の電界効果トランジスタにおいては、ゲート電極とソース電極及びドレイン電極間の位置合わせに際し、位置合わせ精度によって位置ずれが生じた場合、オン／オフ比が小さくなってしまうこととなる。
【０００５】
また、従来例の図９の構造の電界効果トランジスタでは、ゲート電極に対してソース電極とドレイン電極とが重なりを持つように構成されていることから、オン／オフ比を大きくすることはできるが、ゲート電極とソース電極／ドレイン電極間の静電容量が大きくなるため、遮断周波数が小さくなり、そのため高速動作を行う上で問題が生じる。
このように、従来例の電界効果トランジスタにおいては、液晶などの表示デバイスを駆動するために求められる、１０６以上のオン／オフ比と高速動作の双方を満たすことは困難であった。
【０００６】
そこで、本発明は上記課題に鑑み、ゲート電極とソース電極及びドレイン電極間の位置合わせの必要がなく、また仕上がり寸法にずれが生じても、高いオン／オフ比と高速動作の双方を得ることが可能となる電界効果トランジスタ及び電界効果トランジスタの製造方法を提供することを目的とするものである。
【課題を解決するための手段】
【０００７】
本発明は、以下のように構成した電界効果トランジスタ及び電界効果トランジスタの製造方法を提供するものである。
すなわち、本発明の電界効果トランジスタは、ゲート電極上に、絶縁層と活性層とを介してソース電極及びドレイン電極を有する電界効果トランジスタにおいて、前記活性層の表面部に逆台形状の凹溝を有し、該逆台形状の凹溝の一方の斜面にソース電極が、他方の斜面にドレイン電極が形成されていることを特徴としている。
また、本発明の電界効果トランジスタは、ゲート電極上に、絶縁層と活性層とを介してソース電極及びドレイン電極を有する電界効果トランジスタにおいて、前記絶縁層の表面部に逆台形状の凹溝を有し、該逆台形状の凹溝の一方の斜面に前記活性層を介してソース電極が、他方の斜面に前記活性層を介してドレイン電極が形成されていることを特徴としている。
また、本発明の上記電界効果トランジスタの製造方法は、前記活性層の一部を選択的に除去し、逆台形状の凹溝を形成する工程と、前記凹溝を含む活性層を被覆するように、樹脂を形成する工程と、前記樹脂をアッシングあるいはエッチングすることによって、前記逆台形状の凹溝の斜面部の樹脂のみを除去する工程と、前記樹脂が除去された斜面部の領域に、ソース電極とドレイン電極を形成する工程と、を少なくとも有することを特徴としている。
また、本発明の上記電界効果トランジスタの製造方法は、前記活性層の一部を選択的に除去し、逆台形状の凹溝を形成する工程と、前記凹溝を含む活性層を被覆するように、フォトレジストを形成する工程と、前記フォトレジストを被覆してある面の反対側から前記フォトレジストを露光した後、現像することによって、前記逆台形状の凹溝の斜面部のフォトレジストのみを除去する工程と、前記フォトレジストが除去された斜面部の領域に、ソース電極とドレイン電極を形成する工程と、を少なくとも有することを特徴としている。
また、本発明の上記電界効果トランジスタの製造方法は、絶縁層の一部を選択的に除去し、逆台形状の凹溝を形成する工程と、前記凹溝を含む絶縁層を被覆するように、活性層および樹脂を形成する工程と、前記樹脂をアッシングあるいはエッチングすることによって、前記逆台形状の凹溝の斜面部の樹脂のみを除去する工程と、前記樹脂が除去された斜面部の領域に、ソース電極とドレイン電極を形成する工程と、を少なくとも有することを特徴としている。
また、本発明の上記電界効果トランジスタの製造方法は、前記絶縁層の一部を選択的に除去し、逆台形状の凹溝を形成する工程と、前記凹溝を含む絶縁層を被覆するように、活性層およびフォトレジストを形成する工程と、前記フォトレジストを被覆してある面の反対側から前記フォトレジストを露光した後、現像することによって、前記逆台形状の凹溝の斜面部のフォトレジストのみを除去する工程と、前記フォトレジストが除去された斜面部の領域に、ソース電極とドレイン電極を形成する工程と、を少なくとも有することを特徴としている。
【発明の効果】
【０００８】
本発明によれば、ゲート電極とソース電極及びドレイン電極間の位置合わせの必要がなく、また仕上がり寸法にずれが生じても、高いオン／オフ比と高速動作の双方を得ることが可能となる電界効果トランジスタ及び電界効果トランジスタの製造方法を実現することができる。
【発明を実施するための最良の形態】
【０００９】
本発明を実施するための最良の形態を、以下の実施例により更に説明する。
【実施例】
【００１０】
［実施例１］
本発明の実施例１は、上記した本発明の構成を適用したものであり、これらの具体的構成について図を用いて説明する。
図１は本実施例における電界効果トランジスタの構造を模式的に示す断面図であり、同図において１はゲート電極、２はソース電極、３はドレイン電極、４は活性層、５は絶縁層、６は基板である。
図２は上記した図１の本実施例における電界効果トランジスタの作製工程を模式的に示す断面図であり、同図においてアルファベット順に電界効果トランジスタの作製の工程が進められる。
図２において、１０はフォトレジスト、２０は樹脂である。
【００１１】
つぎに、図２を参照しながら、本実施例の電界効果トランジスタの作製工程を説明する。
まず、図２（ａ）に示すように、ガラス基板６上にＡｌからなるゲート電極１（厚さ３００ｎｍ）、窒化シリコン絶縁層（厚さ３００ｎｍ）５、アモルファスシリコン活性層（厚さ１μｍ）４を形成しておく。
そして、アモルファスシリコン活性層４にフォトレジスト１０としてＡＺ−１３５０（ヘキスト製）を膜厚が１μｍとなるように塗布する。
プリベークとして８０℃で３０分間の熱処理をおこなった後、ウェハーにマスクをかけて露光する。
現像、リンス後のフォトレジスト１０は、図２（ｂ）に示すようにややテーパー形状をしている。
【００１２】
つぎに、フォトレジスト１０をエッチングマスクとし、ＣＦ４−Ｏ２ガスを用いてリアクティブ・イオン・エッチング（ＲＩＥ）を行うと、アモルファスシリコン活性層４が選択的にエッチングされる。
エッチング終了後、フォトレジスト１０を除去すると、図２（ｃ）のようにフォトレジスト１０の開口部よりも狭い溝ができる。すなわち、マスクアライナで形成できる程度の大きいパターンよりも短いチャネル長を実現することができる。
このとき、溝の底の幅は１μｍ、溝の底のアモルファスシリコン活性層４の厚みは１０ｎｍである。
【００１３】
つぎに、アモルファスシリコン活性層４を被覆するように、樹脂２０としてフォトレジストを塗布する。塗布後の樹脂２０の膜厚は、溝の底で１μｍである。
その後、プリベークとして８０℃で３０分間の熱処理をおこなった後、図２（ｄ）のように、Ｏ２ガスを用いて樹脂２０をアッシングする。
溝の底の樹脂２０は、その他の部分よりも厚いので、アッシング後は、図２（ｅ）のように、溝の底の領域のみに樹脂２０が残る。ここでは、樹脂２０として用いたフォトレジストをＯ２ガスを用いてアッシングしたが、Ａｒガスなどを用いてエッチングしてもよい。
【００１４】
この樹脂２０を被覆するようにＡｌ電極を蒸着し、リフトオフを行うと、図２（ｆ）のようにソース電極２とドレイン電極３が形成される。このあと、図２（ｇ）のように、溝の内部のソース電極２とドレイン電極３を被覆するようにフォトレジスト１０を形成し、フォトレジスト１０が形成されていない領域のソース電極２とドレイン電極３を除去すると、図２（ｈ）のように、逆台形状の溝の斜面にソース電極２とドレイン電極３が形成された、本実施例における図１の構造の電界効果トランジスタが得られる。
なお、材料系は上記にとらわれるわけではなく、活性層４としてポリシリコンやＧａＡｓなどの半導体、あるいは有機層を用いてもよいし、電極についても、活性層に応じて選択すればよい。さらに絶縁層５も窒化シリコンに限定されるわけではなく、仕様を満たすものであれば、何でもよい。
【００１５】
つぎに、本実施例の構造の特性について説明する。
図３は、図２の作製工程によって試作した電界効果トランジスタの電流−電圧特性を示す図であり、同図において（ａ）はドレイン電流とドレイン電圧との関係（パラメータは、ゲート電圧ＶＧ）、（ｂ）はドレイン電流とゲート電圧との関係（パラメータはドレイン電圧ＶＤ）を示している。なお、チャネル幅は１０μｍである。
【００１６】
図３（ａ）に示すように、ドレイン電圧が大きくなるにつれてドレイン電流は飽和傾向を示し、典型的な電界効果トランジスタの特性を示している。また、図３（ｂ）に示すように、ドレイン電圧ＶＤが１０Ｖの場合、ゲート電圧が１０Ｖと０Ｖのときのドレイン電流の比、すなわちオン／オフ比は６．９８×１０８であり、液晶などの表示デバイスを駆動するために必要なオン／オフ比１０６より大きく、仕様を満たしていることがわかる。
【００１７】
つぎに、遮断周波数について説明する。
図１の構造では、溝の斜面にソース電極２とドレイン電極３が形成されている。したがって、図９の従来例と比べて、ゲートとソース間静電容量とゲートとドレイン間静電容量が小さく、遮断周波数が大きくなる。例えば、ソース電極とドレイン電極が、それぞれゲート電極と１μｍ重なったときの遮断周波数は、図９の従来例では３．１６ＭＨｚであるのに対し、図１の構造では４．５１ＭＨｚと改善されており、これにより高速動作を図ることが可能となる。
したがって、本実施例によれば、液晶などの表示デバイスを駆動する際に求められる高いオン／オフ比と高速動作の双方を得ることが可能となる。
【００１８】
［実施例２］
本発明の実施例２は、上記した本発明の構成を適用したものであり、これらの具体的構成について図を用いて説明する。
【００１９】
図４は、本実施例の電界効果トランジスタの作製工程を模式的に示す断面図である。同図において、図２と同一構成部材については同一符号を付する。なお、１１は、ネガ型フォトレジストである。
つぎに、本実施例の電界効果トランジスタの作製工程を説明する。
まず、図４（ａ）に示すように、アモルファスシリコン活性層（厚さ１μｍ）４と窒化シリコン絶縁層（厚さ３００ｎｍ）５を積層する。
そして、アモルファスシリコン活性層４にフォトレジスト１０としてＡＺ−１３５０（ヘキスト製）を膜厚が１μｍとなるように塗布する。プリベークとして８０℃で３０分間の熱処理をおこなった後、ウェハーにマスクをかけて露光する。現像、リンス後のフォトレジスト１０は、図４（ｂ）に示すようにややテーパー形状をしている。つぎに、フォトレジスト１０をエッチングマスクとし、ＣＦ４−Ｏ２ガスを用いてリアクティブ・イオン・エッチング（ＲＩＥ）を行うと、アモルファスシリコン活性層４が選択的にエッチングされる。エッチング終了後、フォトレジスト１０を除去すると、図４（ｃ）のようになる。このとき、溝の底の幅は１μｍ、溝の底のアモルファスシリコン活性層４の厚みは１０ｎｍである。
【００２０】
つぎに、ネガ型フォトレジストであるＲＵ−１１００（日立化成製）１１を溝の底での膜厚が１μｍとなるように塗布し、プリベークとして８０℃で３０分間の熱処理をおこなった後、図４（ｄ）のように、ネガ型フォトレジスト１１を窒化シリコン絶縁層５側から紫外光を照射して露光する。
活性層４の厚い部分を伝搬した後の紫外光の強度は、活性層４の薄い部分を伝搬した後の紫外光の強度に比べて小さいので、現像、リンス後には、図４（ｅ）のように、溝の底の領域のみにネガ型フォトレジスト１１が残る。
【００２１】
つぎに、上記ネガ型フォトレジスト１１を被覆するようにＡｌ電極を蒸着し、リフトオフを行い、溝の斜面にソース電極２とドレイン電極３を形成し、絶縁層５と基板６上のゲート電極と接合させ、図４（ｆ）の構造を形成する。この後、図４（ｇ）のように、溝の内部のソース電極２とドレイン電極３を被覆するようにフォトレジスト１０を形成し、フォトレジスト１０が形成されていない領域のソース電極２とドレイン電極３を除去すると、図４（ｈ）のように、図１の構造が形成される。
【００２２】
なお、以上の工程で、適宜ウェハーを支持する基板を用いてもよい。また、材料系も上記にとらわれるわけではなく、活性層４としてポリシリコンやＧａＡｓなどの半導体、あるいは有機層を用いてもよいし、電極についても、活性層に応じて選択すればよい。さらに絶縁層５も窒化シリコンに限定されるわけではなく、仕様を満たすものであれば、何でもよい。
本実施の図４の作製工程で作った図１の構造の電界効果トランジスタによれば、図２の作製工程で作ったものと同じように、図３に示す特性を得ることができる。
【００２３】
［実施例３］
本発明の実施例３は、上記した本発明の構成を適用したものであり、これらの具体的構成について図を用いて説明する。
図５は本実施例における電界効果トランジスタの構造を模式的に示す断面図であり、同図において図１と同一構成部材については同一符号を付する。本実施例と実施例１との違いは、図１の実施例１では活性層４に溝を形成したのに対し、図５の本実施例では絶縁層５に溝を形成したことである。
図６は、上記した図５の本実施例における電界効果トランジスタの作製工程を模式的に示す断面図であり、同図においてアルファベット順に電界効果トランジスタの作製の工程が進められる。
【００２４】
つぎに、図６を参照しながら、本実施例の電界効果トランジスタの作製工程を説明する。
まず、図６（ａ）に示すように、ガラス基板６上にＡｌからなるゲート電極１（厚さ３００ｎｍ）、窒化シリコン絶縁層（厚さ１μｍ）５を形成しておく。
そして、窒化シリコン絶縁層５にフォトレジスト１０としてＡＺ−１３５０（ヘキスト製）を膜厚が１μｍとなるように塗布する。プリベークとして８０℃で３０分間の熱処理をおこなった後、ウェハーにマスクをかけて露光する。
現像、リンス後のフォトレジスト１０は、図６（ｂ）に示すようにややテーパー形状をしている。つぎに、フォトレジスト１０をエッチングマスクとし、ＣＦ４−Ｏ２ガスを用いてリアクティブ・イオン・エッチング（ＲＩＥ）を行うと、窒化シリコン絶縁層５が選択的にエッチングされる。
【００２５】
エッチング終了後、フォトレジスト１０を除去すると、図６（ｃ）のようにフォトレジスト１０の開口部よりも狭い溝ができる。すなわち、マスクアライナで形成できる程度の大きいパターンよりも短いチャネル長を実現することができる。このとき、溝の底の幅は１μｍ、溝の底の窒化シリコン絶縁層５の厚みは３００ｎｍである。つぎに、窒化シリコン絶縁層５を被覆するように、アモルファスシリコン活性層４（溝の底での厚み１０ｎｍ）と樹脂２０（溝の底での厚み１μｍ）を形成し、プリベークとして８０℃で３０分間の熱処理をおこなった後、図６（ｄ）のように、Ａｒガスを用いて樹脂２０を、ＣＦ４−Ｏ２ガスを用いてアモルファスシリコン活性層４をエッチングする。
【００２６】
溝の底の樹脂２０は、その他の部分よりも厚いので、エッチング後は、図６（ｅ）のように、溝の底の領域のみに樹脂２０が残る。この樹脂２０を被覆するようにＡｌ電極を蒸着し、リフトオフを行うと、図６（ｆ）のようにソース電極２とドレイン電極３が形成される。
この後、図６（ｇ）のように、溝の内部のソース電極２とドレイン電極３を被覆するようにフォトレジスト１０を形成し、フォトレジスト１０が形成されていない領域のソース電極２とドレイン電極３を除去すると、図６（ｈ）のように、図５の構造が形成される。
なお、材料系は上記にとらわれるわけではなく、活性層４としてポリシリコンやＧａＡｓなどの半導体、あるいは有機層を用いてもよいし、電極についても、活性層に応じて選択すればよい。さらに絶縁層５も窒化シリコンに限定されるわけではなく、仕様を満たすものであれば、何でもよい。
【００２７】
図７は、図６の作製工程によって試作した電界効果トランジスタの電流−電圧特性を示す図であり、同図において（ａ）はドレイン電流とドレイン電圧との関係（パラメータは、ゲート電圧ＶＧ）、（ｂ）はドレイン電流とゲート電圧との関係（パラメータはドレイン電圧ＶＤ）を示している。なお、チャネル幅は１０μｍである。
図７（ａ）に示すように、ドレイン電圧が大きくなるにつれてドレイン電流は飽和傾向を示し、典型的な電界効果トランジスタの特性を示している。また、図７（ｂ）に示すように、ドレイン電圧ＶＤが１０Ｖの場合、ゲート電圧が１０Ｖと０Ｖのときのドレイン電流の比、すなわちオン／オフ比は６．９８×１０８であり、液晶などの表示デバイスを駆動するために必要なオン／オフ比１０６より大きく、仕様を満たしていることがわかる。
【００２８】
つぎに、遮断周波数について説明する。
図５の構造では、溝の斜面にソース電極２とドレイン電極３が形成されている。したがって、図９の従来例と比べて、ゲート−ソース間静電容量とゲート−ドレイン間静電容量が小さく、遮断周波数が大きくなる。例えば、ソース電極とドレイン電極が、それぞれゲート電極と１μｍ重なったときの遮断周波数は、図９の従来例では３．１６ＭＨｚであるのに対し、図５の構造では４．５１ＭＨｚと改善されており、これにより高速動作を図ることが可能となる。
したがって、本実施例によれば、液晶などの表示デバイスを駆動する際に求められる高いオン／オフ比と高速動作の双方を得ることが可能となる。
【００２９】
［実施例４］
本発明の実施例４は、上記した本発明の構成を適用したものであり、これらの具体的構成について図を用いて説明する。
図８は、上記した図５の本実施例における電界効果トランジスタの作製工程を模式的に示す断面図であり、同図において、図６と同一構成部材については同一符号を付する。
【００３０】
つぎに、図８を参照しながら、本実施例の電界効果トランジスタの作製工程を説明する。
まず、図８（ａ）に示すように、窒化シリコン絶縁層（厚さ１μｍ）５を用意する。そして、窒化シリコン絶縁層５にフォトレジスト１０としてＡＺ−１３５０（ヘキスト製）を膜厚が１μｍとなるように塗布する。プリベークとして８０℃で３０分間の熱処理をおこなった後、ウェハーにマスクをかけて露光する。
現像、リンス後のフォトレジスト１０は、図８（ｂ）に示すようにややテーパー形状をしている。つぎに、フォトレジスト１０をエッチングマスクとし、ＣＦ４−Ｏ２ガスを用いてリアクティブ・イオン・エッチング（ＲＩＥ）を行うと、窒化シリコン絶縁層５が選択的にエッチングされる。エッチング終了後、フォトレジスト１０を除去すると、図８（ｃ）のようになる。このとき、溝の底の幅は１μｍ、溝の底の窒化シリコン絶縁層５の厚みは３００ｎｍである。
【００３１】
つぎに、アモルファスシリコン活性層４（溝の底での厚み１０ｎｍ）、ネガ型フォトレジストであるＲＵ−１１００（日立化成製）１１（溝の底での厚み１μｍ）を順次形成し、プリベークとして８０℃で３０分間の熱処理をおこなった後、図８（ｄ）のように、ネガ型フォトレジスト１１を窒化シリコン絶縁層５側から紫外光を照射して露光する。
窒化シリコン絶縁層５の厚い部分を伝搬した後の紫外光の強度は、窒化シリコン絶縁層５の薄い部分を伝搬した後の紫外光の強度に比べて小さいので、現像、リンス後には、図８（ｅ）のように、溝の底の領域のみにネガ型フォトレジスト１１が残る。
【００３２】
つぎに、上記ネガ型フォトレジスト１１を被覆するようにＡｌ電極を蒸着し、リフトオフを行うい、溝の斜面に活性層を介してソース電極２とドレイン電極３を形成し、絶縁層５と基板６上のゲート電極と接合させ、図８（ｆ）の構造を形成する。この後、図８（ｇ）のように、溝の内部のソース電極２とドレイン電極３を被覆するようにフォトレジスト１０を形成し、フォトレジスト１０が形成されていない領域のソース電極２とドレイン電極３を除去すると、図８（ｈ）のように、図５の構造が形成される。
【００３３】
なお、以上の工程で、適宜ウェハーを支持する基板を用いてもよい。また、材料系も上記にとらわれるわけではなく、活性層４としてポリシリコンやＧａＡｓなどの半導体、あるいは有機層を用いてもよいし、電極についても、活性層に応じて選択すればよい。さらに絶縁層５も窒化シリコンに限定されるわけではなく、仕様を満たすものであれば、何でもよい。
本実施例の図８の作製工程で作った図５の構造の電界効果トランジスタによれば、図６の作製工程で作ったものと同じように、図７に示す特性を得ることができる。
【００３４】
以上説明したように、上記した各実施例によれば、位置合わせの問題がなく、仕上がり寸法が設計寸法からずれても１０６以上のオン／オフ比と高速動作の両方を満たす電界効果トランジスタおよび電界効果トランジスタの製造方法を提供することが可能となる。
【図面の簡単な説明】
【００３５】
【図１】本発明の実施例１及び実施例２における電界効果トランジスタの構造を模式的に示す断面図。
【図２】本発明の実施例１における電界効果トランジスタの作製工程を示す断面図。
【図３】本発明の実施例１における電界効果トランジスタの電流−電圧特性を示す図。
【図４】本発明の実施例２における電界効果トランジスタの作製工程を示す断面図。
【図５】本発明の実施例３及び実施例４における電界効果トランジスタの構造を模式的に示す断面図。
【図６】本発明の実施例３における電界効果トランジスタの作製工程を示す断面図である。
【図７】本発明の実施例３における電界効果トランジスタの電流−電圧特性を示す図である。
【図８】本発明の実施例４における電界効果トランジスタの作製工程を示す断面図である。
【図９】従来の電界効果トランジスタの構造を示す断面図である。
【図１０】従来の電界効果トランジスタの構造を示す断面図である。
【符号の説明】
【００３６】
１：ゲート電極
２：ソース電極
３：ドレイン電極
４：活性層
５：絶縁層
６：基板
１０：フォトレジスト
１１：ネガ型フォトレジスト
２０：樹脂
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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