(57)【要約】【課題】ＨＥＭＴと抵抗素子をモノリシックに形成する場合、抵抗素子はキャップ層を含むためシート抵抗値が低く高い抵抗値の抵抗を形成する場合には抵抗をチップ内で長距離に渡って引き回す必要があり、チップ面積が増大していた。【解決手段】所定の形状でキャップ層を除去したリセス部を設けリセス部両端に抵抗素子電極を接続する。抵抗層はチャネル層のみとなり、シート抵抗値が高いので、短い距離で高い抵抗値を得られる。チップ内で長距離に渡って抵抗を引き回すことなく十分高い抵抗値が得られるので、チップサイズを縮小することができる。【選択図】    図３
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【特許請求の範囲】
【請求項１】
半導体基板上にバッファ層、電子供給層、チャネル層、障壁層およびキャップ層となる半導体層を積層し、能動素子および抵抗素子をモノリシックに形成した半導体装置であって、
所定のパターンで前記キャップ層が除去され、該キャップ層より下の前記半導体層が露出するリセス部と、
前記リセス部両端の前記キャップ層とそれぞれ接続する抵抗素子電極とを具備することを特徴とする半導体装置。
【請求項２】
前記チャネル層は前記キャップ層よりシート抵抗が高いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記リセス部に前記障壁層が露出することを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記障壁層上にＩｎＧａＰ層を設けることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記リセス部に前記ＩｎＧａＰ層が露出することを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記電子供給層、チャネル層、障壁層およびキャップ層は、それぞれｎ＋ＡｌＧａＡｓ層、ノンドープＩｎＧａＡｓ層、ノンドープＡｌＧａＡｓ層およびｎ＋ＧａＡｓ層であることを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記能動素子は、前記キャップ層に設けられたソース電極およびドレイン電極と、前記障壁層に設けられたゲート電極を有するトランジスタであることを特徴とする請求項１に記載の半導体装置。
【請求項８】
半導体基板上にバッファ層、電子供給層、チャネル層、障壁層およびキャップ層となる半導体層を積層し、能動素子および抵抗素子をモノリシックに形成する半導体装置の製造方法であって、
前記キャップ層をエッチングして該キャップ層より下層の前記半導体層が露出するアライメントマークおよび所定のパターンのリセス部を形成する工程と、
前記リセス部の両端に残存する前記キャップ層にそれぞれ接続する抵抗素子電極を形成する工程とを具備することを特徴とする半導体装置の製造方法。
【請求項９】
ドライエッチングにより前記リセス部を形成することを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記障壁層上にＩｎＧａＰ層を有し、ウェットエッチングにより前記リセス部を形成することを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１１】
前記電子供給層、チャネル層、障壁層およびキャップ層は、それぞれｎ＋ＡｌＧａＡｓ層、ノンドープＩｎＧａＡｓ層、ノンドープＡｌＧａＡｓ層およびｎ＋ＧａＡｓ層であることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１２】
前記能動素子の形成領域の前記キャップ層にソース電極およびドレイン電極を形成し、前記障壁層上にゲート電極を形成することを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１３】
前記抵抗素子電極は、前記ソース電極およびドレイン電極と同一工程で形成されることを特徴とする請求項１２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関わり、特にチップ占有面積の増加を抑制する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、携帯電話などの移動体通信システムにおいて、端末機器の小型化および低消費電力化が強く求められている。そのため、送受信系のＲＦ（高周波）回路に用いられている様々なモノリシックマイクロ波集積回路（ＭＭＩＣ）についても、小型化、低消費電力化の要求が強まってきている。
【０００３】
中でも、ＨＥＭＴ（High  Electron  Mobility  Transistor：高電子移動度トランジスタ）に代表されるヘテロ接合を有するデバイスは、ＧａＡｓ  ＭＥＳＦＥＴ（Metal  Semiconductor  FET）、ＧａＡｓ  ＪＦＥＴ（Junction  FET）と比較して効率性、利得性、歪特性が優れているため、ＭＭＩＣの主流デバイスに成りつつある。従って、ヘテロ接合を有するデバイスの小型化、低消費電力化が強く望まれている。
【０００４】
図１６は、ＨＥＭＴと抵抗素子がモノリシックに形成されている半導体装置を示す平面図である。
【０００５】
ここでは、一例としてＳＰＤＴ（Single  Pole  Double  Throw）と呼ばれるスイッチ回路装置を示し、ハイパワー用途のためＨＥＭＴ（ＦＥＴ）を多段に直列接続したものである。
【０００６】
ＧａＡｓ基板にスイッチを行う２つのＦＥＴ群Ｆ１、ＦＥＴ群Ｆ２を配置する。ＦＥＴ群Ｆ１は例えばＦＥＴ１−１、ＦＥＴ１−２を直列に接続したものである。ＦＥＴ群Ｆ２は、ＦＥＴ２−１、ＦＥＴ２−２を直列に接続したものである。各ＦＥＴ群を構成する４つのゲート電極にはそれぞれ、抵抗Ｒ１−１、Ｒ１−２、Ｒ２−１、Ｒ２−２が接続されている。また共通入力端子ＩＮ、出力端子ＯＵＴ１、ＯＵＴ２、制御端子Ｃｔｌ−１、Ｃｔｌ−２に対応する電極パッドＩ、Ｏ１、Ｏ２、Ｃ１、Ｃ２が基板の周辺に設けられている。なお、点線で示した第２層目の金属層は各ＦＥＴのゲート電極形成時に同時に形成されるゲート金属層（Ｔｉ／Ｐｔ／Ａｕ）２０であり、実線で示した第３層目の金属層は各素子の接続およびパッドの形成を行うパッド金属層（Ｔｉ／Ｐｔ／Ａｕ）３０である。基板にオーミックに接続する第１層目金属層のオーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）は各ＦＥＴのソース電極、ドレイン電極および各抵抗両端の取り出し電極を形成するものであり、図１６では、パッド金属層と重なるために図示されていない。
【０００７】
ＦＥＴ群Ｆ１およびＦＥＴ群Ｆ２はチップの中心線に対して対称に配置されており、構成は同様であるので、以下ＦＥＴ群Ｆ１について説明する。ＦＥＴ１−１は上側から伸びる櫛歯状の８本の第３層目金属層のパッド金属層３０が共通入力端子パッドＩに接続されるソース電極２５（あるいはドレイン電極）であり、この下に第１層目金属層のオーミック金属層で形成されるソース電極（あるいはドレイン電極）がある。また下側から伸びる櫛歯状の９本の第３層目のパッド金属層３０がＦＥＴ１−１のドレイン電極２６（あるいはソース電極）であり、この下に第１層目金属層のオーミック金属層で形成されるドレイン電極（あるいはソース電極）がある。この両電極は櫛歯をかみ合わせた形状に配置され、その間に第２層目金属層のゲート金属層２０で形成されるゲート電極１７が１６本の櫛歯形状に配置されている。
【０００８】
このソース電極２５、ドレイン電極２６、ゲート電極１７が配置される下には一点鎖線の如く不純物領域である動作領域１２が設けられる。
【０００９】
ＦＥＴ２−１は上側から伸びる櫛歯状の８本の第３層目金属層のパッド金属層３０がソース電極２５（あるいはドレイン電極）であり、この下に第１層目金属層のオーミック金属層で形成されるソース電極（あるいはドレイン電極）がある。また下側から伸びる櫛歯状の９本の第３層目金属層のパッド金属層３０が、出力端子パッドＯ１に接続するドレイン電極２６（あるいはソース電極）であり、この下に第１層目金属層のオーミック金属層で形成されるドレイン電極（あるいはソース電極）がある。この両電極は櫛歯をかみ合わせた形状に配置され、その間に第２層目金属層のゲート金属層２０で形成されるゲート電極１７が１６本の櫛歯形状に配置されている。
【００１０】
ゲート電極１７は動作領域１２外でゲート金属層２０からなる配線（以下ゲート配線と称する）により櫛歯が束ねられ、不純物領域からなる抵抗Ｒ１−１、Ｒ１−２を介して制御端子パッドＣ１に接続する（例えば特許文献１参照。）。
【特許文献１】特開平１１−１３６１１１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
図１７には、図１６のｃ−ｃ線断面図を示す。ＨＥＭＴの基板は、半絶縁性ＧａＡｓ基板３１上にノンドープのバッファ層３２と、電子供給層となるｎ＋ＡｌＧａＡｓ層３３、チャネル（電子走行）層となるノンドープのＩｎＧａＡｓ層３５、電子供給層となるｎ＋ＡｌＧａＡｓ層３３を順次積層してなる。また、電子供給層３３と、チャネル層３５間にはスペーサ層３４が配置される。
【００１２】
電子供給層３３上には、障壁層であるノンドープのＡｌＧａＡｓ層３６を積層し所定の耐圧とピンチオフ電圧を確保し、更にキャップ層となるｎ＋ＧａＡｓ層３７を最上層に積層している。キャップ層３７には、ソース電極、ドレイン電極、または抵抗の取出し電極等の金属層が接続し、これにより、オーミック性を向上させている。
【００１３】
ここで、ＧａＡｓＭＥＳＦＥＴ等では不純物をイオン注入し、その注入した不純物イオンを活性化し、導電性を持たせるために８００℃〜９００℃程度の高温でアニールを行い、不純物領域を形成している。しかし、ＨＥＭＴ等のヘテロ接合を有するデバイスでは、ＧａＡｓＭＥＳＦＥＴ等と異なり、前述の如く半絶縁性基板上に複数の薄い動作層（電子供給層、チャネル層）をエピタキシャル成長させた基板を使用している。このため、高温のアニールによりエピタキシャル層の結晶構造を破壊してしまうため、これらの方法により不純物領域を形成することができない。
【００１４】
従って、ＨＥＭＴでは、基板を絶縁化領域５０で分離することにより、不純物領域を形成している。
【００１５】
つまり、図１７（Ａ）のごとく、ＨＥＭＴと同一基板にモノリシックに形成される抵抗素子１５０は、絶縁化領域５０で分離することにより所定の抵抗値を有するパターン（幅と長さ）に形成し（図１６参照）、両端に抵抗素子電極６１、６２を接続する。この場合、キャップ層３７が最も不純物濃度が高く厚みも厚いので、キャップ層３７がこの抵抗素子１５０の主要電流経路となる。
【００１６】
あるいは、図１７（Ｂ）のごとく、全面に窒化膜等の絶縁膜を設けてＮｉＣｒ等の金属層７０を蒸着し、所定の抵抗値となるようにパターンニングして抵抗素子電極７３を設けて抵抗素子１５０を形成している。
【００１７】
しかし、図１７（Ａ）の場合、実質的な抵抗層となるキャップ層３７はシート抵抗が低く、図１６に示すスイッチ回路装置のコントロール抵抗（１０ＫΩ）を形成するにはその幅を十分狭くするか、長さを十分確保する必要がある。実際にはパターンニングの微細化に限界があるため、長さで所望の抵抗値を確保する必要がある。従って、抵抗が大きくなるとチップ上でパッドや素子の隙間に納まり切れず抵抗を配置するためだけに特別のスペースを準備する必要が発生し、チップ面積が大きくなってしまう問題があった。
【００１８】
一方、図１７（Ｂ）の場合、抵抗層は、ＮｉＣｒ層７０であるのでシート抵抗は高いが、ＮｉＣｒ層７０の蒸着、リフトオフおよびＮｉＣｒ層７０上層の絶縁膜７１形成およびコンタクト７２の形成工程が必要となる。これらはＨＥＭＴの製造工程とは別に行う必要があり、抵抗素子１５０をモノリシックに集積化することにより工程が長くなってしまう問題があった。
【課題を解決するための手段】
【００１９】
本発明は上述した諸々の事情に鑑み成されたもので、第１に、半導体基板上にバッファ層、電子供給層、チャネル層、障壁層およびキャップ層となる半導体層を積層し、能動素子および抵抗素子をモノリシックに形成した半導体装置であって、所定のパターンで前記キャップ層が除去され、該キャップ層より下の前記半導体層が露出するリセス部と、前記リセス部両端の前記キャップ層とそれぞれ接続する抵抗素子電極とを具備することにより解決するものである。
【００２０】
また、前記チャネル層は前記キャップ層よりシート抵抗が高いことを特徴とするものである。
【００２１】
また、前記リセス部に前記障壁層が露出することを特徴とするものである。
【００２２】
また、前記障壁層上にＩｎＧａＰ層を設けることを特徴とするものである。
【００２３】
また、前記リセス部に前記ＩｎＧａＰ層が露出することを特徴とするものである。
【００２４】
また、前記電子供給層、チャネル層、障壁層およびキャップ層は、それぞれｎ＋ＡｌＧａＡｓ層、ノンドープＩｎＧａＡｓ層、ノンドープＡｌＧａＡｓ層およびｎ＋ＧａＡｓ層であることを特徴とするものである。
【００２５】
また、前記能動素子は、前記キャップ層に設けられたソース電極およびドレイン電極と、前記障壁層に設けられたゲート電極を有するトランジスタであることを特徴とするものである。
【００２６】
第２に、半導体基板上にバッファ層、電子供給層、チャネル層、障壁層およびキャップ層となる半導体層を積層し、能動素子および抵抗素子をモノリシックに形成する半導体装置の製造方法であって、前記キャップ層をエッチングして該キャップ層より下層の前記半導体層が露出するアライメントマークおよび所定のパターンのリセス部を形成する工程と、前記リセス部の両端に残存する前記キャップ層にそれぞれ接続する抵抗素子電極を形成する工程とを具備することにより解決するものである。
【００２７】
また、ドライエッチングにより前記リセス部を形成することを特徴とするものである。
【００２８】
また、前記障壁層上にＩｎＧａＰ層を有し、ウェットエッチングにより前記リセス部を形成することを特徴とするものである。
【００２９】
また、前記電子供給層、チャネル層、障壁層およびキャップ層は、それぞれｎ＋ＡｌＧａＡｓ層、ノンドープＩｎＧａＡｓ層、ノンドープＡｌＧａＡｓ層およびｎ＋ＧａＡｓ層であることを特徴とするものである。
【００３０】
また、前記能動素子の形成領域の前記キャップ層にソース電極およびドレイン電極を形成し、前記障壁層上にゲート電極を形成することを特徴とするものである。
【００３１】
また、前記抵抗素子電極は、前記ソース電極およびドレイン電極と同一工程で形成されることを特徴とするものである。
【発明の効果】
【００３２】
以上に詳述した如く、本発明に依れば以下の数々の効果が得られる。
【００３３】
第１に、所定のパターンでキャップ層を除去し下層の半導体層が露出するリセス部を設け、リセス部両端のキャップ層にそれぞれ抵抗素子電極を設けることにより、キャップ層を含まずシート抵抗の高いチャネル層を抵抗層とする抵抗素子を実現できる。また、抵抗素子電極部分はキャップ層が残るので、低いコンタクト抵抗値を維持できる。
【００３４】
第２に、チャネル層は、キャップ層より数倍シート抵抗が高いため、キャップ層を含んだ抵抗層とした場合よりも短い距離で同じ抵抗値を得られる。従って、チップ内で抵抗を引き回す距離を数分の一にでき、高い抵抗を接続する場合においてチップ面積の増大を抑制できる。
【００３５】
第３に、障壁層上にＩｎＧａＰ層を設けることにより、ＩｎＧａＰ層をエッチストップ層として使用でき、プロセスの安定性を高めることができる。
【００３６】
第４に、障壁層上にＩｎＧａＰ層を設け、リセス部底部に表面が安定したＩｎＧａＰ層を露出させることにより確実にその下のチャネル層を保護でき信頼性を高めることができる。
【００３７】
第５に、リセス部底部に障壁層が露出するようにキャップ層を除去することにより、確実にチャネル層のみを抵抗層とすることができる。
【００３８】
また、障壁層上のエッチストップ層として使用するＩｎＧａＰ層に不純物がドーピングされている場合、このＩｎＧａＰ層をも除去しリセス部底部を障壁層とすることにより抵抗素子のシート抵抗を更に高めることができる。
【００３９】
第６に、電子供給層、チャネル層、障壁層およびキャップ層は、それぞれｎ＋ＡｌＧａＡｓ層、ノンドープＩｎＧａＡｓ層、ノンドープＡｌＧａＡｓ層およびｎ＋ＧａＡｓ層であり、スイッチ回路装置に好適な基板構造である。つまり、特性のよいＨＥＭＴを使用したスイッチ回路装置にシート抵抗が高く占有面積の小さい抵抗素子をモノリシックに集積化できる。
【００４０】
第７に、本発明の製造方法によれば、アライメントマーク形成と同時に抵抗素子のリセス部を形成し、抵抗素子電極はＨＥＭＴの電極と同時に形成できるので、特別な工程を増やすことなく、ＨＥＭＴとシート抵抗が高く占有面積が小さい抵抗素子をモノリシックに集積化できる。
【００４１】
第８に、障壁層はＡｌＧａＡｓ層であり、キャップ層はｎ＋ＧａＡｓ層であるので、所定のガスを使用したドライエッチングで選択エッチングでき、再現性よくリセス部を形成できる。
【００４２】
第９に、ＩｎＧａＰ層を障壁層上に設けることにより、ウェットエッチングで選択エッチングが可能となる。従って高価なドライエッチング装置を使用しなくてもリセス部を安価に再現性よく形成することができる。
【００４３】
また、表面の安定したＩｎＧａＰ層により酸化されやすい障壁層を保護することができ、信頼性を高めることができる。
【００４４】
エッチング液を変えてＩｎＧａＰ層を更に選択エッチングして障壁層が露出したリセス部を形成してもよく、この場合であってもリセス部を再現性よく形成することができる。
【発明を実施するための最良の形態】
【００４５】
以下に本発明の実施の形態を詳細に説明する。
【００４６】
まず、図１および図２を用いて、本発明の第１の実施の形態を説明する。
【００４７】
図１は、ＨＥＭＴと抵抗素子がモノリシックに集積化されている半導体装置を示す図である。ここでは、ＳＰＤＴ（Single  Pole  Double  Throw）と呼ばれるスイッチ回路装置を示し、ハイパワー用途のためＨＥＭＴ（ＦＥＴ）を多段に直列接続したものを例に説明する。
【００４８】
第１と第２の制御端子Ｃｔｌ−１、Ｃｔｌ−２に印加される制御信号は相補信号であり、Ｈレベルの信号が印加された側のＦＥＴ群がＯＮして、共通入力端子ＩＮに印加された入力信号をどちらか一方の出力端子に伝達するようになっている。抵抗は、交流接地となる制御端子Ｃｔｌ−１、Ｃｔｌ−２の直流電位に対してゲート電極を介して高周波信号が漏出することを防止する目的で配置されている。
【００４９】
ＦＥＴ１−１、ＦＥＴ１−２のゲート電極はそれぞれ抵抗Ｒ１−１、Ｒ１−２を介して制御端子Ｃｔｌ−１と接続し、ＦＥＴ２−１、ＦＥＴ２−２のゲート電極は、それぞれ抵抗Ｒ２−１、Ｒ２−２を介して制御端子Ｃｔｌ−２に接続する。
【００５０】
そして、出力端子ＯＵＴ１に信号を通すときには制御端子Ｃｔｌ−１に例えば３Ｖ、制御端子Ｃｔｌ−２に０Ｖを印加し、逆に出力端子ＯＵＴ２に信号を通すときには制御端子Ｃｔｌ−２に３Ｖ、Ｃｔｌ−１に０Ｖのバイアス信号を印加している。
【００５１】
図２は、図１のスイッチ回路装置を１チップに集積化した平面図である。スイッチ回路装置は、基板にスイッチを行う２つのＦＥＴ群Ｆ１、ＦＥＴ群Ｆ２を配置する。ＦＥＴ群Ｆ１は、例えばＦＥＴ１−１、ＦＥＴ１−２を直列に接続したものである。ＦＥＴ群Ｆ２は、ＦＥＴ２−１、ＦＥＴ２−２を直列に接続したものである。各ＦＥＴ群を構成する４つのゲート電極にはそれぞれ、不純物領域からなる抵抗素子Ｒ１−１、Ｒ１−２、Ｒ２−１、Ｒ２−２が接続されている。また共通入力端子ＩＮ、出力端子ＯＵＴ１、ＯＵＴ２、制御端子Ｃｔｌ−１、Ｃｔｌ−２に対応する電極パッドＩ、Ｏ１、Ｏ２、Ｃ１、Ｃ２が基板の周辺に設けられている。なお、点線で示した第２層目の金属層は各ＦＥＴのゲート電極形成時に同時に形成されるゲート金属層（例えばＰｔ／Ｍｏ）２０であり、実線で示した第３層目の金属層は、各素子の接続およびパッドの形成を行うパッド金属層（Ｔｉ／Ｐｔ／Ａｕ）３０である。基板にオーミックに接続する第１層目金属層のオーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）は各ＦＥＴのソース電極、ドレイン電極および各抵抗両端の取り出し電極を形成するものであり、図１では、パッド金属層と重なるために図示されていない。
【００５２】
ＦＥＴ群Ｆ１およびＦＥＴ群Ｆ２はチップの中心線に対して対称に配置されており、構成は同様であるので、以下ＦＥＴ群Ｆ１について説明する。ＦＥＴ１−１は上側から伸びる櫛歯状の８本の第３層目金属層のパッド金属層３０が共通入力端子パッドＩに接続されるソース電極２５（あるいはドレイン電極）であり、この下に第１層目金属層のオーミック金属層で形成されるソース電極（あるいはドレイン電極）がある。また下側から伸びる櫛歯状の９本の第３層目金属層のパッド金属層３０がＦＥＴ１−１のドレイン電極２６（あるいはソース電極）であり、この下に第１層目金属層のオーミック金属層で形成されるドレイン電極（あるいはソース電極）がある。この両電極は櫛歯をかみ合わせた形状に配置され、その間に第２層目金属層のゲート金属層２０で形成されるゲート電極１７が１６本の櫛歯形状に配置されている。
【００５３】
ＦＥＴ１−２は上側から伸びる櫛歯状の８本の第３層目金属層のパッド金属層３０がソース電極２５（あるいはドレイン電極）であり、この下に第１層目金属層のオーミック金属層で形成されるソース電極（あるいはドレイン電極）がある。また下側から伸びる櫛歯状の９本の第３層目金属層のパッド金属層３０が、出力端子パッドＯ１に接続するドレイン電極２６（あるいはソース電極）であり、この下に第１層目金属層のオーミック金属層で形成されるドレイン電極（あるいはソース電極）がある。この両電極は櫛歯をかみ合わせた形状に配置され、その間に第２層目金属層のゲート金属層２０で形成されるゲート電極１７が１６本の櫛歯形状に配置されている。
【００５４】
前述の如く、スイッチ回路装置の動作領域１２は、一点鎖線の領域を絶縁化領域５０によって分離することにより形成した不純物領域である。そして動作領域１２のソース領域、ドレイン領域にソース電極２５およびドレイン電極２６が接続し、動作領域１２の一部にゲート電極１７がショットキー接合している。
【００５５】
また、ゲート電極１７は、動作領域１２外でゲート配線２７により各櫛歯が束ねられ、抵抗素子１００の一端の抵抗素子電極と接続する。他端の抵抗素子電極は、絶縁化領域５０上に設けられたパッド金属層による配線２２と接続して、制御端子パッドＣ１に接続する。
【００５６】
各パッドおよびゲート配線２７の下及び周辺には、アイソレーション向上のための周辺不純物領域４０が、絶縁化領域５０で分離されることにより形成される。
【００５７】
抵抗素子１００も、絶縁化領域５０で分離されることにより形成された領域であるが、抵抗素子１００表面のキャップ層の一部がエッチングにより除去されている。
【００５８】
図３は、図２の一部断面図であり、図３（Ａ）が図２のａ−ａ線断面図、図３（Ｂ）が図２のｂ−ｂ線断面図である。
【００５９】
図３（Ａ）のごとく、基板は、半絶縁性ＧａＡｓ基板３１上にノンドープのバッファ層３２を積層し、バッファ層３２上に、電子供給層となるｎ＋ＡｌＧａＡｓ層３３、チャネル（電子走行）層となるノンドープＩｎＧａＡｓ層３５、電子供給層となるｎ＋ＡｌＧａＡｓ層３３を順次積層したものである。電子供給層３３とチャネル層３５間には、スペーサ層３４が配置される。
【００６０】
バッファ層３２は、不純物が添加されていない高抵抗層であり、その膜厚は、数千Å程度である。電子供給層３５上には、障壁層３６となるノンドープのＡｌＧａＡｓ層を積層し、所定の耐圧とピンチオフ電圧を確保している。更にキャップ層となるｎ＋ＧａＡｓ層３７を最上層に積層している。
【００６１】
電子供給層３３、障壁層３６、スペーサ層３４は、チャネル層３５よりバンドギャップが大きい材料が用いられる。また電子供給層３３には、ｎ型不純物（例えばＳｉ）が２〜４×１０１８ｃｍ−３程度に添加されている。
【００６２】
そして、このような構造により、電子供給層３３であるｎ＋ＡｌＧａＡｓ層のドナー不純物から発生した電子が、チャネル層３５側へ移動し、電流パスとなるチャネルが形成される。この結果、電子とドナー・イオンは、ヘテロ接合界面を境として空間的に分離されることになる。電子はチャネル層３５を走行するが、ドナー・イオンが存在しないためクーロン散乱の影響が非常に少なく、高電子移動度を持つことができる。
【００６３】
本実施形態の抵抗素子１００は、基板に絶縁化領域５０で分離することにより形成され、キャップ層３７の一部をエッチングしたリセス部１０１を有する。リセス部１０１両端にはコンタクト部１０２となるキャップ層が残存し、抵抗素子電極１０３、１０４が接続する。抵抗素子電極１０３は、ＨＥＭＴの第１層目金属層のソース、ドレイン電極と同じオーミック金属層１０により形成され、抵抗素子電極１０４は、第３層目金属層のソース、ドレイン電極と同じパッド金属層３０により形成される。そしてリセス部１０１の底部には、障壁層３６が露出する。
【００６４】
このように、障壁層３６が露出するリセス部１０１を設けることにより、抵抗素子電極１０３、１０４、コンタクト部１０２、チャネル層３５が抵抗の電流経路となり、チャネル層３５が抵抗層となる。そして、チャネル層３５はキャップ層３７よりシート抵抗が数倍高い（例えば４００Ω／□）ため、これにより短い距離で高抵抗値を有する抵抗素子１００が実現する。
【００６５】
従って、高い抵抗値であっても、チップ上の抵抗素子の占有面積が小さくできるので、チップの小型化が実現する。
【００６６】
図３（Ｂ）のごとく、能動素子であるＨＥＭＴ１１０の動作領域１２も、基板に絶縁化領域５０で分離することにより形成される。
【００６７】
つまり、ＨＥＭＴは、動作領域１２上の予定のソース領域３７ｓおよびドレイン領域３７ｄに第１層目金属層のオーミック金属層１０で形成されるソース電極１５、ドレイン電極１６が接続し、その上層にはパッド金属層３０によりソース電極２５、ドレイン電極２６が形成される。
【００６８】
また、動作領域１２でゲート電極１７が配置される部分のキャップ層３７をエッチングにより除去して、ノンドープＡｌＧａＡｓ層３６を露出し、第２層目金属層のゲート金属層２０をショットキー接続させてゲート電極１７を形成する。
【００６９】
また、ここでの図示は省略するが、周辺不純物領域も、絶縁化領域５０で分離することにより所定の形状に形成される。
【００７０】
図４から図１１を参照して、本発明の半導体装置の製造方法を説明する。尚、以下の図はアライメントマーク２００および抵抗素子１００、ＨＥＭＴ１１０の形成領域を１つの断面で示している。
【００７１】
本発明に好適な半導体装置の製造方法は、半導体基板上にバッファ層、電子供給層、チャネル層、障壁層およびキャップ層となる半導体層を積層し、能動素子および抵抗素子をモノリシックに集積化する半導体装置の製造方法であり、キャップ層をエッチングしてキャップ層より下層の半導体層が露出するアラインメントマークおよび抵抗素子の所定のパターンのリセス部を形成する工程と、リセス部の両端に残存するキャップ層にそれぞれ接続する抵抗素子電極を形成する工程とを有する。
【００７２】
第１工程（図４）：まず、半導体基板上にバッファ層、電子供給層、チャネル層、障壁層およびキャップ層となるエピタキシャル層を積層する。
【００７３】
すなわち、半絶縁性ＧａＡｓ基板３１上にノンドープのバッファ層３２を積層する。バッファ層３２は、不純物が添加されていない高抵抗層であり、その膜厚は、数千Å程度で、複数の層で形成される場合が多い。
【００７４】
バッファ層３２上に、電子供給層のｎ＋ＡｌＧａＡｓ層３３、スペーサ層３４、チャネル層のノンドープＩｎＧａＡｓ層３５、スペーサ層３４、電子供給層のｎ＋ＡｌＧａＡｓ層３３を順次形成する。電子供給層３３には、ｎ型不純物（例えばＳｉ）が２〜４×１０１８ｃｍ−３程度に添加されている。
【００７５】
電子供給層３５上には、所定の耐圧とピンチオフ電圧を確保するため、障壁層３６となるノンドープのＡｌＧａＡｓ層を積層し、更にキャップ層となるｎ＋ＧａＡｓ層３７を最上層に積層する。
【００７６】
第２工程（図５）：次に、アライメントマークおよび抵抗素子のリセス部を形成する。すなわち、全面にレジスト（不図示）を形成し、マスクあわせのためのアライメントマーク２００、および抵抗素子１００が形成される予定の領域のリセス部１０１を選択的に開口するフォトリソグラフィプロセスを行い、キャップ層３７をエッチングにより除去する。これにより底部に障壁層３６が露出するアライメントマーク２００および抵抗素子１００のリセス部１０１を形成し、レジストを除去する。
【００７７】
このとき、ｎ＋ＧａＡｓ層３７とＡｌＧａＡｓ層３６は、所定のガスを使用したドライエッチングで選択エッチングができるので、再現性のよいリセス部１０１が形成できる。リセス部１０１は、チャネル層３５のシート抵抗（例えば４００Ω／□程度）に基づき、所定の抵抗値（例えば１０ＫΩ）を有するように、例えば（５０μｍ）程度の長さにキャップ層３７をエッチングして形成する。
【００７８】
尚、ＨＥＭＴのエピタキシャル構造は本実施形態に示すものに限らず、キャップ層３７と障壁層３６の間にさらにノンドープのＡｌＧａＡｓ層３６、ｎ＋ＧａＡｓ層３７の繰り返しがあるエピタキシャル構造の場合も同様に実施できる。
【００７９】
そしてその場合も同様にドライエッチによる選択エッチを繰り返す。そのときリセス部１０１底部を障壁層としない場合もある。
【００８０】
第３工程（図６）：全面に窒化膜５１をデポジションした後レジスト（不図示）を形成し、絶縁化領域部分を選択的に開口するフォトリソグラフィプロセスを行う。このとき、スイッチ回路装置に必要な不純物領域以外の全ての領域が開口されるように所定のパターンが形成されたマスクをアライメントマークに合わせて、フォトリソグラフィを行う。そして所定のパターンに現像されたレジストをマスクとして、窒化膜５１上からＢ＋をイオン注入する。その後レジストを除去し、５００℃、３０秒程度のアニールを行い、バッファ層３２に達する絶縁化領域５０を形成する。絶縁化領域５０は、電気的に完全な絶縁ではなく、不純物（Ｂ＋）をイオン注入することによりエピタキシャル層にキャリアトラップを設け、絶縁化した領域である。つまり、絶縁化領域５０にもエピタキシャル層として不純物は存在しているが、絶縁化のためのＢ＋注入により不活性化されている。
【００８１】
これにより、抵抗素子の形成予定領域が分離形成され、リセス部１０１両端のキャップ層３７は、抵抗素子電極が接続するコンタクト部１０２となる。そして同時にＨＥＭＴの形成予定領域、周辺不純物領域（不図示）の形成予定領域が絶縁分離される。
【００８２】
第４工程（図７）：全面の窒化膜５１を除去し、再びレジストを全面に形成して、オーミック電極形成のため、電極形成予定領域を選択的に開口するフォトリソグラフィプロセスを行う。全面にオーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）１０を蒸着、リフトオフ後、アロイする。
【００８３】
これにより、抵抗素子１００のコンタクト部１０２に、オーミック金属層よりなる第１層目金属層の抵抗素子電極１０３が形成され、同時にＨＥＭＴの動作領域１２の一部に接続する第１層目金属層のソース電極１５およびドレイン電極１６が形成される。
【００８４】
第５工程（図８）：全面に再び窒化膜５１をデポジションし、ゲート電極形成のために新たなレジストを設ける。ゲート電極部分のレジストを選択的に開口するフォトリソグラフィプロセスを行い、開口部に露出した窒化膜５１を除去する（図８（Ａ））。
【００８５】
その後、開口部に露出したキャップ層３７を更にドライエッチングにより除去し、ゲート電極形成領域に障壁層３６を露出させる。細部の図示は省略するが、キャップ層３７は後に形成されるゲート電極から０．２μｍの距離になるようサイドエッチされる。このゲート電極部分のキャップ層３７のエッチングがそのままソース領域３７ｓ、ドレイン領域３７ｄの形成となる（図８（Ｂ））。すなわちソース領域３７ｓ、ドレイン領域３７ｄはゲート電極形成中に自動的に形成される。
【００８６】
第６工程（図９）：全面にゲート金属層２０を蒸着する。ゲート金属層２０は、例えばＴｉゲート電極の場合はＴｉ／Ｐｔ／Ａｕを蒸着し、Ｐｔ埋め込みゲート電極の場合はＰｔ／Ｍｏを蒸着する（図９（Ａ））。
【００８７】
その後、リフトオフし、障壁層３６とショットキー接合を形成するゲート電極１７を形成する（図９（Ｂ））。また図示は省略するがＰｔ埋め込みゲート電極の場合にはリフトオフ後熱処理を行い、一部が障壁層３６に埋め込まれたゲート電極を形成する。尚、ゲート電極１７が束ねられるゲート配線２７も、本工程により形成される。
【００８８】
第７工程（図１０）：全面に保護膜となる窒化膜５１を再び形成する（図１０（Ａ））。その後、コンタクトホール形成のため新たなレジスト（不図示）を設けてフォトエッチングを行う。これにより窒化膜５１がエッチングされ、１層目金属層の抵抗素子電極１０３、ソース電極１５、ドレイン電極１６上にコンタクトホールを形成する（図１０（Ｂ））。
【００８９】
第８工程（図１１）：第３層目金属層による電極を形成する。すなわち、新たなレジスト（不図示）を設けて電極形成領域を選択的に開口するフォトリソグラフィプロセスを行い、パッド金属層（Ｔｉ／Ｐｔ／Ａｕ）３０を蒸着、リフトオフする。
【００９０】
これにより、抵抗素子領域では第３層目金属層の抵抗素子電極１０４が形成されて抵抗素子１００が完成する。また、動作領域１２では第３層目金属層のソース電極２５およびドレイン電極２６が形成され、ＨＥＭＴ１１０が同時に形成される。
【００９１】
また、図示は省略するが各パッド電極および所望のパターンの配線２２も形成される。
【００９２】
このように、本実施形態では、障壁層３６が露出するリセス部１０１を有する抵抗素子１００と、ＨＥＭＴ１１０をモノリシックに集積化できる。リセス部１０１によりキャップ層３７の一部が除去されるため、抵抗素子１００の抵抗層はチャネル層３３となる。チャネル層３６は、キャップ層３７に比べてシート抵抗が高く、短いパターンで高い抵抗値を得ることができる。
【００９３】
また、リセス部１０１は、マスクあわせのアライメントマーク２００と同一工程で形成される。さらに、抵抗素子電極１０３、１０４は、ＨＥＭＴのソース電極１５、２５およびドレイン電極１６、２６とそれぞれ同一工程で形成できる。したがって、特別な工程を付加することなく、高い抵抗値を有し、占有面積を小さくした抵抗素子１００を形成できる。
【００９４】
図１２および図１３には、本発明の第２の実施形態を示す。第２の実施形態は、第１の実施形態の障壁層３６上にＩｎＧａＰ層４０を設け、抵抗素子１００のリセス部１０１底部にＩｎＧａＰ層４０が露出する構造である。
【００９５】
これにより、酸化されやすいＡｌＧａＡｓ障壁層３６が表面状態の安定なＩｎＧａＰ層４０で覆われるので、第１の実施形態より信頼性の良好な抵抗が得られる。
【００９６】
また、ＧａＡｓキャップ層３７は、リセス部１０１を形成する際にウェットエッチングでＩｎＧａＰ層との選択比が非常に大きな選択エッチングを簡単に行うことができる。したがって、安価で再現性のよいリセス部１０１を形成することができる。
【００９７】
図１３を参照して、第２の実施形態の製造方法を説明する。尚、第１の実施形態と重複する部分については説明を省略する。
【００９８】
第１工程（図１３（Ａ））：半絶縁性ＧａＡｓ基板３１上にノンドープのバッファ層３２を積層する。バッファ層３２は、不純物が添加されていない高抵抗層であり、その膜厚は、数千Å程度で、複数の層で形成される場合が多い。
【００９９】
バッファ層３２上に、電子供給層のｎ＋ＡｌＧａＡｓ層３３、スペーサ層３４、チャネル層のノンドープＩｎＧａＡｓ層３５、スペーサ層３４、電子供給層のｎ＋ＡｌＧａＡｓ層３３を順次形成する。電子供給層３３には、ｎ型不純物（例えばＳｉ）が２〜４×１０１８ｃｍ−３程度に添加されている。
【０１００】
電子供給層３５上には、所定の耐圧とピンチオフ電圧を確保するため、障壁層３６となるノンドープのＡｌＧａＡｓ層を積層し、表面保護層およびエッチングストップ層となるｎ＋ＩｎＧａＰ層４０を積層する。ＩｎＧａＰ層４０の不純物濃度は２〜３×１０１８ｃｍ−３程度である。そして、キャップ層となるｎ＋ＧａＡｓ層３７を最上層に積層する。
【０１０１】
第２工程（図１３（Ｂ））：次に、アライメントマークおよび抵抗素子のリセス部を形成する。すなわち、全面にレジスト（不図示）を形成し、アライメントマーク２００および抵抗素子１００のリセス部１０１の形成予定領域を選択的に開口するフォトリソグラフィプロセスを行う。開口部から露出したキャップ層３７をエッチングにより除去し、アライメントマーク２００およびリセス部１０１を形成する。
【０１０２】
ｎ＋ＧａＡｓ層３７とｎ＋ＩｎＧａＰ層４０は、ウェットエッチングの選択比が大きく取れ、ＩｎＧａＰ層４０がエッチングストップ層となる。従って、ウェットエッチングで再現性のよいリセス部１０１が形成できる。これにより、ドライエッチングによりリセス部１０１を形成する第１の実施形態の場合と比較して安価にリセス部１０１が形成できる利点を有する。
【０１０３】
チャネル層３５に加えｎ＋ＩｎＧａＰ層４０も若干、抵抗の電流経路となりリセス部１０１は、上記２つの層を合わせた抵抗層のシート抵抗に基づき、所望の抵抗値を有する長さでキャップ層３７がエッチングされ、レジストが除去される。
【０１０４】
第３および第４工程：第１実施形態と同様の工程により、第１層目金属層の抵抗素子電極１０３および第１層目のソース電極１５およびドレイン電極１６が形成される。
【０１０５】
第５工程（図１３（Ｃ））：全面に窒化膜５１をデポジションし、ゲート電極形成のために新たなレジストを設ける。ゲート電極部分のレジストを選択的に開口するフォトリソグラフィプロセスを行い、レジストの開口部に露出した窒化膜５１を除去する。続いてキャップ層３７をリン酸などによりウェットエッチングする。
【０１０６】
次に塩酸系のエッチング液を用いて開口部に露出したｎ＋ＩｎＧａＰ層４０をエッチングし、ゲート電極形成領域に障壁層３６を露出させる。
【０１０７】
その後、第１実施形態と同様の第６〜第８工程により、ゲート金属層２０によりゲート電極１７を形成した後、パッド金属層３０により、抵抗素子電極１０４を形成すると同時に、ＨＥＭＴの第２ソース電極２５および第２ドレイン電極２６を形成し、図１２に示す最終構造を得る。
【０１０８】
図１４および図１５には、本発明の第３の実施形態を示す。
【０１０９】
第３の実施形態は、図１４のごとく、第１の実施形態の障壁層３６上にＩｎＧａＰ層４０を設け、抵抗素子１００のリセス部１０１底部に障壁層３６が露出する構造である。同じくＩｎＧａＰ層４０が設けられた第２の実施形態ではチャネル層３５に加え高濃度のＩｎＧａＰ層も抵抗層となるため第１の実施形態より若干シート抵抗が低くなるという問題があるが、第３の実施形態ではリセス部１０１において高濃度ＩｎＧａＰ層４０も除去するため第１の実施形態と同様にチャネル層３５のみを抵抗層にできる。従ってシート抵抗は第１の実施形態と同じにでき、第２実施形態と比較してシート抵抗値を高めることができ、同じ長さで抵抗値を高めることができる。
【０１１０】
図１５を参照して、第３の実施形態の製造方法を説明する。尚、第１の実施形態と重複する部分については説明を省略する。
【０１１１】
第１工程（図１５（Ａ））：半絶縁性ＧａＡｓ基板３１上にノンドープのバッファ層３２を積層する。バッファ層３２は、不純物が添加されていない高抵抗層であり、その膜厚は、数千Å程度で、複数の層で形成される場合が多い。
【０１１２】
バッファ層３２上に、電子供給層のｎ＋ＡｌＧａＡｓ層３３、スペーサ層３４、チャネル層のノンドープＩｎＧａＡｓ層３５、スペーサ層３４、電子供給層のｎ＋ＡｌＧａＡｓ層３３を順次形成する。電子供給層３３には、ｎ型不純物（例えばＳｉ）が２〜４×１０１８ｃｍ−３程度に添加されている。
【０１１３】
電子供給層３５上には、所定の耐圧とピンチオフ電圧を確保するため、障壁層３６となるノンドープのＡｌＧａＡｓ層を積層し、表面保護層およびエッチングストップ層となるｎ＋ＩｎＧａＰ層４０を積層する。ＩｎＧａＰ層４０の不純物濃度は２〜３×１０１８ｃｍ−３程度である。そして、キャップ層となるｎ＋ＧａＡｓ層３７を最上層に積層する。
【０１１４】
第２工程（図１５（Ｂ））：次に、アライメントマークおよび抵抗素子のリセス部を形成する。すなわち、全面にレジスト（不図示）を形成し、アライメントマークおよびリセス部の形成予定領域を選択的に開口するフォトリソグラフィプロセスを行う。開口部から露出したキャップ層３７をリン酸等のエッチング液により除去する。
【０１１５】
引き続き、塩酸系のエッチング液により開口部に露出したｎ＋ＩｎＧａＰ層４０を除去し、障壁層３６が露出したアライメントマーク２００およびリセス部１０１を形成する。
【０１１６】
ウェットエッチングにおいてｎ＋ＧａＡｓ層３７とｎ＋ＩｎＧａＰ層４０は、エッチング選択比が大きく、またＩｎＧａＰ層４０と障壁層であるＡｌＧａＡｓ層３６もエッチング選択比が大きい。従ってエッチング液を変えることにより、ウェットエッチングで再現性のよいリセス部１０１が形成できる。これにより、ドライエッチングでリセス部を形成した第１の実施形態の場合と比較して安価にリセス部１０１が形成できる利点を有する。
【０１１７】
リセス部１０１は、チャネル層３５のシート抵抗に基づき、所定の抵抗値を有する長さでキャップ層３７およびＩｎＧａＰ層４０がエッチングされ、レジストが除去される。
【０１１８】
第３および第４工程：第１実施形態と同様の工程により、第１層目金属層の抵抗素子電極１０３および第１層目金属層のソース電極１５およびドレイン電極１６が形成される。
【０１１９】
第５工程：全面に窒化膜５１をデポジションし、ゲート電極形成のために新たなレジストを設ける。ゲート電極部分のレジストを選択的に開口するフォトリソグラフィプロセスを行い、レジストの開口部に露出したキャップ層をリン酸などによりウェットエッチングする。引き続き塩酸系のエッチング液を用いてｎ＋ＩｎＧａＰ層４０をエッチングし、ゲート電極形成領域に障壁層３６を露出させる。
【０１２０】
その後、第１実施形態と同様の第６〜第８工程により、ゲート金属層２０によりゲート電極１７を形成した後、パッド金属層３０により抵抗素子電極１０４を形成すると同時に、ＨＥＭＴの第２ソース電極２５および第２ドレイン電極２６を形成し、図１４に示す最終構造を得る。
【図面の簡単な説明】
【０１２１】
【図１】本発明を説明するための回路概要図である。
【図２】本発明を説明するための平面図である。
【図３】本発明を説明するための断面図である。
【図４】本発明を説明するための断面図である。
【図５】本発明を説明するための断面図である。
【図６】本発明を説明するための断面図である。
【図７】本発明を説明するための断面図である。
【図８】本発明を説明するための断面図である。
【図９】本発明を説明するための断面図である。
【図１０】本発明を説明するための断面図である。
【図１１】本発明を説明するための断面図である。
【図１２】本発明を説明するための断面図である。
【図１３】本発明を説明するための断面図である。
【図１４】本発明を説明するための断面図である。
【図１５】本発明を説明するための断面図である。
【図１６】従来技術を説明するための平面図である。
【図１７】従来技術を説明するための断面図である。
【符号の説明】
【０１２２】
１０      オーミック金属層
１７      ゲート電極
２０      ゲート金属層
２２      配線
２５      ソース電極
２６      ドレイン電極
２７      ゲート配線
３０      パッド金属層
３１      ＧａＡｓ基板
３２      バッファ層
３３      チャネル層
３４      スペーサ層
３５      電子走行層
３６      障壁層
３７      キャップ層
３７ｓ    ソース領域
３７ｄ    ドレイン領域
４０      周辺不純物領域
５０      絶縁化領域
５１      窒化膜
１００    抵抗素子
１０１    リセス部
１０２    コンタクト部
１０３    抵抗素子電極
１０４    抵抗素子電極
１１０    ＨＥＭＴ
２００    アライメントマーク
１５０    抵抗素子
ＰＲ      レジスト
ＩＮ        共通入力端子
Ｃｔｌ−１  制御端子
Ｃｔｌ−２  制御端子
ＯＵＴ１    出力端子
ＯＵＴ２    出力端子
Ｉ          共通入力端子パッド
Ｃ１        第１制御端子パッド
Ｃ２        第２御端子パッド
Ｏ１        第１出力端子パッド
Ｏ２        第２出力端子パッド
【図１】
2005340549.tif 000003
【図２】
2005340549.tif 000004
【図３】
2005340549.tif 000005
【図４】
2005340549.tif 000006
【図５】
2005340549.tif 000007
【図６】
2005340549.tif 000008
【図７】
2005340549.tif 000009
【図８】
2005340549.tif 000010
【図９】
2005340549.tif 000011
【図１０】
2005340549.tif 000012
【図１１】
2005340549.tif 000013
【図１２】
2005340549.tif 000014
【図１３】
2005340549.tif 000015
【図１４】
2005340549.tif 000016
【図１５】
2005340549.tif 000017
【図１６】
2005340549.tif 000018
【図１７】
2005340549.tif 000019