(57)【要約】【課題】  新規な特徴を有するダイレクトトンネルメモリを提供する。【解決手段】  半導体装置は、半導体基板と、前記半導体基板に形成され、選択トランジスタ領域と直接トンネル素子領域とを含む連続した活性領域を画定する素子分離領域と、前記選択トランジスタ領域のチャネル部の上に形成されたゲート絶縁膜と、前記直接トンネル素子領域の一部上に形成され、前記ゲート絶縁膜と厚さの異なる、トンネル絶縁膜と、前記ゲート絶縁膜、およびトンネル絶縁膜を含む領域上に形成された連続したフローティングゲート電極と、前記フローティングゲート電極の表面上に形成された電極間絶縁層と、前記電極間絶縁層を介して前記フローティングゲート電極と対向するコントロールゲート電極と、前記選択トランジスタ領域のチャネル部の両側に形成され、前記トンネル絶縁膜と重なりを有さない１対のソース／ドレイン領域と、を有する。【選択図】  図１０
2005303123.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に形成され、選択トランジスタ領域と直接トンネル素子領域とを含む連続した活性領域を画定する素子分離領域と、
前記選択トランジスタ領域のチャネル部の上に形成されたゲート絶縁膜と、
前記直接トンネル素子領域の一部上に形成され、前記ゲート絶縁膜と厚さの異なる、トンネル絶縁膜と、
前記ゲート絶縁膜、およびトンネル絶縁膜を含む領域上に形成された連続したフローティングゲート電極と、
前記フローティングゲート電極の表面上に形成された電極間絶縁層と、
前記電極間絶縁層を介して前記フローティングゲート電極と対向するコントロールゲート電極と、
前記選択トランジスタ領域のチャネル部の両側に形成され、前記トンネル絶縁膜と重なりを有さない１対のソース／ドレイン領域と、
を有する半導体装置。
【請求項２】
前記フローティングゲート電極に順バイアスを印加し、前記フローティングゲート電極全面に亘って下方にチャネルを誘起した状態では、選択トランジスタのソース／ドレイン領域と前記直接トンネル素子領域のトンネル絶縁膜下の領域とが電気的に接続されている請求項１記載の半導体装置。
【請求項３】
前記トンネル絶縁膜は、前記１対のソース／ドレイン領域間を搬送されるキャリアの走行領域上には存在しない請求項１または２記載の半導体装置。
【請求項４】
さらに、前記コントロールゲート電極上に形成されたハードマスク層を有し、前記コントロールゲート電極、前記電極間絶縁層、前記フローティングゲート電極は、前記ハードマスク層と自己整合した平面形状を有する請求項１−３のいずれか１項記載の半導体装置。
【請求項５】
前記コントロールゲート電極は、前記選択トランジスタ領域上方には配置されず、前記選択トランジスタのゲート電極は前記フローティングゲート電極のみで形成されている請求項１−３のいずれか１項記載の半導体装置。
【請求項６】
前記素子分離領域は、前記半導体基板に論理トランジスタ領域も画定し、さらに
前記論理トランジスタ領域のチャネル部上に形成された他のゲート絶縁膜と、
前記他の絶縁膜の上に形成された、前記フローティングゲート電極と同一の層から形成された論理ゲート電極と、
を有する請求項１−５のいずれか１項記載の半導体装置。
【請求項７】
（ａ）半導体基板に選択トランジスタ領域と直接トンネル素子領域とを含む連続した活性領域を画定する素子分離領域を形成する工程と、
（ｂ）前記選択トランジスタ領域のチャネル部上にゲート絶縁膜を形成する工程と、
（ｃ）前記直接トンネル素子領域の一部上に、前記ゲート絶縁膜と厚さの異なる、トンネル絶縁膜を形成する工程と、
（ｄ）前記ゲート絶縁膜、およびトンネル絶縁膜を含む領域上方に連続したフローティングゲート電極層を形成する工程と、
（ｅ）前記フローティングゲート電極層の上に電極間絶縁層を形成する工程と、
（ｆ）前記電極間絶縁層の上にコントロールゲート電極層を形成する工程と、
（ｇ）前記コントロールゲート電極層、前記電極間絶縁層、前記フローティングゲート電極層をパターニングする工程と、
（ｈ）前記選択トランジスタ領域のチャネル部の両側に、前記トンネル絶縁膜と重なりを有さない１対のソース／ドレイン領域を形成する工程と、
を有する半導体装置の製造方法。
【請求項８】
前記工程（ａ）は、前記直接トンネル素子領域を前記選択トランジスタ領域の一部に連続するように配置し、
前記工程（ｃ）は、前記トンネル絶縁膜を前記一対のソース／ドレイン領域間を搬送されるキャリアの走行領域上には存在しないように配置し、
前記フローティングゲート電極に順バイアスを印加し、前記フローティングゲート電極全面に亘って下方にチャネルを誘起した状態では、前記選択トランジスタのソース／ドレイン領域と前記トンネル素子領域のトンネル絶縁膜下の領域とが電気的に接続されるようにする請求項７記載の半導体装置の製造方法。
【請求項９】
前記工程（ａ）は、論理トランジスタ活性領域も画定する素子分離領域を形成し、さらに、
（ｉ）前記コントロールゲート電極層上にハードマスク層を形成する工程と、
（ｊ）前記活性領域上の前記ハードマスク層、前記コントロールゲート電極層をパターニングすると共に、前記論理トランジスタ活性領域上では前記ハードマスク層、コントロール電極層を除去する工程と、
（ｋ）前記活性領域では前記ハードマスク層、前記コントロールゲート電極層をマスクとして、前記フローティングゲート電極層をパターニングすると共に、前記論理トランジスタ活性領域ではレジストマスクを用いて前記フローティングゲート電極層をパターニングする工程と、
を有する請求項７または８記載の半導体装置の製造方法。
【請求項１０】
前記工程（ａ）は、論理トランジスタ活性領域も画定する素子分離領域を形成し、さらに、
（ｉ）前記コントロールゲート電極層上にハードマスク層を形成する工程と、
（ｊ）前記直接トンネル素子領域内で前記活性領域上の前記ハードマスク層、前記コントロールゲート電極層をパターニングすると共に、前記選択トランジスタ領域、前記論理トランジスタ活性領域では前記ハードマスク層、コントロール電極層を除去する工程と、
（ｋ）前記直接トンネル素子領域では前記ハードマスク層、前記コントロールゲート電極層をマスクとして、前記フローティングゲート電極層をパターニングすると共に、前記選択トランジスタ領域、前記論理トランジスタ活性領域ではレジストマスクを用いて前記フローティングゲート電極層をパターニングする工程と、
を有する請求項７または８記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置とその製造方法に関し、特にダイレクトトンネル現象を利用することが可能なメモリ素子を含む半導体装置とその製造方法に関する。
【背景技術】
【０００２】
近年の多機能半導体デバイスにおいては、論理回路とメモリとを混載する要求が強い。論理回路はＣＭＯＳ回路で構成される場合が多い。ＣＭＯＳトランジスタとメモリ素子とをなるべく共通の製造プロセスを用いて作製することが望まれる。メモリ素子としては、特にランダムアクセスメモリ（ＲＡＭ）に対する需要が大きい。
【０００３】
スタティック（Ｓ）ＲＡＭは、ロジック回路との親和性は極めて良いが、占有面積が大きい。ダイナミック（Ｄ）ＲＡＭは、キャパシタを作成する必要が有り、近年の微細化したキャパシタは構造が複雑化し、コストの増加が著しい。強誘電体メモリ、磁性体メモリ、相変化メモリなどの新規な不揮発性メモリは、新規材料を導入する必要があり、ロジックプロセスとの親和性が不十分で、コストも高い。
【０００４】
フラッシュ（ｆｌａｓｈ）メモリは、ゲート酸化膜上に多結晶シリコンのフローティングゲート電極、インターポリ(電極間）絶縁膜、多結晶シリコンのコントロールゲート電極を積層した構成を有し、ロジックプロセスとの親和性が良く、占有面積が小さくて済み、低コストで作製できる。
【０００５】
図１３（Ａ）は、フラッシュメモリの構成を概略的に示す。シリコン基板１００のｐ型領域内に、例えば厚さ８ｎｍの熱酸化膜によりトンネル絶縁膜１０１が形成され、その上に多結晶シリコンのフローティングゲート（ＦＧ）電極１０２、インターポリ(電極間）絶縁膜１０３、多結晶シリコンのコントロールゲート（ＣＧ）電極１０４が積層され、同一平面形状にパターニングされている。多結晶シリコンの側壁は熱酸化膜１０５によって覆われ、さらに酸化シリコン等のサイドウォールスペーサ１０６が形成されている。積層ゲート電極の両側に、高濃度ｎ型ソース／ドレイン領域１０８、１１０と浅いｎ型エクステンション領域１０７、１０９が形成されている。高濃度ｎ型領域１０８とｎ型エクステンション領域１０７を併せてソースＳと呼ぶ。また、高濃度ｎ型領域１１０とｎ型エクステンション領域１０９を併せてドレインＤと呼ぶ。
【０００６】
書き込み動作においては、ソースＳを接地電位とし、ドレインＤ、コントロールゲートＣＧに正極性高電圧を印加する。ソースＳからドレインＤに向って電子が走行し、高電界によってホット状態となる。コントロールゲートＣＧに正極性の高電圧を印加しているので、ホットキャリアは上方に向かう加速度も受け、トンネル絶縁膜を貫通してフローティングゲートＦＧに飛び込む。
【０００７】
このようにして、チャネルホットエレクトロン（ＣＨＥ）注入が行なわれる。フローティングゲートＦＧに蓄積された電荷により、情報が蓄積される。フローティングゲートＦＧは絶縁層で包まれて電荷保持機能を有し、不揮発性メモリを構成する。蓄積された情報を消去する時には、コントロールゲートＣＧに負極性の高電圧を印加し、トンネル絶縁膜１０１を貫通するファウラ・ノルドハイム（ＦＮ）トンネル電流によりキャリア（電子）を追い出す。
【０００８】
フラッシュメモリは、トンネル酸化膜に高電圧を印加した状態でホットエレクトロン状態のキャリアをフローティングゲートＦＧへ注入し、また非常に高い電圧を印加して電子をトンネルさせるため、トンネル酸化膜が劣化する。繰り返し書き換え耐性は１０５回程度である。情報の書き換えは可能であるが、書き換え回数に制限があるため、その用途はＲＯＭ的なものに限定される。チャネルホットエレクトロンの書き込み工程は、注入効率が悪く、消費電力が増加する。消去工程はファウラ・ノルドハイム（ＦＮ）トンネル現象を用いるため、注入効率は高いが高電界が必要であり、書き込みに較べて速度が非常に遅い。このように、フラッシュメモリは幾つかの問題も有する。
【０００９】
フラッシュメモリと同様、多結晶シリコン層と絶縁層との積層を有するフローティングゲート電極構造を有し、ロジックプロセスとの親和性のよいダイレクトトンネルメモリ（ＤＴＭ）が提案されている。ダイレクトトンネルメモリは、トンネル絶縁層を薄くして、キャリアが直接(ダイレクトに)トンネル可能としたメモリである。
【００１０】
図１３（Ｂ）は、ダイレクトトンネルメモリメモリの構成例を概略的に示す。シリコン基板１００のｐ型領域表面にダイレクトトンネル可能な厚さ３ｎｍ以下の熱酸化膜によりトンネル絶縁膜１１１が形成され、その上にｎ型多結晶シリコンのフローティングゲート電極１１２が形成され、パターニングされている。フローティングゲート電極１１２は、その上面が絶縁膜１１５で覆われると共に、その側壁上に絶縁膜１１３を介してｎ型多結晶シリコンのコントロールゲート電極１１４が対向している。
【００１１】
コントロールゲート電極１１４下方には、絶縁層１１３を介してｎ型エクステンション１１７、１１９を備えた高濃度ｎ型ソース／ドレイン領域１１８、１２０が形成される。コントロールゲート電極１１４は比較的厚いゲート絶縁膜１１３を介してシリコン表面と対向している。コントロールゲート電極１１４の側壁上には、絶縁性サイドウォールスペーサ１１６が形成される。
【００１２】
書き込み時は、コントロールゲートＣＧに正の高電圧を印加する。容量結合によりフローティングゲートＦＧにも電圧が印加され、その結果トンネル絶縁膜に電界が印加される。コントロールゲートＣＧ、フローティングゲートＦＧ下方にソース（Ｓ），ドレイン（Ｄ）と接続されたチャネルが誘起される。キャリア(電子)は、ソースＳ／ドレインＤからチャネルを介してフローティングゲート下方まで達することができる。フローティングゲートＦＧ下のトンネル絶縁膜１１１は、極めて薄いため、電子のダイレクトトンネルにより低電圧、低消費電力でフローティングゲートに高速に書き込み動作を行なうことができる。
【００１３】
コントロールゲートＣＧの電圧を開放すると、チャネルは消滅する。ソース／ドレインのエクステンション１１７、１１９は、フローティングゲートＦＧと重なりを有さず、側方に離されているため、フローティングゲート電極からのリーク電流を抑制することができる。
【００１４】
コントロールゲートＣＧに、チャネルを誘起する閾値以上の電圧を印加し、ドレインＤに順バイアスを印加すると、フローティングゲートＦＧの荷電状態に応じてソースＳ−ドレインＤ間が導通し、蓄積情報を読み出すことができる。フローティングゲートＦＧに電子（負電荷）が蓄積されていない時は、フローティングゲートＦＧ下方にもチャネルが誘起され、トランジスタのソースＳ−ドレインＤ間がオンになる。フローティングゲートに負電荷が蓄積され、正バイアスを相殺すると、フローティングゲートＦＧ下方でチャネルが断たれ、トランジスタのソースＳ−ドレインＤ間がオフとなる。
【００１５】
消去時には、コントロールゲートに負の高電圧を印加する。フローティングゲート中の負電荷（電子）は斥力を受け、トンネル絶縁膜１１１を通過して、基板１００中に追い出される。
【００１６】
図１３（Ｂ）に示す構成においては、３ｎｍ以下の薄いトンネル絶縁膜１１１がフローティングゲート電極１１２をシリコン基板のチャネル領域から分離する。絶縁膜１１１が極めて薄いため、フローティングゲート電極１１２の電荷保持特性は劣化する。フローティングゲートの記憶が不揮発性ではなくなる場合、記憶を保持するには、ＤＲＡＭと同様にリフレッシュを行えばよい。ダイレクトトンネルを用いることにより、トンネル絶縁層の劣化は抑制され、繰り返し書き換え耐性が飛躍的に向上する。このため、ＲＡＭとして使用することが可能となる。
【００１７】
【特許文献１】特開２０００−１５０６８０号公報
【特許文献２】ＵＳＰ６，１９５，２９２
【非特許文献１】T. Usuki, N. Horiguchi and T. Futatsugi: Advantage of aquasi-nonvolatile memory with ultra thin oxide  SSDM2001, p.532(2001)
【発明の開示】
【発明が解決しようとする課題】
【００１８】
ダイレクトトンネルメモリは、メモリとして高い可能性を有するが、コントロールゲートＧＣを側壁状に形成する点において、論理トランジスタの作製プロセスとの整合性が悪化する。また、フローティングゲートの電荷状態を判別する選択トランジスタをオンにしてドレイン電流を検出する状態において、少なくともコントロールゲート下方にはチャネルが誘起され、フローティングゲートへの電荷の注入が生じ易くなる。
【００１９】
本発明の目的は、これらの課題を解決する、新規な特徴を有するダイレクトトンネルメモリを提供することである。
本発明の他の目的は、新規な特徴を有するダイレクトトンネルメモリの製造方法を提供することである。
【００２０】
本発明のさらに他の目的は、ダイレクトトンネルによりフローティングゲートに電荷情報の書き込み、消去を行う領域と、電荷情報を読み出す選択トランジスタ領域とを位置的に分離したダイレクトトンネルメモリとその製造方法を提供することである。
【課題を解決するための手段】
【００２１】
本発明の１観点によれば、半導体基板と、前記半導体基板に形成され、選択トランジスタ領域と直接トンネル素子領域とを含む連続した活性領域を画定する素子分離領域と、前記選択トランジスタ領域のチャネル部の上に形成されたゲート絶縁膜と、前記直接トンネル素子領域の一部上に形成され、前記ゲート絶縁膜と厚さの異なる、トンネル絶縁膜と、前記ゲート絶縁膜、およびトンネル絶縁膜を含む領域上に形成された連続したフローティングゲート電極と、前記フローティングゲート電極の表面上に形成された電極間絶縁層と、前記電極間絶縁層を介して前記フローティングゲート電極と対向するコントロールゲート電極と、前記選択トランジスタ領域のチャネル部の両側に形成され、前記トンネル絶縁膜と重なりを有さない１対のソース／ドレイン領域と、を有する半導体装置が提供される。
【００２２】
本発明の他の観点によれば、（ａ）半導体基板に選択トランジスタ領域と直接トンネル素子領域とを含む連続した活性領域を画定する素子分離領域を形成する工程と、（ｂ）前記選択トランジスタ領域のチャネル部上にゲート絶縁膜を形成する工程と、（ｃ）前記直接トンネル素子領域の一部上に、前記ゲート絶縁膜と厚さの異なる、トンネル絶縁膜を形成する工程と、（ｄ）前記ゲート絶縁膜、およびトンネル絶縁膜を含む領域上方に連続したフローティングゲート電極層を形成する工程と、（ｅ）前記フローティングゲート電極層の上に電極間絶縁層を形成する工程と、（ｆ）前記電極間絶縁層の上にコントロールゲート電極層を形成する工程と、（ｇ）前記コントロールゲート電極層、前記電極間絶縁層、前記フローティングゲート電極層をパターニングする工程と、（ｈ）前記選択トランジスタ領域のチャネル部の両側に、前記トンネル絶縁膜と重なりを有さない１対のソース／ドレイン領域を形成する工程と、を有する半導体装置の製造方法が提供される。
【発明の効果】
【００２３】
直接（ダイレクト）トンネルメモリ素子を、フローティングゲートと基板間で直接（ダイレクト）トンネルを行う直接（ダイレクト）トンネル素子と、フローティングゲートの電荷状態を読み出す選択トランジスタに分離する。このことにより、側壁状に形成されたコントロールゲートを用いることなく、ダイレクトトンネルを生じさせる場所を、選択トランジスタを形成する場所と分離することができる。したがって、論理トランジスタとのプロセスの整合性を向上することができる。また、読み出しの際のディスターブを軽減できる。また、この構造を用いることにより、選択トランジスタの特性とダイレクトトンネル素子の特性をそれぞれ最適化することが可能となる。
【００２４】
選択トランジスタは、閾値が低く、ゲート絶縁膜のリーク電流が低い構成とすることができる。直接トンネル素子は、閾値が高く、閾値以上でのトンネル電流が高い構成とすることができる。
【発明を実施するための最良の形態】
【００２５】
図１（Ａ）−図３（Ｋ）は、本発明の第１の実施例によるダイレクトトンネルメモリの製造工程を示す斜視図である。
図１（Ａ）に示すように、シリコン基板１０の表面に活性領域ＡＲを画定するシャロートレンチアイソレーションＳＴＩを形成する。活性領域ＡＲは、フローティングゲートの電荷状態を読み出すための選択（読出し）トランジスタ領域１１、ダイレクトトンネルによりフローティングゲートにキャリアを書き込み、消去するためのダイレクトトンネル素子領域１２を連続的に含む。活性領域ＡＲ全体には、選択トランジスタに適した、例えばボロン（Ｂ）の、イオン注入が行われ、選択トランジスタの閾値Ｖｔｈが調整される。
【００２６】
選択トランジスタ領域の中間部を横断するようにフローティングゲートを形成し、その両側にソース／ドレイン領域を形成して、フローティングゲートの電荷状態を読み出す選択トランジスタ構造を形成する。
【００２７】
ダイレクトトンネル素子領域において、ダイレクトトンネル可能な薄いトンネル絶縁層を介して半導体基板上にフローティングゲートを配置し、基板とフローティングゲートとの間でダイレクトトンネル可能とし、フローティングゲートに電荷の書き込み／消去を行う。フローティングゲート上には、さらに電極間絶縁層を介してコントロールゲートを配置する。
【００２８】
選択トランジスタ領域の外にダイレクトトンネル素子領域を配置することにより、面積利用率は制限を受けるが、ダイレクトトンネル素子の特性と選択トランジスタの特性を独立に設定することが可能となる。ダイレクトトンネル素子の閾値を選択トランジスタの閾値より高くすることなどにより、読み出しの際のディスターブ（誤書き込み）を防止することができる。
【００２９】
図１（Ｂ）に示すように、選択トランジスタ領域１１を覆い、ダイレクトトンネル領域を露出する開口を有するホトレジストマスクＰＲ１が形成され、ダイレクトトンネル領域に対して閾値Ｖｔｈを高くする、例えばＢのイオン注入が追加的に行われる。ダイレクトトンネル領域１１の閾値が高く設定されると、選択トランジスタ領域がターンオンした状態でもダイレクトトンネル領域にはチャネルが未だ誘起されない状態を実現することが可能となる。
【００３０】
その後アッシングを行ってホトレジストパターンＰＲ１を除去する。その後、例えば１０００℃、１０秒間のアニールを行いイオン注入した不純物を活性化する。
図１（Ｃ）に示すように、活性領域ＡＲ表面に対し、７５０℃〜９００℃で熱酸化を行い、厚さ１ｎｍ−８ｎｍのゲート酸化膜Ｇｏｘを作成する。このゲート酸化膜は、選択トランジスタのゲート酸化膜として適当な厚さを有する。
【００３１】
図１（Ｄ）に示すように、選択トランジスタ領域を覆うホトレジストパターンＰＲ２を作成する。このホトレジストパターンＰＲ２は、図１（Ｂ）で追加的イオン注入が行われたダイレクトトンネル領域の内部の領域を露出するようにパターニングされている。
【００３２】
図２（Ｅ）に示すように、希弗酸によるエッチングを用い、ホトレジストパターンＰＲ２から露出しているゲート酸化膜Ｇｏｘを除去し、ダイレクトトンネル領域内のシリコン表面を露出する。その後アッシングによってホトレジストパターンＰＲ２を除去する。
【００３３】
図２（Ｆ）に示すように、７５０℃−９００℃の熱酸化により、ダイレクトトンネル領域内に露出したシリコン表面に厚さ１ｎｍ−３ｎｍのトンネル酸化膜Ｔｏｘを作成する。先に作成したゲート酸化膜Ｇｏｘもその厚さをわずか増加させる。例えば、トンネル酸化（絶縁）膜は厚さ３ｎｍ、ゲート酸化（絶縁）膜は厚さ８ｎｍである。
【００３４】
なお、極めて薄いゲート絶縁膜、例えば厚さ２ｎｍ以下の酸化膜に相当するゲート絶縁膜を作製する場合は、トンネル現象を抑制するため、表面部に窒素を導入した酸化膜を形成したり、高誘電率絶縁膜を積層して酸化膜換算膜厚を低く抑えつつ、実際の膜厚を厚くすることもできる。トンネル絶縁膜はトンネル現象を生じさせる絶縁膜であるが、酸化膜以外の絶縁膜や絶縁積層を用いることもできる。
【００３５】
なお、図１（Ａ）において、選択トランジスタ領域１１の側方に張り出す領域１２をダイレクトトンネル素子領域と呼んだが、その内部にダイレクトトンネル領域が画定され、さらにその内部にトンネル絶縁層が配置される。トンネル絶縁層を介して書き込み、消去が行われる領域は、選択トランジスタ、特にそのキャリア走行領域、からは位置的に離されている。
【００３６】
ゲート酸化膜Ｇｏｘ、トンネル酸化膜Ｔｏｘを作成した基板上に、化学気相堆積（ＣＶＤ）により厚さ５０ｎｍ−２００ｎｍの多結晶シリコン層ＦＧを堆積する。多結晶シリコン層全体に対し、フローティングゲート電極として適当な不純物濃度の燐（Ｐ）をイオン注入する。
【００３７】
図２（Ｇ）に示すように、ダイレクトトンネル領域を覆うホトレジストパターンＰＲ３を作成し、選択トランジスタ領域の多結晶シリコン層に対してさらにＰのイオン注入を行い、トランジスタのゲート電極として適当な不純物濃度とする。ダイレクトトンネル素子においてはフローティングゲートの不純物濃度を制限し、その特性を調整する。その後アッシングを行ってホトレジストパターンＰＲ３を除去し、７００℃‐９００℃、３０分間のアニーリングを行って注入した不純物を活性化する。
【００３８】
図２（Ｈ）に示すように、フローティングゲート電極ＦＧの上に、ＣＶＤにより厚さ５ｎｍ−３０ｎｍの酸化シリコンによるインターポリ絶縁層ＩＰを堆積する。このインターポリ絶縁層ＩＰは、熱酸化により作成してもよい。インターポリ絶縁層ＩＰの上に、さらにドープした多結晶シリコンによるコントロールゲート電極層ＣＧを厚さ５０ｎｍ−１５０ｎｍＣＶＤにより堆積する。多結晶シリコン層ＣＧの上に厚さ５０ｎｍ−１００ｎｍの酸化シリコン層ＨＭをＣＶＤにより堆積する。酸化シリコン層ＨＭは、ハードマスクを形成するための層である。
【００３９】
図３（Ｉ）に示すようにハードマスク層ＨＭの上に、ゲート電極の形状を有するホトレジストパターンＰＲ４を作成する。このホトレジストパターンＰＲ４をマスクとしてハードマスクＨＭ、コントロールゲート電極層ＣＧのエッチングを行う。その後ホトレジストパターンＰＲ４はアッシングで除去する。
【００４０】
図３（Ｊ）は、ハードマスク層ＨＭ、コントロールゲート電極層ＣＧをパターニングし、ホトレジストパターンを除去した状態を示す。フローティングゲート電極用の多結晶シリコン層は、基板全面上に残っている。
【００４１】
図３（Ｋ）に示すように、コントロールゲート電極ＣＧより下方のインターポリ絶縁層ＩＰ、フローティングゲート電極層ＦＧを、ハードマスクＨＭをエッチングマスクとしてエッチングする。なお、このエッチング工程において、他の領域においてはレジストパターンを用い、ロジック回路のゲート電極をパターニングすることができる。
【００４２】
図３（Ｌ）は、活性領域ＡＲと積層ゲート電極Ｇとの平面形状の関係を示す。活性領域ＡＲは、選択トランジスタ領域１１とダイレクトトンネル素子領域１２とを有する。ゲート電極Ｇは、フローティングゲートＦＧとコントロールゲートＣＧとが積層された構造であり、選択トランジスタ領域１１においてゲート電極を構成し、選択トランジスタ領域とは離れたダイレクトトンネル領域ＤＴにおいてダイレクトトンネルによりキャリアを書き込み、消去することのできる構造を形成している。
【００４３】
コントロールゲートにある程度の順バイアス、例えば１Ｖ，を印加すると選択トランジスタのゲート下にチャネルを誘起できる。選択トランジスタ領域１１を通常のオン状態として蓄積情報を読み出す工程においては、ダイレクトトンネル領域１２には未だチャネルが誘起されず、フローティングゲート電極へのキャリアの注入を低減することができる。
【００４４】
さらに高い順バイアス、例えば５Ｖ，を印加すると、ゲートの全領域下にチャネルを誘起することができる。その時、トンネル絶縁層Ｔｏｘ上のフローティングゲートは、誘起されたチャネルと対向することになる。この状態において、選択トランジスタ領域１１のチャネルとダイレクトトンネル領域ＤＴのチャネルは電気的に接続されている。従って、ダイレクトトンネル領域ＤＴに、選択トランジスタ領域１１の高濃度ソース／ドレイン領域からキャリアを供給することが可能となる。
【００４５】
図３（Ｍ）は、通常のトランジスタの作成プロセスを経て作成される選択トランジスタ部分の構成を示す。図３（Ｋ）に示す工程に続き、砒素のイオン注入を行ない、エクステンション領域Ｅｘｔを形成し、１０００℃、１０秒間の活性化アニールにより不純物を活性化させる。酸化シリコン層をＣＶＤにより厚さ５０ｎｍ−１５０ｎｍ成膜し、エッチバックを行う。この際、ハードマスク層ＨＭとして用いた酸化シリコン層もエッチングし、コントロールゲート電極ＣＧの表面を露出する。積層ゲート電極の側壁上にサイドウォールＳＷが形成される。この状態で、燐のイオン注入を行ない、ソース／ドレインの高濃度領域ＨＤＤを形成する。１０００℃、１０秒間のアニールを行い、不純物を活性化させる。
【００４６】
スパッタリング等の物理気相堆積（ＰＶＤ）により、コバルト層を厚さ５ｎｍ−３０ｎｍ堆積し、次にＴｉＮ層を厚さ５ｎｍ−５０ｎｍ堆積する。５００℃−５５０℃、３０秒間のラピッドサーマルアニール（ＲＴＡ）を行い、コバルトシリサイドを形成し、未反応金属を硫酸−過酸化水素混合液によるウエットエッチングにより除去する。８００℃−９００℃、３０秒間のＲＴＡを行い、シリサイド層ＳＩＬを低抵抗化する。その後、層間絶縁膜２０を成膜し、導電性プラグ２１を埋め込んでソース／ドレインを表面に引出す。さらに、層間絶縁膜、配線形成の工程を繰り返す。
【００４７】
第１の実施例によるダイレクトトンネルメモリは、ロジックプロセスとの親和性が高い。図４（Ａ）−（Ｄ）は、ダイレクトトンネルメモリとロジック回路との製造工程を併せて示す。ダイレクトトンネルメモリの製造工程は、図１（Ａ）−図３（Ｍ）に示したものである。
【００４８】
ロジック回路においては、通常複数種類のトランジスタが用いられ、ゲート絶縁膜の厚さも複数種類が用いられる。ダイレクトトンネルメモリのトンネル絶縁膜の厚さが論理回路のゲート絶縁膜の１つと一致する時は、製造工程を共通化できる。一致する絶縁膜がない時はトンネル絶縁膜形成の工程を追加する。選択トランジスタのゲート絶縁膜はロジック回路のゲート絶縁膜の１種類と共通にすることが好ましい。
【００４９】
図４（Ａ）は、基板上にゲート酸化膜、トンネル酸化膜、フローティングゲート電極層ＦＧ、インターポリ絶縁層ＩＰ、コントロールゲート電極層ＣＧ、ハードマスク層ＨＭを積層し、その上にホトレジストパターンＰＲ４を形成した図３（Ｉ）に相当する状態を示す。ロジック回路領域においてはレジストパターンは作成されておらず、ハードマスク層ＨＭの全表面が露出している。
【００５０】
図４（Ｂ）に示すように、ホトレジストパターンＰＲ４をマスクとしてハードマスク層ＨＭ、コントロールゲート電極層ＣＧのエッチングを行う。ロジック回路領域においてはハードマスク層ＨＭとコントロールゲート電極層ＣＧが全面的にエッチングされて除去される。
【００５１】
図４（Ｃ）に示すように、フローティングゲート電極層ＦＧのエッチングに先立ち、ロジック回路領域にホトレジストパターンＰＲ５を作成する。このホトレジストパターンＰＲ５は、ロジック回路のゲート電極をパターニングするためのものである。
【００５２】
図４（Ｄ）に示すように、ダイレクトトンネルメモリにおいてはハードマスク層ＨＭをエッチングマスクとし、ロジック回路領域においてはホトレジストパターンＰＲ５をエッチングマスクとし、インターポリ絶縁層ＩＰ及びフローティングゲート電極層ＦＧのエッチングを行う。その後ホトレジストパターンＰＲ５はアッシングなどにより除去する。このようにして、ダイレクトトンネルメモリの製造工程を利用して、ロジック回路領域においてはロジックトランジスタを作成することができる。なお、ロジック回路領域においてＣＭＯＳ回路を形成する場合は、ｎチャネルトランジスタ製造工程と、ｐチャネルトランジスタ製造工程とを行なう。
【００５３】
第１の実施例においては、ダイレクトトンネルメモリ素子のフローティングゲート電極とコントロールゲート電極とは同一形状を有している。ダイレクトトンネル領域のフローティングゲートと選択トランジスタのフローティングゲートの特性を異ならせるため、図２（Ｇ）の工程においては選択トランジスタのフローティングゲート電極にのみイオン注入を行なっている。又、ダイレクトトンネルメモリの選択トランジスタのゲート電極とロジック回路のトランジスタのゲート電極とは高さが異なる。これらの特長は必須のものではない。
【００５４】
図５（Ａ）−（Ｅ）は、本発明の第２の実施例によるダイレクトトンネルメモリの製造工程を示す斜視図である。
図５（Ａ）は、第１の実施例同様の工程により、シリコン基板上にフローティングゲート電極層ＦＧ、インターポリ絶縁層ＩＰ、コントロールゲート電極層ＣＧ、ハードマスクＨＭを積層した構成を示す。図２（Ｈ）に示す構成に対応する。
【００５５】
図５（Ｂ）に示すように、ダイレクトトンネルメモリのダイレクトトンネル領域を覆うホトレジストマスクＰＲ６を形成する。選択トランジスタ領域はホトレジストマスクＰＲ６の外側になる。
【００５６】
図５（Ｃ）に示すように、ホトレジストマスクＰＲ６をエッチングマスクとし、ハードマスク層ＨＭ、コントロールゲート電極層ＣＧをエッチングする。その後、ホトレジストマスクＰＲ６はアッシングにより除去する。選択トランジスタ領域ではコントロールゲート電極層ＣＧが除去されており、チャネル領域の上にはフローティングゲート電極層ＦＧのみ（とインターポリ絶縁層ＩＰ）が存在する。
【００５７】
図５（Ｄ）に示すように、選択トランジスタのゲート電極形状を有するホトレジストマスクＰＲ７を作成する。ダイレクトトンネル領域上に延在するレジストマスクを示すが、ハードマスクＨＭと重なりを有すればよい。
【００５８】
図５（Ｅ）に示すように、ハードマスク層ＨＭ及びホトレジストパターンＰＲ７をマスクとし、インターポリ絶縁層ＩＰ、フローティングゲート電極層ＦＧのエッチングを行う。選択トランジスタ領域にはフローティングゲート電極のみを有する選択トランジスタのゲート電極が作成される。
【００５９】
図６（Ａ）−（Ｄ）は、第２の実施例とロジック回路形成プロセスの親和性を示す断面図である。
図中左側にダイレクトトンネルメモリ素子の構成を示し、右側にロジック回路領域の構成を示す。
【００６０】
図６（Ａ）は、フローティングゲート電極層、コントロールゲート電極層、ハードマスク層を積層し、その上にレジストパターンＰＲ６を形成した図５（Ｂ）に相当する状態である。ロジック回路領域においても同様の積層が形成されるが、ホトレジストパターンＰＲ６は形成されない。この状態でハードマスク層ＨＭ、コントロールゲート層ＣＧのエッチングを行う。
【００６１】
図６（Ｂ）に示すように、ロジック回路領域においては全面的にハードマスク層ＨＭとコントロールゲート電極層ＣＧが除去される。ダイレクトトンネルメモリ領域においては、ハードマスク層ＨＭがパターニングされ、同一形状にコントロールゲート電極ＣＧがパターニングされる。ホトレジストパターンＰＲ６はアッシング等により除去する。
【００６２】
図６（Ｃ）は、ゲート電極対応ホトレジストパターンＰＲ７を作成した状態を示す。図５（Ｄ）に対応する。ダイレクトトンネルメモリ素子の選択トランジスタのゲート電極パターン及びロジック回路領域のゲート電極パターンを示すホトレジストパターンＰＲ７が形成される。ホトレジストパターンＰＲ７及びハードマスク層ＨＭをエッチングマスクとし、インターポリ絶縁層ＩＰ、フローティングゲート電極層ＦＧをエッチングする。その後、ホトレジストパターンＰＲ７は、アッシングなどにより除去する。
【００６３】
図６（Ｄ）に示すように論理回路領域においてはフローティングゲート電極層から形成されたゲート電極Ｇ、ダイレクトトンネルメモリ領域においては選択トランジスタの上にフローティングゲート電極ＦＧのみのゲート電極が配置され、ダイレクトトンネル領域においてはフローティングゲートＦＧとコントロールゲートＣＧの積層のゲート電極が配置される。その後、トランジスタのソース／ドレイン領域形成用イオン注入を行なうと、論理回路のゲート電極Ｇ及び選択トランジスタのフローティングゲートＦＧにも不純物が注入される。ダイレクトトンネル領域のフローティングゲートＦＧは、このイオン注入から保護されており、所望の低不純物濃度を維持することができる。
【００６４】
図７（Ａ）は、このようにして作成されるダイレクトトンネルメモリの断面構成を概略的に示す。図中右側が選択トランジスタ部分であり、左側がダイレクトトンネル領域を示す。ダイレクトトンネル領域には、フローティングゲート電極とコントロールゲート電極との積層ゲート電極が形成されている。選択トランジスタ領域にはフローティングゲート電極ＦＧのみが配置され、コントロールゲート電極ＣＧは除去されている。
【００６５】
コントロールゲート電極ＣＧとフローティングゲート電極ＦＧとは容量結合をしており、コントロールゲート電極ＣＧに所定のバイアス電圧を印加することにより、フローティングゲート電極ＦＧにバイアス電圧を印加することができる。選択トランジスタ領域からダイレクトトンネル領域までチャネルを誘起すると、例えばソース領域Ｓからトンネル絶縁層下部までチャネルを介してキャリアを供給することが可能となる。
【００６６】
図７（Ｂ）は、第２の実施例の平面形状を概略的に示す。第１の実施例同様、シャロートレンチアイソレーションＳＴＩにより選択トランジスタを形成する領域とダイレクトトンネル領域とが画定されている。ダイレクトトンネル領域と選択トランジスタのチャネル領域とを覆い、フローティングゲート電極ＦＧが形成され、ダイレクトトンネル領域のフローティングゲート電極ＦＧ上には、さらにインターポリ絶縁層ＩＰを介してコントロールゲート電極ＣＧが積層されている。選択トランジスタのゲート長はＬであり、ゲート幅はＷである。ダイレクトトンネル領域の薄いトンネル酸化膜の寸法はＤＷ×ＤＬである。
【００６７】
図７（Ｃ）は、第２の実施例の動作に用いる電圧を示す表である。書き込み動作の時は、コントロールゲート電極ＣＧに５Ｖを印加する。ソースＳ、ドレインＤ及び半導体基板Ｂは０Ｖに設定する。消去動作の場合は、コントロールゲート電極に印加する電圧を−５Ｖに変更する。その他の電圧は書き込み時と同一である。トランジスタをオンにして蓄積情報を読み出す時には、コントロールゲートＣＧ及びドレインＤに１Ｖを印加する。ソース及び基板は０Ｖである。
【００６８】
第２の実施例に従って作成したダイレクトトンネルメモリの電気特性を図８、図９に示す。サンプルの形状は、図７（Ａ）、（Ｂ）におけるゲート長Ｌは０．１８μｍ、ゲート幅Ｗは１０μｍ、ダイレクトトンネル領域の寸法ＤＬ＝０．２８μｍ、ＤＷ＝１０．２μｍである。ダイレクトトンネル領域のトンネル酸化膜の厚さは２．３ｎｍであり、書き込みの際の各端子の電圧は図７（Ｃ）の表の通りである。
【００６９】
基板とフローティングゲート間の容量をＣＦＧ、フローティングゲートとコントロールゲート間の容量をＣＣＧとした時、カップリング比γ＝ＣＣＧ／（ＣＦＧ＋ＣＣＧ）が０．３４、０．４７、０．６７となる３種類のサンプルを作成した。
【００７０】
図８は、書き込み特性及び消去特性を示す。書き込みと消去の速度はほぼ等しく、ダイレクトトンネルによって行われていることが分かる。又、カップリング比を上げることにより、より高速動作が可能である。
【００７１】
図９は、リテンション特性の燐濃度依存性を示している。横軸が時間経過を示し、縦軸が閾値を示す。図中、上側の曲線が書き込み（電子注入）により閾値を上げた状態の経持変化を示し、下側の曲線が消去（電子排出）により閾値を下げた状態の経時変化を示す。不揮発性メモリは、閾値変化がほとんどないが、ダイレクトトンネルメモリは揮発性であり、閾値が経時変化する。書き込みの場合はフローティングゲートから基板への電子の漏れにより、消去の場合は基板からフローティングゲートへの電子の注入により、閾値は時間と共に自然な電荷中性（neutral)な状態に移行する。２つの状態の判別のためには、書き込み後の状態と消去後の状態の間に一定値以上の差が必要である。
【００７２】
薄い酸化膜を用いながらもゲートの燐濃度を低下させることにより、リテンション時間が大幅に改善していることがわかる。燐濃度が低いと、空乏層が拡がり、１）トンネルに寄与する電子が酸化膜近傍から離される、２）バンドベンディングによる電圧降下により酸化膜および基板に印加される電圧が低減される、ことによりリテンション特性が向上すると考えられる。リテンション特性を向上させれば、リフレッシュ間隔を長く設定でき、低消費電力化の実現が可能である。
【００７３】
上述の実施例においては、ダイレクトトンネルメモリの選択トランジスタのゲート電極の延長上にダイレクトトンネル領域を配置した。選択トランジスタとダイレクトトンネル領域との配置は種々の形態が可能である。
【００７４】
図１０（Ａ）は、第１の実施例と第２の実施例によるダイレクトトンネルメモリの平面配置をまとめて示す。選択トランジスタ用領域１１とダイレクトトンネル領域１２とがＴ字型の活性領域を形成している。コントロールゲート電極とフローティングゲート電極の積層からなるゲート電極Ｇがダイレクトトンネル領域１２を覆い、選択トランジスタのチャネル領域上に延在する。コントロールゲート電極とフローティングゲート電極を同一形上とした場合が第１の実施例であり、破線部分より右側のコントロールゲート電極を除去した構成が第２の実施例である。
【００７５】
フローティングゲート電極下にチャネルが誘起されると、高濃度のｎ＋領域であるソース領域Ｓ、ドレイン領域Ｄは、チャネルを通じてダイレクトトンネル領域に電気的に接続される。このようにして、ダイレクトトンネル領域にキャリアを供給することができる。
【００７６】
図１０（Ｂ）は、平面構成の他の例を示す。選択トランジスタ用領域１１とダイレクトトンネル素子領域１２とがＴ字型の活性領域を形成している点は図１０（Ａ）と同様であるが、ゲート電極Ｇは読み出し用トランジスタ単独の領域に配置され、ダイレクトトンネル素子領域１２は選択トランジスタのゲート電極とは別の場所でソース領域Ｓに連続している。ソース／ドレインのイオン注入を行うと、ダイレクトトンネル素子領域の付け根部分もソース領域Ｓとなる。フローティングゲート電極ＦＧ下にチャネルが誘起されると、ダイレクトトンネル領域とソース領域とがチャネルで接続される形状となる。選択トランジスタのゲート電極をフローティングゲート電極のみで形成する場合は、破線よりも右側のコントロールゲート電極を除去する。
【００７７】
図１１は、図１０（Ａ）のマスクパターンを用いた場合と、図１０（Ｂ）のマスクパターンを用いた場合のダイレクトトンネルメモリの書き込み特性の測定例を示す。ゲート長Ｌは０．１８μｍ、ゲート幅Ｗは１０μｍ、ダイレクトトンネル領域の寸法ＤＬ＝０．２８μｍ、ＤＷ＝１０．２μｍである。ダイレクトトンネル領域のトンネル酸化膜は厚さ２．３ｎｍであり、書き込みの際の各端子の電圧は図７（Ｃ）の通りである。書き込み特性は、マスクパターンによらずほとんど同一である。
【００７８】
図１２（Ａ）、（Ｂ）は、ダイレクトトンネルメモリの回路構成例とその特性を示す。図１２（Ａ）は、ＡＮＤ型のセルレイアウトを示す。各セルのゲートに接続されたワード線ＷＬが行方向に延在し、各セルのソースおよびドレインに接続されたソース線ＳＬ、ビット線ＢＬが列方向に延在する。セルＡに書き込みを行なう場合は、セルＡのワード線にＶＷＬ１＝５Ｖを印加し、ソース線及びビット線は０Ｖにする。他の列のソース線及びビット線は３Ｖに設定する。セルＡに隣接するセルＢのゲートディスターブ及びその１行下のセルＣのドレインディスターブが図１２（Ｂ）に示されている。セルＢのゲートディスターブは１０６、セルＣのドレインディスターブは１０８以上の比が得られており、これまでのダイレクトトンネルメモリに対してディスターブを効果的に抑制できていることが分かる。
【００７９】
以上実施例に従って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、ゲート絶縁膜とトンネル絶縁膜と箱となる材料で形成してもよい。単層絶縁膜の他、積層絶縁膜を用いてもよい。ゲート絶縁膜として、公知の種々の絶縁膜または絶縁積層を用いることができる。ゲート絶縁膜、トンネル絶縁膜の膜厚の異なる絶縁膜を、２回以上の酸化プロセス、減速イオン注入や増速イオン注入と１回の酸化プロセスとの組合せ等により形成することもできる。
【００８０】
トンネル絶縁膜を酸化シリコンで形成する場合を説明したが、トンネル絶縁膜はＳｉＯ，ＳｉＮ，ＳｉＯＮ（組成は省略して示した）等、Ｓｉを含む酸化物、窒化物、酸化窒化物から選択された１種類以上の絶縁物で形成することができる。さらに、トンネル絶縁膜をＡｌＯ，ＨｆＯ，ＺｒＯ，ＨｆＳｉＯ，ＺｒＳｉＯ，ＨｆＳｉＯＮ，ＺｒＳｉＯＮ，ＨｆＡｌＯ，ＨｆＡｌＯＮ（組成は省略して示した）等Ａｌ，Ｈｆ，Ｚｒ等の金属を１種類以上含む酸化物、窒化物、珪化物、酸窒化物、珪化窒化物、珪酸塩、珪酸塩の窒化物から選択した１種類以上の材料で形成することもできる。
その他、種々の変更、改良、組合わせが可能なことは当業者に自明であろう。以下、本発明の特長を付記する。
（付記１）（１）半導体基板と、
前記半導体基板に形成され、選択トランジスタ領域と直接トンネル素子領域とを含む連続した活性領域を画定する素子分離領域と、
前記選択トランジスタ領域のチャネル部の上に形成されたゲート絶縁膜と、
前記直接トンネル素子領域の一部上に形成され、前記ゲート絶縁膜と厚さの異なる、トンネル絶縁膜と、
前記ゲート絶縁膜、およびトンネル絶縁膜を含む領域上に形成された連続したフローティングゲート電極と、
前記フローティングゲート電極の表面上に形成された電極間絶縁層と、
前記電極間絶縁層を介して前記フローティングゲート電極と対向するコントロールゲート電極と、
前記選択トランジスタ領域のチャネル部の両側に形成され、前記トンネル絶縁膜と重なりを有さない１対のソース／ドレイン領域と、
を有する半導体装置。
（付記２）（２）  前記フローティングゲート電極に順バイアスを印加し、前記フローティングゲート電極全面に亘って下方にチャネルを誘起した状態では、選択トランジスタのソース／ドレイン領域と前記直接トンネル素子領域のトンネル絶縁膜下の領域とが電気的に接続されている付記１記載の半導体装置。
（付記３）（３）  前記トンネル絶縁膜は、前記１対のソース／ドレイン領域間を搬送されるキャリアの走行領域上には存在しない付記１または２記載の半導体装置。
（付記４）  前記選択トランジスタ領域と直接トンネル素子領域とがＴ字型活性領域を形成し、前記トンネル絶縁層は、Ｔ字型の縦棒部分に形成されている付記１−３のいずれか１項記載の半導体装置。
（付記５）  前記フローティングゲート電極は、Ｔ字型の縦棒の付け根部分で選択トランジスタのゲートを構成し、前記縦棒を覆って延在する付記４記載の半導体装置。
（付記６）  前記フローティングゲート電極は、Ｔ字型の横棒の１辺を横切って選択トランジスタのゲートを構成し、素子分離領域上を延在して前記トンネル絶縁層を覆う付記４記載の半導体装置。
（付記７）（４）  さらに、前記コントロールゲート電極上に形成されたハードマスク層を有し、前記コントロールゲート電極、前記電極間絶縁層、前記フローティングゲート電極は、前記ハードマスク層と自己整合した平面形状を有する付記１−６のいずれか１項記載の半導体装置。
（付記８）（５）  前記コントロールゲート電極は、前記選択トランジスタ領域上方には配置されず、前記選択トランジスタのゲート電極は前記フローティングゲート電極のみで形成されている付記１−６のいずれか１項記載の半導体装置。
（付記９）（６）  前記素子分離領域は、前記半導体基板に論理トランジスタ領域も画定し、さらに
前記論理トランジスタ領域のチャネル部上に形成された他のゲート絶縁膜と、
前記他の絶縁膜の上に形成された、前記フローティングゲート電極と同一の層から形成された論理ゲート電極と、
を有する請求項１−８のいずれか１項記載の半導体装置。
（付記１０）  前記論理トランジスタ領域は複数種類の前記他のゲート電極を含み、前記他のゲート絶縁膜の１つの厚さと、前記ゲート絶縁膜の厚さとが等しい付記９記載の半導体装置。
（付記１１）（７）  （ａ）半導体基板に選択トランジスタ領域と直接トンネル素子領域とを含む連続した活性領域を画定する素子分離領域を形成する工程と、
（ｂ）前記選択トランジスタ領域のチャネル部上にゲート絶縁膜を形成する工程と、
（ｃ）前記直接トンネル素子領域の一部上に、前記ゲート絶縁膜と厚さの異なる、トンネル絶縁膜を形成する工程と、
（ｄ）前記ゲート絶縁膜、およびトンネル絶縁膜を含む領域上方に連続したフローティングゲート電極層を形成する工程と、
（ｅ）前記フローティングゲート電極層の上に電極間絶縁層を形成する工程と、
（ｆ）前記電極間絶縁層の上にコントロールゲート電極層を形成する工程と、
（ｇ）前記コントロールゲート電極層、前記電極間絶縁層、前記フローティングゲート電極層をパターニングする工程と、
（ｈ）前記選択トランジスタ領域のチャネル部の両側に、前記トンネル絶縁膜と重なりを有さない１対のソース／ドレイン領域を形成する工程と、
を有する半導体装置の製造方法。
（付記１２）  前記工程（ｃ）は、前記ゲート絶縁膜を除去し、露出した半導体表面にトンネル絶縁膜を形成する付記１１記載の半導体装置の製造方法。
（付記１３）  （８）  前記工程（ａ）は、前記直接トンネル素子領域を前記選択トランジスタ領域の一部に連続するように配置し、
前記工程（ｃ）は、前記トンネル絶縁膜を前記一対のソース／ドレイン領域間を搬送されるキャリアの走行領域上には存在しないように配置し、
前記フローティングゲート電極に順バイアスを印加し、前記フローティングゲート電極全面に亘って下方にチャネルを誘起した状態では、前記選択トランジスタのソース／ドレイン領域と前記トンネル素子領域のトンネル絶縁膜下の領域とが電気的に接続されるようにする付記１１または１２記載の半導体装置の製造方法。
（付記１４）  さらに、（ｍ）前記選択トランジスタ領域に第１の閾値を実現するための不純物添加を活性領域全体に行い、前記直接トンネル領域に第１の閾値より高い第２の閾値を実現するための追加的不純物添加を行う工程を含む付記１１−１３のいずれか１項記載の半導体装置の製造方法。
（付記１５）  前記工程（ｇ）は、
（ｇ−１）前記コントロールゲート電極層の上にハードマスクを形成する工程と、
（ｇ−２）前記コントロールゲート電極層を前記ハードマスクと同一平面形状にパターニングする工程を含む付記１１−１４のいずれか１項記載の半導体装置の製造方法。
（付記１６）  前記工程（ｇ）は、
（ｇ−３）前記ハードマスクとレジストマスクを用いて前記フローティングゲート電極層をパターニングする工程
を含む付記１５記載の半導体装置の製造方法。
（付記１７）  前記工程（ｇ−２）、（ｇ−３）が、前記活性領域上で前記フローティングゲート電極層を前記コントロールゲート電極層と同一平面形状にパターニングする付記１６記載の半導体装置の製造方法。
（付記１８）  前記工程（ｇ−２）、（ｇ−３）が、前記選択トランジスタ領域では前記フローティングゲート電極層のみで形成されたゲート電極をパターニングする付記１６記載の半導体装置の製造方法。
（付記１９）（９）  前記工程（ａ）は、論理トランジスタ活性領域も画定する素子分離領域を形成し、さらに、
（ｉ）前記コントロールゲート電極層上にハードマスク層を形成する工程と、
（ｊ）前記活性領域上の前記ハードマスク層、前記コントロールゲート電極層をパターニングすると共に、前記論理トランジスタ活性領域上では前記ハードマスク層、コントロール電極層を除去する工程と、
（ｋ）前記活性領域では前記ハードマスク層、前記コントロールゲート電極層をマスクとして、前記フローティングゲート電極層をパターニングすると共に、前記論理トランジスタ活性領域ではレジストマスクを用いて前記フローティングゲート電極層をパターニングする工程と、
を有する付記１１−１４のいずれか１項記載の半導体装置の製造方法。
（付記２０）（１０）  前記工程（ａ）は、論理トランジスタ活性領域も画定する素子分離領域を形成し、さらに、
（ｉ）前記コントロールゲート電極層上にハードマスク層を形成する工程と、
（ｊ）前記直接トンネル素子領域内で前記活性領域上の前記ハードマスク層、前記コントロールゲート電極層をパターニングすると共に、前記選択トランジスタ領域、前記論理トランジスタ活性領域では前記ハードマスク層、コントロール電極層を除去する工程と、
（ｋ）前記直接トンネル素子領域では前記ハードマスク層、前記コントロールゲート電極層をマスクとして、前記フローティングゲート電極層をパターニングすると共に、前記選択トランジスタ領域、前記論理トランジスタ活性領域ではレジストマスクを用いて前記フローティングゲート電極層をパターニングする工程と、
を有する付記１１−１４のいずれか１項記載の半導体装置の製造方法。
【図面の簡単な説明】
【００８１】
【図１】本発明の実施例によるダイレクトトンネルメモリの製造工程を示す斜視図である。
【図２】本発明の実施例によるダイレクトトンネルメモリの製造工程を示す斜視図である。
【図３】本発明の第１の実施例によるダイレクトトンネルメモリの製造工程を説明する斜視図、平面図、断面図である。
【図４】第１の実施例のロジックトランジスタ製造工程との親和性を示す断面図である。
【図５】本発明の第２の実施例によるダイレクトトンネルメモリの製造工程を示す斜視図である。
【図６】第２の実施例のロジック回路製造工程との親和性を示す断面図である。
【図７】第２の実施例の構成及び動作を説明するための断面図、平面図、印加電圧の表である。
【図８】第２の実施例によるサンプルの特性を示すグラフである。
【図９】第２の実施例によるサンプルの特性を示すグラフである。
【図１０】平面構成の変形例を示す平面図である。
【図１１】図１０のマスクパターンを変化させた時の特性の変化を示すグラフである。
【図１２】ダイレクトトンネルメモリのセルレイアウト及びディスターブ特性を示す等価回路図とグラフである。
【図１３】従来技術を示す断面図である。
【符号の説明】
【００８２】
１  １０  半導体基板
ＳＴＩ  シャロートレンチアイソレーション
ＡＲ  活性領域
１１  選択トランジスタ領域
１２  ダイレクトトンネル素子領域
ＤＴ  ダイレクトトンネル領域
Ｇｏｘ  ゲート酸化膜
Ｔｏｘ  トンネル酸化膜
ＦＧ  フローティングゲート電極
ＣＧ  コントロールゲート電極
ＩＰ  インターポリ絶縁層
ＨＭ  ハードマスク層
２０  層間絶縁膜
２１  導電性プラグ
ＳＷ  サイドウォール
ＳＩＬ  シリサイド領域
Ｅｘｔ  エクステンション
ＨＤＤ  高濃度領域
Ｇ  ゲート電極
ＰＲ  ホトレジスト
【図１】
2005303123.tif 000003
【図２】
2005303123.tif 000004
【図３】
2005303123.tif 000005
【図４】
2005303123.tif 000006
【図５】
2005303123.tif 000007
【図６】
2005303123.tif 000008
【図７】
2005303123.tif 000009
【図８】
2005303123.tif 000010
【図９】
2005303123.tif 000011
【図１０】
2005303123.tif 000012
【図１１】
2005303123.tif 000013
【図１２】
2005303123.tif 000014
【図１３】
2005303123.tif 000015