(57)【要約】【課題】  ゲート絶縁膜の上に形成されるシリコン膜から成るゲート電極をドライエッチングにより形成する際に、ゲート絶縁膜に突き抜け等の損傷が発生しないようにする。【解決手段】  半導体基板１００上にゲート絶縁膜１０１を形成する工程と、ゲート絶縁膜上にシリコン膜を堆積する工程と、シリコン膜にＶ族の不純物を注入する工程と、Ｖ族の不純物が注入されたシリコン膜１０５上にマスクパターン層１０９を形成する工程と、マスクパターン層１０９をマスクとしてＶ族の不純物が注入されたシリコン膜１０５をドライエッチングする工程とを含み、Ｖ族の不純物が注入されたシリコン膜１０５をドライエッチングする工程は、少なくともゲート絶縁膜１０１が露出する前のステップと露出した後のステップで構成され、ゲート絶縁膜１０１が露出する前のステップは、シリコン膜１０５の局所的な過剰エッチングを抑制しながら行われる。【選択図】  図２
2005223075.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にシリコン膜を堆積する工程と、前記シリコン膜にＶ族の不純物を注入する工程と、前記Ｖ族の不純物が注入されたシリコン膜上にマスクパターン層を形成する工程と、前記マスクパターン層をマスクとして前記Ｖ族の不純物が注入されたシリコン膜をドライエッチングする工程とを含む半導体装置の製造方法であって、前記Ｖ族の不純物が注入されたシリコン膜をドライエッチングする工程は、少なくともゲート絶縁膜が露出する前のステップと露出した後のステップで構成され、前記ゲート絶縁膜が露出する前のステップは、前記シリコン膜の局所的な過剰エッチングを抑制しながら行われることを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にシリコン膜を堆積する工程と、前記シリコン膜にＶ族の不純物を注入する工程と、前記Ｖ族の不純物が注入されたシリコン膜上にマスクパターン層を形成する工程と、前記マスクパターン層をマスクとして前記Ｖ族の不純物が注入されたシリコン膜をドライエッチングする工程とを含む半導体装置の製造方法であって、前記シリコン膜に注入するＶ族の不純物注入量は、前記シリコン膜中の不純物濃度が固溶度以下になるような量であることを特徴とする半導体装置の製造方法。
【請求項３】
半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にシリコン膜を堆積する工程と、前記シリコン膜にＶ族の不純物を注入する工程と、前記Ｖ族の不純物が注入されたシリコン膜上にマスクパターン層を形成する工程と、前記マスクパターン層をマスクとして前記Ｖ族の不純物が注入されたシリコン膜をドライエッチングする工程とを含む半導体装置の製造方法であって、前記ドライエッチングで用いるエッチングガスは、ハロゲン系ガスとＮ2ガスを含む混合ガスであることを特徴とする半導体装置の製造方法。
【請求項４】
半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にシリコン膜を堆積する工程と、前記シリコン膜にＶ族の不純物を注入する工程と、前記Ｖ族の不純物が注入されたシリコン膜上にマスクパターン層を形成する工程と、前記マスクパターン層をマスクとして前記Ｖ族の不純物が注入されたシリコン膜をドライエッチングする工程とを含む半導体装置の製造方法であって、前記ドライエッチングで用いるエッチングガスは、ハロゲン系ガスとフロロカーボンガスを含む混合ガスであることを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にシリコン膜を堆積する工程と、前記シリコン膜にＶ族の不純物を注入する工程と、前記Ｖ族の不純物が注入されたシリコン膜上にマスクパターン層を形成する工程と、前記マスクパターン層をマスクとして前記Ｖ族の不純物が注入されたシリコン膜をドライエッチングする工程とを含む半導体装置の製造方法であって、前記ドライエッチングで用いるエッチングガスは、ハロゲン系ガスと希ガスを含む混合ガスであることを特徴とする半導体装置の製造方法。
【請求項６】
前記希ガスは、Ｈｅガス、Ｎｅガス、Ａｒガス、ＸｅガスまたはＫｒガスである請求項５記載の半導体装置の製造方法。
【請求項７】
半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にシリコン膜を堆積する工程と、前記シリコン膜にＶ族の不純物を注入する工程と、前記Ｖ族の不純物が注入されたシリコン膜上にマスクパターン層を形成する工程と、前記マスクパターン層をマスクとして前記Ｖ族の不純物が注入されたシリコン膜をドライエッチングする工程とを含む半導体装置の製造方法であって、前記ドライエッチングは、前記半導体基板を室温以下に冷却して行うことを特徴とする半導体装置の製造方法。
【請求項８】
前記半導体基板を冷却する温度は、０℃以下である請求項７記載の半導体装置の製造方法。
【請求項９】
半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にアモルファスシリコン膜を堆積する工程と、前記アモルファスシリコン膜にＶ族の不純物を注入する工程と、前記Ｖ族の不純物が注入されたアモルファスシリコン膜上にマスクパターン層を形成する工程と、前記マスクパターン層をマスクとして前記Ｖ族の不純物が注入されたアモルファスシリコン膜をドライエッチングする工程とを含む半導体装置の製造方法。
【請求項１０】
前記Ｖ族の不純物が注入されたシリコン膜またはアモルファスシリコン膜をドライエッチングする工程は、少なくとも前記ゲート絶縁膜が露出する前のステップと露出した後のステップとで構成される請求項２，３，４，５，６，７，８または９記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置の製造方法に関するものであり、特にシリコン膜より成るゲート電極のエッチング形成方法についての半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体デバイスの性能向上には目覚ましいものがあり、半導体デバイスにおいては、一層の高速化及び低消費電力化が要求されている。例えば、ゲート幅が０．１３μｍ以下である微細な半導体デバイスでは、ゲート絶縁膜の薄膜化が加速し、ＣＭＯＳトランジスタの一層の高性能化のために、ゲート電極としては、従来のｎ+型の同極ゲートから、ＰチャンネルトランジスタにはＰ型電極を用い且つＮチャンネルトランジスタにはＮ型電極を用いる異極ゲート（デュアルゲート）への移行が進んでいる。
【０００３】
以下、シリコン膜より成るゲート電極構造を有する半導体装置の製造方法について、図８（ａ）〜（ｄ）を参照しながら説明する。まず、図８（ａ）に示すように、例えば熱酸化法により、シリコンなどよりなる半導体基板１０の上に、２ｎｍの厚さのシリコン酸化膜よりなるゲート絶縁膜１１を形成した後、例えばＣＶＤ法により、ゲート絶縁膜１１の上に例えば１００ｎｍの厚さを持つポリシリコン膜１２を堆積する。次に、図８（ｂ）に示すように、ポリシリコン膜１２の、Ｎチャンネルトランジスタ形成領域である第１の所定領域に第１のレジストパターン１３を形成した後、イオン注入法により燐（Ｐ）等のIII族の不純物１４を例えば１×１０16／ｃｍ2のドーズ量で注入して、ｎ型ポリシリコン膜１５を形成する。
【０００４】
次に、図８（ｃ）に示すように、第１のレジストパターン１３をアッシング及び洗浄により除去した後、ポリシリコン膜１２上のＰチャンネルトランジスタ形成領域である第２の所定領域に第２のレジストパターン１６を形成し、イオン注入法により、ホウ素（Ｂ）等のIII族の不純物１７を例えば１×１０15／ｃｍ2のドーズ量で注入して、ｐ型ポリシリコン膜１８を形成する。次に、図８（ｄ）に示すように、ＣＶＤ法により、ｎ型ポリシリコン膜１５及びｐ型ポリシリコン膜１８の上に、例えば５０ｎｍの厚さを持つ酸化シリコン膜１９を堆積し、その上に化学増幅型レジスト膜を形成した後、該化学増幅型レジスト膜に対してＫｒＦエキシマレーザ光を露光光とするリソグラフィを行なって、第３のレジストパターン２０を形成する。
【０００５】
次に、第１のエッチング装置を用いて、図８（ｅ）に示すように、酸化シリコン膜１９に対して第３のレジストパターン２０をマスクにエッチングを行なって、パターン化された酸化シリコン膜１９Ａを形成した後、第３のレジストパターン２０をアッシング及び洗浄により除去する。次に、第２のエッチング装置を用いて、図８（ｆ）に示すように、ｎ型ポリシリコン膜１５及びｐ型ポリシリコン膜１８に対して、パターン化された酸化シリコン膜１９Ａをマスクとして異方性エッチングを行なって、パターン化されたｎ型ポリシリコン膜１５Ａ及びパターン化されたｐ型ポリシリコン膜１８Ａを形成する。こうして酸化シリコン膜１９Ａ、ｎ型ポリシリコン膜１５Ａよりなるｎ型のポリシリコンゲート電極２１が形成されると共に、酸化シリコン膜１９Ａ及びｐ型ポリシリコン膜１８Ａよりなるｐ型のポリシリコンゲート電極２２が形成される。
【０００６】
ところで、ｎ型又はｐ型のポリシリコンゲート電極２１，２２を形成するための異方性エッチングは、従来、特許文献１に示されるように、形状に対する高精度の加工性と下地のゲート絶縁膜に対する高エッチング選択性を確保する目的で複数のエッチングステップにより成されている。すなわち、ゲート絶縁膜が露出する前は、Ｃｌ2＋ＨＢｒ＋Ｏ2の混合ガスを用いて、ゲート絶縁膜に対する選択比が小さい条件でエッチングし、垂直形状を達成する。次にゲート絶縁膜が露出した後はＨＢｒ＋Ｏ2の混合ガス、又はＣｌ2＋Ｏ2ガスの混合ガスを用いてゲート絶縁膜に対する選択比が大きい条件でエッチングし、エッチング残渣等を除去している。
【特許文献１】特開２００２−４３２８４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、前述のようにして、Ｎ型又はＰ型のポリシリコンゲート電極２１，２２を形成するための異方性エッチングを行なうと、Ｐ型ポリシリコン膜１８下のゲート絶縁膜１１には異常はなかったが、Ｎ型ポリシリコン膜１５の下に形成されているゲート絶縁膜１１に局所的な破れ現象が起きるという問題が発見された。本発明者は、この原因について検討した結果、以下の原因によるものと考えた。以下に、この原因について図９（ａ）〜（ｃ）を参照しながら説明する。
【０００８】
図9は、ポリシリコン膜からなるゲート電極部分の断面図であるが、図９（ａ）は、酸化シリコン膜から成るハードマスクパターン１９Ａを形成し、ｎ型ポリシリコン膜１５をドライエッチングする直前の状態を示している。前述のように、ｎ型ポリシリコン膜１５には、燐（Ｐ）等のＶ族の不純物１４が１×１０16／ｃｍ2のドーズ量で注入されている。一般的にポリシリコン膜１２中に一様にドーピングできる不純物の量（固溶度）は温度に依存している。
【０００９】
ｎ型ポリシリコン膜１５の膜厚は１００ｎｍであり、燐（Ｐ）１４の注入量は１×１０16／ｃｍ2であるから、ｎ型ポリシリコン膜１５中のＰ濃度は約１×１０21個／ｃｍ3になっている。また、酸化シリコン膜９の堆積にはＣＶＤ法を使用されており、酸化シリコン膜９の堆積時には７００℃程度の熱が加わっている。従って、ｎ型ポリシリコン膜１５中のＰ濃度は、７００℃附近の温度領域におけるＰの固溶度（約１×１０20個／ｃｍ3）より大きくなる。そしてポリシリコン膜１５の結晶中に侵入できなかった過剰の燐（Ｐ）１４はｎ型ポリシリコン膜１５の粒界部分２３に析出する。
【００１０】
図９（ｂ）は、Ｃｌ2とＨＢｒガスとＯ2ガスの混合ガスを用いてｎ型ポリシリコン膜１５をエッチングしている途中の工程断面図を示す。このようなハロゲン系ガスによるｎ型ポリシリコン膜１５のエッチングレートはＶ族の不純物濃度が大きいほど速くなることが一般的に知られている。Ｐが析出しているポリシリコン粒界部２３のＰ濃度が結晶部分よりも大きいので、粒界部分２３のエッチレートが結晶部分のエッチングレートより速くなり、図９（ｂ）に示すように、ポリシリコン膜表面に露出している粒界部分２３に溝２４が形成されていく。そして、溝２４が先にｎ型ポリシリコン膜１５下のゲート絶縁膜１１に到達し、さらにエッチングが進行して図９（ｃ）に示すように、ゲート絶縁膜１１に突き抜け破れ２５が発生する。また、溝２４がゲート絶縁膜１１に到達しなかったとしても、エッチングの第２段階で行われる残渣除去のためのオーバーエッチングにおいて、ゲート絶縁膜１１が過剰にエッチングされるので、やはり突き抜け破れ２５が発生してしまう。
【００１１】
したがって、この発明の目的は、以上の問題に鑑み、ゲート絶縁膜の上に形成されるシリコン膜から成るゲート電極をドライエッチングにより形成する際に、ゲート絶縁膜に突き抜け等の損傷が発生しないような半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１２】
前記の目的を達成するために、この発明の請求項１記載の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にシリコン膜を堆積する工程と、前記シリコン膜にＶ族の不純物を注入する工程と、前記Ｖ族の不純物が注入されたシリコン膜上にマスクパターン層を形成する工程と、前記マスクパターン層をマスクとして前記Ｖ族の不純物が注入されたシリコン膜をドライエッチングする工程とを含む半導体装置の製造方法であって、前記Ｖ族の不純物が注入されたシリコン膜をドライエッチングする工程は、少なくともゲート絶縁膜が露出する前のステップと露出した後のステップで構成され、前記ゲート絶縁膜が露出する前のステップは、前記シリコン膜の局所的な過剰エッチングを抑制しながら行われる。
【００１３】
請求項２記載の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にシリコン膜を堆積する工程と、前記シリコン膜にＶ族の不純物を注入する工程と、前記Ｖ族の不純物が注入されたシリコン膜上にマスクパターン層を形成する工程と、前記マスクパターン層をマスクとして前記Ｖ族の不純物が注入されたシリコン膜をドライエッチングする工程とを含む半導体装置の製造方法であって、前記シリコン膜に注入するＶ族の不純物注入量は、前記シリコン膜中の不純物濃度が固溶度以下になるような量である。
【００１４】
請求項３記載の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にシリコン膜を堆積する工程と、前記シリコン膜にＶ族の不純物を注入する工程と、前記Ｖ族の不純物が注入されたシリコン膜上にマスクパターン層を形成する工程と、前記マスクパターン層をマスクとして前記Ｖ族の不純物が注入されたシリコン膜をドライエッチングする工程とを含む半導体装置の製造方法であって、前記ドライエッチングで用いるエッチングガスは、ハロゲン系ガスとＮ2ガスを含む混合ガスである。
【００１５】
請求項４記載の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にシリコン膜を堆積する工程と、前記シリコン膜にＶ族の不純物を注入する工程と、前記Ｖ族の不純物が注入されたシリコン膜上にマスクパターン層を形成する工程と、前記マスクパターン層をマスクとして前記Ｖ族の不純物が注入されたシリコン膜をドライエッチングする工程とを含む半導体装置の製造方法であって、前記ドライエッチングで用いるエッチングガスは、ハロゲン系ガスとフロロカーボンガスを含む混合ガスである。
【００１６】
請求項５記載の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にシリコン膜を堆積する工程と、前記シリコン膜にＶ族の不純物を注入する工程と、前記Ｖ族の不純物が注入されたシリコン膜上にマスクパターン層を形成する工程と、前記マスクパターン層をマスクとして前記Ｖ族の不純物が注入されたシリコン膜をドライエッチングする工程とを含む半導体装置の製造方法であって、前記ドライエッチングで用いるエッチングガスは、ハロゲン系ガスと希ガスを含む混合ガスである。
【００１７】
請求項６記載の半導体装置の製造方法は、請求項５記載の半導体装置の製造方法において、前記希ガスは、Ｈｅガス、Ｎｅガス、Ａｒガス、ＸｅガスまたはＫｒガスである。
【００１８】
請求項７記載の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にシリコン膜を堆積する工程と、前記シリコン膜にＶ族の不純物を注入する工程と、前記Ｖ族の不純物が注入されたシリコン膜上にマスクパターン層を形成する工程と、前記マスクパターン層をマスクとして前記Ｖ族の不純物が注入されたシリコン膜をドライエッチングする工程とを含む半導体装置の製造方法であって、前記ドライエッチングは、前記半導体基板を室温以下に冷却して行う。
【００１９】
請求項８記載の半導体装置の製造方法は、請求項７記載の半導体装置の製造方法において、前記半導体基板を冷却する温度は、０℃以下である。
【００２０】
請求項９記載の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にアモルファスシリコン膜を堆積する工程と、前記アモルファスシリコン膜にＶ族の不純物を注入する工程と、前記Ｖ族の不純物が注入されたアモルファスシリコン膜上にマスクパターン層を形成する工程と、前記マスクパターン層をマスクとして前記Ｖ族の不純物が注入されたアモルファスシリコン膜をドライエッチングする工程とを含む。
【００２１】
請求項１０記載の半導体装置の製造方法は、請求項２，３，４，５，６，７，８または９記載の半導体装置の製造方法において、前記Ｖ族の不純物が注入されたシリコン膜またはアモルファスシリコン膜をドライエッチングする工程は、少なくとも前記ゲート絶縁膜が露出する前のステップと露出した後のステップとで構成される。
【発明の効果】
【００２２】
この発明の請求項１記載の半導体装置の製造方法によれば、Ｖ族の不純物が注入されたシリコン膜をドライエッチングする工程は、少なくともゲート絶縁膜が露出する前のステップと露出した後のステップで構成され、ゲート絶縁膜が露出する前のステップは、シリコン膜の局所的な過剰エッチングを抑制しながら行われるので、本ステップのエッチングがゲート絶縁膜に達することは無く、ゲート絶縁膜が露出した後のオーバーエッチステップでも、ゲート絶縁膜が局所的に過剰エッチされることも無くなることで、シリコン膜のゲート絶縁膜に突き抜け破れが発生し難い。例えばｎ型シリコン膜およびｐ型シリコン膜をゲート絶縁膜が露出するまでドライエッチングする工程において、ｎ型シリコン膜に対する局所的な過剰エッチングを抑制しながら行なわれるため、ｎ型シリコン膜の下にあるゲート絶縁膜の突き抜け等の損傷を防止することができる。
【００２３】
この発明の請求項２記載の半導体装置の製造方法によれば、シリコン膜に注入するＶ族の不純物注入量は、シリコン膜中の不純物濃度が固溶度以下になるような量であるので、シリコン膜中に存在するＶ族の不純物はシリコン膜の粒界に析出しない。このため、シリコン膜粒界部分を起点として発生するゲート絶縁膜の突き抜け破れ等の損傷を防止することができる。
【００２４】
この発明の請求項３記載の半導体装置の製造方法によれば、ドライエッチングで用いるエッチングガスは、ハロゲン系ガスとＮ2ガスを含む混合ガスであることが好ましい。すなわち、ハロゲン系ガスにＮ2ガスを添加すると、シリコン膜に対するエッチング中に揮発性の低い多結晶化層が一時的に生成され、Ｖ族の不純物が析出しているシリコン膜粒界部分に形成される溝部分を一時的に被覆保護しながらエッチングされてゆく。このようにすると、シリコン膜中に存在するＶ族不純物の濃度がシリコン膜の固溶度以上であって、Ｖ族不純物がシリコン膜粒界部分に過剰に析出している場合においても、シリコン膜粒界部分を起点として発生するゲート絶縁膜の突き抜け等の損傷を防止することができる。
【００２５】
この発明の請求項４記載の半導体装置の製造方法によれば、ドライエッチングで用いるエッチングガスは、ハロゲン系ガスとフロロカーボンガスを含む混合ガスであることが好ましい。すなわち、ハロゲン系ガスにフロロカーボンガスを添加すると、フロロカーボンガスの分解反応によって堆積性が大きく、自らの元素から成るフロロカーボン膜がシリコン膜表面に生成されることで、Ｖ族の不純物が析出しているシリコン膜粒界部分に形成される溝部分を被覆しながらエッチングされてゆく。その結果、同様にゲート絶縁膜の突き抜け等の損傷を防止することができる作用効果が得られる。
【００２６】
この発明の請求項５記載の半導体装置の製造方法によれば、ドライエッチングで用いるエッチングガスは、ハロゲン系ガスと希ガスを含む混合ガスであることが好ましい。すなわち、希ガスの希釈効果でプラズマ中に発生するハロゲン系ガスのラジカル量が減少するため、希ガスイオンのスパッタ作用という物理的作用が支配的にエッチングが進行することで、シリコン膜のエッチングレートはシリコン膜中のＶ族不純物の濃度に依存しなくなる。その結果、同様にゲート絶縁膜の突き抜け等の損傷を防止することができる作用効果が得られる。
【００２７】
請求項６では、希ガスは、Ｈｅガス、Ｎｅガス、Ａｒガス、ＸｅガスまたはＫｒガスであることが好ましい。
【００２８】
この発明の請求項７記載の半導体装置の製造方法によれば、ドライエッチングは、半導体基板を室温以下に冷却して行うので、エッチング中に生成される反応生成物の堆積性が増大し、反応生成物がＶ族の不純物が析出しているシリコン膜の粒界部分に形成される溝部分を被覆しながらエッチングされてゆく。その結果、同様にゲート絶縁膜の突き抜け等の損傷を防止することができる作用効果が得られる。
【００２９】
請求項８では、半導体基板を冷却する温度は、０℃以下であることが好ましい。
【００３０】
この発明の請求項９記載の半導体装置の製造方法によれば、半導体基板上にゲート絶縁膜を形成する工程と、ゲート絶縁膜上にアモルファスシリコン膜を堆積する工程と、アモルファスシリコン膜にＶ族の不純物を注入する工程と、Ｖ族の不純物が注入されたアモルファスシリコン膜上にマスクパターン層を形成する工程と、マスクパターン層をマスクとしてＶ族の不純物が注入されたアモルファスシリコン膜をドライエッチングする工程とを含むので、アモルファスシリコン膜中に存在するＶ族不純物の濃度がアモルファスシリコン膜の固溶度以上であっても、シリコン膜粒界部分を起点として発生するゲート絶縁膜の突き抜け等の損傷を防止することができる。この場合、Ｖ族の不純物を注入する工程およびシリコン系絶縁膜などマスク層を堆積する工程はいずれも、５５０℃よりも低い温度で行なう。その理由は、Ｖ族不純物の注入工程からシリコン膜のエッチングまでに加わる熱の温度が５５０℃よりも低いと、アモルファスシリコン膜が多結晶化しないので、シリコン膜の粒界形成を低減できるためである。
【００３１】
請求項１０では、Ｖ族の不純物が注入されたシリコン膜またはアモルファスシリコン膜をドライエッチングする工程は、少なくともゲート絶縁膜が露出する前のステップと露出した後のステップとで構成されるので、ゲート絶縁膜が露出する前のドライエッチングにおいて、シリコン膜またはアモルファスシリコン膜に対して過剰なエッチングが行われないようにすることができる。
【発明を実施するための最良の形態】
【００３２】
この発明の第１の実施形態の半導体装置の製造方法を図１〜図３に基づいて説明する。図１（ａ）〜（ｄ）及び図２（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【００３３】
第１の実施形態は、シリコンゲート構造体におけるシリコン膜の粒界部分に注入された不純物を析出させないようにするものである。
【００３４】
この場合、図１（ａ）に示すように、例えば熱酸化法により、シリコン等よりなる半導体基板１００の上に例えば３ｎｍの厚さを持つシリコン酸化膜よりなるゲート絶縁膜１０１を形成した後、例えばＣＶＤ法により、ゲート絶縁膜１０１の上に例えば１００ｎｍの厚さを持つシリコン膜１０２を堆積する。
【００３５】
次に、図１（ｂ）に示すように、ポリシリコン膜１０２上のＰチャンネルトランジスタのゲートを形成するべき第１の所定領域に第１のレジストパターン１０３を形成した後、イオン注入法により、ポリシリコン膜１０２に対して燐（Ｐ）等のＶ族の不純物１０４を例えば５×１０14／ｃｍ2のドーズ量で注入してｎ型ポリシリコン膜１０５を形成する。
【００３６】
次に、図１（ｃ）に示すように、第１のレジストパターン１０３をアッシング及び洗浄により除去した後、ポリシリコン膜１０２上の、Ｎチャンネルトランジスタのゲートを形成すべき第２の所定領域に第２のレジストパターン１０６を形成し、ポリシリコン膜１０２に対して、ホウ素（Ｂ）等のIII族の不純物１０７を例えば１×１０15／ｃｍ2のドーズ量で注入して、ｐ型ポリシリコン膜１０８を形成する。
【００３７】
次に、図１（ｄ）に示すように、ＣＶＤ法により、ｎ型ポリシリコン膜１０５及びｐ型ポリシリコン膜１０８の上に、例えば５０ｎｍの厚さを持つ酸化シリコン膜１０９を順次堆積する。
【００３８】
次に、図２（ａ）に示すように、酸化シリコン膜１０９の上に化学増幅型レジスト膜を形成した後、該化学増幅型レジスト膜に対してＫｒＦエキシマレーザ光を露光光とするリソグラフィを行なって、第３のレジストパターン１１０を形成する。
【００３９】
次に、図３に示す後述の誘導結合型プラズマエッチング装置を用いて、図２（ｂ）に示すように、酸化シリコン膜１０９に対して第３のレジストパターン１１０をマスクにエッチングを行なって、ハードマスク（マスクパターン層）となるパターン化された酸化シリコン膜１０９Ａを形成した後、第３のレジストパターン１１０をアッシング及び洗浄により除去する。尚、ハードマスクとしては、酸化シリコン膜１０９Ａに代えて、窒化シリコン膜又は酸窒化シリコン膜を用いてもよい。
【００４０】
次に、図２（ｃ）に示すように、ｎ型ポリシリシリコン膜１０５及びｐ型ポリシリコン膜１０８を、パターン化された酸化シリコン膜１０９Ａをマスクとして異方性エッチングし、パターン化されたｎ型ポリシリコン膜１０５Ａ及びパターン化されたｐ型ポリシリコン膜１０８Ａを形成する。こうしてパターン化された、ｎ型ポリシリコン膜１０５Ａよりなるｎ型のポリシリコンゲート電極１１１が形成されると共に、パターン化された、ｐ型ポリシリコン膜１０８Ａよりなるｐ型のポリシリコンゲート電極１１２が形成される。
【００４１】
図２（ｃ）の工程におけるエッチングでは、図３に示す誘導結合型プラズマエッチング装置を用いることができる。酸化シリコン膜１０９、ｎ型ポリシリシリコン膜１０５、ｐ型ポリシリコン膜１０８のエッチングに用いられる誘導結合型プラズマエッチング装置について説明しておく。
【００４２】
図３に示すように、接地されていると共に内壁がセラミック、アルミナ又は石英等の絶縁物で覆われたチャンバ１の上には、第１の高周波電源２から第１の高周波電力が印加される誘導コイル（上部電極）３が設けられており、該誘導コイル３に第１の高周波電力が印加されると、チャンバ１の内部に誘導結合プラズマが発生する。一方，チャンバ１の底部には、第２の高周波電源４から第２の高周波電力が印加される試料台（下部電極）５が設けられており、第２の高周波電力により試料台５に向かうイオンのエネルギーが制御される。尚、図示は省略しているが、試料台５の内部には、冷媒等によって試料台５の温度を−３０℃〜＋３０℃程度の範囲で制御する温度制御装置が設けられている。
【００４３】
チャンバ１には、エッチングガスがマスフローコントローラ（図示は省略している）を介して導入口（図示は省略している）から導かれると共に、チャンバ１の圧力はターボポンプ（図示は省略している）により０．１Ｐａ〜１０Ｐａ程度の範囲に制御される。
【００４４】
また、図２（ｃ）において、Ｖ族の不純物が注入されたシリコン膜１０５をドライエッチングする工程は、少なくともゲート絶縁膜１０１が露出する前のステップと露出した後のステップで構成される。以下、第１の実施形態におけるゲート電極を形成する際のエッチング条件を具体的に説明する。
【００４５】
(１)ｎ型ポリシリコン膜１０５およびｐ型ポリシリコン膜１０８表面に形成された自然酸化膜を除去する条件
圧力：０．４Ｐａ
第１の高周波電力：４００Ｗ（１３．５６ＭＨｚ）
第２の高周波電力：６０Ｗ（１３．５６ＭＨｚ）
Ｃｌ2ガスの流量：１００ｍｌ／ｍｉｎ
試料台の温度：２０℃
尚、エッチング時間は、自然酸化膜のエッチングレートを測定し、自然酸化膜を除去するのに必要な時間を設定する。
【００４６】
(２)ｎ型ポリシリコン膜１０５およびｐ型ポリシリコン膜１０８をゲート絶縁膜が露出するまでエッチングする条件
圧力：０．４Ｐａ
第１の高周波電力：４００Ｗ（１３．５６ＭＨｚ）
第２の高周波電力：２５Ｗ（１３．５６ＭＨｚ）
Ｃｌ2ガス流量：２０ｍｌ／ｍｉｎ
ＨＢｒガス流量：１００ｍｌ／ｍｉｎ
試料台の温度：２０℃
尚、エッチング時間はエッチング中のＳｉＣｌｘ又はＳｉＢｒｘの発光を計測することにより、自動終点判定で決定する。
【００４７】
(３)ｎ型ポリシリシリコン膜１０５及びｐ型ポリシリコン膜１０８をゲート酸化膜が露出した後にオーバーエッチングする条件
圧力：２．０Ｐａ
第１の高周波電力：４００Ｗ（１３．５６ＭＨｚ）
第２の高周波電力：５０Ｗ（１３．５６ＭＨｚ）
ＨＢｒガス流量：１００ｍｌ／ｍｉｎ
Ｏ2ガス流量：５ｍｌ／ｍｉｎ
試料台の温度：２０℃
尚、エッチング時間は、ｎ型ポリシリコン膜１０５およびｐ型ポリシリコン膜１０８のエッチングレートを測定し、残渣除去に最適な時間を設定する。
【００４８】
本発明の第１の実施の形態においては、ｎ型ポリシリシリコン膜１０５とするために比較的低い量でイオン注入し、燐１０４の濃度が５×１０19個／ｃｍ3としたこと、すなわちｎ型ポリシリシリコン膜１０５を構成する結晶中に溶け込むことができる限界値である固溶度の１×１０20個／ｃｍ3よりも小さい濃度になるようにしたことが特徴である。こうすることによって燐はほとんどすべてシリコン結晶中に拡散した状態で存在し、粒界部分に燐は析出しない。従って、ｎ型ポリシリコン膜１０５およびｐ型ポリシリコン膜１０８をゲート絶縁膜が露出する前のエッチングにおいて、ｎ型ポリシリシリコン膜１０５の粒界部分のエッチングが異常に速くなり溝が形成されることがなくなるため、溝部分を起点としてその下のゲート絶縁膜１０１の突き抜けを防止しつつポリシリコンゲート電極を形成することができる。
【００４９】
この発明の第２の実施形態の半導体装置の製造方法を図４に基づいて説明する。なお、第１の実施形態と共通する構成は図１〜図３を参照する。
【００５０】
第２の実施形態による製造方法は、図２（ｃ）において、Ｖ族の不純物が注入されたシリコン膜１０５をドライエッチングする工程は、少なくともゲート絶縁膜１０１が露出する前のステップと露出した後のステップで構成され、ゲート絶縁膜１０１が露出する前のステップは、シリコン膜１０５の局所的な過剰エッチングを抑制しながら行われる。この場合、ハロゲン系ガスとＮ2ガスを含む混合ガスを用いてｎ型ポリシリコン膜１０５およびｐ型ポリシリコン膜１０８をゲート絶縁膜１０１が露出する前までドライエッチングすることに特徴を有している。Ｎ型、Ｐ型ポリシリコンゲート電極を形成する工程フローは図１、図２と基本的には同じである。ｎ型ポリシリコン膜１０５およびｐ型ポリシリコン膜１０８上に形成された自然酸化膜の除去とゲート絶縁膜１０１が露出した後のオーバーエッチング条件については第１の実施形態と同様である。
【００５１】
従って、以下においては、ｎ型ポリシリコン膜１０５およびｐ型ポリシリコン膜１０８をゲート絶縁膜１０１が露出する前の条件についてのみ説明する。
【００５２】
そのエッチング条件は、
圧力：０．４Ｐａ
第１の高周波電力：４００Ｗ（１３．５６ＭＨｚ）
第２の高周波電力：２５Ｗ（１３．５６ＭＨｚ）
Ｃｌ2ガス流量：２０ｍｌ／ｍｉｎ
ＨＢｒガス流量：１００ｍｌ／ｍｉｎ
Ｎ2ガス流量：１０ｍｌ／ｍｉｎ
試料台の温度：２０℃
尚、エッチング時間はエッチング中のＳｉＣｌｘ又はＳｉＢｒｘの発光を計測することにより、自動終点判定で決定し、Ｎ2ガスの全エッチングガスに対する体積割合（流量比）が５％以上とする。
【００５３】
図４は、本実施の形態によるエッチング方法でｎ型ポリシリコン膜１５を、酸化シリコン膜から成るハードマスクパターン１９Ａをマスクにしてドライエッチングしている途中の状態を示す断面図である。ここで、ｎ型ポリシリコン膜１５中に存在する燐の濃度は、従来と同様ポリシリコン膜の固溶度以上であり、燐がシリコン膜粒界部分に析出している。ゲート酸化膜１１が露出する前のエッチングでハロゲン系ガス（例えばＣｌ2）に窒素を混合したガスを用いた場合、エッチング中に、（式１)の反応を経て、ｎ型ポリシリコン膜１５の表面部に、ＳｉＮｘよりなる揮発性の低い多結晶化層２６が生じる。
【００５４】
Ｓｉ＋Ｎ2＋Ｃｌ→ＳｉＮｘ＋ＳｉＣｌｙ……………………(式１)
シリコン膜に対するハロゲン系ガスによるエッチングでは、シリコン膜粒界部分に析出した燐の影響でシリコン膜粒界部分のエッチングレートが速くなり、シリコン粒界部分に溝が形成される。しかしながら、ハロゲン系ガスにＮ2ガスを添加すると、図４に示すように、シリコン膜に対するエッチング中に揮発性の低い多結晶化層２６が一時的に生成され、シリコン膜粒界部分にエッチングの初期に形成された溝部分を一時的に被覆保護しながら、多結晶化層２６とシリコン膜がエッチングされていくので、溝の増大が抑制される。このため、溝直下にあるゲート絶縁膜１１に突き抜け破れ等の損傷が発生しない用にすることができる。
【００５５】
このようにＮ2ガス添加による効果は大きいが、Ｎ2ガスの流量比が２０％を超えると、エッチング中に生成されるＳｉＮｘ等が過剰になるので、多量のパーティクルが発生する恐れがある。従って、パーティクルを発生させることなく、ゲート絶縁膜の突き抜け等の損傷を防止するためには、Ｎ2ガスの全エッチングガスに対する体積割合は５〜２０％であることが好ましい。また、第２の実施形態においては、ハロゲン系ガスとして、Ｃｌ2ガス、ＨＢｒがスを用いたが、その他のハロゲン系ガスを用いても同様の効果が得られることは言うまでもない。
【００５６】
この発明の第３の実施形態の半導体装置の製造方法について説明する。なお、第１の実施形態と共通する構成は図１〜図３を参照する。
【００５７】
第３の実施形態による製造方法は、図２（ｃ）において、第２の実施形態と同様にゲート絶縁膜１０１が露出する前のステップは、シリコン膜１０５の局所的な過剰エッチングを抑制しながら行われる。この場合、ハロゲン系ガスとフロロカーボンガスを含む混合ガスを用いてｎ型ポリシリコン膜１０５およびｐ型ポリシリコン膜１０８をゲート絶縁膜１０１が露出する前までドライエッチングすることに特徴を有している。Ｎ型、Ｐ型ポリシリコンゲート電極を形成する工程フローは図１、図２と基本的には同じである。またｎ型ポリシリコン膜１０５およびｐ型ポリシリコン膜１０８上に形成された自然酸化膜の除去とゲート絶縁膜１０１が露出した後のオーバーエッチング条件については第１の実施形態と同様である。
【００５８】
従って、以下においては、ｎ型ポリシリコン膜１０５およびｐ型ポリシリコン膜１０８をゲート絶縁膜１０１が露出する前の条件についてのみ説明する。ここではフロロカーボンガスとしてＣＦ4ガスを用いる。
【００５９】
エッチング条件は
圧力：０．４Ｐａ
第１の高周波電力：４００Ｗ（１３．５６ＭＨｚ）
第２の高周波電力：２５Ｗ（１３．５６ＭＨｚ）
Ｃｌ2ガス流量：２０ｍｌ／ｍｉｎ
ＨＢｒガス流量：１００ｍｌ／ｍｉｎ
ＣＦ4ガス流量：５ｍｌ／ｍｉｎ
試料台の温度：２０℃
尚、エッチング時間はエッチング中のＳｉＣｌｘ又はＳｉＢｒｘの発光を計測することにより、自動終点判定で決定する。
【００６０】
ｎ型ポリシリコン膜中に存在する燐の濃度が、従来と同様ポリシリコン膜の固溶度以上であり、燐がシリコン膜粒界部分に析出している場合について、本発明のようにゲート酸化膜が露出する前のポリシリコン膜エッチングでハロゲン系ガスにフロロカーボンガスを添加すると、フロロカーボンガスの分解反応によって堆積性が大きく、自らの元素から成るフロロカーボン膜がＮ型ポリシリコン膜表面に生成される。このフロロカーボン膜が、燐が析出しているシリコン膜粒界部分にエッチング初期に形成された溝部分を被覆しながら、このフロロカーボン膜とポリシリコン膜とがエッチングされてゆくので、溝の増大が抑制される。このように、シリコン膜粒界部分を起点としてその下のゲート絶縁膜の発生する突き抜け破れ等の損傷を防止することができる。
【００６１】
本エッチング条件では、ＣＦ4ガスの全エッチングガスに対する体積割合（流量比）を３％以上とすればｎ型ポリシリコン膜の粒界部分の溝形成を低減できる効果が顕著に発揮される。しかしながら、ＣＦ4ガスの体積割合が２０％以上になると、ＣＦ4ガスが分解して生成されるＦラジカルによるポリシリコン膜の過剰エッチングが生じてしまい、ポリシリコンゲートパターンにサイドエッチ等の加工不良が発生してしまう。従って、サイドエッチ等の加工不良を発生させること無く、ゲート絶縁膜１０１の突き抜け破壊等の損傷を防止するためには、ＣＦ4ガスの全エッチングガスに対する体積割合は３〜２０％であることが好ましい。
【００６２】
尚、第３の実施形態においては、ハロゲン系ガスとして、Ｃｌ2ガス、ＨＢｒがスを用いたが、その他のハロゲン系ガスを用いても同様の効果が得られることは言うまでもない。また、第３の実施形態においては、フロロカーボンガスとしてＣＦ4ガスを用いたが、これに代えて、ＣＨＦ3ガス、Ｃ4Ｆ8ガス、Ｃ2Ｆ6ガス又はＣＨ2Ｆ2ガスを用いても同様の効果が得られる。
【００６３】
この発明の第４の実施形態の半導体装置の製造方法を図５に基づいて説明する。なお、第１の実施形態と共通する構成は図１〜図３を参照する。
【００６４】
第４の実施形態は、図２（ｃ）において、第２の実施形態と同様にゲート絶縁膜１０１が露出する前のステップは、シリコン膜１０５の局所的な過剰エッチングを抑制しながら行われる。この場合、ハロゲン系ガスとＡｒなどの希ガスを含む混合ガスを用いてｎ型ポリシリコン膜１０５およびｐ型ポリシリコン膜１０８をゲート絶縁膜１０１が露出する前までドライエッチングすることに特徴を有している。Ｎ型、Ｐ型ポリシリコンゲート電極を形成する工程フローは図１、図２と基本的には同じである。ｎ型ポリシリコン膜１０５およびｐ型ポリシリコン膜１０８上に形成された自然酸化膜の除去とゲート絶縁膜１０１が露出した後のオーバーエッチング条件については第１の実施形態と同様である。
【００６５】
従って、以下においては、ｎ型ポリシリコン膜１０５およびｐ型ポリシリコン膜１０８をゲート絶縁膜１０１が露出する前の条件についてのみ説明する。尚、ここでは、希ガスとしてＡｒガスを用いる。
【００６６】
エッチング条件は、
圧力：０．４Ｐａ
第１の高周波電力：４００Ｗ（１３．５６ＭＨｚ）
第２の高周波電力：３５Ｗ（１３．５６ＭＨｚ）
Ｃｌ2ガス流量：５ｍｌ／ｍｉｎ
ＨＢｒガス流量：５０ｍｌ／ｍｉｎ
Ａｒガス流量：６０ｍｌ／ｍｉｎ
試料台の温度：２０℃
尚、エッチング時間はエッチング中のＳｉＣｌｘ又はＳｉＢｒｘの発光を計測することにより、自動終点判定で決定する。
【００６７】
図５は、ハロゲン系ガス（ここではＣｌ2ガス）とＡｒガスとの混合ガスの総流量が１００ｍｌ／ｍｉｎで一定の場合において、Ａｒガスの流量比及びポリシリコン膜への不純物の注入量を変化させたときにポリシリコン膜のエッチングレートがどのように変化するかを表すグラフである。図５の横軸はポリシリコン膜への不純物注入量を示し、縦軸はポリシリコン膜のエッチングレートを示している。また、パラメータとしてＡｒガスの流量比を示している。
【００６８】
図５より、Ａｒガスの流量比が増大するのに従って、ポリシリコン膜のエッチングレートがｎ型不純物の注入量に依存しなくなることが分かる。この現象は以下のように説明できる。すなわち、シリコン膜に対してハロゲン系ガスを用いるエッチングを行なうと、プラズマ中で発生するハロゲン系ガスのラジカルとシリコン膜との化学的な反応が支配的にエッチングが進行する。また、ハロゲン系ガスのラジカルとシリコン膜との化学的反応が支配的なエッチングでは、シリコン膜中のＶ族不純物の濃度が大きい（ｎ型の傾向が大きい）ほど、シリコン膜のエッチングレートが速くなる。この現象がハロゲン系ガスを用いたゲート酸化膜が露出する前のエッチングにおいて、シリコン膜粒界部分に溝を形成する。
【００６９】
これに対して、シリコン膜に対してハロゲン系ガスとＡｒのような希ガスとの混合ガスを用いるエッチングを行なうと、希ガスの希釈効果でプラズマ中に発生するハロゲン系ガスのラジカルの量が減少するため、希ガスイオンのスパッタ作用という物理的作用が支配的にエッチングが進行する。希ガスイオンのスパッタ作用という物理的作用が支配的なエッチングでは、シリコン膜のエッチングレートはシリコン膜中のＶ族不純物の濃度に依存しなくなる。
【００７０】
以上の実験結果に基づき、ｎ型ポリシリコン膜中に存在する燐の濃度が、従来と同様ポリシリコン膜の固溶度以上であり、燐がシリコン膜粒界部分に析出している場合について、前記のｎ型及びｐ型のポリシリコン膜１０５，１０８をゲート酸化膜が露出するまでのエッチングを行なったところ、Ａｒガスの流量比が２０％以上になると、ｎ型ポリシリコン膜１０５の粒界部分の溝形成を有効に低減できるので、ゲート絶縁膜の突き抜け破れ等の損傷が発生しなかった。このようにゲート酸化膜が露出する前のエッチングにハロゲン系ガスと希ガスとの混合ガスを用いると、シリコン膜粒界部分に溝が形成されなくなるので、シリコン膜粒界部分を起点として発生するゲート絶縁膜の突き抜け破れ等の損傷を防止することができる。
【００７１】
尚、第４の実施形態においては、ハロゲン系ガスとして、Ｃｌ2ガス、ＨＢｒガスを用いたが、その他のハロゲン系ガスを用いても同様の効果が得られる。また、第４の実施形態においては、希ガスとしては、Ａｒガスを用いたが、これに代えて、Ｈｅガス、Ｎｅガス、Ｘｅガス又はＫｒガスを用いても同様の効果が得られる。
【００７２】
この発明の第５の実施形態の半導体装置の製造方法について説明する。なお、第１の実施形態と共通する構成は図１〜図３を参照する。
【００７３】
第５の実施形態は、図２（ｃ）において、第２の実施形態と同様にゲート絶縁膜１０１が露出する前のステップは、シリコン膜１０５の局所的な過剰エッチングを抑制しながら行われる。この場合、半導体基板を冷却しながら、ｎ型ポリシリコン膜１０５およびｐ型ポリシリコン膜１０８をゲート絶縁膜１０１が露出する前までドライエッチングすることに特徴を有している。Ｎ型、Ｐ型ポリシリコンゲート電極を形成する工程フローは図１、図２と基本的には同じである。ｎ型ポリシリコン膜１０５およびｐ型ポリシリコン膜１０８上に形成された自然酸化膜の除去とゲート絶縁膜１０１が露出した後のオーバーエッチング条件については第１の実施形態と同様である。
【００７４】
従って、以下においては、ｎ型ポリシリコン膜１０５およびｐ型ポリシリコン膜１０８をゲート絶縁膜１０１が露出する前の条件についてのみ説明する。
【００７５】
エッチング条件は、
圧力：０．４Ｐａ
第１の高周波電力：４００Ｗ（１３．５６ＭＨｚ）
第２の高周波電力：２５Ｗ（１３．５６ＭＨｚ）
Ｃｌ2ガス流量：２０ｍｌ／ｍｉｎ
ＨＢｒがス流量：１００ｍｌ／ｍｉｎ
試料台の温度：−５℃
尚、エッチング時間はエッチング中のＳｉＣｌｘ又はＳｉＢｒｘの発光を計測することにより、自動終点判定で決定する。
【００７６】
この条件のように、ｎ型ポリシリコン膜中に存在する燐の濃度が、従来と同様ポリシリコン膜の固溶度以上であり、燐がシリコン膜粒界部分に析出している場合について、試料台の温度を低温化することにより、エッチング中に生成されるＳｉＣｌｘやＳｉＢｒｘのような反応生成物の堆積性が増大し、反応生成物がｎ型ポリシリコン膜１０５の粒界部分に形成される溝部分を被覆しながらエッチングされていくので、ｎ型ポリシリコン膜１０５の粒界部分に形成される溝増大を抑制することができる。試料台の温度を室温以下、特に０℃以下にすると、ｎ型ポリシリコン膜１０５の粒界部分の溝形成を低減できるので、ゲート絶縁膜の突き抜け等の損傷が発生しない。
【００７７】
この発明の第６の実施形態の半導体装置の製造方法を図６および図７に基づいて説明する。図６（ａ）〜（ｄ）及び図７（ａ）〜（ｃ）は本発明の第６の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【００７８】
本発明の第６の実施形態は、シリコンゲート電極材料をアモルファスシリコン膜とし、アモルファスシリコン膜へＶ族不純物注入してからシリコンゲート構造のパターン形成するためのドライエッチングまでの間に加わる熱の温度を規定するものである。
【００７９】
まず、図６（ａ）に示すように、例えば熱酸化法により、シリコン等よりなる半導体基板２００の上に例えば３ｎｍの厚さを持つシリコン酸化膜よりなるゲート絶縁膜２０１を形成した後、例えばＣＶＤ法により、ゲート絶縁膜２０１の上に例えば１００ｎｍの厚さを持つアモルファスシリコン膜２０２を堆積する。
【００８０】
次に、図６（ｂ）に示すように、アモルファスシリコン膜２０２上のＰチャンネルトランジスタが形成される第１の所定領域に第１のレジストパターン２０３を形成した後、イオン注入法により、アモルファスシリコン膜２０２に燐（Ｐ）等のＶ族の不純物２０４を例えば５×１０16／ｃｍ2のドーズ量で注入して、ｎ型アモルファスシリコン膜２０５を形成する。このとき、ｎ型アモルファスシリコン膜２０５中の不純物濃度は限界値（固溶度）である１×１０20個／ｃｍ3よりも大きくなっている。
【００８１】
次に、図６（ｃ）に示すように、第１のレジストパターン２０３をアッシング及び洗浄により除去した後、アモルファスシリコン膜２０２上のＮチャンネルトランジスタを形成する第２の所定領域に第２のレジストパターン２０６を形成し、アモルファスシリコン膜２０２にホウ素（Ｂ）等のIII族の不純物２０７を例えば３×１０15／ｃｍ2のドーズ量で注入して、ｐ型アモルファスシリコン膜２０８を形成する。
【００８２】
次に、図６（ｄ）に示すように、プラズマＣＶＤ法により、ｎ型アモルファスシリコン膜２０５及びｐ型アモルファスシリコン膜２０８の上に、例えば５０ｎｍの厚さを持つ酸化シリコン膜２０９を堆積する。このとき酸化シリコン膜２０９はプラズマＣＶＤ法により堆積されるため、酸化シリコン膜２０９を堆積する際に半導体基板２００に加わる熱の温度は、ｎ型及びｐ型のアモルファスシリコン膜２０５，２０８が多結晶化する温度である５５０℃よりも低い。次に、図７（ａ）に示すように、酸化シリコン膜２０９の上に化学増幅型レジスト膜を形成した後、該化学増幅型レジスト膜に対してＫｒＦエキシマレーザ光を露光光とするリソグラフィを行なって、第３のレジストパターン２１０を形成する。
【００８３】
次に、図３に示した誘導結合型プラズマエッチング装置を用いて、図７（ｂ）に示すように、酸化シリコン膜２０９に対して第３のレジストパターン２１０をマスクにエッチングを行なって、ハードマスク（マスクパターン層）となるパターン化された酸化シリコン膜２０９Ａを形成した後、第３のレジストパターン２１０をアッシング及び洗浄により除去する。尚、ハードマスクとしては、パターン化された酸化シリコン膜２０９Ａに代えて、パターン化された窒化シリコン膜又は酸窒化シリコン膜を用いてもよい。
【００８４】
次に、図３に示す同じ誘導結合型プラズマエッチング装置を用いて、図７（ｃ）に示すように、ｎ型アモルファスシリコン膜２０５及びｐ型アモルファスシリコン膜２０８に対して、パターン化された酸化シリコン膜２０９Ａを用いて異方性エッチングを行なって、パターン化されたｎ型アモルファスシリコン膜２０５Ａ及びパターン化されたｐ型アモルファスシリコン膜２０８Ａを形成する。
【００８５】
第６の実施形態によると、ｎ型アモルファスシリコン膜２０５、ｐ型アモルファスシリコン膜２０８を形成する工程とハードマスクとなるパターン化された酸化シリコン膜２０９Ａを形成する工程、ｎ型アモルファスシリコン膜２０５Ａ及びｐ型アモルファスシリコン膜２０８Ａを形成する工程は、いずれも、５５０℃よりも低い温度で行なわれるため、ｎ型アモルファスシリコン膜２０５Ａは多結晶化せず粒界の成長が抑制され、燐（Ｐ）の析出も抑制される。このため、ゲート絶縁膜が露出する前のｎ型及びｐ型のアモルファスシリコン膜２０５，２０８をエッチングするステップにおいて、ｎ型アモルファスシリコン膜２０５の特定部位に溝が形成されないので、溝を起点とするゲート絶縁膜２０１の突き抜け破れを発生させることなく、ポリシリコンゲート電極を形成することができる。
【００８６】
ところで、本発明の各実施形態においては、図３に示すＩＣＰ（InductiveCoupledPlasma）方式のドライエッチング装置を用いたが、これに代えて、例えばＲＩＥ（ReactiveIonEtching)方式、ＥＣＲ（ElectronCyclotronResonance）方式等のプラズマ源を搭載するドライエッチング装置を用いても同様の効果が得られる。
【産業上の利用可能性】
【００８７】
本発明に係る半導体装置の製造方法は、ｎ型シリコン膜およびｐ型シリコン膜をゲート絶縁膜が露出する前までドライエッチングする工程において、ｎ型シリコン膜に対する局所的な過剰エッチングを抑制しながら行なわれるため、ｎ型シリコン膜の下にあるゲート絶縁膜の突き抜け等の損傷を防止することができる効果を有し、一層の高速化及び低消費電力化が要求される半導体デバイスとして有用である。
【図面の簡単な説明】
【００８８】
【図１】本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図２】本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図３】エッチング装置の概略断面図
【図４】本発明の第２の実施形態においてシリコン膜粒界部分を起点として発生するゲート絶縁膜の突抜け等の損傷を防止できる現象を説明する断面図である。
【図５】本発明の第４の実施形態においてＡｒガスの流量比及びポリシリコン膜への不純物の注入量と、ポリシリコン膜のエッチングレートとの関係を示す図である。
【図６】本発明の第６の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図７】本発明の第６の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図８】従来の半導体装置の製造方法の各工程を示す断面図である。
【図９】従来のゲート絶縁膜に突き抜け破れが発生する現象を説明する断面図である。
【符号の説明】
【００８９】
１  チャンバ
２  第１の高周波電源
３  誘導コイル
４  第２の高周波電源
５  試料台
１０  半導体基板
１１  ゲート絶縁膜
１２  ポリシリコン膜
１３  第１のレジストパターン
１４  Ｖ族の不純物
１５  ｎ型ポリシリコン膜
１５Ａ  パターン化されたポリシリコン膜
１６  第２のレジストパターン
１７  III族の不純物
１８  ｐ型ポリシリコン膜
１８Ａ  パターン化されたポリシリコン膜
１９  酸化シリコン膜
１９Ａ  パターン化された酸化シリコン膜
２０  第３のレジストパターン
２１  ｎ型ポリシリコンゲート電極
２２  ｐ型ポリシリコンゲート電極
２３  ポリシリコン粒界部分
２４  ｎ型ポリシリコン膜に形成される溝
２５  ゲート絶縁膜の突き抜け
２６  反応性生物から形成される多結晶層
１００  半導体基板
１０１  ゲート絶縁膜
１０２  ポリシリコン膜
１０３  第１のレジストパターン
１０４  Ｖ族の不純物
１０５  ｎ型ポリシリコン膜
１０５Ａ  パターン化されたポリシリコン膜
１０６  第２のレジストパターン
１０７  III族の不純物
１０８  ｐ型ポリシリコン膜
１０８Ａ  パターン化されたポリシリコン膜
１０９  酸化シリコン膜
１０９Ａ  パターン化された酸化シリコン膜
１１０  第３のレジストパターン
１１３  ｎ型ポリシリコンゲート電極
１１４  ｐ型ポリシリコンゲート電極
２００  半導体基板
２０１  ゲート絶縁膜
２０２  アモルファスシリコン膜
２０３  第１のレジストパターン
２０４  Ｖ族の不純物
２０５  ｎ型アモルファスシリコン膜
２０５Ａ  パターン化されたｎ型アモルファスシリコン膜
２０６  第２のレジストパターン
２０７  III族の不純物
２０８  ｐ型アモルファスシリコン膜
２０８Ａ  パターン化されたｐ型アモルファスシリコン膜
２０９  酸化シリコン膜
２０９Ａ  パターン化された酸化シリコン膜
２１０  第３のレジストパターン
【図１】
2005223075.tif 000003
【図２】
2005223075.tif 000004
【図３】
2005223075.tif 000005
【図４】
2005223075.tif 000006
【図５】
2005223075.tif 000007
【図６】
2005223075.tif 000008
【図７】
2005223075.tif 000009
【図８】
2005223075.tif 000010
【図９】
2005223075.tif 000011