(57)【要約】【発明の課題】  シリコン基板上のＭＯＳＦＥＴにおいて、非常に薄い厚みを有し、膜質の高い均一性を有し、より高い誘電率を有する誘電体膜を堆積する方法を提供すること。【解決手段】  この方法は、ウェハー２２のドープシリコン層またはドープシリコン化合物層の上に高誘電率誘電体膜を堆積することである。この方法は、特定元素（Ａ）を窒化してシリコン層上に窒化膜（ＡxＮy）を形成する第１ステップであって、当該窒化膜（ＡxＮy）における特定元素（Ａ）と窒素（Ｎ）がｘとｙの間で所定割合の関係を有する上記第１ステップと、当該窒化膜を酸化雰囲気において酸化して酸化かつ窒化された誘電体膜（ＡＯＮ）を形成する第２ステップとから構成される。【選択図】      図２
2005340721.tif 000002
【特許請求の範囲】
【請求項１】
基板のドープシリコン層またはドープシリコン化合物層に高誘電率誘電体膜を堆積する方法であり、
特定元素（Ａ）を窒化して前記シリコン層上に窒化膜（ＡxＮy）を形成する第１ステップであって、前記窒化膜（ＡxＮy）で前記特定元素（Ａ）と前記窒素（Ｎ）との間でｘとｙは所定割合の関係を有する前記第１ステップと、
前記窒化膜を酸素雰囲気で酸化し、酸化かつ窒化された前記誘電体膜（ＡＯＮ）を形成する第２ステップ、
を含む高誘電率誘電体膜を堆積する方法。
【請求項２】
前記特定元素は、元素周期表の３族、４族、または５族に属するいずれかの元素である請求項１記載の高誘電率誘電体膜を堆積する方法。
【請求項３】
前記窒化膜（ＡxＮy）における前記特定元素（Ａ）と前記窒素（Ｎ）は、ｙがそのストチオメトリック値（stochiometric value）よりも小さいという関係を有する請求項１記載の高誘電率誘電体膜を堆積する方法。
【請求項４】
前記特定元素（Ａ）はハフニウム（Ｈｆ）である請求項２記載の高誘電率誘電体膜を堆積する方法。
【請求項５】
前記窒化膜（ＨｆxＮy）で前記ハフニウム（Ｈｆ）と前記窒素（Ｎ）はｘ＝１に対して０＜ｙ＜１．５の関係を有する請求項４記載の高誘電率誘電体膜を堆積する方法。
【請求項６】
前記第２ステップでの酸化プロセスは４００〜１０００℃の温度範囲に含まれる特定温度で熱的アニールプロセスによって実行される請求項１〜５のいずれか１項に記載の高誘電率誘電体膜を堆積する方法。
【請求項７】
膜堆積のために反応性スパッタリング法が用いられる請求項１〜６のいずれか１項に記載の高誘電率誘電体膜を堆積する方法。
【請求項８】
前記シリコン層上にＳｉＯ2層、ＳｉＮ層、およびＳｉＯＮ層のいずれかが設けられ、前記第２ステップで他の高誘電率誘電体膜（ＡＯＮ）が堆積する請求項１記載の高誘電率誘電体膜を堆積する方法。
【請求項９】
前記第１ステップでの窒化プロセスのために供給される窒素ガス（Ｎ2）の流速は１〜１５sccmの範囲に含まれるいずれかの値である請求項１記載の高誘電率誘電体膜を堆積する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は高誘電率誘電体膜を堆積する方法に関し、特に、基板でのシリコン層で非常に薄くかつ均一な厚みを有する各種の酸化膜または窒化膜のごとき高誘電率誘電体膜を堆積する方法に関する。
【背景技術】
【０００２】
シリコン基板上にＭＯＳＦＥＴデバイスを製作することにおいて、例えばＳｉＯ2よりも相当に高い誘電率を備えた誘電体物質の非常に薄い膜を成膜することは、将来の半導体デバイスにとって非常に重要である。ＭＯＳＦＥＴにおいて薄いより高い誘電率誘電体膜が例えばゲート絶縁層として使用されている。詳しくは、高誘電率誘電体物質は２つの異なる応用においてその使用が期待されている。第１の応用は、ＣＭＯＳトランジスタゲート誘電体でＳｉＯ2、ＳｉＯＮ、およびＳｉ3Ｎ4の誘電体物質を現在広く用いることに置き換えることである。第２の応用は、特に、液晶表示パネルのためのより高い容量を有するキャパシタを作ることである。
【０００３】
現在、高誘電率誘電体物質を成膜することに関して２つの基本的技術が存在する。第１の方法は化学的気相成長（ＣＶＤ）であり、第２の方法は物理的気相成長（ＰＶＤ）である。
【０００４】
たとえＣＶＤ方法により膜を堆積することにおいて多くの異なる技術があるとしても、基本的に、産業上では唯一２つの方法が広く応用されている。
第１の技術において、化学的プリカーサー、好ましくは金属有機複合物がプラズマまたは熱的エネルギによって分解され、そして適当なガスと反応して、望ましいより高い誘電率を有する誘電体物質を作る。この技術は通常ＭＯ−ＣＶＤ技術と呼ばれている。
第２の方法において、２つの化学的媒介物が基板に対して導入され、それは各ガス導入の間でタイムブレークを交互に作りながら導入される。当該タイムブレークの間、第１に導入されたガスは基板の表面に吸収された分子を除いて排気される。第２の媒介物が導入されるとき、それは当該表面に吸収された第１ガスの分子と反応し、誘電体膜を形成する。それから、残存する過剰なガスは、次のガス投入に至るまでのタイムブレークの間に排気される。この技術は、原子層堆積（ＡＬＤ）技術と呼ばれている。
【０００５】
ＣＭＯＳ応用におけるゲート絶縁体としてシリコン基板上に高誘電率誘電体膜を堆積することにおいて、２つの基本的な要求が存在する。第１の要求は、当該膜は非常に薄いものでなければならないということである。例えば、将来のＣＭＯＳデバイスの大部分は物理的な厚みが３ｎｍよりも小さいという膜を必要とする。第２の要求は、当該膜の厚みが、例えば１％（１σ）よりも小さいものであり、非常に均一であるということである。これらの膜は非常に薄いので、不均一性が僅かでもあるとこの膜は電気的特性、例えば容量や漏れ電流などに重大な変化を与える。これらの２つの基本的要求に関連して上記成膜技術の欠点が議論される。
【０００６】
従来の技術の１つとして、例えば反応性スパッタリング方法またはＣＶＤを用いてシリコン層上に直接に高誘電体酸化膜を堆積する方法を開示する特許文献１が存在する。この方法は、高い誘電体または絶縁体のごとき、高誘電率酸化膜の特性を損なうことなくシリコン層上に直接に高誘電体酸化膜を形成するための方法が提案されている。前述した従来の方法によれば、第１に、高誘電率窒化膜がシリコン層の上に形成され、その後、高誘電率窒化膜は、酸化されることによって高誘電率酸化膜になるように変化する。
【特許文献１】特開平１１−１６８０９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の課題は次の通りである。シリコン基板上のＭＯＳＦＥＴでゲート絶縁層として用いられる非常に薄い誘電体膜を製作する時、より高い誘電率を備えた均一な誘電体膜が成膜されることが必要とされる。
【０００８】
本発明の目的は、シリコン基板上のＭＯＳＦＥＴにおいて、非常に薄い厚みを有し、膜質の高い均一性を有し、より高い誘電率を有する誘電体膜を堆積する方法を提供することにある。
【課題を解決するための手段】
【０００９】
本発明に係る高誘電率誘電体膜を堆積する方法は、上記目的を達成するため、次のように構成される。
【００１０】
基板のドープシリコン層またはドープシリコン化合物層の上に高誘電率誘電体膜を堆積する方法は、特定元素（Ａ）を窒化してシリコン層上に窒化膜（ＡxＮy）を形成する第１ステップであって、当該窒化膜（ＡxＮy）における特定元素（Ａ）と窒素（Ｎ）がｘとｙの間で所定割合の関係を有する上記第１ステップと、当該窒化膜を酸化雰囲気において酸化して酸化かつ窒化された誘電体膜（ＡＯＮ）を形成する第２ステップを含んで構成される。
【００１１】
前述の方法において、好ましくは、特定元素（Ａ）は元素の周期表の３族、４族、または５族に属するいずれかの元素である。
【００１２】
前述の方法において、好ましくは、窒化膜（ＡxＮy）で特定元素（Ａ）と窒素（Ｎ）はｙがそのストチオメトリック値（stochiometric value）よりも小さいという関係を有する。
【００１３】
前述の方法において、好ましくは、特定元素（Ａ）はハフニウム（Ｈｆ）である。
【００１４】
前述の方法において、好ましくは、窒化膜（ＨｆxＮy）におけるハフニウム（Ｈｆ）と窒素（Ｎ）は０＜ｙ＜１．５、ｘが１の時という関係を有する。
【００１５】
前述の方法において、好ましくは、第２ステップでの酸化プロセスは４００〜１０００℃の温度範囲に含まれる特定温度を有する熱的アニールプロセスによって実行される。
【００１６】
前述の方法において、好ましくは反応性スパッタリング方法が膜堆積に用いられる。
【００１７】
前述の方法において、好ましくは、ＳｉＯ2層、ＳｉＮ層、ＳｉＯＮ層のいずれかが最初にシリコン層上に設けられ、それから高誘電率誘電体膜（ＡＯＮ）を堆積する。
【００１８】
前述の方法において、好ましくは、第１ステップでの窒化プロセスのために供給される窒素ガス（Ｎ2）の流速は１〜１５sccmの範囲に含まれるいずれかの値である。
【発明の効果】
【００１９】
本発明によれば、ＰＶＤおよび熱的アニーリングプロセスによって非常に薄いかつ非常に均一な誘電体膜を堆積することにおいて新技術が提供され、当該新技術では膜はプラズマによって誘導されるダメージを受けない。この技術によれば、ＥＯＴ（equivalent oxide thickness：等価酸化物厚み）＜１ｎｍ、かつ漏れ電流が１０-1Ａ／cm2よりも小さいという特性を有する高誘電率誘電体膜を作製するということが示される。
【発明を実施するための最良の形態】
【００２０】
以下に、添付した図面を参照して好適な実施形態を説明する。当該実施形態の説明を通して本発明の詳細が明らかにされる。
［実施形態１］
【００２１】
図１〜図６を参照して本発明の第１実施形態が説明される。一例としてＰＶＤ処理チャンバ１０の概略構成図が図１に示される。本発明による高誘電率誘電体膜を堆積する方法は、当該ＰＶＤ処理チャンバでＭＯＳＦＥＴ用ゲート電極を作るためのシリコンウェハー上にゲート絶縁層を作るために、実行される。
【００２２】
最初に、ＰＶＤ処理チャンバ１０の構造が説明される。この処理チャンバ１０は、ウェハーホルダ１１、いわゆるカソードと呼ばれる、平板形状を有するターゲット１２、側壁１３、トッププレート１４、ボトムプレート１５、排気ポート１６、およびガス導入部１７から構成されている。ターゲット１２の代表的材料は好ましくはハフニウム（Ｈｆ）である。ターゲット１２は、絶縁支持プレート１８を介して、傾斜姿勢で、処理チャンバ１０の壁またはプレート（１３，１４）に固定されている。ターゲット１２は、絶縁支持プレート１８によって処理チャンバ１０のその他の部分から電気的に絶縁されている。
【００２３】
ターゲット１２の上側または横側では、回転可能な支持プレート２０に固定されたマグネット配列１９が存在する。支持プレート２０は、図示されていない駆動機構を有している。参照番号２０ａは回転軸を示している。装置が作動している間、マグネット配列１９は、駆動機構の中に含まれる電気モータによって回転させられる。マグネット配列１９のための電気モータおよび回転機構は図１に示されていない。
【００２４】
前述したターゲット１２は、ＤＣ電源２１からプラズマを生成するためのＤＣ電力が供給される。ＤＣ電力を用いることは本質的なことではない。ＤＣ電力の代わりにｒｆ（交流）電力をプラズマを発生させるために用いることもできる。
【００２５】
ターゲット１２は、好ましくは、９９．９９％の純度を有するハフニウム（Ｈｆ）によって作られている。ターゲット１２はウェハーホルダ１１の上に配置されたウェハーまたは基板２２に対して好ましい所定の角度をもって配置されている。再び、ウェハーホルダ１１の軸１１ａとターゲット１２の軸１２ａは平行ではなく、所定の角度（α）にて交差するようになっている。２つの軸１１ａと軸１２ａは同じ平面内に存在する。これらの２つの軸１１ａと軸１２ａの間の角度（α）は９０°よりも小さく、代表的にはおよそ４５°である。
【００２６】
ウェハーホルダ１１は、ウェハー２２上での膜堆積の間、およそ６０ｒｐｍ等の回転速度で回転させられている。回転速度は重要なことではなく、広い範囲、例えば１０〜５００ｒｐｍの範囲で変化させることができる。ウェハーホルダの回転機構は図において示されていない。
【００２７】
次に、前述したＰＶＤ処理チャンバで実行されるウェハー２２上に高誘電率誘電体膜を堆積する方法またはプロセスが図２を参照して詳細に説明される。
【００２８】
高誘電率誘電体膜は、ドープシリコン（ｐ−Ｓｉ，ｎ−Ｓｉ）またはドープシリコン化合物（ドープされたＳｉＧｅ。例えば、ｐ−ＳｉＧｅ，ｎ−ＳｉＧｅ）のウェハー２２の表面上に形成される。高誘電率誘電体膜は、ウェハー２２の上に作製れたＣＭＯＳデバイスにおけるＭＯＳＦＥＴのゲート誘電体層に用いられる。それは、ＳｉＯ2の誘電率よりも大きな、より高い誘電率を有する非常に薄い誘電体膜である。
【００２９】
プロセスガスとして、ＡｒまたはＮ2が、ガス導入部１７を経由して処理チャンバ１０の中に導入される。処理チャンバ１０の内部圧力は好ましくは０．５Ｐａよりも低く維持されている。Ｈｆターゲット１２にＤＣ電力を与えることによってスパッタリングが実行される。
【００３０】
Ｈｆターゲット１２を用いてスパッタリングを実行する時、処理チャンバ１０は予め窒素（Ｎ2）／アルゴン（Ａｒ）の混合ガスが導入されている。ＰＶＤ処理チャンバ１０の中にはＮ2の原子が存在するので、スパッタされた原子Ｈｆは窒素のラジカル／イオンと反応してウェハー２２の表面上にＨｆＮ（窒化ハフニウム）の膜または層を形成する。ウェハー２２の基礎となる物質はシリコンである。当該ＨｆＮ膜はドープされたシリコン層またはＳｉＧｅなどの上に形成される。
【００３１】
Ｈｆを基礎とする高誘電率誘電体膜を形成する手順は次の通り進行する。
【００３２】
（１）：  ウェハー（前述のウェハー２２）は希釈化されたＨｆ溶液によって洗浄され、元々存在したシリコン酸化物を除去する（ステップＳ１）。
（２）：  当該ウェハーを乾燥する（ステップＳ１）。
（３）：  反応性スパッタリング技術によってウェハー上にＨｆＮ膜を堆積する（ステップＳ２）。
（４）：  約１％の含有率で酸素を含むほとんどが不活性ガスまたはＮ2である環境で４００℃を越える高い温度でウェハーをアニールする（ステップＳ３）。
【００３３】
最初、ウェハーは希釈されたＨＦ溶液で洗浄され、ウェハー表面上における元々存在する酸化物と他の汚れを除去し、乾燥する（ステップＳ１）。第２に、ＨｆＮ膜をウェハー表面上に反応性スパッタ成膜技術によって堆積する（ステップＳ２）。当該ＨｆＮの堆積に関して前述したＰＶＤ処理チャンバ１０が用いられる。第３に、ウェハーは４００℃を越えるより高い温度で熱的アニールを受ける（ステップＳ３）。当該アニールの時の圧力は重要な事項ではなく、数トール（Torr）の圧力から大気圧まで変化させることができる。当該アニールのガス環境はほとんど不活性ガスまたはＮ2ガスであり、約１％の酸素を含むものである。当該アニールプロセスによってＨｆＮ膜は酸化され、ＨｆＮ膜は高誘電率誘電体膜としてのＨｆＯＮ膜に変化する。
【００３４】
非常に薄くかつゲート誘電体として用いられる高誘電率誘電体膜をＨｆターゲット１２を用いて堆積または形成する上記プロセスにおいて、窒化膜（ＨｆxＮy）におけるハフニウム（Ｈｆ）と窒素（Ｎ）はｘ＝１に関して０＜ｙ＜１．５という関係を有している。
【００３５】
前述した膜の準備の後、ＴａＮ膜がゲート電極としてＨｆＮ膜の上に成膜され、ウェハー２２上で金属酸化半導体（ＭＯＳ）キャパシタを形成するようにパターン化されかつエッチングされる。これらのＭＯＳキャパシタのＣＶ（容量・電圧）特性およびＩＶ（電流・電圧）特性を検査し、等価酸化物厚み（equivalent oxide thickness：ＥＯＴ）および漏れ電流を評価した。
【００３６】
前述した装置構成によれば、２００ｍｍまたは３００ｍｍの直径のウェハーの上に全体に渡って極めて均一な膜を作る。図３は２００ｍｍウェハー上での当該ＨｆＮ膜の均一性を示す。図３（Ａ）は膜の厚みを示すウェハーの平面図であり、図３（Ｂ）は当該膜の規格化された抵抗値を示す直径ラインにおける縦方向の図である。膜の厚みは、直径１８０ｍｍの円形表面領域の全面で分散して設定した４９点で測定され、その標準偏差（σ）は０．９５％として概算された。標準偏差は膜の非均一性を表している。図３において、参照番号２３は均一性の等高線を示し、参照番号２４は抵抗値データによって形成された特性線を示す。
【００３７】
図４および図５は、先に説明した手順で得られた、準備されたハフニウム酸化窒化膜（ＨｆＯＮ）に関する電気的データを示している。それらのＨｆＯＮ膜は次のようなプロセスパラメータおよび膜パラメータで堆積されたものである。
【００３８】
圧力              ０．０１９Ｐａ
Ａｒガス流速      ２０sccm
Ｎ2ガス流速       ６sccm
ＤＣ電力          ３００Ｗ
成膜速度          ２．４ｎｍ／分
成膜時間          １２．５秒
ＨｆＮ膜厚み      ０．５ｎｍ
ＨｆＮ膜抵抗値    ５１６μ／Ωｃｍ
ＨｆＮ膜均一性    ０．９５％（１σ）
【００３９】
図４および図５は、それぞれ、準備された膜のＣＶ特性およびＩＶ特性を示す。この場合において、熱的アニール前の元々のＨｆＮ膜の厚みは０．５ｎｍである。熱的アニールは、Ｎ2およびＯ2（〜１％）の混合ガスで、大気圧の下で、６００℃の温度で、３０秒間実行される。堆積されたＨｆＮは低い抵抗値を有し、金属的な特性を示す。ＨｆＮ膜の抵抗値特性は、当該膜の窒素の含有量で変化する。図６は、処理チャンバ１０の中に導入される窒素の流速の関数としてＨｆＮ抵抗値特性の変化を示す。
【００４０】
図４および図５に示されるように、熱的アニールの処理後、結果として生じる膜（ＨｆＯＮ）は誘電体の特性を示す。結果としての膜は非常に薄い厚みを有した高誘電率誘電体膜になる。それ故に、熱的アニールの間に、ＨｆＮ膜は酸素と反応して前述の条件を満足しＨｆＯＮを形成する（分子的な窒素は６００℃ではＨｆＮと反応しない）。
【００４１】
再び、Ｓｉ／ＨｆＮ境界面において、ＳｉはＨｆＯＮ膜を通り抜けて到来する酸素と反応し、非常に薄いＳｉＯ層を形成する。より高い温度でＨｆとＳｉは境界面の近傍で合成され、ＨｆＳｉＯＮを形成する。従って、結果として生じる膜はＨｆＯＮ、ＨｆＳｉＯＮ、およびＳｉＯを含む。図４および図５に示される膜に関して、概算されたＥＯＴおよび漏れ電流は、それぞれ、０．９５ｎｍおよび０．０３Ａ／ｃｍ-2である。漏れ電流は−１．２ボルト（Ｖ）で概算され、それは−０．２ボルトのＶfb（フラットバンド電圧）から−１ボルトのより低い電圧である。
【００４２】
Ｓｉの酸化の程度とＳｉおよびＨｆの混合の程度とは、アニ−ルの温度および時間に依存する。初期のＨｆＮの厚みに依存して、最も低いＥＯＴおよび／または最も低い漏れ電流を得るために最適なアニ−ル温度とアニール時間が見出されなければならない。
【００４３】
膜堆積のプロセスの間、Ｈｆターゲット１２の中心とウェハーホルダ１１との間の垂直な距離は３００ｍｍである。ＤＣ電力によって生成されるプラズマは基本的に強い磁界によってＨｆターゲット１２の近傍に閉じ込められる。これらの２つの理由に基づいて、ウェハー表面上におけるプラズマ密度は無視できる程度により小さいものである。このように、前述した装置構成を用いた膜の堆積はリモートプラズマによる成膜として考えることができる。これらの事実のため、ウェハー２２上に堆積する膜はプラズマによって誘導されるダメージを受けることはない。このことは、さらに、膜に対するプラズマ誘導ダメージの証拠が見出されないＣＶ測定およびＩＶ測定によって確認される。
【００４４】
第１実施形態の変形例として、上記のハフニウム（Ｈｆ）の代わりに、ゲート誘電体を得ることにおける初期の膜として、他の金属または金属窒化物を用いることができる。他の金属は元素の周期表の３族、４族、または５族に属する特定の元素である。特定の元素に関するいくつかの例としては、Ｚｒ，Ｌａ，Ｔｉ，Ｔａ等のものである。当該特定の元素を一般的にシンボル“Ａ”で示す場合に、堆積した窒化物質はＡxＮyとして表現される。この場合において、窒化膜（ＡxＮy）における特定の元素（Ａ）と窒素（Ｎ）はｘとｙの間で予め定められた割合関係を有している。具体的にｙは窒化膜（ＡxＮy）に関してそのストチオメトリック値（stochiometric value）よりも小さいものとなっている。
【００４５】
同様にまた金属ゲートとして濃密にドープされたポリシリコンを用いることができる。さらに、１つのタイプの物質の代わりに、金属ゲートとして異なる金属／金属窒化物の組合せを用いることも可能である。金属ゲート物質のタイプに依存して、フラットバンド電圧はシフトし、作製されたＭＯＳデバイスの金属ゲートの仕事関数は変化する。
［実施形態２］
【００４６】
次に本発明の第２実施形態を説明する。第２実施形態の特徴は膜の準備手順にある。第２実施形態における膜の準備手順は次の通りである。
【００４７】
（１）：  ウェハーは希釈されたＨＦ溶液において洗浄され、元々のシリコン酸化物を除去する。
（２）：  ウェハーを乾燥する。
（３）：  ＮＨ3のガス雰囲気で５００℃を越えて熱アニ−ルする。
（４）：  反応性スパッタリング技術においてＨｆＮを堆積する。
（５）：  約１％の含有率の酸素を含むほとんどが不活性ガスまたはＮ2の雰囲気において４００℃を越えるより高い温度でウェハーをアニールする。
【００４８】
第２実施形態においてＨｆＮ膜の成膜前における初期のウェハーの準備のみが第１実施形態に比較して変更される。上で説明したように、ウェハーは希釈化されたＨＦ溶液での洗浄の後であってＨｆＮの成膜前に、ＮＨ3のガス雰囲気で熱的アニールを受ける。このアニールプロセスの間、シリコン窒化物（ＳｉＮx）の薄い層がウェハー表面上に形成される。代表的に、アニール時間とアニール温度は、１ｎｍの厚みよりもより小さい厚みのシリコン窒化物膜を有するように制御される。しかしながら、このことは重要な要求ではない。このシリコン窒化物層は、その後の成膜アニールの間、Ｓｉウェハー２２への酸素の拡散を抑制する。Ｓｉウェハー２２への酸素の拡散はＳｉＯ2の形成の原因となり、それによってＥＯＴの増加の原因となる。従ってシリコン窒化物層は、結果的に生じた膜のＥＯＴを最小化することを支援する。
【００４９】
前述した追加のステップを除いて、第２実施形態におけるすべてのその他の処理ステップおよび処理システムの構成は第１実施形態で説明したそれらと同じである。
［実施形態３］
【００５０】
次に本発明の第３実施形態を説明する。第３実施形態の特徴は同様にまた膜準備手順にある。第３実施形態における膜準備手順は次の通りである。第３実施形態において、初期のウェハー準備の方法のみが変更される。
【００５１】
（１）：  ウェハーは希釈化されたＨＦ溶液で洗浄され元々存するシリコン酸化物が除去される。
（２）：  ウェハーを乾燥する。
（３）：  ＣＶＤまたはＲＴＰプロセスによって下地層と呼ばれるＳｉＯ2またはＳｉＯＮまたはＳｉ3Ｎ4の非常に薄い層を堆積する。
（４）：  反応性スパッタリング技術によってＨｆＮを堆積する。
（５）：  約１％の含有率の酸素を含むほとんどが不活性ガスまたはＮ2の雰囲気において４００℃を越えるより高い温度でウェハーをアニールする。
【００５２】
ＣＶＤまたはＲＴＰによって堆積されるＳｉＯ2層、ＳｉＯＮ層、またはＳｉ3Ｎ4層は、通常、およそ１ｎｍまたはそれより小さく保持される。この層の使用することは、最終的な混成の誘電体物質の電気的特性を改善することである。
【００５３】
前述した相違を除いて、すべての他の膜準備の方法は第１実施形態で説明されたそれらと同じである。
【００５４】
図７と図８は、それぞれ、下地層が１．２ｎｍの厚みを有するＳｉＯ2である処の結果的に生じた膜に関して、ＣＶ曲線とＩＶ曲線を示す。図９と図１０は、それぞれ、下地層が１．２ｎｍの厚みを有するＳｉＯＮである処の結果的に生じた膜に関して、ＣＶ曲線とＩＶ曲線を示す。これらのＳｉＯ2とＳｉＯＮはＲＴＰプロセスによって堆積されたものである。ＨｆＮは第１実施形態で与えられた条件の下で反応性スパッタリングによってこれらのウェハー上に堆積される。その後、当該膜は９００℃の温度で３０秒間熱的にアニールされる。その後、ＣＶデータとＩＶデータがＴａＮ金属ゲート電極を用いて測定される。
【００５５】
これらの膜の電気的特性の要約は図１１に描かれた表で示される。
【００５６】
その後の成膜のアニール温度およびアニール時間は電気的特性を最適化する上で重要である。前述したアニール時間およびアニール温度はおそらく最良な条件ではないということは留意すべきである。同様にまたＲＴＰ法以外の異なるアニーリング技術を用いることも可能である。
【産業上の利用可能性】
【００５７】
本発明は、ドープされたシリコンまたはトープされたＳｉ（シリコン）化合物のウェハーの上で非常に薄いかつ均一な厚みを有する各種の金属酸化物膜または金属酸化窒化膜のごとき高誘電率誘電体膜であって、ＭＯＳＦＥＴデバイスのゲート誘電体層として用いられるものを堆積するのに使用される。
【図面の簡単な説明】
【００５８】
【図１】この図はＨｆＮ成膜のために用いられるＤＣマグネトロンＰＶＤ装置の構成図である。
【図２】この図はゲート絶縁膜として高誘電率誘電体膜を形成するための工程図である。
【図３】この図（（Ａ），（Ｂ））は膜厚を示すウェハーの平面図（Ａ）と膜の規格化抵抗を示す直径ラインにおける縦方向の図（Ｂ）である。
【図４】この図は結果的に生じた誘電体膜に関して得られたＣＶデータを示す特性グラフである。
【図５】この図は結果的に得られた誘電体膜に関して得られたＩＶデータを示す特性グラフである。
【図６】この図は処理チャンバに導入された窒素の流速に対してＨｆＮの抵抗値の変化を示す特性グラフである。
【図７】この図は下地層が１．２ｎｍのＳｉＯ2でありかつＨｆＮの厚みが０．５ｎｍおよび１ｎｍであるところの最終的誘電体膜に関するＣＶ曲線を示す特性グラフである。
【図８】この図は下地層が１．２ｎｍのＳｉＯ2およびＨｆＮの厚みが０．５ｎｍおよび１ｎｍであるときの最終的誘電体膜のＩＶ曲線を示す特性グラフである。
【図９】この図は下地層が１．２ｎｍのＳｉＯＮでありかつＨｆＮの厚みが０．５ｎｍおよび１ｎｍであるときの最終的誘電体膜のＣＶ曲線を示す特性グラフである。
【図１０】この図は、下地層が１．２ｎｍのＳｉＯＮでありかつＨｆＮの厚みが０．５ｎｍまたは１ｎｍであるときの最終的誘電体膜のＩＶカーブを示す特性グラフである。
【図１１】この図は特別な元素の電気的属性の要約を示す表である。
【符号の説明】
【００５９】
１０      ＰＶＤ処理チャンバ
１１      ウェハーホルダ
１２      ターゲット
１９      マグネット配列
２２      ウェハー
【図１】
2005340721.tif 000003
【図２】
2005340721.tif 000004
【図３】
2005340721.tif 000005
【図４】
2005340721.tif 000006
【図５】
2005340721.tif 000007
【図６】
2005340721.tif 000008
【図７】
2005340721.tif 000009
【図８】
2005340721.tif 000010
【図９】
2005340721.tif 000011
【図１０】
2005340721.tif 000012
【図１１】
2005340721.tif 000013
【外国語明細書】
[Title of the Invention]   Method of depositing a higher permittivity dielectric film
[Technical Field]
[0001]
The present invention relates to a method of depositing a high permittivity dielectric film, and more particularly, a method of depositing a high permittivity dielectric film such as various oxide films or nitride films with very thin and uniform thickness on a silicon layer in a substrate.
[Background Arts]
[0002]
In making MOSFET devices on a silicon substrate, for example, the deposition of very thin films of dielectric materials with permittivity considerably higher than SiO2 will be very importance for future semiconductor devices. The thin higher permitittivity dielectric film is used as a gate-dielectric layer in the MOSFET, for example. In detail, the high permittivity dielectric materials are expected for use in two different applications. The first application is to replace currently widely using SiO2, SiON and Si3N4 dielectric materials in CMOS transistor gate dielectrics. The second application is to fabricate capacitors with higher capacitance particularly for liquid crystal display panels.
[0003]
At present there are two basic techniques in depositing high permittivity dielectric materials. The first method is chemical vapor deposition (CVD) and the second method is physical vapor deposition (PVD). 
[0004]
Even though there are many different techniques in depositing films by CVD method, basically only two methods are widely apply in industry.
In the first technique, a chemical precursor, preferably metal organic compound, is decomposed by a plasma or thermal energy and reacted with a suitable gas to form a desired higher permittivity dielectric material. This technique is usually referred to MO-CVD technique.
In the second method, two chemical agents are introduced to a substrate alternately having a time-break in between each gas introduction. During the time-break, first introduced gas is evacuated except molecules adsorbed on the substrate surface. When the second agent is introduced, it reacts with the surface adsorbed first gas molecules and forms a dielectric film. Then remaining excess gas is evacuated during the time break that goes until next gas introduction. This technique is referred to atomic layer deposition (ALD) technique.
[0005]
There are two basic requirements in depositing the high permittivity dielectric films on the silicon substrate as the gate dielectric in the CMOS applications. The first requirement is that the film has to be very thin. For example, most of the future CMOS devices need films with a physical thickness less than 3 nm. The second requirement is that thickness of the films has to be extremely uniform, for example, less than 1% (1σ). Since these films are very thin, a slight non-uniform film significantly changes electrical properties, for example, capacitance and leakage current. With reference to these two basic requirements, demerits of above deposition techniques are discussed. 
[0006]
As one of conventional techniques there is a patent document 1 disclosing a method of depositing high dielectric oxide films directly on silicon layers using a reactive sputtering method or CVD, for example. This method has been proposed for forming a high dielectric oxide film directly on the silicon layer without degrading the properties of the high dielectric oxide film, such as the high dielectric or insulation. In accordance with the above-mentioned conventional method, first, the high dielectric nitride film is formed on the silicon layer, and afterward the high dielectric nitride film is changed to become the high dielectric oxide film by oxidizing it.
[Patent Document 1]    JP-A-11-168096
[Disclosure of the Invention]
[Subject to be solved by the Invention]
[0007]
The subject of the invention is as follows: when fabricating a very thin dielectric film used as a gate-dielectric layer in the MOSFET on the silicon substrate, a uniform dielectric film with a higher permitittivity is need to be deposited.
[0008]
The object of the present invention is to provide a method of depositing a dielectric film with a very thin thickness, high uniformity of film quality, and higher permittivity, in the MOSFET on the silicon substrate. 
[Means to solve the Problem]
[0009]
A method of depositing a high permittivity dielectric film of the present invention is configured as follows in order to attain the above-mentioned object.
[0010]
a method of depositing a high permittivity dielectric film on a doped silicon or silicon compound layer of a substrate is comprised of a first step of nitriding a specific element (A) to form a nitride film （ＡxＮy）on the silicon layer, wherein the specific element (A) and nitrogen (N) in the nitride film （ＡxＮy） have a predetermined fraction relationship between x and y; a second step of oxidizing the nitride film in a oxygen atmosphere to form the dielectric film (AON) which is oxidized and nitrided.
[0011]
In the above-mentioned method, preferably, the specific element (A) is any one which belongs to three, four or five family of periodic table of the elements.
[0012]
In the above-mentioned method, preferably, the specific element (A) and nitrogen (N) in the nitride film （ＡxＮy） have a relationship that y is smaller than its stochiometric value.
[0013]
In the above-mentioned method, preferably, the specific element (A) is hafnium (Hf).
[0014]
In the above-mentioned method, preferably, the hafnium (Hf) and nitrogen (N) in the nitride film （HfxＮy） have a relationship that ０＜ｙ＜１．５ for ｘ＝１.
[0015]
In the above-mentioned method, preferably, the oxidization process in the second step is carried out through a thermal anneal process with a specific temperature included in a temperature range of 400-1000℃.
[0016]
In the above-mentioned method, preferably, a reactive sputtering method is used for the film deposition.
[0017]
In the above-mentioned method, preferably, any one of SiO2, SiN, SiON layers is arranged on said silicon layer first, then a high permittivity dielectric film (AON) is deposited.
[0018]
In the above-mentioned method, preferably, in the first step a flow rate of nitrogen gas (N2) supplied for a nitriding process is any value included in a range of 1-15 sccm.
[Effect of the Invention]
[0019]
In accordance with the present invention, a new technique is provided in depositing very thin and very uniform dielectric films by PVD and thermal annealing processes, in which films are not subjected to plasma induced damages. It has been shown that this technique yields higher permittivity dielectric films with EOT (equivalent oxide thickness) <1 nm with leakage current smaller than 10-1 A/cm2.
[Best Working Examples for carrying out the Invention]
[0020]
Hereinafter, preferred working examples will be explained according to the attached drawings. Through the explanation of the working examples, the details of the present invention will be clarified.
[Working Example 1]
[0021]
A first working example of the present invention is explained with reference to Figs. 1 to 6. As one example, a schematic diagram of a PVD process chamber 10 is shown in Fig. 1. A method of depositing a high permittivity dielectric film in accordance with the present invention is carried out in order to form a gate insulation layer on the silicon wafer for making a gate electrode for MOSFET in the PVD process chamber. 
[0022]
First the structure of the PVD process chamber 10 is explained. This process chamber 10 is comprised of a wafer holder 11, a target 12 which is also called as cathode and of a plate-shape, sidewalls 13, top plate 14, bottom plate 15, vacuuming port 16 and a gas inlet 17. The typical material of the target 12 is preferably hafnium (Hf). The target 12 is fixed to the walls or plates (13, 14) of the process chamber 10 through an insulator support plate 18 in an inclination position. It is electrically isolated from the rest of the process chamber 10 by the insulator support plate 18.
[0023]
On the upper or side of the target 12, there is a magnet arrangement 19 fixed to a rotatable support plate 20. The support plate 20 has a drive mechanism that is not shown in the figure. A reference number 20a designates a rotation axis. During the operation, the magnet arrangement 19 is rotated by an electrical motor included in the drive mechanism. The electrical motor and rotating mechanism for the magnet arrangement 19 is not shown in the Fig. 1.
[0024]
The above-mentioned target 12 is supplied with a DC electrical power to generate plasma from a DC power source 21. The use of the DC electrical power is not essential. Instead of the DC electrical power, a rf electrical power may be used to generate the plasma.
[0025]
The target 12 is preferably made of hafnium (Hf) with the purity of 99.99%. The target 12 is placed with a preferred predetermined angle with respect to a wafer or substrate 22, which is placed on the wafer holder 11. Again, axes 11a and 12a of the wafer holder 11 and the target 12 are not parallel and intersect at a predetermined angle (α). They exist in the same plane. The angle (α) between these two axes 11a and 12a is smaller than 90o, and typically around 45o. 
[0026]
The wafer holder 11 is rotated with a rotation speed of about 60 rpm etc. during the film deposition on the wafer 22. The rotation speed is not critical and can be varied in a wider range, for example, the range of 10-500 rpm. The wafer holder rotation mechanism is not shown in the figure. 
[0027]
Next, the method or process of depositing the high permittivity dielectric film on the wafer 11 carried out in the above-mentioned PVD process chamber is explained in detail in reference to Fig. 2.
[0028]
The high permittivity dielectric film is formed on the surface of doped silicon (p-Si, n-Si) or doped silicon compound (doped SiGe: p-SiGe, n-SiGe, for example) wafer 22. The high permittivity dielectric film is used for the gate dielectric layer of MOSFETs in the CMOS devices fabricated on the wafer 22. It is very thin dielectric film with a higher permittivity larger than that of SiO2.
[0029]
As a process gas, Ar and N2 is introduced to the process chamber 10 through the gas inlet 17. The inside pressure within the process chamber 10 is preferably maintained below 0.5 Pa. Sputtering is carried out by applying the DC electric power to the Hf target 12. 
[0030]
When carrying out the sputtering using the Hf target 12, the process chamber 10 has been introduced with a nitrogen (N2)/Argon (Ar) mixture gas beforehand. Since there is the element of N2 in the PVD process chamber 10, sputtered atoms Hf react with nitrogen radicals/ions and form HfN (nitride hafnium) film or layer on the surface of the wafer 22. A base material of the wafer 22 is silicon. The HfN film is formed on the doped silicon layer or SiGe etc.
[0031]
The Hf-base high permittivity dielectric film forming procedure goes as follows. 
[0032]
(1):  a wafer (the above-mentioned wafer 22) is cleaned in diluted HF solution to remove native silicon oxide (Step S1).
(2):  Dry the wafer (Step S1).
(3):  Deposit the HfN film on the wafer by reactive sputtering technique (Step S2).
(4):  Anneal the wafer at a higher temperature over 400℃ in an almost inert gas or N2 environment where oxygen content is about 1% (Step S3).
[0033]
First, the wafer is cleaned in a diluted HF solution to remove natural oxides and other dirt on the wafer surface and dried (Step S1). Secondly, the HfN film is deposited on the wafer surface by the reactive sputter deposition technique (Step S2). For the HfN deposition above-mentioned PVD process chamber 10 is used. Thirdly, the wafer is subjected to thermal annealing at a higher temperature over 400℃ (Step S3). The annealing pressure is not critical and can be varied from several Torr to atmospheric pressure. The annealing gas environment is almost an inert gas or N2 gas, with about 1% of oxygen. Through the anneal process, the oxidization is carried out to the HfN film and the HfN film is changed to be a HfON film as a high permittivity dielectric film.
[0034]
In the above process of depositing or forming the high permittivity dielectric film using the Hf target 12, which is very thin and used as a gate dielectric, the hafnium (Hf) and nitrogen (N) in the nitride film （HfxNy） have a relationship that ０＜ｙ＜１．５ for ｘ＝１.
[0035]
After the above-mentioned film preparation, a TaN film is deposited on the HfN film as the gate electrode, patterned and etched to form metal-oxide-semiconductor (MOS) capacitors on the wafer 22. The CV (capacitance-voltage) and IV (current-voltage) properties of these MOS capacitors were investigated and estimated equivalent oxide thickness (EOT) and leakage current.
[0036]
The above-explained hardware yields extremely uniform film over 200 mm or 300 mm diameter wafers. Fig. 3 shows the HfN film uniformity over 200 mm wafer. Fig. 3(A) is a plan view of the wafer showing the film thickness and Fig. 3(B) is a longitudinal view in a diameter line showing the normalized resistivity of the film. The film thickness is monitored on 49 points distributed overφ180 mm surface area and estimated the standard deviation (σ) as 0.95%. The standard deviation represents the film non-uniformity. In Fig. 3, a reference number 23 designates uniformity contour lines and a reference number 24 designates a characteristic line formed by resistiviy data.
[0037]
Figs. 4 and 5 shows electrical data as to the prepared Hafnium oxy-nitride film (HfON) obtained with the procedure explained before. Those HfON films are deposited with the following process and film parameters.
[0038]
Pressure               0.019 Pa
Ar gas flow rate       20 sccm
N2  gas flow rate       6 sccm
DC power               300 W
Deposition rate        2.4 nm/min
Deposition time        12.5 sec.
HfN film thickness     0.5 nm
HfN film resistivity   516μΩcm
HfN film uniformity    0.95 % (1σ)
[0039]
Figs. 4 and 5 show CV and IV characteristics of the prepared film, respectively. In this case, the original HfN film thickness that is before thermal annealing, is 0.5 nm. The thermal annealing is carried out at 600℃ for 30 sec in N2 and O2 (〜1%) gas mixture under atmospheric pressure. The deposited HfN shows metallic behavior having a low resistivity. The resistivity of the HfN film varies with the nitrogen content in the film. Fig. 6 shows the variation of HfN resistivity as a function of nitrogen flow rate introduced into the process chamber 10.
[0040]
As shown in Fig. 4 and 5, the resultant film (HfON) after the thermal annealing process shows dielectric behavior. The resultant film becomes a high permittivity dielectric film with very thin thickness. Therefore, during the thermal annealing, HfN film satisfied with the above-mentioned condition as reacted with oxygen and formed HfON (molecular nitrogen has no reaction with HfN at 600℃).
[0041]
Again, at the Si/HfN interface, Si reacts with oxygen, which is coming through HfON film and form a very thin layer of SiO. At this higher temperature, Hf and Si can mix at the vicinity of interface and form HfSiON. Accordingly, the resulted film contains HfON, HfSiON and SiO. The EOT and leakage current estimated for the film shown in Fig. 4 and 5 are 0.95 nm and 0.03 A/cm-2, respectively. The leakage current is estimated at −1.2 V, that is −1 V from Vfb (flat-band voltage) of −0.2 V.
[0042]
The extent of Si oxidation and intermixing between Si and Hf depend on annealing temperature and time. Depending on the initial HfN thickness, one has to find optimized annealing temperature and time to get the lowest EOT and/or lowest leakage current. 
[0043]
During the deposition process, the vertical distance between the center of the Hf target 12 and the wafer holder 11 is 300 mm. The plasma generated by DC electric power is basically confined at the vicinity of Hf target 12 by the strong magnetic field. Due to these two reasons, the plasma density over the wafer surface is negligibly smaller. Thus, the film deposition with the above-mentioned hardware can be considered as remote plasma deposition. Owing to these facts, the films deposited on the wafer 22 are not subject to plasma induced damages. This is further confirmed by CV and IV measurements, wherein there is no evidence for plasma-induced damages to the film. 
[0044]
As the modifications of the first working example, it should be noted, that one can use a different metal or metal nitride as the initial film in obtaining gate dielectric instead of the above hafnium (Hf). The different metal is a specific element that belongs to third, fourth or fifth family of a periodic table of the elements. The examples as to the specific element are Zr, La, Ti, Ta and the like. When indicating the specific element as a symbol "A" in general, the deposited nitride material is expressed as ＡxＮy. In this case, the specific element (A) and nitrogen (N) in the nitride film （ＡxＮy） have a predetermined fraction relationship between x and y. Concretely, y is smaller than its stochiometric value as to the nitride film （ＡxＮy）.
[0045]
Also one can use heavily doped poly-Si as the metal gate. Moreover, instead of one type of material, one can used a combination of different metal/metal nitride as the metal gate. Depending on the type of metal gate material, the flat-band voltage shift and metal gate work function of the fabricated MOS device changes.
[Working Example 2]
[0046]
Next, the second working example of the present invention is explained. The feature of the second working example is in the film preparation procedure. This film preparation procedure in the second working example is as follows. 
[0047]
(1):  A wafer is cleaned in diluted HF solution to remove native silicon oxide.
(2):  Dry the wafer.
(3):  Thermal annealing over 500℃ in NH3 gas environment.
(4):  Deposit HfN by the reactive sputtering technique.
(5):  Anneal the wafer at a higher temperature over 400℃ in an almost inert gas or N2 environment where oxygen content is about 1%.
[0048]
In the second working example only the initial wafer preparation before HfN film depositing has been changed compared to the first working example. As explained above, the wafers are subjected to a thermal annealing in NH3 gas ambient after cleaning in diluted HF solution and before HfN deposition. During this annealing process a thin layer of silicon nitride (SiNx) is formed on the wafer surface. Typically, annealing time and temperature is controlled to have a silicon nitride film less than 1 nm thickness. However, this is not a critical requirement. This silicon nitride layer suppresses oxygen diffusion to the Si wafer 22 during post deposition annealing. Oxygen diffusion to the Si wafer 22 causes formation of SiO2 and thereby an increase of EOT. Accordingly, the silicon nitride layer assists to minimize EOT of the resultant film.
[0049]
Except the above-mentioned additional step, all the other processing steps and the configuration of the processing system in the second working example are the same as those explained in first working example. 
[Working Example 3]
[00050]
Next, the third working example of the present invention is explained. The feature of the third working example is also in the film preparation procedure. This film preparation procedure in the third working example is as follows. In the third working example, only the initial wafer preparation method is changed.
[0051]
(1):  A wafer is cleaned in diluted HF solution to remove native silicon oxide.
(2):  Dry the wafer.
(3):  Deposit very thin layer of SiO2 or SiON or Si3N4  by CVD or RTP process which is called as underlayer.
(4):  Deposit HfN by the reactive sputtering technique.
(5):  Anneal the wafer at a higher temperature over 400℃ in an almost inert gas or N2 environment where oxygen content is about 1%.
[0052]
The SiO2, SiON or Si3N4 layer deposited by CVD or RTP is usually kept around 1 nm or smaller. The use of this layer is to improve electrical characteristics of the final composite dielectric material. 
[0053]
Except the above-mentioned differences, all the other film preparation method is the same as those explained in the first working example. 
[0054]
Figs. 7 and 8 show CV and IV curves, respectively, for the resulted films in which the underlayer is SiO2.with thickness of 1.2 nm. Figs. 9 and 10 shows CV and IV curves, respectively, for the resulted films in which the underlayer is SiON with thickness of 1.2 nm. These SiO2 and SiON were deposited by RTP process. HfN was deposited on these wafers by the reactive sputtering under the condition given in the first working example. Then the films are thermally annealed at 900℃ for 30 sec. Thereafter, CV and IV data were measured using TaN metal gate electrode.
[0055]
A summary of electrical properties of these films is indicated on a table shown in Fig. 11.
[0056]
The post deposition annealing temperature and annealing time is critical in optimizing electrical properties. It should be noted that the above-explained annealing time and temperature are perhaps not the best condition. Also one can use a different annealing technique other than RTP method.
[Usability in Industry]
[0057]
The present invention is used for depositing a high permittivity dielectric film such as various metal oxide films or metal oxy-nitride films with very thin and uniform thickness on the doped silicon or Si compound wafer, which is used as a gate dielectric layer for MOSFET device.
[Explanation of Figure]
[0058]
[Fig. 1]
This figure is a schematic view of a DC magnetron PVD system used for HfN film deposition.
[Fig. 2]
This figure is a process views for forming a high permittivity dielectric film as a gate insulation film.
[Fig. 3]
This figure ((A), (B)) is a plan view (A) of the wafer showing the film thickness and a longitudinal view (B) in a diameter line showing the normalized resistivity of the film.
[Fig. 4]
This figure is a characteristic graph showing CV data obtained for the resulted dielectric film.
[Fig. 5]
This figure is a characteristic graph showing IV data obtained for the resulted dielectric film.
[Fig. 6]
This figure is a characteristic graph showing the variation of HfN resistivity against the nitrogen flow rate introduced into the process chamber.
[Fig. 7]
This figure is characteristic graphs showing CV curves for final dielectric films wherein underlayer is 1.2 nm SiO2 and HfN thickness is 0.5 nm and 1 nm.
[Fig. 8]
This figure is characteristic graphs showing IV curves for final dielectric films wherein underlayer is 1.2 nm SiO2 and HfN thickness is 0.5 nm and 1 nm.
[Fig. 9]
This figure is characteristic graphs showing CV curves for final dielectric films wherein underlayer is 1.2 nm SiON and HfN thickness is 0.5 nm and 1 nm.
[Fig. 10]
This figure is characteristic graphs showing IV curves for final dielectric films wherein underlayer is 1.2 nm SiON and HfN thickness is 0.5 nm and 1 nm.
[Fig. 11]
This figure is a table showing a summary of electrical properties of the specific films
[Explanation of Reference Signs]
[0059]
10      PVD process chamber 
11      Wafer holder
12      Target
19      Magnet arrangement
22      Wafer
[Claim 1]
A method of depositing a high permittivity dielectric film on a doped silicon or silicon compound layer of a substrate is comprised of:
a first step of nitriding a specific element (A) to form a nitride film （ＡxＮy）on said silicon layer, wherein said specific element (A) and nitrogen (N) in said nitride film （ＡxＮy） have a predetermined fraction relationship between x and y;
a second step of oxidizing said nitride film in an oxygen atmosphere to form said dielectric film (AON) which is oxidized and nitrided.
[Claim 2]
A method of depositing a high permittivity dielectric film according to claim 1, wherein said specific element (A) is any one which belongs to three, four or five family of periodic table of the elements.
[Claim 3]
A method of depositing a high permittivity dielectric film according to claim 1, wherein said specific element (A) and nitrogen (N) in said nitride film （ＡxＮy） have a relationship that y is smaller than its stochiometric value.
[Claim 4]
A method of depositing a high permittivity dielectric film according to claim 2, wherein said specific element (A) is hafnium (Hf).
[Claim 5]
A method of depositing a high permittivity dielectric film according to claim 4, wherein said hafnium (Hf) and nitrogen (N) in said nitride film （HfxＮy） have a relationship that ０＜ｙ＜１．５ for ｘ＝１.
[Claim 6]
A method of depositing a high permittivity dielectric film according to any one of claims 1-5, wherein the oxidization process in said second step is carried out through a thermal anneal process with a specific temperature included in a temperature range of 400-1000℃.
[Claim 7]
A method of depositing a high permittivity dielectric film according to any oner of claims 1-6, wherein a reactive sputtering method is used for the film deposition.
[Claim 8]
A method of depositing a high permittivity dielectric film according to claim 1, wherein any one of SiO2, SiN, SiON layers is arranged on said silicon layer, and in said second step another high permittivity dielectric film (AON) is deposited.
[Claim 9]
A method of depositing a high permittivity dielectric film according to claim 1, wherein in said first step a flow rate of nitrogen gas (N2) supplied for a nitriding process is any value included in a range of 1-15 sccm.
[Abstract]
[Subject]     To provide a method of depositing a dielectric film with a very thin thickness, high uniformity of film quality, and higher permittivity, in the MOSFET on the silicon substrate. 
[Means to solve the Problem]  This method is of depositing a high permittivity dielectric film on a doped silicon or silicon compound layer of a wafer 22. The method is comprised of a first step of nitriding a specific element (A) such as hafnium Hf to form a nitride film （ＡxＮy）on the silicon layer, wherein the specific element (A) and nitrogen (N) in the nitride film （ＡxＮy） have a predetermined fraction relationship between x and y; a second step of oxidizing the nitride film in a oxygen atmosphere to form the dielectric film (AON).
[Representative Figure]   Fig. 2
【Fig. 1】
2005340721.tif 000014
【Fig. 2】
2005340721.tif 000015
【Fig. 3】
2005340721.tif 000016
【Fig. 4】
2005340721.tif 000017
【Fig. 5】
2005340721.tif 000018
【Fig. 6】
2005340721.tif 000019
【Fig. 7】
2005340721.tif 000020
【Fig. 8】
2005340721.tif 000021
【Fig. 9】
2005340721.tif 000022
【Fig. 10】
2005340721.tif 000023
【Fig. 11】
2005340721.tif 000024