(57)【要約】【課題】部分的な論理演算回路の再構成が頻繁に生じる場合においても、ホログラムメモリの利用効率を高くすることが可能な光再構成型ゲートアレイのデータ書込技術を提供する。【解決手段】照射された光を光電変換し電気信号として出力する受光素子と、受光素子が出力する電気信号に従って論理演算回路の構成を行う論理演算セルと、がアレイ状に配列された光再構成型ゲートアレイ１において、各受光素子に対し論理演算回路の構成情報を含む光パターンの照射を行うデータ書込装置において、光再構成型ゲートアレイ１を複数の区画に分割し、各区画ごとに独立して、当該区画内の受光素子に対して前記光パターンの照射を行う。これにより、光再構成型ゲートアレイ１の１回あたりの再構成が部分的な場合でも、光パターンを記憶するメモリに、不必要に重複した情報を記憶させる必要がなくなるため、光パターンの記憶情報を削減することができる。【選択図】        図１
2005045130.tif 000002
【特許請求の範囲】
【請求項１】
照射された光を光電変換し電気信号として出力する受光素子と、前記受光素子が出力する電気信号に従って論理演算回路の構成を行う論理演算セルと、がアレイ状に配列された光再構成型ゲートアレイにおいて、前記各受光素子に対し論理演算回路の構成情報を含む光パターンの照射を行うデータ書込装置であって、
前記光再構成型ゲートアレイを複数の区画に分割し、各区画ごとに独立して、当該区画内の前記受光素子に対して前記光パターンの照射を行うことを特徴とするデータ書込装置。
【請求項２】
前記データ書込装置は、
光パターンを生成する情報が記録された光学的メモリと、
前記光再構成型ゲートアレイの各区画ごとに独立して、光学的メモリに対し各光パターンを再生するための再生照明光を照射する再生光照射手段と、
を備えていることを特徴とする請求項１記載のデータ書込装置。
【請求項３】
前記光学的メモリは、光パターンを生成するマスクパターンが記録されたホログラムメモリであり、
前記再生光照射手段は、前記光再構成型ゲートアレイの各区画ごとに独立して、各マスクパターンごとに決められた照射角で前記ホログラムメモリに対し再生照明光を照射することを特徴とする請求項２記載のデータ書込装置。
【請求項４】
前記光学的メモリは、各時間帯において前記光再構成型ゲートアレイの各々の区画に再生照明光の照射を行うか否かに関する情報が記録された照射情報記録エリアを備えており、
前記照射情報記録エリアを通過した再生光を受光素子により光電変換して得られる電気信号により、各時間帯における前記光再構成型ゲートアレイの各々の区画に再生照明光の照射を行うか否かの制御を行う再生光照射制御手段を備えていることを特徴とする請求項２又は３記載のデータ書込装置。
【請求項５】
照射された光を光電変換し電気信号として出力する受光素子と、前記受光素子が出力する電気信号に従って論理演算回路の構成を行う論理演算セルと、がアレイ状に配列された光再構成型ゲートアレイにおいて、前記各受光素子に対し論理演算回路の構成情報を含む光パターンの照射を行うデータ書込方法であって、
複数の区画に分割された前記光再構成型ゲートアレイの各々の区画に対して、各区画ごとに独立して、当該区画内の前記受光素子に対し前記光パターンの照射を行うことを特徴とするデータ書込方法。
【請求項６】
前記光再構成型ゲートアレイの各々の区画に前記光パターンの照射を行うにあたり、
光パターンを生成する情報が記録された光学的メモリに対して、前記各区画ごとに独立して、前記光学的メモリに対し各光パターンを再生するための再生照明光を照射することを特徴とする請求項５記載のデータ書込方法。
【請求項７】
前記光学的メモリは光パターンを生成するマスクパターンが記録されたホログラムメモリであり、
前記光再構成型ゲートアレイの各々の区画に前記光パターンの照射を行うにあたり、前記各区画ごとに独立して、当該区画における各マスクパターンごとに決められた照射角で前記ホログラムメモリに対し再生照明光を照射することを特徴とする請求項６記載のデータ書込方法。
【請求項８】
前記光学的メモリは、各時間帯において前記光再構成型ゲートアレイの各々の区画に再生照明光の照射を行うか否かに関する情報が記録された照射情報記録エリアを備えており、
前記照射情報記録エリアを通過した再生光を受光素子により光電変換して得られる電気信号により、各時間帯における前記光再構成型ゲートアレイの各々の区画に再生照明光の照射を行うか否かの制御を行うことを特徴とする請求項６又は７記載のデータ書込方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光再構成型ゲートアレイに対して論理演算回路の構成情報を含む光パターンの照射を行い回路構成データの書き込みを行うデータ書込技術に関し、特に、光パターンが記録されたホログラムメモリの利用効率が高いデータ書込技術に関する。
【背景技術】
【０００２】
再構成可能なゲートアレイとしては、従来よりＦＰＧＡ（Field Programmable Gate Array）が広く知られている。ＦＰＧＡにおいては、プログラム可能な論理演算セルがアレイ状に配列されており、各論理演算セル間を結ぶ配線も、ゲートにより再構成することが可能な構成とされている。しかしながら、ＦＰＧＡにおいては、各論理演算セルや配線間のゲートに対する再構成データの書き込みは、電気的な配線によって行われる。この電気配線による再構成データの書き込みは、少ない配線リソースを使用してシリアル転送によって行われることから、論理演算回路の再構成に時間がかかるという欠点がある。
【０００３】
一方、近年、再構成可能なゲートアレイにおいて、論理演算回路の再構成データを光パターンを使用して並列的に書き込む光再構成型ゲートアレイ（OPGA : Optically Programmable Gate Array）が研究・開発されている（例えば、特許文献１〜４、非特許文献１〜４参照）。光再構成型ゲートアレイにおいては、論理演算回路の再構成データを、光による広いバンド幅を利用して並列的に書き込むため、マイクロ秒オーダーでの瞬間的な論理演算回路の再構成が可能となる。
【０００４】
図１１は従来の光再構成型ゲートアレイのデータ書込装置の全体構成を表す模式図、図１２は論理関数ゲートの構成を表す模式図である。図１１において、データ書込装置は、光再構成型ゲートアレイ１０１の上面にホログラムメモリ１０２を配置した構成からなる。光再構成型ゲートアレイ１０１は、図１２に示したような、メモリ１０４及びゲート素子１０５からなる論理演算セルと、受光素子１０６とが電気配線１０７により結合された構成からなる。ホログラムメモリ１０２に再生照明光を照射すると、ホログラムメモリ１０２からは、論理演算回路の再構成情報を有する光パターンからなる再生光１０３が出る。この再生光１０３は、光再構成型ゲートアレイ１０１の上面に配置された各受光素子１０６に照射される。光が照射された受光素子１０６は光電変換により電気信号を出力する。各論理演算セルは、受光素子１０６から出力される電気信号により、記憶データを更新する。このようにして、論理演算回路の再構成が行われる。
【０００５】
図１３は非特許文献１，３，４に記載の光再構成型ゲートアレイのデータ書込装置の断面図である。図１３においては、光再構成型ゲートアレイ１０１及びホログラムメモリ１０２は、断面が六角形のキャビティ１０９内に収納されている。光再構成型ゲートアレイ１０１がキャビティ１０９の底面に、ホログラムメモリ１０２がキャビティ１０９の上面に実装されており、キャビティ１０９の底面の両側の上向き斜面には、面発光型レーザ（VCSEL：Vertical Cavity Surface Emitting Lasers）１１０が実装されている。面発光レーザ１１０，１１０から出射された再生照明光は、ホログラムメモリ１０２に照射され、ホログラムメモリ１０２で反射されて再生光１０３として光再構成型ゲートアレイ１０１に照射される。この際、再生光１０３には、ホログラムメモリ１０２に記録されたマスクパターンが再生され、論理演算回路の再構成情報を有する光パターンが光再構成型ゲートアレイ１０１に照射されることになる。面発光レーザ１１０，１１０から照射される再生照明光の照射角を変更することにより、ホログラムメモリ１０２に記録された複数のマスクパターンを再生光１０３に選択的に再生することができる。このようにして、論理演算回路の再構成情報を有する光パターンの切り換えが行われる。
【特許文献１】特開２００２−３５３３１７号公報
【特許文献２】米国特許第５９５９７４７号明細書
【特許文献３】米国特許第６０５７７０３号明細書
【特許文献４】米国特許第６０７２６０８号明細書
【非特許文献１】J. Mumbru, G. Panotopoulos, D. Psaltis, X. An, F. Mok, S. Ay, S. Barna, and E. Fossum, "Optically Programmable Gate Array", Proc. SPIE of Optics in Computing 2000, The International Society for Optical Engineering, May 2000, Vol. 4089, pp.763-771
【非特許文献２】J.Mumbru, G.Zhou, X.An, W.Liu, G.Panotopoulos, F.Mok, and S.Psaltis, "Optical memory for computing and information processing", Proc. SPIE on Algorithms, Devices, and Systems for Optical Information Processing III, The International Society for Optical Engineering, July 1999, Vol.3804, pp.14-24
【非特許文献３】J. Mumbru, G. Panotopoulos, D. Psaltis, X. An, G. Zhou, F. Mok,"Optically Reconfigurable Gate Array", Proceedings of the 29th Applied Imagery Pattern Recognition Workshop (AIPR‘00), IEEE Computer Society, October 16-18, 2000, pp.84
【非特許文献４】Jose Mumbru, George Panotopoulos, Arrigo Benedetti, Demetri Psaltis, Pietro Perona, "Optically Programmable FPGA Systems", ［online］, ２００１年１２月１３日, California Institute of Technology Division of Engineering and Applied Science, ［平成１５年７月２１日検索］, インターネット＜URL : http://www.cnse.caltech.edu/Research02/reports/panotopoulos2full.html＞
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、光再構成型ゲートアレイを種々のアプリケーション回路に応用する場合において、実際には論理演算回路全体を連続して構成し直す頻度は低い。すなわち、一回の論理演算回路の再構成において、論理演算回路が再構成されるのは部分的であり、それ以外の部分は以前に構成された論理演算回路がそのまま存続する。特に、光再構成型ゲートアレイが部分的に頻繁に再構成されるような場合においては、ホログラムメモリには、論理関数の再構成が行われない部分の論理演算セルに対する光パターンを、重複して多量に記録する必要がある。そのため、ホログラムメモリの利用効率が低下し、大容量のホログラムメモリが必要とされる。
【０００７】
そこで、本発明の目的は、部分的な論理演算回路の再構成が頻繁に生じる場合においても、ホログラムメモリの利用効率を高くすることが可能な光再構成型ゲートアレイのデータ書込技術を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係る光再構成型ゲートアレイのデータ書込装置の第１の構成は、照射された光を光電変換し電気信号として出力する受光素子と、前記受光素子が出力する電気信号に従って論理演算回路の構成を行う論理演算セルと、がアレイ状に配列された光再構成型ゲートアレイにおいて、前記各受光素子に対し論理演算回路の構成情報を含む光パターンの照射を行うデータ書込装置において、前記光再構成型ゲートアレイを複数の区画に分割し、各区画ごとに独立して、当該区画内の前記受光素子に対して前記光パターンの照射を行うことを特徴とする。
【０００９】
この構成により、光再構成型ゲートアレイの論理演算回路が連続して頻繁に再構成されるアプリケーションに使用する場合において、光再構成型ゲートアレイの１回あたりの再構成が部分的な場合でも、データ書込装置は、光再構成型ゲートアレイの各区画のうち、再構成が行われる区画内の受光素子に対してのみ光パターンの照射を行い、再構成が行われない他の区画に対しては光パターンの照射を行わないようにすることができる。これにより、光パターンを記憶するメモリに、不必要に重複した情報を記憶させる必要がなくなるため、光パターンの記憶情報を削減することができる。
【００１０】
ここで、光再構成型ゲートアレイを複数の区画に分割する際の区画の数や区画の形状は特に限定するものではなく、目的に応じて最適な区画数や区画形状に分割することができる。
【００１１】
本発明に係る光再構成型ゲートアレイのデータ書込装置の第２の構成は、前記第１の構成において、前記データ書込装置は、光パターンを生成する情報が記録された光学的メモリと、前記光再構成型ゲートアレイの各区画ごとに独立して、光学的メモリに対し各光パターンを再生するための再生照明光を照射する再生光照射手段と、を備えていることを特徴とする。
【００１２】
この構成により、再生光照射手段は、各区画ごとに独立して、光学的メモリに対して再生照明光を照射して、各区画ごとに光再構成型ゲートアレイに照射する光パターンを制御及び変更することが可能となる。従って、光再構成型ゲートアレイの１回あたりの再構成が部分的な場合でも、再生光照射手段は、再構成が行われる区画内の受光素子に対してのみ光パターンの照射を行うことができる。これにより、光学的メモリに、不必要に重複した光パターンの情報を記憶させる必要がなくなるため、光学的メモリの記憶容量を効率的に利用することが可能となる。
【００１３】
ここで、「光学的メモリ」としては、ホログラムメモリ、ＣＤ（Compact Disc）、ＭＤ（Mini-Disk）、ＤＶＤ（Digital Versatile Disk）等を使用することができる。
【００１４】
本発明に係る光再構成型ゲートアレイのデータ書込装置の第３の構成は、前記第２の構成において、前記光学的メモリは、光パターンを生成するマスクパターンが記録されたホログラムメモリであり、前記再生光照射手段は、前記光再構成型ゲートアレイの各区画ごとに独立して、各マスクパターンごとに決められた照射角で前記ホログラムメモリに対し再生照明光を照射することを特徴とする。
【００１５】
この構成により、再生光照射手段は、再生照明光の照射角を変更することにより、ホログラムメモリから光再構成型ゲートアレイに照射される再生光の光パターンを変更することができる。すなわち、ホログラムメモリは光学的情報の多重記録が可能な光学的メモリであり、再生光照射手段は、再生照明光の照射角を変更することで、光再構成型ゲートアレイに照射する光パターンの切り換えを行うことができる。従って、データ書込装置をコンパクトに構成することができるとともに、光パターンの高速な切換が可能となる。また、ホログラムメモリを可換媒体とすることにより、光再構成型ゲートアレイの使用目的に応じてホログラムメモリを交換するだけで、論理演算セルによる論理演算回路の構成を変更することができる。
【００１６】
ここで、「ホログラムメモリ」とは、ホログラムが記録されており、再生照明光を照射することにより、再生光の光パターンとしてホログラムを再生することが可能なメモリをいう。「ホログラムメモリ」としては、再生照明光を透過させ透過光として光パターンが再生された再生光を生成する透過型ホログラムメモリと、再生照明光を反射させ反射光として光パターンが再生された再生光を生成する反射型ホログラム（リップマンホログラム）メモリとがあるが、何れのものも使用することができる。
【００１７】
また、「再生光照射手段」としては、例えば、面発光型レーザ（VCSEL）、半導体レーザなどのコヒーレント光源等を使用することができる。
【００１８】
本発明に係る光再構成型ゲートアレイのデータ書込装置の第４の構成は、前記第２又は３の構成において、前記光学的メモリは、各時間帯において前記光再構成型ゲートアレイの各々の区画に再生照明光の照射を行うか否かに関する情報が記録された照射情報記録エリアを備えており、前記照射情報記録エリアを通過した再生光を受光素子により光電変換して得られる電気信号により、各時間帯における前記光再構成型ゲートアレイの各々の区画に再生照明光の照射を行うか否かの制御を行う再生光照射制御手段を備えていることを特徴とする。
【００１９】
この構成により、再生光照射手段により光学的メモリの照射情報記録エリアに再生照明光を照射することにより、再生光照射制御手段は、当該照射情報記録エリアを通過した再生光を受光素子により光電変換して、そこに記録されている情報を読み出す。そして、再生光照射制御手段は、読み出した情報に基づいて、光再構成型ゲートアレイの各々の区画に再生照明光の照射を行うか否かの制御を行う。このように、光学的メモリ内に光再構成型ゲートアレイの各々の区画に再生照明光の照射を行うか否かに関する情報を記録しておくことにより、当該各区画ごとの再生照明光の照射情報を別途与える必要がなくなる。すなわち、光学的メモリを可換媒体とすれば、光学的メモリを交換するだけで、光再構成型ゲートアレイの区画ごとの再構成制御を行うことが可能となる。
【００２０】
本発明に係る光再構成型ゲートアレイのデータ書込方法の第１の構成は、照射された光を光電変換し電気信号として出力する受光素子と、前記受光素子が出力する電気信号に従って論理演算回路の構成を行う論理演算セルと、がアレイ状に配列された光再構成型ゲートアレイにおいて、前記各受光素子に対し論理演算回路の構成情報を含む光パターンの照射を行うデータ書込方法において、複数の区画に分割された前記光再構成型ゲートアレイの各々の区画に対して、各区画ごとに独立して、当該区画内の前記受光素子に対し前記光パターンの照射を行うことを特徴とする。
【００２１】
本発明に係る光再構成型ゲートアレイのデータ書込方法の第２の構成は、前記第１の構成において、前記光再構成型ゲートアレイの各々の区画に前記光パターンの照射を行うにあたり、光パターンを生成する情報が記録された光学的メモリに対して、前記各区画ごとに独立して、前記光学的メモリに対し各光パターンを再生するための再生照明光を照射することを特徴とする。
【００２２】
本発明に係る光再構成型ゲートアレイのデータ書込方法の第３の構成は、前記第２の構成において、前記光学的メモリは光パターンを生成するマスクパターンが記録されたホログラムメモリであり、前記光再構成型ゲートアレイの各々の区画に前記光パターンの照射を行うにあたり、前記各区画ごとに独立して、当該区画における各マスクパターンごとに決められた照射角で前記ホログラムメモリに対し再生照明光を照射することを特徴とする。
【００２３】
本発明に係る光再構成型ゲートアレイのデータ書込方法の第４の構成は、前記第２又は３の構成において、前記光学的メモリは、各時間帯において前記光再構成型ゲートアレイの各々の区画に再生照明光の照射を行うか否かに関する情報が記録された照射情報記録エリアを備えており、前記照射情報記録エリアを通過した再生光を受光素子により光電変換して得られる電気信号により、各時間帯における前記光再構成型ゲートアレイの各々の区画に再生照明光の照射を行うか否かの制御を行うことを特徴とする。
【発明の効果】
【００２４】
以上のように、本発明によれば、光パターンを記憶するメモリに、不必要に重複した情報を記憶させる必要がなくなるため、光パターンの記憶情報を削減することができる。従って、光再構成型ゲートアレイ内における部分的な論理演算回路の再構成が頻繁に生じる場合においても、光パターンの記憶情報を削減することが可能となる。
【００２５】
また、本発明において、データ書込装置を、ホログラムメモリと、光再構成型ゲートアレイの各区画ごとに独立して各マスクパターンごとに決められた照射角でホログラムメモリに対し再生照明光を照射する再生光照射手段とにより構成することにより、再生光照射手段によって再生照明光の照射角を変更することで、光再構成型ゲートアレイに照射する光パターンの切り換えを行うことができる。そして、再生光照射手段は、各区画ごとに光再構成型ゲートアレイに照射する光パターンを制御及び変更し、再構成が行われる区画内の受光素子に対してのみ光パターンの照射を行うことができる。これにより、光再構成型ゲートアレイ内における部分的な論理演算回路の再構成が頻繁に生じる場合においても、ホログラムメモリの利用効率を高くすることが可能となる。
【００２６】
また、本発明において、各時間帯において前記光再構成型ゲートアレイの各々の区画に再生照明光の照射を行うか否かに関する情報をホログラムメモリに記録しておき、この情報を読み出して、光再構成型ゲートアレイの各々の区画に再生照明光の照射制御を行ことにより、当該各区画ごとの再生照明光の照射情報を別途与える必要がなくなる。従って、ホログラムメモリを可換媒体とすれば、ホログラムメモリを交換するだけで、光再構成型ゲートアレイの区画ごとの再構成制御を行うことが可能となり、光再構成型ゲートアレイの応用用途を広げることができる。
【発明を実施するための最良の形態】
【００２７】
以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。
【００２８】
（実施形態１）
図１は本発明の実施形態１に係る光再構成型ゲートアレイのデータ書込装置の全体構成を表す模式図である。本実施形態に係るデータ書込装置は、光再構成型ゲートアレイ１の上面に配設されたホログラムメモリ２、ホログラムメモリ２に再生照明光を照射する再生光照射手段３、及び、光再構成型ゲートアレイ１と同一平面上に配置された再生光照射制御回路４を備えている。
【００２９】
再生光照射手段３は、光再構成型ゲートアレイ１を複数の区画に分割し、各区画ごとに独立して再生照明光の照射を行う。再生光照射手段３によりホログラムメモリ２に照射された再生照明光は、ホログラムメモリ２を通過して再生光５となる。この際、ホログラムメモリ２にホログラムとして記録されたマスクパターンを再生し、再生光５は光パターンを形成する。この光パターンが光再構成型ゲートアレイ１に照射される。光再構成型ゲートアレイ１は複数の受光素子を備えており、これらの受光素子により光電変換が行われ、光パターンに対応した論理演算回路の再構成が行われる。
【００３０】
再生照明光の照射角は、光再構成型ゲートアレイ１の動作と同期して、各区画２ａごとに独立して時間的に切り換えられる。また、ある時刻に再生照明光の照射を行うか否かは、各区画２ａごとに独立して決定される。再生照明光の照射が行われた区画２ａに対応する光再構成型ゲートアレイ１では論理演算回路の再構成が行われ、再生照明光の照射が行われない区画２ａに対応する光再構成型ゲートアレイ１では論理演算回路の再構成は行われない。
【００３１】
各時刻に光再構成型ゲートアレイ１の各々の区画２ａに再生照明光の照射を行うか否かに関する情報は、ホログラムメモリ２の一領域である照射情報記録エリア２ｂに、ホログラムとして記録されている。再生光照射手段３は、各時刻において、この照射情報記録エリア２ｂに対しても参照照明光を照射して、照射情報記録エリア２ｂ記録された情報を光パターンとして再生する。この光パターンは、光再構成型ゲートアレイ１に並んで設けられた再生光照射制御回路４に照射される。再生光照射制御回路４は、光再構成型ゲートアレイ１と同様に複数の受光素子を備えており、照射された光パターンに対応した電気信号が生成される。そして、再生光照射制御回路４は、この生成された電気信号に従って、各時間帯において光再構成型ゲートアレイ１の各々の区画に再生照明光の照射を行うか否かの制御を行う。
【００３２】
図２は本発明の実施形態１に係る光再構成型ゲートアレイのデータ書込装置の光学系の構成を表す模式図である。本実施形態においては、ホログラムメモリ２としては透過型ホログラム（リップマンホログラム）メモリを使用した例を示す。尚、ホログラムメモリ２として反射型ホログラムメモリを使用する場合には、例えば、図１３に示されたような構成を採ることができる。
【００３３】
図２において、光再構成型ゲートアレイ１に対向して、補正マスク１０、ホログラムメモリ２、及び再生光照射手段である面発光レーザ３’が順番に配設されている。面発光レーザ３’は、複数の区画３ａに区切られており、各区画３ａごとに照射角度及びオン・オフの制御が可能である。各区画３ａに面発光レーザ３’から照射されるコヒーレントな再生照明光１１は、各区画３ａに対向するホログラムメモリ２内の各区画２ａに照射される。
【００３４】
ホログラムメモリ２内の各区画２ａには、当該区画に対向する光再構成型ゲートアレイ１の区画に照射する再生光５を生成するためのマスクパターンが多重記録されている。再生照明光１１の照射角を変更することにより、これらのマスクパターンの何れか一つを選択的に再生し、ホログラムメモリ２を透過した再生光５に、そのマスクパターンに対応した光パターンが形成される。
【００３５】
再生光５は、補正マスク１０を透過して光量補正が行われた後に、光再構成型ゲートアレイ１に照射される。ここで、光再構成型ゲートアレイ１上には、多数の受光素子が配列されているが、各受光素子の感度（光電変換効率）は、製造プロセス上の公差等により、光再構成型ゲートアレイ１内でばらつきが生じる。補正マスク１０はこのような各受光素子の感度のばらつきを補正するために設けられたものであり、各受光素子の感度のばらつきに応じて各受光素子に照射される再生光の光量を調節することによって、各受光素子の感度が均一となるように補正する。
【００３６】
補正マスク１０としては、液晶パネル等の空間光変調素子やハーフトーン・マスク等が使用される。補正マスク１０として空間光変調素子を使用する場合には、補正マスク１０を通過して光再構成型ゲートアレイ１に照射されるホログラムからの再生光の強度を、各受光素子により検出して、この検出電圧に基づいて空間光変調素子の各座標における透過率を制御することにより光量補正を行うことができる。また、ハーフトーン・マスクを使用する場合には、あらかじめ光再構成型ゲートアレイ１内の各受光素子の感度を測定して、それらの感度に応じて受光素子の出力が均一となるように濃淡をつけたハーフトーン・マスクを作成する。そしてこのハーフトーン・マスクを補正マスク１０として使用することにより、光再構成型ゲートアレイ１内の各受光素子の出力を均一化することができる。
【００３７】
このように、光再構成型ゲートアレイ１内の各受光素子のばらつきに対して、電気回路的に補正を行うのではなく、補正マスク１０により光学的な補正を行う構成を採ることにより、光電変換を行う受光部は単純な電荷蓄積型受光回路（Charge-Integration Photo circuit。以下、「ＣＩＰ」という。）によって非常にコンパクトに構成することが可能となる。
【００３８】
尚、面発光レーザ３’の座標による発光強度のばらつきに対する補正は、光フィードバック付きのＶＣＳＥＬ駆動回路（図示せず）を使用して行われる。すなわち、受光素子による再生光の検出強度の一部をＶＣＳＥＬ駆動回路にフィードバックすることによって、個々の面発光レーザ３’のばらつきに影響されない均一な再生照射光の供給が可能となる。
【００３９】
図３は光再構成型ゲートアレイの単位回路ブロックの回路構成例を表す図である。本実施形態における光再構成型ゲートアレイ１の単位回路ブロックは、４つの論理ブロック（Logic Block）１５、５つのスイッチング・マトリックス（SM : Switching Matrix）１６、及び４つのＩ／Ｏブロック（IOB : I/O Block）１７を備え、各々が８本の配線１８により結合された構成からなる。
【００４０】
論理ブロック１５は、光再構成型のＲＡＭにより構成されており、論理演算関数をルックアップテーブル（ＬＵＴ）として記憶する。スイッチング・マトリックス１６は、光再構成型のクロスバスイッチにより構成されており、各論理ブロック１５及び各Ｉ／Ｏブロック１７間の配線１８の接続状態を切り換える。Ｉ／Ｏブロック１７は、４つの外部からの入出力と配線領域内の８本の配線１８とを結合する回路であり、これも結合状態を光により切り換えることが可能である。
【００４１】
図４は図３の論理ブロックの回路構成を表す図である。論理ブロック１５は、入力部に配設された４つのマルチプレクサ（ＭＵＸ）２０、４入力１出力のルックアップ・テーブル（ＬＵＴ）２１、Ｄフリップ・フロップ２２、Ｄフリップ・フロップ２２の出力の切換を行うマルチプレクサ２３、マルチプレクサ２３の出力ノードと８本の配線１８との間に設けられた８つのスリー・ステート・バッファ（Tri-State Buffers）２４、及びＤフリップ・フロップ２２のクリア（ＣＬＲ）信号の切り替えを行うマルチプレクサ２５を備えた構成からなる。また、論理ブロック１５は、配線領域内の配線１８とは、２２本の入力と８本の出力とで接続されている。
【００４２】
各マルチプレクサ２０，２３，２５は光再構成ビット素子を備えており、光信号により選択状態の切り換えを行うことができる。
【００４３】
ルックアップ・テーブル２１は、１６入力１出力のマルチプレクサ２１ａと、マルチプレクサ２１ａの各入力ノードに接続された１６個の光再構成ビット素子２１ｂとから構成されている。ルックアップ・テーブル２１の状態は、この１６個の光再構成ビット素子２１ｂにより決定される。マルチプレクサ２１ａの選択入力ノードは、７入力１出力の４つのマルチプレクサ２０を介して配線領域内の配線１８と結合されている。各マルチプレクサ２０の７つの入力ノードには、論理０、論理１、及び５本の配線領域内の配線１８からの入力値が入力される。これら各マルチプレクサ２０の接続状態は、３個の光再構成ビット素子によって決定される。
【００４４】
マルチプレクサ２１ａの出力ノードは、Ｄフリップ・フロップ２２に直結されている。Ｄフリップ・フロップ２２は、マルチプレクサ２１ａの出力値をラッチする。また、Ｄフリップ・フロップ２２の後段にある３入力１出力のマルチプレクサ２３の入力ノードには、Ｄフリップ・フロップ２２の出力、Ｄフリップ・フロップ２２の反転出力、及びマルチプレクサ２１ａの出力が入力される。そして、マルチプレクサ２３は、２個の光再構成ビット素子によって、選択状態が決定される。
【００４５】
マルチプレクサ２３の出力ノードは、８つのスリー・ステート・バッファ２４を介して配線領域内の配線１８に接続されている。各スリー・ステート・バッファ２４は、１ビットの光再構成ビット素子により接続又は非接続が決定される。
【００４６】
Ｄフリップ・フロップ２２のクリア（ＣＬＲ）ノードに接続されたマルチプレクサ２５は、論理０、論理１、及び配線領域内の配線１８からの２ビットの入力が、２個の光再構成ビット素子により選択できる構成とされている。これにより、Ｄフリップ・フロップ２２は、光からも電気回路からも初期化することができる。尚、電源起動時には、このマルチプレクサ２５の出力が０となることで、Ｄフリップ・フロップ２２が強制的にリセットされる。
【００４７】
図５は図３のスイッチング・マトリックスの回路構成を表す図である。スイッチング・マトリックス１６は、図３に示すように、縦横に引かれた各８本の配線１８の組の交点に設けられたクロスバスイッチであり、それぞれ垂直に交差する配線同士を結合する役割を有する。１つのスイッチング・マトリックス１６には、８本の配線の交点に設けられた８個の４方向スイッチ３０が用いられている。各４方向スイッチ３０は、既存のＦＰＧＡと同様に、６個のトランスミッション・ゲート３１を有している。各トランスミッション・ゲート３１は、１ビットの光再構成ビット素子３２を有しており、光信号によって光再構成ビット素子３２を切り換えることにより、オン・オフ制御を行うことができる。
【００４８】
図６は図３のＩ／Ｏブロックの１入力分の回路構成図である。Ｉ／Ｏブロック１７は、図３に示すように、光再構成型ゲートアレイの単位回路ブロックの中央部にあるスイッチング・マトリックス１６以外の４つのスイッチング・マトリックス１６のそれぞれの一端に接続されている。Ｉ／Ｏブロック１７は、４つの単位回路ブロック外部からの入出力と、配線領域内の８本の配線１８とを結合する役割を有する。従って、Ｉ／Ｏブロック１７は、図６に示した１入力分の回路構成を４組有する構成からなる。
【００４９】
図６において、Ｉ／Ｏブロック１７の配線領域への入力回路は、入力ノードがＩ／Ｏブロックパッド３４に接続され出力ノードが配線領域内の８本の配線１８の何れかに接続された８個のスリー・ステート・バッファ３５から構成されている。各スリー・ステート・バッファ３５は、それぞれ１ビットの光再構成ビット素子３５ａを備え、光入力によるオン・オフ制御が可能である。
【００５０】
また、Ｉ／Ｏブロック１７の配線領域からＩ／Ｏブロックパッド３４への出力回路は、２つのマルチプレクサ３６，３７、及び１個のスリー・ステート・バッファ３８により構成されている。マルチプレクサ３６は、４入力１出力マルチプレクサであり、入力ノードには配線領域内の２本の配線の信号、論理０、及び論理１が入力される。マルチプレクサ３６は２ビットの光再構成ビット素子を備えており、２ビットの光入力信号により、入力ノードに入力される信号の何れか一を選択して出力ノードに出力する。マルチプレクサ３６の出力ノードは、スリー・ステート・バッファ３８の入力ノードに接続され、スリー・ステート・バッファ３８の出力ノードはＩ／Ｏブロックパッド３４に接続されている。
【００５１】
また、マルチプレクサ３７は、４入力１出力マルチプレクサであり、入力ノードには配線領域内の１本の配線の正論理信号及びその負論理信号、論理０、並びに論理１が入力される。マルチプレクサ３６は２ビットの光再構成ビット素子を備えており、２ビットの光入力信号により、入力ノードに入力される信号の何れか一を選択して出力ノードに出力する。マルチプレクサ３６の出力ノードは、スリー・ステート・バッファ３８のイネーブル入力ノードに接続されている。電源起動時には、スリー・ステート・バッファ３８のイネーブル入力ノードには論理０が出力され、総てのＩ／Ｏブロックパッド３４はハイ・インピーダンスとなる。
【００５２】
図７はｎビットの光再構成ビット素子の回路構成を表す図である。光再構成ビット素子は、１個のＣＩＰ４１と１個のリセット付きＴ−ＦＦ（Toggle Flip-Flop）から構成された１ビットの光再構成ビット素子４３がｎ個並列接続された構成からなる。ＣＩＰ４１は、ソースが電源に、ゲートがリフレッシュ入力（REFRESH）に接続されたｐＭＯＳＦＥＴ４１ａと、アノードが接地されカソードがｐＭＯＳＦＥＴ４１ａのドレインに接続された受光素子であるフォト・ダイオード（Photodiode。以下、「ＰＤ」という。）４１ｂからなる。ＰＤ４１ｂのカソードとｐＭＯＳＦＥＴ４１ａのドレインの共通ノードであるトリガ入力ノード４１ｃの負論理が、Ｔ−ＦＦ４２のトリガ入力Ｔに接続されている。
【００５３】
Ｔ−ＦＦ４２は、トリガ入力Ｔの立ち上がりエッジにおいて、出力Ｑの論理値を反転させる。このＴ−ＦＦ４２の出力Ｑは、１ビットの光再構成ビット素子４３の出力値ＣＳとして出力される。
【００５４】
１ビットの光再構成ビット素子は、次のような動作を行う。まず、リフレッシュ入力（REFRESH）をアサートし（Ｌレベルとし）、ｐＭＯＳＦＥＴ４１ａをＯＮ状態として、ＰＤ４１ｂを電源電圧Vccで充電する。これにより、トリガ入力ノード４１ｃは、論理１の電圧（Vcc）となり、Ｔ−ＦＦ４２のトリガ入力Ｔには論理０が入力される。次に、リフレッシュ入力（REFRESH）をネゲートし（Ｈレベルとし）て、ｐＭＯＳＦＥＴ４１ａをＯＦＦ状態とする。そして、ホログラムメモリ２からの再生光がＰＤ４１ｂに照射された場合には、ＰＤ４１ｂは放電し、一定時間後にはトリガ入力ノード４１ｃは論理０の電圧（接地電圧）となり、Ｔ−ＦＦ４２のトリガ入力Ｔには論理１が入力される。従って、再生光がＰＤ４１ｂに照射されてから一定時間経過後にクロックを立ち上げると、Ｔ−ＦＦ４２は、出力Ｑの論理レベルを反転する。一方、再生光がＰＤ４１ｂに照射されなかった場合には、クロックが立ち上がってもＴ−ＦＦ４２は前状態を保持する。
【００５５】
このように、クロックの立ち上がりにおいて論理演算回路の構成情報が瞬時に切り替わることから、ダイナミックな再構成を利用した同期回路の実装が可能となる。
【００５６】
図８は図７における１ビットの光再構成ビット素子のトランジスタレベルの回路構成を表す図である。図８中の小さいインバータ記号は、ウイークタイプを示している。図８の回路では、ＰＤ４１ｂの出力アンプやＴ−ＦＦ４２の反転フィードバックに用いる排他論理和を１個のＭＯＳトランジスタ４２ａと１個のインバータ４２ｂにより実現し、また、リセット機能をマスターからスレーブへの書き込みが行われていないときに限定してアクティブにできる仕様としたことでリセット機能を１個のＭＯＳトランジスタ４２ｃで実現することにより、回路規模を圧縮している。その結果、１ビットの光再構成ビット素子４３を１７個のトランジスタにより構成することができる。
【００５７】
以上のように構成された本実施形態に係る光再構成型ゲートアレイのデータ書込装置において、以下その全体動作を説明する。
【００５８】
図９は本発明の実施形態１に係る光再構成型ゲートアレイのデータ書込方法を表すフローチャートである。まず、最初に、再生光照射制御回路４は、各区画の面発光レーザ３’による再生照明光の照射角度を設定する（Ｓ１）。そして、ホログラムメモリ２の全エリア（照射情報記録エリア２ｂを含む。）に対して再生照明光を照射する（Ｓ２）。これにより、ホログラムメモリ２に記録された光パターンが再生光として光再構成型ゲートアレイ１及び再生光照射制御回路４に照射される。光再構成型ゲートアレイ１は、再生光が照射されると、その光パターンに従って、論理演算回路の再構成を行い、初期論理演算回路が構成される（Ｓ３）。
【００５９】
また、このとき、再生光照射制御回路４は、照射情報記録エリア２ｂからの再生光によって読み出される情報に基づき、次回の再生光の照射により論理演算回路を再構成する光再構成型ゲートアレイ１内の区画（以下、「再構成区画」という。）を決定する（Ｓ４）。そして、再生光照射制御回路４は、各再構成区画に照射する再生照明光の照射角を決定する（Ｓ５）。そして、一定クロック数の経過後に、再生光照射制御回路４は、面発光レーザ３’により、各再構成区画及び照射情報記録エリア２ｂに対して所定の角度で再生照明光の照射を行う（Ｓ６）。これにより、ホログラムメモリ２に記録された光パターンが再生光として光再構成型ゲートアレイ１の再構成区画及び再生光照射制御回路４に照射される。光再構成型ゲートアレイ１は、再生光が照射された区画において、再生光の光パターンに従って、論理演算回路の再構成を行い、その区画における論理演算回路が再構成される（Ｓ７）。以下は、Ｓ４〜Ｓ７の動作が繰り返される。
【００６０】
最後に、上記のように部分再構成を繰り返し行う方法と、光再構成型ゲートアレイ１の全エリアで繰り返し再構成を行う方法とで、ホログラムメモリ２の使用効率についての比較評価を行う。尚、以下の評価では、光再構成型ゲートアレイ１は、各区画単位で任意の機能が実装されるものとする。
【００６１】
以下で、平均生存クロック数ｋとは、ある区画に対してある論理回路が設定された後に、その論理回路が他の論理回路に交代されるまでのクロック数の平均値をいうものとする。また、光再構成型ゲートアレイ１全体の構成ビット数をＮ、光再構成型ゲートアレイ１内の区画数を２Ｍとする。このとき、光再構成型ゲートアレイ１全体の論理回路の構成パターンの数は２Ｎである。従って、各区画内における論理回路の構成パターンの数は２N-Mである。
【００６２】
ある時刻において、各区画内の論理回路が再構成される確率をＰＡ、再構成されない確率をＰＢとする。
【００６３】
【数１】
2005045130.tif 000003
【００６４】
各時刻において、一つの区画内の論理回路の交代が行われない確率ＰＢ０及び交代が行われる確率ＰＡ０は、平均生存クロック数ｋから（数２）、（数３）のように算出される。
【００６５】
【数２】
2005045130.tif 000004
【００６６】
【数３】
2005045130.tif 000005
【００６７】
一方、論理回路が交代された結果、交代後の論理回路が交代前の論理回路と同一の構成となる場合もあり得る。この場合、区画内の論理回路の再構成は行われない。従って、交代の前後で論理回路の構成が同一となる場合も考慮すると、各時刻において論理回路の再構成が行われない確率ＰＢは（数４）により算出される。
【００６８】
【数４】
2005045130.tif 000006
【００６９】
故に、１クロックあたりの全エリアの平均書き換えビット数Ｅｐは、（数５）により算出される。
【００７０】
【数５】
2005045130.tif 000007
ここで、右辺第２項の２Ｍは、再構成を行うか否かを決定するために必要とされるビット（照射情報記録エリア２ｂ内のビット）を意味する。
【００７１】
一方、光再構成型ゲートアレイ１を区画に分割せず、光再構成型ゲートアレイ１の全エリアで繰り返し再構成を行う方法では、総ての区画において論理演算回路の再構成が行われない場合にのみ、全エリアの論理回路の再構成が不要となる。従って、各時刻において論理演算回路の再構成が行われない確率Ｐａは、（数６）により表される。
【００７２】
【数６】
2005045130.tif 000008
【００７３】
故に、１クロックあたりの全エリアの平均書き換えビット数Ｅａは、（数７）により算出される。
【００７４】
【数７】
2005045130.tif 000009
ここで、右辺第２項の１は、再構成を行うか否かを決定するために必要とされるビットを意味する。
【００７５】
ホログラムメモリ２の利用効率を、全エリアを毎回再構成する方式における１クロックあたりの全エリアの平均書き換えビット数Ｅａに対する、各区画ごとに部分的に再構成する方式における１クロックあたりの全エリアの平均書き換えビット数Ｅｐの比Ｅｐ／Ｅａにより定義する。（数５）、（数７）より、ホログラムメモリ２の利用効率は（数８）のように表される。
【００７６】
【数８】
2005045130.tif 000010
【００７７】
図１０はＮ＝１６の場合における平均生存クロック数ｋに対するホログラムメモリ２の利用効率の関係を表す図である。図１０から分かるように、ｋが１０以下の場合でも、本発明に係る部分再構成を繰り返し行う方法によれば、従来の光再構成型ゲートアレイ１の全エリアで繰り返し再構成を行う方法に比べて数倍のホログラムメモリ２の利用効率の改善が見込まれることが確認される。
【図面の簡単な説明】
【００７８】
【図１】本発明の実施形態１に係る光再構成型ゲートアレイのデータ書込装置の全体構成を表す模式図である
【図２】本発明の実施形態１に係る光再構成型ゲートアレイのデータ書込装置の光学系の構成を表す模式図である。
【図３】光再構成型ゲートアレイの単位回路ブロックの回路構成例を表す図である。
【図４】図３の論理ブロックの回路構成を表す図である。
【図５】図３のスイッチング・マトリックスの回路構成を表す図である。
【図６】図３のＩ／Ｏブロックの１入力分の回路構成図である。
【図７】ｎビットの光再構成ビット素子の回路構成を表す図である。
【図８】図７における１ビットの光再構成ビット素子のトランジスタレベルの回路構成を表す図である。
【図９】本発明の実施形態１に係る光再構成型ゲートアレイのデータ書込方法を表すフローチャートである。
【図１０】Ｎ＝１６の場合における平均生存クロック数ｋに対するホログラムメモリの利用効率の関係を表す図である。
【図１１】従来の光再構成型ゲートアレイのデータ書込装置の全体構成を表す模式図である。
【図１２】論理関数ゲートの構成を表す模式図である。
【図１３】非特許文献１，３，４に記載の光再構成型ゲートアレイのデータ書込装置の断面図である。
【符号の説明】
【００７９】
１    光再構成型ゲートアレイ
２    ホログラムメモリ
２ａ    区画
２ｂ    照射情報記録エリア
３    再生光照射手段
３’    面発光レーザ
３ａ    区画
４    再生光照射制御回路
５    再生光
１０    補正マスク
１１    再生照明光
１５    論理ブロック
１６    スイッチング・マトリックス
１７    Ｉ／Ｏブロック
１８    配線
２０，２１ａ，２３，２５    マルチプレクサ
２１    ルックアップ・テーブル
２１ｂ    光再構成ビット素子
２２    Ｄフリップ・フロップ
２４    スリー・ステート・バッファ
３０    ４方向スイッチ
３１    トランスミッション・ゲート
３２    光再構成ビット素子
３４    Ｉ／Ｏブロックパッド
３５    スリー・ステート・バッファ
３５ａ    光再構成ビット素子
３６，３７    マルチプレクサ
３８    スリー・ステート・バッファ
４１    ＣＩＰ（電荷蓄積型受光回路）
４１ａ    ｐＭＯＳＦＥＴ
４１ｂ    ＰＤ（フォト・ダイオード）
４１ｃ    トリガ入力ノード
４２    Ｔ−ＦＦ（トグル・フリップ・フロップ）
４２ａ，４２ｃ    ＭＯＳトランジスタ
４２ｂ    インバータ
４３    光再構成ビット素子
【図１】
2005045130.tif 000011
【図２】
2005045130.tif 000012
【図３】
2005045130.tif 000013
【図４】
2005045130.tif 000014
【図５】
2005045130.tif 000015
【図６】
2005045130.tif 000016
【図７】
2005045130.tif 000017
【図８】
2005045130.tif 000018
【図９】
2005045130.tif 000019
【図１０】
2005045130.tif 000020
【図１１】
2005045130.tif 000021
【図１２】
2005045130.tif 000022
【図１３】
2005045130.tif 000023
【手続補正書】
【提出日】平成16年5月11日(2004.5.11)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００５１
【補正方法】変更
【補正の内容】
【００５１】
また、マルチプレクサ３７は、４入力１出力マルチプレクサであり、入力ノードには配線領域内の１本の配線の正論理信号及びその負論理信号、論理０、並びに論理１が入力される。マルチプレクサ３７は２ビットの光再構成ビット素子を備えており、２ビットの光入力信号により、入力ノードに入力される信号の何れか一を選択して出力ノードに出力する。マルチプレクサ３７の出力ノードは、スリー・ステート・バッファ３８のイネーブル入力ノードに接続されている。電源起動時には、スリー・ステート・バッファ３８のイネーブル入力ノードには論理０が出力され、総てのＩ／Ｏブロックパッド３４はハイ・インピーダンスとなる。