(57)【要約】【課題】  半導体メモリ装置において、数百ＭＨｚの信号がバス配線を通しマザーボードとメモリモジュールとの間で伝送された場合、信号の伝送中、信号の波形が乱れ、信号品質の低下が生じる。【解決手段】  マザーボードとメモリモジュールの多層配線層のバス配線層と導電層とのプレーンの切り替わる部分の近傍に、バイパスコンデンサを配置する。この結果、バス配線層に与えられる高周波信号の帰還電流の乱れを軽減し、当該帰還電流の乱れによる信号波形の品質の劣化を防止すると共に、帰還電流の乱れによる不要電磁波の輻射をも防止する。【選択図】  図１１
2005045274.tif 000002
【特許請求の範囲】
【請求項１】
データが入出力される複数のメモリを配置したメモリモジュールと、前記複数のメモリをコントロールするメモリコントローラを搭載したマザーボードと、前記メモリモジュールをマザーボードに電気的に接続するコネクタから構成され、ドライバとしてプッシュプル構成のドライバを有し、前記ドライバと前記メモリコントローラとをバス配線層により接続した構成を備えたメモリバス伝送システムにおいて、前記コネクタに隣接したマザーボード上の所定位置に、バイパスコンデンサを備え、当該バイパスコンデンサにより、前記バス配線層からの帰還電流をバイパスすることを特徴とするメモリバス伝送システム。
【請求項２】
請求項２において、前記バイパスコンデンサの所定位置は、マザーボード及びメモリモジュールにおける多層配線層で前記バス配線層が他の層と切り替わる位置近傍に設定されていることを特徴とするメモリバス伝送システム。
【請求項３】
請求項２又は３において、マザーボードは、前記多層配線層として、ドライバの電源層とグランド層とを含み、前記メモリコントローラ近傍には、前記ドライバの電源層とグランド層に電気的に接続される別のバイパスコンデンサを備えていることを特徴とするメモリバス伝送システム。
【請求項４】
請求項１、２又は３において、前記メモリモジュールは、データを入出力する複数のメモリを両面に搭載可能な多層配線構造を有し、前記両面の一方の面側には前記メモリ用の第１の高周波配線層と第１の高周波配線層と対向するグランド層とが設けられており、前記両面の他方の面側には前記メモリ用の第２の高周波配線層と第２の高周波配線層と対向する電源層とが設けられていることを特徴とするメモリバス伝送システム。
【請求項５】
請求項４において、前記第１及び第２の高周波配線層は、前記メモリモジュールの一方及び他方の面上に設けられており、前記グランド層と前記電源層はメモリモジュールの内部に設けられていることを特徴とするメモリバス伝送システム。
【請求項６】
前記マザーボードの多層配線層におけるバス配線層はスタブ抵抗を介してコネクタに接続されており、前記メモリモジュールにおける前記第１又は第２の高周波信号配線層はスタブ抵抗を介して前記コネクタと接続されることを特徴とするメモリバス伝送システム。
【請求項７】
データが入出力される複数のメモリを配置したメモリモジュールと、前記複数のメモリをコントロールするメモリコントローラを搭載したマザーボードと、前記メモリモジュールをマザーボードに電気的に接続するコネクタから構成され、ドライバとしてプッシュプル構成のドライバを有し、前記ドライバと前記メモリコントローラとをバス配線層により接続した構成を備えたメモリ装置において、前記コネクタに隣接したマザーボード上の所定位置に、バイパスコンデンサを備え、当該バイパスコンデンサにより、前記バス配線層からの帰還電流をバイパスすることを特徴とするメモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置等に使用されるメモリバス伝送システムに関し、特に、マザーボード上にメモリコントローラ及びメモリモジュールを取り付けた構成を有する半導体メモリ装置、及び、そのメモリバス伝送システムに関する。
【背景技術】
【０００２】
一般に、この種の半導体メモリ装置には、マザーボード、マザーボード上にコネクタを介して取り付けられたメモリモジュールを備えたものがある。この場合、マザーボード上には、メモリコントローラが配置されると共に、メモリモジュールには複数のメモリが搭載されている。メモリコントローラとメモリモジュールとは、基準クロック配線、データ配線等、高い周波数の信号が与えられる信号配線によって電気的に接続される一方、グランド配線及び電源配線とによっても電気的に接続されている。この形式の半導体メモリ装置では、メモリ及びメモリコントローラの各々のデバイス内に、プッシュプル構成を備えたドライバが設けられ、このドライバはグランド配線と電源配線との間に接続されると共に、バス構成を有する信号配線によって、他方のデバイスに接続され、この信号配線を介してデータを入出力している。
【０００３】
上記したマザーボード及びメモリモジュールは、上記した各配線を配線層の形で形成した多層配線構造を有し、両マザーボード及びメモリモジュールの配線層は、コネクタに設けられたピンを介して電気的に互いに接続され、これら配線層はメモリ伝送システムを構成している。
【０００４】
一方、近年におけるメモリ装置に対する高速化の要求に伴い、このようなメモリ伝送システムを採用した半導体メモリ装置においても、数百ＭＨｚ以上の高周波数で動作することが要求されている。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、数百ＭＨｚ以上の高い周波数で半導体メモリ装置を動作させた場合、低い周波数で動作させた場合には問題とはならなかった種々の課題が生じて来た。例えば、上記したような高い周波数で動作を行った場合、多層配線層を構成する信号配線層に与えられる電圧を、出力側であるドライバ及び入力側であるメモリコントローラとの双方で観察すると、出力電圧波形に対して、入力に電圧波形が大きく乱れることが観測された。即ち、上記したメモリ伝送システムを備えた半導体メモリ装置では、信号配線上に、高い周波数の信号が出力されると、信号の電圧波形が大きく乱れ、信号品質の劣化が生じることが判明した。
【０００６】
上記した信号の電圧波形劣化を更に詳細に検討すると、信号の電圧波形劣化の際には、グランド層或いは電源層に流れる帰還電流の波形も大きく乱れることも判明した。このような帰還電流における電流波形の乱れを抑制することにより、信号配線における信号の電圧波形の品質を改善できると共に、不要電磁波輻射をも抑制できることが分かった。
【０００７】
本発明者等は、上記した知見に基づき、信号電圧波形の乱れの一因となるグランド層及び電源層における電流波形の乱れの原因について検討した。この結果、これら電流波形の乱れの一因が、マザーボードにおける多層配線層と、メモリモジュールにおける多層配線層との構造の相違に基づくことを究明した。換言すると、マザーボード上のメモリコントローラと、メモリモジュール上のメモリとを電気的に接続する信号配線のうち、基準クロック配線とデータ配線、及びそれらと同程度の高周波数で動作する信号配線は、各々の信号配線と対向する導電層がマザーボードとメモリモジュールの区間で統一されていないことによって、電流波形の乱れが生じることが分かった。
【０００８】
更に、従来の半導体メモリ装置では、コネクタの区間で、各々の信号配線に最も近接する信号配線以外の二本の配線が、対向する導電層と互いに異なる電位を持つ配線であることが多かった。このような配線をコネクタ区間で行った場合、数百ＭＨｚ以上の高周波になると、帰還電流は、バス配線の下に配置された対向層のうち、バス配線直下付近に局在して流れる現象が生じる。
【０００９】
しかし、メモリモジュールとマザーボードにおけるバスの対向層が異なっている場合には、帰還電流の流れに乱れが生じ、これによっても、バスの伝送信号にも劣化が起こることが判明した。
【００１０】
上記した点をより具体的に説明すると、信号配線層に対向する導電層を含むマザーボード上の多層配線構造と、メモリモジュール上の多層配線構造とでは、各層の位置関係が異なっていることがある。例えば、マザーボード上においては、信号配線層の対向層として、グランド層が配置されており、他方、メモリモジュール上においては、信号配線層の対向層として、電源層が配置されている場合がある。
【００１１】
このように、信号配線層の対向層となる導電層がグランド層から電源層、或いは、電源層からグランド層のように、変化すると、インピーダンスの不整合等により、導電層に流れる帰還電流波形には乱れが生じてしまうと言う現象が見出され、この帰還電流波形の乱れは信号配線層における信号の電圧波形の品質にも悪影響を与えることが判明した。
【００１２】
本発明の目的は、信号配線層に与えられる電圧波形の品質を改善できる半導体メモリ装置を提供することである。
【００１３】
本発明の他の目的は、電源層及びグランド層の少なくとも一方を流れる帰還電流波形の乱れを防止することによって、信号の品質を改善できる半導体メモリ装置を提供することである。
【００１４】
本発明の更に他の目的は、帰還電流波形を改善することにより、不要電磁波の輻射を防止できる半導体メモリ装置を提供することである。
【００１５】
本発明の他の目的は、電流波形の乱れ及び信号電流波形の乱れをマザーボード及びメモリモジュールにおける多層配線構造を改良することによって軽減するメモリ伝送システムを提供することである。
【００１６】
本発明の更に他の目的は、ピン配列を改良することによって電流波形の乱れを軽減できるコネクタを備えた半導体メモリ装置を提供するである。
【課題を解決するための手段】
【００１７】
本発明によれば、データが入出力される複数のメモリを配置したメモリモジュールと、前記複数のメモリをコントロールするメモリコントローラを搭載したマザーボードと、前記メモリモジュールをマザーボードに電気的に接続するコネクタから構成され、ドライバとしてプッシュプル構成のドライバを有し、前記ドライバと前記メモリコントローラとをバス配線層により接続した構成を備えたメモリバス伝送システムにおいて、前記コネクタに隣接したマザーボード上の所定位置に、バイパスコンデンサを備え、当該バイパスコンデンサにより、前記バス配線層からの帰還電流をバイパスすることを特徴とするメモリバス伝送システムが得られる。
【００１８】
ここで、前記バイパスコンデンサの所定位置は、マザーボード及びメモリモジュールにおける多層配線層で前記バス配線層が他の層と切り替わる位置近傍に設定されている。
【００１９】
また、本発明の望ましい形態では、マザーボードは、前記多層配線層として、ドライバの電源層とグランド層とを含み、前記メモリコントローラ近傍には、前記ドライバの電源層とグランド層に電気的に接続される別のバイパスコンデンサを備えている
更に、本発明によれば、データを入出力する複数のメモリを両面に搭載可能で、多層配線構造を備えたメモリモジュールにおいて、前記両面の一方の面側には、前記メモリ用の第１の高周波配線層と、第１の高周波配線層と対向するグランド層とが設けられており、前記両面の他方の面側には、前記メモリ用の第２の高周波配線層と、第２の高周波配線層と対向する電源層とが設けられていることを特徴とするメモリモジュールが得られる。
【００２０】
望ましくは、前記第１及び第２の高周波配線層は、前記メモリモジュールの一方及び他方の面上に設けられており、前記グランド層と前記電源層はメモリモジュールの内部に設けられている。
【００２１】
本発明によれば、また、データが入出力される複数のメモリを配置したメモリモジュールと、前記複数のメモリをコントロールするメモリコントローラを搭載したマザーボードと、前記メモリモジュールをマザーボードに電気的に接続するコネクタから構成され、ドライバとしてプッシュプル構成のドライバを有し、前記ドライバと前記メモリコントローラとをバス配線層により接続した構成を備えたメモリ装置において、前記コネクタに隣接したマザーボード上の所定位置に、バイパスコンデンサを備え、当該バイパスコンデンサにより、前記バス配線層からの帰還電流をバイパスすることを特徴とするメモリ装置が得られる。
【発明の効果】
【００２２】
本発明によれば、高周波信号を伝送するバス配線が配線された配線層と、当該バス配線層と対向する電源層又はグランド層との間における多層配線構造上の位置関係をマザーボードとメモリモジュールとにおいて実質的に同じにすること、即ち、統一することにより、数百ＭＨｚ以上の信号を伝送する際における信号波形の乱れを防止することができる。また、本発明では、バス配線層と、電源層又はグランド層の多層配線構造上における位置関係がマザーボードとメモリモジュール間で切り替わる部分がある場合、当該切り替わる部分に隣接する部分にバイパスコンデンサを設けることによっても、高周波信号の信号波形の乱れを軽減できる。
【００２３】
これは、上記した構成を採用することにより、ドライバからの信号伝送の際における帰還電流の波形歪を防止できるためである。このように、帰還電流の波形歪或いは乱れを少なくすることにより、帰還電流の高周波成分に起因する不要電磁波の発生を防止でき、電磁波障害（ＥＭＩ、ＥＭＣ）の対策としても、本発明は有効である。
【発明を実施するための最良の形態】
【００２４】
図１を参照して、本発明の理解を容易にするために、従来の半導体メモリ装置について先ず説明する。図示された半導体メモリ装置は、マザーボード２０と、マザーボード２０上に立設されたメモリモジュール２１とを備えている。各マザーボード２０及びメモリモジュール２１には、それぞれ多層配線が施されており、両マザーボード２０及びメモリモジュール２１における多層配線は電気的に互いにコネクタ２２を介して接続されている。ここで、マザーボード２０上には、メモリコントローラ２５が搭載されており、他方、メモリモジュール２１には、メモリデバイス２６が搭載されている。図示された例では、説明を簡略化するために、単一のメモリデバイス２６がメモリモジュール２１上に搭載されている場合を示しているが、複数のメモリデバイスがメモリモジュール２１に搭載されている場合も、同様である。また、メモリデバイス２６とメモリコントローラ２５とは、クロックバス、データバス等、数百ＭＨｚ以上の高い周波数でクロック、データ等を伝送するバス配線によって互いに接続されている。
【００２５】
ここでは、本発明に関連する部分だけを示しており、この関係上、図では、メモリデバイス２６のうち、ＮチャンネルＭＯＳ３６及びＰチャンネルＭＯＳ３７をプッシュプル接続することによって構成されたドライバ回路だけを示し、レシーバ回路等、他の部分は省略されている。同様に、図では、メモリコントローラ２５の一部を構成し、入力バッファと終端回路とによって構成された入力回路のうち、電源３１に対して互いに直列に接続された２つの抵抗によって構成された終端回路のみをメモリコントローラ２５として特徴付けている。図示されたメモリコントローラ２５の入力回路（終端回路）は、２ｘＺｏに等しいインピーダンスを有する２個の抵抗を直列に接続した構成を有し、両抵抗の共通接続点にバス配線が接続されている。ここで、Ｚｏは、バス配線の特性インピーダンスである。
【００２６】
図１を更に参照すると、図示されたマザーボード２０の多層配線は、バス配線を構成するバス配線層２５０、ドライバの電源層２５１、及び、グランド層２５２とによって構成されている。多層配線は、実際には、ドライバ電源層とは異なる電位が与えられる他の電源層等、より多くの配線層を含んでいるが、ここでは、説明を簡略化するために、バス配線層２５０、ドライバの電源層２５１、及び、グランド層２５２についてのみ説明する。図からも明らかな通り、終端回路はドライバ電源層とグランド層との間に接続されており、また、メモリコントローラ２５近傍のドライバ電源層とグランド層との間には、０.１μＦ程度のバイパスコンデンサが接続されている。
【００２７】
一方、メモリモジュール２１側の多層配線層も、バス配線層２６０、ドライバの電源層２６１、及びグランド層２６２によって構成されている。メモリモジュール２１側の多層配線層にも、実際には、図示されない低周波配線層等が設けられているが、ここでは、省略されている。図示されたメモリデバイス２６のプッシュプル構成のドライバは、バス配線層２６０を介してメモリコントローラ２５に接続されると共に、ドライバの電源層２６１及びグランド層２６２にも接続されている。また、０.１μＦの容量を有するメモリ用バイパスコンデンサがメモリデバイス２６に隣接して接続されている。
【００２８】
図示されたドライバ電源層２５１及び２６１と、グランド層２５２及び２６２との間には、電源３１が接続されており、この電源３１からは、ドライバの電源電圧（ＶＤＤＱ）が与えられている。ここで、このドライバの電源電圧（ＶＤＤＱ）は、デバイスの内部回路の動作に必要な電源電圧（ＶＤＤ）と等しくても良いし、或いは、異なっていても良い。このうち、ドライバの電源電圧（ＶＤＤＱ）と異なる電源電圧（ＶＤＤ）が供給される場合、ＶＤＤ用の電源層と、ＶＤＤＱを供給する電源層とは互いに異なるプレーン（領域）上に設けられるが、等しい電源電圧の場合、共通の配線層が利用されても良い。
【００２９】
図示されているように、マザーボード２０側におけるバス配線層２５０は、ドライバの電源層２５１と対向しており、グランド層２５２とは対向していない。一方、メモリモジュール２１側におけるバス配線層２６０はグランド層２６２と対向しており、ドライバの電源層２６１とは直接には対向していない。換言すれば、マザーボード２０の多層配線層におけるドライバの電源層２５１とグランド層２５２との位置関係は、メモリモジュール２１の多層配線層におけるドライバの電源層２６１とグランド配線層２６２との位置関係と互いに相違し、図面上では、両層の位置関係が互いに逆転する構成となっている。
【００３０】
このように、バス配線層２５０、２６０に対向する導電層がマザーボード２０側と、メモリモジュール２１側で変化している場合、バス配線層２６０及び２５０を介して、数百ＭＨｚ程度の高速でデータ或いはクロックが伝送されると、バス配線層上の信号の電圧波形に乱れが生じ、この結果、正確な信号伝送を行えないことが判明した。
【００３１】
上記した電圧波形の乱れの原因について検討した結果、数百ＭＨｚ以上の高周波数の信号がバス配線層２６０、２５０を介して送受された場合、ドライバの電源層或いはグランド層を通して流れる帰還電流（グランド電流又は電源電流）に乱れが生じ、この結果、信号の電圧波形の品質が低下することが判明した。したがって、信号の電圧波形における品質の低下を防止するためには、上記した帰還電流の乱れを軽減することが必要である。
【００３２】
図２を参照すると、本発明の一実施形態に係る半導体メモリ装置が示されており、ここでは、図１と対応する部分には同一の参照符号が付けられている。図からも明らかな通り、半導体メモリ装置は、マザーボード２０と、メモリモジュール２１とを備え、マザーボード２０の多層配線層は、バス配線層２５０、ドライバ電源層２５１、及び、グランド層２５２とによって特徴付けられており、他方、メモリモジュール２１の多層配線層もバス配線層２６０、ドライバ電源層２６１、及び、グランド層２６２によって特徴付けられている。また、マザーボード２０とメモリモジュール２１とはコネクタ２２を介して電気的に接続されているものとする。更に、図１と同様に、メモリコントローラ２５の近傍のドライバ電源層とグランド層との間には、０.１μＦ程度のバイパスコンデンサが接続され、他方、メモリデバイス２６の近傍にも、０.１μＦ程度のメモリ用バイパスコンデンサが接続されている。
【００３３】
図示されているように、マザーボード２０のバス配線層２５０に対向する導電層として、電源３１からドライバの電源電位ＶＤＤＱが与えられるドライバ電源層２５１が配置されており、同様に、メモリモジュール２１のバス配線２６０に対向する導電層としても、ドライバ電源層２６１が配置されている。図示された例では、マザーボード２０のグランド層２５２と、メモリモジュール２１のグランド層２６２とは、多層配線層において同じ位置関係に位置付けられている。したがって、この構成では、マザーボード２０のバス配線２５０とドライバ電源層２５１の位置関係がメモリモジュール２１のバス配線層２６０とドライバ電源層２６１の位置関係と同じになっており、このことは、両マザーボード２０及びメモリモジュール２１において、バス配線層とドライバ電源層とが統一されていることを意味している。換言すれば、図２に示されたマザーボード２０及びメモリモジュール２１の多層配線構造は、図１に示すように、ドライバの電源層とグランド層とが互いに逆転するのを避けた構造を有している。
【００３４】
図示された例の場合、バス配線層２５０及び２６０に対向する導電層として、ドライバの電源層２５１、２６１がマザーボード２０及びメモリモジュール２１において統一的に使用されている。また、メモリモジュール２１側には、ＮＭＯＳ３６、ＰＭＯＳ３７をプッシュプル構成のドライバ回路が設けられており、このうち、ドライバ電源層２６１に対してＰＭＯＳ３７が接続され、且つ、グランド層２６２に対してＮＭＯＳ３６が接続されている。
【００３５】
図２に示された半導体メモリ装置の動作を図３及び図４に示された等価回路をも参照して説明する。ここで、図３は、メモリデバイス２６のドライバ回路を構成するＮＭＯＳ及びＰＭＯＳ３６及び３７のゲートに対して、ハイレベルからロウレベルに遷移する信号が与えられ、その結果として、ＮＭＯＳ３６がオフし、ＰＭＯＳ３７がオンになる場合の動作を示している。即ち、図３においては、ＰＭＯＳ３７がオン状態になることによって、ドライバの電源層２５１及び２６１から、ＰＭＯＳ３７を介して、バス配線層２６０、２５０に対して、ドライバの電源電位ＶＤＤＱが与えられ、バス配線層の状態は、ロウからハイになる場合が示されている。このように、バス配線層２６０及び２５０の電位がロウレベルからハイレベルになると、電源３１からの電源電流は、オン状態にあるＰＭＯＳ３７を介して、バス配線層２６０及び２５０を介して、メモリコントローラ２５の入力回路に信号電流として流れる。一方、ＰＭＯＳ３７がオン状態にある期間、図３に示すように、ドライバの電源層には、電源３１から交流（ＡＣ）電流が、帰還電流として流れる。
【００３６】
他方、ＰＭＯＳ３７及びＮＭＯＳ３６のゲートに、ロウレベルからハイレベルに遷移する信号が与えられると、ＰＭＯＳ３７がオフ状態となり、ＮＭＯＳ３６がオン状態となる。この結果、バス配線層２６０及び２５０の電位がハイレベルからロウレベルに変化して、図４に示すように、メモリコントローラ側からバス配線を介してメモリモジュール側に信号電流が流れ、更に、メモリ用バイパスコンデンサ及びドライバの電源層を介して、メモリモジュール側からメモリコントローラ側に、交流（ＡＣ）電流が帰還電流として流れる。
【００３７】
図３及び図４からも明らかな通り、バス配線層２５０、２６０の対向導電層としてのドライバ電源層２５1、２６１は、メモリモジュール２６とメモリコントローラ２５との間で連続しているため、帰還電流の反射、リンギングを防止することができる。
【００３８】
実際に、図５を参照すると、図２に示された半導体メモリ装置に対して、メモリデバイス２６のドライバから、ｔＲ／ｔＦ（立ち上がり時間／立下り時間）が０.４ｎｓで、６００Ｍｂｐｓの信号が与えられた場合における特性が示されている。図５では、バス配線層におけるある信号配線のドライバ側電圧波形と、メモリコントローラの入力回路側電圧波形が示されている（左目盛参照）。一方、信号配線におけるドライバ側電圧波形の変化及び入力側電圧変化に伴うグランド電流、電源電流、及び、信号電流も示されている（右目盛参照）。
【００３９】
図５からも明らかな通り、ドライバ側の電圧が急激に変化しても、グランド層を流れるグランド電流は、略一定であり、ドライバの電源層を流れる電源電流は、非常にスムーズに変化している。このため、ドライバ側の電圧及び入力回路側の電圧には、グランド電流及び電源電流の乱れによる波形の歪等が発生していない。このことから、本発明では、バス配線層上の信号の電圧波形を高品質に保つことができ、高速バス伝送が可能であることが確認された。
【００４０】
図６を参照すると、本発明の他の実施形態に係る半導体メモリ装置が示されており、ここでは、マザーボード２０のバス配線層２５０に対向する導電層として，グランド層２５２を配置し、このグランド層２５２をメモリモジュール２１のグランド層２６２としても連続させた構成が示されている。即ち、図６は、図２に示されたドライバの電源層２６１、２５１と、グランド層２６２、２５２を入れ替えた構成を有する半導体メモリ装置を示している。図６では、グランド層２５２、２６２をバス配線層２５０、２６０に対向する導電層としているため、メモリモジュール２１側のドライバ回路は、図１と同様な構成を有している。
【００４１】
このように、バス配線層２６０、２５０に対向する導電層をグランド層２５２、２６２に置き換えても、図５と同様な効果が得られた。
【００４２】
図２及び図６に示されたように、高い周波数で動作するバス配線と対向する導電層をマザーボード２０及びメモリモジュール２１の区間で実質的に同じ配置になるように統一することにより、信号の反射、リンギングによる信号波形の品質の劣化を軽減できる。尚、図２及び図６では、図面の関係上、バス配線層２５０及び２６０が、グランド層２５２、２６２、及びドライバ電源層２５１、２６１の双方と対向するように描かれているが、グランド層２５２、２６２、又は、ドライバ電源層２５１、２６１のうち、バス配線層２５０、２６０に近い方の層だけが、マザーボード２０及びメモリモジュール２１の双方に亘って、バス配線層２５０、２６０と対向するように配置されても良い。換言すれば、バス配線層２５０、２６０に対して離れた位置にあるグランド層２５２、２６２、又は、ドライバ電源層２５１、２６１は、多層配線層の層位置をマザーボード２０及びメモリモジュール２１において変更しても良い。
【００４３】
更に、バス配線層２５０、２６０と導電層とが対向するの意味は、平面的に見たとき、導電層の配線領域内に、バス配線層２５０、２６０の配線領域が実質的に含まれる、即ち、重なり合うことを意味している。したがって、バス配線層２５０、２６０が幅を有している場合、当該バス配線層２５０、２６０の幅に対してその幅よりもある程度広い導電層が、バス配線層２５０、２６０の下層に、平面的に見て互いに重なり合うように配置されれば良い。このことは、後述する他の実施形態においても同様である。
【００４４】
図２及び図６では、バス配線層と、これに対向する導電層との関係をマザーボード２０及びメモリモジュール２１の全体に亘って連続させ、統一させた場合について説明した。しかしながら、実際には、マザーボード２０及びメモリモジュール２１のうち、図２及び図６に示されたコネクタ２２に隣接した部分では、バス配線層、グランド層、ドライバの電源層等をコネクタ２２のピンに電気的に接続する必要がある。このような場合、コネクタ２２に隣接した非常に短い部分では、図２及び図６に示されたように、バス配線層と対向する導電層との関係が、必ずしも統一されない状態になることもある。しかし、コネクタ２２のように、非常に短い部分において、バス配線層と対向する導電層との位置関係が若干変化した場合にも、図５に示された効果が得られることが確認された。
【００４５】
したがって、本発明では、バス配線層と、これに対向する導電層との上記した対向関係を、実質上、マザーボード２０及びメモリモジュール２１に亘って連続させ、統一させれば良いことが判る。また、本発明では、コネクタ２２におけるピンの配列を考慮することにより、コネクタ２２の近接部分における不統一による影響をも更に軽減できる構成をも明らかにする。
【００４６】
図７を参照すると、本発明の更に他の実施形態に係る半導体メモリ装置の配線構造及びコネクタのピン配列を示す図である。ここでは、マザーボード２０の多層配線構造（図７（ａ））、コネクタ２２のピン配列（図７（ｂ））、及び、メモリモジュール２１の多層配線構造（図７（ｃ））が示されており、ここでは、マザーボード２０及びメモリモジュール２１の多層配線構造は、バス配線層に対向する導電層として、グランド層を配置している。
【００４７】
まず、図７（ａ）に示されたマザーボード２０の多層配線構造は、４層構造を有し、最上層にバス配線層２５０として高周波配線層を備えている。図示されたバス配線層２５０は図７（ａ）の紙面に対して垂直に延びている。ここでは、バス配線層２５０を第１層と呼ぶ。バス配線層２５０の下部には、バス配線層２５０と対向する導電層としてグランド層２５２が第２層として配置され、このグランド層２５２にはグランド電位（Ｖｓｓ）が与えられている。この場合、グランド層２５２は、バス配線層２５０を平面的に見て、バス配線層２５０の領域を含むように、バス配線層２５０の直下に配置されれば良く、図示されているように、グランド層２５２をマザーボード２０の全面に亘って形成する必要はない。いずれにしても、バス配線層２５０はマザーボード２０においてグランド層２５２と対向した状態となるように配置されれば良い。
【００４８】
更に、第２層としてのグランド層２５２の下部には、第３層が配置されている。図示された第３層には、ドライバ電源ＶＤＤＱが与えられるドライバ電源層２５１が配置されているが、デバイス電源ＶＤＤを与えるデバイス電源層がある場合には、当該デバイス電源層も、第３層に配置される。このように、ドライバ電源層２５１の外に、デバイス電源層も配置する場合には、両電源層は、第３層内で領域を分ける形で配置される。また、デバイス電源ＶＤＤとドライバ電源ＶＤＤＱとが等しい電圧であるときには、ドライバ電源層２５１はデバイス電源層としても使用される。一方、ドライバの電源電圧ＶＤＤＱと、デバイス内の電源電圧ＶＤＤとが異なる場合にも、当該デバイスの電源層は、ドライバの電源層２５１と同一のプレーン上に設けられても良いし、新たに別の層が設けられても良い。このように、第３層は、複数種類の配線層を含んでおり、第３層に配置されたるドライバ電源層２５１及びデバイス電源層は、バス配線層２５０と対向する位置関係にある必要はなく、グランド層２５２が、バス配線層２５０と対向する位置関係にあれば良い。また、図示されたマザーボード２０には、第４層として、ドライバの電源層２５１の下部に、低周波配線層２５３が配置されている。
【００４９】
図７（ａ）に示されたバス配線層２５０、グランド層２５２、ドライバの電源層２５１、及び、低周波配線層２５３は、図７（ｂ）のコネクタ２２のピンに接続されている。この関係で、各層はコネクタ２２の部分において、コネクタ２２のピンと接続できる位置まで引き出されている。
【００５０】
図７（ｂ）を参照すると、図７（ａ）に示されたマザーボード２０と接続可能なコネクタ２２の一部が示されており、ここでは、コネクタ２２をマザーボード２０の下部から見たときのピン配列が示されている。図示されたコネクタ２２は、通常、マザーボード２０に固定されており、このコネクタ２２に対してメモリモジュール２１を差し込むように構成されている。図示されたコネクタ２２は、メモリモジュール２１との電気的な接続を行うことができるようなピン配列を有し、各ピンはメモリモジュール２１に設けられた多層配線層と電気的に接続された多数の電極と電気的に接続される。
【００５１】
図７（ｂ）からも明らかなように、図７（ｂ）の縦方向に４列のピンが配列され、このうち、上部２列のピンは、マザーボード２０から引き出された各電極に電気的に接続されたピンであり、メモリモジュール２１の一表面から引き出された電極と電気的に接続され、他方、同様にマザーボード２０の電極に接続された下部２列のピンは、メモリモジュール２１の他の表面から引き出された各電極に電気的に接続される。
【００５２】
図７（ｂ）では、コネクタ２２に設けられた多数のピンのうち、高周波信号に関連するピン部分だけを示している。図７（ｂ）において、黒丸で示したピン４０は高周波信号用ピンであり、他方、白丸で示したピン４１はグランド層用ピンである。
【００５３】
図７（ｂ）に示されているように、高周波信号用ピン４０はコネクタ２２の一部に集合的に纏めて配置されており、更に、高周波信号用ピン４０の隣接位置には、グランド層用ピン４１のみが配置されている。ここで、高周波信号用ピン４０のうち、図７（ｂ）に示された黒丸で示された高周波信号用ピン４０１を例に取ると、当該高周波信号用ピン４０１に最も近接するピンは、黒丸で示された高周波信号用ピン４０２、４０３と、白丸で示されたグランド層用ピン４１１及び４１２の４本である。このうち、高周波信号用ピン４０１と同一のピン４０２、４０３を除くと、この高周波信号用ピン４０１は、２本のグランド層用ピン４１１、４１２と対向した状態にあり、他の高周波信号用ピン４０も同様であることが判る。このことは、図７（ａ）に示されているバス配線層２５０とグランド層２５２との位置関係がコネクタ２２内においても実質上保たれていることを意味している。尚、図７（ａ）に示されたドライバの電源層２５１及び低周波配線層２５３に電気的に接続されるコネクタ２２のピンは、図７（ｂ）に示された高周波信号用ピン４０とは離隔した位置に設けられている。
【００５４】
次に、図７（ｃ）を参照すると、メモリモジュール２１の多層配線構造が示されている。図示された多層配線構造は、６層構造を有し、ここでは、上面側の第１層と下面側の第６層に、それぞれバス配線層２６０が配置されている。第１層及び第６層を構成するバス配線層２６０と最も近接する第２層及び第５層として、グランド層２６２がそれぞれ配置されており、バス配線層２６０とグランド層２６２とが隣接した位置関係にあることが判る。
【００５５】
この場合、第２層及び第５層のグランド層２６２は、少なくともバス配線層２６０の占有領域をカバーできれば良く、図７（ｃ）のように、メモリモジュール２１の全体に亘って形成される必要はなく、図７（ａ）について説明したのと同様に、各グランド層２６２はバス配線層２６０と対向する位置に、バス配線層２６０よりも幅広く配置されるだけで充分である。
【００５６】
更に、メモリモジュール２１の第２層としてグランド層２６２の下部には、デバイス電源ＶＤＤを供給するためのデバイス電源層２６３及び低周波配線層を含む第３層が設けられている。この場合、第３層内のデバイス電源層２６３及び低周波配線層は、メモリモジュール２１の領域を互いに区画する形で配列され、これらデバイス電源層２６３及び低周波配線層は、バス配線層２６０及びグランド層２６２と対向する位置関係に無くても良い。
【００５７】
次に、第３層の下部には、ドライバ電源層２６１及び低周波配線層を含む第４層が配置されており、これらドライバ電源層２６１及び低周波配線層も第４層の領域を区分する形で配置されている。図示された例では、グランド層２６２がバス配線層２６０と対向しているから、ドライバ電源層２６１はバス配線層２６０と対向した位置に設けられる必要は無い。
【００５８】
第４層の下部には、前述したように、第５層及び第６層として、グランド層２６２及びバス配線層２６０がそれぞれ配置され、これらグランド層２６２及びバス配線層２６０は互いに対向するように配置されている。
【００５９】
図７（ｃ）に示された多層配線構造では、デバイス電源電圧（ＶＤＤ）及びドライバの電源電圧（ＶＤＤＱ）を供給するデバイス電源層２６３及びドライバ電源層２６１が互いに異なる第３層及び第４層にそれぞれ配置されている。しかしながら、デバイス電源層２６３及びドライバ電源層２６１は、図７（ａ）のマザーボード２０の場合と同様に、同一層内に領域を区画する形で配置されても良い。この場合、低周波配線層も単一層内に設けられても良い。
【００６０】
いずれにしても、メモリモジュール２１では、高周波配線層としてのバス配線層２６０とグランド層２６２とが互いに対向した位置関係にあれば、本発明による効果を実現できる。
【００６１】
図７（ｃ）に示されたメモリモジュール２１のバス配線層２６０及びグランド層２６２は、それぞれ図７（ｂ）に示されたコネクタ２２の高周波信号用ピン４０及びグランド層用ピン４１にそれぞれ電気的に接続されるように、メモリモジュール２１の端部には、電極が配置される。
【００６２】
この構成により、図示されたメモリモジュール２１の各電極は、マザーボード２０の所定位置に垂直に搭載されたコネクタ２２ピンに対して電気的に接続される。
【００６３】
図８を参照すると、本発明の他の実施形態に係る半導体メモリ装置の配線構造及びコネクタのピン配列を示す図である。図８においても、マザーボード２０の多層配線構造（図８（ａ））、コネクタ２２のピン配列（図８（ｂ））、及び、メモリモジュール２１の多層配線構造（図８（ｃ））が示されている。図示されたマザーボード２０及びメモリモジュール２１は、グランド層２５２とバス配線層２５０とが互いに対向する位置関係にある多層配線構造を有しているものとする。
【００６４】
図８（ａ）に示されたマザーボード２０は、最上層（即ち、第１層）にグランド層２５２を備え、このグランド層２５２と対向するように、第２層として、高周波信号を伝送するバス配線層２５０を有している。ここで、第１層として配置されているグランド層２５２は、前に説明した実施形態と同様に、バス配線層２５０と対向する部分だけに配置されるだけで良い。
【００６５】
更に、図示されたマザーボード２０内のバス配線層２５０の下部には、第３層として、ドライバ電源電圧ＶＤＤＱを与えるドライバ電源層２５１が配置されている。図示された第３層には、ドライバ電源層２５１を一部に含み、他の領域にはデバイス電源電圧ＶＤＤを与えるデバイス電源層が配置されている。しかしながら、第３層を構成する配線層のうち、少なくとも、バス配線層２５０の下部には、ドライバ電源層２５１が配置されていることが望ましい。上記したマザーボード２０の第３層の下部には、第４層として低周波配線層２５３が配置されている。この構成では、バス配線層２５０は、マザーボード２０においてグランド層２５２、及び、ドライバ電源層２５１の双方と対向している。
【００６６】
図８（ｃ）を参照すると、多層配線構造として、６層の配線構造を備えたメモリモジュール２１が示されている。図示された例では、第１層及び第６層としてグランド層２６２が配置されている。また、第１層のグランド層２６２の下部に第２層としてバス配線層２６０が配置されている。ここで、バス配線層２６０は、グランド層２６２と対向するように配置されていることは、先に説明した実施形態と同様であるが、第２層中のバス配線層２６０以外の部分には、他のデバイス電源等が配置されている。第２層と同様に、第５層のうち、第６層のグランド層２６２と対向する部分には、バス配線層２６０が配置されている。また、第５層のバス配線層２６０以外の部分には、デバイス電源層等が配置されている。
【００６７】
次に、第２層及び第５層との間には、第３及び第４層として、２層のドライバ電源層２６１が配置され、当該各ドライバ電源層２６１はバス配線層２６０と対向するように位置付けられている。この場合、第３層及び第４層のうち、バス配線層２６０と対向しない部分には、低周波配線層が配置されている。このように、第３層及び第４層には、第２層及び第５層と同様に、複数種類の配線層が領域を分けて配置されている。
【００６８】
この実施形態では、バス配線層２６０と対向するグランド層２６２は、バス配線層２６０が平面的に占有する部分を覆うように、第１層及び第６層として配置されている。
【００６９】
また、各バス配線層２６０がグランド層２６２とドライバ電源層２６１の双方に対向するように配線されており、この構成は、図８（ａ）のマザーボード２０におけるグランド層２５２、バス配線層２５０、及び、ドライバ電源層２５１における多層配線構造の位置関係と同じであることが判る。
【００７０】
次に、図８（ｂ）を参照すると、図８（ａ）に示されたマザーボード２０に固定されたコネクタ２２のピン構成の一部を示しており、ここでは、マザーボード２０の下部から、コネクタ２２を見た場合が示されている。図８（ａ）に示されたマザーボード２０の各配線層は、図８（ｂ）に示されたピンに電気的に接続されており、他方、図８（ｃ）に示されたメモリモジュール２１の端部には、図８（ｂ）のピンと電気的に接続できるように電極が配列され、メモリモジュール２１はコネクタ２２に差し込むことによってマザーボード２０上に取り付けられる。
【００７１】
図８（ｂ）に示されたコネクタ２２は、図７に示されたピン配列と同様に、黒丸で示された高周波信号用ピン４０、白丸で示されたグランド用ピン４１とを備えると共に、ハッチングされた円によって示されたドライバ電源用ピン４３とを備えている。
【００７２】
図からも明らかな通り、黒丸で示された高周波信号用ピン４０は、ハッチングされた円で示されたドライバ電源用ピン４３と、白丸で示されたグランド用ピン４１との間に、それぞれ設けられていることが判る。このことは、各高周波信号用ピン４０に隣接するピン（即ち、高周波信号用ピン以外のピン）のうち、一方はドライバ電源用ピン４３であり、他方はグランド用ピン４１であることを示している。この構成によっても、図７と同様に、バス配線層２６０を介して送受される高周波信号の波形の乱れを軽減できることが確認された。
【００７３】
図９を参照すると、本発明の更に他の実施形態に係る半導体メモリ装置の配線構造及びコネクタのピン配列を示す図である。図９では、図８と同様に、マザーボード２０の多層配線構造（図９（ａ））、コネクタ２２のピン配列（図９（ｂ））、及び、メモリモジュール２１の多層配線構造（図９（ｃ））が示されており、ここでは、マザーボード２０及びメモリモジュール２１の多層配線構造は、バス配線層２５０又は２６０の直下にグランド層２５２又は２６２を配置した構造を有している。
【００７４】
具体的に説明すると、マザーボード２０は、図９（ａ）に示すように、４層構造の多層配線構造を備え、その第１層としてバス配線層２５０が配置されている。尚、当該バス配線層２５０の配置された部分以外には、低周波配線層（図示せず）が配置されている。また、バス配線層２５０の下部には、バス配線層２５０と対向する部分を有するグランド層２５２が第２層として配置されている。ここで、グランド層２５２は、バス配線層２５０に対向する部分、即ち、パス配線層２５０によって覆われる部分だけに、バス配線層２５０よりもある程度幅広く設けられるだけで良い。
【００７５】
更に、グランド層２５２の下には、第３層としてドライバ電源層２５１が配置され、図示されたドライバ電源層２５１は、少なくともバス配線層２５０によって覆われる部分に配置されているものとする。また、図示された第３層には、ドライバ電源層２５１以外の部分に、デバイス電源が配置されている。このように、図示された第３層は、ドライバ電源層２５１の領域とデバイス電源層の領域とを含んでいる。
【００７６】
次に、図示された例では、低周波配線層２５３と、高周波配線層（バス配線層）とを含む第４層が配置されている。第４層に、高周波配線層として動作するバス配線層が配置された領域では、当該バス配線層と対向する第３層の領域にドライバ電源層２５１が設けられ、当該ドライバ電源層２５１は、前述したように、グランド層２５２と対向するように配置されている。この結果、第４層に配置されたバス配線層も、グランド配線２５１と対向した位置に配置されることになる。
【００７７】
図９（ｃ）に示されたメモリモジュール２１は６層配線構造を有し、その第１層及び第６層としてバス配線層２６０を備えている。また、第１層のバス配線層２６０の下部には、第２層としてグランド層２６２が配置されている。この場合、グランド層２６２は、第１層のバス配線層２６０と重なり合うように、バス配線層２６０よりある程度広く、配置されるだけで良く、メモリモジュール２１全体に設けられる必要は無い。このグランド層２６２の下部には、第３層が配置されており、図示された第３層は、低周波配線層２６３とデバイス電源層とを含んでいる。他方、第６層のバス配線層２６０の上部には、第５層として、ドライバ電源層２６１が配置されており、当該ドライバ電源層２６１の領域は、第６層のバス配線層２６０と対向している。図示された例では、第５層には、ドライバ電源層２６１以外の領域に低周波配線層が配置されているものとする。
【００７８】
メモリモジュール２１の第５層として配置されたドライバ電源層２６１上には、グランド層２６２が配置されている。図示されたグランド層２６２も第５層のドライバ電源層２６１と対向するように設けられている。この構成では、２つのバス配線層２６０に対向するように、それぞれ、グランド層２６２が配置されている。
【００７９】
上記したバス配線層２６０と、グランド層２６２との位置関係は、図９（ａ）に示されたマザーボード２０における多層構造における各層の位置関係と同等である。
【００８０】
一方、図９（ｃ）の多層構造において、第３層としての低周波配線層２６３及び第４層としてのグランド層２６２を省略した構成を採用することも可能である。
【００８１】
この多層配線構造は、第１層としてのバス配線層２６０、第２層としてのグランド層２６２、第５層としてのドライバ電源層２６１、及び第６層としてのバス配線層２６０によって構成される多層配線構造が得られる。このように、両面に、バス配線層２６０を備え、更に、各バス配線層２６０に対向する導電層としてグランド層２６２及びドライバ電源層２６１を備えている。
【００８２】
換言すれば、メモリモジュール２１の両面にバス配線層２６０を配置すると共に、各バス配線層２６０と対向する層を一方はグランド層２６２とし、他方の対向層をドライバ電源層２６１としている。この構成では、それぞれ一層のグランド層２６２及びドライバ電源層２６１を有効に使用することにより、メモリモジュール２１中の層の数を増加させることなく、伝送信号の劣化をも軽減できるという利点がある。
【００８３】
図９（ａ）及び（ｃ）に示すようなマザーボード２０とメモリモジュール２１とを互いにに電気的に接続するコネクタ２２は、他の実施形態と同様に、マザーボード２０に固定して使用される。図示されたコネクタ２２は、図９（ｂ）に示すように、上半分と下半分とでは互いに異なるピン配列を有している。即ち、図９（ｂ）の上半分に示されたピン配列は、黒丸で示された高周波配線用ピン４０と、白丸で示されたグランド用ピン４１とによって構成され、他方、図９（ｂ）の下半分に示されたピン配列は、黒丸で示された高周波配線用ピン４０と、ハッチングされた円で示されたドライバ電源用ピン４３とによって構成されている。
【００８４】
図９（ｂ）の上半分を更に参照すると、高周波配線用ピン４０のうち、当該高周波配線用ピン４０以外のピンで、最も近接したピンは、グランド用ピン４１であり、高周波配線用ピン４０とグランド用ピン４１とはコネクタ２２内においても互いに対向した位置関係にあることが判る。一方、図９（ｂ）の下半分では、コネクタ２２内で、高周波配線用ピン４０とドライバ電源用ピン４３とが互いに対向した位置関係にある。したがって、図９（ｂ）に示されたコネクタ２２は、図９（ｃ）に示された多層構造を有するメモリモジュール２２を図９（ａ）に示すマザーボード２０に電気的に接続するのに使用できる。
【００８５】
図１０を参照すると、本発明の他の実施形態に係る半導体メモリ装置の配線構造及びコネクタのピン配列を示す図である。図１０では、図９と同様に、マザーボード２０の多層配線構造（図１０（ａ））、コネクタ２２のピン配列（図１０（ｂ））、及び、メモリモジュール２１の多層配線構造（図１０（ｃ））が示されている。図示されたマザーボード２０は、４層の多層配線構造を有し、第１層としてバス配線層２５０、第２層としてグランド層２５２、第３層として低周波配線層２５３．及び、第４層としてデバイス電源層２５４を備えている。また、ここで、第２層に配置されたグランド層２５２は、バス配線層２５０と互いに重なり合うように、バス配線層２５０の下部に配置されれば良く、第２層全体に設けられる必要か無いことは、先に述べた実施形態と同様である。また、第３層として配置された低周波配線層２５３以外の部分には、バス配線層等、他の配線層が配置されても良い。第３層としてバス配線層は配置した場合、当該バス配線層は第２層であるグランド層２５２と上下方向で重なり合い、互いに対向するように配置される。また、第４層のデバイス電源層２５４以外の部分には、ドライバ電源層が配置されても良く、第３層としてバス配線層が配置されている場合には、ドライバ電源層は当該バス配線層と対向するように配置される。
【００８６】
図１０（ｃ）を参照すると、６層の多層配線構造を有するメモリモジュール２１が示されている。図示されたメモリモジュール２１は、第１層としてマザーボード２０と同様に、バス配線層２６０を有し、第２層としてグランド層２６２を備えている。グランド層２６２はバス配線層２６０の領域を覆うように配置され、この結果、メモリモジュール２１において、バス配線層２６０とグランド層２６２とが対向した位置関係にある。グランド層２６２の下部には、第３層及び第４層として、低周波配線層２６３及びドライバ電源層２６１がそれぞれその一部に配置されている。このため、第３層には、低周波配線層２６３以外の部分に、デバイス電源層等が配置され、他方、第４層には、ドライバ電源層２６１以外の部分に、低周波配線層等が配置される。
【００８７】
更に、図示されたメモリモジュール２１は、第５層としてバス配線層２６０を有し、更に、第６層としてグランド層２６２を備えている。ここで、第５層のバス配線層２６０以外の部分には、デバイス電源層が配置される。第５層としてバス配線層２６０が配置されている部分に対向する第４層部分には、ドライバ電源層が配置される。また、第５層としてバス配線層２６０が配置された部分に対向する部分にのみ、第６層のグランド層２６２は配置されれば良い。
【００８８】
更に、図示された多層配線構造において、第５層として、バス配線層２６０が配置される場合には、第４層として、当該バス配線層２６０と対向する位置には、ドライバ電源層２６１が配置される。この結果、第５層及び第６層として、バス配線層２６０及びグランド層２６２が配置される場合には、互いに対向するように位置付けられることは、他の実施形態と同様である。
【００８９】
次に、図１０（ｂ）を参照すると、図１０（ａ）に示されたマザーボード２０と図１０（ｃ）に示されたメモリモジュール２１とを電気的に接続するコネクタ２２が示されている。図１０（ｂ）に示されたコネクタ２２は上段２列のピン配列と、下段２列のピン配列を有し、上段２列のピン配列と下段２列のピン配列とは互いに異なっている。即ち、上段２列のピン配列は、黒丸で示された高周波配線用ピン４０と白丸で示されたグランド用ピン４１とによって構成され、高周波配線用ピン４０の近傍には、他の高周波配線用ピン以外のピンとして、グランド用ピン４１が配置されている。この結果、コネクタ２２部分においても、マザーボード２０及びメモリモジュール２１におけるバス配線層とグランド層との位置関係はそのまま保たれている。
【００９０】
他方、図１０（ｂ）の下段２列のピン配列の上一列では、黒丸の高周波配線用ピン４０に隣接して白丸のグランド用ピン４１が配置されており、また、下一列では、ハッチングによって示されたドライバ電源用ピン４３と黒丸で示された高周波配線用ピン４０が配置されている。また、図示された例では、２本の高周波配線用ピン４０に対して、１本のグランド用ピン４１又はドライバ電源用ピン４３が配置されている。いずれにしても、図１０（ｂ）の下段２列のピン配列では、各高周波配線用ピン４０に隣接するピンのうち、高周波配線用ピン以外のピンとして、グランド用ピン４１及びドライバ電源用ピン４３の双方が配置されている。このピン配列によって、バス配線層に与えられる高周波電圧波形の乱れを軽減できることが確認された。
【００９１】
図１１を参照すると、本発明の別の実施形態に係る半導体メモリ装置が示されている。図１１に示された半導体メモリ装置は、メモリモジュール２１側におけるグランド層２６２とドライバ電源層２６１とのプレーン位置関係と、マザーボード２０側のドライバ電源層２５１とグランド層２５２のプレーン位置関係とが切り替わっている点で、図１に示した従来の半導体メモリ装置と同様の構成を有している。しかしながら、図１１に示された半導体メモリ装置は、プレーンの位置関係が切り替わる部分の近傍に、０.１μＦの容量を有するバイパスコンデンサ５１が配置されている点で図１に示した半導体メモリ装置とは異なっている。図示されているように、メモリモジュール２１側のメモリデバイス２６の近傍及びマザーボード２０のメモリコントローラ２５の近傍には、図１と同様に、バイパスコンデンサ５２及び５３が配置されている。
【００９２】
図１１に示すように、配線層を含むプレーンの切り替わり部分に、バイパスコンデンサ５１を配置することにより、グランド層及びドライバ電源層を介して流れる帰還電流を安定化できるため、この結果として、メモリデバイス２６のドライバ及びメモリコントローラ２５間のバス配線に与えられる電圧波形の乱れを軽減することができる。また、図示されたバイパスコンデンサ５１の位置は、メモリコントローラ２５よりも、メモリモジュール２１に近いマザーボード２０上の位置に設けられる。
【００９３】
図１２を参照すると、図１１に示された半導体メモリ装置が実体配線の形で示され、図示された半導体メモリ装置はＳＳＴＬ（Ｓｔｕｂ  Ｓｅｒｉｅｓ  Ｔｅｒｍｉｎａｔｉｏｎ  Ｌｏｇｉｃ）と呼ばれるバス伝送構成を採用している。図１２では、マザーボード２０上に２つのメモリモジュール２１がそれぞれコネクタ２２を介して取り付けられており、各メモリモジュール２１の表裏にはそれぞれメモリデバイス２６が搭載されている。更に、マザーボード２０上には、メモリコントローラ２５が取り付けられ、メモリコントローラ２５とは、メモリモジュール２１の各メモリデバイス２６とバス配線２５０、２６０を介して電気的に接続されている。尚、図１２においては、グランド層、ドライバ電源層等は説明を簡略化するため省略されている。
【００９４】
また、マザーボード２０のメモリコントローラ２５に隣接した位置及び各メモリモジュール２１のメモリデバイス２６近傍には、それぞれバイパスコンデンサ５３及び５２が設けられている。図示されたマザーボード２０のバス配線層２５０には、スタブ抵抗２５６が接続されると共に、各メモリモジュール２１のバス配線層２６０にも、スタブ抵抗２６６が接続されている。マザーボード２０のバス配線層２５０のメモリコントローラ２５とは反対側の端部は終端抵抗２５８によって終端されている。この関係で、図１２に示されたメモリコントローラ２５及びメモリデバイス２６の受端部では終端されていない。
【００９５】
図１２において、マザーボード２０及び各メモリモジュール２１におけるバス配線層２５０及び２６０の特性インピーダンスＺｏは５４Ω、各スタブ抵抗２５６、２６６は２０Ω、更に、終端抵抗２５８は２７Ωであった。また、バイパスコンデンサ５１、５２、及び、５３はそれぞれ０.１μＦであった。
【００９６】
図示された半導体メモリ装置は、マザーボード２０上のバス配線層２５０のうち、各コネクタ２２に近接した位置には、図１１を参照して説明されたバイパスコンデンサ５１が接続されている。このように、コネクタ２２の近傍、即ち、多層配線層のプレーンの切替位置近傍にバイパスコンデンサ５１を設置することにより、図１１を参照して説明したように、帰還電流の乱れによる電圧波形の劣化を軽減でき、信号品質を向上させることができる。
【００９７】
図１３を参照すると、本発明の更に別の実施形態に係る半導体メモリ装置は、図１２に示された終端抵抗２５８を取り除き、メモリコントローラ２５、メモリデバイスにおける受端部で終端している点以外、図１２の構成と同様である。図１３に示すように、バス配線層２５０の受端に終端抵抗２５８を設けなくても、図１２と同様な効果が得られた。この場合、メモリコントローラ２５及びメモリデバイス２６内には、リード、ライト等に応じてオンオフするアクティブ終端を備えていることが望ましい。
【００９８】
図１２のバス伝送構成をより具体的に説明すると、受端が終端されていないバス伝送構成においても、一般的に数百ＭＨｚ以上の高周波において、帰還電流はバス配線層に対向する導電層のバス配線層直下部分に局在して流れる。このため、バス配線層と当該バス配線層直下部分の導電層との間に、複数のバイパスコンデンサ５１を設けることにより、帰還電流経路を確保することができ、この結果、信号の電圧波形の劣化を防止できるものと考えられる。
【００９９】
尚、図２、図５、図１２では、具体的な数値を上げて説明したが、本発明は、何等、これに限定されるものでないことは明らかである。
【図面の簡単な説明】
【０１００】
【図１】従来の半導体メモリ装置におけるバス伝送構成を説明するための図である。
【図２】本発明の一実施形態に係る半導体メモリ装置のバス伝送システムを説明するための図である。
【図３】図２に示されたバス伝送システムにおける一動作状態を説明するための概略回路図である。
【図４】図２に示されたバス伝送システムにおける他の動作状態を説明するための概略回路図である。
【図５】図２に示されたバス伝送システムの特性を示す図である。
【図６】本発明の他の実施形態に係る半導体メモリ装置のバス伝送システムを説明するための図である。
【図７】（ａ）、（ｂ）、及び、（ｃ）は、図６に示された各部の配線構造をより具体的に説明するための図である。
【図８】（ａ）、（ｂ）、及び、（ｃ）は、図２に示された各部の配線構造の一例を具体的に説明するための図である。
【図９】（ａ）、（ｂ）、及び、（ｃ）は、本発明の他の実施形態に係る配線構造を説明するための図である。
【図１０】（ａ）、（ｂ）、及び、（ｃ）は、本発明の更に別の実施形態に係る配線構造を説明するための図である。
【図１１】本発明の他の実施形態に係る半導体メモリ装置のバス伝送システムを説明するための図である。
【図１２】図１１に示されたバス伝送システムを具体的に構成した場合の一例を実体配線的に示す図である。
【図１３】図１１に示されたバス伝送システムの他の構成例を示す図である。
【符号の説明】
【０１０１】
２０                                    マザーボード
２１                                    メモリモジュール
２２                                    コネクタ
２５０、２６０                          バス配線層
２５１、２６１                          ドライバ電源層
２５２、２６２                          グランド層
２５                                    メモリコントローラ
２６                                    メモリデバイス
３１                                    電源
３６、３７                              ＭＯＳ
４０、４０１、４０２、４０３            高周波配線用ピン
４１、４１１、４１２                    グランド用ピン
４３                                    ドライバ電源用ピン
５１（５２、５３）                      バイパスコンデンサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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