(57)【要約】【課題】  再生搬送波においてジッタのない良質な搬送波再生回路を提供する。【解決手段】  ベースバンド信号抽出器１０２で抽出されたπ相において電圧制御形発振回路１０８へ制御電圧が印加されるのを阻止する阻止手段として、位相比較器１０３内のＡＮＤゲート１０３１及び１０３２を設けたことで、見かけ上、搬送波再生回路１は、ゼロ相期間が継続しているように動作するので、搬送波のデューティー比が変動した場合であっても、出力ジッタのない良質な搬送波を再生することができる。【選択図】図１
2005303916.tif 000002
【特許請求の範囲】
【請求項１】
ＢＰＳＫ（Binary Phase Shift Keying)方式で変調された変調波と該変調波を基に再生された再生搬送波の位相同士を比較する位相比較器と、該位相比較器からの位相差信号を基に発振を行って搬送波を再生するとともに前記位相差信号により生成された制御電圧により当該再生搬送波の周波数及び位相を調整する電圧制御形発振回路とを備える搬送波再生回路において、
前記変調波からπ相を抽出するベースバンド信号抽出器で抽出されたπ相において前記電圧制御形発振回路に印加される前記制御電圧が変化するのを阻止する阻止手段を備えたことを特徴とする搬送波再生回路。
【請求項２】
前記阻止手段は、
前記位相比較器から位相差信号が出力されるのを阻止するものであることを特徴とする請求項１記載の搬送波再生回路。
【請求項３】
前記位相差信号の出力に応じて充放電されるキャパシタを含む低域通過フィルタと、前記位相差信号により前記キャパシタを充放電するチャージポンプ回路とを備え、
前記電圧制御形発振回路は、前記キャパシタの電圧に応じた再生搬送波を再生するものであり、
前記阻止手段は、
前記チャージポンプ回路が前記キャパシタを充放電することを阻止するものであることを特徴とする請求項１記載の搬送波再生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＢＰＳＫ（Binary Phase Shift Keying：２値位相変調)方式で変調された変調波から搬送波を再生する搬送波再生回路に関し、特に再生搬送波においてジッタのない良質な搬送波再生回路に関する。
【背景技術】
【０００２】
搬送波再生回路は、変調波から搬送波を再生する回路であり、ＢＰＳＫ（Binary Phase Shift Keying)方式で変調された変調波からＰＬＬ（Phase-locked Loop)を用いて搬送波を再生するものが良く知られている。
【０００３】
図６は、逆変調方式による従来の搬送波再生回路１００の回路図である。
【０００４】
搬送波再生回路１００では、ＢＰＳＫ方式で変調された変調波ＲＦが遅延素子Ｄ１とベースバンド信号抽出器１０２の第１入力端子（ＩＮ１）に入力され、遅延素子Ｄ１の出力はセレクタ１１１の第１入力端子（ＩＮ１）とインバータ１１０に入力され、インバータ１１０の出力は、セレクタ１１１の第２入力端子（ＩＮ２）に入力される。セレクタ１１１の出力（逆変調信号）は、位相比較器１１２の第１入力端子（ＩＮ１）に入力される。ベースバンド信号抽出器１０２の第２入力端子（ＩＮ２）には、搬送波再生回路１００により再生された再生搬送波ｆｃが入力される。再生搬送波ｆｃは、遅延素子Ｄ２に入力され、遅延素子Ｄ２の出力は、位相比較器１１２の第２入力端子（ＩＮ２）に入力される。ベースバンド信号抽出器１０２内には、伝搬遅延が生じるので、その出力が確定するまで、Ｄ１で変調波ＲＦの位相を、Ｄ２で再生搬送波ｆｃの位相をそれぞれ遅らせている。
【０００５】
また、搬送波再生回路１００では、変調波ＲＦの入力に先立って、ＰＬＬを搬送波の周波数に同期させるための／ＣＡＰ信号が、ＮＡＮＤゲート１０４の第１入力端子に入力され、ＮＡＮＤゲート１０４の第２入力端子には、ベースバンド信号抽出器１０２の出力信号が入力される。ＮＡＮＤゲート１０４の出力は、セレクタ１１１の選択端子（Ｓ）に入力される。
【０００６】
位相比較器１１２からは、その入力の位相差信号であるＵＰ信号及びＤＯＷＮ信号がチャージポンプ回路１０５に入力され、チャージポンプ回路１０５の出力は、低域通過フィルタ１０６に入力される。低域通過フィルタ１０６の出力は、制御電圧発生器１０７に入力され、制御電圧発生器１０７の出力は、再生搬送波ｆｃを再生する電圧制御形発振回路１０８に入力される。
【０００７】
低域通過フィルタ１０６は、図示しないキャパシタを備え、キャパシタは、チャージポンプ回路１０５からの電流により充放電される。また、制御電圧発生器１０７は、当該キャパシタの電圧に応じた制御電圧を出力するようになっている。
【０００８】
図７は、チャージポンプ回路１０５の回路図である。
【０００９】
チャージポンプ回路１０５では、パルス幅の広いＵＰ信号が入力されると、ＭＯＳ電界効果トランジスタ（以下、ＭＯＳという。また、チャネルの違いに言及するときは、ｎＭＯＳ、ｐＭＯＳと略記する。）Ｑ１１がオンするので、定電流源ＩＤＤからの電流が低域通過フィルタ１０６に供給され、低域通過フィルタ１０６のキャパシタを充電する。また、パルス幅の広いＤＯＷＮ信号が入力されると、Ｑ１２がオンするので、定電流源ＩＳＳが低域通過フィルタ１０６から電流を奪い、これにより、低域通過フィルタ１０６のキャパシタが放電する。
【００１０】
図８（ａ）は、ベースバンド信号抽出器１０２の回路図であり、図８（ｂ）は、ベースバンド信号抽出器１０２の動作波形を示す図である。
【００１１】
ベースバンド信号抽出器１０２では、変調波ＲＦがＸＯＲゲート１０２１の一方の入力端子に入力され、再生搬送波ｆｃがＸＯＲゲート１０２１の他方の入力端子に入力される。ＸＯＲゲート１０２１の出力は、低域通過フィルタ１０２２に入力され、低域通過フィルタ１０２２の出力（ＯＵＴ）は、ＮＡＮＤゲート１０４の第１入力端子に入力される。
【００１２】
変調波ＲＦの入力に先立って、ＰＬＬの同期動作が必要であり、この期間中は／ＣＡＰをＬｏｗレベルに制御する。この同期動作で決まる位相が基準位相（ゼロ相）になる。
【００１３】
ゼロ相期間では、変調波ＲＦと再生搬送波ｆｃの双方がＨｉｇｈまたはＬｏｗとなり、ベースバンド信号抽出器１０２の出力はＬｏｗとなる。ＰＬＬの同期動作が完了した時点で／ＣＡＰをＨｉｇｈレベルに切り替え、ＲＦ信号を入力する。ＲＦ信号のπ相期間では、変調波ＲＦと再生搬送波ｆｃの一方がＬｏｗになり、ベースバンド信号抽出器１０２の出力はＨｉｇｈになる。
【００１４】
図９は、搬送波再生回路１００の動作波形を示す図である。詳しくは、変調波ＲＦに位相歪みのない理想状態における動作波形を示す図である。
【００１５】
搬送波再生回路１００が起動され、ＰＬＬの同期動作は完了しているものとする。また、／ＣＡＰ入力は、Ｈｉｇｈレベルに設定されているとして、ゼロ相期間について説明する。
【００１６】
ゼロ相期間中は、ＮＡＮＤゲート１０４の出力がＨｉｇｈとなることにより、セレクタ１１１の選択端子（Ｓ）がＨｉｇｈとなり、Ｄ１で遅延した変調波ＲＦがセレクタ１１１で選択され、位相比較器１１２の第１入力端子（ＩＮ１）に入力される。位相比較器１１２は、再生搬送波ｆｃの周波数及び位相を変調波ＲＦに合わせるべく、例えばパルス幅の広いＵＰ信号を出し続け、これにより、低域通過フィルタ１０６のキャパシタが充電されていく。これにより、制御電圧発生器１０７から出力される制御電圧及び再生搬送波ｆｃの周波数が高くなる。そして、位相比較器１１２は、再生搬送波ｆｃと変調波ＲＦの周波数及び位相が一致したところで、図９に示すように、ＵＰ信号のパルス幅を最小にする。このときは、再生搬送波ｆｃの周波数を低くするためのＤＯＷＮ信号のパルス幅も最小となる。
【００１７】
次に、π相期間について説明する。
【００１８】
変調波ＲＦの位相が反転することにより、ベースバンド信号抽出器１０２の出力がＨｉｇｈになる。このとき、ＮＡＮＤゲート１０４の出力はＬｏｗとなることにより、セレクタ１１１の選択端子（Ｓ）がＬｏｗとなり、Ｄ１で遅延しインバータ１１０で反転した変調波ＲＦがセレクタ１１１で選択され、位相比較器１１２の第１入力端子に入力される。位相比較器１１２の第１入力端子の位相はゼロ相期間での位相に一致しているので、再生搬送波ｆｃと変調波ＲＦの周波数及び位相が一致した状態を維持する。このとき、ＵＰ信号のパルス幅とＤＯＷＮ信号のパルス幅は共に最小となる。
【００１９】
図１０は、信号の立ち下がり遅延時間が立ち上がり遅延時間に比べて大きい為、変調波ＲＦに位相歪みが生じた場合の、搬送波再生回路１００の動作波形を示す図である。
【００２０】
例えば、変調波ＲＦの立ち上がり遅延時間よりも立ち下がり遅延時間が長くなり、図１０に示すように、変調波ＲＦにおけるデューティー比が変化し、例えば、Ｌｏｗの期間が短く、Ｈｉｇｈの期間が長くなることがある。ゼロ相期間においては、位相比較器１１２の第１入力端子（ＩＮ１）にも、Ｌｏｗの期間が短く、Ｈｉｇｈの期間が長い信号が入力されるので、図１０の場合、ＰＬＬは、ＩＮ１とＩＮ２の立ち上がりのタイミングのずれが最小になるように、再生搬送波（ｆｃ）の周波数と位相を制御する。
【００２１】
そして、π相期間になると、位相比較器１１２の第１入力端子（ＩＮ１）では、逆に、Ｌｏｗの期間が長く、Ｈｉｇｈの期間が短くなる。これにより、π相期間では、ＩＮ１とＩＮ２の立ち上がりタイミングにずれが生じるので、ＰＬＬはそのずれが最小になるように、再度、搬送波（ｆｃ）の周波数と位相を制御する。
【００２２】
なお、この種の技術が下記の非特許文献１に記載されている。
【非特許文献１】関  清三、”ディジタル変復調の基礎”、ｐｐ．６０−６２、オーム社、平成１３年発行
【発明の開示】
【発明が解決しようとする課題】
【００２３】
しかしながら、従来の搬送波再生回路１００では、パルス幅の広いＵＰ信号やＤＯＷＮ信号を出力しても、変調波ＲＦと再生搬送波ｆｃの位相同士が一致するまでには、ある程度の時間を要する。それ故π相期間が短い場合は、π相期間中の位相ずれを無視できるので、再生搬送波ｆｃを問題なく実用することができるが、π相期間が長いと、π相期間中の位相の合わせ込み動作が、いわゆるジッタとなり、再生搬送波として実用できない可能性がある。
【００２４】
本発明は、上記の課題に鑑みてなされたものであり、その目的とするところは、再生搬送波においてジッタのない良質な搬送波再生回路を提供することにある。
【課題を解決するための手段】
【００２５】
上記の課題を解決するために、請求項１の本発明は、ＢＰＳＫ（Binary Phase Shift Keying)方式で変調された変調波と該変調波を基に再生された再生搬送波の位相同士を比較する位相比較器と、該位相比較器からの位相差信号を基に発振を行って搬送波を再生するとともに前記位相差信号により生成された制御電圧により当該再生搬送波の周波数及び位相を調整する電圧制御形発振回路とを備える搬送波再生回路において、前記変調波からπ相を抽出するベースバンド信号抽出器で抽出されたπ相において前記電圧制御形発振回路に印加される前記制御電圧が変化するのを阻止する阻止手段を備えたことを特徴とする搬送波再生回路をもって解決手段とする。
【００２６】
また、請求項２の本発明は、前記阻止手段は、前記位相比較器から位相差信号が出力されるのを阻止するものであることを特徴とする請求項１記載の搬送波再生回路をもって解決手段とする。
【００２７】
また、請求項３の本発明は、前記位相差信号の出力に応じて充放電されるキャパシタを含む低域通過フィルタと、前記位相差信号により前記キャパシタを充放電するチャージポンプ回路とを備え、前記電圧制御形発振回路は、前記キャパシタの電圧に応じた再生搬送波を再生するものであり、前記阻止手段は、前記チャージポンプ回路が前記キャパシタを充放電することを阻止するものであることを特徴とする請求項１記載の搬送波再生回路をもって解決手段とする。
【発明の効果】
【００２８】
本発明の搬送波再生回路によれば、ベースバンド信号抽出器で抽出されたπ相において電圧制御形発振回路の制御電圧が変化するのを阻止する阻止手段を備えたので、見かけ上、ゼロ相期間が継続しているように動作するので、例えば、逆変調信号の立ち上がり遅延時間よりも立ち下がり遅延時間が長くなって、搬送波のデューティー比が変動した場合であっても、出力ジッタのない良質な搬送波を再生することができる。
【発明を実施するための最良の形態】
【００２９】
以下、本発明の実施の形態を図面を参照して説明する。なお、従来の搬送波再生回路１００の構成要素と同一のものには同一の符号を付与する。
【００３０】
また、以下に説明する実施の形態の搬送波再生回路は、例えば、人体を介した通信を可能とする通信システムの受信回路に用いることができる。この受信回路では、人体を伝わる変調された電気信号に応じた電界を電気光学結晶に印加するとともに該電気光学結晶に光ビームを入射し、電気光学結晶から出射する光ビームを偏光ビームスプリッタでＰ偏光とＳ偏光に分離する。そして、該各偏光をホトダイオードで受光し、該各ホトダイオードの出力の差分を差動増幅器で増幅り、該差動増幅器の出力を波形整形する。そして、波形整形後の信号を後述の変調波ＲＦとして用いることができる。
【００３１】
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る搬送波再生回路１の回路図である。
【００３２】
搬送波再生回路１では、変調波ＲＦが遅延素子Ｄ１とベースバンド信号抽出器１０２の第１入力端子（ＩＮ１）に入力され、Ｄ１の出力は位相比較器１０３の第１入力端子（ＩＮ１）に入力される。ベースバンド信号抽出器１０２の第２入力端子（ＩＮ２）には、搬送波再生回路１により再生された再生搬送波ｆｃが入力される。再生搬送波ｆｃは、遅延素子Ｄ２に入力され、Ｄ２の出力は、位相比較器１０３の第２入力端子（ＩＮ２）に入力される。また、搬送波再生回路１では、変調波ＲＦの入力に先立って、当該回路を搬送波周波数に同期させるための制御信号である／ＣＡＰ信号が、ＮＡＮＤゲート１０４の第１入力端子に入力され、ＮＡＮＤゲート１０４の第２入力端子には、ベースバンド信号抽出器１０２の出力信号が入力される。ＮＡＮＤゲート１０４の出力は、位相比較器１０３の活性／非活性制御入力端子（以下、イネーブル端子という）ＥＮに入力される。
【００３３】
位相比較器１０３からの位相差信号であるＵＰ信号及びＤＯＷＮ信号がチャージポンプ回路１０５に入力され、チャージポンプ回路１０５の出力は、低域通過フィルタ１０６に入力される。低域通過フィルタ１０６の出力は、制御電圧発生器１０７に入力され、制御電圧発生器１０７の出力は、再生搬送波ｆｃを発生する電圧制御形発振回路１０８に入力される。
【００３４】
図２は、位相比較器１０３の回路図である。
【００３５】
位相比較器１０３は、位相比較器１１２を含んで構成される。位相比較器１０３では、図１のＤ１で遅延した変調波ＲＦが、位相比較器１０３の第１入力端子（ＩＮ１）を介して、ＡＮＤゲート１０３１の第１入力端子に入力され、ＡＮＤゲート１０３１の出力が位相比較器１１２の第１入力端子（ＩＮ１）に入力される。また、Ｄ２で遅延された再生搬送波ｆｃが、位相比較器１０３の第２入力端子（ＩＮ２）を介して、ＡＮＤゲート１０３２の第１入力端子に入力され、ＡＮＤゲート１０３２の出力が位相比較器１１２の第２入力端子（ＩＮ２）に入力される。
【００３６】
また、ＡＮＤゲート１０３１の第２入力端子とＡＮＤゲート１０３２の第２入力端子には、イネーブル端子ＥＮを介して、図１のＮＡＮＤゲート１０４からの出力信号が与えられる。
【００３７】
次に、搬送波再生回路１の動作を説明する。搬送波再生回路１内のＰＬＬの同期動作は完了しており、／ＣＡＰ入力はＨｉｇｈレベルに設定されている。
【００３８】
先ず、ゼロ相期間について説明する。
【００３９】
Ｄ１で遅延した変調波ＲＦが位相比較器１０３の第１入力端子に入力される。また、ベースバンド信号抽出器１０２の出力はＬｏｗである。このとき、ＮＡＮＤゲート１０４の出力がＨｉｇｈとなることにより、位相比較器１０３のイネーブル端子ＥＮがＨｉｇｈとなる。また、Ｄ２で遅延した再生搬送波ｆｃが位相比較器１１２の第２入力端子に入力される。
【００４０】
位相比較器１０３は、再生搬送波ｆｃの周波数及び位相を変調波ＲＦに合わせるべく、例えばパルス幅の広いＵＰ信号を出し続け、これにより、低域通過フィルタ１０６のキャパシタが充電されていく。これにより、制御電圧発生器１０７から出力される制御電圧及び再生搬送波ｆｃの周波数が高くなる。そして、位相比較器１１２は、再生搬送波ｆｃと変調波ＲＦの周波数及び位相が一致したところで、ＵＰ信号のパルス幅を最小にする。このときは、再生搬送波ｆｃの周波数を低くするためのＤＯＷＮ信号のパルス幅も最小となる。
【００４１】
また、１回目のゼロ相期間や後述する２回目以降のゼロ相期間では、変調波ＲＦと再生搬送波ｆｃとに位相差が生じると、位相比較器１０３がＵＰ信号またはＤＯＷＮ信号のパルス幅を広くし、これにより、電圧制御形発振回路１０８が再生搬送波ｆｃの周波数及び位相を調整する。
【００４２】
次に、π相期間について説明する。
【００４３】
変調波ＲＦの位相が反転することにより、ベースバンド信号抽出器１０２の出力がＨｉｇｈになると、ＮＡＮＤゲート１０４の出力はＬｏｗとなる。これにより、位相比較器１０３のイネーブル端子ＥＮがＬｏｗとなる。
【００４４】
これにより、図２に示すＡＮＤゲート１０３１及び１０３２の第２入力端子がＬｏｗとなり、位相比較器１１２の第１入力端子と第２入力端子には、信号が入力されなくなる。よって、位相比較器１１２、すなわち位相比較器１０３からＵＰ信号及びＤＯＷＮ信号が出力されなくなる。
【００４５】
これにより、低域通過フィルタ１０６のキャパシタに対する充電と放電がされなくなり、キャパシタの電極間電圧が維持される。よって、制御電圧発生器１０７から出力される制御電圧はゼロ相期間のときの電圧に維持される。
【００４６】
したがって、π相期間では、搬送波のデューティー比が変化した場合であっても、再生搬送波ｆｃの周波数及び位相をゼロ相期間のときの状態に保つことができるので、ジッタの発生を防止することができる。
【００４７】
また、２回目以降のゼロ相期間では、再生搬送波ｆｃの周波数及び位相が、直前のゼロ相期間のときの状態に保たれているので、すなわち、見かけ上、ゼロ相期間が連続していることになるので、２回目以降のゼロ相期間においても、ジッタの発生を防止することができる。
【００４８】
また、２回目以降のπ相期間においても、再生搬送波ｆｃの周波数及び位相を、直前のゼロ相期間のときの状態に保つことができる。すなわち、２回目以降のπ相期間においても、ジッタの発生を防止することができる。
【００４９】
以上説明したように、第１の実施の形態の搬送波再生回路１によれば、ベースバンド信号抽出器１０２で抽出されたπ相において電圧制御形発振回路１０８の制御電圧が変化するのを阻止する阻止手段として、ＡＮＤゲート１０３１及び１０３２を設けたことで、見かけ上、搬送波再生回路１は、ゼロ相期間が継続しているように動作するので、搬送波のデューティー比が変動した場合であっても、出力ジッタのない良質な再生搬送波が得られる。
【００５０】
（第２の実施の形態）
図３は、本発明の第２の実施の形態に係る搬送波再生回路１０の回路図である。
【００５１】
搬送波再生回路１０は、搬送波再生回路１の位相比較器１０３を位相比較器１１２に戻し、チャージポンプ回路１０５に代えてイネーブル端子ＥＮ付きのチャージポンプ回路１０９を設け、ＮＡＮＤゲート１０４の出力を当該イネーブル端子ＥＮに入力する構成となっている。
【００５２】
図４（ａ）は、チャージポンプ回路１０９の第１実施例を示す回路図である。
【００５３】
第１実施例では、正の電圧を出力する電源ＶＤＤに対して、定電流源ＩＤＤが接続され、ＩＤＤの出力は、ｐＭＯＳＱ１１のソースに接続されている。Ｑ１１のドレインは、ｎＭＯＳＱ１２のドレインと、出力（ＯＵＴ）側の図示しない低域通過フィルタ１０６に接続されている。Ｑ１２のソースは、接地された定電流源ＩＳＳに接続されている。ＵＰ信号は、インバータ１１１２に入力され、インバータ１１１２の出力は、ＯＲゲート１１１４の第１入力端子に入力される。ＯＲゲート１１１４の出力は、Ｑ１１のゲートに入力される。ＤＯＷＮ信号は、ＡＮＤゲート１１１５の第１入力端子に入力され、ＡＮＤゲート１１１５の出力がＱ１２のゲートに入力される。また、イネーブル端子ＥＮが、ＡＮＤゲート１１１５の第２入力端子とインバータ１１１６に接続され、インバータ１１１６の出力がＯＲゲート１１１４の第２入力端子に入力される。
【００５４】
第１実施例では、イネーブル端子ＥＮがＨｉｇｈのときは、ＯＲゲート１１１４の第２入力端子がＬｏｗとなるので、さらにパルス幅の広いＵＰ信号が入力されると、Ｑ１１がオンする。これにより、ＩＤＤからの電流が低域通過フィルタ１０６に供給され、低域通過フィルタ１０６のキャパシタを充電する。また、イネーブル端子ＥＮがＨｉｇｈのときに、ＡＮＤゲート１１１５の第２入力端子がＨｉｇｈとなるので、さらにパルス幅の広いＤＯＷＮ信号が入力されると、Ｑ１２がオンする。これにより、ＩＳＳが低域通過フィルタ１０６から電流を奪い、これにより、低域通過フィルタ１０６のキャパシタが放電する。
【００５５】
一方、イネーブル端子ＥＮがＬｏｗのときは、ＯＲゲート１１１４の第２入力端子がＨｉｇｈとなるので、パルス幅の広いＵＰ信号が入力されても、Ｑ１１はオフしたままとなる。これにより、ＩＤＤからの電流が低域通過フィルタ１０６に供給されず、低域通過フィルタ１０６のキャパシタが充電されることもない。また、イネーブル端子ＥＮがＬｏｗのときは、ＡＮＤゲート１１１５の第２入力端子がＬｏｗとなるので、パルス幅の広いＤＯＷＮ信号が入力されても、Ｑ１２はオフしたままとなる。これにより、ＩＳＳが低域通過フィルタ１０６から電流を奪うことがなく、これにより、低域通過フィルタ１０６のキャパシタの放電が抑止される。
【００５６】
図４（ｂ）は、チャージポンプ回路１０９の第２実施例を示す回路図である。
【００５７】
第２実施例では、電源ＶＤＤに対して、定電流源ＩＤＤが接続され、ＩＤＤの出力は、ｐＭＯＳＱ１３のソースに接続され、Ｑ１３のドレインは、Ｑ１１のソースに接続されている。Ｑ１１のドレインは、Ｑ１２のドレインと、出力（ＯＵＴ）側の図示しない低域通過フィルタ１０６に接続されている。Ｑ１２のソースは、ｎＭＯＳＱ１４のドレインに接続されている。Ｑ１４のソースは、接地されたＩＳＳに接続されている。ＵＰ信号は、インバータ１１１２に入力され、インバータ１１１２の出力は、Ｑ１１のゲートに接続されている。ＤＯＷＮ信号は、Ｑ１２のゲートに接続されている。イネーブル端子ＥＮは、Ｑ１４のゲートとインバータ１１１６に接続され、インバータ１１１６の出力は、Ｑ１３のゲートに入力される。
【００５８】
第２実施例では、イネーブル端子ＥＮがＨｉｇｈのときに、インバータ１１１６の出力がＬｏｗとなるので、さらにパルス幅の広いＵＰ信号が入力されると、Ｑ１１がオンする。これにより、ＩＤＤからの電流が低域通過フィルタ１０６に供給され、低域通過フィルタ１０６のキャパシタを充電する。また、イネーブル端子ＥＮがＨｉｇｈのときに、Ｑ１４のゲートがＨｉｇｈとなるので、さらにパルス幅の広いＤＯＷＮ信号が入力されると、Ｑ１２がオンする。これにより、ＩＳＳが低域通過フィルタ１０６から電流を奪い、これにより、低域通過フィルタ１０６のキャパシタが放電する。
【００５９】
一方、イネーブル端子ＥＮがＬｏｗのときに、インバータ１１１６の出力がＨｉｇｈとなるので、パルス幅の広いＵＰ信号が入力されても、Ｑ１１はオフしたままとなる。これにより、ＩＤＤからの電流が低域通過フィルタ１０６に供給されず、低域通過フィルタ１０６のキャパシタが充電されることもない。また、イネーブル端子ＥＮがＬｏｗのときに、Ｑ１４のゲートがＬｏｗとなるので、パルス幅の広いＤＯＷＮ信号が入力されても、Ｑ１２はオフしたままとなる。これにより、ＩＳＳが低域通過フィルタ１０６から電流を奪うことがなく、これにより、低域通過フィルタ１０６のキャパシタの放電が抑止される。
【００６０】
図５は、チャージポンプ回路１０９の第３実施例を示す回路図である。
【００６１】
第３実施例では、電源ＶＤＤに対して、定電流源ＩＤＤが接続され、ＩＤＤの出力は、ｐＭＯＳＱ１１のソースに接続されている。Ｑ１１のドレインは、ｎＭＯＳＱ１２のドレインに接続されている。Ｑ１２のソースは、接地された定電流源ＩＳＳに接続されている。ＵＰ信号は、インバータ１１１２に入力され、インバータ１１１２の出力はＱ１１のゲートに入力される。Ｑ１２のゲートにはＤＯＷＮ信号が入力される。
【００６２】
また、Ｑ１１のドレインが、ｐＭＯＳＱ１５のソースとｎＭＯＳＱ１６のソースとに接続される。Ｑ１５のドレインとＱ１６のドレインは、出力（ＯＵＴ）側の図示しない低域通過フィルタ１０６に接続される。イネーブル端子ＥＮはＱ１６のゲートとインバータ１１１７とに接続され、インバータ１１１７の出力は、Ｑ１５のゲートに接続される。
【００６３】
第３実施例では、イネーブル端子ＥＮがＨｉｇｈのときに、インバータ１１１７の出力がＬｏｗとなるので、さらにパルス幅の広いＵＰ信号が入力されると、Ｑ１１がオンする。これにより、ＩＤＤからの電流が低域通過フィルタ１０６に供給され、低域通過フィルタ１０６のキャパシタを充電する。また、イネーブル端子ＥＮがＨｉｇｈのときに、Ｑ１６のゲートがＨｉｇｈとなるので、さらにパルス幅の広いＤＯＷＮ信号が入力されると、Ｑ１２がオンする。これにより、ＩＳＳが低域通過フィルタ１０６から電流を奪い、これにより、低域通過フィルタ１０６のキャパシタが放電する。
【００６４】
一方、イネーブル端子ＥＮがＬｏｗのときに、インバータ１１１７の出力がＨｉｇｈとなるので、パルス幅の広いＵＰ信号が入力されても、Ｑ１５はオフしたままとなる。これにより、ＩＤＤからの電流が低域通過フィルタ１０６に供給されず、低域通過フィルタ１０６のキャパシタが充電されることもない。また、イネーブル端子ＥＮがＬｏｗのときに、Ｑ１６のゲートがＬｏｗとなるので、パルス幅の広いＤＯＷＮ信号が入力されても、Ｑ１６はオフしたままとなる。これにより、ＩＳＳが低域通過フィルタ１０６から電流を奪うことがなく、これにより、低域通過フィルタ１０６のキャパシタの放電が抑止される。
【００６５】
次に、搬送波再生回路１０の動作を説明する。
【００６６】
先ず、１回目のゼロ相期間について説明する。搬送波再生回路１０内のＰＬＬの同期動作は完了しており、／ＣＡＰ入力はＨｉｇｈレベルに設定されている。
【００６７】
Ｄ１で遅延した変調波ＲＦが位相比較器１１２の第１入力端子に入力される。また、ベースバンド信号抽出器１０２の出力はＬｏｗである。このとき、ＮＡＮＤゲート１０４の出力はＨｉｇｈとなることにより、チャージポンプ回路１０９のイネーブル端子ＥＮがＨｉｇｈとなる。
【００６８】
位相比較器１１２は、再生搬送波ｆｃの周波数及び位相を変調波ＲＦに合わせるべく、例えばパルス幅の広いＵＰ信号を出し続け、これにより、低域通過フィルタ１０６のキャパシタが充電されていく。これにより、制御電圧発生器１０７から出力される制御電圧及び再生搬送波ｆｃの周波数が高くなる。そして、位相比較器１１２は、再生搬送波ｆｃと変調波ＲＦの周波数及び位相が一致したところで、ＵＰ信号のパルス幅を最小にする。このときは、再生搬送波ｆｃの周波数を低くするためのＤＯＷＮ信号のパルス幅も最小となる。
【００６９】
また、１回目のゼロ相期間や後述する２回目以降のゼロ相期間では、変調波ＲＦと再生搬送波ｆｃとに位相差が生じると、位相比較器１１２がＵＰ信号またはＤＯＷＮ信号のパルス幅を広くし、これにより、電圧制御形発振回路１０８が再生搬送波ｆｃの周波数及び位相を調整する。
【００７０】
次に、π相期間について説明する。
【００７１】
変調波ＲＦの位相が反転することにより、ベースバンド信号抽出器１０２の出力がＨｉｇｈになると、ＮＡＮＤゲート１０４の出力はＬｏｗとなる。これにより、チャージポンプ回路１０９のイネーブル端子ＥＮがＬｏｗとなる。
【００７２】
これにより、図４及び図５を参照して説明したように、低域通過フィルタ１０６のキャパシタに対する充電と放電がされなくなり、キャパシタの電圧が維持される。よって、制御電圧発生器１０７から出力される制御電圧はゼロ相期間のときの電圧に維持される。    したがって、搬送波再生回路１と同様に、π相期間では、再生搬送波ｆｃの周波数及び位相を、直前のゼロ相期間のときの状態に保つことができるので、π相期間でジッタの発生を防止することができる。また、見かけ上、ゼロ相期間が連続していることになるので、ゼロ相期間でジッタの発生を防止することができる。
【００７３】
以上説明したように、第２の実施の形態の搬送波再生回路１０によれば、ベースバンド信号抽出器１０２で抽出されたπ相において電圧制御形発振回路１０８の制御電圧が変化するのを阻止する阻止手段として、チャージポンプ回路１０９の第１実施例では、ＯＲゲート１１１４、ＡＮＤゲート１１１５、インバータ１１１６を設けたことで、第２実施例では、インバータ１１１６、Ｑ１３及びＱ１４を設けたことで、第３実施例では、インバータ１１１７、Ｑ１５及びＱ１６を設けたことで、見かけ上、ゼロ相期間が継続しているように動作するので、搬送波のデューティー比が変動した場合であっても、出力ジッタのない良質な再生搬送波が得られる。
【００７４】
また、上記した第１及び第２の実施の形態では、ゼロ相期間が継続しているように動作するとはいっても、π相期間の長さは短い方が良いので、ＨｉｇｈとＬｏｗとが適宜交番することでπ相期間の長さが短くなるベースバンド符号、例えばマンチェスター符号を用いた伝送方式に適用すると効果が大きい。
【図面の簡単な説明】
【００７５】
【図１】本発明の第１の実施の形態に係る搬送波再生回路１の回路図である。
【図２】位相比較器１０３の回路図である。
【図３】本発明の第２の実施の形態に係る搬送波再生回路１０の回路図である。
【図４】図４（ａ）は、チャージポンプ回路１０９の第１実施例を示す回路図であり、図４（ｂ）は、チャージポンプ回路１０９の第２実施例を示す回路図である。
【図５】チャージポンプ回路１０９の第３実施例を示す回路図である。
【図６】従来の搬送波再生回路１００の回路図である。
【図７】チャージポンプ回路１０５の回路図である。
【図８】図８（ａ）は、ベースバンド信号抽出器１０２の回路図であり、図８（ｂ）は、ベースバンド信号抽出器１０２の動作波形を示す図である。
【図９】搬送波再生回路１００の理想的な動作波形を示す図である。
【図１０】搬送波再生回路１００の変調波ＲＦに位相歪みが生じた場合の動作波形を示す図である。
【符号の説明】
【００７６】
１，１０…搬送波再生回路
１０２…ベースバンド信号抽出器
１０３…位相比較器（イネーブル端子付き）
１０４…ＮＡＮＤゲート
１０５…チャージポンプ回路
１０６…低域通過フィルタ
１０７…制御電圧発生器
１０８…電圧制御形発振回路
１０９…チャージポンプ回路（イネーブル端子付き）
１１２…位相比較器
ＲＦ…変調波
ｆｃ…再生搬送波
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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