(57)【要約】【課題】  この発明は、そのラッチアップ耐性を下げずに、入力用回路セルのサイズを小さくし、ＬＳＩのコストダウンを可能とする半導体装置を提供することを目的とする。【解決手段】  この発明は、半導体集積回路のコア領域がＣＭＯＳで構成された半導体装置において、入力用回路セルの保護トランジスタ回路３１（３１Ｂ、３１Ｃ）、４１（４１Ｄ、４１Ｅ）が、Ｎチャネルトランジスタのみを用いて構成し、前記入力用回路セルを通った入力信号の初段のトランジスタ回路５は、内部コア領域に配置されている。【選択図】  図４
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【特許請求の範囲】
【請求項１】
半導体集積回路のコア領域がＣＭＯＳで構成された半導体装置において、入力用回路セルが、ＮチャネルまたはＰチャネルのどちらか一方のトランジスタのみを用いて構成されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、サージ耐性やラッチアップ耐性を低下させずにチップ面積を小さくすることを可能とした半導体装置に関するものである。
【背景技術】
【０００２】
一般に、ＭＯＳトランジスタで構成される半導体装置は、一般に入力インピーダンスが高くなり、サージ耐性が弱いことが知られている。
【０００３】
また、ＣＭＯＳで構成される半導体装置においては、その構造上ラッチアップ耐性に弱いことが良く知られている。これはＣＭＯＳ構造上存在する寄生ＰＮＰＮサイリスタ構造が、何らかの原因、例えば、ノイズやサージ電圧等が印加されることをトリガーとしてオン状態になることで引き起こされる。
【０００４】
そして、上記ラッチアップ現象及びその対策については、多くの特許公報等にも詳しく書かれている（例えば、特許文献１参照）。
【０００５】
上記サージ電圧などに対して、従来から取られている一般的対策として、保護対象となる半導体回路への入力や出力に保護回路を挿入することが行われている。すなわち、保護回路を入れることで、そのサージ電圧により発生する電流をクランプさせるものである。一般的な保護回路としては、特許文献２などに示されている。
【０００６】
図１に一般的なＣＭＯＳの入力用回路セルの構成を示す。図１に示すように、ＣＭＯＳ入力用回路セルは、パッド１に接続される保護抵抗２、保護トランジスタ回路４、入力トランジスタ５と、保護抵抗２と入力トランジスタ５との間に設けられる保護トランジスタ回路３で構成されている。
【０００７】
入力トランジスタ回路５は、Ｐチャネルトランジスタ（Ｐｃｈ）５Ｇと、Ｎチャネルトランジスタ（Ｎｃｈ）５Ｈで構成され、入力パッド１から入力される信号が保護抵抗２を介して入力される。
【０００８】
保護トランジスタ回路３は、Ｐチャネルトランジスタ（Ｐｃｈ）３Ｂと、Ｎチャネルトランジスタ（Ｎｃｈ）３Ｃ、保護トランジスタ回路４は、Ｐチャネルトランジスタ（Ｐｃｈ）４Ｄと、Ｎチャネルトランジスタ（Ｎｃｈ）４Ｅでそれぞれ構成されている。
【０００９】
そして、パッド１から入力されてくるサージを吸収するために、この保護トランジスタ回路４のＰチャネルトランジスタ（Ｐｃｈ）４ＤとＮチャネルトランジスタ（Ｎｃｈ）４Ｅでは、それぞれ大きなサイズで形成されている。
【００１０】
図２に従来の入力用回路セルにおける素子レイアウトを示す。図２において、ａはＮチャネルトランジスタの配置領域、ｂはＰチャネルトランジスタの配置領域、ｃはラッチアップ耐性向上のためのＰチャネルトランジスタとＮチャネルトランジスタの隔離領域を示している。
【００１１】
この図２に示すように、ラッチアップ耐性を上げるため、Ｐチャネルトランジスタ（Ｐｃｈ）４ＤとＮチャネルトランジスタ（Ｎｃｈ）４Ｅはレイアウト上大きな距離をもって離れて配置されている。そして、ＰチャネルトランジスタとＮチャネルトランジスタの隔離領域は、プロセスその他いろいろな要因にもよるが約６０〜１００ミクロン程度である。そしてこれは経験的、実験的に求められるのが通常である。
【００１２】
また、入力初段にある抵抗２はサージが印加された際に流れ込む電流量を絞ることが目的であり、結果的に次段の入力トランジスタ回路５（５Ｇ、５Ｈ）のゲート酸化膜の破壊を防いでいる。
【００１３】
そして、その入力初段となるトランジスタ５のトランジスタ長はデザインルールの最小サイズではなくサージによるゲート酸化膜破壊を防ぐために経験的に少し大きく設計されている。
【００１４】
図３に一般的なＣＭＯＳの出力用回路セルを示す。入力用回路セルと構成されているパーツは基本的に同じである。ＣＭＯＳ出力用回路セルは、パッド１に接続される保護抵抗２、保護トランジスタ回路３、出力トランジスタ回路４’とで構成されている。
【００１５】
保護トランジスタ回路３’は、Ｐチャネルトランジスタ（Ｐｃｈ）３’Ｂと、Ｎチャネルトランジスタ（Ｎｃｈ）３’Ｃ、出力トランジスタ回路４’は、Ｐチャネルトランジスタ（Ｐｃｈ）４Ｄと、Ｎチャネルトランジスタ（Ｎｃｈ）４’Ｅでそれぞれ構成されている。
【００１６】
そして、図１、図３で気がつくところは、入力用回路セルの保護トランジスタ回路４は出力用回路セルの出力トランジスタ回路４’を使っているという点である。
【００１７】
その大きな理由は、一般にＩ／ＯセルはＬＳＩの周囲に配置され、その端子が入力であろうと出力であろうと同じ高さで配置されることにある。近年ＬＳＩは自動配置配線ツールでレイアウトされるのが通常であり、内部マクロセル及びＩ／Ｏセルもその自動配置配線ツールで配置配線されるよう同じ高さで設計、レイアウトされている。
【００１８】
そして、そのツールを使う以上、仮にＩ／Ｏセルの高さが小さいものが一部あったとしてもそこはデッド領域となり無意味となる。そして隣合わせのセルそれぞれの基本構成が違う場合ラッチアップを考慮する必要がある。
【００１９】
また、サージ耐性を入力用回路セルと出力用回路セルと同様のレベルに保つためには同じパーツ、さらには同様のレイアウトにしておくことが無難である。そういったことから一般的にＩ／Ｏセルは入力であろうが出力であろうが同じ大きさになっていた。
【特許文献１】特開平７−２１１９０１号公報
【特許文献２】特開平６−６１４３３号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
ところで、上記した保護回路のサイズは相対的に大きくなってきている。また、ラッチアップ耐性の改善にはそのサージが印加されるところのＰチャネルトランジスタ領域とＮチャネルトランジスタ領域を大きく離して配置させることが単純かつ確実な方法として取られており、これらの理由により保護回路部の面積は大きくＬＳＩの集積化、そしてチップサイズの縮小化の大きなさまたげになっていた。
【００２１】
また、特開平６−６１４３３号公報に開示されているように、その保護回路中の保護ダイオードにショットキーダイオードを用いることにより、ラッチアップ耐性を上げるというものであり、これによれば正のサージパルスに対するラッチアップは大きく改善されるが、負のサージパルスによるそれにはまた対策が必要とされる。
【００２２】
また、特開平７−２１１９０１号公報には、保護回路のソース部にコンデンサを設けることで、そのサージ印加のエネルギーを吸収しようとするものであるが、結果的にそのコンデンサは大容量が必要とされ、それを配置する領域が別途必要となり、ＬＳＩの集積化、そしてチップサイズの縮小化の大きなさまたげになっていた。
【００２３】
また、今まで述べてきたこととは別に、入力用回路セル内の入力初段のトランジスタのサイズは、サージに対する耐圧を上げるため一般的に最小サイズよりは大き目のトランジスタ長で設計されていることもある。しかし、これはあくまで保護回路を入れた上での更なる安全策である。
【００２４】
しかしながら、上述したように、従来の保護回路の構成でそのラッチアップ耐性を上げるためには、Ｐチャネルトランジスタ領域とＮチャネルトランジスタ領域の間を大きく空けてやる必要があり、ＬＳＩの集積化、そしてチップサイズの縮小化の大きなさまたげになるという問題があった。
【００２５】
また、ショットキーダイオードを用いる場合もそれを追加してやる必要があり、そのトランジスタサイズは流せる電流量を考えた場合通常の保護ダイオードと同様のサイズが必要とされる。また、コンデンサを追加する方法も同様である。
【００２６】
このように、従来の方法ではラッチアップ耐性を下げずにその入力用回路セルの大きさを小さくすることは困難である。
【００２７】
今日のＬＳＩの微細化、高集積化にもかかわらず、その入力用回路セルの大きさがネックとなり低価格化に対応するための障害になっていた。
【００２８】
上記問題点を解決するために、この発明は、そのラッチアップ耐性を下げずに、入力用回路セルのサイズを小さくし、ＬＳＩのコストダウンを可能とする半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００２９】
この発明は、半導体集積回路のコア領域がＣＭＯＳで構成された半導体装置において、入力用回路セルが、ＮチャネルまたはＰチャネルのどちらか一方のトランジスタのみを用いて構成されていることを特徴とする。
【００３０】
前記入力用回路セルを通った入力信号の初段のトランジスタは、内部コア領域に配置され、前記初段のトランジスタは自動配置配線ツールでの配置が可能なように他のマクロセルと同じ高さに構成するとよい。
【００３１】
前記初段のトランジスタルは、ＤＣ特性を満たすようなＰチャネルトランジスタまたはＮチャネルトランジスタのトランジスタ比を用いるとともに、これらのトランジスタ長はデザインルールに従った最小サイズで書かれている内部のマクロセルより大きくするように構成するとよい。
【００３２】
上記の構成によれば、半導体装置はラッチアップを考慮する必要がなくなるため、その回路セルを小さくすることができる。
【００３３】
また、この発明は、ＮチャネルまたはＰチャネルのどちらか一方のトランジスタのみを用いて構成された入力用回路セルからなる入力端子部を半導体チップの一辺に集めて配置することを特徴とする。
【００３４】
上記のように、ＮチャネルまたはＰチャネルのどちらか一方のトランジスタのみを用いて構成された入力用回路セルからなる入力端子部を半導体チップの一辺に集めて配置することで、チップ面積を縮小することができ、安価な半導体装置を提供することができる。
【発明の効果】
【００３５】
以上説明したように、この発明によれば、半導体装置はラッチアップを考慮する必要がなくなるため、その回路セルを小さくすることができる。
【００３６】
ＮチャネルまたはＰチャネルのどちらか一方のトランジスタのみを用いて構成された入力用回路セルからなる入力端子部を半導体チップの一辺に集めて配置することで、チップ面積を縮小することができ、安価な半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００３７】
以下、この発明の実施の形態につき図面に従い説明する。図４は、この発明の実施の形態にかかる入力用回路セルの構成を示すブロック図である。
【００３８】
上記した図１の入力用回路セルと図３に示す出力用回路セルとから分かるように、ＣＭＯＳの出力用回路セルと入力用回路セルと構成されているパーツは基本的に同じである。そして、図１、図３で気がつくところは、入力用回路セルの保護トランジスタ回路は出力用回路セルの出力トランジスタ回路を使っているという点である。一般的にＩ／Ｏセルは入力であろうが出力であろうが同じ大きさになっていた。
【００３９】
しかし、セルの機能を考えた場合、入力用回路セルに出力機能は必要とされず、すなわち、図１に示している大きなサイズの保護トランジスタ回路４は他に代用できるものがあれば削減可能である。そして、保護トランジスタ回路をＰチャネルトランジスタが削減でき、Ｎチャネルだけで構成することが出来た場合、または、保護トランジスタ回路をＮチャネルトランジスタが削減でき、Ｐチャネルだけで構成することが出来た場合、ラッチアップ耐性向上のために空けられていた大きな距離は必要なくなる。ＮチャネルトランジスタまたはＰチャネルトランジスタだけの場合は、ラッチアップの原因であるサイリスタ構造になり得ないからである。
【００４０】
この発明は、上記したことを考慮してなされたものである。図４に示す実施形態では、保護トランジスタ回路をすべてＮチャネルトランジスタで構成したものである。この実施形態における入力用回路セルは、パッド１に接続される保護抵抗２、Ｎチャネルトランジスタのみで構成された保護トランジスタ回路４１、コア領域の一部となるＣＭＯＳ入力トランジスタ５と、保護抵抗２と入力トランジスタ５との間に設けられるＮチャネルトランジスタのみで構成された保護トランジスタ回路３１で構成されている。
【００４１】
上記のように、Ｎチャネルトランジスタのみで構成されているので、入力用回路セルは、ラッチアップ耐性向上のために空けられていた大きな距離（図２のｃ領域）は必要なくなる。
【００４２】
初段の入力トランジスタ回路５は、内部コア領域に配置され、初段の入力トランジスタ回路５は、自動配置配線ツールでの配置が可能なように内部コア領域に設けられる他のマクロセルと同じ高さに構成する
【００４３】
入力トランジスタ回路５は、ＤＣ特性を満たすようなＮチャネルトランジスタのトランジスタ比を用いるとともに、これらのトランジスタ長はデザインルールに従った最小サイズで書かれている内部のマクロセルより大きくしている。
【００４４】
上記した入力用回路セルにおいて、パッド１に対Ｖｃｃ＋２ｋのサージ電圧が入力されると、保護トランジスタ回路３１のトランジスタ３１Ｂ、保護トランジスタ回路４１のトランジスタ４１Ｄにトランジスタオン電流が流れサージ電圧によるエネルギーを発散する。パッド１に対Ｖｃｃ−２ｋのサージ電圧が入力されると、保護トランジスタ回路３１のトランジスタ３１Ｂ、保護トランジスタ回路４のトランジスタ４１ＤにＰＮ順方向電流が流れサージ電圧によるエネルギーを発散する。
【００４５】
また、パッド１に対ＧＮＤ＋２ｋのサージ電圧が入力されると、保護トランジスタ３１のトランジスタ３１Ｃ、保護トランジスタ回路４１のトランジスタ４１Ｅにパンチスルー電流が流れサージ電圧によるエネルギーを発散する。パッド１に対ＧＮＤ−２ｋのサージ電圧が入力されると、保護トランジスタ３１のトランジスタ３１Ｃ、保護トランジスタ回路４１のトランジスタ４１ＥにＰＮ順方向電流が流れサージ電圧によるエネルギーを発散する。
【００４６】
上記したように、入力用回路セルを用いた半導体装置はラッチアップを考慮する必要がなくなるためその入力用回路セルを小さくすることが可能となる。
【００４７】
図５に、この発明の第２の実施形態を示す。図５に示す実施形態では、保護トランジスタ回路をすべてＰチャネルトランジスタで構成したものである。この実施形態における入力用回路セルは、パッド１に接続される保護抵抗２、Ｐチャネルトランジスタのみで構成された保護トランジスタ回路４２、コア領域の一部となるＣＭＯＳ入力トランジスタ回路５と、保護抵抗２と入力トランジスタ回路５との間に設けられるＰチャネルトランジスタのみで構成された保護トランジスタ回路３２で構成されている。
【００４８】
このように、保護トランジスタ回路をすべてＰチャネルトランジスタで構成しても同様の効果が得られる。ただし、面積的には、保護トランジスタ回路をすべてＮチャネルトランジスタで構成した場合よりも若干大きくなる。
【００４９】
今まで述べた保護トランジスタ３１Ｂ、３１Ｃ、４１Ｄ、４１Ｅは、通常のエンハンスメントトランジスタ以外に、必要に応じてフィールドトランジスタを用いてもよい。フィールドトランジスタの場合は、面積が少し大きくなることが予想されるが、パッド１から印加されるサージに対するトランジスタのゲート酸化膜耐圧が低いとき、フィールドトランジスタを用いることでその耐性を向上させる効果がある。
【００５０】
次に、この発明による入力用回路セルを用いた場合と、図１に示す回路セルを用いた場合の半導体装置のチップ面積につき説明する。
【００５１】
図６は、図１、図３に示す従来のセルを用いた場合の半導体装置の構成図である。半導体チップ１１に、ＲＯＭ回路１２，ＲＡＭ回路１３、ロジック回路１４が配置される。チップ１１の周囲には、図１，図３で示す構成のＩ／Ｏセル２０が配置される。このＩ／Ｏセル２０は、ＣＭＯＳで構成されているため、図２に示すように、ラッチアップ耐性向上のためのＰチャネル、Ｎチャネルトランジスタ隔離領域ｃが設けられており、その分面積が大きい。ＲＯＭ回路１２，ＲＡＭ回路１３へはＩ／Ｏセル２０からそれぞれアドレス入力ａ，ｂが与えられる。ＲＯＭ回路１２からデータ出力ｃがＩ／Ｏセル２０より出力される。ＲＡＭ１３、ロジック回路１４は、データの入出力ｄがＩ／Ｏセル２０を介して行われる。
【００５２】
上記のような構成においては、アドレス入力ａ，ｂは入力だけであるので、このＩ／Ｏセルをこの発明の入力用回路セルを用いることができる。そして、この発明の入力用回路セル２１を半導体チップ１１の一辺に集めて配置するとチップ面積を縮小することができる。図７は、この発明の入力用回路セルを用いた半導体装置の構成図である。この図７の例においては、左列の端子が全てアドレス入力という、入力用回路セルだけで構成できる。このため、この入力用回路セル２１を図４に示す入力用回路セルで構成する。
【００５３】
なお、点線が示したものが、従来のＩ／Ｏセルを用いた場合の領域を示している。図７から分かるように、アドレス入力用の回路セルの大きさを半分以下にすることができ、一般的に、Ｉ／Ｏセルの大きさがチップ面積に示す割合が大きいので、この発明の入力用回路セルを用いるとチップ面積の縮小に大きく寄与することになる。
【００５４】
図８は、入力用回路セルをＮチャネルトランジスタのみで構成した場合の断面図、図９は、入力用回路セルをＰチャネルトランジスタのみで構成した場合の断面図である。図中矢印は、ラッチアップの要因になるため製品企画上認められていない電圧が入力された時の電流の流れを示している。
【００５５】
Ｐチャネルトランジスタのみで構成した場合、入力用回路セルが全てＰチャネルで構成されることで、セルのエリアには全てＮウェルがひかれることになる。
【００５６】
実働作時、本来入力されるはずのない電圧、すなわち、電源電圧以上もしくはＧＮＤ電圧以下の電圧が外来ノイズにより端子に入力される可能性がある。この場合保護トランジスタ回路が働き、サージを吸収する原理で電流が流れることになるが、このときＮチャネルのみで構成した場合、あるいは従来のＣＭＯＳを用いた場合も同じであるが、その電流は基板を通っていくことになる。これは基板の電位を不安定にさせラッチアップの要因になり得る。
【００５７】
一方、図９に示すように、Ｐチャネルトランジスタのみで構成した場合、Ｎウェル中を電流が通るため、基板電位（Ｐ基板）への影響はない。また、このＮウェルは、本来入力回路用セルにだけひかれているものであり、また、Ｎチャネルトランジスタは近くに存在しないため全くラッチアップの要因になり得ない。
【００５８】
このように、Ｐチャネルトランジスタ構成する場合、面積を考えるとＭＯＳの特性によりＮチャネルトランジスタに対して大きくなるが、製品の信頼性という観点からＰチャネルトランジスタを使用することも考慮できる。
【図面の簡単な説明】
【００５９】
【図１】一般的なＣＭＯＳの入力用回路セルのブロック図である。
【図２】従来の入力用回路セルにおける素子レイアウトを示す図である。
【図３】一般的なＣＭＯＳの出力用回路セルのブロック図である。
【図４】この発明の実施の形態にかかる入力用回路セルの構成を示すブロック図である。
【図５】この発明の実施の形態にかかる入力用回路セルの構成を示すブロック図である。
【図６】従来のセルを用いた場合の半導体装置の構成図である。
【図７】この発明を用いた場合の半導体装置の構成図である。
【図８】入力用回路をＮチャネルトランジスタのみで構成した場合の断面図である。
【図９】入力用回路をＰチャネルトランジスタのみで構成した場合の断面図である。
【符号の説明】
【００６０】
１  パッド
２  保護抵抗
３１  保護トランジスタ回路
４１  保護トランジスタ回路
５  コア領域の一部となるＣＭＯＳ入力トランジスタ回路
【図１】
2005294868.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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