(57)【要約】【課題】５GHzを超える高い周波数においても、十分なアイソレーションが確保できる高周波スイッチを提供する。【解決手段】HighまたはLow電位を唯一の制御端子Vcntに印加することにより制御される１入力１出力型高周波スイッチであり、高周波入出力端子RF1,RF2を具備し、RF1,RF2に容量素子C1,C2が接続され、C1とC2との間にFET1とFET2が直列に接続され、C1とFET1及びC2とFET2の接続点はバイアス抵抗Rb1，Rb2を介して電源端子Vddに接続され、FET1，FET2のゲート電極はゲート抵抗Rg1，Rg2を介してVcntに接続され、FET1，FET2の直列接続点と接地との間に、容量素子C3，C4が直列接続され、FET3のゲート電極はゲート抵抗Rg3を介して接地され、FET3とC3及びFET3とC4の接続点はバイアス抵抗Rb3-1,3-2を介してVcntに接続される。【選択図】図１
2005303794.tif 000002
【特許請求の範囲】
【請求項１】
概電源電圧または概接地電圧の電位を有するコントロール電圧を唯一の制御端子に印加することよってオンオフ制御される１入力１出力型高周波スイッチであって、
２つの高周波入出力端子を具備し、
これら２つの高周波入出力端子にはそれぞれ第１及び第２の容量素子が接続され、
前記第１の容量素子と前記第２の容量素子との間に、直列接続された第１及び第２のＦＥＴが直列に接続され、
前記第１の容量素子と前記第１のＦＥＴの接続点及び前記第２の容量素子と前記第２のＦＥＴの接続点はそれぞれ第１のバイアス抵抗及び第２のバイアス抵抗を介して電源端子に接続され、
前記第１のＦＥＴのゲート電極及び前記第２のＦＥＴのゲート電極はそれぞれ第１のゲート抵抗及び第２のゲート抵抗を介して前記唯一の制御端子に接続され、
前記第１のＦＥＴと前記第２のＦＥＴの直列接続点と、接地との間には、第３の容量素子と第３のＦＥＴと第４の容量素子が直列接続され、
前記第３のＦＥＴのゲート電極は第３のゲート抵抗を介して接地され、
前記第３のＦＥＴと前記第３の容量素子との接続点及び前記第３のＦＥＴと前記第４の容量素子の接続点はそれぞれ第３及び第４のバイアス抵抗を介して前記唯一の制御端子に接続されていることを特徴とする高周波半導体装置。
【請求項２】
概電源電圧または概接地電圧の電位を有するコントロール電圧を唯一の制御端子に印加することよってオンオフ制御される１入力１出力型高周波スイッチであって、
２つの高周波入出力端子を具備し、
これら２つの高周波入出力端子にはそれぞれ第１及び第２の容量素子が接続され、
前記第１の容量素子と前記第２の容量素子との間に、直列接続された第１及び第２のＦＥＴが直列に接続され、
前記第１の容量素子と前記第１のＦＥＴの接続点及び前記第２の容量素子と前記第２のＦＥＴの接続点はそれぞれ第１のバイアス抵抗及び第２のバイアス抵抗を介して前記唯一の制御端子に接続され、
前記第１のＦＥＴのゲート電極及び前記第２のＦＥＴのゲート電極はそれぞれ第１のゲート抵抗及び第２のゲート抵抗を介して接地され、
前記第１のＦＥＴと前記第２のＦＥＴの直列接続点と、接地との間には、第３の容量素子と第３のＦＥＴと第４の容量素子が直列接続され、
前記第３のＦＥＴのゲート電極は第３のゲート抵抗を介して前記唯一の制御端子に接続され、
前記第３のＦＥＴと前記第３の容量素子との接続点及び前記第３のＦＥＴと前記第４の容量素子の接続点はそれぞれ第３及び第４のバイアス抵抗を介して電源端子に接続されていることを特徴とする高周波半導体装置。
【請求項３】
前記第１の容量素子及び前記第２の容量素子の容量値が概等しく、前記第１のバイアス抵抗及び前記第２のバイアス抵抗の抵抗値が概等しく、前記第１のゲート抵抗及び前記第２のゲート抵抗が概等しいことを特徴とする請求項１または２記載の高周波半導体装置。
【請求項４】
前記第１のＦＥＴと前記第２のＦＥＴとの直列接続点と、電源端子間との間に第５のバイアス抵抗が挿入され、この第５のバイアス抵抗の抵抗値は前記第１のバイアス抵抗及び前記第２のバイアス抵抗の抵抗値の概２分の１であることを特徴とする請求項３記載の高周波半導体装置。
【請求項５】
前記第１のＦＥＴ、前記第２のＦＥＴ及び前記第３のＦＥＴが複数のＦＥＴを直列接続してなる多段構成であり、
前記第１のＦＥＴ、前記第２のＦＥＴ及び前記第３のＦＥＴのそれぞれの段数が等しく、
前記第１のＦＥＴを構成する複数のＦＥＴのゲート抵抗と前記第２のＦＥＴを構成する複数のＦＥＴのゲート抵抗はそれぞれ概等しい抵抗値であり、
前記第３のＦＥＴを構成する複数のＦＥＴのゲート抵抗は接地もしくは前記唯一の制御端子に接続されたことを特徴とする請求項３記載の高周波半導体装置。
【請求項６】
前記第１のＦＥＴ及び前記第２のＦＥＴを構成する複数のＦＥＴの接続点のすべてにそれぞれバイアス抵抗が接続され、
前記第１のＦＥＴ及び前記第２のＦＥＴを構成する複数のＦＥＴの接続点に接続されたその他のバイアス抵抗は前記容量素子に接続された概等しい抵抗値の概２分の１の抵抗値を有することを特徴とする請求項５記載の高周波半導体装置。
【請求項７】
概電源電圧または概接地電圧の電位を有するコントロール電圧を唯一の制御端子に印加することよってオンオフ制御される２入力２出力型高周波スイッチであって、
４つの高周波入出力端子を具備し、
第１の高周波入出力端子と第２の入出力端子の間及び第３の高周波入出力端子と第４の入出力端子の間に第１の高周波スイッチを接続し、
第１の高周波入出力端子と第３の入出力端子の間の構成及び第２の高周波入出力端子と第４の入出力端子の間に第２の高周波スイッチを接続し、
前記第１の高周波スイッチを、
第１の容量素子と第２の容量素子との間に、直列接続された第１及び第２のＦＥＴが直列に接続され、
前記第１の容量素子と前記第１のＦＥＴの接続点及び前記第２の容量素子と前記第２のＦＥＴの接続点はそれぞれ第１のバイアス抵抗及び第２のバイアス抵抗を介して電源端子に接続され、
前記第１のＦＥＴのゲート電極及び前記第２のＦＥＴのゲート電極はそれぞれ第１のゲート抵抗及び第２のゲート抵抗を介して前記唯一の制御端子に接続され、
前記第１のＦＥＴと前記第２のＦＥＴの直列接続点と、接地との間には、第３の容量素子と第３のＦＥＴと第４の容量素子が直列接続され、
前記第３のＦＥＴのゲート電極は第３のゲート抵抗を介して接地された構成とし、
前記第２の高周波スイッチを、
第１の容量素子と第２の容量素子との間に、直列接続された第１及び第２のＦＥＴが直列に接続され、
前記第１の容量素子と前記第１のＦＥＴの接続点及び前記第２の容量素子と前記第２のＦＥＴの接続点はそれぞれ第１のバイアス抵抗及び第２のバイアス抵抗を介して前記唯一の制御端子に接続され、
前記第１のＦＥＴのゲート電極及び前記第２のＦＥＴのゲート電極はそれぞれ第１のゲート抵抗及び第２のゲート抵抗を介して接地され、
前記第１のＦＥＴと前記第２のＦＥＴの直列接続点と、接地との間には、第３の容量素子と第３のＦＥＴと第４の容量素子が直列接続され、
前記第３のＦＥＴのゲート電極は第３のゲート抵抗を介して前記唯一の制御端子に接続され、
前記第３のＦＥＴと前記第３の容量素子との接続点及び前記第３のＦＥＴと前記第４の容量素子の接続点はそれぞれ第３及び第４のバイアス抵抗を介して電源端子に接続された構成としたことを特徴とする高周波半導体装置。
【請求項８】
前記第１の高周波スイッチにおける、第１の容量素子及び第２の容量素子の容量値、第１のバイアス抵抗及び第２のバイアス抵抗の抵抗値、及び第１のゲート抵抗及び第２のゲート抵抗が概等しく、
前記第２の高周波スイッチにおける、第１の容量素子及び第２の容量素子の容量値、第１のバイアス抵抗及び第２のバイアス抵抗の抵抗値、及び第１のゲート抵抗及び第２のゲート抵抗が概等しい構成であり、
すべての高周波入出力端子間の回路構成が電源端子、コントロール端子及び接地端子を除いて等しく、構成要素である各素子の素子値が概等しいことを特徴とする請求項７記載の高周波半導体装置。
【請求項９】
前記第１の高周波スイッチにおける、第１のＦＥＴと第２のＦＥＴとの直列接続点と、電源端子間との間に第５のバイアス抵抗が挿入され、この第５のバイアス抵抗の抵抗値は前記第１の高周波スイッチにおける第１のバイアス抵抗及び第２のバイアス抵抗の抵抗値の概２分の１であり、
前記第２の高周波スイッチにおける、第１のＦＥＴと第２のＦＥＴとの直列接続点と、電源端子間との間に第５のバイアス抵抗が挿入され、この第５のバイアス抵抗の抵抗値は前記第２の高周波スイッチにおける第１のバイアス抵抗及び第２のバイアス抵抗の抵抗値の概２分の１であることを特徴とする請求項８記載の高周波半導体装置。
【請求項１０】
前記第１の高周波スイッチにおける第１のＦＥＴ、第２のＦＥＴ及び第３のＦＥＴが複数のＦＥＴを直列接続してなる多段構成であり、前記第１のＦＥＴ、前記第２のＦＥＴ及び前記第３のＦＥＴのそれぞれの段数が等しく、前記第１のＦＥＴを構成する複数のＦＥＴのゲート抵抗と前記第２のＦＥＴを構成する複数のＦＥＴのゲート抵抗はそれぞれ概等しい抵抗値であり、前記第３のＦＥＴを構成する複数のＦＥＴのゲート抵抗は接地に接続され、
前記第２の高周波スイッチにおける第１のＦＥＴ、第２のＦＥＴ及び第３のＦＥＴが複数のＦＥＴを直列接続してなる多段構成であり、前記第１のＦＥＴ、前記第２のＦＥＴ及び前記第３のＦＥＴのそれぞれの段数が等しく、前記第１のＦＥＴを構成する複数のＦＥＴのゲート抵抗と前記第２のＦＥＴを構成する複数のＦＥＴのゲート抵抗はそれぞれ概等しい抵抗値であり、前記第３のＦＥＴを構成する複数のＦＥＴのゲート抵抗は前記唯一の制御端子に接続されたことを特徴とする請求項８記載の高周波半導体装置。
【請求項１１】
前記第１の高周波スイッチにおける第１のＦＥＴ及び第２のＦＥＴを構成する複数のＦＥＴの接続点のすべてにそれぞれバイアス抵抗が接続され、前記第１のＦＥＴ及び前記第２のＦＥＴを構成する複数のＦＥＴの接続点に接続されたその他のバイアス抵抗は前記容量素子に接続された概等しい抵抗値の概２分の１の抵抗値を有し、
前記第２の高周波スイッチにおける第１のＦＥＴ及び第２のＦＥＴを構成する複数のＦＥＴの接続点のすべてにそれぞれバイアス抵抗が接続され、前記第１のＦＥＴ及び前記第２のＦＥＴを構成する複数のＦＥＴの接続点に接続されたその他のバイアス抵抗は前記容量素子に接続された概等しい抵抗値の概２分の１の抵抗値を有することを特徴とする請求項１０記載の高周波半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高周波通信機器、特に無線ＬＡＮ用通信機器に用いられる高周波半導体装置に関するものである。
【背景技術】
【０００２】
近年、２.５GHz帯と５〜６GHz帯の周波数を利用した無線ＬＡＮシステムが広く利用されるようになっている。この無線システムではアンテナダイバシチと送受切換を行うために高周波信号を切り換える２入力２出力型（以下ＤＰＤＴ(Double-Pole-Double-Throw)）スイッチＩＣが用いられることが一般的である。このアンテナスイッチのコントロールは通常相補型の制御信号により行われる（例えば、非特許文献１参照）。この場合、コントロール端子が常に２つ必要となり、相補型のコントロール信号を発生及び伝達するために特別な信号発生回路が必要になったり、周辺回路が複雑になるという課題があった。
【０００３】
これを解決する手段としては、特許文献１に示されるような構成がある。
【０００４】
図５は特許文献１に記載されている高周波用四方切換え回路の構成を示す電気回路図である。図５において、A1，A2はアンテナ端子、Txは送信信号端子、Rxは受信信号端子である。コントロール端子VcntがHigh(即ち概Vdd電位）のときA1-Rx間のFET及びA2-Tx間のFETはゲート電位がドレイン電位及びソース電位より低くなるためＯＦＦとなり、A1-Tx間のFET及びA2-Rx間のFETはゲート電位がドレイン電位及びソース電位とほぼ同電位になるためＯＮとなる。
【０００５】
一方、VcntがLow（即ち概接地電位）の場合A1-Rx間のFET及びA2-Tx間のFETはゲートゲート電位がドレイン電位及びソース電位とほぼ同電位になるためＯＮとなり、A1-Tx間のFET及びA2-Rx間のFETはゲート電位がドレイン電位及びソース電位より低くなるためＯＦＦとなる。この結果、A1，A2及びTx，Rxが切り換わることとなる。
【特許文献１】特許第３２８８２０９号公報
【非特許文献１】2003  IEEE  MTT-S  Digest  pp.173-176
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、このような構成では特許文献１で想定されている携帯電話の周波数帯（８００MHz〜２GHz程度）では十分なアイソレーション特性が得られても、無線ＬＡＮの周波数帯（２.４GHz〜６GHz程度）では十分なアイソレーション特性を得られないという課題がある。これはＯＦＦ状態のFETの容量（ＯＦＦ容量）が高い周波数帯では無視できず、漏れ信号が増大してしまうためである。
【０００７】
無線ＬＡＮシステムの場合、高周波信号を制御するデバイス（いわゆるＲＥＩＣ（Radio Frequency Integrated Circuit））がＣＭＯＳデバイスで構成される場合がある。ＣＭＯＳ構成のＲＦＩＣは、特に受信側のデバイス（ＬＮＡやミキサー）が大信号入力に対して脆弱であり、送信時にＤＰＤＴスイッチのTx（送信）端子に入力される大信号がRx(受信)端子側に漏れ、この漏れ信号によりＲＦＩＣ内部の受信側のデバイスが歪信号を発生させたり、過大入力により信頼性上の問題を生じる危険性が生じている。
【０００８】
従来、携帯電話では周波数が低く、スイッチデバイスのアイソレーションが十分確保できることと、RFICがバイポーラデバイスで構成されていたため、このような課題はあまり生じていなかった。
【０００９】
本発明は、このような問題点を解決し、唯一のコントロール電圧制御により、５GHzを超える高周波においても十分なアイソレーション特性を確保することを実現した高周波半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
このような課題を解決するために、請求項１に係る発明は、概電源電圧または概接地電圧の電位を有するコントロール電圧を唯一の制御端子に印加することよってオンオフ制御される１入力１出力型高周波スイッチであって、２つの高周波入出力端子を具備し、これら２つの高周波入出力端子にはそれぞれ第１及び第２の容量素子が接続され、前記第１の容量素子と前記第２の容量素子との間に、直列接続された第１及び第２のＦＥＴが直列に接続され、前記第１の容量素子と前記第１のＦＥＴの接続点及び前記第２の容量素子と前記第２のＦＥＴの接続点はそれぞれ第１のバイアス抵抗及び第２のバイアス抵抗を介して電源端子に接続され、前記第１のＦＥＴのゲート電極及び前記第２のＦＥＴのゲート電極はそれぞれ第１のゲート抵抗及び第２のゲート抵抗を介して前記唯一の制御端子に接続され、前記第１のＦＥＴと前記第２のＦＥＴの直列接続点と、接地との間には、第３の容量素子と第３のＦＥＴと第４の容量素子が直列接続され、前記第３のＦＥＴのゲート電極は第３のゲート抵抗を介して接地され、前記第３のＦＥＴと前記第３の容量素子との接続点及び前記第３のＦＥＴと前記第４の容量素子の接続点はそれぞれ第３及び第４のバイアス抵抗を介して前記唯一の制御端子に接続されていることを特徴とする。このような構成により、第１のＦＥＴあるいは前記第２のＦＥＴのＯＦＦ容量を介して漏れ信号が生じても、漏れ信号は第３のＦＥＴにより接地されるため、結果として２つの高周波入出力端子間のアイソレーションは大幅に改善される。
【００１１】
請求項２に係る発明は、概電源電圧または概接地電圧の電位を有するコントロール電圧を唯一の制御端子に印加することよってオンオフ制御される１入力１出力型高周波スイッチであって、２つの高周波入出力端子を具備し、これら２つの高周波入出力端子にはそれぞれ第１及び第２の容量素子が接続され、前記第１の容量素子と前記第２の容量素子との間に、直列接続された第１及び第２のＦＥＴが直列に接続され、前記第１の容量素子と前記第１のＦＥＴの接続点及び前記第２の容量素子と前記第２のＦＥＴの接続点はそれぞれ第１のバイアス抵抗及び第２のバイアス抵抗を介して前記唯一の制御端子に接続され、前記第１のＦＥＴのゲート電極及び前記第２のＦＥＴのゲート電極はそれぞれ第１のゲート抵抗及び第２のゲート抵抗を介して接地され、前記第１のＦＥＴと前記第２のＦＥＴの直列接続点と、接地との間には、第３の容量素子と第３のＦＥＴと第４の容量素子が直列接続され、前記第３のＦＥＴのゲート電極は第３のゲート抵抗を介して前記唯一の制御端子に接続され、前記第３のＦＥＴと前記第３の容量素子との接続点及び前記第３のＦＥＴと前記第４の容量素子の接続点はそれぞれ第３及び第４のバイアス抵抗を介して電源端子に接続されていることを特徴とする。このような構成により、２つの高周波入出力端子間のアイソレーションは大幅に改善される。
【００１２】
請求項３に係る発明は、請求項１または２に係る発明において、前記第１の容量素子及び前記第２の容量素子の容量値が概等しく、前記第１のバイアス抵抗及び前記第２のバイアス抵抗の抵抗値が概等しく、前記第１のゲート抵抗及び前記第２のゲート抵抗が概等しいことを特徴とする。
【００１３】
請求項４に係る発明は、請求項３に係る発明において、前記第１のＦＥＴと前記第２のＦＥＴとの直列接続点と、電源端子間との間に第５のバイアス抵抗が挿入され、この第５のバイアス抵抗の抵抗値は前記第１のバイアス抵抗及び前記第２のバイアス抵抗の抵抗値の概２分の１であることを特徴とする。
【００１４】
請求項５に係る発明は、請求項３に係る発明において、前記第１のＦＥＴ、前記第２のＦＥＴ及び前記第３のＦＥＴが複数のＦＥＴを直列接続してなる多段構成であり、前記第１のＦＥＴ、前記第２のＦＥＴ及び前記第３のＦＥＴのそれぞれの段数が等しく、前記第１のＦＥＴを構成する複数のＦＥＴのゲート抵抗と前記第２のＦＥＴを構成する複数のＦＥＴのゲート抵抗はそれぞれ概等しい抵抗値であり、前記第３のＦＥＴを構成する複数のＦＥＴのゲート抵抗は接地もしくは前記唯一の制御端子に接続されたことを特徴とする。
【００１５】
請求項６に係る発明は、請求項５に係る発明において、前記第１のＦＥＴ及び前記第２のＦＥＴを構成する複数のＦＥＴの接続点のすべてにそれぞれバイアス抵抗が接続され、前記第１のＦＥＴ及び前記第２のＦＥＴを構成する複数のＦＥＴの接続点に接続されたその他のバイアス抵抗は前記容量素子に接続された概等しい抵抗値の概２分の１の抵抗値を有することを特徴とする。
【００１６】
請求項７に係る発明は、概電源電圧または概接地電圧の電位を有するコントロール電圧を唯一の制御端子に印加することよってオンオフ制御される２入力２出力型高周波スイッチであって、４つの高周波入出力端子を具備し、第１の高周波入出力端子と第２の入出力端子の間及び第３の高周波入出力端子と第４の入出力端子の間に第１の高周波スイッチを接続し、第１の高周波入出力端子と第３の入出力端子の間の構成及び第２の高周波入出力端子と第４の入出力端子の間に第２の高周波スイッチを接続し、前記第１の高周波スイッチを、第１の容量素子と第２の容量素子との間に、直列接続された第１及び第２のＦＥＴが直列に接続され、前記第１の容量素子と前記第１のＦＥＴの接続点及び前記第２の容量素子と前記第２のＦＥＴの接続点はそれぞれ第１のバイアス抵抗及び第２のバイアス抵抗を介して電源端子に接続され、前記第１のＦＥＴのゲート電極及び前記第２のＦＥＴのゲート電極はそれぞれ第１のゲート抵抗及び第２のゲート抵抗を介して前記唯一の制御端子に接続され、前記第１のＦＥＴと前記第２のＦＥＴの直列接続点と、接地との間には、第３の容量素子と第３のＦＥＴと第４の容量素子が直列接続され、前記第３のＦＥＴのゲート電極は第３のゲート抵抗を介して接地された構成とし、前記第２の高周波スイッチを、第１の容量素子と第２の容量素子との間に、直列接続された第１及び第２のＦＥＴが直列に接続され、前記第１の容量素子と前記第１のＦＥＴの接続点及び前記第２の容量素子と前記第２のＦＥＴの接続点はそれぞれ第１のバイアス抵抗及び第２のバイアス抵抗を介して前記唯一の制御端子に接続され、前記第１のＦＥＴのゲート電極及び前記第２のＦＥＴのゲート電極はそれぞれ第１のゲート抵抗及び第２のゲート抵抗を介して接地され、前記第１のＦＥＴと前記第２のＦＥＴの直列接続点と、接地との間には、第３の容量素子と第３のＦＥＴと第４の容量素子が直列接続され、前記第３のＦＥＴのゲート電極は第３のゲート抵抗を介して前記唯一の制御端子に接続され、前記第３のＦＥＴと前記第３の容量素子との接続点及び前記第３のＦＥＴと前記第４の容量素子の接続点はそれぞれ第３及び第４のバイアス抵抗を介して電源端子に接続された構成としたことを特徴とする。このような構成により、２種類の相補型スイッチを組み合わせることにより、高アイソレーションのＤＰＤＴスイッチを実現することができる。
【００１７】
請求項８に係る発明は、請求項７に係る発明において、前記第１の高周波スイッチにおける、第１の容量素子及び第２の容量素子の容量値、第１のバイアス抵抗及び第２のバイアス抵抗の抵抗値、及び第１のゲート抵抗及び第２のゲート抵抗が概等しく、前記第２の高周波スイッチにおける、第１の容量素子及び第２の容量素子の容量値、第１のバイアス抵抗及び第２のバイアス抵抗の抵抗値、及び第１のゲート抵抗及び第２のゲート抵抗が概等しい構成であり、すべての高周波入出力端子間の回路構成が電源端子、コントロール端子及び接地端子を除いて等しく、構成要素である各素子の素子値が概等しいことを特徴とする。
【００１８】
請求項９に係る発明は、請求項８に係る発明において、前記第１の高周波スイッチにおける、第１のＦＥＴと第２のＦＥＴとの直列接続点と、電源端子間との間に第５のバイアス抵抗が挿入され、この第５のバイアス抵抗の抵抗値は前記第１の高周波スイッチにおける第１のバイアス抵抗及び第２のバイアス抵抗の抵抗値の概２分の１であり、前記第２の高周波スイッチにおける、第１のＦＥＴと第２のＦＥＴとの直列接続点と、電源端子間との間に第５のバイアス抵抗が挿入され、この第５のバイアス抵抗の抵抗値は前記第２の高周波スイッチにおける第１のバイアス抵抗及び第２のバイアス抵抗の抵抗値の概２分の１であることを特徴とする。
【００１９】
請求項１０に係る発明は、請求項８に係る発明において、前記第１の高周波スイッチにおける第１のＦＥＴ、第２のＦＥＴ及び第３のＦＥＴが複数のＦＥＴを直列接続してなる多段構成であり、前記第１のＦＥＴ、前記第２のＦＥＴ及び前記第３のＦＥＴのそれぞれの段数が等しく、前記第１のＦＥＴを構成する複数のＦＥＴのゲート抵抗と前記第２のＦＥＴを構成する複数のＦＥＴのゲート抵抗はそれぞれ概等しい抵抗値であり、前記第３のＦＥＴを構成する複数のＦＥＴのゲート抵抗は接地に接続され、前記第２の高周波スイッチにおける第１のＦＥＴ、第２のＦＥＴ及び第３のＦＥＴが複数のＦＥＴを直列接続してなる多段構成であり、前記第１のＦＥＴ、前記第２のＦＥＴ及び前記第３のＦＥＴのそれぞれの段数が等しく、前記第１のＦＥＴを構成する複数のＦＥＴのゲート抵抗と前記第２のＦＥＴを構成する複数のＦＥＴのゲート抵抗はそれぞれ概等しい抵抗値であり、前記第３のＦＥＴを構成する複数のＦＥＴのゲート抵抗は前記唯一の制御端子に接続されたことを特徴とする。
【００２０】
請求項１１に係る発明は、請求項１０に係る発明において、前記第１の高周波スイッチにおける第１のＦＥＴ及び第２のＦＥＴを構成する複数のＦＥＴの接続点のすべてにそれぞれバイアス抵抗が接続され、前記第１のＦＥＴ及び前記第２のＦＥＴを構成する複数のＦＥＴの接続点に接続されたその他のバイアス抵抗は前記容量素子に接続された概等しい抵抗値の概２分の１の抵抗値を有し、前記第２の高周波スイッチにおける第１のＦＥＴ及び第２のＦＥＴを構成する複数のＦＥＴの接続点のすべてにそれぞれバイアス抵抗が接続され、前記第１のＦＥＴ及び前記第２のＦＥＴを構成する複数のＦＥＴの接続点に接続されたその他のバイアス抵抗は前記容量素子に接続された概等しい抵抗値の概２分の１の抵抗値を有することを特徴とする。
【発明の効果】
【００２１】
本発明によれば、唯一のコントロール電圧制御により、５GHzを超える高周波においても十分なアイソレーション特性を確保でき、送信信号の受信側への回り込みによるＲＦＩＣへの影響を低減することが可能となる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。
【００２３】
図１，図２，図３は、本発明のＤＰＤＴの実施の形態について説明する。
【００２４】
図１は本発明の実施の形態における基本スイッチとなる高周波スイッチの回路図である。図１において、コントロール電圧（Vcnt）は概電源電圧（Vdd電圧すなわちHigh状態）と概接地電圧（０VすなわちLow状態）の電位を持つ。本実施の形態で電源電圧（Vdd）は３Vである。
【００２５】
これは、スイッチを搭載する通信機器で接地電圧以下、あるいは電源電圧以上の電圧をもつコントロール電圧を得るためには、特別なＩＣ（たとえばＤＣ−ＤＣコンバータ）が必要になるため、通信機器の小型化、低コスト化を阻害する要因となるため、概電源電圧と概接地電圧で動作することが強く望まれているためである。
【００２６】
FET1，FET2及びFET3はしきい値−０.６Vのデプレッション型のガリウムひ素FETである。これらのFETは対象構造を有しており、ドレイン、ソースという呼称は構造的な区別を有しないが、本文中においては説明上ドレイン、ソースと称することにする。
【００２７】
まず、RF1-RF2間に配され、スルー素子として働く、接続点PSの左右のFET1とFET2等によって構成される素子群について説明する。
【００２８】
FET1とFET2は接続点PSを介して直列に接続されており、高周波の入出力端子であるRF1，RF2とは容量素子C1，C2によりＤＣ的に分離されている。FET1，FET2のソース及びドレインはバイアス抵抗Rb1，Rb2を介して電源端子（Vdd）に接続されている。図示していないがFET1とFET2の接続点PSを同様に抵抗を介して電源に接続しても良い。
【００２９】
これらバイアス抵抗Rb1，Rb2はドレイン及びソースの電圧を概Vdd電圧に固定するとともに、高周波信号が電源端子に漏洩することを防いでいる。
【００３０】
本実施の形態ではバイアス抵抗Rb1，Rb2は４０kΩであり、接続点PSに抵抗を接続する場合（図示していない）には半分の２０kΩが適当である。対称性を考慮した場合はバイアス抵抗Rb1，Rb2と同じ値の抵抗が接続点PSに接続されるべきであるが、これらは並列に同じ接続点PSに接続されるため、半分の値が最適となる。
【００３１】
FET1及びFET2のゲートはゲート抵抗Rg1，Rg2によりコントロール端子（Vcnt）に接続される。これらゲート抵抗Rg1，Rg2はFET1及びFET2のゲート電位を概Vcntに設定するとともに、高周波信号がFET1及びFET2のゲート−ソース間及びゲート−ドレイン間容量を介して、コントロール端子に漏洩することを防いでいる。
【００３２】
VcntがHigh（即ち概Vdd電位）のときFET1，FET2のゲート、ドレイン、ソースはほぼ同電位となり、ドレイン−ソース間抵抗を決定するゲート−ソース間電圧Vgs，ドレイン−ソース間電圧Vdsはしきい値電圧−０.６Vより大きなほぼ０Vとなるため、ドレイン−ソース間抵抗は小さな値（On抵抗）となり、これらFETは高周波信号についてＯＮとなる。
【００３３】
一方、VcntがLow（即ち概接地電位）のときFET1，FET2のゲートはドレイン、ソースより低電位となり、ドレイン−ソース間抵抗を決定するVgs，Vdsはしきい値電圧−０.６Vよりも小さなほぼ−３Vとなるため、ドレイン−ソース間抵抗は大きな値（ＯＦＦ抵抗）となるため、これらFETは高周波信号についてＯＦＦとなる。
【００３４】
この構成は特許文献１の基本回路のFETをデュアルゲート構成にした場合と同じであるが、本実施の形態ではデュアルゲートとせず、２段構成とすることによりその接続点PSに他の素子（本発明では容量素子）を接続できる構成としている。
【００３５】
また、特許文献１の基本回路ではバイアス抵抗がドレインあるいはソース側一方で良いとなっているが、本実施の形態ではその両方に使いかつ概同程度の抵抗値としている。これはFETがＯＦＦ状態の場合、FET内部の抵抗値が大きな値となるため、バイアス抵抗が無いとドレインあるいはソースのＤＣバイアス電圧が定まらず、歪み特性の劣化、最大入力信号レベルの変動などの不具合を生じるからである。
【００３６】
FETがＯＦＦの場合、ドレイン及びソースのＤＣバイアス電圧はゲートリーク電流とバイアス抵抗の積だけVddから電圧降下した値となるが、本実施の形態のような構成とすることにより、ドレイン及びソースのＤＣバイアス電圧はほぼ一定となるため、入力信号レベルによってＤＣバイアスが変動することによる前記不具合を回避することができる。
【００３７】
次に、PS-接地間に配され、RF1-RF2間に配されたシャント素子として働く、FET3等によって構成される素子群について説明する。
【００３８】
FET3は高周波のバイパス経路となるPS，接地とは容量素子C3-1、C3-2によりＤＣ的に分離されている。
【００３９】
FET3のソース及びドレインはバイアス抵抗Rb3-1，Rb3-2を介してコントロール端子（Vcnt）に接続されている。これらバイアス抵抗はドレイン及びソースの電圧を概Vcnt電圧に設定するとともに、高周波信号が電源端子に漏洩することを防いでいる。本実施の形態におけるバイアス抵抗Rb3-1，Rb3-2は４０kΩである。FET3のゲートはゲート抵抗Rg3により電源端子（Vdd）に接続される。
【００４０】
ゲート抵抗Rg3はFET3のゲート電位を概Vddに設定するとともに、高周波信号がFET3のゲート−ソース間及びゲート−ドレイン間容量を介して、電源端子（Vdd）に漏洩することを防いでいる。
【００４１】
VcntがLow（即ち概接地電位）のときFET3のゲート、ドレイン、ソースはほぼ同電位となり、ドレイン−ソース間抵抗を決定するVgs，Vdsはしきい値電圧−０.６Vより大きなほぼ０Vとなるため、ドレイン−ソース間抵抗は小さな値（On抵抗）となり、FET3は高周波信号についてＯＮとなる。
【００４２】
一方、VcntがLow（即ち概電源電位）のときFET3のゲートはドレイン、ソースより低電位となり、ドレイン−ソース間抵抗を決定するVgs，Vdsはしきい値電圧−０.６Vよりも小さなほぼ−３Vとなるため、ドレイン−ソース間抵抗は大きな値（ＯＦＦ抵抗）となるため、FET3は高周波信号についてＯＦＦとなる。
【００４３】
従って、図１に示される基本スイッチは唯一のコントロール電圧VcntがLowのときFET1，FET2がＯＦＦ、FET3がＯＮとなるためRF1-RF2間は高周波的にＯＦＦとなる。
【００４４】
ここで、FET1あるいはFET2のＯＦＦ容量を介して漏れ信号が生じても、漏れ信号はFET3により接地されるため、結果としてRF1-RF2間のアイソレーションは大幅に改善されるという格別の効果が生じることとなる。
【００４５】
一方、唯一のコントロール電圧VcntがHighのときFET1，FET2がＯＮ、FET3がＯＦＦとなるためRF1-RF2間は高周波的にＯＮとなる。この結果を（表１）の論理表に示した。
【００４６】
【表１】
2005303794.tif 000003
また、本実施の形態で説明した基本スイッチは、シャント素子を、概対称に構成されたスルー素子の中央の接続点(PS)に設けているため、RF1側、RF2側のどちら側のインピーダンスもほぼ等しくなるという格別の効果を有する。
【００４７】
図１，図２に示す実施の形態では簡単のためFET1，FET2，FET3をそれぞれ一つのFETとした場合で説明しているが、FET1，FET2及びFET3を多段直列接続とし、それぞれの段数を等しくする構成をとっても良い。
【００４８】
図４は図１におけるFET1，FET2，FET3を２段構成にした場合の基本スイッチの回路図である。
【００４９】
図４において、FET1-1，FET1-2は、図１におけるFET1を構成する２段のFETであり、ゲート幅はそれぞれ１ｍｍである。FET2-1，FET2-2は、図１におけるFET2を構成する２段のFETであり、ゲート幅はそれぞれ１ｍｍである。FET3-1，FET3-2は、図１におけるFET3を構成する２段のFETであり、ゲート幅はそれぞれ５００μｍである。
【００５０】
Rg1-1，Rg1-2はFET1-1，FEF1-2のゲート抵抗であり、それぞれ４０kΩである。Rg2-1，Rg2-2はFET2-1，FEF2-2のゲート抵抗であり、それぞれ４０kΩである。Rg3-1，Rg3-2はFET3-1，FEF3-2のゲート抵抗であり、それぞれ８０kΩである。Rb1-1，Rb1-2，Rb12，Rb2-1，Rb2-2はバイアス抵抗でありRb1-1とRb2-2は８０kΩ、Rb1-2，Rb12，Rb2-1は４０kΩである。Rb3-1，Rb3-2，Rb3-3はバイアス抵抗であり、Rb3-1，Rb3-3は１６０kΩであり、Rb3-2は８０kΩである。
【００５１】
スルー素子を構成するFET1-1，FEF1-2およびFET2-1，FEF2-2において、ソースのバイアス抵抗は、容量素子C1，C2と接続されているバイアス抵抗Rb1-1とRb2-2はそれぞれ等しく、また、FET1-1，FEF1-2の接続点、FET1-2，FEF2-1の接続点及びFET2-1，FEF2-2の接続点のバイアス抵抗Rb1-2，Rb12，Rb2-1はそれぞれ等しく、容量素子C1,C2と接続されているバイアス抵抗の概２分の１に設定し、ゲート抵抗Rg1-1，Rg1-2，Rg2-1，Rg2-2もそれぞれ等しく構成することにより、多段構成のドレイン及びソースバイアス電圧の安定性は保たれる。
【００５２】
図４においては、図１におけるFET1，FET2，FET3を２段で構成したが、それ以上の段数であっても同様であり、容量素子に接続されるバイアス抵抗の抵抗値はその他のバイアス抵抗の抵抗値の２倍に設定し、ゲート抵抗もそれぞれ等しく構成することにより、多段構成のドレイン及びソースバイアス電圧の安定性は保たれる。
【００５３】
なお、容量素子に接続されるバイアス抵抗の抵抗値がその他のバイアス抵抗の抵抗値の２倍に設定してあるのは、容量素子に接続されるバイアス抵抗だけが、ゲートリーク電量経路が一方向しかなく、ゲートリーク電流による電圧降下量が他の２分の１になるのを防ぐためである。また、多段のFET1と多段のFET2とは対称に構成することが望ましく、この場合は、容量素子に接続されるバイアス抵抗の抵抗値はそれぞれ等しく、FETどうしの接続点のバイアス抵抗もそれぞれ等しくなるまた、多段構成にする場合はFET1，FET2，FET3の段数を等しくすることが望ましい。
【００５４】
ところで、大信号が入力された場合、その高周波電圧はＯＦＦしているドレイン−ソース間に印加され、その電圧耐性によって最大入力が決まることとなるが、その電圧耐性はその直列の段数で決定される。高周波電圧は高周波電圧スルー素子がＯＮの場合はシャントFETの両端に、スルー素子がＯＦＦの時はシャント素子のFETがＯＮのためPSと信号入力端子の間のスルー素子のFETの両端にほぼ印加されるが、FET1、FET2、FET3の段数を等しくすることにより、どのFETもほぼ等しい電圧耐性を有することとなるので、基本スイッチのＯＮ，ＯＦＦによらず概等しい入力電力まで動作することとなる。
【００５５】
また、図４に示す回路においては、ゲート幅Wgとゲート抵抗の積を一定になるよう設定しているが、これは、スルー素子とシャント素子の立ち上がり、立下り時間を合わせるためである。
【００５６】
図２は図１の基本スイッチと相補的に働く基本スイッチであり、図１の基本スイッチにおけるスルー素子のVcnt端子を接地端子に置き換え、Vdd端子をVcnt端子に置き換え、シャント素子の接地端子をVcnt端子にVcnt端子をVdd端子に置き換えたものである。各抵抗、容量の働きは図１の基本スイッチと同様である。
【００５７】
図２で示される基本スイッチは唯一のコントロール電圧VcntがLowのときFET1，FET2がＯＮ、FET3がＯＦＦとなるためRF1-RF2間は高周波的にＯＮとなる。一方、唯一のコントロール電圧VcntがHighのときFET1，FET2がＯＦＦ、FET3がＯＮとなるためRF1-RF2間は高周波的にＯＦＦとなる。この結果を（表２）の論理表に示す。
【００５８】
【表２】
2005303794.tif 000004
（表２）の論理表と（表１）の論理表とを比較すると、同じVcnt電圧により相補的に働くことが確認できる。
【００５９】
図３は図１，図２の基本スイッチを組み合わせることによって実現したＤＰＤＴスイッチの構成図である。図１で示される基本スイッチをA1-Tx及びA2-Rx間に配し、図２で示される基本スイッチをA1-Rx及びA2-Tx間に配することにより、ＤＰＤＴスイッチが構成されている。（表３）は図２で示される基本スイッチは唯一のコントロール電圧VcntがHigh／LowしたときのA1-Tx間、A2-Rx間、A1-Rx間及びA2-Tx間の動作を示す論理表である。
【００６０】
【表３】
2005303794.tif 000005
図３に示すように構成したDPDTスイッチによれば、唯一のコントロール電圧VcntがHighの場合、A1-Tx間及びA2-Rx間がＯＮとなりA1-Rx間及びA2-Tx間がＯＦＦとなるが、A1-Rx間及びA2-Tx間のシャント素子がＯＮとなるため漏れ信号は接地されるためA1-Rx間及びA2-Tx間のアイソレーション特性は十分に大きなものとなる。この結果、５GHzを超えるような高い周波数であっても十分なアイソレーションが確保できることとなる。
【００６１】
また、唯一のコントロール電圧VcntがLowの場合A1-Tx間及びA2-Rx間がＯＦＦとなりA1-Rx間及びA2-Tx間がＯＮとなる。やはりA1-Tx間及びA2-Rx間のシャント素子がＯＮとなるため漏れ信号は接地されるためA1-Tx間及びA2-Rx間のアイソレーション特性は十分に大きなものとなる。
【００６２】
図３に示すＤＰＤＴでは各基本スイッチの接続点（PS）に対し、スルー素子を対称に構成している。これはＤＰＤＴの各RFポート間の偏差を最小にするためである。
【産業上の利用可能性】
【００６３】
本発明の高周波半導体装置は、唯一のコントロール電圧制御により、５GHzを超える高周波においても十分なアイソレーション特性を確保することを可能にしたものであり、特に無線ＬＡＮ用通信機器等に利用可能である。
【図面の簡単な説明】
【００６４】
【図１】本発明の基本スイッチの回路図
【図２】本発明の基本スイッチと相補型に働く基本スイッチの回路図
【図３】本発明のＤＰＤＴスイッチの回路図
【図４】２段構成にした本発明の基本スイッチの回路図
【図５】従来のＤＰＤＴスイッチの回路図
【符号の説明】
【００６５】
FET1，FET2，FET1-1，FET1-2，FET2-1，FET2-2  スルー素子を構成するFET
FET3，FET3-1，FET3-2  シャント素子を構成するFET
Rg1，Rg2，Rg3，Rg1-1，Rg1-2，Rg2-1，Rg2-2，Rg3-1，Rg3-2，Rg3-3  ゲート抵抗
Rb1，Rb2，Rb1-1，Rb1-2，Rb12，Rb2-1，Rb2-2，Rb3-1，Rb3-2，Rb3-3  バイアス抵抗
C1，C2，C3-1，C3-2  容量素子
Vdd  電源端子及び電源電圧
Vcnt  コントロール端子及びコントロール電圧
【図１】
2005303794.tif 000006
【図２】
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【図３】
2005303794.tif 000008
【図４】
2005303794.tif 000009
【図５】
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