(57)【要約】【課題】回路シミュレーション上で、トランジスタの特性を高精度に記述できるモデルパラメータを抽出する装置を提供する。【解決手段】抽出対象となるトランジスタをチャネル幅方向の基板表面不純物分布などを基にＭＯＳ・Ｔｒ分割手段１により分割し、分割したトランジスタに従来のモデルパラメータ抽出手段７で抽出したモデルパラメータを初期値として与え、抽出手段３、４により実特性に対しシミュレーション特性の和を合わせ込む際、抽出電圧領域分割手段２により抽出する電圧範囲を分割し、モデルパラメータをトランジスタ毎に個別に最適化する。低ゲート電圧から高ゲート電圧まで高精度に特性を記述できるモデルパラメータセットを得る。  【選択図】  図１
2005340235.tif 000002
【特許請求の範囲】
【請求項１】
回路シミュレーション上でデバイス特性を記述するモデルパラメータの抽出装置であって、
単体モデルパラメータで単体デバイスからモデルパラメータの抽出を行う第１の手段と、抽出対象となるデバイスをチャネル幅方向に分割してそれぞれに前記第１の手段で抽出した前記モデルパラメータを初期値として与える第２の手段と、前記第２の手段により分割された各デバイスに割り当てられる抽出電圧領域を実測特性から分割する第３の手段と、前記抽出電圧領域別に異なる各デバイスの前記モデルパラメータの初期値と実測特性から各々のモデルパラメータを抽出する第４の手段と、前記第４の手段により抽出した前記モデルパラメータが要求する精度を満たすか否かを判定する精度判定手段とを備えたモデルパラメータ抽出装置。
【請求項２】
第２の手段はデバイスをメインデバイスとサブデバイスに分割し、第３の手段は抽出電圧領域を強反転領域特性の領域と弱反転領域特性の領域に分割するものであり、第４の手段は分割した一方のサブデバイスのモデルパラメータの初期値を使って弱反転領域の実測特性に対してシミュレーション特性を合わせ込むことによりモデルパラメータを抽出し、分割した他方のメインデバイスのモデルパラメータの初期値を使って強反転領域の実測特性に対してシミュレーション特性を合わせ込んでモデルパラメータを抽出するものであり、精度判定手段は特性の合わせ込みの際に、要求する精度を満たすまで、条件を変えて弱反転領域の合わせ込みと強反転領域の合わせ込みを交互に繰り返すか、もしくは設定しておいた繰り返し制限数に達するまで繰り返す請求項１記載のモデルパラメータ抽出装置。
【請求項３】
第３の手段は分割調整電圧幅を設定できる請求項１または請求項２記載のモデルパラメータ抽出装置。
【請求項４】
第２の手段はデバイスのチャネル幅の分割時に分割調整幅を設定できる請求項１、請求項２または請求項３記載のモデルパラメータ抽出装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路シミュレーション上で例えばトランジスタなどの半導体素子のデバイスの電気特性を記述するためのモデルパラメータを抽出する、回路シミュレーション用モデルパラメータ抽出装置に関するものである。
【背景技術】
【０００２】
モデルパラメータが回路シミュレーションで担う役割を下記で説明する。
【０００３】
回路シミュレーションを行う装置は、入力記述解析部と回路行列生成部と回路行列解析部と出力部とにより構成される。回路シミュレーション装置では、入力記述解析部により解析された回路構成あるいは解析種類に応じて、回路行列生成部において入力回路の行列方程式（関数）が作成され、この回路行列式を回路行列解析部において解くことにより、回路の動作解析が行われる。
【０００４】
回路行列方程式は下記手法で抽出しておいたモデルパラメータを用いて素子特性計算部において回路を構成する半導体素子の各端子電圧条件における特性を計算することにより作成される。したがって、モデルパラメータが実際の素子特性をいかに高精度に記述しているかによって回路シミュレーションの解析精度が決定される。
【０００５】
図１９に従来のモデルパラメータ抽出装置の構成を示す。従来技術の例として、特許文献１では、ＢＳＩＭ３モデルを用いて、実測特性７Ａからデバイスの短チャネル効果、狭チャネル効果、基板効果、サブスレッショルドスイング特性、サーフェスパンチスルー特性などの中間データ７Ｂを生成し、生成した中間データ７Ｃの値と別途測定したデバイス構造データ７Ｄからそれぞれの特性に対応したモデルパラメータ値の抽出を、モデルパラメータ抽出手段７Ｅで行って、モデルパラメータ７Ｆを出力している。
【特許文献１】特開２０００−３２４５６号公報（第７頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、近年のＣＭＯＳ型ＬＳＩの低消費電力化に伴い、特にＭＯＳ型トランジスタ（以下、ＭＯＳ・Ｔｒという）の低ゲート電圧領域における回路シミュレーションの精度、特にしきい値（以下、Ｖｔｈという）近傍のシミュレーション精度が重要になってきている。また低消費電力のＬＳＩでも従来のＬＳＩと同様に高ゲート電圧領域における精度も必要とされている。
【０００７】
このため、回路シミュレーションにおいて、低ゲート電圧領域と高ゲート電圧領域の両領域における半導体素子特性を高精度に記述するモデルパラメータを提供する必要が生じてきた。
【０００８】
これに対して従来のモデルパラメータ抽出装置では、ＭＯＳ・Ｔｒの低ゲート電圧領域と高ゲート電圧領域の特性を単一のモデルパラメータに基づいて記述することしかできず、また回路シミュレーション装置において半導体素子の特性を記述するモデル関数（ＢＳＩＭ３等）の性能が不十分なため、高ゲート電圧領域では充分な精度を得られるが、低ゲート電圧領域では充分な精度を得ることができない。特にＭＯＳ・Ｔｒがハンプ特性を有する場合、低ゲート電圧領域におけるシミュレーション精度は極端に低下し、Ｖｔｈ誤差が１００ｍＶを超えるケースも見られる。
【０００９】
このため、従来のモデルパラメータ抽出装置を用いて得られたモデルパラメータで回路シミュレーションを行うと、低ゲート電圧動作と高ゲート電圧動作との両方が同時に生じるような回路に対して高精度な解析を行うことができないという問題がある。
【００１０】
図１５はＭＯＳ・Ｔｒのあるドレイン電圧におけるドレイン電流のゲート電圧依存性を示すもので、実測の素子特性と従来技術で抽出したモデルパラメータを用いて計算した素子特性を比較した説明図である。図１５における６１は実測の電流特性波形、６２は従来技術で抽出したモデルパラメータでシミュレーションした電流特性波形である。
【００１１】
図１６は従来技術におけるＭＯＳ・Ｔｒの低ゲート電圧領域における実測の素子特性とモデルパラメータを用いてシミュレーションした素子特性とを比較して示す説明図である。図１６における、６３は低ゲート電圧領域における実測の電流特性波形、６４は同領域における従来技術で抽出したモデルパラメータでシミュレーションした電流特性波形である。
【００１２】
図１７は従来技術におけるＭＯＳ・Ｔｒの高ゲート電圧領域における実測の素子特性とモデルパラメータを用いてシミュレーションした素子特性とを比較して示す説明図である。図１７における、６５は高ゲート電圧領域における実測の電流特性波形、６６は同領域における従来技術で抽出したモデルパラメータでシミュレーションした電流特性波形である。
【００１３】
図１８は線形領域において、基板バイアスを印加した時の電流特性波形である。図１８における、６７は基板電圧を印加しない時の実測の電流特性波形、６８は同条件にて従来技術で抽出したモデルパラメータでシミュレーションした電流特性波形であり、同図における、６９、７１、７３、７５は基板電圧印加時の実測の電流特性波形、７０、７２、７４、７６は同条件にて従来技術で抽出したモデルパラメータでシミュレーションした電流特性波形である。
【００１４】
図１７に示すように、高ゲート電圧領域では、実測の特性とシミュレーションした特性は略一致して充分な精度が得られるが、図１６に示すように、低ゲート電圧領域では、実測の特性とシミュレーション特性が一致せず、充分な精度を得る事ができない。また図１５に示すように、Ｖｔｈ近傍での電流精度は特に悪くなっており、更に基板電圧を印加すると、図１８に示すように、電流精度が悪くなっている。これは基板電圧を印加することで、トランジスタ端にかかる電界が増加するためと推測される。このため、従来のモデルパラメータ抽出装置で得られたモデルパラメータを用いて行った回路シミュレーションでは、低ゲート電圧動作、高ゲート電圧動作の両方が同時に生じるような回路に対して高精度な解析を行うことができない。
【００１５】
本発明は、従来の技術における問題を解決するものであり、回路シミュレーション上で、低ゲート電圧と高ゲート電圧との両領域において半導体電気回路の高精度な動作解析を可能にするモデルパラメータを抽出する、回路シミュレーション用モデルパラメータ抽出装置を提供することを目的とする。
【課題を解決するための手段】
【００１６】
本発明のモデルパラメータ抽出装置は、回路シミュレーション上でデバイス特性を記述するモデルパラメータの抽出装置であって、
単体モデルパラメータで単体デバイスからモデルパラメータの抽出を行う第１の手段と、抽出対象となるデバイスをチャネル幅方向に分割してそれぞれに第１の手段で抽出したモデルパラメータを初期値として与える第２の手段と、第２の手段により分割された各デバイスに割り当てられる抽出電圧領域を実測特性から分割する第３の手段と、抽出電圧領域別に異なる各デバイスのモデルパラメータの初期値と実測特性から各々のモデルパラメータを抽出する第４の手段と、第４の手段により抽出したモデルパラメータが要求する精度を満たすか否かを判定する精度判定手段とを備えたものである。
【００１７】
例えば、第４の手段は、分割したトランジスタそれぞれのモデルパラメータに、単体モデルパラメータ抽出で得られたモデルパラメータを初期値として与え、同一端子電圧条件におけるトランジスタ電流特性を記述した電流特性の和を、上記端子電圧条件における実特性に合わせこむ際、電圧領域毎に異なるトランジスタのモデルパラメータを使って、分割したトランジスタのモデルパラメータを個別に最適化する。
【００１８】
上記構成において、第２の手段はデバイスをメインデバイスとサブデバイスに分割し、第３の手段は抽出電圧領域を強反転領域特性の領域と弱反転領域特性の領域に分割するものであり、第４の手段は分割した一方のサブデバイスのモデルパラメータの初期値を使って弱反転領域の実測特性に対してシミュレーション特性を合わせ込むことによりモデルパラメータを抽出し、分割した他方のメインデバイスのモデルパラメータの初期値を使って強反転領域の実測特性に対してシミュレーション特性を合わせ込んでモデルパラメータを抽出するものであり、精度判定手段は特性の合わせ込みの際に、要求する精度を満たすまで、条件を変えて弱反転領域の合わせ込みと強反転領域の合わせ込みを交互に繰り返すか、もしくは設定しておいた繰り返し制限数に達するまで繰り返す。
【００１９】
上記構成において、第３の手段は分割調整電圧幅を設定できるものである。
【００２０】
上記構成において、第２の手段はデバイスのチャネル幅の分割時に分割調整幅を設定できるものである。
【発明の効果】
【００２１】
本発明のモデルパラメータ抽出装置によれば、例えばＭＯＳ・Ｔｒをチャネル幅方向に分割し、例えばしきい値の高いメインＭＯＳ・Ｔｒとしきい値の低いサブＭＯＳ・Ｔｒの並列とする事で、実デバイスで起こっているチャネルの幅方向の両端におけるしきい値低下現象を近似的に表し、かつメインＭＯＳ・ＴｒとサブＭＯＳ・Ｔｒのモデルパラメータを、抽出する電圧範囲を分割して、各電圧範囲で支配的となるモデルパラメータを使って実測特性にシミュレーション特性を合わせ込む事で、個別に最適化して抽出精度を向上させている。
【００２２】
このように、ＭＯＳ・Ｔｒ分割を行った後で、実測特性からしきい値を計算し、しきい値を境界とおいた抽出電圧領域分割を行い、分割したＭＯＳ・Ｔｒに、例えば従来方法で抽出しておいたモデルパラメータ初期値を与えておき、電圧領域毎に異なるＭＯＳ・Ｔｒを使って、弱反転領域で支配的となるサブＭＯＳ・Ｔｒのモデルパラメータの初期値を用いて弱反転領域の実測特性に対してシミュレーション特性を合わせ込み、強反転領域で支配的となるメインＭＯＳ・Ｔｒのモデルパラメータの初期値を使って強反転領域の実測特性に対し、シミュレーション特性を合わせ込んでモデルパラメータを抽出している。
【００２３】
本発明を用いる事で、回路シミュレーション上にてＭＯＳ・Ｔｒの電流特性を低ゲート電圧から高ゲート電圧まで正確に記述できるモデルパラメータセットが抽出可能となる。特にハンプ特性が強い素子においても本発明を適用する事で、Ｖｔｈ精度を±１００ｍＶから±１０ｍＶまで、Ｖｔｈ近傍のｇｍ精度を±６０％から±１０％まで向上させることができる。低電源電圧で動作する回路や、基板電圧を印加させた、しきい値近傍の動作点を持つアナログ回路の設計を高精度に行う事が可能になる。
【００２４】
サブＭＯＳ・Ｔｒのモデルパラメータの抽出とメインＭＯＳ・Ｔｒのモデルパラメータの抽出を繰り返すことにより、弱反転領域から強反転領域まで高精度に実特性を再現するモデルパラメータセットを抽出することができ、回路シミュレーション上での抽出精度を高めることができる。
【００２５】
第３の手段が分割調整電圧幅を設定できるものとすると、シミュレーション誤差を最小とすることかできる電圧領域分割を行うことができる。すなわち、モデルパラメータ抽出を行っても所望の精度が得られなかった場合に、抽出領域分割を再設定して、モデルパラメータ抽出を繰り返す事で、抽出誤差を削減する事ができる。もしくは抽出電圧領域を再設定しモデルパラメータ抽出を繰り返すことで最適な抽出領域分割を行うことができる。
【００２６】
第２の手段がトランジスタのチャネル幅の分割時に分割調整幅を設定できるものとすると、シミュレーション誤差を最小にする最適なトランジスタ分割を行うことができる。すなわち、モデルパラメータ抽出を行っても、所望の精度が得られなかった場合は分割する前の段階に戻り、トランジスタ分割幅を変更することで、最適な分割幅を見つけることが可能となる。
【発明を実施するための最良の形態】
【００２７】
以下、本発明のモデルパラメータ抽出方法を実施するモデルパラメータ抽出装置の実施形態について図面を参照しながら説明する。
【００２８】
図１は本発明の第１の実施形態、第２の実施形態、第３の実施形態、第４の実施形態に係るモデルパラメータ抽出装置の構成を示すブロック図を示したものである。モデルパラメータ抽出装置はＭＯＳ・Ｔｒ分割手段１と、抽出電圧領分割手段２と、サブＭＯＳ・Ｔｒモデルパラメータ抽出手段３、メインＭＯＳ・Ｔｒモデルパラメータ抽出手段４、要求する精度を満たすか否かを判定する精度判定手段５、抽出サイクル判定手段６および単体のモデルパラメータで抽出する従来のモデルパラメータ抽出手段７で構成される。
【００２９】
図１に示すモデルパラメータ抽出装置における各構成要素間のデータの流れを、実施形態毎に以下説明する。
【００３０】
第１の実施形態は、図１におけるＴｒ分割手段１によってＭＯＳ・Ｔｒを幅方向すなわちＷ方向に分割して、異なる特性を持つＭＯＳ・Ｔｒの並列とし、分割したＭＯＳ・Ｔｒそれぞれに従来のモデルパラメータ抽出手段７で抽出しておいたモデルパラメータ７ＦをメインＭＯＳ・Ｔｒとサブ・Ｔｒそれぞれに初期値として与え、抽出電圧領域分割手段２によって実測電流特性からしきい値を算出し、抽出電圧領域を分割し、サブＭＯＳ・Ｔｒモデルパラメータ抽出手段３によって、ゲート電圧がしきい値以下となる実測特性に対し、サブＭＯＳ・Ｔｒのモデルパラメータを使ってシミュレーション特性を合わせ込んだ後で、メインＭＯＳ・Ｔｒモデルパラメータ抽出手段４によってゲート電圧をＶｇ１以上となる実測特性に対し、メインＭＯＳ・Ｔｒのモデルパラメータを使ってシミュレーション特性を合わせ込むものとする。
【００３１】
第２の実施形態は、第１の実施形態におけるサブＭＯＳ・Ｔｒモデルパラメータ抽出手段３とメインＭＯＳ・Ｔｒモデルパラメータ抽出手段４を繰り返す抽出サイクル１を繰り返し行うものとする。この第１の抽出サイクルを実行する事で、与えられたＭＯＳ・Ｔｒ分割幅と抽出電圧領域の条件のもとで、シミュレーション誤差を最小とするサブＭＯＳ・Ｔｒのモデルパラメータと、メインＭＯＳ・Ｔｒのモデルパラメータを得る事ができる。なお、精度判定手段５により要求する精度を満たすまで、弱反転領域の合わせ込みと強反転領域の合わせ込みを交互に繰り返すほか、設定しておいた繰り返し制限数に達するまで繰り返すことでもよい。
【００３２】
第３の実施形態は、第１の実施形態、および第２の実施形態における第１の抽出サイクルを実行しても目標の抽出精度を達成できなかった場合に、新たな抽出電圧領域分割を再設定し、第１の抽出サイクルを実行する事で、抽出誤差をより小さくする抽出電圧領域分割を行うものとする。以後、この抽出サイクルを第２の抽出サイクルと記述する。なお、第１の抽出サイクルを実行せずに、第２の抽出サイクルを実行し、誤差が最小になる抽出電圧領域分割を行ってから、第１の抽出サイクルに入ってもよい。
【００３３】
第４の実施形態は、第１の実施形態、第２の実施形態、第３の実施形態における第１の抽出サイクル、第２の抽出サイクルを繰り返しても目標となる抽出精度が達成できなかった場合に、ＭＯＳ・Ｔｒ分割幅を再設定し、第１の抽出サイクルおよび第２の抽出サイクルを実行し、誤差をより少なくする分割幅を得るものである。以後、この抽出サイクルを第３の抽出サイクルと記述する。なお、この場合、第１の抽出サイクルをキャンセルして第２の抽出サイクルを実行しても構わないし、第１の抽出サイクルのみ実行して第２の抽出サイクルをキャンセルしてから、ＭＯＳ・Ｔｒ分割を再設定する事もできる。また、第１の抽出サイクルと第２の抽出サイクルをキャンセルして、第３の抽出サイクルを実行し、誤差が最も小さくなるＭＯＳ・Ｔｒ分割幅を得てから、第１の抽出サイクルおよび第２の抽出サイクルに入ってもよい。
【００３４】
抽出サイクルの終了および選択は、図１における精度判定手段５と、抽出サイクル判定手段６によって行い、作業者が望む形態で抽出を行える事を可能にしている。
【００３５】
なお、従来のモデルパラメータ抽出手段７において、中間データ生成機能を省略して出力されたモデルパラメータを、分割したＭＯＳ・Ｔｒの初期値モデルパラメータとして与えても構わないものとする。
【００３６】
第１の実施形態で、従来手法で抽出したモデルパラメータを、分割したトランジスタそれぞれに初期値として与え、個別に抽出を行うのは、モデルパラメータ抽出時の収束性を高めるためである。モデルパラメータをモデルのデフォルト値にして抽出を開始する場合、収束しなくなる可能性が高い事や、分割する前提でメインＭＯＳ・ＴｒとサブＭＯＳ・Ｔｒのモデルパラメータはしきい値が異なる以外はほぼ一致するはずであるが、メインＭＯＳ・ＴｒとサブＭＯＳ・Ｔｒのモデルパラメータの差が大きくなってしまう恐れがある事があげられる。また、既に抽出済みのモデルパラメータを活用できるという利点もある。従来手法でモデルパラメータ抽出を行う手間を省略したい場合は、酸化膜厚やドレイン抵抗、基板不純物濃度など、物理モデルパラメータのみ抽出してからＭＯＳ・Ｔｒ幅分割に入ってもよいものとする。
【００３７】
ＭＯＳ・Ｔｒ分割手段１は、下記のような機能を有するものである。
【００３８】
第１の実施形態におけるＭＯＳ・Ｔｒ分割手段１は、図２に示すようにチャネルＷ方向基板表面不純物分布を参照する場合、不純物分布階段形状近似手段１Ｂと、同不純物濃度Ｔｒ統合手段１Ｃ、モデルパラメータ初期値代入手段１Ｅにより構成される。
【００３９】
ＭＯＳ・Ｔｒ分割手段１におけるデータの流れを以下説明する。図２におけるチャネルＷ方向基板表面不純物分布１Ａを、不純物分布階段形状近似手段１Ｂで階段状に近似しＴｒを分割、同不純物濃度Ｔｒ統合手段１Ｃにより同じ不純物濃度をもつＴｒを統合し一つのＴｒとし、分割後の各ＭＯＳ・Ｔｒのデータ１Ｄを出力する手法を有している。分割後の各ＭＯＳ・Ｔｒのデータ１Ｄは分割後の各ＭＯＳ・Ｔｒの実効チャネル幅や不純物濃度、総分割数等を含むものとする。
【００４０】
第１の実施形態におけるＭＯＳ・Ｔｒ分割手段１を適用した例を図３に示す。図３における１３が抽出対象となるＮチャネルＭＯＳ・ＴｒのチャネルＷ方向断面の簡略図（図３（ａ））であり、１４がＰ基板、１５がＣＶＤ酸化膜、１６が基板表面のＰ１領域で、Ｗ（幅）でいうと２４から２５の範囲となり、１７が基板表面のＰ２領域で、Ｗでいうと２２から２４と２５から２７の範囲となり、１８がゲート酸化膜、１９がゲート電極である。２０が図３（ｂ）に示すチャネルＷ方向の基板表面の不純物分布であり、２１が図３（ｃ）に示すように、不純物分布２０を１Ｂの不純物分布階段形状近似手段を用いた後でのチャネルＷ方向の基板表面の不純物分布であり、分割の境界点となるのが２３と２６となる。２８はＭＯＳ・Ｔｒ分割を回路図（図３（ｄ））で示したものであり、２９は分割前のＭＯＳ・Ｔｒであり、３０は不純物濃度Ｐ１をもつＭＯＳ・Ｔｒ、３１は不純物濃度Ｐ２をもつＭＯＳ・Ｔｒを示している。勿論、ＰチャネルＴｒの場合は、ＮとＰを入れ替えて、１４がＮ基板、１６がＮ１領域で、１７がＮ２領域とすることでＭＯＳ・Ｔｒ分割手段を適用できる。
【００４１】
境界点を求める一例を図３のＴｒで示す。ＴｒチャネルＷ方向基板表面不純物分布２０を参照し、Ｗ方向に不純物濃度の微分を取り、傾きがゼロになる点を求める。このとき、ゼロ点が連続している領域は、その領域をひとかたまりのゼロ点として扱う。チャネル端の点と、傾きがゼロになる点の中点を境界Ａとし、傾きがゼロとなる点と傾きがゼロとなる点の中点を境界Ｂとする。上記境界Ａ、境界Ｂの相当する箇所にてＴｒを分割する。不純物濃度は、領域中に含まれるチャネル端の点か、もしくは傾きがゼロになる点における値を採用する。分割後、不純物濃度が同一となる領域が複数個存在した場合は、同一の特性を有すると見なし、足し合わせて同一のＴｒとして扱う。
【００４２】
以上の手順を適用すると、図３の不純物分布２０を持つ抽出対象Ｔｒ２９は不純物分布２１を持つＴｒに近似され、不純物濃度Ｐ１を持ち実効チャネル幅Ｗ１となるＴｒ３０と、不純物濃度Ｐ２を持ち、実効チャネル幅がＷ２とＷ３の和となるＴｒ３１に分割される。なお、分割前の実効チャネル幅Ｗｅｆｆは、Ｗｅｆｆ＝Ｗ−２・ΔＷ＝Ｗ１＋Ｗ２＋Ｗ３となる。
【００４３】
なお、ＭＯＳ・Ｔｒ分割手段１において、ＭＯＳ・Ｔｒの表面不純物分布２０に従って分割を行ったとしても、モデルが現実を正確に表現できる事が保障されていないため、最適な分割幅から値がずれる可能性がある。そのため、分割決定手段には予め分割幅±βμｍというように、調整分割幅を持たせておき、第２の抽出サイクルにおいても目標とするシミュレーション精度を達成できなかった場合に、分割幅の調整を行うものとする。分割幅Ｗmain，Ｗsubで１回目の第２の抽出サイクルを終えた時点で目標となる精度が達成できなかった場合は、分割幅をＷmain＋βμｍ、Ｗsub−βμｍとし、第２の抽出サイクルを行い、分割幅をＷmain−βμｍ、Ｗsub＋βμｍの組み合わせで第２の抽出サイクルを行い、３つのうち最も精度が良かったものを最終的なモデルパラメータとして出力する。このとき、予め分割余裕幅βを設定していない場合は、作業者が再設定をしてもよい。
【００４４】
上記のＭＯＳ・Ｔｒ分割幅を調整するサイクルが、第３の抽出サイクルとなる。
【００４５】
また、素子表面の不純物分布やポテンシャル分布を得る事が出来ない場合は、予め分割幅と許容分割幅を設定しておいてもよい。もしくは、分割する配分を比で決めておいてもよい。
【００４６】
ここで、ＭＯＳ・Ｔｒの分割幅を出力し、サブＭＯＳ・ＴｒとメインＭＯＳ・Ｔｒの初期値にそれぞれ与える際、従来手法で抽出したモデルパラメータを与える。この際、実行チャネル幅を分割前後で一致させるため、片方のモデルパラメータのオーバーラップ幅（ＢＳＩＭ３におけるＷＩＮＴ，ＷＤＣ）をゼロに設定する。また、オーバーラップ容量の整合性を取るため、ゲート−基板間のオーバーラップ容量モデルパラメータ（ＢＳＩＭ３におけるＣＧＢＯ）もゼロに設定し、接合容量の整合性を取るため、片方の接合容量モデルパラメータをゼロに設定し、周辺長からＳｕｂ・Ｔｒのゲート幅を減算しておく。接合容量の周辺長の調整は回路ネットリスト抽出機能に持たせておくものとする。上記分割手法によって、分割前後のＭＯＳ・Ｔｒの電流特性と容量特性を互換とする事ができる。
【００４７】
つぎに抽出電圧領域分割手段２は図４に示すような構成を取る。図４の２ＡにおけるＭＯＳ・Ｔｒ実測電流特性から、しきい値算出手段２Ｂによってしきい値を算出し、電圧調整幅設定手段２Ｃによって電圧調整幅を設定し、抽出電圧領域２Ｄ（Ａｒｅａ１,Ａｒｅａ２）を出力している。
【００４８】
抽出電圧領域分割手段２におけるしきい値算出手段２Ｂは、図５の５Ａにおいて、ＭＯＳ・Ｔｒが線形領域（Ｖｄｓ＜Ｖｔｈ）におけるコンダクタンスｇｍ特性でｇｍが最大Ｇｍ＿ｍａｘとなるゲート電圧Ｖｇを選び、図５の５Ｂのゲート電圧・ドレイン電流特性で、コンダクタンスｇｍが最大Ｇｍ＿ｍａｘとなるゲート電圧において接線を引き、Ｘ軸と交差する点をＶｇ＝Ｖｇ１として、しきい値Ｖｔｈを、Ｖｔｈ＝Ｖｇ１−Ｖｄｓ／２として求めている。Ｖｄｓはドレイン・ソース間電圧、Ｖｂｓは基板・ソース間電圧である。基板電圧印加時のしきい値は上記と同様に求めておくか、もしくは基板電圧を印加しない時のしきい値となる時のドレイン電流値となるゲート電圧を、基板電圧を印加した時のしきい値としてもよい。また、上記のしきい値決定方法以外に、しきい値をドレイン電流が１００ｎ×Ｗ／Ｌ（ｎは１０のマイナス９乗を意味し 、Ｗはトランジスタ幅で例えば １０μｍ、Ｌはトランジスタ長で、例えば 1μｍとする。上記の場合の電流値は、１μＡとなる。）  となるゲート電圧というように設計者が決めておいた電流値になる時のゲート電圧値と設定してもよい。
【００４９】
上記で得られたしきい値を境界と設定し、しきい値以下の電圧領域を以下Ａｒｅａ１、しきい値以上の電圧領域をＡｒｅａ２として出力する。
【００５０】
ドレイン電流Ｉｄｓで見た場合は、ゲート電圧がしきい値となる時のドレイン電流をＩｄｓ（Ｖｇｓ＝Ｖｔｈ）とすると、Ｉｄｓ≦Ｉｄｓ（Ｖｇｓ＝Ｖｔｈ）がＡｒｅａ１、Ｉｄｓ＞Ｉｄｓ（Ｖｇｓ＝Ｖｔｈ）がＡｒｅａ２となる。以下の抽出例の説明では、Ａｒｅａ１,Ａｒｅａ２は電流領域で見た場合で説明する。
【００５１】
ところで、Ａｒｅａ１の実測特性に対しサブＭＯＳ・Ｔｒモデルパラメータを用いてフィッティングを行い、Ａｒｅａ２の実測特性に対し、メインＭＯＳ・Ｔｒモデルパラメータを用いてフィッティングを行うものとする。しかしながら、素子の特性によっては、境界をしきい値よりも小さくした場合がより高精度を達成できる場合もあり、またしきい値よりも大きいゲート電圧を境界と置いた場合により高精度を達成できることもある。よって、抽出電圧領域決定手段においては、しきい値を求めてその点を境界とする他に、しきい値±αＶと調整電圧範囲を持たせ、第１の抽出サイクルにおいて目標とする精度を達成できなかった場合には、しきい値＋αＶを境界として第１の抽出サイクルを、しきい値−αＶを境界として第１の抽出サイクルを行い、最も精度が高くなるメインＭＯＳ・ＴｒのモデルパラメータとサブＭＯＳ・Ｔｒのモデルパラメータを出力するものである。この抽出電圧領域分割を調整するサイクルを第２の抽出サイクルとする。
【００５２】
メインＭＯＳ・Ｔｒのモデルパラメータの抽出とサブＭＯＳ・Ｔｒのモデルパラメータの抽出は下記構成で実行されている。
【００５３】
サブＭＯＳ・Ｔｒモデルパラメータ抽出手段３のブロック図を表したのが図６で、Ａｒｅａ１のＭＯＳ・Ｔｒ実測電流特性（Ｌｏｇ［Ｉｄ］−Ｖｇ特性）３Ａと、サブＭＯＳ・Ｔｒモデルパラメータ初期値１Ｆを用い、電流特性合わせ込み（フィッティング）手段３ＢによってサブＭＯＳ・Ｔｒモデルパラメータを出力するものとする。サブＭＯＳ・Ｔｒモデルパラメータ抽出手段３の抽出対象となる実測データと、Ａｒｅａ１、Ａｒｅａ２を示したのが図７である。図７における３２は基板電圧を印加していない時の実測特性、３３〜３６が基板電圧を−γＶ,−２γＶ,−３γＶ,４γＶ印加した時の実測特性である。Ａｒｅａ１の範囲で、しきい値関連モデルパラメータ（Ｖｔｈ０，Ｖｏｆｆ，Ｎｆａｃｔｏｒ 等）で、基板電圧を印加していない電流実測特性に対してシミュレーション特性を合わせ込み、基板電圧効果を取り入れるため、基板電圧をかけた電流実測特性に対して基板電荷効果を表すモデルパラメータ（Ｋ１，Ｋ２等）を使ってシミュレーション特性を合わせ込んでいる。縦軸をＬｏｇスケールで見ているのは、ドレイン電流はゲート電圧がしきい値以下で指数関数的に変化しており、その特性を合わせ込むためである。また、移動度の合わせ込みを行っていないのは、しきい値以下では拡散電流が主成分となり、移動度の寄与分は無視できるほど小さくなるためである。
【００５４】
メインＭＯＳ・Ｔｒモデルパラメータ抽出手段４のブロック図が図８となり、Ａｒｅａ２のＭＯＳ・Ｔｒ実測電流特性（Ｉｄ−Ｖｇ特性）４Ａと、メインＴｒモデルパラメータ（初期値）１Ｇから、電流特性合わせ込み（フィッティング）手段によって、メインＭＯＳ・Ｔｒモデルパラメータを出力する。
【００５５】
メインＭＯＳ・Ｔｒモデルパラメータ抽出手段４の抽出対象となる実測電流特性と、Ａｒｅａ１,Ａｒｅａ２を示したのが図９である。図９における３７は基板電圧を印加していない時の電流特性であり、３８〜４１が基板電圧を−γＶ,−２γＶ,−３γＶ,４γＶ印加した時の電流特性となる。このＡｒｅａ２の実測特性に対し、メインＭＯＳ・Ｔｒモデルパラメータの移動度モデルパラメータ（Ｕ０，ＵＡ，ＵＢ，ＵＣ）を使ってシミュレーション特性を合わせ込み、メイン・Ｔｒの基板電荷効果を表すモデルパラメータ（Ｋ１，Ｋ２等）を使って、Ａｒｅａ２における基板電圧をかけた時のドレイン電流実測特性に対してシミュレーション特性を合わせ込む。
【００５６】
上記で述べているシミュレーション特性とは、メインＭＯＳ・ＴｒをメインＭＯＳ・Ｔｒのモデルパラメータでシミュレーションした特性と、サブＭＯＳ・ＴｒをサブＭＯＳ・Ｔｒのモデルパラメータでシミュレーションした特性の和を表したものであり、その関係を示したのが図１４である。図１４の５８はサブＭＯＳ・Ｔｒのシミュレーション特性、５９はメインＭＯＳ・Ｔｒのシミュレーション特性、６０はサブＭＯＳ・ＴｒとメインＭＯＳ・Ｔｒの和のシミュレーション特性となり、各解析点における端子電圧条件は、メインＭＯＳ・ＴｒとサブＭＯＳ・Ｔｒで同一である。
【００５７】
なお、従来のモデルパラメータ抽出を行わないで分割に入る場合は、デバイスの物理モデルパラメータを予め抽出してから行うものとする。しかし、抽出精度が出ない原因はＴｒチャネル方向で両端のしきい値が低下している事であり、しきい値が異なる以外はメインＭＯＳ・ＴｒとサブＭＯＳ・Ｔｒのモデルパラメータは一致するはずである。その意味においては、一つのモデルパラメータで抽出する従来のモデルパラメータ抽出で初期値を与え、Ｔｒ端の特性を表すサブＭＯＳ・Ｔｒのモデルパラメータのしきい値に関するパラメータを最適化する方が、本発明の趣旨に沿っている。
【００５８】
なお、弱反転領域と強反転領域の合わせ込みを繰り返して電流特性を抽出した後で、コンダクタンス精度が落ちている場合は、メインＭＯＳ・ＴｒとサブＭＯＳ・ＴｒのＧＤＳパラメータを使って、ＧＤＳ特性の合わせ込みを行うものとする。
【００５９】
なお、本発明において、用いるモデルはＢＳＩＭ３に限らず、ＢＳＩＭ４、hspice のＬｅｖｅｌ２８など、全てのモデルで適用が可能である事を明記しておく。
【００６０】
以上のようなモデルパラメータ抽出装置は、ワークステーション、ディスプレイ装置、ハードディスク等の外部記憶装置を備えたコンピュータシステムで構成可能である。もしくは、上述の機能は現行の抽出ツール（アジレント・テクノロジ社のiccap，シルバコ社のUTMOST等）に一部機能を追加しても実現できる。
【００６１】
図１０は本発明を実施した場合のＭＯＳ・Ｔｒのあるドレイン電圧のもとでのドレイン電流のゲート電圧依存性である。図１０における４２は実測の素子特性で、４３は本発明で得られたモデルパラメータセットで計算した素子特性を示したものである。
【００６２】
図１１は本発明を実施した場合のＭＯＳ・Ｔｒの低ゲート電圧領域における実測の素子特性とモデルパラメータを用いて計算した素子特性とを比較して示す説明図である。図１１における４４は実測の素子特性で、４５は本発明で得られたモデルパラメータセットで計算した素子特性を示したものである。
【００６３】
図１２は本発明を実施した場合のＭＯＳ・Ｔｒの高ゲート電圧領域における実測の素子特性とモデルパラメータを用いて計算した素子特性とを比較して示す説明図である。図１２における４６は実測の素子特性で、４７は本発明で得られたモデルパラメータセットで計算した素子特性を示したものである。
【００６４】
図１３は本発明を実施した場合のＭＯＳ・Ｔｒの線形領域におけるドレイン電流のゲート電圧依存性と基板電圧依存性を示した図である。図１３において、４８、５０、５２、５４、５６が、基板電圧０Ｖ,−γＶ,−２γＶ,−３γＶ,−４γＶの時の実測電流特性に相当し、４９、５１、５３、５５、５７が基板電圧０Ｖ,−γＶ,−２γＶ,−３γＶ,−４γＶの時で、本発明で得られたモデルパラメータセットで計算した素子特性を示したものである。
【００６５】
図１０、図１１、図１２、図１３に示すように、本発明を実施することで、回路シミュレーション上で低ゲート電圧条件で、基板電圧を印加した条件においても高精度な解析を行うことが可能なモデルパラメータセットを抽出できるようになった。なお、一つのデバイスを異なる特性を持つ複数のデバイスとして分割して抽出する手法はＭＯＳ・Ｔｒに限らず、バイポーラ・Ｔｒや、ダイオードにも適用可能である。
【産業上の利用可能性】
【００６６】
本発明のモデルパラメータ抽出装置は、回路シミュレーション上で、低ゲート電圧と高ゲート電圧との両領域において半導体電気回路の高精度な動作解析を可能にするモデルパラメータを抽出するという効果があり、回路設計開発の手段等として有用である。
【図面の簡単な説明】
【００６７】
【図１】本発明の各実施形態を説明するためのモデルパラメータ抽出装置の構成ブロックを示すとともに抽出手順を示すフロー図である。
【図２】本発明の各実施形態における、トランジスタ分割手段の構成ブロックを示すとともに分割手順を示すフロー図である。
【図３】本発明の各実施形態におけるトランジスタ分割方法の一例を示した説明図である。
【図４】本発明の各実施形態における、抽出電圧領域分割手段の構成ブロックを示すとともに電圧領域の抽出手順を示すフロー図である。
【図５】抽出電圧領域分割手段における、しきい値算出の一例を示した、コンダクタンス特性図５Ａとドレイン電流特性図５Ｂである。
【図６】本発明の各実施形態における、サブＭＯＳ・Ｔｒモデルパラメータ抽出手段の構成ブロックを示すとともにモデルパラメータ抽出手順を示すフロー図である。
【図７】サブＭＯＳ・Ｔｒモデルパラメータ抽出手段における、抽出対象となる実測電流特性を示した図である。
【図８】本発明の各実施形態における、メインＭＯＳ・Ｔｒモデルパラメータ抽出手段の構成ブロックとともにモデルパラメータ抽出手順を示すフロー図である。
【図９】メインＭＯＳ・Ｔｒモデルパラメータ抽出手段における、抽出対象となる実測電流特性を示した図である。
【図１０】本発明を実施したときの、モデルパラメータセットを用いて計算された電流特性と、実測特性との比較を示した図である。ある特定のドレイン電圧での実測とモデルパラメータセットにより計算した特性との比較である。
【図１１】本発明を実施したときの、モデルパラメータセットを用いて計算された電流特性と、実測特性との比較を示した図である。低ゲート電圧での実測とモデルパラメータセットによる計算した電流特性のドレイン電圧依存性を示した図である。
【図１２】本発明を実施したときの、モデルパラメータセットを用いて計算された電流特性と、実測特性との比較を示した図である。高ゲート電圧での実測とモデルパラメータセットによる計算した電流特性のドレイン電圧依存性を示した図である。
【図１３】本発明を実施したときの、モデルパラメータセットを用いて計算された電流特性と、実測特性との比較を示した図である。線形領域における実測とモデルパラメータセットによる計算した電流特性のゲート電圧依存性と、基板電圧依存とを示した図である。
【図１４】本発明における、サブＭＯＳ・ＴｒとメインＭＯＳ・Ｔｒのシミュレーション特性の関係を示した図である。
【図１５】従来の技術を用いて得られたモデルパラメータで計算された電流特性と、実測特性との比較を示した図である。ある特定のドレイン電圧での実測とモデルパラメータセットによる計算した特性との比較図である。
【図１６】従来の技術を用いて得られたモデルパラメータで計算した素子特性と、実測の素子特性との比較を示したものであり、低ゲート電圧のもとでの、電流特性のドレイン電圧依存性を示した図である。
【図１７】従来の技術を用いて得られたモデルパラメータで計算した素子特性と、実測の素子特性との比較を示したものであり、高ゲート電圧のもとでの、電流特性のドレイン電圧依存性を示した図である。
【図１８】従来の技術を用いて得られたモデルパラメータで計算した素子特性と、実測特性との比較を示したものであり、線形領域における、電流特性のゲート電圧依存性と基板電圧依存性を表した図である。
【図１９】従来のモデルパラメータ抽出装置を表した構成ブロックとともに抽出手順を示すフロー図である。
【符号の説明】
【００６８】
１  ＭＯＳ・Ｔｒ分割手段
１Ａ  ２０  ＭＯＳ・Ｔｒチャネル基板表面Ｗ方向不純物分布
１Ｂ  不純物分布階段形状近似及びＴｒ分割手段
１Ｃ  同濃度ＭＯＳ・Ｔｒ統合手段
１Ｄ  分割後のＭＯＳ・Ｔｒデータ（各Ｔｒの実効チャネル幅、不純物濃度など）
１Ｅ  モデルパラメータ初期値代入手段
１Ｆ  サブＭＯＳ・Ｔｒモデルパラメータ初期値
１Ｇ  メインＭＯＳ・Ｔｒモデルパラメータ初期値
２  抽出電圧領域分割手段
２Ａ  ＭＯＳ・Ｔｒ実測電流特性
２Ｂ  しきい値算出手段
２Ｃ  電圧調整幅設定手段
２Ｄ  抽出電圧領域データ （Ａｒｅａ１，Ａｒｅａ２，電圧調整幅）
３  サブＭＯＳ・Ｔｒモデルパラメータ抽出手段
３Ａ    Ａｒｅａ１のＭＯＳ・Ｔｒ実測電流特性
３Ｂ    電流特性合わせ込み手段
３Ｃ    サブ・Ｔｒモデルパラメータ
４  メインＭＯＳ・Ｔｒモデルパラメータ出力手段
４Ａ  Ａｒｅａ２のＭＯＳ・Ｔｒ実測電流特性
４Ｂ  電流特性合わせ込み手段
４Ｃ  メインＭＯＳ・Ｔｒモデルパラメータ
５  精度判定手段
６  抽出サイクル判定手段
７  従来のモデルパラメータ抽出手段
７Ａ  デバイス特性データ
７Ｂ  中間データ生成機能
７Ｃ  中間データ
７Ｄ  デバイス構造データ
７Ｅ  モデルパラメータ出力手段
７Ｄ  モデルパラメータ（分割後のＭＯＳ・Ｔｒの初期値）
１３  Ｎチャネル ＭＯＳ・Ｔｒ Ｗ方向断面図
１４  Ｐ型基板
１５  ＣＶＤ酸化膜（Shallow Trench Isolation）
１６  Ｐ１領域  （不純物濃度Ｐ１ となる領域）
１７  Ｐ２領域  （不純物濃度Ｐ１〜Ｐ２  となる領域、Ｐ１＞Ｐ２）
１８  ゲート酸化膜
１９  ゲート電極
２１  ２０に不純物分布階段近似手段１Ｂを適用した図
２２  ２７  ２０におけるＷ方向チャネル端の点
２３  ２６  Ｔｒ分割境界点
２４  ２５  ２０におけるＰ１領域の境界点（傾きゼロ点集合の両端）
２８  Ｔｒ分割を説明する回路図
２９  分割前のＴｒ
３０  分割後の不純物濃度Ｐ１をもつＴｒ
３１  分割後の不純物濃度Ｐ２をもつＴｒ
３２  ３７  ４８  ６７  基板電圧０Ｖにおける実測Ｉｄ−Ｖｇ特性
３３  ３８  ５０  ６９  基板電圧−βＶにおける実測Ｉｄ−Ｖｇ特性
３４  ３９  ５２  ７１  基板電圧−２βＶにおける実測Ｉｄ−Ｖｇ特性
３５  ４０  ５４  ７３  基板電圧−３βＶにおける実測Ｉｄ−Ｖｇ特性
３６  ４１  ５６  ７５  基板電圧−４βＶにおける実測Ｉｄ−Ｖｇ特性
４２  ４４  ４６  ６１  ６３  ６５  実測から得られたＴｒ特性
４３  ４５  ４７  ６２  ６４  ６６  モデルパラメータからシミュレーションしたＴｒ特性
４９  ６８  基板電圧０ＶにおけるＩｄ−Ｖｇシミュレーション特性
５１  ７０  基板電圧−βＶにおけるＩｄ−Ｖｇシミュレーション特性
５３  ７２  基板電圧−２βＶにおけるＩｄ−Ｖｇシミュレーション特性
５５  ７４  基板電圧−３βＶにおけるＩｄ−Ｖｇシミュレーション特性
５７  ７６  基板電圧−４βＶにおけるＩｄ−Ｖｇシミュレーション特性
５８  サブＭＯＳ・ＴｒのＩｄ−Ｖｇシミュレーション特性
５９  メインＭＯＳ・ＴｒのＩｄ−Ｖｇシミュレーション特性
６０  Ｉｄ−Ｖｇシミュレーション特性（サブＭＯＳ・ＴｒとメインＭＯＳ・Ｔｒの合計値）
【図１】
2005340235.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2005340235.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
2005340235.tif 000017
【図１６】
2005340235.tif 000018
【図１７】
2005340235.tif 000019
【図１８】
2005340235.tif 000020
【図１９】
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