(57)【要約】【課題】  読み出し電圧を低減することができ、受光センサ部の取り扱い電荷量の増大を図ることを可能にする固体撮像素子の駆動方法、及び固体撮像素子を備えた固体撮像装置を提供する。【解決手段】  受光センサ部のＮ型電荷蓄積領域１３の表面にＰ型半導体領域１４が形成され、このＰ型半導体領域１４に電圧φＶ２を印加することが可能な構成の固体撮像素子１０に対して、読み出し期間において、Ｐ型半導体領域１４に電圧φＶ２を印加して、受光センサ部のポテンシャルを浅くするように駆動させる。また、上記固体撮像素子１０とＰ型半導体領域１４に電圧φＶ２を印加する電圧印加手段とを備え、読み出し期間において、電圧印加手段からＰ型半導体領域１４に受光センサ部のポテンシャルを浅くする電圧φＶ２が印加される固体撮像装置を構成する。【選択図】        図１ 
2005167588.tif 000002
【特許請求の範囲】
【請求項１】
受光センサ部の第１導電型の電荷蓄積領域の表面に、第２導電型の半導体領域が形成され、
前記第２導電型の半導体領域に電圧を印加することが可能な構成とされた固体撮像素子に対して、
前記受光センサ部から電荷を読み出す読み出し期間において、前記第２導電型の半導体領域に電圧を印加して、前記受光センサ部のポテンシャルを浅くする
ことを特徴とする固体撮像素子の駆動方法。
【請求項２】
前記固体撮像素子は、半導体基板に形成された溝内に、絶縁層から成る素子分離層が埋め込まれて形成され、前記素子分離層の内部に電極が埋め込まれて形成されており、少なくとも受光期間中において、前記電極に電圧を印加して、前記素子分離層の周囲に、前記第２導電型の半導体領域の多数キャリアを蓄積させる蓄積層を形成する
ことを特徴とする請求項１に記載の固体撮像素子の駆動方法。
【請求項３】
前記固体撮像素子は、前記素子分離層の周囲に第２導電型の半導体領域が形成されていることを特徴とする請求項１に記載の固体撮像素子の駆動方法。
【請求項４】
前記電荷蓄積領域がＮ型半導体領域であり、前記第２導電型の半導体領域がＰ型半導体領域であり、前記読み出し期間において前記第２導電型の半導体領域に負電圧を印加することを特徴とする請求項１に記載の固体撮像素子の駆動方法。
【請求項５】
前記電荷蓄積領域がＮ型半導体領域であり、前記第２導電型の半導体領域がＰ型半導体領域であり、少なくとも前記受光期間中に前記電極に負電圧を印加することを特徴とする請求項２に記載の固体撮像素子の駆動方法。
【請求項６】
受光センサ部の第１導電型の電荷蓄積領域の表面に、第２導電型の半導体領域が形成され、前記第２導電型の半導体領域に電圧を印加することが可能な構成とされた固体撮像素子と、
前記第２導電型の半導体領域に電圧を印加する電圧印加手段とを備え、
前記受光センサ部から電荷を読み出す読み出し期間において、前記電圧印加手段から、前記第２導電型の半導体領域に、前記受光センサ部のポテンシャルを浅くする電圧が印加される
ことを特徴とする固体撮像装置。
【請求項７】
前記固体撮像素子は、半導体基板に形成された溝内に、絶縁層から成る素子分離層が埋め込まれて形成され、前記素子分離層の内部に電極が埋め込まれて形成された構成とされ、前記電極に電圧を印加する第２の電圧印加手段が設けられ、少なくとも受光期間中において、前記第２の電圧印加手段から、前記電極に、前記素子分離層の周囲に前記第２導電型の半導体領域の多数キャリアを蓄積させる蓄積層を形成する電圧が印加されることを特徴とする請求項６に記載の固体撮像装置。
【請求項８】
前記固体撮像素子の前記素子分離層の周囲に第２導電型の半導体領域が形成されていることを特徴とする請求項６に記載の固体撮像装置。
【請求項９】
前記電荷蓄積領域がＮ型半導体領域であり、前記第２導電型の半導体領域がＰ型半導体領域であり、前記読み出し期間において、前記電圧印加手段から、前記第２導電型の半導体領域に負電圧が印加されることを特徴とする請求項６に記載の固体撮像装置。
【請求項１０】
前記電荷蓄積領域がＮ型半導体領域であり、前記第２導電型の半導体領域がＰ型半導体領域であり、少なくとも前記受光期間中に、前記第２の電圧印加手段から、前記電極に負電圧が印加されることを特徴とする請求項７に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像素子の駆動方法、並びに固体撮像素子を備えた固体撮像装置に関する。
【背景技術】
【０００２】
従来から、ＣＣＤ固体撮像素子において、受光センサ部に、暗電流低減のための埋め込みフォトダイオード構造を採用している。
【０００３】
ＣＭＯＳセンサ（ＣＭＯＳ型固体撮像素子）においても、高いＳ／Ｎ比を確保することや、高感度化を図ることを目的として、埋め込みフォトダイオード構造を採用する場が多くなってきている。
【０００４】
そして、ＣＭＯＳセンサ（ＣＭＯＳ型固体撮像素子）では、受光センサ部からの電荷の読み出しを、ＣＣＤ固体撮像素子と比較して低い電圧で行う必要があるため、埋め込みフォトダイオードの静電ポテンシャルを深く設定することが難しい。そのため、取り扱い電荷量を比較的大きく確保することや、暗電流や白点の発生を抑制することが問題となる。
【０００５】
一方、ＣＭＯＳセンサ（ＣＭＯＳ型固体撮像素子）において、チップ内の周辺回路の小型化を図る目的で、周辺回路部において、トレンチ素子分離構造（いわゆるＳＴＩ；Shallow Trench Isolation）が採用されている。
また、画素セルのトランジスタ領域を縮小して画素セルの小型化を図るために、画素部にも、このトレンチ素子分離構造を採用することがある。
【０００６】
しかし、上述のように画素部にトレンチ素子分離構造を採用した場合には、受光センサ部から延びる空乏層がトレンチ素子分離層の側面に達することにより、このトレンチ素子分離層の側面のＳｉＯ２／Ｓｉ界面で暗電流が発生するという問題が生じる。
このため、トレンチ素子分離層の側面における暗電流を抑制することが求められる。
また、トレンチ素子分離を行わない場合でも、高感度化を図るために、画素部における暗電流の発生を少しでも低減することが要望されている。
【０００７】
そこで、ＬＯＣＯＳ法により素子分離を行う構造において、画素部の暗電流を低減することが考えられている。
例えば、ＬＯＣＯＳ素子分離層の下や近傍にＰ＋領域を形成し、光電変換部のＮ層をＬＯＣＯＳ素子分離層よりも深く形成することにより、暗電流を低減する方法（特許文献１参照）が提案されている。
また例えば、周辺回路部にはＬＯＣＯＳ素子分離層を用い、画素部の画素部のトランジスタや受光部周りはＬＯＣＯＳ素子分離層ではなく、多結晶シリコンの酸化膜を分離領域のＰ＋領域上に形成することにより応力を減らし、暗電流の低減を図る方法（特許文献２参照）が提案されている。
【特許文献１】特開平１０−３０８５０７号公報
【特許文献２】特開平１１−３１２７３１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
従って、画素部にトレンチ素子分離構造を採用した場合に、トレンチ素子分離層の側面における暗電流を抑制するためには、トレンチ素子分離層の周囲にＰ＋領域を形成すればよい。
【０００９】
ここで、トレンチ素子分離構造及び埋め込みフォトダイオード構造を採用した構成のＣＭＯＳ型固体撮像素子の概略断面図を図７に示す。
この固体撮像素子５０は、基板５１の上部にＰ型半導体ウエル領域５２が形成され、このＰ型半導体ウエル領域５２に、受光センサ部の電荷蓄積領域となるＮ型半導体領域５３やＮ＋のフローティングディフュージョン５６が形成されている。
また、Ｎ型半導体領域５３上の基板５１の表面付近には、Ｐ型（Ｐ＋）の正電荷蓄積領域５４が形成されている。
これらＰ型半導体ウエル領域５２、Ｎ型半導体領域５３、並びにＰ型の正電荷蓄積領域５４により、いわゆる埋め込みフォトダイオード構造が形成されている。
【００１０】
また、トランジスタや受光センサ部のフォトダイオードを電気的に分離する、絶縁層（例えば、酸化シリコン、窒化シリコン、もしくはこれらの多層）から成るトレンチ素子分離層６０が形成され、このトレンチ素子分離層６０間の基板５１の表面付近に受光センサ部のフォトダイオードやトランジスタのソース・ドレイン等の領域が形成されている。
正電荷蓄積領域５４は、このトレンチ素子分離層６０に接して形成され、Ｎ型半導体領域５３よりも広い面積に形成されている。
【００１１】
基板５１の表面にはゲート絶縁膜５７が形成され、このゲート絶縁膜５７上に、読み出しゲート電極５８及びリセットゲート電極５９が形成されている。
読み出しゲート電極５８、ゲート絶縁膜５７、受光センサ部のＮ型半導体領域５３、フローティングディフュージョン５６により、読み出しトランジスタ５５が構成される。この読み出しトランジスタ５５のチャネル部、即ちフローティングディフュージョン５６とＮ型半導体領域５３との間は、読み出し領域となっている。
さらに、必要に応じて、上方に、カラーフィルターやオンチップレンズ等の部品が設けられて固体撮像素子５０が構成される。
【００１２】
そして、この固体撮像素子５０では、トレンチ素子分離層６０の周囲（側壁及び下）には、Ｐ型（Ｐ＋）の半導体領域６１が形成されている。このＰ型の半導体領域６１により、トレンチ素子分離層６０の周囲で発生する暗電流を低減することができる。
【００１３】
しかしながら、トレンチ素子分離層６０の周囲における暗電流の発生を充分に抑制するためには、Ｐ型半導体領域６１を厚く形成する、或いはＰ型半導体領域６１のＰ型不純物の濃度を濃くする必要がある。
【００１４】
Ｐ型半導体領域６１を厚く形成した場合には、受光センサ部のＮ型半導体領域５３がその分だけ小さくなり、蓄積できる信号電荷の量（取り扱い電荷量）が減ってしまうことから、所望のダイナミックレンジを確保することが難しくなる。
【００１５】
また、Ｐ型半導体領域６１のＰ型不純物の濃度を濃くした場合には、製造時にＰ型半導体領域６１のＰ型不純物が拡散しやすくなるため、受光センサ部側にＰ型不純物が拡散することにより、結果として受光センサ部のＮ型半導体領域５３に蓄積できる信号電荷の量（取り扱い電荷量）が減ってしまうことになる。
【００１６】
一方、取り扱い電荷量を増大させるために、Ｎ型半導体領域５３のＮ型不純物の濃度を濃くした場合には、Ｎ型半導体領域５３と正電荷蓄積領域５４との電界が高まりことにより、白傷が発生しやすくなったり、或いは読み出し電圧を高くする必要が生じたりする、等の短所がある。
【００１７】
また、ＣＭＯＳ型固体撮像素子において、センサ低い電圧で電荷の読み出しを行うことが可能な埋め込みフォトダイオード構造として、フォトダイオードの電子蓄積層であるＮ層をホール蓄積層であるＰ＋層よりも読み出し領域側に張り出して形成した構造とすることが考えられる。
【００１８】
しかしながら、この構造とした場合にも、受光センサ部の静電ポテンシャルを深くすることには限界がある。
従って、受光センサ部の取り扱い電荷量を増大するためには、埋め込みフォトダイオードのＰ＋層（ホール蓄積層）とＮ層（電子蓄積層）の電界を増大させて、受光センサ部の静電ポテンシャルを深くしない構成が採られることになる。
しかし、電界の増大は暗電流や白点が増えるという短所があった。
また、Ｎ層の張り出した部分では、空乏層がシリコン／シリコン酸化膜界面に触れやすく、そのために暗電流が増大しやすいという短所があった。
【００１９】
上述した問題の解決のために、本発明においては、読み出し電圧を低減することができ、受光センサ部の取り扱い電荷量の増大を図ることを可能にする固体撮像素子の駆動方法、及び固体撮像素子を備えた固体撮像装置を提供するものである。
【課題を解決するための手段】
【００２０】
本発明の固体撮像素子の駆動方法は、受光センサ部の第１導電型の電荷蓄積領域の表面に第２導電型の半導体領域が形成され、第２導電型の半導体領域に電圧を印加することが可能な構成とされた固体撮像素子に対して、受光センサ部から電荷を読み出す読み出し期間において、第２導電型の半導体領域に電圧を印加して、受光センサ部のポテンシャルを浅くするものである。
【００２１】
上述の本発明の固体撮像素子の駆動方法によれば、固体撮像素子が受光センサ部の第１導電型の電荷蓄積領域の表面に第２導電型の半導体領域が形成された構成となっているので、受光センサ部の基板表面付近における暗電流を低減することができる。
また、固体撮像素子が第２導電型の半導体領域に電圧を印加することが可能な構成とされ、この固体撮像素子に対して、受光センサ部から電荷を読み出す読み出し期間において、第２導電型の半導体領域に電圧を印加して、受光センサ部のポテンシャルを浅くすることにより、受光センサ部と電荷を読み出す先（フローティングディフュージョンや転送レジスタ）との間に大きい電位勾配を形成することができる。
これにより、電荷を効率良く受光センサ部から読み出すことができるため、読み出し電圧を低減しても、電荷の読み出しを行うことが可能になる。
【００２２】
本発明の固体撮像装置は、受光センサ部の第１導電型の電荷蓄積領域の表面に第２導電型の半導体領域が形成され、第２導電型の半導体領域に電圧を印加することが可能な構成とされた固体撮像素子と、第２導電型の半導体領域に電圧を印加する電圧印加手段とを備え、受光センサ部から電荷を読み出す読み出し期間において、電圧印加手段から、第２導電型の半導体領域に受光センサ部のポテンシャルを浅くする電圧が印加されるものである。
【００２３】
上述の本発明の固体撮像装置の構成によれば、固体撮像素子が受光センサ部の第１導電型の電荷蓄積領域の表面に第２導電型の半導体領域が形成された構成となっているので、受光センサ部の基板表面付近における暗電流を低減することができる。
また、固体撮像素子が第２導電型の半導体領域に電圧を印加することが可能な構成とされ、この固体撮像素子と、第２導電型の半導体領域に電圧を印加する電圧印加手段とを備えたことにより、第２導電型の半導体領域に電圧を印加して、受光センサ部のポテンシャルを変化させることが可能になる。
そして、受光センサ部から電荷を読み出す読み出し期間において、電圧印加手段から、第２導電型の半導体領域に受光センサ部のポテンシャルを浅くする電圧が印加されることにより、受光センサ部と電荷を読み出す先（フローティングディフュージョンや転送レジスタ）との間に大きい電位勾配を形成することができる。
これにより、電荷を効率良く受光センサ部から読み出すことができるため、読み出し電圧を低減しても、電荷の読み出しを行うことが可能になる。
【００２４】
また、上述の本発明の固体撮像素子の駆動方法及び本発明の固体撮像装置において、固体撮像素子を、半導体基板に形成された溝内に絶縁層から成る素子分離層が埋め込まれて形成され、この素子分離層の内部に電極が埋め込まれて形成され、少なくとも受光期間中において、この電極に電圧を印加して、素子分離層の周囲に第２導電型の半導体領域の多数キャリアを蓄積させる蓄積層を形成する構成とすることも可能である。
このような構成とすることにより、蓄積層を形成することによって、受光センサ部の第１導電型の電荷蓄積領域（信号電荷蓄積層）近傍の素子分離層の側壁をピニングさせて、素子分離層の側壁の界面からの暗電流の発生を抑制することが可能になる。
【００２５】
また、上述の本発明の固体撮像素子の駆動方法及び本発明の固体撮像装置において、さらに、固体撮像素子を、素子分離層の周囲に第２導電型の半導体領域が形成されている構成とすることも可能である。
このような構成とすることにより、素子分離層の周囲の第２導電型の半導体領域によっても素子分離層の側壁の界面からの暗電流の発生を抑制することができるため、上述の蓄積層と合わせて素子分離層の側壁の界面からの暗電流の発生をより効果的に抑制することができる。
【発明の効果】
【００２６】
上述の本発明によれば、受光部から電荷を読み出す際に、効率良く電荷を読み出すことができるため、読み出し電圧を低減することが可能になる。
【００２７】
また、より低い読み出し電圧で電荷の読み出しを行うことが可能になるため、受光センサ部の第１導電型の電荷蓄積領域の不純物濃度を濃くして、受光センサ部のポテンシャルを深くすることにより、受光センサ部の取り扱い電荷量を増大することが可能になる。
【００２８】
また、特に、固体撮像素子を、半導体基板に形成された溝内に絶縁層から成る素子分離層が埋め込まれ、この素子分離層の内部に電極が埋め込まれて形成され、少なくとも受光期間中において、この電極に電圧を印加して、素子分離層の周囲に第２導電型の半導体領域の多数キャリアを蓄積させる蓄積層を形成するように構成したときには、素子分離層の側壁の界面からの暗電流の発生を抑制することが可能になるため、画素部における暗電流を低減することができる。
従って、暗電流が少なく、良好な画質の画像が得られる固体撮像装置を実現することができる。
【００２９】
さらに、固体撮像素子を、素子分離層の周囲に第２導電型の半導体領域が形成されている構成としたときには、この第２導電型の半導体領域と電極への電圧印加により形成される第２導電型の半導体領域の多数キャリアを蓄積させる蓄積層とを合わせて、より効果的に素子分離層の側壁の界面からの暗電流の発生を抑制することができる。
また、素子分離層の周囲に形成された第２導電型の半導体領域のみで素子分離層の側壁の界面からの暗電流の発生を抑制する構成と比較して、第２導電型の半導体領域を、アクセプタ濃度を低減したり、厚さを低減したりしても、充分に暗電流を抑制することが可能になるため、受光センサ部の第１導電型の電荷蓄積領域の面積を圧迫せず、受光センサ部に蓄積できる電荷量、即ち取り扱い電荷量を高く維持することができる。
これにより、所望のダイナミックレンジを確保することが可能になる。
【発明を実施するための最良の形態】
【００３０】
本発明の一実施の形態として、固体撮像装置を構成する固体撮像素子の概略断面図を図１に示す。この図１は、１つの画素セル分の断面図を示している。
本実施の形態は、本発明をＣＭＯＳセンサ（ＣＭＯＳ型固体撮像素子）に適用したものである。
【００３１】
基板１１の上部にＰ型半導体ウエル領域１２が形成され、このＰ型半導体ウエル領域１２に、受光センサ部の電荷蓄積領域となるＮ型半導体領域１３やＮ＋のフローティングディフュージョン１６が形成されている。
また、Ｎ型半導体領域１３上の基板１１の表面付近には、Ｐ型（Ｐ＋）の正電荷蓄積領域１４が形成されている。
これらＰ型半導体ウエル領域１２、Ｎ型半導体領域１３、並びにＰ型の正電荷蓄積領域１４により、いわゆる埋め込みフォトダイオード構造が形成されている。
【００３２】
また、トランジスタや受光センサ部のフォトダイオードを電気的に分離する、絶縁層（例えば、酸化シリコン、窒化シリコン、もしくはこれらの多層）から成るトレンチ素子分離層２０が形成され、このトレンチ素子分離層２０間の基板１１の表面付近に受光センサ部のフォトダイオードやトランジスタのソース・ドレイン等の領域が形成されている。
【００３３】
基板１１の表面にはゲート絶縁膜１７が形成され、このゲート絶縁膜１７上に、読み出しゲート電極１８及びリセットゲート電極１９が形成されている。リセットゲート電極１９の先には、リセットドレイン２８（図３〜図５参照）が設けられる。
読み出しゲート電極１８、ゲート絶縁膜１７、受光センサ部のＮ型半導体領域１３、フローティングディフュージョン１６により、読み出しトランジスタ１５が構成される。この読み出しトランジスタ１５のチャネル部、即ちフローティングディフュージョン１６とＮ型半導体領域１３との間は、読み出し領域となっている。
また、リセットゲート電極１９、ゲート絶縁膜１７、フローティングディフュージョン１６、リセットドレイン２８により、リセットトランジスタ２３が構成される。
さらに、必要に応じて、上方に、カラーフィルターやオンチップレンズ等の部品が設けられて固体撮像素子１０が構成される。
【００３４】
また、絶縁層から成るトレンチ素子分離層２０の内部に電極２２が埋め込まれ、トレンチ素子分離層２０の周囲（側壁及び下）には、Ｐ型（Ｐ＋）の半導体領域２１が形成されている。
【００３５】
電極２２の材料としては、例えば多結晶シリコン、より好ましくは不純物をドープして低抵抗化した多結晶シリコンを用いることができる。
電極２２の形成方法としては、例えば、トレンチ素子分離層２０を形成した後に、その内部に溝を形成して電極２２の材料を埋め込む方法と、トレンチ素子分離層２０用の溝を形成した後に、絶縁層を溝の内部を完全には埋めないように形成してトレンチ素子分離層２０を形成し、残った部分に電極２２の材料を埋め込む方法とが考えられる。前者の場合には、Ｐ型の半導体領域２１を、電極２２を埋め込んだ後で形成してもよい。
【００３６】
さらに、この電極２２には、電圧φＶ１を印加する、図示しない電圧印加手段（例えば、電源回路等の回路や配線）を備えている。
【００３７】
そして、少なくとも受光センサ部から電荷を読み出す受光期間においては、電極２２に、電圧印加手段を通じて電圧φＶ１として負電圧（例えば−３Ｖ）が印加される構成とする。
即ち、少なくとも受光期間中に電極２２に負電圧を印加するように、電圧印加手段が制御される固体撮像装置を構成する。
【００３８】
このように電極２２に負電圧が印加されることにより、トレンチ素子分離層２０の側壁近傍にホール蓄積層が形成され、正電荷（ホール）によりトレンチ素子分離層２０の界面がピニングされる。これにより、トレンチ素子分離層２０の周囲に形成されたＰ型半導体領域２１と合わせて、トレンチ素子分離層２０の側壁の界面からの暗電流発生を抑制することができる。
【００３９】
そして、図７に示した構造と比較して、本実施の形態の場合には、このＰ型半導体領域２１の厚さやＰ型不純物の濃度（アクセプタ濃度）が小さくても、トレンチ素子分離層２０の側壁からの暗電流の発生を充分に抑制することが可能になる。
【００４０】
なお、トレンチ素子分離層２０の周囲にＰ型半導体領域２１を設けないで、電極２２に負電圧を印加してホール蓄積層を形成する構成とした場合には、暗電流を抑制するために（例えば−１５Ｖ等の）大きい負電圧を印加する必要がある。
従って、トレンチ素子分離層２０の周囲に、Ｐ型半導体領域２１を設けることが望ましい。
【００４１】
本実施の形態においては、特に、受光センサ部のＰ型（Ｐ＋）の正電荷蓄積領域１４に、電圧φＶ２を印加する構成としている。そして、正電荷蓄積領域１４に対して電圧φＶ２を印加するために、図示しない電圧印加手段（例えば、電源回路等の回路や配線）を備えた固体撮像装置を構成する。
このように構成していることにより、電圧印加手段（例えば、電源回路等の回路や配線）を通じて、電圧φＶ２を印加することにより、正電荷蓄積領域１４の電位を変化させて、受光センサ部の静電ポテンシャルを変化させることが可能になる。
【００４２】
さらに、本実施の形態においては、受光センサ部から電荷を読み出す読み出し期間と、受光期間とにおいて、それぞれ埋め込まれた電極２２に印加する電圧φＶ１及び正電荷蓄積領域１４に印加する電圧φＶ２を制御して、固体撮像素子１０の駆動を行う。
【００４３】
ここで、本実施の形態における固体撮像素子１０の駆動のタイミングチャートを図２に示す。図２のタイミングチャートでは、読み出しゲート電極１８に印加する電圧φＴと、電極２２に印加する電圧φＶ１と、正電荷蓄積領域１４に印加する電圧φＶ２について示している。
各電圧φＴ，φＶ１，φＶ２は、それぞれ２値で制御されている。即ち、読み出しゲート電極１８の電圧φＴを、０Ｖ（ローレベル）及び＋３Ｖ（ハイレベル）とし、電極２２の電圧φＶ１及び正電荷蓄積領域１４の電圧φＶ２を、−３Ｖ（ローレベル）及び０Ｖ（ハイレベル）としている。
【００４４】
まず、受光期間（受光蓄積期間）Ｔ１では、読み出しゲート電極１８の電圧φＴが０Ｖ（ローレベル）で、電荷読み出しは行われず、受光量に応じた電荷が受光センサ部に蓄積される。
このとき、電極２２の電圧φＶ１は、−３Ｖ（ローレベル）としている。これにより、電圧φＶ１が負電圧であり、トレンチ素子分離層２０の側壁近傍にホール蓄積層が形成されて、正電荷（ホール）によりトレンチ素子分離層２０の界面がピニングされる。即ち、トレンチ素子分離層２０の周囲に形成されたＰ型半導体領域２１と合わせて、トレンチ素子分離層２０の側壁の界面からの暗電流発生を抑制することができる。
また、正電荷蓄積領域１４の電圧φＶ２は、０Ｖ（ハイレベル）としている。
【００４５】
次に、読み出し期間の前半Ｔ２では、読み出しゲート電極１８の電圧φＴが＋３Ｖ（ハイレベル）になり、受光センサ部に蓄積された電荷が、フローティングディフュージョン１６に読み出される。
このとき、電極２２の電圧φＶ１及び正電荷蓄積領域１４の電圧φＶ２は、受光期間Ｔ１と同じである。
このように読み出し期間の前半Ｔ２では、電極２２の電圧φＶ１が負電圧であっても構わない。
【００４６】
続いて、読み出し期間の後半Ｔ３では、読み出しゲート電極１８の電圧φＴは＋３Ｖ（ハイレベル）で、電荷の読み出しが引き続き行われる。
このとき、正電荷蓄積領域１４の電圧φＶ２を、−３Ｖ（ローレベル）に変化させている。これにより、正電荷蓄積領域１４が負電位になり、受光センサ部の静電ポテンシャルを浅くすることができるため、フローティングディフュージョン１６との間の読み出し領域により大きな電位勾配を形成して、電荷の読み出しを効率良く行うことができる。
また、同時に、電極２２の電圧φＶ１を０Ｖ（ハイレベル）にしている。これにより、トレンチ素子分離層２０の界面のピニングがはずれて、正電荷蓄積領域１４と接地電位側とが、Ｐ型半導体領域２１を通じて短絡されるのを防いでいる。
【００４７】
次に、読み出しゲート電極１８の電圧φＴが０Ｖ（ローレベル）に戻り、受光期間（受光蓄積期間）となる。そして、電極２２の電圧φＶ１は−３Ｖ（ローレベル）に戻り、正電荷蓄積領域の電圧φＶ２は０Ｖ（ハイレベル）に戻る。
【００４８】
なお、図２の＋３Ｖ及び−３Ｖの各電圧値は、固体撮像装置の構成に対応して、他の正及び負の電圧値としてもよい。
【００４９】
次に、図２に示したように駆動させたときの、受光センサ部及び読み出し領域付近の電位分布の変化を図３Ａ〜図３Ｄに示す。
【００５０】
まず、受光期間Ｔ１では、読み出しゲート電極１８の電圧φＴが０Ｖで、ゲートがオフになるため、図３Ａに示すように、受光センサ部のＮ型半導体領域１３に電荷が蓄積される。
次に、読み出し期間の前半Ｔ２では、読み出しゲート電極１８の電圧φＴが正電圧（読み出し電圧）となり、ゲートが開いて、図３Ｂに示すように、受光センサ部のＮ型半導体領域１３からフローティングディフュージョン１６へ電荷が読み出される。このときの読み出し領域の静電ポテンシャルは破線のようになる。
次に、読み出し期間の後半Ｔ３では、正電荷蓄積領域１４の電圧φＶ２が−３Ｖとなり、正電荷蓄積領域１４が負電位となるため、図３Ｃに示すように、受光センサ部のＮ型半導体領域１３のポテンシャルが浅くなる。これにより、破線で示す読み出し領域の静電ポテンシャルからわかるように、読み出し領域において強い電界が形成される。これにより、Ｎ型半導体領域１３にあった電荷が、もれなく効率良く、フローティングディフュージョン１６へ読み出される。
続いて、受光期間Ｔ１になり、読み出しゲート電極１８の電圧φＴが０Ｖとなって、ゲートがオフになると共に、正電荷蓄積領域１４の電圧が０Ｖに戻り、図３Ｄに示すように、受光センサ部のＮ型半導体領域１３のポテンシャルが深くなる。
図３Ｄの状態から、電荷の蓄積が行われて、再び図３Ａの状態になる。以降は、これらの過程が繰り返される。
【００５１】
ここで、本実施の形態の固体撮像素子１０における、画素部の回路構成の一形態を図４に示し、画素部の平面レイアウトの一形態を図５に示す。図４及び図５は、画素部が４トランジスタ構造である場合を示している。
また、比較構成として、画素部が４トランジスタ構造であるＣＭＯＳ型固体撮像素子の平面レイアウトの一例を図８に示す。図８において、図５と同じ部品には同じ符号を付している。
【００５２】
図４に示すように、単位画素は、１個の埋め込みフォトダイオードに対して、読み出しトランジスタ１５、リセットトランジスタ２３、増幅トランジスタ２４、アドレス（垂直選択）トランジスタ２５の４個のトランジスタを能動素子として有している。
読み出しトランジスタ１５は、受光センサ部とフローティングディフュージョン１６との間に接続され、読み出しゲート電極１８に電圧φＴが印加されることにより、受光センサ部で光電変換された電荷をフローティングディフュージョン１６に読み出す。
フローティングディフュージョン１６には、増幅トランジスタ２４のゲートが接続されている。この増幅トランジスタ２４は、アドレス（垂直選択）トランジスタ２５及び垂直信号線２６に接続されている。図示しないアドレス配線（垂直選択線）を通じてアドレス信号がアドレス（垂直選択）トランジスタ２５のゲートに印加され、アドレス（垂直選択）トランジスタ２５がオンすると、増幅トランジスタ２４は、フローティングディフュージョン１６の電位を増幅して、その電位に応じた電圧を垂直信号線２６に出力する。
垂直信号線２６は、各画素から出力された電圧を、図示しないサンプル・ホールド回路やＣＤＳ回路に伝送する。
リセットトランジスタ２３は、電源Ｖｄｄとフローティングディフュージョン１６との間に接続され、図示しないリセット配線を通じて、リセットゲート電極１９にリセット信号φＲＳＴが印加されることにより、フローティングディフュージョン１６の電位を電源Ｖｄｄの電位にリセットする。
【００５３】
図５及び図８では、活性領域（ゲート絶縁膜１７の下の半導体領域）、多結晶シリコンから成るゲート電極、第１層のメタル配線から成る垂直信号線２６、並びに活性領域及びゲート電極とメタル配線とのコンタクト部を示しており、垂直信号線２６以外のメタル配線は図示を省略している。
これら図５及び図８にそれぞれ示すように、フォトダイオードＰＤ（１３，１４）から連続する半導体領域を跨いで、４つのトランジスタ１５，２３，２４，２５のゲート電極が設けられている。このレイアウトでは、増幅トランジスタ２４のゲートとフローティングディフュージョン１６とが、共通のコンタクト部２７により、上層のメタル配線と接続される構成となっている。垂直信号線２６は、コンタクト部を介して、活性領域の末端部に接続されている。
【００５４】
次に、図５の本実施の形態の場合に特有の構成を説明する。フォトダイオードＰＤの周囲には、活性領域（ドットを付した部分）以外の素子分離層に、電極２２が埋め込まれている。電極２２は、ゲート電極及び垂直信号線２６と重なる部分は破線で示しているが、読み出しゲート電極１８の下には形成されていない。電極２２の中央下部はコンタクト用に広く形成され、コンタクト部２２Ｃを介して、図中二点鎖線で位置を示すメタル配線２９に接続される。このメタル配線２９及びコンタクト部２２Ｃを通じて、電圧φＶ１が電極２２に印加される。
また、フォトダイオードＰＤの右上部には、正電荷蓄積領域１４と図中一点鎖線で位置を示すメタル配線３０とのコンタクト部１４Ｃが設けられている。メタル配線３０及びコンタクト部１４Ｃを通じて、電圧φＶ２が正電荷蓄積領域１４に印加される。
このようにレイアウトを構成することにより、図２及び図３で説明した駆動を行うことが可能になる。
【００５５】
上述の本実施の形態によれば、トレンチ素子分離層２０の内部に電極２２を埋め込んで構成し、この電極２２に電圧φＶ１が印加され、少なくとも受光期間において電圧φＶ１として負電圧が印加される構成としたことにより、トレンチ素子分離層２０の側壁近傍にホール蓄積層を形成し、界面をピニングすることができる。これにより、トレンチ素子分離層２０の周囲に形成されたＰ型半導体領域２１と合わせて、トレンチ素子分離層２０の側壁からの暗電流発生を抑制することができる。
【００５６】
また、電極２２に負電圧が印加されてホール蓄積層を形成するため、トレンチ素子分離層２０の周囲のＰ型半導体領域２１を、図７に示した構成と比較して、Ｐ型不純物濃度を低減したり、Ｐ型半導体領域２１の厚さを薄くしたりしても、暗電流を充分に抑制することが可能になる。
従って、受光センサ部の信号蓄積領域となるＮ型半導体領域１３の面積を大きく設定することができるため、蓄積できる電荷量（取り扱い電荷量）を高く維持することができ、所望のダイナミックレンジを確保することが可能になる。
【００５７】
また、上述の本実施の形態によれば、正電荷蓄積領域１４に電圧φＶ２が印加され、読み出し期間（の後半）Ｔ３において、電圧φＶ２として負電圧が印加される構成としたことにより、正電荷蓄積領域１４を負電位として、受光センサ部の静電ポテンシャルを浅くして、受光センサ部とフローティングディフュージョン１６との間の読み出し領域において、強い電界（電位勾配）を形成することができる。これにより、受光センサ部からフローティングディフュージョン１６へ、効率良く電荷を読み出すことができる。
【００５８】
このように、電荷の読み出しを効率良く行うことができるため、読み出し電圧を低減しても、電荷の読み出しを行うことが可能になる。
従って、読み出し電圧の低減を図ることができる。
【００５９】
また、読み出し電圧を低減することができるため、受光センサ部のＮ型半導体領域１３のＮ型不純物濃度を濃くして、受光センサ部のポテンシャルを深くした構造にも適用することができる。
これにより、受光センサ部のポテンシャルを深くして、受光センサ部の取り扱い電荷量を増大することが可能になる。
【００６０】
なお、上述の実施の形態では、トレンチ素子分離層付近の暗電流を低減するために、トレンチ素子分離層に埋め込んで形成された電極に電圧を印加する構成であったが、本発明は、トレンチ素子分離層に電極を埋め込まない構成にも適用することが可能である。その場合を次に示す。
本発明の他の実施の形態として、固体撮像装置を構成する固体撮像素子の概略断面図を図６に示す。この図６も図１と同様に、１つの画素セル分の断面図を示している。
この固体撮像素子４０では、受光センサ部の表面のＰ型（Ｐ＋）の正電荷蓄積領域１４に電圧φＶを印加することが可能な構成となっている。
また、トレンチ素子分離層２０には電極が埋め込まれていない。このトレンチ素子分離層２０の周囲には、Ｐ層２１が比較的薄く形成されている。
その他の構成は図１に示した固体撮像素子１０と同様であるので、同一符号を付して重複説明を省略する。
【００６１】
本実施の形態においても、読み出し期間に、電圧φＶとして負電圧を正電荷蓄積領域１４に印加することにより、受光センサ部のポテンシャルを浅くして、受光センサ部とフローティングディフュージョン１６との間の読み出しゲート部において、強い電界（電位勾配）を形成することができる。
その結果、先の実施の形態と同様に、読み出し電圧を低減することができる。
また、受光センサ部のＮ型半導体領域１３のＮ型不純物濃度を濃くして、受光センサ部のポテンシャルを深くすることにより、受光センサ部の取り扱い電荷量を増大することが可能になる。
【００６２】
本実施の形態の構成は、図１に示した先の実施の形態の構成と比較すると、電極２２がない分、トレンチ素子分離層付近の暗電流を抑制する効果が弱まる。
しかし、例えば、暗電流がわずかであり影響がほとんどない場合や、他の暗電流抑制方法を使用することが可能である場合には、本実施の形態の構成を採用してもよい。
【００６３】
なお、上述の各実施の形態では、受光センサ部の電荷蓄積領域がＮ型の半導体領域であり、このＮ型の半導体領域の表面にＰ型の正電荷蓄積領域が形成されて、いわゆる埋め込みフォトダイオード構造が形成された構成であったが、本発明は逆導電型の場合にも同様に適用することができる。
逆導電型の場合には、Ｐ型の電荷蓄積領域の表面にＮ型の半導体領域（負電荷蓄積領域）が形成されて、埋め込みフォトダイオード構造が構成される。
また、図１の固体撮像素子１０と同様にトレンチ素子分離層付近の暗電流を低減するためには、トレンチ素子分離層の周囲にＮ型の半導体領域が形成される。
【００６４】
上述の各実施の形態では、本発明をＣＭＯＳ型固体撮像素子に適用した場合であったが、本発明は、その他の構成の固体撮像素子、例えばＣＣＤ固体撮像素子にも適用することが可能である。
本発明をＣＣＤ固体撮像素子に適用する場合にも、ＣＭＯＳ型固体撮像素子と同様に、例えば、受光センサ部のＮ型の電荷蓄積領域の表面にＰ型の正電荷蓄積領域を形成し、この正電荷蓄積領域に対して、電圧を印加することが可能な構成とする。
そして、読み出し期間において正電荷蓄積領域に負電圧を印加して、受光センサ部のポテンシャルを浅くして、転送レジスタと受光センサ部との間の読み出しゲート部に大きい電位勾配を形成することが可能である。
【００６５】
上述の各実施の形態では、トレンチ素子分離層２０を形成して素子分離を行う構成であったが、本発明は、素子分離を行う構成がトレンチ素子分離層ではない場合にも適用することが可能である。
本発明では、受光センサ部の第１導電型の電荷蓄積領域の表面に、第２導電型の半導体領域が形成された、いわゆる埋め込みフォトダイオード構造を有し、この第２導電型の半導体領域に電圧を印加することが可能な構成の固体撮像素子であれば、同様に適用することが可能である。そして、読み出し期間に受光センサ部の静電ポテンシャルを浅くして、読み出しゲート部において大きい電位勾配を形成することが可能である。
【００６６】
本発明は、上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。
【図面の簡単な説明】
【００６７】
【図１】本発明の一実施の形態の固体撮像装置を構成する固体撮像素子の概略断面図（画素部の断面図）である。
【図２】図１の固体撮像素子の駆動のタイミングチャートである。
【図３】Ａ〜Ｄ  図２に示す駆動を行った場合の受光センサ部及び読み出し領域付近の電位分布の変化を示す図である。
【図４】図１の固体撮像素子の画素部の回路構成図である。
【図５】図１の固体撮像素子の画素部の平面レイアウトを示す図である。
【図６】本発明の他の実施の形態の固体撮像装置を構成する固体撮像素子の概略断面図（画素部の断面図）である。
【図７】トレンチ素子分離構造と埋め込みフォトダイオード構造を採用したＣＭＯＳ型固体撮像素子の概略断面図である。
【図８】画素部が４トランジスタ構造であるＣＭＯＳ型固体撮像素子の平面レイアウトを示す図である。
【符号の説明】
【００６８】
１０，４０  固体撮像素子、１１  基板、１２  Ｐ型の半導体ウエル領域、１３  Ｎ型半導体領域、１４  正電荷蓄積領域、１５  読み出しトランジスタ、１６  フローティングディフュージョン、１７  ゲート絶縁膜、１８  読み出しゲート電極、１９  リセットゲート電極、２０  トレンチ素子分離層、２１  Ｐ型半導体領域、２２  電極、２３  リセットトランジスタ、２４  増幅トランジスタ、２５  アドレス（垂直選択）トランジスタ、２６  垂直信号線、２８  リセットドレイン
【図１】
2005167588.tif 000003
【図２】
2005167588.tif 000004
【図３】
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【図４】
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【図５】
2005167588.tif 000007
【図６】
2005167588.tif 000008
【図７】
2005167588.tif 000009
【図８】
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