(57)【要約】【課題】  相補信号発生回路から出力される相補的な正相信号と逆相信号の各反転タイミングを揃える。【解決手段】  入力信号Ｓ１と同相のインバータ出力信号Ｓ３と、入力信号Ｓ１と逆相のインバータ出力信号Ｓ４とをそれぞれアナログスイッチ６，７の各一方の接続端子に印加し、入力信号Ｓ１と同期したスイッチ信号Ｓ５によって、同時にアナログスイッチ６，７をオンすることによって、これらの各インバータ出力信号を同タイミングで正相信号出力部１２、及び逆相信号出力部１３に伝達する。【選択図】        図１
2005045633.tif 000002
【特許請求の範囲】
【請求項１】
第１の論理値と第２の論理値間で変化する、相補的な正相信号と逆相信号とを出力する相補信号発生回路において、
第１の論理値と第２の論理値間で変化する入力信号に対して、同相の正相中間信号と逆相の逆相中間信号を出力する信号形成部と、
前記入力信号の前記第１の論理値から前記第２の論理値への状態変化に同期して、前記正相中間信号の前記第２の論理値及び前記逆相中間信号の前記第１の論理値を、各々正相信号出力部及び逆相信号出力部に同時に伝達する第１の接続手段と
を有することを特徴とする相補信号発生回路。
【請求項２】
前記入力信号の前記第２の論理値から前記第１の論理値への状態変化に同期して、前記第１の接続手段による前記伝達を解除し、更に、前記正相信号出力部及び前記逆相信号出力部の各状態を、個々に前記第１の論理値及び第２の論理値とする駆動手段を有することを特徴とする請求項１記載の相補信号発生回路。
【請求項３】
前記入力信号の前記第２の論理値から前記第１の論理値への状態変化に同期して、前記第１の接続手段による前記伝達を解除し、更に、前記正相中間信号の前記第１の論理値及び前記逆相中間信号の前記第２の論理値を、各々正相信号出力部及び逆相信号出力部に同時に伝達する第２の接続手段を有することを特徴とする請求項１記載の相補信号発生回路。
【請求項４】
前記第１の論理値が“Ｌ”レベルに相当し、前記第２の論理値が“Ｈ”レベルに相当することを特徴とする請求項１乃至３の何れかに記載の相補信号発生回路。
【請求項５】
前記第１と第２の接続手段が、一対の、並列接続されたＰチャンネル型ＦＥＴとＮチャンネル型ＦＥＴとで構成されたアナログスイッチを有することを特徴とする請求項３記載の相補信号発生回路。
【請求項６】
第１の論理値と第２の論理値間で変化する、相補的な正相信号と逆相信号とを形成する相補信号形成方法であって、
第１の論理値と第２の論理値間で変化する入力信号に対して、同相の正相中間信号と逆相の逆相中間信号を形成し、
前記入力信号の前記変化に同期するタイミングで、前記正相中間信号及び前記逆相中間信号の各論理値を、各々正相信号出力部及び逆相信号出力部に同時に伝達することを特徴とする相補信号形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、相補的な正相信号と逆相信号とを出力する相補信号発生回路及び相補信号形成方法に関する。
【背景技術】
【０００２】
この種の相補信号発生回路として、例えばボルテージフォロアのオフセットをキャンセルするため、その反転入力端子に一端が接続された容量の他端を、非反転入力端子と出力端子との間で切り替えるように接続された複数スイッチを、出力する相補信号で切替えるべく、インバータの入力信号と出力信号とで形成された相補信号を出力するものがあった（例えば、特許文献１参照）。
【０００３】
またこの相補信号発生回路として、入力信号を入力する入力端子と、正相信号及び逆相信号をそれぞれ出力する第１と第２の出力端子とを有し、入力端子と第１の出力端子との間には入力信号のタイミング調整を行う第１の論理回路が接続され、入力端子と第２の出力端子との間にも逆相信号の出力タイミング調整を行う第２の論理回路が接続された構成のものがあった（例えば、特許文献２参照）。
【特許文献１】特開平２００１―１８８６１５号公報（第３頁、図４）
【特許文献２】特開平６―１５２３４６号公報（第３−４頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記した特許文献１のようにインバータを用いた回路では、インバータの入力信号が、その閾値電圧を越えないと信号が伝播されないため、相補信号となるインバータの入力信号と出力信号との間では、反転タイミングがずれてしまう。また、特許文献２の場合にも、反転タイミングがずれた相補信号が出力される点で、特許文献１と同じであった。
【０００５】
以上のように、反転タイミングがずれた相補信号によって、例えば前記したオフセットキャンセル回路を駆動すると、容量による充放電のタイミングが不正確となり、オフセットのキャンセルが正確に行われない等の問題があった。
【０００６】
本発明の目的は、上記した問題点を解決すべく、１周期に２つある反転タイミングの、少なくとも一方の反転タイミングが揃った相補信号を出力する相補信号発生回路を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の相補信号発生回路は、第１の論理値と第２の論理値間で変化する、相補的な正相信号と逆相信号とを出力する相補信号発生回路において、
第１の論理値と第２の論理値間で変化する入力信号に対して、同相の正相中間信号と逆相の逆相中間信号を出力する信号形成部と、前記入力信号の前記第１の論理値から前記第２の論理値への状態変化に同期して、前記正相中間信号の前記第２の論理値及び前記逆相中間信号の前記第１の論理値を、各々正相信号出力部及び逆相信号出力部に同時に伝達する第１の接続手段とを有することを特徴とする。
【０００８】
また、本発明の相補信号形成方法は、第１の論理値と第２の論理値間で変化する、相補的な正相信号と逆相信号とを形成する相補信号形成方法であって、
第１の論理値と第２の論理値間で変化する入力信号に対して、同相の正相中間信号と逆相の逆相中間信号を形成し、前記入力信号の前記変化に同期するタイミングで、前記正相中間信号及び前記逆相中間信号の各論理値を、各々正相信号出力部及び逆相信号出力部に同時に伝達することを特徴とする。
【発明の効果】
【０００９】
本発明によれば、出力される相補信号の一方の立ち上りと他方の立ち下り、或いは一方の立ち下りと他方の立ち上りの少なくもどちらかの各反転タイミングを揃えることができるので、例えば複数のスイッチを相補信号によって同時に切替える回路のためのスイッチ切り替え信号供給手段として好適な相補信号発生回路を提供することができる。
【発明を実施するための最良の形態】
【００１０】
実施の形態１．
図１は、本発明に基づく実施の形態１の相補信号発生回路１の構成を示す回路図である。
【００１１】
同図に示すように、相補信号発生回路１の入力部１１は、インピーダンス変換を兼ねたインバータ２，４の各入力部に接続されると共にＰチャンネル型ＦＥＴ８のゲートに接続されている。インバータ２の出力部は、インバータ３の入力部に接続されると共にＮチャンネル型ＦＥＴ９のゲートに接続されている。
【００１２】
アナログスイッチ６は、並列接続されたＰチャンネル型とＮチャンネル型の一対のＦＥＴで構成され、一方の接続端子にはインバータ３の出力部が接続され、他方の接続端子には相補信号発生回路１の正相信号出力部１２が接続されている。またアナログスイッチ６と同構成アナログスイッチ７の一方の接続端子にはインバータ４の出力部が接続され、他方の接続端子には相補信号発生回路１の逆相信号出力部１３が接続されている。
【００１３】
相補信号発生回路１のスイッチ信号入力部１４は、アナログスイッチ６及び７のＮチャンネル型ＦＥＴの各ゲートに接続されると共に、インバータ５を介してアナログスイッチ６及び７のＰチャンネル型ＦＥＴの各ゲートに接続されている。そして、電源と逆相信号出力部１３間には、Ｐチャンネル型ＦＥＴ８のソースとドレインがそれぞれ接続され、正相信号出力部１２とグランド間にはＮチャンネル型ＦＥＴ９のドレインとソースがそれぞれ接続されている。
【００１４】
尚、アナログスイッチ６及び７が第１の接続手段に相当し、Ｐチャンネル型ＦＥＴ８及びＮチャンネル型ＦＥＴ９が駆動手段に相当する。
【００１５】
以上のように構成された相補信号発生回路１の動作について、その各部における信号波形を示す図２のタイミングチャートを参照しながら、以下に説明する。
【００１６】
図２に示すように、スイッチ信号入力部１４に入力するスイッチ信号Ｓ５は、入力部１１に入力する入力信号Ｓ１に対して、所定時間Ｔｄだけ遅れて立ち上ると共に、所定時間Ｔｄだけ先行して立下がる信号であり、これらの入力信号Ｓ１及びスイッチ信号Ｓ５の形成については、後に詳しく説明する。尚、説明の簡単のため、各素子は、信号反転に同程度の遷移時間を有し、更に、入力の閾値電圧が、相補信号発生回路１の電源電圧Ｖｃの５０パーセント程度とする。
【００１７】
図２のタイミングチャートに示すように、時刻ｔ０の初期状態において、入力信号Ｓ１及びスイッチング信号Ｓ５は共に第１の論理値に相当する“Ｌ”レベルであり、アナログスイッチ６，７は、各々の接続端子間を非導電状態とするオフ状態となっている。また、入力信号Ｓ１が“Ｌ”レベルであるため、インバータ出力信号Ｓ２、Ｓ４が共に第２の論理値に相当する“Ｈ”レベル、インバータ出力信号Ｓ３が“Ｌ”レベルとなっている。更に、Ｐチャンネル型ＦＥＴ８及びＮチャンネル型ＦＥＴ９は、共にオン状態にあるため、正相出力信号Ｓ６及び逆相出力信号Ｓ７は、それぞれ“Ｌ”及び“Ｈ”状態となっている。
【００１８】
その後、時刻ｔ１に入力信号Ｓ１が立ち上ると、遅延時間Ｔ１後の時刻ｔ２にインバータ出力信号Ｓ２、Ｓ４が共に立ち下り、この時刻ｔ２から更に遅延時間Ｔ１だけ遅延した時刻ｔ３にインバータ出力信号Ｓ３が立ち上る。そして、これらの時刻ｔ２、ｔ３に、Ｐチャンネル型ＦＥＴ８及びＮチャンネル型ＦＥＴ９は、それぞれターンオフするため、正相出力端子１２及び逆相出力端子１３はフローティング状態となるが、各アナログスイッチ５，６が依然としてオフ状態のため正相出力信号Ｓ６及び逆相出力信号Ｓ７は、それぞれ“Ｌ”及び“Ｈ”レベル状態を維持する。
【００１９】
そして、インバータ出力信号Ｓ３が“Ｈ”レベルに、且つインバータ出力信号Ｓ４が“Ｌ”レベルに至った後の時刻ｔ４に、入力信号Ｓ１から所定の遅延時間Ｔｄだけ遅れてスイッチ信号Ｓ５が立ち上る。従って、この時刻ｔ４から遅延時間Ｔ１後の時刻ｔ５に、各アナログスイッチ５，６のＮチャンネル型ＦＥＴが同時にターンオンし、更に続いて、Ｐチャンネル型ＦＥＴがターンオンする。このとき、アナログスイッチ６，７は、各々の接続端子間を導電状態とするオン状態となる。
【００２０】
従って、正相出力信号Ｓ６及び逆相出力信号Ｓ７は、各アナログスイッチ５，６のＮチャンネル型ＦＥＴのターンオンに伴って、それぞれ同時に“Ｈ”及び“Ｌ”の各レベルに反転する。
【００２１】
その後、時刻ｔ１１での入力信号Ｓ１の立ち下りに先行する時刻ｔ１０に、スイッチ信号Ｓ５が立ち下ると、各アナログスイッチ５，６は共に再びオフ状態となって、正相出力端子１２及び逆相出力端子１３はフローティング状態となるが、Ｐチャンネル型ＦＥＴ８及びＮチャンネル型ＦＥＴ９が依然としてオフ状態のため、正相出力信号Ｓ６及び逆相出力信号Ｓ７は、それぞれ“Ｈ”及び“Ｌ”の各レベル状態を維持する。
【００２２】
そして、時刻ｔ１１に入力信号Ｓ１が立ち下ると、遅延時間Ｔ１後の時刻ｔ１２にインバータ出力信号Ｓ２，Ｓ４が共に立ち上り、この時刻ｔ１２から更に遅延時間Ｔ１だけ遅延した時刻ｔ１３にインバータ出力信号Ｓ３が立ち下る。そして、これらの時刻ｔ１２及び時刻ｔ１３に、Ｐチャンネル型ＦＥＴ８及びＮチャンネル型ＦＥＴ９が、それぞれターンオンするため、逆相出力信号Ｓ７及び正相出力信号Ｓ６は、Ｐチャンネル型ＦＥＴ８及びＮチャンネル型ＦＥＴ９のターンオンに伴って、それぞれ順次
“Ｈ”及び“Ｌ”の各レベルに反転する。
【００２３】
以後、入力信号Ｓ１及びスイッチング信号Ｓ５が同様の信号反転を繰り返すのに伴って、正相出力信号Ｓ６及び逆相出力信号Ｓ７も同様の信号反転を繰り返す。
【００２４】
尚、出力信号Ｓ１，Ｓ２，Ｓ３，Ｓ４を出力する部分が信号形成部に相当し、インバータ出力信号Ｓ３が正相中間信号に、またインバータ出力信号Ｓ４が逆相中間信号にそれぞれ相当する。
【００２５】
図７は、上記した本実施の形態１の相補信号発生回路１が出力する相補信号Ｓ６，Ｓ７の利用例として、エミッタフォロアのオフセットキャンセル回路を有する電圧回路７１に用いた場合の回路構成を示す回路図で、以下その内容について説明する。
【００２６】
同図中、電圧回路７１は、例えば液晶表示回路において、Ｄ／Ａコンバータでアナログ信号に変換された所定ビットの信号をその入力部７２に入力し、インピーダンス変換して液晶パネルの駆動信号としてその出力部７３から出力するボルテージフォロアとして使用され、その入力部７２は、演算増幅器(以下、オペアンプと称す)７４の非反転入力端子に接続されると共に、アナログスイッチ７５の一方の接続端子に接続されている。オペアンプ７４の出力端子は、電圧回路７１の出力部７３に接続されると共に、アナログスイッチ７６及び７７の各一方の接続端子に接続されている。アナログスイッチ７６の他方の接続端子は、オペアンプ７４の反転入力端子に直接接続されると共に、コンデンサ７８を介してアナログスイッチ７５及び７７の各他方の入力端子に接続されている。
【００２７】
そして、相補信号発生回路１の正相信号出力部１２はアナログスイッチ７５及び７６の各のスイッチ信号入力端子７５ｂ及び７６ｂにそれぞれ接続されると共に、アナログスイッチ７７のスイッチ信号入力端子７７ａに接続されている。そして、相補信号発生回路１の逆相信号出力部１３はアナログスイッチ７５及び７６の各のスイッチ信号入力端子７５ａ及び７６ａにそれぞれ接続されると共に、アナログスイッチ７７のスイッチ信号入力端子７７ｂに接続されている。
【００２８】
ここで、アナログスイッチ７５，７６，７７は、共に同一構成の素子であるため、アナログスイッチ７６を例にとって、その内部構成を説明する。図８は、このアナログスイッチ７６の内部構成を示す回路図である。
【００２９】
同図に示すように、アナログスイッチ７６は、並列接続されたＰチャンネル型とＮチャンネル型のＦＥＴで構成され、各ＦＥＴのソース及びドレインに、それぞれ一対の接続端子の一方及び他方が接続されている。また、スイッチ信号入力端子７６ａは、Ｐチャンネル型ＦＥＴのゲートに接続されると共に、スイッチ信号入力端子７６ｂは、Ｎチャンネル型ＦＥＴのゲートに接続されている。
【００３０】
以上の構成において、図２のタイミングチャートの時刻ｔ１０の状態、即ち正相出力信号Ｓ６が“Ｈ”
レベル、逆相出力信号Ｓ７が“Ｌ”となる第1の期間のとき、アナログスイッチ７７はオフに、またアナログスイッチ７５，７６は共にオンとなり、その間、オペアンプ７４の入出力間のオフセット電圧がコンデンサ７８にチャージされる。一方、タイミングチャートの時刻ｔ０の状態、即ち正相出力信号Ｓ６が“Ｌ”
レベル、逆相出力信号Ｓ７が“Ｈ”となる第２の期間のとき、アナログスイッチ７７はオンに、またアナログスイッチ７５，７６は共にオフとなって、コンデンサ７８にチャージされたオフセットキャンセル分の電荷がオペアンプ７４の反転入力端子に重畳されて帰還される。
【００３１】
以上のように、電圧回路７１がボルテージフォロアとなる第２の期間に、オペアンプ７４の出力端子と反転入力端子間にオフセット分の逆電圧がチャージされたコンデンサ７８を介在させることにより、オフセットを相殺するように動作する。
【００３２】
以上のような電圧回路７１において、例えば、図２のタイミングチャートの時刻ｔ５で発生する正相出力信号Ｓ６の立ち上りと、逆相出力信号Ｓ７の立ち下りのタイミングがずれると、ボルテージフォロアとなる第２の期間にコンデンサ７８にチャージされた電荷が放電し、オフセットがキャンセルされなくなる。一方、時刻ｔ１２、ｔ１３での、逆相出力信号Ｓ７の立ち上り及び正相出力信号Ｓ６の立ち下りのタイミングのずれは、オフセット電圧がコンデンサ７８にチャージされる第1の期間にあるため、僅かな誤差は問題とならない。
【００３３】
以上のように、実施の形態１の相補信号発生回路１によれば、出力される相補信号の一方の立ち上りと他方の立ち下り、或いは一方の立ち下りと他方の立ち上りのどちらかの反転タイミングを揃えることができるので、容量とスイッチを用いてボルテージフォロアのオフセットをキャンセルするオフセットキャンセル回路のスイッチ切替え信号に用いて好適な相補信号を提供することができる。
【００３４】
実施の形態２．
図３は、本発明に基づく実施の形態２の相補信号発生回路２１の構成を示す回路図である。
【００３５】
同図に示すように、相補信号発生回路２１の入力部３１は、インピーダンス変換を兼ねたインバータ２２，２４の各入力部に接続され、インバータ２２の出力部はインバータ２３の入力部に接続されている。インバータ２３の出力部は、並列接続されたＰチャンネル型とＮチャンネル型の一対のＦＥＴで構成されアナログスイッチ２７，２９の各一方の接続端子に接続され、インバータ２４の出力部は同じく並列接続されたＰチャンネル型とＮチャンネル型の一対のＦＥＴで構成されたアナログスイッチ２８，３０の各一方の接続端子に接続されている。
【００３６】
アナログスイッチ２７，２９の各他方の接続端子は共に相補信号発生回路２１の正相信号出力部３２に接続され、アナログスイッチ２８，３０の各他方の接続端子は共に相補信号発生回路２１の逆相信号出力部３３に接続されている。相補信号発生回路２１の第１スイッチ信号入力部３４は、アナログスイッチ２７及び２８のＮチャンネル型ＦＥＴの各ゲートに接続されると共に、インバータ２５を介してアナログスイッチ２７及び２８のＰチャンネル型ＦＥＴの各ゲートに接続されている。そして相補信号発生回路２１の第２スイッチ信号入力部３５は、アナログスイッチ２９及び３０のＮチャンネル型ＦＥＴの各ゲートに接続されると共に、インバータ２６を介してアナログスイッチ２９及び３０のＰチャンネル型ＦＥＴの各ゲートに接続されている。尚、アナログスイッチ２９及び３０が第２の接続手段に相当する。
【００３７】
以上の構成による相補信号発生回路２１の動作を説明する前に、この相補信号発生回路２１の入力部３１に入力する入力信号Ｓ１、第１スイッチ信号入力部３４に入力する第１スイッチ信号Ｓ５及び第２スイッチ信号入力部３５に入力する第２スイッチ信号Ｓ６について説明する。図５は、これらの信号を生成する信号生成回路５１の回路図であり、図６は、この信号生成回路５１の各部における信号波形を示す信号波形図である。
【００３８】
図５に示すように、信号生成回路５１の入力部５２は、ＮＯＲ回路６１の一方の入力端子に接続され、更に遅延回路５３を介して信号生成回路５１の出力部５４に接続されると共に、インバータ５５を介してＮＯＲ回路６０の一方の入力端子に接続されている。ＮＯＲ回路６０の出力端子は、信号生成回路５１の出力部６２に接続されると共に、２つの遅延回路５８，５９を介してＮＯＲ回路６１の他方の入力端子に接続され、ＮＯＲ回路６１の出力端子は、信号生成回路５１の出力部６３に接続されると共に、２つの遅延回路５６，５７を介してＮＯＲ回路６０の他方の入力端子に接続されている。尚、各遅延回路５３，５６，５７，５８，５９は、共に信号遅延時間Ｔｄだけ信号遅延するものとする。
【００３９】
以上の構成において、入力部５２には、図６の波形図に示すように、例えば矩形信号Ｓ０が印加される。このとき、出力部５４からは、矩形信号Ｓ０に対して遅延回路５３によって遅延時間Ｔｄだけ遅延した信号で、前記した図３の相補信号発生回路２１の入力部３１に入力する入力信号Ｓ１が出力される。
【００４０】
時刻ｔ５０における矩形信号Ｓ０の立ち上りで、その反転信号Ｓ１０及び出力部６３から出力され、前記した図３の相補信号発生回路２１の第２スイッチ信号入力部３５に入力する第２スイッチ信号Ｓ６は共に立ち下る。第２スイッチ信号Ｓ６の遅延信号Ｓ１１は、時刻５０から２・Ｔｄだけ遅れた時刻ｔ５１に立ち下り、これによって、出力部６２から出力され、前記した図３の相補信号発生回路２１の第１スイッチ信号入力部３４に入力する第１スイッチ信号Ｓ５が立ち上る。
【００４１】
時刻ｔ５２に矩形信号Ｓ０が立ち下ると、その反転信号Ｓ１０が立ち上るため、第１スイッチ信号Ｓ５が立ち下る。この第１スイッチ信号Ｓ５の遅延信号Ｓ１２は、時刻ｔ５２から２・Ｔｄだけ遅れた時刻ｔ５３に立ち下り、これによって第２スイッチ信号Ｓ６が再び立ち上る。その後、時刻ｔ５４に矩形信号Ｓ０が立ち上り、これによって第２のスイッチ信号Ｓ６は立ち下る。
【００４２】
以上のようにして、矩形信号Ｓ０のレベル変化に同期した入力信号Ｓ１、第１スイッチ信号Ｓ５、及び第２スイッチ信号Ｓ６のレベル変化が繰り返される。結局、第１スイッチ信号Ｓ５は、入力信号Ｓ１の立ち上りから遅延時間Ｔｄ後に立ち上ると共に、入力信号Ｓ１の立ち下り前に遅延時間Ｔｄだけ先行して立ち下る信号波形を有し、一方第２スイッチ信号Ｓ６は、入力信号Ｓ１の立ち下りから遅延時間Ｔｄ後に立ち上ると共に、入力信号Ｓ１の立ち上り前に遅延時間Ｔｄだけ先行して立ち下る信号波形を有する。尚、この入力信号Ｓ１及び第１スイッチ信号Ｓ５は、前記した図１で説明した入力信号Ｓ１及びスイッチ信号Ｓ５に相当する。
【００４３】
以上のようにして形成される入力信号Ｓ１、第１スイッチ信号Ｓ５、及び第２スイッチ信号Ｓ６を入力する相補信号発生回路２１（図３）の動作について、その各部における信号波形を示す図４のタイミングチャートを参照しながら、以下に説明する。
【００４４】
尚、説明の簡単のため、各素子は、信号反転に同程度の遷移時間を有し、更に、入力の閾値電圧が、相補信号発生回路２１の電源電圧Ｖｃの５０パーセント程度とする。
【００４５】
図４のタイミングチャートに示すように、時刻ｔ２０の初期状態において、入力信号Ｓ１、第１スイッチ信号Ｓ５及び第２スイッチ信号Ｓ６は共に“Ｌ”レベルであり、アナログスイッチ２７，２８，２９，３０は、各々の接続端子間が非導電状態となってオフ状態となっている。また、入力信号Ｓ１が“Ｌ”レベルであるため、インバータ出力信号Ｓ１５，Ｓ１６が共に“Ｈ”レベル、インバータ出力Ｓ１７が“Ｌ”レベルとなっている。
【００４６】
このとき、正相出力端子３２及び逆相出力端子３３は、共にフローティング状態であるが、後述するフローティング状態になる前の状態、即ち正相出力信号Ｓ１８が“Ｌ”レベル状態を、また逆相出力信号Ｓ１９が“Ｈ”レベル状態をそれぞれ維持している。
【００４７】
その後、時刻ｔ２１に入力信号Ｓ１が立ち上ると、遅延時間Ｔ１後の時刻ｔ２２にインバータ出力信号Ｓ１５、Ｓ１６が共に立ち下り、この時刻ｔ２２から更に遅延時間Ｔ１だけ遅延した時刻ｔ２３にインバータ出力信号Ｓ１７が立ち上る。そして、インバータ出力信号Ｓ１６が“Ｌ”レベルに、且つインバータ出力信号Ｓ１７が“Ｈ”レベルに至った後の時刻ｔ２４に、入力信号Ｓ１から所定の遅延時間Ｔｄだけ遅れて第１スイッチ信号Ｓ５が立ち上る。従って、この時刻ｔ２４から遅延時間Ｔ１後の時刻ｔ２５に、アナログスイッチ２７，２８のＮチャンネル型ＦＥＴが同時にターンオンし、更に続いて、Ｐチャンネル型ＦＥＴがターンオンする。このとき、アナログスイッチ２７，２８は、各々の接続端子間を導電状態とするオン状態となる。
【００４８】
従って、正相出力信号Ｓ１８及び逆相出力信号Ｓ１９は、アナログスイッチ２７，２８のＮチャンネル型ＦＥＴのターンオンに伴って、それぞれ同時に“Ｈ”及び“Ｌ”の各レベルに反転する。
【００４９】
その後、時刻ｔ３１での入力信号Ｓ１の立ち下りに先行する時刻ｔ３０に、スイッチ信号Ｓ５が立ち下ると、各アナログスイッチ２７，２８は共に再びオフ状態となって、正相出力端子１２及び逆相出力端子１３はフローティング状態となるが、正相出力信号Ｓ１８及び逆相出力信号Ｓ１９は、それぞれ“Ｈ”及び“Ｌ”レベル状態を維持する。
【００５０】
そして、時刻ｔ３１に入力信号Ｓ１が立ち下ると、遅延時間Ｔ１後の時刻ｔ３２にインバータ出力信号Ｓ１５、Ｓ１６が共に立ち上り、この時刻ｔ３２から更に遅延時間Ｔ１だけ遅延した時刻ｔ３３にインバータ出力信号Ｓ１７が立ち下る。そして、インバータ出力信号Ｓ１６が“Ｈ”レベルに、且つインバータ出力信号Ｓ１７が“Ｌ”レベルに至った後の時刻ｔ３４に、入力信号Ｓ１の立ち下りから所定の遅延時間Ｔｄだけ遅れて第２スイッチ信号Ｓ６が立ち上る。従って、この時刻ｔ３４から遅延時間Ｔ１後の時刻ｔ３５に、アナログスイッチ２９，３０のＮチャンネル型ＦＥＴが同時にターンオンし、更に続いて、Ｐチャンネル型ＦＥＴがターンオンする。このとき、アナログスイッチ２９，３０は、各々の接続端子間を導電状態とするオン状態となる。
【００５１】
従って、正相出力信号Ｓ１８及び逆相出力信号Ｓ１９は、アナログスイッチ２９，３０のＮチャンネル型ＦＥＴのターンオンに伴って、それぞれ同時に“Ｌ”及び“Ｈ”の各レベルに反転する。その後、時刻ｔ３６に第２スイッチ信号Ｓ６が、入力信号Ｓ１の立ち上りに先行して立ち下ると、アナログスイッチ２９，３０は再びオフ状態となり、正相出力端子３２及び逆相出力端子３３は、共にフローティング状態となるが、正相出力信号Ｓ１８及び逆相出力信号Ｓ１９は、フローティング状態になる前の状態、即ち
“Ｌ”レベル状態及び“Ｈ”レベル状態をそれぞれ維持する。この状態が前記した時刻ｔ２０の状態に相当し、以後、入力信号Ｓ１のレベル変化に応じて同様の動作が繰り返される。
【００５２】
以上の相補信号発生回路２１は、例えば、前記した電圧回路７１(図７)のスイッチ信号供給回路として、同図の相補信号発生回路１に代えて使用され、この場合、正相出力信号Ｓ６がＳ１８となり、逆相出力信号Ｓ７がＳ１９となる。
【００５３】
以上のように、実施の形態２の相補信号発生回路によれば、出力される相補信号の一方の立ち上りと他方の立ち下り、或いは一方の立ち下りと他方の立ち上りの両方の反転タイミングを揃えることができるので、例えば図７に示すような、複数のスイッチを相補信号によって同時に切替える回路のスイッチ切り替え信号供給回路として用いることにより、常にスイッチの切替えタイミングの揃った回路動作を可能とすることができる。
【００５４】
尚、上記した実施の形態では、スイッチング素子としてＭＯＳＦＥＴを用いて説明したが、これに限定されるものではなく、双方向へ電流を流せる素子であれば良いなど種々の態様を取りえるものである。
【図面の簡単な説明】
【００５５】
【図１】本発明に基づく実施の形態１の相補信号発生回路１の構成を示す回路図である。
【図２】相補信号発生回路１の各部における信号波形を示すタイミングチャートである。
【図３】本発明に基づく実施の形態２の相補信号発生回路２１の構成を示す回路図である。
【図４】相補信号発生回路２１の各部における信号波形を示すタイミングチャートである。
【図５】入力信号Ｓ１、第１スイッチ信号Ｓ５及び第２スイッチ信号Ｓ６を生成する信号生成回路５１の回路図である。
【図６】信号生成回路５１の各部における信号波形を示す信号波形図である。
【図７】相補信号発生回路１が出力する相補信号Ｓ６，Ｓ７を、電圧回路７１に用いた場合の回路構成を示す回路図である。
【図８】電圧回路７１のアナログスイッチ７６の内部構成を示す回路図である。
【符号の説明】
【００５６】
１  相補信号発生回路、  ２，３，４，５  インバータ、  ６，７  アナログスイッチ、  ８  Ｐチャンネル型ＦＥＴ、  ９  Ｎチャンネル型ＦＥＴ、  １１  入力部、  １２  正相信号出力部、  １３  逆相信号出力部、  １４  スイッチ信号入力部、  ２１  相補信号発生回路、  ２２，２３，２４，２５，２６  インバータ、  ２７，２８，２９，３０  アナログスイッチ、  ３１  入力部、  ３２  正相信号出力部、  ３３  逆相信号出力部、  ３４  第１スイッチ信号入力部、  ３５  第２スイッチ信号入力部、  ５１  信号生成回路、  ５２  入力部、  ５３，５６，５７，５８，５９  遅延回路、  ５４，６２，６３  出力部、  ６０，６１  ＮＯＲ回路、  ７１  電圧回路、  ７２  入力部、  ７３  出力部、  ７４  オペアンプ、  ７５，７６，７７  アナログスイッチ、  ７８  コンデンサ。
【図１】
2005045633.tif 000003
【図２】
2005045633.tif 000004
【図３】
2005045633.tif 000005
【図４】
2005045633.tif 000006
【図５】
2005045633.tif 000007
【図６】
2005045633.tif 000008
【図７】
2005045633.tif 000009
【図８】
2005045633.tif 000010