(57)【要約】【課題】  データ保持特性の良好な不揮発性メモリおよびその製造技術を提供する。【解決手段】  ゲート電極７Ａ、平面でｐ型ウエル４とｎ型ウエル５とが離間している領域で開孔し、素子分離溝２内の酸化シリコン膜３に達するコンタクトホール１７、コンタクトホール１７内に配置されたプラグ２２、およびプラグ２２と電気的に接続する配線２５を形成することにより、プラグ２２およびプラグ２２と接続する配線２５を浮遊ゲート電極とし、ゲート電極７Ａをコントロールゲート電極とし、プラグ２２下の膜厚の厚い酸化シリコン膜３をトンネル絶縁膜とする不揮発性記憶素子を形成する。【選択図】  図１５
2005340297.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性記憶素子を備えた半導体装置であって、
半導体基板の主面に形成された第１導電型の第１ウエルおよび第２導電型の第２ウエルと、
前記半導体基板の前記主面上にて素子分離領域を形成する第１絶縁膜と、
前記第１絶縁膜上にてパターニングされた第１導電性膜と、
前記第１導電性膜上に第２絶縁膜を介して配置され、前記第２絶縁膜上にてパターニングされた第２導電性膜とを有し、
前記第１絶縁膜は前記不揮発性記憶素子のトンネル絶縁膜であることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１導電性膜および前記第２導電性膜を容量電極とし、前記第２絶縁膜を容量絶縁膜とする容量素子を有することを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記第２導電性膜は、さらに前記第２絶縁膜に前記第１絶縁膜に達するように形成された第１孔部内に配置され、
前記第１孔部は、平面で前記第１ウエルと前記第２ウエルとの間の第１領域上に配置され、
前記第２導電性膜は、前記不揮発性記憶素子の浮遊ゲート電極であり、
前記第１導電性膜は、前記不揮発性記憶素子の制御ゲート電極であることを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記第２導電性膜は、前記第１導電性膜の側面および上面を囲むように配置されていることを特徴とする半導体装置。
【請求項５】
請求項３記載の半導体装置において、
前記第１孔部下において、前記第１絶縁膜の膜厚は他の領域より薄いことを特徴とする半導体装置。
【請求項６】
請求項３記載の半導体装置において、
前記不揮発性記憶素子の書き込み動作時においては、前記第２導電性膜に３０Ｖ以上の電圧が印加され、
前記不揮発性記憶素子の読み出し動作時においては、未書き込み時における前記不揮発性記憶素子のしきい値電圧より大きく、かつ約１０Ｖ以下の電圧が前記第２導電性膜に印加されることを特徴とする半導体装置。
【請求項７】
請求項２記載の半導体装置において、
前記第１導電性膜の一部は、平面で前記第１ウエルと前記第２ウエルとの間の第１領域上に配置され、
前記第１導電性膜は、前記不揮発性記憶素子の浮遊ゲート電極であり、
前記第２導電性膜は、前記不揮発性記憶素子の制御ゲート電極であることを特徴とする半導体装置。
【請求項８】
請求項７記載の半導体装置において、
前記第２導電性膜は、前記第１導電性膜の側面および上面を囲むように配置されていることを特徴とする半導体装置。
【請求項９】
請求項８記載の半導体装置において、
前記第２導電性膜は、さらに前記第２絶縁膜に前記第１絶縁膜に達するように形成された第１孔部内に配置されていることを特徴とする半導体装置。
【請求項１０】
請求項７記載の半導体装置において、
前記不揮発性記憶素子の書き込み動作時においては、前記第１導電性膜に３０Ｖ以上の電圧が印加され、
前記不揮発性記憶素子の読み出し動作時においては、未書き込み時における前記不揮発性記憶素子のしきい値電圧より大きく、かつ約１０Ｖ以下の第１電圧が前記第１導電性膜に印加されることを特徴とする半導体装置。
【請求項１１】
請求項２記載の半導体装置において、
互いの制御ゲート電極が並列接続された複数の前記不揮発性記憶素子が１ビットのメモリセルを形成することを特徴とする半導体装置。
【請求項１２】
請求項２記載の半導体装置において、
前記不揮発性記憶素子は、データの書き込みおよび消去に用いる第１不揮発性記憶素子と、前記データの読み出しに用いる第２不揮発性記憶素子とから形成され、
前記第１不揮発性記憶素子の第１制御ゲート電極と、前記第２不揮発性記憶素子の第２制御ゲート電極とは、並列に接続されていることを特徴とする半導体装置。
【請求項１３】
請求項１１記載の半導体装置において、
複数の前記不揮発性記憶素子を有し、
複数の前記不揮発性記憶素子における複数の第１不揮発性記憶素子のドレインは、それぞれ並列に接続され、
複数の前記不揮発性記憶素子における複数の第２不揮発性記憶素子のドレインは、それぞれ並列に接続されていることを特徴とする半導体装置。
【請求項１４】
不揮発性記憶素子を備えた半導体装置の製造方法であって、
（ａ）半導体基板の主面に素子分離領域となる第１絶縁膜を形成する工程、
（ｂ）前記半導体基板の前記主面に第１導電型の第１ウエルおよび第２導電型の第２ウエルを形成する工程、
（ｃ）前記半導体基板の前記主面上に第１導電性膜を形成し、前記第１導電性膜を前記第１絶縁膜上に残るようにパターニングする工程、
（ｄ）前記第１導電性膜の存在下で、前記半導体基板の前記主面上に第２絶縁膜を形成する工程、
（ｅ）前記第２絶縁膜をエッチングし、前記第２絶縁膜に前記第１絶縁膜に達する第１孔部を形成する工程、
（ｆ）前記第１孔部内および前記第２絶縁膜上に第２導電性膜を形成し、前記第２導電性膜をパターニングする工程、
を含み、
前記第１ウエルと前記第２ウエルとは、前記第１絶縁膜の下部の第１領域で離間するように形成することを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１４記載の半導体装置の製造方法において、
前記第１孔部は、前記第１領域上に形成することを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１５記載の半導体装置の製造方法において、
前記（ｅ）工程においては、前記第１孔部下の前記第１絶縁膜が他の領域の前記第１絶縁膜より薄くなるようにオーバーエッチングを施すことを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１４記載の半導体装置の製造方法において、
前記（ｃ）工程においては、前記第１導電性膜を前記第１領域上に残るようにパターニングすることを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１４記載の半導体装置の製造方法において、
前記第２導電性膜は、前記第１導電性膜の側面および上面を囲むようにパターニングすることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、電気的一括消去型ＥＥＰＲＯＭ（Electric Erasable Programmable Read Only Memory；以下、フラッシュメモリと記す）などの不揮発性メモリを有する半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
たとえば、相補型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を形成する製造工程に他の工程を追加することなく不揮発性メモリを形成する技術がある（たとえば、特許文献１および特許文献２参照）。
【０００３】
また、高耐圧ＭＩＳＦＥＴのゲート絶縁膜として、素子分離領域を形成するフィールド絶縁膜を用いる技術がある（たとえば特許文献３参照）。
【特許文献１】特開平９−３６２６１号公報
【特許文献２】特開２００１−２５７３２４号公報
【特許文献３】特開平１１−１７７０９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明者は、相補型ＭＩＳＦＥＴを形成する製造工程に他の工程を追加することなく不揮発性メモリを形成する技術について検討している。その中で、本発明者は、以下のような課題を見出した。
【０００５】
すなわち、相補型ＭＩＳＦＥＴと不揮発性メモリとが同一半導体基板上に混在する半導体装置においては、不揮発性メモリの製造工程を相補型ＭＩＳＦＥＴの製造工程と完全に互換性を持たせるために、不揮発性メモリの浮遊ゲート電極と半導体基板との間のトンネル絶縁膜は、相補型ＭＩＳＦＥＴにおけるゲート絶縁膜と同じ絶縁膜を用いる。相補型ＭＩＳＦＥＴについてはより微細に形成することが進められていることから、ゲート絶縁膜についても薄膜化が進み、ゲート絶縁膜の薄膜化に伴ってトンネル絶縁膜の薄膜化も進むことから、不揮発性メモリのデータ保持特性が不足することが予想される。本発明者が検討したところ、たとえば約１０年間のデータ保持特性を保証するためには、トンネル絶縁膜を酸化シリコン膜とした場合には最低で６ｎｍ程度の膜厚とする必要があることがわかった。また、本発明者が検討したところ、ゲート長が約９０ｎｍ以下となる相補型ＭＩＳＦＥＴにおいては、ゲート絶縁膜が厚い場合でも約７ｎｍ以下となり、６ｎｍ程度以下となる場合も予想される。そのため、ゲート絶縁膜が６ｎｍ程度以下となってしまった場合には、トンネル絶縁膜の膜厚を十分に確保できなくなってしまう課題が存在する。
【０００６】
本発明の目的は、データ保持特性の良好な不揮発性メモリおよびその製造技術を提供することにある。
【０００７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００９】
本発明による半導体装置は、
不揮発性記憶素子を備え、
半導体基板の主面に形成された第１導電型の第１ウエルおよび第２導電型の第２ウエルと、
前記半導体基板の前記主面上にて素子分離領域を形成する第１絶縁膜と、
前記第１絶縁膜上にてパターニングされた第１導電性膜と、
前記第１導電性膜上に第２絶縁膜を介して配置され、前記第２絶縁膜上にてパターニングされた第２導電性膜とを有し、
前記第１絶縁膜は前記不揮発性記憶素子のトンネル絶縁膜であるものである。
【００１０】
また、本発明による半導体装置の製造方法は、
不揮発性記憶素子を備えた半導体装置の製造方法であり、
（ａ）半導体基板の主面に素子分離領域となる第１絶縁膜を形成する工程、
（ｂ）前記半導体基板の前記主面に第１導電型の第１ウエルおよび第２導電型の第２ウエルを形成する工程、
（ｃ）前記半導体基板の前記主面上に第１導電性膜を形成し、前記第１導電性膜を前記第１絶縁膜上に残るようにパターニングする工程、
（ｄ）前記第１導電性膜の存在下で、前記半導体基板の前記主面上に第２絶縁膜を形成する工程、
（ｅ）前記第２絶縁膜をエッチングし、前記第２絶縁膜に前記第１絶縁膜に達する第１孔部を形成する工程、
（ｆ）前記第１孔部内および前記第２絶縁膜上に第２導電性膜を形成し、前記第２導電性膜をパターニングする工程、
を含み、
前記第１ウエルと前記第２ウエルとは、前記第１絶縁膜の下部の第１領域で離間するように形成するものである。
【発明の効果】
【００１１】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１２】
すなわち、データ保持特性の良好な不揮発性メモリを製造することが可能となる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１４】
（実施の形態１）
本実施の形態１の半導体装置は、たとえば不揮発性メモリを有するものである。この本実施の形態１の不揮発性メモリの構造について、図１〜図１７を用いてその製造工程と共に説明する。図１〜図１７における各断面図において、符号Ａを付した部分は対応する平面図中のＡ−Ａ線に沿った断面を示している。
【００１５】
まず、図１および図２に示すように、たとえばｐ型の単結晶シリコンからなる半導体基板（以下、単に基板と記す）１の主面の素子分離領域に深さ２５０μｍ〜３５０μｍ程度の素子分離溝（素子分離領域）２を形成する。素子分離溝２を形成するには、たとえば基板１の主面をドライエッチングして溝を形成し、続いてこの溝の内部を含む基板１上にＣＶＤ（Chemical Vapor Deposition）法で酸化シリコン膜（第１絶縁膜）３などの絶縁膜を堆積した後、溝の外部の不要な酸化シリコン膜３を化学的機械研磨(Chemical Mechanical Polishing;ＣＭＰ)法で研磨、除去することによって、溝の内部に酸化シリコン膜３を残す。この素子分離溝２を形成することにより、基板１の主面には、素子分離溝２によって周囲を規定された活性領域Ｌが形成される。すなわち、本実施の形態１に記載されている不揮発性メモリ領域以外の領域、たとえば、論理演算回路等を構成する相補型ＭＩＳＦＥＴが形成される領域においては、上記の酸化シリコン膜３は素子分離領域として機能している。
【００１６】
次に、たとえば基板１の一部にｎ型（第１導電型）の不純物（たとえばＰ（リン））をイオン注入し、他の一部にｐ型（第２導電型）の不純物（たとえばＢ（ホウ素））をイオン注入した後、基板１を熱処理してこれらの不純物を基板１中に拡散させることにより、基板１の主面にｐ型ウエル（第２ウエル）４およびｎ型ウエル（第１ウエル）５を形成する。図１中において、ｐ型ウエル４およびｎ型ウエル５については外縁部のみを点線にて図示している。この時、酸化シリコン膜３下において、本実施の形態１の不揮発性メモリを形成する不揮発性記憶素子のチャネルとなる部分では、不揮発性記憶素子のしきい値電圧を下げるために、ｐ型ウエル４とｎ型ウエル５とが離間するようにする。また、図１のＹ方向（紙面上下方向）のＡ−Ａ断面（ｎチャネル型ＭＩＳＦＥＴＱｎのゲート幅方向における断面）を見ると、図２ではｐ型ウェル４が酸化シリコン膜３の下まで形成されているが、図１では説明の簡略化の為、その図示を省略している。なお、このＹ方向のＡ−Ａ断面における酸化シリコン膜３の下に形成されたｐ型ウェル４は、後述に記載するコントロールゲート電極７Ａと半導体基板１間に発生する寄生ＭＯＳ容量を抑制するために形成されているものである。
【００１７】
なお、本実施の形態１では、上記素子分離溝２によって活性領域を規定する例について説明したが、素子分離溝２の代わりに図３に示すようなフィールド絶縁膜３Ａを形成して、活性領域を規定してもよい。このようなフィールド絶縁膜３Ａは、活性領域となる基板１の表面に耐酸化膜である窒化シリコン膜パターンを形成し、基板１の表面を熱酸化する、いわゆるＬＯＣＯＳ（Local Oxidation of Silicon）法によって形成することが可能である。また、以降の本実施の形態１においては、素子分離溝２によって活性領域を規定した場合の断面図を用いて説明を進める。
【００１８】
次に、図４に示すように、基板１を熱酸化してｐ型ウエル４およびｎ型ウエル５のそれぞれの表面に、たとえば酸化シリコンからなるゲート絶縁膜６を形成する。続いて、たとえばＣＶＤ法でゲート絶縁膜６上に第１導電膜として多結晶シリコン膜７を堆積する。
【００１９】
次に、図５および図６に示すように、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜（図示は省略）をマスクとしたドライエッチングにより多結晶シリコン膜７をパターニングし、ゲート電極（第１導電性膜）７Ａを形成する。また、そのパターニングにより、ゲート電極７Ａは、たとえば平面櫛歯状となるようにする。このゲート電極７Ａは、本実施の形態１の不揮発性メモリを形成する不揮発性記憶素子のコントロールゲート電極となる。このようにコントロール電極７Ａを平面櫛歯状にすることにより、コントロール電極７Ａと浮遊ゲート電極とのカップリング容量を大きく設定することができる。
【００２０】
次に、図７に示すように、活性領域Ｌのｎ型ウエル５にｎ型の不純物としてリンまたはヒ素をイオン注入することによって、高濃度のｎ+型半導体領域１０を形成する。続いて、図８に示すように、基板１上にＣＶＤ法で酸化シリコン膜を堆積した後、その酸化シリコン膜を異方的にエッチングすることにより、ゲート電極７Ａの側壁にサイドウォールスペーサ１２を形成する。続いて、図９に示すように、たとえば基板１上にスパッタリング法でＣｏ（コバルト）膜を堆積する。続いて、基板１を熱処理してＣｏ膜とゲート電極７Ａとの界面、およびＣｏ膜とｎ+型半導体領域１０との界面にシリサイド反応を生じさせた後、未反応のＣｏ膜をエッチングで除去する。ゲート電極７Ａの表面と、ｎ+型半導体領域１０の表面とにシリサイド層１３が形成される。本実施の形態１では、Ｃｏ膜を用いてシリサイド層１３を形成する場合について説明したが、Ｃｏ膜の代わりにＴｉ（チタン）膜またはＮｉ（ニッケル）膜などを用いてシリサイド層を形成してもよい。
【００２１】
次に、図１０および図１１に示すように、上記ゲート電極７Ａを覆う絶縁膜として、たとえばＣＶＤ法で酸化シリコン膜１５を堆積し、続いて化学的機械研磨法で酸化シリコン膜１５の表面を平坦化する。
【００２２】
続いて、フォトレジスト膜をマスクにして上記酸化シリコン膜（第２絶縁膜）１５をドライエッチングすることにより、ｎ+型半導体領域１０の表面のシリサイド層１３に達するコンタクトホール１６、素子分離溝２内の酸化シリコン膜３に達するコンタクトホール１７、１８およびゲート電極７Ａの表面のシリサイド層１３に達するコンタクトホール１９を形成する。コンタクトホール（第１孔部）１７については、平面でｐ型ウエル４とｎ型ウエル５とが離間している領域（第１領域）で開孔するようにする。これらコンタクトホール１６〜１９を開孔する際には、酸化シリコン膜１５をエッチングした後もオーバーエッチングを施すことにより、コンタクトホール１７、１８下の酸化シリコン膜３も所定量エッチングし、コンタクトホール１７、１８下の酸化シリコン膜３の膜厚が１５０μｍ程度となるようにする。また、図１２に示すように、コンタクトホール１８は、平面櫛歯状となっているゲート電極７Ａ間で複数個所に開孔してもよい。
【００２３】
次に、図１３に示すように、コンタクトホール１６〜１９の内部にそれぞれプラグ２１〜２４（プラグ２３については図１３中での図示は省略）を形成する。プラグ２１〜２４を形成するには、たとえばコンタクトホール２１〜２４の内部を含む酸化シリコン膜１５上にスパッタリング法でＴｉ（チタン）膜およびＴｉＮ（窒化チタン）膜を堆積し、続いてＣＶＤ法でＴｉＮ膜および金属膜としてＷ（タングステン）膜を堆積した後、コンタクトホール１６〜１９の外部のＷ膜、ＴｉＮ膜およびＴｉ膜を化学的機械研磨法によって除去する。ここまでの工程により、プラグ（第２導電性膜）２２をゲート電極とし、ｎ型ウエル５をソース、ドレインとし、酸化シリコン膜３をゲート絶縁膜とし、プラグ２２下において２つのｎ型ウエル５が離間した領域をチャネルとするｎチャネル型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を形成することができる。
【００２４】
次に、図１４および図１５に示すように、酸化シリコン膜１５およびプラグ２１〜２４上に複数の配線２５を形成する。配線２５を形成するには、たとえば酸化シリコン膜１５上にＴｉ膜、Ａｌ（アルミニウム）合金膜およびＴｉＮ膜をスパッタリング法により順次堆積し、続いてフォトレジスト膜をマスクとしたドライエッチングによりそのＴｉ膜、Ａｌ合金膜およびＴｉＮ膜をパターニングする。この配線２５を形成することにより、プラグ２２およびプラグ２２と接続する配線（第２導電性膜）２５を浮遊ゲート電極とし、ゲート電極７Ａをコントロールゲート電極（制御ゲート電極）とし、酸化シリコン膜１５を浮遊ゲート電極−コントロール電極間の容量絶縁膜とし、プラグ２２下の酸化シリコン膜３をトンネル絶縁膜とする不揮発性記憶素子を形成することができる。すなわち、膜厚の厚い酸化シリコン膜３をトンネル絶縁膜とする不揮発性記憶素子を形成できるので、データ保持特性の良好な不揮発性メモリを実現でき、たとえば約５０年間以上のデータ保持特性を保証することが可能となる。また、配線２５およびゲート電極７Ａを容量電極とし、酸化シリコン膜１５を容量絶縁膜とする容量Ｃ１と、プラグ２３、プラグ２２およびゲート電極７Ａを容量電極とし、酸化シリコン膜１５を容量絶縁膜とする容量Ｃ２とを形成することができる。また、ゲート電極７Ａを平面櫛歯状に形成しているため、プラグ２３（浮遊ゲート電極）とゲート電極７Ａ（コントロールゲート電極）との間のカップリング容量Ｃ２を大きく設定することが可能となっている。
【００２５】
前述したように、プラグ２２が形成されたコンタクトホール１７は、酸化シリコン膜３を所定量エッチング（オーバーエッチング）することによって形成されていることから、プラグ２２下の酸化シリコン膜３の膜厚は他の領域の酸化シリコン膜３の膜厚よりも薄くなっている。プラグ２２下の酸化シリコン膜３を所定量エッチングしなかった場合には、膜厚の厚い酸化シリコン膜３がゲート絶縁膜となることから、前記ｎチャネル型ＭＩＳＦＥＴをオンまたはオフさせるにはコントロールゲート電極となるゲート電極７Ａに大きな電圧（約２０Ｖ以上）を印加する必要があるが、本実施の形態１によれば、プラグ２２下の酸化シリコン膜３の膜厚が薄くなっている分だけ小さい電圧（約１５Ｖ以上）でよい。
【００２６】
ここで、図１６は、本実施の形態１の不揮発性記憶素子の等価回路図である。図１６中において、容量Ｃの容量値は、上記容量Ｃ１の容量値と容量Ｃ２の容量値との和となる。また、ｎチャネル型ＭＩＳＦＥＴＱｎは、前述のプラグ２２をゲート電極とし、ｎ型ウエル５をソース、ドレインとするｎチャネル型ＭＩＳＦＥＴである。ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極（プラグ２２）と基板１との間にも容量Ｃ３が形成され、容量Ｃと容量Ｃ３は直列接続されていることから、容量Ｃの容量値が容量Ｃ３の容量値のＸ倍（Ｘは任意の数）とすると、容量Ｃに印加される電圧は、容量Ｃ３に印加される電圧の１／Ｘとなる。言い換えれば、容量Ｃの容量値を大きくするほど、容量Ｃ３（ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極（プラグ２２））に印加される電圧を大きくすることができる。それにより、ｎチャネル型ＭＩＳＦＥＴＱｎの動作速度を向上することが可能となる。前述したように、本実施の形態１においては、ゲート電極７Ａを平面櫛歯状とし、その平面櫛歯状のゲート電極７Ａ間に酸化シリコン膜３に達するコンタクトホール１８を開孔し、そのコンタクトホール１８内にプラグ２３を形成している。それにより、容量Ｃを形成する容量電極を十分に大きく確保することが可能となるので、容量Ｃの容量値を十分に大きく確保することが可能となる。
【００２７】
次に、図１６および図１７を用いて本実施の形態１の不揮発性記憶素子におけるデータの書き込み動作および読み出し動作について説明する。
【００２８】
まず、書き込み動作について説明する。データ書き込み時においては、ドレインに電圧Ｖｄを印加した状態で、コントロールゲート（ゲート電極７Ａ）に電圧Ｖｃｄを印加し、ｎチャネル型ＭＩＳＦＥＴＱｎのソース・ドレイン間に電流を流す。このときドレイン端で発生するホットキャリアは、ＭＩＳＦＥＴＱｎのゲート絶縁膜を突き抜け、浮遊ゲート電極（プラグ２２およびプラグ２２と接続する配線２５）に蓄積される。このときＶｃｄは、浮遊ゲート電極にキャリアが蓄積されている時のｎチャネル型ＭＩＳＦＥＴＱｎのしきい値電圧（約１０Ｖ）より大きなバイアス、たとえば約３０Ｖ以上とする必要がある。また、ドレインに印加する電圧Ｖｄを、たとえば１０Ｖ程度まで高めることによってホットキャリアの発生効率を向上できるので、書き込み速度を向上することが可能となる。
【００２９】
次に、読み出し動作について説明する。データ読み出し時においては、未書き込み時（浮遊ゲート電極にホットキャリアが蓄積されていない（中性状態）時）のｎチャネル型ＭＩＳＦＥＴＱｎのしきい値電圧（５Ｖ〜６Ｖ程度）よりやや大きなバイアス、たとえば約１０Ｖの電圧Ｖｃｄを印加し、ドレインには５Ｖ程度の電圧Ｖｄを印加してソース・ドレイン間に流れる電流をモニタする。この時、データ消去状態（中性状態）ならばｎチャネル型ＭＩＳＦＥＴＱｎがオンとなり、ソース・ドレイン間に電流が流れる。一方、データ書き込み状態（浮遊ゲート電極にホットキャリアが蓄積されている状態）ならば、ｎチャネル型ＭＩＳＦＥＴＱｎのしきい値電圧が電圧Ｖｃｄより大きくなり、ｎチャネル型ＭＩＳＦＥＴＱｎがオンとならず、ソース・ドレイン間に電流は流れない。これにより、データ書き込み状態もしくはデータ消去状態の判別を行う。
【００３０】
上記の本実施の形態１の不揮発性記憶素子から形成される不揮発性メモリの用途として、冗長構成によるＤＲＡＭ（Dynamic Random Access Memory）の不良メモリセルの救済を例示することができる。この時、本実施の形態１の不揮発性記憶素子から形成されたメモリセルは単位情報セルとなり、この単位情報セルが複数個集まり、複数個の単位情報セルの不揮発性記憶素子に対する電気的なプログラム回路が形成され、複数個の単位情報セルが被救済回路に対する救済情報の記憶回路となる。これにより、不良救済の信頼性を高くすることができる。また、液晶表示用駆動回路素子（ＬＣＤドライバ）に救済回路として搭載することも可能である。
【００３１】
また、上記被救済回路に対する別の救済情報記憶回路として、ヒューズ素子の溶断状態に応じて救済情報を記憶するヒューズプログラム回路を更に設けてもよい。ウエハ段階で検出された不良に対する救済をヒューズプログラム回路で行い、バーンイン後に検出された不良に対して上記の電気的なプログラム回路を用いる事により、救済効率を上げることができる。
【００３２】
また、本実施の形態１の不揮発性記憶素子から形成される不揮発性メモリの他の用途として、ＬＣＤ（Liquid Crystal Display）の輝度等の階調調整に用いることを例示できる。
【００３３】
（実施の形態２）
次に、本実施の形態２の半導体装置について説明する。本実施の形態２の半導体装置は、前記実施の形態１の半導体装置と同様に不揮発性メモリを有するものである。また、本実施の形態２の半導体装置の製造工程は、前記実施の形態１の半導体装置の製造工程とほぼ同様であるので、本実施の形態２においては、その製造工程についての説明は省略する。
【００３４】
図１８は、本実施の形態２の半導体装置の要部平面図であり、図１９は、図１８中のＡ−Ａ線に沿った断面を示したものである。本実施の形態２は、複数の配線２５の平面パターンに起因してコンタクトホール１７（図１４参照）を所望の開孔形状（開孔面積）で形成できない場合に対応したものである。前記実施の形態１においては、コンタクトホール１７を平面で長方形となるようなパターンで開口したが（図１４参照）、コンタクトホール１７開口時に、エッチバックもしくはダマシンプロセス等でコンタクトホール１７内に導電性材料を埋めるプロセスを用いる場合、コンタクトホール１７の形状が特定形状、たとえば平面で正方形となるようなパターンしか許されない場合には、所望の開孔面積を確保できなくなる不具合が懸念される。そこで、本実施の形態２では、コンタクトホール１７およびプラグ２２を省略し、平面櫛歯状のゲート電極７Ａの一部を前記実施の形態１にてコンタクトホール１７が開孔されていた領域まで延長することにより、ゲート電極７Ａを浮遊ゲート電極とし、前記実施の形態１において浮遊ゲート電極となっていた配線２５をコントロールゲート電極としたものである。また、前記実施の形態１においてゲート電極７Ａと電気的に接続していたプラグ２４および配線２５についても省略している。それにより、前記実施の形態１で示したコンタクトホール１７が所望の開孔形状（開孔面積）で形成できない場合でも、所望の不揮発性記憶素子を形成することが可能となる。
【００３５】
上記のような本実施の形態２によっても、前記実施の形態１と同様の効果を得ることができる。
【００３６】
（実施の形態３）
次に、本実施の形態３について説明する。
【００３７】
図２０は、本発明の実施の形態３である半導体装置が有する不揮発性記憶素子の要部回路図である。図２０に示すように、本実施の形態３では、２つの不揮発性記憶素子で１ビットの不揮発性メモリセルを形成したものであり、２つのコントロールゲートを並列に接続して２つの不揮発性記憶素子に同じデータを書き込めるようにしたものである。データの読み出しについては、各不揮発性記憶素子の論理和を取るようにしている。また、本実施の形態３の不揮発性記憶素子の構造は、前記実施の形態１の不揮発性記憶素子の構造もしくは前記実施の形態２の不揮発性記憶素子のどちらであってもよい。このような構造とすることにより、２つの不揮発性記憶素子の一方に不良が発生し、書き込んだデータが揮発してしまった場合でも、他方の不揮発性記憶素子が正常であればデータを読み出すことができる。それにより、本実施の形態３の半導体装置の信頼性を向上することが可能となる。
【００３８】
（実施の形態４）
次に、本実施の形態４について説明する。
【００３９】
図２１は、本発明の実施の形態４である半導体装置が有する不揮発性記憶素子の要部回路図である。図２１に示すように、本実施の形態４では、前記実施の形態３で示した構造に加えて、ｎチャネル型ＭＩＳＦＥＴＱｎ（図２０参照）を書き込み（消去）用のｎチャネル型ＭＩＳＦＥＴＱｎＷと読み出し用のｎチャネル型ＭＩＳＦＥＴＱｎＲとに用途別に分割し、それぞれを配置することにより、データの書き込みおよび消去に用いる第１不揮発性記憶素子と、データの読み出しに用いる第２不揮発性記憶素子とから１ビット分の不揮発性記憶素子（不揮発性メモリセル）を形成したものである。書き込み（消去）動作と読み出し動作とを同一のｎチャネル型ＭＩＳＦＥＴＱｎで行う構成では、書き込み（消去）時にｎチャネル型ＭＩＳＦＥＴＱｎに加わるストレスでｎチャネル型ＭＩＳＦＥＴＱｎの特性が劣化し、読み出し動作時にドレイン電流が減少してしまう不具合や、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜のリーク電流が増大し、書き込んだデータが揮発してしまう不具合が懸念される。そこで、本実施の形態４の構造として書き込み（消去）動作と読み出し動作とを別々のｎチャネル型ＭＩＳＦＥＴで行うことにより、そのような不具合を防ぐことが可能となる。
【００４０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００４１】
本発明の半導体装置およびその製造方法は、たとえば不揮発性メモリを有する半導体装置およびその製造工程に適用することができる。
【図面の簡単な説明】
【００４２】
【図１】本発明の実施の形態１である半導体装置の製造方法を説明する要部平面図である。
【図２】本発明の実施の形態１である半導体装置の製造方法を説明する要部断面図である。
【図３】本発明の実施の形態１である半導体装置の製造工程中の要部断面図である。
【図４】図２に続く半導体装置の製造工程中の要部断面図である。
【図５】本発明の実施の形態１である半導体装置の製造工程中の要部平面図である。
【図６】図４に続く半導体装置の製造工程中の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の要部断面図である。
【図１０】本発明の実施の形態１である半導体装置の製造工程中の要部平面図である。
【図１１】図９に続く半導体装置の製造工程中の要部断面図である。
【図１２】本発明の実施の形態１である半導体装置の製造工程中の要部平面図である。
【図１３】図１１に続く半導体装置の製造工程中の要部断面図である。
【図１４】本発明の実施の形態１である半導体装置の製造工程中の要部平面図である。
【図１５】図１３に続く半導体装置の製造工程中の要部断面図である。
【図１６】本発明の実施の形態１である半導体装置に含まれる不揮発性記憶素子の等価回路図である。
【図１７】本発明の実施の形態１である半導体装置が有する不揮発性記憶素子におけるゲート電圧とドレイン電流との関係を示す説明図である。
【図１８】本発明の実施の形態２である半導体装置の要部平面図である。
【図１９】本発明の実施の形態２である半導体装置の要部断面図である。
【図２０】本発明の実施の形態３である半導体装置が有する不揮発性記憶素子の要部回路図である。
【図２１】本発明の実施の形態４である半導体装置が有する不揮発性記憶素子の要部回路図である。
【符号の説明】
【００４３】
１  半導体基板
２  素子分離溝（素子分離領域）
３  酸化シリコン膜（第１絶縁膜）
３Ａ  フィールド絶縁膜
４  ｐ型ウエル（第２ウエル）
５  ｎ型ウエル（第１ウエル）
６  ゲート絶縁膜
７  多結晶シリコン膜
７Ａ  ゲート電極（第１導電性膜）
１０  ｎ+型半導体領域
１２  サイドウォールスペーサ
１３  シリサイド層
１５  酸化シリコン膜（第２絶縁膜）
１６  コンタクトホール
１７  コンタクトホール（第１孔部）
１８  コンタクトホール
１９  コンタクトホール
２１  プラグ
２２  プラグ（第２導電性膜）
２３  プラグ
２４  プラグ
２５  配線（第２導電性膜）
Ｃ１、Ｃ２  容量
Ｌ  活性領域
Ｑｎ  ｎチャネル型ＭＩＳＦＥＴ
ＱｎＲ  ｎチャネル型ＭＩＳＦＥＴ
ＱｎＷ  ｎチャネル型ＭＩＳＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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