(57)【要約】【課題】オン抵抗の低いトレンチゲート型ＭＯＳ  ＦＥＴを提供する。【解決手段】ｎ+型基板１にｎ-型ドリフト領域２、ｐチャネル領域３が順に積層され、ｐチャネル領域３の上面には、ｎ+型ソース領域４とｐ+型ボディ領域５がストライプ状に形成されている。トレンチ７はｐ（ｎ）型チャネル領域３を貫き、ｎ-型ドリフト領域２に達し、ゲート絶縁膜８を介して多結晶シリコンで構成されるゲート９が埋め込まれている。ｎ+型ソース領域４とｐ+型ボディ領域５とは、ｐ（ｎ）型チャネル領域３からソース電極２０まで延在するとともに、トレンチ７を横断する。ゲート９の上面はｐチャネル領域３上面より上に位置し、層間絶縁膜１０は、トレンチ７内にあって、その上面はトレンチ７の開口より下に位置し、ソース電極２０とｎ+型ソース領域４およびｐ+型ボディ領域５とは、それぞれトレンチ７の側壁で電気的接続する。【選択図】図１
2005045123.tif 000002
【特許請求の範囲】
【請求項１】
溝の中にゲート絶縁膜を介して埋め込まれたゲートを複数備えたトレンチゲート型半導体装置であって、
ｎ（ｐ）型半導体基板の上面に形成されたｎ（ｐ）型ドリフト領域と、
前記ｎ（ｐ）型ドリフト領域の上面に形成されたｐ（ｎ）型チャネル領域と、前記ｐ（ｎ）型チャネル領域の上面に形成された電荷伝導領域と、
前記電荷伝導領域の上面に形成されたソース電極と、
前記ゲートと前記ソース電極とを絶縁する層間絶縁膜と、
を備え、
前記溝は、前記電荷伝導領域の上面から前記電荷伝導領域および前記ｐ（ｎ）型チャネル領域を貫き前記ｎ（ｐ）型ドリフト領域に達し、
前記層間絶縁膜は、前記溝内にあって、その上面は前記溝開口より下に位置し、
前記ソース電極は、前記溝の開口部を埋め、前記溝側壁において前記電荷伝導領域と電気的接続をすることを特徴とするトレンチゲート型半導体装置。
【請求項２】
請求項１に記載のトレンチゲート型半導体装置であって、
前記電荷伝導領域は、ｐ（ｎ）型ボディ領域とｎ（ｐ）型ソース領域とから構成され、前記ｐ（ｎ）型ボディ領域とｎ（ｐ）型ソース領域とは、当該電荷伝導層の下面から上面まで延在するとともに前記溝を横断することを特徴とするトレンチゲート型半導体装置。
【請求項３】
請求項２に記載のトレンチゲート型半導体装置であって、
前記ｐ（ｎ）型ボディ領域とｎ（ｐ）型ソース領域は、ストライプ状に形成されていることを特徴とするトレンチゲート型半導体装置。
【請求項４】
請求項１から３のいずれか１項に記載のトレンチゲート型半導体装置であって、
前記溝内に埋まった前記ソース電極の深さをＤとし、前記電荷伝導層の上面における前記隣接するトレンチゲートの間隔をＬとすると、Ｄ＞Ｌであることを特徴とするトレンチゲート型半導体装置。
【請求項５】
請求項１から４のいずれか１項に記載のトレンチゲート型半導体装置であって、
前記溝の側壁は底から開口部に向かって広がるテーパをなすことを特徴とするトレンチゲート型半導体装置。
【請求項６】
溝の中にゲート絶縁膜を介して埋め込まれたゲートを複数備えたトレンチゲート型半導体装置の製造方法であって、
ｎ（ｐ）型半導体基板にｎ（ｐ）型ドリフト領域と、ｐ（ｎ）型チャネル領域と、ｎ（ｐ）型ソース領域[ｐ（ｎ）型ボディ領域]と、を順にエピタキシャル成長する工程と、
前記ｎ（ｐ）型ソース領域[ｐ（ｎ）型ボディ領域]に、当該ｎ（ｐ）型ソース領域[ｐ（ｎ）型ボディ領域]を貫く、ｐ（ｎ）型ボディ領域[ｎ（ｐ）型ソース領域]を形成する工程と、
前記前記ｎ（ｐ）型ソース領域とｐ（ｎ）型ボディ領域をそれぞれ横断する溝を、前記ｐ（ｎ）型チャネル領域を貫き前記ｎ（ｐ）型ドリフト領域に達する深さまで形成する工程と、
前記溝の内壁に絶縁膜を形成する工程と、
前記溝内をｐ（ｎ）型チャネル領域の上面を超える高さまで多結晶シリコンを充填させる工程と、
前記溝内の多結晶シリコン上に層間絶縁膜を堆積させる工程と、
前記層間絶縁膜を、所望の厚みであって、かつ、その上面が前記溝開口部より下となるようにエッチングする工程と、
前記溝の開口部を埋め、前記溝の内壁で前記ｐ（ｎ）型ボディ領域および前記ｎ（ｐ）型ソース領域と電気的接続をする、ソース電極を形成する工程と、
を含むトレンチゲート型半導体装置の製造方法。
【請求項７】
請求項６に記載のトレンチゲート型半導体装置の製造方法であって、
前記ｐ（ｎ）型ボディ領域[ｎ（ｐ）型ソース領域]はストライプ状に形成されることを特徴とするトレンチゲート型半導体装置の製造方法。
【請求項８】
請求項６または７に記載のトレンチゲート型半導体装置の製造方法であって、
前記層間絶縁膜は、前記ｎ（ｐ）型ソース領域[ｐ（ｎ）型ボディ領域]の上面における前記隣接するトレンチゲートの間隔より、前記溝開口から深くエッチングすることを特徴とするトレンチゲート型半導体装置の製造方法。
【請求項９】
請求項６から８のいずれか１項に記載のトレンチゲート型半導体装置の製造方法であって、
前記溝を形成する工程は、エッチングマスクを配して異方性エッチング行う第１のエッチング工程と、
前記エッチングマスクを除去した後、等方性エッチングを行い、当該溝開口部を広げる第２のエッチング工程と、
を含むことを特徴とするトレンチゲート型半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチゲート型半導体装置およびその製造方法、特にオン抵抗の小さいトレンチゲート型ＭＯＳゲートデバイスに関するものである。
【背景技術】
【０００２】
電流を制御する半導体装置は家庭用電化製品から産業用装置の分野まで広く普及している。特に自動車用エレクトロニクスを支える半導体装置として、ＡＢＳ等の油圧バルブ制御、パワーウインドウ等のモータ制御、さらに電気自動車のバッテリ直流電圧を交流に変換するインバータシステム等多くの部分に使用されている。
【０００３】
インバータの高周波化と小型化の要求により、電流制御半導体装置のなかでも、高速スイッチングが可能で、しかも電圧駆動であるため駆動回路を低損失にできるという特徴を有するＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ゲートデバイスが注目されている。ＭＯＳゲートデバイスは、電子または正孔どちらか一方がキャリアとして動作するユニポーラデバイスであるＭＯＳ  ＦＥＴ（Field Effect Transistor）と、電子と正孔がともにキャリアとして動作するバイポーラデバイスであるＩＧＢＴ（Insulated Gate Bipolor Transistor）とに大別できる。ＭＯＳ  ＦＥＴは少数キャリアの蓄積がないため、特に高速性に優れている。
【０００４】
電流制御半導体装置に要求されている課題として、無効電力削減のためのオン抵抗の低減と、信頼性向上のための耐圧の向上がある。オン抵抗とはＭＯＳ  ＦＥＴの最も重要な特性の一つで、ドレインからソースまで、ドレイン電流が流れる素子内のすべての経路を通じた抵抗値を言い、一般にチャネル領域の抵抗（チャネル抵抗）の寄与が大きい。一方、耐圧とはドレイン−ソース間の耐圧を言い、オン抵抗とはトレードオフの関係にあることが知られている。
【０００５】
チャネル抵抗を下げるために、半導体表面から狭く、深い溝（トレンチ）を掘って、その側面にゲートを形成するトレンチゲート構造が開発された。これにより電流経路がトレンチ側壁に３次元的に拡大し、オン抵抗は飛躍的に低減できた。さらに、オン抵抗を下げるために、トレンチゲート間隔を狭め、セル密度を上げて実効的な電流経路の密度を高める構造がとられている。
【０００６】
トレンチに埋め込まれ、チャネルを形成するための電圧を印加するゲート電極と、チャネルに電流を供給するためのソース電極との間には、絶縁をとるための層間絶縁膜が配置される。一般に層間絶縁膜は、基板表面に形成され、所定の領域のみにコンタクトホールを開けて、ソース領域と前記層間絶縁膜上に堆積させるソース電極と電気的接続がとられる。
【０００７】
このコンタクトホールパターン形成のためのフォトリソグラフィーには、基板表面のトレンチ開口と隣接する狭いソース領域にコンタクトホールパターンを合わせるための高い精度が要求される。製造ラインにおけるこの露光マスクの合わせ精度を考慮して、トレンチ−コンタクトホール間の設計寸法には余裕を持たせる必要があり、チャネル抵抗を下げるためにトレンチ間隔を縮小させることに制限があった。
【０００８】
この問題を解消する方法として、トレンチ内のゲート材料を基板表面より奥に押し込め、層間絶縁膜をトレンチ内にのみ配置させ、トレンチ開口部にイオン注入等を行いソース領域を形成した後、ソース電極を堆積させる方法が提案された（例えば、非特許文献１参照）。
【０００９】
この方法によれば、精度の高いマスク合わせを必要とするフォトリソグラフィー工程無しに、所望の絶縁および電気的接続関係を得る構造を実現することができる。
【００１０】
また、同様にトレンチ内のゲート材料を基板表面より奥に押し込め、層間絶縁膜をシリコン基板表面とほぼ共通の平面をなすように形成し、交互に形成されたボディ領域とソース領域とにそれぞれコンタクトホールの形成無しにソース電極と電気的に接続させる構造が提案された（例えば、特許文献１参照）。
【００１１】
【非特許文献１】エイ．フィニー（Ａ．Ｆｉｎｎｅｙ）他、「Recessed Trench MOSFET Process Without Critical Aligments Maskes Very High Densities Possible」、ISPSD'2001、日本、IEEE、２００１年、ｐ．283−286
【特許文献１】特開２０００−２５２４６８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
さらにチャネル抵抗を下げるために、トレンチ間隔を狭めセルピッチを縮小しようとすると、基板表面のソース領域も狭くなる。このため、ソース電極とソース領域との接触面積が減少するため、接触抵抗が増加し、素子全体としてはかえってオン抵抗が上昇してしまうことがあった。
【００１３】
そこで、本発明は上記課題に鑑みてなされたものであり、その目的は、低いオン抵抗を精度の高いマスク合わせを必要とするフォトリソグラフィーなしで実現できるトレンチゲート型半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【００１４】
本発明のトレンチゲート型半導体装置は、溝の中にゲート絶縁膜を介して埋め込まれたゲートを複数備えたトレンチゲート型半導体装置であって、ｎ（ｐ）型半導体基板の上面に形成されたｎ（ｐ）型ドリフト領域と、前記ｎ（ｐ）型ドリフト領域の上面に形成されたｐ（ｎ）型チャネル領域と、前記ｐ（ｎ）型チャネル領域の上面に形成された電荷伝導領域と、前記電荷伝導領域の上面に形成されたソース電極と、前記ゲート電極と前記ソース電極とを絶縁する層間絶縁膜と、を備え、前記溝は、前記電荷伝導領域の上面から前記電荷伝導領域および前記ｐ（ｎ）型チャネル領域を貫き前記ｎ（ｐ）型ドリフト領域に達し、前記層間絶縁膜は、前記溝内にあって、その上面は前記溝開口より下に位置し、前記ソース電極は、前記溝の開口部を埋め、前記溝側壁において前記電荷伝導領域と電気的接続をすることを特徴とする。
【００１５】
この構造によれば、トレンチ側壁で電荷伝導領域とソース電極が電気的接続をするため、トレンチ間隔を狭くしても、接触抵抗の上昇を抑え、オン抵抗を低減することができる。しかも、その製造工程に精度の高いマスク合わせを必要としない。
【００１６】
また、前記電荷伝導領域は、ｐ（ｎ）型ボディ領域とｎ（ｐ）型ソース領域とから構成され、前記ｐ（ｎ）型ボディ領域とｎ（ｐ）型ソース領域とは、当該電荷伝導層の下面から上面まで延在するとともに前記溝を横断することを特徴とすることが好ましい。
【００１７】
この構造によれば、溝側壁でｐ（ｎ）型ボディ領域およびｎ（ｐ）型ソース領域とソース電極とがそれぞれ電気的接続することができる。したがって、チャネル領域の電位が決められるため、ゲート動作が安定すると共に、電流のチャネルにおいてアバランシェ降伏により生じたホールを効率的に引き抜き、アバランシェ破壊耐量を上げることができる。
【００１８】
また、前記溝内に埋まった前記ソース電極の深さをＤとし、前記電荷伝導層の上面における前記隣接するトレンチゲートの間隔をＬとすると、Ｄ＞Ｌであることが好ましい。
【００１９】
この構造によれば、電荷伝導領域とソース電極との電気的接続は主にトレンチ側壁でとられるため、トレンチ間隔を狭くしても、コンタクト抵抗の上昇を抑え、オン抵抗を低減することができる。
【００２０】
また、前記溝の側壁は底から開口部に向かって広がるテーパをなすことが好ましい。
【００２１】
この構造によれば、溝内の奥までゲート材料を十分に充填させることが容易にできる。
【００２２】
また、本発明の方法は、溝の中にゲート絶縁膜を介して埋め込まれたゲートを複数備えたトレンチゲート型半導体装置の製造方法であって、ｎ（ｐ）型半導体基板にｎ（ｐ）型ドリフト領域と、ｐ（ｎ）型チャネル領域と、ｎ（ｐ）型ソース領域[ｐ（ｎ）型ボディ領域]と、を順にエピタキシャル成長する工程と、前記ｎ（ｐ）型ソース領域[ｐ（ｎ）型ボディ領域]に、当該ｎ（ｐ）型ソース領域[ｐ（ｎ）型ボディ領域]を貫く、ｐ（ｎ）型ボディ領域[ｎ（ｐ）型ソース領域]を形成する工程と、前記前記ｎ（ｐ）型ソース領域とｐ（ｎ）型ボディ領域をそれぞれ横断する溝を、前記ｐ（ｎ）型チャネル領域を貫き前記ｎ（ｐ）型ドリフト領域に達する深さまで形成する工程と、前記溝の内壁に絶縁膜を形成する工程と、前記溝内をｐ（ｎ）型チャネル領域の上面を超える高さまで多結晶シリコンを充填させる工程と、前記溝内の多結晶シリコン上に層間絶縁膜を堆積させる工程と、前記層間絶縁膜を、所望の厚みであって、かつ、その上面が前記溝開口部より下となるようにエッチングする工程と、前記溝の開口部を埋め、前記溝の内壁で前記ｐ（ｎ）型ボディ領域および前記ｎ（ｐ）型ソース領域と電気的接続をする、ソース電極を形成する工程と、を含むことを特徴とする。
【００２３】
この方法によれば、精度の高いマスク合わせを必要とするフォトリソグラフィーなしでオン抵抗の低いトレンチゲート型半導体装置を実現することができる。また、前記ｐ（ｎ）型ボディ領域[ｎ（ｐ）型ソース領域]はストライプ状に形成されることが好ましい。
【００２４】
また、前記層間絶縁膜は、前記ｎ（ｐ）型ソース領域[ｐ（ｎ）型ボディ領域]の上面における前記隣接するトレンチゲートの間隔より、前記溝開口から深くエッチングすることが好ましい。
【００２５】
また、前記溝を形成する工程は、エッチングマスクを配して異方性エッチング行う第１のエッチング工程と、前記エッチングマスクを除去した後、等方性エッチングを行い、当該溝開口部を広げる第２のエッチング工程と、を含むことが好ましい。
【００２６】
この方法によれば、隣接するトレンチの間隔を、フォトリソグラフィーに用いる露光装置の解像度より狭くすることができる。
【発明を実施するための最良の形態】
【００２７】
以下、本発明の実施形態について、図面に基づいて説明する。
【００２８】
実施形態１
［デバイスの構造］
図１は実施形態１に係るＭＯＳ  ＦＥＴ１００の断面図である。シリコンからなるｎ+型基板１にｎ-型ドリフト領域２、電子の経路であるチャネルが形成されるｐチャネル領域３が順に積層され、ｐチャネル領域３の上面には、電子および正孔がそれぞれ伝導するｎ+型ソース領域４とｐ+型ボディ領域５がストライプ状に形成されている。ｐ+型ボディ領域５は、ｐチャネル領域３とソース電極２０とを電気的に接続し、ｐチャネル領域３の電位を固定して、ゲート動作を安定させると共に、電流のチャネルにおいてアバランシェ降伏により生じたホールをｐチャネル領域３から引き抜くことによりアバランシェ破壊耐量を上げる役目を果たしている。
【００２９】
さらにｎ+型ソース領域４とｐ+型ボディ領域５はそれぞれ上面まで延在し、上面において同一表面を成し、その上面に当接してソース電極２０が表面に形成されている。トレンチゲート６は、ｎ+型ソース領域４とｐ+型ボディ領域５で形成される表面からｐ（ｎ）型チャネル領域３を貫き、ｎ-型ドリフト領域２に達する溝であるトレンチ７にゲート絶縁膜８を介して多結晶シリコンで構成されるゲート９が埋め込まれている。ゲート９とソース電極２０は層間絶縁膜１０で絶縁されている。また、ｎ+型基板１の裏面にはドレイン電極２１が形成されている。
【００３０】
本発明において特徴的なことは、ｎ+型ソース領域４とｐ+型ボディ領域５とがストライプ状に交互に配置され、それぞれの領域がｐ（ｎ）型チャネル領域３からソース電極２０まで延在するとともに、トレンチ７を横断することである。
【００３１】
図２は図１のＭＯＳ  ＦＥＴ１００のトレンチ部断面を拡大した図であり、ｎ+型ソース領域４を断面している。
【００３２】
本発明において、さらに特徴的なことは、ゲート９の上面はｐチャネル領域３上面より上に位置し、ゲート９の上に配置されている層間絶縁膜１０は、トレンチ７内にあって、その上面はトレンチ７の開口より下に位置していることである。
【００３３】
この構成によれば、ソース電極２０はトレンチ７内の層間絶縁膜１０上面まで入り込み、ソース電極２０とｎ+型ソース領域４およびｐ+型ボディ領域５とは、それぞれトレンチ溝の側壁７aと基板表面とで当接し、電気的接続をとることができる。基板表面だけで電気的接続していた従来構造と比べ、接触面積が広くなるので、接触抵抗を小さくすることができる。隣接するトレンチ間の基板表面での間隔をＬとし、ソース電極２０のトレンチ入り込み深さをＤとすると、この効果は、トレンチ間隔：Ｌとソース電極深さ：Ｄとの比が小さくなるほど顕著になる。したがって、接触抵抗を下げ、オン抵抗を下げるためにはＬ＜Ｄであることが望ましい。
【００３４】
トレンチパターンの寸法は、トレンチエッチングのパターン転写を行う露光装置の解像度によって決定される。たとえば、波長３６５ｎｍの水銀灯ｉ線を光源とする一般な露光装置の解像度は０．４μｍ程度である。したがって、この場合、トレンチ間隔：Ｌは物理的に０．４μｍまで狭めることが可能である。このとき、ソース電極深さ：Ｄを１μｍとすれば、１本のトレンチの片側に流れる電流経路に着目し、ソース電極２０とｎ+型ソース領域４との接触面積を計算すると、基板表面における有効表面積は［幅０．２(μｍ）×トレンチ長さ］であるが、側壁における表面積は［深さ１(μｍ）×トレンチ長さ］となり、側壁での接触面積は、基板表面での接触面積の５倍となることがわかる。すなわち、基板表面だけでソース電極２０とｎ+型ソース領域４と接触する従来構造において、トレンチ間隔が２．４μｍであった場合、本実施形態１に係る構造では、同じ接触面積を０．４μｍのトレンチ間隔で実現することができる。さらに解像度の高い露光装置を用いれば、さらにトレンチ間隔を狭め、チャネル密度を上げることが可能である。
【００３５】
したがって、本実施形態によれば、ソース電極２０とｎ+型ソース領域４との接触抵抗を従来と同等に維持したまま、例えば２．４μｍであったトレンチ間隔を０．４μｍまで狭めることができる。これにより、チャネル密度が向上することによるオン抵抗の低減が実現できる。
【００３６】
また、本実施形態１によれば、ｐチャネル領域３の電流チャネルが形成される領域からソース電極２０までの経路が近いため、その間の伝導抵抗が小さく、ｐチャネル領域３の電位の持ち上がりを小さく抑えることができる。したがってラッチアップが起こりにくい。
【００３７】
ここで、図１において、トレンチ７とｎ+型ソース領域４およびｐ+型ボディ領域５とは直交するように示したが、交差角度は直角でなくとも良い。
【００３８】
実施形態１のＭＯＳ  ＦＥＴ１００はｎ型基板を用いて、キャリアを電子とするｎチャネル型であるが、各半導体層および各領域の導電型をそれぞれ逆の導電型とし、キャリアをホールとしたｐチャネル型としても良い。さらに本実施形態１では半導体としてシリコンを用いたが、化合物半導体を用いることも可能である。
【００３９】
［デバイスの製造方法］
本実施形態１のＭＯＳ  ＦＥＴ１００の製造工程を図を用いて説明する。図３から図１０はこれを説明するための工程図である。
【００４０】
まず、ｎ型基板１にｎ-型ドリフト領域２と、ｐチャネル領域３と、ｎ+型ソース領域４と、を順にエピタキシャル成長する。次に図３（ａ）およびそのＡ−Ａ断面図である図３（ｂ）に示すように、前記ｎ+型ソース領域４にストライプ状にｐ+型ボディ領域５を形成する。このｐ+型ボディ領域５の形成はイオン注入および拡散によって行う。ここで、ｐ+型ボディ領域５を先にエピタキシャル成長させ、そこにイオン注入および拡散によりｎ+型ソース領域４をストライプ状に形成してもよい。
【００４１】
次に、図４（ａ）およびそのＡ−Ａ断面図である図４（ｂ）に示すように、前記形成したｎ+型ソース領域４およびｐ+型ボディ領域５を横断する溝であるトレンチ７を、ｐ型チャネル領域３を貫きｎ型ドリフト領域２に達する深さまで形成する。この工程は、まず、基板表面の全面にＨＴＯＣＶＤ（高温酸化膜化学気相堆積）法によりＨＴＯ（高温酸化）膜を形成した後、この表面にトレンチ開口パターンをフォトリソグラフィー法によりマスクから転写し、ＨＴＯ膜エッチングを行い、ＨＴＯ膜をトレンチ開口パターンに形成する。ここで、トレンチ開口パターンの形成には、フォトリソグラフィー工程におけるマスクの微細な位置合わせを必要としないため、トレンチ間隔はフォトリソグラフィーに用いる露光装置の解像度限界まで狭くすることができる。次に、パターニングしたＨＴＯ膜をエッチングマスク３０として、ＣＦ系およびＨＢｒ系ガス等を用いたＲＩＥ（反応性イオンエッチング装置）などの異方性ドライエッチング法によりｐ型チャネル領域３を貫きｎ型ドリフト領域２に達する深さまでエッチングを行うことによりトレンチ７を形成する。
【００４２】
次に、図５（ａ）およびそのＡ−Ａ断面図である図５（ｂ）、そのＢ−Ｂ断面図である図５（ｃ）に示すように、ゲート９を形成する。その工程は、まず、トレンチ７の内壁にゲート絶縁膜８を形成する。このゲート絶縁膜８はシリコン酸化膜であって、ＣＶＤ法により堆積させるものであってもよいし、基板全面を熱酸化し、トレンチ側壁のシリコン露出部を熱酸化によるシリコン酸化膜としたのであってもよい。次に、ゲート絶縁膜８に覆われたトレンチ７内に、多結晶シリコンで構成されるゲート９を形成する。ゲート９はＣＶＤ法により、多結晶シリコンをトレンチ７を埋めるように堆積させ、リンを高濃度に注入・拡散して高導電率化する。そして、図５（ｂ）の断面を有するトレンチ７の中央部のみ開口するエッチングマスクを配し、基板上面部の多結晶シリコンを除去する。このとき、トレンチ７内のゲート９の上面はｐチャネル領域３の上面より高い位置に位置決めさせる。すなわち、ゲート９とｎ+型ソース領域４およびｐ+型ボディ領域５は水平方向でオーバーラップするように配置され、ゲートから加えられる電界が効率的に電流チャネルを形成することができる。ここで、トレンチ７周辺部の図５（ｃ）の領域は多結晶シリコンが基板表面に残り、ゲート９の外部接続用電極パッド１０ａとして用いる。
【００４３】
次に、層間絶縁膜１０を形成する。その工程は、まず、図６（ａ）およびそのＡ−Ａ断面図である図６（ｂ）に示すように、トレンチ７を埋めるように絶縁膜であるＢＰＳＧ（ボロン・リン・ガラス）をプラズマＣＶＤ法により堆積させる。
【００４４】
次に図７（ａ）およびそのＡ−Ａ断面図である図７（ｂ）に示すように、ＢＰＳＧをトレンチ７内における厚みを所定のものとなるまでエッチバックする。このとき、基板表面部に配置されたゲート９の外部接続用電極パッド１０ａ上のＢＰＳＧも除去する。
【００４５】
次に、図８（ａ）およびそのＡ−Ａ断面図である図８（ｂ）に示すように、Ａｌ等から成るソース電極２０を形成する。ここで、ゲート９の外部接続用電極パッド１０ａとソース電極２０の間には両者を絶縁するための絶縁膜を配置する。ソース電極２０はトレンチ７内に充填され、トレンチ７側壁においてｎ+型ソース領域４とｐ+型ボディ領域５と当接し、両者と電気的接続を得ることができる。最後にｎ+型基板１にドレイン電極２１を形成する。
【００４６】
本実施形態１のトレンチゲート型半導体装置の製造方法によれば、ソース電極２０とｎ+型ソース領域４およびスｐ+型ボディ領域５との電気的接続、およびソース電極２０とゲート９との絶縁関係を、精密なマスク位置合わせを必要とするフォトリソグラフィー工程無しに実現できる。このため、トレンチ７の開口パターンにマスク位置合わせの精度を勘案した、余裕代をとる必要がないため、トレンチ間隔を狭くし、チャネル密度の高い構造を容易に実現することができる。
【００４７】
実施形態２
［デバイスの構造］
図９は実施形態２に係るＭＯＳ  ＦＥＴ１０１の断面図である。ＭＯＳ  ＦＥＴ１０１の特徴は、実施形態１のＭＯＳ  ＦＥＴ１００におけるトレンチ７の側壁が、トレンチの底から開口部に向かって広がるテーパをなすことである。
【００４８】
本実施形態２によれば、ソース電極２０とｎ+型ソース領域４およびｐ+型ボディ領域５とはトレンチ７側壁で当接し、電気的接続を得ているため、必ずしも基板表面を平坦とさせて、それぞれ接触させる必要は無い。したがって、図９に示すように、基板表面において隣接するトレンチの間に平坦な頂を備える必要は無く、トレンチ同士が重なり合う形状となっても、ソース電極２０とｎ+型ソース領域４およびｐ+型ボディ領域５とが電気的接続を得ることができる。
【００４９】
この構造によれば、トレンチの奥より、開口部の方が広いため、トレンチの奥までゲート材料を十分に充填させることが容易にできる。
【００５０】
［デバイスの製造方法］
本実施形態２に係るＭＯＳ  ＦＥＴ１０１の製造工程を図を用いて説明する。図１０および図１１はこれを説明するための工程図である。実施形態２に係るＭＯＳ  ＦＥＴ１０１の製造方法は、実施形態１に係るＭＯＳ  ＦＥＴ１００の製造方法とトレンチのエッチング方法が異なる。テーパを有するトレンチのエッチング方法には、トレンチ間隔に応じて２つの方法がある。
【００５１】
フォトリソグラフィーのパターン転写解像度より基板上面におけるトレンチ間隔が広い場合、図１０に示すようにトレンチ開口幅を規定するエッチングマスク５０を配し、ドライエッチングを行う。このときのドライエッチングを、エッチング中のトレンチ側壁への保護膜形成作用が高い条件で行うことにより、トレンチはエッチングマスクで規定される開口幅から、エッチングが進むほど狭くなるテーパ形状となる。
【００５２】
一方、トレンチ間隔が狭く、基板上面に隣接トレンチとの間にもはやエッチングマスクを配置できない場合、エッチングを２段階に分けて行う。まず、図１１（ａ）に示すように出来上がりのトレンチ開口幅より狭い開口パターンを有するエッチングマスク５１を配し、異方性ドライエッチングを行う。このときのエッチング条件は、大きなテーパ角を形成させるものでなくてよい。次にエッチングマスク５１を除去した後、図１１（ｂ）に示すように、等方性のドライエッチング方法であるケミカルドライエッチングにより、エッチングを行う。このケミカルドライエッチングでは、トレンチ開口に近いほどエッチングレートが早く、トレンチ奥ではエッチングレートが遅いため、トレンチの形状は７ａからテーパ角度の大きい７ｂ形状とすることができる。
【図面の簡単な説明】
【００５３】
【図１】本発明の実施形態１にかかるＭＯＳ  ＦＥＴ１００の構造を示す断面図である。
【図２】本発明の実施形態１にかかるＭＯＳ  ＦＥＴ１００のトレンチ側壁におけるソース電極とソース領域（ボディ領域）との当接関係を示す図である。
【図３】本発明の実施形態１にかかるＭＯＳ  ＦＥＴ１００の製造工程を説明する図であって、ソース領域とボディ領域の配置を示す図である。
【図４】本発明の実施形態１にかかるＭＯＳ  ＦＥＴ１００の製造工程を説明する図であって、トレンチエッチング形状を示す図である。
【図５】本発明の実施形態１にかかるＭＯＳ  ＦＥＴ１００の製造工程を説明する図であって、ゲート電極の形成を示す図である。
【図６】本発明の実施形態１にかかるＭＯＳ  ＦＥＴ１００の製造工程を説明する図であって、層間絶縁膜の堆積を示す図である。
【図７】本発明の実施形態１にかかるＭＯＳ  ＦＥＴ１００の製造工程を説明する図であって、層間絶縁膜のエッチバックを示す図である。
【図８】本発明の実施形態１にかかるＭＯＳ  ＦＥＴ１００の製造工程を説明する図であって、ソース電極の配置を示す図である。
【図９】本発明の実施形態１にかかるＭＯＳ  ＦＥＴ１００の構造を示す断面図である。
【図１０】本発明の実施形態２にかかるＭＯＳ  ＦＥＴ１０１の製造工程を説明する図であって、トレンチ間隔が広い場合のエッチングマスクとトレンチ形状を示す図である。
【図１１】本発明の実施形態２にかかるＭＯＳ  ＦＥＴ１０１の製造工程を説明する図であって、トレンチ間隔が狭い場合の２段階に分けたエッチングを示す図である。
【符号の説明】
【００５４】
１  基板、２  ドリフト領域、３  チャネル領域、４  ソース領域、５  ボディ領域、６  トレンチゲート、７  トレンチ、８  ゲート絶縁膜、９  ゲート、１０  層間絶縁膜、２０  ソース電極、２１  ドレイン電極、３０，５０，５１  エッチングマスク。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2005045123.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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