(57)【要約】【課題】  不揮発性記憶素子を有する半導体装置の製造歩留まり向上を図る。【解決手段】  半導体基板の主面上にゲート絶縁膜を介在して浮遊ゲート電極が設けられ、前記浮遊ゲート電極上に層間絶縁膜を介在して制御ゲート電極が形成された不揮発性記憶素子Ｑｍを有する半導体装置の製造方法であって、  前記ゲート絶縁膜上に前記浮遊ゲート電極として使用されるシリコン膜を形成する工程と、前記シリコン膜上に保護膜を形成する工程と、前記保護膜上にマスクを形成する工程と、前記マスクの周囲の前記保護膜及び前記シリコン膜をエッチングにより除去する工程と、前記マスク及び前記保護膜を除去する工程と、前記シリコン膜上に前記層間絶縁膜を形成する工程とを有する。【選択図】        図７
2005303066.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主面上にゲート絶縁膜を介在して浮遊ゲート電極が設けられ、前記浮遊ゲート電極上に層間絶縁膜を介在して制御ゲート電極が形成された不揮発性記憶素子Ｑｍを有する半導体装置の製造方法であって、
前記ゲート絶縁膜上に前記浮遊ゲート電極として使用されるシリコン膜を形成する工程と、
前記シリコン膜上に保護膜を形成する工程と、
前記保護膜上にマスクを形成する工程と、
前記マスクの周囲の前記保護膜及び前記シリコン膜をエッチングにより除去する工程と、
前記マスク及び前記保護膜を除去する工程と、
前記シリコン膜上に前記層間絶縁膜を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記マスクは、感光性レジストからなり、
前記マスクの除去は、酸素プラズマによるアッシング法で行うことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１に記載の半導体装置の製造方法において、
前記層間絶縁膜を形成する工程は、前記シリコン膜の表面を熱酸化して第１の酸化シリコン膜を形成する工程と、前記第１の酸化シリコン膜上に窒化シリコン膜を形成する工程と、前記窒化シリコン膜の表面を熱酸化して第２の酸化シリコン膜を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項４】
請求項１に記載の半導体装置の製造方法において、
前記マスクの周囲の前記シリコン膜を除去する工程は、前記不揮発性記憶素子Ｑのチャネル幅方向に沿う方向の幅を規定するパターンニング工程であることを特徴とする半導体装置の製造方法。
【請求項５】
請求項１に記載の半導体装置の製造方法において、
前記層間絶縁膜を形成する工程の後に、
前記層間絶縁膜上に前記制御ゲート電極として使用される導電膜を形成する工程と、
前記導電膜、前記層間絶縁膜、前記シリコン膜に、前記不揮発性記憶素子のチャネル長方向に沿う幅を規定するパターンニングを順次施して、前記導電膜からなる前記制御電極、前記シリコン膜からなる前記浮遊ゲート電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項６】
請求項１に記載の半導体装置の製造方法において、
前記保護膜は、酸化シリコン膜、若しくは感光性を持たないレジスト膜からなることを特徴とする半導体装置の製造方法。
【請求項７】
半導体基板の主面上にゲート絶縁膜を介在して浮遊ゲート電極が設けられ、前記浮遊ゲート電極上に層間絶縁膜を介在して制御ゲート電極が形成された不揮発性記憶素子Ｑｍを有する半導体装置の製造方法であって、
前記ゲート絶縁膜上に前記浮遊ゲート電極として使用されるシリコン膜を形成する工程と、
前記シリコン膜上に感光性レジストからなるマスクを形成する工程と、
前記マスクの周囲の前記シリコン膜をエッチングにより除去する工程と、
前記マスクを除去する工程と、
前記シリコン膜上に前記層間絶縁膜を形成する工程とを有し、
前記マスクの除去は、シンナー液を用いて行うことを特徴とする半導体装置の製造方法。
【請求項８】
請求項７に記載の半導体装置の製造方法において、
前記層間絶縁膜を形成する工程は、前記シリコン膜の表面を熱酸化して第１の酸化シリコン膜を形成する工程と、前記第１の酸化シリコン膜上に窒化シリコン膜を形成する工程と、前記窒化シリコン膜の表面を熱酸化して第２の酸化シリコン膜を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項９】
請求項７に記載の半導体装置の製造方法において、
前記マスクの周囲の前記シリコン膜を除去する工程は、前記不揮発性記憶素子Ｑのチャネル幅方向に沿う方向の幅を規定するパターンニング工程であることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項７に記載の半導体装置の製造方法において、
前記層間絶縁膜を形成する工程の後に、
前記層間絶縁膜上に前記制御ゲート電極として使用される導電膜を形成する工程と、
前記導電膜、前記層間絶縁膜、前記シリコン膜に、前記不揮発性記憶素子のチャネル長方向に沿う幅を規定するパターンニングを順次施して、前記導電膜からなる前記制御電極、前記シリコン膜からなる前記浮遊ゲート電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、不揮発性記憶素子を有する半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
半導体装置として、例えばフラッシュメモリと呼称される不揮発性半導体記憶装置が知られている。このフラッシュメモリのメモリセルにおいては、１つの不揮発性記憶素子で構成した１トランジスタ方式や、１つの不揮発性記憶素子と１つの選択用ＭＩＳＦＥＴ（Ｍetal Ｉnsulator Ｓemiconductor Ｆield Ｅffect Ｔransistor）とを並列に接続した２トランジスタ方式が知られている。また、不揮発性記憶素子においては、半導体基板と制御ゲート電極（コントロールゲート電極）との間の浮遊ゲート電極（フローティングゲート電極）に情報を記憶させる浮遊ゲート（フローティングゲート）型や、半導体基板とゲート電極との間のゲート絶縁膜にＮＯ（窒化膜／酸化膜：Ｎitride／Ｏxide）膜を使用し、このゲート絶縁膜に情報を記憶させるＭＮＯＳ（Ｍetal Ｎitride Ｏxide Ｓemiconductor）型や、半導体基板とゲート電極との間のゲート絶縁膜にＯＮＯ（酸化膜／窒化膜／酸化膜：Ｏxide／Ｎitride／Ｏxide）膜を使用し、このゲート絶縁膜に情報を記憶させるＭＯＮＯＳ（Ｍetal Ｏxide Ｎitride Ｏxide Ｓemiconductor）型等が知られている。また、浮遊ゲート型においては、浮遊ゲート電極と制御ゲート電極との間の層間絶縁膜にＯＮＯ膜を使用したものも知られている。
【０００３】
なお、本発明に関連する公知文献としては、例えば特開２００２−２７０５３８号公報がある。この公報には、ドライエッチングによりゲート電極を形成する時に残渣（残留物）が形成されないようにする技術が開示されている。
【０００４】
【特許文献１】特開２００２−２７０５３８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明者は、浮遊ゲート型不揮発性記憶素子について検討した結果、以下の問題点を見出した。
浮遊ゲート型不揮発性記憶素子において、浮遊ゲート電極は、多結晶シリコン膜に、チャネル幅（Ｗ）方向に沿うＹ方向の幅を規定する１回目のパターンニングを施し、その後、Ｙ方向の幅が規定された多結晶シリコン膜に、チャネル長（Ｌ）方向に沿うＸ方向の幅を規定する２回目のパターンニングを施すことによって形成される。ＯＮＯ膜からなる層間絶縁膜は、第１のパターンニングが施された多結晶シリコン膜の表面を熱酸化して下層の酸化シリコン膜を成膜し、その後、下層のシリコン膜上にＣＶＤ法で窒化シリコン膜を成膜し、その後、窒化シリコン膜の表面を熱酸化して上層の酸化シリコン膜を成膜することによって形成される。
【０００６】
多結晶シリコン膜の１回目のパターンニングは、多結晶シリコン膜上に感光性レジストからなるマスクを形成し、その後、マスクの周囲の多結晶シリコン膜をエッチングして除去することによって行われる。
前記マスクは、１回目のパターンニングを施した後、酸素プラズマによるアッシング法によって除去されるが、この時、マスクの感光性レジストが異常反応し、１回目のパターンニングが施された多結晶シリコン膜上に反応生成物が残存する。
【０００７】
本発明者は、この反応生成物の影響により、ＯＮＯ膜を形成する工程において多結晶シリコン膜が異常酸化することを見出した。本発明者の検討によれば、窒化シリコン膜の成膜時に反応生成物の部分でカバレジが低下し、局所的に窒化シリコン膜が薄くなる。窒化シリコン膜が薄くなった部分では耐酸化性が低下しているため、窒化シリコン膜の表面を熱酸化して上層の酸化シリコン膜を形成する時に多結晶シリコン膜が酸化されてしまう。このような多結晶シリコン膜の異常酸化は、浮遊ゲート電極に蓄積された電荷が制御ゲート電極に漏洩する、所謂リテンション不良、「stand by 電流不良」の要因となるため、フラッシュメモリの製造歩留まりの低下を招く。本発明者の検討によれば、感光性レジスト中の樹脂分子量が大きいほど反応生成物の発生量が多く、アッシングの条件が激しいほど（高温、高パワー）、反応生成物の発生量が多い。
【０００８】
本発明の目的は、不揮発性記憶素子を有する半導体装置の製造歩留まり向上を図ることが可能な技術を提供することにある。
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
上記目的は、シリコン膜上に保護膜を形成し、その後、感光性レジストからなるマスクを用いて、前記保護膜、シリコン膜をパターンニングすることによって達成される。保護膜としては、例えば感光性を持たないレジスト膜、若しくは酸化シリコン膜を用いる。
また、上記目的は、シリコン膜上に感光性レジスト膜からなるマスクを形成し、その後、前記シリコン膜をパターンニングし、その後、前記マスクをシンナー液によって除去することにより達成される。
【発明の効果】
【００１０】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
不揮発性記憶素子を有する半導体装置の製造歩留まり向上を図ることができる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照して本発明の実施の形態を詳細に説明する。なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００１２】
（実施形態１）
本実施形態では、浮遊ゲート型不揮発性記憶素子を有するフラッシュメモリ（半導体装置）に本発明を適用した例について説明する。
図１乃至図１０は、本発明の実施形態１であるフラッシュメモリに係わる図であり、
図１は、フラッシュメモリに搭載された不揮発性記憶素子の構造を示す模式的平面図、
図２は、図１のａ−ａ線に沿う模式的断面図、
図３は、図１のｂ−ｂ線に沿う模式的断面図、
図４乃至図１０は、フラッシュメモリの製造工程を示す図（（ａ）はＸ方向に沿う模式的断面図，（ｂ）はＹ方向に沿う模式的断面図）である。
【００１３】
本実施形態１のフラッシュメモリは、図１乃至図３に示す１つの不揮発性記憶素子Ｑｍで構成された１トランジスタ方式のメモリセルを行列状に複数個配置したメモリアレイ部を有している。
本実施形態１のフラッシュメモリは、図１乃至図３に示すように、半導体基板として例えば単結晶シリコンからなるｐ型シリコン基板１（以下、単に基板と呼ぶ）を主体に構成されている。
【００１４】
基板１の主面（素子形成面，回路形成面）は、素子分離領域２によって区画された素子形成領域を有し、この素子形成領域にはｐ型ウエル領域３及び不揮発性記憶素子Ｑｍが形成されている。素子分離領域２は、例えば、基板１の主面を選択的に熱酸化して酸化シリコン膜を形成することにより形成される。
【００１５】
図２及び図３に示すように、不揮発性記憶素子Ｑｍは、浮遊ゲート型構造になっており、主に、チャネル形成領域、ゲート絶縁膜（トンネル絶縁膜）４、浮遊ゲート電極ＦＧ、層間絶縁膜７、制御ゲート電極ＳＧ、ソース領域及びドレイン領域である一対のｎ型半導体領域１０等を有する構成になっている。本実施形態１の不揮発性記憶素子Ｑｍは、基板１に対して正の電圧を制御ゲート電極ＣＧに印加することによって電子を浮遊ゲート電極ＦＧに注入し、そのしきい値電圧の違いから１［bit ］の情報(“０”又は“１”)を記憶する。
【００１６】
ゲート絶縁膜４は、基板１の主面の素子形成領域に設けられ、例えば酸化シリコン膜で形成されている。浮遊ゲート電極ＦＧは、基板１の主面の素子形成領域上にゲート絶縁膜４を介在して設けられ、例えば多結晶シリコン膜で形成されている。この多結晶シリコン膜には抵抗値を低減する不純物が導入されている。層間絶縁膜７は、浮遊ゲート電極ＦＧ上に設けられ、例えば浮遊ゲート電極ＦＧ側から順次配置された酸化シリコン膜７ａ、窒化シリコン膜７ｂ、酸化シリコン膜７ｃを含むＯＮＯ膜で形成されている。制御ゲート電極ＣＧは、浮遊ゲート電極ＦＧ上に層間絶縁膜７を介在して設けられ、例えば層間絶縁膜７側から順次配置された多結晶シリコン膜７ａ、タングステンシリサイド（ＷＳｉ）膜７ｂを含む多層膜で形成されている。チャネル形成領域は、浮遊ゲート電極ＦＧと対向する基板１の領域（浮遊ゲート電極下）に設けられている。ソース領域及びドレイン領域である一対のｎ型半導体領域１０は、チャネル形成領域のチャネル長方向において、チャネル形成領域を挟むようにして基板１の主面の素子形成領域に設けられている。
【００１７】
ここで、不揮発性記憶素子Ｑｍのチャネル長方向（浮遊ゲート電極の幅方向）に沿う方向をＸ方向と呼び、不揮発性記憶素子Ｑｍのチャネル幅方向（浮遊ゲート電極の長さ方向）に沿う方向をＹ方向と呼ぶ。
【００１８】
基板１の主面上には、不揮発性記憶素子Ｑｍを覆うようにして例えば酸化シリコン膜からなる層間絶縁膜１１が設けられている。一対のｎ型半導体領域１０の各々の上には、層間絶縁膜１１の表面からｎ型半導体領域１０に到達する接続孔が設けられ、この各々の接続孔の内部には、導電性プラグ１２が埋め込まれている。一対のｎ型半導体領域１０の各々は、接続孔に埋め込まれた導電性プラグを介して、層間絶縁膜１１上を延在する配線１３と電気的に接続されている。
【００１９】
なお、制御ゲート電極ＣＧは、Ｙ方向に沿って延在するワード線ＷＬ（図１参照）の一部で形成されており、制御ゲート電極ＣＧを含むワード線ＷＬ上には、例えば酸化シリコン膜からなる絶縁膜９が設けられている。また、図示していないが、一対のｎ型半導体領域１０の一方は、Ｘ方向に沿って延在するデータ線（ビット線）と電気的に接続されている。即ち、１つの浮遊ゲート型不揮発性記憶素子Ｑｍからなるメモリセルは、ワード線ＷＬとデータ線との交差部に配置されている。
【００２０】
次に、本実施形態１のフラッシュメモリの製造について、図４乃至図１０を用いて説明する。
まず、図４（ａ）及び（ｂ）に示すように、比抵抗１０［Ωｃｍ］程度の単結晶シリコンからなるｐ型シリコン基板１を準備し、その後、基板１の主面に素子形成領域を区画する素子分離領域２を形成する。素子分離領域２は、これに限定されないが、例えば基板１の主面を選択的に熱酸化して酸化シリコン膜を形成することにより形成される。
【００２１】
次に、基板１の主面の素子形成領域にｐ型ウエル領域３を選択的に形成し、その後、基板１の主面を熱酸化して素子形成領域に例えば厚さが１０〜１２［ｎｍ］程度の酸化シリコン膜からなるゲート絶縁膜（トンネル絶縁膜）４を形成する。
【００２２】
次に、図５（ａ）及び（ｂ）に示すように、素子形成領域上を含む基板１の主面上の全面に、浮遊ゲート電極ＦＧを形成するためのゲード材として、例えば厚さが１５０［ｎｍ］程度の多結晶シリコン膜５をＣＶＤ（Ｃhemical Ｖapor Ｄeposition）法で形成し、その後、図５（ａ）及び（ｂ）に示すように、基板１の主面の素子形成領域上を含む多結晶シリコン膜５上の全面に、例えば厚さが１０［ｎｍ］程度の酸化シリコン膜からなる保護膜６をＣＶＤ法で形成する。
【００２３】
次に、多結晶シリコン膜５に、抵抗値を低減するための不純物をイオン注入し、その後、不純物を活性化させるための熱処理を施す。
次に、図６（ａ）及び（ｂ）に示すように、保護膜６上にマスクＭ１を形成する。マスクＭ１は、保護膜６上に感光性レジスト膜を形成し、その後、レチクルのパターンを転写する露光処理を施し、その後、現像処理、洗浄処理及び乾燥処理を施すことにより形成される。
【００２４】
ここで、浮遊ゲート電極ＦＧは、多結晶シリコン膜５に２回のパターンニングを施すことによって形成される。１回目のパターンニングは、浮遊ゲート電極ＦＧのＹ方向の幅を規定するものであり、２回目のパターンニングは、浮遊ゲート電極ＦＧのＸ方向の幅を規定するものである。マスクＭ１は、１回目のパターンニングに使用されるものであり、このマスクＭ１をエッチングマスクにして１回目のパターンニングを行うことにより、浮遊ゲート電極ＦＧのＹ方向の幅が規定される。
【００２５】
次に、図７（ａ）及び（ｂ）に示すように、多結晶シリコン膜５に、浮遊ゲート電極ＦＧのＹ方向の幅を規定する１回目のパターンニングを施す。１回目のパターンニングは、マスクＭ１の周囲の保護膜６及び多結晶シリコン膜５をエッチングして除去することによって行われる。これら保護膜６及び多結晶シリコン膜６のパターンニングは、例えばドライエッチング法で行う。
【００２６】
次に、マスクＭ１を酸素プラズマによるアッシング法によって除去する。この工程において、マスクＭ１の感光性レジストが異常反応し、反応生成物が残存するが、１回目のパターンニングが施された多結晶シリコン膜５上は保護膜６で覆われているため、反応生成物は多結晶シリコン膜５の表面に残存せず、保護膜６の表面に残存する。
【００２７】
次に、例えばＨＦを含むエッチング液を用いたウエットエッチング法で保護膜６を除去する。この工程において、マスクＭ１の除去時に生成された反応生成物も保護膜６と共に除去される。
【００２８】
次に、図８（ａ）及び（ｂ）に示すように、基板１の主面の素子形成領域上を含む多結晶シリコン膜５上の全面に、ＯＮＯ膜からなる層間絶縁膜７を形成する。ＯＮＯ膜からなる層間絶縁膜７は、窒素で希釈した酸素雰囲気中で多結晶シリコン膜５の表面を熱酸化して下層の酸化シリコン膜７ａを成膜し、その後、下層のシリコン膜７ａ上にＣＶＤ法で窒化シリコン膜７ｂを成膜し、その後、スチーム雰囲気中で窒化シリコン膜の表面を熱酸化して上層の酸化シリコン膜７ｃを成膜することによって形成される。下層の酸化シリコン膜７ａは例えば２［ｎｍ］程度の厚さ、窒化シリコン膜７ｂは例えば８［ｎｍ］程度の厚さ、上層の酸化シリコン膜７ｃは例えば２３０［ｎｍ］程度の厚さで成膜する。
【００２９】
この工程において、多結晶シリコン膜５の表面には、マスクＭ１の除去時に生成された反応生成物が残存していないため、反応生成物に起因するカバレジの低下を招くことなく窒化シリコン膜７ｂを均一に成膜でき、窒化シリコン膜７ｂの表面を熱酸化して上層の酸化シリコン膜７ｃを形成する時の多結晶シリコン膜５の異常酸化を抑制できる。
【００３０】
次に、図９（ａ）及び（ｂ）に示すように、多結晶シリコン膜５上を含む層間絶縁膜７上の全面に、制御ゲート電極ＣＧを含むワード線ＷＬを形成するための導電膜８を成膜し、その後、導電膜８上の全面に例えば１０ ［ｎｍ］程度の膜厚の酸化シリコン膜からなる絶縁膜９をＣＶＤ法で成膜する。導電膜８は、これに限定されないが、例えば層間絶縁膜７側から順次配置された多結晶シリコン膜８ａ、ＷＳｉ（タングステンシリサイド）膜８ｂを含む多層膜になっている。多結晶シリコン膜８ａは、ＣＶＤ法により例えば１５０［ｎｍ］程度の膜厚で成膜され、成膜後に抵抗値を低減するための不純物がイオン注入され、その後、不純物を活性化するための熱処理が施される。ＷＳｉ膜８ｂは、スパッタ法により例えば１００［ｎｍ］程度の膜厚で成膜される。
【００３１】
次に、制御ゲート電極ＣＧを含むワード線ＷＬのＸ方向の幅、及び浮遊ゲート電極のＸ方向の幅を規定するパターンニングを、絶縁膜９、導電膜８、層間絶縁膜７、及び多結晶シリコン膜５に順次施して、図１０（ａ）及び（ｂ）に示すように、導電膜８からなる制御ゲート電極ＣＧ及びワード線ＷＬ、多結晶シリコン膜５からなる浮遊ゲート電極ＦＧを形成する。
【００３２】
次に、基板１の主面の素子形成領域に不純物をイオン注入して、浮遊ゲート電極ＦＧに整合した一対のｎ型半導体領域１０を形成し、その後、ｎ型半導体領域１０の不純物を活性化させる熱処理を施する。この工程により、浮遊ゲート型不揮発性記憶素子Ｑｍがほぼ完成する。
【００３３】
次に、不揮発性記憶素子Ｑｍ上を含む基板１の主面上の全面に、例えば酸化シリコン膜からなる層間絶縁膜１１をＣＶＤ法で成膜し、その後、層間絶縁膜１１の表面を化学的機械研磨（ＣＭＰ：Ｃhemical Ｍechanical Ｐolishing）法で平坦化し、その後、層間絶縁膜１１の表面からｎ型半導体領域１０に到達する接続孔を形成し、その後、接続孔の内部に金属等の導電物を埋め込んで導電性プラグ１２を形成し、その後、層間絶縁膜１１上に配線１３を形成することにより、図１に示す構造となる。
【００３４】
このように、シリコン膜５上に保護膜６を形成し、その後、感光性レジストからなるマスクＭ１を用いて、保護膜６、シリコン膜５をパターンニングすることにより、多結晶シリコン膜５上は保護膜６で覆われているため、マスクＭ１の除去時に生成した反応生成物は多結晶シリコン膜５の表面に残存せず、保護膜６の表面に残存し、保護膜６を除去する工程において保護膜６と共に除去される。この結果、シリコン膜５上にＯＮＯ膜からなる層間絶縁膜７を形成する時、多結晶シリコン膜５の表面には、マスクＭ１の除去時に生成された反応生成物が残存していないため、反応生成物に起因するカバレジの低下を招くことなく窒化シリコン膜７ｂを均一に成膜でき、窒化シリコン膜７ｂの表面を熱酸化して上層の酸化シリコン膜７ｃを形成する時の多結晶シリコン膜５の異常酸化を抑制できる。
【００３５】
また、浮遊ゲート電極ＦＧとして使用される多結晶シリコン膜５の異常酸化を抑制できるため、浮遊ゲート電極ＦＧに蓄積された電荷が制御ゲート電極ＣＧに漏洩する、所謂リテンション不良、「stand by電流不良」を抑制できる。この結果、フラッシュメモリの製造歩留まりの向上を図ることができる。
なお、本実施形態１では、保護膜６として酸化シリコン膜を用いて例について説明したが、保護膜６としては感光性を持たないレジスト膜を用いてもよい。
【００３６】
（実施形態２）
本実施形態２では、感光性レジストからなるマスクＭ１をシンナー液によって除去する例について説明する。
図１１及び図１２は、本発明の実施形態２であるフラッシュメモリの製造工程を示す図（（ａ）はＸ方向に沿う模式的断面図，（ｂ）はＹ方向に沿う模式的断面図）である。
まず、前述の実施形態１と同様の工程を施して、多結晶シリコン膜５まで形成し、その後、多結晶シリコン膜５上に感光性レジストからなるマスクＭ１を形成する。
【００３７】
次に、図１２に示すように、マスクＭ１の周囲の多結晶シリコン膜５をエッチングして除去し、その後、マスクＭ１をシンナー液により除去する。シンナー液によるマスクＭ１の除去は、化学反応によりレジストを分解除去するため、通常のプラズマアッシング（主にＯ２プラズマ）による除去と比較して、反応生成物の発生ポテンシャルを低減することができる。
この後、前述の実施形態１と同様の工程を施して、不揮発性記憶素子Ｑｍを形成する。
【００３８】
本実施形態２においても、前述の実施形態１と同様の効果が得られる。また、保護膜６を形成する必要がないため、製造工程数の増加を招くことなく、フラッシュメモリの製造歩留まり向上を図ることができる。
【００３９】
なお、前述の実施形態１及び２では、層間絶縁膜７として、下層の酸化シリコン膜７ａ、窒化シリコン膜７ｂ、上層の酸化シリコン膜７ｃを有する３層構造のＯＮＯ膜を用いた例について説明したが、本発明はこれに限定されず、更に酸化シリコン膜、窒化シリコン膜を有する４層以上のＯＮＯ膜を用いた場合においても適用することができる。
【００４０】
以上、本発明者によってなされた発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【図面の簡単な説明】
【００４１】
【図１】本発明の実施形態１であるフラッシュメモリ（半導体装置）に搭載された不揮発性記憶素子の構造を示す模式的平面図である。
【図２】図１のａ−ａ線に沿う模式的断面図である。
【図３】図１のｂ−ｂ線に沿う模式的断面図である。
【図４】本発明の１実施形態であるフラッシュメモリの製造工程を示す図（（ａ）はＸ方向に沿う模式的断面図，（ｂ）はＹ方向に沿う模式的断面図）である。
【図５】図４に続くフラッシュメモリの製造工程を示す図（（ａ）はＸ方向に沿う模式的断面図，（ｂ）はＹ方向に沿う模式的断面図）である。
【図６】図５に続くフラッシュメモリの製造工程を示す図（（ａ）はＸ方向に沿う模式的断面図，（ｂ）はＹ方向に沿う模式的断面図）である。
【図７】図６に続くフラッシュメモリの製造工程を示す図（（ａ）はＸ方向に沿う模式的断面図，（ｂ）はＹ方向に沿う模式的断面図）である。
【図８】図７に続くフラッシュメモリの製造工程を示す図（（ａ）はＸ方向に沿う模式的断面図，（ｂ）はＹ方向に沿う模式的断面図）である。
【図９】図８に続くフラッシュメモリの製造工程を示す図（（ａ）はＸ方向に沿う模式的断面図，（ｂ）はＹ方向に沿う模式的断面図）である。
【図１０】図９に続くフラッシュメモリの製造工程を示す図（（ａ）はＸ方向に沿う模式的断面図，（ｂ）はＹ方向に沿う模式的断面図）である。
【図１１】本発明の実施形態２であるフラッシュメモリの製造工程を示す図（（ａ）はＸ方向に沿う模式的断面図，（ｂ）はＹ方向に沿う模式的断面図）である。
【図１２】図１１に続くフラッシュメモリの製造工程を示す図（（ａ）はＸ方向に沿う模式的断面図，（ｂ）はＹ方向に沿う模式的断面図）である。
【符号の説明】
【００４２】
１…ｐ型シリコン基板、２…素子分離領域、３…ｐ型ウエル領域、４…ゲート絶縁膜、５…多結晶シリコン膜、６…保護膜、７…層間絶縁膜、７ａ…酸化シリコン膜、７ｂ…窒化シリコン膜、７ｃ…酸化シリコン膜、８…導電膜、８ａ…多結晶シリコン膜、８ｂ…ＷＳｉ膜、９…絶縁膜、１０…ｎ型半導体領域、１１…層間絶縁膜、１２…導電性プラグ、１３…配線。
【図１】
2005303066.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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