(57)【要約】【課題】  ソルダペースト又はフラックスの塗布が容易なマルチスタックパッケージの製造方法を提供する。【解決手段】  本発明に従うマルチスタックパッケージの製造方法は、バンプが配置された第１の基板から構成された第１のパッケージと、バンプと対応する電極パッドが形成された第２の基板から構成された第２のパッケージを形成する段階（ａ）と、バンプにソルダペーストを塗布する段階（ｂ）と、バンプを電極パッドに電気的に連結する段階（ｃ）と、を含む。これにより、第１のパッケージのバンプをこれに対応する第２のパッケージの電極パッドに接続するためソルダペースト又はフラックスを塗布するとき、第２のパッケージの構造形状に影響を受けず容易で精密にソルダペースト又はフラックスをパッケージの間に塗布することができる。【選択図】  図２Ｄ
2005223330.tif 000002
【特許請求の範囲】
【請求項１】
バンプが配置された第１の基板から構成された第１のパッケージと、前記バンプと対応する電極パッドが形成された第２の基板から構成された第２のパッケージと、を形成する段階（ａ）と、
前記バンプにソルダペーストを塗布する段階（ｂ）と、
前記バンプを前記電極パッドに電気的に連結する段階（ｃ）と、
を含むことを特徴とするマルチスタックパッケージの製造方法。
【請求項２】
前記第２のパッケージに実装される第２の微細電子素子チップと前記電極パッドとは、前記第２の基板の同一面上に配置され、前記電極パッドは前記第２の基板の外周面に配置されることを特徴とする請求項１に記載のマルチスタックパッケージの製造方法。
【請求項３】
前記段階（ｂ）は、所定の容器内に実質的に均一な厚さで形成された前記ソルダペーストに前記バンプを漬けることを特徴とする請求項１に記載のマルチスタックパッケージの製造方法。
【請求項４】
前記ソルダペーストは、前記容器内に前記ソルダペーストを受容することができる陥没部内にスキージを用いて形成することを特徴とする請求項３に記載のマルチスタックパッケージの製造方法。
【請求項５】
バンプが配置された第１の基板から構成された第１のパッケージと、前記バンプと対応する電極パッドが形成された第２の基板から構成された第２のパッケージと、を形成する段階（ａ）と、
前記バンプにフラックスを塗布する段階（ｂ）と、
前記バンプを前記電極パッドに電気的に連結する段階（ｃ）と、
を含むことを特徴とするマルチスタックパッケージの製造方法。
【請求項６】
前記第２のパッケージに実装される第２の微細電子素子チップと前記電極パッドとは、前記第２の基板の同一面上に配置され、前記電極パッドは前記第２の基板の外周面に配置されることを特徴とする請求項５に記載のマルチスタックパッケージの製造方法。
【請求項７】
前記段階（ｂ）は、所定の容器内に実質的に均一な厚さで形成された前記フラックスに前記第１のパッケージのバンプを漬けることを特徴とする請求項５に記載のマルチスタックパッケージの製造方法。
【請求項８】
前記フラックスは、前記容器内に前記フラックスを受容することができる陥没部内にスキージを用いて形成することを特徴とする請求項７に記載のマルチスタックパッケージの製造方法。
【請求項９】
バンプが配置された第１の基板から構成された第１のパッケージと、前記バンプと対応する電極パッドが形成された第２の基板から構成された第２のパッケージと、を形成する段階（ａ）と、
前記電極パッドにドッティングツールを用いてソルダペーストを塗布する段階（ｂ）と、
前記バンプを前記電極パッドに電気的に連結する段階（ｃ）と、
を含むことを特徴とするマルチスタックパッケージの製造方法。
【請求項１０】
前記第２のパッケージに実装される第２の微細電子素子チップと前記電極パッドとは、前記第２の基板の同一面上に配置され、前記電極パッドは前記第２の基板の外周面に配置されることを特徴とする請求項９に記載のマルチスタックパッケージの製造方法。
【請求項１１】
前記段階（ｂ）は、容器に盛られた前記ソルダペーストをシリンダー形の前記ドッティングツールを用いてローディングした後、前記電極パッドに前記ソルダペーストを塗布することを特徴とする請求項９に記載のマルチスタックパッケージの製造方法。
【請求項１２】
前記段階（ｂ）は、所定の容器に盛られた前記ソルダペーストを棒形の前記ドッティングツールを用いてローディングした後、前記電極パッドに前記ソルダペーストを塗布することを特徴とする請求項９に記載のマルチスタックパッケージの製造方法。
【請求項１３】
バンプが配置された第１の基板から構成された第１のパッケージと、前記バンプと対応する電極パッドが形成された第２の基板から構成された第２のパッケージと、を形成する段階（ａ）と、
前記電極パッドにドッティングツールを用いてフラックスを塗布する段階（ｂ）と、
前記バンプを前記電極パッドに電気的に連結する段階（ｃ）と、
を含むことを特徴とするマルチスタックパッケージの製造方法。
【請求項１４】
前記第２のパッケージに実装される第２の微細電子素子チップと前記電極パッドとは、前記第２の基板の同一面上に配置され、前記電極パッドは前記第２の基板の外周面に配置されることを特徴とする請求項１３に記載のマルチスタックパッケージの製造方法。
【請求項１５】
前記段階（ｂ）は、容器に盛られた前記フラックスをシリンダー形の前記ドッティングツールを用いてローディングした後、前記電極パッドに前記フラックスを塗布することを特徴とする請求項１３に記載のマルチスタックパッケージの製造方法。
【請求項１６】
前記段階（ｂ）は、所定の容器に盛られた前記フラックスを棒形の前記ドッティングツールを用いてローディングした後、前記電極パッドに前記フラックスを塗布するを特徴とする請求項１３に記載のマルチスタックパッケージの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マルチスタックパッケージの製造方法に係り、より詳しくは第１のパッケージのバンプ（Ｂｕｍｐ）に対応する第２のパッケージの電極パッドに接続するためソルダペースト（Ｓｏｌｄｅｒ  ｐａｓｔｅ）又はフラックス（Ｆｌｕｘ）を塗布するとき、第２のパッケージの構造形状に影響を受けず容易にソルダペースト又はフラックスをパッケージの間に塗布することができるマルチスタックパッケージの製造方法に関する。
【背景技術】
【０００２】
半導体装置の多くの応用は、必要な装置を緊密に又は群れを成して整列するものが望ましい。単に二個又は幾個の半導体チップを必要とするとき、所定の近接性を達成し、所定の空間の縮小を可能とする多様な構造が提案されている。典型的にこのような構造のため、多数の半導体チップを一つのパッケージに実装するマルチチップモジュール（Ｍｕｌｔｉ  Ｃｈｉｐ  Ｍｏｄｕｌｅ；以下、ＭＣＭと称する。）又は二つ以上のパッケージを積層するマルチスタックパッケージ（Ｍｕｌｔｉ  ｓｔａｃｋ  ｐａｃｋａｇｅ）が導入されている。
【０００３】
以下、本発明の属するマルチスタックパッケージについて詳細に説明する。
【０００４】
一般に、半導体パッケージ例えば、ボールグリッドアレイ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ；以下、ＢＧＡと称する。）半導体パッケージの製造工程は、多数の半導体チップが形成されているウェーハ（Ｗａｆｅｒ）をそれぞれのユニット（Ｕｎｉｔ）に切り取る切断工程、この半導体チップを予め準備された印刷回路基板（Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ  Ｂｏａｒｄ；ＰＣＢ）の所定領域に接着させる半導体チップ接着工程、この半導体チップと印刷回路基板の所定領域を伝導性ワイヤー（ｗｉｒｅ）などを用いて連結するワイヤーボンディング（Ｗｉｒｅ  Ｂｏｎｄｉｎｇ）工程、この半導体チップなどを外部の環境から保護するため封止手段で封じるモールディング（Ｍｏｌｄｉｎｇ）工程、この印刷回路基板の入／出力端子として使用するため印刷回路基板の一面にソルダボール（Ｓｏｌｄｅｒ  Ｂａｌｌ）を融着するソルダボール融着工程、この印刷回路基板で所定の半導体パッケージユニットに分離する単一化（Ｓｉｎｇｕｌａｔｉｏｎ）工程などより成っている。
【０００５】
このように、製造された二つ以上の半導体パッケージを積層することをマルチスタックパッケージという。
【０００６】
一般に、システムボード（Ｓｙｓｔｅｍ  ｂｏａｒｄ）上に半導体パッケージを実装する表面実装技術（Ｓｕｒｆａｃｅ  Ｍｏｕｎｔ  Ｔｅｃｈｎｏｌｏｇｙ；以下、ＳＭＴと称する。）は、特許文献１に開示されている。この特許文献１には、回路基板又は中間基板上に半田付けペーストを印刷した後、チップ上の電極にソルダバンプが形成されたパッケージを接合する方法を開示している。但し、特許文献１には、ソルダバンプ及び半田付けペーストの材料についてのみ開示しているだけで、半田付けペーストを回路基板又はパッケージのソルダバンプに塗布する具体的な方法については言及していない。  
【０００７】
従来技術によれば、ソルダバンプが形成されたパッケージを半導体基板又は他のパッケージ上に実装する場合、半導体基板又は他のパッケージ上に形成された電極パッドにフラックス又はソルダペーストをステンシルプリンティング（Ｓｔｅｎｃｉｌ  ｐｒｉｎｔｉｎｇ）により塗布した後、ソルダバンプと電極パッドとを電気的に接合する。こうしたステンシルプリンティングによる塗布方法は、パッケージを半導体基板上に実装する場合には問題がないが、一つのパッケージ上に他のパッケージを実装する場合には問題が発生する。
【０００８】
すなわち、バンプを用いて多数のパッケージを積層するマルチスタックパッケージにおいて、このバンプに対応する電極パッドが形成されたパッケージについてこの電極パッドが形成された半導体基板上に異なる構造物が配置されていれば、ステンシルプリンティングによりフラックス又はソルダペーストを塗布するのが難しい。
【０００９】
以下、図１を参照して従来技術によるマルチスタックパッケージの製造方法を説明する。
【００１０】
図１は、従来技術により二個のパッケージを積層するマルチスタックパッケージの製造方法を説明した断面図である。図１に示されたように、従来技術によるマルチスタックパッケージは、上部パッケージ１６０及び下部パッケージ１６５より成る。上で説明したように、上部パッケージ１６０は、ウェーハ切断工程、半導体チップ接着工程、ワイヤーボンディング工程、モールディング工程、ソルダボール融着工程、単一化工程などを経て形成される。下部パッケージ１６５は、ワイヤーボンディング１３０の工程に代わってフリップチップボンディング（Ｆｌｉｐ  ｃｈｉｐ  ｂｏｎｄｉｎｇ）１３５の工程を経て第２の微細電子素子チップ１２５を第２の基板１１５に実装する。
【００１１】
図１を参照すれば、上部パッケージ１６０の第１のバンプ１５０とこれに対応する下部パッケージ１６５の電極パッド１５７とが電気的に接合される。ここで、第１のバンプ１５０が融着される部分、すなわち下部パッケージ１６５の電極パッド１５７に予め所定のフラックス１７５を塗布した後接合する。こうしたフラックス１７５は、主にステンシルプリンティングを用いるが、図１に示されたように下部パッケージ１６５に第２の半導体チップ１２５が形成されている場合、ステンシルプリンティングにより電極パッド１５７上にフラックス１７５を塗布しにくい問題が発生する。
【００１２】
図１で未説明された図面符号１１０は第１の基板を、図面符号１２０は第１の微細電子素子チップを、図面符号１４０，１４５は封止手段を、図面符号１５０，１５５は第１及び第２のバンプを、図面符号１５７は電極パッドを示す。
【特許文献１】韓国特許第１０−０３９８７１６号
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明の技術的課題は、第１のパッケージのバンプをこれに対応する第２のパッケージの電極パッドに接続するためソルダペーストを塗布するとき、第２のパッケージの構造形状に影響を受けず容易にソルダペーストをパッケージの間に塗布することができるマルチスタックパッケージの製造方法を提供するところにある。
【００１４】
本発明の他の技術的課題は、第１のパッケージのバンプをこれに対応する第２のパッケージの電極パッドに接続するためフラックスを塗布するとき、第２のパッケージの構造形状に影響を受けず容易にフラックスをパッケージの間に塗布することができるマルチスタックパッケージの製造方法を提供するところにある。
【課題を解決するための手段】
【００１５】
前述した技術的課題を達成するための本発明の一実施形態によるマルチスタックパッケージの製造方法は、バンプが配置された第１の基板から構成された第１のパッケージと、バンプと対応する電極パッドが形成された第２の基板から構成された第２のパッケージと、を形成する段階（ａ）と、バンプにソルダペーストを塗布する段階（ｂ）と、バンプを電極パッドに電気的に連結する段階（ｃ）と、を含む。
【００１６】
前述した技術的課題を達成するための本発明の他の実施形態によるマルチスタックパッケージの製造方法は、バンプが配置された第１の基板から構成された第１のパッケージと、バンプと対応する電極パッドが形成された第２の基板から構成された第２のパッケージと、を形成する段階（ａ）と、電極パッドにドッティングツール（Ｄｏｔｔｉｎｇ  ｔｏｏｌ）を用いてソルダペーストを塗布する段階（ｂ）と、バンプを電極パッドに電気的に連結する段階（ｃ）と、を含む。
【００１７】
前述した他の技術的課題を達成するための本発明の一実施形態によるマルチスタックパッケージの製造方法は、バンプが配置された第１の基板から構成された第１のパッケージと、バンプと対応する電極パッドが形成された第２の基板から構成された第２のパッケージと、を形成する段階（ａ）と、バンプにフラックスを塗布する段階（ｂ）と、バンプを電極パッドに電気的に連結する段階（ｃ）と、を含む。
【００１８】
前述した他の技術的課題を達成するための本発明の他の実施形態によるマルチスタックパッケージの製造方法は、バンプが配置された第１の基板から構成された第１のパッケージと、バンプと対応する電極パッドが形成された第２の基板から構成された第２のパッケージと、を形成する段階（ａ）と、電極パッドにドッティングツールを用いてフラックスを塗布する段階（ｂ）と、バンプを電極パッドに電気的に連結する段階（ｃ）と、を含む。
【００１９】
その他実施形態の具体的な事項は、詳細な説明及び図面に含まれている。
【発明の効果】
【００２０】
前述したように、本発明に従うマルチスタックパッケージの製造方法によれば、第１のパッケージのバンプをこれに対応する第２のパッケージの電極パッドに接続するためソルダペースト又はフラックスを塗布するとき、第２のパッケージの構造形状に影響を受けず容易で精密にソルダペースト又はフラックスをパッケージの間に塗布することができる。
【発明を実施するための最良の形態】
【００２１】
本発明の利点及び特徴、そしてそれらを達成する方法は添付する図面と共に詳細に後述している実施形態を参照すれば明確になる。しかしながら、本発明は、以下で開示される実施形態に限定されるものではなく、相異なる多様な形態で具現されるものであり、本実施形態は、本発明の開示が完全となり、当業者に発明の範疇を完全に知らせるために提供されるものであり、本発明は、特許請求の範囲の記載に基づいて決められなければならない。なお、明細書全体にかけて同一参照符号は同一構成素子を示すものとする。
【００２２】
以下、本発明の実施形態による半導体パッケージは、高周波数特性を有するマイクロプロセッサやＡＳＩＣ製品又はＤＲＡＭ及びＳＲＡＭなどのような高速メモリ装置を構成する。こうした装置は、大部分多ピン入／出力端子を有しており、これを構成する半導体パッケージも大部分多ピン構造を有することができるようにプラスチック又はセラミック材質のピングリッドアレイ（Ｐｉｎ  Ｇｒｉｄ  Ａｒｒａｙ；以下、ＰＧＡと称する。）タイプパッケージ、ランドグリッドアレイ（Ｌａｎｄ  Ｇｒｉｄ  Ａｒｒａｙ；以下、ＬＧＡと称する。）タイプパッケージ、ボールグリッドアレイ（ＢＧＡ）タイプパッケージ、クワッドフラット（Ｑｕａｄ  Ｆｌａｔ）タイプパッケージ又はリードフレーム（Ｌｅａｄ  ｆｒａｍｅ）タイプパッケージなどから構成されることができる。
【００２３】
そして、本発明に従うパッケージに適用されることができる基板は、ＰＧＡタイプ、ＬＧＡタイプ、ＢＧＡタイプ、クワッドフラットタイプパッケージ又はリードフレームタイプパッケージなどのようなパッケージに適用されることができるように印刷回路基板、セラミック基板、メタル基板、シリコン基板などになることができる。
【００２４】
また、一般にパッケージは、その種類に応じて樹脂封止パッケージ、ＴＣＰ（Ｔａｐｅ  Ｃａｒｒｉｅｒ  Ｐａｃｋａｇｅ）パッケージ、ガラス封止パッケージ、金属封止パッケージなどがある。このようなパッケージは、実装方法により挿入型と表面実装（ＳＭＴ）型とに分類されるが、挿入型として代表的なものには、ＤＩＰ（Ｄｕａｌ  Ｉｎ−ｌｉｎｅ  Ｐａｃｋａｇｅ）、ＰＧＡなどがあり、表面実装型として代表的なものには、ＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）、ＰＬＣＣ（Ｐｌａｓｔｉｃ  Ｌｅａｄｅｄ  Ｃｈｉｐ  Ｃａｒｒｉｅｒ）、ＣＬＣＣ（Ｃｅｒａｍｉｃ  Ｌｅａｄｅｄ  Ｃｈｉｐ  Ｃａｒｒｉｅｒ）、ＢＧＡなどがある。
【００２５】
ここで、単一のパッケージ内には、微細電子素子チップが１個入っていることが普通であるが、単一パッケージ内に２個以上のチップがある場合もある。こうしたパッケージを称して所謂マルチチップパッケージ（Ｍｕｌｔｉ  Ｃｈｉｐ  Ｐａｃｋａｇｅ；ＭＣＰ）又はマルチチップモジュール（ＭＣＭ）という。また、二つ以上のパッケージを積層するマルチスタックパッケージもある。こうした多数のチップを実装するパッケージは、メモリの容量増加、速度増加など性能面で優れ、コストが節減されて電気的性能とボード密度、そして表面実装収率が重要なメモリモジュール、核心ロジックチップセット、マイクロプロセッサ、マイクロコントローラシステムに理想的なパッケージである。従って、こうした多数のチップを実装するパッケージは、ラップトップ、携帯用コンピュータ、サブノートブック、テレコム、無線機器、ＰＣカードなどに主に使用される。
【００２６】
ここで、パッケージに実装される微細電子素子チップは、多くの半導体装置系列で探すことができるが、本発明の好適な実施形態は、ロジック及びアナログ装置、アプリケーションに特定した製品（ＡＳＰ）及び無線製品を含む。これらの例で、セットの各チップは容易に利用可能である。もし単一チップにより積層されたチップの性能を具現しようとすれば、精密な設計及び開発時間を必要とするだけではなく、初期に低い製造収率の大規模チップ及び高価な基板空間を占める大規模パッケージを招来する。結局、本発明はセルラー通信ページャ、ハードディスクドライバーラップトップコンピュータ及び医療用器具のような持続的に縮小するアプリケーションの空間制限を緩和させるのに助けになっている。
【００２７】
さらに、本発明の実施形態による微細電子素子チップは、動的ランダムアクセスメモリ（ＤＲＡＭ）、静的ランダムアクセスメモリ（ＳＲＡＭ）、フラッシュメモリなどの高集積半導体メモリチップ、ＭＥＭＳ（Ｍｉｃｒｏ  Ｅｌｅｃｔｒｏ  Ｍｅｃｈａｎｉｃａｌ  Ｓｙｓｔｅｍｓ）チップ、光電子（ｏｐｔｏｅｌｅｃｔｒｏｎｉｃ）素子チップ又はＣＰＵ、ディジタル信号処理機（ＤＳＰ）などのプロセッサなどを含む。従って、微細電子素子チップは、同一種類の電子素子チップからのみ構成することもでき、一つの完全な機能を提供するために必要な相異なる種類の電子素子チップから構成することもできる。
【００２８】
以下、添付した図面を参照して本発明の好適な実施形態を詳細に説明する。本発明の実施形態では、説明の便宜のためにパッケージとしてＢＧＡパッケージを、基板として印刷回路基板を例に挙げて説明する。
【００２９】
本発明の第１の実施形態を図２Ａ〜図２Ｄに基づいて説明する。図２Ａ〜図２Ｄは、本発明の第１の実施形態によるマルチスタックパッケージの製造方法を順序通り示した断面図である。
【００３０】
図２Ａに示されたように、一般にＢＧＡパッケージの製造工程により第１のパッケージ２６０を準備する。
【００３１】
ＢＧＡパッケージ１６０の製造工程は、多数の第１の微細電子素子チップ１２０が形成されているウェーハをそれぞれのユニットに切り取るウェーハ切断工程と、第１の微細電子素子チップ１２０を予め準備された印刷回路基板１１０の所定領域に接着させる微細電子素子チップ接着工程と、第１の微細電子素子チップ１２０と印刷回路基板１１０の所定領域を、伝導性ワイヤーなどを用いて連結するワイヤーボンディング１３０の工程と、第１の微細電子素子チップ１２０などを外部の環境から保護するため封止手段１４０で封じるモールディング工程と、この印刷回路基板１１０の入／出力端子として使用するため印刷回路基板の一面にバンプ１５０を融着するバンプ１５０の融着工程と、この印刷回路基板１１０で所定のパッケージ１６０のユニットに分離する単一化工程などより成っている。
【００３２】
図２Ａ及び図２Ｂに示されたように、第１の基板１５０の下面に第１のバンプ１５０が形成されている第１のパッケージ２６０をフラックス２７５又はソルダペースト２７５が盛られている容器２７０に整列させた後、第１のパッケージ２６０の第１のバンプ１５０の端部分をフラックス２７５又はソルダペースト２７５に漬ける。
【００３３】
ここで、フラックス２７５は、松脂が主成分であり、塩素、フッ素ブロムなどのハロゲン活性剤が少量入っている。フラックス２７５の役割は、第１に、半田付け時に対象物に付いている汚染物や表面の酸化膜を除去することによって半田付けがうまくしてやる作用をする。第２に、半田は金属表面で丸くなろうとする性質があるが、フラックス２７５は、こうした性質を減少させることによって、対象物である金属によく広がるようにする。第３に、半田付けた対象物と既に半田付けられた鉛の表面が酸素と接触することができないように防いでやることによって表面が再酸化されることを防止する。
【００３４】
また、ソルダペースト２７５は、均一で動的平衡状態にある極小型ソルダ粒子とフラックスとの混合物である。
【００３５】
フラックス２７５又はソルダペースト２７５を盛っている容器２７０の内部には、所定の深さの陥没部２７７が形成されている。この容器２７０には、フラックス２７５又はソルダペースト２７５を陥没部２７７内に押し込むことができる金属やゴムになったスキージ（Ｓｑｕｅｅｇｅｅ）（図示せず）があって、容器２７０内にフラックス２７５又はソルダペースト２７５を均一な厚さで形成することができる。
【００３６】
図２Ｃを参照すれば、第１のパッケージ２６０の第１のバンプ２５０を第２のパッケージ２６５の電極パッド２５７に整列する。この際、第１のパッケージ２６０の第１のバンプ２５０又は第１のパッケージ２６０の第１の基板２１０の下面に形成された認識マーク（図示せず）を用いて第１のパッケージ２６０の位置を整列する。そして、第２のパッケージ２６５の電極パッド２５７又は第２のパッケージ２６５の第２の基板２１５の上面に形成された認識マーク（図示せず）を用いて第２のパッケージ２６５の位置を整列する。
【００３７】
ここで、第２のパッケージ２６５の電極パッド２５７は、Ａｕ／Ｎｉが鍍金されたＣｕ又はＯＳＰ（Ｏｒｇａｎｉｃ  Ｓｕｒｆａｃｅ  Ｐｒｅｓｅｒｖａｔｉｏｎ）処理されたＣｕであるものが望ましい。より望ましくは、第２のパッケージ２６５の電極パッド２５７にソルダを塗布した後、リフロー（Ｒｅｆｌｏｗ）過熱処理を行う。
【００３８】
そして、第２のパッケージ２６５は、第１のパッケージ２６０を準備するとき共に準備することが望ましい。本発明の第１の実施形態において、第２のパッケージ２６５は、第１のパッケージ２６０のワイヤーボンディング２３０の工程に代わってフリップチップボンディング２３５の工程を経て第２の微細電子素子チップ１２５を第２の基板２１５に実装する。
【００３９】
図２Ｄに示されたように、第１のバンプ２５０と電極パッド２５７の位置を整列して第２のパッケージ２６５に第１のパッケージ２６０を搭載し、リフロー加熱を行って第１のパッケージ２６０と第２のパッケージ２６５とを電気的に連結する。
【００４０】
このように、電極パッド２５７と第２の微細電子素子チップ２２５とが同一面上に形成された第２のパッケージ２２５の場合、本発明の第１の実施形態により第１のパッケージ２６０の第１のバンプ２５０をフラックス２７５が受容された容器２７０内に漬けた後、第１のバンプ２５０と電極パッド２５７とを電気的に連結すれば、第２のパッケージ２６５の構造形状に影響を受けず容易にマルチスタックパッケージを製造することができる。
【００４１】
また、従来のステンシルプリンティングに比べてパッケージ一つ一つについてフラックスの塗布と整列とを遂行するため精密な接合を実行することができる。
【００４２】
そして、マルチスタックパッケージを製造する場合、図２Ｄに示されたように、本発明の第１の実施形態により下部に位置する第２のパッケージ２６５の第２の基板２１５の上面に第２の微細電子素子チップ２２５が形成されているので第１のパッケージ２６０と第２のパッケージ２６５との間に所定の空間Ｌを必要とするときがある。この場合、以上のフラックスに代わってソルダ粒子を含むソルダペースト２７５を第１のバンプ２５０に塗布した後、電極パッド２５７と第１のバンプ２５０とを接合すれば、ソルダペースト２７５が第１のバンプ２５０と電極パッド２７５との間に位置されて第１のパッケージ２６０と第２のパッケージ２６５との所定の空間Ｌの大きさを必要に応じて変わるようにできる。
【００４３】
以下、本発明の第２の実施形態を図３〜図４Ｄに基づいて説明する。図３は、本発明の第２の実施形態によるマルチスタックパッケージの製造方法を示した断面図である。図４Ａ及び図４Ｂは、図３のＡ部分についての部分拡大断面図である。説明の便宜上、第１の実施形態の図面に示した各部材と同一機能を有する部材は、同一符号を示し、従ってその説明は省略する。
【００４４】
図３で説明する第２の実施形態は、第１の実施形態に比べてフラックス３７５又はソルダペースト３７５を塗布する方法を除外した他の工程は一致する。
【００４５】
図３に示されたように、第２の実施形態ではドッティングツール３２０を使用して第２のパッケージ２６５の電極パッド２５７にフラックス３７５又はソルダペースト３７５を塗布する。
【００４６】
こうしたドッティングツール３２０は、通常図３に示したように、フラックス３７５又はソルダペースト３７５を第２の基板２１５上の電極パッド２５７にドッティングすることができるように底面を向いて一定長さで突出された多数のニードルピン（Ｎｅｅｄｌｅ  ｐｉｎ）３３０が設けられており、このドッティングツール３２０は、統合的に動作されるようにコントローラ３１０に電気的に連結されている。このコントローラ３１０の制御によりフラックス３７５又はソルダペースト３７５が受容されている容器（図示せず）から全てのニードルピン３３０の端部にフラックス３７５又はソルダペースト３７５を付け、第１のバンプ２５０を融着する第２の基板２１５でフラックス３７５又はソルダペースト３７５が付けられているドッティングツール３２０を移送して第２の基板２１５の電極パッド２５７にフラックス３７５又はソルダペースト３７５をドッティングするようになっている。
【００４７】
図４Ａ又は図４Ｂに示されたように、ドッティングツール３２０の構造において、ニードルピン３３０は、その端部が大略円形に閉鎖されている棒形３３０ａ又は内部に空間部３４０が形成されているシリンダー形３３０ｂがある。棒形３３０ａのニードルピン３３０の場合、容器（図示せず）からニードルピン３３０の端部に付けられるフラックス３７５又はソルダペースト３７５の量は、棒形状のピン端部の口径により決められる。そして、シリンダー形３３０ｂのニードルピン３３０の場合、容器（図示せず）からニードルピン３３０の端部に付けられるフラックス３７５又はソルダペースト３７５の量は、ピン端部の内部空間部３４０の口径により決められる。
【００４８】
第２の実施形態では、ドッティングツール３２０を用いてフラックス３７５を電極パッド２５７に塗布することによって、第２のパッケージ２６５の構造形状に影響を受けず容易にマルチスタックパッケージを製造することができる。
【００４９】
また、以上のフラックスに代わってソルダ粒子を含むソルダペースト３７５をドッティングツール３２０を用いて電極パッド２５７に塗布した後、電極パッド２５７と第１のバンプ２５０を接合すれば、ソルダペースト３７５が第１のバンプ２５０と電極パッド２７５との間に位置されて第１のパッケージ２６０と第２のパッケージ２６５との所定の空間Ｌの大きさを必要に応じて変えることができる。
【００５０】
以上、添付した図面を参照して本発明の好適な実施形態を説明したが、当業者であれば、本発明の技術的思想や必須的な特徴を変更せずに他の具体的な形態で実施されうることを理解することができる。したがって、上述した好適な実施形態は、例示的なものであり、限定的なものではないと理解されるべきである。
【産業上の利用可能性】
【００５１】
本発明は、第１のパッケージのバンプをこれに対応する第２のパッケージの電極パッドに接続するためにソルダペースト又はフラックスを塗布するとき、第２のパッケージの構造形状に影響を受けず容易にソルダペースト又はフラックスをパッケージの間に塗布することができるマルチスタックパッケージの製造方法に適用されうる。
【図面の簡単な説明】
【００５２】
【図１】従来技術により２個のパッケージを積層するマルチスタックパッケージの製造方法を説明した断面図である。
【図２Ａ】本発明の第１の実施形態によるマルチスタックパッケージの製造方法を順序通り示した断面図である。
【図２Ｂ】本発明の第１の実施形態によるマルチスタックパッケージの製造方法を順序通り示した断面図である。
【図２Ｃ】本発明の第１の実施形態によるマルチスタックパッケージの製造方法を順序通り示した断面図である。
【図２Ｄ】本発明の第１の実施形態によるマルチスタックパッケージの製造方法を順序通り示した断面図である。
【図３】本発明の第２の実施形態によるマルチスタックパッケージの製造方法を示した断面図である。
【図４Ａ】図３のＡ部分についての部分拡大断面図である。
【図４Ｂ】図３のＡ部分についての部分拡大断面図である。
【符号の説明】
【００５３】
２１０，２１５  第１及び第２の基板
２２０，２２５  第１及び第２の微細電子素子チップ
２３０  ワイヤーボンディング
２３５  フリップチップボンディング
２４０，２４５  封止手段
２５０，２５５  第１及び第２のバンプ
２５７  電極パッド
２６０，２６５  第１及び第２のパッケージ
２７０  容器
２７５，３７５  フラックス又はソルダペースト
２７７  陥没部
３１０  コントローラ
３２０  ドッティングツール
３３０  ニードルピン
【図１】
2005223330.tif 000003
【図２Ａ】
2005223330.tif 000004
【図２Ｂ】
2005223330.tif 000005
【図２Ｃ】
2005223330.tif 000006
【図２Ｄ】
2005223330.tif 000007
【図３】
2005223330.tif 000008
【図４Ａ】
2005223330.tif 000009
【図４Ｂ】
2005223330.tif 000010