(57)【要約】【課題】  トランジスタの駆動能力に経年変化による変化が生じても、出力回路の出力インピーダンスを所望の値に制御でき、高速なデータ転送が可能な半導体装置を提供する。【解決手段】  出力バッファ２のＰＭＯＳトランジスタの駆動能力を調整するダミーバッファ１０１の駆動時間および出力バッファ２のＮＭＯＳトランジスタの駆動能力を調整するダミーバッファ１１１の駆動時間を導通期間制御部１２３により制御する。導通期間制御部１２３は、データ信号ＤＱに含まれる ‘１’データの個数に相当する期間、出力を‘１’にすることにより、出力バッファ２の累積駆動時間とダミーバッファ１０１および１１１の累積駆動時間が同じになるようにする。【選択図】  図１
2005167779.tif 000002
【特許請求の範囲】
【請求項１】
複数のＰＭＯＳトランジスタおよび複数のＮＭＯＳトランジスタを備える出力バッファと、
前記複数のＰＭＯＳトランジスタと同じ構成を持つ複数のＰＭＯＳトランジスタからなる第１のダミーバッファと、
前記複数のＮＭＯＳトランジスタと同じ構成を持つ複数のＮＭＯＳトランジスタからなる第２のダミーバッファと、
前記第１のダミーバッファを構成する前記複数のＰＭＯＳトランジスタの導通の組み合わせを外部端子に接続した第１の参照抵抗の抵抗値に基づいて調整する第１の導通制御部と、
前記第２のダミーバッファを構成する前記複数のＮＭＯＳトランジスタの導通の組み合わせを外部端子に接続した第２の参照抵抗の抵抗値に基づいて調整する第２の導通制御部と、
前記第１の導通制御部の調整結果を記録し、この記録したデータを前記出力バッファの前記複数のＰＭＯＳトランジスタへ出力する第１のレジスタと、
前記第２の導通制御部の調整結果を記録し、この記録したデータを前記出力バッファの前記複数のＮＭＯＳトランジスタへ出力する第２のレジスタと、
前記第１のダミーバッファおよび前記第２のダミーバッファの導通期間を制御する導通期間制御部と
を具備し、
前記導通期間制御部が、前記出力バッファの導通期間に相当する期間前記第１のダミーバッファおよび前記第２のダミーバッファを導通させることを特徴とする半導体装置。
【請求項２】
前記出力バッファがイネーブル端子を有し、前記出力バッファの出力イネーブル期間中に前記導通期間制御部が前記第１のダミーバッファおよび前記第２のダミーバッファの導通期間の制御を行い、前記出力バッファが出力ディセーブルになるときに前記第１のレジスタおよび前記第２のレジスタへの記録が行われることを特徴とする請求項１に記載の半導体装置。
【請求項３】
複数のＰＭＯＳトランジスタおよび複数のＮＭＯＳトランジスタを備える出力バッファを複数個有する出力バッファ部と、
前記複数のＰＭＯＳトランジスタと同じ構成を持つ複数のＰＭＯＳトランジスタからなる第１のダミーバッファと、
前記複数のＮＭＯＳトランジスタと同じ構成を持つ複数のＮＭＯＳトランジスタからなる第２のダミーバッファと、
前記第１のダミーバッファを構成する前記複数のＰＭＯＳトランジスタの導通の組み合わせを外部端子に接続した第１の参照抵抗の抵抗値に基づいて調整する第１の導通制御部と、
前記第２のダミーバッファを構成する前記複数のＮＭＯＳトランジスタの導通の組み合わせを外部端子に接続した第２の参照抵抗の抵抗値に基づいて調整する第２の導通制御部と、
前記第１の導通制御部の調整結果を記録し、この記録したデータを前記複数の出力バッファのそれぞれの前記複数のＰＭＯＳトランジスタへ出力する第１のレジスタと、
前記第２の導通制御部の調整結果を記録し、この記録したデータを前記複数の出力バッファのそれぞれの前記複数のＮＭＯＳトランジスタへ出力するする第２のレジスタと、
前記第１のダミーバッファおよび前記第２のダミーバッファの導通期間を制御する導通期間制御部と、
所定期間ごとに前記出力バッファ部のそれぞれの出力バッファに入力されるデータ全体に含まれる導通レベルを有するデータの平均個数を算出する平均算出部と
を具備し、
前記導通期間制御部が、前記平均算出部で算出された前記導通レベルを有するデータの平均個数に相当する期間前記第１のダミーバッファおよび前記第２のダミーバッファを導通させることを特徴とする半導体装置。
【請求項４】
前記出力バッファ部内の複数の出力バッファが共通のイネーブル信号が入力されるイネーブル端子をそれぞれ有し、前記イネーブル信号がＯＮであるときに前記導通期間制御部が前記第１のダミーバッファおよび前記第２のダミーバッファの導通期間の制御を行い、イネーブル信号がＯＦＦになるときに前記第１のレジスタおよび前記第２のレジスタへの記録が行われることを特徴とする請求項３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高速データ転送に適合する半導体装置に関する。
【背景技術】
【０００２】
計算機システムのキャッシュメモリなどに用いられる高速ＳＲＡＭでは、高速アクセスの要求を満たすため、レイアウト技術、回路設計技術など各種技術開発が行われてＳＲＡＭデバイス内部の回路動作の高速化が進められている。
【０００３】
しかしながら、メモリアクセスの高速化に従って、高速ＳＲＡＭを実装したシステムのシステムバスのインピーダンスとシステムバスに接続されるＳＲＡＭの出力インピーダンスの不一致で生じる反射波などによる信号波形の乱れで、システムバス上の高速データ転送が困難になる問題があった。
【０００４】
この問題を解決するため、ＳＲＡＭの出力回路にプログラムインピーダンス回路と呼ばれる回路を設けて、出力バッファのインピーダンスを、データ信号が出力されるシステムバスの伝送線路のインピーダンスに合わせるように制御して、伝送線路上での信号波形の乱れを抑制することが提案されている（例えば、非特許文献１参照。）。
【０００５】
このプログラムインピーダンス回路には、複数のトランジスタからなる出力バッファと同じ構成を有する複数のトランジスタからなるダミーバッファが設けられている。プログラムインピーダンス回路は、一定時間ごとにこのダミーバッファを導通させ、そのときのダミーバッファ出力電圧と伝送線路のインピーダンスに相当する抵抗値を有する参照抵抗の出力電圧とを比較して、その値が等しくなるようにダミーバッファの複数のトランジスタの導通の組み合わせを制御している。そして、ダミーバッファの複数のトランジスタの導通の組み合わせと同じになるように出力バッファの複数のトランジスタの導通の組み合わせを制御している。この複数のトランジスタの導通の組み合わせにより出力バッファのインピーダンスが変化する。
【０００６】
このようなプログラムインピーダンス回路では、外部端子に接続する参照抵抗を伝送線路のインピーダンスに合わせて調整することにより、出力バッファのインピーダンスを伝送線路のインピーダンスに適合させることができる。
【非特許文献１】「A 300MHz,3.3V 1Mb SRAM Fabricated in a 0.5um CMOS Process」Harold Pilo et al. ISSCC Digest of Technical Papers,Feb.,1996  （第１４８頁−１４９頁、第５図）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、高速ＳＲＡＭにおいては、高速化大容量化に対応するため、回路技術開発だけでなく、半導体の微細化による素子性能向上が図られている。
【０００８】
このような微細化した半導体では、ホットキャリアによってＭＯＳトランジスタの駆動力が経年劣化することや、特にＰＭＯＳトランジスタでは、高温で電圧を印加し続けるとＮＢＴＩ（Ｎｅｇａｔｉｖｅ  Ｂｉａｓ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｉｎｓｔａｂｉｌｉｔｙ）劣化が生じ、駆動能力がＮＭＯＳトランジスタに比べてより劣化することが知られている。また、このようなトランジスタの駆動能力の劣化は、トランジスタの累積の導通時間に応じて進行するものである。
【０００９】
しかるに、上述のプログラムインピーダンス回路では、通常、ダミーバッファと出力バッファでは、トランジスタの累積の導通時間が異なる。これは、ダミーバッファが一定時間ごとに一定期間だけ導通するのに対して、出力バッファは出力データの内容に応じてその導通時間が変動することによる。そのため、ダミーバッファと出力バッファとの間には、トランジスタの累積の導通時間に差が生じる。
【００１０】
このような累積の導通時間に差があると、ダミーバッファの駆動能力の経年変化による劣化と出力バッファの駆動能力の経年変化による劣化に差が生じる。
【００１１】
したがって、上述のプログラムインピーダンス回路において、ダミーバッファのトランジスタの導通を制御することによって、ＳＲＡＭの出力回路の出力バッファのインピーダンスをシステムバスの伝送線路のインピーダンスに適合させるように制御しても、ダミーバッファのトランジスタとＳＲＡＭの出力バッファのトランジスタの駆動力に経年変化の差が生じ、出力バッファのインピーダンスが所望の値とならないことが予想される。
【００１２】
また、上述のプログラムインピーダンス回路においては、出力バッファのＰＭＯＳトランジスタの導通とＮＭＯＳトランジスタの導通の制御を共通に行っているため、上述のＮＢＴＩ劣化が生じた場合、ＰＭＯＳトランジスタの劣化がＮＭＯＳトランジスタの劣化より進んでしまい、ＰＭＯＳトランジスタの導通時とＮＭＯＳトランジスタの導通時では、出力バッファのインピーダンスが異なってしまうことが予想される。
【００１３】
これらにより、出力バッファのインピーダンスとシステムバスのインピーダンスとの間の不整合が大きくなると、反射波などによる信号波形の乱れも大きくなり、システムバス上の高速データ転送が困難になってくる。
【００１４】
そこで、本発明の目的は、トランジスタの駆動能力に経年変化による変化が生じても、出力回路の出力インピーダンスを所望の値に制御でき、高速なデータ転送が可能な半導体装置を提供することにある。
【課題を解決するための手段】
【００１５】
本発明の一態様によれば、複数のＰＭＯＳトランジスタおよび複数のＮＭＯＳトランジスタを備える出力バッファと、前記複数のＰＭＯＳトランジスタと同じ構成を持つ複数のＰＭＯＳトランジスタからなる第１のダミーバッファと、前記複数のＮＭＯＳトランジスタと同じ構成を持つ複数のＮＭＯＳトランジスタからなる第２のダミーバッファと、前記第１のダミーバッファを構成する前記複数のＰＭＯＳトランジスタの導通の組み合わせを外部端子に接続した第１の参照抵抗の抵抗値に基づいて調整する第１の導通制御部と、前記第２のダミーバッファを構成する前記複数のＮＭＯＳトランジスタの導通の組み合わせを外部端子に接続した第２の参照抵抗の抵抗値に基づいて調整する第２の導通制御部と、前記第１の導通制御部の調整結果を記録し、この記録したデータを前記出力バッファの前記複数のＰＭＯＳトランジスタへ出力する第１のレジスタと、前記第２の導通制御部の調整結果を記録し、この記録したデータを前記出力バッファの前記複数のＮＭＯＳトランジスタへ出力する第２のレジスタと、前記第１のダミーバッファおよび前記第２のダミーバッファの導通期間を制御する導通期間制御部とを具備し、前記導通期間制御部が、前記出力バッファの導通期間に相当する期間前記第１のダミーバッファおよび前記第２のダミーバッファを導通させることを特徴とする半導体装置が提供される。
【００１６】
また、本発明の別の一態様によれば、複数のＰＭＯＳトランジスタおよび複数のＮＭＯＳトランジスタを備える出力バッファを複数個有する出力バッファ部と、前記複数のＰＭＯＳトランジスタと同じ構成を持つ複数のＰＭＯＳトランジスタからなる第１のダミーバッファと、前記複数のＮＭＯＳトランジスタと同じ構成を持つ複数のＮＭＯＳトランジスタからなる第２のダミーバッファと、前記第１のダミーバッファを構成する前記複数のＰＭＯＳトランジスタの導通の組み合わせを外部端子に接続した第１の参照抵抗の抵抗値に基づいて調整する第１の導通制御部と、前記第２のダミーバッファを構成する前記複数のＮＭＯＳトランジスタの導通の組み合わせを外部端子に接続した第２の参照抵抗の抵抗値に基づいて調整する第２の導通制御部と、前記第１の導通制御部の調整結果を記録し、この記録したデータを前記複数の出力バッファのそれぞれの前記複数のＰＭＯＳトランジスタへ出力する第１のレジスタと、前記第２の導通制御部の調整結果を記録し、この記録したデータを前記複数の出力バッファのそれぞれの前記複数のＮＭＯＳトランジスタへ出力するする第２のレジスタと、前記第１のダミーバッファおよび前記第２のダミーバッファの導通期間を制御する導通期間制御部と、所定期間ごとに前記出力バッファ部のそれぞれの出力バッファに入力されるデータ全体に含まれる導通レベルを有するデータの平均個数を算出する平均算出部とを具備し、前記導通期間制御部が、前記平均算出部で算出された前記導通レベルを有するデータの平均個数に相当する期間前記第１のダミーバッファおよび前記第２のダミーバッファを導通させることを特徴とする半導体装置が提供される。
【発明の効果】
【００１７】
本発明によれば、トランジスタの駆動能力に経年変化による変化が生じても、出力回路の出力インピーダンスを所望の値に制御でき、高速なデータ転送が可能な半導体装置を実現できる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施例を図面を参照して説明する。
【実施例１】
【００１９】
図１は、本発明の第１の実施例に係る出力回路の例を示す回路図である。本実施例の出力回路は、出力バッファ制御部１と３ステートバッファである出力バッファ２から構成される。なお、図１では、出力バッファ２が４つのＰＭＯＳトランジスタと４つのＮＭＯＳトランジスタで構成される例を示すが、これは出力バッファの構成の１例であり、出力バッファの構成はトランジスタの数が４つに限られるものではない。
【００２０】
まず、出力バッファ２について説明する。
【００２１】
出力バッファ２は、電源ＶＤＤＱと出力パッドの間に並列に接続された駆動能力が順次２倍ずつ大きくなる４つのＰＭＯＳトランジスタＴＰ１、ＴＰ２、ＴＰ４、ＴＰ８と、接地端子と出力パッドの間に並列に接続された駆動能力が順次２倍ずつ大きくなる４つのＮＭＯＳトランジスタＴＮ１、ＴＮ２、ＴＮ４、ＴＮ８とを有する。
【００２２】
また、出力バッファ２には、３入力のＮＡＮＤゲート２０１、２０２、２０３、２０４と、３入力ＮＯＲゲート２１１、２１２、２１３、２１４が含まれる。
【００２３】
このうち、ＮＡＮＤゲート２０１、２０２、２０３、２０４には、データ入力ＤＱと出力イネーブル信号ＯＥが共通に入力され、出力バッファ制御部１からの制御信号が個々に入力される。そして、ＮＡＮＤゲート２０１、２０２、２０３、２０４の出力は、それぞれＰＭＯＳトランジスタＴＰ１、ＴＰ２、ＴＰ４、ＴＰ８のゲート端子に接続され、ＰＭＯＳトランジスタＴＰ１、ＴＰ２、ＴＰ４、ＴＰ８の導通をそれぞれ制御する。
【００２４】
また、ＮＯＲゲート２１１、２１２、２１３、２１４には、データ入力ＤＱと出力イネーブル信号ＯＥをインバータ２２１で反転した信号が共通に入力され、出力バッファ制御部１からの制御信号が個々に入力される。そして、ＮＯＲゲート２１１、２１２、２１３、２１４の出力は、それぞれＮＭＯＳトランジスタＴＮ１、ＴＮ２、ＴＮ４、ＴＮ８のゲート端子に接続され、ＮＭＯＳトランジスタＴＮ１、ＴＮ２、ＴＮ４、ＴＮ８の導通をそれぞれ制御する。
【００２５】
このような構成の出力バッファ２においては、ＰＭＯＳトランジスタＴＰ１、ＴＰ２、ＴＰ４、ＴＰ８の導通の組み合わせ、およびＮＭＯＳトランジスタＴＮ１、ＴＮ２、ＴＮ４、ＴＮ８の導通の組み合わせを変えることにより、その駆動能力を１５段階に切り替えることができる。すなわち、ＰＭＯＳトランジスタＴＰ１あるいはＮＭＯＳトランジスタＴＮ１のみが導通したときを最小の駆動能力とし、総てのＰＭＯＳトランジスタあるいは総てのＮＭＯＳトランジスタが導通したときを最大の駆動能力とし、その間をＴＰ１またはＴＮ１に相当する駆動能力で刻む１５段階である。
【００２６】
これを出力インピーダンスの観点から見ると、駆動能力とは逆数の関係で出力インピーダンスも１５段階に切り替えられることを意味する。
【００２７】
そこで、次に、この出力バッファ２の導通を制御する出力バッファ制御部１の説明を行う。
【００２８】
出力バッファ制御部1は、出力バッファ2のＰＭＯＳトランジスタ（ＴＰ１、ＴＰ２、ＴＰ４、ＴＰ８）の導通の組み合わせと、ＮＭＯＳトランジスタ（ＴＮ１、ＴＮ２、ＴＮ４、ＴＮ８）の導通の組み合わせを個々に制御するために、ＰＭＯＳトランジスタで構成されるダミーバッファ１０１と、ＮＭＯＳトランジスタで構成されるダミーバッファ１１１とを有している。そして、ダミーバッファ１０１の導通の組み合わせを制御するために導通制御部１０およびダミーバッファ制御部１０２を有し、また、導通制御部１０の出力を記録するレジスタ１０５を有している。一方、ダミーバッファ１１１の導通の組み合わせを制御するために導通制御部１１およびダミーバッファ制御部１１２を有し、また、導通制御部１１の出力を記録するレジスタ１１５を有している。
【００２９】
ここで、ダミーバッファ１０１およびダミーバッファ１１１の導通の制御について説明するが、ダミーバッファ１０１の導通を制御する回路とダミーバッファ１１１の導通を制御する回路の構成および制御の方法は同じであるので、ここでは、ダミーバッファ１０１の導通を制御する回路の説明を中心に説明を行う。
【００３０】
ダミーバッファ１０１は、出力バッファ２のＰＭＯＳトランジスタＴＰ１、ＴＰ２、ＴＰ４、ＴＰ８と同じ構成を持つ並列接続の４つのＰＭＯＳトランジスタＤＰ１、ＤＰ２、ＤＰ４、ＤＰ８からなる。
【００３１】
ＰＭＯＳトランジスタＤＰ１、ＤＰ２、ＤＰ４、ＤＰ８のゲートはダミーバッファ制御部１０２の出力に接続され、その導通が制御される。
【００３２】
ダミーバッファ制御部１０２へは、後述する導通期間制御部１２３の出力と導通制御部１０の出力が入力され、導通期間制御部１２３の出力が‘１’の期間、導通制御部１０の出力を反転して出力する。
【００３３】
導通制御部１０はアップダウンカウンタ１０３とコンパレータ１０４で構成される。
【００３４】
アップダウンカウンタ１０３は、基本クロックのＣＬＫの６４分周クロックである６４ＣＬＫをクロック入力とし、コンパレータ１０４の出力でアップ／ダウンが制御されるバイナリ動作のカウンタであり、その出力Ａ０、Ａ１、Ａ２、Ａ３が導通制御部１０の出力となる。なお、Ａ０がＬＳＢであり、Ａ３がＭＳＢであり、出力値は‘０００１’から‘１１１１’の間の値をとる。
【００３５】
コンパレータ１０４は、伝送線路のインピーダンス値に応じた抵抗値の参照抵抗ＲＱＰの端子電圧ＶＱＰとダミーバッファ１０１の出力電圧ＶＥＰを比較する。ここで、参照抵抗ＲＱＰはＲＱＰ用パッドと電源端子ＶＤＤＱとの間に接続される外部抵抗である。その端子電圧ＶＱＰは、電源端子ＶＤＤＱと接地端子との間にトランジスタＤＮ０を介して直列に接続される参照抵抗ＲＱＰと抵抗Ｒ０Ｐの分圧電圧である。一方、ダミーバッファ１０１の出力電圧ＶＥＰは、電源端子ＶＤＤＱと接地端子との間にトランジスタＤＮ０を介して直列に接続されるダミーバッファ１０１のインピーダンスと抵抗Ｒ１Ｐの分圧電圧である。
【００３６】
なお、トランジスタＤＮ０のゲートは導通期間制御部１２３の出力に接続される。したがって、導通期間制御部１２３の出力が‘１’のときのみトランジスタＤＮ０は導通し、このときのみＶＱＰとＶＥＰは出力されてコンパレータ１０４は動作する。
【００３７】
コンパレータ１０４は、ＶＱＰがＶＥＰより大きいときはアップダウンカウンタ１０３のカウンタ値をダウンさせダミーバッファ１０１の駆動能力を下げる。一方、ＶＱＰがＶＥＰより小さいときはアップダウンカウンタ１０３のカウンタ値をアップさせダミーバッファ１０１の駆動能力を上げる。
【００３８】
このようなコンパレータ１０４の動作により、ダミーバッファ１０１のインピーダンスをＺｄｐと表わすと、Ｚｄｐ＝（Ｒ１Ｐ／Ｒ０Ｐ）・ＲＱＰとなるようダミーバッファ１０１の駆動能力が調整される。ここで、Ｒ１Ｐ／Ｒ０Ｐ＝１とすると、Ｚｄｐ＝ＲＱＰとなり、ダミーバッファ１０１のインピーダンスは、参照抵抗ＲＱＰの抵抗値に等しくなる。
【００３９】
次に、出力イネーブル期間（出力イネーブル信号ＯＥ=‘１’）中のデータ信号ＤＱに含まれる‘１’の個数をカウントするカウンタ１２１と、カウンタ１２１のカウント値に相当する期間‘１’レベルを出力する導通期間制御部１２３について説明する。
【００４０】
カウンタ１２１はＣＬＫをクロック入力とするイネーブル端子付カウンタであり、イネーブル端子にはＡＮＤゲート１２２の出力が入力される。ＡＮＤゲート１２２へは出力イネーブル信号ＯＥとデータ信号ＤＱが入力されているため、カウンタ１２１は出力イネーブル期間（出力イネーブル信号ＯＥ=‘１’）中にデータ信号ＤＱが‘１’になるとカウント動作を行う。また、このカウンタ１２１は６４クロックおきにリセットがかかるものとする。したがって、カウンタ１２１は出力イネーブルのときの６４クロック期間中にデータ信号ＤＱに含まれる‘１’の個数をカウントするカウンタとなる。
【００４１】
導通期間制御部１２３は、例えばフリップフロップで構成される回路を有し、カウンタ１２１の出力を受けてカウンタ１２１のカウント値に相当する期間‘１’レベルを出力する。
【００４２】
図２に、導通期間制御部１２３および導通制御部１０の動作波形の例を示す。ここでは、出力イネーブル信号ＯＥ=‘１’のときの６４クロック期間中にデータ信号ＤＱに３個の‘１’が含まれている例を示す。
【００４３】
カウンタ１２１は、６４クロック期間の最後に、データ信号ＤＱの‘１’の個数に相当するカウント値３を出力する。これを受けて、導通期間制御部１２３は、３クロック分の期間の‘１’を出力する。この導通期間制御部１２３の出力に基づいてダミーバッファ１０１の導通が制御されるので、ダミーバッファ１０１の累積導通期間は出力バッファ２の累積導通時間に等しくなる。
【００４４】
また、導通期間制御部１２３の出力が‘１’になると、ＮＭＯＳトランジスタＤＮ０が導通してコンパレータ１０４へ入力ＶＱＰ、ＶＥＰが与えられ、コンパレータ１０４からＶＱＰとＶＥＰを比較した結果が出力される。このコンパレータ１０４の出力が‘１’のときアップダウンカウンタ１０３のカウント値はアップし、コンパレータ１０４の出力が‘０’のときアップダウンカウンタ１０３のカウント値はダウンする。ただし、アップダウンカウンタ１０３のカウント値は６４ＣＬＫに同期して変化する。このようなアップダウンカウンタ１０３のカウント値の変化により、ダミーバッファ１０１のＰＭＯＳトランジスタＤＰ１、ＤＰ２、ＤＰ４、ＤＰ８の導通の組み合わせが調整される。
【００４５】
このような調整の結果を示すアップダウンカウンタ１０３の出力Ａ０〜Ａ３は、レジスタ１０５に書き込まれる。このレジスタ１０５のライト信号は出力イネーブル信号ＯＥをインバータ１２５で反転した信号である。したがって、出力イネーブル信号ＯＥが‘１’から‘０’に変化するときに、レジスタ１０５への書き込みが行なわれる。
【００４６】
図３に、レジスタ１０５の動作波形の例を示す。
【００４７】
出力イネーブル信号ＯＥ=‘１’のとき、６４ＣＬＫに同期してアップダウンカウンタ１０３の出力が変化する。そして、出力イネーブル信号ＯＥが‘１’から‘０’に変化したときに、その直前のアップダウンカウンタ１０３の値ＣＮＴ１がレジスタ１０５に書き込まれる。このレジスタ１０５に書き込まれた値ＣＮＴ１は、出力イネーブル信号ＯＥの次の‘１’の期間保持される。
【００４８】
したがって、出力イネーブル信号ＯＥの次の‘１’の期間、レジスタ１０５の出力Ｐ０〜Ｐ３にはこのＣＮＴ１の値が出力され、出力バッファ２のＰＭＯトランジスタＴＰ１、ＴＰ２、ＴＰ４、ＴＰ８に与えられる。すなわち、ダミーバッファ１０１のＰＭＯＳトランジスタＤＰ１、ＤＰ２、ＤＰ４、ＤＰ８の導通の組み合わせを調整した結果が、出力バッファ２のＰＭＯトランジスタＴＰ１、ＴＰ２、ＴＰ４、ＴＰ８の導通の組み合わせに反映される。
【００４９】
同様に、ＮＭＯＳトランジスタＤＮ１、ＤＮ２、ＤＮ４、ＤＮ８で構成されるダミーバッファ１１１の導通はダミーバッファ制御部１１２で制御され、ＮＭＯＳトランジスタＤＮ１、ＤＮ２、ＤＮ４、ＤＮ８の導通の組み合わせは、アップダウンカウンタ１１３とコンパレータ１１４で構成される導通制御部１１で制御される。ただし、出力バッファ２のＮＭＯＳトランジスタＴＮ１、ＴＮ２、ＴＮ４、ＴＮ８はデータ信号ＤＱが‘０’のとき導通するので、ダミーバッファ制御部１１２は、導通期間制御部１２３の出力をインバータ１２４で反転した信号に基づいて、ＮＭＯＳトランジスタＤＮ１、ＤＮ２、ＤＮ４、ＤＮ８の導通を制御する。
【００５０】
コンパレータ１１４は、ＰＭＯＳトランジスタＤＰ０を介して電源端子ＶＤＤＱと接地端子との間に直列に接続される抵抗Ｒ０Ｎと参照抵抗ＲＱＮの分圧電圧ＶＱＮと、ＰＭＯＳトランジスタＤＰ０を介して電源端子ＶＤＤＱと接地端子との間に直列に接続される抵抗Ｒ１Ｎとダミーバッファ１１２のインピーダンスの分圧電圧ＶＥＮとを比較して、アップダウンカウンタ１１３のアップ／ダウンを制御する。なお、参照抵抗ＲＱＮはＲＱＮ用パッドに接続される外部抵抗であり、その抵抗値は、参照抵抗ＲＱＰと同じく、伝送線路のインピーダンスに応じた値にする。
【００５１】
６４ＣＬＫをクロック入力とするアップダウンカウンタ１１３の出力Ｂ０〜Ｂ３は、レジスタ１１５に入力され、出力イネーブル信号ＯＥ‘１’から‘０’に変化するときにレジスタ１１５に書き込まれる。そして、このレジスタ１１５の出力Ｎ０〜Ｎ３に基づいて出力バッファ２のＮＭＯＳトランジスタＴＮ１、ＴＮ２、ＴＮ４、ＴＮ８の導通の組み合わせが制御される。ただし、レジスタ１１５の出力Ｎ０〜Ｎ３はＮＯＲゲート２１１〜２１４を介してＮＭＯＳトランジスタＴＮ１、ＴＮ２、ＴＮ４、ＴＮ８のゲートに接続されるため、レジスタ１１５の出力Ｎ０〜Ｎ３は入力Ｂ０〜Ｂ３を反転した値を出力する。
【００５２】
また、図４に、異なる出力イネーブル信号で制御される複数の出力を有する半導体装置に本実施例の出力回路を適用した例を示す。
【００５３】
異なる出力イネーブル信号ＯＥ１〜ＯＥｎで出力イネーブルが制御される出力１〜ｎに対して、それぞれの出力ごとに出力バッファ制御部１と出力バッファ２を設ける。これにより、各出力バッファ制御部１内のダミーバッファ１０１、１１１の導通期間は、それぞれ出力イネーブル信号ＯＥ１〜ＯＥｎが‘１’の期間の各データ信号ＤＱ１〜ＤＱｎに含まれる‘１’の個数に応じて変化する。したがって、各出力ごとに、出力バッファ２の累積導通期間とダミーバッファ１０１、１１１の累積導通期間を合わせることができる。
【００５４】
このような本実施例の出力回路のダミーバッファの導通期間は、データ信号の‘１’の個数、すなわち出力バッファの導通期間に応じて変化する。したがって、ダミーバッファの経年変化による駆動能力の劣化と出力バッファの経年変化による駆動能力の劣化が同等に生じる。そのため、参照抵抗に合わせて調整したダミーバッファの駆動能力と出力バッファの駆動能力との間に誤差が生じることを防ぐことができる。
【実施例２】
【００５５】
図５は、本発明の第２の実施例に係る出力回路の例を示すブロック図である。本実施例では、共通の出力イネーブル信号で出力イネーブルが制御される複数の出力回路を有する半導体装置おいて、ダミーバッファの導通期間を制御する回路の例を示す。
【００５６】
出力バッファ部２０は、共通の出力イネーブル信号ＯＥで出力イネーブルが制御されるｎ個の出力バッファ２を有しており、データＤＱ１〜ＤＱｎが各出力バッファに１つずつ入力されて、その出力が出力１〜ｎとなる回路である。
【００５７】
ここで、データＤＱ１〜ＤＱｎは１つの情報を構成するデータであり、データＤＱ１〜ＤＱｎの間で‘１’と‘０’の比率は同じ傾向を持つものとする。すなわち、長期間に亘って平均すれば、データＤＱ１〜ＤＱｎのそれぞれに含まれる‘１’の個数は等しいとみなすことができるものとする。
【００５８】
そこで、本実施例では、出力バッファ制御部１は、出力バッファ部２０の出力バッファ２に共通に１つだけ持つようにし、そのデータ入力（端子Ｄ）にデータＤＱ１〜ＤＱｎに含まれる‘１’の個数の平均値を示すデータを与えるようにする。これにより、出力バッファ制御部１は、データＤＱ１〜ＤＱｎに含まれる‘１’の平均個数に相当する期間、その内部のダミーバッファを導通させる。
【００５９】
そして、出力バッファ制御部１に与えるデータＤＱ１〜ＤＱｎの平均‘１’個数データを算出するために平均算出部３を設ける。平均算出部３では、データＤＱ１〜ＤＱｎのそれぞれに含まれる‘１’の個数をカウンタでカウントし、その総和を求めてｎで割る割り算を実行することにより平均値を算出する。
【００６０】
このような本実施例では、複数の出力バッファに対して、出力バッファごとに制御部を設ける必要がなく、半導体装置を構成する素子数を少なくすることができる。また、参照抵抗も出力ごとに用意する必要がなく、参照抵抗接続用ピンの増加も抑えることができる。
【図面の簡単な説明】
【００６１】
【図１】本発明の実施例１に係る出力回路の例を示す回路図。
【図２】本発明の実施例１に係る導通期間制御部および導通制御部の動作を示す波形図。
【図３】本発明の実施例１に係るレジスタへの書き込みタイミングを示す波形図。
【図４】本発明の実施例１に係る出力回路を複数有する半導体装置の例を示す図。
【図５】本発明の実施例２に係る出力回路の例を示すブロック図。
【符号の説明】
【００６２】
１  出力バッファ制御部
２  出力バッファ
３  平均算出部
１０、１１  導通制御部
２０  出力バッファ部
１０１、１１１  ダミーバッファ
１０２、１１２  ダミーバッファ制御部
１０３、１１３  アップダウンカウンタ
１０４、１１４  コンパレータ
１０５、１１５  レジスタ
１２１  カウンタ
１２２  ＡＮＤゲート
１２３  導通期間制御部
１２４、１２５、２２１  インバータ
２０１、２０２、２０３、２０４  ＮＡＮＤゲート
２１１、２１２、２１３、２１４  ＮＯＲゲート
ＴＰ１、ＴＰ２、ＴＰ４、ＴＰ８、ＤＰ０、ＤＰ１、ＤＰ２、ＤＰ４、ＤＰ８  ＰＭＯＳトランジスタ
ＴＮ１、ＴＮ２、ＴＮ４、ＴＮ８、ＤＮ０、ＤＮ１、ＤＮ２、ＤＮ４、ＤＮ８  ＮＭＯＳトランジスタ
ＲＱＰ、ＲＱＮ  参照抵抗
Ｒ１Ｐ、Ｒ２Ｐ、Ｒ１Ｎ、Ｒ２Ｎ  抵抗
【図１】
2005167779.tif 000003
【図２】
2005167779.tif 000004
【図３】
2005167779.tif 000005
【図４】
2005167779.tif 000006
【図５】
2005167779.tif 000007