(57)【要約】【課題】  乗算器のtap数の増加に伴い、乗算器を構成する１ビット加算器の使用数は多くなり、乗算回路の規模は大きくなる。【解決手段】  シングルビットΔΣ変調演算回路２０は２２tap×２２tapの乗算器２１を備えており、乗算器２１は、４個の遅延回路１２ａ〜１２ｄ、１段目の１０個の排他的論理和回路１３ａ〜１３ｃ，１３ｅ，１３ｇ，１３ｉ，１３ｋ，１３ｍ，１３ｏ，１３ｐ、および２段目〜５段目の９個の１ビット加算器１４ａ，１４ｈ，１４ｉ〜１４ｏを備えて構成されている。この乗算器２１では、図２に示す１ビット加算器１４ｂ〜１４ｇをなくし、１ビット加算器１４ｉ〜１４ｌに入力される１ビット信号に２倍の重みを付与する構成になっており、多段接続された１ビット加算器の２段目の構成が簡略化されている。【選択図】  図３
2005303944.tif 000002
【特許請求の範囲】
【請求項１】
ΔΣ変調された１ビット信号を多ビット信号に変換することなく演算処理する演算器を多段接続して構成され、演算処理の結果を１ビット信号の形態で出力するシングルビットΔΣ変調演算回路において、
同じ段で重複する信号に対する演算処理を、同じ段における複数の前記演算器を用いずに、信号の重複数に応じた所定の重みが付与された後段の１つの前記演算器で行うことを特徴とするシングルビットΔΣ変調演算回路。
【請求項２】
前記演算処理は、２つのΔΣ変調された１ビット信号x(n)，y(n)の加算結果を１ビット信号z(n)とし、前記演算器内部の変数をq(n)とした場合、前記z(n)とq(n)とを、x(n)+y(n)が０でない場合には、z(n)=(x(n-1)+y(n-1))/2，q(n)=q(n-1)の２式によって決め、x(n)+y(n)=０の場合には、z(n)=q(n-1)，q(n)=-q(n-1)の２式によって決めて行う１ビット加算器での加算処理であり、この１ビット加算器の加算結果である前記１ビット信号z(n)が、その次の段の１ビット加算器の前記１ビット信号ｘ（ｎ）またはｙ（ｎ）として入力されることを特徴とする請求項１に記載のシングルビットΔΣ変調演算回路。
【請求項３】
前記演算処理は、排他的論理和回路および前記１ビット加算器を用いた乗算処理であることを特徴とする請求項２に記載のシングルビットΔΣ変調演算回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ΔΣ変調された１ビット信号の演算処理を行う演算器を備えたΔΣ変調演算回路に関する。
【背景技術】
【０００２】
従来、この種のΔΣ変調演算回路としては、例えば、特許文献１に開示されているものがある。このΔΣ変調演算回路では、ΔΣ変調された１ビット信号を多ビット信号に変換することなく、１ビット加算器によって直接加算し、その加算結果を１ビット信号として出力する。
【０００３】
図１は、上記の１ビット加算器を用いて構成された、２tap×２tapの乗算器１を示している。アナログ信号Ｘ，Ｙは、ΔΣ変調器２，２によってそれぞれ１ビット信号x(n)，y(n)に変換された後、乗算器１に入力される。乗算器１に入力された１ビット信号x(n)，y(n)は、遅延回路３ａ，３ｂによって遅延されて遅延信号x(n-1)，y(n-1)となる。これら各信号は１段目の排他的論理和回路４ａ〜４ｄによりそれぞれの積x(n)y(n)，x(n)y(n-1)，x(n-1)y(n)およびx(n-1)y(n-1)が計算される。そして、これら各信号の積の総和が２段目，３段目の１ビット加算器５ａ〜５ｃにより計算され、乗算結果が出力信号z(n)として出力される。この出力信号z(n)は、２tapの移動平均を用いた下記の乗算式（１）を展開したものと等価である。
【０００４】
z(n)={x(n)+x(n-1)}{y(n)+y(n-1)}      …（１）
=x(n)y(n)+x(n)y(n-1)+x(n-1)y(n)+x(n-1)y(n-1)
【０００５】
図２は、上記の１ビット加算器を用いて構成された、２２tap×２２tapの乗算器１１を示している。この乗算器１１は、４個の遅延回路１２ａ〜１２ｄ、１段目の１６個の排他的論理和回路１３ａ〜１３ｐおよび２段目〜５段目の１５個の１ビット加算器１４ａ〜１４ｏから構成されている。上記の乗算器１と同様、ΔΣ変調器２，２によって変換された１ビット信号x(n)，y(n)が乗算器１１に入力されると、出力信号z(n)が出力される。この出力信号z(n)は、２２tapの移動平均を用いた下記の乗算式（２）を展開したものと等価である。
【０００６】
z(n)=[{x(n)+x(n-1)}+{x(n-1)+x(n-2)}][{y(n)+y(n-1)}+{y(n-1)+y(n-2)}]  …（２）
=x(n)y(n)+x(n)y(n-2)+x(n)y(n-1)+x(n)y(n-1)+x(n-1)y(n)+x(n-1)y(n)+x(n-1)y(n-2)+x(n-1)y(n-2)+x(n-1)y(n-1)+x(n-1)y(n-1)+x(n-1)y(n-1)+x(n-1)y(n-1)+x(n-2)y(n-1)+x(n-2)y(n-1)+x(n-2)y(n)+x(n-2)y(n-2)
=x(n)y(n)+x(n)y(n-2)+2x(n)y(n-1)+2x(n-1)y(n)+2x(n-1)y(n-2)+4x(n-1)y(n-1)+2x(n-2)y(n-1)+x(n-2)y(n)+x(n-2)y(n-2)
【０００７】
一般的に、２ｎtap×２ｎtapの乗算器においては、ｎの値が大きいほど、すなわち、乗算器における１ビット加算器の段数を多くするほど、出力信号z(n)に含まれる量子化ノイズを減少させられる。
【特許文献１】特開２００１−９４４３０号公報（段落[００１６]〜[００２３]）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、図１の２tapの移動平均を用いた乗算回路における１ビット加算器の使用数は３であるが、図２の２２tapの移動平均を用いた乗算回路における１ビット加算器の使用数は１５となって多くなる。
【０００９】
一般的に、２ｎtapの移動平均を用いた乗算回路を１ビット加算器で構成する場合、１ビット加算器の使用数は、(2×2)n-1となるため、上記の乗算器１，１１に示したように、乗算器のtap数の増加に伴い、乗算器を構成する１ビット加算器の使用数は飛躍的に多くなり、乗算回路の規模は大きくなる。
【課題を解決するための手段】
【００１０】
本発明はこのような課題を解決するためになされたもので、ΔΣ変調された１ビット信号を多ビット信号に変換することなく演算処理する演算器を多段接続して構成され、演算処理の結果を１ビット信号の形態で出力するシングルビットΔΣ変調演算回路において、同じ段で重複する信号に対する演算処理を、同じ段における複数の演算器を用いずに、信号の重複数に応じた所定の重みが付与された後段の１つの演算器で行うことを特徴とする。
【００１１】
この構成によれば、任意の段で重複する信号は、１つの信号としてその段の後段の演算器に直接与えられ、この後段の演算器において信号の重複数に応じた重みが付与されて演算処理が行われる。このため、信号が重複する任意の段の複数の演算器を用いずに、これらを用いた場合と同じ演算処理を後段の１つの演算器で行うことができる。
【発明の効果】
【００１２】
この結果、本発明によるシングルビットΔΣ変調演算回路によれば、ΔΣ変調演算回路に用いる演算器の個数を減らすことができ、ΔΣ変調演算回路の回路規模を縮小化することが可能となる。
【発明を実施するための最良の形態】
【００１３】
次に、本発明を実施するための最良の形態について説明する。
【００１４】
図３は、本発明の第１の実施形態によるシングルビットΔΣ変調演算回路２０を示している。シングルビットΔΣ変調演算回路２０は、アナログ信号Ｘ，Ｙを１ビット信号に変換するΔΣ変調器２，２と２２tap×２２tapの乗算器２１とを備えて構成されており、乗算器２１は前述した乗算器１１の構成を簡略化したものである。なお、図３において、図２と同一または相当する部分には同一の符号を付してその説明は省略する。
【００１５】
ΔΣ変調器２は、ΔΣ変調を基にしたＡ／Ｄ変換回路であり、図示しない積分器，量子化器および増幅器を備えて構成されている。また、乗算器２１は、４個の遅延回路（Ｚ−１）１２ａ〜１２ｄ、１段目の１０個の排他的論理和回路（×）１３ａ〜１３ｃ，１３ｅ，１３ｇ，１３ｉ，１３ｋ，１３ｍ，１３ｏ，１３ｐ、および２段目〜５段目の９個の１ビット加算器（＋）１４ａ，１４ｈ，１４ｉ〜１４ｏを備えて構成されている。
【００１６】
各１ビット加算器１４ａ，１４ｈ，１４ｉ〜１４ｏでは、２つの１ビット信号の和が計算される。１ビット信号は、論理のハイ（Ｈ）レベルに対応した“+１”、または論理のロー（Ｌ）レベルに対応した“-1”のいずれかの値をとる。ｎをタイムインデックスとし、時間を表す変数として２つの１ビット信号をそれぞれx(n)，y(n)としたとき、１つの１ビット加算器１４の出力信号z(n)は、x(n)=y(n)の場合、
z(n)={x(n-1)+y(n-1)}/2
q(n)=q(n-1)
となる。ここで、q(n)は、１ビット加算器１４の内部状態を示す内部変数であり、１サンプル前の内部状態に応じて２値“+１”または“-1”のいずれかの値をとる。また、x(n)≠y(n)の場合、出力信号z(n)は、
z(n)=q(n-1)
q(n)=q(n-1)×(-1)
となる。すなわち、x(n)≠y(n)の場合には、出力信号z(n)として、１サンプル前のq(n-1)が出力されると共に、１サンプル毎に“+１”と“-1”とが交互に繰り返して出力され、“0”が表現される。
【００１７】
下記の表１は、上記の１ビット加算器１４の真理値表である。
【表１】
2005303944.tif 000003
【００１８】
上記の構成において、アナログ信号Ｘ，Ｙは、ΔΣ変調器２，２によってそれぞれ１ビット信号x(n)，y(n)に変換された後、乗算器２１に入力される。乗算器２１に入力された１ビット信号x(n)，y(n)は、遅延回路１２ａ〜１２ｄによって遅延されて遅延信号x(n-1)，x(n-2)，y(n-1)およびy(n-2)となる。これら１ビット信号およびその遅延信号は、１段目の排他的論理和回路１３ａ〜１３ｃ，１３ｅ，１３ｇ，１３ｉ，１３ｋ，１３ｍ，１３ｏ，１３ｐにより、それぞれの積x(n)y(n)，x(n)y(n-2)，x(n)y(n-1)，x(n-1)y(n)，x(n-1)y(n-2)，x(n-1)y(n-1)，x(n-2)y(n-1)，x(n-2)y(n)およびx(n-2)y(n-2)が計算される。そして、これら各信号の積の総和z(n)が２段目〜５段目の１ビット加算器１４ａ，１４ｈ，１４ｉ〜１４ｏにより計算され、その乗算結果が出力信号z(n)として出力される。この出力信号z(n)は、前述した２２tapの移動平均を用いた乗算式（２）を展開したものと等価であり、
【００１９】
z(n)=x(n)y(n)+x(n)y(n-2)+2x(n)y(n-1)+2x(n-1)y(n)+2x(n-1)y(n-2)+4x(n-1)y(n-1)+2x(n-2)y(n-1)+x(n-2)y(n)+x(n-2)y(n-2)
となる。
【００２０】
これは以下のように説明することができる。
【００２１】
一般的に、１ビット信号a，b，cの和(a+b)+(b+c)=a+2b+cは、図４（ａ）に示すように、３つの同一の１ビット加算器２３〜２５を２段接続することで計算される。このとき、a=b=c=1とすると、１段目における１ビット加算器２３，２４でのa+b，b+cの通常の加算結果は、a+b=2，b+c=2となるが、１ビット加算器２３，２４における出力信号は“2”という重みを保持しながら“1”で表現される。同様に、２段目における１ビット加算器２５でのa+2b+cの通常の加算結果は、a+2b+c=4となるため、１ビット加算器２５における出力信号は“4”という重みを保持しながら“1”で表現される。ここで、１段目で重複する信号bに対する加算処理を１段目の１ビット加算器２３，２４で行わず、同図（ｂ）に示すように、信号bの重複数“2”に応じた重みが付与された２段目の１つの１ビット加算器２５で、信号bを2bとして加算処理を行うことで、１ビット加算器２４を省略することができる。この結果、同図（ｂ）における１ビット加算器２５での加算処理は(a+c)+(b+b)として認識されるため、出力信号は同図（ａ）と同じa+2b+cとなり、“4”という重みを保持しながら“1”で表現される。
【００２２】
このように、１ビット加算器２５に入力される１ビット信号には２倍の重みが付与されているため、図４（ａ）に示す回路構成と同図（ｂ）に示す回路構成とでは同一の加算結果が得られるようになっており、１ビット加算器の使用数を減らしつつ、両加算回路を等価なものとすることができる。
【００２３】
本実施形態によるシングルビットΔΣ変調演算回路２０の乗算器２１は、この同図（ａ），（ｂ）の等価関係によって、図２に示す乗算器１１の１段目〜３段目の構成を簡略化したものである。例えば、図２における１段目の排他的論理和回路１３ｃ，１３ｄでの積は、いずれもx(n)y(n-1)となって同一であり、２段目の１ビット加算器１４ｂに与えられる信号は重複している。このため、本実施形態における乗算器２１では、この重複するx(n)y(n-1)に対する加算処理を２段目の１ビット加算器１４ｂで行わず、信号x(n)y(n-1)の重複数“2”に応じた重みが付与された３段目の１ビット加算器１４ｉにおいてx(n)y(n-1)に２倍の重みを付与して2x(n)y(n-1)として加算処理する構成になっている。従って、排他的論理和回路１３ｄおよび１ビット加算器１４ｂを省略して回路を簡略化することができる。他の回路部分も同様にして簡略化されている。
【００２４】
このような本実施形態によるシングルビットΔΣ変調演算回路２０によれば、上述したように、２段目の１ビット加算器１４ａ〜１４ｈに入力される、１段目の各排他的論理和回路１３ａ〜１３ｐでの計算結果が重複する信号は、１つの信号として後段の３段目の１ビット加算器１４ｉ〜１４ｌに直接与えられ、これらの１ビット加算器１４ｉ〜１４ｌにおいて信号の重複数に応じた２倍の重みが付与されて演算処理が行われる。このため、２段目の１ビット加算器１４ａ〜１４ｈのうち、入力される信号が重複する１ビット加算器１４ｂ〜１４ｇおよびこれら１ビット加算器１４ｂ〜１４ｇの前段における排他的論理和回路１３ｄ，１３ｆ，１３ｈ，１３ｊ，１３ｌ，１３ｎを用いずに、これらの１ビット加算器および排他的論理和回路を用いた場合と同じ演算処理を行うことができる。この結果、乗算器２１に用いる１ビット加算器の個数を図２での１５個から９個に減らすことができると共に、排他的論理和回路の個数を図２での１６個から１０個に減らすことができ、ΔΣ変調演算回路の回路規模を縮小化することが可能となる。
【００２５】
次に、本発明の第２の実施形態によるシングルビットΔΣ変調演算回路３０について説明する。
【００２６】
図５は、この第２の実施形態によるシングルビットΔΣ変調演算回路３０の回路構成を示している。シングルビットΔΣ変調演算回路３０は、上記の第１の実施形態における乗算器２１をさらに簡略化した乗算器３１を備えて構成されている。なお、同図において、図３と同一または相当する部分には同一の符号を付してその説明は省略する。
【００２７】
上述したように、１ビット加算器を多段接続して構成した加算回路においては、任意の段の１ビット加算器に入力される１ビット信号には、その次の段の１ビット加算器で２倍の重みが付与されるが、この関係はいずれの段における１ビット加算器に入力される１ビット信号に対しても成立する。すなわち、図３における３段目の１ビット加算器１４ｋに入力される排他的論理和回路１３ｉ，１３ｋの積は、いずれも2x(n-1)y(n-1)となって重複している。このため、本実施形態における乗算器３１では、重複する信号2x(n-1)y(n-1)に対する加算処理を３段目の１ビット加算器１４ｋでは行わず、信号2x(n-1)y(n-1)の重複数“2”に応じた重みが付与された４段目の１ビット加算器１４ｎにおいて、2x(n-1)y(n-1)に２倍の重みを付与して4x(n-1)y(n-1)として加算処理する構成になっている。従って、本実施形態では、排他的論理和回路１３ｋおよび１ビット加算器１４ｋを省略して回路を簡略化することができる。
【００２８】
本実施形態によるシングルビットΔΣ変調演算回路３０によれば、上記のように、２段目の１ビット加算器１４ｂ〜１４ｇおよびこれら１ビット加算器１４ｂ〜１４ｇの前段における排他的論理和回路１３ｄ，１３ｆ，１３ｈ，１３ｊ，１３ｌ，１３ｎだけでなく、３段目の１ビット加算器１４ｋおよびその前段の排他的論理和回路１３ｋも用いずに、これらの１ビット加算器および排他的論理和回路を用いた場合と同じ演算処理を行うことができる。この結果、乗算器３１に用いる１ビット加算器の個数を図２での１５個から８個に減らすことができると共に、排他的論理和回路の個数を図２での１６個から９個に減らすことができ、ΔΣ変調演算回路の回路規模をさらに縮小化することが可能となる。
【００２９】
上記の第２の実施形態においては、乗算器３１の２段目および３段目の１ビット加算器を省略し、４段目の１ビット加算器１４ｎに入力される１ビット信号2x(n-1)y(n-1)に２倍の重みを付与して回路規模を縮小した場合を説明した。しかし、これは１段目の排他的論理和回路からみると、１ビット信号x(n-1)y(n-1)を４倍したことに他ならない。従って、以下のことが言える。
【００３０】
図６は、同一の１ビット加算器３３〜３６を４段に構成して５つの１ビット信号A，B，C，D，Eの和を計算する加算回路を示している。上述したように、各段における１ビット加算器には、前段の１ビット加算器から出力される１ビット信号に２倍の重みが付与されて入力される。すなわち、２段目の１ビット加算器３４、３段目の１ビット加算器３５および４段目の１ビット加算器３６に入力される１ビット信号には、それぞれ２倍の重み、４（＝２×２）倍の重み、８（＝２×２×２）倍の重みが付与される。
【００３１】
例えば、３段目の１ビット加算器３５に入力される１ビット信号Dには４倍の重みが付与される。このため、１ビット加算器を用いてDを４倍する計算をすることなく、１ビット加算器３５で、“4”という重みが付与された１ビット信号A+B+2Cと１ビット信号4Dとが加算処理されて、１ビット加算器３５から１ビット信号A+B+2C+4Dが出力される。また、４段目の１ビット加算器３６に入力される１ビット信号Eには８倍の重みが付与される。このため、１ビット加算器を用いてEを８倍する計算をすることなく、１ビット加算器３６で、“8”という重みが付与された１ビット信号A+B+2C+4Dと１ビット信号8Eとが加算処理されて、１ビット加算器３６から１ビット信号A+B+2C+4D+8Eが出力される。
【００３２】
この構成によれば、１ビット加算器を多段接続して構成された乗算器において、何段にもわたって１ビット加算器の個数を減らすことができ、ΔΣ変調演算回路の回路規模を一層縮小化することが可能となる。
【００３３】
また、上記の各実施形態においては、１ビット信号の重複数に応じて、後段の１ビット加算器において２ｎ倍、すなわち２倍や４倍、８倍といった偶数倍の重みが付与されて出力される場合を説明したが、本発明はこれに限られるものではない。
【００３４】
図７は、１ビット加算器４１，４２を２段に構成して２つの信号A，Bの和を計算する加算回路を示している。同図において、２段目の１ビット加算器４２に入力される１ビット信号には、２倍の重みが付与されるため、１ビット加算器４２からの出力信号は、(A+B)+2B=A+3Bとなる。この結果、２段目の１ビット加算器４２で、特定の１ビット信号Bに奇数倍の３倍の重みが付与されることになる。
【００３５】
この構成においても、上記の各実施形態と同様、１ビット加算器の個数を減らすことができ、ΔΣ変調演算回路の回路規模を様々な形態で縮小化することが可能となる。
【００３６】
また、上記の各実施形態においては、２個の１ビット信号x(n)およびy(n)に対してそれぞれ２個の遅延回路１２ａ，１２ｂおよび１２ｃ，１２ｄを用いて、各１ビット信号x(n)およびy(n)のtap数を等しくした２２tap×２２tapの乗算器の構成について説明したが、各１ビット信号のtap数すなわち各１ビット信号に対する遅延回路の個数は任意に変更可能である。
【００３７】
例えば、１ビット信号x(n)に対してｎ個の遅延回路を用い、１ビット信号y(n)に対してｍ個の遅延回路を用いた２ｎtap×２ｍtapの乗算器（ｎ≠ｍ）を用いた構成であってもよい。この構成においても、上記の各実施形態と同様、１ビット加算器および排他的論理和回路の個数を減らすことができ、ΔΣ変調演算回路の回路規模を縮小化することができる。
【００３８】
また、上記の各実施形態においては、アナログ信号ＸまたはＹが入力されると１個の１ビット信号x(n)またはy(n)を出力するΔΣ変調器２を用いた場合を説明したが、本発明はこれに限られるものではない。２ビット以上の信号、すなわち複数の１ビット信号を出力するΔΣ変調器を用いた場合にも、上記の各実施形態と同様のΔΣ変調演算回路を構成することが可能である。
【００３９】
例えば、アナログ信号Ｘ，Ｙが、このようなΔΣ変調器によってそれぞれ１ビット信号x1(n)，x2(n)および１ビット信号y1(n)，y2(n)に変換される場合、これらの１ビット信号x1(n)，y1(n)および１ビット信号x2(n)，y2(n)に対して、それぞれ図３または図５に示す乗算器２１または乗算器３１で乗算処理を行う構成にすることもできる。このような構成においても、上記の各実施形態と同様、１ビット加算器および排他的論理和回路の個数を減らすことができ、ΔΣ変調演算回路の回路規模を縮小化することができる。
【産業上の利用可能性】
【００４０】
上記の各実施形態においては、２２tap×２２tapの乗算器を備えたシングルビットΔΣ変調演算回路について説明したが、本発明はこれに限られるものではない。本発明によるシングルビットΔΣ変調演算回路に備えられる乗算器は、乗算器を構成する遅延回路の個数がより多くなった、２３tap×２３tapの乗算器や２４tap×２４tapの乗算器といったより回路規模の大きなものであってもかまわない。また、単に複数の１ビット加算器を多段接続して構成した加算回路に対して、上記の本発明による回路の簡略化を行ってもかまわない。
【図面の簡単な説明】
【００４１】
【図１】従来のシングルビットΔΣ変調演算回路における２tap×２tapの乗算器の構成を示す回路図である。
【図２】従来のシングルビットΔΣ変調演算回路における２２tap×２２tapの乗算器の構成を示す回路図である。
【図３】本発明の第１の実施形態によるシングルビットΔΣ変調演算回路における２２tap×２２tapの乗算器の構成を示す回路図である。
【図４】従来のシングルビットΔΣ変調演算回路および本発明の第１の実施形態に従ったシングルビットΔΣ変調演算回路における乗算器の構成の一部を示す回路図である。
【図５】本発明の第２の実施形態によるシングルビットΔΣ変調演算回路における２２tap×２２tapの乗算器の構成を示す回路図である。
【図６】本発明の第１の変形例によるシングルビットΔΣ変調演算回路の乗算器の構成の一部を示す回路図である。
【図７】本発明の第２の変形例によるシングルビットΔΣ変調演算回路の乗算器の構成の一部を示す回路図である。
【符号の説明】
【００４２】
２…ΔΣ変調器
１２ａ〜１２ｄ…遅延回路
１３ａ〜１３ｐ…排他的論理和回路
１４ａ〜１４ｏ，２３〜２５，３３〜３６，４１，４２…１ビット加算器
２０，３０…シングルビットΔΣ変調演算回路
２１，３１…乗算器
【図１】
2005303944.tif 000004
【図２】
2005303944.tif 000005
【図３】
2005303944.tif 000006
【図４】
2005303944.tif 000007
【図５】
2005303944.tif 000008
【図６】
2005303944.tif 000009
【図７】
2005303944.tif 000010