(57)【要約】【課題】非同期の入力信号のＨ又はＬレベルの時間幅に対して、出力信号のＨ又Ｌレベルの時間幅を、基準クロックの１周期内の誤差で高速に同期化を行うこと。【解決手段】タイミング発生回路３は、基準クロックＣＬＫに同期して、互いに（３６０／ｎ）度だけ位相がずれたｎ個のタイミング信号Ｐ１〜Ｐｎを生成する。クロック発生回路２は、そのタイミング信号Ｐ１〜Ｐｎの各タイミングで、基準クロックＣＬＫのｎ倍の周期でかつ互いに（３６０／ｎ）度だけ位相がずれたｎ個のクロックＣ１〜Ｃｎを発生する。同期化信号生成回路１ｘ〜ｎｘは、クロックＣ１〜Ｃｎで、非同期の入力信号ＳＩをそれぞれ同期化し、同期化信号Ｓ１２〜Ｓｎ２を生成する。選択回路１は、同期化信号Ｓ１２〜Ｓｎ２から、基準クロックＣＬＫの周期ごとに、タイミング信号Ｐ１〜Ｐｎに従って順に一の信号を選択し、これに基づいて最終的な同期化信号ＳＯを出力する。【選択図】  図１
2005236471.tif 000002
【特許請求の範囲】
【請求項１】
基準クロックに同期して、互いに（３６０／ｎ）度だけ位相がずれたｎ個のタイミング信号を発生するタイミング発生回路と、
前記タイミング発生回路が発生する前記ｎ個のタイミング信号の各タイミングで、基準クロックのｎ倍の周期でかつ互いに（３６０／ｎ）度だけ位相がずれたｎ個のクロックを発生するクロック発生回路と、
少なくとも前記クロック発生回路が発生するｎ個のクロックで入力信号をそれぞれ同期化し、ｎ個の同期化信号をそれぞれ生成する同期化信号生成回路と、
前記同期化信号生成回路が生成するｎ個の同期化信号から、前記基準クロックの周期ごとに、前記ｎ個のタイミング信号に従って順にその１つを選択し、この選択に基づいて最終的な同期化信号を生成する選択回路と、
を備えることを特徴とする同期化回路。
【請求項２】
前記クロック発生回路は、
前記タイミング発生回路からのｎ個のタイミング信号をそれぞれ反転するｎ個のインバータと、
このｎ個のインバータからの各出力信号と前記基準クロックとの論理和演算をそれぞれ行いｎ個のクロックを出力するｎ個のオア回路と、
からなることを特徴とする請求項１に記載の同期化回路。
【請求項３】
前記同期化信号生成回路はｎ個からなり、それぞれが、
前記クロック発生回路からの所定のクロックに応じて前記入力信号を取り込む第１フリップフロップと、
この第１フリップフロップに直列に接続され、前記所定のクロックと同じクロックに応じて前記第１フリップフロップの出力信号を取り込む第２フリップフロップと、
からなることを特徴とする請求項１または請求項２に記載の同期化回路。
【請求項４】
前記同期化信号生成回路はｎ個からなり、
それぞれが、直列に接続される第１フリップフロップ、マルチプレクサ、および第２フリップフロップからなり、
前記第１フリップフロップは、前記クロック発生回路からの所定のクロックに応じて前記入力信号を取り込むようになっており、
前記マルチプレクサは、前記第１フリップフロップの出力信号と前記第２フリップフロップの出力信号とを入力し、前記タイミング発生回路からの所定のタイミング信号で前記両出力信号を選択的に取り出すようになっており、
前記第２フリップフロップは、前記基準クロックに応じて前記マルチプレクサの出力信号を取り込むようになっていることを特徴とする請求項１または請求項２に記載の同期化回路。
【請求項５】
前記選択回路は、
前記同期化信号生成回路からのｎ個の同期化信号と、前記タイミング発生回路からのｎ個のタイミング信号との論理積演算をそれぞれ行うｎ個のアンド回路と、
このｎ個のアンド回路からの各出力信号の論理和演算を行うオア回路と、
このオア回路の出力信号を前記基準クロックに応じて取り込むフリップフロップとからなることを特徴とする請求項１乃至請求項４のいずれかに記載の同期化回路。
【請求項６】
基準クロックに同期して、その基準クロックのｎ倍の周期でかつ（３６０／ｎ）度だけ位相がずれたｎ個のクロックを発生するクロック発生回路と、
前記クロック発生回路が発生するｎ個のクロックで入力信号をそれぞれ同期化し、ｎ個の同期化信号をそれぞれ生成する同期化信号生成回路と、
前記同期化信号生成回路が生成するｎ個の同期化信号の論理積演算を行う第１アンド回路と、
前記同期化信号生成回路が生成するｎ個の同期化信号の論理和演算を行う第１オア回路と、
前記第１オア回路の出力の立ち上がりを検出するとともに、前記第１アンド回路の立ち上がりを検出する入力変化検出回路と、
前記入力変化検出回路からの立ち上がりの検出と立ち下がりの検出とに基づいて、最終的な同期化出力信号を生成する出力生成回路と、
を備えることを特徴とする同期化回路。
【請求項７】
前記同期化信号生成回路はｎ個からなり、それぞれが、
前記クロック発生回路からの所定のクロックに応じて前記入力信号を取り込む第１フリップフロップと、
この第１フリップフロップに直列に接続され、前記所定のクロックと同じクロックに応じて前記第１フリップフロップの出力信号を取り込む第２フリップフロップと、
からなることを特徴とする請求項６に記載の同期化回路。
【請求項８】
前記入力変化検出回路は、
前記基準クロックに応じて前記第１アンド回路の出力信号を取り込む第３フリップフロップと、
前記基準クロックに応じて前記第１オア回路の出力信号を取り込む第４フリップフロップと、
前記第１アンド回路の出力信号と前記第３フリップフロップの出力信号との所定の演算を行う第１ゲート回路と、
前記第１オア回路の出力信号と前記第４フリップフロップの出力信号との所定の演算を行う第２ゲート回路と、
からなることを特徴とする請求項６または請求項７に記載の同期化回路。
【請求項９】
前記出力生成回路は、インバータ、第２アンド回路、第２オア回路、および第５フリップフロップからなり、
前記インバータは、前記第１ゲート回路の出力信号を反転して出力するようになっており、
前記第２アンド回路は、前記インバータの出力信号と前記第５フリップフロップの出力信号との論理積演算を行うようになっており、
前記第２オア回路は、前記第２ゲート回路の出力信号と前記第２アンド回路の出力信号との論理和演算を行うようになっており、
前記第５フリップフロップは、前記基準クロックに応じて前記第２オア回路の出力信号を取り込むようになっていることを特徴とする請求項６、請求項７または請求項８に記載の同期化回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基準クロックに対して非同期の入力信号を同期化する同期化回路に関するものである。
【背景技術】
【０００２】
従来、この種の同期化回路としては、フリップフロップを２段直列に接続し、その両フリップフロップに対して共通のクロックを供給することにより、非同期の入力信号を同期化している。
この同期化回路は、前段のフリップフロップで発生する可能性があるメタステーブル状態が１クロック以内に回復し、後段のフリップフロップはメタステーブル状態でない。ここで、メタステーブル状態とは、フリップフロップの入力信号において、セットアップ時間やホールド時間が経過する前に、クロックが立ち上がりまたは立ち下がる場合に、フリップフロップの出力信号が不安定な状態になることをいう。
【０００３】
従って、上記の同期化回路は、安定したハイレベルまたはローレベルの信号をサンプリングすることを前提として、フリップフロップの直列２段接続の構成としている。そのため、上記の同期化回路に供給されるクロックの周期は、メタステーブル状態が回復する時間よりも短くすることができない。すなわち、上記の同期化回路では、高速に非同期信号の同期化を行うことができない。
【０００４】
そこで、このような不都合を解消するための同期化回路として、位相が３６０／ｎ度だけずれたｎ通りのクロック信号を用いてｎ通りの同期化信号を生成し、これらの信号の論理和演算または論理積演算により生成される信号を出力とすることにより、高速の基準クロックで入力信号の同期化を実現するようにしたものが知られている（例えば、特許文献１参照）。
【特許文献１】特許第３４２７８１０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、特許文献１に記載の同期化回路では、入力された非同期信号のハイレベルおよびローレベルの時間幅に対して、出力信号のハイレベルおよびローレベルの時間幅を基準クロックの１周期分以内の誤差で同期化を行うことが保証できない。
具体的には、論理和演算を行う場合は、最大（ｎ−１）クロックだけ同期化信号のハイレベルの時間幅が長くなるとともにローレベルの時間幅が短くなり、論理積演算を行う場合は、最大（ｎ−１）クロックだけ同期化信号のローレベルの時間幅が長くなるとともにハイレベルの時間幅が短くなる。
【０００６】
そのため、同期化された信号のハイレベル時間幅またはローレベル時間幅を計測するシステムなどでは、この同期化回路は使用できないという不具合がある。
そこで、本発明の目的は、上記の点に鑑み、入力された非同期信号のハイレベルおよびローレベルの時間幅に対して、出力信号のハイレベルおよびローレベルの時間幅を、基準クロックの１周期以内の誤差で高速に同期化を行うことができるようにした同期化回路を提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決して本発明の目的を達成するために、本発明者は、鋭意研究を重ねた結果、基準クロックのｎ倍の周期で同期化された、互いに（３６０／ｎ）度だけ位相がずれたｎ通りのタイミング信号から一の信号を位相の前後関係を保つように、基準クロックの周期で順番に選択すれば、入力非同期信号のハイレベルの時間幅およびローレベルの時間幅を基準クロックの１周期以内の誤差で高速に同期化を行うことが可能であることを見い出した。
【０００８】
そして、この知見に基づき、請求項１〜請求項５に係る各発明を完成させ、その各発明の構成は以下の通りである。
すなわち、請求項１に係る発明は、基準クロックに同期して、互いに（３６０／ｎ）度だけ位相がずれたｎ個のタイミング信号を発生するタイミング発生回路と、前記タイミング発生回路が発生する前記ｎ個のタイミング信号の各タイミングで、基準クロックのｎ倍の周期でかつ互いに（３６０／ｎ）度だけ位相がずれたｎ個のクロックを発生するクロック発生回路と、少なくとも前記クロック発生回路が発生するｎ個のクロックで入力信号をそれぞれ同期化し、ｎ個の同期化信号をそれぞれ生成する同期化信号生成回路と、前記同期化信号生成回路が生成するｎ個の同期化信号から、前記基準クロックの周期ごとに、前記ｎ個のタイミング信号に従って順にその１つを選択し、この選択に基づいて最終的な同期化信号を生成する選択回路と、を備えている。
【０００９】
請求項２に係る発明は、請求項１に記載の同期化回路において、前記クロック発生回路は、前記タイミング発生回路からのｎ個のタイミング信号をそれぞれ反転するｎ個のインバータと、このｎ個のインバータからの各出力信号と前記基準クロックとの論理和演算をそれぞれ行いｎ個のクロックを出力するｎ個のオア回路と、からなる。
請求項３に係る発明は、請求項１または請求項２に記載の同期化回路において、前記同期化信号生成回路はｎ個からなり、それぞれが、前記クロック発生回路からの所定のクロックに応じて前記入力信号を取り込む第１フリップフロップと、この第１フリップフロップに直列に接続され、前記所定のクロックと同じクロックに応じて前記第１フリップフロップの出力信号を取り込む第２フリップフロップと、からなる。
【００１０】
請求項４に係る発明は、請求項１または請求項２に記載の同期化回路において、前記同期化信号生成回路はｎ個からなり、それぞれが、直列に接続される第１フリップフロップ、マルチプレクサ、および第２フリップフロップからなり、前記第１フリップフロップは、前記クロック発生回路からの所定のクロックに応じて前記入力信号を取り込むようになっており、前記マルチプレクサは、前記第１フリップフロップの出力信号と前記第２フリップフロップの出力信号とを入力し、前記タイミング発生回路からの所定のタイミング信号で前記両出力信号を選択的に取り出すようになっており、前記第２フリップフロップは、前記基準クロックに応じて前記マルチプレクサの出力信号を取り込むようになっている。
【００１１】
請求項５に係る発明は、請求項１乃至請求項４のいずれかに記載の同期化回路において、前記選択回路は、前記同期化信号生成回路からのｎ個の同期化信号と、前記タイミング発生回路からのｎ個のタイミング信号との論理積演算をそれぞれ行うｎ個のアンド回路と、このｎ個のアンド回路からの各出力信号の論理和演算を行うオア回路と、このオア回路の出力信号を前記基準クロックに応じて取り込むフリップフロップとからなる。
【００１２】
さらに、本発明者は、上記の課題を解決するために、基準クロックのｎ倍の周期で同期化された、互いに（３６０／ｎ）度だけ位相がずれたｎ通りの同期化信号のうち、入力信号のローレベルからハイレベルへの立ち上がりに反応して最初に立ち上がった同期化信号を基準クロックのエッジで検出した時にハイレベルを出力し、入力信号のハイレベルからローレベルへの立ち下がりに反応して最初に立ち下がった同期化信号を基準クロックのエッジで検出した時にローレベルを出力し、その他の時は現在の出力値を保持すれば、入力非同期信号のハイレベルの時間幅およびローレベルの時間幅を基準クロックの１周期以内の誤差で高速に同期化を行うことが可能であることを見出した。
【００１３】
そして、この知見に基づき、請求項６〜請求項９に係る各発明を完成させ、その各発明の構成は以下の通りである。
すなわち、請求項６に係る発明は、基準クロックに同期して、その基準クロックのｎ倍の周期でかつ（３６０／ｎ）度だけ位相がずれたｎ個のクロックを発生するクロック発生回路と、前記クロック発生回路が発生するｎ個のクロックで入力信号をそれぞれ同期化し、ｎ個の同期化信号をそれぞれ生成する同期化信号生成回路と、前記同期化信号生成回路が生成するｎ個の同期化信号の論理積演算を行う第１アンド回路と、前記同期化信号生成回路が生成するｎ個の同期化信号の論理和演算を行う第１オア回路と、前記第１オア回路の出力の立ち上がりを検出するとともに、前記第１アンド回路の立ち上がりを検出する入力変化検出回路と、前記入力変化検出回路からの立ち上がりの検出と立ち下がりの検出とに基づいて、最終的な同期化出力信号を生成する出力生成回路と、を備えている。
【００１４】
請求項７に係る発明は、請求項６に記載の同期化回路において、前記同期化信号生成回路はｎ個からなり、それぞれが、前記クロック発生回路からの所定のクロックに応じて前記入力信号を取り込む第１フリップフロップと、この第１フリップフロップに直列に接続され、前記所定のクロックと同じクロックに応じて前記第１フリップフロップの出力信号を取り込む第２フリップフロップと、からなる。
【００１５】
請求項８に係る発明は、請求項６または請求項７に記載の同期化回路において、前記入力変化検出回路は、前記基準クロックに応じて前記第１アンド回路の出力信号を取り込む第３フリップフロップと、前記基準クロックに応じて前記第１オア回路の出力信号を取り込む第４フリップフロップと、前記第１アンド回路の出力信号と前記第３フリップフロップの出力信号との所定の演算を行う第１ゲート回路と、前記第１オア回路の出力信号と前記第４フリップフロップの出力信号との所定の演算を行う第２ゲート回路とからなる。
【００１６】
請求項９に係る発明は、請求項１、請求項２または請求項３に記載の同期化回路において、前記出力生成回路は、インバータ、第２アンド回路、第２オア回路、および第５フリップフロップからなり、前記インバータは、前記第１ゲート回路の出力信号を反転して出力するようになっており、前記第２アンド回路は、前記インバータの出力信号と前記第５フリップフロップの出力信号との論理積演算を行うようになっており、前記第２オア回路は、前記第２ゲート回路の出力信号と前記第２アンド回路の出力信号との論理和演算を行うようになっており、前記第５フリップフロップは、前記基準クロックに応じて前記第２オア回路の出力信号を取り込むようになっている。
【発明の効果】
【００１７】
このような構成からなる本発明によれば、入力された非同期信号のハイレベルの時間幅およびローレベルの時間幅を、基準クロック１周期以内の誤差で高速に同期化を行う同期化回路を提供することができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態について図面を参照して説明する。
（第１実施形態）
本発明の第１実施形態に係る同期化回路は、図１に示すように、タイミング発生回路３と、クロック発生回路２と、ｎ個の同期化信号生成回路１ｘ〜ｎｘと、選択回路１と、を備えている。
タイミング発生回路３は、基準クロックＣＬＫに同期して、互いに（３６０／ｎ）度だけ位相がずれたｎ個（ｎ通り）のタイミング信号Ｐ１〜Ｐｎをそれぞれ生成する回路である。したがって、このタイミング発生回路３で生成されるタイミング信号Ｐｋ（ｋ＝２〜ｎ）は、タイミング信号Ｐ１に対して｛３６０×（ｋ−１）／ｎ｝度、位相が遅れた関係になる。
【００１９】
クロック発生回路２は、タイミング発生回路３が発生するｎ個のタイミング信号Ｐ１〜Ｐｎの各タイミングで、基準クロックＣＬＫのｎ倍の周期でかつ互いに（３６０／ｎ）度だけ位相がずれたｎ個のクロックＣ１〜Ｃｎを発生する回路である。
同期化信号生成回路１ｘ〜ｎｘは、クロック発生回路２が発生するｎ個のクロックＣ１〜Ｃｎで、非同期の入力信号ＳＩをそれぞれ同期化し、ｎ個の同期化信号Ｓ１２，Ｓ２２・・・Ｓｎ２をそれぞれ生成する回路である。
【００２０】
選択回路１は、同期化信号生成回路１ｘ〜ｎｘから出力されるｎ個の同期化信号Ｓ１２，Ｓ２２・・・Ｓｎ２から、基準クロックＣＬＫの周期ごとに、タイミング発生回路３からのｎ個のタイミング信号Ｐ１〜Ｐｎに従って順に一の信号を選択し、この選択に基づいて最終的な同期化信号ＳＯを生成出力する回路である。
上記のｎ個の同期化信号生成回路ｋｘ（ｋ＝１〜ｎ）は、この例では、図２に示すように２つのフリップフロップを直列に接続した構成を採用する。
【００２１】
すなわち、各同期化信号生成回路１ｘ〜ｎｘは、クロック発生回路２からの対応するクロックＣｋに応じて入力信号ＳＩを取り込むフリップフロップｋ１ｘと、このフリップフロップｋ１ｘに直列に接続され、そのクロックＣｋと同じクロックに応じてフリップフロップｋ１ｘの出力信号を取り込むフリップフロップｋ２ｘと、からなる。
このような構成によれば、前段のフリップフロップｋ１ｘ（ｋ＝１〜ｎ）で発生するメタステーブル状態からの回復時間が、クロック発生回路２からのクロックＣｋ（ｋ＝１〜ｎ）の１周期未満であれば、後段のフリップフロップｋ２ｘ（ｋ＝１〜ｎ）にメタステーブル状態が伝搬せず、非同期の入力信号ＳＩをクロックＣｋで確実に同期化することができる。
【００２２】
この第１実施形態は、入力信号ＳＩをｎ個のタイミングで同期化した同期化信号Ｓ１２〜Ｓｎ２を一定の規則に従って選択することで、（ｎ＋ｊ）〜（ｎ＋ｊ＋１）クロック遅延後に同期化信号ＳＯを出力するものである。ここで、ｊは１〜ｎの整数であり、信号選択の方法に依存する。
また、通常は、同期化信号ＳＯを生成するのに（ｎ＋ｊ）クロック遅延を要するが、同期化回路１ｘ〜ｎｘ内の前段のフリップフロップ１１ｘ〜ｎ１ｘの動作クロックＣ１〜Ｃｎのいずれかのエッジと入力信号ＳＩのレベル変化点が重なった場合、前段のフリップフロップ１１ｘ〜ｎ１ｘの出力Ｓ１１〜Ｓｎ１のいずれかにメタステーブル状態が発生し、この出力が変化前のレベルに安定すれば、（ｎ＋ｊ＋１）クロックの遅延を要する。
【００２３】
ここで、ｎ通りの選択規則Ｒｊ（ｊ＝１〜ｎ）が存在し、１≦ｉ≦ｊとなるｉに対してｋ＝ｎ＋ｉ−ｊ、ｊ＋１＜ｉ≦ｎとなるｉに対してｋ＝ｉ−ｊが対応するようにタイミング信号Ｐｉ（ｉ＝１〜ｎ）のタイミングでＳｋ２（ｋ＝１〜ｎ）が選択される。
ただし、入力信号ＳＩのハイレベルまたはローレベルの時間幅が基準クロックＣＬＫのｊクロック未満となり得る時は、同期化信号ＳＯにおいてそのハイレベルまたはローレベルが消滅する可能性がある。
【００２４】
従って、選択回路１の論理として、選択規則Ｒ１（すなわち、ｊ＝１）を使用した時が最良の実施形態になり、ハイレベルおよびローレベルの時間幅が基準クロックＣＬＫの１クロック以上の時間幅を持つような入力信号ＳＩに対して、基準クロックＣＬＫの（ｎ＋１）〜（ｎ＋２）クロックの遅延で同期化信号ＳＯが生成される。例えば、ｎ＝４，ｊ＝１の時の選択規則Ｒ１では、タイミング信号Ｐ１のタイミングで同期化信号Ｓ４２が、タイミング信号Ｐ２のタイミングで同期化信号Ｓ１２が、タイミング信号Ｐ３のタイミングで同期化信号Ｓ２２が、タイミング信号Ｐ４のタイミングで同期化信号Ｓ３２がそれぞれ選択され、５クロック〜６クロックの遅延で同期化信号ＳＯが生成される。
【００２５】
一方、入力信号ＳＩのハイレベル（ローレベル）の時間幅が基準クロックＣＬＫのＮ周期以上（Ｎ＋１）周期未満とすると、入力信号ＳＩと基準クロックＣＬＫとの位相関係によって、入力信号ＳＩのハイレベルの期間に基準クロックＣＬＫのエッジがＮ回または（Ｎ＋１）回存在することになる。
そして、このハイレベル（ローレベル）はＮ回または（Ｎ＋１）回の基準クロックのエッジでｎ個の同期化信号生成回路１ｘ〜ｎｘ内の前段のｎ個のフリップフロップ１１ｘ〜ｎ１ｘのいずれかに必ず取り込まれてｎ倍の周期のクロックで同期化され、選択規則Ｒｊに従う限り必ず位相が（３６０／ｎ）度ずつ遅れる方向にｎ個の同期化信号Ｓ１２〜Ｓｎ２の１つが順に選択されるため、最終的な同期化信号ＳＯのハイレベル（ローレベル）の時間幅は、基準クロックＣＬＫのＮ周期または（Ｎ＋１）周期に等しい。
すなわち、入力信号ＳＩのハイレベルおよびローレベルの時間幅を基準クロックの１周期以内の誤差で高速の基準クロックで同期化信号ＳＯが生成されることになる。
【００２６】
（第２実施形態）
本発明の第２実施形態に係る同期化回路は、図１に示す第１実施形態においてｎ＝４の場合であり、その具体的な構成を図３に示す。
すなわち、本発明の第２実施形態に係る同期化回路は、図３に示すように、４個のタイミング信号Ｐ１〜Ｐ４を生成するタイミング発生回路３Ａと、４個のクロックＣ１〜Ｃ４を生成するクロック発生回路２Ａと、４個の同期化信号生成回路１ｘ〜４ｘと、選択回路１Ａと、を備えている。
タイミング発生回路３Ａは、基準クロックＣＬＫに同期して、基準クロックＣＬＫの４倍の周期を持ち、互いに９０°位相のずれた４個のタイミング信号Ｐ１〜Ｐ４を生成する回路である。この生成されるタイミング信号Ｐ２、Ｐ３、Ｐ４は、タイミング信号Ｐ１に対してそれぞれ９０°、１８０°、２７０°位相が遅れた信号となる。
【００２７】
このタイミング発生回路３Ａは、図４に示すように、例えば２つのフリップフロップ３５、３６と、２入力のノアゲート３１と、反転入力付きの２入力アンドゲート３２と、２入力のアンドゲートと３３と、反転入力付きの２入力アンドゲート３４と、４つのフリップフロップ３１ｚ，３２ｚ，３３ｚ，３４ｚと、を備えている。
ここで、上記の反転機能付きとは、入力信号を反転する反転回路（インバータ）を含むという意味であり、以下の場合についても同様の意味である。
【００２８】
フリップフロップ３５は、そのクロック入力端子ＣＰに基準クロックＣＬＫが入力され、そのデータ入力端子Ｄにフリップフロップ３６からの反転出力信号が入力されるようになっている。さらに、フリップフロップ３５の出力信号は、ノアゲート３１の一方の入力端子、アンドゲート３２の一方の入力端子、アンドゲート３３の一方の入力端子、アンドゲート３４の一方の入力端子、およびフリップフロップ３６のデータ入力端子Ｄにそれぞれ入力されるようになっている。
【００２９】
フリップフロップ３６は、そのクロック入力端子ＣＰに基準クロックＣＬＫが入力され、そのデータ入力端子Ｄにフリップフロップ３５の出力信号が入力されるようになっている。さらに、フリップフロップ３６の出力信号は、ノアゲート３１の他方の入力端子、アンドゲート３２の他方の入力端子、アンドゲート３３の他方の入力端子、アンドゲート３４の他方の入力端子にそれぞれ入力されるようになっている。
【００３０】
ノアゲート３１、アンドゲート３２、アンドゲート３３、およびアンドゲート３４からの各出力信号は、フリップフロップ３１ｚ，３２ｚ，３３ｚ，３４ｚの各入力データ端子にそれぞれ入力されるようになっている。フリップフロップ３１ｚ，３２ｚ，３３ｚ，３４ｚの各クロック入力端子ＣＰには、共通の基準クロックＣＬＫがそれぞれ入力されるようになっている。また、フリップフロップ３１ｚ，３２ｚ，３３ｚ，３４ｚの各出力端子Ｄからは、タイミング信号Ｐ１〜Ｐ４がそれぞれ出力されるようになっている。
【００３１】
クロック発生回路２Ａは、図３に示すように、反転入力付きの２入力のオアゲート２１〜２４からなる。このオアゲート２１〜２４は、タイミング発生回路３Ａからのタイミング信号Ｐ１〜Ｐ４の各タイミングで、ゲーティッドクロックＣ１〜Ｃ４をそれぞれ生成するための論理ゲートである。
このために、各オアゲート２１〜２４は、反転入力付きの入力端子にタイミング発生回路３Ａからのタイミング信号Ｐ１〜Ｐ４がそれぞれ入力され、反転入力付きでない入力端子に共通の基準クロックＣＬＫがそれぞれ入力されるようになっている。
【００３２】
さらに、オアゲート２１〜２４からのクロックＣ１〜Ｃ４は、同期化信号生成回路１ｘ〜４ｘを構成する、フリップフロップ１１ｘ，１２ｘ、フリップフロップ２１ｘ，２２ｘ、フリップフロップ３１ｘ，３２ｘ、およびフリップフロップ４１ｘ，４２ｘに、それぞれ供給されるようになっている。
なお、クロック発生回路２Ａは、同期化信号生成回路１ｘ〜４ｘのフリップフロップ１１ｘ，１２ｘなどがクロックの立ち上がりエッジで動作する場合は、クロックスパイクの発生を避けるために、上記のようにオア系の論理ゲートを使用する。
【００３３】
同期化信号生成回路１ｘは、フリップフロップ１１ｘとフリップフロップ１２ｘとが直列に接続され、基準クロックＣＬＫの４倍の周期のクロックＣ１で、入力信号ＳＩを同期化した同期化信号Ｓ１２を出力するようになっている。
ここで、クロック発生回路２ＡからのクロックＣ１は基準クロックＣＬＫの４倍の周期を持つため、フリップフロップ１１ｘの出力信号Ｓ１１にメタステーブル状態が発生しても基準クロックＣＬＫの４クロック以内に安定すれば、フリップフロップ１２ｘからの同期化信号Ｓ１２にメタステーブル状態が伝搬することはない。
【００３４】
同様に、同期化信号生成回路２ｘ〜４ｘは、フリップフロップ２１ｘとフリップフロップ２２ｘとが、フリップフロップ３１ｘとフリップフロップ３２ｘとが、フリップフロップ４１ｘとフリップフロップ４２ｘとが、それぞれ直列に接続されている。そして、基準クロックＣＬＫの４倍の周期のクロックＣ２，Ｃ３，Ｃ４で、それぞれ入力信号ＳＩを同期化した同期化信号Ｓ２２、Ｓ３２、Ｓ４２を出力するようになっている。すなわち、同期化信号Ｓ２２，Ｓ３２，Ｓ４２は、同期化信号Ｓ１２に対してそれぞれ９０°，１８０°，２７０°位相が遅れることになる。
【００３５】
選択回路１Ａは、同期化信号生成回路１ｘ〜４ｘのフリップフロップ１２ｘ，２２ｘ，３２ｘ，４２ｘから出力される４個の同期化信号Ｓ１２，Ｓ２２，Ｓ３２，Ｓ４２から、基準クロックＣＬＫの周期ごとに、タイミング発生回路３Ａからのタイミング信号Ｐ１〜Ｐ４に従って順に一の信号を選択し、この選択に基づいて最終的な同期化信号ＳＯを生成出力する回路である。
【００３６】
ここで、入力信号ＳＩのハイレベルまたはローレベルの時間幅に対して基準クロックＣＬＫの１周期以内の誤差で同期化信号ＳＯを生成するためには、４個の選択規則Ｒｊ（ｊ＝１〜４）が存在し、１≦ｉ≦ｊとなるｉに対してｋ＝４＋ｉ−ｊ、ｊ＋１＜ｉ≦４となるｉに対してｋ＝ｉ−ｊが対応するようにタイミング信号Ｐｉ（ｉ＝１〜４）のタイミングでＳｋ２（ｋ＝１〜４）が選択される。
【００３７】
ただし、入力信号ＳＩのハイレベルまたはローレベルの時間幅が基準クロックＣＬＫのｊクロック未満となり得る時は、同期化信号ＳＯにおいてそのハイレベルまたはローレベルが消滅する可能性がある。また、入力信号ＳＩに対する同期化信号ＳＯが出力されるまでに、基準クロックＣＬＫの（４＋ｊ）〜（５＋ｊ）クロックの遅延が生じる。
従って、選択回路１Ａが、ｊ＝１の場合の選択規則Ｒ１を実現する場合が最良の実施形態になり、ハイレベルまたはローレベルの時間幅が基準クロックＣＬＫの１クロック以上の時間幅を持つような入力信号に対して、基準クロックＣＬＫの５〜６クロックの遅延で、入力信号のハイレベルまたはローレベルの時間幅に対して基準クロックＣＬＫの１周期以内の誤差で同期化信号ＳＯが生成される。
【００３８】
図５は、ｊ＝１である場合の選択回路１Ａの具体的な構成を示す。
この選択回路１Ａは、図５に示すように、例えば４個のアンドゲート１１〜１４と、４入力のオアゲート１５と、フリップフロップ１６と、を備えている。
各アンドゲート１１〜１４は、４個の同期化信号生成回路１ｘ〜４ｘからの各同期化信号Ｓ１２，Ｓ２２，Ｓ３２，Ｓ４２と、タイミング発生回路３Ａからの対応する各タイミング信号Ｐ１〜Ｐ４との論理積演算をそれぞれ行い、その各論理積演算の結果をオアゲート１５に出力するようになっている。
【００３９】
オアゲート１５は、アンドゲート１１〜１４からの各出力信号を入力信号とし、これらの各入力信号の論理和演算を行い、この論理和演算の結果をフリップフロップ１６のデータ入力端子Ｄに出力するようになっている。
フリップフロップ１６は、オアゲート１５から出力される選択信号Ｓ１５を基準クロックＣＬＫで同期化して取り込み、その出力端子Ｑから最終的な同期化信号ＳＯを出力するようになっている。このために、フリップフロップ１６は、そのクロック入力端子ＣＰに基準クロックＣＬＫが入力され、そのデータ入力端子Ｄにオアゲート１５の出力信号Ｓ１５が入力されるようになっている。
【００４０】
図５に示すような構成からなる選択回路１Ａでは、オアゲート１５から選択信号Ｓ１５が出力され、その選択信号Ｓ１５の切り替わりのタイミングで選択信号Ｓ１５にハザードが生じる可能性があるが、フリップフロップ１６によってハザードが消されて最終的な同期化信号ＳＯが得られる。
ただし、その同期化信号ＳＯを使用する後段の回路が、すべて基準クロックＣＬＫの立ち上がりエッジで動作し、かつ、選択信号Ｓ１５の生成論理の最大遅延時間と同期化信号ＳＯを使用する後段の同期回路の初段のフリップフロップまでの論理の最大遅延時間の和が基準クロックＣＬＫの１クロックより短い場合には、フリップフロップ１６は省略可能である。
【００４１】
次に、このような構成からなる第２実施形態の動作例について、図３〜図６を参照して説明する。
ここで、図６は、図３の同期化信号生成回路１ｘ〜４ｘを構成する、前段の４つのフリップフロップ１１ｘ，２１ｘ，３１ｘ，４１ｘの各出力信号Ｓ１１，Ｓ２１，Ｓ３１，Ｓ４１について、いずれもメタステーブル状態が発生しない場合の同期化の動作タイミングを示す。
【００４２】
図３および図４に示すタイミング発生回路３Ａは、図６に示すように、基準クロックＣＬＫに同期して、基準クロックＣＬＫの４倍の周期を持ち、互いに９０°位相のずれた４個のタイミング信号Ｐ１〜Ｐ４を生成する。
すなわち、図６に示すように、例えば基準クロックＣＬＫの２つ目が立ち上がると、タイミング信号Ｐ４が立ち下がると同時に、タイミング信号Ｐ１が立ち上がる。次に３つ目の基準クロックＣＬＫが立ち上がると、タイミング信号Ｐ１が立ち下がると同時に、タイミング信号Ｐ２が立ち上がる。次に４つ目の、基準クロックＣＬＫが立ち上がると、タイミング信号Ｐ２が立ち下がると同時に、タイミング信号Ｐ３が立ち上がる。次に５つ目の基準クロックＣＬＫが立ち上がると、タイミング信号Ｐ３が立ち下がると同時に、タイミング信号Ｐ４が立ち上がる。さらに６つ目の基準クロックＣＬＫが立ち上がると、タイミング信号Ｐ４が立ち下がると同時に、タイミング信号Ｐ１が立ち上がる。
【００４３】
このように生成されるタイミング信号Ｐ２、Ｐ３、Ｐ４は、タイミング信号Ｐ１に対してそれぞれ９０°、１８０°、２７０°位相が遅れた信号となる（図６参照）。
各オアゲート２１〜２４は、上記のタイミング信号Ｐ１〜Ｐ４をそれぞれ入力するとともに反転させ、かつ、基準クロックＣＬＫをそれぞれ入力する。さらに、各オアゲート２１〜２４は、その反転させた各タイミング信号Ｐ１〜Ｐ４と基準クロックＣＬＫとの論理和演算をそれぞれ行う。この結果、オアゲート２１〜２４からは、図６に示すようなクロック信号Ｃ１〜Ｃ４がそれぞれ生成出力される。
【００４４】
図６に示すように、入力信号ＳＩが立ち上がった後、クロックＣ１が立ち上がると、フリップフロップ１１ｘの出力信号Ｓ１１が立ち上がる。同様に、各クロックＣ２〜Ｃ４がそれぞれ立ち上がると、フリップフロップ２１ｘ，３１ｘ，４１ｘの各出力信号Ｓ２１，Ｓ３１，Ｓ４１が、図６に示すようにそれぞれ立ち上がる。
その後、クロックＣ１が再び立ち上がると、図６に示すようにフリップフロップ１２ｘの同期化信号Ｓ１２が立ち上がる。同様に、各クロックＣ２〜Ｃ４が再びそれぞれ立ち上がると、フリップフロップ２２ｘ，３２ｘ，４２ｘの同期化信号Ｓ２２，Ｓ３２，Ｓ４２が、図６に示すようにそれぞれ立ち上がる。
【００４５】
図５に示す選択回路１Ａの各アンドゲート１１〜１４は、上記のようにして得られた各同期化信号Ｓ１２，Ｓ２２，Ｓ３２，Ｓ４２と、タイミング発生回路３Ａからの対応する各タイミング信号Ｐ１〜Ｐ４との論理積演算をそれぞれ行い、その各論理積演算の結果をオアゲート１５に出力する。
オアゲート１５は、アンドゲート１１〜１４からの各出力信号を入力信号とし、この各入力信号の論理和演算を行い、この論理和演算の結果をフリップフロップ１６に出力する。フリップフロップ１６は、オアゲート１５から出力される選択信号Ｓ１５を基準クロックＣＬＫで同期化して取り込み、この取り込んだ選択信号Ｓ１５を図６に示すような最終的な同期化信号ＳＯを出力する。
【００４６】
以上の動作をまとめると、フリップフロップ１１ｘ，２１ｘ，３１ｘ，４１ｘの各出力信号Ｓ１１，Ｓ２１，Ｓ３１，Ｓ４１について、いずれもメタステーブル状態が発生しない場合には、以下のようになる。
すなわち、図６に示すように、４つの同期化信号Ｓ１２，Ｓ２２，Ｓ３２，Ｓ４２のうち、入力信号ＳＩの立ち上がりに反応してタイミング信号Ｐ１のタイミングで最初に立ち上がった同期化信号Ｓ１２を直後のタイミング信号Ｐ２のタイミングで選択して、同期化信号ＳＯの立ち上がりエッジが生成される。そして、入力信号ＳＩの立ち下がりに反応してタイミング信号Ｐ２のタイミングで最初に立ち下がった同期化信号Ｓ２２を直後のＰ３のタイミングで選択して同期化信号ＳＯの立ち下がりエッジが生成される。
【００４７】
このため、選択回路１Ａで生成される最終的な同期化信号ＳＯは、図６に示すように、基準クロックＣＬＫの５クロックの遅延時間で、入力信号ＳＩのハイレベルの時間幅（１７クロック）を保持したままのものとなる。
次に、同期化信号生成回路４ｘを構成する、前段のフリップフロップ４１ｘの出力Ｓ４１にメタステーブル状態が発生した場合の入力信号ＳＩの同期化の動作について、図７を参照して説明する。
【００４８】
この場合において、タイミング発生回路３Ａは、その動作と発生するタイミング信号Ｐ１〜Ｐ４が上記の場合と同様であるので、その説明は省略する。また、クロック発生回路２Ａは、その動作と発生するクロックＣ１〜Ｃ４が上記の場合と同様であるので、その説明は省略する。従って、タイミング信号Ｐ１〜Ｐ４の各波形と、クロックＣ１〜Ｃ４の各波形は、図７に示すようになり、これは図６と同様となる。
【００４９】
ところで、この場合には、図３の同期化信号生成回路４ｘの前段のフリップフロップ４１ｘの出力信号Ｓ４１に発生したメタステーブル状態が、基準クロックＣＬＫの４クロック以内、すなわち、クロックＣ４の１周期以内にハイレベルまたはローレベルに安定すれば、同期化信号生成回路４ｘの後段のフリップフロップ４２ｘの出力信号Ｓ４２にメタステーブル状態は伝搬しない。
【００５０】
すなわち、図７に示すように、メタステーブル状態発生後、フリップフロップ４１ｘの出力信号Ｓ４１が変化前の値、すなわちローレベルに安定した場合には、基準クロックＣＬＫの６クロックの遅延時間で、入力信号ＳＩのハイレベルの時間幅（１６．５クロック）に対して０．５クロック短い１６クロックの時間幅のハイレベルを持つ同期化信号ＳＯが生成される（図７のケース１の場合）。
【００５１】
一方、メタステーブル状態発生後、フリップフロップ４１ｘの出力信号Ｓ４１が変化後の値、すなわちハイレベルに安定した場合は、基準クロックＣＬＫの５クロックの遅延時間で、入力信号ＳＩのハイレベルの時間幅（１６．５クロック）に対して０．５クロック長い１７クロックの時間幅のハイレベルを持つ同期化信号ＳＯが生成される（図７のケース２の場合）。
【００５２】
（第３実施形態）
本発明の第３実施形態に係る同期化回路は、図１に示す第１実施形態においてｎ＝４の場合の別の例であり、その具体的な構成は図８に示す通りである。
すなわち、本発明の第３実施形態に係る同期化回路は、図８に示すように、４個のタイミング信号Ｐ１〜Ｐ４を生成するタイミング発生回路３Ａと、４個のクロックＣ１〜Ｃ４を生成するクロック発生回路２Ａと、４個の同期化信号生成回路１ｘ〜４ｘと、選択回路１Ａと、を備えている。
【００５３】
この第３実施形態は、図３に示す第２実施形態の同期化信号生成回路１ｘ〜４ｘを、図８に示すように同期化信号生成回路１ｘ〜４ｘに置き換えたものである。従って、同一の構成要素には同一符号を付してその説明は省略する。
クロック発生回路２Ａは、図８に示すように、反転入力付きの２入力のオアゲート２１〜２４からなる。このオアゲート２１〜２４は、タイミング発生回路３Ａからのタイミング信号Ｐ１〜Ｐ４の各タイミングで、クロックＣ１〜Ｃ４をそれぞれ生成するための論理ゲートである。
【００５４】
このために、各オアゲート２１〜２４は、反転入力付きの入力端子にタイミング発生回路３Ａからのタイミング信号Ｐ１〜Ｐ４がそれぞれ入力され、反転入力付きでない入力端子に共通の基準クロックＣＬＫがそれぞれ入力されるようになっている。
さらに、各オアゲート２１〜２４で生成される各クロックＣ１〜Ｃ４は、同期化信号生成回路１ｘ〜４ｘを構成する、前段のフリップフロップ１１ｘ，２１ｘ，３１ｘ，４１ｘの各クロック入力端子ＣＰに、それぞれ供給されるようになっている。
【００５５】
次に、４つの同期化信号生成回路１ｘ〜４ｘの具体的な各構成について、図８を参照して説明する。
同期化信号生成回路１ｘは、図８に示すように、直列に接続されるフリップフロップ１１ｘ、マルチプレクサ１ｍ、およびフリップフロップ１２ｘからなる。
フリップフロップ１１ｘは、クロック発生回路２Ａのオアゲート２１からのクロックＣ１に応じて入力信号ＳＩを取り込むようになっている。このために、フリップフロップ１１ｘは、そのデータ入力端子Ｄに入力信号ＳＩが入力され、そのクロック入力端子ＣＰにオアゲート２１からのクロックＣ１が入力されるようになっている。
【００５６】
マルチプレクサ１ｍは、フリップフロップ１１ｘの出力信号Ｓ１１とフリップフロップ１２ｘの出力信号Ｓ１２とを入力し、タイミング発生回路３Ａからのタイミング信号Ｐ１で、その出力信号Ｓ１１，Ｓ１２を選択的に出力するようになっている。
すなわち、マルチプレクサ１ｍは、タイミング信号Ｐ１がハイレベル（Ｈレベル）の時には前段のフリップフロップ１１ｘの出力信号Ｓ１１を選択し、そのタイミング信号Ｐ１がローレベル（Ｌレベル）の時には後段のフリップフロップ１２ｘの出力信号Ｓ１２を選択し、この選択した信号を出力信号Ｓ１ｍとして生成するようになっている。
【００５７】
フリップフロップ１２ｘは、基準クロックＣＬＫに応じてマルチプレクサ１ｍの出力信号Ｓ１ｍを取り込むようになっている。このために、フリップフロップ１２ｘは、そのデータ入力端子Ｄにマルチプレクサ１ｍの出力信号Ｓ１ｍが入力され、そのクロック入力端子ＣＰに基準クロックＣＬＫが入力されるようになっている。
同様に、同期化信号生成回路２ｘは、フリップフロップ２１ｘ、マルチプレクサ２ｍ、およびフリップフロップ２２ｘからなる。
【００５８】
フリップフロップ２１ｘは、クロック発生回路２Ａのオアゲート２２からのクロックＣ２に応じて入力信号ＳＩを取り込むようになっている。マルチプレクサ２ｍは、フリップフロップ２１ｘの出力信号Ｓ２１とフリップフロップ２２ｘの出力信号Ｓ２２とを入力し、タイミング発生回路３Ａからのタイミング信号Ｐ２で、その出力信号Ｓ２１，Ｓ２２を選択的に出力するようになっている。フリップフロップ２２ｘは、基準クロックＣＬＫに応じてマルチプレクサ２ｍの出力信号Ｓ２ｍを取り込むようになっている。
【００５９】
また、同期化信号生成回路３ｘは、フリップフロップ３１ｘ、マルチプレクサ３ｍ、およびフリップフロップ３２ｘからなる。
フリップフロップ３１ｘは、クロック発生回路２Ａのオアゲート２３からのクロックＣ３に応じて入力信号ＳＩを取り込むようになっている。マルチプレクサ３ｍは、フリップフロップ３１ｘの出力信号Ｓ３１とフリップフロップ３２ｘの出力信号Ｓ３２とを入力し、タイミング発生回路３からのタイミング信号Ｐ３で、その出力信号Ｓ３１，Ｓ３２を選択的に出力するようになっている。フリップフロップ３２ｘは、基準クロックＣＬＫに応じてマルチプレクサ３ｍの出力信号Ｓ３ｍを取り込むようになっている。
【００６０】
さらに、同期化信号生成回路４ｘは、フリップフロップ４１ｘ、マルチプレクサ４ｍ、およびフリップフロップ４２ｘからなる。
フリップフロップ４１ｘは、クロック発生回路２Ａのオアゲート２４からのクロックＣ４に応じて入力信号ＳＩを取り込むようになっている。マルチプレクサ４ｍは、フリップフロップ４１ｘの出力信号Ｓ４１とフリップフロップ４２ｘの出力信号Ｓ４２とを入力し、タイミング発生回路３Ａからのタイミング信号Ｐ４で、その出力信号Ｓ４１，Ｓ４２を選択的に出力するようになっている。フリップフロップ４２ｘは、基準クロックＣＬＫに応じてマルチプレクサ４ｍの出力信号Ｓ４ｍを取り込むようになっている。
【００６１】
次に、このような構成からなる第３実施形態の動作例について、図８および図９を参照して説明する。
ここで、図９は、同期化信号生成回路４ｘを構成する、前段のフリップフロップ４１ｘの出力Ｓ４１にメタステーブル状態が発生した場合の入力信号ＳＩの同期化の動作タイミングを示す。
この場合のタイミング発生回路３Ａは、その動作と発生するタイミング信号Ｐ１〜Ｐ４が第２実施形態の場合と同様であるので、その説明は省略する。また、クロック発生回路２Ａは、その動作と発生するクロックＣ１〜Ｃ４が第２実施形態の場合と同様であるので、その説明は省略する。従って、タイミング信号Ｐ１〜Ｐ４の各波形と、クロックＣ１〜Ｃ４の各波形は、図９に示すようになり、これは図６と同様である。
【００６２】
この第３実施形態では、マルチプレクサ１ｍは、タイミング信号Ｐ１がハイレベルの時には前段のフリップフロップ１１ｘの出力信号Ｓ１１を選択し、そのタイミング信号Ｐ１がローレベルの時には後段のフリップフロップ１２ｘの出力信号Ｓ１２を選択し、この選択した信号を出力信号Ｓ１ｍとして生成する。また、フリップフロップ１２ｘは、基準クロックＣＬＫの立ち上がりエッジでマルチプレクサ１ｍの出力信号Ｓ１ｍを取り込み、タイミング信号Ｐ１の位相に対応する同期化信号Ｓ１２を生成する。
【００６３】
また、図９に示すように、タイミング発生回路３Ａからのタイミング信号Ｐ１は、基準クロックＣＬＫの４クロック中のうち、１クロックの期間のみハイレベルとなる。このため、タイミング信号Ｐ１がハイレベルの時のみ生成されるゲーティッドクロックＣ１のエッジで、前段のフリップフロップ１１ｘの出力信号Ｓ１１にメタステーブル状態が発生しても、その後の基準クロックＣＬＫの３クロックの期間は、タイミング信号Ｐ１がローレベルでありマルチプレクサ１ｍにおいて出力信号Ｓ１１入力は選択されない。
【００６４】
このため、フリップフロップ１１ｘの出力信号Ｓ１１に発生したメタステーブル状態が、その３クロックの期間にローレベルかハイレベルに安定していれば、マルチプレクサ１ｍの出力信号Ｓ１ｍにメタステーブル状態は伝搬しない。従って、後段のフリップフロップ１２ｘの出力信号Ｓ１２がメタステーブル状態になることは無く，確実に同期化信号Ｓ１２が生成される。
さらに、タイミング発生回路３からのタイミング信号Ｐ２，Ｐ３，Ｐ４に対する入力信号ＳＩの同期化信号Ｓ２２，Ｓ３２，Ｓ４２も同期化信号Ｓ１２と同様に生成される。
【００６５】
次に、前段のフリップフロップ４１ｘの出力信号Ｓ４１に、メタステーブル状態が発生した場合の動作は、以下のようになる。
すなわち、図９に示すように、前段のフリップフロップ４１ｘの出力信号Ｓ４１に発生したメタステーブル状態が、基準クロックＣＬＫの３クロック以内、すなわち、タイミング信号Ｐ４がローレベルの期間に安定すれば、マルチプレクサ４ｍの出力信号Ｓ４ｍにメタステーブル状態は伝搬しないので、後段のフリップフロップ４２ｘの出力信号Ｓ４２にもメタステーブル状態は伝搬しない。
【００６６】
すなわち、メタステーブル状態の発生後、フリップフロップ４１ｘの出力信号Ｓ４１が変化前の値、すなわちローレベルに安定した場合は、基準クロックＣＬＫの６クロックの遅延時間で、入力信号ＳＩのハイレベルの時間幅（１６．５クロック）に対して０．５クロック短い１６クロックの時間幅のハイレベルを持つ同期化信号ＳＯが生成される（図９のケース２の場合）。
【００６７】
一方、メタステーブル状態の発生後、フリップフロップ４１ｘの出力信号Ｓ４１が変化後の値、すなわちハイレベルに安定した場合は、基準クロックＣＬＫの５クロックの遅延時間で、入力信号ＳＩのハイレベルの時間幅（１６．５クロック）に対して０．５クロック長い１７クロックの時間幅のハイレベルを持つ同期化信号ＳＯが生成される（図９のケース１の場合）。
以上説明したように、第３実施形態によれば、同期化信号生成回路１ｘ〜４ｘの後段のフリップフロップ１２ｘ，２２ｘ，３２ｘ，４２ｘと、選択回路１Ａとが共通の基準クロックＣＬＫで動作するため、スキューを小さくすることができるという効果がある。
【００６８】
（第４実施形態）
本発明の第４実施形態に係る同期化回路は、図１０に示すように、クロック発生回路８と、ｎ個の同期化信号生成回路１ｘ〜ｎｘと、ｎ入力のアンドゲート４と、ｎ入力のオアゲート５と、入力変化検出回路６と、出力生成回路７と、を備えている。
クロック発生回路８は、基準クロックＣＬＫに同期して、その基準クロックＣＬＫのｎ倍の周期でかつ（３６０／ｎ）度だけ位相がずれたｎ個のクロックＣ１〜Ｃｎを発生する回路である。
【００６９】
同期化信号生成回路１ｘ〜ｎｘは、クロック発生回路８が発生するｎ個のクロックＣ１〜Ｃｎで入力信号ＳＩをそれぞれ同期化し、ｎ個の同期化信号Ｓ１２，Ｓ２２・・・Ｓｎ２をそれぞれ生成する回路である。ここで、各同期化信号生成回路１ｘ〜ｎｘは、第１実施形態と同様に、図２に示すように構成される。
アンドゲート４は、同期化信号生成回路１ｘ〜ｎｘが生成するｎ個の同期化信号Ｓ１２，Ｓ２２・・・Ｓｎ２の論理積演算を行い、その演算結果を論理積信号Ｓａｎｄとして出力するｎ入力のアンドゲートである。
オアゲート５は、同期化信号生成回路１ｘ〜ｎｘが生成するｎ個の同期化信号Ｓ１２，Ｓ２２・・・Ｓｎ２の論理和演算を行い、その演算結果を論理和信号Ｓｏｒとして出力するｎ入力のオアゲートである。
【００７０】
入力変化検出回路６は、アンドゲート４からの論理積信号Ｓａｎｄ信号とオアゲート５からの論理和信号Ｓｏｒとに基づき、入力信号ＳＩのレベル変化点を検出して、その入力信号ＳＩの立ち上がりと立ち下がりとを示す旨の立ち上がり検出信号Ｓｒおよび立ち下がり検出信号Ｓｆをそれぞれ生成する回路である。
出力生成回路７は、入力変化検出回路６からの立ち上がり検出信号Ｓｒおよび立ち下がり検出信号Ｓｆに基づき、、最終的な同期化信号ＳＯを生成する回路である。
【００７１】
この第４実施形態では、図１０に示すように、入力信号ＳＩをｎ通りのタイミングで同期化した同期化信号Ｓ１２〜Ｓｎ２の論理和信号Ｓｏｒは、入力信号ＳＩのローレベルからハイレベルへの変化に対して、ｎ通りの同期化信号Ｓ１２〜Ｓｎ２のうち最初にローレベルからハイレベルに遷移した同期化信号の立ち上がりエッジによってローレベルからハイレベルに遷移する。さらに、論理和信号Ｓｏｒは、入力信号ＳＩのハイレベルからローレベルへの変化に対して、ｎ通りの同期化信号Ｓ１２〜Ｓｎ２のうち最後にハイレベルからローレベルに遷移した同期化信号の立ち下がりエッジによってハイレベルからローレベルに遷移する。
【００７２】
また、この第４実施形態では、入力信号ＳＩをｎ通りのタイミングで同期化した同期化信号Ｓ１２〜Ｓｎ２の論理積信号Ｓａｎｄは、入力信号ＳＩのローレベルからハイレベルへの変化に対して、ｎ通りの同期化信号Ｓ１２〜Ｓｎ２のうち最後にローレベルからハイレベルに遷移した同期化信号の立ち上がりエッジによってローレベルからハイレベルに遷移する。さらに、論理積信号Ｓａｎｄは、入力信号ＳＩのハイレベルからローレベルへの変化に対して、ｎ通りの同期化信号Ｓ１２〜Ｓｎ２のうち最初にハイレベルからローレベルに遷移した同期化信号の立ち下がりエッジによってハイレベルからローレベルに遷移する。
【００７３】
従って、この第４実施形態では、論理積信号Ｓａｎｄの立ち下がりと論理和信号Ｓｏｒの立ち上がりを検出すれば、入力信号ＳＩのレベル変化に対して、ｎ通りの同期化信号Ｓ１２〜Ｓｎ２のうち最初にレベル変化する同期化信号のレベル変化タイミングを基準クロックＣＬＫのエッジで確実にとらえることができる。
このため、第４実施形態では、入力信号ＳＩのハイレベルおよびローレベルの時間幅を基準クロックＣＬＫの１周期以内の誤差で高速の基準クロックで同期化された同期化信号ＳＯを生成することが可能である。
【００７４】
図１１に、図１０に示す入力変化検出回路６の具体的な構成の一例を示す。この入力変換検出回路６は、図１１に示すように、フリップフロップ６１と、フリップフロップ６２と、反転入力付きのアンドゲート６３と、反転入力付きのアンドゲート６４とからなる。
フリップフロップ６１は、基準クロックＣＬＫに応じてアンドゲート４からの論理積信号Ｓａｎｄを取り込むようになっている。フリップフロップ６２は、基準クロックＣＬＫに応じてオアゲート５からの論理和信号Ｓｏｒを取り込むようになっている。
【００７５】
アンドゲート６３は、アンドゲート４からの論理積信号Ｓａｎｄを入力して反転するとともに、フリップフロップ６１からの出力信号を入力し、その反転した論理積信号Ｓａｎｄとその出力信号との論理積演算を行い、この演算結果を立ち下がり検出信号Ｓｆとして出力するようになっている。
アンドゲート６４は、オアゲート５からの論理和信号Ｓｏｒを入力して反転するとともに、フリップフロップ６２からの出力信号を入力し、その反転した論理和信号Ｓｏｒとその出力信号との論理積演算を行い、この演算結果を立ち上がり検出信号Ｓｒとして出力するようになっている。
【００７６】
このような構成からなる入力変化検出回路６では、論理積信号Ｓａｎｄは、基準クロックＣＬＫのエッジでフリップフロップ６１に取り込まれるとともに、アンドゲート６３に入力され反転される。さらに、アンドゲート６３は、その反転された論理積信号Ｓａｎｄとフリップフロップ６１の出力との論理積演算を行い、論理積信号Ｓａｎｄの立ち下がりを検出した旨の立ち下がり検出信号Ｓｆを出力する。従って、その立ち下がり検出信号Ｓｆは、基準クロックＣＬＫの１クロック分だけハイレベルになるような信号となる。
【００７７】
また、論理和信号Ｓｏｒは、基準クロックＣＬＫのエッジでフリップフロップ６２に取り込まれるとともに、アンドゲート６４に入力される。さらに、アンドゲート６４は、その入力された論理和信号Ｓｏｒとフリップフロップ６２の出力を入力して反転した信号との論理積演算を行い、論理和信号Ｓｏｒの立ち上がりを検出した旨の立ち上がり検出信号Ｓｒを出力する。従って、その立ち上がり検出信号Ｓｒは、基準クロックＣＬＫの１クロック分だけハイレベルになるような信号となる。
【００７８】
図１２に、図１０に示す出力生成回路７の具体的な構成の一例を示す。この出力生成回路７は、図１２に示すように、反転入力付きの２入力のアンドゲート７１、２入力のオアゲート７２、およびフリップフロップ７３からなる。
アンドゲート７１は、入力変化検出回路６からの立ち下がり検出信号Ｓｆを入力して反転するとともに、この反転した立ち下がり検出信号Ｓｆとフリップフロップ７３からの出力信号との論理積演算を行い、その演算結果をオアゲート７２に対して出力するようになっている。
【００７９】
オアゲート７２は、入力変化検出回路６からの立ち上がり検出信号Ｓｒとアンドゲート７１からの出力信号との論理和演算を行い、その演算結果をフリップフロップ７３に出力するようになっている。フリップフロップ７３は、基準クロックＣＬＫに応じてオアゲート７２の出力信号を取り込み、最終的な同期化信号ＳＯを生成出力するようになっている。
【００８０】
このような構成からなる出力生成回路７では、フリップフロップ７３が、論理ゲート７１、７２を介して、立ち上がり検出信号Ｓｒがハイレベルならばハイレベルを基準クロックＣＬＫのエッジで取り込んで出力し、立ち下がり検出信号信号がハイレベルならばローレベルを基準クロックＣＬＫのエッジで取り込んで出力し、立ち上がり検出信号Ｓｒと立ち下がり検出信号Ｓｆ信号が共にローレベルならば以前の値を保持して出力することで、最終的な同期化信号ＳＯを生成する。
【００８１】
すなわち、ハイレベルの時間幅およびローレベルの時間幅が基準クロックＣＬＫの１クロック以上の時間幅を持つような入力信号ＳＩに対して、基準クロックＣＬＫの（ｎ＋１）〜（ｎ＋２）クロックの遅延で同期化信号ＳＯが生成される。
ここで、入力ＳＩのハイレベル（ローレベル）の時間幅が基準クロックＣＬＫのＮ周期以上（Ｎ＋１）周期未満とすると、入力信号ＳＩと基準クロックＣＬＫの位相関係によって入力信号ＳＩのハイレベルの期間に基準クロックＣＬＫのエッジがＮ回または（Ｎ＋１）回存在することになるため、同期化信号ＳＯのハイレベル（ローレベル）の時間幅は基準クロックＣＬＫのＮ周期または（Ｎ＋１）周期に等しい。すなわち、入力信号ＳＩのハイレベルおよびローレベルの時間幅を基準クロックＣＬＫの１周期以内の誤差で高速の基準クロックで同期化信号ＳＯが生成されることになる。
【００８２】
なお、図１１に示す入力変化検出回路６の構成例において、論理積信号Ｓａｎｄの入力と論理和信号Ｓｏｒの入力を入れ替えても同様の効果が得られる。すなわち、入力信号ＳＩに対して同期化信号ＳＯが生成されるまでに、基準クロックＣＬＫの２ｎ〜（２ｎ＋１）クロックの遅延が生じるが、ハイレベルおよびローレベルの時間幅を基準クロックＣＬＫの１周期以内の誤差で高速の基準クロックで同期化信号ＳＯが生成される。
【００８３】
（第５実施形態）
本発明の第５実施形態に係る同期化回路は、図１０に示す第４実施形態においてｎ＝４の場合の例であり、その具体的な構成は図１３に示す通りである。
すなわち、本発明の第５実施形態に係る同期化回路は、図１３に示すように、クロック発生回路８Ａと、４個の同期化信号生成回路１ｘ〜４ｘと、４入力のアンドゲート４と、４入力のオアゲート５と、入力変化検出回路６と、出力生成回路７と、を備えている。
クロック発生回路８Ａは、基準クロックＣＬＫの４倍の周期を持ち、互いに（３６０／４）＝９０度だけ位相のずれた４個のクロックＣ１〜Ｃ４を発生する回路である。このクロック発生回路８Ａは、上記の機能を備えれば良く、例えば図３のゲーティッドクロックＣ１，Ｃ２，Ｃ３，Ｃ４を生成するようなクロック生成回路２Ａでも良い。
【００８４】
このクロック発生回路８Ａの最も簡単な例を図１４に示す。このクロック発生回路８Ａは、図１４に示すように、２つのフリップフロップ８１、８２からなる。
フリップフロップ８１は、そのデータ入力端子Ｄにフリップフロップ８２の反転出力信号が入力され、そのクロック入力端子に基準クロックＣＬＫが入力されるようになっている。また、フリップフロップ８１は、その出力端子ＱからクロックＣ２が出力され、その反転出力端子ＱＮからクロックＣ４が出力されるようになっている。
【００８５】
さらに、フリップフロップ８２は、そのデータ入力端子Ｄにフリップフロップ８１の出力信号が入力され、そのクロック入力端子に基準クロックＣＬＫが入力されるようになっている。また、フリップフロップ８２は、その出力端子ＱからクロックＣ３が出力され、その反転出力端子ＱＮからクロックＣ１が出力されるようになっている。
このような構成によれば、図１４に示す各クロックＣ２，Ｃ３，Ｃ４は、それぞれクロックＣ１に対して９０°、１８０°、２７０°位相が遅れたものとなる。
【００８６】
同期化信号生成回路１ｘ〜４ｘは、クロック発生回路８Ａが発生する４個のクロックＣ１〜Ｃ４で入力信号ＳＩをそれぞれ同期化し、４個の同期化信号Ｓ１２，Ｓ２２，Ｓ３２，Ｓ４２をそれぞれ生成する回路である。
同期化信号生成回路１ｘは、図１３に示すように、フリップフロップ１１ｘとフリップフロップ１２ｘとを直列に接続させ、基準クロックＣＬＫの４倍の周期のクロックＣ１で入力信号ＳＩを同期化した同期化信号Ｓ１２を出力するようになっている。
【００８７】
すなわち、フリップフロップ１１ｘは、そのデータ入力端子Ｄに入力信号ＳＩが入力され、そのクロック入力端子ＣＰにクロック発生回路８ＡからのクロックＣ１が入力され、その出力端子Ｄからは出力信号Ｓ１１が出力されるようになっている。また、フリップフロップ１２ｘは、そのデータ入力端子Ｄにフリップフロップ１１ｘからの出力信号Ｓ１１が入力され、そのクロック入力端子ＣＰにクロック発生回路８ＡからのクロックＣ１が入力され、その出力端子Ｄからの同期化信号Ｓ１２が出力されるようになっている。
【００８８】
ここで、クロックＣ１は基準クロックＣＬＫの４倍の周期を持つため、フリップフロップ１１ｘの出力信号Ｓ１１にメタステーブル状態が発生しても、基準クロックＣＬＫの４クロック以内に安定すれば、フリップフロップ１２ｘの同期化信号Ｓ１２にメタステーブル状態が伝搬することはない。
同様に、同期化信号生成回路２ｘは、フリップフロップ２１ｘとフリップフロップ２２ｘとを直列に接続させ、基準クロックＣＬＫの４倍の周期のクロックＣ２で入力信号ＳＩを同期化した同期化信号Ｓ２２を出力するようになっている。
【００８９】
また、同期化信号生成回路３ｘは、フリップフロップ３１ｘとフリップフロップ３２ｘとを直列に接続させ、基準クロックＣＬＫの４倍の周期のクロックＣ３で入力信号ＳＩを同期化した同期化信号Ｓ３２を出力するようになっている。
さらに、同期化信号生成回路３ｘは、フリップフロップ４１ｘとフリップフロップ４２ｘとを直列に接続させ、基準クロックＣＬＫの４倍の周期のクロックＣ４で入力信号ＳＩを同期化した同期化信号Ｓ４２を出力するようになっている。
【００９０】
このような構成からなる同期化信号生成回路１ｘ〜４ｘで生成される同期化信号Ｓ２２，Ｓ３２，Ｓ４２は、同期化信号Ｓ１２に対してそれぞれ９０°，１８０°，２７０°位相が遅れている。
アンドゲート４は、同期化信号生成回路１ｘ〜４ｘが生成する４個の同期化信号Ｓ１２，Ｓ２２，Ｓ３２，Ｓ４２の論理積演算を行い、その演算結果を論理積信号Ｓａｎｄとして出力する４入力のアンドゲートである。
【００９１】
オアゲート５は、同期化信号生成回路１ｘ〜４ｘが生成する４個の同期化信号Ｓ１２，Ｓ２２，Ｓ３２，Ｓ４２の論理和演算を行い、その演算結果を論理和信号Ｓｏｒとして出力する４入力のオアゲートである。
入力変化検出回路６は、アンドゲート４からの論理積信号Ｓａｎｄ信号とオアゲート５からの論理和信号Ｓｏｒとに基づき、入力信号ＳＩのレベル変化点を検出して、その入力信号ＳＩの立ち上がりと立ち下がりとを示す旨の立ち上がり検出信号Ｓｒおよび立ち下がり検出信号Ｓｆを、それぞれ生成する回路である。
【００９２】
出力信号生成回路７は、入力変化検出回路６からの立ち上がり検出信号Ｓｒおよび立ち下がり検出信号Ｓｆに基づき、最終的な同期信号ＳＯを生成する回路である。
これらの入力変化検出回路７および出力生成回路８は、それぞれ図１１および図１２に示すような構成からなり、ハイレベルまたはローレベルの時間幅が基準クロックＣＬＫの１周期以上の時間幅を持つような入力信号ＳＩに対して、基準クロックＣＬＫの５〜６クロックの遅延で、入力信号ＳＩのハイレベルまたはローレベルの時間幅に対して基準クロックＣＬＫの１周期以内の誤差で同期化信号ＳＯを生成するようになっている。
【００９３】
次に、このような構成からなる第５実施形態の動作例について、図１３〜図１５を参照して説明する。
ここで、図１５は、同期化信号生成回路４ｘを構成する前段のフリップフロップ４１ｘの出力信号Ｓ４１に、メタステーブル状態が発生した場合の同期化の動作タイミング図である。
図１３および図１４に示すクロック発生回路８Ａは、基準クロックＣＬＫの４倍の周期を持ち、互いに９０度だけ位相のずれた４個のクロックＣ１〜Ｃ４を発生する（図１５参照）。
【００９４】
すなわち、クロック発生回路８Ａは、図１５に示すように、基準クロックＣＬＫが立ち上がると、このタイミングで立ち上がるクロックＣ１を生成し、その後、基準クロックＣＬＫが立ち上がるたびに、その各タイミングで立ち上がるクロックＣ２，Ｃ３，Ｃ４をそれぞれ生成する。
ところで、図１５に示すように、クロック発生回路８Ａの発生するクロックＣ４が立ち上がり、このときに同時に入力信号ＳＩが立ち上がり、同期化信号生成回路４ｘを構成する前段のフリップフロップ４１ｘの出力信号Ｓ４１にメタステーブル状態が発生したものとする。
【００９５】
しかし、フリップフロップ４１ｘの出力信号Ｓ４１に発生したメタステーブル状態が基準クロックＣＬＫの４クロック以内、すなわち、クロックＣ４の１周期以内にハイレベルまたはローレベルに安定すれば、同期化信号生成回路４ｘの後段のフリップフロップ４２ｘの出力信号Ｓ４２にメタステーブル状態は伝搬しない。
【００９６】
そこで、図１５に示すように、出力信号Ｓ４１にメタステーブル状態の発生後、その出力信号Ｓ４１が変化前の値、すなわちローレベルに安定した場合について検討する。
この場合には、入力信号ＳＩの立ち上がりに最初に反応して生成された同期化信号Ｓ１２の立ち上がりエッジと、オアゲート５から出力される論理和信号Ｓｏｒの立ち上がりエッジが一致し、論理和信号Ｓｏｒに対する立ち上がり検出信号Ｓｒは、ケース２のタイミングでハイレベルになる。また、入力信号ＳＩの立ち下がりに最初に反応して生成された同期化信号Ｓ１２の立ち下がりエッジと、アンドゲート４から出力される論理積信号Ｓａｎｄ信号の立ち下がりエッジとが一致し、論理積信号Ｓａｎｄに対する立ち下がり検出信号Ｓｆが図示のタイミングでハイレベルになる。
この結果、基準クロックＣＬＫの６クロックの遅延時間で、入力信号ＳＩのハイレベルの時間幅（１６．５クロック）に対して０．５クロック短い１６クロックの時間幅のハイレベルを持つ同期化信号ＳＯが生成される（図１５のケース２の場合を参照）。
【００９７】
次に、図１５に示すように、出力信号Ｓ４１にメタステーブル状態の発生後、その出力信号Ｓ４１が変化後の値、すなわちハイレベルに安定した場合について検討する。
この場合には、入力信号ＳＩの立ち上がりに最初に反応して生成された同期化信号Ｓ４２の立ち上がりエッジと、オアゲート５から出力される論理和信号Ｓｏｒの立ち上がりエッジとが一致し、論理和信号Ｓｏｒに対する立ち上がり検出信号Ｓｒがケース１のタイミングでハイレベルになる。また、入力信号ＳＩの立ち下がりに最初に反応して生成された同期化信号Ｓ１２の立ち下がりエッジと、アンドゲート４から出力される論理積信号Ｓａｎｄの立ち下がりエッジとが一致し、論理積信号Ｓａｎｄに対する立ち下がり検出信号Ｓｆが図示のタイミングでハイレベルになる。
この結果、基準クロックＣＬＫの５クロックの遅延時間で、入力信号ＳＩのハイレベルの時間幅（１６．５クロック）に対して０．５クロック長い１７クロックの時間幅のハイレベルを持つ同期化信号ＳＯが生成される（図１５のケース１の場合を参照）。
【産業上の利用可能性】
【００９８】
本発明は、非同期信号のハイレベルの時間幅およびローレベルの時間幅を保持したまま高速クロックで同期化する回路として好適である。
【図面の簡単な説明】
【００９９】
【図１】本発明の第１実施形態に係る同期化回路の構成を示すブロック図である。
【図２】図１に示す同期化信号生成回路の具体的な構成を示す回路図である。
【図３】本発明の第２実施形態に係る同期化回路の構成を示すブロック図である。
【図４】図３に示すタイミング発生回路の具体的な構成を示す回路図である。
【図５】図３に示す選択回路の具体的な構成を示す回路図である。
【図６】第２実施形態の動作時の各部の第１の波形例を示す波形図である。
【図７】第２実施形態の動作時の各部の第２の波形例を示す波形図である。
【図８】本発明の第３実施形態に係る同期化回路の構成を示す回路図である。
【図９】第３実施形態の動作時の各部の波形例を示す波形図である。
【図１０】本発明の第４実施形態に係る同期化回路の構成を示すブロック図である。
【図１１】図１０に示す入力変化検出回路の具体的な構成を示す回路図である。
【図１２】図１０に示す出力生成回路の具体的な構成を示す回路図である。
【図１３】本発明の第５実施形態に係る同期化回路の構成を示す回路図である。
【図１４】図１３に示すクロック発生回路の具体的な構成を示す回路図である。
【図１５】第５実施形態の動作時の各部の波形例を示す波形図である。
【符号の説明】
【０１００】
１，１Ａ  選択回路
１１〜１４  ２入力アンドゲート（アンド回路）
１５  ４入力オアゲート（オア回路）
１６  フリップフロップ
２，２Ａ  クロック発生回路
２１〜２４  反転入力付き２入力オアゲート（オア回路）
３，３Ａ  タイミング発生回路
３１  ２入力ノアゲート（ノア回路）
３２、３４  反転入力付き２入力アンドゲート（アンド回路）
３３  ２入力アンドゲート（アンド回路）
３１ｚ〜３４ｚ  フリップフロップ
４  ｎ入力アンドゲート（アンド回路）
５  ｎ入力オアゲート（オア回路）
６  入力変化検出回路
６１、６２リップフロップ
６３、６４  反転入力付き２入力アンドゲート（アンド回路）
７  出力生成回路
７１  反転入力付き２入力アンドゲート（アンド回路）
７２  ２入力オアゲート（オア回路）
７３  フリップフロップ
８，８Ａ  クロック発生回路
８１、８２  フリップフロップ
１ｘ〜ｎｘ  同期化信号生成回路
１１ｘ，２１ｘ，３１ｘ，４１ｘ  前段のフリップフロップ
１２ｘ，２２ｘ，３２ｘ，４２ｘ  後段のフリップフロップ
１ｍ〜４ｍ  マルチプレクサ
ＳＩ  入力信号（非同期入力信号）
ＣＬＫ  基準クロック
Ｃ１〜Ｃｎ  クロック
Ｐ１〜Ｐｎ  タイミング信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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