(57)【要約】  【課題】  ＲＯＭに記憶されるデータ等、スルーホールを変更することにより複数の機種が製造されるマスタースライス等の半導体集積回路において、機種を変更するために必要となるマスクの枚数を低減する。  【解決手段】  この半導体集積回路は、回路を構成する複数の電気素子が形成された半導体基板１と、半導体基板上に直接又は他の層を介して形成された絶縁層であって、所定の位置にスルーホールとダイＩＤの形状を有する溝又は穴とが設けられた絶縁層１６と、絶縁層に設けられたスルーホールとダイＩＤの形状を有する溝又は穴とに埋め込まれた導電体１７と、絶縁層上に形成されたメタル層であって、複数の電気素子の内の一部の電気素子の端子間を導電体を介して短絡すると共に、絶縁層に設けられた溝又は穴の形状に従ってダイＩＤが表されたメタル層１８とを具備する。【選択図】  図３
2005340546.tif 000002
【特許請求の範囲】
【請求項１】
スルーホールを変更することにより複数の機種が製造される半導体集積回路であって、
回路を構成する複数の電気素子が形成された半導体基板と、
前記半導体基板上に直接又は他の層を介して形成された絶縁層であって、所定の位置にスルーホールとダイＩＤの形状を有する溝又は穴とが設けられた絶縁層と、
前記絶縁層に設けられたスルーホールとダイＩＤの形状を有する溝又は穴とに埋め込まれた導電体と、
前記絶縁層上に形成されたメタル層であって、前記複数の電気素子の内の一部の電気素子の端子間を前記導電体を介して短絡すると共に、前記絶縁層に設けられた溝又は穴の形状に従ってダイＩＤが表されたメタル層と、
を具備する半導体集積回路。
【請求項２】
ＲＯＭに記憶されるデータを変更することにより複数の機種が製造される半導体集積回路であって、
前記半導体基板に、ＲＯＭのメモリセルアレイを構成する複数のトランジスタが形成されており、
前記メタル層が、前記複数のトランジスタの内の一部のトランジスタのソース・ドレイン間を前記導電体を介して短絡する、
請求項１記載の半導体集積回路。
【請求項３】
スルーホールを変更することにより複数の機種が製造される半導体集積回路の製造方法であって、
半導体基板に、回路を構成する複数の電気素子を形成するステップ（ａ）と、
前記半導体基板上に直接又は他の層を介して絶縁層を形成するステップ（ｂ）と、
第１のマスクを用いて、前記絶縁層の所定の位置にスルーホールとダイＩＤの形状を有する溝又は穴とを設けるステップ（ｃ）と、
前記絶縁層に設けられたスルーホールとダイＩＤの形状を有する溝又は穴とに導電体を埋め込むステップ（ｄ）と、
前記複数の電気素子の内の一部の電気素子の端子間を前記導電体を介して短絡すると共に、前記絶縁層に設けられた溝又は穴の形状に従ってダイＩＤが表されたメタル層を、前記絶縁層上に形成するステップ（ｅ）と、
第２のマスクを用いて、前記メタル層をパターニングするステップ（ｆ）と、
を具備する半導体集積回路の製造方法。
【請求項４】
ＲＯＭに記憶されるデータを変更することにより複数の機種が製造される半導体集積回路の製造方法であって、
ステップ（ａ）が、半導体基板に、ＲＯＭのメモリセルアレイを構成する複数のトランジスタを形成することを含み、
ステップ（ｅ）が、前記複数のトランジスタの内の一部のトランジスタのソース・ドレイン間を前記導電体を介して短絡すると共に、前記絶縁層に設けられた溝又は穴の形状に従ってダイＩＤが表されたメタル層を、前記絶縁層上に形成することを含む、
請求項３記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＲＯＭに記憶されるデータ等、スルーホールを変更することにより複数の機種が製造されるマスタースライス等の半導体集積回路、及び、その製造方法に関する。
【背景技術】
【０００２】
マスタースライスと呼ばれるタイプの半導体集積回路においては、ＲＯＭに記憶されるデータを変更することにより機種の拡大が図られている。従来は、ＲＯＭに記憶されるデータを変更するために、機種によって異なるメタル層を形成するためのマスクが使用されていた。また、これらの機種を区別するためのダイＩＤ（「ダイナンバー」とも呼ばれる）を表すパターンも、そのメタル層をパターニングするためのマスクに形成されていた。ここで、ダイＩＤとは、半導体チップをパッケージに実装する際に、機種名やチップの向きを確認するために、半導体チップに表示されるマークである。
【０００３】
近年、半導体集積回路に形成されるパターンの微細化が進み、ＲＯＭの面積を縮小するために、ＲＯＭに記憶されるデータの変更は、層間絶縁膜（絶縁層）に設けられるスルーホールを変更することにより行われるようになった。そのため、マスタースライスの機種を変更するためには、ダイＩＤを表示するメタル層をパターニングするためのマスクと、絶縁層にスルーホールを設けるためのマスクとの、計２枚のマスクを変更しなければならなかった。
【０００４】
関連する技術として、下記の特許文献１には、成膜後の位置合わせマークのエッジ形状がシャープさを保つよう、特にリソグラフィ工程で、この合わせマークを有する半導体装置を形成すると共に、より正確な位置測定を行える半導体装置の製造方法が開示されている。しかしながら、この製造方法は、マスタースライスの機種を変更するために必要となるマスクの枚数を低減するものではない。
【特許文献１】特開平１１−６７６５８号公報  （第１頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
そこで、上記の点に鑑み、本発明は、ＲＯＭに記憶されるデータ等、スルーホールを変更することにより複数の機種が製造されるマスタースライス等の半導体集積回路において、機種を変更するために必要となるマスクの枚数を低減することを目的とする。
【課題を解決するための手段】
【０００６】
以上の課題を解決するため、本発明に係る半導体集積回路は、スルーホールを変更することにより複数の機種が製造される半導体集積回路であって、回路を構成する複数の電気素子が形成された半導体基板と、半導体基板上に直接又は他の層を介して形成された絶縁層であって、所定の位置にスルーホールとダイＩＤの形状を有する溝又は穴とが設けられた絶縁層と、絶縁層に設けられたスルーホールとダイＩＤの形状を有する溝又は穴とに埋め込まれた導電体と、絶縁層上に形成されたメタル層であって、複数の電気素子の内の一部の電気素子の端子間を導電体を介して短絡すると共に、絶縁層に設けられた溝又は穴の形状に従ってダイＩＤが表されたメタル層とを具備する。なお、電気素子としては、トランジスタ、抵抗、コンデンサ、ダイオード等が該当する。
【０００７】
本発明に係る半導体集積回路は、ＲＯＭに記憶されるデータを変更することにより複数の機種が製造される半導体集積回路に適用可能であり、その場合には、半導体基板に、ＲＯＭのメモリセルアレイを構成する複数のトランジスタが形成され、メタル層が、複数のトランジスタの内の一部のトランジスタのソース・ドレイン間を導電体を介して短絡するようにしても良い。
【０００８】
また、本発明に係る半導体集積回路の製造方法は、スルーホールを変更することにより複数の機種が製造される半導体集積回路の製造方法であって、半導体基板に、回路を構成する複数の電気素子を形成するステップ（ａ）と、半導体基板上に直接又は他の層を介して絶縁層を形成するステップ（ｂ）と、第１のマスクを用いて、絶縁層の所定の位置にスルーホールとダイＩＤの形状を有する溝又は穴とを設けるステップ（ｃ）と、絶縁層に設けられたスルーホールとダイＩＤの形状を有する溝又は穴とに導電体を埋め込むステップ（ｄ）と、複数の電気素子の内の一部の電気素子の端子間を導電体を介して短絡すると共に、絶縁層に設けられた溝又は穴の形状に従ってダイＩＤが表されたメタル層を、絶縁層上に形成するステップ（ｅ）と、第２のマスクを用いて、メタル層をパターニングするステップ（ｆ）とを具備する。
【０００９】
本発明に係る半導体集積回路の製造方法は、ＲＯＭに記憶されるデータを変更することにより複数の機種が製造される半導体集積回路の製造方法に適用可能であり、その場合には、ステップ（ａ）が、半導体基板に、ＲＯＭのメモリセルアレイを構成する複数のトランジスタを形成することを含み、ステップ（ｅ）が、複数のトランジスタの内の一部のトランジスタのソース・ドレイン間を導電体を介して短絡すると共に、絶縁層に設けられた溝又は穴の形状に従ってダイＩＤが表されたメタル層を、絶縁層上に形成することを含むようにしても良い。
【発明の効果】
【００１０】
本発明によれば、絶縁層の所定の位置にスルーホールとダイＩＤの形状を有する溝又は穴とを設けるようにしたので、機種を変更するために必要となるマスクの枚数を低減することができる。その結果、ＲＯＭに記憶されるデータ等、スルーホールを変更することにより複数の機種が製造されるマスタースライス等の半導体集積回路の機種の切換を、１枚のマスクの変更によって行うことが可能となる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明を実施するための最良の形態について、図面を参照しながら詳しく説明する。
図１は、本発明の一実施形態に係る半導体集積回路の概観を示す図である。本実施形態は、ＣＰＵ（中央処理装置）２、ＲＯＭ３、ＲＡＭ４等が１個のＩＣに集積されたマイクロ・コンピュータ・ユニット（ＭＣＵ、いわゆる「マイコン」）に適用されている。図１は、半導体基板１上に第２メタル層までが形成された状態を示しているが、第２メタル層の図中右下には、ダイＩＤ（「ダイナンバー」とも呼ばれる）５が表示されている。
【００１２】
図２は、本実施形態に係る半導体集積回路に含まれているＲＯＭのメモリセルを示す断面図である。半導体基板１上に、ゲート絶縁膜１１を介してゲート電極１２が形成されている。ゲート電極１２の両側の半導体基板１内には、ソース／ドレインとなる不純物拡散領域１３が形成されている。
【００１３】
さらに、半導体基板１上には、第１絶縁層１４が形成されており、第１絶縁層１４の所定の位置にスルーホールが設けられている。第１絶縁層１４上には、第１メタル層１５が形成され、スルーホールを介して不純物拡散領域１３に電気的に接続されている。
【００１４】
また、第１メタル層１５上には、第２絶縁層１６が形成されており、第２絶縁層１６の所定の位置にスルーホールが設けられている。第２絶縁層１６に設けられたスルーホールの内部には、タングステン１７が埋め込まれている。第２絶縁層１６上には、第２メタル層１８が形成され、スルーホール内のタングステン１７に電気的に接続されている。
【００１５】
このようにして、ＲＯＭのメモリセルアレイを構成する複数のトランジスタが形成される。これらのトランジスタは、２次元マトリクス状に配置されており、各行のトランジスタが直列に接続され、各列のトランジスタのゲート電極が共通に接続されて、アドレスラインとして使用される。各メモリセルを構成するトランジスタにおいて、ソースとドレインとの間を短絡するか否かによってデータが書き込まれ、ＲＯＭのプログラミングが行われる。図２においては、２つのトランジスタＱ１及びＱ２が示されており、トランジスタＱ１においては、ソースとドレインとの間が短絡されておらず、トランジスタＱ２においては、ソースとドレインとの間が短絡されている。
【００１６】
図３は、本実施形態に係る半導体集積回路に表示されるダイＩＤを示す図である。図３の（ａ）は平面図であり、図３の（ｂ）は、図３の（ａ）に示すＢ−Ｂ’面における断面図である。本実施形態においては、ダイＩＤとして、「ＯＡＯ」という文字が矩形の枠に囲まれて表示されている。
【００１７】
図３の（ｂ）に示すように、ダイＩＤの部分は、第２絶縁層１６に設けられた溝又は穴にタングステン１７を埋め込むことにより形成されている。即ち、タングステン１７の上面は、第２絶縁層１６の上面よりも低下しており、その形状が第２メタル層１８にも反映されて、第２メタル層１８の表面において、ダイＩＤの形状に従った窪みができる。これにより、第２メタル層１８の表面にダイＩＤが表される。なお、第２メタル層１８に十分な窪みができるように、文字の幅を十分大きくすることが望ましい。
【００１８】
ダイＩＤを光学的に読み取ることにより、その半導体集積回路の機種を識別することができる。本実施形態によれば、ＲＯＭのプログラムが異なる機種を製造するために変更しなければならないのは、第２絶縁層１６のみであり、ダイＩＤを形成するために第１メタル層１５及び第２メタル層１８を変更する必要はないので、半導体集積回路の開発が容易になりコストが低減される。
【００１９】
次に、本発明の一実施形態に係る半導体集積回路の製造方法について、図２〜図６を参照しながら説明する。図４は、本発明の一実施形態に係る半導体集積回路の製造方法を示すフローチャートである。
【００２０】
ステップＳ１において、半導体基板１の所定の領域に素子分離膜を形成する。次に、ステップＳ２において、素子分離膜によって囲まれた半導体基板１の領域上に、ゲート絶縁膜１１となるシリコン酸化膜等の絶縁膜を形成する。さらに、ステップＳ３において、絶縁膜の上にゲート電極１２となる多結晶シリコン膜を形成する。
【００２１】
ステップＳ４において、マスクを用いてゲート絶縁膜１１及びゲート電極１２のパターニングを行う。即ち、まず、絶縁膜と多結晶シリコン膜が形成された半導体基板１上にレジストを塗布する。次に、ゲート電極形成用のマスクに形成されたパターンを、半導体基板１上に塗布されたレジストに露光する。その後、露光されたレジストを現像する。さらに、現像されたレジストを利用して絶縁膜と多結晶シリコン膜のエッチングを行うことにより、ゲート絶縁膜１１とゲート電極１２をパターニングする。
【００２２】
ステップＳ５において、不要な領域を絶縁膜等でマスクして半導体基板１内に不純物を注入することにより、不純物拡散領域１３を形成する。次に、ステップＳ６において、半導体基板１上にシリコン酸化膜等の第１絶縁層１４を形成する。さらに、不要な領域をマスクして第１絶縁層１４をエッチングすることにより、第１絶縁層１４の所定の部分にスルーホールを設ける。
【００２３】
ステップＳ７において、第１絶縁層１４上に第１メタル層１５を形成する。ステップＳ８において、第１メタル配線形成用のマスクを用いて第１メタル層１５のパターニングを行う。即ち、まず、第１メタル層１５が形成された半導体基板１上にレジストを塗布する。次に、第１メタル配線形成用のマスクに形成されたパターンを、半導体基板１上に塗布されたレジストに露光する。その後、露光されたレジストを現像する。さらに、現像されたレジストを利用して第１メタル層１５のエッチングを行うことにより、第１メタル層１５をパターニングして、第１メタル配線を形成する。
【００２４】
ステップＳ９において、半導体基板１上にシリコン酸化膜等の第２絶縁層１６を形成する。さらに、第２絶縁層１６が形成された半導体基板１上にレジストを塗布する。次に、図５に示すスルーホール形成用のマスクに形成されたパターンを、半導体基板１上に塗布されたレジストに露光する。その後、露光されたレジストを現像する。さらに、現像されたレジストを利用して第２絶縁層１６のエッチングを行うことにより、所定の位置にスルーホールを設ける。図５に示すスルーホール形成用のマスクには、ダイＩＤのパターンも形成されているので、第２絶縁層１６には、ダイＩＤの形状を有する溝又は穴も形成される。ステップＳ１０において、第２絶縁層１６に設けられたスルーホールと溝又は穴とに、タングステン１７が埋め込まれる。
【００２５】
ステップＳ１１において、第２絶縁層１６上に第２メタル層１８を形成する。ステップＳ１２において、図６に示す第２メタル配線形成用のマスクを用いて第２メタル層１８のパターニングを行う。即ち、まず、第２メタル層１８が形成された半導体基板１上にレジストを塗布する。次に、第２メタル配線形成用のマスクに形成されたパターンを、半導体基板１上に塗布されたレジストに露光する。その後、露光されたレジストを現像する。さらに、現像されたレジストを利用して第２メタル層１８のエッチングを行うことにより、第２メタル層１８をパターニングして、第２メタル配線を形成する。なお、多層配線を形成する場合には、ステップＳ９〜Ｓ１２を必要な回数だけ繰り返せば良い。
【００２６】
本実施形態によれば、ＲＯＭのプログラムが異なる機種を製造するために変更しなければならないのは、スルーホール形成用のマスクのみであり、ダイＩＤを形成するために第１メタル配線形成用のマスク及び第２メタル配線形成用のマスクを変更する必要はないので、半導体集積回路の開発が容易になりコストが低減される。
【産業上の利用可能性】
【００２７】
本発明は、ＲＯＭに記憶されるデータ等、スルーホールを変更することにより複数の機種が製造されるマスタースライス等の半導体集積回路において利用することが可能である。
【図面の簡単な説明】
【００２８】
【図１】本発明の一実施形態に係る半導体集積回路の概観を示す図。
【図２】図１に示す半導体集積回路に含まれているＲＯＭのメモリセルを示す断面図。
【図３】図１に示す半導体集積回路に表示されるダイＩＤを示す図。
【図４】本発明の一実施形態に係る半導体集積回路の製造方法を示すフローチャート。
【図５】スルーホール形成用のマスクに形成されたパターンを示す図。
【図６】第２メタル配線形成用のマスクに形成されたパターンを示す図。
【符号の説明】
【００２９】
１  半導体基板、  ２  ＣＰＵ（中央処理装置）、  ３  ＲＯＭ、  ４  ＲＡＭ、  １１  ゲート絶縁膜、  １２  ゲート電極、  １３  不純物拡散領域、  １４  第１絶縁層、  １５  第１メタル層、  １６  第２絶縁層、  １７  タングステン、  １８  第２メタル層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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