(57)【要約】    【課題】  駆動電圧に変動が生じても正常に動作する入力バッファ回路及び同入力バッファ回路を有する半導体装置を提供すること。    【解決手段】  本発明では、電圧の異なる第１及び第２の駆動電圧で動作する第１及び第２のバッファ回路を順に接続した入力バッファ回路において、前記第１の駆動電圧の電圧値にかかわらず前記第１のバッファ回路の出力電位の閾値が前記第２のバッファ回路の入力電位の閾値になるように制御するための出力電位制御回路を有することにし、前記出力電位制御回路は、前記第１のバッファ回路を構成する一対の相補型のカレントミラーアンプのうちの一方の出力電位に基づいて第１のバッファ回路の出力電位の生成をフィードバック制御するように構成した。【選択図】      図１
2005045677.tif 000002
【特許請求の範囲】
【請求項１】
電圧の異なる第１及び第２の駆動電圧で動作する第１及び第２のバッファ回路を順に接続した入力バッファ回路において、
前記第１の駆動電圧の電圧値にかかわらず前記第１のバッファ回路の出力電位の閾値が前記第２のバッファ回路の入力電位の閾値になるように制御するための出力電位制御回路を有することを特徴とする入力バッファ回路。
【請求項２】
前記出力電位制御回路は、前記第１のバッファ回路を一対の相補型のカレントミラーアンプで構成するとともに、このカレントミラーアンプの参照側の出力電位に基づいて第１のバッファ回路の出力電位の生成をフィードバック制御するように構成したことを特徴とする請求項１に記載の入力バッファ回路。
【請求項３】
電圧の異なる第１及び第２の駆動電圧で動作する第１及び第２のバッファ回路を順に接続した入力バッファ回路を有する半導体装置において、
前記入力バッファ回路は、前記第１の駆動電圧の電圧値にかかわらず前記第１のバッファ回路の出力電位の閾値が前記第２のバッファ回路の入力電位の閾値になるように制御するための出力電位制御回路を有することを特徴とする半導体装置。
【請求項４】
前記出力電位制御回路は、前記第１のバッファ回路を一対の相補型のカレントミラーアンプで構成するとともに、このカレントミラーアンプの参照側の出力電位に基づいて第１のバッファ回路の出力電位の生成をフィードバック制御するように構成したことを特徴とする請求項３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力バッファ回路及び同回路を有する半導体装置に関するものである。
【背景技術】
【０００２】
従来より、半導体装置に内蔵した各種回路に予め設定した所定レベルの信号を入力するために各種回路の入力側に入力バッファ回路が設けられている。この入力バッファ回路は、半導体装置の内部で使用する電源電圧で動作するように構成されていた。
【０００３】
しかしながら、近年の半導体装置の小型化、低消費電力化に伴って、半導体装置の内部で使用する電源電圧が低下してきている。その一方で、同一基板上に実装される他の素子の中には、依然として半導体装置の内部の電源電圧よりも高い電圧で動作するものも存在している。
【０００４】
そのため、従来の半導体装置では、入力バッファ回路を入力側回路と出力側回路とに分け、入力側回路を半導体装置の外部で使用する外部電源電圧で駆動することによって他の素子との整合性を図るとともに、出力側回路を半導体装置の内部で使用する内部電源電圧で駆動することによって消費電力を低減するようにしていた。しかも、従来の半導体装置では、入力バッファ回路の入力側回路と出力側回路とで駆動電圧が異なることから、入力側回路の出力電位の閾値と出力側回路の入力電位の閾値とが異なっており、そのために、入力側回路と出力側回路との間に信号のレベルをシフトする信号レベル変換回路を設けて、この信号レベル変換回路によって入力側回路の出力電位の閾値と出力側回路の入力電位の閾値とを整合させるようにしていた。
【特許文献１】特開平６−２１８００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところが、上記従来の入力バッファ回路にあっては、入力側回路と出力側回路との間に設けた信号レベル変換回路によって入力側回路の出力電位の閾値と出力側回路の入力電位の閾値とを整合させるようにしていたため、半導体装置の外部で使用する外部電源電圧に変動が生じた場合には、入力側回路の出力電位の閾値も変動してしまい、変動後の信号レベルを信号レベル変換回路で変換しても出力側回路の入力電位の閾値と一致させることができなかった。
【０００６】
そのため、従来の入力バッファ回路にあっては、半導体装置の外部で使用する外部電源電圧に変動が生じた場合には、入力側回路の出力電位の閾値と出力側回路の入力電位の閾値とが整合せず、出力側回路が誤動作するおそれがあり、これにより、入力バッファ回路に接続した後段の各種回路を正常に動作させることができなくなるおそれがあった。
【課題を解決するための手段】
【０００７】
そこで、請求項１に係る本発明では、電圧の異なる第１及び第２の駆動電圧で動作する第１及び第２のバッファ回路を順に接続した入力バッファ回路において、前記第１の駆動電圧の電圧値にかかわらず前記第１のバッファ回路の出力電位の閾値が前記第２のバッファ回路の入力電位の閾値になるように制御するための出力電位制御回路を有することにした。
【０００８】
また、請求項２に係る本発明では、前記請求項１に係る本発明において、前記出力電位制御回路は、前記第１のバッファ回路を一対の相補型のカレントミラーアンプで構成するとともに、このカレントミラーアンプの参照側の出力電位に基づいて第１のバッファ回路の出力電位の生成をフィードバック制御するように構成することにした。
【０００９】
また、請求項３に係る本発明では、電圧の異なる第１及び第２の駆動電圧で動作する第１及び第２のバッファ回路を順に接続した入力バッファ回路を有する半導体装置において、前記入力バッファ回路は、前記第１の駆動電圧の電圧値にかかわらず前記第１のバッファ回路の出力電位の閾値が前記第２のバッファ回路の入力電位の閾値になるように制御するための出力電位制御回路を有することにした。
【００１０】
また、請求項４に係る本発明では、前記請求項３に係る本発明において、前記出力電位制御回路は、前記第１のバッファ回路を一対の相補型のカレントミラーアンプで構成するとともに、このカレントミラーアンプの参照側の出力電位に基づいて第１のバッファ回路の出力電位の生成をフィードバック制御するように構成することにした。
【発明の効果】
【００１１】
そして、本発明では、以下に記載する効果を奏する。
【００１２】
すなわち、請求項１に係る本発明では、電圧の異なる第１及び第２の駆動電圧で動作する第１及び第２のバッファ回路を順に接続した入力バッファ回路において、前記第１の駆動電圧の電圧値にかかわらず前記第１のバッファ回路の出力電位の閾値が前記第２のバッファ回路の入力電位の閾値になるように制御するための出力電位制御回路を有しているため、第１の駆動電圧に変動が生じても第１のバッファ回路の出力電位の閾値と第２のバッファ回路の入力電位の閾値とを整合させることができ、第２のバッファ回路の誤動作を未然に防止することができ、これにより、入力バッファ回路に接続した後段の各種回路を正常に動作させることができる。
【００１３】
また、請求項２に係る本発明では、前記出力電位制御回路は、前記第１のバッファ回路を一対の相補型のカレントミラーアンプで構成するとともに、このカレントミラーアンプの参照側の出力電位に基づいて第１のバッファ回路の出力電位の生成をフィードバック制御するように構成しているため、入力信号の電位にかかわらずに遅延時間を一定に保持することができるとともに、簡単な回路構成でありながら第１のバッファ回路の出力電位を正確に制御することができる。
【００１４】
また、請求項３に係る本発明では、電圧の異なる第１及び第２の駆動電圧で動作する第１及び第２のバッファ回路を順に接続した入力バッファ回路を有する半導体装置において、前記入力バッファ回路は、前記第１の駆動電圧の電圧値にかかわらず前記第１のバッファ回路の出力電位の閾値が前記第２のバッファ回路の入力電位の閾値になるように制御するための出力電位制御回路を有しているため、第１の駆動電圧に変動が生じても第１のバッファ回路の出力電位の閾値と第２のバッファ回路の入力電位の閾値とを整合させることができ、第２のバッファ回路の誤動作を未然に防止することができ、これにより、半導体装置の内部回路を正常に動作させることができる。
【００１５】
また、請求項４に係る本発明では、前記出力電位制御回路は、前記第１のバッファ回路を一対の相補型のカレントミラーアンプで構成するとともに、このカレントミラーアンプの参照側の出力電位に基づいて第１のバッファ回路の出力電位の生成をフィードバック制御するように構成しているため、入力信号の電位にかかわらずに遅延時間を一定に保持することができるとともに、簡単な回路構成でありながら第１のバッファ回路の出力電位を正確に制御することができ、これにより半導体装置の特性を向上させることができる。
【発明を実施するための最良の形態】
【００１６】
本発明は、半導体装置に内蔵した回路の入力部に設けられた入力バッファ回路に係るものであり、主に、半導体装置の外部で使用される外部電源の電圧と内部で使用される内部電源の電圧とが異なる場合に、外部電源で駆動する入力回路と内部電源で駆動する出力側回路とで構成した入力バッファ回路に適用されるものである。
【００１７】
かかる入力バッファ回路は、電圧の異なる第１及び第２の駆動電圧で動作する第１及び第２のバッファ回路を順に接続したものである。一般的には、第１の駆動電圧が外部電源電圧に対応し、第２の駆動電圧が内部電源電圧に対応するものである。
【００１８】
そして、本発明では、入力バッファ回路に、第１の駆動電圧の電圧値にかかわらず第１のバッファ回路の出力電位の閾値が第２のバッファ回路の入力電位の閾値になるように制御するための出力電位制御回路を設けている。
【００１９】
この出力電位制御回路は、第１のバッファ回路を一対の相補型のカレントミラーアンプで構成し、これらのカレントミラーアンプの参照側の出力電位に基づいて第１のバッファ回路の出力電位の生成をフィードバック制御することによって第１のバッファ回路の出力電位を制御するように構成している。
【００２０】
このように、本発明では、出力電位制御回路によって第１のバッファ回路の出力電位の閾値が第１の駆動電圧の電圧値にかかわらずに常に第２のバッファ回路の入力電位の閾値になるように制御しているため、第１の駆動電圧に変動が生じても第１のバッファ回路の出力電位の閾値と第２のバッファ回路の入力電位の閾値とを整合させることができ、第２のバッファ回路の誤動作を未然に防止することができ、これにより、入力バッファ回路に接続した後段の各種回路を正常に動作させることができる。
【００２１】
特に、第１のバッファ回路を一対の相補型のカレントミラーアンプで構成した場合には、入力信号のレベル（「Ｈ」レベル又は「Ｌ」レベル）にかかわらずに遅延時間を一定に保持することができる。
【００２２】
そして、第１のバッファ回路を構成する一対の相補型のカレントミラーアンプのうちの一方の出力電位に基づいて第１のバッファ回路の出力電位を制御するように出力電位制御回路を構成した場合には、出力電位制御回路の回路構成を簡略化することができるとともに、簡単な回路でありながら第１のバッファ回路の出力電位を正確に制御することができる。
【００２３】
以下に、本発明の具体的な実施形態について図面を参照しながら説明する。
【００２４】
本発明に係る半導体装置１は、図１に示すように、入力バッファ回路２に内部処理回路３を接続したものである。
【００２５】
入力バッファ回路２は、入力側に位置する第１のバッファ回路４と出力側に位置する第２のバッファ回路５とで構成しており、これら第１及び第２のバッファ回路4,5は、電圧の異なる第１の駆動電圧Ｖddqと第２の駆動電圧Ｖddiで駆動される。ここでは、第１の駆動電圧Ｖddqを半導体装置１の外部で使用する外部電源の電圧とし、一方、第２の駆動電圧Ｖddiを半導体装置１の内部で使用する内部電源の電圧としている。
【００２６】
第１のバッファ回路４は、一対の相補型（ＮチャンネルＭＯＳ入力とＰチャンネルＭＯＳ入力）のカレントミラーアンプ6,7と出力電位制御回路８とで構成している。
【００２７】
ＮチャンネルＭＯＳ入力のカレントミラーアンプ６は、一対のＮチャンネルＭＯＳ型のトランジスタ（ＦＥＴ）Q1,Q2とカレントミラー接続した一対のＰチャンネルＭＯＳ型のトランジスタ（ＦＥＴ）Q3,Q4とで構成している。ここで、トランジスタQ1,Q3で参照側の回路を構成し、トランジスタQ2,Q4で入力側の回路を構成している。
【００２８】
具体的には、カレントミラーアンプ６は、参照電圧信号Ｓvrefを入力する参照電圧端子ＴrefにトランジスタQ1のゲート端子を接続し、このトランジスタQ1のソース端子をグランド端子GNDに接続するとともに、トランジスタQ1のドレイン端子をトランジスタQ3のドレイン端子に接続している。
【００２９】
また、カレントミラーアンプ６は、入力信号Ｓinを入力する入力端子ＴinにトランジスタQ2のゲート端子を接続し、このトランジスタQ2のソース端子をグランド端子GNDに接続するとともに、トランジスタQ2のドレイン端子をトランジスタQ4のドレイン端子に接続している。
【００３０】
さらに、カレントミラーアンプ６は、トランジスタQ3のソース端子を第１の駆動電源端子Ｖddqに接続し、トランジスタQ3のゲート端子とドレイン端子とを短絡するとともに、トランジスタQ3のゲート端子にトランジスタQ4のゲート端子を接続し、このトランジスタQ4のソース端子を第１の駆動電源端子Ｖddqに接続し、トランジスタQ4のゲート端子に第２のバッファ回路５を接続している。
【００３１】
一方、ＰチャンネルＭＯＳ入力のカレントミラーアンプ７は、一対のＰチャンネルＭＯＳ型のトランジスタ（ＦＥＴ）Q5,Q6とカレントミラー接続した一対のＮチャンネルＭＯＳ型のトランジスタ（ＦＥＴ）Q7,Q8とで構成している。ここで、トランジスタQ5,Q7で参照側の回路を構成し、トランジスタQ6,Q8で入力側の回路を構成している。
【００３２】
具体的には、カレントミラーアンプ７は、参照電圧端子ＴrefにトランジスタQ5のゲート端子を接続し、このトランジスタQ5のソース端子を第１の駆動電源端子Ｖddqに接続するとともに、トランジスタQ5のドレイン端子をトランジスタQ7のドレイン端子に接続している。
【００３３】
また、カレントミラーアンプ７は、入力端子ＴinにトランジスタQ6のゲート端子を接続し、このトランジスタQ6のソース端子を第１の駆動電源端子Ｖddqに接続するとともに、トランジスタQ6のドレイン端子をトランジスタQ8のドレイン端子に接続している。
【００３４】
さらに、カレントミラーアンプ７は、トランジスタQ7のソース端子をグランド端子GNDに接続し、トランジスタQ7のゲート端子にトランジスタQ8のゲート端子を接続し、このトランジスタQ8のソース端子をグランド端子GNDに接続し、トランジスタQ8のゲート端子に第２のバッファ回路５をトランジスタQ4のゲート端子とともに接続している。
【００３５】
出力電位制御回路８は、ＮチャンネルＭＯＳ入力のカレントミラーアンプ６の入力側と同様に接続したＮチャンネルＭＯＳ型のトランジスタ（ＦＥＴ）Q9及びＰチャンネルＭＯＳ型のトランジスタ（ＦＥＴ）Q10とコンパレータCMPとで構成している。
【００３６】
具体的には、出力電位制御回路８は、参照電圧端子ＴrefにトランジスタQ9のゲート端子を接続し、このトランジスタQ9のソース端子をグランド端子GNDに接続するとともに、トランジスタQ9のドレイン端子をトランジスタQ10のドレイン端子に接続し、このトランジスタQ10のソース端子を第１の駆動電源端子Ｖddqに接続するとともに、トランジスタQ10のゲート端子をカレントミラーアンプ６のトランジスタ3,4のゲート端子に接続している。
【００３７】
また、出力電位制御回路８は、トランジスタQ9のドレイン端子及びトランジスタQ10のドレイン端子をカレントミラーアンプ７のトランジスタQ5のドレイン端子及びトランジスタQ7のドレイン端子に接続するとともに、同じくトランジスタQ9のドレイン端子及びトランジスタQ10のドレイン端子をコンパレータCMPの正転入力端子に接続している。
【００３８】
さらに、出力電位制御回路８は、第２のバッファ回路５の入力電位の閾値と同一電位の電圧信号Ｓthを入力する電圧端子ＴthにコンパレータCMPの反転入力端子を接続し、このコンパレータCMPの出力端子をカレントミラーアンプ７のトランジスタQ7,Q8のゲート端子に接続している。
【００３９】
第２のバッファ回路５は、ＰチャンネルＭＯＳ型のトランジスタ（ＦＥＴ）Q11とＮチャンネルＭＯＳ型のトランジスタ（ＦＥＴ）Q12で構成している。
【００４０】
具体的には、第２のバッファ回路５は、第１のバッファ回路４の出力端子となるトランジスタQ4のドレイン端子（トランジスタQ2のドレイン端子）及びトランジスタQ8のドレイン端子（トランジスタQ6のドレイン端子）を第２のバッファ回路５の入力端子となるトランジスタQ11,Q12のゲート端子に接続するとともに、第２のバッファ回路５の出力端子となるトランジスタQ11のドレイン端子及びトランジスタQ12のドレイン端子を内部処理回路３の入力端子に接続している。
【００４１】
また、第２のバッファ回路５は、トランジスタQ11のソース端子に第２の駆動電源端子Ｖddiを接続する一方、トランジスタQ12のソース端子にグランド端子GNDを接続している。
【００４２】
入力バッファ回路２は、以上に説明したように構成しており、出力電位制御回路８によってカレントミラーアンプ７の参照側の出力電位に対応するトランジスタQ7のドレイン端子（トランジスタQ5のドレイン端子）の電位に基づいて第１のバッファ回路４の出力電位を生成するトランジスタQ8のゲート端子の電位をネガティブフィードバック制御することで、第１のバッファ回路４の出力電位の閾値が第１の駆動電圧Ｖddqの電圧値にかかわらずに常に第２のバッファ回路５の入力電位の閾値になるように制御している。
【００４３】
すなわち、入力バッファ回路２の第１のバッファ回路４は、トランジスタQ1とトランジスタQ2、トランジスタQ3とトランジスタQ4、トランジスタQ5とトランジスタQ6、トランジスタQ7とトランジスタQ8とがそれぞれ対をなしてバッファ動作しており、参照電圧信号Ｓvrefと入力信号Ｓinとが同電位の場合には、トランジスタQ1,Q2,Q5,Q6のゲート端子の電位が同一となっているが、それと同時に、第１のバッファ回路４は、トランジスタQ9とトランジスタQ2、トランジスタQ10とトランジスタQ4、トランジスタQ5とトランジスタQ6、トランジスタQ7とトランジスタQ8とがそれぞれ対をなして制御動作している。
【００４４】
そして、第１のバッファ回路４は、コンパレータCMPによってカレントミラーアンプ７の出力電位に対応するトランジスタQ7のドレイン端子（トランジスタQ5のドレイン端子）の電位と第２のバッファ回路５の入力電位の閾値に対応する電圧信号Ｓthの電位とを比較し、その比較結果に応じてトランジスタQ8のゲート端子の電位を制御し、第１のバッファ回路４の出力電位の閾値が第２のバッファ回路５の入力電位の閾値と等しくなるようにしている。
【００４５】
これによって、入力バッファ回路２は、図２に示すように、参照電圧信号Ｓvrefと入力信号Ｓinとが同電位の場合に、第１の駆動電圧Ｖddqの電圧値にかかわらず第１のバッファ回路４の出力信号（Ｓth1）の電圧（Ｖth1）（第１のバッファ回路４の出力電位の閾値）が第２のバッファ回路５の入力電位の閾値と等しくなるようにしている。
【００４６】
なお、本実施形態では、出力電位制御回路８のコンパレータCMPの反転入力端子に電圧端子Ｔthから第２のバッファ回路５の入力電位の閾値と同一電位の電圧信号Ｓthを入力するようにしているが、これに限られず、半導体装置１の内部に設けた電圧生成器で生成した第２のバッファ回路５の入力電位の閾値と同一電位の信号を入力してもよく、その場合には、電圧生成器を第２のバッファ回路５と同様の構成とすることができる。
【図面の簡単な説明】
【００４７】
【図１】本発明に係る入力バッファ回路を示す回路図。
【図２】第１の駆動電圧と第１のバッファ回路の出力電位との関係を示すグラフ。
【符号の説明】
【００４８】
１  半導体装置
２  入力バッファ回路
３  内部処理回路
４  第１のバッファ回路
５  第２のバッファ回路
6,7  カレントミラーアンプ
８  出力電位制御回路
Ｖddq  第１の駆動電圧
Ｖddi  第２の駆動電圧
【図１】
2005045677.tif 000003
【図２】
2005045677.tif 000004