(57)【要約】【課題】  マイコン部と無線部とのデータ通信にシリアルインタフェースを採用した半導体集積回路装置において、ＣＰＵが扱うデータ幅のデータを通信のために必要なビット単位のデータに変換するため、ＣＰＵのソフトウェアによるビット処理で変換するために時間がかかってしまうという問題および上記ソフトウェア処理の間ＣＰＵが稼動することによる電力消費が無視できない問題があった。【解決手段】  マイコン部２を少なくともＣＰＵを含む第１のブロックと、データ転送制御回路ＤＴＣとデータ幅変換回路ＤＷＴとバッファメモリＢＵＦを配置した第２のブロックとを設けて、無線部との通信時はＣＰＵを含む第１のブロックを停止させ、また、第２のブロックはデータ転送制御回路ＤＴＣがＣＰＵに代わってデータ幅変換回路ＤＷＴを制御してＣＰＵの扱うデータ幅のデータをビット単位のデータに変換することによってデータ転送を短時間に実行する。【選択図】図１
2005303642.tif 000002
【特許請求の範囲】
【請求項１】
マイコン部と無線部とを有する半導体集積回路装置において、
上記マイコン部は、ＣＰＵを含む第１回路ブロックと、データ幅変換回路を含む第２回路ブロックとを備え、
上記データ幅変換回路は、上記ＣＰＵが扱うデータ幅のデータと上記無線部で受信入力したビット単位のデータとを相互に変換することを特徴とする半導体集積回路装置。
【請求項２】
マイコン部と無線部とを有する半導体集積回路装置において、
上記マイコン部は、ＣＰＵを含む第１回路ブロックと、データ幅変換回路を含む第２回路ブロックとを備え、
上記データ幅変換回路は、上記ＣＰＵが扱うデータ幅のデータをビット単位に圧縮して上記無線部に出力することを特徴とした半導体集積回路装置。
【請求項３】
上記データ幅変換回路は、上記無線部で受信入力したビット単位のデータを上記ＣＰＵが扱うデータ幅のデータに伸長することを特徴とする請求項２記載の半導体集積回路装置。
【請求項４】
上記データ幅変換回路は、上記無線部との通信を行うことを特徴とする請求項１記載の半導体集積回路装置。
【請求項５】
上記第２回路ブロックは、上記データ幅変換回路に接続されたデータ転送制御回路を備え、
上記データ転送制御回路を用いて、ＣＰＵの扱うデータ幅のデータを上記データ幅変換回路に転送することを特徴とする請求項１記載の半導体集積回路装置。
【請求項６】
上記データ幅変換回路は、上記無線部との通信を行う際に、上記データ転送制御回路の制御信号により、上記ＣＰＵの動作を停止させることを特徴とする請求項５記載の半導体集積回路装置。
【請求項７】
上記データ幅変換回路は、上記無線部との通信を行う際に、上記第１回路ブロックと上記第２部回路ブロックとの間に設けられたスイッチ回路を遮断することを特徴とする請求項５記載の半導体集積回路装置。
【請求項８】
請求項１に記載の半導体集積回路装置において、異なる半導体基板上に形成された上記無線部および上記マイコン部が一つの基体上に載置されていることを特徴とする半導体集積回路装置。
【請求項９】
請求項１に記載の半導体集積回路装置において、上記無線部および上記マイコン部が一つの半導体基板上に形成されていることを特徴とする半導体集積回路装置。
【請求項１０】
請求項１に記載の半導体集積回路装置において、上記マイコン部が形成された半導体基板上に上記無線部が形成された半導体基板が搭載されていることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体ウエハ上に形成された半導体集積回路装置に関する。特に、無線機能を搭載したマイクロコンピュータの低消費電力化に好適な回路方式、制御方法に関する。
【背景技術】
【０００２】
図１３〜図１７より従来の技術例を説明する。図１３に、従来構成の半導体集積回路装置のブロック構成を示す。以下、半導体集積回路装置の構成を説明する。半導体集積回路装置１００は、マイコン部２００と無線部３から構成されて、上記マイコン部２００は少なくともＣＰＵ２１とＲＡＭ２２とＲＯＭ２３と入出力ポート（ＰＩＯ）２９がバスＢ０３に接続されて構成されて、上記無線部３はシリアルインタフェース（ＳＩＦ）３３と制御レジスタ（ＣＲＥＧ）３４とベースバンド（ＢＢ）３２とＲＦ３１から構成される。ＲＦ３１にはアンテナ４が接続される。上記マイコン部２００と無線部３はラインＬ０２を介することによって接続される。なお、図示していないがラインＬ０２は送受信のためのデータ信号とクロック信号を含んだ通信線路である。
ＣＰＵ２１はＲＯＭ２３に格納された送信プログラムに従って、あらかじめＲＡＭ２２に用意された送信データを入出力ポート（ＰＩＯ）２９からラインＬ０２を介して無線部のシリアルインタフェース（ＳＩＦ）３３に送る。
マイコン部２００から無線部３に対しては、無線部３を制御するために制御レジスタ（ＣＲＥＧ）３４に設定する情報、及びベースバンド（ＢＢ）３２とＲＦ３１を介してアンテナ４から送信するための情報が送られる。一方、無線部３からマイコン部２００に対しては、無線部３の制御レジスタ（ＣＲＥＧ）３４の状態を読み取るための情報、及びアンテナ４とＲＦ３１とベースバンド（ＢＢ）３２を介して受信した情報が送られる。
【０００３】
次に、送受信のためのフレーム構成を説明する。
図１４に、送受信のためのフレーム構成を示す。フレームは、ヘッダ情報（ＨＢ）５１が５ビット、ペイロード情報（ＵＤ）５２が３２ビット、終了情報（ＨＥ）５３が５ビット割り当てられた４２ビットのビットストリームで、上記フレームを構成するための情報はメモリ上に配置される。尚、本フレーム構成におけるビット数や配置位置などは説明上の仮値であり、これに限定されるものではなく、ペイロードのデータサイズや無線変調方式などに依存して任意に構成されてよい。
【０００４】
図１５に、従来構成の半導体集積回路装置の送信時のメモリ配置を示す。
ＣＰＵが扱うデータ幅を１６ビットとして、ヘッダ情報（ＨＢ）６１は５ビットの情報をＬＳＢ側に揃えて配置されて、ペイロード情報（ＵＤ）６２の３２ビットは１６ビットずつ配置されて、終了情報（ＨＥ）６３の５ビットはＬＳＢ側に揃えて配置されたものである。
【０００５】
以下、送信時の動作を説明する。
【０００６】
図１６に、従来構成の半導体集積回路装置のソフトウェア処理による送信時の動作フローを示す。
（１）処理Ｓ９１は初期設定として、ヘッダ情報ＨＢをＣＰＵ２１の内部の汎用レジスタ（Ｒ０）に、またヘッダ情報ＨＢの語長（５ビット）をＣＰＵ２１の汎用レジスタ（Ｒ１）に設定する。
（２）処理Ｓ９２は、汎用レジスタ（ＤＲ０）のＬＳＢを入出力ポート（ＰＩＯ）２９に割り付けられたデータ出力用のポートに出力する。
（３）処理Ｓ９３は、汎用レジスタ（ＤＲ０）の内容を１ビット右シフトする。
（４）処理Ｓ９４は、入出力ポート（ＰＩＯ）２９に割り付けられたクロック出力用のポートに’１’を出力する。
（５）処理Ｓ９５は、入出力ポート（ＰＩＯ）２９に割り付けられたクロック出力用のポートに’０’を出力する。
（６）処理Ｓ９６は、ヘッダ情報ＨＢの語長を格納した汎用レジスタ（Ｒ１）をデクリメントする。
（７）処理Ｓ９７は、汎用レジスタ（Ｒ１）の内容が’０’であるか否かによって、語分の転送が終了したか否かを判定する。
【０００７】
なお、以上の説明のヘッダ情報ＨＢの動作フローと同様の処理によって、以下ペイロード情報（ＵＤ）６２の３２ビット、及び終了情報（ＨＥ）７３の５ビットも送信することができるので、それらの詳細説明は割愛する。
汎用の入出力ポートの仕様は、例えば、非特許文献１にその記載が見られる。
【０００８】
また、データトランスファコントローラＤＴＣの仕様は、上記ハードウェアマニュアルの１３９頁〜１５８頁にその記載が見られる。ＤＴＣは、転送元のアドレスから転送先のアドレスに対して転送カウント(語長)分のデータを転送する機能を有して、複数のデータ列の連続転送（チェイン転送）を可能とするところが特徴的である。転送サイズは、ＣＰＵが扱うデータ幅、例えばバイト単位、ワード単位から選択できるものである。
本発明は、ＣＰＵの扱うデータ幅のデータとビット単位のデータ間での転送を可能とするため、ＤＴＣにデータ幅変換機能を有して転送（通信）を行うことを特徴としたものである。
【０００９】
【非特許文献１】「ルネサステクノロジ社 １６ビットシングルチップマイクロコンピュータ  Ｈ８Ｓ／２２６８グループ  ハードウェアマニュアル（Ｒｅｖ．３．００  ２００３．８．２７版）」、１５９頁〜１９４頁
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上述したように、従来は、マイコン部と無線部とが搭載された半導体集積回路装置において、マイコン部と無線部は配線本数削減の目的からシリアルインタフェースを採用することが一般的で、ＣＰＵが扱うデータ幅のデータを通信のために必要なビット単位のデータに変換するためにはＣＰＵが直接介在していたので、ソフトウェアによるビット処理では変換のために時間がかかってしまうという問題があった。
【００１１】
また、上記ソフトウェア処理の間のＣＰＵが稼動することによる電力消費が無視できない問題となっていた。
【００１２】
図１７に、従来構成の半導体集積回路装置のソフトウェア処理による送信時の動作タイミングを示す。
上記の動作フローによれば、１ビット分の送信処理のためには処理Ｓ９２〜処理Ｓ９７の６つの処理を送信するビット数（本例では４２回）だけ繰り返す必要がある。そのため、転送時間短縮の障害となっていた。
【００１３】
上述したように、従来構成の半導体集積回路装置は、送信時のフレーム組立と、受信の時のフレーム分解と、ＣＰＵが扱うデータ幅のデータをビット単位のデータに変換する処理を、ＣＰＵのソフトウェアによって処理していたためにＣＰＵが稼動することによる電力消費が無視できなくなっていた。
本発明は、上記の問題点に鑑みてなされたものであり、その目的とするところは、マイコン部と無線部との通信における電力消費を低減させることができるように改善された半導体集積回路装置を提供することである。
【課題を解決するための手段】
【００１４】
上記目的を達成するために、本発明においては、以下に示すような改良された回路構成を有する半導体集積回路装置が提供される。
すなわち、上記目的であるマイコン部と無線部との通信における電力消費を低減させるために、本発明においては、マイコン部を少なくともＣＰＵとＲＯＭとＲＡＭを配置した第１のブロックと、データ転送制御回路ＤＴＣとデータ幅変換回路ＤＷＴとバッファメモリＢＵＦを配置した第２のブロックを設け、第１のブロックに第１のバスＢ０１と第２のブロックには第２のバスＢ０２を配置し、さらに第１のバスＢ０１と第２のバスＢ０２を接続するためのバススイッチＢＳＷを配置した構成としてなる半導体集積回路装置が提供される。マイコン部と無線部との通信においては、第２のブロックはデータ転送制御回路ＤＴＣがＣＰＵに代わってデータ幅変換回路ＤＷＴを制御してＣＰＵの扱うデータ幅のデータをビット単位のデータに変換することによってデータ転送してなる。
また、マイコン部と無線部との通信時はバススイッチＢＳＷを開いてＣＰＵを含む第１のブロックを停止させてなるのが、より望ましい。
【発明の効果】
【００１５】
本発明によれば、マイコン部と無線部とが搭載された半導体集積回路装置において、ＣＰＵの扱うデータ幅のデータをビット単位のデータにハードウェアで変換することが可能になるので、短時間に変換処理が行えるため消費電力を低減できるという効果が得られる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明を実施するための最良の形態につき、実施例を挙げ、図面を参照しながら説明する。
【００１７】
＜実施例１＞
先ず、図１〜図９により本発明の構成、及び動作を説明する。
図１に、本発明の第１の実施例になる半導体集積回路装置のブロック構成を示す。
半導体集積回路装置１は、マイコン部２と無線部３から構成されて、上記マイコン部２は第１のバスＢ０１に接続されるＣＰＵ２１、ＲＡＭ２２とＲＯＭ２３の第１の回路ブロック群と、第２のバスＢ０２に接続されるデータ転送制御回路（ＤＴＣ）２５、データ幅変換回路（ＤＷＴ）２６とバッファメモリ（ＢＵＦ）２７の第２の回路ブロック群を設けて、さらに第１のバスＢ０１と第２のバスＢ０２を接続するためのバススイッチ（ＢＳＷ）２４を配置する。
バススイッチ（ＢＳＷ）２４は通常閉じて第１のバスＢ０１と第２のバスＢ０２を接続した状態にし、無線部３との通信時は上記バススイッチ（ＢＳＷ）２４を開いてＣＰＵ２１を含む第１の回路ブロック群のモジュールを停止させることができるものである。
また、第２の回路ブロック群はデータ転送制御回路（ＤＴＣ）２５がＣＰＵ２１に代わってデータ幅変換回路（ＤＷＴ）２６を制御してＣＰＵの扱うデータ幅のデータをビット単位のデータに変換するように動作する。
【００１８】
さらに、上記無線部３はシリアルインタフェース（ＳＩＦ）３３と制御レジスタ（ＣＲＥＧ）３４とベースバンド（ＢＢ）３２とＲＦ３１から構成される。ＲＦ３１にはアンテナ４が接続される。
半導体集積回路装置１はマイコン部２と無線部３はラインＬ０１を介して接続される。なお、図示していないがラインＬ０１は送受信するためのデータ信号とクロック信号を含んだ通信線路である。
上記マイコン部２と無線部３はラインＬ０１を介することによって、マイコン部２から無線部３に対しては、無線部３を制御するために制御レジスタ（ＣＲＥＧ）３４に設定する情報とベースバンド（ＢＢ）３２とＲＦ３１を介してアンテナ４から送信するための情報が送られる。一方、無線部３からマイコン部２に対しては、無線部３の状態を読み取るための情報とアンテナ４から受信した情報が送られる。
【００１９】
ＣＰＵ２１はＲＯＭ２３に格納された送信プログラムに従って、あらかじめバッファメモリ（ＢＵＦ）２７に送信データを用意し、データ転送制御回路（ＤＴＣ）２５に起動をかける。データ転送制御回路（ＤＴＣ）２５は、バッファメモリ（ＢＵＦ）２７から読み出したデータをデータ幅変換回路（ＤＷＴ）２６に転送する。データ幅変換回路（ＤＷＴ）２６は、データ転送制御回路（ＤＴＣ）２５の従って、ＣＰＵの扱うデータ幅のデータをビット単位のデータに変換しながら無線部３に転送する。
上述したように、本発明の半導体集積回路装置は、送信時のフレーム組立と、受信の時のフレーム分解と、ＣＰＵが扱うデータ幅のデータをビット単位のデータに変換する処理を、従来のようにＣＰＵのソフトウェアによって処理するのではなく、データ転送制御回路（ＤＴＣ）２５とデータ幅変換回路（ＤＷＴ）２６によるハードウェアによって処理するために消費電力の低減を図るものである。更に、送信時のフレーム組立、受信の時のフレーム分解又はデータ幅の変換処理を行う際にバススイッチ（ＢＳＷ）２４を開放状態とすることによりバスＢ０１は、活性化されないため、より消費電力を低減することが可能となる。また、バススイッチ（ＢＳＷ）２４を開放状態とする際に、ＣＰＵ２１，ＲＯＭ２２，ＲＡＭ２３の動作を停止する。動作を停止する場合は、ＣＰＵ２１，ＲＯＭ２２，ＲＡＭ２３にクロック供給を停止する場合と、ＣＰＵ２１，ＲＯＭ２２，ＲＡＭ２３への電源供給を停止する場合がある。前者の場合は、ＣＰＵ２１に割り込み要求が発生した場合、高速に復帰することができる。後者の場合は、ＣＰＵ２１，ＲＯＭ２２，ＲＡＭ２３の消費電力をほぼ０にすることができる。なお、本願では、特に断りのない場合は、前者のクロック供給を停止した状態を動作の停止した状態とする。
図２０は、ＣＰＵ２１、ＲＯＭ２２，ＲＡＭ２３へのクロック供給を停止するモジュールスタンバイモードに遷移するために設定するレジスタＭＳＴを示す。レジスタＭＳＴには、所定のアドレスが割り当てられており、クロック供給を停止するモジュールに対応したビットに１をデータバスを介して書き込むことでクロック供給が停止できる。例えば、ＣＰＵ２１を停止する場合は、レジスタＭＳＴの第８ビットを１に設定する。なお、その他の回路モジュールもレジスタＭＳＴの各ビットに割り当てられており、モジュールスタンバイモードに遷移可能である。
【００２０】
図２に、本発明の第１の実施例になる半導体集積回路装置のデータ転送制御回路（ＤＴＣ）２５とデータ幅変換回路（ＤＷＴ）２６とバッファメモリ（ＢＵＦ）２７を配置した詳細な構成を示す。
データ転送制御回路（ＤＴＣ）２５は、転送情報先頭アドレスを格納する転送情報先頭アドレスレジスタ（ＢＡＲ）２５１と、上記転送情報先頭アドレスレジスタ（ＢＡＲ）２５１がラインＬ１１を介して出力したアドレスに格納されているデータ先頭アドレスはラインＬ１２を介して入力して格納更新し、ラインＬ１３を介してアドレスを出力するアドレスカウンタ（ＡＣＮＴ）２５２と、ラインＬ１４を介して入力したデータ語長を格納更新するデータ語長カウンタ（ＤＬＣＮＴ））２５４と、上記データ語長カウンタ（ＤＬＣＮＴ）２５４の出力はラインＬ２２を介して入力して’０’判定を行うためのコンパレータ（ＣＭＰ）２５３と、データ更新はラインＬ２１１を介して出力し、また上記データ転送制御回路（ＤＴＣ）２５によるデータ転送が終了したことをＣＰＵに通知するための割込み信号はラインＬ１９を介して出力するための制御（ＣＴＲＬ）２５５から構成される。
【００２１】
データ幅変換回路（ＤＷＴ）２６は、送信時はデータバスＢ０２ＤからラインＬ１５を介してシフトレジスタ（ＳＲ１）２６１にＣＰＵ２１の扱うデータ幅のパラレルデータを入力してビット単位に変換された送信データをラインＬ０１Ｓから出力する。受信時はビット単位の受信データをラインＬ０１Ｒからシフトレジスタ（ＳＲ２）２６２に入力して、ＣＰＵ２１の扱うデータ幅のパラレルデータに変換した後でラインＬ１６を介してデータバスＢ０２Ｄに出力する。シフトレジスタ（ＳＲ１）２６１は、コンパレータ（ＣＭＰ）２５３がデータ語長カウンタ（ＤＬＣＮＴ）２５４のカウンタ値が０になったことを検出した際に、その検出信号を受けて次の送信データをＣＰＵ２１の扱うデータ幅のパラレルデータをデータバスＢ０２Ｄから取り込む。シフトレジスタ（ＳＲ２）２６２は、コンパレータ（ＣＭＰ）２５３がデータ語長カウンタ（ＤＬＣＮＴ）２５４のカウンタ値が０になったことを検出した際に、データバスＢ０２Ｄに受信データを出力する。なお、以下の説明において、シフトレジスタは右シフトとして説明するが構成上シフト方向を限定するものではない。
【００２２】
バッファメモリ（ＢＵＦ）２７は、例えば一般的なＲＡＭで構成されて、アドレスはラインＬ１７を介してアドレスバスＢ０２Ａから入力し、データはラインＬ１８を介してデータバスＢ０２Ｄに接続される。
【００２３】
以下、図３から図５により、送信時の動作について説明する。受信されるデータのフレーム構成は従来例と同じものとする（図１４参照）。
図３に本発明の第１の実施例になる半導体集積回路装置の送信時のメモリ配置を示す。ＣＰＵが扱うデータ幅を１６ビットとして、送信するためのデータは、上記ヘッダ情報（ＳＨＢ）Ｓ４１は５ビットの情報をＬＳＢ側に揃えて配置されて、上記ペイロード情報（ＳＵＤ）Ｓ４２の３２ビットは１６ビットずつ配置されて、上記終了情報（ＳＨＥ）Ｓ４３の５ビットはＬＳＢ側に揃えて配置されたものである。
【００２４】
また、送信時のデータ転送制御回路（ＤＴＣ）２５に必要な送信用転送情報としては、先頭番地と語長とチェイン情報の３つの情報である。ヘッダ情報（ＳＨＢ）のためにはＳ１１〜Ｓ１３、ペイロード情報（ＳＵＤ）のためにはＳ２１〜Ｓ２３、終了情報（ＳＨＥ）のためにはＳ３１〜Ｓ３３を配置したものである。
先頭番地には送信するデータが格納されたバッファメモリ（ＢＵＦ）の先頭番地が、語長には送信するデータのビット数が、チェイン情報には現在のデータの後にさらに送信するデータが続くのか否かを示す識別子が示されている。
次に、本発明の第１の実施例における半導体集積回路装置の送信時の動作について説明する。無線部３からデータを送信する場合に、ＣＰＵ２１は、まず、転送するデータ及び転送するのにデータ転送回路（ＤＴＣ）２５が転送に必要な情報をバッファメモリ（ＢＵＦ）２７に図３に示すように転送する。その後、ＣＰＵ２１は、データ転送制御回路（ＤＴＣ）２５への送信要求を行う。その際に、ＣＰＵ２１は、バススイッチ（ＢＳＷ）２４を開放状態とすると共に、第１の回路ブロック群へのクロック供給を停止するように図２０のレジスタＭＳＴを設定する。
【００２５】
ＣＰＵ２１から送信要求を受けたデータ転送回路（ＤＴＣ）２５は、図４に示される動作フローに従って、データの送信を行う。
（１）処理Ｓ５０は、初期設定で、送信用転送情報先頭番地を転送情報先頭アドレスレジスタ（ＢＡＲ）２５１に設定し、ＳＨＢ先頭番地Ｓ１１をアドレスカウンタ（ＡＣＮＴ）２５２に設定し、ＳＨＢ語長Ｓ１２をデータ語長カウンタ（ＤＬＣＮＴ）２５４に設定する。
（２）処理Ｓ５１は、アドレスカウンタ（ＡＣＮＴ）２５２に設定したＳＨＢ先頭番地で示されるアドレスから送信データを読出して、シフトレジスタ（ＳＲ１）２６１に格納する。
（３）処理Ｓ５２は、シフトレジスタ（ＳＲ１）２６１を右シフトしながらビット単位の情報に変換して出力する。
（４）処理Ｓ５３は、データ語長カウンタ（ＤＬＣＮＴ）２５４をデクリメントしてその結果が’０’か否かをコンパレータ（ＣＭＰ）２５３で判定しながら語長分（ＳＨＢは５ビット）のビットストリームを出力する。語長分の転送を終えるとＳＨＢチェイン情報Ｓ１３を参照する。ＳＨＢチェイン情報Ｓ１３はチェイン有りなので処理Ｓ５４へ進む。
（５）処理Ｓ５４は、アドレスカウンタ（ＡＣＮＴ）２５２に設定したＳＵＤ先頭番地で示されるアドレスから送信データを読み出して、シフトレジスタ（ＳＲ１）２６１に格納する。
（６）処理Ｓ５５は、シフトレジスタ（ＳＲ１）２６１を右シフトしながらビット単位の情報に変換して出力する。
（７）処理Ｓ５６は、データ語長カウンタ（ＤＬＣＮＴ）２５４を更新してその結果が’０’か否かをコンパレータ（ＣＭＰ）２５３で判定しながら語長分（ＳＵＤは３２ビット）のビットストリームを出力する。ここで、１６ビット出力した場合は、アドレスカウンタ（ＡＣＮＴ）２５２をインクリメントして次のデータを入力する。語長分の転送を終えるとＳＵＤチェイン情報Ｓ２３を参照する。ＳＵＤチェイン情報Ｓ２３はチェイン有りなので処理５７へ進む。
（８）処理Ｓ５７は、アドレスカウンタ（ＡＣＮＴ）２５２に設定したＳＨＥ先頭番地で示されるアドレスから送信データを読出して、シフトレジスタ（ＳＲ１）２６１に格納する。
（９）処理Ｓ５８は、シフトレジスタ（ＳＲ１）２６１を右シフトしながらビット単位の情報に変換して出力する。
（１０）処理Ｓ５９は、データ語長カウンタ（ＤＬＣＮＴ）２５４を更新してその結果が’０’か否かをコンパレータ（ＣＭＰ）２５３で判定しながら語長分（ＳＨＥは５ビット）のビットストリームを出力する。語長分の転送を終えるとＳＨＥチェイン情報Ｓ３３を参照する。ＳＨＥチェイン情報Ｓ３３はチェイン無しなので、フレームの送信処理を終了し、データ転送制御回路（ＤＴＣ）２５は、ＣＰＵ２１へ終了割込み信号を出力する。ＣＰＵ２１は、上記終了割り込み信号を受けて、必要ならば、再度、バススイッチ（ＢＳＷ）２４を閉じ、他の処理を開始する。  図５に、本発明の第１の実施例になる半導体集積回路装置の送信時の動作タイミングを示す。本発明によれば、データ転送制御回路（ＤＴＣ）２５とデータ幅変換回路（ＤＷＴ）２６とバッファメモリ（ＢＵＦ）２７を配置した構成において、フレーム内にヘッダ情報（ＳＨＢ）、ペイロード情報（ＳＵＤ）、終了情報（ＳＨＥ）のような異なる語長のデータが混在していてもそれらを順次読み出してビット単位のデータに変換して出力することができるのである。また、同時にクロック信号を並行して送信することも可能である。
【００２６】
以下、図６〜図７により、受信時の動作について説明する。先ず、受信されるデータのフレーム構成は従来例と同じものとする（図１４参照）。
【００２７】
図６に本発明の第１の実施例になる半導体集積回路装置の受信時のメモリ配置を示す。ＣＰＵが扱うデータ幅を１６ビットとして、受信したデータは、上記ヘッダ情報（ＲＨＢ）Ｒ４１は５ビットの情報をＬＳＢ側に揃えて配置されて、上記ペイロード情報（ＲＵＤ）Ｒ４２の３２ビットは１６ビットずつに配置されて、上記終了情報（ＲＨＥ）Ｒ４３の５ビットはＬＳＢ側に詰めた状態に配置するようにしたものである。
【００２８】
また、受信時のデータ転送制御回路（ＤＴＣ）２５に必要な受信用転送情報としては、先頭番地と語長とチェイン情報の３つの情報が必要である。ヘッダ情報（ＲＨＢ）のためにはＲ１１〜Ｒ１３、ペイロード情報（ＲＵＤ）のためにはＲ２１〜Ｒ２３、終了情報（ＲＨＥ）のためにはＲ３１〜Ｒ３３を配置したものである。
【００２９】
先頭番地には受信したデータを格納するためのバッファメモリ（ＢＵＦ）の先頭番地が、語長には受信するデータのビット数が、チェイン情報には現在のデータの後にさらに受信するデータが続くのか否かを示す識別子が示されている。  次に、本発明の第１の実施例になる半導体集積回路装置の受信時の動作について説明する。ＣＰＵ２１は、外部から受信要求が転送された場合、データ転送制御回路（ＤＴＣ）２５へ受信要求を行う。その際に、バススイッチ（ＢＳＷ）２４を開放状態とすると共に、第１の回路ブロック群へのクロック供給を停止するように図２０のレジスタＭＳＴを設定する。
【００３０】
ＣＰＵ２１から送信要求を受けたデータ転送回路（ＤＴＣ）２５は、図７に示される動作フローに従って、データの受信を行う。
（１）処理Ｒ５０は、初期設定で、受信用転送情報先頭番地を転送情報先頭アドレスレジスタ（ＢＡＲ）２５１に設定し、ＲＨＢ先頭番地Ｒ１１をアドレスカウンタ（ＡＣＮＴ）２５２に設定する。
（２）処理Ｒ５１は、シフトレジスタ（ＳＲ２）２６２の初期化と、データ語長カウンタ（ＤＬＣＮＴ）２５４の設定を行う。
（３）処理Ｒ５２は、受信したビット単位の情報をシフトレジスタ（ＳＲ２）２６２に入力し、シフトしながらＣＰＵの扱うデータ幅のデータに変換し、語長分（ＲＨＢは５ビット）のデータを入力したならばＬＳＢ側に詰めた状態でＲＨＢ先頭番地に書き込む。
（４）処理Ｒ５３は、データ語長カウンタ（ＤＬＣＮＴ）２５４を更新してその結果が’０’か否かをコンパレータ（ＣＭＰ）２５３で判定しながら更新する。語長分の受信を終えるとＲＨＢチェイン情報Ｒ１３を参照する。ＲＨＢチェイン情報Ｒ１３はチェイン有りなので処理Ｒ５４へ進む。
（５）処理Ｒ５４は、シフトレジスタ（ＳＲ２）２６２の初期化と、データ語長カウンタ（ＤＬＣＮＴ）２５４の設定を行う。
（６）処理Ｒ５５は、受信したビット単位の情報をシフトレジスタ（ＳＲ２）２６２に入力し、シフトしながらＣＰＵの扱うデータ幅のデータに変換し、語長分（ＲＵＤは３２ビット）のデータを入力したならばＬＳＢ側に詰めた状態でＲＵＤ先頭番地に書き込む。このとき、１６ビットのデータが入力された場合、バッファメモリ（ＢＵＦ）２７に書き込んだ後にアドレスカウンタ（ＡＣＮＴ）２５２をインクリメントする。
（７）処理Ｒ５６は、データ語長カウンタ（ＤＬＣＮＴ）２５４を更新してその結果が’０’か否かをコンパレータ（ＣＭＰ）２５３で判定しながら更新する。語長分の受信を終えるとＲＵＤチェイン情報Ｒ２３を参照する。ＲＵＤチェイン情報Ｒ２３はチェイン有りなので処理Ｒ５７へ進む。
（８）処理Ｒ５７は、シフトレジスタ（ＳＲ２）２６２の初期化と、データ語長カウンタ（ＤＬＣＮＴ）２５４の設定を行う。
（９）処理Ｒ５８は、受信したビット単位の情報をシフトレジスタ（ＳＲ２）２６２に入力し、シフトしながらＣＰＵの扱うデータ幅のデータに変換し、語長分（ＲＨＥは５ビット）のデータを入力したならばＬＳＢ側に詰めた状態でＲＨＢ先頭番地に書き込む。
（１０）処理Ｒ５９は、データ語長カウンタ（ＤＬＣＮＴ）２５４を更新してその結果が’０’か否かをコンパレータ（ＣＭＰ）２５３で判定しながら更新する。語長分の受信を終えるとＲＨＥチェイン情報Ｒ３３を参照する。ＲＨＥチェイン情報Ｒ３３はチェイン無しなので、フレームの送信処理を終了し、データ転送制御回路（ＤＴＣ）２５はＣＰＵ２１へ終了割込み信号を出力する。
【００３１】
ＣＰＵ２１は、上記終了割り込み信号を受けると、バススイッチ（ＢＳＷ）２４を閉じた状態とし、バッファメモリ（ＢＵＦ）２７に格納されたデータを用いて処理を行う。なお、バススイッチ（ＢＳＷ）２４を閉じた後に、一旦バッファメモリ（ＢＵＦ）２７からＲＡＭ２２にデータを転送した後に、必要な処理を行っても良い。
【００３２】
以上のように、データ転送制御回路（ＤＴＣ）２５とデータ幅変換回路（ＤＷＴ）２６とバッファメモリ（ＢＵＦ）２７を配置した構成によれば、フレーム内にヘッダ情報（ＲＨＢ）、ペイロード情報（ＲＵＤ）、終了情報（ＲＨＥ）のような異なる語長のデータが混在していてもそれらビット単位の情報を順次受信してＣＰＵが扱うデータ幅に変換してバッファメモリ（ＢＵＦ）２７に格納するとこができるのである。
【００３３】
図８〜図９より本発明の半導体集積回路装置の消費電流低減の効果を説明する。
図８に、本発明の第１の実施例になる半導体集積回路装置の動作状態を示す。
従来例の半導体集積回路装置は送受信処理中にあって、電力の大きなＣＰＵやＲＯＭ、ＲＡＭのモジュールが動作していた。本発明の半導体集積回路装置においては、上記ＣＰＵやＲＯＭ、ＲＡＭのモジュールを停止させて、代わりに電力の小さなデータ転送制御回路ＤＴＣやデータ幅変換回路ＤＷＴと小容量のバッファメモリＢＵＦを動作させるようにしたものである。
【００３４】
図９に、本発明の第１の実施例になる半導体集積回路装置の送受信動作時の消費電流の遷移を示す。動作モデルとしては、スタンバイ状態、送信データの処理、データの送信、スタンバイ状態、データの受信、受信データの処理、スタンバイ状態の一連の動作を仮定している。従来例の消費電流の遷移８０ではデータの送信とデータの受信の部分の時間と消費電流が大きくなっていた。本発明によれば、半導体集積回路装置における消費電流の遷移８１は、データの送信とデータの受信の部分の処理時間が短縮されて、さらに消費電流も小さくなるように改良されてなるのである。
【００３５】
図１０〜図１１より本発明の半導体集積回路装置のパッケージを説明する。
【００３６】
図１０に本発明の第１の実施例になる半導体集積回路装置のパッケージの一例を示す。同一のＬＳＩパッケージ内部にマイコンチップと無線チップが搭載された形態を示している。マイコンチップ７１と無線チップ７２は、ＬＳＩパッケージ７３の中心に設けられたタブ７４の上に横に並べた状態で配置されて、マイコンチップ７１と無線チップ７２は、各々当該のリードフレーム７５に対して、ボンディングワイヤ７６を介して接続される。なお、マイコンチップ７１と無線チップ７２に共通の電源や信号は同一のリードフレームに対してボンディングしてもよい。これらの構造によって、２チップを１つのパッケージに収容できるものである。
【００３７】
図１１に、本発明の第１の実施例になる半導体集積回路装置のパッケージのもう一例を示す。同一のＬＳＩパッケージ内部にマイコンチップと無線チップが搭載された形態を示している。マイコンチップ７１と無線チップ７２は、ＬＳＩパッケージ７３の中心に設けられたタブ７４の上に縦に積み重ねた状態、具体的にはサイズの大きいチップ（本例ではマイコンチップ７１）の上に絶縁物７７を挟んでサイズの小さいチップ（本例では無線チップ７２）を乗せて配置されて、マイコンチップ７１と無線チップ７２は、各々当該のリードフレーム７５に対して、ボンディングワイヤ７６を介して接続される。なお、マイコンチップ７１と無線チップ７２に共通の電源や信号は同一のリードフレームに対してボンディングしてもよい。これらの構造によって、２チップを１つのパッケージに収容できるものである。
【００３８】
本発明によれば、マイコン部と無線部とが搭載された半導体集積回路装置において、マイコン部は少なくともＣＰＵとＲＯＭとＲＡＭを配置した第１のブロックと、データ転送制御回路ＤＴＣとデータ幅変換回路ＤＷＴとバッファメモリＢＵＦを配置した第２のブロックを設け、また第１のブロックに第１のバスＢ０１と第２のブロックには第２のバスＢ０２を配置し、さらに第１のバスＢ０１と第２のバスＢ０２を接続するためのバススイッチＢＳＷを配置した構成により、マイコン部と無線部との通信においては、第２のブロックはデータ転送制御回路ＤＴＣがＣＰＵに代わってデータ幅変換回路ＤＷＴを制御してＣＰＵの扱うデータ幅のデータをビット単位のデータにハードウェアで変換することが可能になるので、短時間に変換処理が行えるため消費電力を低減できるという効果が得られる。
【００３９】
また、マイコン部と無線部との通信時はバススイッチＢＳＷを開いてＣＰＵを含む第１のブロックを停止させることが可能なるので消費電力をさらに低減できるという効果が得られる。
【００４０】
＜実施例２＞
マイコン部と無線部を１チップ化した場合の実施例について図１２を用いて説明する。
【００４１】
図１２に本発明の第２の実施例になる半導体集積回路装置のブロック構成を示す。半導体集積回路装置１０１は、マイコン部と無線部が同一の半導体ウエハ上に形成されてなるもので、ＣＰＵ２１とＲＡＭ２２とＲＯＭ２３はバスＢ０１に接続して構成されて、データ転送制御回路（ＤＴＣ）２５とデータ幅変換回路（ＤＷＴ）２６とバッファメモリ（ＢＵＦ）２７と制御レジスタ（ＣＲＥＧ）３４はバスＢ０３に接続して構成されて、上記バスＢ０１と上記バスＢ０３はバススイッチ（ＢＳＷ）２４により開閉制御される構成としたものである。上記バススイッチ（ＢＳＷ）２４は通常閉じてバスＢ０１とバスＢ０２を接続した状態にし、無線側との通信時は上記バススイッチ（ＢＳＷ）２４を開いてバスＢ０１側のモジュールを停止させることができるものである。また、バスＢ０２側のデータ転送制御回路（ＤＴＣ）２５がＣＰＵ２１に代わってデータ幅変換回路（ＤＷＴ）２６を制御してＣＰＵの扱うデータ幅のデータをビット単位のデータに変換するように動作する。さらに、上記データ幅変換回路（ＤＷＴ）２６はラインＬ０３を介して、ベースバンド（ＢＢ）３２とＲＦ３１を介してアンテナ４接続することができるのである。
【００４２】
半導体集積回路装置１０１はマイコン側と無線側はラインＬ０３を介して接続される。なお、図示していないがラインＬ０３は送受信するためのデータ信号とクロック信号を含んだ通信線路である。
【００４３】
半導体集積回路装置１０１は、実施例１における半導体集積回路装置と同様にデータの送受信を行うことが可能である。即ち、ＣＰＵ２１はＲＯＭ２３に格納された送信プログラムに従って、あらかじめＲＡＭ２２に送信データを用意し、データ転送制御回路（ＤＴＣ）２５に起動をかける。データ転送制御回路（ＤＴＣ）２５は、ＲＡＭ２２から読み出したデータをデータ幅変換回路（ＤＷＴ）２６に転送する。上記データ幅変換回路（ＤＷＴ）２６は、データ転送制御回路（ＤＴＣ）２５の従って、ＣＰＵの扱うデータ幅のデータをビット単位のデータに変換しながら無線側に転送することができるものである。
【００４４】
＜実施例３＞
次に本発明の半導体集積回路装置を応用したガスメータの検針システムの実施例について図１８〜図１９を用いて説明する。本実施例ではガスメータを例に説明するがこれに限定されるものではなく、一般的には電気メータや水道メータなど対象となるシステムに応じたセンサ類を接続することでさまざまな用途に応用できることはいうまでも無い。
【００４５】
図１８に、本発明の第３の実施例になる半導体集積回路装置と上記半導体集積回路装置を搭載したセンサ端末局６０のブロック構成を示す。センサ端末局６０は、少なくとも半導体集積回路装置１０３とアンテナ４とガスセンサ（ＧＳ）５５、およびガス流量計（ＧＦ）５６から構成される。
【００４６】
半導体集積回路装置１０３は、マイコン部２０３と無線部３から構成されて、上記マイコン部２０３は少なくともＣＰＵ２１とＲＡＭ２２とＲＯＭ２３とアナログデジタル変換器（ＡＤＣ）５１と入出力ポート（ＰＩＯ）５２を配置した第１のブロックと、データ転送制御回路（ＤＴＣ）２５とデータ幅変換回路（ＤＷＴ）２６とバッファメモリ（ＢＵＦ）２７を配置した第２のブロックを設けて、第１のブロックに第１のバスＢ０１と第２のブロックには第２のバスＢ０２を配置し、さらに第１のバスＢ０１と第２のバスＢ０２を接続するためのバススイッチ（ＢＳＷ）２４を配置した構成とした。
【００４７】
上記アナログデジタル変換器（ＡＤＣ）５１は、半導体集積回路装置１０３の外部にあるガスセンサ（ＧＳ）５５と接続されて、そのアナログ情報をデジタルに変換して取り込むことが出来る。また、上記入出力ポート（ＰＩＯ）５２は、半導体集積回路装置１０３の外部にあるガス流量計（ＧＦ）５６と接続されて、そのデジタル情報を取り込むことが出来る。また、本発明の半導体集積回路装置１０３は、上記アナログデジタル変換器（ＡＤＣ）５１、および上記入出力ポート（ＰＩＯ）５２から取り込んだ情報をフレームに収容して送信することが出来る構成としたものである。
バススイッチ（ＢＳＷ）２４は通常閉じて第１のバスＢ０１と第２のバスＢ０２を接続した状態にし、無線部３との通信時は上記バススイッチ（ＢＳＷ）２４を開いてＣＰＵ２１を含む第１のブロックのモジュールを停止させることができるものである。
【００４８】
また、第２のブロックはデータ転送制御回路（ＤＴＣ）２５がＣＰＵ２１に代わってデータ幅変換回路（ＤＷＴ）２６を制御してＣＰＵの扱うデータ幅のデータをビット単位のデータに変換するように動作する。
【００４９】
さらに、上記無線部３はシリアルインタフェース（ＳＩＦ）３３と制御レジスタ（ＣＲＥＧ）３４とベースバンド（ＢＢ）３２とＲＦ３１から構成される。ＲＦ３１にはアンテナ４が接続される。
半導体集積回路装置１０３はマイコン部２０３と無線部３はラインＬ０１を介して接続される。なお、図示していないがラインＬ０１は送受信するためのデータ信号とクロック信号を含んだ通信線路である。
【００５０】
上記マイコン部２０３と無線部３はラインＬ０１を介することによって、マイコン部２０３から無線部３に対しては、無線部３を制御するために制御レジスタ（ＣＲＥＧ）３４に設定する情報とベースバンド（ＢＢ）３２とＲＦ３１を介してアンテナ４から送信するための情報が送られる。一方、無線部３からマイコン部２０３に対しては、無線部３の状態を読み取るための情報とアンテナ４から受信した情報が送られる。
【００５１】
ＣＰＵ２１はＲＯＭ２３に格納された送信プログラムに従って、あらかじめバッファメモリ（ＢＵＦ）２７に送信データを用意し、データ転送制御回路（ＤＴＣ）２５に起動をかける。データ転送制御回路（ＤＴＣ）２５は、バッファメモリ（ＢＵＦ）２７から読み出したデータをデータ幅変換回路（ＤＷＴ）２６に転送する。データ幅変換回路（ＤＷＴ）２６は、データ転送制御回路（ＤＴＣ）２５の従って、ＣＰＵの扱うデータ幅のデータをビット単位のデータに変換しながら無線部３に転送する。
【００５２】
上述したように、本発明の半導体集積回路装置は、送信時のフレーム組立と、受信の時のフレーム分解と、ＣＰＵが扱うデータ幅のデータをビット単位のデータに変換する処理を、従来のようにＣＰＵのソフトウェアによって処理するのではなく、データ転送制御回路（ＤＴＣ）２５とデータ幅変換回路（ＤＷＴ）２６によるハードウェアによって処理するために消費電力の低減を図るものである。
【００５３】
図１９に本発明の第３の実施例になるガスメータの検針システムの構成を示す。
本実施例では１台の基地局（ＧＭＳ）９０と、４台のセンサ端末局（ＧＭ１〜ＧＭ４）６１〜６４とで構成される形態を例に説明する。上記基地局（ＧＭＳ）９０と上記センサ端末局（ＧＭ１〜ＧＭ４）６１〜６４の間は、上記基地局（ＧＭＳ）９０のアンテナ４９と上記センサ端末局（ＧＭ１〜ＧＭ４）６１〜６４のアンテナ４１〜４４を介して無線通信を行うものである。また、その無線通信においては、複数のセンサ端末局からの通信が基地局同時に集中する輻輳現象を回避するために、時間分割で行う。具体的には、時刻Ｔ１においては、基地局（ＧＭＳ）９０とセンサ端末局（ＧＭ１）６１のみ通信し、時刻Ｔ２においては、基地局（ＧＭＳ）９０とセンサ端末局（ＧＭ２）６２のみ通信し、時刻Ｔ３においては、基地局（ＧＭＳ）９０とセンサ端末局（ＧＭ３）６３のみ通信し、時刻Ｔ４においては、基地局（ＧＭＳ）９０とセンサ端末局（ＧＭ４）６４のみ通信し、時刻Ｔ５以降は上記Ｔ１〜Ｔ４を同様に繰り返すものである。場合によっては、毎回動作させずに回数を間引いても構わない。
【００５４】
本発明の第３の実施例である検針システムによれば、家庭やビルなどに取り付けられたセンサ端末局がガス流量計からの情報によってガス使用総量を知ることが出来るため従来のような検針のための巡回者を必要とせずに課金のための情報を得ることが可能となるものである。また、ガスセンサによってガス漏れを感知して警告を通知するなど安全なシステムを構築することも可能となるのである。このようなシステムにおいては、センサ端末局と基地局間は配線工事を必要としない無線通信が要求される。同様に、電源も無線配線化が望まれるため、一般的には電池による電源供給となる。上述したように、本発明の半導体集積回路装置による構成によれば極めて大きい消費電力の低減化の効果が得られるのである。
【００５５】
以上、各実施例に基づいて説明をしてきたが、本願の趣旨を逸脱しない範囲での変更は可能であることは言うまでもない。例えば、マイコン部２の回路ブロックはここに提示しているものでなく、その他の回路ブロック（モジュール）を付け加えてもよい。また、相変化メモリやＭＲＡＭのように高速動作可能な不揮発性メモリを利用し、ＲＯＭとＲＡＭを一体化しても良い。また、バススイッチ（ＢＳＷ）２４を開放状態とするタイミングも任意に変更可能である。例えば、送信時の処理時はバススイッチ（ＢＳＷ）２４を開放状態とし、受信時はバススイッチ（ＢＳＷ）２４を閉じた状態として、直接ＲＡＭに書き込む構成も可能である。
【図面の簡単な説明】
【００５６】
【図１】本発明の第１の実施例になる半導体集積回路装置のブロック構成を説明するための図である。
【図２】本発明の第１の実施例になる半導体集積回路装置のデータ転送制御回路を説明するための図である。
【図３】本発明の第１の実施例になる半導体集積回路装置の送信時のメモリ配置を説明するための図である。
【図４】本発明の第１の実施例になる半導体集積回路装置の送信時の動作フローを説明するための図である。
【図５】本発明の第１の実施例になる半導体集積回路装置の送信時の動作タイミングを説明するための図である。
【図６】本発明の第１の実施例になる半導体集積回路装置の受信時のメモリ配置を説明するための図である。
【図７】本発明の第１の実施例になる半導体集積回路装置の受信時の動作フローを説明するための図である。
【図８】本発明の第１の実施例になる半導体集積回路装置の動作状態を説明するための図である。
【図９】本発明の第１の実施例になる半導体集積回路装置の送受信動作時の消費電流の遷移を説明するための図である。
【図１０】本発明の第１の実施例になる半導体集積回路装置のパッケージを説明するための図である。
【図１１】本発明の第１の実施例になる半導体集積回路装置のパッケージを説明するための図である。
【図１２】本発明の第２の実施例になる半導体集積回路装置のブロック構成を説明するための図である。
【図１３】従来構成の半導体集積回路装置のブロック構成を説明するための図である。
【図１４】半導体集積回路装置で送受信されるフレーム構成を説明するための図である。
【図１５】従来構成の半導体集積回路装置の送信時のメモリ配置を説明するための図である。
【図１６】従来構成の半導体集積回路装置のソフトウェア処理による送信時の動作フローを説明するための図である。
【図１７】従来構成の半導体集積回路装置のソフトウェア処理による送信時の動作タイミングを説明するための図である。
【図１８】本発明の第３の実施例になる半導体集積回路装置を搭載したセンサ端末局のブロック構成を説明するための図である。
【図１９】本発明の第３の実施例になる半導体集積回路装置を使用したガスメータの検針システムの構成を説明するための図である。
【図２０】実施例１で示すレジスタＭＳＴにおけるアドレスの割り当ての例を示す図。
【符号の説明】
【００５７】
１,１００,１０１…半導体集積回路装置、
２,２００…マイコン部、
３…無線部、
４…アンテナ、
２１…ＣＰＵ、
２２…ＲＡＭ、
２３…ＲＯＭ、
２４…バススイッチ（ＢＳＷ）、
２５…データ転送制御回路（ＤＴＣ）、
２６…データ幅変換回路（ＤＷＴ）、
２７…バッファメモリ（ＢＵＦ）、
２９…入出力ポート（ＰＩＯ）、
３１…ＲＦ、
３２…ベースバンド（ＢＢ）、
３３…シリアルインタフェース（ＳＩＦ）、
３４…制御レジスタ（ＣＲＥＧ）、
７１…マイコンチップ、
７２…無線チップ、
７３…ＬＳＩパッケージ、
７４…タブ、
７５…リードフレーム、
７６…ボンディングワイヤ、
７７…絶縁体、
８０,８１…消費電流の遷移、
２５１…転送情報先頭アドレスレジスタ（ＢＡＲ）、
２５２…アドレスカウンタ（ＡＣＮＴ）、
２５３…コンパレータ（ＣＭＰ）、
２５４…データ語長カウンタ（ＤＬＣＮＴ）、
２５５…制御（ＣＴＲＬ）、
２６１…シフトレジスタ（ＳＲ１）、
２６２…シフトレジスタ（ＳＲ２）、
Ｂ０１,Ｂ０２,Ｂ０３…バス、Ｂ０２Ａ…アドレスバス、Ｂ０２Ｄ…データバス、
Ｓ５０〜Ｓ５９,Ｓ９１〜Ｓ９７…送信処理、
Ｒ５０〜Ｒ５９…受信処理、
Ｌ０１,Ｌ０１Ｓ,Ｌ０１Ｒ,Ｌ０２,Ｌ０３,
Ｌ１１…転送情報先頭アドレス、Ｌ１２…データ先頭アドレス、Ｌ１３,Ｌ１７…アドレス、Ｌ１４…データ語長、Ｌ１５…リードデータ、Ｌ１６…ライトデータ、Ｌ１８…データ、Ｌ１９…割込み、Ｌ２１,Ｌ２２…ライン、ＩＲＱ…割込み、ＴＸＤ…送信データ、ＲＸＤ…受信データ、
Ｓ１１,Ｓ２１,Ｓ３１,Ｒ１１,Ｒ２１,Ｒ３１…先頭番地、
Ｓ１２,Ｓ２２,Ｓ３２,Ｒ１２,Ｒ２２,Ｒ３２…語長、
Ｓ１３,Ｓ２３,Ｓ３３,Ｒ１３,Ｒ２３,Ｒ３３…チェイン情報、
５１,６１,Ｓ４１,Ｒ４１…ヘッダ情報、
５２,６２,Ｓ４２,Ｒ４２…ペイロード情報、５３,６３,Ｓ４３,Ｒ４３…終了情報、
Ｔ…１ビットの出力に要する処理時間、
１０３…半導体集積回路装置、２０３…マイコン部、
４１,４２,４３,４４,４９…アンテナ、５１…アナログデジタル変換器、
５２…入出力ポート（ＰＩＯ）、５５…ガスセンサ（ＧＳ）、
５６…ガス流量計（ＧＦ）、６０,６１,６２,６３,６４…センサ端末局、９０…基地局。
【図１】
2005303642.tif 000003
【図２】
2005303642.tif 000004
【図３】
2005303642.tif 000005
【図４】
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【図５】
2005303642.tif 000007
【図６】
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【図７】
2005303642.tif 000009
【図８】
2005303642.tif 000010
【図９】
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【図１０】
2005303642.tif 000012
【図１１】
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【図１２】
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【図１３】
2005303642.tif 000015
【図１４】
2005303642.tif 000016
【図１５】
2005303642.tif 000017
【図１６】
2005303642.tif 000018
【図１７】
2005303642.tif 000019
【図１８】
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【図１９】
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【図２０】
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