(57)【要約】【課題】  拡散層の寄生容量を低減させて、低消費電力動作および高速動作を達成する半導体装置を提供すること。【解決手段】  この半導体装置では、素子分離領域９を拡散層１４表面に対して斜め方向に形成しているので、拡散層１４とウエル領域８との間の接合面積を減少させて、寄生容量を減少させる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板と、
素子分離領域と、
上記半導体基板に設けられた第１導電型のウエル領域と、
この第１導電型のウエル領域内に形成された第２導電型の拡散層と
を備え、
上記素子分離領域は、上記拡散層と上記ウエル領域との接する面積が、上記ウエル領域から露出する上記拡散層の表面積より小さくなるように形成されていることを特徴とする半導体装置。
【請求項２】
半導体基板と、
素子分離領域と、
上記半導体基板に設けられた第１導電型のウエル領域と、
この第１導電型のウエル領域上に形成されたゲート絶縁膜と、
このゲート絶縁膜上に形成されたゲート電極と、
上記第１導電型のウエル領域内に形成された第２導電型のソース領域およびドレイン領域と、
このソース領域およびドレイン領域の間に形成されたチャネル領域と
を備え、
上記素子分離領域は、ゲート長方向の断面において上記ゲート電極側の上記ウエル領域表面に対して鋭角となるように斜め方向に形成されていることを特徴とする半導体装置。
【請求項３】
半導体基板と、
素子分離領域と、
上記半導体基板に設けられた第２導電型の深いウエル領域と、
この第２導電型の深いウエル領域内に形成された第１導電型の浅いウエル領域と、
この第１導電型の浅いウエル領域上に形成されたゲート絶縁膜と、
このゲート絶縁膜上に形成されると共に、上記第１導電型の浅いウエル領域とウエルコンタクト部を通して電気的に接続されたゲート電極と、
上記第１導電型の浅いウエル領域内に形成された第２導電型のソース領域およびドレイン領域と、
このソース領域およびドレイン領域の間に形成されたチャネル領域と
を備え、
上記素子分離領域は、上記浅いウエル領域と上記深いウエル領域との接する面積が、上記深いウエル領域から露出する上記浅いウエル領域の表面積より小さくなるように形成されていることを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
上記素子分離領域は、ゲート長方向の断面において上記ゲート電極側の上記浅いウエル領域表面に対して鋭角となるように斜め方向に形成されており、
上記浅いウエル領域と上記深いウエル領域との接合部分は、上記素子分離領域の下端付近にあることを特徴とする半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
上記チャネル領域のゲート長方向の断面における、上記ゲート電極の一の側方から上記ゲート電極の直下方向に向けて上記浅いウエル領域表面に対して斜め方向に形成されている素子分離領域と、上記ゲート電極の他の側方から上記ゲート電極の直下方向に向けて上記浅いウエル領域表面に対して斜め方向に形成されている素子分離領域とは、上記ゲート電極の直下でつながっており、
上記ウエルコンタクト部付近のゲート長方向の断面における、上記ゲート電極の一の側方から上記ゲート電極の直下方向に向けて上記浅いウエル領域表面に対して斜め方向に形成されている素子分離領域と、上記ゲート電極の他の側方から上記ゲート電極の直下方向に向けて上記浅いウエル領域表面に対して斜め方向に形成されている素子分離領域とは、上記ゲート電極の直下で分離されていることを特徴とする半導体装置。
【請求項６】
半導体基板と、
素子分離領域と、
上記半導体基板に設けられた第１導電型のウエル領域と、
この第１導電型のウエル領域上に形成されたゲート絶縁膜と、
このゲート絶縁膜上に形成されると共に、上記第１導電型のウエル領域とウエルコンタクト部を通して電気的に接続されたゲート電極と、
上記第１導電型のウエル領域内に形成された第２導電型のソース領域およびドレイン領域と、
このソース領域およびドレイン領域の間に形成されたチャネル領域と
を備え、
ゲート長方向の断面における、上記ゲート電極の一の側方から上記ゲート電極の直下方向に向けて上記ウエル領域表面に対して斜め方向に形成されている素子分離領域と、上記ゲート電極の他の側方から上記ゲート電極の直下方向に向けて上記ウエル領域表面に対して斜め方向に形成されている素子分離領域とは、上記ゲート電極の直下でつながっており、
上記チャネル領域は、上記半導体基板と電気的に分離されていることを特徴とする半導体装置。
【請求項７】
一対の対向している第１の電極および第２の電極と、
この第１の電極とこの第２の電極との間にプラズマを発生させるように、この第１の電極または第２の電極に接続されて高周波電力を与える高周波発生用電源と、
上記第１の電極と上記第２の電極とを結ぶ方向に垂直な方向の電界を発生する電界発生手段と
を備えることを特徴とする半導体製造装置。
【請求項８】
一対の対向している第１の電極および第２の電極と、
この第１の電極とこの第２の電極との間にプラズマを発生させるように、この第１の電極または第２の電極に接続されて高周波電力を与える高周波発生用電源と、
上記第１の電極と上記第２の電極とを結ぶ方向に垂直な方向の磁界を発生する磁界発生手段と
を備えることを特徴とする半導体製造装置。
【請求項９】
請求項７または８に記載の半導体製造装置において、
上記第１の電極または上記第２の電極を、上記第１の電極と上記第２の電極とを結ぶ方向の回りに回転させる回転手段を備えることを特徴とする半導体製造装置。
【請求項１０】
プラズマ発生用の電極に被処理基板を配置する工程と、
上記プラズマ発生用の電極の近傍に上記被処理基板と平行方向の電界をかけた状態で、上記被処理基板にプラズマエッチング処理を施す工程と
を備えることを特徴とする半導体製造方法。
【請求項１１】
プラズマ発生用の電極に被処理基板を配置する工程と、
上記プラズマ発生用の電極の近傍に上記被処理基板と平行方向の磁界をかけた状態で、上記被処理基板にプラズマエッチング処理を施す工程と
を備えることを特徴とする半導体製造方法。
【請求項１２】
請求項１０または１１に記載の半導体製造方法を用いて製造されることを特徴とする半導体装置。
【請求項１３】
請求項１，２，３，４，５，６および１２の何れか一つに記載の半導体装置を含むことを特徴とする携帯情報端末機器。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、例えば、半導体装置、半導体製造方法、半導体製造装置および携帯情報端末機器に関し、特に、拡散層の寄生容量を低減し、低消費電力動作、および高速動作を可能とするものである。
【背景技術】
【０００２】
現在、携帯電話等の携帯情報端末機器が、広く使用されている。一回の充電で、この携帯情報端末機器を長時間使用するためには、この機器に用いられているＬＳＩの消費電力を小さくする必要がある。このＬＳＩの消費電力を低減するためには、配線や拡散層の寄生容量を低減させることが有効である。また、この寄生容量を低減させることによって、高速動作も同時に達成することが可能となる。
【０００３】
図１０に、従来の拡散層配線を示す。図１０に示すように、従来の拡散層配線は、半導体基板１０１に第１導電型のウエル領域１０８が設けられ、この第１導電型のウエル領域１０８内に第２導電型の拡散層１１４が形成された構成をしており、上記第２導電型の拡散層１１４が配線として機能する。
【０００４】
しかしながら、図１０に示す従来の拡散層配線では、上記拡散層１１４と上記ウエル領域１０８との接合面積が大きく、この接合に起因する寄生容量により、消費電力が増大し、高速動作が阻害されるという問題があった。
【０００５】
そこで、従来、図１１に示すように、素子分離領域１０９によって上記拡散層１１４を挟んで、上記拡散層１１４の側壁と上記ウエル領域１０８との間の接合容量を低減させるという構成が提言されている（特開平１０−１６３３４２号公報：特許文献１参照）。
【０００６】
また、図１２は、従来のエッチング装置を示し、このエッチング装置にて図１１の拡散層配線を製造する。このエッチング装置は、真空チャンバー１２１と、ガス導入口１２８と、ガス排気口１２９と、上記真空チャンバー１２１内でそれぞれ対向して配置された一対の平行電極である上部電極１２３および下部電極１２２と、この下部電極１２２に接続されたブロッキングキャパシタンス１２５および高周波発生電源１２６を備える。上記上部電極１２３は、アース電位に接地されている。そして、図１２に示すエッチング装置では、上記上部電極１２３と上記下部電極１２２との間でプラズマを発生し、上記下部電極１２２に設置された被処理基板１２４の表面に対して垂直方向の電界によって、上記被処理基板１２４の表面に対して垂直方向のエッチング形状が得られる。
【０００７】
しかしながら、図１２に示す従来のエッチング装置では、上記被処理基板１２４に対してほぼ垂直の方向にしかエッチングすることができず、通常、図１１に示す従来の半導体装置のように、上記素子分離領域１０９の底面は、上記素子分離領域１０９の上面よりも小さくなってしまっていた。このため、上記拡散層１１４と上記ウエル領域１０８の接合面積は、上記ウエル領域１０８から露出する上記拡散層１１４の表面積よりも大きくなって、消費電力の低減および高速動作は困難であった。
【特許文献１】特開平１０−１６３３４２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
そこで、この発明の課題は、素子分離領域を基板表面に対して斜め方向に形成することによって、寄生容量を低減し、低消費電力動作および高速動作を可能とする半導体装置を提供することにある。
【課題を解決するための手段】
【０００９】
上記課題を解決するため、この発明の半導体装置は、
半導体基板と、
素子分離領域と、
上記半導体基板に設けられた第１導電型のウエル領域と、
この第１導電型のウエル領域内に形成された第２導電型の拡散層と
を備え、
上記素子分離領域は、上記拡散層と上記ウエル領域との接する面積が、上記ウエル領域から露出する上記拡散層の表面積より小さくなるように形成されていることを特徴としている。
【００１０】
ここで、上記第１導電型とは、Ｐ型またはＮ型をいい、上記第１導電型がＰ型のときは、上記第２導電型はＮ型であり、上記第１導電型がＮ型のときは、上記第２導電型はＰ型である。
【００１１】
この発明の半導体装置によれば、上記素子分離領域は、上記拡散層と上記ウエル領域との接する面積が、上記ウエル領域から露出する上記拡散層の表面積より小さくなるように形成されているので、上記拡散層と上記ウエル領域との間の接合面積を低減させることができる。このため、上記拡散層と上記ウエル領域との間の寄生容量を低減することができ、低消費電力動作および高速動作が可能となる。
【００１２】
また、この発明の半導体装置は、
半導体基板と、
素子分離領域と、
上記半導体基板に設けられた第１導電型のウエル領域と、
この第１導電型のウエル領域上に形成されたゲート絶縁膜と、
このゲート絶縁膜上に形成されたゲート電極と、
上記第１導電型のウエル領域内に形成された第２導電型のソース領域およびドレイン領域と、
このソース領域およびドレイン領域の間に形成されたチャネル領域と
を備え、
上記素子分離領域は、ゲート長方向の断面において上記ゲート電極側の上記ウエル領域表面に対して鋭角となるように斜め方向に形成されていることを特徴としている。
【００１３】
この発明の半導体装置によれば、電界効果トランジスタにおいて、上記素子分離領域が、ゲート長方向の断面において上記ゲート電極側の上記ウエル領域表面に対して鋭角となるように斜め方向に形成されているので、上記素子分離領域が、上記ウエル領域表面に対して垂直に形成されている場合と比較して、上記ソース領域およびドレイン領域と上記ウエル領域との間の接合面積を低減させることができる。このため、上記ソース領域およびドレイン領域と上記ウエル領域との間の寄生容量を低減することができ、低消費電力動作および高速動作が可能となる。
【００１４】
また、この発明の半導体装置は、
半導体基板と、
素子分離領域と、
上記半導体基板に設けられた第２導電型の深いウエル領域と、
この第２導電型の深いウエル領域内に形成された第１導電型の浅いウエル領域と、
この第１導電型の浅いウエル領域上に形成されたゲート絶縁膜と、
このゲート絶縁膜上に形成されると共に、上記第１導電型の浅いウエル領域とウエルコンタクト部を通して電気的に接続されたゲート電極と、
上記第１導電型の浅いウエル領域内に形成された第２導電型のソース領域およびドレイン領域と、
このソース領域およびドレイン領域の間に形成されたチャネル領域と
を備え、
上記素子分離領域は、上記浅いウエル領域と上記深いウエル領域との接する面積が、上記深いウエル領域から露出する上記浅いウエル領域の表面積より小さくなるように形成されていることを特徴としている。
【００１５】
この発明の半導体装置によれば、バルク動的しきい値トランジスタ（Ｂ−ＤＴＭＯＳＦＥＴ: Bulk  Dynamic  Threshold  Voltage  ＭＯＳＦＥＴ）において、上記素子分離領域は、上記浅いウエル領域と上記深いウエル領域との接する面積が、上記深いウエル領域から露出する上記浅いウエル領域の表面積より小さくなるように形成されているので、上記浅いウエル領域と上記深いウエル領域との接合面積を小さくすることができる。このため、上記接合が起因となる容量増加および寄生縦バイポーラ電流を抑制することができ、高速動作および低消費電力動作が可能となる。
【００１６】
また、一実施形態の半導体装置では、
上記素子分離領域は、ゲート長方向の断面において上記ゲート電極側の上記浅いウエル領域表面に対して鋭角となるように斜め方向に形成されており、
上記浅いウエル領域と上記深いウエル領域との接合部分は、上記素子分離領域の下端付近にある。
【００１７】
この一実施形態の半導体装置によれば、Ｂ−ＤＴＭＯＳＦＥＴにおける上記浅いウエル領域と上記深いウエル領域の接合面積を効率良く小さくすることができる。
【００１８】
また、一実施形態の半導体装置では、
上記チャネル領域のゲート長方向の断面における、上記ゲート電極の一の側方（右側）から上記ゲート電極の直下方向に向けて上記浅いウエル領域表面に対して斜め方向に形成されている素子分離領域と、上記ゲート電極の他の側方（左側）から上記ゲート電極の直下方向に向けて上記浅いウエル領域表面に対して斜め方向に形成されている素子分離領域とは、上記ゲート電極の直下でつながっており、
上記ウエルコンタクト部付近のゲート長方向の断面における、上記ゲート電極の一の側方（右側）から上記ゲート電極の直下方向に向けて上記浅いウエル領域表面に対して斜め方向に形成されている素子分離領域と、上記ゲート電極の他の側方（左側）から上記ゲート電極の直下方向に向けて上記浅いウエル領域表面に対して斜め方向に形成されている素子分離領域とは、上記ゲート電極の直下で分離されている。
【００１９】
この一実施形態の半導体装置によれば、Ｂ−ＤＴＭＯＳＦＥＴにおける上記チャネル領域下の上記浅いウエル領域と上記深いウエル領域との接合をなくすことができ、上記接合が起因となる容量増加および寄生縦バイポーラ電流をなくすことができるため、さらなる高速動作および低消費電力動作が可能となる。
【００２０】
また、この発明の半導体装置は、
半導体基板と、
素子分離領域と、
上記半導体基板に設けられた第１導電型のウエル領域と、
この第１導電型のウエル領域上に形成されたゲート絶縁膜と、
このゲート絶縁膜上に形成されると共に、上記第１導電型のウエル領域とウエルコンタクト部を通して電気的に接続されたゲート電極と、
上記第１導電型のウエル領域内に形成された第２導電型のソース領域およびドレイン領域と、
このソース領域およびドレイン領域の間に形成されたチャネル領域と
を備え、
ゲート長方向の断面における、上記ゲート電極の一の側方（右側）から上記ゲート電極の直下方向に向けて上記ウエル領域表面に対して斜め方向に形成されている素子分離領域と、上記ゲート電極の他の側方（左側）から上記ゲート電極の直下方向に向けて上記ウエル領域表面に対して斜め方向に形成されている素子分離領域とは、上記ゲート電極の直下でつながっており、
上記チャネル領域は、上記半導体基板と電気的に分離されていることを特徴としている。
【００２１】
この発明の半導体装置によれば、バルク動的しきい値トランジスタ（Ｂ−ＤＴＭＯＳＦＥＴ: Bulk  Dynamic  Threshold  Voltage  ＭＯＳＦＥＴ）において、ゲート長方向の断面における、上記ゲート電極の一の側方から上記ゲート電極の直下方向に向けて上記ウエル領域表面に対して斜め方向に形成されている素子分離領域と、上記ゲート電極の他の側方から上記ゲート電極の直下方向に向けて上記ウエル領域表面に対して斜め方向に形成されている素子分離領域とは、上記ゲート電極の直下でつながって、上記チャネル領域は、上記半導体基板と電気的に分離されているので、寄生縦バイポーラ素子が形成されないため、リーク電流、寄生容量が減少して、高速動作および低消費電力動作が可能となる。また、Ｂ−ＤＴＭＯＳＦＥＴで必要だった深いウエル領域が不必要となるため、注入工程を減らすことができる。
【００２２】
また、この発明の半導体製造装置は、
一対の対向している第１の電極および第２の電極と、
この第１の電極とこの第２の電極との間にプラズマを発生させるように、この第１の電極または第２の電極に接続されて高周波電力を与える高周波発生用電源と、
上記第１の電極と上記第２の電極とを結ぶ方向に垂直な方向の電界を発生する電界発生手段と
を備えることを特徴としている。
【００２３】
この発明の半導体製造装置によれば、上記第１の電極、上記第２の電極および上記高周波発生用電源を備えるので、上記第１の電極または上記第２の電極上に配置された被処理基板に対して、プラズマエッチング処理を施すことができる。また、上記電界発生手段を備えるので、上記被処理基板と平行方向の一定電界を形成することができる。このように、上記被処理基板に対して斜め方向のエッチングが可能となる。なお、この電界発生手段は、例えば、一対の対向している第１と第２の電界発生用電極を有し、この第１と第２の電界発生用電極は、上記被処理基板を設置する上記第１の電極または上記第２の電極の近傍で、かつ、上記被処理基板を設置する上記第１の電極または上記第２の電極を挟むように、配置される。
【００２４】
また、この発明の半導体製造装置は、
一対の対向している第１の電極および第２の電極と、
この第１の電極とこの第２の電極との間にプラズマを発生させるように、この第１の電極または第２の電極に接続されて高周波電力を与える高周波発生用電源と、
上記第１の電極と上記第２の電極とを結ぶ方向に垂直な方向の磁界を発生する磁界発生手段と
を備えることを特徴としている。
【００２５】
この発明の半導体製造装置によれば、上記第１の電極、上記第２の電極および上記高周波発生用電源を備えるので、上記第１の電極または上記第２の電極上に配置された被処理基板に対して、プラズマエッチング処理を施すことができる。また、上記磁界発生手段を備えるので、上記被処理基板と平行方向の一定磁界を形成することができる。このように、上記被処理基板に対して斜め方向のエッチングが可能となる。なお、この磁界発生手段は、例えば、一対の対向している第１と第２のコイル（または磁石）を有し、この第１と第２のコイル（または磁石）は、上記被処理基板を設置する上記第１の電極または上記第２の電極の近傍で、かつ、上記被処理基板を設置する上記第１の電極または上記第２の電極を挟むように、配置される。
【００２６】
また、一実施形態の半導体製造装置では、上記第１の電極または上記第２の電極を、上記第１の電極と上記第２の電極とを結ぶ方向の回りに回転させる回転手段を備えている。
【００２７】
この一実施形態の半導体製造装置によれば、上記回転手段を備えるので、上記回転手段にて回転される上記第１の電極または上記第２の電極に、上記被処理基板を設置して、上記被処理基板を回転しながらプラズマエッチング処理を施すことで、上記被処理基板に対して任意方向の斜めエッチングが可能となる。なお、上記回転手段にて回転される上記第１の電極または上記第２の電極は、上記被処理基板の中心を通りかつ上記被処理基板の面に垂直な軸に対して、回転される。
【００２８】
また、この発明の半導体製造方法は、
プラズマ発生用の電極に被処理基板を配置する工程と、
上記プラズマ発生用の電極の近傍に上記被処理基板と平行方向の電界をかけた状態で、上記被処理基板にプラズマエッチング処理を施す工程と
を備えることを特徴としている。
【００２９】
この発明の半導体製造方法によれば、上記被処理基板に、上記被処理基板と平行方向の電界をかけた状態で、プラズマエッチング処理を施すので、上記被処理基板に斜め方向のエッチング形状が良好に形成される。
【００３０】
また、この発明の半導体製造方法は、
プラズマ発生用の電極に被処理基板を配置する工程と、
上記プラズマ発生用の電極の近傍に上記被処理基板と平行方向の磁界をかけた状態で、上記被処理基板にプラズマエッチング処理を施す工程と
を備えることを特徴としている。
【００３１】
この発明の半導体製造方法によれば、上記被処理基板に、上記被処理基板と平行方向の磁界をかけた状態で、プラズマエッチング処理を施すので、上記被処理基板に斜め方向のエッチング形状が良好に形成される。
【００３２】
また、この発明の半導体装置は、上記発明の半導体製造方法を用いて製造されることを特徴としている。
【００３３】
この発明の半導体装置によれば、上記発明の半導体製造方法を用いて製造されるので、素子分離領域が、ゲート長方向の断面においてゲート電極側の基板表面に対して鋭角となるよう形成することができるため、通常のＭＯＳＦＥＴにおけるソース領域とドレイン領域の接合容量が小さくなり、高速動作および低消費電力動作が可能となる。
【００３４】
また、この発明の携帯情報端末機器は、上記発明の半導体装置を含むことを特徴としている。
【００３５】
この発明の携帯情報端末機器によれば、上記発明の半導体装置を含むので、高速動作および低消費電力動作が可能なため、電池駆動時において、長時間動作が可能である。
【発明の効果】
【００３６】
この発明の半導体装置によれば、上記拡散層と上記ウエル領域の接する面積は、上記拡散層表面に対して斜め方向に形成された上記素子分離領域によって、上記ウエル領域から露出する上記拡散層の表面積より小さくなるようにすることによって、寄生容量を減少させることができて、低消費電力動作および高速動作が可能となった。
【００３７】
また、バルク半導体基板を用いたＢ−ＤＴＭＯＳＦＥＴ(Bulk  Dynamic  Threshold  ＭＯＳＦＥＴ)の素子分離領域を、上記浅いウエル領域と上記深いウエル領域との接合面積が、上記半導体基板上において上記浅いウエル領域が上記素子分離領域により囲まれる面積より小さくなるよう、特に、上記ゲート電極側の上記浅いウエル領域表面に対して鋭角となるよう斜め方向に形成することによって、上記Ｂ−ＤＴＭＯＳＦＥＴで問題だった寄生容量および寄生縦バイポーラ素子のリーク電流を減少させることができ、高速動作および低消費電力動作が可能となった。
【００３８】
また、上記Ｂ−ＤＴＭＯＳＦＥＴにおいて、上記チャネル領域のゲート長方向の断面における、上記ゲート電極の右側から上記ゲート電極の直下方向に向けて上記浅いウエル領域表面に対して斜め方向に形成されている素子分離領域と、上記ゲート電極の左側から上記ゲート電極の直下方向に向けて上記浅いウエル領域表面に対して斜め方向に形成されている素子分離領域とは、上記ゲート電極の直下でつながっており、上記ウエルコンタクト部付近のゲート長方向の断面における、上記ゲート電極の右側から上記ゲート電極の直下方向に向けて上記浅いウエル領域表面に対して斜め方向に形成されている素子分離領域と、上記ゲート電極の左側から上記ゲート電極の直下方向に向けて上記浅いウエル領域表面に対して斜め方向に形成されている素子分離領域とは、上記ゲート電極の直下で分離されていることによって、上記Ｂ−ＤＴＭＯＳＦＥＴで問題だった深いウエル領域と浅いウエル領域との間の容量および寄生縦バイポーラ素子が著しく減少し、さらなる高速動作および低消費電力動作が可能となった。
【００３９】
また、上記Ｂ−ＤＴＭＯＳＦＥＴにおいて、上記浅いウエル領域を、上記浅いウエル領域表面に対して斜め方向に形成された上記素子分離領域によって上記半導体基板と電気的に分離することによって、Ｂ−ＤＴＭＯＳＦＥＴで問題だった深いウエル領域と浅いウエル領域間の容量および寄生縦バイポーラ素子が全く形成されず、さらなる高速動作および低消費電力動作が可能となった。
【００４０】
また、この発明の半導体製造装置によれば、電界または磁界を用いてイオンを被処理基板に対して斜め方向から入射させることができ、従来のプラズマエッチング装置では困難だった被処理基板表面に対して斜め方向のエッチングが可能となる効果がある。
【００４１】
また、上記半導体製造装置を用いて通常のＭＯＳＦＥＴを作成した場合、素子分離領域をゲート電極側の基板表面に対して鋭角となるよう斜め方向に形成することができ、ソース領域およびドレイン領域の寄生容量を減少させることができるため高速動作が可能となる効果がある。
【００４２】
また、この発明の半導体製造方法によれば、上記被処理基板に、上記被処理基板と平行方向の電界または磁界をかけた状態で、プラズマエッチング処理を施すので、上記被処理基板に斜め方向のエッチング形状が良好に形成される。
【００４３】
また、この発明の携帯情報端末機器によれば、上記発明の半導体装置を使用しているので、高速動作および低消費電力動作が可能なため、電池駆動時において、長時間使用が可能となる効果がある。
【発明を実施するための最良の形態】
【００４４】
以下、この発明を図示の実施の形態により詳細に説明する。
【００４５】
（第１の実施形態）
図１は、この発明の半導体装置の第１の実施形態の断面図を示している。なお、図１（ａ）では、素子分離領域９の断面形状は、逆Ｖ字形状であり、図１（ｂ）では、素子分離領域９の断面形状が、台形形状である。
【００４６】
図１（ａ）および図１（ｂ）に示すように、この半導体装置は、半導体基板１と、素子分離領域９と、上記半導体基板１に設けられた第１導電型のウエル領域８と、この第１導電型のウエル領域８内に形成された第２導電型の拡散層１４とを備える。なお、この第１の実施形態では、上記第１導電型とは、Ｐ型であり、上記第２導電型とは、Ｎ型である。
【００４７】
上記素子分離領域９は、上記拡散層１４と上記ウエル領域８との接する面積が、上記ウエル領域８から露出する上記拡散層１４の表面積より小さくなるように形成されている。具体的に述べると、上記素子分離領域９は、この素子分離領域９の両側の間隔が上記半導体基板１側ほど広がるように、上記ウエル領域８表面に対して斜め方向に形成されている。
【００４８】
上記構成の半導体装置によれば、上記拡散層１４と上記ウエル領域８との間の接合面積が減少するので、上記拡散層１４と上記ウエル領域８との間の寄生容量が減少して、低消費電力動作および高速動作が可能となる。
【００４９】
次に、上記半導体装置における半導体基板１表面に対して斜め方向の素子分離領域９を形成するための半導体製造装置および半導体製造方法を示す。
【００５０】
図８（ａ）は、半導体製造装置の概略構造を示す断面図である。また、図８（ｂ）は、図８（ａ）における下部電極付近の平面図であり、図８（ｃ）は、斜めエッチングの説明図である。
【００５１】
この発明の半導体製造装置は、一対の対向している第１の電極および第２の電極と、この第１の電極とこの第２の電極との間にプラズマを発生させるように、この第１の電極または第２の電極に接続されて高周波電力を与える高周波発生用電源２６と、上記第１の電極と上記第２の電極とを結ぶ方向に垂直な方向の電界を発生する電界発生手段５０とを備える。
【００５２】
具体的に述べると、上記半導体製造装置は、ガス導入口２８およびガス排気口２９を有する真空チャンバー２１と、この真空チャンバー２１内にそれぞれ対向して配置された一対の平行電極である上部電極２３および下部電極２２と、下部電極２２に接続されたブロッキングキャパシタンス２５および高周波発生用電源２６とを備える。上記下部電極２２上には、被処理基板２４が配置される。上記上部電極２３はアース電位に接地されている。また、上記半導体製造装置は、上記下部電極２２の近傍の上方でかつ上記下部電極２２を挟むように、第１の電界発生用電極２７ａおよび第２の電界発生用電極２７ｂを備え、上記下部電極２２近傍に上記被処理基板２４表面に対して平行の電界がかけられる構成となっている。
【００５３】
上記第１と第２の電界発生用電極２７ａ，２７ｂは、上記電界発生手段５０を構成し、上記下部電極２２および上記上部電極２３は、上記第１の電極および上記第２の電極の一例である。
【００５４】
次に、上記半導体製造装置を用いた、上記被処理基板２４のエッチング処理（すなわち、この発明の半導体製造方法）について説明する。
【００５５】
まず、上記下部電極２２の表面上に、レジスト１０によりパターニングされた上記被処理基板２４を配置し、上記ガス導入口２８より上記真空チャンバー２１内にエッチングガスを導入した後、上記第１と第２の電界発生用電極２７ａ，２７ｂに電圧をかけて、上記下部電極２２近傍に一定の電界がかかるようにした後、上記高周波発生用電源２６から上記下部電極２２に対して高周波電力を与える。
【００５６】
すると、上記上部電極２３と上記下部電極２２との間にプラズマ３１が発生し、イオンと電子の質量の違いにより、このプラズマ３１は、プラズマポテンシャルと呼ばれる正電位(Vp)に、また、上記下部電極２２は、自己バイアス電圧と呼ばれる負電位(Vdc)に自己整合的に帯電する。この電位差(Vp + Vdc)により発生した、上記被処理基板２４と垂直方向の電界(E１とする)により、イオンが加速されて、上記下部電極上２２の上記被処理基板２４表面を衝撃し、エッチングが進行していく。
【００５７】
ここで、このプラズマ３１による上記被処理基板２４に対して垂直に形成されるプラズマ電界E１に加えて、上記第１と第２の電界発生用電極２７ａ，２７ｂに電圧を与えることによって、上記被処理基板２４表面と平行方向に一定電界(E２とする)を加える。すると、イオンは、図８（ｃ）に示すように、E１とE２のベクトル和の電界Eによって、上記被処理基板２４に対して斜め方向に加速進行し、上記被処理基板２４に衝突する。
【００５８】
このような方法により、従来の半導体製造装置では困難であった、被処理基板に対して斜め方向にエッチングすることが可能となった。なお、上記第１と第２の電界発生用電極２７ａ，２７ｂに加える電圧を調節すると、任意の角度でエッチングすることが可能である。
【００５９】
図１（ａ）に示す素子分離領域の形状を得るためには、エッチング処理中に図８における上記第１と第２の電界発生用電極２７ａ，２７ｂに加える電圧を反転させて、図８（ｃ）における電界Ｅ２を左向きから右向きに反転させることにより達成することができる。
【００６０】
また、図８に示すように、この半導体製造装置は、上記下部電極２２を、上記上部電極２３と上記下部電極２２とを結ぶ方向の回りに回転させる（モータ等の）回転手段７０を備える。具体的に述べると、上記下部電極２２は、図８（ｂ）に示すように、上記被処理基板２４の中心を通り上記被処理基板２４表面に対して垂直な軸に対して自由に回転できる構造になっている。このように、エッチング最中に上記被処理基板２４を回転させることによって、図１（ａ）に示す素子分離領域形状を形成することが可能となる。
【００６１】
また、図８に示すように、上記第１と第２の電界発生用電極２７ａ，２７ｂに加える電圧を調節し、図８（ｃ）における電界Ｅ２を左向きから徐々に右向きに変化させることによって、図１（ｂ）に示す素子分離形状を得ることも可能となる。
【００６２】
（第２の実施形態）
図２は、この発明の半導体装置の第２の実施形態の断面図を示している。この半導体装置は、半導体基板１上に形成されたＮ型のＭＯＳＦＥＴであって、半導体基板１と、素子分離領域９と、上記半導体基板１に設けられた第１導電型（Ｐ型）のウエル領域８と、このウエル領域８上に形成されたゲート絶縁膜４と、このゲート絶縁膜４上に形成されたゲート電極５と、このゲート電極５を挟んだ上記ウエル領域８内に形成された第２導電型（Ｎ型）のソース領域６ａおよびドレイン領域６ｂと、このソース領域６ａおよびドレイン領域６ｂの間に形成されたチャネル領域３とを備える。
【００６３】
上記素子分離領域９は、ゲート長方向の断面において上記ゲート電極５側の上記ウエル領域８表面に対して鋭角となるように斜め方向に形成されている。
【００６４】
上記構成の半導体装置（ＭＯＳＦＥＴ）によれば、上記素子分離領域９が、上記ゲート電極５側の上記ウエル領域８表面に対して鋭角となるよう斜め方向に形成されているので、上記ソース領域６ａと上記ウエル領域８との間の寄生容量１７ａ、および、上記ドレイン領域６ｂと上記ウエル領域８との間の寄生容量１７ｂは、図２において仮想線で示す素子分離領域９が上記ウエル領域８表面に対して垂直に形成されている場合と比較して、仮想面積１８ａ，１８ｂだけ小さくなる。このため、ＭＯＳＦＥＴにおいても上記拡散層領域の寄生容量が低減し、高速動作および低消費電力動作が可能となる。
【００６５】
上記仮想面積１８ａとは、上記素子分離領域９を斜めに形成することによって削減できる上記ソース領域６ａと上記ウエル領域８との間の接合領域である。また、上記仮想面積１８ｂとは、上記素子分離領域９を斜めに形成することによって削減できる上記ドレイン領域６ｂと上記ウエル領域８との間の接合領域である。
【００６６】
なお、この第２の実施形態では、Ｎ型のＭＯＳＦＥＴの場合を示したが、導電型の極性を逆にすることにより、Ｐ型のＭＯＳＦＥＴにおいても同様に実施できることは明らかである。
【００６７】
次に、上記半導体装置における半導体基板１表面に対して斜め方向の素子分離領域９を製造するための半導体製造装置および半導体製造方法を示す。
【００６８】
図９（ａ）は、半導体製造装置の概略構造を示す断面図である。また、図９（ｂ）は、図９（ａ）における下部電極付近の平面図であり、図９（ｃ）は、斜めエッチングの説明図である。
【００６９】
この発明の半導体製造装置は、一対の対向している第１の電極および第２の電極と、この第１の電極とこの第２の電極との間にプラズマを発生させるように、この第１の電極または第２の電極に接続されて高周波電力を与える高周波発生用電源２６と、上記第１の電極と上記第２の電極とを結ぶ方向に垂直な方向の磁界を発生する磁界発生手段６０とを備える。
【００７０】
具体的に述べると、上記半導体製造装置は、ガス導入口２８およびガス排気口２９を有する真空チャンバー２１と、この真空チャンバー２１内にそれぞれ対向して配置された一対の平行電極である上部電極２３および下部電極２２と、下部電極２２に接続されたブロッキングキャパシタンス２５および高周波発生用電源２６とを備える。上記下部電極２２上には、被処理基板２４が配置される。上記上部電極２３はアース電位に接地されている。また、上記半導体製造装置は、上記下部電極２２の近傍の上方でかつ上記下部電極２２を挟むように、第１の磁界発生用コイル３０ａおよび第２の磁界発生用コイル３０ｂを備え、上記下部電極２２の近傍に上記被処理基板２４表面に対して平行の磁界がかけられる構成となっている。
【００７１】
上記第１と第２の磁界発生用コイル３０ａ，３０ｂは、上記磁界発生手段６０を構成し、上記下部電極２２および上記上部電極２３は、上記第１の電極および上記第２の電極の一例である。
【００７２】
次に、上記半導体製造装置を用いた、上記被処理基板２４のエッチング処理（すなわち、この発明の半導体製造方法）について説明する。
【００７３】
まず、上記下部電極２２の表面上に、レジスト１０によりパターニングされた上記被処理基板２４を配置し、上記ガス導入口２８より上記真空チャンバー２１内にエッチングガスを導入した後、上記第１と第２の磁界発生用コイル３０ａ，３０ｂに電流を流し、上記下部電極２２近傍に一定の磁界がかかるようにした後、上記高周波発生用電源２６から上記下部電極２２に対して高周波電力を与える。
【００７４】
すると、上記上部電極２３と上記下部電極２２との間にプラズマ３１が発生し、上記上部電極２３と上記下部電極２２の間には電位差(Ｖｐ + Ｖｄｃ)が発生し、イオンは上記被処理基板２４に向けて加速される。このとき、上記第１と第２の磁界発生用コイル３０ａ，３０ｂに電流を流すことによって発生する、上記下部電極２２近傍にある上記被処理基板２４に対して平行な磁界により、加速されたイオンは、ｑｖ×Ｂ (ｑは素電荷量、ｖはイオンの速度、Ｂは磁束密度) の上記被処理基板２４に対して平行方向の力を受け、結果、イオンは上記被処理基板２４表面に対して斜め方向に進行する。
【００７５】
以上により、従来の装置では困難であった、被処理基板表面に対して斜め方向のエッチングが可能となった。なお、上記第１と第２の磁界発生用コイル３０ａ，３０ｂに流す電流量を調節することにより、上記被処理基板２４に対して任意の角度でエッチングすることが可能である。また、上記回転手段７０によって、上記下部電極２２は、図９（ｂ）に示すように、上記被処理基板２４の中心を通り、上記被処理基板２４表面に対して垂直な軸に対して自由に回転できる構造になっているため、上記被処理基板２４の任意の方向にエッチングが可能である。
【００７６】
上記半導体製造装置および製造方法を用いることによって、図２に示すように、上記半導体基板２４の表面に対して斜め方向の上記素子分離領域９の形状を得ることができる。また、上記磁界発生用のコイル３０ａ，３０ｂは、磁石であってもよい。
【００７７】
（第３の実施形態）
図３は、この発明の半導体装置の第３の実施形態の断面図を示している。なお、図３（ａ）は、この実施形態におけるＢ−ＤＴＭＯＳＦＥＴの平面図を示し、図３（ｂ）は、図３（ａ）における切断線Ａ−Ａ'で切断したときの断面図であり、図３（ｃ）は、図３（ａ）における切断線Ｂ−Ｂ'で切断したときの断面図である。
【００７８】
この半導体装置は、半導体基板１上に形成されたＮ型のＢ−ＤＴＭＯＳＦＥＴ（Bulk  Dynamic  Threshold  Voltage  ＭＯＳＦＥＴ：バルク動的しきい値トランジスタ）であって、半導体基板１と、素子分離領域９と、上記半導体基板１に設けられた第２導電型（Ｎ型）の深いウエル領域７と、この第２導電型の深いウエル領域７内に形成された第１導電型（Ｐ型）の浅いウエル領域８と、この第１導電型の浅いウエル領域８上に形成されたゲート絶縁膜４と、このゲート絶縁膜４上に形成されると共に、上記第１導電型の浅いウエル領域７とウエルコンタクト部１１を通して電気的に接続されたゲート電極５と、上記第１導電型の浅いウエル領域８内に形成された第２導電型のソース領域６ａおよびドレイン領域６ｂと、このソース領域６ａおよびドレイン領域６ｂの間に形成されたチャネル領域３とを備える。
【００７９】
上記素子分離領域９は、上記浅いウエル領域８と上記深いウエル領域７との接する面積が、上記深いウエル領域７から露出する上記浅いウエル領域８の表面積より小さくなるように形成されている。
【００８０】
具体的に述べると、上記素子分離領域９は、ゲート長方向の断面において上記ゲート電極５側の上記浅いウエル領域８表面に対して鋭角となるように斜め方向に形成されている。上記素子分離領域９によって、上記浅いウエル領域８は、隣接する他の浅いウエル領域８'と電気的に分離されている。この斜め方向に形成された素子分離領域９によって囲まれた部分が、素子領域となる。
【００８１】
このように、Ｂ−ＤＴＭＯＳＦＥＴにおいては、上記浅いウエル領域８と上記ゲート電極５が電気的に接続されているため、素子を独立に動作させるために、隣接する浅いウエル領域同士は電気的に分離されている必要がある。
【００８２】
ここで、上記素子分離領域９は、その断面が線対称となるよう形成されている。これにより、隣り合う他の浅いウエル領域８'上に素子を形成したい場合にも、その素子におけるゲート電極５側の基板表面に対して鋭角となるような素子分離領域９を得ることができる。
【００８３】
また、上記ゲート電極５は、開口部であるウエルコンタクト部１１を有し、このウエルコンタクト部１１には、（プラグの一例である）タングステンプラグ１３が嵌め込まれ、このタングステンプラグ１３は、上記浅いウエル領域８内に形成されたウエル領域拡散層１２と接している。このように、上記ゲート電極５は、上記タングステンプラグ１３を介して、上記浅いウエル領域８と電気的につながっている。
【００８４】
上記構成の半導体装置によれば、上記素子分離領域９が、上記ゲート電極５側の上記浅いウエル領域８表面に対して鋭角となるよう斜め方向に形成されることによって、図７に示すように、上記ソース領域６ａと上記浅いウエル領域８との間の寄生容量１７ａ、および、上記ドレイン領域６ｂと上記浅いウエル領域８との間の寄生容量１７ｂが、上記素子分離領域９が上記浅いウエル領域８表面に対して垂直に形成されている従来例の場合（図７において仮想線で示している）と比較して、仮想面積１８ａ，１８ｂぶんだけ小さくなる。また、上記素子分離領域９が、上記ゲート電極５側の上記浅いウエル領域８表面に対して鋭角となるよう斜め方向に形成されることによって、図７に示すように、上記浅いウエル領域８と上記深いウエル領域７との間の寄生容量１５が、上記素子分離領域９が浅いウエル領域８表面に対して垂直に形成されている場合（図７において仮想線で示している）と比較して、仮想面積１６ぶんだけ小さくなる。このため、これらの間の寄生容量が小さくなって、高速動作および低消費電力動作が可能となる。
【００８５】
上記仮想面積１８ａとは、上記素子分離領域９を斜めに形成することによって削減できる上記ソース領域６ａと上記ウエル領域８との間の接合領域である。また、上記仮想面積１８ｂとは、上記素子分離領域９を斜めに形成することによって削減できる上記ドレイン領域６ｂと上記ウエル領域８との間の接合領域である。また、上記仮想面積１６とは、上記素子分離領域９を斜めに形成することによって削減できる上記浅いウエル領域８と上記深いウエル領域７との間の接合領域である。
【００８６】
また、上記素子分離領域９を上記浅いウエル領域８表面に対して斜めに形成することによって、バルク半導体基板を用いたＢ−ＤＴＭＯＳＦＥＴで問題となる、上記深いウエル領域７（Ｎ型）、上記浅いウエル領域８（Ｐ型）、上記ソース領域６ａまたはドレイン領域６ｂ（Ｎ型）で形成されるＮPＮ型寄生バイポーラ素子の、コレクタに相当する上記深いウエル領域７と上記浅いウエル領域８との間の接合面積を減らすことができて、トランジスタ動作の有効電流とならない寄生バイポーラ素子電流を減らすことができる。
【００８７】
ここで、上記深いウエル領域７と上記浅いウエル領域８との接合部分は、上記素子分離領域９の下端付近でかつ上記素子分離領域９の下端より上部にあることによって、上記深いウエル領域７と上記浅いウエル領域８との接合面積が、最も小さくなるため、より高速で低消費電力動作が期待できる。
【００８８】
さらに、上記ゲート電極５と上記素子分離領域９との間の距離は、従来例と同じ程度であるため、上記素子分離領域９の応力が、チャネルの移動度を劣化させることはない。このように、この発明の半導体装置では、素子分離の応力により素子の駆動力を低下させることなく、上記浅いウエル領域８と上記深いウエル領域７との間の接合面積を小さくして、寄生容量と縦バイポーラリーク電流を低減することが可能である。
【００８９】
次に、上記半導体装置の製法の具体例を、図４を用いて説明する。この実施形態ではバルク基板を用いたＮ型のＢ−ＤＴＭＯＳＦＥＴの場合を示す。ここで、図４（ａ）は、この実施形態の完成後のＢ−ＤＴＭＯＳＦＥＴの平面図を示す。また、図４（ｂ１）、図４（ｃ１）、図４（ｄ１）、図４（ｅ１）および図４（ｆ１）は、図４（ａ）に示す切断線Ｂ−Ｂ'で切断したときの製造工程断面図を示す。また、図４（ｂ２）、図４（ｃ２）、図４（ｄ２）、図４（ｅ２）および図４（ｆ２）は、図４（ａ）に示す切断線Ａ−Ａ'で切断したときの製造工程断面図を示す。
【００９０】
まず、図４（ｂ１）および図４（ｂ２）に示すように、上記半導体基板１を酸素雰囲気中８５０℃程度で熱酸化する事により、５〜３０nm程度のパッド酸化膜１９を形成し、続いて、ＣＶＤ（Chemical  Vapor  Deposition）法によりＳｉＮ膜２０を１００〜２００nm程度堆積させる。上記パッド酸化膜１９は、上記半導体基板１と上記ＳｉＮ膜２０が直接接しないための緩衝膜となる役割と、後に上記ＳｉＮ膜２０をリン酸で除去する際の保護膜としての役割を果たしている。また、上記ＳｉＮ膜２０は、後のＣＭＰ（Chemical  Mechanical  Polishing）工程において、エッチストッパーの役割を果たすとともに、後に上記半導体基板１を斜め方向にエッチングする際のマスクの役割を果たす。
【００９１】
その後、図４（ｃ１）および図４（ｃ２）に示すように、上記ＳｉＮ膜２０を、レジストを用いてパターニングし、通常の異方性エッチングであるＲＩＥ(Reactive  Ion  Etching)により上記ＳｉＮ膜２０および上記パッド酸化膜１９を順次エッチングし、その後レジストを除去する。その後、図８または図９に示す半導体製造装置を用いて、上記半導体基板１表面に対して斜め方向にエッチングする。上記斜め方向にエッチングされた素子分離領域９の、上記半導体基板１表面からの深さは、隣り合う浅いウエル領域８，８どうしを電気的に分離し、かつ、深いウエル領域７は電気的に分離しないように、３００〜７００nm程度とするのが望ましい。この際、後に形成される素子分離領域９が対照に形成されるように、図８または図９における被処理基板２４を回転させながら行う。なお、上記被処理基板２４表面に対して斜め方向にエッチングする別の方法として、５００ｅＶ程度に加速したガリウムイオンを、上記ガリウムイオンビームに対して傾斜した角度にセットされた上記被処理基板２４に対して照射することによって行う、通常の物理エッチング方法を用いても良い。
【００９２】
その後、図４（ｄ１）および図４（ｄ２）に示すように、ＣＶＤ法により酸化膜を堆積することによってエッチングされた溝を埋め込み、ＣＭＰなどで表面を平坦化する。その後、リン酸によるウエットエッチングにより上記ＳｉＮ膜２０を除去し、続いてフッ酸によるウエットエッチング工程により上記パッド酸化膜１９を除去することによって、上記素子分離領域９を形成する。
【００９３】
次に、図４（ｅ１）および図４（ｅ２）に示すように、Ｎ型の深いウエル領域７を、注入エネルギー３００〜６００ｋｅＶ、ドーズ量５ｅ１２〜３ｅ１３ｃｍ-2程度でリンイオンを注入することによって形成する。その後、Ｐ型の浅いウエル領域８を、注入エネルギー５０〜１００ｋｅＶ、ドーズ量１ｅ１３〜５ｅ１３ｃｍ-2程度でボロンイオンを注入することによって形成する。ここで、上記Ｎ型の深いウエル領域７とＰ型の浅いウエル領域８との接合部分は、上記素子分離領域９の下端付近でかつ上部の位置に形成されるように、上記注入条件を調節する。このようにすると、上記深いウエル領域７と上記浅いウエル領域８との間の寄生容量が最も小さくなり、かつ、Ｂ−ＤＴＭＯＳＦＥＴで問題となる寄生縦バイポーラ素子電流を減少させることができる。
【００９４】
その後、上記半導体基板１表面を酸素雰囲気中８００℃程度で熱酸化する事により、２nm程度のゲート絶縁膜４を形成する。そして、ポリシリコンをＣＶＤ法によりウエハ全面に２００nm程度堆積し、レジスト用いたパターニング後、エッチングすることによってゲート電極５を形成する。ここで、上記ゲート電極５には、後に上記ゲート電極５と上記浅いウエル領域８とを電気的に接続するための開口窓であるウエルコンタクト部１１を、上記ソース領域６ａと上記ドレイン領域６ｂとの間に挟まれている領域上以外に形成しておく。
【００９５】
次に、図４（ｆ１）および図４（ｆ２）に示すように、レジストを用いて上記ソース領域６ａと上記ドレイン領域６ｂに開口部を設け、砒素イオンを注入エネルギー１５〜３０ｋｅＶ程度、ドーズ量１ｅ１５〜１ｅ１６ｃｍ-2で注入することによりＮ+領域を形成する。次に、レジストを用いてウエルコンタクト部１１に開口部を設け、ボロンイオンを注入エネルギー１０ｋｅＶ程度、ドーズ量１ｅ１５〜１ｅ１６ｃｍ-2程度で注入することによりP+型ウエル領域拡散層１２を形成する。ここで、上記P+型ウエル領域拡散層１２は、上記Ｎ+型のソース領域６ａおよびドレイン領域６ｂと接しないよう、上記ウエルコンタクト部１１付近にのみ形成される。これは、P+領域とＮ+領域が接すると、その間でトンネル電流が流れるからである。ここで、上記ソース領域６ａ、上記ドレイン領域６ｂおよび上記ゲート電極５は、それぞれの抵抗を下げ、それぞれと接続する配線との導電性を向上させるために、その表面層がシリサイド化されてもよい。シリサイドとしては、タングステンシリサイド、チタンシリサイド、コバルトシリサイド、ニッケルシリサイド等が挙げられる。この後、不純物の活性化アニールを行う。活性化アニールは、不純物が十分に活性化され、かつ不純物が過度に拡散しないようＲＴＡ（Rapid  Thermal  Annealing）により、温度は１０００℃程度、時間は１０秒程度で行う。
【００９６】
次に、絶縁膜３２を全面に堆積した後、レジストを用いたパターニングおよびエッチング工程により、上記ウエルコンタクト部１１の絶縁膜３２を除去する。その後、上記ウエルコンタクト部１１をタングステンプラグ１３で埋め込み、上記ゲート電極５と上記浅いウエル領域８とを電気的に接続する。その後、通常のメタル工程を施すことにより、バルク基板を用いたＢ−ＤＴＭＯＳＦＥＴが完成する。
【００９７】
このように、上記素子分離領域９を上記ゲート電極５側の上記浅いウエル領域８表面に対して斜め方向に形成することによって、バルク基板を用いたＢ−ＤＴＭＯＳＦＥＴで問題となっていた、上記ソース領域６ａおよび上記ドレイン領域６ｂと上記浅いウエル領域８との間の寄生容量、および、上記浅いウエル領域８と上記深いウエル領域７との間の寄生容量を大幅に減らすことができて、高速動作が可能となる。また、バルク基板を用いたＢ−ＤＴＭＯＳＦＥＴで問題となっていた、Ｎ型の深いウエル領域７、Ｐ型の浅いウエル領域８、Ｎ型のソース領域６ａまたはドレイン領域６ｂで形成される寄生バイポーラ素子の、トランジスタ動作に関係しないリーク電流成分を大幅に減少させることができて、低消費電力動作が可能となる。
【００９８】
なお、この実施形態では、Ｎ型のＢ−ＤＴＭＯＳＦＥＴの場合を示したが、導電型の極性を逆にすることにより、Ｐ型のＢ−ＤＴＭＯＳＦＥＴにおいても同様に実施できることは明らかである。
【００９９】
また、この発明の半導体装置を用いて（携帯電話等の）携帯情報端末機器を構成すると、上記に示すとおりに、高速動作および低消費電力動作が可能となるため、電池駆動時において、長時間使用が可能となる。
【０１００】
（第４の実施形態）
図５は、この発明の半導体装置の第４の実施形態の断面図を示している。なお、図５（ａ）は、この実施形態におけるＢ−ＤＴＭＯＳＦＥＴの平面図を示し、図５（ｂ）は、図５（ａ）における切断線Ａ−Ａ'で切断したときの断面図であり、図５（ｃ）は、図５（ａ）における切断線Ｂ−Ｂ'で切断したときの断面図である。
【０１０１】
この半導体装置は、半導体基板１上に形成されたＮ型のＢ−ＤＴＭＯＳＦＥＴ（Bulk  Dynamic  Threshold  Voltage  ＭＯＳＦＥＴ：バルク動的しきい値トランジスタ）であって、半導体基板１と、素子分離領域９と、上記半導体基板１に設けられた第２導電型（Ｎ型）の深いウエル領域７と、この第２導電型の深いウエル領域７内に形成された第１導電型（Ｐ型）の浅いウエル領域８と、この第１導電型の浅いウエル領域８上に形成されたゲート絶縁膜４と、このゲート絶縁膜４上に形成されると共に、上記第１導電型の浅いウエル領域７とウエルコンタクト部１１を通して電気的に接続されたゲート電極５と、上記第１導電型の浅いウエル領域８内に形成された第２導電型のソース領域６ａおよびドレイン領域６ｂと、このソース領域６ａおよびドレイン領域６ｂの間に形成されたチャネル領域３とを備える。
【０１０２】
特に図５（ｃ）に示すように、上記チャネル領域３のゲート長方向の断面における、上記ゲート電極５の一の側方（右側）から上記ゲート電極５の直下方向に向けて上記浅いウエル領域８表面に対して斜め方向に形成されている素子分離領域９と、上記ゲート電極５の他の側方（左側）から上記ゲート電極５の直下方向に向けて上記浅いウエル領域８表面に対して斜め方向に形成されている素子分離領域９とは、上記ゲート電極５の直下でつながっている。
【０１０３】
特に図５（ｂ）に示すように、上記ウエルコンタクト部付１１近のゲート長方向の断面における、上記ゲート電極５の一の側方（右側）から上記ゲート電極５の直下方向に向けて上記浅いウエル領域８表面に対して斜め方向に形成されている素子分離領域９と、上記ゲート電極５の他の側方（左側）から上記ゲート電極５の直下方向に向けて上記浅いウエル領域８表面に対して斜め方向に形成されている素子分離領域９とは、上記ゲート電極５の直下で分離されている。
【０１０４】
このような構成にするためには、上記チャネル領域３においては上記素子分離領域９の間隔を狭くし、上記ウエルコンタクト部１１付近においては上記素子分離領域９の間隔を広く取ると良い。
【０１０５】
上記構成の半導体装置によれば、上記素子分離領域９が上記ゲート電極５側の上記浅いウエル領域８表面に対して鋭角となるよう斜めに形成されることによって、上記第３の実施形態の場合と同様に上記ソース領域６ａおよび上記ドレイン領域６ｂと上記浅いウエル領域８との間の接合容量（寄生容量）が小さくなって、高速動作が可能となる。
【０１０６】
また、上記チャネル領域３下の上記素子分離領域９はつながっており、このチャネル領域３における上記浅いウエル領域８は、上記深いウエル領域７と電気的に分離されているため、上記深いウエル領域７と上記浅いウエル領域８との間の接合容量、および、寄生縦バイポーラ素子は、上記ウエルコンタクト部１１の直下のみに形成される。よって、上記接合容量、および、寄生縦バイポーラ素子によるリーク電流が著しく減少するため、上記第３の実施形態と比較して、さらなる高速動作および低消費電力動作が可能となる。
【０１０７】
なお、上記ウエルコンタクト部１１付近の上記素子分離領域９は、上記ゲート電極５の直下で分離されているので、上記ウエルコンタクト部１１付近の上記浅いウエル領域８は、上記半導体基板１と物理的につながっており、上記チャネル領域３とも物理的につながっている。よって、上記チャネル領域３付近の上記素子分離領域９をエッチング加工により形成する際、上記チャネル領域３が下に落ち込んでしまうことは無い。
【０１０８】
なお、この実施形態では、Ｎ型のＢ−ＤＴＭＯＳＦＥＴの場合を示したが、導電型の極性を逆にすることにより、Ｐ型のＢ−ＤＴＭＯＳＦＥＴにおいても同様に実施できることは明らかである。
【０１０９】
（第５の実施形態）
図６は、この発明の半導体装置の第５の実施形態の断面図を示している。なお、図６（ａ）は、この実施形態におけるＢ−ＤＴＭＯＳＦＥＴの平面図を示し、図６（ｂ）は、図６（ａ）における切断線Ａ−Ａ'で切断したときの断面図であり、図６（ｃ）は、図６（ａ）における切断線Ｂ−Ｂ'で切断したときの断面図である。
【０１１０】
この半導体装置は、半導体基板１上に形成されたＮ型のＢ−ＤＴＭＯＳＦＥＴ（Bulk  Dynamic  Threshold  Voltage  ＭＯＳＦＥＴ：バルク動的しきい値トランジスタ）であって、半導体基板１と、素子分離領域９と、上記半導体基板１に設けられた第１導電型（Ｐ型）の（浅い）ウエル領域８と、このウエル領域８上に形成されたゲート絶縁膜４と、このゲート絶縁膜４上に形成されると共に、上記ウエル領域８と上記ウエルコンタクト部１１を通して電気的に接続されたゲート電極５と、上記ウエル領域８内に形成された第２導電型（Ｎ型）のソース領域６ａおよびドレイン領域６ｂと、このソース領域６ａおよびドレイン領域６ｂの間に形成されたチャネル領域３とを備える。
【０１１１】
ゲート長方向の断面における、上記ゲート電極５の一の側方（右側）から上記ゲート電極５の直下方向に向けて上記ウエル領域８表面に対して斜め方向に形成されている素子分離領域９と、上記ゲート電極５の他の側方（左側）から上記ゲート電極５の直下方向に向けて上記ウエル領域８表面に対して斜め方向に形成されている素子分離領域９とは、上記ゲート電極５の直下でつながっており、上記チャネル領域３は、上記半導体基板１と電気的に分離されている。
【０１１２】
上記構成の半導体装置によれば、上記素子分離領域９が上記ゲート電極５側の上記ウエル領域８表面に対して鋭角となるよう斜めに形成されることによって、上記第３の実施形態の場合と同様に上記ソース領域６ａおよびドレイン領域６ｂと上記浅いウエル領域８との間の接合容量が小さくなって、高速動作が可能となる。
【０１１３】
また、上記ウエル領域８と上記半導体基板１とが電気的に分離されているため、上記第３の実施形態に示されている、上記浅いウエル領域８と上記深いウエル領域７との間の接合容量、および、寄生縦バイポーラ素子は形成されない。よって、この第５の実施形態の場合、上記接合容量、および、寄生縦バイポーラ素子によるリーク電流が完全になくなるため、上記第３および第４の実施形態と比較して、さらなる高速動作および低消費電力動作が可能となる。
【０１１４】
また、上記ウエル領域８と上記半導体基板１とが電気的に分離されているため、深いウエル領域７を形成する必要がなく、製造工程を簡略化する事が可能である。
【０１１５】
なお、上記素子分離領域９をエッチングにより形成する工程において、一度にエッチング加工を行うと、上記チャネル領域３が上記半導体基板１と物理的に分離されてしまうため、まず、上記ゲート電極５の左右どちらか一方の素子分離領域９のみエッチングにより加工後、酸化膜により埋め込む。その後、他方の素子分離領域９をエッチングにより加工し、酸化膜により埋め込むことによって、上記ウエル領域８が上記半導体基板１と電気的に分離された構造を形成できる。
【０１１６】
なお、この実施形態では、Ｎ型のＢ−ＤＴＭＯＳＦＥＴの場合を示したが、導電型の極性を逆にすることにより、Ｐ型のＢ−ＤＴＭＯＳＦＥＴにおいても同様に実施できることは明らかである。
【図面の簡単な説明】
【０１１７】
【図１】本発明の半導体装置の第１の実施形態を示す断面図である。
【図２】本発明の半導体装置の第２の実施形態を示す断面図である。
【図３】本発明の半導体装置の第３の実施形態を示す断面図である。
【図４】本発明の半導体装置の第３の実施形態の製造方法を説明する説明図である。
【図５】本発明の半導体装置の第４の実施形態を示す断面図である。
【図６】本発明の半導体装置の第５の実施形態における断面図である。
【図７】図３の構造を有するＢ−ＤＴＭＯＳＦＥＴにおいて、素子分離領域を斜めに形成することによって、寄生容量の減少を説明する説明図である。
【図８】本発明の半導体製造装置の一実施形態を示す概略構造図である。
【図９】本発明の半導体製造装置の他の実施形態を示す概略構造図である。
【図１０】従来の拡散層配線である半導体装置を示す概略構造図である。
【図１１】従来の拡散層配線を素子分離領域を用いて改良した半導体装置を示す概略構造図である
【図１２】従来のエッチング装置を示す概略構造図である。
【符号の説明】
【０１１８】
１    半導体基板
３    チャネル領域
４    ゲート絶縁膜
５    ゲート電極
６ａ  ソース領域
６ｂ  ドレイン領域
７    深いウエル領域
８    浅いウエル領域
９    素子分離領域
１０  レジスト
１１  ウエルコンタクト部
１２  ウエル領域拡散層
１３  タングステンプラグ
１４  拡散層
１５  浅いウエル領域と深いウエル領域との間の寄生容量
１６  素子分離領域を斜めに形成することによって削減できる浅いウエル領域と深いウエル領域との間の接合領域
１７ａ  ソース領域と浅いウエル領域との間の寄生容量
１７ｂ  ドレイン領域と浅いウエル領域との間の寄生容量
１８ａ  素子分離領域を斜めに形成することによって削減できるソース領域と浅いウエル領域との間の接合領域
１８ｂ  素子分離領域を斜めに形成することによって削減できるドレイン領域と浅いウエル領域との間の接合領域
１９  パッド酸化膜
２０  ＳｉＮ膜
２１  真空チャンバー
２２  下部電極
２３  上部電極
２４  被処理基板
２５  ブロッキングキャパシタンス
２６  高周波発生用電源
２７ａ  第１の電界発生用電極
２７ｂ  第２の電界発生用電極
２８  ガス導入口
２９  ガス排気口
３０ａ  第１の磁界発生用コイル
３０ｂ  第２の磁界発生用コイル
３１  プラズマ
３２  絶縁膜
５０  電界発生手段
６０  磁界発生手段
７０  回転手段
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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