(57)【要約】【課題】トレンチキャパシタとトランジスタとの電気的接続不良の発生を抑制する。【解決手段】  シリコン基板１０及び拡散層１１にトレンチ１５を形成する。トレンチ１５の側壁にキャパシタ絶縁膜１６を形成する。トレンチ１５内に第１のシリコン層１７を埋め込む。前記トレンチ１５の壁面Ｓ1を露出させるために第１のシリコン層１７をエッチングする。トレンチ１５内に第２のシリコン層２１を埋め込む。前記トレンチ１５の壁面Ｓ1を露出させるために、第２のシリコン層２１をエッチングする。トレンチ１５の壁面Ｓ1及び底面上にシリコン酸化膜２２を形成する。トレンチ１５の底面上のシリコン酸化膜２２を除去する。トレンチ１５内に第３のシリコン層２３を堆積させる。【選択図】    図２
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【特許請求の範囲】
【請求項１】
半導体基板にトレンチを形成する工程と、
前記トレンチの表面上にキャパシタ絶縁膜を形成する工程と、
前記トレンチ内に第１のシリコン層を埋め込む工程と、
前記第１のシリコン層をエッチングして後退させる工程と、
下部に前記第１のシリコン層が埋めこまれた前記トレンチ内に第２のシリコン層を埋め込む工程と、
前記第２のシリコン層をエッチングして後退させる工程と、
下部に前記第１及び第２のシリコン層が埋めこまれた前記トレンチの上部における壁面及び底面上にシリコン酸化膜を形成する工程と、
前記トレンチの上部における底面上の前記シリコン酸化膜を除去する工程と、
底面上の前記シリコン酸化膜を除去した前記トレンチの上部に第３のシリコン層を埋め込む工程とを含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第２のシリコン層のエッチングにより、前記第１のシリコン層の表面を露出させることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記トレンチの前記半導体基板表面に接続する面のテーパー角度は８９゜以上であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記第１のシリコン層は、ＡｓもしくはＰがドープされたアモルファスシリコン、またはＡｓもしくはＰがドープされたポリシリコンであることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記第２のシリコン層は、ＡｓもしくはＰがドープされたアモルファスシリコン、ＡｓもしくはＰがドープされたポリシリコン、または不純物がドープされていないアモルファスシリコンもしくはポリシリコンであることを特徴とする請求項１又は４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチキャパシタを有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
設計ルールの微細化に伴い、ＤＲＡＭのキャパシタの容量も小さくなってきている。キャパシタの容量を確保するために、半導体基板に形成されたトレンチを用いてキャパシタを形成するトレンチキャパシタが提案されている（特許文献１）。
【０００３】
さらなる微細化に伴い、キャパシタトレンチ全体の深さを深くすることが大変困難となる。トレンチの半導体基板表面に接続する面を立てることにより、穴径が確保できトレンチキャパシタは深くすることが可能となる。ところが、トレンチキャパシタとトランジスタとの間で電気的な接続不良が発生するという問題があった。
【特許文献１】特開２００３−６００７９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、トレンチキャパシタとトランジスタとの電気的接続不良の発生を抑制し得る半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
本発明の一例に係わる半導体装置の製造方法は、半導体基板にトレンチを形成する工程と、前記トレンチの表面上にキャパシタ絶縁膜を形成する工程と、前記トレンチ内に第１のシリコン層を埋め込む工程と、前記第１のシリコン層をエッチングして後退させる工程と、下部に前記第１のシリコン層が埋めこまれた前記トレンチ内に第２のシリコン層を埋め込む工程と、前記第２のシリコン層をエッチングして後退させる工程と、下部に前記第１及び第２のシリコン層が埋めこまれた前記トレンチの上部における壁面及び底面上にシリコン酸化膜を形成する工程と、前記トレンチの上部における底面上の前記シリコン酸化膜を除去する工程と、底面上の前記シリコン酸化膜を除去した前記トレンチの上部に第３のシリコン層を埋め込む工程とを含むことを特徴とする。
【発明の効果】
【０００６】
本発明によれば、第１のシリコン層と第３のシリコン層とのコンタクト不良の発生を抑制する。その結果、トレンチキャパシタとトランジスタとの電気的接続不良の発生を抑制することができる。
【発明を実施するための最良の形態】
【０００７】
本発明の実施の形態を以下に図面を参照して説明する。なお、説明の便宜のため、図面中の各膜厚やトレンチ深さは必ずしも実際のサイズに比例していない。
【０００８】
図１（ａ）〜図４（ｏ）は本発明の一実施形態に係わる半導体記憶装置の製造工程を示す断面図である。
【０００９】
図１（ａ）に示すように、ｐ型シリコン基板１０上に熱酸化法により膜厚６ｎｍのシリコン酸化膜(ＳｉＯ2 )１２を形成する。ｐ型シリコン基板１０の内部にｎ型不純物をイオン注入する。注入された不純物を熱拡散させて、ｐ型シリコン基板１０の内部にｎ型拡散層１１を形成する。なお、このｎ型拡散層１１はトレンチキャパシタのプレート電極となるものであるが、トレンチ加工後にトレンチの壁面及び底面から不純物を拡散させることで形成しても良い。
【００１０】
図１（ｂ）に示すように、シリコン酸化膜１２上に、ＣＶＤ法を用いて膜厚約２２０ｎｍのシリコン窒化膜１３及び膜厚１４００ｎｍのシリコン酸化膜１４を形成する。その後、フォトリソグラフィー工程、ドライエッチング工程を用いてこの積層膜１２，１３，１４に所望のトレンチパターンを形成する。
【００１１】
図１（ｃ）に示すように、シリコン酸化膜１４をマスクに、シリコン基板１０及びｎ型拡散層１１をエッチングし、トレンチ１５を形成する。トレンチ１５は、テーパー角度８９°、深さ１．３μｍをもつ第１のテーパー面Ｓ1と、そこより深い領域にて垂直もしくはオーバーハング形状の第２のテーパー面Ｓ2をもつ。
【００１２】
図１（ｄ）に示すように、シリコン酸化膜１４を除去する。トレンチ１５の内壁表面にキャパシタ絶縁膜１６を形成する。ついで、図２（ｅ）に示すように、トレンチ１５内に、ヒ素（Ａｓ）がドープされたアモルファスシリコンからなる第１のシリコン層１７を埋め込み形成する。ここで、第１のボイド１８及び第２のボイド１９が形成される。第１のボイド１８は、第１のテーパー面Ｓ1の角度が８９゜以上であると形成されやすい。
【００１３】
図２（ｆ）に示すように、ＲＩＥ法により第１のシリコン層１７をエッチングする。エッチングにより、第１のシリコン層１７の表面をシリコン基板１０表面より１．１μｍ程度後退させ、第１のテーパー面Ｓ1を露出させる。第１のシリコン層１７に第１のボイド１８があったために、第１のシリコン層１７の表面にＶ字形状の溝２０が形成される。
【００１４】
図２（ｇ）に示すように、基板１０上に不純物がドープされていないアモルファスシリコンからなる第２のシリコン層２１を堆積させる。溝２０内に、第２のシリコン層２１が埋め込まれる。図２（ｈ）に示すように、ＲＩＥ法により第２のシリコン層２１をエッチングして後退させ、第１のテーパー面Ｓ1を露出させる。溝２０内が第２のシリコン層２１で埋め込まれていることによって、トレンチ１５の底はフラットになる
次いで、図３（ｉ）に示すように、シリコン基板１０上にシリコン酸化膜２２を堆積させる。図３（ｊ）に示すように、シリコン酸化膜２２をＲＩＥし、シリコン層１７，２１及びシリコン窒化膜１３上のシリコン酸化膜２２を除去する。第１のテーパー面Ｓ1上に残ったシリコン酸化膜２２は、通常オキサイドカラーと呼ばれる。
【００１５】
図３（ｋ）に示すように、ヒ素（Ａｓ）がドープされたアモルファスシリコンからなる第３のシリコン層２３を堆積した後、エッチバックする。エッチバックにより第３のシリコン層２３の表面をシリコン基板１０表面より低くする。
【００１６】
図３（ｌ）に示すように、シリコン酸化膜２２及びキャパシタ絶縁膜１６をエッチングし、トレンチ１５内にシリコン基板１０を露出させる。図４（ｍ）に示すように、トレンチ１５内にヒ素（Ａｓ）がドープされたアモルファスシリコンからなる第４のシリコン層２４を形成する。第４のシリコン層に含まれているＡｓをｐ型シリコン基板１０に拡散させて、ｎ型の埋め込みストラップ２５を形成する。図４（ｎ）に示すように、素子領域以外をエッチングして浅いトレンチを形成し、浅いトレンチ内に素子分離絶縁膜２６を埋め込み形成する。
【００１７】
シリコン窒化膜１３及びシリコン酸化膜１２を除去する。そして、図４（ｏ）に示すように、シリコン基板１０上にゲート絶縁膜２７及びワード線２８を順次形成する。ワード線２８をマスクに、ｎ型ソース・ドレイン２９を形成する。その後、層間絶縁膜、ビット線コンタクト、及びビット線を形成することにより半導体記憶装置が製造される。
【００１８】
従来、問題となっていたトランジスタとトレンチキャパシタとの接続不良が生じていた因について図５を参照して説明する。従来の製造工程では、第１のシリコン層１７を形成した後、第２のシリコン層２１を形成せずに、シリコン酸化膜２２を堆積していた（図５（ａ））。その後、シリコン酸化膜２２のエッチングを行うが、図５（ｂ）に示すように、第１のシリコン層１７表面のＶ字形状の溝内のシリコン酸化膜２２の除去が容易ではなかった。その後、図５（ｃ）に示すように、第３のシリコン層２３を形成する。しかし、第１のシリコン層１７と第３のシリコン層２３との界面に残るシリコン酸化膜２２により、第１のシリコン層１７と第３のシリコン層２３との電気的接続が良好でなかった。
【００１９】
本実施形態の製造方法によれば、第１のシリコン層１７を形成した後、第２のシリコン層２１の堆積及びエッチングを行っている。このとき、溝２０内が第２のシリコン層２１で埋め込まれ（図２（ｇ））、トレンチ１５の底面はフラットになる。その結果、シリコン酸化膜２２の堆積／エッチングを行っても、第１及び第２のシリコン１７，２１上にシリコン酸化膜２２が残ることがない。従って、第１のシリコン層１７と第３のシリコン層２３とのコンタクト不良の発生が抑制され、ひいてはトランジスタとトレンチキャパシタとの電気的接続不良の発生を抑制することができる。
【００２０】
なお、第１のシリコン層１７にヒ素（Ａｓ）をドープさせたが、リン（Ｐ）をドープさせても良い。また、第１のシリコン層１７はアモルファスシリコンであったが、ポリシリコンであっても良い。
【００２１】
また、第２のシリコン層２１は、第１のシリコン層１７の表面が露出するまでエッチングされて最終的に溝２０の部分しか残らないため、トレンチ１５内のシリコン電極の抵抗に大きくは影響しない。そのため本実施形態は埋め込み性の良いアモルファスシリコンを用いている。しかし、第２のシリコン層２１としてＡｓもしくはＰがドープされたアモルファスシリコン、ＡｓもしくはＰがドープされたポリシリコン又は不純物がドープされていないポリシリコンを用いても良い。
【００２２】
以上、本発明の実施の形態に沿って説明したが、本発明はこれらに限定されるものではなく、その要旨を逸脱しない範囲で、種々変形して実施することが可能である。
【図面の簡単な説明】
【００２３】
【図１】本発明の一実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図２】本発明の一実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図３】本発明の一実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図４】本発明の一実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図５】従来の半導体記憶装置の製造工程における問題点を示すための断面図。
【符号の説明】
【００２４】
１０…ｐ型シリコン基板，１１…ｎ型拡散層，１２…シリコン酸化膜，１３…シリコン窒化膜，１４…シリコン酸化膜，１５…トレンチ，１６…キャパシタ絶縁膜，１７…第１のシリコン層，１８…第１のボイド，１９…第２のボイド，２０…溝，２１…第２のシリコン層，２２…シリコン酸化膜，２３…第３のシリコン層，２４…第４のシリコン層，２５…埋め込みストラップ，２６…素子分離絶縁膜，２７…ゲート絶縁膜，２８…ワード線，２９…ｎ型ソース・ドレイン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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