(57)【要約】【課題】チップ面積の増大を伴わずに周波数分解能を向上させることができるデジタル制御型発振回路及びこれに用いられる発振回路を提供する。【解決手段】それぞれインバータ回路及びこのインバータ回路に対して並列に接続された複数個のクロックドインバータ回路とからなる複数個の遅延反転回路１０を有し、上記複数個の遅延反転回路１０は直列に接続されて奇数段の信号反転回路を構成し、最終段の遅延反転回路の出力が最前段の遅延反転回路に入力として帰還され、上記複数個の遅延反転回路１０は互いに個数が異なる複数の遅延反転回路群１１、１２に分割され、各遅延反転回路群１１、１２の複数個のクロックドインバータ回路は遅延反転回路群毎に互いに異なる第１、第２の制御信号によって動作が制御される。【選択図】図１
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【特許請求の範囲】
【請求項１】
それぞれインバータ回路及びこのインバータ回路に対して並列に接続された複数個のクロックドインバータ回路とからなる複数個の遅延反転回路を有し、
上記複数個の遅延反転回路は直列に接続されて奇数段の信号反転回路を構成し、最終段の遅延反転回路の出力が最前段の遅延反転回路に入力として帰還され、
上記複数個の遅延反転回路は互いに個数が異なる複数の遅延反転回路群に分割され、各遅延反転回路群の複数個のクロックドインバータ回路は遅延反転回路群毎に互いに異なる制御信号によって動作が制御されることを特徴とする発振回路。
【請求項２】
前記遅延反転回路の複数個のクロックドインバータ回路はそれぞれトランジスタを有し、上記トランジスタの素子サイズが上記クロックドインバータ回路毎に異なることを特徴する請求項１記載の発振回路。
【請求項３】
それぞれインバータ回路及びこのインバータ回路に対して並列に接続された複数個のクロックドインバータ回路とからなる複数個の遅延反転回路を有し、上記複数個の遅延反転回路は直列に接続されて奇数段の信号反転回路を構成し、最終段の遅延反転回路の出力が最前段の遅延反転回路に入力として帰還され、上記複数個の遅延反転回路は互いに個数が異なる複数の遅延反転回路群に分割され、各遅延反転回路群の複数個のクロックドインバータ回路は、遅延反転回路群毎に互いに異なる制御信号によって動作が制御される発振回路と、
上記発振回路の発振周波数に応じたデータを生成するデータ生成回路と、
上記データ生成回路で生成されたデータを入力データと比較し、その比較結果に応じた判定信号を出力する比較判定回路と、
上記判定信号に応じて動作が制御され、カウント状態に応じた信号を上記制御信号として生成し、上記発振回路に供給するカウンタと
を具備したことを特徴するデジタル制御型発振回路。
【請求項４】
前記複数個の遅延反転回路は、ｍ個（ｍは正の整数）の遅延反転回路からなる第１の遅延反転回路群と、ｎ個（ｎは正の整数でｎ＜ｍ）の遅延反転回路からなる第２の遅延反転回路群との２つの遅延反転回路群に分割されており、
前記カウンタは、上記第１の遅延反転回路群の各遅延反転回路内の複数個のクロックドインバータ回路の動作を制御する第１の制御信号を生成する第１のカウンタと、上記第２の遅延反転回路群の各遅延反転回路内の複数個のクロックドインバータ回路の動作を制御する第２の制御信号を生成する第２のカウンタとからなることを特徴とする請求項３記載のデジタル制御型発振回路。
【請求項５】
前記入力データは、定められた周波数範囲の最高周波数に対応した第１の入力データと最低周波数に対応した第２の入力データとからなり、
前記比較判定回路は前記データ生成回路で生成された前記データを上記第１及び第２の入力データと比較し、
前記制御回路は、前記第１、第２のカウンタのカウント状態を所定の状態にセットすると共に、前記比較判定回路からの判定信号に基づいて、前記データ生成回路で生成された前記データに対応した周波数が上記定められた周波数範囲内に入っていないときは前記第１及び第２のカウンタをアップカウントもしくはダウンカウントさせて前記第１及び第２の制御信号を更新することを特徴とする請求項４記載のデジタル制御型発振回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、デジタル信号により発振周波数を制御するデジタル制御型発振回路及びこれに用いられる発振回路に係り、特に高い周波数分解能を有するデジタル制御型発振回路及び発振回路に関する。
【背景技術】
【０００２】
発振回路として、複数個のインバータ回路を直列接続して構成されるリングオッシレータ（リング発振器）が知られている。従来のリング発振器は構成が簡単であるが、周波数の制御は制御電圧を変える等のアナログ制御が一般的であり、デジタル制御は困難である。
【０００３】
また、デジタル制御が可能なものであっても、高精度な周波数分解能を持たせるためには、インバータ回路の他にトランジスタや抵抗等を追加する必要があり、集積回路化する際にチップ面積が大きくなるという問題がある。
【０００４】
なお、デジタル制御が可能な発振回路として、特許文献１には、直列接続された複数の粗調整回路からなる粗調整ブロックと、直列接続された複数の微調整回路からなる微調整ブロックとを有するリング発振器が開示されている。この特許文献１に開示されたリング発振器では、粗調整用の制御信号によって制御される粗調整回路の通過段数と、微調整回路内のインバータの出力ノードに接続されるＭＯＳキャパシタの数を変えることで発振周波数が制御される。
【特許文献１】特許第３４３００４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記のようにデジタル制御が可能な従来の発振回路は、高い周波数分解能を持たせるようにするとチップ面積が大きくなるという問題がある。
【０００６】
この発明は上記のような事情を考慮してなされたものであり、その目的は、チップ面積の増大を伴わずに周波数分解能を向上させることができるデジタル制御型発振回路及びこれに用いられる発振回路を提供することである。
【課題を解決するための手段】
【０００７】
この発明の発振回路は、それぞれインバータ回路及びこのインバータ回路に対して並列に接続された複数個のクロックドインバータ回路とからなる複数個の遅延反転回路を有し、上記複数個の遅延反転回路は直列に接続されて奇数段の信号反転回路を構成し、最終段の遅延反転回路の出力が最前段の遅延反転回路に入力として帰還され、上記複数個の遅延反転回路は互いに個数が異なる複数の遅延反転回路群に分割され、各遅延反転回路群の複数個のクロックドインバータ回路は遅延反転回路群毎に互いに異なる制御信号によって動作が制御されることを特徴とする。
【０００８】
この発明のデジタル制御型発振回路は、それぞれインバータ回路及びこのインバータ回路に対して並列に接続された複数個のクロックドインバータ回路とからなる複数個の遅延反転回路を有し、上記複数個の遅延反転回路は直列に接続されて奇数段の信号反転回路を構成し、最終段の遅延反転回路の出力が最前段の遅延反転回路に入力として帰還され、上記複数個の遅延反転回路は互いに個数が異なる複数の遅延反転回路群に分割され、各遅延反転回路群の複数個のクロックドインバータ回路は、遅延反転回路群毎に互いに異なる制御信号によって動作が制御される発振回路と、上記発振回路の発振周波数に応じたデータを生成するデータ生成回路と、上記データ生成回路で生成されたデータを入力データと比較し、その比較結果に応じた判定信号を出力する比較判定回路と、上記判定信号に応じてアップカウントもしくはダウンカウントされ、カウント状態に応じた信号を上記制御信号として生成し、上記発振回路に供給するカウンタとを具備したことを特徴する。
【発明の効果】
【０００９】
この発明のデジタル制御型発振回路及び発振回路によれば、高精度な周波数分解能を持たせるために、インバータ回路やクロックドインバータ回路の他にトランジスタや抵抗等を追加する必要がないので、集積回路化する際にチップ面積の増大は伴わない。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照してこの発明を実施の形態により説明する。
【００１１】
図１はこの発明に係る発振回路の一実施形態の構成を示すブロック図である。この発振回路には、ｍ個（ｍは正の整数）の遅延反転回路１０からなる第１の遅延反転回路群１１と、ｎ個（ｎは正の整数であり、ｎ＜ｍ）の遅延反転回路１０からなる第２の遅延反転回路１２とが設けられている。
【００１２】
上記第１の遅延反転回路群１１内のｍ個の遅延反転回路１０と、第２の遅延反転回路群１２内のｎ個の遅延反転回路１０は直列に接続されており、全体で奇数段の信号反転回路を構成している。そして、本例では第２の遅延反転回路群１２内の最終段の遅延反転回路１０の出力が第１の遅延反転回路群１１内の最前段の遅延反転回路１０に帰還されており、第２の遅延反転回路群１２内の最終段の遅延反転回路１０の出力が発振出力信号として取り出される。
【００１３】
上記第１の遅延反転回路群１１内のｍ個の遅延反転回路１０には周波数粗調整用の第１の制御信号が並列に供給されており、これらｍ個の遅延反転回路１０における信号遅延時間は第１の制御信号に応じて制御される。同様に、第２の遅延反転回路群１２内のｎ個の遅延反転回路１０には周波数微調整用の第２の制御信号が並列に供給されており、これらｎ個の遅延反転回路１０における各信号遅延時間は第２の制御信号に応じて制御される。
【００１４】
上記第１及び第２の遅延反転回路群１１、１２内の各遅延反転回路１０はそれぞれ同様の内部構成を有し、図２にその具体的な回路構成の一例を示している。遅延反転回路１０は、１個のインバータ回路１３と、(a+1)個（ａは正の整数）のクロックドインバータ回路１４とから構成されている。上記(a+1)個のクロックドインバータ回路１４の各入力ノードはインバータ回路１３の入力ノードに並列に接続され、各出力ノードはインバータ回路１３の出力ノードに並列に接続されている。つまり、(a+1)個のクロックドインバータ回路１４はインバータ回路１３に対して並列に接続されている。
【００１５】
上記(a+1)個のクロックドインバータ回路１４はそれぞれＰチャネル及びＮチャネルのＭＯＳトランジスタからなるＣＭＯＳ構成を有し、これら各クロックドインバータ回路１４を構成するＭＯＳトランジスタのディメンジョン、つまり素子サイズは、図示するように×１，×２，×４，×８，×１６，…，×２a-1，×２aの如く、基準となる１個のクロックドインバータ回路を構成するＭＯＳトランジスタのディメンジョンを基準値である１とすると、これに対して２のべき乗倍の関係で順次増加するように互いに異なるようにされている。
【００１６】
また、上記(a+1)個のクロックドインバータ回路１４には、第１または第２の制御信号である互いに相補な(a+1)組の制御信号S0，／S0、S1，／S1、S2，／S2、S3，／S3、、S4，／S4…S(a-1)，／S(a-1)、Sa，／Saのそれぞれが供給される。
【００１７】
つまり、図１中の複数個の遅延反転回路１０は、互いに個数が異なる第１、第２の遅延反転回路群１１、１２に分割されており、第１、第２の遅延反転回路群１１、１２の複数個のクロックドインバータ回路１４は、互いに異なる第１、第２の制御信号によって動作が制御される。
【００１８】
また、図２に示すような構成を有する遅延反転回路１０では、第１または第２の制御信号に応じて(a+1)個のクロックドインバータ回路１４の動作が制御され、動作状態のクロックドインバータ回路１４及びインバータ回路１３によって入力信号INが反転されることで出力信号OUTが得られる。
【００１９】
上記のように構成された発振回路では、全体として奇数個の遅延反転回路１０が直列に接続され、最終段の出力が最前段に帰還されているので、電源が投入されるとある周波数で発振動作する。
【００２０】
各遅延反転回路１０には、第１または第２の制御信号に応じて動作が制御される(a+1)個のクロックドインバータ回路１４が設けられており、各遅延反転回路１０内において動作するクロックドインバータ回路１４の個数及びクロックドインバータ回路１４を構成するＭＯＳトランジスタのディメンジョン、つまり素子サイズに応じて、各遅延反転回路１０の出力ノードに存在している寄生容量に対する充放電電流の値が異なるようになる。例えば、動作するクロックドインバータ回路１４の個数が比較的少ない場合には、上記寄生容量に対する充放電電流の値は比較的小さくなり、各遅延反転回路１０における入出力信号相互間の信号遅延時間は比較的長くなる。この場合、発振回路としての発振周波数は比較的低いものとなる。
【００２１】
上記とは逆に、各遅延反転回路１０内において動作するクロックドインバータ回路１４の個数が比較的多くなると、上記寄生容量に対する充放電電流の値は比較的大きくなり、各遅延反転回路１０における入出力信号相互間の信号遅延時間は比較的短くなり、発振回路としての発振周波数は比較的高くなる。つまり、図１に示した発振回路では、第１、第２の制御信号に応じて発振周波数を制御することができる。
【００２２】
ここで、遅延反転回路１０の個数が多い（ｍ個）第１の遅延反転回路群１１と、遅延反転回路１０の個数が少ない（ｎ個）第２の遅延反転回路群１２はそれぞれ、第１または第２の制御信号によって並列に制御されるので、第２の制御信号によって第２の遅延反転回路群１２の動作を制御して発振周波数を変化させる場合に比べて、第１の制御信号によって第１の遅延反転回路群１１の動作を制御して発振周波数を変化させる場合の方が発振周波数は大きく変化する。つまり、第１の制御信号によって第１の遅延反転回路群１１の動作を制御することで発振周波数を粗く制御することができ、第２の制御信号によって第２の遅延反転回路群１２の動作を制御することで発振周波数を細かく制御することができる。
【００２３】
また、第１または第２の制御信号として、例えば図２に示すように(a+1)個の相補信号を使用することにより、発振周波数をそれぞれ２(a+1)通りの中から選択することができる。つまり、この実施の形態に係る発振回路では、発振周波数をデジタル的に変化させることができる。
【００２４】
また、従来のように高精度な周波数分解能を持たせるためにトランジスタや抵抗等を追加する必要がないので、集積回路化する際にチップ面積の増大は伴わない。
【００２５】
なお、上記実施の形態の発振回路では、複数個の遅延反転回路１０を、互いに個数が異なる第１、第２の遅延反転回路群１１、１２に分割する場合について説明した。しかし、複数個の遅延反転回路１０を、互いに個数が異なる３個以上の遅延反転回路群に分割し、それぞれの遅延反転回路群に対して異なる制御信号を供給するように変形してもよい。例えば、３個の遅延反転回路群に分割した場合には、最も多い数の遅延反転回路１０を有する遅延反転回路群によって発振周波数を最も粗く制御し、最も少ない数の遅延反転回路１０を有する遅延反転回路群によって発振周波数を最も細かく制御し、最も多い数と最も少ない数の中間の数の遅延反転回路１０を有する遅延反転回路群によって発振周波数をその中間の粗さで制御することができる。
【００２６】
また、上記実施の形態の発振回路では、第１、第２の遅延反転回路群１１、１２を構成する遅延反転回路１０内に設けられたクロックドインバータ回路１４の数が同じである場合について説明したが、これは第１、第２の遅延反転回路群１１、１２間で互いに異なる数のクロックドインバータ回路１４を設けるようにしてもよい。
【００２７】
また、上記実施の形態の発振回路では、複数個の遅延反転回路１０のみを用いて全体で奇数段の信号反転回路を構成する場合について説明した。しかし、これは図３に示すように、帰還ループの途中に奇数個または偶数個（本例では３個）のインバータ回路１５を直列に挿入することで、全体として奇数段の信号反転回路を構成するように変形してもよい。
【００２８】
さらに、図４に示すように、帰還ループの途中にＮＡＮＤゲート回路１６を挿入し、このＮＡＮＤゲート回路１６に外部クロック信号CLK及び前段の遅延反転回路１０の出力を供給することで、発振出力信号として外部クロック信号CLKに同期した信号を発生させることができる。
【００２９】
図５はこの発明のデジタル制御型発振回路の一実施形態に係る構成を示すブロック図である。図５において、２１は例えば図１に示したものと同様の構成を有する発振回路である。この発振回路２１から出力される発振信号ｆoutは発振出力信号として取り出されると共に第１のカウンタ２２に供給される。第１のカウンタ２２は上記発振信号ｆoutをカウントし、発振周波数に応じたデータDataを生成する。このデータDataは比較判定回路２３に供給される。比較判定回路２３は、生成された上記データDataを入力データData INと比較し、その比較結果に応じた判定信号を出力する。上記入力データData INとして、上記発振回路２１で発振させる所望の周波数範囲（設定範囲）の最高周波数に対応した第１の入力データData IN-Hと、最低周波数に対応した第２の入力データData IN-Lとが入力される。比較判定回路２３で生成された判定信号は制御回路２４に供給される。制御回路２４は、第２及び第３のカウンタ２５、２６のカウント状態を所定の状態にセットすると共に上記判定信号に応じて第２及び第３のカウンタ２５、２６をアップカウントもしくはダウンカウントさせる。そして上記第２及び第３のカウンタ２５、２６のカウント状態をデコードした信号が第１の制御信号RC及び第２の制御信号FCとして上記発振回路２１に供給される。先に説明したように、第１の制御信号RCは発振回路２１の発振周波数を粗く制御するために使用され、第２の制御信号FCは発振回路２１の発振周波数を細かく制御するために使用される。
【００３０】
図６は、図５のデジタル制御型発振回路の動作の一例を示すフローチャートである。なお、ここでは第２のカウンタ２５で生成される第１の制御信号をRC[6:0]、第３のカウンタ２６で生成される第２の制御信号をFC[5:0]とする。RC[6:0]はこの制御信号が０〜６からなる７ビットの信号であることを表し、FC[5:0]はこの制御信号が０〜５からなる６ビットの信号であることを表している。また、第１の制御信号RC[6:0]及び第２の制御信号FC[5:0]によって制御される発振回路２１の周波数の制御範囲は、例えば図７中に示すような範囲であるとする。図７中、第１の制御信号RC[6:0]の値が１６進数で00のとき、つまりRC=00Hのとき、発振回路２１の発振周波数は粗い周波数の区切りで最も左側に位置する周波数範囲に設定され、RC[6:0]の値が１６進数で7Fのとき、つまりRC=7FHのとき、発振回路２１の発振周波数は粗い周波数の区切りで最も右側の周波数範囲に設定される。同様に、第２の制御信号FC[5:0]の値が１６進数で00のとき、つまりFC=00Hのとき、発振回路２１の発振周波数は細かい周波数の区切りの最高周波数に設定され、FC[5:0]の値が１６進数で3Fのとき、つまりFC=3FHのとき、発振回路２１の発振周波数は細かい周波数の区切りの最低周波数に設定される。
【００３１】
図６において、スタート後、目標周波数ｆsetがセットされる（ステップＳ１）。この目標周波数ｆsetは、目標の周波数範囲の最高周波数に対応した第１の入力データData IN-Hと、最低周波数に対応した第２の入力データData IN-Lとして比較判定回路２３に入力される。次に、第２のカウンタ２５が初期値にセットされ（ステップＳ２）、続いて、第３のカウンタ２６が初期値にセットされる（ステップＳ３）。第２及び第３のカウンタ２５、２６でセットされた値はデコードされ、第１、第２の制御信号RC、FCとして供給されることで、発振回路２１はこの第１、第２の制御信号RC、FCに応じた周波数で発振する。
【００３２】
発振回路２１から出力される発振信号ｆoutは第１のカウンタ２２でカウントされ、発振周波数に応じたデータDataが生成される（発振周波数ｆoutの計測）（ステップＳ４）。
【００３３】
次に、上記データDataと入力データData IN（Data IN-H及びData IN-L）とが比較判定回路２３で比較され、ｆset＞ｆoutであるか否かが、つまり発振周波数ｆoutが目標周波数ｆsetよりも低いかどうかが判定される（ステップＳ５）。発振周波数ｆoutが目標周波数ｆsetよりも低くないと判定された場合（No）には、次にｆset＜ｆoutであるか否かが、つまり発振周波数ｆoutが目標周波数ｆsetよりも高いかどうかが判定される（ステップＳ６）。発振周波数ｆoutが目標周波数ｆsetよりも高くない判定された場合（No）、つまり発振周波数ｆoutが目標周波数ｆsetの範囲内に入っている場合には制御が停止し（ステップＳ７）、次に再びステップＳ４に戻って発振周波数ｆoutが計測される。
【００３４】
一方、ステップＳ５でｆset＞ｆoutであると判定された場合（Yes）、つまり発振周波数ｆoutが目標周波数ｆsetよりも低い場合には、次に、第２の制御信号FCの値が00Hまたは3FHであるか否かが判定される（ステップＳ８）。ステップＳ８において、FCの値が00Hまたは3FHでないと判定された場合（No）には、次に第２のカウンタ２５がダウンカウントされ（ステップＳ９）、再びステップＳ４に戻る。
【００３５】
また、ステップＳ８において、RCの値が00Hまたは3FHであると判定された場合（Yes）には、次に、第１の制御信号RCの値が00Hであるか否かが判定される（ステップＳ１０）。このステップＳ１０で、第１の制御信号RCの値が00Hであると判定された場合（Yes）には、次に、第３のカウンタ２６がカウントアップされて発振周波数の微調整が行われ（ステップＳ１１）、その後、再びステップＳ４に戻る。
【００３６】
ステップＳ１０において、第１の制御信号RCの値が00Hではないと判定された場合（No）、次に、第１の制御信号RCの値が7FHであるか否かが判定される（ステップＳ１２）。ステップＳ１２において、第１の制御信号RCの値が7FHであると判定された場合（Yes）には、次に、第３のカウンタ２６がカウントダウンされて発振周波数の微調整が行われ（ステップＳ１３）、その後、再びステップＳ４に戻る。
【００３７】
一方、ステップＳ１２において、第１の制御信号RCの値が7FHではないと判定された場合（No）には、次に、第２及び第３のカウンタ２５、２６がカウントアップされ（ステップＳ１４）、その後、再びステップＳ４に戻る。
【００３８】
先のステップＳ６において、ｆset＜ｆoutであると判定された場合（Yes）、つまり発振周波数ｆoutが目標周波数ｆsetよりも高い場合には、次に、第２の制御信号FCの値が00Hまたは3FHであるか否かが判定される（ステップＳ１５）。ステップＳ１５において、FCの値が00Hまたは3FHである（Yes）と判定された場合（Yes）には、先のステップＳ１０に移り、RCの値が00Hであるか否が判定され、他方、FCの値が00Hまたは3FHではない（No）と判定された場合には、第２のカウンタ２５がカウントアップされて発振周波数の粗調整が行われ（ステップＳ１６）、その後、再びステップＳ３に戻る。
【００３９】
次に、図５に示すデジタル制御型発振回路の動作を図６を用いて説明する。スタート後、図６中のステップＳ１で目標周波数ｆsetがセットされ、ステップＳ２、Ｓ３で第２及び第３のカウンタ２５、２６のカウント状態が初期値にセットされる。この場合、第１、第２の制御信号が例えばRC=00H、FC=00Hとなるように初期値がセットされるものとする。この後、発振回路２１は、図７中のｆiniの周波数で発振する。この発振周波数ｆiniは、比較判定回路２３への入力データData IN、つまり第１の入力データData IN-Hと第２の入力データData IN-Lとに対応した目標周波数ｆsetの範囲（設定範囲）には入っておらず、設定範囲よりも高い周波数である。従って、この後、第１のカウンタ２２によって発振周波数が計測されてデータDataが生成され、このデータDataが比較判定回路２３において目標周波数ｆsetに対応した入力データData IN（Data IN-H、Data IN-L）と比較されると、比較判定回路２３では発振周波数ｆiniは高く、所望の周波数範囲に入っていないことが判定され、この判定結果に応じた判定信号が制御回路２４に出力される。
【００４０】
制御回路２４は、この判定信号を受け、ステップＳ１１を経て第３のカウンタ２６を１６進数の１だけアップカウントさせる。これにより第２の制御信号FC[5:0]が更新されてFC=01Hとなり、この更新された第２の制御信号（FC=01H）と第１の制御信号（RC=00H）とに応じて発振回路２１の発振動作が制御される。この場合の発振周波数は高く、所望の周波数範囲に入っていないので、この後は上記と同様にして第２の制御信号FC[5:0]が順次更新され、発振回路２１の動作が制御される。
【００４１】
そして、第２の制御信号がFC=3FHに更新された後は、第１の制御信号がRC=00Hの状態においてこれ以上低い周波数の制御範囲は存在しないので、比較判定回路２３からの判定信号を受けると、制御回路２４は、この判定信号を受け、ステップＳ１６を経て第２のカウンタ２５を１６進数の１だけアップカウントさせる。以下、同様にして発振回路２１の発振周波数が所望の周波数範囲に近づくように第２及び第３のカウンタ２５、２６が制御される。
【００４２】
図８に示すように、発振回路２１の発振周波数ｆoutが、FC=3DH、RC=20H（図８では１６進数を示す末尾のHは省略）の点P1まで移動したとする。この点P1の周波数でも未だ高いため、次に、FC=3EH、RC=20Hの点P2まで移動する。しかし、この点P2の周波数でも未だ高いため、次に、FC=3FH、RC=20Hの点P3まで移動する。この点P3の周波数も未だ高い。しかも、この点P3の周波数は第２の制御信号FCによって制御可能な周波数範囲の最低周波数である。
【００４３】
このため、次に第３のカウンタ２６は１だけアップカウントされてFC=3DHとなり、かつ第２のカウンタ２５も１だけアップカウントされてFC=3DHとなる。この結果、点P3の次はFC=3DH、RC=21Hの点P4まで移動する。この点P4の周波数でも未だ高いため、次に、FC=3EH、RC=21Hの点P5まで移動する。この点P5における周波数は所望の周波数範囲（周波数設定範囲）に入っているため、この状態で動作が安定する。
【００４４】
この後、時間の経過と共に発熱等の影響により発振回路２１の発振周波数が低下し、図８中の点P6の位置に移動したとする。この点P6における周波数は所望の周波数範囲から外れている。そして、この周波数が第１のカウンタ２２によって計測されてデータDataが生成され、その後、比較判定回路２３で入力データData INと比較されることにより、第３のカウンタ２６が１だけダウンカウントされる。この結果、発振回路２１の発振周波数が点P7まで移動したとする。この点P7の周波数は所望の周波数範囲よりも高い。
【００４５】
このため、次に第２のカウンタ２５が１だけアップカウントされてRC=22Hとなる。第３のカウンタ２６については以前のカウント状態（FC=3EH）のままである。この結果、点P7の次はFC=3EH、RC=22Hの点P8まで移動する。この点P8における周波数は所望の周波数範囲に入っているため、この状態で動作が安定する。
【００４６】
以下、同様にして、発熱等の影響により発振回路２１の発振周波数が所望の周波数範囲からずれたとしても、再び所望の周波数範囲内に入るような制御が行われる。すなわち、上記実施形態のデジタル制御型発振回路では、入力データに応じた周波数で安定に発振させることができる。
【００４７】
なお、上記実施形態では、第３のカウンタ２６のカウント値が最小値（FC=00H）のときに発振回路２１の発振周波数が最も高くなり、最大値（FC=3FH）のときに発振周波数が最も低くなり、カウント値が最小値の状態から第３のカウンタ２６をアップカウントさせて発振周波数を降下させる場合を説明した。しかし、これとは逆に、第３のカウンタ２６のカウント値が最小値（FC=00H）のときに発振周波数が最も低くなり、最大値（FC=3FH）のときに発振周波数が最も高くなり、カウント値が最大値の状態から第３のカウンタ２６をダウンカウントさせて発振周波数を降下させるように制御してもよい。
【００４８】
また、発振動作開始時の初期値として、制御可能な周波数範囲のうち最も高い周波数から制御動作が開始される場合を説明したが、これは最も低い周波数、または中間の周波数から制御動作が開始されるようにしてもよい。
【００４９】
さらに、上記実施形態では発振回路２１として図１に示すような構成の発振回路を使用する場合について説明したが、これは図３や図４に示すような構成の発振回路を使用することもできる。
【００５０】
このように上記実施形態のデジタル制御型発振回路によれば、図１の発振回路の場合と同様、高精度な周波数分解能を持たせるためにトランジスタや抵抗等を追加する必要がないので、集積回路化する際にチップ面積の増大は伴わない。しかも、入力データに応じた周波数で安定に発振させることができる。
【図面の簡単な説明】
【００５１】
【図１】この発明に係る発振回路の一実施形態の構成を示すブロック図。
【図２】図１中の遅延反転回路の具体的な構成の一例を示す回路図。
【図３】図１の発振回路の第１の変形例の構成を示すブロック図。
【図４】図１の発振回路の第２の変形例の構成を示すブロック図。
【図５】図１の発振回路を用いたデジタル制御型発振回路の構成を示すブロック図。
【図６】図５のデジタル制御型発振回路の動作の一例を示すフローチャート。
【図７】図５のデジタル制御型発振回路における周波数の制御範囲を示す特性図。
【図８】図５のデジタル制御型発振回路の制御動作の一例を示す特性図。
【符号の説明】
【００５２】
１０…遅延反転回路、１１…第１の遅延反転回路群、１２…第２の遅延反転回路、１３…インバータ回路、１４…クロックドインバータ回路、２１…発振回路、２２…第１のカウンタ、２３…比較判定回路、２４…制御回路、２５…第２のカウンタ、２６…第３のカウンタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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