(57)【要約】【課題】ＣＡＭセルを形成するのに要するスペースを縮小し得る半導体装置を提供する。【解決手段】ゲート配線３４ａが直線状に形成されており、ゲート配線４０ｄがゲート配線３４ａの延長線上に位置しており、ゲート配線４０ｅがゲート配線４０ａとゲート配線４０ｄとの間に位置しており、ゲート配線４０ｂが直線状に形成されており、ゲート配線４０ｃがゲート配線４０ｂの延長線上に位置しており、ゲート配線４０ｇが直線状に形成されており、ゲート配線４０ｈがゲート配線４０ｇの延長線上に位置しており、ゲート配線４０ｆが直線状に形成されており、ゲート配線４０ｉがゲート配線４０ｆの延長線上に位置しており、ゲート配線４０ｊがゲート配線４０ｆとゲート配線４０ｉとの間に位置している。このため、ＣＡＭセルを形成するのに要するスペースを極めて小さくすることができる。【選択図】  図２
2005340269.tif 000002
【特許請求の範囲】
【請求項１】
第１のトランジスタと第２のトランジスタより成る第１のインバータと；第３のトランジスタと第４のトランジスタより成る第２のインバータと；前記第１のインバータと前記第２のインバータとにより構成された第１のフリップフロップ回路を制御する第５のトランジスタと；前記第１のフリップフロップ回路を制御する第６のトランジスタとを有する第１のメモリセルと、
第７のトランジスタと第８のトランジスタより成る第３のインバータと；第９のトランジスタと第１０のトランジスタより成る第４のインバータと；前記第３のインバータと前記第４のインバータとにより構成された第２のフリップフロップ回路を制御する第１１のトランジスタと；前記第２のフリップフロップ回路を制御する第１２のトランジスタとを有する第２のメモリセルと、
前記第１のフリップフロップ回路に接続された第１３のトランジスタと、前記第１３のトランジスタに接続された第１４のトランジスタと、前記第２のフリップフロップ回路に接続された第１５のトランジスタと、前記第１５のトランジスタに接続された第１６のトランジスタとより成り、前記第１のメモリセルに書き込まれる情報と前記第２のメモリセルに書き込まれる情報とを比較し、比較結果に基づいた判定信号を出力する比較回路とを有する半導体装置であって、
前記第１のトランジスタのゲート電極と前記第２のトランジスタのゲート電極とを含み、直線状に形成された第１のゲート配線と、
前記第６のトランジスタのゲート電極を含み、前記第１のゲート配線の延長線上に位置する第２のゲート配線と、
前記第１のゲート配線と前記第２のゲート配線との間に位置し、前記第１４のトランジスタのゲート電極を含む第３のゲート配線と、
前記第３のトランジスタのゲート電極と前記第４のトランジスタのゲート電極と前記第１３のトランジスタのゲート電極とを含み、直線状に形成された第４のゲート配線と、
前記第５のトランジスタのゲート電極を含み、前記第４のゲート配線の延長線上に位置する第５のゲート配線と、
前記第９のトランジスタのゲート電極と第１０のトランジスタのゲート電極と前記第１５のトランジスタのゲート電極とを含み、直線状に形成された第６のゲート配線と、
前記第１１のトランジスタのゲート電極を含み、前記第６のゲート配線の延長線上に位置する第７のゲート配線と、
前記第７のトランジスタのゲート電極と前記第８のトランジスタのゲート電極とを含み、直線状に形成された第８のゲート配線と、
前記第１２のトランジスタのゲート電極を含み、前記第８のゲート配線の延長線上に位置する第９のゲート配線と、
前記第８のゲート配線と前記第９のゲート配線との間に位置し、前記第１６のトランジスタのゲート電極を含む第１０のゲート配線と
を有することを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１のゲート配線は、前記第３のトランジスタのソース／ドレイン拡散層の近傍に達するように形成されており、
前記第４のゲート配線は、前記第１のトランジスタのソース／ドレイン拡散層の近傍に達するように形成されており、
前記第１のゲート配線と前記第３のトランジスタのソース／ドレイン拡散層とに接する第１の導体プラグと、
前記第４のゲート配線と前記第１のトランジスタのソース／ドレイン拡散層とに接する第２の導体プラグとを更に有する
ことを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記第８のゲート配線は、前記第９のトランジスタのソース／ドレイン拡散層の近傍に達するように形成されており、
前記第６のゲート配線は、前記第７のトランジスタのソース／ドレイン拡散層の近傍に達するように形成されており、
前記第８のゲート配線と前記第９のトランジスタのソース／ドレイン拡散層とに接する第１の導体プラグと、
前記第６のゲート配線と前記第７のトランジスタのソース／ドレイン拡散層とに接する第２の導体プラグとを更に有する
ことを特徴とする半導体装置。
【請求項４】
請求項１乃至３のいずれか１項に記載の半導体装置において、
前記第１３乃至第１６のトランジスタの閾値電圧は、前記第２、第４、第８及び第１０のトランジスタの閾値電圧より低い
ことを特徴とする半導体装置。
【請求項５】
請求項１乃至４のいずれか１項に記載の半導体装置において、
前記第５、第６、第１１及び第１２のトランジスタの閾値電圧は、前記第２、第４、第８及び第１０のトランジスタの閾値電圧より高い
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、特にＣＡＭセルを有する半導体装置に関する。
【背景技術】
【０００２】
近時、パスワードやＩＤコード等の照合における高速化を実現する半導体装置として、ＣＡＭ（Content Addressable Memory）が注目されている。
【０００３】
ＣＡＭは、予めＣＡＭセルに記憶したデータ（登録データ）と外部から入力される参照データ（例えば、パスワードやＩＤコード）とを比較照合し、参照データと登録データとが一致するか否かを示す判定信号を出力する半導体装置である。
【０００４】
ＣＡＭセルは、登録データが記憶されるメモリセルと、参照データが記憶されるメモリセルと、２つのメモリセルに記憶されるデータについての排他的論理和演算を行い、演算結果に基づいて判定信号を出力する比較回路とにより構成されている（特許文献１、２参照）。
【特許文献１】米国特許第５，３９１，５９０号明細書
【特許文献２】米国特許第６，４００，５９２号明細書
【特許文献３】特開２００３−１１５５５１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、提案されているＣＡＭは、ＣＡＭセルを形成するのに要するスペースが比較的大きかった。このため、半導体装置の小型化、高集積化、大容量化等の要請に応え得なかった。
【０００６】
本発明の目的は、ＣＡＭセルを形成するのに要するスペースを縮小し得る半導体装置を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一観点によれば、第１のトランジスタと第２のトランジスタより成る第１のインバータと；第３のトランジスタと第４のトランジスタより成る第２のインバータと；前記第１のインバータと前記第２のインバータとにより構成された第１のフリップフロップ回路を制御する第５のトランジスタと；前記第１のフリップフロップ回路を制御する第６のトランジスタとを有する第１のメモリセルと、第７のトランジスタと第８のトランジスタより成る第３のインバータと；第９のトランジスタと第１０のトランジスタより成る第４のインバータと；前記第３のインバータと前記第４のインバータとにより構成された第２のフリップフロップ回路を制御する第１１のトランジスタと；前記第２のフリップフロップ回路を制御する第１２のトランジスタとを有する第２のメモリセルと、前記第１のフリップフロップ回路に接続された第１３のトランジスタと、前記第１３のトランジスタに接続された第１４のトランジスタと、前記第２のフリップフロップ回路に接続された第１５のトランジスタと、前記第１５のトランジスタに接続された第１６のトランジスタとより成り、前記第１のメモリセルに書き込まれる情報と前記第２のメモリセルに書き込まれる情報とを比較し、比較結果に基づいた判定信号を出力する比較回路とを有する半導体装置であって、前記第１のトランジスタのゲート電極と前記第２のトランジスタのゲート電極とを含み、直線状に形成された第１のゲート配線と、前記第６のトランジスタのゲート電極を含み、前記第１のゲート配線の延長線上に位置する第２のゲート配線と、前記第１のゲート配線と前記第２のゲート配線との間に位置し、前記第１４のトランジスタのゲート電極を含む第３のゲート配線と、前記第３のトランジスタのゲート電極と前記第４のトランジスタのゲート電極と前記第１３のトランジスタのゲート電極とを含み、直線状に形成された第４のゲート配線と、前記第５のトランジスタのゲート電極を含み、前記第４のゲート配線の延長線上に位置する第５のゲート配線と、前記第９のトランジスタのゲート電極と第１０のトランジスタのゲート電極と前記第１５のトランジスタのゲート電極とを含み、直線状に形成された第６のゲート配線と、前記第１１のトランジスタのゲート電極を含み、前記第６のゲート配線の延長線上に位置する第７のゲート配線と、前記第７のトランジスタのゲート電極と前記第８のトランジスタのゲート電極とを含み、直線状に形成された第８のゲート配線と、前記第１２のトランジスタのゲート電極を含み、前記第８のゲート配線の延長線上に位置する第９のゲート配線と、前記第８のゲート配線と前記第９のゲート配線との間に位置し、前記第１６のトランジスタのゲート電極を含む第１０のゲート配線とを有する半導体装置が提供される。
【発明の効果】
【０００８】
以上の通り、本発明によれば、第１のトランジスタのゲート電極と第２のトランジスタのゲート電極とを含む第１のゲート配線が直線状に形成されており、第６のトランジスタのゲート電極を含む第２のゲート配線が第１のゲート配線の延長線上に位置しており、第１４のトランジスタのゲート電極を含む第３のゲート配線が第１のゲート配線と第２のゲート配線との間に位置しており、第３のトランジスタのゲート電極と第４のトランジスタのゲート電極と第１３のトランジスタのゲート電極とを含む第４のゲート配線が直線状に形成されており、第５のトランジスタのゲート電極を含む第５のゲート配線が第４のゲート配線の延長線上に位置しており、第９のトランジスタのゲート電極と第１０のトランジスタのゲート電極と第１５のトランジスタのゲート電極とを含む第６のゲート配線が直線状に形成されており、第１１のトランジスタのゲート電極を含む第７のゲート配線が第６のゲート配線の延長線上に位置しており、第７のトランジスタのゲート電極と第８のトランジスタのゲート電極とを含む第８のゲート配線が直線状に形成されており、第１２のトランジスタのゲート電極を含む第９のゲート配線が第８のゲート配線の延長線上に位置しており、第１６のトランジスタのゲート電極を含む第１０のゲート配線が第８のゲート配線と第９のゲート配線との間に位置しているため、無駄なスペースが生じるのを防止することができる。このため、本発明によれば、ＣＡＭセルを形成するのに要するスペースを極めて小さくすることができる。
【０００９】
また、本発明によれば、第１のゲート配線が第３のトランジスタのソース／ドレイン拡散層の近傍に達するように延在しており、第４のゲート配線が第１のトランジスタのソース／ドレイン拡散層の近傍に達するように延在しており、第１のゲート配線と第３のトランジスタのソース／ドレイン拡散層とが配線を介することなく第１の導体プラグにより接続されており、第４のゲート配線と第１のトランジスタのソース／ドレイン拡散層とが配線を介することなく第２の導体プラグにより接続されているため、省スペース化に寄与することができる。
【００１０】
また、本発明によれば、第８のゲート配線が第９のトランジスタのソース／ドレイン拡散層の近傍に達するように延在しており、第６のゲート配線が第７のトランジスタのソース／ドレイン拡散層の近傍に達するように延在しており、第７のゲート配線と第９のトランジスタのソース／ドレイン拡散層とが配線を介することなく第１の導体プラグにより接続されており、第６のゲート配線と第７のトランジスタのソース／ドレイン拡散層とが配線を介することなく第２の導体プラグにより接続されているため、省スペース化に寄与することができる。
【００１１】
また、本発明によれば、比較回路を構成する第１３乃至第１６のトランジスタの閾値電圧が、メモリセルを構成する第２、第４、第８、第１０のトランジスタの閾値電圧より低く設定されているため、比較回路の動作速度を向上することができる。従って、本発明によれば、第１のメモリセルに記憶される情報と第２のメモリセルに記憶される情報とが一致しているか否かを高速で判定することが可能となる。
【００１２】
また、本発明によれば、第５、第６、第１１、第１２のトランジスタの閾値電圧が、第２、第４、第８、第１０のトランジスタの閾値電圧より高く設定されているため、ノイズ耐性を向上することができ、信頼性の高い半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１３】
［一実施形態］
本発明の一実施形態による半導体装置及びその製造方法を図１乃至図２６を用いて説明する。図１は、本実施形態による半導体装置を示す回路図である。図２は、本実施形態による半導体装置を示す平面図（その１）である。図３は、本実施形態による半導体装置を示す平面図（その２）である。図４は、本実施形態による半導体装置を示す断面図（その１）である。図４は、図２のＡ−Ａ′線断面に対応している。図５は、本実施形態による半導体装置を示す断面図（その２）である。図５は、図２のＢ−Ｂ′線断面に対応している。図６は、本実施形態による半導体装置を示す断面図（その３）である。図６は、図２のＣ−Ｃ′線断面に対応している。図７は、本実施形態による半導体装置を示す平面図（その３）である。図８は、本実施形態による半導体装置を示す平面図（その４）である。図９は、本実施形態による半導体装置を示す平面図（その５）である。図１０は、本実施形態による半導体装置を示す平面図（その６）である。図１１は、本実施形態による半導体装置を示す平面図（その７）である。図１２は、本実施形態による半導体装置のスタティックノイズマージンを示すグラフである。図２、図３、図７〜図１１において、紙面左右方向（Ｘ方向）はワード線ＷＬが延在する方向（ワード線方向）であり、紙面上下方向（Ｙ方向）はビット線ＢＬが延在する方向（ビット線方向）である。
【００１４】
（半導体装置）
図１に示すように、本実施形態による半導体装置は、メモリセル（ＳＲＡＭセル）１０と、メモリセル（ＳＲＡＭセル）１２と、メモリセル１０に予め記憶される情報とメモリセル１２に入力される情報との排他的論理和演算を行い、演算結果に基づいて判定信号を出力する比較回路（排他的論理和演算回路）１４とを有している。
【００１５】
メモリセル１０は、ロードトランジスタＴｒ１（図２参照）とドライバトランジスタＴｒ２（図２参照）とから成るインバータ１６と、ロードトランジスタＴｒ３（図２参照）とドライバトランジスタＴｒ４（図２参照）とから成るインバータ１８と、インバータ１６とインバータ１８とにより構成されたフリップフロップ回路２０を制御するトランスファトランジスタＴｒ５と、フリップフロップ回路２０を制御するトランスファトランジスタＴｒ６とにより構成されている。トランスファトランジスタＴｒ５のソース／ドレインの一方は、ビット線（ＢＬ）に接続されており、トランスファトランジスタＴｒ５のゲートはワード線（ＷＬ（ＭＡＳＫ））に接続されている。トランスファトランジスタＴｒ６のソース／ドレインの一方はビット線（／ＢＬ）に接続されており、トランスファトランジスタＴｒ６のゲートはワード線（ＷＬ（ＭＡＳＫ））に接続されている。ロードトランジスタＴｒ１のソース／ドレインの一方とロードトランジスタＴｒ３のソース／ドレインの一方とは、電源電圧ＶＤＤ（図３参照）に接続されている。ドライバトランジスタＴｒ２のソース／ドレインの一方と、ドライバトランジスタＴｒ４のソース／ドレインの一方とは、接地電圧ＶＳＳ（図３参照）に接続されている。
【００１６】
メモリセル１２は、ロードトランジスタＴｒ７（図２参照）とドライバトランジスタＴｒ８（図２参照）より成るインバータ２２と、ロードトランジスタＴｒ９（図２参照）とドライバトランジスタＴｒ１０（図２参照）より成るインバータ２４と、インバータ２２とインバータ２４とにより構成されたフリップフロップ回路２６を制御するトランスファトランジスタＴｒ１１と、フリップフロップ回路２６を制御するトランスファトランジスタＴｒ１２とにより構成されている。トランスファトランジスタＴｒ１１のソース／ドレインの一方は、ビット線（ＢＬ）に接続されており、トランスファトランジスタＴｒ１１のゲートはワード線（ＷＬ（ＤＡＴＡ））に接続されている。トランスファトランジスタＴｒ１２のソース／ドレインの一方はビット線（／ＢＬ）に接続されており、トランスファトランジスタＴｒ１２のゲートはワード線（ＷＬ（ＤＡＴＡ））に接続されている。ロードトランジスタＴｒ７のソース／ドレインの一方とロードトランジスタＴｒ９のソース／ドレインの一方とは、電源電圧ＶＤＤに接続されている。ドライバトランジスタＴｒ８のソース／ドレインの一方と、ドライバトランジスタＴｒ１０のソース／ドレインの一方とは、接地電圧ＶＳＳに接続されている。
【００１７】
比較回路（排他的論理和演算回路）１４は、フリップフロップ回路２０にゲートが接続されたトランジスタＴｒ１３と、信号線ＳＢＭにゲートが接続されたトランジスタＴｒ１４と、フリップフロップ回路２６にゲートが接続されたトランジスタＴｒ１５と、信号線ＳＢＤにゲートが接続されたトランジスタＴｒ１６とにより構成されている。トランジスタＴｒ１３のソース／ドレインの一方とトランジスタＴｒ１５のソース／ドレインの一方は、マッチライン（出力信号線）ＭＬに接続されている。トランジスタＴｒ１３のソース／ドレインの他方は、トランジスタＴｒ１４のソース／ドレインの一方に接続されている。トランジスタＴｒ１５のソース／ドレインの他方は、トランジスタＴｒ１６のソース／ドレインの一方に接続されている。トランジスタＴｒ１４のソース／ドレインの他方とトランジスタＴｒ１６のソース／ドレインの他方は、接地電圧ＶＳＳに接続されている。メモリセルに記憶される情報とメモリセルに記憶される情報とが一致した際には、マッチラインＭＬの出力信号はＬｏｗ（Ｌ）の状態となる。一方、メモリセルに記憶される情報とメモリセルに記憶される情報とが不一致の場合には、マッチラインＭＬの出力信号はＨｉｇｈ（Ｈ）の状態となる。
【００１８】
図２乃至図９に示すように、ｐ形ウェル３０及びｎ形ウェル３２が形成された半導体基板２８には、素子領域３４ａ〜３４ｅを画定する素子分離領域３６が形成されている。素子領域３４ａ、３４ｄ、３４ｅは、ｐ形ウェル３０内に形成されている。一方、素子領域３４ｂ、３４ｃは、ｎ形ウェル３２内に形成されている。
【００１９】
半導体基板２８上には、ゲート絶縁膜３８を介して、ゲート配線４０ａ〜４０ｊが形成されている。
【００２０】
ゲート配線４０ａは、素子領域３４ａ、３４ｂに交差するように、ほぼ直線状に形成されている。ゲート配線４０ａは、ロードトランジスタＴｒ１のゲート電極とドライバトランジスタＴｒ２のゲート電極とを含むものであり、ロードトランジスタＴｒ１のゲート電極とドライバトランジスタＴｒ２のゲート電極とを共通に接続するものである。ゲート配線４０ａは、素子領域３４ｃに形成されたロードトランジスタＴｒ３のソース／ドレイン拡散層４２の近傍まで延在している。
【００２１】
ゲート配線４０ａの両側の素子領域３４ｂ内には、ソース／ドレイン拡散層４３、４４が形成されている。ゲート電極４０ａとソース／ドレイン拡散層４３、４４とにより、ＰＭＯＳトランジスタであるロードトランジスタＴｒ１が構成されている。
【００２２】
ゲート配線４０ａの両側の素子領域３４ａ内には、ソース／ドレイン拡散層４５、４６が形成されている。ゲート電極４０ａとソース／ドレイン拡散層４５、４６とにより、ＮＭＯＳトランジスタであるドライバトランジスタＴｒ２が構成されている。
【００２３】
ゲート配線４０ｂは、素子領域３４ｃ、３４ｄ、３４ｅに交差するように、ほぼ直線状に形成されている。ゲート配線４０ｂは、素子領域３４ｃ、３４ｄ、３４ｅに交差するように、ほぼ直線状に形成されている。ゲート配線４０ｂは、ロードトランジスタＴｒ３のゲート電極とドライバトランジスタＴｒ４のゲート電極とトランジスタＴｒ１３のゲート電極とを含むものであり、ロードトランジスタＴｒ３のゲート電極とドライバトランジスタＴｒ４のゲート電極とトランジスタＴｒ１３のゲート電極を共通に接続するものである。ゲート配線４０ｂは、素子領域３４ｂに形成されたロードトランジスタＴｒ１のソース／ドレイン拡散層４３の近傍まで延在している。
【００２４】
ゲート配線４０ｂの両側の素子領域３４ｃ内には、ソース／ドレイン拡散層４２、４７が形成されている。ゲート電極４０ｂとソース／ドレイン拡散層４２、４７とにより、ＰＭＯＳトランジスタであるロードトランジスタＴｒ３が構成されている。
【００２５】
ゲート電極４０ｂの両側の素子領域３４ｄには、ソース／ドレイン拡散層４８、４９が形成されている。ゲート電極４０ｂとソース／ドレイン拡散層４８、４９とにより、ＮＭＯＳトランジスタであるドライバトランジスタＴｒ４が構成されている。
【００２６】
ゲート電極４０ｂの両側の素子領域３４ｅには、ソース／ドレイン拡散層５０、５１が形成されている。ゲート電極４０ｂとソース／ドレイン拡散層５０、５１とにより、ＮＭＯＳトランジスタであるトランジスタＴｒ１３が構成されている。
【００２７】
ゲート配線４０ｃは、ゲート配線４０ｂの延長線上に形成されている。ゲート配線４０ｃは、素子領域３４ａに交差するように直線状に形成されている。ゲート配線４０ｃは、トランスファトランジスタＴｒ５のゲート電極を含むものである。
【００２８】
ゲート配線４０ｃの両側の素子領域３４ａ内には、ソース／ドレイン拡散層５２が形成されている。ゲート電極４０ｃとソース／ドレイン拡散層４５、５２とにより、ＮＭＯＳトランジスタであるトランスファトランジスタＴｒ５が構成されている。トランスファトランジスタＴｒ５のソース／ドレイン拡散層４５とドライバトランジスタＴｒ２のソース／ドレイン拡散層４５とは、共通のソース／ドレイン拡散層４５により構成されている。トランスファトランジスタＴｒ５のソース／ドレイン拡散層４５とドライバトランジスタＴｒ２のソース／ドレイン拡散層４５とが、共通のソース／ドレイン拡散層により構成されているため、省スペース化に寄与することが可能となる。
【００２９】
ゲート配線４０ａのほぼ延長線上には、ゲート配線４０ｄが形成されている。ゲート配線４０ｄは、素子領域３４ｅに交差するように直線状に形成されている。ゲート配線４０ｄは、トランスファトランジスタＴｒ６のゲート電極を含むものである。
【００３０】
ゲート配線４０ｄの両側の素子領域３４ｅ内には、ソース／ドレイン拡散層４８、５３が形成されている。ゲート電極４０ｄとソース／ドレイン拡散層４８、５３とにより、ＮＭＯＳトランジスタであるトランスファトランジスタＴｒ６が構成されている。トランスファトランジスタＴｒ６のソース／ドレイン拡散層４８とドライバトランジスタＴｒ４のソース／ドレイン拡散層４８とは、共通のソース／ドレイン拡散層４８により構成されている。トランスファトランジスタＴｒ６のソース／ドレイン拡散層４８とドライバトランジスタＴｒ４のソース／ドレイン拡散層４８とが、共通のソース／ドレイン拡散層４８により構成されているため、省スペース化に寄与することが可能となる。
【００３１】
ゲート配線４０ａとゲート配線４０ｄとの間には、ゲート配線４０ｅが形成されている。ゲート配線４０ｅは、ゲート配線４０ａ、４０ｄの延長線上に位置している。ゲート配線４０ｅは、素子領域３４ｄに交差するように形成されている。ゲート配線４０ｅは、トランジスタＴｒ１４のゲート電極を含むものである。
【００３２】
ゲート配線４０ｅの両側の素子領域３４ｄ内には、ソース／ドレイン拡散層５４が形成されている。ゲート電極４０ｅとソース／ドレイン拡散層５０、５４とにより、ＮＭＯＳトランジスタであるトランジスタＴｒ１４が構成されている。トランジスタＴｒ１４のソース／ドレイン拡散層５０とトランジスタＴｒ１３のソース／ドレイン拡散層５０とは、共通のソース／ドレイン拡散層５０により構成されている。トランジスタＴｒ１４のソース／ドレイン拡散層５０とトランジスタＴｒ１３のソース／ドレイン拡散層５０とが、共通のソース／ドレイン拡散層５０により構成されているため、省スペース化に寄与することが可能となる。
【００３３】
ゲート配線４０ｆは、素子領域３４ａ、３４ｂに交差するように、ほぼ直線状に形成されている。ゲート配線４０ａとゲート配線４０ｆとは、ＣＡＭセルの中心線に関して、線対称に形成されている。ゲート配線４０ｆは、ロードトランジスタＴｒ７のゲート電極とドライバトランジスタＴｒ８のゲート電極とを含むものであり、ロードトランジスタＴｒ７のゲート電極とドライバトランジスタＴｒ８のゲート電極とを共通に接続するものである。ゲート配線４０ｆは、素子領域３４ｃに形成されたロードトランジスタＴｒ９のソース／ドレイン拡散層５５の近傍まで延在している。
【００３４】
ゲート配線４０ｆの両側の素子領域３４ｂ内には、ソース／ドレイン拡散層５６、５７が形成されている。ゲート電極４０ｆとソース／ドレイン拡散層５６、５７とにより、ＮＭＯＳトランジスタであるロードトランジスタＴｒ７が構成されている。
【００３５】
ゲート電極４０ｆの両側の素子領域３４ａには、ソース／ドレイン拡散層５８、５９が形成されている。ゲート電極４０ｆとソース／ドレイン拡散層５８、５９とにより、ＰＭＯＳトランジスタであるドライバトランジスタＴｒ８が構成されている。
【００３６】
ゲート配線４０ｇは、素子領域３４ｃ、３４ｄ、３４ｅに交差するように、ほぼ直線状に形成されている。ゲート配線４０ｇとゲート配線４０ｂとは、ＣＡＭセルの中心線に関して、線対称に形成されている。ゲート配線４０ｇは、ロードトランジスタＴｒ９のゲート電極とドライバトランジスタＴｒ１０のゲート電極とトランジスタＴｒ１５のゲート電極とを含むものであり、ロードトランジスタＴｒ９のゲート電極とドライバトランジスタＴｒ１０のゲート電極とトランジスタＴｒ１５のゲート電極とを共通に接続するものである。ゲート配線４０ｇは、素子領域３４ｂに形成されたロードトランジスタＴｒ７のソース／ドレイン拡散層５６の近傍まで延在している。
【００３７】
ゲート配線４０ｇの両側の素子領域３４ｃ内には、ソース／ドレイン拡散層４７、５５が形成されている。ゲート電極４０ｇとソース／ドレイン拡散層４７、５５とにより、ＰＭＯＳトランジスタであるロードトランジスタＴｒ９が構成されている。トランジスタＴｒ９のソース／ドレイン拡散層４７とトランジスタＴｒ３のソース／ドレイン拡散層４７とは、共通のソース／ドレイン拡散層４７により構成されている。トランジスタＴｒ９のソース／ドレイン拡散層４７とトランジスタＴｒ３のソース／ドレイン拡散層４７とが、共通のソース／ドレイン拡散層４７により構成されているため、省スペース化に寄与することが可能となる。
【００３８】
ゲート配線４０ｇの両側の素子領域３４ｄ内には、ソース／ドレイン拡散層４９、６０が形成されている。ゲート電極４０ｇとソース／ドレイン拡散層４９、６０とにより、ＮＭＯＳトランジスタであるドライバトランジスタＴｒ１０が構成されている。トランジスタＴｒ１０のソース／ドレイン拡散層４９とトランジスタＴｒ４のソース／ドレイン拡散層４９とは、共通のソース／ドレイン拡散層４９により構成されている。トランジスタＴｒ１０のソース／ドレイン拡散層４９とトランジスタＴｒ４のソース／ドレイン拡散層４９とが、共通のソース／ドレイン拡散層４９により構成されているため、省スペース化に寄与することが可能となる。
【００３９】
ゲート配線４０ｇの両側の素子領域３４ｄ内には、ソース／ドレイン拡散層５１、６１が形成されている。ゲート電極４０ｇとソース／ドレイン拡散層５１、６１とにより、ＮＭＯＳトランジスタであるトランジスタＴｒ１５が構成されている。トランジスタＴｒ１５のソース／ドレイン拡散層５１とトランジスタＴｒ１３のソース／ドレイン拡散層５１とは、共通のソース／ドレイン拡散層５１により構成されている。トランジスタＴｒ１５のソース／ドレイン拡散層５１とトランジスタＴｒ１３のソース／ドレイン拡散層５１とが、共通のソース／ドレイン拡散層５１により構成されているため、省スペース化に寄与することが可能となる。
【００４０】
ゲート配線４０ｈは、素子領域３４ａに交差するように、直線状に形成されている。ゲート配線４０ｈは、ゲート配線４０ｇの延長線上に位置している。ゲート配線４０ｈとゲート配線４０ｃとは、ＣＡＭセルの中心線に関して、線対称に形成されている。ゲート配線４０ｈは、トランスファトランジスタＴｒ１１のゲート電極を含むものである。
【００４１】
ゲート配線４０ｈの両側の素子領域３４ａ内には、ソース／ドレイン拡散層５２、５８が形成されている。ゲート電極４０ｈとソース／ドレイン拡散層５２、５８とにより、ＮＭＯＳトランジスタであるトランスファトランジスタＴｒ１１が構成されている。トランスファトランジスタＴｒ１１のソース／ドレイン拡散層５２とトランスファトランジスタＴｒ５のソース／ドレイン拡散層５２とは、共通のソース／ドレイン拡散層５２により構成されている。トランスファトランジスタＴｒ１１のソース／ドレイン拡散層５２とトランスファトランジスタＴｒ５のソース／ドレイン拡散層５２とが、共通のソース／ドレイン拡散層５２により構成されているため、省スペース化に寄与することが可能となる。トランジスタＴｒ１１のソース／ドレイン拡散層５８とドライバトランジスタＴｒ８のソース／ドレイン拡散層５８とは、共通のソース／ドレイン拡散層５８により構成されている。トランジスタＴｒ１１のソース／ドレイン拡散層５８とトランジスタＴｒ８のソース／ドレイン拡散層５８とが、共通のソース／ドレイン拡散層５８により構成されているため、省スペース化に寄与することが可能となる。
【００４２】
ゲート配線４０ｉは、素子領域３４ｅに交差するように、直線状に形成されている。ゲート配線４０ｉは、ゲート配線４０ｆの延長線上に位置している。ゲート配線４０ｄとゲート配線４０ｉとは、ＣＡＭセルの中心線に関して、線対称に形成されている。ゲート配線４０ｉは、トランスファトランジスタＴｒ１２のゲート電極を含むものである。
【００４３】
ゲート配線４０ｉの両側の素子領域３４ｅ内には、ソース／ドレイン拡散層６０、６２が形成されている。ゲート電極４０ｉとソース／ドレイン拡散層６１、６３とにより、ＮＭＯＳトランジスタであるトランスファトランジスタＴｒ１２が構成されている。トランスファトランジスタＴｒ１２のソース／ドレイン拡散層６０とドライバトランジスタＴｒ１０のソース／ドレイン拡散層６０とは、共通のソース／ドレイン拡散層６０により構成されている。トランジスタＴｒ１２のソース／ドレイン拡散層６０とトランジスタＴｒ１０のソース／ドレイン拡散層６０とが、共通のソース／ドレイン拡散層６０により構成されているため、省スペース化に寄与することが可能となる。
【００４４】
ゲート配線４０ｊは、ゲート配線４０ｆとゲート配線４０ｉとの間に形成されている。ゲート配線４０ｊは、素子領域３４ｄに交差するように、直線状に形成されている。ゲート配線４０ｊは、ゲート配線４０ｆ及びゲート配線４０ｉの延長線上に位置している。ゲート配線４０ｆとゲート配線４０ｉとは、ＣＡＭセルの中心線に関して、線対称に形成されている。ゲート配線４０ｊは、トランジスタＴｒ１６のゲート電極を含むものである。
【００４５】
ゲート配線４０ｊの両側の素子領域３４ｄ内には、ソース／ドレイン拡散層６１、６３が形成されている。ゲート電極４０ｊとソース／ドレイン拡散層６１、６３とにより、ＮＭＯＳトランジスタであるトランジスタＴｒ１６が構成されている。トランジスタＴｒ１６のソース／ドレイン拡散層６１とトランジスタＴｒ１５のソース／ドレイン拡散層６１とは、共通のソース／ドレイン拡散層６１により構成されている。トランジスタＴｒ１５のソース／ドレイン拡散層６１とトランジスタＴｒ１６のソース／ドレイン拡散層６１とが、共通のソース／ドレイン拡散層６１により構成されているため、省スペース化に寄与することが可能となる。
【００４６】
図４乃至図６に示すように、ゲート配線４０ａ〜４０ｊの側壁部分には、サイドウォール絶縁膜６８が形成されている。
【００４７】
ゲート配線４０ａ〜４０ｊ上及びソース／ドレイン拡散層４２〜６３上には、シリサイド膜７０ａ、７０ｂが形成されている。ソース／ドレイン拡散層４２〜６３上に形成されたシリサイド膜７０ａは、ソース／ドレイン電極を構成している。
【００４８】
トランジスタＴｒ１〜Ｔｒ１６が形成された半導体基板１０上には、層間絶縁膜７２が形成されている。
【００４９】
図８及び図９に示すように、層間絶縁膜７２には、ソース／ドレイン拡散層４２〜６３又はゲート配線４０に達するコンタクトホール７４ａ、７４ｂ、７４ｃ、７４ｄ、７４ｅが形成されている。コンタクトホール７４ａは、ゲート配線４０ａとソース／ドレイン拡散層４２とを一体的に露出するように形成されている。コンタクトホール７４ｂは、ゲート配線４０ｂとソース／ドレイン拡散層４３とを一体的に露出するように形成されている。コンタクトホール７４ｃは、ゲート配線４０ｆとソース／ドレイン拡散層５５とを一体的に露出するように形成されている。ゲート配線７４ｄは、ゲート配線４０ｇとソース／ドレイン拡散層５６とを一体的に露出するように形成されている。
【００５０】
コンタクトホール７４ａ〜７４ｅの内壁には、バリア膜７６が形成されている。内壁にバリア膜７６が形成されたコンタクトホール７４ａ〜７４ｅ内には、タングステン膜７８が埋め込まれている。バリア膜７６とタングステン膜７８とにより、導体プラグ８０ａ〜８０ｅが構成されている。
【００５１】
導体プラグ８０ａは、ゲート配線４０ａとソース／ドレイン拡散層４２とに接している（図６参照）。即ち、ゲート配線４０ａとソース／ドレイン拡散層４２とは、配線を介すことなく、導体プラグ８０ａのみにより接続されている。ゲート配線４０ａとソース／ドレイン拡散層４２とが導体プラグ８０ａのみにより接続されているため、省スペース化に寄与することができる。
【００５２】
導体プラグ８０ｂは、ゲート配線４０ｂとソース／ドレイン拡散層４３とに接している。即ち、ゲート配線４０ｂとソース／ドレイン拡散層４３とは、配線を介すことなく、導体プラグ８０ｂのみにより接続されている。ゲート配線４０ｂとソース／ドレイン拡散層４３とが導体プラグ８０ｂのみにより接続されているため、省スペース化に寄与することができる。
【００５３】
導体プラグ８０ｃは、ゲート配線４０ｆとソース／ドレイン拡散層５５とに接している。即ち、ゲート配線４０ｆとソース／ドレイン拡散層５５とは、配線を介すことなく、導体プラグ８０ｃのみにより接続されている。ゲート配線４０ｆとソース／ドレイン拡散層５５とが導体プラグ８０ｃのみにより接続されているため、省スペース化に寄与することができる。
【００５４】
導体プラグ８０ｄは、ゲート配線４０ｇとソース／ドレイン拡散層５６とに接している。即ち、ゲート配線４０ｇとソース／ドレイン拡散層５６とは、配線を介すことなく、導体プラグ８０ｄのみにより接続されている。ゲート配線４０ｇとソース／ドレイン拡散層５６とが導体プラグ８０ｄのみにより接続されているため、省スペース化に寄与することができる。
【００５５】
層間絶縁膜７２上には、複数の配線８２が形成されている。複数の配線８２のうちのソース／ドレイン拡散層５１に接続される配線は、マッチラインＭＬとして機能する。
【００５６】
図３に示すように、ロードトランジスタＴｒ１、Ｔｒ３、Ｔｒ７、Ｔｒ９のソース／ドレイン拡散層４４、４７、５７は、導体プラグ８０ｅ及び配線８２を介して、電源電圧ＶＤＤに電気的に接続される。
【００５７】
ドライバトランジスタＴｒ２、Ｔｒ４、Ｔｒ８、Ｔｒ１０のソース／ドレイン拡散層４６、４９、５９は、導体プラグ８０ｅ及び配線８２を介して、接地電圧ＶＳＳに電気的に接続される。
【００５８】
ゲート配線４０ｃ、４０ｄは、導体プラグ８０ｅ及び配線８２を介して、ワード線（ＷＬ（ＭＡＳＫ））に電気的に接続される。
【００５９】
ゲート配線４０ｈ、４０ｉは、導体プラグ８０ｅ及び配線８２を介して、ワード線（ＷＬ（ＤＡＴＡ））に電気的に接続される。
【００６０】
トランスファトランジスタＴｒ５、Ｔｒ１１のソース／ドレイン拡散層５２は、導体プラグ８０ｅ及び配線８２を介して、ビット線（ＢＬ）に電気的に接続される。
【００６１】
トランスファトランジスタＴｒ６、Ｔｒ１２のソース／ドレイン拡散層５３、６２は、導体プラグ８０ｅ及び配線８２を介して、ビット線（／ＢＬ）に電気的に接続される。
【００６２】
トランジスタＴｒ１３のソース／ドレイン拡散層及びトランジスタＴｒ１５のソース／ドレイン拡散層は、導体プラグ８０ｅを介してマッチライン（出力信号線）ＭＬに接続される。
【００６３】
図１０において点線で囲まれている領域８４は、チャネルドープ層１０６ｄ（図２０参照）の不純物濃度が低めに設定されている領域を示している。トランジスタＴｒ１３〜Ｔｒ１６が形成される素子領域３４ｄにおけるチャネルドープ層１０６ｄの不純物濃度は、ドライバトランジスタＴｒ２、Ｔｒ４、Ｔｒ８、Ｔｒ１０が形成される素子領域３４ａ、３４ｅにおけるチャネルドープ層１０６ａ、１０６ｅ（図１９参照）の不純物濃度より低く設定されている。トランジスタＴｒ１３〜Ｔｒ１６が形成される素子領域３４ｄにおけるチャネルドープ層１０６ｄの不純物濃度を、ドライバトランジスタＴｒ２、Ｔｒ４、Ｔｒ８、Ｔｒ１０が形成される素子領域３４ａ、３４ｅにおけるチャネルドープ層１０６ａ、１０６ｅの不純物濃度より低く設定しているのは、トランジスタＴｒ１３〜Ｔｒ１６の閾値電圧を比較的低く設定するためである。トランジスタＴｒ１３〜Ｔｒ１５の閾値電圧を、Ｔｒ２、Ｔｒ４、Ｔｒ８、Ｔｒ１０の閾値電圧より低く設定されている。トランジスタＴｒ１３〜Ｔｒ１６の閾値電圧が比較的低く設定されているため、トランジスタＴｒ１３〜Ｔｒ１６の動作速度を向上することが可能となる。
【００６４】
なお、ここでは、トランジスタＴｒ１３〜Ｔｒ１６が形成される素子領域３４ｄにおけるチャネルドープ層１０６ｄの不純物濃度を、ドライバトランジスタＴｒ２、Ｔｒ４、Ｔｒ８、Ｔｒ１０が形成される素子領域３４ａ、３４ｅにおけるチャネルドープ層１０６ａ、１０６ｅの不純物濃度より低く設定する場合を例に説明したが、トランジスタＴｒ１３〜Ｔｒ１６が形成される素子領域３４ｄにチャネルドープ層１０６ｄを形成しなくてもよい。この場合にも、トランジスタＴｒ１３〜Ｔｒ１６が形成される素子領域３４ｄにおけるチャネル領域の不純物濃度が、ドライバトランジスタＴｒ２、Ｔｒ４、Ｔｒ８、Ｔｒ１０が形成される素子領域３４ａ、３４ｅにおけるチャネル領域の不純物濃度より低くなるため、トランジスタＴｒ１３〜Ｔｒ１６の閾値電圧を比較的低く設定することが可能である。しかも、トランジスタＴｒ１３〜Ｔｒ１６が形成される素子領域３４ｄにチャネルドープ層１０６ｄを形成することを要しないため、工程の簡略化を図ることも可能となる。
【００６５】
図１１において点線で囲まれている領域８６は、チャネルドープ層１０６ａ、１０６ｅ（図１９及び図２２参照）の不純物濃度が高めに設定されている領域を示している。トランスファトランジスタＴｒ５、Ｔｒ６、Ｔｒ１１、Ｔｒ１２が形成される領域におけるチャネルドープ層の不純物濃度は、ドライバトランジスタＴｒ２、Ｔｒ４、Ｔｒ８、Ｔｒ１０が形成される素子領域におけるチャネルドープ層の不純物濃度より高く設定されている。トランスファトランジスタＴｒ５、Ｔｒ６、Ｔｒ１１、Ｔｒ１２が形成される領域におけるチャネルドープ層の不純物濃度を、ドライバトランジスタＴｒ２、Ｔｒ４、Ｔｒ８、Ｔｒ１０が形成される素子領域におけるチャネルドープ層の不純物濃度より高く設定しているのは、トランスファトランジスタＴｒ５、Ｔｒ６、Ｔｒ１１、Ｔｒ１２の閾値電圧を比較的高く設定するためである。トランスファトランジスタＴｒ５、Ｔｒ６、Ｔｒ１１、Ｔｒ１２の閾値電圧は、ドライバトランジスタＴｒ２、Ｔｒ４、Ｔｒ８、Ｔｒ１０の閾値電圧より高く設定されている。トランスファトランジスタＴｒ５、Ｔｒ６、Ｔｒ１１、Ｔｒ１２の閾値電圧を比較的高く設定しているため、ドライバトランジスタＴｒ２、Ｔｒ４、Ｔｒ８、Ｔｒ１０のノイズ耐性を向上することができ、ひいては半導体装置の信頼性を向上することができる。
【００６６】
図１２は、本実施形態による半導体装置のメモリセルのスタティックノイズマージンを示すグラフである。横軸は、スタティックノイズマージンを示しており、縦軸は累積確率を示している。○印は、比較例の場合、即ち、トランスファトランジスタＴｒ５、Ｔｒ６、Ｔｒ１１、Ｔｒ１２の閾値電圧とドライバトランジスタＴｒ２、Ｔｒ４、Ｔｒ８、Ｔｒ１０の閾値電圧を等しく設定した場合を示している。□印は、本実施形態の場合、即ち、トランスファトランジスタＴｒ５、Ｔｒ６、Ｔｒ１１、Ｔｒ１２の閾値電圧をドライバトランジスタＴｒ２、Ｔｒ４、Ｔｒ８、Ｔｒ１０の閾値電圧より高く設定した場合を示している。
【００６７】
図１２から分かるように、本実施形態による半導体装置のスタティックノイズマージンは、比較例による半導体装置のスタティックノイズマージンと比較して、３０ｍＶ程度大きくなっている。このことから、本実施形態によれば、ノイズ耐性が高く、信頼性の高い半導体装置を提供し得ることがわかる。
【００６８】
特許文献２に記載されたＣＡＭセルを、ゲート長が９０ｎｍの場合の一般的な設計基準を用いて形成した場合には、ワード線方向のＣＡＭセルの長さは１．６４５μｍ程度となり、ビット線方向のＣＡＭセルの長さは１．２μｍ程度となる。従って、特許文献２に記載されたレイアウトの場合には、ＣＡＭセルの面積は３．９５μｍ２程度となる。
【００６９】
これに対し、本実施形態による半導体装置では、ワード線（Ｘ方向）におけるＣＡＭセルの長さＸ１は、例えば２．０２μｍ程度である。また、ビット線方向（Ｙ方向）におけるＣＡＭセルの長さＹは、例えば１．３６μｍ程度である。このため、本実施形態による半導体装置のＣＡＭセルの面積は、２．７５μｍ２程度となる。このことから、本実施形態による半導体装置によれば、特許文献２に記載されたレイアウトでＣＡＭセルを構成する場合と比較して、ＣＡＭセルの面積を０．７倍程度に縮小し得ることがわかる。
【００７０】
こうして本実施形態による半導体装置が構成されている。
【００７１】
本実施形態による半導体装置は、比較回路１４を構成するトランジスタＴｒ１３が、メモリセル１０を構成するロードトランジスタＴｒ３とドライバトランジスタＴｒ４との間に配されており、比較回路１４を構成するトランジスタＴｒ１４が、メモリセル１０を構成するロードトランジスタＴｒ１とトランスファトランジスタＴｒ６との間に配されており、比較回路１４を構成するトランジスタＴｒ１５が、メモリセル１２を構成するロードトランジスタＴｒ９とドライバトランジスタＴｒ１０との間に配されており、比較回路１４を構成するトランジスタＴｒ１６が、メモリセル１２を構成するロードトランジスタＴｒ７とトランスファトランジスタＴｒ１２との間に配されていることに主な特徴の一つがある。
【００７２】
換言すれば、本実施形態による半導体装置は、ロードトランジスタＴｒ１のゲート電極とドライバトランジスタＴｒ２のゲート電極とを含むゲート配線４０ａが直線状に形成されており、トランスファトランジスタＴｒ６のゲート電極を含むゲート配線４０ｄがゲート配線４０ａの延長線上に位置しており、トランジスタＴｒ１４のゲート電極を含むゲート配線４０ｅがゲート配線４０ａとゲート配線４０ｄとの間に位置しており、ロードトランジスタＴｒ３のゲート電極とドライバトランジスタＴｒ４のゲート電極とトランジスタＴｒ１３のゲート電極とを含むゲート配線４０ｂが直線状に形成されており、トランスファトランジスタＴｒ５のゲート電極を含むゲート配線４０ｃがゲート配線４０ｂの延長線上に位置しており、ロードトランジスタＴｒ９のゲート電極とドライバトランジスタＴｒ１０のゲート電極とトランジスタＴｒ１５のゲート電極とを含むゲート配線４０ｇが直線状に形成されており、トランスファトランジスタＴｒ１１のゲート電極を含むゲート配線４０ｈがゲート配線４０ｇの延長線上に位置しており、ロードトランジスタＴｒ７のゲート電極とドライバトランジスタＴｒ８のゲート電極とを含むゲート配線４０ｆが直線状に形成されており、トランスファトランジスタＴｒ１２のゲート電極を含むゲート配線４０ｉがゲート配線４０ｆの延長線上に位置しており、トランジスタＴｒ１６のゲート電極を含むゲート配線４０ｊがゲート配線４０ｆとゲート配線４０ｉとの間に位置していることに主な特徴の一つがある。
【００７３】
ＣＡＭセルは、２つのメモリセル（ＳＲＡＭセル）と１つの比較回路（排他的論理和演算回路）とにより構成される。そして、メモリセルは、それぞれ６つのトランジスタにより構成されている一方、比較回路は４つのトランジスタにより構成される。このため、メモリセルと比較回路とを単に配置した場合には、比較回路が形成される領域において無駄なスペースが生じてしまい、ＣＡＭセルを形成するのに要するスペースが比較的大きくなってしまう。
【００７４】
これに対し、本実施形態によれば、ゲート配線４０ａ〜４０ｊが４行になるように配されており、比較回路１４を構成するトランジスタＴｒ１３が、メモリセル１０を構成するロードトランジスタＴｒ３とドライバトランジスタＴｒ４との間に配されており、比較回路１４を構成するトランジスタＴｒ１４が、メモリセル１０を構成するロードトランジスタＴｒ１とトランスファトランジスタＴｒ６との間に配されており、比較回路１４を構成するトランジスタＴｒ１５が、メモリセル１２を構成するロードトランジスタＴｒ９とドライバトランジスタＴｒ１０との間に配されており、比較回路１４を構成するトランジスタＴｒ１６が、メモリセル１２を構成するロードトランジスタＴｒ７とトランスファトランジスタＴｒ１２との間に配されているため、無駄なスペースが生じるのを防止することができ、ＣＡＭセルを形成するのに要するスペースを極めて小さくすることができる。
【００７５】
また、本実施形態による半導体装置は、ゲート配線４０ａがロードトランジスタＴｒ３のソース／ドレイン拡散層４２の近傍に達するように延在しており、ゲート配線４０ｂがロードトランジスタＴｒ１のソース／ドレイン拡散層４３の近傍に達するように延在しており、ゲート配線４０ａとロードトランジスタＴｒ３のソース／ドレイン拡散層４２とが配線を介することなく導体プラグ８０ａにより接続されており、ゲート配線４０ｂとロードトランジスタＴｒ１のソース／ドレイン拡散層４３とが配線を介することなく導体プラグ８０ｂにより接続されていることにも主な特徴の一つがある。
【００７６】
本実施形態によれば、ゲート配線４０ａとロードトランジスタＴｒ３のソース／ドレイン拡散層４２とが配線を介することなく導体プラグ８０ａにより接続されており、ゲート配線４０ｂとロードトランジスタＴｒ１のソース／ドレイン拡散層４３とが配線を介することなく導体プラグ８０ｂにより接続されているため、省スペース化に寄与することができる。
【００７７】
また、本実施形態による半導体装置は、ゲート配線４０ｆがロードトランジスタＴｒ９のソース／ドレイン拡散層５５の近傍に達するように延在しており、ゲート配線４０ｇがロードトランジスタＴｒ７のソース／ドレイン拡散層５６の近傍に達するように延在しており、ゲート配線４０ｆとロードトランジスタＴｒ９のソース／ドレイン拡散層５５とが配線を介することなく導体プラグ８０ｃにより接続されており、ゲート配線４０ｇとロードトランジスタＴｒ７のソース／ドレイン拡散層５６とが配線を介することなく導体プラグ８０ｄにより接続されていることにも主な特徴の一つがある。
【００７８】
本実施形態によれば、ゲート配線４０ｆとロードトランジスタＴｒ９のソース／ドレイン拡散層５５とが配線を介することなく導体プラグ８０ｃにより接続されており、ゲート配線４０ｇとロードトランジスタＴｒ７のソース／ドレイン拡散層５６とが配線を介することなく導体プラグ８０ｄにより接続されているため、省スペース化に寄与することができる。
【００７９】
また、本実施形態による半導体装置は、ドライバトランジスタＴｒ２のソース／ドレイン拡散層４５とトランスファトランジスタＴｒ５のソース／ドレイン拡散層４５とが共通のソース／ドレイン拡散層４５により構成されており、ドライバトランジスタＴｒ４のソース／ドレイン拡散層４８とトランスファトランジスタＴｒ６のソース／ドレイン拡散層４８とが共通のソース／ドレイン拡散層４８により構成されており、トランジスタＴｒ１４のソース／ドレイン拡散層５０とトランジスタＴｒ１３のソース／ドレイン拡散層５０とが共通のソース／ドレイン拡散層５０により構成されていることにも主な特徴の一つがある。本実施形態によれば、ソース／ドレイン拡散層４５、４８、５０が共通化されているため、省スペース化に寄与することができる。
【００８０】
また、本実施形態による半導体装置は、ドライバトランジスタＴｒ８のソース／ドレイン拡散層５８とトランスファトランジスタＴｒ１１のソース／ドレイン拡散層５８とが共通のソース／ドレイン拡散層５８により構成されており、ドライバトランジスタＴｒ１０のソース／ドレイン拡散層６０とトランスファトランジスタＴｒ１２のソース／ドレイン拡散層６０とが共通のソース／ドレイン拡散層６０により構成されており、トランジスタＴｒ１５のソース／ドレイン拡散層６１とトランジスタＴｒ１６のソース／ドレイン拡散層６１とが共通のソース／ドレイン拡散層６１により構成されていることにも主な特徴の一つがある。本実施形態によれば、ソース／ドレイン拡散層４８、６０、６１が共通化されているため、省スペース化に寄与することができる。
【００８１】
また、本実施形態による半導体装置は、トランジスタＴｒ１３のソース／ドレイン拡散層５１とトランジスタＴｒ１５のソース／ドレイン拡散層５１とが共通のソース／ドレイン拡散層５１により構成されており、トランスファトランジスタＴｒ１１のソース／ドレイン拡散層５２とトランスファトランジスタＴｒ５のソース／ドレイン拡散層５２とが、共通のソース／ドレイン拡散層５２により構成されており、トランジスタＴｒ９のソース／ドレイン拡散層４７とトランジスタＴｒ３のソース／ドレイン拡散層４７とが、共通のソース／ドレイン拡散層４７により構成されており、トランジスタＴｒ１０のソース／ドレイン拡散層４９とトランジスタＴｒ４のソース／ドレイン拡散層４９とが、共通のソース／ドレイン拡散層４９により構成されていることにも主な特徴の一つがある。本実施形態によれば、ソース／ドレイン拡散層４７、４９、５１、５２が共通化されているため、省スペース化に寄与することができる。
【００８２】
また、本実施形態による半導体装置は、比較回路を構成するトランジスタＴｒ１３〜Ｔｒ１６の閾値電圧が、ＳＲＡＭセルを構成するドライバトランジスタＴｒ２、Ｔｒ４、Ｔｒ８、Ｔｒ１０の閾値電圧より低く設定されていることにも、主な特徴の一つがある。
【００８３】
本実施形態によれば、比較回路のトランジスタＴｒ１３〜１６の閾値電圧が比較的低く設定されているため、比較回路を構成するトランジスタＴｒ１３〜１６の動作速度を向上することができる。従って、本実施形態によれば、メモリセル１０に記憶される情報とメモリセル１２に記憶される情報とが一致しているか否かを高速で判定することが可能となる。
【００８４】
また、本実施形態による半導体装置は、トランスファトランジスタＴｒ５、Ｔｒ６、Ｔｒ１１、Ｔｒ１２の閾値電圧が、ドライバトランジスタＴｒ２、Ｔｒ４、Ｔｒ８、Ｔｒ１０の閾値電圧より高くなっていることにも、主な特徴の一つがある。
【００８５】
本実施形態によれば、トランスファトランジスタＴｒ５、Ｔｒ６、Ｔｒ１１、Ｔｒ１２の閾値電圧が比較的高く設定されているため、ノイズ耐性を向上することができ、信頼性の高い半導体装置を提供することができる。
【００８６】
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法を図１３乃至図２６を用いて説明する。図１３乃至図２６は、本実施形態による半導体装置の製造方法を示す工程図である。図１３乃至図２１及び図２３乃至図２６は断面図であり、図２２は平面図である。図１３乃至図２１及び図２３乃至図２６の紙面左側は、図２のＡ−Ａ′線断面に対応しており、図１３乃至図２１及び図２３乃至図２６の紙面右側は、図２のＣ−Ｃ′線断面に対応している。
【００８７】
図１３に示すように、例えばｐ形のシリコンより成る半導体基板２８の全面に、例えば熱酸化法により、膜厚１０ｎｍのシリコン酸化膜８８を形成する。
【００８８】
次に、全面に、例えばＣＶＤ法により、膜厚１００ｎｍのシリコン窒化膜９０を形成する。
【００８９】
次に、フォトリソグラフィ技術により、シリコン窒化膜９０及びシリコン酸化膜８８をパターニングする。
【００９０】
次に、シリコン窒化膜９０をマスクとして、半導体基板２８をエッチングする。これにより、半導体基板２８に、トレンチ９２が形成される。トレンチ９２の深さは、半導体基板２８の表面から３００ｎｍ程度とする。
【００９１】
次に、図１４に示すように、例えば熱ＣＶＤ法により、膜厚５００ｎｍのシリコン酸化膜３６を形成する。
【００９２】
次に、図１５に示すように、例えばＣＭＰ法により、シリコン窒化膜９０の表面が露出するまでシリコン酸化膜３６の表面を研磨する。この際、シリコン窒化膜９０が、研磨を行う際におけるストッパ膜として機能する。こうして、トレンチ９２内に、シリコン酸化膜３６より成る素子分離領域３６が埋め込まれる。こうして、素子分離領域３６により、素子領域３４ａ〜３４ｅが画定される。
【００９３】
次に、例えば１０００℃、３０秒の熱処理を行う。この熱処理は、トレンチ内に埋め込んだシリコン酸化膜を緻密化するためのものである。
【００９４】
次に、図１６に示すように、例えばウエットエッチングにより、素子領域３４ａ〜３４ｅ上に残っているシリコン窒化膜９０及びシリコン酸化膜８８を除去する。シリコン窒化膜９０をエッチング除去する際には、例えばリン酸を用いる。シリコン酸化膜８８をエッチング除去する際には、例えばフッ酸を用いる。
【００９５】
次に、図１７に示すように、全面に、スピンコート法により、フォトレジスト膜９４を形成する。
【００９６】
次に、フォトレジスト膜９４に、ｐ形ウェル３０が形成される領域を露出する開口部９６を形成する。
【００９７】
次に、イオン注入法により、フォトレジスト膜９４をマスクとして、半導体基板２８内に、ｐ形のドーパント不純物を導入する。ドーパント不純物としては、例えばボロン（Ｂ＋）を用いる。イオン注入条件は、例えば加速エネルギーを１５０ｋｅＶ、ドーズ量を３×１０１３ｃｍ−２とする。こうして、ｐ形ウェル３０が形成される。この後、フォトレジスト膜９４を剥離する。
【００９８】
次に、図１８に示すように、全面に、フォトレジスト膜９８を形成する。
【００９９】
次に、フォトレジスト膜に、ｎ形ウェル３２を形成する領域を露出する開口部１００を形成する。
【０１００】
次に、イオン注入法により、フォトレジスト膜９８をマスクとして、半導体基板２８内に、ｎ形のドーパント不純物を導入する。ドーパント不純物としては、例えば燐（Ｐ＋）を用いる。イオン注入条件は、例えば、加速エネルギーを３００ｋｅＶ、ドーズ量を３×１０１３ｃｍ−２とする。こうして、ｎ形ウェル３２が形成される。この後、フォトレジスト膜９８を剥離する。
【０１０１】
次に、図１９に示すように、全面に、フォトレジスト膜１０２を形成する。
【０１０２】
次に、フォトレジスト膜１０２に、素子領域３４ａ、３４ｄ、３４ｅを露出する開口部１０４を形成する。
【０１０３】
次に、イオン注入法により、フォトレジスト膜１０２をマスクとして、素子領域３４ａ、３４ｄ、３４ｅに、ｐ形のドーパント不純物を導入する。イオン注入条件は、例えば加速エネルギーを１０ｋｅＶ、ドーズ量を８×１０１２ｃｍ−２とする。ｐ形のドーパント不純物としては、ボロンを用いる。これにより、素子領域３４ａ、３４ｅにチャネルドープ層１０６ａ、１０６ｅが形成される。チャネルドープ層１０６ａ、１０６ｅは、トランジスタＴｒ２、Ｔｒ４、Ｔｒ５、Ｔｒ６、Ｔｒ８、Ｔｒ１０、Ｔｒ１１、Ｔｒ１２の閾値電圧を制御するためのものである。この後、フォトレジスト膜１０２を剥離する。
【０１０４】
次に、図２０に示すように、全面に、フォトレジスト膜１０８を形成する。
【０１０５】
次に、フォトレジスト膜１０８に、素子領域３４ｄを露出する開口部１１０を形成する。
【０１０６】
次に、イオン注入法により、フォトレジスト膜１０８をマスクとして、素子領域３４ｄに、ｐ形のドーパント不純物を導入する。イオン注入条件は、例えば加速エネルギーを１０ｋｅＶ、ドーズ量を５×１０１２ｃｍ−２とする。ｐ形のドーパント不純物としては、ボロンを用いる。これにより、素子領域３４ｄにチャネルドープ層１０６ｄが形成される。素子領域３４ｄに形成するチャネルドープ層１０６ｄの不純物濃度を、素子領域３４ａ、３４ｅに形成するチャネルドープ層１０６ａ、１０６ｅの不純物濃度より低く設定するのは、比較回路を構成するトランジスタＴｒ１３〜Ｔｒ１６の閾値電圧を比較的低く設定するためである。これにより、比較回路の動作速度の向上を図ることが可能となる。この後、フォトレジスト膜１０８を剥離する。
【０１０７】
なお、ここでは、素子領域３４ｄに形成するチャネルドープ層１０６ｄの不純物濃度を、素子領域３４ａ、３４ｅに形成するチャネルドープ層１０６ａ、１０６ｅの不純物濃度より低く設定する場合を例に説明したが、素子領域３４ｄにチャネルドープ層１０６ｄを形成しなくてもよい。この場合にも、素子領域３４ｄのチャネル領域における不純物濃度が、素子領域３４ａ、３４ｅのチャネル領域における不純物濃度より低くされるため、比較回路を構成するトランジスタＴｒ１３〜Ｔｒ１６の閾値電圧を比較的低く設定することが可能となる。
【０１０８】
次に、図２１に示すように、全面に、フォトレジスト膜１１２を形成する。
【０１０９】
次に、フォトレジスト膜１１２に、素子領域３４ｂ、３４ｃを露出する開口部１１４を形成する。
【０１１０】
次に、イオン注入法により、フォトレジスト膜１１２をマスクとして、素子領域３４ｂ、３４ｃに、ｎ形のドーパント不純物を導入する。ｎ形のドーパント不純物としては、例えば砒素（Ａｓ＋）を用いる。イオン注入条件は、例えば加速エネルギーを１００ｋｅＶ、ドーズ量を８×１０１２ｃｍ−２程度とする。これにより、素子領域３４ｂ、３４ｃにチャネルドープ層１０６ｂ、１０６ｃが形成される。この後、フォトレジスト膜１１２を剥離する。
【０１１１】
次に、図２２に示すように、全面に、フォトレジスト膜１１６を形成する。
【０１１２】
次に、フォトレジスト膜１１６に、トランスファトランジスタＴｒ５、Ｔｒ６、Ｔｒ１１、Ｔｒ１２が形成される領域を露出する開口部１１８及び周辺回路領域（図示せず）を露出する開口部（図示せず）を形成する。
【０１１３】
次に、イオン注入法により、フォトレジスト膜１１６をマスクとして、トランスファトランジスタＴｒ５、Ｔｒ６、Ｔｒ１１、Ｔｒ１２が形成される領域に、ｐ形のドーパント不純物を導入する。ドーパント不純物としては、例えばボロンを用いる。イオン注入条件は、例えば加速エネルギーを２０ｋｅＶ、ドーズ量を６×１０１２ｃｍ−２とする。これにより、周辺回路領域の素子領域（図示せず）にチャネルドープ層（図示せず）が形成されるとともに、トランスファトランジスタＴｒ５、Ｔｒ６、Ｔｒ１１、Ｔｒ１２が形成される領域におけるチャネルドープ層１０６ａ、１０６ｅの不純物濃度が高くなる。トランスファトランジスタＴｒ５、Ｔｒ６、Ｔｒ１１、Ｔｒ１２が形成される領域におけるチャネルドープ層１０６ａ、１０６ｅの不純物濃度は、ドライバトランジスタＴｒ２、Ｔｒ４、Ｔｒ８、Ｔｒ１０が形成される領域におけるチャネルドープ層１０６ａ、１０６ｅの不純物濃度より高くなる。トランスファトランジスタＴｒ５、Ｔｒ６、Ｔｒ１１、Ｔｒ１２が形成される領域におけるチャネルドープ層１０６ａ、１０６ｅの不純物濃度を比較的高く設定するのは、上述したように、トランスファトランジスタＴｒ５、Ｔｒ６、Ｔｒ１１、Ｔｒ１２の閾値電圧を高く設定するためである。これにより、ノイズ耐性を向上することが可能となり、信頼性の高い半導体装置を提供することが可能となる。この後、フォトレジスト膜１１６を剥離する。
【０１１４】
なお、周辺回路領域の素子領域にチャネルドープ層にドーパント不純物を導入する際に、トランスファトランジスタＴｒ５、Ｔｒ６、Ｔｒ１１、Ｔｒ１２が形成される領域にもドーパント不純物を導入するため、工程の増加を招くことなく、トランスファトランジスタＴｒ５、Ｔｒ６、Ｔｒ１１、Ｔｒ１２のチャネルドープ層１０６ａ、１０６ｅの不純物濃度を高くすることができる。このため、工程の増加を招くことなく、トランスファトランジスタＴｒ５、Ｔｒ６、Ｔｒ１１、Ｔｒ１２の閾値電圧を高く設定することが可能となる。
【０１１５】
次に、図２３に示すように、例えば熱酸化法により、膜厚２ｎｍのゲート絶縁膜３８を形成する。
【０１１６】
次に、例えばＣＶＤ法により、膜厚１５０ｎｍのポリシリコン膜を形成する。ポリシリコン膜は、ゲート配線４０ａ〜４０ｊを形成するためのものである。
【０１１７】
次に、フォトリソグラフィ技術を用い、ポリシリコン膜をパターニングする。これにより、ゲート配線４０ａ〜４０ｊ（図２参照）が形成される。
【０１１８】
次に、全面に、フォトレジスト膜（図示せず）を形成する。
【０１１９】
次に、フォトレジスト膜に、素子領域３４ａ、３４ｄ、３４ｅを露出する開口部（図示せず）を形成する。
【０１２０】
次に、イオン注入法により、フォトレジスト膜及びゲート配線４０ａ〜４０ｊをマスクとして、素子領域３４ａ、３４ｄ、３４ｅに、ｎ形のドーパント不純物を導入する。ｎ形のドーパント不純物としては砒素（Ａｓ＋）を用いる。イオン注入条件は、例えば、加速電圧を３ｋｅＶ、ドーズ量を１×１０１５ｃｍ−２とする。これにより、ｎ形の低濃度拡散層（図示せず）が形成される。この後、フォトレジスト膜を剥離する。
【０１２１】
次に、全面に、フォトレジスト膜（図示せず）を形成する。
【０１２２】
次に、フォトレジスト膜に、素子領域３４ｂ、３４ｃを露出する開口部（図示せず）を形成する。
【０１２３】
次に、イオン注入法により、フォトレジスト膜及びゲート配線４０ａ、４０ｂ、４０ｆ、４０ｇをマスクとして、素子領域３４ｂ、３４ｃに、ｐ形のドーパント不純物を導入する。ｐ形のドーパント不純物としてはボロン（Ｂ＋）を用いる。イオン注入条件は、例えば、加速エネルギーを０．５ｋｅＶ、ドーズ量を１×１０１５ｃｍ−２とする。これにより、ｐ形の低濃度拡散層が形成される。この後、フォトレジスト膜を剥離する。
【０１２４】
次に、全面に、例えばＣＶＤ法により、膜厚１００ｎｍのシリコン酸化膜６８を形成する。
【０１２５】
次に、シリコン酸化膜６８を異方性エッチングする。これにより、ゲート配線４０ａ〜４０ｊの側壁部分に、シリコン酸化膜より成るサイドウォール絶縁膜６８が形成される（図２４参照）。
【０１２６】
次に、全面に、フォトレジスト膜（図示せず）を形成する。
【０１２７】
次に、フォトレジスト膜に、素子領域３４ａ、３４ｄ、３４ｅを露出する開口部（図示せず）を形成する。
【０１２８】
次に、イオン注入法により、フォトレジスト膜及びゲート配線２０ａ〜２０ｊをマスクとして、素子領域３４ａ、３４ｄ、３４ｅにｎ形のドーパント不純物を導入する。ｎ形のドーパント不純物としては燐（Ｐ＋）を用いる。イオン注入条件は、例えば、加速電圧を１０ｋｅＶ、ドーズ量を２×１０１５ｃｍ−２とする。これにより、ｎ形の高濃度拡散層（図示せず）が形成される。ｎ形の低濃度拡散層とｎ形高濃度拡散層とにより、ＬＤＤ構造のｎ形のソース／ドレイン拡散層４５、４６、４８〜５４、５８〜６３が構成される。この後、フォトレジスト膜を剥離する。
【０１２９】
次に、全面に、フォトレジスト膜（図示せず）を形成する。
【０１３０】
次に、フォトレジスト膜に、素子領域３４ｂ、３４ｃを露出する開口部（図示せず）を形成する。
【０１３１】
次に、イオン注入法により、フォトレジスト膜及びゲート配線４０ａ、４０ｂ、４０ｆ、４０ｇをマスクとして、ｐ形のドーパント不純物を導入する。ｐ形のドーパント不純物としてはボロン（Ｂ＋）を用いる。イオン注入条件は、例えば、加速電圧を５ｋｅＶ、ドーズ量を２×１０１５ｃｍ−２とする。これにより、ｐ形の高濃度拡散層が形成される。ｐ形の低濃度拡散層とｐ形の高濃度拡散層とにより、ＬＤＤ構造のｐ形のソース／ドレイン拡散層４２〜４４、４７、５５〜５７が構成される。この後、フォトレジスト膜を剥離する。
【０１３２】
次に、例えば１０００℃、３秒の熱処理を行う。この熱処理は、ソース／ドレイン拡散層４２〜６３に導入されたドーパント不純物を活性化するためのものである。
【０１３３】
次に、全面に、例えばスパッタ法により、膜厚１０ｎｍのコバルト膜（図示せず）を形成する。
【０１３４】
次に、ＣｏとＳｉとを反応させるための熱処理を行う。これにより、ソース／ドレイン拡散層４２〜６３の露出した表面に、コバルトシリサイドより成るシリサイド膜７０ａが形成される。シリサイド膜７０ａは、ソース／ドレイン電極として機能する。また、ゲート配線４０ａ〜４０ｊの露出した表面に、コバルトシリサイドより成るシリサイド膜７０ｂが形成される。この後、未反応のコバルト膜を除去する。
【０１３５】
次に、全面に、例えばＣＶＤ法により、膜厚７００ｎｍのシリコン酸化膜より成る層間絶縁膜７２を形成する。
【０１３６】
次に、例えばＣＭＰ法により、層間絶縁膜の表面を平坦化する（図２５参照）。
【０１３７】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜（図示せず）に開口部（図示せず）を形成する。開口部は、コンタクトホール７４ａ〜７４ｅを形成するためのものである。
【０１３８】
次に、フォトレジスト膜をマスクとして、層間絶縁膜７２をエッチングする。これにより、層間絶縁膜７２に、コンタクトホール７４ａ〜７４ｅ（図９参照）が形成される。
【０１３９】
次に、例えばスパッタ法により、膜厚１０ｎｍのＴｉ膜と、膜厚２０ｎｍのＴｉＮ膜とを順次形成する。これにより、Ｔｉ膜とＴｉＮ膜とからなるバリア膜７６が形成される。
【０１４０】
次に、例えばＣＶＤ法により、膜厚３００ｎｍのタングステン膜７８を形成する。
【０１４１】
次に、例えばＣＭＰ法により、層間絶縁膜７２の表面が露出するまで、タングステン膜７８及びバリア膜７６を研磨する。こうして、コンタクトホール７４内に導体プラグ８０ａ〜８０ｅ（図９参照）が埋め込まれる（図２６参照）。
【０１４２】
この後、層間絶縁膜７２上に配線８２（図２参照）を形成する。トランジスタＴｒ１３、Ｔｒ１５のソース／ドレイン拡散層５１に接続された配線８２は、マッチラインＭＬを構成する。
【０１４３】
こうして、本実施形態による半導体装置が製造される。
【０１４４】
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
【０１４５】
例えば、上記実施形態では、トランジスタＴｒ１３〜Ｔｒ１６の閾値電圧をドライバトランジスタＴｒ２、Ｔｒ４、Ｔｒ８、Ｔｒ１０の閾値電圧より低く設定する場合を例に説明したが、トランジスタＴｒ１３〜Ｔｒ１６の閾値電圧をドライバトランジスタＴｒ２、Ｔｒ４、Ｔｒ８、Ｔｒ１０の閾値電圧より低く設定しなくてもよい。例えば、トランジスタＴｒ１３〜Ｔｒ１６の閾値電圧とドライバトランジスタＴｒ２、Ｔｒ４、Ｔｒ８、Ｔｒ１０の閾値電圧とを等しく設定してもよい。但し、動作速度の向上を図るためには、トランジスタＴｒ１３〜Ｔｒ１６の閾値電圧をドライバトランジスタＴｒ２、Ｔｒ４、Ｔｒ８、Ｔｒ１０の閾値電圧より低く設定することが有利である。
【０１４６】
また、上記実施形態では、トランスファトランジスタＴｒ５、Ｔｒ６、Ｔｒ１１、Ｔｒ１２の閾値電圧をドライバトランジスタＴｒ２、Ｔｒ４、Ｔｒ８、Ｔｒ１０の閾値電圧より高く設定する場合を例に説明したが、トランスファトランジスタＴｒ５、Ｔｒ６、Ｔｒ１１、Ｔｒ１２の閾値電圧をドライバトランジスタＴｒ２、Ｔｒ４、Ｔｒ８、Ｔｒ１０の閾値電圧より高く設定しなくてもよい。例えば、トランスファトランジスタＴｒ５、Ｔｒ６、Ｔｒ１１、Ｔｒ１２の閾値電圧とドライバトランジスタＴｒ２、Ｔｒ４、Ｔｒ８、Ｔｒ１０の閾値電圧とを等しく設定してもよい。但し、ノイズ耐性を向上し、ひいては信頼性の高い半導体装置を提供するためには、トランスファトランジスタＴｒ５、Ｔｒ６、Ｔｒ１１、Ｔｒ１２の閾値電圧をドライバトランジスタＴｒ２、Ｔｒ４、Ｔｒ８、Ｔｒ１０の閾値電圧より高く設定することが有利である。
【０１４７】
以上詳述したように、本発明の特徴をまとめると以下のようになる。
【０１４８】
（付記１）
第１のトランジスタと第２のトランジスタより成る第１のインバータと；第３のトランジスタと第４のトランジスタより成る第２のインバータと；前記第１のインバータと前記第２のインバータとにより構成された第１のフリップフロップ回路を制御する第５のトランジスタと；前記第１のフリップフロップ回路を制御する第６のトランジスタとを有する第１のメモリセルと、
第７のトランジスタと第８のトランジスタより成る第３のインバータと；第９のトランジスタと第１０のトランジスタより成る第４のインバータと；前記第３のインバータと前記第４のインバータとにより構成された第２のフリップフロップ回路を制御する第１１のトランジスタと；前記第２のフリップフロップ回路を制御する第１２のトランジスタとを有する第２のメモリセルと、
前記第１のフリップフロップ回路に接続された第１３のトランジスタと、前記第１３のトランジスタに接続された第１４のトランジスタと、前記第２のフリップフロップ回路に接続された第１５のトランジスタと、前記第１５のトランジスタに接続された第１６のトランジスタとより成り、前記第１のメモリセルに書き込まれる情報と前記第２のメモリセルに書き込まれる情報とを比較し、比較結果に基づいた判定信号を出力する比較回路とを有する半導体装置であって、
前記第１のトランジスタのゲート電極と前記第２のトランジスタのゲート電極とを含み、直線状に形成された第１のゲート配線と、
前記第６のトランジスタのゲート電極を含み、前記第１のゲート配線の延長線上に位置する第２のゲート配線と、
前記第１のゲート配線と前記第２のゲート配線との間に位置し、前記第１４のトランジスタのゲート電極を含む第３のゲート配線と、
前記第３のトランジスタのゲート電極と前記第４のトランジスタのゲート電極と前記第１３のトランジスタのゲート電極とを含み、直線状に形成された第４のゲート配線と、
前記第５のトランジスタのゲート電極を含み、前記第４のゲート配線の延長線上に位置する第５のゲート配線と、
前記第９のトランジスタのゲート電極と第１０のトランジスタのゲート電極と前記第１５のトランジスタのゲート電極とを含み、直線状に形成された第６のゲート配線と、
前記第１１のトランジスタのゲート電極を含み、前記第６のゲート配線の延長線上に位置する第７のゲート配線と、
前記第７のトランジスタのゲート電極と前記第８のトランジスタのゲート電極とを含み、直線状に形成された第８のゲート配線と、
前記第１２のトランジスタのゲート電極を含み、前記第８のゲート配線の延長線上に位置する第９のゲート配線と、
前記第８のゲート配線と前記第９のゲート配線との間に位置し、前記第１６のトランジスタのゲート電極を含む第１０のゲート配線と
を有することを特徴とする半導体装置。
【０１４９】
（付記２）
付記１記載の半導体装置において、
前記第１のゲート配線は、前記第３のトランジスタのソース／ドレイン拡散層の近傍に達するように形成されており、
前記第４のゲート配線は、前記第１のトランジスタのソース／ドレイン拡散層の近傍に達するように形成されており、
前記第１のゲート配線と前記第３のトランジスタのソース／ドレイン拡散層とに接する第１の導体プラグと、
前記第４のゲート配線と前記第１のトランジスタのソース／ドレイン拡散層とに接する第２の導体プラグとを更に有する
ことを特徴とする半導体装置。
【０１５０】
（付記３）
付記１記載の半導体装置において、
前記第８のゲート配線は、前記第９のトランジスタのソース／ドレイン拡散層の近傍に達するように形成されており、
前記第６のゲート配線は、前記第７のトランジスタのソース／ドレイン拡散層の近傍に達するように形成されており、
前記第８のゲート配線と前記第９のトランジスタのソース／ドレイン拡散層とに接する第１の導体プラグと、
前記第６のゲート配線と前記第７のトランジスタのソース／ドレイン拡散層とに接する第２の導体プラグとを更に有する
ことを特徴とする半導体装置。
【０１５１】
（付記４）
付記１乃至３のいずれかに記載の半導体装置において、
前記第２のトランジスタのソース／ドレイン拡散層の一方と、前記第５のトランジスタのソース／ドレイン拡散層の一方とが、共通のソース／ドレイン拡散層により構成されており、
前記第４のトランジスタのソース／ドレイン拡散層の一方と、前記第６のトランジスタのソース／ドレイン拡散層の一方とが、共通のソース／ドレイン拡散層により構成されており、
前記第１３のトランジスタのソース／ドレイン拡散層の一方と、前記第１４のトランジスタのソース／ドレイン拡散層の一方とが、共通のソース／ドレイン拡散層により構成されている
ことを特徴とする半導体装置。
【０１５２】
（付記５）
付記１乃至４のいずれかに記載の半導体装置において、
前記第８のトランジスタのソース／ドレイン拡散層の一方と、前記第１１のトランジスタのソース／ドレイン拡散層の一方とが、共通のソース／ドレイン拡散層により構成されており、
前記第１０のトランジスタのソース／ドレイン拡散層の一方と、前記第１２のトランジスタのソース／ドレイン拡散層の一方とが、共通のソース／ドレイン拡散層により構成されており、
前記第１５のトランジスタのソース／ドレイン拡散層の一方と、前記第１５のトランジスタのソース／ドレイン拡散層の一方とが、共通のソース／ドレイン拡散層により構成されている
ことを特徴とする半導体装置。
【０１５３】
（付記６）
付記１乃至３のいずれかに記載の半導体装置において、
前記第３のトランジスタのソース／ドレイン拡散層の一方と、前記第９のトランジスタのソース／ドレイン拡散層の一方とが、共通のソース／ドレイン拡散層により構成されており、
前記第４のトランジスタのソース／ドレイン拡散層の一方と、前記第１０のトランジスタのソース／ドレイン拡散層の一方とが、共通のソース／ドレイン拡散層により構成されており、
前記第５のトランジスタのソース／ドレイン拡散層の一方と、前記第１１のトランジスタのソース／ドレイン拡散層の一方とが、共通のソース／ドレイン拡散層により構成されており、
前記第１３のトランジスタのソース／ドレイン拡散層の一方と、前記第１５のトランジスタのソース／ドレイン拡散層の一方とが、共通のソース／ドレイン拡散層により構成されている
ことを特徴とする半導体装置。
【０１５４】
（付記７）
付記１乃至６のいずれかに記載の半導体装置において、
前記第１３乃至第１６のトランジスタの閾値電圧は、前記第２、第４、第８及び第１０のトランジスタの閾値電圧より低い
ことを特徴とする半導体装置。
【０１５５】
（付記８）
付記７記載の半導体装置において、
前記第２、第４、第８、第１０、第１３、第１４、第１５及び第１６のトランジスタが形成されている領域のうち、前記第２、第４、第８及び第１０のトランジスタが形成されている領域にのみ、閾値電圧を制御するためのチャネルドープ層が形成されている
ことを特徴とする半導体装置。
【０１５６】
（付記９）
付記１乃至６のいずれかに記載の半導体装置において、
前記第５、第６、第１１及び第１２のトランジスタの閾値電圧は、前記第２、第４、第８及び第１０のトランジスタの閾値電圧より高い
ことを特徴とする半導体装置。
【０１５７】
（付記１０）
付記９記載の半導体装置において、
前記第５、第６、第１１及び第１２のトランジスタが形成されている領域に形成されているチャネルドープ層の不純物濃度が、第２、第４、第８及び第１０のトランジスタが形成されている領域に形成されているチャネルドープ層の不純物濃度より高い
ことを特徴とする半導体装置。
【図面の簡単な説明】
【０１５８】
【図１】本発明の一実施形態による半導体装置を示す回路図である。
【図２】本発明の一実施形態による半導体装置を示す平面図（その１）である。
【図３】本発明の一実施形態による半導体装置を示す平面図（その２）である。
【図４】本発明の一実施形態による半導体装置を示す断面図（その１）である。
【図５】本発明の一実施形態による半導体装置を示す断面図（その２）である。
【図６】本発明の一実施形態による半導体装置を示す断面図（その３）である。
【図７】本発明の一実施形態による半導体装置を示す平面図（その３）である。
【図８】本発明の一実施形態による半導体装置を示す平面図（その４）である。
【図９】本発明の一実施形態による半導体装置を示す平面図（その５）である。
【図１０】本発明の一実施形態による半導体装置を示す平面図（その６）である。
【図１１】本発明の一実施形態による半導体装置を示す平面図（その７）である。
【図１２】本発明の一実施形態による半導体装置のスタティックノイズマージンを示すグラフである。
【図１３】本発明の一実施形態による半導体装置の製造方法を示す工程図（その１）である。
【図１４】本発明の一実施形態による半導体装置の製造方法を示す工程図（その２）である。
【図１５】本発明の一実施形態による半導体装置の製造方法を示す工程図（その３）である。
【図１６】本発明の一実施形態による半導体装置の製造方法を示す工程図（その４）である。
【図１７】本発明の一実施形態による半導体装置の製造方法を示す工程図（その５）である。
【図１８】本発明の一実施形態による半導体装置の製造方法を示す工程図（その６）である。
【図１９】本発明の一実施形態による半導体装置の製造方法を示す工程図（その７）である。
【図２０】本発明の一実施形態による半導体装置の製造方法を示す工程図（その８）である。
【図２１】本発明の一実施形態による半導体装置の製造方法を示す工程図（その９）である。
【図２２】本発明の一実施形態による半導体装置の製造方法を示す工程図（その１０）である。
【図２３】本発明の一実施形態による半導体装置の製造方法を示す工程図（その１１）である。
【図２４】本発明の一実施形態による半導体装置の製造方法を示す工程図（その１２）である。
【図２５】本発明の一実施形態による半導体装置の製造方法を示す工程図（その１３）である。
【図２６】本発明の一実施形態による半導体装置の製造方法を示す工程図（その１４）である。
【符号の説明】
【０１５９】
１０…メモリセル
１２…メモリセル
１４…比較回路
１６…インバータ
１８…インバータ
２０…フリップフロップ回路
２２…インバータ
２４…インバータ
２６…フリップフロップ回路
２８…半導体基板
３０…ｐ形ウェル
３２…ｎ形ウェル
３４ａ〜３４ｅ…素子領域
３６…素子分離領域、シリコン酸化膜
３８…ゲート絶縁膜
４０ａ〜４０ｊ…ゲート配線、ゲート電極
４２〜６３…ソース／ドレイン拡散層
６８…サイドウォール絶縁膜
７０ａ、７０ｂ…シリサイド膜
７２…層間絶縁膜
７４ａ〜７４ｅ…コンタクトホール
７６…バリア膜
７８…タングステン膜
８０ａ〜８０ｅ…導体プラグ
８２…配線
８４…領域
８６…領域
８８…シリコン酸化膜
９０…シリコン窒化膜
９２…トレンチ
９４…フォトレジスト膜
９６…開口部
９８…フォトレジスト膜
１００…開口部
１０２…フォトレジスト膜
１０４…開口部
１０６ａ〜１０６ｅ…チャネルドープ層
１０８…フォトレジスト膜
１１０…開口部
１１２…フォトレジスト膜
１１４…開口部
１１６…フォトレジスト膜
１１８…開口部
Ｔｒ１…ロードトランジスタ
Ｔｒ２…ドライバトランジスタ
Ｔｒ３…ロードトランジスタ
Ｔｒ４…ドライバトランジスタ
Ｔｒ５…トランスファトランジスタ
Ｔｒ６…トランスファトランジスタ
Ｔｒ７…ロードトランジスタ
Ｔｒ８…ドライバトランジスタ
Ｔｒ９…ロードトランジスタ
Ｔｒ１０…ドライバトランジスタ
Ｔｒ１１…トランスファトランジスタ
Ｔｒ１２…トランスファトランジスタ
Ｔｒ１３〜Ｔｒ１４…トランジスタ
ＭＬ…マッチライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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