(57)【要約】【課題】動作周波数と設定周波数との差が大きくても、発振信号の周波数を分周した分周信号の周波数を基準信号の周波数の分周周波数に高速に一致させることができるＰＬＬシンセサイザを提供することを目的とする。【解決手段】ＶＣＯ５と、基準信号を発生する基準信号発振器１と、ＶＣＯの発振信号の周波数を変換して第１周波数変換信号を出力する第１周波数変換部３１と、基準信号の周波数を変換して第２周波数変換信号を出力するリファレンスカウンタ３５と、第１周波数変換信号と第２周波数変換信号との位相差を比較して位相差信号を出力する位相比較器３と、位相差信号を積分するＬＰＦ４と、発振信号の周波数に影響する主同調コンデンサを切り替えるＶＣＯコンデンサ切り替え制御部６と、周波数設定データを送信することにより第１および第２の周波数変換部における周波数変換を制御するＢＢＩＣ２とを有する。【選択図】図１
2005303582.tif 000002
【特許請求の範囲】
【請求項１】
出力する発振信号の周波数が入力電圧値によって制御されるＶＣＯと、基準となる信号である基準信号を発生する基準信号発振器と、前記発振信号の周波数を変換して第１の周波数変換信号を出力する第１の周波数変換部と、前記基準信号の周波数を変換して第２の周波数変換信号を出力する第２の周波数変換部と、前記第１の周波数変換信号と前記第２の周波数変換信号との位相差を比較して位相差信号を出力する位相比較器と、前記位相差信号を積分するＬＰＦと、前記発振信号の周波数に影響する主同調コンデンサを切り替えるＶＣＯコンデンサ切り替え部と、周波数設定データを送信することにより前記第１および前記第２の周波数変換部における周波数変換を制御するＢＢＩＣとを有することを特徴とするＰＬＬシンセサイザ。
【請求項２】
前記ＢＢＩＣは、前記ＶＣＯコンデンサ切り替え部における主同調コンデンサ容量を周波数設定データを送信して制御することを特徴とする請求項１に記載のＰＬＬシンセサイザ。
【請求項３】
前記ＶＣＯの入力電圧値をモニタするＶＣＯ制御電圧モニタ部を備え、前記ＶＣＯ制御電圧モニタ部は、前記ＶＣＯの入力電圧値をモニタしながら前記主同調コンデンサの容量を制御することを特徴とする請求項１または２に記載のＰＬＬシンセサイザ。
【請求項４】
周辺の温度をモニタするサーミスタを備え、前記サーミスタは検出した周辺の温度に基いて前記主同調コンデンサの容量を制御することを特徴とする請求項１または２に記載のＰＬＬシンセサイザ。
【請求項５】
供給されている電源電圧値を監視する電源監視回路を備え、前記電源監視回路は、前記電源電圧値に基いて前記主同調コンデンサの容量を制御することを特徴とする請求項１または２に記載のＰＬＬシンセサイザ。
【請求項６】
前記ＶＣＯコンデンサ切り替え部は、前記ＶＣＯにおける周波数設定において前記入力電圧値の変化が最小になるような制御を行うことを特徴とする請求項３に記載のＰＬＬシンセサイザの制御方法。
【請求項７】
請求項１乃至６のいずれか１に記載のＰＬＬシンセサイザで前スロット中に次スロットの周波数設定データを送信することにより高速化を実現するＰＬＬシンセサイザ制御方法であって、
前スロットの送受信処理を行う前に次スロットの前記周波数設定データを設定し、前記周波数設定データを設定した後に前記前スロットの送受信処理を行うことを特徴とするＰＬＬシンセサイザ制御方法。
【請求項８】
請求項１乃至６のいずれか１に記載のＰＬＬシンセサイザで前スロット中に次スロットの周波数設定データを送信することにより高速化を実現するＰＬＬシンセサイザ制御方法であって、
次スロットの前記周波数設定データを前スロットのプリアンブルで送信し、受信処理の完了時に直ぐ次スロットにおける周波数設定を行うことを特徴とするＰＬＬシンセサイザ制御方法。
【請求項９】
請求項１乃至６のいずれか１に記載のＰＬＬシンセサイザで前スロット中に次スロットの周波数設定データを送信することにより高速化を実現するＰＬＬシンセサイザ制御方法であって、
次スロットの前記周波数設定データを前スロットのＸ、Ｚフィールドで送信し、送信後
に受信処理を行うことを特徴とするＰＬＬシンセサイザ制御方法。
【請求項１０】
前記プリアンブルは長さが可変であることを特徴とする請求項８に記載のＰＬＬシンセサイザ制御方法。
【請求項１１】
請求項１乃至６のいずれか１に記載のＰＬＬシンセサイザで前スロット中に次スロットの周波数設定データを送信することにより高速化を実現するＰＬＬシンセサイザ制御方法であって、
スロットの遅延状態および隣接スロットの状態によってスロット長さを可変にすることを特徴とするＰＬＬシンセサイザ制御方法。
【請求項１２】
前記ＢＢＩＣは２つのメモリを有し、前記２つのメモリを用いて並列動作を行うことを特徴とする請求項７乃至１１のいずれか１に記載のＰＬＬシンセサイザ制御方法。
【請求項１３】
前記ＢＢＩＣはメモリを有し、前記メモリにアクセスするためのアクセスポインタを２つ持ち、前記２つのアクセスポインタを用いて並列動作を行うことを特徴とする請求項７乃至１１のいずれか１に記載のＰＬＬシンセサイザ制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基準信号に位相が一致する発振信号を出力するためのＰＬＬシンセサイザおよびそのＰＬＬシンセサイザの制御方法に関するものである。
【背景技術】
【０００２】
従来のＰＬＬシンセサイザとしては、例えば（特許文献１）に記載のものがある。図１４は（特許文献１）に記載されたＰＬＬシンセサイザを示すブロック図である。
【０００３】
図１４において、１は基準となる信号である基準信号を発生する基準信号発振器、３ａは後述のＶＣＯ（電圧制御型発振器）５から出力される発振信号を分周器１０で分周した分周信号（周波数変換信号）と基準信号発振器１からの基準信号との位相を比較して位相差信号を出力する位相比較器、４は位相比較器３ａからの位相差信号を積分するＬＰＦ（特許文献１にはループフィルタと記載されているが、実質的には同一である）、５は出力する発振信号の周波数が入力電圧値によって制御されるＶＣＯである。このように、図１４のＰＬＬシンセサイザは、ＶＣＯ５の発振信号とリファレンス（基準信号）との位相比較を行う位相比較器３ａと、位相比較器３ａからの位相差信号を積分するＬＰＦ４と、制御電圧（入力電圧）により出力する発振信号の周波数を可変できるＶＣＯ５と、ＶＣＯ５の発振信号の周波数を分周する分周器１０とから成る。
【０００４】
このように構成されたＰＬＬシンセサイザの動作について説明する。
【０００５】
ＶＣＯ５から出力される発振信号の周波数は分周器１０により分周される（すなわち周波数変換される）。分周された発振信号（分周信号）の周波数は、リファレンス（基準信号）と位相比較器３ａで比較され、希望周波数（基準信号の周波数）との差分が位相差信号として位相比較器３ａから出力される。位相比較器３ａから出力される位相差信号はパルス電圧であるが、そのパルス電圧はＬＰＦ４によって積分され、積分された電圧はＶＣＯ５の制御電圧となり、基準信号の周波数との差だけＶＣＯ５の発振新郷の周波数を変化させる。以上の動作（ループバック動作）を繰り返し、ＶＣＯ５の発振信号の周波数は希望周波数に設定されていく。
【特許文献１】特開平９−２９４０７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
このように、従来のＰＬＬシンセサイザは、ループバック動作を繰り返すことにより、希望周波数に設定されていくが、現在の動作周波数（以下単に「動作周波数」とも言う）と設定周波数との差が大きい場合（例えば次スロットに設定される設定周波数と現スロットである動作スロットに設定された周波数（動作周波数）との差が大きい場合）、周波数引き込み動作を高速で行うことができず、希望周波数になるまでに時間がかかると言う問題点を有していた。
【０００７】
このＰＬＬシンセサイザおよびＰＬＬシンセサイザ制御方法では、設定周波数に応じてＶＣＯの主同調コンデンサの容量を変化させることにより、現スロット（次スロットに対しては前スロット）で設定された周波数である動作周波数と次スロットに設定された周波数である設定周波数との差が大きくても、ＶＣＯからの発振信号の周波数を分周した分周信号の周波数を基準信号の周波数の分周周波数に高速に一致させることが要求されている。
【０００８】
本発明は、この要求を満たすため、動作周波数と設定周波数との差が大きくても、発振信号の周波数を分周した分周信号の周波数を基準信号の周波数の分周周波数に高速に一致させることができるＰＬＬシンセサイザ、および、動作周波数と設定周波数との差が大きくても、発振信号の周波数を分周した分周信号の周波数を基準信号の周波数の分周周波数に高速に一致させるためのＰＬＬシンセサイザ制御方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するために本発明のＰＬＬシンセサイザは、出力する発振信号の周波数が入力電圧値によって制御されるＶＣＯと、基準となる信号である基準信号を発生する基準信号発振器と、発振信号の周波数を変換して第１の周波数変換信号を出力する第１の周波数変換部と、基準信号の周波数を変換して第２の周波数変換信号を出力する第２の周波数変換部と、第１の周波数変換信号と第２の周波数変換信号との位相差を比較して位相差信号を出力する位相比較器と、位相差信号を積分するＬＰＦと、発振信号の周波数に影響する主同調コンデンサを切り替えるＶＣＯコンデンサ切り替え制御部と、周波数設定データを送信することにより第１および第２の周波数変換部における周波数変換を制御するＢＢＩＣとを有する構成を備えている。
【００１０】
これにより、動作周波数と設定周波数との差が大きくても、発振信号の周波数を分周した分周信号の周波数を基準信号の周波数の分周周波数に高速に一致させることができるＰＬＬシンセサイザが得られる。
【００１１】
上記課題を解決するために本発明のＰＬＬシンセサイザ制御方法は、上記ＰＬＬシンセサイザにスロットを送信することによって周波数を設定するＰＬＬシンセサイザ制御方法であって、前スロットの送受信処理を行う前に次スロットの周波数設定データを設定し、周波数設定データを設定した後に前スロットの送受信処理を行う構成を備えている。
【００１２】
これにより、動作周波数と設定周波数との差が大きくても、発振信号の周波数を分周した分周信号の周波数を基準信号の周波数の分周周波数に高速に一致させるためのＰＬＬシンセサイザ制御方法が得られる。
【発明の効果】
【００１３】
本発明のＰＬＬシンセサイザは、出力する発振信号の周波数が入力電圧値によって制御されるＶＣＯと、基準となる信号である基準信号を発生する基準信号発振器と、発振信号の周波数を変換して第１の周波数変換信号を出力する第１の周波数変換部と、基準信号の周波数を変換して第２の周波数変換信号を出力する第２の周波数変換部と、第１の周波数変換信号と第２の周波数変換信号との位相差を比較して位相差信号を出力する位相比較器と、位相差信号を積分するＬＰＦと、発振信号の周波数に影響する主同調コンデンサを切り替えるＶＣＯコンデンサ切り替え制御部と、周波数設定データを送信することにより第１および第２の周波数変換部における周波数変換を制御するＢＢＩＣとを有することにより、ＢＢＩＣにより２つの周波数変換部における周波数変換を制御することができるので、ＶＣＯから任意の周波数の発振信号を出力することができると共に、ＶＣＯコンデンサ切り替え制御部の主同調コンデンサを切り替えて第１の周波数変換信号を高速に第２の周波数変換信号に近づけることができ、したがって第１の周波数変換信号を高速に第２の周波数変換信号に設定することができるという有利な効果が得られる。
【００１４】
さらに、ＢＢＩＣはＶＣＯコンデンサ切り替え制御部における主同調コンデンサ容量を周波数設定データを送信して制御することにより、周波数設定データを設定した後にＶＣＯの主同調コンデンサの設定を行うので、前もって周波数を設定する時間がある場合には周波数を設定することにより、ＰＬＬシンセサイザのロックアップの時間を短縮することができるという有利な効果が得られる。
【００１５】
さらに、ＶＣＯの入力電圧値をモニタするＶＣＯ制御電圧モニタ部を備え、ＶＣＯ制御電圧モニタ部は、ＶＣＯの入力電圧値をモニタしながら主同調コンデンサの容量を制御することにより、ＢＢＩＣからの設定周波数によって主同調コンデンサの容量を制御することができると共に、ＶＣＯの入力電圧値を温度変化等に対して補正することができるので、温度変化等に対する補正制御を行うことができると共に、最適入力電圧値によりＣ／Ｎも優れた高速動作を行うことができるという有利な効果が得られる。
【００１６】
さらに、周辺の温度をモニタするサーミスタ部を備え、サーミスタ部は検出した周辺の温度に基いて主同調コンデンサの容量を制御することにより、主同調コンデンサの容量の制御において、周辺の温度に基く補正を行うことができるので、主同調コンデンサの容量に対する周辺の温度の影響を低減することができるという有利な効果が得られる。
【００１７】
さらに、供給されている電源電圧値を監視する電源監視回路を備え、電源監視回路は、電源電圧値に基いて主同調コンデンサの容量を制御することにより、主同調コンデンサの容量の制御において、電源電圧値に基く補正を行うことができるので、主同調コンデンサの容量に対する電源電圧値の影響を低減することができるという有利な効果が得られる。
【００１８】
さらに、ＶＣＯコンデンサ切り替え制御部は、ＶＣＯにおける周波数設定において入力電圧値の変化が最小になるような制御を行うことにより、ＶＣＯの発振信号の周波数の制御において入力電圧値の変化を少なくすることができるので、高速に第１の周波数変換信号の周波数を第２の周波数変換信号の周波数に設定することができるという有利な効果が得られる。
【００１９】
本発明のＰＬＬシンセサイザ制御方法、第１乃至第６のいずれかの発明のＰＬＬシンセサイザで前スロットに次スロットの周波数設定データを送信することにより高速化を実現するＰＬＬシンセサイザ制御方法であって、前スロットの送受信処理を行う前に次スロットの周波数設定データを設定し、周波数設定データを設定した後に前スロットの送受信処理を行うことにより、前スロットの送受信処理の前に周波数設定データを設定することができるので、ＰＬＬシンセサイザのロックアップタイム（位相同期に要する時間）を長くすることができるという有利な効果が得られる。
【００２０】
さらに、第１乃至第６のいずれかの発明のＰＬＬシンセサイザで前スロットに次スロットの周波数設定データを送信することにより高速化を実現するＰＬＬシンセサイザ制御方法であって、次スロットの周波数設定データを前スロットのプリアンブルで送信し、受信処理の完了時に直ぐ次スロットにおける周波数設定を行うことにより、前スロットの受信処理の前に周波数設定データを設定することができるので、ＰＬＬシンセサイザのロックアップタイムを長くすることができるという有利な効果が得られる。
【００２１】
さらに、第１乃至第６のいずれかの発明のＰＬＬシンセサイザで前スロットに次スロットの周波数設定データを送信することにより高速化を実現するＰＬＬシンセサイザ制御方法であって、次スロットの周波数設定データを前スロットのＸ、Ｚフィールドで送信し、送信後に受信処理を行うことにより、前スロットの受信処理の前に周波数設定データを設定することができるので、ＰＬＬシンセサイザのロックアップタイムを長くすることができるという有利な効果が得られる。
【００２２】
さらに、プリアンブルは長さが可変であることにより、必要な場合には、プリアンブルの長さを長くとって、ＰＬＬシンセサイザのロックアップタイムを長くすることができるという有利な効果が得られる。
【００２３】
さらに、第１乃至第６のいずれかの発明のＰＬＬシンセサイザで前スロットに次スロットの周波数設定データを送信することにより高速化を実現するＰＬＬシンセサイザ制御方法であって、スロットの遅延状態および隣接スロットの状態によってスロット長さを可変にすることにより、スロットの遅延状態および隣接スロットの状態によってはプリアンブルの長さを長くとって、ＰＬＬシンセサイザのロックアップタイムを長くすることができるという有利な効果が得られる。
【００２４】
さらに、ＢＢＩＣは２つのメモリを有し、２つのメモリを用いて並列動作を行うことにより、一方のメモリをＰＬＬシンセサイザのロックアップ動作に使用することができるので、結果的にＰＬＬシンセサイザのロックアップタイムを長くすることができるという有利な効果が得られる。
【００２５】
さらに、ＢＢＩＣはメモリを有し、メモリにアクセスするためのアクセスポインタを２つ持ち、２つのアクセスポインタを用いて並列動作を行うことにより、一方のメモリのアクセスポインタをＰＬＬシンセサイザのロックアップ動作に使用することができるので、結果的にＰＬＬシンセサイザのロックアップタイムを長くすることができるという有利な効果が得られる。
【発明を実施するための最良の形態】
【００２６】
本発明は、動作周波数と設定周波数との差が大きくても、発振信号の周波数を分周した分周信号（第１の周波数変換信号）の周波数を基準信号の周波数の分周周波数（第２の周波数変換信号の周波数）に高速に一致させるという目的を、設定周波数に応じてＶＣＯの主同調コンデンサの容量を変化させることにより実現した。
【００２７】
上記課題を解決するためになされた第１の発明は、出力する発振信号の周波数が入力電圧値によって制御されるＶＣＯと、基準となる信号である基準信号を発生する基準信号発振器と、発振信号の周波数を変換して第１の周波数変換信号を出力する第１の周波数変換部と、基準信号の周波数を変換して第２の周波数変換信号を出力する第２の周波数変換部と、第１の周波数変換信号と第２の周波数変換信号との位相差を比較して位相差信号を出力する位相比較器と、位相差信号を積分するＬＰＦと、発振信号の周波数に影響する主同調コンデンサを切り替えるＶＣＯコンデンサ切り替え制御部と、周波数設定データを送信することにより第１および第２の周波数変換部における周波数変換を制御するＢＢＩＣとを有することとしたものであり、ＢＢＩＣにより２つの周波数変換部における周波数変換を制御することができるので、ＶＣＯから任意の周波数の発振信号を出力することができると共に、ＶＣＯコンデンサ切り替え制御部の主同調コンデンサを切り替えて第１の周波数変換信号を高速に第２の周波数変換信号に近づけることができ、したがって第１の周波数変換信号を高速に第２の周波数変換信号に設定することができるという作用・効果を有する。
【００２８】
上記課題を解決するためになされた第２の発明は、ＢＢＩＣはＶＣＯコンデンサ切り替え制御部における主同調コンデンサ容量を周波数設定データを送信して制御することとしたものであり、周波数設定データを設定した後にＶＣＯの主同調コンデンサの設定を行うので、前もって周波数を設定する時間がある場合には周波数を設定することにより、ＰＬＬシンセサイザのロックアップの時間を短縮することができるという作用・効果を有する。
【００２９】
上記課題を解決するためになされた第３の発明は、ＶＣＯの入力電圧値をモニタするＶＣＯ制御電圧モニタ部を備え、ＶＣＯ制御電圧モニタ部は、ＶＣＯの入力電圧値をモニタしながら主同調コンデンサの容量を制御することとしたものであり、ＢＢＩＣからの設定周波数によって主同調コンデンサの容量を制御することができると共に、ＶＣＯの入力電
圧値を温度変化等に対して補正することができるので、温度変化等に対する補正制御を行うことができると共に、最適入力電圧値によりＣ／Ｎも優れた高速動作を行うことができるという作用・効果を有する。
【００３０】
上記課題を解決するためになされた第４の発明は、周辺の温度をモニタするサーミスタ部を備え、サーミスタ部は検出した周辺の温度に基いて主同調コンデンサの容量を制御することとしたものであり、主同調コンデンサの容量の制御において、周辺の温度に基く補正を行うことができるので、主同調コンデンサの容量に対する周辺の温度の影響を低減することができるという作用・効果を有する。
【００３１】
上記課題を解決するためになされた第５の発明は、供給されている電源電圧値を監視する電源監視回路を備え、電源監視回路は、電源電圧値に基いて主同調コンデンサの容量を制御することとしたものであり、主同調コンデンサの容量の制御において、電源電圧値に基く補正を行うことができるので、主同調コンデンサの容量に対する電源電圧値の影響を低減することができるという作用・効果を有する。
【００３２】
上記課題を解決するためになされた第６の発明は、ＶＣＯコンデンサ切り替え制御部は、ＶＣＯにおける周波数設定において入力電圧値の変化が最小になるような制御を行うこととしたものであり、ＶＣＯの発振信号の周波数の制御において入力電圧値の変化を少なくすることができるので、高速に第１の周波数変換信号の周波数を第２の周波数変換信号の周波数に設定することができるという作用・効果を有する。
【００３３】
上記課題を解決するためになされた第７の発明は、第１乃至第６のいずれかの発明のＰＬＬシンセサイザで前スロットに次スロットの周波数設定データを送信することにより高速化を実現するＰＬＬシンセサイザ制御方法であって、前スロットの送受信処理を行う前に次スロットの周波数設定データを設定し、周波数設定データを設定した後に前スロットの送受信処理を行うこととしたものであり、前スロットの送受信処理の前に周波数設定データを設定することができるので、ＰＬＬシンセサイザのロックアップタイム（位相同期に要する時間）を長くすることができるという作用・効果を有する。
【００３４】
上記課題を解決するためになされた第８の発明は、第１乃至第６のいずれかの発明のＰＬＬシンセサイザで前スロットに次スロットの周波数設定データを送信することにより高速化を実現するＰＬＬシンセサイザ制御方法であって、次スロットの周波数設定データを前スロットのプリアンブルで送信し、受信処理の完了時に直ぐ次スロットにおける周波数設定を行うこととしたものであり、前スロットの受信処理の前に周波数設定データを設定することができるので、ＰＬＬシンセサイザのロックアップタイムを長くすることができるという作用・効果を有する。
【００３５】
上記課題を解決するためになされた第９の発明は、第１乃至第６のいずれかの発明のＰＬＬシンセサイザで前スロットに次スロットの周波数設定データを送信することにより高速化を実現するＰＬＬシンセサイザ制御方法であって、次スロットの周波数設定データを前スロットのＸ、Ｚフィールドで送信し、送信後に受信処理を行うこととしたものであり、前スロットの受信処理の前に周波数設定データを設定することができるので、ＰＬＬシンセサイザのロックアップタイムを長くすることができるという作用・効果を有する。
【００３６】
上記課題を解決するためになされた第１０の発明は、プリアンブルは長さが可変であることとしたものであり、必要な場合には、プリアンブルの長さを長くとって、ＰＬＬシンセサイザのロックアップタイムを長くすることができるという作用・効果を有する。
【００３７】
上記課題を解決するためになされた第１１の発明は、第１乃至第６のいずれかの発明の
ＰＬＬシンセサイザで前スロットに次スロットの周波数設定データを送信することにより高速化を実現するＰＬＬシンセサイザ制御方法であって、スロットの遅延状態および隣接スロットの状態によってスロット長さを可変にすることとしたものであり、スロットの遅延状態および隣接スロットの状態によってはプリアンブルの長さを長くとって、ＰＬＬシンセサイザのロックアップタイムを長くすることができるという作用・効果を有する。
【００３８】
上記課題を解決するためになされた第１２の発明は、ＢＢＩＣは２つのメモリを有し、２つのメモリを用いて並列動作を行うこととしたものであり、一方のメモリをＰＬＬシンセサイザのロックアップ動作に使用することができるので、結果的にＰＬＬシンセサイザのロックアップタイムを長くすることができるという作用・効果を有する。
【００３９】
上記課題を解決するためになされた第１３の発明は、ＢＢＩＣはメモリを有し、メモリにアクセスするためのアクセスポインタを２つ持ち、２つのアクセスポインタを用いて並列動作を行うこととしたものであり、一方のメモリのアクセスポインタをＰＬＬシンセサイザのロックアップ動作に使用することができるので、結果的にＰＬＬシンセサイザのロックアップタイムを長くすることができるという作用・効果を有する。
【００４０】
（実施の形態１）
図１（ａ）は、本発明の実施の形態１に係るＰＬＬシンセサイザを示すブロック図であり、図１（ｂ）は、図１（ａ）のＰＬＬシンセサイザを構成するＰＬＬＩＣを示すブロック図である。
【００４１】
図１（ａ）において、１は基準となる信号である基準信号を発生する基準信号発振器、２は周波数設定データを送信することにより後述の第１および第２の周波数変換部３１、３５における周波数変換を制御するＢＢＩＣ、３は後述のＶＣＯ（電圧制御型発振器）５から出力される発振信号の分周信号と基準信号発振器１からの基準信号の分周信号との位相を比較するためのＰＬＬＩＣ、４は位相比較器３からの位相差信号を積分するＬＰＦ、５は出力する発振信号の周波数が入力電圧値によって制御されるＶＣＯ、６は発振信号の周波数に影響する主同調コンデンサを切り替えるＶＣＯコンデンサ切り替え制御部である。
【００４２】
また図１（ｂ）において、３１は発振信号の周波数を変換して第１の周波数変換信号（分周信号）を出力する第１の周波数変換部、３５は基準信号の周波数を変換して第２の周波数変換信号を出力する第２の周波数変換部としてのリファレンスカウンタ、３６は第１の周波数変換信号と第２の周波数変換信号との位相差を比較して位相差信号を出力する位相比較器、Ｔ１、Ｔ２、Ｔ３は入力端子、Ｔ４は出力端子である。同図に示すように、第１の周波数変換部３１は、ＢＢＩＣ２からの周波数設定データにより値が決定されるプリスケーラ、スワローカウンタおよびプログラマブルカウンタから成り、ＶＣＯ５からの発振信号の周波数を分周して分周信号を生成する。また、リファレンスカウンタ３５は、基準信号発振器１からの基準信号の周波数を分周した分周周波数の第２の周波数変換信号を出力する。ここで、ＶＣＯの発振周波数をＦＶＣＯ、基準信号の周波数をＲＥＦ、リファレンスカウンタのカウンタ値をＲＣ、プリスケーラ、スワローカウンタおよびプログラマブルカウンタのカウンタ値をそれぞれＰＳ、ＳＣおよびＰＣとすると、
ＦＶＣＯ／（ＰＳ×ＰＣ＋ＳＣ）＝ＲＥＦ／ＲＣの関係が成立する。
【００４３】
このように構成されたＰＬＬシンセサイザの動作を図２を用いて説明する。図２は、ＶＣＯ５の最適動作電圧におけるＶＣＯ５の主同調コンデンサ（ＶＣＯ主同調コンデンサ）の切り替え制御についての説明図である。
【００４４】
ＶＣＯ５の発振周波数は、図２の特性線ＳＣに示すように、ＶＣＯ５の制御電圧が同じ
場合でも主同調コンデンサの容量次第で変化させる事ができる。図２に示すように、ＶＣＯ主同調コンデンサの容量を変化させ、おおまかな周波数の設定を高速に行って、ＰＬＬシンセサイザの周波数引き込み時間を短くする事により、ロックアップ（位相同期の引き込み）の高速化を行う。なお、以降においては、現スロット（前スロット、動作スロット）の設定周波数から次スロットの設定周波数に引き込む動作について説明する。
【００４５】
次スロットの周波数の設定を行うＢＢＩＣ２により、周波数設定データは、ＰＬＬＩＣ３とＶＣＯコンデンサ切り替え制御部６に送られる。制御部６は、与えられた周波数データに最も近い周波数となるように、ＶＣＯ５の主同調コンデンサの値を決定する。次に、ＰＬＬＩＣ３は、設定された周波数データに従い、その周波数になるようにＶＣＯ５の制御を開始する。基準信号発振器１の基準信号とＶＣＯ５の発振信号とを比較し（図１（ｂ）に示すように、基準信号と発振信号とは、比較前には分周されているものとする）、その結果を位相差信号としてＬＰＦ４に出力する。その位相差信号に対してＬＰＦ４は積分を行い、その結果となる制御電圧（入力電圧）値によりＶＣＯ５は、その周波数が目的の周波数（基準信号の周波数、希望周波数）になるように変化していく。
【００４６】
ＰＬＬシンセサイザが目的の周波数になるまでの周波数の引き込み時間は、リファレンス周波数が同じ場合、ＬＰＦの時定数により決まる。時定数を小さくすれば、高速に周波数の引き込みが行えるが、ローカルへのリファレンスの漏れが大きくなり、大幅に時定数を小さくする事が出来ない。従って、ＰＬＬの周波数引き込みの大幅な高速化は行えず、設定する周波数が前回設定された周波数より離れている場合、従来、そのロックアップタイムの大幅な短縮が不可能であった。そこで、今回の手法のように、まずＶＣＯ５の主同調コンデンサを変化させ、大まかではあるが設定周波数の近くにＶＣＯ５の出力する発振信号の周波数を近づけることによって、ロックアップタイムを大幅に短縮することが可能となる。
【００４７】
（実施の形態２）
本発明の実施の形態２によるＰＬＬシンセサイザの構成は実施の形態１と同様、図１に示す構成である。本実施の形態２と実施の形態１とは、ＰＬＬシンセサイザの制御の手順が異なる。
【００４８】
その動作について説明する。次スロットの周波数の設定を行うＢＢＩＣ２により、周波数設定データは、ＰＬＬＩＣ３とＶＣＯコンデンサ切り替え制御部６に送られる。ＰＬＬＩＣ３は、設定された周波数データ（周波数設定データ）に従い、その周波数になるようにＶＣＯ５の制御を開始する。次に、制御部６は、与えられた周波数データに最も近い周波数となるように、ＶＣＯ５の主同調コンデンサの値を決定する。基準信号発振器１の基準信号とＶＣＯ５の発振信号とを比較し、その結果としての位相差信号をＬＰＦ４に出力する。その位相差信号に対してＬＰＦ４は積分を行い、その結果となる制御電圧により、ＶＣＯ５は発振周波数が目的の周波数になるように変化していく。
【００４９】
実施の形態１との違いは、周波数設定データを設定し、その後、バリキャップ（主同調コンデンサ）の設定を行うところである。前もって周波数を設定する時間がある場合、そうする事によりＰＬＬシンセサイザのロックアップの時間の短縮が望める。
【００５０】
（実施の形態３）
図３は、本発明の実施の形態３に係るＰＬＬシンセサイザを示すブロック図である。
【００５１】
図３において、基準信号発振器１、ＢＢＩＣ２、ＰＬＬＩＣ３、ＬＰＦ４、ＶＣＯ５、ＶＣＯコンデンサ切り替え制御部６は図１と同様のものなので、同一符号を付し、説明は省略する。７はＶＣＯ５の制御電圧をモニタするＶＣＯ制御電圧モニタ部である。
【００５２】
次にその動作について説明する。次スロットの周波数の設定を行うＢＢＩＣ２により、周波数設定データは、ＰＬＬＩＣ３とＶＣＯコンデンサ切り替え制御部６に送られる。制御部６は、与えられた周波数データに最も近い周波数となるように、ＶＣＯ５の主同調コンデンサの値を決定する。次に、ＰＬＬＩＣ３は、設定された周波数データに従い、その周波数になるようにＶＣＯ５の制御を開始する。基準信号発振器１の基準信号とＶＣＯ５の発振信号とを比較し、その結果としての位相差信号をＬＰＦ４に出力する。その位相差信号に対してＬＰＦ４は積分を行い、その結果となる制御電圧により、ＶＣＯ５は発振周波数が目的の周波数になるように変化していく。
【００５３】
ＶＣＯ制御電圧モニタ部７は、ＶＣＯ５への制御電圧をモニタし、その結果をＶＣＯコンデンサ切り替え制御部６に出力する。ＶＣＯ５の最適な動作電圧におけるＶＣＯ主同調コンデンサとＶＣＯ５の発振周波数との関係は、例えば温度の変化等によりずれが発生し、補正を行う必要が出てくる場合がある。従って、ＰＬＬシンセサイザを高速で動作させるために、ＶＣＯ５への制御電圧をモニタし、そのＶＣＯ５の最適動作電圧で動作していない時に、ＶＣＯ５の主同調コンデンサの値を変化させていくという制御を行う。この制御により、温度などに対する補正制御を行えるばかりでなく、Ｃ／Ｎも優れた高速動作を行えるようになる。
【００５４】
（実施の形態４）
図４は、本発明の実施の形態４に係るＰＬＬシンセサイザを示すブロック図である。
【００５５】
図４において、基準信号発振器１、ＢＢＩＣ２、ＰＬＬＩＣ３、ＬＰＦ４、ＶＣＯ５、ＶＣＯコンデンサ切り替え制御部６は図１と同様のものなので、同一符号を付し、説明は省略する。８は周辺の温度をモニタするサーミスタ部である。
【００５６】
次にその動作について説明する。次スロットの周波数の設定を行うＢＢＩＣ２により、周波数設定データは、ＰＬＬＩＣ３とＶＣＯコンデンサ切り替え制御部６に送られる。制御部６は、与えられた周波数データに最も近い周波数となるように、ＶＣＯ５の主同調コンデンサの値を決定する。次に、ＰＬＬＩＣ３は、設定された周波数データに従い、その周波数になるようにＶＣＯ５の制御を開始する。基準信号発振器１の基準信号とＶＣＯ５の発振信号とを比較し、その結果としての位相差信号をＬＰＦ４に出力する。その位相差信号に対してＬＰＦ４は積分を行い、その結果となる制御電圧により、ＶＣＯ５は発振周波数が目的の周波数になるように変化していく。
【００５７】
温度が変化するに従い、ＶＣＯ５の最適な動作電圧におけるＶＣＯ主同調コンデンサとＶＣＯ５の発振周波数の関係は変化してくるので、補正を行う必要が出てくる。そこで、サーミスタ部８から出力される温度情報に従い、ＶＣＯコンデンサ切り替え制御部６は、設定周波数だけでなく温度も考慮して、ＶＣＯ５の主同調コンデンサの切り替えを行う。本実施の形態は、ＶＣＯ制御電圧モニタ部７を使用する実施の形態３に較べ、システムが小さくて済むので、安価に温度補正ができるＰＬＬシンセサイザの実現が可能である。
【００５８】
（実施の形態５）
図５は、本発明の実施の形態５に係るＰＬＬシンセサイザを示すブロック図である。
【００５９】
第５において、基準信号発振器１、ＢＢＩＣ２、ＰＬＬＩＣ３、ＬＰＦ４、ＶＣＯ５、ＶＣＯコンデンサ切り替え制御部６はは図１と同様のものなので、同一符号を付し、説明は省略する。９はバッテリー電圧を監視する電源監視回路である。
【００６０】
次にその動作について説明する。次スロットの周波数の設定を行うＢＢＩＣ２により、
周波数設定データは、ＰＬＬＩＣ３とＶＣＯコンデンサ切り替え制御部６に送られる。制御部６は、与えられた周波数データに最も近い周波数となるように、ＶＣＯ５の主同調コンデンサの値を決定する。次に、ＰＬＬＩＣ３は、設定された周波数データに従い、その周波数になるようにＶＣＯ５の制御を開始する。基準信号発振器１の基準信号とＶＣＯ５の発振信号とを比較し、その結果としての位相差信号をＬＰＦ４に出力する。その位相差信号に対してＬＰＦ４は積分を行い、その結果となる制御電圧により、ＶＣＯ５は発振周波数が目的の周波数になるように変化していく。
【００６１】
本実施の形態に係るＰＬＬシンセサイザがバッテリー駆動の場合、バッテリー電圧の変動によりＶＣＯ主同調コンデンサを設定するパラメータ補正を行う必要が出てくる。そこで、電源監視回路９から出力される電源電圧情報に従い、ＶＣＯコンデンサ切り替え制御部６は、設定周波数だけでなくバッテリー電圧も考慮して、ＶＣＯ５の主同調コンデンサの切り替えを行う。これにより、実施の形態１に較べ、バッテリー電圧補正ができるＰＬＬシンセサイザの実現が可能である。
【００６２】
（実施の形態６）
本発明の実施の形態６に係るＰＬＬシンセサイザの構成は実施の形態１と同様、図１に示す構成である。
【００６３】
このように構成されたＰＬＬシンセサイザの動作を図６を用いて説明する。図６は、本実施の形態６に係るＰＬＬシンセサイザの制御方法を説明するためのグラフである。
【００６４】
次スロットの周波数の設定を行うＢＢＩＣ２により、周波数設定データは、ＰＬＬＩＣ３とＶＣＯコンデンサ切り替え制御部６に送られる。制御部６は、与えられた周波数データに最も近い周波数となるように、ＶＣＯ５の主同調コンデンサの値を決定する。次に、ＰＬＬＩＣ３は、設定された周波数データに従い、その周波数になるようにＶＣＯ５の制御を開始する。基準信号発振器１の基準信号とＶＣＯ５の発振信号とを比較し、その結果としての位相差信号をＬＰＦ４に出力する。その位相差信号に対してＬＰＦ４は積分を行い、その結果となる制御電圧により、ＶＣＯ５は発振周波数が目的の周波数になるように変化していく。
【００６５】
図６に、ＶＣＯ主同調コンデンサの容量をパラメータとして、ＶＣＯ５の最適動作電圧とＶＣＯ５の発振周波数との関係を示す。ＳＶはＶＣＯ主同調コンデンサの或る容量に対するＶＣＯ５の最適動作電圧とＶＣＯ５の発振周波数との関係を示す特性線である。ＶＣＯ５を高速に動かしたい場合、周波数設定によるＶＣＯ５の動作電圧が少なければ少ないほどＰＬＬシンセサイザはより高速に設定され、またＣ／Ｎも良くなっていく。従って、図６に示すグラフの測定結果から、ＶＣＯ５の特性ＳＶに応じて、周波数の設定によるＶＣＯ５の動作電圧の変動が最小になるような制御を行う。この制御により、温度などに対する補正制御が行えるばかりでなく、Ｃ／Ｎも良くなり、更に安定して高速動作を行うことができるようになる。
【００６６】
（実施の形態７）
本発明の実施の形態７に係るＰＬＬシンセサイザの構成は実施の形態１と同様、図１に示す構成である。
【００６７】
このように構成されたＰＬＬシンセサイザの動作を図７を用いて説明する。図７は、本実施の形態７に係るＰＬＬシンセサイザの制御方法を説明するためのスロットデータ図である。
【００６８】
従来、ガードタイム（Ｇｕａｒｄ  Ｔｉｍｅ）時に前スロットの送信処理もしくは受信
処理を行った後に次スロットの周波数設定データを送信する。そのため、ＰＬＬシンセサイザに許されるロックアップタイムが短くなり、ハードウェアもしくは制御に対する要求が厳しくなる。従って、前スロットの送信もしくは受信処理が行われる前に次スロットの周波数設定データの設定およびＶＣＯ５の主同調コンデンサの容量切り替えを行った後に、前スロットの送信処理もしくは受信処理を行う。その結果、ＰＬＬシンセサイザのロックアップタイムを長くすることが出来るようになり、ハードウェアもしくは制御に対して求められる要求が楽になる分、より簡単に安価なシステムが構築できるようになる。
【００６９】
（実施の形態８）
本発明の実施の形態８に係るＰＬＬシンセサイザの構成は実施の形態１と同様、図１に示す構成である。
【００７０】
このように構成されたＰＬＬシンセサイザの動作を図８を用いて説明する。図８は本実施の形態８に係るＰＬＬシンセサイザの制御方法を説明するためのスロットデータ図である。
【００７１】
次スロットの周波数の設定を行うＢＢＩＣ２により、周波数設定データは、ＰＬＬＩＣ３とＶＣＯコンデンサ切り替え制御部６に送られる。この場合、周波数設定データは、それぞれのスロットのＧｕａｒｄ  Ｔｉｍｅ時に送信される。しかしながら、周波数設定データの送信からラッチまでの時間分、許されるシンセサイザのロックアップタイムは短くなり、ハードウェアもしくは制御に対する要求が厳しくなる。従って、前スロットのＳｙｎｃ（シンク）のＰｒｅａｍｂｌｅ（プリアンブル）時にＰＬＬシンセサイザの周波数設定データの送信を行い、送信終了後もしくは受信終了後すぐに周波数設定データのラッチを行う。その結果、ＰＬＬシンセサイザのロックアップタイムを長くすることが出来るようになる。
【００７２】
（実施の形態９）
本発明の実施の形態９に係るＰＬＬシンセサイザの構成は実施の形態１と同様、図１に示す構成である。
【００７３】
このように構成されたＰＬＬシンセサイザの動作を図９を用いて説明する。図９は、本実施の形態９に係るＰＬＬシンセサイザの制御方法を説明するためのスロットデータ図である。
【００７４】
次スロットの周波数の設定を行うＢＢＩＣ２により、周波数設定データは、ＰＬＬＩＣ３とＶＣＯコンデンサ切り替え制御部６に送られる。この場合、周波数設定データは、それぞれのスロットのＧｕａｒｄ  Ｔｉｍｅ時に送信される。しかしながら、周波数設定データの送信からラッチまでの時間分、許されるＰＬＬシンセサイザのロックアップタイムは短くなり、ハードウェアもしくは制御に対する要求が厳しくなる。従って、前スロットのＸ、Ｚ−Ｆｉｅｌｄ（Ｘ、Ｚフィールド）時にＰＬＬシンセサイザの周波数設定データの送信を行う。その結果、ＰＬＬシンセサイザのロックアップタイムを長くすることが出来るようになる。
【００７５】
（実施の形態１０）
本発明の実施の形態１０に係るＰＬＬシンセサイザの構成は実施の形態１と同様、図１に示す構成である。
【００７６】
このように構成されたＰＬＬシンセサイザの動作を図１０を用いて説明する。図１０は、本実施の形態１０に係るＰＬＬシンセサイザの制御方法を説明するためのスロットデータ図である。
【００７７】
次スロットの周波数の設定を行うＢＢＩＣ２により、周波数設定データは、ＰＬＬＩＣ３とＶＣＯコンデンサ切り替え制御部６に送られる。この場合、周波数設定データは、それぞれのスロットのＧｕａｒｄ  Ｔｉｍｅ時に送信される。しかしながら、周波数設定データの送信からラッチまでの時間分、許されるＰＬＬシンセサイザのロックアップタイムは短くなり、ハードウェアもしくは制御に対する要求が厳しくなる。しかしながら例えばＤＥＣＴの規格ではＳｙｎｃのＰｒｅａｍｂｌｅは１６ビット（ｂｉｔ）であるが、その検出には８ビット程度でしか行っていない。従って、必要に応じてＰｒｅａｍｂｌｅに取られているビット数を減らす事が可能である。その結果、ＰＬＬシンセサイザのロックアップタイムを長くすることが出来るようになる。しかも、この場合、Ｐｒｅａｍｂｌｅの処理には何ら影響を与えない。
【００７８】
（実施の形態１１）
本発明の実施の形態１１に係るＰＬＬシンセサイザの構成は実施の形態１と同様、図１に示す構成である。
【００７９】
このように構成されたＰＬＬシンセサイザの動作を図１１を用いて説明する。図１１は、本実施の形態に係るＰＬＬシンセサイザの制御方法を説明するためのスロットデータ図である。
【００８０】
次スロットの周波数の設定を行うＢＢＩＣ２により、周波数設定データは、ＰＬＬＩＣ３とＶＣＯコンデンサ切り替え制御部６に送られる。この場合、周波数設定データは、それぞれのスロットのＧｕａｒｄ  Ｔｉｍｅ時に送信される。しかしながら、周波数設定データの送信からラッチまでの時間分、許されるＰＬＬシンセサイザのロックアップタイムは短くなり、ハードウェアもしくは制御に対する要求が厳しくなる。多スロット通信の場合、隣接するスロットの動作状況により、例えば前スロットが制御チャンネルもしくは空きチャンネルだったりすると、許されるロックアップタイムは長くなる。従って、必要に応じて長くできるスロットの組み合わせを選択する事ができ、その結果、ＰＬＬシンセサイザのロックアップタイムを長くすることが出来るようになる。
【００８１】
（実施の形態１２）
本発明の実施の形態１２に係るＰＬＬシンセサイザの構成は実施の形態１と同様、図１に示す構成である。図１２は、ＢＢＩＣ２がメモリを２つ有する場合を示す説明図である。図１２で、１１、１２はメモリである。
【００８２】
このように構成されたＰＬＬシンセサイザの動作を説明する。
【００８３】
次スロットの周波数の設定を行うＢＢＩＣ２により、周波数設定データは、ＰＬＬＩＣ３とＶＣＯコンデンサ切り替え制御部６に送られる。この場合、周波数設定データは、それぞれのスロットのＧｕａｒｄ  Ｔｉｍｅ時に送信される。しかしながら、周波数設定データの送信からラッチまでの時間分、許されるＰＬＬシンセサイザのロックアップタイムは短くなり、ハードウェアもしくは制御に対する要求が厳しくなる。従って、ＢＢＩＣ２内部で使用されるメモリを２つにし、データの送受信とＰＬＬシンセサイザの周波数設定データに使用されるメモリを別のものにする。これによりＢＢＩＣ２が並列動作をする事が可能となり、データの送受信時に周波数設定データの送信を行え、送受信が終わって直ぐに次の周波数データのラッチが行える。その結果、ＰＬＬシンセサイザのロックアップタイムを長くすることが出来るようになる。しかも、この場合、送受信処理が遅れることもなくなる。
【００８４】
（実施の形態１３）
本発明の実施の形態１３に係るＰＬＬシンセサイザの構成は実施の形態１と同様、図１に示す構成である。図１３は、ＢＢＩＣ２がアクセスポインタを２つ持つメモリを有する場合を示す説明図である。図１３で、１３はメモリ、１４、１５はアクセスポインタである。
【００８５】
このように構成されたＰＬＬシンセサイザの動作を説明する。
【００８６】
次スロットの周波数の設定を行うＢＢＩＣ２により、周波数設定データは、ＰＬＬＩＣ３とＶＣＯコンデンサ切り替え制御部６に送られる。この場合、周波数設定データは、それぞれのスロットのＧｕａｒｄ  Ｔｉｍｅ時に送信される。しかしながら、周波数設定データの送信からラッチまでの時間分、許されるＰＬＬシンセサイザのロックアップタイムは短くなり、ハードウェアもしくは制御に対する要求が厳しくなる。従って、ＢＢＩＣ２内部のメモリ１３にアクセスできるポインタを２つ持つようにする。これにより、ＢＢＩＣ２が並列動作をする事が可能となり、データの送受信時に周波数設定データの送信を行え、送受信が終わって直ぐに次の周波数設定データのラッチが行える。その結果、ＰＬＬシンセサイザのロックアップタイムを長くすることが出来るようになる。しかも、この場合、送受信処理が遅れることもなくなる。
【産業上の利用可能性】
【００８７】
本発明は、基準信号に位相が一致する発振信号を出力するためのＰＬＬシンセサイザに関し、動作周波数と設定周波数との差が大きくても、発振信号を分周した分周信号の周波数を基準信号の周波数を分周した分周周波数に高速に一致させることができる。
【図面の簡単な説明】
【００８８】
【図１】（ａ）本発明の実施の形態１、２、７、８、９、１０、１１、１２、１３に係るＰＬＬシンセサイザを示すブロック図、（ｂ）（ａ）のＰＬＬシンセサイザを構成するＰＬＬＩＣを示すブロック図
【図２】ＶＣＯの最適動作電圧におけるＶＣＯ主同調コンデンサの切り替え制御についての説明図
【図３】本発明の実施の形態３に係るＰＬＬシンセサイザを示すブロック図
【図４】本発明の実施の形態４に係るＰＬＬシンセサイザを示すブロック図
【図５】本発明の実施の形態５に係るＰＬＬシンセサイザを示すブロック図
【図６】本発明の実施の形態６に係るＰＬＬシンセサイザの制御方法を説明するためのグラフ
【図７】本発明の実施の形態７に係るＰＬＬシンセサイザの制御方法を説明するためのスロットデータ図
【図８】本発明の実施の形態８に係るＰＬＬシンセサイザの制御方法を説明するためのスロットデータ図
【図９】本発明の実施の形態９に係るＰＬＬシンセサイザの制御方法を説明するためのスロットデータ図
【図１０】本発明の実施の形態１０に係るＰＬＬシンセサイザの制御方法を説明するためのスロットデータ図
【図１１】本発明の実施の形態１１に係るＰＬＬシンセサイザの制御方法を説明するためのスロットデータ図
【図１２】ＢＢＩＣがメモリを２つ有する場合を示す説明図
【図１３】ＢＢＩＣがアクセスポインタを２つ持つメモリを有する場合を示す説明図
【図１４】特許文献１に記載されたＰＬＬシンセサイザを示すブロック図
【符号の説明】
【００８９】
１    基準信号発振器
２    ＢＢＩＣ
３    ＰＬＬＩＣ
４    ＬＰＦ
５    ＶＣＯ
６    ＶＣＯコンデンサ切り替え制御部
７    ＶＣＯ制御電圧モニタ部
８    サーミスタ部
９    電源監視回路
１１、１２、１３    メモリ
１４、１５    アクセスポインタ
【図１】
2005303582.tif 000003
【図２】
2005303582.tif 000004
【図３】
2005303582.tif 000005
【図４】
2005303582.tif 000006
【図５】
2005303582.tif 000007
【図６】
2005303582.tif 000008
【図７】
2005303582.tif 000009
【図８】
2005303582.tif 000010
【図９】
2005303582.tif 000011
【図１０】
2005303582.tif 000012
【図１１】
2005303582.tif 000013
【図１２】
2005303582.tif 000014
【図１３】
2005303582.tif 000015
【図１４】
2005303582.tif 000016