(57)【要約】【課題】  ゲート絶縁膜に対するチャージダメージを抑止しつつ、ギャップフィル特性のよい層間絶縁膜をゲート絶縁膜上に形成する。【解決手段】  ノンバイアスのプラズマＣＶＤを用いてノンバイアスライナ膜１７ａをゲート電極１３上に形成してから、低バイアスのプラズマＣＶＤを用いて低バイアスライナ膜１７ｂをノンバイアスライナ膜１７ａ上に形成し、高密度プラズマＣＶＤにより、ＨＤＰ膜１８ａを低バイアスライナ膜１７ｂ上に形成する。【選択図】      図２
2005167069.tif 000002
【特許請求の範囲】
【請求項１】
ゲート絶縁膜を介して半導体層上に形成されたゲート電極と、
前記ゲート電極上に形成されたノンバイアスライナ膜と、
前記ノンバイアスライナ膜上に形成された低バイアスライナ膜と、
前記低バイアスライナ膜上に形成された高バイアス絶縁膜とを備えることを特徴とする半導体装置。
【請求項２】
前記ノンバイアスライナ膜の膜厚は２００〜８００Åの範囲内、前記低バイアスライナ膜の膜厚は５００〜７００Åの範囲内であることを特徴とする請求項１記載の半導体装置。
【請求項３】
ゲート絶縁膜を介して半導体層上にゲート電極を形成する工程と、
ノンバイアスのプラズマＣＶＤにより、前記ゲート電極上にノンバイアスライナ膜を形成する工程と、
低バイアスのプラズマＣＶＤにより、前記ノンバイアスライナ膜上に低バイアスライナ膜を形成する工程と、
高バイアスのプラズマＣＶＤにより、前記低バイアスライナ膜上に高バイアス絶縁膜を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項４】
前記高バイアスのプラズマＣＶＤは高密度プラズマＣＶＤであることを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
前記ノンバイアス、低バイアスおよび高バイアスのプラズマＣＶＤは、同一チャンバ内で行われることを特徴とする請求項３または４記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置および半導体装置の製造方法に関し、特に、チャージダメージからゲート絶縁膜を保護する方法に適用して好適なものである。
【背景技術】
【０００２】
従来の半導体装置では、高密度プラズマ（ＨＤＰ：Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ）ＣＶＤを用いて層間絶縁膜を形成することにより、配線層のアスペクト比が高く、間隔が狭い場合においても、配線層間のオーバーハングを防止して、配線層間の隙間を精度よく埋め込む方法がある。
ここで、高密度プラズマＣＶＤを用いて層間絶縁膜を形成する場合、高密度プラズマによるチャージダメージからゲート絶縁膜を保護するために、通常のプラズマＣＶＤを用いてゲート電極上にライナ膜を形成してから、高密度プラズマＣＶＤを用いて層間絶縁膜を形成する方法がある。
【０００３】
一方、例えば、特許文献１には、ＨＤＰ−ＣＶＤ法で素子分離溝にバイアス酸化膜を成長させる際に、熱酸化膜が削られてシリコン基板が露出することを防止するために、熱酸化膜の表面にＣＶＤ酸化膜を堆積してから、高密度プラズマＣＶＤによって素子分離溝にバイアス酸化膜を形成する方法が開示されている。
【特許文献１】特開平１１−２３３６１４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来の半導体装置では、ライナ膜を形成する際に、プラズマによるチャージダメージがゲート絶縁膜に及ぶため、トランジスタの特性を劣化させるという問題があった。
また、特許文献１に開示された方法では、高密度プラズマＣＶＤによって素子分離溝にバイアス酸化膜を形成する前に、熱酸化膜の表面にＣＶＤ酸化膜が堆積される。このため、ゲート電極上に層間絶縁膜を形成する際には、高密度プラズマによるチャージダメージからゲート絶縁膜を保護することができないという問題があった。
【０００５】
さらに、特許文献１に開示された方法では、ＬＰＣＶＤ法でＣＶＤ酸化膜を堆積してから、高密度プラズマＣＶＤによって素子分離溝にバイアス酸化膜を形成するため、ＣＶＤ酸化膜およびバイアス酸化膜を形成する際に装置を交換する必要があり、製造工程が煩雑化するという問題があった。
そこで、本発明の目的は、ゲート絶縁膜に対するチャージダメージを抑止しつつ、ギャップフィル特性のよい層間絶縁膜をゲート絶縁膜上に形成することが可能な半導体装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００６】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、ゲート絶縁膜を介して半導体層上に形成されたゲート電極と、前記ゲート電極上に形成されたノンバイアスライナ膜と、前記ノンバイアスライナ膜上に形成された低バイアスライナ膜と、前記低バイアスライナ膜上に形成された高バイアス絶縁膜とを備えることを特徴とする。
これにより、ノンバイアスにてゲート電極上にノンバイアスライナ膜を形成してから、低バイアスにてゲート電極上に低バイアスライナ膜を形成することが可能となる。このため、ゲート絶縁膜に加わるチャージダメージを抑制しつつ、ゲート電極上にライナ膜を形成することが可能となるとともに、ライナ膜の成膜時におけるギャップフィル特性の劣化を抑制しつつ、ライナ膜全体の膜厚を増加させることが可能となる。この結果、ゲート絶縁膜に加わるチャージダメージを抑制しつつ、ゲート電極上に高バイアス絶縁膜を形成することが可能となり、ゲート電極のアスペクト比が高く、間隔が狭い場合においても、ゲート電極間のオーバーハングを防止しつつ、ゲート電極上に絶縁層を形成することが可能となるとともに、トランジスタの特性劣化を抑制することができる。
【０００７】
また、本発明の一態様に係る半導体装置によれば、前記ノンバイアスライナ膜の膜厚は２００〜８００Åの範囲内、前記低バイアスライナ膜の膜厚は５００〜７００Åの範囲内であることを特徴とする。
これにより、ゲート絶縁膜に加わるチャージダメージを抑制しつつ、ゲート電極上にライナ膜を形成することが可能となるとともに、ライナ膜の成膜時におけるギャップフィル特性の劣化を抑制しつつ、ライナ膜全体の膜厚を増加させることが可能となる。このため、ゲート絶縁膜に加わるチャージダメージを抑制しつつ、ゲート電極上に高バイアス絶縁膜を形成することが可能となる。
【０００８】
また、本発明の一態様に係る半導体装置の製造方法によれば、ゲート絶縁膜を介して半導体層上にゲート電極を形成する工程と、ノンバイアスのプラズマＣＶＤにより、前記ゲート電極上にノンバイアスライナ膜を形成する工程と、低バイアスのプラズマＣＶＤにより、前記ノンバイアスライナ膜上に低バイアスライナ膜を形成する工程と、高バイアスのプラズマＣＶＤにより、前記低バイアスライナ膜上に高バイアス絶縁膜を形成する工程とを備えることを特徴とする。
【０００９】
これにより、ゲート絶縁膜に加わるチャージダメージを抑制しつつ、ゲート電極上に高バイアス絶縁膜を形成することが可能となり、トランジスタの特性劣化を抑制しつつ、ギャップフィル特性の良好な絶縁層をゲート電極上に形成することが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、前記高バイアスのプラズマＣＶＤは高密度プラズマＣＶＤであることを特徴とする。
【００１０】
これにより、ゲート電極上に絶縁層を形成する際のギャップフィル特性を向上させることが可能となり、ゲート電極のアスペクト比が高く、間隔が狭い場合においても、ゲート電極間のオーバーハングを防止しつつ、ゲート電極上に絶縁層を形成することが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、前記ノンバイアス、低バイアスおよび高バイアスのプラズマＣＶＤは、同一チャンバ内で行われることを特徴とする。
【００１１】
これにより、同一チャンバでバイアスを変更することで、ゲート絶縁膜に加わるチャージダメージを抑制しつつ、ゲート電極上にライナ膜を形成することが可能となるとともに、ライナ膜の成膜時におけるギャップフィル特性の劣化を抑制しつつ、ライナ膜全体の膜厚を増加させることが可能となる。このため、製造工程の煩雑化を抑制しつつ、ギャップフィル特性の良好な絶縁層をゲート電極上に形成することが可能となるとともに、ゲート絶縁膜に加わるチャージダメージを抑制することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１は、本発明の第１実施形態に係るプラズマ処理装置の概略構成を示す断面図である。
図１において、プラズマ処理が行われるチャンバ６内には、ウェハＷを配置するステージ１が設けられ、ステージ１にはウェハＷを加熱するヒータ２が設けられている。なお、チャンバ６としては、例えば、セラミックドームなどを用いることができる。また、ステージ１上には、ウェハＷを吸着する静電チャック３が設けられるとともに、ステージ１は、ＲＦ電源４に接続されている。ここで、ＲＦ電源４は、チャンバ６内で発生させられたプラズマＰＺをウェハＷ側に引き込むためのバイアスを発生させることができる。
【００１３】
また、ステージ１および静電チャック３には、ウェハＷの裏面に冷却ガスを流すための開口部５が形成されている。なお、冷却ガスとしては、例えば、Ｈｅなどの不活性ガスを用いることができる。
そして、チャンバ６の上方には、チャンバ６内に磁界を発生させるためのトップコイル７ａが配置されるとともに、チャンバ６の側方には、チャンバ６内に磁界を発生させるためのサイドコイル７ｂ、７ｃが配置されている。また、チャンバ６には、チャンバ６の上方から反応ガスを供給するトップノズル８ａが配置されるとともに、チャンバ６の側方から反応ガスを供給するサイドノズル８ｂ、８ｃが配置されている。ここで、トップコイル７ａおよびサイドコイル７ｂ、７ｃを用いて磁界を発生させることにより、チャンバ６内のプラズマ密度を均一化することができる。
【００１４】
そして、ゲート電極が形成されたウェハＷ上にシリコン酸化膜を成膜する場合、ゲート電極が形成されたウェハＷを静電チャック３上に搬送する。そして、静電チャック３上にウェハＷが搬送されると、トップノズル８ａおよびサイドノズル８ｂ、８ｃを介してＡｒガスをチャンバ６内に供給するとともに、トップコイル７ａのＲＦパワーをオンしてから、サイドコイル７ｂ、７ｃのＲＦパワーをオンすることにより、チャンバ６内にプラズマＰＺを発生させる。
【００１５】
次に、トップノズル８ａおよびサイドノズル８ｂ、８ｃを介してＯ2ガスをチャンバ６内に供給するとともに、静電チャック３をオンしてウェハＷを静電チャック３に吸着させる。
次に、ヒータ２をオンしてウェハＷの温度を上昇させた後、トップノズル８ａおよびサイドノズル８ｂ、８ｃを介してＳｉＨ4ガスをチャンバ６内に供給する。そして、開口部５を介してＨｅなどの冷却ガスをウェハＷの裏面に供給しながら、ノンバイアスのプラズマＣＶＤにより、ノンバイアスライナ膜をウェハＷ上に成膜させる。なお、ノンバイアスライナ膜の膜厚は２００〜８００Åの範囲内に設定することができる。
【００１６】
ここで、ノンバイアスでライナ膜をウェハＷ上に成膜させることにより、ゲート絶縁膜に加わるチャージダメージを抑制することができ、トランジスタの特性劣化を抑制することができる。また、ノンバイアスライナ膜の膜厚を２００〜８００Åの範囲内に設定することにより、ノンバイアスでライナ膜をウェハＷ上に成膜させた場合においても、ゲート電極間のオーバーハングを防止することができる。
【００１７】
次に、ノンバイアスライナ膜がウェハＷ上に成膜されると、ＲＦ電源４をオンして低パワーに設定し、低バイアスのプラズマＣＶＤにより、ノンバイアスライナ膜が成膜されたウェハＷ上に低バイアスライナ膜を成膜させる。なお、低バイアスライナ膜の膜厚は５００〜７００Åの範囲内に設定することができる。
ここで、ノンバイアスにてウェハＷ上にライナ膜を形成してから、低バイアスにてウェハＷ上にライナ膜を形成することにより、ゲート電極間のオーバーハングを防止しつつ、ライナ膜全体の膜厚を増加させることが可能となり、ゲート絶縁膜に加わるチャージダメージを抑制しつつ、高密度プラズマＣＶＤによる成膜を行うことが可能となる。
【００１８】
次に、低バイアスライナ膜がウェハＷ上に成膜されると、ＲＦ電源４を高パワーに設定し、高バイアスのプラズマＣＶＤにより、低バイアスライナ膜が成膜されたウェハＷ上に高バイアス絶縁膜を成膜させる。
ここで、ウェハＷを高バイアスに設定することにより、高密度プラズマＣＶＤにてウェハＷ上に絶縁膜を形成することが可能となり、Ａｒによるスパッタリングを行いながら、ウェハＷ上にシリコン酸化膜を成膜することが可能となる。このため、ゲート電極間のオーバーハングを防止しつつ、絶縁層の成膜処理を行うことが可能となり、ギャップフィル特性の良好な絶縁層をゲート電極上に形成することが可能となる。
【００１９】
また、高密度プラズマＣＶＤでは、電子密度が１０12〜１０14程度の低圧プラズマを利用して平均自由工程を長くすることが可能となるとともに、ウェハＷを高バイアスに設定することにより、プラズマＰＺをウェハＷに引き込むことができる。このため、ウェハＷに到達する反応ガスの垂直成分を増大させることができ、ギャップフィル特性を向上させることができる。
【００２０】
また、バイアスを変更しながら成膜処理を行うことにより、ノンバイアスライナ膜、低バイアスライナ膜およびＨＤＰ膜を同一チャンバ内にて形成することが可能となり、製造工程の煩雑化を抑制しつつ、ギャップフィル特性の良好な絶縁層をゲート電極上に形成することが可能となるとともに、ゲート絶縁膜に加わるチャージダメージを抑制することができる。
【００２１】
なお、プラズマ処理装置としては、例えば、ＥＣＲ（ｅｌｅｃｔｏｒｏｎ  ｃｙｃｌｏｔｒｏｎ  ｒｅｓｏｎａｎｃｅ：電子サイクロトロン共鳴）プラズマ処理装置、ＳＷＰ（ｓｕｒｆａｃｅ  ｗａｖｅ  ｐｌａｓｍａ：サーフェスウェーブプラズマ）処理装置、ＨＥＰ（ｈｅｌｉｃｏｎ−ｗａｖｅ  ｅｘｃｉｔｅｄ  ｐｌａｓｍａ：ヘリコン波励起プラズマ）処理装置、ＩＣＰ（ｉｎｄｕｃｔｉｖｅｌｙ  ｃｏｕｐｌｅｄ  ｐｌａｓｍａ：誘導結合型プラズマ）処理装置、ＴＣＰ（ｔｒａｎｓｆｅｒ  ｃｏｕｐｌｅｄ  ｐｌａｓｍａ：転送結合型プラズマ）処理装置などを用いることができる。
【００２２】
図２は、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。
図２（ａ）において、半導体基板１１の熱酸化を行うことにより、半導体基板１１上にゲート絶縁膜１２を形成する。なお、半導体基板１１の材質としては、例えば、Ｓｉ、Ｓｉ−Ｇｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮなどを用いることができる。また、半導体基板１１として、ＳＯＩ（Ｓｌｉｃｏｎｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を用いるようにしてもよい。
【００２３】
そして、ＣＶＤなどの方法により、ゲート絶縁膜１２が形成された半導体基板１１上に多結晶シリコン層を形成し、フォトリソグラフィー技術およびドライエッチング技術を用いて、多結晶シリコン層のパターニングを行うことにより、ゲート絶縁膜１２上にゲート電極１３を形成する。そして、ゲート電極１２をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を半導体基板１１内にイオン注入することにより、ゲート電極１３の両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）層１４ａ、１４ｂを半導体基板１１に形成する。
【００２４】
そして、ＣＶＤなどの方法により、ＬＤＤ層１４ａ、１４ｂが形成された半導体基板１１上に絶縁層を形成し、ＲＩＥなどの異方性エッチングを行うことにより、ゲート電極１３の側壁にサイドウォール１５ａ、１５ｂをそれぞれ形成する。そして、ゲート電極１３およびサイドウォール１５ａ、１５ｂをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を半導体基板１１内にイオン注入することにより、サイドウォール１５ａ、１５ｂの側方にそれぞれ配置された高濃度不純物導入層からなるソース層１６ａおよびドレイン層１６ｂを半導体基板１１に形成する。
【００２５】
次に、図２（ｂ）に示すように、ノンバイアスのプラズマＣＶＤを用いてシリコン酸化膜を成膜させることにより、ノンバイアスライナ膜１７ａをゲート電極１３上に形成する。なお、ノンバイアスライナ膜１７ａの膜厚は、例えば、２００〜８００Å程度の範囲内とすることができる。
次に、図２（ｃ）に示すように、低バイアスのプラズマＣＶＤを用いてシリコン酸化膜を成膜させることにより、低バイアスライナ膜１７ｂをノンバイアスライナ膜１７ａ上に形成する。なお、低バイアスライナ膜１７ｂの膜厚は、例えば、５００〜７００Å程度の範囲内とすることができる。
【００２６】
これにより、ノンバイアスにてゲート電極１３上にノンバイアスライナ膜１７ａを形成してから、低バイアスにてゲート電極１３上に低バイアスライナ膜１７ｂを形成することが可能となる。このため、ゲート絶縁膜１２に加わるチャージダメージを抑制しつつ、ゲート電極１３上にライナ膜１７ａ、１７ｂを形成することが可能となるとともに、ライナ膜１７ａ、１７ｂの成膜時におけるギャップフィル特性の劣化を抑制しつつ、ライナ膜１７ａ、１７ｂ全体の膜厚を増加させることが可能となる。この結果、ゲート絶縁膜１２に加わるチャージダメージを抑制しつつ、ゲート電極１３上にＨＤＰ膜１８ａを形成することが可能となり、ゲート電極１３のアスペクト比が高く、間隔が狭い場合においても、ゲート電極１３間のオーバーハングを防止しつつ、ゲート電極１３上に絶縁層を形成することが可能となるとともに、トランジスタの特性劣化を抑制することができる。
【００２７】
次に、図２（ｄ）に示すように、高密度プラズマＣＶＤにより、ＨＤＰ膜１８ａを低バイアスライナ膜１７ｂ上に形成する。なお、ＨＤＰ膜１８ａの膜厚は、例えば、７０００〜１００００Å程度の範囲内とすることができる。
ここで、層間絶縁膜としてＨＤＰ膜１８ａを用いることにより、ギャップフィル特性を向上させることが可能となり、ゲート電極１３のアスペクト比が高く、間隔が狭い場合においても、ゲート電極１３間の隙間を精度よく埋め込むことができる。
【００２８】
そして、例えば、ＴＥＯＳを用いたプラズマＣＶＤにより、ＰＥ−ＴＥＯＳ膜１８ｂをＨＤＰ膜１８ａ上に形成する。なお、ＰＥ−ＴＥＯＳ膜１８ｂの膜厚は、例えば、３０００〜７０００Å程度の範囲内とすることができる。
【図面の簡単な説明】
【００２９】
【図１】本発明の第１実施形態に係るプラズマ処理装置の概略構成を示す断面図。
【図２】本発明の第２実施形態に係る半導体装置の製造方法を示す断面図。
【符号の説明】
【００３０】
１  ステージ、２  ヒータ、３  静電チャック、４  ＲＦ電源、５  開口部、６  チャンバ、７ａ  トップコイル、７ｂ、７ｃ  サイドコイル、８ａ  トップノズル、８ｂ、８ｃ  サイドノズル、Ｗ  ウェハ、ＰＺ  プラズマ、１１  半導体基板、１２  ゲート絶縁膜、１３  ゲート電極、１４ａ、１４ｂ  ＬＤＤ層、１５ａ、１５ｂ  サイドウォール、１６ａ  ソース層、１６ｂ  ドレイン層、１７ａ  ノンバイアスライナ膜、１７ｂ  低バイアスライナ膜、１８ａ  ＨＤＰ膜、１８ｂ  ＰＥ−ＴＥＯＳ膜D
【図１】
2005167069.tif 000003
【図２】
2005167069.tif 000004