(57)【要約】【課題】内部回路にサージ電流が流れ込むのを阻止する。【解決手段】パッド１４に正又は負のサージ電圧が印加されると、保護回路１３のＰＭＯＳ又はＮＭＯＳのダイオードがオンして、電源側又はグラウンド側にサージ電流が放出される。又、一部のサージ電流は、保護回路１３を通して、基板１１の内部に流れる。この電流は、基板１１の保護回路１３の下層から一定の深さよりも深い該基板１１の内部から、内部回路１２へ流れ込もうとする。保護回路１３と内部回路１２との間のこのサージ電流の電流パスとなる所には、絶縁体層１６を形成しているので、この絶縁体層１６が内部回路１２へサージ電流が流れ込むことを阻止する。そのため、内部回路１２が誤動作をすることがなくなる。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板上に形成された複数のパッドと、
前記各パッドに接続され、該パッドに印加されるサージ電圧によるサージ電流を前記基板を通して外部に、一部を前記基板の内部に放出する複数の保護回路と、
入力端子又は出力端子が前記各パッドと電気的に接続された内部回路とを備えた半導体装置において、
前記保護回路と前記内部回路との間に、前記保護回路の下層から前記基板の裏面の方向に前記一部の前記サージ電流の電流パスに基づいて設定される一定の距離離間する位置の深さよりも前記基板の裏面から表面方向にかけて深く掘った溝の内部に絶縁体層を設けたことを特徴とする半導体装置。
【請求項２】
基板上に形成された複数のパッドと、
前記各パッドに接続され、該パッドに印加されるサージ電圧によるサージ電流を前記基板を通して外部に、一部を前記基板の内部に放出する複数の保護回路と、
入力端子又は出力端子が前記各パッドと電気的に接続された内部回路とを備えた半導体装置において、
前記保護回路の直下に、前記保護回路の下層から前記基板の深さ方向に前記一部の前記サージ電流が流れる電流パスに基づいて設定される一定の距離離間する位置の深さよりも前記基板の裏面から表面方向にかけて深く掘った溝の内部と該内部と電気的に接続するように前記基板の裏面とに電極を設けたことを特徴とする半導体装置。
【請求項３】
基板上に形成された複数のパッドと、
前記各パッドに接続され、該パッドに印加されるサージ電圧によるサージ電流を前記基板を通して外部に、一部を前記基板の内部に放出する複数の保護回路と、
入力端子又は出力端子が前記各パッドと電気的に接続された内部回路とを備えた半導体装置において、
前記保護回路の直下に、前記保護回路の下層から前記基板の深さ方向に前記一部の前記サージ電流が流れる電流パスに基づいて設定される一定の距離離間する位置よりも前記基板の裏面から表面方向にかけて深く掘った溝に再結合中心層を設けたことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関するものであり、特に、保護回路を通して基板の内部から内部回路に流れ込む電流を防止する半導体装置の構造に関するものである。
【背景技術】
【０００２】
半導体装置は、内部回路の入出力端子又は出力端子に動作範囲外のサージ電圧がかかると、過剰な電流であるサージ電流が内部回路に流れて、この内部回路の誤動作の原因となる。そのため、保護回路を設けて、サージ電圧が加わった場合には、電源側又はグラウンド側に電流を放出するようにしている。
【０００３】
この保護回路は、例えば、入出力用のパッドに電源側と接続された第１のダイオード（例えば、ＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳと呼ぶ）で構成）と、グラウンド側に接続された第２のダイオード（例えば、ＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳと呼ぶ）で構成）と、内部回路の入出力端子と接続された負荷抵抗とにより構成されている。そして、正のサージ電圧は、第１のダイオードを介して電源側に放出し、負のサージ電圧は、第２のダイオードを介して、グラウンド側に放出している。従来、この保護回路は、内部回路と同じ基板上に搭載する構成であった。
【０００４】
これに関連する従来の技術文献としては、例えば、次のようなものがあった。
【０００５】
【特許文献１】特開平４−１１２５６１号公報
【特許文献２】特開平１−２３１３６１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来の半導体装置には、以下の課題があった。
上述したように、保護回路から電流を放出する場合には、電流は必ず基板を通して電源側又はグラウンド側へ放出される。ところが、ＭＯＳトランジスタなどで保護回路を構成する場合、この保護回路と基板の内部とにより寄生バイポーラトランジスタを構成し、この寄生バイポーラトランジスタがオンして、基板の内部の電位が上昇する。さらに、内部回路と基板の内部とにより寄生バイポーラトランジスタを構成し、基板の内部の電位が上昇することにより、この寄生バイポーラトランジスタがオンしてしまい、一部の電流は基板の内部から内部回路に到達して内部回路誤動作の原因になっていた。
【課題を解決するための手段】
【０００７】
前記課題を解決するために、本発明は、基板上に形成された複数のパッドと、前記各パッドに接続され、該パッドに印加されるサージ電圧によるサージ電流を前記基板を通して外部に、一部を前記基板の内部に放出する複数の保護回路と、入力端子又は出力端子が前記各パッドと電気的に接続された内部回路とを備えた半導体装置において、前記保護回路と前記内部回路との間に、前記保護回路の下層から前記基板の裏面の方向に前記一部の前記サージ電流の電流パスに基づいて設定される一定の距離離間する位置の深さよりも前記基板の裏面から表面方向にかけて深く掘った溝の内部に絶縁体層、電極、あるいは再結合中心層を設けている。
【発明の効果】
【０００８】
本発明のうちの請求項１に係る発明によれば、絶縁体層により基板の内部を通してサージ電流が内部回路に流れるのを阻止するので、内部回路が誤動作をしなくなる。
【０００９】
請求項２、３に係る発明によれば、保護回路の直下のサージ電流のパスに電極又は再結合中心層を設けたので、基板のバルクに流れるサージ電流が内部回路に流れるのを阻止するので、該内部回路が誤動作をしなくなる。
【発明を実施するための最良の形態】
【００１０】
半導体装置は、基板上に形成された複数のパッドと、前記各パッドに接続され、該パッドに印加されるサージ電圧によるサージ電流を前記基板を通して外部に、一部を前記基板の内部に放出する複数の保護回路と、入力端子又は出力端子が前記各パッドと電気的に接続された内部回路とを備えている。そして、前記保護回路と前記内部回路との間に、前記保護回路の下層から前記基板の裏面の方向に前記一部の前記サージ電流の電流パスに基づいて設定される一定の距離離間する位置の深さよりも前記基板の裏面から表面方向にかけて深く掘った溝の内部に絶縁体層が設けられている。
【実施例１】
【００１１】
図２（ａ）、（ｂ）は、本発明の実施例１に関連する参考例を示す半導体装置の構成図であり、特に、同図（ａ）は平面図であり、同図（ｂ）は断面図である。
【００１２】
この半導体装置は、例えば、Ｐ型シリコン基板からなる第１、第２の基板１，２により構成されている。基板１には、入出力用の複数個のパッド１ｃと、各パッド１ｃ毎に保護回路１ｂが設けられている。パッド１ｃと保護回路１ｂとは、配線パターン１ｄにより接続されている。
【００１３】
一方、基板２には、内部回路２ａが設けられている。内部回路２ａの図示しない入出力端子は、図示しない配線パターン、図示しないパッド、半田バンプ３、及び保護回路１ｂの負荷抵抗を介して、電気的・物理的に各パッド１ｃに接続されている。
【００１４】
保護回路１ｂは、例えば、ＭＯＳトランジスタにより構成され、正のサージ電圧がパッド１ｃに印加されるとオンするＰＭＯＳにより形成した第１のダイオードを介して、図示しない電源に電気的に接続され、負のサージ電圧がパッド１ｃに印加されるとオンするＮＭＯＳにより形成した第２のダイオードを介して、グラウンド側に電気的に接続され、パッド１ｃにサージ電圧が印加されない場合は、負荷抵抗、及び図示しないパッドを介して、内部回路２ａの入出力端子に接続される構成となっている。
【００１５】
パッド１ｃは、実装の際にボンディングワイヤによりリードと電気的に接続される端子であり、例えば、８０μｍ×８０μｍ程度の大きさであり、アルミニウムなどの導電体により形成されている。配線パターン１ｄは、パッド１ｃと保護回路１ｂの入力端子とを電気的に接続するための配線であり、アルミニウムなどの導電体により形成されている。
【００１６】
内部回路２ａは、メモリやロジック回路などの半導体集積回路で構成されている。半田バンプ３は、保護回路１ｂを構成する負荷抵抗の出力端子と、内部回路２ａの入出力端子とを、それぞれの図示しないパッドにより電気的・物理的に接続するためのものである。
【００１７】
以下、図２の半導体装置の動作（ａ）、（ｂ）の説明をする。
（ａ） サージ電圧が印加された場合
パッド１ｃに正又は負のサージ電圧が印加されると、保護回路１ｂのＰＭＯＳ又はＮＭＯＳのダイオードがオンして電源側又はグラウンド側にサージ電流が放出されるとともに、その保護回路１ｂを介して基板１の内部に一部のサージ電流が流れる。
【００１８】
内部回路２ａは、基板１とは異なる基板２に形成してあるので、これらのサージ電流が内部回路２ａの入出力端子に流れ込むことはない。又、内部回路２ａの入出力端子は、保護回路１ｂの負荷抵抗、及び半田バンプ３を介してパッド１ｃに接続され、負荷抵抗の方がダイオードのオン抵抗よりも大きいので、内部回路２ａに、サージ電流が流れることがない。そのため、内部回路２ａが誤動作をすることがなくなる。
【００１９】
（ｂ） サージ電圧が印加されない場合
パッド１ｃにサージ電圧が印加されない場合は、ＰＭＯＳ及びＮＭＯＳが共にオフし、内部回路２ａは、半田バンプ３及び保護回路１ｂの負荷抵抗を通して、パッド１ｃと電気的に接続されて、通常動作を行う。
【００２０】
次に、図２の半導体装置の製造方法例の説明をする。
Ｐ型シリコン基板などの基板１上に、通常のＭＯＳプロセスなどにより、保護回路１ｂ、アルミニウム配線などの配線パターン１ｄ、半田バンプ３用の図示しないパッド、及びワイヤボンディング用のパッド１ｃを形成した後、その基板１のダイシングを行う。
【００２１】
又、Ｐ型シリコン基板などの基板２上に、通常のＭＯＳプロセスなどにより、内部回路２ａ、アルミニウム配線などの図示しない配線パターンや、半田バンプ３と接続するための図示しないパッドを形成した後、その基板２のダイシングを行う。
【００２２】
そして、基板１上の保護回路１ｂの出力側に形成した図示しないパッド上に、半田バンプ３を搭載し、さらに搭載機により基板２の表面を下にして、内部回路２ａの入出力端子に接続されるパッドが半田バンプ３と接触するように、その基板２を搭載する。その後、半田バンプ３を溶解して、基板１と基板２とを電気的・物理的に接続し、基板１，２をケースにマウントし、パッド１ｃをワイヤボンディングし、及び封止をして実装を終える。
【００２３】
以上説明したように、本参考例によれば、以下の利点がある。
サージ電圧がパッド１ｃに印加された場合には、保護回路１ｂを通して電源側又はグラウンド側に電流を放出し、サージ電圧の印加に伴って発生する電流は、基板１の中を流れ、電源側又はグラウンド側に吸収される。このため、内部回路２ａが形成された基板２には電流が流れ込まないため、その内部回路２ａの誤動作が発生しない。
【００２４】
図１（ａ）、（ｂ）は、本発明の実施例１を示す半導体装置の構成図であり、特に、同図（ａ）は平面図であり、同図（ｂ）は断面図である。
【００２５】
図１に示すように、基板１１には、内部回路１２、複数個の保護回路１３、複数個のパッド１４、複数本の配線パターン１５、及び絶縁体層１６が形成されている。
【００２６】
各保護回路１３の入力端子と各パッド１４は、配線パターン１５により電気的に接続されている。保護回路１３の出力端子と内部回路１２の入出力端子は、図示しない配線パターンにより電気的に接続されている。
【００２７】
絶縁体層１６は、内部回路１２を取り囲み、且つ、保護回路１３と内部回路１２とを隔て、その保護回路１３の下層から１００μｍ〜１０μｍ程度の所まで、基板１１の裏面から表面にかけて掘った溝の内部にＳｉＯ2 などにより形成されている。
【００２８】
内部回路１２及び保護回路１３は、図２中の内部回路２ａ及び保護回路１ｂとそれぞれ同様の構成である。パッド１４は、ワイヤボンディングされる端子であり、配線パターン１５は、パッド１４と保護回路１３の入力端子とを接続するための配線である。絶縁体層１６は、電源側やグラウンド側ではなく基板１１のバルクに流れるサージ電流が内部回路１２に流れ込むのを阻止するための層である。
【００２９】
以下、図１の半導体装置の動作の説明をする。
パッド１４に正又は負のサージ電圧が印加されると、保護回路１３のＰＭＯＳ又はＮＭＯＳのダイオードがオンして、電源側又はグラウンド側にサージ電流が放出される。また、一部（電源側又はグラウンド側に流れる電流の１０-4程度）のサージ電流は、保護回路１３を通して、基板１１の内部に流れる。
【００３０】
この電流は、デバイスシミュレーションによると、基板１１の保護回路１３の下層から一定の深さ（例えば、１００μｍ程度）よりも深い該基板１１の内部から、内部回路１２へ流れ込もうとすることが判明している。そして、保護回路１３と内部回路１２との間のこのサージ電流の電流パスとなる所には、絶縁体層１６を形成しているので、この絶縁体層１６が内部回路１２へサージ電流が流れ込むことを阻止する。そのため、内部回路１２が誤動作をすることがなくなる。
【００３１】
次に、図１の半導体装置の製造方法例の説明をする。
Ｐ型シリコン基板などの厚みが３００μｍ程度の基板１１上に、通常のＭＯＳプロセスなどにより、内部回路１２、保護回路１３、配線パターン１５、及びパッド１４を形成する。
【００３２】
そして、基板１１の裏面全面に、ＣＶＤ法によりＳｉ3 Ｎ4  膜を形成し、ホトリソエッチングにより、溝を形成する領域のＳｉ3 Ｎ4  をエッチングしてパターニングする。Ｓｉ3 Ｎ4  のパターンをマスクとして、基板１１を異方性ドライエッチングにより選択エッチングして、２５０μｍ程度の深さの溝を形成する（以下、この溝を掘る工程をトレンチエッチングと呼ぶ）。その後、ＣＶＤ法によりＳｉＯ2 などの酸化膜を堆積し、裏面を研磨などして平坦にし、基板１１をダイシングし、ケースにマウントし、パッド１４のワイヤボンディングを行い、及び封止をして実装を終える。
【００３３】
以上説明したように、本実施例１によれば、以下の利点がある。
サージ電圧がパッド１４に印加された場合には、保護回路１３を通じて電源側又はグラウンド側に電流を放出し、基板１１のバルクに流れる一部のサージ電流は、絶縁体層１６により阻止される。このため、内部回路１２にサージ電流が流れ込まないため、該内部回路１２の誤動作が発生しない。
【実施例２】
【００３４】
図３（ａ）、（ｂ）は、本発明の実施例２を示す半導体装置の構成図であり、特に、同図（ａ）は平面図であり、同図（ｂ）は断面図である。
【００３５】
この半導体装置では、基板２１に、内部回路２２、複数個の保護回路２３、複数個のパッド２４、複数個の配線パターン２５、２つの高濃度層２６、及び２個の電極２７が形成されている。
【００３６】
各保護回路２３の入力端子と各パッド２４は、配線パターン２５により電気的に接続されている。保護回路２３の出力端子と内部回路２２の入出力端子は、図示しない配線パターンにより電気的に接続されている。
【００３７】
高濃度層２６は、基板２１と同じ型の不純物が注入された層であり、保護回路２３の下層の直下から１００μｍ〜１０μｍ程度の所まで、その基板２１の裏面から表面にかけて掘った溝の面に沿って形成されている。溝の内部及び基板２１の裏面全面には、アルミニウムなどの導電体からなる電極２７が形成されている。
【００３８】
内部回路２２及び保護回路２３は、図２中の内部回路２ａ及び保護回路１ｂと同様の構成である。パッド２４は、ワイヤボンディングされる端子であり、配線パターン２５は、パッド２４と保護回路２３の入力端子とを接続するための配線である。高濃度層２６は、電極２７のオーミックコンタクトをとるための層であり、例えば、Ｐ+ 又はＮ+ などの不純物濃度が、１×１０20cm-3程度である。電極２７は、アルミニウムなどの導電体からなり、基板２１の内部に流れるサージ電流を吸収するためのものである。
【００３９】
以下、図３の半導体装置の動作の説明をする。
パッド２４に正又は負のサージ電圧が印加されると、保護回路２３のＰＭＯＳ又はＮＭＯＳのダイオードがオンして、電源側又はグラウンド側にサージ電流が放出される。又、一部（電源側又はグラウンド側に流れる電流の１０-4程度）のサージ電流は、保護回路２３を通して、基板２１の内部に流れる。
【００４０】
この電流は、保護回路２３の下層から一定の深さ（例えば、１００μｍ程度）よりも深い所から内部回路２２へ流れ込もうとする。ところが、このサージ電流の電流パスとなる所には、電極２７を設けているので、この電極２７が、このサージ電流を吸収し、サージ電流が内部回路２２に流れ込むことを阻止する。そのため、内部回路２２が誤動作をすることがなくなる。
【００４１】
次に、図３の半導体装置の製造方法例の説明をする。
Ｐ型シリコン基板などの厚みが３００μｍ程度の基板２１上に、通常のＭＯＳプロセスなどにより、内部回路２２、保護回路２３、配線パターン２５、及びパッド２４を形成する。
【００４２】
そして、基板２１の裏面からトレンチエッチングにより溝を形成し、オーミックコンタクトを取るために、その基板２１と同じ型の不純物イオンを、例えば、濃度１．５×１０15cm-2、エネルギー７０ｋｅＶ（ＢＦ2 の場合）（４０ｋｅＶ（ＡＳの場合））でイオンインプラし、アニーリングする。
【００４３】
その後、アルミニウムなどをスパッタリングし、溝の内部及び基板２１の裏面に電極２７を形成する。そして、裏面を研磨などして平坦にし、基板２１をダイシングし、ケースにマウントし、パッド２４のワイヤボンディングを行い、封止をして実装を終える。
【００４４】
以上説明したように、本実施例２によれば、以下の利点がある。
サージ電圧がパッド２４に印加された場合には、保護回路２３を通して電源側又はグラウンド側に電流を放出し、基板２１の内部に流れる一部のサージ電流を、電極２７に吸収する。このため、内部回路２２にサージ電流が流れ込まないため、該内部回路２２の誤動作が発生しない。
【実施例３】
【００４５】
図４（ａ），（ｂ）は、本発明の実施例３を示す半導体装置の構成図であり、特に、同図（ａ）は平面図であり、同図（ｂ）は断面図であり、図３中の要素に共通する要素には共通の符号を付してある。
【００４６】
本実施例３では、実施例２の高濃度層２６及び電極２７を、再結合中心層３６及び絶縁体層３７に変更している。
【００４７】
再結合中心層３６は、キャリアが再結合するための再結合中心が形成された層であり、保護回路２３の下層の直下から基板２１の裏面の方向に一定の距離離間（例えば、１０μｍ〜１００μｍ程度）する位置よりも該基板２１の裏面から表面にかけて深く掘った溝の面に沿って形成されている。溝の内部及び裏面全面には、ＳｉＯ2  などの絶縁体層３７が形成されている。
【００４８】
以下、図４の半導体装置の動作の説明をする。
パッド２４に正又は負のサージ電圧が印加されると、保護回路２３のＰＭＯＳ又はＮＭＯＳのダイオードがオンして、電源側又はグラウンド側にサージ電流が放出される。又、一部（電源側又はグラウンド側に流れる電流の１０-4程度）のサージによるキャリア電流は、保護回路２３を通して、基板２１の内部に流れる。
【００４９】
このキャリア電流は、保護回路２３の下層から一定の深さ（例えば、１００μｍ程度）の基板２１の内部から内部回路２２へ流れ込もうとするが、この電流パスとなる所には、再結合中心層３６を設けているので、この再結合中心層３６でこのキャリアが再結合して吸収される。
【００５０】
キャリア電流は、電源側やグラウンド側に流れるサージ電流の１０-4程度のオーダであり、このキャリアの再結合（再結合中心の濃度を設定することにより）よって、内部回路２２に電流が流れ込むのを阻止する。そのため、内部回路２２が誤動作をすることがなくなる。
【００５１】
次に、図４の半導体装置の製造方法例の説明をする。
Ｐ型シリコン基板などの厚みが３００μｍ程度の基板２１上に、通常のＭＯＳプロセスなどにより、内部回路２２、保護回路２３、配線パターン２５、及びパッド２４を形成する。
【００５２】
そして、基板２１の裏面からトレンチエッチングにより溝を形成する。溝の形成後、Ａｕ、Ｆｅなどの再結合中心のイオンインプラあるいは溝の表面のＳｉに格子欠陥を生じさせることにより、再結合中心層３６を形成する。
【００５３】
その後、ＣＶＤ法により、ＳｉＯ2 などの酸化膜を溝の内部及び基板２１の裏面全面に被着して絶縁体層３７を形成し、裏面を研磨などして平坦にし、該基板２１をダイシングし、ケースにマウントし、パッド２４のワイヤボンディングを行い、及び封止をして実装を終える。
【００５４】
以上説明したように、本実施例３によれば、以下の利点がある。
サージ電圧がパッド２４に印加された場合には、保護回路２３を通して電源側又はグラウンド側に電流を放出し、基板２１の内部に流れる一部のサージ電流を、再結合中心層３６に吸収する。このため、内部回路２２にサージ電流が流れ込まないため、該内部回路２２の誤動作が発生しない。
【００５５】
なお、本発明は、上記参考例や実施形態に限定されず種々の変形が可能である。その変形例としては、例えば次のようなものがある。
【００５６】
（１） 参考例や実施形態では、ＭＯＳトランジスタの場合を例に説明したが、バイポーラトランジスタなどの他のトランジスタにより内部回路２ａ，１２，２２及び保護回路１ｂ，１３，２３を構成する場合であっても、適用可能である。
【００５７】
（２） 参考例と同様に、保護回路１ｂを内部回路２ａとは別の基板に形成し、２つの異なる基板に形成した内部回路２ａの出力パッドと入力パッドと保護回路１ｂを介して電気的・物理的に半田バンプ３により接続する構成にしてもよい。これにより、保護回路１ｂを２つの内部回路２ａで共有することが可能となる。
【００５８】
（３） 参考例や実施形態では、パッド１ｃ，１４，２４は、周辺に形成する構成にしたが、基板１，１１，２１のどこにあってもよい。
【００５９】
（４） 実施例２では、電極２７は、保護回路２３の直下と基板２１との電気的な接続が取れれば、サージ電流は、基板２１の裏面に放出されるので、溝の内部を覆う必要はなく、溝の内部には、絶縁体層を埋め込んでもよい。
【図面の簡単な説明】
【００６０】
【図１】本発明の実施例１を示す半導体装置の構成図である。
【図２】本発明の実施例１の参考例を示す半導体装置の構成図である。
【図３】本発明の実施例２を示す半導体装置の構成図である。
【図４】本発明の実施例３を示す半導体装置の構成図である。
【符号の説明】
【００６１】
１，２，１１，２１        基板
１ｂ，１３，２３          保護回路
１ｃ，１４，２４          パッド
２ａ，１２，２２          内部回路
３                        半田バンプ
３６                      再結合中心層
【図１】
2005294858.tif 000003
【図２】
2005294858.tif 000004
【図３】
2005294858.tif 000005
【図４】
2005294858.tif 000006