(57)【要約】【課題】  ノイズ及びチャタリングの影響を除去し、入力に対して一定の時間差をもって信号の切り替わりを検出する信号判定装置を提供する。【解決手段】  デジタル信号のレベルが切り替わった後、所定時間そのレベルが維持された場合に、信号レベルの切り替わりに対するエッジ検出信号を出力するエッジ検出部１１と、エッジ検出信号を予め設定された時間遅延して遅延検出信号を出力する遅延部１２と、遅延検出信号が出力されたときのデジタル信号のレベルと、エッジ検出信号が出力されたときのデジタル信号のレベルとが同一である場合に、遅延検出信号が出力されたときに、デジタル信号のレベルが切り替わったと判定する判定部１４とを備える。【選択図】  図１
2005223837.tif 000002
【特許請求の範囲】
【請求項１】
デジタル信号のレベルの切り替わりを判定する信号判定装置において、
前記デジタル信号のレベルが切り替わった後、所定時間そのレベルが維持された場合に、前記レベルの切り替わりに対するエッジ検出信号を出力するエッジ検出手段と、
前記エッジ検出信号を予め設定された時間遅延して遅延検出信号を出力する遅延手段と、
前記遅延検出信号が出力されたときの前記デジタル信号のレベルと、前記エッジ検出信号が出力されたときの前記デジタル信号のレベルとが同一である場合に、前記遅延検出信号が出力されたときに、前記デジタル信号のレベルが切り替わったと判定する判定手段とを備えることを特徴とする信号判定装置。
【請求項２】
前記デジタル信号を積分して積分信号を出力する積分手段を更に備え、
前記判定手段は、前記遅延検出信号が出力されたときに前記積分信号が、前記遅延検出信号が出力されたときの前記デジタル信号のレベルと、前記エッジ検出信号が出力されたときの前記デジタル信号のレベルとが同一であることを示す所定の範囲内にある場合に、前記遅延検出信号が出力されたときに、前記デジタル信号のレベルが切り替わったと判定することを特徴とする請求項１に記載の信号判定装置。
【請求項３】
前記エッジ検出手段は、前記デジタル信号を第１のＤフリップフロップ回路に入力し、前記第１のＤフリップフロップ回路の出力をＡＮＤゲートの第１の入力及び第２のＤフリップフロップ回路に入力し、前記第２のＤフリップフロップ回路の出力を反転させたものを前記ＡＮＤゲートの第２の入力に入力して、前記第１及び第２のＤフリップフロップ回路に同一のクロック信号を与えた場合の前記ＡＮＤゲートの出力を前記エッジ検出手段の出力とする回路であることを特徴とする請求項１又は２に記載の信号判定装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル信号のレベルの切り替わりを判定する信号判定装置に関する。
【背景技術】
【０００２】
デジタル回路において、スイッチやセンサー等からの入力信号にはノイズやチャタリングが含まれていることがある。ここで、ノイズとは外部からの電磁波等の影響により信号が瞬間的に変化する現象で、チャタリングとはリレー接点やスイッチ接点が切り替わった直後にばたついて、信号がオン／オフを繰り返す現象である。
【０００３】
これに対して従来、チャタリングを防止する技術として例えば下記特許文献１には、入力信号が変化した場合に、これに従い出力を変化させた後、その後所定時間における変動を無視すべく一定時間マスクすることでチャタリングを防止するという技術が記載されている。また、ノイズ及びチャタリングを防止する技術として、デジタル入力信号を積分回路に入力し、積分回路の出力が所定の閾値以上（又は以下）の値になった場合に信号が切り替わったと判定することにより、ノイズ及びチャタリングによる影響を防止するという技術があった。
【特許文献１】特開平９−２６１０１７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記前者の従来技術においては、出力確定後のチャタリングには効果を発揮するが、単発のノイズによる影響で出力が変化してしまう可能性がある。また、上記後者の従来技術においては、ノイズやチャタリングの大きさに影響されるため、入力信号のオン／オフ変化を捉えてから、そのオン／オフ変化を判定回路の出力として出力するまでの時間にばらつきが出てしまう。
【０００５】
本発明は、上記の問題に鑑みて成されたもので、ノイズやチャタリングの影響を受け難く、かつオン／オフ変化を捉えてからそれを出力するまでの時間を一定にすることができる信号判定装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
請求項１に係る信号判定装置は、デジタル信号のレベルの切り替わりを判定する信号判定装置において、前記デジタル信号のレベルが切り替わった後、所定時間そのレベルが維持された場合に、前記レベルの切り替わりに対するエッジ検出信号を出力するエッジ検出手段と、前記エッジ検出信号を予め設定された時間遅延して遅延検出信号を出力する遅延手段と、前記遅延検出信号が出力されたときの前記デジタル信号のレベルと、前記エッジ検出信号が出力されたときの前記デジタル信号のレベルとが同一である場合に、前記遅延検出信号が出力されたときに、前記デジタル信号のレベルが切り替わったと判定する判定手段とを備えることを特徴とする。
【０００７】
請求項２に係る信号判定装置は、請求項１に記載の信号判定装置であって、前記デジタル信号を積分して積分信号を出力する積分手段を更に備え、前記判定手段は、前記遅延検出信号が出力されたときに前記積分信号が、前記遅延検出信号が出力されたときの前記デジタル信号のレベルと、前記エッジ検出信号が出力されたときの前記デジタル信号のレベルとが同一であることを示す所定の範囲内にある場合に、前記遅延検出信号が出力されたときに、前記デジタル信号のレベルが切り替わったと判定することを特徴とする。
【０００８】
請求項３に係る信号判定装置は、請求項１又は２に記載の信号判定装置であって、前記エッジ検出手段は、前記デジタル信号を第１のＤフリップフロップ回路に入力し、前記第１のＤフリップフロップ回路の出力をＡＮＤゲートの第１の入力及び第２のＤフリップフロップ回路に入力し、前記第２のＤフリップフロップ回路の出力を反転させたものを前記ＡＮＤゲートの第２の入力に入力して、前記第１及び第２のＤフリップフロップ回路に同一のクロック信号を与えた場合の前記ＡＮＤゲートの出力を前記エッジ検出手段の出力とする回路であることを特徴とする。
【発明の効果】
【０００９】
請求項１に記載の発明によれば、デジタル信号のレベルが切り替わった後、所定時間そのレベルが維持された場合に、前記レベルの切り替わりに対するエッジ検出信号がエッジ検出手段により出力され、エッジ検出信号が、予め設定された時間、遅延された遅延検出信号が遅延手段により出力され、遅延検出信号が出力されたときのデジタル信号のレベルと、エッジ検出信号が出力されたときのデジタル信号のレベルとが同一である場合に、遅延検出信号が出力されたときに、デジタル信号のレベルが切り替わったと判定手段により判定される。
【００１０】
従って、所定時期として例えば１クロック周期以上継続された例えばローレベルからハイレベル又はハイレベルからローレベルへの信号の切り替わりに対してのみエッジが検出されるので、ノイズによる瞬間的な入力信号の切り替わり変化に対するエッジは検出されない。また、エッジ検出信号が予め設定された時間として例えばチャタリングが起こり得る期間より長い期間、遅延されて出力され、遅延検出信号が出力されたときのデジタル信号のレベルと、エッジ検出信号が出力されたときのデジタル信号のレベルとが同一である場合に、すなわち例えばローレベルからハイレベル（ハイレベルからローレベル）への立ち上がり（立ち下がり）エッジに対する遅延検出信号が出力されたときにデジタル信号がハイ（ロー）レベルである場合に、デジタル信号がローレベルからハイレベル（ハイレベルからローレベル）に切り替わったと判定されるので、ノイズ及びチャタリングを共にデジタル信号から除去できると共に、デジタル信号のレベルの切り替わりをチャタリングの大きさによらず一定時間だけ遅らせて検出することにより、信号の切り替わりからの検出タイミングを一定にすることができる。
【００１１】
請求項２に記載の発明によれば、積分手段によりデジタル信号が積分され積分信号が出力され、遅延検出信号が出力されたときの積分信号が、遅延検出信号が出力されたときのデジタル信号のレベルと、エッジ検出信号が出力されたときのデジタル信号のレベルとが同一であることを示す所定の範囲内にある場合に、遅延検出信号が出力されたときに、デジタル信号のレベルが切り替わったと判定手段により判定される。
【００１２】
従って、積分手段によりデジタル信号に含まれるノイズ及びチャタリングをより確実に除去することができると共に、デジタル信号のレベルの切り替わりをチャタリングの大きさによらず一定時間だけ遅らせて検出することにより、信号の切り替わりからの検出タイミングを一定にすることができる。
【００１３】
請求項３に記載の発明によれば、デジタル信号を第１のＤフリップフロップ回路に入力し、第１のＤフリップフロップ回路の出力をＡＮＤゲートの第１の入力及び第２のＤフリップフロップ回路に入力し、第２のＤフリップフロップ回路の出力を反転させたものをＡＮＤゲートの第２の入力に入力して、第１及び第２のＤフリップフロップ回路に同一のクロック信号を与えた場合のＡＮＤゲートの出力をエッジ検出手段の出力とする回路が、エッジ検出手段であるので、エッジ検出手段への入力であるデジタル信号のレベルが切り替わった後、所定時間そのレベルが維持された場合にのみ、前記レベルの切り替わりに対する信号のエッジを検出することができる。また、デジタル回路としてこれを実現できる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の一実施形態による信号判定装置としての入力信号判定回路について図面を参照しながら説明する。信号判定装置は例えばプリンタにおいて、装置内部のセンサーからの信号におけるハイレベル／ローレベルの切り替わりの判定に使用できる。
【００１５】
図１は入力信号判定回路１の構成を示すブロック図である。入力信号判定回路１は入力信号判定回路１の機能を構成するサブ回路として、立ち上がりエッジ検出部１１、遅延部１２、積分部１３及び判定部１４を備える。入力信号判定回路１への入力は信号線１ａにより立ち上がりエッジ検出部１１及び積分部１３に入力される。立ち上がりエッジ検出部１１からの出力は信号線１ｂにより遅延部１２に入力される。遅延部１２からの出力は信号線１ｃにより、また、積分部１３からの出力は信号線１ｄにより判定部１４に入力される。判定部１４からの出力は入力信号判定回路１の出力として信号線１ｆにより出力される。
【００１６】
立ち上がりエッジ検出部１１は例えばクロックによりサンプリングを行う微分回路で、クロック信号の立ち上がりから次のクロック信号の立ち上がりまで（１クロック周期）ハイレベルを維持する信号の立ち上がりエッジを検出し、１クロック周期のパルス幅を持つ信号（立ち上がりエッジ検出信号）を出力する。出力される信号は通常状態がローレベルで、立ち上がりエッジ検出信号がハイレベルである。１クロック周期間継続されない信号変化の立ち上がりエッジは検出されないため、ノイズによる信号の切り替わりによる立ち上がりエッジ検出を防止することができる。この微分回路の構成については後述する。
【００１７】
遅延部１２は入力された信号を予め定められた設定時間遅延させて出力する、例えば遅延回路である。積分部１３は例えば積分回路で、入力された信号の積分値を出力する。この場合、例えばハイレベルの信号が入力された場合は正として扱い、ローレベルの信号が入力された場合は負として扱う。出力信号は緩やかに変化してハイレベル又はローレベルになる。出力信号がハイレベル又はローレベルになるには、入力信号が継続されてハイレベル又はローレベルの状態にある必要があるため、ノイズによる影響を取り除くことができる。判定部１４は信号線１ｃ及び信号線１ｄからの２つの入力が共にハイレベルであることを検出したときに、出力をローレベルからハイレベルに切り替え、以降の出力をハイレベルに維持する。
【００１８】
図２は、立ち上がりエッジ検出部１１としての微分回路の構成の一例を示す回路図である。２つのＤフリップフロップ１１１及びＤフリップフロップ１１２並びにＡＮＤゲート１１３を備える。入力信号は信号線１ａによりＤフリップフロップ１１１に入力される。Ｄフリップフロップ１１１からの出力は信号線１１ｂによりＤフリップフロップ１１２及びＡＮＤゲート１１３に入力される。また、クロック信号は信号線１１ａによりＤフリップフロップ１１１及びＤフリップフロップ１１２に入力される。Ｄフリップフロップ１１２からの出力は信号線１１ｃにより反転されてＡＮＤゲート１１３に入力される。ＡＮＤゲート１１３からの出力は信号線１ｂにより出力される。
【００１９】
図３は入力信号判定回路１の各サブ回路の入力及び出力となる各信号線における信号の変化を示すタイミングチャートである。波形２は理想的な入力波形である。信号線１ａの波形は立ち上がりエッジ検出部１１への入力、かつ積分部１３への入力で、理想的な入力波形に対してノイズとチャタリングを含む実際の波形である。信号線１ｂの波形は立ち上がり検出部１１からの出力、かつ遅延部１２への入力で、信号線１ａの波形に対して１クロック周期以上ハイレベルの信号が継続された場合の最初の１クロック周期に対応するパルスの波形である。信号線１ｃの波形は遅延部１２からの出力、かつ判定部１４への入力で、信号線１ｂの波形を予め遅延部１２に組み込まれた時間（矢印３で示される時間）、遅延させて出力した波形である。この予め組み込まれた時間は、スイッチ、又はリレーの切替後、チャタリングの起こり得る時間より長く、かつできるだけ短い時間を設計者が入力信号判定回路１の組み込まれる周辺環境から判断し決定するものである。
【００２０】
信号線１ｄの波形は積分部１３からの出力、かつ判定部１４への入力で、信号線１ａの波形の示す電圧の積分値である。信号線１ａの波形がハイレベルの場合は、出力（信号線１ｄの値）が上限に達するまで積分され、信号線１ａの波形がローレベルの場合は、出力が下限に達するまで積分される。出力がローレベルからハイレベル、又はハイレベルからローレベルへ変化するには入力信号が所定時間ハイレベル又はローレベルに維持される必要があるので、ノイズ等の短いパルスによっては出力信号は完全（ローレベルからハイレベル又はハイレベルからローレベル）には切り替わらない。信号線１ｆの波形は、信号線１ｃの波形及び信号線１ｄの波形が共にハイレベルのときに、ハイレベルにされ、以後ハイレベルの出力が維持される。
【００２１】
入力信号判定回路１における立ち上がりエッジ検出部１１を立ち下がりエッジ検出部に取り替えることにより入力信号判定回路１はハイレベルからローレベルへの信号の切り替わりを判定する回路となる。この場合、立ち下がりエッジ検出部は通常状態をハイレベル、立ち下がりエッジを検出したときにローレベルのパルスを出力するようにすればよい。この立ち下がりエッジ検出部は、立ち上がりエッジ検出部１１への入力を反転させて入力すると共に、立ち上がりエッジ検出部１１からの出力を反転させて出力することにより、実現できる。また、判定回路１４は立ち下がりエッジ検出部の出力と、積分部１３の出力とが共にローレベルのときに出力信号をハイレベルからローレベルに切り替えるようにするとよい。
【００２２】
また、立ち上がりエッジ検出部１１を立ち上がりエッジ及び立ち下がりエッジの両方を検出するエッジ検出部に取り替えることにより入力信号判定回路１はローレベルからハイレベルへの信号の切り替わり及びハイレベルからローレベルへの信号の切り替わりの両方を判定する回路とすることができる。この場合には、エッジ検出部は例えば、出力信号がローレベルの場合には立ち上がりエッジを、出力信号がハイレベルの場合には立ち上がりエッジを検出するよう出力信号のレベルによって検出部の機能を切り替えるようにすればよい。
【００２３】
このように本実施形態によれば、立ち上がりエッジ検出部１１により、入力されるデジタル信号がローレベルからハイレベルに変化した後、１クロック周期間継続して信号がハイレベルに維持された場合に、前記ローレベルからハイレベルへの信号の変化が立ち上がりエッジとして検出され、立ち上がりエッジを検出したことを示す信号が、予め設定された時間、遅延部１２により遅延されて出力され、遅延部１２により立ち上がりエッジが検出されたことを示す信号が出力されたときに、積分部１３から出力された、入力信号判定回路１への入力信号を積分した信号がハイレベルである場合に、立ち上がりエッジが検出されたことを示す信号が出力されたとき以降の（入力判定回路への入力である）デジタル信号がローレベルからハイレベルに切り替わったと判定部１４により判定される。
【００２４】
従って、１クロック周期間継続されない、ノイズによる瞬間的な信号変化に対する立ち上がりエッジは検出されず、ノイズによる影響が取り除かれる。加えて、立ち上がりエッジ検出信号が例えばチャタリングが起こり得る期間より長い期間、遅延されて出力され、この出力のときにデジタル信号がハイレベルである場合に、デジタル信号がローレベルからハイレベルへ切り替わったと判定されるので、ノイズ及びチャタリングを共にデジタル信号から除去できると共に、デジタル信号のローレベルからハイレベルへの切り替わりをチャタリングの大きさによらず一定時間だけ遅らせて検出することができる。また、ハイレベルからローレベルへの切り替わり検出も同様の効果の元に行える。
【００２５】
次に本発明の第２の実施形態について図面を参照しながら説明する。第２の実施形態における入力信号判定回路１は、第１の実施形態の入力信号判定回路に対して、遅延部１２を特にシフトレジスタと限定し、立ち上がりエッジ検出部部１１及び判定部１４を共にデジタル回路とし、積分部１３を除去したものである。これにより、入力信号判定回路１の構成要素は全てデジタル回路で構成されることとなり、ＡＳＩＣ等に容易に組み込むことができるようになる。以下、第１の実施形態と同様の部分については説明を省き、第１の実施形態と異なる部分のみについて説明を行う。また、第１の実施形態と同じ参照番号は第１の実施形態と同じものをさす。
【００２６】
図４は本実施形態による入力信号判定回路１の構成を示すブロック図である。入力信号判定回路１は入力信号判定回路１の機能を構成するサブ回路として立ち上がりエッジ検出部１１、シフトレジスタ１２’及び判定部１４を備える。入力信号判定回路１への入力は信号線１ａにより立ち上がりエッジ検出部１１及び判定部１４に入力される。立ち上がりエッジ検出部１１からの出力は信号線１ｂによりシフトレジスタ１２’に入力される。シフトレジスタ１２’からの出力は信号線１ｃにより判定部１４に入力される。判定部１４からの出力は入力信号判定回路１の出力として信号線１ｆにより出力される。また、立ち上がりエッジ検出部１１及びシフトレジスタ１２’には信号線１ｇ及び信号線１ｈにより異なるクロック信号が入力される。
【００２７】
立ち上がりエッジ検出部１１及び判定部１４は第１の実施形態と同じ働きを行うものでデジタル回路である。シフトレジスタ１２’は遅延回路の一種でデジタル回路である。従って、本実施形態による入力信号判定回路１はデジタル回路のみによって構成される。また、信号線１ｇのクロック信号のクロック周期を変更することにより、立ち上がりエッジのサンプリング周期を変更することができる。また、信号線１ｈのクロック信号のクロック周期を変更することにより、シフトレジスタの遅延時間を変更することができる。
【００２８】
図５は入力信号判定回路１の各サブ回路の入力及び出力となる各信号線における信号の変化を示すタイミングチャートである。信号線１ａ、１ｂ、１ｃの波形は第１の実施形態と同じである。信号線１ｆの波形は、信号線１ａの波形及び信号線１ｃの波形が共にハイレベルのときに、ハイレベルにされ、以後ハイレベルの出力が維持される。
【００２９】
第１の実施形態と同様、本実施形態の場合にも、立ち上がりエッジ検出部１１を立ち下がりエッジ検出部に取り替えることにより入力信号判定回路１はハイレベルからローレベルへの信号の切り替わりを判定する回路となる。
【００３０】
このように本実施形態によれば、立ち上がりエッジ検出部１１により、入力されるデジタル信号がローレベルからハイレベルに変化した後、１クロック周期間継続して信号がハイレベルに維持された場合に、前記ローレベルからハイレベルへの信号の変化が立ち上がりエッジとして検出され、立ち上がりエッジを検出したことを示す信号が、予め設定された時間、シフトレジスタ１２’により遅延されて出力され、シフトレジスタ１２’により立ち上がりエッジが検出されたことを示す信号が出力されたときに、デジタル信号がハイレベルである場合に、立ち上がりエッジが検出されたことを示す信号が出力されたとき以降のデジタル信号がローレベルからハイレベルに切り替わったと判定部１４により判定される。従って、信号判定装置がデジタル回路として実現できるので、ＡＳＩＣ等に組み込みやすい。また、異なるクロック信号が立ち上がり検出手段１１とシフトレジスタ１２’に入力されるので、各クロック信号のクロック周期を変えることにより、立ち上がり検出手段１１のサンプリング周期の変更や、シフトレジスタ１２’の遅延時間の変更を独立して行うことができる。
【００３１】
上記実施形態において、信号判定装置１は、例えばプリンタにおいて、装置内部のセンサーからの信号におけるハイレベル／ローレベルの切り替わりの判定に使用できるとしたが、信号判定装置１の使用はこれに限定されるものでなく、ハイレベルとローレベルが切り替わる信号のハイレベルとローレベルの切り替わりを判定する必要があるものであれば、組み込まれる装置やその使用目的によっては限定されない。
【００３２】
第１の実施形態において、判定部１４は、遅延部１２からの入力信号（最初の遅延検出信号）が出力されたときに積分部１３からの入力信号がハイレベルである場合に、信号判定装置１への入力信号がローレベルからハイレベルへ切り替わったと判定したが、これは必ずしも積分部１３からの入力信号がハイレベルである場合である必要はなく、例えばハイレベル信号の認識閾値とは異なる所定の閾値（例えば３．５Ｖ以上がハイレベルの信号であると認識される場合に３．０Ｖ）以上である場合であってもよい。また、ハイレベルからローレベルへの切り替わり判定の場合も同様に、積分部１３からの入力信号がローレベル信号の認識閾値とは異なる所定の閾値以下である場合であってもよい。
【図面の簡単な説明】
【００３３】
【図１】本発明の一実施形態による信号判定装置としての入力信号判定回路の機能構成を示すブロック図である。
【図２】本発明の一実施形態による立ち上がりエッジ検出回路の構成を示す回路図である。
【図３】本発明の一実施形態による入力信号判定回路における信号の変化を示すタイミングチャートである。
【図４】本発明の第２の実施形態による入力信号判定回路の機能構成を示すブロック図である。
【図５】本発明の第２の実施形態による入力信号判定回路における信号の変化を示すタイミングチャートである。
【符号の説明】
【００３４】
１  入力信号判定回路（信号判定装置）
１１  立ち上がりエッジ検出部、立ち上がりエッジ検出回路（エッジ検出手段）
１１１，１１２  Ｄフリップフロップ
１１３  ＡＮＤゲート
１２  遅延部（遅延手段）
１２’  シフトレジスタ
１３  積分部（積分手段）
１４  判定部（判定手段）
【図１】
2005223837.tif 000003
【図２】
2005223837.tif 000004
【図３】
2005223837.tif 000005
【図４】
2005223837.tif 000006
【図５】
2005223837.tif 000007