(57)【要約】【課題】  チップサイズの制約を緩和することができ、かつ、チップ厚みを低減しても強度低下を抑えられる積層型の半導体チップおよび半導体装置を提供する。【解決手段】  電極パッドを主面に有した第１の半導体チップ上に積層される本発明の第２の半導体チップを、前記第１の半導体チップの主面に対向配置される裏面に、前記第１の半導体チップの少なくとも電極パッド領域との間に間隙を形成する段差部を有した構造とする。これにより、第２の半導体チップを、第１の半導体チップの電極パッドをボンディングした金属細線を押しつぶすことなく積層できる。つまりこの第２の半導体チップは、第１の半導体チップよりもチップサイズを大きくしても、従来のようにスペーサを用いることなく、また第１の半導体チップの電極パッドの位置に関わらず、積層することが可能である。【選択図】  図１
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【特許請求の範囲】
【請求項１】
電極パッドを主面に有した第１の半導体チップ上に積層される第２の半導体チップであって、前記第１の半導体チップの主面に対向配置される裏面に、前記第１の半導体チップの少なくとも電極パッド領域との間に間隙を形成する段差部を有した半導体チップ。
【請求項２】
段差部の段差が５０ｕｍ〜２５０ｕｍである請求項１記載の半導体チップ。
【請求項３】
電極パッドを主面に有した第１の半導体チップ上に積層される第２の半導体チップの製造方法であって、半導体ウェハの裏面に格子状または平行なライン状の溝部を形成する工程と、前記半導体ウェハを適当本数ごとの前記溝部内であるいは前記溝部外で分割する工程とを行うことにより、前記第１の半導体チップの主面に対向配置される裏面に、前記第１の半導体チップの少なくとも電極パッド領域との間に間隙を形成する前記溝部に由来した段差部を有した半導体チップを製造する半導体チップの製造方法。
【請求項４】
溝部の形成後に半導体ウェハの裏面をエッチングする工程を行う請求項３記載の半導体チップの製造方法。
【請求項５】
電極パッドを主面に有した複数の半導体チップを積層した半導体装置であって、第１の半導体チップの主面に対向配置された第２の半導体チップの裏面に、前記第１の半導体チップの少なくとも電極パッド領域との間に間隙を形成する段差部が設けられた半導体装置。
【請求項６】
電極パッドを主面に有した複数の半導体チップを積層した半導体装置の製造方法であって、基材上あるいは基材上に実装された半導体チップ上に第１の半導体チップを実装し、この第１の半導体チップ上の電極パッドと前記基材上の端子とを金属細線により接続する工程と、実装された第１の半導体チップの主面上に、この第１の半導体チップの少なくとも電極パッドとの間に間隙を形成する段差部を裏面に有した第２の半導体チップを実装し、この第２の半導体チップ上の電極パッドと前記基材上の端子とを金属細線により接続する工程とを行う半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップ、半導体装置、およびその製造方法に関し、特に複数の半導体チップを積層するマルチチップスタックパッケージ構造に関するものである。
【背景技術】
【０００２】
近年、電子機器の小型化、薄型化、高機能化及び多機能化への要求がますます強まっている。このような要求に対応できる半導体装置を製造する技術のひとつとして、複数の半導体チップを１つのパッケージにするマルチチップパッケージング技術がある。そのなかでも、複数の半導体チップを積層して１つのパッケージにするマルチチップスタックパッケージング技術は、半導体チップを個別にパッケージングするのと比較して、実装面積や重さを大幅に低減できる。
【０００３】
図６は、従来の一般的なマルチチップスタックパッケージング技術を用いた半導体装置の断面図である。基材としての配線基板１上に、第１の半導体チップ２が第１の接着剤３を介して接着され、第１の半導体チップ２上に、第２の半導体チップ４が第２の接着剤５を介して接着されている。第１および第２の半導体チップ２，４はそれぞれ、主面に電極パッド６，７が形成されていて、金属細線８，９を介して配線基板１上の電極１０，１１に接続されている。この配線基板１上の電極１０，１１はそれぞれ、配線基板１内の配線（図示せず）を介して外部電極としての半田ボール１２に電気的に接続されている。１３は封止樹脂である。
【０００４】
この種の半導体装置では、下側の第１の半導体チップ２（以下、単に半導体チップ２という）を金属細線８でボンディングできるように、その半導体チップ２の電極パッド６の領域を上側の第２の半導体チップ４（以下、単に半導体チップ４という）が覆わないようにしなければならない。そのために、ここに図示した半導体装置では、上側の半導体チップ４を下側の半導体チップ２よりも小さくしている。
【０００５】
その他に、図７に示すように、上側の半導体チップ４を下側の半導体チップ２よりも大きくしながら、両者を離れた位置に保持するためのスペーサ１４を設けてボンディング領域を確保した半導体装置（例えば特許文献１参照）や、図８に示すように、上側の半導体チップ４と下側の半導体チップ２とを同一サイズとしながら、ダイパッド１５上で両者を水平方向にずらして階段状に積層し、リード１６に接続した半導体装置（例えば特許文献２参照）がある。
【特許文献１】特開２００２−２２２８８９号公報
【特許文献２】特開２００２−２３１８８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、図７に示した半導体装置では、スペーサ１４を実装する領域に下側の半導体チップ２を配置することはできない。つまり、下側の半導体チップ２はスペーサ１４の内側に配置する必要があり、そのため上側の半導体チップ４に比べて大幅にサイズを小さくせざるをえない。スペーサ１４という部材が必要であり、その実装工程も必要であることから、コストアップにも繋がってしまう。
【０００７】
図８に示した半導体装置では、下側の半導体チップ２の電極パッド６は上側の半導体チップ４に覆われない片側の縁部にしか配置できないので、電極パッド６のレイアウト上の制約がある。
【０００８】
本発明は上記問題を解決するもので、チップサイズの制約を緩和することができ、かつ、チップ厚みを低減しても強度低下を抑えられる積層型の半導体チップおよび半導体装置を提供することを目的とするものである。
【課題を解決するための手段】
【０００９】
上記課題を解決するために本発明は、電極パッドを主面に有した第１の半導体チップ上に積層される第２の半導体チップを、前記第１の半導体チップの主面に対向配置される裏面に、前記第１の半導体チップの少なくとも電極パッド領域との間に間隙を形成する段差部を有した構造としたことを特徴とする。
【００１０】
段差部の段差は５０ｕｍ〜２５０ｕｍであるのが好ましい。
また本発明は、電極パッドを主面に有した第１の半導体チップ上に積層される第２の半導体チップを製造する際に、半導体ウェハの裏面に格子状または平行なライン状の溝部を形成する工程と、前記半導体ウェハを適当本数ごとの前記溝部内であるいは前記溝部外で分割する工程とを行うことにより、前記第１の半導体チップの主面に対向配置される裏面に、前記第１の半導体チップの少なくとも電極パッド領域との間に間隙を形成する前記溝部に由来した段差部を有した構造とすることを特徴とする。
【００１１】
溝部の形成後に半導体ウェハの裏面をエッチングする工程を行うのが好ましい。
また本発明は、電極パッドを主面に有した複数の半導体チップを積層した半導体装置を、第１の半導体チップの主面に対向配置された第２の半導体チップの裏面に、前記第１の半導体チップの少なくとも電極パッド領域との間に間隙を形成する段差部が設けられた構造としたことを特徴とする。
【００１２】
さらに本発明は、電極パッドを主面に有した複数の半導体チップを積層した半導体装置を製造する際に、基材上あるいは基材上に実装された半導体チップ上に第１の半導体チップを実装し、この第１の半導体チップ上の電極パッドと前記基材上の端子とを金属細線により接続する工程と、実装された第１の半導体チップの主面上に、この第１の半導体チップの少なくとも電極パッドとの間に間隙を形成する段差部を裏面に有した第２の半導体チップを実装し、この第２の半導体チップ上の電極パッドと前記基材上の端子とを金属細線により接続する工程とを行うことを特徴とする。
【発明の効果】
【００１３】
本発明の半導体チップたる第２の半導体チップは、その下に配置される第１の半導体チップの電極パッド領域との間に間隙を形成する段差部を裏面に設けた構成であるため、第１の半導体チップの電極パッドをボンディングした金属細線を押し潰すことなく積層できる。つまり第２の半導体チップは、第１の半導体チップよりもチップサイズを大きくしても、従来のようにスペーサを用いることなく、また第１の半導体チップの電極パッドの位置に関わらず、積層することが可能である。またこの第２の半導体チップは、下側の金属細線に対向する箇所のみ薄い段差構造をとるものであり、段差部以外は十分に厚くできるので、チップ全体としての強度を保つことが可能である。
【００１４】
本発明の半導体チップの製造方法は、チップに個片化する前のウェハ状態で、チップの段差部となる溝部を格子状またはライン状に形成する構成であるため、一括処理できるとともに、従来より直線的な加工に用いられているブレードスクライビングなどのハーフカット手法を用いることができ、効率的かつ安価な加工が可能である。
【００１５】
さらに、溝部の形成後に半導体ウェハの裏面をエッチングすることにより、溝部形成やそれに先立って一般に行われる裏面研削といったメカニカル研磨の際に発生する応力や微小クラックを緩和することができ、ハンドリング時のウェハ割れやチップ割れ、および、金属細線をボンディングする際の衝撃によるチップ割れ等を防止できる。
【００１６】
本発明の半導体装置は、第１の半導体チップの上に配置された第２の半導体チップに、前記第１の半導体チップの少なくとも電極パッド領域との間に間隙を形成する段差部を設けた構成としたことで、第２の半導体チップのチップサイズの制約を低減できるとともに、第１の半導体チップは電極パッドを４辺全てに制約なく配置することが可能となった。
【００１７】
本発明の半導体装置の製造方法は、第１の半導体チップを実装し結線し、その上に段差部を有した第２の半導体チップを前記段差部を利用して直接に積層する構成であるため、
第１および第２の半導体チップを、チップサイズや電極パッド位置の制約を低減しながら、一段あるいは複数段、効率よく積層することができ、半導体装置のパッケージサイズや重さや実装面積を低減可能である。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態について図面を参照しながら説明する。
（第１の実施形態）
図１は本発明の第１の実施形態の半導体装置であって、マルチチップスタックパッケージ型の半導体装置の断面図である。
【００１９】
図１に示した半導体装置は、先に図６を用いて説明した従来のものと同様に、配線基板１上に第１の半導体チップ２が第１の接着剤３を介して接着され、第１の半導体チップ２上に第２の半導体チップ４が第２の接着剤５を介して接着されている。第１および第２の半導体チップ２，４はそれぞれ主面に電極パッド６，７が形成されていて、金属細線８，９を介して配線基板１上の電極１０，１１に接続されている。
【００２０】
配線基板１上の電極１０，１１はそれぞれ、配線基板１内の配線（図示せず）を介して外部電極としての半田ボール１２に電気的に接続されている。第１及び第２の半導体チップ１，４、および金属細線８、９は封止樹脂１３によって覆われている。
【００２１】
この半導体装置が従来のものと相違するのは、第１の半導体チップ２に対向した第２の半導体チップ４の裏面に、第１の半導体チップ２の少なくとも電極パッド６形成領域との間に間隙を形成する段差部４ａが設けられた点である。
【００２２】
詳細には、第１の半導体チップ２と第２の半導体チップ４はほぼ同一寸法の矩形であり、それぞれ主面の四方の周縁部に周方向に沿って適当間隔で複数の電極パッド６，７が形成されている。第２の半導体チップ４には、第１の半導体チップ２の主面周縁部（電極パッド６形成領域）に対向配置される裏面周縁部に、主面側に均一に窪んだ段差部４ａが形成されている。この段差部４ａに相当する第２の半導体チップ４の周縁部は鍔状をなしていて、第１の半導体チップ２の厚みとほぼ同等の厚みである。
【００２３】
第１の半導体チップ２の電極パッド６をボンディングする金属細線８は、段差部４ａによって形成された間隙内でループ形成されていて、第２の半導体チップ４に接触することはない。
【００２４】
このように、第１の半導体チップ２の金属細線８に接触することなく、したがって金属細線８を押しつぶすことなく、第２の半導体チップ４を積層できる構造なので、従来のようにスペーサを用いることなく、第１の半導体チップ２と同等寸法あるいはより大きい第２の半導体チップ４を積層することが可能であり、また第１および第２の半導体チップ２，４の４辺全てに制約なく電極パッド６，７を形成することが可能である。よって、パッケージとしての半導体装置のサイズや重さや実装面積を低減できる。
【００２５】
なお、段差部４ａの段差（窪み寸法）は、金属細線８の一般的なループ高さが１００ｕｍ〜２００ｕｍであり、また接着剤５の一般的な厚みが１０ｕｍ〜１００ｕｍであることを鑑みて、５０ｕｍ〜２５０ｕｍが望ましい。
【００２６】
以下、上記した半導体装置の製造方法について、図２を参照しながら説明する。
図２（ａ）に示すような電極１０、１１が形成された配線基板２の上に、図２（ｂ）に示すように、第１の半導体チップ１を主面を上向きにして接着剤３により接着させる。配線基板２としては、有機基板やガラス基板などを用いることができ、これらに代えてリードフレームを用いてもよい。
【００２７】
次に、図２（ｃ）に示すように、第１の半導体チップ１上の電極パッド６と配線基板２上の電極１０とを金属細線８でボンディングして電気的に接続させる。金属細線８のループ高さは、たとえば５０ｕｍ〜２００ｕｍ程度とする。
【００２８】
次に、図２（ｄ）に示すように、電極パッド７と段差部４ａを表裏面に有した第２の半導体チップ４を、段差部４ａが第１の半導体チップ１の電極パッド６と対向するように第１の半導体チップ１上に配置し、接着剤５により接着させる。このときには、先にボンディングした金属細線８は、段差部４ａによって形成される間隙に配置されることになるため、第２の半導体チップ４に接触することはない。ただし、段差部４ａに予め絶縁性の被膜を形成しておくことで、この段差部４ａに万が一、金属細線８が接触した時の絶縁を確実にできる。
【００２９】
次に、図２（ｅ）に示すように、第２の半導体チップ４上の電極パッド７と配線基板２上の電極１１とを金属細線９でボンディングして電気的に接続させる。
次に、図２（ｆ）に示すように、第１の半導体チップ１、第２の半導体チップ４、及び金属細線８、９を覆うように封止樹脂１３を配置する。封止樹脂１３の被覆方法は、トランスファー、印刷、ポッティングなど、特に方法は問わない。
【００３０】
最後に、図２（ｇ）に示すように、配線基板２の外部電極となる部分に半田ボール１２を形成する。半田ボール１２の形成方法としては、ボール転写法やメッキ法や印刷法などが挙げられる。ここでは最後に半田ボール１２を形成しているが、外部電極として機能しさえすれば材料や形状はこれに限定されず、例えば銅コアボールや金バンプでもよいし、ランド状態でもよい。また半田ボール１２を最終工程で形成するのでなく、予め配線基板２に形成しておいてもよい。
【００３１】
なお、この第１の実施形態では段差部４ａを持った第２の半導体チップ４を１段のみ積層する場合について説明したが、図２（ｄ）〜（ｅ）の工程を繰り返すことで複数段の積層も可能である。
【００３２】
以下、上記した第２の半導体チップ４のような、段差部を持った半導体チップの製造方法について図３を参照しながら説明する。
図３（ａ）に示すように、回路が形成された半導体ウェハ２１の主面（前記回路に接続する素子や電極が形成される面）に背反する裏面を薄く研削加工する。
【００３３】
このときには例えば、裏面研削加工として一般に行われているように、ダイヤモンドなどの砥粒がボンド材と呼ばれる保持材で固められたドーナツ状のホイール２２を持ったバックグラインダーを回転させることで、半導体ウェハ２１を薄く均一に研削加工する。半導体ウェハ２１を粗い目のホイールで粗加工した後、細かい目のホイールで仕上げ加工するのが望ましい。
【００３４】
次に、図３（ｂ）に示すように、半導体ウェハ２１の裏面をさらに研削して溝状の段差部２１ａ（以下、溝部２１ａという）を形成する。
このときには例えば、ダイヤモンドなどの砥粒がボンド材で固定された円盤状のブレード２３を回転させるブレードスクライビングによって研削加工する。ブレード２３は厚み５０ｕｍ〜２００ｕｍのものを使用すればよく、必要な溝部２１ａの幅が２００ｕｍ以上である場合は、例えば２００ｕｍのブレード２３を１８０ｕｍずつずらしながら数回走査することで所望の幅を得ることができる。ただし溝部２１ａは必ずしもブレード２３を用いて形成しなくてもよく、マスキングした後にエッチングなどで形成してもよい。
【００３５】
図３（ｃ）に示すように、溝部２１ａが形成された半導体ウェハ２１の裏面をエッチングする。
エッチング方法としては、ケミカルエッチングやドライエッチングを用いることができる。このエッチング工程は、３（ａ）（ｂ）に示した研削加工で加工面に発生する破砕層の微小なクラックや加工時の歪による応力を解消するために行う。
【００３６】
半導体ウェハ２１の口径が２００ｍｍなら厚み２００ｕｍ以上、口径が３００ｍｍなら厚み３００ｕｍ以上であれば、上記したクラックや歪があっても強度的に問題はないと言われているが、それより厚みが小さいと、その後のウェハ状態あるいはチップ状態でのハンドリングなどで割れが発生することがあるので、割れの原因となる破砕層を取り除くのである。
【００３７】
たとえば、図１に示した第２の半導体チップ４を製造する際には、後述するように溝部２１ａから形成する段差部４ａ（周縁部）の主面側に電極パッド７が配されるため、その分だけ基材部分が薄くなり、金属細線９を電極パッド７にボンディングする時などに、破砕層の影響で段差部分に割れが発生しやすくなる。特に段差部分の基材厚みが１００ｕｍ以下となると割れが発生しやすくなるので、エッチング工程によって破砕層を取り除く必要がある。段差部分の厚みが１００ｕｍを超えていれば、エッチング工程は特に入れる必要はない。
【００３８】
最後に、図３（ｄ）に示すように、溝部２１ａ内にブレード２３を入れて半導体ウェハ２１を分割することにより、図３（ｅ）に示すような、周縁部に鍔状の段差部４ａを持った個々の半導体チップ４を形成する。
【００３９】
あるいは、図３（ｄ´）に示すように、溝部２１ａの外側にブレード２３を入れて半導体ウェハ２１を分割することにより、図３（ｅ´）に示すような、溝状の段差部４ｂを持った個々の半導体チップ４（第２の実施形態参照）を形成する。
（第２の実施形態）
図４は本発明の第２の実施形態の半導体装置の断面図である。
【００４０】
この第２の実施形態の半導体装置が上記した第１の実施形態の半導体装置と相違するのは、上段に配置された第２の半導体チップ４が下段の第１の半導体チップ２よりも大きく形成され、この第２の半導体チップ４の裏面であって第１の半導体チップ２の主面周縁部（電極パッド形成領域）に対向する位置に、当該半導体チップ４の主面側に窪んだ段差部４ｂが周方向に沿って溝状に形成されている点である。
【００４１】
このことにより、第２の半導体チップ４の段差部４ｂと第１の半導体チップ２の主面周縁部との間に間隙が形成され、金属細線８の第２の半導体チップ４への接触が防止される。この半導体装置の製造方法は第１の実施形態と同様なので説明を省略する。
（第３の実施形態）
図５は本発明の第３の実施形態の半導体装置の断面図である。
【００４２】
この第３の実施形態の半導体装置が上記した第１の実施形態および第２の実施形態と異なるのは、第３の半導体チップ１７が、その電極パッド１８上に形成されたバンプ１９を介して配線基板２上の電極２０にフリップチップ実装されていて、この第３の半導体チップ１７上に第１の半導体チップ２が接着剤３により実装された点である。
【００４３】
また、第２の半導体チップ４が、第１の半導体チップ１よりも小さく形成されるとともに、一側の周縁部にのみ段差部４ａが形成され、段差部４ａに背反する他側の周縁部にのみ電極パッド７が形成されていて（段差部４ａに相応する一側の周縁部にも電極パッド７が形成されてもよい）、段差部４ａの端部を第１の半導体チップ２の端部に位置合わせして第１の半導体チップ２上に実装された点である。
【００４４】
第１の半導体チップ２上の電極パッド６と配線基板上の電極１０とをボンディングする金属細線８は、段差部４ａによって形成される間隙内でループ形成されていて、第２の半導体チップ４への接触が防止されている。段差部４ａに背反する他側では、第１の半導体チップ２上の電極パッド６と第２の半導体チップ４上の電極パッド７とが、金属細線８，９によって、配線基板２上の電極１０，１１に互いに支障なくボンディングされている。この半導体装置の製造方法は第１の実施形態と同様なので説明を省略する。
【００４５】
なお、第３の実施形態から理解されるように、段差部を備えた半導体チップを用いることで、第１および第２の実施形態に示したような２個の半導体チップの積層構造に限らず、３個あるいはそれ以上の半導体チップを積層した多層構造も可能である。
【００４６】
また第１〜第３の実施形態では基材として配線基板１を用いたが、先に図８を用いて説明したのと同様にリードフレームを用いることも可能である。
【産業上の利用可能性】
【００４７】
本発明の半導体チップは、段差部を備えているため、マルチチップスタックパッケージ技術によって形成する半導体装置のパッケージサイズや重さ及び実装面積を低減することが可能になり、このような半導体装置は小型軽量化が要求される携帯用電話機器等の情報通信機器などへの搭載に有用である。
【図面の簡単な説明】
【００４８】
【図１】本発明の第１の実施形態における半導体装置の構成を示す断面図
【図２】図１の半導体装置の製造方法を説明する工程断面図
【図３】図１の半導体装置を構成する半導体チップの製造方法を説明する工程断面図
【図４】本発明の第２の実施形態における半導体装置の構成を示す断面図
【図５】本発明の第３の実施形態における半導体装置の構成を示す断面図
【図６】従来の半導体装置の構成を示す断面図
【図７】従来の他の半導体装置の構成を示す断面図
【図８】従来の更に他の半導体装置の構成を示す断面図
【符号の説明】
【００４９】
１      配線基板
２      第１の半導体チップ
４      第２の半導体チップ
4a、4b  段差部
６      電極パッド
７      電極パッド
８、９  金属細線
10、11  配線基板上の電極
13      封止樹脂
17      第三の半導体チップ
21      半導体ウェハ
21a     溝部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2005340483.tif 000007
【図６】
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【図７】
2005340483.tif 000009
【図８】
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