(57)【要約】【課題】  チップ間、あるいはチップ内部の論理ブロック間において、異なる周波数でのデータ転送時のタイミング制約を軽減し高速な回路動作を実現する。【解決手段】  第１の周波数のクロックＭＣＬＫで動作し、第２の周波数のクロックＳＣＬＫで動作する他の回路へ情報を送る集積回路において、他の回路へ情報を送る場合に情報を第２の周波数のクロックに同期して他の回路へ送るための同期化回路１０２を有する。他の回路へ情報を送る際、情報を他の回路が第２の周波数のクロックにて情報を取り込むクロックエッジと相反するクロックエッジにて送る。第１の周波数のクロックで動作する第１の回路と、第２の周波数のクロックで動作する第２の回路と同一基板上に有し、第１の回路から第２の回路へ情報を送る集積回路において、第２の回路へ情報を送る場合に該情報を第２の周波数のクロックに同期して第２の回路へ送るための同期化回路を第１の回路に有する。【選択図】      図１
2005167920.tif 000002
【特許請求の範囲】
【請求項１】
第１の周波数のクロックで動作し、第２の周波数のクロックで動作する他の回路へ情報を送る集積回路において、
前記他の回路へ情報を送る場合に該情報を前記第２の周波数のクロックに同期して前記他の回路へ送るための同期化回路を有することを特徴とする集積回路。
【請求項２】
請求項１記載の集積回路において、前記同期化回路は、前記他の回路へ情報を送る際、該情報を前記他の回路が第２の周波数のクロックにて該情報を取り込むクロックエッジと相反するクロックエッジにて送ることを特徴とする集積回路。
【請求項３】
第１の周波数のクロックで動作する第１の回路と、第２の周波数のクロックで動作する第２の回路と同一基板上に有し、前記第１の回路から前記第２の回路へ情報を送る集積回路において、
前記第２の回路へ情報を送る場合に該情報を前記第２の周波数のクロックに同期して前記第２の回路へ送るための同期化回路を前記第１の回路に有することを特徴とする集積回路。
【請求項４】
請求項３記載の集積回路において、前記同期化回路は、前記第２の回路へ情報を送る際、該情報を前記第２の回路が第２の周波数のクロックにて該情報を取り込むクロックエッジと相反するクロックエッジにて送ることを特徴とする集積回路。
【請求項５】
被写体像を撮像する撮像素子と、前記撮像素子に光を結像するレンズと、前記撮像素子からの信号を処理する信号処理回路と、請求項１乃至４のいずれか１項に記載の集積回路を有する、前記撮像素子を駆動する駆動回路と、を有する撮像装置。    
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は集積回路、特に、異なる周波数で動作するチップ間、あるいはチップ内部の論理ブロック間等でのデータ転送における同期化方式に係わる集積回路に関し、特にデジタルカメラ、デジタルビデオカメラ、ファクシミリ等の撮像システムにおけるタイミング発生器に関するものである。
【背景技術】
【０００２】
従来例として、シリアル通信インターフェース回路を挙げる。
【０００３】
図３はシリアル通信システムの１例を示したブロック図であり、図３においては、シリアル通信におけるマスタ動作を行う論理回路を有するＣＰＵチップ（以下、マスタチップ）３０２、スレーブ動作を行う論理回路を有する信号処理チップ（以下、スレーブチップ）３０１により構成されており、クロック信号SCLK、信号CS，SDI，SDOをそれぞれ供給する信号線により両チップが接続されており、クロック信号SCLK,信号CS, SDIがマスタチップ３０２からスレーブチップ３０１に供給され、信号SDOはスレーブチップ３０１からマスタチップ３０２に供給されている。またスレーブチップ３０１には独立した信号線からクロック信号MCLKが供給される構成となっている。
【０００４】
図４は、図３で示したシリアル通信システムの通信プロトコルを現わしたタイミングチャートである。図４において、信号CSは、Lowレベルの時、通信が有効であることを示している。クロック信号SCLKはクロック波形が供給される信号である。SDIはマスタチップ３０２からスレーブチップ３０１に供給されるデータ信号であり、クロック信号SCLKに同期して３２ビット分のデータが送信される。また本データの最上位ビットは本通信が、データの書き込み動作、あるいは読み出し動作であるかを示すフラグである。さらに、上位２ビット目から１２ビット目はアドレス情報、１７ビット目から３２ビット目までがスレーブチップ３０１への書き込みデータを示す。SDOはスレーブチップ３０１からマスタチップ３０２に供給される信号であり、クロック信号SCLKに同期して１６ビットのデータがスレーブチップ３０１から読み出されることを示している。
【０００５】
図５は、図３で示したスレーブチップ内部のシリアルインターフェース部の構成を示すブロック図である。本スレーブチップは、高速に信号処理を行う為に、クロック信号MCLKは、クロック信号SCLKよりも高い周波数のクロック波形が供給されている。このような異なる周波数で動作するシリアルインターフェースの構成として、たとえば特許文献１に記載されたように大別すると次に示す２通りの方式で実現が可能である。まず１つは、SCLK,MCLKの２つのクロック信号で動作する非同期型の回路構成、もう１つは、クロック信号SCLKに同期した入力データをクロック信号MCLKに同期化してクロック信号MCLKのみで動作する同期型の回路構成である。
【０００６】
前者の非同期型の回路構成は、後者と比べて高速かつ回路規模が小さくなるものの、タイミング条件に注意必要で設計自動化ツールでの調整が難しく、また製造後のテスト工数が増加する等の問題が有る為、本従来例では回路規模は増加するものの設計ツールによる自動化が容易な後者の同期型の回路構成を用いている。
【０００７】
図５において、入力バッファ５０１、５０２、５０３にて、入力信号SDI、クロック信号SCLK，MCLKを受け、フリップフロップ（以下、F/Fと示す）５０４，５０５，５０６，５０７により、クロック信号SCLK及びクロック信号SCLKに同期した入力信号SDI，CSをクロック信号MCLKに同期化する。この時、入力信号値がF/Fのセットアップタイム内で変化した場合に出力値が不確定の状態となる。この状態を取り込まないようにする為にF/Fは２段構成となっている。５０８はF/F及びアンド回路から構成される、立ち上がりエッジ検出回路、５０９はアドレスデコードおよびデータ処理回路であり、信号SDO、クロック信号MCLK、同期化後の信号SDI、立ち上がり検出結果が入力される。この入力されたシリアル信号SDIをデコードし書き込み動作の場合はデコードされたアドレスにデータを格納し、読み出し動作の場合は、デコードされたアドレスのデータを読み出し、マスタチップ３０２に送出するデータを出力する処理を行う。イネーブル付きF/F５１０には、立ち上がりエッジ検出結果および、アドレスデコードおよびデータ処理回路５０９の出力が入力され、出力バッファ５１１を通して、信号SDOを出力する構成となっており、この信号SDOの出力タイミングを図６のタイミングチャートにて説明する。
【０００８】
図６において、MCLKは入力バッファの遅延６０１によりMCLK_intとなる。SCLKは、入力バッファの遅延６０２によりSCLK_in1となり、２段のF/FによりクロックMCLK_intに同期化され信号SCLK_in2、SCLK_in3となる。信号SCLK_int3より立ち上がりエッジ検出回路508のF/Fの反転出力SCLK_int4にて、SCLKの立ち上がりエッジがサンプリングされ信号SCLK_riseが生成される。アドレスデコーダおよびデータ処理回路５０９は、MCLK_intに同期して信号SCLK_riseのサイクルでデコードしたアドレスに対するデータを出力し、これからイネーブル付きF/F５１０がSDO_intを生成する。さらに出力バッファの遅延６０３だけ遅れたSDOがスレーブチップ３０１の出力となり。SDOは、マスタチップ３０２にてSCLKの立ち上がりで取り込まれる。
【特許文献１】特開平６−２２４７０７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
近年のデジタル機器の高機能化、高速化、多機能化が進み、また半導体プロセスの微細化により、信号処理チップも大規模化、複雑化が進みＣＰＵから、より多くの情報を短時間で通信するために、SCLKのクロック周波数をより高くするという要求がある。
【００１０】
しかしながら、従来例で示した同期化方式による通信において、スレーブチップ３０１の出力SDOをマスタチップ３０２がSCLKの立ち上がりエッジで取り込む為には、製造プロセスの変動、動作電圧、周囲温度等の条件より規定される時間前までにデータ値が確定している必要があり、図６で示したセットアップタイム６０４は、この時間より長くなければならないが、クロック信号SCLKのクロック周波数を高くするにつれ、セットアップタイム６０４が少なくなってしまうという課題がある。セットアップタイムに余裕が無い場合、温度、動作電圧等の変動により最悪の場合、正しい論理での動作を得られない可能性が有り、スレーブチップ３０１を用いたボードのタイミング設計作業が高負荷となるため、要求どおりの高速なSCLKクロックでの通信の実現が困難であった。
【００１１】
本発明の目的は、従来例と同様の同期型の回路構成にて、より高速な通信を可能にする同期化方式を提供することである。
【課題を解決するための手段】
【００１２】
本発明の集積回路は、第1の周波数のクロックで動作し、第２の周波数のクロックで動作する他の回路へ情報を送る集積回路において、
前記他の回路へ情報を送る場合に該情報を前記第２の周波数のクロックに同期して前記他の回路へ送るための同期化回路を有することを特徴とする。
【００１３】
また本発明の集積回路は、第1の周波数のクロックで動作する第１の回路と、第２の周波数のクロックで動作する第２の回路と同一基板上に有し、前記第１の回路から前記第２の回路へ情報を送る集積回路において、
前記第２の回路へ情報を送る場合に該情報を前記第２の周波数のクロックに同期して前記第２の回路へ送るための同期化回路を前記第１の回路に有することを特徴とする。
本発明では、他の回路又は第２の回路での情報受信のタイミング制約が緩和され、第２の周波数をより高速にすることが可能となる。
【発明の効果】
【００１４】
本発明によれば、第１の回路から第２の回路へ情報を送信する際、タイミング制約が緩和されるためボード設計の負荷が減ると共に、通信クロックの動作周波数を高くすることが可能となり、より短時間での通信が実現できる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態について図面を用いて詳細に説明する。本実施形態では、異なる周波数で動作するチップ（マスターチップ、スレーブチップ）間でのデータ転送における同期化方式について説明するが、本発明は同一チップ（同一基板）内部の論理ブロック間等でのデータ転送における同期化方式にも適用できる。
【００１６】
図１は、図３で示したシリアル通信インターフェース回路にて、本発明における実施の形態を示した図であり、スレーブチップ内部のシリアルインターフェース部の構成を示している。図１において、１０１は、図５で示したスレーブチップ内部のシリアルインターフェース部と同様の構成となっており、イネーブル付きF/F５１０の出力側に同期化方式による回路１０２が付加されている構成となっている。回路１０１内の各構成部材は図５と同一符号を付し、説明を省略する。
【００１７】
図１において、イネーブル付きF/F５１０の出力データに対し、F/F１０３にてクロック信号MCLKに同期化していないクロック信号SCLKで、同期化し、さらにクロック信号SCLKの反転クロック信号（インバータ１０５で反転した信号）、すなわち、マスタチップ３０２が取り込む周波数のクロックエッジと相反するクロックエッジに同期化したのち、出力バッファ１０６を通してSDO出力を得る構成となっている。
【００１８】
図２は、図1の回路の出力SDOに関するタイミングチャートであり、イネーブル付きF/F５１０の出力となるSDO_intまでのタイミングは、図６で示したタイミングチャートのSDO_intまでと同じである。
【００１９】
図２に示すように、出力SDO_intを、F/F１０３により、クロック信号MCLKに同期化していないクロックSCLK_intの立ち上がりエッジで同期化しSDO_in2を得、さらにF/F１０４及びインバータ１０５により、SCLK_intの立ち下がりエッジに同期化してSDO_in3を得たのち、出力バッファ１０６をとおして出力SDOを生成している。
【００２０】
従って、マスタチップ３０２がデータを受け取るためのタイミング制約は、クロック信号SCLKの立ち下がりエッジから、SCLKの入力バッファ遅延とSDO_int3の出力バッファ遅延を足した時間２０３のエンドから、SCLKの立ち上がりエッジまでの時間である時間２０４がセットアップタイムとなり、SCLKの約１／２サイクル分のセットアップ、ホールドタイムが確保される。さらに図５の回路構成では、SDOの出力バッファの遅延とボード設計への負荷からSCLKの周波数を高くできなかったが、本実施形態では、SCLKの周波数を高くした場合の制限はタイミング２０２で決定するが、ここには、出力バッファの遅延は含まれず、またスレーブチップ内部でのタイミングである為、スレーブチップ単独で制約される最小時間まで短くする、つまりSCLKの周波数を高くすることが可能となる。
【００２１】
本実施形態においては、データの送信サイクルが１サイクル遅れているが、図４で示したプロトコルのタイミングチャートによれば、スレーブモデルがアドレスを受信してからデータを送信するまでにはSCLKで４サイクル分の余裕があるため、１サイクル分のデータの送信遅れを吸収することが可能である。
【００２２】
また、従来例と同じサイクルで出力するために、アドレスデコーダおよびデータ処理回路にて、アドレスの最下位ビットのデコード直前に、最下位ビットが０、１の２つの場合のデータを用意し、最下位ビットデコード時にデータ選択とデータ処理を行う構成等により出力サイクルを調整することも十分可能である。
【００２３】
次に、図７に基づき上記で実施形態を撮像装置に用いた場合について説明する。
【００２４】
図７において、７０１はレンズのプロテクトとメインスイッチを兼ねるバリア、７０２は被写体の光学像を固体撮像素子７０４に結像させるレンズ、７０３はレンズ７０２を通った光量を可変するための絞り、７０４はレンズ７０２で結像された被写体を画像信号として取り込むための固体撮像素子、７０５は、固体撮像素子７０４から出力される画像信号を増幅するゲイン可変アンプ部及びゲイン値を補正するためのゲイン補正回路部等を含む撮像信号処理回路、７０６は固体撮像素子４より出力される画像信号のアナログーデジタル変換を行うＡ／Ｄ変換器、７０７はＡ／Ｄ変換器７０６より出力された画像データに各種の補正を行ったりデータを圧縮する信号処理部、７０８は固体撮像素子７０４、撮像信号処理回路７０５、Ａ／Ｄ変換器７０６、信号処理部７０７に、各種タイミング信号を出力するタイミング発生部、７０９は各種演算とスチルビデオカメラ全体を制御する全体制御・演算部、７１０は画像データを一時的に記憶する為のメモリ部、７１１は記録媒体に記録または読み出しを行うためのインターフェース部、７１２は画像データの記録または読み出しを行う為の半導体メモリ等の着脱可能な記録媒体、７１３は外部コンピュータ等と通信する為のインターフェース部である。
【００２５】
次に、前述の構成における撮影時のスチルビデオカメラの動作について説明する。
バリア７０１がオープンされるとメイン電源がオンされ、次にコントロール系の電源がオンし、更にＡ／Ｄ変換器７０６などの撮像系回路の電源がオンされる。
それから、露光量を制御する為に、全体制御・演算部７０９は絞り７０３を開放にし、固体撮像素子７０４から出力された信号はＡ／Ｄ変換器７０６で変換された後、信号処理部７０７に入力される。
【００２６】
そのデータを基に露出の演算を全体制御・演算部７０９で行う。
【００２７】
この測光を行った結果により明るさを判断し、その結果に応じて全体制御・演算部７０９は絞りを制御する。
次に、固体撮像素子７０４から出力された信号をもとに、高周波成分を取り出し被写体までの距離の演算を全体制御・演算部７０９で行う。その後、レンズを駆動して合焦か否かを判断し、合焦していないと判断した時は、再びレンズを駆動し測距を行う。
【００２８】
そして、合焦が確認された後に本露光が始まる。
【００２９】
露光が終了すると、固体撮像素子７０４から出力された画像信号はＡ／Ｄ変換器７０６でＡ／Ｄ変換され、信号処理部７０７を通り全体制御・演算部７０９によりメモリ部に書き込まれる。
【００３０】
その後、メモリ部７１０に蓄積されたデータは、全体制御・演算部７０９の制御により記録媒体制御Ｉ／Ｆ部を通り半導体メモリ等の着脱可能な記録媒体７１２に記録される。
【００３１】
ここで、図３は図７で示した全体制御・演算部７０９に相当するCPUチップとタイミング発生部７０８に相当する信号処理チップとの間で行われるシリアル通信システムとなる。
【産業上の利用可能性】
【００３２】
本発明は、異なる周波数で動作するチップ間、あるいはチップ内部の論理ブロック間等でのデータ転送において同期を取ることが必要な情報処理装置用の集積回路に適用される。
【図面の簡単な説明】
【００３３】
【図１】本発明の実施の形態を示すブロック図である。
【図２】本発明の実施形態の動作を示すタイミングチャートである。
【図３】従来例および、本発明の実施形態におけるシリアル通信ブロック図である。
【図４】従来例および、本発明の実施形態におけるシリアル通信のタイミングチャートである。
【図５】従来例のブロック図である。
【図６】従来例のタイミングチャートである。
【図７】撮像装置をあらわす図である。
【符号の説明】
【００３４】
１０１  回路ブロック
１０２  同期化回路
１０３、１０４、５０４、５０５、５０６、５０７  フリップフロップ
５１０  イネーブル付きフリップフロップ
１０５  インバータ
１０６、５１１  出力バッファ
５０１、５０２、５０３  入力バッファ
２０１、２０２、６０１、６０２  入力バッファ遅延量
２０２、２０４、６０４  セットアップタイム
２０３、６０３  出力遅延量
３０１  スレーブチップ
３０２  マスタチップ
【図７】
2005167920.tif 000003
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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