(57)【要約】      （修正有）【課題】マルチゲート酸化膜の膜質と歩留まりを向上させることができるマルチゲート半導体装置の製造方法を提供すること。【解決手段】半導体基板１０上の第１領域に、選択酸化法により第１酸化膜１６を形成する工程と、第１酸化膜１６上に、第１ゲート電極１９を形成する工程と、半導体基板１０及び第１ゲート電極１９上に、第２酸化膜２１を形成する工程と、第２酸化膜２１上に、ポリシリコンを形成する工程と、上記第１領域のポリシリコン上、及び第１領域と異なる第２領域のポリシリコン上に、それぞれレジストパターンを形成し、レジストパターンをマスクとしてポリシリコンを除去し、第１領域に、第２酸化膜２１を介して第１ゲート電極１９を覆うように第２ゲート電極２５を形成する工程と、同時に、第２領域の第２酸化膜２１上に、第３ゲート電極２６を形成する工程とを備えたマルチゲート半導体装置の製造方法。【選択図】      図４Ｈ
2005340725.tif 000002
【特許請求の範囲】
【請求項１】
（Ａ）半導体基板上の第１領域に、選択酸化法により第１酸化膜を形成する工程と、
（Ｂ）前記第１酸化膜上に、第１ゲート電極を形成する工程と、
（Ｃ）前記半導体基板及び前記第１ゲート電極上に、第２酸化膜を形成する工程と、
（Ｄ）前記第２酸化膜上に、ポリシリコンを形成する工程と、
（Ｅ）前記第１領域の前記ポリシリコン上、及び前記第１領域と異なる第２領域の前記ポリシリコン上に、それぞれ第１レジストパターン及び第２レジストパターンを形成する工程と、
（Ｆ）前記第１レジストパターンをマスクとして前記ポリシリコンを除去し、前記第１領域に、前記第２酸化膜を介して前記第１ゲート電極を覆うように第２ゲート電極を形成する工程と、
（Ｇ）前記（Ｆ）形成する工程と同時に、前記第２レジストパターンをマスクとして前記ポリシリコンを除去し、前記第２領域の前記第２酸化膜上に、第３ゲート電極を形成する工程と
を具備する
マルチゲート酸化膜を有する半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法であって、
前記第１酸化膜の膜厚は、前記第２酸化膜の膜厚よりも大きい
マルチゲート酸化膜を有する半導体装置の製造方法。
【請求項３】
請求項１又は２に記載の半導体装置の製造方法であって、
前記（Ｅ）形成する工程において、
前記第１レジストパターンは、前記第１領域における前記ポリシリコンの一部を覆うように形成される
マルチゲート酸化膜を有する半導体装置の製造方法。
【請求項４】
請求項３に記載の半導体装置の製造方法であって、
前記（Ｅ）形成する工程において、
前記第１レジストパターンは、開口部を有するように形成され、
前記（Ｆ）形成する工程において、
前記第１領域の前記開口部に対応する位置の前記ポリシリコンが除去される
マルチゲート酸化膜を有する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、マルチゲート酸化膜を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＰＤＰ（Plasma Display Panel）ドライバやＬＣＤ（Liquid Crystal Display）ドライバといったＩＣにおいて、同一基板上に閾値電圧の異なるトランジスタが混載された半導体装置が用いられる場合がある。このような半導体装置は、例えば、比較的低い閾値電圧を有するトランジスタ（以下、「低圧トランジスタ」と参照される）と、比較的高い閾値電圧を有するトランジスタ（以下、「高圧トランジスタ」と参照される）との２つのトランジスタを備えている。このような半導体装置を製造する場合、低圧トランジスタ用の薄いゲート酸化膜と、高圧トランジスタ用の厚いゲート酸化膜を形成することが必要である。このように膜厚の異なる複数のゲート酸化膜は、以下、「マルチゲート酸化膜」と参照される。また、マルチゲート酸化膜を有する半導体装置は、以下、「マルチゲート半導体装置」と参照される。
【０００３】
図１Ａ〜図１Ｉは、マルチゲート半導体装置を製造する従来のプロセスを示す断面図である。図１Ａ〜図１Ｉにおいて、低圧トランジスタが形成される素子領域は、“符号Ｌ”で示され、高圧トランジスタが形成される素子領域は、“符号Ｈ”で示される。
【０００４】
まず、半導体基板３０上に選択酸化法（LOCOS: Local Oxidation of Silicon）により、フィールド酸化膜３１が形成され、素子分離が行われる。続いて、ダミー酸化膜３２が全面に形成され、そのダミー酸化膜３２上に窒化膜３３が形成される。これにより、図１Ａに示される構造が得られる。
【０００５】
次に、フォトレジストのパターニングにより、高圧トランジスタのゲート電極が形成される領域（電極形成領域）を開口部とするパターン３４が、窒化膜３３上に形成される。続いて、このパターン３４をマスクとするドライエッチングによって、上記電極形成領域における窒化膜３３とダミー酸化膜３２が除去される。これにより、図１Ｂに示される構造が得られる。
【０００６】
次に、パターン３４が除去される。続いて、窒化膜３３をマスクとする選択酸化法により、上記電極形成領域に、高圧トランジスタのゲート酸化膜３５が形成される。この選択酸化工程において、窒化膜３３上には薄い酸化膜３６が形成される。これにより、図１Ｃに示される構造が得られる。
【０００７】
次に、酸化膜３６及び窒化膜３３が、ウェットエッチングによって除去される。この際、高圧トランジスタのゲート酸化膜３５表面もウェットエッチング処理を受ける。更に、ダミー酸化膜３２がウェットエッチングで除去され、低圧トランジスタの素子領域Ｌにおける半導体基板３０表面が露出する。この際も、高圧トランジスタのゲート酸化膜３５表面がウェットエッチング処理を受ける。これにより、図１Ｄに示される構造が得られる。
【０００８】
次に、図１Ｅに示されるように、低圧トランジスタ用のゲート酸化膜３７が、半導体基板３０上に形成される。
【０００９】
次に、ポリシリコン３８が全面に形成される。続いて、フォトレジストのパターニングにより、低圧トランジスタ及び高圧トランジスタの電極形成領域上に、パターン３９及びパターン４０が、それぞれ形成される。これにより、図１Ｆに示される構造が得られる。
【００１０】
次に、これらパターン３９，４０をマスクとするドライエッチングにより、上記ポリシリコン３８が選択的に除去される。その後、パターン３９、４０が除去される。これにより、図１Ｇに示されるように、低圧トランジスタのゲート電極４１と、高圧トランジスタのゲート電極４２が形成される。
【００１１】
次に、図１Ｈに示されるように、上記ゲート電極４１，４２をマスクとする不純物イオン注入により、ＬＤＤ（Lightly Doped Drain）が半導体基板３０中に形成される。続いて、低圧トランジスタ及び高圧トランジスタのソース・ドレイン領域に、不純物イオンが注入される。この不純物を熱拡散させることによって、低圧トランジスタ及び高圧トランジスタのソース・ドレインが形成される。
【００１２】
次に、上記ゲート電極４１，４２をマスクとして、ゲート酸化膜３７が除去される。このようにして、図１Ｉに示されるように、低圧ＭＯＳトランジスタと高圧ＭＯＳトランジスタが同一基板上に混載されたマルチゲート半導体装置が完成する。
【００１３】
上述の製造方法によれば、図１Ｃに示された状態から図１Ｄに示された状態へ加工される際に、高圧トランジスタのゲート酸化膜３５表面がウェットエッチング処理を受ける。このため、そのゲート酸化膜３５の膜質が劣化し、高圧トランジスタのゲート酸化膜３５の信頼性が低下するという問題がある。
【００１４】
特許文献１には、マルチゲート半導体装置を製造する他の方法が開示されている。図２Ａ〜図２Ｈは、特許文献１に開示された製造プロセスを示す断面図である。図２Ａ〜図２Ｉにおいて、低圧トランジスタが形成される素子領域は、“符号Ｌ”で示され、高圧トランジスタが形成される素子領域は、“符号Ｈ”で示される。
【００１５】
まず、半導体基板５０上に選択酸化法により、フィールド酸化膜５１が形成され、素子分離が行われる。続いて、ダミー酸化膜５２が全面に形成される。その後、フォトレジストのパターニングにより、高圧トランジスタのソース・ドレイン領域を開口部とするパターン５３が形成される。これにより、図２Ａに示される構造が得られる。そして、このパターン５３をマスクとする不純物イオン注入により、ＬＤＤが半導体基板５０中に形成される。パターン５３が除去された後、高圧トランジスタのチャネル領域を開口部とするパターン（図示されない）が形成される。そして、このパターンをマスクとして、ダミー酸化膜５２を通して半導体基板５０にチャネルイオンが注入される。その後、そのパターンは除去される。
【００１６】
次に、窒化膜５４が全面に形成される。続いて、フォトレジストのパターニングにより、高圧トランジスタの電極形成領域を開口部とするパターン５５が、窒化膜５４上に形成される。更に、このパターン５５をマスクとするドライエッチングにより、電極形成領域における窒化膜５４とダミー酸化膜５２が除去される。これにより、図２Ｂに示される構造が得られる。
【００１７】
次に、パターン５５が除去された後、窒化膜５４をマスクとする選択酸化法により、上記電極形成領域に、高圧トランジスタのゲート酸化膜５６が形成される。この選択酸化工程において、窒化膜５４上には薄い酸化膜５７が形成される。続いて、ポリシリコン５８が、全面に形成される。そして、フォトレジストのパターニングにより、高圧トランジスタの電極形成領域上に、パターン５９が形成される。これにより、図２Ｃに示される構造が得られる。
【００１８】
次に、このパターン５９をマスクとするドライエッチングにより、上記ポリシリコン５８が選択的に除去される。その後、パターン５９が除去される。これにより、図２Ｄに示されるように、高圧トランジスタのゲート電極６０が形成される。
【００１９】
次に、酸化膜５７がウェットエッチングにより除去され、さらに窒化膜５４がドライエッチングにより除去される。続いて、高圧トランジスタの素子領域Ｈを覆うパターン６１が形成される。これにより、図２Ｅに示される構造が得られる。そして、このパターン６１をマスクとして、ダミー酸化膜５２を通して素子領域Ｌの半導体基板５０にチャネルイオンが注入される。
【００２０】
次に、パターン６１が除去され、ダミー酸化膜５２がウェットエッチングにより除去される。これにより、図２Ｆに示される構造が得られる。
【００２１】
次に、低圧トランジスタ用のゲート酸化膜６２が、全面に形成される。続いて、ポリシリコン６３が、ゲート酸化膜６２上に形成される。更に、フォトレジストのパターニングにより、低圧トランジスタの電極形成領域にパターン６４が形成される。これにより、図２Ｇに示される構造が得られる。
【００２２】
次に、パターン６４をマスクとするドライエッチングにより、上記ポリシリコン６３が選択的に除去される。その後、パターン６４が除去される。これにより、図２Ｈに示されるように、低圧トランジスタのゲート電極６５が形成される。
【００２３】
次に、上記高圧トランジスタのＬＤＤ部分が所定のパターン（図示されない）で覆われ、低圧トランジスタ及び高圧トランジスタのソース・ドレイン領域に、不純物イオンが注入される。この不純物を熱拡散させることによって、低圧トランジスタ及び高圧トランジスタのソース・ドレインが形成される。そして、上記ゲート電極６５，６０をマスクとして、ゲート酸化膜６２が除去される。このようにして、低圧ＭＯＳトランジスタと高圧ＭＯＳトランジスタが同一基板上に混載されたマルチゲート半導体装置が完成する。
【００２４】
特許文献１に開示された製造方法によれば、高圧トランジスタのゲート酸化膜５６が形成された後、引き続いてポリシリコン５８が形成される（図２Ｃ参照）。それ以降の工程では、高圧トランジスタのゲート酸化膜５６表面の露出はなく、そのゲート酸化膜５６の膜質は、エッチングにより劣化しないと考えられる。
【００２５】
また、特許文献１に開示された製造方法によれば、低圧トランジスタのゲート電極６５を形成するために、パターン６４をマスクとするドライエッチングにより、ポリシリコン６３が選択的に除去される（図２Ｇ、図２Ｈ参照）。ここで、高圧トランジスタのゲート電極６０を覆うポリシリコン６３も除去される。しかし、この除去工程後の構造は、現実的には、図２Ｈに示された構造ではなく、図３に示される構造になると考えられる。つまり、高圧トランジスタのゲート電極６０の側面のポリシリコン６３は、完全には除去されず、図３に示されるように、除去されなかったポリシリコン６３は、残留ポリシリコン６６としてゲート電極６０の側面に残ると考えられる。この残留ポリシリコン６６が剥離すると屑になり、このことは、歩留まり悪化の原因となる。
【００２６】
【特許文献１】特開平６−１９６６３９号公報
【発明の開示】
【発明が解決しようとする課題】
【００２７】
本発明の目的は、マルチゲート酸化膜の膜質を向上させることができるマルチゲート半導体装置の製造方法を提供することにある。
【００２８】
本発明の他の目的は、歩留まりを向上させることができるマルチゲート半導体装置の製造方法を提供することにある。
【００２９】
本発明の更に他の目的は、高品質のマルチゲート半導体装置を提供することにある。
【課題を解決するための手段】
【００３０】
以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００３１】
本発明に係るマルチゲート半導体装置の製造方法は、（Ａ）半導体基板（１０）上の第１領域に、選択酸化法により第１酸化膜（１６）を形成する工程と、（Ｂ）その第１酸化膜（１６）上に、第１ゲート電極（１９）を形成する工程と、（Ｃ）半導体基板（１０）及び第１ゲート電極（１９）上に、第２酸化膜（２１）を形成する工程と、（Ｄ）その第２酸化膜（２１）上に、ポリシリコン（２２）を形成する工程と、（Ｅ）上記第１領域のポリシリコン（２２）上、及び第１領域と異なる第２領域のポリシリコン（２２）上に、それぞれ第１レジストパターン（２３）及び第２レジストパターン（２４）を形成する工程と、（Ｆ）その第１レジストパターン（２３）をマスクとしてポリシリコン（２２）を除去し、第１領域に、第２酸化膜（２１）を介して第１ゲート電極（１９）を覆うように第２ゲート電極（２５、２９）を形成する工程と、（Ｇ）上記（Ｆ）工程と同時に、第２レジストパターン（２４）をマスクとしてポリシリコン（２２）を除去し、第２領域の第２酸化膜（２１）上に、第３ゲート電極（２６）を形成する工程とを備える。
【００３２】
本発明において、上記（Ａ）工程において形成される第１酸化膜（１６）の膜厚は、上記（Ｃ）工程において形成される第２酸化膜（２１）の膜厚よりも大きい。
【００３３】
また、上記（Ｅ）工程において、第１レジストパターン（２３）は、第１領域におけるポリシリコン（２２）の一部だけを覆うように形成されてもよい。具体的には、上記（Ｅ）工程において、第１レジストパターン（２３）は、開口部を有するように形成される。この場合、上記（Ｆ）工程において、その第１領域の開口部に対応する位置のポリシリコン（２２）も除去される。これにより、その開口部に対応した貫通部を有する第２ゲート電極（２９）が、第１ゲート電極（１９）を覆うように形成される。
【発明の効果】
【００３４】
本発明に係るマルチゲート半導体装置の製造方法によれば、製造されるマルチゲート酸化膜の膜質が向上する。
【００３５】
本発明に係るマルチゲート半導体装置の製造方法によれば、歩留まりが向上する。
【発明を実施するための最良の形態】
【００３６】
添付図面を参照して、本発明によるマルチゲート半導体装置の製造方法を説明する。図４Ａ〜図４Ｊは、本発明に係るマルチゲート半導体装置の製造プロセスを示す断面図である。図４Ａ〜図４Ｊにおいて、低圧トランジスタが形成される素子領域は、“符号Ｌ”で示され、高圧トランジスタが形成される素子領域は、“符号Ｈ”で示される。
【００３７】
まず、半導体基板１０上に選択酸化法により、フィールド酸化膜１１が形成され、素子分離が行われる。続いて、ダミー酸化膜１２が全面に形成される。さらに、窒化膜１３が、ダミー酸化膜１２上に形成される。これにより、図４Ａに示される構造が得られる。
【００３８】
次に、フォトレジストのパターニングにより、高圧トランジスタのゲート電極が形成される領域（電極形成領域）を開口部とするパターン１４が、窒化膜１３上に形成される。続いて、このパターン１４をマスクとするドライエッチングによって、上記電極形成領域における窒化膜１３とダミー酸化膜１２が除去される。これにより、図４Ｂに示される構造が得られる。
【００３９】
次に、パターン１４が除去される。続いて、窒化膜１３をマスクとする選択酸化法により、上記電極形成領域に、高圧トランジスタのゲート酸化膜１６が形成される。この選択酸化工程において、窒化膜１３上には薄い酸化膜１５が形成される。さらに、ポリシリコン１７が全面に形成される。そして、フォトレジストのパターニングにより、高圧トランジスタの電極形成領域上に、パターン１８が形成される。これにより、図４Ｃに示される構造が得られる。
【００４０】
次に、このパターン１８をマスクとするドライエッチングにより、上記ポリシリコン１７が選択的に除去される。その後、パターン１８が除去される。これにより、図４Ｄに示されるように、高圧トランジスタの第１ゲート電極１９が形成される。
【００４１】
次に、酸化膜１５がウェットエッチングにより除去され、さらに窒化膜１３がドライエッチングにより除去される。続いて、低圧トランジスタの素子領域Ｌを覆うパターン２０が形成される。これにより、図４Ｅに示される構造が得られる。そして、このパターン２０をマスクとして、高圧トランジスタの素子領域Ｈに、ダミー酸化膜１２を通して不純物イオンが注入される。これにより、ＬＤＤが、高圧トランジスタの素子領域Ｈの半導体基板１０中に形成される。
【００４２】
次に、パターン２０が除去され、ダミー酸化膜１２がウェットエッチングにより除去される。これにより、図４Ｆに示される構造が得られる。
【００４３】
次に、低圧トランジスタ用のゲート酸化膜２１が、全面に形成される。さらに、ポリシリコン２２が、全面に形成される。続いて、フォトレジストのパターニングにより、高圧トランジスタ及び低圧トランジスタの電極形成領域上に、パターン２３及びパターン２４が、それぞれ形成される。これにより、図４Ｇに示される構造が得られる。
【００４４】
次に、これらパターン２３，２４をマスクとするドライエッチングにより、上記ポリシリコン２２が選択的に除去される。その後、パターン２３、２４が除去される。これにより、図４Ｈに示されるように、高圧トランジスタの第２ゲート電極２５と、低圧トランジスタのゲート電極２６とが形成される。
【００４５】
次に、高圧トランジスタの素子領域Ｈを覆うパターン２７が形成される。これにより、図４Ｉに示される構造が得られる。そして、このパターン２７をマスクとして、低圧トランジスタの素子領域Ｌに、ゲート酸化膜２１を通して不純物イオンが注入される。これにより、ＬＤＤが、低圧トランジスタの素子領域Ｌの半導体基板１０中に形成される。その後、パターン２７は除去される。
【００４６】
次に、上記高圧トランジスタ及び低圧トランジスタのＬＤＤ部分が所定のパターン（図示されない）で覆われ、低圧トランジスタ及び高圧トランジスタのソース・ドレイン領域に、不純物イオンが注入される。この不純物を熱拡散させることによって、低圧トランジスタ及び高圧トランジスタのソース・ドレインが形成される。そして、上述の高圧トランジスタの第２ゲート電極２５及び低圧トランジスタのゲート電極２６をマスクとして、ゲート酸化膜２１が除去される。このようにして、低圧ＭＯＳトランジスタと高圧ＭＯＳトランジスタが同一基板上に混載されたマルチゲート半導体装置が完成する。
【００４７】
本発明に係るマルチゲート半導体装置の製造方法による効果は、以下の通りである。すなわち、高圧トランジスタのゲート酸化膜１６が形成された後、引き続いてポリシリコン１７が形成される（図４Ｃ参照）。それ以降の工程では、高圧トランジスタのゲート酸化膜１６表面の露出はなく、その表面はエッチング処理を受けない。従って、製造されるマルチゲート酸化膜の膜質が向上する。
【００４８】
更に、図４Ｇに示されたように、低圧トランジスタのゲート電極２６を形成する際、低圧トランジスタの電極形成領域上だけでなく、高圧トランジスタの電極形成領域上にも、パターンが形成される。これにより、高圧トランジスタの第１ゲート電極１９を覆うポリシリコン２２は、図４Ｈに示されたように、除去されずに第２ゲート電極２５となる。従って、図３に示されたような残留ポリシリコンの形成が防止され、又、その残留ポリシリコンからの屑の発生が防止される。このように、本発明に係るマルチゲート半導体装置の製造方法によれば、歩留まりが向上する。
【００４９】
本発明に係るマルチゲート半導体装置は、ポリシリコン／酸化膜／ポリシリコンから形成される３層構造を有するゲート電極を備えている。つまり、図４Ｈに示されるように、高圧トランジスタの素子領域Ｈにおいて、第２ゲート電極２５が、第１ゲート電極１９を覆うように酸化膜２１を介して形成される。上述のように、このようなマルチゲート半導体装置は、屑の発生源となる残留ポリシリコンを有さないので、高品質である。
【００５０】
また、高圧トランジスタにおいて形成されるゲート電極（１９、２５）と配線との間の接続を確保するために、コンタクト部を形成することが必要である。図５Ａ及び図５Ｂは、本発明に係るマルチゲート半導体装置の製造プロセスを示す断面図である。図５Ａ及び図５Ｂにおいて、図４Ａ〜図４Ｊに示された構造と同様の構造には、同一の参照番号が付され、その説明は適宜省略される。また、プロセスフロー上、図５Ａ及び図５Ｂに示される段階は、それぞれ図４Ｇ及び図４Ｈに示された段階と同じである。
【００５１】
図４Ｆで示された構造が形成された後、低圧トランジスタ用のゲート酸化膜２１が、全面に形成される。さらに、ポリシリコン２２が、全面に形成される。続いて、フォトレジストのパターニングにより、低圧トランジスタ及び高圧トランジスタの電極形成領域のそれぞれの上に、パターン２４及びパターン２８が形成される。ここで、図５Ａに示されるように、このパターン２８は、パターン２８ａ及びパターン２８ｂを含み、そのパターン２８ａとパターン２８ｂの間には開口部が形成されている。つまり、高圧トランジスタの電極形成領域において、パターン２８は、ポリシリコン２２の一部を覆うように形成される。そして、その電極形成領域において、ポリシリコン２２の他の部分は、露出している。
【００５２】
次に、これらパターン２４，２８ａ、２８ｂをマスクとするドライエッチングにより、上記ポリシリコン２２が選択的に除去される。この時、高圧トランジスタの電極形成領域において、上記開口部に対応する位置のポリシリコン２２も除去される。その後、パターン２４、２８ａ、２８ｂが除去される。これにより、図５Ｂに示されるように、低圧トランジスタのゲート電極２６と、高圧トランジスタの第２ゲート電極２９とが形成される。この高圧トランジスタの第２ゲート電極２９は、コンタクト部が形成される貫通部を備えている。この貫通部は、高圧トランジスタの電極形成領域において、ゲート酸化膜２１に達している。
【００５３】
以上に説明されたように、本発明に係るマルチゲート半導体装置の製造方法によれば、製造されるマルチゲート酸化膜の膜質が向上し、且つ、歩留まりが向上する。また、本発明に係るマルチゲート半導体装置は、高品質である。
【図面の簡単な説明】
【００５４】
【図１Ａ】図１Ａは、従来のマルチゲート半導体装置の製造方法を示す断面図である。
【図１Ｂ】図１Ｂは、従来のマルチゲート半導体装置の製造方法を示す断面図である。
【図１Ｃ】図１Ｃは、従来のマルチゲート半導体装置の製造方法を示す断面図である。
【図１Ｄ】図１Ｄは、従来のマルチゲート半導体装置の製造方法を示す断面図である。
【図１Ｅ】図１Ｅは、従来のマルチゲート半導体装置の製造方法を示す断面図である。
【図１Ｆ】図１Ｆは、従来のマルチゲート半導体装置の製造方法を示す断面図である。
【図１Ｇ】図１Ｇは、従来のマルチゲート半導体装置の製造方法を示す断面図である。
【図１Ｈ】図１Ｈは、従来のマルチゲート半導体装置の製造方法を示す断面図である。
【図１Ｉ】図１Ｉは、従来のマルチゲート半導体装置の製造方法を示す断面図である。
【図２Ａ】図２Ａは、他の従来のマルチゲート半導体装置の製造方法を示す断面図である。
【図２Ｂ】図２Ｂは、他の従来のマルチゲート半導体装置の製造方法を示す断面図である。
【図２Ｃ】図２Ｃは、他の従来のマルチゲート半導体装置の製造方法を示す断面図である。
【図２Ｄ】図２Ｄは、他の従来のマルチゲート半導体装置の製造方法を示す断面図である。
【図２Ｅ】図２Ｅは、他の従来のマルチゲート半導体装置の製造方法を示す断面図である。
【図２Ｆ】図２Ｆは、他の従来のマルチゲート半導体装置の製造方法を示す断面図である。
【図２Ｇ】図２Ｇは、他の従来のマルチゲート半導体装置の製造方法を示す断面図である。
【図２Ｈ】図２Ｈは、他の従来のマルチゲート半導体装置の製造方法を示す断面図である。
【図３】図３は、他の従来のマルチゲート半導体装置の製造方法を示す断面図である。
【図４Ａ】図４Ａは、本発明に係るマルチゲート半導体装置の製造方法を示す断面図である。
【図４Ｂ】図４Ｂは、本発明に係るマルチゲート半導体装置の製造方法を示す断面図である。
【図４Ｃ】図４Ｃは、本発明に係るマルチゲート半導体装置の製造方法を示す断面図である。
【図４Ｄ】図４Ｄは、本発明に係るマルチゲート半導体装置の製造方法を示す断面図である。
【図４Ｅ】図４Ｅは、本発明に係るマルチゲート半導体装置の製造方法を示す断面図である。
【図４Ｆ】図４Ｆは、本発明に係るマルチゲート半導体装置の製造方法を示す断面図である。
【図４Ｇ】図４Ｇは、本発明に係るマルチゲート半導体装置の製造方法を示す断面図である。
【図４Ｈ】図４Ｈは、本発明に係るマルチゲート半導体装置の製造方法を示す断面図である。
【図４Ｉ】図４Ｉは、本発明に係るマルチゲート半導体装置の製造方法を示す断面図である。
【図４Ｊ】図４Ｊは、本発明に係るマルチゲート半導体装置の製造方法を示す断面図である。
【図５Ａ】図５Ａは、本発明に係るマルチゲート半導体装置の製造方法を示す断面図である。
【図５Ｂ】図５Ｂは、本発明に係るマルチゲート半導体装置の製造方法を示す断面図である。
【符号の説明】
【００５５】
１０          半導体基板
１１          フィールド酸化膜
１２          ダミー酸化膜
１３          窒化膜
１４、１８、２０、２３、２４、２７、２８ａ、２８ｂ    パターン
１５          酸化膜
１６、２１    ゲート酸化膜
１７、２２    ポリシリコン
１９          第１ゲート電極
２５、２９    第２ゲート電極
２６          ゲート電極
３０          半導体基板
３１          フィールド酸化膜
３２          ダミー酸化膜
３３          窒化膜
３４、３９、４０    パターン
３５、３７    ゲート酸化膜
３６          酸化膜
３８          ポリシリコン
４１、４２    ゲート電極
５０          半導体基板
５１          フィールド酸化膜
５２          ダミー酸化膜
５３、５５、５９、６１、６４    パターン
５４          窒化膜
５６、６２    ゲート酸化膜
５７          酸化膜
５８、６３    ポリシリコン
６０、６５    ゲート電極
６６          残留ポリシリコン
【図１Ａ】
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【図１Ｂ】
2005340725.tif 000004
【図１Ｃ】
2005340725.tif 000005
【図１Ｄ】
2005340725.tif 000006
【図１Ｅ】
2005340725.tif 000007
【図１Ｆ】
2005340725.tif 000008
【図１Ｇ】
2005340725.tif 000009
【図１Ｈ】
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【図１Ｉ】
2005340725.tif 000011
【図２Ａ】
2005340725.tif 000012
【図２Ｂ】
2005340725.tif 000013
【図２Ｃ】
2005340725.tif 000014
【図２Ｄ】
2005340725.tif 000015
【図２Ｅ】
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【図２Ｆ】
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【図２Ｇ】
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【図２Ｈ】
2005340725.tif 000019
【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図４Ｇ】
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【図４Ｈ】
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【図４Ｉ】
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【図４Ｊ】
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【図５Ａ】
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【図５Ｂ】
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