(57)【要約】【課題】  製造時におけるスルーホール内の導電部材による電気的な接続の確実化、及び内部電極の薄型化を可能にする積層型セラミック素子を提供する。【解決手段】  積層型圧電素子１では、スルーホール内の導電部材の材料の融点は、内部電極２等の材料の融点より高くなっている。そのため、焼成時における収縮率は、内部電極２等に比べてスルーホール内の導電部材の方が小さくなる。従って、焼成時における導電部材の収縮は相対的に抑えられることになるため、圧電体層３等となるグリーンシートとスルーホール内の導電部材との焼成時における収縮率の差が小さくなる。その結果、スルーホール内の導電部材による電気的な接続が断たれることが防止される。一方、焼成時における内部電極２等の収縮は相対的に促されることになるため、焼成によって内部電極２等は薄型化される。【選択図】  図１
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【特許請求の範囲】
【請求項１】
複数のセラミック層が積層されてなる積層型セラミック素子であって、
前記セラミック層に形成されたスルーホール内に配置された導電部材と、
隣り合う前記セラミック層の間に形成された内部電極とを備え、
前記導電部材を形成する材料の融点は、前記内部電極を形成する材料の融点より高いことを特徴とする積層型セラミック素子。
【請求項２】
前記導電部材及び前記内部電極は、銀元素及び金元素の少なくとも１つ並びにパラジウム元素を含有する材料からなり、
前記導電部材を形成する材料におけるパラジウム元素の比率は、前記内部電極を形成する材料におけるパラジウム元素の比率より高いことを特徴とする請求項１記載の積層型セラミック素子。
【請求項３】
前記導電部材及び前記内部電極は、銀元素及び金元素の少なくとも１つ並びに白金元素を含有する材料からなり、
前記導電部材を形成する材料における白金元素の比率は、前記内部電極を形成する材料における白金元素の比率より高いことを特徴とする請求項１記載の積層型セラミック素子。
【請求項４】
複数のセラミック層が積層されてなる積層型セラミック素子の製造方法であって、
前記セラミック層となるセラミック素体に形成されたスルーホール内に導電部材を配置すると共に、前記セラミック素体の表面に内部電極を形成する工程と、
前記導電部材が配置され且つ前記内部電極が形成された複数の前記セラミック素体を積層してセラミック積層体を形成する工程と、
前記セラミック積層体を焼成する工程とを含み、
前記導電部材を形成する材料の融点は、前記内部電極を形成する材料の融点より高く、
前記内部電極を形成する材料の融点は、前記セラミック積層体を焼成する温度より高いことを特徴とする積層型セラミック素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層型圧電素子や積層型コンデンサ等の積層型セラミック素子及びその製造方法に関する。
【背景技術】
【０００２】
従来における積層型セラミック素子として、例えば特許文献１に記載された積層型圧電素子がある。この積層型圧電素子では、複数の個別電極がパターン形成された圧電体層と、コモン電極がパターン形成された圧電体層とが交互に積層され、積層方向に整列した各個別電極が、圧電体層に形成されたスルーホールを介して導電部材により接続されている。
【０００３】
このような圧電素子においては、最上層の圧電体層に形成された各端子電極に、駆動電源に接続するためのリード線が半田付けされる。そして、リード線を介して所定の個別電極とコモン電極との間に電圧が印加されることで、圧電体層において当該所定の個別電極に対応する活性部（圧電効果により歪みが生じる部分）が選択的に変位させられる。
【特許文献１】特開２００２−２５４６３４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、上述したような圧電素子等の積層型セラミック素子にあっては、その製造時において、セラミック層に形成されたスルーホール内の導電部材による電気的な接続がより一層確実化されることが望まれている。同時に、積層型セラミック素子の小型化等の観点から、個別電極等の内部電極がより一層薄型化されることも望まれている。
【０００５】
そこで、本発明は、このような事情に鑑みてなされたものであり、製造時におけるスルーホール内の導電部材による電気的な接続の確実化、及び内部電極の薄型化を可能にする積層型セラミック素子及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明者らは、上記目的を達成するために鋭意検討を重ねた結果、積層型セラミック素子の製造時においてスルーホール内の導電部材による電気的な接続が断たれるのは、セラミック層となるセラミック素体とスルーホール内の導電部材との焼成時における収縮率の差に起因していることを突き止めた。つまり、焼成時における収縮率は、セラミック層となるセラミック素体に比べてスルーホール内の導電部材の方が大きいため、焼成時に導電部材がスルーホール内の一端側に片寄ってしまったり、途中で分離してしまったりして、スルーホール内の導電部材による電気的な接続が断たれるのである。本発明者らは、この知見に基づいて更に検討を重ね、本発明を完成させるに至った。
【０００７】
すなわち、本発明に係る積層型セラミック素子は、複数のセラミック層が積層されてなる積層型セラミック素子であって、セラミック層に形成されたスルーホール内に配置された導電部材と、隣り合うセラミック層の間に形成された内部電極とを備え、導電部材を形成する材料の融点は、内部電極を形成する材料の融点より高いことを特徴とする。
【０００８】
この積層型セラミック素子においては、導電部材を形成する材料の融点が、内部電極を形成する材料の融点より高いため、焼成時における収縮率は、内部電極に比べて導電部材の方が小さくなる。これにより、焼成時における導電部材の収縮は相対的に抑えられることになるため、セラミック層となるセラミック素体とスルーホール内の導電部材との焼成時における収縮率の差が小さくなる。その結果、焼成時に導電部材がスルーホール内の一端側に片寄ってしまったり、途中で分離してしまったりして、スルーホール内の導電部材による電気的な接続が断たれるようなことが防止される。一方、焼成時における内部電極の収縮は相対的に促されることになるため、焼成によって内部電極は薄型化される。従って、この積層型セラミック素子によれば、製造時におけるスルーホール内の導電部材による電気的な接続の確実化、及び内部電極の薄型化が可能になる。
【０００９】
また、本発明に係る積層型セラミック素子においては、導電部材及び内部電極は、銀元素及び金元素の少なくとも１つ並びにパラジウム元素を含有する材料からなり、導電部材を形成する材料におけるパラジウム元素の比率は、内部電極を形成する材料におけるパラジウム元素の比率より高いことが好ましい。パラジウム元素（Ｐｄ）の融点は、銀元素（Ａｇ）や金元素（Ａｕ）の融点より高いため、内部電極を形成する材料におけるＰｄの比率に比べて導電部材を形成する材料におけるＰｄの比率を高くすれば、内部電極を形成する材料の融点より導電部材を形成する材料の融点を高くすることができる。
【００１０】
また、本発明に係る積層型セラミック素子においては、導電部材及び内部電極は、銀元素及び金元素の少なくとも１つ並びに白金元素を含有する材料からなり、導電部材を形成する材料における白金元素の比率は、内部電極を形成する材料における白金元素の比率より高いことが好ましい。白金（Ｐｔ）の融点は、銀元素（Ａｇ）や金元素（Ａｕ）の融点より高いため、内部電極を形成する材料におけるＰｔの比率に比べて導電部材を形成する材料におけるＰｔの比率を高くすれば、内部電極を形成する材料の融点より導電部材を形成する材料の融点を高くすることができる。
【００１１】
更に、本発明に係る積層型セラミック素子の製造方法は、複数のセラミック層が積層されてなる積層型セラミック素子の製造方法であって、セラミック層となるセラミック素体に形成されたスルーホール内に導電部材を配置すると共に、セラミック素体の表面に内部電極を形成する工程と、導電部材が配置され且つ内部電極が形成された複数のセラミック素体を積層してセラミック積層体を形成する工程と、セラミック積層体を焼成する工程とを含み、導電部材を形成する材料の融点は、内部電極を形成する材料の融点より高く、内部電極を形成する材料の融点は、セラミック積層体を焼成する温度より高いことを特徴とする。
【００１２】
この積層型セラミック素子の製造方法においては、導電部材を形成する材料の融点が、内部電極を形成する材料の融点より高く、内部電極を形成する材料の融点が、セラミック積層体を焼成する温度より高いため、焼成時における収縮率は、内部電極に比べて導電部材の方が小さくなる。従って、この積層型セラミック素子の製造方法によれば、上述した積層型セラミック素子と同様の理由から、製造時におけるスルーホール内の導電部材による電気的な接続の確実化、及び内部電極の薄型化が可能になる。
【発明の効果】
【００１３】
本発明によれば、製造時におけるスルーホール内の導電部材による電気的な接続の確実化、及び内部電極の薄型化が可能になる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の好適な実施形態としての積層型圧電素子及びその製造方法について、図面を参照して詳細に説明する。なお、以下の説明において同一又は相当部分には同一符号を付し、重複する説明を省略する。
【００１５】
図１に示すように、積層型圧電素子（積層型セラミック素子）１は、個別電極（内部電極）２が形成された圧電体層（セラミック層）３と、コモン電極（内部電極）４が形成された圧電体層（セラミック層）５とが交互に積層され、更に、端子電極１７，１８が形成された圧電体層（セラミック層）７が最上層に積層されることで構成されている。
【００１６】
各圧電体層３，５，７は、チタン酸ジルコン酸鉛等のセラミックスを主成分とする材料からなり、例えば「１０ｍｍ×３０ｍｍ，厚さ３０μｍ」の長方形薄板状に形成されている。また、個別電極２及びコモン電極４は、Ａｇ及びＰｄを主成分とする導電性材料からなり、スクリーン印刷によりパターン形成されたものである。このことは、端子電極１７，１８を除き、以下に述べる各電極についても同様である。
【００１７】
最上層の圧電体層７から数えて２層目、４層目、６層目、８層目の圧電体層３ａの上面には、図２に示すように、複数の長方形状の個別電極２がマトリックス状に配置されている。各個別電極２は、その長手方向が圧電体層３ａの長手方向と直交するように配置されており、隣り合う個別電極２，２は、所定の間隔をとることによって電気的な独立が達成され、且つ互いの振動による影響が防止されている。
【００１８】
ここで、圧電体層３ａの長手方向を行方向、当該長手方向と直交する方向を列方向とすると、個別電極２は、例えば４行７５列というように配置される（明瞭化のため図面では４行２０列とする）。このように、複数の個別電極２をマトリックス状に配置することで、圧電体層３ａに対して効率の良い配置が可能となるため、圧電体層３ａにおいて振動に寄与する活性部の面積を維持しつつ、積層型圧電素子１の小型化或いは個別電極２の高集積化を図ることができる。
【００１９】
１行目及び２行目の個別電極２は、１行目と２行目との間で対向する端部を接続端部２ａとし、その接続端部２ａの直下において圧電体層３ａに形成されたスルーホール１３内の導電部材に接続されている。同様に、３行目及び４行目の個別電極２は、３行目と４行目との間で対向する端部を接続端部２ａとし、その接続端部２ａの直下において圧電体層３ａに形成されたスルーホール１３内の導電部材に接続されている。
【００２０】
更に、圧電体層３ａの上面の縁部には、上下に位置する圧電体層５のコモン電極４同士を電気的に接続するための中継電極（内部電極）６が形成されている。この中継電極６は、その直下において圧電体層３ａに形成されたスルーホール８内の導電部材に接続されている。
【００２１】
なお、最下層の圧電体層３ｂの上面にも、上述した２層目、４層目、６層目、８層目の圧電体層３ａと同様に個別電極２がマトリックス状に配置されている。ただし、図３に示すように、最下層の圧電体層３ｂは、中継電極６及びスルーホール８，１３が形成されていない点で圧電体層３ａと異なっている。
【００２２】
また、最上層の圧電体層７から数えて３層目、５層目、７層目の圧電体層５ａの上面には、図４に示すように、積層型圧電素子１の積層方向（換言すれば、積層型圧電素子１の厚さ方向、すなわち、圧電体層３，５の厚さ方向）において圧電体層３ａの各接続端部２ａに対向するように中継電極（内部電極）１６が形成されている。各中継電極１６は、その直下において圧電体層５に形成されたスルーホール１３内の導電部材に接続されている。
【００２３】
更に、圧電体層５ａの上面にはコモン電極４が形成されている。このコモン電極４は、１行目及び２行目の中継電極１６の集合と、３行目及び４行目の中継電極１６の集合とのそれぞれを所定の間隔をとって包囲すると共に、積層方向から見て、各個別電極２の接続端部２ａを除く部分と重なっている。これにより、圧電体層３，５において各個別電極２の接続端部２ａを除く部分に対向する部分の全体を、振動に寄与する活性部として有効に用いることができる。また、コモン電極４は、圧電体層５ａの外周部から所定の間隔をとって形成され、積層方向において圧電体層３ａの中継電極６に対向するように圧電体層５に形成されたスルーホール８内の導電部材に接続されている。
【００２４】
なお、９層目の圧電体層５ｂの上面にも、上述した３層目、５層目、７層目の圧電体層５ａと同様に中継電極１６及びコモン電極４が形成されている。ただし、図５に示すように、９層目の圧電体層５ｂは、スルーホール８が形成されていない点で圧電体層５ａと異なっている。
【００２５】
また、最上層の圧電体層７の上面には、図６に示すように、積層方向において圧電体層３ａの各個別電極２の接続端部２ａに対向するように端子電極１７が形成され、積層方向において圧電体層３ａの中継電極６に対向するように端子電極１８が形成されている。各端子電極１７は、その直下において圧電体層７に形成されたスルーホール１３内の導電部材に接続され、端子電極１８は、その直下において圧電体層７に形成されたスルーホール８内の導電部材に接続されている。
【００２６】
これらの端子電極１７，１８には、駆動電源に接続するためにＦＰＣ（flexible printed circuit board）等のリード線が半田付けされる。そのため、リード線を半田付けするに際して半田を載せ易くすべく、端子電極１７，１８においては、Ａｇ及びＰｄを主成分とする導電性材料からなる下地電極層上に、半田ぬれ性を良好にするためにＡｇを主成分とする導電性材料からなる表面電極層が形成されている。
【００２７】
以上のように電極パターンが形成された圧電体層３，５，７の積層によって、最上層の各端子電極１７に対しては、積層方向において５つの個別電極２が中継電極１６を介在させて整列し、整列した各電極２，１６，１７は、図７に示すように、スルーホール１３内の導電部材１４により電気的に接続されることになる。一方、最上層の端子電極１８に対しては、積層方向において４つのコモン電極４が中継電極６を介在させて整列し、整列した各電極４，６，１８は、スルーホール８内の導電部材１４により電気的に接続されることになる。
【００２８】
なお、スルーホール８，１３内の導電部材１４は、Ａｇ及びＰｄを主成分とする導電性材料からなる。また、積層方向において隣り合うスルーホール１３，１３は、互いの中心軸がずれるように各圧電体層３，５，７に形成され、スルーホール１３内の導電部材１４による電気的な接続が確実化されている。このことは、積層方向において隣り合うスルーホール８，８についても同様である。
【００２９】
このような積層型圧電素子１における電気的接続により、所定の端子電極１７と端子電極１８との間に電圧を印加すると、当該所定の端子電極１７下に整列する個別電極２とコモン電極４との間に電圧が印加されることになる。これにより、圧電体層３，５においては、図７に示すように、個別電極２とコモン電極４とで挟まれる部分に電界Ｅが生じ、当該部分が活性部Ａとして変位することになる。従って、電圧を印加する端子電極１７を選択することで、マトリックス状に配置された各個別電極２に対応する活性部Ａのうち、選択した端子電極１７下に整列する活性部Ａを積層方向に変位させることができる。このような積層型圧電素子１は、マイクロポンプの弁制御等、微小変位を必要とする種々の装置の駆動源に適用される。
【００３０】
次に、上述した積層型圧電素子１の製造方法について説明する。まず、チタン酸ジルコン酸鉛を主成分とする圧電セラミックス材料に有機バインダや有機溶剤等を混合して素体ペーストを作製し、この素体ペーストを用いて各圧電体層３，５，７となるグリーンシート（セラミック素体）を成形する。そして、各圧電体層３，５，７となるグリーンシートの所定の位置にレーザ光を照射してスルーホール８，１３を形成する。
【００３１】
続いて、Ａｇ：８０に対してＰｄ：２０の比率で構成された金属材料に有機バインダや有機溶剤等を混合して作製した導電ペーストを用いて、スルーホール８，１３内に対し充填スクリーン印刷を行い、スルーホール８，１３内に導電部材１４を配置する。
【００３２】
その後、Ａｇ：８５に対してＰｄ：１５の比率で構成された金属材料に有機バインダや有機溶剤等を混合して作製した導電ペーストを用いて、各圧電体層３，５となるグリーンシートに対しスクリーン印刷を行い、各内部電極２，４，６，１６を形成する。また、同導電ペーストを用いて、最上層の圧電体層７となるグリーンシートに対しスクリーン印刷を行い、端子電極１７，１８の下地電極層を形成する。
【００３３】
なお、導電部材１４及び内部電極２，４，６，１６（以下「内部電極２等」という）が、Ａｇ及びＰｄを主成分とする導電性材料からなる場合において、内部電極２等を形成する導電性材料におけるＰｄの比率を「Ａｇ：（１００−Ｘ）に対してＰｄ：Ｘの比率」としたときは、導電部材１４を形成する導電性材料におけるＰｄの比率を「Ａｇ：［１００−（Ｘ＋３〜３０）］に対してＰｄ：（Ｘ＋３〜３０）の比率」（より好ましくは、「Ａｇ：［１００−（Ｘ＋５〜１５）］に対してＰｄ：（Ｘ＋５〜１５）の比率」）とするのが好適である。
【００３４】
続いて、電極パターンが形成されたグリーンシートを上述した順序で積層し、積層方向にプレスを行って積層体グリーンを作製する。そして、この積層体グリーンを所定の寸法に切断し、切断した積層体グリーンを４００℃・１０時間の条件で脱脂した後、１０００℃・２時間の条件で焼成する。
【００３５】
続いて、圧電体層７となる焼結シートに形成された下地電極層上に、Ａｇを主成分とする導電性材料からなる表面電極層を焼き付けて、端子電極１７，１８を形成する。なお、表面電極層の材料としてＡｕやＣｕ等を用いてもよい。また、表面電極層の形成方法としてスパッタリングや無電界メッキ法等を採用してもよい。そして、最後に分極処理を行って積層型圧電素子１を完成させる。
【００３６】
以上説明したように、積層型圧電素子１及びその製造方法においては、導電部材１４及び内部電極２等は、Ａｇ及びＰｄを主成分とする導電性材料からなり、導電部材１４を形成する導電性材料におけるＰｄの比率（Ａｇ：８０に対してＰｄ：２０の比率）は、内部電極２等を形成する導電性材料におけるＰｄの比率（Ａｇ：８５に対してＰｄ：１５の比率）より高くなっている。これにより、導電部材１４を形成する導電性材料の融点は、内部電極２等を形成する導電性材料の融点より高くなる。これは、Ｐｄの融点がＡｇの融点より高いからである。
【００３７】
このように、導電部材１４を形成する導電性材料の融点が、内部電極２等を形成する導電性材料の融点より高いことから、焼成時における収縮率は、内部電極２等に比べて導電部材１４の方が小さくなる。
【００３８】
これにより、焼成時における導電部材１４の収縮は相対的に抑えられることになるため、圧電体層３，５，７となるグリーンシートとスルーホール８，１３内の導電部材１４との焼成時における収縮率の差が小さくなる。その結果、焼成時に導電部材１４がスルーホール８，１３内の一端側に片寄ってしまったり、途中で分離してしまったりして、スルーホール８，１３内の導電部材１４による電気的な接続が断たれるようなことが防止される。従って、製造時におけるスルーホール８，１３内の導電部材１４による電気的な接続の確実性を向上させることができる。
【００３９】
一方、焼成時における内部電極２等の収縮は相対的に促されることになるため、焼成によって内部電極２等は薄型化される。このような内部電極２等の薄型化は、積層型圧電素子１の小型化に寄与する。更に、特に個別電極２及びコモン電極４の薄型化は、活性部Ａの積層方向への変位のフレキシブル性を向上させる点で有効である。
【００４０】
なお、内部電極２等を形成する導電性材料の融点は、導電部材１４を形成する導電性材料の融点より低いものの、積層体グリーンを焼成する温度（１０００℃）よりは高くなっている。これは、内部電極２等を形成する導電性材料も、Ａｇに加えてＰｄを含有しているためである。
【００４１】
次に、実施例の積層型圧電素子と比較例の積層型圧電素子との評価結果について説明する。実施例の積層型圧電素子は、上述した積層型圧電素子１の製造方法により作製したものである。一方、比較例の積層型圧電素子は、スルーホール内の導電部材を形成する導電性材料におけるＰｄの比率が、内部電極を形成する導電性材料におけるＰｄの比率（Ａｇ：８５に対してＰｄ：１５の比率）と同じ点で、実施例の積層型圧電素子と異なっている。
【００４２】
評価は次のようにして行った。すなわち、作製した積層型圧電素子について１素子当たり３００箇所（個別電極側の各端子電極とコモン電極側の端子電極との間）の静電容量をＬＣＲメータで測定した。そして、１箇所でも所定の容量値が得られなかった積層型圧電素子は、スルーホール内の導電部材による電気的な接続が断たれているものとして、不良素子とした。
【００４３】
その結果、実施例の積層型圧電素子では、１００素子作製した中で不良素子の発生が０素子であったのに対し、比較例の積層型圧電素子では、１００素子作製した中で不良素子の発生が１７素子であった。これにより、製造時におけるスルーホール内の導電部材による電気的な接続の確実性を向上させることができるという、積層型圧電素子１及びその製造方法の効果が実証された。
【００４４】
本発明は、上述した実施形態に限定されるものではない。例えば、導電部材１４及び内部電極２等を形成する材料は、Ａｇ及びＰｄを主成分とする導電性材料に限定されず、導電部材１４を形成する材料の融点が、内部電極２等を形成する材料の融点より高くなるという条件を満たすものであればよい。
【００４５】
その一例としては、導電部材１４及び内部電極２等が、Ａｇ及びＡｕの少なくとも１つ並びにＰｄを含有する材料からなり、導電部材１４を形成する材料におけるＰｄの比率が、内部電極２等を形成する材料におけるＰｄの比率より高い場合がある。更に、導電部材１４及び内部電極２等が、Ａｇ及びＡｕの少なくとも１つ並びにＰｔを含有する材料からなり、導電部材１４を形成する材料におけるＰｔの比率が、内部電極２等を形成する材料におけるＰｔの比率より高い場合がある。これらの場合にも、ＰｄやＰｔの融点はＡｇやＡｕの融点より高いため、内部電極２等を形成する材料の融点より導電部材１４を形成する材料の融点を高くすることができる。
【００４６】
また、本発明は、積層型圧電素子１及びその製造方法に限らず、複数のセラミック層が積層されてなる種々の積層型セラミック素子及びその製造方法に適用可能である。そのような積層型セラミック素子としては、例えば、積層型のコンデンサ、インダクタ、ＮＴＣやＰＴＣ等のサーミスタ、及びバリスタ等がある。
【図面の簡単な説明】
【００４７】
【図１】本発明に係る積層型セラミック素子の一実施形態としての積層型圧電素子の分解斜視図である。
【図２】図１に示す積層型圧電素子の２層目、４層目、６層目、８層目の圧電体層の平面図である。
【図３】図１に示す積層型圧電素子の最下層の圧電体層の平面図である。
【図４】図１に示す積層型圧電素子の３層目、５層目、７層目の圧電体層の平面図である。
【図５】図１に示す積層型圧電素子の９層目の圧電体層の平面図である。
【図６】図１に示す積層型圧電素子の最上層の圧電体層の平面図である。
【図７】図１に示す積層型圧電素子の長手方向に垂直な拡大部分断面図である。
【符号の説明】
【００４８】
１…積層型圧電素子（積層型セラミック素子）、２…個別電極（内部電極）、３，５，７…圧電体層（セラミック層）、４…コモン電極（内部電極）、６，１６…中継電極（内部電極）、８，１３…スルーホール、１４…導電部材。
【図１】
2005340302.tif 000003
【図２】
2005340302.tif 000004
【図３】
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【図４】
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【図５】
2005340302.tif 000007
【図６】
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【図７】
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