(57)【要約】【課題】  出力信号の伝送速度を必要以上に高くすることなく、かつ入力信号の伝送速度が低速な場合でも符号化処理による遅延時間の増大を抑制した誤り訂正符号化装置を提供する。【解決手段】  異なる一定周波数のクロック信号をそれぞれ生成する複数の発振器と、入力信号を上記いずれか一つのクロック信号と等しい周波数の信号に変換する非同期速度変換部と、非同期速度変換部へ供給するクロック信号を入力信号の周波数に応じて選択するセレクタと、非同期速度変換部から出力された信号から誤り訂正のための冗長符号を生成し、該冗長符号を付加して出力するＦＥＣ符号化部と、非同期速度変換部から出力された信号の周波数を符号化処理後の出力信号に同期した周波数に割増するクロック割増部とを有する構成とする。【選択図】  図１
2005340916.tif 000002
【特許請求の範囲】
【請求項１】
異なる一定周波数のクロック信号をそれぞれ生成する複数の発振器と、
入力信号を、前記複数の発振器で生成されたクロック信号のうち、いずれか一つのクロック信号と等しい周波数の信号に変換する非同期速度変換部と、
前記複数の発振器で生成されたクロック信号のうちの前記非同期速度変換部へ供給するクロック信号を、前記入力信号の周波数に応じて選択するセレクタと、
前記非同期速度変換部から出力された信号から誤り訂正のための冗長符号を生成し、該冗長符号を前記非同期速度変換部から出力された信号に付加して出力するＦＥＣ符号化部と、
前記非同期速度変換部から出力された信号の周波数を割増し、前記ＦＥＣ符号化部による符号化処理後の出力信号に同期したクロック信号を生成するクロック割増部と、
を有する誤り訂正符号化装置。
【請求項２】
前記非同期速度変換部は、
前記入力信号の周波数と前記セレクタから供給されるクロック信号の周波数との差による空きデータを埋めるように、ダミーデータである、固定的に付加される固定スタッフ及び周波数差に応じて付加されるスタッフバイトを前記入力信号にそれぞれ付加する請求項１記載の誤り訂正符号化装置。
【請求項３】
前記セレクタは、
前記複数の発振器で生成されたクロック信号のうち、前記入力信号の周波数よりも高く、かつ最も近い周波数のクロック信号を選択する請求項１または２記載の誤り訂正符号化装置。
【請求項４】
入力信号の周波数に応じて、予め決められた変換規則にしたがった周波数のクロック信号を生成するクロック変換部と、
前記入力信号を、前記クロック変換部で生成されたクロック信号と等しい周波数の信号に変換する同期速度変換部と、
前記同期速度変換部から出力された信号から誤り訂正のための冗長符号を生成し、該冗長符号を前記同期速度変換部から出力された信号に付加して出力するＦＥＣ符号化部と、
前記同期速度変換部から出力された信号の周波数を割増し、前記ＦＥＣ符号化部による符号化処理後の出力信号に同期したクロック信号を生成するクロック割増部と、
を有する誤り訂正符号化装置。
【請求項５】
前記同期速度変換部は、
前記入力信号の伝送速度の変動範囲を、対応する所定の周波数領域毎に分割し、
前記入力信号の周波数と前記クロック変換部から供給されるクロック信号の周波数との差による空きデータを埋めるように、前記入力信号に、前記周波数領域毎に異なる固定量のダミーデータである固定スタッフを付加する請求項３記載の誤り訂正符号化装置。
【請求項６】
前記ＦＥＣ符号化部は、
リードソロモン方式にしたがって誤り訂正のための冗長符号を生成する請求項１乃至５のいずれか１項記載の誤り訂正符号化装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＦＥＣ(Forward Error Correction:順方向誤り訂正)方式により符号化を行う誤り訂正符号化装置に関する。
【背景技術】
【０００２】
データ通信システム等では、従来から輻輳や通信環境の劣化によるパケット等のデータ損失を回復するための手法として損失したデータを送信側から再送する方式が一般的に採用されている。しかしながら、再送方式は、受信側からの再送要求に応答する場合は互いに再送制御のための制御データを送受信する必要があり、受信側から通報を行わない場合は予め設定した回数だけ同じデータを繰り返し送信することになるため、通信リソースを効率良く利用できない問題がある。そこで、再送方式に代わる損失回復のための技術としてＦＥＣ方式が期待されている。ＦＥＣは送信対象信号（ユーザデータ等）に誤り訂正用の冗長符号を付加することにより受信側で損失したデータを復元可能にする誤り訂正方式である。図９にＦＥＣ方式により符号化を行う一般的な（第１従来例）誤り訂正符号化装置の構成を示す。
【０００３】
図９に示すように、第１従来例の誤り訂正符号化装置は、入力信号から誤り訂正のための冗長符号を生成し、該冗長符号を入力信号に付加して出力するＦＥＣ符号化部１０１と、入力信号の周波数を割増し、ＦＥＣ符号化部１０１による符号化処理後の出力信号に同期したクロック信号を生成するクロック割増部１０２とを有する構成である。
【０００４】
図９に示すＦＥＣ符号化部１０１は、送信対象信号（入力信号）を、それに同期したクロックを用いて不図示のメモリへ一旦蓄積し、クロック割増部１０２で生成されたクロックに同期してメモリからデータを読み出すと共に、上記誤り訂正用の冗長符号を生成して付加する符号化処理を行う。
【０００５】
ここで、ＦＥＣ符号化部１０１が、例えば非特許文献１で規定された(255,239)リードソロモン符号化方式にしたがって処理を行う場合、図１０に示すように、符号化処理により１６×２３９＝３８２４バイトのデータに対して１６×１６＝２５６バイトの比率で冗長符号が付加される。これにより、符号化処理後の出力信号の周波数ｆoutは、入力信号の周波数ｆinに対して４０８０／３８２４（＝ＲFEC）倍となる（図１１参照）。
【０００６】
ところで、図９に示したＦＥＣ符号化部１０１による処理の遅延時間は、上記送信対象である３８２４バイトのデータをメモリに蓄積する時間と、冗長符号の生成及びメモリからデータを読み出して該冗長符合を付加する符号化処理に要する時間との合計になる。
【０００７】
図１２は送信対象信号の伝送速度（ビットレート）を０．１Ｇｂｐｓ〜２０Ｇｂｐｓとしたときの、メモリへデータを蓄積することによる遅延時間を示している。図１２に示すように、データ蓄積による遅延時間は、送信対象信号（入力信号）の伝送速度が低くなるほど大きくなり、例えば０．１Ｇｂｐｓのときには３００μｓｅｃに達することがわかる。
【０００８】
例えば非特許文献２の記載によると、符号化処理を含む伝送装置としての遅延時間は、Transmultiplexerの場合で１．５ｍｓｅｃ以下であることが推奨されている。したがって、誤り訂正符号化装置による遅延時間は数十μｓｅｃ程度が望ましいとされ、図９に示した第１従来例の誤り訂正符号化装置を低速信号の送信時に適用することは好ましくない。
【０００９】
そこで、送信対象信号の周波数ｆin（＝伝送速度）を非同期速度変換により予め設定した比較的高い一定の周波数ｆMに変換し、その後、上述したＦＥＣ方式による符号化処理を行う構成が知られている。この第２従来例の誤り訂正符号化装置の構成を図１３に示す。
【００１０】
図１３は誤り訂正符号化装置の第２の従来例の構成を示すブロック図である。
【００１１】
図１３に示すように、第２従来例の誤り訂正符号化装置は、入力信号よりも高い一定周波数（ｆM）のクロック信号を生成する発振器１１４と、入力信号の周波数を発振器１１４で生成されたクロック信号と等しい周波数の信号に変換する非同期速度変換部１１３と、非同期速度変換部１１３から出力された信号から誤り訂正のための冗長符号を生成し、該冗長符号を非同期速度変換部１１３から出力された信号に付加して出力するＦＥＣ符号化部１１１と、非同期速度変換部１１３から出力された信号の周波数を割増し、ＦＥＣ符号化部１１１による符号化処理後の出力信号に同期したクロック信号（周波数ｆout）を生成するクロック割増部１１２とを有する構成である。
【００１２】
第２従来例の誤り訂正符号化装置は、スタッフバイトと呼ばれるダミーデータを入力信号に付加することで（スタッフィング処理）、入力信号の周波数と発振器１１４で生成されたクロック信号の周波数との差による空きデータを埋め、入力信号を、該入力信号よりも高い一定の周波数（ｆM）の信号に変換する。そして、非同期速度変換後の信号に対して上記第１従来例と同様の符号化処理を行う。発振器１１４は、例えば入力信号の速度変動範囲のうち、最も高速な伝送速度に相当する一定周波数ｆMのクロック信号を生成する。
【００１３】
具体的には、入力信号のビットレートを０．１Ｇｂｐｓ〜２０Ｇｂｐｓとしたとき、発振器１１４の発振周波数ｆMを２０ＧＨｚに設定する。このとき、符号化処理後の出力信号のビットレートは、入力信号のビットレートが変動しても図１４に示すように一定となるため（ｆout＝ｆM×ＲFEC）、データ蓄積による遅延時間が入力信号のビットレートの変動に依存しなくなる。すなわち、データ蓄積による遅延時間は図１５に示すように一定となる。
【非特許文献１】ITU-T G.709, "Interfaces for the optical transport network (OTN)", 03, 2003.
【特許文献２】ITU-T G.114, "One-way transmission time", 05, 2003.
【発明の開示】
【発明が解決しようとする課題】
【００１４】
上述したように、第１従来例の誤り訂正符号化装置では、入力信号を一時的にメモリに蓄積するため、入力信号の伝送速度が低速のときにデータ蓄積による遅延時間が大きくなるという問題がある。
【００１５】
それに対して、非同期速度変換を行う第２従来例の誤り訂正符号化装置では、符号化処理前に入力信号の周波数をより高い一定周波数に変換するため、データ蓄積による遅延時間が入力信号のビットレートの変動に依存しなくなり、データ蓄積による遅延時間を低減することができる。
【００１６】
しかしながら、第２従来例の誤り訂正符号化装置では、入力信号の周波数を、その速度変動範囲のうちの最も高速なときに合わせて変換するため、入力信号のビットレートが低い場合に出力信号の伝送速度が必要以上に高くなる問題がある。また、入力信号のビットレートが低い場合は、非同期速度変換によってダミーデータであるスタッフバイトの比率が高くなるため送信対象であるデータの伝送効率が低下する問題がある。
【００１７】
本発明は上記したような従来の技術が有する問題点を解決するためになされたものであり、出力信号の伝送速度を必要以上に高くすることなく、かつ入力信号の伝送速度が低速な場合でも符号化処理による遅延時間の増大を抑制した誤り訂正符号化装置を提供することを目的とする。
【課題を解決するための手段】
【００１８】
上記目的を達成するため本発明の誤り訂正符号化装置は、異なる一定周波数のクロック信号をそれぞれ生成する複数の発振器と、
入力信号を、前記複数の発振器で生成されたクロック信号のうち、いずれか一つのクロック信号と等しい周波数の信号に変換する非同期速度変換部と、
前記複数の発振器で生成されたクロック信号のうちの前記非同期速度変換部へ供給するクロック信号を、前記入力信号の周波数に応じて選択するセレクタと、
前記非同期速度変換部から出力された信号から誤り訂正のための冗長符号を生成し、該冗長符号を前記非同期速度変換部から出力された信号に付加して出力するＦＥＣ符号化部と、
前記非同期速度変換部から出力された信号の周波数を割増し、前記ＦＥＣ符号化部による符号化処理後の出力信号に同期したクロック信号を生成するクロック割増部と、
を有する構成とする。
【００１９】
このような構成では、入力信号を予め定めた一定の周波数に変換してからＦＥＣ符号化部による符号化処理を行うため、メモリにデータを蓄積することによる遅延時間が入力信号の伝送速度に依存しなくなる。
【００２０】
また、本発明の他の誤り訂正符号化装置は、入力信号の周波数に応じて、予め決められた変換規則にしたがった周波数のクロック信号を生成するクロック変換部と、
前記入力信号を、前記クロック変換部で生成されたクロック信号と等しい周波数の信号に変換する同期速度変換部と、
前記同期速度変換部から出力された信号から誤り訂正のための冗長符号を生成し、該冗長符号を前記同期速度変換部から出力された信号に付加して出力するＦＥＣ符号化部と、
前記同期速度変換部から出力された信号の周波数を割増し、前記ＦＥＣ符号化部による符号化処理後の出力信号に同期したクロック信号を生成するクロック割増部と、
を有する構成とする。
【００２１】
このような構成では、入力信号を予め定めた変換規則にしたがって周波数変換してからＦＥＣ符号化部による符号化処理を行うため、上記と同様にメモリにデータを蓄積することによる遅延時間が入力信号の伝送速度に依存しなくなる。また、変換規則の内容により符号化処理による遅延時間を予め決めておいた値を越えないように設定できる。
【発明の効果】
【００２２】
上記のように構成された誤り訂正符号化装置では、異なる一定周波数のクロック信号をそれぞれ生成する複数の発振器と、複数の発振器で生成されたクロック信号のうちの非同期速度変換部へ供給するクロック信号を、入力信号の周波数に応じて選択するセレクタと、入力信号を、複数の発振器で生成されたクロック信号のうち、いずれか一つのクロック信号と等しい周波数の信号に変換する非同期速度変換部とを有することで、入力信号を予め定めた一定の周波数に変換してからＦＥＣ符号化部による符号化処理を行うため、メモリにデータを蓄積することによる遅延時間が入力信号の伝送速度に依存しなくなり、入力信号の伝送速度が低い場合でも遅延時間が大きくなることがない。さらに、符号化処理による遅延時間を、発振器で生成するクロック信号の周波数で決まる一定の値に設定できる。また、複数の発振器で生成されたクロック信号のうち、入力信号の周波数よりも高く、かつ最も近い周波数のクロック信号を選択し、非同期速度変換部にて入力信号の周波数を変換することで、出力信号の伝送速度が必要以上に高速になることが防止される。
【００２３】
一方、入力信号を予め定めた変換規則にしたがって周波数変換してからＦＥＣ符号化部による符号化処理を行うことで、上記と同様にメモリにデータを蓄積することによる遅延時間が入力信号の伝送速度に依存しなくなり、入力信号の伝送速度が低い場合でも遅延時間が大きくなることがない。また、変換規則の内容により符号化処理による遅延時間を予め決めておいた値を越えないように設定できる。さらに、入力信号の周波数変換に同期変換を用いることで、周波数変換のための回路構成が簡単になる。
【発明を実施するための最良の形態】
【００２４】
次に本発明について図面を参照して説明する。
【００２５】
（第１の実施の形態）
図１は本発明の誤り訂正符号化装置の第１の実施の形態の構成を示すブロック図である。
【００２６】
図１に示すように、第１の実施の形態の誤り訂正符号化装置は、異なる一定周波数のクロック信号を生成する複数の発振器４（図１では４1、４2）と、入力信号を、発振器４1、４2で生成されたクロック信号のうち、いずれか一つのクロック信号と等しい周波数（ｆM1またはｆM2）の信号に変換する非同期速度変換部３と、発振器４1、４2で生成されたクロック信号のうちの非同期速度変換部３へ供給するクロック信号を、入力信号の周波数に応じて選択するセレクタ５と、非同期速度変換部３から出力された信号から誤り訂正のための冗長符号を生成し、該冗長符号を非同期速度変換部３から出力された信号に付加して出力するＦＥＣ符号化部１と、非同期速度変換部３から出力された信号の周波数（ｆM1、ｆM2）を割増し、ＦＥＣ符号化部１による符号化処理後の出力信号に同期したクロック信号（周波数ｆout）を生成するクロック割増部２とを有する構成である。
【００２７】
本実施形態の誤り訂正符号化装置は、非同期速度変換部３により入力信号を複数の発振器４で生成されたクロック信号と等しい周波数の信号に変換し、さらに第１従来例と同様の符号化処理を行う構成である。
【００２８】
発振器４1、４2は、予め設定された互いに異なる周波数のクロック信号を生成する。セレクタ５は、送信対象信号（入力信号）の周波数に応じて、発振器４1、４2で生成されたクロック信号のうちのいずれか一つを選択し、非同期速度変換部３へ供給する。セレクタ５による選択規則としては、例えば、複数の発振器で生成されたクロック信号のうち、入力信号の周波数よりも高く、かつ最も近い周波数のクロック信号を選択する手法がある。
【００２９】
非同期速度変換部３は、セレクタ５で選択されたクロック信号を用いて入力信号の周波数を変換すると共に、入力信号の周波数とセレクタ５から供給されるクロック信号の周波数との差による空きデータを埋めるように、ダミーデータである固定的に付加される固定スタッフ及び周波数差に応じて付加されるスタッフバイトを入力信号にそれぞれ付加する（図２参照）。
【００３０】
クロック割増部２は、非同期速度変換部３から出力された信号から符号化処理後の出力信号に同期するクロック信号（周波数ｆout）を生成する。ＦＥＣ符号化部１は、非同期速度変換部３から出力された信号から誤り訂正用の冗長符号を生成し、非同期速度変換部３から出力された信号に該冗長符号を付加して出力する。
【００３１】
なお、図１に示す発振器４1、４2、セレクタ５、クロック割増部２、及びＦＥＣ符号化部１は、周知の回路を用いて構成すればよいため、ここではその詳細な説明を省略する。
【００３２】
次に、第１の実施の形態の誤り訂正符号化装置の動作について図面を用いて説明する。以下では、符号化方式に(239,255)リードソロモン方式を用いる場合を例にして説明する。
【００３３】
符号化方式として(239,255)リードソロモン方式を採用した場合、ＦＥＣ符号化部１の出力信号は、図１０に示したようなフレーム構成となる。上述したように、(239,255)リードソロモン方式では、送信対象となる２３９×１６＝３８２４バイトの信号に対して１６×１６＝２５６バイトの冗長符号を付加する。
【００３４】
非同期速度変換部３は、図２に示すように、２３９×１６＝３８２４バイトの領域に対して固定スタッフの挿入領域とスタッフバイトの挿入領域とをそれぞれ定義することで任意の伝送速度（＝周波数）の入力信号を収容する。
【００３５】
例えば、入力信号の伝送速度（ビットレート）が０．１Ｇｂｐｓから２０Ｇｂｐｓまで変動する場合、発振器４1、４2で生成するクロック信号の周波数を２ＧＨｚと２０ＧＨｚとすると、入力信号のビットレートが０．１Ｇｂｐｓから２Ｇｂｐｓまではセレクタ５により２ＧＨｚのクロック信号を非同期速度変換部３へ供給する。また、入力信号のビットレートが２Ｇｂｐｓから２０Ｇｂｐｓまではセレクタ５により２０ＧＨｚのクロック信号を非同期速度変換部３へ供給する。
【００３６】
この場合、図３に示すように符号化処理後の出力信号のビットレートは、送信対象信号のビットレートが０．１Ｇｂｐｓから２Ｇｂｐｓまではおよそ２Ｇｂｐｓで一定であり、２Ｇｂｐｓから２０Ｇｂｐｓまではおよそ２０Ｇｂｐｓで一定となる。また、遅延時間は、図４に示すように送信対象信号のビットレートが０．１Ｍｂｐｓから２Ｇｂｐｓまでは、２Ｇｂｐｓの信号を２３９×１６倍の領域に収容する時間となるため、２３９×１６×８／２ＧＨｚ＝１５．２９６μｓｅｃで一定となる。また、送信対象信号が２Ｇｂｐｓから２０Ｇｂｐｓまでは、２３９×１６×８／２ＧＨｚ＝１．５２９６μｓｅｃで一定となる。
【００３７】
第１の実施の形態では、第２従来例と同様に送信対象信号を予め定めた一定の周波数に変換してからＦＥＣ符号化部による符号化処理を行うため、メモリにデータを蓄積することによる遅延時間が入力信号の伝送速度に依存しなくなり、入力信号の伝送速度が低い場合でも遅延時間が大きくなることがない。さらに、符号化処理による遅延時間を、発振器で生成するクロック信号の周波数で決まる一定の値に設定できる。また、複数の発振器で生成されたクロック信号のうち、入力信号の周波数よりも高く、かつ最も近い周波数のクロック信号を選択し、非同期速度変換部にて入力信号の周波数を変換することで、出力信号の伝送速度が必要以上に高速になることが防止される。
【００３８】
（第２の実施の形態）
図５は本発明の誤り訂正符号化装置の第２の実施の形態の構成を示すブロック図である。
【００３９】
図５に示すように、第２の実施の形態の誤り訂正符号化装置は、入力信号の周波数に応じて、予め決められた変換規則にしたがった周波数のクロック信号を生成するクロック変換部１６と、入力信号を、クロック変換部１６で生成されたクロック信号と等しい周波数の信号に変換する同期速度変換部１３と、同期速度変換部１３から出力された信号から誤り訂正のための冗長符号を生成し、該冗長符号を同期速度変換部１３から出力された信号に付加して出力するＦＥＣ符号化部１１と、同期速度変換部１３から出力された信号の周波数を割増し、ＦＥＣ符号化部１１による符号化処理後の出力信号に同期したクロック信号（周波数ｆout）を生成するクロック割増部１２とを有する構成である。
【００４０】
第２の実施の形態の誤り訂正符号化装置は、同期速度変換部１３により、入力信号をクロック変換部１６で生成されたクロック信号と等しい周波数の信号に変換し、さらに第１従来例と同様の符号化処理を行う構成である。
【００４１】
クロック変換部１６は、入力信号の周波数（ｆin）から予め決められた変換規則（Ｆ）にしたがった周波数のクロック信号を生成する。同期速度変換部１３は、例えば、入力信号の伝送速度変動範囲を、対応する所定の周波数領域毎に分割し、入力信号の周波数とクロック変換部１６から供給されるクロック信号の周波数との差による空きデータを埋めるように、入力信号に、周波数領域毎に異なる固定量のダミーデータである固定スタッフを付加する。ＦＥＣ符号化部１１及びクロック割増部１２の構成及び動作は第１の実施の形態と同様であるため、その説明は省略する。
【００４２】
次に、第２の実施の形態の誤り訂正符号化装置の動作について図面を用いて説明する。なお、第２の実施の形態の誤り訂正符号化装置も符号化方式として(239,255)リードソロモン方式を用いる場合を例にして説明する。
【００４３】
クロック変換部１６のクロック変換規則（Ｆ）は、例えば以下のように設定する。
【００４４】
【表１】
2005340916.tif 000003
このとき、同期速度変換部１３は、入力信号に対して以下の比率で固定スタッフを付加することで同期速度変換を行う（図６参照）。
【００４５】
【表２】
2005340916.tif 000004
この結果、出力信号の周波数ｆoutは下表及び図７に示すようになる。
【００４６】
【表３】
2005340916.tif 000005
また、遅延時間は下表及び図８に示すようになり、この例では遅延時間が約３０μｓｅｃ以下に制限されていることがわかる。
【００４７】
【表４】
2005340916.tif 000006
したがって、第２の実施の形態の誤り訂正符号化装置によれば、入力信号を予め定めた変換規則にしたがって周波数変換してからＦＥＣ符号化部１１による符号化処理を行うため、第１の実施の形態と同様にメモリにデータを蓄積することによる遅延時間が入力信号の伝送速度に依存しなくなり、入力信号の伝送速度が低い場合でも遅延時間が大きくなることがない。また、変換規則を工夫することで符号化処理による遅延時間を予め決めておいた値を越えないように設定できる。さらに、入力信号の周波数変換に同期変換を用いるため、第１の実施の形態と比べて周波数変換のための回路構成が簡単になる。
【図面の簡単な説明】
【００４８】
【図１】本発明の誤り訂正符号化装置の第１の実施の形態の構成を示すブロック図である。
【図２】図１に示した誤り訂正符号化装置による符号化処理後のデータフォーマットの一例を示す模式図である。
【図３】図１に示した誤り訂正符号化装置に入力される送信対象信号の速度と符号化処理後の信号速度の関係の一例を示すグラフである。
【図４】図１に示したＦＥＣ符号化部が備えるメモリへ送信対象信号を格納することによる処理の遅延時間を示すグラフである。
【図５】本発明の誤り訂正符号化装置の第２の実施の形態の構成を示すブロック図である。
【図６】図５に示した誤り訂正符号化装置による符号化処理後のデータフォーマットの一例を示す模式図である。
【図７】図５に示す誤り訂正符号化装置に入力される送信対象信号の速度と符号化処理後の信号速度の関係の一例を示すグラフである。
【図８】図５に示したＦＥＣ符号化部が備えるメモリへ送信対象信号を格納することによる処理の遅延時間を示すグラフである。
【図９】第１従来例の誤り訂正符号化装置の構成を示すブロック図である。
【図１０】図９に示した第１従来例の誤り訂正符号化装置による符号化処理後のデータフォーマットの一例を示す模式図である。
【図１１】図９に示した第１従来例の誤り訂正符号化装置に入力される送信対象信号の速度と符号化処理後の信号速度の関係を示すグラフである。
【図１２】図９に示したＦＥＣ符号化部が備えるメモリへ送信対象信号を格納することによる処理の遅延時間を示すグラフである。
【図１３】第２従来例の誤り訂正符号化装置の構成を示すブロック図である。
【図１４】図１３に示した第２従来例の誤り訂正符号化装置に入力される送信対象信号の速度と符号化処理後の信号速度の関係を示すグラフである。
【図１５】図１３に示したＦＥＣ符号化部が備えるメモリへ送信対象信号を格納することによる処理の遅延時間を示すグラフである。
【符号の説明】
【００４９】
１、１１    ＦＥＣ符号化部
２、１２    クロック割増部
３    非同期速度変換部
４1、４2    発振器
５    セレクタ
１３    同期速度変換部
１６    クロック変換部
【図１】
2005340916.tif 000007
【図２】
2005340916.tif 000008
【図３】
2005340916.tif 000009
【図４】
2005340916.tif 000010
【図５】
2005340916.tif 000011
【図６】
2005340916.tif 000012
【図７】
2005340916.tif 000013
【図８】
2005340916.tif 000014
【図９】
2005340916.tif 000015
【図１０】
2005340916.tif 000016
【図１１】
2005340916.tif 000017
【図１２】
2005340916.tif 000018
【図１３】
2005340916.tif 000019
【図１４】
2005340916.tif 000020
【図１５】
2005340916.tif 000021