(57)【要約】【課題】  出力ＭＯＳトランジスタのドレイン部における寄生容量、寄生抵抗が小さく、高速回路動作可能なＥＳＤ耐性の強化された出力回路を提供する。【解決手段】  出力端子と接地端子間（または電源端子間）に専用の静電保護回路が設けられており、この静電保護回路と並列接続された出力回路は、ソース・ドレイン領域の全域がシリサイド化された第１ＭＯＳトランジスタと第２ＭＯＳトランジスタのカスコード接続で構成されている。両トランジスタのゲート電極は内部回路に接続されており、第１ＭＯＳトランジスタのソース拡散層と第２ＭＯＳトランジスタのドレイン拡散層は各々離間して形成されてメタル配線で接続されている。【選択図】  図２
2005045016.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に構成される半導体集積回路において、出力端子と接地端子間に設けられた静電保護回路と、前記出力端子と前記接地端子間にカスコード接続された第１ＭＯＳトランジスタと第２ＭＯＳトランジスタを備えた出力回路とを有し、前記第１ＭＯＳトランジスタは第1ドレイン領域および第1ソース領域および第1ゲート電極で構成され、前記第２ＭＯＳトランジスタは第２ドレイン領域および第２ソース領域および第２ゲート電極で構成されており、前記第１ドレイン領域は前記出力端子へ接続されており、前記第１ソース領域は前記第２ドレイン領域へ接続されており、前記第２ソース領域は前記接地端子へ接続されており、前記第１ゲート電極および前記第２ゲート電極は内部回路へ接続されており、前記第１ソース領域と前記第２ドレイン領域は各々離間して形成されていることを特徴とする半導体集積回路。
【請求項２】
前記第１ドレイン領域、前記第１ソース領域、前記第２ドレイン領域、前記第２ソース領域ともその全域がシリサイド化されていることを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記第１ソース領域と前記第２ドレイン領域との間に、前記出力回路の基板コンタクト領域が設けられていることを特徴とする請求項１記載の半導体集積回路。
【請求項４】
半導体基板上に構成される半導体集積回路において、出力端子と電源端子間に設けられた静電保護回路と、前記出力端子と前記電源端子間にカスコード接続された第３ＭＯＳトランジスタと第４ＭＯＳトランジスタを備えた出力回路とを有し、前記第３ＭＯＳトランジスタは第３ドレイン領域および第３ソース領域および第３ゲート電極で構成され、前記第４ＭＯＳトランジスタは第４ドレイン領域および第４ソース領域および第４ゲート電極で構成されており、前記第３ドレイン領域は前記出力端子へ接続されており、前記第３ソース領域は前記第４ドレイン領域へ接続されており、前記第４ソース領域は前記電源端子へ接続されており、前記第３ゲート電極および前記第４ゲート電極は内部回路へ接続されており、前記第３ソース領域と前記第４ドレイン領域は各々離間して形成されていることを特徴とする半導体集積回路。
【請求項５】
前記第３ドレイン領域、前記第３ソース領域、前記第４ドレイン領域、前記第４ソース領域ともその全域がシリサイド化されていることを特徴とする請求項４記載の半導体集積回路。
【請求項６】
前記第３ソース領域と前記第４ドレイン領域との間に、前記出力回路の基板コンタクト領域が設けられていることを特徴とする請求項４記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路に関し、特に静電気耐性を強化した高速出力回路を有する半導体集積回路に関する。
【背景技術】
【０００２】
半導体集積回路を構成するＭＯＳトランジスタは、近年、ますます微細化されている。微細化に伴うゲート絶縁膜の薄膜化とＰＮ接合の浅接合化は、半導体集積回路の静電気保護（ＥＳＤ保護）を益々困難にしており、静電気破壊を防止するには、ＥＳＤ保護回路の性能改善が不可欠となっている。
【０００３】
微細化に伴って、ソース・ドレイン拡散層を低抵抗にするために、拡散層上をコバルトシリサイドやチタンシリサイド等でシリサイド化する技術が導入されているが、シリサイド化されたＭＯＳトランジスタでは、ＥＳＤ電流が低抵抗のシリサイド膜に集中するために、ＥＳＤ耐性が著しく低下する。従って、拡散層をシリサイド化する半導体集積回路においては、出力端子に接続されるＭＯＳトランジスタのＥＳＤ破壊を防止するために、ドレイン拡散層と出力端子との間に高抵抗領域を設けている（例えば、特許文献１または２参照）。第１の従来例として、特許文献１について図を用いて説明する。図６はその出力回路を示したものであり、ＮＭＯＳドレイン３０と出力端子３４との間に抵抗体３２を設けた複数個の並列接続されたトランジスタＴ１〜Ｔｎにより信号を出力する構成となっている。複数個のトランジスタＴ１〜Ｔｎのゲート４０は、それぞれ内部回路４１に共通接続されている。
【０００４】
図７は、特許文献１の出力トランジスタ断面図である。Ｐ型基板２２０上に形成されたＮＭＯＳトランジスタのＮ＋ドレイン領域４８、Ｎ＋ソース領域４６、およびＮ＋ドレインコンタクト領域５６上にはシリサイド膜５４、５８が形成されている。ゲート電極５０は内部回路に接続されており（図示されていない）、内部回路から出力すべき信号が供給される。フィールド絶縁膜５５の下部にあるＮウェル２６０が高抵抗領域を形成しており、Ｎ＋ドレイン領域４８は、Ｎウェル２６０、Ｎ＋ドレインコンタクト領域５６およびシリサイド膜５８を介して出力端子３４に接続されている。この第１の従来例においては、出力端子３４へＥＳＤストレスが印加されても、出力端子３４とＮ＋ドレイン領域４８との間に高抵抗領域が設けられているので、シリサイド膜へのＥＳＤ電流集中を回避でき、ＥＳＤ耐性が改善される。
【０００５】
出力端子のＥＳＤ耐性を改善する他の手段として、出力トランジスタをカスコード型にして実効的なゲート長を長くする従来例が知られている（例えば、特許文献３参照）。図８は、この第２の従来例における出力端子と接地端子間の出力回路構成を示したものである。内部回路２１５から出力すべき信号を受けてスイッチング動作するＮＭＯＳトランジスタ２１０と、ゲート電極を電源端子ＶＤＤに接続したＮＭＯＳトランジスタ２１１とで出力回路が構成されている。図９はその平面図であり、ＮＭＯＳトランジスタ２１０は、Ｎ＋拡散層６０、６４、６８をドレイン、Ｎ＋拡散層６１、６３、６５、６７をソース、ポリシリコン６９、７２、７３、７６をゲート電極として構成されている。ポリシリコン６９，７２，７３，７６は内部回路へ接続されている（図示されていない）。また、ＮＭＯＳトランジスタ２１１は、Ｎ＋拡散層６１、６３、６５、６７をドレイン、Ｎ＋拡散層６２、６６をソース、ポリシリコン７０、７１、７４、７５をゲート電極として構成されている。ポリシリコン７０、７１、７４、７５は電源端子ＶＤＤに接続されている（図示されていない）。
【０００６】
図１０は、図９におけるＡ−Ａ’部の断面図である。図１０に示すように、第２の従来例においては、出力端子３３に接地端子３２に対して正極ＥＳＤストレスが印加されると、Ｎ＋拡散層６０とＰ型シリコン基板２２０とのＰＮ接合間において、インパクトイオン化による正孔電流が発生する。その正孔電流によって、Ｐ型シリコン基板２２０内に寄生する基板抵抗２４１に電圧降下が生じると、Ｐ型シリコン基板２２０のＢ点における電位は接地端子３２より高くなる。Ｎ＋拡散層６２とＰ型シリコン基板２２０とのＰＮ接合が順バイアスされるまでＢ点の電位が高くなると、Ｎ＋拡散層６０をコレクタ、Ｐ型シリコン基板２２０をベース、Ｎ+拡散層６２をエミッタとする寄生ＮＰＮバイポーラがターンオンする。この寄生ＮＰＮバイポーラ動作は、接地端子端子に接続されたＮ＋拡散層６２に対して、Ｐ型シリコン基板２２０におけるＢ点の電位が高くなることによって生じるものであるため、接地されていないＮ＋拡散層６１は寄生ＮＰＮバイポーラ動作にはほとんど寄与しない。以上の寄生ＮＰＮバイポーラ動作によってＥＳＤ電流が流されることになり、そのときの電流−電圧特性（Ｉ-Ｖ特性）を模式的に示すと図１１のようになる。寄生ＮＰＮバイポーラがターンオンすると負性抵抗性を示す現象（スナップバック）が起こる。そして、この寄生ＮＰＮバイポーラのオン電流が熱的限界に達すると出力回路は破壊する。この第２の従来例においてもＮ＋拡散層をシリサイド化する場合には（図１０の２３２に相当）、ＥＳＤ電流に対する熱的限界レベルが著しく低下することになり、第１の従来例と同様に、出力端子３３とＮ＋拡散層６０、６４、６８との間に高抵抗領域を配置しなければ、充分なＥＳＤ耐性を確保することができなくなる。また、前述の第１の従来例、第２の従来例ともに、出力回路そのものがＥＳＤ保護回路として機能する構成になっている。
【特許文献１】米国特許  ５０１９８８８号公報（第５、６頁、図２、３）
【特許文献２】特開平８−５５９５８号公報（第７頁、図１１）
【特許文献３】特開平９−３２６６８５号公報（第４、５頁、図１、３）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上述した第１の従来例では、出力トランジスタのドレイン部に設けたＮウェルに起因してドレイン部の寄生容量が大きくなるため、トランジスタのスイッチング速度が遅くなり、出力回路の高速化を図ることができないという問題があった。第２の従来例においても、保護素子の寄生バイポーラ動作によってＥＳＤ電流が流れるために、拡散層上をシリサイド化する場合には、第１の従来例と同様な対策が必要となり、やはり出力回路の高速が図れないという問題があった。また、第２の従来例では、常時導通させるＮＭＯＳトランジスタのゲート電極を電源端子ＶＤＤに接続しているので、出力端子と電源端子間のＥＳＤストレスによるゲート酸化膜破壊が懸念されていた。特にゲート酸化膜厚が約１．６ｎｍとなる９０ｎｍノード世代の先端ＣＭＯＳ技術においては、出力端子と電源端子間にも保護回路を設けることが不可欠となってしまうため、出力端子と電源端子間の保護回路による寄生容量も、出力回路の高速化を妨げていた。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明の半導体集積回路は、出力端子と接地端子間に設けられた静電保護回路と、前記出力端子と前記接地端子間にカスコード接続された第１ＭＯＳトランジスタと第２ＭＯＳトランジスタとを備えた出力回路とを有し、前記第１ＭＯＳトランジスタは第１ドレイン領域および第１ソース領域および第１ゲート電極で構成され、前記第２ＭＯＳトランジスタは第２ドレイン領域および第２ソース領域および第２ゲート電極で構成されており、前記第１ドレイン領域は前記出力端子へ接続されており、前記第１ソース領域は前記第２ドレイン領域へ接続されており、前記第２ソース領域は接地端子へ接続されており、第１ゲート電極および第２ゲート電極は内部回路へ接続されており、前記第１ソース領域と前記第２ドレイン領域は各々離間して形成されている。本発明は、前記第１ドレイン領域、前記第１ソース領域、前記第２ドレイン領域、前記第２ソース領域ともその全域がシリサイド化されている半導体体集積回路に好適である。また、本発明は、前記第１ソース領域と第２ドレイン領域の間に前記出力回路の基板コンタクト領域を設けた構成としてもよい。
【０００９】
また、本発明は半導体集積回路における出力端子と電源端子間にも適用でき、その場合には、出力端子と電源端子間に設けられた静電保護回路と、前記出力端子と前記電源端子間にカスコード接続された第３ＭＯＳトランジスタと第４ＭＯＳトランジスタとを備えた出力回路とを有し、前記第３ＭＯＳトランジスタは第３ドレイン領域および第３ソース領域および第３ゲート電極で構成され、前記第４ＭＯＳトランジスタは第４ドレイン領域および第４ソース領域および第４ゲート電極で構成されており、前記第３ドレイン領域は前記出力端子へ接続されており、前記第３ソース領域は前記第４ドレイン領域へ接続されており、前記第４ソース領域は電源端子へ接続されており、第３ゲート電極および第４ゲート電極は内部回路へ接続されており、前記第３ソース領域と前記第4ドレイン領域を各々離間して形成した構成とすればよい。そして、前記第３ドレイン領域、前記第３ソース領域、前記第４ドレイン領域、前記第４ソース領域ともその全域がシリサイド化されている半導体集積回路に好適である。また、前記第３ソース領域と第４ドレイン領域の間に前記出力回路の基板コンタクト領域を設けた構成としてもよい。
【発明の効果】
【００１０】
本発明では、ＥＳＤ耐性を犠牲にすることなく、出力端子と出力トランジスタ間の高抵抗領域を排除することができるので、出力端子に接続されるＭＯＳトランジスタ拡散層を製造限界まで小さくして、その拡散層全域をシリサイド化することが可能になる。また、出力回路のゲート電極は電源端子および接地端子には接続しておらず、全てを内部回路へ接続しているので、出力回路へのＥＳＤ電流は均一に流れ易くなり、出力回路自身のＥＳＤ破壊を防止できるとともに、出力端子と電源端子間のＥＳＤ保護回路は不要となる。従って、出力回路における寄生拡散層容量および寄生拡散層抵抗は極めて小さくでき、出力回路の高速信号動作が可能となる。９０ｎｍノードＣＭＯＳ半導体集積回路の出力端子において、Ｈｕｍａｎ−Ｂｏｄｙ−Ｍｏｄｅｌ静電気耐圧（ＨＢＭ−ＥＳＤ耐圧）を２０００Ｖとするためには、従来技術では約４ｐＦの寄生容量が発生し、静電気耐圧を犠牲にしなければ、高速回路動作は不可能であった。しかし、本発明を適用した出力端子では、寄生容量を０．１ｐＦ以下に抑えつつ、且つ２０００Ｖ以上のＨＢＭ−ＥＳＤ耐圧を満足させ、約１０Ｇｂｐｓの高速信号動作が可能となった。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の第１の実施形態について、図面を参照して説明する。図１は第１の実施形態の構成要部を示す回路図である。図１で１１２は半導体集積回路の出力端子である。１１４は出力端子１１２と接地端子１１３との間に設けた専用のＥＳＤ保護回路、１１５は内部回路である。１１０は第１ＮＭＯＳあり、１１１は第２ＮＭＯＳであり、カスコード接続されている。この第１ＮＭＯＳ１１０および第２ＮＭＯＳ１１１によって、内部回路１１５の信号を出力するための出力回路１１６が構成されており、第１ＮＭＯＳ１１０、第２ＮＭＯＳ１１１ともに、そのゲート電極は内部回路１１５へ接続されている。
【００１２】
図２は第１の実施形態の構成要部を示す断面図である。第１ＮＭＯＳ１１０、第２ＮＭＯＳ１１１はＰ型基板１２０上に形成されている。１２１、１２３は第１ＮＭＯＳ１１０のドレイン領域、ソース領域となるＮ＋拡散層であり、１２４、１２６は第２ＮＭＯＳ１１１のドレイン領域、ソース領域となるＮ＋拡散層である。１２７は出力回路の基板コンタクトを取るための高濃度Ｐ＋拡散層である。これらの拡散層上はその全域に渡ってコバルトシリサイドからなるシリサイド化が施されている。第１ＮＭＯＳ１１０のドレイン領域１２１はシリサイド膜１３２を介して出力端子１１２へ接続されており、第１ＮＭＯＳ１１０のソース領域１２３と第２ＮＭＯＳ１１１のドレイン領域１２４はシリサイド膜１３２およびメタル配線１３０を介して接続されている。第１ＮＭＯＳ１１０のソース領域１２３と第２ＮＭＯＳ１１１のドレイン領域１２４はシャロートレンチアイソレーション１３１によって離間されている。第２ＮＭＯＳ１１１のソース領域１２６と高濃度Ｐ＋拡散層１２７は接地端子１１３に接続されている。第１ＮＭＯＳ１１０、第２ＮＭＯＳ１１１とも、そのゲート電極は内部回路１１５へ接続されており、内部回路１１５から信号が供給される。
【００１３】
つぎに、第１の実施形態の動作を説明する。図２において、第１ＮＭＯＳ１１０および第２ＮＭＯＳ１１１ともにそのゲート電極１２２、１２５は内部回路に接続されており接地端子とはショートされていないので、接地端子１１３に対して出力端子１１２へ正極ＥＳＤストレスが印加されるときには、ゲート電極下部にはチャネル層が形成されやすくなっている。そして、出力端子１１２へ接地端子１１３に対して正極ＥＳＤストレスが印加されると、Ｎ＋拡散層１２１から第１ＮＭＯＳ１１０のチャネル層（図示せず）を経由してＮ＋拡散層１２３とシリサイド膜１３２およびメタル配線１３０を経由して、第２ＮＭＯＳ１１１のシリサイド膜１３２とＮ＋拡散層１２４、第２ＮＭＯＳ１１１のチャネル層（図示せず）とＮ＋拡散層１２６およびシリサイド膜１３２を経由して接地端子１１３まで電流が流れる。その際には、第１ＮＭＯＳのドレイン領域１２１におけるインパクトイオン化によって正孔電流が発生し、その正孔電流はＰ型シリコン基板の寄生抵抗１４１、高濃度Ｐ＋拡散層１２７およびシリサイド膜１３２を経由して接地端子１１３へ流れ込む。
【００１４】
ここで、寄生抵抗１４１の電圧降下によりＰ型シリコン基板１２０内のＣ点における電位が接地端子１１３より高くなると、Ｐ型シリコン基板１２０と接地端子１１３に接続されたＮ＋拡散層１２６とのＰＮ接合が順バイアスされる。しかし、Ｎ＋拡散層１２３とＮ＋拡散層１２４との間に設けたシャロートレンチアイソレーション１３１の効果によって、Ｎ＋拡散層１２１をコレクタ、Ｐ型シリコン基板１２０をベース、Ｎ＋拡散層１２６をエミッタとする寄生ＮＰＮバイポーラ１４０はターンオンしない。それは、エミッタ（Ｎ＋拡散層１２６）からコレクタ（Ｎ＋拡散層１２１）までのベース領域（Ｐ型シリコン基板１２０）におけるキャリア拡散長がシャロートレンチ１３１の効果によって長くなったことで、寄生ＮＰＮバイポーラの電流増幅率βが著しく低下するためである。
【００１５】
以上ような構成にすることで、出力端子１１２へ接地端子１１３に対して正極ＥＳＤストレスが印加された場合の出力回路１１６における寄生ＮＰＮバイポーラ動作が回避されて、ＥＳＤ電流は専用のＥＳＤ保護回路１１４を経由して接地端子１１３へ流れるようになる。本発明では出力回路へのＥＳＤ電流が大幅に抑制されるので、出力端子１１２と第１ＮＭＯＳ１１０のドレイン領域１２１との間に高抵抗領域を設けなくても、出力回路が熱的に破壊することを防止できるようになる。尚、出力回路のゲート電極を全て内部回路に接続しておくことは、出力回路におけるＥＳＤ電流を均一に流せるようにして、出力回路におけるＥＳＤ破壊を防止する点で有効である。また、ゲート電極を電源端子へも接続しておらず、出力端子と電源端子間のＥＳＤ現象に対してゲート酸化膜がＥＳＤストレスを受けることがないので、出力端子と電源端子間にＥＳＤ保護回路を配置する必要がなくなる。
【００１６】
本発明で使用するＥＳＤ保護回路１１４は、より低い電圧で動作し、高い放電能力を備えていることが求められるが、そのＥＳＤ保護回路としては、例えば図３に示すようなサイリスタとダイオードを併用した保護回路が好適である。この保護回路は、米国特許６５４５３２１号（図９Ｂ）に開示されている。
【００１７】
本発明では、出力回路における寄生ＮＰＮバイポーラの電流増幅率βを小さくする観点から、シャロートレンチアイソレーション１３１は、より深く形成されていることが望ましい。第１の実施形態では、９０ｎｍノードＣＭＯＳ技術を適用し、シャロートレンチアイソレーション１３１の深さは約０．３μｍ、寄生ＮＰＮバイポーラ１４０のベース領域に相当するＰ型シリコン基板（Ｐ型ウェル）の不純物濃度を約１０１７ cm−３ とした。そして、その出力回路がスナップバックしないことを実験によって確認している。図４は、第１の実施形態における放電特性を模式的に示したものである。出力回路は全てゲート電極を内部回路へ接続しているので均一に電流が流れ始めるが、スナップバック動作しないので破壊電圧レベルは高くなる。適用したＥＳＤ保護回路は、出力回路の破壊電圧レベルよりも低いターンオン電圧を備えており、出力回路の破壊電圧レベルより低い電圧で所望のＥＳＤ電流を流せるようにＥＳＤ保護回路のディメンジョンを設定しているので、ＥＳＤ電流によって出力回路が破壊することはなく、出力端子１１２と第１ＮＭＯＳ１１０のドレイン領域１２１との間にＮウェルなどの高抵抗領域を設ける必要はない。
【００１８】
図５は本発明の第２の実施形態を示す断面図である。この第２の実施形態では、出力回路の基板コンタクトとなる高濃度Ｐ型拡散層１２７を、第１ＮＭＯＳ１１０のソース領域となるＮ＋拡散層１２３と第２ＮＭＯＳ１１１のドレイン領域となるＮ＋拡散層１２４との間に配置し、接地端子へ接続している。そのほかの構成は第１の実施形態と同一である。第２の実施形態では、Ｐ型シリコン基板の寄生抵抗１４１を第１の実施形態よりも低くできる。従って、Ｎ＋拡散層１２３，１２４と高濃度Ｐ型拡散層１２７の間のシャロートレンチアイソレーション１３１の深さが第１の実施形態より浅い構造であっても、寄生ＮＰＮバイポーラ１４０がターンオンすることを回避できる。第２の実施形態では、シャロートレンチアイソレーション１３１の深さを０．２μｍとしても、第１の実施形態と同様の放電特性が得られることを実験で確認した。
【００１９】
以上、本発明を実施の形態に基づいて説明したが、本発明は、これら実施の形態に限定されるものではなく、本発明の要旨を変更しない範囲で種々の変形が可能である。例えば、各基板及び拡散層等の導電型は、前述の実施の形態のものに限定されるものではなく、逆導電型のものを使用することが可能である。また、実施の形態ではカスコード接続されたトランジスタは出力端子と接地端子の間に設けているが、出力端子と電源端子（ＶＤＤ）の間に設けることも可能である。  
【図面の簡単な説明】
【００２０】
【図１】本発明の実施形態の要部を示す回路図である。
【図２】本発明の第１の実施形態を示す断面図である。
【図３】本発明に好適な静電保護回路の回路図である。
【図４】本発明の実施形態における出力回路および静電保護回路の電流−電圧特性を示す模式図である。
【図５】本発明の第２の実施形態を示す断面図である。
【図６】第１の従来例の出力回路を示す回路図である。
【図７】第１の従来例の出力トランジスタの断面図である。
【図８】第２の従来例の出力回路の回路図である。
【図９】第２の従来例の出力トランジスタの平面図である。
【図１０】第２の従来例の出力トランジスタの断面図である。
【図１１】第２の従来例の出力回路における電流−電圧特性を示す模式図である。
【符号の説明】
【００２１】
３０、４８  ＮＭＯＳドレイン
３２  抵抗体
３６、４６  ＮＭＯＳソース
４０、５０  ＮＭＯＳゲート
５５  フィールド絶縁膜
５６  Ｎ＋ドレインコンタクト領域
６０〜６８  Ｎ＋拡散層
６９〜７６  ポリシリコン（ゲート電極）
１１０、２１０  第１ＮＭＯＳトランジスタ
１１１、２１１  第２ＮＭＯＳトランジスタ
３３、３４、１１２  出力端子
３２、３８、１１３  接地端子
１１４  ＥＳＤ保護回路
４１、１１５、２１５  内部回路
１１６  出力回路
１２０、２２０  Ｐ型シリコン基板
１２１  第１ＮＭＯＳドレイン領域（Ｎ＋拡散層）
１２２  第１ＮＭＯＳゲート電極（Ｎ＋拡散層）
１２３  第１ＮＭＯＳソース領域（Ｎ＋拡散層）
１２４  第２ＮＭＯＳドレイン領域（Ｎ＋拡散層）
１２５  第２ＮＭＯＳゲート電極（Ｎ＋拡散層）
１２６  第２ＮＭＯＳソース領域（Ｎ＋拡散層）
１２７  出力回路コンタクト領域（高濃度Ｐ＋拡散層）
１３０  メタル配線
１３１  シャロートレンチアイソレーション
５４、５８、１３２、２３２  シリサイド膜
１４０、２４０  寄生ＮＰＮバイポーラ
１４１、２４１  Ｐ型シリコン基板の寄生抵抗
２６０  Ｎウェル
【図１】
2005045016.tif 000003
【図２】
2005045016.tif 000004
【図３】
2005045016.tif 000005
【図４】
2005045016.tif 000006
【図５】
2005045016.tif 000007
【図６】
2005045016.tif 000008
【図７】
2005045016.tif 000009
【図８】
2005045016.tif 000010
【図９】
2005045016.tif 000011
【図１０】
2005045016.tif 000012
【図１１】
2005045016.tif 000013
【手続補正書】
【提出日】平成16年7月12日(2004.7.12)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板上に構成される半導体集積回路において、出力端子と接地端子間に設けられた静電保護回路と、前記出力端子と前記接地端子間にカスケード接続された第１ＭＯＳトランジスタと第２ＭＯＳトランジスタを備えた出力回路とを有し、前記第１ＭＯＳトランジスタは第1ドレイン領域および第1ソース領域および第1ゲート電極で構成され、前記第２ＭＯＳトランジスタは第２ドレイン領域および第２ソース領域および第２ゲート電極で構成されており、前記第１ドレイン領域は前記出力端子へ接続されており、前記第１ソース領域は前記第２ドレイン領域へ接続されており、前記第２ソース領域は前記接地端子へ接続されており、前記第１ゲート電極および前記第２ゲート電極は内部回路へ接続されており、前記第１ソース領域と前記第２ドレイン領域は各々離間して形成されていることを特徴とする半導体集積回路。
【請求項２】
前記第１ソース領域と前記第２ドレイン領域は、両領域の間に素子分離領域が設けられていることにより各々離間して形成されていることを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記第１ソース領域と前記第２ドレイン領域との間に、前記出力回路の基板コンタクト領域が設けられていることを特徴とする請求項１記載の半導体集積回路。
【請求項４】
半導体基板上に構成される半導体集積回路において、出力端子と電源端子間に設けられた静電保護回路と、前記出力端子と前記電源端子間にカスケード接続された第３ＭＯＳトランジスタと第４ＭＯＳトランジスタを備えた出力回路とを有し、前記第３ＭＯＳトランジスタは第３ドレイン領域および第３ソース領域および第３ゲート電極で構成され、前記第４ＭＯＳトランジスタは第４ドレイン領域および第４ソース領域および第４ゲート電極で構成されており、前記第３ドレイン領域は前記出力端子へ接続されており、前記第３ソース領域は前記第４ドレイン領域へ接続されており、前記第４ソース領域は前記電源端子へ接続されており、前記第３ゲート電極および前記第４ゲート電極は内部回路へ接続されており、前記第３ソース領域と前記第４ドレイン領域は各々離間して形成されていることを特徴とする半導体集積回路。
【請求項５】
前記第３ソース領域と前記第４ドレイン領域は、両領域の間に素子分離領域が設けられていることにより各々離間して形成されていることを特徴とする請求項４記載の半導体集積回路。
【請求項６】
前記第３ソース領域と前記第４ドレイン領域との間に、前記出力回路の基板コンタクト領域が設けられていることを特徴とする請求項４記載の半導体集積回路。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正の内容】
【０００５】
出力端子のＥＳＤ耐性を改善する他の手段として、出力トランジスタをカスケード型にして実効的なゲート長を長くする従来例が知られている（例えば、特許文献３参照）。図８は、この第２の従来例における出力端子と接地端子間の出力回路構成を示したものである。内部回路２１５から出力すべき信号を受けてスイッチング動作するＮＭＯＳトランジスタ２１０と、ゲート電極を電源端子ＶＤＤに接続したＮＭＯＳトランジスタ２１１とで出力回路が構成されている。図９はその平面図であり、ＮＭＯＳトランジスタ２１０は、Ｎ＋拡散層６０、６４、６８をドレイン、Ｎ＋拡散層６１、６３、６５、６７をソース、ポリシリコン６９、７２、７３、７６をゲート電極として構成されている。ポリシリコン６９，７２，７３，７６は内部回路へ接続されている（図示されていない）。また、ＮＭＯＳトランジスタ２１１は、Ｎ＋拡散層６１、６３、６５、６７をドレイン、Ｎ＋拡散層６２、６６をソース、ポリシリコン７０、７１、７４、７５をゲート電極として構成されている。ポリシリコン７０、７１、７４、７５は電源端子ＶＤＤに接続されている（図示されていない）。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正の内容】
【０００６】
図１０は、図９におけるＡ−Ａ’部の断面図である。図１０に示すように、第２の従来例においては、出力端子３３に接地端子３２に対して正極ＥＳＤストレスが印加されると、Ｎ＋拡散層６０とＰ型シリコン基板２２０とのＰＮ接合間において、インパクトイオン化による正孔電流が発生する。その正孔電流によって、Ｐ型シリコン基板２２０内に寄生する基板抵抗２４１に電圧降下が生じると、Ｐ型シリコン基板２２０のＢ点における電位は接地端子３２より高くなる。Ｎ＋拡散層６２とＰ型シリコン基板２２０とのＰＮ接合が順バイアスされるまでＢ点の電位が高くなると、Ｎ＋拡散層６０をコレクタ、Ｐ型シリコン基板２２０をベース、Ｎ+拡散層６２をエミッタとする寄生ＮＰＮバイポーラがターンオンする。この寄生ＮＰＮバイポーラ動作は、接地端子に接続されたＮ＋拡散層６２に対して、Ｐ型シリコン基板２２０におけるＢ点の電位が高くなることによって生じるものであるため、接地されていないＮ＋拡散層６１は寄生ＮＰＮバイポーラ動作にはほとんど寄与しない。以上の寄生ＮＰＮバイポーラ動作によってＥＳＤ電流が流されることになり、そのときの電流−電圧特性（Ｉ-Ｖ特性）を模式的に示すと図１１のようになる。寄生ＮＰＮバイポーラがターンオンすると負性抵抗性を示す現象（スナップバック）が起こる。そして、この寄生ＮＰＮバイポーラのオン電流が熱的限界に達すると出力回路は破壊する。この第２の従来例においてもＮ＋拡散層をシリサイド化する場合には（図１０の２３２に相当）、ＥＳＤ電流に対する熱的限界レベルが著しく低下することになり、第１の従来例と同様に、出力端子３３とＮ＋拡散層６０、６４、６８との間に高抵抗領域を配置しなければ、充分なＥＳＤ耐性を確保することができなくなる。また、前述の第１の従来例、第２の従来例ともに、出力回路そのものがＥＳＤ保護回路として機能する構成になっている。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
上記課題を解決するために、本発明の半導体集積回路は、出力端子と接地端子間に設けられた静電保護回路と、前記出力端子と前記接地端子間にカスケード接続された第１ＭＯＳトランジスタと第２ＭＯＳトランジスタとを備えた出力回路とを有し、前記第１ＭＯＳトランジスタは第１ドレイン領域および第１ソース領域および第１ゲート電極で構成され、前記第２ＭＯＳトランジスタは第２ドレイン領域および第２ソース領域および第２ゲート電極で構成されており、前記第１ドレイン領域は前記出力端子へ接続されており、前記第１ソース領域は前記第２ドレイン領域へ接続されており、前記第２ソース領域は接地端子へ接続されており、第１ゲート電極および第２ゲート電極は内部回路へ接続されており、前記第１ソース領域と前記第２ドレイン領域は各々離間して形成されている。本発明は、前記第１ドレイン領域、前記第１ソース領域、前記第２ドレイン領域、前記第２ソース領域ともその全域がシリサイド化されている半導体体集積回路に好適である。また、本発明は、前記第１ソース領域と第２ドレイン領域の間に前記出力回路の基板コンタクト領域を設けた構成としてもよい。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
また、本発明は半導体集積回路における出力端子と電源端子間にも適用でき、その場合には、出力端子と電源端子間に設けられた静電保護回路と、前記出力端子と前記電源端子間にカスケード接続された第３ＭＯＳトランジスタと第４ＭＯＳトランジスタとを備えた出力回路とを有し、前記第３ＭＯＳトランジスタは第３ドレイン領域および第３ソース領域および第３ゲート電極で構成され、前記第４ＭＯＳトランジスタは第４ドレイン領域および第４ソース領域および第４ゲート電極で構成されており、前記第３ドレイン領域は前記出力端子へ接続されており、前記第３ソース領域は前記第４ドレイン領域へ接続されており、前記第４ソース領域は電源端子へ接続されており、第３ゲート電極および第４ゲート電極は内部回路へ接続されており、前記第３ソース領域と前記第4ドレイン領域を各々離間して形成した構成とすればよい。そして、前記第３ドレイン領域、前記第３ソース領域、前記第４ドレイン領域、前記第４ソース領域ともその全域がシリサイド化されている半導体集積回路に好適である。また、前記第３ソース領域と第４ドレイン領域の間に前記出力回路の基板コンタクト領域を設けた構成としてもよい。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
以下、本発明の第１の実施形態について、図面を参照して説明する。図１は第１の実施形態の構成要部を示す回路図である。図１で１１２は半導体集積回路の出力端子である。１１４は出力端子１１２と接地端子１１３との間に設けた専用のＥＳＤ保護回路、１１５は内部回路である。１１０は第１ＮＭＯＳあり、１１１は第２ＮＭＯＳであり、カスケード接続されている。この第１ＮＭＯＳ１１０および第２ＮＭＯＳ１１１によって、内部回路１１５の信号を出力するための出力回路１１６が構成されており、第１ＮＭＯＳ１１０、第２ＮＭＯＳ１１１ともに、そのゲート電極は内部回路１１５へ接続されている。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
以上、本発明を実施の形態に基づいて説明したが、本発明は、これら実施の形態に限定されるものではなく、本発明の要旨を変更しない範囲で種々の変形が可能である。例えば、各基板及び拡散層等の導電型は、前述の実施の形態のものに限定されるものではなく、逆導電型のものを使用することが可能である。また、実施の形態ではカスケード接続されたトランジスタは出力端子と接地端子の間に設けているが、出力端子と電源端子（ＶＤＤ）の間に設けることも可能である。