(57)【要約】【課題】電子部品を予め半導体チップ上に取り込み、より一層、プリント配線板上の実装面積を削減することのできる、またはワンパッケージ化を進めることのできる半導体集積回路の製造方法および半導体集積回路ならびに半導体集積回路装置を実現する。【解決手段】半導体チップ２の表面に第１絶縁層４を形成し、その上に電子部品８を搭載する。半導体チップ２の表面の全領域を第２絶縁層６で被覆する。第２絶縁層６に孔９を開け、金線で第２絶縁層６上までの電気的な接続を行う。第２絶縁層６上に電子部品８を搭載する。【選択図】図１
2005294451.tif 000002
【特許請求の範囲】
【請求項１】
複数の接続電極が表面に設けられた半導体チップの表面を接続電極に対応した部分に孔を有する第１絶縁層で被覆する工程と、前記半導体チップの上方に搭載する電子部品と前記接続電極とを電気的に接続する工程とを有し、各前記電子部品への電気的な接続構成の形成に、少なくとも１つの前記電子部品の上方への積層物の形成を伴うことを特徴とする半導体集積回路の製造方法。
【請求項２】
複数の接続電極が表面に設けられた半導体チップの表面を接続電極に対応した部分に孔を有する第１絶縁層で被覆する工程と、前記半導体チップの上方に垂直に立てて搭載する電子部品と前記接続電極とを電気的に接続する工程と、を有することを特徴とする半導体集積回路の製造方法。
【請求項３】
複数の接続電極が表面に設けられた半導体チップの表面を接続電極に対応した部分に孔を有する第１絶縁層で被覆する工程と、前記半導体チップの上方に搭載する電子部品と前記接続電極とを電気的に接続する工程と、第２絶縁層で前記電子部品を含む前記第１絶縁層上を被覆する工程と、を有することを特徴とする半導体集積回路の製造方法。
【請求項４】
複数の接続電極が表面に設けられた半導体チップの表面を接続電極に対応した部分に孔を有する第１絶縁層で被覆する工程と、前記半導体チップの上方に搭載する電子部品と前記接続電極とを電気的に接続する工程と、第２絶縁層で前記電子部品を含む前記第１絶縁層上を被覆する工程と、前記第２絶縁層に孔を開ける工程と、を有することを特徴とする半導体集積回路の製造方法。
【請求項５】
複数の接続電極が表面に設けられた半導体チップの表面を接続電極に対応した部分に孔を有する第１絶縁層で被覆する工程と、前記半導体チップの上方に搭載する電子部品と前記接続電極とを電気的に接続する工程と、第２絶縁層で前記電子部品を含む前記第１絶縁層上を被覆する工程と、前記第２絶縁層にドリルで孔を開ける工程と、を有することを特徴とする半導体集積回路の製造方法。
【請求項６】
複数の接続電極が表面に設けられた半導体チップの表面を接続電極に対応した部分に孔を有する第１絶縁層で被覆する工程と、前記半導体チップの上方に搭載する電子部品と前記接続電極とを電気的に接続する工程と、第２絶縁層で前記電子部品を含む前記第１絶縁層上を被覆する工程と、前記第２絶縁層上に前記電子部品を搭載する工程と、前記第２絶縁層に孔を開ける工程と、前記接続電極を前記第２絶縁層上の前記電子部品と電気的に接続する工程と、を有することを特徴とする半導体集積回路の製造方法。
【請求項７】
複数の接続電極が表面に設けられた半導体チップの表面を接続電極に対応した部分に孔を有する第１絶縁層で被覆する工程と、前記半導体チップの上方に搭載する電子部品と前記接続電極とを電気的に接続する工程と、第２絶縁層で前記電子部品を含む前記第１絶縁層上を被覆する工程と、前記第２絶縁層に孔を開ける工程と、前記接続電極を前記第２絶縁層の前記孔とワイヤーとを用いて前記第２絶縁層上に露出させる工程と、を有することを特徴とする半導体集積回路の製造方法。
【請求項８】
複数の接続電極が表面に設けられた半導体チップの上方に複数の絶縁層を積層する工程と、複数の前記絶縁層を積層する工程で前記絶縁層間および前記絶縁層上に電子部品を搭載する工程と、前記電子部品を前記接続電極と電気的に接続するための配線を設ける工程と、前記電子部品を前記接続電極と電気的に接続するために前記絶縁層に孔を設ける工程と、前記電子部品を前記接続電極と電気的に接続する工程と、を有することを特徴とする半導体集積回路の製造方法。
【請求項９】
複数の接続電極が表面に設けられた半導体チップの表面を接続電極に対応した部分に孔を有する第１絶縁層で被覆する工程と、前記第１絶縁層上に一端が前記接続電極に接続されるとともに他端に外部接続用端子の電極パッドが設けられる複数の配線を形成する工程と、前記配線上に部品接続端子の接続用パッドを設ける工程と、前記部品接続端子の接続用パッド上に部品接続端子を設ける工程と、前記部品接続端子間に電子部品を接続する工程と、前記外部接続用端子の電極パッド上に第１のハンダバンプからなる外部接続用端子を設ける工程と、前記外部接続用端子を含む前記半導体チップの表面の全領域を第２絶縁層で被覆する工程と、を有することを特徴とする半導体集積回路の製造方法。
【請求項１０】
前記外部接続用端子を含む前記半導体チップの表面の全領域を被覆した前記第２絶縁層にドリルで孔を開ける工程を有することを特徴とする請求項９に記載の半導体集積回路の製造方法。
【請求項１１】
前記外部接続用端子を含む前記半導体チップの表面の全領域を被覆した前記第２絶縁層に孔を開ける工程と、前記第２絶縁層の前記孔を用いて前記外部接続用端子を前記第２絶縁層上に設ける工程と、を有することを特徴とする請求項９に記載の半導体集積回路の製造方法。
【請求項１２】
前記外部接続用端子を含む前記半導体チップの表面の全領域を被覆した前記第２絶縁層に孔を開ける工程と、前記第２絶縁層の前記孔とワイヤーとを用いて前記外部接続用端子を前記第２絶縁層上に設ける工程と、を有することを特徴とする請求項９に記載の半導体集積回路の製造方法。
【請求項１３】
前記外部接続用端子部分のみを露出させる工程と、前記外部接続用端子に第２のハンダバンプからなる別の外部接続用端子を設ける工程と、を有することを特徴とする請求項９に記載の半導体集積回路の製造方法。
【請求項１４】
複数の接続電極が表面に設けられた半導体チップの表面を接続電極に対応した部分に孔を有する第１絶縁層で被覆する工程と、前記第１絶縁層上に一端が前記接続電極に接続されるとともに他端に外部接続用端子の電極パッドが設けられる複数の配線を形成する工程と、前記配線上に部品接続端子の接続用パッドを設ける工程と、前記部品接続端子の接続用パッド上に部品接続端子を設ける工程と、前記部品接続端子間に電子部品を接続する工程と、前記外部接続用端子の電極パッド上に第１のハンダバンプからなる外部接続用端子を設ける工程と、前記半導体チップの上方に垂直に立てた電子部品の一端を前記外部接続用端子に接続する工程と、前記外部接続用端子を含む前記半導体チップの表面の全領域を第２絶縁層で被覆する工程と、を有することを特徴とする半導体集積回路の製造方法。
【請求項１５】
複数の接続電極が表面に設けられた半導体チップと、前記半導体チップの表面を被覆し前記接続電極に対応した部分に孔を有する第１絶縁層と、前記接続電極と電気的に接続された複数の配線と、前記接続電極と前記配線で電気的に接続され前記半導体チップの上方に搭載される電子部品とを備えてなり、各前記電子部品への電気的な接続構成の形成に、少なくとも１つの前記電子部品の上方への積層物の形成が伴っていることを特徴とする半導体集積回路。
【請求項１６】
前記電子部品を内蔵し前記第１絶縁層上を被覆する第２絶縁層と、前記第２絶縁層の上方に搭載された前記電子部品と、を備えてなることを特徴とする請求項１５に記載の半導体集積回路。
【請求項１７】
前記第２絶縁層の上方に搭載された前記電子部品を前記第２絶縁層で被覆された前記配
線と電気的に接続するために設けられる前記第２絶縁層の孔と、前記第２絶縁層の上方に搭載された前記電子部品を、前記孔を用いて、前記第２絶縁層で被覆された前記配線と電気的に接続する別配線と、を備えてなることを特徴とする請求項１６に記載の半導体集積回路。
【請求項１８】
前記第１絶縁層を含んで前記半導体チップの上方に積層された絶縁層と、積層された前記絶縁層に搭載される前記電子部品と、前記電子部品を積層された前記絶縁層中の前記配線と電気的に接続するために設けられる前記絶縁層の孔と、前記孔を用いて前記電子部品と積層された前記絶縁層中の前記配線とを電気的に接続する別配線と、を備えてなることを特徴とする請求項１５ないし１７のいずれかに記載の半導体集積回路。
【請求項１９】
前記接続電極から前記電子部品まで配置された前記配線の途中または分岐した部分に前記電子部品を接続するための部品接続端子と、前記部品接続端子間に接続される前記電子部品と、を備えてなることを特徴とする請求項１５ないし１８のいずれかに記載の半導体集積回路。
【請求項２０】
前記配線に形成された外部接続用端子を備えてなることを特徴とする請求項１５ないし１９のいずれかに記載の半導体集積回路。
【請求項２１】
前記半導体チップの裏面が研磨されていることを特徴とする請求項１５ないし２０のいずれかに記載の半導体集積回路。
【請求項２２】
請求項１５ないし１９のいずれかに記載の半導体集積回路がダイパッドに搭載され、前記接続電極とリード端子とがワイヤーを介して電気的に接続され、前記半導体集積回路、前記ダイパッドおよび前記ワイヤーが樹脂により封止され、前記リード端子の一部が露出していることを特徴とする半導体集積回路装置。
【請求項２３】
請求項１５ないし１９、２１のいずれかに記載の半導体集積回路が、絶縁基板と導電部とからなるプリント回路基板の一方面に搭載され、前記接続電極と前記プリント回路基板の前記導電部とがワイヤーを介して電気的に接続され、前記半導体集積回路および前記ワイヤーが樹脂により封止され、前記プリント回路基板の他方面に前記導電部と電気的に接続された外部接続用端子が形成されていることを特徴とする半導体集積回路装置。
【請求項２４】
複数の接続電極が表面に設けられた半導体チップと、前記半導体チップの表面を被覆し前記接続電極に対応した部分に孔を有する第１絶縁層と、前記第１絶縁層上に一端が前記接続電極に接続されるとともに他端に外部接続用端子の電極パッドが設けられた複数の配線と、前記配線上に設けられた部品接続端子の接続用パッドと、前記部品接続端子の接続用パッド上に設けられた部品接続端子と、前記部品接続端子間に接続される電子部品と、前記外部接続用端子の電極パッド上に設けられた第１のハンダバンプからなる前記外部接続用端子と、前記外部接続用端子を含んで前記半導体チップを被覆する第２絶縁層と、を備えてなることを特徴とする半導体集積回路。
【請求項２５】
前記外部接続用端子を含んで前記半導体チップを被覆した前記第２絶縁層に設けられた孔と、前記孔を用いて前記第１のハンダバンプからなる前記外部接続用端子と電気的に接続されるように設けられた前記第２絶縁層上の別の外部接続用端子と、を備えてなることを特徴とする請求項２４に記載の半導体集積回路。
【請求項２６】
前記第１のハンダバンプからなる前記外部接続用端子部分のみが前記第２絶縁層から露出し、露出した該外部接続用端子に電気的に接続された第２のハンダバンプからなる別の外部接続用端子を備えてなることを特徴とする請求項２４に記載の半導体集積回路。
【請求項２７】
前記接続電極から前記外部接続用端子の電極パッドまで配置された前記配線の途中または前記配線から分岐した部分に設けられた部品接続端子の接続用パッドと、前記接続用パッド上に設けられた部品接続端子と、前記部品接続端子間に接続された電子部品と、を備えてなることを特徴とする請求項２４ないし２６のいずれかに記載の半導体集積回路。
【請求項２８】
ハンダバンプの３段以上の縦積み構成により、前記外部接続用端子に別の外部接続用端子が追加されて形成される外部接続用端子構造を備えてなることを特徴とする請求項２４に記載の半導体集積回路。
【請求項２９】
前記半導体チップの裏面が研磨されていることを特徴とする請求項２４ないし２８のいずれかに記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の製造方法および半導体集積回路に関し、とくに実装面積の削減、ワンパッケージ化に関する。
【背景技術】
【０００２】
近年、半導体集積回路技術の発達により電子機器の小型化、薄型化、高性能化が進められており、これに伴い半導体チップあるいは電子部品も同様に小型化が進んでおり、大規模・複雑化する回路を小型の筐体に収める目的で、半導体パッケージや電子部品ではこれまで以上の高密度実装が要求されている。この様な要求に応えるため、抵抗やコンデンサ等、半導体パッケージと共にプリント配線板上へ搭載される受動素子を有する電子部品は、セラミックスパッケージのチップ部品として表面実装技術で実装され、その部品サイズは１００５サイズから０６０３サイズへと小型化が進展している。しかしながら、半導体集積回路や受動素子自体の小型化は進んでも、半導体集積回路と受動部品との接合において、部品を配置するための平面的な物理空間は必ず要しているため、装置全体の小型化と半導体集積回路と受動部品との電気的距離の短小化を制限している。この問題に対し、半導体チップ上に電子部品を搭載する構成が提案されている。例えば、下記の特許文献１に開示されているものがあった。特許文献１に開示されている方法は、複数の接続電極が設けられた半導体チップの表面を、接続電極が露出されるように下部絶縁膜で被覆し、下部絶縁膜上に一端が接続電極に接続されるとともに他端に部品用接続部が設けられた複数の配線パターンを形成し、部品用接続部が露出されるように配線パターンを上部絶縁膜で被覆し、異なる部品用接続部間にディスクリート電子部品を接続した構成とする。
【特許文献１】特開２００２−２４６５３５号公報（公開日：２００２年８月３０日）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、従来の半導体集積回路では、以下のような問題があった。図１０は、従来の半導体集積回路８１の実施形態を示す説明図であり、上記の特許文献１に示されたものである。
【０００４】
特許文献１に具体的に示された半導体集積回路８１において、半導体チップ８２の表面の端部には、複数の電極パッド８３が設けられている。半導体チップ８２の表面は、電極パッド８３の部分を除いて、下部絶縁膜８４により被覆されている。下部絶縁膜８４の上には複数の配線８５が形成されている。配線８５の一端は電極パッド８３に接続され、他端には接続用パッドが設けられ、接続用パッドの上にハンダからなる部品接続端子８７が形成されている。配線８５は、部品接続端子８７の形成された接続用パッドの部分を除いて、上部絶縁膜８６により被覆されている。ディスクリートの電子部品８８は、異なる配線８５の部品接続端子８７間に接続されている。
【０００５】
この特許文献１に示された半導体集積回路８１は、電子部品８８を半導体チップ８２の表面に搭載するので、搭載できる電子部品、電子部品点数は半導体チップ８２の面積に制限されるという問題があった。また、パッケージが半導体チップ８２と同じサイズとなっているＣＳＰ（Chip Size Package : チップ・サイズ・パッケージ）の場合、半導体チップ８２の表面に外部接続用端子８９を設けるため搭載できる電子部品８８は半導体チップ８２の面積と外部接続用端子８９の高さとに制限されるという問題があった。
【０００６】
本発明は、上記問題点に鑑みてなされたもので、その目的は、電子部品を予め半導体チップ上に取り込み、より一層、プリント配線板上の実装面積を削減することのできる、またはワンパッケージ化を進めることのできる半導体集積回路の製造方法および半導体集積回路ならびに半導体集積回路装置を実現することにある。
【課題を解決するための手段】
【０００７】
本発明の半導体集積回路の製造方法は、上記課題を解決するために、複数の接続電極が表面に設けられた半導体チップの表面を接続電極に対応した部分に孔を有する第１絶縁層で被覆する工程と、前記半導体チップの上方に搭載する電子部品と前記接続電極とを電気的に接続する工程とを有し、各前記電子部品への電気的な接続構成の形成に、少なくとも１つの前記電子部品の上方への積層物の形成を伴うことを特徴としている。
【０００８】
上記の発明によれば、半導体チップのウェハ工程中に半導体チップの上方への電子部品の実装空間の拡張を行う。従って、半導体チップの面内方向に対する実装空間に限りがあっても、実装する電子部品を増加させることができる。この結果、電子部品を予め半導体チップ上に取り込み、より一層、プリント配線板上の実装面積を削減することができるようになる、またはワンパッケージ化を進めることができるようになる半導体集積回路の製造方法を提供することができるという効果を奏する。
【０００９】
本発明の半導体集積回路の製造方法は、上記課題を解決するために、複数の接続電極が表面に設けられた半導体チップの表面を接続電極に対応した部分に孔を有する第１絶縁層で被覆する工程と、前記半導体チップの上方に垂直に立てて搭載する電子部品と前記接続電極とを電気的に接続する工程と、を有することを特徴としている。
【００１０】
上記の発明によれば、電子部品を半導体チップの上方に垂直に立てて搭載し、該電子部品の上方には、その電子部品への電気的な接続構成としての配線を形成することになる。すなわち、半導体チップのウェハ工程中に半導体チップの上方への電子部品の実装空間の拡張を行う。従って、半導体チップの面内方向に対する実装空間に限りがあっても、実装する電子部品を増加させることができる。この結果、電子部品を予め半導体チップ上に取り込み、より一層、プリント配線板上の実装面積を削減することができるようになる、またはワンパッケージ化を進めることができるようになる半導体集積回路の製造方法を提供することができるという効果を奏する。
【００１１】
本発明の半導体集積回路の製造方法は、上記課題を解決するために、複数の接続電極が表面に設けられた半導体チップの表面を接続電極に対応した部分に孔を有する第１絶縁層で被覆する工程と、前記半導体チップの上方に搭載する電子部品と前記接続電極とを電気的に接続する工程と、第２絶縁層で前記電子部品を含む前記第１絶縁層上を被覆する工程と、を有することを特徴としている。
【００１２】
上記の発明によれば、電子部品の上方に第２絶縁層を形成するので、第２絶縁層上にさらに電子部品を搭載して、該電子部品に電気的な接続構成を形成することができる。すなわち、半導体チップのウェハ工程中に半導体チップの上方への電子部品の実装空間の拡張を行う。従って、半導体チップの面内方向に対する実装空間に限りがあっても、実装する電子部品を増加させることができる。この結果、電子部品を予め半導体チップ上に取り込み、より一層、プリント配線板上の実装面積を削減することができるようになる、またはワンパッケージ化を進めることができるようになる半導体集積回路の製造方法を提供することができるという効果を奏する。
【００１３】
本発明の半導体集積回路の製造方法は、上記課題を解決するために、複数の接続電極が表面に設けられた半導体チップの表面を接続電極に対応した部分に孔を有する第１絶縁層
で被覆する工程と、前記半導体チップの上方に搭載する電子部品と前記接続電極とを電気的に接続する工程と、第２絶縁層で前記電子部品を含む前記第１絶縁層上を被覆する工程と、前記第２絶縁層に孔を開ける工程と、を有することを特徴としている。
【００１４】
上記の発明によれば、電子部品の上方に第２絶縁層を形成し、それに孔を開けるので、第２絶縁層上にさらに電子部品を搭載して、孔を介して該電子部品に電気的な接続構成を形成することができる。すなわち、半導体チップのウェハ工程中に半導体チップの上方への電子部品の実装空間の拡張を行う。従って、半導体チップの面内方向に対する実装空間に限りがあっても、実装する電子部品を増加させることができる。この結果、電子部品を予め半導体チップ上に取り込み、より一層、プリント配線板上の実装面積を削減することができるようになる、またはワンパッケージ化を進めることができるようになる半導体集積回路の製造方法を提供することができるという効果を奏する。
【００１５】
本発明の半導体集積回路の製造方法は、上記課題を解決するために、複数の接続電極が表面に設けられた半導体チップの表面を接続電極に対応した部分に孔を有する第１絶縁層で被覆する工程と、前記半導体チップの上方に搭載する電子部品と前記接続電極とを電気的に接続する工程と、第２絶縁層で前記電子部品を含む前記第１絶縁層上を被覆する工程と、前記第２絶縁層にドリルで孔を開ける工程と、を有することを特徴としている。
【００１６】
上記の発明によれば、電子部品の上方に第２絶縁層を形成し、それにドリルで孔を開けるので、第２絶縁層上にさらに電子部品を搭載して、孔を介して該電子部品に電気的な接続構成を形成することができる。すなわち、半導体チップのウェハ工程中に半導体チップの上方への電子部品の実装空間の拡張を行う。従って、半導体チップの面内方向に対する実装空間に限りがあっても、実装する電子部品を増加させることができる。この結果、電子部品を予め半導体チップ上に取り込み、より一層、プリント配線板上の実装面積を削減することができるようになる、またはワンパッケージ化を進めることができるようになる半導体集積回路の製造方法を提供することができるという効果を奏する。
【００１７】
本発明の半導体集積回路の製造方法は、上記課題を解決するために、複数の接続電極が表面に設けられた半導体チップの表面を接続電極に対応した部分に孔を有する第１絶縁層で被覆する工程と、前記半導体チップの上方に搭載する電子部品と前記接続電極とを電気的に接続する工程と、第２絶縁層で前記電子部品を含む前記第１絶縁層上を被覆する工程と、前記第２絶縁層上に前記電子部品を搭載する工程と、前記第２絶縁層に孔を開ける工程と、前記接続電極を前記第２絶縁層上の前記電子部品と電気的に接続する工程と、を有することを特徴としている。
【００１８】
上記の発明によれば、電子部品の上方に第２絶縁層を形成し、それに孔を開けるので、第２絶縁層上にさらに電子部品を搭載して、孔を介して該電子部品に電気的な接続構成を形成することができる。すなわち、半導体チップのウェハ工程中に半導体チップの上方への電子部品の実装空間の拡張を行う。従って、半導体チップの面内方向に対する実装空間に限りがあっても、実装する電子部品を増加させることができる。この結果、電子部品を予め半導体チップ上に取り込み、より一層、プリント配線板上の実装面積を削減することができるようになる、またはワンパッケージ化を進めることができるようになる半導体集積回路の製造方法を提供することができるという効果を奏する。
【００１９】
本発明の半導体集積回路の製造方法は、上記課題を解決するために、複数の接続電極が表面に設けられた半導体チップの表面を接続電極に対応した部分に孔を有する第１絶縁層で被覆する工程と、前記半導体チップの上方に搭載する電子部品と前記接続電極とを電気的に接続する工程と、第２絶縁層で前記電子部品を含む前記第１絶縁層上を被覆する工程と、前記第２絶縁層に孔を開ける工程と、前記接続電極を前記第２絶縁層の前記孔とワイ
ヤーとを用いて前記第２絶縁層上に露出させる工程と、を有することを特徴としている。
【００２０】
上記の発明によれば、電子部品の上方に第２絶縁層を形成し、それに孔を開けてワイヤーで電気的な接続を行うので、第２絶縁層上にさらに電子部品を搭載して、孔を介して該電子部品に電気的な接続構成を形成することができる。すなわち、半導体チップのウェハ工程中に半導体チップの上方への電子部品の実装空間の拡張を行う。従って、半導体チップの面内方向に対する実装空間に限りがあっても、実装する電子部品を増加させることができる。この結果、電子部品を予め半導体チップ上に取り込み、より一層、プリント配線板上の実装面積を削減することができるようになる、またはワンパッケージ化を進めることができるようになる半導体集積回路の製造方法を提供することができるという効果を奏する。
【００２１】
本発明の半導体集積回路の製造方法は、上記課題を解決するために、複数の接続電極が表面に設けられた半導体チップの上方に複数の絶縁層を積層する工程と、複数の前記絶縁層を積層する工程で前記絶縁層間および前記絶縁層上に電子部品を搭載する工程と、前記電子部品を前記接続電極と電気的に接続するための配線を設ける工程と、前記電子部品を前記接続電極と電気的に接続するために前記絶縁層に孔を設ける工程と、前記電子部品を前記接続電極と電気的に接続する工程と、を有することを特徴としている。
【００２２】
上記の発明によれば、電子部品の上方に絶縁層を存在させ、それに孔を開けるので、絶縁層上にさらに電子部品を搭載して、孔を介して該電子部品に電気的な接続構成を形成することができる。すなわち、半導体チップのウェハ工程中に半導体チップの上方への電子部品の実装空間の拡張を行う。従って、半導体チップの面内方向に対する実装空間に限りがあっても、実装する電子部品を増加させることができる。この結果、電子部品を予め半導体チップ上に取り込み、より一層、プリント配線板上の実装面積を削減することができるようになる、またはワンパッケージ化を進めることができるようになる半導体集積回路の製造方法を提供することができるという効果を奏する。
【００２３】
本発明の半導体集積回路の製造方法は、上記課題を解決するために、複数の接続電極が表面に設けられた半導体チップの表面を接続電極に対応した部分に孔を有する第１絶縁層で被覆する工程と、前記第１絶縁層上に一端が前記接続電極に接続されるとともに他端に外部接続用端子の電極パッドが設けられる複数の配線を形成する工程と、前記配線上に部品接続端子の接続用パッドを設ける工程と、前記部品接続端子の接続用パッド上に部品接続端子を設ける工程と、前記部品接続端子間に電子部品を接続する工程と、前記外部接続用端子の電極パッド上に第１のハンダバンプからなる外部接続用端子を設ける工程と、前記外部接続用端子を含む前記半導体チップの表面の全領域を第２絶縁層で被覆する工程と、を有することを特徴としている
上記の発明によれば、電子部品の上方に第２絶縁層を形成し、電気的な接続のために外部接続用端子を第２絶縁層から露出させることになるので、電子部品の高さに合わせて第２絶縁層と外部接続用端子とを設け、電子部品の上方に該電子部品への電気的な構成を形成することができる。すなわち、半導体チップのウェハ工程中に半導体チップの上方への電子部品の実装空間の拡張を行う。従って、半導体チップの面内方向に対する実装空間に限りがあっても、実装する電子部品を増加させることができる。この結果、電子部品を予め半導体チップ上に取り込み、より一層、プリント配線板上の実装面積を削減することができるようになる、またはワンパッケージ化を進めることができるようになる半導体集積回路の製造方法を提供することができるという効果を奏する。
【００２４】
本発明の半導体集積回路の製造方法は、上記課題を解決するために、前記外部接続用端子を含む前記半導体チップの表面の全領域を被覆した前記第２絶縁層にドリルで孔を開ける工程を有することを特徴としている。
【００２５】
上記の発明によれば、第２絶縁層に開けた孔により外部接続用端子を第２絶縁層から露出させて、上方への電気的な接続を行うことができるという効果を奏する。
【００２６】
本発明の半導体集積回路の製造方法は、上記課題を解決するために、前記外部接続用端子を含む前記半導体チップの表面の全領域を被覆した前記第２絶縁層に孔を開ける工程と、前記第２絶縁層の前記孔を用いて前記外部接続用端子を前記第２絶縁層上に設ける工程と、を有することを特徴としている。
【００２７】
上記の発明によれば、第２絶縁層に開けた孔により外部接続用端子を第２絶縁層から露出させて、第２絶縁層上への電気的な接続を行うことができるという効果を奏する。
【００２８】
本発明の半導体集積回路の製造方法は、上記課題を解決するために、前記外部接続用端子を含む前記半導体チップの表面の全領域を被覆した前記第２絶縁層に孔を開ける工程と、前記第２絶縁層の前記孔とワイヤーとを用いて前記外部接続用端子を前記第２絶縁層上に設ける工程と、を有することを特徴としている。
【００２９】
上記の発明によれば、第２絶縁層に開けた孔により外部接続用端子を第２絶縁層から露出させて、ワイヤーによる第２絶縁層上への電気的な接続を行うことができるという効果を奏する。
【００３０】
本発明の半導体集積回路の製造方法は、上記課題を解決するために、前記外部接続用端子部分のみを露出させる工程と、前記外部接続用端子に第２のハンダバンプからなる別の外部接続用端子を設ける工程と、を有することを特徴としている。
【００３１】
上記の発明によれば、第２絶縁層に開けた孔により外部接続用端子のみを第２絶縁層から露出させて、別の外部接続端子による第２絶縁層上への電気的な接続を行うことができるという効果を奏する。
【００３２】
本発明の半導体集積回路の製造方法は、上記課題を解決するために、複数の接続電極が表面に設けられた半導体チップの表面を接続電極に対応した部分に孔を有する第１絶縁層で被覆する工程と、前記第１絶縁層上に一端が前記接続電極に接続されるとともに他端に外部接続用端子の電極パッドが設けられる複数の配線を形成する工程と、前記配線上に部品接続端子の接続用パッドを設ける工程と、前記部品接続端子の接続用パッド上に部品接続端子を設ける工程と、前記部品接続端子間に電子部品を接続する工程と、前記外部接続用端子の電極パッド上に第１のハンダバンプからなる外部接続用端子を設ける工程と、前記半導体チップの上方に垂直に立てた電子部品の一端を前記外部接続用端子に接続する工程と、前記外部接続用端子を含む前記半導体チップの表面の全領域を第２絶縁層で被覆する工程と、を有することを特徴としている。
【００３３】
上記の発明によれば、電子部品の上方に第２絶縁層を形成し、電気的な接続のために外部接続用端子を第２絶縁層から露出させることになるので、垂直に立てた電子部品の高さに合わせて第２絶縁層と外部接続用端子とを設け、電子部品の上方に該電子部品への電気的な構成を形成することができる。すなわち、半導体チップのウェハ工程中に半導体チップの上方への電子部品の実装空間の拡張を行う。従って、半導体チップの面内方向に対する実装空間に限りがあっても、実装する電子部品を増加させることができる。この結果、電子部品を予め半導体チップ上に取り込み、より一層、プリント配線板上の実装面積を削減することができるようになる、またはワンパッケージ化を進めることができるようになる半導体集積回路の製造方法を提供することができるという効果を奏する。
【００３４】
本発明の半導体集積回路は、上記課題を解決するために、複数の接続電極が表面に設けられた半導体チップと、前記半導体チップの表面を被覆し前記接続電極に対応した部分に孔を有する第１絶縁層と、前記接続電極と電気的に接続された複数の配線と、前記接続電極と前記配線で電気的に接続され前記半導体チップの上方に搭載される電子部品とを備えてなり、各前記電子部品への電気的な接続構成の形成に、少なくとも１つの前記電子部品の上方への積層物の形成が伴っていることを特徴としている。
【００３５】
上記の発明によれば、半導体チップの上方への電子部品の実装空間の拡張を行う。従って、半導体チップの面内方向に対する実装空間に限りがあっても、実装する電子部品を増加させることができる。この結果、電子部品を予め半導体チップ上に取り込み、より一層、プリント配線板上の実装面積を削減することができるようになる、またはワンパッケージ化を進めることができるようになる半導体集積回路を提供することができるという効果を奏する。
【００３６】
本発明の半導体集積回路は、上記課題を解決するために、前記電子部品を内蔵し前記第１絶縁層上を被覆する第２絶縁層と、前記第２絶縁層の上方に搭載された前記電子部品と、を備えてなることを特徴としている。
【００３７】
上記の発明によれば、電子部品の上方に第２絶縁層を形成し、第２絶縁層上にさらに電子部品を搭載するので、第２絶縁層上の電子部品に電気的な接続構成を形成することにより、半導体チップの上方への電子部品の実装空間の拡張を行うことができるという効果を奏する。
【００３８】
本発明の半導体集積回路は、上記課題を解決するために、前記第２絶縁層の上方に搭載された前記電子部品を前記第２絶縁層で被覆された前記配線と電気的に接続するために設けられる前記第２絶縁層の孔と、前記第２絶縁層の上方に搭載された前記電子部品を、前記孔を用いて、前記第２絶縁層で被覆された前記配線と電気的に接続する別配線と、を備えてなることを特徴としている。
【００３９】
上記の発明によれば、第２絶縁層上の電子部品と、第２絶縁層で被覆された配線との電気的な接続を行うことができるという効果を奏する。
【００４０】
本発明の半導体集積回路は、上記課題を解決するために、前記第１絶縁層を含んで前記半導体チップの上方に積層された絶縁層と、積層された前記絶縁層に搭載される前記電子部品と、前記電子部品を積層された前記絶縁層中の前記配線と電気的に接続するために設けられる前記絶縁層の孔と、前記孔を用いて前記電子部品と積層された前記絶縁層中の前記配線とを電気的に接続する別配線と、を備えてなることを特徴としている。
【００４１】
上記の発明によれば、絶縁層に搭載される電子部品と、絶縁層中の配線との電気的な接続を行うことができるという効果を奏する。
【００４２】
本発明の半導体集積回路は、上記課題を解決するために、前記接続電極から前記電子部品まで配置された前記配線の途中または分岐した部分に前記電子部品を接続するための部品接続端子と、前記部品接続端子間に接続される前記電子部品と、を備えてなることを特徴としている。
【００４３】
上記の発明によれば、電子部品を接続電極に接続することができるという効果を奏する。
【００４４】
本発明の半導体集積回路は、上記課題を解決するために、前記配線に形成された外部接
続用端子を備えてなることを特徴としている。
【００４５】
上記の発明によれば、外部接続端子を接続電極に接続することができるという効果を奏する。
【００４６】
本発明の半導体集積回路は、上記課題を解決するために、前記半導体チップの裏面が研磨されていることを特徴としている。
【００４７】
上記の発明によれば、半導体集積回路が実装に適した寸法になるという効果を奏する。
【００４８】
本発明の半導体集積回路装置は、上記課題を解決するために、前記半導体集積回路がダイパッドに搭載され、前記接続電極とリード端子とがワイヤーを介して電気的に接続され、前記半導体集積回路、前記ダイパッドおよび前記ワイヤーが樹脂により封止され、前記リード端子の一部が露出していることを特徴としている。
【００４９】
上記の発明によれば、前記半導体集積回路がＴＳＯＰなどの形態でパッケージングされた半導体集積回路装置を提供することができるという効果を奏する。
【００５０】
本発明の半導体集積回路装置は、上記課題を解決するために、前記半導体集積回路が、絶縁基板と導電部とからなるプリント回路基板の一方面に搭載され、前記接続電極と前記プリント回路基板の前記導電部とがワイヤーを介して電気的に接続され、前記半導体集積回路および前記ワイヤーが樹脂により封止され、前記プリント回路基板の他方面に前記導電部と電気的に接続された外部接続用端子が形成されていることを特徴としている。
【００５１】
上記の発明によれば、前記半導体集積回路がＣＳＰなどの形態でパッケージングされた半導体集積回路装置を提供することができるという効果を奏する。
【００５２】
本発明の半導体集積回路は、上記課題を解決するために、複数の接続電極が表面に設けられた半導体チップと、前記半導体チップの表面を被覆し前記接続電極に対応した部分に孔を有する第１絶縁層と、前記第１絶縁層上に一端が前記接続電極に接続されるとともに他端に外部接続用端子の電極パッドが設けられた複数の配線と、前記配線上に設けられた部品接続端子の接続用パッドと、前記部品接続端子の接続用パッド上に設けられた部品接続端子と、前記部品接続端子間に接続される電子部品と、前記外部接続用端子の電極パッド上に設けられた第１のハンダバンプからなる前記外部接続用端子と、前記外部接続用端子を含んで前記半導体チップを被覆する第２絶縁層と、を備えてなることを特徴としている。
【００５３】
上記の発明によれば、電子部品の上方に第２絶縁層を形成し、電気的な接続のために外部接続用端子を第２絶縁層から露出させることになるので、電子部品の高さに合わせて第２絶縁層と外部接続用端子とを設け、電子部品の上方に該電子部品への電気的な構成を形成することができる。また、第２絶縁層上に電子部品を搭載して、該電子部品への電気的な接続構成を形成することができる。すなわち、半導体チップの上方への電子部品の実装空間の拡張を行う。従って、半導体チップの面内方向に対する実装空間に限りがあっても、実装する電子部品を増加させることができる。この結果、電子部品を予め半導体チップ上に取り込み、より一層、プリント配線板上の実装面積を削減することができるようになる、またはワンパッケージ化を進めることができるようになる半導体集積回路の製造方法を提供することができるという効果を奏する。
【００５４】
本発明の半導体集積回路は、上記課題を解決するために、前記外部接続用端子を含んで前記半導体チップを被覆した前記第２絶縁層に設けられた孔と、前記孔を用いて前記第１
のハンダバンプからなる前記外部接続用端子と電気的に接続されるように設けられた前記第２絶縁層上の別の外部接続用端子と、を備えてなることを特徴としている。
【００５５】
上記の発明によれば、第２絶縁層に開けた孔により外部接続用端子を第２絶縁層から露出させて、別の外部接続端子による第２絶縁層上への電気的な接続を行うことができるという効果を奏する。
【００５６】
本発明の半導体集積回路は、上記課題を解決するために、前記第１のハンダバンプからなる前記外部接続用端子部分のみが前記第２絶縁層から露出し、露出した該外部接続用端子に電気的に接続された第２のハンダバンプからなる別の外部接続用端子を備えてなることを特徴としている。
【００５７】
上記の発明によれば、第２絶縁層に開けた孔により外部接続用端子のみを第２絶縁層から露出させて、別の外部接続端子による第２絶縁層上への電気的な接続を行うことができるという効果を奏する。
【００５８】
本発明の半導体集積回路は、上記課題を解決するために、前記接続電極から前記外部接続用端子の電極パッドまで配置された前記配線の途中または前記配線から分岐した部分に設けられた部品接続端子の接続用パッドと、前記接続用パッド上に設けられた部品接続端子と、前記部品接続端子間に接続された電子部品と、を備えてなることを特徴としている。
【００５９】
上記の発明によれば、電子部品を接続電極に接続することができるという効果を奏する。
【００６０】
本発明の半導体集積回路は、上記課題を解決するために、ハンダバンプの３段以上の縦積み構成により、前記外部接続用端子に別の外部接続用端子が追加されて形成される外部接続用端子構造を備えてなることを特徴としている。
【００６１】
上記の発明によれば、電子部品を数多く実装することができる。
【００６２】
本発明の半導体集積回路は、上記課題を解決するために、前記半導体チップの裏面が研磨されていることを特徴としている。
【００６３】
上記の発明によれば、半導体集積回路が実装に適した寸法になるという効果を奏する。
【発明の効果】
【００６４】
本発明の半導体集積回路の製造方法は、以上のように、複数の接続電極が表面に設けられた半導体チップの表面を接続電極に対応した部分に孔を有する第１絶縁層で被覆する工程と、前記半導体チップの上方に搭載する電子部品と前記接続電極とを電気的に接続する工程とを有し、各前記電子部品への電気的な接続構成の形成に、少なくとも１つの前記電子部品の上方への積層物の形成を伴う。
【００６５】
また、本発明の半導体集積回路は、以上のように、複数の接続電極が表面に設けられた半導体チップと、前記半導体チップの表面を被覆し前記接続電極に対応した部分に孔を有する第１絶縁層と、前記接続電極と電気的に接続された複数の配線と、前記接続電極と前記配線で電気的に接続され前記半導体チップの上方に搭載される電子部品とを備えてなり、各前記電子部品への電気的な接続構成の形成に、少なくとも１つの前記電子部品の上方への積層物の形成が伴っている。
【００６６】
従って、電子部品を予め半導体チップ上に取り込み、より一層、プリント配線板上の実装面積を削減することができるようになる、またはワンパッケージ化を進めることができるようになる半導体集積回路の製造方法および半導体集積回路を提供することができるという効果を奏する。
【発明を実施するための最良の形態】
【００６７】
以下、本発明の実施例を図１〜図９に基づき説明する。なお、これによって本発明が限定されるものではない。
【実施例１】
【００６８】
図１（ａ）〜（ｇ）は、本発明の第１の実施例における半導体集積回路１およびその製造方法を示す説明図である。これらの図に基づいて半導体集積回路１の構成および製造方法を説明する。なお、半導体集積回路１において以下で使用する「上方」という表現は、半導体チップ２の表面に対して垂直で、該表面に各層が積層される向きを指す。
【００６９】
図１（ａ）に示されている半導体チップ２は、シリコンをベースとし、内部に集積回路が形成されたものである。この半導体チップ２の表面には、金属でできたワイヤーがボンディング接合される接続電極３が設けられている。まず、半導体チップ２の表面を、接続電極３の部分を除いて、ポリイミドの第１絶縁層４で被覆する。第１絶縁層４の下には、図示していないが、ＳｉＯ２やＳｉＮ等の絶縁膜が存在する。
【００７０】
次に、図１（ｂ）に示すように、第１絶縁層４の上に、配線５をメッキで形成する。この配線５により、接続電極３から後述の電子部品８が搭載される部分にかけて、電気的に導通のとれるパターンが形成される。この配線５の具体的形成方法を説明する。まず、接続電極３の上と第１絶縁層４の上とに、つまり半導体チップ２の全面に、チタンタングステン（ＴｉＷ）と銅（Ｃｕ）とを順に、各々スパッター処理で形成する。次に、銅の上に感光性レジストを塗布し、マスクを介して露光し、現像を行うことにより、配線５を形成する部分の溝を形成する（図示せず）。その溝に電解メッキにより、銅を析出させ、先の感光性レジストを化学的に剥離し、表面に露出した銅およびチタンタングステンのスパッター膜を除去することで、独立した銅の配線５を形成する。次に、半導体チップ２の上方に電子部品８が搭載できるように銅の配線５の部分、つまり接続用パッドの部分に、無電解メッキによりニッケル（Ｎｉ）を、その上に金（Ａｕ）を形成する（図示していない）。
【００７１】
次に、図１（ｃ）に示すように、上記金の上にハンダペーストを印刷することで部品接続端子７を形成し、図１（ｄ）に示すように、該部品接続端子７の上にディスクリートの電子部品８を載せ、リフロー処理により電子部品８を固定する。
【００７２】
次に、図１（ｅ）に示すように、半導体チップ２の表面の全領域をポリイミドの第２絶縁層６で覆う。第２絶縁層６は電子部品８を内蔵した状態となる。そして、接続電極３と第１絶縁層４上の配線５とに、第２絶縁層６上から電気的な接続を行うために、第２絶縁層６にドリルで孔９を開ける。これにより、半導体チップ２の上方に第１絶縁層４および第２絶縁層６を含むように積層された絶縁層に孔９が開けられる。
【００７３】
次に、図１（ｆ）に示すように、第２絶縁層６上から接続電極３と第１絶縁層４上の配線５とに電気的な接続を必要とする部分に、金線（ワイヤー）を接続して、第２絶縁層６上で切断し、第２絶縁層６上に、第１絶縁層４上の配線５とは別配線となる配線５をメッキで形成する。この配線５により接続電極３から第２絶縁層６の上方に搭載される電子部品８まで電気的に導通のとれるパターンが形成される。
【００７４】
次に、第２絶縁層６上に電子部品８が搭載できるように銅の配線５の部分、つまり接続用パッドの部分に、無電解メッキによりニッケル（Ｎｉ）を、その上に金（Ａｕ）を形成する（図示していない）。次に、図１（ｇ）に示すように、上記金の上にハンダペーストを印刷することで部品接続端子７を形成し、その部品接続端子７の上に電子部品８を載せ、リフロー処理により電子部品８を固定する。また、この状態からさらに第２絶縁層６相当の絶縁層を積層すれば、電子部品８の第２層目の搭載層の上方に、第３層目の搭載層を形成するための土台が形成される。この第３層目の搭載層にも電子部品８を実装し、その電子部品８への電気的な接続構成を形成するのに、第２層目の搭載層に存在する第２絶縁層６相当の絶縁層、さらには第１層目の搭載層に存在する第２絶縁層６に孔を開ける。同様にして、第４層目、第５層目、…と搭載層を増加させていく。その後、半導体チップ２の裏面を研磨して半導体集積回路１をその後の工程および実装に適した寸法とし、工程の最後にダイシング位置１０にて個片化（ダイシング）を行い、半導体集積回路１が完成する。
【００７５】
このように、本実施例では、ウェハ状態で半導体チップ２の組み立てを行った後、半導体チップ２の上方に電子部品８を搭載し、その後ダイシングを行う。これはウェハレベルＣＳＰとも呼べる工程である。これらの工程において、第１絶縁層４の上方に搭載されて第２絶縁層６により被覆される電子部品８と、第２絶縁層６の上方に搭載される電子部品８とが存在する。接続電極３から第２絶縁層６により被覆される電子部品８までの、孔９を用いた配線５による電気的な接続構成を形成するのに、第１絶縁層４の上方に搭載された他の電子部品８の上方への第２絶縁層６という積層物の形成が伴っている。すなわち、本実施例では、半導体チップ２に電子部品８を搭載するのに、半導体チップ２のウェハ工程中に半導体チップ２の上方への実装空間の拡張を行っている。従って、半導体チップ２の面内方向に対する実装空間に限りがあっても、３次元的に任意の数だけ積層構造を形成することにより、実装する電子部品８を所望の数だけ増加させることができる。半導体チップ２に搭載できる電子部品８が、従来のように半導体チップの面積に制限されることはない。
【００７６】
このようにして、半導体チップの各電子部品への電気的な接続構成の形成に、少なくとも１つの電子部品の上方への積層物の形成を伴うようにすれば、電子部品を予め半導体チップ上に取り込み、より一層、プリント配線板上の実装面積を削減することができるようになる、またはワンパッケージ化を進めることができるようになる。また、この場合、電子部品の上方に形成される積層物は、半導体集積回路が完成した後に残存する積層物を指す。ウェハ工程で半導体チップに電子部品を実装し、その実装空間を半導体チップの上方に拡張する方法および構成は、従来存在しなかった。
【００７７】
図２および図３は、上述した製造方法により完成した半導体集積回路１をパッケージ化してなる半導体集積回路装置の構成を示す説明図である。図２はＴＳＯＰ（Thin Small Outline Package）とよばれるＤＩＰタイプの半導体パッケージの内部構造を示しており、図３はＣＳＰとよばれるＢＧＡタイプの半導体パッケージの内部構造を示している。上述した製造方法により完成した半導体集積回路１を樹脂モールドすることにより、従来のパッケージと全く同じ外観の、例えば半導体パッケージ（半導体集積回路装置）７０や半導体パッケージ（半導体集積回路装置）７１を製造する。
【００７８】
図２に示す半導体パッケージ７０では、電子部品８が搭載された半導体集積回路１を、半導体チップ２側をダイパッド１４とよばれる領域に銀ペースト等のダイアタッチ材１１で固定することにより搭載し、接続電極３とリード端子１７とをワイヤー１２を介して電気的に接続している。そして、半導体集積回路１、ダイパッド１４、およびワイヤー１２の全体をエポキシ系樹脂１６で封止した構造となっている。リード端子１７の一部はパッケージ外部に露出している。
【００７９】
図３に示す半導体パッケージ７１は、半導体チップ２のサイズに極めて近いパッケージである。この半導体パッケージ７１では、絶縁基板で構成される絶縁部１５ａと導電部１５ｂとを有するプリント回路基板１５の一方面に、電子部品８が搭載された半導体集積回路１を、半導体チップ２側をポリイミド系の絶縁シート等のダイアタッチ材１１で固定することにより搭載している。そして、半導体集積回路１およびワイヤー１２の全体をエポキシ系樹脂１６で封止し、接続電極３と導電部１５ｂとをワイヤー１２を介して電気的に接続し、プリント回路基板１５の半導体チップ２を搭載していない他方面に、導線部１５と電気的に接続された外部接続用端子１９を形成した構造となっている。
【実施例２】
【００８０】
図４（ａ）〜（ｇ）は、本発明の第２の実施例における半導体集積回路２１およびその製造方法を示す説明図である。これらの図に基づいて半導体集積回路２１の構成および製造方法を説明する。
【００８１】
本実施例の半導体集積回路２１の製造方法は、実施例１で示した半導体集積回路１の製造方法を発展させた製造方法となっている。なお、半導体集積回路２１において以下で使用する「上方」という表現は、半導体チップ２２の表面に対して垂直で、該表面に各層が積層される向きを指す。
【００８２】
図４（ａ）に示されている半導体チップ２２は、シリコンをベースとし、内部に集積回路が形成されたものである。この半導体チップ２２の表面には、金属でできたワイヤーがボンディング接合される接続電極２３が設けられている。まず、半導体チップ２２の表面を、接続電極２３の部分を除いて、ポリイミドの第１絶縁層２４で被覆する。第１絶縁層２４の下には、図示していないが、ＳｉＯ２やＳｉＮ等の絶縁膜が存在する。
【００８３】
次に、図４（ｂ）に示すように、第１絶縁層２４の上に、配線２５をメッキで形成する。この配線２５により、接続電極２３から電子部品２８が搭載される部分にかけて、電気的に導通のとれるパターンが形成される。この配線２５の具体的形成方法は実施例１と同じとする。次に、ディスクリートの電子部品２８が搭載できるように銅の配線２５の部分、つまり接続用パッドの部分に、無電解メッキによりニッケル（Ｎｉ）を、その上に金（Ａｕ）を形成する（図示していない）。
【００８４】
次に、図４（ｃ）に示すように、上記金の上にハンダペーストを印刷することで部品接続端子２７を形成し、図４（ｄ）に示すように、該部品接続端子２７の上に電子部品２８を載せ、リフロー処理により電子部品２８を固定する。また、半導体チップ２２の面積や配線２５等の問題により電子部品２８の一端のみを部品接続端子２７に載せリフロー処理により電子部品２８を固定する。
【００８５】
次に、図４（ｅ）に示すように、半導体チップ２２の全面をポリイミドの第２絶縁層２６で覆う。第２絶縁層２６は電子部品２８を内蔵した状態となる。そして、図４（ｆ）に示すように、接続電極２３を第２絶縁層２６上に露出させるために、第２絶縁層２６にドリルで孔２９を開ける。これにより、半導体チップ２２の上方に第１絶縁層２４および第２絶縁層２６を含むように積層された絶縁層に孔２９が開けられる。
【００８６】
次に、図４（ｇ）に示すように、接続電極２３に金線（ワイヤー）を接続して第２絶縁層２６上で切断し、第２絶縁層２６上に、第１絶縁層２４上の配線２５とは別配線となる配線２５をメッキで形成する。また、以上で電子部品２８の第１層目の搭載層の上方に、第２層目の搭載層を形成するための土台が形成される。この第２層目の搭載層にも電子部品２８を実装し、その電子部品２８への電気的な接続構成を形成するのに、第１層目の搭
載層に存在する第２絶縁層２６に孔を開ける。同様にして、第３層目、第４層目、…と搭載層を増加させていく。その後、半導体チップ２２の裏面を研磨して半導体集積回路２１をその後の工程および実装に適した寸法とし、、最後にダイシング位置３０にてダイシングを行う。
【００８７】
このように、本実施例では、ウェハ状態で半導体チップ２２の組み立てを行った後、半導体チップ２２の上方に電子部品２８を搭載し、その後ダイシングを行う。これはウェハレベルＣＳＰとも呼べる工程である。これらの工程において、第１絶縁層２４の上方に搭載されて第２絶縁層２６により被覆される、半導体チップ２２の表面に対して垂直に立てられた電子部品２８が存在する。接続電極２３から垂直に立てられた電子部品２８までの、孔２９を用いた配線２５による電気的な接続構成を形成するのに、該電子部品２８の上方への配線２５という積層物の形成が伴っている。すなわち、本実施例では、半導体チップ２２に電子部品２８を搭載するのに、半導体チップ２２のウェハ工程中に半導体チップ２２の上方への実装空間の拡張を行っている。電子部品２８が立てられた状態で実装されてさらにその上方から導通のための配線が接続されることにより、半導体チップ２２上で電子部品２８が占める面積が削減される代わりに上方への高さ拡大を行っている。従って、半導体チップ２２の面内方向に対する実装空間に限りがあっても、電子部品２８を立てて実装することにより、実装する電子部品２８の数を増加させることができる。半導体チップ２２に搭載できる電子部品２８が、従来のように半導体チップの面積に制限されることはない。
【００８８】
このようにして、半導体チップの各電子部品への電気的な接続構成の形成に、少なくとも１つの電子部品の上方への積層物の形成を伴うようにすれば、電子部品を予め半導体チップ上に取り込み、より一層、プリント配線板上の実装面積を削減することができるようになる、またはワンパッケージ化を進めることができるようになる。また、この場合、電子部品の上方に形成される積層物は、半導体集積回路が完成した後に残存する積層物を指す。ウェハ工程で半導体チップに電子部品を実装し、その実装空間を半導体チップの上方に拡張する方法および構成は、従来存在しなかった。
【００８９】
図５および図６は、上述した製造方法により完成した半導体集積回路２１をパッケージ化した状態を示す説明図である。図５はＴＳＯＰとよばれるＤＩＰタイプの半導体パッケージの内部構造を示しており、図６はＣＳＰとよばれるＢＧＡタイプの半導体パッケージの内部構造を示している。上述した製造方法により完成した半導体集積回路を樹脂モールドすることにより、従来のパッケージと全く同じ外観の、例えば半導体パッケージ７２や半導体パッケージ７３を製造する。
【００９０】
図５に示す半導体パッケージ７２では、電子部品２８が搭載された半導体集積回路２１を、半導体チップ２２側をダイパッド１４とよばれる領域に銀ペースト等のダイアタッチ材１１で固定することにより搭載し、接続電極２３とリード端子１７とをワイヤー１２を介して電気的に接続している。そして、半導体集積回路２１、ダイパッド１４、およびワイヤー１２の全体をエポキシ系樹脂１６で封止した構造となっている。リード端子１７の一部はパッケージ外部に露出している。
【００９１】
図６に示す半導体パッケージ７３は、半導体チップ２２のサイズに極めて近いパッケージである。この半導体パッケージ７３では、絶縁基板で構成される絶縁部１５ａと導電部１５ｂとを有するプリント回路基板１５の一方面に、電子部品２８が搭載された半導体集積回路２１を、半導体チップ２２側をポリイミド系の絶縁シート等のダイアタッチ材１１で固定することにより搭載している。そして、半導体集積回路２１およびワイヤー１２の全体をエポキシ系樹脂１６で封止し、接続電極２３と導電部１５ｂとをワイヤー１２を介して電気的に接続し、プリント回路基板１５の半導体チップ２２を搭載していない他方面
に、導電部１５ｂと電気的に接続された外部接続用端子１９を形成した構造となっている。
【実施例３】
【００９２】
図７（ａ）〜（ｅ）は、本発明の第３の実施例における半導体集積回路３１およびその製造方法を示す説明図である。これらの図に基づいて半導体集積回路３１の構成および製造方法を説明する。
【００９３】
本実施例の半導体集積回路３１の製造方法は、実施例１で示した半導体集積回路１の製造方法を発展させた製造方法となっている。なお、半導体集積回路３１において以下で使用する「上方」という表現は、半導体チップ３２の表面に対して垂直で、該表面に各層が積層される向きを指す。
【００９４】
半導体チップ３２は、シリコンをベースとし、内部に集積回路が形成されたものである。この半導体チップ３２の表面には、金属でできたワイヤーがボンディング接合される接続電極３３が設けられている。まず、図７（ａ）に示すように、実施例１と同様に半導体チップ３２の表面を第１絶縁層３４で被覆する。次に、図７（ｂ）に示すように、第１絶縁層３４上に配線３５を形成し、次に、接続用パッドの部分と外部接続用端子の電極パッドの部分とに、ハンダペーストを印刷することで、電子部品３８搭載用の部品接続端子３７（接続用パッドに対応する部分）と外部接続端子形成用の接続部３７ａ（外部接続用端子の電極パッドに対応する部分）を形成する。次に、図７（ｃ）に示すように、部品接続端子３７の上にディスクリートの電子部品３８を載せるとともに、接続部３７ａの上にハンダボールを載せ、リフロー処理を行うことにより、部品接続端子３７に電子部品３８を固定するとともに、接続部３７ａの上に第１のハンダバンプからなる外部接続用端子３９を形成する。このように、外部接続用端子３９の取り付けは、電子部品３８の取り付けと同時に行う。電子部品３８の中には、半導体チップ３２の表面に垂直に立てて実装されるなどすることにより他のものよりも高さが大きくなっている電子部品３８が存在している。
【００９５】
次に、図７（ｄ）に示すように、外部接続用端子３９を含む半導体チップ３２の表面の全領域を第２絶縁層３６で被覆する。第２絶縁層３６の厚みは、他のものよりも高さの大きい電子部品３８の実装高さに表面高さが揃うように設定される。第２絶縁層３６は電子部品３８を内蔵した状態となる。そして、外部接続用端子３９を露出させるために、第２絶縁層３６にドリルで孔４０を開ける。これにより、半導体チップ３２の上方に第１絶縁層３４および第２絶縁層３６を含むように積層された絶縁層に孔４０が開けられる。次に、外部接続用端子３９に金線を接続して第２絶縁層３６上で切断する。次に、図７（ｅ）に示すように、外部接続用端子３９に金線（ワイヤー）を用いて電気的に接続された第２のハンダバンプからなる別の外部接続用端子４１を第２絶縁層３６上に形成し、第２絶縁層３６上を外部接続用端子４１の部分を除いて、第３絶縁層４２で被覆する。また、以上で電子部品３８の第１層目の搭載層の上方に、第２層目の搭載層を形成するための土台が形成される。この第２層目の搭載層にも電子部品３８を実装し、その電子部品３８への電気的な接続構成を形成するのに、第１層目の搭載層に存在する第２絶縁層３６に孔を開ける。同様にして、第３層目、第４層目、…と搭載層を増加させていく。その後、半導体チップ３２の裏面を研磨して半導体集積回路３１をその後の工程および実装に適した寸法とし、工程の最後にダイシング位置４３にてダイシングを行う。
【００９６】
このように、本実施例では、ウェハ状態で半導体チップ３２の組み立てを行った後、半導体チップ３２の上方に電子部品３８を搭載するとともに、外部接続用端子３９・４１を形成し、その後ダイシングを行う。これはウェハレベルＣＳＰとも呼べる工程である。これらの工程において、第１絶縁層３４の上方に搭載される高さの大きい電子部品３８が存
在する。該電子部品３８への電気的な接続構成を形成するのに、該電子部品３８の上方への外部接続用端子４１という積層物の形成が伴っている。すなわち、本実施例では、半導体チップ３２に電子部品３８を搭載するのに、半導体チップ３２のウェハ工程中に半導体チップ３２の上方への実装空間の拡張を行っている。実装したい電子部品３８の高さに合わせて外部接続端子３９から外部接続端子４１までの金線の距離を延ばしている。従って、半導体チップ３２の面内方向に対する実装空間に限りがあっても、実装する電子部品３８を増加させることができる。半導体チップ３２に搭載できる電子部品３８が、従来のように半導体チップの面積と外部接続用端子の高さとに制限されることはない。ハンダバンプの３段以上の縦積み構成により、外部接続用端子３９に別の外部接続用端子４１・…が追加されて形成される外部接続用端子構造を備えていてもよい。
【００９７】
このようにして、半導体チップの各電子部品への電気的な接続構成の形成に、少なくとも１つの電子部品の上方への積層物の形成を伴うようにすれば、電子部品を予め半導体チップ上に取り込み、より一層、プリント配線板上の実装面積を削減することができるようになる、またはワンパッケージ化を進めることができるようになる。また、この場合、電子部品の上方に形成される積層物は、半導体集積回路が完成した後に残存する積層物を指す。ウェハ工程で半導体チップに電子部品を実装し、その実装空間を半導体チップの上方に拡張する方法および構成は、従来存在しなかった。
【実施例４】
【００９８】
図８（ａ）〜（ｅ）は、本発明の第４の実施例における半導体集積回路５１およびその製造方法を示す説明図である。これらの図に基づいて半導体集積回路５１の構成および製造方法を説明する。
【００９９】
本実施例の半導体集積回路５１の製造方法は、実施例１で示した半導体集積回路１の製造方法を発展させた製造方法となっている。なお、半導体集積回路５１において以下で使用する「上方」という表現は、半導体チップ５２の表面に対して垂直で、該表面に各層が積層される向きを指す。
【０１００】
半導体チップ５２は、シリコンをベースとし、内部に集積回路が形成されたものである。この半導体チップ５２の表面には、金属でできたワイヤーがボンディング接合される接続電極５３が設けられている。まず、図８（ａ）に示すように、実施例１と同様に半導体チップ５２の表面を第１絶縁層５４で被覆する。次に、図８（ｂ）に示すように、第１絶縁層５４上に配線５５を形成し、次に、接続用パッドの部分と外部接続用端子の電極パッドの部分とに、ハンダペーストを印刷することで、ディスクリートの電子部品５８搭載用の部品接続端子５７（接続用パッドに対応する部分）と外部接続端子形成用の接続部５７ａ（外部接続用端子の電極パッドに対応する部分）とを形成する。次に、図８（ｃ）に示すように、部品接続端子５７の上に電子部品５８を載せるとともに、接続部５７ａの上にハンダボールを載せ、リフロー処理を行うことにより、部品接続端子５７に電子部品５８を固定するとともに、接続部５７ａの上に第１のハンダバンプからなる外部接続用端子５９を形成する。このように、外部接続用端子５９の取り付けは、電子部品５８の取り付けと同時に行う。
【０１０１】
次に、図８（ｄ）に示すように、外部接続用端子５９を含む半導体チップ５２の表面の全領域を第２絶縁層５６で被覆する。第２絶縁層５６は電子部品５８を内蔵した状態となる。そして、外部接続用端子５９を第２絶縁層５６上に露出させるために、第２絶縁層５６にドリルで孔６１を開ける。これにより、半導体チップ５２の上方に第１絶縁層５４および第２絶縁層５６を含むように積層された絶縁層に孔６１が開けられる。次に、図８（ｅ）に示すように、外部接続用端子５９上にハンダボールを載せ、リフロー処理を行うことにより、外部接続用端子５９と電気的に接続された、第２のハンダバンプからなる別の
外部接続用端子６０を形成し、第２絶縁層５６上を外部接続用端子６０の部分を除いて、第３絶縁層６２で被覆する。以上で電子部品５８の第１層目の搭載層の上方に、第２層目の搭載層を形成するための土台が形成される。この第２層目の搭載層にも電子部品５８を実装し、その電子部品５８への電気的な接続構成を形成するのに、第１層目の搭載層に存在する第２絶縁層５６に孔を開ける。同様にして、第３層目、第４層目、…と搭載層を増加させていく。その後、半導体チップ５２の裏面を研磨して半導体集積回路５１をその後の工程および実装に適した寸法とし、工程の最後にダイシング位置６３にてダイシングを行う。
【０１０２】
このように、本実施例では、ウェハ状態で半導体チップ５２の組み立てを行った後、半導体チップ５２の上方に電子部品５８を搭載するとともに、外部接続用端子５９・６０・…を形成し、その後ダイシングを行う。これはウェハレベルＣＳＰとも呼べる工程である。これらの工程において、第２層目以上の搭載層に実装される該電子部品５８への電気的な接続構成を形成するのに、それより下方の搭載層に実装された該電子部品５８の上方への第２絶縁層５６相当の絶縁層という積層物の形成が伴っている。すなわち、本実施例では、半導体チップ５２に電子部品５８を搭載するのに、半導体チップ５２のウェハ工程中に半導体チップ５２の上方への実装空間の拡張を行っている。実装したい電子部品５８の高さに合わせて外部接続端子５９の大きさを調整している。従って、半導体チップ５２の面内方向に対する実装空間に限りがあっても、実装する電子部品５８を増加させることができる。半導体チップ５２に搭載できる電子部品５８が、従来のように半導体チップの面積と外部接続用端子の高さとに制限されることはない。ハンダバンプの３段以上の縦積み構成により、外部接続用端子５９に別の外部接続用端子６０・…が追加されて形成される外部接続用端子構造を備えていてもよい。
【０１０３】
このようにして、半導体チップの各電子部品への電気的な接続構成の形成に、少なくとも１つの電子部品の上方への積層物の形成を伴うようにすれば、電子部品を予め半導体チップ上に取り込み、より一層、プリント配線板上の実装面積を削減することができるようになる、またはワンパッケージ化を進めることができるようになる。また、この場合、電子部品の上方に形成される積層物は、半導体集積回路が完成した後に残存する積層物を指す。ウェハ工程で半導体チップに電子部品を実装し、その実装空間を半導体チップの上方に拡張する方法および構成は、従来存在しなかった。
【実施例５】
【０１０４】
図９（ａ）および（ｂ）は、上述した各実施例の半導体集積回路の製造方法を用い、外付け部品としてチップセラミックコンデンサ６５のフライコンデンサ２個、平滑コンデンサ１個、バイパスコンデンサ１個を必要とする３倍昇圧チャージポンプ回路を内蔵した半導体集積回路を実現した場合の図を示している。図９（ａ）は半導体集積回路の平面図であり、図９（ｂ）は図９（ａ）のＡ−Ａ断面を示している。本実施例では、図９（ａ）および（ｂ）のように、外付け部品を必要とする回路を半導体集積回路に内蔵する場合、外付け部品を、前述の電子部品８・２８・３８・５８として予め半導体チップ上に搭載するので、プリント配線板上の実装面積の削減またはワンパッケージ化を実現することができる。
【０１０５】
以上、各実施例について述べた。各実施例における電子部品は、半導体集積回路等の能動部品に対して受動部品であり、一般的に「チップ部品」といわれているものである。具体的には、抵抗器、コンデンサー、インダクター、等がその代表的なものであって、サーミスターやバリスター、或いは単なる金属体（金属材料）等でも構わない。
【０１０６】
また、絶縁層に孔を開けるのにドリルを用いることを述べたが、ＢＧＡタイプのパッケージで使われるボール状の電極は、直径サイズが０．３ｍｍ程度、配置ピッチが０．５ｍ
ｍ程度であり、例えばほぼこれに対応する様にドリルで絶縁膜に孔開けする。具体的には、ＩＣチップ単位で、数箇所の孔に対応する様にドリルが配置されて、チップの上から順次孔を彫りながらドリルが低下してゆく方式で穴開けを行うことができる。
【０１０７】
本発明は上述した各実施例に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施例にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施例についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【０１０８】
本発明は、ＴＳＯＰやＣＳＰの半導体パッケージに好適に使用することができる。
【図面の簡単な説明】
【０１０９】
【図１】本発明の実施形態を示すものであり、（ａ）ないし（ｇ）は第１の実施例における半導体集積回路の構成および製造方法を示す断面図である。
【図２】図１の半導体集積回路を備える第１の半導体集積回路装置の構成を示す断面図である。
【図３】図１の半導体集積回路を備える第２の半導体集積回路装置の構成を示す断面図である。
【図４】本発明の実施形態を示すものであり、（ａ）ないし（ｇ）は第２の実施例における半導体集積回路の構成および製造方法を示す断面図である。
【図５】図４の半導体集積回路を備える第１の半導体集積回路装置の構成を示す断面図である。
【図６】図４の半導体集積回路を備える第２の半導体集積回路装置の構成を示す断面図である。
【図７】本発明の実施形態を示すものであり、（ａ）ないし（ｅ）は第３の実施例における半導体集積回路の構成および製造方法を示す断面図である。
【図８】本発明の実施形態を示すものであり、（ａ）ないし（ｅ）は第４の実施例における半導体集積回路の構成および製造方法を示す断面図である。
【図９】本発明の実施形態を示すものであり、（ａ）は第５の実施例における半導体集積回路の構成を示す平面図、（ｂ）は（ａ）のＡ−Ａ断面図である。
【図１０】従来技術を示すものであり、半導体集積回路の構成を示す断面図である。
【符号の説明】
【０１１０】
１，２１，３１，５１  半導体集積回路
２，２２，３２，５２  半導体チップ
３，２３，３３，５３  接続電極
４，２４，３４，５４  第１絶縁層
５，２５，３５，５５  配線
６，２６，３６，５６  第２絶縁層
７，２７，３７，５７  部品接続端子
８，２８，３８，５８  電子部品
９，２９，６１  孔
１０，３０，４３，６３  ダイシング位置
１１  ダイアタッチ材
１２  ワイヤー
１４  ダイパッド
１５  プリント回路基板
１５ａ  プリント回路基板の絶縁部
１５ｂ  プリント回路基板の導電部
１６  エポキシ系樹脂
１７  リード端子
１９，３９，４１，５９，６０  外部接続用端子
３７ａ，５７ａ  外部接続端子形成用の接続部
４２，６２  第３絶縁層
６５，  チップセラミックコンデンサ
７０，７１  半導体パッケージ（半導体集積回路装置）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2005294451.tif 000008
【図７】
2005294451.tif 000009
【図８】
2005294451.tif 000010
【図９】
2005294451.tif 000011
【図１０】
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