(57)【要約】【課題】  信号電圧と基準電圧が等しい場合でも、出力が短時間に収束するラッチド・コンパレータを提供する。【解決手段】  信号電圧と基準電圧とを比較し比較結果を出力する電圧比較回路（１１０）と、当該電圧比較回路から出力される比較結果をクロック信号の制御により保持するラッチ回路（１５０）とを備えたラッチド・コンパレータにおいて、ラッチ回路（１５０）は、等しいしきい値電圧を有し、かつ、縦続接続された３段以上のインバータ（１３０，１３１，１３２）を有しており、インバータの内の第２段以降のものは、それの出力端子がそれの１段前のインバータの入力端子に接続され、及び電圧比較回路（１１０）が信号電圧と基準電圧とが等しいときに出力する電圧は、インバータのしきい値電圧と等しい値である。【選択図】          図２
2005151045.tif 000002
【特許請求の範囲】
【請求項１】
信号電圧と基準電圧とを比較し比較結果を出力する電圧比較回路と、当該電圧比較回路から出力される前記比較結果をクロック信号の制御により保持するラッチ回路とを備えたラッチド・コンパレータにおいて、
前記ラッチ回路は、等しいしきい値電圧を有し、かつ、縦続接続された３段以上のインバータを有しており、
前記インバータの内の第２段以降のものは、それの出力端子がそれの１段前のインバータの入力端子に接続され、及び
前記電圧比較回路が前記信号電圧と前記基準電圧とが等しいときに出力する電圧が、前記インバータのしきい値電圧と等しい値であることを特徴とするラッチド・コンパレータ。
【請求項２】
信号電圧と基準電圧とを比較し比較結果を出力する電圧比較回路と、当該電圧比較回路から出力される前記比較結果をクロック信号の制御により保持するラッチ回路とを備えたラッチド・コンパレータにおいて、
前記ラッチ回路は、第１のスイッチ、第２のスイッチ、第３のスイッチ、第１のインバータ、第２のインバータ、及び第３のインバータを備え、
前記第１のスイッチは、前記クロック信号によって制御され、前記電圧比較回路の出力端子と前記第１のインバータの入力端子との間に接続され、
前記第２のスイッチは、前記クロック信号と相反する論理によって制御され、かつ、前記第１のスイッチと前記第１のインバータの入力端子の間のノードと、前記第２のインバータの出力端子と前記第３のインバータの入力端子の間のノードの間に接続され、
前記第３のスイッチは、前記クロック信号によって制御され、かつ、前記第２のインバータの入力端子と前記第３のインバータの出力端子の間に接続され、
前記第１のインバータは、入力端子が前記第１のスイッチを介して前記電圧比較回路の出力端子に接続され、かつ、出力端子が前記第２のインバータの入力端子に接続され、
前記第２のインバータは、入力端子が前記第１のインバータの出力端子に接続され、かつ、出力端子が前記第３のインバータの入力端子に接続され、
前記第３のインバータは、入力端子が前記第２のインバータの出力端子に接続され、
前記インバータは、等しいしきい値電圧を有し、及び
前記電圧比較回路が前記信号電圧と前記基準電圧とが等しいときに出力する電圧は、前記インバータのしきい値電圧と等しいことを特徴とするラッチド・コンパレータ。
【請求項３】
請求項１又は２に記載のラッチド・コンパレータにおいて、前記スイッチはトランスミッション・ゲートであるラッチド・コンパレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ラッチド・コンパレータに関し、より詳しくは、インバータを付加することによって動作速度を向上させたラッチド・コンパレータに関する。
【背景技術】
【０００２】
ラッチド・コンパレータは、Ａ／Ｄ変換器等で用いられ、入力電圧をしきい値電圧等の基準電圧と比較する。ここで入力電圧がしきい値電圧と等しい場合には、電圧比較結果の出力値がラッチ回路においていずれか一方の論理レベルに収束するのにある程度の時間を要することになり、出力の確定が遅延する。このような遅延は、Ａ／Ｄ変換器の動作を高速にする際の障害となり得る。
【０００３】
従来のラッチド・コンパレータを高速に動作させるための技術としては、電圧比較回路の後段に電圧比較結果を保持するラッチ回路を設け、その電圧比較回路を構成するインバータのしきい値電圧とラッチ回路を構成するインバータのしきい値電圧とが互いに等しくなるように設定された構成が採用されていた（例えば、特許文献１参照。）。
【０００４】
そのような従来技術のラッチド・コンパレータ１００の構成について説明する。図１は従来のラッチド・コンパレータ１００の回路図である。なおすべての回路図において、それぞれの素子の電源回路は記載を省略している。ラッチド・コンパレータ１００は、大きく、電圧比較回路１０と、その後段のラッチ回路５０とから構成される。ラッチ回路５０は、トランスミッション・ゲート２０及び２１、インバータ３０及び３１から構成される。電圧比較回路１０は、入力電圧ＶINと基準電圧ＶREFとを比較し、いずれが大きいかに応じて、ハイ（ＶDD）側あるいはロー（ＶSS）側の論理レベルの電圧を後段のトランスミッション・ゲート２０へ出力する。電圧比較回路１０は、入力電圧ＶINと基準電圧ＶREFとの差に比例したアナログ信号を出力する比較器であってもよいし、その差に基づいてハイあるいはローの論理レベルのデジタル信号を出力する比較器であってもよいが、ここでは、入力電圧ＶINが基準電圧ＶREFより大きい場合はハイ側の電圧を出力し、入力電圧ＶINが基準電圧ＶREFより小さい場合はロー側の電圧としてアナログ信号を出力する比較器であるとする。電圧比較回路１０は、入力電圧ＶINと基準電圧ＶREFとが等しいときには、典型的には１／２（ＶDD−ＶSS）の電圧を出力する。ＶSSを０Ｖとすると、１／２ＶDDの電圧が出力される。
【０００５】
トランスミッション・ゲート２０及び２１には、クロック信号ＣＬＫ及び反転クロック信号ＣＬＫＮが接続されている。トランスミッション・ゲート２０はクロック信号ＣＬＫによって制御されるスイッチとして機能し、クロック信号ＣＬＫがロー（反転クロック信号ＣＬＫＮはハイ）のときに入力端子と出力端子とを接続し（オン状態）、クロック信号ＣＬＫがハイ（反転クロック信号ＣＬＫＮはロー）のときに、入力端子と出力端子とを切断して入力端子及び出力端子ともハイインピーダンス状態にする（オフ状態）。なお、トランスミッション・ゲートは入出力が対称的であり、出力端子から入力端子の方向にも信号を通過させることができる。トランスミッション・ゲート２０の出力端子はトランスミッション・ゲート２１及びインバータ３０の入力端子に接続される。
【０００６】
インバータ３０及び３１は、共に等しいしきい値電圧を有し、典型的には、入力電圧をそのしきい値電圧に関して反転させた上でしきい値電圧からの差を増幅する。このしきい値電圧は、入力電圧ＶINと基準電圧ＶREFとが等しいときに電圧比較回路１０から出力される電圧と等しい値（典型的には１／２ＶDD）に設定されており、このため電圧比較回路１０から出力される比較結果を正確に反映させた状態でインバータ３０及び３１は動作させられる。このように設定することによって、ラッチ回路５０のしきい値電圧近傍において、電圧比較回路の電圧利得が最大となるため、ラッチ回路５０から出力される電圧比較結果の出力値が不安定になるラッチ回路５０の入力電圧範囲に対応する電圧比較回路の入力電圧範囲を小さくすることができる。インバータ３０の出力端子はインバータ３１の入力端子に接続され、そしてインバータ３１の出力端子はトランスミッション・ゲート２１を介してインバータ３０の入力端子に接続される。インバータ３０と３１の合成利得は、それらがラッチ動作をするように、１より大きい値に設定されている。インバータ３１の出力端子は、ラッチド・コンパレータ１００の出力端子ＯＵＴである。トランスミッション・ゲート１２１は、クロック信号ＣＬＫと相反する論理により、トランスミッション・ゲート２０と反対の状態に制御される。
【０００７】
次にラッチド・コンパレータ１００の動作について説明する。クロック信号ＣＬＫによって、ラッチド・コンパレータ１００のサンプルモードとラッチモードとが切り替えられる。ラッチド・コンパレータ１００がサンプルモードのとき、すなわち、クロック信号ＣＬＫがローのとき、トランスミッション・ゲート２０はオンであり、電圧比較回路１０からの出力を後段に通過させる。入力電圧ＶINと基準電圧ＶREFとの比較結果である電圧比較回路１０からの出力は、インバータ３０で反転増幅され、それからの出力がインバータ３１でさらに反転増幅されてインバータ３０の入力端子と同じ論理レベル側に戻り、出力端子ＯＵＴから出力される。インバータ３１からの出力は、定常状態で同じ論理レベルとなるインバータ３０の入力端子にトランスミッション・ゲート２１を介して入力されるが、サンプルモードではトランスミッション・ゲート２１はオフであるため、ラッチ回路５０は出力値を保持するラッチ動作は行わない。
【０００８】
ラッチド・コンパレータ１００がサンプルモードからラッチモードに切り換わるとき、すなわち、クロック信号ＣＬＫがローからハイに変わるとき、トランスミッション・ゲート２０はオンからオフになり、電圧比較回路１０からの出力は後段に通過しないようになる。従ってこれ以降、電圧比較回路１０への入力信号ＶINの変動は、ラッチ回路５０の状態に影響を及ぼさない。直前の電圧比較回路１０からの出力は、インバータ３０で反転増幅され、それからの出力がインバータ３１でさらに反転増幅されて元の論理レベル側に戻り、出力端子ＯＵＴから出力される。インバータ３１からの出力は、ラッチモードであるためオンとなっているトランスミッション・ゲート２１を介してインバータ３０の入力端子に入力され、これはインバータ３０の入力端子に前段から与えられた論理と同じ論理であるため、ラッチ回路５０は出力を保持する。
【０００９】
【特許文献１】特開平７−４３３９６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかし、この先行技術の構成においても、電圧比較回路１０への入力電圧ＶINと基準電圧ＶREFとが等しい電圧であった場合、電圧比較回路１０の出力電圧は、インバータ３０のしきい値電圧と等しくなってしまう。電圧比較回路１０への入力電圧ＶINが基準電圧ＶREFの近傍である場合には電圧比較回路の利得が大きいため、電圧比較回路１０の出力電圧の入力電圧ＶINに対する変化率が大きく、電圧比較回路１０の出力電圧がインバータ３０のしきい値電圧と等しくなる範囲は非常に小さいものの、入力電圧ＶINと基準電圧ＶREFとがまったく等しい場合には、依然として電圧比較回路１０の出力電圧はインバータ３０のしきい値電圧と等しくなる場合がある。このような状態になった場合、ラッチ回路５０は外部からのノイズ等を増幅し、それが出力する電圧をハイ又はローのいずれかの論理レベルに収束させる。しかし、インバータを２段縦続接続しただけの通常のラッチ回路では、いずれかの論理レベルに収束するまでにある程度の遅延が発生し、動作速度の向上に対する障害となっていた。本発明は、上記の問題に鑑みてなされたものであり、電圧比較回路の出力がその後段のインバータのしきい値電圧とほぼ等しい場合であっても、出力のいずれかの論理レベルへの収束の遅延が減少したラッチド・コンパレータを提供するものである。
【課題を解決するための手段】
【００１１】
上述の課題の解決は、以下の特徴を有する本発明によって達成される。請求項１に記載の発明は、信号電圧と基準電圧とを比較し比較結果を出力する電圧比較回路と、当該電圧比較回路から出力される当該比較結果をクロック信号の制御により保持するラッチ回路とを備えたラッチド・コンパレータにおいて、当該ラッチ回路は、等しいしきい値電圧を有し、かつ、縦続接続された３段以上のインバータを有しており、当該インバータの内の第２段以降のものは、それの出力端子がそれの１段前のインバータの入力端子に接続され、及び当該電圧比較回路が当該信号電圧と当該基準電圧とが等しいときに出力する電圧が、当該インバータのしきい値電圧と等しい値であることを特徴とする。
【００１２】
請求項２に記載の発明は、信号電圧と基準電圧とを比較し比較結果を出力する電圧比較回路と、当該電圧比較回路から出力される当該比較結果をクロック信号の制御により保持するラッチ回路とを備えたラッチド・コンパレータにおいて、当該ラッチ回路は、第１のスイッチ、第２のスイッチ、第３のスイッチ、第１のインバータ、第２のインバータ、及び第３のインバータを備え、当該第１のスイッチは、当該クロック信号によって制御され、当該電圧比較回路の出力端子と当該第１のインバータの入力端子との間に接続され、当該第２のスイッチは、当該クロック信号と相反する論理によって制御され、かつ、当該第１のスイッチと当該第１のインバータの入力端子の間のノードと、当該第２のインバータの出力端子と当該第３のインバータの入力端子の間のノードの間に接続され、当該第３のスイッチは、当該クロック信号によって制御され、かつ、当該第２のインバータの入力端子と当該第３のインバータの出力端子の間に接続され、当該第１のインバータは、入力端子が当該第１のスイッチを介して当該電圧比較回路の出力端子に接続され、かつ、出力端子が当該第２のインバータの入力端子に接続され、当該第２のインバータは、入力端子が当該第１のインバータの出力端子に接続され、かつ、出力端子が当該第３のインバータの入力端子に接続され、当該第３のインバータは、入力端子が当該第２のインバータの出力端子に接続され、当該インバータは、等しいしきい値電圧を有し、及び当該電圧比較回路が当該信号電圧と当該基準電圧とが等しいときに出力する電圧は、当該インバータのしきい値電圧と等しいことを特徴とする。
【００１３】
請求項３に記載の発明は、請求項１又は２に記載の発明の特徴に加えて、スイッチはトランスミッション・ゲートであることを特徴とする。
【発明の効果】
【００１４】
本発明によれば、信号電圧と基準電圧とを比較し比較結果を出力する電圧比較回路（１１０）と、当該電圧比較回路から出力される比較結果をクロック信号の制御により保持するラッチ回路（１５０）とを備えたラッチド・コンパレータにおいて、ラッチ回路（１５０）は、等しいしきい値電圧を有し、かつ、縦続接続された３段以上のインバータ（１３０，１３１，１３２）を有しており、インバータの内の第２段以降のものは、それの出力端子がそれの１段前のインバータの入力端子に接続され、及び電圧比較回路（１１０）が信号電圧と基準電圧とが等しいときに出力する電圧は、インバータのしきい値電圧と等しい値であるため、電圧比較回路の出力がその後段のインバータのしきい値電圧とほぼ等しい場合であっても、出力のいずれかの論理レベルへの収束の遅延が減少するという効果が得られる。また、さらにはトランスミッション・ゲートをインバータを制御するスイッチとすることによって、簡単なＣＭＯＳ構造で両方向に信号を通過させるスイッチを実現できるため、ラッチド・コンパレータの確実な動作と容易な製造とが可能になるという効果が得られる。
【発明を実施するための最良の形態】
【００１５】
これから図面を参照して、本発明の一実施形態に係るラッチド・コンパレータ２００の構成について説明する。図１はラッチド・コンパレータ２００の回路図である。ラッチド・コンパレータ２００は、大きく、電圧比較回路１１０と、その後段のラッチ回路１５０とから構成される。ラッチ回路１５０は、トランスミッション・ゲート１２０、１２１、及び１２２、インバータ１３０、１３１、及び１３２から構成される。トランスミッション・ゲート１２０は、クロック信号ＣＬＫによって制御され、電圧比較回路１１０の出力端子とインバータ１３０の入力端子との間に接続され、トランスミッション・ゲート１２１は、クロック信号ＣＬＫと相反する論理によって制御され、かつ、トランスミッション・ゲート１２０とインバータ１３０の入力端子の間のノードと、インバータ１３１の出力端子とインバータ１３２の入力端子の間のノードの間に接続され、トランスミッション・ゲート１２２は、クロック信号ＣＬＫによって制御され、かつ、インバータ１３１の入力端子とインバータ１３２の出力端子の間に接続され、インバータ１３０は、入力端子がトランスミッション・ゲート１２０を介して電圧比較回路１１０の出力端子に接続され、かつ、出力端子がインバータ１３１の入力端子に接続され、インバータ１３１は、入力端子がインバータ１３０の出力端子に接続され、かつ、出力端子がインバータ１３２の入力端子に接続され、インバータ１３２は、入力端子がインバータ１３１の出力端子に接続される。前記ラッチド・コンパレータ２００の出力は、インバータ１３２の出力から出力端子ＯＵＴとして取り出される。
【００１６】
電圧比較回路１１０は、入力電圧ＶINと基準電圧ＶREFとを比較し、いずれが大きいかに応じて、ハイ（ＶDD）側あるいはロー（ＶSS）側の電圧を後段のトランスミッション・ゲート１２０へ出力する。電圧比較回路１１０は、入力電圧ＶINと基準電圧ＶREFとの差に比例したアナログ信号を出力する比較器であってもよいし、その差に基づいてハイあるいはローの論理レベルのデジタル信号を出力する比較器であってもよいが、ここでは、入力電圧ＶINが基準電圧ＶREFより大きい場合はハイ側の電圧を出力し、入力電圧ＶINが基準電圧ＶREFより小さい場合はロー側の電圧としてアナログ信号を出力する比較器であるとする。電圧比較回路１０は、入力電圧ＶINと基準電圧ＶREFとが等しいときには、典型的には１／２（ＶDD−ＶSS）の電圧を出力する。ＶSSを０Ｖとすると、１／２ＶDDの電圧が出力される。
【００１７】
トランスミッション・ゲート１２０、１２１、及び１２２には、クロック信号ＣＬＫ及び反転クロック信号ＣＬＫＮが接続されている。トランスミッション・ゲート１２０はクロック信号ＣＬＫによって制御されるスイッチとして機能し、クロック信号ＣＬＫがロー（反転クロック信号ＣＬＫＮはハイ）のときに入力端子と出力端子とを接続し（オン状態）、クロック信号ＣＬＫがハイ（反転クロック信号ＣＬＫＮはロー）のときに、入力端子と出力端子とを切断して入力端子及び出力端子ともハイインピーダンス状態にする（オフ状態）。なお、トランスミッション・ゲートは入出力が対称的であり、出力端子から入力端子の方向にも信号を通過させることができる。トランスミッション・ゲート１２０の出力端子はトランスミッション・ゲート１２１及びインバータ１３０の入力端子に接続される。
【００１８】
インバータ１３０、１３１、及び１３２は、共に等しいしきい値電圧を有し、典型的には、入力電圧をそのしきい値電圧に関して反転させた上でしきい値電圧からの差を増幅する。このしきい値電圧は、入力電圧ＶINと基準電圧ＶREFとが等しいときに電圧比較回路１１０から出力される電圧と等しい値（典型的には１／２ＶDD）に設定されており、このため電圧比較回路１１０から出力される比較結果を正確に反映させた状態でインバータ１３０、１３１、及び１３２は動作させられる。このように設定することによって、ラッチ回路１５０のしきい値電圧近傍において、電圧比較回路の電圧利得が最大となるため、ラッチ回路１５０から出力される電圧比較結果の出力値が不安定になるラッチ回路１５０の入力電圧範囲に対応する電圧比較回路の入力電圧範囲を小さくすることができる。インバータ１３０の出力端子はインバータ１３１の入力端子に接続され、そしてインバータ１３１の出力端子はトランスミッション・ゲート１２１を介してインバータ１３０の入力端子に接続され、これらは第１ラッチ回路１６０を構成する。インバータ１３０と１３１の合成利得は、それらがラッチ動作をするように、１より大きい値に設定されている。インバータ１３１の出力端子は、第１ラッチ回路１６０の出力となる。トランスミッション・ゲート１２１は、クロック信号ＣＬＫと相反する論理により、トランスミッション・ゲート１２０と反対の状態に制御される。
【００１９】
インバータ１３１の出力端子はインバータ１３２の入力端子に接続され、そしてインバータ１３２の出力端子はトランスミッション・ゲート１２２を介してインバータ１３１の入力端子に接続され、これらは第２ラッチ回路１７０を構成する。インバータ１３１と１３２の合成利得は、それらがラッチ動作をするように、１より大きい値に設定されている。インバータ１３２の出力端子は、ラッチド・コンパレータ２００の出力端子ＯＵＴとなる。トランスミッション・ゲート１２２は、クロック信号ＣＬＫと相反する論理により、トランスミッション・ゲート１２０と反対の状態に制御される。
【００２０】
次にラッチド・コンパレータ２００の動作について説明する。クロック信号ＣＬＫによって、ラッチド・コンパレータ２００のサンプルモードとラッチモードとが切り替えられる。ラッチド・コンパレータ２００がサンプルモードのとき、すなわち、クロック信号ＣＬＫがローのとき、トランスミッション・ゲート１２０はオンであり、電圧比較回路１１０からの出力を後段に通過させる。入力電圧ＶINと基準電圧ＶREFとの比較結果である電圧比較回路１１０からの出力は、インバータ１３０で反転増幅され、それからの出力がインバータ１３１でさらに反転増幅されてインバータ１３０の入力端子と同じ論理レベル側に戻る。インバータ１３１からの出力は、定常状態で同じ論理レベルとなるインバータ１３０の入力端子にトランスミッション・ゲート１２１を介して入力されるが、サンプルモードではトランスミッション・ゲート１２１はオフであるため、ラッチ回路１６０は出力値を保持するラッチ動作は行わない。
【００２１】
インバータ１３１からの出力は、インバータ１３２で反転増幅され、インバータ１３１の入力端子と同じ論理レベル側に戻る。インバータ１３２からの出力は、定常状態で同じ論理レベルとなるインバータ１３０の入力端子にトランスミッション・ゲート１２２を介して入力されるが、サンプルモードではトランスミッション・ゲート１２２はオフであるため、ラッチ回路１７０は出力値を保持するラッチ動作は行わない。従って、ラッチ回路１５０全体としてもラッチ動作は行わず、電圧比較回路１２０の出力する論理レベルに応じて、それと相反する論理の論理レベルを出力する。
【００２２】
ラッチド・コンパレータ２００がサンプルモードからラッチモードに切り換わるとき、すなわち、クロック信号ＣＬＫがローからハイに変わるとき、トランスミッション・ゲート１２０はオンからオフになり、電圧比較回路１１０からの出力は後段に通過しないようになる。従ってこれ以降、電圧比較回路１１０への入力信号ＶINの変動は、ラッチ回路１５０の状態に影響を及ぼさない。直前の電圧比較回路１１０からの出力は、第１段のインバータ１３０で反転増幅され、それからの出力が第２段のインバータ１３１でさらに反転増幅されて元の論理レベル側に戻る。インバータ１３１からの出力は、ラッチモードであるためオンとなっているトランスミッション・ゲート１２１を介してインバータ１３０の入力端子に入力され、これはインバータ１３０の入力端子に前段から与えられた論理と同じ論理であるため、第１ラッチ回路１６０は出力を保持する。
【００２３】
第２段のインバータ１３１からの出力は、第３段のインバータ１３２で反転増幅され、インバータ１３１の入力端子と同じ論理レベル側に戻る。インバータ１３２からの出力は、ラッチモードであるためオンとなっているトランスミッション・ゲート１２２を介してインバータ１３１の入力端子に入力され、これはインバータ１３１の入力端子に前段から与えられた論理と同じ論理であるため、第２ラッチ回路１７０は出力を保持する。ここで、第２ラッチ回路１７０への入力は、すでにインバータ１３０によって増幅されていることは重要な特徴である。このため、第２ラッチ回路１７０は、より強い安定化動作を行うことになる。このような構成を採ることによって、ラッチ回路１５０全体の安定化作用が強化されることになり、それの動作がより高速化される。これは、特に、ラッチ回路１５０の入力電圧がそれのしきい値電圧と等しい場合に顕著である。電圧比較回路１１０への入力電圧ＶINと基準電圧ＶREFとが等しく、電圧比較回路１１０の出力電圧がインバータ１３０のしきい値電圧と等しい場合には、ラッチモードに移行した直後の論理レベルはハイ側とロー側の中間である。ラッチ回路１５０は、外部からのノイズ等を増幅することによって、この状態からいずれかの論理側に出力電圧を収束させる。この際、ラッチ回路１５０は、従来技術のラッチ回路５０と比較して、回路を安定化させる力が大きいため、より高速に論理レベルを収束させることができる。
【００２４】
このような安定化作用を強化する機能は、信号電圧と基準電圧とを比較し比較結果を出力する電圧比較回路と、当該電圧比較回路から出力される前記比較結果をクロック信号の制御により保持するラッチ回路とを備えたラッチド・コンパレータにおいて、ラッチ回路は、等しいしきい値電圧を有し、かつ、縦続接続された３段以上のインバータを有しており、そのインバータの内の第２段以降のものは、それの出力端子がそれの１段前のインバータの入力端子に接続されており、電圧比較回路が信号電圧と前記基準電圧とが等しいときに出力する電圧がインバータのしきい値電圧と等しい値であるラッチド・コンパレータにおいて実現される。それは、２段目以降のラッチ要素が、それの前段のラッチ要素を更に安定化させるためである。
【００２５】
ここで、従来技術と本発明のラッチ回路の動作の違いについて簡単に考察する。簡単のため、すべてのインバータの利得を「−Ｇ倍」とする。ここでＧ＞１である。入力電圧ＶINと基準電圧ＶREFとが等しく、第１段のインバータへの入力電圧がしきい値電圧と等しい場合に、外部からのノイズ等により第１段のインバータにΔＶの電圧のゆらぎが生じると、どのようにそれぞれのラッチ回路が動作するのかについて考察する。以下の考察では、電圧は、しきい値電圧からの差を表わすものとする。
【００２６】
まず、従来技術に係るラッチ回路５０の場合、ゆらぎΔＶは第１段のインバータ３０で反転増幅されて−ＧΔＶとなり、それが第２段のインバータ３１でさらに反転増幅されてＧ2ΔＶとなって第１段のインバータ３０の入力に帰還される。すなわち、「Ｇ2倍」の係数でゆらぎΔＶが増幅され、それによってラッチ回路５０が安定化させられることになる。
【００２７】
一方、本発明に係るラッチ回路１５０の場合、ゆらぎΔＶは第１段のインバータ１３０で反転増幅されて−ＧΔＶとなり、それが第２段のインバータ１３１でさらに反転増幅されてＧ2ΔＶとなる。そしてそれは、第３段のインバータ１３２でまたさらに反転増幅されて−Ｇ3ΔＶとなる。そして、これが第２段のインバータ１３１入力に帰還されるため、「−Ｇ3倍」の係数でゆらぎΔＶが増幅されて出力され、また、それによってラッチ回路１５０が安定化されることになる。従って、この点だけを考慮しても、ラッチ回路１５０はラッチ回路５０と比較するとＧ3／Ｇ2＝Ｇ倍も安定化させる力が大きいことになる。さらに、この−Ｇ3ΔＶの第３段のインバータ１３２の出力は、第２段のインバータ１３１の入力にも加えられるため、第２段のインバータの安定化動作も強化させられることになる。このように、インバータを３段縦続接続した本発明に係るラッチ回路１５０は、インバータを２段縦続接続しただけの通常構成のラッチ回路５０と比較して、はるかに高速に動作できることがわかる。
【実施例】
【００２８】
従来技術に係るラッチ回路５０と本発明に係るラッチ回路１５０の過渡特性をシミュレーションにより解析した。なお、いずれのラッチ回路も、前段からの信号を断続させるだけの第１段のトランスミッション・ゲートは動作に直接は関係しないので、回路図からトランスミッション・ゲート２０及び１２０を省略している。シミュレーションのソフトウェアとしてはＨｓｐｉｃｅを使用した。図３は、従来技術に係るラッチド・コンパレータ１００のラッチ回路５０の回路図である。図４は、本発明に係るラッチド・コンパレータ２００のラッチ回路１５０の実施例の回路図である。いずれも、図１の構成に対応する要素には同じ符号を付している。
【００２９】
図中において、Ｌはゲート長さ、Ｗはゲート幅、ＳＴＥＰはシミュレーションの時間の刻み、ＳＴＡＲＴは開始時間、ＥＮＤは終了時間、Ａは電源電圧（ＶDD）、Ｖ（ＩＮＰＵＴ）は前段の電圧比較回路から入力された比較結果の電圧である。実際の値としては、Ａ＝４．０Ｖ、Ｖ（ＩＮＰＵＴ）＝２．０２７２７５５Ｖとした。ここで、このＶ（ＩＮＰＵＴ）は、インバータのしきい値電圧よりわずかに大きい電圧であり、これを初期状態として過渡解析を実施した。
【００３０】
図５は、従来技術に係るラッチド・コンパレータ１００及び本発明に係るラッチド・コンパレータ２００のラッチ回路の過渡解析シミュレーション結果を表わすグラフである。ラッチ回路５０及びラッチ回路１５０に、初期値が２．０２７２７５５Ｖの入力信号を加えた場合の過渡特性がそこに図示されている。従来技術に係るラッチ回路５０については、図中において「入力信号（従来技術）」として示される信号が入力された場合、「出力信号（従来技術）」として示される信号が、ラッチ回路５０から（インバータ３１の出力端子から）出力される。本発明に係るラッチ回路１５０については、図中において「入力信号（本発明）」として示される信号が入力された場合、「第１ラッチ回路出力信号（本発明）」として示される信号が第１ラッチ回路１６０（インバータ１３１の出力端子）から出力され、「出力信号（本発明）」として示される信号がラッチ回路１５０から（第２ラッチ回路１７０のインバータ１３２から）出力される。
【００３１】
図５から、従来技術に係るラッチ回路５０と、本発明に係るラッチ回路１５０の内の第１ラッチ回路１６０の過渡特性は、ほとんど同じであることが分かる。両者とも、それらの出力信号は、開始直後（０秒）において約３Ｖであり、４Ｖより約１Ｖ低い状態である。また、１５０ｐ秒経過後においても、それらの出力信号は３．５Ｖ以下であり、４Ｖより０．５Ｖ以上低い状態にとどまっている。このように、出力信号がいずれかの論理側に収束するのに遅延がある。これは、高速動作の妨げになる。一方、本発明に係るラッチ回路１５０の過渡特性は、開始直後（０秒）において約０．２Ｖであり、０Ｖより約０．２Ｖ高い状態に過ぎない。また、１５０ｐ秒経過後においては、０．１Ｖ以下になっており、ほぼ０Ｖに収束している。このように、ラッチ回路１５０においては、出力信号がいずれかの論理側に極めて短時間に収束することが示されている。従って、このシミュレーションによっても、本発明の構成は、ラッチ回路にしきい値とほぼ等しい電圧の信号が入力された場合であっても、短時間に出力を収束させることができることが明らかである。
【図面の簡単な説明】
【００３２】
【図１】従来技術に係るラッチド・コンパレータ１００の回路図である。
【図２】本発明の一実施形態に係るラッチド・コンパレータ２００の回路図である。
【図３】従来技術に係るラッチド・コンパレータ１００のラッチ回路５０の回路図である。
【図４】本発明に係るラッチド・コンパレータ２００のラッチ回路１５０の実施例の回路図である。
【図５】ラッチド・コンパレータ１００（従来技術）及びラッチド・コンパレータ２００（本発明）のラッチ回路の過渡解析シミュレーション結果を表わすグラフである。
【符号の説明】
【００３３】
１０  電圧比較回路
２０  トランスミッション・ゲート
２１  トランスミッション・ゲート
３０  インバータ
３１  インバータ
５０  ラッチ回路
１００  ラッチド・コンパレータ
１１０  電圧比較回路
１２０  トランスミッション・ゲート
１２１  トランスミッション・ゲート
１２２  トランスミッション・ゲート
１３０  インバータ
１３１  インバータ
１３２  インバータ
１５０  ラッチ回路
１６０  第１ラッチ回路
１７０  第２ラッチ回路
２００  ラッチド・コンパレータ
【図１】
2005151045.tif 000003
【図２】
2005151045.tif 000004
【図３】
2005151045.tif 000005
【図４】
2005151045.tif 000006
【図５】
2005151045.tif 000007