(57)【要約】     【課題】  出力電圧の初期値に依存することなく、所定の出力電圧を得ることを保証する電圧変換回路を提供する。    【解決手段】  この電圧変換回路では、電圧検出回路１１３の検出信号が出力電圧Ｖintが所定値に達していないことを表しているときには、セレクタ回路１０５はグランドレベル信号をスイッチングトランジスタ回路１０７に出力する。これにより、スイッチングトランジスタ回路１０７は外部電圧Ｖｄｄをローパスフィルタ回路１０８に出力し、出力端子ＴＴから出力される出力電圧Ｖintが制御回路１０１を正常に動作させる所定値に達すると、電圧検出回路１１３は、出力電圧Ｖintが所定値に達したことを表す検出信号をセレクタ回路１０５に出力し、セレクタ回路１０５は、制御回路１０１からの第１の制御信号ＣＣ１，ＣＣ２による制御信号ＳＳ１,ＳＳ２をスイッチングトランジスタ回路１０７に出力する。【選択図】  図１
2005137150.tif 000002
【特許請求の範囲】
【請求項１】
外部電源から外部電圧が入力され、出力端子から出力電圧を出力する電圧変換回路であって、
上記出力端子からの上記出力電圧が入力され、この出力電圧を電源電圧として動作して第１の制御信号を生成する制御回路と、
上記外部電圧を電源電圧として動作し、上記出力電圧を検出して、上記出力電圧が所定値に達したか否かを表す検出信号を出力する電圧検出回路と、
上記電圧検出回路から上記検出信号が入力され、上記検出信号が上記出力電圧が所定値に達したことを表しているときに、上記第１の制御信号による制御信号を出力する一方、上記検出信号が上記出力電圧が所定値に達していないことを表しているときに、第２の制御信号を出力するセレクタ回路と、
上記セレクタ回路から上記第１の制御信号による制御信号を受けたときに、この制御信号に応じて、上記外部電圧とは異なる別の電圧と上記外部電圧とを交互に出力する一方、上記セレクタ回路から上記第２の制御信号を受けたときに、上記外部電圧を出力するスイッチ回路と、
上記スイッチ回路と上記出力端子との間に接続され、上記スイッチ回路の出力を平滑化するローパスフィルタ回路を備えたことを特徴とする電圧変換回路。
【請求項２】
請求項１に記載の電圧変換回路において、
上記電圧検出回路は、
第１導電型ＭＯＳトランジスタと第２導電型ＭＯＳトランジスタと第１の反転回路と第２の反転回路を有し、
上記第１導電型ＭＯＳトランジスタは、ソースに上記外部電圧が入力されると共にゲートに所定の入力信号が入力され、
上記第２導電型ＭＯＳトランジスタは、ソースがグランドに接続されると共にゲートに上記出力電圧が入力され、
上記第１導電型ＭＯＳトランジスタのドレインと上記第２導電型ＭＯＳトランジスタのドレインとが接続部で接続され、
上記第１の反転回路は上記外部電圧を電源電圧とすると共に入力側が上記接続部に接続され、上記第２の反転回路は上記外部電圧を電源電圧とすると共に入力側が上記第１の反転回路の出力側に接続されており、
上記セレクタ回路は、
上記第１の反転回路からの出力信号と上記第２の反転回路からの出力信号とが上記検出信号として入力され、この２つの出力信号に応じて、上記第１の制御信号による制御信号または上記第２の制御信号のいずれか一方を出力することを特徴とする電圧変換回路。
【請求項３】
請求項２に記載の電圧変換回路において、
上記電圧検出回路が有する上記第１導電型ＭＯＳトランジスタのゲートはグランドに接続され、上記所定の入力信号がグランドレベルの信号であることを特徴とする電圧変換回路。
【請求項４】
請求項２に記載の電圧変換回路において、
上記電圧検出回路の上記第１導電型ＭＯＳトランジスタのゲート幅が上記電圧検出回路の上記第２導電型ＭＯＳトランジスタのゲート幅よりも小さいことを特徴とする電圧変換回路。
【請求項５】
請求項２に記載の電圧変換回路において、
上記電圧検出回路の上記第２導電型ＭＯＳトランジスタは、オンした場合にチャネルが形成される半導体領域がゲートと電気的に接続されたＭＯＳトランジスタであることを特徴とする電圧変換回路。
【請求項６】
請求項２に記載の電圧変換回路において、
上記電圧検出回路は、
上記第１の反転回路の出力信号と上記第２の反転回路の出力信号とを所定の時間だけ遅延させて上記検出信号として上記セレクタ回路に入力すると共に上記外部電源からの上記外部電圧を電源電圧とする遅延回路を備えたことを特徴とする電圧変換回路。
【請求項７】
請求項１に記載の電圧変換回路を少なくとも１つ備え、この電圧変換回路の出力端子から出力される出力電圧を、半導体集積回路を駆動する電源電圧としたことを特徴とする半導体装置。
【請求項８】
請求項７に記載の半導体装置を備えたことを特徴とする携帯電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、例えば集積回路等に電源電圧を供給する電圧変換回路、およびこれを備えた半導体装置に関する。
【背景技術】
【０００２】
近年、より低電力で半導体デバイスを動作させるために、低い電圧で回路を動作させるように成ってきている。モバイルなどの機器において、一般に、外部電源から与える電源電圧は、電池の物理的特性により、たとえば１.５Ｖとか３.０Ｖといった固定の電圧である。したがって、上記回路を、例えば、０.５Ｖや１.２Ｖで動作させようとすると、上記外部電源の電圧はそのまま使うことができず、電圧変換回路を用いて外部電源の電圧を降圧する必要がある。
【０００３】
このような電圧変換回路として、例えば、特開２００２-２２３５６４号公報に記載の技術が提案されている。この従来の電圧変換回路の構成を、図６に示す。
【０００４】
この従来の電圧変換回路は、パルス信号生成回路６０１およびスイッチタイミング制御回路６０２を含めた制御回路６００と、昇圧レベルシフタ６０３,６０４と、スイッチングトランジスタ回路６０５と、インダクタＬ１とキャパシタＣ１からなるローパスフィルタ回路６０６から構成されている。
【０００５】
上記制御回路６００は、この電圧変換回路自身が作り出した出力電圧Ｖintを電源電圧として動作する。一方、この制御回路６００以外の回路(昇圧レベルシフタ６０３,６０４とスイッチングトランジスタ回路６０５)は、外部の電源から供給される外部電圧Ｖｄｄを電源電圧として動作する。
【０００６】
上記制御回路６００は、振幅が上記出力電圧Ｖintである制御信号を作り出し、昇圧レベルシフタ６０３,６０４は、上記制御信号を振幅が上記外部電圧Ｖｄｄになるように昇圧したのち、スイッチングトランジスタ回路６０５へ入力する。このスイッチングトランジスタ回路６０５の出力は、上記インダクタＬ１とキャパシタＣ１から成るフィルタ回路６０６に入力され、このフィルタ回路６０６の出力として出力電圧Ｖintを得る。
【０００７】
ここで、上記制御回路６００が出力する制御信号は、ローレベルとハイレベルを所定の周期で繰り返すパルス信号である。スイッチングトランジスタ回路６０５に入力される直前において、上記制御信号の(ローレベル期間)÷上記制御信号の(ローレベル期間+ハイレベル期間)をデューティー比Ｒとすると、出力電圧Ｖintは、次式(１)で表される。
【０００８】
Ｖint＝Ｒ×Ｖｄｄ    ……(１)
式(１)において、Ｒ＜１であるので、出力電圧Ｖintとして、外部電圧Ｖｄｄよりも低い電圧を得ることができる。
【特許文献１】特開２００２−２２３５６４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上記従来技術では、制御回路６００を外部電圧Ｖｄｄよりも低い出力電圧Ｖintで駆動することで、消費電力の低減を図っている。
【００１０】
すなわち、上記従来の電圧変換回路において、スイッチングトランジスタ回路６０５を駆動するべく制御信号を発生させる制御回路６００は、電圧変換回路自身の出力電圧Ｖintを電源電圧としている。たとえば、出力電圧Ｖintの初期値が、出力電圧Ｖintを電源電圧として駆動する制御回路６００を駆動させるのに十分な電圧となっているとき、スイッチングトランジスタ回路６０５に制御信号が伝達されているので、このスイッチングトランジスタ回路６０５は所望の動作を行う。
【００１１】
しかしながら、上記従来の電圧変換回路では、たとえば、出力電圧Ｖintの初期値が０Ｖであった場合、出力電圧Ｖintを電源電圧として駆動する制御回路６００は動作せず、したがってスイッチングトランジスタ回路６０５に制御信号が入力されない。このため、いつまでたっても出力電圧Ｖintは所定の電圧にはならないので、制御回路６００も動作しない。
【００１２】
そこで、この発明の目的は、出力電圧を電源電圧として利用して低消費電力を実現できる上に、出力電圧の初期値に依存することなく、所定の出力電圧を得ることを保証する電圧変換回路を提供することにある。
【課題を解決するための手段】
【００１３】
上記目的を達成するため、この発明の電圧変換回路は、外部電源から外部電圧が入力され、出力端子から出力電圧を出力する電圧変換回路であって、
上記出力端子からの上記出力電圧が入力され、この出力電圧を電源電圧として動作して第１の制御信号を生成する制御回路と、
上記外部電圧を電源電圧として動作し、上記出力電圧を検出して、上記出力電圧が所定値に達したか否かを表す検出信号を出力する電圧検出回路と、
上記電圧検出回路から上記検出信号が入力され、上記検出信号が上記出力電圧が所定値に達したことを表しているときに、上記第１の制御信号による制御信号を出力する一方、上記検出信号が上記出力電圧が所定値に達していないことを表しているときに、第２の制御信号を出力するセレクタ回路と、
上記セレクタ回路から上記第１の制御信号による制御信号を受けたときに、この制御信号に応じて、上記外部電圧とは異なる別の電圧と上記外部電圧とを交互に出力する一方、上記セレクタ回路から上記第２の制御信号を受けたときに、上記外部電圧を出力するスイッチ回路と、
上記スイッチ回路と上記出力端子との間に接続され、上記スイッチ回路の出力を平滑化するローパスフィルタ回路を備えたことを特徴としている。
【００１４】
この発明の電圧変換回路では、上記検出信号が上記出力電圧が所定値に達していないことを表しているときには、上記セレクタ回路は上記第２の制御信号を上記スイッチ回路に出力する。これにより、上記スイッチ回路は上記外部電圧を上記ローパスフィルタ回路に出力する。これにより、上記ローパスフィルタ回路は出力端子から出力する出力電圧を徐々に上記外部電圧に近づけていく、そして、この出力電圧が上記制御回路を正常に動作させる所定値に達したときに、上記電圧検出回路は、上記出力電圧が所定値に達したことを表す検出信号を上記セレクタ回路に出力する。すると、上記セレクタ回路は、上記第２の制御信号に替えて、上記第１の制御信号による制御信号を上記スイッチ回路に出力する。これにより、スイッチ回路は上記外部電圧と上記別の電圧とを交互に出力する。
【００１５】
したがって、この発明の電圧変換回路によれば、出力端子から出力される出力電圧を電源電圧として動作する制御回路の動作が保証されていない初期状態において、スイッチ回路からローパスフィルタ回路に強制的に外部電圧を入力することで、初期状態によらず、制御回路を確実に起動できる。
【００１６】
また、上記制御回路は、上記外部電圧よりも低い上記出力電圧を電源電圧とすることで、消費電力を低減できる。
【００１７】
また、一実施形態の電圧変換回路では、上記電圧検出回路は、
第１導電型ＭＯＳトランジスタと第２導電型ＭＯＳトランジスタと第１の反転回路と第２の反転回路を有し、
上記第１導電型ＭＯＳトランジスタは、ソースに上記外部電圧が入力されると共にゲートに所定の入力信号が入力され、
上記第２導電型ＭＯＳトランジスタは、ソースがグランドに接続されると共にゲートに上記出力電圧が入力され、
上記第１導電型ＭＯＳトランジスタのドレインと上記第２導電型ＭＯＳトランジスタのドレインとが接続部で接続され、
上記第１の反転回路は上記外部電圧を電源電圧とすると共に入力側が上記接続部に接続され、上記第２の反転回路は上記外部電圧を電源電圧とすると共に入力側が上記第１の反転回路の出力側に接続されており、
上記セレクタ回路は、
上記第１の反転回路からの出力信号と上記第２の反転回路からの出力信号とが上記検出信号として入力され、この２つの出力信号に応じて、上記第１の制御信号による制御信号または上記第２の制御信号のいずれか一方を出力する。
【００１８】
この実施形態の電圧変換回路によれば、上記出力電圧を電源として動作する制御回路の動作が保証されていない初期状態において、上記電圧検出回路の上記第１導電型ＭＯＳトランジスタのゲートに入力される所定の入力信号によって、この第１導電型ＭＯＳトランジスタをオンにして、第１反転回路からの出力信号をローレベル信号とし、第２反転回路からの出力信号をハイレベル信号にする。これにより、上記セレクタ回路は、上記制御回路からの第１の制御信号に替えて上記第２の制御信号を上記スイッチ回路に出力する。これにより、上記スイッチ回路は、上記外部電圧を上記ローパスフィルタ回路に出力し、出力端子からの出力電圧を徐々に上記外部電圧に近づける。これにより、初期状態において出力電圧がたとえば０Ｖであっても、上記出力電圧を電源電圧とする制御回路を確実に起動できる。
【００１９】
また、一実施形態の電圧変換回路では、上記電圧検出回路が有する上記第１導電型ＭＯＳトランジスタのゲートはグランドに接続され、上記所定の入力信号がグランドレベルの信号である。
【００２０】
この実施形態によれば、上記電圧検出回路の上記第１導電型ＭＯＳトランジスタのゲートに外部からの入力信号を入力する必要がなくなり、回路の入力端子(ピン数)を削減できる。
【００２１】
また、一実施形態の電圧変換回路は、上記電圧検出回路の上記第１導電型ＭＯＳトランジスタのゲート幅が上記電圧検出回路の上記第２導電型ＭＯＳトランジスタのゲート幅よりも小さい。
【００２２】
この実施形態では、上記第１導電型ＭＯＳトランジスタのゲート幅を第２導電型ＭＯＳトランジスタのゲート幅より小さくすることで、上記第１導電型ＭＯＳトランジスタと上記第２導電型ＭＯＳトランジスタが同時にオン状態になったときに、上記接続部のドレイン電位をローレベル側に引き下げることを保証できる。
【００２３】
また、一実施形態の電圧変換回路は、上記電圧検出回路の上記第２導電型ＭＯＳトランジスタは、オンした場合にチャネルが形成される半導体領域がゲートと電気的に接続されたＭＯＳトランジスタである。
【００２４】
上記実施形態によれば、上記第２導電型ＭＯＳトランジスタがオンするとき、ゲート電圧が上がるにつれて、チャネルが形成される半導体領域の電位が上昇してしきい値が下がり、駆動電流が増大する一方、オフするときに通常のＭＯＳトランジスタと同様にしきい値電圧が維持されるために、リーク電流を抑制できる。
【００２５】
このようなトランジスタを第２導電型ＭＯＳトランジスタとして採用することによって、たとえば、出力電圧が０.５〜０.６Ｖ以下といった低電圧を想定した場合でも、動作電流が大きくとれて高速化できる。また、上記トランジスタを使用することで、ゲート長およびゲート幅を共に大きくしなくても、上記第２導電型ＭＯＳトランジスタのオン抵抗は小さく、通常のＭＯＳトランジスタを採用したときに比べて、面積も小さくできる。
【００２６】
また、一実施形態の電圧変換回路では、上記電圧検出回路は、
上記第１の反転回路の出力信号と上記第２の反転回路の出力信号とを所定の時間だけ遅延させて上記検出信号として上記セレクタ回路に入力すると共に上記外部電源からの上記外部電圧を電源電圧とする遅延回路を備えた。
【００２７】
この実施形態では、上記電圧検出回路に上記出力電圧が入力されてから、上記検出信号を出力するまでの時間を上記所定の時間だけ遅延される。これにより、上記電圧検出回路が上記出力電圧が上記所定値に達したことを表わす検出信号を出力した時刻よりも、上記所定値に達した出力電圧が上記制御回路に入力された時刻を遅くすることを確実にでき、タイミング設計が容易になる。
【００２８】
また、一実施形態の半導体装置は、上記電圧変換回路を少なくとも１つ備え、この電圧変換回路の出力端子から出力される出力電圧を、半導体集積回路を駆動する電源電圧とした。
【００２９】
この実施形態の半導体装置によれば、上記電圧変換回路の出力電圧を電源電圧として、上記半導体集積回路を駆動するに際し、上記出力電圧の初期値に拘わらず、制御回路を確実に起動させることができ、所望の出力電圧を上記半導体集積回路に出力して確実に駆動できる。
【発明の効果】
【００３０】
この発明の電圧変換回路によれば、セレクタ回路は、電圧検出回路の検出信号が出力電圧が所定値に達していないことを表しているときには、セレクタ回路は制御回路からの第１の制御信号ではなく第２の制御信号(一例としてグランドレベル信号)をスイッチ回路に出力する。これにより、スイッチ回路は外部電圧をローパスフィルタ回路に出力し、ローパスフィルタ回路は出力端子から出力する出力電圧を徐々に上記外部電圧に近づけていき、この出力電圧が制御回路を正常に動作させる所定値に達したときに、電圧検出回路は、上記出力電圧が所定値に達したことを表す検出信号を上記セレクタ回路に出力する。すると、上記セレクタ回路は、上記第２の制御信号に替えて、上記制御回路からの第１の制御信号をスイッチ回路に出力し、スイッチ回路は上記外部電圧と別の電圧とを交互に出力する。
【００３１】
したがって、この発明の電圧変換回路によれば、出力端子から出力される出力電圧を電源電圧として動作する制御回路の動作が保証されていない初期状態において、スイッチ回路からローパスフィルタ回路に強制的に外部電圧を入力することで、初期状態によらず、制御回路を確実に起動できる。
【００３２】
また、上記制御回路は、上記外部電圧よりも低い上記出力電圧を電源電圧とすることで、消費電力を低減できる。
【発明を実施するための最良の形態】
【００３３】
以下、この発明を図示の実施の形態に基いて詳細に説明する。
【００３４】
(第１の実施の形態)
図１は、この発明の電圧変換回路の第１の実施形態を示す構成図である。図１に示すように、この第１実施形態の電圧変換回路は、制御回路１０１と、この制御回路１０１の出力側に接続された２つの信号処理回路１０９,１１０と、この２つの信号処理回路１０９,１１０の出力側に接続されたスイッチ回路としてのスイッチングトランジスタ回路１０７と、このスイッチングトランジスタ回路１０７の出力側に接続されたローパスフィルタ回路１０８、および上記ローパスフィルタ回路１０８の出力電圧Ｖintを検出する電圧検出回路１１３を備える。なお、上記信号処理回路１０９と１１０とは同じ構成である。
【００３５】
上記制御回路１０１は、パルス信号生成回路１０２とこのパルス信号生成回路１０２の出力側に接続されたスイッチタイミング制御回路１０３とを有し、制御信号ＣＣ１を信号処理回路１０９に出力し、制御信号ＣＣ２を信号処理回路１１０に出力する。上記パルス信号生成回路１０２およびスイッチタイミング制御回路１０３の電源入力端子は、この電圧変換回路の出力電圧Ｖintが電源電圧として入力されるように、上記ローパスフィルタ回路１０８の出力側の出力端子ＴＴに接続されている。
【００３６】
また、上記信号処理回路１０９は、上記制御回路１０１からの制御信号ＣＣ１が入力される昇圧レベル回路である昇圧レベルシフタ１０４と、この昇圧レベルシフタ１０４が出力する第１の制御信号としての制御信号ＳＳ１が入力されるセレクタ回路１０５と、このセレクタ回路１０５の出力側に接続されたバッファ回路１０６を有する。上記昇圧レベルシフタ１０４は、上記ローパスフィルタ回路１０８の出力電圧Ｖintと、外部電源(例えば電池)からの外部電圧Ｖｄｄとが電源電圧として入力される。
【００３７】
また、上記セレクタ回路１０５は、ｎＭＯＳトランジスタＴ１,Ｔ３とｐＭＯＳトランジスタＴ２を有する。上記ｎＭＯＳトランジスタＴ１は、ソースがグランドに接続され、ゲートがｐＭＯＳトランジスタＴ２のゲートに接続され、ドレインが出力端Ｎ３に接続されている。また、上記ｐＭＯＳトランジスタＴ２とｎＭＯＳトランジスタＴ３は、互いのソース同士が接続され、この接続部Ｎ４に上記昇圧レベルシフタ１０４からの制御信号ＳＳ１が入力される。また、上記ｐＭＯＳトランジスタＴ２とｎＭＯＳトランジスタＴ３は、互いのドレイン同士が接続され、この接続部は上記出力端Ｎ３に接続されている。この出力端Ｎ３は、上記バッファ回路１０６に接続されている。また、上記ｎＭＯＳトランジスタＴ３のゲートはノードＮ１に接続され、このノードＮ１は上記電圧検出回路１１３のノードＳ１に接続されている。また、上記ｎＭＯＳトランジスタＴ１のゲートとｐＭＯＳトランジスタＴ２のゲートとの接続部Ｎ２は、上記電圧検出回路１１３のノードＳ２に接続されている。
【００３８】
また、上記バッファ回路１０６は、上記外部電源からの外部電圧Ｖｄｄを電源電圧としており、入力側が上記セレクタ回路１０５のノードＮ３に接続され、出力側がノードＡを経由してスイッチングトランジスタ回路１０７のｐＭＯＳトランジスタ１１１のゲートに接続されている。バッファ回路１０６は、比較的大きなトランジスタで構成されるスイッチングトランジスタ回路１０７を駆動するために、ノードＮ３の信号の電流増幅を行う回路である。
【００３９】
このスイッチングトランジスタ回路１０７は、上記ｐＭＯＳトランジスタ１１１とｎＭＯＳトランジスタ１１２とを有し、このｐＭＯＳトランジスタ１１１とｎＭＯＳトランジスタ１１２のドレイン同士が接続部Ｎ５で接続されている。また、ｐＭＯＳトランジスタ１１１のソースは上記外部電源に接続され、上記ｎＭＯＳトランジスタ１１２のソースはグランドに接続されている。
【００４０】
そして、このスイッチングトランジスタ回路１０７の出力端としての上記接続部Ｎ５は、上記ローパスフィルタ回路１０８のインダクタＬ１０の入力側に接続されている。このローパスフィルタ回路１０８は、上記インダクタＬ１０とキャパシタＣ１０とで構成され、上記インダクタＬ１０は上記接続部Ｎ５と出力端子ＴＴとの間に接続され、上記キャパシタＣ１０は上記インダクタＬ１０の出力側とグランドとの間に接続されている。
【００４１】
また、信号処理回路１１０は、入力側が上記スイッチタイミング制御回路１０３に接続され、出力側がノードＢを経由して、上記スイッチングトランジスタ回路１０７のｎＭＯＳトランジスタ１１２のゲートに接続されている。この信号処理回路１１０は、上記スイッチタイミング制御回路１０３からの第１の制御信号としての制御信号ＣＣ２が入力され、上記出力側のノードＢから上記ｎＭＯＳトランジスタ１１２のゲートに制御信号ＳＳ２を出力する。
【００４２】
一方、上記電圧検出回路１１３は、第１導電型ＭＯＳトランジスタとしてのｐＭＯＳトランジスタ１１４と第２導電型ＭＯＳトランジスタとしてのｎＭＯＳトランジスタ１１５、および第１の反転回路１１６,第２の反転回路１１７を有する。上記ｐＭＯＳトランジスタ１１４とｎＭＯＳトランジスタ１１５は、ドレイン同士がノードＳ０で接続され、このノードＳ０は上記第１の反転回路１１６の入力側に接続されている。また、上記ｐＭＯＳトランジスタ１１４のソースには上記外部電源からの外部電圧Ｖｄｄが入力され、ゲートには所定の入力信号としてのリセット信号ＲＳＴが入力される。また、上記ｎＭＯＳトランジスタ１１５のソースはグランドに接続されており、ゲートには、上記出力端子ＴＴからの出力電圧Ｖintが入力される。また、上記第１の反転回路１１６の出力側はノードＳ１を経由して第２の反転回路１１７の入力側に接続されており、この第２の反転回路１１７の出力側はノードＳ２に接続されている。この第１,第２の反転回路１１６,１１７は、共に上記外部電源からの外部電圧Ｖｄｄが電源電圧として入力される。上記ノードＳ１には上記第１の反転回路１１６の出力信号が現れ、上記ノードＳ２には上記第２の反転回路１１７の出力信号が現れる。この第１の反転回路１１６の出力信号と上記第２の反転回路１１７の出力信号とが、この電圧検出回路１１３の検出信号をなす。
【００４３】
次に、上記構成の電圧変換回路の動作を、図２に示す波形図を参照して以下に説明する。図２において、ＲＳＴの欄に上記リセット信号の波形を示し、Ａ,Ｂの欄に上記ノードＡ,Ｂに現れる制御信号ＳＳ１,ＳＳ２の波形を示し、Ｓ０の欄に上記ノードＳ０に現れる信号波形を示す。また、Ｓ１の欄に上記ノードＳ１に現れる出力信号の信号波形を示し、Ｖintの欄に上記出力電圧Ｖintの波形を示す。
【００４４】
図２に示すように、時刻ｔ＝ｔ０の初期状態では、リセット信号ＲＳＴをハイレベルとする一方、各ノードＡ,Ｂは不定状態である。ここでいうハイレベルの振幅は外部電圧Ｖｄｄである。この初期状態で、出力電圧Ｖintが０Ｖであったとする。この状態では、制御回路１０１に電源電圧として供給される上記出力電圧Ｖintが０Ｖである。したがって、制御回路１０１は動作せず、制御回路１０１はパルス波形の制御信号ＣＣ１,ＣＣ２を出力しない。
【００４５】
次に、時刻ｔ１において、上記リセット信号ＲＳＴをハイレベルからローレベルに落とす。すると、電圧検出回路１１３のｐＭＯＳトランジスタ１１４がオン状態となる一方、ｎＭＯＳトランジスタ１１５のゲートには出力電圧Ｖint＝０Ｖが入力されているためオフ状態である。これにより、電圧検出回路１１３のノードＳ０はハイレベルとなる。すると、外部電圧Ｖｄｄを電源電圧とする上記反転回路１１６の入力側はハイレベルになり、反転回路１１６の出力側のノードＳ１はローレベルになる。また、ノードＳ１のローレベル信号が入力される反転回路１１７はハイレベル信号を出力してノードＳ２はハイレベルとなる。
【００４６】
これにより、信号処理回路１０９のセレクタ回路１０５では、上記ノードＳ２からノードＮ２にハイレベル信号が入力され、上記ノードＳ１からノードＮ１にローレベル信号が入力される。これにより、ｎＭＯＳトランジスタＴ１がオンし、かつ、ｐＭＯＳトランジスタＴ２がオフし、かつ、ｎＭＯＳトランジスタＴ３がオフになる。これにより、昇圧レベルシフタ１０４からの信号(つまり制御信号ＳＳ１)は、ノードＮ３に出力されず、ｎＭＯＳトランジスタＴ１からグランドレベルつまりローレベル信号が第２の制御信号としてノードＮ３を経由して、バッファ回路１０６に出力される。このバッファ回路１０６は、上記第２の制御信号であるローレベル信号をスイッチングトランジスタ回路１０７のｐＭＯＳトランジスタ１１１のゲートに入力する。
【００４７】
また、上記信号処理回路１１０は、上記信号処理回路１０９と同様に、第２の制御信号としてのローレベル信号をノードＢからｎＭＯＳトランジスタ１１２のゲートに出力する。すなわち、このとき、ノードＡ,Ｂの電位はグランドレベルであり、スイッチングトランジスタ回路１０７のｐＭＯＳトランジスタ１１１はオン状態となり、ｎＭＯＳトランジスタ１１２はオフ状態となる。したがって、このｐＭＯＳトランジスタ１１１を経由して、外部電源の外部電圧Ｖｄｄが上記接続部Ｎ５から上記ローパスフィルタ回路１０８に入力される。これにより、図２の時刻ｔ１〜ｔ２に示すように、出力端子ＴＴからの出力電圧Ｖintは時間とともに上昇し、上記外部電圧Ｖｄｄに近づく。
【００４８】
こうして、出力電圧Ｖintが上昇すると、制御回路１０１のパルス信号生成回路１０２,スイッチタイミング制御回路１０３および信号処理回路１０９,１１０の昇圧レベルシフタ１０４に、０Ｖではない出力電圧Ｖintが電源電圧として供給される。これにより、制御回路１０１が動作を開始して第１の制御信号としての所定のパルス状の制御信号ＣＣ１,ＣＣ２を生成し、この制御信号ＣＣ１,ＣＣ２が入力された信号処理回路１０９,１１０の昇圧レベルシフタ１０４は、上記制御信号ＣＣ１,ＣＣ２を昇圧して制御信号ＳＳ１,ＳＳ２を出力する。
【００４９】
この時刻ｔ１以後の段階では、電圧検出回路１１３のｐＭＯＳトランジスタ１１４は完全にオン状態である。一方、ｎＭＯＳトランジスタ１１５のゲート電圧となる出力電圧Ｖintは、時間経過にともなって徐々に上昇するので、このｎＭＯＳトランジスタ１１５は次第にオン状態となっていく。したがって、ノードＳ０は、次第にグランドレベルに近づいていく。そして、このノードＳ０が入力側に接続された第１の反転回路１１６は、上記ノードＳ０がグランドレベルに近づいていくのに対応して、時刻ｔ２を過ぎると、ノードＳ１をハイレベルに変化させ、このノードＳ１が入力側に接続された第２の反転回路１１７は、ノードＳ１がハイレベルに近づくのに応じて、ノードＳ２をローレベルに変化させる。
【００５０】
すると、セレクタ回路１０５では、ノードＳ１からのハイレベル信号がｎＭＯＳトランジスタＴ３のゲートに入力され、ノードＳ２からのローレベル信号がｐＭＯＳトランジスタＴ２のゲートに入力される。これにより、セレクタ回路１０５は、先ほど(時刻ｔ２以前)とは逆に、ｎＭＯＳトランジスタＴ１がオフし、ｐＭＯＳトランジスタＴ２がオンし、ｎＭＯＳトランジスタＴ３がオンして、グランドレベルの第２の制御信号に替えて、昇圧レベルシフタ１０４からの制御信号ＳＳ１を、ノードＮ３からバッファ回路１０６に出力する。
【００５１】
これにより、信号処理回路１０９,１１０は、それぞれ、制御回路１０１から入力された第１の制御信号ＣＣ１,ＣＣ２を昇圧した制御信号ＳＳ１,ＳＳ２を、ノードＡ,Ｂに出力する。これにより、図２の時刻ｔ２以降に示すように、ノードＡ,Ｂには、上記制御信号ＳＳ１,ＳＳ２による所定のデューティー比Ｒのパルス信号が現れて、ｐＭＯＳトランジスタ１１１,ｎＭＯＳトランジスタ１１２のゲートに制御信号ＳＳ１,ＳＳ２が伝達される。
【００５２】
これにより、上記制御信号ＳＳ１,ＳＳ２がハイレベルのときに、ｐＭＯＳトランジスタ１１１がオフし、かつｎＭＯＳトランジスタ１１２がオンして、接続部Ｎ５がグランドレベルとなる一方、上記制御信号ＳＳ１,ＳＳ２がローレベルのときに、ｐＭＯＳトランジスタ１１１がオンし、かつｎＭＯＳトランジスタ１１２がオフして、接続部Ｎ５が外部電圧Ｖｄｄとなる。これにより、ローパスフィルタ回路１０８は、上記デューティー比Ｒに応じて上記外部電圧Ｖｄｄよりも低い出力電圧Ｖintを出力端子ＴＴから出力する。
【００５３】
なお、上記デューティー比Ｒを、上記パルス信号の１周期ＰＴに占めるローレベル期間ＬＴの割合ＬＴ/ＰＴとすると、出力端子ＴＴに出力される出力電圧Ｖintは、次式(１)で表される。
【００５４】
Ｖint＝Ｒ×Ｖｄｄ    ……(１)
式(１)において、Ｒ＜１であるので、出力電圧Ｖintとして、外部電圧Ｖｄｄよりも低い電圧を得ることができる。
【００５５】
最後に、図２の時刻ｔ３で、リセット信号ＲＳＴがハイレベルになると、ｐＭＯＳトランジスタ１１４のゲートがハイレベルとなってオフ状態となり、ｎＭＯＳトランジスタ１１５はオン状態で固定される。このため、信号処理回路１０９,１１０のセレクタ回路１０５は常に制御信号ＣＣ１,ＣＣ２による制御信号ＳＳ１,ＳＳ２をバッファ回路１０６に伝達する。なお、この状態では、ｐＭＯＳトランジスタ１１４がオフ状態なので、上記外部電源から、ｐＭＯＳトランジスタ１１４とｎＭＯＳトランジスタ１１５を経由してグランドへのパスには貫通電流は流れない。したがって、無用な電力の消費がない。
【００５６】
また、出力電圧Ｖintの初期値が、ｎＭＯＳトランジスタ１１５をオン状態にしてノードＳ０の電位をローレベルに近づけるに十分な電位であった場合は、ノードＳ１,Ｓ２の電位はそれぞれハイレベル、ローレベルであるため、セレクタ回路１０５は常に制御信号ＣＣ１,ＣＣ２による制御信号ＳＳ１,ＳＳ２を通すようになり、ノードＡ,Ｂには制御信号ＳＳ１,ＳＳ２が現れ、スイッチングトランジスタ回路１０７に入力される。したがって、この場合、この電圧変換回路は、リセット信号ＲＳＴにかかわらず正常に動作する。
【００５７】
ところで、上記電圧検出回路１１３において、ｐＭＯＳトランジスタ１１４の駆動力が、ｎＭＯＳトランジスタ１１５の駆動力よりも大きいと、ｎＭＯＳトランジスタ１１５がオン状態になっても、ノードＳ０の電位はハイレベル近くとなり、ノードＳ１,Ｓ２はそれぞれローレベル,ハイレベルのままとなって、セレクタ回路１０５は常にグランドレベルの信号しかノードＮ３に通さない現象が起こる。
【００５８】
したがって、上記現象を回避するためには、出力電圧Ｖintが高くなり、ｎＭＯＳトランジスタ１１５のゲートのレベルが高くなったときに、ノードＳ０の電位をローレベル近くにして、ノードＳ１,Ｓ２の電位を反転させることができるように、ｎＭＯＳトランジスタ１１５の駆動力をｐＭＯＳトランジスタ１１４の駆動力よりも高くしておく必要がある。すなわち、ｐＭＯＳトランジスタ１１４のゲート幅をｎＭＯＳトランジスタ１１５のゲート幅よりも十分小さくしておくことが望ましい。
【００５９】
また、この第１実施形態の電圧変換回路による出力電圧Ｖintが０.５Ｖ〜０.６Ｖ以下という非常に低い電圧を想定している場合には、上記電圧検出回路１１３のｎＭＯＳトランジスタ１１５としては、ＤＴ-ＭＯＳ(Ｄynamic Ｔhreshold ＭＯＳ)トランジスタを使用することが望ましい。このＤＴ-ＭＯＳトランジスタは、チャネルが形成される半導体領域とゲートとが電気的に接続されており、オンした状態でトランジスタのしきい電圧が下がって駆動力が高くなる。このＤＴ-ＭＯＳトランジスタは、オンするときにゲート電圧が上がるにつれて、チャネルが形成される半導体領域の電位も上昇してしきい値が下がり、駆動電流が増大する一方、オフするときに通常のＭＯＳトランジスタと同様にしきい値電圧が維持されるために、リーク電流を抑制するという特徴を持つ。
【００６０】
このようなトランジスタをｎＭＯＳトランジスタ１１５として採用することによって、ｎＭＯＳトランジスタ１１５のしきい値が高い場合でも、低電圧でも動作可能となる。また、上記ｎＭＯＳトランジスタ１１５としてＤＴ-ＭＯＳを採用することで、ゲート長,ゲート幅ともに大きくしなくても、ｎＭＯＳトランジスタ１１５のオン抵抗は小さく、ＤＴ-ＭＯＳ以外の通常ＭＯＳを採用した場合に比べて、面積も小さくできる。
【００６１】
(第２の実施形態)
次に、この発明の電圧変換回路の第２実施形態を説明する。この第２実施形態は、前述の第１実施形態が備えた電圧検出回路１１３に替えて、図３に示す電圧検出回路３００を備えた点だけが、前述の第１実施形態と異なる。したがって、この第２実施形態では、前述の第１実施形態と異なる点を重点的に説明する。
【００６２】
図１に示す第１実施形態では、ｐＭＯＳトランジスタ１１４のゲートがリセット信号ＲＳＴが入力される端子ＴＲＳＴに接続されていたのに対して、この第２実施形態が備える電圧検出回路３００では、図３に示すように、ｐＭＯＳトランジスタ３０１のゲートがグランドに接続されている。なお、この第２実施形態では、このｐＭＯＳトランジスタ３０１の接続が前述の第１実施形態のｐＭＯＳトランジスタ１１４の接続と異なる点だけが、前述の第１実施形態と異なる。したがって、この電圧検出回路３００が備えるｎＭＯＳトランジスタ３０２,反転回路３０３,反転回路３０４は、前述の第１実施形態の電圧検出回路１１３が備えるｎＭＯＳトランジスタ１１５,反転回路１１６,反転回路１１７と同様の構成である。
【００６３】
図３に示すように、上記ｐＭＯＳトランジスタ３０１はゲートがグランドに接続され、ソースが上記外部電源に接続されている。また、ｐＭＯＳトランジスタ３０１のドレインが、ノードＳ０でｎＭＯＳトランジスタ３０２のドレインに接続されている。このｎＭＯＳトランジスタ３０２は、ゲートに上記出力電圧Ｖintが入力され、ソースがグランドに接続されている。
【００６４】
また、このノードＳ０は、上記外部電源の外部電圧Ｖｄｄを電源電圧とする反転回路３０３の入力側に接続されており、この反転回路３０３の出力側をノードＳ１に接続している。さらに、ノードＳ１は、上記外部電圧Ｖｄｄを電源電圧とする反転回路３０４の入力側に接続され、反転回路３０４の出力側をノードＳ２に接続している。
【００６５】
この第２の実施形態において、上記出力電圧Ｖintの初期値が０Ｖであった場合の動作を、図４の波形図を参照して説明する。この図４では、Ａ,Ｂの欄に上記ノードＡ,Ｂに現れる制御信号ＳＳ１,ＳＳ２の波形を示し、Ｓ０の欄に上記ノードＳ０に現れる信号波形を示す。また、Ｓ１の欄に上記ノードＳ１に現れる出力信号の信号波形を示し、Ｖintの欄に上記出力電圧Ｖintの波形を示す。
【００６６】
ｐＭＯＳトランジスタ３０１のゲートは常にグランドレベルであるので、ｐＭＯＳトランジスタ３０１は常にオン状態である。また、時刻ｔ＝ｔ０の初期状態では、ｎＭＯＳトランジスタ３０２のゲートには、０Ｖである出力電圧Ｖintが入力されているので、初期状態では、ｎＭＯＳトランジスタ３０２はオフ状態である。このため、ノードＳ０の電位はハイレベルとなる。したがって、上記初期状態では、ノードＳ１,Ｓ２の電位は、それぞれ、ローレベル,ハイレベルである。
【００６７】
ノードＳ１およびＳ２は、図１に示すセレクタ回路１０５に接続されているので、上記初期状態では、セレクタ回路１０５の出力はグランドである。したがって、信号処理回路１０９,１１０の出力側のノードＡ,Ｂの電位は０Ｖである。したがって、第１の実施形態と同様、スイッチングトランジスタ回路１０７のｐＭＯＳトランジスタ１１１がオン状態、ｎＭＯＳトランジスタ１１２がオフ状態となり、外部電圧Ｖｄｄが直接ローパスフィルタ回路１０８に入力される。その結果として、出力電圧Ｖintの電位は徐々に上がっていく。
【００６８】
このように、出力電圧Ｖintの電位が上がると、ｎＭＯＳトランジスタ３０２のオン状態に近づき、ノードＳ０の電位はローレベルに近づく。ノードＳ０がローレベルに近づき、時刻ｔ１を過ぎると、ノードＳ１,Ｓ２はそれぞれハイレベル,ローレベルとなり、セレクタ回路１０５の出力は、グランド固定から所定のパルス波形の制御信号ＳＳ１,ＳＳ２に変わり、ノードＡ,Ｂに上記制御回路１０１からの制御信号ＣＣ１,ＣＣ２を昇圧した制御信号ＳＳ１,ＳＳ２が伝達される。したがって、スイッチングトランジスタ回路１０７に上記制御信号ＳＳ１,ＳＳ２が入力されて、この電圧変換回路の全体が動作する。つまり、図４に示すようなノードＡ,Ｂに出力されるパルス波形を有する制御信号ＳＳ１,ＳＳ２のデューティー比Ｒに応じて、前記式(１)で算出されるように、外部電圧Ｖｄｄよりも低い出力電圧Ｖintを出力端子ＴＴから出力する。
【００６９】
なお、上記出力電圧Ｖintの初期値が、ノードＳ０の電位をローレベル近くにするのに十分な電位であった場合は、ノードＳ１,Ｓ２の電位はそれぞれハイレベル,ローレベルになされて、セレクタ回路１０５は常に上記制御回路１０１からの制御信号ＣＣ１,ＣＣ２による制御信号ＳＳ１,ＳＳ２を通すようになり、ノードＡ,Ｂには制御信号ＳＳ１,ＳＳ２が現れ、スイッチングトランジスタ回路１０７に入力される。したがって、この場合にも、この第２実施形態の電圧変換回路は、正常に動作する。
【００７０】
上述のごとく、この第２の実施形態によれば、前述の第１実施形態と異なり、電圧検出回路３００のｐＭＯＳトランジスタ３０１のゲートにリセット信号ＲＳＴを入力する信号入力端子ＴＲＳＴが必要なくなる。したがって、この第２の実施形態によれば、前述の第１実施形態と比較して、外部入力のピン数を削減することが可能である。
【００７１】
ただし、この第２実施形態では、通常、動作状態において、電圧検出回路３００のｐＭＯＳトランジスタ３０１とｎＭＯＳトランジスタ３０２が常にオン状態になるため、ノードＳ０の電位は完全にはローレベルにはならず、ｐＭＯＳトランジスタ３０１のソースからｎＭＯＳトランジスタ３０２のソースへの貫通電流が常に流れてしまう。したがって、この第２実施形態では、ｐＭＯＳトランジスタ３０１,ｎＭＯＳトランジスタ３０２のゲート幅をできるだけ小さくして、上記貫通電流を減らすようにすることが望ましい。
【００７２】
また、この第２実施形態においても、前述の第１実施形態と同様、ｐＭＯＳトランジスタ３０１とｎＭＯＳトランジスタ３０２が同時にオン状態になったときに、ノードＳ０をローレベルに近づけて、ノードＳ１,Ｓ２の電位を確実に反転させるためには、ｐＭＯＳトランジスタ３０１の駆動力をｎＭＯＳトランジスタ３０２の駆動力よりも小さくすることが望ましい。このためには、ｐＭＯＳトランジスタ３０１のゲート幅をｎＭＯＳトランジスタ３０２のゲート幅よりも小さくすることが望ましい。
【００７３】
また、上記出力電圧Ｖintが、０.５〜０.６Ｖ以下といった低電圧であることを想定した場合は、第１の実施形態と同様の理由で、ｎＭＯＳトランジスタ３０１としては、チャネルが形成される半導体領域とゲートとが電気的に接続されたＤＴ-ＭＯＳを使用することが望ましい。
【００７４】
(第３の実施の形態)
次に、この発明の電圧変換回路の第３実施形態を説明する。この第３実施形態は、図１に示す第１実施形態の電圧変換回路が備えた電圧検出回路１１３に替えて、図５に示す電圧検出回路５００を備えた点だけが、前述の第１実施形態と異なる。したがって、この第３実施形態では、前述の第１実施形態と異なる点を重点的に説明する。
【００７５】
図５に示すように、この第３実施形態が備える電圧検出回路５００は、遅延回路５０５を、反転回路５０４の出力側のノードＳ２に接続した点が前述の第１実施形態の電圧検出回路１１３の構成と異なる。一方、このノードＳ２よりも入力側の反転回路５０４,反転回路５０３,ｐＭＯＳトランジスタ５０１,ｎＭＯＳトランジスタ５０２は、前述の第１実施形態の反転回路１１７,反転回路１１６,ｐＭＯＳトランジスタ１１４,ｎＭＯＳトランジスタ１１５と同じ構成である。
【００７６】
この第３実施形態では、第１実施形態においてノードＳ１,Ｓ２からセレクタ回路１０５に出力していた信号の出力タイミングを、遅延回路５０５によって遅延させて、ノードＳ１１,Ｓ２１から上記セレクタ回路１０５に出力する構成になっている。なお、上記遅延回路５０５は外部電圧Ｖｄｄを電源とし、直列接続した複数の反転回路Ｒで構成した。
【００７７】
この第３実施形態では、前述の第１,第２実施形態と異なり、ｐＭＯＳトランジスタ５０１のゲートには、信号ＩＮが入力される。ちなみに、前述の第１実施形態では、ｐＭＯＳトランジスタ１１４のゲートにリセット信号ＲＳＴが入力される信号入力端子ＴＲＳＴが接続され、第２実施形態では、ｐＭＯＳトランジスタ３０１のゲートはグランドに接続されていた。
【００７８】
前述の第１,第２実施形態においては、たとえば、電圧検出回路１１３,３００が有するｎＭＯＳトランジスタ１１５,３０２のしきい値がｐＭＯＳトランジスタ１１４,３０１に比べて、非常に低かった場合には、電圧検出回路１１３,３００が出力電圧Ｖintを検出してセレクタ回路１０５が出力をグランドレベルから制御信号ＣＣ１,ＣＣ２による制御信号ＳＳ１,ＳＳ２に変えるタイミングの方が、制御回路１０１が正常に動作し始めるタイミングよりも早くなってしまうことがある。この場合は、出力電圧Ｖintが上昇の途中で所定値まで達せず、制御回路１０１によって所望の信号になっていない制御信号ＣＣ１,ＣＣ２が作成されて、制御信号ＳＳ１,ＳＳ２としてスイッチングトランジスタ回路１０７へ入力されてしまい、誤動作する可能性がある。
【００７９】
これに対し、この第３実施形態によれば、電圧検出回路５００が出力側の遅延回路５０５を備えたことで、電圧検出回路５００のノードＳ１１,ノードＳ２１からセレクタ回路１０５のノードＮ１,ノードＮ２に検出信号を出力する。すなわち、この第３実施形態によれば、ノードＳ１,Ｓ２からセレクタ回路１０５のノードＮ１,Ｎ２に検出信号を出力する前述の第１,第２実施形態に比べて、遅延回路５０５による遅延時間だけ、上記検出信号の出力タイミングを遅らせることができる。これにより、制御回路１０１が制御信号ＣＣ１,ＣＣ２として所定の制御信号を作成できるように動作し始めた後に、電圧検出回路５００がノードＳ１１,Ｓ２１から上記検出信号を出力する動作を保証可能となる。したがって、回路のタイミング設計が容易になる。
【００８０】
もっとも、前述の第１,第２実施形態であっても、制御回路１０１が動作を開始するタイミングが、電圧検出回路１１３,３００が出力電圧Ｖintを検出してセレクタ回路１０５が出力をグランドレベルから制御信号ＣＣ１,ＣＣ２による制御信号ＳＳ１,ＳＳ２へ変えるタイミングよりも早い場合には、上述のような誤動作は発生しない。
【００８１】
尚、上記第１〜第３実施形態の構成のいずれか、あるいは組み合わせた構成からなる降圧回路としてもよい。また、上記降圧回路からなる電圧変換回路の出力電圧Ｖintを電源として駆動する半導体集積回路としてもよい。また、この半導体集積回路は、外部の直流電源が出力する直流電圧を降圧して使う回路一般に適用可能であり、たとえば、携帯電話、ＰＤＡ(携帯情報端末)などの携帯電子機器用ＬＳＩなどに適用可能である。
【図面の簡単な説明】
【００８２】
【図１】この発明の電圧変換回路の第１実施形態の回路図である。
【図２】上記第１実施形態の動作波形を示す波形図である。
【図３】この発明の電圧変換回路の第２実施形態の電圧検出回路の回路図である。
【図４】上記第２実施形態の動作波形を示す波形図である。
【図５】この発明の電圧変換回路の第３実施形態の電圧検出回路の回路図である。
【図６】従来の電圧変換回路を示す回路図である。
【符号の説明】
【００８３】
１０１  制御回路
１０４  昇圧レベルシフタ回路
１０５  セレクタ回路
１０６  バッファ回路
１０７  スイッチングトランジスタ回路
１０８  ローパスフィルタ回路
１０９,１１０  信号処理回路
１１３,３００  電圧検出回路
１１４,１１１,３０１,５０１  ｐＭＯＳトランジスタ
１１５,１１２,３０２,５０２  ｎＭＯＳトランジスタ
５０５  遅延回路
【図１】
2005137150.tif 000003
【図２】
2005137150.tif 000004
【図３】
2005137150.tif 000005
【図４】
2005137150.tif 000006
【図５】
2005137150.tif 000007
【図６】
2005137150.tif 000008