(57)【要約】      （修正有）【課題】  ＣＭＯＳにおいて、ＰＦＥＴの延長部が長いことに起因する直列抵抗の増大を防止する。【解決手段】基板１１０に設けられたチャネル領域の上方にゲート導電体１１２を形成し、当該ゲート導電体に隣接して側壁スペーサ１３４を形成し、基板にソース延長部とドレイン延長部を形成する。ＰＦＥＴの側壁スペーサはＮＦＥＴの側壁スペーサよりも大きい（すなわちゲート導電体からより遠くまで伸びている）。【選択図】          図８
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【特許請求の範囲】
【請求項１】
同一基板上に第１の型のトランジスタおよび第２の型のトランジスタを備えた集積回路構造体であって、
前記第１の型のトランジスタおよび前記第２の型のトランジスタは、
前記基板に設けられたチャネル領域の上方に形成されたゲート導電体と、
前記ゲート導電体に隣接して設けられた側壁スペーサと、
前記チャネル領域の両側に設けられたソース延長部およびドレイン延長部と
を備え、
前記第１の型のトランジスタの前記側壁スペーサが前記第２の型のトランジスタの前記側壁スペーサよりも大きい、
集積回路構造体。
【請求項２】
前記第１の型のトランジスタの前記ソース延長部および前記ドレイン延長部が前記第２の型のトランジスタの前記ソース延長部および前記ドレイン延長部よりも前記チャネル領域からより遠くに離隔している、
請求項１に記載の集積回路構造体。
【請求項３】
さらに、
前記側壁スペーサの一部分と前記基板との間にシリサイド領域を備え、
前記第１の型のトランジスタの前記シリサイド領域が前記第２の型のトランジスタの前記シリサイド領域よりも大きい、
請求項１に記載の集積回路構造体。
【請求項４】
前記側壁スペーサが酸化膜ライナを備え、
前記第１の型のトランジスタの前記酸化膜ライナが前記第２の型のトランジスタの前記酸化膜ライナよりも厚い、
請求項１に記載の集積回路構造体。
【請求項５】
前記側壁スペーサが多層側壁スペーサから成り、
前記第１の型のトランジスタの前記側壁スペーサが前記第２の型のトランジスタの前記側壁スペーサよりもより多くの側壁スペーサ層を備えている、
請求項１に記載の集積回路構造体。
【請求項６】
前記第１の型のトランジスタの性能特性が前記第２の型のトランジスタの性能特性と異なる、
請求項１に記載の集積回路構造体。
【請求項７】
前記第１の型のトランジスタのソース延長部およびドレイン延長部と前記第２の型のトランジスタのソース延長部およびドレイン延長部とはその構成材料が異なる、
請求項１に記載の集積回路構造体。
【請求項８】
同一基板上にＰ型電界効果トランジスタ（ＰＦＥＴ）およびＮ型電界効果トランジスタ（ＮＦＥＴ）を備えた集積回路構造体であって、
前記ＰＦＥＴおよび前記ＮＦＥＴは、
前記基板に設けられたチャネル領域の上方に形成されたゲート導電体と、
前記ゲート導電体に隣接して設けられた側壁スペーサと、
前記チャネル領域の両側に設けられたソース延長部およびドレイン延長部と
を備え、
前記ＰＦＥＴの前記側壁スペーサが前記ＮＦＥＴの前記側壁スペーサよりも大きい、
集積回路構造体。
【請求項９】
前記ＰＦＥＴの前記ソース延長部および前記ドレイン延長部が前記ＮＦＥＴの前記ソース延長部および前記ドレイン延長部よりも前記チャネル領域からより遠くに離隔している、
請求項８に記載の集積回路構造体。
【請求項１０】
さらに、
前記側壁スペーサの一部分と前記基板との間にシリサイド領域を備え、
前記ＰＦＥＴの前記シリサイド領域が前記ＮＦＥＴの前記シリサイド領域よりも大きい、
請求項８に記載の集積回路構造体。
【請求項１１】
前記側壁スペーサが酸化膜ライナを備え、
前記ＰＦＥＴの前記酸化膜ライナが前記ＮＦＥＴの前記酸化膜ライナよりも厚い、
請求項８に記載の集積回路構造体。
【請求項１２】
前記側壁スペーサが多層側壁スペーサから成り、
前記ＰＦＥＴの前記側壁スペーサが前記ＮＦＥＴの前記側壁スペーサよりもより多くの側壁スペーサ層を備えている、
請求項８に記載の集積回路構造体。
【請求項１３】
前記ＰＦＥＴの性能特性が前記ＮＦＥＴの性能特性と異なる、
請求項８に記載の集積回路構造体。
【請求項１４】
前記ＰＦＥＴのソース延長部およびドレイン延長部の構成材料と前記ＮＦＥＴのソース延長部およびドレイン延長部の構成材料とは異なる、
請求項８に記載の集積回路構造体。
【請求項１５】
同一基板上に第１の型のトランジスタおよび第２の型のトランジスタを備えた集積回路構造体を形成する方法であって、
前記基板に設けられたチャネル領域の上方にゲート導電体を形成する工程と、
前記ゲート導電体に隣接して側壁スペーサを形成する工程であって、前記第１の型のトランジスタの前記側壁スペーサが前記第２の型のトランジスタの前記側壁スペーサよりも大きい、工程と、
前記基板にソース延長部およびドレイン延長部を形成する工程と
を備えた
方法。
【請求項１６】
ソース延長部およびドレイン延長部を形成する前記工程において、
前記第１の型のトランジスタの前記ソース延長部および前記ドレイン延長部が前記第２の型のトランジスタの前記ソース延長部および前記ドレイン延長部よりも前記チャネル領域からより遠くに離隔するように、前記第１の型のトランジスタの前記ソース延長部および前記ドレイン延長部と、前記第２の型のトランジスタの前記ソース延長部および前記ドレイン延長部とを形成する、
請求項１５に記載の方法。
【請求項１７】
前記ソース延長部および前記ドレイン延長部を形成する前記工程が、前記ソース延長部および前記ドレイン延長部をイオン打ち込みする工程を備え、
前記イオン打ち込み工程の間、前記側壁スペーサが前記ソース延長部および前記ドレイン延長部を位置決めする、
請求項１５に記載の方法。
【請求項１８】
前記側壁スペーサを形成する工程が、酸化膜ライナを形成する工程を備え、
前記第１の型のトランジスタの前記酸化膜ライナが前記第２の型のトランジスタの前記酸化膜ライナよりも厚い、
請求項１５に記載の方法。
【請求項１９】
前記第１の型のトランジスタの酸化膜ライナと前記第２の型のトランジスタの酸化膜ライナとを異なる処理工程で形成する、
請求項１８に記載の方法。
【請求項２０】
前記側壁スペーサを形成する前記工程が、多層側壁スペーサを形成する工程を備え、
前記第１の型のトランジスタの前記側壁スペーサが前記第２の型のトランジスタの前記側壁スペーサよりもより多くの側壁スペーサ層を備えている、
請求項１７に記載の方法。
【請求項２１】
さらに、
前記側壁スペーサの一部分と前記基板との間にシリサイド領域を形成する工程を備え、
前記第１のトランジスタの前記シリサイド領域が前記第２のトランジスタの前記シリサイド領域よりも大きい、
請求項１５に記載の方法。
【請求項２２】
同一基板上にＰ型電界効果トランジスタ（ＰＦＥＴ）およびＮ型電界効果トランジスタ（ＮＦＥＴ）を備えた集積回路構造体を形成する方法であって、
前記基板に設けられたチャネル領域の上方にゲート導電体を形成する工程と、
前記ゲート導電体に隣接して側壁スペーサを形成する工程であって、前記ＰＦＥＴの前記側壁スペーサが前記ＮＦＥＴの前記側壁スペーサよりも大きい、工程と、
前記基板にソース延長部およびドレイン延長部を形成する工程と
を備えた
方法
【請求項２３】
前記ソース延長部および前記ドレイン延長部を形成する前記工程において、前記ＰＦＥＴの前記ソース延長部および前記ドレイン延長部を前記ＮＦＥＴの前記ソース延長部および前記ドレイン延長部よりも前記チャネル領域からより遠くに離隔して形成する、
請求項２２に記載の方法。
【請求項２４】
前記ソース延長部および前記ドレイン延長部を形成する前記工程が、前記ソース延長部および前記ドレイン延長部をイオン打ち込みで形成する工程を備え、
前記イオン打ち込み工程の間、前記側壁スペーサが前記ソース延長部および前記ドレイン延長部を位置決めする、
請求項２２に記載の方法。
【請求項２５】
前記側壁スペーサを形成する前記工程が、酸化膜ライナを形成する工程を備え、
前記ＰＦＥＴの前記酸化膜ライナが前記ＮＦＥＴの前記酸化膜ライナよりも厚い、
請求項２２に記載の方法。
【請求項２６】
前記ＰＦＥＴの酸化膜ライナと前記ＮＦＥＴの酸化膜ライナとを異なる処理工程において形成する、
請求項１８に記載の方法。
【請求項２７】
前記側壁スペーサを形成する前記工程が多層側壁スペーサを形成する工程を備えており、
前記ＰＦＥＴの前記側壁スペーサが前記ＮＦＥＴの前記側壁スペーサよりもより多くの側壁スペーサ層を備えている、
請求項１７に記載の方法。
【請求項２８】
さらに、
前記側壁スペーサの一部分と前記基板との間にシリサイド領域を形成する工程を備え、
前記ＰＦＥＴの前記シリサイド領域が前記ＮＦＥＴの前記シリサイド領域よりも大きい、
請求項２２に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般にＣＭＯＳ（complementary metal oxide semiconductor)トランジスタ構造体および他の相補型トランジスタ構造体に関し、特にソース延長部とドレイン延長部の改善された離隔方法を実現する、異なる種類のトランジスタ用に異なる寸法のスペーサを備え改善された相補型トランジスタ構造体に関する。
【背景技術】
【０００２】
ＣＭＯＳデバイスが縮小すると、望ましくない短チャネル効果を避けるためにソース延長部およびドレイン延長部ならびに接合をより浅くすることが必要になる。延長部と接合をより浅くする結果として、ソース延長部とドレイン延長部の抵抗値が急激に増大する。この結果、駆動能力が低下するとともに性能が劣化する。現在の製造工程では、接合形成用のイオン打ち込みの前にＰＦＥＴとＮＦＥＴ用に同じ寸法のスペーサを形成している。ＰＦＥＴの接合／延長部形成用のドーパント（たとえばボロン）はＮＦＥＴの接合形成用のドーパント（すなわちＡｓ）よりも速く拡散するから、スペーサの寸法は通常、ＰＦＥＴの要件によって決まる。しかし、これにより、ＮＦＥＴの性能を完全には実現することができなくなる。また、ＰＦＥＴの延長部が長いと直列抵抗が大きくなる。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明の目的はこれらの課題を解決することである。
【課題を解決するための手段】
【０００４】
本発明は同一基板上に第１の型のトランジスタ（たとえばＰ型電界効果トランジスタ（ＰＦＥＴ））とその相補型の第２の型のトランジスタ（たとえばＮ型電界効果トランジスタ（ＮＦＥＴ））を備えた集積回路構造体を形成する方法を提供する。特に、本発明では、基板に設けられたチャネル領域の上方にゲート導電体を形成し、当該ゲート導電体に隣接して側壁スペーサを形成し、基板にソース延長部とドレイン延長部を形成する。ＰＦＥＴの側壁スペーサはＮＦＥＴの側壁スペーサよりも大きい（すなわちゲート導電体からより遠くまで伸びている）。側壁スペーサはイオン打ち込み工程の間、ソース延長部およびドレイン延長部を位置決めする。したがって、側壁スペーサがより大きいので、ＰＦＥＴのソース延長部イオン打ち込み領域およびドレイン延長部イオン打ち込み領域はＮＦＥＴと比較した場合、チャネル領域からより離れた場所に位置している（位置決めされている）。それゆえ、引き続くアニール工程の間、より速く移動するＰＦＥＴの不純物はゲート導電体下のチャネル領域にまで拡散するのを抑制されることになる。これにより、ソース延長部の不純物とドレイン延長部の不純物とがゲート導電体のはるか下にまで拡散してチャネル領域を空乏化させるときに生じる短チャネル効果を避けることができる。
【０００５】
側壁スペーサを形成する工程にはＮＦＥＴよりもＰＦＥＴにおいてより厚い酸化膜ライナを形成する工程を含めてもよい。ＰＦＥＴ用のそのような酸化膜ライナはＮＦＥＴ用の酸化膜ライナとは異なるプロセス工程で形成する。また、側壁スペーサを形成する工程には多層側壁スペーサを形成する工程を含めてもよい。ただし、この多層側壁スペーサは、ＰＦＥＴの側壁スペーサはＮＦＥＴよりも多くの側壁スペーサを備えている、というものである。これら双方のプロセスのいずれによっても、ＰＦＥＴの側壁スペーサをＮＦＥＴの側壁スペーサよりも厚くすることができる。さらに、本発明では、側壁スペーサの一部分と基板との間にシリサイド領域も形成する。ＰＦＥＴトランジスタのシリサイド領域はＮＦＥＴトランジスタのシリサイド領域よりも大きい。
【発明を実施するための最良の形態】
【０００６】
本発明ならびにその様々な特徴および利点の詳細を、添付図面に示すとともに以下の記述において詳述する非限定の実施形態を参照してより完全に説明する。留意すべき点を挙げると、図面において示す特徴は必ずしも一定の拡大率に合わせて描画されていない。本発明を不必要に不明確にしないために、周知のコンポーネントと製造上の教示の説明は省略する。ここで使用する例は本発明を実施する方法を理解するのを容易にすること、および当業者が本発明を実施するのを可能にすることだけを意図している。したがって、これらの例は本発明の範囲を限定するように解釈してはならない。
【０００７】
本発明では同じ基板上に第１の型のトランジスタ（たとえばＰ型電界効果トランジスタ（ＰＦＥＴ））と相補型の第２の型のトランジスタ（たとえばＮ型電界効果トランジスタ（ＮＦＥＴ））を備えた相補型集積回路構造体を形成する。本発明の場合、ＰＦＥＴの側壁スペーサはＮＦＥＴの側壁スペーサよりも大きい（すなわちゲート導電体からより遠くまで伸びている）。側壁スペーサはイオン打ち込み工程の間、ソース延長部およびドレイン延長部を位置決めする。したがって、側壁スペーサがより大きいので、ＰＦＥＴのソース延長部イオン打ち込み領域およびドレイン延長部イオン打ち込み領域はＮＦＥＴと比較した場合、チャネル領域からより離れた場所に位置している（位置決めされている）。それゆえ、引き続くアニール工程の間、より速く移動するＰＦＥＴの不純物はゲート導電体下のチャネル領域にまで拡散するのを抑制されることになる。これにより、ソース延長部の不純物とドレイン延長部の不純物とがゲート導電体のはるか下にまで拡散してチャネル領域を空乏化させるときに生じる短チャネル効果を避けることができる。
【０００８】
換言すると、本発明では、同じチップにＮＦＥＴのスペーサをＰＦＥＴのスペーサよりも狭く形成しているから、ＮＦＥＴの延長部はより短くなる。これにより、延長部の抵抗値がより小さくなる。これが可能になるのは、ＮＦＥＴと接合を形成するのに使用するドーパントのＡｓがＰＦＥＴのドーパントのＢよりも拡散するのが遅いからである。
【０００９】
また、本発明ではＰＦＥＴの延長部に浅いシリサイドを形成しているから、これによっても延長部の抵抗値が小さくなる。これはＰＦＥＴの側壁スペーサ下のＴＥＯＳ層に凹部を形成することにより行なう。たとえば、凹部内にコバルトをいくらかスパッタリングするときわめて浅いシリサイドを形成することができる。ボロンの拡散速度が比較的速い結果、ＰＦＥＴの延長部は比較的より深くなる。そして、ＰＦＥＴの延長部に浅いシリサイドを形成しても漏れ電流は増大しない。凹部の寸法はスペーサ窒化膜下の酸化膜の厚さによって調整する。酸化膜の厚さを厚くするほど、凹部は大きくなる。ＰＦＥＴの下にはＮＦＥＴの下よりも厚い酸化膜が形成されるから、ＰＦＥＴにはより大きな凹部とより大きなシリサイドが形成される。したがって、ＰＦＥＴデバイス下のシリサイド領域はＮＦＥＴデバイス下のシリサイド領域よりも長くかつゲート導電体により近接している。
【００１０】
本発明の第１の実施形態を図１〜９に示す。図１は基板１１０において浅いトレンチ分離（ＳＴＩ）領域１２２によって分離されたＰＦＥＴデバイス１２０とＮＦＥＴデバイス１１８を示す図である。まず、ゲート導電体１１２をパターンニングした後、延長部形成用のイオン打ち込みの影響がチャネルに及ばないようにするために薄いスペーサ１１４を形成する。図２はゲート導電体１１２と薄いスペーサ１１４の上に堆積した薄い酸化膜ライナ１２４（たとえば１０ｎｍ（１００Ａ）厚のＬＴＯ（Low Temperature Oxide:低温酸化膜））を示す図である。次いで、図３に示すように、保護マスク１２８（たとえばフォトレジスト）を塗布した後、ＰＦＥＴデバイス１２０を被覆するようにパターンニングする。次いで図４に示すように、ＲＩＥ（reactive ion etching）またはウエット化学エッチングによって薄い酸化膜１２４を除去してＮＦＥＴデバイス１１８を露出させる。次いで、マスク１２８を除去する。
【００１１】
次いで、フォトレジスト１２８をウェーハから除去した後、図５に示すように、第２の薄い酸化層１３０（たとえば５ｎｍ（５０Ａ）厚のＬＴＯ）を堆積する。この工程によって酸化膜１２４の厚さが増す。したがって、酸化膜１２４は酸化膜１３０よりも厚くなるから、ＰＦＥＴデバイス１２０の合計酸化層１２４はＮＦＥＴデバイス１１８よりも厚くなる。図６はソース／ドレイン形成用のイオン打ち込みの影響が及ばないようにするために形成したスペーサ１３４（たとえばＳｉ3 Ｎ4)を示す図である。この実施形態では、スペーサの合計寸法（厚さ）は酸化膜１２４、１３０にスペーサ１３４を加えたものの厚さによって決まる。したがって、ＮＦＥＴデバイス１１８の合計スペーサ寸法はより小さくなるから、延長部がより短くなるとともに延長部の抵抗値がより小さくなる。この時点で、ソース／ドレイン延長部形成用のイオン打ち込みを行なう。
【００１２】
図７は通常、シリサイド（たとえばコバルト）の形成より前に必要とされる、ＨＦなる化学薬品でウェーハをウエット・クリーニングする様子を示す図である。スペーサ窒化膜１３４下の酸化膜をくぼませる量はＰＦＥＴデバイス１２０の酸化膜１２４の厚さによって決まる。同じことはＮＦＥＴデバイス１１８にも当てはまる。ＮＦＥＴはその酸化層１３０がより薄いから、その凹部はより薄くなる。図８は金属をスパッタリングしたのちシリサイド化アニールを行ないゲート・ポリシリコン１４４とソース／ドレイン領域の上にシリサイドを形成する様子を示す図である。スペーサ下の凹部内に金属をいくらかスパッタリングして延長領域に浅いシリサイド（ＰＦＥＴデバイス１２０用に符号１４０、ＮＦＥＴデバイス１１８用に符号１４２で示す）を形成する。これにより、直列抵抗が低減する。次いで、図９に示すように、コンタクト形成用のエッチング停止層１５０を堆積した後、周知のさらなる工程を実行して構造体を完成させる。
【００１３】
図１０〜１３に示す第２の実施形態では、ＮＦＥＴ１１８の酸化膜スペーサ１２４を薄化し、または（図１０に示すように）完全に除去してＮＦＥＴの延長部の長さをさらに短くする。特に、図１０にＮＦＥＴ１１８の薄い酸化層１１４と酸化物スペーサ１２４をたとえばＨＦ含有化学薬品を用いてエッチングする様子を示す。この場合にも、フォトレジスト１２８を剥離した後、厚い酸化膜（たとえば５ｎｍ（５０Ａ）厚のＬＴＯ）１３０を堆積する（図１１）。次いで、Ｓｉ3 Ｎ4 のスペーサ１３４を形成する（図１２）。この実施形態の場合、ＮＦＥＴの延長部をさらに短くすることができる。図１３にシリサイド化を実行した後の構造体の様子を示す。この場合にも、ＮＦＥＴデバイスおよびＰＦＥＴデバイス双方の延長部の抵抗値が低減する。
【００１４】
図１４は電界効果トランジスタの標準的なドーピング・プロファイルを示す図であり、既存のソース／ドレイン・イオン打ち込み領域１５４および既存のハロー・イオン打ち込み領域１５０に対してソース／ドレイン延長領域１５２の位置を示す図である。図１４にはゲート導電体１５６、ゲート酸化膜１５８、チャネル領域１６０、および絶縁性側壁スペーサ１６２、１６４も示されている。このような構造体は周知であるので、これらの構造体に関する詳細およびそれに付随する製造工程は読者の注意が本発明の顕著な特徴に向けられるように意図的に省略してある。
【００１５】
図１５は同じ基板上に第１の型のトランジスタ（たとえばＰ型電界効果トランジスタ（ＰＦＥＴ））とその相補型の第２の型のトランジスタ（たとえばＮ型電界効果トランジスタ（ＮＦＥＴ））を備えた集積回路構造体を形成する本発明に係る方法を説明するフローチャートを示す図である。特に、本発明では、基板２００中のチャネル領域の上方にゲート導電体を形成する。次いで、本発明では、ゲート導電体２０２に隣接して寸法が異なる側壁スペーサを形成した後、基板２０４中にソース延長部イオン打ち込み領域とドレイン延長部イオン打ち込み領域を形成する。ＰＦＥＴの側壁スペーサの方がＮＦＥＴの側壁スペーサよりも長い（すなわちＰＦＥＴの側壁スペーサゲートは導電体からより離れた位置まで伸びている）。イオン打ち込み工程の間、側壁スペーサはソース延長部とドレイン延長部を位置決めする。したがって、ＰＦＥＴの側壁スペーサはＮＦＥＴに比してより長いから、ＰＦＥＴのソース・イオン打ち込み領域とドレイン・イオン打ち込み領域はチャネル領域からより離れて配置（位置決め）される。したがって、引き続くアニール工程の間、より速く移動するＰＦＥＴの不純物はゲート導電体下のチャネル領域中をより遠くまで拡散することができなくなる。これにより、ソースの不純物とドレインの不純物とがゲート導電体のはるか下にまで伸びてチャネル領域を空乏化させるときに生じる短チャネル効果を避けることができる。
【００１６】
側壁スペーサを形成する工程にはＮＦＥＴよりもＰＦＥＴにおいてより厚い酸化膜ライナを形成する工程を含めてもよい。ＰＦＥＴ用のそのような酸化膜ライナはＮＦＥＴ用の酸化膜ライナとは異なるプロセス工程で形成する。また、側壁スペーサを形成する工程には多層側壁スペーサを形成する工程を含めてもよい。ただし、この多層側壁スペーサは、ＰＦＥＴの側壁スペーサはＮＦＥＴよりも多くの側壁スペーサを備えている、というものである。これら双方のプロセスのいずれによっても、ＰＦＥＴの側壁スペーサをＮＦＥＴの側壁スペーサよりも厚くすることができる。
【００１７】
本発明では、側壁スペーサの一部分と基板との間にシリサイド領域も形成する。特に、本発明では、側壁スペーサ２０６の下にある酸化膜の部分を除去した後、シリサイド工程を実行して側壁スペーサの下部にシリサイド領域を形成する。
第１の型のトランジスタのシリサイド領域は第２の型のトランジスタのシリサイド領域よりも大きい。
【００１８】
したがって、本発明では、第１の型のトランジスタとその相補型である第２の型のトランジスタとを備えた相補型集積回路装置を形成する。本発明の場合、一方の型のトランジスタの側壁スペーサがより長い（すなわちゲート導電体からより離れた位置まで伸びている）。イオン打ち込み工程の間、側壁スペーサはソース延長部とドレイン延長部を位置決めるする。したがって、一方の型のトランジスタの側壁スペーサは他方の型のトランジスタに比してより長いから、一方の型のトランジスタのソース・イオン打ち込み領域とドレイン・イオン打ち込み領域はチャネル領域からより離れて配置（位置決め）される。したがって、引き続くアニール工程の間、より速く移動するＰＦＥＴの不純物は遠くゲート導電体下のチャネル領域中にまで拡散することができなくなる。これにより、ソースの不純物とドレインの不純物とがゲート導電体のはるか下まで伸びてチャネル領域を空乏化させるときに生じる短チャネル効果を避けることができる。
【００１９】
また、ＰＦＥＴのスペーサ下に形成されるシリサイドによって、ＰＭＯＳトランジスタの直列抵抗が低減するから、性能が改善される。ＰＭＯＳのスペーサ下にシリサイドを形成するのは、Ｐ型ドーパントは拡散するのが速いから比較的深い延長領域を形成する、という事実によって容易である。これにより、Ｐ型シリコンとシリサイドとの間で接合漏れが発生するのが防止される。
【００２０】
以上、本発明を好適な実施形態の観点から説明したが、当業者が理解しうるように、本発明は特許請求の範囲の本旨と範囲の内で変更して実施することができる。
【図面の簡単な説明】
【００２１】
【図１】本発明に係る部分的に完成した相補型トランジスタ構造体の模式図である。
【図２】本発明に係る部分的に完成した相補型トランジスタ構造体の模式図である。
【図３】本発明に係る部分的に完成した相補型トランジスタ構造体の模式図である。
【図４】本発明に係る部分的に完成した相補型トランジスタ構造体の模式図である。
【図５】本発明に係る部分的に完成した相補型トランジスタ構造体の模式図である。
【図６】本発明に係る部分的に完成した相補型トランジスタ構造体の模式図である。
【図７】本発明に係る部分的に完成した相補型トランジスタ構造体の模式図である。
【図８】本発明に係る部分的に完成した相補型トランジスタ構造体の模式図である。
【図９】本発明に係る部分的に完成した相補型トランジスタ構造体の模式図である。
【図１０】本発明に係る部分的に完成した相補型トランジスタ構造体の模式図である。
【図１１】本発明に係る部分的に完成した相補型トランジスタ構造体の模式図である。
【図１２】本発明に係る部分的に完成した相補型トランジスタ構造体の模式図である。
【図１３】本発明に係る部分的に完成した相補型トランジスタ構造体の模式図である。
【図１４】電界効果トランジスタの共通ドーピング・プロファイルを示す模式図である。
【図１５】本発明の好適な方法を示すフローチャートを示す図である。
【符号の説明】
【００２２】
１１０  基板
１１２  ゲート導電体
１１４  薄いスペーサ
１１８  ＮＦＥＴデバイス
１２０  ＰＦＥＴデバイス
１２２  浅いトレンチ分離（ＳＴＩ）領域
１２４  酸化膜ライナ
１２８  保護マスク
１３０  第２の薄い酸化層
１３４  スペーサ
１３６  酸化膜の凹部
１３８  酸化膜の凹部
１４０  シリサイド延長部
１４２  シリサイド領域
１４４  ゲート・ポリシリコン
１５０  ハロー・イオン打ち込み領域
１５２  ソース／ドレイン延長領域
１５４  既存のソース／ドレイン・イオン打ち込み領域
１５６  ゲート導電体
１５８  ゲート酸化膜
１６０  領域
１６２  絶縁性側壁スペーサ
１６４  絶縁性側壁スペーサ
【図１】
2005167252.tif 000003
【図２】
2005167252.tif 000004
【図３】
2005167252.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2005167252.tif 000009
【図８】
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【図９】
2005167252.tif 000011
【図１０】
2005167252.tif 000012
【図１１】
2005167252.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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