(57)【要約】【課題】  ツェナーダイオードにおけるツェナー電圧の測定精製度を向上させることのできる技術を提供する。【解決手段】  フォトレジスト膜をマスクとしたスピンエッチング法により酸化シリコン膜３をエッチングすることにより、酸化シリコン膜３をｎ型高濃度基板１の裏面に残しつつｎ型低濃度層２の表面の酸化シリコン膜３に開口部６を選択的に形成した後、開口部６内を含むｎ型低濃度層２上にドーピング材料を塗布し、ｎ型高濃度基板１をアニールすることによってｐ型拡散層７を形成する。その後、不純物を取り込んだｎ型高濃度基板１の裏面の酸化シリコン膜３を除去する。【選択図】  図６
2005303032.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）第１導電型の半導体基板上に第１導電型の第１半導体層を形成する工程、
（ｂ）前記第１半導体層の存在下で、前記第１半導体層上および前記半導体基板の裏面に第１絶縁膜を形成する工程、
（ｃ）前記第１絶縁膜を選択的にエッチングし、前記第１半導体層上の前記第１絶縁膜に前記第１半導体層に達する開口部を形成し、前記半導体基板の前記裏面の前記第１絶縁膜を残す工程、
（ｄ）前記（ｃ）工程後、前記開口部内を含む前記第１半導体層上の前記第１絶縁膜上に不純物導入材料を配置する工程、
（ｅ）前記不純物導入材料の存在下で前記半導体基板に熱処理を施すことにより、前記開口部から前記第１半導体層に第２導電型の不純物を導入し、前記開口部の底部にて前記第１半導体層の表面に第２導電型の第２半導体層を形成し、前記半導体基板と前記第１半導体層と前記第２半導体層とを備えた半導体素子を形成する工程、
（ｆ）前記（ｅ）工程後、前記半導体基板の前記裏面の前記第１絶縁膜を除去する工程、
（ｇ）前記（ｆ）工程後、前記半導体素子の特性を検査する工程、
を含み、
前記（ｇ）工程において所望の特性が得られなかった場合には、
（ｈ）前記半導体基板に熱処理を施した後に前記（ｇ）工程を再度実施する工程、
を前記所望の特性が得られるまで繰り返すことを特徴とする半導体装置の製造方法。
【請求項２】
（ａ）第１導電型の半導体基板上に第１導電型の第１半導体層を形成する工程、
（ｂ）前記第１半導体層の存在下で、前記第１半導体層上および前記半導体基板の裏面に第１絶縁膜を形成する工程、
（ｃ）前記第１絶縁膜を選択的にエッチングし、前記第１半導体層上の前記第１絶縁膜に前記第１半導体層に達する開口部を形成し、前記半導体基板の前記裏面の前記第１絶縁膜を残す工程、
（ｄ）前記（ｃ）工程後、前記開口部内を含む前記第１半導体層上の前記第１絶縁膜上に不純物導入材料を配置する工程、
（ｅ）前記不純物導入材料の存在下で前記半導体基板に熱処理を施すことにより、前記開口部から前記第１半導体層に第２導電型の不純物を導入し、前記開口部の底部にて前記第１半導体層の表面に第２導電型の第２半導体層を形成し、前記半導体基板と前記第１半導体層と前記第２半導体層とを備えた半導体素子を形成する工程、
（ｆ）前記（ｅ）工程後、前記半導体基板の前記裏面の前記第１絶縁膜を除去する工程、
（ｇ）前記（ｆ）工程後、前記半導体素子の特性を検査する工程、
を含み、
前記（ｇ）工程において所望の特性が得られなかった場合には、
（ｈ）前記半導体基板に熱処理を施した後に前記（ｇ）工程を再度実施する工程、
を前記所望の特性が得られるまで繰り返し、
前記（ｃ）工程において、前記開口部はスピンエッチング法にて形成することを特徴とする半導体装置の製造方法。
【請求項３】
（ａ）第１導電型の半導体基板上に第１導電型の第１半導体層を形成する工程、
（ｂ）前記第１半導体層の存在下で、前記第１半導体層上および前記半導体基板の裏面に第１絶縁膜を形成する工程、
（ｃ）前記第１絶縁膜を選択的にエッチングし、前記第１半導体層上の前記第１絶縁膜に前記第１半導体層に達する開口部を形成し、前記半導体基板の前記裏面の前記第１絶縁膜を残す工程、
（ｄ）前記（ｃ）工程後、前記開口部内を含む前記第１半導体層上の前記第１絶縁膜上に不純物導入材料を配置する工程、
（ｅ）前記不純物導入材料の存在下で前記半導体基板に熱処理を施すことにより、前記開口部から前記第１半導体層に第２導電型の不純物を導入し、前記開口部の底部にて前記第１半導体層の表面に第２導電型の第２半導体層を形成し、前記半導体基板と前記第１半導体層と前記第２半導体層とを備えた半導体素子を形成する工程、
（ｆ）前記（ｅ）工程後、前記半導体基板の前記裏面の前記第１絶縁膜を除去する工程、
（ｇ）前記（ｆ）工程後、前記半導体素子の特性を検査する工程、
を含み、
前記（ｇ）工程において所望の特性が得られなかった場合には、
（ｈ）前記半導体基板に熱処理を施した後に前記（ｇ）工程を再度実施する工程、
を前記所望の特性が得られるまで繰り返し、
前記（ｃ）工程において、前記開口部はドライエッチング法にて形成することを特徴とする半導体装置の製造方法。
【請求項４】
（ａ）第１導電型の半導体基板上に第１導電型の第１半導体層を形成する工程、
（ｂ）前記第１半導体層の存在下で、前記第１半導体層上に第１絶縁膜を形成する工程、
（ｃ）前記第１絶縁膜を選択的にエッチングし、前記第１半導体層上の前記第１絶縁膜に前記第１半導体層に達する開口部を形成する工程、
（ｄ）前記（ｃ）工程後、前記開口部内を含む前記第１半導体層上の前記第１絶縁膜上に不純物導入材料を配置する工程、
（ｅ）前記不純物導入材料の存在下で前記半導体基板に熱処理を施すことにより、前記開口部から前記第１半導体層に第２導電型の不純物を導入し、前記開口部の底部にて前記第１半導体層の表面に第２導電型の第２半導体層を形成し、前記半導体基板と前記第１半導体層と前記第２半導体層とを備えた半導体素子を形成する工程、
（ｆ）前記（ｅ）工程後、前記半導体基板を裏面から第１の厚さだけエッチングする工程、
（ｇ）前記（ｆ）工程後、前記半導体素子の特性を検査する工程、
を含み、
前記（ｇ）工程において所望の特性が得られなかった場合には、
（ｈ）前記半導体基板に熱処理を施した後に前記（ｇ）工程を再度実施する工程、
を前記所望の特性が得られるまで繰り返すことを特徴とする半導体装置の製造方法。
【請求項５】
（ａ）第１導電型の半導体基板上に第１導電型の第１半導体層を形成する工程、
（ｂ）前記第１半導体層の存在下で、前記第１半導体層上および前記半導体基板の裏面に第１絶縁膜を形成する工程、
（ｃ）前記第１半導体層上の前記第１絶縁膜上に第１マスキング層を形成し、前記半導体基板の前記裏面の前記第１絶縁膜上に第２マスキング層を形成する工程、
（ｄ）前記第１マスキング層および前記第２マスキング層をマスクとして前記第１絶縁膜を選択的にエッチングし、前記第１半導体層上の前記第１絶縁膜に前記第１半導体層に達する開口部を形成し、前記半導体基板の前記裏面の前記第１絶縁膜を残す工程、
（ｅ）前記（ｄ）工程後、前記第１マスキング層および前記第２マスキング層を除去し、前記開口部内を含む前記第１半導体層上の前記第１絶縁膜上に不純物導入材料を配置する工程、
（ｆ）前記不純物導入材料の存在下で前記半導体基板に熱処理を施すことにより、前記開口部から前記第１半導体層に第２導電型の不純物を導入し、前記開口部の底部にて前記第１半導体層の表面に第２導電型の第２半導体層を形成し、前記半導体基板と前記第１半導体層と前記第２半導体層とを備えた半導体素子を形成する工程、
（ｇ）前記（ｆ）工程後、前記半導体基板の前記裏面の前記第１絶縁膜を除去する工程、
（ｈ）前記（ｇ）工程後、前記半導体素子の特性を検査する工程、
を含み、
前記（ｈ）工程において所望の特性が得られなかった場合には、
（ｉ）前記半導体基板に熱処理を施した後に前記（ｈ）工程を再度実施する工程、
を前記所望の特性が得られるまで繰り返すことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、ツェナーダイオードの製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
近年のネットワーク技術の普及により、様々な電子機器がネットワークを介して接続できるようになっている。たとえば、パソコン、プリンタ、ゲーム機器、携帯電話などの電子機器は、他の電子機器との接続用にコネクタが設けられており、このコネクタにケーブルを差込むことにより他の電子機器と接続する構成をしている。このコネクタは、ケーブルと接続していない場合、導電部が剥き出しの状態になっている。そのため、たとえば静電気を帯電した人体が、剥き出しのコネクタに触れると人体に蓄積された静電気（たとえばサージ電圧）による放電が起こり、電子機器内部にあるＬＳＩなどの故障や誤動作を引き起こす虞がある。従って、通常電子機器には、内部のＬＳＩなどを外部からのノイズであるサージ電圧から保護するため、サージ吸収用ツェナーダイオードを使用したサージ保護回路が設けられている。このツェナーダイオードは、コネクタ端子とグランド（接地）との間に設けられており、サージ電圧が外部から印加された場合であっても、内部のＬＳＩなどには、ツェナー電圧以上の電圧が印加されないようになっている。
【０００３】
ツェナーダイオードを製造する技術については、たとえば特開２００３−２０９２６５号公報（特許文献１）に記載されている。
【特許文献１】特開２００３−２０９２６５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
たとえば、ツェナー電圧が約６Ｖ以上であるツェナーダイオードの主特性（ツェナー電圧）は、半導体基板（半導体ウエハ）に導入した不純物の拡散によって決定している。ツェナー電圧を決定するには、たとえばツェナー電圧を測定する工程と、半導体基板に導入した不純物を拡散する工程とを目標としているツェナー電圧が得られるまで繰り返すことによって行われる。不純物を拡散する際に、複数の半導体基板を一括して処理するバッチ式の装置を用いると、半導体基板の裏面に他の半導体基板上に配置した不純物導入材料から飛び出した不純物が導入され、ｐｎ構造であるべき半導体層が、たとえばｐｎｐ構造あるいはｎｐｎ構造となってしまい、ツェナー電圧の測定値の絶対値にふらつきを生じさせてしまう原因となる。また、ツェナーダイオードは、主特性であるツェナー電圧の規格幅が非常に狭く、また対象となる品種が多岐に渡ることから、そのようなふらつきが発生した場合には品種毎の特性の制御が困難になってしまう課題が存在する。
【０００５】
また、ツェナーダイオードが作り出される半導体基板のロット毎に、先行して１枚の半導体基板に対して上記不純物の拡散工程とツェナー電圧を測定する工程とを行った際に、目標としているツェナー電圧が得られなかった場合でも、その原因が実際にツェナー電圧に起因するものなのか上記ふらつきに起因するものなのかの判別が困難になる。そのため、同じロットの半導体基板から多くの不良品となるツェナーダイオードを作り出してしまう課題が存在する。
【０００６】
また、上記のようにｐｎ構造であるべき半導体層がｐｎｐ構造あるいはｎｐｎ構造となってしまった場合には、半導体基板の抵抗成分が大きくなってしまうことから、ツェナー電圧を測定する測定機器を検査対象となる半導体基板毎に調整する必要が生じ、ツェナー電圧の測定作業が自動化できなくなってしまう課題が存在する。
【０００７】
本発明の目的は、ツェナーダイオードにおけるツェナー電圧の測定精度を向上させることのできる技術を提供することにある。
【０００８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１０】
本発明による半導体装置の製造方法は、
（ａ）第１導電型の半導体基板上に第１導電型の第１半導体層を形成する工程、
（ｂ）前記第１半導体層の存在下で、前記第１半導体層上および前記半導体基板の裏面に第１絶縁膜を形成する工程、
（ｃ）前記第１絶縁膜を選択的にエッチングし、前記第１半導体層上の前記第１絶縁膜に前記第１半導体層に達する開口部を形成し、前記半導体基板の前記裏面の前記第１絶縁膜を残す工程、
（ｄ）前記（ｃ）工程後、前記開口部内を含む前記第１半導体層上の前記第１絶縁膜上に不純物導入材料を配置する工程、
（ｅ）前記不純物導入材料の存在下で前記半導体基板に熱処理を施すことにより、前記開口部から前記第１半導体層に第２導電型の不純物を導入し、前記開口部の底部にて前記第１半導体層の表面に第２導電型の第２半導体層を形成し、前記半導体基板と前記第１半導体層と前記第２半導体層とを備えた半導体素子を形成する工程、
（ｆ）前記（ｅ）工程後、前記半導体基板の前記裏面の前記第１絶縁膜を除去する工程、
（ｇ）前記（ｆ）工程後、前記半導体素子の特性を検査する工程、
を含み、
前記（ｇ）工程において所望の特性が得られなかった場合には、
（ｈ）前記半導体基板に熱処理を施した後に前記（ｇ）工程を再度実施する工程、
を前記所望の特性が得られるまで繰り返すものである。
【発明の効果】
【００１１】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１２】
すなわち、ツェナーダイオードが形成される半導体基板において、ｐｎｐ構造あるいはｎｐｎ構造が形成されてしまうことを防ぐことができるので、ツェナーダイオードにおけるツェナー電圧の測定精度を向上させることができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１４】
（実施の形態１）
本実施の形態１の半導体装置は、ツェナーダイオードを含むものである。この本実施の形態１の半導体装置の製造工程について図１〜図１９を用いて説明する。
【００１５】
まず、ｎ型（第１導電型）不純物（たとえばＳｂ（アンチモン））が高濃度でドープされたＳｉ（シリコン）からなるウエハ状のｎ型高濃度基板（半導体基板）１を用意する。このｎ型高濃度基板１にドープされたｎ型不純物の濃度は、たとえば１×１０19個／ｃｍ3〜１×１０20個／ｃｍ3程度とすることを例示できる。
【００１６】
続いて、ｎ型高濃度基板１の主面上にｎ型不純物（たとえばＰ（リン））がドープされたｎ型のＳｉ層をエピタキシャル成長させることにより、ｎ型低濃度層（第１半導体層）２を形成する。このｎ型低濃度層２は、抵抗率が約１００Ωｃｍ以上であり、その厚さは、たとえば約１５μｍ程度とし、ドープされたｎ型不純物の濃度は、１×１０16個／ｃｍ3〜１×１０19個／ｃｍ3程度とすることを例示できる。
【００１７】
次に、図２に示すように、ｎ型高濃度基板１に熱酸化処理を施し、ｎ型低濃度層２の表面とｎ型高濃度基板１の裏面とに膜厚０．４μｍ〜１μｍ程度の酸化シリコン膜（第１絶縁膜）３を形成する。
【００１８】
次に、図３に示すように、ｎ型低濃度層２の表面の酸化シリコン膜３上にフォトレジスト膜（第１マスキング層）４を成膜し、このフォトレジスト膜４をフォトリソグラフィ技術によってパターニングし、開口部５を形成する。続いて、図４に示すように、そのフォトレジスト膜４をマスクとして酸化シリコン膜３をエッチングし、ｎ型低濃度層２の表面の酸化シリコン膜３に次の工程において形成するｐ型拡散層を形成するための開口部６を選択的に形成する。本実施の形態１において、この開口部６を形成する時のエッチングは、スピンエッチング法とすることを例示することができる。すなわち、図５に示すように、ｎ型低濃度層２（図５中での図示は省略）を上側とし、裏面がステージＳＴＧと接するようにｎ型高濃度基板１をステージＳＴＧ上に配置した状態でステージＳＴＧを回転させる。ステージＳＴＧが回転している状況下で、ステージＳＴＧ上に配置されたノズルＮＺＬよりｎ型高濃度基板１へエッチング薬液（たとえばフッ酸）を滴下する。ｎ型高濃度基板１へ滴下されたエッチング薬液は、ステージＳＴＧの回転によってｎ型高濃度基板１の外周へと向かって流れる。それにより、フォトレジスト膜４をマスクとして酸化シリコン膜３をウエットエッチングし、開口部６を形成することができる。このようなスピンエッチング法によって開口部６を形成する場合には、ｎ型高濃度基板１の裏面の酸化シリコン膜３がステージＳＴＧと接することになるので、ｎ型高濃度基板１の裏面の酸化シリコン膜３がエッチング液に曝されることを防ぐことができる。すなわち、開口部６の形成後においても酸化シリコン膜３をｎ型高濃度基板１の裏面に残すことができる。
【００１９】
次に、フォトレジスト膜４を除去した後、図６に示すように、開口部６内を含むｎ型低濃度層２上に、たとえばＰＢＦ（Poly Boron Film）などのドーピング材料を塗布する。続いて、約９００℃程度の雰囲気中にてｎ型高濃度基板１をアニールすることにより、そのｎ型低濃度層２にｐ型（第２導電型）不純物であるＢ（ホウ素）をドーピングし、ｐ型拡散層（第２半導体層）７を形成する。続いて、Ｎ2（窒素）雰囲気中において、ｎ型高濃度基板１に約１０００℃程度の熱処理を施すことにより、ｐ型拡散層７とｎ型低濃度層２とによるｐｎ接合を形成し、ツェナーダイオード素子（半導体素子）を形成することができる。本実施の形態１においては、これらの熱処理は、複数枚のｎ型高濃度基板１に対して一括して処理を施すことのできるバッチ式の装置を用いて行う。このようなバッチ式の装置を用いた場合には、ｎ型高濃度基板１は主面が他のｎ型高濃度基板１の裏面と向き合うように装置内に並べて配置される。そのような状況下で熱処理が施されることから、上記ドーピング材料から飛び出した不純物がｎ型低濃度層２へ導入されるばかりでなく、他のｎ型高濃度基板１の裏面へも導入されてしまうことになる。ここで、本実施の形態１においては、ｎ型高濃度基板１の裏面には酸化シリコン膜３が形成されていることから、その飛び出した不純物をｎ型高濃度基板１の裏面の酸化シリコン膜３が取り込むことになる。なお、図６中に示したｎ型高濃度基板１の裏面の酸化シリコン膜３のうち、その不純物を取り込んだ部分を梨地模様のハッチングを付して示してある。
【００２０】
次に、図７に示すように、開口部６内を含むｎ型低濃度層２の表面の酸化シリコン膜３上にフォトレジスト膜８を成膜し、このフォトレジスト膜８をマスクとしてｎ型高濃度基板１の裏面の酸化シリコン膜３をフッ酸を用いたウエットエッチングにより除去する。これにより、ｎ型高濃度基板１の裏面の酸化シリコン膜３が取り込んだ上記不純物についても同時に除去することができる。すなわち、ｐ型拡散層７とｎ型低濃度層２とｎ型高濃度基板１とによるｐｎ構造がｐｎｐ構造となってしまうことを防ぐことができる。
【００２１】
次に、上記フォトレジスト膜８を除去した後、図８に示すように、ｐ型拡散層７とｎ型低濃度層２とｎ型高濃度基板１とによるツェナーダイオード素子に逆方向電圧を印加し、そのツェナーダイオード素子のツェナー電圧を測定する。ここで、図９は、本実施の形態１のｎ型高濃度基板１（ｎ型低濃度層２を含む）の主面からの深さと、ｎ型高濃度基板１に導入された不純物の濃度との関係を示したものであり、曲線ＤＰ１、ＤＰ２はｐ型拡散層７を形成するＢの濃度を示し、曲線ＤＮはｎ型高濃度基板１に含まれるＳｂの濃度を示している。本実施の形態１のツェナーダイオード素子のツェナー電圧は、曲線ＤＰ１と曲線ＤＮとの交点Ｐ１、あるいは曲線ＤＰ２と曲線ＤＮとの交点Ｐ２で決定されるものであり、この交点Ｐ１、Ｐ２の位置がｎ型高濃度基板１の主面から深くなるほどツェナー電圧は高くなる。本実施の形態１においては、たとえばｐ型拡散層７を形成するＢが曲線ＤＰ１で示されるような濃度勾配を有し、交点Ｐ１で決定されるツェナー電圧が所望の電圧値より低かった場合には、ｎ型高濃度基板１に１０５０℃〜１１００℃程度の熱処理を施す。それにより、ｎ型高濃度基板１（ｎ型低濃度層２）に導入されたＢがさらにｎ型高濃度基板１中にて拡散することから、Ｂはピーク濃度が低下する一方で、ｎ型高濃度基板１のより深い位置まで拡散する。すなわち、曲線ＤＰ１で示されていたＢの濃度勾配は、曲線ＤＰ２へと変化する。このような熱処理の後、再びツェナーダイオード素子のツェナー電圧を測定する。このようなツェナー電圧の測定および熱処理を所望のツェナー電圧が得られるまで繰り返す。
【００２２】
前述したように、本実施の形態１においては、ｐ型拡散層７とｎ型低濃度層２とｎ型高濃度基板１とによるｐｎ構造が、ｎ型高濃度基板１の裏面にｐ型不純物（Ｂ）が導入されてしまうことに起因してｐｎｐ構造となってしまうことを防ぐことができるので、ツェナー電圧の測定値の絶対値にふらつきを生じさせてしまうことを防ぐことができる。それにより、主特性であるツェナー電圧の規格幅が非常に狭く、品種が多岐に渡るツェナーダイオードにおいて、品種毎の特性の制御を容易にすることが可能となる。すなわち、ツェナーダイオードにおけるツェナー電圧の測定精度を向上することができる。
【００２３】
また、ツェナー電圧の測定値の絶対値にふらつきを生じさせてしまうことを防ぐことができるので、ツェナーダイオードが作り出されるｎ型高濃度基板１のロット毎に、先行して１枚のｎ型高濃度基板１に対して上記熱処理およびツェナー電圧の測定を行った際に、所望のツェナー電圧が得られなかった場合には、その原因が実際にツェナー電圧に起因するものであると判断することが可能になる。それにより、同じロットのｎ型高濃度基板１から多くの不良品となるツェナーダイオードを作り出してしまうことを未然に防ぐことが可能となる。
【００２４】
また、ｐ型拡散層７とｎ型低濃度層２とｎ型高濃度基板１とによるｐｎ構造となるべきものが、ｎ型高濃度基板１の裏面にｐ型不純物（Ｂ）が導入されてしまうことに起因してｐｎｐ構造となってしまった場合には、ｎ型高濃度基板１（ｐ型拡散層７およびｎ型低濃度層２を含む）の主面と裏面との間での抵抗成分が大きくなってしまうことから、ツェナー電圧を測定する測定機器を検査対象となるｎ型高濃度基板１毎に調整する必要が生じ、ツェナー電圧の測定作業が自動化できなくなってしまう不具合が懸念される。一方、本実施の形態１によれば、ｐｎｐ構造となってしまうことを防ぐことができるので、そのような不具合が発生することを防ぐことができる。
【００２５】
次に、図１０に示すように、熱酸化法を用いてｐ型拡散層７の表面に酸化膜９を形成する。続いて、開口部６内を含む酸化シリコン膜３上に酸化シリコン膜およびＰＳＧ（Phospho Silicate Glass）膜を順次堆積することにより、酸化シリコン膜とＰＳＧ膜とからなる表面保護膜１０を形成する。続いて、フォトレジスト膜（図示は省略）をマスクにして酸化膜９および表面保護膜１０をエッチングし、ｐ型拡散層７に達するコンタクトホール１１を形成する。
【００２６】
次に、図１１に示すように、コンタクトホール１１内を含む表面保護膜１０上に、たとえばスパッタリング法を用いてＡｌ（アルミニウム）とＳｉ（シリコン）とからなる合金膜を堆積する。続いて、フォトレジスト膜（図示は省略）をマスクにして、その合金膜をエッチングすることにより、表面電極１２を形成する。
【００２７】
次に、図１２に示すように、ｎ型高濃度基板１上に窒化シリコン膜を堆積する。続いて、その窒化シリコン膜上に酸化シリコン膜を堆積し、酸化シリコン膜と酸化シリコン膜との積層膜からなる表面最終保護膜１３を形成する。次いで、フォトレジスト膜（図示は省略）をマスクにして表面最終保護膜１３をエッチングすることにより、表面電極１２の表面を露出させる。
【００２８】
次に、ｎ型高濃度基板１の裏面をグラインディングにより研削し、後述するパッケージ形態に合わせて、ｎ型高濃度基板１を薄くする。続いて、たとえばスピンエッチング装置を用いたウエットエッチング法により、ｎ型高濃度基板１の裏面をエッチングする。
【００２９】
次に、ｎ型高濃度基板１を洗浄した後、たとえばスパッタリング法を用いてｎ型高濃度基板１の裏面にＡｇ（銀）膜を堆積する。続いて、たとえばスピンエッチング装置を用いてそのＡｇ膜をウェットエッチングし、裏面電極１４を形成する。
【００３０】
次に、ｎ型高濃度基板１をダイシングにより分割し、単位素子のツェナーダイオードを有するチップ１５を形成する。続いて、個々のチップ１５を封止樹脂により封止し、パッケージングする。このパッケージングにおいては、図１３および図１４に例示するように、リード１６にチップ１５が有する上記裏面電極１４（図１３中での図示は省略）を接続する。そして、表面電極１２を、ボンディングワイヤ１７を介してリード１８と電気的に接続する。続いて、リード１６、１８の内端部、チップ１５およびボンディングワイヤ１７を封止樹脂１９により封止することにより、リード１６、１８の外端部を実装用に外部に露出させたパッケージを形成する。この時、封止樹脂１９の外周面には、カラーバンド等の極性識別マーク２０が形成される。
【００３１】
ところで、上記個々のチップ１５は、ガラス封止体によって封止してもよい。その場合には、上記表面最終保護膜１３を形成し、表面最終保護膜１３に表面電極１２に達する開口部を形成した後、図１５に示すように、ｎ型高濃度基板１上に、たとえばＴｉ（チタン）膜およびＮｉ（ニッケル）膜を下層から順次蒸着することにより、バンプ電極用下地膜ＵＢＭを形成する。この際、ニッケル膜の代わりにＰｄ（パラジウム）膜などを蒸着してもよい。続いて、バンプ電極用下地膜ＵＢＭ上にフォトレジスト膜（図示は省略）を成膜し、そのフォトレジスト膜をフォトリソグラフィ技術によってパターニングすることによって、バンプ電極形成領域に対応する開口部を設ける。続いて、たとえばめっき法によりＮｉ（ニッケル）膜、Ｃｕ（銅）膜またはＡｇ（銀）膜などをその開口部に堆積することによって、バンプ電極ＢＭＰを形成する。続いて、バンプ電極ＢＭＰの形成に用いたフォトレジスト膜を除去した後、たとえば水酸化カリウム溶液またはヨウ化アンモニウム溶液を用いたウエットエッチングにより、バンプ電極ＢＭＰの下部のバンプ電極用下地膜ＵＢＭを残し、それ以外のバンプ電極用下地膜ＵＢＭを除去する。
【００３２】
次に、図１２を用いて説明した工程と同様の工程に沿って、ｎ型高濃度基板１の裏面を研削およびエッチングし、裏面電極１４を形成し、ｎ型高濃度基板１をダイシングにより分割し、単位素子のツェナーダイオードを有するチップ１５を形成する。
【００３３】
次に、図１６に示すように、ジュメット電極形成用の比較的長いジュメット線を用意する。このジュメット線は、たとえばＦｅ（鉄）およびＮｉを主成分とする合金から形成された円柱状の芯部と、その芯部の外周に形成されたＣｕを主成分とする被覆層とから形成されている。続いて、そのジュメット線を、たとえばダイヤモンドカッターなどを用いて所定の長さに切断し、ジュメット電極２１、２２を形成する。なお、ジュメット電極２２については、後の工程で用いるため、図１６中での図示は省略する。
【００３４】
次に、外部リード２３をジュメット電極２１の端面の中心位置またはその近傍に接続（溶接）し、外部リード２４をジュメット電極２２の端面の中心位置またはその近傍に接続（溶接）する。この外部リード２３とジュメット電極２１との接続、および外部リード２４とジュメット電極２２との接続には、たとえばアーク溶接法またはスポット溶接法などを適用することができる。また、ジュメット電極２１、２２形成用のジュメット線の断面に外部リード２３（外部リード２４）を接続（溶接）した後に、ジュメット線を切断して、外部リード２３（外部リード２４）が接続（溶接）されたジュメット電極２１（ジュメット電極２２）を形成することもできる。なお、外部リード２４およびジュメット電極２２については、外部リード２３およびジュメット電極２１とほぼ同様の構造となるので、図１６中での図示は省略する。
【００３５】
次に、組立用治具２５を用いてガラス封止を行う。組立用治具２５の上面には、複数の円形の孔部２６が格子状に設けられている。孔部２６は、組立用治具２５の上面に形成された相対的に大きな直径を有する孔部２６Ａと、孔部２６Ａの底部に形成された相対的に小さな直径を有する孔部２６Ｂとからなる。上記のように外部リード２３を接続したジュメット電極２１を、組立用治具２５の各孔部２６内に、ジュメット電極２１側を上に（外部リード２３側を下に）向けて挿入する。孔部２６Ｂの直径をジュメット電極２１の直径よりも小さく、外部リード２３の直径よりも大きくしておくことで、外部リード２３だけが孔部２６Ｂに挿入され、ジュメット電極２１は孔部２６Ａの底部に固定される。
【００３６】
次に、ガラス封止体となるガラス管２７を組立用治具２５の孔部２６（孔部２６Ａ）内に投入（挿入）して、ガラス管２７の孔内にジュメット電極２１を嵌め合わせる。あるいは、組立用治具２５の孔部２６内に先にガラス管２７を投入した後に、孔部２６（孔部２６Ａ）内に外部リード２３を接続したジュメット電極２１を投入し、ガラス管２７の孔内にジュメット電極２１を嵌め合わせてもよい。
【００３７】
次に、図１７に示されるように、組立用治具２５の孔部２６（孔部２６Ａ）内に、チップ１５を投入する。これにより、チップ１５が、ガラス管２７の孔内のジュメット電極２１上に配置される。この際、チップ１５の主面（バンプ電極ＢＭＰ形成側の面）または裏面（裏面電極１４形成側の面）のいずれが上方を向いていもよい。
【００３８】
次に、図１８に示すように、組立用治具２５の孔部２６（孔部２６Ａ）内に、外部リード２４が接続されたジュメット電極２２を、ジュメット電極２２側を下に（外部リード２４側を上に）向けて挿入（投入）する。これにより、ジュメット電極２２はガラス管２７の孔内に嵌め合わされる。チップ１５は、ジュメット電極２１、２２により挟まれる。そして、必要に応じて加圧器具（図示は省略）を用いてジュメット電極２２に対して荷重を加えることにより、チップ１５に対してジュメット電極２１、２２を押圧した状態とする。
【００３９】
次に、ジュメット電極２１、２２、チップ１５およびガラス管２７がセットされた組立用治具２５をガラス封止用の加熱装置（図示は省略）に投入し、所定の温度で加熱する。これにより、ガラス管２７が溶融して、ガラス管２７がジュメット電極２１、２２の外周面に融着する。加熱の後、冷却されてガラス管２７が硬化してガラス封止体となる。これにより、各部材が固定され、図１９に示すようなツェナーダイオードのパッケージが製造される。ガラス封止体とジュメット電極２１、２３の外周とが接着されるので、ジュメット電極２１とジュメット電極２２との間に位置するチップ１５は気密封止される。製造されたパッケージは、組立用治具２５から取り出され、パッケージの極性を調べるための試験が行われ、パッケージのアノード側とカソード側とが判別され、必要に応じてマーキングが行われる。また、パッケージの配線基板への実装工程では、外部リード２３、２４が配線基板の配線パターンにはんだなどを介して接続される。
【００４０】
上記の本実施の形態１では、図４および図５を用いて説明したように、ｎ型高濃度基板１の裏面に酸化シリコン膜３を残しつつ、ｎ型高濃度基板１の主面（ｎ型低濃度層２の表面）の酸化シリコン膜３に開口部６を形成する際には、ｎ型低濃度層２を上側とし、裏面がステージＳＴＧと接するようにｎ型高濃度基板１をステージＳＴＧ上に配置した状況下でスピンエッチングを行うことを説明したが、同様にｎ型高濃度基板１をステージ上に配置した状況下でドライエッチングを行うことにより、開口部６を形成してもよい。この場合には、酸化シリコン膜３とｎ型低濃度層２とのエッチング選択比を十分に取れるようにエッチングガスを選択する。また、このようにドライエッチングによって開口部６を形成する手段は、ｐ型拡散層７とｎ型低濃度層２とによるｐｎ接合の位置がｎ型高濃度基板１の主面（ｎ型低濃度層２の表面）からの深さが所定の深さ以上となる品種についてだけ適用する。これは、ドライエッチングのダメージにより、接合部が破壊もしくは半破壊状態となり、電流のリーク現象等の不具合が発生する可能性が極めて高いからである。
【００４１】
（実施の形態２）
次に、本実施の形態２の半導体装置の製造工程について図２０および図２１を用いて説明する。
【００４２】
本実施の形態２の半導体装置の製造工程は、前記実施の形態１で図３を用いて説明した工程までは同様である。その後、たとえばエッチング薬液（たとえばフッ酸）が入った薬液槽（図示は省略）内へｎ型高濃度基板１を浸け込む。それにより、図２０に示すように、ｎ型高濃度基板１の主面（ｎ型低濃度層２の表面）の酸化シリコン膜３にはウエットエッチングにより開口部６が形成され、ｎ型高濃度基板１の裏面の酸化シリコン膜３は除去される。
【００４３】
次に、図２１に示すように、前記実施の形態１で図６を用いて説明した工程と同様の工程によりｐ型の不純物（たとえばＢ）をｎ型低濃度層２に導入し、ｐ型拡散層７を形成する。この時、ｎ型高濃度基板１の裏面の酸化シリコン膜３は除去されていることから、ｎ型高濃度基板１の裏面にも不純物が導入され、所定の厚さ（第１の厚さ）の不純物含有層１Ａが形成される。なお、図２１中において、その不純物含有層１Ａは梨地模様のハッチングを付して示してある。
【００４４】
続いて、主面をステージＳＴＧへ向けてｎ型高濃度基板１をステージＳＴＧ（図５参照）上に配置し、ノズルＮＺＬ（図５参照）よりｎ型高濃度基板１の裏面へ、たとえばフッ硝酸系のエッチング薬液を滴下しつつステージＳＴＧを回転させる。それにより、不純物含有層１Ａを除去することができる。この不純物含有層１Ａを除去することにより、ｐ型拡散層７とｎ型低濃度層２とｎ型高濃度基板１とによるｐｎ構造がｐｎｐ構造となってしまうことを防ぐことができる。
【００４５】
その後、前記実施の形態１において図８〜図１９を用いて説明した工程と同様の工程を経ることによって本実施の形態２の半導体装置を製造する。
【００４６】
上記のような本実施の形態２によっても、前記実施の形態１と同様の効果を得ることができる。
【００４７】
（実施の形態３）
次に、本実施の形態３の半導体装置の製造工程について図２０および図２２を用いて説明する。
【００４８】
本実施の形態３の半導体装置の製造工程は、前記実施の形態１で図３を用いて説明した工程までは同様である。その後、図２２に示すように、ｎ型高濃度基板１の裏面の酸化シリコン膜３上にフォトレジスト膜（第２マスキング層）４Ａを成膜することにより、ｎ型高濃度基板１の裏面の酸化シリコン膜３をフォトレジスト膜４Ａで覆う。
【００４９】
続いて、たとえばエッチング薬液（たとえばフッ酸）が入った薬液槽（図示は省略）内へｎ型高濃度基板１を浸け込む。それにより、酸化シリコン膜３をｎ型高濃度基板１の裏面に残した状態で、ｎ型高濃度基板１の主面（ｎ型低濃度層２の表面）の酸化シリコン膜３にはウエットエッチングにより開口部６を形成することができる。
【００５０】
その後、フォトレジスト膜４、４Ａを除去した後、前記実施の形態１において図６〜図１９を用いて説明した工程と同様の工程を経ることによって本実施の形態３の半導体装置を製造する。
【００５１】
上記のような本実施の形態３によっても、前記実施の形態１と同様の効果を得ることができる。
【００５２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００５３】
たとえば、前記実施の形態では、ｎ型高濃度基板の主面上にｎ型低濃度層およびｐ型拡散層を形成することによって形成されたｐｎ構造を形成する場合について説明したが、Ｂが高濃度に導入されたｐ型高濃度基板の主面上にＢが導入されたｐ型低濃度層およびＰが導入されたｎ型拡散層を形成することによってｐｎ構造を形成してもよい。この場合には、ｐ型高濃度基板にｎｐｎ構造が形成されてしまうことを防ぐことができる。
【００５４】
また、前記実施の形態においては、ダイオードの裏面電極の材質がＡｇである場合について説明したが、Ａｕ（金）／Ｓｂ／Ａｕからなる多層膜であってもよい。
【産業上の利用可能性】
【００５５】
本発明の半導体装置の製造方法は、たとえばツェナーダイオードを有する半導体装置の製造工程に適用することができる。
【図面の簡単な説明】
【００５６】
【図１】本発明の実施の形態１である半導体装置の製造工程を説明する要部断面図である。
【図２】図１に続く半導体装置の製造工程中の要部断面図である。
【図３】図２に続く半導体装置の製造工程中の要部断面図である。
【図４】図３に続く半導体装置の製造工程中の要部断面図である。
【図５】本発明の実施の形態１である半導体装置の製造工程中におけるスピンエッチング工程を示す説明図である。
【図６】図４に続く半導体装置の製造工程中の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の要部断面図である。
【図８】本発明の実施の形態１である半導体装置の製造工程中における検査工程の説明図である。
【図９】本発明の実施の形態１である半導体装置が有するツェナーダイオードのツェナー電圧を決定する方法を示す説明図である。
【図１０】図７に続く半導体装置の製造工程中の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中の要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中の要部断面図である。
【図１４】本発明の実施の形態１である半導体装置の製造工程中の要部平面図である。
【図１５】本発明の実施の形態１である半導体装置の製造工程中の要部断面図である。
【図１６】本発明の実施の形態１である半導体装置の製造工程中の要部断面図である。
【図１７】図１６に続く半導体装置の製造工程中の要部断面図である。
【図１８】図１７に続く半導体装置の製造工程中の要部断面図である。
【図１９】本発明の実施の形態１である半導体装置の製造工程中の要部断面図である。
【図２０】本発明の実施の形態２である半導体装置の製造方法を説明する要部断面図である。
【図２１】図２０に続く半導体装置の製造工程中の要部断面図である。
【図２２】本発明の実施の形態３である半導体装置の製造方法を説明する要部断面図である。
【符号の説明】
【００５７】
１  ｎ型高濃度基板（半導体基板）
１Ａ  不純物含有層
２  ｎ型低濃度層（第１半導体層）
３  酸化シリコン膜（第１絶縁膜）
４  フォトレジスト膜（第１マスキング層）
４Ａ  フォトレジスト膜（第２マスキング層）
５  開口部
６  開口部
７  ｐ型拡散層（第２半導体層）
８  フォトレジスト膜
９  酸化膜
１０  表面保護膜
１１  コンタクトホール
１２  表面電極
１３  表面最終保護膜
１４  裏面電極
１５  チップ
１６  リード
１７  ボンディングワイヤ
１８  リード
１９  封止樹脂
２０  極性識別マーク
２１、２２  ジュメット電極
２３、２４  外部リード
２５  組立用治具
２６、２６Ａ、２６Ｂ  孔部
２７  ガラス管
ＢＭＰ  バンプ電極
ＤＮ、ＤＰ１、ＤＰ２  曲線
ＮＺＬ  ノズル
ＳＴＧ  ステージ
ＵＢＭ  バンプ電極用下地膜
【図１】
2005303032.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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