(57)【要約】【課題】  得られるデジタルデータのバラツキを極力抑えることができるアナログフロントエンド回路、及びこれを含む電子機器を提供すること。【解決手段】  アナログフロントエンド回路は、相関二重サンプリング回路２０と、その出力値ＤＶに対して補正処理を行う補正回路７０と、その出力値ＣＤＶをデジタルデータに変換するＡ／Ｄ変換回路１００を含む。相関二重サンプリング回路２０は、ベースレベルのアナログ信号を複数のサンプリングポイントでサンプリングし、サンプリングにより得られた複数のサンプリング値の平均値を求め、データレベルのアナログ信号を複数のサンプリングポイントでサンプリングし、サンプリングにより得られた複数のサンプリング値の平均値を求め、ベースレベルでのサンプリング値の平均値と、データレベルでのサンプリング値の平均値との差分値を出力値ＤＶとして出力する。【選択図】        図４
2005167790.tif 000002
【特許請求の範囲】
【請求項１】
イメージセンサからのアナログ信号を受け、ベースレベルのアナログ信号とデータレベルのアナログ信号をサンプリングし、ベースレベルのアナログ信号のサンプリング値とデータレベルのアナログ信号のサンプリング値との差分値を出力値として出力する相関二重サンプリング回路と、
前記相関二重サンプリング回路の出力値に対して補正処理を行う補正回路と、
前記補正回路の出力値をデジタルデータに変換するＡ／Ｄ変換回路とを含み、
前記相関二重サンプリング回路が、
ベースレベルのアナログ信号を複数のサンプリングポイントでサンプリングし、サンプリングにより得られた複数のサンプリング値の平均値を求め、データレベルのアナログ信号を複数のサンプリングポイントでサンプリングし、サンプリングにより得られた複数のサンプリング値の平均値を求め、ベースレベルでの複数のサンプリング値の平均値と、データレベルでの複数のサンプリング値の平均値との差分値を出力値として出力することを特徴とするアナログフロントエンド回路。
【請求項２】
請求項１において、
前記相関二重サンプリング回路が、
第１〜第Ｎ（Ｎは２以上整数）のサンプリング回路と、前記第１〜第Ｎのサンプリング回路に接続される平均値演算回路とを含み、
前記第１〜第Ｎのサンプリング回路の各第Ｋ（１≦Ｋ≦Ｎ）のサンプリング回路が、
ベースレベルのアナログ信号を第Ｋのサンプリングポイントでサンプリングし、サンプリングにより得られたサンプリング値を出力し、データレベルのアナログ信号を第Ｋ＋Ｎのサンプリングポイントでサンプリングし、サンプリングにより得られたサンプリング値を出力し、
前記平均値演算回路が、
前記第１〜第Ｎのサンプリング回路から出力されたベースレベルでの複数のサンプリング値の平均値を求め、前記第１〜第Ｎのサンプリング回路から出力されたデータレベルでの複数のサンプリング値の平均値を求めることを特徴とするアナログフロントエンド回路。
【請求項３】
請求項２において、
前記第１〜第Ｎのサンプリング回路の各第Ｋ（１≦Ｋ≦Ｎ）のサンプリング回路が、
その一端にアナログ信号が入力される抵抗素子と、
その一端に前記抵抗素子の他端が接続され、サンプリングクロックに基づいてオン・オフするスイッチ素子と、
その一端に前記スイッチ素子の他端が接続され、その他端に電源が接続されるキャパシタと、
その第１の入力に前記スイッチ素子の他端が接続され、その第２の入力にその出力が接続されるボルテージフォロワ接続の演算増幅器を含み、
前記平均値演算回路が、
その一端に前記第１〜第Ｎのサンプリング回路の出力が接続される第１〜第Ｎの抵抗素子と、
その第１の入力に前記第１〜第Ｎの抵抗素子の他端が接続され、その第２の入力にフィードバック抵抗素子の一端が接続され、その出力に前記フィードバック抵抗素子の他端が接続される演算増幅器を含むことを特徴とするアナログフロントエンド回路。
【請求項４】
イメージセンサからのアナログ信号を受け、ベースレベルのアナログ信号とデータレベルのアナログ信号をサンプリングし、ベースレベルのアナログ信号のサンプリング値とデータレベルのアナログ信号のサンプリング値との差分値を出力値として出力する第１〜第Ｎの相関二重サンプリング回路と、
前記第１〜第Ｎの相関二重サンプリング回路の出力値の平均値を求める平均値演算回路と、
前記平均値演算回路の出力値に対して補正処理を行う補正回路と、
前記補正回路の出力値をデジタルデータに変換するＡ／Ｄ変換回路とを含み、
前記第１〜第Ｎの相関二重サンプリング回路の各第Ｋ（１≦Ｋ≦Ｎ）の相関二重サンプリング回路が、
ベースレベルのアナログ信号を第Ｋのサンプリングポイントでサンプリングし、データレベルのアナログ信号を第Ｋ＋Ｎのサンプリングポイントでサンプリングし、ベースレベルのアナログ信号の前記第Ｋのサンプリングポイントでのサンプリング値と、データレベルのアナログ信号の前記第Ｋ＋Ｎのサンプリングポイントでのサンプリング値との差分値を出力値として出力し、
前記平均値演算回路が、
前記第１〜第Ｎの相関二重サンプリング回路から出力された複数の出力値の平均値を求め、求められた平均値を出力値として出力することを特徴とするアナログフロントエンド回路。
【請求項５】
請求項４において、
前記平均値演算回路が、
その一端に前記第１〜第Ｎの相関二重サンプリング回路の出力が接続される第１〜第Ｎの抵抗素子と、
その第１の入力に前記第１〜第Ｎの抵抗素子の他端が接続され、その第２の入力にフィードバック抵抗素子の一端が接続され、その出力に前記フィードバック抵抗素子の他端が接続される演算増幅器を含むことを特徴とするアナログフロントエンド回路。
【請求項６】
前記イメージセンサと、
前記イメージセンサからのアナログ信号を受け、デジタルデータを出力する請求項１乃至５のいずれかのアナログフロントエンド回路と、
を含むことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログフロントエンド回路、及び電子機器に関する。
【背景技術】
【０００２】
イメージスキャナ、ファクシミリ、コピー機、デジタルカメラなどの電子機器（狭義には画像読み取り装置）では、ＣＣＤ（Charge Coupled Device）、ＣＩＳ（Contact Image Sensor）、ＢＢＤ（Bucket Brigade Device）などのイメージセンサを用いて画像を取得する。そしてイメージセンサからの画素データのアナログ信号は、アナログフロントエンド回路によりデジタルデータに変換され、得られたデジタルデータは画像処理回路に入力されて、画像処理が施される。
【０００３】
この場合にアナログフロントエンド回路は、予め設定された固定のサンプリングクロックパターンでアナログ信号をサンプリングして、デジタルデータに変換し、画像処理回路に出力していた。このため、アナログ信号にノイズが重畳されている場合に、得られるデジタルデータにバラツキが生じ、高品位な画像の取得を妨げるという課題があった。
【特許文献１】特開２００３−３７７１１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、得られるデジタルデータのバラツキを極力抑えることができるアナログフロントエンド回路、及びこれを含む電子機器を提供することにある。
【課題を解決するための手段】
【０００５】
本発明は、イメージセンサからのアナログ信号を受け、ベースレベルのアナログ信号とデータレベルのアナログ信号をサンプリングし、ベースレベルのアナログ信号のサンプリング値とデータレベルのアナログ信号のサンプリング値との差分値を出力値として出力する相関二重サンプリング回路と、前記相関二重サンプリング回路の出力値に対して補正処理を行う補正回路と、前記補正回路の出力値をデジタルデータに変換するＡ／Ｄ変換回路とを含み、前記相関二重サンプリング回路が、ベースレベルのアナログ信号を複数のサンプリングポイントでサンプリングし、サンプリングにより得られた複数のサンプリング値の平均値を求め、データレベルのアナログ信号を複数のサンプリングポイントでサンプリングし、サンプリングにより得られた複数のサンプリング値の平均値を求め、ベースレベルでの複数のサンプリング値の平均値と、データレベルでの複数のサンプリング値の平均値との差分値を出力値として出力するアナログフロントエンド回路に関係する。
【０００６】
本発明によれば、ベースレベルでのアナログ信号が複数のサンプリングポイントでサンプリングされて、サンプリングにより得られた複数のサンプリング値の平均値が求められる。また、データレベルでのアナログ信号が複数のサンプリングポイントでサンプリングされて、サンプリングにより得られた複数のサンプリング値の平均値が求められる。そして、これらの求められた平均値の差分値が求められ、補正処理が行われた後に、デジタルデータに変換される。このようにすれば、ベースレベルやデータレベルでのサンプリング値を、真の値に近づけることができ、得られるデジタルデータのバラツキを極力抑えることが可能になる。
【０００７】
また本発明では、前記相関二重サンプリング回路が、第１〜第Ｎ（Ｎは２以上整数）のサンプリング回路と、前記第１〜第Ｎのサンプリング回路に接続される平均値演算回路とを含み、前記第１〜第Ｎのサンプリング回路の各第Ｋ（１≦Ｋ≦Ｎ）のサンプリング回路が、ベースレベルのアナログ信号を第Ｋのサンプリングポイントでサンプリングし、サンプリングにより得られたサンプリング値を出力し、データレベルのアナログ信号を第Ｋ＋Ｎのサンプリングポイントでサンプリングし、サンプリングにより得られたサンプリング値を出力し、前記平均値演算回路が、前記第１〜第Ｎのサンプリング回路から出力されたベースレベルでの複数のサンプリング値の平均値を求め、前記第１〜第Ｎのサンプリング回路から出力されたデータレベルでの複数のサンプリング値の平均値を求めるようにしてもよい。
【０００８】
本発明によれば、例えばＮ＝２の場合には、第１（Ｋ＝１）のサンプリング回路が、ベースレベルのアナログ信号を第１（Ｋ＝１）のサンプリングポイントでサンプリングし、データレベルのアナログ信号を第３（Ｋ＋Ｎ＝３）のサンプリングポイントでサンプリングする。また第２（Ｋ＝２）のサンプリング回路が、ベースレベルのアナログ信号を第２（Ｋ＝２）のサンプリングポイントでサンプリングし、データレベルのアナログ信号を第４（Ｋ＋Ｎ＝４）のサンプリングポイントでサンプリングする。そして、平均値演算回路が、第１、第２のサンプリング回路から出力されたベースレベルでの複数のサンプリング値の平均値とデータレベルでの複数のサンプリング値の平均値を求めるようになる。
【０００９】
また本発明では、前記第１〜第Ｎのサンプリング回路の各第Ｋ（１≦Ｋ≦Ｎ）のサンプリング回路が、その一端にアナログ信号が入力される抵抗素子と、その一端に前記抵抗素子の他端が接続され、サンプリングクロックに基づいてオン・オフするスイッチ素子と、その一端に前記スイッチ素子の他端が接続され、その他端に電源が接続されるキャパシタと、その第１の入力に前記スイッチ素子の他端が接続され、その第２の入力にその出力が接続されるボルテージフォロワ接続の演算増幅器を含み、前記平均値演算回路が、その一端に前記第１〜第Ｎのサンプリング回路の出力が接続される第１〜第Ｎの抵抗素子と、その第１の入力に前記第１〜第Ｎの抵抗素子の他端が接続され、その第２の入力にフィードバック抵抗素子の一端が接続され、その出力に前記フィードバック抵抗素子の他端が接続される演算増幅器を含むようにしてもよい。
【００１０】
また本発明は、イメージセンサからのアナログ信号を受け、ベースレベルのアナログ信号とデータレベルのアナログ信号をサンプリングし、ベースレベルのアナログ信号のサンプリング値とデータレベルのアナログ信号のサンプリング値との差分値を出力値として出力する第１〜第Ｎの相関二重サンプリング回路と、前記第１〜第Ｎの相関二重サンプリング回路の出力値の平均値を求める平均値演算回路と、前記平均値演算回路の出力値に対して補正処理を行う補正回路と、前記補正回路の出力値をデジタルデータに変換するＡ／Ｄ変換回路とを含み、前記第１〜第Ｎの相関二重サンプリング回路の各第Ｋ（１≦Ｋ≦Ｎ）の相関二重サンプリング回路が、ベースレベルのアナログ信号を第Ｋのサンプリングポイントでサンプリングし、データレベルのアナログ信号を第Ｋ＋Ｎのサンプリングポイントでサンプリングし、ベースレベルのアナログ信号の前記第Ｋのサンプリングポイントでのサンプリング値と、データレベルのアナログ信号の前記第Ｋ＋Ｎのサンプリングポイントでのサンプリング値との差分値を出力値として出力し、前記平均値演算回路が、前記第１〜第Ｎの相関二重サンプリング回路から出力された複数の出力値の平均値を求め、求められた平均値を出力値として出力するアナログフロントエンド回路に関係する。
【００１１】
本発明によれば、例えばＮ＝２の場合には、第１（Ｋ＝１）の相関二重サンプリング回路が、ベースレベルのアナログ信号を第１（Ｋ＝１）のサンプリングポイントでサンプリングし、データレベルのアナログ信号を第３（Ｋ＋Ｎ＝３）のサンプリングポイントでサンプリングし、得られたサンプリング値の差分値を出力値として出力する。また第２（Ｋ＝２）の相関二重サンプリング回路が、ベースレベルのアナログ信号を第２（Ｋ＝２）のサンプリングポイントでサンプリングし、データレベルのアナログ信号を第４（Ｋ＋Ｎ＝４）のサンプリングポイントでサンプリングし、得られたサンプリング値の差分値を出力値として出力する。そして平均値演算回路が、第１、第２の相関二重サンプリング回路の出力値の平均値を求め、補正処理が行われた後に、デジタルデータに変換される。このようにすれば、得られるデジタルデータのバラツキを極力抑えることが可能になる。
【００１２】
また本発明では、前記平均値演算回路が、その一端に前記第１〜第Ｎの相関二重サンプリング回路の出力が接続される第１〜第Ｎの抵抗素子と、その第１の入力に前記第１〜第Ｎの抵抗素子の他端が接続され、その第２の入力にフィードバック抵抗素子の一端が接続され、その出力に前記フィードバック抵抗素子の他端が接続される演算増幅器を含むようにしてもよい。
【００１３】
また本発明は、前記イメージセンサと、前記イメージセンサからのアナログ信号を受け、デジタルデータを出力する上記のいずれかのアナログフロントエンド回路とを含む電子機器に関係する。
【発明を実施するための最良の形態】
【００１４】
以下、本実施形態について図面を用いて詳細に説明する。なお、以下に説明する本実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００１５】
１．電子機器
図１に本実施形態の画像処理装置を含む電子機器５１０（狭義には画像読み取り装置或いは画像形成装置。更に狭義にはイメージスキャナ）の構成例を示す。なお電子機器５１０は図１の全ての構成要素を含む必要はなく、その一部を省略する構成にしてもよい。
【００１６】
電子機器５１０（フラットベッド型イメージスキャナ）は読み取り対象物５１２（狭義には原稿）を載せるための載置台５１４（狭義には原稿台）と、載置台５１４を支持するフレーム５１５（支持部材、ハウジング）を含む。矩形状の載置台５１４は光透過性部材であるガラス等により形成され、この光透過性の載置台５１４の例えば上部に読み取り対象物５１２が載せられる。
【００１７】
電子機器５１０はイメージセンサ５２２（撮像デバイス、ラインセンサ、１次元センサ、カラーセンサ）が搭載されるキャリッジ５２０を含む。イメージセンサ５２２としてはＣＣＤ（Charge Coupled Device）、ＣＩＳ（Contact Image Sensor）、又はＢＢＤ（Bucket Brigade Device）などを使用できる。キャリッジ５２０には、読み取り対象物５１２（原稿）を照明するための光源５２６や、読み取り対象物５１２で反射された光源５２６からの光をイメージセンサ５２２に集光するレンズ５２８（集光部）などの光学系（光学ヘッド）も搭載される。
【００１８】
電子機器５１０は、キャリッジ５２０を駆動して移動させる駆動装置３０（駆動機構）を含み、駆動装置５３０は、モータ５３２（動力源）や、モータ５３２を駆動するモータドライバ５３４を含む。イメージセンサ５２２は、その長手方向が主走査方向と一致するように配置される。そして他方側がプーリ５３８に掛けられた駆動ベルト５３６をモータ５３２が回転させることで、駆動ベルト５３６に固定されたキャリッジ５２０が副走査方向（主走査方向に直交する方向）に移動する。なお、キャリッジ５２０の移動方式としは種々の変形実施が考えられ、例えば駆動ベルト５３６を用いないでキャリッジ５２０を移動したり、リニアモータ機構によりキャリッジ５２０を移動してもよい。
【００１９】
電子機器５１０は電子機器コントローラ５５０を含む。電子機器コントローラ５５０は電子機器５１０の各ブロックを制御するものである。具体的には、画像データの取得処理の制御や、キャリッジ５２０のサーボ制御や、イメージセンサ５２２の駆動制御などを行う。
【００２０】
電子機器コントローラ５５０はイメージセンサコントローラ５６０を含む。イメージセンサコントローラ５６０は、イメージセンサ５２２の制御を行うものであり、アナログフロントエンド回路（ＡＦＥ）５６２や画像処理回路５６４や駆動コントローラ５６６を含む。なおこれらの一部を省略する構成としてもよい。
【００２１】
アナログフロントエンド回路５６２は、イメージセンサ５２２からのアナログ信号（イメージセンサ５２２により読み取られたアナログの画素データ）を受け、アナログ信号のサンプリング処理などを行ってデジタルデータに変換する。画像処理回路５６４は、アナログフロントエンド回路５６２からのデジタルデータ（デジタルの画素データ）を受け、各種の画像処理（シェーディング処理、ガンマ補正処理、平均化・間引き処理、又は２値化処理等）を行う。駆動コントローラ５６６は、イメージセンサ５２２用の転送クロックφ１、φ２（駆動パターン、駆動信号）を生成して、イメージセンサ５２２に供給する。
【００２２】
電子機器コントローラ５５０はサーボコントローラ５８０を含む。サーボコントローラ５８０は、キャリッジ５２０を駆動（移動）する駆動装置５３０（モータ５３２）のサーボ制御（フィードバック制御）を行うものである。電子機器コントローラ５５０はＣＰＵ５９６（プロセッサ）やメモリ５９８（ＲＯＭ、ＲＡＭ）を含む。ＣＰＵ５９６は電子機器コントローラ５５０の全体的な制御を行ったり、外部との情報のやり取りをする。またメモリ５９８は、プログラムや各種データを記憶したり、イメージセンサコントローラ５６０やサーボコントローラ５８０やＣＰＵ５９６の作業領域として機能する。
【００２３】
なお、電子機器コントローラ５５０は図１に示す全ての構成要素を含む必要はなく、その一部を省略した構成にしてもよい。例えばＣＰＵ５９６やメモリ５９８を省略してもよい。また電子機器コントローラ５５０、イメージセンサコントローラ５６０、サーボコントローラ５８０の機能は、ハードウェア回路により実現してもよいし、ソフトウェアとハードウェア回路の双方により実現してもよい。またハードウェア回路はゲートアレイなどにより構成されるＡＳＩＣ（Aplication Specific Integrated Circuit）により実現してもよいし、汎用プロセッサにより実現してもよい。
【００２４】
２．イメージセンサ
図２（Ａ）にイメージセンサ５２２（ＣＣＤラインセンサ）の構成例を示す。受光部６０６は光電変換を行う複数の受光素子（フォトダイオード、画素）を含む。そして図２（Ｂ）に示すように受光部６０２には、有効な画素（受光素子）Ｓ0〜Ｓnが一列に配置される有効画素領域と、有効な画素ではないダミー画素Ｄ0〜Ｄk、Ｄk+1〜Ｄlが一列に配置されるダミー画素領域とが設けられる。このダミー画素は空送りや光シールド出力のために設けられる。
【００２５】
受光部６０２の各受光素子（画素）は受光量に応じた電荷を生成して蓄積する。そして電荷蓄積に必要な所定時間が経過した後に、シフト信号ＳＨがアクティブになり、転送ゲート６０４がオンになる。これにより、アナログの画素データである蓄積電荷が、転送ゲート６０４を介して転送部６０６（各受光素子に対応して設けられたシフトレジスタ）に転送される。そして、転送された画素データ（蓄積電荷）は、２相の転送クロックであるφ１、φ２に基づいてシフト転送され、イメージセンサ５２２のＣＣＱ端子からアナログ信号として出力される。
【００２６】
なお図２（Ｃ）に転送部６０６のシフトレジスタの構成例を示す。またイメージセンサ５２２の構成は図２（Ａ）に限定されない。例えば図３のように、奇数番目（ＯＤＤ）の画素用の転送ゲート６０４-1、転送部６０６-1と、偶数番目（ＥＶＥＮ）の画素用の転送ゲート６０４-2、転送部６０６-2を設けることが望ましい。また図２（Ａ）、図３の構成において、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の画素データの読み取り用の受光部、転送ゲート、転送部を設けることが望ましい。
【００２７】
３．第１の構成例
図４に本実施形態のアナログフロントエンド回路５６２の第１の構成例を示す。このアナログフロントエンド回路５６２は、キャパシタＣＳと、クランプ回路１０と、相関二重サンプリング回路２０と、補正回路７０と、Ａ／Ｄ変換回路１００を含む。なおこれらの構成要素の一部を省略する構成としてもよい。またイメージセンサによりカラー画像を取得する場合には、Ｒ用、Ｇ用、Ｂ用のアナログフロントエンド回路を設ければよい。
【００２８】
キャパシタＣＳは、アナログ信号ＯＳのＡＣ成分を抽出するためのキャパシタである。クランプ回路１０は、キャパシタＣＳによるＡＣカップリングで入力されたアナログ信号ＯＳを適正な基準電圧にクランプするための回路である。
【００２９】
相関二重サンプリング（Correlated Double Sampling）回路２０は、イメージセンサ５２２からのアナログ信号ＯＳを受け、ベースレベル（光学的黒レベル、参照レベル）のアナログ信号とデータレベル（ビデオレベル、信号レベル）のアナログ信号をサンプリングする。そしてベースレベルのアナログ信号のサンプリング値とデータレベルのアナログ信号のサンプリング値との差分値を出力値ＤＶとして出力する。
【００３０】
補正回路７０は、相関二重サンプリング回路２０の出力値ＤＶ（差分値）に対して補正処理を行う。この補正回路７０は、例えばオフセット補正回路８０とゲイン補正回路９０を含む。なおこれらの一部を省略する構成としてもよい。
【００３１】
オフセット補正回路８０は、相関二重サンプリング回路２０の出力値ＤＶのＤＣオフセットを除去するための回路である。具体的にはオフセット補正回路８０は、加算器８２とオフセット用ＤＡＣ８４（デジタル／アナログ変換回路）を含む。そして加算器８２が、オフセット用ＤＡＣ８４で生成された電圧を、相関二重サンプリング回路２０の出力値ＤＶに加算することで、ＤＣオフセットを除去する。ゲイン補正回路９０（Programmable Gain Amplifier）は、出力値ＤＶ（オフセット補正後のＤＶ）のゲインを調整するための回路である。このようなゲイン調整を行うことでＡ／Ｄ変換回路１００での適正なダイナミックレンジを確保できる。
【００３２】
Ａ／Ｄ変換回路１００は、補正回路７０の出力値ＣＤＶ（補正処理後の差分値）をデジタルデータＤＤに変換して出力する。そしてこの出力されたデジタルデータＤＤに対して、図１の画像処理回路５６４により、シェーディング処理、ガンマ補正処理等の画像処理が施される。
【００３３】
そして本実施形態では、相関二重サンプリング回路２０が、ベースレベルのアナログ信号を複数のサンプリングポイントでサンプリングし、サンプリングにより得られた複数のサンプリング値の平均値を求める。またデータレベルのアナログ信号を複数のサンプリングポイントでサンプリングし、サンプリングにより得られた複数のサンプリング値の平均値を求める。そしてベースレベルでの複数のサンプリング値の平均値と、データレベルでの複数のサンプリング値の平均値との差分値を求めて出力値ＤＶとして出力する。
【００３４】
より具体的には相関二重サンプリング回路２０は、第１、第２のサンプリング回路３０-1、３０-2（広義には第１〜第Ｎのサンプリング回路。Ｎは２以上の整数）と、平均値演算回路５０と、差分値演算回路６０を含む。そして第１のサンプリング回路３０-1（第Ｋのサンプリング回路）は、ベースレベルのアナログ信号を第１のサンプリングポイント（第Ｋのサンプリングポイント）でサンプリングしてサンプリング値を出力し、データレベルのアナログ信号を第３のサンプリングポイント（広義には第Ｋ＋Ｎのサンプリングポイント）でサンプリングしてサンプリング値を出力する。第２のサンプリング回路３０-2（第Ｋのサンプリング回路）は、ベースレベルのアナログ信号を第２のサンプリングポイント（第Ｋのサンプリングポイント）でサンプリングしてサンプリング値を出力し、データレベルのアナログ信号を第４のサンプリングポイント（第Ｋ＋Ｎのサンプリングポイント）でサンプリングしてサンプリング値を出力する。
【００３５】
平均値演算回路５０は、第１、第２のサンプリング回路３０-1、３０-2（第１〜第Ｎのサンプリング回路）から出力されたベースレベルでの複数のサンプリング値の平均値を求めて出力する。また第１、第２のサンプリング回路から出力されたデータレベルでの複数のサンプリング値の平均値を求めて出力する。
【００３６】
差分値演算回路６０は、平均値演算回路５０からの出力値を受け、ベースレベルでの複数のサンプリング値の平均値と、データレベルでの複数のサンプリング値の平均値との差分値を求めて出力する。この差分値演算回路６０は、演算増幅器などにより構成されるアナログの減算器（加算器）などにより実現できる。
【００３７】
以上のように本実施形態の第１の構成例では、サンプリング値を平均化して使用しているため、アナログ信号ＯＳにノイズが重畳していた場合にも、得られるデジタルデータのバラツキを低減できる。
【００３８】
図５に相関二重サンプリング回路２０の具体的な構成例を示す。なお本実施形態の第１、第２のサンプリング回路３０-1、３０-2、平均値演算回路５０は図５の構成に限定されず、図５の一部の回路素子を省略したり、その接続を変更するなどの変形実施が可能である。
【００３９】
第１のサンプリング回路３０-1（サンプル・ホールド回路）は、その一端にアナログ信号ＯＳが入力されるダンピング用の抵抗素子Ｒ１を含む。また、その一端に抵抗素子Ｒ１の他端が接続され、サンプリングクロックＳＣＫ１によりオン・オフするスイッチ素子ＳＷ１を含む。また、その一端にスイッチ素子ＳＷ１の他端が接続され、その他端に電源（ＧＮＤ）が接続されるキャパシタＣ１を含む。更に、その第１の入力（プラス側入力）にスイッチ素子ＳＷ１の他端が接続され、その第２の入力（マイナス側入力）にその出力が接続されるボルテージフォロワ接続の演算増幅器ＯＰ１を含む。
【００４０】
第２のサンプリング回路３０-2（サンプル・ホールド回路）は、その一端にアナログ信号ＯＳが入力されるダンピング用の抵抗素子Ｒ２を含む。また、その一端に抵抗素子Ｒ２の他端が接続され、サンプリングクロックＳＣＫ２によりオン・オフするスイッチ素子ＳＷ２を含む。また、その一端にスイッチ素子ＳＷ２の他端が接続され、その他端に電源（ＧＮＤ）が接続されるキャパシタＣ２を含む。更に、その第１の入力（プラス側入力）にスイッチ素子ＳＷ２の他端が接続され、その第２の入力（マイナス側入力）にその出力が接続されるボルテージフォロワ接続の演算増幅器ＯＰ２を含む。
【００４１】
平均値演算回路５０は、その一端に第１、第２のサンプリング回路３０-1、３０-2（第１〜第Ｎのサンプリング回路）の出力（ＳＶ１、ＳＶ２のノード）が接続される第１、第２の抵抗素子ＲＡ１、ＲＡ２（広義には第１〜第Ｎの抵抗素子）を含む。また、その第１の入力（プラス側入力）に、ＲＡ１、ＲＡ２（第１〜第Ｎの抵抗素子）の他端（共通接続ノード）が接続され、その第２の入力（マイナス側入力）に、フィードバック抵抗素子ＲＦＡの一端が接続され、その出力（ＳＶＡのノード）にフィードバック抵抗素子ＲＦＡの他端が接続される演算増幅器ＯＰＡを含む。
【００４２】
次に本実施形態の動作について図６、図７を用いて説明する。図６は、イメージセンサ（ＣＣＤ）の出力段の構成を示す図であり、図７は、本実施形態の動作を説明するためのタイミング波形図である。
【００４３】
図６において、リセット信号ＲＳがアクティブになると、トランジスタＴＲ２がオンになる。そしてノードＮＣの電圧レベルがＶＤＤになり、トランジスタＴＲ３がオンする。これにより、図７のＡ１に示すようにアナログ信号ＯＳの電圧レベルが最大電圧（ＶＤＤ）になる。その後、信号ＲＳが非アクティブになってトランジスタＴＲ２がオフになった後、アナログ信号ＯＳの電圧レベルは、キャパシタＣＦの両端の残留電圧Ｖｒｅｓを示すようになり、これが図７のＡ２に示すベースレベル（光学的黒レベル）になる。このベースレベルは、トランジスタＴＲ２からの注入電荷による電圧や、ＴＲ２のオン抵抗で発生する熱ノイズなどを含む。
【００４４】
図２（Ａ）で説明したように、イメージセンサ（ＣＣＤ）では、受光部６０２の受光素子（画素）で取得された蓄積電荷が、転送ゲート６０４を介して、転送部６０６（シフトレジスタ）に転送される。そして、この蓄積電荷は、２相の転送クロックφ１、φ２に基づいて転送部６０６（シフトレジスタ）内でシフト転送される。そして図６のオープンゲート信号ＯＰＧがアクティブになると、転送された蓄積電荷がキャパシタＣＦ（拡散容量などの寄生容量で形成されるキャパシタ）に蓄積される。そしてキャパシタＣＦにより、蓄積電荷の量に応じた電圧がノードＮＣに発生する。これにより、アナログ信号ＯＳの電圧レベルは、図３のＡ３に示すようなデータレベルになる。相関二重サンプリング手法では、Ａ２に示すベースレベルでのアナログ信号のサンプリング値と、Ａ３に示すデータレベルでのアナログ信号のサンプリング値の差分値が求められる。この差分値では、上述した残留電圧Ｖｒｅｓの項が打ち消されるため、アナログ信号ＯＳに重畳されるノイズ成分をある程度低減できる。
【００４５】
このように相関二重サンプリング手法によれば、アナログ信号ＯＳのノイズ成分をある程度低減できるが、完全には除去できない。そこで本実施形態では図７のＡ４に示すように、複数のサンプリングポイントＰ１、Ｐ２（第１、第２のサンプリングポイント）で、ベースレベルのアナログ信号ＯＳをサンプリングし、得られたサンプリング値の平均値を求める。また図７のＡ５に示すように、複数のサンプリングポイントＰ３、Ｐ４（第３、第４のサンプリングポイント）で、データレベルのアナログ信号ＯＳをサンプリングし、得られたサンプリング値の平均値を求める。そしてＡ４のベースレベル期間で得られたサンプリング値の平均値と、Ａ５のデータレベル期間で得られたサンプリング値の平均値の差分値を求め、出力値として出力する。このようにすることで、相関二重サンプリング手法だけでは除去できないアナログ信号ＯＳのノイズ成分も除去できるようになり、得られるデジタルデータのバラツキを少なくでき、より高品位な画像の取得が可能になる。
【００４６】
より具体的には、図５の第１のサンプリング回路３０-1のスイッチ素子ＳＷ１に入力されるサンプリングクロックＳＣＫ１が、図７のＡ６に示すタイミングで、アクティブになった後、非アクティブになる。すると、ＳＣＫ１が非アクティブになるタイミングであるサンプリングポイントＰ１でのアナログ信号ＯＳの電圧レベルが、ノードＮ１にサンプリング・ホールドされる。そしてこのノードＮ１の電圧レベルは、ボルテージフォロワ接続の演算増幅器ＯＰ１により、サンプリング値ＳＶ１として出力される。
【００４７】
また第２のサンプリング回路３０-2のスイッチ素子ＳＷ２に入力されるサンプリングクロックＳＣＫ２が、図７のＡ７に示すタイミングで、アクティブになった後、非アクティブになる。すると、ＳＣＫ２が非アクティブになるタイミングであるサンプリングポイントＰ２でのアナログ信号ＯＳの電圧レベルが、ノードＮ２にサンプリング・ホールドされる。そしてこのノードＮ２の電圧レベルは、ボルテージフォロワ接続の演算増幅器ＯＰ２により、サンプリング値ＳＶ２として出力される。
【００４８】
平均値演算回路５０は、これらのベースレベルでのサンプリング値ＳＶ１、ＳＶ２の平均値を求め、ＳＶＡとして差分値演算回路６０に出力する。具体的には、平均値演算回路５０の抵抗素子ＲＡ１、ＲＡ２、ＲＦＡの抵抗値は、各々、ＲＡ１＝Ｒ、ＲＡ２＝Ｒ、ＲＦＡ＝Ｎ×Ｒ（Ｎ＝２）に設定されている。従って、ＳＶＡ＝（ＳＶ１＋ＳＶ２）／Ｎ＝（ＳＶ１＋ＳＶ２）／２の関係式が成立し、ベースレベルでのサンプリング値ＳＶ１、ＳＶ２の平均値がＳＶＡとして差分値演算回路６０に出力される。
【００４９】
同様に、サンプリングクロックＳＣＫ１が、図７のＡ８に示すタイミングで、アクティブになった後、非アクティブになると、サンプリングポイントＰ３でのアナログ信号ＯＳの電圧レベルが、ノードＮ１にサンプリング・ホールドされて、サンプリング値ＳＶ１として出力される。
【００５０】
また、サンプリングクロックＳＣＫ２が、図７のＡ９に示すタイミングで、アクティブになった後、非アクティブになると、サンプリングポイントＰ４でのアナログ信号ＯＳの電圧レベルが、ノードＮ２にサンプリング・ホールドされて、サンプリング値ＳＶ２として出力される。
【００５１】
平均値演算回路５０は、これらのデータレベルでのサンプリング値ＳＶ１、ＳＶ２の平均値を求め、ＳＶＡとして差分値演算回路６０に出力する。そして図７のＡ１０に示すようにクロックＣＤＳＣＫがアクティブになると、差分値演算回路６０は、ベースレベルでのサンプリング値ＳＶ１、ＳＶ２の平均値（Ａ４での平均値）と、データレベルでのサンプリング値ＳＶ１、ＳＶ２の平均値（Ａ５での平均値）との差分値を求め、出力値ＤＶとして出力する。このようにして本実施形態では、アナログ信号ＯＳにノイズが重畳していた場合にも、これを効果的に除去することに成功している。
【００５２】
なお、図７のサンプリングクロックＳＣＫ２は、サンプリングクロックＳＣＫ１を、遅延回路で遅延させることで生成できる。またサンプリングクロックＳＣＫ１自体を遅延回路で遅延させ、その遅延値をレジスタ等で制御できるようにすれば、サンプリングポイントＰ１〜Ｐ４を任意のポイントに設定することが可能になる。このようにサンプリングポイントの位置を可変に制御すれば、ベースレベルやデータレベルのアナログ信号の特性曲線がフラットになる場所に、サンプリングポイントを設定することが可能になり、サンプリング値を真の値に、より近づけることが可能になる。なお、サンプリングポイントの位置を、サンプリング値の電圧レベルなどに応じて、変化させるようにしてもよい。
【００５３】
また、以上では、相関二重サンプリング回路２０が、第１、第２のサンプリング回路３０-1、３０-2というように２個のサンプリング回路を含む場合について説明したが、３個以上のサンプリング回路を含む構成にしてもよい。例えば図８では、相関二重サンプリング回路２０が第１〜第Ｎのサンプリング回路３０-1〜３０-Nを含む。そして第１〜第Ｎのサンプリング回路３０-1〜３０-Nの各第Ｋ（１≦Ｋ≦Ｎ）のサンプリング回路３０-Kは、ベースレベルのアナログ信号を第Ｋのサンプリングポイントでサンプリングしてサンプリング値を出力し、データレベルのアナログ信号を第Ｋ＋Ｎのサンプリングポイントでサンプリングしてサンプリング値を出力する。そして平均値演算回路５０が、第１〜第Ｎのサンプリング回路３０-１〜３０-Nから出力されたベースレベルでの複数のサンプリング値の平均値を求める。また平均値演算回路５０が、第１〜第Ｎのサンプリング回路３０-1〜３０-Nから出力されたデータレベルでの複数のサンプリング値の平均値を求める。そして差分値演算回路６０が、これらの平均値の差分値を求めてＤＶとして出力する。
【００５４】
このようにサンプリング回路の個数を増やせば、回路規模は大きくなる反面、アナログ信号ＯＳに重畳しているノイズをより効果的に除去できるという利点がある。
【００５５】
４．第２の構成例
図９に本実施形態のアナログフロントエンド回路５６２の第２の構成例を示す。このアナログフロントエンド回路５６２は、キャパシタＣＳと、クランプ回路１０と、第１、第２の相関二重サンプリング回路２２-1、２２-2と、平均値演算回路２４と、補正回路７０と、Ａ／Ｄ変換回路１００を含む。なおこれらの構成要素の一部を省略する構成としてもよい。またイメージセンサによりカラー画像を取得する場合には、Ｒ用、Ｇ用、Ｂ用のアナログフロントエンド回路を設ければよい。
【００５６】
キャパシタＣＳ、クランプ回路１０、補正回路７０、Ａ／Ｄ変換回路１００の構成及び動作は図４の第１の構成例と同様であるため説明を省略する。
【００５７】
第１、第２の相関二重サンプリング回路２２-1、２２-2（広義には第１〜第Ｎの相関二重サンプリング回路）は、ベースレベルとデータレベルのアナログ信号ＯＳをサンプリングし、ベースレベルのアナログ信号のサンプリング値とデータレベルのアナログ信号のサンプリング値との差分値を出力値ＤＶ１、ＤＶ２として出力する。
【００５８】
より具体的には、第１の相関二重サンプリング回路２２-1（第Ｋの相関二重サンプリング回路）は、ベースレベルのアナログ信号を第１のサンプリングポイント（第Ｋのサンプリングポイント）でサンプリングし、データレベルのアナログ信号を第３のサンプリングポイント（第Ｋ＋Ｎのサンプリングポイント）でサンプリングする。そしてベースレベルの第１のサンプリングポイントでのサンプリング値と、データレベルの第３のサンプリングポイントでのサンプリング値との差分値を出力値ＤＶ１として出力する。
【００５９】
第２の相関二重サンプリング回路２２-2（第Ｋの相関二重サンプリング回路）は、ベースレベルのアナログ信号を第２のサンプリングポイント（第Ｋのサンプリングポイント）でサンプリングし、データレベルのアナログ信号を第４のサンプリングポイント（第Ｋ＋Ｎのサンプリングポイント）でサンプリングする。そしてベースレベルの第２のサンプリングポイントでのサンプリング値と、データレベルの第４のサンプリングポイントでのサンプリング値との差分値を出力値ＤＶ２として出力する。
【００６０】
そして平均値演算回路２４は、第１、第２の相関二重サンプリング回路２２-1、２２-2（第１〜第Ｎの相関二重サンプリング回路）の出力値ＤＶ１、ＤＶ２の平均値を求め、求められた平均値を出力値ＤＶとして補正回路７０に出力する。
【００６１】
以上のように本実施形態の第２の構成例では、第１、第２の相関二重サンプリング回路２２-1、２２-2からの出力値の平均値を使用することで、アナログ信号ＯＳにノイズが重畳していた場合にも、バラツキを低減したデジタルデータを得ることに成功している。
【００６２】
図１０に平均値演算回路２４の具体的な構成例を示す。なお本実施形態の平均値演算回路２４は図１０の構成に限定されず、図１０の一部の回路素子を省略したり、その接続を変更するなどの種々の変形実施が可能である。
【００６３】
平均値演算回路２４は、その一端に第１、第２の相関二重サンプリング回路２２-1、２２-2（広義には第１〜第Ｎの相関二重サンプリング回路）の出力（ＤＶ１、ＤＶ２のノード）が接続される第１、第２の抵抗素子ＲＢ１、ＲＢ２（広義には第１〜第Ｎの抵抗素子）を含む。また、その第１の入力（プラス側入力）に、ＲＢ１、ＲＢ２（第１〜第Ｎの抵抗素子）の他端（共通接続ノード）が接続され、その第２の入力（マイナス側入力）に、フィードバック抵抗素子ＲＦＢの一端が接続され、その出力（ＤＶのノード）にフィードバック抵抗素子ＲＦＢの他端が接続される演算増幅器ＯＰＢを含む。
【００６４】
次に本実施形態の第２の構成例の動作について図１１のタイミング波形図を用いて説明する。第１の相関二重サンプリング回路２２-1用のサンプリングクロックＳＣＫ１が、図１１のＢ１に示すタイミングで、アクティブになった後、非アクティブになると、第１のサンプリングポイントＰ１でのアナログ信号ＯＳの電圧レベルがサンプリングされる。またサンプリングクロックＳＣＫ１が、Ｂ２に示すタイミングで、アクティブになった後、非アクティブになると、第３のサンプリングポイントＰ３でのアナログ信号ＯＳの電圧レベルがサンプリングされる。そしてＢ３に示すようにクロックＣＤＳＣＫ１がアクティブになると、第１の相関二重サンプリング回路２２-1は、ベースレベルのサンプリングポイントＰ１でのサンプリング値と、データレベルのサンプリングポイントＰ３でのサンプリング値との差分値を求め、出力値ＤＶ１として出力する。
【００６５】
第１の相関二重サンプリング回路２２-2用のサンプリングクロックＳＣＫ２が、Ｂ４に示すタイミングで、アクティブになった後、非アクティブになると、第２のサンプリングポイントＰ２でのアナログ信号ＯＳの電圧レベルがサンプリングされる。またサンプリングクロックＳＣＫ２が、Ｂ５に示すタイミングで、アクティブになった後、非アクティブになると、第４のサンプリングポイントＰ４でのアナログ信号ＯＳの電圧レベルがサンプリングされる。そしてＢ６に示すようにクロックＣＤＳＣＫ２がアクティブになると、第２の相関二重サンプリング回路２２-2は、ベースレベルのサンプリングポイントＰ２でのサンプリング値と、データレベルのサンプリングポイントＰ４でのサンプリング値との差分値を求め、出力値ＤＶ２として出力する。すると平均値演算回路２４は、第１、第２の相関二重サンプリング回路２２-1、２２-2からの出力値ＤＶ１、ＤＶ２の平均値を演算して、出力値ＤＶとして補正回路７０に出力する。このようにすることで本実施形態では、アナログ信号ＯＳにノイズが重畳していた場合にも、これを効果的に除去することに成功している。
【００６６】
なお、以上では、アナログフロントエンド回路が、第１、第２の相関二重サンプリング回路２２-1、２２-2というように２個の相関二重サンプリング回路を含む場合について説明したが、３個以上の相関二重サンプリング回路を含むようにしてもよい。具体的には、アナログフロントエンド回路に、第１〜第Ｎの相関二重サンプリング回路を含ませる。そして第１〜第Ｎの相関二重サンプリング回路の各第Ｋの相関二重サンプリング回路が、ベースレベルのアナログ信号を第Ｋのサンプリングポイントでサンプリングし、データレベルのアナログ信号を第Ｋ＋Ｎのサンプリングポイントでサンプリングする。そしてベースレベルでのサンプリング値と、データレベルでのサンプリング値との差分値を出力値として出力する。そして平均値演算回路が、第１〜第Ｎの相関二重サンプリング回路から出力された複数の出力値の平均値を求めるようにすればよい。
【００６７】
次に、図４の第１の構成例と図９の第２の構成例（或いはデジタルデータに変換された後の差分値の平均値を求める構成）の優劣について説明する。
【００６８】
図９の第２の構成例によっても、第１、第２の相関二重サンプリング回路２２-1、２２-2で求められた差分値を平均化することで、アナログ信号ＯＳに重畳するノイズをある程度除去できる。しかしながらこの第２の構成例は、図１１のサンプリングポイントＰ１〜Ｐ４でのサンプリング値が、真の値から大きくずれてしまう可能性がある。従って、真の値から大きくずれているサンプリング値の差分値を求め、その差分値の平均値を求めたとしても、得られた平均値が、真の値からずれてしまう事態が生じるおそれがある。このような事態は、デジタルデータに変換された後の差分値の平均値を求める構成においても生じる可能性がある。
【００６９】
これに対して図４の第１の構成例では、図７のＡ４、Ａ５に示すように、サンプリングの段階でサンプリング値が平均化される。従って、図９の第２の構成例とは異なり、サンプリング値自体が真の値に近い値になる。そして第１の構成例では、この真の値に近いサンプリング値から差分値が求められるため、この差分値が真の値からずれてしまう可能性も、第２の構成例に比べて低くなるという利点がある。
【００７０】
なお本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。例えば明細書又は図面中の記載において広義や同義な用語（第１〜第Ｎのサンプリング回路、第１〜第Ｎの抵抗素子、第１〜第Ｎの相関二重サンプリング回路等）として引用された用語（第１、第２のサンプリング回路、第１、第２の抵抗素子、第１、第２の相関二重サンプリング回路等）は、明細書又は図面中の他の記載においても広義や同義な用語に置き換えることができる。また、本発明のうち従属請求項に係る発明においては、従属先の請求項の構成要件の一部を省略する構成とすることもできる。また、本発明の１の独立請求項に係る発明の要部を、他の独立請求項に従属させることもできる。
【００７１】
また電子機器やアナログフロントエンド回路の構成も本実施形態で説明したものに限定されず、種々の変形実施が可能である。また本発明は、イメージスキャナ、ファクシミリ、コピー機、デジタルカメラ等に限定されず、これら以外の電子機器や、これらの複合機などにも適用できる。
【図面の簡単な説明】
【００７２】
【図１】本実施形態の電子機器の構成例。
【図２】図２（Ａ）〜（Ｃ）はイメージセンサの説明図。
【図３】奇数番目と偶数番目のラインを設けたイメージセンサの説明図。
【図４】本実施形態のアナログフロントエンド回路の第１の構成例。
【図５】相関二重サンプリング回路の詳細例。
【図６】イメージセンサの出力段の構成例。
【図７】本実施形態の第１の構成例の動作を説明するタイミング波形図。
【図８】相関二重サンプリング回路が３個以上のサンプリング回路を含む場合の例。
【図９】本実施形態のアナログフロントエンド回路の第２の構成例。
【図１０】平均値演算回路の詳細例。
【図１１】本実施形態の第２の構成例の動作を説明するタイミング波形図。
【符号の説明】
【００７３】
ＯＳ  アナログ信号、ＣＳ、Ｃ１、Ｃ２  キャパシタ、
Ｒ１、Ｒ２、ＲＡ１、ＲＡ２、ＲＢ１、ＲＢ２  抵抗素子、
ＲＦＡ、ＲＦＢ  フィードバック抵抗素子、ＳＷ１、ＳＷ２  スイッチ素子、
ＯＰ１、ＯＰ２、ＯＰＡ、ＯＰＢ  演算増幅器、
１０  クランプ回路、２０  相関二重サンプリング回路、
２２-1、２２-2  第１、第２の相関二重サンプリング回路、２４  平均値演算回路、
３０-1、３０-2  第１、第２のサンプリング回路、５０  平均値演算回路、
６０  差分値演算回路、７０  補正回路、８０  オフセット補正回路、
８２  加算器、８４  オフセット用ＤＡＣ、９０  ゲイン補正回路、
１００  Ａ／Ｄ変換回路、
５１０  電子機器、５１２  読み取り対象物（原稿）、５１４  載置台（原稿台）、
５１５  フレーム、５２０  キャリッジ、５２２  イメージセンサ、
５２６  光源、５２８  レンズ、５３０  駆動装置、５３２  モータ、
５３４  モータドライバ、５３６  駆動ベルト、５３８  プーリ、
５５０  電子機器コントローラ、５６０  イメージセンサコントローラ、
５６２  アナログフロントエンド回路、５６４  画像処理回路、
５６６  駆動コントローラ、５８０  サーボコントローラ、５９６  ＣＰＵ、
５９８  メモリ、６０２  受光部、６０４  転送ゲート、６０６  転送部、
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2005167790.tif 000009
【図８】
2005167790.tif 000010
【図９】
2005167790.tif 000011
【図１０】
2005167790.tif 000012
【図１１】
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