(57)【要約】【課題】パッドへ印加される静電気パルスから回路的に生成したパルスをマルチフィンガー型ＮＭＯＳトランジスタのバックゲートへ均一に印加することで、寄生のＮＰＮトランジスタをＯＮさせるバックゲートの電界拡がり、電位上昇を得ること。【解決手段】Ｐ型半導体基板上に構成される半導体集積回路の静電破壊保護素子を駆動する回路であって、複数のゲート電極を有するマルチフィンガータイプのＮＭＯＳトランジスタを半導体基板と反対導電型の拡散層で囲繞するように構成された保護素子において、静電気パルスを利用して回路的に生成されるパルスを、前記の囲繞された領域に印加するようにしたことを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
Ｐ型半導体基板上に構成される半導体集積回路の静電破壊保護素子を駆動する回路であって、複数のゲート電極を有するマルチフィンガータイプのＮＭＯＳトランジスタを半導体基板と反対導電型の拡散層で囲繞するように構成された保護素子において、
静電気パルスを利用して回路的に生成されるパルスを、前記の囲繞された領域に印加するようにしたことを特徴とする半導体集積回路における静電気保護装置。
【請求項２】
反対導電型の拡散層は、ＰＭＯＳトランジスタがその内部に構成されるＮ型拡散層と同一の拡散層であることを特徴とする請求項１記載の半導体集積回路における静電気保護装置。
【請求項３】
Ｐ型半導体基板上に構成される半導体集積回路の静電破壊保護素子を駆動する回路であって、複数のゲート電極を有するマルチフィンガータイプのＮＭＯＳトランジスタをトレンチアイソレーション手法による二酸化シリコンで囲繞するように構成された保護素子において、
静電気パルスを利用して回路的に生成されるパルスを、前記の囲繞された領域に印加するようにしたことを特徴とする半導体集積回路における静電気保護装置。
【請求項４】
トレンチアイソレーションは、半導体集積回路が形成されるＰ型半導体基盤まで達することを特徴とする請求項３に記載の半導体集積回路における静電気保護装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路における静電気破壊保護回路、特に、複数のゲート電極を有するマルチフィンガー型のＮＭＯＳトランジスタにおける寄生ＮＰＮトランジスタへ駆動トリガーを与える手法に関する。
【背景技術】
【０００２】
半導体集積回路の静電気保護素子としては、従来からＰＮ接合ダイオードが用いられてきたが、近年の微細化の進展に伴い、ＭＯＳトランジスタのゲート酸化膜厚が、例えば、０．３５μｍのプロセスでは６０〜７０Å、０．２５μｍのプロセスでは４０〜６０Å、というように薄膜化してきている。
【０００３】
このようにゲート酸化膜の薄膜化が進むと、低電圧化による動作が可能になる反面、静電気耐性が劣化してしまうという問題がある。従来のＰＮダイオードを用いた保護素子・回路では、ＰＮダイオード自身のブレークダウン電圧がゲート酸化膜の耐圧より大きいこと、又、ブレークダウンする速さが静電気パルスに追従できないこと、等から、ゲート酸化膜に損傷が生じてしまうため、近年ではマルチフィンガーＮＭＯＳトランジスタの寄生バイポーラトランジスタによるスナップバック特性を利用し、より積極的に静電気電荷を能動素子により消費する方法が用いられている（非特許文献１参照）。
【０００４】
図７（ａ）〜（ｃ）、図８及び図９を用いて従来例を説明する。
【０００５】
図７（ａ）は通常用いられるマルチフィンガーＮＭＯＳトランジスタの平面図、図７（ｂ）は断面図、図７（ｃ）は寄生のＮＰＮトランジスタまで含めた等価回路図である。図８はＮＭＯＳトランジスタのスナップバック特性を示す図、図９はフィンガー数が３の場合のマルチフィンガーＮＭＯＳトランジスタのスナップバック特性を示す図である。
【０００６】
微細化されたＭＯＳトランジスタでは、ソース・ドレイン抵抗が増加し性能が劣化するが、これを防ぐためにソース・ドレイン領域にシリサイドが形成され、ソース・ドレイン抵抗を低減させる手法が採られる。
【０００７】
しかしながら、保護素子用のＮＭＯＳトランジスタにシリサイド構造を適用すると静電気耐性が劣化することが報告されており（非特許文献２参照）、静電気耐性劣化を防ぐために、通常シリサイド・ブロック技術により保護ＮＭＯＳトランジスタのゲート電極（図７（ａ）の１１）と静電気放電パルスが印加されるドレイン電極（図７（ａ）の１３）との間にシリサイドを設けない領域（図７（ａ）の１５）を設定する。マルチフィンガーＮＭＯＳトランジスタにシリサイド・ブロック技術を適用すると、シリサイド・ブロックされた領域はバラスト抵抗として動作し、各フィンガーの動作均一性を促す。図７（ｃ）及び図８は静電気放電パルスがドレイン領域に印加されたときのマルチフィンガーＮＭＯＳトランジスタの動作、所謂スナップバック特性を示す。
【０００８】
図９を用いてマルチフィンガーＮＭＯＳトランジスタの動作を説明する。
尚、図９はフィンガー数が３本の場合の例である。
【０００９】
先ず、パッドに静電気放電パルスが印加されると、Ｎ型半導体であるドレイン部とＰ型半導体であるバックゲート部でアバランシェ・ブレークダウンが起こり、インパクト・イオン化により大量の電子−正孔対が発生し、電子はドレイン電界により引かれ、正孔はバックゲート電位を上昇させるか、最低電位のソース電界に引かれる。バックゲート電位が、ソースをエミッタ、バックゲートをベース、ドレインをコレクタとする寄生ＮＰＮトランジスタのエミッタ−ベース間の順方向電圧より大きくなると、寄生ＮＰＮトランジスタが動作する。図９のＶt1，Ｉt1はこの動作点である。寄生ＮＰＮトランジスタがＯＮすると、ドレイン部の電流−電圧特性は寄生ＮＭＯＳトランジスタのＯＮ抵抗に従ったものとなる。このとき注意すべき点は、以下の通りである。
【００１０】
マルチフィンガーＮＭＯＳトランジスタでは、各ゲート毎に複数のＮＭＯＳトランジスタが並列に接続されて成るが、レイアウト的に全てのＮＭＯＳトランジスタに同じ構造を用いても、様々な不均一性（多くはプロセス的な）のために全てのＮＭＯＳトランジスタの寄生ＮＰＮトランジスタが同時にＯＮすることはなく、必ず、或る１つのＮＭＯＳトランジスタの寄生ＮＰＮトランジスタがＯＮすることから動作が始まる。このとき、各ＮＭＯＳトランジスタのドレイン部は共通に接続されているので、各ドレイン電圧は一番最初に寄生ＮＰＮトランジスタがＯＮしたＮＭＯＳトランジスタのドレイン電圧に追従した動作をすることになる（図９の１ｓｔフィンガー）。
【００１１】
ドレイン電圧は動作している寄生ＮＰＮトランジスタのＯＮ抵抗に沿って上昇する。ＯＮ抵抗は、ソース・ドレインの抵抗成分で、コンタクト抵抗、バラスト抵抗の値を含めたものとなる。ＯＮ抵抗での電圧上昇がＶt1を超えると、２つ目のフィンガーで再びアバランシェ・ブレークダウンが起こり、バックゲート電位が上昇し、２つ目の寄生ＮＰＮトランジスタがＯＮする。この結果、ＯＮ抵抗は２つの寄生ＮＰＮトランジスタのＯＮ抵抗の合成値となり、この抵抗に沿って３つ目の寄生ＮＰＮトランジスタがＯＮするまで電位上昇が起こる。
【００１２】
このようにして、全ての寄生ＮＰＮトランジスタを順次ＯＮしていくことにより静電気放電パルスのエネルギーをＯＮ抵抗で消費される熱エネルギーに変換することで、ＭＯＳトランジスタのゲートを保護する。全ての寄生トランジスタがＯＮすると、その合成ＯＮ抵抗に沿って電圧は上昇するが、熱暴走に至るまでに温度が上昇すると接合が損傷を受け（図９のＶt2，Ｉt2）、接合でのリーク電流が増大する。
【００１３】
単体の保護素子の動作は以上のようであるが、最初に動作したフィンガーのＯＮ抵抗が大きいと、２番目のフィンガーがＯＮする前に１ｓｔフィンガーにおいて熱的損傷を発生してしまう可能性がある。
【００１４】
これを防ぐため従来ではＳＧＧ（Soft
Gate Grounded）手法が主に用いられている。図１２にＳＧＧ保護回路を示す。ＳＧＧ手法は又Ｇａｔｅ  Ｃｏｕｐｌｉｎｇとも呼ばれるが、図１２に示すように、各フィンガーとなるゲートは共通接続され、ゲート接地抵抗によって、マルチフィンガーＮＭＯＳのバックゲートへ接続される。ゲート接地抵抗は、バックゲート電位をゲート電極へ伝達し、各フィンガーのＮＭＯＳトランジスタをＯＮさせることで、寄生ＮＰＮトランジスタにトリガーを与えようとするものである。
【００１５】
このことにより、各フィンガーの寄生ＮＰＮトランジスタのトリガー均一性を得ようとする手法である。
【００１６】
【非特許文献１】Layout DesignOn Multi-Finger MOS FET For On-Chip ESD Protection Circuits in a 0.18umSalicided CMOS Process, 2001 IEEE, Multi-Finger Turn-on Circuits and DesignTechniques For Enhanced ESD Performance and Width-Scaling, 2001 EOS/ESDSymposium, etc.
【非特許文献２】MarkusP.J.Mergens,et al.,ESD/EOS Symposium 2001、Thomas L.Polgreen et al.,1992 IEEE
【発明の開示】
【発明が解決しようとする課題】
【００１７】
しかしながら、このような構成によってもシリサイド技術を用いた微細化ＣＭＯＳプロセスでは、特にエピ厚が薄くなるとゲートにパルスを与えるだけでは、寄生ＮＰＮへ順方向バイアスを与えるための電界の拡がりが得られず、有効に動作しないことが報告されている（“ＥＯＳ/ ＥＳＤ Reliability
of Deep Sub-micron NMOS Protection Devices ” IRPS,1995）。
【００１８】
図１０はこの様子を示したもので、２つの寄生ＮＰＮトランジスタのうち静電気パルスが印加されている間ＯＮしているのは１つだけであることを示している。
【００１９】
つまり、ゲートへパルスを与えることはＮＭＯＳを瞬間的にＯＮさせることはできても、静電気エネルギーを全てのフィンガーにおける寄生ＮＰＮトランジスタで消費させることが難しく、この結果、１つの寄生ＮＰＮトランジスタに電流が集中し、熱的損傷を引き起こしてしまうという問題がある。
【００２０】
本発明は、以上のような点に鑑み、パッドへ印加される静電気パルスから回路的に生成したパルスをマルチフィンガー型ＮＭＯＳトランジスタのバックゲートへ均一に印加することで、寄生のＮＰＮトランジスタをＯＮさせるバックゲートの電界拡がり、電位上昇を得ることを目的とする。
【課題を解決するための手段】
【００２１】
上記目的を達成するため、請求項１記載の発明は、Ｐ型半導体基板上に構成される半導体集積回路の静電破壊保護素子を駆動する回路であって、複数のゲート電極を有するマルチフィンガータイプのＮＭＯＳトランジスタを半導体基板と反対導電型の拡散層で囲繞するように構成された保護素子において、静電気パルスを利用して回路的に生成されるパルスを、前記の囲繞された領域に印加するようにしたことを特徴とする。
【００２２】
請求項２記載の発明は、請求項１記載の発明において、反対導電型の拡散層は、ＰＭＯＳトランジスタがその内部に構成されるＮ型拡散層と同一の拡散層であることを特徴とする。
【００２３】
請求項３記載の発明は、Ｐ型半導体基板上に構成される半導体集積回路の静電破壊保護素子を駆動する回路であって、複数のゲート電極を有するマルチフィンガータイプのＮＭＯＳトランジスタをトレンチアイソレーション手法による二酸化シリコンで囲繞するように構成された保護素子において、静電気パルスを利用して回路的に生成されるパルスを、前記の囲繞された領域に印加するようにしたことを特徴とする。
【００２４】
請求項４記載の発明は、請求項３記載の発明において、トレンチアイソレーションは、半導体集積回路が形成されるＰ型半導体基盤まで達することを特徴とする。
【発明の効果】
【００２５】
本発明によれば、マルチフィンガーＮＭＯＳ保護デバイスの各フィンガーに存在する寄生ＮＰＮトランジスタをほぼ均一に駆動することが可能になり、静電気パルス印加時における１つのデバイスへの電流集中を防ぎ、ドレイン−Ｐｗｅｌｌ接合間の熱的損傷を防ぐことができる。
【発明を実施するための最良の形態】
【００２６】
以下に本発明の実施の形態を添付図面に基づいて説明する。  
図１はフィンガー数が４本の場合を示しているが、フィンガー数は多いほど２次ブレークダウン耐性が向上するので、通常は１０本程度の場合が多い。  
図１において、１１はフィンガーとなるゲート、１２はソース、１３はドレイン、１４はソース、ドレイン部の抵抗を下げるためのサリサイド、１５はバラスト抵抗に相当するサリサイドブロック、１６は保護ＮＭＯＳトランジスタを囲繞するＮ型の拡散層Ｎウェル、１７はフィールド酸化膜、１８は１のフィンガーを電気的に接続する金属配線、１９はバックゲート部分の電気的接続を得るためのＰ型拡散部、１１０は静電気パルスからバックゲートへ与えるパルスを生成する回路である。
【００２７】
図２はシミュレーションで用いた回路図である。
【００２８】
図２において、ＮＯはフィンガー数４のＮＭＯＳトランジスタを示しており、１はバックゲートで図１の１１２に相当する部分、２はゲートで図１の１１、３，４，５はソースで図１の１２、６，７はドレインで図１の１３にそれぞれ相当する。Ｒ７はバックゲートと最低電位間のインピーダンス、Ｒ６はゲート抵抗、Ｒ１，Ｒ２，Ｒ４はソース直列抵抗、Ｒ３，Ｒ５はサリサイドブロック部のバラスト抵抗を含んだドレイン部の直列抵抗、ＶＩＮは静電気放電パルスが印加される端子で、Ｒ０は人体帯電モデルの際の１．５ｋΩ抵抗を示す。
【００２９】
図３はシミュレーションで用いた人体帯電モデルの電圧波形図、図４（ａ），（ｂ）はシミュレーションで用いたマルチフィンガーＮＭＯＳトランジスタの全体図及び１つのフィンガー部の拡大図である。
【００３０】
このような構造において、先ずパッド（ＶＩＮ）へ静電気放電パルスが印加されると、マルチフィンガーＮＭＯＳトランジスタのドレイン部には、図５（ａ）のような電圧波形が発生する。
【００３１】
パルス生成回路はＮ４のドレイン（Ｐ型）−ＮｗｅｌｌのＰＮ接合により順方向バイアスされ、図５（ｂ）のようになる。マルチフィンガーＮＭＯＳ保護デバイスのバックゲートを駆動するプリドライバーＮＭＯＳトランジスタのゲート波形は図５（ｃ）に示すようになり、結局、図５（ｄ）に示すようなバックゲート駆動パルスが得られる。図５（ｄ）から分かるように、静電気パルスが印加されている間、バックゲート（Ｐ型半導体）とドレイン（Ｎ型半導体）には十分な順方向電圧が発生しており、寄生ＮＰＮトランジスタをＯＮさせることができる。
【００３２】
図６はバックゲートにパルスを与えた際の電界の拡がりを示しており、各フィンガーへ静電気パルス印加後５ｎｓまでに電界が拡がっていることが分かる。このことにより、各フィンガーにおける寄生ＮＰＮトランジスタはごく僅かな遅れ時間のうちにＯＮすることが可能になる。
【００３３】
図１１はこの様子を示しており、２つのフィンガーの寄生ＮＰＮトランジスタが数ｎｓの遅れで動作していることが分かる。
【産業上の利用可能性】
【００３４】
本発明は、半導体集積回路における静電気破壊保護回路、特に、複数のゲート電極を有するマルチフィンガー型のＮＭＯＳトランジスタにおける寄生ＮＰＮトランジスタへ駆動トリガーを与える半導体集積回路における静電気保護装置に対して適用可能である。
【図面の簡単な説明】
【００３５】
【図１】本発明に係る静電気保護装置の構成図である。
【図２】シミュレーション回路図である。
【図３】シミュレーション人体帯電モデル電圧波形図である。
【図４】（ａ）はシミュレーションデバイス全体図、（ｂ）はシミュレーションデバイス拡大図である。
【図５】パルス生成回路シミュレーション結果を示す図である。
【図６】電界シミュレーション結果を示す図である。
【図７】従来例を示す図である。
【図８】基本スナップバック特性を示す図である。
【図９】フィンガー数３の場合のスナップバック特性を示す図である。
【図１０】ＳＧＧ手法によるドレイン電流波形図である。
【図１１】バックゲート駆動によるドレイン電流波形図である。
【図１２】ＳＧＧ回路構成図である。
【符号の説明】
【００３６】
１１  フィンガー（ゲート）
１２  ドレイン
１３  ソース
１４  サリサイド
１５  サリサイドブロック領域
１６  Ｎ型拡散層
１７  シリコン酸化膜
１８  フィンガー配線
１９  ソース配線
１１０  パルス生成回路
１１１  パッド
１１２  バックゲート
１１３  Ｐ型拡散層
１１４  ゲート接地用抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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