(57)【要約】      （修正有）【課題】簡易な製造工程によって、量産性が高く、信頼性及び再現性の高い半導体装置を作製する技術を提供する。【解決手段】基板上に第１／第２のゲイト電極を形成し、ゲイト絶縁膜、非晶質半導体膜を形成する。非晶質半導体膜に触媒元素を添加し、第１の加熱処理により結晶性半導体膜を形成し、第２の加熱処理により、結晶性半導体膜に設けられたＮ型不純物層に、触媒元素を移動させ、パターニングして第１／第２のゲイト電極上に第１／第２の島状の結晶性半導体膜を形成する。第２の島状の結晶性半導体膜にＰ型の不純物を添加して第１／第２の島状の結晶性半導体膜上に第１／第２のソース／ドレイン電極を形成する。更に、ソース／ドレイン電極をマスクとして、第１／第２の島状の結晶性半導体膜の一部をエッチングしてチャネル形成領域を形成する。【選択図】  なし【特許請求の範囲】
【請求項１】
第１のゲイト電極、第１のソース電極、第１のドレイン電極及び第１の島状の結晶性半導体膜を有するＮ型の薄膜トランジスタと、第２のゲイト電極、第２のソース電極、第２のドレイン電極及び第２の島状の結晶性半導体膜を有するＰ型の薄膜トランジスタとを有する半導体装置の作製方法であって、
絶縁表面を有する基板上に第１のゲイト電極及び第２のゲイト電極を形成し、
前記第１のゲイト電極及び第２のゲイト電極上にゲイト絶縁膜を形成し、
前記ゲイト絶縁膜上に非晶質半導体膜を形成し、
前記非晶質半導体膜に対して、結晶化を助長する触媒元素を有する溶液を塗布又は前記触媒元素を添加し、第１の加熱処理により結晶性半導体膜を形成し、
第２の加熱処理により、前記結晶性半導体膜に設けられたＮ型の不純物を有する導電層に、前記結晶性半導体膜中の前記触媒元素を移動させ、
前記結晶性半導体膜をパターニングして前記第１のゲイト電極上に第１の島状の結晶性半導体膜を形成するとともに前記第２のゲイト電極上に第２の島状の結晶性半導体膜を形成し、
第２の島状の結晶性半導体膜にＰ型の不純物を添加してＰ型に反転させ、
前記第１の島状の結晶性半導体膜上に第１のソース電極及び第１のドレイン電極を形成するとともに前記第２の島状の結晶性半導体膜上に第２のソース電極及び第２のドレイン電極を形成し、
前記第１のソース電極及び第１のドレイン電極並びに第２のソース電極及び第２のドレイン電極をマスクとして、前記第１の島状の結晶性半導体膜及び前記第２の島状の結晶性半導体膜の一部をエッチングしてチャネル形成領域を形成することを特徴とする半導体装置の作製方法。
【請求項２】
第１のゲイト電極、第１のソース電極、第１のドレイン電極及び第１の島状の結晶性半導体膜を有するＮ型の薄膜トランジスタと、第２のゲイト電極、第２のソース電極、第２のドレイン電極及び第２の島状の結晶性半導体膜を有するＰ型の薄膜トランジスタとを有する半導体装置の作製方法であって
絶縁表面を有する基板上に第１のゲイト電極及び第２のゲイト電極を形成し、
前記第１のゲイト電極及び第２のゲイト電極上にゲイト絶縁膜を形成し、
前記ゲイト絶縁膜上に非晶質半導体膜を形成し、
前記非晶質半導体膜に対して、結晶化を助長する触媒元素を有する溶液を塗布又は前記触媒元素を添加し、第１の加熱処理により結晶性半導体膜を形成し、
第２の加熱処理により、前記結晶性半導体膜に設けられたＮ型の不純物を有する導電層に、前記結晶性半導体膜中の前記触媒元素をゲッタリングさせ、
前記結晶性半導体膜をパターニングして前記第１のゲイト電極上に第１の島状の結晶性半導体膜を形成するとともに前記第２のゲイト電極上に第２の島状の結晶性半導体膜を形成し、
第２の島状の結晶性半導体膜にＰ型の不純物を添加してＰ型に反転させ、
前記第１の島状の結晶性半導体膜上に第１のソース電極及び第１のドレイン電極を形成するとともに前記第２の島状の結晶性半導体膜上に第２のソース電極及び第２のドレイン電極を形成し、
前記第１のソース電極及び第１のドレイン電極並びに第２のソース電極及び第２のドレイン電極をマスクとして、前記第１の島状の結晶性半導体膜及び前記第２の島状の結晶性半導体膜の一部をエッチングしてチャネル形成領域を形成することを特徴とする半導体装置の作製方法。
【請求項３】
第１のゲイト電極、第１のソース電極、第１のドレイン電極及び第１の島状の結晶性半導体膜を有するＮ型の薄膜トランジスタと、第２のゲイト電極、第２のソース電極、第２のドレイン電極及び第２の島状の結晶性半導体膜を有するＰ型の薄膜トランジスタとを有する半導体装置の作製方法であって、
絶縁表面を有する基板上に第１のゲイト電極及び第２のゲイト電極を形成し、
前記第１のゲイト電極及び第２のゲイト電極上にゲイト絶縁膜を形成し、
前記ゲイト絶縁膜上に非晶質半導体膜を形成し、
前記非晶質半導体膜に対して、結晶化を助長する触媒元素を有する溶液を塗布又は前記触媒元素を添加し、加熱処理により結晶性半導体膜を形成し、
前記結晶性半導体膜に対してＮ型の不純物を添加して導電層を形成し、
加熱処理により前記導電層に、前記結晶性半導体膜中の前記触媒元素をゲッタリングさせ、
前記結晶性半導体膜をパターニングして前記第１のゲイト電極上に第１の島状の結晶性半導体膜を形成するとともに前記第２のゲイト電極上に第２の島状の結晶性半導体膜を形成し、
第２の島状の結晶性半導体膜にＰ型の不純物を添加してＰ型に反転させ、
前記第１の島状の結晶性半導体膜上に第１のソース電極及び第１のドレイン電極を形成するとともに前記第２の島状の結晶性半導体膜上に第２のソース電極及び第２のドレイン電極を形成し、
前記第１のソース電極及び第１のドレイン電極並びに第２のソース電極及び第２のドレイン電極をマスクとして、前記第１の島状の結晶性半導体膜及び前記第２の島状の結晶性半導体膜の一部をエッチングしてチャネル形成領域を形成することを特徴とする半導体装置の作製方法。
【請求項４】
第１のゲイト電極、第１のソース電極、第１のドレイン電極及び第１の島状の結晶性半導体膜を有するＮ型の薄膜トランジスタと、第２のゲイト電極、第２のソース電極、第２のドレイン電極及び第２の島状の結晶性半導体膜を有するＰ型の薄膜トランジスタとを有する半導体装置の作製方法であって、
絶縁表面を有する基板上に導電膜を形成し、
前記導電膜に第１のパターニングをして第１のゲイト電極及び第２のゲイト電極を形成し、
前記第１のゲイト電極及び第２のゲイト電極上にゲイト絶縁膜を形成し、
前記ゲイト絶縁膜上に非晶質半導体膜を形成し、
前記非晶質半導体膜に対して結晶化を助長する触媒元素を有する溶液を塗布又は前記触媒元素を添加し、加熱処理により結晶性半導体膜を形成し、
前記結晶性半導体膜にＮ型の不純物を添加して、前記Ｎ型の不純物を高濃度で含む第１の導電層及び前記Ｎ型の不純物を低濃度で含む第２の導電層を形成し、
前記結晶性半導体膜に加熱処理を行って前記触媒元素を前記第１の導電層及び第２の導電層にゲッタリングし、
前記結晶性半導体膜に第２のパターニングをして前記第１のゲイト電極上に第１の島状の結晶性半導体膜を形成するとともに前記第２のゲイト電極上に第２の島状の結晶性半導体膜を形成し、
第２の島状の結晶性半導体膜にＰ型の不純物を添加してＰ型に反転させ、
前記第２のパターニングによって露出したゲイト絶縁膜に第３のパターニングをして前記第１のゲイト電極及び第２のゲイト電極とのコンタクトホールを形成し、
前記第１の島状の結晶性半導体膜上及び第２の島状の結晶性半導体膜上に導電膜を形成し、
前記導電膜に第４のパターニングをして第１のソース電極、第１のドレイン電極及び第２のソース電極並びに第２のドレイン電極を形成し、
第１のソース電極、第１のドレイン電極及び第２のソース電極並びに第２のドレイン電極をマスクにして前記第１の島状の結晶性半導体膜及び第２の島状の結晶性半導体膜のうち、前記不純物を含む領域をエッチングしてチャネル形成領域を形成し、
第１のソース電極、第１のドレイン電極及び第２のソース電極並びに第２のドレイン電極及びチャネル形成領域上に保護膜を形成することを特徴とする半導体装置の作製方法。
【請求項５】
請求項１乃至４のいずれか一において、前記結晶性半導体膜にレーザ光又は当該レーザ光と同等の強度を持つ強光を照射することを特徴とする半導体装置の作製方法。
【請求項６】
請求項１乃至４のいずれか一において、前記結晶性半導体膜にランプアニールを行うことを特徴とする半導体装置の作製方法。
【請求項７】
結晶構造を有する半導体層で構成された第１のソース領域、第１のドレイン領域及び第１のチャネル形成領域を有するチャネルエッチ型の第１の半導体装置と、
結晶構造を有する半導体層で構成された第２のソース領域、第２のドレイン領域及び第２のチャネル形成領域を有するチャネルエッチ型の第２の半導体装置と、を有する半導体装置であって、
前記第１のソース領域及び第１のドレイン領域は、ゲイト絶縁膜に向かってＮ型の不純物を有する第１の導電層、当該第１の導電層よりも高抵抗なＮ型の不純物を有する第２の導電層を有し、
前記第２のソース領域及び第２のドレイン領域は、ゲイト絶縁膜に向かってＰ型の不純物を有する第３の導電層、当該第３の導電層よりも高抵抗なＰ型の不純物を有する第４の導電層を有することを特徴とする半導体装置。
【請求項８】
絶縁表面を有する基板上に形成された第１のゲイト電極と、結晶構造を有する半導体層で構成された第１のソース領域、第１のドレイン領域及び第１のチャネル形成領域と、を有するチャネルエッチ型の第１の半導体装置と、
絶縁表面を有する基板上に形成された第２のゲイト電極と、結晶構造を有する半導体層で構成された第２のソース領域、第２のドレイン領域及び第２のチャネル形成領域と、を有するチャネルエッチ型の第２の半導体装置と、を有する半導体装置であって、
前記第１のソース領域及び第１のドレイン領域は、ゲイト絶縁膜に向かってＮ型の不純物を有する第１の導電層、当該第１の導電層よりも高抵抗なＮ型の不純物を有する第２の導電層を有し、
前記第２のソース領域及び第２のドレイン領域は、ゲイト絶縁膜に向かってＰ型の不純物を有する第３の導電層、当該第３の導電層よりも高抵抗なＰ型の不純物を有する第４の導電層を有することを
前記第１のソース領域又は第１のドレイン領域は前記第１のゲイト電極とオーバーラップし、
前記第２のソース領域又は第２のドレイン領域は前記第２のゲイト電極とオーバーラップしていることを特徴とする半導体装置。
【請求項９】
結晶構造を有する半導体層で構成された第１のソース領域、第１のドレイン領域及び第１のチャネル形成領域を有するチャネルエッチ型の第１の半導体装置と、
結晶構造を有する半導体層で構成された第２のソース領域、第２のドレイン領域及び第２のチャネル形成領域を有するチャネルエッチ型の第２の半導体装置と、を有する半導体装置であって、
前記第１のソース領域及び第１のドレイン領域は、ゲイト絶縁膜に向かってＮ型の不純物を有する第１の導電層、当該第１の導電層よりも高抵抗なＮ型の不純物を有する第２の導電層を有し、
前記第２のソース領域及び第２のドレイン領域は、ゲイト絶縁膜に向かってＰ型の不純物を有する第３の導電層、当該第３の導電層よりも高抵抗なＰ型の不純物を有する第４の導電層を有し、
前記第１の導電層から前記第２の導電層にかけて当該第１及び第２の導電層を構成する不純物の濃度プロファイルが連続的に変化し、
前記第３の導電層から前記第４の導電層にかけて当該第３及び第４の導電層を構成する不純物の濃度プロファイルが連続的に変化していることを特徴とする半導体装置。
【請求項１０】
結晶構造を有する半導体層で構成された第１のソース領域、第１のドレイン領域及び第１のチャネル形成領域を有するチャネルエッチ型の第１の半導体装置と、
結晶構造を有する半導体層で構成された第２のソース領域、第２のドレイン領域及び第２のチャネル形成領域を有するチャネルエッチ型の第２の半導体装置と、を有する半導体装置であって、
前記第１のソース領域及び第１のドレイン領域は、ゲイト絶縁膜に向かってＮ型の不純物を有する第１の導電層、当該第１の導電層よりも高抵抗なＮ型の不純物を有する第２の導電層を有し、
前記第２のソース領域及び第２のドレイン領域は、ゲイト絶縁膜に向かってＰ型の不純物を有する第３の導電層、当該第３の導電層よりも高抵抗なＰ型の不純物を有する第４の導電層を有し、
前記第１のソース領域、第１のドレイン領域及び第１のチャネル形成領域上には酸化珪素膜又は窒化珪素膜が設けられ、
前記第２のソース領域、第２のドレイン領域及び第２のチャネル形成領域上には酸化珪素膜又は窒化珪素膜が設けられていることを特徴とする半導体装置。
【請求項１１】
絶縁表面を有する基板上に形成された第１のゲイト電極と、結晶構造を有する半導体層で構成された第１のソース領域、第１のドレイン領域及び第１のチャネル形成領域と、を有するチャネルエッチ型の第１の半導体装置と、
絶縁表面を有する基板上に形成された第２のゲイト電極と、結晶構造を有する半導体層で構成された第２のソース領域、第２のドレイン領域及び第２のチャネル形成領域と、を有するチャネルエッチ型の第２の半導体装置と、を有する半導体装置であって、
前記第１のソース領域及び第１のドレイン領域は、ゲイト絶縁膜に向かってＮ型の不純物を有する第１の導電層、当該第１の導電層よりも高抵抗なＮ型の不純物を有する第２の導電層を有し、
前記第２のソース領域及び第２のドレイン領域は、ゲイト絶縁膜に向かってＰ型の不純物を有する第３の導電層、当該第３の導電層よりも高抵抗なＰ型の不純物を有する第４の導電層を有し、
前記第１のソース領域又は第１のドレイン領域は前記第１のゲイト電極とオーバーラップし、
前記第２のソース領域又は第２のドレイン領域は前記第２のゲイト電極とオーバーラップし、
前記第１のソース領域、第１のドレイン領域及び前記第１のチャネル形成領域上には酸化珪素膜又は窒化珪素膜が設けられ、
前記第２のソース領域、第２のドレイン領域及び前記第２のチャネル形成領域上には酸化珪素膜又は窒化珪素膜が設けられていることを特徴とする半導体装置。
【請求項１２】
結晶構造を有する半導体層で構成された第１のソース領域、第１のドレイン領域及び第１のチャネル形成領域を有するチャネルエッチ型の第１の半導体装置と、
結晶構造を有する半導体層で構成された第２のソース領域、第２のドレイン領域及び第２のチャネル形成領域を有するチャネルエッチ型の第２の半導体装置と、を有する半導体装置であって、
前記第１のソース領域及び第１のドレイン領域は、ゲイト絶縁膜に向かってＮ型の不純物を有する第１の導電層、当該第１の導電層よりも高抵抗なＮ型の不純物を有する第２の導電層を有し、
前記第２のソース領域及び第２のドレイン領域は、ゲイト絶縁膜に向かってＰ型の不純物を有する第３の導電層、当該第３の導電層よりも高抵抗なＰ型の不純物を有する第４の導電層を有し、
前記第１の導電層から前記第２の導電層にかけて当該第１及び第２の導電層を構成する不純物の濃度プロファイルが連続的に変化し、
前記第３の導電層から前記第４の導電層にかけて当該第３及び第４の導電層を構成する不純物の濃度プロファイルが連続的に変化し、
前記第１のソース領域、第１のドレイン領域及び第１のチャネル形成領域上には酸化珪素膜又は窒化珪素膜が設けられ、
前記第２のソース領域、第２のドレイン領域及び第２のチャネル形成領域上には酸化珪素膜又は窒化珪素膜が設けられていることを特徴とする半導体装置。
【請求項１３】
請求項７乃至請求項１２において、前記第１の導電層の膜厚は３０〜１００ｎｍであり、前記第２の導電層の膜厚は３０〜２００ｎｍであり、前記チャネル形成領域と同一導電型の半導体層の膜厚は１００〜３００ｎｍであり、前記チャネル形成領域の膜厚は１０〜１００ｎｍであることを特徴とする半導体装置。
【請求項１４】
請求項１３において、前記第１の導電層、前記第２の導電層、前記チャネル形成領域と同一導電型の半導体層の順に膜厚が厚くなっていることを特徴とする半導体装置。
【請求項１５】
請求項７乃至１２のいずれか一において、前記第１及び第２のチャネル形成領域の前記元素の濃度は５×１０17ａｔｏｍｓ／ｃｍ3以下であることを特徴とする半導体装置。
【請求項１６】
請求項７乃至１２のいずれか一において、前記第１及び第２のチャネル形成領域の酸素の濃度は１．５×１０19ａｔｏｍｓ／ｃｍ3未満であることを特徴とする半導体装置。
【請求項１７】
請求項９又は１２において、前記第１及び第２のゲイト電極は、タンタル、タングステン、チタン、クロム、モリブデン、又は導電性シリコンを有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本願発明は結晶構造を有する半導体薄膜を利用した半導体装置およびその作製方法に関する。特に、逆スタガ構造の薄膜トランジスタ（以下、ＴＦＴと略記する）の構成に関する。
【背景技術】
【０００２】
従来より、アクティブマトリクス型液晶表示装置（以下、ＡＭＬＣＤと略記する）のスイッチング素子としてＴＦＴが利用されている。現在では非晶質珪素膜（アモルファスシリコン膜）を活性層として利用したＴＦＴで回路構成を行う製品が市場を占めている。特に、ＴＦＴ構造としては製造工程の簡単な逆スタガ構造が多く採用されている。
【０００３】
しかし、年々ＡＭＬＣＤの高性能化が進み、ＴＦＴに求められる動作性能（特に動作速度）は厳しくなる傾向にある。そのため、非晶質珪素膜を用いたＴＦＴの動作速度では十分な性能を有する素子を得ることが困難となった。
【０００４】
そこで、非晶質珪素膜に代わって多結晶珪素膜（ポリシリコン膜）を利用したＴＦＴが脚光を浴び、多結晶珪素膜を活性層とするＴＦＴの開発が著しい勢いで進んできている。現在では、その一部で製品化も行われている。
【０００５】
活性層として多結晶珪素膜を利用した逆スタガ型ＴＦＴの構造については既に多くの発表がなされている。例えば、「Fabrication of Low-Temperature Bottom-Gate Poly-Si TFTs on Large-Area Substrate by Linear-Beam Excimer Laser Crystallization and Ion Doping Method：H.Hayashi et.al.,IEDM95,PP829-832,1995」などの報告がある。
【０００６】
同報告書では多結晶珪素膜を利用した逆スタガ構造の典型的な例（Fig.4 ）を説明しているが、この様な構造の逆スタガ構造（いわゆるチャネルストップ型）では様々な問題も抱えている。
【０００７】
まず、活性層全体が50nm程度と極めて薄いのでチャネル形成領域とドレイン領域との接合部において衝突電離（Impact Ionization ）が発生し、ホットキャリア注入などの劣化現象が顕著に現れてしまう。そのため、大きなＬＤＤ領域（Light Doped Drain region）を形成する必要性が生じる。
【０００８】
そして、このＬＤＤ領域の制御性が最も重大な問題となる。ＬＤＤ領域は不純物濃度と領域の長さの制御が非常に微妙であり、特に長さ制御が問題となる。現状ではマスクパターンによってＬＤＤ領域の長さを規定する方式が採られているが、微細化が進めば僅かなパターニング誤差が大きなＴＦＴ特性の差を生む。
【０００９】
活性層の膜厚のバラツキによるＬＤＤ領域のシート抵抗のバラツキも深刻な問題となる。さらに、ゲイト電極のテーパー角度等のバラツキもＬＤＤ領域の効果のバラツキを招く要因となりうる。
【００１０】
また、ＬＤＤ領域を形成するためにはパターニング工程が必要であり、それはそのまま製造工程の増加、スループットの低下を招く。上記報告書に記載された逆スタガ構造では最低でもマスク６枚（ソース／ドレイン電極形成まで）が必要であると予想される。
【００１１】
以上の様に、チャネルストップ型の逆スタガ構造ではチャネル形成領域の両側に横方向の平面内でＬＤＤ領域を形成しなくてはならず、再現性のあるＬＤＤ領域を形成することは非常に困難である。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本願発明では、非常に簡易な製造工程によって、量産性が高く、且つ、信頼性及び再現性の高い半導体装置を作製する技術を提供することを課題とする。
【課題を解決するための手段】
【００１３】
本明細書で開示する発明の構成は、
結晶構造を有する半導体層で構成されたソース領域、ドレイン領域及びチャネル形成領域を有するボトムゲイト型の半導体装置であって、
前記ソース領域及びドレイン領域は、ゲイト絶縁膜に向かって少なくとも第１の導電層、当該第１の導電層よりも高抵抗な第２の導電層及び前記チャネル形成領域と同一導電型の半導体層からなる積層構造を有することを特徴とする。
【００１４】
また、他の発明の構成は、
結晶構造を有する半導体層で構成されたソース領域、ドレイン領域及びチャネル形成領域を有するボトムゲイト型の半導体装置であって、
前記ソース領域及びドレイン領域は、少なくともゲイト絶縁膜に向かって第１の導電層、当該第１の導電層よりも高抵抗な第２の導電層及び前記チャネル形成領域と同一導電型の半導体層からなる積層構造を有し、
前記第１の導電層から前記第２の導電層にかけて当該第１及び第２の導電層を構成する不純物の濃度プロファイルが連続的に変化していることを特徴とする。
【００１５】
また、他の発明の構成は、
結晶構造を有する半導体層で構成されたソース領域、ドレイン領域及びチャネル形成領域を有するボトムゲイト型の半導体装置であって、
前記ソース領域及びドレイン領域は、少なくともゲイト絶縁膜に向かって第１の導電層、当該第１の導電層よりも高抵抗な第２の導電層及び前記チャネル形成領域と同一導電型の半導体層からなる積層構造を有し、
前記第２の導電層は 5×1017〜 1×1019atoms/cm3 の範囲内で連続的に変化する不純物によって形成されていることを特徴とする。
【００１６】
また、他の発明の構成は、
結晶構造を有する半導体層で構成されたソース領域、ドレイン領域及びチャネル形成領域を有するボトムゲイト型の半導体装置であって、
前記ソース領域及びドレイン領域は、少なくともゲイト絶縁膜に向かって第１の導電層、当該第１の導電層よりも高抵抗な第２の導電層及び前記チャネル形成領域と同一導電型の半導体層からなる積層構造を有し、
前記チャネル形成領域と前記第２の導電層との間には、膜厚の異なる二つのオフセット領域が存在することを特徴とする。
【００１７】
また、他の発明の構成は、
結晶構造を有する半導体層で構成されたソース領域、ドレイン領域及びチャネル形成領域を有するボトムゲイト型の半導体装置であって、
前記ソース領域及びドレイン領域は、少なくともゲイト絶縁膜に向かって第１の導電層、当該第１の導電層よりも高抵抗な第２の導電層及び前記チャネル形成領域と同一導電型の半導体層からなる積層構造を有し、
前記チャネル形成領域と前記第２の導電層との間には、前記チャネル形成領域よりも膜厚の厚いオフセット領域が存在することを特徴とする。
【００１８】
また、他の発明の構成は、
絶縁表面を有する基板上に形成されたゲイト電極と、
結晶構造を有する半導体層で構成されたソース領域、ドレイン領域及びチャネル形成領域と、
前記ソース領域及びドレイン領域上のそれぞれに形成されたソース電極及びドレイン電極と、
を有するボトムゲイト型の半導体装置であって、
前記ソース領域及びドレイン領域は、少なくともゲイト絶縁膜に向かって第１の導電層、当該第１の導電層よりも高抵抗な第２の導電層及び前記チャネル形成領域と同一導電型の半導体層からなる積層構造を有し、
前記ソース電極及び／又はドレイン電極は前記ゲイト電極に、前記チャネル形成領域上でオーバーラップしていることを特徴とする。
【００１９】
また、他の発明の構成は、
結晶構造を有する半導体層で構成されたソース領域、ドレイン領域及びチャネル形成領域を有するボトムゲイト型の半導体装置であって、
前記ソース領域及びドレイン領域は、少なくともゲイト絶縁膜に向かって第１の導電層、当該第１の導電層よりも高抵抗な第２の導電層及び前記チャネル形成領域と同一導電型の半導体層からなる積層構造を有し、
前記チャネル形成領域と前記第１の導電層との間には、膜厚の異なる二つのオフセット領域と前記第２の導電層からなるＨＲＤ構造が存在することを特徴とする。
【００２０】
なお、前記膜厚の異なる二つのオフセット領域は、一方は前記チャネル形成領域と同一導電型かつ同一膜厚の半導体層からなる膜面方向のオフセットであり、他方は前記チャネルと同一導電型かつ前記チャネル形成領域よりも膜厚の厚い半導体層からなる膜厚方向のオフセットであることを特徴とする。
【００２１】
また、作製方法に関する他の発明の構成は、
絶縁表面を有する基板上にゲイト電極、ゲイト絶縁層、非晶質半導体膜を形成する工程と、
前記非晶質半導体膜に対して結晶化を助長する触媒元素を添加し、加熱処理により結晶構造を有する半導体膜を得る工程と、
前記結晶構造を有する半導体膜に対して１５族のみ或いは１３族及び１５族から選ばれた不純物を添加する工程と、
加熱処理により前記不純物を含む導電層に対して前記触媒元素をゲッタリングさせる工程と、
前記導電層上にソース電極及びドレイン電極を形成する工程と、
前記ソース電極及びドレイン電極をマスクとして前記結晶構造を有する半導体膜をエッチングすることでチャネル形成領域を形成する工程と、
を有することを特徴とする。
【００２２】
また、他の発明の構成は、
絶縁表面を有する基板上にゲイト電極、ゲイト絶縁層、非晶質半導体膜を形成する工程と、
前記非晶質半導体膜に対して結晶化を助長する触媒元素を添加し、加熱処理により結晶構造を有する半導体膜を得る工程と、
前記結晶構造を有する半導体膜に対して１５族のみ或いは１３族及び１５族から選ばれた不純物を添加する工程と、
加熱処理により前記不純物を含む導電層に対して前記触媒元素をゲッタリングさせる工程と、
前記導電層上にソース電極及びドレイン電極を形成する工程と、
前記ソース電極及びドレイン電極をマスクとして前記結晶構造を有する半導体膜をエッチングすることでチャネル形成領域を形成する工程と、
前記ソース電極及びドレイン電極をマスクとして前記チャネル形成領域のみに対してしきい値電圧制御用の不純物を添加する工程と、
を有することを特徴とする。
【発明の効果】
【００２３】
本願発明を実施することで、非常に少ないマスク数（典型的には４枚）で量産性の高い半導体装置を作製することができる。
【００２４】
また、チャネル形成領域とソース／ドレイン電極間に、特性バラツキの小さい電界緩和層（ＬＤＤ領域、マスクオフセット領域、厚さオフセット領域等）が形成できるので、信頼性が高く且つ再現性の高い半導体装置を実現することが可能である。
【発明を実施するための最良の形態】
【００２５】
以上の構成からなる本願発明の実施の形態について、以下に記載する実施例でもって詳細な説明を行うこととする。
【実施例】
【００２６】
〔実施例１〕
本願発明の代表的な実施例について、図１〜３を用いて説明する。まず、図１を用いて本願発明の半導体装置の作製方法を説明する。
【００２７】
ガラス基板（または石英、シリコン基板）１０１上に珪素を主成分とする絶縁膜でなる下地膜１０２を形成する。その上に導電性膜でなるゲイト電極（第１配線）１０３を形成する。
【００２８】
ゲイト電極１０３の線幅は１〜１０μｍ（代表的には３〜５μｍ）とする。また、膜厚は 200〜500 nm（代表的には 250〜300 nm）とする。本実施例では 250nm厚のＴａ／ＴａＮ（タンタル／窒化タンタル）積層膜を用いて線幅３μｍのゲイト電極を形成する。
【００２９】
また、ゲイト電極１０３としては、少なくとも 600℃（好ましくは 800℃）の温度に耐えうる耐熱性を有する材料（タンタル、タングステン、チタン、クロム、モリブデン、導電性シリコン等）を用いる。その理由は後述する。ここで１回目のパターニング工程（ゲイト電極形成）が行われる。
【００３０】
次に、窒化珪素膜１０４（膜厚は０〜200 nm、代表的には25〜100 nm、好ましくは50nm）、ＳｉＯx Ｎy で示される酸化窒化珪素膜又は酸化珪素膜（膜厚は 150〜300 nm、代表的には200 nm）１０５からなるゲイト絶縁層を形成し、その上に珪素を主成分とする非晶質半導体膜１０６を形成する。本実施例では非晶質珪素膜を例とするが他の化合物半導体膜（ゲルマニウムを含有する非晶質珪素膜等）を用いても良い。
【００３１】
また、本願発明はチャネルエッチ型のボトムゲイト構造であるので、非晶質珪素膜１０６の膜厚は厚く形成しておく。膜厚範囲は 100〜600 nm（典型的には 200〜300 nm、好ましくは250 nm）とする。本実施例では200 nmとする。また、後述するが、最適な膜厚は本願発明のＴＦＴにどの様なオフセット領域、ＬＤＤ領域を設けるかによって適宜決定する必要がある。
【００３２】
なお、本実施例では減圧熱ＣＶＤ法により非晶質珪素膜１０６を成膜するが、成膜の際に炭素、酸素、窒素といった不純物の濃度を徹底的に管理することが望ましい。これらの不純物が多いと後の結晶化を阻害する恐れがある。
【００３３】
本実施例では成膜した非晶質珪素膜中における各不純物の濃度が、炭素及び窒素が 5×1018atoms/cm3 未満（代表的には 5×1017atoms/cm3 以下）、酸素が 1.5×1019atoms/cm3 未満（代表的には 1×1018atoms/cm3 以下）となる様に制御する。この様な管理を行っておけば最終的にＴＦＴのチャネル形成領域中に含まれる不純物濃度は上記範囲内に収まる。
【００３４】
こうして図１（Ａ）の状態が得られる。その次に、珪素の結晶化を助長する触媒元素（代表的にはニッケル）を含んだ溶液をスピンコート法により塗布し、Ｎｉ（ニッケル）含有層１０７を形成する。詳細な条件は本発明者らによる特開平7-130652号公報記載の技術（ここでは同公報の実施例１）を参照すると良い。なお、同公報の実施例２に記載された技術を用いても良い。（図１（Ｂ））
【００３５】
なお、同公報ではＮｉを含んだ水溶液を塗布する手段を示しているが、以下の添加手段を用いることも可能である。
（１）イオン注入法又はイオンドーピング法による直接的添加。
（２）Ｎｉ電極を用いたプラズマ処理による添加。
（３）ＣＶＤ法、スパッタ法または蒸着法によるＮｉ膜またはＮｉx Ｓｉy （ニッケルシリサイド）膜の形成。
【００３６】
また、珪素の結晶化を助長する触媒元素としては、Ｎｉ以外にもＧｅ（ゲルマニウム）、Ｃｏ（コバルト）、白金（Ｐｔ）、パラジウム（Ｐｄ）、鉄（Ｆｅ）、銅（Ｃｕ）、金（Ａｕ）、鉛（Ｐｂ）等を用いることができる。
【００３７】
Ｎｉ含有層１０７を形成したら、 450〜500 ℃２時間程の加熱処理（水素出し工程）の後、 500〜700 ℃（代表的には 550〜600 ℃）の温度で 2〜12時間（代表的には 4〜8 時間）の加熱処理を行い、結晶構造を有する半導体膜（本実施例の場合には結晶性珪素膜（ポリシリコン膜））１０８を得る。本実施例の場合、結晶化は非晶質珪素膜１０６の表面近傍から始まり、概略矢印の方向に向かって進行する。（図１（Ｃ））
【００３８】
次に、レーザー光またはそれと同等の強度を持つ強光を照射することにより結晶性珪素膜１０８の結晶性の改善工程を行う。ここでは粒内欠陥の低減、不整合粒界の低減及び非晶質成分の結晶化などが行われ、非常に結晶性に優れた結晶性珪素膜１０９が得られる。（図１（Ｄ））
【００３９】
次に、１５族から選ばれた元素（代表的にはリン、砒素またはアンチモン）をイオン注入法（質量分離あり）またはイオンドーピング法（質量分離なし）により添加する。本実施例では結晶性珪素膜１０９の表面から深さ30〜100nm （代表的には30〜50nm）の範囲において、リン濃度が 1×1019〜 1×1021atoms/cm3 （代表的には 1×1020atoms/cm3 ）となる様に調節する。
【００４０】
本実施例ではこの様にして形成された高濃度のリンを含む領域１１０をｎ+ 層（または第１の導電層）と呼ぶ。この層の厚さは30〜100nm （代表的には30〜50nm）の範囲で決定する。この場合、ｎ+ 層１１０は後にソース／ドレイン電極の一部として機能する。本実施例では30nm厚のｎ+ 層を形成する。
【００４１】
また、ｎ+ 層１１０の下に形成される低濃度にリンを含む領域１１１をｎ- 層（または第２の導電層）と呼ぶ。この場合、ｎ- 層１１１はｎ+ 層１１０よりも高抵抗となり、後に電界緩和のためのＬＤＤ領域として機能する。本実施例では30nm厚のｎ- 層を形成する。（図１（Ｅ））
【００４２】
また、この時、リンを添加する際の深さ方向の濃度プロファイルが非常に重要である。この事について図４を用いて説明する。なお、図４に示す濃度プロファイルは加速電圧を80keV 、ＲＦ電力を２０Ｗとしてイオンドーピング法によりフォスフィン（ＰＨ3 ）を添加した場合の例である。
【００４３】
図４において、４０１は結晶性珪素膜、４０２は添加されたリンの濃度プロファイルを示している。この濃度プロファイルはＲＦ電力、添加イオン種、加速電圧等の設定条件によって決定される。
【００４４】
この時、濃度プロファイル４０２のピーク値はｎ+ 層４０３内部又は界面近傍にあり、結晶性珪素膜４０１の深くにいく程（ゲイト絶縁膜に向かうほど）、リン濃度は低下する。この時、リン濃度は膜内部全域に渡って連続的に変化するためｎ+ 層４０３の下には必ずｎ- 層４０４が形成される。
【００４５】
そして、このｎ- 層４０４の内部においてもリン濃度は連続的に低下していく。本実施例では、リン濃度が 1×1019atoms/cm3 を超える領域をｎ+ 層４０３として考え、 5×1017〜 1×1019atoms/cm3 の濃度範囲にある領域をｎ- 層４０４として考えている。ただし、明確な境界は存在しないため、目安として考えている程度である。
【００４６】
また、リン濃度が極端に低下した領域及びそのさらに下層は真性または実質的に真性な領域（ｉ層）４０５となる。なお、真性な領域とは意図的に不純物が添加されない領域を言う。また、実質的に真性な領域とは、不純物濃度（ここではリン濃度）が珪素膜のスピン密度以下である領域又は不純物濃度が 1×1014〜 1×1017atoms/cm3 の範囲で一導電性を示す領域を指す。
【００４７】
この様な真性または実質的に真性な領域はｎ- 層４０４の下に形成される。ただし、ｉ層４０５は基本的にチャネル形成領域と同一導電型の半導体層から構成される。即ち、チャネル形成領域が弱いｎ型又はｐ型を示す様な場合には、同様の導電型を示す。
【００４８】
この様に、ｎ+ 層の形成にイオン注入法またはイオンドーピング法を用いることによりｎ+ 層の下にｎ- 層を形成することができる。従来の様にｎ+ 層を成膜で設けた場合にはこの様な構成は実現できない。また、イオン添加時の条件を適切に設定することでｎ+ 層とｎ- 層の厚さ制御を容易に行うことができる。
【００４９】
特に、ｎ- 層１１１の厚さは後にＬＤＤ領域の厚さとなるため、非常に精密な制御が必要である。イオンドーピング法等では添加条件の設定によって深さ方向の濃度プロファイルが精密に制御できるので、ＬＤＤ領域の厚さ制御が容易に行える。本願発明ではｎ- 層１１１の厚さを30〜200 nm（代表的には50〜150 nm）の範囲で調節すれば良い。
【００５０】
次に、図１（Ｅ）の状態が得られたら、 500〜700 ℃（代表的には 600〜650 ℃）の温度で 0.5〜8 時間（代表的には 1〜4 時間）の加熱処理（ファーネスアニール）を行い、結晶性珪素膜中のＮｉをｎ+ 層１１０へと移動させる。この時、Ｎｉは概略矢印の方向に向かってゲッタリングされる。（図２（Ａ））
【００５１】
この様に、本実施例はｎ+ 層１１０、ｎ- 層１１１に含まれたリンをＮｉをゲッタリングするために利用し、ｎ+ ／ｎ- 層をゲッタリング領域として活用する点に大きな特徴がある。また、Ｎｉをゲッタリングしたｎ+ ／ｎ- 層の一部はそのままソース／ドレイン領域を構成する第１及び第２の導電層として残るが、ゲッタリング後は不活性なリン化ニッケルとなるので問題はない。
【００５２】
また、この場合、Ｎｉが移動すべき距離は結晶性珪素膜の膜厚分に相当する距離でしかないので非常に速やか（短時間のうち）にゲッタリングが終了する。そのため、（１）添加するリン濃度の低減、（２）加熱処理温度の低下、（３）加熱処理時間の短縮化を実現しうる。
【００５３】
なお、本実施例ではガラス基板上にＴＦＴを作製するのでガラスの耐熱性でプロセス最高温度が決定されてしまう。しかしながら、基板として石英基板など耐熱性の高い基板を用いれば、ゲッタリングのための加熱処理の最高温度を 1000 ℃（好ましくは 800℃）にまで上げることができる。温度が 800℃を超えるとゲッタリング領域から被ゲッタリング領域へのリンの逆拡散が起こり始めるので好ましくない。
【００５４】
また、ゲイト電極１０３の耐熱性を少なくとも 600℃（好ましくは 800℃）の温度に耐えうる様にしたのは、このゲッタリング工程を考慮しての事である。勿論、ゲッタリング工程をファーネスアニールによらず、ランプアニール等で行う場合にはゲイト電極の許容範囲も広がる。
【００５５】
こうして触媒元素をｎ+ ／ｎ- 層へとゲッタリングしたら、結晶性珪素膜のパターニングを行い、島状半導体層１１２を形成する。この時、最終的にＴＦＴが完成した時にキャリアの移動方向に対して垂直な方向の長さ（チャネル幅（Ｗ））が１〜30μｍ（代表的には10〜20μｍ）となる様に調節する。ここで２回目のパターニング工程が行われる。（図２（Ｂ））
【００５６】
ここで図面上には図示されないが、露出したゲイト絶縁層の一部をエッチングし、ゲイト電極（第１配線）と次に形成する電極（第２配線）との電気的接続をとるためのコンタクトホール（図２（Ｄ）の１１９で示される領域）を開口する。ここで３回目のパターニング工程が行われる。
【００５７】
次に、導電性を有する金属膜（図示せず）を成膜し、パターニングによりソース電極１１３、ドレイン電極１１４を形成する。本実施例ではＴｉ（50nm）／Ａｌ（ 200〜300 nm）／Ｔｉ（50nm）の３層構造からなる積層膜を用いる。また、上述の様にゲイト電極と電気的に接続するための配線も同時に形成されている。ここで４回目のパターニング工程が行われる。（図２（Ｃ））
【００５８】
また、後述するが、ゲイト電極１０３の真上の領域、即ちソース電極１１３とドレイン電極１１４とで挟まれた領域（以下、チャネルエッチ領域と呼ぶ）１１５の長さ（Ｃ1 で示される）が後にチャネル形成領域とオフセット領域の長さを決定する。Ｃ1 は２〜20μｍ（代表的には５〜10μｍ）の範囲から選べるが、本実施例ではＣ1 ＝４μｍとする。
【００５９】
次に、ソース電極１１３及びドレイン電極１１４をマスクとしてドライエッチングを行い、自己整合的に島状半導体層１１２をエッチングする。そのため、チャネルエッチ領域１１５のみでエッチングが進行する。（図２（Ｄ））
【００６０】
この時、ｎ+ 層１１０は完全にエッチングされ、真性または実質的に真性な領域（ｉ層）のみが残された形でエッチングを止める。本願発明では最終的に10〜100 nm（代表的には10〜75nm、好ましくは15〜45nm）の半導体層のみを残す。本実施例では30nm厚の半導体層を残すことにする。
【００６１】
こうして島状半導体層１１２のエッチング（チャネルエッチ工程）が終了したら、保護膜１１６として酸化珪素膜また窒化珪素膜を形成して、図２（Ｄ）に示す様な構造の逆スタガ型ＴＦＴを得る。
【００６２】
この状態において、チャネルエッチされた島状半導体層１１２のうち、ゲイト電極１１３の真上に位置する領域はチャネル形成領域１１７となる。本実施例の構成ではゲイト電極幅がチャネル形成領域の長さに対応し、Ｌ1 で示される長さをチャネル長と呼ぶ。また、ゲイト電極１１３の端部よりも外側に位置する領域１１８は、ゲイト電極１１３からの電界が及ばず、オフセット領域となる。この長さはＸ1 で示される。
【００６３】
本実施例の場合、ゲイト電極１１３の線幅（Ｌ1 に相当する）が３μｍであり、チャネルエッチ領域１１５の長さ（Ｃ1 ）が４μｍであるので、オフセット領域の長さ（Ｘ1 ）は 0.5μｍとなる。
【００６４】
ここで、ドレイン領域（ドレイン電極１１４と接する半導体層）を拡大したものを図３に示す。図３において、１０３はゲイト電極、３０１はチャネル形成領域、３０２はｎ+ 層（ソースまたはドレイン電極）、３０３、３０４は膜厚の異なるオフセット領域、３０５はｎ- 層（ＬＤＤ領域）である。
【００６５】
なお、ここでは説明しないがソース領域（ソース電極１１３と接する半導体層）も同様の構造を有している。
【００６６】
また、図３に示す構造は模式的に記されているが、各領域の膜厚関係には注意が必要である。本願発明を構成するにあたって最も好ましい構成は、膜厚の厚さがｎ+ 層３０２＜ｎ- 層３０５＜オフセット領域（ｉ層）３０４の関係にある場合である。
【００６７】
なぜならばｎ+ 層３０２は電極として機能するだけなので薄くで十分である。一方、ｎ- 層３０５及びオフセット領域３０４は電界緩和を効果的に行うために適切な厚さが必要である。
【００６８】
本実施例の構成では、チャネル形成領域３０１からｎ+ 領域３０２に至るまでに膜厚の異なる二つのオフセット領域３０３、３０４及びＬＤＤ領域３０５が存在する。なお、３０３はマスク合わせにより形成される膜面方向のオフセット領域であり、マスクオフセット領域と呼ぶ。
【００６９】
また、３０４はｉ層の膜厚分に相当する膜厚方向のオフセット領域であり、厚さオフセット領域と呼ぶ。厚さオフセット領域３０４の厚さは100 〜300 nm（代表的には 150〜200nm ）の範囲で決定すれば良い。ただし、チャネル形成領域の膜厚よりも膜厚をが厚くする必要がある。チャネル形成領域よりも膜厚が薄いと良好なオフセット効果を望めない。
【００７０】
この様なオフセット＋ＬＤＤからなる構造を本発明者らはＨＲＤ（High Resistance Drain）構造と呼び、通常のＬＤＤ構造とは区別して考えている。本実施例の場合、ＨＲＤ構造はマスクオフセット＋厚さオフセット＋ＬＤＤの３段構造で構成されることになる。
【００７１】
この時、ＬＤＤ領域３０３はＬＤＤ領域の膜厚及び不純物濃度によって制御されるため、非常に再現性が高く、特性バラツキが小さいという利点を有する。パターニングによって形成されたＬＤＤ領域ではパターニング誤差による特性バラツキが問題となることは従来例で述べた通りである。
【００７２】
なお、マスクオフセット領域３０３の長さ（Ｘ1 ）はパターニングによって制御されるため、パターニングやガラスの縮み等による誤差の影響を受ける。しかしながら、その後に厚さオフセット領域３０４とＬＤＤ領域３０５とが存在するので誤差による影響は緩和され、特性バラツキを小さくすることができる。
【００７３】
なお、マスクオフセットの長さ（Ｘ1 ）はチャネル長（Ｌ1 ）とチャネルエッチ領域の長さ（Ｃ1 ）を用いて（Ｃ1 −Ｌ1 ）／２で表される。従って、ソース／ドレイン電極形成時のパターニング工程によって所望のオフセット長（Ｘ1 ）を設定することが可能である。本実施例の構成ではオフセット長（Ｘ1 ）は 0.3〜３μｍ（代表的には１〜２μｍ）とすることができる。
【００７４】
なお、図２（Ｄ）に示す様な構造の逆スタガ型ＴＦＴは、従来の非晶質珪素膜を活性層（島状半導体層）として利用したＴＦＴでは実現できない。なぜならば、非晶質珪素膜を用いる場合、ソース／ドレイン電極とゲイト電極とがオーバーラップする様な構造にしないとキャリア（電子または正孔）の移動度が極めて遅くなってしまうからである。
【００７５】
ソース／ドレイン電極とゲイト電極とがオーバーラップする様な構造にしたとしても非晶質珪素膜を用いたＴＦＴのモビリティ（電界効果移動度）はせいぜい１〜10cm2/Vs程度である。それに対して本実施例の様な構造を採用してしまってはモビリティが低すぎてスイッチング素子として機能しない。
【００７６】
ところが、本願発明では活性層として結晶性珪素膜を利用しているのでキャリア移動度が十分に速い。従って、本実施例の様な構造としても十分なモビリティを得ることが可能である。即ち、本実施例の構造は半導体層として結晶構造を有する半導体膜を用いたからこそ実現できるのである。
【００７７】
また、本実施例の逆スタガ型ＴＦＴは、ＨＲＤ構造を有しているので衝突電離によるホットキャリア注入などの劣化現象に対して非常に強く、高い信頼性を有している。しかも、ＬＤＤ領域の効果が支配的な上、そのＬＤＤ領域が非常に制御性よく形成されているので特性バラツキが非常に小さい。
【００７８】
そのため、本実施例の様な構造は高耐圧を必要とし、高い動作速度はそれほど必要としない様な回路を構成するＴＦＴに好適である。
【００７９】
また、本実施例の作製工程に示した様に、図２（Ｄ）に示した構造の逆スタガ型ＴＦＴを得るのに４枚のマスクしか必要としていない。これは従来のチャネルストップ型ＴＦＴが６枚マスクを必要としていた事を考えると、スループット及び歩留りが飛躍的に向上することを意味している。
【００８０】
以上の様に、本実施例の構成によれば量産性の高い作製工程によって、高い信頼性と再現性を有するボトムゲイト型ＴＦＴを作製することが可能である。
【００８１】
なお、本実施例の作製工程に従って作製したボトムゲイト型ＴＦＴ（Ｎチャネル型ＴＦＴ）のモビリティは30〜250cm2/Vs （代表的には10〜150cm2/Vs ）、しきい値電圧は０〜３Ｖを実現しうる。
【００８２】
〔実施例２〕
本実施例では本願発明の構成において、実施例１とは異なる構成例を示す。ＴＦＴの作製工程は基本的には実施例１に従えば良いので、本実施例では必要な部分のみを説明することにする。
【００８３】
まず、実施例１の作製工程に従って図５（Ａ）の状態を得る。ここで実施例１と異なる点は、ソース電極５０１、ドレイン電極５０２を形成する際にチャネルエッチ領域５００の長さをＣ2 とする点にある。この時、Ｃ2 はゲイト電極幅よりも狭く、２〜９μｍ（代表的には２〜４μｍ）の範囲で選ばれる。即ち、ゲイト電極とソース／ドレイン電極とがオーバーラップする様に設けることが本実施例の特徴となる。
【００８４】
この状態で実施例１に示した様にチャネルエッチ工程を行い、保護膜を設けると図５（Ｂ）の状態を得る。この時、５０３で示される領域がチャネル形成領域となり、そのチャネル長はＬ2 （＝Ｃ2 ）で表される。また、マスク設計によりオーバーラップさせた領域（マスクオーバーラップ領域と呼ぶ）５０４の長さ（Ｙ2 ）はゲイト電極幅をＥとすると、（Ｅ−Ｌ2 ）／２で表される。
【００８５】
図５（Ｃ）はドレイン領域の拡大図であるが、ＴＦＴ動作時のキャリアは、チャネル形成領域５０３（厚さ50nm）、マスクオーバーラップ領域５０４（厚さ160 nm）、ＬＤＤ領域５０５（厚さ50nm）を通ってｎ+ 層５０６（厚さ40nm）、ドレイン電極５０２へと到達する。
【００８６】
なお、この場合、マスクオーバーラップ領域５０４にもゲイト電極からの電界が形成されるが、ＬＤＤ領域５０５に近づくにつれて電界は弱まるので、その様な領域は実質的にＬＤＤ領域と同様の機能を持つ。勿論、さらにＬＤＤ領域５０５に近づけば完全に電界が形成されなくなり、オフセット（厚さオフセット）領域としても機能しうる。
【００８７】
この様に本実施例の構造ではＨＲＤ構造が、オーバーラップによる実質的なＬＤＤ＋厚さオフセット＋低濃度不純物によるＬＤＤで構成される。また、オーバーラップ領域５０４の膜厚が薄い場合には、オーバーラップによる実質的なＬＤＤ＋低濃度不純物によるＬＤＤのみからなるＬＤＤ構造もとりうる。
【００８８】
本実施例の構成においても、オーバーラップ領域５０４、ＬＤＤ領域５０５がそれぞれの膜厚で制御されるので非常に特性バラツキが小さい。また、オーバーラップ領域の長さ（Ｙ2 ）はパターニング等による誤差を含むが、オーバーラップによるＬＤＤ、厚さ方向のオフセット及び低濃度不純物によるＬＤＤはその様な誤差の影響を受けないのでＹ2 の誤差による特性バラツキは緩和される。
【００８９】
なお、本実施例の様な構造はオフセット成分が少なく、高い動作速度を必要とする様な回路を構成するＴＦＴに好適である。
【００９０】
また、本実施例の構造では衝突電離によってチャネル形成領域内に蓄積した少数キャリアが速やかにソース電極へと引き抜かれるので基板浮遊効果を起こしにくいという利点を有する。そのため、動作速度が速い上に非常に耐圧特性の高いＴＦＴを実現することが可能である。
【００９１】
〔実施例３〕
本実施例では本願発明の構成において、実施例１、２とは異なる構成例を示す。ＴＦＴの作製工程は基本的には実施例１に従えば良いので、本実施例では必要な部分のみを説明することにする。
【００９２】
まず、実施例１の作製工程に従って図６（Ａ）の状態を得る。ここで実施例１と異なる点は、ソース電極６０１、ドレイン電極６０２を形成する際にチャネルエッチ領域６００の長さをＣ3 とする点にある。この時、Ｃ3 はゲイト電極幅と一致させるため、１〜10μｍ（代表的には３〜５μｍ）となる。
【００９３】
この状態で実施例１に示した様にチャネルエッチ工程を行い、保護膜を設けると図６（Ｂ）の状態を得る。この時、６０３で示される領域がチャネル形成領域となり、そのチャネル長はＬ3 （＝Ｃ3 ）で表される。
【００９４】
図６（Ｃ）はドレイン領域の拡大図であるが、ＴＦＴ動作時のキャリアは、チャネル形成領域６０３（厚さ100 nm）、厚さオフセット領域６０４（厚さ150 nm）、ＬＤＤ領域６０５（厚さ100 nm）を通ってｎ+ 層６０６（厚さ50nm）、ドレイン電極６０２へと到達する。即ち、本実施例の構造ではＨＲＤ構造が厚さオフセット＋ＬＤＤの２段構造で構成される。
【００９５】
本実施例の構成においても、厚さオフセット領域６０４、ＬＤＤ領域６０５がそれぞれの膜厚で制御されるので非常に特性バラツキが小さい。また、十分な耐圧特性を得ることが可能である。
【００９６】
〔実施例４〕
本実施例では本願発明の構成において、実施例１〜３とは異なる構成例を示す。ＴＦＴの作製工程は基本的には実施例１に従えば良いので、本実施例では必要な部分のみを説明することにする。
【００９７】
まず、実施例１の作製工程に従って図７（Ａ）の状態を得る。ここで実施例１と異なる点は、ソース電極７０１、ドレイン電極７０２を形成する際にソース電極またはドレイン電極のいずれか一方をゲイト電極にオーバーラップさせ、他方はオーバーラップさせない構成とする点にある。
【００９８】
なお、本実施例ではチャネルエッチ領域７００の長さをＣ4 とする。この時、Ｃ4 は１〜１０μｍ（代表的には３〜６μｍ）の範囲で選ばれる。
【００９９】
この状態で実施例１に示した様にチャネルエッチ工程を行い、保護膜を設けると図７（Ｂ）の状態を得る。この時、７０３で示される領域がチャネル形成領域となり、そのチャネル長はＬ4 （＝Ｃ4 −Ｘ4 ）で表される。
【０１００】
ここで、Ｘ4 はマスクオフセット領域７０４の長さである。Ｘ4 の数値範囲については実施例１を参考にすれば良い。また、マスクオーバーラップ領域７０５の長さの数値範囲は実施例２を参考にすれば良い。
【０１０１】
本実施例は、実施例１で説明したＨＲＤ構造と実施例２で説明したＨＲＤ構造（またはＬＤＤ構造）とを組み合わせた構成である。構造的な説明は実施例１及び実施例２で既に説明したのでここでの説明は省略する。
【０１０２】
本実施例の様な構造を採用する場合、特にソース領域に実施例２に示したＨＲＤ構造（またはＬＤＤ構造）を用い、ドレイン領域に実施例１で説明したＨＲＤ構造を用いることが好ましい。
【０１０３】
例えば、ドレイン領域側のチャネル端部（接合部）では特に電界集中が激しく、実施例１に示した様な抵抗成分の多いＨＲＤ構造が望ましい。逆に、ソース側ではそこまでの高耐圧対策は必要ないので、実施例２に示した様な抵抗成分の少ないＨＲＤ（またはＬＤＤ）構造が適している。
【０１０４】
なお、本実施例において、ソース／ドレイン領域側のいずれか一方に実施例２の構成を組み合わせることも可能である。この様に、実施例１〜３に示したＨＲＤ構造またはＬＤＤ構造を実施者が適宜選択してソース／ドレイン領域に採用し、回路設計を鑑みて最適な構造を設計すれば良い。この場合、３2 ＝９通りの組み合わせパターンが可能である。
【０１０５】
〔実施例５〕
本実施例では実施例１〜４に示した構成のボトムゲイト型ＴＦＴを用いてＣＭＯＳ回路（インバータ回路）を構成する場合の例について図８を用いて説明する。なお、ＣＭＯＳ回路は同一基板上に形成されたＮチャネル型ＴＦＴとＰチャネル型ＴＦＴとを相補的に組み合わせて構成する。
【０１０６】
図８は実施例４に示した構成を利用したＣＭＯＳ回路であり、８０１はＰチャネル型ＴＦＴのソース電極、８０２はＮチャネル型ＴＦＴのソース電極、８０３はＮ／Ｐ共通のドレイン電極である。
【０１０７】
また、Ｎチャネル型ＴＦＴは実施例１で説明した作製工程によってｎ+ 層８０４、８０５、ｎ- 層８０６、８０７が形成されている。一方、Ｐチャネル型ＴＦＴの方にはｐ++層８０８、８０９、ｐ- 層８１０、８１１が形成されている。
【０１０８】
なお、同一基板上にＣＭＯＳ回路を作製することは非常に容易である。本願発明の場合、まず、実施例１の工程に従って図２（Ｂ）の状態を得る。
【０１０９】
この状態ではＮ型／Ｐ型関係なく１５族から選ばれた元素が全面に添加されているが、Ｐチャネル型ＴＦＴを作製する場合にはＮチャネル型ＴＦＴとする領域をレジストマスク等で隠して１３族から選ばれた元素（代表的にはボロン、インジウムまたはガリウム）を添加すれば良い。
【０１１０】
本実施例ではボロンを例にとるが、この時、ボロンはリンの濃度以上に添加して導電性を反転させなければならない。また、ｎ+ 層及びｎ- 層全てを完全にｐ++層及びｐ- 層に反転させるためには、ボロン添加時の濃度プロファイルを調節してリンの添加深さよりも深く添加することが重要である。
【０１１１】
従って、ボロンの膜中における濃度プロファイルは図９の様になる。図９において、９００は半導体層、９０１はボロン添加前のリンの濃度プロファイル、９０２はボロン添加後のボロンの濃度プロファイル、９０３はｐ++層、９０４はｐ- 層、９０５はｉ層である。
【０１１２】
この時、ｐ++層９０３の厚さは10〜150 nm（代表的には50〜100 nm）とし、Ｐ- 層９０４の厚さは30〜300 nm（代表的には 100〜200 nm）とする。ただし、Ｐチャネル型ＴＦＴは元来劣化に強いのでｐ- 層をＬＤＤ領域として利用する必要性は必ずしもない。わざわざｐ- 層９０４の膜厚について言及したのは、イオン注入法等の添加手段を用いる限り、連続的に変化する濃度勾配によって必ずｐ- 層が形成されるからである。
【０１１３】
ところで、本実施例ではＮチャネル型ＴＦＴとＰチャネル型ＴＦＴのどちらもソース領域側には実施例２に示した構成のＨＲＤ構造（オーバーラップ領域を利用したタイプ）を用い、ドレイン領域側には実施例１に示した構成のＨＲＤ構造（マスクオフセットを利用したタイプ）を設けている。
【０１１４】
そのため、上面図で明らかな様にＰチャネル型ＴＦＴのソース領域側にはＹｉの長さを持つオーバーラップ領域を有し、ドレイン領域側にはＸｉの長さを持つマスクオフセット領域を有している。また、Ｎチャネル型ＴＦＴのソース領域側にはＹj の長さを持つオーバーラップ領域を有し、ドレイン領域側にはＸj の長さを持つマスクオフセット領域を有している。
【０１１５】
この時、ＸｉとＸj 、ＹｉとＹj の長さはそれぞれマスク設計によって自由に調節できる。従って、それぞれの長さは回路構成の必要に応じて適宜決定すれば良く、Ｎチャネル型とＰチャネル型とで揃える必要はない。
【０１１６】
また、この様な構造ではＣＭＯＳ回路の共通ドレインとなる領域の耐圧特性を高くすることができるので、動作電圧の高い回路を構成する場合において、非常に有効な構成である。
【０１１７】
なお、実施例１〜４に示した構成のＴＦＴを用いたＣＭＯＳ回路の構成を図８に示したが、これ以外の全ての組み合わせも可能であることは言うまでもない。可能な構成パターンとしては、一つのＴＦＴについて９通りあるので、ＣＭＯＳ回路では９2 ＝８１通りがある。これらの複数の組み合わせの中から、回路が必要する性能に応じて最適な組み合わせを採用していけば良い。
【０１１８】
また、本実施例に示した様に本願発明はＰチャネル型ＴＦＴにも容易に適用することができる。その場合、本願発明のボトムゲイト型ＴＦＴ（Ｐチャネル型ＴＦＴ）のモビリティは30〜150cm2/Vs （代表的には10〜100cm2/Vs ）、しきい値電圧は−１〜−３Ｖを実現しうる。
【０１１９】
〔実施例６〕
本実施例では、珪素の結晶化を助長する触媒元素としてＧｅ（ゲルマニウム）を利用した場合の例をついて説明する。Ｇｅを利用する場合、汎用性の高さからイオン注入法、イオンドーピング法またはプラズマ処理による添加を行うことが好ましい。また、Ｇｅを含む雰囲気中で熱処理を行うことで気相から添加することも可能である。
【０１２０】
ＧｅはＳｉ（シリコン）と同じ１４族に属する元素であるため、Ｓｉとの相性が非常に良い。ＧｅとＳｉとの化合物（Six Ge1-x で示される。ただし０＜Ｘ＜１）は本願発明の半導体層として活用することもできることは既に述べた。
【０１２１】
そのため、本実施例の様にＧｅを用いた非晶質珪素膜の結晶化を行った場合、結晶化後に触媒元素をゲッタリングする必要性がない。勿論、ゲッタリング工程を行っても構わないが、ＴＦＴ特性に影響はない。
【０１２２】
従って、ゲッタリング工程の加熱処理を省略することができるので製造工程のスループットが大幅に向上する。また、Six Ge1-x 膜を用いたＴＦＴは高いモビリティを示すことが知られているので、珪素膜中におけるＧｅの含有量が適切であれば動作速度の向上も期待しうる。
【０１２３】
なお、本実施例の構成は実施例１〜５のいずれの構成に対しても適用することが可能である。
【０１２４】
〔実施例７〕
本実施例では、本願発明のＴＦＴに対してしきい値電圧を制御するための工夫を施した場合の例について説明する。
【０１２５】
しきい値電圧を制御するために１３族（代表的にはボロン、インジウム、ガリウム）または１５族（代表的にはリン、砒素、アンチモン）から選ばれた元素をチャネル形成領域に対して添加する技術はチャネルドープと呼ばれている。
【０１２６】
本願発明に対してチャネルドープを行うことは有効であり、以下に示す２通りの方法が簡易で良い。
【０１２７】
まず、非晶質珪素膜を成膜する時点において成膜ガスにしきい値電圧を制御するための不純物を含むガス（例えばジボラン、フォスフィン等）を混在させ、成膜と同時に所定量を含有させる方式がある。この場合、工程数を全く増やす必要がないが、Ｎ型及びＰ型の両ＴＦＴに対して同濃度が添加されるため、両者で濃度を異ならせるといった要求には対応できない。
【０１２８】
次に、図２（Ｄ）で説明した様なチャネルエッチ工程（チャネル形成領域の形成工程）が終了した後で、ソース／ドレイン電極をマスクとしてチャネル形成領域（またはチャネル形成領域とマスクオフセット領域）に対して選択的に不純物添加を行う方式がある。
【０１２９】
添加方法はイオン注入法、イオンドーピング法、プラズマ処理法、気相法（雰囲気からの拡散）、固相法（膜中からの拡散）など様々な方法を用いることができるが、チャネル形成領域が薄いので、気相法や固相法等の様にダメージをあたえない方法が好ましい。
【０１３０】
なお、イオン注入法等を用いる場合には、ＴＦＴ全体を覆う保護膜を設けてから行えばチャネル形成領域のダメージを減らすことができる。
【０１３１】
また、不純物を添加した後はレーザーアニール、ランプアニール、ファーネスアニールまたはそれらを組み合わせて不純物の活性化工程を行う。この時、チャネル形成領域が受けたダメージも殆ど回復する。
【０１３２】
本実施例を実施する場合、チャネル形成領域には 1×1015〜 5×1018atoms/cm3 （代表的には 1×1015〜 5×1017atoms/cm3 ）の濃度でしきい値電圧を制御するための不純物を添加すれば良い。
【０１３３】
そして、本実施例を本願発明のＴＦＴに実施した場合、Ｎチャネル型ＴＦＴのしきい値電圧を 0.5〜2.5 Ｖの範囲に収めることができる。また、Ｐチャネル型ＴＦＴに適用した場合にはしきい値電圧を-0.1〜-2.0Ｖの範囲に収めることが可能である。
【０１３４】
なお、本実施例の構成は実施例１〜６のいずれの構成との組み合わせも可能である。また、実施例５のＣＭＯＳ回路に適用する場合、Ｎ型ＴＦＴとＰ型ＴＦＴとで添加濃度や添加する不純物の種類を異なるものとすることもできる。
【０１３５】
〔実施例８〕
図２（Ｄ）に示した構造では、島状半導体層を完全に囲む様にしてソース電極１１３とドレイン電極１１４とが形成されている。本実施例ではこれとは別の構成について説明する。
【０１３６】
図１０（Ａ）に示す構造は、基本的には図２（Ｄ）と似ているが、ソース電極１１及びドレイン電極１２の形状が異なる点に特徴がある。即ち、一部において島状半導体層（厳密にはソース／ドレイン領域）よりもａで示される距離だけ内側にソース電極１１及びドレイン電極１２が形成されている。
【０１３７】
また、１３で示される領域は、チャネル形成領域１４と同じ膜厚を有する領域であり、距離ａの幅を持つ。図面上では模式的に表しているが、距離ａは１〜300 μｍ（代表的には10〜200 μｍ）である。
【０１３８】
ここで作製工程と照らし合わせて本実施例の特徴を説明する。本実施例では図１０（Ｂ）に示す様にソース電極１１及びドレイン電極１２を形成する。ここで１５は島状半導体層であり、端部１６が露出する。
【０１３９】
この状態でチャネルエッチ工程を行うと、ソース電極１１及びドレイン電極１２がマスクとなって自己整合的に島状半導体層１５がエッチングされる。この場合、端部１６も同時にエッチングされる。
【０１４０】
この様にして図１０（Ａ）の様な構造が得られる。従って、端部１６がチャネル形成領域１４と同じ膜厚を有することは明らかである。
【０１４１】
この島状半導体層の突出部１３を形成する理由は以下の２つがある。
（１）チャネルエッチ工程におけるエッチングモニタとして利用する。
（２）後工程で保護膜や層間絶縁膜を形成する際に、島状半導体層の段差によるカバレッジ不良を低減する。
【０１４２】
エッチングモニタとしては、製造過程における抜き取り検査によってチャネル形成領域が適切な膜厚となっているかどうかを検査する場合に用いる。
【０１４３】
なお、本実施例の構成は実施例１〜７のいずれの構成とも組み合わせることが可能である。
【０１４４】
〔実施例９〕
本実施例では実施例５に示したＣＭＯＳ回路（インバータ回路）の回路構成の例について図１１を用いて説明する。
【０１４５】
図１１（Ａ）に示すのは、図８に示したものと同一構造のＣＭＯＳ回路である。この場合、回路構成はゲイト電極２０、Ｎ型ＴＦＴの半導体層２１、Ｐ型ＴＦＴの半導体層２２、Ｎ型ＴＦＴのソース電極２３、Ｐ型ＴＦＴのソース電極２４、共通ドレイン電極２５から構成される。
【０１４６】
なお、各端子部ａ、ｂ、ｃ、ｄはそれぞれ図１１（Ｃ）に示したインバータ回路の端子部ａ、ｂ、ｃ、ｄに対応している。
【０１４７】
次に、図１１（Ｂ）に示すのは、Ｎ型ＴＦＴとＰ型ＴＦＴとでドレイン領域となる半導体層を共通化した場合の例である。各符号は図１１（Ａ）で説明した符号に対応している。
【０１４８】
図１１（Ｂ）の構造ではＴＦＴ同士を非常に高い密度で形成することができるため、回路を高集積化する場合などに非常に有効である。共通化した半導体層はＰＮ接合を形成するが問題とはならない。
【０１４９】
〔実施例１０〕
本実施例では、実施例１〜５の構成のＴＦＴ及びＣＭＯＳ回路を作製する過程において、加熱処理の手段としてランプアニールを用いる場合の例を示す。
【０１５０】
ランプアニールとしてはＲＴＡ（Rapid Thermal Anneal）による熱処理が知られている。これは赤外ランプからの強光を照射することにより短時間（数秒から数十秒）で高温の加熱処理を行う技術であり、スループットが非常に良い。また、赤外光以外に補助的に紫外光を用いる場合もある。
【０１５１】
本願発明においては、非晶質半導体膜の結晶化工程、結晶性半導体膜の結晶性改善工程、触媒元素のゲッタリング工程、しきい値制御のための不純物の活性化工程等に加熱処理を行う。この様な時に本実施例を利用することができる。
【０１５２】
なお、本実施例の構成と他の実施例の構成とは自由に組み合わせることが可能である。
【０１５３】
〔実施例１１〕
本実施例では実施例１とは異なる手段で触媒元素のゲッタリングを行う場合について説明する。
【０１５４】
実施例１では１５族から選ばれた元素のみを利用してゲッタリング工程を行っているが、触媒元素のゲッタリング工程は１３族及び１５族から選ばれた元素が添加された状態でも実施することができる。
【０１５５】
その場合、まず図１（Ｅ）に示す状態を得たら、Ｎチャネル型ＴＦＴとなる領域のみをレジストマスクで隠して次にボロンを添加する。即ち、Ｎチャネル型ＴＦＴとなる領域にはリンのみが存在し、Ｐチャネル型ＴＦＴとなる領域にはボロンのみが存在する。
【０１５６】
そして、その状態で加熱処理を行い、触媒元素のゲッタリング工程を実施すれば良い。本発明者らの実験ではリンのみによるゲッタリング効果よりもリン＋ボロンによるゲッタリング効果の方が効果が高いことが確かめられている。ただし、ボロンのみではゲッタリング効果はなく、リン＋リンよりも高濃度のボロンという組み合わせの時に高いゲッタリング効果を示した。
【０１５７】
なお、本実施例の構成と他の実施例の構成とは自由に組み合わせることが可能である。
【０１５８】
〔実施例１２〕
基板として耐熱性の高い石英基板やシリコン基板を用いている場合、ｎ+ 導電層及びｎ- 導電層を形成する前にハロゲン元素を含む酸化性雰囲気中で700 〜1100℃程度の加熱処理を行うことも有効である。これはハロゲン元素による金属元素のゲッタリング効果を利用する技術である。
【０１５９】
また、この技術と実施例１１に示した様なゲッタリング工程とを併用することでさらに徹底的に非晶質半導体膜の結晶化に利用した触媒元素を除去することができる。こうして、触媒元素を少なくともチャネル形成領域から徹底的に除去しておけば信頼性の高い半導体装置を得ることができる。
【図面の簡単な説明】
【０１６０】
【図１】薄膜トランジスタの作製工程を示す図。
【図２】薄膜トランジスタの作製工程を示す図。
【図３】薄膜トランジスタの構成を示す拡大図。
【図４】膜中の濃度プロファイルを示す図。
【図５】薄膜トランジスタの構成を示す図。
【図６】薄膜トランジスタの構成を示す図。
【図７】薄膜トランジスタの構成を示す図。
【図８】ＣＭＯＳ回路の構成を示す図。
【図９】膜中の濃度プロファイルを示す図。
【図１０】薄膜トランジスタの構成を示す図。
【図１１】ＣＭＯＳ回路の構成を示す図。
【符号の説明】
【０１６１】
１０１            基板
１０２            下地膜
１０３            ゲイト電極
１０４            窒化珪素膜
１０５            酸化窒化珪素膜
１０６            非晶質半導体膜
１０７            ニッケル含有層
１０８            結晶性半導体膜
１０９            結晶性半導体膜
１１０            ｎ+ 層（第１導電層）
１１１            ｎ- 層（第２導電層）
１１２            島状半導体層
１１３            ソース電極
１１４            ドレイン電極
１１５            チャネルエッチ領域
１１６            保護膜
１１７            チャネル形成領域
１１８            マスクオフセット領域
１１９            コンタクトホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2005045269.tif 000009
【図９】
2005045269.tif 000010
【図１０】
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【図１１】
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