(57)【特許請求の範囲】
【請求項１】
行列状に配列され、光電変換により信号を生成する複数の画素と、
前記行列状に配列された複数の画素の各列に設けられ、前記複数の画素の信号を列毎に読み出す複数の読み出し回路と、
前記複数の読み出し回路から出力される信号と時間的にレベルが変化する参照信号とを比較する複数の比較部と、
カウント値を出力するカウンタと、
前記カウント値をバッファリングする第１のバッファと、
前記カウント値をバッファリングする第２のバッファと、
前記複数の比較部に接続され、前記複数の読み出し回路から出力される信号と前記参照信号との大小関係が逆転したときの前記カウント値を記憶する複数の記憶手段とを有し、
前記複数の記憶手段の各々は、
前記第１のバッファの出力信号が入力され、前記画素をリセットしたことに応じて前記読み出し回路から出力された信号の前記カウント値を記憶する第１の記憶手段と、
前記第２のバッファの出力信号が入力され、前記画素の非リセット状態で前記読み出し回路から出力された信号の前記カウント値を記憶する第２の記憶手段とを有することを特徴とする固体撮像装置。
【請求項２】
さらに、前記カウント値をバッファリングする第３のバッファを有し、
前記第１のバッファは、前記第３のバッファの出力信号をバッファリングし、
前記第２のバッファは、前記第３のバッファの出力信号をバッファリングすることを特徴とする請求項１記載の固体撮像装置。
【請求項３】
さらに、前記第１のバッファの出力端子に接続される第１の接続ラインと、
前記第２のバッファの出力端子に接続される第２の接続ラインとを有し、
前記第１の記憶手段は、前記第１の接続ラインに接続され、
前記第２の記憶手段は、前記第２の接続ラインに接続されることを特徴とする請求項１又は２記載の固体撮像装置。
【請求項４】
前記第１の接続ラインに対して前記第１の記憶手段が配置される方向は、前記第２の接続ラインに対して前記第２の記憶手段が配置される方向に対して同じであることを特徴とする請求項３記載の固体撮像装置。
【請求項５】
前記第１の接続ラインに対して前記第１の記憶手段が配置される方向は、前記第２の接続ラインに対して前記第２の記憶手段が配置される方向に対して逆であることを特徴とする請求項３記載の固体撮像装置。
【請求項６】
さらに、前記第３のバッファの出力信号をバッファリングする第４のバッファと、
前記第４のバッファの出力信号をバッファリングする第５のバッファと、
前記第４のバッファの出力信号をバッファリングする第６のバッファとを有し、
前記複数の記憶手段のうちの一部の列の記憶手段内の前記第１及び第２の記憶手段は、それぞれ前記第１及び第２のバッファの出力信号が入力され、
前記複数の記憶手段のうちの他の一部の列の記憶手段内の前記第１及び第２の記憶手段は、それぞれ前記第５及び第６のバッファの出力信号が入力されることを特徴とする請求項２記載の固体撮像装置。
【請求項７】
前記第１の記憶手段の記憶ビット数は、前記第２の記憶手段の記憶ビット数に対して異なることを特徴とする請求項１〜６のいずれか１項に記載の固体撮像装置。
【請求項８】
前記第１のバッファ、前記第２のバッファ及び前記第３のバッファの組が複数設けられることを特徴とする請求項２記載の固体撮像装置。
【請求項９】
さらに、前記第１の記憶手段に前記カウント値を記憶させる期間では前記カウンタのカウント値を前記第２のバッファに伝達せずに前記第１のバッファに伝達し、前記第２の記憶手段に前記カウント値を記憶させる期間では前記カウント値を前記第１のバッファに伝達せずに前記第２のバッファに伝達する伝達部を有することを特徴とする請求項１記載の固体撮像装置。
【請求項１０】
前記複数の記憶手段は、複数の記憶手段ブロックに分割され、
複数の前記カウンタが設けられ、
前記複数の記憶手段ブロック内の記憶手段は、それぞれ前記複数のカウンタのカウント値を記憶することを特徴とする請求項１記載の固体撮像装置。
【請求項１１】
請求項１記載の固体撮像装置と、
前記複数の画素に像を形成する光学系と、
前記固体撮像装置から出力された信号を処理して画像データを生成する映像信号処理部と
を有することを特徴とする撮像システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スキャナ、ビデオカメラ又はデジタルスチルカメラ等に用いられる固体撮像装置及び撮像システムに関する。
【背景技術】
【０００２】
近年、ＣＭＯＳイメージセンサは、デジタルカメラやデジタルカムコーダ、携帯電話用カメラユニットなどに広く使われるようになってきている。部品数の削減や消費電力の低減などの要求から、ＣＭＯＳイメージセンサにアナログデジタル（ＡＤ）変換回路を内蔵したものが研究されている。その一形態として、画素配列の列（カラム）毎にＡＤ変換回路（ＡＤＣ）を設けた、カラムＡＤＣと呼ばれる形式がある。カラムＡＤＣに用いられるＡＤ変換形式としてランプ型カラムＡＤＣという方式がよく知られている。ランプ型カラムＡＤＣは、列毎に設けられた比較器とランプ信号源とを有する。その比較器は参照信号となるランプ信号と画素信号とを比較し、画素信号の電位とランプ信号の電位の大小関係が逆転するまでの時間を計測し、その時間をデジタルデータとして列毎に設けられた列メモリに記憶する例が多い。例えば、特許文献１には、参照信号（スロープ信号）と、参照信号の電圧が初期電圧からの変化を開始してからの時間をカウントする、いわゆる共通カウンタと呼ばれる１個のカウンタを用いる方法が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−６０３２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１は、ランプ型カラムＡＤＣを用いた固体撮像装置を開示している。固体撮像装置は、画素のリセット時の電圧に対して、参照信号が変化を開始した時刻からカウンタがカウントを開始し、比較結果信号が反転する時刻までの間にカウンタがカウントしたカウント値を記憶手段（Ｎメモリ）に記憶する。その後、画素の非リセット時の信号読み出し電圧に対して、参照信号が変化を開始した時刻からカウンタがカウントを開始し、比較結果信号が反転する時刻までの間にカウンタがカウントしたカウント値を記憶手段（Ｓメモリ）に記憶する。そして、後段の回路において、Ｎメモリのカウント値とＳメモリのカウント値の差を求めるデジタルＣＤＳ（Correlated Double Sampling）処理が行われ、画素の信号成分が抽出される。カウンタから供給されるカウントパルス（カウント値）は記憶手段に対して、カウンタに近い側から順次伝搬していく。この方式では、カウンタからある列のＮメモリに供給されるカウントパルスの伝搬遅延と同じ列のＳメモリに供給されるカウントパルスの伝搬遅延が異なる場合、以下のような問題が生じ得る。
【０００５】
例えば、暗時の撮影においては、画素のリセット時の電圧と画素の非リセット時の信号読み出し電圧は等しく、Ｎメモリに記憶されるカウント値と、Ｓメモリに記憶されるカウント値は同一となる。従って、デジタルＣＤＳ処理により抽出される画素の信号成分は０となる。しかし、ある列において、Ｎメモリに供給されるカウントパルスの伝搬遅延とＳメモリに供給されるカウントパルスの伝搬遅延が異なる場合がある。その場合、Ｎメモリに記憶されるカウント値と、Ｓメモリに記憶されるカウント値は同一とならず、抽出される画素の信号成分はオフセットを含み、０とならない。このオフセットは、列毎に固定のノイズ成分となり、画質の劣化要因となる。
【０００６】
本発明の目的は、カウント値の伝搬遅延が異なることに起因する列毎の固定のノイズ成分を低減することができる固体撮像装置及び撮像システムを提供することである。
【課題を解決するための手段】
【０００７】
本発明の固体撮像装置は、行列状に配列され、光電変換により信号を生成する複数の画素と、前記行列状に配列された複数の画素の各列に設けられ、前記複数の画素の信号を列毎に読み出す複数の読み出し回路と、前記複数の読み出し回路から出力される信号と時間的にレベルが変化する参照信号とを比較する複数の比較部と、カウント値を出力するカウンタと、前記カウント値をバッファリングする第１のバッファと、前記カウント値をバッファリングする第２のバッファと、前記複数の比較部に接続され、前記複数の読み出し回路から出力される信号と前記参照信号との大小関係が逆転したときの前記カウント値を記憶する複数の記憶手段とを有し、前記複数の記憶手段の各々は、前記第１のバッファの出力信号が入力され、前記画素をリセットしたことに応じて前記読み出し回路から出力された信号の前記カウント値を記憶する第１の記憶手段と、前記第２のバッファの出力信号が入力され、前記画素の非リセット状態で前記読み出し回路から出力された信号の前記カウント値を記憶する第２の記憶手段とを有することを特徴とする。
【発明の効果】
【０００８】
第１のバッファ及び第２のバッファを設けることにより、カウント値の伝搬遅延が異なることに起因する列毎の固定のノイズ成分を低減することが可能となる。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態による固体撮像装置の構成例を示す図である。
【図２】図１の記憶部の構成例を示す図である。
【図３】図１の固体撮像装置の動作を説明するためのタイミングチャートである。
【図４】第２の実施形態による記憶部の構成例を示す図である。
【図５】第３の実施形態による記憶部の構成例を示す図である。
【図６】第４の実施形態による記憶部の構成例を示す図である。
【図７】固体撮像装置の構成例を示す図である。
【図８】画素の等価回路図である。
【図９】図７の固体撮像装置の動作例を示すタイミング図である。
【図１０】第５の実施形態による記憶部の構成例を示す図である。
【図１１】図１０の記憶部の動作を説明するためのタイミングチャートである。
【図１２】記憶部の他の構成例を示す図である。
【図１３】第６の実施形態による記憶部の構成例を示す図である。
【図１４】第７の実施形態による記憶部の構成例を示す図である。
【図１５】第８の実施形態による固体撮像装置の構成例を示す図である。
【図１６】図１５の記憶手段ブロックの構成例を示す図である。
【図１７】第９の実施形態による記憶手段ブロックの構成例を示す図である。
【図１８】第１０の実施形態による撮像システムの構成例を示す図である。
【発明を実施するための形態】
【００１０】
（第１の実施形態）
図１は、本発明の第１の実施形態による固体撮像装置の構成例を示す図である。固体撮像装置は、画素部１と、列毎に配置される読み出し回路２と、列毎に配置される比較部３と、列毎に配置される記憶手段６と、参照信号を生成する参照信号生成手段４と、カウンタ５と、水平走査回路と、信号処理回路とを有する。水平走査回路及び信号処理回路は、後に図７を参照しながら説明する。画素部１は、図７の画素部２１０と同様に、２次元行列状に配列された複数の画素２１０−１を有する。複数の画素２１０−１は、それぞれ光電変換により信号を生成する。複数の読み出し回路２は、行列状に配列された複数の画素２１０−１の各列に設けられ、複数の画素２１０−１の信号を列毎に読み出す。複数の比較部３は、複数の読み出し回路２に接続され、複数の読み出し回路２から出力される信号と、参照信号生成手段４により生成される時間的にレベルが変化する参照信号とを比較する。カウンタ５は、参照信号生成手段４により生成される参照信号のレベルが変化を開始してからの時間をカウントする。複数の記憶手段６は、複数の比較部３に接続され、複数の読み出し回路２から出力される信号と参照信号生成手段４により生成される参照信号との大小関係が逆転したときのカウンタ５のカウント値を記憶する。記憶部７は、複数の記憶手段６を有する。
【００１１】
次に、本実施形態の説明を容易にするために、ＡＤ変換器を持たない固体撮像装置の構成例とその動作を説明する。図７は、固体撮像装置内の画素部２１０及びその下方に配置された読み出し回路の構成例を示す図であり、図１の比較部３、参照信号生成手段４、カウンタ５及び記憶部７を省略した図である。一方で、図１の構成ではＣＤＳ回路１１９及び差分処理部１１８がない。ＣＤＳ回路１１９は、増幅回路２２０−１の後段に設けられる。画素部２１０は、複数列かつ複数行に配列された複数の画素２１０−１を含んで構成される。図７において、左から数えて奇数列目の画素から出力される信号は、画素部２１０の下方に配置された読み出し回路によって読み出される。一方、左から数えて偶数列目の画素から出力される信号は、画素部２１０の上方に配置される不図示の読み出し回路によって読み出される。このように、読み出し回路を交互に設けることで、読み出し回路をレイアウトする際に画素部２１０の２列分の面積を用いることができる。
【００１２】
図８は、１つの画素２１０−１の回路図である。転送スイッチ１０２は、転送パルスＰＴＸによって駆動される。リセットスイッチ１０３は、リセットパルスＰＲＥＳによって駆動される。行選択スイッチ１０５は、行選択パルスＰＳＥＬによって駆動される。ＰＴＸは、ＰＴＸ１〜ｎ（ｎは、行数）を代表する標記である。ＰＲＥＳは、ＰＲＥＳ１〜ｎを代表する標記である。ＰＳＥＬは、ＰＳＥＬ１〜ｎを代表する標記である。画素２１０−１は、行選択スイッチ１０５を持たないものであっても良く、その場合には、リセットスイッチ１０３によって増幅ＭＯＳＦＥＴ１０４のゲートの電位を設定することで画素の選択又は非選択を行う。
【００１３】
図９は、図７の固体撮像装置の動作例を示すタイミング図である。以下、図７〜図９を参照しながら固体撮像装置の動作例を説明する。読み出し動作に先立って、設定された露光時間で画素部２１０が露光され、フォトダイオード１０１に光電荷が蓄積される。以下の説明は、垂直走査回路２１５が出力するＰＲＥＳ１、ＰＴＸ１、ＰＳＥＬ１によって駆動される行が選択されているものとする。
【００１４】
まず、画素リセットパルスＰＲＥＳがハイレベルからローレベルとなり、増幅ＭＯＳＦＥＴ１０４のゲート電極のリセットが解除される。このとき、該ゲート電極に接続された浮遊拡散部ＦＤには、リセットを解除したことに対応する電位が保持される。続いて、行選択パルスＰＳＥＬがハイレベルとなると、増幅ＭＯＳＦＥＴ１０４と定電流源１０７によって形成されているソースフォロワ回路によって浮遊拡散部ＦＤの電位に対応する出力が垂直出力線Ｖ−１に現れる。この状態でクランプパルスＰＣ０Ｒがハイレベルに活性化されることによって、クランプスイッチ１０９がオンして可変増幅部１３１が電圧フォロワ状態となり、クランプ容量１０８の列アンプ側の電極が電圧ＶＲＥＦとほぼ等しくなる。その後、クランプパルスＰＣ０Ｒがハイレベルからローレベルに非活性化され、垂直出力線Ｖ−１上の出力がクランプされる。
【００１５】
続いて、蓄積パルスＰＴＮがハイレベルに活性化され、増幅回路２２０−１のオフセット信号が転送ゲート１１０ｎを介して保持容量１１２ｎに記憶される。その後、転送パルスＰＴＸがハイレベルに活性化されることによって転送スイッチ１０２が一定期間ハイレベルとなり、フォトダイオード１０１に蓄積された光電荷が増幅ＭＯＳＦＥＴ１０４のゲート電極に転送される。ここでは、転送される電荷は電子であり、転送された電荷の量の絶対値をＱ、浮遊拡散部ＦＤの容量をＣＦＤとすると、ゲート電位はＱ／ＣＦＤだけ低下する。これに対応して、垂直出力線Ｖ−１の電位が変化する。ソースフォロワゲインをＧｓｆとすると、フォトダイオード１０１からフローティングディフュージョン部ＦＤに電荷を転送することによる垂直出力線Ｖ−１の電位Ｖｖｌの変化分ΔＶｖｌは、（１）式で表される。
ΔＶｖｌ＝−Ｑ・Ｇｓｆ／ＣＦＤ      ・・・（１）
【００１６】
この電位変化ΔＶｖｌは、演算増幅器１２０、クランプ容量１０８及び帰還容量１２１によって構成される可変増幅部１３１によって電圧増幅され、可変増幅部１３１の出力Ｖｃｔは、（２）式で表される。
Ｖｃｔ＝ＶＲＥＦ＋Ｑ・（Ｇｓｆ／ＣＦＤ）・（Ｃ０／Ｃｆ）      ・・・（２）
【００１７】
ここで、Ｃ０は、クランプ容量１０８の容量、Ｃｆは、感度切り替えパルスｘ１、ｘ２、ｘ４が活性化されたときにそれぞれ選択される帰還容量１２１ａ、１２１ｂ、１２１ｃの容量値を示している。例えば、Ｃ０＝１ｐＦである。帰還容量１２１ａが選択されたときは、Ｃｆ＝１ｐＦ、帰還容量１２１ｂが選択されたときは、Ｃｆ＝０．５ｐＦ、帰還容量１２１ｃが選択されたときは、Ｃｆ＝０．２５ｐＦである。−Ｃ０／Ｃｆで表される電圧増幅率は、それぞれ−１倍、−２倍、−４倍となっている。すなわち、演算増幅器１２０に対して負帰還をかけている系において、複数の帰還容量１２１ａ〜ｃのいずれを選択するかを切り替えることで、ＣｆとＣ０との分圧比で決まる帰還係数を変化させ、電圧増幅率を切り替えることができる。なお、電圧増幅率に負の符号がついているのは、反転増幅回路であることを示している。転送パルスＰＴＸがローレベルになった後に蓄積パルスＰＴＳがハイレベルになり、このときの増幅回路２２０−１から出力されているレベルが転送ゲート１１０ｓを介して保持容量１１２ｓに蓄積される。
【００１８】
続いて、水平走査回路６５が発生する走査パルスＣＯＬＳＥＬ１、ＣＯＬＳＥＬ２、・・・によって列選択スイッチ１１４ｓ及び１１４ｎが順番にオンにされる。すると、保持容量１１２ｓに蓄積されている信号は列の順番に水平出力線１１６ｓに出力され、保持容量１１２ｎに蓄積されている信号は列の順番に水平出力線１１６ｎに出力される。複数列の信号対は、順番に水平出力線１１６ｓ及び１１６ｎに出力される。差分処理部１１８は、水平出力線１１６ｓ及び１１６ｎに出力された各列の信号対の差分を出力する。これにより、保持容量１１２ｓに保持された信号に含まれるノイズ成分を低減することができる。
【００１９】
以下の説明におけるＮ信号とは、図１の比較部３よりも前にＣＤＳ回路を備える場合には、図９で信号ＰＴＮによってサンプリングされる信号に相当する。一方、ＣＤＳ回路を持たない場合には、フローティングディフュージョン部ＦＤをリセットしたことに対応して垂直出力線Ｖ−１に出力される信号に相当する。同様に、以下の説明におけるＳ信号とは、比較部３よりも前にＣＤＳ回路を備える場合には、図９で信号ＰＴＳによってサンプリングされる信号に相当する。一方、ＣＤＳ回路を持たない場合には、フォトダイオード１０１で発生した電荷をフローティングディフュージョン部ＦＤに転送したことによって垂直出力線Ｖ−１に出力される信号に相当する。
【００２０】
図２は、図１の記憶部７の構成例を示す図である。記憶手段６は、列毎に第１の記憶手段（Ｎメモリ）６ｎ及び第２の記憶手段（Ｓメモリ）６ｓを有する。第１の記憶手段（Ｎメモリ）６ｎは、画素のリセット状態のＮ信号のカウント値を記憶する。第２の記憶手段（Ｓメモリ）６ｓは、画素の非リセット状態のＳ信号のカウント値を記憶する。カウンタ５は、ＡＤ変換の解像度（ビット数）に応じて、例えば１２個や１０個のカウントパルスを出力し、それに対応するビット数の記憶手段６が列毎に設けられる。図２では、複数ビットで構成されるカウントパルスと記憶手段６のうち、ある１ビットについて模式的に示している。カウンタ５からのカウント値は、接続ライン８１を介して、第３のバッファ９に入力される。第３のバッファ９は、カウンタ５のカウント値をバッファリングし、接続ライン８２を介して、第１のバッファ９ｎ及び第２のバッファ９ｓに出力する。第１の接続ライン８３ｎは、第１のバッファ９ｎの出力端子及び第１の記憶手段６ｎに接続される。第１のバッファ９ｎは、第３のバッファ９の出力信号をバッファリングし、第１の接続ライン８３ｎを介して、第１の記憶手段６ｎに出力する。第２の接続ライン８３ｓは、第２のバッファ９ｓの出力端子及び第２の記憶手段６ｓに接続される。第２のバッファ９ｓは、第３のバッファ９の出力信号をバッファリングし、第２の接続ライン８３ｓを介して、第２の記憶手段６ｓに出力する。
【００２１】
図１において、比較部３には、読み出し回路２の出力と、参照信号生成手段４より生成される参照信号とが入力される。比較部３は、読み出し回路２より出力される信号と参照信号の電位の大きさを比較し、比較結果に応じてハイレベル又はローレベルの信号を出力する。読み出し回路２より出力される信号と参照信号の電位の大小関係が逆転する時、比較部３の出力がハイレベルからローレベルもしくはローレベルからハイレベルに遷移する。この比較部３の出力電位が反転するタイミングで、記憶手段６はカウンタ５から出力されるカウント値を記憶する。記憶手段６に記憶されたデジタルデータは、水平走査回路６５（図７）からの信号によって、列毎に信号処理回路に順次転送される。信号処理回路は、画素のリセット状態のＮ信号のカウント値と画素の非リセット状態のＳ信号のカウント値の差分をとることで、画素の信号成分を抽出し、また必要に応じてその他の演算処理を行い、出力する。
【００２２】
図３は、図１の固体撮像装置の動作を説明するためのタイミングチャートである。図３のタイミング図は、１行分の画素の信号をＡＤ変換するタイミングに相当し、信号読み出し期間Ｔ１Ｎ，Ｔ１Ｓ及びＡＤ変換期間Ｔ２Ｎ，Ｔ２Ｓを有する。ＡＤ変換期間Ｔ２Ｎでは、画素のリセット状態のＮ信号のＡＤ変換が行われる。ＡＤ変換期間Ｔ２Ｓでは、画素の非リセット状態のＳ信号のＡＤ変換が行われる。図３のタイミングチャートは、暗時の撮影に相当し、Ｎ信号とＳ信号は等しく、第１の記憶手段（Ｎメモリ）６ｎに記憶されるカウント値と、第２の記憶手段（Ｓメモリ）６ｓに記憶されるカウント値は、共にｎである。
【００２３】
まず、期間Ｔ１Ｎにて、図９の信号ＰＴＮによりサンプリングされたアナログのＮ信号が読み出し回路２により読み出される。その後、期間Ｔ２Ｎにて、カウンタ動作信号ＣＮＴがハイレベルになると、カウンタ５はカウントアップ動作を始め、参照信号生成手段４は参照信号の生成を開始する。カウンタ５は、初期値が０であり、参照信号のレベルが変化を開始してからの時間をカウントする。参照信号は、時間に対して変化する信号である。例えば、参照信号は、時間に対してレベルが直線的に変化するランプ信号、又は階段状に変化する参照信号でもよい。図３では、参照信号として、ランプ信号の例を示す。カウンタ動作信号ＣＮＴがハイレベルになると、参照信号はレベルの傾斜を開始する。参照信号の電位がＮ信号の電位より大きくなった時に、図３の比較部出力のように、比較部３の出力はローレベルからハイレベルへと遷移する。このとき、カウンタ５のカウント値（本実施形態ではｎ）が、ＡＤ変換結果のデジタルデータとして、第１の記憶手段６ｎに書き込まれる。第１の記憶手段６ｎは、第１のバッファ９ｎの出力信号が入力され、画素２１０−１のリセット状態で読み出し回路２から出力されたＮ信号のカウント値を記憶する。その後、期間Ｔ１Ｓにて、転送パルスＰＴＸ（図９）がハイレベルになり、図９の信号ＰＴＳによってサンプリングされたＳ信号が読み出し回路２により読み出される。次に、期間Ｔ２Ｓでは、期間Ｔ２Ｎと同様に、カウンタ動作信号ＣＮＴがハイレベルになると、カウンタ５はカウント動作を始め、参照信号生成手段４は参照信号の生成を開始する。参照信号の電位がＳ信号の電位より大きくなった時に、図３の比較部出力のように、比較部３の出力はローレベルからハイレベルへと遷移する。このとき、カウンタ５のカウント値（本実施形態ではｎ）が、ＡＤ変換結果のデジタルデータとして、第２の記憶手段６ｓに書き込まれる。第２の記憶手段６ｓは、第２のバッファ９ｓの出力信号が入力され、画素２１０−１の非リセット状態で読み出し回路２から出力されたＳ信号のカウント値を記憶する。その後、記憶手段６ｎ及び６ｓに書き込まれたデジタルデータは、水平走査回路６５（図７）から出力される信号によって、列毎に信号処理回路に順次転送される。信号処理回路は、第１の記憶手段６ｎに記憶されているＮ信号のカウント値と第２の記憶手段６ｓに記憶されているＳ信号のカウント値の差分をとることで、画素の信号成分を抽出する。読み出す画素の行を変えて、図３のタイミング処理を繰り返すことで、全行又は一部の行の画素を読み出すことができる。
【００２４】
ここで、図２の接続ライン８３ｎ及び８３ｓによる伝搬遅延の差によって［発明が解決しようとする課題］で説明した課題が生じる。本実施形態では、記憶手段６ｎ及び記憶手段６ｓに入力されるカウント信号は、バッファ９の同一の出力をそれぞれバッファ９ｎ及び９ｓでバッファリングした信号である。そのために、本実施形態では、なまりの小さい波形を記憶手段６ｎ及び６ｓに入力することができ、接続ライン８３ｎ及び８３ｓによる伝搬遅延の差の影響を低減することが可能である。
【００２５】
なお、図２におけるバッファ９、９ｎ、９ｓのすべて、あるいは一部をカウンタ５の一部として構成することも可能である。また、読み出し回路２は図７のＣＤＳ回路を有していなくても良い。さらに、読み出し回路２は、画素と比較部３とを接続する配線であっても良い。つまり、デジタルＣＤＳを行うためにＮ信号とＳ信号とが比較部３で変換される構成であれば良い。
【００２６】
（第２の実施形態）
図４は、本発明の第２の実施形態による固体撮像装置における記憶部７の構成例を示す図である。以下、本実施形態が第１の実施形態と異なる点を説明する。図２では、第１の記憶手段６ｎは第１の接続ライン８３ｎの下方に配置され、第２の記憶手段６ｓも第２の接続ライン８３ｓの下方に配置されている。すなわち、図２では、第１の接続ライン８３ｎに対して第１の記憶手段６ｎが配置される方向は、第２の接続ライン８３ｓに対して第２の記憶手段６ｓが配置される方向に対して同じである。これに対し、図４では、第１の記憶手段６ｎは第１の接続ライン８３ｎの上方に配置され、第２の記憶手段６ｓは第２の接続ライン８３ｓの下方に配置されている。すなわち、図４では、第１の接続ライン８３ｎに対して第１の記憶手段６ｎが配置される方向は、第２の接続ライン８３ｓに対して第２の記憶手段６ｓが配置される方向に対して逆である。本実施形態では、記憶手段６ｎ及び記憶手段６ｓの配置を上下対称としている。これにより、接続ライン８３ｎ及び８３ｓによる伝搬遅延の差を低減することが可能となり、より好適である。
【００２７】
（第３の実施形態）
図５は、本発明の第３の実施形態による固体撮像装置における記憶部７の構成例を示す図である。以下、本実施形態が第２の実施形態と異なる点を説明する。記憶部７は、複数の記憶手段ブロック１０−１、１０−２、・・・、１０−ｎを有する。記憶手段ブロック１０−１、１０−２、・・・、１０−ｎは、それぞれ、図４の記憶部７と同様の構成を有し、第１のバッファ９ｎ、第２のバッファ９ｓ及び第３のバッファ９の組みが複数設けられる。以下、記憶手段１０−１の構成を説明する。カウンタ５からのカウント値は、接続ライン８１−１を介して、第３のバッファ９−１に入力される。第３のバッファ９−１の出力は、接続ライン８２−１を介して、第１のバッファ９ｎ−１及び第２のバッファ９ｓ−１に入力される。第１のバッファ９ｎ−１及び第２のバッファ９ｓ−１のそれぞれの出力は、第１の接続ライン８３ｎ−１及び第２の接続ライン８３ｓ−１を介して、記憶手段ブロック１０−１内の第１の記憶手段６ｎ及び第２の記憶手段６ｓに入力される。第３のバッファ９−１の出力は、記憶手段ブロック１０−２内の第４のバッファ９−２に入力される。第４のバッファ９−２は、第３のバッファ９−１の出力信号をバッファリングする。第５のバッファ９ｎ−２は、第４のバッファ９−２の出力信号をバッファリングする。第６のバッファ９ｓ−２は、第４のバッファ９−２の出力信号をバッファリングする。記憶手段ブロック１０−２内の第１の記憶手段６ｎは、第３の接続ライン８３ｎ−２を介して、第５のバッファ９ｎ−２の出力信号を入力する。記憶手段ブロック１０−２内の第２の記憶手段６ｓは、第４の接続ライン８３ｓ−２を介して、第６のバッファ９ｓ−２の出力信号を入力する。以上のように、複数の記憶手段６のうちの一部の列のブロック１０−１の記憶手段６内の第１の記憶手段６ｎ及び第２の記憶手段６ｓは、それぞれ第１のバッファ９ｎ−１及び第２のバッファ９ｓ−１の出力信号を入力する。また、複数の記憶手段６のうちの他の一部の列のブロック１０−２の記憶手段６内の第１の記憶手段６ｎ及び第２の記憶手段６ｓは、それぞれ第５のバッファ９ｎ−２及び第６のバッファ９ｓ−２の出力信号を入力する。以下、同様に、記憶手段ブロック１０−３〜１０−ｎ内の記憶手段６ｎ及び６ｓに入力される。本実施形態では、画素数が多く、すなわち記憶手段６の数が多い場合でもバッファ９ｎ及び９ｓでカウント信号を駆動することが可能である。
【００２８】
（第４の実施形態）
図６は、本発明の第４の実施形態による固体撮像装置における記憶部７の構成例を示す図である。以下、本実施形態が第３の実施形態と異なる点を説明する。本実施形態では、ＡＤ変換の解像度（ビット数）がＮ信号のＡＤ変換とＳ信号のＡＤ変換とで異なっている例を示す。第１の記憶手段６ｎの記憶ビット数は、第２の記憶手段６ｓの記憶ビット数に対して異なる。例えば、Ｎ信号のＡＤ変換が１０ビット、Ｓ信号のＡＤ変換が１２ビット、Ｎ信号のカウント値の第１の記憶手段６ｎの記憶容量が１０ビット、Ｓ信号のカウント値の第２の記憶手段６ｓの記憶容量が１２ビットである場合を例に説明する。その場合、カウンタ５と記憶手段６の接続について、１〜１０ビット目までは図５で示される構成となり、１１ビット目及び１２ビット目については図６で示される構成となる。図６は、図５に対して、第１の記憶手段６ｎがない構成である。バッファ９−１が駆動するのは、図５と同様に、バッファ９ｎ−１、９ｓ−１、及び記憶手段ブロック１０−２のバッファ９−２であるため、伝搬遅延のビット間での差が生じない。
【００２９】
以上のように、第１〜第４の実施形態によれば、第１のバッファ９ｎ及び第２のバッファ９ｓを設けることにより、カウント値の伝搬遅延が異なることに起因する列毎の固定のノイズ成分を低減することが可能となる。
【００３０】
（第５の実施形態）
図１０は、本発明の第５の実施形態による固体撮像装置における記憶部７の構成例を示す図である。以下、本実施形態が第１の実施形態と異なる点を説明する。図１０の記憶部７は、図２の記憶部７に対して、バッファ１２，１３及び論理積（ＡＮＤ）回路１１ｎ，１１ｓが追加されている。バッファ９の出力は、接続ライン８２を介して、論理積回路１１ｎ及び１１ｓに入力される。Ｎメモリ選択パルスは、Ｎメモリ選択信号接続ライン１２１を介して、Ｎメモリ選択バッファ１２に入力される。Ｎメモリ選択バッファ１２の出力は、Ｎメモリ選択信号接続ライン１２２を介して、論理積回路１１ｎに入力される。論理積回路１１ｎは、Ｎメモリ選択バッファ１２の出力信号とバッファ９の出力信号との論理積信号をバッファ９ｎに出力する。同様に、Ｓメモリ選択パルスは、Ｓメモリ選択信号接続ライン１３１を介して、Ｓメモリ選択バッファ１３に入力される。Ｓメモリ選択バッファ１３の出力は、Ｓメモリ選択信号接続ライン１３２を介して、論理積回路１１ｓに入力される。論理積回路１１ｓは、Ｓメモリ選択バッファ１３の出力信号とバッファ９の出力信号との論理積信号をバッファ９ｓに出力する。
【００３１】
図２の記憶部７に対して論理積回路１１ｎ及びＮメモリ選択バッファ１２を追加することにより、Ｎメモリ選択パルスがハイレベルの期間中のみ、バッファ９のカウントパルスがバッファ９ｎに伝達される。Ｎメモリ選択パルスがローレベルの期間中は、バッファ９ｎの出力はローレベルに固定され、カウントパルスはバッファ９からバッファ９ｎに伝達されない。同様に、論理積回路１１ｓ及びＳメモリ選択バッファ１３を追加することにより、Ｓメモリ選択パルスがハイレベルの期間中のみ、バッファ９のカウントパルスがバッファ９ｓに伝達される。Ｓメモリ選択パルスがローレベルの期間中は、バッファ９ｓの出力はローレベルに固定され、カウントパルスはバッファ９からバッファ９ｓに伝達されない。
【００３２】
図１１は、図１０の記憶部７を有する固体撮像装置の動作を説明するためのタイミングチャートである。以下、図１１のタイミングチャートが図３のタイミングチャートと異なる点を説明する。期間Ｔ２Ｎにて、画素のリセット状態に対応したＡＤ変換結果が各ビットの第１の記憶手段６ｎに書き込まれる。カウンタ動作信号ＣＮＴがハイレベルになると、カウンタ５がカウント動作を始め、参照信号生成手段４は参照信号の生成を開始する。この期間中、ライン１２１のＮメモリ選択パルスはハイレベル、ライン１３１のＳメモリ選択パルスはローレベルにすることで、バッファ９のカウントパルスは、第１の接続ライン８３ｎには伝達され、第２の接続ライン８３ｓには伝達されない。結果として、第２の接続ライン８３ｓのカウントパルスによる充放電が抑制され、消費電力を抑えることができる。
【００３３】
同様に、期間Ｔ２Ｓでは、画素の信号電圧に対応したＡＤ変換結果が各ビットの第２の記憶手段６ｓに書き込まれる。この期間中、ライン１３１のＳメモリ選択パルスはハイレベル、ライン１２１のＮメモリ選択パルスはローレベルにすることで、バッファ９のカウントパルスは、第２の接続ライン８３ｓには伝達され、第１の接続ライン８３ｎには伝達されない。結果として、第１の接続ライン８３ｎのカウントパルスによる充放電が抑制され、消費電力を抑えることができる。
【００３４】
すなわち、期間Ｔ２Ｎ及び期間Ｔ２Ｓでは、それぞれの期間中の変換に必要なバッファのみ動作するため、消費電力を抑制することができる。なお、上記では、論理積回路１１ｎ及び１１ｓを用いたが、カウントパルスを接続ライン８３ｎ及び８３ｓにそれぞれ伝達する、又は伝達しないようにする伝達部であれば、他の方法でもかまわない。伝達部１１ｎ及び１１ｓは、第１の記憶手段６ｎにカウンタ５のカウント値を記憶させる期間Ｔ２Ｎではカウンタ５のカウント値を第２のバッファ９ｓに伝達せずに第１のバッファ９ｎに伝達する。また、伝達部１１ｎ及び１１ｓは、第２の記憶手段６ｓにカウンタ５のカウント値を記憶させる期間Ｔ２Ｓではカウンタ５のカウント値を第１のバッファ９ｎに伝達せずに第２のバッファ９ｓに伝達する。
【００３５】
図１２は、記憶部７の他の構成例を示す図であり、第２の実施形態（図４）と同様に、記憶手段６ｎ及び記憶手段６ｓの配置を上下対称としている。すなわち、第１の記憶手段６ｎは第１の接続ライン８３ｎの上方に配置され、第２の記憶手段６ｓは第２の接続ライン８３ｓの下方に配置されている。これにより、第２の実施形態と同様に、接続ライン８３ｎ及び８３ｓによる伝搬遅延の差を低減することができる。
【００３６】
（第６の実施形態）
図１３は、本発明の第６の実施形態による固体撮像装置における記憶部７の構成例を示す図である。以下、本実施形態が第３の実施形態と異なる点を説明する。第５の実施形態と同様に、図１３の記憶手段ブロック１０−１は、図５の記憶手段ブロック１０−１に対して、バッファ１２−１，１３−１及び論理積回路１１ｎ−１，１１ｓ−１が追加されている。
【００３７】
バッファ９−１の出力は、接続ライン８２−１を介して、論理積回路１１ｎ−１及び１１ｓ−１に入力される。Ｎメモリ選択パルスは、Ｎメモリ選択信号接続ライン１２１−１を介して、Ｎメモリ選択バッファ１２−１に入力される。Ｎメモリ選択バッファ１２−１の出力は、Ｎメモリ選択信号接続ライン１２２−１を介して、論理積回路１１ｎ−１に入力される。論理積回路１１ｎ−１は、Ｎメモリ選択バッファ１２−１の出力信号とバッファ９−１の出力信号との論理積信号をバッファ９ｎ−１に出力する。同様に、Ｓメモリ選択パルスは、Ｓメモリ選択信号接続ライン１３１−１を介して、Ｓメモリ選択バッファ１３−１に入力される。Ｓメモリ選択バッファ１３−１の出力は、Ｓメモリ選択信号接続ライン１３２−１を介して、論理積回路１１ｓ−１に入力される。論理積回路１１ｓ−１は、Ｓメモリ選択バッファ１３−１の出力信号とバッファ９−１の出力信号との論理積信号をバッファ９ｓ−１に出力する。
【００３８】
記憶手段ブロック１０−２〜１０−ｎも、上記の記憶手段ブロック１０−１と同様の構成を有する。本実施形態は、第３の実施形態と同様に、画素数が多く、すなわち記憶手段６が多い場合でも、ブロック単位に各バッファを配置することで高速に駆動することが可能である。
【００３９】
また、本実施形態は、第５の実施形態と同様に、ライン１２１−１のＮメモリ選択パルス及びライン１３１−１のＳメモリ選択パルスを制御することにより、バッファ９−１からバッファ８３ｎ及び８３ｓへのカウンタパルス信号の伝達を制御することができる。これにより、消費電力を抑制することができる。
【００４０】
（第７の実施形態）
図１４は、本発明の第７の実施形態による固体撮像装置における記憶部７の構成例を示す図である。以下、本実施形態が第６の実施形態と異なる点を説明する。第４の実施形態（図６）と同様に、本実施形態では、ＡＤ変換の解像度（ビット数）がＮ信号のＡＤ変換とＳ信号のＡＤ変換とで異なっている例を示す。第１の記憶手段６ｎの記憶ビット数は、第２の記憶手段６ｓの記憶ビット数に対して異なる。例えば、Ｎ信号のＡＤ変換が１０ビット、Ｓ信号のＡＤ変換が１２ビット、Ｎ信号のカウント値の第１の記憶手段６ｎの記憶容量が１０ビット、Ｓ信号のカウント値の第２の記憶手段６ｓの記憶容量が１２ビットである場合を例に説明する。その場合、カウンタ５と記憶手段６の接続について、１〜１０ビット目までは図１３で示される構成となり、１１ビット目及び１２ビット目については図１４で示される構成となる。図１４は、図１３に対して、第１の記憶手段６ｎがない構成である。バッファ９−１が駆動するのは、図１３と同様に、論理積回路１１ｎ−１、１１ｓ−１及び記憶手段ブロック１０−２のバッファ９−２であるため、伝搬遅延のビット間での差が生じない。
【００４１】
（第８の実施形態）
図１５は、本発明の第８の実施形態による固体撮像装置の構成例を示す図である。図１５の固体撮像装置は、図１の固体撮像装置に対して、複数のカウンタ５−１〜５−ｎ及び複数の記憶手段ブロック１４−１〜１４−ｎを有する点が異なる。以下、図１５の固体撮像装置が図１の固体撮像装置と異なる点を説明する。複数の記憶手段ブロック１４−１〜１４−ｎの各々は、複数の記憶手段６を有する。複数のカウンタ５−１〜５−ｎは、クロック信号ＣＬＫを入力し、それぞれ、カウントパルスを複数の記憶手段ブロック１４−１〜１４−ｎに出力する。
【００４２】
図１６は、図１５の記憶手段ブロック１４−１〜１４−ｎの構成例を示す図である。記憶手段ブロック１４−１〜１４−ｎは、それぞれ、図５の記憶手段ブロック１０−１と同じ構成を有する。カウンタ５−１〜５−ｎは、相互に同じカウンタである。共通のクロック信号ＣＬＫがカウンタ５−１〜５−ｎに供給され、カウンタ５−１〜５−ｎは同じカウント値を出力する。複数のカウンタ５−１〜５−ｎからのカウントパルスは、それぞれ、複数の接続ライン８１−１等を介して、複数のバッファ９−１等に入力される。バッファ９−１の出力信号は、接続ライン８２−１を介して、バッファ９ｎ−１及び９ｓ−１に入力される。バッファ９ｎ−１及び９ｓ−１の出力信号は、それぞれ、接続ライン８３ｎ−１及び８３ｓ−１を介して、記憶手段６ｎ及び６ｓに入力される。複数の記憶手段６は、複数の記憶手段ブロック１４−１〜１４−ｎに分割される。複数の記憶手段ブロック１４−１〜１４−ｎ内の記憶手段６は、それぞれ複数のカウンタ５−１〜５−ｎのカウント値を記憶する。
【００４３】
カウンタ５が１つの場合、最初の記憶手段６から最後の記憶手段６までの記憶期間に遅延が発生し、それによる出力誤差も発生する。本実施形態によれば、複数の記憶手段ブロック１４−１〜１４−ｎに対して、それぞれ複数のカウンタ５−１〜５−ｎを設ける。これにより、カウンタ５−１〜５−ｎから記憶手段ブロック１４−１〜１４−ｎまでの遅延を低減することが可能となり、遅延による出力誤差が減少する。また、複数のカウンタ５−１〜５−ｎを設けても、第１の記憶手段６ｎに供給されるカウントパルスの伝達遅延と第２の記憶手段６ｓに供給されるカウントパルスの伝達遅延が同一となるため、固定のノイズ成分を低減することができる。つまり、第１の記憶手段６ｎ及び第２の記憶手段６ｓに供給されるカウントパルスの伝達遅延を最小にしつつ、伝達遅延を同一にすることが可能となる。
【００４４】
（第９の実施形態）
図１７は、本発明の第９の実施形態による図１５の記憶手段ブロック１４−１〜１４−ｎの構成例を示す図である。以下、本実施形態が第８の実施形態と異なる点を説明する。記憶手段ブロック１４−１〜１４−ｎは、それぞれ、図１３の記憶手段ブロック１０−１と同じ構成を有し、第６の実施形態と同様に、消費電力を抑制できる効果を有する。
【００４５】
また、本実施形態は、第８の実施形態と同様に、複数の記憶手段ブロック１４−１〜１４−ｎに対して、それぞれ複数のカウンタ５−１〜５−ｎを設ける。これにより、カウンタ５−１〜５−ｎから記憶手段ブロック１４−１〜１４−ｎまでの遅延を低減することが可能となり、遅延による出力誤差が減少する。また、複数のカウンタ５−１〜５−ｎを設けても、第１の記憶手段６ｎに供給されるカウントパルスの伝達遅延と第２の記憶手段６ｓに供給されるカウントパルスの伝達遅延が同一となるため、固定のノイズ成分を低減することができる。つまり、第１の記憶手段６ｎ及び第２の記憶手段６ｓに供給されるカウントパルスの伝達遅延を最小にしつつ、伝達遅延を同一にすることが可能となる。
【００４６】
（第１０の実施形態）
次に、本発明の第１０の実施形態による撮像システムの構成例を、図１８を用いて説明する。撮像システム１０００は、例えば、光学部１０１０、撮像装置１００１、映像信号処理回路部１０３０、記録・通信部１０４０、タイミング制御回路部１０５０、システムコントロール回路部１０６０、及び再生・表示部１０７０を含む。撮像装置１００１は、先述の各実施形態で説明した固体撮像装置が用いられる。
【００４７】
レンズなどの光学系である光学部１０１０は、被写体からの光を撮像装置１００１の、複数の画素が２次元状に配列された画素アレイに結像させ、被写体の像を形成する。撮像装置１００１は、タイミング制御回路部１０５０からの信号に基づくタイミングで、画素部に結像された光に応じた信号を出力する。
【００４８】
撮像装置１００１から出力された信号は、映像信号処理部である映像信号処理回路部１０３０に入力され、映像信号処理回路部１０３０が、プログラムなどによって定められた方法に従って、入力された電気信号に対して補正などの処理を行う。映像信号処理回路部１０３０での処理によって生成された信号は画像データとして記録・通信部１０４０に送られる。記録・通信部１０４０は、画像を形成するための信号を再生・表示部１０７０に送り、再生・表示部１０７０に動画や静止画像が再生・表示させる。記録・通信部１０４０は、また、映像信号処理回路部１０３０からの信号を受けて、システムコントロール回路部１０６０とも通信を行うほか、不図示の記録媒体に、画像を形成するための信号を記録する動作も行う。
【００４９】
システムコントロール回路部１０６０は、撮像システムの動作を統括的に制御するものであり、光学部１０１０、タイミング制御回路部１０５０、記録・通信部１０４０、及び再生・表示部１０７０の駆動を制御する。また、システムコントロール回路部１０６０は、例えば記録媒体である不図示の記憶装置を備え、ここに撮像システムの動作を制御するのに必要なプログラムなどが記録される。また、システムコントロール回路部１０６０は、例えばユーザの操作に応じて駆動モードを切り替える信号を撮像システム内で供給する。具体的な例としては、読み出す行やリセットする行の変更、電子ズームに伴う画角の変更や、電子防振に伴う画角のずらしなどである。
【００５０】
タイミング制御回路部１０５０は、制御部であるシステムコントロール回路部１０６０による制御に基づいて撮像装置１００１及び映像信号処理回路部１０３０の駆動タイミングを制御する。
【００５１】
以上のように、第１〜第１０の実施形態によれば、第１のバッファ９ｎ及び第２のバッファ９ｓを設けることにより、カウント値の伝搬遅延が異なることに起因する列毎の固定のノイズ成分を低減することが可能となる。
【００５２】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
【符号の説明】
【００５３】
１  画素部、２  読み出し回路、３  比較部、５  カウンタ、６  記憶手段、６ｎ  第１の記憶手段、６ｓ  第２の記憶手段、８３ｎ  第１の接続ライン、８３ｓ  第２の接続ライン、９  第３のバッファ、９ｎ  第１のバッファ、９ｓ  第２のバッファ、２１０−１  画素
【図１】
0005362080.tif 000002
【図２】
0005362080.tif 000003
【図３】
0005362080.tif 000004
【図４】
0005362080.tif 000005
【図５】
0005362080.tif 000006
【図６】
0005362080.tif 000007
【図７】
0005362080.tif 000008
【図８】
0005362080.tif 000009
【図９】
0005362080.tif 000010
【図１０】
0005362080.tif 000011
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
0005362080.tif 000018
【図１８】
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