(57)【要約】【課題】既存のプロセス工程を変更することなくリーク電流を押さえることができるスタンダードセルレイアウト、スタンダードセルライブラリ並びにそのスタンダードセルレイアウトを用いた半導体集積回路及びその設計方法を提供する。【解決手段】スタンダードセルライブラリに含まれて半導体集積回路を設計するために使用され、論理セルとして１または複数のＭＯＳトランジスタを有する構成のスタンダードセルレイアウトにおいて、前記ＭＯＳトランジスタのゲート電極を構成するゲートポリ１１と、隣接するコンタクト１２との間に延長ポリを配置するための領域を備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
スタンダードセルライブラリに含まれて半導体集積回路を設計するために使用され、論理セルとして１または複数のＭＯＳトランジスタを有する構成のスタンダードセルレイアウトにおいて、
前記ＭＯＳトランジスタのゲート電極を構成するゲートポリと、隣接するコンタクトとの間に延長ポリを配置するための領域を備えることを特徴とするスタンダードセルレイアウト。
【請求項２】
前記ゲートポリの幅はデザインルールで規定される最小幅であり、該ゲートポリと隣接するコンタクトとの間隔をデザインルールで規定される最小距離より大として延長ポリの配置領域を備えることを特徴とする請求項１に記載のスタンダードセルレイアウト。
【請求項３】
前記延長ポリの配置領域を、前記ゲートポリに対してＭＯＳトランジスタのソース領域側に備えることを特徴とする請求項１に記載のスタンダードセルレイアウト。
【請求項４】
スタンダードセルライブラリに含まれて半導体集積回路を設計するために使用され、論理セルとして１または複数のＭＯＳトランジスタを有する構成のスタンダードセルレイアウトにおいて、
前記ＭＯＳトランジスタのゲート電極を構成するゲートポリに対して、隣接するコンタクトとは反対側に延長ポリを配置するための領域を備えることを特徴とするスタンダードセルレイアウト。
【請求項５】
前記ゲートポリの幅はデザインルールで規定される最小幅であり、該ゲートポリに対するソースドレインエクステンションの距離および／または隣接するゲートポリとの間隔をデザインルールで規定される最小距離より大として延長ポリの配置領域を備えることを特徴とする請求項４に記載のスタンダードセルレイアウト。
【請求項６】
前記ＭＯＳトランジスタが同一ノードで複数に分割される場合、それぞれのゲート電極が延長ポリにより異なるゲート長を備えることを特徴とする請求項１〜５のいずれか一に記載のスタンダードセルレイアウト。
【請求項７】
前記ＭＯＳトランジスタが同一ノードで複数に分割され、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタのいずれか一方で、それぞれのゲート電極が延長ポリにより異なるゲート長を備えることを特徴とする請求項１〜５のいずれか一に記載のスタンダードセルレイアウト。
【請求項８】
請求項１〜７のいずれか一に記載のスタンダードセルレイアウトを有することを特徴とするスタンダードセルライブラリ。
【請求項９】
請求項１〜７のいずれか一に記載のスタンダードセルレイアウトを用いて設計されてなることを特徴とする半導体集積回路。
【請求項１０】
請求項１〜５のいずれか一に記載のスタンダードセルレイアウトを用いて設計され、該スタンダードセルレイアウトに延長ポリが配置されゲート長が拡張されてなることを特徴とする半導体集積回路。
【請求項１１】
請求項１〜５のいずれか一に記載のスタンダードセルレイアウトを用いて、延長ポリを配置していない標準ゲート長のスタンダードセルレイアウトＡを有する第１のスタンダードセルライブラリと、該スタンダードセルレイアウトＡのレイアウトに延長ポリを配置してゲート長が拡張されたスタンダードセルレイアウトＢを有する第２のスタンダードセルライブラリとを備え、前記スタンダードセルレイアウトＡを用いて半導体集積回路を形成した後、前記スタンダードセルレイアウトＡをスタンダードセルレイアウトＢに変更することによりなることを特徴とする半導体集積回路。
【請求項１２】
請求項１〜７のいずれか一に記載のスタンダードセルレイアウトを用いて半導体集積回路を設計することを特徴とする半導体集積回路の設計方法。
【請求項１３】
請求項１〜５のいずれか一に記載のスタンダードセルレイアウトを用いて半導体集積回路を設計した後、該スタンダードセルレイアウトに延長ポリを配置してゲート長を拡張することを特徴とする半導体集積回路の設計方法。
【請求項１４】
請求項１〜５のいずれか一に記載のスタンダードセルレイアウトを用いて、延長ポリを配置していない標準ゲート長のスタンダードセルレイアウトＡを有する第１のスタンダードセルライブラリと、該スタンダードセルレイアウトＡのレイアウトに延長ポリを配置してゲート長が拡張されたスタンダードセルレイアウトＢを有する第２のスタンダードセルライブラリとを備え、
前記スタンダードセルレイアウトＡを用いて半導体集積回路を形成した後、前記スタンダードセルレイアウトＡをスタンダードセルレイアウトＢに変更することを特徴とする半導体集積回路の設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スタンダードセルレイアウト、スタンダードセルライブラリ並びに半導体集積回路及びその設計方法に関するものである。
【背景技術】
【０００２】
論理セルとして１または複数のＭＯＳトランジスタを有する構成のスタンダードセルレイアウトは、通常スタンダードセルライブラリに含まれて半導体集積回路を設計するために使用される。ここで、スタンダードセルライブラリに含まれるスタンダードセルレイアウトの大半は、デザインルールで規定される最小ルールが優先されてレイアウトが作成されている。
【０００３】
近年、半導体集積回路は、高速・高集積化が進み、ますます微細なプロセスへ移行する傾向にあるが、スタンダードセルを用いた半導体集積回路装置では、この微細化プロセスにより、ゲートのショートチャネル化によるリーク電流が増加している。特に、ゲート長が１００ｎｍ以下の場合、その影響が顕在化する傾向にあり、チップ全体の消費電力、ひいては消費電力増加による電圧降下を発生し、動作速度低下の要因となっている。
【０００４】
そこで速度改善、消費電力改善において、異なる複数のライブラリを選択的に組合わせて、性能に応じた集積回路装置を形成する手法がある。例えば、高性能を意識したゲートリークの多いデバイスを用いたライブラリ、または低リークを意識したデバイスを用いたライブラリを用意し、その論理合成、配置配線の工程で、最適なライブラリを選択し、セルレベルで差し替えることで改善するＭｕｌｔｉ  Ｖｔｈによる制御手法がある（例えば、非特許文献１参照。）。なお、異なる複数のライブラリに対しては注入マスク等を複数セット備え、Ｖｔ等デバイス性能を分離制御する。
【０００５】
【非特許文献１】“９０ｎｍテクノロジ”、［ｏｎｌｉｎｅ］、ＴＳＭＣ社、［平  成１５年８月２９日検索〕、インターネット＜ＵＲＬ：ｈｔｔｐ：／／ｗｗｗ．ｔｓｍｃ．ｃｏｍ／ｄｏｗｎｌｏａｄ／ｅｎｌｉｔｅｒａｔｕｒｅ／９０＿ｂｒｏ＿２００３．ｐｄｆ＞
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、異なるＶｔによる異なるセルライブラリは、注入等の追加マスクを作成しなければならず、ウエハ製造工程作業も、追加注入作業が増加するため、そのサイクルタイムとコストにおいて単一ライブラリを使用するときに比べ不利となる問題があった。
【０００７】
本発明は、以上の従来技術における問題に鑑みてなされたものであり、既存のプロセス工程を変更することなくリーク電流を押さえることができるスタンダードセルレイアウト、スタンダードセルライブラリ並びにそのスタンダードセルレイアウトを用いた半導体集積回路及びその設計方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
前記課題を解決するために提供する本発明は、スタンダードセルライブラリに含まれて半導体集積回路を設計するために使用され、論理セルとして１または複数のＭＯＳトランジスタを有する構成のスタンダードセルレイアウトにおいて、前記ＭＯＳトランジスタのゲート電極を構成するゲートポリと、隣接するコンタクトとの間に延長ポリを配置するための領域を備えることを特徴とするスタンダードセルレイアウトである（請求項１）。
【０００９】
ここで、前記ゲートポリの幅はデザインルールで規定される最小幅であり、該ゲートポリと隣接するコンタクトとの間隔をデザインルールで規定される最小距離より大として延長ポリの配置領域を備えることが好適である（請求項２）。
【００１０】
また、前記延長ポリの配置領域を、前記ゲートポリに対してＭＯＳトランジスタのソース領域側に備えることが好ましい（請求項３）。
【００１１】
前記課題を解決するために提供する本発明は、スタンダードセルライブラリに含まれて半導体集積回路を設計するために使用され、論理セルとして１または複数のＭＯＳトランジスタを有する構成のスタンダードセルレイアウトにおいて、前記ＭＯＳトランジスタのゲート電極を構成するゲートポリに対して、隣接するコンタクトとは反対側に延長ポリを配置するための領域を備えることを特徴とするスタンダードセルレイアウトである（請求項４）。
【００１２】
ここで、前記ゲートポリの幅はデザインルールで規定される最小幅であり、該ゲートポリに対するソースドレインエクステンションの距離および／または隣接するゲートポリとの間隔をデザインルールで規定される最小距離より大として延長ポリの配置領域を備えることが好適である（請求項５）。
【００１３】
また、請求項１〜５のいずれか一に記載の発明において、前記ＭＯＳトランジスタが同一ノードで複数に分割される場合、それぞれのゲート電極が延長ポリにより異なるゲート長を備えることが好ましい（請求項６）。
【００１４】
さらに、請求項１〜５のいずれか一に記載の発明において、前記ＭＯＳトランジスタが同一ノードで複数に分割され、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタのいずれか一方で、それぞれのゲート電極が延長ポリにより異なるゲート長を備えることが好ましい（請求項７）。
【００１５】
前記課題を解決するために提供する本発明は、請求項１〜７のいずれか一に記載のスタンダードセルレイアウトを有することを特徴とするスタンダードセルライブラリである（請求項８）。
【００１６】
前記課題を解決するために提供する本発明は、請求項１〜７のいずれか一に記載のスタンダードセルレイアウトを用いて設計されてなることを特徴とする半導体集積回路である（請求項９）。
【００１７】
前記課題を解決するために提供する本発明は、請求項１〜５のいずれか一に記載のスタンダードセルレイアウトを用いて設計され、該スタンダードセルレイアウトに延長ポリが配置されゲート長が拡張されてなることを特徴とする半導体集積回路である（請求項１０）。
【００１８】
前記課題を解決するために提供する本発明は、請求項１〜５のいずれか一に記載のスタンダードセルレイアウトを用いて、延長ポリを配置していない標準ゲート長のスタンダードセルレイアウトＡを有する第１のスタンダードセルライブラリと、該スタンダードセルレイアウトＡのレイアウトに延長ポリを配置してゲート長が拡張されたスタンダードセルレイアウトＢを有する第２のスタンダードセルライブラリとを備え、前記スタンダードセルレイアウトＡを用いて半導体集積回路を形成した後、前記スタンダードセルレイアウトＡをスタンダードセルレイアウトＢに変更することによりなることを特徴とする半導体集積回路である（請求項１１）。
【００１９】
前記課題を解決するために提供する本発明は、請求項１〜７のいずれか一に記載のスタンダードセルレイアウトを用いて半導体集積回路を設計することを特徴とする半導体集積回路の設計方法である（請求項１２）。
【００２０】
前記課題を解決するために提供する本発明は、請求項１〜５のいずれか一に記載のスタンダードセルレイアウトを用いて半導体集積回路を設計した後、該スタンダードセルレイアウトに延長ポリを配置してゲート長を拡張することを特徴とする半導体集積回路の設計方法である（請求項１３）。
【００２１】
前記課題を解決するために提供する本発明は、請求項１〜５のいずれか一に記載のスタンダードセルレイアウトを用いて、延長ポリを配置していない標準ゲート長のスタンダードセルレイアウトＡを有する第１のスタンダードセルライブラリと、該スタンダードセルレイアウトＡのレイアウトに延長ポリを配置してゲート長が拡張されたスタンダードセルレイアウトＢを有する第２のスタンダードセルライブラリとを備え、前記スタンダードセルレイアウトＡを用いて半導体集積回路を形成した後、前記スタンダードセルレイアウトＡをスタンダードセルレイアウトＢに変更することを特徴とする半導体集積回路の設計方法である（請求項１４）。
【発明の効果】
【００２２】
本発明の効果として、請求項１，２の発明によれば、延長ポリの付与のみでスタンダードセル内の１または複数のゲート長を拡張しショートチャネル効果を抑制でき、ゲートリーク電流を抑えることが可能となる。また、スタンダードセルの各ゲートの活性化率、遅延を考慮すれば、一部の入力に対して延長ポリを配置することも可能となる。
請求項３の発明によれば、延長ポリ領域をソース側に持たせる事で、ドレイン側の面積を増加させないため、最小ゲート長におけるセル性能（伝播遅延）を劣化させずにゲートリーク電流を抑えることが可能となる。
請求項４，５の発明によれば、ベンドゲートを利用して延長ポリを配置することができ、セル幅を増加させずにゲートリーク電流を抑えることが可能となる。
請求項６の発明によれば、同一ノードの同時スイッチングに対し、延長ポリにより、一部または段階的に遅延させる事で、ゲートのスイッチングにおけるノイズを押さえる事が可能となる。
請求項７の発明によれば、同一ノードの遷移に対し、片側のＭＯＳトランジスタに延長ポリを配置により、しきい値を変化させノイズを押さえる事が可能となる。
請求項８の発明によれば、請求項１〜７の効果を有するスタンダードセルライブラリを得ることができる。
請求項９〜１１の発明によれば、既存のプロセス工程を変更することなくリーク電流を押さえることができる半導体集積回路が得られる。とくに、請求項１１の発明によれば、従来のVthを制御する複数の注入工程を備え、複数のライブラリを1チップ上に構成するの場合、注入工程が異なるVthのため、ウエハ製造工程数増加するが、ポリゲートのみの改定で延長ポリを配置できるので、プロセス上追加工程が不要となる。
請求項１２〜１４の発明によれば、既存のプロセス工程を変更することなくリーク電流を押さえることができる半導体集積回路の設計方法を提供できる。
【発明を実施するための最良の形態】
【００２３】
以下に、本発明の第１の実施の形態について説明する。
図１に、本発明の前提となる従来のスタンダードセルのレイアウトを示す。図１は２入力ＮＡＮＤセルの例であり、符号７１はＭＯＳトランジスタのゲート電極を構成するゲートポリ、７２はコンタクトであり、ソースドレイン拡散領域７ｂにすべてコンタクト７２を配置している。また、７３は電源電位が供給される電源線、７４は配線、７５，７６は入力端子（１），（２）、７７はソースドレイン拡散領域７ｂとコンタクト７２を介して接続された出力配線、７８は接地線、７９はセル枠、７ａはＮウェル領域である。電源線７３、配線７４、入力端子７５，７６、出力配線７７、接地線７８は同一の配線層により形成される。
【００２４】
また、図１におけるスタンダードセルレイアウトのサイズは次のようになっている。
・ゲートポリ７１と隣接するコンタクト７２との距離：Ｓｐａｃｅ−１
・ゲートポリ７１の幅：Ｗｉｄｔｈ−２
・スタンダードセルの幅：Ｃｅｌｌ−Ｗｉｄｔｈ−１
【００２５】
ここで、ゲートポリ７１と隣接するコンタクト７２との距離（Ｓｐａｃｅ−１）には、スタンダードセル幅（Ｃｅｌｌ−Ｗｉｄｔｈ−１）を最小とするために、指定されたプロセス・デザインルールの最小ルールが使用され、ゲートポリ７１の幅（Ｗｉｄｔｈ−２）は伝播遅延を最速とするために、プロセス・デザインルールの最小ルールが使用される。
【００２６】
つぎに、本発明のスタンダードセルレイアウトについて説明する。
図２は本発明の第１の実施の形態に係るスタンダードセルレイアウトを示す図である。
図２において、スタンダードセルレイアウトは、ゲートポリ１１と、隣接するコンタクト１２との間に延長ポリを配置するための領域を備える点が図１の構成と異なり、それ以外は図１の構成と同様であり、ゲートポリ１１、コンタクト１２、電源線１３、配線１４、入力端子１５，１６、出力配線１７、接地線１８、セル枠１９、Ｎウェル領域１ａ、ソースドレイン拡散領域１ｂを備える。
【００２７】
ここで、図２におけるスタンダードセルレイアウトのサイズは次のようになっている。
・ゲートポリ１１と隣接するコンタクト１２との距離：Ｓｐａｃｅ−２（＞Ｓｐａｃｅ−１）
・ゲートポリ１１の幅：Ｗｉｄｔｈ−２
・スタンダードセルの幅：Ｃｅｌｌ−Ｗｉｄｔｈ−３（＞Ｃｅｌｌ−Ｗｉｄｔｈ−１）
【００２８】
すなわち、ゲートポリ１１の幅はデザインルールで規定される最小幅（Ｗｉｄｔｈ−２）であり、ゲートポリ１１と隣接するコンタクト１２との間隔をデザインルールで規定される最小距離（Ｓｐａｃｅ−１）より大とすることにより延長ポリの配置領域を備えるものである。これにより、スタンダードセルの幅に対し、ゲートポリ１１以外を変更することなく延長ポリを配置することができ、このゲートポリの改定だけでゲート長を拡張し、ショートチャネル効果を抑制することができる。図３，４に、その例を示す。
【００２９】
図３はすべてのゲートポリ１１に延長ポリ１ｃを配置した例であり、図４は入力端子（１）１５側のゲートポリのみに延長ポリを配置した例である。
【００３０】
また、図２では延長ポリの配置領域を、前記ゲートポリに対してＭＯＳトランジスタのソース領域側に備えている。これによりドレイン領域側の面積を増加させないため、最小ゲート長におけるセル性能（伝播遅延）を劣化させずにゲートリーク電流を抑えることが可能となる。
【００３１】
つぎに、本発明の第２の実施の形態について説明する。
図５に、本発明の前提となる従来のスタンダードセルのレイアウトを示す。図５は図１と同様な２入力ＮＡＮＤセルの例であるが、ソースドレイン拡散領域をサリサイドとした場合で、コンタクトが最小数で配置された点で図１と異なり、それ以外の構成は図１と同様であり、ゲートポリ８１ａ、コンタクト８２、電源線８３、配線８４、入力端子８５，８６、出力配線８７、接地線８８、セル枠８９、Ｎウェル領域８ａ、ソースドレイン拡散領域８ｂを備える。
【００３２】
ここで、図５におけるスタンダードセルレイアウトのサイズは、図１の場合と同様にプロセス・デザインルールの最小ルールが使用されており、次のようになっている。
・ゲートポリ８１ａと隣接するコンタクト８２との距離：Ｓｐａｃｅ−１
・ゲートポリ８１ａの幅：Ｗｉｄｔｈ−２
・スタンダードセルの幅：Ｃｅｌｌ−Ｗｉｄｔｈ−１
・ソースドレインエクステンション：Ｓｐａｃｅ−ａ
なお、ソースドレインエクステンションとは、ゲートポリ８１ａに対するソースドレイン拡散領域８ｂのオーバラップの距離のことであり、これにもプロセス・デザインルールの最小ルールが適用されている。
【００３３】
また、参考例として図６に、図５のレイアウトにおいてＭＯＳトランジスタ内でゲートポリの曲げ（以下、ベンドゲートと称する。）を構成した例を示す。図５における直線状のゲートポリ８１ａをベンドゲートのゲートポリ８１ｂとした以外は図５の構成と同じである。
【００３４】
ここで、図６におけるスタンダードセルレイアウトのサイズは、図５の場合と同様にプロセス・デザインルールの最小ルールが使用されており、次のようになっている。
・ゲートポリ８１ｂと隣接するコンタクト８２との距離：Ｓｐａｃｅ−１
・ゲートポリ８１ａの幅：Ｗｉｄｔｈ−２
・スタンダードセルの幅：Ｃｅｌｌ−Ｗｉｄｔｈ−２（＜Ｃｅｌｌ−Ｗｉｄｔｈ−１）
・ソースドレインエクステンション：Ｓｐａｃｅ−ａ
・隣接するゲートポリ８１ｂの間隔：Ｓｐａｃｅ−ｃ
【００３５】
つぎに、本発明のスタンダードセルレイアウトについて説明する。
図７は本発明の第２の実施の形態に係るスタンダードセルレイアウトを示す図である。
図７において、スタンダードセルレイアウトは、ゲートポリ２１に対して、隣接するコンタクト２２とは反対側に延長ポリを配置するための領域を備える点が図５の構成と異なり、それ以外は図５の構成と同様であり、ゲートポリ２１、コンタクト２２、電源線２３、配線２４、入力端子２５，２６、出力配線２７、接地線２８、セル枠２９、Ｎウェル領域２ａ、ソースドレイン拡散領域２ｂを備える。
【００３６】
ここで、図７におけるスタンダードセルレイアウトのサイズは次のようになっている。
・ゲートポリ２１と隣接するコンタクト２２との距離：Ｓｐａｃｅ−１
・ゲートポリ２１の幅：Ｗｉｄｔｈ−２
・スタンダードセルの幅：Ｃｅｌｌ−Ｗｉｄｔｈ−１
・ソースドレインエクステンション：Ｓｐａｃｅ−ｂ（＞Ｓｐａｃｅ−ａ）
・隣接するゲートポリ２１の間隔：Ｓｐａｃｅ−ｄ（＞Ｓｐａｃｅ−ｃ）
【００３７】
すなわち、ゲートポリ２１の幅はデザインルールで規定される最小幅（Ｗｉｄｔｈ−２）であり、ゲートポリ２１に対するソースドレインエクステンションの距離（Ｓｐａｃｅ−ｂ）および隣接するゲートポリ２１との間隔（Ｓｐａｃｅ−ｄ）をデザインルールで規定される最小距離（それぞれ、Ｓｐａｃｅ−ａ、Ｓｐａｃｅ−ｃ）より大として延長ポリの配置領域を備えるものである。これにより、ベンドゲートとなるように延長ポリを配置することにより、スタンダードセル幅を増加させずに（Ｃｅｌｌ−Ｗｉｄｔｈ−１のままで）、このゲートポリの改定だけでゲート長を拡張し、ショートチャネル効果を抑制することができる。図８に、その例を示す。
【００３８】
図８は、延長ポリ２ｃがゲートポリ２１の長さ方向に対してコンタクト２２を避けるように分割して配置されることにより、ベンドゲートとなっている例である。
【００３９】
つぎに、本発明の第３の実施の形態について説明する。
図９に、本発明の前提となる従来のスタンダードセルのレイアウトを示す。図９はドライブ能力が要求されるインバータのスタンダードセルレイアウトの例であり、隣接配置を考慮し、セル高さを統一するため、ＭＯＳトランジスタは分割して配置される構成となっている。ここで、符号９１はＭＯＳトランジスタのゲート電極を構成するゲートポリ、９２はコンタクトであり、ソースドレイン拡散領域９ｂにすべてコンタクト９２を配置している。また、９３は電源電位が供給される電源線、９４は配線、９５は入力端子、９７はソースドレイン拡散領域９ｂとコンタクト９２を介して接続された出力配線、９８は接地線、９９はセル枠、９ａはＮウェル領域である。電源線９３、配線９４、入力端子９５、出力配線９７、接地線９８は同一の配線層により形成される。
【００４０】
また、図９におけるスタンダードセルレイアウトのサイズは図１の場合と同様にプロセス・デザインルールの最小ルールが使用されており、次のようになっている。
・ゲートポリ９１と隣接するコンタクト９２との距離：Ｓｐａｃｅ−１
・ゲートポリ９１の幅：Ｗｉｄｔｈ−２
・スタンダードセルの幅：Ｃｅｌｌ−Ｗｉｄｔｈ−４
【００４１】
つぎに、本発明のスタンダードセルレイアウトについて説明する。
図１０は本発明の第３の実施の形態に係るスタンダードセルレイアウトを示す図である。
図１０において、スタンダードセルレイアウトは、１部のゲートポリ３１ｂ，３１ｃと、隣接するソース領域側のコンタクト３２との間に延長ポリを配置するための領域を備える点が図９の構成と異なり、それ以外は図９の構成と同様であり、ゲートポリ３１ａ，３１ｂ，３１ｃ、コンタクト３２、電源線３３、配線３４、入力端子３５、出力配線３７、接地線３８、セル枠３９、Ｎウェル領域３ａ、ソースドレイン拡散領域３ｂを備える。
【００４２】
ここで、図１０におけるスタンダードセルレイアウトのサイズは次のようになっている。
・ゲートポリ３１ａと隣接するコンタクト３２との距離：Ｓｐａｃｅ−１
・ゲートポリ３１ｂと隣接するコンタクト３２との距離：Ｓｐａｃｅ−２（＞Ｓｐａｃｅ−１）
・ゲートポリ３１ｃと隣接するコンタクト３２との距離：Ｓｐａｃｅ−３（＞Ｓｐａｃｅ−２）
・ゲートポリ３１の幅：Ｗｉｄｔｈ−２
・スタンダードセルの幅：Ｃｅｌｌ−Ｗｉｄｔｈ−５（＞Ｃｅｌｌ−Ｗｉｄｔｈ−４）
【００４３】
すなわち、ゲートポリ３１ａ，３１ｂ，３１ｃの幅はデザインルールで規定される最小幅（Ｗｉｄｔｈ−２）であり、１部のゲートポリ３１ｂ，３１ｃと隣接するソース領域側のコンタクト３２との間隔をデザインルールで規定される最小距離（Ｓｐａｃｅ−１）より大とすることにより延長ポリの配置領域を備えるものである。また、延長ポリの配置領域の幅（ゲートポリとソース領域側コンタクト３２との間隔）はゲートポリごとに異なっている。これにより、スタンダードセルの幅に対し、ゲートポリ３１ｂ，３１ｃ以外を変更することなく延長ポリを配置することができ、このゲートポリの改定だけでゲート長を拡張し、ショートチャネル効果を抑制することができる。図１１に、その例を示す。
【００４４】
図１１は、同一ノードの分割されたＭＯＳトランジスタに対し、ゲートポリ３１ｂでは延長ポリ３ｃが配置され、ゲートポリ３１ｃでは延長ポリ３ｃとは幅の異なる延長ポリ３ｄが配置され、ゲート長の異なるデバイス（Ｗｉｄｔｈ−２、Ｗｉｄｔｈ−３、Ｗｉｄｔｈ−４）を構成した例である。これにより、同一ノードの同時スイッチングに対し、一部または段階的に遅延させる事で、ゲートのスイッチングにおけるノイズを押さえる事が可能となる。
【００４５】
つぎに、図１２は、第３の実施の形態のバリエーションであり、スタンダードセルレイアウトとして、ＭＯＳトランジスタが同一ノードで複数に分割され、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタのいずれか一方（図１２ではＰＭＯＳトランジスタ）で、ゲートポリ４１と、隣接するソース領域側のコンタクト４２との間に延長ポリを配置するための領域を備える点が図９の構成と異なり、それ以外は図９の構成と同様であり、ゲートポリ４１、コンタクト４２、電源線４３、配線４４、入力端子４５、出力配線４７、接地線４８、セル枠４９、Ｎウェル領域４ａ、ソースドレイン拡散領域４ｂを備える。
【００４６】
ここで、図１２におけるスタンダードセルレイアウトのサイズは次のようになっている。
・ゲートポリ４１と隣接するコンタクト４２との距離（ＰＭＯＳトランジスタ側）：Ｓｐａｃｅ−２（＞Ｓｐａｃｅ−１）
・ゲートポリ４１の幅：Ｗｉｄｔｈ−２
・スタンダードセルの幅：Ｃｅｌｌ−Ｗｉｄｔｈ−５（＞Ｃｅｌｌ−Ｗｉｄｔｈ−４）
【００４７】
すなわち、ゲートポリ４１の幅はデザインルールで規定される最小幅（Ｗｉｄｔｈ−２）であり、ＰＭＯＳトランジスタ側のゲートポリ４１と隣接するソース領域側のコンタクト４２との間隔をデザインルールで規定される最小距離（Ｓｐａｃｅ−１）より大（Ｓｐａｃｅ−２）とすることにより延長ポリの配置領域を備えるものである。これにより、スタンダードセルの幅に対し、ＰＭＯＳトランジスタ側のゲートポリ４１以外を変更することなく延長ポリを配置することができ、このゲートポリの改定だけでゲート長を拡張し、ショートチャネル効果を抑制することができる。図１３に、その例を示す。
【００４８】
図１３は、同一ノードの分割されたＭＯＳトランジスタに対し、ＰＭＯＳトランジスタ側にのみ延長ポリ４ｃが配置される構成例である。また、図１３において、ＰＭＯＳトランジスタ側の延長ポリの配置領域の幅をゲートポリごとに変化させ、図１１と同様のゲート長の異なるデバイスを構成してもよい。これにより、同一ノードの遷移に対し、しきい値を変化させノイズを押さえる事が可能となる。
【００４９】
つぎに、上記本発明のスタンダードセルレイアウトを使用した半導体集積回路の設計方法及びそれによる半導体集積回路について説明する。
図１４は、従来の半導体集積回路を構成するスタンダードセル配置例である。図１４において、実線または点線で囲まれた四角形それぞれが１つのスタンダードセルを意味している。また、当該四角形内の符号Ａ〜ＥはそれぞれインバータやＮＡＮＤなど異なる機能を有するスタンダードセルであることを示しており、符号（Ｔ１）はスタンダードセルライブラリを示している。例えば、図中矢印ａで示したスタンダードセルは、スタンダードセルライブラリ（Ｔ１）に含まれるスタンダードセルＡが配置されている。図１４では、すべてスタンダードセルライブラリ（Ｔ１）に含まれるスタンダードセルが配置されている。
【００５０】
つぎに、図１５に本発明における半導体集積回路を構成するスタンダードセル配置例を示す。
ここでは、（Ｔ１）、（Ｔ２）、（Ｔ３）の３つのスタンダードセルライブラリを備え、例えば、スタンダードセルライブラリ（Ｔ１）では、図２、図７、図１０、図１１に示したような延長ポリの配置領域を備えるスタンダードセルレイアウトであって、延長ポリを配置していないもの、すなわち標準ゲート長のスタンダードセルレイアウトを含み、スタンダードセルライブラリ（Ｔ２）、（Ｔ３）ではスタンダードセルライブラリ（Ｔ１）に含まれたスタンダードセレイアウトと論理が同じであり、図３、図４、図８、図１１、図１３に示したような延長ポリを配置してゲート長が拡張されたスタンダードセルレイアウトを含むものである。
【００５１】
これらスタンダードセルライブラリ（Ｔ１）、（Ｔ２）、（Ｔ３）を用いて、つぎのように半導体集積回路を設計する。
（ｓ１）まずスタンダードセルライブラリ（Ｔ１）に含まれるスタンダードセルレイアウトを用いてスタンダードセルを配置配線して半導体集積回路を設計する。この構成が例えば図１４に示したものである。
（ｓ２）図１４のスタンダードセル配置による半導体集積回路を検証する。
（ｓ３）ついで、スタンダードセルの変更が必要な場合に、図１４の配置のうち、１部のスタンダードセルについてスタンダードセルライブラリ（Ｔ２）、（Ｔ３）に含まれる同一の論理のスタンダードセルレイアウトに変更し、図１５のスタンダードセル配置とする。図１５において、斜線が入ったスタンダードセルが変更されたものであり、例えば、スタンダードセルＡ（Ｔ２），Ａ（Ｔ３）はスタンダードセルＡ（Ｔ１）と論理は同一であるが異なる延長ポリが配置されたものであり、図１４の矢印ａで示したスタンダードセルＡ（Ｔ１）は、図１５においてスタンダードセルＡ（Ｔ３）に変更されている。
【００５２】
ここでスタンダードセルの変更が必要な場合とは、例えば図１４の配置配線において、ゲート遅延に余裕があり、電力消費の見積もりにおいて局所的な集中が見られる場合、あるいは同時スイッチングの集中がある場合などである。
【００５３】
このように、本発明の半導体集積回路の設計方法におけるスタンダードセル変更は、セルサイズ、メタル端子位置に変動がないため、従来のスタンダードセルの自動配置配線フローの何れのステップでも適用できる。また、回路ＦＩＸ後であっても、マニュアルによる修正作業でセルを交換したり、延長ポリを手動で配置したりするなどの手段で改定することが可能である。
【００５４】
また、上記本発明のスタンダードセルレイアウトを用いて半導体集積回路を設計し、ついで当該スタンダードセルレイアウトに関して延長ポリを配置することによりゲート長を拡張するようにしてもよい。
【００５５】
なお、上記実施の形態の説明ではスタンダードセルレイアウトに関して、スタンダードセルの幅が異なる例を示し、その幅が従来より大きくなるような不利となる例を示したが、ショートチャネルを抑制に対し実際に、ゲート長に対し挿入される延長ポリ領域の割合は、多くともその数％程度である。図例ではその比率を誇張しているが、少ない場合、ゲート長に対し、一般に配線グリッドに対し、トランジスタ配置に余裕があるセルの場合、セル幅が増加しないため、面積的な影響はない。また、従来の注入によるＭｕｌｔｉ  Ｖｔｈ制御の場合、スタンダードセルレベルでの変更であり、本発明は、ＭＯＳトランジスタ単位での制御が可能でより、緻密なリーク制御が可能となる。
【図面の簡単な説明】
【００５６】
【図１】従来のスタンダードセルレイアウトの構成例（１）を示す図である。
【図２】本発明の第１の実施の形態に係るスタンダードセルレイアウトの構成を示す図である。
【図３】図２のレイアウトに延長ポリを設けた配置した構成例（１）である。
【図４】図２のレイアウトに延長ポリを設けた配置した構成例（２）である。
【図５】従来のスタンダードセルレイアウトの構成例（２）を示す図である。
【図６】従来のスタンダードセルレイアウトの構成例（３）を示す図である。
【図７】本発明の第２の実施の形態に係るスタンダードセルレイアウトの構成を示す図である。
【図８】図７のレイアウトに延長ポリを設けた配置した構成例である。
【図９】従来のスタンダードセルレイアウトの構成例（４）を示す図である。
【図１０】本発明の第３の実施の形態に係るスタンダードセルレイアウトの構成（１）を示す図である。
【図１１】図１０のレイアウトに延長ポリを設けた配置した構成例である。
【図１２】本発明の第３の実施の形態に係るスタンダードセルレイアウトの構成（２）を示す図である。
【図１３】図１２のレイアウトに延長ポリを設けた配置した構成例である。
【図１４】従来の半導体集積回路を構成するスタンダードセル配置例を示す図である。
【図１５】本発明における半導体集積回路を構成するスタンダードセル配置例を示す図である。
【符号の説明】
【００５７】
１１，２１，３１ａ，３１ｂ，３１ｃ，４１，７１，８１ａ，８１ｂ，９１    ゲートポリ
１２，２２，３２，４２，７２，８２，９２    コンタクト
１３，２３，３３，４３，７３，８３，９３    電源線
１４，２４，３４，４４，７４，８４，９４    配線
１５，２５，３５，４５，７５，８５，９５    入力端子１
１６，２６，７６，８６    入力端子２
１７，２７，３７，４７，７７，８７，９７    出力配線
１８，２８，３８，４８，７８，８８，９８    接地線
１９，２９，３９，４９，７９，８９，９９    セル枠
１ａ，２ａ，３ａ，４ａ，７ａ，８ａ，９ａ    Ｎウェル
１ｂ，２ｂ，３ｂ，４ｂ，７ｂ，８ｂ，９ｂ    ソースドレイン拡散領域
１ｃ，２ｃ，３ｃ，３ｄ，４ｃ    延長ポリ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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