(57)【要約】      （修正有）【課題】  パケットデータを複数のパケット処理回路を順次経由させることによって処理を行う際に、実装のために必要となるリソース量を削減するとともにパケットデータの単位時間当りの処理量を最大化する。【解決手段】  ２個の送信側パケット処理回路１，４と、それよりも高速でパケット処理が可能な共有用の受信側パケット処理回路５と、送信側パケット処理回路１，４の一方の出力を選択して受信側パケット処理回路５に送信するセレクタ７とを設ける。送信側パケット処理回路１，４とセレクタ７との間に介在するパケットバッファ回路１０Ａ，１０Ｂは、送信側パケット処理回路１，４が出力したパケットの全部または一部を一時格納する記憶手段を有し、パケットデータを全て受信するかまたは記憶手段の容量を全て使い切った時点で、格納したパケットを送信側パケット処理回路１，４のパケット処理速度よりも速い速度で送信開始する。【選択図】  図２
2005303733.tif 000002
【特許請求の範囲】
【請求項１】
パケットにはシステムで処理をおこなう処理対象データ列が含まれ、パケットの到着とともに独立に処理を実行可能なパケット処理回路を２個以上経由することでパケットに対する処理が行われるストリームデータ処理方法において、
２個以上の送信側パケット処理回路の内の１つの送信側パケット処理回路の出力を選択的に受信する受信側パケット処理回路が存在し、且つ前記受信側パケット処理回路のパケット処理速度よりも前記送信側パケット処理回路のパケット処理速度が遅い場合に、
前記送信側パケット処理回路が出力したパッケットの全部または一部を一時格納する記憶手段を有するとともに該記憶手段に格納したパケットを前記送信側パケット処理回路よりも速い速度で前記受信側パケット処理回路に送信するパケットバッファ回路を設け、
該パケットバッファ回路は、前記送信側パケット処理回路が出力するパケットデータを全て受信するかまたは前記記憶手段の容量を全て使い切った時点で前記記憶手段に格納されているパケットの前記受信側パケット処理回路への送信を開始することを特徴とするストリームデータ処理方法。
【請求項２】
パケットにはシステムで処理をおこなう処理対象データ列が含まれ、パケットの到着とともに独立に処理を実行可能なパケット処理回路を２個以上経由することでパケットに対する処理が行われるストリームデータ処理方法において、
送信側パケット処理回路の出力を選択的に受信する２個以上の受信側パケット処理回路が存在し、且つ前記受信側パケット処理回路のパケット処理速度よりも前記送信側パケット処理回路のパケット処理速度が速い場合に、
前記パッケットの全部または一部を一時格納可能な記憶手段を有するとともに前記受信側パケット処理回路の処理速度よりも高速にパケットの受信が可能なパケットバッファ回路を前記受信側パケット処理回路に対応づけて設けることを特徴とするストリームデータ処理方法。
【請求項３】
２個以上の送信側パケット処理回路と、該各送信側パケット処理回路よりも高速でパケット処理が可能な受信側パケット処理回路と、前記各送信側パケット処理回路の内のいずれか１つの出力を選択して前記受信側パケット処理回路に送信するセレクタとを有するストリームデータ処理装置において、
前記２個以上の送信側パケット処理回路の少なくとも１つと前記セレクタとの間にパケットバッファ回路を介在させ、
該パケットバッファ回路は、前記送信側パケット処理回路が出力したパッケットの全部または一部を一時格納する記憶手段を有し、前記送信側パケット処理回路が出力するパケットデータを全て受信するかまたは前記記憶手段の容量を全て使い切った時点で、前記記憶手段に格納したパケットを前記送信側パケット処理回路のパケット処理速度よりも速い速度での送信を前記受信側パケット処理回路に対して開始することを特徴とするストリームデータ処理装置。
【請求項４】
送信側パケット処理回路と、該送信側パケット処理回路よりも低速でパケット処理を行う２個以上の受信側パケット処理回路と、前記送信側パケット処理回路の出力を選択して前記各受信側パケット処理回路の内のいずれか１つに送信するセレクタとを有するストリームデータ処理装置において、
前記セレクタと前記２個以上の受信側パケット処理回路の少なくとも１つとの間にパケットバッファ回路を介在させ、
該パケットバッファ回路は、受信した前記パッケットの全部または一部を一時格納可能な記憶手段を有するとともに、前記受信側パケット処理回路のパケット処理速度よりも高速に前記送信側パケット処理回路からのパケットを受信することを特徴とするストリームデータ処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はデータサーバに格納されているストリームデータやネットワーク上でやり取りされるパケットデータを複数のパケット処理回路を順次経由させることによって処理を行う際に、パケットデータの処理量を最大化するためのストリームデータ処理方法および装置に関するものである。
【背景技術】
【０００２】
データサーバの外部記憶装置に格納されているデータから特定の条件を満足するデータを探し出すデータベース検索処理や、インターネット等のネットワーク上でやり取りされるパケットデータから有害なパケットを排除するネットワーク監視処理等は、ストリームデータに対して行われる重要な処理である。これらの処理は文字列の一致照合やデータ値の範囲の判定といった比較的単純な処理機能の組み合わせによって構成され、それらの処理機能を実現する複数のパケット処理回路にストリームデータを順次通過させることで実現することができる。
【０００３】
ここでは、処理の対象となるストリームデータの単位をパケットと呼び、パケットの全部または一部は処理の対象となる処理対象データ列を含むとする。また、パケットには処理対象データ列以外にパケット処理回路間の通信経路を設定する情報や、処理結果に応じて更新する情報等が含まれるものとする。
【０００４】
パケットに含まれる処理対象データ列を３つのパケット処理回路で順次処理する例を図７に示す。図７（ａ）の場合、パケットＡはパケット処理回路１で処理が終了したパケットの先頭部分からパケット処理回路２に転送され、パケット処理回路２で処理されたパケットはさらにパケット処理回路３に転送されることでパケットＡに対する処理が実行される。同様に図７（ｂ）の場合、パケットＢはパケット処理回路４、パケット処理回路５およびパケット処理回路６を順次経由することで処理が実行される。ここで、各パケット処理回路の（  ）内の記載は各パケット処理回路が単独でパケットを受信した場合に動作可能な処理速度を示す周波数である。
【０００５】
図７のようにパケット処理回路を順次接続した場合のパケットＡ，Ｂを処理する能力と各パケット処理回路の処理速度の関係について説明する。図７のパケットの長さが１以上である場合、パケットＡの処理速度が２０ＭＨｚであるパケット処理回路１からは、パケットを構成するデータが５０ｎｓ（＝１ｓ／（２０×１０6））間隔で出力されることになる。パケット処理回路１から出力されたパケットはパケット処理回路２に入力されるが、その入力されるパケットを構成するデータの到着間隔は５０ｎｓであるため、パケット処理回路２でのパケットの単体での処理速度が１００ＭＨｚであるにもかかわらず処理結果のデータは５０ｎｓ間隔で出力されることになる。同様に、パケットＢがパケット処理回路４およびパケット処理回路５を経由して出力される場合、パケット処理回路５からの処理結果の出力間隔は２５ｎｓになる。言い換えるとパケット処理回路５が入力されたパケットを処理して出力する間隔は１０ｎｓであるのに対して、前段のパケット処理回路４から入力される間隔が大きいため、パケット処理回路５の本来の処理能力以下で使用されることになる。パケットの処理速度を改善するためには最も処理速度の遅いパケット処理回路の高速化を図ることで全体の処理速度の向上を図ることになる。しかし、一般にパケット処理回路の処理速度を高速化することは簡単ではなく、パケット処理回路が複雑となり、実装するためのリソース（トランジスタ、ＬＳＩや半導体のダイサイズ、消費電力等）も増加することになる。
【０００６】
ところで、図７（ａ）および（ｂ）の両方をシステム上に実装する場合、回路を実現するために必要なリソース量を削減するため、図８に示すようにパケット処理回路の共通化を図る場合がある。ここでは、パケット処理回路２およびパケット処理回路５が同一の回路（パケット処理回路５）であるとしている。図８に示すように、パケット処理回路の共通化を図るためには、パケット処理回路５への入力がパケットの切れ目を境にしてパケット処理回路１の出力またはパケット処理回路４の出力からの何れかとなるように切り替える入力セレクタ７が必要であり、さらにパケット処理回路５から出力されるパケットがパケット処理回路１またはパケット処理回路４の何れから入力されたものであるかに応じてパケット処理回路３またはパケット処理回路６へ出力する出力セレクタ８が必要である。図８に示す例では、入力セレクタ７および出力セレクタ８はフロー制御回路９によってパケットの区切りで矛盾なく切り替え制御が行われているものとする。
【０００７】
図８に示すパケット処理回路の共通化はパケット処理回路２を削除することで削減されたリソース量に比べて入力／出力セレクタ７，８およびフロー制御回路９を実装するために増加したリソース量が少ない場合に効果があるがことは明らかである。また、図８の例では２つのパケット処理回路を１つにする共通化を図っているが、一般の処理ではより多くのパケット処理回路の共通化を図ることが可能であり、その場合にはさらにリソース削減の効果が得られることになる。
【０００８】
さらに、非特許文献１に示す再構成可能ハードウェアであるプラスティック・セル・アーキテクチャ（ＰＣＡ）では、可変部（ＰＰ）上に構成されたパケット処理回路の出力がパケットの出力に先立って出力される通信経路設定情報（経路設定コマンド列）に基づいて組込部（ＢＰ）上に動的に設定される通信経路を経由して送信先のパケット処理回路に送信される。このように動的に通信経路を設定／解除可能なハードウェアの場合には、たとえばパケットの先頭部分に組込部（ＢＰ）上に設定する通信経路の情報を付加しておくとともに、パケットの最終端で設定した通信経路を解除することにより、上述した入力／出力セレクタ７，８やフロー制御回路９等のリソースの増加が発生せず、パケット処理回路の共通化によるリソース削減効果を最大限に活用可能である。
【０００９】
【非特許文献１】伊藤秀之，小西隆介，中田広，小栗清，永見康一，塩澤恒道，Norbert Imlig，稲森稔，名古屋彰  著、「動的再構成可能論理ＬＳＩ−ＰＣＡ-１」、電子情報通信学会技術研究報告，ICD2000-47,SDM2000-93,ED2000-111,pp.9-16,Aug.2000。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかし、パケット処理回路の共有化はパケット処理回路を実装する際に必要となるリソース量を削減する利点がある一方で欠点もある。すなわち、図８に示すようにパケット処理回路を共有化する場合には、パケット処理回路５の実効的な処理速度が前段のパケット処理回路の処理速度に影響されて低下するという問題である。ここで、説明を簡単にするためにパケットＡおよびＢの長さを同一とし、フロー制御回路９はパケットＡとパケットＢとを交互にパケット処理回路５に入力するとともにパケットは連続してパケット処理回路１とパケット処理回路４とに入力されるものとした場合にパケット処理回路５から出力されるパケットを図９に示す。パケットＡが連続してパケット処理回路１に入力されるものとした場合、図７に比べて図８での単位時間当たりのパケットの処理量は２／３となり、同様にパケットＢが連続してパケット処理回路４に入力されるものとした場合、図７に比べて図８での単位時間当たりのパケットの処理量は１／３となる。
【００１１】
以上のように、図８に示すようにパケット処理回路の共有化を図る場合には、実装のために必要となるリソース量を削減可能となる反面、単位時間に処理可能となるパケット量は大幅に減少してしまうという欠点が生じる。従来は、原因となるパケット処理回路１およびパケット処理回路４の処理速度を向上させることによってパケット処理回路５での各パケット処理の開始から終了までの時間を短縮する方法が用いられ、特に図８の場合にはパケット処理回路１の性能向上が最も効果がある。しかし、この方法は一般的にパケット処理回路１およびパケット処理回路４の実装リソース量が増加するという欠点もある。
【００１２】
実装リソース量の増加を緩和するためには、同一の処理機能を持つ異なる処理速度のパケット処理回路を予め複数種類設計して、パケットが経由するパケット処理回路の処理速度を考慮して適宜適切な動作速度のパケット処理回路を選択することである程度の改善を図ることが可能となるが、同一機能のパケット処理回路に対して処理速度の異なるパケット処理回路を複数設計することが必要となる欠点がある。また、共用化するパケット処理回路の数や種類、前段や後段のパケット処理回路の処理速度、各パケットの到着の割合、実装に利用可能なリソース量等を考慮して処理速度の異なるパケット処理回路から適切なパケット処理回路を決定することは容易ではない。
【００１３】
本発明の目的は、パケットデータを複数のパケット処理回路を順次経由させることによって処理を行う際に、同一の処理機能を持つ異なる処理速度のパケット処理回路を予め複数種類設計することなく、また共用化するパケット処理回路の数や種類、前段や後段のパケット処理回路の処理速度、各パケットの到着の割合、実装に利用可能なリソース量等を考慮して処理速度の異なるパケット処理回路から適切なパケット処理回路を決定するという手続きを経ることなく、各パケット処理回路の有する本来の処理速度を引き出してパケットの処理を行い、実装のために必要となるリソース量を削減するとともにパケットデータの単位時間当りの処理量を最大化可能としたストリームデータ処理方法および装置を提供することである。
【課題を解決するための手段】
【００１４】
請求項１にかかる発明のストリームデータ処理方法は、パケットにはシステムで処理をおこなう処理対象データ列が含まれ、パケットの到着とともに独立に処理を実行可能なパケット処理回路を２個以上経由することでパケットに対する処理が行われるストリームデータ処理方法において、２個以上の送信側パケット処理回路の内の１つの送信側パケット処理回路の出力を選択的に受信する受信側パケット処理回路が存在し、且つ前記受信側パケット処理回路のパケット処理速度よりも前記送信側パケット処理回路のパケット処理速度が遅い場合に、前記送信側パケット処理回路が出力したパッケットの全部または一部を一時格納する記憶手段を有するとともに該記憶手段に格納したパケットを前記送信側パケット処理回路よりも速い速度で前記受信側パケット処理回路に送信するパケットバッファ回路を設け、該パケットバッファ回路は、前記送信側パケット処理回路が出力するパケットデータを全て受信するかまたは前記記憶手段の容量を全て使い切った時点で前記記憶手段に格納されているパケットの前記受信側パケット処理回路への送信を開始することを特徴とする。
【００１５】
請求項２にかかる発明のストリームデータ処理方法は、パケットにはシステムで処理をおこなう処理対象データ列が含まれ、パケットの到着とともに独立に処理を実行可能なパケット処理回路を２個以上経由することでパケットに対する処理が行われるストリームデータ処理方法において、送信側パケット処理回路の出力を選択的に受信する２個以上の受信側パケット処理回路が存在し、且つ前記受信側パケット処理回路のパケット処理速度よりも前記送信側パケット処理回路のパケット処理速度が速い場合に、前記パッケットの全部または一部を一時格納可能な記憶手段を有するとともに前記受信側パケット処理回路の処理速度よりも高速にパケットの受信が可能なパケットバッファ回路を前記受信側パケット処理回路に対応づけて設けることを特徴とする。
【００１６】
請求項３に記載の発明のストリームデータ処理装置は、２個以上の送信側パケット処理回路と、該各送信側パケット処理回路よりも高速でパケット処理が可能な受信側パケット処理回路と、前記各送信側パケット処理回路の内のいずれか１つの出力を選択して前記受信側パケット処理回路に送信するセレクタとを有するストリームデータ処理装置において、前記２個以上の送信側パケット処理回路の少なくとも１つと前記セレクタとの間にパケットバッファ回路を介在させ、該パケットバッファ回路は、前記送信側パケット処理回路が出力したパッケットの全部または一部を一時格納する記憶手段を有し、前記送信側パケット処理回路が出力するパケットデータを全て受信するかまたは前記記憶手段の容量を全て使い切った時点で、前記記憶手段に格納したパケットを前記送信側パケット処理回路のパケット処理速度よりも速い速度での送信を前記受信側パケット処理回路に対して開始することを特徴とする。
【００１７】
請求項４に記載の発明のストリームデータ処理装置は、送信側パケット処理回路と、該送信側パケット処理回路よりも低速でパケット処理を行う２個以上の受信側パケット処理回路と、前記送信側パケット処理回路の出力を選択して前記各受信側パケット処理回路の内のいずれか１つに送信するセレクタとを有するストリームデータ処理装置において、前記セレクタと前記２個以上の受信側パケット処理回路の少なくとも１つとの間にパケットバッファ回路を介在させ、該パケットバッファ回路は、受信した前記パッケットの全部または一部を一時格納可能な記憶手段を有するとともに、前記受信側パケット処理回路のパケット処理速度よりも高速に前記送信側パケット処理回路からのパケットを受信することを特徴とする。
【発明の効果】
【００１８】
本発明を用いることによって、独立に動作可能なハードウェア回路からなるパケット処理回路を基本要素とし、これらの基本要素を複数組み合わせることによってストリームデータに対する処理を行うシステムにおいて、複数の基本要素からデータを受信したり、複数の基本要素にデータを送信したりする基本要素が存在する場合に、適宜パケットバッファ回路を追加することによってストリームデータに対する処理能力を向上させることが可能となる。
【発明を実施するための最良の形態】
【００１９】
本発明では、パケット処理回路を共用化することで実装に要するリソース量を削減する場合に、処理能力が異なるパケット処理回路間に簡単な回路で構成できるパケットバッファ回路を追加する。これにより、同一の処理機能を持つ異なる処理速度のパケット処理回路を予め複数種類設計することなく、また共用化するパケット処理回路の数や種類、前段や後段のパケット処理回路の処理速度、各パケットの到着の割合、実装に利用可能なリソース量等を考慮して処理速度の異なるパケット処理回路から適切なパケット処理回路を決定するという手続きを経ることなく、各パケット処理回路の有する本来の処理速度を引き出してパケットの処理を行うシステムの構成を実現可能とするものである。
【実施例】
【００２０】
図１は本発明の実施例のストリームデータ処理装置で使用するハンドシェイク方式のパケットバッファ回路１０の構成を示すブロック図である。パケット処理回路から出力されるパケットを構成するデータは、入力データバス１１上に出力されるとともに入力データバス１１上にデータが出力されたことがデータ入力要求信号線１２を介して終端判定部１３およびパケット記憶手段１４に通知される。終端判定部１３は、入力データバス１１を介して受信したデータがパケットの末尾を示すデータであるか否かを判定してパケット記憶手段１４に通知する。パケット記憶手段１４は、データの記憶と読み出しが独立に可能な記憶領域を持ち、入力データバス１１を介して受信したデータを格納する空き記憶領域がある場合、その記憶領域にデータを記憶してデータ入力確認信号線１５を介してデータの送信元であるパケット処理回路にデータの受信が完了した（次のデータがあれば送信してもよい）ことを通知する。また、このパケット記憶手段１４は、終端判定部１３から受信したデータがパケットの末尾を示すデータである旨通知されるかまたはパケットを構成するデータをこれ以上記憶領域に記憶できない場合には内部に記憶したパケットを構成するデータを記憶した順に出力データバス１６上に出力するとともに、データ出力要求信号線１７を介して出力データバス１６上にデータが出力されたことを通知する動作を、データ出力確認信号線１８を介して出力したデータが送信先のパケット処理回路で正しく受信された旨の通知がある毎に繰り返す。
【００２１】
上記のパケットバッファ回路１０はパケットの末尾の判定およびパケットを構成するデータを入力された順に書き込みと読み出しとを行う記憶手段という単純な回路によって構成されることから、実装に要するリソースは少なく、またその処理速度もパケットを処理するパケット処理回路よりも十分高速な回路として実現可能である。
【００２２】
図２は図１で説明したパケットバッファ回路１０を１０Ａ，１０Ｂとして図８のデータ処理装置に追加した構成を示すブロック図である。ここで、パケットバッファ回路１０Ａおよび１０Ｂはパケット全体を記憶可能な十分な記憶容量を有し、記憶したパケットを書き込みおよび読み出す速度はパケット処理回路５と同じ１００ＭＨｚであるとする。図８に示した構成と図２に示す構成とでのパケット処理回路５の出力を比較した例を図３に示す。ここで、パケットＡおよびＢの長さは同一であり、パケットが連続してパケット処理回路１とパケット処理回路４とに入力されるものとする。
【００２３】
図３（ａ）はパケットバッファ回路を使用しない場合の参考例であり、図３（ｂ）はフロー制御回路９がパケットＡとパケットＢとを交互にパケット処理回路５に入力する場合の例であり、図３（ｃ）はフロー制御回路９が先に到着したパケットをパケット処理回路５に入力する場合の例である。ここで、パケット処理回路５でのパケット処理速度は、パケットＡについてはパケット処理回路３の処理速度である５０ＭＨｚ、パケットＢについてはパケット処理回路６の処理速度である６０ＭＨｚによって決定されるため、パケットＡおよびＢに対する処理速度が４０ＭＨｚのパケット処理回路での処理時間をＴとした場合、パケットＡおよびパケットＢの処理時間はそれぞれ４Ｔ／５、２Ｔ／３となる。
【００２４】
図３（ｂ）および（ｃ）に示すように、パケット処理回路５での処理時間はパケットバッファ回路１０Ａおよび１０Ｂを使用することによって短縮され、単位時間当たりに処理可能なパケット数が増加している。
【００２５】
図４は図１に示すパケットバッファ回路１０を１０Ｃ，１０Ｄとしてパケット処理回路５の出力先となる各パケット処理回路３，６に対応させてその入力側に追加したデータ処理装置の構成を示すブロック図であり、そのパケット処理回路５の出力結果を図５に示す。パケット処理回路１と４の出力側およびパケット処理回路３と６の入力側にパケットバッファ回路１０Ａ〜１０Ｄを追加することで、パケット処理回路５での全てのパケットの処理時間は２Ｔ／５に短縮され、図３（ｃ）の例と比べて単位時間当たりに処理可能なパケット数がさらに増加している。
【００２６】
なお、ここで用いられているパケットバッファ回路１０Ｃおよび１０Ｄは図１に示す構成のパケットバッファ回路１０でも本発明の意図する効果を得る事が可能であるが、図６に示すより簡単なパケットバッファ回路１０’の構成を採ることで、パケットバッファ回路１０’を回路として構成する際のリソース量を削減することができる。図６に示すパケットバッファ回路１０’は図１のパケットバッファ回路１０から終端判定部１３を除いた回路で構成され、パケット記憶手段１４にパケットを構成するデータが格納されると直ちに出力データバス１６に入力されたデータ順にデータが出力される。
【００２７】
以上説明した実施例では共有化したパケット処理回路５へ入力する全てのパケット処理回路の出力にパケットバッファ回路を追加したが、本実施例から明らかなように必ずしも全てのパケット処理回路の出力にパケットバッファ回路を追加する必要はない。同様にパケット処理回路が出力するパケット処理回路の必ずしも全ての入力にパケットバッファ回路を追加する必要もない。
【００２８】
また、本実施例ではパケットＡおよびパケットＢが常に連続して到着するため全ての入出力にパケットバッファ回路を設けることで単位時間当たりに処理可能なパケット数が最大となるが、予めパケットの発生確率や長さ等の情報が得られている場合には、発生確率が高くパケット長が長いパケットが通過するパケット処理回路の出力や入力に優先してパケットバッファ回路を追加することで、パケットバッファ回路を追加したことによるリソース量の増加を抑えながらパケットに対する単位時間当たりの処理量を適宜増加させることが可能となる。
【００２９】
以上説明した手法を用いることによって、同一の処理機能を持つ異なる処理速度のパケット処理回路を予め複数種類設計することなく、また共用化するパケット処理回路の数や種類、前段や後段のパケット処理回路の処理速度、各パケットの到着の割合、実装に利用可能なリソース量等を考慮して処理速度の異なる同一機能のパケット処理回路から適切なパケット処理回路を決定するという手続きを用いることなく、単純な機能で高速に動作するパケットバッファ回路を、共有化した各パケット処理回路の前あるいは後に追加することで、パケット処理回路が有する処理能力を引き出してパケットの処理を行うシステムの構成が可能となる。
【図面の簡単な説明】
【００３０】
【図１】本発明で使用するパケットバッファ回路のブロック図である。
【図２】本発明の実施例のストリームデータ処理装置のブロック図である。
【図３】図２のストリームデータ処理装置のパケット処理回路５の出力結果の説明図である。
【図４】別の実施例のストリームデータ処理装置のブロック図である。
【図５】図４のストリームデータ処理装置のパケット処理回路５の出力結果の説明図である。
【図６】別の例のパケットバッファ回路のブロック図である。
【図７】複数のパケット処理回路によってのパケットの処理を行う従来のストリームデータ処理装置のブロック図である。
【図８】図７のストリームデータ処理装置の一部のパケット処理回路を共有化した別の従来のストリームデータ処理装置のブロック図である。
【図９】図８のストリームデータ処理装置のパケット処理回路５の出力結果の説明図である。
【符号の説明】
【００３１】
１〜６：パケット処理回路
７，８：セレクタ
９：フロー制御回路
１０，１０Ａ〜１０Ｄ、１０’：パケットバッファ回路
１１：入力データバス
１２：データ入力要求信号線
１３：終端判定部
１４：パケット記憶手段
１５：データ入力確認信号線
１６：出力データバス
１７：データ出力要求信号線
１８：データ出力確認信号線
【図１】
2005303733.tif 000003
【図２】
2005303733.tif 000004
【図３】
2005303733.tif 000005
【図４】
2005303733.tif 000006
【図５】
2005303733.tif 000007
【図６】
2005303733.tif 000008
【図７】
2005303733.tif 000009
【図８】
2005303733.tif 000010
【図９】
2005303733.tif 000011