(57)【要約】【課題】不揮発性半導体記憶装置においてホットホール耐性を向上し、書込み、消去に対するマージン拡大を実現した２Ｔ構造ｐチャネル型フラッシュメモリの利点を確保しつつ、メモリセルの占有面積を縮小する。【解決手段】  ｎ型半導体層１表面にｐ型ソース領域２およびｐ型ドレイン領域３を形成し、ｐ型ソース領域２とｐ型ドレイン領域３とに挟まれたチャネル領域の上方でかつｐ型ドレイン領域３とオーバーラップする位置にトンネル酸化膜４を介して電荷蓄積電極５を形成し、ｐ型ソース領域２とｐ型ドレイン領域３とに挟まれたチャネル領域の上方でかつｐ型ソース領域２とオーバーラップする位置に絶縁膜６を介して選択電極７を形成し、電荷蓄積電極５の上方に絶縁膜８を介して制御電極９を形成した構造にする。【選択図】  図１
2005236139.tif 000002
【特許請求の範囲】
【請求項１】
ｎ型半導体層と、
前記ｎ型半導体層表面から内部に向かって、互いに離されてそれぞれ形成されたｐ型ソース領域およびｐ型ドレイン領域と、
前記ｎ型半導体層上に形成されたトンネル絶縁膜である第１の絶縁膜と、
前記第１の絶縁膜を介し、前記ｐ型ソース領域とｐ型ドレイン領域とに挟まれた前記ｎ型半導体層の一部であるチャネル領域の上方の一部と前記ｐ型ドレイン領域の上方の一部とにまたがって形成された電荷蓄積電極と、
前記電荷蓄積電極の上方に第２の絶縁膜を介して形成された制御電極と、
前記ｎ型半導体層上に形成された第３の絶縁膜を介し、前記チャネル領域の上方の別の一部と前記ｐ型ソース領域の上方の一部とにまたがって形成された選択電極と
を備え、
前記選択電極は、前記電荷蓄積電極の片側側壁に第４の絶縁膜を介して隣接している、不揮発性半導体記憶装置。
【請求項２】
ｎ型半導体層と、
前記ｎ型半導体層表面から内部に向かって形成されたｐ型ドレイン領域と、
前記ｎ型半導体層表面から内部に向かって形成され、前記ｐ型ドレイン領域の両側に当該ｐ型ドレイン領域とはそれぞれ離れて位置する２つのｐ型ソース領域と、
前記ｎ型半導体層上に形成されたトンネル絶縁膜である第１の絶縁膜と、
前記第１の絶縁膜を介し、前記ｐ型ドレイン領域と２つの前記ｐ型ソース領域とに挟まれた前記ｎ型半導体層の一部である２つのチャネル領域のそれぞれの上方の一部と前記ｐ型ドレイン領域の上方の一部とにまたがって形成された２つの電荷蓄積電極と、
前記電荷蓄積電極の上方に第２の絶縁膜を介して形成された２つの制御電極と、
前記ｎ型半導体層上に形成された第３の絶縁膜を介し、それぞれの前記チャネル領域の上方の別の一部と、それぞれの前記ｐ型ソース領域の上方の一部とにまたがって形成された２つの選択電極と
を備え、
前記選択電極は、前記電荷蓄積電極の片側側壁に第４の絶縁膜を介して隣接しており、
それぞれ前記第１の絶縁膜、電荷蓄積電極、第２の絶縁膜、選択電極、第３の絶縁膜、制御電極および第４の絶縁膜からなる２つのゲート電極構造は、前記ドレイン領域に関して対称な構造を有している、不揮発性半導体記憶装置。
【請求項３】
ｎ型半導体層と、
前記ｎ型半導体層表面から内部に向かって、互いに離されてそれぞれ形成されたｐ型ソース領域およびｐ型ドレイン領域と、
前記ｎ型半導体層上に形成されたトンネル絶縁膜である第１の絶縁膜と、
前記第１の絶縁膜を介し、前記ｐ型ソース領域とｐ型ドレイン領域とに挟まれた前記ｎ型半導体層の一部であるチャネル領域の上方の一部と前記ｐ型ソース領域の上方の一部とにまたがって形成された電荷蓄積電極と、
前記電荷蓄積電極の上方に第２の絶縁膜を介して形成された制御電極と、
前記ｎ型半導体層上に形成された第３の絶縁膜を介し、前記チャネル領域の上方の別の一部と前記ｐ型ドレイン領域の上方の一部とにまたがって形成された選択電極と
を備え、
前記選択電極は、前記電荷蓄積電極の片側側壁に第４の絶縁膜を介して隣接している、不揮発性半導体記憶装置。
【請求項４】
ｎ型半導体層と、
前記ｎ型半導体層表面から内部に向かって形成されたｐ型ソース領域と、
前記ｎ型半導体層表面から内部に向かって形成され、前記ｐ型ソース領域の両側に当該ｐ型ソース領域とはそれぞれ離れて位置する２つのｐ型ドレイン領域と、
前記ｎ型半導体層上に形成されたトンネル絶縁膜である第１の絶縁膜と、
前記第１の絶縁膜を介し、前記ｐ型ソース領域と２つの前記ｐ型ドレイン領域とに挟まれた前記ｎ型半導体層の一部である２つのチャネル領域のそれぞれの上方の一部と前記ｐ型ソース領域の上方の一部とにまたがって形成された２つの電荷蓄積電極と、
前記電荷蓄積電極の上方に第２の絶縁膜を介して形成された２つの制御電極と、
前記ｎ型半導体層上に形成された第３の絶縁膜を介し、それぞれの前記チャネル領域の上方の別の一部と、それぞれの前記ｐ型ドレイン領域の上方の一部とにまたがって形成された２つの選択電極と
を備え、
前記選択電極は、前記電荷蓄積電極の片側側壁に第４の絶縁膜を介して隣接しており、
それぞれ前記第１の絶縁膜、電荷蓄積電極、第２の絶縁膜、選択電極、第３の絶縁膜、制御電極および第４の絶縁膜からなる２つのゲート電極構造は、前記ソース領域に関して対称な構造を有している、不揮発性半導体記憶装置。
【請求項５】
前記ｐ型ソース領域、前記ｐ型ドレイン領域、前記電荷蓄積電極、前記制御電極および前記選択電極は、メモリセルを構成しており、
複数の前記メモリセルは、前記ｎ型半導体層表面において互いに略直交する行および列に配列されてメモリセルアレイを構成しており、
前記制御電極は、前記列方向に連続して延在してワード線を形成しており、
前記選択電極は、前記列方向に連続して延在して選択ゲート線を形成しており、
さらに、前記複数のメモリセルの前記列方向に並ぶ前記ｐ型ソース領域および前記行方向に並ぶ前記ｐ形ドレイン領域をそれぞれ接続して列方向に延在するソース線および行方向に延在するビット線がそれぞれ設けられている、請求項１から４のいずれかに記載の不揮発性半導体記憶装置。
【請求項６】
請求項１または２に記載の不揮発性半導体記憶装置において、
前記ｎ型半導体層に対して正電位を前記制御電極に印加し、前記ｎ型半導体層に対して負電位を前記ｐ型ドレイン領域に印加することによって、電子を前記第１の絶縁膜を介して前記電荷蓄積電極に注入し、情報の書き込みを行う、不揮発性半導体記憶装置の駆動方法。
【請求項７】
請求項１または２に記載の不揮発性半導体記憶装置において、
前記ｐ型ドレイン領域と前記ｎ型半導体層とのｐｎ接合部でバンド−バンド間トンネル現象での誘起によってホットエレクトロンを発生させ、前記電荷蓄積電極へ前記ホットエレクトロンの注入を行い、情報の書き込みを行う、不揮発性半導体記憶装置の駆動方法。
【請求項８】
請求項１または２に記載の不揮発性半導体記憶装置において、
前記ｐ型ドレイン領域と前記ｎ型半導体層とのｐｎ接合部でなだれ降伏現象によってホットエレクトロンを発生させ、前記電荷蓄積電極へ前記ホットエレクトロンの注入を行い、情報の書き込みを行う、不揮発性半導体記憶装置の駆動方法。
【請求項９】
請求項１または２に記載の不揮発性半導体記憶装置において、
前記制御電極に負電位を印加し、前記ｐ型ソース領域に正電位を印加して、前記電荷蓄積電極から前記第１の絶縁膜を介して前記チャネル領域に電子を放出させることによって情報の消去を行う、不揮発性半導体記憶装置の駆動方法。
【請求項１０】
請求項１または２に記載の不揮発性半導体記憶装置において、
前記電荷蓄積電極から前記第１の絶縁膜を介して前記チャネル領域へＦＮトンネル現象による電子放出を行うことによって情報の消去を行う、不揮発性半導体記憶装置の駆動方法。
【請求項１１】
請求項３または４に記載の不揮発性半導体記憶装置において、
前記ｎ型半導体層に対して負電位を前記制御電極に印加し、前記ｎ型半導体層に対して正電位を前記ｐ型ドレイン領域に印加することによって、電子を前記第１の絶縁膜を介して前記電荷蓄積電極から前記ｐ型ドレイン領域へ放出し、情報の書き込みを行う、不揮発性半導体記憶装置の駆動方法。
【請求項１２】
請求項３または４に記載の不揮発性半導体記憶装置において、
前記電荷蓄積電極から前記第１の絶縁膜を介して前記ｐ型ドレイン領域へＦＮトンネル現象による電子放出を行うことによって情報の書き込みを行う、不揮発性半導体記憶装置の駆動方法。
【請求項１３】
請求項３または４に記載の不揮発性半導体記憶装置において、
前記制御電極に正電位を印加し、前記ｎ型領域の半導体基板に対して前記ｐ型ソース領域に負電位を印加して、前記第１の絶縁膜を介して前記電荷蓄積電極に電子を注入することによって情報の消去を行う、不揮発性半導体記憶装置の駆動方法。
【請求項１４】
請求項３または４に記載の不揮発性半導体記憶装置において、
前記ｐ型ソース領域と前記ｎ型半導体層とのｐｎ接合部でバンド−バンド間トンネル現象での誘起によってホットエレクトロンを発生させ、前記電荷蓄積電極へ前記ホットエレクトロンの注入を行い、情報の消去を行う、不揮発性半導体記憶装置の駆動方法。
【請求項１５】
請求項３または４に記載の不揮発性半導体記憶装置において、
前記ｐ型ソース領域と前記ｎ型半導体層とのｐｎ接合部でなだれ降伏現象によってホットエレクトロンを発生させ、前記電荷蓄積電極へ前記ホットエレクトロンの注入を行い、情報の消去を行う、不揮発性半導体記憶装置の駆動方法。
【請求項１６】
第一導電型の半導体層の上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に第１の導電膜を堆積させる工程と、
前記第１の導電膜の一部を選択的に除去する工程と、
前記第１の導電膜上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜の上に第２の導電膜を堆積させる工程と、
前記第１の導電膜、前記第２の絶縁膜および前記第２の導電膜からなる電極構造層の一部を選択的に且つ前記第一導電型の半導体層の表面に対して垂直に除去して、前記第１の導電膜の除去した方向と略直交する方向に延びる複数の帯状とする工程と、
前記電極構造層が除去された前記第一導電型の半導体層の表面に第３の絶縁膜を形成するとともに、前記帯状の電極層構造の、両側壁に第４の絶縁膜を形成し、当該第４の絶縁膜を介して第３の導電膜を形成して選択電極とする工程と、
前記帯状の電極構造層の当該帯の中央部分を除去して、一本の当該帯を二本に分割する工程と、
前記電極構造層をマスクとして前記第一導電型の半導体層に第一導電型とは異なる第二導電型の不純物拡散領域を形成する工程と
を含む、不揮発性半導体記憶装置の製造方法。
【請求項１７】
前記第一導電型はｎ型であり、前記第二導電型はｐ型である、請求項１６に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置およびその駆動方法並びに不揮発性半導体記憶装置の製造方法に関し、特にフラッシュメモリからなる不揮発性半導体記憶装置及びその製造方法、駆動方法に関する。
【背景技術】
【０００２】
電気的に書換え可能な不揮発性メモリとして、フラッシュメモリがよく知られている。このフラッシュメモリは、半導体基板上に形成されたソース領域とドレイン領域とに挟まれたチャネル領域上にゲート絶縁膜を介してフローティングゲート電極（電荷蓄積電極）が形成され、さらにフローティングゲート電極上に薄い層間絶縁膜を介してコントロールゲート電極（制御電極）が形成された構造をしている。一般的にはソース領域およびドレイン領域はｎ型不純物拡散層で構成される。以下にＮＯＲ型と呼ばれるｎチャネル型フラッシュメモリの駆動方式の一例を説明する。
【０００３】
このｎチャネルＮＯＲ型フラッシュメモリの書込みは、一例として、ドレイン領域とコントロールゲート電極に正電位を印加し、半導体基板のドレイン近傍のチャネル領域でホットエレクトロンを発生させ、このホットエレクトロンをフローティングゲート電極へ加速注入することにより行われる。
【０００４】
このｎチャネルＮＯＲ型フラッシュメモリの読み出しは、一例として、ドレイン領域とコントロールゲート電極に正電位を印加したときに、ソース・ドレイン間を流れ、フローティングゲート電極に蓄積された電荷量に依存して異なる電流量を検知することにより行われる。
【０００５】
このｎチャネルＮＯＲ型フラッシュメモリの消去は、フローティングゲート電極からソース領域、またはドレイン領域、またはチャネル領域にトンネリング現象を利用して、電子を放出させる電気的な消去方法が考案されている。
【０００６】
ｎチャネルＮＯＲ型フラッシュメモリでは、メモリセルアレイのビット線およびワード線を選択することにより上記書込みを１ビット毎に行い、ある一定のメモリ領域全てのビットについて一括に消去を行う。このため、メモリセルアレイの消去後のメモリセルトランジスタの閾値電圧は０ボルトに近い低Ｖｔとなるが、書込み後の閾値電圧と比較してＶｔ値の分布幅が大きく、消去後低Ｖｔとなった閾値電圧分布において、一部のメモリセル（ビット）の閾値電圧が０Ｖより小さくなるオーバーイレーズ現象が生じる場合がある。
【０００７】
このオーバーイレーズ現象の生じたビットが存在する場合、読出し誤動作を引き起こすことが一般的にｎチャネル型フラッシュメモリにおいて問題となっている。これを回避するためには消去後の閾値電圧はある一定値以上の高い値になるように設定する必要がある。そのため消去後の低Ｖｔ側メモリセルと書込み後の高Ｖｔ側メモリセルの読出しマージンが小さくなるので、そのマージンを確保するため書込み後の閾値電圧もある一定値以上に設定する必要があり、このような対策は低消費電力化、単一電源化の妨げとなっていた。
【０００８】
以上のような問題点を改善するためｎチャネルＮＯＲ型フラッシュメモリ以外に、書込みおよび消去時の消費電力を少なくしたメモリセルが種々提案されている。その一つにｎチャネルＤＩＮＯＲ（ｄｉｖｉｄｅｄ  ｂｉｔ  ｌｉｎｅ  ＮＯＲ）型フラッシュメモリがある。以下にこのｎチャネルＤＩＮＯＲ型フラッシュメモリの駆動方式の一例を説明する。
【０００９】
このｎチャネルＤＩＮＯＲ型フラッシュメモリの書込みは、一例として、フローティングゲート電極からドレイン領域にトンネリング現象を利用して、電子を放出させることにより電気的に行われる。
【００１０】
このｎチャネルＤＩＮＯＲ型フラッシュメモリの読み出しは、一例として、ドレイン領域とコントロールゲート電極に正電位を印加したときに、ソース・ドレイン間を流れ、フローティングゲート電極に蓄積された電荷量に依存する電流量を検知することにより行う。
【００１１】
このｎチャネルＤＩＮＯＲ型フラッシュメモリの消去は、コントロールゲート電極に正電位を印加し、ソース領域および半導体基板に負電位を印加し、ドレイン領域を開放し、チャネル領域からフローティングゲート電極にＦＮトンネル現象により電子を注入することにより行われる。
【００１２】
ｎチャネルＤＩＮＯＲ型フラッシュメモリでは、メモリセルアレイのビット線およびワード線を選択することにより上記書込みを１ビット毎に行い、ある一定のメモリ領域全てのビットについて一括に消去を行う。つまりｎチャネルＮＯＲ型フラッシュメモリと比較して、ｎチャネルＤＩＮＯＲ型フラッシュメモリの駆動方式は書込み状態と消去状態の論理が逆となっており、書込みにより１ビット毎にメモリセルを低Ｖｔ状態とし、消去によりある一定のメモリ領域全てのビットについて一括に高Ｖｔ状態とするものである。書込みによる低Ｖｔ状態への移行は１ビットずつ行われるので、これにより、低Ｖｔ閾値電圧の分布が小さく抑えられ、オーバーイレーズ現象の発生を抑制することができる。したがって、書込み後および消去後の閾値電圧をＮＯＲ型と比較して両方ともに低く抑えることができ、低消費電力化、単一電源化に対し有効である。
【００１３】
しかしながら、上記のようなｎチャネル型フラッシュメモリでは以下のような問題がある。すなわち、例えばＤＩＮＯＲ型の書込み時の場合、コントロールゲート電極に負電位を、ドレイン領域に正電位を印加してフローティングゲート電極に蓄積された電子をドレイン領域へ放出させるが、このときフローティングゲート電極とドレイン領域との間に強電界が生じ、ドレイン領域近傍のｐウェル内でバンド−バンド間トンネル現象が引き起こされ、電子−正孔対が生成される。このとき正孔はドレイン領域とｐウェルの間の空乏層電界により加速され高エネルギーを得てホットホール化し、この正孔の一部がトンネル酸化膜へ注入される。このホットホール化した正孔のトンネル酸化膜への注入は一般的に言ってトンネル酸化膜の劣化を引き起こし、フラッシュメモリにおける信頼性の低下を招くため問題となっている。
【００１４】
この問題に対し、特許文献１ではｐチャネル型フラッシュメモリが提案されている。ｐチャネル型フラッシュメモリの構成はｎチャネル型フラッシュメモリと比較して、ソース領域およびドレイン領域がｐ型不純物拡散層で構成されることが大きな違いであり、半導体基板上に形成されたソース領域とドレイン領域に挟まれたチャネル領域上にゲート絶縁膜を介してフローティングゲート電極（電荷蓄積電極）が形成され、さらにフローティングゲート電極上に層間絶縁膜を介してコントロールゲート電極（制御電極）が形成されている点は同一である。
【００１５】
以下にｐチャネル型フラッシュメモリの駆動方式の一例を説明する。
【００１６】
書込み方法の一例を示すと、まずコントロールゲート電極に正電位（例えば１０Ｖ）を、ドレイン領域に負電位（例えば−６Ｖ）を印加し、ソース領域を開放状態、ｎウェルを接地電位とすることで、ドレイン領域においてバンド−バンド間トンネル現象を発生させて、電子−正孔対を生成させる。この対のうち、電子は横方向電界によりチャネル方向に加速され、高エネルギーを有するホットエレクトロンになる。このとき、コントロールゲート電極には正電位が印加されているため、このホットエレクトロンは容易にトンネル酸化膜に注入され、フローティングゲート電極まで達することができ、書込みが行われる。
【００１７】
この書込み動作によりメモリセルを低Ｖｔ状態（ここではｐチャネル型トランジスタであるため、負の符号で絶対値が小さい状態）にすることができる。なお、このときバンド−バンド間トンネル現象により生成した電子−正孔対のうち正孔は、ドレイン領域へと引っ張られ、正孔濃度の高いドレイン領域において散乱を起こし、エネルギーが奪われホットホール化することがないことから、トンネル酸化膜の信頼性を劣化させることがなくなる。
【００１８】
読み出しは、一例として、コントロールゲート電極に負電位（例えば−３．３Ｖ）を、ドレイン領域に負電位（例えば−１Ｖ）を印加し、ソース領域およびｎウェルに接地電位を印加したとき、ソース・ドレイン間を流れ、すでにフローティングゲート電極に蓄積された電荷量に依存する電流量を検知することにより行う。
【００１９】
消去は、一例として、コントロールゲート電極に負電位（例えば−１０Ｖ）を、ソース領域およびｎウェルに正電位（例えば１０Ｖ）を印加し、ドレイン領域を開放状態とすることにより、フローティングゲート電極からチャネル領域にトンネリング現象を利用して、電子を放出させることにより電気的に行われる。この消去動作により高Ｖｔ状態の（ここではｐチャネル型トランジスタであるため、負の符号で絶対値が大きい状態）メモリセルを形成することができる。
【００２０】
しかしながら、上記のごときｐチャネル型フラッシュメモリでは、特許文献２に記載されているように、書き込み時の非選択ビットに誤書込み（ディスターブ）が生じた場合、ディスターブに対するマージンが小さいという問題があった。このことについて詳しく説明する。
【００２１】
上記のｐチャネル型フラッシュメモリにおける書込み時の選択ビットと同一ビットライン上の非選択ビットでは、コントロールゲート電極に接地電位、ドレイン領域に−６Ｖ、ソース領域が開放状態、ｎウェルに接地電位が印加された状態となっている。このときこの非選択ビットのドレイン領域においてバンド−バンド間トンネル現象が発生し、電子−正孔対が生成され、また、このビットのフローティングゲート電極における電位はドレイン領域およびコントロールゲート電極との容量結合により−１Ｖ程度となる。そして、フローティングゲート電極−ドレイン領域間に生じる電界により、ドレイン領域においてバンド−バンド間トンネル現象により生じた電子−正孔対のうち電子が非選択ビットのフローティングゲート電極にも注入されるディスターブが発生する。上記ｐチャネル型フラッシュメモリでは書込み後のメモリセルにおけるＶｔは約−２．５Ｖ、消去後のＶｔは約−４．２Ｖであり、その差が小さく、上記のディスターブによる影響が無視できないという問題があった。
【００２２】
上記問題を解決すべく、特許文献２ではメモリセルを２個のトランジスタで構成する２−トランジスタ（２Ｔ）構造ｐチャネル型フラッシュメモリが提案されている。この２Ｔ構造ｐチャネル型フラッシュメモリについて図１２を参照しながら説明する。
【００２３】
図１２は、断面を示した図である。この２Ｔ構造ｐチャネル型フラッシュメモリの構成は、フローティングゲート電極１０５を有するメモリセルトランジスタ２０１と選択トランジスタ２０２の２つのトランジスタが隣り合った構成になっており、これらにより一つのビットが形成されている。
【００２４】
メモリセルトランジスタ２０１は、半導体基板１０１にそれぞれ形成されているｐ型ソース領域１０２と第１のドレイン領域１１１とに挟まれた第１のチャネル領域上に形成されている。この第１のチャネル領域上にゲート絶縁膜１０４を介してフローティングゲート電極（電荷蓄積電極）１０５が形成され、さらにこのフローティングゲート電極１０５上に層間絶縁膜１０８を介してコントロールゲート電極（制御電極）１０９が形成されている。また、選択トランジスタ２０２は、半導体基板１０１に形成されているｐ型第１のドレイン領域１１１と第２のドレイン領域１１２とに挟まれた第２のチャネル領域上に形成されている。この第２のチャネル領域上に絶縁膜１０６を介して選択ゲート電極１０７が形成されているものである。
【００２５】
以下にこの２Ｔ構造ｐチャネル型フラッシュメモリの駆動方法の一例を説明する。まず書込み方法の一例であるが、コントロールゲート電極１０９に正電位（例えば８Ｖ）を、第２のドレイン領域１１２に負電位（例えば−５Ｖ）を印加し、ソース領域１０２を開放状態、ｎウェル（基板１０１）にＶｃｃ（例えば３Ｖ）、選択ゲート電極１０７に負電位（例えば−７．５Ｖ）を印加することで、選択トランジスタ２０２がオン状態となり第１のドレイン領域１１１が第２のドレイン領域１１２と同電位となり、第１のドレイン領域１１１においてバンド−バンド間トンネル現象が発生し、電子−正孔対が生成される。
【００２６】
この対のうち、電子は横方向電界によりチャネル方向に加速され、高エネルギーを有するホットエレクトロンになる。このとき、コントロールゲート電極１０９には正電位が印加されているため、このホットエレクトロンは容易にトンネル酸化膜１０４に注入され、フローティングゲート電極１０５まで達することができ、書込みが行われる。なお、このときバンド−バンド間トンネル現象により生成した電子−正孔対のうち正孔は、第１のドレイン領域１１１へと引っ張られ、正孔濃度の高い第１のドレイン領域１１１において散乱を起こしエネルギーが奪われるためホットホール化することがないから、前述したホットホールによる信頼性低下の問題を回避することができる。
【００２７】
読み出しは、一例として、コントロールゲート電極１０９にＶｃｃ（例えば３Ｖ）を、第２のドレイン領域１１２に正電位（例えば１．２Ｖ）を印加し、ソース領域１０２およびｎウェル（基板１０１）にＶｃｃ（例えば３Ｖ）、選択ゲート電極１０７に接地電位を印加したときに、ソース・ドレイン間を流れフローティングゲート電極１０９に蓄積された電荷量に依存する電流量を検知することにより行う。
【００２８】
消去は、一例として、コントロールゲート電極１０９に負電位（例えば−８．５Ｖ）を、ソース領域１０２およびｎウェルに正電位（例えば８．５Ｖ）を印加し、第２のドレイン領域１１２および選択ゲート電極１０７を開放状態とすることにより、フローティングゲート電極１０９からチャネル領域にトンネリング現象を利用して、電子を放出させることにより電気的に行われる。
【００２９】
図１３に１Ｔ（トランジスタ）構造ｐチャネル型フラッシュメモリ（点線）と２Ｔ構造ｐチャネル型フラッシュメモリ（実線）の書込み後、消去後のメモリセルトランジスタ閾値電圧分布の概略を示す。図１３に示すように、１Ｔ構造では閾値電圧を、書込み後、消去後ともに負の電圧とする必要があり、書込み後および消去後のＶｔ分布まで考慮に入れたＶｔ設定値マージンが小さいが、２Ｔ構造では選択トランジスタの存在により閾値電圧を必ず負とする制限がなくなり、書込み後および消去後のＶｔ分布を考慮したＶｔ設定値マージンを大きく取ることができるという利点があることがわかる。
【特許文献１】特開平９−８１５３号公報
【特許文献２】米国特許５，９１２，８４２号
【発明の開示】
【発明が解決しようとする課題】
【００３０】
しかしながら、上記のごとき２Ｔ構造ｐチャネル型フラッシュメモリでは１メモリセルに対し２つのトランジスタを有し、メモリセルの占有面積微細化が困難であるという課題があった。特に消去動作の際、フローティングゲート電極が半導体基板とトンネル酸化膜を介して対向している面積が大きいほど消去効率が良くなることを考えると、フローティングゲート電極の、半導体基板とトンネル酸化膜を介して対向している面積を大きくとることがより望ましい。つまり、メモリセルのゲート長およびゲート幅を十分に確保しておく必要があり、これは２Ｔ構造メモリセルの場合特に面積微細化に逆行するものである。
【００３１】
本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、２Ｔ構造ｐチャネル型フラッシュメモリの利点を確保しつつ、メモリセルの面積微細化、メモリセルの高密度化が実現できる不揮発性半導体記憶装置およびその製造方法並びに不揮発性半導体記憶装置の駆動方法を提供することにある。
【課題を解決するための手段】
【００３２】
本発明の第１の不揮発性半導体記憶装置は、ｎ型半導体層と、前記ｎ型半導体層表面から内部に向かって、互いに離されてそれぞれ形成されたｐ型ソース領域およびｐ型ドレイン領域と、前記ｎ型半導体層上に形成されたトンネル絶縁膜である第１の絶縁膜と、前記第１の絶縁膜を介し、前記ｐ型ソース領域とｐ型ドレイン領域とに挟まれた前記ｎ型半導体層の一部であるチャネル領域の上方の一部と前記ｐ型ドレイン領域の上方の一部とにまたがって形成された電荷蓄積電極と、前記電荷蓄積電極の上方に第２の絶縁膜を介して形成された制御電極と、前記ｎ型半導体層上に形成された第３の絶縁膜を介し、前記チャネル領域の上方の別の一部と前記ｐ型ソース領域の上方の一部とにまたがって形成された選択電極とを備え、  前記選択電極は、前記電荷蓄積電極の片側側壁に第４の絶縁膜を介して隣接している。
【００３３】
本発明の第２の不揮発性半導体記憶装置は、ｎ型半導体層と、前記ｎ型半導体層表面から内部に向かって形成されたｐ型ドレイン領域と、前記ｎ型半導体層表面から内部に向かって形成され、前記ｐ型ドレイン領域の両側に当該ｐ型ドレイン領域とはそれぞれ離れて位置する２つのｐ型ソース領域と、前記ｎ型半導体層上に形成されたトンネル絶縁膜である第１の絶縁膜と、前記第１の絶縁膜を介し、前記ｐ型ドレイン領域と２つの前記ｐ型ソース領域とに挟まれた前記ｎ型半導体層の一部である２つのチャネル領域のそれぞれの上方の一部と前記ｐ型ドレイン領域の上方の一部とにまたがって形成された２つの電荷蓄積電極と、前記電荷蓄積電極の上方に第２の絶縁膜を介して形成された２つの制御電極と、前記ｎ型半導体層上に形成された第３の絶縁膜を介し、それぞれの前記チャネル領域の上方の別の一部と、それぞれの前記ｐ型ソース領域の上方の一部とにまたがって形成された２つの選択電極とを備え、前記選択電極は、前記電荷蓄積電極の片側側壁に第４の絶縁膜を介して隣接しており、それぞれ前記第１の絶縁膜、電荷蓄積電極、第２の絶縁膜、選択電極、第３の絶縁膜、制御電極および第４の絶縁膜からなる２つのゲート電極構造は、前記ドレイン領域に関して対称な構造を有している。
【００３４】
本発明の第３の不揮発性半導体記憶装置は、ｎ型半導体層と、前記ｎ型半導体層表面から内部に向かって、互いに離されてそれぞれ形成されたｐ型ソース領域およびｐ型ドレイン領域と、前記ｎ型半導体層上に形成されたトンネル絶縁膜である第１の絶縁膜と、前記第１の絶縁膜を介し、前記ｐ型ソース領域とｐ型ドレイン領域とに挟まれた前記ｎ型半導体層の一部であるチャネル領域の上方の一部と前記ｐ型ソース領域の上方の一部とにまたがって形成された電荷蓄積電極と、前記電荷蓄積電極の上方に第２の絶縁膜を介して形成された制御電極と、前記ｎ型半導体層上に形成された第３の絶縁膜を介し、前記チャネル領域の上方の別の一部と前記ｐ型ドレイン領域の上方の一部とにまたがって形成された選択電極とを備え、前記選択電極は、前記電荷蓄積電極の片側側壁に第４の絶縁膜を介して隣接している。
【００３５】
本発明の第４の不揮発性半導体記憶装置は、ｎ型半導体層と、前記ｎ型半導体層表面から内部に向かって形成されたｐ型ソース領域と、前記ｎ型半導体層表面から内部に向かって形成され、前記ｐ型ソース領域の両側に当該ｐ型ソース領域とはそれぞれ離れて位置する２つのｐ型ドレイン領域と、前記ｎ型半導体層上に形成されたトンネル絶縁膜である第１の絶縁膜と、前記第１の絶縁膜を介し、前記ｐ型ソース領域と２つの前記ｐ型ドレイン領域とに挟まれた前記ｎ型半導体層の一部である２つのチャネル領域のそれぞれの上方の一部と前記ｐ型ソース領域の上方の一部とにまたがって形成された２つの電荷蓄積電極と、前記電荷蓄積電極の上方に第２の絶縁膜を介して形成された２つの制御電極と、前記ｎ型半導体層上に形成された第３の絶縁膜を介し、それぞれの前記チャネル領域の上方の別の一部と、それぞれの前記ｐ型ドレイン領域の上方の一部とにまたがって形成された２つの選択電極とを備え、前記選択電極は、前記電荷蓄積電極の片側側壁に第４の絶縁膜を介して隣接しており、それぞれ前記第１の絶縁膜、電荷蓄積電極、第２の絶縁膜、選択電極、第３の絶縁膜、制御電極および第４の絶縁膜からなる２つのゲート電極構造は、前記ソース領域に関して対称な構造を有している。
【００３６】
前記ｐ型ソース領域、前記ｐ型ドレイン領域、前記電荷蓄積電極、前記制御電極および前記選択電極は、メモリセルを構成しており、複数の前記メモリセルは、前記ｎ型半導体層表面において互いに略直交する行および列に配列されてメモリセルアレイを構成しており、前記制御電極は、前記列方向に連続して延在してワード線を形成しており、前記選択電極は、前記列方向に連続して延在して選択ゲート線を形成しており、さらに、前記複数のメモリセルの前記列方向に並ぶ前記ｐ型ソース領域および前記行方向に並ぶ前記ｐ型ドレイン領域をそれぞれ接続して列方向に延在するソース線および行方向に延在するビット線がそれぞれ設けられている。
【００３７】
本発明の第１の不揮発性半導体記憶装置の駆動方法は、本発明の第１または第２の不揮発性半導体記憶装置において、前記ｎ型半導体層に対して正電位を前記制御電極に印加し、前記ｎ型半導体層に対して負電位を前記ｐ型ドレイン領域に印加することによって、電子を前記第１の絶縁膜を介して前記電荷蓄積電極に注入し、情報の書き込みを行う。
【００３８】
本発明の第２の不揮発性半導体記憶装置の駆動方法は、本発明の第１または第２の不揮発性半導体記憶装置において、前記ｐ型ドレイン領域と前記ｎ型半導体層とのｐｎ接合部でバンド−バンド間トンネル現象での誘起によってホットエレクトロンを発生させ、前記電荷蓄積電極へ前記ホットエレクトロンの注入を行い、情報の書き込みを行う。
【００３９】
本発明の第３の不揮発性半導体記憶装置の駆動方法は、本発明の第１または第２の不揮発性半導体記憶装置において、前記ｐ型ドレイン領域と前記ｎ型半導体層とのｐｎ接合部でなだれ降伏現象によってホットエレクトロンを発生させ、前記電荷蓄積電極へ前記ホットエレクトロンの注入を行い、情報の書き込みを行う
本発明の第４の不揮発性半導体記憶装置の駆動方法は、本発明の第１または第２の不揮発性半導体記憶装置において、前記制御電極に負電位を印加し、前記ｐ型ソース領域に正電位を印加して、前記電荷蓄積電極から前記第１の絶縁膜を介して前記チャネル領域に電子を放出させることによって情報の消去を行う。
【００４０】
本発明の第５の不揮発性半導体記憶装置の駆動方法は、本発明の第１または第２の不揮発性半導体記憶装置において、前記電荷蓄積電極から前記第１の絶縁膜を介して前記チャネル領域へＦＮトンネル現象による電子放出を行うことによって情報の消去を行う。
【００４１】
本発明の第６の不揮発性半導体記憶装置の駆動方法は、本発明の第３または第４の不揮発性半導体記憶装置において、前記ｎ型半導体層に対して負電位を前記制御電極に印加し、前記ｎ型半導体層に対して正電位を前記ｐ型ドレイン領域に印加することによって、電子を前記第１の絶縁膜を介して前記電荷蓄積電極から前記ｐ型ドレイン領域へ放出し、情報の書き込みを行う。
【００４２】
本発明の第７の不揮発性半導体記憶装置の駆動方法は、本発明の第３または第４の不揮発性半導体記憶装置において、前記電荷蓄積電極から前記第１の絶縁膜を介して前記ｐ型ドレイン領域へＦＮトンネル現象による電子放出を行うことによって情報の書き込みを行う。
【００４３】
本発明の第８の不揮発性半導体記憶装置の駆動方法は、本発明の第３または第４の不揮発性半導体記憶装置において、前記制御電極に正電位を印加し、前記ｎ型領域の半導体基板に対して前記ｐ型ソース領域に負電位を印加して、前記第１の絶縁膜を介して前記電荷蓄積電極に電子を注入することによって情報の消去を行う。
【００４４】
本発明の第９の不揮発性半導体記憶装置の駆動方法は、本発明の第３または第４の不揮発性半導体記憶装置において、前記ｐ型ソース領域と前記ｎ型半導体層とのｐｎ接合部でバンド−バンド間トンネル現象での誘起によってホットエレクトロンを発生させ、前記電荷蓄積電極へ前記ホットエレクトロンの注入を行い、情報の消去を行う。
【００４５】
本発明の第１０の不揮発性半導体記憶装置の駆動方法は、本発明の第３または第４の不揮発性半導体記憶装置において、前記ｐ型ソース領域と前記ｎ型半導体層とのｐｎ接合部でなだれ降伏現象によってホットエレクトロンを発生させ、前記電荷蓄積電極へ前記ホットエレクトロンの注入を行い、情報の消去を行う。
【００４６】
本発明の不揮発性半導体記憶装置の製造方法は、第一導電型の半導体層の上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に第１の導電膜を堆積させる工程と、前記第１の導電膜の一部を選択的に除去する工程と、前記第１の導電膜上に第２の絶縁膜を形成する工程と、前記第２の絶縁膜の上に第２の導電膜を堆積させる工程と、前記第１の導電膜、前記第２の絶縁膜および前記第２の導電膜からなる電極構造層の一部を選択的に且つ前記第一導電型の半導体層の表面に対して垂直に除去して、前記第１の導電膜の除去した方向と略直交する方向に延びる複数の帯状とする工程と、前記電極構造層が除去された前記第一導電型の半導体層の表面に第３の絶縁膜を形成するとともに、前記帯状の電極層構造の両側壁に第４の絶縁膜を形成し、当該第４の絶縁膜を介して第３の導電膜を形成して選択電極とする工程と、前記帯状の電極構造層の当該帯の中央部分を除去して、一本の当該帯を二本に分割する工程と、前記電極構造層をマスクとして前記第一導電型の半導体層に第一導電型とは異なる第二導電型の不純物拡散領域を形成する工程とを含む。
【００４７】
ある実施形態において、前記第一導電型はｎ型であり、前記第二導電型はｐ型である。
【発明の効果】
【００４８】
本発明の半導体記憶装置およびその製造方法によれば、電荷蓄積電極と制御電極とを構成要素とするメモリトランジスタの側壁に選択電極を隣接させて設けているので、従来のような２Ｔ型メモリセルの占有面積が大きいという問題を解決できる。また、本発明の構造を有する半導体記憶装置では、本発明の構成のような駆動方法を実施できる。
【００４９】
本発明の駆動方法では、トンネル絶縁膜となる第１の絶縁膜を通じて電子を注入・放出するので、従来のようにホットホール化した正孔が第１の絶縁膜を通じて出入りすることがなくなり、フラッシュメモリにおける信頼性を改善したｐチャネル型フラッシュメモリの駆動が実現できる。さらに本発明は２Ｔ構造ｐチャネル型であるので、その特長である低消費電力であることおよび動作マージン（複数の異なる記憶情報としての設定Ｖｔ値間のマージンであり、過消去状態が発生しないマージン）が広いため確実な読み出しを行えるという特長を活かすことができ、半導体記憶装置、特にフラッシュメモリの高性能化に大きく寄与することができる。
【発明を実施するための最良の形態】
【００５０】
以下、本発明の実施形態を図面に基づいて詳細に説明する。
【００５１】
（第１の実施形態）
図１は本発明の第１の実施形態に係る不揮発性半導体記憶装置の構造を示す模式図である。図１（ａ）はメモリセルアレイ２６の平面図であり、図１（ｂ）は図１（ａ）のＡ−Ａ‘線で切断したメモリセル２４部分の断面図である。本実施形態の不揮発性半導体記憶装置は、一つのメモリセル２４に２つのトランジスタ構造を含む２Ｔ構造ｐチャンネル型メモリセルであり、断面図に示されているように、Ａ−Ａ’断面は２個のメモリセル２４，２４を含む。本実施形態のメモリセルアレイ２６は、複数のメモリセル２４，２４，…が図１（ａ）において縦方向と横方向とに配列している。この縦方向を列方向と呼び、列方向に直交する横方向を行方向と呼ぶ。なお、図１（ａ）、図１（ｂ）では、ソース線とビット線とを省略して図示していない。
【００５２】
図１（ａ）、（ｂ）に示す通り、本実施形態の不揮発性半導体記憶装置は、ｎ型半導体層１表面から内部に向かってｐ型ドレイン領域３と、その両側に２つのｐ型ソース領域２，２がそれぞれｐ型ドレイン領域３から離れて形成されている。ここでｎ型半導体層１は、ｎ型の半導体基板であってもよいし、半導体基板上に形成されたｎウェルであってもよい。ｐ型ドレイン領域３と２つのｐ型ソース領域２とに挟まれた２つのチャネル領域１２，１２（ｎ型半導体層１の一部）のそれぞれの上方の一部と、ｐ型ドレイン領域３の上方の一部とにまたがって（オーバーラップする位置に）、ゲート酸化膜である薄いトンネル絶縁膜（第１の絶縁膜）４，４を介して２つのフローティングゲート電極（電荷蓄積電極）５，５がそれぞれ形成されている。そしてフローティングゲート電極５，５の上方には第２の絶縁膜８，８を介して２つのコントロールゲート電極（制御電極）９，９が形成された構造となっている。
【００５３】
また、チャネル領域１２，１２の上方の別の一部とｐ型ソース領域２，２の上方の一部とにまたがって（オーバーラップする位置に）、第３の絶縁膜６，６を介して２つの選択ゲート電極（選択電極）７，７が形成されており、且つ選択ゲート電極７，７はフローティングゲート電極５，５とコントロールゲート電極９，９のチャネル領域１２，１２上の側壁に第４の絶縁膜２０，２０を介して隣接している。これらのｐ型ソース領域２、ｐ型ドレイン領域３、フローティングゲート電極５、コントロールゲート電極９および選択ゲート電極７がメモリセル２４を構成している。そして、図１（ｂ）に示した互いに隣接する２個のメモリセル２４，２４はｐ型ドレイン領域３に関して対称の形状をしている。つまり、隣接する２個のメモリセル２４，２４は、互いにフローティングゲート電極５，５とコントロールゲート電極９，９の露出された側壁同士を対向させ、当該対向させた側壁とは反対側の側壁に選択ゲート電極７，７がそれぞれ形成されており、ｐ型ドレイン領域３を共有し且つこの領域３に関して対称に配置されている。つまり、第１の絶縁層４，４、電荷蓄積電極５，５、第２の絶縁膜８，８、選択電極７，７、第３の絶縁膜６，６、制御電極７，７および第４の絶縁膜２０，２０からなる２つのゲート電極構造（メモリセル２４からｐ型ソース領域２とｐ型ドレイン領域３とを除いた構造）は対称な構造を有している。
【００５４】
このようなメモリセル２４の構成にしたことにより、メモリセルトランジスタと選択トランジスタとが第４の絶縁膜６を介して一体化した構造となっていることがわかる。したがって従来の２Ｔ構造ｐチャネル型フラッシュメモリセルに比べて、選択電極７を自己整合的に形成していること、および、従来の２Ｔ構造ｐチャネル型フラッシュメモリセルにおける第１のドレイン領域（図１２の１１１）を省略したことにより、メモリセルの占有面積低減化・高密度化が可能となっている。つまり、図１２に示す従来の２Ｔ構造ｐチャネル型フラッシュメモリセルでは、メモリセルトランジスタ２０１と選択トランジスタ２０２とが別々に離れて形成されているので、ドレイン領域１１１，１１２が２つとチャネル領域が２つ必要となっていたが、本実施形態のメモリセル２４では、メモリセルトランジスタと選択トランジスタとを一体化することによりドレイン領域３とチャネル領域１２とが１つで済むようになり、メモリセル２４一つ当たりの占有面積が約半分になったのである。
【００５５】
本実施形態では、メモリセルトランジスタと選択トランジスタとは一つのチャネル領域１２を共有し分割して使用しているとも言える。なお、各ｐ型ドレイン領域３および各ｐ型ソース領域２の上にはコンタクト３０が形成されて、それぞれビット線とソース線とに接続される。また、コントロールゲート電極９は列方向に連続して延在して、ワード線２９を形成している。選択ゲート電極７は、やはり列方向に連続して延在して、選択ゲート線２９を形成している。
【００５６】
以上のような構成の本実施形態に係る不揮発性半導体記憶装置における書込み方法を以下に述べる。
【００５７】
制御電極９に書込みに必要な正電位（例えば８Ｖ）、ドレイン領域３に書込みに必要な負電位（例えば−５Ｖ）を印加し、選択電極７を開放状態、ソース領域２を開放状態、ｎ型半導体層１をＶｃｃ（例えば３Ｖ）とすることで、ドレイン領域３のｐｎ接合部２２においてバンド−バンド間トンネル現象が発生し、電子−正孔対が生成される。このうち電子は横方向電界によりチャネル方向に加速され、高エネルギーを有する電子（ホットエレクトロン）になる。つまり、ｐｎ接合部２２においてバンド−バンド間トンネル現象での誘起によってホットエレクトロンが発生するのである。このとき、制御電極９には正電位が印加されているため、このホットエレクトロンは容易に第１の絶縁膜４に注入され、電荷蓄積電極５まで達することができ、書込みが行われる。つまり、本実施形態では電荷蓄積電極５に電子が蓄積されている状態が着込まれている状態と定義される。この書込みにおいては、ｎ型半導体層１に対して正電位を制御電極９に印加し、ｎ型半導体層１に対して負電位をｐ型ドレイン領域３に印加している。
【００５８】
このときバンド−バンド間トンネル現象により生成した電子−正孔対のうち正孔は、ドレイン領域３へと引っ張られ、正孔濃度の高いドレイン領域３において散乱を起こし、エネルギーが奪われホットホール化することがないことから、従来の技術で記述した特許文献１に記載されるものと同様、ホットホール化した正孔が、電荷蓄積電極５の下のトンネル絶縁膜４へ注入されることによる不揮発性半導体記憶装置の信頼性低下が生じることを回避することができる。なお、この書込み時に、書込みを選択した選択ビットに対するドレイン領域３を共有する隣接する非選択ビットにおいては、特許文献１に記載される技術と同様にディスターブ現象が発生するおそれある。しかしながら、特許文献２の技術と同様、本実施形態では選択トランジスタが存在するので、書込み後および消去後のＶｔ分布に対するマージンを大きく取ることが可能であり、２Ｔ構造による利点を維持している。また、書込み時間／バイアス等の調整によってＶｔ分布の変動量を所望の値以下に抑えることによりディスターブ変動の問題を回避することができる。
【００５９】
また、ドレイン領域３に印加する負電圧を、バンド−バンド間トンネル現象による書込みの場合よりも絶対値として高い電圧を印加して書込みを行ってもよい。この場合は、ドレイン領域３とｎ型半導体層１とのｐｎ接合部２２においてなだれ降伏が発生し、なだれ降伏の電流によりホットエレクトロンが発生する。このホットエレクトロンが制御電極９に印加されている正電位により電荷蓄積電極５に注入されることにより、書込みが行われる。
【００６０】
なお、本実施形態の不揮発性半導体記憶装置においては、書込みはドレイン領域３のコンタクト３０に接続されたビット線および制御電極９を兼ねるワード線２８をそれぞれ選択することにより、各メモリセル２４の１ビット毎に行う。
【００６１】
次に本実施形態の不揮発性半導体記憶装置における消去方法を以下に述べる。
【００６２】
制御電極９に消去に必要な負電位（例えば−８．５Ｖ）を、ｐ型ソース領域２およびｎ型半導体層１および選択電極７に消去に必要な正電位（例えば８．５Ｖ）を印加し、ｐ型ドレイン領域３を開放状態とすることにより、電荷蓄積電極５からチャネル領域１２へ第１の絶縁膜４を介して電子を放出させることにより電気的に行う。つまり、本実施形態では電荷蓄積電極５から電子が引き抜かれた状態になっているのが消去されている状態と定義される。この電子の放出は、ＦＮトンネリング現象（ファウラーノルドハイムトンネル現象）を利用したものである。また、この消去は、ソース領域２のコンタクト３０に接続されたソース線を選択することにより、選択したソース線に属するメモリセル２４，２４，…全てについて一括に行うことができる。
【００６３】
次に本実施形態の不揮発性半導体記憶装置における読出し方法を以下に述べる。
【００６４】
ｐ型ソース領域２にＶｃｃ（例えば３Ｖ）を、ｐ型ドレイン領域３に正電位（例えば１．２Ｖ）を印加し、制御電極９およびｎ型半導体層１にＶｃｃ（例えば３Ｖ）を、選択電極７に接地電位を印加したときに、ソース・ドレイン間を流れ電荷蓄積電極５に蓄積された電荷量に依存する電流量を検知し、その電流量の大小によって書き込み情報（書き込まれているか否か）が判断される。
【００６５】
図２は、本実施形態に係る不揮発性半導体記憶装置における書込み後および消去後のメモリセルの閾値電圧Ｖｔ分布の概略を示すものである。前述した書き込み（Ｐｒｏｇｒａｍ）、消去（Ｅｒａｓｅ）動作により、書き込み後には高Ｖｔ状態を、消去後には低Ｖｔ状態を形成し、書込み後と消去後とでは符号が異なる状態となっている。以上の構成により、本実施形態に係る不揮発性半導体記憶装置は、Ｖｔ設定値マージンを大きく取ることができて消費電力の抑制が可能であるという２Ｔ構造ｐチャネル型フラッシュメモリの利点を維持しつつ、メモリセルの微細化が実現できるｐチャネル型フラッシュメモリを提供することができる。
【００６６】
また、図１４に本実施形態における回路構成図を示す。前記メモリセル２４，２４，…が図１４において列方向と行方向とに配列しており、前記制御電極が前記列方向に連続して延在してワード線ＷＬ０，ＷＬ１，…を形成しており、前記選択電極が前記列方向に連続して延在して選択ゲート線ＳＧＬ０，ＳＧＬ１，…を形成している。さらに、前記複数のメモリセル２４，２４，…の前記列方向に並ぶ前記ｐ型ソース領域を接続して列方向に延在するソース線ＳＬ０，ＳＬ１，…を形成しており、前記行方向に並ぶ前記ｐ形ドレイン領域を接続して行方向に延在するビット線ＢＬ０，ＢＬ１，…を形成している。
【００６７】
（第２の実施形態）
本発明に係る第２の実施形態では、第１の実施形態とは逆に、電荷蓄積電極５から電子が引き抜かれた状態が書き込まれている状態であり、電荷蓄積電極５に電子が注入され電子が蓄積されている状態が消去されている状態と定義される。
【００６８】
本発明の第２の実施の形態による不揮発性半導体記憶装置の構造について、図３を参照して説明する。なお、図３ではソース線とビット線とを省略している。
【００６９】
図３は、本実施の形態に係る２Ｔ型メモリセル部分の構成を示しており、図３（ａ）はメモリセル２４平面レイアウト図であり、図３（ｂ）は図３（ａ）のＡ−Ａ‘線断面構造図である。図３からわかるように、このメモリセル２４構造は第１の実施の形態によるものと同一の形状を有しているが、ソース・ドレイン配置が異なっている。また、本実施形態も第１の実施形態と同様に、複数のメモリセル２４，２４，…が図３（ａ）において縦方向と横方向とに配列してメモリセルアレイ２６を構成している。
【００７０】
ｎ型半導体層１表面から内部に向かってｐ型ソース領域２および２つのｐ型ドレイン領域３，３が形成され、ｐ型ソース領域２とそれぞれのｐ型ドレイン領域３，３とに挟まれた２つのチャネル領域１２，１２（ｎ型半導体層１の一部）の上方の一部およびｐ型ソース領域２の上方の一部とにまたがって（オーバーラップする位置に）、トンネル絶縁膜である第１の絶縁膜４，４を介して２つの電荷蓄積電極５，５が形成されている。そして、電荷蓄積電極５，５の上方には、第２の絶縁膜８，８を介して２つの制御電極９，９が形成されている。
【００７１】
また、チャネル領域１２，１２の上方の一部およびｐ型ドレイン領域３，３の上方の一部とにまたがって（オーバーラップする位置に）、第３の絶縁膜６，６を介して２つの選択電極７，７が形成されており、且つこの選択電極７，７は電荷蓄積電極５，５と制御電極９，９のチャネル領域１２，１２上の側壁に第４の絶縁膜２０，２０を介して隣接している。そして、図３（ｂ）に示した互いに隣接する２個のメモリセル２４，２４はｐ型ソース領域２に関して対称の形状をしている。つまり、隣接する２個のメモリセル２４，２４は、互いにフローティングゲート電極５，５とコントロールゲート電極９，９の露出された側壁同士を対向させ、当該対向させた側壁とは反対側の側壁に選択ゲート電極７，７がそれぞれ形成されており、ｐ型ソース領域２を共有し且つこの領域２に関して対称に配置されており、２つのゲート電極構造は対称な構造を有している。つまり、本実施の形態では第１の実施の形態に比べｐ型ソース領域とｐ型ドレイン領域とが逆に配置されていることが特徴である。このような構成にしても、第１の実施の形態と同様に２Ｔメモリセルの利点を維持しながらメモリセル２４の占有面積を低減させることができる。
【００７２】
以下に本実施形態に係る不揮発性半導体記憶装置における書込み方法を説明する。
【００７３】
まず制御電極９に書込みに必要な負電位（例えば−８．５Ｖ）を、ｐ型ソース領域２にディスターブを起こさないような電位（例えば接地電位または開放状態）を、ｎ型半導体層１および選択電極７に接地電位を印加し、ｐ型ドレイン領域３に書込みに必要な正電位（例えば８．５Ｖ）を印加することにより、電荷蓄積電極５からｐ型ドレイン領域３に第１の絶縁膜４を介して電子を放出させる。このようにして書き込みを行う。つまり、本実施形態では、電荷蓄積電極５から電子が引き抜かれた状態が書き込まれている状態である。この電子の放出は、ＦＮトンネリング現象（ファウラーノルドハイムトンネル現象）を利用したものである。また、この書き込みは、ドレイン領域３のコンタクト３０に接続された図示しないビット配線および制御電極９を兼ねるワード線を選択することにより、各メモリセル２４の１ビット毎に行う。
【００７４】
次にこの不揮発性半導体記憶装置における消去方法について説明する。
【００７５】
制御電極９に消去に必要な正電位（例えば８Ｖ）、ソース領域２に消去に必要な負電位（例えば−５Ｖ）を印加し、選択電極７を開放状態、ドレイン領域３を開放状態、ｎ型半導体層１をＶｃｃ（例えば３Ｖ）とすることで、ソース領域２のＰＮ接合部２２付近でバンド−バンド間トンネル現象を発生させ、電子−正孔対を生成する。この対のうち電子は横方向電界によりチャネル方向に加速され、高エネルギーを有する電子（ホットエレクトロン）になる。このとき、制御電極９には正電位が印加されているため、このホットエレクトロンは容易に第１の絶縁膜４に注入され、電荷蓄積電極５まで達することができ、これによって消去が行われる。つまり本実施形態では、電荷蓄積電極５に電子が注入され、電子が蓄積されている状態となるのが消去される状態である。
【００７６】
このときバンド−バンド間トンネル現象により生成した電子−正孔対のうち正孔は、ソース領域２へと引っ張られ、正孔濃度の高いソース領域２において散乱を起こし、エネルギーが奪われホットホール化することがないことから、特許文献１の記載の技術と同様、ホットホール化した正孔がトンネル酸化膜４へ注入されることがない。従って、正孔注入に伴う信頼性の低下という問題を回避することができる。
【００７７】
また、上述のバンド−バンド間トンネル現象を利用した消去の場合よりも負方向に高い電圧をソース領域２に印加することにより、ソース領域２のｐｎ接合部２２においてなだれ降伏を発生させることができる。そのなだれ降伏により発生した電流によってホットエレクトロンを発生させ、このホットエレクトロンが制御電極９に印加されている正電位により電荷蓄積電極５に注入されることによっても、消去を行うことができる。
【００７８】
なお、本実施形態に係る不揮発性半導体記憶装置においては、消去はソース領域２のコンタクト３０に接続された不図示のソース線を選択することにより、選択したソース線に属するメモリセル全てについて一括に行う。このときソース線をいくつかのセクタに分割し、セクタ毎に消去を行ってもよい。
【００７９】
次にこの不揮発性半導体記憶装置における読出し方法について説明する。
【００８０】
ｐ型ソース領域２に正電位（例えば１．２Ｖ）、ｐ型ドレイン領域３、制御電極９およびｎ型半導体層１にＶｃｃ（例えば３Ｖ）を印加し、選択電極７に接地電位を印加することによって、ソース・ドレイン間を流れ、電荷蓄積電極５に蓄積された電荷量により依存する電流量の大小を検知することにより読み出しを行う。図４は、本実施形態に係る不揮発性半導体記憶装置における書込み後および消去後のメモリセルトランジスタ閾値電圧分布の概略を示すものである。前述した書き込み、消去動作により、書き込み後には低Ｖｔ状態（負Ｖｔ）を、消去後には高Ｖｔ（正Ｖｔ）状態を形成でき、両者の符号を異なる状態にできるから両状態のＶｔマージンを大きくとることができる。
【００８１】
第２の実施の形態に係る不揮発性半導体記憶装置でも第１の実施形態と同様に、特許文献２に記載された２Ｔ構造ｐチャネル型フラッシュメモリの利点を維持しつつ、メモリセルの微細化が実現できる。そのうえ、書き込み時のソース３、ドレイン２、ｎ型半導体層１、制御電極９への電圧印加、駆動方法からして、第１の実施形態において述べた書込み時のディスターブに対する問題も発生しないことから、実施形態１よりもさらに動作マージンを大きく確保したｐチャネル型フラッシュメモリを提供することができる。つまり、ディスターブが発生しないという点で本実施形態の方が第１の実施形態よりも優れている。
【００８２】
また、図１５に本実施形態における回路構成図を示す。前記メモリセル２４，２４，…が図１５において列方向と行方向とに配列しており、前記制御電極が前記列方向に連続して延在してワード線ＷＬ０，ＷＬ１，…を形成しており、前記選択電極が前記列方向に連続して延在して選択ゲート線ＳＧＬ０，ＳＧＬ１，…を形成している。さらに、前記複数のメモリセル２４，２４，…の前記列方向に並ぶ前記ｐ型ソース領域を接続して列方向に延在するソース線ＳＬ０，ＳＬ１，…が形成されており、前記行方向に並ぶ前記ｐ型ドレイン領域を接続して行方向に延在するビット線ＢＬ０，ＢＬ１，…が形成されている。
【００８３】
次に、以上の本発明の第１および第２の実施の形態の不揮発性半導体記憶装置の製造方法を、図５から図１１を参照しながら具体的に説明する。この製造方法は、第１および第２の実施の形態による記憶装置に共通したものであるが、図１１のみが２つの実施形態において少し異なっており、これについては後述する。図５から図１１はその不揮発性半導体記憶装置の製造工程を示す工程断面図である。これら図において（ａ）および（ｂ）はそれぞれ図１または図３におけるＡ−Ａ’線およびＢ−Ｂ’線の断面を示している。
【００８４】
まず、図５に示すように、ｎ型半導体層１上にＬＯＣＯＳなどの分離領域１０により分離された活性領域を形成し、活性領域上にトンネル酸化膜となる第１の絶縁膜４を形成する。
【００８５】
次に、第１の絶縁膜４および分離領域１０の表面に後に電荷蓄積電極となる、シリコン膜などからなる第１の導電膜１５をＣＶＤ法などで堆積させる。
【００８６】
それから、図６に示すように、第１の導電膜１５を選択的にエッチングして除去する。このエッチング除去する方向は、図１（ａ）または図３（ａ）の行方向（横方向）であり、制御電極であるワード線がのびる長手方向と交差する方向である。図ではワード線と垂直な方向の輪郭（壁面）が形成されている。
【００８７】
続いて、図７に示すように、第１の導電膜１５の上にシリコン酸化膜のような第２の絶縁膜８を形成する。
【００８８】
この第２の絶縁膜８の上に不純物を含むシリコン膜のような第２の導電膜１９を堆積させる。この第２の導電膜１９は後ほど制御電極となる。なお、第１の導電膜１５、第２の絶縁膜８および第２の導電膜１９が電極構造層３３を構成している。
【００８９】
次に、図８に示すように、電極構造層３３の一部を選択的にエッチングして除去する。このエッチングは、電極構造層３３の一部をｎ型半導体層１の表面に対して垂直な方向に除去して、ｎ型半導体層１表面に対して垂直な壁面が現れるように実施する。このエッチングで形成されるパターンは、先に第１の導電膜１５をエッチング除去した方向に略直交する方向、即ち列方向（縦方向）に延びる複数の平行な帯状のパターンである。そして、最終的に形成される、隣接して配列される制御電極２本分が一体化して１本となっているパターンである。
【００９０】
続いて、図９に示すように、ｎ型半導体層１および第２の導電膜１９の表面上に第３の絶縁膜６を熱酸化等で成長させ、さらにその絶縁膜６上に選択電極７となる不純物を含んだシリコン膜などからなる第３の導電膜を積層し、第３の導電膜を公知の異方性エッチングによりエッチングして選択電極７，７を形成する。この時、エッチングにより露出した第１の導電膜１５および第２の絶縁膜８および第２の導電膜１９の側壁部に形成された絶縁膜が第４の絶縁膜２０となって、この第４の絶縁膜２０を介して選択電極７が第１の導電膜１５、第２の絶縁膜８および第２の導電膜１９に隣接して形成される。こうするとｎ型半導体層１上に形成された第３の絶縁膜６がちょうど選択電極７を有する選択トランジスタのゲート絶縁膜となる。
【００９１】
さらに、図１０に示すように、帯状の電極構造層３３の帯の中央部分を帯の延びる方向にエッチングして除去し、一本の帯を二本に分割する。こうして電荷蓄積電極５，５および２本のワード線である制御電極９，９を同時に分離形成する。この工程により、２つのトランジスタで構成されたメモリセルの一対を、容易に対称の形状に形成することができる。
【００９２】
次に、図１１に示すように、公知のイオン注入によりｐ型のソース領域２およびｐ型のドレイン領域３となるｐ型の不純物拡散層をｎ型半導体層１表面から内部に向かって形成する。ただし図１１は第１の実施形態に係る不揮発性半導体記憶装置を示しており、第２の実施形態ではドレイン領域とソース領域とが入れ替わる。この後で、形成したソース領域２、およびドレイン領域３はそれぞれの上に形成されたコンタクト３０を通じてアルミニウム合金からなるソース線、ビット線に接続される。こうして第１および第２の実施の形態に係る不揮発性半導体記憶装置をそれぞれ得ることができる。なお、この後に続く金属配線工程、保護膜形成工程およびボンディングパッド形成工程については省略している。また、これまで説明した製造方法では、ｎ型半導体層（ｎ型ウェル）１にトランジスタを形成してメモリとしていたが、ｐ型半導体層にトランジスタを形成してメモリとしても構わない。この場合にはソース領域およびドレイン領域はｎ型となる。
【産業上の利用可能性】
【００９３】
以上説明したように、本発明に係る不揮発性半導体記憶装置およびその駆動方法とその製造方法は、低消費電力でかつ読み込みが確実な不揮発性半導体記憶装置を提供し、メモリセルの微細化も達成でき、フラッシュメモリ等として有用である。
【図面の簡単な説明】
【００９４】
【図１】（ａ）は本発明の第１の実施形態に係る不揮発性半導体記憶装置の平面図であり、（ｂ）は（ａ）のＡ−Ａ’線断面図である。
【図２】本発明の第１の実施形態に係る不揮発性半導体記憶装置の書込み後および消去後のＶｔ値分布を表す図である。
【図３】（ａ）は本発明の第２の実施形態に係る不揮発性半導体記憶装置の平面図であり、（ｂ）は（ａ）のＡ−Ａ’線断面図である。
【図４】本発明の第２の実施形態に係る不揮発性半導体記憶装置の書込み後および消去後Ｖｔの分布を表す図である。
【図５】（ａ）は本発明に係る不揮発性半導体記憶装置の製造工程のＡ−Ａ’線断面図であり、（ｂ）はＢ−Ｂ’線断面図である。
【図６】（ａ）は本発明に係る不揮発性半導体記憶装置の製造工程のＡ−Ａ’線断面図であり、（ｂ）はＢ−Ｂ’線断面図である。
【図７】（ａ）は本発明に係る不揮発性半導体記憶装置の製造工程のＡ−Ａ’線断面図であり、（ｂ）はＢ−Ｂ’線断面図である。
【図８】（ａ）は本発明に係る不揮発性半導体記憶装置の製造工程のＡ−Ａ’線断面図であり、（ｂ）はＢ−Ｂ’線断面図である。
【図９】（ａ）は本発明に係る不揮発性半導体記憶装置の製造工程のＡ−Ａ’線断面図であり、（ｂ）はＢ−Ｂ’線断面図である。
【図１０】（ａ）は本発明に係る不揮発性半導体記憶装置の製造工程のＡ−Ａ’線断面図であり、（ｂ）はＢ−Ｂ’線断面図である。
【図１１】（ａ）は本発明に係る不揮発性半導体記憶装置の製造工程のＡ−Ａ’線断面図であり、（ｂ）はＢ−Ｂ’線断面図である。
【図１２】従来の不揮発性半導体記憶装置の断面図である。
【図１３】従来の不揮発性半導体記憶装置の書込み後および消去後のＶｔ分布を表す図である。
【図１４】第１の実施形態に係る回路構成図である。
【図１５】第２の実施形態に係る回路構成図である。
【符号の説明】
【００９５】
１    ｎ型半導体層
２    ｐ型ソース領域
３    ｐ型ドレイン領域
４    トンネル酸化膜（第１の絶縁膜）
５    電荷蓄積電極
６    第３の絶縁膜
７    選択電極
８    第２の絶縁膜
９    制御電極
１０    分離領域
１２    チャネル領域
１５    第１の導電膜
１９    第２の導電膜
２０    第４の絶縁膜
２２    ｐｎ接合部
２４    メモリセル
２６    メモリアレイ
２８    ワード線
３３    電極構造層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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