(57)【要約】【目的】  薄膜トランジスタアレイ製造工程において導体層を形成するステップを用いて、静電破壊の効果を除去する薄膜トランジスタアレイの製造方法および装置を提供する。【解決手段】  この方法は、２段階のフォトマスク製造工程を用いる。先に第１段階フォトマスク製造工程により、基板上に形成された導体層をパターン化して、第１パターンを形成し、この第１パターンが数個の独立回路および前記各独立回路を接続する連結部を含むことによって、同一の導体層を接続させて等しい電位とするとともに、基板端部に先端放電構造を製造することができる。その後、次の一層の導体層を形成する前に、第２段階フォトマスク製造工程により、第１パターンの連結部を全て取り除いて、第２パターンを形成して、第２パターン中に独立回路のみを残す。【選択図】  図１
2005236251.tif 000002
【特許請求の範囲】
【請求項１】
基板上に第１導体層を形成し；
前記第１導体層をパターン化して、複数個の第１独立回路および前記複数個の第１独立回路を接続する複数個の第１連結部を形成し；
前記第１導体層中の前記複数個の第１連結部を取り除き；
前記第１導体層上に第１絶縁体を形成し；
前記第１絶縁体上に第２導体層を形成し；
前記基板上に、第２絶縁層が複数個のコンタクトホールを有するように第２絶縁層を形成し；および
前記第２絶縁層上に複数個の画素電極を形成して、前記複数個の画素電極が前記複数個のコンタクトホールにより前記第２導体層と電気的に連続されることを含むことを特徴する薄膜トランジスタアレイの製造方法。
【請求項２】
前記第１独立回路が、複数個のゲートおよび複数本の前記ゲートと接続するスキャンラインを含むことを特徴とする請求項１に記載の薄膜トランジスタアレイの製造方法。
【請求項３】
前記第２独立回路が、複数個のソース/ドレインおよび複数本の前記ソース/ドレインと接続するデータラインを含むことを特徴とする請求項１に記載の薄膜トランジスタアレイの製造方法。
【請求項４】
前記第１導体層をパターン化するステップが、前記基板端部に先端放電構造を形成し、前記先端放電構造が向き合う或いは交錯する先端部を含むことを特徴とする請求項１に記載の薄膜トランジスタアレイの製造方法。
【請求項５】
前記第２導体層をパターン化するステップが、前記基板端部に先端放電構造を形成し、前記先端放電構造が向き合う或いは交錯する先端部を含むことを特徴とする請求項１に記載の薄膜トランジスタアレイの製造方法。
【請求項６】
第１段階フォトマスク製造工程により、基板上に形成された導体層をパターン化して、第１パターンを形成し、前記第１パターンが複数個の独立回路および前記複数個の独立回路を接続する複数個の連結部を含み、前記導体層を接続させて等しい電位とし；および
第２段階フォトマスク製造工程により、前記第１パターンの前記複数個の連結部を取り除くことを含むことを特徴とする薄膜トランジスタ導体層の製造方法。
【請求項７】
前記第１パターンを形成すると同時に、先端放電構造を形成し、前記先端放電構造が向き合う或いは交錯する先端部を含むことを特徴とする請求項６に記載の導体層をパターン化する方法。
【請求項８】
複数個の向き合う或いは交錯する先端部を含む構造であることを特徴とする薄膜トランジスタ基板に形成された静電防止装置。
【請求項９】
前記放電部が、薄膜トランジスタ基板の端部に位置していることを特徴とする請求項８に記載の静電防止装置。
【請求項１０】
複数個の薄膜トランジスタ；および
複数個の向き合う或いは交錯する先端部が、前記薄膜トランジスタの端部に位置していることを含むことを特徴とする静電防止装置を備えた薄膜トランジスタ基板。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、薄膜トランジスタアレイ(thin film transistor array、略称TFT array)の製造方法に関し、特に、静電破壊(electrostatic discharge、略称ESD)を除去することができる薄膜トランジスタアレイの製造方法に関する。
【背景技術】
【０００２】
液晶ディスプレイ装置は、低電圧操作、放射線散乱がない、重量が軽い、および体積が小さい等の伝統的なブラウン管(cathode ray tube、略称CRT)で製造されたディスプレイ装置が達成できない特徴を有しているので、その他のフラット式ディスプレイ装置、例えばプラズマディスプレイ装置およびエレクトロルミネッセンス(electroluminance)ディスプレイ装置と共に、近年来のディスプレイ装置研究の主要な課題となり、更に２１世紀のディスプレイ装置の主流と見なされている。
【０００３】
アクティブマトリクス型液晶ディスプレイ装置は、直に画素電極(pixel electrode)区域にトランジスタ(transistor)またはダイオード(diode)等のアクティブエレメント(active element)を形成して、液晶ディスプレイ装置のデータ書き込みを制御する。そのうち、また、薄膜トランジスタ液晶ディスプレイ装置は、現在の液晶ディスプレイ装置の主流の１つと見なされる。画素電極区域が選択の状態の場合には（即ち“ON”の状態）、信号はこの画素上に書き込まれる。画素電流が非選択の状態の場合には（即ち“OFF”の状態）、電気容量が液晶の駆動を維持できる電位を貯蔵する。このため、液晶と駆動時間とは、静態(static)の特性を現す。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
現行の薄膜トランジスタ製造工程において、静電破壊は一貫して深く関心を集める問題である。なぜなら、静電破壊は電子部品生命のいかなる段階においても発生するからであり、例えば、デジタル電子素子は、製造、運送、貯蔵および使用中の全てにおいて静電破壊を受け易い。従って、静電破壊をいかに効果的に除去して生産率を高めるかは、業界が努力し続けてきた目標である。現有の技術は、静電除去装置を利用して静電破壊の効果を低減していた。しかし、この方法は、静電破壊の発生を比較的容易に有する設備内にイオナイザー(ionizer)を備え付けおり、その操作原理とは、交流電流(alternating current、略称AC)または直流電流(direct current、略称DC)の方式によって、正イオン、負イオンを交替で発生させ、供給された大量のイオンを利用して目的物に帯びている静電を低減または除去することである。
【０００５】
しかし、上記の静電除去装置は、一定時間使用した後、静電除去装置のプローブピンが消耗品であるために衰弱現象を有することがよくあり、手入れと補修が容易でないばかりでなく、静電検出装置で常に校正する必要があり、コストが非常に高くなることをもたらす。さらに、多数の静電除去装置は、過量の正イオンまたは負イオンを供給してしまい、目的物が反極性電荷を帯びる現象を生じる。この他、薄膜トランジスタの製造工程中の一部は、高温製造工程(製造工程温度＞500℃)に属し、静電除去装置は長期にわたって高温中で作動することができないので、高温製造工程中に静電破壊の影響を受けないと保障することができない。
【０００６】
そこで、この発明の目的は、静電破壊の発生を防止する薄膜トランジスタアレイの製造方法を提供することにある。
【０００７】
この発明のもう１つの目的は、公知の静電除去装置を用いることによる消費コストを下げる薄膜トランジスタアレイの製造方法を提供することである。
【０００８】
この発明のもう１つの目的は、薄膜トランジスタが高温製造工程において静電破壊の影響を受けないことを確保する薄膜トランジスタアレイの製造方法を提供することである。
【課題を解決するための手段】
【０００９】
上記およびその他の目的に基づき、この発明は、導体層をパターン化する方法を提出するものであって、薄膜トランジスタの製造工程において適用され、この方法は、２段階式のフォトマスク製造工程を用い、そのうち１段階ごとのフォトマスク製造工程は、例えば、フォトレジスト塗布、ソフトベイク、ハードベイク、露光、定着、現像、エッチング等のステップを介することによって導体層をパターン化する。この発明は、まず第１段階フォトマスク製造工程により、基板上に形成された導体層をパターン化して、第１パターンを形成し、この第１パターンは、複数個の独立回路および前記各独立回路を接続する連結部を含み、同一導体層を接続させて等しい電位とする。その後、次の導体層を形成する前に、第２段階フォトマスク製造工程により、第１パターンの連結部を取り除いて、第２パターンを形成し、第２パターン中に独立回路のみを残す。
【００１０】
この発明は、さらに薄膜トランジスタアレイの製造方法を提出するものであって、基板上に薄膜トランジスタアレイを形成するのに適しており、基板上に第１導体層を形成して、上記の２段階式フォトマスクに基づき、ゲート等を含む独立回路および前記の各独立回路を接続する連結部を形成するために、まず第１導体層をパターン化する。その後、第１導体層中の連結部を取り除いて、基板上に第１絶縁層を形成し、続いて、第１絶縁層上に第２導体層を形成した後に、２段階式のフォトマスク製造工程に基づき、ソース/ドレイン等を含む独立回路および前記の各独立回路を接続する連結回路を形成するために、第２導体層をパターン化し、第２導体層中の連結部を取り除く。その後、基板上に数個のコンタクトウインドーを有する第２絶縁層を形成して、第２絶縁層上に数個の画素電極を形成し、画素電極をコンタクトウインドーにより第２導電層のソース/ドレインと電気的に連続させる。
【００１１】
この発明は、他に静電破壊を除去する薄膜トランジスタアレイを提出するものであって、基板端部に先端放電構造を製造している。この先端放電構造は、２つの向き合う或いは互いに交錯する先端部を含んでいる。この先端放電構造は、基板端部に設置されているので、薄膜トランジスタアレイの主要な回路に影響がない場合、先端放電の原理により環境中に誘発されて累積した静電電位を分担ならびに下げて、基板の電位を下げることができる。
【００１２】
この発明は、静電破壊の発生原因および破壊モデルに対するものであって、製造工程面から積極的に改良し、あらゆる導体層を接続させて等しい電位とするとともに、基板端部に先端放電構造を製造することができる。このため、この発明の全製造工程で行なう連続式の保護によって、薄膜トランジスタ基板そのものの静電破壊に対する忍耐能力を強化することができ、さらに、製造工程中の静電破壊の発生を除去するとともに、生産率を高める。
【００１３】
この発明の上記およびその他の目的、特徴、および長所を更に簡単で分かり易くするため、好適な実施例を挙げるとともに図面に基づいて、以下の通り詳細に説明する。
【発明の効果】
【００１４】
本発明では、薄膜トランジスタ製造工程で、まず全ての導体層を接続させて等しい電位とし、基板端部に静電防止装置を製造することができる。この方法は、後続の製造工程中で、局部域の静電効果が導体層中の各独立回路間の電位差過大をもたらすことによるアーク放電の発生がないことを確保できる以外、基板全体の導体層もこの先端放電構造により環境で誘発されて累積した静電電位を分担ならびに下げて、静電破壊(electrostatic discharge、略称ESD)を除去することができる。その後、次の一層の導体層が形成される前に、導体層中の前記独立回路を接続する連結部を再び取り除く。また、次の一層の導体層設計も同様の方式により静電破壊の防止をすることができるので、この発明の方法は、各素子および製造工程設計の組合せ応用に合わせることができ、薄膜トランジスタの製造方法上で限定するものではない。
【発明を実施するための最良の形態】
【００１５】
以下、この発明にかかる好適な実施形態を図面に基づいて説明する。
図１は、この発明にかかる好適な実施例の薄膜トランジスタ(thin film transistor、略称TFT)アレイ(array)に基づく製造工程ステップ図であり、そのうち各導体層は、２段階のフォトマスク製造工程により製造され、１段階ごとのフォトマスク製造工程は、例えばフォトレジスト塗布、ソフトベイク、ハードベイク、露光、定着、現像、エッチング等のステップを介することによって、導体層をパターン化する。
【００１６】
図１を見ると、ステップ１００で、基板を提供し、この基板は透明な基板であり、例えば、ガラス基板あるいは石英基板等である。続いて、ステップ１０２で、基板上に１層の第n導体層を形成し、そのうちn＝１,２,…,nであり、この実施例での導体層は、第何層の導体層に限定されず、静電破壊状態の導体層が発生しさえすれば、この実施例の方式により製造することができる。
【００１７】
その後すぐに、ステップ１０４で、第１段階のフォトマスク製造工程により第n導体層をパターン化して、数個の独立回路および各独立回路を連結する連結部を形成する。これと同時に、基板端部に先端放電機構を製造することができるので、薄膜トランジスタアレイの主要な回路に影響がない場合、先端放電の原理により環境中に誘発されて累積した静電電位を分担ならびに下げて、基板の電位を下げる。
【００１８】
その後、再び図１を見ると、次の１層の導体層が形成される前に、ステップ１０６を行い、第２段階フォトマスク製造工程により第n導体層をパターン化して、各独立回路を連結する連結部を取り除く。続いて、ステップ１０８を行なうことができ、基板上に１層の第n絶縁層を形成して第n導体層を覆い、この実施例中での第n絶縁層は、例えば誘電層である。ステップ１０８の後、ステップ１０２に戻ることができ、再び基板上に次の１層の導体層を形成する。
【００１９】
この実施例が薄膜トランジスタアレイの製造方法に応用されるとき、上記の２段階フォトマスクの製造工程に基づくことができ、例えば、ステップ１０２を先に行い、基板上に１層の第１導体層(n＝１)を形成した後、ステップ１０４を行い、第１導体層をパターン化して、ゲートおよび数本のゲートと連続するスキャンライン(scan line)等の独立回路および前記の各独立回路を接続する連結部を具備する第１導体層を形成する。その後、ステップ１０６を行い、第１導体層の連結部を取り除く。続いて、ステップ１０８で、基板上に第１絶縁層(n＝１)を形成してゲート絶縁層(gate insulating)とすることができる。
【００２０】
それから、ステップ１０２を繰り返すことができ、基板上に１層の第２導体層(n＝２)を形成し、続いてステップ１０４を行い、第２導体層をパターン化し、それをソース/ドレインおよび数本のソース/ドレインと連続するデータライン(date line)等の独立回路および前記の独立回路を接続する連結部を具備する第２導体層とする。その後、ステップ１０６を行い、第２導体層の連結部を取り除く。続いて、ステップ１０８で、基板上に第２絶縁層(n＝２)を形成して保護層とし、そのうち第２絶縁層は数個のコンタクトウインドーを備えている。その後、第２絶縁層上に数個の画素電極を形成できることによって、画素電極をコンタクトウインドーにより第２導体層のソース/ドレインの一端と電気的に連続させる。
【００２１】
この他、この発明の第１段階および第２段階フォトマスク製造工程の差異の説明を図２に示す。
【００２２】
図２で示すものは、図１の薄膜トランジスタアレイ製造工程のステップ１０４に基づく回路レイアウト見取り図である。図２を見ると、図面で示すものは、第１段階フォトマスク製造工程を介した後、パターン化された導体層の導体層レイアウト２００であり、そのうち数個の環状回路のような独立回路２０２および前記の独立回路２０２を接続する連結部２０４を含む。この図面の導体層レイアウト２００は、図１のステップ２０４中のパターン化された導体層を説明するうちの一つの範例にすぎず、導体層レイアウト２００の様式を限定するものではない。この他、導体層レイアウト２００中の連結部２０４は、全ての独立回路２０２を相互に導通できさえすればよいので、例えば図２中の上下２列の独立回路２０２は、１個の連結部のみで導通できればよい。
【００２３】
図２を続けて見ると、第１段階フォトマスク製造工程で、独立回路に本来設計された導体層のパターンを互いに連結して等しい電位としているので、後続の製造工程中で、局部域の静電効果がこの導体層間の電位差の過大をもたらすことによるアーク(arc)放電の発生がないことを確保できる。その後の第２段階フォトマスク製造工程は、次の一層の導体層が形成される前に行われて、導体層レイアウト２００中の独立回路２０２を接続する連結部２０４を取り除くことにより、そのうちの独立回路２０２を残す。
【００２４】
その他、図１のステップ１０４の後、静電防止装置の製造を提示しているので、この静電防止装置の詳細な説明を図３に示す。
図３(a)は、本発明にかかる好適な実施例の薄膜トランジスタアレイに基づく構造見取り図であり、図３(b)と(c)は、図３(a)のIII部分の拡大見取り図をそれぞれ示す。図３(a)、図３(b)と図３(c)を参照すると、この発明の静電防止装置は、どれか一層の導体層がパターン製造工程を行なうのと同時に基板３００端部に製造され、その構造は先端部３０４を含み、さらに、２つ毎の先端部３０４の先端が向き合う(例えば図３(b))或いは互いに交錯(例えば図３(c))した構造である。その他、先端部３０４が２つの互いに隔離された導線３０６とそれぞれ連続することができる。この先端放電構造が基板３００端部に設置されるので、薄膜トランジスタ３０２に影響がない場合は、先端放電の原理により環境中に誘発されて累積した静電電位を分担ならびに低減して、基板３００の電位を下げることができる。
【００２５】
本発明を好適な実施例に基づいて以上のとおり開示してきたが、本発明はこの実施例のみに限定されるものではなく、いかなる当業者であろうと、本発明の精神と範囲を逸脱しないところで種種の改変が可能である。従って、本発明の保護範囲は、特許の請求範囲で特定するものを基準としなければならない。
【図面の簡単な説明】
【００２６】
【図１】図１は、この発明の好適な実施例にかかる薄膜トランジスタアレイに基づく製造工程ステップ図である。
【図２】図２で示すものは、図１の薄膜トランジスタアレイの製造過程ステップ１０４に基づく回路レイアウト見取り図である。
【図３】図３(a)は、この発明の好適な実施例にかかる薄膜トランジスタアレイに基づく構造見取り図である。図３(b)は、図３(a)のIII部分を示す拡大見取り図である。図３(c)は、図３(a)のIII部分を示す拡大見取り図である。
【符号の説明】
【００２７】
１００    基板を提供する
１０２    基板上に第n導体層を形成する
１０４    第１段階フォトマスク製造工程により第n導体層をパターン化して、数個の独立回路および各独立回路を連結する連結部を形成する
１０６    第２段階フォトマスク製造工程により第n導体層をパターン化して、各独立回路の連結部を除去する
１０８    基板上に第n絶縁層を形成して第n導体層を覆う
２００    導体層のレイアウト
２０２    独立回路
２０４    連結部
３００    基板
３０２    薄膜トランジスタ
３０４    先端部
３０６    導線
【図１】
2005236251.tif 000003
【図２】
2005236251.tif 000004
【図３】
2005236251.tif 000005