(57)【要約】【課題】複数のチップが積層されてなる場合であっても、各チップ間での高速データ転送を可能にするとともに、高密度実装についても対応可能とする。【解決手段】  複数のチップ１１ａ、１１ｂ、１１ｃが積層されてなる半導体装置１０において、互いに積層される上側チップ１１ｃと下側チップ１１ａとの間を封止する絶縁層１５と、この絶縁層１５に設けられたスルーホール１６と、このスルーホール１６内に充填される導通部材１７とを備え、前記導通部材１７が前記上側チップ１１ｃと前記下側チップ１１ａとを電気的に接続するように構成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数のチップが積層されてなる半導体装置であって、
互いに積層される上側チップと下側チップとの間を封止する絶縁層と、
前記絶縁層に設けられたスルーホールと、
前記スルーホール内に充填される導通部材とを備え、
前記導通部材が前記上側チップと前記下側チップとを電気的に接続するように構成されたことを特徴とする半導体装置。
【請求項２】
前記導通部材は、メッキ処理により前記スルーホール内に充填されたものである
ことを特徴とする請求項１記載の半導体装置。
【請求項３】
複数のチップが積層されてなる半導体装置の製造方法であって、
互いに積層される上側チップと下側チップとの間を封止する絶縁層を当該下側チップの上面側に形成する工程と、
前記絶縁層にスルーホールを形成する工程と、
前記スルーホール内に導通部材を充填する工程と、
前記スルーホール内に前記導通部材が充填された前記絶縁層の上面側に、当該導通部材によって前記上側チップと前記下側チップとを電気的に接続するように、当該上側チップを配する工程と
を備えることを特徴とする半導体装置の製造方法。
【請求項４】
前記導通部材をメッキ処理により前記スルーホール内に充填する
ことを特徴とする請求項３記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の半導体チップ（以下、単に「チップ」という）を備えて構成された半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置に対しては、より一層の高密度化や高機能化等が求められている。このような要求に対応すべく、半導体装置の中には、例えばシステムＬＳＩまたはＳＩＰ（システム・イン・パッケージ）のように、複数のチップを積層状に積み上げ、かつ、各チップ間を電気的に接続することにより、各チップ間で高速にデータ転送し、複数のチップでもあたかも１つの半導体装置として動作するように構成されたものがある（例えば、特許文献１，２参照）。
【０００３】
【特許文献１】特開２００３−３１８３６３号公報
【特許文献２】特開２００３−４６０５７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、複数のチップを備えてなる半導体装置において、各チップ間でのデータ転送を高速で行うためには、データ遅延の原因である電気的な抵抗（インダクタンスやリアクタンス分等）を最小するように、各チップ間の配線結線をする必要がある。
【０００５】
各チップ間の電気的接続は、ワイヤーボンディングを利用して行うことが一般的である。具体的には、例えば図７に示すように、基板３１上に複数のチップ３２を多段に重ね合わせ、ワイヤー３３および基板３１を介して各チップ３２を電気的に接続するといったものがある。ただし、このような半導体装置では、各チップ３２間の電気的接続を行うために、長いワイヤー３３による配線を必要としてしまう。したがって、ワイヤー３３の持つ大きなインダクタンス抵抗のために、各チップ３２間での動作を高速で行うのには不向きである。
【０００６】
これに対して、各チップ間の電気的接続は、上述した特許文献１または特許文献２に開示されているように、バンプを利用して行うことも考えられる。具体的には、例えば図８に示すように、チップ４１が搭載された基板４２を多段に重ね合わせるとともに、チップ４１と基板４２との間をバンプ４３を用いて接続し、さらに各基板４２の間を外部電極４４を用いて接続するといったものがある。また、その他にも、各チップ４１同士を直接バンプ４３により接続することも考えられる。このようなバンプ４３による電気的接続であれば、ワイヤーボンディングの場合よりも、各チップ４１間のデータ転送の高速化が実現容易となる。しかしながら、バンプ４３による電気的接続では、接続すべきチップ４１間または基板４２間の間隔が広くなると、それに伴ってバンプ４３の平面的な大きさ（占有面積）も大きくならざるを得ないため、半導体装置の高密度化という観点からは必ずしも好ましいとはいえない。
【０００７】
そこで、本発明は、複数のチップが積層されてなる場合であっても、各チップ間での高速データ転送を可能にするとともに、高密度化についても対応可能である半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明は、上記目的を達成するために案出された半導体装置である。すなわち、複数のチップが積層されてなる半導体装置であって、互いに積層される上側チップと下側チップとの間を封止する絶縁層と、前記絶縁層に設けられたスルーホールと、前記スルーホール内に充填される導通部材とを備え、前記導通部材が前記上側チップと前記下側チップとを電気的に接続するように構成されたことを特徴とするものである。
【０００９】
また、本発明は、上記目的を達成するために案出された半導体装置の製造方法である。すなわち、複数のチップが積層されてなる半導体装置の製造方法であって、互いに積層される上側チップと下側チップとの間を封止する絶縁層を当該下側チップの上面側に形成する工程と、前記絶縁層にスルーホールを形成する工程と、前記スルーホール内に導通部材を充填する工程と、前記スルーホール内に前記導通部材が充填された前記絶縁層の上面側に、当該導通部材によって前記上側チップと前記下側チップとを電気的に接続するように、当該上側チップを配する工程とを備えることを特徴とする。
【００１０】
上記構成の半導体装置および上記手順の半導体装置の製造方法によれば、スルーホール内に充填された導通部材が上側チップと下側チップとを電気的に接続するので、例えばワイヤーボンディングの場合のような配線長を要することなく、最短の距離で上側チップと下側チップとを接続し得るようになる。しかも、導通部材の配置ピッチや平面的な大きさ（占有面積）等はスルーホールに依存し、各チップ間の間隔が広くなってもそのホール径が大きくなってしまうことはない。したがって、導通部材（スルーホール）の挟ピッチでの配置も容易に実現し得るようになる。
【発明の効果】
【００１１】
本発明の半導体装置およびその製造方法では、上側チップと下側チップとを最短の距離で電気的に接続し得るようになるので、各チップ間で高速にデータ転送を行うことが可能となり、半導体装置の高機能化や高速化等を実現する上で非常に好適なものとなる。さらには、各チップを電気的に接続する導通部材（スルーホール）を挟ピッチで配置し得るので、高密度実装への対応も容易となり、半導体装置の高密度化を実現する上で非常に好適なものとなる。
【発明を実施するための最良の形態】
【００１２】
以下、図面に基づき本発明に係る半導体装置およびその製造方法について説明する。
【００１３】
〔第１の実施の形態〕
先ず、本発明の第１実施形態について説明する。図１は、本発明の第１実施形態における半導体装置の概略構成例を示す模式図である。
【００１４】
図１（ａ）に示すように、ここで説明する半導体装置１０は、ＳＩＰ構造のもので、複数のチップ１１ａ、１１ｂ、１１ｃが積層されて構成されている。さらに詳しくは、下段チップ１１ａ、中段チップ１１ｂおよび上段チップ１１ｃが、これらの間を封止する樹脂層１５を介して積層されている。また、下段チップ１１ａには、後述する実装基板と電気的接続を確保するための外部電極１９が設けられている。
【００１５】
これらの各チップ１１ａ、１１ｂ、１１ｃのうち、下段チップ１１ａと中段チップ１１ｂとは、互いの電極面同士が向かい合うように配されているとともに、当該電極面同士の間に形成されたバンプ１２を介して、各々の電極が最短距離で電気的に接続されている。
【００１６】
また、これと同様に、上段チップ１１ｃも、下段チップ１１ａとの間で電極面が向かい合うように配されている。そして、上段チップ１１ｃの電極面には、バンプ１３が形成されている。なお、バンプ１３の形成位置、すなわち上段チップ１１ｃの電極位置は、中段チップ１１ｂと重ならないように配されているものとする。
【００１７】
ところで、この上段チップ１１ｃと下段チップ１１ａとの電気的接続をバンプ１３のみを介して行おうとすると、そのバンプ１３の平面的な大きさ（占有面積）は、上段チップ１１ｃと下段チップ１１ａとの積層方向における間隔の広さに伴って大きくならざるを得ない。このことは、半導体装置の高密度化という観点からは必ずしも好ましいとはいえない。
【００１８】
このことから、ここで説明する半導体装置１０では、バンプ１３の形成位置の下方側に、上段チップ１１ｃと下段チップ１１ａとの間を封止する樹脂層１５に設けられたスルーホール１６と、そのスルーホール１６内に充填される導通部材１７とを備えている。そして、その導通部材１７が上段チップ１１ｃ（バンプ１３）と下段チップ１１ａとを電気的に接続するように構成されている。
【００１９】
このように構成された半導体装置１０は、図１（ｂ）に示すように、上下反転された状態で実装基板１８上に実装される。そして、外部電極１９を通じて下段チップ１１ａと実装基板１８とが電気的に接続される。これにより、下段チップ１１ａを介して、実装基板１８と中段チップ１１ｂとの間および実装基板１８と下段チップ１１ａとの間における電気的接続が確保されるのである。
【００２０】
続いて、以上のように構成された半導体装置１０の製造方法について説明する。図２は、本発明の第１実施形態における半導体装置の製造手順の一例を示すフローチャートである。
【００２１】
半導体装置１０の製造にあたっては、先ず、中段チップ１１ｂを下段チップ１１ａ上にバンプ１２を介してフリップチップマウントする（ステップ１０１、以下ステップを「Ｓ」と略す）。そして、下段チップ１１ａと中段チップ１１ｂとの間にアンダーフィル剤を注入して封止する（Ｓ１０２）。ここまでは、公知の技術を利用して行えばよい。
【００２２】
その後は、上段チップ１１ｃと下段チップ１１ａとの間を封止するための樹脂層１５を下段チップ１１ａの上面側に形成すべく、当該上面側に樹脂材料を注入する（Ｓ１０３）。このときの注入は、絶縁材料であれば。必ずしも樹脂材料に限定されるものではない。すなわち、樹脂層１５は、絶縁層であればよい。ただし、注入や後述する加工等に容易さを考慮すると、樹脂材料を注入して樹脂層１５を形成することが望ましい。また、樹脂材料としては、後述するレーザー加工がし易いように、材料中にシリカ等のフィラーがないものが望ましい。そして、樹脂材料の注入後は、形成された樹脂層１５の上面を研磨して、その樹脂層１５と中段チップ１１ｂとの間に段差が生じないように平滑化処理を施す（Ｓ１０４）。
【００２３】
樹脂層１５の上面を平滑化した後は、その樹脂層１５に対して、例えばレーザー加工機を用いて、スルーホール１６を形成する（Ｓ１０５）。スルーホール１６の形成位置は、下段チップ１１ａにおける電極に対応する位置、さらに詳しくは下段チップ１１ａの対上段チップ１１ｃ用の電極に対応する位置であるものとする。また、当然のことながら、スルーホール１６の形成深さは、当該電極にまで達しているものとする。
【００２４】
そして、スルーホール１６を形成したら、その後は、そのスルーホール１６内に導通部材１７を充填して、スルーホール１６の導通化を行う（Ｓ１０６）。スルーホール１６の導通化は、例えば銀（Ａｇ）のような導電ペーストをスルーホール１６内に埋め込むことによって行ってもよいが、メッキ処理によって行うことが望ましい。メッキ処理としては、例えば、スパッタリングによりチタン（Ｔｉ）や銅（Ｃｕ）をスルーホール１６内に充填したり、あるいは無電解Ｃｕメッキ処理で導電物質をスルーホール１６上に設けた後に電解Ｃｕメッキ処理をする、といったことが考えられる。このようなメッキ処理によってスルーホール１６の導通化を行えば、スルーホール１６が深い場合であっても、導通化を良好に行えるからである。
【００２５】
スルーホール１６の導通化後は、平滑化された樹脂層１５の上面側に上段チップ１１ｃをマウントする（Ｓ１０７）。このとき、上段チップ１１ｃは、導通部材１７およびバンプ１３によって、下段チップ１１ａとの電気的接続が確保されるように配されるものとする。また、上段チップ１１ｃは、中段チップ１１ｂと図示せぬバンプを介してフリップチップマウントされ、これにより中段チップ１１ｂと電気的に接続されてもよい。そして、上段チップ１１ｃをマウントしたら、その上段チップ１１ｃと樹脂層１５上面または中段チップ１１ｂとの間にアンダーフィル剤を注入して封止する（Ｓ１０８）。このような手順で、図１（ａ）に示した構成の半導体装置１０が製造されるのである。
【００２６】
以上に説明したように、本実施形態における半導体装置１０およびその製造方法によれば、スルーホール１６内に充填された導通部材１７が下段チップ１１ａと上段チップ１１ｃとを電気的に接続するので、例えばワイヤーボンディングの場合のような配線長を要することなく、最短の距離で下段チップ１１ａと上段チップ１１ｃを接続し得るようになる。したがって、データの高速伝送を阻害する電気的な遅延を最小限に抑えることが可能となるので、各チップ１１ａ、１１ｂ、１１ｃ間で高速にデータ転送を行うことが可能となり、半導体装置１０の高機能化や高速化等を実現する上で非常に好適なものとなる。しかも、導通部材１７の配置ピッチや平面的な大きさ（占有面積）等はスルーホール１６に依存し、各チップ１１ａ、１１ｃ間の間隔が広くなってもそのホール径が大きくなってしまうことはない。そのため、スルーホール１６および導通部材１７の挟ピッチでの配置も容易に実現し得るので、各チップ１１ａ、１１ｂ、１１ｃの高密度実装への対応も容易となり、半導体装置１０の高密度化を実現する上で非常に好適なものとなる。
【００２７】
また、本実施形態で説明したように、導通部材１７をメッキ処理によってスルーホール１６内に充填すれば、スルーホール１６の導通化をその深さに拘わらずに良好に行えるので、半導体装置１０の信頼性を確保する上で非常に有効であるとともに、スルーホール１６の挟ピッチでの配置にも適切に対応し得るようになり、半導体装置１０の高密度化を実現する上でも有効となる。
【００２８】
なお、本実施形態で説明したＳＩＰ構造では、中段チップ１１ｂが複数並設され、各中段チップ１１ｂの間にスルーホール１６および導通部材１７を設けたものを例に挙げたが、本発明はこれに限定されるものではない。図３は、本発明の第１実施形態における他の構成例を示す模式図である。図例の半導体装置１０ａは中段チップ１１ｂが１つのみ設けられているが、このようなＳＩＰ構造であっても、上述した場合と全く同様に、下段チップ１１ａと上段チップ１１ｃとの間の樹脂層１５にスルーホール１６を設け、そのスルーホール１６内に充填された導通部材１７が下段チップ１１ａと上段チップ１１ｃとを電気的に接続するように構成すれば、各チップ１１ａ、１１ｂ、１１ｃ間での高速データ転送や高密度実装等を実現し得るようになる。
【００２９】
〔第２の実施の形態〕
次に、本発明の第２実施形態について説明する。ただし、ここでは、上述した第１実施形態との相違点についてのみ説明する。図４は、本発明の第２実施形態における半導体装置の概略構成例を示す模式図である。
【００３０】
上述した第１実施形態では、下段チップ１１ａおよび上段チップ１１ｃの電極が一対一で対向し、その間をスルーホール１６内の導通部材１７およびバンプ１３が直に接続する場合を例に挙げたが、必ずしも下段チップ１１ａおよび上段チップ１１ｃの電極が互いに一対一で対向し得るとは限らない。その場合には、半導体装置を以下に述べるように構成することが考えられる。
【００３１】
すなわち、図４に示すように、本実施形態で説明する半導体装置１０ｂでは、中段チップ１１ｂと上段チップ１１ｃとの間に配線層２０が配設されている。そして、その配線層２０は、上段チップ１１ｃとバンプ１３を介して電気的に接続されているとともに、スルーホール１６内に充填された導通部材１７とも電気的に接続されている。これにより、半導体装置１０ｂでは、下段チップ１１ａおよび上段チップ１１ｃの電極が直に対向し得ない場合であっても、配線層２０を通じて下段チップ１１ａと上段チップ１１ｃとの間の導通を確保されるのである。なお、配線層２０自体については、公知技術を利用して実現すればよいため、ここではその説明を省略する。
【００３２】
続いて、以上のように構成された半導体装置１０ｂの製造方法について説明する。図５は、本発明の第２実施形態における半導体装置の製造手順の一例を示すフローチャートである。
【００３３】
上述した構成の半導体装置１０ｂを製造する場合においても、樹脂層１５の平滑化処理までは、第１実施形態の場合と同様な手順で行えばよい（Ｓ２０１〜Ｓ２０４）。樹脂層１５の上面を平滑化した後は、その平滑面全体を覆うように絶縁層をコーティングする（Ｓ２０５）。この絶縁層は、後に配線層２０の形成を可能にするためのもので、その形成材料としてはポリイミド、ベンゾシクロブテン（ＢＣＢ）、エポキシ樹脂等を使用することが考えられる。そして、絶縁層をコーティングしたら、第１実施形態の場合と同様に、スルーホール１６の形成およびスルーホール１６の導通化を行う（Ｓ２０６〜Ｓ２０７）。
【００３４】
スルーホール１６の導通化後は、平滑化され絶縁層がコーティングされた平面上に対して、公知のレジストを用いたフォトリソグラフィー法により配線層２０をパターニングしてケミカルエッチングにて形成する（Ｓ２０８）。これにより、中段チップ１１ｂの上面側には、配線層２０が配設されることになる。
【００３５】
その後は、配線層２０の上面側に上段チップ１１ｃをマウントする（Ｓ２０９）。このとき、上段チップ１１ｃは、導通部材１７、配線層２０およびバンプ１３によって、下段チップ１１ａとの電気的接続が確保されるように配されるものとする。そして、上段チップ１１ｃをマウントしたら、その上段チップ１１ｃと配線層２０との間にアンダーフィル剤を注入して封止する（Ｓ２１０）。このような手順で、図４に示した構成の半導体装置１０ｂが製造されるのである。
【００３６】
以上のような半導体装置１０およびその製造方法においても、スルーホール１６内に充填された導通部材１７を介して下段チップ１１ａと上段チップ１１ｃとを電気的に接続するので、例えばワイヤーボンディングの場合に比べて、各チップ１１ａ、１１ｃ間での高速データ転送を行うことが可能となる。しかも、スルーホール１６および導通部材１７の挟ピッチでの配置も容易に実現し得るので、各チップ１１ａ、１１ｂ、１１ｃの高密度実装への対応も容易となる。つまり、第１実施形態の場合と全く同様に、複数のチップ１１ａ、１１ｂ、１１ｃが積層されていても、各チップ１１ａ、１１ｂ、１１ｃ間での高速データ転送が可能になるとともに、高密度化についても対応可能となるのである。
【００３７】
なお、本実施形態で説明したＳＩＰ構造では、中段チップ１１ｂの上面側に配線層２０を設け、その上に上段チップ１１ｃをマウントしたものを例に挙げたが、本発明はこれに限定されるものではない。図６は、本発明の第２実施形態における他の構成例を示す模式図である。
【００３８】
図６（ａ）に示す半導体装置１０ｄでは、上段チップ１１ｃの電極面が中段チップ１１ｂ側ではなく上側を向けて配されており、下段チップ１１ａから伸びたスルーホール１６内の導通部材１７が、上段チップ１１ｃの上面側に配された配線層２０を介して、その上段チップ１１ｃにおける電極と電気的に接続されている。このようなＳＩＰ構造であっても、下段チップ１１ａと上段チップ１１ｃとの間がスルーホール１６内の導通部材１７を介して接続されているので、各チップ１１ａ、１１ｃ間での高速データ転送や高密度実装等を実現し得るようになる。なお、実装基板１８上に実装するための外部電極１９は、図６（ａ）に示すような下段チップ１１ａ上ではなく、図６（ｂ）に示すように、上段チップ１１ｃの電極面側に設けられていてもよい。
【００３９】
また、図６（ａ）または（ｂ）に示すように、下段チップ１１ａと中段チップ１１ｂの電極が一対一で対向できない場合であれば、図６（ｃ）に示すように、中段チップ１１ｂの電極面を上側に向けて配し、中段チップ１１ｂと上段チップ１１ｃの間をバンプ１３を介して直に接続し、下段チップ１１ａと中段チップ１１ｂの間、および下段チップ１１ａと上段チップ１１ｃの間については、中段チップ１１ｂ上の配線層２０とスルーホール１６内の導通部材１７を介して接続する、といったことも考えられる。このＳＩＰ構造においても、各チップ１１ａ、１１ｃ間がスルーホール１６内の導通部材１７を介して接続されているので、高速データ転送や高密度実装等を実現し得るようになる。
【００４０】
なお、上述した各実施形態では、下段チップ１１ａ、中段チップ１１ｂおよび上段チップ１１ｃが積層される三段構成のＳＩＰ構造を例に挙げて説明したが、本発明はこれに限定されるものではなく、複数のチップが積層されてなるものであれば、他の構成の半導体装置であっても、全く同様に適用することが可能である。
【図面の簡単な説明】
【００４１】
【図１】本発明の第１実施形態における半導体装置の概略構成例を示す模式図である。
【図２】本発明の第１実施形態における半導体装置の製造手順の一例を示すフローチャートである。
【図３】本発明の第１実施形態における半導体装置の他の構成例を示す模式図である。
【図４】本発明の第２実施形態における半導体装置の概略構成例を示す模式図である。
【図５】本発明の第２実施形態における半導体装置の製造手順の一例を示すフローチャートである。
【図６】本発明の第２実施形態における半導体装置の他の構成例を示す模式図である。
【図７】従来の半導体装置の一構成例を示す模式図である。
【図８】従来の半導体装置の他の構成例を示す模式図である。
【符号の説明】
【００４２】
１０，１０ａ，１０ｂ，１０ｄ，１０ｅ，１０ｆ…半導体装置、１１ａ…下段チップ、１１ｂ…中段チップ、１１ｃ…上段チップ、１２，１３…バンプ、１５…樹脂層、１６…スルーホール、１７…導通部材、１８…実装基板、１９…外部電極、２０…配線層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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