(57)【要約】【課題】  ＰＷＭ駆動回路において、リンギングを防ぎ、出力信号に発生するノイズを低減する。【解決手段】  ＰＷＭ駆動回路の出力Ｖｏ１を、Ｍ１ゲートドライブ２１に含まれるスイッチングＭＯＳトランジスタＭ５１５のゲートに接続する。出力ＶｏｌがトランジスタＭ５１５の閾値電圧より小さい間は、出力ＰチャネルＭＯＳトランジスタＭ１の駆動電流は電流ＩＵ１とＩＵ２の和となる。出力Ｖｏｌがトランジスタ５１５の閾値電圧以上になると、トランジスタＭ１の駆動電流はＩＵ１に減少する。これにより、立ち上がり時に発生するリンギングを抑制することができる。【選択図】  図１
2005151143.tif 000002
【特許請求の範囲】
【請求項１】
出力ＰチャネルＭＯＳトランジスタと出力ＮチャネルＭＯＳトランジスタとがドレイン同士で接続されたＰＷＭ駆動回路において、
出力ＰチャネルＭＯＳトランジスタをオン状態とオフ状態に切り替えるように調整された第１入力信号により駆動するＰチャネルＭＯＳトランジスタと、
出力ＮチャネルＭＯＳトランジスタをオン状態とオフ状態に切り替えるように調整された第２入力信号により駆動するＮチャネルＭＯＳトランジスタと、
出力ＰチャネルＭＯＳトランジスタを駆動するドライブ電流用第１および第２電流源と、
立ち上がり時の出力スルーレートを遅くするように前記第２電流源をオフ状態にするためのドライブ出力とゲートとを接続したＮチャネルスイッチングＭＯＳトランジスタと、
出力ＮチャネルＭＯＳトランジスタを駆動するための第３電流源とを備えていることを特徴とするＰＷＭ駆動回路。
【請求項２】
出力ＰチャネルＭＯＳトランジスタのゲートに供給するための電流源で、第１電流源、第２電流源と第３電流源とを切り替えるための出力ＰチャネルＭＯＳトランジスタをオン状態とオフ状態に切り替えるように調整された第１入力信号により駆動するＭＯＳスイッチと、
出力ＮチャネルＭＯＳトランジスタのゲートに供給するための電流源で、第４電流源と第５電流源とを切り替えるための出力ＮチャネルＭＯＳトランジスタがオン状態とオフ状態に切り替えるように調整された第２入力信号により駆動するＭＯＳスイッチと、
立ち上がり時の出力スルーレートを遅くするように前記第２電流源をオフ状態にするためのドライブ出力とゲートを接続したスイッチングＰチャネルＭＯＳトランジスタとを備えていることを特徴とするＰＷＭ駆動回路。
【請求項３】
出力ＰチャネルＭＯＳトランジスタをオン状態とオフ状態に切り替えるように調整された第１入力信号により駆動するＰチャネルＭＯＳトランジスタと、
出力ＮチャネルＭＯＳトランジスタをオン状態とオフ状態に切り替えるように調整された第２入力信号により駆動するＮチャネルＭＯＳトランジスタと、
上下出力トランジスタの同時オン状態により貫通することを防止するための第１および第２遅延回路と、
前記第１および第２遅延回路により上下の出力トランジスタをオン状態とオフ状態とに切り替えるスイッチングＭＯＳトランジスタと、
出力ＰチャネルＭＯＳトランジスタのオン状態になる際の立ち上がりスルーレートを遅くするための第１および第２抵抗と
立ち上がり時に前記第２抵抗を短絡することで出力ＰチャネルＭＯＳトランジスタの駆動能力を高めるためのスイッチングＮチャネルＭＯＳトランジスタと、
前記スイッチングＮチャネルＭＯＳトランジスタを駆動するためにドライブ出力とゲートとを接続したスイッチングＰチャネルＭＯＳトランジスタとを備えていることを特徴とするＰＷＭ駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＰＷＭ（Pulse Width Modulation）駆動回路に関し、特にパルス出力の立ち上がり時に発生するリンギングによるノイズを低減する方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置の高集積化、高機能化及び高速化に伴って、利用分野によっては、ＰＷＭ出力波形が低速に変化するようにした機能を用いる技術が提案されている。ＰＷＭ出力波形を低速に変化する技術を用いると、電源線へのノイズ低減や出力波形のオーバーシュートの防止、インダクタンス負荷のフライバック電圧低下を可能にするので、他信号ラインへのノイズ問題は回避できる。
【０００３】
しかしながら、ＰＷＭ出力波形を低速にするとスルーレートが遅くなり、微小入力パルス信号への応答ができなくなるという短所を有している。そこで、出力トランジスタのゲート電圧を検出し、リファレンス電圧と比較することで出力ＭＯＳトランジスタを制御する技術が提案されている。
【０００４】
以下、図８を参照しながら、特許文献１に示された、出力トランジスタのゲート電圧を検出し、リファレンス電圧と比較することで出力ＭＯＳトランジスタを制御する方法について説明する。
【０００５】
図８において、ＰチャネルトランジスタＱ５は、ＮチャネルトランジスタＱ０２がオン状態のときにＰチャネルトランジスタＱ０１をオフ状態とし、またＮチャネルトランジスタＱ６は、ＰチャネルトランジスタＱ０１がオン状態のときにＮチャネルトランジスタＱ０２をオフ状態にする役割を担う。これにより、ＰチャネルトランジスタＱ０１とＮチャネルトランジスタＱ０２との両方が同時にオン状態になって、電源線から接地線への貫通電流が流れることを防止する。この結果、入力パルス信号Ｖｉｎがロウレベルからハイレベルに遷移するときには、ＮチャネルトランジスタＱ０２がオン状態、ＰチャネルトランジスタＱ０１がオフ状態となって出力電圧Ｖｏｕｔが立ち下がる。その際、比較器ＣＰ１において、Ｑ０２のゲート電圧がリファレンス電圧Ｖｒ２より低くなるとＱ１１がオフ状態になり、定電流源ＣＳ１０のみの電流によってＱ０２が駆動される。また入力パルス信号Ｖｉｎがハイレベルからロウレベルに遷移するときには、ＰチャネルトランジスタＱ０１がオン状態、ＮチャネルトランジスタＱ０２がオン状態となって出力電圧Ｖｏｕｔが立ち上がる。その際、比較器ＣＰ２において、Ｑ０１のゲート電圧がリファレンス電圧Ｖｒ２より低くなるとＱ２１がオフ状態になり、定電流源ＣＳ２０からの電流のみによってＱ０１が駆動される。
【０００６】
以上のような動作を行なうことにより、入力パルス信号のレベルが遷移した時点からの短い一定期間のみは、出力トランジスタに対する駆動能力を高めたため、ターンオン時またはターンオフ時の遅延時間を短縮できるとともに、上記一定期間経過後は駆動能力を低くするため、出力波形の立ち上がり時間および立ち下がり時間を緩めたスルーレート機能を発揮することができる。
【特許文献１】特開平１１−３４６１４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、出力トランジスタのゲート電圧を検出し、リファレンス電圧と比較することで出力ＭＯＳトランジスタを制御するという方法では、比較器を追加する必要がありＩＣ内の素子が増加しチップサイズが大きくなるという問題が起こる。
【０００８】
それ故に、本発明は、ＩＣ内の素子増加を最小限にとどめ、上記と同様な効果を発揮できるようにすることを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、本発明に係るＰＷＭ駆動回路は、比較器の代わりとしてドライブ出力とゲートを接続したスイッチングＭＯＳトランジスタを備えている。本発明に係るＰＷＭ駆動回路によると、スイッチングＭＯＳトランジスタにより簡単にスルーレートの調整をすることができる。
【発明の効果】
【００１０】
本発明に係るＰＷＭ駆動回路によると、スイッチングＭＯＳトランジスタにより簡単にスルーレートの調整をすることができる。
【発明を実施するための最良の形態】
【００１１】
以下のすべての実施形態におけるタイミングチャートは、図７で説明できる。
【００１２】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るＰＷＭ駆動回路の構成を示す図である。図１において、入力パルス信号Ｖｉｎ２がロウ状態のままで、Ｖｉｎ１がロウ状態からハイ状態になるとき、出力ＮチャネルＭＯＳトランジスタＭ２はオフ状態になっており、出力ＰチャネルＭＯＳトランジスタＭ１を駆動する定電流は、出力の立ち上がり当初はＩＵ１とＩＵ２の和で、出力Ｖｏ１がスイッチングＮチャネルＭＯＳトランジスタＭ４０９の閾値電圧ＶＴＨ以上になるとＭ４０５とＭ４０７のカレントミラーをオフ状態にするようにＭ４０９がオン状態となり、その際、Ｍ１駆動用の定電流はＩＵ１のみとなり、ピーク付近の立ち上がり時出力スルーレートが遅くなる。ＩＵ２の供給は、Ｍ４０５とＭ４０７によるカレントミラーにより、Ｍ１のゲートと接続している。ここで、ＩＵ１とＩＵ２の比は１：２とした。
【００１３】
第１の実施形態によると、Ｍ１の駆動電流が立ち上がりの途中でＩＵ１のみになり、駆動能力をおとすため、出力Ｖｏ１のハイ状態になる前に出力スルーレートが遅くなることで、リンギング等のノイズ発生を防ぐことができる。実際の回路例を図２に示す。
【００１４】
一方、入力パルス信号Ｖｉｎ２がロウ状態のままで、Ｖｉｎ１がハイ状態からロウ状態になるとき、出力ＮチャネルＭＯＳトランジスタＭ２はオフ状態のままで、Ｍ１がオン状態からオフ状態となる。
【００１５】
また、立ち上がり当初はＩＵ１とＩＵ２の和による駆動のため、スルーレートが早くなり最小パルス応答が良くなる。
【００１６】
（第２の実施形態）
図３は、本発明の第２の実施形態に係るＰＷＭ駆動回路の構成を示す図である。図３（ｂ）に示すように、入力パルス信号Ｖｉｎ２がロウ状態のままで、Ｖｉｎ１がロウ状態からハイ状態になるとき、出力ＮチャネルＭＯＳトランジスタＭ２はオフ状態になっており、出力ＰチャネルＭＯＳトランジスタＭ１を駆動する定電流は、出力の立ち上がり当初はＩＵ１とＩＵ２の和で、出力Ｖｏ１がスイッチングＭＯＳトランジスタＭ４０９の閾値電圧ＶＴＨ以上になると定電流はＩＵ１のみとなり、ピーク付近の立ち上がり時出力スルーレートが遅くなる。また、図３（ｃ）に示すように、定電流ＩＬ１が流れるため、出力ＮチャネルＭＯＳトランジスタＭ２は、オフ状態となる。ここで、ＩＵ１とＩＵ２の比は１：２とした。
【００１７】
第２の実施形態によると、第１の実施形態と同様、出力ＰチャネルＭＯＳトランジスタＭ１の駆動電流がＩＵ１のみになることで、駆動能力をおとすため、出力Ｖｏ１のハイ状態になる前に出力スルーレートが遅くなり、リンギング等のノイズ発生を防ぐことができる。実際の回路例を図４に示す。
【００１８】
また、立ち上がり当初はＩＵ１とＩＵ２の和による駆動のため、スルーレートが早くなり最小パルス応答が良くなる。
【００１９】
一方、入力信号Ｖｉｎ２がロウ状態のままで、Ｖｉｎ１がハイ状態からロウ状態になるとき、出力ＮチャネルＭＯＳトランジスタＭ２はオフ状態のままで、Ｍ１がオン状態からオフ状態となる。
【００２０】
出力ＮチャネルＭＯＳトランジスタＭ２を駆動する定電流は出力Ｖｏ１の立下り時にはＩＬ０で、立ち上がり時にはＭ２をオフ状態にするため入力パルス信号Ｖｉｎ２によりＩＬ１に切り替わる。
【００２１】
なお、本実施形態については、図４（ａ）に示すＭ１ゲートドライブ２３、図４（ｂ）に示すＭ２ゲートドライブ２４を用いてもよい。この場合、Ｍ１の駆動は、電流源の代わりに抵抗Ｒ１１、Ｒ１２、Ｒ１３で、Ｍ２の駆動はＲ２１、Ｒ２２で代用できる。
【００２２】
（第３の実施形態）
図５は、本発明の第３の実施形態に係るＰＷＭ駆動回路の構成を示す図である。図５において、電源ＶＤＤがＶＭに一致する条件下で、入力信号Ｖｉｎ２がロウ状態のままで、Ｖｉｎ１がロウ状態からハイ状態になるとき、Ｍ３とＭ３１がオフ状態、Ｍ４とＭ３２がオン状態となり、出力ＰチャネルＭＯＳトランジスタＭ１は立ち上がり当初、Ｍ３２とＭ３４がオン状態で抵抗Ｒ３２により駆動する。その後、ＶＤＤと出力電圧Ｖｏ１との差電圧がスイッチングＰチャネルＭＯＳトランジスタＭ３４の閾値電圧ＶＴＨ以下になると抵抗Ｒ３２とＲ３３での駆動となる。その際、第１および第２遅延回路により、入力信号から上下の出力トランジスタが時間差を持ってオン状態になり、貫通状態になることを防ぐ。
【００２３】
第３の実施形態によると、電源電圧に関係なく、オン状態のピーク付近でのＭ１のゲート駆動が抵抗Ｒ３２とＲ３３の直列になることで、Ｍ１の駆動能力をおとすため、出力Ｖｏ１のハイ状態になる前にスルーレートが遅くなり、リンギング等のノイズ発生を防ぐことができる。一方、立ち上がり当初はＲ３２のみの駆動のため、スルーレートが早くなり最小パルス応答が良くなる。
【産業上の利用可能性】
【００２４】
以上説明したように、本発明は、出力をＰＷＭ駆動する方法等に有用である。
【図面の簡単な説明】
【００２５】
【図１】第１の実施形態に係るＰＷＭ駆動回路の構成を示す図
【図２】第１の実施形態に係るＰＷＭ駆動回路の回路例を示す図
【図３】第２の実施形態に係るＰＷＭ駆動回路の構成を示す図
【図４】第２の実施形態に係るＰＷＭ駆動回路の他の構成を示す図
【図５】第２の実施形態に係るＰＷＭ駆動回路の回路例を示す図
【図６】第３の実施形態に係るＰＷＭ駆動回路の構成を示す図
【図７】第１〜第３の実施形態に係るＰＷＭ駆動回路のタイミングチャート
【図８】従来のスルーレート出力回路の構成を示す図
【符号の説明】
【００２６】
１１、２１、２３…Ｍ１ゲートドライブ
１２、２２、２４…Ｍ２ゲートドライブ
Ｍ１、Ｑ０１…出力ＰチャネルＭＯＳトランジスタ
Ｍ２、Ｑ０２…出力ＮチャネルＭＯＳトランジスタ
Ｍ３、Ｍ３１、Ｍ３４、Ｍ４０２、Ｍ４０４、Ｍ４０６、Ｍ４０８、Ｍ４１０、Ｍ４１２、Ｍ５０１、Ｍ５０２、Ｍ５０５、Ｍ５０６、Ｍ５０９、Ｍ５１１、Ｍ５１３、Ｍ５１６、Ｑ１０、Ｑ１１…ＰチャネルＭＯＳトランジスタ
Ｍ４、Ｍ３２、Ｍ３３、Ｍ４０１、Ｍ４０３、Ｍ４０５、Ｍ４０７、Ｍ４０９、Ｍ４１１、Ｍ４１３、Ｍ４１４、Ｍ４１５、Ｍ４１６、Ｍ４１７、Ｍ４１８、Ｍ５０３、Ｍ５０４、Ｍ５０７、Ｍ５０８、Ｍ５１０、Ｍ５１２、Ｍ５１４、Ｍ５１５、Ｍ５１７、Ｍ５１８、Ｍ５１９、Ｑ２０、Ｑ２１…ＮチャネルＭＯＳトランジスタ
ＣＳ１０、ＣＳ１１、ＣＳ１２、ＣＳ２０、ＣＳ２１、ＣＳ４１、ＣＳ４２、ＣＳ５１…定電流源
ＣＰ１、ＣＰ２…比較器
Ｒ１１、Ｒ１２、Ｒ１３、Ｒ２１、Ｒ２２、Ｒ３１、Ｒ３２、Ｒ３３、Ｒ３４、Ｒ３５…抵抗
Ｉ１、Ｉ２…インバータ
【図１】
2005151143.tif 000003
【図２】
2005151143.tif 000004
【図３】
2005151143.tif 000005
【図４】
2005151143.tif 000006
【図５】
2005151143.tif 000007
【図６】
2005151143.tif 000008
【図７】
2005151143.tif 000009
【図８】
2005151143.tif 000010