(57)【要約】      （修正有）【課題】製造が容易であり、走査線への負荷を小さくすることができ、プロセスマージンを広く取ることができ、しかも高性能を発揮することができる薄膜トランジスタを提供する。【解決手段】ソース電極６及びドレイン電極７に接合された半導体層４とゲート電極２とがゲート絶縁層を介して絶縁基板に積層された構造を有する薄膜トランジスタであって、上記ソース電極及びドレイン電極は、少なくとも一方が櫛状であり、かつ、互いに非接触の状態で組み合わせて配置されたものであり、上記櫛状電極の先端部の一部又は全部は、ゲート電極の領域内にある薄膜トランジスタである。【選択図】図１
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【特許請求の範囲】
【請求項１】
ソース電極及びドレイン電極に接合された半導体層とゲート電極とがゲート絶縁層を介して絶縁基板に積層された構造を有する薄膜トランジスタであって、
該ソース電極及びドレイン電極は、少なくとも一方が櫛状であり、かつ、互いに非接触の状態で組み合わせて配置されたものであり、
該櫛状電極の先端部の一部又は全部は、ゲート電極の領域内にある
ことを特徴とする薄膜トランジスタ。
【請求項２】
前記半導体層は、ゲート電極の領域よりも大きく形成された部分を有することを特徴とする請求項１記載の薄膜トランジスタ。
【請求項３】
前記半導体層は、ゲート電極の領域内でソース電極及びドレイン電極間距離が広い領域で切り欠き構造を有することを特徴とする請求項１記載の薄膜トランジスタ。
【請求項４】
請求項１〜３のいずれかに記載の薄膜トランジスタを備えてなることを特徴とするアクティブマトリクス基板。
【請求項５】
請求項１〜３のいずれかに記載の薄膜トランジスタを備えてなることを特徴とする表示装置。
【請求項６】
前記表示装置は、液晶表示装置又は有機エレクトロルミネッセンス表示装置であることを特徴とする請求項５記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ、アクティブマトリックス基板及び表示装置に関する。より詳しくは、アクティブマトリクス型の液晶表示装置、有機エレクトロルミネッセンス（ＥＬ）表示装置等に好適に用いられる薄膜トランジスタ、アクティブマトリックス基板、及び、表示装置に関するものである。
【背景技術】
【０００２】
薄膜トランジスタ（ＴＦＴ）は、非線形能動素子として種々の電子回路に広く使用されている。例えば、液晶表示装置や有機エレクトロルミネッセンス（ＥＬ）表示装置としては、画素毎にＴＦＴを配置することによって余分な信号の干渉を排除することができ、高画質を実現することができることから、アクティブマトリクス型の表示装置が普及している。近年、プラズマＴＶや液晶ＴＶ等が普及するとともに、これらの薄型表示装置の大型化が進み、画素のサイズも大きくなっている。このような画素サイズの大型化に伴い、画素毎に配置されるＴＦＴのサイズも大きなものが必要となっている。
【０００３】
従来のＴＦＴとしては、図１０に示すように、ソース電極６、ドレイン電極７が直線的に平行に配列された構造が主流となっている。しかしながら、このような構造には、いくつかの改善の余地があった。
まず、チャネル長Ｌを変えずにチャネル幅Ｗを大きくした場合に、チャネル部を形成するのが困難になるという点がある。これは、フォトリソグラフィによりソース電極６及びドレイン電極７を形成したときに、チャネル部にソース電極６及びドレイン電極７を構成する金属が残ってしまい、ソース電極６とドレイン電極７とが繋がった状態となってしまうためである。次に、ソース電極６、ドレイン電極７とゲート電極２との間の寄生容量が大きい点が挙げられる。これは、フォトリソグラフィを行う際のマスク合わせの精度の問題やチャネル部を遮光する目的から、ゲート電極２の幅をチャネル長Ｌよりも広くする必要があるためで、ソース電極６、ドレイン電極７とゲート電極２との重なり部分で寄生容量が発生する。寄生容量が大きくなると、表示装置において、走査線の容量負荷が増え、表示品位の低下や消費電力の増大につながってしまう。更に、ソース電極６、ドレイン電極７とゲート電極２とのアライメントがずれることにより、ソース電極６、ドレイン電極７とゲート電極２との間の寄生容量が変化しやすいという点がある。これは、図１１（ａ）及び（ｂ）に示すように、アライメントずれによって、ソース電極６、ドレイン電極７とゲート電極２との重なり面積が変化しやすいためであり、ドレイン電極６とゲート電極７との間の寄生容量Ｃｇｄが変化すると、表示装置において、液晶容量で保持される電圧が変化することになるため、アレイメントがずれた画素とアレイメントがずれていない画素とで液晶層の保持電圧に差が生じることとなり、表示品位の悪化につながる。そして、チャネル部が１箇所なのでソース電極６とドレイン電極７とがパターン的に短絡した場合、修復できないという点もある。
【０００４】
これらの点を解決するための技術としては、ソース・ドレイン電極を直線的でなく櫛形状に形成してチャネル幅を短くした構成がある。このような構成の一例としては、ソース・ドレイン電極のそれぞれが複数個の歯を有する櫛形構造であり、この歯が半導体層を横断するようにかつ互いに非接触の状態で組み合わさるように配置されたものが開示されている（特許文献１参照。）。この構成の一例を図１２に示す。この構成においては、ソース電極６、ドレイン電極７を直線的に平行に配置した場合と比較して、Ｘ方向（櫛歯長手方向）におけるソース電極６、ドレイン電極７とゲート電極２との重なりは増加するものの、ソース電極６、ドレイン電極７の歯の部分をできるだけ細く数多い櫛形構造とすることでＹ方向（櫛歯幅方向）における重なりは著しく減少させることができ、その結果、ソース電極６、ドレイン電極７とゲート電極２との間で生じる寄生容量を減少させることができる。また、この構造によれば、ソース電極６、ドレイン電極７とゲート電極２との間で多少のアライメントずれが生じても、ソース電極６、ドレイン電極７がゲート電極２を横断しているため、ソース電極６、ドレイン電極７とゲート電極２との重なり面積は変化せず、アライメント合わせが容易である。しかしながら、この構成においては、液晶表示装置等に適用した場合、ソース電極６、ドレイン電極７間でリークが生じることになる点等で工夫の余地があった。
【０００５】
また、一対の電極の一方又は両方が櫛状に形成され、かつ、ゲート電極の長手方向に一対の電極の侵入しない領域が連続的に形成された薄膜トランジスタが開示されている（特許文献２参照。）。この構成の一例を図１３に示す。この構成においては、ソース電極６、ドレイン電極７の一方又は両方が櫛状に形成され、ゲート電極２の長手方向にソース電極６、ドレイン電極７の侵入しない領域が連続的に形成されることから、ソース電極６、ドレイン電極７を直線的に平行に形成した場合に比べて、ソース電極６、ドレイン電極７とゲート電極２との重なり面積を少なくすることができ、それにより寄生容量を減少させることができる。しかしながら、この構成においても、液晶表示装置等に適用した場合、ソース電極６、ドレイン電極７間でリークが生じることになる点等で工夫の余地があった。
【特許文献１】特開平２−２７５６７２号公報（第１、７頁、第１図）
【特許文献２】特開平５−１８３１６５号公報（第１頁）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、上記課題に鑑みてなされたものであり、製造が容易であり、走査線への負荷を小さくすることができ、プロセスマージンを広く取ることができ、しかも高性能を発揮することができる薄膜トランジスタ、それを用いた高い表示品位を実現できるアクティブマトリックス基板及び表示装置を提供することを目的とするものである。
【課題を解決するための手段】
【０００７】
本発明者らは、チャネル部の形成が容易でかつ修復が可能であり、しかもソース電極、ドレイン電極とゲート電極との間の寄生容量のばらつきを抑制しつつ小さくすることができる薄膜トランジスタ（ＴＦＴ）について種々検討したところ、ソース電極及びドレイン電極の少なくとも一方を櫛状に形成することに先ず着目した。そして、ソース電極とドレイン電極との間にある半導体層がゲート電極からはみ出していることで、ＴＦＴを配置した基板の裏側から入射するバックライトの光によって半導体層のキャリアが励起されてソース電極、ドレイン電極間でリークが生じてしまうことを見いだすとともに、櫛状電極の先端部の一部又は全部をゲート電極の領域内に設ければ、ソース電極、ドレイン電極間のリークを防止することができることを見いだし、上記課題をみごとに解決することができることに想到し、本発明に到達したものである。
【０００８】
すなわち本発明は、ソース電極及びドレイン電極に接合された半導体層とゲート電極とがゲート絶縁層を介して絶縁基板に積層された構造を有する薄膜トランジスタであって、上記ソース電極及びドレイン電極は、少なくとも一方が櫛状であり、かつ、互いに非接触の状態で組み合わせて配置されたものであり、上記櫛状電極の先端部の一部又は全部は、ゲート電極の領域内にある薄膜トランジスタである。
以下に本発明を詳述する。
【０００９】
本発明の薄膜トランジスタ（ＴＦＴ）は、絶縁ゲート型電界効果トランジスタとして用いられるものであり、すなわち、ソース電極及びドレイン電極に接合された半導体層とゲート電極とがゲート絶縁層を介して絶縁基板に積層された構造を有し、好ましくは、逆スタガ型構造を有するものである。
【００１０】
上記ソース電極、ドレイン電極及びゲート電極としては、チタン、クロム、アルミニウム、モリブデン、それらの合金等からなる金属膜、それらの積層膜等が好適に用いられる。
半導体層としては、ソース電極及びドレイン電極とオーミック接合されるものが好ましく、アモルファスシリコン、ポリシリコン等からなる高抵抗半導体層（下層）と、リン等の不純物をドープしたｎ＋アモルファスシリコン等からなる低抵抗半導体層（上層）との積層膜が好適に用いられる。この場合、高抵抗半導体層（下層）上のソース電極の領域及びドレイン電極の領域に低抵抗半導体層（上層）が形成され、低抵抗半導体層上にソース電極とドレイン電極とが形成されることが好ましい。ソース電極とドレイン電極とは、チャネル部を隔てて形成され、半導体層のチャネル部を介して接続されることとなる。ゲート絶縁層としては、半導体層とゲート電極との絶縁性を保つものであればよく、窒化シリコン、酸化シリコン等からなる膜が好適に用いられる。絶縁基板としては、透明であることが好ましく、ガラス、プラスチック等からなるものが好適に用いられる。
【００１１】
上記ＴＦＴは、絶縁基板上の走査信号線とデータ信号線との交点に設けられ、ゲート電極が走査信号線に接続され、ソース電極がデータ信号線に接続され、ドレイン電極がドレイン引出し線に接続されることにより、複数本のデータ信号線に同時に供給されるデータ信号を、データ信号線と交差する複数本の走査信号線に順次供給される走査信号でサンプリングさせるためのスイッチとして用いることができるものである。
【００１２】
上記ソース電極及びドレイン電極は、少なくとも一方が櫛状であり、かつ、互いに非接触の状態で組み合わせて配置されたものである。櫛状電極としては、例えば、歯が２本の形態、歯先が屈曲している形態等も含まれる。また、歯同士が接続されず、２以上のドレイン引出し線がそれぞれの歯に接続された形態であってもよく、この形態では、ドレイン引出し線同士が接続されていてもよい。すなわち本発明においては、ソース電極とドレイン電極とが互いに非接触の状態で組み合わせて配置されることにより、２箇所以上のチャネル部が形成されていればよく、櫛状電極は、櫛形状であってもよいし、２以上の電極部が櫛の歯状に配置されたものであってもよい。
【００１３】
本発明においては、チャネル部が２箇所以上形成されることにより、ＴＦＴのサイズを大きくすることが必要な場合でも、チャネル部１箇所あたりのチャネル幅を短くすることができ、ＴＦＴの製造を容易にすることができる。また、ソース電極、ドレイン電極間が短絡した場合でも、短絡したソース電極及びドレイン電極の一方又は両方をレーザー等により破壊して分離することにより、ＴＦＴの機能を修復することが可能である。更に、このような構造では、ソース電極とドレイン電極とを直線的に平行に配置した場合と比較して、Ｘ方向（櫛歯長手方向）におけるソース電極及びドレイン電極とゲート電極との重なりは増加するものの、ソース電極及びドレイン電極の歯の部分をできるだけ細く、適当な数の櫛形構造とすることでＹ方向（櫛歯幅方向）における重なりを著しく減少させることができる。その結果、ソース電極及びドレイン電極とゲート電極との間で生じる寄生容量を減少させ、表示装置における走査線の容量負荷の増大と、それに伴う表示品位の低下、消費電力の増大を防止することができる。そして、ソース電極及びドレイン電極とゲート電極との間で多少のアライメントずれが生じた場合でも、ソース電極、ドレイン電極とゲート電極との重なり面積の変化量（ΔＳ）は、ゲート電極を横切るソース電極、ドレイン電極の歯の幅をＷとし、ソース電極、ドレイン電極の歯の数をＮとし、アライメントのずれ量をΔａとしたときに、下記式（１）；
ΔＳ＝Ｗ×Ｎ×Δａ    （１）
で表されるものであることから、ソース電極及びドレイン電極の歯の部分をできるだけ細く、適当な数の櫛形構造とすることで、ＴＦＴのサイズを大きくすることが必要な場合でも、アライメントずれによる重なり面積の変化量（ΔＳ）を小さくすることができ、ソース電極及びドレイン電極とゲート電極との間の寄生容量の変化量を小さくすることができる。その結果、表示装置において、アレイメントがずれた画素とアレイメントがずれていない画素とで液晶層の保持電圧に差が生じることを防止することができ、表示品位の低下を防止することができる。
【００１４】
上記櫛状電極の先端部の一部又は全部は、ゲート電極の領域内にある。すなわち、櫛状電極は、２以上の先端部を有することとなるが、これらの先端部の少なくとも１つがゲート電極の領域内にある。櫛状電極の先端部の全部がゲート電極の領域内にある形態が好ましく、ソース電極及びドレイン電極の先端部の全部がゲート電極の領域内にある形態がより好ましい。
【００１５】
本発明においては、ソース電極及びドレイン電極の先端部がゲート電極の領域内に設けられていることにより、ソース電極、ドレイン電極がゲート電極の領域を横断しておらず、チャネル部（ソース電極とドレイン電極との間）にある半導体層はゲート電極の領域からはみ出さない。これにより、ＴＦＴを配置した基板の裏側から入射してくるバックライトの光は、ゲート電極により遮蔽され、ソース電極とドレイン電極との間に位置する半導体層に入射しないので、半導体層においてキャリアの励起が防止され、ソース電極、ドレイン電極間でリークが生じることを防止することができるため、ＴＦＴの誤作動を防止することができる。また、チャネル部からゲート電極の領域端部までの距離が広くなるので、液晶表示装置等に適用された場合において、カラーフィルタ基板に形成された遮光体で反射されたバックライトの光をチャネル部に届かないようにすることができ、チャネル部の半導体層におけるキャリアの光励起に起因するソース電極、ドレイン電極間のリークを防止することができる。
【００１６】
本発明の薄膜トランジスタ（ＴＦＴ）における好ましい形態について以下に詳しく説明する。
上記半導体層は、ゲート電極の領域よりも大きく形成された部分を有することが好ましい。半導体層は、ゲート電極と、ソース電極及びドレイン電極との重なり領域の近傍でゲート電極の領域よりも大きく形成されることがより好ましい。また、半導体層は、少なくともゲート電極と、ソース電極及びドレイン電極との重なり領域、並びに、チャネル部に設けられることが好ましい。この構成によれば、ソース電極、ドレイン電極間でリークが生じることをより効果的に防止することができる。
【００１７】
上記半導体層は、ゲート電極の領域内でソース電極及びドレイン電極間距離が広い領域で切り欠き構造を有することが好ましい。すなわち、半導体層は、少なくともゲート電極と、ソース電極及びドレイン電極との重なり領域、並びに、チャネル部に設けられ、チャネル部外のゲート電極の領域で切り欠き構造を有することが好ましい。この構成によれば、ソース電極、ドレイン電極間が広い領域では半導体層が切り欠かれているので、液晶表示装置等に適用された場合において、カラーフィルタ基板に形成された遮光体により反射されたバックライトの光を半導体層に届かないようにすることができ、半導体層のキャリアの光励起に起因するソース電極、ドレイン電極間のリークを更に効果的に防止することができる。更に、図９に示すように、ソース電極６からドレイン電極７に至る半導体層２０のエッジ２１距離を長くとることもできるので、ソース電極６、ドレイン電極７間のリークに対して絶縁性を向上させることができる。
【００１８】
本発明はまた、上記薄膜トランジスタ（ＴＦＴ）を備えてなるアクティブマトリクス基板でもある。本発明は更に、上記薄膜トランジスタ（ＴＦＴ）を備えてなる表示装置でもある。中でも、上記表示装置は、液晶表示装置又は有機エレクトロルミネッセンス（ＥＬ）表示装置であることが好ましい。このようなアクティブマトリクス基板及び表示装置においては、ＴＦＴにおけるソース電極、ドレイン電極間のリークが抑制され、ＴＦＴの誤作動が防止されているため、高い表示品位を得ることができる。また、ＴＦＴにおける寄生容量Ｃｇｄが小さくされ、ばらつきが低減されていることから、表示品位の向上や消費電力の低減が可能である。更に、アクティブマトリクス基板及び表示装置を作製する際に、大きなサイズのＴＦＴであっても基板上に容易に形成することができ、ソース電極とドレイン電極とがパターン的に短絡した場合でも、修復が可能であり、製造歩留りを向上させることができる等の利点を有している。
【発明の効果】
【００１９】
本発明の薄膜トランジスタは、上述のような構成であるので、ソース電極及びドレイン電極は、少なくとも一方が櫛状であり、かつ、互いに非接触の状態で組み合わせて配置されていることにより、ソース電極及びドレイン電極とゲート電極との間で生じる寄生容量Ｃｇｄを小さくし、アライメントずれによる寄生容量の変化量を小さくすることができ、表示品位の低下や消費電力の増大を防止することができる。また、チャネル幅を短くすることで製造を容易にすることができ、ソース電極とドレイン電極とがパターン的に短絡した場合でも、修復することができる。
更に、櫛状電極の先端部の一部又は全部がゲート電極の領域内にあることにより、薄膜トランジスタを配置した基板の裏側から入射したバックライトの光に起因するソース電極、ドレイン電極間のリークを防止することができ、薄膜トランジスタの誤作動を防止することができる。
【発明を実施するための最良の形態】
【００２０】
以下に実施例を掲げ、図面を参照して本発明を更に詳細に説明するが、本発明はこれらの実施例のみに限定されるものではない。
【００２１】
（実施例１）
本発明に係る実施例について、図１（ａ）〜（ｇ）、図２に基づいて以下に説明する。
図１（ａ）〜（ｇ）は、本発明の薄膜トランジスタ（ＴＦＴ）である実施例における逆スタガ型ＴＦＴの構成を示す平面模式図であり、また、図２は、図１（ａ）の逆スタガ型ＴＦＴのＡ−Ａ’線断面を示す断面模式図である。
【００２２】
実施例においては、ガラス、プラスチック等からなる透明絶縁性基板１上に、所定のパターンにより、チタン、クロム、アルミニウム、モリブデン、それらの合金等からなる金属膜や、それらの積層膜で形成されたゲート電極２が設けられる。そして、このゲート電極２を覆い隠すように、窒化シリコンや酸化シリコン等の絶縁膜からなるゲート絶縁膜３が形成される。その上には、ゲート電極２と重畳するように、アモルファスシリコンやポリシリコン等からなる高抵抗半導体層４が設けられ、更にリン等の不純物をドープしたｎ＋アモルファスシリコン等からなる低抵抗半導体層５ａ、５ｂが設けられる。そして、低抵抗半導体層５ａと接続するようにソース電極６が形成され、低抵抗半導体層５ｂと接続するようにドレイン電極７が形成される。ソース電極６及びドレイン電極７は、同一材料により形成され、チタン、クロム、アルミニウム、モリブデン、それらの合金等からなる金属膜や、それらの積層膜が用いられる。
【００２３】
図１（ａ）に示すＴＦＴは、ソース電極６を歯が２本の櫛形に形成し、ドレイン電極７を歯が３本の櫛形に形成したものである。ソース電極６及びドレイン電極７の歯は、互いに平行に、そしてゲート電極２を横断しないように配置されている。また、高抵抗半導体層４は、ゲート電極２と、ソース電極６及びドレイン電極７との重なり領域ではゲート電極２よりも大きく形成されているが、ゲート電極２上においてチャネル部以外の領域では高抵抗半導体層４を切り欠いている。
この配置では、チャネル部が４箇所形成されるので、ソース電極６、ドレイン電極７が直線的に平行に形成される距離を小さくすることができる。また、Ｙ方向（櫛歯幅方向）の重なりが少なく、チャネル部外の高抵抗半導体層４は切り欠かれているのでソース電極６、ドレイン電極７とゲート電極２との間の寄生容量を減少させることができる。更に、アライメントずれに対してもソース電極６とゲート電極２との重なり面積の変化量は、アライメントずれ量に、歯の幅と本数の２とを乗じたもの、ドレイン電極７とゲート電極２との重なり面積の変化量は、アライメントずれ量に、真ん中の歯の幅を乗じたものになるので、アライメントがずれても影響を小さくすることができる。そして、チャネル部外の高抵抗半導体層４を切り欠いているので、バックライトから直接入射する光をゲート電極２で遮光することができ、また、ソース電極６、ドレイン電極７がゲート電極２を横断していないので、チャネル部からゲート電極エッジまでの距離が広くとれ、カラーフィルタ側の遮光体に反射して入射するバックライトの光がチャネル部に届くのを防ぐこともできる。更に、高抵抗半導体層４を切り欠くことにより、ソース電極６から高抵抗半導体層４端部を通りドレイン電極７に至る距離が長くとれるので、ソース、ドレインリークに対する高い絶縁性を有することができる。
そして、ソース電極６とドレイン電極７とが短絡した場合、図３（ａ）〜（ｄ）に示すように、短絡したソース電極６、ドレイン電極７の一方又は両方をレーザー等により破壊分離することで、表示品位に影響しない程度に修復することができる。
【００２４】
図１（ａ）に示すＴＦＴでは、ソース電極６、ドレイン電極７の歯の数がそれぞれ２本、３本となっているが、歯の数はこれに限定されない。例えば、図１（ｂ）では、ソース電極６の櫛歯が１本、ドレイン電極７の櫛歯が２本となっている。また、図１（ｃ）では、ソース電極６、ドレイン電極７の櫛歯がそれぞれ３本、４本となっている。
また、図１（ａ）〜（ｃ）に示すＴＦＴでは、ドレイン電極７の櫛歯の数がソース電極６の櫛歯の数よりも多いが、ソース電極６とドレイン電極７との櫛歯の数の大小関係はこれに限定されない。例えば、図１（ｄ）〜（ｆ）では、ソース電極６の櫛歯の数がドレイン電極７の櫛歯の数よりも多くなっている。また、図１（ｇ）では、ソース電極６とドレイン電極７との櫛歯の数が等しくなっている。
【００２５】
このような図１（ｂ）〜（ｇ）に示すＴＦＴにおいても、ソース電極６とドレイン電極７とが短絡した場合、短絡したソース電極６、ドレイン電極７の一方又は両方をレーザー等により破壊分離することで、表示品位に影響しない程度に修復することができる。例えば、図１（ｂ）に示すＴＦＴでは、図４（ａ）、（ｂ）に示すように、図１（ｃ）に示す実施例では、図５（ａ）〜（ｄ）に示すように、図１（ｅ）に示す実施例では、図６（ａ）、（ｂ）に示すように、図１（ｆ）に示す実施例では、図７（ａ）〜（ｆ）に示すように破壊分離することで、修復することができる。
【００２６】
また、図１（ａ）〜（ｇ）に示すＴＦＴでは、チャネル部外の高抵抗半導体層４に切り欠き部が形成されているが、これらの切り欠き部は、図８（ａ）〜（ｇ）に示すように、Ｓ−Ｄ（ソース−ドレイン）リーク対策として設けられた切り欠き部１１と、容量対策として設けられた切り欠き部１２とがある。
【図面の簡単な説明】
【００２７】
【図１】（ａ）〜（ｇ）は、本発明の薄膜トランジスタ（ＴＦＴ）である実施例における逆スタガ型ＴＦＴの構成を示す平面模式図である。
【図２】図１（ａ）の逆スタガ型ＴＦＴのＡ−Ａ’線断面を示す断面模式図である。
【図３】（ａ）〜（ｄ）は、図１（ａ）の逆スタガ型ＴＦＴにおいて、ソース電極６、ドレイン電極７間の短絡を修復する際に、破壊分離する箇所を示す平面模式図である。
【図４】（ａ）、（ｂ）は、図１（ｂ）の逆スタガ型ＴＦＴにおいて、ソース電極６、ドレイン電極７間の短絡を修復する際に、破壊分離する箇所を示す平面模式図である。
【図５】（ａ）〜（ｄ）は、図１（ｃ）の逆スタガ型ＴＦＴにおいて、ソース電極６、ドレイン電極７間の短絡を修復する際に、破壊分離する箇所を示す平面模式図である。
【図６】（ａ）、（ｂ）は、図１（ｅ）の逆スタガ型ＴＦＴにおいて、ソース電極６、ドレイン電極７間の短絡を修復する際に、破壊分離する箇所を示す平面模式図である。
【図７】（ａ）〜（ｆ）は、図１（ｇ）の逆スタガ型ＴＦＴにおいて、ソース電極６、ドレイン電極７間の短絡を修復する際に、破壊分離する箇所を示す平面模式図である。
【図８】（ａ）〜（ｇ）は、図１（ａ）〜（ｇ）の逆スタガ型ＴＦＴにおいて、Ｓ−Ｄリーク対策用の切り欠き部１１と容量対策用の切り欠き部１２とを示す平面模式図である。
【図９】ソース電極６からドレイン電極７に至る半導体層２０のエッジ２１距離を示す平面模式図である。
【図１０】従来の逆スタガ型ＴＦＴにおける各構成要素の配置を示す平面模式図である。
【図１１】（ａ）は、従来の逆スタガ型ＴＦＴにおいて、アライメントずれがない場合のソース電極６、ドレイン電極７とゲート電極２との重なり面積を示す平面模式図であり、（ｂ）は、従来の逆スタガ型ＴＦＴにおいて、アライメントずれが生じた場合のソース電極６、ドレイン電極７とゲート電極２との重なり面積の一例を示す平面模式図である。
【図１２】従来の逆スタガ型ＴＦＴの一例を示す平面模式図である。
【図１３】従来の逆スタガ型ＴＦＴの一例を示す平面模式図である。
【符号の説明】
【００２８】
１：透明絶縁性基板
２：ゲート電極
３：ゲート絶縁膜
４：高抵抗半導体層（ｉ層）
５ａ、５ｂ：低抵抗半導体層（ｎ＋層）
６：ソース電極
７：ドレイン電極
８：短絡箇所
９：破壊分離箇所
１１：Ｓ−Ｄ（ソース−ドレイン）リーク対策として設けられた切り欠き部
１２：容量対策として設けられた切り欠き部
２０：半導体層
２１：半導体層２０のエッジ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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