(57)【要約】【課題】  従来の外部よりトリミングが可能なブリーダ抵抗回路を備えた半導体集積回路では、トリミングビットの増加に伴いデータレジスタに含まれるフリップフロップ回路数が増加してレイアウト面積を大きくしてしまい、半導体集積回路の低コスト化や小型化を妨げるという問題点があった。【解決手段】  シリアル入力されたトリミングデータを、選択信号により複数のメモリセルへ順次書き込みを行って、ブリーダ抵抗をトリミングすることにより、トリミングデータを保持するためのデータレジスタを必要としないレイアウト面積の小さな半導体集積回路を提供する。【選択図】    図１
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【特許請求の範囲】
【請求項１】
外部から入力したクロック信号から選択信号を作成するシフトレジスタと、外部から入力したトリミング用シリアルデータと前記選択信号を入力する書き込み制御回路と、前記書き込み制御回路に接続した複数のメモリセルからなるメモリと、前記メモリセルのデータによりオン・オフする複数のトリミングスイッチと、前記複数のトリミングスイッチによりトリミング可能なブリーダ抵抗とからなり、前記書き込み制御回路は前記トリミング用シリアルデータを選択信号により対応した前記メモリに順次書き込むことにより前記ブリーダ抵抗をトリミングすることを特徴とする半導体集積回路。
【請求項２】
前記メモリは、ＥＥＰＲＯＭで構成されていることを特徴とする請求項1記載の半導体集積回路。
【請求項３】
前記メモリは、ＥＰＲＯＭで構成されていることを特徴とする請求項1記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、外部よりトリミングが可能なブリーダ抵抗回路を備えた半導体集積回路に関する。
【背景技術】
【０００２】
従来、図3の回路図に示されるようなメモリによるトリミングが可能なブリーダ抵抗回路を備えた半導体集積回路が知られていた。データ入力端子９７とクロック入力端子９６を入力端子として備える書き込み制御回路１０２と、書き込み制御回路１０２の出力によってデータが書き込まれる複数のメモリセル１０３と、メモリセル１０３が保持するデータを反映してオン・オフ状態が切り替わるMOSトランジスタからなるトリミングスイッチ１０４と、メモリセル１０３の出力をバッファリングしてトリミングスイッチ１０４に伝達するスイッチ制御回路１０６と、トリミングスイッチ１０４によってトリミングされるブリーダ抵抗回路１０５で構成される。ブリーダ抵抗回路１０５は、トリミングスイッチ１０４のオン・オフ状態の組み合わせによって、全体の抵抗値を変化させる回路である。
【０００３】
書き込み制御回路１０２は、クロック入力端子９６から入力されたクロック信号をカウントするシフトレジスタ９９と、データ入力端子９７から入力されたトリミングデータを一時保持するデータレジスタ１００で構成される。
【０００４】
データ書き込み時にはクロック入力端子９６に入力するクロック信号に同期して、書き込みたいトリミングデータをシリアルにデータ入力端子９７へ入力する。クロック信号をカウントするシフトレジスタ９９の終端までクロック信号が到達すると、データ書き込み制御信号ノード９８へ書き込み信号が出力され、データレジスタ１００に蓄えられたトリミングデータをメモリセル１０３中の対応する各メモリセルへ伝達する。
【０００５】
データ読み出し時には、メモリセル１０３に保持されているトリミングデータが各々の対応するスイッチ制御回路１０６を介してトリミングスイッチ１０４に伝達され、オン・オフ状態が決定される。
【０００６】
すなわち、所望の抵抗値を実現するトリミングスイッチ１０４のオン・オフ状態の組み合わせを、データ入力端子９７へシリアルに入力することにより、ブリーダ抵抗回路１０５を所望の抵抗値にトリミングすることができる。（例えば、特許文献1参照）
【特許文献１】特開２００３−２４２７９９号公報（第１２頁、図1）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、従来のトリミングが可能なブリーダ抵抗回路を備えた半導体集積回路では、トリミングテータのビットの増加に伴いデータレジスタ１００に含まれるフリップフロップ回路数が増加してレイアウト面積を大きくしてしまい、半導体集積回路の低コスト化や小型化を妨げるという問題点があった。そこで本発明の目的は、従来のこのような問題を解決しレイアウト面積の小さい半導体集積回路を提供することを目的としている。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明によるトリミングが可能なブリーダ抵抗回路を備えた半導体集積回路において、シリアル入力されたトリミングデータを、選択信号により複数のメモリセルへ順次書き込みを行って、ブリーダ抵抗をトリミングすることを特徴としている。
【発明の効果】
【０００９】
本発明のトリミングが可能なブリーダ抵抗回路を備えた半導体集積回路によれば、トリミングデータを保持するためのデータレジスタ必要としないので、レイアウト面積を小さくできて安価な半導体集積回路を提供することが可能となる。
【発明を実施するための最良の形態】
【００１０】
図１は、本発明のトリミングが可能なブリーダ抵抗回路を備えた半導体集積回路のブロック図である。クロック入力端子９６と、データ入力端子９７と、クロック信号から選択信号を作成するシフトレジスタ９９と、トリミング用シリアルデータと選択信号を入力する複数のＡＮＤ回路からなる書き込み制御回路１１０と、書き込み制御回路に接続した複数のメモリセルからなるメモリセル１０３と、トリミングスイッチ１０４と、メモリセルのデータによりトリミングスイッチ１０４をオン・オフ制御するスイッチ制御回路１０６と、トリミングスイッチによりトリミング可能なブリーダ抵抗回路１０５とで構成される。
【００１１】
シフトレジスタ９９の各段の出力信号（Ａ１、Ａ２、Ａ３・・・Ａｎ）を、データ書き込み動作を行うメモリセルをメモリセル１０３の中から選択するための選択信号として、メモリセルに対応したAND回路１１０にそれぞれ入力する。
【００１２】
AND回路１１０は、選択信号で選択されたタイミングでトリミング用シリアルデータを各メモリセルへ出力する。この例では、メモリセル１０３はすべてLowレベルに初期化する。
【００１３】
図２に、書き込み制御回路の入出力波形を示す。ｃｌｋはクロック入力端子９６に入力する波形、ａ１〜ａｎは選択信号の波形、ｄａｔａはデータ入力端子９７に入力する波形である。
【００１４】
クロック入力端子９６へｃｌｋ信号を入力することで、シフトレジスタ９９から選択信号ａ１〜ａｎが出力される。AND回路１１０は、選択信号がHighレベルの時にｄａｔａ信号を出力し、選択信号がLowレベルの時にLowレベルを出力する。よってトリミングデータ書き込み時に、メモリセル１０３のHighレベルを与えたいメモリセルについては、対応する選択信号がHighレベルのタイミングに同期してデータ入力端子９７へHighレベルを与えればよい。逆に、メモリセル１０３のLowレベルを与えたいメモリセルについては、対応する選択信号がHighレベルのタイミングに同期してデータ入力端子９７へLowレベルを与えればよい。
【００１５】
次に、メモリセル１０３のトリミングデータは、スイッチ制御回路１０６を介してMOSトタンジスタからなるトリミングスイッチ１０４をオン・オフさせて、ブリーダ抵抗回路１０５を所望の抵抗値にトリミングする。
【００１６】
なお、本発明実施例のトリミングスイッチ１０４に、不揮発性メモリに利用される記憶性MOSトランジスタ等の記憶性電子スイッチを利用することも出来る。この場合は、記憶性電子スイッチのオン抵抗はブリーダ抵抗１０５の要素抵抗に比べて十分小さく、電子スイッチのオフ抵抗はブリーダ抵抗１０５の要素抵抗に比べて十分大きく設定する。これにより、メモリセル１０３が不要となるので、本発明は小さな回路を実現できる。
【００１７】
以上、AND回路を用いた本発明実施例の動作を説明したが、本発明の回路はAND回路に限定されるものではない。入力信号の論理状態により、NOR回路等を用いることが出来る。この場合は、前記動作説明の論理状態を変更することにより、同様な効果が得られる。
【００１８】
また、メモリセル１０３には電源が入力されていなくてもトリミングデータを保持することが可能なEPROM やEEPROMを用いている回路についても、同様の効果が得られることは明白である。
【図面の簡単な説明】
【００１９】
【図１】本発明のトリミングが可能なブリーダ抵抗回路を備えた半導体集積回路のブロック図である。
【図２】本発明の半導体集積回路の書き込み制御回路の入出力波形である。
【図３】従来のトリミングが可能なブリーダ抵抗回路を備えた半導体集積回路のブロック図である。
【符号の説明】
【００２０】
９６  ・・・クロック入力端子
９７  ・・・データ入力端子
９８  ・・・データ書き込み制御信号ノード
９９  ・・・シフトレジスタ
１００・・・データレジスタ
１０１・・・データレジスタ出力バスライン
１０３・・・メモリセル
１０４・・・トリミングスイッチ
１０５・・・ブリーダ抵抗
１０６・・・スイッチ制御回路
１１０・・・書き込み制御回路
１１１・・・メモリアドレス選択信号ノード
１１２・・・クロック信号波形
１１３・・・メモリアドレス選択信号波形
１１４・・・データ信号波形
【図１】
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【図２】
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【図３】
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