(57)【要約】【課題】  新規な構成にて精度よくセンシングすることができるとともに出力の安定化を図ることができる半導体力学量センサを提供する。【解決手段】  ＳＯＩ基板を用いてコンデンサ構成部Ｅ１，Ｅ２，Ｅ３がワンチップ化されている。コンデンサ構成部Ｅ１，Ｅ２において、梁構造体の可動電極部１３，２３に搬送波電圧が印加されながら加速度の作用により支持基板の表面に直交する方向に変位する。変位の際、可動電極部１３と支持基板との間の容量Ｃ１と可動電極部２３と支持基板との間の容量Ｃ２が異なる状態で変化し、その容量差が支持基板から第３のコンデンサ構成部Ｅ３を介して取り出される。薄膜シリコン層４よりなるシールド層（４０）が、梁構造体１０の周囲と梁構造体２０の周囲と信号取出用対向電極部３０の周囲において区画形成されている。【選択図】      図１
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【特許請求の範囲】
【請求項１】
半導体材料よりなる支持基板（２）の上に絶縁膜（３）を介して薄膜半導体層（４）を配した積層基板（１）にて構成され、前記薄膜半導体層（４）において第１の梁構造体（１０）が区画形成され、第１の梁構造体（１０）の可動電極部（１３）が前記支持基板（２）に対し空隙（１４）を介して対向配置され、当該可動電極部（１３）に搬送波電圧が印加されながら当該可動電極部（１３）が力学量の作用により支持基板（２）の表面に直交する方向に変位して当該可動電極部（１３）と前記支持基板（２）との間の容量が変化する第１のコンデンサ構成部（Ｅ１）と、
前記第１のコンデンサ構成部（Ｅ１）と共に前記積層基板（１）にワンチップ化され、前記薄膜半導体層（４）において第２の梁構造体（２０）が区画形成され、第２の梁構造体（２０）の可動電極部（２３）が前記支持基板（２）に対し空隙（２４）を介して対向配置され、当該可動電極部（２３）に搬送波電圧が印加されながら当該可動電極部（２３）が力学量の作用により支持基板（２）の表面に直交する方向に変位して当該可動電極部（２３）と前記支持基板（２）との間の容量が、前記第１の梁構造体（１０）の可動電極部（１３）の変位による容量とは異なる状態で変化し、その容量差が支持基板（２）から取り出される第２のコンデンサ構成部（Ｅ２）と、
前記第１および第２のコンデンサ構成部（Ｅ１，Ｅ２）と共に前記積層基板（１）にワンチップ化され、前記薄膜半導体層（４）において信号取出用対向電極部（３０）がその下に前記絶縁膜（３）が存在する状態で区画形成され、前記容量差が支持基板（２）から信号取出用対向電極部（３０）に取り出される第３のコンデンサ構成部（Ｅ３）と、
前記薄膜半導体層（４）よりなり、前記第１の梁構造体（１０）の周囲と第２の梁構造体（２０）の周囲と信号取出用対向電極部（３０）の周囲において区画形成されたシールド層（４０）と、
を備えたことを特徴とする半導体力学量センサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体力学量センサに関するものである。
【背景技術】
【０００２】
特許文献１，２において基板の表面に直交する方向に作用する加速度を検出するセンサが開示されている。
図１０に、特許文献１に記載のＳＯＩ基板を用いた容量式加速度センサを示す。支持基板１００上において梁１０１ａ，１０１ｂ，１０１ｃ，１０１ｄにより可動電極部（重り部）１０２が連結支持されている。梁１０１ａ，１０１ｂ，１０１ｃ，１０１ｄは、卍形状であり、可動電極部１０２は基板の表面に垂直なＺ軸方向に変位する。加速度は、支持基板１００と可動電極部１０２間の容量変化から検出する。この場合には外乱（ノイズ）の影響を受け易い。
【０００３】
図１１に、特許文献２に記載の差動容量式センサを示す。シリコン基板１１０上において第１スタティック導電層（ポリシリコン層）１１１が配置され、その上に空隙１１２を介してダイナミック導電層（ポリシリコン層）１１３が形成され、さらにその上に空隙１１４を介して第２スタティック導電層（ポリシリコン層）１１５が配置されている。第１，２スタティック導電層１１１，１１５は固定されており、その間においてダイナミック導電層１１３が基板１１０の表面に直交する方向に変位する。このように、差動容量式とすることにより外乱（ノイズ）を相殺することができる。
【特許文献１】特開平９−１１３５３４号公報
【特許文献２】特開平５−２１８３００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところが、図１１のセンサはノイズに強い構造ではあるが、シリコン基板１１０上において第１スタティック導電層（ポリシリコン層）１１１、ダイナミック導電層（ポリシリコン層）１１３および第２スタティック導電層（ポリシリコン層）１１５を積層して配置する必要があり、構造的に複雑化してしまう。
【０００５】
本発明は、上記問題点に着目してなされたものであり、その目的は、新規な構成にて精度よくセンシングすることができるとともに出力の安定化を図ることができる半導体力学量センサを提供することにある。
【課題を解決するための手段】
【０００６】
請求項１に記載の発明によれば、半導体材料よりなる支持基板の上に絶縁膜を介して薄膜半導体層を配した積層基板において、第１のコンデンサ構成部と第２のコンデンサ構成部と第３のコンデンサ構成部とがワンチップ化されている。第１のコンデンサ構成部での第１の梁構造体の可動電極部には搬送波電圧が印加される。また、第２のコンデンサ構成部での第２の梁構造体の可動電極部には搬送波電圧が印加される。そして、第１のコンデンサ構成部の可動電極部と第２のコンデンサ構成部の可動電極部とが力学量の作用により支持基板の表面に直交する方向に変位する。これにより、第１のコンデンサ構成部における可動電極部と支持基板との間の容量が変化するとともに、第２のコンデンサ構成部における可動電極部と支持基板との間の容量が変化する。このとき、第２のコンデンサ構成部における可動電極部と支持基板との間の容量が、第１のコンデンサ構成部の可動電極部の変位による容量とは異なる状態で変化する。そしてこの容量差が支持基板に取り出され、さらに、第３のコンデンサ構成部を介して支持基板から信号取出用対向電極部に取り出される。
【０００７】
よって、差動容量構造を採用することにより外乱（ノイズ）が相殺され、精度よくセンシングすることができる。また、半導体材料よりなる支持基板の上に絶縁膜を介して薄膜半導体層を配した積層基板を用い、この積層基板での薄膜半導体層を区画形成することにより、図１１でのポリシリコン層を３層にわたり積層する場合よりも簡単な構成にて差動容量構造とすることができる。
【０００８】
また、薄膜半導体層よりなるシールド層にて、第１の梁構造体の周囲と第２の梁構造体の周囲と信号取出用対向電極部の周囲が囲まれており、これにより、第１のコンデンサ構成部の電極部（薄膜半導体層により構成される電極部）と、第２のコンデンサ構成部の電極部（薄膜半導体層により構成される電極部）と、第３のコンデンサ構成部の電極部（薄膜半導体層により構成される電極部）との間の相互干渉を防止して出力の安定化を図ることができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明を具体化した一実施形態を図面に従って説明する。
本実施形態では、差動容量式の半導体加速度センサに具体化している。図１には半導体加速度センサの平面図を示す。また、図２に図１におけるＡ−Ａ線での縦断面を示す。図３に図１におけるＢ−Ｂ線での縦断面を示す。このセンサは、基板の表面に垂直な方向（直交する方向）に加わる加速度を検出するセンサである。
【００１０】
図２に示すように、センサチップとしてＳＯＩ基板１を用いており、単結晶シリコン基板よりなる支持基板２の上に、シリコン酸化膜よりなる絶縁膜３を介して薄膜シリコン層（単結晶シリコン層）４が配置された構造となっている。広義には、ＳＯＩ基板１は積層基板であり、支持基板２は半導体材料よりなり、薄膜シリコン層４は薄膜半導体層よりなる。薄膜シリコン層４は、支持基板２の上に絶縁膜３を介して単結晶シリコン基板を配置した後に薄膜化したものである。支持基板２と絶縁膜３の積層体は四角板状をなしている。
【００１１】
このＳＯＩ基板１により、第１のコンデンサ構成部Ｅ１と第２のコンデンサ構成部Ｅ２と第３のコンデンサ構成部Ｅ３が構成されている（ワンチップ化されている）。また、薄膜シリコン層４における、コンデンサ構成部Ｅ１，Ｅ２，Ｅ３（詳しくは、後記する梁構造体１０，２０、電極部３０）の周囲の枠部４０をシールド層として用いている。以下、この第１、第２、第３のコンデンサ構成部Ｅ１，Ｅ２，Ｅ３およびシールド層（４０）について説明していく。
【００１２】
薄膜シリコン層４には貫通孔５が形成され、この貫通孔５により薄膜シリコン層４が所定の形状に区画形成されている。つまり、貫通孔５により、図１のごとく、左右に配した第１および第２の梁構造体１０，２０と、その間に配した信号取出用対向電極部３０と、これら部材（１０，２０，３０）の周囲の枠部４０が区画形成されている。支持基板２を共通の電極として、第１の梁構造体１０を用いて第１のコンデンサ構成部Ｅ１が、第２の梁構造体２０を用いて第２のコンデンサ構成部Ｅ２が、信号取出用対向電極部３０を用いて第３のコンデンサ構成部Ｅ３が、それぞれ構成されている。
【００１３】
第１の梁構造体１０は、アンカー部１１ａ，１１ｂ，１１ｃ，１１ｄと梁部１２ａ，１２ｂ，１２ｃ，１２ｄと可動電極部（重り部）１３からなる。アンカー部１１ａ，１１ｂ，１１ｃ，１１ｄは絶縁膜３の上に固定されている。梁部１２ａ，１２ｂ，１２ｃ，１２ｄと可動電極部（重り部）１３は、図２，３に示すように、絶縁膜３の上において空隙１４を介して配置されている。つまり、アンカー部１１ａ，１１ｂ，１１ｃ，１１ｄから梁部１２ａ，１２ｂ，１２ｃ，１２ｄが延び、梁部１２ａ，１２ｂ，１２ｃ，１２ｄの先端部において可動電極部（重り部）１３が連結支持されている。このようにして４本の卍字梁（１２ａ，１２ｂ，１２ｃ，１２ｄ）を備え、この梁部１２ａ，１２ｂ，１２ｃ，１２ｄにより可動電極部（重り部）１３が支えられ、可動電極部（重り部）１３は支持基板２に対し空隙１４を介して対向配置されている。
【００１４】
また、図１に示すように、重り部１３には透孔１５が形成され、軽量化が図られている。そして、可動電極部（重り部）１３は支持基板２の表面に直交する方向（上下方向）に可動となっている。図４に示すように、この可動電極部（重り部）１３と支持基板２との間の容量（コンデンサ容量）をＣ１とする。つまり、可動電極部（重り部）１３と支持基板２とが対向電極をなし、両対向電極の間の容量をＣ１とする。
【００１５】
同様に、図１の第２の梁構造体２０は、アンカー部２１ａ，２１ｂ，２１ｃ，２１ｄと梁部２２ａ，２２ｂ，２２ｃ，２２ｄと可動電極部（重り部）２３からなる。アンカー部２１ａ，２１ｂ，２１ｃ，２１ｄは絶縁膜３の上に固定されている。梁部２２ａ，２２ｂ，２２ｃ，２２ｄと可動電極部（重り部）２３は、図２に示すように、絶縁膜３の上において空隙２４を介して配置されている。つまり、アンカー部２１ａ，２１ｂ，２１ｃ，２１ｄから梁部２２ａ，２２ｂ，２２ｃ，２２ｄが延び、梁部２２ａ，２２ｂ，２２ｃ，２２ｄの先端部において可動電極部（重り部）２３が連結支持されている。このようにして４本の卍字梁（２２ａ，２２ｂ，２２ｃ，２２ｄ）を備え、この梁部２２ａ，２２ｂ，２２ｃ，２２ｄにより可動電極部（重り部）２３が支えられ、可動電極部（重り部）２３は支持基板２に対し空隙２４を介して対向配置されている。
【００１６】
また、図１に示すように、重り部２３には透孔２５が形成され、軽量化が図られている。そして、可動電極部（重り部）２３は支持基板２の表面に直交する方向（上下方向）に可動となっている。図４に示すように、この可動電極部（重り部）２３と支持基板２との間の容量（コンデンサ容量）をＣ２とする。つまり、可動電極部（重り部）２３と支持基板２とが対向電極をなし、両対向電極の間の容量をＣ２とする。
【００１７】
ここで、梁部１２ａ〜１２ｄ，２２ａ〜２２ｄは、支持基板２の表面に直交する方向（上下方向）に加速度を受けたときに可動電極部（重り部）１３，２３を当該方向へ変位させると共に、加速度の消失に応じて元の状態に復元させるというバネ機能を備えたものである。
【００１８】
また、図１の第１の梁構造体１０における梁部の長さＬ１と第２の梁構造体２０における梁部の長さＬ２との比較において、長さＬ１に比べ長さＬ２が大きくなっている。これにより、加速度が加わったときに第１の梁構造体１０の電極部１３よりも第２の梁構造体２０の電極部２３の方が大きく変位する。このようにして、第１の梁構造体１０と第２の梁構造体２０とは、加速度（力学量）が作用したときの容量変化が異なっている。
【００１９】
図１において、薄膜シリコン層よりなるアンカー部１１ｃの上面にはワイヤボンディング用の電極パッド（アルミパッド）１６が形成されている。同様に、薄膜シリコン層よりなるアンカー部２１ｄの上面にはワイヤボンディング用の電極パッド（アルミパッド）２６が形成されている。
【００２０】
図１の信号取出用対向電極部３０は、方形部３１と帯状部３２からなり、方形部３１からパッド形成用の帯状部３２が延びている。図２に示すように、信号取出用対向電極部３０はその下面に絶縁膜３が接する状態で区画形成されている（信号取出用対向電極部３０がその下に絶縁膜３が存在する状態で区画形成されている）。図４に示すように、信号取出用対向電極部３０と支持基板２との間の容量（コンデンサ容量）をＣ３とする。図１の薄膜シリコン層よりなる帯状部３２の上面にはワイヤボンディング用の電極パッド（アルミパッド）３３が形成されている。そして、図４に示すように、第１のコンデンサ構成部Ｅ１での容量Ｃ１と第２のコンデンサ構成部Ｅ２での容量Ｃ２の差（Ｃ１−Ｃ２）が支持基板２から信号取出用対向電極部３０に取り出されることになる。
【００２１】
また、薄膜シリコン層４において、図１の第１の梁構造体１０の周囲と第２の梁構造体２０の周囲と信号取出用対向電極部３０の周囲には枠部４０が区画形成され、枠部４０（薄膜シリコン層４）の上面にはワイヤボンディング用の電極パッド（アルミパッド）４１が形成されている。このパッド４１により第１の梁構造体１０の周辺部と第２の梁構造体２０の周辺部と信号取出用対向電極部３０の周辺部における薄膜シリコン層４（枠部４０）がグランド電位にされている（接地されている）。これにより、梁構造体１０，２０および信号取出用対向電極部３０がシールドされることになる。図４に示すように、シールド層（４０）と支持基板２との間の容量をＣ４とする。
【００２２】
半導体加速度センサ（センサチップ）は、次のようにして製造したものである。図５を用いて製造工程を説明する。図５は図１のＢ−Ｂ線での断面をとっている。
まず、図５（ａ）に示すように、ウエハ状のＳＯＩ基板１を用意する。そして、薄膜シリコン層４の上にフォトリソグラフィ技術及びエッチング技術を利用して電極パッド１６，２６，３３，４１（図１参照）を形成する。
【００２３】
続いて、図５（ｂ）に示すように、マスク材７をパターニングし、ドライエッチング装置により異方性ドライエッチングを実行することにより、薄膜シリコン層４に対し絶縁膜（埋込み酸化膜）３に達する貫通孔５および透孔１５，２５を形成する（パターニングする）。さらに、マスク材７を残した状態で、絶縁膜（埋込み酸化膜）３が露出するＳＯＩ基板（ウエハ）１の表面側から、等方性ドライエッチングを施すことにより、図５（ｃ）に示すように、薄膜シリコン層４での絶縁膜（埋込み酸化膜）３と接する部分を除去する。これによって、梁構造体１０の可動電極部（重り部）１３、梁部１２ａ，１２ｂ，１２ｃ，１２ｄおよび梁構造体２０の可動電極部（重り部）２３、梁部２２ａ，２２ｂ，２２ｃ，２２ｄが可動になる。そして、マスク材７を除去するとともにダイシングすることにより図１等に示すセンサチップが完成する。
【００２４】
上記のように構成された半導体加速度センサにあっては、基板２の表面に直交する方向（上下方向）の成分を含む加速度が印加されると、可動電極部（重り部）１３，２３が当該方向へ変位するようになる。そして、その加速度に応じた変位量は、可動電極部（重り部）１３，２３の質量と梁部１２ａ，１２ｂ，１２ｃ，１２ｄ，２２ａ，２２ｂ，２２ｃ，２２ｄの復元力に比例したものとなる。この場合、可動電極部１３と支持基板２の間の第１の容量Ｃ１と、可動電極部２３と支持基板２の間の第２の容量Ｃ２について、図４のごとく支持基板２の電位はフローティング状態であり、同基板２において容量の変化（容量差）が現れる。
【００２５】
なお、上記第１及び第２の容量Ｃ１，Ｃ２は、本例の場合、加速度が印加されていない状態で互いに等しくなるように設定されている。つまり、図１において左右に配置された梁構造体１０，２０において、Ｃ１＝Ｃ２となっている。
【００２６】
図６には、上記のような静電容量の変化を検出するための容量変化検出回路（ＣＶ変換回路）の回路構成を示す。但し、この図６では、半導体加速度センサを等価回路で表現している。
【００２７】
第１の梁構造体１０での電極パッド１６には、図７に示すような矩形波より成る第１搬送波信号（周波数；例えば１００ｋＨｚ、電圧レベルＶｃｃは例えば５ボルト）が印加される。また、第２の梁構造体２０での電極パッド２６には、上記第１搬送波信号と位相が１８０°異なる矩形波より成る第２搬送波信号（周波数；例えば１００ｋＨｚ、電圧レベルＶｃｃは例えば５ボルト）が印加されるようになっている。なお、具体的には図示しないが、上記第１及び第２搬送波信号は、同一の発振回路からのクロック信号に同期して形成されるものである。
【００２８】
このようにして、第１のコンデンサ構成部Ｅ１において、可動電極部１３に搬送波電圧が印加されながら可動電極部１３が加速度の作用により支持基板２の表面に直交する方向に変位して可動電極部１３と支持基板２との間の容量Ｃ１が変化する。同様に、第２のコンデンサ構成部Ｅ２において、可動電極部２３に搬送波電圧が印加されながら可動電極部２３が加速度の作用により支持基板２の表面に直交する方向に変位して可動電極部２３と支持基板２との間の容量Ｃ２が変化する。このとき、可動電極部２３と支持基板２との間の容量Ｃ２が、第１の梁構造体１０の可動電極部１３の変位による容量Ｃ１とは異なる状態で変化し、その容量差（Ｃ１−Ｃ２）が支持基板２から取り出される。
【００２９】
図６においてパッド３３にはＣＶ変換回路としてのスイッチドキャパシタ回路５０が接続されている。スイッチドキャパシタ回路５０は図１に示したセンサチップとは別のチップにおいて形成されている。上記のような各搬送波信号が印加された状態では、信号取出用対向電極部３０での電極パッド３３の電位レベルは、第１及び第２の容量Ｃ１，Ｃ２の差に応じたレベルになるものであり、その電位レベルをスイッチドキャパシタ回路５０により検出するようにしている。
【００３０】
詳しくは、スイッチドキャパシタ回路５０は、オペアンプ５１、帰還コンデンサ５２及びスイッチ要素５３を図示のように組み合わせて接続されている。上記オペアンプ５１は、反転入力端子に電極パッド３３からの信号が入力され、非反転入力端子にＶｃｃ／２（つまり、第１及び第２の容量Ｃ１，Ｃ２が等しい状態時に電極パッド３３に現れる電位レベルに相当）の電圧信号が与えられる構成となっている。また、上記スイッチ要素５３は、前記図示しない発振回路からのクロック信号に同期して生成されるトリガ信号によりオン／オフされるものであり、図７に示すように、第１搬送波信号の立ち上がりタイミング（第２搬送波信号の立ち下がりタイミング）で一定時間（第１搬送波信号の１／２周期より短い時間）だけオンするように設定される。
【００３１】
図６に示した容量変化検出回路（ＣＶ変換回路）は、以下のように動作する。
即ち、第１及び第２の容量Ｃ１，Ｃ２が等しい場合、図７のタイミングチャート中のタイミングＴ１においては、第１の梁構造体１０での電極にＶｃｃ（例えば５ボルト）、第２の梁構造体２０での電極に０ボルトの電圧がそれぞれ印加されることになる。このときには、スイッチ要素５３がオンされるため、スイッチドキャパシタ回路５０からの出力電圧ＶｏはＶｃｃ／２になる。
【００３２】
上記タイミングＴ１から所定時間が経過したタイミングＴ２において、スイッチ要素５３がオフされたときには、各電極に対する印加電圧は変化しないので、出力電圧ＶｏもＶｃｃ／２のままである。次に、搬送波電圧が切り替わると、各電極に対する印加電圧が変化する。
【００３３】
ここで、出力電圧Ｖｏのレベルは、第１及び第２の容量Ｃ１，Ｃ２の差動的な変化量、つまり、電極部（重り部）１３，２３に作用する加速度の大きさに応じて変化することになるから、その出力電圧Ｖｏを利用して加速度の大きさを検出できる。
【００３４】
つまり、可動電極と固定電極との間の容量Ｃ１，Ｃ２、信号取出用の固定容量Ｃ３および枠部（シールド層）４０による容量Ｃ４に関して、加速度が加わった時のセンサの出力は、可動電極と固定電極の間隔が変化し、その間の容量変化（Ｃ１−Ｃ２）が生じることで、発生する。詳しくは、センサ出力電圧Ｖｏは、
Ｖｏ＝Ｃ３・（Ｃ１−Ｃ２）・Ｖｃｃ／（Ｃ１＋Ｃ２＋Ｃ３＋Ｃ４）／Ｃｆ
となる。ただし、Ｃｆはスイッチドキャパシタ回路の帰還容量である。
【００３５】
ここで、Ｃ１，Ｃ２値がＣ３値よりも十分小さいならば、
センサ出力電圧Ｖｏは、
Ｖｏ＝（Ｃ１−Ｃ２）・Ｖｃｃ／Ｃｆ
となる。
【００３６】
よって、加速度により変化する容量差（Ｃ１−Ｃ２）に比例した出力が得られる。
このようにして、第１のコンデンサ構成部Ｅ１での梁構造体１０の可動電極部１３と第２のコンデンサ構成部Ｅ２での梁構造体２０の可動電極部２３とが同一方向に動き、発生した容量差（Ｃ１−Ｃ２）を検出するとともに、第３のコンデンサ構成部Ｅ３を介して上記容量差（Ｃ１−Ｃ２）が取り出される。
【００３７】
また、各コンデンサ構成部Ｅ１，Ｅ２，Ｅ３（梁構造体１０，２０、信号取出用対向電極部３０）をシールド層としての枠部（薄膜シリコン層）４０にて完全に周囲で囲っているので、互いの干渉を防止することができる。つまり、ＳＯＩウエハを用いた容量式加速度センサにおいて基板の表面に垂直な方向に変位して加速度を支持基板と可動電極間の容量変化から検出する場合（支持基板の電位をフローティングで可動電極と支持基板間の容量変化を検出する場合）、第１〜第３の各コンデンサ構成部Ｅ１，Ｅ２，Ｅ３が互いに干渉し、出力が不安定になりやすいが、可動電極の周囲がすべてシールド層としての枠部（薄膜シリコン層）４０で覆われており、これにより、電極間の干渉を防止することができる。
【００３８】
シールド層に関して、本実施形態の図１，２，３を、図８と比較して本実施形態のメリットを説明する。
図８においては、第１のコンデンサ構成部Ｅ１（第１の梁構造体１０）と第３のコンデンサ構成部Ｅ３（信号取出用対向電極部３０）との間、および、第２のコンデンサ構成部Ｅ２（第２の梁構造体２０）と第３のコンデンサ構成部Ｅ３（信号取出用対向電極部３０）との間にシールド層が無い。この場合には、図９に示すように、可動電極部１３と信号取出用対向電極部３０の間に寄生容量Ｃ１０が形成されるとともに、可動電極部２３と信号取出用対向電極部３０の間に寄生容量Ｃ１１が形成される。そして、この寄生容量Ｃ１０，Ｃ１１の容量値が変化するためセンサ出力誤差の要因となってしまう。これに対し、本実施形態においては図１および図４に示すように可動電極部１３と信号取出用対向電極部３０との間、および、可動電極部２３と信号取出用対向電極部３０との間に寄生容量が形成されずセンサ出力誤差を小さくすることができる。
【００３９】
以上、本実施形態は下記の特徴を有する。
ＳＯＩ基板１において第１のコンデンサ構成部Ｅ１と第２のコンデンサ構成部Ｅ２と第３のコンデンサ構成部Ｅ３とがワンチップ化されている。第１のコンデンサ構成部Ｅ１での第１の梁構造体１０の可動電極部１３には搬送波電圧が印加され、また、第２のコンデンサ構成部Ｅ２での第２の梁構造体２０の可動電極部２３には逆相の搬送波電圧が印加される。そして、第１のコンデンサ構成部Ｅ１の可動電極部１３と第２のコンデンサ構成部Ｅ２の可動電極部２３とが加速度の作用により支持基板２の表面に直交する方向に変位する。これにより、第１のコンデンサ構成部Ｅ１における可動電極部１３と支持基板２との間の容量Ｃ１が変化するとともに、第２のコンデンサ構成部Ｅ２における可動電極部２３と支持基板２との間の容量Ｃ２が変化する。このとき、第２のコンデンサ構成部Ｅ２における可動電極部２３と支持基板２との間の容量Ｃ２が、第１のコンデンサ構成部Ｅ１の可動電極部１３の変位による容量Ｃ１とは異なる状態で変化する。そしてこの容量差が支持基板２から取り出され、さらに、第３のコンデンサ構成部Ｅ３を介して支持基板２から信号取出用対向電極部３０に取り出される。よって、差動容量構造を採用することにより外乱（ノイズ）が相殺され、精度よくセンシングすることができる。また、ＳＯＩ基板１を用い、このＳＯＩ基板１での薄膜シリコン層４を区画形成することにより、図１１でのポリシリコン層を３層にわたり積層する場合よりも簡単な構成にて差動容量構造とすることができる。
【００４０】
さらに、薄膜シリコン層４よりなる枠部４０をシールド層として、第１の梁構造体１０の周囲と第２の梁構造体２０の周囲と信号取出用対向電極部３０の周囲において区画形成した。よって、薄膜シリコン層４よりなるシールド層（４０）にて、第１の梁構造体１０の周囲と第２の梁構造体２０の周囲と信号取出用対向電極部３０の周囲が囲まれており、これにより、第１のコンデンサ構成部Ｅ１の電極部（薄膜シリコン層により構成される電極部）と、第２のコンデンサ構成部Ｅ２の電極部（薄膜シリコン層により構成される電極部）と、第３のコンデンサ構成部Ｅ３の電極部（薄膜シリコン層により構成される電極部）との間の相互干渉を防止して出力の安定化を図ることができる。
【００４１】
なお、上記実施形態においては、第１の梁構造体１０と第２の梁構造体２０とは、梁部の長さＬ１，Ｌ２を変えることにより加速度（力学量）が作用したときの容量変化を異ならせたが、これに代わり以下のようにしてもよい。
【００４２】
・第１の梁構造体１０と第２の梁構造体２０とは、梁部１２ａ〜１２ｄの幅と梁部２２ａ〜２２ｄの幅とを変えることにより加速度（力学量）が作用したときの容量変化を異ならせる。
【００４３】
・第１の梁構造体１０と第２の梁構造体２０とは、可動電極部１３，２３の質量または電極面積を変えることにより加速度（力学量）が作用したときの容量変化を異ならせる。
・第１の梁構造体１０と第２の梁構造体２０とは、支持基板２と薄膜シリコン層４の間の絶縁膜３の材質または厚さを変えることにより加速度（力学量）が作用したときの容量変化を異ならせる。
【００４４】
また、半導体加速度センサの他にも半導体ヨーレイトセンサ等の他の力学量を検出するためのセンサに適用してもよい。
次に、上記実施形態および他の実施形態から把握できる技術的思想を以下に記載する。
【００４５】
（イ）請求項１に記載の半導体力学量センサにおいて、第１の梁構造体（１０）と第２の梁構造体（２０）とは、梁部（１２ａ〜１２ｄ，２２ａ〜２２ｄ）の長さ（Ｌ１，Ｌ２）を変えることにより力学量が作用したときの容量変化を異ならせたことを特徴とする半導体力学量センサ。
【００４６】
（ロ）請求項１に記載の半導体力学量センサにおいて、第１の梁構造体（１０）と第２の梁構造体（２０）とは、梁部（１２ａ〜１２ｄ，２２ａ〜２２ｄ）の幅を変えることにより力学量が作用したときの容量変化を異ならせたことを特徴とする半導体力学量センサ。
【００４７】
（ハ）請求項１に記載の半導体力学量センサにおいて、第１の梁構造体（１０）と第２の梁構造体（２０）とは、可動電極部（１３，２３）の質量または電極面積を変えることにより力学量が作用したときの容量変化を異ならせたことを特徴とする半導体力学量センサ。
【００４８】
（ニ）請求項１に記載の半導体力学量センサにおいて、第１の梁構造体（１０）と第２の梁構造体（２０）とは、支持基板（２）と薄膜半導体層（４）の間の絶縁膜（３）の材質または厚さを変えることにより力学量が作用したときの容量変化を異ならせたことを特徴とする半導体力学量センサ。
【図面の簡単な説明】
【００４９】
【図１】実施の形態における半導体加速度センサの平面図。
【図２】図１におけるＡ−Ａ線での縦断面図。
【図３】図１におけるＢ−Ｂ線での縦断面図。
【図４】電気的構造を説明するための概念図。
【図５】（ａ）〜（ｃ）は半導体加速度センサの製造工程を説明するための断面図。
【図６】容量変化検出回路の回路構成図。
【図７】各種の波形図。
【図８】比較のための半導体加速度センサを示す図。
【図９】比較のための半導体加速度センサにおける等価回路図。
【図１０】背景技術を説明するためのセンサの斜視図。
【図１１】背景技術を説明するためのセンサの縦断面図。
【符号の説明】
【００５０】
１…ＳＯＩ基板、２…支持基板、３…絶縁膜、４…薄膜シリコン層、１０…第１の梁構造体、１１ａ，１１ｂ，１１ｃ，１１ｄ…アンカー部、１２ａ，１２ｂ，１２ｃ，１２ｄ…梁部、１３…可動電極部、１４…空隙、２０…第２の梁構造体、２１ａ，２１ｂ，２１ｃ，２１ｄ…アンカー部、２２ａ，２２ｂ，２２ｃ，２２ｄ…梁部、２３…可動電極部、２４…空隙、３０…信号取出用対向電極部、４０…シールド層となる枠部、４１…パッド、Ｅ１…第１のコンデンサ構成部、Ｅ２…第２のコンデンサ構成部、Ｅ３…第３のコンデンサ構成部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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