(57)【要約】【課題】プロセスばらつきによるデバイス特性を正確に測定する。さらに、プロセスばらつきによるデバイス特性を改善、向上させる。【解決手段】半導体装置８に、複数の素子で形成され電源電圧に応じて基準電圧を端子に出力する基準電圧回路部９と、基準電圧回路部９の出力をデジタル値に変換するアナログデジタル変換回路１０とを備え、電源ＩＣ１１には、アナログデジタル変換回路１０の出力するデジタル値に応じて半導体装置８に供給する電源電圧を制御する電源電圧レベル切り換え回路１２を備え、プロセスばらつきによる半導体装置８の特性差を電源ＩＣ１１にフィードバックすることにより、半導体装置単体毎のプロセスばらつきや特性のばらつきを補正するように電源電圧レベルを制御する。【選択図】  図３
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【特許請求の範囲】
【請求項１】
複数の素子で形成され電源電圧に応じて基準電圧を端子に出力する基準電圧回路を備える半導体装置。
【請求項２】
複数の素子で形成され電源電圧に応じて基準電流を端子に出力する基準電流回路を備える半導体装置。
【請求項３】
前記基準電流回路の電流を制限する電流制限素子を備える請求項２記載の半導体装置。
【請求項４】
前記基準電圧回路の出力をデジタル値に変換するアナログデジタル変換回路を備えた請求項１記載の半導体装置と、前記アナログデジタル変換回路が出力するデジタル値に応じて前記半導体装置に供給する電源電圧を制御する電源電圧レベル切り換え回路を備えた電源供給手段とを備える電源制御装置。
【請求項５】
前記基準電圧回路、前記基準電流回路または前記基準電流回路および前記電流制限素子を複数の回路ブロックにそれぞれ備える請求項１から３のうちいずれか一項記載の半導体装置。
【請求項６】
前記半導体装置は前記基準電圧回路および前記アナログデジタル変換回路を複数の回路ブロックにそれぞれ備え、前記電源供給手段は前記複数の回路ブロックにそれぞれ接続される複数の前記電源電圧レベル切り換え回路を備える請求項４記載の電源制御装置。
【請求項７】
前記半導体装置は電源遷移中に動作する回路を有し、前記電源遷移中に動作する回路は電流制限素子を介して電源に接続される請求項４記載の電源制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の特性評価補償技術に関し、特に微細プロセスを用いたシステムＬＳＩにおけるプロセスばらつきに基づく特性評価補償技術に関する。
【背景技術】
【０００２】
近年、半導体集積回路（ＬＳＩ）は一層の回路規模の増大、高速化、低消費電力化が求められ、より微細なプロセスが使用されてきている。０．２５μｍ以降の微細プロセスにおいては、プロセス加工やプロセス制御が難しくなってきているため、プロセスばらつき幅が増加しており、プロセスばらつきがＬＳＩ特性（ＡＣ、ＤＣ特性）に与える影響が大きくなってきている。そのため、プロセスばらつきやＬＳＩ内電圧降下やノイズ等を考慮したＬＳＩ設計が要求されてきている。
【０００３】
そのため従来のＬＳＩでは、図７に示すように、ウエハー３５上の空き領域にプロセスコントロールモジュール(ＰＣＭ)３３を挿入し、ＬＳＩ３４のプロセス特性を確認できるような方法が実施されてきている。ＰＣＭとしては、図８に示すようなトランジスタ単体３９を用いて、その端子３６〜３８から観測される電圧−電流特性や配線抵抗値などの各種パラメータによりデバイス特性を確認している。
【０００４】
また、プロセスばらつきをＬＳＩにフィードバックさせる従来の方法としては、遅延時間測定回路を用いてプロセスばらつきを検出し、結果を補償するようにＬＳＩの電源電圧を制御する方法（例えば、特許文献１参照）や、電源電圧の変動を補正して動作する機能をＬＳＩに組み込む方法（例えば、特許文献２参照）などがある。
【特許文献１】特開平８−１３６６２１号公報
【特許文献２】特開平２−３１１１９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来のＰＣＭでは、トランジスタ単体の電圧−電流特性や配線抵抗値といった個別のパラメータでしかデバイス特性を確認することができなかった。また、ウエハー毎のプロセス特性を見ることはできるが、ウエハーの面内ばらつきやＬＳＩ単体の内部のばらつきを容易に確認することができなかった。
【０００６】
そのため、回路規模の大きいＬＳＩや高速動作をするＬＳＩにおいては、ＰＣＭにより観測されたデバイス特性と個々のＬＳＩ特性とが必ずしも一致しなくなってきているという問題点を有していた。
【０００７】
本発明は、ウエハー間、ウエハー内、ＬＳＩ内部のいずれであるかを問わず、ＬＳＩに生ずるプロセスばらつきについて、観測されるデバイス特性と実際のＬＳＩ特性関係を一致させることができ、ＬＳＩ特性の評価と解析を容易にすることができる半導体装置を提供することを目的とする。さらに、本発明はプロセスばらつきによるＬＳＩ特性を改善、向上させる電源制御装置を提供することも目的とする。
【課題を解決するための手段】
【０００８】
本発明の半導体装置の第一の態様は、複数の素子で形成され供給される電源電圧に応じて基準電圧を端子に出力する基準電圧回路を備える。この構成によれば、基準電圧回路はトランジスタや抵抗等の複数の素子で形成されるため、基準電圧の測定により半導体装置の各パラメータのプロセスばらつきを総合的に判断できることから、従来のＰＣＭ上のトランジスタ単体による電圧−電流特性や閾値電圧測定に比較して、正確にデバイス特性を確認することができる。また、基準電圧回路をＬＳＩに内蔵することにより、ウエハーの面内ばらつきやＬＳＩ単体毎のデバイス特性を容易に評価し解析することができるという優れた効果が得られる。
【０００９】
また、本発明の半導体装置の第二の態様は、複数の素子で形成され供給される電源電圧に応じて基準電流を端子に出力する基準電流回路を備える。この構成によれば、基準電流回路はトランジスタや抵抗等の複数の素子で形成されるため、基準電流の測定により半導体装置の各パラメータのプロセスばらつきを総合的に判断できることから、従来のＰＣＭ上のトランジスタ単体による電圧−電流特性やドレイン電流測定に比較して、正確にデバイス特性を確認することができる。また、基準電流回路をＬＳＩに内蔵することにより、ウエハーの面内ばらつきやＬＳＩ単体毎のデバイス特性を容易に評価し解析することができるという優れた効果が得られる。
【００１０】
本発明の第二の態様において、基準電流回路の電流を制限する電流制限素子を備える。この構成によれば、ウエハーの面内ばらつきやＬＳＩ単体毎のデバイス特性を容易に評価し解析することができるだけでなく、電流制限素子により基準電流回路で発生する動作電流やリーク電流を抑えることができるため、追加回路によるＬＳＩの動作電流の増加を抑えることができるという優れた効果が得られる。
【００１１】
本発明の電源制御装置は、基準電圧回路の出力をデジタル値に変換するアナログデジタル変換回路を備えた第一の態様の半導体装置と、このアナログデジタル変換回路が出力するデジタル値に応じて半導体装置に供給する電源電圧を制御する電源電圧レベル切り換え回路を備えた電源供給手段と、を備える。この構成によれば、ＬＳＩ単体毎のプロセスばらつきやＬＳＩ特性のばらつきを補正するように電源電圧レベルを制御することができるため、動作速度の向上や静止電源電流の削減等の改善を図ることができ、ＬＳＩ品質の向上と均一化を図ることができるという優れた効果が得られる。
【００１２】
また、本発明の半導体装置は、第一から第三のいずれかの態様の半導体装置において、基準電圧回路または基準電流回路または基準電流回路および電流制限素子を複数の回路ブロックにそれぞれ備える。この構成によれば、ＬＳＩ単体チップ内の回路ブロック毎に基準電圧や基準電流を測定することができるため、ウエハー間やウエハー内のプロセスばらつきによるデバイス特性差だけでなく、ＬＳＩ単体チップ内の回路ブロック毎の特性（電源電圧降下、ノイズ等のレイアウト影響）を評価し解析することができるという優れた効果が得られる。
【００１３】
また、本発明の電源制御装置は、半導体装置は基準電圧回路およびアナログデジタル変換回路を複数の回路ブロックにそれぞれ備え、電源供給手段は前記複数の回路ブロックにそれぞれ接続される複数の電源電圧レベル切り換え回路を備える。この構成によれば、ＬＳＩ単体チップ内の回路ブロック毎のプロセスばらつきやＬＳＩ特性のばらつきを補正するように電源電圧レベルを制御することができるため、ＬＳＩ単体チップ内の回路ブロック毎に動作速度の向上や静止電源電流の削減等の改善を図ることができ、ＬＳＩ品質の向上と均一化を図ることができるという優れた効果が得られる。
【００１４】
また、本発明の電源制御装置は、半導体装置は電源遷移中に動作する回路を有し、この電源遷移中に動作する回路は電流制限素子を介して電源に接続される。この構成によれば、電流制限素子を介して電源を供給することにより信号振幅レベルが小さくなり電源電圧レベル変動の影響を受けにくくなるため、外部電源ＩＣからの供給電圧を変化させている電源遷移中であっても、電源遷移中に動作する回路の電源電圧の変動を抑えることができ、動作を安定化することができるという優れた効果が得られる。
【発明の効果】
【００１５】
本発明によれば、基準電圧や基準電流の測定により従来のＰＣＭに比較して半導体装置の各パラメータのプロセスばらつきを正確に確認することができる。また、これらの回路をＬＳＩに内蔵することにより、ウエハーの面内ばらつきやＬＳＩ単体毎のデバイス特性を容易に評価し解析することができるという優れた効果が得られる。
【００１６】
さらに本発明によれば、プロセスばらつきによるＬＳＩ特性差を電源系にフィードバックすることにより、ＬＳＩ単体毎のプロセスばらつきやＬＳＩ特性のばらつきを補正するように電源電圧レベルを制御することができるため、動作速度の向上や静止電源電流の削減等の改善を図ることができ、ＬＳＩ品質の向上と均一化を図ることができるという優れた効果が得られる。
【００１７】
さらに本発明によれば、ＬＳＩ単体チップ内の回路ブロック毎のプロセスばらつきやＬＳＩ特性のばらつきを補正するように電源電圧レベルを制御することができるため、ＬＳＩ単体チップ内の回路ブロック毎に動作速度の向上や静止電源電流の削減等の改善を図ることができるという優れた効果が得られる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の最良の実施形態について図面を参照しながら説明する。なお、以下の図面の記載において、同一または類似の部分には同一または類似の符号を付し、同一部分については重複した説明を省略する。
【００１９】
（第１の実施形態）
図１は本発明の第１の実施形態に係る半導体装置の構成を示す回路図である。図１において、１は電源端子（ＶＤＤ）、２は電源端子（ＶＳＳ）、３は基準電圧測定端子、４は基準電圧回路、８はＬＳＩである。ＬＳＩ８において、基準電圧回路４以外の回路は省略されている。
【００２０】
基準電圧回路４は電源端子１、２および基準電圧測定端子３に接続され、ＬＳＩ８の電源が投入されると基準電圧回路４はＬＳＩ特性を反映する基準電圧を生成して基準電圧測定端子３に出力する。ＬＳＩプローブ検査やパッケージでの検査において基準電圧レベルを測定することにより、プロセスばらつきによるＬＳＩ特性への影響を確認することができる。
【００２１】
基準電圧回路４はトランジスタや抵抗等の複数の素子で形成される。そのため、ＰＣＭのようなデバイス単体の特性測定に比べて、プロセスばらつきのＬＳＩ特性への影響を総合的に判断することができる。また、基準電圧回路４がＬＳＩに内蔵されているため、ウエハーの面内ばらつきやＬＳＩ単体毎のデバイス特性を容易に評価し、解析することができる。
【００２２】
（第２の実施形態）
図２は本発明の第２の実施形態に係る半導体装置の構成を示す回路図である。図２において、１は電源端子（ＶＤＤ）、２は電源端子（ＶＳＳ）、５は基準電流測定端子、６は基準電流回路、７は電流制限素子、８はＬＳＩである。ＬＳＩ８において、基準電圧回路６および電流制限素子７以外の回路は省略されている。
【００２３】
基準電流回路６は電源端子１および基準電流測定端子５に接続され、また電流制限素子７を介して電源端子２に接続される。ＬＳＩ８の電源が投入されると基準電流回路６はＬＳＩ特性を反映する基準電流を生成して基準電流測定端子５に出力する。ＬＳＩプローブ検査やパッケージでの検査において基準電流レベルを測定することにより、プロセスばらつきによるＬＳＩ特性への影響を確認することができる。
【００２４】
基準電流回路６はトランジスタや抵抗等の複数の素子で形成される。そのため、ＰＣＭのようなデバイス単体の特性測定に比べて、プロセスばらつきのＬＳＩ特性への影響を総合的に判断することができる。また、基準電流回路６がＬＳＩに内蔵されているため、ウエハーの面内ばらつきやＬＳＩ単体毎のデバイス特性を容易に評価し、解析することができる。
【００２５】
また、直列に接続された電流制限素子７が基準電流回路６で発生する動作電流やリーク電流を抑えるため、評価や解析のための追加回路によるＬＳＩの動作電流の増加を抑えることができる。なお、電流制限素子７を外した回路であっても、プロセスばらつきのＬＳＩ特性への影響を評価することができる。
【００２６】
（第３の実施形態）
図３は本発明の第３の実施形態に係る電源制御装置の構成を示すブロック図である。図３において、８は第１の実施形態で示した基準電圧回路で構成される基準電圧測定回路部９を内蔵するＬＳＩ、１０はアナログデジタル変換回路、１１は電源ＩＣ、１２は電源電圧レベル切り換え回路である。
【００２７】
基準電圧測定回路部９の出力がアナログデジタル変換回路１０の入力となり、アナログデジタル変換回路１０の出力は電源ＩＣ１１に内蔵された電源電圧レベル切り換え回路１２の入力となっており、電源電圧レベル切り換え回路１２の出力はＬＳＩ８への供給電源（ＶＤＤ、ＶＳＳ）になっている。
【００２８】
以上のように構成された電源制御装置の動作について以下に説明する。プロセスばらつきにより基準電圧測定回路部９が出力する基準電圧レベルはチップ毎に異なってくる。その基準電圧レベルをアナログデジタル変換回路１０により相応な精度のデジタル値に変換する。
【００２９】
電源電圧レベル切り換え回路１２は、アナログデジタル変換回路１０の出力値に応じてＬＳＩ８への供給電圧レベルを決定するＲＯＭやレジスタ等で構成されるテーブル変換を内蔵しており、その変換テーブルに基づきＬＳＩ８に供給する最適な電源電圧レベルを制御する。
【００３０】
以上のように本実施形態の電源制御装置によれば、ＬＳＩ単体毎のプロセスばらつきやＬＳＩ特性をＬＳＩの電源系にフィードバックすることができる。その結果、プロセスばらつきに基づくＬＳＩ特性のばらつきを補正するように電源電圧レベルを制御することができるため、動作速度の向上や静止電源電流の削減等の改善を図ることができ、ＬＳＩ品質の向上と均一化を図ることができるという優れた効果が得られる。
【００３１】
（第４の実施形態）
図４は本発明の第４の実施形態に係る半導体装置の構成を示すブロック図である。図４において、半導体装置はＣＰＵ１３、メモリー部１４、ロジック部１５、ＤＳＰ１６の回路ブロックからなるシステムＬＳＩであり、それぞれの回路ブロックには第３の実施形態で示した基準電圧測定回路部９が内蔵されている。各回路ブロックにおいて基準電圧測定回路部９以外の回路は省略されている。
【００３２】
基準電圧測定回路部９の間に相互の接続関係は無く、各回路ブロック内にそれぞれレイアウトされ、個別に各回路ブロックの基準電圧を測定することができる。ただし、電源（ＶＤＤ、ＶＳＳ）は共通である。各回路ブロックが動作すると各基準電圧測定回路部９の電源はＬＳＩ内部の電源電圧降下の影響を受けるため、回路ブロック毎に異なる基準電圧レベルが測定される。なお、ここでは第３の実施形態の基準電圧測定回路部を用いた構成を説明したが、第２の実施形態の基準電流回路を用いた構成であってもよい。
【００３３】
以上のように本実施形態の半導体装置の構成によれば、ウエハー間やウエハー内のプロセスばらつきによるデバイス特性差だけでなく、個別回路の領域毎の基準電圧や基準電流の測定により、ＬＳＩ単体チップ内のＬＳＩ特性（電源電圧降下、ノイズ等のレイアウト影響）を評価し解析することができる。
【００３４】
（第５の実施形態）
図５は本発明の第５の実施形態に係る電源制御装置の構成を示すブロック図である。図５において、ＬＳＩ１７は第４の実施形態と同様にＣＰＵ１３、メモリー部１４、ロジック部１５、ＤＳＰ１６の回路ブロックからなるシステムＬＳＩであり、それぞれの回路ブロックには第３の実施形態で示した基準電圧測定回路部９およびアナログデジタル変換回路１０が内蔵されている。また、１８は第３の実施形態で示した電源電圧レベル切り換え回路１２を４回路内蔵する電源ＩＣである。
【００３５】
各回路ブロックの基準電圧測定回路部９およびアナログデシタル変換回路１０は電源電圧レベル切り換え回路１２の１回路と接続され、ＬＳＩ１７の回路ブロック毎に第３の実施形態の電源制御装置と同様の電源制御回路が構成されている。
【００３６】
この４系統の電源制御回路は独立に動作するため、各基準電圧測定回路部９で測定される基準電圧に応じて、回路ブロック毎にプロセスばらつきに基づくＬＳＩ特性のばらつきを補正するように電源電圧レベルを制御することができる。
【００３７】
以上のように本実施形態の電源制御装置の構成によれば、ＬＳＩ単体毎のプロセスばらつきやＬＳＩ特性をＬＳＩの電源系にフィードバックすることができるだけでなく、ＬＳＩ単体チップ内のＬＳＩ特性を個別回路ブロック毎の電源系にフィードバックすることができる。
【００３８】
その結果、プロセスばらつきに基づくＬＳＩ特性のばらつきを個別回路ブロック毎に補正するように電源電圧レベルを制御することができるため、個別回路ブロック毎に動作速度の向上や静止電源電流の削減等の改善を図ることができ、ＬＳＩ品質の向上と均一化を図ることができるという優れた効果が得られる。
【００３９】
（第６の実施形態）
図６は本発明の第６の実施形態に係る電源制御装置の構成を示すブロック図である。図６において、ＬＳＩ１９は電源電圧遷移中動作回路２０を有するシステムＬＳＩであり、第３の実施形態で示した基準電圧測定回路部９およびアナログデジタル変換回路１０と第２の実施形態で示した電流制限素子７を内蔵している。また、電源ＩＣ２１は電源電圧レベル切り換え回路２２を内蔵している。
【００４０】
基準電圧測定回路部９と電圧レベル切り換え回路２２は第３の実施形態と同様に接続されている。さらに、電圧レベル切り換え回路２２の他の出力は電源電圧遷移中動作回路２０への供給電源（ＶＤＤ１、ＶＳＳ１）となっており、一方の電源は電流制限素子７を介して供給されている。
【００４１】
基準電圧測定回路部９と電圧レベル切り換え回路２２の動作は第３の実施形態の電源制御装置の動作と同様である。他方、電源電圧遷移中動作回路２０は電源電圧遷移中の動作が不安定になる恐れがあるが、電流制限素子７を介して電源を供給することにより信号振幅レベルを小さくすることができるため、電源電圧レベル変動の影響を受けにくくなる。
【００４２】
これを基準電圧測定回路部９および電圧レベル切り換え回路２２の動作と連動させることにより、電源電圧遷移中動作回路２０の信号振幅レベルをチップ毎のプロセスばらつきに対して最適な振幅レベルに調整することができる。
【００４３】
以上のように本実施形態の電源制御装置の構成によれば、外部電源ＩＣからの供給電圧を変化させている電源遷移中であっても、電源遷移中に動作する回路の電源電圧の変動を抑えることができるため、動作を安定化することができ、また、チップ毎のプロセスばらつきに対しても、電源遷移中に動作する回路の振幅レベルを最適にすることができる。
【産業上の利用可能性】
【００４４】
本発明の半導体装置は、基準電圧や基準電流の測定により従来のＰＣＭに比較して半導体装置の各パラメータのプロセスばらつきを正確に確認することができる。また、これらの回路をＬＳＩに内蔵することにより、ウエハーの面内ばらつきやＬＳＩ単体毎のデバイス特性を容易に評価し解析することができるという効果を有し、半導体装置の特性評価補償技術等として有用である。
【図面の簡単な説明】
【００４５】
【図１】本発明の第１の実施形態に係る半導体装置の構成を示す回路図。
【図２】本発明の第２の実施形態に係る半導体装置の構成を示す回路図。
【図３】本発明の第３の実施形態に係る電源制御装置の構成を示すブロック図。
【図４】本発明の第４の実施形態に係る半導体装置の構成を示すブロック図。
【図５】本発明の第５の実施形態に係る電源制御装置の構成を示すブロック図。
【図６】本発明の第６の実施形態に係る電源制御装置の構成を示すブロック図。
【図７】プロセスコントロールモジュールを備えた従来のウエハーの構成を示す図。
【図８】トランジスタ単体を用いた従来のプロセスコントロールモジュールの回路図。
【符号の説明】
【００４６】
１  電源端子（ＶＤＤ）
２  電源端子（ＶＳＳ）
３  基準電圧測定端子
４  基準電圧回路
５  基準電流測定端子
６  基準電流回路
７  電流制限素子
８、１７、１９  ＬＳＩ
９  基準電圧測定回路部
１０  アナログデジタル変換回路
１１、１８、２１  電源ＩＣ
１２、２２  電源電圧レベル切り換え回路
１３  ＣＰＵ
１４  メモリー部
１５  ロジック部
１６  ＤＳＰ
２０  電源電圧遷移中動作回路
３３  ＰＣＭ
３４  ＬＳＩ
３５  ウエハー
３６〜３８  端子
３９  トランジスタ
【図１】
2005236207.tif 000003
【図２】
2005236207.tif 000004
【図３】
2005236207.tif 000005
【図４】
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【図５】
2005236207.tif 000007
【図６】
2005236207.tif 000008
【図７】
2005236207.tif 000009
【図８】
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