(57)【要約】【課題】  パワーデバイス（素子）を有する半導体装置の特性シミュレーションにおいて、素子に電圧が印加されているときの素子全体の挙動を、従来よりも正確に計算する。【解決手段】  シミュレーションモデルを内部セル１と、周辺部セル２とにより構成する。そして、例えば、内部セル１および周辺部セル２のドレインコンタクト３の全てを、並列に接続し、ドレイン電極端子２５と電気的に接続する。さらに周辺部セル２のドレインコンタクト３とドレイン電極端子２５とを接続する配線２４ａ内に第１のドレイン電極用抵抗３１を配置する。また、配線２４内であって、かつ、周辺部セル２のドレインコンタクト３とドレイン電極端子２５とを接続する配線２４ａ内を除く位置２４ｂに第２のドレイン電極用抵抗３２を配置する。【選択図】        図１
2005303120.tif 000002
【特許請求の範囲】
【請求項１】
第１の電極（３、４、２２）を有する第１のセル（１）と、
前記第１の電極（３、４、２２）と並列に電気的に接続された第２の電極（３、４、２２）を有する第２のセル（２、２ａ、２ｂ、２ｃ）と、
前記第１の電極（３、４、２２）および前記第２の電極（３、４、２２）の両方と配線（２４、２６、２８）により電気的に接続されている電極端子（２５、２７、２９）と、
前記第１の電極（３、４、２２）と前記電極端子（２５、２７、２９）とを接続する前記配線（２４、２６、２８）内であって、かつ、前記第２の電極（３、４、２２）と前記電極端子（２５、２７、２９）とを接続する前記配線（２４ａ、２６ａ、２８ａ）内に配置されている第１の抵抗（３１、３３、３５）と、
前記第１の電極（３、４、２２）と前記電極端子（２５、２７、２９）とを接続する前記配線（２４、２６、２８）内であって、前記第２の電極（３、４、２２）と前記電極端子（２５、２７、２９）とを接続する前記配線（２４ａ、２６ａ、２８ａ）内を除く位置（２４ｂ、２６ｂ、２８ｂ）に配置されている第２の抵抗（３２、３４、３６）とを有する構造のシミュレーションモデルを用いて、半導体装置の特性をシミュレートすることを特徴とする半導体装置の特性シミュレーション方法。
【請求項２】
前記第１のセル（１）は、複数のセルが配置されている平面レイアウトにおいて、内部に位置するセルをモデル化したものであり、前記第２のセル（２、２ａ、２ｂ、２ｃ）は、前記平面レイアウトにおける前記内部のセルの周辺に位置するセルをモデル化したものであり、
第２の抵抗（３２、３４、３６）の抵抗値を第１の抵抗（３１、３３、３５）の抵抗値よりも大きくしたことを特徴とする請求項１に記載の半導体装置の特性シミュレーション方法。
【請求項３】
前記シミュレーションモデルは、前記コンピュータが複数の座標に基づいて計算することで、前記コンピュータにより作成されるようになっており、
前記コンピュータに所定の寸法を入力し、前記コンピュータにより、前記寸法に基づいて、前記複数の座標を算出し、前記シミュレーションモデルを作成するようにしたことを特徴とする請求項１または２に記載の半導体装置の特性シミュレーション方法。
【請求項４】
前記第１および第２のセル（１、２、２ａ、２ｂ、２ｃ）は、半導体基板を含む複数の構成部から構成されたセルをモデル化したものであり、
前記複数の構成部のうち、異なる材料から構成されている構成部（５、１１、２２）同士の境界面（５ａ、５ｂ、５ｃ）を、前記半導体基板（１７）の主表面に対して平行もしくは垂直な面に近似したことを特徴とする請求項１ないし３のいずれか１つに記載の半導体装置の特性シミュレーション方法。
【請求項５】
前記第１および第２のセル（１、２、２ａ、２ｂ、２ｃ）を３次元構造とすることを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置の特性シミュレーション方法。
【請求項６】
請求項１ないし５のいずれか１つに記載の半導体装置の特性シミュレーション方法によるシミュレート結果を用いて行う半導体装置のデバイス構造設計方法。
【請求項７】
請求項１ないし５のいずれか１つに記載の半導体装置の特性シミュレーション方法によるシミュレート結果を用いてデバイス設計を行い、前記デバイス設計に基づいて半導体素子を形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の特性シミュレーション方法およびその方法を用いた半導体装置の構造設計方法ならびに製造方法に関するものであり、特に、パワーデバイスの特性シミュレーションおよびパワーデバイスを有する半導体装置の構造設計方法ならびに製造方法に関する。
【背景技術】
【０００２】
従来より、パワーデバイス分野では、ＴＣＡＤ（Technology Computer Aided Design）と呼ばれる計算機（コンピュータ）上での半導体デバイスの解析と設計に必要なソフトウェアを利用することで、デバイス構造設計の効率化が図られている。  
【０００３】
そして、パワーデバイスのサージ解析、耐圧ＤＣ特性など素子全体の挙動をシミュレートする方法としては、以下の方法がある。
【０００４】
例えば、ＩＧＢＴのサージ解析を行う場合、セル領域と、セル周辺領域とをモデル化したＩＧＢＴのシミュレーションモデルを作成する。
【０００５】
このとき、セル領域のモデルを、Ｐ＋型半導体基板（コレクタ領域）の上に順に形成されたＮ＋型バッファ層、Ｎ−型ドリフト領域およびＰ型ベース領域と、Ｐ型ベース領域の表層部に形成されたＮ＋型エミッタ領域と、Ｐ型ベース領域およびＮ＋型エミッタ領域を貫通するトレンチ内に形成されたゲート絶縁膜およびゲート電極と、エミッタ領域、コレクタ領域とそれぞれ電気的に接続されたエミッタ電極、コレクタ電極とを有する構造とする。
【０００６】
また、セル周辺領域のモデルを、Ｐ＋型半導体基板の上に順に形成されたＮ＋型バッファ層、Ｎ−型ドリフト領域と、Ｎ−型ドリフト領域の表層に形成されたガードリング等を有する構造とする。
【０００７】
そして、それぞれのモデルのＮ＋型バッファ層同士を、連結抵抗を介して、電気的に接続する。
【０００８】
このような構造のシミュレーションモデルを用いて、ＴＣＡＤにより、サージ解析が行われる（例えば、特許文献１参照）。
【０００９】
なお、このようなシミュレーションモデルは、通常、ユーザがドローツール（ソフトウェア）を用いてパワーデバイスの各構成要素の座標（数値）をコンピュータに入力することで、形成される。すなわち、パワーデバイスのうち、モデル化したい部分の座標（ｘ、ｙ、ｚ）がＴＣＡＤに入力され、さらに、これらの座標点の組み合わせにより、パワーデバイスの構成要素（シリコン、酸化膜、不純物導入領域等）が指定されることで、シミュレーションモデルが作成される。この座標入力は、セルをモデル化する場合であれば、セルの全点の座標を入力する必要があり、特に３Ｄ構造のモデル作成は非常に手間が掛かっていた。
【特許文献１】特開２００２−３７３８９９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかし、上記した構造のシミュレーションモデルは、ＰｏｌｙＳｉにより構成されているゲート電極の抵抗や、エミッタ、コレクタ電極の配線抵抗が考慮された構造ではなかった。このため、上記した構造のシミュレーションモデルでは、セル領域から電極端子（パッド）までの距離と、セル周辺領域から電極端子（パッド）までの距離との遠近による配線抵抗差が再現されていなかった。
【００１１】
実際のパワーデバイスでは、セル領域とセル周辺領域とにおける配線抵抗差によって、セル領域に流れる電流とセル周辺領域に流れる電流の大きさが異なるという電流の偏りが生じる。そして、この電流の偏りがサージによる局所破壊の要因となる。
【００１２】
したがって、上記したシミュレーション方法では、サージによる局所破壊の要因となるセル領域とセル周辺領域とにおける電流の偏りが再現できていなかったため、パワーデバイスのサージ解析において、正確に計算することができなかった。
【００１３】
なお、このような問題は、単一のパワーデバイスから構成されているディスクリート素子だけでなく、同一の基板上に、パワーデバイス、バイポーラトランジスタ、ＣＭＯＳ等が形成されている複合ＩＣにおいても、同様に生じる。そして、複合ＩＣは、通常、単一のパワーデバイスから構成されているディスクリート素子と比較して、電極配線が薄く、配線抵抗が大きいため、セル領域やセル周辺領域からパッドまでの距離による電流の偏りが生じやすい。このため、複合ＩＣの方が単一のパワーデバイスから構成されているディスクリート素子よりも、上記した問題が、特に顕著となる。
【００１４】
また、上記したシミュレーション方法では、一度シミュレーションしたモデルを、他のモデルに変更してシミュレーションを行う場合、コンピュータに別途、ユーザが座標を入力し直さなければならない。例えば、ＬＯＣＯＳ法により形成された酸化膜の幅を変更する場合、どの点からどの点までが酸化膜かを指定する必要があるため、座標を再入力する必要がある。
【００１５】
このため、特に、シミュレーションモデルを３次元構造とした場合のように、入力すべき座標が多い場合では、非常に手間がかかり、ユーザの作業効率が悪いという問題があった。
【００１６】
本発明は、上記点に鑑み、パワーデバイス（素子）を有する半導体装置の特性シミュレーションおよびそのシミュレーション方法を用いた半導体装置の構造設計、製造方法において、素子に電圧が印加されているときの素子全体の挙動を、従来よりも正確に計算できるようにすることを第１の目的とし、従来よりも作業効率を高くすることを第２の目的とする。
【課題を解決するための手段】
【００１７】
上記目的を達成するため、請求項１に記載の発明では、第１の電極（３、４、２２）を有する第１のセル（１）と、第１の電極（３、４、２２）と並列に電気的に接続された第２の電極（３、４、２２）を有する第２のセル（２、２ａ、２ｂ、２ｃ）と、第１の電極（３、４、２２）および第２の電極（３、４、２２）の両方と配線（２４、２６、２８）により電気的に接続されている電極端子（２５、２７、２９）と、第１の電極（３、４、２２）と電極端子（２５、２７、２９）とを接続する配線（２４、２６、２８）内であって、かつ、第２の電極（３、４、２２）と電極端子（２５、２７、２９）とを接続する配線（２４ａ、２６ａ、２８ａ）内に配置されている第１の抵抗（３１、３３、３５）と、第１の電極（３、４、２２）と電極端子（２５、２７、２９）とを接続する配線（２４、２６、２８）内であって、第２の電極（３、４、２２）と電極端子（２５、２７、２９）とを接続する配線（２４ａ、２６ａ、２８ａ）内を除く位置（２４ｂ、２６ｂ、２８ｂ）に配置されている第２の抵抗（３２、３４、３６）とを有する構造のシミュレーションモデルを用いて、半導体装置の特性をシミュレートすることを特徴としている。
【００１８】
シミュレーションモデルの構造を、このように第１の抵抗および第２の抵抗を有する構造とすることで、シミュレーションモデルに、実際のパワーデバイスが有する電極の配線抵抗を含ませることができる。
【００１９】
そして、シミュレーションモデルの構造を、第１のセルが有する第１の電極と電極端子とを接続する配線内に第１の抵抗と第２の抵抗の両方を配置し、第２のセルが有する第２の電極と電極端子とを接続する配線内に第１の抵抗と第２の抵抗のうち、第１の抵抗のみを配置した構造とすることで、パワーデバイスが有する複数のセルにおける電極から電極端子までの距離が異なることによる電極の配線抵抗差を再現することができる。
【００２０】
これにより、本発明によれば、シミュレーション対象となる実際のパワーデバイスで発生する電流の偏りを再現して、素子に電圧が印加されているときの素子全体の挙動を計算することができる。この結果、本発明によれば、従来のシミュレーション方法よりも、素子全体の挙動を正確に計算することができる。
【００２１】
なお、第１の抵抗および第２の抵抗の抵抗値は、モデル化する実際のセルにおける電極端子までの距離を考慮して、任意に設定される。
【００２２】
例えば、請求項２に示すように、複数のセルが配置されている平面レイアウトにおいて、内部に位置するセルをモデル化したものを第１のセルとし、平面レイアウトにおける内部のセルの周辺に位置するセルをモデル化したものを第２のセルとした場合では、周辺に位置する第２の抵抗（３２、３４、３６）の抵抗値を第１の抵抗（３１、３３、３５）の抵抗値よりも大きくなるように設定することができる。
【００２３】
これは、電極端子は、通常、平面レイアウトにおいて、セルの外周に配置されており、内部のセルの方が、周辺部のセルよりも電極端子までの距離が遠いためである。
【００２４】
また、請求項３に記載の発明では、コンピュータに所定の寸法を入力し、コンピュータにより、寸法に基づいて、複数の座標を算出し、シミュレーションモデルを作成するようにしたことを特徴としている。
【００２５】
このように、座標間の寸法から座標を算出し、算出された座標からシミュレーションモデルを作成するようにすることで、シミュレーションモデルを作成するために、全点の座標をコンピュータに入力する場合と比較して、コンピュータに入力する項目を、減少させることができる。
【００２６】
これにより、一度シミュレーションしたモデルを別のモデルに変更して、シミュレーションを行う場合、コンピュータに全点の座標を入力する場合と比較して、入力項目が少ないので、コンピュータに全点の座標を入力する場合と比較して、作業効率を向上させることができる。
【００２７】
請求項４に記載の発明では、複数の構成部のうち、異なる材料から構成されている構成部（５、１１、２２）同士の境界面（５ａ、５ｂ、５ｃ）を、半導体基板（１７）の主表面に対して平行もしくは垂直な面に近似したことを特徴としている。
【００２８】
例えば、シミュレーション対象のパワーデバイスにおいて、構成部がテーパ形状である場合、そのテーパ形状を直方体に近似したものをシミュレーションモデルとすることで、シミュレーション対象のテーパ形状を直方体に近似しない構造としたと比較して、計算の収束性が低下する要因となる不規則なメッシュ数を減少させることができる。
【００２９】
これにより、シミュレーションモデルを、シミュレーション対象のテーパ形状を直方体に近似しない構造とした倍と比較して、計算の収束性を上げ、計算時間を短縮させたり、計算自体を可能としたりすることができる。
【００３０】
また、請求項５に示すように、第１および第２のセル（１、２、２ａ、２ｂ、２ｃ）を３次元構造とすることができる。
【００３１】
これにより、シミュレーションモデルを２次元構造とした場合と比較して、高精度な計算結果を得ることができる。
【００３２】
また、請求項６に示すように、請求項１ないし５のいずれか１つに記載の半導体装置の特性シミュレーション方法によるシミュレート結果を用いて、半導体装置のデバイス構造を設計することができる。
【００３３】
また、請求項７に示すように、請求項１ないし５のいずれか１つに記載の半導体装置の特性シミュレーション方法によるシミュレート結果を用いてデバイス設計を行い、デバイス設計に基づいて半導体素子を形成することができる。
【００３４】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示す一例である。
【発明を実施するための最良の形態】
【００３５】
（第１実施形態）
本実施形態では、パワーＭＯＳトランジスタ（ＬＤＭＯＳ）のサージ解析を行う場合を例として説明する。なお、本実施形態は、主に、特性シミュレーションに用いられるシミュレーションモデルの構造と作成方法が従来と異なっている。
【００３６】
図１に、本発明の第１実施形態における特性シミュレーションに用いられるシミュレーションモデルを示す。また、図２に図１中の内部セル１の平面図を示し、図３に図１中の内部セル１の断面構造（図１中の斜線領域の拡大図）を示し、図４に図１中の周辺部セル２の断面構造（図１中の斜線領域の拡大図）を示す。
【００３７】
一方、図５にシミュレーション対象であるＬＤＭＯＳの平面図を示し、図６に図５のＬＤＭＯＳのＡ−Ａ’線断面を示す。また、図７〜１１に、図５のＬＤＭＯＳの分解図を示す。なお、図７のパターン上に、図８〜１１のパターンを順に積み重ねたものが、図５のＬＤＭＯＳである。
【００３８】
まず、シミュレーション対象のＬＤＭＯＳの構造について説明する。
【００３９】
本実施形態のシミュレーション対象であるＬＤＭＯＳは、複合ＩＣ用のパワーデバイスとして形成されているものであり、ＳＯＩ基板上に形成されている。
【００４０】
ＬＤＭＯＳは、図５に示すように、複数のドレインセル４１および複数のソースセル４２が配置されているセル領域と、セル領域の周りに配置され、ゲートコンタクト４３が設けられているゲート配線領域と、さらに、その周りに配置され、セル領域に形成されている電極と電気的に接続されている電極端子（パッド）４４とを有している。
【００４１】
ドレインセル４１では、図６に示すように、Ｐ＋型Ｓｉ基板４５と埋め込み酸化膜（ＳｉＯ２）４６とＮ＋型Ｓｉ層４７とＮ−型Ｓｉ層１１とを有するＳＯＩ基板４８のＮ−型Ｓｉ層１１にＮ型ウェル層１２が形成され、Ｎ型ウェル層１２の表層にＮ＋型コンタクト層１３が形成されている。
【００４２】
また、ドレインセル４１では、ＳＯＩ基板４８の主表面上であって、Ｎ型ウェル層１２の両端部上に、ＬＯＣＯＳ法により形成された酸化膜（ＬＯＣＯＳ酸化膜）５が配置されている。このＬＯＣＯＳ酸化膜５の端部は、バーズビークと呼ばれるテーパ形状となっている。
【００４３】
さらに、ＳＯＩ基板４８の表面上にＢＰＳＧ膜４９、１ｓｔＡｌ配線５０、５０ａ、ＴＥＯＳ膜５１、２ｎｄＡｌ配線５２、５２ａ、ＳｉＮ膜５３が順に配置されている。１ｓｔＡｌ配線５０ａは、ＢＰＳＧ膜４６に形成されたコンタクトホールを介して、Ｎ＋型コンタクト層１３と電気的に接続されており、２ｓｔＡｌ配線５２ａは、ＴＥＯＳ膜５１に形成されたヴィアホールを介して１ｓｔＡｌ配線５０ａと電気的に接続されている。この１ｓｔＡｌ配線５０ａおよび２ｓｔＡｌ配線５２ａ等がドレイン電極である。
【００４４】
ソースセル４２では、ＳＯＩ基板４８のＮ−型Ｓｉ層１１のうち、ドレインセル４１領域と異なる領域に、チャネルＰ型ウェル層１４が形成され、チャネルＰ型ウェル層１４内にＮ＋型層１５およびＰ＋型層１６が形成されている
ソースセル４２では、Ｎ−型Ｓｉ層１１とチャネルＰ型ウェル領域１４の表面上にゲート酸化膜２１が形成されており、ゲート酸化膜２１上にＰｏｌｙＳｉにより構成されたゲート電極２２が形成されている。
【００４５】
また、ソースセル４２にも、ＳＯＩ基板４８の表面上にＢＰＳＧ膜４６、１ｓｔＡｌ配線５０、５０ｂ、ＴＥＯＳ膜５１、２ｎｄＡｌ配線５２、５２ｂ、ＳｉＮ膜５３が順に配置されている。１ｓｔＡｌ配線５０ｂは、ＢＰＳＧ膜４６に形成されたコンタクトホールを介して、Ｐ＋型層１５およびＮ＋型層１６と電気的に接続されており、２ｓｔＡｌ配線５２ｂは、ＴＥＯＳ膜５１に形成されたヴィアホールを介して１ｓｔＡｌ配線５０ｂと電気的に接続されている。この１ｓｔＡｌ配線５０ｂおよび２ｓｔＡｌ配線５２ｂがソース電極である。
【００４６】
ドレインセル４１およびソースセル４２は、図７に示すように、平面レイアウトにおいて、図中縦、横方向に交互に配置されている。なお、図７では、ドレインセル４１とソースセル４２内に、それぞれ、ドレイン電極とＮ＋型コンタクト層１３の接触面（ドレインコンタクト）３と、ソース電極とＰ＋型層１５およびＮ＋型層１６との接触面（ソースコンタクト）４とを示している。また、ＬＤＭＯＳ全体の面積は、数ｍｍ２程度であり、セルピッチ５４は、例えば１０μｍである。
【００４７】
ゲート配線領域では、図６に示すように、ＳＯＩ基板４８の表面上に、ＬＯＣＯＳ酸化膜５が形成されている。このＬＯＣＯＳ酸化膜５の表面上に、セル領域からＰｏｌｙＳｉにより構成されたゲート電極２２が延びて配置されており、このゲート電極２２がＢＰＳＧ膜４６上の１ｓｔＡｌにより構成されたゲート電極配線５０ｃと電気的に接続されている。
【００４８】
なお、図６では省略しているが、ゲート配線領域には、図７に示すように、素子分離用のトレンチ５５が形成されている。
【００４９】
また、上記したゲート電極２２は、図８に示すように、ＬＤＭＯＳの基板表面全体に形成されたＰｏｌｙＳｉの不要な部分が除去されたパターンとなっている。そして、セル領域の周辺領域（ゲート配線領域）に、ゲート電極２２とゲート配線５０ｃとの接触面であるゲートコンタクト４３が配置されている。
【００５０】
また、図９に示すように、ドレイン電極およびソース電極を構成する１ｓｔＡｌ５０ａ、５０ｂは、平面レイアウトにおいて、セル領域上で、帯状のソース電極５０ｂおよびドレイン電極５０ａが交互に、斜めに配置されている。また、ゲート配線を構成する１ｓｔＡｌ５０ｃは、図９に示すように、セル領域を囲むように、正方形の枠状に配置されている。なお、このゲート配線を構成する１ｓｔＡｌ５０ｃは、図中左下側の部分５０ｄがゲート用端子となっており、このゲート端子を介して、図示しないゲート駆動回路と電気的に接続されている。
【００５１】
また、電極端子４４が形成されている領域においても、ドレイン電極およびソース電極とそれぞれ接続される１ｓｔＡｌ配線５０ｅ、５０ｆが配置されている。
【００５２】
そして、これらの１ｓｔＡｌ５０ａ、５０ｂ、５０ｃ、５０ｅ、５０ｆは、図１０に示すドレイン電極用のヴィア５６ａと、ソース電極用のヴィア５６ｂと、電極端子４４用のヴィア５６ｃ、５６ｄとにより、２ｎｄＡｌ配線５２ａ、５２ｂ、５２ｃ、５２ｄと電気的に接続される。
【００５３】
また、ドレイン電極およびソース電極を構成する２ｎｄＡｌ配線５２は、図１１に示すように、セル領域の部分５２ａ、５２ｂが、図中左右両方向に延びる帯状の形状となっており、平面レイアウトにおいて、交互に配置されている。そして、セル領域の２ｎｄＡｌ配線５２ａ、５２ｂは、電極端子４４の領域に形成された２ｎｄＡｌ５２ｃ、５２ｄとそれぞれ接続された形状となっている。このようにして、セル領域のドレイン電極とソース電極とがそれぞれ、ドレイン電極端子４４とソース電極端子４４とに電気的に接続されている。  
【００５４】
次に、上記した構造のＬＤＭＯＳのシミュレーションモデルについて説明する。図１に示すシミュレーションモデルは、ＬＤＭＯＳの構造を内部と周辺部とに分割した３Ｄ（３次元構造）モデルであり、内部セル１と、周辺部セル２とにより構成される。この内部セル１、周辺部セル２がそれぞれ本発明の第１のセル、第２のセルに相当する。
【００５５】
ここで、ＬＤＭＯＳの内部とは、図７に示すセル領域およびゲート配線領域のうち、内部側の領域であり、例えば、ドレインセル４１に着目した場合、ドレインセル４１が４方向からソースセル４２により囲まれている領域のことである。このように、内部とは、ドレインセル４１およびソースセル４２が周期的に配置されている領域のことを意味する。
【００５６】
一方、ＬＤＭＯＳの周辺部とは、図７に示すセル領域およびゲート配線領域のうち、上記した内部の周辺の領域であり、例えば、ドレインセル４１が３方向、２方向からソースセル４２により囲まれている領域のことである。このように、周辺部とは、ドレインセル４１およびソースセル４２の周期性が、内部と異なる領域のことを意味する。
【００５７】
このように、ＬＤＭＯＳは、平面レイアウトにおいて、ドレインセル４１およびソースセル４２の周期性の観点から、内部と周辺部の２つに大きく分類される。
【００５８】
そこで、本実施形態では、シミュレーションモデルを内部セル１と、周辺部セル２とにより構成している。この内部セル１、周辺部セル２は、具体的には、それぞれ、図７に示すセル領域のうち、図中の中央に位置する破線領域Ｂと、その周辺に位置する破線領域Ｃとをモデル化したものである。なお、図１では、図５、６と同様の構成部には、同一の符号を付している。
【００５９】
シミュレーションモデルの内部セル１は、断面構造が図６中の破線領域Ｄの断面構造と同様であり、図６に示すように、ドレインセル４１のドレインコンタクト３の中心からソースセル４２のソースコンタクト４の中心までの領域を単一セルとしたときの単一セルに相当する。
【００６０】
一方、シミュレーションモデルの周辺部セル２は、断面構造が図６中の破線領域Ｅの断面構造と同様であり、上記した単一セルの１．５個分とゲート配線領域とを有している。
【００６１】
図１中の内部セル１は、図２に示すように、平面形状が略正方形であり、その略正方形の４隅にドレインコンタクト３、ソースコンタクト４が隣り合うように、交互に配置されている。
【００６２】
そして、図１中の内部セル１は、平面上において、図２中の左下から右下に向かって、ドレインコンタクト３、ＬＯＣＯＳ酸化膜５、ゲート酸化膜６、ソースコンタクト４が順に配置されている。なお、図１、２では、ドレイン電極１８、ソース電極２０、ゲート電極２２を省略している。
【００６３】
また、図１中の内部セル１は、図３に示すように、Ｎ−型Ｓｉ層１１と、Ｎ−型Ｓｉ層１１の表層に形成されたＮ型ウェル層１２と、Ｎ型ウェル層１２の表層に形成されたＮ＋型コンタクト層１３と、Ｎ−型Ｓｉ層１１の表層であって、Ｎ型ウェル層１２と異なる領域に形成されたＰ型ウェル層１４と、Ｐ型ウェル層１４の表層に形成されたＮ＋型層１５およびＰ＋型層１６とを有する断面構造となっている。
【００６４】
また、図１中の内部セル１は、図３に示すように、Ｎ−型Ｓｉ層１１、Ｎ型ウェル層１２およびＰ型ウェル層１４を有する基板１７の主表面上であって、Ｎ＋型コンタクト層１３上に配置されたドレイン電極１８と、Ｎ型ウェル層１２とＮ−型Ｓｉ層１１との上に配置されたＬＯＣＯＳ酸化膜１９と、Ｐ＋型層１６およびＮ＋型層１５の上に配置されたソース電極２０と、Ｐ型ウェル層１４とＮ−型Ｓｉ層１１との上に配置されたゲート酸化膜２１と、ゲート酸化膜２１とＬＯＣＯＳ酸化膜５の上に形成され、ＰｏｌｙＳｉにより構成されたゲート電極２２とを有している。
【００６５】
そして、本実施形態では、ＬＯＣＯＳ酸化膜５の端部５ａにおけるテーパ形状をＮ−型Ｓｉ層１１の表面に平面な面もしくは垂直な面としている。また、Ｎ−型Ｓｉ層１１の表面のうち、ＬＯＣＯＳ酸化膜５との境界面５ｂを、基板１７の主表面に平行な面もしくは垂直な面としている。また、ゲート電極２２のうち、ＬＯＣＯＳ酸化膜５との境界面５ｃを基板１７の主表面に平行な面もしくは垂直な面としている。このように、図１のモデルでは、ＬＯＣＯＳ酸化膜５、ゲート電極２２の形状を直方体としている。
【００６６】
一方、図１中の周辺部セル２は、図４に示すように、図４中の左半分は内部セル１と同じ構造であり、右側半分にゲート配線領域が加えられた構造である。具体的には、周辺部セル２は、図４中の右側に示すように、Ｎ−型Ｓｉ層１１の表面上に配置されたＬＯＣＯＳ酸化膜５およびゲート酸化膜２１と、ＬＯＣＯＳ酸化膜５およびゲート酸化膜２１の上に配置され、ＰｏｌｙＳｉにより構成されたゲート電極２２とを有している。
【００６７】
そして、周辺部セル２においても、ＬＯＣＯＳ酸化膜５の端部の面５ａをテーパ形状でなく、基板１７の主表面に平行な面もしくは垂直な面としている。また、Ｎ−型Ｓｉ層１１の表面のうち、ＬＯＣＯＳ酸化膜５との境界面５ｂを、基板１７の主表面に平行な面もしくは垂直な面としている。また、ゲート電極２２のうち、ＬＯＣＯＳ酸化膜５との境界面５ｃを基板１７の主表面に平行な面もしくは垂直な面としている。これらの面５ａ、５ｂ、５ｃが本発明の異なる材料から構成されている構成部同士の境界面に相当する。
【００６８】
図１の内部セル１および周辺部セルは、図３、４に示すように、Ｎ−型Ｓｉ層１１の底面に、熱電極２３が設けられている。この熱電極２３は、半導体装置が通常有するヒートシンク等による素子からの放熱を考慮するための計算上の仮想電極である。
【００６９】
また、図１に示すように、内部セル１および周辺部セル２が有する全てのドレイン電極１８（ドレインコンタクト３）は、配線２４により互いに並列に接続されており、さらに、ドレイン電極端子２５と配線２４により電気的に接続されている。このドレイン電極端子２５が、図５中の電極端子４４ａに相当する。
【００７０】
同様に、内部セル１および周辺部セル２が有する全てのソース電極２０（ソースコンタクト４）も、配線２６により互いに並列に接続され、さらに、ソース電極端子２７と配線２６により電気的に接続されており、内部セル１および周辺部セル２が有する全てのゲート電極２２（図１では省略されている）も配線２８により互いに並列に接続されており、さらに、ゲート電極端子２９と配線２８により電気的に接続されている。ソース電極端子２７、ゲート電極端子２９がそれぞれ、図５中の電極端子４４ｂ、ゲート電極端子としての１ｓｔＡｌ配線５０ｄに相当する。図なお、モデル中の配線自体は、抵抗が無いものと仮定される。
【００７１】
なお、内部セル１のドレイン電極１８（ドレインコンタクト３）、ソース電極２０（ソースコンタクト４）およびゲート電極２２が本発明の第１の電極に相当し、周辺部セル２のドレイン電極１８（ドレインコンタクト３）、ソース電極２０（ソースコンタクト４）およびゲート電極２２が本発明の第２の電極に相当する。また、破線２４、２６、２８が本発明の配線に相当する。
【００７２】
そして、図１に示すように、本実施形態のシミュレーションモデルは、内部セル１のドレイン電極１８（図１ではドレインコンタクト３のみ表示）とドレイン電極端子２５とを接続する配線２４内であって、かつ、配線２４のうち、周辺部セル２のドレイン電極１８（ドレインコンタクト３）とドレイン電極端子２５とを接続する配線２４ａ内に配置されている第１のドレイン電極用抵抗３１と、内部セル１のドレイン電極１８（ドレインコンタクト３）とドレイン電極端子２５とを接続する配線２４内であって、かつ、配線２４のうち、周辺部セル２のドレイン電極１８（ドレインコンタクト３）とドレイン電極端子２５とを接続する配線２４ａ内を除く配線２４ｂ内にのみ配置されている第２のドレイン電極用抵抗３２とを有している。
【００７３】
すなわち、本実施形態では、シミュレーションモデルの構造を、内部セル１が有するドレイン電極１８（ドレインコンタクト３）とドレイン電極端子２５とを接続する配線２４内に第１のドレイン電極用抵抗３１と第２のドレイン電極用抵抗３２の両方が配置され、周辺部セル２が有するドレイン電極１８（ドレインコンタクト３）とドレイン電極端子２５とを接続する配線２４ａ内に、第１のドレイン電極用抵抗３１と第２のドレイン電極用抵抗３２のうち、第１のドレイン電極抵抗３２のみが配置された構造としている。これらの第１のドレイン電極用抵抗３１、第２のドレイン電極用抵抗３２がそれぞれ、本発明の第１の抵抗、第２の抵抗に相当する。
【００７４】
このとき、第１のドレイン電極用抵抗３１の大きさは、図９、１０、１１に示す１ｓｔＡｌ配線５０ａ、ヴィア５６ａおよび２ｎｄ配線５２ａの幅（Ｗ）、長さ（Ｌ）、厚み（ｄ）、材質特有の抵抗値より算出して設定される。すなわち、第１のドレイン電極用抵抗３１の大きさは、図７中の周辺部（破線領域Ｃの位置）のセルからドレイン電極端子２５までの平均距離と、電極配線５０、５２、５６のパターン占有率とを考慮して設定される。
【００７５】
第２のドレイン電極用抵抗３２の大きさは、同様に、図７中の内部（破線領域Ｂの位置）のセルからドレイン電極端子２５までの平均距離と、電極配線のパターン占有率とを考慮した抵抗値から、第１のドレイン電極用抵抗３１の抵抗値を差し引いて、設定される。
【００７６】
このとき、シミュレーション対象となるＬＤＭＯＳでは、ドレイン電極１８（ドレインコンタクト３）からドレイン電極端子２５までの距離は、内部セル１の方が、周辺部セル２よりも長い。このため、第２のドレイン電極用抵抗３２の方が第１のドレイン電極用抵抗３１よりも、抵抗値が大きくなるように、それぞれの抵抗値が設定される。
【００７７】
また、図１のシミュレーションモデルでは、内部セル１および周辺部セル２のソース電極２０（図１ではソースコンタクト４のみ表示）とソース電極端子２７とを電気的に接続している配線２６内に、ドレインと同様に、第１のソース電極用抵抗３３および第２のソース電極用抵抗３４が配置されている。第１のソース電極用抵抗３３および第２のソース電極用抵抗３４の大きさは、第１のドレイン電極用抵抗３１および第２のドレイン電極用抵抗３２と同様に設定される。
【００７８】
また、図１のシミュレーションモデルでは、内部セル１および周辺部セル２のゲート電極２２（ソースコンタクト４）とゲート電極端子２９とを電気的に接続している配線２８内に、ドレインと同様に、第１のゲート電極用抵抗３５および第２のゲート電極用抵抗３６が配置されている。
【００７９】
第１のゲート電極用抵抗３５および第２のゲート電極用抵抗３６の大きさも、図８、９に示すように、各セルからゲート電極端子５０ｄまでの距離と、パターニングされたＰｏｌｙＳｉ２２のパターン占有率と、１ｓｔＡｌ配線５０ｃの幅（Ｗ）、長さ（Ｌ）、厚み（ｄ）、材質特有の抵抗値とを考慮して設定される。
【００８０】
なお、第１のソース電極用抵抗３３、第１のゲート電極用抵抗３５が本発明の第１の抵抗に相当し、第２のソース電極用抵抗３４、第２のゲート電極用抵抗３６が本発明の第２の抵抗に相当する。
【００８１】
次に、このように構成されたモデルを用いたサージ解析方法を説明する。まず、ＴＣＡＤソフトを有するコンピュータに、ユーザが構造パラメータを入力することで、コンピュータにより上記した構造のシミュレーションモデルが作成される。
【００８２】
上記背景技術の欄で説明したように、従来では、コンピュータにモデル化するセルの全座標を入力することで、シミュレーションモデルを作成していた。これに対して、本実施形態では、セルの全座標を入力しなくても、コンピュータに必要な構造パラメータのみでセルの座標を定義できる点に着目して、構造パラメータから座標をコンピュータにより自動的に計算するようにしている。
【００８３】
この構造パラメータとは、シミュレーションモデルの設計基準となる寸法のことであり、
この寸法を組み合わせることで、プログラムに座標を計算させ、モデルを形成する。この構造パラメータが本発明の所定の寸法に相当する。
【００８４】
図１２（ａ）に構造パラメータの数値入力設定例を示し、図１２（ｂ）に構造パラメータから座標変数への変換例を示し、図１２（ｃ）に座標変数による電極の定義例を示す。
【００８５】
図２では、内部セルの平面構造とともに平面方向の構造パラメータを示している。図２に示すように、例えば、ＣＤはドレインコンタクト３の半分のサイズであり、ＭＣＤはドレインコンタクト３からＬＯＣＯＳ酸化膜５までの距離であり、ＬＬはＬＯＣＯＳ酸化膜５の左端からＮ型ウェルのマスクの開口端までの距離であり、ＬＲはＬＯＣＯＳ酸化膜５の右端からＮ型ウェルのマスクの開口端までの距離であり、ＧＯＸはゲート酸化膜２１の幅であり、ＭＣＳはソースコンタクト４からゲート酸化膜２１までの距離であり、ＣＳはソースコンタクト４の半分のサイズであり、ＭＰＢはソースコンタクト４の端からＰ＋型層１６までの距離であり、ＷＰＯはドレインセル４１におけるゲート電極２２の幅である。
【００８６】
また、図示しないが、構造パラメータの垂直方向のパラメータとしては、ゲート酸化膜２１の膜厚、拡散深さ、濃度などがある。また、モデル作成に必要なその他の入力事項としては、濃度プロファイル（深さ）や、シミュレーションを行うために必要なメッシュの大きさ、粗さがある。
【００８７】
そして、図１２（ａ）に示すように、このような構造パラメータに対して、数値を入力する。例えば、ＬＲに４．０μｍ、ＣＤに１．５μｍを入力する。
【００８８】
このような構造パラメータが、コンピュータに直接入力されると、図１２（ｂ）に示す計算式のような予め組まれたプログラムにより、シミュレーションモデルを記述する座標が、入力されたパラメータを使って全て自動的に計算される。
【００８９】
これにより、図１２（ｃ）に示すように、例えば、ドレインコンタクト３を構成する座標、すなわち、図２中の座標Ｐ１、Ｐ３、Ｐ１８、Ｐ２０が特定される。このようにしてモデルの作成に必要な全座標が算出された後、ＴＣＡＤにより、従来と同様に、シミュレーションモデルが作成される。
【００９０】
次に、ユーザは、実際のＬＤＭＯＳを考慮して、上記した方法により作成さえる内部セル１と周辺部セル２の基本セルモデルの数を、それぞれコンピュータに入力する。また、サージ解析を行うために必要な回路構成をコンピュータに入力する。
【００９１】
ここで、図１３にＬＤＭＯＳに対してサージを印加する場合における回路の構成例を示す。図１３に示すように、例えば、ドレイン電極端子２５に、１μＨのコイル６１と１５０Ωの抵抗６２と１５０ｐＦのコンデンサ６３とを直列に接続し、コンデンサ６３を接地する。一方、ソース電極端子２７を接地し、ゲート電極端子２９を１０ｋΩの抵抗６４を介して、接地する。そして、ドレイン電極１８に対して、２５ｋＶのサージ電圧が印加され、ドレイン電極１８にサージ電流が流れる場合を想定する。
【００９２】
ユーザがこのような条件を入力することで、この場合における内部セル１および周辺セルに流れる電流値が、コンピュータにより算出される。
【００９３】
そして、このようにして得られたシミュレート結果を用いてデバイス設計を行い、このデバイス設計に基づいてＬＤＭＯＳの形成を行うことで、半導体装置が製造される。
【００９４】
以上説明したように、本実施形態では、シミュレーションモデルを内部セル１と、周辺部セル２とにより構成している。そして、内部セル１が有するドレイン電極１８と、周辺部セル２が有するドレイン電極１８の全てを並列に接続し、これらのドレイン電極１８をドレイン電極端子２５と電気的に接続している。
【００９５】
さらに、内部セル１のドレイン電極１８とドレイン電極端子２５とを接続する配線２４内であって、かつ、周辺部セル２のドレイン電極１８とドレイン電極端子２５とを接続する配線２４内に第１のドレイン電極用抵抗３１を配置している。また、内部セル１のドレイン電極１８とドレイン電極端子２５とを接続する配線２４内であって、かつ、周辺部セル２のドレイン電極１８とドレイン電極端子２５とを接続する配線２４ａ内を除く位置２４ｂに第２のドレイン電極用抵抗３２を配置している。
【００９６】
内部セル１および周辺部セル２がソース電極２０、ゲート電極２２においても、同様に、ソース電極端子２７、ゲート電極端子２９と電気的に接続し、第１のソース電極用抵抗３３および第２のソース電極用抵抗３４、第１のゲート電極用抵抗３５および第２のゲート電極用抵抗３６を配置している。
【００９７】
そして、例えば、第１のドレイン電極用抵抗３１の大きさを周辺部のセルからドレイン電極端子２５までの平均距離と、電極配線のパターン占有率とを考慮して設定し、第２のドレイン電極用抵抗３２の大きさを、内部のセルからドレイン電極端子２５までの平均距離と、電極配線のパターン占有率とを考慮した抵抗値から、第１のドレイン電極用抵抗３１の抵抗値を差し引いた大きさに設定している。
【００９８】
シミュレーションモデルをこのような構造とすることで、ＬＤＭＯＳの内部と周辺部のセルにおける電極（コンタクト面）から電極端子４４までの距離が異なることによる電極の配線抵抗差を再現することができる。
【００９９】
そして、本実施形態では、このような構造のシミュレーションモデルを用いて、ＴＣＡＤにより、サージ解析を行うようにしている。
【０１００】
これにより、電流の偏りなどサージ印加時のＬＤＭＯＳに発生する電流の偏りを再現して、ＬＤＭＯＳ全体におけるサージ印加時の局所破壊の解析が行える。すなわち、本実施形態によれば、従来のシミュレーション方法よりも、サージ印加時のＬＤＭＯＳ全体の挙動を正確に計算することができる。
【０１０１】
また、本実施形態では、上記したように、ＴＣＡＤを有するコンピュータに、ユーザが構造パラメータの数値を入力した後、コンピュータに、図１２（ｃ）に示す計算式のような予め組まれたプログラムにより、入力された構造パラメータの数値からシミュレーションモデルを記述する座標を自動的に計算させている。
【０１０２】
すなわち、従来では、シミュレーションモデルの作成時において、ユーザがコンピュータに、例えば、Ａ点、Ｂ点の座標を入力していた。これに対して、本実施形態では、ユーザがコンピュータにＡＢ間の距離を入力することで、この距離からコンピュータが予め組まれたプログラムにより、Ａ点、Ｂ点の座標を求めるようにしている。
【０１０３】
そして、コンピュータが算出した座標から、コンピュータにより、シミュレーションモデルを作成するようにしている。
【０１０４】
このように、座標間の寸法から座標を算出し、算出された座標からシミュレーションモデルを作成するようにすることで、シミュレーションモデルを作成するために、全点の座標をコンピュータに入力する場合と比較して、コンピュータに入力する項目を、減少させることができる。
【０１０５】
これにより、一度シミュレーションしたモデルを別のモデルに変更して、シミュレーションを行う場合、コンピュータに全点の座標を入力する場合と比較して、入力項目が少ないので、コンピュータに全点の座標を入力する場合と比較して、作業効率を向上させることができる。
【０１０６】
また、本実施形態のシミュレーションモデルは、ＬＯＣＯＳ酸化膜５の端部におけるテーパ形状がＮ−型Ｓｉ層１１の表面に平面な面もしくは垂直な面となっている。また、Ｎ−型Ｓｉ層１１の表面のうち、ＬＯＣＯＳ酸化膜５との境界面が、Ｎ−型Ｓｉ層１１の表面に平行な面もしくは垂直な面となっている。また、ゲート電極２２のうち、ＬＯＣＯＳ酸化膜５との境界面が、Ｎ−型Ｓｉ層１１の表面に平面な面もしくは垂直な面となっている。すなわち、本実施形態では、シミュレーションモデルにおいて、ＬＯＣＯＳ酸化膜５、ゲート電極２２の形状を直方体形状としている。
【０１０７】
このように、本実施形態のシミュレーションモデルでは、ＬＯＣＯＳ酸化膜５とＮ−型Ｓｉ層１１（ＳＯＩ基板）との境界面５ｂ、ＬＯＣＯＳ酸化膜５とゲート電極２２との境界面５ｃ等の異なる材料から構成されている構成部同士の境界面を、ＳＯＩ基板の主表面に対して平行もしくは垂直な面に近似している。
【０１０８】
ここで、一般に、ＴＣＡＤによるパワーデバイスのシミュレートは、シミュレーションモデルに格子状の線を引き、この線が交差している点（格子点）上で未知数を設定し、変数を計算することにより行われる。なお、この格子状の線を以下ではメッシュと呼ぶ。
【０１０９】
図１４（ａ）にテーパ形状の構造部を有するシミュレーションモデルにおけるメッシュの一例を示す。図１４（ａ）に示すように、テーパ形状等複雑な形状の構造部を有するシミュレーションモデルを用いて計算する場合では、メッシュ７１の形状を複雑にする必要がある。これは、メッシュ７１の座標は基本的にｘｙｚの直交座標系で記述されるため、構造部の面が軸からずれ、斜めになるとより多くの座標指定が必要になるからである。
【０１１０】
そして、ＴＣＡＤにより計算を行う場合、１つの格子点７２で交わる線が多いほど、その１点が周りの格子点から受ける影響が大きくなり、計算自体が収束しなくなる傾向がある。
【０１１１】
このため、ＬＯＣＯＳ酸化膜５のエッジ、コーナ部などが、ＳＯＩ基板の主表面と平行もしくは垂直ではなく複雑な形状である３次元構造のシミュレーションモデルを作成した場合では、計算時に用いるメッシュの形状が複雑になるため、計算の収束性が低く、計算時間が長くなったり、計算自体ができなくなったりするおそれがある。
【０１１２】
これに対して、本実施形態では、上記したとおり、例えば、ＬＯＣＯＳ酸化膜５のテーパ形状部を直方体に近似したものをシミュレーションモデルとしている。すなわち、ＬＯＣＯＳ酸化膜５をｘ、ｙ、ｚ軸と平行な面により構成したものをシミュレーションモデルとしている。
【０１１３】
これにより、図１４（ｂ）に示すように、シミュレーションモデルのメッシュ７１の形状をシンプルな形状にすることができる。なお、図１４（ｂ）は、本実施形態のシミュレーションモデルにおけるＬＯＣＯＳ酸化膜５近傍のメッシュの一例であり、図１中の内部セルにおける斜線領域を矢印方向から見た図である。
【０１１４】
このため、本実施形態によれば、例えば、ＬＯＣＯＳ酸化膜５のテーパ形状部を直方体に近似しないシミュレーションモデルを用いた場合と比較して、計算の収束性が低下する要因となる不規則なメッシュの数を減少させることができる。
【０１１５】
この結果、本実施形態によれば、例えば、ＬＯＣＯＳ酸化膜５のテーパ形状部を直方体に近似しないシミュレーションモデルを用いた場合と比較して、計算の収束性を上げ、計算時間を短縮させたり、計算自体を可能としたりすることができる。
【０１１６】
（第２実施形態）
第１実施形態では、実際のＬＤＭＯＳの構造を内部と周辺部の２種類に分けて考えることで、その２種類の構造に基づいた構造のシミュレーションモデルを作成する場合を例として説明したが、以下に説明するように、ＬＤＭＯＳの構造を２種類だけでなく、さらに多くの構造部に分けて、それらの構造に基づいたシミュレーションモデルを作成することもできる。
【０１１７】
図１５に本実施形態におけるシミュレーションモデルを示し、図１６に、ＬＤＭＯＳの平面レイアウトにおいて、図１５のシミュレーションモデルが対応する部位を示す。
【０１１８】
図１６に示すように、ＬＤＭＯＳのセルの平面レイアウトにおいて、セルの種類を内部と周辺部の２つに大きく分類でき、さらに、周辺部２においては、ドレインセル４１がコーナに位置するドレインコーナ部（破線領域Ｆ）と、ソースセル４２がコーナに位置するソースコーナ部（破線領域Ｇ）と、コーナ部を除く領域に位置するエッジ部（破線領域Ｃ）とに分割することができる。
【０１１９】
なお、ドレインコーナ部はドレインセル４１が２つのソースセル４２に隣接している領域であり、ソースコーナ部はソースセル４２が２つのドレインセル４１に隣接している領域であり、エッジ部は、例えば、ドレインセル４１が３つのソースセル４２に隣接している領域である。
【０１２０】
そこで、本実施形態では、図１５に示すように、シミュレーションモデルを、内部セル１と、ドレインコーナ部セル２ａと、エッジ部セル２ｂと、ソースコーナ部セル２ｃとにより構成している。
【０１２１】
ドレインコーナ部セル２ａは図１６中の破線領域Ｆをモデル化したものであり、ソースコーナ部セル２ｃは図１６中の破線領域Ｇをモデル化したものである。なお、内部セル１とエッジ部セル２ｂは第１実施形態の内部セル１と周辺部セル２と同様の部位をモデル化したものである。
【０１２２】
ＬＤＭＯＳの周辺部は、コーナ部とエッジ部とにおいて、構造が異なっている。そこで、本実施形態のように、内周部セル１と、３種類の周辺部セル２ａ、２ｂ、２ｃとを有する構造のシミュレーションモデルを作成することで、第１実施形態と比較して、ＬＤＭＯＳのサージ解析をより正確に行うことができる。
【０１２３】
（他の実施形態）
（１）上記した各実施形態では、ＬＤＭＯＳのサージ解析を行う場合を例として説明したが、サージ解析に限らず、耐圧計算等の他の特性評価を行うこともできる。
【０１２４】
図１７に、耐圧計算を行う場合における回路構成図を示す。図１７に示すように、回路構成を、例えば、ドレイン電極端子２５に、１０ｋΩの抵抗６５を介して、ＤＣ電源６６を直列に接続し、ソース電極端子２７を接地し、ゲート電極端子２９を１０ｋΩの抵抗６７を介して、接地した構成とする。
【０１２５】
このような回路構成をコンピュータに入力し、上記した各実施形態のシミュレーションモデルを用いることで、ＬＤＭＯＳのＤＣ耐圧特性評価を行うこともできる。
【０１２６】
（２）上記した各実施形態では、シミュレーションモデルの構造において、内部セル１の種類を１種類とする場合を例として説明したが、内部セル１の種類を２種類以上とすることもできる。
【０１２７】
例えば、内部セル１の種類を、実際のＬＤＭＯＳにおけるセルの平面レイアウトにおいて、複数の内部セル１のうち、中心に位置するセルと、周辺部側に位置するセルとの２種類とすることもできる。
【０１２８】
これにより、中心に位置するセルと、周辺部側に位置するセルとでの実際のＬＤＭＯＳにおける電極の配線抵抗の大きさを再現することができる。
【０１２９】
（３）上記した実施形態では、ＬＤＭＯＳを例として説明したが、ＭＯＳのＮ＋型Ｓｉ層４７がＰ＋型Ｓｉ層に置き換わり、ソースがエミッタ、ドレインがコレクタに置き換わったＩＧＢＴにおいても、本発明を適用することができる。また、ダイオード、サイリスタ、トライアック、ＧＴＯサイリスタ等のパワーデバイスに対する特性シミュレーションを行う場合においても、本発明を適用することができる。
【０１３０】
（４）上記した実施形態では、シミュレーションモデルを３次元構造とする場合を例として説明したが、シミュレーションモデルを２次元構造とすることもできる。シミュレーションモデルを２次元構造とした場合においても、上記した各実施形態と同様の効果を得ることができる。
【０１３１】
なお、シミュレーション対象となる実際のパワーデバイスは、３次元構造であるため、シミュレーションモデルの構造を、２次元構造よりも３次元構造にすることが好ましい。
【図面の簡単な説明】
【０１３２】
【図１】本発明の第１実施形態における特性シミュレーションに用いられるシミュレーションモデルを示す図である。
【図２】図１中の内部セル１の平面図である。
【図３】図１中の内部セル１の断面構造を示す図である。
【図４】図１中の周辺部セル２の断面構造を示す図である。
【図５】シミュレーション対象であるＬＤＭＯＳの平面図である。
【図６】図５のＬＤＭＯＳのＡ−Ａ’線断面図である。
【図７】図５のＬＤＭＯＳにおけるセルの平面レイアウトを示す図である。
【図８】図５のＬＤＭＯＳのゲート電極２２を構成するＰｏｌｙＳｉの平面パターンを示す図である。
【図９】図５のＬＤＭＯＳのドレイン電極１８、ソース電極２０および電極端子４４を構成する１ｓｔＡｌ配線の平面パターンを示す図である。
【図１０】図５のＬＤＭＯＳの電極端子４４、ドレイン電極１８およびソース電極２０を構成するヴィアの平面レイアウトを示す図である。
【図１１】図５のＬＤＭＯＳのドレイン電極１８、ソース電極２０および電極端子４４を構成する２ｎｄＡｌ配線の平面パターンを示す図である。
【図１２】（ａ）は構造パラメータの数値入力設定例を示す図であり、（ｂ）は構造パラメータから座標変数への変換例を示す図であり、（ｃ）は座標変数による電極の定義例を示す図である。
【図１３】ＬＤＭＯＳに対してサージを印加する場合における回路構成を示す図である。
【図１４】（ａ）はテーパ形状の構造部を有するシミュレーションモデルに形成されるメッシュの一例を示す図であり、（ｂ）は図１のシミュレーションモデルに形成されるメッシュの一例を示す図である。
【図１５】本発明の第２実施形態における特性シミュレーションに用いられるシミュレーションモデルを示す図である。
【図１６】図１５のシミュレーションモデルと、図５のＬＤＭＯＳとの対応関係を示す図である。
【図１７】ＬＤＭＯＳのＤＣ耐圧特性をシミュレートする場合における回路構成を示す図である。
【符号の説明】
【０１３３】
１…内部セル、２…周辺部セル、３…ドレインコンタクト、４…ソースコンタクト、
５…ＬＯＣＯＳ酸化膜、６…ゲート酸化膜、１２…Ｎ型ウェル層、
１４…Ｐ型ウェル層、１６…Ｐ＋型層、２２…ゲート電極、
２４、２６、２８…配線、２５…ドレイン電極端子、
２７…ソース電極端子、２９…ゲート電極端子、
３１…第１のドレイン電極用抵抗、３２…第２のドレイン電極用抵抗、
３３…第１のソース電極用抵抗、３４…第２のソース電極用抵抗、
３５…第１のゲート電極用抵抗、３６…第２のゲート電極用抵抗。
【図１】
2005303120.tif 000003
【図２】
2005303120.tif 000004
【図３】
2005303120.tif 000005
【図４】
2005303120.tif 000006
【図５】
2005303120.tif 000007
【図６】
2005303120.tif 000008
【図７】
2005303120.tif 000009
【図８】
2005303120.tif 000010
【図９】
2005303120.tif 000011
【図１０】
2005303120.tif 000012
【図１１】
2005303120.tif 000013
【図１２】
2005303120.tif 000014
【図１３】
2005303120.tif 000015
【図１４】
2005303120.tif 000016
【図１５】
2005303120.tif 000017
【図１６】
2005303120.tif 000018
【図１７】
2005303120.tif 000019