(57)【要約】【課題】低寄生容量でかつ構成が簡単でありながらＥＳＤ保護能力の高い静電保護回路及びこれを用いた半導体集積回路装置を提供することを目的とする。【解決手段】第１のノード１５と、前記第１のノード１５と電気的に分離された第２のノード１３と、トリガ信号が供給されたときに前記第１のノードから第２のノードに至る放電路を形成するＥＳＤ保護回路２０と、前記第１、第２のノード間に接続された被保護回路内に含まれ、前記第１のノードにソース、ドレインの一方が接続され、ＥＳＤ電圧が印加されない通常の動作時には前記被保護回路の一部として機能するとともに、前記第１のノードにＥＳＤ電圧が印加されたときにドレイン、ソース間が導通するＭＯＳ素子１７を有し、このＭＯＳ素子の導通時に前記ＥＳＤ保護回路にトリガ信号を供給するトリガ回路１９とを具備する静電保護回路及びこれを用いて半導体集積回路装置。【選択図】      図１
2005340380.tif 000002
【特許請求の範囲】
【請求項１】
第１のノードと、
前記第１のノードと電気的に分離された第２のノードと、
トリガ端子を有し、このトリガ端子にトリガ信号が供給されたときに前記第１のノードから第２のノードに至る放電路を形成するＥＳＤ保護回路と、
前記第１、第２のノード間に接続された被保護回路内に含まれ、前記第１のノードにソース、ドレインの一方が接続され、ＥＳＤ電圧が印加されない通常の動作時には前記被保護回路の一部として機能するとともに、前記第１のノードに通常の動作時に印加される所定値以上の電圧が印加されたときにはドレイン、ソース間が導通する第１のＭＯＳ素子を有し、この第１のＭＯＳ素子の導通時に前記ＥＳＤ保護回路のトリガ端子にトリガ信号を供給するトリガ回路と、
を具備することを特徴とする静電保護回路。
【請求項２】
前記ＥＳＤ保護回路は、前記トリガ回路のトリガ信号により導通して前記放電路を形成してＥＳＤサージ電圧を放電するバイポーラトランジスタを含む個とを特徴とする請求項１に記載の静電保護回路。
【請求項３】
前記トリガ回路は、通常の動作状態では常時オフに設定され、前記第１のノードに対するＥＳＤサージ電圧印加時に前記第１のＭＯＳ素子のソース、ドレインの一方の電位の上昇に従って前記ＥＳＤ保護回路のトリガ端子にトリガ信号を与える第２のＭＯＳ素子を含むことを特徴とする請求項１または２のいずれか１項に記載の静電保護回路。
【請求項４】
前記第１のＭＯＳ素子のソース、ドレインの他方と前記第２のノードとの間に接続され論理制御された第３のＭＯＳ素子を更に具備することを特徴とする請求項３に記載の静電保護回路。
【請求項５】
前記第１のＭＯＳ素子のソース、ドレインの他方と前記第２のノードとの間に接続された抵抗素子を更に具備することを特徴とする請求項３に記載の静電保護回路。
【請求項６】
所定の電位が与えられた第１の電源端子と接地された第２の電源端子との間に接続されて付勢される内部回路と、
データ入出力端子と、
前記内部回路によって論理制御され前記データ入出力端子にドレイン、ソースの一方が接続されたバッファ回路を構成する第１のＭＯＳ素子と、
前記データ入出力端子と前記第２の電源端子との間に接続された放電路とトリガ端子とを有するＥＳＤ保護回路と、
前記第１のＭＯＳ素子のドレイン、ソースの他方とトリガ端子との間に接続されたトリガ回路とを具備し、
ＥＳＤ電圧が印加されない通常の動作時には前記第１のＭＯＳ素子は前記バッファ回路として機能し、ＥＳＤ電圧印加時にはこの第１のＭＯＳ素子からトリガ回路を介してＥＳＤ保護回路にトリガ電流が流れるように構成することを特徴とする半導体集積回路装置。
【請求項７】
前記ＥＳＤ保護回路は、前記トリガ回路の出力トリガ信号により導通してＥＳＤサージ電圧を放電するバイポーラトランジスタを含む放電路を有することを特徴とする請求項６に記載の半導体集積回路装置。
【請求項８】
前記トリガ回路は、通常の状態では常時オフに設定され、ＥＳＤサージ電圧印加時に前記第１のＭＯＳ素子の出力に従って前記ＥＳＤ保護回路のトリガ端子にトリガ信号を与える第２のＭＯＳ素子を含むことを特徴とする請求項６または７のいずれか１項に記載の半導体集積回路装置。
【請求項９】
第１のノードと、
前記第１のノードと電気的に分離された第２のノードと、
前記第１、第２のノードと電気的に分離された第３のノードと、
前記第１、第２のノード間に接続された放電路を有する第１のＥＳＤ保護回路と、
前記第１、第３のノード間に接続された放電路を有する第２のＥＳＤ保護回路と、
前記第２、第３のノード間に接続された放電路を有する第３のＥＳＤ保護回路と、
前記第１、第２、第３のＥＳＤ保護回路のトリガ端子にそれぞれ接続された第１、第２、第３のトリガ回路と、
前記第１、第２、第３のノードに接続された被保護回路内に含まれ、前記第１のノードにソース、ドレインの一方が接続され、前記第１、第２のトリガ回路にソース、ドレインの他方が共通接続され、前記第１のノードにＥＳＤ電圧が印加されない通常の動作時には前記被保護回路の一部として機能するとともに、前記第１のノードにＥＳＤ電圧が印加されたときには前記第１、第２のトリガ回路にトリガ電流を供給する第１及び第２のＭＯＳ素子と、
前記被保護回路内に含まれ、前記第２のノードにソース、ドレインの一方が接続され前記第３のトリガ回路にソース、ドレインの他方が接続され、前記第２のノードにＥＳＤ電圧が印加されない通常の動作時には前記被保護回路の一部として機能するとともに、前記第２のノードにＥＳＤ電圧が印加されたときには前記第３のトリガ回路にトリガ電流を供給する第３のＭＯＳ素子と、
を具備することを特徴とする静電保護回路。
【請求項１０】
第１、第２の電源端子間に接続された内部回路と、
この内部回路に接続されたデータ入出力端子と、
前記第１の電源端子とデータ入出力端子間に接続された第１のＥＳＤ保護回路と、
前記第２の電源端子とデータ入出力端子間に接続された第２のＥＳＤ保護回路と、
を具備し、前記内部回路は、
前記第１の電源端子と第１のＥＳＤ保護回路との間に接続された第１のＭＯＳ素子を含み、ＥＳＤ電圧が印加されない通常動作時には前記内部回路の一部として機能し、ＥＳＤ電圧印加時には前記第１のＥＳＤ保護回路に対するトリガ信号を供給する第１のトリガ信号供給回路と、
前記データ入出力端子と前記第２のＥＳＤ保護回路との間に接続された第２のＭＯＳ素子を含み、ＥＳＤ電圧が印加されない通常動作時には前記内部回路の一部として機能し、ＥＳＤ電圧印加時には前記第２のＥＳＤ保護回路に対するトリガ信号を供給する第２のトリガ信号供給回路と、
を具備することを特徴とする半導体集積回路装置。
【請求項１１】
所定電位の電源端子と接地端子との間に接続されたＥＳＤ保護回路と、
前記電源端子と接地端子との間に接続された被保護回路と、
前記被保護回路内に含まれ、前記電源端子にドレイン、ソースの一方が接続され、ＥＳＤ電圧が印加されないときは前記被保護回路の一部として機能するとともに前記電源端子にＥＳＤサージ電圧が印加されたときに導通して電流が流れるＭＯＳ回路を含み、前記電流を前記ＥＳＤ保護回路に対するトリガ信号として供給するトリガ信号供給回路と、
を具備することを特徴とする静電保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、静電保護回路及びこれを用いた半導体集積回路装置に関する。
【背景技術】
【０００２】
半導体集積回路装置のインターフェースの高速化に伴い、半導体集積回路の内部回路と入出力端子との間に接続される入出力バッファ回路においてもますます高速化が求められている。通常は、内部回路のロジック回路部が特に高速化に対応するように要求され、このためにその構成部品としてゲート絶縁膜を薄く形成した薄膜トランジスタが用いられる。一方、入出力バッファ回路はゲート絶縁膜を厚く形成した厚膜トランジスタで構成されているが、高速化に対応するためにこの入出力バッファ回路も薄膜トランジスタで構成しなければならない場合もある。
【０００３】
例えば図７に示すように、電圧が夫々ＶＤＤ、ＶＳＳの電源端子７４、７５間に１対の薄膜のＰＭＯＳ素子７１、ＮＭＯＳ素子７２で構成された出力バッファ回路７６が接続される。この出力バッファ回路７６の出力がＩ／Ｏ端子７３に接続される。この出力バッファ回路７６と並列に、ＰＭＯＳ素子７７、ＮＭＯＳ素子７８で構成されたＥＳＤ（electrostatic discharge）保護回路７９が設けられる。この場合、保護回路７９を構成するＮＭＯＳ素子７８はＩ／Ｏ端子７３に印加される出力信号によって導通しないように、そのトリガ電圧Ｖｔ１が高い値に設定されている。
【０００４】
この状態でＥＳＤ電圧がＩ／Ｏ端子７３に印加された時に、もし出力バッファ回路７６の薄膜トランジスタ７１、７２のゲートがフローティング状態となっていると、この出力バッファ回路７６が先にオン状態となってしまう。この結果、出力バッファ回路７６を構成するＮＭＯＳ素子７２からＶＳＳ端子７５に大きなＥＳＤサージ電流が流れるので、ＥＳＤ保護回路７９が保護動作を行う前にこのＮＭＯＳ素子７２が破壊されてしまう。
【０００５】
また、ＥＳＤ保護回路７９はその放電路の電流容量を大きくするためにサイズを大きくしなければならないが、一般に大きなサイズのＭＯＳ素子は寄生容量が大きく、高速化に反する構成となる。このため、ＥＳＤ保護回路としては、図８に示すように、ＭＯＳ素子を用いる代わりに低寄生容量で放電能力の高いＳＣＲのような保護素子８１を使用しなければならない。この図８の回路では、ＶＤＤ端子７４とＩ／Ｏ端子７３との間はダイオード８２により分離されており、Ｉ／Ｏ端子７３とＶＳＳ端子７５との間はダイオード８３により分離されている。
【０００６】
このＳＣＲで構成された保護素子８１をＥＳＤ保護回路として用いる場合にも、このＳＣＲのトリガ電圧がバッファ回路７６のＮＭＯＳ素子７２のトリガ電圧より低くなるように設定しなければならない。しかし、この設定は非常に困難である。
【０００７】
また、図７、図８いずれの回路の場合も、内部回路の出力の状態に応じてゲートフローティング状態となることがあり、たとえばＭＯＳ素子７２のトリガ電圧をあらゆる場合に正確に設定することは不可能である。このため、保護素子８１側のトリガ電圧の設定も困難である。
【０００８】
このＳＣＲで構成されたＥＳＤ保護回路を用いる従来技術として例えば下記の特許文献１に記載されているものがある。この特許文献１に記載の技術では入出力バッファを保護するためにＳＣＲを用いているが、このＳＣＲをトリガするためのＳＣＲトリガ専用回路を入出力バッファとは別に形成しているために構成が複雑となるとともに、ＥＳＤ電圧が印加されたときにＳＣＲトリガ専用回路が動作する前に保護すべきバッファ回路が先に動作してＥＳＤによる大電流がバッファ回路に流れて破壊されてしまうおそれがある。
【特許文献１】特開平８−２９３５８３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
従ってこの発明は、低寄生容量でかつ構成が簡単でありながらＥＳＤ保護能力の高い静電保護回路及びこれを用いた半導体集積回路装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
この発明の一実施の形態によれば、第１のノードと、前記第１のノードと電気的に分離された第２のノードと、トリガ端子を有し、このトリガ端子にトリガ信号が供給されたときに前記第１のノードから第２のノードに至る放電路を形成するＥＳＤ保護回路と、前記第１、第２のノード間に接続された被保護回路内に含まれ、前記第１のノードにソース、ドレインの一方が接続され、ＥＳＤ電圧が印加されない通常の動作時には前記被保護回路の一部として機能するとともに、前記第１のノードに通常の動作時に印加される所定値以上の電圧が印加されたときにはドレイン、ソース間が導通する第１のＭＯＳ素子を有し、この第１のＭＯＳ素子の導通時に前記ＥＳＤ保護回路のトリガ端子にトリガ信号を供給するトリガ回路とを具備することを特徴とする静電保護回路が構成される。
【発明の効果】
【００１１】
この発明によれば、低寄生容量で高速化が可能であり、かつ構成が簡単でありながらＥＳＤ保護能力の高い静電保護回路及びこれを用いた半導体集積回路装置を提供することができる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照してこの発明の実施の各形態を詳細に説明する。
【００１３】
＜第１の実施形態＞
図１はこの発明を半導体集積回路装置のデータ出力部に適用した第１の実施形態の全体の構成を概略的に説明するブロック図である。図１において、半導体集積回路装置の内部回路１１はＶＤＤ端子１２、ＶＳＳ端子１３に接続されて付勢される。内部回路１１のデータ出力は出力バッファ回路１４を介してデータ出力端子１５に出力される。
【００１４】
この出力バッファ回路１４は、ＶＤＤ端子１２にソースが接続されたＰＭＯＳ素子１６と、このＰＭＯＳ素子１６のドレインにドレインが接続されたＮＭＯＳ素子１７とより構成され、夫々のゲートが内部回路１１のデータ出力部に接続される。ＮＭＯＳ素子１７のソースはＮＭＯＳ素子１８を介してＶＳＳ端子１３に接続されるとともに、トリガ回路として動作するＰＭＯＳ素子１９を介してＥＳＤ保護回路２０のトリガ端子に接続される。ＰＭＯＳ素子１９のゲートはＶＤＤ端子１２に接続される。ＥＳＤ保護回路２０のＥＳＤサージ電流の放電路は出力端子１５とＶＳＳ端子１３との間に接続される。
【００１５】
図１の回路において、データ出力端子１５にＥＳＤ電圧が印加されない通常の(動作)状態ではＰＭＯＳ素子１９のゲートにはＶＤＤ端子１２から電源電圧が印加されているからこのＰＭＯＳ素子１９はオフ状態に保持され、ＥＳＤ保護回路２０は不動作状態に固定される。
【００１６】
この状態で、例えば接地端子１３に対して数千ボルトの正のＥＳＤ電圧がデータ出力端子１５に印加されたものとする。このＥＳＤ電圧はＥＳＤ保護回路２０のサージ入力端に印加されるとともに、出力バッファ回路１４の出力ノードからＰＭＯＳ素子１６のドレインおよびＮＭＯＳ素子１７のドレインに印加される。
【００１７】
ここで、ＮＭＯＳ素子１７は例えばＰ型ウエル内にソース、ドレインとなるＮ型の拡散層が形成されたものであれば、寄生ＮＰＮバイポーラトランジスタが内部に形成されている。従って、ＮＭＯＳ素子１７のドレインに正のＥＳＤ電圧が印加されると、Ｎ型のドレインとＰウエルとの間のＮＰ接合部には逆方向に大きな電圧が印加されることになる。この結果、このＮＰ接合部にはアバランシェ効果による降伏電流が発生する。この現象を以下スナップバック動作という。
【００１８】
一方、ＰウエルとＮ型のソースとの間は順方向のＰＮ接合を形成しているから、結果として前記スナップバック動作により寄生ＮＰＮバイポーラトランジスタが導通し、初期電流がＰＭＯＳ素子１９との結合ノードＶ０に流れこみ、このノードＶ０の電位が急激に上昇する。この結果、ＰＭＯＳ素子１９のゲート、ソース間の電圧Ｖｇｓとその閾値Ｖｔｈとが、Ｖｇｓ＞Ｖｔｈの関係となり、ＰＭＯＳ素子１９がオンとなる。トリガ回路を構成するＰＭＯＳ素子１９のオンに伴って、ＥＳＤ保護回路２０のトリガ端子にはトリガ電流が流れ、この結果、ＥＳＤ保護回路２０が導通する。これにより、データ出力端子１５に印加されたＥＳＤサージ電圧による電流がＥＳＤ保護回路２０の放電路を通って放電され、出力バッファ回路１４の破壊が防止される。
【００１９】
このように、この実施形態によれば、ＥＳＤ保護回路により保護されるべき被保護回路としては内部回路１１の他に、電源端子１２、１３間に接続されたＭＯＳ素子１６〜１８およびＭＯＳ素子１９を含み、ＥＳＤ電圧が印加されないときはこれらのＭＯＳ素子１６〜１８は内部回路１１とともに被保護回路の一部として機能し、ＥＳＤ電圧が印加されたときは主としてＭＯＳ素子１７，１９がトリガ信号発生用のトリガ回路として動作する。
【００２０】
＜第２の実施形態＞
図２は図１に示したＥＳＤ保護回路２０としてＳＣＲ回路を用いた実施の形態の構成を示すブロック図であり、図１と対応する部分は同一参照番号を付してその説明を省略する。図２において、ＳＣＲ回路２０Ａは２個のバイポーラトランジスタ２１、２２により構成され、一方のトランジスタ２１のエミッタはデータ出力端子１５に逆方向のダイオード２７を介して接続され、コレクタはＰＭＯＳトランジスタ１９のドレインに接続されると共に抵抗２３を介してＶＳＳ端子１３に接続される。ここで、ダイオード２７は複数段で接続してもよく、また省略することもできる。他方のトランジスタ２２のコレクタはトランジスタ２１のベースに接続され、ベースはトリガ回路のＰＭＯＳトランジスタ１９と抵抗２３との接続点に接続され、エミッタはＶＳＳ端子１３に接続される。なお、図１では図示していないが、図２ではデータ出力端子１５とＶＤＤ端子１２との間には電源電圧ＶＤＤに対して逆方向のダイオード２４が接続され、データ出力端子１５とＶＳＳ端子１３との間には接地電位に対して逆方向のダイオード２５が接続される。
【００２１】
図２の回路において、データ出力端子１５にＥＳＤサージ電圧が印加されると、図１と同様にしてバッファ回路１４内のＮＭＯＳ素子１７がスナップバック動作を起こしてその寄生ＮＰＮバイポーラトランジスタがオンし、初期電流がノードＶ０に流れ込む。これによりノードＶ０の電位が非常に高くなり、トリガ回路を構成するＰＭＯＳ素子１９が導通してトリガ電流がＮＰＮ型バイポーラトランジスタ２２のベース電流として流れる。この結果、バイポーラトランジスタ２２のベース・エミッタ間電圧が上昇して、このトランジスタ２２が導通し、ＰＮＰバイポーラトランジスタ２１のベース電位がほぼ接地電位まで低下する。この結果、トランジスタ２１が導通することでＳＣＲ回路２０Ａがオンし、端子１５に印加されたＥＳＤサージ電流がＳＣＲ回路２０Ａで形成される放電路を介して速やかに放電される。このようにして、被保護回路の一部として機能するデータ出力バッファ回路１４を構成するＭＯＳ素子１７が外部からのＥＳＤサージ電圧の印加により破壊されるのを防止できる。
【００２２】
図２のように構成すると、ＳＣＲ回路２０Ａはバイポーラトランジスタにより構成されているのでＳＣＲ回路２０Ａは低寄生容量であり、回路の高速動作を妨げない。また、ＳＣＲ回路２０Ａのトリガ動作はバッファ回路１４自体で制御、設定されるので、回路設計が極めて容易になる。
【００２３】
＜変形実施形態＞
図３は図２の実施形態におけるＭＯＳ素子１８の代わりに抵抗素子１８Ｒを用いた変形例を示す。他の部分は図２と同じであり、同じ参照番号を付して説明を省略する。図１、図２の実施形態では通常の動作状態においてこのＭＯＳ素子１８は内部回路１１からそのゲートに与えられるゲート信号により常時オフとなるように論理制御されているが、図３の変形例ではこのような論理制御動作は不要となる。図３の場合、データ出力端子１５へのＥＳＤサージ電圧の印加によりノードＶ０の電位が上昇した後、抵抗素子１８Ｒを介してこの電位が徐々に低下するが、ノードＶ０の電位上昇からＰＭＯＳ素子１９のオンに伴ってＳＣＲ回路２０Ａが導通するまでの短い時間、このノードの電位Ｖ０を所定値以上に保持し、なおかつバッファ回路１４の通常動作時の能力に影響を与えないような抵抗値であればよい。
【００２４】
これらの図２、図３の実施形態においても図１と同様に、ＭＯＳ素子１６，１７、１８，および抵抗１８Ｒは、ＥＳＤ電圧が印加されないときは被保護回路の一部として機能し、ＥＳＤ電圧が印加されるとトリガ回路として動作する。
【００２５】
＜第３の実施形態＞
図４はこの発明の更に他の実施形態のブロック図である。図１乃至図３の実施形態あるいは変形実施形態ではデータ出力端子１５とＶＳＳ端子１３との間にＥＳＤ保護回路２０或いはＳＣＲ回路２０Ａを挿入してＥＳＤサージ電流をＶＳＳ端子１３に放電するように構成した。図４の実施形態では、データ出力端子１５とＶＳＳ端子１３との間にＥＳＤ保護回路２０を挿入すると共に、更にデータ出力端子１５とＶＤＤ端子１２との間にも他のＥＳＤ保護回路３０を挿入した構成を有する。
【００２６】
従って、ＥＳＤ保護回路２０のトリガ回路３１を出力バッファ回路１４のＮＭＯＳ素子１７とＮＭＯＳ素子１８との接続ノードＶ０Ｌに接続すると共に、ＥＳＤ保護回路３０のトリガ回路３２を出力バッファ回路１４のＰＭＯＳ素子１６とＰＭＯＳ素子３３との接続ノードＶ０Ｈに接続する。このＰＭＯＳ素子３３のソースはＶＤＤ端子１２に接続される。また、トリガ回路３１は例えばＰＭＯＳ素子で形成され、そのトリガ回路の制御端子としてのゲートは図１の実施形態と同様にＶＤＤ端子１２に接続されて常時オフに設定される。同様に、トリガ回路３２はＮＭＯＳ素子で形成され、そのトリガ回路の制御端子としてのゲートはＶＳＳ端子１３に接続されて常時オフに設定される。
【００２７】
図１乃至図３の実施形態と同様に、図４においてＥＳＤ電圧が印加されないときはＭＯＳ素子１６，１７，１８，３３は内部回路１１を含む被保護回路の一部として機能している。
【００２８】
図４の保護回路においては、ＶＳＳ端子１３を接地としてデータ出力端子１５にＥＳＤサージ電圧が印加されるものとする。このＥＳＤサージ電圧が正の高電圧である場合には、図１の実施形態と同様にこのＥＳＤサージ電圧によるサージ電流はＥＳＤ保護回路２０を介してＶＳＳ端子１３に放電される。
【００２９】
一方、このＥＳＤサージ電圧が出力端子１５を接地として、ＶＤＤ端子１２に印加された場合には、先ずＰＭＯＳ素子３３のＰ型ソースとＮウエルとの間は順方向のＰＮ接合となる。一方、このＮウエルとＰ型ソースとの間は逆方向のＮＰ接合であるから、この部分にアバランシェ降伏が生じ、このＰＭＯＳ素子３３ではスナップバック動作が起きて内部の寄生ＰＮＰ型バイポーラトランジスタがオンする。この結果、トリガ回路３２を構成するＰＭＯＳ素子がオンし、ＥＳＤ保護回路３０がトリガされる。これによりＥＳＤサージ電流はＶＤＤ端子１２からデータ出力端子１５に向けて放電される。
【００３０】
＜第４の実施形態＞＞
図５はこの発明の更に他の実施形態の回路構成を示す。この実施形態は図４に示した実施形態を更に改良した構成を有し、データ出力端子１５とＶＳＳ端子１３との間に図３の実施形態と同様の構成のＳＣＲ回路２０Ａを図４のＥＳＤ保護回路２０として接続し、ＶＤＤ端子１２とデータ出力端子１５との間にＳＣＲ回路２０Ａと同様の構成のＳＣＲ回路２０Ｂを図４のＥＳＤ保護回路３０として接続する。更に、ＶＤＤ端子１２とＶＳＳ端子１３との間にＳＣＲ回路２０Ｃを第３のＥＳＤ保護回路として接続した。これらのＳＣＲ回路２０Ａ、２０Ｂ、２０Ｃにそれぞれトリガ信号を供給するためのトリガ回路を構成するＰＭＯＳ素子１９Ａ，１９Ｂ，１９ＣがノードＶ０Ｌ，Ｖ０Ｈとそれぞれのトリガ信号入力端子であるＰＮＰバイポーラトランジスタ２２Ａ，２２Ｂ，２２Ｃのベースとの間に接続され、通常動作時にはオフとなるように例えば内部回路１１からのＨＩＧＨの制御信号によりそのゲート電圧が制御されている。
【００３１】
以下、図５の実施形態の動作を説明する。ＶＳＳ端子１３を接地としてデータ出力端子１５に正のＥＳＤサージ電圧が供給された場合は、ＮＭＯＳ素子１７にスナップバック動作が生じてＰＭＯＳ素子１９Ａが導通し、ＳＣＲ回路２０Ａにトリガ信号が供給されて端子１５のＥＳＤサージ電圧がＶＳＳ端子１３に速やかに放電される。
【００３２】
出力端子１５を接地としてＶＤＤ端子１２に正のＥＳＤサージ電圧が供給された場合は、ＰＭＯＳ素子３３にスナップバック動作が生じてＰＭＯＳ素子１９Ｂが導通し、ＳＣＲ回路２０Ｂにトリガ信号が供給されて端子１２のＥＳＤサージ電圧がＶＳＳ端子１３に速やかに放電される。
【００３３】
尚、ＶＤＤ端子１２に負のＥＳＤ電圧が供給された場合はダイオード２６を介してＶＳＳ端子１３からＶＤＤ端子１２に向かってＥＳＤ放電が行われることになる。
【００３４】
このように、ＭＯＳ素子１７，１８，３３は、ＥＳＤ電圧が印加されないときは内部回路１１を含む被保護回路の一部として機能し、ＥＳＤ電圧が印加されるとＳＣＲ回路にトリガ信号を供給する回路の一部として機能する。
【００３５】
＜第５の実施形態＞
図６はこの発明の更に他の実施形態の構成のブロック図を示す。図６のＥＳＤ保護回路５０は例えば図２の実施形態に用いたＳＣＲ回路２０Ａを用いることができる。
【００３６】
図６の実施形態において、例えば正の所定電位ＶＤＤの電源端子１００と接地された電位ＶＳＳの接地端子２００との間にＥＳＤ保護回路５０と被保護回路５１とが並列接続された構成となっている。被保護回路５１内には図示しないがＥＳＤ電圧が印加されないときは被保護回路５１の一部として機能するＭＯＳ回路が形成されている。このＭＯＳ回路はＥＳＤ電圧が電源端子１００に印加された場合はこのＥＳＤ電圧によって導通して所定値の電流が流れるように構成されている。この電流が流れると、この電流がトリガ電流としてＥＳＤ保護回路５０に供給され、ＥＳＤ保護回路５０が導通して、ＥＳＤ電圧を電源端子１００からＶＳＳ端子２００に速やかに放電することができ、被保護回路５１がＥＳＤ電圧によりダメージを受けるのを未然に防止できる。
【００３７】
このようにして、被保護回路５１内に含まれるＭＯＳ回路がＥＳＤ電圧印加時にトリガ電流生成回路として動作し、回路構成が簡単で、低寄生容量でかつ高いＥＳＤ保護能力を持つ静電保護回路により被保護回路５１がＥＳＤ電圧によりダメージを受けることが未然に効果的に防止できる。
【図面の簡単な説明】
【００３８】
【図１】この発明の一実施形態の回路構成を示すブロック図。
【図２】図１に示す実施形態におけるＥＳＤ保護回路としてＳＣＲ回路を用いた場合の回路構成を示す回路図。
【図３】図２に示す実施形態の変形例を示す回路図。
【図４】この発明の他の実施形態の構成を示すブロック図。
【図５】この発明の更に他の実施形態の構成を示すブロック図。
【図６】この発明の更に他の実施形態の構成を示すブロック図。
【図７】従来の静電保護回路の一例の構成を示す回路図。
【図８】従来の静電保護回路の他の例の構成を示す回路図。
【符号の説明】
【００３９】
１１…内部回路、１２…ＶＤＤ端子、１３…ＶＳＳ端子、１５…データ出力端子、１７…ＮＭＯＳ素子、１９…ＰＭＯＳ素子、２０…ＥＳＤ保護回路。
【図１】
2005340380.tif 000003
【図２】
2005340380.tif 000004
【図３】
2005340380.tif 000005
【図４】
2005340380.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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