(57)【要約】【課題】従来のＭＭＩＣの製造プロセスにおける製造工程数を減らし、プロセスを安定させる。【解決手段】半導体基板上に絶縁膜を堆積し、絶縁膜にゲート、ソースおよびドレインのための開口部を形成した後、ゲート電極、ソース電極およびドレイン電極のＦＥＴ電極部と容量素子の下部電極形成を同時に行うことを特徴とする半導体装置の製造方法である。これにより、半導体装置の製造方法が単純化され、製造期間の短縮、製造の安定化とコストの低減を図ることができる。【選択図】図２
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【特許請求の範囲】
【請求項１】
電界効果トランジスタと容量素子とを有する半導体装置であって、前記電界効果トランジスタのソース電極、ゲート電極、ドレイン電極および前記容量素子の下部電極が同一金属材料であり、かつ同一膜厚を有することを特徴とする半導体装置。
【請求項２】
電界効果トランジスタと容量素子とを有する半導体装置であって、前記電界効果トランジスタは第１の金属膜と、前記第１の金属膜よりも比抵抗の低い第２の金属膜とを有する前記電界効果トランジスタのソース電極、ゲート電極およびドレイン電極を備え、前記容量素子は前記第１の金属膜からなる下部電極を有することを特徴とする半導体装置。
【請求項３】
電界効果トランジスタと容量素子とを有する半導体装置の製造方法であって、第１の金属膜を基板全面に堆積する工程と、前記第１の金属膜を１回のパターニングを施すことにより前記電界効果トランジスタのソース電極、ゲート電極、ドレイン電極および前記容量素子の下部電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項４】
前記パターニングを施す前に、前記第１の金属膜よりも比抵抗の低い第２の金属膜を前記ソース電極、前記ゲート電極および前記ドレイン電極となる領域上に形成する工程と、前記下部電極となる領域にレジストパターンを形成する工程とを有することを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
前記第１の金属膜を基板全面に堆積する工程の後に、少なくとも１層が白金である第３の金属膜を形成する工程と、前記第１の金属膜と前記第３の積層金属膜とをエッチングする工程とを有することを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
前記第３の金属膜は、Ａｕ／Ｐｔ／Ｔｉ／ＷＳｉであることを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
前記第２の金属膜を前記第１の金属膜よりも厚く堆積させることを特徴とする請求項４記載の半導体装置の製造方法。
【請求項８】
前記第２の金属膜を、電解メッキ法を用いて堆積させることを特徴とする請求項４または７記載の半導体装置の製造方法。
【請求項９】
前記第１の金属膜として高融点金属を用い、前記第２の金属膜として金またはアルミニウムを用いることを特徴とする請求項４または７記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタを含む化合物半導体の集積回路装置に関するものであり、特に化合物半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＧａＡｓ系、ＩｎＰ系またはＧａＮ系の化合物半導体からなる電界効果トランジスタ（ＦＥＴ）は、シリコンに比べ高い電子移動度等の理由により高周波デバイスとして広く用いられている。なかでも化合物半導体マイクロ波モノリシック集積回路(ＭＭＩＣ)は、抵抗体、容量、インダクタンス等の受動素子をＦＥＴと同一基板上に作製でき、単体ＦＥＴのみでは実現できない高度な機能を低価格で実現できる。
【０００３】
以下、化合物半導体ＭＭＩＣの従来の製造方法の一例を図１に基づいて説明する。この従来の方法については、例えば特許文献１に示されている。図１は従来のＭＭＩＣ製造の工程フローである。まず、図１（Ａ）に示すように、化合物半導体基板１０１の上に絶縁膜１０２、下部電極１０３、容量絶縁膜１０４、上部電極１０５を形成し、レジストをパターニングしてエッチングすることで図１（Ｂ）に示すような容量素子を形成する。
【０００４】
次に、図１（Ｃ）に示すように、レジストパターン１０６を形成し、ＦＥＴのソース、ドレイン部の絶縁膜１０２を開口する。その後ソース、ドレイン電極である金属膜１０７を蒸着し、レジスト除去することでソース、ドレイン電極を形成する。
【０００５】
次に、図１（Ｄ）に示すように、レジストパターン１０９を形成し、ＦＥＴのゲート部となる絶縁膜１０２を開口する。その後、ゲート電極である金属膜をウエハ全面に蒸着し、レジスト膜を除去することでゲート電極を形成する。
【０００６】
次に、図１（Ｅ）で示すように、ウエハ全面に絶縁膜１１０を形成し、配線コンタクト部を開口する。
【０００７】
次に、図１（Ｆ）に示すように、レジストパターン１１１を形成し、２層目の配線である金属膜１１２をウエハ全面に蒸着し、レジスト膜を除去することで図１（Ｇ）の形状を得る。
【特許文献１】特開平８−１８００６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記従来のプロセスではＦＥＴ電極部と容量素子の電極部を別々に形成することにより絶縁膜や金属膜を堆積する工程と、絶縁膜や金属膜をパターニングする工程を何度も含むため、製造工程数が多く、プロセスの安定性も悪くなり、コストが高いという問題があった。
【課題を解決するための手段】
【０００９】
上記課題を解決するために本発明の半導体装置は、電界効果トランジスタと容量素子とを有する半導体装置であって、前記電界効果トランジスタのソース電極、ゲート電極、ドレイン電極および前記容量素子の下部電極が同一金属材料であり、かつ同一膜厚を有するものである。
【００１０】
この構成により、電界効果トランジスタのソース電極、ゲート電極、ドレイン電極および前記容量素子の下部電極が同一金属材料であり、かつ同一膜厚を有するので、製造工程を簡略化でき、さらに半導体装置の電極として安定なものが得られ、それにより半導体装置のコストの低減が可能となる。
【００１１】
本発明の半導体装置は、電界効果トランジスタと容量素子とを有する半導体装置であって、前記電界効果トランジスタは第１の金属膜と、前記第１の金属膜よりも比抵抗の低い第２の金属膜とを有する前記電界効果トランジスタのソース電極、ゲート電極およびドレイン電極を備え、前記容量素子は前記第１の金属膜からなる下部電極を有するものである。
【００１２】
この構成により、第１の金属膜よりも比抵抗の低い第２の金属膜を有することで電界効果トランジスについてはゲート抵抗が下がり、高周波特性の向上が期待できる。また、容量素子の下部電極は第１の金属膜からなるので、第２の金属膜のラフネスの影響をなくすことができる。
【００１３】
本発明の半導体装置の製造方法は、電界効果トランジスタと容量素子とを有する半導体装置の製造方法であって、第１の金属膜を基板全面に堆積する工程と、前記第１の金属膜を１回のパターニングを施すことにより前記電界効果トランジスタのソース電極、ゲート電極、ドレイン電極および前記容量素子の下部電極を形成する工程とを有するものである。
【００１４】
この構成により、半導体装置の製造方法を単純化でき、製造期間の短縮、製造安定性の向上およびコストの低減を図ることができる。
【００１５】
本発明の半導体装置の製造方法は、さらに前記パターニングを施す前に、前記第１の金属膜よりも比抵抗の低い第２の金属膜を前記ソース電極、前記ゲート電極および前記ドレイン電極となる領域上に形成する工程と、前記下部電極となる領域にレジストパターンを形成する工程とを有することが好ましい。この好ましい構成によれば、比抵抗の小さい第２の金属膜を堆積させることでゲート抵抗が下がり、高周波特性の向上が期待できるとともに、下部電極には第２の金属膜を用いず、フォトレジストによりパターニングすることで、凹凸の少ない電極により特性の安定した容量素子を得ることができる。
【００１６】
本発明の半導体装置の製造方法は、さらに前記第１の金属膜を基板全面に堆積する工程の後に、少なくとも１層が白金である第３の金属膜を形成する工程と、前記第１の金属膜と前記第３の積層金属膜とをエッチングする工程とを有することが好ましい。この好ましい構成によれば、下部電極をパターニングしているレジストがエッチングする際に後退させることにより、所望の値よりエッチング後の寸法を細くすることができるとともに、前記第１の金属膜上に少なくとも１層は白金である第３の金属膜を設けているので、レジストが後退してもＰｔがエッチングされず、所望の寸法でパターンを形成することができる。
【００１７】
本発明の半導体装置の製造方法は、さらに前記第３の金属膜は、Ａｕ／Ｐｔ／Ｔｉ／ＷＳｉであることが好ましい。
【００１８】
本発明の半導体装置の製造方法は、さらに前記第２の金属膜を前記第１の金属膜よりも厚く堆積させることが好ましい。
【００１９】
本発明の半導体装置の製造方法は、さらに前記第２の金属膜を、電解メッキ法を用いて堆積させることが好ましい。
【００２０】
本発明の半導体装置の製造方法は、さらに前記第１の金属膜として高融点金属を用い、前記第２の金属膜として金またはアルミニウムを用いることが好ましい。
【発明の効果】
【００２１】
本発明によれば、半導体装置の製造方法を単純化され、製造期間の短縮、製造の安定化とコストの低減を図ることができる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００２３】
（第１の実施形態）
図２は本発明の第１の実施形態であるＭＭＩＣ製造の工程フローである。まず、図２（Ａ）に示すように、化合物半導体よりなる半導体基板２０１のゲート形成部のｎ型ＩｎＧａＡｓ層２０１Ａをリセスエッチングし、ウエハ全面に絶縁膜２０２を形成した後、ソース、ゲートおよびドレインとなる領域を開口する。
【００２４】
次に、図２（Ｂ）に示すように、基板全面にＦＥＴ電極部と容量素子の下部電極となる第１の金属膜および第３の金属膜よりなる金属積層膜２０３を形成し、さらにＦＥＴ電極となる領域に前記第２の金属膜であるＡｕ２０４をレジストパターンにより形成し、さらに容量素子の下部電極となる領域上にレジスト２０５をパターニングする。その後、第３の金属膜をＡｒにＯ2を添加したガスでエッチング、第１の金属膜をＣｌ2ガスによりエッチングする。このようにして、第１、第３の金属積層膜をエッチングすることで図２（Ｃ）に示すデバイス構造を得る。ここで、金属積層膜２０３は、ＦＥＴ電極および容量素子下部電極となる。
【００２５】
次に、図２（Ｄ）に示すように、基板全面に層間絶縁膜２０６を形成し、その後レジストパターン２０７を形成し、２層目の配線金属２０８を形成する領域の絶縁膜２０６を開口する。さらに基板全面に２層目の配線金属２０８を蒸着し、レジストを除去することで、容量素子と配線を同時形成し、図２（Ｅ）の形状を得る。
【００２６】
これにより、半導体装置の製造方法を単純化することによって、製造期間の短縮、製造の安定化、さらにコストの低減を図ることができる。
【００２７】
なお、ゲート電極材料は一般的に高融点金属を用いるため比抵抗が大きく、ゲート抵抗が高くなり、高周波デバイスに適応が困難である。そのため第１の金属膜に高融点金属、例えばＷＳｉまたはＷＳｉＮを用いる場合には第１の金属膜上に金やアルミニウムなどに代表される比抵抗の小さい第２の金属膜を堆積させる。これによりゲート抵抗が下がり、高周波特性を向上させることができる。
【００２８】
また、第２の金属膜を第１の金属膜よりも厚く堆積させることで抵抗が下がると同時に前記第２の金属膜をマスクとして、全面をエッチングすることで前記ＦＥＴの各電極を形成することができる。ただし、第２の金属膜を厚く堆積させるためには堆積速度が速いなどの観点から電解メッキ法が広く用いられる。電解メッキ法では表面のラフネスが大きいため、容量素子の下部電極として用いると凸部で耐圧が下がり半導体装置の特性を悪化させる。そこで、前記下部電極には第２の金属膜を用いず、フォトレジストによりパターニングすることで、凹凸の少ない電極により特性の安定した容量素子を得ることができる。
【００２９】
（第２の実施形態）
本発明の第２の実施形態に係るＭＭＩＣの製造方法を図３に示す。図３（Ａ）は第１の実施形態で説明した容量素子の下部電極をエッチングする工程前の前記下部電極の端面形状である。絶縁膜３０１上に例えばＷＳｉ層３０２、Ｔｉ層３０３、Ｐｔ層３０４、Ａｕ層３０５を堆積し、レジストマスク３０６をパターニングした状態である。
【００３０】
まず、ＡｒにＯ2を添加した条件でエッチングすることによりＡｕ層３０５／Ｐｔ層３０４をエッチングし、この条件でＴｉ層３０３はエッチングされないのでエッチングを停止させることができる。このとき図３（Ｂ）に示すように、エッチングの影響でレジストが後退する。
【００３１】
さらに、Ｃｌ2系のガスでエッチングすることによりＴｉ層３０３／ＷＳｉ層３０２をエッチングする。このとき図３（Ｃ）に示すように、レジストがさらに後退し、金属膜が露出するが、Ｃｌ2系ガスでのＰｔはほとんどエッチングされず、所定の寸法通りに加工することができる。
【００３２】
なお、前記第１の金属膜上に少なくとも１層は白金である第３の金属膜、例えばＡｕ／Ｐｔ／Ｔｉ／ＷＳｉとして堆積させることにより、Ｔｉ／ＷＳｉをＣｌ2系のガスでエッチングすることで、レジストが後退してもＰｔがエッチングされず、所望の寸法でパターンを形成することができる。
【産業上の利用可能性】
【００３３】
本発明は、電界効果トランジスタを含む化合物半導体の集積回路装置、特にＭＭＩＣに対し非常に有用である。
【図面の簡単な説明】
【００３４】
【図１】従来の製造工程を示すための工程フロー図
【図２】本発明の製造工程を示すための工程フロー図
【図３】本発明を説明するための図
【符号の説明】
【００３５】
２０１  半導体基板
２０２  絶縁膜
２０３  金属積層膜
２０４  メッキマスク
２０５  レジストマスク
２０６  絶縁膜
２０７  レジストパターン
２０８  ２層目の配線金属
３０１  絶縁膜
３０２  ＷＳｉ層
３０３  Ｔｉ層
３０４  Ｐｔ層
３０５  Ａｕ層
３０６  フォトレジスト
【図１】
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【図３】
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【図２】
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