(57)【要約】【課題】  受信側で出力波形の立ち上がり部分の遅延時間と立ち下がり部分の遅延時間とが同一となるよう、出力波形のスルーレートを調整する出力バッファ回路を提供する。【解決手段】  出力バッファ１８０と同一の入出力特性を有するレプリカ出力バッファ１２０、１２１は、テストパルス生成回路１１０が生成したＴＥＳＴ信号の立ち上がりに応答し、ＳＬ＿ＳＥＴ信号の電圧に応じたスルーレートで出力信号を立ち上げ、ＣＮＴ信号の電圧に応じたスルーレートで出力信号を立ち下げる。位相比較回路１５０は、レプリカ出力バッファ１２０、１２１から出力された信号の位相を比較し、位相の違いに応じた長さのＵＰ信号あるいはＤＯＷＮ信号を遅延制御回路１６０に出力する。遅延制御回路１６０はＵＰ信号およびＤＯＷＮ信号に応じてＣＮＴ信号の電圧を変化させ、出力バッファ１８０が出力する信号の立ち下がり時のスルーレートを調整する。【選択図】  図１
2005294947.tif 000002
【特許請求の範囲】
【請求項１】
テストパルスを発生させるパルス発生手段と、
それぞれ、出力バッファと同一の入出力特性を有し、パルス発生手段が発生させたテストパルスの入力を受けて、テスト信号を出力する、互いに逆位相で動作する２つのレプリカバッファと、
前記２つのバッファが出力するテスト信号の位相差に応じて制御電圧を変動させて出力するバッファスルーレート制御手段と、
前記バッファスルーレート制御手段が出力する制御電圧に応じて出力するデータ信号のスルーレートを調整するデータバッファ手段と、
を具備し、
前記２つのレプリカバッファは、バッファスルーレート制御手段が出力する制御電圧に応じて出力するテスト信号のスルーレートを調整すること、
を特徴とする出力バッファ回路。
【請求項２】
前記テスト信号をバッファリングするレプリカバッファ手段と、
前記レプリカバッファ手段が出力する信号レベルが所望の閾値電圧を横切る位相差を検出して、その位相差を示す結果信号をバッファスルーレート制御手段に出力する位相比較手段と、
をさらに具備し、
前記バッファスルーレート制御手段は、前記位相比較手段が出力する結果信号が示す位相差に応じて出力する制御電圧値を変動させること
を特徴とする請求項１に記載の出力バッファ回路。
【請求項３】
テストパルスを発生させるパルス発生手段と、
それぞれ、出力バッファと同一の入出力特性を有し、パルス発生手段が発生させたテストパルスの入力を受けて、テスト信号を出力する、互いに逆位相で動作する２つのレプリカバッファと、
前記２つのバッファが出力するテスト信号の位相差に応じて制御電圧を変動させて出力するバッファスルーレート制御手段と、
前記バッファスルーレート制御手段が出力する制御電圧に応じて出力するデータ信号のスルーレートを調整するデータバッファ手段と、
を具備し、
前記２つのレプリカバッファは、バッファスルーレート制御手段が出力する制御電圧に応じて出力するテスト信号のスルーレートを調整する、
出力バッファ回路を半導体基板上に集積すること
を特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、出力バッファ回路および半導体集積回路に関する。
【背景技術】
【０００２】
伝送周波数の上昇により、近年、大規模集積回路（ＬＳＩ）間のデータ伝送において、送信側ＬＳＩからストローブ出力信号とデータ出力信号とを適切な位相差で送信し、受信側ＬＳＩで伝送動作を受信したストローブ信号と同期させることにより、データ出力信号を受信している。
【０００３】
このような出力バッファ回路および受信回路を図６に示す。送信側ＬＳＩ２のＤＡＴＡ端子から受信側ＬＳＩ３に送信するべきデータを示す信号が出力され、受信側ＬＳＩ３のＯＵＴ端子から受信側ＬＳＩ３内部へデータが入力される。
図示するように、送信側ＬＳＩ２は、ラッチ４７０、４７１と出力バッファ４８０、４８１とを備え、受信側ＬＳＩ３は、入力バッファ４９０、４９１とラッチ５００とを備える。
【０００４】
ラッチ４７０は、Ｄポートから入力されたデータ（ＤＡＴＡ）信号を取り込み、Ｌポートから入力されるクロック信号ＣＬＫの立ち上がり時から、次のクロック信号ＣＬＫの立ち上がり時まで、先の立ち上がり時点のＤＡＴＡ信号の状態をＱポートから出力バッファ４８０に出力する。
ラッチ４７１は、Ｄポートから入力されたストローブ（ＳＴＲＯＢＥ）信号を取り込み、Ｌポートから入力されるクロック（ＣＬＫ）信号の立ち下がり時（ＬポートにＣＬＫ信号の反転入力がなされていることに注意すること）から、ＣＬＫ信号の次の立ち下がり時まで、先の立ち下がり時点のＳＴＲＯＢＥ信号の状態をＱポートから出力バッファ４８１に出力する。
【０００５】
出力バッファ４８０は、ラッチ４７０のＱポートから出力された信号をバッファリングし、出力端子からデータ出力（ＤＡＴＡ＿ＯＵＴ）信号を出力する。
出力バッファ４８１は、ラッチ４７１のＱポートから出力された信号をバッファリングし、出力端子からストローブ出力（ＳＴＲＯＢＥ＿ＯＵＴ）信号を出力する。
【０００６】
入力バッファ４９０は、送信側ＬＳＩ２から送信されたＤＡＴＡ＿ＯＵＴ信号の入力電圧と閾値電圧Ｖｒｅｆとを比較し、入力電圧が閾値電圧より高ければＨｉｇｈレベルのデータ受信（ＤＡＴＡ＿ＩＮ）信号を出力し、閾値電圧より低ければＬｏｗレベルのＤＡＴＡ＿ＩＮ信号を出力する。
入力バッファ４９１は、送信側ＬＳＩ２から送信されたＳＴＲＯＢＥ＿ＯＵＴ信号の入力電圧と閾値電圧Ｖｒｅｆとを比較し、入力電圧が閾値電圧より高ければＨｉｇｈレベルのストローブ受信（ＳＴＲＯＢＥ＿ＩＮ）信号を出力し、閾値電圧より低ければＬｏｗレベルのＳＴＲＯＢＥ＿ＩＮ信号を出力する。
【０００７】
ラッチ５００は、Ｄポートから入力されたＤＡＴＡ＿ＩＮ信号を取り込み、Ｌポートから入力されるＳＴＲＯＢＥ＿ＩＮ信号の立ち上がり時から、次のＳＴＲＯＢＥ＿ＩＮ信号の立ち上がり時まで、先の立ち上がり時点のＤＡＴＡ＿ＩＮ信号の状態をＯＵＴ信号としてＱポートから出力する。
【０００８】
図７は、このデータ伝送方式における通常動作時の信号波形を模式的に示したものである。なお、ＤＡＴＡ＿ＯＵＴ信号とＤＡＴＡ＿ＩＮ信号との間、およびＳＴＲＯＢＥ＿ＯＵＴ信号とＳＴＲＯＢＥ＿ＩＮ信号との間には、伝送遅延などのため波形が変化するタイミングにズレが生じるが、理解を容易にするためズレが無いものとして表している（後述の図８、９も同様である）。
【０００９】
タイミングＴ０、Ｔ２はＤＡＴＡ＿ＯＵＴ信号が閾値電圧Ｖｒｅｆを下回るタイミングである。タイミングＴ１は、ＳＴＲＯＢＥ＿ＯＵＴ信号が閾値電圧Ｖｒｅｆを超えたタイミングである。図６でラッチ４７１のＬポートにＣＬＫ信号の反転入力がなされていることから分かるように、ラッチ４７０のデータ出力タイミングと、ラッチ４７１の出力タイミングとは半クロックサイクルずれている。この長さはタイミングＴ０からタイミングＴ１までの長さと同じである。
【００１０】
ＤＡＴＡ＿ＩＮ信号は、タイミングＴ０、Ｔ２で、ＤＡＴＡ＿ＯＵＴ信号の電圧が閾値電圧Ｖｒｅｆを超えるか下回るかに応じて、入力バッファ４９０の動作により、出力レベルがＨｉｇｈになったり、Ｌｏｗになったりする。
ＳＴＲＯＢＥ＿ＩＮ信号は、ＳＴＲＯＢＥ＿ＯＵＴ信号の電圧が閾値電圧Ｖｒｅｆを超えたことに応答して、入力バッファ４９１の動作により、その信号レベルがＬｏｗからＨｉｇｈに変更される。
以下、ＤＡＴＡ＿ＩＮ信号が立ち上がってから、ＳＴＲＯＢＥ＿ＩＮ信号が立ち上がるまでの時間をセットアップ時間、ＳＴＲＯＢＥ＿ＩＮ信号が立ち上がってから、立ち下がるまでの時間をホールド時間と称する。
【００１１】
出力バッファ４８０、４８１として、例えば、特許文献１に示されているようなバッファ回路を適用することができる。このバッファ回路は、受信側に接続されている負荷の大きさにかかわらず、出力波形のスルーレートを調整する。
【００１２】
閾値電圧ＶｒｅｆがＬＳＩによって異なるため、このようなバッファ回路を適用したとしても、図７に示した、ＤＡＴＡ＿ＯＵＴ信号の立ち上がり時間や立ち下がり時間がばらつく。従って、受信側でのセットアップ時間あるいはホールド時間のマージンが減少する。
【００１３】
図８は、ＤＡＴＡ＿ＯＵＴ信号の立ち下がり時間が立ち上がり時間と比較して長くなった場合の信号波形を模式的に示したものである。なお、ＤＡＴＡ＿ＯＵＴ信号の立ち下がり開始時点は、図７の場合と同じタイミングとしている。
タイミングＴ０、Ｔ２は、図７と同じく、通常時にＤＡＴＡ＿ＯＵＴ信号が閾値電圧Ｖｒｅｆを下回るタイミングである。タイミングＴ３、Ｔ４は、ＤＡＴＡ＿ＯＵＴ信号の立ち下がり時間が立ち上がり時間と比較して長くなった場合の、ＤＡＴＡ＿ＯＵＴ信号が閾値電圧Ｖｒｅｆを下回るタイミングである。
【００１４】
出力バッファ４８０が出力する信号の立ち下がり時間が、立ち上がり時間と比較して長くなるとＤＡＴＡ＿ＩＮ信号の立ち下がり側到達遅延がＳＴＲＯＢＥ＿ＩＮ信号の立ち上がり側到達遅延より長くなり、セットアップ時間（のマージン）が減少する。
【００１５】
図９は、ＤＡＴＡ＿ＯＵＴ信号の立ち下がり時間が立ち上がり時間と比較して短くなった場合の信号波形を模式的に示したものである。なお、ＤＡＴＡ＿ＯＵＴ信号の立ち下がり開始時点は、図７の場合と同じタイミングとしている。
タイミングＴ０、Ｔ２は、図７と同じく、通常時にＤＡＴＡ＿ＯＵＴ信号が閾値電圧Ｖｒｅｆを下回るタイミングである。タイミングＴ５、Ｔ６は、ＤＡＴＡ＿ＯＵＴ信号の立ち上がり時間が立ち下がり時間と比較して短くなった場合の、ＤＡＴＡ＿ＯＵＴ信号が閾値電圧Ｖｒｅｆを下回るタイミングである。
【００１６】
出力バッファ４８０が出力する信号の立ち下がり時間が、立ち上がり時間と比較して短くなるとＤＡＴＡ＿ＩＮ信号の立ち下がり側到達遅延がＳＴＲＯＢＥ＿ＩＮ信号の立ち上がり側到達遅延より短くなり、ホールド時間（のマージン）が減少する。
【特許文献１】特開２０００−３３２５９５号公報（第４−６頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【００１７】
セットアップ時間あるいはホールド時間は、ある所定の時間より短くすると、出力波形がひずんでしまい、データ伝送で誤動作を起こす。セットアップ時間あるいはホールド時間のマージンが減少すると、伝送時の高速化が阻害される。このため、受信側でデータ信号の立ち上がり時間の遅延時間と立ち下がり時間の遅延時間とを等しくすることが必要となっている。
【００１８】
本発明は上記問題点に鑑みてなされたもので、データ信号の立ち上がり時間の遅延時間と立ち下がり時間の遅延時間とを等しくするために、出力バッファ回路のスルーレートを調整できる出力バッファ回路および半導体集積回路を提供することにある。
【課題を解決するための手段】
【００１９】
本発明の第１の観点にかかる出力バッファ回路は、
テストパルスを発生させるパルス発生手段と、
それぞれ、出力バッファと同一の入出力特性を有し、パルス発生手段が発生させたテストパルスの入力を受けて、テスト信号を出力する、互いに逆位相で動作する２つのレプリカバッファと、
前記２つのバッファが出力するテスト信号の位相差に応じて制御電圧を変動させて出力するバッファスルーレート制御手段と、
前記バッファスルーレート制御手段が出力する制御電圧に応じて出力するデータ信号のスルーレートを調整するデータバッファ手段と、
を具備し、
前記２つのレプリカバッファは、バッファスルーレート制御手段が出力する制御電圧に応じて出力するテスト信号のスルーレートを調整すること、
を特徴とする。
【００２０】
上記出力バッファ回路において、
前記テスト信号をバッファリングするレプリカバッファ手段と、
前記レプリカバッファ手段が出力する信号レベルが所望の閾値電圧を横切る位相差を検出して、その位相差を示す結果信号をバッファスルーレート制御手段に出力する位相比較手段と、
をさらに具備してもよい。
この場合、前記バッファスルーレート制御手段は、前記位相比較手段が出力する結果信号が示す位相差に応じて出力する制御電圧値を変動させる。
【００２１】
本発明の第２の観点にかかる半導体集積回路は、
それぞれ、出力バッファと同一の入出力特性を有し、パルス発生手段が発生させたテストパルスの入力を受けて、テスト信号を出力する、互いに逆位相で動作する２つのレプリカバッファと、
前記２つのバッファが出力するテスト信号の位相差に応じて制御電圧を変動させて出力するバッファスルーレート制御手段と、
前記バッファスルーレート制御手段が出力する制御電圧に応じて出力するデータ信号のスルーレートを調整するデータバッファ手段と、
を具備し、
前記２つのレプリカバッファは、バッファスルーレート制御手段が出力する制御電圧に応じて出力するテスト信号のスルーレートを調整する、
出力バッファ回路を半導体基板上に集積することを特徴とする。
【発明の効果】
【００２２】
本発明によれば、データ信号の立ち上がり時間の遅延時間と立ち下がり時間の遅延時間とが等しくなるようなデータ伝送を行うことができる。
【発明を実施するための最良の形態】
【００２３】
本発明にかかる実施の形態を、以下図面を参照して説明する。図１は、本発明の実施の形態にかかる出力バッファ回路の構成を示すブロック図である。
【００２４】
本実施の形態にかかる出力バッファ回路は大規模集積回路（ＬＳＩ）１に実装されている。ＬＳＩ１は、他の装置からデータとデータ処理の指示とを受信し、所定のデータ処理を実行し、その結果を出力パッドから出力する。ＬＳＩ１内の各部は、クロック供給源から供給されるクロック（ＣＬＫ）信号に同期して動作する。
【００２５】
図１に示すように、本実施の形態にかかる出力バッファ回路は、テストパルス生成回路１１０と、レプリカ出力バッファ１２０、１２１と、レプリカ入力バッファ１４０、１４１と、位相比較回路１５０と、遅延制御回路１６０と、ラッチ１７０、１７１と、出力バッファ１８０、１８１とを備える。
【００２６】
テストパルス生成回路１１０は、テスト（ＴＥＳＴ）信号を発生させ、レプリカ出力バッファ１２０と１２１とに入力する。なお、ＴＥＳＴ信号を発生タイミングは特に限定されるものではないが、ＬＳＩ１の電源投入直後の初期化時にＴＥＳＴ信号を発生させることが望ましい。この時点とすることで、その後のデータ伝送の際にＬＳＩ１が出力するデータ出力信号の、立ち上がり時間の遅延時間と立ち下がり時間の遅延時間とが同一となる。また、稼働後の立ち上がり時間や立ち下がり時間の遅延時間の変動に対応するため、テストパルス生成回路１１０が、適切な間隔（例えば、１０分）でＴＥＳＴ信号を発生するようにしてもよい。
【００２７】
レプリカ出力バッファ１２０は、出力バッファ１８０と同一の入出力特性を有し、ＩＮ入力端子から入力されるＴＥＳＴ信号をバッファリングし、出力端子から信号ＯＵＴｒを出力する。レプリカ出力バッファ１２０は、ＳＲ＿ＳＥＴ入力端子から入力される基準スルーレート電圧に応じて、ＯＵＴｒ信号の立ち上がり時のスルーレートを設定し、ＣＮＴ入力端子から入力されるスルーレート制御（ＣＮＴ）信号の電圧に応じて、ＯＵＴｒ信号の立ち下がり時のスルーレートを設定する。ＣＮＴ信号の電圧がある基準電圧の場合は、ＯＵＴｒ信号は基準とするスルーレートで立ち下がる。ＣＮＴ信号の電圧が基準電圧より高い場合は、その電圧値に応じて、ＯＵＴｒ信号は基準のスルーレートよりも大きなスルーレートで立ち下がる。ＣＮＴ信号の電圧が基準電圧より低い場合は、その電圧値に応じて、ＯＵＴｒ信号は基準のスルーレートよりも小さなスルーレートで立ち下がる。なお、ＣＮＴ信号の電圧の変化量とスルーレートの変化量との関係は、スルーレートの調整時間が短くなるように、かつスルーレートの変動によりセットアップ時間およびホールド時間が（過渡的にせよ）短くなりすぎないように実験的に定めるものとする。
【００２８】
図２は、レプリカ出力バッファ１２０のブロック図である。図示するように、レプリカ出力バッファ１２０は、遅延回路２０１、２０２と、出力プリバッファ２０３、２０４と、出力メインバッファ２０５とを備える。
【００２９】
遅延回路２０１は、例えば、多段に接続された遅延回路により構成され、ＳＲ＿ＳＥＴ端子から入力される電圧に応じた遅延時間で、入力された信号を出力する。
遅延回路２０２は、例えば、多段に接続された遅延回路により構成され、ＣＮＴ端子から入力される電圧に応じた遅延時間で、入力された信号を出力する。ＣＮＴ端子から入力される電圧が変動すると、それに応じて、各遅延回路での遅延時間が変動する。
【００３０】
出力プリバッファ２０３は、例えば、複数のＮＡＮＤゲートにより構成され、遅延回路２０１に設定されている遅延時間に応じて、ＩＮ端子から入力される信号ＩＮの立ち上がり部分を段階的に出力メインバッファ２０５に伝達する。
出力プリバッファ２０４は、例えば、複数のＮＯＲゲートにより構成され、遅延回路２０２に設定されている遅延時間に応じて、ＩＮ端子から入力される信号ＩＮの立ち下がり部分を段階的に出力メインバッファ２０５に伝達する。
【００３１】
出力メインバッファ２０５は、例えば、トランジスタにより構成され、出力プリバッファ２０３の出力信号の波形により出力信号ＯＵＴの立ち上がり波形のスルーレートを制御し、出力プリバッファ２０４の出力信号の波形により出力信号ＯＵＴの立ち下がり波形のスルーレートを制御する。
出力メインバッファ２０５のトランジスタの内、出力プリバッファ２０３側と接続されているトランジスタの各ソースは正の電源に接続されており、各ゲートは出力プリバッファ２０３の対応するＮＡＮＤゲートの出力に接続されており、各ドレインは出力端子ＯＵＴと出力プリバッファ２０４側と接続されているトランジスタのドレインとに接続されている。また、出力プリバッファ２０４側と接続されているトランジスタの各ゲートは出力プリバッファ２０４の対応するＮＯＲゲートの出力に接続されており、各ソースは負の電源に接続されている。
【００３２】
図１に戻り、レプリカ出力バッファ１２１は、出力バッファ１８０と同一の入出力特性を有し、ＩＮ入力端子から反転入力されるＴＥＳＴ信号をバッファリングし、出力端子から信号ＯＵＴｆを出力する。レプリカ出力バッファ１２１は、ＳＲ＿ＳＥＴ入力端子から入力される基準スルーレート電圧に応じて、ＯＵＴｆ信号の立ち上がり時のスルーレートを設定し、ＣＮＴ入力端子から入力されるＣＮＴ信号の電圧に応じて、ＯＵＴｆ信号の立ち下がり時のスルーレートを設定する。ＣＮＴ信号の電圧がある基準電圧の場合は、ＯＵＴｆ信号は基準とするスルーレートで立ち下がる。ＣＮＴ信号の電圧が基準電圧より高い場合は、その電圧値に応じて、ＯＵＴｆ信号は基準のスルーレートよりも大きなスルーレートで立ち下がる。ＣＮＴ信号の電圧が基準電圧より低い場合は、その電圧値に応じて、ＯＵＴｆ信号は基準のスルーレートよりも小さなスルーレートで立ち下がる。なお、レプリカ出力バッファ１２１の内部構成はレプリカ出力バッファ１２０の内部構成と同一である。
【００３３】
レプリカ入力バッファ１４０は、図６に示した入力バッファ４９０と同一の入出力特性を有する。レプリカ入力バッファ１４０は、レプリカ出力バッファ１２０から入力されるＯＵＴｒ信号の入力電圧と閾値電圧Ｖｒｅｆとを比較し、入力電圧が閾値電圧より高ければＨｉｇｈレベルの出力信号ＣＭＰｒを出力し、閾値電圧より低ければＬｏｗレベルのＣＭＰｒ信号を出力する。なお、この閾値電圧Ｖｒｅｆは、入力バッファ４９０で用いられる閾値電圧である。
レプリカ入力バッファ１４１は、出力が反転されることを除けば図６に示した入力バッファ４９０と同一の入出力特性を有する。レプリカ入力バッファ１４１は、レプリカ出力バッファ１２１から入力されるＯＵＴｆ信号の入力電圧と閾値電圧Ｖｒｅｆとを比較し、入力電圧が閾値電圧より高ければＬｏｗレベルの出力信号ＣＭＰｆを出力し、閾値電圧より低ければＨｉｇｈレベルのＣＭＰｆ信号を出力する。
【００３４】
位相比較回路１５０は順序回路などを備え、ＣＭＰｒ信号とＣＭＰｆ信号との位相差を検出する。そして、位相比較回路１５０は、ＣＭＰｒ信号の位相がＣＭＰｆ信号の位相よりも進んでいる場合には、ＣＭＰｒ信号の位相がＣＭＰｆ信号の位相よりも進んでいることを示す位相進み（ＵＰ）信号を遅延制御回路１６０に出力する。また、ＣＭＰｒ信号の位相がＣＭＰｆ信号の位相よりも遅れている場合には、ＣＭＰｒ信号の位相がＣＭＰｆ信号の位相よりも遅れていることを示す位相遅れ（ＤＯＷＮ）信号を遅延制御回路１６０に出力する。位相比較回路１５０が出力するＵＰ信号およびＤＯＷＮ信号は、検出した位相差に応じた長さの信号となっている。
【００３５】
遅延制御回路１６０は、ＵＰ信号のＨｉｇｈレベルの期間に応じて、出力するＣＮＴ信号の電圧値を上げ、ＤＯＷＮ信号のＨｉｇｈレベルの期間に応じて、出力するＣＮＴ信号の電圧値を下げる。遅延制御回路１６０が出力するＣＮＴ信号は、レプリカ出力バッファ１２０、１２１と出力バッファ１８０とに入力される。
【００３６】
ラッチ１７０は、Ｄポートから入力されたＤＡＴＡ信号を取り込み、Ｌポートから入力されるクロック信号ＣＬＫの立ち上がり時から、ＣＬＫ信号の次の立ち上がり時まで、先の立ち上がり時点のＤＡＴＡ信号の状態をＱポートから出力バッファ１８０に向けて出力する。
ラッチ１７１は、Ｄポートから入力されたＳＴＲＯＢＥ信号を取り込み、Ｌポートから入力されるクロック信号ＣＬＫの立ち下がり時（ＬポートにＣＬＫ信号の反転入力がなされていることに注意すること）から、ＣＬＫ信号の次の立ち下がり時まで、先の立ち下がり時点のＳＴＲＯＢＥ信号の状態をＱポートから出力バッファ１８１に向けて出力する。
【００３７】
出力バッファ１８０は、レプリカ出力バッファ１２０と同一の入出力特性を有し、ラッチ１７０から入力される信号をバッファリングし、出力端子からデータ出力（ＤＡＴＡ＿ＯＵＴ）信号を出力する。出力バッファ１８０は、ＳＲ＿ＳＥＴ入力端子から入力される基準スルーレート電圧とＣＮＴ入力端子から入力されるＣＮＴ信号の電圧とに応じて、ＤＡＴＡ＿ＯＵＴ信号のスルーレートを設定する。なお、出力バッファ１８０の内部構成はレプリカ出力バッファ１２０の内部構成と同一である。
出力バッファ１８１は、ラッチ１７１から入力される信号をバッファリングし、出力端子からストローブ出力（ＳＴＲＯＢＥ＿ＯＵＴ）信号を出力する。
【００３８】
出力パッド１３０、１３１は、それぞれ出力バッファ１８０、１８１から出力される信号がＬＳＩ１から出て行く場所である。
【００３９】
次に、本実施の形態にかかる出力バッファ回路の動作を図３、図４のタイミングチャートを参照して説明する。図３は、通常動作時のタイミングチャートである。図４は、出力信号（ＤＡＴＡ＿ＯＵＴ信号およびＳＴＲＯＢＥ＿ＯＵＴ信号）の立ち下がり時間が立ち上がり時間と異なる場合のタイミングチャートである。なお、この動作例では、ＴＥＳＴ信号の立ち上がりのみが必要なので、ＴＥＳＴ信号が立ち下がった際の動作について説明を行わない。
【００４０】
図３のタイミングＴ０はＴＥＳＴ信号が立ち上がったタイミングである。レプリカ出力バッファ１２０は、ＴＥＳＴ信号が立ち上がったことに応答して、ＳＬ＿ＳＥＴ信号の電圧値に応じた遅延時間でＴＥＳＴ信号をＯＵＴｒ信号として出力する。一方、レプリカ出力バッファ１２１は、ＴＥＳＴ信号が立ち上がったことに応答して、ＣＮＴ信号の電圧値に応じた遅延時間でＴＥＳＴ信号をＯＵＴｆ信号として出力する。
【００４１】
タイミングＴ０以降、ＯＵＴｒ信号は立ち上がり、ＯＵＴｆ信号は立ち下がる。そして、タイミングＴ２で、ＯＵＴｒ信号の電圧値は閾値電圧Ｖｒｅｆを上回り、ＯＵＴｆ信号の電圧値は、閾値電圧Ｖｒｅｆを下回る。すると、同じタイミングＴ２で、ＣＭＰｒ信号およびＣＭＰｆ信号が立ち上がる。位相比較回路１５０では、同じタイミングＴ２で立ち上がったＣＭＰｒ信号およびＣＭＰｆ信号を受信するため、ＵＰ信号およびＤＯＷＮ信号の出力レベルは変化しない。従って、遅延制御回路１６０が出力するＣＮＴ信号の電圧値も変化しない。
【００４２】
図４の実線は、ＯＵＴｒ信号の立ち上がりがＯＵＴｆ信号の立ち下がりより先になる場合を示したもので、点線は、ＯＵＴｒ信号の立ち上がりがＯＵＴｆ信号の立ち下がりより後になる場合を示したものである。まず、実線で示したＯＵＴｒ信号の立ち上がりがＯＵＴｆ信号の立ち下がりより先になる場合について説明する。なお、タイミングＴ０およびＴ２は図３に示したものと同じタイミングであるものとする。
【００４３】
この場合、タイミングＴ２で、ＣＭＰｒ信号が立ち上がるが、ＣＭＰｆ信号は立ち上がらない。このため、タイミングＴ２でＵＰ信号が立ち上がる。すると、同じタイミングＴ２から遅延制御回路１６０は出力するＣＮＴ信号の電圧値を徐々に上昇させる。
【００４４】
タイミングＴ３は、ＯＵＴｆ信号が立ち下がり、閾値電圧Ｖｒｅｆを下回ったタイミングである。タイミングＴ３で、ＣＭＰｆ信号が立ち上がり、これを受けて位相比較回路１５０は、ＵＰ信号を立ち下げる。すると、遅延制御回路１６０はタイミングＴ３以降、出力するＣＮＴ信号の電圧値をそのレベルに保つ。
【００４５】
遅延制御回路１６０がＣＮＴ信号の電圧値を上昇させたことにより、レプリカ出力バッファ１２０、１２１および出力バッファ１８０から出力される各信号の立ち下がり時のスルーレートが大きくなるように調整される。
【００４６】
次に、点線で示したＯＵＴｒ信号の立ち上がりがＯＵＴｆ信号の立ち下がりより後になる場合について説明する。タイミングＴ１は、ＯＵＴｆ信号が立ち下がり、閾値電圧Ｖｒｅｆを下回ったタイミングである。この場合、タイミングＴ１でＣＭＰｆ信号が立ち上がる。ＣＭＰｒ信号はまだ立ち上がらない。このため、タイミングＴ１でＤＯＷＮ信号が立ち上がる。すると、同じタイミングＴ１から遅延制御回路１６０は出力するＣＮＴ信号の電圧値を徐々に下降させる。
【００４７】
タイミングＴ２は、ＯＵＴｒ信号が立ち下がり、閾値電圧Ｖｒｅｆを下回ったタイミングでもある。タイミングＴ３で、ＣＭＰｆ信号が立ち上がり、これを受けて位相比較回路１５０は、ＤＯＷＮ信号を立ち下げる。すると、遅延制御回路１６０はタイミングＴ２以降、出力するＣＮＴ信号の電圧値をそのレベルに保つ。
【００４８】
遅延制御回路１６０がＣＮＴ信号の電圧値を下降させたことにより、レプリカ出力バッファ１２０、１２１および出力バッファ１８０から出力される各信号の立ち下がり時のスルーレートが小さくなるように調整される。
【００４９】
ＣＮＴ信号の電圧が変動すると、レプリカ出力バッファ１２０、１２１出力する各信号の立ち下がり時のスルーレートが、立ち上がり時の遅延時間と立ち下がり時の遅延時間とが同じになるように変動する。レプリカ出力バッファ１２０および１２１の入出力特性は出力バッファ１８０の入出力特性は同一である。このため、レプリカ出力バッファ１２０（１２１）の立ち上がり時の遅延時間と立ち下がり時の遅延時間とが同一になると、レプリカ出力バッファ１８０の立ち上がり時の遅延時間と立ち下がり時の遅延時間とが同一になる。
【００５０】
以上、説明したように、出力バッファ１８０と同一の入出力特性を有するレプリカ出力バッファ１２０、１２１とを設け、レプリカ出力バッファ１２０、１２１が出力する信号の位相差に応じて、出力バッファ１８０が出力する信号の立ち下がり時のスルーレートを変動させるようにしたため、出力バッファ１８０の立ち上がり時の遅延時間と立ち下がり時の遅延時間とを受信側で等しくすることができる。
【００５１】
このため、受信側でデータ受信のセットアップ時間およびホールド時間を削減する余地が生まれ、伝送周波数を向上させることができる。
【００５２】
なお、本発明は上記実施の形態に限定されず、種々の変形および応用が可能である。
例えば、図５に示すように、テストパルス生成回路１１０、レプリカ出力バッファ１２０、１２１、遅延制御回路１６０、等を送信側ＬＳＩ２に構成し、レプリカ入力バッファ１４０と位相比較回路１５０とを受信側ＬＳＩ３に構成するようにしてもよい。このように構成することにより、受信側の入力バッファの動作の変動を補償することができ、さらに高速化の余地が増大する。
【００５３】
また、信号の立ち下がり時のスルーレートを調整するのではなく、立ち上がり時のスルーレートを調整するようにしてもよい。この場合、レプリカ入力バッファ１２０、１２１および出力バッファ１８０に入力される、ＳＲ＿ＳＥＴ信号およびＣＮＴ信号が入れ替わる。また、位相比較回路１５０は、ＣＭＰｆ信号の位相がＣＭＰｒ信号の位相よりも進んでいる場合には、そのことを示すＵＰ信号を遅延制御回路１６０に出力し、ＣＭＰｆ信号の位相がＣＭＰｒ信号の位相よりも遅れている場合には、そのことを示すＤＯＷＮ信号を遅延制御回路１６０に出力する。
【００５４】
上記実施の形態と同じ結果をもたらすのであれば、ＣＮＴ信号の電圧値の上昇および下降の意味付けや、上記各信号のＨｉｇｈレベル信号およびＬｏｗレベル信号の意味付けはどのようにしてもよい。また、論理ゲート、順序回路等の構成も同様である。
【図面の簡単な説明】
【００５５】
【図１】本発明の実施の形態にかかる半導体集積回路に実装された出力バッファ回路のブロック図である。
【図２】図１に示すレプリカ出力バッファの構成を説明するための図である。
【図３】図１に示すレプリカ出力バッファの通常動作を説明するためのタイミングチャートである。
【図４】図３に示すＤＡＴＡ＿ＯＵＴ信号の立ち下がり時間が立ち上がり時間と異なる場合の、図１に示すレプリカ出力バッファの動作を説明するためのタイミングチャートである。
【図５】本発明の実施の形態にかかる出力バッファ回路の変形例を示した図である。
【図６】従来の出力バッファ回路のブロック図である。
【図７】図６に示す出力バッファおよびラッチの通常動作を説明するためのタイミングチャートである。
【図８】図６に示すＤＡＴＡ＿ＯＵＴ信号の立ち下がり時間が立ち上がり時間より長い場合の、図６に示す出力バッファおよびラッチの動作を説明するためのタイミングチャートである。
【図９】図６に示すＤＡＴＡ＿ＯＵＴ信号の立ち下がり時間が立ち上がり時間より短い場合の、図６に示す出力バッファおよびラッチの動作を説明するためのタイミングチャートである。
【符号の説明】
【００５６】
１      大規模集積回路（ＬＳＩ）
２      送信側ＬＳＩ
３      受信側ＬＳＩ
１１０  テストパルス生成回路
１２０、１２１  レプリカ出力バッファ
２０１、２０２  遅延回路
２０３、２０４  出力プリバッファ
２０５  出力メインバッファ
１３０、１３１  出力パッド
１４０、１４１  レプリカ入力バッファ
１５０  位相比較回路
１６０  遅延制御回路
１７０、１７１、４７０、４７１、５００  ラッチ
１８０、１８１、４８０、４８１  出力バッファ
４９０、４９１  入力バッファ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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