(57)【要約】【課題】縦筋補正によりチップ面積が増大し補正精度が著しく低下することがある。【解決手段】各垂直信号線１４に接続され、画素内アンプトランジスタ１３よりサイズが大きな複数の画素外アンプトランジスタ９１と、これらを駆動するバイアス回路９２とを有する。バイアス回路９２が複数の画素外アンプトランジスタ９１を駆動したときに各垂直信号線１４に現出する信号により画素列ごとの縦筋補正用データを生成して保持し、有効画素部（ＰＩＸＥＬ）の読み出し時に有効画素信号から画素列ごとの縦筋補正用データを差し引いて縦筋補正する。【選択図】図３
2005223860.tif 000002
【特許請求の範囲】
【請求項１】
光電変換用のフォトセンサと光電変換により生じる画素信号を増幅する画素内アンプトランジスタとを含む画素が配列されている画素部を備え、画素部の画素列ごとに垂直信号線が接続され、各垂直信号線から画素信号読み出し回路を経て画素信号を出力する固体撮像装置であって、
電圧供給線と各垂直信号線との間にそれぞれが接続され、画素内アンプトランジスタよりサイズが大きな複数の画素外アンプトランジスタと、
複数の画素外アンプトランジスタを駆動するバイアス回路と、
バイアス回路が複数の画素外アンプトランジスタを駆動したときに各垂直信号線に現出する信号を前記画素信号読み出し回路に入力し、当該画素信号読み出し回路から出力される信号により画素列ごとの縦筋補正用データを生成して保持し、前記画素部の読み出し時に画素信号読み出し回路より出力される有効画素信号から前記画素列ごとの縦筋補正用データを差し引いて縦筋補正する縦筋補正回路と
を有する固体撮像装置。
【請求項２】
有効画素と同じ回路構成であるが遮光されている遮光画素を少なくとも１行配置している遮光画素部を前記画素部に備え、
前記バイアス回路は、遮光画素部の画素内アンプトランジスタと前記画素外アンプトランジスタの出力電圧をモニタし、当該２つのアンプトランジスタの動作点が一致する向きに画素外アンプトランジスタの制御入力の電圧を調整する
請求項１に記載の固体撮像装置。
【請求項３】
複数の前記垂直信号線を電気的に短絡可能なスイッチを有する
請求項１に記載の固体撮像装置。
【請求項４】
前記バイアス回路は、入力される制御信号に応じて前記画素内アンプトランジスタをモニタするトランジスタの入力電圧を変化させて画素外アンプトランジスタの動作点を変更することが可能に構成されている
請求項１に記載の固体撮像装置。
【請求項５】
有効画素と同じ回路構成であるが遮光されている遮光画素を少なくとも１行配置している遮光画素部と、
前記画素外アンプトランジスタを駆動しないで遮光画素部から読み出した遮光画素信号と、画素外アンプトランジスタを駆動したときに前記各垂直信号線に現出するダミー画素信号との信号レベル差を求める回路とをさらに備え、
前記バイアス回路は、前記回路が求めた信号レベル差に応じて前記画素内アンプトランジスタをモニタするトランジスタに供給する入力電圧を制御する
請求項４に記載の固体撮像装置。
【請求項６】
前記信号レベル差を求める回路のブロック内に、
入力信号を加算平均する加算平均回路と、
前記画素外アンプトランジスタを駆動しないで遮光画素部から複数回読み出した遮光画素信号を加算平均した後の遮光画素補正データを保持する第１の保持回路と、
前記画素外アンプトランジスタが複数回駆動されたときに各垂直信号線に現出するダミー画素信号を加算平均した後のダミー画素補正データを保持する第２の保持回路と、
第１および第２の保持回路に保持されている遮光画素補正データとダミー画素補正データとが一致するときの電圧を求める回路とを含み、
当該回路が求めた電圧を、前記画素内アンプトランジスタをモニタするトランジスタに入力する
請求項５に記載の固体撮像装置。
【請求項７】
前記バイアス回路は、前記画素外アンプトランジスタの駆動時に、遮光画素部の画素内アンプトランジスタと前記画素外アンプトランジスタの出力電圧をモニタし、当該２つのアンプトランジスタの動作点が一致する向きに画素外アンプトランジスタの制御入力の電圧を調整する
請求項５に記載の固体撮像装置。
【請求項８】
光電変換用のフォトセンサと光電変換により生じる画素信号を増幅する画素内アンプトランジスタとを含む画素が配列されている画素部を備え、画素部の画素列ごとに垂直信号線が接続され、各垂直信号線から画素信号読み出し回路を経て画素信号を出力する固体撮像素子が搭載されている画像入力装置であって、
電圧供給線と各垂直信号線との間にそれぞれが接続され、画素内アンプトランジスタよりサイズが大きな複数の画素外アンプトランジスタと、
複数の画素外アンプトランジスタを駆動するバイアス回路と、
バイアス回路が複数の画素外アンプトランジスタを駆動したときに各垂直信号線に現出する信号を前記画素信号読み出し回路に入力し、当該画素信号読み出し回路から出力される信号により画素列ごとの縦筋補正用データを生成して保持し、前記画素部の読み出し時に画素信号読み出し回路より出力される有効画素信号から前記画素列ごとの縦筋補正用データを差し引いて縦筋補正する縦筋補正回路とを有し、
少なくとも画素部、画素信号読み出し回路、画素外アンプトランジスタおよびバイアス回路が画像撮像素子の内部に形成されている
画像入力装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画素内にフォトセンサと読み出し用のアンプトランジスタとを有し、当該アンプトランジスタを制御することにより画素電荷に応じた信号を増幅して読み出す固体撮像装置および画像入力装置に関するものである。
【背景技術】
【０００２】
ディジタルスチルカメラなど光を電気信号に変換し画像信号を出力する装置として用いられている固体撮像装置は、ＭＯＳ(金属酸化膜半導体)型イメージセンサとＣＣＤ（電荷結合素子）型イメージセンサがある。開発当初、ＭＯＳ型イメージセンサは、画素がフォトセンサと選択スイッチのみで構成されるパッシブ型と呼ばれる構造であったことから、読み出される信号が微弱でノイズに対して弱いという欠点を有していた。
【０００３】
ところが近年、ＣＭＯＳ集積回路と同様のプロセスで製造できるＣＭＯＳイメージセンサが開発され、ＣＭＯＳプロセスの微細化技術の進展により画素ごとに増幅器を有するアクティブ型のセル構造が容易に作れるようになり、上述のような欠点を克服することがでるようになった。また、ＣＭＯＳイメージセンサは画素部以外の駆動回路、信号処理回路を同一チップに集積できるという特徴をもっていることから高機能化および低コスト化に有利であり、近年ではより多くの研究開発がなされている。
【０００４】
ところで、固体撮像装置の性能の一つである雑音特性は直接、画像として目に見える形で現れることから、ＭＯＳ型、ＣＣＤ型、いずれにおいてもその特性を向上することは非常に重要なことである。雑音の種類には時間的に信号が不規則に揺れるランダムノイズと空間的なばらつきによって発生する固定パターンノイズがある。ランダムノイズは、主に、光ショットノイズや熱雑音など、画素内のフォトセンサや増幅箇所、その他の増幅箇所などで生じ、環境温度などで容易に変化する。一方、固定パターンノイズは、画素内のアンプトランジスタのしきい値電圧の違い、その他の回路や配線などで、電気特性上のアンバランスに起因して生じるものが多い。
【０００５】
ＣＭＯＳイメージセンサではＳＮ比を良くするため、画素ごとに増幅器を有するアクティブ型の構造が採用されていることが多く、この増幅器を構成するトランジスタ（アンプトランジスタ）のしきい値電圧のばらつきが固定パターンノイズを発生させる要因の１つとなっていることが知られている。このしきい値電圧のばらつきによる固定パターンノイズは、画面の画素位置に依存した２次元空間的な分布を有し、画面全体に同じ分布で常時発生する固定パターンノイズである。この画面全体に生じる固定パターンノイズは、リセット状態を読み出すときと実際に画素信号を読み出すときの何れの場合にも発生することから、画素ごとにリセット状態の信号と画素からの信号の２つのデータを読み出してその差分をとるＣＤＳ(Correlated Double Sampling)回路を用いることで抑圧することができる。
【０００６】
しかし、列ごとにＣＤＳ回路を有するＣＭＯＳイメージセンサ、あるいは、複数ラインから信号を出力しそれぞれの経路で信号処理を行うＣＭＯＳイメージセンサでは、ＣＤＳのキャパシタの違いや経路をスイッチするトランジスタのしきい値などの違いによって出力信号が列ごと、あるいは、出力信号経路ごとにばらつきをもつ。このため表示画像に縦筋状の固定パターンノイズ（以下、縦筋ノイズと呼ぶ）が新たに発生する。
【０００７】
このように、ＣＭＯＳイメージセンサでは、画面全体に生じる固定パターンノイズは抑圧できても、縦筋状の固定パターンノイズが発生しやすいことが以前からの課題であった。
そこで、縦筋状の固定パターンノイズを除去するために、遮光された画素部から得られる、光に依存しない黒レベルとなる画素信号（遮光画素信号）をメモリに記録しておき、有効画素から得られる信号との差分をとる方式が知られている（たとえば、特許文献１参照）。
【０００８】
以下、この方式を詳しく説明する。
図１０（Ａ）に画素部の構成を示し、図１０（Ｂ）に画素部から出力されるアナログの画像信号の概略的な波形を示す。
上記特許文献１に示すＣＭＯＳイメージセンサの画素部は、図１０（Ａ）に示すように、特許文献１では「垂直黒基準部」と称している遮光された画素部（以下、オプティカルブラック（ＯＢ）という）を、有効画素部（ＰＩＸＥＬ）に付加した構成を有している。遮光画素部（ＯＢ）は、画面の垂直方向それぞれに数ラインずつ設けられ（垂直ＯＢ）、また、図１０（Ａ）では省略しているが有効画素部（ＰＩＸＥＬ）の水平方向の両側にも遮光画素部（水平ＯＢ）が設けられている。そのため、有効画素部（ＰＩＸＥＬ）を遮光画素部（ＯＢ）が取り囲むように画素部が構成されている。
【０００９】
図１０（Ｂ）に示すように、垂直ブランキング期間に垂直ＯＢから黒レベルを示すＯＢ信号が水平ブランキング期間（ＨＢＬＫ）の間をおいて順次出力され、続いて、有効画素を含むラインの画素信号が繰り返し出力され、つぎの垂直ブランキング期間に、つぎのラインの垂直ＯＢからＯＢ信号が出力される。なお、有効画素を含むラインの読み出し時にも、画面の水平方向両側の水平ＯＢが読み出されることから、このときの水平ブランキング期間にもＯＢ信号が読み出される。図１０（Ｂ）では水平ＯＢの読み出し時の波形を省略し、ラインごとの垂直ＯＢ信号と有効画素信号の出力波形を示している。
【００１０】
図１０（Ｃ）に、画素信号読み出し回路による処理後のＯＢ信号を拡大して示す。以下、画素信号読み出し回路が画素列ごとに画素信号に対して行う処理を「カラム処理」と称する。
遮光画素部（ＯＢ）は遮光されているため、全てのＯＢ信号は一様の黒レベルとして出力されるはずであるが、実際のラインごとのＯＢ信号は拡大してみると一様でない。通常、前述したランダムノイズ、さらには、アンプトランジスタのしきい値のばらつきに起因し画面全体に生じる固定パターンノイズがＯＢ信号に重畳されているが、これらのノイズ成分が小さい場合でも、図１０（Ｃ）に示すように垂直ＯＢ信号が画素列ごとにレベル変化している。このばらつきが画素信号読み出し回路内で画素列ごとに信号経路が異なるために発生するばらつきであり、画素信号読み出し回路のスイッチのフィードスルーばらつきやＣＤＳ回路のばらつき等に起因して生じ表示画面に縦筋を発生させる。したがって、垂直ＯＢ信号の平均レベルを画素列ごとに算出し有効画素信号から差し引くことで、画素列ごとのばらつきは相殺できるはずである。
【００１１】
ところが、ここで問題なのは画素には欠陥が発生する可能性があるということである。つまり、遮光画素部（ＯＢ）は、フォトダイオードＰＤを有するため有効画素部（ＰＩＸＥＬ）と同様な確率で、白点や黒点の欠陥画素が発生する可能性がある。
図１１（Ａ）に、白点欠陥と黒点欠陥がそれぞれ１つずつ存在する遮光画素部（ＯＢ）から読み出されたＯＢ信号が画素信号読み出し回路３に入力され、処理後に出力されるときのＯＢ信号の流れを示す。また、図１１（Ｂ）に、画素信号読み出し回路３から出力されるカラム処理後のＯＢ信号を示す。
【００１２】
遮光画素部（ＯＢ）に黒点欠陥があった場合、黒点欠陥では通常の画素に存在する暗電流成分が発生しないため、そのＯＢレベルは異常に低いものとなる。また、白点欠陥があった場合、その画素レベルが常に高い値を示す。これらの欠陥レベルはノイズではないためＣＤＳ回路で除去できず、図１１（Ｂ）に示すようにカラム処理後の信号ではカラム処理起因のばらつきと重畳された状態になる。カラム処理後のＯＢ信号から固定パターンノイズ補正用のデータを得るため、遮光画素部（ＯＢ）に欠陥が生じていると欠陥画素を含む列に縦筋ノイズを発生させてしまうことになる。
【００１３】
前述した特許文献１では、ランダムノイズの影響を受けにくくするために、ラインごとの垂直ＯＢ信号に対し複数ライン分加算平均をとって蓄積して基準出力を生成し、基準出力をメモリに記録しておく。そして、有効画素部（ＰＩＸＥＬ）の読み出しの際に、ＡＤ変換後の有効画素信号から基準値を差し引くことにより、画素信号読み出し回路の列ごとのばらつきに起因した縦筋ノイズを除去している。特許文献１ではランダムノイズ除去を目的としているが、同時に、画素欠陥の影響も低減される。
【００１４】
ところが、特許文献１の記載によれば、ＮＴＳＣ方式のディスプレイで人の目に認識されるノイズレベルの下限値が３．５ｍＶであり、それ以下にノイズレベルを抑えるために必要な垂直ＯＢのライン数は最低でも８ライン、好ましくは１６ライン以上必要である。
そのため特許文献１に記載されている技術は、多数の垂直ＯＢを設け、その出力信号を列ごとに平均して固定パターンノイズ補正用のデータを得ることから、それだけチップ面積が大きいという欠点がある。
【００１５】
なお、同じ画素ラインを何度か読んで、その時々に出力されるＯＢ信号を平均化する方法も考えられる。しかし、この方法ではランダムノイズは抑圧できるが同じ画素ラインを読むことから、そのラインに画素欠陥がある場合、画素欠陥の影響を除去できない。したがって、遮光画素部（ＯＢ）を用いる方法では、ＯＢ画素ラインを多数設けることは必須となる。
【００１６】
遮光画素部（ＯＢ）を用いる方法とは別に、フォトセンサ（フォトダイオード）がない画素部を利用して縦筋ノイズ補正用のデータを得る方法も考えられる。たとえば、光電変換が可能な感光画素が接続されていないダミーラインを画素部内に設け、このダミーラインから出力された信号をノイズ補正用のデータとして用い、このデータを用いて固定パターンノイズの除去を行う技術が知られている（たとえば、特許文献２参照）。
【００１７】
図１２に示すＣＭＯＳイメージセンサの画素部１００は、フォトセンサがない画素部（ダミーライン、以下、ダミー画素部（ＤＭＹ）という）が、有効画素部（ＰＩＸＥＬ）と遮光画素部（ＯＢ）に付加されている。
ダミー画素部（ＤＭＹ）から出力される信号にはフォトセンサがないため画素欠陥による白点、黒点がない。言い換えればフォトセンサの発生する暗電流成分がないため、すべて黒点の状態の信号を出力する。したがって、ダミー画素部（ＤＭＹ）の１ラインのみから縦筋ノイズ補正用のデータを得ることが可能である。ここで補正用データに含まれるランダム性のノイズを除去するには繰り返し同じダミーラインを読み、加算平均を行うことでライン数を増やすことなくランダムノイズは抑圧できる。
【００１８】
ところで、縦筋発生の他の要因として「ＣＤＳ抑圧残し」が知られている。ＣＤＳでは画素ごとの画素信号の増幅用トランジスタに対し、そのしきい値電圧のばらつきを抑圧するが、「ＣＤＳ抑圧残し」とは、ＣＤＳで抑圧しきれなかった微小なばらつきのことをいう。
【００１９】
前述した数ライン分の垂直ＯＢ信号を用いて固定パターンノイズを抑圧する特許文献１の方法では、とくに言及しなかったが、ランダムノイズや欠陥による影響の低減と同時に、数ライン分のデータを用いることによりＣＤＳでは抑圧しきれなかったばらつきも平均化され抑圧される。同じように、１つのダミーラインを用いた補正では当該ラインに対し数回アクセスしてその都度、画素信号を読み出し、それらの画素信号を平均化することによって、ランダムノイズは抑圧することができる。
ところが、ダミーラインを用いた方法が記載された特許文献２では、感光画素の影響を受けないノイズ成分が出力されるとの記載はあるが、ダミーラインの構成が不明であり、ノイズ成分が如何なるものかが明らかでない。図には他には何も接続されていないラインが垂直レジスタに接続されているものが描かれている。垂直信号線の駆動能力のばらつきは、画素のアンプトランジスタの主にしきい値電圧のばらつきと負荷ＭＯＳトランジスタ（電流源）のばらつきであり、この場合、負荷ＭＯＳトランジスタのばらつきは出力される。ただし、垂直信号線の動作電圧はおそらく適当な電位につられていることからアンプトランジスタが動作する電圧からはずれており、負荷ＭＯＳトランジスタのばらつきも正確には見積もれていないと考えられる。この場合、縦筋ノイズの原因の一部を無視して補正データが生成されてしまうことから、このことが逆に縦筋を大きくしてしまう原因となり得る。また、ＣＤＳ抑圧残しについて言及がなく、その効果も不明である。
【００２０】
上述した特許文献１に記載の遮光画素部を用いた縦筋補正方法、および、特許文献２のようにダミー画素部（ＤＭＹ）を用いた縦筋補正方法は別の問題をもっている。以下、この問題を説明する。
【００２１】
今までの説明では、補正用データをＯＢ信号やダミー画素信号を用いて生成し、画素信号から補正用データを差し引くことで固定パターンノイズをキャンセルしていた。この方法でキャンセルできる固定パターンノイズはオフセット性のばらつき要因で生じたものに限られる。「オフセット性のばらつき」とは入力信号量に応じてノイズ量を変化させない回路等のばらつきをいう。たとえば、入力信号をそのまま出力する１倍の回路において、入力信号量が１Ｖのときに出力信号が１．５Ｖであり、入力信号が２Ｖのときに出力信号が２．５Ｖならば、オフセットは載っているが、入力信号量に応じて、そのオフセット量０．５Ｖは変化していない。このようなノイズはオフセット性のばらつき要因で生じたものであり、そのときのノイズ量を以下、「オフセットエラー量」という。
【００２２】
縦筋状の固定パターンノイズの要因としては、たとえばＣＤＳ回路のばらつきのほかに、垂直信号線ごとに設けられた電流源のばらつき、ＣＤＳ後の信号を単数または複数のバスに点順次で排出するスイッチのばらつきなど様々な要因が挙げられるが、これらすべての要因が信号量に対してオフセット性のばらつきをもつとは限らない。たとえばＣＤＳ回路をキャパシタによるサンプル・ホールド（Ｓ／Ｈ）回路で構成すると、そのキャパシタのばらつきはゲイン性のばらつきとなる。ここで「ゲイン性のばらつき」とは、入力信号量に応じてノイズ量を変化させるような回路等のばらつきをいう。たとえば上記１倍の回路例で、入力信号量が１Ｖのときに出力信号が１．５Ｖであり、入力信号が２Ｖのときに出力信号が２．６Ｖならば、入力信号に応じてノイズ量（オフセット量）が変化している。このようなノイズはゲイン性のばらつき要因で生じたものであり、そのときのノイズ量を以下、「ゲインエラー量」という。
【００２３】
図１３（Ａ）に、ゲイン性のばらつきとオフセット性のばらつきを有する信号処理部（カラム処理部を含む）に対し、画素部で最大のオフセット差（オフセットエラー量）を有する第Ｍ列と第Ｎ列（Ｍ，Ｎ：任意の自然数）の各画素部から出力された信号を入力したときの当該信号処理部の入出力特性を示す。この図では、第Ｎ列を基準として第Ｍ列を相対的に示している。
入力信号がゼロの箇所は、ダミー画素部（ＤＭＹ）を読み出したときのダミー画素信号が入力された場合を示し、入力信号がゼロより少し大きい箇所は、遮光画素部（ＯＢ）を読み出したときのＯＢ信号が入力された場合を示している。このようにダミー画素信号は、ＯＢ画素や有効画素で発生する暗電流成分がないため、ＯＢ信号より暗電流分小さい。また、第Ｎ列ではダミー画素部（ＤＭＹ）からの信号はゼロであるが、オフセット性ばらつきのために第Ｍ列では、ある値の出力信号が生じている。図１３（Ａ）に示す第Ｎ列からの画素信号と第Ｍ列からの画素信号は、カラム処理による入出力関係を示す直線の傾きが同じでなく、このことがゲイン性のばらつきを発生させる要因となる。
【００２４】
図１３（Ａ）に示す信号量「ａ」はダミー画素部（ＤＭＹ）からの信号を用いて得られる縦筋補正データである。この信号量「ａ」を用いて縦筋補正を行うと、図１３（Ｂ）のようにカラム処理部の入出力関係を補正することができる。このとき、ゲインの傾きに差があるために第Ｍ列と第Ｎ列では完全に入出力関係が一致しない。この図では判りやすくするためゲイン傾きの差（ゲインエラー量）を大きく示しているが、実際のゲインエラー量はオフセットエラー量に比べて小さいため、通常は、オフセットエラーを除去するだけで十分である。
【００２５】
ところで、画像処理では非線型変換処理、たとえばガンマ補正を行う場合があり、この場合、入力信号に対して出力信号はリニアな関係とならない。ガンマ補正は、画像表示装置がブラウン管の場合、その入出力特性がリニアでないことから、その入出力特性とは逆の補正を映像信号に予めかけて、表示装置全体として入力と出力がリニアになるようにするための処理である。また、ブラウン管に入力される画像信号を補正する本来のガンマ処理とは別に、絵づくりのために意図的に非線型変換処理を行う場合がある。
【００２６】
ガンマ補正部は図１３（Ｃ）に示すような入出力関係を有し、通常、入力ゼロで無限の傾きを持つ。ガンマ補正部に入力される信号に対し実際は有限のゲインをかけるが、入力が小さいときに一番大きなゲインがかかる。入力がゼロのところは黒レベルの信号であるからＯＢ信号をゼロにクランプしてガンマ補正をかける。このとき、ゼロにクランプするＯＢ信号は同じラインに配置された水平ＯＢの信号を用いる。
【００２７】
いま、図１３（Ｂ）に示すようにゲインエラーがあるため入力が黒レベル（ＯＢレベル）のときに補正残し量「ｂ」が発生する。この状態でガンマ補正をした場合、このラインの水平ＯＢの信号レベルが第Ｎ列と等しかったとすると、水平ＯＢ信号を入力したガンマ補正部からは、第Ｎ列の信号と同様に正しくゼロ、すなわち黒レベルが出力される。ところが、水平ＯＢ信号にばらつきがあり、その上限が第Ｍ列と等しい場合、このときの水平ＯＢ信号を入力したガンマ補正部では補正残し量「ｂ」に応じた高いゲインがかけられて、図１３（Ｃ）に示す信号量「ｃ」のように増幅された信号が出力されてしまう。とくに黒レベルから灰色レベル付近で信号レベルが変化すると縦筋として目立つことから、入力光が一定の場合に、黒レベル付近の信号レベルが画素列でばらつかないようにすることが重要である。ところが、ダミー画素部（ＤＭＹ）を用いた従来の縦筋補正方法では、ゲイン性のばらつきがある場合にＯＢ信号レベルにレベル差が生じ、これがガンマ補正等で増大し、その結果として縦筋補正が十分できない、あるいは逆に、縦筋が目立ってしまうという不都合が生じていた。
【特許文献１】特開２０００−２６１７３０号公報
【特許文献２】特開平０６−１８９２００号公報
【発明の開示】
【発明が解決しようとする課題】
【００２８】
本発明が解決しようする第１の課題は、遮光画素部からの信号を用いた縦筋補正方法では、たとえばＣＤＳ回路のノイズ除去能力が十分でない場合に、遮光画素部のアンプトランジスタのしきい値電圧のばらつきによる影響を抑圧するために多数の遮光画素ラインが必要となってチップ面積が増大することである。
また、本発明が解決しようとする第２の課題は、ダミー画素を用いた縦筋補正方法では、画素列ごとに異なる垂直信号線の駆動能力の違いなどに応じて本来異なる信号レベルを無視して（時間平均すると）一定となる電圧を出力することから、このことが却って縦筋を発生させてしまう原因となるということである。
さらに、本発明が解決しようとする第３の課題は、遮光画素部を用いた縦筋補正方法、ダミー画素を用いた縦筋補正方法のいずれの方法を採用しても従来の縦筋補正方法では、オフセット性のばらつきに加えてゲイン性のばらつきがある場合に、黒レベル付近の補正精度が著しく低下するということである。
【課題を解決するための手段】
【００２９】
本発明に係る固体撮像装置は、光電変換用のフォトセンサと光電変換により生じる画素信号を増幅する画素内アンプトランジスタとを含む画素が配列されている画素部を備え、画素部の画素列ごとに垂直信号線が接続され、各垂直信号線から画素信号読み出し回路を経て画素信号を出力する固体撮像装置であって、電圧供給線と各垂直信号線との間にそれぞれが接続され、画素内アンプトランジスタよりサイズが大きな複数の画素外アンプトランジスタと、複数の画素外アンプトランジスタを駆動するバイアス回路と、バイアス回路が複数の画素外アンプトランジスタを駆動したときに各垂直信号線に現出する信号を前記画素信号読み出し回路に入力し、当該画素信号読み出し回路から出力される信号により画素列ごとの縦筋補正用データを生成して保持し、前記画素部の読み出し時に画素信号読み出し回路より出力される有効画素信号から前記画素列ごとの縦筋補正用データを差し引いて縦筋補正する縦筋補正回路とを有する。
本発明では、好適に、有効画素と同じ回路構成であるが遮光されている遮光画素を少なくとも１行配置している遮光画素部を前記画素部に備え、前記バイアス回路は、遮光画素部の画素内アンプトランジスタと前記画素外アンプトランジスタの出力電圧をモニタし、当該２つのアンプトランジスタの動作点が一致する向きに画素外アンプトランジスタの制御入力の電圧を調整する。
【００３０】
本発明では、好適に、前記バイアス回路は、入力される制御信号に応じて前記画素内アンプトランジスタをモニタするトランジスタの入力電圧を変化させて画素外アンプトランジスタの動作点を変更することが可能に構成されている。
この場合、さらに好適に、有効画素と同じ回路構成であるが遮光されている遮光画素を少なくとも１行配置している遮光画素部と、前記画素外アンプトランジスタを駆動しないで遮光画素部から読み出した遮光画素信号と、画素外アンプトランジスタを駆動したときに前記各垂直信号線に現出するダミー画素信号との信号レベル差を求める回路とをさらに備え、前記バイアス回路は、前記回路が求めた信号レベル差に応じて前記画素内アンプトランジスタをモニタするトランジスタに供給する入力電圧を制御する。
【００３１】
本発明に係る画像入力装置は、光電変換用のフォトセンサと光電変換により生じる画素信号を増幅する画素内アンプトランジスタとを含む画素が配列されている画素部を備え、画素部の画素列ごとに垂直信号線が接続され、各垂直信号線から画素信号読み出し回路を経て画素信号を出力する固体撮像素子が搭載されている画像入力装置であって、電圧供給線と各垂直信号線との間にそれぞれが接続され、画素内アンプトランジスタよりサイズが大きな複数の画素外アンプトランジスタと、複数の画素外アンプトランジスタを駆動するバイアス回路と、バイアス回路が複数の画素外アンプトランジスタを駆動したときに各垂直信号線に現出する信号を前記画素信号読み出し回路に入力し、当該画素信号読み出し回路から出力される信号により画素列ごとの縦筋補正用データを生成して保持し、前記画素部の読み出し時に画素信号読み出し回路より出力される有効画素信号から前記画素列ごとの縦筋補正用データを差し引いて縦筋補正する縦筋補正回路とを有し、少なくとも画素部、画素信号読み出し回路、画素外アンプトランジスタおよびバイアス回路が画像撮像素子の内部に形成されている。
【００３２】
本発明によれば、いわゆるダミー画素部に代わる構成として、画素列ごとの複数の画素外アンプトランジスタと、それを駆動するバイアス回路が設けられている。これらの構成から出力された信号が複数の垂直信号線に一斉に読み出されると、この信号が画素信号読み出し回路で並列処理される。
【００３３】
複数の画素外アンプトランジスタおよびバイアス回路は従来のダミー画素部と同様に、光電変換機能を有しないために暗電流に依存しない縦筋補正信号を出力する回路であるが、本発明で新たに設けられている画素外アンプトランジスタは、画素内アンプトランジスタのサイズを大きくしただけのものであることから、そこから出力される信号は画素列ごとの画素内アンプトランジスタのしきい値のばらつきを考慮し、また垂直信号線の駆動能力のばらつきを反映したものとなる。ただし、その２つのアンプトランジスタのサイズ比に応じてしきい値電圧のばらつきが抑制されるため、それらのばらつきを抑圧する回路（たとえば画素信号読み出し回路内のＣＤＳ回路）からは抑圧残しが低減された信号が出力される。
【００３４】
画素信号読み出し回路を経て当該信号が縦筋補正回路に入力されると、縦筋補正回路は、当該信号により画素列ごとの縦筋補正用データを生成して保持する。そして、縦筋補正回路は、画素部の読み出し時に画素信号読み出し回路より出力される有効画素信号を入力し、保持している画素列ごとの縦筋補正用データを、入力した有効画素信号から差し引いて縦筋補正を実行する。
【００３５】
また、バイアス回路を有しているため画素外アンプトランジスタの動作点を任意に設定し変更できる。
たとえば、画素外アンプトランジスタを駆動しないで遮光画素部から読み出した遮光画素信号と、画素外アンプトランジスタを駆動したときに各垂直信号線に現出するダミー画素信号との信号レベル差を求める回路を備えている構成において、バイアス回路は、当該回路が求めた信号レベル差に応じて画素内アンプトランジスタをモニタするトランジスタに供給する入力電圧を制御する。そのため画素外アンプトランジスタから出力される信号レベルのばらつき中心値を遮光画素信号レベルのばらつき中心に揃える制御が可能であり、その場合、画素外アンプトランジスタから出力される信号は、有効画素信号の遮光時の信号レベルとオフセット差がなくなる。
【発明の効果】
【００３６】
本発明にかかる固体撮像装置および画像入力装置では、従来のダミー画素部を用いた縦筋補正と同様、暗電流や欠陥画素の影響を受けない信号を画素外アンプトランジスタから出力させ、その信号を用いて縦筋補正データを得るため、遮光画素信号を用いて縦筋補正データを得る従来の方法のように遮光画素ラインを幾つも設ける必要がなく、縦筋補正に関するエリアペナルティが小さいという利点がある。
これに加えて、画素外アンプトランジスタから出力される信号は、時間平均すると一定となる電圧でなく、画素内アンプトランジスタのしきい値電圧を考慮し、また垂直信号線の駆動能力のばらつきの違いを反映した信号であることから、このこと自体、縦筋ノイズが増強される原因とならない。しかも、ばらつきのレベルそのものは２つのアンプトランジスタのサイズ比に応じて小さくなるので、ＣＤＳ回路などで行う処理で空間的なノイズ除去効果が向上する。
さらに、バイアス回路により画素外アンプトランジスタの動作点を任意に設定可能であることから、ゲイン性のばらつきがある場合でも、そのことによる縦筋補正精度の低下を防止できる。
【発明を実施するための最良の形態】
【００３７】
本発明は、画素信号を垂直信号線に読み出す、いわゆるＸ−Ｙアドレス方式の固体撮像装置に広く適用できる。このような固体撮像装置の代表的なものとしてＣＭＯＳイメージセンサがある。以下、ＣＭＯＳイメージセンサを例として説明する。
【００３８】
［第１の実施の形態］
図１はＣＭＯＳイメージセンサのブロック図、図２は画素部および画素信号読み出し回路の構成を示す図、図３は画素部および補正信号出力回路の構成を示す図である。
図１に示すＣＭＯＳイメージセンサは、画素がマトリクス状に配置された画素部１を有している。画素部１は、有効画素部（ＰＩＸＥＬ）および遮光画素部（ＯＢ）を有する。図２では簡略化のため同一行に属する３つの画素１０のみ示しているが、実際の有効画素部（ＰＩＸＥＬ）は、同じ構成の画素１０が行列状に多数配置された構成を有する。有効画素部（ＰＩＸＥＬ）を構成する各画素１０は、図２に示す３トランジスタ型の場合、入力した光を光電変換するフォトセンサＰＤと３つのトランジスタ１１〜１３とを有する。３つのトランジスタは、ノードＮＤをフローティング状態から電源線１５への接続状態に切り替え、ノードＮＤに電源電圧を充電して、その電荷量をリセットするリセットトランジスタ１１と、リセット後に再びフローティング状態となったノードＮＤにフォトセンサＰＤの蓄積電荷（通常、電子）を転送する転送トランジスタ１２と、ノードＮＤに転送された蓄積電荷に応じた画素信号を増幅して垂直信号線１４に出力するアンプトランジスタ１３とからなる。
【００３９】
リセットトランジスタ１１のゲートに、同一行内の画素に共通なリセット制御線１６が接続されている。また、転送トランジスタ１２のゲートに、同一行内の画素に共通な転送制御線１７が接続されている。
これらの制御線１６と１７、ならびに、電源線１５のそれぞれに各種信号を供給する垂直駆動回路２が接続されている。また、垂直信号線１４に一斉に読み出された画素信号を並列処理してノイズを除去し、時系列の信号に変換する画素信号読み出し回路３および水平シフトレジスタ４が設けられている。これらの垂直駆動回路２、画素信号読み出し回路３および水平シフトレジスタ４は、図１に示すタイミング制御回路５により制御されて動作する。
【００４０】
図３に示すように、有効画素部（ＰＩＸＥＬ）の列方向の一方に遮光画素部（ＯＢ）が配置されている。遮光画素部（ＯＢ）は有効画素部（ＰＩＸＥＬ）と全ての垂直信号線１４を共有している。このため遮光画素部（ＯＢ）から読み出された信号は、有効画素信号と同様に画素信号読み出し回路３に固有のばらつき（固定パターンノイズ）の影響を受けることになる。
なお、図３に示す配置例では、有効画素部（ＰＩＸＥＬ）の上側に遮光画素部（ＯＢ）が配置されているが、これを有効画素部（ＰＩＸＥＬ）の下側に配置してもよい。遮光画素部（ＯＢ）の１ラインのドット数（行方向の画素数）は有効画素部（ＰＩＸＥＬ）に合わせて決められるが、ライン数（列方向の画素数）は任意である。ただし、本実施の形態では少なくとも１ラインの遮光画素部（ＯＢ）が存在すればよい。
遮光画素部（ＯＢ）の各画素は、図３に示すように有効画素部（ＰＩＸＥＬ）の画素と同じ構成であるが、その表面が遮光層１Ａに覆われ外光の影響が防止されている。ただし、外光の入力がない場合でも暗電流の発生があり、その影響は免れることができない。
【００４１】
画素信号読み出し回路３は、図２に示すように、垂直信号線１４ごとに設けられた電流源３１、ＣＤＳ回路３２およびサンプリングスイッチ３３を有している。電流源３１は、アンプトランジスタ１３に一定電流を供給するために設けられている。また、ＣＤＳ回路３２は、有効画素部（ＰＩＸＥＬ）または遮光画素部（ＯＢ）の画素信号に対し、その黒レベルでサンプル・ホールドした電圧と、蓄積電荷に応じた画素信号レベルでサンプル・ホールドした電圧との差分をとって、両電圧に重畳したノイズ成分をキャンセルする回路である。このノイズ除去後の画素信号レベルはＣＤＳ回路３２の出力で保持された後、さらに、水平シフトレジスタ４から供給されるパルスによって順次オンされるサンプリングスイッチ３３により、点順次でサンプリングされる。
【００４２】
この画素信号の読み出し時中に、たとえば図２に示す構成では、２次元的に配置された画素１０に同じ光量の光が平行に入射してきたとすると、各画素１０に発生する電荷の量は同じであり出力される信号も一定となるはずである。ところが、図２に示す電流源３１のばらつき、ＣＤＳ回路３２内のキャパシタンス等のばらつき、サンプリングスイッチ３３のフィードスルーばらつき、水平シフトレジスタ４から出力されるパルス信号の配線と出力バスとのカップリング容量のばらつきといった様々な要因によって、画素信号は列によってばらつきを持って出力されてしまう。このばらつきに起因したノイズは、ランダムノイズではなく、常に同じ量だけ列ごとに発生する固定パターンノイズであり画像に縦筋として現れる。この固定パターンノイズは、信号の発生場所が有効画素部（ＰＩＸＥＬ）であるか遮光画素部（ＯＢ）であるかに関係なく同様に発生する。
【００４３】
図２に示す画素信号読み出し回路３は、この点順次サンプリング後の画素信号を複数本のバスに供給し、内蔵のマルチプレクサ３４で１つの時系列信号（出力信号）に変換する構成が採用されている。他の構成として、点順次サンプリング後の画素信号を１本の信号線に供給し、時系列の出力信号としてそのまま出力する構成を採用してもよい。
【００４４】
時系列の出力信号は、図１に示すように、アナログフロントエンド（ＡＦＥ）と称されるアナログ信号処理回路６に入力される。入力される時系列の信号は信号レベルが無信号の基準レベルより低いので、アナログ信号処理回路６内で反転され、また、必要に応じてゲイン調整や高周波成分の除去が行われた後、出力される。アナログ信号処理回路６から出力されるアナログ信号は、次段のＡＤコンバータ（ＡＤＣ）７によりディジタル化され、さらに出力処理回路８によりディジタル信号処理されて出力される。
【００４５】
本実施の形態に係るＣＭＯＳイメージセンサは、筋状の固定パターンノイズ（縦筋ノイズ）を抑圧するための手段として、図１に示すように補正信号出力回路９が設けられている。
補正信号出力回路９は、図３に示すように、画素列ごとに設けられたトランジスタ９１と、トランジスタの直流バイアスを制御するバイアス回路９２とを有する。
【００４６】
トランジスタ９１は、縦筋ノイズ除去のための補正用データを取得する際にバイアス回路９２によってオンされ、対応する列で選択された画素１０のアンプトランジスタ１３とペアで動作する。縦筋補正用に追加されたトランジスタ９１は、そのソースが対応する垂直信号線１４に接続され、そのドレインが電圧供給線１８に接続されている。電圧供給線１８に印加される電圧は、電源線１５に印加される電源電圧Ｖｄｄと同じであってもよいし、電源電圧Ｖｄｄとは異なる正の電圧であってもよい。
ただし、縦筋補正用に追加されたトランジスタ９１のゲート長、ゲート幅は水平方向の画素ピッチに収まる範囲でできるだけ大きくし、このことによって当該縦筋補正時に追加されるトランジスタ９１のサイズを有効画素１０で用いるアンプトランジスタ１３のサイズより十分大きくすることが望ましい。バイアス回路９２は、補正用データを取得する際にバイアス条件を２つのトランジスタ１３と９２で動作点が同じになるように設定するための回路である。このため垂直信号線１４から見ると、あたかも有効画素１０のアンプトランジスタ１３のサイズが見かけ上大きくなったことと等価になる。以下、縦筋補正用に追加されたトランジスタ９１を「画素外アンプトランジスタ」と称し、画素内のアンプトランジスタ１３と区別する。
【００４７】
一般に、あるトランジスタのゲート長をＬ、ゲート幅をＷとすると、隣り合った２つのペアトランジスタのしきい値電圧のばらつきは（１／ＬＷ）１／２に比例する。このため、画素内アンプトランジスタ１３のしきい値電圧が標準偏差σで１０ｍＶのばらつきをもつときに、たとえば、ゲート長Ｌとゲート幅Ｗがそれぞれ画素内アンプトランジスタ１３の１０倍となるように画素外アンプトランジスタ９１を設計すると、画素外アンプトランジスタ９１のしきい値電圧のばらつきは１ｍＶ程度の標準偏差σまで小さくなる。したがって、この場合、縦筋補正時において画素外アンプトランジスタ９１を用いることにより、アンプトランジスタのしきい値電圧のばらつきを１／１０に低減することができる。
【００４８】
このように画素内アンプトランジスタ１３とサイズが異なる画素外アンプトランジスタ９１を用いる場合に、その２つのトランジスタ１３と９１の動作点をバイアス回路９２によって揃えることが望ましい。単純にゲート長Ｌとゲート幅Ｗを画素内アンプトランジスタ１３のものと変えた画素外アンプトランジスタ９１を用いるだけでは、多くの場合、画素内アンプトランジスタ１３のソースフォロアの動作点と補正信号出力回路９の画素外アンプトランジスタ９１の動作点がずれてしまう。この場合、アンプトランジスタとソースフォロアを構成する負荷ＭＯＳトランジスタ（電流源３１）のばらつきが正確に見積もれなくなってしまう。このことを防止するには、画素外アンプトランジスタ９１のゲートバイアス電圧を、しきい値差に応じて画素内アンプトランジスタ１３のゲート電圧（ＯＢ信号電圧）とは異なる値に調整する必要がある。
【００４９】
図３に示すバイアス回路９２は、そのために設けられた回路であり、２つのトランジスタ９３と９４、比較器としてのアンプ９５、２つの電流源９６と９７、および、キャパシタ９８を有する。なお、キャパシタ９８は信号線の電圧変動を抑制するためのものであるため、その必要がない場合は省略可能である。
【００５０】
トランジスタ９３は、有効画素部（ＰＩＸＥＬ）および遮光画素部（ＯＢ）の画素内アンプトランジスタ１３とＯＢ信号レベルで動作点が同じとなるトランジスタを用いる。動作点を同じにするためにはトランジスタ９３として、画素内アンプトランジスタ１３と同じサイズ（ゲート長Ｌとゲート幅Ｗ）を有し同じプロセス条件で一括して形成されるものを用いることにより、同じ特性とすることが望ましい。画素内のリセットトランジスタ１１の動作時の電圧ドロップが無視できるとした場合、トランジスタ９３のドレインとゲートに電源線１５と同じ電圧、たとえば電源電圧Ｖｄｄが印加されるようになっている。このためトランジスタ９３のドレインおよびゲートのそれぞれが画素内アンプトランジスタ１３と同じ電圧で保持される。トランジスタ９３のソースと接地電位との間に電流源９６が接続され、また、トランジスタ９３のソースがアンプ９５の非反転入力「＋」に接続されている。電流源９６は縦筋補正時に垂直信号線１４を流れる電流と同じ電流を流す能力を有し、このため電流源９６とトランジスタ９３との接続中点の電位Ｖ１（アンプ９５の非反転入力電位）が画素内アンプトランジスタ１３のソース動作点の電位とほぼ等しくなる。
【００５１】
同じように、もう一方のトランジスタ９４は、画素外アンプトランジスタ９１とＯＢ信号レベルで動作点が同じとなるトランジスタを用いる。動作点を同じにするためにはトランジスタ９４として、画素外アンプトランジスタ９１と同じサイズ（ゲート長Ｌとゲート幅Ｗ）を有し同じプロセス条件で一括して形成されるものを用い、同じ特性とすることが望ましい。トランジスタ９４のドレインに画素外アンプトランジスタ９１のドレインと同じ電圧、たとえば電源電圧Ｖｄｄが印加され、また電流源９７も縦筋補正時に垂直信号線１４を流れる電流と同じ電流を流す能力を有している。このためトランジスタ９４と電流源９７の接続中点の電位Ｖ２が画素外アンプトランジスタ９１のソース動作点の電位とほぼ等しくなる。
【００５２】
トランジスタ９４と電流源９７の接続中点はアンプ９５の反転入力「−」に接続されている。また、アンプ９５の出力によってトランジスタ９４と画素外アンプトランジスタ９１との各ゲート電圧が駆動されるようになっている。このため、アンプ９５によって、接続中点の電位Ｖ２が、画素内アンプトランジスタ１３のソース動作点と同じ接続中点の電位Ｖ１と等しくなるように制御される。この制御の結果、トランジスタ９４のしきい値電圧をＶｔｈｏとすると、そのときのアンプ出力電位Ｖ３は（Ｖ１＋Ｖｔｈｏ）となる。アンプ出力電位Ｖ３（＝Ｖ１＋Ｖｔｈｏ）が画素外アンプトランジスタ９１のゲートに供給され、そこからしきい値Ｖｔｈｏ分下がった電位（Ｖ１）が当該画素外アンプトランジスタ９１のソース駆動点電位となる。したがって、画素内と画素外の２つのアンプトランジスタ１３と９１のソース駆動点電位がともに（Ｖ１）で揃えられる。
【００５３】
このソース駆動点が揃うことにより、遮光画素部（ＯＢ）部から出力されるＯＢ信号と、画素外アンプトランジスタ９１から出力される信号（以下、ＤＭＹ信号という）との基準がほぼ同じになる。ただし、ＤＭＹ信号は暗電流の影響がない分、ＯＢ信号より広いレンジの信号である。
ＤＭＹ信号が画素信号読み出し回路３を経てカラム処理され、さらに図１に示すアナログ信号処理回路６とＡＤＣ７を通って出力処理回路８に入力される。出力処理回路８内に縦筋補正回路が設けられている。縦筋補正回路の構成は、とくに図示しないが、たとえば複数回のＤＭＹ信号を出力させたときに、その加算平均をとることによりランダムノイズを除去する回路と、加算平均値を補正データとして保持するラインメモリと、有効画素信号の読み出し時に、ラインメモリから補正データを読み出して、入力されてきた有効画素信号から補正データをラインごとに減算する減算回路とを有する。
これにより減算回路からは縦筋補正後の有効画素信号が出力される。
【００５４】
本実施の形態では、遮光画素部にフォトセンサがない場合に比べ、２つのアンプトランジスタ１３と９１のサイズ比に応じて、アンプトランジスタのしきい値電圧による信号ばらつきが抑制されている。その結果、図２に示すＣＤＳ回路の入力信号のばらつきが小さくなる分、そのＣＤＳ抑圧残し量も低減される。なお、この信号ばらつきの抑制の程度は、アンプトランジスタ１３と９１のサイズ比を設計変更することで調整できる。つまり、電流源３１のばらつきが比較的大きな場合は、このトランジスタサイズ比を余り大きくし過ぎると、この電流源ばらつきがＣＤＳ入力信号に反映されにくくなり、実際の有効画素信号の読み出し時では反映されることとなる電流源の影響をＤＭＹ信号において小さくする。そのような場合は、固定パターンノイズの原因の一部を無視することになり却って縦筋を大きくする可能性がある。本実施形態では、アンプトランジスタ１３と９１のサイズ比を設計時に最適化することにより、電流源起因の縦筋ノイズ増大が発生しない範囲でアンプトランジスタ起因の信号ばらつきをできるだけ抑制してＣＤＳ抑圧残しを最小限にすることができるという利益が得られる。
【００５５】
なお、本実施の形態に限れば遮光画素部（ＯＢ）を設けることは必須ではない。設ける場合でも遮光画素部（ＯＢ）は１ライン分で済み、また画素外アンプトランジスタ９１の配置領域も通常画素の１ライン分で済む。なお、バイアス回路９２の占有面積は通常、１画素ラインより小さくできる。その結果、縦筋補正データを遮光画素信号のみから得る方法で遮光画素を８ラインとか１６ライン設ける場合に比べると、縦筋補正に関する回路のエリア面積は大幅に小さくできるという利益が得られる。
【００５６】
［第２の実施の形態］
図４は、第２の実施の形態に係る画素部および補正信号出力回路などの構成を示す図である。図１および図２に示す構成は本実施の形態でも共通する。
図４に示す構成では、図３に示す第１の実施の形態と比較すると、画素部の列方向（垂直方向）の一方側に垂直信号線短絡回路２０が付加されている。垂直信号線短絡回路２０は、垂直信号線１４ごとに設けられ、それぞれのソースが対応する垂直信号線１４に接続されドレインが共通接続されている複数のシャントトランジスタ２１から構成されている。シャントトランジスタ２１のゲートは共通の制御線２２に接続され、垂直駆動回路２により制御される。垂直駆動回路２に制御されて全てのシャントトランジスタ２１がオンすることにより、全ての垂直信号線１４の電位がイコライズされる。
【００５７】
これまでに説明したように、縦筋の原因は図２に示すような要因が考えられる。このとき、図２に示す電流源３１のばらつきの縦筋への影響が無視できるほど小さく別の要因が支配的な場合に、垂直信号線１４を並列に接続することで画素外アンプトランジスタ９１を並列化する。画素外アンプトランジスタ９１は元々比較的サイズが大きいことから特性のばらつきは小さいが、そのばらつきが気になるレベルのときは画素外アンプトランジスタ９１を並列化することにより、その特性ばらつきの寄与を平均化でき、結果としてＣＤＳ抑圧残しを防止して縦筋の原因となっている要因をさらに正確に抽出することが可能となる。
【００５８】
［第３の実施の形態］
第３の実施の形態では、第１および第２の実施の形態によるＣＤＳ抑圧残しの低減に加え、さらに前述したゲイン性のばらつき起因でガンマ補正などの非線型変換処理時に信号レベルのオフセット量がずれる課題を解決する手段を提示する。なお、本実施の形態では図１に示す遮光画素部（ＯＢ）を画素部１に備えることが必須となる。以下、縦筋補正時に遮光画素部（ＯＢ）から出力される信号をＯＢ信号、補正信号出力回路９から出力される信号をＤＭＹ信号と称する。
【００５９】
図５に第３の実施の形態に係るバイアス回路を示す。
このバイアス回路９２は、図３や図４と同様にモニタ用の２つのトランジスタ９３と９４、比較器としてのアンプ９５、２つの電流源９６と９７（およびキャパシタ９８：任意）を備えるが、さらに画素外アンプトランジスタ９１の入力電圧を切り換える２つのスイッチＳＷ１とＳＷ２が付加されている。
スイッチＳＷ１は画素外アンプトランジスタ９１の入力電圧をリセット読み出し時（Ｐ相）の基準電圧Ｖｐに設定するときにオンする。また、スイッチＳＷ２は画素外アンプトランジスタ９１の入力電圧を信号読み出し時（Ｄ相）の基準電圧Ｖｄに設定したい場合にオンする。
また、トランジスタ９３のゲート端子に、ＤＡコンバータ（ＤＡＣ）４１とアンプ４２を介して縦筋補正帰還回路４０が接続されている。縦筋補正帰還回路４０の入力に、図１に示すＡＤコンバータ（ＡＤＣ）７の出力が接続されている。なお、アンプの出力経路に接続されているキャパシタ４９は信号線電位安定のために設けているが、必要がないときは省略可能である。
【００６０】
図６に、縦筋補正帰還回路４０の構成例を示す。
縦筋補正帰還回路４０は、トランジスタ９３のゲート端子に与える電圧（以下、帰還量という）Ｖ４を求めるための回路である。縦筋補正帰還回路４０は、縦筋補正時にＡＤコンバータ（ＡＤＣ）７から出力されるＤＭＹ信号またはＯＢ信号を加算平均する加算平均回路４３、ＯＢ信号の平均値を保持するＯＢ平均値保持回路（第１の保持回路）４４、ＤＭＹ信号の平均値を保持するＤＭＹ平均値保持回路（第２の保持回路）４５、２つの保持回路４４と４５からＯＢ平均値とＤＭＹ平均値を読み出して差分を演算する減算器４６、減算器４６の差がゼロのときの帰還量Ｖ４を求める帰還量制御回路４７およびＯＲゲート４８を有する。
ＯＢ平均値保持回路４４に、図１に示すタイミング制御回路５からＯＢデータの演算指示が入力可能になっている。同様に、ＤＭＹ平均値保持回路４５に、タイミング制御回路５からＤＭＹデータの演算指示が入力可能になっている。ＯＢ平均値保持回路４４とＤＭＹ平均値保持回路４５は、対応する演算指示の入力に応じて保持データをリセットする。ＯＲゲート４８は何れかの演算指示の入力に応じて加算平均回路４３に許可信号を生成し、加算平均を開始させる。
【００６１】
ＤＭＹ信号およびＯＢ信号は加算平均回路４３に入力されると平均化され、ここで、時間的なばらつきである熱雑音のようなランダムノイズが十分に抑圧される。また、そのとき、たとえばＯＢ信号に黒点により黒レベルが異常に低い黒点ＯＢデータが１ライン（たとえば１０００画素）に１つ存在していても、平均化され１／１０００の寄与であるので平均値にはほとんど影響がない。白点も同様である。加算平均回路４３から出力されたＯＢ平均値（ＯＢ信号の黒レベルの平均値）はＯＢ平均値保持回路４４で保持され、加算平均回路４３から出力されたＤＭＹ平均値（ＤＭＹ信号の平均値）はＤＭＹ平均値保持回路４５で保持される。
たとえば１ライン分のＯＢ平均値およびＤＭＹ平均値のそれぞれが対応する保持回路４４と４５に保持されると、それらが減算器４６に読み出され、ここでＯＢ平均値とＤＭＹ平均値の差分値（信号レベル差）が求められる。
帰還量制御回路４７は差分値を入力し、その値に応じて帰還量Ｖ４を設定しＤＡコンバータ（ＤＡＣ）４１に出力する。ＤＡＣ４１によりアナログ値に変換された帰還量Ｖ４は図５に示すアンプ４２を通って画素内アンプトランジスタをモニタするトランジスタ９３のゲートに印加される。
【００６２】
前述したように、バイアス回路９２によって画素内と画素外の２つのアンプトランジスタ１３と９１のソース駆動点電位がともに（Ｖ１）で揃えられる。したがって、信号読み出し時（Ｄ相）において垂直信号線１４には、トランジスタ９４のゲートに印加された電圧Ｖｄから、そのしきい値電圧だけ下がった一定電圧が出力される。
一方、リセット動作時（Ｐ相）においてはスイッチＳＷ２がオフし、スイッチＳＷ１がオンすることから、垂直信号線１４にリセット動作時の基準電圧Ｖｐ（＞Ｖｄ）からトランジスタ９４のしきい値電圧だけ下がった一定電圧が出力される。リセット動作時の基準電圧Ｖｐは高い正の電圧であり電源電圧Ｖｄｄとしてもよい。いずれにしても、信号読み出し時には基準電圧Ｖｐより（Ｖｐ−Ｖｄ）だけ下がったレベルのＤＭＹ信号（補正信号）が補正信号出力回路９から垂直信号線１４に排出されることになる。前述したように全ての画素信号はアナログ信号処理回路６（図１）で反転増幅されることから、ＤＭＹ信号はＯＢ信号や有効画素信号に比べて（Ｖｐ−Ｖｄ）の正のオフセットがかかった信号となる。
【００６３】
図７に列方向にばらついたＤＭＹ信号とＯＢ信号の波形例を示す。ここで図７（Ａ）にオフセットをかけない場合、図７（Ｂ）にオフセットをかけた場合を示す。
オフセットがかけられない場合は、図７（Ａ）に示すように、ＤＭＹ信号の中心レベル（通常、ＤＭＹ平均値と一致する）は、ＯＢ信号の中心レベル（通常、ＯＢ平均値と一致する）より常に暗電流分だけ下がった信号レベルをとる。カラムばらつきは基本的にＤＭＹ信号とＯＢ信号で同じであるが、ＯＢ信号では図示のように白点欠陥や黒点欠陥が存在することがある。
【００６４】
これに対し、本実施の形態で図５および図６に示す回路を用いてオフセットをかけると、図７（Ｂ）に示すように、垂直信号線１４から読み出されるＤＭＹ信号はクランプ電圧を基準として（Ｖｐ−Ｖｄ）のオフセットがのった信号となる。図７（Ｂ）では極端にオフセットを大きくかけた場合を示しているが、このとき図６に示す回路において、ＤＭＹ平均値がＯＢ平均値より高いので減算器４６の出力がゼロとならず正の値を示す。したがって、帰還量制御回路４７が帰還をかけて減算器４６の出力がゼロとなる帰還量Ｖ４を求める。なお、減算器４６の出力と帰還量Ｖ４の関係は帰還量制御回路４７が差分値にフィードバック係数を掛けてＤＡＣ４１に出力する。なお、フィードバック係数はテーブルで持っていてもよいし演算により求めてもよい。あるいは、ＤＡＣ４１の値やアンプ４２のゲインを制御してもよい。この制御は収束性がよく平均値の差を検出した後に通常、１回の制御で所望の帰還量Ｖ４を設定できる。
以上の結果、図７（Ｂ）においてＯＢ中心レベルとＤＭＹ中心レベルが一致し、ＯＢレベルと同じ状態の縦筋補正データ（ＤＭＹ信号）を得ることができる。
【００６５】
図８（Ａ）〜図８（Ｃ）に、ゲイン性のばらつきとオフセット性のばらつきを有する信号処理部の入出力特性を示す。これらの図は本発明適用前の図１３（Ａ）〜図１３（Ｃ）に対応する。
図１３（Ａ）のようにＤＭＹ信号レベルで縦筋となるようなオフセットエラー量「ａ」を見積もった場合、その差分をＤＭＹ信号レベルでゼロとするように縦筋補正を行うと、図１３（Ｂ）に示すようにＯＢ信号レベルでは「ｂ」の補正残しが生じ、これがＯＢ信号レベルを基点とする非線型変換処理（たとえばガンマ補正）において増幅され、新たに縦筋が生じてしまうという問題があった。
【００６６】
本実施の形態では、ＯＢ信号レベルとＤＭＹ信号レベルとの差がなくなるようにＤＭＹ信号をオフセットさせることにより、黒点欠陥や白点欠陥がないため補正データの精度をあげることができるようにＤＭＹ信号で縦筋補正量「ａ」を見積もったときに、その縦筋補正量は図８（Ａ）に示すようにＯＢ信号レベルで見積もった場合と等価になる。したがって、図８（Ｂ）に示すようにＯＢ信号レベルで補正残し量がゼロとなり、図８（Ｃ）のようなガンマ補正を行った際に、図１３（Ｃ）に示すＯＢレベル付近の信号レベルでガンマ補正の変換精度が大幅に低下する不具合を防止することができる。
【００６７】
ところで、通常、固体撮像装置は黒レベルを基準にして信号処理を行うことから、黒レベルを検出し、信号処理回路にその値をフィードバックするためのクランプシステムを搭載している。図９は、その構成の一例を示している。
画素から出力されるＯＢ信号をクランプ回路５０に取り込み、クランプ回路５０内でディジタルフィルターを通しＯＢ平均値を演算して保持し、ＤＡコンバータ５１を通してアナログ信号処理回路（ＡＦＥ）６に対しクランプレベルを制御する。このときＡＦＥ６を通る画素信号の黒レベルがＯＢ平均値を基準としてＡＤコンバータ（ＡＤＣ）７の入力レンジに入るようにマージンが調節される。
ここでＤＭＹ信号は暗電流成分がないため、ＯＢ信号より暗電流分小さい。したがって、ＤＭＹ信号を取り込めるようにするためにはＯＢ信号ではなく、ＤＭＹ信号を用いてクランプをかけ、ＡＤ変換器の入力レンジに入るようにする必要がある。
【００６８】
ところが、通常では、ＯＢ信号でクランプをかけて暗電流に追従してＡＤＣ７の入力レンジに入るシステムになっていることから、ＤＭＹ信号でクランプをかける場合、画素の暗電流分、ＡＤＣ７の入力レンジを損してしまう。したがって、クランプシステムを搭載した固体撮像装置においてはＤＭＹ信号を用いて縦筋補正を行う際、ＤＭＹ信号も取り込めるようにクランプをかけてやらないと逆に取り込めなかった信号列に縦筋を発生させてしまうことになり、逆にＤＭＹ信号を取り込むためにはＡＤＣ７の入力レンジを損するという問題が発生してしまう。
【００６９】
本実施の形態では、図９に示すクランプシステムを搭載し、かつＤＭＹ信号でクランプをかける場合でも、そのＤＭＹ信号レベルはＯＢ信号レベル付近に予めオフセット調整されていることから、ＡＤコンバータ（ＡＤＣ）７の入力レンジを有効に使えることができ、従来、ＤＭＹ信号を縦筋補正に用いる際に生じるＡＤコンバータの入力レンジを損する問題を解決することができる。
【００７０】
なお、以上はＣＭＯＳイメージセンサで本発明の実施の形態を説明したが、このＣＭＯＳイメージセンサを画像入力装置、たとえばディジタルスチルカメラやディジタルビデオカメラなどに搭載した場合に、本実施の形態で新たに付加した回路のうち画素部内のトランジスタと近い位置に同じプロセスで同時形成する必要があるトランジスタを含む補正信号出力回路９、および、垂直信号線短絡回路２０はＣＭＯＳイメージセンサに内蔵する必要があるが、その他の回路は任意にＣＭＯＳイメージセンサ外部でプリント基板に実装された回路により実現することも可能である。ただし、ＣＭＯＳイメージセンサではＣＭＯＳプロセスが用いられることから必要な回路を内蔵させることが容易であり特性もよくなることから、上記説明のように必要な回路をＣＭＯＳイメージセンサ内に内蔵させることが望ましい。
【図面の簡単な説明】
【００７１】
【図１】本発明の第１〜第３の実施の形態に係るＣＭＯＳイメージセンサのブロック図である。
【図２】画素部および画素信号読み出し回路の構成を示す図である。
【図３】画素部および補正信号出力回路の構成を示す図である。
【図４】第２の実施の形態に係る画素部および補正信号出力回路などの構成を示す図である。
【図５】第３の実施の形態に係るバイアス回路を示す図である。
【図６】縦筋補正帰還回路の構成例を示すブロック図である。
【図７】列方向にばらついたＤＭＹ信号とＯＢ信号の波形例を示す図であり、（Ａ）はオフセットをかけない場合、（Ｂ）はオフセットをかけた場合を示す。
【図８】ゲイン性のばらつきとオフセット性のばらつきを有する信号処理部の入出力特性を示す図であり、（Ａ）は縦筋補正量見積もり時、（Ｂ）は縦筋補正後、（Ｃ）はガンマ補正処理をそれぞれ示す。
【図９】本発明の実施の形態でクランプシステムを搭載しているＣＭＯＳイメージセンサのブロック図である。
【図１０】解決課題の説明に用いた図であり、（Ａ）に画素部の構成を、（Ｂ）に画素部から出力されるアナログの画像信号の概略的な波形を、（Ｃ）に、画素信号読み出し回路による処理後の拡大したＯＢ信号をそれぞれ示す。
【図１１】解決課題の説明に用いた図であり、（Ａ）に白点欠陥と黒点欠陥がそれぞれ１つずつ存在する遮光画素部（ＯＢ）から読み出されたＯＢ信号の流れを示し、（Ｂ）に画素信号読み出し回路から出力されるカラム処理後のＯＢ信号を示す。
【図１２】解決課題の説明に用いた図であり、センサなし画素部（ＤＭＹ）を有する画素部の構成を示す図である。
【図１３】解決課題の説明に用いた図であり、（Ａ）は縦筋補正量の見積もり時、（Ｂ）は縦筋補正後、（Ｃ）はガンマ補正処理をそれぞれ示す。
【符号の説明】
【００７２】
１…画素部、２…垂直駆動回路、３…画素信号読み出し回路、４…水平シフトレジスタ、５…制御回路、６…アナログ信号処理回路、７…ＤＡコンバータ、８…出力回路、９…補正信号出力回路、１０…画素、１１…リセットトランジスタ、１２…転送トランジスタ、１３…画素内アンプトランジスタ、１４…垂直信号線、１８…電圧供給線、２０…垂直信号線短絡回路、２１…シャントトランジスタ、２２…制御線、３１…電流源、３２…ＣＤＳ回路、４０…縦筋補正帰還回路、４１…ＤＡコンバータ、４２…アンプ、４３…加算平均回路、４４…ＯＢ平均値保持回路、４５…ＤＭＹ平均値保持回路、４６…減算器、４７…帰還量制御回路、４８…ＯＲゲート、９１…画素外アンプトランジスタ、９２…バイアス回路、９３，９４…モニタ用トランジスタ、９５…アンプ、９６，９７…電流源、ＯＢ…遮光画素部、ＰＩＸＥＬ…有効画素部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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