(57)【要約】【課題】  Ｉ／Ｏセル内に入出力パッドを形成した場合、ボンディングの衝撃エネルギー、およびプロービング時の応力により回路素子にダメージを与えることを防ぐ。【解決手段】  半導体集積回路の入出力回路においてプロービング、あるいは、ボンディングを行う入出力パッド２１を備え、入出力パッド２１は入出力回路内部の素子領域上に少なくとも１個以上のパッドを有し、かつ最上層のパッド直下にビア６３が格子状に配置されている。これにより、ワイヤボンドのようなボンディング荷重による配線部や拡散部へのダメージを吸収し、またボールボンディング時の超音波の影響を緩和させ、かつプロービング時のパッド下層間膜にかかる応力、衝撃エネルギーが吸収される。このため、パッド直下の配線部や拡散素子へかかる応力が緩和され、ダメージを発生させることなく、容易に接続を行うことができる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体集積回路の入出力回路においてプロービング、あるいは、ボンディングを行う入出力パッドを備えた半導体装置であって、前記入出力パッドは前記入出力回路内部の素子領域上に少なくとも１個以上のパッドを有し、かつ最上層のパッド直下にビアが格子状に配置されていることを特徴とする半導体装置。
【請求項２】
前記入出力パッドは、第１の配線層に形成された第１のパッドメタルと、前記第１の配線層の一つ下層にある第２の配線層に形成された第２のパッドメタルと、前記第１のパッドメタルと第２のパッドメタルとの間の層間膜中に形成されたビアとを備え、前記ビアにより前記第１のパッドメタルと前記第２のパッドメタルが接続された積層ビア構造を有し、前記積層ビアが格子状に形成され、周期的に繰り返し配置される空隙部分を有する請求項１記載の半導体装置。
【請求項３】
前記積層ビアの空隙部分が三角形である請求項２記載の半導体装置。
【請求項４】
前記積層ビアの空隙部分の、前記第１のパッドメタル側の開口部が前記第２のパッドメタル側の開口部より大きい請求項２または３記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体集積回路装置における入出力回路と入出力パッドに関するものであり、特に、パッド部の断面構造、およびその配置についての半導体装置に関するものである。
【背景技術】
【０００２】
半導体装置の一般的な入出力回路の構造を図８（ａ），（ｂ）に示す。
【０００３】
図８（ａ）は、単一のＩＯセルの入出力回路のレイアウトを示した平面図である。２２は外部パッド、３１は第１の保護膜（例えばＰ−ＳｉＮ膜など）、３２は第２の保護膜（たとえばポリイミド膜）である。図８（ｂ）は、従来の入出力回路の断面図である。図８に示す従来例では、外部パッド２２は、配線の最上層に形成された第１のパッドメタル６７と一つ下の配線層に形成された第２のパッドメタル６５、およびこれら２つのパッドメタル間に形成された柱状のビア６６により、積層ビア構造をとる。ビアはＷ(タングステン)等の金属で形成される。このビアは、第１のパッドメタル６７と第２のパッドメタル６５の間に単独でつなぐ柱がたくさん立っている形状で、ビアの周りは絶縁膜である。８１はパッド引出し部メタル、１０は最下層の配線、９１はひとつ上層の第１の電源層メタルを示す。１４はダミーパターンである。このダミーパターン１４の代わりに、第１の電源層メタル９１を繰り返しで形成する場合もある。図９（ａ）は第１のパッドメタルの平面図、図９（ｂ）は第２のパッドメタルの平面図である。
【０００４】
これに対し、チップサイズの縮小を目的として、電極パッドをＩ／Ｏセルの素子形成
領域上に配置した構造が各社から提案されている。
【０００５】
例えば、ロジック回路やドライバ回路の上に層間絶縁膜を設け、その上に入力パッド、あるいは出力パッドを形成した半導体集積回路を提案している（特許文献１）。
【特許文献１】特開平６−２４４２３５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、このような従来構造の素子上パッド構造の電極パッドでは、パッドへのワイヤボンディングによる、衝撃荷重の影響で、パッド直下の配線や層間絶縁膜にダメージを与える恐れがある。あるいは、パッド直下に形成された拡散素子、たとえばトランジスタの動作特性の変化（劣化）という影響を与える可能性がある。
【０００７】
特に金ボールボンドによるワイヤボンディングでは、チップを２３０〜２４０℃に加熱し、所定の荷重を加えながら超音波印加により、アルミパッド表面の酸化膜を破り、アルミの真性面と金の界面で、金−アルミ合金を形成するプロセスである。この時印加される超音波ＵＳエネルギーにより、パッド下の層間膜とメタル界面に生じる応力により、ＳｉＯ2等で形成される層間膜にクラックが発生する。
【０００８】
また、ＮＴＴエレクトロニクス研究所の報告では、ボンディングパッド直下に形成した、トランジスタの特性（Ｖｔ、Ｇｍ、ホットキャリア寿命、等）が劣化することが判明している（第４５回応用物理学関係連合講演会 講演予稿集ｐ８４９、１９９８．３、他）
一方、プローブ検査（Ｐ検）の一般的方法である、カンチレバー方式のＰ検では、タングステンなどのニードル針の押圧により、パッドメタル直下には、大きな集中荷重がかかり、層間膜クラックを発生させる。
【０００９】
したがって、この発明の目的は、Ｉ／Ｏセル内に入出力パッドを形成した場合、ボン
ディングの衝撃エネルギー、およびプロービング時の応力により回路素子にダメージを与えることがない半導体装置を提供することである。
【課題を解決するための手段】
【００１０】
前記課題を解決するためにこの発明の請求項１記載の半導体装置は、半導体集積回路の入出力回路においてプロービング、あるいは、ボンディングを行う入出力パッドを備えた半導体装置であって、前記入出力パッドは前記入出力回路内部の素子領域上に少なくとも１個以上のパッドを有し、かつ最上層のパッド直下にビアが格子状に配置されている。
【００１１】
請求項２記載の半導体装置は、前記入出力パッドは、第１の配線層に形成された第１のパッドメタルと、前記第１の配線層の一つ下層にある第２の配線層によって形成された第２のパッドメタルと、前記第１のパッドメタルと第２のパッドメタルとの間の層間膜中に形成されたビアとを備え、前記ビアにより前記第１のパッドメタルと前記第２のパッドメタルが接続された積層ビア構造を有し、前記積層ビアが格子状に形成され、周期的に繰り返し配置される空隙部分を有する。
【００１２】
請求項３記載の半導体装置は、請求項２記載の半導体装置において、前記積層ビアの空隙部分が三角形である。
【００１３】
請求項４記載の半導体装置は、請求項２または３記載の半導体装置において、前記積層ビアの空隙部分の、前記第１のパッドメタル側の開口部が前記第２のパッドメタル側の開口部より大きい。
【発明の効果】
【００１４】
この発明の請求項１記載の半導体装置によれば、入出力パッドは入出力回路内部の素子領域上に少なくとも１個以上のパッドを有し、かつ最上層のパッド直下にビアが格子状に配置されているので、ワイヤボンドのようなボンディング荷重による配線部や拡散部へのダメージを吸収し、またボールボンディング時の超音波の影響を緩和させ、かつプロービング時のパッド下層間膜にかかる応力、衝撃エネルギーが吸収される。このため、パッド直下の配線部や拡散素子へかかる応力が緩和され、ダメージを発生させることなく、容易に接続を行うことができる。その結果、素子領域の外側に配置された入出力パッド部分の面積がなくなるため、チップサイズを縮小させることができ、チップコストを低減するという大きな効果をもたらすことができる。
【００１５】
請求項２では、入出力パッドは、第１の配線層に形成された第１のパッドメタルと、第１の配線層の一つ下層にある第２の配線層によって形成された第２のパッドメタルと、第１のパッドメタルと第２のパッドメタルとの間の層間膜中に形成されたビアとを備え、ビアにより第１のパッドメタルと第２のパッドメタルが接続された積層ビア構造を有し、積層ビアが格子状に形成され、周期的に繰り返し配置される空隙部分を有するので、この積層ビアの部分でワイヤボンドのようなボンディング荷重による配線部や拡散部へのダメージを吸収し、またボールボンディング時の超音波の影響を緩和させ、かつプロービング時のパッド下層間膜にかかる応力、衝撃エネルギーが吸収される。このため、パッド直下の配線部や拡散素子へかかる応力が緩和され、ダメージを発生させることなく、容易に接続を行うことができる。
【００１６】
請求項３では、積層ビアの空隙部分が三角形であるので、三角形は、幾何学的に変形、つぶれに対する構造保持能力に優れている。そのため、第１のパッドメタルと第２のパッドメタル間の構造がより強固なものとなり、プロービング時、ボンディング時にそれぞれ積層ビアで生じる応力発生を緩和することができ、層間膜クラック等の物理的ダメージの発生を抑制することが可能となる。
【００１７】
請求項４では、積層ビアの空隙部分の、第１のパッドメタル側の開口部が第２のパッドメタル側の開口部より大きいので、さらに幾何学的に変形、つぶれに対する構造保持能力に優れている。
【発明を実施するための最良の形態】
【００１８】
この発明の第１の実施の形態を図１〜図３に基づいて説明する。図１（ａ）は、本発明の第１の実施形態の半導体装置の平面図、図１（ｂ）は断面図である。本図面では、４層配線構造の場合を示している。以下、本実施形態の説明では、入出力回路の素子領域上にパッドを形成した素子上パッドをＰＯＥ（Ｐａｄ  Ｏｎ  Ｅｌｅｍｅｎｔ）パッドと称する。
【００１９】
図１において、２１はＰＯＥプローブ・ボンディングパッド（入出力パッド）、３１はＰＳｉＮなどの第１の保護膜、３２はポリイミドなどの第２の保護膜である。ＰＯＥプローブ・ボンディングパッド２１は、半導体集積回路の入出力回路においてプロービング、あるいは、ボンディングを行うもので、入出力回路内部の素子領域上に少なくとも１個以上のパッドを有し、かつ最上層のパッド直下にビアが格子状に配置されている。すなわち、格子状の面を持ったビア構造になっていて、格子状のビアの中に絶縁膜の柱があるような構成である。
【００２０】
この場合、ＰＯＥプローブ・ボンディングパッド２１は、最上層である第１の配線層に形成された上層メタル（第１のパッドメタル）６１と、その一つ下の第２の配線層に形成された下層メタル（第２のパッドメタル）６２と、上層メタル６１と下層メタル６２との間の層間膜中に形成されこれらのパッドメタル間を接続するビア６３とからなる、積層ビア構造を有している。積層ビア構造は、ワイヤボンドなどのボンディング工程で生じるクレタリングを抑制するのに効果がある。これらパッドの下には、電源供給のための、第１の電源層メタル９１、さらに下層には、入出力回路内への信号供給のための最下層メタル１０が形成されており、ＰＯＥパッド２１と最下層メタル１０は、引出し部メタル８１のスタック構造により電気的に接続されている。７１は第１の層間膜、７２は第２の層間膜、７３は第３の層間膜である。
【００２１】
図２（ａ）は、本発明の第１の実施形態における積層ビア６３の平面図、図２（ｂ）は、図２（ａ）の積層ビア６３のＡ−Ａ’断面図である。本実施形態では、積層ビアを格子状にしている。積層ビア金属材料は、層間膜絶縁材料よりも強く靭性を持つ。このため、上層メタル６１と下層メタル６２間の構造が強固なものとなり、プロービング時、ボンディング時にそれぞれ積層ビア部で生じる応力発生を緩和することができ、層間膜クラック等の物理的ダメージの発生を抑制することが可能となる。
【００２２】
図３（ａ）は、本発明の第１の実施形態について、実際にプロービング、ボールボンドを行なった際の様子を示した平面図、図３（ｂ）は断面図である。プローブ針４２のすべりにより、ＰＯＥプローブ・ボンディングパッド２１上に、プローブ痕４１が生じる。４３は、ＰＯＥプローブ・ボンディングパッド２１上に形成された金属バンプである。ワイヤボンドの際も、ＰＯＥプローブ・ボンディングパッド２１上にボールを形成する。
【００２３】
この発明の第２の実施の形態を図４に基づいて説明する。図４（ａ）は、本発明の第２の実施形態の半導体装置の平面図、図４（ｂ）は、本発明の第２の実施形態における積層ビア６３の平面図、図４（ｃ）は、図４（ｂ）の積層ビア６３のＡ−Ａ’断面図である。
【００２４】
本実施形態では、積層ビアを三角形の格子状にしている。すなわち、積層ビアは格子状に形成され、周期的に繰り返し配置される空隙部分が三角形である。三角形は、幾何学的に変形、つぶれに対する構造保持能力に優れている。このため、上層メタル６１と下層メタル６２間の構造がより強固なものとなり、プロービング時、ボンディング時にそれぞれ積層ビア部で生じる応力発生を緩和することができ、層間膜クラック等の物理的ダメージの発生を抑制することが可能となる。その他の構成は、第１の実施の形態と同様である。
【００２５】
第２の実施形態においても図３と同様に、プロービング、ボールボンドを行なう際は、プローブ針４２のすべりにより、ＰＯＥプローブ・ボンディングパッド２１上に、プローブ痕４１が生じる。また、ＰＯＥプローブ・ボンディングパッド２１上に金属バンプ４３が形成される。ワイヤボンドの際も、ＰＯＥプローブ・ボンディングパッド２１上にボールを形成する。
【００２６】
この発明の第３の実施の形態を図５に基づいて説明する。図５（ａ）は、本発明の第３の実施形態の半導体装置の平面図、図５（ｂ）は、本発明の第３の実施形態における積層ビア６３の平面図、図５（ｃ）は、図５（ｂ）の積層ビア６３のＡ−Ａ’断面図である。
【００２７】
本実施形態では、積層ビアを円形格子状にしている。すなわち、積層ビアは格子状に形成され、周期的に繰り返し配置される空隙部分が円形である。この円形部９０は、最密充填となるように配置する。この配列は、幾何学的に変形、つぶれに対する構造保持能力に優れている。このため、上層メタル６１と下層メタル６２間の構造がより強固なものとなり、プロービング時、ボンディング時にそれぞれ積層ビア部で生じる応力発生を緩和することができ、層間膜クラック等の物理的ダメージの発生を抑制することが可能となる。その他の構成は、第１の実施の形態と同様である。
【００２８】
第３の実施形態においても図３と同様に、プロービング、ボールボンドを行なう際は、プローブ針４２のすべりにより、ＰＯＥプローブ・ボンディングパッド２１上に、プローブ痕４１が生じる。また、ＰＯＥプローブ・ボンディングパッド２１上に金属バンプ４３が形成される。ワイヤボンドの際も、ＰＯＥプローブ・ボンディングパッド２１上にボールを形成する。
【００２９】
この発明の第４の実施の形態を図６に基づいて説明する。図６（ａ）は、本発明の第４の実施形態の半導体装置の平面図、図６（ｂ）は、本発明の第４の実施形態における積層ビア６３の平面図、図６（ｃ）は、図６（ｂ）の積層ビア６３のＡ−Ａ’断面図である。
【００３０】
本実施形態では、積層ビアを三角形の格子状にしている。すなわち、第２の実施形態と同様に積層ビアは格子状に形成され、周期的に繰り返し配置される空隙部分が三角形である。また、積層ビアの空隙部分１０１の、第１のパッドメタル６１側の開口部が第２のパッドメタル６２側の開口部より大きい。
【００３１】
この場合、積層ビア空隙１０１の形状を三角錐状に作成する。この形状は、擬似正四面体構造となり、この周期的繰り返しは最密充填の結晶構造に近くなることにより、幾何学的に変形、つぶれに対する構造保持能力に優れる。このため、上層メタル６１と下層メタル６２間の構造がより強固なものとなり、プロービング時、ボンディング時にそれぞれ積層ビア部で生じる応力発生を緩和することができ、層間膜クラック等の物理的ダメージの発生を抑制することが可能となる。その他の構成は、第１の実施の形態と同様である。
【００３２】
第４の実施形態においても図３と同様に、プロービング、ボールボンドを行なう際は、プローブ針４２のすべりにより、ＰＯＥプローブ・ボンディングパッド２１上に、プローブ痕４１が生じる。また、ＰＯＥプローブ・ボンディングパッド２１上に金属バンプ４３が形成される。ワイヤボンドの際も、ＰＯＥプローブ・ボンディングパッド２１上にボールを形成する。
【００３３】
この発明の第５の実施の形態を図７に基づいて説明する。図７（ａ）は、本発明の第５の実施形態の半導体装置の平面図、図７（ｂ）は、本発明の第５の実施形態における積層ビア６３の平面図、図７（ｃ）は、図７（ｂ）の積層ビア６３のＡ−Ａ’断面図である。
【００３４】
本実施形態では、積層ビアを円形格子状にしている。すなわち、第３の実施形態と同様に積層ビアは格子状に形成され、周期的に繰り返し配置される空隙部分が円形である。この円形部は、最密充填となるように配置する。また、積層ビアの空隙部分１０２の、第１のパッドメタル６１側の開口部が第２のパッドメタル６２側の開口部より大きい。
【００３５】
この場合、積層ビア空隙１０２の形状を円錐状に形成する。この配列は、幾何学的に変形、つぶれに対する構造保持能力に優れている。このため、上層メタル６１と下層メタル６２間の構造がより強固なものとなり、プロービング時、ボンディング時にそれぞれ積層ビア部で生じる応力発生を緩和することができ、層間膜クラック等の物理的ダメージの発生を抑制することが可能となる。その他の構成は、第１の実施の形態と同様である。
【００３６】
第５の実施形態においても図３と同様に、プロービング、ボールボンドを行なう際は、プローブ針４２のすべりにより、ＰＯＥプローブ・ボンディングパッド２１上に、プローブ痕４１が生じる。また、ＰＯＥプローブ・ボンディングパッド２１上に金属バンプ４３が形成される。ワイヤボンドの際も、ＰＯＥプローブ・ボンディングパッド２１上にボールを形成する。
【産業上の利用可能性】
【００３７】
本発明にかかる半導体装置は、パッド直下の配線部や拡散素子へかかる応力が緩和され、ダメージを発生させることなく、容易に接続を行うことができ、その結果、素子領域の外側に配置された入出力パッド部分の面積がなくなるため、チップサイズを縮小させることができるという効果を有し、半導体集積回路の入出力回路として有用である。
【図面の簡単な説明】
【００３８】
【図１】（ａ）は本発明の第１の実施形態の半導体装置の平面図、（ｂ）は（ａ）の断面図である。
【図２】（ａ）は本発明の第１の実施形態における積層ビアの平面図、（ｂ）は（ａ）の積層ビアのＡ−Ａ’断面図である。
【図３】（ａ）は本発明の実施形態についてプロービング、ボールボンドを行なった際の様子を示した平面図、（ｂ）は（ａ）の断面図である。
【図４】（ａ）は本発明の第２の実施形態の半導体装置の平面図、（ｂ）は本発明の第２の実施形態における積層ビアの平面図、（ｃ）は（ｂ）の積層ビアのＡ−Ａ’断面図である。
【図５】（ａ）は本発明の第３の実施形態の半導体装置の平面図、（ｂ）は本発明の第３の実施形態における積層ビアの平面図、（ｃ）は（ｂ）の積層ビアのＡ−Ａ’断面図である。
【図６】（ａ）は本発明の第４の実施形態の半導体装置の平面図、（ｂ）は本発明の第４の実施形態における積層ビアの平面図、（ｃ）は（ｂ）の積層ビアのＡ−Ａ’断面図である。
【図７】（ａ）は本発明の第５の実施形態の半導体装置の平面図、（ｂ）は本発明の第５の実施形態における積層ビアの平面図、（ｃ）は（ｂ）の積層ビアのＡ−Ａ’断面図である。
【図８】（ａ）は従来例の半導体装置の平面図、（ｂ）は（ａ）の断面図である。
【図９】（ａ）は従来例の第１のパッドメタルの平面図、（ｂ）は従来例の第２のパッドメタルの平面図である。
【符号の説明】
【００３９】
１０  最下層メタル
１４  ダミーパターン
２１  ＰＯＥプローブ・ボンディングパッド
２２  外部パッド
３１  第１の保護膜
３２  第２の保護膜
４１  プローブ痕
４２  プローブ針
４３  金属バンプ
６１  ＰＯＥプローブ・ボンディングパッドの上層メタル
６２  ＰＯＥプローブ・ボンディングパッドの下層メタル
６３  ビア
６４  ＰＯＥプローブパッド下バッファメタル
６５  外部パッド下層メタル
６６  外部パッドビア
６７  外部パッド上層メタル
７１  第１の層間膜
７２  第２の層間膜
７３  第３の層間膜
８１  引出し部メタル
９０  円形部
９１  第１の電源層メタル
９２  第２の電源層メタル
１０１  積層ビア空隙
１０２  積層ビア空隙
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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