(57)【要約】【課題】シリアルパラレル変換回路、パラレルシリアル変換回路等の高速動作回路を内蔵し、しかも一般的な半導体集積回路検査装置による高速動作回路の検査が可能であり、さらに半導体集積回路装置内の高速信号配線間のクロストークの影響の低減も可能な半導体集積回路装置を提供すること。【解決手段】低速信号入力端子 3 からの信号をパラレルシリアル変換するパラレルシリアル変換回路11と、パラレルシリアル変換回路の出力 11 をそのまま出力するかもしくは信号出力を停止する出力停止回路12と、出力停止回路 12 の出力と高速信号入力端子 1 からの信号が入力される信号選択回路 13 と、信号選択回路 13 の出力をシリアルパラレル変換シリアルパラレル変換回路 14 と、シリアルパラレル変換回路 14 の出力を必要に応じて並び替えて低速信号出力端子 4 から出力するワード同期回路を備えた半導体集積回路装置を構成する。【選択図】    図１
2005090984.tif 000002
【特許請求の範囲】
【請求項１】
高速信号入力端子と、高速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力されるパラレルシリアル変換回路と、前記パラレルシリアル変換回路の出力が入力され入力信号をそのまま出力するかもしくは信号出力を停止する出力停止回路と、前記出力停止回路の出力と前記高速信号入力端子からの信号が入力される信号選択回路と、前記出力停止回路と前記信号選択回路の制御を行うための制御信号入力端子と、前記信号選択回路の出力が入力されるシリアルパラレル変換回路と、前記パラレルシリアル変換回路と前記シリアルパラレル変換回路に高周波クロック信号を供給する発振回路と、前記シリアルパラレル変換回路の出力が入力され前記シリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えるワード同期回路を備え、前記パラレルシリアル変換回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記シリアルパラレル変換回路が前記信号選択回路からの入力信号と前記発振回路から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記シリアルパラレル変換回路もしくはワード同期回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記パラレルシリアル変換回路の出力を前記高速信号出力端子から出力し、前記ワード同期回路の出力を前記低速信号出力端子から出力することを特徴とした半導体集積回路装置。
【請求項２】
高速信号入力端子と、高速信号出力端子と、低速信号出力端子と、低周波クロック入力端子と、特定の時系列パターンを有するデータを生成してそのデータを出力する検査用のパターン生成回路と、前記検査用のパターン生成回路からの信号が入力されるパラレルシリアル変換回路と、前記パラレルシリアル変換回路の出力が入力され入力信号をそのまま出力するかもしくは信号出力を停止する出力停止回路と、前記出力停止回路の出力と前記高速信号入力端子からの信号が入力される信号選択回路と、前記信号選択回路の出力が入力されるシリアルパラレル変換回路と、前記パラレルシリアル変換回路と前記シリアルパラレル変換回路に高周波クロック信号を供給する発振回路と、前記シリアルパラレル変換回路の出力が入力され前記シリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えるワード同期回路と、前記ワード同期回路の出力が入力され入力されたデータ列が検査用のパターン生成回路の出力データ列と一致しているか否かの照合を行う検査用のパターン照合回路と、前記出力停止回路、信号選択回路、検査用のパターン生成回路及び検査用のパターン照合回路の制御を行うための制御信号入力端子を備え、前記シリアルパラレル変換回路が前記信号選択回路からの入力信号と前記発振回路から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記シリアルパラレル変換回路、ワード同期回路もしくは検査用のパターン照合回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記パラレルシリアル変換回路の出力を前記高速信号出力端子から出力し、前記検査用のパターン照合回路の照合結果を前記低速信号出力端子から出力することを特徴とした半導体集積回路装置。
【請求項３】
高速信号入力端子と、高速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力されるパラレルシリアル変換回路と、前記パラレルシリアル変換回路の出力が入力され入力信号をそのまま出力するかもしくは信号出力を停止する出力停止回路と、前記パラレルシリアル変換回路の出力が入力される第１の高速動作回路と、前記高速信号入力端子からの信号が入力される第２の高速動作回路と、前記出力停止回路の出力と前記第２の高速動作回路の出力が入力される信号選択回路と、前記出力停止回路と前記信号選択回路の制御を行うための制御信号入力端子と、前記信号選択回路の出力が入力されるシリアルパラレル変換回路と、前記パラレルシリアル変換回路と前記シリアルパラレル変換回路に高周波クロック信号を供給する発振回路と、前記シリアルパラレル変換回路の出力が入力され前記シリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えるワード同期回路を備え、前記パラレルシリアル変換回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記シリアルパラレル変換回路が前記信号選択回路からの入力信号と前記発振回路から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記シリアルパラレル変換回路もしくはワード同期回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記第１の高速動作回路の出力を前記高速信号出力端子から出力し、前記ワード同期回路の出力を前記低速信号出力端子から出力することを特徴とした半導体集積回路装置。
【請求項４】
高速信号入力端子と、高速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力されるパラレルシリアル変換回路と、前記パラレルシリアル変換回路の出力が入力される第１の高速信号処理回路と、前記第１の高速信号処理回路の出力が入力され入力信号をそのまま出力するかもしくは信号出力を停止する出力停止回路と、前記出力停止回路の出力と前記高速信号入力端子からの信号が入力される信号選択回路と、前記出力停止回路と前記信号選択回路の制御を行うための制御信号入力端子と、前記信号選択回路の出力が入力される第２の高速信号処理回路と、第２の高速信号処理回路の出力が入力されるシリアルパラレル変換回路と、前記パラレルシリアル変換回路と前記シリアルパラレル変換回路に高周波クロック信号を供給する発振回路と、前記シリアルパラレル変換回路の出力が入力され前記シリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えるワード同期回路を備え、前記パラレルシリアル変換回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記シリアルパラレル変換回路もしくは第２の高速信号処理回路が前記信号選択回路からの入力信号と前記発振回路から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記シリアルパラレル変換回路もしくはワード同期回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記第１の高速信号処理回路の出力を前記高速信号出力端子から出力し、前記ワード同期回路の出力を前記低速信号出力端子から出力することを特徴とした半導体集積回路装置。
【請求項５】
高速信号入力端子と、高速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力される第１の信号処理回路と、前記第１の信号処理回路の出力が入力されるパラレルシリアル変換回路と、前記パラレルシリアル変換回路の出力が入力され入力信号をそのまま出力するかもしくは信号出力を停止する出力停止回路と、前記出力停止回路の出力と前記高速信号入力端子からの信号が入力される信号選択回路と、前記出力停止回路と前記信号選択回路の制御を行うための制御信号入力端子と、前記信号選択回路の出力が入力されるシリアルパラレル変換回路と、前記パラレルシリアル変換回路と前記シリアルパラレル変換回路に高周波クロック信号を供給する発振回路と、前記シリアルパラレル変換回路の出力が入力され前記シリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えるワード同期回路と、前記ワード同期回路の出力が入力される第２の信号処理回路を備え、前記パラレルシリアル変換回路もしくは前記第１の信号処理回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記シリアルパラレル変換回路が前記信号選択回路からの入力信号と前記発振回路から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記シリアルパラレル変換回路、ワード同期回路もしくは第２の信号処理回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記パラレルシリアル変換回路の出力を前記高速信号出力端子から出力し、前記第２の信号処理回路の出力を前記低速信号出力端子から出力することを特徴とした半導体集積回路装置。
【請求項６】
高速信号入力端子と、高速信号出力端子と、低速信号出力端子と、低周波クロック入力端子と、特定の時系列パターンを有するデータを生成してそのデータを出力する検査用のパターン生成回路と、前記検査用のパターン生成回路からの信号が入力される第１の信号処理回路と、前記第１の信号処理回路の出力が入力されるパラレルシリアル変換回路と、前記パラレルシリアル変換回路の出力が入力され入力信号をそのまま出力するかもしくは信号出力を停止する出力停止回路と、前記出力停止回路の出力と前記高速信号入力端子からの信号が入力される信号選択回路と、前記信号選択回路の出力が入力されるシリアルパラレル変換回路と、前記パラレルシリアル変換回路と前記シリアルパラレル変換回路に高周波クロック信号を供給する発振回路と、前記シリアルパラレル変換回路の出力が入力され前記シリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えるワード同期回路と、前記ワード同期回路の出力が入力される第２の信号処理回路と、前記第２の信号処理回路の出力が入力され入力されたデータ列が前記検査用のパターン生成回路の出力データ列と一致しているか否かの照合を行う検査用のパターン照合回路と、前記出力停止回路、信号選択回路、検査用のパターン生成回路及び検査用のパターン照合回路の制御を行うための制御信号入力端子を備え、前記シリアルパラレル変換回路が前記信号選択回路からの入力信号と前記発振回路から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記シリアルパラレル変換回路、ワード同期回路、第２の信号処理回路もしくは検査用のパターン照合回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記パラレルシリアル変換回路の出力を前記高速信号出力端子から出力し、前記検査用のパターン照合回路の照合結果を前記低速信号出力端子から出力することを特徴とした半導体集積回路装置。
【請求項７】
高速信号入力端子と、高速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力されるパラレルシリアル変換回路と、前記パラレルシリアル変換回路の出力が入力され入力信号をそのまま出力するかもしくは信号出力を停止する出力停止回路と、前記出力停止回路の出力と前記高速信号入力端子からの信号が入力される信号選択回路と、前記出力停止回路と前記信号選択回路の制御を行うための制御信号入力端子と、前記信号選択回路の出力が入力されるクロック・データ再生回路と、前記クロック・データ再生回路で抽出、再生されたクロック出力とデータ出力が入力されるシリアルパラレル変換回路と、前記パラレルシリアル変換回路に高周波クロック信号を供給する発振回路と、前記シリアルパラレル変換回路の出力が入力され前記シリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えるワード同期回路を備え、前記パラレルシリアル変換回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記シリアルパラレル変換回路もしくはワード同期回路がクロック・データ再生回路から供給されるクロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記パラレルシリアル変換回路の出力を前記高速信号出力端子から出力し、前記ワード同期回路の出力を前記低速信号出力端子から出力することを特徴とした半導体集積回路装置。
【請求項８】
高速信号入力端子と、高速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力されるパラレルシリアル変換回路と、前記パラレルシリアル変換回路の出力が入力される第１の高速信号処理回路と、前記第１の高速信号処理回路の出力が入力され入力信号をそのまま出力するかもしくは信号出力を停止する出力停止回路と、前記出力停止回路の出力と前記高速信号入力端子からの信号が入力される信号選択回路と、前記出力停止回路と前記信号選択回路の制御を行うための制御信号入力端子と、前記信号選択回路の出力が入力されるクロック・データ再生回路と、前記クロック・データ再生回路で抽出、再生されたクロック出力とデータ出力が入力される第２の高速信号処理回路と、前記第２の高速信号処理回路の出力と前記クロック・データ再生回路で抽出されたクロック出力が入力されるシリアルパラレル変換回路と、前記パラレルシリアル変換回路に高周波クロック信号を供給する発振回路と、前記シリアルパラレル変換回路の出力が入力され前記シリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えるワード同期回路を備え、前記パラレルシリアル変換回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記シリアルパラレル変換回路もしくはワード同期回路が前記クロック・データ再生回路から供給されるクロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記第１の高速信号処理回路の出力を前記高速信号出力端子から出力し、前記ワード同期回路の出力を前記低速信号出力端子から出力することを特徴とした半導体集積回路装置。
【請求項９】
高速信号入力端子と、高速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、高周波クロック出力端子と、前記低速信号入力端子からの信号が入力されるパラレルシリアル変換回路と、前記パラレルシリアル変換回路の出力が入力され入力信号をそのまま出力するかもしくは信号出力を停止する出力停止回路と、前記出力停止回路の出力と前記高速信号入力端子からの信号が入力される信号選択回路と、前記出力停止回路と前記信号選択回路の制御を行うための制御信号入力端子と、前記信号選択回路の出力が入力されるシリアルパラレル変換回路と、前記パラレルシリアル変換回路と前記シリアルパラレル変換回路に高周波クロック信号を供給する発振回路と、前記シリアルパラレル変換回路の出力が入力され前記シリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えるワード同期回路を備え、前記パラレルシリアル変換回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記シリアルパラレル変換回路もしくはワード同期回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記パラレルシリアル変換回路の出力を前記高速信号出力端子から出力し、前記ワード同期回路の出力を前記低速信号出力端子から出力し、前記パラレルシリアル変換回路と前記シリアルパラレル変換回路に供給される高周波クロック信号と同じ周波数もしくは２分の１の周波数のクロック信号を前記高周波クロック出力端子より出力することを特徴とした半導体集積回路装置。
【請求項１０】
Ｎ（Ｎは２以上の整数）個の高速信号入力端子と、Ｍ（Ｍは２以上の整数）個の高速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力されるＭ個のパラレルシリアル変換回路と、前記Ｍ個のパラレルシリアル変換回路の出力が入力され入力信号をそのまま出力するかもしくは信号出力を停止する出力停止回路と、前記出力停止回路の出力と前記Ｎ個の高速信号入力端子からの信号が入力されＮ個の出力を持つ信号選択回路と、前記出力停止回路と前記信号選択回路の制御を行うための制御信号入力端子と、前記信号選択回路の出力が入力されるＮ個のシリアルパラレル変換回路と、前記Ｍ個のパラレルシリアル変換回路と前記Ｎ個のシリアルパラレル変換回路に高周波クロック信号を供給する発振回路と、前記Ｎ個のシリアルパラレル変換回路の出力が入力され前記Ｎ個のシリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えるワード同期回路を備え、前記Ｍ個のパラレルシリアル変換回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記Ｎ個のシリアルパラレル変換回路が前記信号選択回路からの入力信号と前記発振回路から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記Ｎ個のシリアルパラレル変換回路もしくはワード同期回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記Ｍ個のパラレルシリアル変換回路の出力を前記Ｍ個の高速信号出力端子から出力し、前記ワード同期回路の出力を前記低速信号出力端子から出力することを特徴とした半導体集積回路装置。
【請求項１１】
Ｎ（Ｎは２以上の整数）個の高速信号入力端子と、Ｍ（Ｍは２以上の整数）個の高速信号出力端子と、低速信号出力端子と、低周波クロック入力端子と、特定の時系列パターンを有するデータを生成してそのデータを出力する検査用のパターン生成回路と、前記検査用のパターン生成回路からの信号が入力されるＭ個のパラレルシリアル変換回路と、前記Ｍ個のパラレルシリアル変換回路の出力が入力され入力信号をそのまま出力するかもしくは信号出力を停止する出力停止回路と、前記出力停止回路の出力と前記Ｎ個の高速信号入力端子からの信号が入力されＮ個の出力を持つ信号選択回路と、前記信号選択回路の出力が入力されるＮ個のシリアルパラレル変換回路と、前記Ｍ個のパラレルシリアル変換回路と前記Ｎ個のシリアルパラレル変換回路に高周波クロック信号を供給する発振回路と、前記Ｎ個のシリアルパラレル変換回路の出力が入力され前記Ｎ個のシリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えるワード同期回路と、前記ワード同期回路の出力が入力され入力されたデータ列が検査用のパターン生成回路の出力データ列と一致しているか否かの照合を行う検査用のパターン照合回路と、前記出力停止回路、信号選択回路、検査用のパターン生成回路及び検査用のパターン照合回路の制御を行うための制御信号入力端子を備え、前記Ｎ個のシリアルパラレル変換回路が前記信号選択回路からの入力信号と前記発振回路から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記シリアルパラレル変換回路、ワード同期回路もしくは検査用のパターン照合回路が前記発振回路から供給される高周波クロック信号と低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記Ｍ個のパラレルシリアル変換回路の出力を前記Ｍ個の高速信号出力端子から出力し、前記検査用のパターン照合回路の照合結果を前記低速信号出力端子から出力することを特徴とした半導体集積回路装置。
【請求項１２】
高速信号入力端子と、高速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力されるＭ（Ｍは２以上の整数）個のパラレルシリアル変換回路と、前記Ｍ個のパラレルシリアル変換回路の出力が入力され入力信号をそのまま出力するかもしくは信号出力を停止する出力停止回路と、前記Ｍ個のパラレルシリアル変換回路の出力が入力される第１の高速動作回路と、前記高速信号入力端子からの信号が入力されＮ（Ｎは２以上の整数）個の出力を待つ第２の高速動作回路と、前記出力停止回路の出力と前記第２の高速動作回路のＮ個の出力が入力されＮ個の出力を持つ信号選択回路と、前記出力停止回路と前記信号選択回路の制御を行うための制御信号入力端子と、前記信号選択回路の出力が入力される前記Ｎ個のシリアルパラレル変換回路と、前記Ｍ個のパラレルシリアル変換回路と前記Ｎ個のシリアルパラレル変換回路に高周波クロック信号を供給する発振回路と、前記Ｎ個のシリアルパラレル変換回路の出力が入力され前記Ｎ個のシリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えるワード同期回路を備え、前記Ｍ個のパラレルシリアル変換回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記Ｎ個のシリアルパラレル変換回路が前記信号選択回路からの入力信号と前記発振回路から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記Ｎ個のシリアルパラレル変換回路もしくはワード同期回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記第１の高速動作回路の出力を前記高速信号出力端子から出力し、前記ワード同期回路の出力を前記低速信号出力端子から出力することを特徴とした半導体集積回路装置。
【請求項１３】
高速信号入力端子と、高速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力されるＭ（Ｍは２以上の整数）個のパラレルシリアル変換回路と、前記Ｍ個のパラレルシリアル変換回路の出力が入力される第１の高速信号処理回路と、前記第１の高速信号処理回路の出力が入力され入力信号をそのまま出力するかもしくは信号出力を停止する出力停止回路と、前記出力停止回路の出力と前記高速信号入力端子からの信号が入力される信号選択回路と、前記出力停止回路と前記信号選択回路の制御を行うための制御信号入力端子と、前記信号選択回路の出力が入力されＮ（Ｎは２以上の整数）個の出力を持つ第２の高速信号処理回路と、前記第２の高速信号処理回路の出力が入力されるＮ個のシリアルパラレル変換回路と、前記Ｍ個のパラレルシリアル変換回路と前記Ｎ個のシリアルパラレル変換回路に高周波クロック信号を供給する発振回路と、前記Ｎ個のシリアルパラレル変換回路の出力が入力され前記Ｎ個のシリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えるワード同期回路を備え、前記Ｍ個のパラレルシリアル変換回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記Ｎ個のシリアルパラレル変換回路もしくは第２の高速信号処理回路が前記信号選択回路からの入力信号と前記発振回路から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記Ｎ個のシリアルパラレル変換回路もしくはワード同期回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記第１の高速信号処理回路の出力を前記高速信号出力端子から出力し、前記ワード同期回路の出力を前記低速信号出力端子から出力することを特徴とした半導体集積回路装置。
【請求項１４】
Ｎ（Ｎは２以上の整数）個の高速信号入力端子と、Ｍ（Ｍは２以上の整数）個の高速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力されＭ個の出力を持つ第１の信号処理回路と、前記第１の信号処理回路の出力が入力されるＭ個のパラレルシリアル変換回路と、前記Ｍ個のパラレルシリアル変換回路の出力が入力され入力信号をそのまま出力するかもしくは信号出力を停止する出力停止回路と、前記出力停止回路の出力と前記Ｎ個の高速信号入力端子からの信号が入力されＮ個の出力を持つ信号選択回路と、前記出力停止回路と前記信号選択回路の制御を行うための制御信号入力端子と、前記信号選択回路の出力が入力されるＮ個のシリアルパラレル変換回路と、前記Ｍ個のパラレルシリアル変換回路と前記Ｎ個のシリアルパラレル変換回路に高周波クロック信号を供給する発振回路と、前記Ｎ個のシリアルパラレル変換回路の出力が入力され前記Ｎ個のシリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えるワード同期回路と、前記ワード同期回路の出力が入力される第２の信号処理回路を備え、前記Ｍ個のパラレルシリアル変換回路もしくは第１の信号処理回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記Ｎ個のシリアルパラレル変換回路が前記信号選択回路からの入力信号と前記発振回路から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記Ｎ個のシリアルパラレル変換回路、ワード同期回路もしくは第２の信号処理回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記Ｍ個のパラレルシリアル変換回路の出力を前記Ｍ個の高速信号出力端子から出力し、前記第２の信号処理回路の出力を前記低速信号出力端子から出力することを特徴とした半導体集積回路装置。
【請求項１５】
Ｎ（Ｎは２以上の整数）個の高速信号入力端子と、Ｍ（Ｍは２以上の整数）個の高速信号出力端子と、低速信号出力端子と、低周波クロック入力端子と、特定の時系列パターンを有するデータを生成してそのデータを出力する検査用のパターン生成回路と、前記検査用のパターン生成回路からの信号が入力されＭ個の出力を持つ第１の信号処理回路と、前記第１の信号処理回路の出力が入力されるＭ個のパラレルシリアル変換回路と、前記Ｍ個のパラレルシリアル変換回路の出力が入力され入力信号をそのまま出力するかもしくは信号出力を停止する出力停止回路と、前記出力停止回路の出力と前記Ｎ個の高速信号入力端子からの信号が入力されＮ個の出力を持つ信号選択回路と、前記信号選択回路の出力が入力されるＮ個のシリアルパラレル変換回路と、前記Ｍ個のパラレルシリアル変換回路と前記Ｎ個シリアルパラレル変換回路に高周波クロック信号を供給する発振回路と、前記Ｎ個のシリアルパラレル変換回路の出力が入力され前記Ｎ個のシリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えるワード同期回路と、前記ワード同期回路の出力が入力される第２の信号処理回路と、前記第２の信号処理回路の出力が入力され入力されたデータ列が検査用のパターン生成回路の出力データ列と一致しているか否かの照合を行う検査用のパターン照合回路と、前記出力停止回路、信号選択回路、検査用のパターン生成回路及び検査用のパターン照合回路の制御を行うための制御信号入力端子を備え、前記Ｎ個のシリアルパラレル変換回路が前記信号選択回路からの入力信号と前記発振回路から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記Ｎ個のシリアルパラレル変換回路、ワード同期回路、第２の信号処理回路もしくは検査用のパターン照合回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記Ｍ個のパラレルシリアル変換回路の出力を前記Ｍ個の高速信号出力端子から出力し、前記検査用のパターン照合回路の照合結果を前記低速信号出力端子から出力することを特徴とした半導体集積回路装置。
【請求項１６】
Ｎ（Ｎは２以上の整数）個の高速信号入力端子と、Ｍ（Ｍは２以上の整数）個の高速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力されるＭ個のパラレルシリアル変換回路と、前記Ｍ個のパラレルシリアル変換回路の出力が入力され入力信号をそのまま出力するかもしくは信号出力を停止する出力停止回路と、前記出力停止回路の出力と前記Ｎ個の高速信号入力端子からの信号が入力されＮ個の出力を持つ信号選択回路と、前記出力停止回路と前記信号選択回路の制御を行うための制御信号入力端子と、前記信号選択回路の出力が入力されるＮ個のクロック・データ再生回路と、各クロック・データ再生回路で抽出、再生されたクロック出力とデータ出力が入力されるＮ個のシリアルパラレル変換回路と、前記Ｍ個のパラレルシリアル変換回路に高周波クロック信号を供給する発振回路と、前記Ｎ個のシリアルパラレル変換回路の出力が入力され前記Ｎ個のシリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えるワード同期回路を備え、前記Ｍ個のパラレルシリアル変換回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記Ｎ個のシリアルパラレル変換回路もしくはワード同期回路が前記クロック・データ再生回路から供給されるクロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記Ｍ個のパラレルシリアル変換回路の出力を前記Ｍ個の高速信号出力端子から出力し、前記ワード同期回路の出力を前記低速信号出力端子から出力することを特徴とした半導体集積回路装置。
【請求項１７】
高速信号入力端子と、高速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力されるＭ（Ｍは２以上の整数）個のパラレルシリアル変換回路と、前記Ｍ個のパラレルシリアル変換回路の出力が入力される第１の高速信号処理回路と、前記第１の高速信号処理回路の出力が入力され入力信号をそのまま出力するかもしくは信号出力を停止する出力停止回路と、前記出力停止回路の出力と高速信号入力端子からの信号が入力される信号選択回路と、前記出力停止回路と前記信号選択回路の制御を行うための制御信号入力端子と、前記信号選択回路の出力が入力されるクロック・データ再生回路と、前記クロック・データ再生回路で抽出、再生されたクロック出力とデータ出力が入力されＮ（Ｎは２以上の整数）個の出力を持つ第２の高速信号処理回路と、前記第２の高速信号処理回路の出力と前記クロック・データ再生回路で抽出されたクロック出力が入力されるＮ個のシリアルパラレル変換回路と、前記Ｍ個のパラレルシリアル変換回路に高周波クロック信号を供給する発振回路と、前記Ｎ個のシリアルパラレル変換回路の出力が入力され前記Ｎ個のシリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えるワード同期回路を備え、前記Ｍ個のパラレルシリアル変換回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記Ｎ個のシリアルパラレル変換回路もしくはワード同期回路が前記クロック・データ再生回路から供給されるクロック信号と低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記第１の高速信号処理回路の出力を前記高速信号出力端子から出力し、前記ワード同期回路の出力を前記低速信号出力端子から出力することを特徴とした半導体集積回路装置。
【請求項１８】
Ｎ（Ｎは２以上の整数）個の高速信号入力端子と、高速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力されるＭ（Ｍは２以上の整数）個のパラレルシリアル変換回路と、前記Ｍ個のパラレルシリアル変換回路の出力が入力される第１の高速信号処理回路と、前記第１の高速信号処理回路の出力が入力され入力信号をそのまま出力するかもしくは信号出力を停止する出力停止回路と、前記出力停止回路の出力と前記Ｎ個の高速信号入力端子からの信号が入力されＮ個の出力を持つ信号選択回路と、前記出力停止回路と前記信号選択回路の制御を行うための制御信号入力端子と、前記信号選択回路の出力が入力されるＮ個のクロック・データ再生回路と、各クロック・データ再生回路で抽出、再生されたクロック出力とデータ出力が入力されるＮ個の第２の高速信号処理回路と、前記Ｎ個の各第２の高速信号処理回路の出力と前記Ｎ個の各クロック・データ再生回路で抽出されたクロック出力が入力されるＮ個のシリアルパラレル変換回路と、前記Ｎ個のパラレルシリアル変換回路に高周波クロック信号を供給する発振回路と、前記Ｎ個のシリアルパラレル変換回路の出力が入力され前記Ｎ個のシリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えるワード同期回路を備え、前記Ｍ個のパラレルシリアル変換回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記Ｎ個のシリアルパラレル変換回路もしくはワード同期回路が前記Ｎ個のクロック・データ再生回路から供給されるクロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記第１の高速信号処理回路の出力を前記高速信号出力端子から出力し、前記ワード同期回路の出力を前記低速信号出力端子から出力することを特徴とした半導体集積回路装置。
【請求項１９】
Ｎ（Ｎは２以上の整数）個の高速信号入力端子と、Ｍ（Ｍは２以上の整数）個の高速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、高周波クロック出力端子と、前記低速信号入力端子からの信号が入力されるＭ個のパラレルシリアル変換回路と、前記Ｍ個のパラレルシリアル変換回路の出力が入力され入力信号をそのまま出力するかもしくは信号出力を停止する出力停止回路と、前記出力停止回路の出力と前記Ｎ個の高速信号入力端子からの信号が入力されＮ個の出力を持つ信号選択回路と、前記出力停止回路と前記信号選択回路の制御を行うための制御信号入力端子と、前記信号選択回路の出力が入力されるＮ個のシリアルパラレル変換回路と、前記Ｍ個のパラレルシリアル変換回路と前記Ｎ個のシリアルパラレル変換回路に高周波クロック信号を供給する発振回路と、前記Ｎ個のシリアルパラレル変換回路の出力が入力され前記Ｎ個のシリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えるワード同期回路を備え、前記Ｍ個のパラレルシリアル変換回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記Ｎ個のシリアルパラレル変換回路もしくはワード同期回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記Ｍ個のパラレルシリアル変換回路の出力を前記Ｍ個の高速信号出力端子から出力し、前記ワード同期回路の出力を前記低速信号出力端子から出力し、前記Ｍ個のパラレルシリアル変換回路と前記Ｎ個のシリアルパラレル変換回路に供給される高周波クロック信号と同じ周波数もしくは２分の１の周波数のクロック信号を前記高周波クロック出力端子より出力することを特徴とした半導体集積回路装置。
【請求項２０】
請求項１〜１９のいずれかに記載の半導体集積回路装置において、上記発振回路から供給される高周波クロック信号と上記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段のすべてもしくは一部を上記発振回路に持たせることを特徴とした半導体集積回路装置。
【請求項２１】
請求項１〜６、１０〜１５及び２０のいずれかに記載の半導体集積回路装置において、上記信号選択回路からの入力信号と上記発振回路から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段のすべてもしくは一部を上記発振回路に持たせることを特徴とした半導体集積回路装置。
【請求項２２】
請求項７、８、１６〜１８及び２０のいずれかに記載の半導体集積回路装置において、上記クロック・データ再生回路から供給されるクロック信号と上記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段のすべてもしくは一部を上記クロック・データ再生回路もしくは発振回路に内蔵することを特徴とした半導体集積回路装置。
【請求項２３】
請求項１０〜２２のいずれかに記載の半導体集積回路装置において、上記制御信号入力端子による制御により、複数の上記シリアルパラレル変換回路もしくは複数のクロック・データ再生回路に対して、上記信号選択回路から同じ出力を同時に出力する手段を内蔵することを特徴とする半導体集積回路装置。
【請求項２４】
請求項２、６、１１、１５、２０〜２３のいずれかに記載に記載の半導体集積回路装置において、上記制御信号入力端子による制御により、上記検査用のパターン生成回路又は検査用のパターン照合回路の消費電力を削減する手段を内蔵することを特徴とした半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路装置に関し、特に、光通信用モジュール等に使用される半導体集積回路装置に関する。
【背景技術】
【０００２】
近年、トラヒックの増大に伴い、ネットワークの大容量化が要求されている。その要求を満たすために、光通信装置、光通信装置用の光通信モジュールおよび通信モジュール用半導体集積回路装置（ＬＳＩ）等の研究開発が活発に行なわれている。
【０００３】
図２０は、光トランシーバと呼ばれる一般的な光通信モジュールのブロック図である（非特許文献１参照）。図において、入力電気信号 301 は電気-光変換手段（ＥＯ変換手段） 302 によって出力光信号 303 に変換されて外部に出力され、外部からの入力光信号 304 は光電変換手段（ＯＥ変換手段）305 によって電気信号 306 に変換され、信号再生回路 307 を経由して出力電気信号 308 として外部に出力される。このようなモジュールの信号再生回路等を半導体集積回路で構成する場合、光信号のデータレートが高くなると、半導体集積回路の入出力端子のデータレートも高くなり、一般的な半導体集積回路検査装置（ＬＳＩテスタ）による半導体集積回路の検査ができなくなる（一般的な半導体集積回路検査装置による信号入力及び出力確認ができなくなる）という問題がある。
【０００４】
図２１は、図２０の光通信モジュールにパラレルシリアル変換回路
309 及びシリアルパラレル変換回路 310 を適用した光通信モジュールである（非特許文献２参照）。入力された光信号 304 を電気信号 306 に変換した後にシリアルパラレル変換回路 310 でシリアルパラレル変換して並列電気信号 308 として出力し、また並列電気信号 301 を入力しパラレルシリアル変換回路 309 でパラレルシリアル変換を行なってシリアル電気信号 311 にした後に光信号 303 に変換することにより、モジュールの電気信号入力及び電気信号出力のデータレートを光信号のデータレートより低くすることができる。ただし、パラレルシリアル変換回路 309 を半導体集積回路で構成する場合、シリアル出力のデータレートは光信号のデータレートと同じであるため、光信号のデータレートが高くなると、シリアルパラレル変換回路 310 のデータレートも高くなり、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路の検査ができなくなる（シリアルパラレル変換回路 310 へのシリアル出力できなくなる）という問題がある。
【０００５】
以上に説明したような、一般的な半導体集積回路検査装置による信号入力もしくは出力確認ができない高速信号入力端子もしくは高速信号出力端子を有する半導体集積回路装置の検査（正常動作の確認）は、一般的な半導体集積回路検査装置ではなく、高速信号に対応する特別な検査装置により行う必要があり、そのために検査コストが高くなる（検査の準備に必要な時間等を含めると、通常、検査に必要な時間が長くなる。また、検査装置の購入費用、保守費用及び労務費等が増加する等）という問題がある。
【０００６】
【非特許文献１】“ＸＦＰ（１０  Ｇｉｇａｂｉｔ  Ｓｍａｌｌ  Ｆｏｒｍ  Ｆａｃｔｏｒ  Ｐｌｕｇｇａｂｌｅ  Ｍｏｄｕｌｅ）  Ｒｅｖｉｓｉｏｎ  ３．１”  ＸＦＰ  Ｐｒｏｍｏｔｅｒｓ，  Ａｐｒｉｌ  ２，  ２００３．
【非特許文献２】“Ｖｅｒｙ  Ｓｈｏｒｔ  Ｒｅａｃｈ  （ＶＳＲ）  ＯＣ-１９２  Ｉｎｔｅｒｆａｃｅ  Ｕｓｉｎｇ  １３１０  Ｗａｖｅｌｅｎｇｔｈ  ａｎｄ  ４ｄＢ  ａｎｄ  １１ｄＢ  Ｌｉｎｋ  Ｂｕｄｇｅｔｓ”  Ｔｈｅ  Ｏｐｔｉｃａｌ  Ｉｎｔｅｒｎｅｔｗｏｒｋｉｎｇ  Ｆｏｒｕｍ  （ＯＩＦ），  Ｏｃｔｏｂｅｒ  ２００２．
【発明の開示】
【発明が解決しようとする課題】
【０００７】
以上に説明したような、一般的な半導体集積回路検査装置による信号入力もしくは信号出力確認ができない高速信号入力端子もしくは高速信号出力端子を有する半導体集積回路装置の検査（正常動作の確認）は、一般的な半導体集積回路検査装置ではなく、高速信号に対応する特別な検査装置により行う必要があり、そのために検査コストが高くなる（検査の準備に必要な時間等を含めると、通常、検査に必要な時間が長くなる。また、検査装置の購入費用、保守費用及び労務費等が増加する等）という問題がある。
【０００８】
本発明は上記の問題に鑑みてなされたものであり、本発明の主な目的は、パラレルシリアル変換回路等の高速動作回路を内蔵し、しかも一般的な半導体集積回路検査装置による該高速動作回路の検査が可能で、装置内高速信号配線間のクロストークの低減も可能な半導体集積回路装置を提供することにある。
従来技術による場合、以上に説明した様に、シリアルパラレル変換回路等の高速動作回路を内蔵した半導体集積回路装置を一般的な半導体集積回路検査装置で検査することができないために半導体集積回路装置の検査コストが高くなるという問題がある。
【０００９】
本発明は上記の問題に鑑みてなされたものであり、本発明の主な目的は、シリアルパラレル変換回路、パラレルシリアル変換回路等の高速動作回路を内蔵し、しかも一般的な半導体集積回路検査装置による高速動作回路の検査が可能であり、さらに半導体集積回路装置内の高速信号配線間のクロストークの影響の低減も可能な半導体集積回路装置を提供することにある。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明においては、請求項１に記載のように、
高速信号入力端子と、高速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力されるパラレルシリアル変換回路と、前記パラレルシリアル変換回路の出力が入力され入力信号をそのまま出力するかもしくは信号出力を停止する出力停止回路と、前記出力停止回路の出力と前記高速信号入力端子からの信号が入力される信号選択回路と、前記出力停止回路と前記信号選択回路の制御を行うための制御信号入力端子と、前記信号選択回路の出力が入力されるシリアルパラレル変換回路と、前記パラレルシリアル変換回路と前記シリアルパラレル変換回路に高周波クロック信号を供給する発振回路と、前記シリアルパラレル変換回路の出力が入力され前記シリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えるワード同期回路を備え、前記パラレルシリアル変換回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記シリアルパラレル変換回路が前記信号選択回路からの入力信号と前記発振回路から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記シリアルパラレル変換回路もしくはワード同期回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記パラレルシリアル変換回路の出力を前記高速信号出力端子から出力し、前記ワード同期回路の出力を前記低速信号出力端子から出力することを特徴とした半導体集積回路装置を構成する。
【００１１】
また、本発明においては、請求項２に記載のように、
高速信号入力端子と、高速信号出力端子と、低速信号出力端子と、低周波クロック入力端子と、特定の時系列パターンを有するデータを生成してそのデータを出力する検査用のパターン生成回路と、前記検査用のパターン生成回路からの信号が入力されるパラレルシリアル変換回路と、前記パラレルシリアル変換回路の出力が入力され入力信号をそのまま出力するかもしくは信号出力を停止する出力停止回路と、前記出力停止回路の出力と前記高速信号入力端子からの信号が入力される信号選択回路と、前記信号選択回路の出力が入力されるシリアルパラレル変換回路と、前記パラレルシリアル変換回路と前記シリアルパラレル変換回路に高周波クロック信号を供給する発振回路と、前記シリアルパラレル変換回路の出力が入力され前記シリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えるワード同期回路と、前記ワード同期回路の出力が入力され入力されたデータ列が検査用のパターン生成回路の出力データ列と一致しているか否かの照合を行う検査用のパターン照合回路と、前記出力停止回路、信号選択回路、検査用のパターン生成回路及び検査用のパターン照合回路の制御を行うための制御信号入力端子を備え、前記シリアルパラレル変換回路が前記信号選択回路からの入力信号と前記発振回路から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記シリアルパラレル変換回路、ワード同期回路もしくは検査用のパターン照合回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記パラレルシリアル変換回路の出力を前記高速信号出力端子から出力し、前記検査用のパターン照合回路の照合結果を前記低速信号出力端子から出力することを特徴とした半導体集積回路装置を構成する。
【００１２】
また、本発明においては、請求項３に記載のように、
高速信号入力端子と、高速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力されるパラレルシリアル変換回路と、前記パラレルシリアル変換回路の出力が入力され入力信号をそのまま出力するかもしくは信号出力を停止する出力停止回路と、前記パラレルシリアル変換回路の出力が入力される第１の高速動作回路と、前記高速信号入力端子からの信号が入力される第２の高速動作回路と、前記出力停止回路の出力と前記第２の高速動作回路の出力が入力される信号選択回路と、前記出力停止回路と前記信号選択回路の制御を行うための制御信号入力端子と、前記信号選択回路の出力が入力されるシリアルパラレル変換回路と、前記パラレルシリアル変換回路と前記シリアルパラレル変換回路に高周波クロック信号を供給する発振回路と、前記シリアルパラレル変換回路の出力が入力され前記シリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えるワード同期回路を備え、前記パラレルシリアル変換回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記シリアルパラレル変換回路が前記信号選択回路からの入力信号と前記発振回路から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記シリアルパラレル変換回路もしくはワード同期回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記第１の高速動作回路の出力を前記高速信号出力端子から出力し、前記ワード同期回路の出力を前記低速信号出力端子から出力することを特徴とした半導体集積回路装置を構成する。
【００１３】
また、本発明においては、請求項４に記載のように、
高速信号入力端子と、高速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力されるパラレルシリアル変換回路と、前記パラレルシリアル変換回路の出力が入力される第１の高速信号処理回路と、前記第１の高速信号処理回路の出力が入力され入力信号をそのまま出力するかもしくは信号出力を停止する出力停止回路と、前記出力停止回路の出力と前記高速信号入力端子からの信号が入力される信号選択回路と、前記出力停止回路と前記信号選択回路の制御を行うための制御信号入力端子と、前記信号選択回路の出力が入力される第２の高速信号処理回路と、第２の高速信号処理回路の出力が入力されるシリアルパラレル変換回路と、前記パラレルシリアル変換回路と前記シリアルパラレル変換回路に高周波クロック信号を供給する発振回路と、前記シリアルパラレル変換回路の出力が入力され前記シリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えるワード同期回路を備え、前記パラレルシリアル変換回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記シリアルパラレル変換回路もしくは第２の高速信号処理回路が前記信号選択回路からの入力信号と前記発振回路から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記シリアルパラレル変換回路もしくはワード同期回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記第１の高速信号処理回路の出力を前記高速信号出力端子から出力し、前記ワード同期回路の出力を前記低速信号出力端子から出力することを特徴とした半導体集積回路装置を構成する。
【００１４】
また、本発明においては、請求項５に記載のように、
高速信号入力端子と、高速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力される第１の信号処理回路と、前記第１の信号処理回路の出力が入力されるパラレルシリアル変換回路と、前記パラレルシリアル変換回路の出力が入力され入力信号をそのまま出力するかもしくは信号出力を停止する出力停止回路と、前記出力停止回路の出力と前記高速信号入力端子からの信号が入力される信号選択回路と、前記出力停止回路と前記信号選択回路の制御を行うための制御信号入力端子と、前記信号選択回路の出力が入力されるシリアルパラレル変換回路と、前記パラレルシリアル変換回路と前記シリアルパラレル変換回路に高周波クロック信号を供給する発振回路と、前記シリアルパラレル変換回路の出力が入力され前記シリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えるワード同期回路と、前記ワード同期回路の出力が入力される第２の信号処理回路を備え、前記パラレルシリアル変換回路もしくは前記第１の信号処理回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記シリアルパラレル変換回路が前記信号選択回路からの入力信号と前記発振回路から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記シリアルパラレル変換回路、ワード同期回路もしくは第２の信号処理回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記パラレルシリアル変換回路の出力を前記高速信号出力端子から出力し、前記第２の信号処理回路の出力を前記低速信号出力端子から出力することを特徴とした半導体集積回路装置を構成する。
【００１５】
また、本発明においては、請求項６に記載のように、
高速信号入力端子と、高速信号出力端子と、低速信号出力端子と、低周波クロック入力端子と、特定の時系列パターンを有するデータを生成してそのデータを出力する検査用のパターン生成回路と、前記検査用のパターン生成回路からの信号が入力される第１の信号処理回路と、前記第１の信号処理回路の出力が入力されるパラレルシリアル変換回路と、前記パラレルシリアル変換回路の出力が入力され入力信号をそのまま出力するかもしくは信号出力を停止する出力停止回路と、前記出力停止回路の出力と前記高速信号入力端子からの信号が入力される信号選択回路と、前記信号選択回路の出力が入力されるシリアルパラレル変換回路と、前記パラレルシリアル変換回路と前記シリアルパラレル変換回路に高周波クロック信号を供給する発振回路と、前記シリアルパラレル変換回路の出力が入力され前記シリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えるワード同期回路と、前記ワード同期回路の出力が入力される第２の信号処理回路と、前記第２の信号処理回路の出力が入力され入力されたデータ列が前記検査用のパターン生成回路の出力データ列と一致しているか否かの照合を行う検査用のパターン照合回路と、前記出力停止回路、信号選択回路、検査用のパターン生成回路及び検査用のパターン照合回路の制御を行うための制御信号入力端子を備え、前記シリアルパラレル変換回路が前記信号選択回路からの入力信号と前記発振回路から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記シリアルパラレル変換回路、ワード同期回路、第２の信号処理回路もしくは検査用のパターン照合回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記パラレルシリアル変換回路の出力を前記高速信号出力端子から出力し、前記検査用のパターン照合回路の照合結果を前記低速信号出力端子から出力することを特徴とした半導体集積回路装置を構成する。
【００１６】
また、本発明においては、請求項７に記載のように、
高速信号入力端子と、高速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力されるパラレルシリアル変換回路と、前記パラレルシリアル変換回路の出力が入力され入力信号をそのまま出力するかもしくは信号出力を停止する出力停止回路と、前記出力停止回路の出力と前記高速信号入力端子からの信号が入力される信号選択回路と、前記出力停止回路と前記信号選択回路の制御を行うための制御信号入力端子と、前記信号選択回路の出力が入力されるクロック・データ再生回路と、前記クロック・データ再生回路で抽出、再生されたクロック出力とデータ出力が入力されるシリアルパラレル変換回路と、前記パラレルシリアル変換回路に高周波クロック信号を供給する発振回路と、前記シリアルパラレル変換回路の出力が入力され前記シリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えるワード同期回路を備え、前記パラレルシリアル変換回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記シリアルパラレル変換回路もしくはワード同期回路がクロック・データ再生回路から供給されるクロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記パラレルシリアル変換回路の出力を前記高速信号出力端子から出力し、前記ワード同期回路の出力を前記低速信号出力端子から出力することを特徴とした半導体集積回路装置を構成する。
【００１７】
また、本発明においては、請求項８に記載のように、
高速信号入力端子と、高速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力されるパラレルシリアル変換回路と、前記パラレルシリアル変換回路の出力が入力される第１の高速信号処理回路と、前記第１の高速信号処理回路の出力が入力され入力信号をそのまま出力するかもしくは信号出力を停止する出力停止回路と、前記出力停止回路の出力と前記高速信号入力端子からの信号が入力される信号選択回路と、前記出力停止回路と前記信号選択回路の制御を行うための制御信号入力端子と、前記信号選択回路の出力が入力されるクロック・データ再生回路と、前記クロック・データ再生回路で抽出、再生されたクロック出力とデータ出力が入力される第２の高速信号処理回路と、前記第２の高速信号処理回路の出力と前記クロック・データ再生回路で抽出されたクロック出力が入力されるシリアルパラレル変換回路と、前記パラレルシリアル変換回路に高周波クロック信号を供給する発振回路と、前記シリアルパラレル変換回路の出力が入力され前記シリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えるワード同期回路を備え、前記パラレルシリアル変換回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記シリアルパラレル変換回路もしくはワード同期回路が前記クロック・データ再生回路から供給されるクロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記第１の高速信号処理回路の出力を前記高速信号出力端子から出力し、前記ワード同期回路の出力を前記低速信号出力端子から出力することを特徴とした半導体集積回路装置を構成する。
【００１８】
また、本発明においては、請求項９に記載のように、
高速信号入力端子と、高速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、高周波クロック出力端子と、前記低速信号入力端子からの信号が入力されるパラレルシリアル変換回路と、前記パラレルシリアル変換回路の出力が入力され入力信号をそのまま出力するかもしくは信号出力を停止する出力停止回路と、前記出力停止回路の出力と前記高速信号入力端子からの信号が入力される信号選択回路と、前記出力停止回路と前記信号選択回路の制御を行うための制御信号入力端子と、前記信号選択回路の出力が入力されるシリアルパラレル変換回路と、前記パラレルシリアル変換回路と前記シリアルパラレル変換回路に高周波クロック信号を供給する発振回路と、前記シリアルパラレル変換回路の出力が入力され前記シリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えるワード同期回路を備え、前記パラレルシリアル変換回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記シリアルパラレル変換回路もしくはワード同期回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記パラレルシリアル変換回路の出力を前記高速信号出力端子から出力し、前記ワード同期回路の出力を前記低速信号出力端子から出力し、前記パラレルシリアル変換回路と前記シリアルパラレル変換回路に供給される高周波クロック信号と同じ周波数もしくは２分の１の周波数のクロック信号を前記高周波クロック出力端子より出力することを特徴とした半導体集積回路装置を構成する。
【００１９】
また、本発明においては、請求項１０に記載のように、
Ｎ（Ｎは２以上の整数）個の高速信号入力端子と、Ｍ（Ｍは２以上の整数）個の高速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力されるＭ個のパラレルシリアル変換回路と、前記Ｍ個のパラレルシリアル変換回路の出力が入力され入力信号をそのまま出力するかもしくは信号出力を停止する出力停止回路と、前記出力停止回路の出力と前記Ｎ個の高速信号入力端子からの信号が入力されＮ個の出力を持つ信号選択回路と、前記出力停止回路と前記信号選択回路の制御を行うための制御信号入力端子と、前記信号選択回路の出力が入力されるＮ個のシリアルパラレル変換回路と、前記Ｍ個のパラレルシリアル変換回路と前記Ｎ個のシリアルパラレル変換回路に高周波クロック信号を供給する発振回路と、前記Ｎ個のシリアルパラレル変換回路の出力が入力され前記Ｎ個のシリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えるワード同期回路を備え、前記Ｍ個のパラレルシリアル変換回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記Ｎ個のシリアルパラレル変換回路が前記信号選択回路からの入力信号と前記発振回路から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記Ｎ個のシリアルパラレル変換回路もしくはワード同期回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記Ｍ個のパラレルシリアル変換回路の出力を前記Ｍ個の高速信号出力端子から出力し、前記ワード同期回路の出力を前記低速信号出力端子から出力することを特徴とした半導体集積回路装置を構成する。
【００２０】
また、本発明においては、請求項１１に記載のように、
Ｎ（Ｎは２以上の整数）個の高速信号入力端子と、Ｍ（Ｍは２以上の整数）個の高速信号出力端子と、低速信号出力端子と、低周波クロック入力端子と、特定の時系列パターンを有するデータを生成してそのデータを出力する検査用のパターン生成回路と、前記検査用のパターン生成回路からの信号が入力されるＭ個のパラレルシリアル変換回路と、前記Ｍ個のパラレルシリアル変換回路の出力が入力され入力信号をそのまま出力するかもしくは信号出力を停止する出力停止回路と、前記出力停止回路の出力と前記Ｎ個の高速信号入力端子からの信号が入力されＮ個の出力を持つ信号選択回路と、前記信号選択回路の出力が入力されるＮ個のシリアルパラレル変換回路と、前記Ｍ個のパラレルシリアル変換回路と前記Ｎ個のシリアルパラレル変換回路に高周波クロック信号を供給する発振回路と、前記Ｎ個のシリアルパラレル変換回路の出力が入力され前記Ｎ個のシリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えるワード同期回路と、前記ワード同期回路の出力が入力され入力されたデータ列が検査用のパターン生成回路の出力データ列と一致しているか否かの照合を行う検査用のパターン照合回路と、前記出力停止回路、信号選択回路、検査用のパターン生成回路及び検査用のパターン照合回路の制御を行うための制御信号入力端子を備え、前記Ｎ個のシリアルパラレル変換回路が前記信号選択回路からの入力信号と前記発振回路から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記シリアルパラレル変換回路、ワード同期回路もしくは検査用のパターン照合回路が前記発振回路から供給される高周波クロック信号と低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記Ｍ個のパラレルシリアル変換回路の出力を前記Ｍ個の高速信号出力端子から出力し、前記検査用のパターン照合回路の照合結果を前記低速信号出力端子から出力することを特徴とした半導体集積回路装置を構成する。
【００２１】
また、本発明においては、請求項１２に記載のように、
高速信号入力端子と、高速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力されるＭ（Ｍは２以上の整数）個のパラレルシリアル変換回路と、前記Ｍ個のパラレルシリアル変換回路の出力が入力され入力信号をそのまま出力するかもしくは信号出力を停止する出力停止回路と、前記Ｍ個のパラレルシリアル変換回路の出力が入力される第１の高速動作回路と、前記高速信号入力端子からの信号が入力されＮ（Ｎは２以上の整数）個の出力を待つ第２の高速動作回路と、前記出力停止回路の出力と前記第２の高速動作回路のＮ個の出力が入力されＮ個の出力を持つ信号選択回路と、前記出力停止回路と前記信号選択回路の制御を行うための制御信号入力端子と、前記信号選択回路の出力が入力される前記Ｎ個のシリアルパラレル変換回路と、前記Ｍ個のパラレルシリアル変換回路と前記Ｎ個のシリアルパラレル変換回路に高周波クロック信号を供給する発振回路と、前記Ｎ個のシリアルパラレル変換回路の出力が入力され前記Ｎ個のシリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えるワード同期回路を備え、前記Ｍ個のパラレルシリアル変換回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記Ｎ個のシリアルパラレル変換回路が前記信号選択回路からの入力信号と前記発振回路から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記Ｎ個のシリアルパラレル変換回路もしくはワード同期回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記第１の高速動作回路の出力を前記高速信号出力端子から出力し、前記ワード同期回路の出力を前記低速信号出力端子から出力することを特徴とした半導体集積回路装置を構成する。
【００２２】
また、本発明においては、請求項１３に記載のように、
高速信号入力端子と、高速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力されるＭ（Ｍは２以上の整数）個のパラレルシリアル変換回路と、前記Ｍ個のパラレルシリアル変換回路の出力が入力される第１の高速信号処理回路と、前記第１の高速信号処理回路の出力が入力され入力信号をそのまま出力するかもしくは信号出力を停止する出力停止回路と、前記出力停止回路の出力と前記高速信号入力端子からの信号が入力される信号選択回路と、前記出力停止回路と前記信号選択回路の制御を行うための制御信号入力端子と、前記信号選択回路の出力が入力されＮ（Ｎは２以上の整数）個の出力を持つ第２の高速信号処理回路と、前記第２の高速信号処理回路の出力が入力されるＮ個のシリアルパラレル変換回路と、前記Ｍ個のパラレルシリアル変換回路と前記Ｎ個のシリアルパラレル変換回路に高周波クロック信号を供給する発振回路と、前記Ｎ個のシリアルパラレル変換回路の出力が入力され前記Ｎ個のシリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えるワード同期回路を備え、前記Ｍ個のパラレルシリアル変換回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記Ｎ個のシリアルパラレル変換回路もしくは第２の高速信号処理回路が前記信号選択回路からの入力信号と前記発振回路から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記Ｎ個のシリアルパラレル変換回路もしくはワード同期回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記第１の高速信号処理回路の出力を前記高速信号出力端子から出力し、前記ワード同期回路の出力を前記低速信号出力端子から出力することを特徴とした半導体集積回路装置を構成する。
【００２３】
また、本発明においては、請求項１４に記載のように、
Ｎ（Ｎは２以上の整数）個の高速信号入力端子と、Ｍ（Ｍは２以上の整数）個の高速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力されＭ個の出力を持つ第１の信号処理回路と、前記第１の信号処理回路の出力が入力されるＭ個のパラレルシリアル変換回路と、前記Ｍ個のパラレルシリアル変換回路の出力が入力され入力信号をそのまま出力するかもしくは信号出力を停止する出力停止回路と、前記出力停止回路の出力と前記Ｎ個の高速信号入力端子からの信号が入力されＮ個の出力を持つ信号選択回路と、前記出力停止回路と前記信号選択回路の制御を行うための制御信号入力端子と、前記信号選択回路の出力が入力されるＮ個のシリアルパラレル変換回路と、前記Ｍ個のパラレルシリアル変換回路と前記Ｎ個のシリアルパラレル変換回路に高周波クロック信号を供給する発振回路と、前記Ｎ個のシリアルパラレル変換回路の出力が入力され前記Ｎ個のシリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えるワード同期回路と、前記ワード同期回路の出力が入力される第２の信号処理回路を備え、前記Ｍ個のパラレルシリアル変換回路もしくは第１の信号処理回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記Ｎ個のシリアルパラレル変換回路が前記信号選択回路からの入力信号と前記発振回路から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記Ｎ個のシリアルパラレル変換回路、ワード同期回路もしくは第２の信号処理回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記Ｍ個のパラレルシリアル変換回路の出力を前記Ｍ個の高速信号出力端子から出力し、前記第２の信号処理回路の出力を前記低速信号出力端子から出力することを特徴とした半導体集積回路装置を構成する。
【００２４】
また、本発明においては、請求項１５に記載のように、
Ｎ（Ｎは２以上の整数）個の高速信号入力端子と、Ｍ（Ｍは２以上の整数）個の高速信号出力端子と、低速信号出力端子と、低周波クロック入力端子と、特定の時系列パターンを有するデータを生成してそのデータを出力する検査用のパターン生成回路と、前記検査用のパターン生成回路からの信号が入力されＭ個の出力を持つ第１の信号処理回路と、前記第１の信号処理回路の出力が入力されるＭ個のパラレルシリアル変換回路と、前記Ｍ個のパラレルシリアル変換回路の出力が入力され入力信号をそのまま出力するかもしくは信号出力を停止する出力停止回路と、前記出力停止回路の出力と前記Ｎ個の高速信号入力端子からの信号が入力されＮ個の出力を持つ信号選択回路と、前記信号選択回路の出力が入力されるＮ個のシリアルパラレル変換回路と、前記Ｍ個のパラレルシリアル変換回路と前記Ｎ個シリアルパラレル変換回路に高周波クロック信号を供給する発振回路と、前記Ｎ個のシリアルパラレル変換回路の出力が入力され前記Ｎ個のシリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えるワード同期回路と、前記ワード同期回路の出力が入力される第２の信号処理回路と、前記第２の信号処理回路の出力が入力され入力されたデータ列が検査用のパターン生成回路の出力データ列と一致しているか否かの照合を行う検査用のパターン照合回路と、前記出力停止回路、信号選択回路、検査用のパターン生成回路及び検査用のパターン照合回路の制御を行うための制御信号入力端子を備え、前記Ｎ個のシリアルパラレル変換回路が前記信号選択回路からの入力信号と前記発振回路から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記Ｎ個のシリアルパラレル変換回路、ワード同期回路、第２の信号処理回路もしくは検査用のパターン照合回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記Ｍ個のパラレルシリアル変換回路の出力を前記Ｍ個の高速信号出力端子から出力し、前記検査用のパターン照合回路の照合結果を前記低速信号出力端子から出力することを特徴とした半導体集積回路装置を構成する。
【００２５】
また、本発明においては、請求項１６に記載のように、
Ｎ（Ｎは２以上の整数）個の高速信号入力端子と、Ｍ（Ｍは２以上の整数）個の高速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力されるＭ個のパラレルシリアル変換回路と、前記Ｍ個のパラレルシリアル変換回路の出力が入力され入力信号をそのまま出力するかもしくは信号出力を停止する出力停止回路と、前記出力停止回路の出力と前記Ｎ個の高速信号入力端子からの信号が入力されＮ個の出力を持つ信号選択回路と、前記出力停止回路と前記信号選択回路の制御を行うための制御信号入力端子と、前記信号選択回路の出力が入力されるＮ個のクロック・データ再生回路と、各クロック・データ再生回路で抽出、再生されたクロック出力とデータ出力が入力されるＮ個のシリアルパラレル変換回路と、前記Ｍ個のパラレルシリアル変換回路に高周波クロック信号を供給する発振回路と、前記Ｎ個のシリアルパラレル変換回路の出力が入力され前記Ｎ個のシリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えるワード同期回路を備え、前記Ｍ個のパラレルシリアル変換回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記Ｎ個のシリアルパラレル変換回路もしくはワード同期回路が前記クロック・データ再生回路から供給されるクロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記Ｍ個のパラレルシリアル変換回路の出力を前記Ｍ個の高速信号出力端子から出力し、前記ワード同期回路の出力を前記低速信号出力端子から出力することを特徴とした半導体集積回路装置を構成する。
【００２６】
また、本発明においては、請求項１７に記載のように、
高速信号入力端子と、高速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力されるＭ（Ｍは２以上の整数）個のパラレルシリアル変換回路と、前記Ｍ個のパラレルシリアル変換回路の出力が入力される第１の高速信号処理回路と、前記第１の高速信号処理回路の出力が入力され入力信号をそのまま出力するかもしくは信号出力を停止する出力停止回路と、前記出力停止回路の出力と高速信号入力端子からの信号が入力される信号選択回路と、前記出力停止回路と前記信号選択回路の制御を行うための制御信号入力端子と、前記信号選択回路の出力が入力されるクロック・データ再生回路と、前記クロック・データ再生回路で抽出、再生されたクロック出力とデータ出力が入力されＮ（Ｎは２以上の整数）個の出力を持つ第２の高速信号処理回路と、前記第２の高速信号処理回路の出力と前記クロック・データ再生回路で抽出されたクロック出力が入力されるＮ個のシリアルパラレル変換回路と、前記Ｍ個のパラレルシリアル変換回路に高周波クロック信号を供給する発振回路と、前記Ｎ個のシリアルパラレル変換回路の出力が入力され前記Ｎ個のシリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えるワード同期回路を備え、前記Ｍ個のパラレルシリアル変換回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記Ｎ個のシリアルパラレル変換回路もしくはワード同期回路が前記クロック・データ再生回路から供給されるクロック信号と低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記第１の高速信号処理回路の出力を前記高速信号出力端子から出力し、前記ワード同期回路の出力を前記低速信号出力端子から出力することを特徴とした半導体集積回路装置を構成する。
【００２７】
また、本発明においては、請求項１８に記載のように、
Ｎ（Ｎは２以上の整数）個の高速信号入力端子と、高速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力されるＭ（Ｍは２以上の整数）個のパラレルシリアル変換回路と、前記Ｍ個のパラレルシリアル変換回路の出力が入力される第１の高速信号処理回路と、前記第１の高速信号処理回路の出力が入力され入力信号をそのまま出力するかもしくは信号出力を停止する出力停止回路と、前記出力停止回路の出力と前記Ｎ個の高速信号入力端子からの信号が入力されＮ個の出力を持つ信号選択回路と、前記出力停止回路と前記信号選択回路の制御を行うための制御信号入力端子と、前記信号選択回路の出力が入力されるＮ個のクロック・データ再生回路と、各クロック・データ再生回路で抽出、再生されたクロック出力とデータ出力が入力されるＮ個の第２の高速信号処理回路と、前記Ｎ個の各第２の高速信号処理回路の出力と前記Ｎ個の各クロック・データ再生回路で抽出されたクロック出力が入力されるＮ個のシリアルパラレル変換回路と、前記Ｎ個のパラレルシリアル変換回路に高周波クロック信号を供給する発振回路と、前記Ｎ個のシリアルパラレル変換回路の出力が入力され前記Ｎ個のシリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えるワード同期回路を備え、前記Ｍ個のパラレルシリアル変換回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記Ｎ個のシリアルパラレル変換回路もしくはワード同期回路が前記Ｎ個のクロック・データ再生回路から供給されるクロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記第１の高速信号処理回路の出力を前記高速信号出力端子から出力し、前記ワード同期回路の出力を前記低速信号出力端子から出力することを特徴とした半導体集積回路装置を構成する。
【００２８】
また、本発明においては、請求項１９に記載のように、
Ｎ（Ｎは２以上の整数）個の高速信号入力端子と、Ｍ（Ｍは２以上の整数）個の高速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、高周波クロック出力端子と、前記低速信号入力端子からの信号が入力されるＭ個のパラレルシリアル変換回路と、前記Ｍ個のパラレルシリアル変換回路の出力が入力され入力信号をそのまま出力するかもしくは信号出力を停止する出力停止回路と、前記出力停止回路の出力と前記Ｎ個の高速信号入力端子からの信号が入力されＮ個の出力を持つ信号選択回路と、前記出力停止回路と前記信号選択回路の制御を行うための制御信号入力端子と、前記信号選択回路の出力が入力されるＮ個のシリアルパラレル変換回路と、前記Ｍ個のパラレルシリアル変換回路と前記Ｎ個のシリアルパラレル変換回路に高周波クロック信号を供給する発振回路と、前記Ｎ個のシリアルパラレル変換回路の出力が入力され前記Ｎ個のシリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えるワード同期回路を備え、前記Ｍ個のパラレルシリアル変換回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記Ｎ個のシリアルパラレル変換回路もしくはワード同期回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記Ｍ個のパラレルシリアル変換回路の出力を前記Ｍ個の高速信号出力端子から出力し、前記ワード同期回路の出力を前記低速信号出力端子から出力し、前記Ｍ個のパラレルシリアル変換回路と前記Ｎ個のシリアルパラレル変換回路に供給される高周波クロック信号と同じ周波数もしくは２分の１の周波数のクロック信号を前記高周波クロック出力端子より出力することを特徴とした半導体集積回路装置を構成する。
【００２９】
また、本発明においては、請求項２０に記載のように、
請求項１〜１９のいずれかに記載の半導体集積回路装置において、上記発振回路から供給される高周波クロック信号と上記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段のすべてもしくは一部を上記発振回路に持たせることを特徴とした半導体集積回路装置を構成する。
【００３０】
また、本発明においては、請求項２１に記載のように、
請求項１〜６、１０〜１５及び２０のいずれかに記載の半導体集積回路装置において、上記信号選択回路からの入力信号と上記発振回路から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段のすべてもしくは一部を上記発振回路に持たせることを特徴とした半導体集積回路装置を構成する。
【００３１】
また、本発明においては、請求項２２に記載のように、
請求項７、８、１６〜１８及び２０のいずれかに記載の半導体集積回路装置において、上記クロック・データ再生回路から供給されるクロック信号と上記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段のすべてもしくは一部を上記クロック・データ再生回路もしくは発振回路に内蔵することを特徴とした半導体集積回路装置を構成する。
【００３２】
また、本発明においては、請求項２３に記載のように、
請求項１０〜２２のいずれかに記載の半導体集積回路装置において、上記制御信号入力端子による制御により、複数の上記シリアルパラレル変換回路もしくは複数のクロック・データ再生回路に対して、上記信号選択回路から同じ出力を同時に出力する手段を内蔵することを特徴とする半導体集積回路装置を構成する。
【００３３】
また、本発明においては、請求項２４に記載のように、
請求項２、６、１１、１５、２０〜２３のいずれかに記載に記載の半導体集積回路装置において、上記制御信号入力端子による制御により、上記検査用のパターン生成回路又は検査用のパターン照合回路の消費電力を削減する手段を内蔵することを特徴とした半導体集積回路装置を構成する。
【発明の効果】
【００３４】
本発明の実施によって、シリアルパラレル変換回路、パラレルシリアル変換回路等の高速動作回路を内蔵し、しかも一般的な半導体集積回路検査装置による高速動作回路の検査が可能であり、さらに半導体集積回路装置内の高速信号配線間のクロストークの影響の低減も可能な半導体集積回路装置を提供することが可能となる。
【発明を実施するための最良の形態】
【００３５】
以下、図面をもとに本発明の実施形態を説明する。なお、すべての図面において共通する部分には同一の番号を割り当て、重複説明を避ける。
【００３６】
（実施の形態１）
図１は、実施の形態１である半導体集積回路装置の構成を示す図である。この半導体集積回路装置は、高速信号入力端子 1 と、高速信号出力端子 2 と、低速信号入力端子 3 と、低速信号出力端子 4 と、低周波クロック入力端子 5 と、制御信号入力端子 6 と、パラレルシリアル変換回路 11 と、出力停止回路 12 と、信号選択回路 13 と、シリアルパラレル変換回路 14 と、発振回路 15 と、ワード同期回路 21 を有する。
【００３７】
ここで、低速信号（低周波信号）とは、一般的な半導体集積回路検査装置により入力可能な速度の信号、具体的には数Ｍｂｉｔ/ｓ〜数十Ｍｂｉｔ/ｓ（数ＭＨｚ〜数十ＭＨｚ）程度もしくはそれより低速な信号を、高速信号（高周波信号）とは、それよりも高速な信号を意味する。
【００３８】
パラレルシリアル変換回路 11 は低速信号入力端子 3 から入力されるパラレルデータをシリアルデータに変換して出力停止回路 12 に対して出力するとともに高速信号出力端子 2 より半導体集積回路装置の外部へ出力する。
【００３９】
出力停止回路 12 は、制御信号入力端子 6 による設定により、パラレルシリアル変換回路 11 からの入力信号をそのまま信号選択回路 13 に対して出力するか、もしくは信号選択回路 13 に対する信号出力を停止（ＬｏｗレベルもしくはＨｉｇｈレベルの一定電圧を出力）する。
【００４０】
信号選択回路 13 は、出力停止回路 12 の出力と高速信号入力端子 1 から入力される信号が入力され、制御信号入力端子 6 の設定により、出力停止回路 12 の出力か、もしくは高速信号入力端子 1 からの入力をシリアルパラレル変換回路 14 に対して出力する。
【００４１】
シリアルパラレル変換回路 14 は、信号選択回路 13 から入力されるシリアルデータをパラレルデータに変換してワード同期回路 21 に対して出力する。
【００４２】
発振回路 15 は、パラレルシリアル変換回路 11 とシリアルパラレル変換回路 14 に対して高周波クロック信号を供給する。
【００４３】
ワード同期回路 21 は、シリアルパラレル変換回路 14 の出力を入力とし、シリアルパラレル変換回路 14 のパラレル出力データを必要に応じて自動的に並び替えて低速信号出力端子 4 より半導体集積回路装置の外部へ出力する。なお、パラレルシリアル変換回路 11 のパラレルデータ入力の並列数とシリアルパラレル変換回路 14 のパラレルデータ出力の並列数が同じ場合、ワード同期回路 21 により低速信号入力端子 3 から入力されたデータ列を再生して、低速信号出力端子 4 より半導体集積回路装置の外部へ出力することができる。
【００４４】
パラレルシリアル変換回路 11 のパラレルデータ入力の並列数とシリアルパラレル変換回路 14 のパラレルデータ出力の並列数が異なる場合には、ワード同期回路
21 により、シリアルパラレル変換回路 14 の出力に対してあらかじめ設定された同期条件に従ってワード同期（並び替え）を行って低速信号出力端子 4 より半導体集積回路装置の外部へ出力することができる。
【００４５】
低周波クロック入力端子 5 は、ワード同期回路 21 の出力タイミングを決定するため等に使用するが、低周波クロック入力端子 5 から入力される低周波クロック信号と発振回路 15 が出力する高周波クロック信号との間のタイミング条件（周波数比及び位相条件）が安定しないと正常な動作確認ができないため、低周波クロック信号と高周波クロック信号との間のタイミング条件を調整もしくは補償する手段を内蔵する必要がある。構成としては、上記の調整もしくは補償する手段をパラレルシリアル変換回路 11 とシリアルパラレル変換回路 14 に内蔵させる構成と、パラレルシリアル変換回路 11 とワード同期回路 21 に内蔵させる構成と、発振回路 15 に内蔵させる構成の３通りの構成等がある。
【００４６】
発振回路 15 を、低周波クロック入力端子から入力される低周波クロック信号をリファレンスクロックとしたＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋ  Ｌｏｏｐ）型の発振回路とする（周波数差と位相差の両方を自動的に調整する）ことにより、低周波クロック信号と高周波クロック信号との間のタイミング条件を補償することができる。
【００４７】
発振回路 15 が周波数精度の高い発振回路である場合は、低周波クロック信号と高周波クロック信号の周波数差は一定に保たれるため、ＰＬＬ型の発振回路は必須ではなく、自走型の発振回路（リファレンスクロックを必要としない発振回路）でもよく、その場合、パラレルシリアル変換回路 11 とシリアルパラレル変換回路 14 にＦＩＦＯ（Ｆｉｒｓｔ  Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ型のメモリ回路）を内蔵すること等により低周波クロック信号と高周波クロック信号との間の位相条件を補償し、クロック間のタイミング条件を補償することができる。なお、この場合、シリアルパラレル変換回路 14 ではなく、ワード同期回路 21 にＦＩＦＯを内蔵すること等によりクロック間のタイミング条件を補償することもできる。
【００４８】
また、周波数比の調整手段を発振回路 15 に内蔵し、位相補償用のＦＩＦＯ等をパラレルシリアル変換回路
11 とシリアルパラレル変換回路 14 に内蔵すること等により、低周波クロック信号と高周波クロック信号との間のタイミング条件を補償することもできる。
【００４９】
また、信号選択回路 13 の出力と発振回路 15 から供給される高周波クロック信号との間のタイミング条件（動作周波数比及び位相条件）が安定しないとシリアルパラレル変換回路 14 が正常動作できないため、信号選択回路 13 からの入力信号と発振回路 15 から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段をシリアルパラレル変換回路 14 もしくは発振回路 15 に内蔵する必要がある。
【００５０】
例えば、信号選択回路 13 の出力と発振回路 15 から出力されている高周波クロック信号の位相差を検出し、信号選択回路からの信号もしくは発振回路 15 からの高周波クロック信号のどちらかの伝播遅延を自動的に調整することにより信号選択回路からの信号と高周波クロック信号との間のタイミング条件を調整する手段（一般にＤｅｌａｙ  Ｌｏｃｋ  Ｌｏｏｐと呼ばれている回路）をシリアルパラレル変換回路 14 に内蔵すればよい。
【００５１】
なお、信号選択回路の出力を発振回路 15 に入力して上記のＤｅｌａｙ  Ｌｏｃｋ  Ｌｏｏｐ回路を発振回路 15 に内蔵すること等も可能である。
【００５２】
本実施の形態の半導体集積回路装置は、制御信号入力端子 6 の設定により、パラレルシリアル変換回路 11 の出力を出力停止回路 12 と信号選択回路 13 を介してシリアルパラレル変換回路 14 に入力し、シリアルパラレル変換回路 14 により低速並列信号に変換するとともに、ワード同期回路 21 によりシリアルパラレル変換回路 14 のパラレル出力データを必要に応じて自動的に並び替えて低速信号出力端子 4 より出力することにより、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路 11 とシリアルパラレル変換回路 14 の検査を可能としている。
【００５３】
また、検査時以外に、制御信号入力端子 6 による設定により、出力停止回路 12 の信号出力を強制的に停止（ＬｏｗレベルもしくはＨｉｇｈレベルの一定電圧を出力）することにより、出力停止回路 12 の出力が入力される信号選択回路 13 内（及び出力停止回路 12 の出力信号が伝送される半導体集積回路装置内の配線に近接する）の別の高速信号配線（もしくはトランジスタ等の素子）等に対するクロストーク（漏話）の影響を低減することができる。
【００５４】
出力停止回路 12 の出力を強制的に停止しない場合には、出力停止回路 12 の出力信号が伝送される配線から信号選択回路内の配線（もしくはトランジスタ等の素子）等に対するクロストークにより、信号選択回路から出力される高速信号の特性が劣化する場合がある。
【００５５】
なお、検査時以外に半導体集積回路内の別のデータ処理回路等の出力をパラレルシリアル変換回路 11 に入力する構成とした場合でも、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路 11 とシリアルパラレル変換回路 14 の検査が可能となる。
【００５６】
（実施の形態２）
図２は、実施の形態２である半導体集積回路装置の構成を示す図である。この半導体集積回路装置は、高速信号入力端子 1 と、高速信号出力端子 2 と、低速信号出力端子 4 と、低周波クロック入力端子 5 と、制御信号入力端子 6 と、パラレルシリアル変換回路 16 と、出力停止回路 12 と、信号選択回路 13 と、シリアルパラレル変換回路 14 と、発振回路 15 と、ワード同期回路 22 と、検査用のパターン生成回路 23 と、検査用のパターン照合回路 24 を有する。
【００５７】
検査用のパターン生成回路 23 は、制御信号入力端子 6 による設定等により、必要に応じて特定の時系列パターンを有するデータを生成してそのデータをパラレルシリアル変換回路 16 に対して出力する。
【００５８】
パラレルシリアル変換回路 16 は検査用のパターン生成回路 23 から入力されるパラレルデータをシリアルデータに変換して出力停止回路 12 に対して出力するとともに高速信号出力端子 2 より半導体集積回路装置の外部へ出力する。
【００５９】
なお、パラレルシリアル変換回路 16 は、検査時以外は、検査用のパターン生成回路 23 以外の半導体集積回路装置内部の回路の出力（もしくは別途設けられる低速信号入力端子からの信号）等が入力されるので、その切替等も制御信号入力端子 6 により行う。
【００６０】
ワード同期回路 22 は、シリアルパラレル変換回路 14 の出力を入力とし、シリアルパラレル変換回路 14 のパラレル出力データを必要に応じて自動的に並び替えて検査用のパターン照合回路 24 に対して出力する。なお、パラレルシリアル変換回路 16 のパラレルデータ入力の並列数とシリアルパラレル変換回路 14 のパラレルデータ出力の並列数が同じ場合、ワード同期回路 22 によりパラレルシリアル変換回路 16 に入力されたデータ列を再生して、検査用のパターン照合回路 24 に対して出力することができる。
【００６１】
パラレルシリアル変換回路 16 のパラレルデータ入力の並列数とシリアルパラレル変換回路 14 のパラレルデータ出力の並列数が異なる場合には、ワード同期回路
22 により、シリアルパラレル変換回路 14 の出力に対してあらかじめ設定された同期条件に従ってワード同期（並び替え）を行って検査用のパターン照合回路 24 に対して出力することができる。
【００６２】
検査用のパターン照合回路 24 は、ワード同期回路 22 の出力を入力とし、入力されたデータ列が検査用のパターン生成回路 23 の出力データ列（もしくはあらかじめ設定されたデータ列）と一致しているか否かの照合を行い、照合結果を低速信号出力端子 4 より半導体集積回路装置の外部へ出力する。
【００６３】
なお、シリアルパラレル変換回路 14 （もしくはワード同期回路 22 ）の出力は、半導体集積回路装置内部の検査用のパターン照合回路
24 以外の回路（もしくは別途設ける低速信号出力端子 4 ）に対しても出力される。
【００６４】
制御信号入力端子 6 は、パターン生成かいろ 23 の設定、パラレルシリアル変換回路 16 の入力切替の他、出力停止回路 12 の制御、信号選択回路 13 の設定、パターン照合回路 24 の設定等を行うために使用する。
【００６５】
低周波クロック入力端子 5 は、パターン照合回路 24 の出力タイミングを決定するため等に使用するが、低周波クロック入力端子 5 から入力される低周波クロック信号と発振回路 15 が出力する高周波クロック信号との間のタイミング条件（周波数比及び位相条件）が安定しないと正常な動作確認ができないため、低周波クロック信号と高周波クロック信号との間のタイミング条件を調整もしくは補償する手段を内蔵する必要がある。構成としては、上記の調整もしくは補償する手段をシリアルパラレル変換回路 14 に内蔵させる構成と、ワード同期回路 22 に内蔵させる構成と、検査用のパターン照合回路 24 に内蔵させる構成と、発振回路 15 に内蔵させる構成の４通りの構成等がある。
【００６６】
発振回路 15 を、低周波クロック入力端子から入力される低周波クロック信号をリファレンスクロックとしたＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋ  Ｌｏｏｐ）型の発振回路とする（周波数差と位相差の両方を自動的に調整する）ことにより、低周波クロック信号と高周波クロック信号との間のタイミング条件を補償することができる。
【００６７】
発振回路 15 が周波数精度の高い発振回路である場合は、低周波クロック信号と高周波クロック信号の周波数差は一定に保たれるため、ＰＬＬ型の発振回路は必須ではなく、自走型の発振回路（リファレンスクロックを必要としない発振回路）でもよく、その場合、シリアルパラレル変換回路 14 にＦＩＦＯ（Ｆｉｒｓｔ  Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ型のメモリ回路）を内蔵すること等により低周波クロック信号と高周波クロック信号との間の位相条件を補償し、クロック間のタイミング条件を補償することができる。なお、この場合、シリアルパラレル変換回路 14 ではなく、ワード同期回路 22 もしくは検査用のパターン照合回路 24 にＦＩＦＯを内蔵すること等によりクロック間のタイミング条件を補償することもできる。
【００６８】
また、周波数比の調整手段を発振回路 15 に内蔵し、位相補償用のＦＩＦＯ等をシリアルパラレル変換回路
14 に内蔵すること等により、低周波クロック信号と高周波クロック信号との間のタイミング条件を補償することもできる。
【００６９】
また、実施の形態１の場合と同様に、信号選択回路 13 の出力と発振回路 15 から供給される高周波クロック信号との間のタイミング条件（動作周波数比及び位相条件）が安定しないとシリアルパラレル変換回路 14 が正常動作できないため、信号選択回路 13 からの入力信号と発振回路 15 から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段をシリアルパラレル変換回路 14 もしくは発振回路 15 に内蔵することにより正常動作を可能としている。
【００７０】
本実施の形態の半導体集積回路装置は、実施の形態１の半導体集積回路装置の低速信号入力端子の代わりに検査用のパターン生成回路 23 よりパラレルシリアル変換回路 16 にデータ列を入力し、検査用のパターン照合回路 24 によりワード同期回路 22 の出力が検査用のパターン生成回路 23 の出力データ列（もしくはあらかじめ設定されたデータ列）と一致しているか否かの照合を行い照合結果を低速信号出力端子 4 より出力することにより、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路 16 とシリアルパラレル変換回路 14 の検査を可能としている。
【００７１】
また、実施の形態１の場合と同様に、検査時以外に、制御信号入力端子 6 による設定により、出力停止回路 12 の出力を強制的に停止（ＬｏｗレベルもしくはＨｉｇｈレベルの一定電圧を出力）することにより、出力停止回路 12 の出力が入力される信号選択回路 13 内（及び出力停止回路 12 の出力信号が伝送される半導体集積回路装置内の配線に近接する）の別の高速信号配線（もしくはトランジスタ等の素子）等に対するクロストーク（漏話）の影響を低減することができる。
【００７２】
さらに、低周波クロック入力端子 5 より入力する低周波クロック信号の周波数は、実施の形態１の半導体集積回路装置の場合はパラレルシリアル変換回路 11 に入力されるパラレルデータの各データのデータレートと同じ周波数か、もしくはより高い周波数が必要となるのに対して、本実施の形態では、パラレルシリアル変換回路 16 に入力されるパラレルデータの各データのデータレートより低い周波数とすることが可能となる。すなわち、検査時に入力可能なクロック信号の周波数が例えば１０ＭＨｚ以下の場合、実施の形態１の場合は、パラレルデータ入力の各データのデータレートが１０Ｍｂｉｔ/ｓ（もしくは２０Ｍｂｉｔ/ｓ）以上となるようなパラレルシリアル変換回路の検査はできないことになるが、本実施の形態では、以下のような構成とすることにより、パラレルデータ入力の各データのデータレートが１０Ｍｂｉｔ/ｓ（もしくは２０Ｍｂｉｔ/ｓ）以上となるようなパラレルシリアル変換回路の検査が可能となる。
【００７３】
例えば、パラレルシリアル変換回路 16 がＫ（Ｋは２以上の整数）並列のパラレルデータ入力をもち、各データのデータレートが１００Ｍｂｉｔ/ｓだとした場合、発振回路 15 は１００×Ｋ ＭＨｚの高周波クロック信号を出力する必要があるが、１００ＭＨｚのクロック信号も発振回路 15 より出力するような構成とする。パターン生成回路 23 をこの１００ＭＨｚクロックで動作させることにより、パラレルシリアル変換回路 16 への１００Ｍｂｉｔ/ｓデータの入力が可能となる。
【００７４】
また、シリアルパラレル変換回路 14 がＬ（Ｌは２以上の整数）並列のパラレルデータ出力を持つ場合、上記の発振回路 15 の１００×Ｋ ＭＨｚの高周波クロック信号で動作させることによりシリアルパラレル変換回路 14 のパラレルデータ出力の各データのデータレートを（１００×Ｋ）/Ｌ Ｍｂｉｔ/ｓ（例えばＫ＝Ｌの場合は１００Ｍｂｉｔ/ｓ）とすることができる。
【００７５】
ワード同期回路 22 も（１００×Ｋ）/Ｌ ＭＨｚ（例えばＫ＝Ｌの場合は１００ＭＨｚ）クロックで動作させることにより正常動作が可能である。パターン照合回路 24 は、照合を行う回路本体を（１００×Ｋ）/Ｌ ＭＨｚ（例えばＫ＝Ｌの場合は１００ＭＨｚ）で動作させ、照合結果を出力する回路のみを低周波クロック入力端子からの低周波クロック（この例では１０ＭＨｚ）で動作させる。このような構成とすることにより、検査時に入力可能なクロック信号の周波数が例えば１０ＭＨｚ以下の場合でも、パラレルデータ入力の各データのデータレートが１０Ｍｂｉｔ/ｓ（もしくは２０Ｍｂｉｔ/ｓ）以上となるようなパラレルシリアル変換回路と、パラレルデータ出力の各データのデータレートが１０Ｍｂｉｔ/ｓ（もしくは２０Ｍｂｉｔ/ｓ）以上となるようなシリアルパラレル変換回路の検査が可能となる。
【００７６】
なお、検査用のパターン生成回路 23 は、検査時以外は必要に応じて他の低速信号入力端子もしくは半導体集積回路装置内の他のデータ処理回路等から入力された信号をパラレルシリアル変換回路 16 に対して出力する。
【００７７】
（実施の形態３）
図３は、実施の形態３である半導体集積回路装置の構成を示す図である。この半導体集積回路装置は、高速信号入力端子 1 と、高速信号出力端子 2 と、低速信号入力端子 3 と、低速信号出力端子 4 と、低周波クロック入力端子 5 と、制御信号入力端子 6 と、パラレルシリアル変換回路 17 と、出力停止回路 18 と、信号選択回路 19 と、シリアルパラレル変換回路 14 と、発振回路 15 と、ワード同期回路 21 と、高速動作回路 101 及び 102 を有する。
【００７８】
パラレルシリアル変換回路 17 は低速信号入力端子 3 から入力されるパラレルデータをシリアルデータに変換して出力停止回路 18 に対して出力するとともに第１の高速動作回路 101 に対して出力する。
【００７９】
出力停止回路 18 は、制御信号入力端子 6 による設定により、パラレルシリアル変換回路 17 からの入力信号をそのまま信号選択回路 19 に対して出力するか、もしくは信号選択回路 19 に対する信号出力を停止（ＬｏｗレベルもしくはＨｉｇｈレベルの一定電圧を出力）する。
【００８０】
第１の高速動作回路 101 は、パラレルシリアル変換回路 17 の出力を入力とし、出力信号を高速信号出力端子 2 より半導体集積回路装置の外部へ出力する。
【００８１】
第２の高速動作回路 102 は、高速信号入力端子 1 から入力される信号を入力とし、信号選択回路 19 に対して出力信号を出力する。
【００８２】
信号選択回路 19 は、出力停止回路 18 の出力と第２の高速動作回路 102 の出力を入力とし、制御信号入力端子 6 の設定により、出力停止回路 18 の出力か、もしくは第２の高速動作回路 102 の出力をシリアルパラレル変換回路 14 に対して出力する。
【００８３】
低周波クロック入力端子 5 は、実施の形態１の場合と同様に、ワード同期回路 21 の出力タイミングを決定するため等に使用し、低周波クロック入力端子 5 から入力される低周波クロック信号と発振回路 15 が出力する高周波クロック信号との間のタイミング条件を調整もしくは補償する手段をパラレルシリアル変換回路等に内蔵することも実施の形態１と同様である。
【００８４】
また、信号選択回路 19 の出力と発振回路 15 から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段をシリアルパラレル変換回路 14 もしくは発振回路 15 に内蔵することも実施の形態１と同様である。
【００８５】
本実施の形態の半導体集積回路装置は、実施の形態１の場合と同様に、制御信号入力端子 6 の設定により、パラレルシリアル変換回路 17 の出力を出力停止回路 18 と信号選択回路 19 を介してシリアルパラレル変換回路 14 に入力し、シリアルパラレル変換回路 14 により低速並列信号に変換するとともに、ワード同期回路 21 によりシリアルパラレル変換回路 14 のパラレル出力データを必要に応じて自動的に並び替えて低速信号出力端子 4 より出力することにより、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路 17 とシリアルパラレル変換回路 14 の検査を可能としている。
【００８６】
また、実施の形態１の場合と同様に、検査時以外に、制御信号入力端子 6 による設定により、出力停止回路 18 の出力を強制的に停止（ＬｏｗレベルもしくはＨｉｇｈレベルの一定電圧を出力）することにより、出力停止回路 18 の出力が入力される信号選択回路 19 内（及び出力停止回路 18 の出力信号が伝送される半導体集積回路装置内の配線に近接する）の別の高速信号配線（もしくはトランジスタ等の素子）等に対するクロストーク（漏話）の影響を低減することができる。
【００８７】
なお、検査時以外に半導体集積回路内の別のデータ処理回路等の出力をパラレルシリアル変換回路 17 に入力する構成とした場合でも、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路 17 とシリアルパラレル変換回路 14 の検査が可能となる。
【００８８】
また、高速動作回路 101 及び 102 のどちらかを内蔵しない構成の半導体集積回路装置でも、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路 17 とシリアルパラレル変換回路 14 の検査が可能となる。
【００８９】
（実施の形態４）
図４は、実施の形態４である半導体集積回路装置の構成を示す図である。この半導体集積回路装置は、高速信号入力端子 1 と、高速信号出力端子 2 と、低速信号入力端子 3 と、低速信号出力端子 4 と、低周波クロック入力端子 5 と、制御信号入力端予 6、パラレルシリアル変換回路 103 と、出力停止回路 104 と、信号選択回路 105 と、シリアルパラレル変換回路 106 と、発振回路 15 と、ワード同期回路 21 と、高速信号処理回路 107 及び 108 を有する。
【００９０】
パラレルシリアル変換回路 103 は低速信号入力端子 3 から入力されるパラレルデータをシリアルデータに変換して第１の高速信号処理回路 107 に対して出力する。
【００９１】
第１の高速信号処理回路 107 はパラレルシリアル変換回路 103 から入力されるデータに信号処理を行って出力停止回路 104 に対して出力するとともに高速信号出力端子 2 より半導体集積回路装置の外部へ出力する。
【００９２】
出力停止回路 104 は、制御信号入力端子 6 による設定により、第１の高速信号処理回路 107 からの入力信号をそのまま信号選択回路 105 に対して出力するか、もしくは信号選択回路 105 に対する信号出力を停止（ＬｏｗレベルもしくはＨｉｇｈレベルの一定電圧を出力）する。
【００９３】
信号選択回路 105 は、出力停止回路 104 の出力と高速信号入力端子 1 から入力される信号入力を入力とし、制御信号入力端子 6 の設定により、出力停止回路 104 の出力か、もしくは高速信号入力端子 1 からの入力を第２の高速信号処理回路 108 に対して出力する。
【００９４】
第２の高速信号処理回路 108 は信号選択回路 105 から入力されるデータに信号処理を行ってシリアルパラレル変換回路 106 に対して出力する。
【００９５】
シリアルパラレル変換回路 106 は、第２の高速信号処理回路 108 から入力されるシリアルデータをパラレルデータに変換してワード同期回路 21 に対して出力する。
【００９６】
ワード同期回路 21 は、実施の形態１の場合と同様に、シリアルパラレル変換回路 106 の出力を入力とし、シリアルパラレル変換回路 106 のパラレル出力データを必要に応じて自動的に並び替えて低速信号出力端子 4 より半導体集積回路装置の外部へ出力する。なお、パラレルシリアル変換回路 103 のパラレルデータ入力の並列数とシリアルパラレル変換回路 106 のパラレルデータ出力の並列数が同じであり、かつ、第２の高速信号処理回路 108 が第１の高速信号処理回路 107 の逆処理を行う場合、ワード同期回路 21 により低速信号入力端子 3 から入力されたデータ列を再生して、低速信号出力端子 4 より半導体集積回路装置の外部へ出力することができる。
【００９７】
パラレルシリアル変換回路 103 のパラレルデータ入力の並列数とシリアルパラレル変換回路 106 のパラレルデータ出力の並列数が異なる場合等は、ワード同期回路
21 により、シリアルパラレル変換回路 106 の出力に対してあらかじめ設定された同期条件に従ってワード同期（並び替え）を行って低速信号出力端子 4 より半導体集積回路装置の外部へ出力することができる。
【００９８】
低周波クロック入力端子 5 は、実施の形態１の場合と同様に、ワード同期回路 21 の出力タイミングを決定するため等に使用し、低周波クロック入力端子 5 から入力される低周波クロック信号と発振回路 15 が出力する高周波クロック信号との間のタイミング条件を調整もしくは補償する手段をパラレルシリアル変換回路等に内蔵することも実施の形態１と同様である。
【００９９】
また、信号選択回路 105 の出力と発振回路 15 から供給される高周波クロック信号との間のタイミング条件（動作周波数比及び位相条件）が安定しないとシリアルパラレル変換回路 106 （もしくは第２の高速信号処理回路 108 ）が正常動作できないため、信号選択回路 105 の出力と発振回路 15 から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段をシリアルパラレル変換回路 106、第２の高速信号処理回路 108、もしくは発振回路 15 に内蔵する必要がある。
【０１００】
例えば、第２の高速信号処理回路 108 の出力と発振回路 15 から出力されている高周波クロック信号の位相差を検出し、第２の高速信号処理回路 108 からの信号もしくは発振回路 15 からの高周波クロック信号のどちらかの伝播遅延を自動的に調整することにより第２の高速信号処理回路 108 からの信号と高周波クロック信号との間のタイミング条件を調整する手段（一般にＤｅｌａｙ  Ｌｏｃｋ  Ｌｏｏｐと呼ばれている回路）をシリアルパラレル変換回路 106 に内蔵すればよい。
【０１０１】
なお、第２の高速信号処理回路 108 の出力を発振回路 15 に入力して上記のＤｅｌａｙ  Ｌｏｃｋ  Ｌｏｏｐ回路を発振回路 15 に内蔵すること等も可能である。
【０１０２】
また、発振回路 15 から出力されている高周波クロック信号を第２の高速信号処理回路
108 に入力して、信号選択回路 105 の出力と高周波クロック信号との間のタイミング条件を調整する手段（例えば、上記のＤｅｌａｙ  Ｌｏｃｋ  Ｌｏｏｐ回路と同様）を第２の高速信号処理回路 108 に内蔵すること等も可能である。
【０１０３】
本実施の形態の半導体集積回路装置は、制御信号入力端子 6 の設定により、第１の高速信号処理回路 107 の出力を出力停止回路 104 と信号選択回路 105 を介して第２の高速信号処理回路 108 に入力し、シリアルパラレル変換回路 106 により第２の高速信号処理回路 108 のシリアル出力を低速並列信号に変換するとともに、ワード同期回路 21 によりシリアルパラレル変換回路 106 のパラレル出力データを必要に応じて自動的に並び替えて低速信号出力端子 4 より出力することにより、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路 103 と高速信号処理回路（ 107 及び 108 ）とシリアルパラレル変換回路 106 の検査を可能としている。
【０１０４】
また、実施の形態１の場合と同様に、検査時以外に、制御信号入力端子 6 による設定により、出力停止回路 104 の出力を強制的に停止（ＬｏｗレベルもしくはＨｉｇｈレベルの一定電圧を出力）することにより、出力停止回路 104 の出力が入力される信号選択回路 105 内（及び出力停止回路 104 の出力信号が伝送される半導体集積回路装置内の配線に近接する）の別の高速信号配線（もしくはトランジスタ等の素子）等に対するクロストーク（漏話）の影響を低減することができる。
【０１０５】
なお、検査時以外に半導体集積回路内の別のデータ処理回路等の出力をパラレルシリアル変換回路 103 に入力する構成とした場合でも、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路 103 と高速信号処理回路（ 107 及び 108 ）とシリアルパラレル変換回路 106 の検査が可能となる。
【０１０６】
また、高速信号処理回路 107 及び 108 のどちらかを内蔵しない構成の半導体集積回路装置でも、パラレルシリアル変換回路 103 の出力を出力停止回路 104 等に直結するか、または、信号選択回路 105 の出力をシリアルパラレル変換回路 106 に直結すること等により、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路 103 と高速信号処理回路（ 107 もしくは 108 ）とシリアルパラレル変換回路 106 の検査が可能となる。
【０１０７】
（実施の形態５）
図５は、実施の形態５である半導体集積回路装置の構成を示す図である。この半導体集積回路装置は、高速信号入力端子 1 と、高速信号出力端子 2 と、低速信号入力端子 3 と、低速信号出力端子 4 と、低周波クロック入力端子 5 と、制御信号入力端子 6 と、パラレルシリアル変換回路 109 と、出力停止回路 12 と、信号選択回路 13 と、シリアルパラレル変換回路 14 と、発振回路 15 と、ワード同期回路 25 と、信号処理回路 110 及び 111 を有する。
【０１０８】
第１の信号処理回路 110 は低速信号入力端子 3 から入力される信号に対して信号処理を行ってパラレルシリアル変換回路 109 に対して出力する。
【０１０９】
パラレルシリアル変換回路 109 は第１の信号処理回路 110 から入力されるパラレルデータをシリアルデータに変換して出力停止回路 12 に対して出力するとともに高速信号出力端子２より半導体集積回路装置の外部へ出力する。
【０１１０】
ワード同期回路 25 は、シリアルパラレル変換回路 14 の出力を入力とし、シリアルパラレル変換回路 14 のパラレル出力データを必要に応じて自動的に並び替えて第２の信号処理回路 111 に対して出力する。なお、パラレルシリアル変換回路 109 のパラレルデータ入力の並列数とシリアルパラレル変換回路 14 のパラレルデータ出力の並列数が同じ場合、ワード同期回路 25 によりパラレルシリアル変換回路 109 に入力されたデータ列を再生して、第２の信号処理回路 111 に対して出力することができる。
【０１１１】
パラレルシリアル変換回路 109 のパラレルデータ入力の並列数とシリアルパラレル変換回路 14 のパラレルデータ出力の並列数が異なる場合には、ワード同期回路
25 により、シリアルパラレル変換回路 14 の出力に対してあらかじめ設定された同期条件に従ってワード同期（並び替え）を行って第２の信号処理回路 111 に対して出力することができる。
【０１１２】
第２の信号処理回路 111 は、ワード同期回路 25 から入力された信号に信号処理を行って低速信号出力端子 4 より半導体集積回路装置の外部へ出力する。
【０１１３】
制御信号入力端子 6 は、実施の形態１の場合と同様、出力停止回路 12 と信号選択回路 13 の設定等を行うために使用する。
【０１１４】
低周波クロック入力端子 5 は、第２の信号処理回路 111 の出力タイミングを決定するため等に使用するが、低周波クロック入力端子 5 から入力される低周波クロック信号と発振回路 15 が出力する高周波クロック信号との間のタイミング条件（周波数比及び位相条件）が安定しないと正常な動作確認ができないため、低周波クロック信号と高周波クロック信号との間のタイミング条件を調整もしくは補償する手段を内蔵する必要がある。構成としては、上記の調整もしくは補償する手段をパラレルシリアル変換回路 109 とシリアルパラレル変換回路 14 に内蔵させる構成と、パラレルシリアル変換回路 109 とワード同期回路 25 に内蔵させる構成と、パラレルシリアル変換回路 109 と第２の信号処理回路 111 に内蔵させる構成と、第１の信号処理回路 110 とシリアルパラレル変換回路 14 に内蔵させる構成と、第１の信号処理回路 110 とワード同期回路 25 に内蔵させる構成と、第１の信号処理回路 110 と第２の信号処理回路 111 に内蔵させる構成と、発振回路 15 に内蔵させる構成の７通りの構成等がある。
【０１１５】
発振回路 15 を、低周波クロック入力端子 5 から入力される低周波クロック信号をリファレンスクロックとしたＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋ  Ｌｏｏｐ）型の発振回路とする（周波数差と位相差の両方を自動的に調整する）ことにより、低周波クロック信号と高周波クロック信号との間のタイミング条件を補償することができる。
【０１１６】
発振回路 15 が周波数精度の高い発振回路である場合は、低周波クロック信号と高周波クロック信号の周波数差は一定に保たれるため、ＰＬＬ型の発振回路は必須ではなく、自走型の発振回路（リファレンスクロックを必要としない発振回路）でもよく、その場合、パラレルシリアル変換回路とシリアルパラレル変換回路にＦＩＦＯ（Ｆｉｒｓｔ  Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ型のメモリ回路）を内蔵すること等により低周波クロック信号と高周波クロック信号との間の位相条件を補償し、クロック間のタイミング条件を補償することができる。なお、この場合、シリアルパラレル変換回路 14 ではなく、ワード同期回路 25 もしくは第２の信号処理回路 111 にＦＩＦＯを内蔵すること等によりクロック間のタイミング条件を補償することもできる。同様に、パラレルシリアル変換回路 109 ではなく、第１の信号処理回路 110 にＦＩＦＯを内蔵すること等によりクロック間のタイミング条件を補償することもできる。
【０１１７】
また、周波数比の調整手段を発振回路 15 に内蔵し、位相補償用のＦＩＦＯ等をパラレルシリアル変換回路
109 とシリアルパラレル変換回路 14 に内蔵すること等により、低周波クロック信号と高周波クロック信号との間のタイミング条件を補償することもできる。
【０１１８】
なお、実施の形態１の場合と同様に、信号選択回路 13 の出力と発振回路 15 から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段をシリアルパラレル変換回路 14 もしくは発振回路 15 に内蔵する。
【０１１９】
本実施の形態の半導体集積回路装置は、制御信号入力端子 6 の設定により、パラレルシリアル変換回路 109 の出力を出力停止回路 12 と信号選択回路 13 を介してシリアルパラレル変換回路 14 に入力し、シリアルパラレル変換回路 14 により低速並列信号に変換するとともに、ワード同期回路 25 によりシリアルパラレル変換回路 14 のパラレル出力データを必要に応じて自動的に並び替えて第２の信号処理回路 111 に対して出力し、第２の信号処理回路 111 の出力を低速信号出力端子 4 より出力することにより、一般的な半導体集積回路検査装置による信号処理回路（ 110 及び 111 ）、パラレルシリアル変換回路 109 及びシリアルパラレル変換回路 14 の検査を可能としている。
【０１２０】
また、実施の形態１の場合と同様に、検査時以外に、制御信号入力端子 6 による設定により、出力停止回路 12 の出力を強制的に停止（ＬｏｗレベルもしくはＨｉｇｈレベルの一定電圧を出力）することにより、出力停止回路 12 の出力が入力される信号選択回路 13 内（及び出力停止回路 12 の出力信号が伝送される半導体集積回路装置内の配線に近接する）の別の高速信号配線（もしくはトランジスタ等の素子）等に対するクロストーク（漏話）の影響を低減することができる。
【０１２１】
なお、検査時以外に半導体集積回路内の別のデータ処理回路等の出力を第１の信号処理回路 110 に入力する構成とした場合でも、一般的な半導体集積回路検査装置による信号処理回路（ 110 及び 111 ）、パラレルシリアル変換回路 109 及びシリアルパラレル変換回路 14 の検査が可能となる。
【０１２２】
また、信号処理回路 110 及び 111 のどちらかを内蔵しない構成の半導体集積回路装置でも、低速信号入力端子 3 をパラレルシリアル変換回路 109 の入力に直結するか、または、ワード同期回路 25 の出力を低速信号出力端子 4 に直結すること等により、一般的な半導体集積回路検査装置による信号処理回路（ 110 もしくは 111 ）、パラレルシリアル変換回路 109 及びシリアルパラレル変換回路 14 の検査が可能となる。
【０１２３】
（実施の形態６）
図６は、実施の形態６である半導体集積回路装置の構成を示す図である。この半導体集積回路装置は、高速信号入力端子 1 と、高速信号出力端子 2 と、低速信号出力端子 4 と、低周波クロック入力端子 5 と、制御信号入力端子 6 と、パラレルシリアル変換回路 109 と、出力停止回路 12 と、信号選択回路 13 と、シリアルパラレル変換回路 14 と、発振回路 15 と、ワード同期回路 25 と、検査用のパターン生成回路 26 と、検査用のパターン照合回路 27 と、信号処理回路 112 及び 113 を有する。
【０１２４】
検査用のパターン生成回路 26 は、制御信号入力端子 6 による設定等により、必要に応じて特定の時系列パターンを有するデータを生成してそのデータを第１の信号処理回路 112 に対して出力する。
【０１２５】
第１の信号処理回路 112 は検査用のパターン生成回路 26 から入力される信号に対して信号処理を行ってパラレルシリアル変換回路 109 に対して出力する。
【０１２６】
なお、第１の信号処理回路 112 は、検査時以外は、検査用のパターン生成回路 26 以外の半導体集積回路装置内部の回路の出力（もしくは別途設けられる低速信号入力端子からの信号）等が入力されるので、その切替等も制御信号入力端子 6 により行う。
【０１２７】
第２の信号処理回路 113 は、ワード同期回路 25 から入力された信号に信号処理を行って、検査用のパターン照合回路 27 に対して出力する。
【０１２８】
検査用のパターン照合回路 27 は、第２の信号処理回路 113 の出力を入力とし、入力されたデータ列が検査用のパターン生成回路 26 の出力データ列（もしくはあらかじめ設定されたデータ列）と一致しているか否かの照合を行い、照合結果を低速信号出力端子 4 より半導体集積回路装置の外部へ出力する。
【０１２９】
なお、第２の信号処理回路 113 （もしくは、シリアルパラレル変換回路 14、または、ワード同期回路 25 ）の出力は、半導体集積回路装置内部の検査用のパターン照合回路 27 以外の回路（もしくは別途設ける低速信号出力端子）に対しても出力される。
【０１３０】
制御信号入力端子 6 は、パターン生成回路 26 の設定、第１の信号処理回路 112 の入力切替の他、実施の形態２の場合と同様に、出力停止回路 12 及び信号選択回路 13 の設定、パターン照合回路 27 の設定等を行うために使用する。
【０１３１】
低周波クロック入力端子 5 は、実施の形態２の場合と同様に、パターン照合回路 27 の出力タイミングを決定するため等に使用するが、低周波クロック入力端子 5 から入力される低周波クロック信号と発振回路 15 が出力する高周波クロック信号との間のタイミング条件（周波数比及び位相条件）が安定しないと正常な動作確認ができないため、低周波クロック信号と高周波クロック信号との間のタイミング条件を調整もしくは補償する手段を内蔵する必要がある。構成としては、上記の調整もしくは補償する手段をシリアルパラレル変換回路 14 に内蔵させる構成と、ワード同期回路 25 に内蔵させる構成と、第２の信号処理回路 113 に内蔵させる構成と、検査用のパターン照合回路 27 に内蔵させる構成と、発振回路 15 に内蔵させる構成の５通りの構成等がある。
【０１３２】
発振回路 15 を、低周波クロック入力端子 5 から入力される低周波クロック信号をリファレンスクロックとしたＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋ  Ｌｏｏｐ）型の発振回路とする（周波数差と位相差の両方を自動的に調整する）ことにより、低周波クロック信号と高周波クロック信号との間のタイミング条件を補償することができる。
【０１３３】
発振回路 15 が周波数精度の高い発振回路である場合は、低周波クロック信号と高周波クロック信号の周波数差は一定に保たれるため、ＰＬＬ型の発振回路は必須ではなく、自走型の発振回路（リファレンスクロックを必要としない発振回路）でもよく、その場合、シリアルパラレル変換回路 14 にＦＩＦＯ（Ｆｉｒｓｔ  Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ型のメモリ回路）を内蔵すること等により低周波クロック信号と高周波クロック信号との間の位相条件を補償し、クロック間のタイミング条件を補償することができる。なお、この場合、シリアルパラレル変換回路 14 ではなく、ワード同期回路 25、第２の信号処理回路 113 もしくは検査用のパターン照合回路 27 にＦＩＦＯを内蔵すること等によりクロック間のタイミング条件を補償することもできる。
【０１３４】
また、周波数比の調整手段を発振回路 15 に内蔵し、位相補償用のＦＩＦＯ等をシリアルパラレル変換回路
14 に内蔵すること等により、低周波クロック信号と高周波クロック信号との間のタイミング条件を補償することもできる。
【０１３５】
なお、実施の形態１の場合と同様に、信号選択回路 13 の出力と発振回路 15 から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段をシリアルパラレル変換回路 14 もしくは発振回路 15 に内蔵する。
【０１３６】
本実施の形態の半導体集積回路装置は、実施の形態５の半導体集積回路装置の低速信号入力端子の代わりに検査用のパターン生成回路 26 より第１の信号処理回路 112 にデータ列を入力し、検査用のパターン照合回路 27 により第２の信号処理回路 113 の出力が検査用のパターン生成回路 26 の出力データ列（もしくはあらかじめ設定されたデータ列）と一致しているか否かの照合を行い照合結果を低速信号出力端子 4 より出力することにより、一般的な半導体集積回路検査装置による信号処理回路（ 112 及び 113 ）、パラレルシリアル変換回路 109 及びシリアルパラレル変換回路 14 の検査を可能としている。
【０１３７】
また、実施の形態１の場合と同様に、検査時以外に、制御信号入力端子 6 による設定により、出力停止回路 12 の出力を強制的に停止（ＬｏｗレベルもしくはＨｉｇ止レベルの一定電圧を出力）することにより、出力停止回路 12 の出力が入力される信号選択回路 13 内（及び出力停止回路 12 の出力信号が伝送される半導体集積回路装置内の配線に近接する）の別の高速信号配線（もしくはトランジスタ等の素子）等に対するクロストーク（漏話）の影響を低減することができる。
【０１３８】
さらに、本実施の形態の半導体集積回路装置では、実施の形態２の場合と同様に、低周波クロック入力端子 5 より入力する低周波クロック信号の周波数をパラレルシリアル変換回路 109 に入力されるパラレルデータ（及び、シリアルパラレル変換回路 14 のパラレル出力データ）の各データのデータレートより低い周波数とすること等が可能となる。なお、信号処理回路 112 及び 113 のどちらかを内蔵しない構成の半導体集積回路装置でも、検査用のパターン生成回路 26 の出力をパラレルシリアル変換回路 109 の入力に直結するか、または、ワード同期回路 25 の出力を検査用のパターン照合回路 27 の入力に直結すること等により、一般的な半導体集積回路検査装置による信号処理回路（ 112 もしくは 113 ）、パラレルシリアル変換回路 109 及びシリアルパラレル変換回路 14 の検査が可能となる。
【０１３９】
なお、検査用のパターン生成回路 23 は、検査時以外は必要に応じて他の低速信号入力端子もしくは半導体集積回路装置内の他のデータ処理回路等から入力された信号をパラレルシリアル変換回路 16 に対して出力する。
【０１４０】
（実施の形態７）
図７は、実施の形態７である半導体集積回路装置の構成を示す図である。この半導体集積回路装置は、高速信号入力端子 1 と、高速信号出力端子 2 と、低速信号入力端子 3 と、低速信号出力端子 4 と、低周波クロック入力端子 5 と、制御信号入力端子 6 と、パラレルシリアル変換回路 11 と、出力停止回路 12 と、信号選択回路 114 と、シリアルパラレル変換回路 115 と、発振回路 116 と、ワード同期回路 21 と、クロック・データ再生回路 117 を有する。
【０１４１】
信号選択回路 114 は出力停止回路 12 の出力と高速信号入力端子 1 から入力される信号を入力とし、制御信号入力端子 6 の設定により、出力停止回路 12 の出力か、もしくは高速信号入力端子からの入力をクロック・データ再生回路 117 に対して出力する。
【０１４２】
クロック・データ再生回路 117 は、信号選択回路 114 より入力された信号からクロックを抽出し、またその抽出したクロックにより入力データを再生してシリアルパラレル変換回路 115 に対して出力する。また抽出したクロックもシリアルパラレル変換回路 115 に対して出力する。
【０１４３】
シリアルパラレル変換回路 115 は、クロック・データ再生回路 117 から入力されるシリアルデータをパラレルデータに変換してワード同期回路 21 に対して出力する。その際、クロック・データ再生回路 117 から入力されるクロックで回路を動作させる。
【０１４４】
発振回路 116 は、パラレルシリアル変換回路 11 に対して高周波クロック信号を供給する。制御信号入力端子 6 は、実施の形態１の場合と同様に、信号選択回路 114 の設定の他、出力停止回路 12 の設定等を行うために使用する。
【０１４５】
低周波クロック入力端子 5 は、実施の形態１の場合と同様に、ワード同期回路 21 の出力タイミングを決定するため等に使用するが、低周波クロック入力端子 5 から入力される低周波クロック信号と発振回路 116 が出力する高周波クロック信号との間のタイミング条件（周波数比及び位相条件）が安定しないと正常な動作確認ができないため、低周波クロック信号と高周波クロック信号との間のタイミング条件を調整もしくは補償する手段を内蔵する必要がある。構成としては、上記の調整もしくは補償する手段をパラレルシリアル変換回路 11 に内蔵させる構成と、発振回路 116 に内蔵させる構成の２通りの構成等がある。
【０１４６】
発振回路 116 を、低周波クロック入力端子 5 から入力される低周波クロック信号をリファレンスクロックとしたＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋ  Ｌｏｏｐ）型の発振回路とする（周波数差と位相差の両方を自動的に調整する）ことにより、低周波クロック信号と高周波クロック信号との間のタイミング条件を補償することができる。
【０１４７】
発振回路 116 が周波数精度の高い発振回路である場合は、低周波クロック信号と高周波クロック信号の周波数差は一定に保たれるため、ＰＬＬ型の発振回路は必須ではなく、自走型の発振回路（リファレンスクロックを必要としない発振回路）でもよく、その場合、パラレルシリアル変換回路にＦＩＦＯ（Ｆｉｒｓｔ  Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ型のメモリ回路）を内蔵すること等により低周波クロック信号と高周波クロック信号との間の位相条件を補償し、クロック間のタイミング条件を補償することができる。
【０１４８】
また、周波数比の調整手段を発振回路 116 に内蔵し、位相補償用のＦＩＦＯ等をパラレルシリアル変換回路に内蔵すること等により、低周波クロック信号と高周波クロック信号との間のタイミング条件を補償することもできる。
【０１４９】
また、低周波クロック入力端子 5 から入力される低周波クロック信号とクロック・データ再生回路
117 のクロック出力との間のタイミング条件（周波数比及び位相条件）が安定しないと正常動作しないため、低周波クロック信号とクロック・データ再生回路のクロック出力との間のタイミング条件を調整もしくは補償する手段を内蔵する必要がある。構成としては、上記の調整もしくは補償する手段をシリアルパラレル変換回路 115 に内蔵させる構成と、ワード同期回路 21 に内蔵させる構成と、クロック・データ再生回路 117 に内蔵させる構成の３通りの構成等がある。
【０１５０】
クロック・データ再生回路に、低周波クロック入力端子 5 から入力される低周波クロック信号をリファレンスクロックとしたＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋ  Ｌｏｏｐ）型の発振回路を内蔵する（周波数差と位相差の両方を自動的に調整する）ことにより、低周波クロック信号とクロック・データ再生回路のクロック出力との間のタイミング条件を補償することができる。
【０１５１】
クロック・データ再生回路 117 内に周波数精度の高い発振回路が内蔵されている場合は、低周波クロック信号とクロック・データ再生回路 117 のクロック出力の周波数差は一定に保たれるため、ＰＬＬ型の発振回路は必須ではなく、自走型の発振回路（リファレンスクロックを必要としない発振回路）でもよく、その場合、シリアルパラレル変換回路にＦＩＦＯ（Ｆｉｒｓｔ  Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ型のメモリ回路）を内蔵すること等により低周波クロック信号とクロック・データ再生回路のクロック出力との間の位相条件を補償し、クロック間のタイミング条件を補償することができる。
【０１５２】
また、周波数比の調整手段をクロック・データ再生回路 117 に内蔵し、位相補償用のＦＩＦＯ等をシリアルパラレル変換回路に内蔵すること等により、低周波クロック信号とクロック・データ再生回路 117 のクロック出力との間のタイミング条件を補償することもできる。
【０１５３】
本実施の形態の半導体集積回路装置は、制御信号入力端子 6 の設定により、パラレルシリアル変換回路 11 の出力を出力停止回路 12 と信号選択回路 114 を介してクロック・データ再生回路 117 に入力し、クロック・データ再生回路 117 で抽出、再生されたクロック出力とデータ出力をシリアルパラレル変換回路 115 に入力し、シリアルパラレル変換回路 115 により低速並列信号に変換するとともに、ワード同期回路 21 によりシリアルパラレル変換回路 115 のパラレル出力データを必要に応じて自動的に並び替えて低速信号出力端子 4 より出力することにより、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路 11、クロック・データ再生回路 117 及びシリアルパラレル変換回路 115 の検査を可能としている。
【０１５４】
また、実施の形態１の場合と同様に、検査時以外に、制御信号入力端子 6 による設定により、出力停止回路 12 の出力を強制的に停止（ＬｏｗレベルもしくはＨｉｇ止レベルの一定電圧を出力）することにより、出力停止回路 12 の出力が入力される信号選択回路 114 内（及び出力停止回路 12 の出力信号が伝送される半導体集積回路装置内の配線に近接する）の別の高速信号配線（もしくはトランジスタ等の素子）等に対するクロストーク（漏話）の影響を低減することができる。
【０１５５】
なお、検査時以外に半導体集積回路内の別のデータ処理回路等の出力をパラレルシリアル変換回路 11 に入力する構成とした場合でも、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路 11、クロック・データ再生回路 117 及びシリアルパラレル変換回路 115 の検査が可能となる。
【０１５６】
（実施の形態８）
図８は、実施の形態８である半導体集積回路装置の構成を示す図である。この半導体集積回路装置は、高速信号入力端子 1 と、高速信号出力端子 2 と、低速信号入力端子 3 と、低速信号出力端子 4 と、低周波クロック入力端子 5 と、制御信号入力端子 6 と、パラレルシリアル変換回路 103 と、出力停止回路 104 と、信号選択回路 114 と、シリアルパラレル変換回路 118 と、発振回路 116 と、ワード同期回路 21 と、高速信号処理回路 107 及び 119 と、クロック・データ再生回路 120 を有する。
【０１５７】
クロック・データ再生回路 120 は、信号選択回路 114 より入力された信号からクロックを抽出し、またその抽出したクロックにより入力データを再生して高速信号処理回路 119 に対して出力する。また抽出したクロックを高速信号処理回路 119 とシリアルパラレル変換回路 118 に対して出力する。
【０１５８】
高速信号処理回路 119 は、クロック・データ再生回路 120 のデータ出力に対して信号処理を行ってシリアルパラレル変換回路
118 に対して出力する。その際、クロック・データ再生回路 120 から入力されるクロックで回路を動作させる。
【０１５９】
シリアルパラレル変換回路 118 は、高速信号処理回路 119 から入力されるシリアルデータをパラレルデータに変換してワード同期回路 21 に対して出力する。その際、クロック・データ再生回路 120 から入力されるクロックで回路を動作させる。
【０１６０】
制御信号入力端子 6 は、実施の形態１の場合と同様に、出力停止回路 104 と信号選択回路 114 の設定等を行うために使用する。
【０１６１】
低周波クロック入力端子 5 は、実施の形態１の場合と同様に、ワード同期回路 21 の出力タイミングを決定するため等に使用し、低周波クロック入力端子 5 から入力される低周波クロック信号と発振回路 116 が出力する高周波クロック信号との間のタイミング条件を調整もしくは補償する手段をパラレルシリアル変換回路 103 もしくは発振回路 116 等に内蔵することも、実施の形態７と同様である。
【０１６２】
また、低周波クロック入力端子 5 から入力される低周波クロック信号とクロック・データ再生回路
120 のクロック出力との間のタイミング条件を調整もしくは補償する手段をシリアルパラレル変換回路 118、ワード同期回路 21、もしくはクロック・データ再生回路 120 等に内蔵することも、実施の形態７と同様である。
【０１６３】
本実施の形態の半導体集積回路装置は、制御信号入力端子 6 の設定により、高速信号処理回路 107 の出力を出力停止回路 104 と信号選択回路 114 を介してクロック・データ再生回路 120 に入力し、クロック・データ再生回路 120 で抽出、再生されたクロック出力とデータ出力を高速信号処理回路
119 に入力し、シリアルパラレル変換回路 118 により高速信号処理回路 119 から入力されるシリアル信号を低速並列信号に変換するとともに、ワード同期回路 21 によりシリアルパラレル変換回路 118 のパラレル出力データを必要に応じて自動的に並び替えて低速信号出力端子 4 より出力することにより、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路 103 と高速信号処理回路（ 107 及び 119 ）とシリアルパラレル変換回路 118 の検査を可能としている。
【０１６４】
また、実施の形態１の場合と同様に、検査時以外に、制御信号入力端子 6 による設定により、出力停止回路 104 の出力を強制的に停止（ＬｏｗレベルもしくはＨｉｇｈレベルの一定電圧を出力）することにより、出力停止回路 104 の出力が入力される信号選択回路 114 内（及び出力停止回路 104 の出力信号が伝送される半導体集積回路装置内の配線に近接する）の別の高速信号配線（もしくはトランジスタ等の素子）等に対するクロストーク（漏話）の影響を低減することができる。
【０１６５】
なお、検査時以外に半導体集積回路内の別のデータ処理回路等の出力をパラレルシリアル変換回路 103 に入力する構成とした場合でも、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路 103 と高速信号処理回路（ 107 及び 119 ）とシリアルパラレル変換回路 118 の検査が可能となる。
【０１６６】
また、高速信号処理回路 107 及び 119 のどちらかを内蔵しない構成の半導体集積回路装置でも、パラレルシリアル変換回路 103 の出力を出力停止回路 104 等に直結するか、または、クロック・データ再生回路 120 のデータ出力をシリアルパラレル変換回路 118 に直結すること等により、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路 103 と高速信号処理回路（ 107 もしくは 119 ）とシリアルパラレル変換回路 118 の検査が可能となる。
【０１６７】
（実施の形態９）
図９は、実施の形態９である半導体集積回路装置の構成を示す図である。この半導体集積回路装置は、高速信号入力端子 1 と、高速信号出力端子 2 と、低速信号入力端子 3 と、低速信号出力端子 4 と、低周波クロック入力端子 5 と、制御信号入力端子 6 と、高周波クロック出力端子 7 と、パラレルシリアル変換回路 11 と、出力停止回路 12 と、信号選択回路 13 と、シリアルパラレル変換回路 14 と、発振回路 121 と、ワード同期回路 21 を有する。
【０１６８】
発振回路 121 は、パラレルシリアル変換回路 11 とシリアルパラレル変換回路 14 に対して高周波クロック信号を供給する。また、その高周波クロック信号と同じ周波数もしくは２分の１の周波数のクロック信号を高周波クロック出力端子 7 より出力する。
【０１６９】
制御信号入力端子 6 は、実施の形態１の場合と同様に、出力停止回路 12 と信号選択回路 13 の設定等を行うために使用する。
【０１７０】
低周波クロック入力端子 5 は、実施の形態１の場合と同様に、ワード同期回路 21 の出力タイミングを決定するため等に使用し、低周波クロック入力端子 5 から入力される低周波クロック信号と発振回路 121 が出力する高周波クロック信号との間のタイミング条件を調整もしくは補償する手段をパラレルシリアル変換回路 11 等に内蔵することも実施の形態１と同様である。
【０１７１】
なお、本実施の形態では、信号選択回路 13 の出力と発振回路 121 から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵するかわりに、高周波クロック出力端子 7 を設け、半導体集積回路装置の外部で、高速信号入力端子 1 に入力する信号のタイミングを高周波クロック出力端子 7 から出力されるクロック信号にあわせることにより正常動作を可能としている。
【０１７２】
本実施の形態の半導体集積回路装置は、実施の形態１の場合と同様に、制御信号入力端子 6 の設定により、パラレルシリアル変換回路 11 の出力を出力停止回路 12 と信号選択回路 13 を介してシリアルパラレル変換回路 14 に入力し、シリアルパラレル変換回路 14 により低速並列信号に変換するとともに、ワード同期回路 21 によりシリアルパラレル変換回路 14 のパラレル出力データを必要に応じて自動的に並び替えて低速信号出力端子 4 より出力することにより、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路 11 とシリアルパラレル変換回路 14 の検査を可能としている。
【０１７３】
また、実施の形態１の場合と同様に、検査時以外に、制御信号入力端子 6 による設定により、出力停止回路 12 の出力を強制的に停止（ＬｏｗレベルもしくはＨｉｇｈレベルの一定電圧を出力）することにより、出力停止回路 12 の出力が入力される信号選択回路 13 内（及び出力停止回路 12 の出力信号が伝送される半導体集積回路装置内の配線に近接する）の別の高速信号配線（もしくはトランジスタ等の素子）等に対するクロストーク（漏話）の影響を低減することができる。
【０１７４】
なお、検査時以外に半導体集積回路内の別のデータ処理回路等の出力をパラレルシリアル変換回路 11 に入力する構成とした場合でも、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路 11 とシリアルパラレル変換回路 14 の検査が可能となる。
【０１７５】
（実施の形態１０）
図１０は、実施の形態１０である半導体集積回路装置の構成を示す図である。この半導体集積回路装置は、Ｎ（Ｎは２以上の整数）個の高速信号入力端子 1 と、Ｍ（Ｍは２以上の整数）個の高速信号出力端子 2 と、低速信号入力端子 3 と、低速信号出力端子 4 と、低周波クロック入力端子 5 と、制御信号入力端子 6 と、Ｍ個のパラレルシリアル変換回路 11 と、出力停止回路 122 と、信号選択回路 123 と、Ｎ個のシリアルパラレル変換回路 14 と、発振回路 15 と、ワード同期回路 28 を有する。
【０１７６】
出力停止回路 122 は、制御信号入力端子 6 による設定により、Ｍ個のパラレルシリアル変換回路 11 からの入力信号をそのまま信号選択回路 123 に対して出力するか、もしくは信号選択回路 123 に対する出力を停止（ＬｏｗレベルもしくはＨｉｇｈレベルの一定電圧を出力）する。
【０１７７】
信号選択回路 123 は、出力停止回路 122 の出力とＮ個の高速信号入力端子 1 から入力される信号を入力とし、制御信号入力端子 6 の設定により、出力停止回路 122 の出力か、もしくは高速信号入力端子からの入力をＮ個のシリアルパラレル変換回路 14 に対して出力する。
【０１７８】
ワード同期回路 28 は、Ｎ個のシリアルパラレル変換回路 14 の出力を入力とし、シリアルパラレル変換回路 14 のパラレル出力データを必要に応じて自動的に並び替えて低速信号出力端子 4 より半導体集積回路装置の外部へ出力する。なお、パラレルシリアル変換回路 11 のパラレルデータ入力の並列数とシリアルパラレル変換回路 14 のパラレルデータ出力の並列数が同じ場合、ワード同期回路 28 により低速信号入力端子 3 から入力されたデータ列を再生して、低速信号出力端子 4 より半導体集積回路装置の外部へ出力することができる。
【０１７９】
パラレルシリアル変換回路 11 のパラレルデータ入力の並列数とシリアルパラレル変換回路 14 のパラレルデータ出力の並列数が異なる場合には、ワード同期回路
28 により、シリアルパラレル変換回路 14 の出力に対してあらかじめ設定された同期条件に従ってワード同期（並び替え）を行って低速信号出力端子 4 より半導体集積回路装置の外部へ出力することができる。
【０１８０】
低周波クロック入力端子 5 は、実施の形態１の場合と同様に、ワード同期回路 28 の出力タイミングを決定するため等に使用し、低周波クロック入力端子 5 から入力される低周波クロック信号と発振回路 15 が出力する高周波クロック信号との間のタイミング条件を調整もしくは補償する手段をパラレルシリアル変換回路 11 等に内蔵することも実施の形態１と同様である。
【０１８１】
また、実施の形態１の場合と同様に、信号選択回路 123 の出力と発振回路 15 から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段をシリアルパラレル変換回路もしくは発振回路 15 に内蔵する。
【０１８２】
本実施の形態の半導体集積回路装置は、制御信号入力端子 6 の設定により、Ｍ個のパラレルシリアル変換回路 11 の出力を出力停止回路 122 と信号選択回路 123 を介してＮ個のシリアルパラレル変換回路 14 に入力し、シリアルパラレル変換回路 14 により低速並列信号に変換するとともに、ワード同期回路 28 によりシリアルパラレル変換回路 14 のパラレル出力データを必要に応じて自動的に並び替えて低速信号出力端子 4 より出力することにより、一般的な半導体集積回路検査装置によるＭ個のパラレルシリアル変換回路 11 とＮ個のシリアルパラレル変換回路 14 の検査を可能としている。
【０１８３】
Ｍ＝Ｎの場合、各パラレルシリアル変換回路 11 の出力をそれぞれ異なるシリアルパラレル変換回路 14 に入力されるように信号選択回路 123 を構成することにより、同時にすべてのパラレルシリアル変換回路
11 とシリアルパラレル変換回路 14 の検査を行うことができる。
【０１８４】
Ｍ＜Ｎの場合、Ｍ個の各パラレルシリアル変換回路 11 の出力をそれぞれ異なるシリアルパラレル変換回路 14 に入力するとともに、Ｍ個のパラレルシリアル変換回路 11 の出力の一部（もしくはすべて）を他のシリアルパラレル変換回路
14 にも入力するように信号選択回路 123 を構成すること等により、同時にすべてのパラレルシリアル変換回路 11 とシリアルパラレル変換回路 14 の検査を行うことができる。なお、Ｍは１でもよい。
【０１８５】
Ｍ＞Ｎの場合、信号選択回路 123 内で、Ｍ個の出力停止回路 122 の出力から任意の（もしくはあらかじめ設定された）Ｎ個を選択してそれぞれ異なるシリアルパラレル変換回路 14 に入力されるように信号選択回路 123 を構成することにより、同時にＮ個のパラレルシリアル変換回路 11 とシリアルパラレル変換回路 14 の検査を行うことができる。信号選択回路の設定を変更して複数回検査を行うことにより、すべてのパラレルシリアル変換回路 11 とシリアルパラレル変換回路 14 の検査を行うことができる。なお、Ｎは１でもよい。
【０１８６】
また、実施の形態１の場合と同様に、検査時以外に、制御信号入力端子 6 による設定により、出力停止回路 122 の出力を強制的に停止（ＬｏｗレベルもしくはＨｉｇｈレベルの一定電圧を出力）することにより、出力停止回路 122 の出力が入力される信号選択回路 123 内（及び出力停止回路 122 の出力信号が伝送される半導体集積回路装置内の配線に近接する）の別の高速信号配線（もしくはトランジスタ等の素子）等に対するクロストーク（漏話）の影響を低減することができる。
【０１８７】
なお、検査時以外に半導体集積回路内の別のデータ処理回路等の出力をパラレルシリアル変換回路 11 に入力する構成とした場合でも、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路 11 とシリアルパラレル変換回路 14 の検査が可能となる。
【０１８８】
（実施の形態１１）
図１１は、実施の形態１１である半導体集積回路装置の構成を示す図である。この半導体集積回路装置は、Ｎ（Ｎは２以上の整数）個の高速信号入力端子 1 と、Ｍ（Ｍは２以上の整数）個の高速信号出力端子 2 と、低速信号出力端子 4 と、低周波クロック入力端子 5 と、制御信号入力端子 6 と、Ｍ個のパラレルシリアル変換回路 16 と、出力停止回路 122 と、信号選択回路 123 と、Ｎ個のシリアルパラレル変換回路 14 と、発振回路 15 と、ワード同期回路 29 と、検査用のパターン生成回路 201 と、検査用のパターン照合回路 202 を有する。
【０１８９】
検査用のパターン生成回路 201 は、制御信号入力端子 6 による設定等により、必要に応じて特定の時系列パターンを有するデータを生成してそのデータをＭ個のパラレルシリアル変換回路 16 に対して出力する。
【０１９０】
ワード同期回路 29 は、Ｎ個のシリアルパラレル変換回路 14 の出力を入力とし、シリアルパラレル変換回路 14 のパラレル出力データを必要に応じて自動的に並び替えて検査用のパターン照合回路 202 に対して出力する。なお、パラレルシリアル変換回路 16 のパラレルデータ入力の並列数とシリアルパラレル変換回路 14 のパラレルデータ出力の並列数が同じ場合、ワード同期回路 29 によりパラレルシリアル変換回路 16 に入力されたデータ列を再生して、検査用のパターン照合回路 202 に対して出力することができる。
【０１９１】
パラレルシリアル変換回路 16 のパラレルデータ入力の並列数とシリアルパラレル変換回路 14 のパラレルデータ出力の並列数が異なる場合には、ワード同期回路
29 により、シリアルパラレル変換回路 14 の出力に対してあらかじめ設定された同期条件に従ってワード同期（並び替え）を行って検査用のパターン照合回路 202 に対して出力することができる。
【０１９２】
検査用のパターン照合回路 202 は、ワード同期回路 29 の出力を入力とし、入力されたデータ列が検査用のパターン生成回路 201 の出力データ列（もしくはあらかじめ設定されたデータ列）と一致しているか否かの照合を行い、照合結果を低速信号出力端子 4 より半導体集積回路装置の外部へ出力する。
【０１９３】
なお、シリアルパラレル変換回路 14 （もしくはワード同期回路 29 ）の出力は、半導体集積回路装置内部の検査用のパターン照合回路
202 以外の回路（もしくは別途設ける低速信号出力端子）に対しても出力される。
【０１９４】
制御信号入力端子 6 は、パターン生成回路 201 の設定の他、実施の形態２の場合と同様に、パラレルシリアル変換回路 16 の入力切替、出力停止回路 122 と信号選択回路 123 の設定、パターン照合回路 202 の設定等を行うために使用する。
【０１９５】
低周波クロック入力端子 5 は、実施の形態２の場合と同様に、パターン照合回路 202 の出力タイミングを決定するため等に使用し、低周波クロック入力端子 5 から入力される低周波クロック信号と発振回路 15 が出力する高周波クロック信号との間のタイミング条件を調整もしくは補償する手段をシリアルパラレル変換回路 14 等に内蔵することも実施の形態２と同様である。
【０１９６】
また、実施の形態２の場合と同様に、信号選択回路 123 の出力と発振回路 15 から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段をシリアルパラレル変換回路 14 もしくは発振回路 15 に内蔵する。
【０１９７】
本実施の形態の半導体集積回路装置は、実施の形態１０の半導体集積回路装置の低速信号入力端子の代わりに検査用のパターン生成回路 201 よりパラレルシリアル変換回路 16 にデータ列を入力し、検査用のパターン照合回路 202 によりワード同期回路 29 の出力が検査用のパターン生成回路 201 の出力データ列（もしくはあらかじめ設定されたデータ列）と一致しているか否かの照合を行い照合結果を低速信号出力端子 4 より出力することにより、一般的な半導体集積回路検査装置によるＭ個のパラレルシリアル変換回路 16 とＮ個のシリアルパラレル変換回路 14 の検査を可能としている。なお、実施の形態１０の場合と同様に、ＮもしくはＭが１でもよい。
【０１９８】
また、実施の形態１０の場合と同様に、検査時以外に、制御信号入力端子 6 による設定により、出力停止回路 122 の出力を強制的に停止（ＬｏｗレベルもしくはＨｉｇｈレベルの一定電圧を出力）することにより、出力停止回路 122 の出力が入力される信号選択回路 123 内（及び出力停止回路 122 の出力信号が伝送される半導体集積回路装置内の配線に近接する）の別の高速信号配線（もしくはトランジスタ等の素子）等に対するクロストーク（漏話）の影響を低減することができる。
【０１９９】
さらに、本実施の形態の半導体集積回路装置では、実施の形態２の場合と同様に、低周波クロック入力端子 5 より入力する低周波クロック信号の周波数をパラレルシリアル変換回路 16 に入力されるパラレルデータ（及び、シリアルパラレル変換回路 14 のパラレル出力データ）の各データのデータレートより低い周波数とすること等が可能となる。
【０２００】
なお、検査用のパターン生成回路 201 は、検査時以外は必要に応じて他の低速信号入力端子もしくは半導体集積回路装置内の他のデータ処理回路等から入力された信号をパラレルシリアル変換回路 16 に対して出力する。
【０２０１】
（実施の形態１２）
図１２は、実施の形態１２である半導体集積回路装置の構成を示す図である。この半導体集積回路装置は、高速信号入力端子 1 と、高速信号出力端子 2 と、低速信号入力端子 3 と、低速信号出力端子 4 と、低周波クロック入力端子 5 と、制御信号入力端子 6 と、Ｍ（Ｍは２以上の整数）個のパラレルシリアル変換回路 124 と、出力停止回路 122 と、信号選択回路 125 と、Ｎ（Ｎは２以上の整数）個のシリアルパラレル変換回路 14 と、発振回路 15 と、ワード同期回路 28 と、高速動作回路 126 及び 127 を有する。
【０２０２】
パラレルシリアル変換回路 124 は低速信号入力端子 3 から入力されるパラレルデータをシリアルデータに変換して出力停止回路 122 に対して出力するとともに第１の高速動作回路 126 に対して出力する。
【０２０３】
第１の高速動作回路 126 は、Ｍ個のパラレルシリアル変換回路 124 の出力を入力とし、出力信号を高速信号出力端子 2 より半導体集積回路装置の外部へ出力する。
【０２０４】
第２の高速動作回路 127 は、高速信号入力端子 1 から入力される信号が入力され、信号選択回路 125 に対して出力信号を出力する。
【０２０５】
信号選択回路 125 は、出力停止回路 122 の出力と第２の高速動作回路 127 の出力を入力とし、制御信号入力端子 6 の設定により、出力停止回路 122 の出力か、もしくは第２の高速動作回路 127 の出力をシリアルパラレル変換回路 14 に対して出力する。
【０２０６】
制御信号入力端子 6 は、信号選択回路 125 の設定の他、実施の形態１０の場合と同様に、出力停止回路 122 の設定等を行うために使用する。
【０２０７】
低周波クロック入力端子 5 は、実施の形態１の場合と同様に、ワード同期回路 28 の出力タイミングを決定するため等に使用し、低周波クロック入力端子 5 から入力される低周波クロック信号と発振回路 15 が出力する高周波クロック信号との間のタイミング条件を調整もしくは補償する手段をパラレルシリアル変換回路等に内蔵することも実施の形態１と同様である。
【０２０８】
また、信号選択回路 125 の出力と発振回路 15 から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段をシリアルパラレル変換回路 14 もしくは発振回路 15 に内蔵することも実施の形態１と同様である。
【０２０９】
本実施の形態の半導体集積回路装置は、実施の形態１０の場合と同様に、制御信号入力端子 6 の設定により、Ｍ個のパラレルシリアル変換回路 124 の出力を出力停止回路 122 と信号選択回路 125 を介してＮ個のシリアルパラレル変換回路 14 に入力し、シリアルパラレル変換回路 14 により低速並列信号に変換するとともに、ワード同期回路 28 によりシリアルパラレル変換回路 14 のパラレル出力データを必要に応じて自動的に並び替えて低速信号出力端子 4 より出力することにより、一般的な半導体集積回路検査装置によるＭ個のパラレルシリアル変換回路 124 とＮ個のシリアルパラレル変換回路 14 の検査を可能としている。なお、実施の形態１０の場合と同様に、ＮもしくはＭが１でもよい。
【０２１０】
また、実施の形態１の場合と同様に、検査時以外に、制御信号入力端子 6 による設定により、出力停止回路 122 の出力を強制的に停止（ＬｏｗレベルもしくはＨｉｇｈレベルの一定電圧を出力）することにより、出力停止回路 122 の出力が入力される信号選択回路 125 内（及び出力停止回路 122 の出力信号が伝送される半導体集積回路装置内の配線に近接する）の別の高速信号配線（もしくはトランジスタ等の素子）等に対するクロストーク（漏話）の影響を低減することができる。
【０２１１】
なお、検査時以外に半導体集積回路内の別のデータ処理回路等の出力をパラレルシリアル変換回路 124 に入力する構成とした場合でも、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路 124 とシリアルパラレル変換回路 14 の検査が可能となる。
【０２１２】
また、高速動作回路 126 及び 127 のどちらかを内蔵しない構成の半導体集積回路装置でも、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路 124 とシリアルパラレル変換回路 14 の検査が可能となる。
【０２１３】
（実施の形態１３）
図１３は、実施の形態１３である半導体集積回路装置の構成を示す図である。この半導体集積回路装置は、高速信号入力端子 1 と、高速信号出力端子 2 と、低速信号入力端子 3 と、低速信号出力端子 4 と、低周波クロック入力端子 5 と、制御信号入力端子 6 と、Ｍ（Ｍは２以上の整数）個のパラレルシリアル変換回路 128 と、出力停止回路 104 と、信号選択回路 105 と、Ｎ（Ｎは２以上の整数）個のシリアルパラレル変換回路 129 と、発振回路 15 と、ワード同期回路 28 と、高速信号処理回路 130 及び 131 を有する。
【０２１４】
パラレルシリアル変換回路 128 は低速信号入力端子 3 から入力されるパラレルデータをシリアルデータに変換して第１の高速信号処理回路 130 に対して出力する。
【０２１５】
第１の高速信号処理回路 130 はＭ個のパラレルシリアル変換回路 128 から入力されるデータに信号処理を行って出力停止回路 104 に対して出力するとともに高速信号出力端子 2 より半導体集積回路装置の外部へ出力する。
【０２１６】
第２の高速信号処理回路 131 は信号選択回路 105 から入力されるデータに信号処理を行ってＮ個のシリアルパラレル変換回路 129 に対して出力する。
【０２１７】
シリアルパラレル変換回路 129 は、第２の高速信号処理回路 131 から入力されるシリアルデータをパラレルデータに変換してワード同期回路 28 に対して出力する。
【０２１８】
ワード同期回路 28 は、実施の形態１０の場合と同様に、Ｎ個のシリアルパラレル変換回路 129 の出力を入力とし、シリアルパラレル変換回路 129 のパラレル出力データを必要に応じて自動的に並び替えて低速信号出力端子 4 より半導体集積回路装置の外部へ出力する。なお、パラレルシリアル変換回路 128 のパラレルデータ入力の並列数とシリアルパラレル変換回路 129 のパラレルデータ出力の並列数が同じであり、かつ、Ｎ＝Ｍであり、かっ、第２の高速信号処理回路 131 が第１の高速信号処理回路 130 の逆処理を行う場合、ワード同期回路 28 により低速信号入力端子 3 から入力されたデータ列を再生して、低速信号出力端子 4 より半導体集積回路装置の外部へ出力することができる。
【０２１９】
パラレルシリアル変換回路 128 のパラレルデータ入力の並列数とシリアルパラレル変換回路 129 のパラレルデータ出力の並列数が異なる場合等は、ワード同期回路
28 により、シリアルパラレル変換回路 129 の出力に対してあらかじめ設定された同期条件に従ってワード同期（並び替え）を行って低速信号出力端子 4 より半導体集積回路装置の外部へ出力することができる。
【０２２０】
制御信号入力端子 6 は、実施の形態４の場合と同様に、出力停止回路 104 と信号選択回路 105 の設定等を行うために使用する。
【０２２１】
低周波クロック入力端子 5 は、実施の形態１の場合と同様に、ワード同期回路 28 の出力タイミングを決定するため等に使用し、低周波クロック入力端子 5 から入力される低周波クロック信号と発振回路 15 が出力する高周波クロック信号との間のタイミング条件を調整もしくは補償する手段をパラレルシリアル変換回路等に内蔵することも実施の形態１と同様である。
【０２２２】
また、信号選択回路 105 の出力と発振回路 15 から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段をシリアルパラレル変換回路 129、第２の高速信号処理回路 131、もしくは発振回路 15 に内蔵することも実施の形態４と同様である。
【０２２３】
本実施の形態の半導体集積回路装置は、制御信号入力端子 6 の設定により、第１の高速信号処理回路 130 の出力を出力停止回路 104 と信号選択回路 105 を介して第２の高速信号処理回路 131 に入力し、Ｎ個のシリアルパラレル変換回路 129 により第２の高速信号処理回路 131 のＮ個の出力を低速並列信号に変換するとともに、ワード同期回路
28 によりシリアルパラレル変換回路 129 のパラレル出力データを必要に応じて自動的に並び替えて低速信号出力端子 4 より出力することにより、一般的な半導体集積回路検査装置によるＭ個のパラレルシリアル変換回路 128 と高速信号処理回路（ 130 及び 131 ）とＮ個のシリアルパラレル変換回路 129 の検査を可能としている。なお、ＮもしくはＭが１の構成でも同様である。
【０２２４】
また、実施の形態１の場合と同様に、検査時以外に、制御信号入力端子 6 による設定により、出力停止回路 104 の出力を強制的に停止（ＬｏｗレベルもしくはＨｉｇｈレベルの一定電圧を出力）することにより、出力停止回路 104 の出力が入される信号選択回路 105 内（及び出力停止回路 104 の出力信号が伝送される半導体集積回路装置内の配線に近接する）の別の高速信号配線（もしくはトランジスタ等の素子）等に対するクロストーク（漏話）の影響を低減することができる。
【０２２５】
なお、検査時以外に半導体集積回路内の別のデータ処理回路等の出力をパラレルシリアル変換回路 128 に入力する構成とした場合でも、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路 128 と高速信号処理回路（ 130 及び 131 ）とシリアルパラレル変換回路 129 の検査が可能となる。
【０２２６】
また、高速信号処理回路 130 及び 131 のどちらかを内蔵しない構成の半導体集積回路装置でも、出力停止回路と信号選択回路を実施の形態１０の出力停止回路と信号選択回路に置き換えてＭ個のパラレルシリアル変換回路 128 の出力を出力停止回路等に直結するか、または、信号選択回路を実施の形態１０の信号選択回路に置き換えて信号選択回路のＮ個の出力をＮ個のシリアルパラレル変換回路 129 に直結すること等により、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路 128 と高速信号処理回路（ 130 もしくは 131 ）とシリアルパラレル変換回路 129 の検査が可能となる。
【０２２７】
（実施の形態１４）
図１４は、実施の形態１４である半導体集積回路装置の構成を示す図である。この半導体集積回路装置は、Ｎ（Ｎは２以上の整数）個の高速信号入力端子 1 と、Ｍ（Ｍは２以上の整数）個の高速信号出力端子 2 と、低速信号入力端子 3 と、低速信号出力端子 4 と、低周波クロック入力端子 5 と、制御信号入力端子 6 と、Ｍ個のパラレルシリアル変換回路 109 と、出力停止回路 122 と、信号選択回路 123 と、Ｎ個のシリアルパラレル変換回路 14 と、発振回路 15 と、ワード同期回路 203 と、信号処理回路 132 及び 133 を有する。
【０２２８】
第１の信号処理回路 132 は低速信号入力端子 3 から入力される信号に対して信号処理を行ってＭ個のパラレルシリアル変換回路 109 に対して出力する。
【０２２９】
ワード同期回路 203 は、Ｎ個のシリアルパラレル変換回路 14 の出力を入力とし、シリアルパラレル変換回路 14 のパラレル出力データを必要に応じて自動的に並び替えて第２の信号処理回路 133 に対して出力する。なお、パラレルシリアル変換回路 109 のパラレルデータ入力の並列数とシリアルパラレル変換回路 14 のパラレルデータ出力の並列数が同じ場合、ワード同期回路 203 によりパラレルシリアル変換回路 109 に入力されたデータ列を再生して、第２の信号処理回路 133 に対して出力することができる。
【０２３０】
パラレルシリアル変換回路 109 のパラレルデータ入力の並列数とシリアルパラレル変換回路 14 のパラレルデータ出力の並列数が異なる場合には、ワード同期回路
203 により、シリアルパラレル変換回路 14 の出力に対してあらかじめ設定された同親条件に従ってワード同期（並び替え）を行って第２の信号処理回路 133 に対して出力することができる。
【０２３１】
第２の信号処理回路 133 は、ワード同期回路 203 から入力された信号に信号処理を行って低速信号出力端子 4 より半導体集積回路装置の外部へ出力する。
【０２３２】
制御信号入力端子 6 は、実施の形態１０の場合と同様、信号選択回路 122 及び 123 の設定等を行うために使用する。
【０２３３】
低周波クロック入力端子 5 は、実施の形態５の場合と同様に、信号処理回路 133 の出力タイミングを決定するため等に使用し、低周波クロック入力端子 5 から入力される低周波クロック信号と発振回路 15 が出力する高周波クロック信号との間のタイミング条件を調整もしくは補償する手段をパラレルシリアル変換回路等に内蔵することも実施の形態５と同様である。
【０２３４】
また、信号選択回路 123 の出力と発振回路 15 から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段をシリアルパラレル変換回路 14 もしくは発振回路 15 に内蔵することも実施の形態１と同様である。
【０２３５】
本実施の形態の半導体集積回路装置は、制御信号入力端子 6 の設定により、Ｍ個のパラレルシリアル変換回路 109 の出力を出力停止回路 122 と信号選択回路 123 を介してＮ個のシリアルパラレル変換回路 14 に入力し、シリアルパラレル変換回路 14 により低速並列信号に変換するとともに、ワード同期回路 203 によりシリアルパラレル変換回路 14 のパラレル出力データを必要に応じて自動的に並び替えて第２の信号処理回路 133 に対して出力し、第２の信号処理回路 133 の出力を低速信号出力端子より出力することにより、一般的な半導体集積回路検査装置による信号処理回路（ 132 及び 133 ）、Ｍ個のパラレルシリアル変換回路 109、及び、Ｎ個のシリアルパラレル変換回路 14 の検査を可能としている。
【０２３６】
Ｍ＝Ｎの場合、各パラレルシリアル変換回路 109 の出力をそれぞれ異なるシリアルパラレル変換回路 14 に入力されるように信号選択回路 123 を構成することにより、同時にすべてのパラレルシリアル変換回路
109 及びシリアルパラレル変換回路 14 と、信号処理回路 132 及び 133 の検査を行うことができる。
【０２３７】
Ｍ＜Ｎの場合、Ｍ個の各パラレルシリアル変換回路 109 の出力をそれぞれ異なるシリアルパラレル変換回路 14 に入力するとともに、Ｍ個のパラレルシリアル変換回路 109 の出力の一部（もしくはすべて）を他のシリアルパラレル変換回路
14 にも入力するように信号選択回路 123 を構成すること等により、信号処理回路 123 の仕様によっては、すべてのパラレルシリアル変換回路 109 及びシリアルパラレル変換回路 14 と、信号処理回路 132 及び 133 の検査を行うことができる。なお、Ｍは１でもよい。
【０２３８】
Ｍ＞Ｎの場合、信号選択回路 123 内で、Ｍ個の出力停止回路 122 の出力から任意の（もしくはあらかじめ設定された）Ｎ個を選択してそれぞれ異なるシリアルパラレル変換回路 14 に入力されるように信号選択回路 123 を構成すること等により、信号処理回路の仕様によっては、すべてのパラレルシリアル変換回路 109 及びシリアルパラレル変換回路 14 と、信号処理回路 132 及び 133 の検査を行うことができる。なお、Ｎは１でもよい。
【０２３９】
また、実施の形態１０の場合と同様に、検査時以外に、制御信号入力端子 6 による設定により、出力停止回路 122 の出力を強制的に停止（ＬｏｗレベルもしくはＨｉｇｈレベルの一定電圧を出力）することにより、出力停止回路 122 の出力が入される信号選択回路 123 内（及び出力停止回路 122 の出力信号が伝送される半導体集積回路装置内の配線に近接する）の別の高速信号配線（もしくはトランジスタ等の素子）等に対するクロストーク（漏話）の影響を低減することができる。
【０２４０】
なお、検査時以外に半導体集積回路内の別のデータ処理回路等の出力を第１の信号処理回路 132 に入力する構成とした場合でも、一般的な半導体集積回路検査装置による信号処理回路（ 132 及び 133 ）、パラレルシリアル変換回路 109 及びシリアルパラレル変換回路 14 の検査が可能となる。
【０２４１】
また、信号処理回路 132 及び 133 のどちらかを内蔵しない構成の半導体集積回路装置でも、低速信号入力端子 3 をＭ個のパラレルシリアル変換回路 109 の入力に直結するか、または、ワード同期回路 203 の出力を低速信号出力端子 4 に直結すること等により、一般的な半導体集積回路検査装置による信号処理回路（ 132 もしくは 133 ）、パラレルシリアル変換回路 109、及び、シリアルパラレル変換回路 14 の検査が可能となる。
【０２４２】
（実施の形態１５）
図１５は、実施の形態 15 である半導体集積回路装置の構成を示す図である。この半導体集積回路装置は、Ｎ（Ｎは２以上の整数）個の高速信号入力端子 1 と、Ｍ（Ｍは２以上の整数）個の高速信号出力端子 2 と、低速信号出力端子 4 と、低周波クロック入力端子 5 と、制御信号入力端子 6 と、Ｍ個のパラレルシリアル変換回路 109 と、出力停止回路 122 と、信号選択回路 123 と、Ｎ個のシリアルパラレル変換回路 14 と、発振回路 15 と、ワード同期回路 203 と、検査用のパターン生成回路 26 と、検査用のパターン照合回路 27 と、信号処理回路 134 及び 135 を有する。
【０２４３】
第１の信号処理回路 134 は検査用のパターン生成回路 26 から入力される信号に対して信号処理を行ってパラレルシリアル変換回路 109 に対して出力する。
【０２４４】
なお、第１の信号処理回路 134 は、検査時以外は、検査用のパターン生成回路 26 以外の半導体集積回路装置内部の回路の出力（もしくは別途設けられる低速信号入力端子からの信号）等が入力されるので、その切替等を制御信号入力端子 6 により行う。
【０２４５】
第２の信号処理回路 135 は、ワード同期回路 203 から入力された信号に信号処理を行って、検査用のパターン照合回路 27 に対して出力する。
【０２４６】
なお、第２の信号処理回路 135 （もしくは、シリアルパラレル変換回路 14 またはワード同期回路 203 ）の出力は、半導体集積回路装置内部の検査用のパターン照合回路
27 以外の回路（もしくは別途設ける低速信号出力端子）に対しても出力される。
【０２４７】
制御信号入力端子 6 は、第１の信号処理回路 134 の入力切替の他、実施の形態１１の場合と同様に、パターン生成回路 26 の設定、出力停止回路 122 と信号選択回路 123 の設定、パターン照合回路 27 の設定等を行うために使用する。
【０２４８】
低周波クロック入力端子 5 は、実施の形態２の場合と同様に、パターン照合回路 27 の出力タイミングを決定するため等に使用し、低周波クロック入力端子 5 から入力される低周波クロック信号と発振回路 15 が出力する高周波クロック信号との間のタイミング条件を調整もしくは補償する手段をシリアルパラレル変換回路 14 等に内蔵することも実施の形態６と同様である。
【０２４９】
また、実施の形態１０の場合と同様に、信号選択回路 123 の出力と発振回路 15 から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段をシリアルパラレル変換回路もしくは発振回路 15 に内蔵する。
【０２５０】
本実施の形態の半導体集積回路装置は、実施の形態１４の半導体集積回路装置の低速信号入力端子の代わりに検査用のパターン生成回路 26 より第１の信号処理回路 134 にデータ列を入力し、検査用のパターン照合回路 27 により第２の信号処理回路 135 の出力が検査用のパターン生成回路 26 の出力データ列（もしくはあらかじめ設定されたデータ列）と一致しているか否かの照合を行い照合結果を低速信号出力端子 4 より出力することにより、一般的な半導体集積回路検査装置による信号処理回路（ 134 及び 135 ）、Ｍ個のパラレルシリアル変換回路 109 及びＮ個のシリアルパラレル変換回路 14 の検査を可能としている。なお、実施の形態１１の場合と同様に、ＮもしくはＭが１の場合等でも、信号処理回路の仕様によっては、一般的な半導体集積回路検査装置による信号処理回路（ 134 及び 135 ）、Ｍ個のパラレルシリアル変換回路 109 及びＮ個のシリアルパラレル変換回路 14 の検査が可能となる。
【０２５１】
また、実施の形態１０の場合と同様に、検査時以外に、制御信号入力端子 6 による設定により、出力停止回路 122 の出力を強制的に停止（ＬｏｗレベルもしくはＨｉｇｈレベルの一定電圧を出力）することにより、出力停止回路 122 の出力が入される信号選択回路 123 内（及び出力停止回路 122 の出力信号が伝送される半導体集積回路装置内の配線に近接する）の別の高速信号配線（もしくはトランジスタ等の素子）等に対するクロストーク（漏話）の影響を低減することができる。
【０２５２】
さらに、本実施の形態の半導体集積回路装置では、実施の形態２の場合と同様に、低周波クロック入力端子 5 より入力する低周波クロック信号の周波数をパラレルシリアル変換回路 109 に入力されるパラレルデータ（及びシリアルパラレル変換回路 14 のパラレル出力データ）の各データのデータレートより低い周波数とすること等が可能となる。
【０２５３】
なお、信号処理回路 134 及び 135 のどちらかを内蔵しない構成の半導体集積回路装置でも、検査用のパターン生成回路 26 の出力をＭ個のパラレルシリアル変換回路 109 の入力に直結するか、または、ワード同期回路 203 の出力を検査用のパターン照合回路 27 の入力に直結すること等により、一般的な半導体集積回路検査装置による信号処理回路（ 134 もしくは 135 ）、パラレルシリアル変換回路 109 及びシリアルパラレル変換回路 14 の検査が可能となる。
【０２５４】
（実施の形態１６）
図１６は、実施の形態１６である半導体集積回路装置の構成を示す図である。この半導体集積回路装置は、高速信号入力端子 1a 及び 1b と、Ｍ（Ｍは２以上の整数）個の高速信号出力端子 2 と、低速信号入力端子 3 と、低速信号出力端子 4a 及び 4b と、低周波クロック入力端子 5 と、制御信号入力端子 6 と、Ｍ個のパラレルシリアル変換回路 11 と、出力停止回路 122 と、信号選択回路 136 と、複数のシリアルパラレル変換回路 115 と、発振回路 116 と、ワード同期回路 204 と、複数のクロック・データ再生回路 117 を有する。
【０２５５】
信号選択回路 136 は出力停止回路 122 の出力と高速信号入力端子（ 1a 及び 1b ）から入力される信号が入力され、制御信号入力端子 6 の設定により、出力停止回路 122 の出力か、もしくは高速信号入力端子からの入力をクロック・データ再生回路 117 に対して出力する。
【０２５６】
ワード同期回路 204 は、複数のシリアルパラレル変換回路 115 の出力を入力とし、シリアルパラレル変換回路 115 のパラレル出力データを必要に応じて自動的に並び替えて低速信号出力端子 4a 及び 4b より半導体集積回路装置の外部へ出力する。なお、パラレルシリアル変換回路 11 のパラレルデータ入力の並列数とシリアルパラレル変換回路 115 のパラレルデータ出力の並列数が同じ場合、ワード同期回路 204 により低速信号入力端子 3 から入力されたデータ列を再生して、低速信号出力端子より半導体集積回路装置の外部へ出力することができる。
【０２５７】
パラレルシリアル変換回路 11 のパラレルデータ入力の並列数とシリアルパラレル変換回路 115 のパラレルデータ出力の並列数が異なる場合には、ワード同期回路
204 により、シリアルパラレル変換回路 115 の出力に対してあらかじめ設定された同期条件に従ってワード同期（並び替え）を行って低速信号出力端子より半導体集積回路装置の外部へ出力することができる。
【０２５８】
制御信号入力端子 6 は、信号選択回路 136 の設定の他、実施の形態１０の場合と同様に、出力停止回路 122 の設定等を行うために使用する。
【０２５９】
低周波クロック入力端子 5 は、実施の形態７の場合と同様に、ワード同期回路 204 の出力タイミングを決定するため等に使用し、低周波クロック入力端子 5 から入力される低周波クロック信号と発振回路 116 が出力する高周波クロック信号との間のタイミング条件を調整もしくは補償する手段をパラレルシリアル変換回路 11 等に内蔵することも実施の形態７と同様である。
【０２６０】
また、低周波クロック入力端子 5 から入力される低周波クロック信号とクロック・データ再生回路
117 のクロック出力との間のタイミング条件を調整もしくは補償する手段をシリアルパラレル変換回路 115 等に内蔵することも実施の形態７と同様である。
【０２６１】
本実施の形態の半導体集積回路装置は、制御信号入力端子 6 の設定により、パラレルシリアル変換回路 11 の出力を出力停止回路 122 と信号選択回路 136 を介してクロック・データ再生回路 117 に入力し、クロック・データ再生回路 117 で抽出、再生されたクロック出力とデータ出力をシリアルパラレル変換回路 115 に入力し、シリアルパラレル変換回路 115 により低速並列信号に変換するとともに、ワード同期回路 204 によりシリアルパラレル変換回路 115 のパラレル出力データを必要に応じて自動的に並び替えて低速信号出力端子より出力することにより、一般的な半導体集積回路検査装置によるＭ個のパラレルシリアル変換回路 11、複数のクロック・データ再生回路 117、及び、複数のシリアルパラレル変換回路 115 の検査を可能としている。
【０２６２】
高速信号入力端子 1a 及び 1b、クロック・データ再生回路 117 及びシリアルパラレル変換回路 115 の個数がＭ個の場合、各パラレルシリアル変換回路 11 の出力をそれぞれ異なるクロック・データ再生回路 117 に入力されるように信号選択回路 136 を構成することにより、同時にすべてのパラレルシリアル変換回路
11、クロック・データ再生回路 117 及びシリアルパラレル変換回路 11 の検査を行うことができる。
【０２６３】
高速信号入力端子 1a 及び 1b、クロック・データ再生回路 117 及びシリアルパラレル変換回路 115 の個数がＭより大きい場合、Ｍ個の各パラレルシリアル変換回路
11 の出力をそれぞれ異なるクロック・データ再生回路 117 に入力するとともに、Ｍ個のパラレルシリアル変換回路 11 の出力の一部（もしくはすべて）を他のクロック・データ再生回路
117 にも入力するように信号選択回路 136 を構成すること等により、同時にすべてのパラレルシリアル変換回路 11、クロック・データ再生回路 117 及びシリアルパラレル変換回路 115 の検査を行うことができる。なお、Ｍは１でもよい。
【０２６４】
高速信号入力端子 1a 及び 1b、クロック・データ再生回路 117 及びシリアルパラレル変換回路 115 の個数がＭより小さい場合、高速信号入力端子 1a 及び 1b、クロック・データ再生回路 117 及びシリアルパラレル変換回路 115 の個数をＮ（Ｎは１以上の整数）とすると、信号選択回路 136 内で、Ｍ個の出力停止回路 122 の出力から任意の（もしくはあらかじめ設定された）Ｎ個を選択してそれぞれ異なるシリアルパラレル変換回路 115 に入力されるように信号選択回路 136 を構成することにより、同時にＮ個のパラレルシリアル変換回路 11、クロック・データ再生回路 117 及びシリアルパラレル変換回路 115 の検査を行うことができる。信号選択回路 136 の設定を変更して複数回検査を行うことにより、すべてのパラレルシリアル変換回路 11、クロック・データ再生回路 117 及びシリアルパラレル変換回路 115 の検査を行うことができる。なお、Ｎは１でもよい。
【０２６５】
また、実施の形態１０の場合と同様に、検査時以外に、制御信号入力端子 6 による設定により、出力停止回路 122 の出力を強制的に停止（ＬｏｗレベルもしくはＨｉｇｈレベルの一定電圧を出力）することにより、出力停止回路 122 の出力が入される信号選択回路 136 内（及び出力停止回路 122 の出力信号が伝送される半導体集積回路装置内の配線に近接する）の別の高速信号配線（もしくはトランジスタ等の素子）等に対するクロストーク（漏話）の影響を低減することができる。
【０２６６】
なお、検査時以外に半導体集積回路内の別のデータ処理回路等の出力をパラレルシリアル変換回路 11 に入力する構成とした場合でも、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路 11、クロック・データ再生回路 117、及び、シリアルパラレル変換回路 115 の検査が可能となる。
【０２６７】
また、実施の形態２〜６及び１１〜１５におけるシリアルパラレル変換回路を実施の形態７及び本実施の形態のクロック・データ再生回路とシリアルパラレル変換回路に置き換えるとともに、実施の形態２〜６及び１１〜１５における発振回路を本実施の形態の発振回路に置き換えても、実施の形態７もしくは本実施の形態と同様の効果が得られる。
【０２６８】
（実施の形態１７）
図１７は、実施の形態１７である半導体集積回路装置の構成を示す図である。この半導体集積回路装置は、高速信号入力端子 1 と、高速信号出力端子 2 と、低速信号入力端子 3 と、低速信号出力端子 4 と、低周波クロック入力端子 5 と、制御信号入力端子 6 と、Ｍ（Ｍは２以上の整数）個のパラレルシリアル変換回路 128 と、出力停止回路 104 と、信号選択回路 114 と、Ｎ（Ｎは２以上の整数）個のシリアルパラレル変換回路 118 と、発振回路 116 と、ワード同期回路 28 と、高速信号処理回路 130 及び 137 と、クロック・データ再生回路 138 を有する。
【０２６９】
クロック・データ再生回路 138 は、信号選択回路 114 より入力された信号からクロックを抽出し、またその抽出したクロックにより入力データを再生して高速信号処理回路 137 に対して出力する。また抽出したクロックを高速信号処理回路 137 とシリアルパラレル変換回路 118 に対して出力する。
【０２７０】
高速信号処理回路 137 は、クロック・データ再生回路 138 のデータ出力に対して信号処理を行ってＮ個のシリアルパラレル変換回路 118 に対して出力する。その際、クロック・データ再生回路 138 から入力されるクロックで回路を動作させる。
【０２７１】
制御信号入力端子 6 は、実施の形態４の場合と同様に、出力停止回路 104 と信号選択回路 114 の設定等を行うために使用する。
【０２７２】
低周波クロック入力端子 5 は、実施の形態７の場合と同様に、ワード同期回路 28 の出力タイミングを決定するため等に使用し、低周波クロック入力端子 5 から入力される低周波クロック信号と発振回路 116 が出力する高周波クロック信号との間のタイミング条件を調整もしくは補償する手段をパラレルシリアル変換回路 128 等に内蔵することも実施の形態７と同様である。
【０２７３】
また、低周波クロック入力端子 5 から入力される低周波クロック信号とクロック・データ再生回路
138 のクロック出力との間のタイミング条件を調整もしくは補償する手段をシリアルパラレル変換回路 118 等に内蔵することも実施の形態７と同様である。
【０２７４】
本実施の形態の半導体集積回路装置は、制御信号入力端子 6 の設定により、高速信号処理回路 130 の出力を出力停止回路 104 と信号選択回路 114 を介してクロック・データ再生回路 138 に入力し、クロック・データ再生回路 138 で抽出、再生されたクロック出力とデータ出力を高速信号処理回路
137 に入力し、Ｎ個のシリアルパラレル変換回路 118 により高速信号処理回路 137 のＮ個の出力信号を低速並列信号に変換するとともに、ワード同期回路 28 によりシリアルパラレル変換回路 118 のパラレル出力データを必要に応じて自動的に並び替えて低速信号出力端子より出力することにより、一般的な半導体集積回路検査装置によるＭ個のパラレルシリアル変換回路 128 と高速信号処理回路（ 130 及び 137 ）とクロック・データ再生回路 138 とＮ個のシリアルパラレル変換回路 118 の検査を可能としている。なお、ＮもしくはＭが１の構成でも同様である。
【０２７５】
また、実施の形態１３の場合と同様に、検査時以外に、制御信号入力端子 6 による設定により、出力停止回路 104 の出力を強制的に停止（ＬｏｗレベルもしくはＨｉｇｈレベルの一定電圧を出力）することにより、出力停止回路 104 の出力が入される信号選択回路 114 内（及び出力停止回路 104 の出力信号が伝送される半導体集積回路装置内の配線に近接する）の別の高速信号配線（もしくはトランジスタ等の素子）等に対するクロストーク（漏話）の影響を低減することができる。
【０２７６】
なお、検査時以外に半導体集積回路内の別のデータ処理回路等の出力をパラレルシリアル変換回路 128 に入力する構成とした場合でも、一般的な半導体集積回路検査装置によるＭ個のパラレルシリアル変換回路 128 と高速信号処理回路（ 130 及び 137 ）とクロック・データ再生回路 138 とＮ個のシリアルパラレル変換回路 118 の検査が可能となる。
【０２７７】
また、高速信号処理回路 130 及び 137 のどちらかを内蔵しない構成の半導体集積回路装置でも、出力停止回路と信号選択回路を実施の形態１０の出力停止回路と信号選択回路に置き換えてＭ個のパラレルシリアル変換回路 128 の出力を出力停止回路等に直結するか、または、信号選択回路とクロック・データ再生回路を実施の形態１６の信号選択回路と複数のクロック・データ再生回路に置き換えて複数のクロック・データ再生回路の出力を複数のシリアルパラレル変換回路 118 に直結すること等により、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路 128 と高速信号処理回路（ 130 もしくは 137 ）とクロック・データ再生回路とシリアルパラレル変換回路 118 の検査が可能となる。
【０２７８】
（実施の形態１８）
図１８は、実施の形態１８である半導体集積回路装置の構成を示す図である。この半導体集積回路装置は、高速信号入力端子 1a 及び 1b と、高速信号出力端子 2 と、低速信号入力端子 3 と、低速信号出力端子 4a 及び 4b と、低周波クロック入力端子 5 と、制御信号入力端子 6 と、Ｍ（Ｍは２以上の整数）個のパラレルシリアル変換回路 128 と、出力停止回路 104 と、信号選択回路 136 と、複数のシリアルパラレル変換回路 118 と、発振回路 116 と、ワード同期回路 204 と、高速信号処理回路 130 及び 119 と、複数のクロック・データ再生回路 120 を有する。
【０２７９】
制御信号入力端子 6 は、実施の形態４の場合と同様に、出力停止回路 104 と信号選択回路 136 の設定等を行うために使用する。
【０２８０】
低周波クロック入力端子 5 は、実施の形態１６の場合と同様に、ワード同期回路 204 の出力タイミングを決定するため等に使用し、低周波クロック入力端子 5 から入力される低周波クロック信号と発振回路 116 が出力する高周波クロック信号との間のタイミング条件を調整もしくは補償する手段をパラレルシリアル変換回路 128 等に内蔵することも実施の形態１６と同様である。
【０２８１】
また、低周波クロック入力端子 5 から入力される低周波クロック信号とクロック・データ再生回路
120 のクロック出力との間のタイミング条件を調整もしくは補償する手段をシリアルパラレル変換回路 118 等に内蔵することも実施の形態８と同様である。
【０２８２】
本実施の形態の半導体集積回路装置は、制御信号入力端子 6 の設定により、高速信号処理回路 130 の出力を出力停止回路 104 と信号選択回路 136 を介して複数のクロック・データ再生回路 120 に入力し、各クロック・データ再生回路 120 で抽出、再生されたクロック出力一とデータ出力を高速信号処理回路 119 に入力し、複数のシリアルパラレル変換回路 118 により複数の高速信号処理回路 119 から入力される信号を低速並列信号に変換するとともに、ワード同期回路 204 によりシリアルパラレル変換回路 118 のパラレル出力データを必要に応じて自動的に並び替えて低速信号出力端子 4a、4b より出力することにより、一般的な半導体集積回路検査装置によるＭ個のパラレルシリアル変換回路 128 と高速信号処理回路（ 130 及び 119 ）と複数のクロック・データ再生回路 120 と複数のシリアルパラレル変換回路 118 の検査を可能としている。
【０２８３】
高速信号入力端子 1a 及び 1b、クロック・データ再生回路 120、高速信号処理回路 119 及びシリアルパラレル変換回路 118 の個数をＮ（Ｎは１以上の整数）とした場合、高速信号処理回路
130 がＮ個の出力を持ち、かつ、出力停止回路 104 がＮ個の入力とＮ個の出力を持ち、信号選択回路 136 に出力停止回路 104 のＮ個の出力が入される場合、高速信号処理回路 130 のＮ個の出力をそれぞれ異なるクロック・データ再生回路 120 に入力されるように信号選択回路 136 を構成することにより、同時にすべてのパラレルシリアル変換回路
128、高速信号処理回路 119 及び 130、クロック・データ再生回路 120 及びシリアルパラレル変換回路 118 の検査を行うことができる。なお、ＮもしくはＭが１の構成でも同様である。
【０２８４】
高速信号処理回路 130 がＧ（Ｇは１以上Ｎ未満の整数）個の出力を持ち、かつ、出力停止回路 104 がＧ個の入力とＧ個の出力を持ち、信号選択回路 136 に出力停止回路 104 のＧ個の出力が入される場合、高速信号処理回路 130 のＧ個の出力をそれぞれ異なるクロック・データ再生回路 120 に入力するとともに、高速信号処理回路 130 のＧ個の出力の一部（もしくはすべて）を他のクロック・データ再生回路 120 にも入力するように信号選択回路 136 を構成すること等により、同時にすべてのパラレルシリアル変換回路 128、高速信号処理回路 119 及び 130、クロック・データ再生回路 120 及びシリアルパラレル変換回路 118 の検査を行うことができる。なお、Ｍは１でもよい。
【０２８５】
高速信号処理回路 130 がＨ（ＨはＮより大きい整数）個の出力を持ち、かつ、出力停止回路 104 がＨ個の入力とＨ個の出力を持ち、信号選択回路 136 に出力停止回路 104 のＨ個の出力が入される場合、信号選択回路 136 内で、Ｈ個の出力停止回路 104 の出力から任意の（もしくはあらかじめ設定された）Ｎ個を選択してそれぞれ異なるクロック・データ再生回路 120 に入力されるように信号選択回路 136 を構成すること等により、同時にＮ個のクロック・データ再生回路 120 と高速信号処理回路 119 とシリアルパラレル変換回路 118 の検査を行うことができる。信号選択回路 136 の設定を変更して複数回検査を行うことにより、すべてのパラレルシリアル変換回路 128、高速信号処理回路 119 及び 130、クロック・データ再生回路 120 及びシリアルパラレル変換回路 118 の検査を行うことができる。なお、ＮもしくはＭが１の構成でも同様である。
【０２８６】
また、実施の形態４の場合と同様に、検査時以外に、制御信号入力端子 6 による設定により、出力停止回路 104 の出力を強制的に停止（ＬｏｗレベルもしくはＨｉｇｈレベルの一定電圧を出力）することにより、出力停止回路 104 の出力が入される信号選択回路 136 内（及び出力停止回路 104 の出力信号が伝送される半導体集積回路装置内の配線に近接する）の別の高速信号配線（もしくはトランジスタ等の素子）等に対するクロストーク（漏話）の影響を低減することができる。
【０２８７】
なお、検査時以外に半導体集積回路内の別のデータ処理回路等の出力をパラレルシリアル変換回路 128 に入力する構成とした場合でも、一般的な半導体集積回路検査装置によるＭ個のパラレルシリアル変換回路 128 と高速信号処理回路（ 130 及び 119 ）と複数のクロック・データ再生回路 120 と複数のシリアルパラレル変換回路 118 の検査が可能となる。
【０２８８】
また、複数の高速信号処理回路 119 の一部もしくはすべてが異なる処理を行う場合等には、制御信号入力端子 6 の設定により検査を行う高速信号処理回路 119 毎に異なるワード同期条件をワード同期回路 204 に設定することにより、一般的な半導体集積回路検査装置によるＭ個のパラレルシリアル変換回路 1 28  と高速信号処理回路（ 130 及び 119 ）と複数のクロック・データ再生回路 120 と複数のシリアルパラレル変換回路 118 の検査が可能となる。この場合、ワード同期回路 204 内に異なる処理を行う複数の回路を内蔵して処理を切り替えることができる他、ワード同期回路 204 内にＰＬＣ等のプログラマブルな回路（機能変更可能な回路）を内蔵して制御信号入力端子 6、低速信号入力端子 3、もしくは、別途用意する低速信号入力端子によりＰＬＣ等をプログラムすることによりワード同期回路 204 の処理を切り替えることも可能である。
【０２８９】
さらに、高速信号処理回路（ 130 及び 119 ）の一部を内蔵しない構成の半導体集積回路装置でも、出力停止回路と信号選択回路を実施の形態１６の出力停止回路と信号選択回路に置き換えてＭ個のパラレルシリアル変換回路 128 の出力を出力停止回路等に直結するか、または、クロック・データ再生回路の出力をシリアルパラレル変換回路に直結すること等により、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路 128 と高速信号処理回路（ 130 もしくは 119 ）とクロック・データ再生回路 120 とシリアルパラレル変換回路 118 の検査が可能となる。
【０２９０】
（実施の形態１９）
図１９は、実施の形態１９である半導体集積回路装置の構成を示す図である。この半導体集積回路装置は、Ｎ（Ｎは２以上の整数）個の高速信号入力端子 1 と、Ｍ（Ｍは２以上の整数）個の高速信号出力端子 2 と、低速信号入力端子 3 と、低速信号出力端子 4 と、低周波クロック入力端子 5 と、制御信号入力端子 6 と、高周波クロック出力端子 7 と、Ｍ個のパラレルシリアル変換回路 11 と、出力停止回路 122 と、信号選択回路 123 と、Ｎ個のシリアルパラレル変換回路 14 と、発振回路 121 と、ワード同期回路 28 を有する。
【０２９１】
制御信号入力端子 6 は、実施の形態１０の場合と同様に、出力停止回路 122 と信号選択回路 123 の設定等を行うために使用する。
【０２９２】
低周波クロック入力端子 5 は、実施の形態９の場合と同様に、ワード同期回路 28 の出力タイミングを決定するため等に使用し、低周波クロック入力端子 5 から入力される低周波クロック信号と発振回路 121 が出力する高周波クロック信号との間のタイミング条件を調整もしくは補償する手段をパラレルシリアル変換回路 11 等に内蔵することも実施の形態９と同様である。
【０２９３】
なお、本実施の形態では、信号選択回路 123 の出力と発振回路 121 から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵するかわりに、高周波クロック出力端子 7 を設け、半導体集積回路装置の外部で、高速信号入力端子 1 に入力する信号のタイミングを高周波クロック出力端子 7 から出力されるクロック信号にあわせることにより正常動作を可能としている。
【０２９４】
本実施の形態の半導体集積回路装置は、実施の形態１０の場合と同様に、制御信号入力端子 6 の設定により、Ｍ個のパラレルシリアル変換回路 11 の出力を出力停止回路 122 と信号選択回路 123 を介してＮ個のシリアルパラレル変換回路 14 に入力し、シリアルパラレル変換回路 14 により低速並列信号に変換するとともに、ワード同期回路 28 によりシリアルパラレル変換回路 14 のパラレル出力データを必要に応じて自動的に並び替えて低速信号出力端子より出力することにより、一般的な半導体集積回路検査装置によるＭ個のパラレルシリアル変換回路 11 とＮ個のシリアルパラレル変換回路 14 の検査を可能としている。なお、実施の形態１０の場合と同様に、ＮもしくはＭが１でもよい。
【０２９５】
また、実施の形態１０の場合と同様に、検査時以外に、制御信号入力端子 6 による設定により、出力停止回路 122 の出力を強制的に停止（ＬｏｗレベルもしくはＨｉｇｈレベルの一定電圧を出力）することにより、出力停止回路 122 の出力が入される信号選択回路 123 内（及び出力停止回路 122 の出力信号が伝送される半導体集積回路装置内の配線に近接する）の別の高速信号配線（もしくはトランジスタ等の素子）等に対するクロストーク（漏話）の影響を低減することができる。
【０２９６】
なお、検査時以外に半導体集積回路内の別のデータ処理回路等の出力をパラレルシリアル変換回路 11 に入力する構成とした場合でも、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路 11 とシリアルパラレル変換回路 14 の検査が可能となる。
【０２９７】
なお、実施の形態２〜６及び１１〜１５の半導体集積回路装置のシリアルパラレル変換回路を実施の形態７のクロック・データ再生回路とシリアルパラレル変換回路に置き換えるとともに、実施の形態２〜６及び１１〜１５の半導体集積回路装置の発振回路を実施の形態７の発振回路に置き換えることによっても、上記実施の形態と同様の効果が得られる。
【０２９８】
なお、実施の形態２〜６及び１１〜１５における半導体集積回路装置に実施の形態９または本実施の形態の高周波クロック出力端子 7 と同様の高周波クロック出力端子を追加し、実施の形態２〜６及び１１〜１５における半導体集積回路装置の発振回路を実施の形態９または本実施の形態の発振回路に置き換えるとともに、実施の形態２〜６及び１１〜１５における半導体集積回路装置の信号選択回路からの入力信号と発振回路から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を削除しても、実施の形態９もしくは本実施の形態と同様の効果が得られる。
【０２９９】
以上に説明した本発明に係る半導体集積回路装置において、発振回路から供給される高周波クロック信号と低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段のすべてもしくは一部を発振回路に持たせることができる。
【０３００】
また、以上に説明した本発明に係る半導体集積回路装置において、信号選択回路からの入力信号と発振回路から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段のすべてもしくは一部を発振回路に持たせることができる。
【０３０１】
また、以上に説明した本発明に係る半導体集積回路装置において、クロック・データ再生回路から供給されるクロック信号と低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段のすべてもしくは一部をクロック・データ再生回路もしくは発振回路に内蔵することができる。
【０３０２】
また、以上に説明した本発明に係る半導体集積回路装置において、制御信号入力端子による制御により、複数のシリアルパラレル変換回路もしくは複数のクロック・データ再生回路に対して、信号選択回路から同じ出力を同時に出力する手段を内蔵することができる。この手段を内蔵することにより、例えば、実施の形態１０で説明した、Ｍ（パラレルシリアル変換回路の個数）がＮ（シリアルパラレル変換回路の個数）より小さい場合の検査を効率的に行うことができる。
【０３０３】
具体的に説明すると、この同時に出力する手段を内蔵しない場合は、すべてのパラレルシリアル変換回路とシリアルパラレル変換回路の検査を行う必要があるのに対して、同時に出力する手段を内蔵した場合は、Ｍ＜Ｎならば、１回の検査で複数のシリアルパラレル変換回路の検査を行うことができるので、パラレルシリアル変換回路とシリアルパラレル変換回路の検査を効率的に行うことができる。
【０３０４】
また、以上に説明した本発明に係る半導体集積回路装置において、制御信号入力端子による制御により、検査用のパターン生成回路または検査用のパターン照合回路の消費電力を削減する手段を内蔵することができる。
【０３０５】
例えば、消費電力を削減する回路に接続されている半導体集横回路装置内の電源用配線にアナログスイッチを接続し、上記電源用配線が、検査時に半導体集積回路装置の外部から供給される電源に接続し、検査時以外に半導体集積回路装置の外部から供給されるアース（０Ｖ）に接続するようにアナログスイッチを制御信号入力端子により制御すること等により、検査時以外の半導体集積回路装置の消費電力を削減することができる。
【０３０６】
なお、上記の半導体集積回路装置の外部から供給される電源の代わりに半導体集積回路装置内の電源回路を使用することができる。
【０３０７】
また、上記の半導体集積回路装置の外部から供給されるアースの代わりに半導体集積回路装置の外部から供給きれる低電圧電源、もしくは、半導体集積回路装置内の低電圧電源回路を使用することができる。消費電力を削減する回路に接続されている半導体集積回路装置内の電源用配線の電位（電圧）を変える代わりに、消費電力を削減する回路に流れる電流を変えることにより消費電力を削減することもできる。
【図面の簡単な説明】
【０３０８】
【図１】本発明の実施の形態である半導体集積回路装置の構成を示す図である。
【図２】本発明の実施の形態である半導体集積回路装置の構成を示す図である。
【図３】本発明の実施の形態である半導体集積回路装置の構成を示す図である。
【図４】本発明の実施の形態である半導体集積回路装置の構成を示す図である。
【図５】本発明の実施の形態である半導体集積回路装置の構成を示す図である。
【図６】本発明の実施の形態である半導体集積回路装置の構成を示す図である。
【図７】本発明の実施の形態である半導体集積回路装置の構成を示す図である。
【図８】本発明の実施の形態である半導体集積回路装置の構成を示す図である。
【図９】本発明の実施の形態である半導体集積回路装置の構成を示す図である。
【図１０】本発明の実施の形態である半導体集積回路装置の構成を示す図である。
【図１１】本発明の実施の形態である半導体集積回路装置の構成を示す図である。
【図１２】本発明の実施の形態である半導体集積回路装置の構成を示す図である。
【図１３】本発明の実施の形態である半導体集積回路装置の構成を示す図である。
【図１４】本発明の実施の形態である半導体集積回路装置の構成を示す図である。
【図１５】本発明の実施の形態である半導体集積回路装置の構成を示す図である。
【図１６】本発明の実施の形態である半導体集積回路装置の構成を示す図である。
【図１７】本発明の実施の形態である半導体集積回路装置の構成を示す図である。
【図１８】本発明の実施の形態である半導体集積回路装置の構成を示す図である。
【図１９】本発明の実施の形態である半導体集積回路装置の構成を示す図である。
【図２０】従来の半導体集積回路装置を搭載した光通信モジュールの構成を示す図である。
【図２１】従来の半導体集積回路装置を搭載した光通信モジュールの構成を示す図である。
【符号の説明】
【０３０９】
1、1a、1b …高速信号入力端子、2 …高速信号出力端子、3 …低速信号入力端子、4、4a、4b …低速信号出力端子、5 …低周波クロック入力端子、6 …制御信号入力端子、7 …高周波クロック出力端子、11 …パラレルシリアル変換回路、12 …出力停止回路、13 …信号選択回路、14 …シリアルパラレル変換回路、15 …発振回路、16、17 …パラレルシリアル変換回路、18 …出力停止回路、19 …信号選択回路、21、22 …ワード同期回路、23 …検査用のパターン生成回路、24 …検査用のパターン照合回路、25 …ワード同期回路、26 …検査用のパターン生成回路、27 …検査用のパターン照合回路、28、29 …ワード同期回路、101、102 …高速動作回路、103 …パラレルシリアル変換回路、104 …出力停止回路、105 …信号選択回路、106 …シリアルパラレル変換回路、107、108 …高速信号処理回路、109
…パラレルシリアル変換回路、110、111、112、113 …信号処理回路、114 …信号選択回路、115 …シリアルパラレル変換回路、116 …発振回路、117 …クロック・データ再生回路、118 …シリアルパラレル変換回路、119 …高速信号処理回路、120 …クロック・データ再生回路、121 …発振回路、122 …出力停止回路、123 …信号選択回路、124 …パラレルシリアル変換回路、125 …信号選択回路、126、127 …高速動作回路、128 …パラレルシリアル変換回路、129 …シリアルパラレル変換回路、130、131 …高速信号処理回路、132、133、134、135 …信号処理回路、136 …信号選択回路、137 …高速信号処理回路、138
…クロック・データ再生回路、201 …検査用のパターン生成回路、202 …検査用のパターン照合回路、203、204 …ワード同期回路、301
…入力電気信号、302 …電気-光変換手段（ＥＯ変換手段）、303 …出力光信号、304 …入力光信号、305 …光電変換手段、306 …電気信号、307 …信号再生回路、308 …電気信号、309 …パラレルシリアル変換回路、310 …シリアルパラレル変換回路、311 …シリアル電気信号。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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