(57)【要約】【課題】フラットパネルディスプレイ駆動用ＩＣなどの半導体集積回路装置の出力回路に用いられる上アーム側デバイスの破壊耐量を高め、且つ、その占有面積を減少させてチップサイズの縮小化を図る。【解決手段】部分ＳＯＩ基板１の酸化膜３のない箇所に、上アーム側デバイスＮ２ａ、Ｎ２ｂとして縦型ＩＧＢＴを形成し、これらの上アーム側デバイスＮ２ａ、Ｎ２ｂで上アーム側駆動回路３１、レベルシフト回路３２および制御回路３３を挟むようにする。【選択図】        図１
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【特許請求の範囲】
【請求項１】
トーテムポール回路もしくはプッシュプル回路を出力回路として備え、該出力回路の上アーム側デバイスを駆動する上アーム側駆動回路と、該上アーム側駆動回路を制御するレベルシフト回路を複数の前記出力回路それぞれに有する半導体集積回路装置において、
前記出力回路の上アーム側デバイスを縦型デバイスで形成し、前記出力回路の下アーム側デバイスを横型デバイスで形成することを特徴とする半導体集積回路装置。
【請求項２】
トーテムポール回路もしくはプッシュプル回路を出力回路として複数備え、該出力回路の上アーム側デバイスを駆動する上アーム側駆動回路と、該上アーム側駆動回路を制御するレベルシフト回路を複数の前記出力回路にそれぞれ有する半導体集積回路装置において、
半導体層の内部に第１絶縁膜を選択的に形成した部分ＳＯＩ基板を用いて、前記第１絶縁膜上の前記半導体層を第２絶縁膜で分割し、該第１、第２絶縁膜で絶縁分離された半導体領域に前記上アーム側駆動回路と前記レベルシフト回路をそれぞれ形成し、前記出力回路の複数の上アーム側デバイスを、前記第１絶縁膜が形成されていない前記半導体層に縦型デバイスで形成することを特徴とする半導体集積回路装置。
【請求項３】
互いに隣接する前記上アーム側デバイスは、前記第１、第２絶縁膜で絶縁分離された半導体領域を挟んで形成することを特徴とする請求項２に記載の半導体集積回路装置。
【請求項４】
トーテムポール回路もしくはプッシュプル回路を出力回路として複数備え、該出力回路の上アーム側デバイスを駆動する上アーム側駆動回路と、該上アーム側駆動回路を制御するレベルシフト回路を複数の前記出力回路それぞれに有する半導体集積回路装置において、
第１導電型の半導体層の内部に第１絶縁膜を選択的に形成した部分ＳＯＩ基板を用いて、前記第１絶縁膜上の前記半導体層を第２絶縁膜で分割し、該第１、第２絶縁膜で絶縁分離された第１導電型の半導体領域に前記上アーム側駆動回路と前記レベルシフト回路をそれぞれ形成し、前記上アーム側デバイスを縦型デバイスで形成し、該縦型デバイスが、前記第１絶縁膜が形成されていない前記第１導電型の半導体層の表面側の表面層に形成した第２導電型のベース領域と、該ベース領域の表面層に形成した第１導電型のエミッタ領域と、該エミッタ領域と前記半導体層に挟まれた前記ベース領域上にゲート絶縁膜を介して形成したゲート電極と、前記エミッタ領域上に形成したエミッタ電極と、前記半導体層の裏面側の表面層に形成した第２導電型のコレクタ領域と、該コレクタ領域上に形成したコレクタ電極とを有することを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、フラットパネルディスプレイ駆動用ＩＣなどの半導体集積回路装置に関する。
【背景技術】
【０００２】
近年は液晶ディスプレイやプラズマディスプレイおよび有機ＥＬディスプレイなどの民生用大型フラットパネルディスプレイ（以下ＦＰＤと略す）の市場が拡大しているが、今後の更なる成長のためには、パネルの低コスト化が必要であり、ＦＰＤを駆動する駆動用ＩＣ（ＩＣ：集積回路）に対しても、コストダウンの要求が強い。そのため、低コスト化を達成する駆動用ＩＣの技術開発が求められている。
ＦＰＤ駆動用ＩＣの一例として、プラズマディスプレイパネル（以下ＰＤＰと略す）用スキャンドライバＩＣの回路構成を図２に示す。この駆動回路は、ＰＤＰを駆動する１出力分の回路図を示している。この回路は、出力回路３０、上アーム側駆動回路３１、レベルシフト回路３２および制御回路３３の４つの回路で構成されている。
出力回路３０は、負荷を駆動する回路であり、図２では、下アーム側デバイスであるＮ１と上アーム側デバイスであるＮ２から構成されるトーテムポール回路であり、これらのデバイスは図２ではｎチャネルＭＯＳＦＥＴである。
【０００３】
上アーム側駆動回路３１は、上アーム側デバイスであるＮ２を駆動するための回路であり、この回路はレベルシフト回路３２からの信号を受けて動作し、レベルシフト回路３２は制御回路３３からの信号を受けて動作する。
一方、出力回路３０の下アーム側デバイスであるＮ１は、制御回路３３からの信号を直接受けて動作する。
出力回路３０からの信号は、出力端子Ｄｏから出力され、この出力信号により負荷が駆動される。
高電圧電源の高電位側電圧端子ＶＨには８０Ｖ以上の電圧が印加されるため、高電位側にあるレベルシフト回路３２を構成する図示しないデバイス、上アーム側駆動回路３１を構成する図示しないデバイスおよび出力回路３０を構成するデバイスＮ１、Ｎ２は、高耐圧デバイスでなければならない。
【０００４】
ＰＤＰ駆動用ＩＣでは、この図２の回路が出力数だけ１チップに形成され、例えば、６４出力のＩＣでは図２の回路が６４個形成される。このＰＤＰ駆動用ＩＣの特徴は、
（１）多出力
（２）高耐圧、大電流駆動
である。
ＩＣのコストダウンを図るための方法として、ＩＣのチップサイズを縮小化し、１ウエハ当たりのとれ数を増加させることが最も効果的であり、このチップサイズの縮小化のためには、デバイスサイズの縮小化が必要である。ＰＤＰ駆動用ＩＣは、出力特性として高耐圧、大電流駆動特性が必要となることから、出力回路３０を構成する出力デバイスの単位面積あたりの電流駆動能力の向上が、チップサイズの縮小化にとって必須条件となる。この電流駆動能力の向上を図るのに、出力回路３０を構成する出力デバイスをＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）化する動きがある。
【０００５】
例えば、ＳＯＩ基板上にＩＣを形成し、トーテムポール回路の下アーム側デバイスとして、横型ＩＧＢＴを用いることが報告されている（例えば、特許文献１）。
また、上アーム側デバイスに横型ＩＧＢＴを用いることが記載されている例もある（例えば、特許文献２）。
この２つの文献とも、横型ＩＧＢＴを形成することで、出力デバイスの電流駆動能力を向上させ、チップサイズの縮小化を実現している。
しかし、横型ＩＧＢＴには下記の２つの問題がある。
（１）横型構造のために、通電路の断面積を大きくすることが困難であり、電流容量の増加に限界がある。
（２）横型構造のために、電界が表面層に集中し易く、また寄生サイリスタがラッチアップし易く、破壊耐量が低い（安全動作領域が狭い）。
【０００６】
図３は、ＳＯＩ基板上に形成した横型ＩＧＢＴの要部断面図である。支持基板４１とｎ型半導体層４３が酸化膜４２で分離されるＳＯＩ構造を形成し、ｎ型半導体層４３の表面層にｐ型ベース領域４４とｎ型バッファ領域４７とを離して形成する。そして、ｎ型バッファ領域４７の表面層にはｐ型コレクタ領域４８を、ｐ型ベース領域４４の表面層にはｐ型コンタクト領域４６をいずれも高不純物濃度で形成する。また、ｐ型ベース領域４４の表面層にはｎ型エミッタ領域４５を高不純物濃度で形成される。ｎ型エミッタ領域４５上とｐ型コンタクト領域４６上にエミッタ電極４９を形成し、ｐ型コレクタ領域４８上にコレクタ電極５０を形成する。尚、図中の５１はゲート酸化膜、５２はゲート電極、５３はフィールド酸化膜である。
つぎに、この横型ＩＧＢＴのオン状態について説明する。エミッタ電極４９を基準としてゲート電極５２にしきい値電圧以上の正の電圧を与えると、ゲート酸化膜５１直下のｐ型ベース領域４４の表面層にｎ型チャネルが形成され、これを介しｎ型エミッタ領域４５から多数キャリアである電子がｎ形半導体層４３に注入される。この電子によって、ｐ型コレクタ領域４８から少数キャリアである正孔がｎ型バッファ領域４７を通ってｎ型半導体層４３に注入され、ｎ型半導体層４３内が伝導度変調を起こして、オン動作に移行する。
【０００７】
このように、オン状態のときには、コレクタ電極５０からエミッタ電極４９へと流れる電流は、ｎ型半導体層４３内を横方向に流れる横方向電流５４である。
このように、横型ＩＧＢＴではｎ型半導体層４３を横方向に電流が流れるめ、通電路の断面積が小さくなる。そのため、電流密度が高くなり、縦方向に電流が流れる縦型ＩＧＢＴに比べ、電流容量が小さくなる。また、横型ＩＧＢＴでは、ｎ型エミッタ領域４５の直下を横方向に流れる正孔流の割合が縦型ＩＧＢＴに比べて多いため、寄生のサイリスタがオンし易すくなり、そのため、横型ＩＧＢＴは破壊耐量が低い。
また、多出力のＰＤＰ駆動用ＩＣにおける破壊の主な原因の１つとして、半導体集積回路装置をプリント基板等に組み立てる場合に、隣り合った出力端子Ｄｏ（モールド樹脂から外へ出るピン）間に導電性のゴミ（例えば、組み立て時に発生する金属粉）などが付着して、出力端子Ｄｏ同士が短絡することがある。
【０００８】
図４は、２つの出力回路の出力端子ＤｏａとＤｏｂの間が短絡したときの電流経路を示す図である。Ｄｏａはａアームでの出力端子、Ｄｏｂはｂアームでの出力端子である。２つの出力端子Ｄｏａ、Ｄｏｂが短絡した状態で、ａアームの上アーム側デバイスＮ２ａがオンし、ｂアームの下アーム側デバイスＮ１ｂがオンすると、２つの出力回路にまたがり短絡電流６０が流れる。ＰＤＰ駆動用ＩＣでは上アーム側デバイスＮ２ａ、Ｎ２ｂの電流駆動能力が下アーム側デバイスＮ１ａ、Ｎ１ｂの数分の１以下に設計されており、そのため、このような短絡モードでは上アーム側デバイスＮ１ａが破壊し易い。また、阻止状態でのインピーダンスが上アーム側デバイスＮ２が下アーム側デバイスＮ１の数倍あり、そのため、高電位側電圧端子ＶＨから印加される電圧の大部分は上アーム側デバイスＮ２に配分され、上アーム側デバイスＮ２の方に高い電圧が印加される。
【０００９】
これらのことから、多出力のＰＤＰ駆動用ＩＣにおいては、特に出力回路３０の上アーム側デバイスＮ２を破壊耐量の高いデバイスにする必要がある。
つぎに、本発明で必要となる部分ＳＯＩ基板について記述した特許文献があるので説明する。複数の半導体単結晶基板を部分的に絶縁膜を介在させて接着する構成で、接着する各半導体基板の結晶性と不純物濃度の均一性が保たれた部分ＳＯＩ基板の高耐圧接合や絶縁膜分離されたアイランドに、それぞれ特性の良いデバイスを形成したモノリシック集積化された半導体装置が報告されている（例えば、特許文献３）。
また、第１シリコン基板に部分的に絶縁膜を埋め込み、平坦面とした後、低濃度エピタキシャル層を形成した第２シリコン基板とを貼り合わせた部分ＳＯＩ基板の絶縁膜のない箇所に縦型のパワー素子を形成し、絶縁膜のある箇所に素子分離のための絶縁膜を形成し、絶縁膜で囲まれた箇所に超薄膜ＳＯＩ素子を形成することが報告されている（例えば、特許文献４）。
【００１０】
また、ＦＰＤ駆動用ＩＣについて記述した特許文献があるので説明する。ＳＯＩ基板もしくは埋め込みエピタキシャル基板に形成したｎ型分離領域およびｐ型分離領域をｎウェル領域、ｐ型ウェル領域として用い、この分離領域内にｐ型エミッタ領域、ｎ型エミッタ領域を形成することでチップ面積を縮小化し、低コスト化を図ったフラットパネルディスプレイ（以下、ＦＰＤと略す）駆動用ＩＣなどの半導体集積回路装置が報告されている（例えば、特許文献５）。
【特許文献１】特開平８−４６０５３号公報
【特許文献２】特開平４−１７４５６２号公報
【特許文献３】特開平４−２９３５３号公報
【特許文献４】特開平９−８１２８号公報
【特許文献５】特開２００３−３３８５３８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
前記したように、横型ＩＧＢＴを用いたＰＤＰ駆動用ＩＣでは電流駆動能力を十分大きくすることが困難であり、また破壊耐量を十分高くすることが困難である。
また、多出力ＦＰＤ駆動用ＩＣにおいて、出力端子同士の短絡による破壊を防ぐためには、横型ＩＧＢＴを用いたＰＤＰ駆動用ＩＣでは不十分である。
この発明の目的は、前記の課題を解決して、破壊耐量が高く、且つ、チップサイズを縮小化できる半導体集積回路装置を提供することにある。
【課題を解決するための手段】
【００１２】
前記の目的を達成するために、トーテムポール回路もしくはプッシュプル回路を出力回路として備え、該出力回路の上アーム側デバイスを駆動する上アーム側駆動回路と、該上アーム側駆動回路を制御するレベルシフト回路を複数の前記出力回路それぞれに有する半導体集積回路装置において、前記出力回路の上アーム側デバイスを縦型デバイスで形成し、前記下アーム側デバイスを横型デバイスで形成する構成とする。
また、トーテムポール回路もしくはプッシュプル回路を出力回路として複数備え、該出力回路の上アーム側デバイスを駆動する上アーム側駆動回路と、該上アーム側駆動回路を制御するレベルシフト回路を有する半導体集積回路装置において、半導体層の内部に第１絶縁膜を選択的に形成した部分ＳＯＩ基板を用いて、前記第１絶縁膜上の前記半導体層を第２絶縁膜で分割し、該第１、第２絶縁膜で絶縁分離された半導体領域に前記上アーム側駆動回路と前記シフトレジスト回路をそれぞれ形成し、前記上アーム側デバイスを、前記第１絶縁膜が形成されていない前記半導体層に縦型デバイスで形成する。
【００１３】
また、互いに隣接する前記上アーム側デバイスは、前記第１、第２絶縁膜で絶縁分離された前記半導体領域を挟んで形成するとよい。
また、トーテムポール回路もしくはプッシュプル回路を出力回路として複数備え、該出力回路の上アーム側デバイスを駆動する上アーム側駆動回路と、該上アーム側駆動回路を制御するレベルシフト回路を複数の前記出力回路それぞれに有する半導体集積回路装置において、第１導電型の半導体層の内部に第１絶縁膜を選択的に形成した部分ＳＯＩ基板を用いて、前記第１絶縁膜上の前記半導体層を第２絶縁膜で分割し、該第１、第２絶縁膜で絶縁分離された第１導電型の半導体領域に前記上アーム側駆動回路と前記レベルシフト回路をそれぞれ形成し、前記上アーム側デバイスを縦型デバイスで形成し、該縦型デバイスが、前記第１絶縁膜が形成されていない前記第１導電型の半導体層の表面側の表面層に形成した第２導電型のベース領域と、該ベース領域の表面層に形成した第１導電型のエミッタ領域と、該エミッタ領域と前記半導体層に挟まれた前記ベース領域上にゲート絶縁膜を介して形成したゲート電極と、前記エミッタ領域上に形成したエミッタ電極と、前記半導体層の裏面側の表面層に形成した第２導電型のコレクタ領域と、該コレクタ領域上に形成したコレクタ電極とを有する構成とする。
【発明の効果】
【００１４】
この発明によれば、高耐圧素子で構成されるトーテムポール回路あるいはプッシュプル回路を備えたＦＰＤ駆動用ＩＣなどの半導体集積回路装置において、出力回路の上アーム側デバイスに縦型スイッチング素子を適用することにより、
（１）チップサイズの縮小化によるチップコストの低減
（２）隣り合う出力端子間のショートによる素子破壊の防止
の効果が得られる。
【発明を実施するための最良の形態】
【００１５】
この発明の実施の形態は、ＦＰＤ駆動用ＩＣなどの半導体集積回路装置の出力回路において、トーテムポール回路またはプッシュプル回路を構成する上アーム側デバイスを縦型デバイスで形成することである。
【実施例】
【００１６】
図１は、この発明の一実施例の半導体集積回路装置の要部断面図である。この図は、図２の回路を備えたＩＣを部分ＳＯＩ基板に形成した場合の２出力分の要部断面図であり、上アーム側駆動回路３１とレベルシフト回路３２および制御回路３３は形成箇所のみ示し、上アーム側デバイスＮ２ａ、Ｎ２ｂと下アーム側デバイスＮ１ａ、Ｎ１ｂは要部断面図を示す。
部分ＳＯＩ基板１は、ｎ型半導体基板上に部分的な酸化膜３を介在させてｎ型半導体基材を貼り合わせ、ｎ型半導体基板の裏面側を研削・研磨して全体の厚みを７０μｍ程度に薄くして製作される。ここでは部分的な酸化膜３を除き、ｎ型半導体基板とｎ型半導体基材を合わせて一つのｎ型半導体層２として示した。
この部分ＳＯＩ基板１に埋め込まれた酸化膜３と接するように分離酸化膜５を形成してｎ型半導体層２の上部を分割し、この酸化膜３、５で絶縁分離されたｎ型半導体層２の上部をｎ型半導体領域６とする。酸化膜３のない箇所に上アーム側デバイスＮ２ａ、Ｎ２ｂとなる縦型ＩＧＢＴを形成する。縦型ＩＧＢＴのｐ型ベース領域７を、ｎ型半導体層２の表面層に形成し、ｐ型ベース領域７の表面層にｎ型エミッタ領域８とｐ型コンタクト領域９を形成する。ｎ型エミッタ領域８とｎ型半導体層２に挟まれたｐ型ベース領域７上にゲート酸化膜１０を介してゲート電極１１を形成する。ｎ型エミッタ領域８上とｐ型コンタクト領域９上にエミッタ電極１２を形成する。
【００１７】
前記のｎ型半導体層２の裏面にｐ型コレクタ層４を拡散で形成し、ｐ型コレクタ領域４上にコレクタ電極２７を形成する。尚、ｐ型コレクタ層４とｎ型半導体層２の間に図示しないｎ型バッファ層を挟んで形成する場合もある。
前記のｎ型半導体領域６に下アーム側デバイスとなる横型ＩＧＢＴを形成する。横型ＩＧＢＴのｐ型ベース領域１５をｎ型半導体領域６の表面層に形成し、ｐ型ベース領域１５の表面層にｎ型エミッタ領域１６とｐ型コンタクト領域１７を形成する。このｐ型ベース領域１５から離してｎ型半導体領域６の表面層にｎ型バッファ領域１８を形成し、ｎ型バッファ領域１８の表面層にｐ型コレクタ領域１９を形成する。ｎ型エミッタ領域１６とｎ型半導体領域６に挟まれたｐ型ベース領域１５上にゲート酸化膜２０を介してゲート電極２１を形成し、ｎ型エミッタ領域１６上とｐ型コンタクト領域１７上にエミッタ電極２２を形成し、ｐ型コレクタ層１９上にコレクタ電極２３を形成する。
【００１８】
前記の縦型ＩＧＢＴ（Ｎ２ａ、Ｎ２ｂ）のエミッタ電極１２と横型ＩＧＢＴ（Ｎ１ａ、Ｎ１ｂ）のコレクタ電極２３を金属配線２５で接続してトーテムポールの出力回路３０を形成する。他のｎ型半導体領域６には上アーム側駆動回路３１、レベルシフト回路３２および制御回路３３を形成する。また、前記の縦型ＩＧＢＴのコレクタ電極２７は高電圧電源の高電位側電圧端子ＶＨと接続し、縦型ＩＧＢＴのエミッタ電極１２は出力端子Ｄｏａ、Ｄｏｂと接続する。
この縦型ＩＧＢＴのオンする動作原理は、図３に示した横型ＩＧＢＴ構造と同様である。しかし、縦型ＩＧＢＴ構造とすることにより、電流を縦方向に流すことができるため、横型ＩＧＢＴを適用したＰＤＰ駆動用ＩＣの場合と比べ、チップサイズを６０％まで縮小化できる。
【００１９】
これにより、チップのコストダウンを図ることができて、さらに、横型ＩＧＢＴを適用した場合より破壊耐量を高くすることができる。
前記のＰＤＰ駆動用ＩＣにおいて、コレクタ電極２７はＶＨで電位的に固定されるため、基本的には出力回路３０を構成する複数の上アーム側デバイスＮ２ａ、Ｎ２ｂはそれぞれ相互干渉なしに独立に動作する。
しかし、隣り合う縦型ＩＧＢＴの間で寄生ｐｎｐトランジタ（Ｎ２ａのｐ型ベース領域７、ｎ型半導体層２、Ｎ２ｂのｐ型ベース領域７）が形成され、隣り合う縦型ＩＧＢＴの間隔が狭くなると、相互に影響し合い、誤動作の原因となる。この寄生ｐｎｐトランジスタを動作させないために、隣り合う縦型ＩＧＢＴを所定の距離だけ離して縦型ＩＧＢＴを形成する。通常、その間隔は縦型ＩＧＢＴに印加される電圧で形成される空乏層が隣の縦型ＩＧＢＴに達しない距離であり、キャリアの拡散長程度（例えば、１００μｍ程度）以上必要となる。
【００２０】
そのため、隣り合う縦型ＩＧＢＴの間に前記の上アーム側駆動回路３１やレベルシフト回路３２、制御回路３３および横型ＩＧＢＴを形成するとよい。
また、前記の埋め込まれた酸化膜３の深さが深いほど、この寄生ｐｎｐトランジスタは動作し難くくなり好ましい。
前記ではＮ１ａ、Ｎ１ｂに横型ＩＧＢＴ、Ｎ２ａ、Ｎ２ｂに縦型ＩＧＢＴを適用した場合について説明した。しかしＩＧＢＴ以外にバイポーラトランジスタやサイリスタを適用することもできるが、ここでは詳細な説明は省略する。また、要求電流が小さい場合には、ＭＯＳＦＥＴを適用することもできる。
前記の説明において、出力回路３０をトーテムポール回路とした場合であるが、プッシュプル回路として、その上アーム側デバイスを縦型デバイスとした構成でも同様の効果が得られる。
【図面の簡単な説明】
【００２１】
【図１】この発明の一実施例の半導体集積回路装置の要部断面図
【図２】プラズマディスプレイパネル用スキャンドライバＩＣの回路構成図
【図３】ＳＯＩ基板上に形成した横型ＩＧＢＴの要部断面図
【図４】２つの出力回路の出力端子ＤｏａとＤｏｂの間が短絡したときの電流経路を示す図
【符号の説明】
【００２２】
１    部分ＳＯＩ基板
２、４３  ｎ型半導体層
３、４２  酸化膜
４    ｐ型コレクタ層
５    分離酸化膜
６    ｎ型半導体領域
７、１５、４４  ｐ型ベース領域
８、１６、４５  ｎ型エミッタ領域
９、１７、４６  ｐ型コンタクト領域
１０、２０、５１  ゲート酸化膜
１１、２１、５２  ゲート電極
１２、２２、４９  エミッタ電極
１８、４７  ｎ型バッファ領域
１９、４８  ｐ型コレクタ領域
２３、２７、５０  コレクタ電極
２４    絶縁膜
２５    金属配線
２６、５３  フィールド酸化膜
３０    出力回路
３１    上アーム側駆動回路
３２    レベルシフト回路
３３    制御回路
４１    支持基板（半導体基板）
５４    横方向電流
６０    短絡電流
Ｎ１、Ｎ１ａ、Ｎ１ｂ  下アーム側デバイス
Ｎ２、Ｎ２ａ、Ｎ２ｂ  上アーム側デバイス
Ｄｏ、Ｄｏａ、Ｄｏｂ  出力端子
ＶＨ    高電圧電源の高電位側電圧端子
ＶＬ    低電圧電源の高電位側電圧端子
Ｖｓｓ  高電圧／低電圧電源の低電位側電圧端子
Ｖｉｎ  入力端子
【図１】
2005340624.tif 000003
【図２】
2005340624.tif 000004
【図３】
2005340624.tif 000005
【図４】
2005340624.tif 000006