(57)【要約】【課題】  出力信号の立ち上がり時間と立ち下がり時間との差を低減する。【解決手段】  第１回路（ＩＮＶ１）と入出力がお互いにクロス結合された第２回路（ＩＮＶ２）とを含み、第１入力信号に基づいて上記第１回路の出力ノードが駆動され、第２入力信号に基づいて上記第２回路の出力ノードが駆動されるとき、上記第２入力信号に基づいて上記第１回路の出力ノードを駆動可能な第１駆動トランジスタ（ＭＰ３）と、上記第１入力信号に基づいて上記第２回路の出力ノードを駆動可能な第２駆動トランジスタ（ＭＰ４）とを設け、上記第１駆動トランジスタと上記第２駆動トランジスタとで上記出力ノードの駆動を行うことにより、反転出力端子（ＱＢ）の立ち下がり時間と、非反転出力端子（ＱＴ）の立ち上がり時間とをほぼ等しくし、反転出力端子の立ち上がり時間と、非反転出力端子の立ち下がり時間とをほぼ等しくする。【選択図】        図１
2005151170.tif 000002
【特許請求の範囲】
【請求項１】
第１回路と、上記第１回路に入出力がクロス結合された第２回路とを含み、第１入力信号に基づいて上記第１回路の出力ノードがローレベルに駆動され、第２入力信号に基づいて上記第２回路の出力ノードがローレベルに駆動される半導体集積回路において、
上記第２入力信号に基づいて上記第１回路の出力ノードをハイレベルに駆動可能な第１駆動トランジスタと、
上記第１入力信号に基づいて上記第２回路の出力ノードをハイレベルに駆動可能な第２駆動トランジスタと、を設けたことを特徴とする半導体集積回路。
【請求項２】
クロック信号に同期して入力データをラッチ可能なラッチ回路を備えた半導体集積回路であって、
上記ラッチ回路は、
第１導電型の第１トランジスタと、それとは導電型が異なる第２導電型の第２トランジスタとが結合されて成る第１回路と、
第１導電型の第３トランジスタと、第２導電型の第４トランジスタとが結合され、上記第１回路に入出力がクロス結合された第２回路と、
第１入力信号に応じて上記第１回路の出力ノードをローレベルに駆動可能な第２導電型の第５トランジスタと、
第２入力信号に応じて上記第２回路の出力ノードをローレベルに駆動可能な第２導電型の第６トランジスタと、
上記第１回路の出力ノードをハイレベルに駆動可能な第１導電型の第７トランジスタと、
上記第２入力信号及びクロック信号に基づいて上記第７トランジスタを駆動可能な第３回路と、
上記第２回路の出力ノードをハイレベルに駆動可能な第１導電型の第８トランジスタと、
上記第１入力信号及びクロック信号に基づいて上記第８トランジスタを駆動可能な第４回路と、を含むことを特徴とする半導体集積回路。
【請求項３】
マスターラッチ回路と、それに結合されたスレーブラッチ回路とを含み、入力されたクロック信号に同期して上記マスターラッチ回路の保持データが上記スレーブラッチ回路に伝達されるマスタースレーブラッチ回路であって、
上記スレーブラッチ回路は、
第１導電型の第１トランジスタと、それとは導電型が異なる第２導電型の第２トランジスタとが結合されて成る第１回路と、
第１導電型の第３トランジスタと、第２導電型の第４トランジスタとが結合され、上記第１回路に入出力がクロス結合された第２回路と、
第１入力信号に応じて上記第１回路の出力ノードをローレベルに駆動可能な第２導電型の第５トランジスタと、
第２入力信号に応じて上記第２回路の出力ノードをローレベルに駆動可能な第２導電型の第６トランジスタと、
上記第１回路の出力ノードをハイレベルに駆動可能な第１導電型の第７トランジスタと、
上記第２入力信号に基づいて上記第７トランジスタを駆動可能な第３回路と、
上記第２回路の出力ノードをハイレベルに駆動可能な第１導電型の第８トランジスタと、
上記第１入力信号に基づいて上記第８トランジスタを駆動可能な第４回路と、を含み、上記第１回路と上記第２回路とが入出力がクロス結合されて成ることを特徴とする半導体集積回路。
【請求項４】
第１導電型の第１トランジスタと、それとは導電型が異なる第２導電型の第２トランジスタとが結合されて成る第１回路と、
第１導電型の第３トランジスタと、第２導電型の第４トランジスタとが結合され、上記第１回路に入出力がクロス結合された第２回路と、を含む半導体集積回路において、
上記第１トランジスタと上記第２トランジスタとの間に第１抵抗手段を設け、
上記第３トランジスタと上記第４トランジスタとの間に第２抵抗手段を設けたことを特徴とする半導体集積回路。
【請求項５】
クロック信号に同期して入力データをラッチ可能なラッチ回路を備えた半導体集積回路であって、上記ラッチ回路は、
第１導電型の第１トランジスタと、それとは導電型が異なる第２導電型の第２トランジスタとが結合されて成る第１回路と、
第１導電型の第３トランジスタと、第２導電型の第４トランジスタとが結合され、上記第１回路に入出力がクロス結合された第２回路と、
第１入力信号に応じて上記第１回路の出力ノードをローレベルに駆動可能な第２導電型の第５トランジスタと、
第２入力信号に応じて上記第２回路の出力ノードをローレベルに駆動可能な第２導電型の第６トランジスタとを含み、
上記第１トランジスタと上記第２トランジスタとの間に第１抵抗手段が設けられ、上記第１トランジスタと上記第１抵抗手段との結合ノードから反転出力端子が引き出され、
上記第３トランジスタと上記第４トランジスタとの間に第２抵抗手段が設けられ、上記第３トランジスタと上記第２抵抗手段との結合ノードから非反転出力端子が引き出されたことを特徴とする半導体集積回路。
【請求項６】
マスターラッチ回路と、それに結合されたスレーブラッチ回路とを含み、入力されたクロック信号に同期して上記マスターラッチ回路の保持データが上記スレーブラッチ回路に伝達されるマスタスレーブ型フリップフロップ回路であって、上記スレーブラッチ回路は、
第１導電型の第１トランジスタと、それとは導電型が異なる第２導電型の第２トランジスタとが結合されて成る第１回路と、
第１導電型の第３トランジスタと、第２導電型の第４トランジスタとが結合され、上記第１回路に入出力がクロス結合された第２回路と、
第１入力信号に応じて上記第１回路の出力ノードをローレベルに駆動可能な第２導電型の第５トランジスタと、
第２入力信号に応じて上記第２回路の出力ノードをローレベルに駆動可能な第２導電型の第６トランジスタとを含み、
上記第１トランジスタと上記第２トランジスタとの間に第１抵抗手段が設けられ、上記第１トランジスタと上記第１抵抗手段との結合ノードから反転出力端子が引き出され、
上記第３トランジスタと上記第４トランジスタとの間に第２抵抗手段が設けられ、上記第３トランジスタと上記第２抵抗手段との結合ノードから非反転出力端子が引き出されたことを特徴とする半導体集積回路。
【請求項７】
上記第１抵抗手段及び上記第２抵抗手段は、それぞれＭＯＳトランジスタによって形成された請求項４乃至６の何れか１項記載の半導体集積回路。
【請求項８】
上記第１抵抗手段及び上記第２抵抗手段は、それぞれ抵抗素子によって形成された請求項４乃至６の何れか１項記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路、さらにはそれに含まれる論理回路における出力信号の立ち上がり遅延時間と立ち下がり遅延時間との差を低減するための技術に関し、例えばフリップフロップ回路や、ラッチ回路に適用して有効な技術に関する。
【背景技術】
【０００２】
論理回路の一例とされるマスタースレーブラッチ回路は、マスタラッチとスレーブラッチとが縦続接続されて成る。このマスターラッチ又はスレーブラッチの一方の入力端にプルアップ又はプルダウン機能の付加回路を接続することにより、電源を投入した際の出力信号を自動的に確定するための技術が知られている（例えば特許文献１参照）。
【０００３】
また、フリップフロップ回路の準安定状態から速やかに抜け出すために、入力ラインと出力ラインとの間にキャパシタを備え、その静電エネルギーにより上記入力ラインの電圧の影響を同じ方向の電圧変化として出力ラインに及ぼすようにした技術が知られている（例えば特許文献２参照）。
【０００４】
【特許文献１】特開０６−１４０８８５号公報（図１）
【０００５】
【特許文献２】特開１１−３４０９５７号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
論理回路の一例とされるＲＳフリップフロップ回路は、一般にはナンドゲート又はノアゲートを使って形成される。特に、ノアゲートを使ってＲＳフリップフロップ回路を形成する場合には、非反転出力端子及び反転出力端子から得られる信号の立ち上がり時間と立ち下がり時間とに差があることが本願発明者によって見いだされた。すなわち、セット入力端子又はリセット入力端子がローレベルからハイレベルに遷移されることによって、反転出力端子又は非反転出力端子がハイレベルからローレベルに速やかに遷移されるのに対して、ローレベルからハイレベルへの遷移は時間がかかってしまう。これは回路の入出力がクロス結合されることに起因する。
【０００７】
例えば非反転出力端子がハイレベルからローレベルに遷移される場合には、反転出力端子は、非反転出力端子のローレベルを受けてハイレベルに駆動されるため、反転出力端子がローレベルからハイレベルに遷移されるまでの時間は、非反転出力端子がハイレベルからローレベルに遷移されるまでの時間に比べて長くなる。同様の理由により、非反転出力端子がローレベルからハイレベルに遷移されるまでの時間は、反転出力端子がハイレベルからローレベルに遷移されるまでの時間に比べて長くなる。これは、ＲＳフリップフロップ回路の相補レベルの出力信号のうちの一方がハイレベルからローレベルに遷移する際に論理閾値を横切るタイミングと、上記相補レベルの出力信号のうちの他方がローレベルからハイレベルに遷移する際に論理閾値を横切るタイミングとが異なることを意味する。この結果、上記ＲＳフリップフロップ回路の後段に配置された回路においては、入力信号を取り込むためのタイミングマージンを大きくとる必要があるため、上記ＲＳフリップフロップ回路からその後段回路への信号伝達に時間がかかってしまう。
【０００８】
本発明の目的は、出力信号の立ち上がり時間と立ち下がり時間との差を低減するための技術を提供することにある。
【０００９】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１１】
すなわち、第１回路と、それに入出力がクロス結合された第２回路とを含み、第１入力信号に基づいて上記第１回路の出力ノードが駆動され、第２入力信号に基づいて上記第２回路の出力ノードが駆動される半導体集積回路において、上記第２入力信号に基づいて上記第１回路の出力ノードを駆動可能な第１駆動トランジスタと、上記第１入力信号に基づいて上記第２回路の出力ノードを駆動可能な第２駆動トランジスタとを設ける。
【００１２】
上記の手段によれば、上記第１駆動トランジスタは、上記第２入力信号に基づいて上記第１回路の出力ノードをハイレベルに駆動し、上記第２駆動トランジスタは、上記第１入力信号に基づいて上記第２回路の出力ノードをハイレベルに駆動することで、反転出力端子の立ち下がり時間と、非反転出力端子の立ち上がり時間とをほぼ等しくし、また、反転出力端子の立ち上がり時間と、非反転出力端子の立ち下がり時間とをほぼ等しくする。これにより、出力信号の立ち上がり時間と立ち下がり時間との差が低減されるため、相補レベルの出力信号の一方がハイレベルからローレベルに遷移する際に論理閾値を横切るタイミングと、上記相補レベルの出力信号のうちの他方がローレベルからハイレベルに遷移する際に論理閾値を横切るタイミングとがほぼ等しくなる。この結果、後段回路においては、入力信号を取り込むためのタイミングマージンを小さくできるため、その分、信号伝達時間の短縮を図ることができる。
【００１３】
クロック信号に同期して入力データをラッチ可能なラッチ回路を備えた半導体集積回路において上記ラッチ回路は、第１導電型の第１トランジスタと、それとは導電型が異なる第２導電型の第２トランジスタとが結合されて成る第１回路と、第１導電型の第３トランジスタと、第２導電型の第４トランジスタとが結合されて成る第２回路と、第１入力信号及びクロック信号に応じて上記第１回路の出力ノードをローレベルに駆動可能な第２導電型の第５トランジスタと、第２入力信号及びクロック信号に応じて上記第２回路の出力ノードをローレベルに駆動可能な第２導電型の第６トランジスタと、上記第１回路の出力ノードをハイレベルに駆動可能な第１導電型の第７トランジスタと、上記第２入力信号及びクロック信号に基づいて上記第７トランジスタを駆動可能な第３回路と、上記第２回路の出力ノードをハイレベルに駆動可能な第１導電型の第８トランジスタと、上記第１入力信号及びクロック信号に基づいて上記第８トランジスタを駆動可能な第４回路とを含んで構成する。
【００１４】
かかる構成において、上記第７トランジスタは、上記第２入力信号及びクロック信号に基づいて上記第１回路の出力ノードをハイレベルに駆動し、上記第８トランジスタは、上記第１入力信号及びクロック信号に基づいて上記第２回路の出力ノードをハイレベルに駆動する。このような駆動により、反転出力端子の立ち下がり時間と、非反転出力端子の立ち上がり時間とがほぼ等しくされ、また、反転出力端子の立ち上がり時間と、非反転出力端子の立ち下がり時間とがほぼ等しくされることにより、出力信号の立ち上がり時間と立ち下がり時間との差が低減される。
【００１５】
マスターラッチ回路と、それに結合されたスレーブラッチ回路とを含み、入力されたクロック信号に同期して上記マスターラッチ回路の保持データが上記スレーブラッチ回路に伝達されるマスタースレーブラッチ回路においても、上記スレーブラッチ回路は、第１導電型の第１トランジスタと、それとは導電型が異なる第２導電型の第２トランジスタとが結合されて成る第１回路と、第１導電型の第３トランジスタと、第２導電型の第４トランジスタとが結合されて成る第２回路と、第１入力信号及びクロック信号に応じて上記第１回路の出力ノードをローレベルに駆動可能な第２導電型の第５トランジスタと、第２入力信号及びクロック信号に応じて上記第２回路の出力ノードをローレベルに駆動可能な第２導電型の第６トランジスタと、上記第１回路の出力ノードをハイレベルに駆動可能な第１導電型の第７トランジスタと、上記第２入力信号及びクロック信号に基づいて上記第７トランジスタを駆動可能な第３回路と、上記第２回路の出力ノードをハイレベルに駆動可能な第１導電型の第８トランジスタと、上記第１入力信号及びクロック信号に基づいて上記第８トランジスタを駆動可能な第４回路とを含み、上記第１回路と上記第２回路とがクロス結合される場合には、反転出力端子の立ち下がり時間と、非反転出力端子の立ち上がり時間とがほぼ等しくされ、また、反転出力端子の立ち上がり時間と、非反転出力端子の立ち下がり時間とがほぼ等しくされることにより、出力信号の立ち上がり時間と立ち下がり時間との差が低減される。
【００１６】
第１導電型の第１トランジスタと、それとは導電型が異なる第２導電型の第２トランジスタとが結合されて成る第１回路と、第１導電型の第３トランジスタと、第２導電型の第４トランジスタとが結合されて成る第２回路と、第１入力信号に応じて上記第１回路の出力ノードをローレベルに駆動可能な第２導電型の第５トランジスタと、第２入力信号に応じて上記第２回路の出力ノードをローレベルに駆動可能な第２導電型の第６トランジスタとを含み、上記第１回路と上記第２回路とがクロス結合されて半導体集積回路が構成されるとき、上記第１トランジスタと上記第２トランジスタとの間に第１抵抗手段を設け、上記第１トランジスタと上記第１抵抗手段との結合ノードから反転出力端子を引き出す。そして、上記第３トランジスタと上記第４トランジスタとの間に第２抵抗手段を設け、上記第３トランジスタと上記第２抵抗手段との結合ノードから非反転出力端子を引き出す。
【００１７】
非反転出力端子がハイレベルからローレベルに遷移される場合には、反転出力端子は、非反転出力端子のローレベルを受けてハイレベルに駆動されるため、反転出力端子がローレベルからハイレベルに遷移されるまでの時間は、非反転出力端子がハイレベルからローレベルに遷移されるまでの時間に比べて長くなる。同様の理由により、非反転出力端子がローレベルからハイレベルに遷移されるまでの時間は、反転出力端子がハイレベルからローレベルに遷移されるまでの時間に比べて長くなる。そこで、上記第１抵抗手段を介して反転出力端子の電荷引き抜きが行われ、上記第２抵抗手段を介して非反転出力端子の電荷引き抜きが行われる。このような電荷引き抜きは、上記第１抵抗手段や上記第２抵抗手段が介在しない場合に比べてクロス結合端子部は高速に、出力端子部はやや低速に行うことができる。それにより、出力信号の立ち上がり時間と立ち下がり時間との差の低減を達成する。
【００１８】
クロック信号に同期して入力データをラッチ可能なラッチ回路を備えた半導体集積回路であって、上記ラッチ回路は、第１導電型の第１トランジスタと、それとは導電型が異なる第２導電型の第２トランジスタとが結合されて成る第１回路と、第１導電型の第３トランジスタと、第２導電型の第４トランジスタとが結合されて成る第２回路と、第１入力信号に応じて上記第１回路の出力ノードをローレベルに駆動可能な第２導電型の第５トランジスタと、第２入力信号に応じて上記第２回路の出力ノードをローレベルに駆動可能な第２導電型の第６トランジスタとを含み、上記第１回路と上記第２回路とがクロス結合され、上記第１トランジスタと上記第２トランジスタとの間に第１抵抗手段が設けられ、上記第１トランジスタと上記第１抵抗手段との結合ノードから反転出力端子が引き出され、上記第３トランジスタと上記第４トランジスタとの間に第２抵抗手段が設けられ、上記第３トランジスタと上記第２抵抗手段との結合ノードから非反転出力端子が引き出される。かかる構成によれば、上記第１抵抗手段を介して反転出力端子の電荷引き抜きが行われ、上記第２抵抗手段を介して非反転出力端子の電荷引き抜きが行われる。このような電荷引き抜きは、上記第１抵抗手段や上記第２抵抗手段が介在しない場合に比べてクロス結合端子部は高速に、出力端子部はやや低速に行うことができるため、上記のように出力信号の立ち上がり時間と立ち下がり時間との差の低減を達成する。
【００１９】
マスターラッチ回路と、それに結合されたスレーブラッチ回路とを含み、入力されたクロック信号に同期して上記マスターラッチ回路の保持データが上記スレーブラッチ回路に伝達されるマスタスレーブ型フリップフロップ回路において、上記スレーブラッチ回路は、第１導電型の第１トランジスタと、それとは導電型が異なる第２導電型の第２トランジスタとが結合されて成る第１回路と、第１導電型の第３トランジスタと、第２導電型の第４トランジスタとが結合されて成る第２回路と、第１入力信号及びクロック信号に応じて上記第１回路の出力ノードをローレベルに駆動可能な第２導電型の第５トランジスタと、第２入力信号及びクロック信号に応じて上記第２回路の出力ノードをローレベルに駆動可能な第２導電型の第６トランジスタとを含み、上記第１回路と上記第２回路とがクロス結合され、上記第１トランジスタと上記第２トランジスタとの間に第１抵抗手段が設けられ、上記第１トランジスタと上記第１抵抗手段との結合ノードから反転出力端子が引き出され、上記第３トランジスタと上記第４トランジスタとの間に第２抵抗手段が設けられ、上記第３トランジスタと上記第２抵抗手段との結合ノードから非反転出力端子が引き出される。かかる構成においても、上記第１抵抗手段を介して反転出力端子の電荷引き抜きが行われ、上記第２抵抗手段を介して非反転出力端子の電荷引き抜きが行われる。それは第１抵抗手段や上記第２抵抗手段が介在しない場合に比べてクロス結合端子部は高速に、出力端子部はやや低速に行うことができることから、上記のように出力信号の立ち上がり時間と立ち下がり時間との差の低減を達成する。
【００２０】
さらに具体的な態様としては、上記第１抵抗手段及び上記第２抵抗手段は、それぞれＭＯＳトランジスタや、抵抗素子によって形成することができる。
【発明の効果】
【００２１】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００２２】
すなわち、出力信号の立ち上がり時間と立ち下がり時間との差を低減することができる。
【発明を実施するための最良の形態】
【００２３】
図１には本発明にかかる半導体集積回路の主要部が示される。図１に示されるようにこの半導体集積回路１０は、ＲＳフリップフロップ回路１２と、このＲＳフリップフロップ回路１２の前段に配置された前段回路１１、上記ＲＳフリップフロップ回路の後段に配置された後段回路１３とを含み、公知の半導体集積回路製造技術により、単結晶シリコン基板などの一つの半導体基板に形成される。
【００２４】
前段回路１１はセット信号及びリセット信号を出力する。ＲＳフリップフロップ回路１２は、セット信号入力端子Ｓ、リセット信号入力端子Ｒ、反転出力端子ＱＢ、非反転出力端子ＱＴを含む。上記ＲＳフリップフロップ回路１２は、上記前段回路１１からセット信号入力端子Ｓを介して伝達されたセット信号によってセットされ、上記前段回路１１からリセット信号入力端子Ｒを介して伝達されたリセット信号によってリセットされる。後段回路１３は、上記ＲＳフリップフロップ回路１２の反転出力端子ＱＢ及び非反転出力端子ＱＴを介して伝達された相補レベルの出力信号を取り込んで所定の論理演算を行う。
【００２５】
上記ＲＳフリップフロップ回路１２は次のように構成される。
【００２６】
ｐチャネル型ＭＯＳトランジスタＭＰ１とｎチャネル型ＭＯＳトランジスタＭＮ１とが直列接続されてインバータＩＮＶ１が形成される。ｐチャネル型ＭＯＳトランジスタＭＰ２とｎチャネル型ＭＯＳトランジスタＭＮ２とが直列接続されてインバータＩＮＶ２が形成される。上記インバータＩＮＶ１，ＩＮＶ２はクロス結合されている。すなわち、インバータＩＮＶ１の出力端子とインバータＩＮＶ２の入力端子が結合され、インバータＩＮＶ２の出力端子とインバータＩＮＶ１の入力端子とが結合される。上記ｎチャネル型ＭＯＳトランジスタＭＮ１にはｎチャネル型ＭＯＳトランジスタＭＮ３が並列接続される。このｎチャネル型ＭＯＳトランジスタＭＮ３は、セット信号入力端子Ｓを介して伝達されたセット信号によって駆動される。上記ｎチャネル型ＭＯＳトランジスタＭＮ２にはｎチャネル型ＭＯＳトランジスタＭＮ４が並列接続される。ｎチャネル型ＭＯＳトランジスタＭＮ４は、リセット信号入力端子Ｒを介して伝達されたリセット信号によって駆動される。
【００２７】
さらに、ＲＳフリップフロップ回路１２からの出力信号の立ち上がり時間と立ち下がり時間との差を低減するために、インバータＩＮＶ１の出力ノード（ＱＢ）をハイレベルに駆動可能なｐチャネル型ＭＯＳトランジスタＭＰ３と、インバータＩＮＶ２の出力ノード（ＱＴ）をハイレベルに駆動可能なｐチャネル型ＭＯＳトランジスタＭＰ４と、セット信号入力端子Ｓを介して入力されたセット信号に基づいて上記ｐチャネル型ＭＯＳトランジスタＭＰ４を駆動可能なインバータＩＮＶ３と、リセット信号入力端子Ｒを介して入力されたリセット信号に応じて上記ｐチャネル型ＭＯＳトランジスタＭＰ３を駆動可能なインバータＩＮＶ４とが設けられている。上記インバータＩＮＶ３は、ｐチャネル型ＭＯＳトランジスタＭＰ５とｎチャネル型ＭＯＳトランジスタＭＮ５とが直列接続され、ｐチャネル型ＭＯＳトランジスタＭＰ５のソース電極が高電位側電源Ｖｄｄに結合され、ｎチャネル型ＭＯＳトランジスタＭＮ５のソース電極が低電位側電源Ｖｓｓに結合されて成る。また、上記インバータＩＮＶ４は、ｐチャネル型ＭＯＳトランジスタＭＰ６とｎチャネル型ＭＯＳトランジスタＭＮ６とが直列接続され、ｐチャネル型ＭＯＳトランジスタＭＰ６のソース電極が高電位側電源Ｖｄｄに結合され、ｎチャネル型ＭＯＳトランジスタＭＮ６のソース電極が低電位側電源Ｖｓｓに結合されて成る。
【００２８】
ＲＳフリップフロップ回路１２の基本的な動作は以下の通りである。
【００２９】
セット信号入力端子Ｓ及びリセット信号入力端子Ｒは、通常ローレベルに保たれている。この状態でセット信号入力端子Ｓがハイレベルにされると、ｎチャネル型ＭＯＳトランジスタＭＮ３がオンされることにより反転出力端子ＱＢはローレベルにされ、それを受けて非反転出力端子ＱＴはハイレベルにされる。論理レベル確定後はセット信号入力端子Ｓがローレベルに戻される。
【００３０】
一方、リセット信号入力端子Ｒがハイレベルにされると、ｎチャネル型ＭＯＳトランジスタＭＮ４がオンされることにより非反転出力端子ＱＴはローレベルにされ、それを受けて反転出力端子ＱＢはハイレベルにされる。論理レベル確定後はリセット信号入力端子Ｒはローレベルに戻される。セット信号やリセット信号のハイレベル期間（ｐｗ）は、反転出力端子ＱＢや非反転出力端子ＱＴの論理レベルが確定されるまでの期間よりも長めに設定される。
【００３１】
図３には、図１に示されるＲＳフリップフロップ回路１２の比較対象とされる回路が示される。図３に示されるＲＳフリップフロップ回路９は、図１に示されるＲＳフリップフロップ回路１２において、ｐチャネル型ＭＯＳトランジスタＭＰ３，ＭＰ４、インバータＩＮＶ３，ＩＮＶ４が省略されたものに等しい。
【００３２】
図４には、図３に示されるＲＳフリップフロップ回路における主要部の動作タイミングが示される。
【００３３】
ＲＳフリップフロップ回路９において、非反転出力端子ＱＴがハイレベルからローレベルに遷移される場合には、反転出力端子ＱＢは、非反転出力端子ＱＴのローレベルを受けてハイレベルに駆動されるため、反転出力端子ＱＢがローレベルからハイレベルに遷移されるまでの時間ｔｒは、非反転出力端子ＱＴがハイレベルからローレベルに遷移されるまでの時間ｔｆに比べて長くなる。同様の理由により、非反転出力端子ＱＴがローレベルからハイレベルに遷移されるまでの時間ｔｄ（ｒｉｓｅ）は、反転出力端子ＱＢがハイレベルからローレベルに遷移されるまでの時間ｔｄ（ｆａｌｌ）に比べて長くなる。この結果、ＲＳフリップフロップ回路９の相補レベルの出力信号（ＱＢ出力信号、ＱＴ出力信号）のうちの一方がハイレベルからローレベルに遷移する際に論理閾値を横切るタイミングと、上記相補レベルの出力信号のうちの他方がローレベルからハイレベルに遷移する際に論理閾値を横切るタイミングとが異なってしまうことから、上記ＲＳフリップフロップ回路の後段に配置された回路においては、入力信号を取り込むためのタイミングマージンを大きくとる必要があり、そうすると、フロップ回路９からその後段回路への信号伝達に時間がかかってしまう。
【００３４】
これに対して図１に示されるＲＳフリップフロップ回路１２は、ｐチャネル型ＭＯＳトランジスタＭＰ３，ＭＰ４、インバータＩＮＶ３，ＩＮＶ４が設けられていることにより、出力信号の立ち上がり時間と立ち下がり時間との差が以下のように低減される。
【００３５】
図２には、図１に示されるＲＳフリップフロップ回路１２における主要部の動作タイミングが示される。
【００３６】
セット信号入力端子Ｓがハイレベルにされると、ｎチャネル型ＭＯＳトランジスタＭＮ３がオンされることで、反転出力端子ＱＢがローレベルに引き下げられる。これと同時にインバータＩＮＶ３の出力ノードＰＢがハイレベルからローレベルに遷移されることによりｐチャネル型ＭＯＳトランジスタＭＰ４のゲート電極がローレベルにされるため、ｐチャネル型ＭＯＳトランジスタＭＰ４がオンされることで、非反転出力端子ＱＴが急速にハイレベルにまで引き上げられる。このように非反転出力端子ＱＴが急速にハイレベルにまで引き上げられることによって、反転出力端子ＱＢの立ち下がり時間ｔｄ（ｆａｌｌ）と、非反転出力端子ＱＴの立ち上がり時間ｔｄ（ｒｉｓｅ）とがほぼ等しくされる。
【００３７】
一方、リセット入力端子Ｒがハイレベルにされると、ｎチャネル型ＭＯＳトランジスタＭＮ４がオンされることで、非反転出力端子ＱＴがローレベルに引き下げられる。これと同時にインバータＰＴの出力ノードがハイレベルからローレベルに遷移されることによりｐチャネル型ＭＯＳトランジスタＭＰ３のゲート電極がローレベルにされるため、ｐチャネル型ＭＯＳトランジスタＭＰ３がオンされることで、反転出力端子ＱＢが急速にハイレベルにまで引き上げられる。このように反転出力端子ＱＢが急速にハイレベルにまで引き上げられることによって、反転出力端子ＱＢの立ち上がり時間ｔｒと、非反転出力端子ＱＴの立ち下がり時間ｔｆとがほぼ等しくされる。
【００３８】
上記の例によれば、以下の作用効果を得ることができる。
【００３９】
反転出力端子ＱＢの立ち下がり時間ｔｄ（ｆａｌｌ）と、非反転出力端子ＱＴの立ち上がり時間ｔｄ（ｒｉｓｅ）とがほぼ等しくされ、また、反転出力端子ＱＢの立ち上がり時間ｔｒと、非反転出力端子ＱＴの立ち下がり時間ｔｆとがほぼ等しくされることにより、出力信号の立ち上がり時間と立ち下がり時間との差が低減されるため、ＲＳフリップフロップ回路１２の相補レベルの出力信号のうちの一方がハイレベルからローレベルに遷移する際に論理閾値を横切るタイミングと、上記相補レベルの出力信号のうちの他方がローレベルからハイレベルに遷移する際に論理閾値を横切るタイミングとがほぼ等しくなる。この結果、上記ＲＳフリップフロップ回路１２の後段に配置された後段回路１３においては、入力信号を取り込むためのタイミングマージンを小さくできるため、その分、上記ＲＳフリップフロップ回路１２から後段回路１３への信号伝達時間を短縮することができる。
【００４０】
図５には、上記ＲＳフリップフロップ回路１２の別の構成例が示される。
【００４１】
ｐチャネル型ＭＯＳトランジスタＭＰ１とｎチャネル型ＭＯＳトランジスタＭＮ１との間に第１抵抗手段５１が設けられ、ｐチャネル型ＭＯＳトランジスタＭＰ１と上記第１抵抗手段５１との結合ノードから反転出力端子ＱＢが引き出される。そして、ｐチャネル型ＭＯＳトランジスタＭＰ２とｎチャネル型ＭＯＳトランジスタ第４トランジスタとの間に第２抵抗手段５２が設けられ、ｐチャネル型ＭＯＳトランジスタＭＰ２と上記第２抵抗手段５２との結合ノードから非反転出力端子ＱＴが引き出される。上記第１抵抗手段５１は、ｐチャネル型ＭＯＳトランジスタＭＰＲ１と、ｎチャネル型ＭＯＳトランジスタＭＮＲ１とが並列接続されて成る。上記第２抵抗手段５２は、ｐチャネル型ＭＯＳトランジスタＭＰＲ２と、ｎチャネル型ＭＯＳトランジスタＭＮＲ２とが並列接続されて成る。ｐチャネル型ＭＯＳトランジスタＭＰＲ１，ＭＰＲ２のゲート電極、及びｎチャネル型ＭＯＳトランジスタＭＮＲ１，ＭＮＲ２のバックゲート電極は低電位側電源Ｖｓｓに結合され、ｐチャネル型ＭＯＳトランジスタＭＰＲ１，ＭＰＲ２のバックゲート電極、及びｎチャネル型ＭＯＳトランジスタＭＮＲ１，ＭＮＲ２のゲート電極は高電位側電源Ｖｄｄに結合される。これによりｐチャネル型ＭＯＳトランジスタＭＰＲ１，ＭＰＲ２、ｎチャネル型ＭＯＳトランジスタＭＮＲ１，ＭＮＲ２は常時オン状態とされ、ＭＯＳトランジスタのゲートサイズに応じた所定のオン抵抗値が得られるようになっている。
【００４２】
図６には、図５に示されるＲＳフリップフロップ回路における主要部の動作タイミングが示される。
【００４３】
セット信号入力端子Ｓがハイレベルにされると、ｎチャネル型ＭＯＳトランジスタＭＮ３がオンされることにより、第１抵抗手段５１とｎチャネル型ＭＯＳトランジスタＭＮ１との直列接続ノード（これを「ノードＯＢ」という）の電荷引き抜きが行われる。この電荷引き抜きは、第１抵抗手段５１の介在により、それが無い場合（図３参照）に比べると短時間で完了する。そしてこの電荷引き抜きによりノードＯＢがローレベルにされると、ｐチャネル型ＭＯＳトランジスタＭＰ２がオンされることで、非反転出力端子ＱＴがハイレベルにされる。また、ノードＯＢがローレベルになれば、第１抵抗手段５１を介して電荷引き抜きが行われることで反転出力端子ＱＢがローレベルにされる。図５に示される回路構成では、反転出力端子ＱＢでの立ち下がり時間と、非反転出力端子ＱＴの立ち上がり時間とが等しくなるように、第１抵抗手段５１におけるＭＯＳトランジスタＭＰＲ１，ＭＮＲ１のオン抵抗値が設定される。
【００４４】
また、リセット信号入力端子Ｒがハイレベルにされると、ｎチャネル型ＭＯＳトランジスタＭＮ４がオンされることにより、第２抵抗手段５２とｎチャネル型ＭＯＳトランジスタＭＮ２との直列接続ノード（これを「ノードＯＴ」という）の電荷引き抜きが行われる。この電荷引き抜きは、第２抵抗手段５２の介在により、それが無い場合（図３参照）に比べると短時間で完了する。そしてこの電荷引き抜きによりノードＯＴがローレベルにされると、ｐチャネル型ＭＯＳトランジスタＭＰ１がオンされることで、反転出力端子ＱＢがハイレベルにされる。また、ノードＯＴがローレベルになれば、第２抵抗手段５２を介して電荷引き抜きが行われることで非反転出力端子ＱＴがローレベルにされる。図５に示される回路構成では、非反転出力端子ＱＴでの立ち下がり時間と、反転出力端子ＱＢの立ち上がり時間とが等しくなるように、第２抵抗手段５２におけるＭＯＳトランジスタＭＰＲ２，ＭＮＲ２のオン抵抗値が設定される。
【００４５】
このように第１抵抗手段５１及び第２抵抗手段５２を設けた場合にも、反転出力端子ＱＢの立ち下がり時間ｔｄ（ｆａｌｌ）と、非反転出力端子ＱＴの立ち上がり時間ｔｄ（ｒｉｓｅ）とがほぼ等しくされ、また、反転出力端子ＱＢの立ち上がり時間ｔｒと、非反転出力端子ＱＴの立ち下がり時間ｔｆとがほぼ等しくされることにより、出力信号の立ち上がり時間と立ち下がり時間との差が低減されるため、ＲＳフリップフロップ回路１２の相補レベルの出力信号のうちの一方がハイレベルからローレベルに遷移する際に論理閾値を横切るタイミングと、上記相補レベルの出力信号のうちの他方がローレベルからハイレベルに遷移する際に論理閾値を横切るタイミングとがほぼ等しくなる。この結果、上記ＲＳフリップフロップ回路１２の後段に配置された後段回路１３においては、入力信号を取り込むためのタイミングマージンを小さくできるため、その分、上記ＲＳフリップフロップ回路１２から後段回路１３への信号伝達時間を短縮することができる。
【００４６】
図１に示されるＲＳフリップフロップ回路１２に代えて、図７に示されるようなラッチ回路７１を採用することができる。図７において、図１に示されるのと同一機能を有するものには同一符号が付されている。図７に示されるラッチ回路では、データを取り込むためのデータ入力端子ＩＮＴと、クロック信号を取り込むためのクロック信号入力端子ＣＫＢとが設けられている。データ入力端子ＩＮＴを介して取り込まれたデータは、ｐチャネル型ＭＯＳトランジスタＭＰ５、ｎチャネル型ＭＯＳトランジスタＭＮ５，ＭＮ３に伝達される。ｐチャネル型ＭＯＳトランジスタＭＰ５にはｐチャネル型ＭＯＳトランジスタＭＰ７が並列接続される。ｐチャネル型ＭＯＳトランジスタＭＰ５，ＭＰ７には、ｎチャネル型ＭＯＳトランジスタＭＮ５が直列接続される。この直列接続ノードＰＢの出力信号によって、ｐチャネル型ＭＯＳトランジスタＭＰ４が駆動される。上記ｎチャネル型ＭＯＳトランジスタＭＮ５のソース電極は、ｎチャネル型ＭＯＳトランジスタＭＮ８を介して低電位側電源Ｖｓｓに結合される。上記データ入力端子ＩＮＴを介して入力されたデータの論理を反転するためのインバータＩＮＶ５が設けられ、このインバータＩＮＶ５の出力信号ＩＮＢは、ｐチャネル型ＭＯＳトランジスタＭＰ６、ｎチャネル型ＭＯＳトランジスタＭＮ６，ＭＮ４に伝達される。ｐチャネル型ＭＯＳトランジスタＭＰ６にはｐチャネル型ＭＯＳトランジスタＭＰ８が並列接続される。ｐチャネル型ＭＯＳトランジスタＭＰ６，ＭＰ８にはｎチャネル型ＭＯＳトランジスタＭＮ６が直列接続される。このｎチャネル型ＭＯＳトランジスタＭＮ６のソース電極は、ｎチャネル型ＭＯＳトランジスタＭＮ８を介して低電位側電源Ｖｓｓに結合される。ｎチャネル型ＭＯＳトランジスタＭＮ３，ＭＮ４のソース電極はｎチャネル型ＭＯＳトランジスタＭＮ７を介して低電位側電源Ｖｓｓに結合される。ｎチャネル型ＭＯＳトランジスタＭＮ７，ＭＮ８、ｐチャネル型ＭＯＳトランジスタＭＰ７，ＭＰ８には、クロック信号入力端子ＣＫＢを介して取り込まれたクロック信号が伝達される。
【００４７】
上記の構成によれば、データ入力端子ＩＮＴを介して取り込まれたデータと、クロック信号入力端子ＣＫＢを介して入力されたクロック信号とのナンド論理がノードＰＢから得られ、このノードＰＢの出力信号に基づいてｐチャネル型ＭＯＳトランジスタＭＰ４が駆動される。また、インバータＩＮＶ５の出力信号ＩＮＢと、上記クロック信号とのナンド論理がノードＰＴから得られ、このノードＰＴの出力信号に基づいてｐチャネル型ＭＯＳトランジスタＭＰ３が駆動される。ｐチャネル型ＭＯＳトランジスタＭＰ３によって反転出力ノードＱＢがハイレベルに駆動され、ｐチャネル型ＭＯＳトランジスタＭＰ４によって非反転出力ノードＱＴがハイレベルに駆動され、図１に示される場合と同様に、反転出力端子ＱＢの立ち下がり時間ｔｄ（ｆａｌｌ）と、非反転出力端子ＱＴの立ち上がり時間ｔｄ（ｒｉｓｅ）とがほぼ等しくされ、また、反転出力端子ＱＢの立ち上がり時間ｔｒと、非反転出力端子ＱＴの立ち下がり時間ｔｆとがほぼ等しくされることによって出力信号の立ち上がり時間と立ち下がり時間との差が低減される。
【００４８】
図９に示されるようなマスタースレーブラッチ回路を含む場合にも本発明を適用することができる。マスタースレーブラッチ回路９０は、マスターラッチ回路９１と、それに結合されたスレーブラッチ回路９２とを含む。このスレーブラッチ回路９２は、図７に示されるラッチ回路７１においてインバータＩＮＶ５を省略したものに等しい。マスターラッチ回路９１は次のように構成される。
【００４９】
データ入力端子ＩＮＴを介して取り込まれたデータを反転するためのインバータＩＮＶ６、クロック信号入力端子ＣＫを介して取り込まれたクロック信号を反転するためのインバータＩＮＶ７が設けられる。ｐチャネル型ＭＯＳトランジスタＭＰ１Ｍとｎチャネル型ＭＯＳトランジスタＭＮ１Ｍとが直列接続されてインバータＩＮＶ８が形成される。ｐチャネル型ＭＯＳトランジスタＭＰ２Ｍとｎチャネル型ＭＯＳトランジスタＭＮ２Ｍとが直列接続されてインバータＩＮＶ９が形成される。上記インバータＩＮＶ８，ＩＮＶ９はクロス結合されている。上記ｎチャネル型ＭＯＳトランジスタＭＮ１Ｍにはｎチャネル型ＭＯＳトランジスタＭＮ３Ｍが並列接続される。このｎチャネル型ＭＯＳトランジスタＭＮ３は、インバータＩＮＶ６の出力信号ＩＮＢによって駆動される。上記ｎチャネル型ＭＯＳトランジスタＭＮ２Ｍにはｎチャネル型ＭＯＳトランジスタＭＮ４Ｍが並列接続される。ｎチャネル型ＭＯＳトランジスタＭＮ４Ｍは、データ入力端子ＩＮＴを介して取り込まれたデータによって駆動される。上記ｎチャネル型ＭＯＳトランジスタＭＮ３Ｍ，ＭＮ４Ｍのソース電極は、ｎチャネル型ＭＯＳトランジスタＭＮ５Ｍを介して低電位側電源Ｖｓｓに結合される。
【００５０】
上記の構成において、データ入力端子ＩＮＴから入力されたデータは、クロック信号入力端子ＣＫから入力されたクロック信号に同期してマスターラッチ回路９１に取り込まれる。マスターラッチ回路９１に保持されたデータは、次のクロック信号に同期してスレーブラッチ回路９２へ伝達される。このようなマスタースレーブラッチ回路９０においても、スレーブラッチ回路９２において、図７に示されるラッチ回路７１と同様にｐチャネル型ＭＯＳトランジスタＭＰ３，ＭＰ４を備えていることから、反転出力端子ＱＢの立ち下がり時間ｔｄ（ｆａｌｌ）と、非反転出力端子ＱＴの立ち上がり時間ｔｄ（ｒｉｓｅ）とがほぼ等しくされ、また、反転出力端子ＱＢの立ち上がり時間ｔｒと、非反転出力端子ＱＴの立ち下がり時間ｔｆとがほぼ等しくされることによって出力信号の立ち上がり時間と立ち下がり時間との差が低減される。
【００５１】
図８には、上記ラッチ回路の別の構成例が示される。図８に示されるラッチ回路８１は、図５に示されるＲＳフリップフロップ回路１２にインバータＩＮＶ５と、ｎチャネル型ＭＯＳトランジスタＭＮ７が付加されることで、クロック信号に同期動作されるようになっている。かかる構成においても、図５に示されるのと同様の作用効果を得ることができる。
【００５２】
図１０には、マスタースレーブラッチ回路の別の構成例が示される。図１０に示されるマスタースレーブラッチ回路１００は、マスターラッチ回路１０１と、スレーブラッチ回路１０２とが結合されて成る。マスターラッチ回路１０１は図９に示されるマスターラッチ回路９１と同一構成とされる。また、マスターラッチ回路１０２は、図８に示されるラッチ回路８１においてインバータＩＮＶ５を省略したものと同一構成とされる。かかる構成においても、スレーブラッチ回路１０２において、図７に示されるラッチ回路７１と同様にｐチャネル型ＭＯＳトランジスタＭＰ３，ＭＰ４を備えていることから、反転出力端子ＱＢの立ち下がり時間ｔｄ（ｆａｌｌ）と、非反転出力端子ＱＴの立ち上がり時間ｔｄ（ｒｉｓｅ）とがほぼ等しくされ、また、反転出力端子ＱＢの立ち上がり時間ｔｒと、非反転出力端子ＱＴの立ち下がり時間ｔｆとがほぼ等しくされることによって出力信号の立ち上がり時間と立ち下がり時間との差が低減される。
【００５３】
図６に示されるラッチ回路の入力側には様々な入力論理を設けることができる。図１１には、その場合の構成例が示される。すなわち、図５におけるｎチャネル型ＭＯＳトランジスタＭＮ３に代えて、ｎチャネル型ＭＯＳトランジスタＭＮ３ａ〜ＭＮ３ｄが設けられ、図５におけるｎチャネル型ＭＯＳトランジスタＭＮ４に代えてＭＮ４ａ〜ＭＮ４ｅが設けられる。図１２には、図１１に示される回路が論理記号で表現されている。ＩＮ１〜ＩＮ５はデータ入力端子であり、Ｓ１〜Ｓ６は、データ入力端子ＩＮ１〜ＩＮ５の組み合わせの選択信号とされる。
【００５４】
次に、図９や図１０に示されるマスタースレーブラッチ回路の適用例について説明する。
【００５５】
図１４には、同期式ＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）が示される。図１４に示される同期式メモリ１４０は、特に制限されないが、入力バッファ１４１、入力レジスタ１４２、デコーダ１４３、メモリセルアレイ１４４、読み出しアンプ１４５、出力バッファ１４７、クロックバッファ１４８を含んで成る。
【００５６】
メモリセルアレイ１４４は、複数のワード線と、それに交差するように配列された複数のビット線と、上記ワード線とビット線との交差箇所に設けられたスタティック型メモリセル（単に、「メモリセル」という）とを含んで成る。アドレス入力端子Ａｄｄを介して入力されたアドレス信号は入力バッファ１４１に取り込まれ、この入力バッファ１４１を介して入力レジスタ１４２に伝達される。クロック入力端子ＣＬＫを介して入力されたクロック信号はクロックバッファ１４８を介して入力レジスタ１４２及び出力レジスタ１４６に伝達される。入力レジスタ１４２は、クロックバッファ１４８を介して伝達されたクロック信号に同期して入力バッファ１４１の出力データを保持する。この保持データは後段のデコーダ１４３に伝達される。デコーダ１４３は入力レジスタ１４２の出力データをデコードすることによってメモリセルアレイ１４４における複数のワード線から１本のワード線を選択的に駆動するための信号を生成する。読み出しアンプ１４５は、上記メモリセルアレイ１４４から読み出されたデータを増幅して後段の出力レジスタ１４６に伝達する。出力レジスタ１４６は、読み出しアンプ１４５の出力データを、上記クロックバッファ１４８を介して伝達されたクロック信号に同期して保持する。この保持データは、後段の出力バッファ１４７を介して出力端子Ｑから出力される。
【００５７】
上記入力レジスタ１４２や出力レジスタ１４６として、図９や図１０に示されるマスタースレーブラッチ回路を適用することができる。図９や図１０に示されるマスタースレーブラッチ回路においては、反転出力端子ＱＢの立ち下がり時間ｔｄ（ｆａｌｌ）と、非反転出力端子ＱＴの立ち上がり時間ｔｄ（ｒｉｓｅ）とがほぼ等しくされ、また、反転出力端子ＱＢの立ち上がり時間ｔｒと、非反転出力端子ＱＴの立ち下がり時間ｔｆとがほぼ等しくされることにより、出力信号の立ち上がり時間と立ち下がり時間との差が低減されるため、デコーダ１４３や、出力バッファ１４７においては、入力信号を取り込むためのタイミングマージンを小さくできるため、その分、信号伝達時間を短縮することができる。このことは、同期式ＳＲＡＭの動作の高速化を図る上で有利とされる。
【００５８】
以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００５９】
例えば、図５、図８、図１０に示される構成例では、第１抵抗手段５１、第２抵抗手段５２をＭＯＳトランジスタによって構成したが、図１３に示されるように抵抗素子Ｒ１，Ｒ２を用いても良い。抵抗素子Ｒ１，Ｒ２は特に制限されないが、ポリシリコン層又は拡散層等によって形成することができる。
【００６０】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＳＲＡＭに適用した場合について説明したが、本発明はそれに限定されるものではなく、各種半導体集積回路に広く適用することができる。
【００６１】
本発明は、第１回路とそれにクロス結合された第２回路とを含むことを条件に適用することができる。
【図面の簡単な説明】
【００６２】
【図１】本発明にかかる半導体集積回路の主要部の構成例回路図である。
【図２】図１に示される回路における主要部の動作タイミング図である。
【図３】図１に示される回路の比較対象とされる回路の構成例回路図である。
【図４】図３に示される回路における主要部の動作タイミング図である。
【図５】図１に示される主要回路の別の構成例回路図である。
【図６】図５に示される回路における主要部の動作タイミング図である。
【図７】上記半導体集積回路における主要部の別の構成例回路図である。
【図８】上記半導体集積回路における主要部の別の構成例回路図である。
【図９】上記半導体集積回路における主要部の別の構成例回路図である。
【図１０】上記半導体集積回路における主要部の別の構成例回路図である。
【図１１】上記半導体集積回路における主要部の別の構成例回路図である。
【図１２】図１１に示される回路を論理記号で表現した回路図である。
【図１３】上記半導体集積回路における主要部の別の構成例回路図である。
【図１４】図９及び図１０に示される回路の適用例であるＳＲＡＭの構成例ブロック図である。
【符号の説明】
【００６３】
１１  前段回路
１２  ＲＳフリップフロップ回路
１３  後段回路
１４１  入力バッファ
１４２  入力レジスタ
１４３  デコーダ
１４４  メモリセルアレイ
１４５  読み出しアンプ
１４６  出力レジスタ
１４７  出力バッファ
１４８  クロックバッファ
【図１】
2005151170.tif 000003
【図２】
2005151170.tif 000004
【図３】
2005151170.tif 000005
【図４】
2005151170.tif 000006
【図５】
2005151170.tif 000007
【図６】
2005151170.tif 000008
【図７】
2005151170.tif 000009
【図８】
2005151170.tif 000010
【図９】
2005151170.tif 000011
【図１０】
2005151170.tif 000012
【図１１】
2005151170.tif 000013
【図１２】
2005151170.tif 000014
【図１３】
2005151170.tif 000015
【図１４】
2005151170.tif 000016