(57)【要約】【課題】  ＳＯＩ基板のＳＯＩ層の比抵抗が変動しても、ドレインとソースの間の耐圧ばらつきを抑制し、デバイスの相対特性を向上させることのできるＬＤＭＯＳトランジスタを提供する。【解決手段】  ＳＯＩおよびトレンチ技術を用いたＬＤＭＯＳトランジスタで、ゲート電極１６と一体的に形成されたフィールドプレート１５を高濃度のドレイン層８に十分重なる位置まで伸長することにより、ＳＯＩ基板１のＳＯＩ層４の比抵抗が変動し、ＳＯＩ層４とボディ層９とのｐｎ接合から広がる空乏層の速度がばらついても、空乏層は一度濃いドレイン層にぶつかってから、ＳＯＩ層４の比抵抗の影響を受ず、一定の濃度勾配を持つドレイン層中を広がっていくため、ドレインとソースの間の耐圧ばらつきが抑制され、デバイスの相対特性を向上させることができる。【選択図】        図１
2005045080.tif 000002
【特許請求の範囲】
【請求項１】
ＳＯＩ基板上に画定された第１導電型ＳＯＩ層と、
この第１導電型ＳＯＩ層の表面に選択的に形成された第２導電型ボディ層と、
この第２導電型ボディ層の中に選択的に形成された第１導電型ソース層と、
前記第１導電型ＳＯＩ層の表面に前記第２導電型ボディ層から所定の距離を隔てて選択的に形成された第１導電型ドレイン層と、
少なくとも前記第１導電型ソース層と前記第１導電型ドレイン層との間の前記第２導電型ボディ層の表面にゲート絶縁膜を介して形成されたゲート電極と、
前記第１導電型ソース層と前記第１導電型ドレイン層との間の前記第１導電型ＳＯＩ層の表面に絶縁膜を介して設けられ、かつ前記ゲート電極と一体的に形成されたフィールドプレートとを備え、
前記フィールドプレートと前記第１導電型ドレイン層とを十分に重ならせたことを特徴とする半導体装置。
【請求項２】
第２導電型ボディ層の中に高濃度の第２導電型ボディコンタクト層を選択的に形成し、第１導電型ドレイン層の中に高濃度の第１導電型ドレインコンタクト層を選択的に形成した請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＳＯＩ（Silicon on Insulator）基板上に形成されたＬＤ（Lateral Double-diffused）ＭＯＳトランジスタに関するものである。
【背景技術】
【０００２】
近年、機器の小型化などにより、半導体装置のデザインルール縮小による微細化が進んでいる。チップサイズの縮小化やデバイスの高速化、低消費電力化を実現すべくＳＯＩ技術が盛んに開発されている。
【０００３】
ＳＯＩ基板はシリコン基板上に絶縁膜を形成し、さらにその上にシリコン基板を貼りあわせて形成する多層構造になっており、デバイスは上層のシリコン基板に形成される。
【０００４】
また、デバイス間はトレンチ分離技術を利用して絶縁分離する。すなわち、上層のシリコン基板に分離溝を設け、分離溝を絶縁物で埋め込み、デバイス間を分離する。これらの技術によりデバイスは絶縁物に囲まれた形態になり、従来のシリコン基板に形成することによって課題となっていたラッチアップ現象が抑制できるほか、寄生容量も低減でき、素子の微細化や高速化に適している。
【０００５】
図２に代表的なｎチャネル型ＬＤＭＯＳトランジスタの断面図を示す。このｎチャネル型ＬＤＭＯＳトランジスタは、ＳＯＩ基板１上に画定されたｎ型のＳＯＩ層４の表面に、選択的にｎ型のドレイン層８およびｐ型のボディ層９が所定の距離を隔てて形成されている。さらに、ボディ層９の中にはｎ型のソース層１１および高濃度のｐ型のボディコンタクト層１０が形成され、ドレイン層８の中には高濃度のｎ型のドレインコンタクト層１２が形成されている。
【０００６】
また、ドレイン層８とソース層１１の間のＳＯＩ層４の表面の領域には、絶縁膜としてのＬＯＣＯＳ酸化膜１３が形成されている。また、少なくともドレイン層８とソース層１１の間のボディ層９の表面には、厚さ１５ｎｍ程度のゲート酸化膜（ゲート絶縁膜）１４を介してゲート電極１６が形成されている。
【０００７】
なお、このゲート電極１６には、ドレイン層８からボディ層９にかかる電界を緩和し、ｎチャネル型ＬＤＭＯＳトランジスタの耐圧を向上させるためのフィールドプレート１５が一体的に形成されている。このフィールドプレート１５は、ドレイン層８とソース層１１の間のＳＯＩ層４の表面の領域にＬＯＣＯＳ酸化膜１３を介して形成されている。
【０００８】
上記図２において、２はｐ型シリコン基板、３はシリコン酸化膜、５はシリコン酸化膜、６はポリシリコン、７はトレンチ分離溝である。
【特許文献１】特開平１１−１４５４６２号公報
【特許文献２】特開平１１−１４５２７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上記従来の技術で示したように、ＳＯＩ基板１は、支持基板となるｐ型シリコン基板２にシリコン酸化膜３形成した後、ＳＯＩ層４となるシリコンインゴットから切り出したｎ型シリコン基板を貼りつけて製作するが、シリコンインゴットから切り出したｎ型シリコン基板のｎ型不純物濃度はその切り出した部位により変動する。すなわち、デバイスを形成するｎ型ＳＯＩ層の比抵抗が変動する。
【００１０】
このようにＳＯＩ層４の比抵抗が変動すると、ｎチャネル型ＬＤＭＯＳトランジスタのドレイン電極にプラスの電圧を印加して、ドレインとソースの間の耐圧を測定する時、ｎ型のＳＯＩ層４とｐ型のボディ層９とで形成されるｐｎ接合から伸びる空乏層の広がる速度が変動し、ゲート電極１６と一体的に形成されたフィールドプレート１５のドレイン側エッジ近傍の電界も変動するため、結果的にドレインとソースの間の耐圧がばらつき、デバイスの相対特性が悪化していた。
【００１１】
したがって、本発明の目的は、ＳＯＩ基板のＳＯＩ層の比抵抗が変動しても、ドレインとソースの間の耐圧ばらつきを抑制し、デバイスの相対特性を向上させることのできる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記問題点を解決するために、本発明の半導体装置は、ＳＯＩ基板上に画定された第１導電型ＳＯＩ層と、この第１導電型ＳＯＩ層の表面に選択的に形成された第２導電型ボディ層と、この第２導電型ボディ層の中に選択的に形成された第１導電型ソース層と、第１導電型ＳＯＩ層の表面に第２導電型ボディ層から所定の距離を隔てて選択的に形成された第１導電型ドレイン層と、少なくとも第１導電型ソース層と第１導電型ドレイン層との間の第２導電型ボディ層の表面にゲート絶縁膜を介して形成されたゲート電極と、第１導電型ソース層と第１導電型ドレイン層との間の第１導電型ＳＯＩ層の表面に絶縁膜を介して設けられ、かつゲート電極と一体的に形成されたフィールドプレートとを備え、フィールドプレートと第１導電型ドレイン層とを十分に重ならせている。
【発明の効果】
【００１３】
本発明の半導体装置によれば、ゲート電極と一体的に形成されたフィールドプレートと高濃度のドレイン層とを十分に重ならせたことにより、ＳＯＩ基板のＳＯＩ層の比抵抗が変動し、ＳＯＩ層とボディ層とのｐｎ接合から広がる空乏層の広がり速度がばらついても、空乏層は一度濃いドレイン層にぶつかってから、ＳＯＩ層の比抵抗の影響を受けず、一定の濃度勾配を持つドレイン層中を広がっていくため、ドレインとソースの間の耐圧ばらつきが抑制され、デバイスの相対特性を向上させることができる。
【発明を実施するための最良の形態】
【００１４】
以下に本発明の実施の形態の半導体装置とその製造方法について、図面を参照しながら説明する。
【００１５】
図１は本発明の実施の形態におけるｎチャネル型ＬＤＭＯＳトランジスタの断面図である。図１において、ＳＯＩ基板１はｐ型シリコン基板２上にシリコン酸化膜３を形成し、さらにその上にｎ型シリコン基板から成るＳＯＩ層４を貼りあわせて形成する多層構造になっており、デバイスはＳＯＩ基板１上に画定されたＳＯＩ層４中に形成される。
【００１６】
また、デバイス間はトレンチ分離技術を利用して絶縁分離される。すなわち、ＳＯＩ層４にトレンチ分離溝７を設け、そのトレンチ分離溝７をシリコン酸化膜５およびポリシリコン６で埋め込むことによりデバイス間が分離される。なお、本実施の形態の場合、ＳＯＩ層４の膜厚は３μｍ程度、シリコン酸化膜３の膜厚は１μｍ程度、シリコン酸化膜６の膜厚は０．２μｍ程度である。
【００１７】
通常の仕様では、シリコンインゴットから切り出したｎ型シリコン基板の比抵抗は、規格センター値に対して、±２０〜３０％のばらつきを持つ。例えば、本実施の形態の場合、ＳＯＩ層４の比抵抗は１．５〜２．５Ω・ｃｍ程度（不純物濃度で１．８〜３．０×１０１５／ｃｍ３ 程度）のばらつきを持つことになる。
【００１８】
このＳＯＩ層４の表面に、選択的にイオン注入によって、ｎ型のドレイン層８（例えば、２．５×１０１５／ｃｍ３ 程度）が形成され、またドレイン層８から所定の距離を隔ててｐ型のボディ層９（例えば、５．０×１０１７／ｃｍ３ 程度）が形成される。さらに、ボディ層９の中にはｎ型のソース層１１（例えば、１．０×１０２０／ｃｍ３ 程度）および高濃度のｐ型のボディコンタクト層１０（例えば、１．０×１０１９／ｃｍ３ 程度）が形成され、ドレイン層８の中には高濃度のｎ型のドレインコンタクト層１２（例えば、１．０×１０２０／ｃｍ３ 程度）が形成されている。
【００１９】
また、ドレイン層８とソース層１０の間のＳＯＩ層４の表面の領域には、電界緩和のためにＬＯＣＯＳ酸化膜１３が形成されている。また、少なくともドレイン層８とソース層１１の間のボディ層９の表面には、厚さ１５ｎｍ程度のゲート酸化膜（ゲート絶縁膜）１４を介してゲート電極１６が形成されている。
【００２０】
なお、このゲート電極１６には、ドレイン層８からボディ層９にかかる電界を緩和し、ｎチャネル型ＬＤＭＯＳトランジスタの耐圧を向上させるためのフィールドプレート１５が一体的に形成されている。このフィールドプレート１５は、ドレイン層８とソース層１１の間のＳＯＩ層４の表面の領域にＬＯＣＯＳ酸化膜１３を介して形成され、ドレイン層８に十分重なる位置まで伸長されている。
【００２１】
さらに、ＬＤＭＯＳトランジスタはフィールド酸化膜、配線、保護膜等を備えているが、図１では省略している。
【００２２】
このように構成された実施の形態では、ＳＯＩ基板１上に形成したｎチャネル型ＬＤＭＯＳトランジスタのドレインとソースの間の耐圧を決定しているフィールドプレート１５のドレイン側エッジ近傍を、イオン注入により形成されたＳＯＩ層４よりも１桁程度高濃度で、しかも濃度ばらつきの小さいドレイン層８が覆っているため、ボディ層９とＳＯＩ層４とのｐｎ接合から広がる空乏層がフィールドプレート１５のドレイン側エッジまで届かない状態で一度止まり、その後、ドレイン層８がドレイン電極からソース方向に緩やかな不純物の濃度勾配を持っているために、ドレイン電位の上昇に伴って、ゆっくりと空乏層がドレイン電極方向に広がって行き、フィールドプレート１５のドレイン側エッジを超えると、このドレイン側エッジ部に電界が集中するようになり、やがて降伏現象が起こる。
【００２３】
ここで、ＳＯＩ層４の比抵抗がばらついた場合に、空乏層がドレイン層８まで広がる速度は変動するが、イオン注入で形成されたドレイン層８の不純物濃度が安定しているため、ドレイン層８に当たってからの空乏層の広がり方はＳＯＩ層４の比抵抗の影響を受けず、ほぼ一定の速度で広がるため、降伏現象が起こる電圧、すなわちドレインとソースの間の耐圧もほぼ一定の値を示す。
【００２４】
図３は本実施の形態および従来例で構成されるＬＤＭＯＳトランジスタのＳＯＩ層４の比抵抗とドレインとソースの間の耐圧との関係を示す特性図である。図３によると従来例では、ＳＯＩ層４の比抵抗が１．５〜２．５Ω・ｃｍの範囲で変動すると、ドレインとソースの間の耐圧は、比抵抗の上昇に伴って、８９Ｖから１０９Ｖまで大きく変動する。しかし、本実施の形態では、ＳＯＩ層４の比抵抗が１．５〜２．５Ω・ｃｍの範囲で変動しても、ドレインとソースの間の耐圧は、ほぼ８９Ｖで安定している。
【００２５】
なお、ここではドレインとソースの間の耐圧が、８９Ｖ程度であったが、この値は、フィールドプレート１５とドレイン層８との重なり度合い、ドレイン層８の不純物濃度や不純物の横広がりの大きさ、ドレインとソース間の距離等を変えることにより調整することができる。
【００２６】
また、上記実施の形態では、ｎチャネル型のＬＤＭＯＳトランジスタについて説明したが、各不純物の導電型を逆にすればｐチャネル型のＬＤＭＯＳトランジスタとしても良い。
【００２７】
以上のように、この実施の形態の半導体装置によれば、ＳＯＩ基板４の埋め込み酸化膜（シリコン酸化膜３）とトレンチ分離から形成される酸化膜（シリコン酸化膜５）で囲まれた素子形成領域（ＳＯＩ層４）中に形成するＬＤＭＯＳトランジスタにおいて、ＳＯＩ基板１のＳＯＩ層４と同じ導電型でＳＯＩ層４の不純物濃度よりも高濃度のドレイン層８と、フィールドプレート１５を一体形成したゲート電極１６を有し、フィールドプレート１５をドレイン層８に十分重なる位置まで伸長することにより、フィールドプレート１５とドレイン層８とが十分に重なった構造を備えることにより、ＳＯＩ層４の比抵抗が変動しても、ドレインとソースの間の耐圧ばらつきを抑制することが可能になる。
【００２８】
なお、上記実施の形態では、フィールドプレート１５をドレイン層８に十分重なる位置まで伸長することにより、フィールドプレート１５とドレイン層８とが十分に重なった構造としたが、逆にドレイン層８をフィールドプレート１５の下まで延長することによりフィールドプレート１５とドレイン層８とが十分に重なった構造としてもよい。
【産業上の利用可能性】
【００２９】
本発明にかかる半導体装置は、ゲート電極と一体的に形成されたフィールドプレートと高濃度のドレイン層とを十分に重ならせたことにより、ＳＯＩ基板のＳＯＩ層の比抵抗が変動し、ＳＯＩ層とボディ層とのｐｎ接合から広がる空乏層の広がり速度がばらついても、空乏層は一度濃いドレイン層にぶつかってから、ＳＯＩ層の比抵抗の影響を受けず、一定の濃度勾配を持つドレイン層中を広がっていくため、ドレインとソースの間の耐圧ばらつきが抑制され、デバイスの相対特性を向上させることができるというを有し、ＳＯＩ基板上に形成されたＬＤＭＯＳトランジスタ等として有用である。
【図面の簡単な説明】
【００３０】
【図１】本発明の実施の形態に係わるＳＯＩ基板を用いたｎチャネル型ＬＤＭＯＳトランジスタの構成を示す断面図である。
【図２】従来のＳＯＩ基板を用いたｎチャネル型ＬＤＭＯＳトランジスタの構成を示す断面図である。
【図３】本発明の実施の形態および従来のｎチャネル型ＬＤＭＯＳトランジスタにおけるＳＯＩ基板上のＳＯＩ層の比抵抗とドレイン−ソース間耐圧との関係を示した特性図である。
【符号の説明】
【００３１】
１    ＳＯＩ基板
２    シリコン基板
３    シリコン酸化膜
４    ＳＯＩ層
５    トレンチ分離溝
６    シリコン酸化膜
７    ポリシリコン
８    ドレイン層
９    ボディ層
１０    ソース層
１１    ボディコンタクト層
１２    ドレインコンタクト層
１３    ＬＯＣＯＳ酸化膜
１４    ゲート酸化膜
１５    フィールドプレート
１６    ゲート電極
【図１】
2005045080.tif 000003
【図２】
2005045080.tif 000004
【図３】
2005045080.tif 000005