(57)【要約】【課題】トランジスタのスイッチング時の過電圧を緩和する。【解決手段】ソースを接地する主トランジスタのゲート、ドレイン間に制御用トランジスタを接続し、主トランジスタのゲートにＶｃｃを与えると共に、制御用トランジスタのゲートにＶｃｃ／２の電圧を所定時間与える。制御用トランジスタのソース電位でもある主トランジスタのドレイン電圧により制御用トランジスタの導通を制御することにより、主トランジスタのドレインから主トランジスタのゲート電圧への帰還制御を実現する。【選択図】              図１
2005045408.tif 000002
【特許請求の範囲】
【請求項１】
ドレインに負荷を接続する主トランジスタの駆動回路であって、前記主トランジスタのゲートに２つの電源電圧の何れかを出力する手段を有し、前記主トランジスタのゲート及びドレインに制御用トランジスタのドレインおよびソースをそれぞれ接続し、前記制御用トランジスタのゲートに前記２つの電源電圧の中間の値である所定の電圧を与え、前記主トランジスタのドレイン電圧と前記制御用のゲートに印加される所定の電圧の関係により前記制御用トランジスタの導通を制御することにより前記主トランジスタのゲート電圧に対し帰還制御することを特徴とするトランジスタの駆動回路。
【請求項２】
前記主トランジスタを駆動する際に、前記制御用トランジスタのゲートに所定の時間、前記所定の電圧を与えるゲート制御回路を有することを特徴とする請求項１記載のトランジスタの駆動回路。
【請求項３】
前記制御用トランジスタのゲートに与える所定の電圧は、一定値電圧または減衰電圧のいずれか一つであることを特徴とする請求項１又は２記載のトランジスタの駆動回路。
【請求項４】
ドレインに負荷を接続する主トランジスタの駆動方法であって、前記主トランジスタのゲートとドレイン間を制御用トランジスタで接続し、前記主トランジスタを駆動する際に、前記制御用トランジスタのゲートに所定の時間、所定の電圧を与えることにより、主トランジスタのゲートを帰還制御することを特徴とするトランジスタの駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、トランジスタの駆動に関し、特にスイッチングオン時の駆動技術に関する。
【０００２】
【従来の技術】
従来、パワートランジスタの駆動を速めるためのインピーダンス変換として駆動信号と入力部との間に幾段かのインバータを挿入することが通常実施されてきた。これにより、スイッチング時に、電源電圧または接地（ＧＮＤ）を越えるオーバーシュート電圧やアンダーシュート電圧の所謂スパイクノイズが発生し、それがパワートランジスタに入力される。このスパイクノイズは、トランジスタとその周辺に内在する容量成分、インダクタンス成分およびトランジスタの動作スピードが大きいものほど大きくなる。スパイクノイズの発生は、トランジスタ自身の破壊につながるなど機器に重大な影響を与える。
【０００３】
従来の技術の例として、ＩＧＢＴのゲート・エミッタ間またはゲート・ソース間電圧を電圧検出するコンパレータ（ＣＭＰ）により監視し、これが所定のしきい値（ＶＧＥ）に達したら、遅延回路（ワンショット回路）から一定時間幅の信号をゲート条件駆動信号として出力することにより、ＩＧＢＴのターンオンが遅くなるよう、ゲート駆動条件を変更することで、低ノイズのシステムとする点が記載されている。（例えば特許文献１）
【０００４】
【特許文献１】
特開２０００−８３３７１号公報（第２頁〜第３頁、図１〜図４）
【０００５】
【発明が解決しようとする課題】
しかしながら、トランジスタの駆動においては、実効的なスイッチングスピードを落とさずに、過電圧の発生を緩和することが求められる。さらに、トランジスタの駆動能力を低下させずに、各種負荷の容量にも十分に対応できる有効なものが求められる。
【０００６】
この発明は、実効的なスイッチングオン時のスピードを落とさずに、過電圧の発生を緩和し、十分な駆動能力を有するトランジスタの駆動回路及び駆動方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
この発明は上記の目的を解決するために、ドレインに負荷を接続する主トランジスタの駆動回路であって、前記主トランジスタのゲートに２つの電源電圧の何れかを出力する手段を有し、前記主トランジスタのゲート及びドレインに制御用トランジスタのドレインおよびソースをそれぞれ接続し、前記制御用トランジスタのゲートに前記２つの電源電圧の中間の値である所定の電圧を与え、前記主トランジスタのドレイン電圧と前記制御用のゲートに印加される所定の電圧の関係により前記制御用トランジスタの導通を制御することにより前記主トランジスタのゲート電圧に対し帰還制御する。また、前記主トランジスタを駆動する際に、前記制御用トランジスタのゲートに所定の時間、前記所定の電圧を与えるゲート制御回路を有することでよい。さらに、前記制御用トランジスタのゲートに与える所定の電圧は、一定値電圧または減衰電圧のいずれか一つであることが有効である。また、ドレインに負荷を接続する主トランジスタの駆動方法であって、前記主トランジスタのゲートとドレイン間を制御用トランジスタで接続し、前記主トランジスタを駆動する際に、前記制御用トランジスタのゲートに所定の時間、所定の電圧を与えることにより、主トランジスタのゲートを帰還制御する。
【０００８】
これにより、トランジスタのスイッチングオン時の実効的な動作スピードは落とさずに、過電圧を緩和することができる。さらに駆動能力を確保できる。
【０００９】
【発明の実施の形態】
図１は本発明の第１の実施の形態を示すトランジスタの駆動回路図である。
【００１０】
主トランジスタＭ１はＮチャネルＭＯＳトランジスタであり、ソースを接地（ＧＮＤ）端子に接続し、ドレインを負荷２０の一端に接続するとともに出力端子ＶＯＵＴに接続し、ゲートに２つのインバータＩＮ２，ＩＮ１を介して入力端子ＶＩＮを接続する。負荷２０の他端を電源ＶＣＣに接続する。制御用トランジスタＭ２はＮチャネルＭＯＳトランジスタであり、そのソース及びドレインを主トランジスタＭ１のゲート及びドレインにそれぞれ接続する。なお、ソース・ドレインという役割はそれぞれの電極に印加される電圧により入れ替わり、後述のように、ＶＩＮ端子にＨが入力されて主トランジスタＭ１が導通すると主トランジスタのドレインに接続されている側が制御用トランジスタＭ２のソースとなる。制御用トランジスタＭ２のゲートにゲート制御回路１０の出力部を接続する。ゲート制御回路１０の入力部を入力端子ＶＩＮに接続する。
【００１１】
図２は図１に示すトランジスタの駆動回路の各部の電圧波形図である。ＶＩＮは入力端子ＶＩＮに入力される入力電圧波形である。Ｇ２は制御用トランジスタＭ２のゲート電圧である。Ｇ１は主トランジスタＭ１のゲート電圧（制御用トランジスタのドレイン電圧に同じ）波形である。ＶＯＵＴは出力端子ＶＯＵＴの出力電圧波形である。
【００１２】
図１、図２に基づいて動作を説明する。
【００１３】
時刻ｔ１において、入力電圧ＶＩＮとしてＨを入力する。２つのインバータＩＮ１，ＩＮ２を介して主トランジスタＭ１のゲートにゼロＶからＶＣＣ（電源電圧例えば１０Ｖ）まで上昇するゲート電圧Ｇ１が入力される。そうして、主トランジスタＭ１はオンし、このドレイン・ソース間電圧はＶＯＵＴの電圧波形に示されるように電源ＶＣＣからゼロＶに向かって変化する。これに伴い、主トランジスタＭ１のドレイン電流が流れ始める。一方、入力信号ＶＩＮはゲート制御回路１０を駆動する。ゲート制御回路１０は、所定の時間Ｔ（例えば２μＳ）の間、パルス状の任意の中間電圧（例えばＶＣＣの１／２の電圧）を出力し、制御用トランジスタＭ２のゲートにゲート電圧Ｇ２として与える。なお、ゲート電圧Ｇ２は、ＶＣＣの１／２に限定するものでなく、任意の電圧でよい。
【００１４】
時刻ｔ１において、制御トランジスタＭ２のソース・ドレインはいずれもＶＣＣであり、ゲート電位はＶＣＣの１／２でソース・ドレインの電位より低いため、制御トランジスタＭ２は遮断している。ｔ１以降の制御用トランジスタＭ２は、ゲートに中間電圧（例えばＶＣＣ／２）を、ドレインに主トランジスタＭ１のゲート電圧Ｇ１を、ソースに主トランジスタＭ１のドレイン（出力端子）電圧をそれぞれ受けている。主トランジスタＭ１がオン（低インピーダンス）となり、ドレイン電圧が低下してくると、主トランジスタＭ１のドレインに接続している制御用トランジスタＭ２のソース電圧も同様に低下してくる。時刻ｔ２にて、制御用トランジスタＭ２のソース電圧が、所定の電圧（この場合、ゲート電圧（ＶＣＣ／２）よりしきい値電圧分だけ下まわる電圧）を超えると、制御用トランジスタＭ２はオンし、制御用トランジスタＭ２のドレイン（主トランジスタＭ１のゲート）とソース（主トランジスタＭ１のドレイン）はそのオン抵抗により接続されて、制御用トランジスタＭ２のドレイン電圧を低下させる。つまり主トランジスタのゲート電圧Ｇ１を低下させる。そうすると、主トランジスタＭ１のオン抵抗が増加し、ドレイン電流は減少する。
【００１５】
この場合のゲート電圧Ｇ１について、各トランジスタのオン抵抗の観点から見てみる。主トランジスタＭ１，制御用トランジスタＭ２，及び主トランジスタＭ１を駆動するインバータＩＮＶ２の構成要素であるＰチャネルＭＯＳトランジスタＰＭ（図示せず）の各オン抵抗をそれぞれＲｏｎ１，Ｒｏｎ２及びＲｏｎ３とする。入力信号ＶＩＮを与えると、ＰチャネルＭＯＳトランジスタＰＭはそのソースがＶＣＣに接続された状態で駆動され、そのオン抵抗はＲｏｎ３である。このＰチャネルＭＯＳトランジスタＰＭを介してＶＣＣの電圧がゲートに与えられて主トランジスタＭ１が駆動され、そのオン抵抗はＲｏｎ１である。制御用トランジスタＭ２はゲート制御回路１０からの中間電圧例えばＶＣＣ／２の電圧により駆動され、そのオン抵抗はＲｏｎ２である。これらの３つのオン抵抗はＶＣＣから接地電位に向かって、直列にＲｏｎ３，Ｒｏｎ２，Ｒｏｎ１の順で接続された状態と見なすことができる。そうすると、主トランジスタＭ１のゲート電圧Ｇ１は、これらオン抵抗のうちのＲｏｎ１とＲｏｎ２との和の分圧電圧となるので、（（Ｒｏｎ１＋Ｒｏｎ２）／（Ｒｏｎ１＋Ｒｏｎ２＋Ｒｏｎ３））×ＶＣＣと表せる。ここで、主トランジスタＭ１のオン抵抗Ｒｏｎ１は他のオン抵抗Ｒｏｎ２，Ｒｏｎ３に比して無視できるほど十分に小さいため、主トランジスタＭ１のゲート電圧Ｇ１は、（Ｒｏｎ２／（Ｒｏｎ２＋Ｒｏｎ３））×ＶＣＣと表せる。
【００１６】
この関係が成り立つように動作することになるので、各トランジスタのオン抵抗を任意に設定して主トランジスタＭ１のゲート電圧を設定することができる。特に、制御用トランジスタＭ２はゲート制御回路１０によってゲート電圧レベルを任意に設定することでそのオン抵抗Ｒｏｎ２を任意に設定することができ、スイッチングオンの動作スピードに関係せずに主トランジスタＭ１のゲート電圧を設定可能である。
【００１７】
主トランジスタＭ１のドレイン電圧を検出してゲート電圧を一時的に低下させることにより、主トランジスタＭ１を制御してオン抵抗を増加して、ドレインのｄｖ／ｄｔを下げアンダーシュートの過電圧の発生を緩和する。
【００１８】
この時点までに十分な出力レベル（機能として必要な振幅例えば全振幅の７０％）以上の振幅が得られるようにすることでスイッチングスピードを維持する。
【００１９】
時刻ｔ３において、ゲート制御回路１０は所定の時間を経過すると、出力を停止（この場合、Ｌレベル）するので、これにより制御用トランジスタＭ２をオフする。そうすると、主トランジスタＭ１のゲートには、ＶＣＣの電圧が与えられ、駆動能力を落とすことなく駆動することができる。
【００２０】
このように、主トランジスタＭ１のゲートに対し、まず時刻ｔ１において、スイッチングオン時の初期はＶＣＣの電圧を与えて実効的なスイッチングスピードを落とさず、続いて時刻ｔ２において、主トランジスタＭ１のドレイン電圧が所定のレベルまで変化（この場合は減少）したことを検出してゲート電圧を一時的に低下させることにより、主トランジスタＭ１を制御してオン抵抗を増加してアンダーシュートの過電圧を緩和し、さらに時刻ｔ３において、ゲート電圧をＶＣＣに戻すことにより駆動能力を最大にして駆動することができる。
【００２１】
図３に本発明の第２の実施の形態を示すトランジスタの駆動回路図を示す。図４は図３のトランジスタ駆動回路の各部の電圧波形図である。図１と同一の部分には同一の符号を付してその説明を省略する。
【００２２】
図３は電源ＶＣＣと接地（ＧＮＤ）との間に、主ＰチャネルＭＯＳトランジスタＭ１Ｂと主ＮチャネルＭＯＳトランジスタＭ１とをインバータ接続するＣＭＯＳ出力回路であり、両者の接続部を出力端子ＶＯＵＴに接続する。主ＮチャネルＭＯＳトランジスタＭ１側を主信号制御回路１２の一方の出力部により制御し、その回路構成は図１に示す回路構成に対応しているので説明を省略する。主ＰチャネルＭＯＳトランジスタＭ１Ｂのゲートに２つのインバータＩＮ２Ｂ，ＩＮ１Ｂを介して主信号制御回路１２の出力部の他方と接続する。制御用トランジスタＭ２ＢはＰチャネルＭＯＳトランジスタであり、ソース及びドレインを主ＰチャネルＭＯＳトランジスタＭ１Ｂのゲート及びドレインにそれぞれ接続する。ソースとドレインの役割が適宜入れ替わるのは、第１の実施形態と同様である。制御用トランジスタＭ２Ｂのゲートにゲート制御回路１１の出力部を接続する。ゲート制御回路１１の入力部を主信号制御回路１２の一方の出力部に接続する。主制御回路１２の入力部を入力端子ＶＩＮに接続する。電源電圧をＶＣＣとする。
【００２３】
図３、図４において、入力信号ＩＮを主信号制御回路１２に入力する。主信号制御回路１２の出力部は信号ＶＩＮ，ＶＩＮＢを出力する。信号ＶＩＮとＶＩＮＢとは立ち上がり及び立ち下りの際にそれぞれ時間ずれＴＢ，ＴＣを設けている。信号ＶＩＮは入力信号ＩＮの立ち上がりより時間ずれＴＢ後に立ち上げ、入力信号ＩＮの立ち下りとともに立ち下げる。また、信号ＶＩＮＢは入力信号ＩＮの立ち上げとともに立ち上げ、入力信号ＩＮの立ち下げより時間ずれＴＣ後に立ち下げる。この時間ずれを設けることにより主トランジスタＭ１，Ｍ１Ｂの貫通電流を防止する。
【００２４】
まず、入力信号ＩＮがＬレベルからＨレベルとなると、主信号制御回路１２の信号ＶＩＮＢがＨレベルとなることによってＰチャネルＭＯＳトランジスタＭ１Ｂをオフする。主信号制御回路１２は時間ずれＴＢ後に信号ＶＩＮをＨレベルとする。信号ＶＩＮ側については図１、図２で述べたとおりである。
【００２５】
次に、入力信号ＩＮはＨレベルからＬレベルになると、主信号制御回路１２の信号ＶＩＮはＬレベルとなり、インバータＩＮ１，ＩＮ２を介してＮチャネルＭＯＳトランジスタＭ１をオフする。また、信号ＶＩＮＢは時間ずれＴＣ後にＬレベルとなる。２つのインバータＩＮ１Ｂ，ＩＮ２Ｂを介してＰチャネルＭＯＳトランジスタＭ１Ｂのゲートにゲート電圧としてＶＣＣ電圧からゼロＶ（ゼロボルト）に向かって下降するゲート電圧Ｇ１Ｂが入力される。そうして、主ＰチャネルＭＯＳトランジスタＭ１Ｂはオンし、このドレイン電圧はＶＯＵＴの電圧波形に示されるように略ゼロＶ（ゼロボルト）から電源電圧ＶＣＣに至るように変化する。一方、入力信号ＶＩＮＢはゲート制御回路１１を駆動する。ゲート制御回路１１は、所定の時間Ｔ（例えば５μＳ）の間、パルス状の任意の中間電圧（例えばＶＣＣ／２の電圧）を制御用トランジスタＭ２Ｂのゲートにゲート電圧Ｇ２Ｂとして与える。
【００２６】
次に、制御用トランジスタＭ２Ｂは、この中間電圧を基準とし、そのソースに接続される主ＰチャネルＭＯＳトランジスタＭ１Ｂのドレイン（出力端子）の電圧を検出して主ＰチャネルＭＯＳトランジスタＭ１Ｂのゲート電位に対し帰還制御を行う。まずゲートにＧＮＤの電圧を与えて主ＰチャネルＭＯＳトランジスタＭ１Ｂをオン（低インピーダンス）とし、ドレイン電圧が上昇してくると、主トランジスタＭ１Ｂのドレインに接続している制御用トランジスタＭ２Ｂのソース電圧も同様に上昇してくる。制御用トランジスタＭ２Ｂのソース電圧が、所定の電圧（この場合、そのゲート電圧（ＶＣＣ／２）よりしきい値電圧分上回る電圧）を超えると、制御用トランジスタＭ２Ｂはオンし、制御用トランジスタＭ２Ｂのドレイン（主トランジスタＭ１Ｂのゲート）とソース（主トランジスタＭ１Ｂのドレイン）をそのオン抵抗により接続して、制御用トランジスタＭ２Ｂのドレイン電圧を上昇させる。つまり主トランジスタのゲート電圧Ｇ２Ｂを上昇させる。
【００２７】
さらに、ゲート制御回路１１は所定の時間を経過すると、出力を停止（この場合、Ｈレベル）するので、これにより制御用トランジスタＭ２Ｂをオフする。そうすると、主ＰチャネルＭＯＳトランジスタＭ１Ｂのゲートには、略ゼロＶ（ゼロボルト）の電圧が印加され、駆動能力を落とさず駆動することができる。
【００２８】
図５はトランジスタの駆動回路に用いられる一例を示すゲート制御回路図である。図６は図５に示すトランジスタ駆動回路の各部の動作波形図である。図１及び図２に示すものと同一のものには同一の符号を付す。制御電圧ＶＲの出力はＮチャネルＭＯＳトランジスタＭ３を介して信号Ｇ２として出力される。信号ＶＩＮによりワンショットパルスを発生するワンショット回路ＯＣの出力をＮチャネルＭＯＳトランジスタＭ３のゲート及びインバータＩＮ１０に入力し、インバータＩＮ１０の出力をＮチャネルＭＯＳトランジスタＭ４のゲートに入力する。ＮチャネルＭＯＳトランジスタＭ４はソースを接地し、ドレインをＮチャネルＭＯＳトランジスタＭ３のドレインに接続する。ＮチャネルＭＯＳトランジスタＭ３はソースを制御電圧ＶＲに接続しドレインから信号Ｇ２を出力する。この構成により、信号Ｇ２として、ワンショット回路ＯＣからワンショットパルスが出力されている期間はＮチャネルＭＯＳトランジスタＭ３を介して制御電圧ＶＲが出力され、それ以外の期間はＮチャネルＭＯＳトランジスタＭ４を介して接地電位が出力される。この信号Ｇ２を制御用トランジスタＭ２のゲートに与える。
【００２９】
図７はトランジスタの駆動回路に用いられる他の例を示すゲート制御回路図である。図８は図７に示すトランジスタ駆動回路の各部の動作波形図である。図１及び図２と同一のものには同一の符号を付す。入力信号ＶＩＮを受けてワンショットパルスを出力するワンショット回路ＯＣの出力の信号Ｇ３をＰチャネルＭＯＳトランジスタＭ５およびＮチャネルＭＯＳトランジスタＭ６のゲートに入力する。トランジスタＭ５のソースを制御電源ＶＣＣに、ドレインを抵抗Ｒ１の一端にそれぞれ接続する。抵抗Ｒ１に直列接続する抵抗Ｒ２の他端を接地する。抵抗Ｒ２の両端にＮチャネルＭＯＳトランジスタＭ６のソース及びドレインを接続する。ＮチャネルＭＯＳトランジスタＭ６のドレインより抵抗Ｒ１，Ｒ２の分圧によって発生するパルス状の信号Ｇ２を出力する。この信号Ｇ２を制御用トランジスタＭ２のゲートに与える。
【００３０】
図９はトランジスタの駆動回路に用いられる別の例を示すゲート制御回路図である。図１０は図９に示すトランジスタ駆動回路の各部の動作波形図である。図１及び図２と同一のものには同一の符号を付す。入力信号ＶＩＮを制御回路１３に入力する。制御回路１３の出力としてひげ状のパルス信号Ｇ４をＰチャネルＭＯＳトランジスタＭ７のゲートに、信号Ｇ４よりも時間幅の長い信号Ｇ３をＮチャネルＭＯＳトランジスタＭ８のゲートにそれぞれ入力する。制御電源ＶＣＣと接地との間にトランジスタＭ７とＭ８とをインバータ接続し、トランジスタＭ８のドレインとソースとにコンデンサＣを並列に接続する。トランジスタＭ８のドレインより鋸波状の信号Ｇ２を出力する。コンデンサＣに対してトランジスタＭ７は充電電流を制御し（ひげ状のパルスが出力されている期間中にコンデンサＣをフル充電する）、トランジスタＭ８は放電電流を制御する。トランジスタＭ８を定電流とすることで鋸波状の信号Ｇ２を得る。ここで、トランジスタＭ８を定電流とせずにオン抵抗としてコンデンサＣを放電してもかまわない。
【００３１】
上述した例において、電源はＶＣＣの１つであったが、これに限定されるものではなく、例えばゲート制御回路の電源と主回路の電源を別々に設けてもかまわない。
【００３２】
また、ここではＭＯＳトランジスタの例を示したが、これに限定されるものではなく、ＩＧＢＴ，バイポーラトランジスタなどを用いることも可能である。
【００３３】
【発明の効果】
この発明によれば、スイッチングオン時において、トランジスタの実効的な動作スピードを落とさずに、過電圧を抑制することができる。また、駆動能力を低下させることなく駆動することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を示すトランジスタの駆動回路図
【図２】図１に示すトランジスタ駆動回路の各部の動作波形図
【図３】本発明の第２の実施の形態を示すトランジスタの駆動回路図
【図４】図３に示すトランジスタ駆動回路の各部の動作波形図
【図５】ゲート制御回路の例を示す回路図
【図６】図５に示すゲート制御回路の各部の動作波形図
【図７】ゲート制御回路の他の例を示す回路図
【図８】図７に示すゲート制御回路の各部の動作波形図
【図９】ゲート制御回路の別の例を示す回路図
【図１０】図９に示すゲート制御回路の各部の動作波形図
【符号の説明】
Ｍ１                      主ＮチャネルＭＯＳトランジスタ
Ｍ１Ｂ            主ＰチャネルＭＯＳトランジスタ
Ｍ２              制御用ＮチャネルＭＯＳトランジスタ
Ｍ２Ｂ            制御用ＰチャネルＭＯＳトランジスタ
ＩＮ１，ＩＮ２，ＩＮ１Ｂ，ＩＮ２Ｂ      インバータ
ＯＣ              ワンショット回路
１０，１１        ゲート制御回路
１２              主信号制御回路
【図１】
2005045408.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2005045408.tif 000009
【図８】
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【図９】
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【図１０】
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