(57)【要約】【課題】  プラグ形成工程を簡略化するとともに、上部に形成するバリア層の酸化による体積膨張を抑制して剥離を防止する。【解決手段】  コンタクトホール１１３と、コンタクトホール１１３内に形成された導電性プラグ１０６と、導電性プラグ１０６上を含む絶縁膜１０４上にバリア層１０８を介して形成された下部電極１０９、下部電極１０９上に形成された強誘電体薄膜１１１および強誘電体薄膜１１１上に形成された上部電極１１２からなる容量素子とを備え、コンタクトホール１１３は、下部領域の水平方向の断面積より上部領域の水平方向の断面積を大きくした。これにより、導電性プラグ１０６とバリア層１０８との接触面積が相対的に広くなり、プラグの周囲の絶縁膜１０４とバリア層１０８との接触面積が相対的に狭くなるため、バリア層全体として酸化による体積膨張が抑制され、バリア層１０８の剥離を防止することができる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
基板上に形成された絶縁膜と、前記絶縁膜中に形成されたコンタクトホールと、前記コンタクトホール内に形成された導電性プラグと、前記導電性プラグ上を含む前記絶縁膜上にバリア層を介して形成された下部電極、前記下部電極上に形成された強誘電体薄膜および前記強誘電体薄膜上に形成された上部電極からなる容量素子とを備え、前記コンタクトホールは、下部領域の水平方向の断面積より上部領域の水平方向の断面積を大きくしたことを特徴とする半導体装置。
【請求項２】
導電性プラグは、シームが導電性プラグ上面に露出しないように残存している請求項１記載の半導体装置。
【請求項３】
前記コンタクトホールの上部領域の周囲は、前記下部電極の周囲よりも内側に配置されている請求項１または２記載の半導体装置。
【請求項４】
前記コンタクトホールに形成された導電性プラグの上部は、前記下部電極の周囲よりも５０ｎｍ以上内側の領域に配置されている請求項３記載の半導体装置。
【請求項５】
前記コンタクトホールの上部領域の深さは２０ｎｍ以上である請求項１，２，３または４記載の半導体装置。
【請求項６】
基板上に絶縁膜を形成する工程と、前記絶縁膜中に凹部を形成する工程と、前記凹部内に前記基板に達する前記凹部よりも水平方向の断面積の小さいコンタクトホールを形成する工程と、前記凹部を含む前記コンタクトホール内に導電性プラグを形成する工程と、前記導電性プラグ上を含む前記絶縁膜上にバリア層、下部電極、強誘電体薄膜および上部電極の順に堆積した容量素子を形成する工程とを含む半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、強誘電体薄膜を用いた半導体メモリセルのキャパシタ構造等についての半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
従来の強誘電体薄膜を用いた不揮発性メモリでは、キャパシタの直下に位置する導電性プラグを形成する際に、まず、導電性プラグとなる第１の導電性材料がコンタクトホール内を充填するように堆積した後、この導電性材料のコンタクトホール外の部分を除去していた。しかし、この第１の導電性材料をコンタクトホール内に充填した時には、この第１の導電性材料が完全にコンタクトホール内を埋め尽くすわけではなく、コンタクトホールの中央付近に上方が開口したシーム（未充填部分、空洞）が形成される。そのため、さらにこのシーム部分を充填する第２の導電性材料を堆積し、最終的にはこの第２の導電性材料の表面を平坦化していた。このようにしてコンタクトホール内が第１および第２の導電性材料で完全に埋め込まれ、表面が平坦化された導電性プラグを形成する方法がとられていた（例えば、特許文献１参照）。
【０００３】
以下、従来のメモリセルキャパシタについて、導電性プラグ部の製造方法を中心に図面を参照しながら説明する。図５は、従来のメモリセルキャパシタのプラグ形成部に関する工程断面図である。
【０００４】
まず、図５（ａ）では、層間絶縁膜４０１にコンタクトホール４０２が形成され、全面にＴｉ、ＴｉＮ等の密着層兼バリア層およびＷ等の第１の導電性プラグ材料４０４が堆積された後、一部が除去されてコンタクトホール内にのみ密着層兼バリア層４０３および第１の導電性プラグ材料４０４が残されている。尚、この段階では、導電性プラグの中心付近にシーム４０５（未充填部分、空洞）が存在し、その上部が露出している。次に、図５（ｂ）では、層間絶縁膜４０１および導電性プラグの上面に第２の導電性プラグ材料４０６を堆積し、シーム４０５の露出部分を埋め込んでいる。次に、図５（ｃ）では、第２の導電性プラグ材料４０６の一部を除去し、層間絶縁膜４０１と導電性プラグの上面を同一の高さになるよう平坦化している。次に、図５（ｄ）では、平坦化された導電性プラグの上面に、下部電極下のバリア層となる第３の導電性材料４０７を堆積している。その後、図示しないが下部電極をバリア層上に形成する。
【特許文献１】特開２００１−２２３３４２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながらこのような構造および製造方法では、コンタクトホール内を完全に埋め込むために、プラグ材料の充填工程から平坦化までの工程が２回以上必要となる上、下部電極下のバリア層とプラグとの接触面積がコンタクトホールの水平方向の断面積と同一であるため、バリア層とプラグの周囲の層間絶縁膜との接触面積がかなり広くなっており、以下のような課題があった。
【０００６】
第１に、プラグ材料の充填工程から平坦化までの工程を少なくとも２回繰り返すため、第１のプラグ材料の平坦化工程で層間絶縁膜上の密着層が除去されてしまうことに起因して、第２のプラグ材料の平坦化工程の途中において、残存する第２のプラグ材料がＣＭＰ等の研磨で剥離し、スクラッチに至る危険性がある。
【０００７】
第２に、バリア層とプラグの周囲の層間絶縁膜との接触面積がかなり広く、強誘電体薄膜の結晶化のための酸素雰囲気下での熱処理時に、プラグの周囲の層間絶縁膜上のバリア層がプラグ上のバリア層よりも酸化が激しく体積膨張が進行するため、プラグの周囲の層間絶縁膜上でバリア層が剥離しやすくなる。
【０００８】
したがって、この発明の目的は、上記の課題を解決するものであり、プラグ上に容量素子を形成する際に、プラグ形成工程を簡略化するとともに、上部に形成するバリア層の酸化による体積膨張を抑制して剥離を防止し、データ保持特性に優れた強誘電体不揮発性メモリを実現することができる半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００９】
上記目的を達成するためにこの発明の請求項１記載の半導体装置は、基板上に形成された絶縁膜と、前記絶縁膜中に形成されたコンタクトホールと、前記コンタクトホール内に形成された導電性プラグと、前記導電性プラグ上を含む前記絶縁膜上にバリア層を介して形成された下部電極、前記下部電極上に形成された強誘電体薄膜および前記強誘電体薄膜上に形成された上部電極からなる容量素子とを備え、前記コンタクトホールは、下部領域の水平方向の断面積より上部領域の水平方向の断面積を大きくした。
【００１０】
請求項２記載の半導体装置は、請求項１記載の半導体装置において、導電性プラグは、シームが導電性プラグ上面に露出しないように残存している。
【００１１】
請求項３記載の半導体装置は、請求項１または２記載の半導体装置において、前記コンタクトホールの上部領域の周囲は、前記下部電極の周囲よりも内側に配置されている。
【００１２】
請求項４記載の半導体装置は、請求項３記載の半導体装置において、前記コンタクトホールに形成された導電性プラグの上部が、前記下部電極の周囲よりも５０ｎｍ以上内側の領域に配置されている。
【００１３】
請求項５記載の半導体装置は、請求項１，２，３または４記載の半導体装置において、前記コンタクトホールの上部領域の深さは２０ｎｍ以上である。
【００１４】
請求項６記載の半導体装置の製造方法は、基板上に絶縁膜を形成する工程と、前記絶縁膜中に凹部を形成する工程と、前記凹部内に前記基板に達する前記凹部よりも水平方向の断面積の小さいコンタクトホールを形成する工程と、前記凹部を含むコンタクトホール内に導電性プラグを形成する工程と、前記導電性プラグ上を含む前記絶縁膜上にバリア層、下部電極、強誘電体薄膜および上部電極の順に堆積した容量素子を形成する工程とを含む。
【発明の効果】
【００１５】
この発明の請求項１記載の半導体装置によれば、コンタクトホールは、下部領域の水平方向の断面積より上部領域の水平方向の断面積を大きくしたので、導電性プラグとバリア層との接触面積が相対的に広くなり、プラグの周囲の絶縁膜とバリア層との接触面積が相対的に狭くなる。このため、バリア層全体として酸化による体積膨張が抑制され、バリア層の剥離を防止することができる。また、コンタクトホールの上部領域の水平方向の断面積が大きいためにこの部分はプラグ材料が充填されやすく、水平方向の断面積の小さいコンタクトホールの下部においてシームが発生してもシームの上部はプラグ材料が完全に覆い、シームがプラグ上面に露出しないように形成することができる。その結果、データ保持特性に優れた強誘電体不揮発性メモリを実現することができる。
【００１６】
請求項２では、導電性プラグは、シームが導電性プラグ上面に露出しないように残存しているので、プラグ材料の充填工程から平坦化までの工程を１回で完了できる。
【００１７】
請求項３では、コンタクトホールの上部領域の周囲は、下部電極の周囲よりも内側に配置されているので、下部電極下のバリア層で導電性プラグが覆われる。
【００１８】
請求項４では、コンタクトホールに形成された導電性プラグの上部が、下部電極の周囲よりも５０ｎｍ以上内側の領域に配置されているので、コンタクトホールの上部の水平方向の断面積がバリア層および下部電極の水平方向の断面積とほぼ等しくすることで、導電性プラグとバリア層との接触面積が相対的に非常に広くなり、プラグの周囲の絶縁膜とバリア層との接触面積が相対的に極めて狭くなる。このため、バリア層全体として酸化による体積膨張がさらに抑制され、バリア層の剥離を防止することができる。
【００１９】
また、強誘電体材料の結晶化に用いられるのは６００℃〜８００℃の酸素雰囲気であり、３０ｍｉｎ〜６０ｍｉｎ程度の処理であれば、バリア層と絶縁膜の界面を通して酸素が滲入し、バリア層の端部から３０ｎｍ程度奥まで酸化作用が働くが、この酸化を避けることができる。
【００２０】
請求項５では、コンタクトホールの上部領域の深さは２０ｎｍ以上であるので、導電性プラグをコンタクトホールに充填後のＣＭＰ工程においてばらつきがある場合でも上部領域が形成される。
【００２１】
この発明の請求項６記載の半導体装置の製造方法によれば、絶縁膜中に凹部を形成する工程と、凹部内に基板に達する凹部よりも水平方向の断面積の小さいコンタクトホールを形成する工程と、凹部を含むコンタクトホール内に導電性プラグを形成する工程と、導電性プラグ上を含む絶縁膜上にバリア層、下部電極、強誘電体薄膜および上部電極の順に堆積した容量素子を形成する工程とを含むので、導電性プラグとバリア層との接触面積が相対的に広くなり、プラグの周囲の絶縁膜とバリア層との接触面積が相対的に狭くなるため、バリア層全体として酸化による体積膨張が抑制され、バリア層の剥離を防止することができる。
【００２２】
また、コンタクトホールの上部領域の水平方向の断面積が大きいためにこの部分はプラグ材料が充填されやすく、水平方向の断面積の小さいコンタクトホールの下部においてシームが発生してもシームの上部はプラグ材料が完全に覆い、シームがプラグ上面に露出しないように形成することができ、プラグ材料の充填工程から平坦化までの工程を１回で完了でき、工程の簡略化を図ることができる。
【発明を実施するための最良の形態】
【００２３】
この発明の第１の実施の形態を図１に基づいて説明する。図１は、本発明の第１の実施形態に関する強誘電体容量素子の断面図である。
【００２４】
図１に示すように、シリコン基板１０１上に素子分離絶縁膜１０２とアクセストランジスタのソースまたはドレイン領域１０３が形成されている。更に、シリコン基板１０１上に第１の層間絶縁膜１０４が形成され、第１の層間絶縁膜１０４中にコンタクトホール１１３が形成されている。コンタクトホール１１３は、下部領域の水平方向の断面積が小さく、上部領域の水平方向の断面積が大きい。また、コンタクトホール１１３内に密着層兼バリア層１０５および導電性プラグ１０６が埋め込まれ、導電性プラグ１０６上を含む第１の層間絶縁膜１０４上にバリア層１０８を介して下部電極１０９が形成されている。この際、コンタクトホール１１３の上部領域の周囲は、下部電極１０９の周囲よりも内側に配置される。
【００２５】
また、上記のようにコンタクトホール１１３およびこのコンタクトホール１１３内に埋め込まれた導電性プラグ１０６を介して、ソースまたはドレイン領域１０３がバリア層１０８および下部電極１０９に接続されている。また、第２の層間絶縁膜１１０が下部電極１０９の周囲を埋めるように形成され、さらに、下部電極１０９上および第２の層間絶縁膜１１０上に強誘電体薄膜（容量絶縁膜）１１１および上部電極１１２がこの順に形成されている。これにより下層にバリア層１０８を有する下部電極１０９、強誘電体薄膜１１１および上部電極１１２により容量素子が構成される。
【００２６】
なお、本実施形態においてはプラグ中にシーム１０７が残存しているが、このシーム１０７はプラグ上面に露出しないように形成されている。
【００２７】
このような構成にすれば、コンタクトホール１１３の上部領域の水平方向の断面積が大きいためにプラグ１０６とバリア層１０８との接触面積が相対的に広くなり、プラグ１０６の周囲の層間絶縁膜１０４とバリア層１０８との接触面積が相対的に狭くなるため、バリア層全体として体積膨張が抑制され、バリア層１０８の剥離を防止することができる。
【００２８】
また、コンタクトホール１１３の上部領域の水平方向の断面積が大きいためにこの部分はプラグ材料が充填されやすく、水平方向の断面積の小さいコンタクトホール１１３の下部領域においてシーム１０７が発生してもシーム１０７の上部はプラグ材料が完全に覆い、シーム１０７がプラグ上面に露出しないように形成することができ、プラグ材料の充填工程から平坦化までの工程を１回で完了でき、工程の簡略化を図ることができる。
【００２９】
この発明の第２の実施の形態を図２に基づいて説明する。図２は、本発明の第２の実施形態に関する強誘電体容量素子の断面図である。
【００３０】
図２に示すように、シリコン基板２０１上に素子分離絶縁膜２０２とアクセストランジスタのソースまたはドレイン領域２０３が形成されている。更に、シリコン基板２０１上に第１の層間絶縁膜２０４が形成され、第１の層間絶縁膜２０４中にコンタクトホール２１３が形成されている。また、コンタクトホール２１３内に密着層兼バリア層２０５および導電性プラグ２０６が埋め込まれ、導電性プラグ２０６上を含む第１の層間絶縁膜２０４上にバリア層２０８を介して下部電極２０９が形成されている。コンタクトホール２１３は、下部領域の水平方向の断面積が小さく、上部領域の水平方向の断面積がバリア層２０８および下部電極２０９の水平方向の断面積とほぼ等しくなる程度に大きい。
【００３１】
通常、強誘電体材料の結晶化に用いられるのは６００℃〜８００℃の酸素雰囲気であり、３０ｍｉｎ〜６０ｍｉｎ程度の処理であれば、バリア層２０８と第１の層間絶縁膜２０４の界面を通して酸素が滲入し、バリア層２０８の端部から３０ｎｍ程度奥まで酸化作用が働く。この酸化を避けるため、プラグ２０６の上部の断面形状は、下部電極２０９の外周から５０ｎｍ以上内側にその周囲が位置するように設定されている。
【００３２】
また、上記のようにコンタクトホール２１３およびこのコンタクトホール２１３内に埋め込まれた導電性プラグ２０６を介して、ソースまたはドレイン領域２０３がバリア層２０８および下部電極２０９に接続されている。また、第２の層間絶縁膜２１０が下部電極２０９の周囲を埋めるように形成され、さらに、下部電極２０９上および第２の層間絶縁膜２１０上に強誘電体薄膜（容量絶縁膜）２１１および上部電極２１２がこの順に形成されている。これにより下層にバリア層２０８を有する下部電極２０９、強誘電体薄膜２１１および上部電極２１２により容量素子が構成される。
【００３３】
なお、本実施形態においても第１の実施形態と同様に、プラグ中にシーム２０７が残存しているが、このシーム２０７はプラグ上面に露出しないように形成されている。
【００３４】
このような構成にすれば、コンタクトホール２１３の上部領域の水平方向の断面積がバリア層２０８および下部電極２０９の水平方向の断面積とほぼ等しいためにプラグ２０６とバリア層２０８との接触面積が相対的に非常に広くなり、プラグ２０６の周囲の層間絶縁膜２０４とバリア層２０８との接触面積が相対的に極めて狭くなるため、バリア層全体として体積膨張が第１の実施形態以上に抑制され、バリア層２０８の剥離を防止することができる。
【００３５】
また、コンタクトホール２１３の上部領域の水平方向の断面積がバリア層２０８および下部電極２０９の水平方向の断面積とほぼ等しい程度に大きいためこの部分はプラグ材料が充填されやすく、水平方向の断面積の小さいコンタクトホール２１３の下部領域においてシーム２０７が発生してもシーム２０７の上部はプラグ材料が完全に覆い、シーム２０７がプラグ上面に露出しないように形成することができ、プラグ材料の充填工程から平坦化までの工程を１回で完了でき、工程の簡略化を図ることができる。
【００３６】
この発明の第３の実施の形態を図３および図４に基づいて説明する。図３および図４は、本発明の第３の実施形態に関する強誘電体容量素子の製造方法の工程断面図である。なお、本実施形態は、第２の実施形態における強誘電体容量素子を実現するための製造方法を示すものであるが、第１の実施形態についても同様の製造方法で実現することができる。
【００３７】
先ず、図３（ａ）では、シリコン基板３０１上に素子分離絶縁膜３０２とアクセストランジスタのソースまたはドレイン領域３０３を形成し、シリコン基板３０１の表面に第１の層間絶縁膜３０４を堆積させる。
【００３８】
次に、図３（ｂ）では、フォトマスクとエッチングにより、キャパシタの下部電極と同等以下の大きさ（下部電極の周囲から５０ｎｍ以上小さい）の水平方向の断面積で、ＣＭＰ工程のばらつきを考慮して、深さが２０ｎｍ以下にならない程度の凹部（２０ｎｍ＋ＣＭＰばらつき以上の深さ）を形成する。続いてフォトマスクを除去し、改めてフォトマスクとエッチングにより、上記凹部内に凹部よりも水平方向の断面積が小さく、下部のソースまたはドレイン領域３０３と接続するコンタクトホール３１３を形成する。その後、Ｔｉ、ＴｉＮ等の密着層兼バリア層３０５およびＷ等の導電性プラグ材料３０６を全面に堆積し、コンタクトホール３１３内にプラグ材料３０６を充填する。これによって、上部が太く下部が細い導電性プラグ３０６の原形が出来上がる。このとき、水平方向の断面積の小さいコンタクトホール３１３の下部領域においては、プラグ材料３０６が充填されないシーム３０７がコンタクトホール３１３の中央部に形成されるが、コンタクトホール３１３の上部領域の水平方向の断面積が広いために、シーム３０７の上方がプラグ材料３０６で完全に覆われる。
【００３９】
図３（ｃ）では、ＣＭＰによってプラグ３０６の太い部分で、且つ、シーム３０７の最上部に達しないように研磨量を調整して下部電極一体型プラグ３０６を形成する。
【００４０】
図３（ｄ）では、ＣＭＰによって平坦化されたプラグおよび第１の層間絶縁膜３０４の表面に、ＴｉＡｌＮ等のバリア材料３０８および下部電極材料３０９を堆積させる。
【００４１】
図４（ａ）では、フォトマスクとエッチングにより、下部電極３０９およびバリア膜３０８を形成する。
【００４２】
図４（ｂ）では、第２の層間絶縁膜材料３１０を全面に堆積した後、ＣＭＰまたはエッチングによって下部電極３０９の上面が露出するまで平坦化しながら表面を下げ、下部電極３０９の周囲を埋める第２の層間絶縁膜３１０を形成する。
【００４３】
図４（ｃ）では、平坦化された下部電極３０９および第２の層間絶縁膜３１０の表面に、強誘電体薄膜３１１および上部電極材料３１２を堆積する。
【００４４】
図４（ｄ）では、フォトマスクとエッチングにより、上部電極３１２および強誘電体薄膜３１１を加工し、容量素子を形成している。
【００４５】
尚、本説明では、プラグ上部の大きい凹部を形成した後、下部のソースまたはドレイン領域３０３への小さいコンタクトホール３１３を形成しているが、工程の順番を逆にして、先に小さいコンタクトホール３１３を形成した後、ウェットエッチング等を用いて上部の凹部を設けても同様の効果が得られる。また、プラグ上部の大きさは、下部電極３０９と同等であっても、それ以下であっても製造方法は同様であるため、第１の実施形態に対応する製造方法については説明を省略する。
【００４６】
このような構成にすれば、コンタクトホール３１３の上部領域の水平方向の断面積がバリア層３０８および下部電極３０９の水平方向の断面積とほぼ等しいためにプラグ３０６とバリア層３０８との接触面積が相対的に非常に広くなり、プラグ３０６の周囲の層間絶縁膜３０４とバリア層３０８との接触面積が相対的に極めて狭くなるため、バリア層全体として体積膨張が抑制され、バリア層３０８の剥離を防止することができる。
【００４７】
また、コンタクトホール３１３の上部領域の水平方向の断面積がバリア層３０８および下部電極３０９の水平方向の断面積とほぼ等しい程度に大きいためこの部分はプラグ材料３０６が充填されやすく、水平方向の断面積の小さいコンタクトホール３１３の下部においてシーム３０７が発生してもシーム３０７の上部はプラグ材料３０６が完全に覆い、シーム３０７がプラグ上面に露出しないように形成することができ、プラグ材料３０６の充填工程から平坦化までの工程を１回で完了でき、工程の簡略化を図ることができる。
【産業上の利用可能性】
【００４８】
本発明にかかる半導体装置およびその製造方法は、データ保持特性に優れた強誘電体不揮発性メモリを実現することができ、強誘電体薄膜を用いた半導体メモリセルのキャパシタ構造等に有用である。
【図面の簡単な説明】
【００４９】
【図１】本発明の第１の実施形態における容量素子の断面図である。
【図２】本発明の第２の実施形態における容量素子の断面図である。
【図３】本発明の第３の実施形態における容量素子の工程断面図である。
【図４】本発明の第３の実施形態における容量素子の工程断面図である。
【図５】従来の実施形態におけるプラグ形成部の工程断面図である。
【符号の説明】
【００５０】
１０１  シリコン基板
１０２  素子分離絶縁膜
１０３  ソース・ドレイン領域
１０４  第１の層間絶縁膜
１０５  密着層兼バリア層
１０６  導電性プラグ
１０７  シーム
１０８  バリア膜
１０９  下部電極
１１０  第２の層間絶縁膜
１１１  強誘電体薄膜
１１２  上部電極
１１３  コンタクトホール
２０１  シリコン基板
２０２  素子分離絶縁膜
２０３  ソース・ドレイン領域
２０４  第１の層間絶縁膜
２０５  密着層兼バリア層
２０６  導電性プラグ
２０７  シーム
２０８  バリア膜
２０９  下部電極
２１０  第２の層間絶縁膜
２１１  強誘電体薄膜
２１２  上部電極
２１３  コンタクトホール
３０１  シリコン基板
３０２  素子分離絶縁膜
３０３  ソース・ドレイン領域
３０４  第１の層間絶縁膜
３０５  密着層兼バリア層
３０６  導電性プラグ
３０７  シーム
３０８  バリア膜
３０９  下部電極
３１０  第２の層間絶縁膜
３１１  強誘電体薄膜
３１２  上部電極
３１３  コンタクトホール
４０１  層間絶縁膜
４０２  コンタクトホール
４０３  密着層兼バリア層
４０４  第１の導電材料
４０５  シーム
４０６  第２の導電材料
４０７  第３の導電材料
【図１】
2005045040.tif 000003
【図２】
2005045040.tif 000004
【図３】
2005045040.tif 000005
【図４】
2005045040.tif 000006
【図５】
2005045040.tif 000007