(57)【要約】【課題】  不揮発性半導体記憶装置の特性を向上させる。【解決手段】  電荷を蓄積するための窒化シリコン膜ＳＩＮと、その上下に位置する酸化膜ＢＯＴＯＸ、ＴＯＰＯＸとからなるＯＮＯ膜、その上部のメモリゲート電極ＭＧ、その側部にＯＮＯ膜を介して位置する選択ゲート電極ＳＧ、その下部に位置するゲート絶縁膜ＳＧＯＸ、ソース領域ＭＳおよびドレイン領域ＭＤを有するメモリセルのソース領域ＭＳに正電位を、メモリゲート電極ＭＧに負電位を、選択ゲート電極ＳＧに正電位を印加し、ドレイン領域ＭＤからソース領域ＭＳに電子を流しながら、ＢＴＢＴにより発生したホールを窒化シリコン膜ＳＩＮに注入して消去を行う。【選択図】  図３１
2005294498.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板中に形成された第１および第２半導体領域と、
（ｂ）前記第１および第２半導体領域間上の前記半導体基板の上部に形成され、前記第１半導体領域側に位置する第１導電体および前記第２半導体領域側に位置する第２導電体と、
（ｃ）前記第１導電体と前記半導体基板との間に形成された第１絶縁膜と、
（ｄ）前記第２導電体と前記半導体基板との間に形成された第２絶縁膜であって、その内部に電荷蓄積部を有する第２絶縁膜と、を有し、
（ｅ）前記第２半導体領域に正または負の一方である第１極性の電位を印加し、前記第２導電体に前記第１極性とは逆の第２極性の電位を印加し、前記第１導電体に前記第１極性と同じ極性の電位を印加することで、前記第１極性と同じ極性の第１のキャリアを前記電荷蓄積部に注入することにより消去を行うことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第１および第２半導体領域がｎ型の半導体領域の場合は、前記第１極性は正に対応し、前記第２極性は負に対応し、前記第１のキャリアは正孔に対応し、
前記第１および第２半導体領域がｐ型の半導体領域の場合は、前記第１極性は負に対応し、前記第２極性は正に対応し、前記第１のキャリアは電子に対応することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記（ｅ）の前記第１のキャリアの注入は、バンド間トンネル現象により発生した前記第１のキャリアを用いて行うことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
前記（ｅ）の前記第１のキャリアの注入は、前記第１および第２半導体領域間に電流が流れる状態で行われることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項５】
前記（ｅ）の前記第１のキャリアの注入を、前記第１および第２半導体領域間に０．１〜１０μＡの電流を流して行うことを特徴とする請求項４記載の不揮発性半導体記憶装置。
【請求項６】
前記（ｅ）の前記第１のキャリアの注入を、前記第１および第２半導体領域間に流れる電流値が一定となるよう回路的に自動制御して行うことを特徴とする請求項４記載の不揮発性半導体記憶装置。
【請求項７】
前記（ｅ）の前記第１のキャリアの注入を開始した後に、前記第１および第２半導体領域間に電流を流し始めることを特徴とする請求項４記載の不揮発性半導体記憶装置。
【請求項８】
前記（ｅ）の前記第１のキャリアの注入の際に、前記第１および第２半導体領域間に流れる第２のキャリアであって前記第１のキャリアとは逆の極性を有する前記第２のキャリアを前記電荷蓄積部に注入することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項９】
前記第１のキャリアは正孔であり、前記第２のキャリアは電子であることを特徴とする請求項８記載の不揮発性半導体記憶装置。
【請求項１０】
前記第２のキャリアの注入位置は、前記第２導電体の端部近傍の前記電荷蓄積部であることを特徴とする請求項８記載の不揮発性半導体記憶装置。
【請求項１１】
前記（ｅ）の消去により、前記第２導電体をゲート電極とするＭＩＳＦＥＴの閾値が低下することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項１２】
前記第１および第２半導体領域間に流れ、前記第１のキャリアとは逆の極性を有する第２のキャリアを前記第２絶縁膜の前記第１導電体側の端部近傍に蓄積することにより書込みを行うことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項１３】
前記電荷蓄積部は、前記第２絶縁膜中に形成されたトラップ性絶縁膜であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項１４】
前記電荷蓄積部は、前記第２絶縁膜中に形成された窒化膜であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項１５】
前記第２絶縁膜は、第１酸化膜、窒化膜および第２酸化膜の積層膜であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項１６】
前記第１および第２酸化膜は、３ｎｍ以上であることを特徴とする請求項１５記載の不揮発性半導体記憶装置。
【請求項１７】
前記電荷蓄積部は、前記第２絶縁膜中に形成された複数の導電性の微粒子であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項１８】
（ｆ）前記第２導電体の下部の前記半導体基板中には、第３半導体領域が形成され、
（ｆ１）前記第３半導体領域を構成する不純物の導電型は、前記第２半導体領域を構成する不純物の導電型と同じであり、
（ｆ２）前記第３半導体領域の不純物濃度は、前記第２半導体領域の不純物濃度より低いことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項１９】
前記電荷蓄積部に電荷が蓄積されていない状態において、前記第２導電体をゲート電極とするＭＩＳＦＥＴの閾値は、前記第１導電体をゲート電極とするＭＩＳＦＥＴの閾値より小さいことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項２０】
（ａ）半導体基板中に形成された第１および第２半導体領域と、
（ｂ）前記第１および第２半導体領域間上の前記半導体基板の上部に形成された第１導電体および第２導電体と、
（ｃ）前記第１導電体と前記半導体基板との間に形成された第１絶縁膜と、
（ｄ）前記第２導電体と前記半導体基板との間に形成された第２絶縁膜であって、その内部に電荷蓄積部を有する第２絶縁膜と、を有し、
（ｅ）前記第１および第２半導体領域間に電流が流れる状態で、バンド間トンネル現象により発生したキャリアを前記電荷蓄積部に注入することにより消去を行うことを特徴とする不揮発性半導体記憶装置。
【請求項２１】
前記キャリアは正孔であることを特徴とする請求項２０記載の不揮発性半導体記憶装置。
【請求項２２】
（ａ）半導体基板中に形成された第１および第２半導体領域と、
（ｂ）前記第１および第２半導体領域間上の前記半導体基板の上部に形成された第１導電体および第２導電体と、
（ｃ）前記第１導電体と前記半導体基板との間に形成された第１絶縁膜と、
（ｄ）前記第２導電体と前記半導体基板との間に形成された第２絶縁膜であって、その内部に電荷蓄積部を有する第２絶縁膜と、
を有するメモリセルが、複数アレイ状に配置され、
（ｅ）前記複数のメモリセルのうち、
第１方向に並ぶ前記メモリセルの前記第１導電体を接続する第１線と、
前記第１方向と直交する第２方向に並ぶ前記メモリセルの、前記第１導電体側に位置する前記第１半導体領域を接続する第２線と、
を複数有し、
（ｆ）前記複数のメモリセルのうち選択メモリセルに接続される前記第１線に正または負の一方である第１極性の電位を印加した状態で、バンド間トンネル現象により発生した前記第１極性と同じ極性の第１のキャリアを前記選択メモリセルの前記電荷蓄積部に注入することにより消去を行うことを特徴とする不揮発性半導体記憶装置。
【請求項２３】
前記第１および第２半導体領域がｎ型の半導体領域の場合は、前記第１極性は正に対応し、前記第１のキャリアは正孔に対応し、
前記第１および第２半導体領域がｐ型の半導体領域の場合は、前記第１極性は負に対応し、前記第１のキャリアは電子に対応することを特徴とする請求項２２記載の不揮発性半導体記憶装置。
【請求項２４】
前記（ｆ）の前記第１のキャリアの注入は、前記選択メモリセルの前記第１および第２半導体領域間に電流が流れる状態で行われることを特徴とする請求項２２記載の不揮発性半導体記憶装置。
【請求項２５】
前記（ｆ）の前記第１のキャリアの注入の際に、前記選択メモリセルの前記第１および第２半導体領域間に流れる第２のキャリアであって前記第１のキャリアとは逆の極性を有する前記第２のキャリアを前記選択メモリセルの前記電荷蓄積部に注入することを特徴とする請求項２２記載の不揮発性半導体記憶装置。
【請求項２６】
前記第１のキャリアは正孔であり、前記第２のキャリアは電子であることを特徴とする請求項２５記載の不揮発性半導体記憶装置。
【請求項２７】
前記第２のキャリアの注入位置は、前記第２導電体の端部近傍の前記電荷蓄積部であることを特徴とする請求項２５記載の不揮発性半導体記憶装置。
【請求項２８】
前記（ｅ）の複数のメモリセルのうち選択メモリセルに接続される前記第１および第２半導体領域間に流れ、前記第１のキャリアとは逆の極性を有する第２のキャリアを前記第２絶縁膜の前記第１導電体側の端部近傍に蓄積することにより書込みを行うことを特徴とする請求項２２記載の不揮発性半導体記憶装置。
【請求項２９】
前記（ｆ）の消去は、
（ｆ１）前記複数の第１線のうち前記選択メモリセルに接続される前記第１線には、第１電位Ｖ１を印加し、
（ｆ２）前記複数の第１線のうち前記選択メモリセルに接続されない前記第１線には、第２電位Ｖ２を印加し、
（ｆ３）前記複数の第２線のうち前記選択メモリセルに接続される前記第２線には、第３電位Ｖ３を印加し、
（ｆ４）前記複数の第２線のうち前記選択メモリセルに接続されない前記第２線には、第４電位Ｖ４を印加して行われ、
（ｆ５）前記第１〜第４電位について、
前記第３電位は、前記第１電位より小さく（Ｖ３＜Ｖ１）、前記第２電位以上（Ｖ３≧Ｖ２）であり、
前記第４電位は、前記第１電位以上（Ｖ４≧Ｖ１）で、前記第２電位以上（Ｖ４≧Ｖ２）であることを特徴とする請求項２２記載の不揮発性半導体記憶装置。
【請求項３０】
前記不揮発性半導体記憶装置は、さらに、
（ｇ）前記複数のメモリセルのうち前記第１方向に並ぶ前記メモリセルの前記第２半導体領域を接続する第３線を複数有し、
前記複数の第３線は、所定の単位で互いに接続されていることを特徴とする請求項２２記載の不揮発性半導体記憶装置。
【請求項３１】
前記不揮発性半導体記憶装置は、さらに、
（ｇ）前記複数のメモリセルのうち前記第１方向に並ぶ前記メモリセルの前記第２導電体を接続する第３線を複数有し、
前記複数の第３線は、所定の単位で互いに接続されていることを特徴とする請求項２２記載の不揮発性半導体記憶装置。
【請求項３２】
（ａ）半導体基板中に形成された第１および第２半導体領域と、
（ｂ）前記第１および第２半導体領域間上の前記半導体基板の上部に形成された第１導電体および第２導電体と、
（ｃ）前記第１導電体と前記半導体基板との間に形成された第１絶縁膜と、
（ｄ）前記第２導電体と前記半導体基板との間に形成された第２絶縁膜であって、その内部に電荷蓄積部を有する第２絶縁膜と、
を有するメモリセルが、複数アレイ状に配置され、
（ｅ）前記複数のメモリセルのうち、
第１方向に並ぶ前記メモリセルの前記第１導電体を接続する第１線と、
前記第１方向と直交する第２方向に並ぶ前記メモリセルの、前記第２導電体側に位置する前記第２半導体領域を接続する第２線と、
前記第１方向に並ぶ前記メモリセルの、前記第１半導体領域を接続する第３線と、
を複数有し、
（ｆ）前記複数のメモリセルのうち選択メモリセルに接続される前記第１線に正または負の一方である第１極性の電位を印加した状態で、バンド間トンネル現象により発生した前記第１極性と同じ極性の第１のキャリアを前記選択メモリセルの前記電荷蓄積部に注入することにより消去を行うことを特徴とする不揮発性半導体記憶装置。
【請求項３３】
前記第１および第２半導体領域がｎ型の半導体領域の場合は、前記第１極性は正に対応し、前記第１のキャリアは正孔に対応し、
前記第１および第２半導体領域がｐ型の半導体領域の場合は、前記第１極性は負に対応し、前記第１のキャリアは電子に対応することを特徴とする請求項３２記載の不揮発性半導体記憶装置。
【請求項３４】
前記（ｆ）の前記第１のキャリアの注入は、前記選択メモリセルの前記第１および第２半導体領域間に電流が流れる状態で行われることを特徴とする請求項３２記載の不揮発性半導体記憶装置。
【請求項３５】
前記（ｆ）の前記第１のキャリアの注入の際に、前記選択メモリセルの前記第１および第２半導体領域間に流れる第２のキャリアであって前記第１のキャリアとは逆の極性を有する前記第２のキャリアを前記選択メモリセルの前記電荷蓄積部に注入することを特徴とする請求項３２記載の不揮発性半導体記憶装置。
【請求項３６】
前記第１のキャリアは正孔であり、前記第２のキャリアは電子であることを特徴とする請求項３５記載の不揮発性半導体記憶装置。
【請求項３７】
前記第２のキャリアの注入位置は、前記第２導電体の端部近傍の前記電荷蓄積部であることを特徴とする請求項３５記載の不揮発性半導体記憶装置。
【請求項３８】
前記（ｅ）の前記複数のメモリセルのうち選択メモリセルに接続される前記第１および第２半導体領域間に流れ、前記第１のキャリアとは逆の極性を有する第２のキャリアを前記第２絶縁膜の前記第１導電体側の端部近傍に蓄積することにより書込みを行うことを特徴とする請求項３２記載の不揮発性半導体記憶装置。
【請求項３９】
前記（ｆ）の消去は、
（ｆ１）前記複数の第１線のうち前記選択メモリセルに接続される前記第１線には、第１電位Ｖ１を印加し、
（ｆ２）前記複数の第１線のうち前記選択メモリセルに接続されない前記第１線には、第２電位Ｖ２を印加し、
（ｆ３）前記複数の第３線のうち前記選択メモリセルに接続される前記第３線には、第３電位Ｖ３を印加し、
（ｆ４）前記複数の第３線のうち前記選択メモリセルに接続されない前記第３線には、第４電位Ｖ４を印加して行い、
（ｆ５）前記第１〜第４電位について、
前記第３電位は、前記第１電位より小さく（Ｖ３＜Ｖ１）、前記第２電位以上（Ｖ３≧Ｖ２）であり、
前記第４電位は、前記第１電位以上（Ｖ４≧Ｖ１）であり、前記第２電位以上（Ｖ４≧Ｖ２）であることを特徴とする請求項３２記載の不揮発性半導体記憶装置。
【請求項４０】
前記複数の第３線は、所定の単位で互いに接続されていることを特徴とする請求項３２記載の不揮発性半導体記憶装置。
【請求項４１】
前記不揮発性半導体記憶装置は、さらに、
（ｇ）前記複数のメモリセルのうち前記第１方向に並ぶ前記メモリセルの前記第２導電体を接続する第４線を複数有し、
前記複数の第４線は、所定の単位で互いに接続されていることを特徴とする請求項３２記載の不揮発性半導体記憶装置。
【請求項４２】
（ａ）半導体基板中に形成された第１および第２半導体領域と、
（ｂ）前記第１および第２半導体領域間上の前記半導体基板の上部に形成され、前記第１半導体領域側に位置する第１導電体および前記第２半導体領域側に位置する第２導電体と、
（ｃ）前記第１導電体と前記半導体基板との間に形成された第１絶縁膜と、
（ｄ）前記第２導電体と前記半導体基板との間に形成された第２絶縁膜であって、その内部に電荷蓄積部を有する第２絶縁膜と、を有し、
書込み動作時に、
（ｅ）前記第２導電体に正電位を印加し、前記第２半導体領域に正電位を印加し、前記第１導電体に正電位を印加することで前記電荷蓄積部に電子を注入することと、
（ｆ）前記第２導電体に正電位を印加し、前記第２半導体領域に０Ｖまたは前記第２導電体に比べ低い正電位を印加し、前記第１導電体に前記第１半導体領域に比べ等しいか低い電位を印加することで、前記電荷蓄積部に電子を注入することとを行うことを特徴とする不揮発性半導体記憶装置。
【請求項４３】
（ａ）半導体基板中に形成された第１および第２半導体領域と、
（ｂ）前記第１および第２半導体領域間上の前記半導体基板の上部に形成され、前記第１半導体領域側に位置する第１導電体および前記第２半導体領域側に位置する第２導電体と、
（ｃ）前記第１導電体と前記半導体基板との間に形成された第１絶縁膜と、
（ｄ）前記第２導電体と前記半導体基板との間に形成された第２絶縁膜であって、その内部に電荷蓄積部を有する第２絶縁膜と、を有し、
消去動作時に、
（ｅ）前記第２導電体に負電位を印加し、前記第２半導体領域に正電位を印加し、前記第１導電体に正電位を印加することで前記電荷蓄積部に正孔を注入することと、
（ｆ）前記第２導電体に正電位を印加し、前記第２半導体領域に０Ｖまたは前記第２導電体に比べ低い正電位を印加し、前記第１導電体に前記第１半導体領域に比べ等しいか低い電位を印加することで、前記電荷蓄積部に電子を注入することとを行うことを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性半導体記憶装置に関し、特に、消去動作の高速化と書換え耐性の向上に適した不揮発性半導体記憶装置に関するものである。
【背景技術】
【０００２】
電気的に書込・消去が可能な不揮発性半導体記憶装置として、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が広く使用されている。現在広く用いられているフラッシュメモリに代表されるこれらの記憶装置（メモリ）は、ＭＯＳ（Metal Oxide Semiconductor）トランジスタのゲート電極下に、酸化膜で囲まれた導電性の浮遊ゲート電極やトラップ性絶縁膜を有しており、浮遊ゲート電極やトラップ性絶縁膜での電荷蓄積状態を記憶情報とし、それをトランジスタの閾値として読み出すものである。このトラップ性絶縁膜とは、電荷の蓄積可能な絶縁膜をいい、一例として、窒化シリコン膜等があげられる。このような電荷蓄積領域への電荷の注入・放出によってＭＯＳトランジスタのしきい値をシフトさせ記憶素子として動作させる。このフラッシュメモリとしては、追って詳細に説明するＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）膜を用いたスプリットゲート型セルがある。
【０００３】
かかるメモリにおいては、電荷蓄積領域として窒化シリコン膜を用いることで、導電性の浮遊ゲート膜と比べ、１）離散的に電荷を蓄積するためにデータ保持の信頼性に優れる。また、２）データ保持の信頼性に優れているために窒化シリコン膜上下の酸化膜を薄膜化でき、書込み・消去動作の低電圧化が可能である、等の利点を有する。
【０００４】
また、スプリットゲート型セルを用いることで、１）ソースサイド注入方式でホットエレクトロンを窒化シリコン膜に注入することができ、電子注入効率に優れ、高速、低電流の書込みが可能である。また、２）書込み・消去動作の制御が簡単であるがために周辺回路を小規模にすることができる、等の利点も有する。
【０００５】
上記メモリの消去方式としては、トンネリング消去方式とホットホール注入方式（正孔注入方式）の２つが知られている。例えば、特許文献１（特開２００１−１０２４６６号公報）には、トンネリング消去方式を用いたメモリセルが記載され、また、特許文献２（ＵＳＰ５，９６９，３８３号公報）、特許文献３（ＵＳＰ６，２４８，６３３号公報）、特許文献４（特開２００３−４６００２号公報）には、ＢＴＢＴホットホール注入消去方式を用いたメモリセルが記載されている。
【０００６】
トンネリング消去方式では、書込みにより窒化シリコン膜中に注入している電子を、電界をかけることで、窒化シリコン膜の上部もしくは下部の酸化膜をトンネリングさせて、ゲート電極もしくは基板へ引き抜いて消去を行う。
【０００７】
もう一方のＢＴＢＴホットホール注入消去方式では、電子を引き抜く代わりに、正電荷を持つホール（正孔）を注入することで閾値を変化させるものである。正孔の注入には、２００３年アイ・イー・イー・イー  インターナショナル  エレクトロン  デバイシズ  ミーティング  テクニカル  ダイジェスト１５７頁から１６０頁(IEEE International Electron Devices Meeting 2003, pp. 157-160)に記述されているように、ＢＴＢＴ（Band-To-Band Tunneling）現象によリ正孔を発生させ電界加速することで絶縁膜中に注入することが知られている（非特許文献１参照）。
【特許文献１】特開２００１−１０２４６６号公報
【特許文献２】ＵＳＰ５，９６９，３８３号公報
【特許文献３】ＵＳＰ６，２４８，６３３号公報
【特許文献４】特開２００３−４６００２号公報
【非特許文献１】２００３年アイ・イー・イー・イー  インターナショナル  エレクトロン  デバイシズ  ミーティング  テクニカル  ダイジェスト１５７〜１６０頁(IEEE International Electron Devices Meeting 2003, pp. 157-160)
【発明の開示】
【発明が解決しようとする課題】
【０００８】
前述のトンネル消去方式と、正孔注入方式（ＢＴＢＴホットホール注入方式）を比較すると、トンネリング消去方式の場合、データ保持特性と消去特性とのトレードオフ関係が問題点として挙げられる。すなわち、データ保持特性を向上させるには、電荷リークを抑制する窒化シリコン膜上下の酸化膜やトラップを増やすため窒化シリコン膜自体を厚膜化しなければならない。しかしながら、消去動作において、電荷を厚い酸化膜をトンネルさせることが必要になる結果、消去速度が遅くなってしまう。また、消去速度向上のためには、消去電圧の高電圧化が必要であるが、この高電圧化により周辺回路は大規模なものとなり、チップコストの増大を招くことになる。電子を引き抜く側の酸化膜は、電子のトンネリングが起こる範囲内の薄い膜厚に限定され、データ保持特性が制約されることになる。
【０００９】
さらに、書込みの際に注入した電子を引き抜いて消去を行うために、消去後のしきい値電圧を、窒化シリコン膜が電気的に中性である初期のしきい値電圧よりも下げることができない。しきい値を十分に下げることができなければ、読出し電流を大きく取れないことになり、読出しの高速化に不利となる。
【００１０】
これに対して、正孔注入消去方式（ＢＴＢＴホットホール注入消去方式）の場合、消去後のしきい値を初期よりも負側にシフトさせることが可能となる。すなわち、消去動作により、絶縁膜中に正電荷が注入蓄積されるため、閾値は初期の値より低く負側にすることができる。これにより多くの電流を流せる状態にすることができるため、半導体回路の高速動作に好適である。そこで、近年、正孔注入消去方式が注目されている。
【００１１】
正孔注入消去方式（ＢＴＢＴホットホール注入消去方式）による消去動作においては、ＮＭＯＳを基本としたメモリセルでは、ソース拡散層に正電圧を、ゲート電極に負電圧を印加し、ソース拡散層端部でＢＴＢＴによって発生させたホール（正孔）を、ソース拡散層とゲート電極に印加した高電圧が作る電界によって加速し、窒化シリコン膜中に注入して消去を行うことができる。
【００１２】
しかしながら、本発明者の検討によれば、この正孔注入消去方式（ＢＴＢＴホットホール注入消去方式）を用いた場合、ホール（正孔）の注入が局所的に行われるため、ホールが蓄積することが分かった。このホールの蓄積は、消去特性を劣化させること、および、電荷の保持特性を劣化させるという問題を生じさせる。
【００１３】
正孔注入消去方式を用いた場合の上記消去特性の劣化は、以下のようにして発生する。メモリゲート（ＭＧ）に負電位を与え、ソース（ＭＳ）に正電位を与えることで、消去動作時のホットホールは、図３０に示されるように、ソース領域ＭＳ端部（図３０のｂ部）で発生し、シリコン基板に面した窒化膜（ＳＩＮ）中の全域に注入される。この結果、消去を行っている最中に、ホール発生部位（図３０のｂ部）の直上の窒化膜中（図３０のｃ部）にホール（正孔）が蓄積されてゆく。なお、図２９は、不揮発性半導体記憶装置（フラッシュメモリ）の書込み時のホットエレクトロンの発生場所を示す要部断面図であり、書込み時の電荷蓄積部への電子の注入状態が模式的に示されており、図３０は、不揮発性半導体記憶装置の消去時のホットホールの発生場所を示す要部断面図であり、消去時の電荷蓄積部へのホールの注入状態が模式的に示されている。図２９および図３０のフラッシュメモリの各部位については、後述する本発明の実施の形態と対応する部位と同一の符号を付してあるので、その説明は省略する。
【００１４】
このホールが蓄積することにより、ソース拡散層（ＭＳ）端部の絶縁膜−基板界面にかかる垂直方向電界が減少してホールの発生量が減り、消去動作が停止することになる。また、書換えを繰り返し行うと、ホール発生部位上部の窒化膜中のホール蓄積量が増加していき、書込みによって注入した電子を完全に消去する前にホールの発生が止まることになる。この結果、書込み消去動作を繰り返し行うことが制限されてしまう問題が生じる。
【００１５】
また、蓄積されたホールは、電荷保持特性を劣化させる。すなわち、書込み状態では、注入された電子により電荷が保持されなければならない。しかしながら、前述したようにＢＴＢＴによるホール注入はソース拡散層端でホールを発生させるため、拡散層直上に過度にホールが蓄積された場合、書込み状態でもホールが局所的に蓄積された状態となる。そのため、ホールと電子の再結合による閾値変化が、保持特性の劣化として観測されることになる。
【００１６】
本発明の目的は、不揮発性半導体記憶装置の高性能化・高信頼化を図ることにある。
【００１７】
また、本発明の目的は、消去動作により蓄積されるホール（正孔）による特性劣化を解消することにある。
【００１８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２０】
本発明は、消去動作により蓄積されるキャリア（正孔）に対して、逆の極性のキャリア（電子）を注入し、電荷を中和させるものである。
【００２１】
また、本発明の不揮発性半導体記憶装置は、（ａ）半導体基板中に形成された第１および第２半導体領域と、（ｂ）前記第１および第２半導体領域間上の前記半導体基板の上部に形成され、第１半導体領域側に位置する第１導電体および第２半導体領域側に位置する第２導電体と、（ｃ）前記第１導電体と前記半導体基板との間に形成された第１絶縁膜と、（ｄ）前記第２導電体と前記半導体基板との間に形成された第２絶縁膜であって、その内部に電荷保持部を有する第２絶縁膜と、を有し、（ｅ）該電荷蓄積部に電子注入を行う動作と、（ｆ）該電荷保持部に正孔注入を行う動作、を行う不揮発性半導体記憶装置において、正孔注入にあわせて電子の注入を行うことで電荷中和動作を行うものである。
【００２２】
また、本発明の不揮発性半導体記憶装置は、（ａ）半導体基板中に形成された第１および第２半導体領域と、（ｂ）前記第１および第２半導体領域間上の前記半導体基板の上部に形成され、前記第１半導体領域側に位置する第１導電体および前記第２半導体領域側に位置する第２導電体と、（ｃ）前記第１導電体と前記半導体基板との間に形成された第１絶縁膜と、（ｄ）前記第２導電体と前記半導体基板との間に形成された第２絶縁膜であって、その内部に電荷蓄積部を有する第２絶縁膜と、を有し、（ｅ）前記第２半導体領域に正または負の一方である第１極性の電位を印加し、前記第２導電体に前記第１極性とは逆の第２極性の電位を印加し、前記第１導電体に前記第１極性と同じ極性の電位を印加することで、前記第１極性と同じ極性の第１のキャリアを前記電荷蓄積部に注入することにより消去を行うものである。
【００２３】
また、本発明の不揮発性半導体記憶装置は、（ａ）半導体基板中に形成された第１および第２半導体領域と、（ｂ）前記第１および第２半導体領域間上の前記半導体基板の上部に形成された第１導電体および第２導電体と、（ｃ）前記第１導電体と前記半導体基板との間に形成された第１絶縁膜と、（ｄ）前記第２導電体と前記半導体基板との間に形成された第２絶縁膜であって、その内部に電荷蓄積部を有する第２絶縁膜と、を有し、（ｅ）前記第１および第２半導体領域間に電流が流れる状態で、バンド間トンネル現象により発生したキャリア（正孔）を前記電荷蓄積部に注入することにより消去を行うものである。
【００２４】
また、本発明の不揮発性半導体記憶装置は、（ａ）半導体基板中に形成された第１および第２半導体領域と、（ｂ）前記第１および第２半導体領域間上の前記半導体基板の上部に形成された第１導電体および第２導電体と、（ｃ）前記第１導電体と前記半導体基板との間に形成された第１絶縁膜と、（ｄ）前記第２導電体と前記半導体基板との間に形成された第２絶縁膜であって、その内部に電荷蓄積部を有する第２絶縁膜と、を有するメモリセルが、複数アレイ状に配置され、（ｅ）前記複数のメモリセルのうち、第１方向に並ぶ前記メモリセルの前記第１導電体を接続する第１線と、前記第１方向と直交する第２方向に並ぶ前記メモリセルの、前記第１導電体側に位置する前記第１半導体領域を接続する第２線と、を複数有し、（ｆ）前記複数のメモリセルのうち選択メモリセルに接続される前記第１線に正または負の一方である第１極性の電位を印加した状態で、バンド間トンネル現象により発生した前記第１極性と同じ極性の第１のキャリアを前記選択メモリセルの前記電荷蓄積部に注入することにより消去を行うものである。
【００２５】
また、本発明の不揮発性半導体記憶装置は、（ａ）半導体基板中に形成された第１および第２半導体領域と、（ｂ）前記第１および第２半導体領域間上の前記半導体基板の上部に形成された第１導電体および第２導電体と、（ｃ）前記第１導電体と前記半導体基板との間に形成された第１絶縁膜と、（ｄ）前記第２導電体と前記半導体基板との間に形成された第２絶縁膜であって、その内部に電荷蓄積部を有する第２絶縁膜と、を有するメモリセルが、複数アレイ状に配置され、（ｅ）前記複数のメモリセルのうち、第１方向に並ぶ前記メモリセルの前記第１導電体を接続する第１線と、前記第１方向と直交する第２方向に並ぶ前記メモリセルの、前記第２導電体側に位置する前記第２半導体領域を接続する第２線と、前記第１方向に並ぶ前記メモリセルの、前記第１半導体領域を接続する第３線と、を複数有し、（ｆ）前記複数のメモリセルのうち選択メモリセルに接続される前記第１線に正または負の一方である第１極性の電位を印加した状態で、バンド間トンネル現象により発生した前記第１極性と同じ極性の第１のキャリアを前記選択メモリセルの前記電荷蓄積部に注入することにより消去を行うものである。
【００２６】
また、本発明の不揮発性半導体記憶装置は、（ａ）半導体基板中に形成された第１および第２半導体領域と、（ｂ）前記第１および第２半導体領域間上の前記半導体基板の上部に形成され、前記第１半導体領域側に位置する第１導電体および前記第２半導体領域側に位置する第２導電体と、（ｃ）前記第１導電体と前記半導体基板との間に形成された第１絶縁膜と、（ｄ）前記第２導電体と前記半導体基板との間に形成された第２絶縁膜であって、その内部に電荷蓄積部を有する第２絶縁膜と、を有し、書込み動作時に、（ｅ）前記第２導電体に正電位を印加し、前記第２半導体領域に正電位を印加し、前記第１導電体に正電位を印加することで前記電荷蓄積部に電子を注入することと、（ｆ）前記第２導電体に正電位を印加し、前記第２半導体領域に０Ｖまたは前記第２導電体に比べ低い正電位を印加し、前記第１導電体に前記第１半導体領域に比べ等しいか低い電位を印加することで、前記電荷蓄積部に電子を注入するものである。
【００２７】
また、本発明の不揮発性半導体記憶装置は、（ａ）半導体基板中に形成された第１および第２半導体領域と、（ｂ）前記第１および第２半導体領域間上の前記半導体基板の上部に形成され、前記第１半導体領域側に位置する第１導電体および前記第２半導体領域側に位置する第２導電体と、（ｃ）前記第１導電体と前記半導体基板との間に形成された第１絶縁膜と、（ｄ）前記第２導電体と前記半導体基板との間に形成された第２絶縁膜であって、その内部に電荷蓄積部を有する第２絶縁膜と、を有し、消去動作時に、（ｅ）前記第２導電体に負電位を印加し、前記第２半導体領域に正電位を印加し、前記第１導電体に正電位を印加することで前記電荷蓄積部に正孔を注入することと、（ｆ）前記第２導電体に正電位を印加し、前記第２半導体領域に０Ｖまたは前記第２導電体に比べ低い正電位を印加し、前記第１導電体に前記第１半導体領域に比べ等しいか低い電位を印加することで、前記電荷蓄積部に電子を注入するものである。
【発明の効果】
【００２８】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２９】
消去動作により蓄積されるキャリア（正孔）に対して、逆の極性のキャリア（電子）を注入し、電荷を中和させることで良好な素子特性を得ることができる。
【００３０】
また、不揮発性半導体記憶装置の高性能化・高信頼化を図ることができる。特に、消去動作の高速化と書換え耐性の向上を図ることができる。また、読出し速度やデータ保持特性の向上を図ることができる。
【発明を実施するための最良の形態】
【００３１】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００３２】
また、本発明は、主として電荷蓄積部にトラップ性絶縁膜（電荷を蓄積可能な絶縁膜）を用いたものであるため、以下の実施の形態では、ＮＭＯＳ（ｎチャネル型ＭＯＳ）トランジスタを基本としトラップ性絶縁膜を用いたメモリセルをもとに説明を行う。また、以下の実施の形態での極性（書込・消去・読出時の印加電圧の極性やキャリアの極性）は、ＮＭＯＳ（ｎチャネル型ＭＯＳ）トランジスタを基本としたメモリセルの場合の動作を説明するためのものであり、ＰＭＯＳ（ｐチャネル型ＭＯＳ）トランジスタを基本とする場合は、印加電位やキャリアの導電型等の全ての極性を反転させることで、原理的には同じ動作を得ることができる。
【００３３】
（１）本発明に係る不揮発性半導体記憶装置（フラッシュメモリ）の基本的な構成について説明する。
【００３４】
図１は、本実施の形態の不揮発性半導体記憶装置（フラッシュメモリ）の要部断面図である。
【００３５】
このフラッシュメモリは、ＭＯＮＯＳ膜を用いたスプリットゲート型セルである。
【００３６】
図１に示されるように、メモリセルは、電荷を蓄積するための窒化シリコン膜（窒化膜）ＳＩＮ（すなわち電荷蓄積部）と、その上下に位置する酸化膜（酸化シリコン膜）ＢＯＴＯＸ、ＴＯＰＯＸの積層膜からなるＯＮＯ膜（ＯＮＯ）、ｎ型ポリシリコンのような導電体からなるメモリゲート電極ＭＧ、ｎ型ポリシリコンのような導電体からなる選択ゲート電極ＳＧ、選択ゲート電極ＳＧ下に位置するゲート絶縁膜ＳＧＯＸ、ｎ型の不純物（が導入された半導体領域（シリコン領域））よりなるソース領域（ソース拡散層、ｎ型半導体領域）ＭＳ、ｎ型の不純物（が導入された半導体領域（シリコン領域））よりなるドレイン領域（ドレイン拡散層、ｎ型半導体領域）ＭＤを有する。なお、ソース領域ＭＳおよびドレイン領域ＭＤは、ｐ型のシリコン基板（半導体基板）ＰＳＵＢ上に設けられたｐ型ウェル領域ＰＷＥＬ中に形成される。
【００３７】
ここで、メモリゲート電極ＭＧよりなるＭＯＳトランジスタ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）をメモリトランジスタと、また、選択ゲート電極ＳＧよりなるＭＯＳトランジスタ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）を選択トランジスタという。
【００３８】
次に、書込み・消去・読出し動作について説明する。ここでは、窒化シリコン膜ＳＩＮへの電子（electron）の注入を「書込み」、ホール（hole：正孔）の注入を「消去」と定義する。以下、本実施の形態による消去動作、書込み動作および読出し動作について説明する。
【００３９】
（１−１）まず、消去方法について説明する。図２に、本実施の形態の「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件を示す。ここでは、代表的動作電圧条件を与えるため、いわゆるＭＯＳＦＥＴの０．２５ミクロン世代のプロセス、デバイス技術を用いて形成したメモリセルを用いて説明する。即ち、選択トランジスタはゲート長０．２μｍであり、１．５Ｖ系で動作するものを用いた。また、メモリセルのチャネル幅は０．２５μｍである。
【００４０】
図２の「消去」欄の上段に示すように、消去時には、メモリゲート電極ＭＧに印加する電圧Ｖｍｇを−５Ｖとし、ソース領域ＭＳに印加する電圧Ｖｓは７Ｖ、ドレイン領域ＭＤに印加する電圧Ｖｄを０Ｖ、選択ゲート電極ＳＧに印加する電圧Ｖｓｇは選択トランジスタのチャネル表面を反転させる設定値となるよう制御する。例えば閾値（選択トランジスタのしきい値電圧）が０．４Ｖの場合、選択ゲート電極ＳＧの電圧Ｖｓｇは０．７Ｖ程度にすればよい。ウェルには、０Ｖ（Ｖｗｅｌｌ）を印加する。
【００４１】
このように、消去時（消去動作時）には、ソース領域ＭＳには正電位（Ｖｓ＞０）を印加し、メモリゲート電極ＭＧには、ソース領域ＭＳに印加される電位（正電位）とは逆の極性の電位である負電位（Ｖｍｇ＜０）を印加し、選択ゲート電極ＳＧには、選択トランジスタのチャネル表面を反転できるような電位、ここではソース領域ＭＳに印加される電位と同じ極性の電位である正電位（Ｖｓｇ＞０）を印加する。また、ドレイン領域ＭＤの電位は、選択ゲート電極ＳＧの電位およびソース領域ＭＳの電位よりも低くする（Ｖｄ＜Ｖｓｇ、Ｖｄ＜Ｖｓ）。
【００４２】
本実施の形態の消去方法では、ＢＴＢＴ（Band-To-Band Tunneling：バンド間トンネル現象）で発生したホール（正孔、正の極性のキャリア）が窒化シリコン膜ＳＩＮ中に注入されて消去が行われると同時に（すなわち、ＢＴＢＴにより発生したホールが窒化シリコン膜ＳＩＮ中に注入されて消去が行われる際に）、選択トランジスタの反転層を介してソース−ドレイン間（ソース領域ＭＳとドレイン領域ＭＤとの間）にはチャネル電流が流れる。ウェルに対して高いソース電位を印加すると、基板−ウェル間の空乏層幅ｗは、片側階段接合近似を用いて、ｗ＝（２εSiε0（ＶSB+φB）／（ｑ×Ｎwell））0.5と表されるように伸びる。ここで、εSiおよびε0は、それぞれシリコンの比誘電率および真空の誘電率、ＶSBはソース−ウェル間バイアス、φBはウェルのフェルミポテンシャル、ｑは電子電荷量、Ｎwellはウェルの不純物濃度である。そのため、空乏層幅ｗに比べメモリゲート長を短くすると、基板表面ではメモリゲートおよび絶縁膜中注入電荷のため、正孔が蓄積する状態になっていても、基板内部で空乏層が伸びることで、選択トランジスタのチャネル表面に反転保持されたキャリアをソース側にドリフトさせることができる。これはメモリトランジスタ部での短チャネル効果により、電流を流すことに対応する。ソース拡散層（ソース領域ＭＳ）の電界領域に入った電子（負の極性のキャリア）は加速され、正孔が蓄積されるソース拡散層上部の窒化シリコン膜（ＳＩＮ）中に注入される。そのため、蓄積された正孔を消滅させ、基板表面の電界を維持することができ、ＢＴＢＴによる正孔発生を持続させることができる。また、電界で加速された電子が衝突電離により電子−正孔対を発生させ、これらの２次キャリアが電荷保持領域に広く注入されるため、消去を加速することができる。もちろん、注入全体としてみた場合、電子注入に比べ正孔注入による閾値低減が図れる状態で行う必要がある。例えば、ソース拡散層とウェル間の接合耐圧をＢＶｂｓとしたとき、消去時にＶｓをＢＶｂｓの近傍１Ｖまで近づけると、過度の電子注入が起こるため、消去動作にもかかわらず、閾値は上昇する。なお、本実施の形態では、正孔（hole：ホール）を正の極性のキャリアと呼び、電子（electron：エレクトロン）を負の極性のキャリア（正孔とは逆の極性のキャリア）と呼ぶものとする。
【００４３】
また、この動作においてＢＴＢＴおよび衝突電離により発生した正孔がドレイン−ウェル間の接合障壁を引き下げるため、ドレイン、ウェル、ソースをそれぞれエミッタ、ベース、コレクタとするバイポーラ動作を起こし、大きな電流を消費することになる。これを防ぐには、ドレイン−ウェル間の接合障壁を高く保つようにするため、バイアス印加することが有効である。図２の消去にドレイン印加とウェル印加による消去設定を示した（それぞれ図２の消去の欄の３段目、４段目に対応）。
【００４４】
また、選択トランジスタを流れる電流が大きくなり過ぎないように、回路的にドレイン印加を自動制限することができる。すなわち、ソース領域ＭＳおよびドレイン領域ＭＤ間に流れる電流値（チャネル電流）が一定となるよう回路的に自動制御することができる。この自動制限には、書込みにおいて説明する、定チャネル電流の書込みを行う際に使用する回路と同じ回路を用いれば良い。
【００４５】
上記電圧（消去電圧、消去電位）を印加した場合、図３０に示したように、ソース領域ＭＳとメモリゲート電極ＭＧとの間にかかる電圧によってソース拡散層端部においてＢＴＢＴ（Band-To-Band Tunneling：バンド間トンネル現象）で生成されたホール（正孔）が、ソース領域ＭＳとメモリゲート電極ＭＧ（との間）に印加されている高電圧によって加速されてホットホールとなり、窒化シリコン膜ＳＩＮ中に注入される。注入されたホールは窒化シリコン膜ＳＩＮ中のトラップに捕獲され、メモリトランジスタのしきい値電圧（しきい値、閾値）が低下する。ホットホールの注入場所は、書込み時に電子を注入した窒化シリコン膜ＳＩＮ中の選択ゲート電極ＳＧ側の端部近傍（図２９のａ部）だけでなく、シリコン基板に面した窒化膜（窒化シリコン膜ＳＩＮ）中の全域に注入され、ＢＴＢＴによるホール発生部位（ソース領域ＭＳの端部近傍、図３０のｂ部）の上部の窒化シリコン膜ＳＩＮ中（図３０のｃ部）にはホールが蓄積していく。
【００４６】
図３１は、消去電位（図２の「消去」の欄に記載の電位）を印加した場合の電子の動きを模式的に表した不揮発性半導体記憶装置（フラッシュメモリ）のメモリセルの要部断面図であり、図１，図２９および図３０に対応する断面図が示されている。上記したチャネルを流れる電子は、高電圧を印加したソース領域ＭＳの端部でチャネル方向に生じる高電界によって加速される。そして、この電子は、ＢＴＢＴによるホール発生部位（図３０のｂ部）の上部の窒化シリコン膜ＳＩＮ中にホールが蓄積している場合、図３１に示されるように、蓄積ホールが作る垂直方向の電界によって引き寄せられて、窒化シリコン膜ＳＩＮにおけるホール蓄積部（図３０，図３１のｃ部）に注入される。電子の注入位置は、窒化シリコン膜ＳＩＮにおけるホール蓄積部（図３０，図３１のｃ部）に対応するので、ソース領域ＭＳの端部近傍の上部の窒化シリコン膜ＳＩＮとなる。
【００４７】
すなわち、消去動作時には、図３０に示されるようなＢＴＢＴにより生成されたホールの窒化シリコン膜ＳＩＮ中への注入と、図３１に示されるようなチャネルを流れる電子の窒化シリコン膜ＳＩＮにおけるホール蓄積部への注入とが同時に行われることになる。
【００４８】
このようなホール蓄積部への電子の注入によって、ホール蓄積量を低減することができ、ホール蓄積によるソース拡散層（ソース領域ＭＳ）端部の垂直方向電界の低下や、ＢＴＢＴによるホール発生量の低下を抑制することができる。
【００４９】
図３は、消去特性を示すグラフである。図３には、チャネルに電流を流したＢＴＢＴホットホール消去方式（本実施の形態に対応）を用いた場合（図３のグラフでは実線で示されている）と、チャネルに電流を流さないＢＴＢＴホットホール消去方式（比較例に対応）を用いた場合（図３のグラフでは破線（点線）で示されている）とについて、１回書換え後、１０００回書換え後、および１０万回書換え後の消去特性が示されている。図３のグラフの横軸は消去時間（消去用電圧の印加時間）に対応し、図３のグラフの縦軸はメモリトランジスタのしきい値電圧（閾値）Ｖｔｈに対応する。
【００５０】
図３からも分かるように、本実施の形態のように消去動作時にチャネルに電流を流して窒化シリコン膜ＳＩＮにおけるホール蓄積部に電子を注入すると、ＢＴＢＴによるホール発生量の低下が抑制されるため、消去動作時にチャネルに電流を流さない比較例（従来）のＢＴＢＴホットホール消去方式と比べ、消去速度が向上する。
【００５１】
また、書換え（書込みおよび消去）を繰り返し行うと、チャネルに電流を流さない比較例（従来）のＢＴＢＴホットホール消去方式では、ホール発生部位（ソース領域ＭＳの端部近傍、図３０のｂ部）の上部の窒化膜ＳＩＮ（図３０、図３１のｃ部）中のホール蓄積量が増加していくため、消去速度が遅ってなっていく。また、書込み時に窒化シリコン膜ＳＩＮに注入した電子（図２９のａ部の電子）を完全に消去する前にホールの発生が止まるようになるため、消去によって低下させることができるしきい値電圧が上昇し（すなわち書換え回数の増加と共に消去後のしきい値電圧値が上昇し）、書換え回数が制限されてしまう。
【００５２】
これに対して、本実施の形態のように、消去動作時にチャネルに電流（電子）を流して窒化シリコン膜ＳＩＮにおけるホール蓄積部（図３０，図３１のｃ部）に電子を注入すると、ホール蓄積量を書換えの度に低減できるため、書換えによる消去速度の劣化を抑制できる。また、消去によって低下させることができるしきい値電圧の上昇もほぼ見られず（すなわち書換え回数が増加しても消去後のしきい値電圧値がそれ程変わらず）、書換え回数を増やすことができる。
【００５３】
上記したように、メモリゲートのゲート長を短くすれば、メモリゲート電極ＭＧに負電圧を印加した状態でもチャネルに電流が流れるようになるが、メモリゲート電極ＭＧ下のチャネル領域をｎ型にすることでも、同様にチャネルに電流が流れるようになる。
【００５４】
消去時にチャネルに流す電流（ソース領域ＭＳおよびドレイン領域ＭＤ間に流れる電流値）は、後述する書込み時と同じ０．１〜１０μＡ程度にすると、より好ましい。書込み時と同じ電流量とすることで、電源回路を有効に使うことができる。
【００５５】
また、消去動作の初期にはチャネルに電流を流さず、上記ホールの蓄積量が増加してからチャネルに電流を流しても良い。すなわち、ソース領域ＭＳに正電位（例えば７Ｖ）を、メモリゲート電極ＭＧに負電位（例えばー５Ｖ）を供給して窒化シリコン膜ＳＩＮ中へのホールの注入を開始（このとき選択ゲート電極ＳＧの電位Ｖｓｇを０Ｖにするなどしてチャネルに電流は流さない）してから所定の時間が経過した後に、選択ゲート電極ＳＧに選択トランジスタのチャネル表面を反転させるような正電位（例えば０．７Ｖ）の供給を開始して、ソース領域ＭＳおよびドレイン領域ＭＤ間に電流（チャネル電流）を流し始めても良い。これにより、余分な電流を流さないことで、電源回路の電流供給能力を有効に使うことができる。これは、窒化シリコン膜ＳＩＮ中へのホールの注入を開始して１μｓｅｃ．（１マイクロ秒）以上経過した後に、ソース領域ＭＳおよびドレイン領域ＭＤ間に電流（チャネル電流）を流し始めれば有効であり、窒化シリコン膜ＳＩＮ中へのホールの注入を開始して１０μｓｅｃ．（１０マイクロ秒）以上経過した後に、ソース領域ＭＳおよびドレイン領域ＭＤ間に電流（チャネル電流）を流し始めれば、更に有効である。
【００５６】
本実施の形態によるメモリセルにおいても、消去動作を繰り返すことにより、ソース拡散層（ソース領域ＭＳ）上の窒化シリコン膜ＳＩＮ（図３０，図３１のｃ部）に正孔が蓄積され、電荷保持特性が劣化する。この劣化を抑制するためには、窒化シリコン膜ＳＩＮのホール蓄積部に電子をトンネル注入して正孔を中和させる正孔中和動作（蓄積正孔中和動作）を行うと良い。この正孔中和動作では、ソース領域ＭＳを接地電位に保ったままメモリゲートＭＧに正電位を与えることで、ソース拡散層（ソース領域ＭＳ）より、その直上の窒化シリコン膜ＳＩＮのホール蓄積部（図３０，図３１のｃ部）に電子をトンネル注入する。この際、蓄積された正孔は強い正電位をもつため、メモリゲート電極ＭＧに大きな電位を与えなくても、トンネル電流を支配する実効的な界面において、大きな電界を得ることができる。正孔中和動作時の電圧印加条件は、例えば、メモリゲート電極ＭＧに１０Ｖを、ソース領域ＭＳに０Ｖを、選択ゲート電極ＳＧに０Ｖを、ドレイン領域ＭＤに０Ｖとする。
【００５７】
図４は、上記消去方式（チャネルに電流を流したＢＴＢＴホットホール消去方式）を用いて書込み・消去動作を繰り返したメモリセルにおける、正孔中和動作の有無によるメモリセルの書込み側電荷保持特性を比較したグラフである。図４のグラフには、書込み・消去動作を１００００回行った後、蓄積正孔の中和動作を行った場合（図４のグラフでは実線で示されている）と、行わなかった場合（図４のグラフでは破線（点線）で示されている）の電荷保持特性が示されている。図４のグラフの横軸は電荷保持時間（書込み後の経過時間）に対応し、図４のグラフの縦軸はメモリトランジスタのしきい値電圧（閾値）Ｖｔｈに対応する。図４からも分かるように、正孔中和動作を行うことで、閾値の変化量を小さくすることができる。なお、ここでは、単体のメモリセルを用いて説明を行っているが、この蓄積正孔中和動作については、メモリアレイにおける書込み、消去動作においてより有効に働かせることができ、これについてはアレイ動作をもとに後述する。
【００５８】
以上の消去動作は、上記のようにＮＭＯＳ（ｎチャネル型ＭＯＳ）トランジスタを基本としたメモリセルの場合（この場合ソース領域ＭＳおよびドレイン領域ＭＤがｎ型の半導体領域により形成される）に適用でき、本実施の形態のようにＮＭＯＳ（ｎチャネル型ＭＯＳ）トランジスタを基本としたメモリセルにより不揮発性半導体記憶装置を形成すれば、高性能の不揮発性半導体記憶装置を形成できるのでより好ましい。他の形態として、ＰＭＯＳ（ｐチャネル型ＭＯＳ）トランジスタを基本としたメモリセルの場合（この場合ソース領域ＭＳおよびドレイン領域ＭＤがｐ型の半導体領域により形成される）は、上記の消去動作における印加電位やキャリア（正孔または電子）の導電型等の全ての極性を反転させることで、原理的には同じ動作を得ることができる。すなわち、ＰＭＯＳトランジスタを基本としたメモリセルの場合は、消去時（消去動作時）には、ソース領域ＭＳには負電位（Ｖｓ＜０、例えばＶｓ＝−７Ｖ）を印加し、メモリゲート電極ＭＧには正電位（Ｖｍｇ＞０、例えばＶｍｇ＝５Ｖ）を印加し、選択ゲート電極ＳＧには、選択トランジスタのチャネル表面を反転できるような電位、ここでは負電位（Ｖｓｇ＜０、例えばＶｓｇ＝−０．７Ｖ）を印加し、ドレイン領域ＭＤには選択ゲート電極ＳＧやソース領域ＭＳよりも高い電位（Ｖｄ＞Ｖｓｇ，Ｖｄ＞Ｖｓ、例えばＶｄ＝０Ｖ）を印加する。これにより、ＢＴＢＴで発生した電子が窒化シリコン膜ＳＩＮ中に注入され消去が行われると同時に、選択トランジスタの反転層を介してソース−ドレイン間（ソース領域ＭＳとドレイン領域ＭＤとの間）にチャネル電流（正孔の移動により形成される電流）が流れ、ソース拡散層（ＭＳ）の電界領域に入った正孔は加速され、電子が蓄積されるソース拡散層上部の窒化シリコン膜（ＳＩＮ）中に注入され、蓄積された電子を消滅させることができる。
【００５９】
（１−２）次いで、書込み方法について説明する。書込み方式は、いわゆるソースサイド注入方式と呼ばれるホットエレクトロン書込みである。
【００６０】
図２の「書込」欄の上段に示すように、書込み時には、ソース領域ＭＳに印加する電圧Ｖｓは５Ｖ、メモリゲート電極ＭＧに印加する電圧Ｖｍｇは１０Ｖ、ドレイン領域ＭＤに印加する電圧Ｖｄを０Ｖ、選択ゲート電極ＳＧに印加する電圧Ｖｓｇは書込み時のチャネル電流がある設定値となるよう制御する。このときのＶｓｇは設定電流値と選択トランジスタのしきい値（しきい値電圧、閾値）によって決まり、例えば設定電流値が1μＡの場合、０．７Ｖ程度となる。ウェルには、０Ｖ（Ｖｗｅｌｌ）を印加する。
【００６１】
上記電圧条件では、選択ゲート電極ＳＧに印加する電圧Ｖｓｇで書込み時のチャネル電流を設定することになるが、Ｖｓｇを１．５Ｖとし、Ｖｄでチャネル電流を設定しても良い。このときのＶｄもチャネル電流の設定値と選択トランジスタのしきい値電圧によって決まり、例えば設定電流値が1μＡの場合、０．８Ｖ程度となる（図２の「書込」欄の下段参照）。
【００６２】
上記２つの条件では定電圧を印加して書込みを行い、書込み時にチャネルに流れる電流は、選択ゲート電極ＳＧとドレイン領域ＭＤの電位差および選択トランジスタのしきい値電圧によって決まる。選択トランジスタのしきい値電圧にばらつきがあるとチャネル電流にばらつきが生じ、その分、書込み速度がばらついてしまう。この書込み速度のばらつきを抑制するために、設定チャネル電流となるよう回路的にＶｄを自動に制御しても良い。公知文献アイ・イー・イー・イー，ブイエルエスアイ・サーキット・シンポジウム（IEEE,VLSI Circuits Symposium）の２００３年予稿集２１１ページ〜２１２ページ記載の回路方式を用いると、定チャネル電流の書込みを行うことができる。
【００６３】
書込み時のチャネル電流は、０．１〜１０μＡ程度とする。書込み速度はチャネル電流にほぼ比例して速くなるが、チャネル電流を大きくするほど、電源の面積が増大する、もしくは、同時に書込むビット数が減少してしまう。
【００６４】
ホットエレクトロンは、２つのゲート電極（ＭＧ、ＳＧ）間下のチャネル領域（ソース、ドレイン間）で発生し、メモリゲート電極ＭＧ下の窒化シリコン膜ＳＩＮ中の選択トランジスタ側にのみ局所的にホットエレクトロンが注入される（図２９のａ部参照）。注入されたエレクトロン（電子）は窒化シリコン膜ＳＩＮ中のトラップに捕獲され、その結果、メモリトランジスタのしきい値電圧（しきい値、閾値）が上昇する。電子の分布は、窒化シリコン膜ＳＩＮ中の選択ゲート電極ＳＧ側の端部近傍にピークを有する。
【００６５】
（１−３）次いで、読出し方法について説明する。読出しは、ソース・ドレイン間の電圧を書込み時と逆方向にする読出しと同一方向にする読出しの２つがある。
【００６６】
逆方向読出しの場合、図２の「読出」欄の上段に示すように、ドレイン領域ＭＤに印加する電圧Ｖｄを１．５Ｖ、ソース領域ＭＳに印加する電圧Ｖｓを０Ｖ、選択ゲート電極ＳＧに印加する電圧Ｖｓｇを１．５Ｖ、メモリゲート電極ＭＧに印加する電圧Ｖｍｇを１．５Ｖとして読出しを行う。
【００６７】
同一方向読出しの場合、図２の「読出」欄の下段に示すように、ドレイン領域ＭＤに印加する電圧Ｖｄとソース領域ＭＳに印加する電圧Ｖｓを入れ替え、それぞれ０Ｖ、１．５Ｖとする。
【００６８】
読出し時のメモリゲート電極ＭＧに印加する電圧Ｖｍｇは、書込み状態におけるメモリトランジスタのしきい値電圧と消去状態におけるメモリトランジスタのしきい値電圧の間に設定する。書込み状態及び消去状態のしきい値電圧をそれぞれ５Ｖと−２Ｖに設定すると、上記読出し時のＶｍｇは両者の中間値となる。中間値とすることで、データ保持中に書込み状態のしきい値電圧が２〜３Ｖ低下しても、消去状態のしきい値電圧が２〜３Ｖ上昇しても、書込み状態と消去状態を判別することができ、データ保持特性のマージンが広がる。消去状態におけるメモリセルのしきい値電圧を十分低くしておけば、読出し時のＶｍｇを０Ｖとしても構わない。読出し時のＶｍｇを０Ｖとすることで、読出しディスターブ、すなわち、メモリゲートへの電圧印加によるしきい値電圧の変動を避けることができる。
【００６９】
（２）続いて、複数のメモリセルでアレイを構成した際のメモリ動作について説明する。
【００７０】
図５は、本実施の形態の不揮発性半導体メモリアレイを示す回路図である。簡略化のため、２×４個のメモリセルのみを示す。
【００７１】
図示するように、各メモリセルの選択ゲート電極ＳＧを接続する選択ゲート線（ワード線）ＳＧＬ０〜ＳＧＬ３、メモリゲート電極ＭＧを接続するメモリゲート線ＭＧＬ０〜ＭＧＬ３および２つの隣接したメモリセルが共有するソース領域ＭＳを接続するソース線ＳＬ０、ＳＬ１は、Ｘ方向にそれぞれ平行に延在する。
【００７２】
また、メモリセルのドレイン領域ＭＤを接続するビット線ＢＬ０、ＢＬ１は、Ｙ方向、すなわち、選択ゲート線ＳＧＬ等と直交する方向に延在する。
【００７３】
なお、これらの配線は、回路図上だけでなく、各素子や配線のレイアウト上も前記方向に延在する（図９、図１０および図１３においても同じ）。また、選択ゲート線ＳＧＬ等は、選択ゲート電極ＳＧで構成しても良いし、また、選択ゲートＳＧに接続される配線で構成しても良い。
【００７４】
図５では省略するが、ソース線ＳＬとメモリゲート線ＭＧＬには、書込み・消去時に高電圧を印加するために高耐圧のＭＯＳトランジスタからなる昇圧ドライバを接続する。また、選択ゲート線ＳＧＬには、１．５Ｖ程度の低電圧のみを印加するので低耐圧で高速の昇圧ドライバを接続する。１本のローカルビット線には、１６個、３２個もしくは６４個のメモリセルを接続し、ローカルビット線はローカルビット線を選択するＭＯＳトランジスタを介してグローバルビット線に接続され、グローバルビット線はセンスアンプに接続される。
【００７５】
図６と図７に、図５のメモリアレイにおいて書込み・消去・読出し時に各配線に印加する電圧条件を示す。図６と図７は、それぞれ、書込み・消去時のチャネル電流を選択ゲート線ＳＧＬの電位で設定する場合とビット線ＢＬの電位で設定する場合の条件であり、図２で示したチャネル電流の設定を選択ゲート電極ＳＧの電圧Ｖｓｇで行う場合（図２の「消去」の欄の１段目）とドレイン領域ＭＤの電圧Ｖｄで行う場合（図２の「消去」の欄の２段目）に相当する。
【００７６】
（２−１）まず、図６に示した電圧条件での書込みのアレイ動作について説明する。書込みを行うには、チャネルに電流が流れること、すなわち、選択トランジスタがオン状態であることが必要条件となる。
【００７７】
図６に示した書込み条件は、図５に示すメモリセルＢＩＴ１を選択した場合の条件である。選択ゲート線はＳＧＬ０を０Ｖから０．７Ｖ付近に昇圧し、ビット線はＢＬ０だけを１．５Ｖから０Ｖに降圧し、選択セルが接続されているソース線ＳＬ０には５Ｖ、メモリゲート線ＭＧＬ０には１０Ｖを印加する。その結果、図５に示すメモリセルＢＩＴ１のみにおいて選択ゲート線ＳＧＬの電位がビット線ＢＬの電位より大きくなって選択トランジスタがオン状態となり、図２で示した書込み条件を満たして、書込みが行われる。
【００７８】
この際、選択セルＢＩＴ１が接続される選択ゲート線ＳＧＬ０に接続される他のメモリセルＢＩＴ２等の選択ゲート電極ＳＧにも０．７Ｖの電位が印加されるが、前記他のメモリセルに接続されるビット線ＢＬ１等には、選択ゲート線ＳＧＬ０の電位（０．７Ｖ）以上の電位（図６では１．５Ｖ）を印加することにより、前記他のメモリセルでは、選択トランジスタがオフ状態となり、書込みは行われない。
【００７９】
図６は、書込み時のチャネル電流を選択ゲート線ＳＧＬの電位で設定する場合の動作条件であるが、図７に示したビット線ＢＬすなわちドレイン領域ＭＤの電位で設定する場合でも、選択セルＢＩＴ１の選択ゲート線ＳＧＬ０とビット線ＢＬ０をそれぞれ１．５Ｖと０．８Ｖ、選択セルＢＩＴ１と接続されていない選択ゲート線ＳＧＬ１〜３とビット線ＢＬ１をそれぞれ０Ｖと１．５Ｖとすれば、選択セルＢＩＴ１のみで選択ゲート線ＳＧＬの電位がビット線ＢＬの電位より大きくなり、同様の書込み動作が可能である。
【００８０】
（２−２）次に、図６に示した電圧条件での消去動作について説明する。図６には、１本のワード線に接続されたメモリセルＷＯＲＤ１を消去する場合（図６の「消去」の欄の上段）と複数ワード線に接続された図５のすべてのセルを消去する場合（図６の「消去」の欄の下段）の２つの条件を示してある。前者の場合、全てのセルを消去する時間は長くなるが、電源回路の面積を小さくすることができる。後者の場合、逆に、電源回路の面積は大きくなるが、消去時間を短くすることができる。
【００８１】
前者の１本のワード線に接続されたメモリセルＷＯＲＤ１を消去する場合、ビット線ＢＬはすべて０Ｖの状態で選択ゲート線ＳＧＬ０を０Ｖから０．７Ｖ付近に昇圧し、選択セルが接続されているソース線ＳＬ０には７Ｖ、メモリゲート線ＭＧＬ０には−５Ｖを印加する。その結果、図５に示すメモリセルＷＯＲＤ１において、選択ゲート線ＳＧＬの電位がビット線ＢＬの電位より大きくなって選択トランジスタがオン状態となり、図２で示した消去の条件を満たして、消去が行われる。この際、メモリセルＷＯＲＤ１とソース線（ＳＬ０）を共有しているメモリセルＷＯＲＤ２においてチャネルに電流を流さないＢＴＢＴのホットホール消去が行われる。メモリセルＷＯＲＤ１の次に、このメモリセルＷＯＲＤ２に対してチャネルに電流を流した状態でＢＴＢＴのホットホール消去を実施するようにする。
【００８２】
後者の複数ワード線に接続された図５のすべてのセル（メモリセル）を消去する場合、ビット線ＢＬはすべて０Ｖの状態で選択セルが接続された選択ゲート線ＳＧＬをすべて０Ｖから０．７Ｖ付近に昇圧し、選択セルが接続されたすべてのソース線ＳＬ、メモリゲート線ＭＧＬに、それぞれ、７Ｖと−５Ｖを印加すればよい。
【００８３】
以上は、消去時のチャネル電流を選択ゲート線ＳＧＬの電位で設定する場合の動作条件であるが、図７に示したビット線ＢＬすなわちドレイン領域ＭＤの電位で設定する場合でも、選択セルが接続された選択ゲート線ＳＧＬを１．５Ｖ、選択セルが接続されていない選択ゲート線ＳＧＬ１〜３を０Ｖとし、すべてのビット線ＢＬを０．８Ｖとすれば、選択セルＢＩＴ１のみで選択ゲート線ＳＧＬの電位がビット線ＢＬの電位より大きくなり、チャネル電流を流した消去動作が可能である。
【００８４】
（２−３）次に、メモリアレイの読出し条件について説明する。読出しの場合も、書込み・消去と同様に、選択トランジスタがオン状態となっていることが必要条件であり、選択ゲート線ＳＧＬとビット線ＢＬで読出しセルの選択を行う。
【００８５】
読出しの場合、ソース・ドレイン間の電圧が書込み・消去時と逆方向の場合と同一方向の場合とがある。
【００８６】
前者の場合、選択セルＢＩＴ１と接続されている選択ゲート線ＳＧＬ０とビット線ＢＬ０の電位を１．５Ｖ、選択セルと接続されていない選択ゲート線ＳＧＬ１〜３とビット線ＢＬ１の電位を０Ｖ、ソース線ＳＬ０、ＳＬ１の電位をすべて０Ｖとする。
【００８７】
また、後者の場合、選択セルＢＩＴ１と接続されている選択ゲート線ＳＧＬ０とビット線ＢＬ０の電位をそれぞれ１．５Ｖと０Ｖ、選択セルと接続されていない選択ゲート線ＳＧＬ１〜３とビット線ＢＬ１の電位をそれぞれ０Ｖと１．５Ｖ、ソース線ＳＬ０、ＳＬ１の電位をすべて１．５Ｖとする。
【００８８】
メモリゲート線ＭＧＬの電位は、より大きな読出し電流を得るために、選択セルが接続された線ＭＧＬ０のみに１．５Ｖを印加すると良い。図６、図７に示した読出しの電圧条件では、逆方向・同一方向ともに、図５のメモリセルＢＩＴ１の読出しが行われることになる。
【００８９】
（２−４）次に、先に述べたトンネル電子注入による正孔中和動作のメモリアレイでの実施方法について説明する。トンネル電子注入による正孔中和動作は、書込み動作時もしくは消去動作時に行うことができる。
【００９０】
図８に、書込み動作時にトンネル電子注入による正孔中和動作を行う電圧印加タイミングの例を示す。区間１おいては、メモリセルＢＩＴ１，ＢＩＴ３が、図６に示す書込み電圧条件を満たし、書込み（窒化シリコン膜ＳＩＮへの電子のソースサイド注入）される。この一方で、書込みが行われていないメモリセルＢＩＴ４，ＢＩＴ５では、ソースの電位を０Ｖに下げることでメモリゲートとソース間に高い電界をかけ、トンネル電子注入による正孔中和動作を行う。なお、区間１において、メモリセルＢＩＴ１，ＢＩＴ３では、メモリセルＢＩＴ４，ＢＩＴ５のソース線ＳＬ１に比べて、ソース線ＳＬ０の電位が高いため、その分メモリゲートとソース間の電界が低くなり、メモリセルＢＩＴ４，ＢＩＴ５のようなトンネル注入は行われない（ソースサイド注入だけが行われる）。同様に、区間２において、メモリセルＢＩＴ４，ＢＩＴ５が、図６に示す書込み電圧条件を満たし、書込み（ソースサイド注入）される。この一方で、書込みが行われていないメモリセルＢＩＴ１，ＢＩＴ３では、ソースの電位を０Ｖに下げることでメモリゲートとソース間に高い電界をかけ、トンネル電子注入による正孔中和動作を行う。なお、区間２において、メモリセルＢＩＴ４，ＢＩＴ５では、メモリセルＢＩＴ１，ＢＩＴ３のソース線ＳＬ０に比べて、ソース線ＳＬ１の電位が高いため、その分メモリゲートとソース間の電界が低くなり、メモリセルＢＩＴ１，ＢＩＴ３のようなトンネル注入は行われない（ソースサイド注入だけが行われる）。以上のトンネル電子注入による正孔中和動作を行うことで、図４に示したように、電荷保持特性を向上させることができる。すなわち、書込み動作を、ソースサイド注入（書込み選択時）の電子注入動作と、トンネル注入（書込み非選択時）の正孔中和動作の２段階により行うことで、良好な電荷保持特性を得ることができる。
【００９１】
正孔中和動作時の印加電圧条件は、メモリゲート線（メモリゲート電極ＭＧ）に正電位を印加し、ソース線（ソース領域ＭＳ）に０Ｖまたはメモリゲート線（メモリゲート電極ＭＧ）に比べ低い正電位を印加すればよい。また、選択ゲート線（選択ゲート電極ＳＧ）にはビット線（ドレイン領域ＭＤ）に比べ等しいか低い電位を印加すればよい。図８に示した例では、メモリゲート電極ＭＧに１０Ｖを、ソース領域ＭＳに０Ｖを、選択ゲート電極ＳＧに０Ｖを、ドレイン領域ＭＤに０Ｖとしている。
【００９２】
以上、書込み動作時のトンネル電子注入による正孔中和動作について説明したが、消去動作時にも、この正孔中和動作を行うことができる。消去動作時の正孔中和動作は、書込み時と同様に、消去の非選択メモリセルにおいて、メモリゲート線（メモリゲート電極ＭＧ）に正電位を印加し、ソース線（ソース領域ＭＳ）に０Ｖまたはメモリゲート線（メモリゲート電極ＭＧ）に比べ低い正電位を印加すればよい。また、選択ゲート線（選択ゲート電極ＳＧ）にはビット線（ドレイン領域ＭＤ）に比べ等しいか低い電位を印加すればよい。
【００９３】
（２−５）上記（２−１）と（２−２）では定電圧を印加する書込み・消去動作を説明したが、書込み・消去時のチャネル電流が一定となるよう回路的に制御して書込み・消去を行う方法を説明する。この定チャネル電流の書込み・消去動作を実現する回路構成の一例を図９に示す。ビット線ＢＬ０、ＢＬ１の片方の端にＰＭＯＳトランジスタから成るミラー回路を、もう片方の端にＮＭＯＳから成るミラー回路を設けてある。
【００９４】
ここでは、ＷＯＲＤ１で示すメモリセルに定チャネル電流を流して行う消去動作を説明する。
【００９５】
まず、ビット線ＢＬ０、ＢＬ１以外は図７に示した電圧を印加し、定電流源ＣＣＳ１には電流Ｉ１を、定電流源ＣＣＳ２には電流Ｉ１より大きな電流Ｉ２を流す。ここで、選択セルＷＯＲＤ１が接続されたすべてのビット線ＢＬ０、ＢＬ１のビット線選択スイッチングトランジスタＢＳ０、ＢＳ１をオン状態にすると、ミラー回路の原理で、ＮＭＯＳトランジスタＭＮ０、ＭＮ１にはビット線からアースの方向に電流Ｉ２が、ＰＭＯＳトランジスタＭＰ０、ＭＰ１にはビット線に入り込む方向に電流Ｉ１が流れる。Ｉ２とＩ１の差分の電流は、ビット線に接続されたメモリセルのうち選択トランジスタがオン状態にあるメモリセルＷＯＲＤ１のみ介してビット線に供給される。すなわち、選択セルＢＩＴ１のチャネルに電流Ｉｐ（＝Ｉ２−Ｉ１）が流れる。このように、Ｉ２とＩ１の差分を消去時のチャネル電流値に設定し、ビット線選択のスイッチングトランジスタを反転状態にすることで、電流をチャネルに流して消去を行うことができる。
【００９６】
書込み動作においても、消去動作と同様に、電流をチャネルに流して消去を行うことができる。書込みは、チャネル電流を流すか否かで書込みセルを選択できるので、書込みを行うメモリセルが接続されたビット線のビット線選択スイッチングトランジスタのみをオン状態とすれば良い。こうすることで、選択したセルが接続されていないビット線では、ＰＭＯＳトランジスタを介してビット線の電位が選択トランジスタの電位（ＳＧ０は１．５Ｖ、ＳＧ１〜ＳＧ３は０Ｖ）以上の１．５Ｖに上がり、ＢＬ１に接続されたすべてのメモリセルの選択トランジスタがオフ状態となり、非選択セルの書込みを禁止できる。なお、ビット線の接合リーク等でＢＬ１の電位が１．５Ｖから下がると、ＢＩＴ２で示すメモリセルの選択トランジスタがオン状態となり、チャネルに電流が流れて弱い書込みがなされてしまう。この弱い書込みを、ミラー回路でＰＭＯＳトランジスタＭＰ１を介して電流を供給することで、防止することができる。
【００９７】
複数のワード線に接続されたメモリセル（例えばｎ×ｍ個のメモリセル）を同時に消去する場合、選択セルが接続されたすべてのビット線のビット線選択スイッチングトランジスタをオン状態とし、定電流源ＣＣＳ２の電流Ｉ２と定電流源ＣＣＳ１の電流I１の差を、消去時のチャネル電流Ｉｐとビット線に接続されたメモリセルの数ｍ個の積と等しくする、すなわち、Ｉ２−Ｉ1＝Ｉｐ×ｍとする。こうすることで、消去を行うセル１個当たりＩｐのチャネル電流を流すことできる。
【００９８】
（３）次いで、他のメモリアレイ構成について説明する。図１０は、本実施の形態の他の不揮発性半導体メモリアレイを示す回路図である。
【００９９】
図５に示したメモリアレイ構成に対し、複数のソース線を接続して共通のソース線ＳＬとしてある。また、複数のメモリゲート線を接続して共通のメモリゲート線ＭＧＬとしてある。
【０１００】
ソース線ＳＬ、メモリゲート線ＭＧＬを共通化することで、それぞれの線を駆動する高耐圧のドライバ数が削減され、チップ面積の低減を図ることができる。メモリアレイを構成する配線の共通化は、ソース線ＳＬもしくはメモリゲート線ＭＧＬのどちらか１つでも良い。
【０１０１】
図１１と図１２に、図１０のメモリアレイにおいて書込み・消去・読出し時に各配線に印加する電圧条件を示す。図１１と図１２は、それぞれ、書込み・消去時のチャネル電流を選択ゲート線ＳＧＬの電位で設定する場合とビット線ＢＬの電位で設定する場合の条件である。
【０１０２】
ビット線ＢＬおよび選択ゲート線ＳＧＬに印加する電圧は図５に示すメモリアレイの場合と全く同じであり、共通のソース線ＳＬ、メモリゲート線ＭＧＬには、図５のメモリアレイで選択セルＢＩＴ１に印加する電圧と同じ電圧を印加する。
【０１０３】
すなわち、書込み時にはソース線ＳＬ、メモリゲート線ＭＧＬにそれぞれ５Ｖと１０Ｖ、消去時にはそれぞれ７Ｖと−５Ｖ、読出し時には、逆方向読出しの場合は、それぞれ０Ｖと１．５Ｖ、同一方向読出しの場合は、それぞれ１．５Ｖと１．５Ｖを印加する。
【０１０４】
（４）次いで、さらに、他のメモリアレイ構成について説明する。図１３は、本実施の形態の他の不揮発性半導体メモリアレイを示す回路図である。
【０１０５】
図５に示したメモリアレイ構成と比較すると、図１３の場合は、メモリトランジスタと選択トランジスタの位置を入れ替えた配置となっており、メモリトランジスタ側の拡散層（ドレイン領域）にビット線ＢＬ、選択トランジスタ側の拡散層（ソース領域）にソース線ＳＬが接続されている。
【０１０６】
図１４と図１５に、図１３のメモリアレイにおいて書込み・消去・読出し時に各配線に印加する電圧条件を示す。図１４と図１５は、それぞれ、書込み・消去時のチャネル電流を選択ゲート線ＳＧＬの電位で設定する場合とビット線ＢＬの電位で設定する場合の条件である。
【０１０７】
図５に示すメモリアレイでソース線ＳＬに印加した電圧をビット線ＢＬに、ビット線ＢＬに印加した電圧をソース線ＳＬに印加すると、図５のメモリアレイと同様の書込み・消去・読出し動作をする。
【０１０８】
すなわち、図１４に示した書込み条件では、選択ゲート線はＳＧＬ０だけを０Ｖから０．７Ｖ付近に昇圧し、ソース線はＳＬ０だけを１．５Ｖから０Ｖに降圧し、選択セルが接続されているビット線ＢＬ０には５Ｖ、メモリゲート線ＭＧＬ０には、書込み時１０Ｖを印加する。その結果、図１３に示すメモリセルＢＩＴ１で書込みが行われる。
【０１０９】
図１４に示した消去条件では、１本のワード線に接続されたメモリセルＷＯＲＤ１を消去する場合、ビット線ＢＬ、ソース線ＳＬはすべて０Ｖの状態で選択ゲート線ＳＧＬ０を０Ｖから０．７Ｖ付近に昇圧し、選択セルが接続されているビット線ＢＬ０には７Ｖ、メモリゲート線ＭＧＬ０には−５Ｖを印加する。その結果、図１３に示すメモリセルＷＯＲＤ１において、選択ゲート線ＳＧＬの電位がソース線ＳＬの電位より大きくなって選択トランジスタがオン状態となり、図２で示した消去の条件を満たして、消去が行われる。複数のワード線に接続された図１３のすべてのセルを消去する場合、ソース線ＳＬはすべて０Ｖの状態で選択セルが接続された選択ゲート線ＳＧＬをすべて０Ｖから０．７Ｖ付近に昇圧し、選択セルが接続されたすべてのビット線ＢＬ、メモリゲート線ＭＧＬに、それぞれ、７Ｖと−５Ｖを印加すればよい。
【０１１０】
また、図１４および図１５の読出し条件については、このメモリアレイでは、図５のメモリアレイの場合と、メモリトランジスタと選択トランジスタの位置が入れ替わっているため、図５の場合の「逆方向読出し」と「同一方向読出し」の場合と、印加電圧条件が逆となっている。
【０１１１】
以上、図２、図６、図７、図１１、図１２、図１４、図１５においてメモリ動作の電圧条件を示してきたが、これらの条件は一例であり、ここで示した数値をもって本発明が限定されるものではない。また、図１０、図１３に示したメモリセルアレイにおいても、図９に示した回路方式を適用して定チャネル電流の書込み・消去を行うようにしても良い。
【０１１２】
（５）続いて、上記方式の消去を実現し、消去・読出しの高速化と書換え・高温データ保持の信頼性向上を可能とするメモリセルの具体的な構成について、図１６を用いて以下に説明する。
【０１１３】
上記消去を行うには、メモリゲート電極ＭＧに負電圧を印加した時、ソース・ドレイン間に電流が流れなければならない。
【０１１４】
このためには、メモリトランジスタのチャネル長を短くするか、メモリトランジスタのチャネル領域（ＭＥ）をｎ型化する必要がある。
【０１１５】
この両者ともに、読出し電流の増加に寄与するため、本発明の消去方式を採用するメモリセルは高速読出しに適している。
【０１１６】
加えて、本発明の消去方式は、ホール注入を利用しており、消去後のしきい値電圧を中性しきい値電圧よりも下げて大きな読出し電流を得ることができる。従って、その点でも、高速の読出しに適している。
【０１１７】
また、消去速度は、ホットキャリア注入を利用しているためトンネリング消去と比べ高速である。また、メモリトランジスタのチャネル長を短くする、もしくは、メモリトランジスタのチャネル領域（ＭＥ）のｎ型不純物を高濃度化することで、読出し電流が増加し、さらなる高速化が実現する。
【０１１８】
一方の選択トランジスタのチャネル領域ＳＥについては、選択トランジスタのしきい値電圧がメモリトランジスタの中性状態しきい値電圧よりも大きくなるように、不純物濃度を設定する。メモリトランジスタの中性状態しきい値電圧とは、電荷蓄積領域に電荷が蓄積されていない状態のしきい値をいう。
【０１１９】
選択トランジスタのしきい値電圧は、高すぎると大きな読出し電流を取ることができなくなり、低過ぎるとそのゲート電圧が０Ｖの場合でも完全にオフにならず、リーク電流が正常な読出し動作を阻害してしまう。したがって、選択トランジスタのしきい値電圧は、正の範囲で低いことが望ましい。
【０１２０】
次に、ドレイン領域ＭＤとソース領域ＭＳの不純物プロファイルについて説明する。
【０１２１】
まず、ドレイン領域ＭＤであるが、メモリ動作時に、この領域に印加される電圧は最大で１．８Ｖ程度であるので、１．８Ｖで駆動することを前提としたＭＯＳトランジスタのソース、ドレイン構造を採用すれば良い。例えば、１．８Ｖで動作するＭＯＳトランジスタと同程度の高濃度ｎ型不純物領域で、ドレイン領域ＭＤを構成すれば良い。また、このドレイン領域ＭＤのゲート電極方向の端部に低濃度ｎ型不純物領域ＭＤＭを設け、ＬＤＤ構造としても良い。
【０１２２】
もう一方のソース領域ＭＳも、高濃度ｎ型不純物領域とする。また、高濃度ｎ型不純物領域（ソース領域）ＭＳのゲート電極方向の端部に、ｎ型不純物領域（低濃度ｎ型不純物領域）ＭＳＭを設けても良い。このｎ型不純物領域ＭＳＭの不純物濃度は、ＢＴＢＴを起こすのに適した濃度にする必要がある。例えば、ｎ型不純物領域ＭＳＭの不純物濃度は、１０18〜１０20／ｃｍ3程度であればより好ましく、１０18〜１０19／ｃｍ3程度であれば更に好ましい。また、ｎ型不純物領域ＭＳＭの不純物濃度は高濃度ｎ型不純物領域ＭＳの不純物濃度よりも低いことが好ましい。
【０１２３】
また、メモリゲート電極ＭＧ下の窒化シリコン膜ＳＩＮとその上下の酸化膜ＴＯＰＯＸとＢＯＴＯＸの膜厚は、メモリ特性を決定する重要な要素である。
【０１２４】
本発明の消去方式を採用したメモリセルでは、書込み・消去ともにホットキャリア注入を利用しているために窒化シリコン膜上下の酸化膜を厚膜化できる。膜厚は、窒化シリコン膜ＳＩＮを３〜１５ｎｍ程度、窒化シリコン膜上下の酸化膜ＴＯＰＯＸとＢＯＴＯＸを３〜１０ｎｍ程度とする。酸化膜ＴＯＰＯＸとＢＯＴＯＸの膜厚を３ｎｍ以上とすることで、トンネリング現象による蓄積電荷の変化を抑えることができる。
【０１２５】
このように窒化シリコン膜の上下の酸化膜を厚膜化することで、高温でのリテンション特性が改善されるとともに、書換え後のリテンション特性劣化も抑制される。
【０１２６】
（６）続いて、以下に、図１７〜図２４を参照しながら、図１６に示す不揮発性半導体記憶装置（メモリセル）の製造方法の一例を説明する。図１７〜図２４は、本実施の形態の不揮発性半導体記憶装置の製造方法を示す基板の要部断面図である。各図には、ソース領域を共有する２つのメモリセル領域の断面部を示してある。
【０１２７】
まず、図１７を説明する。ｐ型シリコン基板ＰＳＵＢ上に素子分離酸化膜領域ＳＴＩを形成し、メモリセル領域となるｐ型ウェル領域ＰＷＥＬを形成する。
【０１２８】
このｐ型ウェル領域ＰＷＥＬの表面部に、選択トランジスタのしきい値を調整するｐ型不純物領域（チャネル領域）ＳＥを形成する。次いで、シリコン基板表面を清浄化処理した後、選択トランジスタのゲート絶縁膜ＳＧＯＸを熱酸化で形成し、その上に、選択ゲート電極となるｎ型ポリシリコン層ＮＳＧ（１００ｎｍ程度）および選択ゲート電極の保護用の酸化シリコン膜ＣＡＰを、順次堆積する。
【０１２９】
次に、図１８を説明する。フォトリソグラフィ技術とドライエッチング技術を用いて、図１７でシリコン基板上に形成したｎ型ポリシリコン層ＮＳＧを加工し、選択トランジスタの選択ゲート電極ＳＧ１とＳＧ２を形成する。これらのゲート電極は、図面の奥行き方向に延在し、線状のパターンである。このパターンは、メモリアレイの選択ゲート線ＳＧＬに相当する（図５等参照）。なお、このパターンの形成の際には、シリコン基板の表面に不要なダメージが入らないように、熱酸化膜（ＳＧＯＸ）の表面が露出した段階でドライエッチングを停止する。次いで、シリコン基板表面のメモリトランジスタのチャネル領域にしきい値調整用のｎ型不純物領域ＭＥを形成する。例えば、ｎ型不純物領域ＭＥの不純物濃度は、１×１０12／ｃｍ2程度である。
【０１３０】
次に、図１９を説明する。図１８でシリコン基板表面の保護用に残した熱酸化膜（ＳＧＯＸ）をフッ酸で除去し、メモリトランジスタのゲート絶縁膜となるＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）膜を積層する。なお、熱酸化膜（ＳＧＯＸ）を除去する際に選択ゲート電極ＳＧ上の酸化シリコン膜ＣＡＰを合わせて除去しても構わない。
【０１３１】
ＯＮＯ膜を形成するには、例えば下部酸化膜ＢＯＴＯＸ（３〜１０ｎｍ程度）を熱酸化により形成した後、窒化シリコン膜ＳＩＮを気相成長法で堆積し、さらに、上部酸化膜ＴＯＰＯＸを気相成長法と熱酸化で形成する。ここで、下部酸化膜ＢＯＴＯＸおよび上部酸化膜ＴＯＰＯＸの膜厚は、トンネリング現象が起こりにくい３ｎｍ以上であることが望ましい。
【０１３２】
続いて、ＯＮＯ膜の上に、メモリゲート電極ＭＧとなるｎ型ポリシリコン層ＮＭＧ（１００ｎｍ程度）を堆積する。
【０１３３】
次に、図２０を説明する。異方性エッチング技術により、図１９で堆積したｎ型ポリシリコン層ＮＭＧを、上部酸化膜ＴＯＰＯＸが露出するまで除去し、選択ゲート電極ＳＧ１、ＳＧ２の側壁にＯＮＯ膜を介してメモリゲート電極ＭＧ１とＭＧ２を形成する。このメモリゲート電極ＭＧ１、ＭＧ２のスペーサ幅は、４０〜９０ｎｍとすると良い。このとき、メモリゲート電極ＭＧ１とＭＧ２とは反対側の選択ゲート電極ＳＧ１、ＳＧ２の側壁にも、ポリシリコンの側壁スペーサＭＧＲが作られる。
【０１３４】
次いで、側壁スペーサＭＧＲを除去するため、フォトリソグラフィ技術を用いフォトレジスト膜ＲＥＳ１でメモリゲート電極ＭＧ１とＭＧ２を覆う。この際、その端部が選択ゲート電極ＳＧ１、ＳＧ２上となるようにフォトレジスト膜ＲＥＳ１を形成する。
【０１３５】
次に、図２１を説明する。図２０で作られたポリシリコンの側壁スペーサＭＧＲをドライエッチング技術で除去し、さらに、フォトレジスト膜ＲＥＳ１を取り除く。続いて、露出した上部酸化膜ＴＯＰＯＸ、窒化シリコン膜ＳＩＮをそれぞれフッ酸と熱リン酸で除去する。その後、低濃度のｎ型不純物のイオン打ち込みを行い、ドレイン部に低濃度ｎ型不純物領域ＭＤＭを形成する。このイオン打ち込みの際、ソース部にも低濃度ｎ型不純物領域ＭＳＭが形成される。ドレイン部とソース部の低濃度ｎ型不純物領域ＭＤＭとＭＳＭは、フォトリソグラフィ技術とレジスト膜を用いて、別々に形成しても構わない。
【０１３６】
図２１でポリシリコン側壁スペーサＭＧＲを除去したのは、ドレイン部の低濃度ｎ型不純物領域ＭＤＭを形成するためである。例えば、図１８において、ｎ型不純物領域ＭＥを形成した後に、フォトリソグラフィ技術を用いてフォトレジストでソース部の上部を覆い、ドレイン部に前記低濃度ｎ型不純物領域ＭＤＭを形成するならば、ポリシリコン側壁スペーサＭＧＲを除去する必要はない。
【０１３７】
次に、図２２を説明する。ＯＮＯ膜の下部酸化膜ＢＯＴＯＸのうち表面に露出した部分をフッ酸で除去した後、酸化膜を堆積し、異方性エッチング技術を用いてエッチングすることで、選択ゲート電極ＳＧ１、ＳＧ２の側壁とメモリゲート電極ＭＧ１とＭＧ２の側壁に側壁スペーサＳＷを形成する。
【０１３８】
次に、図２３を説明する。ｎ型不純物のイオン打ち込みを行うことにより選択トランジスタのドレイン領域ＭＤとメモリトランジスタのソース領域ＭＳを形成する。
【０１３９】
次に、図２４を説明する。シリコン基板の全面に配線層間絶縁膜ＩＮＳ１を堆積する。フォトリソグラフィ技術とドライエッチング技術を用いて、ドレイン領域ＭＤ上にコンタクトホールを開口し、開口部（コンタクトホール）に金属層（プラグ）ＣＯＮＴを堆積（形成）する。その後、フォトリソグラフィ技術とエッチング技術を用いて第１層配線Ｍ１を形成する。
【０１４０】
図示するように、メモリゲート電極ＭＧおよび選択ゲート電極ＳＧは、例えば紙面に垂直な方向に延在し、ドレイン領域ＭＤに接続され、ビット線ＢＬとなる第１層配線Ｍ１は、メモリゲート電極ＭＧや選択ゲート電極ＳＧと直交する方向に延在する（図５等参照）。なお、図１３に示す回路図の場合は、メモリゲート電極ＭＧと選択ゲート電極ＳＧの位置が入れ替わる。
【０１４１】
次いで、配線層間絶縁膜ＩＮＳ２を堆積する。以降、図示は省略するが、配線層間絶縁膜ＩＮＳ２にコンタクトホールを形成し、さらに、導電性膜を堆積し、パターニングすることにより配線を形成する。このように、配線層間絶縁膜と配線の形成工程を繰り返すことによって、多層の配線を形成することが可能となる。
【０１４２】
（７）続いて、図２５〜図２７を用いて本発明の消去方式を実現する他のメモリセル構造の例を示す。図２５〜図２７は、本実施の形態の他の不揮発性半導体記憶装置（フラッシュメモリ）の要部断面図である。
【０１４３】
図２５は、選択ゲート電極ＳＧをメモリゲート電極ＭＧの側壁スペーサの形状で構成したメモリセルである。
【０１４４】
このようなメモリセルの場合は、先に、メモリトランジスタのＯＮＯ膜（ＢＯＰＯＸ、ＳＩＮおよびＴＯＰＯＸ）およびメモリゲート電極ＭＧを形成し、その側壁に絶縁膜よりなる側壁スペーサＧＡＰＳＷを形成する。さらに、その側壁に、図１等を参照しながら説明したメモリセルのメモリゲートと同様に、異方性エッチング技術を利用して選択ゲート電極ＳＧを形成する。
【０１４５】
なお、選択トランジスタのゲート絶縁膜ＳＧＯＸよりも厚い酸化膜で側壁スペーサＧＡＰＳＷを形成することにより、メモリゲート電極ＭＧと選択ゲート電極ＳＧとの間の耐圧を向上させることができる。
【０１４６】
また、メモリトランジスタのチャネル領域（ｎ型不純物領域ＭＥ）と選択トランジスタのチャネル領域ＳＥの不純物の注入は、それぞれ、メモリゲート電極ＭＧの形成前後に行う。
【０１４７】
図２６は、メモリゲート電極ＭＧを選択ゲート電極ＳＧ上に乗り上げた構成のメモリセルである。
【０１４８】
このようなメモリセルの場合は、図１等を参照しながら説明したメモリセルの場合と同様に、選択ゲート電極ＳＧを先に形成し、ＯＮＯ膜およびメモリゲート電極ＭＧを、フォトリソグラフィ技術を用いて形成する。メモリトランジスタのチャネル領域（ｎ型不純物領域ＭＥ）と選択トランジスタのチャネル領域ＳＥの不純物の注入は、図１８を参照しながら説明した場合と同様に行う。
【０１４９】
図２７は、選択ゲート電極ＳＧをメモリゲート電極ＭＧ上に乗り上げた構成のメモリセルである。
【０１５０】
このようなメモリセルの場合は、フォトリソグラフィ技術で選択ゲート電極ＳＧを形成する以外は、図２５に示したメモリセルと同様に形成することができる。すなわち、ＯＮＯ膜およびメモリゲート電極ＭＧを先に形成した後、選択ゲート電極ＳＧを形成する。メモリトランジスタのチャネル領域（ｎ型不純物領域ＭＥ）と選択トランジスタのチャネル領域ＳＥの不純物の注入は、それぞれ、メモリゲート電極ＭＧの形成前後に行う。
【０１５１】
このように、図２５〜図２７に示したメモリセル構造についても、図５〜図１５に示したメモリアレイと電圧条件で、図１に示したメモリセルと同様の動作を行わせることが可能である。
【０１５２】
また、図１６で説明したように、消去・読出しの高速化と高温データ保持の信頼性向上を可能とするメモリセルの具体的構成を、図２５〜図２７に示したメモリセルについても同様に適用できる。
【０１５３】
（８）マイクロプロセッサチップにおいては、メモリの集積度を上げるためだけでなく、様々な用途から、複数の不揮発性メモリモジュールを集積することが考えられる。図２８は、複数の不揮発性メモリモジュールＭＭＪ１〜ＭＭＪ４などを集積して形成した半導体チップＭＰＵを模式的に示す説明図（ブロック図）である。図２８の半導体チップＭＰＵ内には、複数の不揮発性メモリモジュールＭＭＪ１〜ＭＭＪ４（ＭＭＪ１，ＭＭＪ２，ＭＭＪ３，ＭＭＪ４）、不揮発性メモリモジュールＭＭＪ１〜ＭＭＪ４を制御するためのメモリ制御モジュールＣＭＪ、不揮発性メモリモジュールＭＭＪ１〜ＭＭＪ４に所定の電位を供給するための電源モジュールＰＭＪ、および演算回路部ＯＰＣが集積されている。このように、複数の不揮発性メモリモジュールＭＭＪ１〜ＭＭＪ４を一つの半導体チップＭＰＵ内に集積した場合、それぞれのモジュール（ＭＭＪ１〜ＭＭＪ４）のメモリセルの使い方は異なることが考えられる。本実施の形態では、不揮発性メモリモジュールのメモリセルの構造を変えることなくその動作特性を変えることができるので、一つの半導体チップＭＰＵ内に集積した複数の不揮発性メモリモジュールＭＭＪ１〜ＭＭＪ４のうち、必要な不揮発性メモリモジュールのみに上記実施の形態の方式（書込み・消去方式）を適用し、他の不揮発性メモリモジュールは従来通りの方式（書込み・消去方式）で動作させることができる。すなわち、必要な不揮発性メモリモジュールのみに上記実施の形態の方式を適用し、同時に従来どおり動作させる不揮発性メモリモジュールを一つのチップ上に集積することができる。
【０１５４】
以上、本実施の形態においては、メモリセルの電荷蓄積膜として窒化シリコン膜（電荷トラップ性絶縁膜）を用いたが、窒化シリコン膜の代わりに酸窒化シリコン膜、酸化タンタル膜、酸化アルミニウム膜等の電荷トラップ性絶縁膜を用いても良い。
【０１５５】
また、電荷蓄積層としてポリシリコン等の導電性材料から成る微粒子（ドット）を用いてもよい。このドットとは、例えば、下部酸化膜上にポリシリコンの粒状の塊を複数個析出させたものである。このドット上には、さらに、上部酸化膜が形成され、個々のドット間は絶縁される。このようなドットを用いた場合、ドット内に蓄積された電荷（電子）は、ドット間を移動し難い。従って、電子の注入位置と正孔の注入位置をあわせることにより前記効果を奏することができる。また、ドットは、図１、図２５〜図２７に示したメモリセルに適用可能である。ドットを用いる場合、その直径は１０ｎｍ以下とすることが望ましく、ドット間には絶縁膜を堆積し電荷を離散的に蓄積させる。
【０１５６】
なお、単一の導電性の浮遊ゲート電極を用いる場合には、電子や正孔が浮遊ゲート電極内を移動できるため、電子の注入位置と正孔の注入位置をあわせることによる効果は小さい。
【０１５７】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０１５８】
本発明は、不揮発性半導体記憶装置に適用できる。
【図面の簡単な説明】
【０１５９】
【図１】本発明の実施の形態の不揮発性半導体記憶装置（フラッシュメモリ）の要部断面図である。
【図２】本発明の実施の形態の不揮発性半導体記憶装置の書込み・消去・読出し時における選択メモリセルの各部位への電圧の印加条件を示す図表である。
【図３】消去特性を示すグラフである。
【図４】チャネルに電流を流したＢＴＢＴホットホール消去方式を用いた書込み・消去を繰り返したメモリセルにおける、正孔中和動作の有無によるメモリセルの書込み側電荷保持特性を比較したグラフである。
【図５】本発明の実施の形態の不揮発性半導体メモリアレイを示す回路図である。
【図６】図５のメモリアレイにおいて書込み・消去・読出し時に各配線に印加する電圧条件を示す図表である。
【図７】図５のメモリアレイにおいて書込み・消去・読出し時に各配線に印加する電圧条件を示す図表である。
【図８】図５のメモリアレイにおいて書込み時に各配線に電圧印加するタイミングを示す説明図である。
【図９】図５のメモリアレイにおいて定チャネル電流で書込み・消去を実現する回路図である。
【図１０】本発明の実施の形態の他の不揮発性半導体メモリアレイを示す回路図である。
【図１１】図１０のメモリアレイにおいて書込み・消去・読出し時に各配線に印加する電圧条件を示す図表である。
【図１２】図１０のメモリアレイにおいて書込み・消去・読出し時に各配線に印加する電圧条件を示す図表である。
【図１３】本発明の実施の形態の他の不揮発性半導体メモリアレイを示す回路図である。
【図１４】図１３のメモリアレイにおいて書込み・消去・読出し時に各配線に印加する電圧条件を示す図表である。
【図１５】図１３のメモリアレイにおいて書込み・消去・読出し時に各配線に印加する電圧条件を示す図表である。
【図１６】本発明の実施の形態の不揮発性半導体記憶装置（フラッシュメモリ）の要部断面図である。
【図１７】本発明の実施の形態の不揮発性半導体記憶装置の製造方法を示す基板の要部断面図である。
【図１８】本発明の実施の形態の不揮発性半導体記憶装置の製造方法を示す基板の要部断面図である。
【図１９】本発明の実施の形態の不揮発性半導体記憶装置の製造方法を示す基板の要部断面図である。
【図２０】本発明の実施の形態の不揮発性半導体記憶装置の製造方法を示す基板の要部断面図である。
【図２１】本発明の実施の形態の不揮発性半導体記憶装置の製造方法を示す基板の要部断面図である。
【図２２】本発明の実施の形態の不揮発性半導体記憶装置の製造方法を示す基板の要部断面図である。
【図２３】本発明の実施の形態の不揮発性半導体記憶装置の製造方法を示す基板の要部断面図である。
【図２４】本発明の実施の形態の不揮発性半導体記憶装置の製造方法を示す基板の要部断面図である。
【図２５】本発明の実施の形態の他の不揮発性半導体記憶装置（フラッシュメモリ）の要部断面図である。
【図２６】本発明の実施の形態の他の不揮発性半導体記憶装置（フラッシュメモリ）の要部断面図である。
【図２７】本発明の実施の形態の他の不揮発性半導体記憶装置（フラッシュメモリ）の要部断面図である。
【図２８】複数の不揮発性メモリモジュールなどを集積して形成した半導体チップを模式的に示す説明図である。
【図２９】本発明の課題を説明するための不揮発性半導体記憶装置の書込み時のホットエレクトロンの発生場所を示す基板の要部断面図である。
【図３０】本発明の課題を説明するための不揮発性半導体記憶装置の消去時のホットホールの発生場所を示す基板の要部断面図である。
【図３１】本発明の効果を説明するための不揮発性半導体記憶装置に消去電位を印加した場合の電荷の状態を模式的に表したメモリセルの要部断面図である。
【符号の説明】
【０１６０】
ＢＩＴ１  メモリセル（選択セル）
ＢＩＴ２  メモリセル
ＢＬ、ＢＬ０、ＢＬ１  ビット線
ＢＯＴＯＸ  下部酸化膜（酸化膜）
ＢＳ０、ＢＳ１  ビット線選択スイッチングトランジスタ
ＣＡＰ  酸化シリコン膜
ＣＣＳ１、ＣＣＳ２  定電流源
ＣＭＪ  メモリ制御モジュール
ＧＡＰＳＷ  側壁スペーサ
ＩＮＳ１  配線層間絶縁膜
ＩＮＳ２  配線層間絶縁膜
Ｍ１  第１層配線
ＭＤ  ドレイン領域
ＭＤＭ  低濃度ｎ型不純物領域
ＭＥ  ｎ型不純物領域
ＭＧ、ＭＧ１、ＭＧ２  メモリゲート電極
ＭＧＬ、ＭＧＬ０〜ＭＧＬ３  メモリゲート線
ＭＧＲ  側壁スペーサ
ＭＭＪ１、ＭＭＪ２、ＭＭＪ３、ＭＭＪ４  不揮発性メモリモジュール
ＭＮ０、ＭＮ１  ミラー回路を構成するＮＭＯＳトランジスタ
ＭＰ０、ＭＰ１  ミラー回路を構成するＰＭＯＳトランジスタ
ＭＰＵ  半導体チップ
ＭＳ  ソース領域
ＭＳＭ  低濃度ｎ型不純物領域
ＮＭＧ  ｎ型ポリシリコン層
ＮＳＧ  ｎ型ポリシリコン層
ＯＮＯ  ＯＮＯ膜
ＰＭＪ  電源モジュール
ＰＳＵＢ  ｐ型シリコン基板
ＰＷＥＬ  ｐ型ウェル領域
ＲＥＳ１  フォトレジスト膜
ＲＥＳ２  フォトレジスト膜
ＳＥ  チャネル領域（不純物領域）
ＳＧ、ＳＧ１、ＳＧ２  選択ゲート電極
ＳＧＬ、ＳＧＬ０〜３  選択ゲート線
ＳＧＯＸ  ゲート絶縁膜
ＳＩＮ  窒化シリコン膜
ＳＬ、ＳＬ０〜ＳＬ３  ソース線
ＳＴＩ  素子分離酸化膜領域
ＳＷ  側壁スペーサ
ＴＯＰＯＸ  上部酸化膜（酸化膜）
Ｖｄ  ドレイン領域に印加する電圧
Ｖｍｇ  メモリゲート電極に印加する電圧
Ｖｓ  ソース領域に印加する電圧
Ｖｓｇ  選択ゲート電極に印加する電圧
Ｖｗｅｌｌ  ウェルに印加する電圧
ＷＯＲＤ１  選択ゲート線に接続されているメモリセル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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