(57)【要約】【課題】  一方の主面に電子部品を実装し、側部から他方の主面にかけて表面実装用の外部電極を備えた積層基板をマザー積層体を用いてバッチ処理生産する場合であっても、マザー積層体に反りや破損が発生しにくく、電子部品実装面積を広く確保でき、更に、マザー積層体に実装した電子部品を樹脂封止する際に凹所内に封止樹脂が流れ込んで側部電極を絶縁被覆する不具合を無くする。【解決手段】  複数の絶縁シートを積層した積層基板１０であって、側面に沿った底面には実装面３にまで達しない側底部凹所４が形成され、側底部凹所の内壁に形成された小凹所５内には導体６ａを埋設して側部電極６を形成し、底面には各側部電極と個別に導通する底部電極７が形成された積層基板において、側底部凹所の内壁には、少なくとも２つの側部電極が離間配置され、各側部電極は夫々底部電極の一つと個別に導通しており、上面には分割用の溝、或いは孔や凹所が形成されていない。【選択図】      図１
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【特許請求の範囲】
【請求項１】
複数の絶縁シートを積層した積層基板であって、その側面に沿った底面には電子部品を実装する上面にまで達しない側底部凹所が形成され、該側底部凹所の内壁に形成された小凹所内には導体を埋設して側部電極を形成し、底面には各側部電極と個別に導通する底部電極が形成された積層基板において、
前記側底部凹所の内壁には、少なくとも２つの側部電極が離間配置され、各側部電極は夫々前記底部電極の一つと個別に導通しており、
前記上面には分割用の溝、或いは孔や凹所が形成されていないことを特徴とする積層基板。
【請求項２】
矩形の積層基板の対向する２つの端縁に沿って夫々複数組の側部電極及び底部電極を配置した場合に、複数組の電極のうち内側に位置する少なくとも２組に跨って一つの側底部凹所を配置したことを特徴とする請求項１に記載の積層基板。
【請求項３】
前記各端縁上に配置された複数組の電極のうち、両端部に位置する電極組間に跨って一つの側底部凹所を配置したことを特徴とする請求項２に記載の積層基板。
【請求項４】
請求項１、２又は３に記載された積層基板を複数枚シート状に連結したマザー積層体を、ダイシングによって個片に分割することを特徴とする積層基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、各種表面実装部品において、電子部品を搭載するために使用する表面実装用の積層基板、及びその製造方法に関する。
【背景技術】
【０００２】
表面実装用の電子部品として、表面実装用の積層基板上に、半導体チップやＳＡＷチップ等の電子部品を搭載したタイプが知られている。積層基板は、セラミックシート等の絶縁シートを複数枚積層した多層構造であり、絶縁シート間には回路配線が形成されている。
この種の積層基板として、特許３３６８６４５号（特許文献１）には、図４（ａ）（ｂ）に示すように、マザー積層体１００の底面に所要深さの穴１０１を所定の縦横配列にて形成し、この穴１０１内に導体１０２を埋設してから、各導体１０２を分断する溝１０３を底面に形成して個片毎の区画形成を行う技術が開示されている。溝１０３に沿ってマザー積層体１００を折り割って分割することにより、複数の積層基板１１０を得る。積層基板１１０は、その側面から底面にかけて導体１０２からなる外部電極（側面電極及び底部電極）を備えている。
しかし、この従来例にあっては、溝１０３の存在によりマザー積層体１００が反り易く、変形し易くなるばかりか、破損しやすくなる。
また、例えば、半導体チップや弾性表面波（ＳＡＷ）チップをこのマザー積層体１００の各個片領域の平坦な上面にフリップチップ実装してから、全てのチップを一括して樹脂封止する場合、樹脂封止方法が、本出願人による先願である特願２００２−２９３１１０号（特許文献２）や特開２００１−３３５２２７（特許文献３）にて提案した発明のように、マザー積層体１００を加圧する工程を含む場合には、マザー積層体１００が破損しやすくなる。
【０００３】
次に、特許第３２２３７０８号（特許文献４）には、マザー積層体に所定の縦横配列にて形成した凹所の内壁に小凹所を対向配置し、各小凹所内に導体を埋設した構成が開示されており、各凹所の中心部を通過する切断線に沿って個片に切断、分割することにより、凹所内壁に対向配置された各導体を、異なった個片の外部電極とする技術が開示されている。
この従来例にあっては、マザー積層体の底面に分割用の溝が形成されていないため、反りによる変形や、破損し易いという欠点を有しない。
また、マザー積層体の底面に、貫通孔ではなく凹所を形成するため、反対側の上面は平坦となり、上面全体を他の電子部品の実装エリアとすることができる。非貫通孔である凹所は、マザー積層体の底面側にのみ開口し、他方の主面には開口していないので、凹所が開口していない主面を半導体チップやＳＡＷチップの実装面とすれば、そのチップを樹脂封止する際に凹所への封止樹脂の流れ込みがなくなる。換言すれば、貫通孔を備えたマザー積層体の主面に半導体チップやＳＡＷチップを実装し、それを樹脂封止すると、貫通孔内に封止樹脂が流れ込んで貫通孔内部の導体を被覆してしまい、所望の側面電極が形成されなくなってしまうが、この従来例にはそのような欠点がない。
しかし、この従来例は、以下のような欠点を有する。
即ち、電子部品の小型化、または電子部品の外部端子数増加によって外部端子の配置が狭ピッチ化すると、凹所を形成するための非貫通孔の内径を小さくする必要がある。通常電子部品の外部端子の表面は、半田を付着させやすくするために金メッキなどを施すが、非貫通孔の内径が小さくなると非貫通孔内部へのメッキ液のまわりが悪くなり、金属が付き難くなってしまう。
【０００４】
次に、特開平１１−２６６３９号（特許文献５）には、マザー積層体の一方の主面に個片に分割するための分割溝を形成すると共に、隣接する個片間に跨るように分割溝に沿って長穴状の貫通孔を形成し、個々の貫通孔の内壁に複数の導体を埋設した構成が開示されている。このマザー積層体を分割溝に沿って個片に分割すると、側面電極付きの積層基板個片が得られる。このように一つの凹所内に複数の導体を設ければ、電子部品の小型化、または電子部品の外部端子数増加によって外部端子の配置を狭ピッチ化した場合でも凹所が過小とはならない。従って、貫通孔内部へのメッキ液のまわりは良好となる。
しかし、この従来例は、以下のような欠点を有する。
即ち、マザー積層体表面に分割溝が形成されているので、反りやすく破損しやすい。また、貫通孔の存在によって電子部品を搭載できる面積が小さくなってしまう。マザー積層体に半導体チップやＳＡＷチップを実装し、それを樹脂封止すると、貫通孔内に封止樹脂が流れ込んで導体を絶縁被覆するため、所望の側面電極が形成されなくなってしまう。
【特許文献１】特許３３６８６４５号
【特許文献２】特願２００２−２９３１１０
【特許文献３】特開２００１−３３５２２７
【特許文献４】特許第３２２３７０８号
【特許文献５】特開平１１−２６６３９号
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は上記に鑑みてなされたものであり、一方の主面に半導体チップ、ＳＡＷチップ等の電子部品を実装し、側部から他方の主面にかけて表面実装用の外部電極を備えた積層基板をマザー積層体を用いてバッチ処理生産する場合であっても、マザー積層体に反りや破損が発生しにくく、電子部品を実装する面積を十分に広く確保することができ、更に、マザー積層体に実装した電子部品を樹脂封止する際に凹所内に封止樹脂が流れ込んで側部電極を絶縁被覆する不具合を無くすることを目的としている。
【課題を解決するための手段】
【０００６】
上記課題を解決するため、請求項１の発明は、複数の絶縁シートを積層した積層基板であって、その側面に沿った底面には電子部品を実装する上面にまで達しない側底部凹所が形成され、該側底部凹所の内壁に形成された小凹所内には導体を埋設して側部電極を形成し、底面には各側部電極と個別に導通する底部電極が形成された積層基板において、前記側底部凹所の内壁には、少なくとも２つの側部電極が離間配置され、各側部電極は夫々前記底部電極の一つと個別に導通しており、前記上面には分割用の溝、或いは孔や凹所が形成されていないことを特徴とする。
請求項２の発明は、請求項１において、矩形の積層基板の対向する２つの端縁に沿って夫々複数組の側部電極及び底部電極を配置した場合に、複数組の電極のうち内側に位置する少なくとも２組に跨って一つの側底部凹所を配置したことを特徴とする。
請求項３の発明は、請求項２において、前記各端縁上に配置された複数組の電極のうち、両端部に位置する電極組間に跨って一つの側底部凹所を配置したことを特徴とする。
請求項４の発明は、請求項１、２又は３に記載された積層基板を複数枚シート状に連結したマザー積層体を、ダイシングによって個片に分割することを特徴とする。
【発明の効果】
【０００７】
積層基板上に搭載する電子部品の小型化、または電子部品の外部端子数増加によって外部端子としての側部電極、及び底部電極の配置を狭ピッチ化した場合でも側底部凹所が小さくならない。従って、各電極に金メッキを行う際に、側底部凹所内部へのメッキ液のまわりが良好となり、個々の電極に金メッキが形成され易くなる。
また、側底部凹所が積層基板の電子部品実装面に到達していないため、電子部品を搭載できる面積を広くすることができる。また、半導体チップやＳＡＷチップの実装面に穴や切欠きが存在せず、実装面に搭載した電子部品を樹脂封止する際に側底部凹所内に封止樹脂が流れ込むことがなく、側部電極が絶縁被覆されて、所望の側部電極が形成されなくなる、という欠点が解消される。
【発明を実施するための最良の形態】
【０００８】
以下、本発明を図面に示した実施の形態により詳細に説明する。
図１（ａ）及び（ｂ）は本発明の一実施形態に係る積層基板の底面図、及び正面図、図２は図１の積層基板をシート状に連結したマザー積層体の底面図である。
図１に示した積層基板１は、セラミック等から成る薄い絶縁シートを複数枚積層した多層絶縁基板２の内部、及び外部に夫々回路パターン、電極等を形成した構成を備えている。多層絶縁基板２の側面に沿った底面には、半導体チップ、ＳＡＷチップ等の電子部品の実装面としての上面３にまで達しない側底部凹所４が形成され、側底部凹所４の内壁に形成された２つの小凹所５内には夫々導体６ａを埋設して側部電極６とし、底面には各側部電極６と導通する底部電極（実装電極）７がメタライズによって形成されている。
側底部凹所４の内壁に形成された側部電極６は、基板の面方向に沿って離間配置されており、各側部電極６は夫々底部電極７の一つと個別に導通している。
本発明の特徴的な構成は、多層絶縁基板２の底面に、平坦な上面３にまで貫通しない側底部凹所４を形成すると共に、少なくとも一つの側底部凹所４が２つの側部電極６及び底部電極７に跨って形成されるようにした点にある。また、平坦な上面３には貫通孔、凹所等が存在していない点も特徴的である。
図１に示した積層基板は対向する２つの端縁に夫々４組の側部電極６及び底部電極７を備えているため、各端縁上の４組の側部電極６及び底部電極７のうちの内側の２組に対しては一つの長尺な側底部凹所４（４ａ）が跨るように配置されている。一方、４組の側部電極６及び底部電極７のうち両端部に位置するものは、短尺（側底部凹所４ａの１／２の長さ）な側底部凹所４（４ｂ）に接している。
【０００９】
図２は図１の積層基板を量産するために使用するマザー積層体１０の底面図であり、大面積の絶縁シートを複数枚積層したマザー多層絶縁体１１上、及び内部に、電極、配線パターンを形成した構成を備えている。マザー多層絶縁体１１は、複数の積層基板個片領域Ａと、外周縁に位置する外枠領域Ｂとを備えている。各個片領域Ａ間は、切断位置を示す複数の仮想線Ｌによって区画され、各個片領域Ａの外周縁（境界線）に沿った適所に非貫通孔としての側底部凹所４（４ａ、４ｂ）を構成する。この実施形態では、各個片領域Ａの外周縁を構成する四辺のうち対向し合う２つの長辺に沿って夫々４個の底部電極７が形成されており、４個の底部電極７のうちの内側の２個の底部電極に跨るように一つの側底部凹所４が形成されている。更に、測定部凹所４の長手方向両端部寄りの内壁に形成した小凹所５内に導体６ａを埋設して側部電極６としている。各側部電極６は夫々底部電極７と一対一で導通している。
隣接し合う２つの個片領域Ａに跨って形成される側底部凹所４は、当該２つの個片領域Ａの端部に位置する底部電極７と接している。
このような構成を備えたマザー積層体１０を仮想の切断線Ｌに沿ってダイシングすることにより、図１に示した如き積層基板１を複数個得ることができる。外枠領域Ｂは、切断後に廃棄される。
なお、側底部凹所４及び小凹所５は、大面積の絶縁シートを複数枚積層することによってマザー多層絶縁体１１を形成する際に、裏面側に積層される一枚又は複数枚の絶縁シートの側底部凹所４に相当する箇所に予め貫通穴（切欠き）を形成しておくことによって、全ての絶縁シートを積層一体化した際に一括形成される。
【００１０】
図３は、図１の積層基板の変形実施形態であり、この積層基板１は、対向し合う二つの端縁に沿って形成された４組の側部電極６及び底部電極７のうちの内側の２組に対しては一つの長尺な側底部凹所４（４ａ）が跨るように配置されている。一方、４組のうち両端部に位置する側部電極６及び底部電極７の間に跨るように、夫々一個の長尺な側底部凹所４（４ｃ）を配置している。つまり、図１の実施形態における両端部に位置する側底部凹所４ｂに代えて、長尺な側底部凹所４ｃを形成している。
なお、図３の積層基板を製造する場合に使用するマザー積層体は、図２に示したマザー積層体と同様に、図３に示した積層基板１を縦横に連結した構造を有することは勿論である。
【００１１】
このように本発明の積層基板によれば、電子部品の小型化、または電子部品の外部端子数増加によって外部端子としての側部電極６、及び底部電極７の配置を狭ピッチ化した場合でも側底部凹所４が小さくならない。従って、各電極６、７に金メッキを行う際に、側底部凹所４内部へのメッキ液のまわりが良好となり、個々の電極に金メッキが形成され易くなる。
また、側底部凹所４が積層基板１の電子部品実装面３に到達していないため、電子部品を搭載できる面積を広くすることができる。従って、実装面３に貫通孔が存在することによって、電子部品を搭載できる面積が小さくなってしまう、という欠点が解消される。
また、本発明では、マザー積層体１０をダイシングすることによって複数の積層基板１０を得ることができるので、積層基板集合体としてのマザー積層体１０から積層基板個片を得る際に、マザー積層体１０に個片分割用の溝を設ける必要がなくなる。従って、マザー積層体が反りやすく破損しやすいという欠点が解消される。
更に、本発明では、マザー積層体１０に個片分割用の溝を設ける必要がなくなるので、特願２００２−２９３１１０や特願２００３−１５７８８８に開示された技術のような加圧を伴う樹脂封止工法を採用した場合であっても、マザー積層体が破損し難くなる。
また、凹所を形成するために非貫通孔を用いているため、半導体チップやＳＡＷチップの実装面３に穴や切欠きが存在せず、実装面に搭載した電子部品を樹脂封止する際に側底部凹所内に封止樹脂が流れ込むことがない。従って、側底部凹所内に封止樹脂が流れ込むことにより、側部電極が絶縁被覆されて、所望の側部電極が形成されなくなる、という欠点が解消される。
【図面の簡単な説明】
【００１２】
【図１】（ａ）及び（ｂ）は本発明の一実施形態に係る積層基板の底面図、及び正面図。
【図２】図１の積層基板をシート状に連結したマザー積層体の底面図。
【図３】（ａ）及び（ｂ）は図１の積層基板の変形実施形態の底面図、及び正面図。
【図４】（ａ）及び（ｂ）は従来例の説明図。
【符号の説明】
【００１３】
１  積層基板、２  多層絶縁基板、３  実装面、４、４ａ、４ｂ、４ｃ  側底部凹所、５  小凹所、６  側部電極、６ａ  導体、７  底部電極、１０  マザー積層体、１  マザー多層絶縁体、Ａ  積層基板個片領域、Ｂ  外枠領域。
【図１】
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【図２】
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【図３】
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【図４】
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