(57)【要約】【課題】  バス容量を低減することにより、高速な処理および低消費電力化を図ることが可能な駆動装置、およびそれを備えた画像表示装置およびそれを備えた携帯機器を提供する。【解決手段】  液晶表示部が水平方向に沿って複数のブロックに分割される。具体的には、２４本ずつ毎のソース線を有するブロックに分割される。そして、複数のブロックにそれぞれ対応して複数のデータバスＤＢが設けられる。各データバスＤＢは、データ端子ＤＱからの画像データの入力を受ける。データバスＤＢ同士は各々相互に交差しないように配置され、各ブロックが１つのデータバスＤＢから画像データの供給を受ける。【選択図】        図３
2005345513.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配置された複数の画像表示素子を有し、前記複数の画像表示素子が複数のブロックに分割された画像表示部を駆動する駆動回路であって、
前記複数のブロックにそれぞれ対応して設けられ、各々が、前記画像表示部で表示するための画像データを構成する複数のビットデータの供給を受ける複数の画像データ供給線と、
各前記画像データ供給線に対応して設けられ、第１の指示信号に応答して前記対応する画像データ供給線に伝達される画像データをラッチする第１のラッチ回路部と、
各前記第１のラッチ回路部に対応して設けられ、第２の指示信号に応答して対応する第１のラッチ回路部のラッチした画像データをラッチする第２のラッチ回路部と、
前記第１および第２の指示信号をそれぞれ伝達する第１および第２の指示信号線とを備え、
前記複数の画像データ供給線は、各々が互いに交差しないように配置される、駆動回路。
【請求項２】
各前記第２のラッチ回路部の出力信号をデジタル信号からアナログ信号に変換して、前記複数の画像表示素子に出力するためのデジタルアナログ変換部をさらに備える、請求項１記載の駆動回路。
【請求項３】
前記第１および第２の指示信号線は、前記画像データ供給線と交差しないように配置される、請求項１記載の駆動回路。
【請求項４】
各前記第１および第２のラッチ回路部の少なくとも一方は、単一の前記第１の指示信号線および第２の指示信号線と接続され、
各前記第１および第２のラッチ回路部の少なくも一方は、前記少なくとも一方に対応する指示信号を受けて論理レベルを反転させて出力する反転回路を含み、
各前記第１のラッチ回路部は、前記第１の指示信号の論理レベルおよび前記第１の指示信号の論理レベルを反転した反転論理レベルの信号に応答して前記画像データをラッチする第１のラッチ部を含み、
各前記第２のラッチ回路部は、前記第２の指示信号の論理レベルおよび前記第２の指示信号の論理レベルを反転した反転論理レベルの信号に応答して前記対応する第１のラッチ回路部のラッチした画像データをラッチする第２のラッチ部を含む、請求項３記載の駆動回路。
【請求項５】
各前記画像データ供給線は、シリアルに入力された画像データを構成する複数のビットデータを伝達する、請求項１記載の駆動回路。
【請求項６】
各前記画像データ供給線と各前記第１ラッチ回路部との間に設けられ、前記画像データの小振幅デジタル信号を大振幅デジタル信号に変換するレベルシフト回路をさらに備える、請求項１記載の駆動回路。
【請求項７】
各前記第１ラッチ回路部でラッチした画像データの小振幅デジタル信号を大振幅デジタル信号に変換して前記対応する第２ラッチ回路部に出力するためのレベルシフト回路をさらに備える、請求項１記載の駆動回路。
【請求項８】
前記第１ラッチ回路部は、ラッチした信号を出力するための出力トランジスタを有し、
前記レベルシフト回路は、前記出力トランジスタから出力された信号入力を受ける、入力トランジスタを有するバッファ回路を有し、
前記バッファ回路の入力トランジスタは、前記出力トランジスタのサイズ以下に設計される、請求項７記載の駆動回路。
【請求項９】
前記入力トランジスタのチャネル幅（Ｗ）／チャネル長（Ｌ）は、前記出力トランジスタのチャネル幅（Ｗ）／チャネル長（Ｌ）以下に設計される、請求項８記載の駆動回路。
【請求項１０】
前記画像表示部と、請求項１〜９のいずれか一項に記載の駆動回路とを備えた画像表示装置。
【請求項１１】
請求項１０記載の画像表示装置を備えた、携帯機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、駆動回路に関し、特に行列状に配置された複数の画素が駆動されることによって画像を表示する画像表示部を駆動する駆動回路、それを備えた画像表示装置およびそれを備えた携帯機器に関する。
【背景技術】
【０００２】
近年、情報機器以外の通信機器やオーディオ、ビジュアル機器等においてもその信号処理形態はアナログ信号処理からデジタル信号処理に変遷しつつある。さらに、これらの機器は小型軽量化および低消費電力化の傾向にある。特に携帯電話機に代表される携帯機器においては、低消費電力の表示デバイスとして液晶表示装置が広く用いられている。
【０００３】
液晶表示装置は、一般に、複数の画素が行列状に配置された画像表示部と、画素に対応して列方向に設けられた複数のソース線に表示データに対応した表示電圧を供給する水平走査回路と、画素に対応して行方向に設けられた複数のゲート線を活性化する垂直走査回路とを備える。
【０００４】
そして、垂直走査回路によって順次ゲート線が活性化され、走査対象行に接続される画素に表示データに対応して表示電圧が水平走査回路により走査線を介して供給されることによって、各画素に含まれる液晶セルが表示電圧に対応した表示輝度で発光し、画像表示部全体に所望の画像が表示される。
【０００５】
近年、表示装置の解像度の上昇に伴い処理すべきデータ量は膨大になり、高速なデータ処理が求められる。一方で、上述したように低消費電力化が求められている。具体的には、低消費電力化を図るために装置の駆動電圧を低くすることが求められるが、高速なデータ処理と、駆動電圧の低電圧化はトレードオフの関係にある。
【０００６】
この点で、データ処理するための内部回路の動作時間とデータの伝達速度とではデータの伝達速度の方が高速であり、データをラッチする複数のラッチ手段たとえば第１のラッチ回路と第２のラッチ回路等を設けて、データを保持して内部回路の動作期間を確保することにより高速な処理とともに低消費電力化を実現する構成が一般的に用いられている。
【０００７】
特開２０００−３５６９７５号公報においては、第１および第２ラッチを設けるとともに、さらにデータ供給線とデータを駆動するための制御信号線との交差領域において生じる浮遊容量も低減する構成を開示している。
【０００８】
浮遊容量は信号線同士の交差領域のポイントの多少に応じてその浮遊容量の負荷が異なり、その負荷の相違からたとえばデータ供給線の伝達速度のタイミングがずれてしまい正常に画像データを伝達することができないという問題も発生する。さらには、重負荷である場合にはデータ供給線を駆動する回路の消費電力が増大するという問題もあり、上記公報に従う構成により高速な処理および消費電力をさらに低減することができる。
【特許文献１】特開２０００−３５６９７５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、上記公報においては画像データを供給するデータ供給線と制御信号を駆動するための制御信号線との交差領域で生じる浮遊容量を減少させる構成について説明しているが、制御信号線のみならずデータ供給線同士においてもその交差領域において浮遊容量が生じる。また、上述したように、表示装置の解像度の上昇に伴い膨大なデータ量を高速に伝送するためデータ供給線（以下、データバスとも称する）の伝送周波数も上昇している。
【００１０】
したがって、データバス間の交差領域に生じる浮遊容量であるバス容量の増大のために消費電力の増大を招いてしまう可能性がある。さらには、上述したように伝達速度のずれにより、正常に画像データを伝達することができない可能性もある。
【００１１】
本発明は、上記のような問題を解決するためになされたものであって、バス容量を低減することにより、高速な処理および低消費電力化を図ることが可能な駆動装置、およびそれを備えた画像表示装置およびそれを備えた携帯機器を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明に係る駆動回路は、行列状に配置された複数の画像表示素子を有し、複数の画像表示素子が複数のブロックに分割された画像表示部を駆動する駆動回路であって、複数のブロックにそれぞれ対応して設けられ、各々が、画像表示部で表示するための画像データを構成する複数のビットデータの供給を受ける複数の画像データ供給線と、各画像データ供給線に対応して設けられ、第１の指示信号に応答して対応する画像データ供給線に伝達される画像データをラッチする第１のラッチ回路部と、各第１のラッチ回路部に対応して設けられ、第２の指示信号に応答して対応する第１のラッチ回路部のラッチした画像データをラッチする第２のラッチ回路部と、第１および第２の指示信号を伝達する第１および第２の指示信号線を備える。複数の画像データ供給線は、各々が互いに交差しないように配置される。
【００１３】
好ましくは、各第２のラッチ回路部の出力信号をデジタル信号からアナログ信号に変換して、複数の画像表示素子に出力するためのデジタルアナログ変換部をさらに備える。
【００１４】
好ましくは、第１および第２の指示信号線は、画像データ供給線と交差しないように配置される。
【００１５】
特に、各第１および第２のラッチ回路部の少なくとも一方は、単一の第１の指示信号線および第２の指示信号線と接続される。各第１および第２のラッチ回路部の少なくも一方は、少なくとも一方に対応する指示信号を受けて論理レベルを反転させて出力する反転回路を含む。各第１のラッチ回路部は、第１の指示信号の論理レベルおよび第１の指示信号の論理レベルを反転した反転論理レベルの信号に応答して画像データをラッチする第１のラッチ部を含む。各第２のラッチ回路部は、第２の指示信号の論理レベルおよび第２の指示信号の論理レベルを反転した反転論理レベルの信号に応答して対応する第１のラッチ回路部のラッチした画像データをラッチする第２のラッチ部を含む。
【００１６】
好ましくは、各画像データ供給線は、シリアルに入力された画像データを構成する複数のビットデータを伝達する。
【００１７】
好ましくは、各画像データ供給線と各第１ラッチ回路部との間に設けられ、画像データの小振幅デジタル信号を大振幅デジタル信号に変換するレベルシフト回路をさらに備える。
【００１８】
好ましくは、各第１ラッチ回路部でラッチした画像データの小振幅デジタル信号を大振幅デジタル信号に変換して対応する第２ラッチ回路部に出力するためのレベルシフト回路をさらに備える。
【００１９】
特に、第１ラッチ回路部は、ラッチした信号を出力するための出力トランジスタを有する。レベルシフト回路は、出力トランジスタから出力された信号入力を受ける、入力トランジスタを有するバッファ回路を有する。バッファ回路の入力トランジスタは、出力トランジスタのサイズ以下に設計される。
【００２０】
特に、入力トランジスタのチャネル幅（Ｗ）／チャネル長（Ｌ）は、出力トランジスタのチャネル幅（Ｗ）／チャネル長（Ｌ）以下に設計される。
【００２１】
好ましくは、画像表示装置は、画像表示部と、上記の駆動回路を備える。
【００２２】
特に、携帯機器は、上記の画像表示装置を備える。
【発明の効果】
【００２３】
本発明に係る駆動回路、画像表示装置および携帯機器は、複数の画像データ供給線の各々が互いに交差しないように配置される構成であるため画像データ供給線同士における交差領域において生じる浮遊容量を低減し、高速な処理および低消費電力化を図ることができる。
【発明を実施するための最良の形態】
【００２４】
以下、この発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰り返さない。
【００２５】
（実施の形態１）
図１は、本発明の実施の形態１に従う画像表示装置１の全体構成を示す概略ブロック図である。
【００２６】
図１を参照して、本発明の実施の形態１に従う画像表示装置１は、画像を表示する液晶表示部５（画像表示部）と、垂直走査回路２と、水平走査回路３とを備える。なお、画像表示装置１は、フレームメモリ２０からの画像データＤＴＡを構成する複数ビットのデジタル信号の入力を受けるものとする。
【００２７】
液晶表示部５は、行列状に配置された後述する複数の液晶セルを含む。各液晶セルには、Ｒ（赤）、Ｇ（緑）およびＢ（青）の三原色のいずれかのカラーフィルタが設けられており、列方向に隣接する液晶セル（Ｒ）、液晶セル（Ｇ）および液晶セル（Ｂ）で１つの表示単位すなわち画素を構成する。また、液晶セルの行に対応して複数のゲート線が配置され、液晶セルの列に対応して複数のソース線が配置される。
【００２８】
垂直走査回路２は、スタート信号ＧＳＴ、クロック信号ＧＣＬＫを受けて行方向に配置された複数のゲート線をこれらの信号に基づいて所定のタイミングで活性化する。具体的には、垂直走査回路２は、スタート信号ＧＳＴの活性化を起因として、クロック信号ＧＣＬＫに同期して複数のゲート線を順次活性化する。
【００２９】
水平走査回路３は、デマルチプレクサ群４と、アナログアンプ群６と、Ｄ／Ａ変換回路群８と、第２ラッチ回路群１０と、第１ラッチ回路群１２と、シフトレジスタ１４と、複数のデータバスＤＢとを含む。
【００３０】
フレームメモリ２０から入力される画像データＤＴＡがデータバスＤＢを介して第１ラッチ回路群１２に入力される。第１ラッチ回路群１２は、シフトレジスタ１４からの指示に応答してデータをラッチし、第２ラッチ回路群１０は、シフトレジスタ１４からの指示に応答してさらにデータをラッチしてＤ／Ａ変換回路群８に出力する。
【００３１】
シフトレジスタ１４は、スタート信号ＳＳＴの活性化を起因として、クロック信号ＳＣＬＫに同期してデータバスＤＢから伝達されるデータを第１ラッチ回路群１２および第２ラッチ回路群１０において所定のタイミングでラッチする制御信号を出力する。
【００３２】
Ｄ／Ａ変換回路群８は、第２ラッチ回路部群１０においてラッチされたデータであるデジタル信号をアナログ信号に変換する。そして、アナログアンプ群６において増幅し、デマルチプレクサ群４に出力する。
【００３３】
デマルチプレクサ群４は、増幅されたアナログ信号すなわち表示データに対応する表示電圧を受けて選択されたゲート線の各表示単位に対して液晶セル（Ｒ）、液晶セル（Ｇ）および液晶セル（Ｂ）に対応する表示電圧を対応する各ソース線にその受けた表示電圧を時分割して出力する。
【００３４】
図２は、図１に示した液晶表示部５の構成を示す回路図である。なお図２では図示の関係上液晶表示部５の一部のみが示されている。
【００３５】
図２を参照して、液晶表示部５は、複数の液晶セルＰＸと、複数のゲート線ＧＬと、複数のソース線ＳＬとを含む。複数の液晶セルＰＸの各々は、Ｎチャンネル薄膜トランジスタ１０２と、キャパシタ１０４と、液晶表示素子１０６とからなる。なお以下においては薄膜トランジスタを「ＴＦＴ（Thin Film Transistor）」とも称する。
【００３６】
複数の液晶セルＰＸは、行列状に配置され、その行に沿って複数のゲート線ＧＬが配置され、列に沿って複数のソース線ＳＬが配置される。そして、複数の液晶セルＰＸの各々は、対応するソース線ＳＬおよびゲート線ＧＬに接続される。また、複数の液晶セルＰＸの各々は、対向電極電圧ＶＣＯＭを共通に受ける。
【００３７】
一例としてｉ行ｊ列目の液晶セルＰＸ（ｉ，ｊ）（ｉ，ｊ；２以上の整数）におけるＮチャンネルＴＦＴ１０２は、ソース線ＳＬ（ｊ）とノード１０８との間に接続され、垂直走査回路に接続されるゲート線ＧＬ（ｉ）にゲートが接続される。液晶表示素子１０６は、ノード１０８に接続される液晶セル電極と、対向電極電圧ＶＣＯＭが印加される対向電極とを有している。キャパシタ１０４は、一方がノード１０８に接続され、他方は対向電極電圧ＶＣＯＭに固定される。
【００３８】
液晶セルＰＸ（ｉ．ｊ）においては、液晶セル電極と対向電極との間の電位差に応じて液晶表示素子１０６における液晶の配向性が変化することにより、液晶表示素子１０６の輝度（反射率）が変化する。これによって、ソース線ＳＬ（ｊ）およびＮチャンネルＴＦＴ１０２を介して印加される表示電圧に応じた輝度（反射率）を液晶表示素子１０６に表示することができる。
【００３９】
そして、垂直走査回路２によりゲート線ＧＬ（ｉ）が活性化されて、ソース線ＳＬ（ｊ）から液晶表示素子１０６に表示電圧が印加された後、ゲート線ＧＬ（ｉ）は、非活性化されて、ＮチャンネルＴＦＴ１０２は、オフするが、ＮチャンネルＴＦＴ１０２のオフ期間においても、キャパシタ１０４が液晶セル電極の電位を保持することができるため、液晶表示素子１０６は、印加された表示電圧に応じた輝度（反射率）を維持することができる。なお、その他の液晶セルＰＸについても同様の構成であるのでその詳細な説明は繰り返さない。
【００４０】
図３は、本発明の実施の形態１に従う水平走査回路３を説明する概略ブロック図である。
【００４１】
図３を参照して、本発明の実施の形態１に従う水平走査回路３は、複数の１：８デマルチプレクサＤＭで構成されるデマルチプレクサ群４と、複数のアナログアンプＡＭで構成されるアナログアンプ群６と、複数のＤ／Ａ変換回路ＤＡＣで構成されるＤ／Ａ変換回路群８と、複数の第１ラッチ回路で構成される第１ラッチ回路群１２、複数の第２ラッチ回路で構成される第２ラッチ回路群１０と、データバスＤＢ１〜ＤＢ２２と、データ端子ＤＱ１〜ＤＱ２２とを含む。
【００４２】
また、図示されていないシフトレジスタ１４から出力された第１ラッチ回路を制御する制御信号ＬＡＴＡ１〜ＬＡＴＡ１８を伝達する信号線および、第２ラッチ回路を制御する制御信号ＬＡＴＢを伝達する信号線が設けられている。
【００４３】
本構成においては、画素数が水平方向に１７６画素設けられる液晶表示部５について説明する。すなわち、水平方向に１７６×３＝５２８個の液晶セルが配置された構成である。さらに、液晶表示部５が水平方向に沿って複数のブロックに分割されている。具体的には、本例においては、列に対応してＳ００１〜Ｓ５２８の５２８本のソース線が設けられており、２４本ずつ毎のソース線を有するブロックに分割されている。そして、複数のブロックにそれぞれ対応して複数のデータバスＤＢが設けられる。ソース線Ｓ００１〜Ｓ００２４を有するブロックに対応してデータバスＤＢ１が設けられる。また、ソース線Ｓ０２５〜Ｓ０４８を有するブロックに対応してデータバスＤＢ２が設けられる。同様にしてＳ５０５〜Ｓ５２８を有するブロックに対応してデータバスＤＢ２２が設けられる。各データバスＤＢは、データ端子ＤＱからの画像データの入力を受ける。すなわち、本構成においては、各ブロックが１つのデータバスＤＢから画像データの供給を受ける構成であり、データバスＤＢ同士は各々相互に交差しない配置構成になっている。
【００４４】
また、シフトレジスタ１４から出力される制御信号ＬＡＴＡ１〜ＬＡＴＡ１８およびＬＡＴＢについてもデータバスＤＢと交差しないように配置されている。
【００４５】
図４は、本発明の実施の形態１に従う第１ラッチ回路群１２および第２ラッチ回路群１０の一部を詳細に説明する構成図である。
【００４６】
本例においては、データバスＤＢｋおよびＤＢｋ＋１に対応する第１および第２ラッチ回路が示されている。
【００４７】
図４を参照して、１８個の第１ラッチ回路ＬＡは、制御信号ＬＡＴＡ１〜ＬＡＴＡ１８のそれぞれの入力に応答してデータバスＤＢｋから伝達される画像データをラッチする。
そして、第２ラッチ回路ＬＢは、制御信号ＬＡＴＢの入力に応答して１８個のラッチ回路ＬＡでラッチされた画像データをラッチする。データバスＤＢｋ＋１についても同様の構成であるのでその詳細な説明は繰り返さない。
【００４８】
図５は、本発明の実施の形態１に従うラッチ回路ＬＡの回路構成図である。
【００４９】
図５を参照して、本発明の実施の形態１に従うラッチ回路ＬＡは、トランスファゲート２０１，２０４と、インバータ２０２，２０３，２０５，２０６とを含む。
【００５０】
入力データＤＴＡは、トランスファゲート２０１を介してノードＮ０に伝達される。ノードＮ０に伝達されたデータＤＴＡは、インバータ２０５を介して反転されて出力ノードＮ１に伝達される。出力ノードＮ１に伝達された信号は、インバータ２０６およびトランスファゲート２０４を介してノードＮ０に伝達される。このインバータ２０５および２０６によりラッチが形成される。トランスファゲート２０１は、インバータ２０２を介する制御信号ＬＡＴＡの反転信号の入力とインバータ２０２および２０３を介する制御信号ＬＡＴＡの入力を受けて入力データＤＴＡをノードＮ０に伝達する。
【００５１】
具体的には、トランスファゲート２０１は、制御信号ＬＡＴＡ（「Ｈ」レベル）の入力に応答して入力データＤＴＡをノードＮ０に伝達する。制御信号ＬＡＴＡ（「Ｌ」レベル）の場合にはオフ状態である。トランスファゲート２０４は、インバータ２０２を介する制御信号ＬＡＴＡの反転信号の入力とインバータ２０２および２０３を介する制御信号ＬＡＴＡの入力を受けてノードＮ１に伝達された信号をノードＮ０に伝達する。具体的には、トランスファゲート２０４は、制御信号ＬＡＴＡ（「Ｌ」レベル）の入力に応答してノードＮ１に伝達された信号をノードＮ０に伝達する。制御信号ＬＡＴＡ（「Ｈ」レベル）の場合にはオフ状態である。本願構成のラッチ回路ＬＡは、制御信号ＬＡＴＡの論理レベルおよびその反転信号に応答してラッチ部を構成するトランスファーゲート２０１，２０４およびインバータ２０５，２０６で入力データＤＴＡをラッチする。なお、本構成においては、入力される制御信号ＬＡＴＡは単一であり、内部のインバータ２０２，２０３を用いてその反転制御信号を生成している。したがって、制御信号ＬＡＴＡを伝達する信号線の本数を削減することが可能となる。なお、ラッチ回路ＬＢの構成は、入力される制御信号ＬＡＴＢのみが異なり、上記のラッチ回路ＬＡと同様の構成である。
【００５２】
図６は、本発明の実施の形態１に従うデータバスに入力される入力データＤＴＡ１〜ＤＴＡ２２の入力形式を説明するタイミングチャート図である。
【００５３】
図６に示されるように、第１スキャンにおいて、各データ端子ＤＱに画像データＤＴＡ１〜ＤＴＡ２２が順次入力される。本構成においては、シリアルに画像データが各データ端子ＤＱに入力される。具体的には、データ端子ＤＱ１〜ＤＱ２２にデータＤＴＡ１〜ＤＴＡ２２がそれぞれ与えられ、一例としてデータ端子ＤＱ１に着目すると、最初の時刻ｔ１において、ソース線Ｓ１に対応するＳ００１（１）の画像データが入力される。そして、この時刻ｔ１に制御信号ＬＡＴＡ１（「Ｈ」レベル）が入力されて、画像ビットデータＳ００１（１）が第１ラッチ回路ＬＡにラッチされる。そして、順次時刻ｔ２・・・において、Ｓ００１（２），Ｓ００１（３）・・・Ｓ００１（６）の６ビットの画像ビットデータがシリアルに入力され、制御信号ＬＡＴＡ２〜ＬＡＴＡ６（「Ｈ」レベル）が入力されて、第１ラッチ回路ＬＡに順次ラッチされる。ここで記号（Ｘ）は、ソース線Ｓ００１に対応する出力電圧を規定するためのビットデータを示すものとする。具体的には、（１）は一例として１ビット目、（６）は、６ビット目を指し示すものとする。この６ビットの画像ビットデータにより１つの画素セルの画像データが構成される。同様にして、その後、ソース線Ｓ００９の６ビットの画像データ、Ｓ０１７の６ビットの画像データが入力され、制御信号ＬＡＴＡ７〜ＬＡＴＡ１８の入力に応答してラッチされる。この１８ビットの画像データの入力期間後、制御信号ＬＡＴＢ（「Ｈ」レベル）が入力されて、１８個のラッチ回路ＬＡにラッチされた画像ビットデータが第２ラッチ回路においてラッチされる。この一連の処理が第１スキャンに相当する。
【００５４】
第２ラッチ回路にラッチされた画像ビットデータは、Ｄ／Ａ変換回路ＤＡＣおよびアナログアンプＡＭおよび１：８デマルチプレクサＤＭにより対応するソース線に対して所定の電圧が駆動される。具体的には、ソース線Ｓ００１，Ｓ００９，Ｓ０１７に対して６ビットずつの画像ビットデータに対応する所定電圧を駆動する。
【００５５】
上記においてＤ／Ａ変換回路ＤＡＣおよびアナログアンプＡＭおよび１：８デマルチプレクサＤＭにより対応するソース線を駆動している期間中に第２スキャンを開始する。具体的には、ソース線Ｓ００２，Ｓ０１０，Ｓ０１８のソース線に対応する画像ビットデータがシリアルに入力される。同様の処理が繰り返される。各データ端子ＤＱ２〜ＤＱ２２についても同様の処理が並列に実行される。なお、１：８デマルチプレクサＤＭは８相であり、第８スキャンの処理により全ての画像データが液晶表示部５において表示される。
【００５６】
本構成においては、図３で示されるように各ブロック毎にデータバスＤＢを設けるとともに、データバスＤＢ間同士が交差しないように配置した構成である。したがって、データバス間の交差領域に生じる浮遊容量を低減し、高速な処理および低消費電力化を図ることができる。
【００５７】
さらに、第１ラッチ回路および第２ラッチ回路に入力される制御信号ＬＡＴＡ１〜ＬＡＴＡ１８およびＬＡＴＢについてもデータバスＤＢと交差しないように配置する。これにより、データバスＤＢと制御信号ＬＡＴＡおよびＬＡＴＢを伝達する信号線とが交差する浮遊容量も低減することができ、高速な処理および低消費電力化を図ることができる。なお、本構成においては、一例として１７６画素すなわち５２８本のソース線Ｓ００１〜Ｓ５２８を有する液晶表示部を駆動する駆動回路の構成について説明したが、駆動回路の構成は、上記に限らずたとえば、データ端子ＤＱの数を２２個、各端子ＤＱに対応する第１、第２ラッチ回路の個数を２４個、デマルチプレクサ数を６相とした構成や、データ端子ＤＱの数を３３個、第１、第２ラッチ回路の個数を１２個、デマルチプレクサ数を８相とした構成とすることも可能である。
【００５８】
（実施の形態２）
図７は、本発明の実施の形態２に従う第１および第２ラッチ回路群の一部を詳細に説明する概念図である。ここでは、データ端子ＤＱｋおよびＤＱｋ＋１に対応する第１および第２ラッチ回路が示されている。
【００５９】
本例においては、第１ラッチ回路群１２を第１ラッチ回路群１２♯に置換した点が異なる。
【００６０】
第１ラッチ回路群１２♯は、データバスＤＢに対応してレベルシフタＬＳＦを設けた点が異なる。一般的に画素を構成するＴＦＴの動作電圧はＴＦＴのしきい値が高いため５Ｖ（ボルト）以上の電圧を供給する必要がある。
【００６１】
したがって、従来においてはデータバスＤＢの駆動電圧レベルとしてデータ信号の振幅をレベルシフトした状態すなわち５Ｖ以上の駆動電圧で画像ビットデータが与えられていた。
【００６２】
本構成においてはデータバスＤＢから第１ラッチ回路ＬＡにデータが入力される直前にレベルシフタＬＳＦを設けた構成である。
【００６３】
すなわち、本構成により、データバスＤＢを伝達するデータ信号をたとえば３Ｖ程度の駆動電圧で駆動し、レベルシフタＬＳＦにより５Ｖ程度の振幅レベルに増幅することにより、データバスＤＢのデータ信号の振幅レベルを低くすることができ、データバスにおいて消費される消費電力をさらに抑制することができる。
【００６４】
（実施の形態２の変形例）
図８は、本発明の実施の形態２の変形例に従う第１および第２ラッチ回路群の一部を詳細に説明する構成図である。
【００６５】
図８を参照して、本発明の実施の形態２の変形例に従う構成は、第１ラッチ回路群１２♯を第１ラッチ回路群１２♯ａに置換した点が異なる。その他の点は同様であるのでその詳細な説明は繰り返さない。
【００６６】
図８を参照して、本発明の実施の形態２の変形例に従う第１ラッチ回路群１２♯ａは、ラッチ回路ＬＡをラッチ回路ＬＡ♯に置換した点が異なる。
【００６７】
図９は、ラッチ回路ＬＡ♯の構成図である。
【００６８】
図９を参照して、本発明の実施の形態２の変形例に従うラッチ回路ＬＡ♯は、図５で説明したラッチ回路ＬＡと比較して、レベルシフタ２１０を設けた点が異なる。
【００６９】
レベルシフタ２１０は、バッファ機能を有するインバータ２０７，２０８とレベルシフタユニット２０９とを含む。本構成においては、データバスＤＢから伝達されるデータ信号の振幅がたとえば上述した０〜３ボルトとする。すなわち、第１ラッチ回路ＬＡ＃には０〜３Ｖのデータ信号が入力される。
【００７０】
データバスＤＢの充放電による消費電力は、上述したバス配線間の交差容量以外に対向電極との寄生容量による消費電力も存在する。データバス配線長はパネル端子からソースドライバまで引き回すため数十ミリメートル程度と長く、対向電極との寄生容量も大きな値となる。このため、データ信号をレベルシフトさせることなく第１ラッチ回路ＬＡ＃に入力させることは低消費電力化に有効な方式である。
【００７１】
第１ラッチ回路ＬＡ＃において、データのラッチ部分は、入力されたデータ信号の振幅と同じ３ボルト電圧で駆動され、ラッチした直後にレベルシフタ２１０を設けることにより０〜５Ｖの信号にレベルシフトする。なお、このレベルシフタ２１０による５Ｖへのレベルシフトは、第２ラッチ回路の直前に行なうことも可能であるが、第１ラッチ回路の出力は、制御信号ＬＡＴＡとのクロス容量や対向電極容量により負荷が大きく、また３Ｖ駆動のため十分な駆動能力を確保するためにはレベルシフタ２１０が有するバッファサイズすなわちインバータ２０７を非常に大きくする必要があるが、レイアウト面積的に効率が悪くまたこのバッファ部分の消費電力も向上してしまう。
【００７２】
したがって、本実施の形態２の変形例に従うラッチ回路ＬＡ♯ａの構成においては第１ラッチ回路ＬＡ＃において、ラッチ直後にレベルシフトを行なうことによりバッファを５Ｖ駆動し、レイアウト面積の縮小を図っている。
【００７３】
さらに、第１ラッチ回路ＬＡ＃を３Ｖ駆動にすることによるラッチに要する時間の増大を以下の方式で抑制することが可能である。具体的には第１ラッチ回路ＬＡ＃のインバータ２０５を構成する出力トランジスタのゲート幅／ゲート長（Ｗ／Ｌ）比に比べ、インバータ２０７を構成する入力トランジスタのゲート幅／ゲート長が小さくなるように設計されている。
【００７４】
このように第１ラッチ回路ＬＡ＃において、レベルシフタ２１０の入力トランジスタのＷ／Ｌ比を小さくすることによりラッチに要する時間の増大を抑制することができる。
【００７５】
図１０は、上記の画像表示装置を搭載する電気機器について説明する図である。
【００７６】
図１０（ａ）は、画像表示装置が搭載される携帯電話１３００である携帯機器の外観図である。
【００７７】
図１０（ａ）を参照して、携帯電話１３００には、複数の操作ボタン１３０２とともに、液晶表示部１００５が示される。
【００７８】
図１０（ｂ）は、携帯電話１３００内部の概略ブロック図である。
【００７９】
図１０（ｂ）を参照して、表示情報出力源１０００、表示情報処理回路１００２、電源回路１００４、画像表示装置１００６および、タイミングジェネレータ２００が示される。このうち、表示情報出力源１０００は、上述したフレームメモリ等、ＲＯＭ（Read Only Memory）や、ＲＡＭ（Random Access Memory）などのメモリ、各種ディスクなどのストレージユニット、画像信号を同調出力する同調回路等、操作ボタン１３０２の入力操作に応答して表示情報を出力するための所定の入力処理を実行するインターフェース回路等を備える。また、タイミングジェネレータ２００により生成される各種のクロック信号に基づいて、所定フォーマットの画像データ信号などの表示情報を表示情報処理回路１００２に供給する。次に、表示情報処理回路１００２は、ローテーション回路、ガンマ補正回路等の周知の各種回路を備え、入力した表示情報の処理を実行して、その画像データＤＴＡを各種のクロック信号たとえば上述したＧＣＬＫ，ＳＳＬＫやスタート信号ＧＳＴ，ＳＳＴ等の制御信号とともに、画像表示装置１００６に供給する。また、電源回路１００４は、各構成要素に所定の電源を供給するものである。
【００８０】
なお、電子機器としては、特に携帯機器に限らず液晶テレビや、ビデオテープレコーダ、カーナビゲーション装置等の情報を表示する種々の表示装置にも適用可能である。
【００８１】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００８２】
【図１】本発明の実施の形態１に従う画像表示装置１の全体構成を示す概略ブロック図である。
【図２】図１に示した液晶表示部５の構成を示す回路図である。
【図３】本発明の実施の形態１に従う水平走査回路３を説明する概略ブロック図である。
【図４】本発明の実施の形態１に従う第１ラッチ回路群１２および第２ラッチ回路群１０の一部を詳細に説明する構成図である。
【図５】本発明の実施の形態１に従うラッチ回路ＬＡの回路構成図である。
【図６】本発明の実施の形態１に従うデータバスに入力される入力データＤＴＡ１〜ＤＴＡ２２の入力形式を説明するタイミングチャート図である。
【図７】本発明の実施の形態２に従う第１および第２ラッチ回路群の一部を詳細に説明する概念図である。
【図８】本発明の実施の形態２の変形例に従う第１および第２ラッチ回路群の一部を詳細に説明する構成図である。
【図９】ラッチ回路ＬＡ♯の構成図である。
【図１０】画像表示装置を搭載する電気機器について説明する図である。
【符号の説明】
【００８３】
１，１００６  画像表示装置、２  垂直走査回路、３  水平走査回路、４  デマルチプレクサ群、５，１００５  液晶表示部、６  アナログアンプ群、８  Ｄ／Ａ変換回路群、１０  第２ラッチ回路群、１２  第１ラッチ回路群、１４  シフトレジスタ、２０  フレームメモリ、２００  タイミングジェネレータ、２０１，２０４  トランスファゲート、２０２，２０３，２０５〜２０８  インバータ、２０９  レベルシフタユニット、ＬＳＦ，２１０  レベルシフタ、１０００  表示情報出力源、１００２  表示情報処理回路、１００４  電源回路、１３００  携帯電話。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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