(57)【要約】【課題】  液晶表示装置におけるアクティブマトリクスパネルにおいて、直列接続された２つの薄膜トランジスタの横方向に占める配置スペースを小さくする。【解決手段】  直列接続されて設けられた２つの薄膜トランジスタ４、５の各ゲート電極１５、１６は、ほぼＬ字形状のゲート電極の一方側のゲート電極と他方側のゲート電極とによって形成されている。これにより、２つの薄膜トランジスタ４、５を横方向にただ単に直列接続させて設ける場合と比較して、２つの薄膜トランジスタ４、５の横方向に占める配置スペースを小さくすることができる。【選択図】  図１
2005223047.tif 000002
【特許請求の範囲】
【請求項１】
マトリクス状に設けられた走査ラインおよびデータラインと、前記両ラインの各交点近傍に接続部において直列に接続されて設けられた２つの薄膜トランジスタとを備え、前記２つの薄膜トランジスタは、接続部において屈曲されたソース・ドレイン領域と、該ソース・ドレイン領域の両側に形成されたチャネル領域と、各チャネル領域に隣接して形成されたソース・ドレイン領域を有する半導体薄膜と、該半導体薄膜の一面上に形成されたゲート絶縁膜と、前記半導体薄膜の２つのチャネル領域上に対応する前記ゲート絶縁膜上に形成された１つのゲート電極と、を具備することを特徴とするアクティブマトリクスパネル。
【請求項２】
請求項１に記載の発明において、前記ゲート電極は、それぞれの半導体薄膜のチャネル領域を直角に横断する一方側のゲート電極と他方側のゲート電極とが屈曲部で接続された平面形状を有することを特徴とするアクティブマトリクスパネル。
【請求項３】
請求項２に記載の発明において、前記ゲート電極と前記走査ラインとの間に絶縁膜が設けられ、前記一方側のゲート電極は前記走査ラインと重なり合う位置に設けられて前記絶縁膜に形成されたコンタクトホールを介して前記走査ラインに接続され、前記他方側のゲート電極は前記走査ラインから垂直に延出されるような位置に設けられていることを特徴とするアクティブマトリクスパネル。
【請求項４】
請求項２に記載の発明において、前記一方側のゲート電極は前記走査ラインの一部からなり、前記他方側のゲート電極は前記走査ラインから垂直に延出されたゲート電極からなることを特徴とするアクティブマトリクスパネル。
【請求項５】
請求項２に記載の発明において、前記一方側のゲート電極を有する前記薄膜トランジスタのドレイン電極は前記データラインに接続され、前記他方側のゲート電極を有する前記薄膜トランジスタのソース電極には画素電極が接続されていることを特徴とするアクティブマトリクスパネル。
【請求項６】
請求項１に記載の発明において、前記薄膜トランジスタ上にオーバーコート膜が形成され、該オーバーコート膜上に画素電極が形成されていることを特徴とするアクティブマトリクスパネル。
【請求項７】
請求項６に記載の発明において、前記ゲート絶縁膜上に補助容量電極が形成され、該補助容量電極下に前記ソース・ドレイン領域に接続される前記データラインが配置されていることを特徴とするアクティブマトリクスパネル。
【請求項８】
請求項６に記載の発明において、前記補助容量電極は前記データラインよりも幅広に形成されていることを特徴とするアクティブマトリクスパネル。
【請求項９】
請求項６に記載の発明において、前記ゲート電極上および前記ゲート絶縁膜上に中間絶縁膜が形成され、該中間絶縁膜上に補助容量電極が形成され、前記中間絶縁膜上および前記補助容量電極上にオーバーコート膜が形成されていることを特徴とするアクティブマトリクスパネル。
【請求項１０】
請求項９に記載の発明において、前記補助容量電極下に前記データラインが形成されていることを特徴とするアクティブマトリクスパネル。
【請求項１１】
請求項１０に記載の発明において、前記補助容量電極は前記データラインより幅広に形成されていることを特徴とするアクティブマトリクスパネル。
【請求項１２】
請求項９に記載の発明において、前記中間絶縁膜上に前記ゲート電極に接続される前記走査ラインが形成されていることを特徴とするアクティブマトリクスパネル。
【請求項１３】
請求項６に記載の発明において、前記半導体薄膜下に前記ゲート絶縁膜および前記ゲート電極がこの順に形成され、前記半導体薄膜上に層間絶縁膜が形成され、該層間絶縁膜上に前記オーバーコート膜が形成されていることを特徴とするアクティブマトリクスパネル。
【請求項１４】
請求項６に記載の発明において、前記層間絶縁膜上に補助容量電極が形成されていることを特徴とするアクティブマトリクスパネル。
【請求項１５】
請求項１４に記載の発明において、前記補助容量電極下に前記データラインが形成されていることを特徴とするアクティブマトリクスパネル
【請求項１６】
請求項１５に記載の発明において、前記補助容量電極は前記データラインよりも幅広に形成されていることを特徴とするアクティブマトリクスパネル。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明はアクティブマトリクスパネルに関する。
【背景技術】
【０００２】
例えば、液晶表示装置におけるアクティブマトリクスパネルには、マトリクス状に設けられた走査ラインとデータラインとの各交点近傍に薄膜トランジスタを両ラインに接続させて設け、各薄膜トランジスタに画素電極を接続させたものがある。このようなアクティブマトリクスパネルにおいて、薄膜トランジスタのオン電流を低下させることなく、オフ電流を大幅に減少させるために、マトリクス状に設けられた走査ラインとデータラインとの各交点近傍に２つの薄膜トランジスタを横方向に直列接続させて設けたものがある（例えば、特許文献１参照）。
【０００３】
【特許文献１】特開昭５８−１７１８６０号公報（第６図（ａ））
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、上記従来のアクティブマトリクスパネルでは、マトリクス状に設けられた走査ラインとデータラインとの各交点近傍に２つの薄膜トランジスタを横方向にただ単に直列接続させて設けているので、２つの薄膜トランジスタの横方向に占める配置スペースが大きくなり、ひいては、画素ピッチを小さくする場合の支障となり、あるいは、開口率が小さくなってしまうという問題があった。
【０００５】
そこで、この発明は、２つの薄膜トランジスタの横方向に占める配置スペースを小さくすることができるアクティブマトリクスパネルを提供することを目的とする。
【課題を解決するための手段】
【０００６】
この発明は、上記目的を達成するため、マトリクス状に設けられた走査ラインおよびデータラインと、前記両ラインの各交点近傍に接続部において直列に接続されて設けられた２つの薄膜トランジスタとを備え、前記２つの薄膜トランジスタは、接続部において屈曲されたソース・ドレイン領域と、該ソース・ドレイン領域の両側に形成されたチャネル領域と、各チャネル領域に隣接して形成されたソース・ドレイン領域を有する半導体薄膜と、該半導体薄膜の一面上に形成されたゲート絶縁膜と、前記半導体薄膜の２つのチャネル領域上に対応する前記ゲート絶縁膜上に形成された１つのゲート電極と、を具備することを特徴とするものである。
【発明の効果】
【０００７】
この発明によれば、直列接続されて設けられた２つの薄膜トランジスタは、接続部において屈曲されたソース・ドレイン領域の両側に形成されたチャネル領域と、各チャネル領域に隣接して形成されたソース・ドレイン領域を有する半導体薄膜の２つのチャネル領域上に対応するゲート絶縁膜上に形成された１つのゲート電極を有するものであるので、２つの薄膜トランジスタを横方向にただ単に直列接続させて設ける場合と比較して、２つの薄膜トランジスタの横方向に占める配置スペースを小さくすることができ、ひいては、画素ピッチを小さくすることが可能となり、あるいは、開口率を大きくすることが可能となる。
【発明を実施するための最良の形態】
【０００８】
（第１実施形態）
図１はこの発明の第１実施形態としての液晶表示装置におけるアクティブマトリクスパネルの要部の透過平面図を示す。このアクティブマトリクスパネルはガラス基板１を備えている。ガラス基板１の上面側には走査ライン２およびデータライン３がマトリクス状に設けられ、その各交点近傍には直列接続された２つの薄膜トランジスタ４、５、画素電極６および補助容量電極７が設けられている。ここで、図１を明確にする目的で、各画素電極６の縁部に斜めの短い実線のハッチングが記入されている。
【０００９】
画素電極６の左右両側の縁部は、その左右両側に配置されたデータライン３に重ね合わされている。補助容量電極７は、図１において、走査ライン２と平行に配置された直線状の電極部７ａと、左側のデータライン３と平行に配置された短冊形状の電極部７ｂと、右側のデータライン３と平行に配置された短冊形状の電極部７ｃとを備えている。
【００１０】
この場合、電極部７ａは、その上半部が画素電極６の下辺部と重ね合わされている。電極部７ｂは、当該画素の画素電極６の左縁部、当該画素に隣接する左側の画素の画素電極６の右縁部と重ね合わされ、且つ、当該画素の画素電極６と当該画素に隣接する左側の画素の画素電極６との間に前記両画素電極６の縁部に重ね合わされて配置されたデータライン３に重ね合わされている。
【００１１】
電極部７ｃは、当該画素の画素電極６の右縁部、当該画素に隣接する右側の画素の画素電極６の左縁部と重ね合わされ、且つ、当該画素の画素電極６と当該画素に隣接する右側の画素の画素電極６との間に前記両画素電極６の縁部に重ね合わされて配置されたデータライン３に重ね合わされている。
【００１２】
また、後で説明するが、電極部７ｂ、７ｃは、厚さ方向において、すなわち、図１における紙面垂直方向において、画素電極６とデータライン３との間に配置されている。そして、電極部７ｂ、７ｃの幅（走査ライン２と平行な方向の長さ）はデータライン３の幅よりもある程度大きくなっている。これは、電極部７ｂ、７ｃの形成時に走査ライン２と平行な方向の位置ずれがあっても、電極部７ｂ、７ｃによってデータライン３を確実に覆い、データライン３が画素電極６と直接対向しないようにするためである。
【００１３】
次に、このアクティブマトリクスパネルの具体的な構造について説明する。図２(Ａ)は図１のIIA−IIA線に沿う断面図を示し、図２(Ｂ)は、図１のIIB−IIB線に沿う断面図を示す。ガラス基板１の上面には第１および第２の下地絶縁膜１１、１２が設けられている。第２の下地絶縁膜１２の上面の所定の箇所にはポリシリコン等の半導体薄膜１３が設けられている。
【００１４】
半導体薄膜１３は、図３（Ａ）に示すように、その平面形状が、ほぼ中央部で直角に屈曲されたほぼＬ字形状であり、屈曲部を含むその近傍がｎ型不純物低濃度領域１３ａとされ、その両側を真性領域からなるチャネル領域１３ｂとされ、各チャネル領域１３ｂの他端側をｎ型不純物低濃度領域１３ｃとされ、各ｎ型不純物低濃度領域１３ｃの他端側をｎ型不純物高濃度領域１３ｄとされている。
【００１５】
上記において、半導体薄膜１３における一端側のｎ型不純物高濃度領域１３ｄが一方の薄膜トランジスタのソース・ドレイン領域であり、他端側のｎ型不純物高濃度領域１３ｄが他方の薄膜トランジスタのソース・ドレイン領域であり、ｎ型不純物低濃度領域１３ａが、２つの薄膜トランジスタに共通のソース・ドレイン領域である。
【００１６】
半導体薄膜１３を含む第２の下地絶縁膜１２の上面にはゲート絶縁膜１４が設けられている。半導体薄膜１３の２つのチャネル領域１３ｂ上におけるゲート絶縁膜１４の上面にはゲート電極１５、１６が設けられている。この場合、図３（Ｂ）に示すように、ゲート電極１５、１６は、島状に一体的に形成され、その平面形状が、ほぼ中央部で直角に屈曲されたほぼＬ字形状とされ、一方側のゲート電極１５はデータライン３と平行に延出され、他方側のゲート電極１６は一方側のゲート電極１５に直交する方向に延出されている。ここで、島状とは他の要素とは物理的および電気的に分離されているという意味合いであり、以下において、同様の定義で用いられる。
【００１７】
ゲート絶縁膜１４の上面の所定の箇所には、図３（Ｂ）にも示すように、データライン３が設けられている。データライン３の所定の一部からなるドレイン電極３ａは、ゲート絶縁膜１４に設けられたコンタクトホール１７を介して、半導体薄膜１３の一方のｎ型不純物高濃度領域１３ｄに接続されている。
【００１８】
ゲート電極１５、１６およびデータライン３を含むゲート絶縁膜１４の上面には層間絶縁膜１８が設けられている。層間絶縁膜１８の上面の所定の箇所には、図３（Ｃ）に示すように、ソース電極１９が島状に設けられている。ソース電極１９は、層間絶縁膜１８およびゲート絶縁膜１４に設けられたコンタクトホール２０を介して半導体薄膜１３の他方のｎ型不純物高濃度領域１３ｄに接続されている。
【００１９】
層間絶縁膜１８の上面には、図３（Ｃ）に示すように、走査ライン２が設けられている。走査ライン２は、層間絶縁膜１８に設けられたコンタクトホール２１を介してゲート電極１５、１６に接続されている。この場合、図１に示すように、ゲート電極１６は走査ライン２と重なり合う位置に設けられ、ゲート電極１５は走査ライン２に垂直な方向に当該画素の画素電極６と反対方向に延出されている。
【００２０】
層間絶縁膜１８の上面の他の箇所には補助容量電極７が設けられている。この場合、図１に示すように、補助容量電極７の電極部７ｂ、７ｃは、データライン３上における層間絶縁膜１８上に設けられている。補助容量電極７上およびソース電極１９上を含み、層間絶縁膜１８の上面にはオーバーコート膜２２が設けられている。オーバーコート膜２２の上面には画素電極６が設けられている。画素電極６は、オーバーコート膜２２に設けられたコンタクトホール２３を介してソース電極１９に接続されている。
【００２１】
ここで、一方側のゲート電極１５を有する薄膜トランジスタ４と、他方側のゲート電極１６を有する薄膜トランジスタ５とは、半導体薄膜１３のほぼ中央部のｎ型不純物低濃度領域１３ａをソース・ドレイン領域として共有し、この共有するｎ型不純物低濃度領域１３ａを介して直列接続されている。そして、この直列接続された薄膜トランジスタ４、５は、半導体薄膜１３の一方のｎ型不純物高濃度領域１３ｄに接続された１つのドレイン電極３ａと、半導体薄膜１３の他方のｎ型不純物高濃度領域１３ｄに接続された１つのソース電極１９とを備えている。
【００２２】
なお、上記において、画素電極６とデータライン３との間に補助容量電極７をデータライン３よりも幅広に形成した構造としているが、これは、画素電極とデータラインとを重ね合わせて配置すると、両者間に結合容量が形成され、垂直クロストークといわれる、表示の尾引き現象が生じるので、この間に共通電位（接地電位）である補助容量電極を配置することにより、結合容量の発生を防止する、という効果を奏する。
【００２３】
次に、上記構成のアクティブマトリクスパネルの製造方法の一例について説明する。まず、図４に示すように、ガラス基板１の上面にプラズマＣＶＤ法により窒化シリコンからなる第１の下地絶縁膜１１、酸化シリコンからなる第２の下地絶縁膜１２およびアモルファスシリコン薄膜３１を連続して成膜する。次に、エキシマレーザを照射することにより、アモルファスシリコン薄膜３１を多結晶化してポリシリコンよりなる半導体薄膜３２とする。
【００２４】
次に、図５に示すように、半導体薄膜３２の上面に、図２に示す半導体薄膜１３のｎ型不純物高濃度領域１３ｄ形成領域に対応する部分に開口部３３ａを有するレジストパターン３３を形成する。次に、レジストパターン３３をマスクとして半導体薄膜３２にｎ型不純物を高濃度で注入する。次に、レジストパターン３３を剥離する。
【００２５】
次に、半導体薄膜３２をパターニングすることにより、図６に示すように、第２の下地絶縁膜１２の上面の所定の箇所に半導体薄膜１３を形成する。この状態では、半導体薄膜１３の両端部はｎ型不純物高濃度領域１３ｄとなっている。次に、半導体薄膜１３を含む第２の下地絶縁膜１２の上面にプラズマＣＶＤ法により酸化シリコンからなるゲート絶縁膜１４を成膜する。次に、半導体薄膜１３の一方のｎ型不純物高濃度領域１３ｄ上におけるゲート絶縁膜１４にコンタクトホール１７を形成する。
【００２６】
次に、ゲート絶縁膜１４の上面に、スパッタ法によりＡｌ等からなる金属膜を成膜し、フォトリソグラフィ技術によりパターニングして、図３（Ｂ）に示すほぼＬ字形状のゲート電極１５、１６を形成し、且つ、データライン３を形成する。この状態では、データライン３の所定の一部からなるドレイン電極３ａは、コンタクトホール１７を介して半導体薄膜１３の一方のｎ型不純物高濃度領域１３ｄに接続されている。
【００２７】
次に、図７に示すように、ゲート電極１５、１６をマスクとしてｎ型不純物を低濃度で注入する。すると、半導体薄膜１３の２つのゲート電極１５、１６間の領域はｎ型不純物低濃度領域１３ａとなり、ゲート電極１５、１６下の領域は真性領域からなるチャネル領域１３ｂとなり、その両側はｎ型不純物低濃度領域１３ｃとなり、その両側はｎ型不純物高濃度領域１３ｄとなる。次に、窒素ガス雰囲気中において５００℃程度の温度で１時間程度のアニール処理を行ない、注入不純物の活性化を行なう。
【００２８】
次に、図８に示すように、ゲート電極１５、１６およびデータライン３を含むゲート絶縁膜１４の上面にプラズマＣＶＤ法により窒化シリコンからなる層間絶縁膜１８を成膜する。次に、半導体薄膜１３の他方のｎ型不純物高濃度領域１３ｄ上における層間絶縁膜１８およびゲート絶縁膜１４にコンタクトホール２０を形成する。
【００２９】
次に、層間絶縁膜１８の上面の各所定の箇所に、スパッタ法により連続して成膜されたＡｌ膜およびＩＴＯコンタクト用のＣｒ膜（またはＭｏ膜）をパターニングすることにより、走査ライン２、ソース電極１９および補助容量電極７を形成する。この状態では、ソース電極１９は、コンタクトホール２０を介して半導体薄膜１３の他方のｎ型不純物高濃度領域１３ｄに接続されている。
【００３０】
次に、図２に示すように、ソース電極１９等を含む層間絶縁膜１８の上面にプラズマＣＶＤ法により窒化シリコンからなるオーバーコート膜２２を成膜する。次に、ソース電極１９上におけるオーバーコート膜２２にコンタクトホール２３を形成する。次に、オーバーコート膜２２の上面の所定の箇所に、スパッタ法により成膜されたＩＴＯ膜をパターニングすることにより、画素電極２をコンタクトホール２３を介してソース電極１９に接続させて形成する。かくして、図１および図２に示すアクティブマトリクスパネルが得られる。
【００３１】
このようにして得られたアクティブマトリクスパネルでは、直列接続されて設けられた２つの薄膜トランジスタ４、５の各ゲート電極１５、１６をほぼＬ字形状のゲート電極の一方側のゲート電極と他方側のゲート電極とによって形成しているので、２つの薄膜トランジスタ４、５を横方向にただ単に直列接続させて設ける場合と比較して、２つの薄膜トランジスタ４、５の横方向に占める配置スペースを小さくすることができ、ひいては、画素ピッチを小さくすることが可能となり、あるいは、開口率を大きくすることが可能となる。
【００３２】
また、このようにして得られたアクティブマトリクスパネルを備えた液晶表示装置では、画素電極６の縁部とデータライン３との間に、データライン３の幅よりも広い補助容量電極７の電極部７ｂ、７ｃを設けているので、この電極部７ｂ、７ｃにより、画素電極６の縁部とデータライン３との間に結合容量が発生するのを防止することができ、したがって、垂直クロストークが発生しないようにすることができ、表示特性を向上することができる。
【００３３】
（第２実施形態）
図９はこの発明の第２実施形態としての液晶表示装置におけるアクティブマトリクスパネルの要部の透過平面図を示し、図１０（Ａ）は図９のＸA−ＸA線に沿う断面図を示し、図１０（Ｂ）はＸB−ＸB線に沿う断面図を示す。なお、この場合も、図９を明確にする目的で、各画素電極６の縁部に斜めの短い実線のハッチングが記入されている。
【００３４】
次に、このアクティブマトリクスパネルにおいて、図１および図２に示す場合と異なる点について説明する。１つの異なる点は、層間絶縁膜１８を省略し、半導体薄膜１３の一方のｎ型不純物高濃度領域１３ｄの上面を含む第２の下地絶縁膜１２の上面にドレイン電極３ａを兼ねたデータライン３を形成し、半導体薄膜１３の他方のｎ型不純物高濃度領域１３ｄの上面を含む第２の下地絶縁膜１２の上面に島状のソース電極１９を形成し、オーバーコート膜２２の上面に形成された画素電極６をオーバーコート膜２２およびゲート絶縁膜１４に形成されたコンタクトホール２３を介してソース電極１９に接続させた点である。
【００３５】
もう１つの異なる点は、ゲート絶縁膜１４の上面の所定の箇所に他方のゲート電極１６を兼ねた走査ライン２を形成し、走査ライン２の所定の箇所から垂直に延出された部分によって一方のゲート電極１５を形成した点である。したがって、この場合も、ゲート電極１５、１６は、ほぼＬ字形状のゲート電極の一方側のゲート電極と他方側のゲート電極とからなっている。
【００３６】
（第３実施形態）
上記各実施形態では、この発明をポリシリコンからなる半導体薄膜トランジスタを備えたアクティブマトリクスパネルに好適なコプラナ型に適用した場合について説明したが、これに限らず、アモルファスシリコンからなる薄膜トランジスタを備えたアクティブマトリクスパネルに好適な逆スタガ型にも適用することができる。
【００３７】
すなわち、図１１はこの発明の第３実施形態としての液晶表示装置における逆スタガ型構造の薄膜トランジスタを備えたアクティブマトリクスパネルの要部の透過平面図を示す。このアクティブマトリクスパネルはガラス基板４１を備えている。ガラス基板４１の上面側には走査ライン４２およびデータライン４３がマトリクス状に設けられ、その各交点近傍には直列接続された２つの薄膜トランジスタ４４、４５、画素電極４６および補助容量電極４７が設けられている。ここで、図１１を明確にする目的で、各画素電極４６の縁部に斜めの短い実線のハッチングが記入されている。
【００３８】
画素電極４６の左右両側の縁部は、その左右両側に配置されたデータライン４３に重ね合わされている。補助容量電極４７は、図１１において、走査ライン４２と平行に配置された直線状の電極部４７ａと、左側のデータライン４３と平行に配置された短冊形状の電極部４７ｂと、右側のデータライン４３と平行に配置された短冊形状の電極部４７ｃとを備えている。この場合、電極部４７ａは、画素電極４６の下辺部と重ね合わされている。電極部４７ｂ、４７ｃは、左右方向に隣接する画素電極４６の相対向する辺部およびその間に配置されたデータライン４３と重ね合わされている。
【００３９】
また、後で説明するが、電極部４７ｂ、４７ｃは、厚さ方向において、すなわち、図１１における紙面垂直方向において、画素電極４６とデータライン４３との間に配置されている。そして、電極部４７ｂ、４７ｃの幅（走査ライン４２と平行な方向の長さ）はデータライン４３の幅よりもある程度大きくなっている。これは、電極部４７ｂ、４７ｃの形成時に走査ライン４２と平行方向の位置ずれがあっても、電極部４７ｂ、４７ｃによってデータライン４３を確実に覆い、データライン４３が画素電極４６と直接対向しないようにするためである。
【００４０】
次に、このアクティブマトリクスパネルの具体的な構造について説明する。図１２（Ａ）は図１１のＸII−ＸIIA線に沿う断面図を示し、図１２（Ｂ）は、ＸIIB−ＸIIB線に沿う断面図を示す。ガラス基板４１の上面の所定の箇所には他方のゲート電極５２を兼ねた走査ライン４２が設けられ、走査ライン４２の所定の箇所から一方のゲート電極５１が垂直に延出されている。したがって、この場合も、ゲート電極５１、５２は、ほぼＬ字形状のゲート電極の一方側のゲート電極と他方側のゲート電極とからなっている。
【００４１】
ゲート電極５１、５２および走査ライン４２を含むガラス基板４１の上面にはゲート絶縁膜５３が設けられている。ゲート電極５１、５２上におけるゲート絶縁膜５３の上面の所定の箇所には真性アモルファスシリコン薄膜５４が設けられている。ゲート電極５１、５２上における真性アモルファスシリコン薄膜５４の上面にはチャネル保護膜５５、５６が設けられている。
【００４２】
チャネル保護膜５５、５６の上面両側、その間およびその両側における真性アモルファスシリコン薄膜５４の上面にはｎ型アモルファスシリコンからなるコンタクト層５７、５８、５９が設けられている。コンタクト層５７、５８、５９の上面にはドレイン電極６０、共通電極６１およびソース電極６２が設けられている。
【００４３】
ここで、一方側のゲート電極５１を有する薄膜トランジスタ４４と、他方側のゲート電極５２を有する薄膜トランジスタ４５とは、共有電極６１、その下に設けられたコンタクト層５８およびその下に設けられた半導体薄膜５４を共有し、この共有する部分を介して直列接続されている。そして、この直列接続された薄膜トランジスタ４４、４５は、１つのドレイン電極６０と１つのソース電極６２とを備えている。
【００４４】
ゲート絶縁膜５３の上面の所定の箇所にはデータライン４３が設けられている。この場合、データライン４３は、半導体薄膜４３ａ、ｎアモルファスシリコン層４３ｂおよび金属層４３ｃの３層構造となっている。そして、この３層構造のデータライン４３の所定の箇所は、ドレイン電極６０、その下に設けられたコンタクト層５７およびその下に設けられた半導体薄膜５４に接続されている。
【００４５】
薄膜トランジスタ４４、４５およびデータライン４３を含むゲート絶縁膜５３の上面には層間絶縁膜６３が設けられている。層間絶縁膜６３の上面の所定の箇所には補助容量電極４７が設けられている。補助容量電極４７を含む層間絶縁膜６３の上面にはオーバーコート膜６４が設けられている。オーバーコート膜６４の上面には画素電極４６が設けられている。画素電極４６は、オーバーコート膜６４および層間絶縁膜６３に設けられたコンタクトホール６５を介してソース電極６２に接続されている。
【００４６】
次に、上記構成のアクティブマトリクスパネルの製造方法一例について説明する。まず、図１３に示すように、ガラス基板４１の上面に、スパッタ法により成膜されたＣｒ等からなる金属膜をパターニングすることにより、ゲート電極５１、５２を含む走査ライン４２を形成する。
【００４７】
次に、ゲート電極５１、５２および走査ライン４２を含むガラス基板４１の上面にプラズマＣＶＤ法により窒化シリコンからなるゲート絶縁膜５３、真性アモルファスシリコンからなる半導体薄膜７１および窒化シリコン層７２を連続して成膜し、窒化シリコン層７２をパターニングすることにより、チャネル保護膜５５、５６を形成する。
【００４８】
次に、図１４に示すように、チャネル保護膜５５、５６を含む半導体薄膜７１の上面にプラズマＣＶＤ法によりｎ型アモルファスシリコンからなる不純物高濃度半導体薄膜７３を成膜する。次に、不純物高濃度半導体薄膜７３の上面にスパッタ法によりＣｒ等からなる金属層７４を成膜する。
【００４９】
次に、金属層７４、不純物高濃度半導体薄膜７３および半導体薄膜７１を連続してパターニングすることにより、図１５に示すように、薄膜トランジスタ４４、４５形成領域に、ドレイン電極６０、共通電極６１、ソース電極６２、コンタクト層５７、５８、５９および真性半導体薄膜５４を形成する。また。データライン４３形成領域に、下から順に、真性半導体薄膜４３ａ、不純物高濃度半導体薄膜４３ｂおよび金属層４３ｃからなる３層構造のデータライン４３を形成する。
【００５０】
次に、図１６に示すように、薄膜トランジスタ４４、４５およびデータライン４３を含むゲート絶縁膜５３の上面にプラズマＣＶＤ法により窒化シリコンからなる層間絶縁膜６３を成膜する。次に、層間絶縁膜６３の上面の所定の箇所に、スパッタ法により成膜されたＣｒ等からなる金属膜をパターニングすることにより、補助容量電極４７を形成する。
【００５１】
次に、図１２に示すように、補助容量電極４７を含む層間絶縁膜６３の上面にプラズマＣＶＤ法により窒化シリコンからなるオーバーコート膜６４を成膜する。次に、ソース電極６２上におけるオーバーコート膜６４にコンタクトホール６５を形成する。次に、オーバーコート膜６４の上面の所定の箇所に、スパッタ法により成膜されたＩＴＯ膜をパターニングすることにより、画素電極４６をコンタクトホール６５を介してソース電極６２に接続させて形成する。かくして、図１１および図１２に示すアクティブマトリクスパネルが得られる。
【００５２】
なお、上記実施形態では、アクティブマトリクスパネルを液晶表示装置に適用した場合で説明したが、本発明は、有機ＥＬ等他の表示装置、あるいはフォトセンサ等にも適用できるものである。また、平面形状がほぼＬ字形状に形成された半導体薄膜は、中央部を含むその近傍に不純物低濃度領域のみが形成されたものであるが、不純物低濃度領域の中央部に不純物高濃度領域を形成してもよい。
【００５３】
また、半導体薄膜は、ほぼ中央部で直角に屈曲されたほぼＬ字形状としたが、必ずしも、直角に屈曲される必要はなく、鋭角または鈍角に屈曲する屈曲部を有するものであればよい。また、ゲート電極は、各半導体薄膜のチャネル領域を横断するほぼＬ字形状としたが、各半導体薄膜のチャネル領域を直角に横断する２つのゲート電極が屈曲部において接続するようにすればよく、また、２つのチャネル領域上を覆う形状であれば、必ずしも、屈曲部を有するものでなくともよい。さらに、薄膜トランジスタはｎ型の不純物領域を有するものとしたが、当然、ｐ型の不純物領域を有するｐ型薄膜トランジスタにも適用可能である。
【図面の簡単な説明】
【００５４】
【図１】この発明の第１実施形態としての液晶表示装置におけるアクティブマトリクスパネルの要部の透過平面図。
【図２】（Ａ）は図１のII−IIA線に沿う断面図、（Ｂ）は図１のIIB−IIB線に沿う断面図。
【図３】（Ａ）〜（Ｃ）は図１に示す薄膜トランジスタの部分を説明するために示す平面図。
【図４】図１および図２に示すアクティブマトリクスパネルの製造に際し、当初の工程の断面図。
【図５】図４に続く工程の断面図。
【図６】図５に続く工程の断面図。
【図７】図６に続く工程の断面図。
【図８】図７に続く工程の断面図。
【図９】この発明の第２実施形態としての液晶表示装置におけるアクティブマトリクスパネルの要部の透過平面図。
【図１０】（Ａ）は図９のＸA−ＸA線に沿う断面図、（Ｂ）は図９のＸB−ＸB線に沿う断面図。
【図１１】この発明の第３実施形態としての液晶表示装置におけるアクティブマトリクスパネルの要部の透過平面図。
【図１２】（Ａ）は図１１のＸII−ＸIIA線に沿う断面図、（Ｂ）は図１１のＸIIB−ＸIIB線に沿う断面図。
【図１３】図１１および図１２に示すアクティブマトリクスパネルの製造に際し、当初の工程の断面図。
【図１４】図１３に続く工程の断面図。
【図１５】図１４に続く工程の断面図。
【図１６】図１５に続く工程の断面図。
【符号の説明】
【００５５】
１  ガラス基板
２  走査ライン
３  データライン
３ａ  ドレイン電極
４、５  薄膜トランジスタ
６  画素電極
７  補助容量電極
１３  半導体薄膜
１４  ゲート絶縁膜
１５、１６  ゲート電極
１８  層間絶縁膜
１９  ソース電極
２２  オーバーコート膜
【図１】
2005223047.tif 000003
【図２】
2005223047.tif 000004
【図３】
2005223047.tif 000005
【図４】
2005223047.tif 000006
【図５】
2005223047.tif 000007
【図６】
2005223047.tif 000008
【図７】
2005223047.tif 000009
【図８】
2005223047.tif 000010
【図９】
2005223047.tif 000011
【図１０】
2005223047.tif 000012
【図１１】
2005223047.tif 000013
【図１２】
2005223047.tif 000014
【図１３】
2005223047.tif 000015
【図１４】
2005223047.tif 000016
【図１５】
2005223047.tif 000017
【図１６】
2005223047.tif 000018