(57)【特許請求の範囲】
【請求項１】
一端に第１の基準電圧が与えられる第１および第２の外部抵抗のそれぞれの他端をそれぞれ接続する第１および第２の端子と、
第１および第２のスイッチ素子と、
一端を前記第１のスイッチ素子を介して前記第１の端子に接続し、他端に第２の基準電圧が与えられる第１の可変抵抗素子と、
一端を前記第２のスイッチ素子を介して前記第２の端子に接続し、他端を前記第１の可変抵抗素子の一端に接続する第２の可変抵抗素子と、
前記第１のスイッチ素子をオンとし、前記第２のスイッチ素子をオフとし、前記第１の可変抵抗素子の一端の電圧が前記第１および第２の基準電圧の間の電圧である第３の基準電圧となるように前記第１の可変抵抗素子の抵抗値を調整し、調整された前記第１の可変抵抗素子の抵抗値を維持して、前記第１のスイッチ素子をオフとし、前記第２のスイッチ素子をオンとし、前記第２の可変抵抗素子の一端の電圧が前記第３の基準電圧となるように前記第２の可変抵抗素子の抵抗値を調整する調整部と、
を備えることを特徴とするインピーダンス調整回路。
【請求項２】
前記調整部は、
第１の入力端子を前記第１の可変抵抗素子の一端に接続し、第２の入力端子に前記第３の基準電圧を与える第１の比較器と、
第１の入力端子を前記第２の可変抵抗素子の一端に接続し、第２の入力端子に前記第３の基準電圧を与える第２の比較器と、
前記第１の比較器の比較結果に応じて前記第１の可変抵抗素子の抵抗値を制御する第１の抵抗制御回路と、
前記第２の比較器の比較結果に応じて前記第２の可変抵抗素子の抵抗値を制御する第２の抵抗制御回路と、
を備え、
前記第１および第２のスイッチ素子のオンオフタイミングと、前記第１および第２の抵抗制御回路の活性化タイミングとを制御することを特徴とする請求項１記載のインピーダンス調整回路。
【請求項３】
第１の期間において、前記第１のスイッチがオン状態とされ、前記第２のスイッチ素子がオフ状態とされ、前記第１の比較器の第１および第２の入力端子の電圧が等しくなるように前記第１の可変抵抗素子の抵抗値が前記第１の抵抗制御回路によって制御され、
前記第１の期間に引き続く第２の期間において、前記第１の可変抵抗素子の抵抗値がそのまま維持され、前記第１のスイッチがオフ状態とされ、前記第２のスイッチ素子がオン状態とされ、前記第２の比較器の第１および第２の入力端子の電圧が等しくなるように前記第２の可変抵抗素子の抵抗値が前記第２の抵抗制御回路によって制御されることを特徴とする請求項２記載のインピーダンス調整回路。
【請求項４】
前記第３の基準電圧は、前記第１および第２の基準電圧の中間値であることを特徴とする請求項１記載のインピーダンス調整回路。
【請求項５】
請求項１乃至４のいずれか一に記載のインピーダンス調整回路を備える半導体集積回路装置。
【請求項６】
一端に第１の基準電圧が与えられる第１および第２の外部抵抗のそれぞれの他端をそれぞれ接続する第１および第２の端子と、
第１および第２のスイッチ素子と、
一端を前記第１のスイッチ素子を介して前記第１の端子に接続し、他端に第２の基準電圧が与えられる第１の可変抵抗素子と、
一端を前記第２のスイッチ素子を介して前記第２の端子に接続し、他端を前記第１の可変抵抗素子の一端に接続する第２の可変抵抗素子と、
を備えるインピーダンス調整回路における調整方法であって、
前記第１のスイッチをオン状態とし、前記第２のスイッチ素子をオフ状態とするステップと、
前記第１の可変抵抗素子の一端の電圧が前記第１および第２の基準電圧の間の電圧である第３の基準電圧となるように前記第１の可変抵抗素子の抵抗値を調整するステップと、
調整された前記第１の可変抵抗素子の抵抗値をそのまま維持し、前記第１のスイッチをオフ状態とし、前記第２のスイッチ素子をオン状態とするステップと、
前記第２の可変抵抗素子の一端の電圧が前記第３の基準電圧となるように前記第２の可変抵抗素子の抵抗値を調整するステップと、
を含むことを特徴とするインピーダンス調整方法。
【請求項７】
前記第３の基準電圧は、前記第１および第２の基準電圧の中間値であることを特徴とする請求項６記載のインピーダンス調整方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インピーダンス調整回路およびインピーダンス調整方法に係り、特に、インピーダンス調整が可能な出力バッファのインピーダンスあるいは終端抵抗等の抵抗値が所望の値となるように調整するインピーダンス調整回路及びその調整方法に係る。
【背景技術】
【０００２】
半導体装置で高速な信号伝送を行う際には、信号の反射を軽減するため、信号線のインピーダンスと出力バッファのインピーダンスやＬＳＩ内蔵の終端抵抗値とを一致させる必要がある。この場合、半導体装置のプロセスや温度、電圧などによりバラツキが生じるため、所望のインピーダンスに調整をする必要がある。さらに、調整する際にも調整による誤差が大きいと高速な信号伝送がうまく行えない場合がある。
【０００３】
そこで、伝送線路のインピーダンスに整合するように設定された外部のクランプ回路にインピーダンス調整用出力バッファを接続して、インピーダンスを整合させる技術が提案されている（たとえば特許文献１参照）。
【０００４】
図４は、特許文献１のインピーダンス調整回路の概要を表わしたものである。インピーダンス調整回路１００のＬＳＩ（Large Scale Integration）ケース１０１あるいはＰＷＢ（printed wiring board）に収容された半導体装置としてのＬＳＩ１０２の内部には、インピーダンス調整用出力バッファ１０３が配置されている。インピーダンス調整用出力バッファ１０３は、図示しない複数のトランジスタのオンオフ動作によって実現する可変抵抗器１０４を内蔵しており、制御回路１０５がこの可変抵抗器１０４の抵抗値を制御するようになっている。
【０００５】
インピーダンス調整用出力バッファ１０３は、ＬＳＩパッケージ１０１の外側のクランプ抵抗１０６に接続されている。このクランプ抵抗１０６はインピーダンス調整用出力バッファ１０３によるインピーダンスの調整の基準となる抵抗である。インピーダンス調整用出力バッファ１０３とクランプ抵抗１０６の間を結ぶ線路には、所定の寄生抵抗分１０７が存在している。
【０００６】
ＬＳＩパッケージ１０１の外部には、クランプ抵抗１０６の他に、一端を定電圧の電源ライン１０８に接続した第１の参照電圧生成抵抗１１１と、この第１の参照電圧生成抵抗１１１の他端に一端を接続し、その他端を接地した第２の参照電圧生成抵抗１１２が配置されている。第１の参照電圧生成抵抗１１１と第２の参照電圧生成抵抗１１２の接続点は、所定の寄生抵抗分１１３を介してＬＳＩ１０２内のコンパレータ１１４に入力され、インピーダンス調整用出力バッファ１０３の出力側の電位と比較されるようになっている。制御回路１０５は、コンパレータ１１４の比較結果に応じて可変抵抗器１０４の抵抗値を制御することで、インピーダンスの整合を行うようになっている。
【０００７】
今、寄生抵抗分１０７、１１３を無視したとする。この場合には、コンパレータ１１４のプラス側の入力端子に加わる電位とマイナス側の入力端子に加わる電位が等しくなるように制御回路１０５が可変抵抗器１０４の抵抗値を制御する。そして、コンパレータ１１４のこれら２つの入力端子に加わる電位が等しくなったとき、インピーダンス調整用出力バッファ１０３側のインピーダンスの整合がとれたものとしている。
【０００８】
【特許文献１】特開２００５−２２９１７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
以下の分析は本発明において与えられる。
【００１０】
しかしながら、この従来のインピーダンス調整回路１００では、ＬＳＩパッケージ１０１の外側のクランプ抵抗１０６と内側のＬＳＩ１０２との間にこれらを接続するための線路が存在する。第１の参照電圧生成抵抗１１１と第２の参照電圧生成抵抗１１２の接続点が同様にＬＳＩパッケージ１０１の外側にあるので、この接続点とＬＳＩ１０２との間にもこれらを接続するための線路が存在する。これらの線路には、それぞれ寄生抵抗分１０７、１１３が存在しており、これらの部分で電位差が発生することになる。このため、コンパレータ１１４はその２つの入力端子で、クランプ抵抗１０６による電位と、第１の参照電圧生成抵抗１１１と第２の参照電圧生成抵抗１１２の接続点の電位を正確に比較することができない。この結果として、制御回路１０５が制御する可変抵抗器１０４の値に誤差が発生してしまう。これにより、インピーダンス調整用出力バッファ１０３の補正が不完全に行われることになって、インピーダンスの整合を十分な精度で行うことができない。
【００１１】
従来から、このような問題に対しては、寄生抵抗分に対応させて所定の抵抗値の抵抗を回路上で付加することで誤差の補正を行うことが提案されている。これにより、インピーダンスの整合の精度を高めることができる。ところが、外部に一般に付加する抵抗は、値「１」から値「１０」までを等比級数で分割した標準数としての「Ｅ系列」に従っている。たとえばＥ１２系ではこの範囲を１２分割し、Ｅ２４系ではこの範囲を２４分割する。したがって、寄生抵抗のような小さな抵抗値をＬＳＩパッケージ１０１の外部で補正しようとすると、これらの系列で段階的に変化する抵抗値のいずれかを採用することになって、補正の誤差を十分低減させることができないという問題が発生する。
【００１２】
そこで、図４に示したインピーダンス調整回路では、調整用回路の抵抗を調整すべき回路のＮ（Ｎは任意の整数）倍にすることで誤差を１／Ｎにし、これにより補正誤差を低減するようにしている。しかしながら、前述のように半導体装置の動作速度の向上は目覚しく、インピーダンスの整合に要する精度がますます要求されている。したがって、従来のこのような技術で半導体装置側のインピーダンスを十分な精度で調整することは困難であった。
【００１３】
そこで本発明の目的は、インピーダンスを十分な精度で調整することのできるインピーダンス調整回路およびインピーダンス調整方法を提供することにある。
【課題を解決するための手段】
【００１４】
本発明の１つのアスペクト（側面）に係るインピーダンス調整回路は、一端に第１の基準電圧が与えられる第１および第２の外部抵抗のそれぞれの他端をそれぞれ接続する第１および第２の端子と、第１および第２のスイッチ素子と、一端を第１のスイッチ素子を介して第１の端子に接続し、他端に第２の基準電圧が与えられる第１の可変抵抗素子と、一端を第２のスイッチ素子を介して第２の端子に接続し、他端を第１の可変抵抗素子の一端に接続する第２の可変抵抗素子と、第１のスイッチ素子をオンとし、第２のスイッチ素子をオフとし、第１の可変抵抗素子の一端の電圧が第１および第２の基準電圧の間の電圧である第３の基準電圧となるように第１の可変抵抗素子の抵抗値を調整し、調整された第１の可変抵抗素子の抵抗値を維持して、第１のスイッチ素子をオフとし、第２のスイッチ素子をオンとし、第２の可変抵抗素子の一端の電圧が第３の基準電圧となるように第２の可変抵抗素子の抵抗値を調整する調整部と、を備える。
【００１５】
本発明のインピーダンス調整回路において、調整部は、第１の入力端子を第１の可変抵抗素子の一端に接続し、第２の入力端子に第３の基準電圧を与える第１の比較器と、第１の入力端子を第２の可変抵抗素子の一端に接続し、第２の入力端子に第３の基準電圧を与える第２の比較器と、第１の比較器の比較結果に応じて第１の可変抵抗素子の抵抗値を制御する第１の抵抗制御回路と、第２の比較器の比較結果に応じて第２の可変抵抗素子の抵抗値を制御する第２の抵抗制御回路と、を備え、第１および第２のスイッチ素子のオンオフタイミングと、第１および第２の抵抗制御回路の活性化タイミングとを制御することが好ましい。
【００１６】
本発明のインピーダンス調整回路において、第１の期間において、第１のスイッチがオン状態とされ、第２のスイッチ素子がオフ状態とされ、第１の比較器の第１および第２の入力端子の電圧が等しくなるように第１の可変抵抗素子の抵抗値が第１の抵抗制御回路によって制御され、第１の期間に引き続く第２の期間において、第１の可変抵抗素子の抵抗値がそのまま維持され、第１のスイッチがオフ状態とされ、第２のスイッチ素子がオン状態とされ、第２の比較器の第１および第２の入力端子の電圧が等しくなるように第２の可変抵抗素子の抵抗値が第２の抵抗制御回路によって制御されることが好ましい。
【００１７】
本発明のインピーダンス調整回路において、第３の基準電圧は、第１および第２の基準電圧の中間値であることが好ましい。
【００１８】
本発明の半導体集積回路装置は、上記のインピーダンス調整回路を備えることが好ましい。
【００１９】
本発明の他のアスペクト（側面）に係るインピーダンス調整方法は、一端に第１の基準電圧が与えられる第１および第２の外部抵抗のそれぞれの他端をそれぞれ接続する第１および第２の端子と、第１および第２のスイッチ素子と、一端を第１のスイッチ素子を介して第１の端子に接続し、他端に第２の基準電圧が与えられる第１の可変抵抗素子と、一端を第２のスイッチ素子を介して第２の端子に接続し、他端を第１の可変抵抗素子の一端に接続する第２の可変抵抗素子と、を備えるインピーダンス調整回路における調整方法であって、第１のスイッチをオン状態とし、第２のスイッチ素子をオフ状態とするステップと、第１の可変抵抗素子の一端の電圧が第１および第２の基準電圧の間の電圧である第３の基準電圧となるように第１の可変抵抗素子の抵抗値を調整するステップと、調整された第１の可変抵抗素子の抵抗値をそのまま維持し、第１のスイッチをオフ状態とし、第２のスイッチ素子をオン状態とするステップと、第２の可変抵抗素子の一端の電圧が第３の基準電圧となるように第２の可変抵抗素子の抵抗値を調整するステップと、を含む。
【発明の効果】
【００２０】
本発明によれば、調整すべき抵抗値に２つの外部抵抗の抵抗値の差分を用いることで、配線に係る寄生抵抗がキャンセルされて十分な精度で調整することが可能となる。
【発明を実施するための最良の形態】
【００２１】
本発明の実施形態に係るインピーダンス調整回路は、一端に第１の基準電圧（図１のＶｄｄ）が与えられる第１および第２の外部抵抗（図１の１１、１２）のそれぞれの他端をそれぞれ接続する第１および第２の端子（図１の１３、１４）と、第１および第２のスイッチ素子（図１の１７、１８）と、一端を第１のスイッチ素子を介して第１の端子に接続し、他端に第２の基準電圧（図１のＧＮＤ）が与えられる第１の可変抵抗素子（図１の１９）と、一端を第２のスイッチ素子を介して第２の端子に接続し、他端を第１の可変抵抗素子の一端に接続する第２の可変抵抗素子（図１の２０）と、調整部（図１の２１、２２、２３、２４、２５相当）と、を備える。調整部は、第１のスイッチ素子をオンとし、第２のスイッチ素子をオフとし、第１の可変抵抗素子の一端の電圧が第１および第２の基準電圧の間の電圧である第３の基準電圧となるように第１の可変抵抗素子の抵抗値を調整し、調整された第１の可変抵抗素子の抵抗値を維持して、第１のスイッチ素子をオフとし、第２のスイッチ素子をオンとし、第２の可変抵抗素子の一端の電圧が第３の基準電圧となるように第２の可変抵抗素子の抵抗値を調整する調整部（図１の２１、２２、２３、２４、２５相当）と、を備える。
【００２２】
本発明のインピーダンス調整回路によれば、調整回路の２つの経路にそれぞれスイッチ素子を設け、２個の調整用の外部抵抗に係る２系統の調整を個別に行いその差分をとって、寄生の抵抗成分をキャンセルさせることで補正誤差を低減している。すなわち、外部抵抗によって出力バッファや内部プルアップ／ダウンの抵抗（インピーダンス）を所望の値に調整する際に誤差要因となる寄生抵抗成分（図１の１５、１６）を二種類の調整抵抗の差分をとることで補正して調整誤差を小さくすることができる。
【００２３】
また、一般的な抵抗系列の抵抗値でも柔軟な値に調整可能である。すなわち、外部抵抗（図１の１１、１２）は、Ｅ１２系列あるいはＥ２４系列などが一般的であり、所望する値が存在しない場合があるが、本発明のインピーダンス調整回路は、二種類の抵抗値の差分を用いることで幅広い値に対応が可能となる。
【００２４】
以下、実施例に即し、図面を参照し、詳しく説明する。
【実施例１】
【００２５】
図１は、本発明の第１の実施例に係るインピーダンス調整回路の回路図である。図１において、インピーダンス調整回路は、ＬＳＩパッケージ４１内のインピーダンス調整回路部分と外部の調整用抵抗群から構成される。ＬＳＩパッケージ４１内のインピーダンス調整回路は、外部端子１３、１４、３３と、ＬＳＩチップ４２内の回路とからなる。ＬＳＩチップ４２は、スイッチ素子１７、１８と、調整用の可変抵抗素子１９、２０、調整時の電圧と参照電圧を比較するコンパレータ２１、２２と、コンパレータ２１、２２の比較結果を可変抵抗素子１９、２０にそれぞれ反映する抵抗制御回路２３、２４と、スイッチ素子１７、１８および抵抗制御回路２３、２４を制御する制御回路２５と、被調整対象となる可変抵抗素子２７と、を備える。また、インピーダンス調整回路が実装されるＬＳＩパッケージ４１内には配線に係る抵抗成分である寄生抵抗１５、１６、３４が存在する。なお、ＬＳＩパッケージ４１は、代わりにＬＳＩチップ４２を搭載するプリント配線基板などであってもよい。
【００２６】
ＬＳＩパッケージ４１の外部の調整用抵抗群は、参照電圧生成用の抵抗３１、３２と、外部クランプ用の抵抗１１、１２で構成される。
【００２７】
抵抗１１は、抵抗値がＲａ１であって、一端を電源Ｖｄｄに接続し、他端を外部端子１３に接続する。また、抵抗１２は、抵抗値がＲａ２であって、一端を電源Ｖｄｄに接続し、他端を外部端子１４に接続する。抵抗１１、１２は、一般に「Ｅ系列」の抵抗素子が用いられる。
【００２８】
抵抗３１は、抵抗値がＲｂ１であって、一端を電源Ｖｄｄに接続し、他端を外部端子３３に接続する。また、抵抗３２は、抵抗値がＲｂ２であって、一端を接地し、他端を外部端子３３に接続する。外部端子３３は、寄生抵抗３４を通り、コンパレータ２１、２２のそれぞれの−端子に接続される。ここでは、Ｒｂ１＝Ｒｂ２とし、寄生抵抗３４には電流が流れないので、コンパレータ２１、２２の−端子は、電源Ｖｄｄと接地の中間値の電位を有する。
【００２９】
外部端子１３は、抵抗値がＲ１である寄生抵抗１５を通り、スイッチ素子１７を介して、他端が接地された可変抵抗素子１９の一端、コンパレータ２１の＋端子、および可変抵抗素子２０の他端に接続される。スイッチ素子１７は、ＭＯＳＦＥＴ等で構成され、制御回路２５によってオンオフ制御される。
【００３０】
外部端子１４は、抵抗値がＲ２である寄生抵抗１６を通り、スイッチ素子１８を介して、コンパレータ２２の＋端子、および可変抵抗素子２０の一端に接続される。スイッチ素子１８は、ＭＯＳＦＥＴ等で構成され、制御回路２５によってオンオフ制御される。
【００３１】
抵抗制御回路２３は、コンパレータ２１の比較結果に応じて可変抵抗素子１９の抵抗値を可変させる。また、抵抗制御回路２４は、コンパレータ２２の比較結果に応じて可変抵抗素子２０および可変抵抗素子２７の抵抗値を可変させる。
【００３２】
可変抵抗素子１９、２０、２７は、接続がオンオフされる複数の抵抗素子から構成され、抵抗制御回路２３あるいは２４によって、オンオフする抵抗素子数あるいは接続形態が可変とされる。また、可変抵抗素子２７は、出力バッファや内部プルアップ／ダウンの抵抗を表している。
【００３３】
次に、制御回路２５によってなされるインピーダンス調整回路の調整方法について説明する。図２は、本発明の第１の実施例に係るインピーダンス調整回路における調整方法を示すフローチャートである。
【００３４】
ステップＳ１１において、スイッチ素子１７をオン（オン抵抗をｒ１とする）、スイッチ素子１８をオフとする。
【００３５】
ステップＳ１２において、抵抗制御回路２３は、可変抵抗素子１９の抵抗値Ｒｃ１を調整する。例えば、可変抵抗素子１９の抵抗値の下限から上限に向けて増加させる。
【００３６】
ステップＳ１３において、コンパレータ２１の＋端子が、電源Ｖｄｄと接地の中間値の電位となったか否かを判断し、一致した場合（ステップＳ１３のＹｅｓ）、コンパレータ２１の＋端子における電源Ｖｄｄ側の抵抗値と接地側の抵抗値が等しくなる。したがって、Ｒｃ１は、式（１）に示すように調整されることとなる。
Ｒｃ１＝Ｒａ１＋Ｒ１＋ｒ１        ・・・式（１）
【００３７】
ステップＳ１４において、Ｒｃ１を式（１）に示すように調整された状態で保持し、スイッチ素子１７をオフ、スイッチ素子１８をオン（オン抵抗をｒ２とする）とする。
【００３８】
ステップＳ１５において、抵抗制御回路２４は、可変抵抗素子２０の抵抗値Ｒｃ２を調整する。例えば、可変抵抗素子２０の抵抗値の下限から上限に向けて増加させる。
【００３９】
ステップＳ１６において、コンパレータ２２の＋端子が、電源Ｖｄｄと接地の中間値の電位となったか否かを判断し、一致した場合（ステップＳ１６のＹｅｓ）、コンパレータ２２の＋端子における電源Ｖｄｄ側の抵抗値と接地側の抵抗値が等しくなる。したがって、Ｒｃ１＋Ｒｃ２は、式（２）に示すように調整されることとなる。
Ｒｃ１＋Ｒｃ２＝Ｒａ２＋Ｒ２＋ｒ２        ・・・式（２）
【００４０】
ここで、Ｒ１とＲ２、ｒ１とｒ２は、それぞれ同種の抵抗成分であるため、ほぼ等しく作りこむことが可能である。したがって、Ｒ１＝Ｒ２、ｒ１＝ｒ２と置くと、式（１）、式（２）から、下記の式（３）が得られる。Ｒｃ２は、式（３）に示すように寄生抵抗１５、１６に依存しない外部クランプ抵抗の差分値Ｒａ２−Ｒａ１に調整される。
Ｒｃ２＝Ｒａ２−Ｒａ１      ・・・式（３）
【００４１】
また、可変抵抗素子２７は、抵抗制御回路２４によって可変抵抗素子２０と同じように制御され、調整された抵抗値Ｒｃ２に相当する抵抗値に設定される。
【００４２】
なお、以上の説明において、制御回路２５は、ＬＳＩチップ４２内に存在するものとして説明したが、ＬＳＩチップ４２外に設けられるＣＰＵ等であってもよい。
【００４３】
以上のようなインピーダンス調整回路によれば、外部の調整用の抵抗１１、１２によって出力バッファや内部プルアップ／ダウンの抵抗（インピーダンス）を所望の値に調整する際に、誤差要因となる寄生抵抗成分を二種類の調整抵抗の差分をとることで補正して調整誤差を小さくすることができる。
【００４４】
また、外部の調整用の抵抗１１、１２が一般的な抵抗系列の抵抗値であっても、可変抵抗素子を抵抗系列に限定されない値に調整可能である。すなわち、外部に調整用として付加する抵抗１１、１２は、Ｅ１２系列あるいはＥ２４系列などが一般的であり、所望する値が存在しない場合があるが、本発明のインピーダンス調整回路は、二種類の抵抗値の差分を用いることで幅広い値に対応が可能となる。
【実施例２】
【００４５】
図３は、本発明の第２の実施例に係るインピーダンス調整回路の回路図である。図３に示すインピーダンス調整回路において、抵抗１１、１２の一端が接地され、可変抵抗素子１９の他端が電源Ｖｄｄに接続される点が図１と異なる。他の構成、動作および効果は、実施例１と同様であり、その説明を省略する。
【００４６】
なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００４７】
【図１】本発明の第１の実施例に係るインピーダンス調整回路の回路図である。
【図２】本発明の第１の実施例に係るインピーダンス調整回路の調整時におけるフローチャートである。
【図３】本発明の第２の実施例に係るインピーダンス調整回路の回路図である。
【図４】従来のインピーダンス調整回路の回路図である。
【符号の説明】
【００４８】
１１、１２、３１、３２  抵抗
１３、１４、３３  外部端子
１５、１６、３４  寄生抵抗
１７、１８  スイッチ素子
１９、２０、２７  可変抵抗素子
２１、２２  コンパレータ
２３、２４  抵抗制御回路
２５  制御回路
４１  ＬＳＩパッケージ
４２  ＬＳＩチップ
【図１】
0005115211.tif 000002
【図２】
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【図３】
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【図４】
0005115211.tif 000005