(57)【要約】【課題】トリプルゲートトランジスタを有する半導体素子及びその製造方法を提供する。【解決手段】ＮＢＴＩを減少させることができる半導体素子及びその製造方法において、マルチゲートトランジスタは、活性領域、ゲート絶縁膜、前記活性領域内のチャンネル、及びゲート電極を含み、半導体ウェーハ上に形成される。活性領域は、上面及び両側面を有し、第１方向に形成されている。ゲート絶縁膜は、活性領域の上面及び両側面に形成される。チャンネルは、活性領域の上面及び両側面に形成される。ゲート電極は、チャンネルに対応してゲート絶縁膜上に形成され、電流が第１方向に流れるように活性領域に対して垂直に整列される。本発明の一特徴では、第１方向の第１方位インジケータを有する支持基板上に、第２方向の第２方位インジケータを有するＳＯＩ層が形成される。【選択図】図２Ａ
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【特許請求の範囲】
【請求項１】
半導体ウェーハと、
前記半導体ウェーハ上に形成されたマルチゲートトランジスタと、を含み、前記マルチゲートトランジスタは、
第１方位の結晶面で形成されている上面及び両側面を有し、第１方向に形成されている活性領域と、
前記活性領域の上面及び両側面上にあるゲート絶縁膜と、
前記上面及び両側面に位置されるチャンネルと、
前記チャンネルに対応して前記ゲート絶縁膜上に形成され、前記第１方向に電流が流れるように前記活性領域に垂直方向に整列されているゲート電極と、を含むことを特徴とする半導体素子。
【請求項２】
前記第１方位の結晶面は、｛１００｝結晶面であることを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記第１方向は、＜１００＞結晶方向であることを特徴とする請求項１に記載の半導体素子。
【請求項４】
前記半導体ウェーハは、＜１１０＞結晶方向を表す方位インジケータを含み、前記活性領域は、前記方位インジケータに対して４５°ずれて整列されていることを特徴とする請求項１に記載の半導体素子。
【請求項５】
前記活性領域の上面及び両側面の交点部は、ラウンドされていることを特徴とする請求項１に記載の半導体素子。
【請求項６】
前記上面及び両側面での曲率半径は、前記ゲート絶縁膜厚さの少なくとも４．５倍であることを特徴とする請求項５に記載の半導体素子。
【請求項７】
第１方向の第１方位インジケータを有する支持基板と、
前記支持基板上に形成されており、第２方向の第２方位インジケータを有するＳＯＩ層と、
前記ＳＯＩ層上に形成されたマルチゲートトランジスタを含み、前記マルチゲートトランジスタは、
上面及び両側面を有し、前記第２方向に対して４５°ずれて整列されている前記マルチゲートトランジスタの活性領域と、
前記活性領域の上面及び両側面に形成されるチャンネルと、
前記チャンネルに対応して形成され、前記活性領域に対して垂直に整列されているゲート電極と、を含むことを特徴とするＳＯＩ素子。
【請求項８】
前記第１方向及び第２方向は同一であることを特徴とする請求項７に記載のＳＯＩ素子。
【請求項９】
前記第１方向は、前記第２方向について４５°ずれていることを特徴とする請求項７に記載のＳＯＩ素子。
【請求項１０】
前記活性領域は、｛１００｝結晶面の上面及び両側面を有することを特徴とする請求項７に記載のＳＯＩ素子。
【請求項１１】
前記第２方向は＜１１０＞結晶方向であり、前記活性領域は前記＜１００＞結晶方向に整列されていることを特徴とする請求項７に記載のＳＯＩ素子。
【請求項１２】
前記活性領域の上面及び両側面の交点部は、ラウンドされていることを特徴とする請求項７に記載のＳＯＩ素子。
【請求項１３】
前記上面及び両側面の交点部での曲率半径は、前記ゲート絶縁膜厚さの少なくとも４．５倍であることを特徴とする請求項１２に記載のＳＯＩ素子。
【請求項１４】
半導体ウェーハと、
前記半導体ウェーハ上に形成されたＳＴＩ領域と、
前記ＳＴＩ領域に近接して、前記半導体ウェーハ上に形成されたマルチゲートトランジスタと、を含み、前記マルチゲートトランジスタは、
第１方位の結晶面で形成されている上面及び両側面を有し、第１方向に形成されている活性領域と、
前記活性領域の上面及び両側面上にあるゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、前記第１方向に電流が流れるように前記活性領域に垂直方向に整列されているゲート電極と、を含むことを特徴とする半導体素子。
【請求項１５】
前記第１方位の結晶面は｛１００｝結晶面であることを特徴とする請求項１４に記載の半導体素子。
【請求項１６】
前記第１方向は＜１００＞結晶方向であることを特徴とする請求項１４に記載の半導体素子。
【請求項１７】
前記半導体ウェーハは、＜１１０＞結晶方向を表す方位インジケータを含み、前記活性領域は、前記方位インジケータに対して４５°ずれて整列されていることを特徴とする請求項１４に記載の半導体素子。
【請求項１８】
前記活性領域の上面及び両側面の交点部は、ラウンドされていることを特徴とする請求項１４に記載の半導体素子。
【請求項１９】
前記上面及び両側面の交点部での曲率半径は、前記ゲート絶縁膜厚さの少なくとも４．５倍であることを特徴とする請求項１８に記載の半導体素子。
【請求項２０】
前記ＳＴＩ領域の底部は、絶縁物質を含むことを特徴とする請求項１４に記載の半導体素子。
【請求項２１】
第１方向の第１方位インジケータを有する支持基板を形成する段階と、
前記支持基板上に形成されており、第２方向の第２方位インジケータを有するＳＯＩ層を形成する段階と、
前記ＳＯＩ層上にマルチゲートトランジスタを形成する段階と、を含み、前記マルチゲートトランジスタを形成する段階は、
上面及び両側面を有し、前記第２方向に対して４５°ずれて整列されている活性領域を形成する段階と、
前記活性領域の上面及び両側面にチャンネルを形成する段階と、
前記チャンネルに対応して、前記活性領域に対して垂直に整列されるゲート電極を形成する段階と、を含むことを特徴とするＳＯＩ素子の製造方法。
【請求項２２】
前記ＳＯＩ層の形成段階は、
埋め込み酸化膜を形成する段階と、
前記埋め込み酸化膜上にＳｉ表面層を形成する段階と、を含むことを特徴とする請求項２１に記載のＳＯＩ素子の製造方法。
【請求項２３】
前記Ｓｉ表面層は、前記第２方向を限定することを特徴とする請求項２２に記載のＳＯＩ素子の製造方法。
【請求項２４】
前記第１方向及び第２方向は同一であることを特徴とする請求項２１に記載のＳＯＩ素子の製造方法。
【請求項２５】
前記第１方向は、前記第２方向に対して４５°ずれていることを特徴とする請求項２１に記載のＳＯＩ素子の製造方法。
【請求項２６】
前記活性領域は、｛１００｝結晶面の上面及び両側面を有することを特徴とする請求項２１に記載のＳＯＩ素子の製造方法。
【請求項２７】
前記第２方向は＜１１０＞結晶方向であり、前記活性領域は、前記＜１００＞結晶方向に形成されていることを特徴とする請求項２１に記載のＳＯＩ素子の製造方法。
【請求項２８】
前記活性領域の上面及び両側面の交点部は、ラウンドされていることを特徴とする請求項２１に記載のＳＯＩ素子の製造方法。
【請求項２９】
前記上面及び両側面の交点部での曲率半径は、前記ゲート絶縁膜厚さの少なくとも４．５倍であることを特徴とする請求項２８に記載のＳＯＩ素子の製造方法。
【請求項３０】
前記上面及び両側面がラウンドされた交点部を有する活性領域を形成する段階は、
前記ＳＯＩ層上にバッファ酸化膜を形成する段階と、
前記バッファ酸化膜上にシリコン窒化膜を形成する段階と、
前記シリコン窒化膜及びバッファ酸化膜をエッチングしてマスクを形成する段階と、前記マスクを使用して活性領域を定義する段階と、
前記ＳＯＩ層を酸化させて酸化膜を形成する段階と、
前記マスクを使用して前記酸化膜及びＳｉ表面層をエッチングする段階と、
前記シリコン窒化膜及び酸化膜を除去して活性領域を露出させる段階と、を含むことを特徴とする請求項２８に記載のＳＯＩ素子の製造方法。
【請求項３１】
前記ＳＯＩ層を酸化させる段階では、前記酸化膜と共に“バーズビーク”を形成して、前記活性領域の上面及び両側面のラウンドされた交点部を形成することを特徴とする請求項３０に記載のＳＯＩ素子の製造方法。
【請求項３２】
前記活性領域を形成する段階は、リソグラフィマスクを前記ＳＯＩ層の前記第２方向に対して４５°ずらして整列する段階をさらに含むことを特徴とする請求項２１に記載のＳＯＩ素子の製造方法。
【請求項３３】
前記活性領域を形成する段階は、リソグラフィマスクを前記第２方向に整列する段階をさらに含み、前記リソグラフィマスクは、前記ＳＯＩ層の前記第２方向に対して４５°ずれるように、活性領域パターンが＜１１０＞方向を有することを特徴とする請求項２１に記載のＳＯＩ素子の製造方法。
【請求項３４】
前記ゲート電極形成段階は、前記活性領域の露出された部分を酸化させる段階を含むことを特徴とする請求項２１に記載のＳＯＩ素子の製造方法。
【請求項３５】
半導体ウェーハを形成する段階と、
前記半導体ウェーハ上にＳＴＩ領域を形成する段階と、
前記ＳＴＩ領域に近接して、前記半導体ウェーハ上にマルチゲートトランジスタを形成する段階と、を含み、前記マルチゲートトランジスタを形成する段階は、
第１方位の結晶面で形成されている上面及び両側面を有する活性領域を形成する段階と、
前記活性領域の上面及び両側面上にゲート絶縁膜を形成する段階と、
前記ゲート絶縁膜上に、前記活性領域と垂直に整列されるゲート電極を形成する段階と、を含むことを特徴とする半導体素子の製造方法。
【請求項３６】
前記第１方位の結晶面は、｛１００｝結晶面であることを特徴とする請求項３５に記載の半導体素子の製造方法。
【請求項３７】
前記第１方向は＜１００＞結晶方向であることを特徴とする請求項３５に記載の半導体素子の製造方法。
【請求項３８】
前記活性領域の上面及び両側面の交点部は、ラウンドされていることを特徴とする請求項３５に記載の半導体素子の製造方法。
【請求項３９】
前記上面及び両側面の交点部での曲率半径は、前記ゲート絶縁膜厚さの少なくとも４．５倍であることを特徴とする請求項３８に記載の半導体素子の製造方法。
【請求項４０】
前記半導体ウェーハは、＜１１０＞結晶方向を表す方位インジケータを含み、前記活性領域を形成する段階は、リソグラフィマスクを前記方位インジケータに対して４５°ずらして整列する段階を含むことを特徴とする請求項３５に記載の半導体素子の製造方法。
【請求項４１】
前記半導体ウェーハは、＜１１０＞結晶方向を表す方位インジケータを含み、前記活性領域を形成する段階は、リソグラフィマスクを前記方位インジケータと整列する段階を含み、前記マスクは、前記方位インジケータに対して４５°ずれている＜１１０＞方向の活性領域パターンを有することを特徴とする請求項３５に記載の半導体素子の製造方法。
【請求項４２】
前記ゲート絶縁膜及びゲート電極は、順次に形成されることを特徴とする請求項３５に記載の半導体素子の製造方法。
【請求項４３】
前記ＳＴＩ領域を形成する段階は、前記ＳＴＩ領域の底部を絶縁物質で満たす段階を含むことを特徴とする請求項３５に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マルチゲートトランジスタを有する半導体素子及びその製造方法に係り、特にトリプルゲートトランジスタでＮＢＴＩ（Ｎｅｇａｔｉｖｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｉｎｓｔａｂｉｌｉｔｙ）による劣化を減少させることができる半導体装置、及びその製造方法に関する。
【背景技術】
【０００２】
トリプルゲート及びＦｉｎＦＥＴトランジスタを含むマルチゲートトランジスタは、１０ｎｍ級ゲート長を有するＭＯＳＦＥＴを具現できる最も確実な方法のうち一つである（非特許文献１及び２参照）。
【０００３】
それらのトランジスタは、ショートチャンネル特性を向上させ、理想的なサブスレショルドスイングを提供することによって、サブスレショルド動作を向上させる完全空乏型ＳＯＩ（Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）ＭＯＳＦＥＴに基づいて動作速度を向上させ、消費電力を低減させることができるスケーリング効果を確保できる。
【０００４】
スケーリングされたＭＯＳＦＥＴにおいて、信頼性に関連した問題のうち一つはＮＢＴＩである。ＮＢＴＩは、ＭＯＳＦＥＴで一定電圧下で発生し、この時、一定電圧下でのバイアス温度ストレスは、ゲート酸化膜とシリコン基板との間でインターフェーストラップＮＩＴ発生を惹起して、スレショルド電圧ＶＴのシフト及び時間の関数としての駆動電流ＩＯＮ損失を引き起す。
【０００５】
一般的に、ＮＢＴＩ劣化は、Ｓｉ／ＳｉＯ２界面での水素が添加されたシリコンダングリングボンドに起因すると公知のものである。ＮＢＴＩ・ストレス・誘導インターフェーストラップ発生は、反転層ホールにより誘導されるＳｉ−Ｈ結合の破壊と、それに後続して破壊されて出た水素がＨ２種の形態で拡散することによって惹起されると確認された。
【０００６】
マルチゲートトランジスタは、各チャンネルでの相異なる結晶方向によって、各チャンネルのインターフェースで相異なるトラップ状態密度を有する。これは、相異なる性質の酸化膜を有するマルチゲートトランジスタでのチャンネルによって惹起されることもある。したがって、マルチゲートトランジスタの側面チャンネル面でのトラップ状態の増加が発生しうる。また、トリプルゲートトランジスタのゲート構造で局部的に電界が増加し、それもやはりＮＢＴＩ劣化を引き起せる。ＮＢＴＩ効果は、ＮＭＯＳ ＦＥＴでより、ＰＭＯＳ ＦＥＴでより著しいことがわかっている。その理由は、酸化膜状態と相互作用すると公知のものであるＰＭＯＳ反転層にホールが存在するためである。界面及びバルクトラップ発生を伴い、素子パラメータ劣化を引き起すｐ−ＭＯＳＦＥＴでのＮＢＴＩは、アナログ及びデジタルＣＭＯＳ回路のいずれもについて信頼性に大きい影響を及ぼす。ＮＢＴＩは、高性能、高信頼性素子で最も問題となっており、アナログ／混合信号素子がデジタル素子よりさらに敏感である。
【０００７】
図１Ａは、従来技術によるトリプルゲートトランジスタの構造を説明するための概略的な斜視図である。図１Ｂは、図１ＡのＩ−Ｉ’線の断面図である。図１Ａ及び図１Ｂのトリプルゲートトランジスタは、活性領域１０、ゲート電極３０、及びゲート絶縁膜４０を含む。前記活性領域１０は、上面１２及び側面１４を有する。前記活性領域１０の上面１２は、｛１００｝方位の結晶面を有し、活性領域１０の側面１４は、｛１１０｝方位の結晶面を有する。結晶方位｛１００｝及び｛１１０｝は、シリコンダイアモンド立法格子構造での等価面を表すミラー指数である。この構成において、｛１１０｝面でトラップ状態の数がさらに多いので、ＮＢＴＩが発生する。ＮＢＴＩは、側面チャンネルトランジスタでスレショルド電圧シフトを大きくする。
【０００８】
また、他のフラットゲート酸化膜領域に比べて、ゲート酸化膜での電界が強い活性領域のコーナでインターフェーストラップが発生し、これはトリプルゲートトランジスタでＮＢＴＩを誘発する他の原因となりうる。
【非特許文献１】Ｆｕ−Ｌｉａｎｇ Ｙａｎｇ ｅｔ ａｌ．，“３５ｎｍ ＣＭＯＳ ＦｉｎＦＥＴｓ”、Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ，ｐｐ．１０４−１０５，２００２
【非特許文献２】Ｂ．Ｓ．Ｄｏｙｌｅ ｅｔ ａｌ．，“Ｈｉｇｈ Ｐｅｒｆｏｒｍａｎｃｅ Ｆｕｌｌｙ−Ｄｅｐｌｅｔｅｄ Ｔｒｉ−Ｇａｔｅ ＣＭＯＳ Ｔｒａｎｓｉｓｔｏｒｓ”，ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ，Ｖｏｌ．２４，Ｎｏ．４，Ａｐｒｉｌ，２００３，ｐｐ．２６３−３６５
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明が解決しようとする課題は、ＮＢＴＩを最小化できるトリプルゲートトランジスタを有する半導体素子を提供するところにある。
【００１０】
本発明が解決しようとする他の課題は、ＮＢＴＩを最小化できるトリプルゲートトランジスタを有する半導体素子の製造方法を提供するところにある。
【課題を解決するための手段】
【００１１】
前記課題を解決するために、本発明の特徴では、半導体ウェーハと、前記半導体ウェーハ上に形成されたマルチゲートトランジスタと、を含む半導体素子を提供する。前記マルチゲートトランジスタは、活性領域、ゲート絶縁膜、前記活性領域内のチャンネル、及びゲート電極を含む。前記マルチゲートトランジスタの活性領域は、上面及び両側面を有する。前記上面及び両側面は、第１方位の結晶面で形成されている。前記活性領域は、第１方向に形成されている。前記ゲート絶縁膜は、前記活性領域の上面及び両側面上に形成される。前記チャンネルは、活性領域の上面及び両側面に形成される。前記ゲート電極は、チャンネルに対応して前記ゲート絶縁膜上に形成され、前記第１方向に電流が流れるように前記活性領域に垂直方向に整列されている。
【００１２】
前記第１方位の結晶面は｛１００｝結晶面である。前記第１方向は＜１００＞結晶方向である。
【００１３】
前記半導体ウェーハは、＜１１０＞結晶方向を表す方位インジケータを含み、前記マルチゲートトランジスタの活性領域は、前記方位インジケータについて４５°ずれて整列されている。
【００１４】
前記課題を解決するために、本発明の他の特徴では、支持基板、ＳＯＩ層、及びマルチゲートトランジスタを含むＳＯＩ素子を提供する。前記支持基板は、第１方向の第１方位インジケータを有する。前記ＳＯＩ層は、前記支持基板上に形成されており、第２方向の第２方位インジケータを有する。マルチゲートトランジスタは、前記ＳＯＩ層上に形成され、活性領域と、前記活性領域に形成されるチャンネルと、前記チャンネルに対応するゲート電極と、を含む。前記マルチゲートトランジスタの活性領域は、上面及び両側面を有し、前記第２方向について４５°ずれて整列されている。前記チャンネルは、前記活性領域の上面及び両側面に形成される。前記ゲート電極は、前記チャンネルに対応して形成され、前記活性領域について垂直に整列されている。
【００１５】
一実施例において、前記第１方向及び第２方向は同一であるか、または前記第１方向が前記第２方向に対して４５°ずれている。前記第２方向は＜１１０＞結晶方向であり、前記活性領域は前記＜１００＞結晶方向に整列されている。
【００１６】
他の実施例において、活性領域の上面及び両側面は｛１００｝結晶面を有する。
【００１７】
特定の実施例によれば、前記半導体素子及びＳＯＩ素子は、活性領域の上面及び両側面の交点部がラウンドされている（丸められている）。前記上面及び両側面の交点部での曲率半径は、前記ゲート絶縁膜厚さの少なくとも４．５倍となりうる。
【００１８】
前記課題を解決するために、本発明の他の特徴では、半導体ウェーハと、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）領域と、マルチゲートトランジスタと、を含む半導体素子を提供する。前記ＳＴＩ領域は、前記半導体ウェーハ上に形成される。前記マルチゲートトランジスタは、前記ＳＴＩ領域に近接して前記半導体ウェーハ上に形成される。前記マルチゲートトランジスタは、活性領域、ゲート絶縁膜、及びゲート電極を含む。前記活性領域は、第１方位の結晶面で形成されている上面及び両側面を有し、第１方向に形成されている。前記ゲート絶縁膜は、前記活性領域の上面及び両側面上に形成されている。前記ゲート電極は、前記ゲート絶縁膜上に形成され、前記第１方向に電流が流れるように、前記活性領域に垂直方向に整列されている。
【００１９】
前記第１方位の結晶面は｛１００｝結晶面である。前記第１方向は＜１００＞結晶方向である。
【００２０】
前記半導体ウェーハは、＜１１０＞結晶方向を表す方位インジケータを含むことができる。前記活性領域は、前記方位インジケータに対して４５°ずらして整列できる。
【００２１】
前記活性領域の上面及び両側面はラウンドされている。前記上面及び両側面の交点部での曲率半径は、前記ゲート絶縁膜厚さの少なくとも４．５倍となリうる。
【００２２】
前記ＳＴＩ領域の底部は、絶縁物質を含むことができる。
【００２３】
前記課題を解決するために、本発明の他の特徴では、半導体素子の製造方法を提供する。本発明による方法では、半導体ウェーハを準備し、前記半導体ウェーハ上にマルチゲートトランジスタを形成する。前記マルチゲートトランジスタを形成する段階は、第１方位の結晶面で形成された上面及び両側面を有し、第１方向に形成されている活性領域を形成する段階を含む。前記活性領域の上面及び両側面上に、前記ゲート絶縁膜を形成する。前記活性領域の上面及び両側面に、チャンネルを形成する。前記チャンネルに対応して前記ゲート絶縁膜上に形成され、前記活性領域に垂直方向に整列されるゲート電極を形成する。
【００２４】
前記活性領域は、｛１００｝結晶面の上面及び両側面を有するように形成できる。
【００２５】
前記半導体ウェーハは、＜１１０＞結晶方向を表す方位インジケータを含むことができ、前記活性領域は、前記方位インジケータに対して４５°ずれて整列できる。前記活性領域の上面及び両側面の交点部がラウンドされている。前記上面及び両側面の交点部での曲率半径は、前記ゲート絶縁膜厚さの少なくとも４．５倍となりうる。
【００２６】
前記課題を解決するために、本発明の他の特徴では、ＳＯＩ素子の製造方法を提供する。本方法では、第１方向の第１方位インジケータを有する支持基板を形成する。前記支持基板上に形成されており、第２方向の第２方位インジケータを有するＳＯＩ層を形成する。前記ＳＯＩ層上に、マルチゲートトランジスタを形成する。前記マルチゲートトランジスタを形成する段階では、上面及び両側面を有し、前記第２方向に対して４５°ずれて整列されている活性領域を形成する。前記活性領域の上面及び両側面にチャンネルを形成する。前記チャンネルに対応して、前記活性領域に対して垂直に整列されるゲート電極を形成する。
【００２７】
一実施例において、前記第１方向及び第２方向を同一であるか、または前記第１方向が前記第２方向に対して４５°ずれるようになりうる。
【００２８】
前記ＳＯＩ層の形成段階は、埋め込み酸化膜を形成した後、前記埋め込み酸化膜上にＳｉ表面層を形成する段階を含むことができる。前記Ｓｉ表面層は、前記第２方向を限定できる。前記第１方向及び第２方向は同一であるか、または前記第１方向が前記第２方向に対して４５°ずれるようになりうる。
【００２９】
前記活性領域は、｛１００｝結晶面の上面及び両側面を有するように形成できる。前記第２方向は＜１１０＞結晶方向であり、前記活性領域は前記＜１００＞結晶方向でありうる。
【００３０】
前記活性領域の上面及び両側面の交点部はラウンドされることができる。前記上面及び両側面の交点部での曲率半径が、前記ゲート絶縁膜厚さの少なくとも４．５倍となるように形成できる。
【００３１】
前記上面及び両側面の交点部がラウンドされた活性領域を形成する段階では、前記ＳＯＩ層上にバッファ酸化膜を形成する。前記バッファ酸化膜上にシリコン窒化膜を形成する。前記シリコン窒化膜及びバッファ酸化膜をエッチングして、マスクを形成する。前記マスクを使用して活性領域を定義する。前記ＳＯＩ層を酸化させて酸化膜を形成する。前記マスクを使用して、前記酸化膜及びＳｉ表面層をエッチングする。前記シリコン窒化膜及び酸化膜を除去して、活性領域を露出させる。前記ＳＯＩ層を酸化させる段階では、前記酸化膜に“バーズビーク”を形成して、前記活性領域の上面及び両側面の交点部がラウンドされるようにする。
【００３２】
前記活性領域を形成する段階は、活性領域パターンを有するリソグラフィマスクを前記ＳＯＩ層の前記第２方向に対して４５°ずらして整列するか、または＜１１０＞方向の活性領域パターンを有するリソグラフィマスクを前記ＳＯＩ層の前記第２方向に対して４５°ずらして整列する段階をさらに含むことができる。前記ゲート電極形成段階は、前記活性領域の露出された部分を酸化させる段階を含むことができる。
【００３３】
前記課題を解決するために、本発明の他の特徴では、半導体素子を製造する他の方法を提供する。この方法では、半導体ウェーハを形成する。前記半導体ウェーハ上に、ＳＴＩ領域を形成する。前記ＳＴＩ領域に近接して、前記半導体ウェーハ上にマルチゲートトランジスタを形成する。前記マルチゲートトランジスタの形成において、第１方位の結晶面で形成されている上面及び両側面を有する活性領域を形成する。前記活性領域の上面及び両側面上に、ゲート絶縁膜を形成する。前記ゲート絶縁膜上に、前記活性領域と垂直に整列されるゲート電極を形成する。
【００３４】
前記第１方位の結晶面は｛１００｝結晶面である。前記第１方向は＜１００＞結晶方向となりうる。
【００３５】
前記活性領域は、その上面及び両側面の交点部がラウンドされることができる。前記上面及び両側面の交点部での曲率半径は、前記ゲート絶縁膜厚さの少なくとも４．５倍である。
【００３６】
前記半導体ウェーハ上の方位インジケータは、＜１１０＞結晶方向を表すことができる。前記活性領域は、リソグラフィマスクを前記方位インジケータに対して４５°ずらして整列することによって形成できる。また、前記活性領域は、前記方位インジケータに対して４５°ずれている＜１１０＞方向の活性領域パターンを有するリソグラフィマスクを、前記方位インジケータに対して４５°ずらして整列することによって形成できる。
【００３７】
前記ゲート絶縁膜及びゲート電極は順次に形成できる。前記ＳＴＩ領域を形成する段階は、前記ＳＴＩ領域の底部を絶縁物質で満たす段階を含むことができる。
【発明の効果】
【００３８】
本発明によれば、｛１００｝結晶面の上面と｛１００｝結晶面の両側面とを有するマルチゲートトランジスタの活性領域が、電流が実質的に＜１００＞方向に流れるように、チャンネルが＜１００＞方向を有するように形成されている。このような構成を採用することによって、｛１１０｝結晶面で形成されるトランジスタとは異なって、｛１１０｝結晶面の側面に存在するチャンネルがないので、トリプルゲートトランジスタでＮＢＴＩの劣化を減少させることができる。また、活性領域のコーナでゲート絶縁膜に電界の集中を防止するために、活性領域の上面と両側面とのチャンネル領域の間にラウンドされたコーナを有する活性領域を形成することによって、ＮＢＴＩが緩和されることができる。前記のような原因によって、ＮＢＴＩの顕著な減少を達成できる。
【発明を実施するための最良の形態】
【００３９】
本発明の前記目的及び他の目的、特徴及び利点は、次に添付図面を参照して説明する本発明の望ましい様態についての詳細な説明からさらに明白になる。添付図面において、同じ参照符号は同じ部材を表す。添付図面は、本発明の原理を説明するために示されたものであって、図面で層の厚さは、明細書の明確性のために誇張されたものである。
【００４０】
次の詳細な説明において、ある層または構造が、他の層または構造の“上”にあると記載された場合、前記ある層または構造は、前記他の層または構造の真上に存在することもでき、その間に他の層または構造が介在されることもできる。
【００４１】
図２Ａは、本発明の一実施例によるトリプルゲートトランジスタ２００の概略的な斜視図である。前記トランジスタ２００は、活性領域２１０、ゲート誘電膜２４０、及びゲート電極２３０を含む。前記トリプルゲートトランジスタ２００は、半導体ウェーハ（図示せず）上に形成される。一実施例において、トリプルゲートトランジスタは、ｐ型ＭＯＳＦＥＴである。前記活性領域２１０は、半導体ウェーハのメサエッチングによってメサ型パターンに形成できる。前記活性領域２１０は、上面２１２及び両側面２１４を有する。前記上面２１２及び両側面２１４は、それぞれ所定の結晶面に形成され、それらは、主結晶軸に対してのシリコン原子の平面の方向を表す。
【００４２】
図２Ｂは、図２ＡのトリプルゲートトランジスタのII−II’線の断面によって取った概略的な断面図である。図２Ｂを参照して、前記トリプルゲートトランジスタ２００についてさらに詳細に説明する。活性領域がメサ型パターンであるので、活性領域はその上面及び側面にチャンネル２２０が形成される。前記チャンネル２２０は、前記活性領域２１０に形成される第１チャンネル領域２２２、第２チャンネル領域２２４、及び第３チャンネル領域２２６を含む。前記第１チャンネル領域２２２は、活性領域の上面に形成される。前記第２チャンネル領域２２４及び第３チャンネル領域２２６は、活性領域２１０の側面に形成される。
【００４３】
前記ゲート電極２３０は、前記第１チャンネル領域２２２に対応する第１ゲート電極２３２と、前記第２及び第３チャンネル領域２２４、２２６に対応する第２及び第３ゲート電極２３４、２３６とからなる。
【００４４】
本発明によれば、図２Ａ及び図２Ｂの素子２００において、前記チャンネル２２０を＜１００＞結晶方向とすることによって、活性領域の上面２１２は｛１００｝結晶面上にあり、活性領域の両側面２１４は｛１００｝結晶面上にある。ここで、電流は実質的に＜１００＞チャンネル方向によって流れる。このような方法で｛１００｝結晶面上に形成される上面及び側面は、｛１１０｝結晶面上に形成される側面の場合とは異なって、ＮＢＴＩの劣化を減少させることができる。これは、｛１００｝結晶面上に形成されるトリプルゲートトランジスタの側面チャンネルでは、｛１１０｝結晶面でより低い表面トラップ密度を有するためである。
【００４５】
図３は、図２Ａ及び図２Ｂのトリプルゲートトランジスタが上部に形成された半導体ウェーハの概略的な上面図である。図３を参照すれば、トリプルゲートトランジスタ２００は、半導体ウェーハ４００の｛１００｝結晶面上に形成される。前記半導体ウェーハ４００には、＜１１０＞結晶方位を表示するマークとしてノッチ４０２（方位インジケータ）が形成されている。周知のように、ノッチ４０２は、ウェーハ４００のエッジに形成されるフラットとなりうる。前記活性領域２１０が、その上面及び側面にチャンネル領域を有するメサ型パターンである場合、前記チャンネル領域は、自動に｛１００｝結晶面を有する。その理由は、トリプルゲートトランジスタの活性領域２１０の結晶方位は、＜１００＞結晶方位であるためである。図３に示されたように、前記活性領域２１０は、ノッチ４０２に対して４５°回転されて、前記活性領域２１０が＜１００＞結晶方位によって延びている。前記ゲート電極は、活性領域に垂直に整列されて、電流がトリプルゲートトランジスタ（図示せず）のソース及びドレーンの間で、実質的に＜１００＞結晶方位によって流れることができる。
【００４６】
活性領域４５をノッチ４０２に対して４５°回転させることによって、活性領域２１０とノッチ４０２との間の相対的な関係が存在する。これは、半導体ウェーハ４００のノッチ４０２方位に対して４５°回転された活性領域パターンを有するマスク（図示せず）を形成し、リソグラフィ工程中に前記マスクとウェーハとを通常的な方法で整列して、前記活性領域を形成することによって達成できる。他の方法として、＜１１０＞結晶方位の活性領域パターンを有する通常のマスクを、ウェーハ上のノッチ方位に対して４５°回転されるように整列して、リソグラフィ工程中に通常のマスクと半導体ウェーハとの間に４５°回転された関係を有するようにできる。
【００４７】
図４は、本発明の他の実施例によるトリプルゲートトランジスタを備えるＳＯＩ素子の上面を概略的に示す図面である。図４において、第１ウェーハ、例えばシリコン（Ｓｉ）支持基板５１０は、結晶方位＜１１０＞方向のノッチ５１２を有するように形成される。第２ウェーハ、例えばＳＯＩ層５２０は、Ｓｉ支持基板５１０のノッチ５１２と同一な＜１１０＞方向に整列されるノッチ５２２を有するように形成される。Ｓｉ支持基板５１０とＳＯＩ層５２０は相互接着できる。活性領域２１０及びゲート電極２３０は、前記ＳＯＩ層５２０上に形成される。ＳＯＩ層５２０で結晶方位＜１１０＞方向のノッチ５２２が、Ｓｉ支持基板５１０の結晶方位＜１１０＞方向のノッチ５１２と同一な方向に整列されている時、前記活性領域２１０は図４に示されたように、＜１１０＞方向のノッチに対して４５°回転されて電流が＜１００＞方向に流れることができる。これは、例えば、ＳＯＩ層５２０のノッチ５２２に対して４５°回転された活性領域パターンを有するリソグラフィマスク（図示せず）を製作することによって達成できる。他の方法として、活性領域５２０を形成するためのリソグラフィ工程中に、＜１１０＞方向の活性領域パターンを有する通常のマスク（図示せず）を、＜１１０＞方向のノッチ５２２から４５°回転されたＳＯＩ層５２０に整列して達成できる。どんな場合でも、得られる活性領域２１０は、Ｓｉ支持基板５１０の＜１１０＞方向ノッチ５１２に対して４５°回転されるように製造できる。
【００４８】
図５は、本発明の他の実施例によるトリプルゲートトランジスタを備えるＳＯＩ素子の概略的な上面図である。本実施例において、Ｓｉ支持基板６１０は＜１１０＞方向のノッチ６１２を有し、ＳＯＩ層６２０は＜１１０＞方向のノッチ６２２を有するように形成されている。前記ノッチ６１２、６２２が、相互４５°回転された関係を有するように、前記ＳＯＩ層６２０が前記Ｓｉ支持基板６１０に接着されている。前記活性領域２１０及びゲート電極２３０を備えるトリプルゲートトランジスタは、ＳＯＩ層６２０の＜１００＞方向に形成され、前記トリプルゲートトランジスタは、Ｓｉ支持基板６２０の＜１１０＞方向によって整列される。
【００４９】
この構成は、通常的に＜１１０＞方向によって劈開されるウェーハの劈開特性によって適用される構成である。したがって、トリプルゲートトランジスタが＜１００＞方向に形成された時、トランジスタがチャンネル方向によって劈開し難くなる。これにより、ＳＯＩ素子の断面を検査するための劈開検査が非常に難しくなり、これは、半導体素子の発展及び製造工程において非常に重要である。Ｓｉ支持基板は、ＳＯＩ層より顕著に厚いので、前記ウェーハは、Ｓｉ支持基板の＜１１０＞方向及びＳＯＩ層の＜１００＞方向に劈開できる。したがって、前記ＳＯＩ層６２０の＜１００＞方向に形成されたトランジスタは、その断面を検査できる。
【００５０】
図６Ａ及び図６Ｂは、トリプルゲートトランジスタを含む本発明による半導体素子の他の実施例を示したものである。図６Ａは、トリプルゲートトランジスタの概略的な斜視図であり、図６Ｂは、図６ＡのトリプルゲートトランジスタのIII−III’線の断面図である。図６Ａ及び図６Ｂは、前記説明した図２Ａ及び図２Ｂと類似している。図６Ａを参照すれば、トランジスタ２０００は、活性領域２１００、ゲート絶縁膜２４００、及びゲート電極２３００を含む。前記トリプルゲートトランジスタ２３００は、半導体ウェーハ（図示せず）上に形成される。一実施例において、トリプルゲートトランジスタは、ｐ型ＭＯＳＦＥＴである。前記活性領域２１００は、半導体ウェーハをメサエッチングしてメサ型パターンに形成できる。前記活性領域は、上面２１２０及び両側面２１４０を有する。前記上面及び両側面は、それぞれ主結晶軸に対してのシリコン原子の平面の結晶方位を表す結晶面上に形成される。図６Ｂを参照して、トリプルゲートトランジスタ２０００についてさらに詳細に説明する。前記活性領域がメサ型パターンであるので、前記活性領域は、その上面及び両側面にチャンネル２２００が形成される。前記チャンネル２２００は、前記活性領域２１００に形成された第１チャンネル領域２２２０、第２チャンネル領域２２４０、及び第３チャンネル領域２２６０を含む。前記第１チャンネル領域２２００は、活性領域の上面に形成される。前記第２及び第３チャンネル領域２２４０、２２６０は、前記活性領域２１００の両側面に形成される。
【００５１】
前記ゲート電極２３００は、前記第１チャンネル領域２２２０に対応する第１ゲート電極２３２０と、前記第２及び第３チャンネル領域２２４０、２２６０にそれぞれ対応する第２及び第３ゲート電極２３４０、２３６０とを含む。
【００５２】
本発明によれば、図６Ａ及び図６Ｂのトランジスタにおいて、チャンネル２２００が＜１００＞チャンネル方向を有することによって、前記活性領域２１００の上面２１２０が｛１００｝結晶面上にあり、前記活性領域２１００の両側面２１４０は｛１００｝結晶面上にある。ここで、電流は、実質的に＜１００＞チャンネル方向によって流れる。このような方法で｛１００｝結晶面上に形成された上面及び両側面は、｛１１０｝結晶面上に形成された側面での結果とは異なって、ＮＢＴＩの劣化を減少させることができる。その理由は、｛１００｝結晶面上のトリプルゲートトランジスタの側面チャンネルは、｛１１０｝面でより低い表面トラップ密度を有するためである。
【００５３】
図６Ａ及び図６Ｂに示されたように、本実施例において、トリプルゲートトランジスタは、活性領域２１００のコーナでゲート絶縁膜２４００に電界の集中を防止するために、ラウンドコーナ３１６０を有する活性領域２１００を含んでいる。
【００５４】
図７は、図６Ａ及び図６Ｂの素子についての電界対コーナ半径のグラフである。図７に示したグラフを参照して、活性領域の中心部ＥＲでの電界を計算して活性領域の平坦部での電界ＥＰと比較した。平坦部での電界は、例えば平行平板型ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）キャパシタという仮定下に、曲率半径が大きくなると仮定して計算された。曲率半径の増加につれて、コーナ部ＥＲでの電界は平坦部ＥＰ上での電界に近接する。したがって、曲率半径は、ゲート電極２４００の厚さより少なくとも４．５倍さらに大きいことが望ましい。例えば、ゲート絶縁膜２４００の酸化膜厚さが１．３ｎｍである時、電界集中効果を減少させるためには、活性領域の曲率半径は少なくとも６ｎｍとならねばならない。このような方法で、コーナでの電界集中効果は約１０％減少し、実質的に平坦部ＥＰの電界が得られた。
【００５５】
図８Ａ及び図８Ｂは、本発明の他の実施例によって、バルクシリコン基板上に形成されたトリプルゲートトランジスタを示した図面である。図８Ａは、本発明の他の実施例によるトリプルゲートトランジスタの概略的な斜視図であり、図８Ｂは、図８ＡのIV−IV’線の断面図である。図８Ａ及び図８Ｂを参照すれば、Ｓｉバルクウェーハ７００を準備する。前記バルクウェーハ７００上には、ＳＴＩ領域７５０が形成されている。トリプルゲートトランジスタは活性領域７１０を含み、前記ＳＴＩ領域７５０にはゲート電極７３０が形成されている。ゲート絶縁膜７４０は、活性領域７１０の上面７１２及び両側面７１４に形成されている。前記ゲート絶縁膜７１０上にあるゲート電極７３０は、前記活性領域７１０に垂直になるように整列されている。
【００５６】
本実施例において、前記活性領域７１０及びＳＴＩ領域７５０は、バルクシリコン７００をエッチングすることによって定義される。バルクシリコン７００の主面は｛１００｝結晶面を有する。前記活性領域７１０は、結晶方位＜１００＞方向に形成されている。バルクシリコン７００が｛１００｝結晶面であり、活性領域７１０が＜１００＞方向であるので、活性領域７１０の上面７１２及び両側面７１４は｛１００｝結晶面を有する。
【００５７】
活性領域７１０の上面７１２及び両側面７１４の交点部に、ラウンドコーナ７１６を形成するのが望ましいので、前記活性領域７１０上に曲率半径を形成する。
【００５８】
一実施例において、ＳＴＩ領域の底部は、シリコン酸化膜と同一な絶縁物質で満たされる。一実施例において、ゲート絶縁膜及びゲート電極は順次に形成される。
【００５９】
図９は、本発明の他の実施例によって、半導体素子を形成するのに使われる段階のフローチャートである。まず、段階８１０に示したように、ＳＯＩ基板を準備する。次に、段階８２０に示したように、ＳＯＩ基板上にその上面及び両側面が｛１００｝結晶面を有する活性領域を形成する。次に、段階８３０に示したように、活性領域の上面及び両側面にゲート絶縁膜を形成する。次に、段階８４０に示したように、活性領域の上面及び側面に対応するゲート電極を形成する。
【００６０】
図１０Ａないし図１０Ｇは、本発明の一実施例によるトリプルゲートトランジスタを有する半導体素子を形成するための段階を工程順によって示した概略的な断面図である。図１０Ａに示したように、Ｓｉ支持基板９０２、埋め込み酸化膜９０４、及びシリコン表面層９０６を含む構造９００を形成する。前記構造９００上に、約５〜１０ｎｍの厚さを有するバッファ酸化膜９１２を形成する。その後、前記バッファ酸化膜９１２上に、約１００ｎｍの厚さを有するシリコン窒化膜９１４を形成する。前記構造９００の主面は｛１００｝結晶面方向である。一実施例において、前記構造９００のシリコン表面層９０６は、その＜１１０＞方向が前記Ｓｉ支持基板９０２の方向と同一になるように、前記Ｓｉ支持基板９０２上に接着される。ここで、シリコン表面層９０６及びＳｉ支持基板９０２は、＜１１０＞方向になっている。または、前記シリコン表面層９０６の＜１１０＞方向が、Ｓｉ支持基板９０２の＜１１０＞方向から４５°回転されるように整列される。
【００６１】
図１０Ｂに示されたように、シリコン窒化膜９１４及びバッファ酸化膜９１２をエッチングして、前記活性領域を限定するＳｉＮパターン９１４ａ及びバッファ酸化膜パターン９１２ａを含むマスクを形成する。前記マスクは、前記活性領域が前記シリコン表面層９０６で＜１００＞結晶方向を有するように、前記活性領域を限定する。
【００６２】
図１０Ｃに示されたように、前記構造９００を酸化させて、約１０ｎｍの酸化厚さを有する酸化膜９２０を形成する。この酸化工程中に、若干の酸化剤が前記ＳｉＮマスク９１４ａのエッジから前記ＳｉＮマスク９１４ａ下のバッファ酸化膜９１２ａに侵入して“バーズビーク”９２２形状が形成される。前記“バーズビーク”９２２形状によって、後続工程で形成される活性領域の上面及び両側面のラウンドされた交点部が決定される。
【００６３】
図１０Ｄに示されたように、ＳｉＮマスク９１４ａを使用して、前記酸化膜９２０及びシリコン表面層９０６をエッチングしてシリコン活性領域９３０を形成する。前記シリコン表面層９０６が＜１００＞方向を有するように形成されれば、前記シリコン活性領域９３０は実質的に＜１００＞方向を有するように形成される。
【００６４】
図１０Ｅに示されたように、前記ＳｉＮマスク９１４ａ及び酸化膜９２０を除去する。前記活性領域９３０は、前記酸化段階中に形成された“バーズビーク”によってその上面及び両側面の交点部にラウンド型コーナ９３６が形成される。また、前記活性領域９３０の上面及び両側面は｛１００｝方位を有する。
【００６５】
図１０Ｆに示されたように、活性領域９３０の表面を酸化させて、ゲート絶縁膜９４０を形成する。前記ゲート絶縁膜９４０の厚さは、約１．３ｎｍである。前記ゲート絶縁膜９４０は、ＣＶＤまたはＡＬＤ方法で形成される。前記ゲート絶縁膜９４０は、シリコン酸化膜他にもＳｉＮ、高ｋ絶縁物質、またはそれらの組み合わせによって形成できる。
【００６６】
図１０Ｇに示されたように、ゲート電極９５０を形成する。前記ゲート電極９５０は、約８０ｎｍの厚さに形成できる。通常的なソース／ドレインイオン注入、シリサイド化、コンタクト形成、及び金属配線形成工程を順次に行なってトリプルゲートトランジスタを完成する。
【００６７】
このように、トランジスタのチャンネル方向を＜１００＞方向とすることによって、トリプルゲートトランジスタでＮＢＴＩの劣化を減少させることができる。
【００６８】
図１１は、従来技術によって＜１１０＞チャンネル方向を有するｐ−チャンネルトリプルゲートトランジスタ１と、平面トランジスタ２において、ＮＢＴＩストレスにより惹起されるスレショルド電圧シフトの経時的変化を表したグラフである。
【００６９】
従来技術によって、＜１１０＞チャンネル方向を有するトリプルゲートトランジスタは、平面トランジスタより顕著に大きいスレショルド電圧を有することを確認できる。前記説明したように、このように大きいシフトは、トリプルゲートトランジスタの｛１１０｝側面に起因するものである。スレショルド電圧シフトにおける大きい差は、素子の寿命限界を超えて顕著に増加できる。
【００７０】
図１２は、＜１１０＞チャンネル方向を有する従来技術によるｐ−チャンネルトリプルゲートトランジスタ及び平面トランジスタについて、ＮＢＴＩストレスにより惹起されるスレショルド電圧シフトのストレスゲート電圧依存度を表したグラフである。
【００７１】
図１３は、＜１１０＞チャンネル方向を有する従来技術によるｐ−チャンネルトリプルゲートトランジスタ及び平面トランジスタについて、ＮＢＴＩストレスにより惹起されるスレショルド電圧シフトのストレス温度依存度を表したグラフである。
【００７２】
図１２及び図１３は、従来技術によるトリプルゲートトランジスタにおいて、ＮＢＴＩにより惹起されるスレショルド電圧シフトの側面成分を表すグラフである。＜１１０＞チャンネル方向を有する従来技術によるトリプルゲートトランジスタは、その側面が｛１１０｝結晶方位を有するので、平面トランジスタよりスレショルド電圧シフトがさらに大きい。
【００７３】
図１４は、本発明の向上されたＮＢＴＩ結果を示すグラフである。トリプルゲートトランジスタの活性領域のチャンネル方向を＜１１０＞から＜１００＞に変化させ、活性領域のエッジ半径を調節することによって、従来の＜１１０＞トリプルゲートトランジスタ及び平面トランジスタよりスレショルド電圧シフトがさらに小さくなり、ＮＢＴＩの劣化が改善された。
【００７４】
以上のように、本発明を望しい実施例を挙げて具体的に説明したが、本発明はこれに限定されず、特許請求の範囲で定義された本発明の技術的思想及び範囲を逸脱せずに、多様な変形及び変更が可能である。
【産業上の利用可能性】
【００７５】
本発明は、高集積半導体素子に有利に適用できる。
【図面の簡単な説明】
【００７６】
【図１Ａ】従来技術によるトリプルゲートの構造を示す概略的な斜視図である。
【図１Ｂ】図１ＡのI−I’線の断面図である。
【図２Ａ】本発明の一実施例によるトリプルゲートトランジスタの概略的な斜視図である。
【図２Ｂ】図２ＡのII−II’線の断面図である。
【図３】図２Ａ及び図２Ｂのトリプルゲートトランジスタが形成された半導体ウェーハの概略的な上面図である。
【図４】本発明の他の実施例によるトリプルゲートトランジスタを備えるＳＯＩ素子の概略的な上面図である。
【図５】本発明の他の実施例によるトリプルゲートトランジスタを備えるＳＯＩ素子の概略的な上面図である。
【図６Ａ】本発明の他の実施例によるトリプルゲートトランジスタの概略的な斜視図である。
【図６Ｂ】図６ＡのIII−III’線の断面図である。
【図７】図６Ａ及び図６Ｂの素子についての電界対コーナ半径のグラフである。
【図８Ａ】本発明の他の実施例によるトリプルゲートトランジスタの概略的な斜視図である。
【図８Ｂ】図８ＡのIV−IV’線の断面図である。
【図９】本発明の一実施例による半導体素子を形成するのに使われる段階のフローチャートである。
【図１０Ａ】本発明の一実施例によるトリプルゲートトランジスタを有する素子の形成を説明するために、工程順によって示した断面図である。
【図１０Ｂ】本発明の一実施例によるトリプルゲートトランジスタを有する素子の形成を説明するために、工程順によって示した断面図である。
【図１０Ｃ】本発明の一実施例によるトリプルゲートトランジスタを有する素子の形成を説明するために、工程順によって示した断面図である。
【図１０Ｄ】本発明の一実施例によるトリプルゲートトランジスタを有する素子の形成を説明するために、工程順によって示した断面図である。
【図１０Ｅ】本発明の一実施例によるトリプルゲートトランジスタを有する素子の形成を説明するために、工程順によって示した断面図である。
【図１０Ｆ】本発明の一実施例によるトリプルゲートトランジスタを有する素子の形成を説明するために、工程順によって示した断面図である。
【図１０Ｇ】本発明の一実施例によるトリプルゲートトランジスタを有する素子の形成を説明するために、工程順によって示した断面図である。
【図１１】＜１１０＞チャンネル方向を有するｐ−チャンネルトリプルゲートトランジスタと、平面トランジスタとの間のＮＢＴＩストレスによって惹起されるスレショルド電圧シフトの経時的な展開を比較したグラフである。
【図１２】＜１１０＞チャンネル方向を有するｐ−チャンネルトリプルゲートトランジスタと、平面トランジスタとの間のＮＢＴＩストレスによって惹起されるスレショルド電圧シフトのストレスゲート電圧依存度を比較したグラフである。
【図１３】＜１１０＞チャンネル方向を有するｐ−チャンネルトリプルゲートトランジスタと、平面トランジスタとの間のＮＢＴＩストレスによって惹起されるスレショルド電圧シフトのストレス温度依存度を比較したグラフである。
【図１４】本発明のＮＢＴＩ結果を説明するグラフである。
【符号の説明】
【００７７】
２００    トリプルゲートトランジスタ
２１０    活性領域
２１２    上面
２１４    側面
２３０    ゲート電極
２４０    ゲート誘電膜 
【図１Ａ】
2005236305.tif 000003
【図１Ｂ】
2005236305.tif 000004
【図２Ａ】
2005236305.tif 000005
【図２Ｂ】
2005236305.tif 000006
【図３】
2005236305.tif 000007
【図４】
2005236305.tif 000008
【図５】
2005236305.tif 000009
【図６Ａ】
2005236305.tif 000010
【図６Ｂ】
2005236305.tif 000011
【図７】
2005236305.tif 000012
【図８Ａ】
2005236305.tif 000013
【図８Ｂ】
2005236305.tif 000014
【図９】
2005236305.tif 000015
【図１０Ａ】
2005236305.tif 000016
【図１０Ｂ】
2005236305.tif 000017
【図１０Ｃ】
2005236305.tif 000018
【図１０Ｄ】
2005236305.tif 000019
【図１０Ｅ】
2005236305.tif 000020
【図１０Ｆ】
2005236305.tif 000021
【図１０Ｇ】
2005236305.tif 000022
【図１１】
2005236305.tif 000023
【図１２】
2005236305.tif 000024
【図１３】
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【図１４】
2005236305.tif 000026