(57)【要約】   【課題】  帯域阻止フィルタを電力分配器および電力合成器内に設けることなく、遅延線路の遅延量を小さくすることができる電力増幅装置を提供する。  【解決手段】  第２の電力分配器３と差分検出器７との間に群遅延時間調整器５を設ける。この群遅延時間調整器５の群遅延時間を時間進みに調整することで、遅延線路４，６に必要とされる遅延時間を短くすることができる。群遅延時間調整器５としては、例えば、帯域阻止フィルタと、可変抵抗器と、電圧入力端子とを有するものを使用することができる。  【選択図】  図１
2005045547.tif 000002
【特許請求の範囲】
【請求項１】
一定の周波数を有する入力信号を二つの線路宛に分配する第１の電力分配手段、この第１の電力分配手段により前記二つの線路のうち一方の線路上に分配された入力信号を増幅する主増幅器、前記第１の電力分配手段により前記二つの線路のうち他方の線路上に分配された入力信号を所定の時間だけ遅延させる遅延手段、前記主増幅器の出力信号を二つの線路宛に分配する第２の電力分配手段、この第２の電力分配手段により分配された二つの出力信号のうち一方の出力信号の遅延時間を調整する群遅延時間調整器、この群遅延時間調整器を通過した前記出力信号と前記遅延手段を通過した前記入力信号との差分を検出する差分検出手段、この差分検出手段により検出した前記差分を増幅する副増幅器、及び、前記副増幅器の出力信号と前記第２の電力分配手段で分配された二つの出力信号のうち他方の出力信号とを合成する電力合成手段を有し、この電力合成手段で前記差分を相殺することにより前記主増幅器の出力信号の歪み成分を除去する電力増幅装置であって、
前記群遅延時間調整器は、
それぞれ入力される信号に含まれる所定の周波数帯域の信号成分を阻止させる、容量性素子及び誘導性素子を含む複数の共振回路がπ型又はＴ型に接続された帯域阻止フィルタと、
前記複数の共振回路のそれぞれに接続され、その抵抗値が供給される電圧の値に応じて変化する可変抵抗器と、
この可変抵抗器に電圧を供給する電圧入力端子とを有しており、
前記可変抵抗器は、それが接続される共振回路が並列共振回路の場合には前記容量性素子及び前記誘導性素子に対して並列接続されており、一方、それが接続される共振回路が直列共振回路の場合には前記容量性素子及び前記誘導性素子に対して直列接続されており、
前記電圧入力端子から供給される電圧の値に応じて前記可変抵抗器の抵抗値が変化し、これによりその可変抵抗器が接続される共振回路を通過する信号成分の群遅延時間が変化するように構成されている、
電力増幅装置。
【請求項２】
一定の周波数を有する入力信号を二つの線路宛に分配する第１の電力分配手段、この第１の電力分配手段により前記二つの線路のうち一方の線路上に分配された入力信号を増幅する主増幅器、前記第１の電力分配手段により前記二つの線路のうち他方の線路上に分配された入力信号を所定の時間だけ遅延させる遅延手段、前記主増幅器の出力信号を二つの線路宛に分配する第２の電力分配手段、この第２の電力分配手段により分配された二つの出力信号のうち一方の出力信号の遅延時間を調整する第１の群遅延時間調整器、この第１の群遅延時間調整器を通過した前記出力信号と前記遅延手段を通過した前記入力信号との差分を検出する差分検出手段、この差分検出手段の出力信号を所定の時間だけ遅延させる第２の群遅延時間調整器、この第２の群遅延時間調整器を通過した前記主増幅器の出力信号を増幅する副増幅器、及び、前記副増幅器の出力信号と前記第２の電力分配手段で分配された二つの出力信号のうち他方の出力信号とを合成する電力合成手段を有し、この電力合成手段で前記差分を相殺することにより前記主増幅器の出力信号の歪み成分を除去する電力増幅装置であって、
前記第１の群遅延時間調整器および前記第２の群遅延時間調整器は、
それぞれ入力される信号に含まれる所定の周波数帯域の信号成分を阻止させる、容量性素子及び誘導性素子を含む複数の共振回路がπ型又はＴ型に接続された帯域阻止フィルタと、
前記複数の共振回路のそれぞれに接続され、その抵抗値が供給される電圧の値に応じて変化する可変抵抗器と、
この可変抵抗器に電圧を供給する電圧入力端子とを有しており、
前記可変抵抗器は、それが接続される共振回路が並列共振回路の場合には前記容量性素子及び前記誘導性素子に対して並列接続されており、一方、それが接続される共振回路が直列共振回路の場合には前記容量性素子及び前記誘導性素子に対して直列接続されており、
前記電圧入力端子から供給される電圧の値に応じて前記可変抵抗器の抵抗値が変化し、これにより当該共振回路を通過する信号成分の群遅延時間が変化するように構成されている、
電力増幅装置。
【請求項３】
前記複数の共振回路の少なくとも一つは、
それが並列共振回路の場合には前記誘導性素子の経路からの直流成分の伝送を制限する減流素子が接続され、前記共振回路が直列共振回路の場合には前記容量性素子をバイパスして直流成分を伝送させるバイパス素子が接続されていて、当該共振回路を含んで成る前記帯域阻止フィルタが可変減衰器として動作するように構成されている、
請求項１または２記載の電力増幅装置。
【請求項４】
前記帯域阻止フィルタが所定のインピーダンスを有する伝送線路上に挿入接続されており、
この帯域阻止フィルタに含まれる前記可変抵抗器には、当該可変抵抗器の抵抗値を前記伝送線路のインピーダンスに適合させる値の電圧が供給される、
請求項３記載の電力増幅装置。
【請求項５】
第１電圧（Ｖ１）を出力する第１外部回路と、
第２電圧（Ｖ２）を出力する第２外部回路とをさらに備えており、
前記伝送線路には、第１誘導性素子（Ｌ47）及びその伝送線路のインピーダンスに等しい値の負荷抵抗素子（Ｒ44）を介して接地されている接地端が設けられており、
前記電圧入力端子は、前記複数の共振回路のうち前記伝送線路にシャントに接続されている共振回路の前記可変抵抗器（Ｑ21,Ｑ23）に対して前記第１外部回路からの前記第１電圧（Ｖ１）を供給する第１電圧入力端子と、前記複数の共振回路のうち前記伝送線路に直列に接続されている共振回路の可変抵抗器（Ｑ22）に対して前記第２外部回路からの前記第２電圧（Ｖ２）を供給する第２電圧入力端子とを有しており、
前記第２外部回路は、その一端が電源（ＶCC）に接続されており、その他端が前記伝送線路の所定部位に第２誘導性素子（Ｌ46）を介して接続されている第１抵抗素子（Ｒ65）と、
前記第１抵抗素子（Ｒ65）と同じ抵抗値を持ち、前記電源に一端が接続されている第２抵抗素子（Ｒ66）と、
前記負荷抵抗素子（Ｒ23）と同じ抵抗値を持ち、その一端が前記第２抵抗素子（Ｒ66）の他端に接続されるとともに、その他端が接地された第３抵抗素子（Ｒ67）と、
前記第１抵抗素子（Ｒ65）の他端と前記第２抵抗素子（Ｒ66）の他端の電位差を増幅する増幅器（２０）と、を有し、この増幅器（２０）の出力を前記第２電圧（Ｖ２）として前記第２電圧入力端子に入力するように構成されている、
請求項４記載の電力増幅装置。
【請求項６】
第１電圧（Ｖ１）を出力する第１外部回路と、
第２電圧（Ｖ２）を出力する第２外部回路とをさらに備えており、
前記伝送線路には、第１誘導性素子（Ｌ56）及びその伝送線路のインピーダンスに等しい値の負荷抵抗素子（Ｒ54）を介して接地されている接地端が設けられており、
前記電圧入力端子は、前記複数の共振回路のうち前記伝送線路にシャントに接続されている共振回路の前記可変抵抗器（Ｑ32）に対して前記第１外部回路からの前記第１電圧（Ｖ１）を供給する第１電圧入力端子と、前記複数の共振回路のうち前記伝送線路に直列に接続されている共振回路の可変抵抗器（Ｑ31,33）に対して前記第２外部回路からの前記第２電圧（Ｖ２）を供給する第２電圧入力端子とを有しており、
前記第２外部回路は、その一端が電源（ＶCC）に接続されており、その他端が前記伝送線路の所定部位に第２誘導性素子（Ｌ54）を介して接続されている第１抵抗素子（Ｒ65）と、
前記第１抵抗素子（Ｒ65）と同じ抵抗値を持ち、前記電源に一端が接続されている第２抵抗素子（Ｒ66）と、
前記負荷抵抗素子（Ｒ54）と同じ抵抗値を持ち、その一端が前記第２抵抗素子（Ｒ66）の他端に接続されるとともに、その他端が接地された第３抵抗素子（Ｒ67）と、
前記第１抵抗素子（Ｒ65）の他端と前記第２抵抗素子（Ｒ66）の他端の電位差を増幅する増幅器（２０）と、を有し、この増幅器（２０）の出力を前記第２電圧（Ｖ２）として前記第２電圧入力端子に入力するように構成されている、
請求項４記載の電力増幅装置。
【請求項７】
前記可変抵抗器はゲート端子に供給される電圧の値に応じて入出力端子間の抵抗値が変化する電界効果トランジスタである、
請求項１ないし６のいずれかの項記載の電力増幅装置。
【請求項８】
一定の周波数を有する入力信号を二つの線路宛に分配する第１の電力分配手段、この第１の電力分配手段により前記二つの線路のうち一方の線路上に分配された入力信号を増幅する主増幅器、前記第１の電力分配手段により前記二つの線路のうち他方の線路上に分配された入力信号を所定の時間だけ遅延させる遅延手段、前記主増幅器の出力信号を二つの線路宛に分配する第２の電力分配手段、この第２の電力分配手段により分配された二つの出力信号のうち一方の出力信号の遅延時間を調整する群遅延時間調整器、この群遅延時間調整器を通過した前記出力信号と前記遅延手段を通過した前記入力信号との差分を検出する差分検出手段、この差分検出手段により検出した前記差分を増幅する副増幅器、及び、前記副増幅器の出力信号と前記第２の電力分配手段で分配された二つの出力信号のうち他方の出力信号とを合成する電力合成手段を有し、この電力合成手段で前記差分を相殺することにより前記主増幅器の出力信号の歪み成分を除去する電力増幅装置であって、
前記群遅延時間調整器は、
それぞれ入力される信号に含まれる所定の周波数帯域の信号成分を阻止させる、容量性素子及び誘導性素子を含む複数の共振回路がπ型又はＴ型に接続された帯域阻止フィルタと、
前記複数の共振回路のそれぞれに接続される抵抗器とを有しており、
前記抵抗器は、それが接続される共振回路が並列共振回路の場合には前記容量性素子及び前記誘導性素子に対して並列接続されており、一方、それが接続される共振回路が直列共振回路の場合には前記容量性素子及び前記誘導性素子に対して直列接続されており、
前記抵抗器の抵抗値により、それが接続される並列共振回路又は直列共振回路を通過する信号成分の群遅延時間が、この群遅延時間調整器が接続されない場合よりも進むように構成されている、
電力増幅装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば非線形歪みを補償するフィードフォワード型の電力増幅装置に関する。
【背景技術】
【０００２】
入力信号に対して出力信号の波形が非線形に歪むと、例えばデータ化け、映像歪み等の障害が発生する場合がある。このことから、歪み成分を抽出して元の波形に戻すための電力増幅装置が従来より用いられている。
従来のこの種の電力増幅装置を、図１０に示す。
この電力増幅装置の入力端子１２０に入力された信号（入力信号）は、第１の電力分配器１により第１経路および第２経路に分配され、各々の経路を伝送した後、電力合成器１１９で合成されることによって歪み成分が除去される。
【０００３】
すなわち、第１経路に分配された入力信号は、主増幅器２で増幅される。この増幅された信号の一部は、第２の電力分配器１１３で分配され、第２経路上の差分検出器７に送られる。
【０００４】
差分検出器７には、この第１経路の信号の他に、第２経路に分配された入力信号が第１の遅延線路６で一定時間遅延され、位相が反転された信号も入力される。よって、差分検出器７では、この入力信号と第１経路からの上記分配信号との差分、すなわち歪み成分のみが抽出される。抽出された歪み成分は、副増幅器８で増幅されて電力合成器１１９に導かれる。
電力合成器１１９では、第１経路を伝送してきた信号、すなわち、主増幅器２で増幅された後、第２の遅延線路４を経た信号と、第２経路の副増幅器８で増幅された歪み成分と、が合成され、歪み成分が除去された信号が出力され、この出力は出力端子１２１に導かれる。
【０００５】
このような電力増幅装置における第２の電力分配器１１３および電力合成器１１９は、帯域阻止フィルタを含んだ構成とされており、第２の遅延線路４の遅延時間を短くすることができる特性がある。
すなわち、第２の電力分配器１１３および電力合成器１１９として、単に方向性結合器やウィルキンソンデバイダ等の回路を使用したものを用いた場合と比較して、各遅延線路の遅延時間量は、第２の電力分配器１１３および電力合成器１１９に含まれる帯域阻止フィルタで時間進み特性となった時間進み分だけ短くすることができる。
図１０中のτは、それぞれの回路素子に必要な遅延時間量を示す。なお、「τ」は時間遅れを示し、「−τ」は時間進みを示す。
第１の遅延線路６では、通常「τ１」の遅延量が必要なところ、図１０の電力増幅装置では、必要な遅延量は「τ１−τ３」となっている。また、第２の遅延線路４では、通常「τ２」の遅延量が必要なところ、必要な遅延量は「τ２−τ３−τ４」となっている。これは、第２の電力分配器１１３、電力合成器１１９として帯域阻止フィルタを含んだものを用いた場合に各遅延線路に必要とされる遅延量が小さくなることを示している。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、所定の時間を進めることができる帯域阻止フィルタを電力分配器内に設けることは構成上容易ではない。また、このような帯域阻止フィルタを電力分配器内に設けたとしても、充分な時間を進めることは難しい。
また、電力合成器内に帯域阻止フィルタを設けた場合、この帯域阻止フィルタの挿入損失分だけ副増幅器の出力信号の直線性範囲を拡げる必要、すなわち、副増幅器を出力電力の大きいものにする必要があり、原価的にも有利とはいえないのが現状である。
【０００７】
本発明は、帯域阻止フィルタを電力分配器内に設ける構成上の困難さを除去し、かつ充分な時間だけ進めることにより、上記遅延線路に必要とされる遅延時間を可能な限り短くした、低コストの電力増幅装置を提供することをその課題とする。
【課題を解決するための手段】
【０００８】
上記課題を解決する本発明の電力増幅装置は、一定の周波数を有する入力信号を二つの線路宛に分配する第１の電力分配手段、この第１の電力分配手段により前記二つの線路のうち一方の線路上に分配された入力信号を増幅する主増幅器、前記第１の電力分配手段により前記二つの線路のうち他方の線路上に分配された入力信号を所定の時間だけ遅延させる遅延手段、前記主増幅器の出力信号を二つの線路宛に分配する第２の電力分配手段、この第２の電力分配手段により分配された二つの出力信号のうち一方の出力信号の遅延時間を調整する群遅延時間調整器、この群遅延時間調整器を通過した前記出力信号と前記遅延手段を通過した前記入力信号との差分を検出する差分検出手段、この差分検出手段により検出した前記差分を増幅する副増幅器、及び、前記副増幅器の出力信号と前記第２の電力分配手段で分配された二つの出力信号のうち他方の出力信号とを合成する電力合成手段を有し、この電力合成手段で前記差分を相殺することにより前記主増幅器の出力信号の歪み成分を除去する電力増幅装置であって、前記群遅延時間調整器は、それぞれ入力される信号に含まれる所定の周波数帯域の信号成分を阻止させる、容量性素子及び誘導性素子を含む複数の共振回路がπ型又はＴ型に接続された帯域阻止フィルタと、前記複数の共振回路のそれぞれに接続され、その抵抗値が供給される電圧の値に応じて変化する可変抵抗器と、この可変抵抗器に電圧を供給する電圧入力端子とを有しており、前記可変抵抗器は、それが接続される共振回路が並列共振回路の場合には前記容量性素子及び前記誘導性素子に対して並列接続されており、一方、それが接続される共振回路が直列共振回路の場合には前記容量性素子及び前記誘導性素子に対して直列接続されており、前記電圧入力端子から供給される電圧の値に応じて前記可変抵抗器の抵抗値が変化し、これによりその可変抵抗器が接続される共振回路を通過する信号成分の群遅延時間が変化するように構成されている。
【０００９】
この電力増幅装置の群遅延時間調整器によれば、電圧値に応じて可変抵抗器の抵抗値が変化することにより、共振回路の特性を維持しつつそれを通過する信号成分の群遅延時間が変化するため、出力される信号の時間位置を制御することができるようになる。
よって、このような群遅延時間調整器を用いた本発明の電力増幅装置によれば、群遅延時間調整器によって群遅延時間を時間進み方向に調整することにより、帯域阻止フィルタを電力分配器や電力合成器内に設けずとも、遅延線路の遅延時間を短くすることができる。すなわち、帯域阻止フィルタを第２の電力分配器内に設けることの構成上の困難さを解消することができると共に、コストを軽減させることができる。
【００１０】
また、本発明の他の電力増幅装置は、一定の周波数を有する入力信号を二つの線路宛に分配する第１の電力分配手段、この第１の電力分配手段により前記二つの線路のうち一方の線路上に分配された入力信号を増幅する主増幅器、前記第１の電力分配手段により前記二つの線路のうち他方の線路上に分配された入力信号を所定の時間だけ遅延させる遅延手段、前記主増幅器の出力信号を二つの線路宛に分配する第２の電力分配手段、この第２の電力分配手段により分配された二つの出力信号のうち一方の出力信号の遅延時間を調整する第１の群遅延時間調整器、この第１の群遅延時間調整器を通過した前記出力信号と前記遅延手段を通過した前記入力信号との差分を検出する差分検出手段、この差分検出手段の出力信号を所定の時間だけ遅延させる第２の群遅延時間調整器、この第２の群遅延時間調整器を通過した前記主増幅器の出力信号を増幅する副増幅器、及び、前記副増幅器の出力信号と前記第２の電力分配手段で分配された二つの出力信号のうち他方の出力信号とを合成する電力合成手段を有し、この電力合成手段で前記差分を相殺することにより前記主増幅器の出力信号の歪み成分を除去する電力増幅装置であって、前記第１の群遅延時間調整器および前記第２の群遅延時間調整器は、それぞれ入力される信号に含まれる所定の周波数帯域の信号成分を阻止させる、容量性素子及び誘導性素子を含む複数の共振回路がπ型又はＴ型に接続された帯域阻止フィルタと、前記複数の共振回路のそれぞれに接続され、その抵抗値が供給される電圧の値に応じて変化する可変抵抗器と、この可変抵抗器に電圧を供給する電圧入力端子とを有しており、前記可変抵抗器は、それが接続される共振回路が並列共振回路の場合には前記容量性素子及び前記誘導性素子に対して並列接続されており、一方、それが接続される共振回路が直列共振回路の場合には前記容量性素子及び前記誘導性素子に対して直列接続されており、前記電圧入力端子から供給される電圧の値に応じて前記可変抵抗器の抵抗値が変化し、これにより当該共振回路を通過する信号成分の群遅延時間が変化するように構成されている。
この電力増幅装置によれば、上述の群遅延時間調整器が二つ設けられているため、これらの群遅延時間調整器によって遅延時間を調整することにより、上述した電力増幅装置と比べて、さらに第２の遅延線路の遅延時間を短くすることができる。
【００１１】
以上の電力増幅装置における群遅延時間調整器の前記複数の共振回路の少なくとも一つは、例えば、それが並列共振回路の場合には前記誘導性素子の経路からの直流成分の伝送を制限する減流素子が接続され、前記共振回路が直列共振回路の場合には前記容量性素子をバイパスして直流成分を伝送させるバイパス素子が接続されていて、当該共振回路を含んで成る前記帯域阻止フィルタが可変減衰器として構成される。
帯域阻止フィルタは、所定のインピーダンスを有する伝送線路上に挿入接続されており、この帯域阻止フィルタに含まれる前記可変抵抗器には、当該可変抵抗器の抵抗値を前記伝送線路のインピーダンスに適合させる値の電圧が供給される。
【００１２】
上記電力増幅装置は、第１電圧（Ｖ１）を出力する第１外部回路と、第２電圧（Ｖ２）を出力する第２外部回路とをさらに備えており、前記伝送線路には、第１誘導性素子（Ｌ47）及びその伝送線路のインピーダンスに等しい値の負荷抵抗素子（Ｒ44）を介して接地されている接地端が設けられており、前記電圧入力端子は、前記複数の共振回路のうち前記伝送線路にシャントに接続されている共振回路の前記可変抵抗器（Ｑ21,Ｑ23）に対して前記第１外部回路からの前記第１電圧（Ｖ１）を供給する第１電圧入力端子と、前記複数の共振回路のうち前記伝送線路に直列に接続されている共振回路の可変抵抗器（Ｑ22）に対して前記第２外部回路からの前記第２電圧（Ｖ２）を供給する第２電圧入力端子とを有しており、前記第２外部回路は、その一端が電源（ＶCC）に接続されており、その他端が前記伝送線路の所定部位に第２誘導性素子（Ｌ46）を介して接続されている第１抵抗素子（Ｒ65）と、前記第１抵抗素子（Ｒ65）と同じ抵抗値を持ち、前記電源に一端が接続されている第２抵抗素子（Ｒ66）と、前記負荷抵抗素子（Ｒ23）と同じ抵抗値を持ち、その一端が前記第２抵抗素子（Ｒ66）の他端に接続されるとともに、その他端が接地された第３抵抗素子（Ｒ67）と、前記第１抵抗素子（Ｒ65）の他端と前記第２抵抗素子（Ｒ66）の他端の電位差を増幅する増幅器（２０）と、を有し、この増幅器（２０）の出力を前記第２電圧（Ｖ２）として前記第２電圧入力端子に入力するように構成されていてもよい。
【００１３】
上記電力増幅装置は、また、第１電圧（Ｖ１）を出力する第１外部回路と、第２電圧（Ｖ２）を出力する第２外部回路とをさらに備えており、前記伝送線路には、第１誘導性素子（Ｌ56）及びその伝送線路のインピーダンスに等しい値の負荷抵抗素子（Ｒ54）を介して接地されている接地端が設けられており、前記電圧入力端子は、前記複数の共振回路のうち前記伝送線路にシャントに接続されている共振回路の前記可変抵抗器（Ｑ32）に対して前記第１外部回路からの前記第１電圧（Ｖ１）を供給する第１電圧入力端子と、前記複数の共振回路のうち前記伝送線路に直列に接続されている共振回路の可変抵抗器（Ｑ31,33）に対して前記第２外部回路からの前記第２電圧（Ｖ２）を供給する第２電圧入力端子とを有しており、前記第２外部回路は、その一端が電源（ＶCC）に接続されており、その他端が前記伝送線路の所定部位に第２誘導性素子（Ｌ54）を介して接続されている第１抵抗素子（Ｒ65）と、前記第１抵抗素子（Ｒ65）と同じ抵抗値を持ち、前記電源に一端が接続されている第２抵抗素子（Ｒ66）と、前記負荷抵抗素子（Ｒ54）と同じ抵抗値を持ち、その一端が前記第２抵抗素子（Ｒ66）の他端に接続されるとともに、その他端が接地された第３抵抗素子（Ｒ67）と、前記第１抵抗素子（Ｒ65）の他端と前記第２抵抗素子（Ｒ66）の他端の電位差を増幅する増幅器（２０）と、を有し、この増幅器（２０）の出力を前記第２電圧（Ｖ２）として前記第２電圧入力端子に入力するように構成されていてもよい。
【００１４】
このような外部回路を備えることにより、帯域阻止フィルタの特性インピーダンスが伝送線路のインピーダンスと変わらないように、第１電圧又は第２電圧を制御することが可能になる。第２外部回路により供給されていない第１電圧又は第２電圧のうちの一方の電圧値が変化した場合でも、第２外部回路により供給されている第１電圧又は第２電圧のうちの他方の電圧値が帯域阻止フィルタの特性インピーダンスと伝送線路のインピーダンスとが同値になるように制御される。
【００１５】
以上のような群遅延時間調整器において、前記可変抵抗器は、ゲート端子に供給される電圧の値に応じて入出力端子間の抵抗値が変化する電界効果トランジスタを用いることができる。可変抵抗器としては他の素子、例えばＰＩＮダイオードも用いることができるが、電界効果トランジスタは、３端子であるために抵抗値の制御が容易である。
【００１６】
また、群遅延時間調整器としては、それぞれ入力される信号に含まれる所定の周波数帯域の信号成分を阻止させる、容量性素子及び誘導性素子を含む複数の共振回路がπ型又はＴ型に接続された帯域阻止フィルタと、前記複数の共振回路のそれぞれに接続される抵抗器とを有しており、前記抵抗器は、それが接続される共振回路が並列共振回路の場合には前記容量性素子及び前記誘導性素子に対して並列接続されており、一方、それが接続される共振回路が直列共振回路の場合には前記容量性素子及び前記誘導性素子に対して直列接続されており、前記抵抗器の抵抗値により、それが接続される並列共振回路又は直列共振回路を通過する信号成分の群遅延時間が、この群遅延時間調整器が接続されない場合よりも進むように構成されているものを用いてもよい。
この電力増幅装置の群遅延時間調整器によれば、前記抵抗器の抵抗値により、それが接続される並列共振回路又は直列共振回路を通過する信号成分の群遅延時間が、この群遅延時間調整器が接続されない場合よりも進むように構成されているため、帯域阻止フィルタを電力分配器や電力合成器の中に設けずとも、遅延線路の遅延時間を短くすることができるようになる。なお、前記抵抗器の抵抗値は、伝送線路のインピーダンスに適合する値とされている。
【発明の効果】
【００１７】
本発明の電力増幅装置によれば、帯域阻止フィルタを電力分配器および電力合成器内に設けることなく、遅延線路の遅延時間を短くすることができるので、挿入損失を低減させ、出力信号の直線性範囲を拡げることができる。
【発明を実施するための最良の形態】
【００１８】
以下、図面を参照して、本発明の実施形態を説明する。
＜第１実施形態＞
図１は、本発明の第１実施形態に係る電力増幅装置の構成図である。図１０に示した従来の電力増幅装置と同一機能の構成要素については、同一符号を付してある。
この電力増幅装置は、第２の電力分配器３と差分検出器７との間に群遅延時間調整器５が設けられており、第２の電力分配器３および電力合成器９は、図１０に示した従来の電力増幅装置と異なり、その内部に帯域阻止フィルタを含むものではなく、通常の方向性結合器（Coaxial Directional Couplers：以下、ＣＤＣ）を使用する。すなわち、第２の電力分配器３および電力合成器９には時間進み特性がないものとなっている。
【００１９】
図２に、本実施形態の群遅延時間調整器５の構成を示す。
本実施形態の群遅延時間調整器５は、容量性素子の一例となるキャパシタＣ２１、Ｃ２２、Ｃ２３と、誘導性素子の一例となるインダクタＬ２１、Ｌ２２、Ｌ２３とから成る３つの共振回路がπ型に接続されており、π型の各共振回路にＦＥＴ（Field Effect Transistor) Ｑ２１、Ｑ２２、Ｑ２３が接続されたものである。
π型に接続された共振回路はバンド・リジェクション・フィルタ（帯域阻止フィルタ）として機能する。π型に接続された３つの共振回路は、入力端子ＩＮと出力端子ＯＵＴとを結ぶ伝送線路に対して直列に接続される１つの並列共振回路と、この並列共振回路を挟む伝送線路上の位置にシャントに接続される２つの直列共振回路とから構成される。
並列共振回路を構成するキャパシタＣ２２及びインダクタＬ２２には、これらの素子に対してＦＥＴ Ｑ２２が並列接続される。２つの直列共振回路を構成するキャパシタＣ２１、Ｃ２３及びインダクタＬ２１、Ｌ２３には、これらの素子に対してＦＥＴ Ｑ２１、Ｑ２３が直列接続される。
それぞれのＦＥＴ Ｑ２１、Ｑ２２、Ｑ２３のゲート端子には、図示しない制御回路から、第１制御電圧Ｖ１及び第２制御電圧Ｖ２が印加されるようになっている。これらの第１制御電圧Ｖ１及び第２制御電圧Ｖ２によりドレイン−ソース間抵抗の値が決まる。２つの直列共振回路のそれぞれに直列接続されたＦＥＴ Ｑ２１、Ｑ２３のゲート端子には、同じ値の第１制御電圧Ｖ１が印加される。
【００２０】
ＦＥＴ Ｑ２１、Ｑ２２、Ｑ２３によるドレイン−ソース間抵抗は、バンド・リジェクション・フィルタに対して負荷として作用する。
ドレイン−ソース間抵抗の値は第１制御電圧Ｖ１及び第２制御電圧Ｖ２の変化に伴って変化し、共振回路の負荷Ｑもドレイン−ソース間抵抗に応じて変化するので、群遅延時間を変化させることができる。
【００２１】
この群遅延時間調整器５により、群遅延時間を時間進み方向に調整することで、遅延線路４，６に必要な遅延時間を短くすることができる。
すなわち、群遅延時間調整器５による時間進みが「−τ３」の場合、図１に示すように、第１の遅延線路６に必要とされる遅延時間は「τ１−τ３」、第２の遅延線路４に必要とされる遅延時間は「τ２−τ３」となり、遅延線路に必要な遅延時間を短くすることができる。
遅延線路に必要な遅延時間を短くすることは、ケーブルの短縮、装置の小型化に寄与することになる。また、その挿入損失の減少分の出力電力が伸びるため、効率を上げることもできる。
なお、群遅延時間調整器５の時間進み「−τ３」を、副増幅器８の時間遅れ「τ２」と同じ時間となるように調整すれば、遅延線路４に必要な遅延時間はゼロとなるため、遅延線路４を省略することができる。
【００２２】
以上、本発明による電力増幅装置の第一実施形態について説明したが、この電力増幅装置で用いる群遅延時間調整器５は、上述した構成のものに限定されるものではなく、以下のような構成に変形することができる。なお、各変形例の群遅延時間調整器については、便宜上、符号５を付して説明する。
［変形例１］
本変形例による群遅延時間調整器５は、図３に示すように、キャパシタＣ３１、Ｃ３２、Ｃ３３及びインダクタＬ３１、Ｌ３２、Ｌ３３から成る３つの共振回路がＴ型に接続され、さらに、Ｔ型の各共振回路にＦＥＴ Ｑ３１、Ｑ３２、Ｑ３３が接続されて成る。
Ｔ型に接続された共振回路は、バンド・リジェクション・フィルタとして機能する。Ｔ型に接続された３つの共振回路は、入力端子ＩＮと出力端子ＯＵＴとを結ぶ伝送線路に対して直列に接続される２つの並列共振回路と、これら２つの並列共振回路の間の伝送線路上にシャントに接続される１つの直列共振回路とを含む。
２つの並列共振回路を構成するキャパシタＣ３１、Ｃ３３及びインダクタＬ３１、Ｌ３３には、これらの素子に対してＦＥＴ Ｑ３１、Ｑ３３が並列接続される。直列共振回路を構成するキャパシタＣ３２及びインダクタＬ３２には、これらの素子に対してＦＥＴ Ｑ３２が直列接続される。
それぞれのＦＥＴ Ｑ３１、Ｑ３２、Ｑ３３のゲート端子には、図示しない制御回路から第１制御電圧Ｖ１及び第２制御電圧Ｖ２が印加されるようになっている。これらの第１制御電圧Ｖ１及び第２制御電圧Ｖ２によりドレイン−ソース間抵抗の値が決まる。
なお、２つの並列共振回路のそれぞれに並列接続されたＦＥＴ Ｑ３１、Ｑ３３のゲート端子には、同じ値の第２制御電圧Ｖ２が印加される。
【００２３】
ＦＥＴ Ｑ３１、Ｑ３２、Ｑ３３によるドレイン−ソース間抵抗は、バンド・リジェクション・フィルタに対して負荷として作用する。ドレイン−ソース間抵抗の値は、第１制御電圧Ｖ１及び第２制御電圧Ｖ２の変化に伴って変化し、共振回路の負荷Ｑもドレイン−ソース間抵抗に応じて変化するので、第１実施形態と同様に、群遅延時間τを変化させることができる。
【００２４】
［変形例２］
本変形例の群遅延時間調整器５の構成例を図４に示す。
この群遅延時間調整器５は、図２に示す群遅延時間調整器５と同様に、キャパシタＣ２１、Ｃ２２、Ｃ２３及びインダクタＬ２１、Ｌ２２、Ｌ２３から構成される３つの共振回路がπ型に接続されてバンド・リジェクション・フィルタを形成しており、π型の各共振回路にＦＥＴ Ｑ２１、Ｑ２２、Ｑ２３が接続されている。
並列共振回路のインダクタＬ２２側には、インダクタＬ２２に対して直列にキャパシタＣ４５が接続されており、直流成分が並列共振回路を通過しないようになっている。また、２つの直列共振回路を構成するキャパシタＣ２１、Ｃ２３に対して並列にインダクタＬ４４、Ｌ４５が接続されており、キャパシタＣ２１、Ｃ２３をバイパスして直流成分が直列共振回路を通過するようになっている。
【００２５】
並列共振回路を構成するキャパシタＣ２２及びインダクタＬ２２には、これらの素子に対してＦＥＴ Ｑ２２が並列接続される。２つの直列共振回路を構成するキャパシタＣ２１、Ｃ２３及びインダクタＬ２１、Ｌ２３には、これらの素子に対してＦＥＴ Ｑ２１、Ｑ２３が直列接続される。それぞれのＦＥＴ Ｑ２１、Ｑ２２、Ｑ２３のゲート端子には、図示しない制御回路から第１制御電圧Ｖ１及び第２制御電圧Ｖ２が印加されるようになっている。これらの第１制御電圧Ｖ１及び第２制御電圧Ｖ２によりドレイン−ソース間抵抗の値が決まる。そのために、この群遅延時間調整器５はＦＥＴ Ｑ２１、Ｑ２２、Ｑ２３のドレイン−ソース間抵抗がπ型に接続された、π型の抵抗減衰器と同じ構成になる。
なお、２つの直列共振回路のそれぞれに直列接続されたＦＥＴ Ｑ２１、Ｑ２３のゲート端子には、同じ値の第１制御電圧Ｖ１が印加される。
【００２６】
変形例２に係る電力増幅装置で用いられる制御回路の一例を、図６に示す。
この制御回路は、オペアンプ等の演算増幅器２０を有している。入力端子ＩＮとバンド・リジェクション・フィルタとの接続端Ｘは、抵抗Ｒ６５により電源に接続されており、この接続端Ｘの電位が演算増幅器２０の正入力に入力される。演算増幅器２０の負入力には、電源からの電圧（Vcc）が、抵抗Ｒ６５と同じ抵抗値の抵抗Ｒ６６と、負荷抵抗Ｒ４４と同じ抵抗値の抵抗Ｒ６７により分圧されて入力される。
演算増幅器２０が、正入力及び負入力に入力される電位の差を増幅して、第２制御電圧Ｖ２として群遅延時間調整器５にフィードバックすれば、正入力及び負入力に入力される電位が等しい点で安定する。このようにして、第２制御電圧Ｖ２を制御することができる。
【００２７】
ＦＥＴ Ｑ２１、Ｑ２２、Ｑ２３によるドレイン−ソース間抵抗は、バンド・リジェクション・フィルタに対して負荷として作用する。ドレイン−ソース間抵抗は第１制御電圧Ｖ１及び第２制御電圧Ｖ２の変化に伴って変化し、共振回路の負荷Ｑもドレイン−ソース間抵抗に応じて変化する。そのために、第１制御電圧Ｖ１及び第２制御電圧Ｖ２を変化させることにより、群遅延時間τを変化させることができる。
【００２８】
［変形例３］
本変形例の群遅延時間調整器５の構成例を図５に示す。
この群遅延時間調整器５は、図３と同様、キャパシタＣ３１、Ｃ３２、Ｃ３３及びインダクタＬ３１、Ｌ３２、Ｌ３３から構成される３つの共振回路がＴ型に接続されてバンド・リジェクション・フィルタを形成しており、Ｔ型の各共振回路にＦＥＴＱ３１、Ｑ３２、Ｑ３３が接続されている。
２つの並列共振回路のインダクタＬ３１、Ｌ３３側には、インダクタＬ３１、Ｌ３３に対して直列にキャパシタＣ５５、Ｃ５６が接続されており、直流成分が並列共振回路を通過しないようになっている。また、直列共振回路を構成するキャパシタＣ３２に対して並列にインダクタＬ５５が接続されており、キャパシタＣ３２をバイパスして直流成分が直列共振回路を通過するようになっている。
【００２９】
２つの並列共振回路を構成するキャパシタＣ３１、Ｃ３３及びインダクタＬ３１、Ｌ３３には、これらの素子に対してＦＥＴ Ｑ３１、Ｑ３３が並列接続される。直列共振回路を構成するキャパシタＣ３２及びインダクタＬ３２には、これらの素子に対してＦＥＴ Ｑ３２が直列接続される。それぞれのＦＥＴＱ３１、Ｑ３２、Ｑ３３のゲート端子には図示しない制御回路から、第１制御電圧Ｖ１及び第２制御電圧Ｖ２が印加されるようになっている。これらの第１制御電圧Ｖ１及び第２制御電圧Ｖ２によりドレイン−ソース間抵抗の値が決まる。そのために、この群遅延時間調整器５はＦＥＴ Ｑ３１、Ｑ３２、Ｑ３３のドレイン−ソース間抵抗がＴ型に接続された、Ｔ型の抵抗減衰器と同じ構成になる。
２つの並列共振回路のそれぞれに並列接続されたＦＥＴ Ｑ３１、Ｑ３３のゲート端子には、同じ値の第２制御電圧Ｖ２が印加される。
なお、制御回路としては、変形例２と同様に、図６の制御回路を用いることができる。
【００３０】
ＦＥＴ Ｑ３１、Ｑ３２、Ｑ３３によるドレイン−ソース間抵抗は、バンド・リジェクション・フィルタに対して負荷として作用する。ドレイン−ソース間抵抗は第１制御電圧電圧Ｖ１及び第２制御電圧Ｖ２の変化に伴って変化し、共振回路の負荷Ｑもドレイン−ソース間抵抗に応じて変化する。そのために、第１制御電圧電圧Ｖ１及び第２制御電圧Ｖ２を変化させることにより、群遅延時間を変化させることができる。
【００３１】
［変形例４］
本変形例の群遅延時間調整器５の構成例を図７に示す。
この群遅延時間調整器５は、キャパシタＣ７１，Ｃ７２，Ｃ７３とインダクタＬ７１，Ｌ７２，Ｌ７３から構成される３つの共振回路がπ型に接続されてバンド・リジェクション・フィルタを形成しており、π型の各共振回路に抵抗Ｒ７１，Ｒ７２，Ｒ７３が接続されている。
π型に接続された３つの共振回路は、入力端子ＩＮと出力端子ＯＵＴとを結ぶ伝送線路に対して直列に接続される１つの並列共振回路と、この共振回路を挟む伝送線路上の位置にシャントに接続される２つの直列共振回路とから構成される。
並列共振回路を構成するキャパシタＣ７２及びインダクタＬ７２には、これらの素子に対して抵抗Ｒ７２が並列接続される。２つの直列共振回路を構成するキャパシタＣ７１，Ｃ７３及びインダクタＬ７１，Ｌ７３には、これらの素子に対して抵抗Ｒ７１，Ｒ７３が直列接続される。
抵抗Ｒ７１，Ｒ７２，Ｒ７３は、バンド・リジェクション・フィルタに対して負荷として作用し、これらの抵抗値により共振回路の負荷Ｑが決まり、遅延時間が決定される。この遅延時間は、バンド・リジェクション・フィルタの特性から、この群遅延時間調整器５が挿入されない場合に比べて負方向、即ち時間進みの方向となる。進み時間は、抵抗Ｒ７１，Ｒ７２，Ｒ７３の抵抗値により決定される。このように、上述した群遅延時間調整器５によっても、遅延線路４，６に必要な遅延時間を短くすることができる。
【００３２】
［変形例５］
本変形例の群遅延時間調整器５の構成例を図８に示す。
この群遅延時間調整器５は、キャパシタＣ８１，Ｃ８２，Ｃ８３とインダクタＬ８１，Ｌ８２，Ｌ８３とから構成される３つの共振回路がT型に接続されてバンド・リジェクション・フィルタを形成しており、T型の各共振回路に抵抗Ｒ８１，Ｒ８２，Ｒ８３が接続されている。
Ｔ型に接続された３つの共振回路は、入力端子ＩＮと出力端子ＯＵＴとを結ぶ伝送線路に対して直列に接続される２つの並列共振回路と、この共振回路の間の伝送線路上にシャントに接続される１つの直列共振回路とから構成される。
２つの並列共振回路を構成するキャパシタＣ８１，Ｃ８３及びインダクタＬ８１，Ｌ８３には、これらの素子に対して抵抗Ｒ８１，Ｒ８３が並列接続される。直列共振回路を構成するキャパシタＣ８２及びインダクタＬ８２にはこれらの素子に対して抵抗Ｒ８２が直列接続される。
抵抗Ｒ８１，Ｒ８２，Ｒ８３は、バンド・リジェクション・フィルタに対して負荷として作用し、これらの抵抗値により共振回路の負荷Ｑが決まり、遅延時間が決定される。この遅延時間は、変形例４と同様に、バンド・リジェクション・フィルタの特性から、この群遅延時間調整器５が挿入されない場合に比べて負方向、即ち時間進みの方向となる。進み時間は、抵抗Ｒ８１，Ｒ８２，Ｒ８３の抵抗値により決定される。このように、上述した群遅延時間調整器５によっても、遅延線路４，６に必要な遅延時間を短くすることができる。
【００３３】
＜第２実施形態＞
次に、図９に基づいて、本発明の第２実施形態に係る電力増幅装置について説明する。図１０に示した従来の電力増幅装置と同一機能の構成要素については、同一符号を付してある。
この電力増幅装置には、第２の電力分配器３と差分検出器７との間に群遅延時間調整器５が設けられており、さらに、差分検出器７と副増幅器８との間にも群遅延時間調整器９５が設けられている。
なお、第２の電力分配器３および電力合成器９は、第一実施形態と同様に、ＣＤＣが使用されており、時間進み特性はない。
【００３４】
この実施形態によっても、群遅延時間調整器５，９５の群遅延時間を時間進みに調整することで、遅延線路４，６に必要な遅延時間を短くすることができる。
すなわち、群遅延時間調整器５の時間進みが「−τ３」、群遅延時間調整器９５の時間進みが「−τ４」の場合、図９に示すように、第１の遅延線路６に必要とされる遅延時間は「τ１−τ３」、第２の遅延線路４に必要とされる遅延時間は「τ２−τ３−τ４」となり、遅延線路４，６に必要な遅延時間をさらに小さくすることができる。
また、上述のように、群遅延時間調整器５の時間進み「−τ３」と、群遅延時間調整器９５の時間進み「τ４」との合計時間を、副増幅器８の時間遅れ「τ２」と同時間とすることで、第２の遅延線路４を省略することもできる。
【００３５】
なお、本実施形態の群遅延時間調整器としては、図２に示した第１実施形態の群遅延時間調整器を使用するが、上述の変形例１ないし５において示した群遅延時間調整器を使用してもよい。
【図面の簡単な説明】
【００３６】
【図１】本発明の第１実施形態による電力増幅装置の構成図。
【図２】本発明の第１実施形態による電力増幅装置の群遅延時間調整器の構成図。
【図３】本発明の変形例１による群遅延時間調整器の構成図。
【図４】本発明の変形例２による群遅延時間調整器の構成図。
【図５】本発明の変形例３による群遅延時間調整器の構成図。
【図６】制御電圧を発生する制御回路の具体的な構成例を示した図。
【図７】本発明の変形例４による群遅延時間調整器の構成図。
【図８】本発明の変形例５による群遅延時間調整器の構成図。
【図９】本発明の第２実施形態による電力増幅装置の構成図。
【図１０】従来の電力増幅装置の構成図。
【符号の説明】
【００３７】
１，３，１１３  電力分配器（方向性結合器）
２  主増幅器
４，６  遅延線路
５，９５  群遅延時間調整器
７  差分検出器
８  副増幅器
９，１１９  電力合成器
１０，１００，１２０  入力端子
１１，１０１，１２１  出力端子
２０  演算増幅器
C21-C23,C31-C33,C44-C46,C54-C57,C71-C73,C81-C83  キャパシタ
L21-L23,L31-L33,L44-L47,L54-L56,L71-L73,L81-L83  インダクタ
Q21-Q23,Q31-Q33  ＦＥＴ
R21-R23,R31-R33,R44,R54,R65-R67,R71-R73,R81-R83  抵抗
Ｖ１  第１制御電圧
Ｖ２  第２制御電圧
【図１】
2005045547.tif 000003
【図２】
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【図３】
2005045547.tif 000005
【図４】
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【図５】
2005045547.tif 000007
【図６】
2005045547.tif 000008
【図７】
2005045547.tif 000009
【図８】
2005045547.tif 000010
【図９】
2005045547.tif 000011
【図１０】
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