(57)【要約】【課題】ゲート電極には厚いシリサイドを、ソース部及びドレイン部には適度な薄いシリサイドをより適切に形成することができる半導体装置の製造方法を提供する。【解決手段】ゲート電極上とソース部及びドレイン部にシリサイドを形成する前に、半導体基板上に薄膜のシリサイド阻害膜を形成する。その後、ゲート部が有するゲート電極の上部のシリサイド阻害膜のみを除去する。その後、コバルト膜を形成し、熱処理を行う。するとゲート部上部には厚いコバルトシリサイドが形成され、一方、ソース部及びドレイン部には薄いコバルトシリサイドが形成される。【選択図】図２
2005223073.tif 000002
【特許請求の範囲】
【請求項１】
素子分離領域とＭＩＳ型電界効果トランジスタ形成領域が形成された半導体基板に、
前記ＭＩＳ型電界効果トランジスタ形成領域にゲート絶縁膜とゲート電極を備えたゲート部を形成するゲート部形成工程と、
前記ゲート部の側壁を保護する絶縁性の材料でサイドウォールを形成するサイドウォール形成工程と、
前記ＭＩＳ型電界効果トランジスタ形成領域に不純物を導入してソース部及びドレイン部を形成するソース／ドレイン形成工程と、
前記半導体基板にシリサイド形成を阻害するシリサイド阻害膜を形成するシリサイド阻害膜形成工程と、
前記ゲート部の上部に形成されたシリサイド阻害膜を除去するシリサイド阻害膜除去工程と、
前記半導体基板にシリサイド形成用のコバルト膜を形成するコバルト膜形成工程と、
前記半導体基板を熱処理してコバルトシリサイドを形成するコバルトシリサイド形成工程と、
前記半導体基板をウェット処理して未反応のコバルトを除去してソース部、ドレイン部及びゲート部にのみコバルトシリサイド膜を形成するコバルトシリサイド形成工程と、
を有する半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法であって、
前記シリサイド阻害膜は、窒化シリコン膜又は酸化シリコン膜である半導体装置の製造方法。
【請求項３】
請求項１または２に記載の半導体装置の製造方法であって、
前記シリサイド阻害膜の膜厚は、１ｎｍ以上３ｎｍ未満の範囲で形成される半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
半導体基板上に形成されるＭＩＳ型電界効果トランジスタの製造方法に係り、より詳しくはゲート電極上と、ソース部及びドレイン部の上に形成されるシリサイドの形成方法に関する。
【背景技術】
【０００２】
シリコン半導体上に形成されるＭＩＳ型電界効果トランジスタ（以下ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field Effect Transistor）と称す）素子においては、電気配線との電気的接続を行うために、ゲート電極、ソース部及びドレイン部の上に低抵抗の特性を有するシリサイドを形成するのが一般的である。高速動作及び低消費電力のＭＩＳＦＥＴ素子では、ゲート電極の低抵抗化が要求される。一方、半導体素子の高集積化の要求から、ゲート長の縮小とソース部及びドレイン部の面積の減少が求められている。
【０００３】
ゲート電極を低抵抗化するためには、ゲート電極上に形成されるシリサイドの膜厚を厚くするのが有効な手段である。しかし、シリサイドの形成は、ゲート電極、ソース部及びドレイン部に同時に形成するプロセスであるので、必然的にソース部及びドレイン部にもシリサイドが厚く形成される。ＭＩＳＦＥＴ素子の縮小及び高速動作化等の要求からソース部及びドレイン部の不純物領域は浅く形成される場合が多い。シリサイドを厚く形成した場合、シリサイドがソース部及びドレイン部のシリコンを消費するので接合リークが発生してしまう確率が高くなる。接合リークの問題を回避するためにソース部及びドレイン部の不純物領域を深く形成すると、今度はソース部とドレイン部の間で短チャネル効果が発生する確率が高くなる。したがって、ソース部及びドレイン部の上にはシリサイドを厚く形成することができない。
【０００４】
一方、ソース部及びドレイン部に悪影響を及ぼさない程度にシリサイドを薄く形成すると、今度はゲート電極の抵抗が高抵抗化して高速動作や低消費電力特性が失われる。あるいは、高抵抗化に伴い、ゲート電極の特性が不安定になる可能性も高い。
【０００５】
これらの問題を解決するために、特許文献１ではソース部及びドレイン部にはシリサイド化を阻害する膜等を形成した後に、シリサイドを形成する。この方法によって、ゲート電極は通常どおりシリサイドが形成されるが、シリサイド阻害膜が形成された部分では、その阻害膜の影響を受けてシリサイドの形成速度が遅くなる。これにより、ゲート電極上には厚いシリサイドが、ソース部及びドレイン部には薄いシリサイドが形成されることになる。
【０００６】
【特許文献１】特開平１１−１１１９８０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
特許文献１においても、上記のような課題は達成できるが以下の課題がある。まず、シリサイドにおいては、ＭＩＳＦＥＴの微細化の要求から、チタンシリサイドの使用が難しくなってきている。チタンシリサイドは通常は低抵抗であるが、ソース部あるいはドレイン部が細長い構造を有する場合、細線効果によって抵抗が急激に上昇する。さらに、チタンシリサイドはシリサイド化するために多量のシリコンを消費するので、ＭＩＳＦＥＴの微細化がさらに進んで行くと、ソース部及びドレイン部の接合リークの問題が起こる可能性がある。また、ニッケルシリサイドの場合も、低抵抗であるが熱に弱いので、シリサイド形成後の工程がかなり制約されるという問題がある。
【０００８】
また、特許文献１に記載されているシリサイド阻害膜は酸化シリコン膜であり、その膜厚は３〜５ｎｍと記載されているが、この膜厚ではソース部及びドレイン部にシリサイドを形成するのが困難である。
【０００９】
また、特許文献１ではゲート絶縁膜の加工をサイドウォールの形成と同工程で行っているが、ゲート絶縁膜の側壁が剥き出しの状態であり保護がなされていないという問題がある。
【００１０】
本発明の目的は、ゲート電極には厚いシリサイドを、ソース部及びドレイン部には適度な薄いシリサイドをより適切に形成することができる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
上記課題を解決するために、本発明は、素子分離領域とＭＩＳ型電界効果トランジスタ形成領域が形成された半導体基板に、前記ＭＩＳ型電界効果トランジスタ形成領域にゲート絶縁膜とゲート電極を備えたゲート部を形成するゲート部形成工程と、前記ゲート部の側壁を保護する絶縁性の材料でサイドウォールを形成するサイドウォール形成工程と、前記ＭＩＳ型電界効果トランジスタ形成領域に不純物を導入してソース部及びドレイン部を形成するソース／ドレイン形成工程と、前記半導体基板にシリサイド形成を阻害するシリサイド阻害膜を形成するシリサイド阻害膜形成工程と、前記ゲート部の上部に形成されたシリサイド阻害膜を除去するシリサイド阻害膜除去工程と、前記半導体基板にシリサイド形成用のコバルト膜を形成するコバルト膜形成工程と、前記半導体基板を熱処理してコバルトシリサイドを形成するコバルトシリサイド形成工程と、前記半導体をウェット処理して未反応のコバルトを除去してソース部、ドレイン部及びゲート部にのみコバルトシリサイド膜を形成するコバルトシリサイド形成工程と、を有することを要旨とする。
【００１２】
この方法によれば、ゲート電極上とソース部及びドレイン部にシリサイドを形成する前に、半導体基板上に薄膜のシリサイド阻害膜を形成する。その後、ゲート部が有するゲート電極の上部のシリサイド阻害膜のみを除去する。その後、コバルト膜を形成し、熱処理を行う。するとゲート部上部には厚いコバルトシリサイドが形成され、一方、ソース部及びドレイン部には薄いコバルトシリサイドが形成される。ゲート部の上部には厚いコバルトシリサイドが形成できるので、ゲート電極のコンタクト抵抗を低抵抗化できる。また、抵抗値も安定化する。また、ソース部及びドレイン部のコバルトシリサイドを薄く形成することがきるので、コバルトシリサイドの形成によって、ソース部及びドレイン部の半導体基板材料が消費される量が少なくて済む。したがって、接合領域からのリーク電流を低減することができる。また、シリサイド化する金属としてコバルトを使用しているので、ソース部及びドレイン部の微細化においてシリサイドが細線化した場合にチタンのように細線効果により細線抵抗が急激に上昇することがない。また、ニッケルのように高温にするとシリサイドが高抵抗化することもない。
【００１３】
また、本発明では、前記シリサイド阻害膜は、窒化シリコン膜か酸化シリコン膜であることが望ましい。
【００１４】
これによれば、窒化シリコン膜あるいは酸化シリコン膜は、シリサイド化を阻害する働きだけでなく、シリサイドから発生するスパイクを抑制するように働く。
【００１５】
また、本発明では、前記シリサイド阻害膜の膜厚は、１ｎｍ以上３ｎｍ未満の範囲で形成されることを要旨とする。
【００１６】
この方法によれば、シリサイド阻害膜が１ｎｍ未満であると、シリサイドの形成を阻害する働きが小さくなってしまう。また、シリサイド阻害膜が３ｎｍ以上の場合には、シリサイドの形成が困難になり、シリサイドが極めて薄く形成されるか、あるいは全く形成されなくなってしまう。したがって、シリサイド阻害膜の厚みは１ｎｍ以上３ｎｍ未満であることが望ましい。
【発明を実施するための最良の形態】
【００１７】
本発明の実施形態を図１及び図２を用いて説明する。図１（ａ）〜（ｃ）、図２（ａ）〜（ｃ）及び図３（ａ）〜（ｂ）は本実施形態での半導体装置の製造方法を示す工程断面図である。
【００１８】
図１（ａ）では、ゲート部形成工程までを説明する。まず、半導体基板としてのシリコン基板１に素子分離領域としてのＳＴＩ（Shallow Trench Isolation）２を形成する。ＭＩＳＦＥＴ形成領域３は同図ではＳＴＩ２に挟まれた領域となる。次に、ゲート絶縁膜４としての酸化シリコン膜をシリコン基板１上に形成し、その後ゲート電極５の材料としての多結晶シリコン膜を形成する。その後、フォトリソグラフィ法及びドライエッチング法を用いて、ＭＩＳＦＥＴ形成領域３のほぼ中央部にゲート絶縁膜４とゲート電極５を有したゲート部６を形成する。このようにして図示された構造体が得られる。
【００１９】
図１（ｂ）では、エクステンション領域形成工程について説明する。フォトリソグラフィ法により、エクステンション領域９以外の部分をフォトレジスト（図示せず）でマスクする。次にイオン注入法により、所定のＭＩＳＦＥＴ形成領域３の部分に不純物を導入する。この不純物導入領域がエクステンション領域９となる。このようにして図示された構造体が得られる。
【００２０】
図１（ｃ）では、サイドウォール形成工程について説明する。サイドウォール１０とは、ゲート部６の側面を保護する保護膜である。まず、シリコン基板１の表面に酸化シリコン膜をＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition ）法で形成する。その後、所定の条件でドライエッチング法でシリコン基板１の表面をエッチバックする。すると、ゲート部６の側面だけ酸化シリコン膜が残り、これがサイドウォール１０となる。このようにして図示された構造体が得られる。
【００２１】
図２（ａ）では、ソース／ドレイン形成工程について説明する。フォトリソグラフィ法にて、ソース部７及びドレイン部８を形成するゲート部６の両脇部分以外をフォトレジスト（図示せず）でマスクする。次に、イオン注入法で不純物をシリコン基板１に導入し、不純物拡散領域１１を形成する。これにより、ソース部７及びドレイン部８が形成される。ソース部７及びドレイン部８を形成する不純物拡散領域１１はエクステンション領域９を形成する不純物拡散領域１１よりも深く形成される。したがって、エクステンション領域９はゲート絶縁膜４の下部からサイドウォール１０直下までとなり、不純物拡散領域１１はソース部７及びドレイン部８を形成する。このようにして図示された構造体が得られる。
【００２２】
図２（ｂ）では、シリサイド阻害膜形成工程について説明する。まず、シリコン基板表面にシリサイド阻害膜としての酸化シリコン膜１２をＣＶＤ法により形成する。ここで、酸化シリコン膜２の厚みを２ｎｍとして形成している。このようにして図示された構造体が得られる。ここで、シリサイド阻害膜の厚みは、１ｎｍ以上３ｎｍ未満とし、望ましくは１．５ｎｍ以上２．５ｎｍ未満、さらに望ましくは１．８ｎｍ以上２．２ｎｍ未満とする。シリサイド阻害膜が１ｎｍ未満であると、シリサイドの形成を阻害する働きが小さくなってしまい、また、シリサイド阻害膜が３ｎｍ以上の場合には、シリサイドの形成が困難になり、シリサイドが極めて薄く形成されるか、あるいは全く形成されなくなってしまうからである。
【００２３】
図２（ｃ）では、シリサイド阻害膜除去工程について説明する。フォトリソグラフィ法によりゲート部６の上部以外の部分をフォトレジスト（図示せず）でマスクする。次にドライエッチング法によりゲート部６の上部に形成された酸化シリコン膜１２を除去する。このようにして図示された構造体が得られる。
【００２４】
図３（ａ）では、コバルト膜形成工程について説明する。シリコン基板１の表面にスパッタリング法によりコバルト膜１３を形成する。このようにして図示された構造体が得られる。
【００２５】
図３（ｂ）では、コバルトシリサイド形成工程について説明する。シリコン基板１を７００℃〜８００℃の温度で熱処理を行う。この熱処理により、ゲート部６の上部、ソース部７及びドレイン部８に形成されているコバルト膜１３は、シリコンと反応しコバルトシリサイド１４を形成する。ここで、本実施形態においてはソース部７及びドレイン部８が形成されているシリコン基板１の上にはシリサイド阻害膜である酸化シリコン膜１２が形成されている。本実施形態でのソース部７及びドレイン部８上のコバルトシリサイド１４の形成過程では、まずコバルト膜１３が酸化シリコン膜１２を還元しながらシリサイドを形成していく。このとき、酸化シリコン膜１２の還元にコバルト膜１３がかなり消費される。すなわち、ソース部７及びドレイン部８のコバルトシリサイドは薄膜化する。一方、ゲート部６の上部はゲート電極５としてのポリシリコンが形成されており、シリサイド阻害膜１２が除去されているので、通常のシリサイド形成がなされる。したがって、ゲート部６の上部に形成されるコバルトシリサイド１４の膜厚よりも、ソース部７及びドレイン部８に形成されるコバルトシリサイド１４の膜厚が薄くなる。
【００２６】
これにより、通常のシリサイド形成工程を１回行うだけで、ソース部７及びドレイン部８上に形成されるコバルトシリサイド１４を薄く、ゲート部６に形成されるコバルトシリサイド１４を厚く形成することができる。これにより、ゲート部６においては、ゲート電極のコンタクト抵抗を低くすることができる。またコバルトシリサイド１４の膜厚を所定の膜厚以上に形成することができるのでコンタクト抵抗を安定化させることができる。また、ソース部７及びドレイン部８のコバルトシリサイド１４の膜厚をシリサイド阻害膜としてのシリコン酸化膜１２を形成したことにより薄く形成できるので、シリコン基板１がシリサイドにおいて消費するシリコンの量を少量化できる。また、ソース部７とドレイン部８での短チャネル効果の発生を低減することができる。
【００２７】
また、コバルトシリサイド１４の形成の際、熱処理等の工程でスパイクが発生する可能性があるが、シリサイド阻害膜１２によりその発生を低減する効果もある。すなわち、シリサイド化の初期段階に起こるコバルトの異常拡散が、薄い酸化シリコン膜１２により抑制され、スパイクが生じにくくなるという効果がある。
【００２８】
また、本実施形態でのコバルトシリサイド１４は、他によく使用されるチタンシリサイド、あるいはニッケルシリサイドと比較して、以下の特徴がある。チタンシリサイドは、それを構成するグレインサイズが大きいため、細線化した場合に細線抵抗が増加する欠点がある。また、シリサイド化する際のシリコン消費量が比較的多いため、シリサイドが深く形成されやすく、短チャネル効果等が生じやすくなる。また、ニッケルシリサイドは、熱に弱く、高温にすると高抵抗化するのでシリサイド形成後の工程が制約される欠点がある。コバルトシリサイドは、細線抵抗の増大もあまりなく、また比較的熱耐性があるので、ＭＩＳＦＥＴ特性においても、安定した特性を得ることができるし、製造プロセスにおいても安定化した工程を構築することができる。
【００２９】
次にシリサイド化していないコバルト膜１３の除去を行う。コバルトシリサイド１４が形成されたシリコン基板１をウェット処理することにより未反応のコバルト膜１３を除去する。これにより、ゲート部６の上部、ソース部７及びドレイン部８にコバルトシリサイド１４が自己整合的に形成される。次に７００℃〜９００℃の温度で熱処理を行う。この熱処理により、コバルトシリサイド１４を更に低抵抗な結晶相に変化させる。このようにして図示された構造体が得られる。
【００３０】
本実施形態の効果を以下に記載する。
（１）ゲート部６の上部には厚いコバルトシリサイド１４が形成できるので、ゲート電極５のコンタクト抵抗を低抵抗化でき、またその抵抗値も安定化できる。
（２）ソース部７及びドレイン部８のコバルトシリサイド１４を薄く形成することがきるので、コバルトシリサイド１４の形成によって、ソース部７及びドレイン部８のシリコン基板１の消費量が少なくて済む。
（３）ソース部７及びドレイン部８のコバルトシリサイド１４を薄く形成することがきるので、ソース部７とドレイン部８の間の短チャネル効果を低減することができる。
（４）シリサイド化する金属としてコバルト膜１３を使用しているので、ソース部７及びドレイン部８の微細化においてシリサイドが細線化した場合にチタンのように細線効果により細線抵抗が急激に上昇することがないし、ニッケルのように高温にするとシリサイドが高抵抗化することもない。
（５）シリサイド阻害膜１２としての酸化シリコン膜を形成しているので、コバルトシリサイド１４から発生するスパイクによる不良を防止することができる。
（６）シリサイド阻害膜１２の膜厚を１ｎｍ以上３ｎｍ未満、望ましくは１．５ｎｍ以上２．５ｎｍ未満、さらに望ましくは１．８ｎｍ以上２．２ｎｍ未満に形成しているので、ゲート電極５の上のコバルトシリサイド１４の厚みとソース部７及びドレイン部８のコバルトシリサイド１４の厚みを適切に制御することができる。
【００３１】
本発明の実施形態は上記に限らず、以下のように変形してもよい。
（変形例１）本実施形態では、シリサイド阻害膜として酸化シリコン膜を用いたが、窒化シリコン膜を用いてもよい。窒化シリコン膜は、本実施形態での酸化シリコン膜と同様に、シリサイド阻害膜としても機能するし、またコバルトシリサイドのスパイクを防止することができる。
（変形例２）本実施形態では、シリサイド阻害膜の形成方法としてＣＶＤ法を用いたが、ＲＴＡ（Rapid Thermal Annealing）法で形成してもよい。
（変形例３）本実施形態では素子分離領域はＳＴＩ構造であるが、ＬＯＣＯＳ（Local Oxidation of Silicon）、プレーナＬＯＣＯＳ、あるいは、ＳＯＩ（Silicon on Insulator）基板の場合はメサ分離で形成してもよい。
【図面の簡単な説明】
【００３２】
【図１】（ａ）〜（ｃ）は、本発明の実施形態における半導体装置の製造方法を示す工程断面図。
【図２】（ａ）〜（ｃ）は、本発明の実施形態における半導体装置の製造方法を示す工程断面図。
【図３】（ａ）及び（ｂ）は本発明の実施形態における半導体装置の製造方法を示す工程断面図。
【符号の説明】
【００３３】
１…半導体基板としてのシリコン基板、２…素子分離領域としてのＳＴＩ、３…ＭＩＳＦＥＴ形成領域、４…ゲート絶縁膜、５…ゲート電極、６…ゲート部、７…ソース部、８…ドレイン部、９…エクステンション領域、１０…サイドウォール、１１…不純物拡散領域、１２…シリサイド阻害膜、１３…コバルト膜、１４…コバルトシリサイド。
【図１】
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【図２】
2005223073.tif 000004
【図３】
2005223073.tif 000005