(57)【要約】【課題】  ディジタル回路と電源の間にスイッチを設けた半導体ＭＯＳ集積回路に関し、特にスリープ状態の消費電力を増大させることなく、動作電圧の低電圧化を図る。【解決手段】  パワースイッチ用の高しきい値ＭＯＳＦＥＴ（Ｑ１とＱ２）のゲート・ソース間に該ＭＯＳＦＥＴのしきい値電圧以上の高い電圧を印加する独立電源８と９を具備しているので、電源電圧の低電圧化を阻害する要因となっていた高しきい値ＭＯＳＦＥＴのしきい値電圧に阻害されることなく、動作電圧を引き下げられる。【選択図】図１
2005236654.tif 000002
【特許請求の範囲】
【請求項１】
ＭＯＳＦＥＴで構成された論理回路の第１の電源端子と電源のプラス端子またはマイナス端子の間にＭＯＳＦＥＴスイッチを設けた半導体ＭＯＳ集積回路において、
前記論理回路を構成するＭＯＳＦＥＴのしきい値電圧を前記電源の出力電圧より低く設定し、前記スイッチを構成するＭＯＳＦＥＴのしきい値電圧を前記電源の出力電圧より高く設定し、前記スイッチを構成するＭＯＳＦＥＴのゲート・ソース間に該ＭＯＳＦＥＴのしきい値電圧以上の電圧を印加する手段を備えたことを特徴とする半導体ＭＯＳ集積回路。
【請求項２】
ＭＯＳＦＥＴで構成された論理回路の第１の電源端子と電源のプラス端子の間に第１のＭＯＳＦＥＴスイッチを設け、前記論理回路の第２の電源端子と前記電源のマイナス端子の間に第２のＭＯＳＦＥＴスイッチを設けた半導体ＭＯＳ集積回路において、
前記論理回路を構成するＭＯＳＦＥＴのしきい値電圧を前記電源の出力電圧より低く設定し、前記第１および第２のスイッチを構成するＭＯＳＦＥＴのしきい値電圧を前記電源の出力電圧より高く設定し、前記第１および第２のスイッチを構成するＭＯＳＦＥＴのゲート・ソース間に該ＭＯＳＦＥＴのしきい値電圧以上の電圧を印加する手段を備えたことを特徴とする半導体ＭＯＳ集積回路。
【請求項３】
スイッチを構成するＭＯＳＦＥＴのゲート・ソース間に該ＭＯＳＦＥＴのしきい値電圧以上の電圧を印加する手段として、第２の電源を備えたことを特徴とする請求項１記載の半導体ＭＯＳ集積回路。
【請求項４】
スイッチを構成するＭＯＳＦＥＴのゲート・ソース間に該ＭＯＳＦＥＴのしきい値電圧以上の電圧を印加する手段として、正電圧または負電圧の昇圧電源回路を備えたことを特徴とする請求項１記載の半導体ＭＯＳ集積回路。
【請求項５】
スイッチを構成するＭＯＳＦＥＴのゲート・ソース間に該ＭＯＳＦＥＴのしきい値電圧以上の電圧を印加する手段として、出力電圧が正電圧の第２の電源と、出力電圧が負電圧の第３の電源を備えたことを特徴とする請求項２記載の半導体ＭＯＳ集積回路。
【請求項６】
スイッチを構成するＭＯＳＦＥＴのゲート・ソース間に該ＭＯＳＦＥＴのしきい値電圧以上の電圧を印加する手段として、出力電圧が正電圧の第１の昇圧電源回路と、出力電圧が負電圧の第２の昇圧電源回路を備えたことを特徴とする請求項２記載の半導体ＭＯＳ集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、０．５Ｖ程度の極低電圧で動作する携帯機器に適用して有効な技術に関し、特に、高速動作と低待機時消費電力を両立させる目的で、低しきい値ＭＯＳＦＥＴで構成された論理回路の電源端子と電源の間に、高しきい値ＭＯＳＦＥＴによるスイッチを設けた半導体ＭＯＳ集積回路に関する。
【背景技術】
【０００２】
上記の技術分野に属する従来の半導体ＭＯＳ集積回路として、例えば、特許文献１や非特許文献１に記載のものがある。
【０００３】
図７は、上記文献に記載された半導体ＭＯＳ集積回路１００の構成を示す図である。
【０００４】
２は出力電圧ＶＤＤ（正電圧）の電源、４と６は第１および第２の電源線、５と７は第１および第２の擬似電源線である。第２の電源線を特にＧＮＤ線、第２の擬似電源線を特に擬似ＧＮＤ線と呼ぶこともある。上記の擬似電源線５および７は、ＮＡＮＤゲート、ＮＯＲゲート、インバータ、レジスタ等の基本回路で構成されるディジタル回路への電力供給路であり、パワースイッチ（Ｑ１もしくはＱ２）を介して電源線４または６に接続される。
【０００５】
パワースイッチを制御する特別な論理ゲート（図７の例ではＱ３０とＱ４０で構成されたインバータ、およびＱ５０とＱ６０で構成されたインバータ）については、例外的に、その電源端子を第１または第２の電源線に直接接続する。ＭＯＳＦＥＴのしきい値電圧に関しては、上記の基本回路に低しきい値ＭＯＳＦＥＴ、パワースイッチとこれを制御する上記の特別な論理ゲートに高しきい値ＭＯＳＦＥＴを使用する。
【０００６】
携帯機器用の集積回路では、携帯機器が待ち受け状態にある間の電池の消耗を抑える目的でスリープ信号（ＳＬＥＥＰと/ＳＬＥＥＰ）が用いられる。この信号のＨｉｇｈ状態をＶＤＤレベル、Ｌｏｗ状態をＧＮＤレベルとする。携帯機器の動作時には、ＳＬＥＥＰ入力をＬｏｗ状態、/ＳＬＥＥＰ入力をＨｉｇｈ状態に制御する。それにより、Ｑ１とＱ２が導通状態になり、擬似電源線５および７を介して上記の基本回路に電力が供給される。スリープ時には、ＳＬＥＥＰ入力をＨｉｇｈ状態、/ＳＬＥＥＰ入力をＬｏｗ状態に制御することで、Ｑ１とＱ２が非導通状態になり、基本回路への電力の供給が遮断される。
【０００７】
低しきい値電圧のＭＯＳＦＥＴには、オン/オフのスイッチング動作が高速であるが、遮断時のサブスレッショルドリーク電流が大きいという特質がある。高しきい値電圧のＭＯＳＦＥＴは、ちょうど反対の特質を有し、スイッチング動作が遅い反面、遮断時のリーク電流が小さい。それ故、図７の構成を採ることで、動作時の高速性とスリープ時の低消費電力性を同時に達成できる。
【０００８】
さて、図７の構成に関して、動作電圧(ＶＤＤ)の低電圧化という観点から以下に考察する。ＭＯＳＦＥＴを導通状態に制御するには、ゲート・ソース間（ＶGS）にしきい値電圧（Ｖth）以上の電圧を印加する必要がある。図７の回路で、ＶGSとして利用できる電圧の上限はＶＤＤである。高しきい値ｐＭＯＳ（Ｑ１）の閾値電圧をＶthp-h（負値）、高しきい値ｎＭＯＳ（Ｑ２）の閾値電圧をＶthn-h、基本回路を構成するｐＭＯＳとｎＭＯＳのしきい値電圧をそれぞれＶthp-l（負値）とＶthn-lとすると、低電圧化の下限は次式で与えられる。
【０００９】
ＶＤＤ  ＞  ｍａｘ(Ｖthn-h, |Ｖthp-h|) ＞  ｍａｘ(Ｖthn-l, |Ｖthp-l|)
すなわち、パワースイッチ用の高しきい値ＭＯＳＦＥＴのしきい値電圧によって、低電圧化が阻害される。勿論、パワースイッチ用のＭＯＳＦＥＴのしきい値電圧を低く設定することで、低電圧動作の限界を引き下げることは可能であるが、スイッチとしての性能が悪化する。具体的には、Ｑ１およびＱ２のサブスレッショルドリーク電流が増大するので、スリープ状態での電池の消耗が激しくなるという問題があった。
【特許文献１】特開平６−２９８３４号公報
【非特許文献１】S. Mutoh, et al.,“1-V high speed digital circuit technology   with 0.5-μm multi-threshold CMOS”, IEEE ASIC Conf., 1993
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、上記の課題に鑑みてなされたものであり、その目的とするところは、パワースイッチに用いるＭＯＳＦＥＴのしきい値電圧を下げることなく、低電圧動作が可能な半導体ＭＯＳ集積回路を提供することにある。
【課題を解決するための手段】
【００１１】
上記課題を解決する為に、請求項１の本発明は、ＭＯＳＦＥＴで構成された論理回路の第１の電源端子と電源のプラス端子またはマイナス端子の間にＭＯＳＦＥＴスイッチを設けた半導体ＭＯＳ集積回路において、前記論理回路を構成するＭＯＳＦＥＴのしきい値電圧を前記電源の出力電圧より低く設定し、前記スイッチを構成するＭＯＳＦＥＴのしきい値電圧を前記電源の出力電圧より高く設定し、前記スイッチを構成するＭＯＳＦＥＴのゲート・ソース間に該ＭＯＳＦＥＴのしきい値電圧以上の電圧を印加する手段を備えたことを特徴とする半導体ＭＯＳ集積回路をもって解決手段とする。
【００１２】
請求項２の本発明は、ＭＯＳＦＥＴで構成された論理回路の第１の電源端子と電源のプラス端子の間に第１のＭＯＳＦＥＴスイッチを設け、前記論理回路の第２の電源端子と前記電源のマイナス端子の間に第２のＭＯＳＦＥＴスイッチを設けた半導体ＭＯＳ集積回路において、前記論理回路を構成するＭＯＳＦＥＴのしきい値電圧を前記電源の出力電圧より低く設定し、前記第１および第２のスイッチを構成するＭＯＳＦＥＴのしきい値電圧を前記電源の出力電圧より高く設定し、前記第１および第２のスイッチを構成するＭＯＳＦＥＴのゲート・ソース間に該ＭＯＳＦＥＴのしきい値電圧以上の電圧を印加する手段を備えたことを特徴とする半導体ＭＯＳ集積回路をもって解決手段とする。
【００１３】
請求項３の本発明は、スイッチを構成するＭＯＳＦＥＴのゲート・ソース間に該ＭＯＳＦＥＴのしきい値電圧以上の電圧を印加する手段として、第２の電源を備えたことを特徴とする請求項１記載の半導体ＭＯＳ集積回路をもって解決手段とする。
【００１４】
請求項４の本発明は、スイッチを構成するＭＯＳＦＥＴのゲート・ソース間に該ＭＯＳＦＥＴのしきい値電圧以上の電圧を印加する手段として、正電圧または負電圧の昇圧電源回路を備えたことを特徴とする請求項１記載の半導体ＭＯＳ集積回路をもって解決手段とする。
【００１５】
請求項５の本発明は、スイッチを構成するＭＯＳＦＥＴのゲート・ソース間に該ＭＯＳＦＥＴのしきい値電圧以上の電圧を印加する手段として、出力電圧が正電圧の第２の電源と、出力電圧が負電圧の第３の電源を備えたことを特徴とする請求項２記載の半導体ＭＯＳ集積回路をもって解決手段とする。
【００１６】
請求項６の本発明は、スイッチを構成するＭＯＳＦＥＴのゲート・ソース間に該ＭＯＳＦＥＴのしきい値電圧以上の電圧を印加する手段として、出力電圧が正電圧の第１の昇圧電源回路と、出力電圧が負電圧の第２の昇圧電源回路を備えたことを特徴とする請求項２記載の半導体ＭＯＳ集積回路をもって解決手段とする。
【発明の効果】
【００１７】
本発明の半導体ＭＯＳ集積回路によれば、パワースイッチ用の高しきい値ＭＯＳＦＥＴのゲート・ソース間に該ＭＯＳＦＥＴのしきい値電圧以上の高い電圧を印加する手段を具備しているので、電源電圧の低電圧化を阻害する要因となっていた高しきい値ＭＯＳＦＥＴのしきい値電圧に阻害されることなく、動作電圧を引き下げられる。パワースイッチ用のＭＯＳＦＥＴのしきい値電圧を高く設定できることは、特に携帯機器の待ち受け時において、サブスレッショルドリーク電流による電池の消耗を抑えるのに有利である。また、最低動作電圧（ＶＤＤ）を下げることにより、出力電圧０．５Ｖの太陽電池セルが利用可能になる他、集積回路を搭載した携帯機器の消費電力を低減できる利点がある。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態を図面を参照して説明する。
【００１９】
（第１の実施例）
図１は、本発明の第１の実施例に係る半導体ＭＯＳ集積回路１の構成を示す図である。
【００２０】
２は出力電圧ＶＤＤ（正電圧）の電源、４と６は第１および第２の電源線、５と７は第１および第２の擬似電源線である。第２の電源線を特にＧＮＤ線、第２の擬似電源線を特に擬似ＧＮＤ線と呼ぶこともある。上記の擬似電源線５および７は、ＮＡＮＤゲート、ＮＯＲゲート、インバータ、レジスタ等の基本回路で構成されるディジタル回路への電力供給路であり、パワースイッチ（Ｑ１もしくはＱ２）を介して電源線４または６に接続される。
【００２１】
パワースイッチを制御する特別な論理ゲートの内、Ｑ３とＱ４で構成されたインバータの高電位側電源端子を第１の電源線(ＶＤＤ)、Ｑ５とＱ６で構成されたインバータの低電位側電源端子を第２の電源線(ＧＮＤ)に接続することは図７の従来例と同じである。従来例とは、Ｑ３とＱ４で構成されたインバータの低電位側電源端子を第２の電源線の代わりに、出力電圧ＶＮＮ(負値)の独立電源８に接続し、Ｑ５とＱ６で構成されたインバータの高電位側電源端子を第１の電源線の代わりに、出力電圧ＶＰＰ(正値)の独立電源９に接続することが異なる。３種類の電源の電位関係は以下の通りである。
【００２２】
ＶＮＮ ＜ ＧＮＤ ＜ ＶＤＤ ＜ ＶＰＰ
ＭＯＳＦＥＴのしきい値電圧に関しては、従来例と同じく、上記の基本回路に低しきい値ＭＯＳＦＥＴ、パワースイッチとこれを制御する特別な論理ゲートに高しきい値ＭＯＳＦＥＴを使用する。
【００２３】
高しきい値ｐＭＯＳのしきい値電圧をＶthp-h（負値）、高しきい値ｎＭＯＳのしきい値電圧をＶthn-h（正値）とすると、しきい値電圧と電源電圧の間には以下の関係がある。
【００２４】
ＶＤＤ ＜ Ｖthn-h ＜ ＶＰＰ，ＶＤＤ ＜ |Ｖthp-h| ＜ (ＶＤＤ−ＶＮＮ)
相補関係にある一対のスリープ信号（ＳＬＥＥＰと/ＳＬＥＥＰ）の内、ＳＬＥＥＰはＨｉｇｈ状態でＶＰＰレベル、Ｌｏｗ状態でＧＮＤレベルを採る。/ＳＬＥＥＰについては、Ｈｉｇｈ状態でＶＤＤレベル、Ｌｏｗ状態でＶＮＮレベルを採る。なお、都合によりＳＬＥＥＰ 信号のＬｏｗ状態をＶＮＮレベル、/ＳＬＥＥＰ 信号のＨｉｇｈ状態をＶＰＰレベルで代用することは勿論可能である。
【００２５】
動作時には、ＳＬＥＥＰ入力をＬｏｗ状態、/ＳＬＥＥＰ入力をＨｉｇｈ状態に制御する。それにより、Ｑ１のゲート・ソース間ＶGS-Q1には(ＶＮＮ−ＶＤＤ)なる電圧（負値）が印加され、Ｑ１は導通状態になる。Ｑ２についても、ゲート・ソース間ＶGS-Q2には(ＶＰＰ−ＧＮＤ)なる電圧（正値）が印加されてＱ２は導通状態になり、擬似電源線５および７を介して基本回路で構成されたディジタル回路に電力が供給される。スリープ時には、ＳＬＥＥＰ入力をＨｉｇｈ状態、/ＳＬＥＥＰ入力をＬｏｗ状態に制御することで、Ｑ１とＱ２が非導通状態になり、ディジタル回路への電力の供給が遮断される。
【００２６】
電源２の出力電圧(ＶＤＤ)を低電圧化する際は、以下の関係が成り立つようにＶＮＮとＶＰＰを設定する。
【００２７】
|ＶGS-Q1| = ＶＤＤ−ＶＮＮ  ＞  |Ｖthp-h|
ＶGS-Q2  = ＶＰＰ          ＞   Ｖthn-h
これにより、高しきい値ＭＯＳＦＥＴ(Ｑ１とＱ２)の使用はＶＤＤの低電圧化の阻害要因とならず、次式に示すように、低しきい値ＭＯＳＦＥＴのしきい値電圧(Ｖthn-lとＶthp-l)で決まる限界まで電源２の電圧を引き下げることが可能である。
【００２８】
ＶＤＤ  ＞  max(Ｖthn-l, |Ｖthp-l|)
本実施例から明らかなように、本発明の半導体ＭＯＳ集積回路ではパワースイッチ用ＭＯＳＦＥＴ（Ｑ１とＱ２）のしきい値電圧(Ｖthn-hとＶthp-h)を下げることなく電源電圧（ＶＤＤ）を引き下げられるので、従来技術のように極低電圧動作の代償として、スリープ時のサブスレッショルドリーク電流が増大することもない。
【００２９】
（第２の実施例）
図２は、本発明の第２の実施例に係る半導体ＭＯＳ集積回路１０の構成を示す図である。
【００３０】
第１の実施例とは、独立電源８および独立電源９の代わりに、負電圧(ＶＮＮ)出力の昇圧電源回路８１と正電圧(ＶＰＰ)出力の昇圧電源回路９１を具備していること、Ｑ３１とＱ６１に低しきい値ＭＯＳＦＥＴを適用していることが異なる。Ｑ３１とＱ６１に低しきい値ＭＯＳＦＥＴを適用することで、相補関係にある一対のスリープ信号(ＳＬＥＥＰと/ＳＬＥＥＰ)に第１の実施例のような特別なレベルは必要なく、Ｈｉｇｈ状態をＶＤＤレベル、Ｌｏｗ状態をＧＮＤレベルに設定できる。もちろん、第１の実施例においても、Ｑ３とＱ６に低しきい値ＭＯＳＦＥＴを適用することで、相補関係にある一対のスリープ信号(ＳＬＥＥＰと/ＳＬＥＥＰ)のＨｉｇｈ状態をＶＤＤレベル、Ｌｏｗ状態をＧＮＤレベルに設定することは可能である。その他の回路動作および効果については第１の実施例と同じであり、重複を避ける意味で説明を省略する。
【００３１】
昇圧電源回路９１は、外部供給電圧(ＶＤＤ)からＶＤＤ以上の電圧を作り出す回路であり、例えば図３の回路で実現できる。これを構成するＭＯＳＦＥＴには、リング発振器、インバータ９１２を含めて、全て低しきい値ＭＯＳＦＥＴを使用する。リング発振器およびインバータ９１２の電源電圧はＶＤＤである。リング発振器は、偶数段のインバータとひとつのＮＯＲゲートをリング状に結線して構成される。ＳＬＥＥＰ入力をＬｏｗ状態に制御することで、発振がスタートする。発振周波数は、ゲート１段あたりの伝播遅延時間とゲート段数で決まる。発振を停止させるには、ＳＬＥＥＰ入力をＨｉｇｈ状態に制御する。
【００３２】
出力電圧ＶＤＤの電源を用いて、出力電圧ＶＰＰの電圧を発生させる動作を以下に概説する。
【００３３】
図３のリング発振器は発振状態にあり、ある時刻において、節点ＶＰ１はＨｉｇｈ状態であるとする。Ｑ２２とＱ２３は導通状態、Ｑ２１は非導通状態である。ゲートとドレインがダイオード接続されたＱ２４は、平滑キャパシタ９１４を(ＶＤＤ−｜Ｖthp-l｜)まで充電した後、非導通状態になる。回路節点ＶＰ２とＶＰ４はＧＮＤレベル、ＶＰ３はＶＤＤレベルである。回路節点ＶＰ１がＬｏｗ状態に変化すると、Ｑ２２とＱ２３は非導通状態、Ｑ２１は導通状態になる。回路節点ＶＰ３はフローティング状態である。回路節点ＶＰ２がＶＤＤレベルに制御されることで、回路節点ＶＰ３はキャパシタ９１３によって２・ＶＤＤまで押し上げられる。その際、Ｑ２４のゲート・ソース間電圧(ＶGS-Q24)がＱ２４の閾値電圧を超えるので、Ｑ２４は導通し、キャパシタ９１４をさらに充電する。キャパシタ９１４を充電することで、ＶＰ３の電位は徐々に低下し、(|ＶGS-Q24|＜|Ｖthp-l|)になった時点でＱ２４は再び非導通状態になる。以後は、回路節点ＶＰ１をトグル(Ｈｉｇｈ状態とＬｏｗ状態を交互に繰り返す)する度にキャパシタ９１４の充電が起こり、キャパシタ９１４は最終的に(２・ＶＤＤ−｜Ｖthp-l｜)まで充電される。ここで、外部からの供給電圧ＶＤＤと出力電圧ＶＰＰには、以下の関係がある。
【００３４】
ＶＰＰ = (２・ＶＤＤ−|Ｖthp-l|) ＞  ＶＤＤ
上記の説明から類推できるように、昇圧電源回路８１は外部供給電圧(ＶＤＤ)から負電圧(ＶＮＮ)を作り出す回路である。例えば図４の回路で実現できる。これを構成するＭＯＳＦＥＴには、リング発振器、インバータ８１２を含めて、全て低しきい値ＭＯＳＦＥＴを使用する。リング発振器およびインバータ８１２の電源電圧はＶＤＤである。リング発振器は、偶数段のインバータとひとつのＮＡＮＤゲートをリング状に結線して構成される。/ＳＬＥＥＰ入力をＨｉｇｈ状態に制御することで、発振がスタートする。発振周波数は、ゲート１段あたりの伝播遅延時間とゲート段数で決まる。発振を停止させるには、/ＳＬＥＥＰ入力をＬｏｗ状態に制御する。
【００３５】
出力電圧ＶＤＤの電源を用いて、出力電圧ＶＮＮの電圧を発生させる動作を以下に概説する。
【００３６】
図４のリング発振器は発振状態にあり、ある時刻において、回路節点ＶＮ１はＬｏｗ状態であるとする。Ｑ１１とＱ１３は導通状態、Ｑ１２は非導通状態である。ゲートとドレインがダイオード接続されたＱ１４は、平滑キャパシタ８１４をＶthn-lまで放電した後、非導通状態になる。回路節点ＶＮ２とＶＮ４はＶＤＤレベル、ＶＮ３はＧＮＤレベルである。回路節点ＶＮ１がＨｉｇｈ状態に変化すると、Ｑ１１とＱ１３は非導通状態、Ｑ１２は導通状態になる。回路節点ＶＮ３はフローティング状態である。回路節点ＶＮ２がＧＮＤレベルに制御されることで、回路節点ＶＮ３はキャパシタ８１３によって−ＶＤＤまで押し下げられる。その際、Ｑ１４のゲート・ソース間電圧(ＶGS-Q14)がＱ１４の閾値電圧を超えるので、Ｑ１４は導通し、キャパシタ８１４をさらに放電（または負方向に充電）する。キャパシタ８１４を負方向に充電することで、回路節点ＶＮ３の電位は徐々に上昇し、(ＶGS-Q14＜Ｖthn-l)になった時点でＱ１４は再び非導通状態になる。以後は、ＶＮ１をトグル(Ｌｏｗ状態とＨｉｇｈ状態を交互に繰り返す)する度に、キャパシタ８１４の負方向への充電が起こり、キャパシタ８１４は最終的に(Ｖthn-l−ＶＤＤ)まで充電される。ここで、出力電圧ＶＮＮとＶＤＤには、以下の関係がある。
【００３７】
ＶＮＮ = −(ＶＤＤ−Ｖthn-l) ＜  ＧＮＤ
また、第１および第２の実施例において、Ｑ１もしくはＱ２のパワースイッチの内、何れか一方を省略した構成も可能であり、省略しない場合と同等の効果を有する。Ｑ１を省略する場合は、ディジタル回路を構成する基本回路の高電位側電源端子を第１の電源線４に直接接続する。Ｑ２を省略する場合は、ディジタル回路を構成する基本回路の低電位側電源端子を第２の電源線６に直接接続する。
【００３８】
第１および第２の実施例の変形例として、特にパワースイッチ（Ｑ１およびＱ２）の構成を図５および図６に示す。図５(ａ)はバルクＣＭＯＳにおける、Ｑ１のボディ端子の結線方法を明示的に図示したものである。ラッチアップという不都合な現象を避ける為に、ボディ端子(Ｂ)をソース端子(Ｓ)に接続する。Ｑ２については、図６(ａ)に示すように、バルクＣＭＯＳの場合はボディ端子(Ｂ)をソース端子(Ｓ)に接続する。
【００３９】
ＣＭＯＳ/ＳＯＩ(Silicon on Insulator) の場合は、デバイス構造上ラッチアップ現象が起こらないので、Ｑ１は図５(ａ)〜(ｄ)の結線の内、何れも可能である。同様に、Ｑ２に関して図６(ａ)〜(ｄ)の結線の内、何れも可能である。
【００４０】
図５(ｃ)と図６(ｃ)の結線方法は、特開平８−２２８１４５号公報に説明があるように、ボディ(バックゲートとも呼ぶ)電位をゲート電圧で制御することで、ＭＯＳＦＥＴのしきい値電圧を可変にできる。Ｑ２を例に説明すると、しきい値電圧が導通時に低く、非導通時に高くなるので、導通時の寄生抵抗の低減と遮断時のリーク電流の低減というふたつの利点がある。Ｑ１のしきい値電圧は負値であるので、絶対値で考えればＱ２と同様に、しきい値電圧は導通時に低く、非導通時に高くなる。
【００４１】
図５(ｄ)と図６(ｄ)の結線方法は、特開平９−１２１１５２号公報に原理説明があるように、ゲート・ソース間にｐｎ接合電圧（０．７Ｖ程度）以上の電圧を印加できるように、図５(ｃ)と図６(ｃ)を改良したものである。ボディ・ソース間のｐｎ接合と逆向きになるように、ダイオードを挿入していることに特徴があり、ｐｎ接合電圧以上の電圧がゲート・ソース間に印加されるような状況下においも、ボディ・ソース間の短絡を阻止できる。ダイオードが逆方向にバイアスされる向きにゲート(Ｇ)に電圧が印加される状況下では、接合リーク電流によってボディ部への電荷の注入が行われ、ボディ電位を所定の電位まで変化させる。図５(ｅ)と図６(ｅ)は、それぞれ図５(ｄ)および図６(ｄ)内のダイオードを、ダイオード接続された低しきい値ＭＯＳＦＥＴで代用したものであり、図５(ｄ)および図６(ｄ)と同等の効果がある。
【図面の簡単な説明】
【００４２】
【図１】本発明の第１の実施例に係る半導体ＭＯＳ集積回路１の構成を示す図である。
【図２】本発明の第２の実施例に係る半導体ＭＯＳ集積回路１０の構成を示す図である。
【図３】第２の実施例における昇圧電源回路９１の具体例を示す図である。
【図４】第２の実施例における昇圧電源回路８１の具体例を示す図である。
【図５】パワースイッチ用ｐＭＯＳに関して、ボディ端子の接続方法の具体例を示す図である。
【図６】パワースイッチ用ｎＭＯＳに関して、ボディ端子の接続方法の具体例を示す図である。
【図７】従来の半導体ＭＯＳ集積回路１００の構成を示す図である。
【符号の説明】
【００４３】
１，１０…半導体ＭＯＳ集積回路
２…出力電圧(ＶＤＤ)が正の独立電源
２Ａ…２入力ＮＡＮＤゲート
３Ｂ…インバータ
４…高電位電源線
５…高電位擬似電源線
６…低電位電源線（ＧＮＤ線）
７…低電位擬似電源線（擬似ＧＮＤ線）
８…出力電圧(ＶＮＮ)が負の独立電源
９…出力電圧(ＶＰＰ)が正の独立電源
８１…出力電圧(ＶＮＮ)が負の昇圧電源回路
９１…出力電圧(ＶＰＰ)が正の昇圧電源回路
８１１，９１１…リング発振器
８１３，８１４，９１３，９１４…キャパシタ
Ｑ１, Ｑ３, Ｑ５, Ｑ３０, Ｑ５０…高しきい値ｐＭＯＳ
Ｑ２, Ｑ４, Ｑ６, Ｑ４０, Ｑ６０…高しきい値ｎＭＯＳ
Ｑ３１, Ｑ１１, Ｑ２１, Ｑ２３, Ｑ２４…低しきい値ｐＭＯＳ
Ｑ６１, Ｑ１２, Ｑ１３, Ｑ１４, Ｑ２２…低しきい値ｎＭＯＳ
ＳＬＥＥＰ, /ＳＬＥＥＰ, ＩＮ１, ＩＮ２, ＯＵＴ, ＶＰ１, ＶＰ２, ＶＰ３, ＶＰ４, ＶＮ１, ＶＮ２, ＶＮ３, ＶＮ４, ＶＰＰ, ＶＮＮ…回路節点
【図１】
2005236654.tif 000003
【図２】
2005236654.tif 000004
【図３】
2005236654.tif 000005
【図４】
2005236654.tif 000006
【図５】
2005236654.tif 000007
【図６】
2005236654.tif 000008
【図７】
2005236654.tif 000009