(57)【要約】【課題】  有機半導体層を備えた半導体装置のドレイン・オフ電流を抑制し、オン／オフ比の向上を図る。【解決手段】  半導体装置１０は、絶縁性基板１１と、絶縁性基板１１上にゲート電極１２と、ゲート絶縁膜１３とが順次形成され、ゲート絶縁膜１３上に所定の距離を有して離隔して配置された２つのソース／ドレイン電極１４と、ゲート絶縁膜１３表面を覆うと共にソース／ドレイン電極１４間を充填する半導体層１５と、ソース／ドレイン電極１４および半導体層１５の表面を覆う絶縁膜１６から構成され、絶縁膜１６がソース／ドレイン電極１４の表面に接する構成とする。一方のソース／ドレイン電極１４の絶縁膜１６側表面から半導体層１４を介して他方のソース／ドレイン電極１４にドレイン・オフ電流が流れることを防止する。逆スタガー型構造においてもソース／ドレイン電極を絶縁性基板とゲート絶縁膜とで挟む構成とする。【選択図】  図２
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【特許請求の範囲】
【請求項１】
絶縁性基板と、
前記絶縁性基板上に形成されたゲート電極と、
前記ゲート電極を覆うゲート絶縁膜と、
前記ゲート絶縁膜の表面に、所定の間隙を有して配置された第１のソース／ドレイン電極および第２のソース／ドレイン電極と、該第１のソース／ドレイン電極と第２のソース／ドレイン電極との間に充填された有機物からなる半導体層と、を備えた半導体装置であって、
前記第１のソース／ドレイン電極および第２のソース／ドレイン電極の表面が前記半導体層から露出して形成されてなることを特徴とする半導体装置。
【請求項２】
前記第１のソース／ドレイン電極および第２のソース／ドレイン電極と半導体層を覆う絶縁膜を更に備え、
前記絶縁膜が第１のソース／ドレイン電極および第２のソース／ドレイン電極と接して形成されてなることを特徴とする請求項１記載の半導体装置。
【請求項３】
絶縁性基板と、
前記絶縁性基板の表面に、所定の間隙を有して配置された第１のソース／ドレイン電極および第２のソース／ドレイン電極と、該第１のソース／ドレイン電極と第２のソース／ドレイン電極との間に充填された有機物からなる半導体層と、
前記第１のソース／ドレイン電極および第２のソース／ドレイン電極と半導体層を覆うゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、を備えた半導体装置。
【請求項４】
前記第１のソース／ドレイン電極および第２のソース／ドレイン電極は、互いに対向する各々の面がテーパー形状あるいは曲面形状を有することを特徴とする請求項１〜３のうち、いずれか一項記載の半導体装置。
【請求項５】
前記第１のソース／ドレイン電極および第２のソース／ドレイン電極は互いに仕事関数が異なる材料よりなることを特徴とする請求項１〜４のうち、いずれか一項記載の半導体装置。
【請求項６】
前記第１のソース／ドレイン電極および／または第２のソース／ドレイン電極は導電性有機材料よりなることを特徴とする請求項１〜５のうち、いずれか一項記載の半導体装置。
【請求項７】
前記半導体層はキャリア密度の異なる有機半導体材料を混合してなることを特徴とする請求項１〜６のうち、いずれか一項記載の半導体装置。
【請求項８】
画像素子部と、
請求項１〜７のうちいずれか一項記載の半導体装置が配置されなり、前記半導体装置を選択的にオンあるいはオフさせて、前記素子部に電界を印加し、あるいは前記素子部にキャリアを注入して画像素子部の光学的性質を制御する画像素子部駆動手段と、を備える表示装置。
【請求項９】
絶縁性基板上にゲート電極を形成する工程と、
前記ゲート電極を覆うゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に有機物からなる半導体層を形成する工程と、
前記半導体層を選択的に研削しゲート絶縁膜を露出する溝を形成する工程と、
前記半導体層を覆うと共に溝を充填するソース／ドレイン電極層を形成する工程と、
前記半導体層表面のソース／ドレイン電極層を除去しソース／ドレイン電極を形成する工程と、を備えた半導体装置の製造方法。
【請求項１０】
絶縁性基板上にゲート電極を形成する工程と、
前記ゲート電極を覆うゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に有機物からなる半導体層を形成する工程と、
前記半導体層表面にレジスト膜を形成し、該レジスト膜を選択的に除去する工程と、
前記レジスト膜をマスクとして半導体層を選択的に研削しゲート絶縁膜表面を露出する溝を形成する工程と、
前記レジスト膜を覆うと共に溝を充填するソース／ドレイン電極層を形成する工程と、
前記レジスト膜をリフトオフ法により半導体層表面を露出してソース／ドレイン電極を形成する工程と、を備えた半導体装置の製造方法。
【請求項１１】
絶縁性基板上にゲート電極を形成する工程と、
前記ゲート電極を覆うゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にソース／ドレイン電極層を形成する工程と、
前記ソース／ドレイン電極層を選択的に研削しソース／ドレイン電極およびゲート絶縁膜を露出する溝を形成する工程と、
前記ソース／ドレイン電極を覆うと共に溝を充填する有機物からなる半導体層を形成する工程と、
前記ソース／ドレイン電極表面の半導体層を除去する工程と、を備えた半導体装置の製造方法。
【請求項１２】
絶縁性基板上にゲート電極を形成する工程と、
前記ゲート電極を覆うゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にソース／ドレイン電極層を形成する工程と、
前記ソース／ドレイン電極層表面にレジスト膜を形成し、該レジスト膜を選択的に除去する工程と、
前記レジスト膜をマスクとしてソース／ドレイン電極層を選択的に研削しソース／ドレイン電極およびゲート絶縁膜表面を露出する溝を形成する工程と、
前記レジスト膜を覆うと共に溝を充填する有機物からなる半導体層を形成する工程と、
前記レジスト膜をリフトオフ法によりソース／ドレイン電極表面を露出する工程と、を備えた半導体装置の製造方法。
【請求項１３】
絶縁性基板上に有機物からなる半導体層を形成する工程と、
前記半導体層を選択的に研削し絶縁性基板表面を露出する溝を形成する工程と、
前記半導体層を覆うと共に溝を充填するソース／ドレイン電極層を形成する工程と、
前記半導体層表面のソース／ドレイン電極層を除去しソース／ドレイン電極を形成する工程と、
前記半導体層とソース／ドレイン電極を覆うゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜表面に選択的にゲート電極を形成する工程と、を備えた半導体装置の製造方法。
【請求項１４】
絶縁性基板上に有機物からなる半導体層を形成する工程と、
前記半導体層表面にレジスト膜を形成し、該レジスト膜を選択的に除去する工程と、
前記レジスト膜をマスクとして半導体層を選択的に研削し絶縁性基板表面を露出する溝を形成する工程と、
前記レジスト膜を覆うと共に溝を充填するソース／ドレイン電極層を形成する工程と、
前記レジスト膜をリフトオフ法により半導体層表面を露出してソース／ドレイン電極を形成する工程と、
前記半導体層とソース／ドレイン電極を覆うゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜表面に選択的にゲート電極を形成する工程と、を備えた半導体装置の製造方法。
【請求項１５】
絶縁性基板上にソース／ドレイン電極層を形成する工程と、
前記ソース／ドレイン電極層を選択的に研削しソース／ドレイン電極および絶縁性基板表面を露出する溝を形成する工程と、
前記ソース／ドレイン電極を覆うと共に溝を充填する有機物からなる半導体層を形成する工程と、
前記ソース／ドレイン電極表面の半導体層を除去する工程と、
前記ソース／ドレイン電極と半導体層を覆うゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜表面に選択的にゲート電極を形成する工程と、を備えた半導体装置の製造方法。
【請求項１６】
絶縁性基板上にソース／ドレイン電極層を形成する工程と、
前記ソース／ドレイン電極層表面にレジスト膜を形成し、該レジスト膜を選択的に除去する工程と、
前記レジスト膜をマスクとしてソース／ドレイン電極層を選択的に研削しソース／ドレイン電極および絶縁性基板表面を露出する溝を形成する工程と、
前記レジスト膜を覆うと共に溝を充填する有機物からなる半導体層を形成する工程と、
前記レジスト膜をリフトオフ法によりソース／ドレイン電極表面を露出する工程と、
前記ソース／ドレイン電極と半導体層を覆うゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜表面に選択的にゲート電極を形成する工程と、を備えた半導体装置の製造方法。
【請求項１７】
前記ソース／ドレイン電極層を形成する工程は、導電性微粒子材料あるいは導電性有機材料を溶媒中に分散あるいは溶解し、塗布法により行うことを特徴とする請求項９〜１６のうち、いずれか一項記載の半導体装置の製造方法。
【請求項１８】
前記半導体層を形成する工程は、有機低分子、有機高分子、あるいは有機オリゴマーからなる有機半導体材料を塗布法により行うことを特徴とする請求項９〜１７のうち、いずれか一項記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、有機物からなる半導体層を備えた半導体装置、半導体装置の製造方法、および表示装置に関する。
【背景技術】
【０００２】
近年、有機半導体材料をチャネル生成層とした有機トランジスタを印刷法などの廉価なプロセスにより基板上に形成し、これを用いた軽量・柔軟・薄型かつ廉価な電子装置を実現しようとする研究が活発化している。例えば、デュルリらは、この試みとしてポリマーフィルム上に、ゲート絶縁膜、半導体層、電極の全てに有機材料を用いた有機トランジスタを作製している（C. J. Drury, C. M. J. Mutsaers, C. M. Hart, M. Matters, D. M. de Leeuw, Appl. Phys. Lett. Vol.73, p108 (1998).）。また、バオらは、ＩＴＯ電極を形成したポリエチレンテレフタレート基板上に、低温焼成のポリイミドからなるゲート絶縁膜、ポリチオフェンからなる高分子半導体チャネル層、導電性インクからなる電極層を順次スクリーン印刷することにより有機トランジスタを形成している（Z. Bao, Y. Feng, A. Dodabalapur, V. R. Raju, A. J. Lovinger, Chem. Mater., vol.9, p1299 (1997)）。
【０００３】
更に近年では、有機トランジスタを液晶素子、有機電界発光素子（有機ＥＬ素子）や電気泳動素子などのスイッチング素子に応用するという検討がなされている。この場合にはドレイン電流のオン／オフ比が高いこと、つまりドレイン・オフ電流（トランジスタがオフの場合にソース・ドレイン間に流れる電流）が小さいこと、及びドレイン・オン電流（トランジスタがオンの場合にソース・ドレイン間に流れる電流）が大きいことが、コントラスト比向上や応答高速化にあたって要求される。
【０００４】
一般に、電界効果型トランジスタにおいて、ソース、ドレイン間に充分な電圧を印加したときに、両電極間に流れる電流ＩDは、ドレイン・オン電流のみを考慮すると、次式で表されることが知られている。
ＩD＝（Ｗ／２Ｌ）μＣ0(ＶG−Ｖth)2    …  （１）
ここで、Ｗ：ゲート幅、Ｌ：ゲート長、μ：電界効果移動度、Ｃ0：ゲート絶縁膜の単位面積当たりのキャパシタンス、ＶG ：ゲート電圧、Ｖth：閾値電圧である。ここで、電界効果移動度μは、電界効果型トランジスタのオン電流とゲート電圧との関係から求められ、オン時に半導体層を流れる電流の実効的なキャリア移動度を表す。上記式（１）から、電界効果型トランジスタにおいて大きいドレイン・オン電流を得るためには、電界効果移動度μが大きいことが必要となることが分かる。
【０００５】
しかし、有機半導体材料においてキャリアの伝導機構はホッピング伝導によるものと
考えられており、ホッピング伝導による移動度の最大値は数ｃｍ2／Ｖｓが限度と云われている。それ故、オン／オフ比を大きくするには、移動度を大きくすることでオン電流を増やすという方法では限度がある。
【０００６】
図１に示す有機トランジスタ１００は、絶縁性基板１０１上に、ゲート電極１０２、ゲート絶縁膜１０３、ソース電極１０４ａおよびドレイン電極１０４ｂ、および有機半導体層１０５が順次堆積された構造を有し、この構造はプレーナー型あるいはボトムコンタクト型構造とよばれている。この構造の有機トランジスタ１００は、半導体層１０５がソース電極１０４ａおよびドレイン電極１０４ｂを覆うように形成されているため、トランジスタがオフの場合にソース電極１０４ａおよびドレイン電極１０４ｂの上面から半導体層１０５を介して電流が流れ、ソース電極１０４ａとドレイン電極１０４ｂとの間のドレイン・オフ電流が増加する。したがって、このような構造の有機トランジスタでは、オン／オフ比の向上が困難となっている。
【０００７】
この対策として、ソース電極１０４ａとドレイン電極１０４ｂとの間の領域を除く領域にパターニングした絶縁膜を形成し、ソース電極１０４ａとドレイン電極１０４ｂとの間に有機半導体層１０５を選択的に形成する手法が提案されている（特許文献１参照。）。
【特許文献１】特開２０００−２６９５０４号公報
【特許文献２】特開平１０−２５５９４５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記特許文献１の手法ではソース電極とドレイン電極をパターニングにより形成した上で、ソース電極およびドレイン電極の位置に合わせて正確に絶縁膜をパターニングする必要があり、絶縁膜のパターニング位置によりチャネルとして機能する有機半導体層が形成される位置が決まってくる。したがって、工程数が増加し複雑化すると共に、高精度の位置決めが必要とされるので位置ずれによる歩留まり低下が懸念される。特に有機トランジスタが適用されるアクティブマトリックス方式の液晶表示装置では、数百万個という画素の各々に対して１つの有機トランジスタが使用される一方、数個程度の有機トランジスタが動作不良となっただけで表示性能の劣化を招いてしまう。
【０００９】
そこで、本発明は上記問題点に鑑みてなされたもので、本発明の目的は、簡略化した構造でドレイン・オフ電流を抑制しオン／オフ比の大きな有機半導体層を有する半導体装置、およびその半導体装置を備えた表示装置を提供することである。本発明の他の目的は、工程の簡略化および低コスト化を図った半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１０】
請求項１に記載の如く、絶縁性基板と、前記絶縁性基板上に形成されたゲート電極と、前記ゲート電極を覆うゲート絶縁膜と、前記ゲート絶縁膜の表面に、所定の間隙を有して配置された第１のソース／ドレイン電極および第２のソース／ドレイン電極と、該第１のソース／ドレイン電極と第２のソース／ドレイン電極との間に充填された有機物からなる半導体層と、を備えた半導体装置であって、前記第１のソース／ドレイン電極および第２のソース／ドレイン電極の表面が前記半導体層から露出して形成されてなることを特徴とする半導体装置が提供される。
【００１１】
請求項１に記載の発明によれば、第１および第２のソース／ドレイン電極は、その表面が半導体層から露出し、その表面上に半導体層が形成されないので、第１および第２のソース／ドレイン電極表面から半導体層を介して電流が流れることを防止して、ドレイン・オフ電流を抑制し、半導体装置のオン／オフ比を向上することができる。
【００１２】
請求項２に記載の如く、請求項１記載の半導体装置において、前記第１のソース／ドレイン電極および第２のソース／ドレイン電極と半導体層を覆う絶縁膜を更に備え、前記絶縁膜が第１のソース／ドレイン電極および第２のソース／ドレイン電極と接して形成されてなる。
【００１３】
請求項２に記載の発明によれば、第１および第２のソース／ドレイン電極の表面に絶縁膜が接して形成されているので、表面からの半導体層への電流流通を一層防止することができる。
【００１４】
請求項３に記載の如く、絶縁性基板と、前記絶縁性基板の表面に、所定の間隙を有して配置された第１のソース／ドレイン電極および第２のソース／ドレイン電極と、該第１のソース／ドレイン電極と第２のソース／ドレイン電極との間に充填された有機物からなる半導体層と、前記第１のソース／ドレイン電極および第２のソース／ドレイン電極と半導体層を覆うゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、を備えた半導体装置が提供される。
【００１５】
請求項３に記載の発明によれば、第１および第２のソース／ドレイン電極が絶縁性基板とゲート絶縁膜に挟まれて形成されているので、絶縁性基板側やゲート絶縁膜側の表面からの半導体層を介しての電流流通を防止することができる。また、半導体層が絶縁性基板とゲート絶縁膜に挟まれて形成されているので、半導体装置の使用時に外部の雰囲気に曝されることがない。したがって、半導体層の有機半導体材料の電気特性を劣化させる水分や酸素との接触や侵入を回避することができ、耐久性を向上することができる。
【００１６】
請求項４に記載の如く、請求項１〜３のうち、いずれか一項記載の半導体装置において、前記第１のソース／ドレイン電極および第２のソース／ドレイン電極は、互いに対向する各々の面がテーパー形状あるいは曲面形状を有する。
【００１７】
請求項４に記載の発明によれば、断面形状が矩形である場合よりも第１および第２のソース／ドレイン電極と半導体層との界面に空隙が生じ難くなって接触状態が良好となり、電界効果に寄与する実効面積を増加することができる。
【００１８】
請求項５に記載の如く、請求項１〜４のうち、いずれか一項記載の半導体装置において、前記第１のソース／ドレイン電極および第２のソース／ドレイン電極は互いに仕事関数が異なる材料よりなる。
【００１９】
請求項５に記載の発明によれば、仕事関数の差違により第１のソース／ドレイン電極と第２のソース／ドレイン電極との間に電位差が生じ、ドレイン電圧として印加する電圧を低減することができる。
【００２０】
請求項６に記載の如く、請求項１〜５のうち、いずれか一項記載の半導体装置において、前記第１のソース／ドレイン電極および／または第２のソース／ドレイン電極は導電性有機材料よりなる。
【００２１】
請求項６に記載の発明によれば、第１および第２のソース／ドレイン電極の材料に導電性有機材料を用いることにより、第１および第２のソース／ドレイン電極と半導体層との界面張力を低減し素子特性の悪化を防止することができる。
【００２２】
請求項７に記載の如く、請求項１〜６のうち、いずれか一項記載の半導体装置において、前記半導体層はキャリア密度の異なる有機半導体材料を混合してなる。
【００２３】
請求項７に記載の発明によれば、キャリア移動度の低下を回避しつつドレイン・オフ電流を一層低減することができる。
【００２４】
請求項８に記載の如く  画像素子部と、請求項１〜７のうちいずれか一項記載の半導体装置が配置されなり、前記半導体装置を選択的にオンあるいはオフさせて、前記素子部に電界を印加し、あるいは前記素子部にキャリアを注入して画像素子部の光学的性質を制御する画像素子部駆動手段と、を備える表示装置が提供される。
【００２５】
請求項８に記載の発明によれば、請求項１〜７のうちいずれか一項記載の半導体装置がドレイン・オフ電流が抑制されオン／オフ比の向上が図られているので、表示性能として高いコントラスト比を有する表示装置を実現できる。
【００２６】
請求項９に記載の如く、絶縁性基板上にゲート電極を形成する工程と、前記ゲート電極を覆うゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に有機物からなる半導体層を形成する工程と、前記半導体層を選択的に研削しゲート絶縁膜を露出する溝を形成する工程と、前記半導体層を覆うと共に溝を充填するソース／ドレイン電極層を形成する工程と、前記半導体層表面のソース／ドレイン電極層を除去しソース／ドレイン電極を形成する工程と、を備えた半導体装置の製造方法が提供される。
【００２７】
請求項９に記載の発明によれば、半導体層をソース／ドレイン電極よりも先に形成しているので、ソース／ドレイン電極表面に半導体層が形成されることがなく、また、半導体層表面のソース／ドレイン電極層が除去されているので、ソース／ドレイン電極表面から半導体層を介して流れる電流を防止し、ドレイン・オフ電流を抑制することができる。
【００２８】
請求項１０に記載の如く、絶縁性基板上にゲート電極を形成する工程と、前記ゲート電極を覆うゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に有機物からなる半導体層を形成する工程と、前記半導体層表面にレジスト膜を形成し、該レジスト膜を選択的に除去する工程と、前記レジスト膜をマスクとして半導体層を選択的に研削しゲート絶縁膜表面を露出する溝を形成する工程と、前記レジスト膜を覆うと共に溝を充填するソース／ドレイン電極層を形成する工程と、前記レジスト膜をリフトオフ法により半導体層表面を露出してソース／ドレイン電極を形成する工程と、を備えた半導体装置の製造方法が提供される。
【００２９】
請求項１０に記載の発明によれば、請求項９の発明の効果に加え、レジスト膜上のソース／ドレイン電極層をリフトオフによって除去することにより、請求項９の発明の半導体層表面のソース／ドレイン電極層の研削工程を省略することができ、製造工程を簡略化できる。
【００３０】
請求項１１に記載の如く、絶縁性基板上にゲート電極を形成する工程と、前記ゲート電極を覆うゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にソース／ドレイン電極層を形成する工程と、前記ソース／ドレイン電極層を選択的に研削しソース／ドレイン電極およびゲート絶縁膜を露出する溝を形成する工程と、前記ソース／ドレイン電極を覆うと共に溝を充填する有機物からなる半導体層を形成する工程と、前記ソース／ドレイン電極表面の半導体層を除去する工程と、を備えた半導体装置の製造方法が提供される。
【００３１】
請求項１１に記載の発明によれば、ソース／ドレイン電極を形成した後に有機物からなる半導体層を形成し、ソース／ドレイン電極表面の半導体層を除去することにより、ソース／ドレイン電極表面から半導体層を介して流れる電流を防止してドレイン・オフ電流を抑制することができる。
【００３２】
請求項１２に記載の如く、絶縁性基板上にゲート電極を形成する工程と、前記ゲート電極を覆うゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にソース／ドレイン電極層を形成する工程と、前記ソース／ドレイン電極層表面にレジスト膜を形成し、該レジスト膜を選択的に除去する工程と、前記レジスト膜をマスクとしてソース／ドレイン電極層を選択的に研削しソース／ドレイン電極およびゲート絶縁膜表面を露出する溝を形成する工程と、前記レジスト膜を覆うと共に溝を充填する有機物からなる半導体層を形成する工程と、前記レジスト膜をリフトオフ法によりソース／ドレイン電極表面を露出する工程と、を備えた半導体装置の製造方法が提供される。
【００３３】
請求項１２に記載の発明によれば、請求項１１の発明の効果に加えて、レジスト膜上の半導体層をリフトオフによって除去することにより、ソース／ドレイン電極表面の半導体層の研削工程を省略することができ、製造工程を簡略化できる。また、清浄なソース／ドレイン電極表面を容易に得ることができる。
【００３４】
請求項１３に記載の如く、絶縁性基板上に有機物からなる半導体層を形成する工程と、前記半導体層を選択的に研削し絶縁性基板表面を露出する溝を形成する工程と、前記半導体層を覆うと共に溝を充填するソース／ドレイン電極層を形成する工程と、前記半導体層表面のソース／ドレイン電極層を除去しソース／ドレイン電極を形成する工程と、前記半導体層とソース／ドレイン電極を覆うゲート絶縁膜を形成する工程と、前記ゲート絶縁膜表面に選択的にゲート電極を形成する工程と、を備えた半導体装置の製造方法が提供される。
【００３５】
請求項１３に記載の発明によれば、半導体層を形成した後にソース／ドレイン電極層を形成し、半導体層上のソース／ドレイン電極層を除去することにより、ソース／ドレイン電極表面から半導体層を介して流れる電流を防止してドレイン・オフ電流を抑制することができる。
【００３６】
請求項１４に記載の如く、絶縁性基板上に有機物からなる半導体層を形成する工程と、前記半導体層表面にレジスト膜を形成し、該レジスト膜を選択的に除去する工程と、前記レジスト膜をマスクとして半導体層を選択的に研削し絶縁性基板表面を露出する溝を形成する工程と、前記レジスト膜を覆うと共に溝を充填するソース／ドレイン電極層を形成する工程と、前記レジスト膜をリフトオフ法により半導体層表面を露出してソース／ドレイン電極を形成する工程と、前記半導体層とソース／ドレイン電極を覆うゲート絶縁膜を形成する工程と、前記ゲート絶縁膜表面に選択的にゲート電極を形成する工程と、を備えた半導体装置の製造方法が提供される。
【００３７】
請求項１４に記載の発明によれば、請求項１３の発明の効果に加えて、レジスト膜上のソース／ドレイン電極層をリフトオフによって除去することにより、半導体層表面のソース／ドレイン電極層の研削工程を省略することができ、製造工程を簡略化できる。また、清浄な半導体層表面を容易に得ることができる。
【００３８】
請求項１５に記載の如く、絶縁性基板上にソース／ドレイン電極層を形成する工程と、前記ソース／ドレイン電極層を選択的に研削しソース／ドレイン電極および絶縁性基板表面を露出する溝を形成する工程と、前記ソース／ドレイン電極を覆うと共に溝を充填する有機物からなる半導体層を形成する工程と、前記ソース／ドレイン電極表面の半導体層を除去する工程と、前記ソース／ドレイン電極と半導体層を覆うゲート絶縁膜を形成する工程と、前記ゲート絶縁膜表面に選択的にゲート電極を形成する工程と、を備えた半導体装置の製造方法が提供される。
【００３９】
請求項１５に記載の発明によれば、ソース／ドレイン電極層を形成した後に半導体層を形成し、ソース／ドレイン電極層上の半導体層を除去することにより、ソース／ドレイン電極表面から半導体層を介して流れる電流を防止してドレイン・オフ電流を抑制することができる。
【００４０】
請求項１６に記載の如く、絶縁性基板上にソース／ドレイン電極層を形成する工程と、前記ソース／ドレイン電極層表面にレジスト膜を形成し、該レジスト膜を選択的に除去する工程と、前記レジスト膜をマスクとしてソース／ドレイン電極層を選択的に研削しソース／ドレイン電極および絶縁性基板表面を露出する溝を形成する工程と、前記レジスト膜を覆うと共に溝を充填する有機物からなる半導体層を形成する工程と、前記レジスト膜をリフトオフ法によりソース／ドレイン電極表面を露出する工程と、前記ソース／ドレインと半導体層を覆うゲート絶縁膜を形成する工程と、前記ゲート絶縁膜表面に選択的にゲート電極を形成する工程と、を備えた半導体装置の製造方法が提供される。
【００４１】
請求項１６に記載の発明によれば、請求項１６の発明の効果に加えて、レジスト膜上の半導体層をリフトオフによって除去することにより、ソース／ドレイン電極表面の半導体層の研削工程を省略することができ、製造工程を簡略化できる。また、清浄な半導体層表面を容易に得ることができる。
【００４２】
請求項１７に記載の如く、請求項９〜１６のうち、いずれか一項記載の半導体装置の製造方法において、前記ソース／ドレイン電極層を形成する工程は、導電性微粒子材料あるいは導電性有機材料を溶媒中に分散あるいは溶解し、塗布法により行う。
【００４３】
請求項１７に記載の発明によれば、ソース／ドレイン電極層を塗布法により形成しているので、真空プロセス等よりも製造コストを低減することができる。
【００４４】
請求項１８に記載の如く、請求項９〜１７のうち、いずれか一項記載の半導体装置の製造方法において、前記半導体層を形成する工程は、有機低分子、有機高分子、あるいは有機オリゴマーからなる有機半導体材料を塗布法により形成する。
【００４５】
請求項１８に記載の発明によれば、半導体層を塗布法により行うので、真空プロセス等よりも製造コストを低減することができる。
【発明の効果】
【００４６】
本発明によれば、第１および第２のソース／ドレイン電極は、その表面が半導体層から露出しその表面上に半導体層が形成されていないので、第１および第２のソース／ドレイン電極表面から半導体層を介して電流が流れることを防止して、ドレイン・オフ電流を抑制し、半導体装置のオン／オフ比を向上することができる。
【発明を実施するための最良の形態】
【００４７】
以下図面を参照しつつ実施の形態を説明する。
【００４８】
（第１の実施の形態）
図２は、本発明の第１の実施の形態に係る半導体装置の断面図である。図２を参照するに、本実施の形態の半導体装置１０は、絶縁性基板１１と、絶縁性基板１１上にゲート電極１２と、ゲート絶縁膜１３とが順次形成され、ゲート絶縁膜１３上に所定の距離を有して離隔して配置された２つのソース／ドレイン電極１４と、ゲート絶縁膜１３表面を覆うと共にソース／ドレイン電極１４間を充填する半導体層１５と、ソース／ドレイン電極１４および半導体層１５の表面を覆う絶縁膜１６から構成されている。
【００４９】
半導体装置１０は、ゲート電極１２に印加されるゲート電圧が閾値電圧を超えてオンの状態では、ソース／ドレイン電極１４間の半導体層１５に形成されるチャネルを流れるドレイン電流量がゲート電圧に対応して変化すると共に、ゲート電圧が閾値電圧以下のオフの状態では、絶縁膜１６側のソース／ドレイン電極表面１４ａには半導体層１５が形成されていないので、ソース／ドレイン電極表面１４ａ側から半導体層１５を介してのリーク電流を防止することができ、ドレイン・オフ電流を低減することができる。その結果オン／オフ比を向上することができる。以下、具体的に半導体装置１０の構成について説明する。
【００５０】
絶縁性基板１１は、絶縁性の樹脂基板、ガラス基板、半導体基板、およびセラミックス基板等、特に限定されないが、本実施の形態の半導体装置１０が適用される表示装置や電子装置に可撓性を付与する場合は樹脂基板が好ましく、その樹脂材料としては例えば、スチレン系重合体、スチレン−ブタジエン共重合体、スチレン−アクリロニトリル共重合体、スチレン−マレイン酸共重合体、アクリル共重合体、スチレン−アクリル酸共重合体、ポリエチレン、エチレン−酢酸ビニル共重合体、塩素化ポリエチレン、ポリ塩化ビニル、ポリプロピレン、塩化ビニル−酢酸ビニル共重合体、ポリエステルアルキド樹脂、ポリアミド、ポリイミド、ポリウレタン、ポリカーボネート、ポリアリレート、ポリスルホン、ジアリルフタレート樹脂、ケトン樹脂、ポリビニルブチラール樹脂、ポリエーテル樹脂、ポリエステル樹脂等の熱可塑性樹脂や、シリコーン樹脂、エポキシ樹脂、フェノール樹脂、尿素樹脂、メラミン樹脂、その他架橋性の熱硬化性樹脂、さらにエポキシアクリレート、ウレタン−アクリレート等の光硬化性樹脂等があげられる。耐熱性、防湿性の点からポリイミドが好ましく、例えば市販品としてＳＥ−１１８０（日産化学社製商品名）、ＡＬ３０４６（ＪＳＲ社製商品名）が挙げられる。
【００５１】
ゲート電極１２は、例えばゲート長方向が長さ１μｍ〜１０００μｍ、ゲート幅方向が長さ５μｍ〜４０００μｍ、膜厚１０ｎｍ〜２００ｎｍを有し、導電性材料であれば特に限定されないが、例えば、白金、金、銀、ニッケル、クロム、銅、鉄、錫、アンチモン、鉛、タンタル、インジウム、パラジウム、テルル、レニウム、イリジウム、アルミニウム、ルテニウム、ゲルマニウム、モリブデン、タングステン、およびこれらの金属の合金や、酸化スズ・アンチモン、酸化インジウム・スズ（ＩＴＯ）、酸化インジウム・酸化亜鉛（ＩＺＯ）、フッ素ドープ酸化亜鉛、亜鉛、炭素、グラファイト、グラッシーカーボン、銀ペーストおよびカーボンペースト、リチウム、フッ化リチウム、ベリリウム、カリウム、カルシウム、スカンジウム、チタン、マンガン、ジルコニウム、ガリウム、ニオブ、ナトリウム、ナトリウム−カリウム合金、マグネシウム、マグネシウム／銅混合物、マグネシウム／銀混合物、マグネシウム／アルミニウム混合物、マグネシウム／インジウム混合物、アルミニウム／酸化アルミニウム混合物、リチウム／アルミニウム混合物、あるいはこれらの積層体を用いることができる。これらのうち、大気中での安定性の点で、白金、金、銀、銅、アルミニウム、インジウム、ＩＴＯ、ＩＺＯおよび炭素が好適である。
【００５２】
また、導電性微粒子の加熱融着体を用いることができる。導電性微粒子としては、平均粒子径（直径）が１〜５０ｎｍ、好ましくは１〜１０ｎｍの白金、金、銀、銅、コバルト、クロム、イリジウム、ニッケル、パラジウム、モリブデン、タングステンなどの金属微粒子が挙げられる。
【００５３】
さらに、導電性のカーボンブラック、カーボンナノチューブ、およびフラーレン（Ｃ６０、Ｃ７０）などのカーボン材料を用いることができる。
【００５４】
ゲート絶縁膜１３は、例えば膜厚が１０ｎｍ〜１０００ｎｍ（好ましくは１００ｎｍ〜１０００ｎｍ）の範囲に設定され、絶縁性材料であれば有機材料、無機材料の何れの材料でも用いることができる。有機材料としては、例えば、ポリクロロピレン、ポリエチレンテレフタレート、ポリオキシメチレン、ポリビニルクロライド、ポリフッ化ビニリデン、シアノエチルプルラン、ポリメチルメタクリレート、ポリサルフォン、ポリカーボネート、ポリイミド、ポリエチレン、ポリエステル、ポリビニルフェノール、メラミン樹脂、フェノール樹脂、フッ素樹脂、ポリフェニレンスルフィド、ポリパラキシレン、ポリアクリロニトリルなどが挙げられる。また、無機材料としては、酸化シリコン、窒化シリコン、酸化アルミニウム、窒化アルミニウム、酸化チタン、および窒素酸化シリコンなどが挙げられる。さらにゲート絶縁膜１３には各種絶縁性Ｌａｎｇｍｕｉｒ−Ｂｌｏｄｇｅｔｔ膜等を用いることができる。もちろんこれらの材料に限られるわけではなく、また、これらの材料を２種類以上用いてもよく、異なる材料からなる絶縁膜を２層以上積層してもよい。
【００５５】
これらの絶縁性材料のうち、比誘電率の点で、窒化シリコン、酸化アルミニウム、窒化アルミニウム、酸化チタン、窒素酸化シリコンが好ましい。ゲート絶縁膜全体の比誘電率を向上すると共にゲートリーク電流を一層抑制することができる。また、ゲート電極１２との接着強度の向上を図る絶縁性材料を適宜選択することができる。
【００５６】
ゲート絶縁膜１３の形成方法は特に制限はなく、例えばＣＶＤ法、プラズマＣＶＤ法、プラズマ重合法、真空蒸着法、スパッタ法、スピンコーティング法、ディッピング法、クラスタイオンビーム蒸着法およびＬａｎｇｍｕｉｒ−Ｂｌｏｄｇｅｔｔ法などが挙げられ、何れも使用可能である。
【００５７】
ソース／ドレイン電極１４は、ゲート絶縁膜１３上にゲート電極１２と対向するように互いに離隔して、例えばゲート長方向が長さ１μｍ〜１０００μｍ、ゲート幅方向が長さ５μｍ〜４０００μｍ、２つのソース／ドレイン電極１４のゲート長方向の間隙０．０１μｍ〜１０００μｍの範囲に設定される。
【００５８】
ソース／ドレイン電極１４の膜厚は、例えば１０ｎｍ〜２００ｎｍの範囲に設定され、半導体装置１０が動作時にゲート絶縁膜との界面付近の半導体層に形成されるチャネル厚さよりも大きくすることが好ましく、具体的には２０ｎｍ〜１００ｎｍの範囲に設定されることが好ましい。チャネルを十分厚く形成することによりドレイン・オン電流を確保することができる。
【００５９】
ソース／ドレイン電極１４の材料は、上述したゲート電極１２と同様の材料を用いることができる。さらに、有機溶媒または水に溶解あるいは分散する導電性材料を用いることができる。このような導電性材料は塗布可能であるので、真空蒸着法等の真空プロセスに比べ製造コストを低減できる。
【００６０】
ソース／ドレイン電極１４に用いられる、有機溶媒または水に溶解あるいは分散する導電性材料としては、例えば、銀ペースト、金ペーストや銅ペースト、グラファイトインクのように導電性微粒子を有機溶媒中に分散させたポリマー混合物や導電性有機材料が挙げられる。
【００６１】
ソース／ドレイン電極１４に用いられる導電性有機材料は以下の点で金属材料よりも好ましい。すなわち、電極材料が金属の場合は、金属と半導体層１５の有機物との界面張力が大きいため、界面近傍の有機分子の配列が乱れキャリアのトラップサイトが形成され、素子特性が悪化することが報告されている（J. Wang, D. J. Gundlach, C. C. Kuo, and T. N. Jackson, 41st Electronic Materials Conference Digest, p. 16, June 1999）。そこで、電極材料に導電性有機材料を用いることで界面張力を低減し素子特性の悪化を防止することができる。
【００６２】
このような導電性有機材料としては、例えば、ポリアセチレン、ポリピロール、ポリチオフェン、ポリパラフェニレン、ポリパラフェニレンビニレン、ポリチエニレンビニレン、ポリフルオレン、ポリアニリン、ポリアセン、ポリフランなどの共役系高分子やその誘導体が挙げられる。さらに、適当なドーパントをドーピングすることにより導電率を高くして用いてもよい。ドーパントとしては、溶液状態での分散安定性の点でポリスルホン酸、ポリスチレンスルホン酸、ナフタレンスルホン酸、アルキルナフタレンスルホン酸などの蒸気圧の低いものを用いるのが好ましい。なお、これらの有機溶媒または水に溶解あるいは分散する導電性材料をゲート電極１２に用いてもよい。
【００６３】
なお、有機溶媒または水に溶解あるいは分散する導電性材料の市販品の例としては、パーフェクトゴールド（登録商標）（金ペースト、真空冶金社製商品名）、パーフェクトカッパー（銅ペースト、真空冶金社製商品名）、Ｏｒｇａｃｏｎ  Ｐａｓｔｅ  ｖａｒｉａｎｔ  １／４、Ｐａｓｔｅ  ｖａｒｉａｎｔ  １／３（以上、印刷用透明ＰＥＤＯＴ／ＰＳＳインク、日本アグファ・ゲバルト社製商品名）、Ｏｒｇａｃｏｎ  Ｃａｒｂｏｎ  Ｐａｓｔｅ  ｖａｒｉａｎｔ  ２／２（カーボン電極ペースト、日本アグファ・ゲバルト社製商品名）、ＢＡＹＴＲＯＮ（登録商標）  Ｐ（ＰＥＤＴ／ＰＳＳ水溶液、日本スタルクヴィテック社製商品名）などが挙げられる。
【００６４】
また、ソース／ドレイン電極１４の材料は、半導体層１５とオーミック接触を形成する電極材料を用いることが好ましい。ソース／ドレイン電極１４と半導体層１５とのエネルギー障壁を低減することができる。具体的には半導体層１５に、キャリアがホールであるｐ型半導体を用いた場合は、電極材料の仕事関数（真空準位からフェルミ準位までのエネルギー差）が半導体層１５の仕事関数よりも大きい電極材料が好ましく、例えば、金（５．１ｅＶ）、白金（５．６５ｅＶ）、イリジウム（５．２７ｅＶ）、パラジウム（５．１２ｅＶ）、ニッケル（５．１５ｅＶ）やスズ・インジウム酸化物（ＩＴＯ）や酸化亜鉛（ＺｎＯ）などが挙げられる。また、ｎ型半導体を用いた場合は、電極材料の仕事関数が半導体層１５の仕事関数よりも小さい電極材料が好ましく、例えば、マグネシウム（３．６６ｅＶ）やバリウム（２．７ｅＶ）などのアルカリ土類金属、ガリウム（４．２ｅＶ）、インジウム（４．１２ｅＶ）、アルミニウム（４．２８ｅＶ）、銀（４．２６ｅＶ）などが挙げられる。なお、かっこ内の数値は仕事関数を示している。なお、ソース／ドレイン電極１４材料と半導体層１５材料の組み合わせは、具体的には半導体装置１０の電流―電圧特性を調べることにより、これらの接触面において電気抵抗がより低下するように選択してもよい。
【００６５】
さらに、２つのソース／ドレイン電極１４を互いに異なる仕事関数を有する材料より構成してもよい。半導体層１５にキャリアがホールであるｐ型半導体を用いた場合は、２つのソース／ドレイン電極のうち、ソース電極の材料に対してドレイン電極の材料の仕事関数を小さくなるように選択する。このように選択することにより、負のソース・ドレイン間電圧を印加した際と同じ方向に電位差が生じ、ソース・ドレイン間電圧として印加する電圧を低減することができる。例えばソース電極に金、ドレイン電極に銀を用いる。なお、ｎ型半導体を用いた場合は、ソース電極とドレイン電極の材料を入れ換えればよい。
【００６６】
ゲート電極１２およびソース／ドレイン電極１４の形成方法としては、公知のフォトリソグラフィ法やリフトオフ法を用いてこれらの電極のパターンを形成し、上記の導電性材料を蒸着法、スパッタ法によりパターニングされた導電膜を形成する方法や、アルミニウムや銅などの金属箔上に熱転写あるいはインクジェット等によりレジストのパターンを形成し、エッチングにより電極を形成してもよい。また、導電性ポリマーの溶液あるいは分散液、導電性微粒子分散液を直接インクジェット装置により噴射して電極を形成してもよく、カーボンブラックや導電性ポリマー、導電性微粒子を含む導電性インクや導電性ペーストなどを塗布した塗工膜をリソグラフィ法やレーザーアブレーション法などによりパターニングして形成してもよく、かかる導電性インクや導電性ペーストを凸版、凹版、平版、スクリーン印刷などの印刷法でパターニングされた電極を形成してもよい。
【００６７】
ソース／ドレイン電極１４は、断面形状が図２に示すように矩形形状の他、次に説明するようにテーパー形状等であってもよい。
【００６８】
図３（Ａ）〜（Ｃ）は、ソース／ドレイン電極の断面形状を異ならせた第１の実施の形態の変形例に係る半導体装置の断面図である。図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００６９】
図３（Ａ）を参照するに、半導体装置２０の２つのソース／ドレイン電極１４−１は、積層方向に対して互いの間隙が広がるテーパー形状、すなわち、下辺１４−１ｂよりも上辺１４−１ａが短い形状を有している。特に、２つのソース／ドレイン電極１４−１が互いに対向する面１４−１ｃがテーパー形状すなわち傾斜面を有していることに特徴がある。このような形状とすることにより、断面形状が矩形である場合よりもソース／ドレイン電極１４−１の互いに対向する面１４−１ｃと半導体層１５との界面に空隙が生じ難くなって接触状態が良好となり、電界効果に寄与する実効面積を増加することができる。なお、図示を省略するが、ソース／ドレイン電極１４−１を積層方向に対して互いの間隙が狭まるテーパー形状、すなわち下辺１４−１ｂよりも上辺１４−１ａが長い形状としてもよい。
【００７０】
また、図３（Ｂ）あるいは（Ｃ）に示すように、半導体装置２１、２２の２つのソース／ドレイン電極１４−２、１４−３の互いに対向する面１４−２ｃ、１４−３ｃが直線的な傾斜面のみならず、図３（Ｂ）に示す内側に凸状、あるいは図３（Ｃ）に示す内側に凹状の曲面形状としてもよい。テーパー形状と同様の効果を得ることができる。
【００７１】
図２に戻り、半導体層１５は、例えば膜厚が５ｎｍ〜５００ｎｍ（好ましくは１０ｎｍ〜２００ｎｍ）の範囲に設定される。５ｎｍより薄膜とすると半導体層１５中に形成される活性層の厚さが十分ではなく、トランジスタ特性を低下させてしまう。また、５００ｎｍよりも厚膜とすると、活性層の厚さと比較して過度に厚くなるためチャネル形成に寄与せず、さらにドレイン・オフ電流の増加の原因となる。
【００７２】
半導体層１５の材料としては、公知の有機半導体材料を用いることができ、特に塗布可能な有機低分子や有機高分子、有機オリゴマー等の有機半導体材料を用いることが製造容易、低製造コストの点で好ましい。有機低分子および有機オリゴマー材料としては、例えば、アントラセン、テトラセン、ペンタセンやそれらの置換誘導体を含むアセン分子材料、金属フタロシアニン、チオフェンオリゴマーやその誘導体、フラーレンＣ６０やカーボンナノチューブとその誘導体などが挙げられる。ペンタセンのような低分子系材料は真空蒸着法により成膜することが一般的であるが、J. E. Anthonyra et al, Org. Lett. vol. 4 p15 (2002)や、P. T. Herwig et al, Adv. Mater. vol.11, p480 (1999)に記載されるペンタセンの前駆体を用いて塗布した後に化学変化させることによりペンタセン膜を形成する方法を用いることができる。
【００７３】
また、有機高分子材料としては、π電子共役系高分子やσ電子共役系高分子またはこれらの誘導体が用いられる。π電子共役系高分子としては、例えば、ポリパラフェニレン、ポリアセチレン、ポリピロール、ポリチオフェン、ポリフラン、ポリセレノフェン、ポリアニリン、ポリアズレン、ポリピレン、ポリフルオレン、ポリパラフェニレンビニレン、ポリチエニレンビニレン、ポリベンゾフラン、ポリベンゾチオフェン、ポリインドール、ポリカルバゾール、ポリジベンゾフラン、ポリイソチアナフテン、ポリイソナフトチオフェン、ポリジアセチレン、ポリフェニレンスルフィド、ポリフェニレンオキシドなどが挙げられる。また生体材料としてデオキシリボ核酸（ＤＮＡ）を使用することも可能である。さらに、電子受容体と電子供与体からなる電荷移動錯体を使用することもできる。電子受容体の例としては、２，３−ジクロロ−５，６−ジシアノ−ｐ−ベンゾキノン、２，５−ジメチルテトラシアノキノジメタン、テトラシアノキノジメタンなどが挙げられる。電子供与体の例としては、ジベンゾテトラチアフルバレン、テトラセレナフルバレン、テトラチアフルバレン、テトラチアテトラセン、テトラメチルテトラチアフルバレンなどが挙げられる。上記の有機半導体材料は、複数を混合して用いてもよく、バインダ樹脂に分散して用いてもよい。
【００７４】
半導体層１５の材料として、キャリア密度の高い高分子有機半導体材料とキャリア密度の低い低分子有機半導体材料を混合して用いてもよい。ドレイン・オフ電流を低減すると共にキャリア移動度の低下を回避することができる。例えば、キャリア密度の高い高分子有機半導体材料としてはポリフルオレン誘導体が挙げられ、キャリア密度の低い低分子有機半導体材料としては電荷発生材料として用いられるブタジエン誘導体や芳香族第三級アミン誘導体が挙げられる。
【００７５】
半導体層１５の形成方法としては、スプレーコート法、スピンコート法、ブレードコート法、ディップコート法、キャスト法、ロールコート法、バーコート法、ダイコート法、スクリーン法およびＬＢ法等の塗布方法や、真空蒸着法、分子線エピタキシャル成長法、イオンクラスタービーム法、低エネルギーイオンビーム法、イオンプレーティング法、ＣＶＤ法、スパッタリング法、プラズマ重合法、電解重合法、化学重合法等が挙げられ、半導体層１５の材料に応じて使用することができる。
【００７６】
図４（Ａ）〜（Ｃ）は半導体層の表面形状を異ならせた第１の実施の形態の他の変形例に係る半導体装置の断面図である。図４（Ａ）〜（Ｃ）を参照するに、半導体装置３０〜３２の半導体層１５−１〜１５−３の絶縁膜１６側の表面１５−１ａ〜１５−３ａは、図２に示すように平面形状に限定されず、図４（Ａ）に示す凹状の表面１５−１ａや、図４（Ｂ）に示す凸状の表面１５−２ａ、あるいは図４（Ｃ）に示す曲面形状の表面１５−３ａを有していてもよい。これらの表面は半導体層１５−１〜１５−３を塗布した場合に形成されやすいが、ドレイン・オン電流に影響はなく、かつソース／ドレイン電極表面１４−１ａには半導体層１５−１〜１５−３が形成されないので、ドレイン・オフ電流を増加させることはない。絶縁膜１６との密着性および絶縁膜１６の被覆性の点で図２の平面形状表面や図４（Ａ）の凹状表面１５−１ａが好ましい。
【００７７】
図２に戻り、絶縁膜１６は、２つのソース／ドレイン電極１４および半導体層１５の表面に接して形成され、膜厚は特に限定されず、例えば１００ｎｍに設定される。絶縁膜１６の材料は、上述したゲート絶縁膜１３と同様の材料を用いることができる。なお、絶縁膜１６は、後述する第２の実施の形態に係る表示装置等に適用される場合は封止層や配向膜であってもよく、また、ソース／ドレイン電極１４および半導体層１５が空気中、減圧雰囲気中、絶縁性液体などの絶縁性の外部雰囲気に露出される際は絶縁膜１６を設けなくてもよい。
【００７８】
本実施の形態によれば、２つのソース／ドレイン電極１４の表面が半導体層１５から露出しており、さらに、その表面に絶縁膜１６が形成され、あるいはその表面が絶縁性の外部雰囲気に露出しているので、その表面から半導体層１５を介して電流が流れることを防止してドレイン・オフ電流を抑制し、オン／オフ比を向上することができる。
【００７９】
次に本実施の形態の半導体装置の製造方法について説明する。ここでは、図２に示す第１の実施の形態に係る半導体装置を例として説明する。
【００８０】
図５（Ａ）〜（Ｄ）は、第１の実施の形態の半導体装置の製造工程を示す図である。
【００８１】
まず、図５（Ａ）の工程では、絶縁性基板１１上に、例えばオフセット印刷法により金ナノ粒子を含むインクを用いてゲート電極１２のパターンを印刷し、乾燥（例えば加熱温度１００℃）および焼成（例えば加熱温度３００℃）して例えば膜厚１００ｎｍのゲート電極１２を形成する。次いでゲート電極１２上にスプレー法やディッピング法を用いてポリイミド膜などの有機絶縁膜を形成し加熱処理して膜厚３００ｎｍのゲート絶縁膜１３を形成する。
【００８２】
図５（Ａ）の工程ではさらに、ゲート絶縁膜１３を覆うように例えば電子ビーム蒸着法により例えば膜厚１００ｎｍのペンタセン膜の半導体層１５を形成する。
【００８３】
次いで図５（Ｂ）の工程では、ゲート絶縁膜１３上に例えば膜厚１μｍのレジスト膜４１を形成し、ソース／ドレイン電極１４のパターンをフォトリソグラフィ法によりレジスト膜４１に形成して開口部４１ｈを形成する。
【００８４】
図５（Ｂ）の工程ではさらに、パターニングされたレジスト膜４１をマスクとして、ＲＩＥ（反応性イオンエッチング）法やイオンミリング法などのドライエッチングやフェノールとハロゲン系溶剤を主成分とするレジスト剥離溶液等を用いたウェットエッチングを用いて半導体層１５にゲート絶縁膜１３の表面を露出する開口部１５ｈ（次の図５（Ｃ）および図５（Ｄ）の工程でソース／ドレイン電極１４が形成される。）を形成する。
【００８５】
次いで図５（Ｃ）の工程では、図５（Ｂ）の構造体のレジスト膜４１を除去し、ポリアセチレン等の導電性有機材料を含む溶液をスピンコート法、スプレー法などにより半導体層１５の開口部１５ｈを充填すると共に半導体層１５を覆うように塗布し、加熱乾燥して例えば膜厚３００ｎｍの電極層１４Ａを形成する。
【００８６】
次いで図５（Ｄ）の工程では、図５（Ｃ）の構造体の電極層１４Ａをプラズマエッチング法などのドライエッチングにより、半導体層１５の表面が露出するまで電極層１４Ａを研削し、ソース／ドレイン電極１４を形成する。半導体層１５上の電極層１４Ａはドレイン・オフ電流を増加する原因となるので完全に除去することが好ましい。
【００８７】
図５（Ｄ）の工程ではさらに、ソース／ドレイン電極１４、および半導体層１５を覆うように、例えば電子ビーム蒸着法により膜厚２００ｎｍのポリイミドからなる絶縁膜１６を形成する。以上により、第１の実施の形態の半導体装置が完成する。
【００８８】
本実施の形態の製造方法では、半導体層１５をソース／ドレイン電極１４よりも先に形成しているので、ソース／ドレイン電極１４表面に半導体層１５が形成されることがなく、かつ半導体層１５表面の電極層１４Ａが除去されているので、ソース／ドレイン電極１４表面から半導体層１５を介して流れる電流を防止し、ドレイン・オフ電流を抑制することができる。
【００８９】
次に第１変形例に係る製造方法を説明する。上述した第１の実施の形態の製造方法では、図５（Ｃ）においてレジスト膜４１を除去した後に開口部１５ｈに電極層１４Ａを充填したが、本変形例に係る製造方法では、レジスト膜４１を除去する前に電極層１４Ａを充填し、その後でレジスト膜４１とその上に堆積した電極層１４Ａをリフトオフする。
【００９０】
図６（Ａ）〜（Ｃ）は、第１の実施の形態の半導体装置の製造工程の第１変形例を示す図である。
【００９１】
まず、本変形例では上述した図５（Ａ）および図５（Ｂ）の工程と同様にして、図５（Ｂ）の構造体を形成する。
【００９２】
次いで図６（Ａ）の工程では、図５（Ｂ）の構造体に、例えばスパッタ法、ＣＶＤ法、真空蒸着法等により膜厚１２００ｎｍのニッケルの電極層１４Ａを形成する。
【００９３】
次いで図６（Ｂ）の工程では、図６（Ａ）の構造体のレジスト膜４１を溶解する溶剤を用いてレジスト膜４１とその上の電極層１４Ａをリフトオフし、半導体層１５表面を露出すると共にソース／ドレイン電極１４を形成する。
【００９４】
次いで図６（Ｃ）の工程では、必要があればウェットエッチングあるいはドライエッチングにより図６（Ｂ）の構造体のソース／ドレイン電極１４表面を研削する。次いで、図５（Ｄ）の工程と同様にして、ソース／ドレイン電極１４、および半導体層１５を覆う絶縁膜１６を形成する。
【００９５】
第１変形例の製造方法によれば、上述した第１の実施の形態の半導体装置の製造方法の効果に加えて、レジスト膜４１上の電極層１４Ａをリフトオフによって除去することにより、図５（Ｄ）において説明した半導体層１５表面の電極層１４Ａの研削工程を省略することができる。
【００９６】
次に第２変形例に係る製造方法を説明する。上述した製造方法では、半導体層を先に形成し、次いで電極層を塗布法等により形成したが、第２変形例に係る製造方法ではソース／ドレイン電極を先に形成し、次いで塗布法等により半導体層を形成する。
【００９７】
図７（Ａ）〜（Ｄ）は、第１の実施の形態の半導体装置の製造工程の第２変形例を示す図である。
【００９８】
まず、図７（Ａ）の工程では、図５（Ａ）の工程と同様にして絶縁性基板１１上にゲート電極１２およびゲート絶縁膜１３を順次形成する。
【００９９】
図７（Ａ）の工程ではさらに、ゲート絶縁膜上にスピンコート法、ディップ法等により導電性有機材料を塗布し例えば膜厚２００ｎｍの電極層１４Ａを形成する。
【０１００】
次いで図７（Ｂ）の工程では、電極層１４Ａ上に例えば膜厚１μｍのレジスト膜４２を形成し、ソース／ドレイン電極１４のパターンをフォトリソグラフィ法によりパターニングし、レジスト膜４２に開口部４２ｈを形成する。
【０１０１】
図７（Ｂ）の工程ではさらに、パターニングされたレジスト膜４２をマスクとして、ＲＩＥ（反応性イオンエッチング）法やイオンミリング法などのドライエッチングやフェノールなどのアルカリ性の剥離溶液等を用いたウェットエッチングにより電極層１４Ａをゲート絶縁膜１３表面が露出するまで研削し、開口部１４ｈ（次の図７（Ｃ）および図７（Ｄ）の工程で半導体層１５が形成される。）、およびソース／ドレイン電極１４を形成する。
【０１０２】
次いで図７（Ｃ）の工程では、図７（Ｂ）の構造体の表面を覆う半導体層１５を形成する。半導体層１５は、例えばスピンコート法を用いてポリヘキシルチオフェンからなる溶液を塗布し加熱して、例えば膜厚１００ｎｍの半導体層１５を形成する。
【０１０３】
次いで図７（Ｄ）の工程では、半導体層１５の表面をウェットエッチングあるいはドライエッチングによりソース／ドレイン電極１４表面が露出するまで研削する。ここで、エッチング液はエッチング選択性を有する、例えばフェノールを含むアルカリ性のエッチング液を用いる。また、アルゴンガスを用いたイオンミリングを用いてもよい。
【０１０４】
図７（Ｄ）の工程ではさらに、ソース／ドレイン電極１４および半導体層１５の表面を覆う絶縁膜を図５（Ｄ）の工程と同様にして形成する。以上により、第１の実施の形態の半導体装置が完成する。
【０１０５】
第２変形例の製造方法では、パターニングしたソース／ドレイン電極１４を形成した後に半導体層１５を形成し、ソース／ドレイン電極１４表面の半導体層１５をエッチングにより容易に除去することができ、ソース／ドレイン電極１４表面から半導体層１５を介して流れる電流を防止してドレイン・オフ電流を抑制することができる。
【０１０６】
次に、第３変形例に係る製造方法を説明する。第３変形例に係る製造方法では、第２変形例においてソース／ドレイン電極１４表面の半導体層１５をリフトオフ法を用いて除去する。
【０１０７】
図８（Ａ）〜（Ｃ）は、第１の実施の形態の半導体装置の製造方法の第３変形例を示す図である。
【０１０８】
まず、本変形例では上述した図７（Ａ）および図７（Ｂ）の工程と同様にして、図７（Ｂ）の構造体を形成する。
【０１０９】
次いで図８（Ａ）の工程では、図７（Ｂ）の構造体に、例えばスピンコート法により、膜厚約１５００ｎｍのポリフェニレンビニレンの半導体層１５を形成する。
【０１１０】
次いで図８（Ｂ）の工程では、レジスト膜４２を溶解する溶剤を用いてレジスト膜４２とその上の半導体層１５をリフトオフし、ソース／ドレイン電極１４の表面を露出する。
【０１１１】
次いで図８（Ｃ）の工程では、必要があればウェットエッチングあるいはドライエッチングにより図８（Ｂ）の構造体の半導体層１５表面を研削する。次いで、ソース／ドレイン電極１４および半導体層１５の表面を覆う絶縁膜を図５（Ｄ）の工程と同様にして形成する。
【０１１２】
第３変形例の製造方法によれば、第２変形例の製造方法の効果に加えて、レジスト膜４２上の半導体層１５をリフトオフによって除去することにより、ソース／ドレイン電極１４表面の半導体層１５の研削工程を省略することができ、清浄なソース／ドレイン電極１４表面を容易に得ることができる。
【０１１３】
なお、上述した第１の実施の形態および第１〜第３変形例の製造方法では、フォトリソグラフィ法およびエッチング法等により半導体層あるいはソース／ドレイン電極をパターニングする例を示したが、印刷法によりパターニングされた半導体層あるいはソース／ドレイン電極をゲート絶縁膜あるいは絶縁性基板上に直接形成してもよい。印刷法はフォトリソグラフィ法等のパターニング工程を省略できると共に、量産性が良好であるので半導体装置の低コスト化を図ることができる。印刷法としては、例えばオフセット印刷法、スクリーン印刷法、孔版印刷法等の公知の印刷法を用いることができ、高精細なパターンが形成できる点でオフセット印刷法が好ましい。
【０１１４】
上述した第１の実施の形態に係る半導体装置ではプレーナー型構造の半導体装置を例に説明したが、次に逆スタガー型構造の半導体装置について説明する。
【０１１５】
図９は、第１の実施の形態のその他の変形例に係る逆スタガー型構造の半導体装置の断面図である。図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【０１１６】
図９を参照するに、第１の実施の形態のその他の変形例に係る半導体装置４０は、絶縁性基板１１と、絶縁性基板１１上に所定の距離を有して離隔して配置された２つのソース／ドレイン電極１４と、絶縁性基板１１表面を覆うと共にソース／ドレイン電極１４間を充填する半導体層１５と、ソース／ドレイン電極１４および半導体層１５の表面を覆うゲート絶縁膜１３と、ゲート絶縁膜１３上に選択的に形成されたゲート電極１２から構成されている。
【０１１７】
半導体装置４０は、ソース／ドレイン電極１４が絶縁性基板１１とゲート絶縁膜１３に挟まれて形成されているので、絶縁性基板１１側やゲート絶縁膜１３側の表面からの半導体層１５を介してのドレイン電流のリークを防止することができる。また、半導体層１５が絶縁性基板１１とゲート絶縁膜１３に挟まれて形成されているので、半導体装置４０の使用時に外部の雰囲気に曝されることがない。したがって、半導体層１５の有機半導体材料の電気特性を劣化させる水分や酸素との接触や侵入を回避することができ、耐久性を向上することができる。
【０１１８】
なお、半導体装置４０のソース／ドレイン電極１４は、図３（Ａ）〜（Ｃ）に示す変形例に係る半導体装置のソース／ドレイン電極１４−１〜１４−３の形状を有していてもよい。
【０１１９】
半導体装置４０の製造方法は、ソース／ドレイン電極１４および半導体層１５を先に形成し、その後にゲート絶縁膜１３とゲート電極１２を形成する以外は上述した図５〜図８において説明した実施の形態および変形例の製造方法と略同様であるので説明を省略する。
【０１２０】
次に、本実施の形態に係る実施例と本発明によらない比較例について説明する。
【０１２１】
［実施例１］
本実施例では、図２に示す第１の実施の形態に係る半導体装置と同様の構造の有機トランジスタを作製した。
【０１２２】
まず、３０ｍｍ角、厚さ１．１ｍｍのガラス基板（コーニング社製、商品名７０５９）の表面に、真空蒸着装置を用いて厚さ７０ｎｍのアルミニウム膜のゲート電極（ゲート長５０μｍ、ゲート幅２５０μｍ）を形成した。このときの真空度は６．７×１０-4Ｐａ（５×１０-6Ｔｏｒｒ）、成膜速度は０．３〜０．５ｎｍ／秒、基板温度は特に制御せず室温（２５℃）とし、膜厚は真空蒸着装置の水晶振動子によりモニターした。
【０１２３】
次いで、ゲート電極を覆うゲート絶縁膜をシアノエチルプルラン膜（膜厚３００ｎｍ）とポリイミド樹脂膜（膜厚３００ｎｍ）をスピンコート法を用いて順次積層して形成した。なお、このゲート絶縁膜の比誘電率は６であった。
【０１２４】
次いで、ゲート絶縁膜上にソース／ドレイン電極形状の開口部を有するメタルマスクを配置した後、金（Ａｕ）を用いて真空蒸着装置を用いてソース／ドレイン電極を形成した。ソース／ドレイン電極の形状を１ｍｍ×１０ｍｍの矩形とし膜厚を５０ｎｍとした。蒸着の際の真空度は６．７×１０-4Ｐａ（５×１０-6Ｔｏｒｒ）、成膜速度は０．２〜０．３ｎｍ／秒、基板温度は特に制御せず室温（２５℃）とした。反射型光学顕微鏡（オリンパス社製、商品名ＢＨＭＪ−５０）によりこの膜を観察したところ、ソース電極とドレイン電極間距離（チャネル長）は１０μｍ、電極長さ（チャネル幅）は１０ｍｍであった。
【０１２５】
次いで、真空蒸着装置を用いてゲート絶縁膜表面とソース／ドレイン電極を覆うペンタセン（アルドリッチ社製）を用いて半導体層（膜厚１００ｎｍ）を形成した。蒸着の際の真空度４．０×１０-4Ｐａ（３×１０-6Ｔｏｒｒ）、蒸着源温度２２０℃、成膜速度０．３ｎｍ／秒、基板温度２５℃に設定した。なお、蒸着源温度が２２０℃になるまでに昇華等する蒸気はシャッターを用いて遮断し、被蒸着物に到達しないようにした。
【０１２６】
次いで、ペンタセン膜をソース／ドレイン電極が露出するまでプラズマエッチング装置（出力１００Ｗ、時間９０秒）により研削し、ソース／ドレイン電極上のペンタセン膜が完全に除去されていることを反射型光学顕微鏡（前出）により確認した。以上により実施例１に係る有機トランジスタが得られた。なお、本実施例の有機トランジスタの形成雰囲気は真空蒸着を除いて窒素雰囲気で行った。後述する他の実施例および比較例においても同様である。
【０１２７】
［比較例１］
本発明によらない比較例１の有機トランジスタは、実施例１においてソース／ドレイン電極上のペンタセン膜を除去するプラズマエッチングを行わなかった以外は実施例１と同様にして形成した。
【０１２８】
図１０は実施例１および比較例１の有機トランジスタの特性図であり、０Vのゲート電圧ＶGに対して、ソース・ドレイン間電圧Ｖdsを０Vから−２０Ｖまで印加したときにソース・ドレイン間に流れるドレイン電流Ｉdを示した図である。横軸がソース・ドレイン間電圧Ｖds、縦軸がドレイン電流Ｉdを示す。
【０１２９】
図１０を参照するに、ソース・ドレイン間電圧Ｖdsが−２０Ｖにおいて比較例１はドレイン・オフ電流が２８０μＡであるのに対して、実施例１はドレイン・オフ電流が２２０μＡであり比較例１よりも低減されていることが分かる。これは、実施例１ではソース／ドレイン電極上のペンタセン膜を除去しているので、ソース／ドレイン電極上のペンタセン膜を介して流れるドレイン・オフ電流の分が低減されているためである。
【０１３０】
なお、電流−電圧特性の測定は窒素雰囲気下で半導体パラメータアナライザー（ヒューレット・パッカード社製、型式：４１４５Ｂ）を使用した。
【０１３１】
［実施例２］
本実施例では、実施例１と同様の構造の有機トランジスタを作製した。
【０１３２】
まず、実施例１と同様にして３０ｍｍ角、厚さ１．１ｍｍのガラス基板（前出）の表面に膜厚７０ｎｍのアルミニウム膜のゲート電極を形成した。
【０１３３】
次いで、ゲート電極を覆うゲート絶縁膜を電子ビーム蒸着法を用いてシリコン酸化膜を（膜厚３００ｎｍ）を形成した。成膜条件は、真空度１．１×１０-3Ｐａ（８×１０-6Ｔｏｒｒ）、加速電圧４．５ｋＶ、エミッション電流３０ｍＡ、蒸着源温度２２０℃、成膜速度１．６７ｎｍ／秒に設定した。
【０１３４】
次いで、ゲート絶縁膜上に、真空蒸着法によりクロム膜（膜厚１０ｎｍ）／Ａｕ膜（膜厚６０ｎｍ）を順次積層し電極層を形成した。蒸着の際の真空度は６．７×１０-4Ｐａ（５×１０-6Ｔｏｒｒ）、成膜速度は０．２〜０．３ｎｍ／秒、基板温度は特に制御せず室温（２５℃）とした。
【０１３５】
次いで、電極層上にスピンコート法によりポジ型レジスト膜を膜厚約１μｍに形成し、フォトリソグラフィ法を用いてソース電極およびドレイン電極のパターンをパターニングした。
【０１３６】
次いでレジスト膜をマスクとしてＲＩＥ法により電極層をゲート絶縁膜が露出するまでパターニングしてソース／ドレイン電極を形成した。ソース／ドレイン電極の形状を１ｍｍ×１０ｍｍの矩形とし、ソース電極とドレイン電極間距離（チャネル長）は１０μｍ、チャネル幅は１０ｍｍとした。
【０１３７】
次いで、ゲート絶縁膜表面およびパターニングしたレジスト膜上に真空蒸着法を用いてペンタセン（前出）を用いてペンタセン半導体層（膜厚２００ｎｍ）を形成した。蒸着の際の真空度４．０×１０-4Ｐａ（３×１０-6Ｔｏｒｒ）、蒸着源温度２２０℃、成膜速度０．３ｎｍ／秒、基板温度２５℃に設定した。なお、蒸着源温度が２２０℃になるまでに昇華等する蒸気はシャッターを用いて遮断し、被蒸着物に到達しないようにした。
【０１３８】
次いで、アセトンを用いてレジスト膜およびその表面のペンタセン半導体層をリフトオフし、ソース／ドレイン電極上のペンタセン膜が完全に除去されていることを反射型光学顕微鏡（前出）により確認した。以上により実施例２に係る有機トランジスタが得られた。
【０１３９】
［実施例３］
本実施例では、実施例１と同様の構造の有機トランジスタを作製した。
【０１４０】
まず、実施例２と同様にして、ガラス基板上にアルミニウム膜のゲート電極、シリコン酸化膜のゲート絶縁膜、電極層、ポジ型レジスト膜を順次形成し、ソース／ドレイン電極のパターンをパターニングした。
【０１４１】
パターニングしたレジスト膜をマスクとして、フェノールを主成分とするアルカリ性溶剤を用いて電極層をゲート絶縁膜が露出するまでウェットエッチングを行って、実施例２と同様の形状および寸法のソース／ドレイン電極を形成し、次いでレジスト膜を除去した。
【０１４２】
次いで、ゲート絶縁膜表面およびソース／ドレイン電極上に真空蒸着法を用いてペンタセン（前出）を用いてペンタセン半導体層（膜厚１００ｎｍ）を形成した。蒸着の際の真空度４．０×１０-4Ｐａ（３×１０-6Ｔｏｒｒ）、蒸着源温度２２０℃、成膜速度０．３ｎｍ／秒、基板温度２５℃に設定した。なお、蒸着源温度が２２０℃になるまでに昇華等する蒸気はシャッターを用いて遮断し、被蒸着物に到達しないようにした。
【０１４３】
次いで、ペンタセン膜をソース／ドレイン電極が露出するまでプラズマエッチング装置（出力１００Ｗ、時間９０秒）により研削し、ソース／ドレイン電極上のペンタセン膜が完全に除去されていることを反射型光学顕微鏡（前出）により確認した。以上により実施例３に係る有機トランジスタが得られた。
【０１４４】
［比較例２］
本発明によらない比較例２の有機トランジスタは、実施例３においてソース／ドレイン電極上のペンタセン膜を除去するプラズマエッチングを行わなかった以外は実施例３と同様にして形成した。
【０１４５】
図１１は実施例２、３、および比較例１の有機トランジスタの特性図であり、０Vのゲート電圧ＶGに対して、ソース・ドレイン間電圧Ｖdsを０Vから−２０Ｖまで印加したときにソース・ドレイン間に流れるドレイン電流Ｉdを示した図である。横軸がソース・ドレイン間電圧Ｖds、縦軸がドレイン電流Ｉdを示す。
【０１４６】
図１１を参照するに、ソース・ドレイン間電圧Ｖdsが−２０Ｖにおいて比較例２はドレイン・オフ電流が２５０μＡであるのに対して、実施例２は１５５μＡ、実施例３は１４０μＡであり、比較例２よりも低減されていることが分かる。このことから、ソース／ドレイン電極上のペンタセン半導体層を除去することにより、この部分ペンタセン半導体層を介して流れるドレイン・オフ電流を防止してドレイン・オフ電流の総量を低減でき、オン・オフ比を向上することができる。
【０１４７】
（第２の実施の形態）
図１２は、本発明の第２の実施の形態に係る液晶表示装置の要部断面図である。図１２を参照するに、本実施の形態の液晶表示装置５０は、透明基板５１と、透明基板５１上に、ＴＦＴアレイ部５２、液晶素子部５３、透明電極部５４、透明基板５５が順次積層された構成となっている。
【０１４８】
透明基板５１、５５は、ガラス基板や、ポリエステル、ポリカーボネート、ポリアリレート、ポリエーテルスルフォン等のプラスチック基板を用いることができる。透明電極部５４は、ＩＴＯ膜、ＺＴＯ膜等の透明な導電性酸化物材料などを用いることができる。
【０１４９】
液晶素子部５３は配向膜／液晶／配向膜から構成され、液晶はその表示方式として、例えば、ツイステッドネマティック（ＴＮ）方式、スーパーツイステッドネマティック（ＳＴＮ）方式、ゲストホスト液晶、高分子分散型液晶（ＰＤＬＣ）など、公知の表示方式を用いることができる。反射型液晶表示装置には明るい白色表示が得られる点でＰＤＬＣが好ましい。
【０１５０】
ＴＦＴアレイ部５２は、透明基板５１上にマトリックス状に配列されたトランジスタ５６と、トランジスタ５６のドレイン電極５８に電気的に接続された画素電極５９と、ゲート電極６０に電気的に接続され、ゲート電圧を供給するゲートバスライン（不図示）と、ソース電極６１に駆動電圧を供給するソースバスライン（不図示）などから構成されている。トランジスタ５６は、透明基板５１上に形成されたゲート電極６０、透明基板５１表面およびゲート電極６０を覆うゲート絶縁膜６２、ゲート絶縁膜６２上に形成された半導体層６３、半導体層上６３に離隔して形成されたソース電極６１およびドレイン電極５８、半導体層６３表面とソース電極６１およびドレイン電極５８を覆う絶縁膜６４から構成されている。
【０１５１】
液晶表示装置５０は、ゲートバスラインおよびソースバスラインを介して信号が供給されることにより選択的にトランジスタ５６がオンとなりドレイン電極５８を介して駆動電圧が画素電極５９に供給され、画素電極５９と透明電極部５４との間の液晶素子部５３の液晶に電界が印加されることにより、透明基板５１の裏面側から入射されるバックライト光の透過あるいは遮断の切り換えが行われ、透明基板５４から出射された光により画像表示が行われる。
【０１５２】
本実施の形態の液晶表示装置５０はＴＦＴアレイ部５２のトランジスタ５６に特徴がある。トランジスタ５６には、第１の実施の形態の半導体装置およびその変形例の半導体装置のいずれかを用いる。具体的には、図１２には、図２に示す第１の実施の形態の半導体装置１０を例に示したが、図３（Ａ）〜（Ｃ）に示す変形例に係る半導体装置２０〜２２、あるいは図４（Ａ）〜（Ｃ）に示す他の変形例に係る半導体装置３０〜３２、あるいは図９に示すその他の変形例に係る半導体装置４０を用いてもよい。トランジスタ５６は、上述したようにソース電極６１およびドレイン電極５８の表面が半導体層６３に覆われていないので、ドレイン・オフ電流が抑制されオン／オフ比の向上が図られている。したがって、液晶表示装置５０は表示性能として高いコントラスト比、優れた視認性、および長期信頼性を有している。
【０１５３】
なお、透明基板５５上に公知のカラーフィルターを形成することによりカラー液晶表示装置として用いることができる。
【０１５４】
また、表示装置としては、上記の液晶表示装置５０の液晶素子部５３の替わりに公知の有機ＥＬ（エレクトロルミネッセンス）素子部や電気泳動素子部を用いることにより、それぞれ有機ＥＬ表示装置、電気泳動表示装置としてもよい。
【０１５５】
以上本発明の好ましい実施の形態について詳述したが、本発明は係る特定の実施の形態に限定されるものではなく、特許請求の範囲に記載された本発明の範囲内において、種々の変形・変更が可能である。
【図面の簡単な説明】
【０１５６】
【図１】従来の有機トランジスタの断面図である。
【図２】本発明の第１の実施の形態に係る半導体装置の断面図である。
【図３】（Ａ）〜（Ｃ）は第１の実施の形態の変形例に係る半導体装置の断面図である。
【図４】（Ａ）〜（Ｃ）は第１の実施の形態の他の変形例に係る半導体装置の断面図である。
【図５】（Ａ）〜（Ｄ）は第１の実施の形態の半導体装置の製造工程を示す図である。
【図６】（Ａ）〜（Ｃ）は、第１の実施の形態の半導体装置の製造工程の第１変形例を示す図である。
【図７】（Ａ）〜（Ｄ）は、第１の実施の形態の半導体装置の製造工程の第２変形例を示す図である。
【図８】（Ａ）〜（Ｃ）は、第１の実施の形態の半導体装置の製造工程の第３変形例を示す図である。
【図９】第１の実施の形態のその他の変形例に係る半導体装置の断面図である。
【図１０】実施例１および比較例１の有機トランジスタの特性図である。
【図１１】実施例２、３、および比較例１の有機トランジスタの特性図である。
【図１２】本発明の第２の実施の形態に係る液晶表示装置の要部断面図である。
【符号の説明】
【０１５７】
１０、２０〜２２、３０〜３２、４０    半導体装置
１１          絶縁性基板
１２、６０    ゲート電極
１３、６２    ゲート絶縁膜
１４、１４−１〜３  ソース／ドレイン電極
１４Ａ        電極層
１５、６３    半導体層
１６、６４    絶縁膜
５０          液晶表示装置
５１、５５    透明基板
５２          ＴＦＴアレイ部
５３          液晶素子部
５４          透明電極部
５６          トランジスタ
５８          ドレイン電極
５９          画素電極
６１          ソース電極
【図１】
2005223049.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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