(57)【要約】【課題】１台の送受信器で列車検知信号・列車制御信号等の送受信処理を行い、送受信の演算負荷を軽減することにある。【解決手段】演算処理用のプロセッサを使用してディジタルフィルタ、周波数変換、変調・復調の信号処理を行う軌道回路用送受信器であって、受信処理系の信号処理の過程において、軌道からの入力をＡ／Ｄ４１でディジタル変換し、サンプリング周波数ｆｓをｆｓ１からｆｓ２（ｆｓ１＞ｆｓ２）に変換するため、デシメーション（間引き）フィルタ（ＦＩＲ（有限インパルス応答）型）４２に入力する。この出力は、周波数変換器４３に入力され、ｆｓをｆｓ２からｆｓ３（ｆｓ２＞ｆｓ３）に変換するため、デシメーションフィルタ４４に入力される。その後、レベル演算器４６で受信レベルを出力し、同時に復調器４８でディジタルデータＲＸＤを出力する。このように信号処理の過程でサンプリング周波数を段階的に変化させる。【選択図】    図４
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【特許請求の範囲】
【請求項１】
列車検知信号（ＴＤ信号）・列車制御信号（ＡＴＣ信号）の送信処理、前記ＴＤ信号の受信処理、当該送受信器出力信号の監視処理を行う軌道回路用送受信器において、
演算処理用のプロセッサを有し、前記プロセッサを使用してディジタルフィルタ、周波数変換、変調・復調の信号処理を行い、前記信号処理の過程でサンプリング周波数を段階的に変化させる処理形態を有することを特徴とする軌道回路用送受信器。
【請求項２】
請求項１において、前記信号処理の過程でサンプリング周波数を段階的に変化させる際、前記サンプリング周波数の変換に任意数のデシメーションフィルタ（間引きフィルタ）またはインタポレーションフィルタ（補間フィルタ）を使用し、そのうち少なくとも一つはＦＩＲ（有限インパルス応答）型フィルタであることを特徴とする軌道回路用送受信器。
【請求項３】
請求項２において、前記デシメーションフィルタ（間引きフィルタ）は、遅延器、フィルタ係数ｈｉ（ｉ＝０，１，２，３・・・）、ダウンサンプラーを備え、入力ｘ（ｚ）に対する１サンプル遅延器（ｚ￣１）の出力をｚ￣１ｘ（ｚ）と表すとき、前記ＦＩＲ（有限インパルス応答）への入力信号はｘ（ｚ）、ｚ￣１ｘ（ｚ）、ｚ￣２ｘ（ｚ）、・・・となり、前記フィルタ係数ｈｉと前記入力信号ｘ（ｚ）、ｚ￣１ｘ（ｚ）、ｚ￣２ｘ（ｚ）、・・・との乗算を行う前に前記ダウンサンプラーによって前記入力信号の間引き処理を行い、その後、最も速いサンプリング周波数より遅いサンプリング周波数で前記フィルタ係数と前記間引き処理後の前記入力信号の乗算と加算処理を行うことを特徴とする軌道回路用送受信器。
【請求項４】
請求項２において、前記インタポレーションフィルタ（補間フィルタ）は、遅延器、フィルタ係数ｈｉ（ｉ＝０，１，２，３・・・）、アップサンプラーを備え、前記ＦＩＲ（有限インパルス応答）では前記フィルタ係数ｈｉと入力信号ｘ（ｚ）の乗算を最も速いサンプリング周波数より遅いサンプリング周波数で行ってから、前記アップサンプラーによって前記入力信号の補間を行い、その後、最も速いサンプリング周波数によってデータの１サンプル遅延と加算を行うことを特徴とする軌道回路用送受信器。
【請求項５】
請求項１から請求項４のいずれかにおいて、前記プロセッサは、１台で複数チャネルの送信処理及び受信処理を行うことを特徴とする軌道回路用送受信器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、鉄道用保安装置（ＡＴＣ装置）に用いる軌道回路用送受信器に関する。
【０００２】
【従来の技術】
鉄道用保安装置（以下、ＡＴＣ装置）は、地上から軌道回路（レール）に列車検知信号（以下、ＴＤ信号）を送出し、列車の車軸短絡によってＴＤ信号電圧が低下することによって列車を検知している。また、任意の軌道に侵入した列車に対して決められた速度信号を表す列車制御信号（以下、ＡＴＣ信号）を地上から出力し、車上制御器がこれを受信する。近年開発されたディジタルＡＴＣシステムでは、速度信号の代わりに、停止しなければならない軌道名称等の情報を含んだディジタルＡＴＣ信号を列車に出力している。
一方、ＡＴＣ装置は高い安全性が要求されるシステムであり、フェールセーフなシステムとしなければならない。この場合のフェールセーフとは、ＡＴＣシステムを構成する任意の装置が故障した場合には、必ず信号が異常な状態となり、これを受信した列車がブレーキ出力して停止することであり、別の側面から見れば、任意の軌道回路に着目した場合、列車が在線・非在線に拘らず、列車在線と判定することである。
送受信器の出力信号レベルの増大故障を見落とすことは、列車の車軸短絡によるＴＤ信号電圧の低下を妨げることになるので、フェールアウトとなる。そのため、軌道回路に信号を出力する機能を有する送受信器には、出力信号（出力電圧・出力電流）を監視する機能も要求されている。
このような要求に対し、従来の送受信器は図７に示すような構成で機能を実現している。図７において、送受信器の上位装置７１、送受信器はＡＴＣ出力部７２、ＴＤ出力部７３、出力監視部７４、ＴＤ入力部７５、電力増幅部７６から構成している。また、送受信器には、出力用マッチングトランス（以下、出力ＭＴ）７７、電流トランス（以下、ＣＴ）７８、入力用マッチングトランス（以下、入力ＭＴ）７９が接続される。
まず、送受信器は、上位装置７１からＡＴＣ出力指令を受け取ると、ＡＴＣ出力部７２から規定の周波数のＡＴＣ信号を発生し、電力増幅部７６、出力ＭＴ７７を介して軌道回路に出力する。また、上位装置７１からＴＤ出力指令を受け取ると、ＴＤ出力部７３から規定の周波数のＴＤ信号を発生し、ＡＴＣ出力のときと同一の手順で軌道回路にＴＤ信号が出力される。一方、ＡＴＣ信号及びＴＤ信号の出力電圧・電流は出力ＭＴ７７とＣＴ７８を介して出力監視部７４に入力され、ここで電圧信号・電流信号が規定の範囲内にあるか否かを監視する。規定外となった場合には、その結果を上位装置７１に通報し、ＡＴＣ信号・ＴＤ信号の出力が停止される。なお、出力監視部７４の制御するリレーを電力増幅部７６と出力ＭＴ７７の間におき、出力監視部７４の監視異常の判断によりリレーを制御して信号出力を停止する場合もある。
次に、軌道回路から入力ＭＴ７９を介してＴＤ信号が入力されると、ＴＤ入力部７５によってＴＤ信号の検波・復調が行われ、その結果を上位装置７１に出力する。
以上のように、従来の送受信器は、ＴＤ信号の出力・ＡＴＣ信号の出力・ＴＤ信号の入力・送受信器出力信号の監視をそれぞれ別々の装置に分けて実現している。
【０００３】
【発明が解決しようとする課題】
送受信器は、軌道回路数と同等の員数が必要となるため、従来の送受信器は構成する機器数が多いという問題があった。
本発明の課題は、このような事情に鑑み、１台の送受信器でＴＤ信号・ＡＴＣ信号の送信処理、ＴＤ信号の受信処理、送受信器出力信号の監視処理を行い、送受信の演算負荷を軽減するに好適な軌道回路用送受信器を提供することにある。
【０００４】
【課題を解決するための手段】
上記課題を解決するため、演算処理用のプロセッサを有し、このプロセッサを使用してディジタルフィルタ、周波数変換、変調・復調の信号処理を行い、この信号処理の過程でサンプリング周波数を段階的に変化させる処理形態を有する。
ここで、信号処理の過程でサンプリング周波数を段階的に変化させる際、サンプリング周波数の変換に任意数のデシメーションフィルタ（間引きフィルタ）またはインタポレーションフィルタ（補間フィルタ）を使用し、そのうち少なくとも一つはＦＩＲ（有限インパルス応答）型フィルタを用いる。
ここで、デシメーションフィルタ（間引きフィルタ）は、入力ｘ（ｚ）に対する１サンプル遅延器（ｚ￣１）の出力をｚ￣１ｘ（ｚ）と表すとき、前記ＦＩＲ（有限インパルス応答）への入力信号はｘ（ｚ）、ｚ￣１ｘ（ｚ）、ｚ￣２ｘ（ｚ）、・・・となり、前記フィルタ係数ｈｉと前記入力信号ｘ（ｚ）、ｚ￣１ｘ（ｚ）、ｚ￣２ｘ（ｚ）、・・・との乗算を行う前に前記ダウンサンプラーによって前記入力信号の間引き処理を行い、その後、最も速いサンプリング周波数より遅いサンプリング周波数で前記フィルタ係数と前記間引き処理後の前記入力信号の乗算と加算処理を行う。
ここで、インタポレーションフィルタ（補間フィルタ）は、ＦＩＲ（有限インパルス応答）ではフィルタ係数ｈｉと入力信号ｘ（ｚ）の乗算を最も速いサンプリング周波数より遅いサンプリング周波数で行ってから、アップサンプラーによって入力信号の補間を行い、その後、最も速いサンプリング周波数によってデータの１サンプル遅延と加算を行う。
ここで、１台のプロセッサで複数チャネルの送信処理及び受信処理を行う。
【０００５】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。
図１は、本発明による軌道回路用送受信器の一実施形態であり、鉄道用保安装置（ＡＴＣ装置）の地上側設備において軌道（レール）に列車制御信号（ＡＴＣ信号）と列車検知信号（ＴＤ信号）を送信する機能を有する送受信器のブロック図を示す。
本送受信器は、上位装置からＩ／Ｏ    ＬＡＮと呼ばれるネットワークを介して電文を受信し、これをディジタル周波数変調（ＭＳＫ：ミニマム・シフト・キーイング）後にレールに送信する機能を有する。
図１において、本送受信器は、ＣＰＵ１１ａ，１１ｂ、周波数変調やディジタルフィルタ等の信号処理を専門に行うＤＳＰ（ディジタル・シグナル・プロセッサ）１４ａ，１４ｂ、ネットワーク制御を行うＣＡＮ（コントロール・エリア・ネットワーク）１３、ＣＰＵ１１ａ，１１ｂが互いに通信媒体として用いるＤＰＲＡＭ（デュアル・ポート・ＲＡＭ）１２、アナログ信号とディジタル信号との変換を行うディジタルアナログコンバーター（略して、Ｄ／Ａ）１５ａ，１６ｂ及びアナログディジタルコンバーター（略して、Ａ／Ｄ）１５ｂ，１６ａ、交番信号を整流するＦＳＡＮＤ（フェール・セーフ・アンド）１７ａ・ＦＳＡＭＰ（フェール・セーフ・アンプ）１７ｂ、整流された交番信号により駆動される切換リレー（ＣＯＲ）２０、Ｄ／Ａ１５ａ，１６ｂが出力した低電圧のアナログ信号を電力増幅するＰＷＭ変換部１８及びＰＷＭ信号から不要な信号成分を除去するＢＰＦ（バンド・パス・フィルタ）１９からなる。
また、本送受信器は、２重系で動作させ、動作系／待機系を切り換えて使用する。
【０００６】
以下、本実施形態の動作を説明する。
まず、図示されていない上位装置からＩ／Ｏ    ＬＡＮを介して動作系／待機系の認識を指示する電文が送られてくると、ＣＡＮ１３が受信制御し、１次局であるＣＰＵ１１ａに割り込みをかける。ＣＰＵ１１ａは、電文を取得すると、ＤＰＲＡＭ１２を介して２次局であるＣＰＵ１１ｂに電文を伝達する。そして、ＣＰＵ１１ａ，１１ｂは電文を解読し、例えば動作系と指示された場合は、互いに位相が９０度ずれている交番信号を生成してＦＳＡＮＤ１７ａ・ＦＳＡＭＰ１７ｂに出力し、ＣＯＲ２０を駆動する。このとき、ＣＯＲ２０の接点は各ＣＰＵ１１ａ，１１ｂに入力され、ＣＯＲ２０の制御状態と接点状態の整合が取れなければ、両ＣＰＵ１１ａ，１１ｂは直ちに交番信号を停止し、ＰＷＭ停止信号を有効とする。
続いて、上位装置からＡＴＣ電文が送られてくると、前述の動作系／待機系認識指示時と同様な手順を経てＣＰＵ１１ａ，１１ｂが電文を解読する。そして、ＣＰＵ１１ｂが規定された送信レベルデータとともに電文をＢ系ＤＳＰ１４ｂに伝達する。ＤＳＰ１４ｂでは、ディジタルデータである電文をディジタル信号処理によってＭＳＫ信号に変換し、Ｂ系Ｄ／Ａ１６ｂからＡＴＣ信号の情報を持つアナログ信号を指定のレベルで出力する。出力されたＡＴＣ信号はＰＷＭ変換部１８でＰＷＭ信号に変換後に電力増幅され、ＢＰＦ１９によって不要な信号成分（ＰＷＭのスイッチングノイズ）が除去され、すでに先に駆動されているＣＯＲ２０を介して図示していない保安器に出力され、軌道に出力される。このとき、送受信器から出力される信号が一定のレベル以下または以上となることは、正常な列車制御が出来なくなることを意味するので、これを防ぐためにＢＰＦ１９の出力から電圧信号・電流信号をＡ／Ｄ１６ａ，１５ｂ、ＤＳＰ１４ａ，１４ｂを介してＣＰＵ１１ａ，１１ｂにフィードバックさせ、両ＣＰＵで監視する。そして、電圧・電流のフィードバック信号のレベルが規定の範囲外になった場合は、送受信器の故障と判断し、交番信号を停止してＣＯＲ２０をオフさせるとともに、ＰＷＭ変換部１８に対してＰＷＭ停止信号を有効とし、軌道に対してＡＴＣ信号が出力されるのを防ぐ。
【０００７】
次に、上位装置からＴＤ電文が送られてくると、上記ＡＴＣ電文受信と同一の手順により、ＣＰＵ１１ａ，１１ｂが電文を解読する。そして、ＣＰＵ１１ａが電文をＤＳＰ１４ａに伝達する。ＡＴＣ電文のときと同様にＭＳＫに変換されたＴＤ信号は、ＰＷＭ変換部１８、ＢＰＦ１９、ＣＯＲ２０を介して軌道に出力される。ＢＰＦ出力のフィードバック信号をＣＰＵ１１ａ，１１ｂで監視するのも、ＡＴＣ電文の場合と同一である。
また、軌道回路からＴＤ信号が入力されると、Ａ／Ｄ１６ａ、１５ｂの及びＤＳＰ１４ａ，１４ｂを介してＣＰＵ１１ａ，１１ｂに受信レベルと復調データが返され、Ｉ／Ｏ    ＬＡＮを経由して上位装置に返送される。このデータを元に上位装置によって列車の在線・非在線を判定する。
【０００８】
次に、ＤＳＰ１４ａ，１４ｂの処理の詳細について図２を用いて説明する。
図２は、図１のＤＳＰ（Ａ系）１４ａの内部の信号処理のチャネル構成を示す。このチャネル構成は、Ｄ／Ａ２１、Ａ／Ｄ２２〜２４、ＤＳＰ内部の送信処理系（ＣＨ０）２５、ＤＳＰ内部の各チャネルの受信処理系（ＣＨ１〜ＣＨ５）２６〜３０からなる。
まず、送信処理系（ＣＨ０）２５は、ＣＰＵ（Ａ系）から初期設定として周波数ｆＴＤの指定を受ける。この指定により送信処理系（ＣＨ０）２５はキャリア周波数ｆＴＤの信号処理を行うことになる。そして、一定の周期でＣＰＵ（Ａ系）から送信レベル・送信データＴＸＤを受け取り、信号の変調処理を行ってＤ／Ａ２１にディジタルデータを出力し、Ｄ／Ａ２１からはアナログ信号に変換されたＴＤ信号が出力される。
次に、受信処理系（ＣＨ１）２６は、ＣＰＵ（Ａ系）から初期設定として周波数ｆＴＤの指定を受ける。また、Ａ／Ｄ２２には軌道回路から入力されたＴＤ信号が常時入力されており、アナログ−ディジタル変換後のデータが受信処理系（ＣＨ１）２６に入力される。そして、信号の復調処理を行って受信レベル及び復調データＲＸＤをＣＰＵ（Ａ系）に対して出力する。
以下、Ａ／Ｄ２３と受信処理系（ＣＨ２）２７は、送受信器出力電圧のフィードバック信号ＶＦＢからＴＤ信号ｆＴＤ成分の信号復調処理、Ａ／Ｄ２４と受信処理系（ＣＨ３）２８は、送受信器出力電流のフィードバック信号ＩＦＢからＴＤ信号ｆＴＤ成分の信号復調処理、受信処理系（ＣＨ４）２９は、送受信器出力電圧のフィードバック信号ＶＦＢからＡＴＣ信号ｆＡＴＣ成分の信号復調処理、受信処理系（ＣＨ５）３０は、送受信器出力電流のフィードバック信号ＩＦＢからＡＴＣ信号ｆＡＴＣ成分の信号復調処理を行っている。そして、これら送信処理系（ＣＨ０）及び受信処理系（ＣＨ１〜ＣＨ５）は、ＤＳＰ内部でシリーズに行われており、１演算サイクルで各々１回の信号処理が行われる。
なお、ＤＳＰ（Ｂ系）内部の処理もこれとほぼ同様の形態をとっており、異なるのは、送信処理系でキャリア周波数の指定がｆＡＴＣとなっていることのみである。
【０００９】
次に、図２の送信処理系及び受信処理系の処理の詳細について図３，図４を用いて説明する。図３は送信処理系のブロック図、図４は受信処理系のブロック図である。
まず、図３の送信処理系について説明する。
図３において、送信処理系は、Ｄ／Ａ３１、サンプリング周波数ｆｓをｆｓ２からｆｓ１（ｆｓ１＞ｆｓ２）に変換するためのインタポレーション（補間）フィルタ３２、周波数変換器（ＣＮＶ）３３、サンプリング周波数ｆｓをｆｓ３からｆｓ２（ｆｓ２＞ｆｓ３）に変換するためのインタポレーションフィルタ３４、帯域制限フィルタ３５、変調器３６、平滑フィルタ３７からなる。この送信処理系には、入力信号として送信レベルと送信データＴＸＤがある。
送信レベルがＣＰＵから入力されると、平滑フィルタ３７によって平滑される。一方、送信データＴＸＤが入力されると、変調器３６によってＴＸＤの値（０又は１）に応じたベースバンド信号が生成される。このベースバンド信号は、平滑フィルタ３７の出力に比例した振幅を有している。変調器３６の出力は主要なエネルギーを有するメインローブとその外側にあるサイドローブからなる。サイドローブは無限に広がっているが、エネルギーは極めて小さく、帯域制限フィルタ３５によってサイドローブの信号が除去される。そして、サンプリング周波数ｆｓをｆｓ３からｆｓ２に変換するため、インタポレーションフィルタ３４に入力される。その出力は、周波数変換器（ＣＮＶ）３３に入力され、ＣＰＵから指定されたキャリア周波数帯域に帯域が移動される。この出力は、サンプリング周波数ｆｓをｆｓ２からｆｓ１に変換するため、インタポレーションフィルタ３２に入力される。この出力は、Ｄ／Ａ３１によってアナログ信号に変換され、出力信号（ＴＤ信号又はＡＴＣ信号）となる。
【００１０】
次に、図４の受信処理系について説明する。
図４において、受信処理系は、Ａ／Ｄ４１、サンプリング周波数ｆｓをｆｓ１からｆｓ２（ｆｓ１＞ｆｓ２）に変換するためのデシメーション（間引き）フィルタ４２、周波数変換器（ＣＮＶ）４３、サンプリング周波数ｆｓをｆｓ２からｆｓ３（ｆｓ２＞ｆｓ３）に変換するためのデシメーションフィルタ４４、帯域抽出フィルタ４５、レベル演算器４６、平滑フィルタ４７、復調器４８からなる。
Ａ／Ｄ４１でディジタルデータに変換された信号は、サンプリング周波数ｆｓをｆｓ１からｆｓ２に変換するため、デシメーションフィルタ４２に入力される。この出力は、周波数変換器（ＣＮＶ）４３に入力され、キャリア周波数帯域からベースバンド帯域へ信号が移動される。そして、サンプリング周波数ｆｓをｆｓ２からｆｓ３に変換するため、デシメーションフィルタ４４に入力される。その後、帯域抽出フィルタ４５でこの入力信号に含まれたノイズを除去し、復調すべき信号のみを抽出し、レベル演算器（ＲＭＳ）４６、平滑フィルタ４７を通して受信レベルを出力し、同時に復調器４８でディジタルデータＲＸＤを出力する。
【００１１】
以上のように、本実施形態の信号処理方式は、送信処理・受信処理ともサンプリング周波数ｆｓをｆｓ１、ｆｓ２、ｆｓ３（ｆｓ１＞ｆｓ２＞ｆｓ３）とに段階的に変化させている。これは、変調された信号はキャリア（搬送波）自体には何ら情報は含まれておらず、変調部分（周波数、位相、振幅等）にのみ情報が含まれていることに着目し、かつ、この変調部分の信号処理は高いサンプリング周波数を必要としないことを前提とした処理方式である。
また、本実施形態の信号処理方式では、送信処理・受信処理ともに最も速いサンプリング周波数ｆｓ１で処理しなければならないデシメーションフィルタ・インタポレーションフィルタにＦＩＲ（有限インパルス応答）フィルタを用いており、このことによって実際のフィルタ演算をサンプリング周波数ｆｓ２で実行し、ＤＳＰの演算負荷を軽減しているのが特徴である。
【００１２】
これは、ＦＩＲ（有限インパルス応答）が内部に帰還構造を持たないフィルタであることを利用したもので、その原理を図５，図６を用いて説明する。
図５は、デシメーションフィルタの構成を示す。図５の左側がＦＩＲの基本構造であり、それを右側の構造に変換できることにより、サンプリングを遅い周波数で実行できることを示している。
図５において、デシメーションフィルタは、遅延器５１，５４、フィルタ係数５２，５６、ダウンサンプラー５３，５５からなる。
入力ｘ（ｚ）に対する１サンプル遅延器の出力はｚ￣１ｘ（ｚ）と表すことができ、図５のｗ（ｚ）は、下記の式のようになる。
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さらに、ダウンサンプラー５３の出力ｙ（ｚ）は、ｆｓ１でサンプリングされたデータｗ（ｚ）から（ｆｓ１／ｆｓ２）個毎にデータを取り出し、残りは捨てるという間引き処理を行う。つまり、（１）式の演算は（ｆｓ１／ｆｓ２）−１の割り合いで無駄な処理を行っていることになる。例えば、（ｆｓ１／ｆｓ２）個を３個とした場合、１つのデータを取り出し、残り２個のデータを捨てるいう間引き処理を行う。つまり、（１）式の演算は３個−１個＝２個を間引くから無駄な処理を行っていることになる
そこで、図５の右側のように構成を変更する。この図５の右側では、フィルタ係数ｈｉ（ｉ＝０，１，２，３・・・）５６と入力信号ｘ（ｚ）、ｚ￣１ｘ（ｚ）、ｚ￣２ｘ（ｚ）、・・・との乗算を行う前に、ダウンサンプラー５５によって入力信号の間引き処理を行い、その後、サンプリング周波数ｆｓ２によって前記の乗算と加算を行うものである。
これによって得られる結果は、図５の左側の出力と同一のｙ（ｚ）となり、図５の左側による最も高いサンプリング周波数ｆｓ１での演算処理に代えて、図５の右側のように低いサンプリング周波数ｆｓ２での演算処理を行うので、演算処理負荷を軽減することが出来る。
【００１３】
一方、図６は、インタポレーションフィルタの構成を示す。
図６において、インタポレーションフィルタは、アップサンプラー６１，６５、遅延器６２，６６、フィルタ係数６３，６４からなる。
図６の左側において、アップサンプラー６１はサンプリング周波数ｆｓ１で動作している。サンプリング周波数ｆｓ２で演算されたｘ（ｚ）を入力すると、ｘ（ｚ）をそのまま出力するが、それ以外の時刻でのサンプリングでは０を出力する。つまり、１個のｘ（ｚ）に対して（ｆｓ１／ｆｓ２）−１個の０を出力していることになる。アップサンプラー６１の出力は、ｆｓ１のタイミングで各遅延器６２を順番に通過していき、各々の遅延器６２の出力とフィルタ係数６３との乗算が行われ、それらの加算が行われて出力ｙ（ｚ）を得る。このとき各遅延器６２の出力は、前述の通りｘ（ｚ）１個に対して（ｆｓ１／ｆｓ２）−１個の割り合いで０が格納されているので、各フィルタ係数６３との乗算も０となる。つまり、このＦＩＲで行われている乗算と加算は前記（１）式と同等であり、図５の左側の演算と同様に、（ｆｓ１／ｆｓ２）−１の割り合いで無駄な処理を行っていることになる。
そこで、図６の右側のように構成を変更する。この図６の右側では、フィルタ係数ｈｉ（ｉ＝０，１，２，３・・・）６４と入力信号ｘ（ｚ）の乗算をサンプリング周波数ｆｓ２で行ってから、アップサンプル６５を行い、その後、サンプリング周波数ｆｓ１によってデータの１サンプル遅延６６と加算を行うものである。
これによって得られる結果は、図６の左側の出力と同一のｙ（ｚ）となり、図６の左側による最も高いサンプリング周波数ｆｓ１での演算処理に代えて、図６の右側のように低いサンプリング周波数ｆｓ２での演算処理を行うので、演算処理負荷を軽減することが出来る。
【００１４】
【発明の効果】
以上説明したように、本発明によれば、送受信器内のプロセッサの信号処理において、サンプリング周波数を段階的に変化（実施形態では、ｆｓ１→ｆｓ２→ｆｓ３）させることによってプロセッサの演算負荷を軽減させることが出来る。
また、最も速いサンプリング周波数から遅いサンプリング周波数の変換に用いるフィルタ（デシメーション又はインタポレーション）に帰還構造のないＦＩＲ型（有限インパルス応答）フィルタを用いることによって、実際のフィルタ演算を遅いサンプリング周波数で動作させることが可能となり、最も速いサンプリング周波数で行う信号処理量を最小化でき、さらにプロセッサの演算負荷を軽減させることが出来る。
その結果、１台のプロセッサで複数チャネルの送受信処理を行うことが可能となり、１台の送受信器でＴＤ信号・ＡＴＣ信号の送信処理、ＴＤ信号の受信処理、送受信器出力信号の監視処理を行うことができ、ＡＴＣシステムにおける送受信器数を大きく低減することが可能となる。
【図面の簡単な説明】
【図１】本発明による軌道回路用送受信器の一実施形態
【図２】本発明の送受信器の信号処理のチャネル構成図
【図３】本発明の送受信器の送信処理系のブロック図
【図４】本発明の送受信器の受信処理系のブロック図
【図５】本発明の送受信器のデシメーションフィルタの説明図
【図６】本発明の送受信器のインタポレーションフィルタの説明図
【図７】従来のＡＴＣ装置の送受信器
【符号の説明】
１１ａ，１１ｂ…ＣＰＵ、１２…ＤＰＲＡＭ、１３…ＣＡＮ、１４ａ，１４ｂ…ＤＳＰ、１５ａ，１５ｂ，１６ａ，１６ｂ…Ｄ／Ａ、Ａ／Ｄ、１７ａ，１７ｂ…ＦＳＡＮＤ・ＦＳＡＭＰ、１８…ＰＷＭ変換部、１９…ＢＰＦ、２０…ＣＯＲ、３２，４２…ＦＩＲ型インタポレーション（デシメーション）フィルタ、３３，４３…周波数変換器（ＣＮＶ）、３４，４４…ＩＩＲ型インタポレーション（デシメーション）フィルタ、３５…帯域制限フィルタ、３６…変調器、３７，４７…平滑フィルタ、４５…帯域抽出フィルタ、４６…実効値計算器（ＲＭＳ）、４８…復調器、５１，５４，６２，６６…遅延器、５２，５６，６３，６４…フィルタ係数、５３，５５…ダウンサンプラー、６１，６５…アップサンプラー
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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