(57)【要約】【課題】  本発明は、ＤＡコンバータに関し、調整作業を省略して簡易な構成により簡単に高精度の出力電圧を得ることができるようにする。【解決手段】  本発明は、ディジタルデータ入力端子の各ビットに対応した電圧発生手段で発生する電圧が、該ビットよりも下位の全てのビットに対応した電圧発生手段で発生可能な電圧に微小電圧を加算した電圧値以下になるように設定し、ディジタルデータ入力端子の最上位ビットに対応した電圧発生手段から順次必要な電圧発生手段を選択して行くことにより、最小分解能に応じた高精度の出力電圧を簡単な演算処理により得ることができるようにする。【選択図】        図１
2005151520.tif 000002
【特許請求の範囲】
【請求項１】
目標電圧を表すディジタルの入力データをアナログの電圧に変換するＤＡコンバータであって、
複数ビットよりなるディジタルデータ入力端子を有し、該ディジタルデータ入力端子の各ビットに対応して設けられ、その最上位ビットに対応して最も大きな電圧を発生すると共に下位ビットにかけて順次低い電圧を発生する複数の電圧発生手段と、
前記各電圧発生手段の出力電圧を加算する加算手段と、
前記各電圧発生手段による実際の出力電圧を記憶した記憶手段と、
前記ディジタルの入力データ及び前記記憶手段に記憶された情報に基づいて、前記電圧発生手段を選択する制御手段とを備え、
前記各ビットとも、当該ビットに対応した電圧発生手段で発生する電圧が、該ビットよりも下位の全てのビットに対応した電圧発生手段で発生可能な電圧に微小電圧を加算した電圧値以下になるように設定され、
前記制御手段は、前記ディジタルデータ入力端子の最上位ビットに対応するビットを処理ビットに設定し、該設定された処理ビットに対応した電圧発生手段による実際の出力電圧と前記ディジタル入力データによる目標電圧とを比較し、該比較結果に基づいて前記処理ビットに対応した電圧発生手段を選択するか否かを判断し、該判断結果による前記処理ビットに対応した実際の出力電圧と前記目標電圧との差分を残り電圧として設定すると共に前記処理ビットに隣接する下位側のビットにより前記処理ビットを更新し、前記設定された残り電圧と前記更新された処理ビットに対応した電圧発生手段による実際の出力電圧とを比較し、該比較結果に基づいて前記更新された処理ビットに対応した電圧発生手段を選択するか否かを判断し、該判断結果による前記更新された処理ビットに対応した実際の出力電圧と前記残り電圧との差分により前記残り電圧を更新し、以下順次更新された残り電圧が最小分解能による電圧値以下となるまで前記処理ビットに対応した電圧発生手段を選択するか否かの判断を行うようにした
ことを特徴とするＤＡコンバータ。
【請求項２】
前記微小電圧を、
最下位ビットに対応した前記電圧発生手段が発生する定格電圧値とした
ことを特徴とする請求項１に記載のＤＡコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＡコンバータに関し、例えば半導体試験装置に適用することができる。本発明は、最上位ビットに対応した電圧発生手段から順次必要な電圧発生手段を選択して行くようにしたことにより、最小分解能に応じた高精度の出力電圧を簡単な演算処理により得ることができる。これにより調整作業を省略して、簡易な構成により高精度の出力電圧を簡単に得ることができる。
【背景技術】
【０００２】
従来、例えば半導体製造工程においては、半導体試験装置により種々の特性を測定して出荷するようになされており、この半導体試験装置に設けられる測定ユニットの１つにＤＡコンバータによる電圧発生回路が設けられるようになされている。
【０００３】
このようなＤＡコンバータにおいては、例えば加算回路構成の演算増幅回路により構成され、この加算回路に係る入力抵抗の切り換えにより出力電圧を切り換えるようになされている。すなわちこの種のＤＡコンバータにおいては、所定の基準電圧に一端を接続してなる複数の入力抵抗がそれぞれスイッチ回路を介して演算増幅回路の反転入力端に接続され、上位のコントローラから出力される入力データに応じてこれら複数のスイッチ回路をオンオフ制御することにより、入力データにより指示された出力電圧を出力するようになされている。
【０００４】
このようにして構成される演算増幅回路構成のＤＡコンバータにおいては、帰還抵抗と入力抵抗との比により出力電圧が決まり、これによりこれら抵抗における抵抗値のばらつきが出力電圧のばらつきとなり、入力データの上位ビット側に対応する入力抵抗程、ばらつきの小さな高い精度が必要となる。すなわち例えば入力データが１６ビットの場合に、最上位ビットに対応する出力電圧における誤差を、最下位ビットに対応する出力電圧以下に設定する場合、最上位ビットの入力抵抗においては、誤差を０．００３〔％〕以下にすることが必要になる。これに対して一般に、高精密抵抗にあっては、誤差が０．１〔％〕であり、超高精密抵抗にあっても、誤差が０．０１〔％〕である。
【０００５】
これにより半導体試験装置に適用されるＤＡコンバータにおいては、上位ビット側の入力抵抗を微調整して出力電圧の誤差を調整するようになされていた。またこのような入力抵抗の微調整に代えて、別途、補正用のＤＡコンバータにより補正用電圧を生成し、この補正用電圧によりＤＡコンバータの出力電圧を補正するようになされていた。
【０００６】
また実開平７−１６４３６号公報には、複数のＤＡコンバータの入力段にそれぞれ加算器を設け、入力ディジタルデータと所定のオフセット値とを加算した結果を各ＤＡコンバータに出力することにより、リニヤリティ誤差を少なくする方法が提案されるようになされている。
【０００７】
しかしながらこれらの方法により出力電圧の誤差を小さくする場合にあっては、構成が煩雑になり、さらには調整作業が煩雑になる問題がある。
【特許文献１】実開平７−１６４３６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は以上の点を考慮してなされたもので、調整作業を省略して簡易な構成により簡単に高精度の出力電圧を得ることができるＤＡコンバータを提案しようとするものである。
【課題を解決するための手段】
【０００９】
係る課題を解決するため請求項１の発明においては、目標電圧を表すディジタルの入力データをアナログの電圧に変換するＤＡコンバータであって、複数ビットよりなるディジタルデータ入力端子を有し、該ディジタルデータ入力端子の各ビットに対応して設けられ、その最上位ビットに対応して最も大きな電圧を発生すると共に下位ビットにかけて順次低い電圧を発生する複数の電圧発生手段と、各電圧発生手段の出力電圧を加算する加算手段と、各電圧発生手段による実際の出力電圧を記憶した記憶手段と、ディジタルの入力データ及び記憶手段に記憶された情報に基づいて、電圧発生手段を選択する制御手段とを備え、各ビットとも、当該ビットに対応した電圧発生手段で発生する電圧が、該ビットよりも下位の全てのビットに対応した電圧発生手段で発生可能な電圧に微小電圧を加算した電圧値以下になるように設定され、制御手段は、ディジタルデータ入力端子の最上位ビットに対応するビットを処理ビットに設定し、該設定された処理ビットに対応した電圧発生手段による実際の出力電圧とディジタル入力データによる目標電圧とを比較し、該比較結果に基づいて処理ビットに対応した電圧発生手段を選択するか否かを判断し、該判断結果による処理ビットに対応した実際の出力電圧と目標電圧との差分（該電圧発生手段が選択されなかった場合は、目標電圧）を残り電圧として設定すると共に処理ビットに隣接する下位側のビットにより処理ビットを更新し、設定された残り電圧と更新された処理ビットに対応した電圧発生手段による実際の出力電圧とを比較し、該比較結果に基づいて更新された処理ビットに対応した電圧発生手段を選択するか否かを判断し、該判断結果による更新された処理ビットに対応した実際の出力電圧と残り電圧との差分により残り電圧を更新し、以下順次更新された残り電圧が最小分解能による電圧値以下となるまで処理ビットに対応した電圧発生手段を選択するか否かの判断を行うようにする。
【００１０】
また請求項２の発明においては、請求項１の構成において、微小電圧を、最下位ビットに対応した電圧発生手段が発生する定格電圧値とする。
【００１１】
請求項１の構成によれば、ディジタルデータ入力端子の最上位ビットに対応して最も大きな電圧を発生すると共に、下位ビットにかけて順次低い電圧を発生するようになされ、各ビットとも、当該ビットに対応した電圧発生手段で発生する電圧が、該ビットよりも下位の全てのビットに対応した電圧発生手段で発生可能な電圧に微小電圧を加算した電圧値以下になるように設定された複数の電圧発生手段のなかから、ディジタルの入力データに応じた電圧発生手段を選択するにつき、ディジタルデータ入力端子の最上位ビットに対応する最上位ビットの電圧発生手段から順次必要な電圧発生手段を選択して行くことにより、最小分解能に応じた高精度の出力電圧を簡単な演算処理により得ることができる。
【００１２】
また請求項２の構成によれば、請求項１の構成において、微小電圧を最下位ビットに対応した電圧発生手段が発生する定格電圧値としたことにより、出力電圧の単調増加性を確保することができる。
【発明の効果】
【００１３】
本発明によれば、最上位ビットに対応した電圧発生手段から順次必要な電圧発生手段を選択して行くようにしたことにより、最小分解能に応じた高精度の出力電圧を簡単な演算処理により得ることができる。これにより調整作業を省略して、簡易な構成により高精度の出力電圧を簡単に得ることができる。
【発明を実施するための最良の形態】
【００１４】
以下、適宜図面を参照しながら本発明の実施例を詳述する。
【実施例１】
【００１５】
図２は、本発明の実施例に係るＤＡコンバータを示すブロック図である。なおこの実施例においては、説明を簡単にするため８ビットのＤＡコンバータについて例示するが、実際には１２ビット程度以上の高分解能のＤＡコンバータに本発明を適用して好適である。このＤＡコンバータ１は、例えば半導体試験装置の測定ユニットに設けられ、上位のコントローラから出力される目標出力電圧を指示する８ビットの入力データＶinにより対応する出力電圧Ｖoutを出力する。このＤＡコンバータ１に係る半導体試験装置では、例えばこの出力電圧Ｖoutを測定対象に印加してこの測定対象の特性を評価するようになされている。
【００１６】
このＤＡコンバータ１においては、加算回路構成による演算増幅回路４により出力電圧Ｖoutを出力する。すなわちこのＤＡコンバータ１において、基準電源２は、精度の高い一定電圧の基準電圧−Ｖrefを生成して出力する。入力抵抗Ｒ１〜Ｒ８は、それぞれディジタルデータ入力端子Ｔ１の各ビットに対応して設けられた入力抵抗であり、一端が基準電源２に接続され、他端がそれぞれスイッチ回路ＳＷ１〜ＳＷ８に接続される。スイッチ回路ＳＷ１〜ＳＷ８は、例えば電界効果型トランジスタにより構成され、入力データＶinに応じた制御回路３の制御によりオンオフ動作してそれぞれ対応する入力抵抗Ｒ１〜Ｒ８を演算増幅回路４の反転入力端子に選択接続する。また演算増幅回路４においては、これらスイッチ回路ＳＷ１〜ＳＷ８が反転入力端に接続され、また出力端と反転入力端との間に帰還抵抗Ｒｆｂが設けられ、非反転入力端が接地されるようになされている。
【００１７】
これらにより演算増幅回路４においては、次式により示すように、反転入力端に接続される入力抵抗Ｒ１〜Ｒ８による抵抗値Ｒiと帰還抵抗Ｒfbとの比により基準電圧−Ｖrefに対応する出力電圧Ｖoutを出力するようになされ、制御回路３によるスイッチ回路ＳＷ１〜ＳＷ８のオンオフ制御により出力電圧Ｖoutを切り換えるようになされている。
【００１８】
【数１】
2005151520.tif 000003
このようにして構成されるＤＡコンバータ１において、入力抵抗Ｒ１〜Ｒ８においては、入力抵抗Ｒ１がディジタルデータ入力端子Ｔ１の最下位ビットに割り当てられ、入力抵抗Ｒ８側が上位ビット側に割り当てられる。これによりこれら入力抵抗Ｒ１〜Ｒ８は、入力抵抗Ｒ１の抵抗値が最も大きくなるように設定され、この入力抵抗Ｒ１から入力抵抗Ｒ８側の抵抗にあっては、順次、抵抗値が概ね１／２に設定されるようになされている。
【００１９】
このような入力抵抗Ｒ１〜Ｒ８においては、演算増幅回路４に接続された際に出力される出力電圧Ｖoutが、対応する入力データによる目標出力電圧より低くなるように設定される。このＤＡコンバータ１では、各入力抵抗Ｒ１〜Ｒ８の下位側の入力抵抗の設定により、この目標出力電圧より低くなった出力電圧Ｖoutを補正する。またこの補正を、実際に測定した出力電圧Ｖoutを基準にして実行し、これにより入力抵抗に要求される抵抗値の精度を低減し、調整作業を省略して簡易な構成により高精度の出力電圧Ｖoutを出力する。
【００２０】
また上記各入力抵抗Ｒ１〜Ｒ８の抵抗値は、抵抗値の誤差によって生ずる各ビット毎の出力電圧のばらつきを考慮して、上記出力電圧Ｖoutの補正によって単調増加性が保証されるように決定される。
【００２１】
具体的に、入力抵抗の精度によりこの特定ビットの入力抵抗による出力電圧が最大電圧及び最小電圧の範囲でばらつく場合に、この最大電圧より微小電圧Ｖsを減算した電圧値が、この特定ビットより下位ビットの全ての入力抵抗が最小電圧側に最大にばらついて得られる出力電圧（いわゆるワーストケースによる出力電圧）以下になるように設定する。ここでこの微小電圧Ｖsは、最小分解能の電圧であり、最下位ビットの入力抵抗Ｒ１による出力電圧の出力目標値（論理値）である。
【００２２】
すなわち各ビットに対応した各入力抵抗Ｒ１〜Ｒ８の値は、最下位ビット（ＬＳＢ）から順次以下のようにして設定される。なお以下において、プラス側に最大の誤差を持っている場合の出力電圧値をそのビットの最大電圧値とし、これとは逆にマイナス側に最大の誤差を持っている場合の出力電圧値をそのビットの最小電圧値と呼ぶ。
【００２３】
まず最下位ビット（以下これをビット１と呼ぶ）において、最大電圧値をＶ1(MAX)、最小電圧値をＶ1(MIN)としたとき、次式、
【００２４】
【数２】
2005151520.tif 000004
となるようにビット１の出力電圧値Ｖ1を定める。この場合、ビット１に対応した抵抗Ｒ１の抵抗値がマイナス側に最大の誤差を持っていたとした場合の抵抗値（以下これを最小抵抗値と呼ぶ）をＲ1(MIN)とすると、次式、
【００２５】
【数３】
2005151520.tif 000005
を満足するように抵抗Ｒ１の抵抗値を定める。但し、Ｖ1(MAX)は抵抗Ｒ１の抵抗値が最小抵抗値Ｒ1(MIN)のときのビット１の出力電圧値である。これにより（２）式の関係が満足される。
【００２６】
またビット１に対応する抵抗Ｒ１の定格値をＲ1、プラス側に最大の誤差を持っていたとした場合の抵抗値（以下これを最大抵抗値と呼ぶ）をＲ1(MAX)、最大誤差を±ΔＲ1とすると、次式、
【００２７】
【数４】
2005151520.tif 000006
【００２８】
【数５】
2005151520.tif 000007
となる。
【００２９】
次に、ビット１の１つ上位側のビット（以下これをビット２と呼ぶ）において、最大電圧値をＶ2(MAX)としたとき、次式、
【００３０】
【数６】
2005151520.tif 000008
を満足するようにビット２の出力電圧値Ｖ2を定める。この場合、ビット２に対応する抵抗Ｒ２の最小抵抗値をＲ2(MIN)とすると、次式、
【００３１】
【数７】
2005151520.tif 000009
を満足するようにビット２に対応する抵抗Ｒ２の抵抗値を定める。これにより（６）式の関係が満足される。
【００３２】
またビットｉにおいて、これより下位のビットの出力電圧値が全て最小電圧であるとし、これらが全て選択された場合に出力される電圧値を、ΣＶi-1(MIN)とすると、次式、
【００３３】
【数８】
2005151520.tif 000010
を満足するようにｉ番目のビットの出力電圧Ｖiを定める。この場合ビットｉにおいて、次式、
【００３４】
【数９】
2005151520.tif 000011
を満足するように抵抗Ｒiの最小抵抗値Ｒi(MIN)を定める。但し、Σ１／Ｒi-1(MAX)は、１／Ｒi-1(MAX)＋１／Ｒi-2(MAX)＋１／Ｒi-3(MAX)＋……＋１／Ｒ2(MAX)＋１／Ｒ1(MAX)を表すものとする。これにより（８）式の関係が満足される。
【００３５】
なおビットｉの定格出力電圧Ｖi(NOM)は、誤差電圧の最大値をＶeiとすると、次式、
【００３６】
【数１０】
2005151520.tif 000012
によって表すことができる。
【００３７】
これらによりこのＤＡコンバータ１では、調整作業を省略して簡易な構成により高精度の出力電圧Ｖoutを出力して、単調増加性を確保し、さらには所望する分解能を確保できるようになされている。
【００３８】
すなわちこのように入力抵抗Ｒ１〜Ｒ８を設定すると、ビット１（最下位ビット）において、出力電圧の最大誤差をＶe1、ビット１の定格出力電圧（設計中心値）をＶ1(NOM)とすると、ビット１の最大電圧Ｖ1(MAX)について、次式、
【００３９】
【数１１】
2005151520.tif 000013
の関係が成り立つ。
【００４０】
またビット１の最小電圧Ｖ1(MIN)については、次式、
【００４１】
【数１２】
2005151520.tif 000014
の関係が成り立つ。
【００４２】
次にビット２において、最大電圧をＶ2(MAX)、最小電圧をＶ2(MIN)とすると、次式、
【００４３】
【数１３】
2005151520.tif 000015
となることにより、（６）式、（１１）式及び（１２）式より、次式、
【００４４】
【数１４】
2005151520.tif 000016
となり、さらに（１３）式より、次式、
【００４５】
【数１５】
2005151520.tif 000017
となる。従ってビット２及びビット１が最小値でありこれらが全て選択された場合の出力電圧ΣＶ2(MIN)は、次式、
【００４６】
【数１６】
2005151520.tif 000018
によって表される。
【００４７】
さらにビット３について、最大電圧をＶ3(MAX)、最小電圧をＶ3(MIN)とすると、次式、
【００４８】
【数１７】
2005151520.tif 000019
となることより、同様にして次式、
【００４９】
【数１８】
2005151520.tif 000020
となる。従ってビット３、ビット２及びビット１が最小値でありこれらが全て選択された場合の出力電圧ΣＶ3(MIN)は、次式、
【００５０】
【数１９】
2005151520.tif 000021
によって表される。
【００５１】
以下、同様にして順次上位ビットについて求めると、最上位ビット（ビットｍ）の最大値Ｖm(MAX)は、次式、
【００５２】
【数２０】
2005151520.tif 000022
となり、また最小値Ｖm(MIN)は、次式、
【００５３】
【数２１】
2005151520.tif 000023
となる。
【００５４】
かくして最上位ビット（ビットｍ）を含めて全てのビットが最小値でありこれらが全て選択された場合の出力電圧ΣＶm(MIN)は、次式、
【００５５】
【数２２】
2005151520.tif 000024
によって表される。
【００５６】
ここでビット数がｍであるＤＡコンバータの最大出力電圧（理論値）ΣＶmは、最小分解能に相当する電圧の理論値ＶLSBを用いて、次式、
【００５７】
【数２３】
2005151520.tif 000025
によって表されることにより、この最大出力電圧ΣＶmと、全てのビットが最小値でありこれらが全て選択された場合（ワーストケース）の出力電圧ΣＶm(MIN)との差ΔＶDACは、（２２）式及び（２３）式より、次式、
【００５８】
【数２４】
2005151520.tif 000026
となる。
【００５９】
ここで微小電圧Ｖsを、Ｖs＝ＶLSBとなるように選んだ場合は、ΔＶDACは、次式、
【００６０】
【数２５】
2005151520.tif 000027
となる。
【００６１】
このように本実施例のＤＡコンバータ１において、全てのビットが選択された際の最大出力電圧は、各ビットで生ずる誤差電圧によって、（２３）式で示した論理値ΣＶmよりも（２５）式で表される電圧ΔＶDACだけ少なくなる。しかしながらその電圧ΔＶDACは、大きな係数が掛かる下位ビットの誤差電圧においてその絶対値が小さいことにより、ＤＡコンバータ１の出力電圧全体としては僅かな値としかならない。従ってＤＡコンバータ１において、各ビットに対応する抵抗Ｒ１〜Ｒ８として比較的誤差が大きなもの（例えば０．１％程度の誤差）を用いても、最大出力電圧の僅かな低下が生じるだけとなる。
【００６２】
また微小電圧Ｖsを最小分解能に相当する電圧の理論値ＶLSBより僅かに大きくすることにより、微分非直線性誤差（単調増加性誤差）の僅かな劣化を伴うのみで最大出力電圧の低下を補うことができる。
【００６３】
しかしてこれら出力電圧Ｖoutの出力に係る加算回路構成の演算増幅回路においては、ディジタルデータ入力端子Ｔ１の各ビットに対応する複数の電圧発生手段として、基準電圧−Ｖrefと共に入力抵抗Ｒ１〜Ｒ８がディジタルデータ入力端子Ｔ１の各ビットに対応して設けられていて、これら複数の電圧発生手段による出力を演算増幅回路４、帰還抵抗Ｒfbによって加算して出力する加算手段とを構成するようになされている。またスイッチ回路ＳＷ１〜ＳＷ８は、入力データに応じてこれら複数の電圧発生手段による電圧を加算手段に供給するスイッチ回路を構成するようになされている。
【００６４】
記憶回路５は、不揮発性のメモリ素子ＮＶＲＡＭ（nonvolatile Random Access Memory）などで構成され、上記各ビットごとに、そのビットがセレクトされた時に得られる実際の出力電圧が、そのビットに対応する校正電圧として記録される。なおこの記憶回路５の記録においては、このＤＡコンバータ１の最終調整において、実際に出力電圧Ｖoutを測定して記録される。
【００６５】
制御回路３は、コンピュータにより構成され、所定のプログラムの実行により、記憶回路５に記憶されている各抵抗Ｒ１〜Ｒ８がセレクトされた時に得られる実際の出力電圧値を基準にして、Ｖinとして入力された目標出力電圧を出力するように制御信号Ｇ１〜Ｇ８によりスイッチ回路ＳＷ１〜ＳＷ８をオンオフ制御する。
【００６６】
この制御において、制御回路３は、ディジタルデータとして入力された目標電圧を残り電圧ＶC0として一時保持すると共に、最上位ビットを処理ビットに設定し、該処理ビットに対応する入力抵抗（この場合はＲ８）による実出力電圧を記憶回路５から読み出して残り電圧ＶC0（＝目標電圧）と比較する。この比較結果により、目標電圧が記憶回路５から読み出された最上位ビットによる実出力電圧以上である場合、制御回路３は処理ビットに対応するスイッチ回路（ＳＷ８）を「１」にすると共に、この実出力電圧と目標電圧との差を、更新された残り電圧ＶC1として、上述の一時保持した電圧ＶC0をこの電圧に置き換える。これとは反対に、残り電圧ＶC0（＝目標電圧）が記憶回路５から読み出された最上位ビットによる実出力電圧未満であった場合は、処理ビットに対応するスイッチ回路（ＳＷ８）を「０」にする。また、残り電圧はＶC0（＝目標電圧）のままにしておく。次に制御回路３は、最上位ビットの１つ下位側のビット（ビット７）を処理ビットに設定し、このビットに対応する実出力電圧を記憶回路５から読み出すと共に、この実出力電圧と一時保持した電圧値（残り電圧）とを比較し、比較結果に基づいてこのビットに対応するスイッチ回路（ＳＷ７）を「１」又は「０」のいずれかに設定する。以下、同様にして残り電圧と下位ビットによる実出力電圧との比較を残り電圧がＶs以下になるまで逐次実行し、必要なビットの選択を行う。
【００６７】
このような逐次比較により、最初にビットｉが選択されたとすると、その時に一時保持されている残り電圧は目標出力電圧Ｖinであるから、ビットｉの実出力電圧をＶi、ビットｉ＋１の実出力電圧をＶi+1、最大電圧をＶi+1(MAX)とすると、次式、
【００６８】
【数２６】
2005151520.tif 000028
【００６９】
【数２７】
2005151520.tif 000029
であることにより、（８）式の関係及びビットｉの最小電圧Ｖi(MIN)と実出力電圧Ｖiとの大小関係より、次式、
【００７０】
【数２８】
2005151520.tif 000030
が成立し、この結果、次式、
【００７１】
【数２９】
2005151520.tif 000031
となる。この場合、目標出力電圧Ｖinからｉ番目のビットの実出力電圧Ｖiを差し引いた後の残り電圧をＶC1とすると、次式、
【００７２】
【数３０】
2005151520.tif 000032
となる。
【００７３】
なおビットｉが最上位ビットである場合は、Ｖi+1(MAX)は存在しないが、最上位ビットより上位に仮想のビットがあるものとして、その最大電圧をＶi+1(MAX)とする。
【００７４】
次に目標出力電圧Ｖinから現在選択されている処理ビットの実際の出力電圧を差し引いた残り電圧ＶC1が、最下位ビットの出力電圧Ｖ1未満であれば、この処理ビットより下位のビットの選択は行わず、出力電圧が確定する。これに対して、残り電圧ＶC1が最下位ビットの出力電圧Ｖ1以上であれば、さらに下位のビットの選択を行う。
【００７５】
そしてビットｉより下位のビットｋが次に選択されたとすると、（３０）式におけるｉをｋに置き換えると共にＶinをＶC1に置き換え、残り電圧ＶC1からビットｋの出力電圧Ｖkを差し引いた電圧値（更新された残り電圧）をＶC2として、次式、
【００７６】
【数３１】
2005151520.tif 000033
が成立する。
【００７７】
ここで残り電圧ＶC2が最下位ビットの出力電圧Ｖ1未満であれば、この処理ビットより下位のビットの選択は行わず、出力電圧が確定する。これに対して、残り電圧ＶC2が最下位ビットの出力電圧Ｖ1以上であれば、さらに下位のビットの選択を行う。
【００７８】
このようにしてビットの選択は、残り電圧ＶCNが微小電圧Ｖs未満になるまで繰り返し行われる。最終段階での残り電圧をＶCLとすると、最終的にビット１が選択された場合は、次式、
【００７９】
【数３２】
2005151520.tif 000034
となる。
【００８０】
またビット１が選択されなかった場合は、次式、
【００８１】
【数３３】
2005151520.tif 000035
となる。この（３３）式において、残り電圧ＶCLは目標出力電圧Ｖinに対する誤差電圧を意味する。この場合、Ｖs≧Ｖ1であることにより、（３２）式、（３３）式より、出力電圧は、０から−Ｖs以内の誤差で校正されることになる。
【００８２】
かかる方法においては、目標出力電圧Ｖin又は残り電圧ＶCNを記憶回路５に記憶されている処理ビットの実際の出力電圧値と比較し、その比較結果によって該処理ビットに対応するスイッチ回路のオン、オフの選択を行うようになされている。これにより出力電圧値の誤差は、上述のように０から−Ｖs以内となりマイナス側に偏っている。この点について、一般的には誤差は０を中心に正負に割り振られることが望ましく、（３２）式の左辺及び右辺からそれぞれ１／２・Ｖsを減じて、次式、
【００８３】
【数３４】
2005151520.tif 000036
となるようにすればよい。具体的には、残り電圧ＶCNが規定値以下になったか否かの判定を行う際のしきい値を、Ｖs／２だけシフトさせればよい。
【００８４】
図１は、このような制御回路３のスイッチ回路ＳＷ１〜ＳＷ８の制御に係る処理手順を示すフローチャートである。制御回路３は、上位のコントローラからの入力データＶinの入力により電圧の出力が指示されると、この処理手順を開始し、ステップＳＰ１からステップＳＰ２に移り、処理ビットを最上位ビットに設定すると共に全てのビット対応スイッチ回路（ＳＷ１〜ＳＷ８）を「０」に仮設定し、さらに目標出力電圧を残り電圧ＶC0として設定した後ステップＳＰ３に移る。
【００８５】
ステップＳＰ３において制御回路３は、処理ビット（最上位ビット）の実出力電圧Ｖ8を記憶回路５から読み出すと共に、この実出力電圧Ｖ8からＶs／２を差し引いた値が、残り電圧ＶC0（＝目標出力電圧Ｖin）以下であるか否かを判断する。ここで処理ビットの実出力電圧Ｖ8からＶs／２を差し引いた値が、残り電圧ＶC0（＝目標出力電圧Ｖin）以下である場合、すなわち比較結果が肯定である場合には、制御回路３は、ステップＳＰ３からステップＳＰ４に移り、処理ビット対応スイッチ回路ＳＷｉ（この場合、ｉ＝８）を「１」に設定し、続くステップＳＰ５に移る。
【００８６】
ステップＳＰ５において制御回路３は、残り電圧ＶC0を、新たな残り電圧ＶC1（＝目標出力電圧Ｖin−実出力電圧Ｖ8）に更新した後、ステップＳＰ７に移る。
【００８７】
これに対してステップＳＰ３において実出力電圧Ｖ8からＶs／２を差し引いた値が、残り電圧ＶC0（＝目標出力電圧Ｖin）以下ではない場合、制御回路３は、ステップＳＰ３からステップＳＰ６に移り、処理ビット対応スイッチ回路ＳＷｉ（この場合、ｉ＝８）を「０」に設定した後、ステップＳＰ７に移る。この場合、残り電圧は初期値ＶC0（＝目標出力電圧）のままで変更されない。
【００８８】
ステップＳＰ７において制御回路３は、残り電圧ＶCN（ビット８がセレクトされていない時はＶC0、ビット８がセレクトされている時はＶC1、以下同じ）がＶs／２より小さいか否かを判断する。ここで否定結果が得られると制御回路３は、ステップＳＰ７からステップＳＰ８に移って、処理ビットをＬＳＢ側（ビット７）に１ビットシフトした後、上述のステップＳＰ３に戻る。これにより制御回路３は、シフトされた処理ビット（ビット７）について、その実出力電圧Ｖ7を記憶回路５から読み出し、この実出力電圧Ｖ7からＶs／２を差し引いた値が、残り電圧ＶCN（ＶC0又はＶC1）以下であるか否かを判断する。
【００８９】
ここで処理ビット（ビット７）の実出力電圧Ｖ7からＶs／２を差し引いた値が、残り電圧ＶCN（ＶC0又はＶC1）以下である場合、制御回路３は、ステップＳＰ３からステップＳＰ４に移り、処理ビット（ビット７）対応スイッチ回路（ＳＷ７）を「１」に設定し、続くステップＳＰ５に移る。
【００９０】
ステップＳＰ５において制御回路３は、残り電圧ＶCN（ＶC0又はＶC1）から実出力電圧Ｖ7を差し引いた値を新たな残り電圧ＶCN+1（ビット８がセレクトされていない時はＶC1、ビット８がセレクトされている時はＶC2）として更新した後、ステップＳＰ７に移る。
【００９１】
これに対してステップＳＰ３において実出力電圧Ｖ7からＶs／２を差し引いた値が、残り電圧ＶCN（ＶC0又はＶC1）以下ではない場合、制御回路３は、ステップＳＰ３からステップＳＰ６に移り、処理ビット（ビット７）対応スイッチ回路（ＳＷ７）を「０」に設定した後、ステップＳＰ７に移る。この場合、残り電圧ＶCN（ＶC0又はＶC1）は変更されない。
【００９２】
このようにして制御回路３は、ステップＳＰ７において肯定結果が得られるまでステップＳＰ７−ＳＰ８−ＳＰ３−ＳＰ６−ＳＰ７又はステップＳＰ７−ＳＰ８−ＳＰ３−ＳＰ４−ＳＰ５−ＳＰ７の処理を繰り返すことにより、最上位ビットから残り電圧がＶｓ／２以下となるまで順次比較を行って必要なビットを選択する。なお最下位ビットまで選択が行われた場合には、最後の残り電圧ＶC8は、次式、
【００９３】
【数３５】
2005151520.tif 000037
となる。
【００９４】
ここで残り電圧ＶC8は、目標出力電圧Ｖinから実出力電圧を差し引いた残りの電圧であることにより、出力電圧の誤差電圧に相当する。従ってＶs＝ＶLSBとすると、出力電圧は、目標出力電圧Ｖinに対して±ＶLSB／２以内に収まることとなる。
【００９５】
かくして制御回路３は、ステップＳＰ７において肯定結果を得ると、ステップＳＰ９に移って当該処理手順を終了する。
【００９６】
なおこの実施例においては、最大出力電圧が僅かに小さくなることにより、これを補うために、微小電圧Ｖsを最小分解能に相当する電圧の理論値ＶLSBよりも数パーセント程度大きくするようにしてもよい。このようにすれば、微分非直線性が僅かに劣化するだけで、最大出力を数パーセント大きくすることができることにより、最大出力電圧の低下を補うことができる。
【００９７】
またディジタルデータ入力端子Ｔ１の最上位ビットに対応した入力抵抗Ｒ８から順次必要な入力抵抗を選択して行くようにしたことにより、逐次比較による簡単な演算処理により、最終的に最小分解能に応じた高精度の出力電圧を得ることができる。
【００９８】
以上の構成によれば、ディジタルデータ入力端子Ｔ１の最上位ビットに対応した電圧発生手段から順次必要な電圧発生手段を選択して行くようにしたことにより、最小分解能に応じた高精度の出力電圧を簡単な演算処理により得ることができる。これにより調整作業を省略して、簡易な構成により高精度の出力電圧を簡単に得ることができる。
【実施例２】
【００９９】
なお上述の実施例においては、（３４）式について上述したように、目標出力電圧Ｖin又は残り電圧ＶCNと実際の出力電圧値との比較を行う際のしきい値を、Ｖs／２だけシフトさせることにより、出力電圧の誤差を０を中心に正負に割り振られるようにしたが、本発明はこれに限らず、Ｖs／２のシフトを行わず、０から−Ｖs以内のままとするようにしてもよい。
【０１００】
また上述の実施例においては、残り電圧がＶs／２未満となるとビットの選択を行うか否かの処理を終了する場合について述べたが、本発明はこれに限らず、残り電圧の如何に関わらず、全ビットについてビットの選択を行うか否かの処理を実行するようにしてもよい。この場合は、図１に示したステップＳＰ７による残り電圧判定ステップを、全ビットについての処理が終了したか否かの判定ステップに置き換えるようにすればよい。
【０１０１】
また上述の実施例においては、８ビットのＤＡコンバータ１に本発明を適用する場合について述べたが、本発明はこれに限らず、１６ビット等他の種々のビット数のＤＡコンバータにおいても本発明を適用することができる。
【０１０２】
また上述の実施例においては、半導体試験装置の測定ユニットに用いられるＤＡコンバータに本発明を適用する場合について述べたが、本発明はこれに限らず、他の種々の電子機器に用いられるＤＡコンバータに広く適用することができる。
【産業上の利用可能性】
【０１０３】
本発明は、ＤＡコンバータに関し、例えば半導体試験装置の測定ユニットに用いられるＤＡコンバータに適用することができる。
【図面の簡単な説明】
【０１０４】
【図１】本発明の実施例１に係るＤＡコンバータの制御回路によるスイッチ回路の制御に係る処理手順を示すフローチャートである。
【図２】図１の処理手順を実現するためのＤＡコンバータを示すブロック図である。
【符号の説明】
【０１０５】
１……ＤＡコンバータ、２……基準電圧電源、３……制御回路、４……演算増幅器、５……記憶回路、Ｒ１〜Ｒ８……抵抗（電圧発生手段）、ＳＷ１〜ＳＷ８……スイッチ回路、Ｔ１……ディジタルデータ入力端子
【図１】
2005151520.tif 000038
【図２】
2005151520.tif 000039