(57)【要約】【課題】  シリコン膜上に金属膜を形成し、シリコン膜と金属膜とを比較的高温で反応させて形成したシリサイド膜を用いる方法によって、シリコン膜の全面にゲート電極膜或いは配線として金属シリサイド膜を形成した場合、金属シリサイド膜の形成による内部歪みの発生によって、例えば、半導体基板に形成された素子分離領域と素子領域との境界等に応力が掛かり、結晶欠陥が発生する。このため、高性能の半導体装置を実現するうえで問題となる。【解決手段】  熱処理によってシリコン膜と金属膜を反応させ、金属シリサイド膜を形成し、その後、リソグラフィ法を用いてゲート電極膜或いは配線をパターニングすることにより、半導体基板等において結晶欠陥等の損傷の発生を防止する。【選択図】  図２
2005303170.tif 000002
【特許請求の範囲】
【請求項１】
半導体基体に素子分離領域を形成する工程と、
前記素子分離領域に囲まれた素子領域にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に不純物が添加されたシリコン膜を形成する工程と、
前記シリコン膜上にマスク膜を選択的に形成する工程と、
前記シリコン膜及び前記マスク膜上に金属膜を形成する工程と、
熱処理によって、前記シリコン膜と前記シリコン膜上の金属膜を反応させることにより、前記シリコン膜上に金属シリサイド膜を形成する工程と、
残存する金属膜を除去する工程と、
前記マスク膜及び前記マスク膜直下の前記シリコン膜が形成された領域を含んだ領域を選択的に除去することにより、前記金属シリサイド膜及び前記金属シリサイド膜直下の前記シリコン膜からなる積層構造のゲート電極膜を形成する工程と、
前記ゲート電極膜の側周壁部に側壁絶縁膜を形成する工程と、
前記ゲート電極膜及び前記側壁絶縁膜をマスクとして不純物を導入してソース及びドレイン領域を形成する工程とを
有することを特徴とする半導体装置の製造方法。
【請求項２】
前記ゲート電極膜を形成する工程は、前記金属シリサイド膜及び前記マスク膜上に絶縁膜を形成する工程と、前記絶縁膜上にレジスト膜を形成する工程と、前記レジスト膜が前記金属シリサイド膜上に残存するように前記レジスト膜を選択的にパターニングする工程と、パターニングされた前記レジスト膜をマスクにして前記マスク膜及び前記マスク膜直下の前記シリコン膜が形成された領域を含んだ領域を選択的に除去する工程とを有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ゲート電極膜を形成する工程は、前記金属シリサイド膜及び前記マスク膜上にレジスト膜を形成する工程と、前記レジスト膜が前記金属シリサイド膜上に残存するように前記レジスト膜を選択的にパターニングする工程と、パターニングされた前記レジスト膜をマスクにして前記マスク膜及び前記マスク膜直下の前記シリコン膜が形成された領域を含んだ領域を選択的に除去する工程とを有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記ゲート電極膜を形成する工程は、前記金属シリサイド膜をマスクにして、前記マスク膜及び前記マスク膜の直下に形成された前記シリコン膜を選択的に除去する工程を有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記ゲート電極膜及び前記側壁絶縁膜をマスクとして不純物を導入してソース及びドレイン領域を形成する工程の後に、前記半導体基体上に層間絶縁膜を形成する工程と、少なくとも前記ソース及びドレイン領域上を含んだ前記層間絶縁膜の領域を選択的にパターニングし、コンタクト孔を形成する工程と、前記コンタクト孔内に導電膜を形成する工程とを有することを特徴とする請求項１乃至請求項４のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、金属シリサイド層が形成された電極或いは配線を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
集積回路等の半導体装置は更なる高密度化、高性能化を求められ、その構成要素であるＭＯＳトランジスタ等の素子の微細化、それらの素子を接続する配線或いはコンタクト領域の微細化が進展している。また、これと共に、素子を形成する材料として、例えば比較的電気抵抗の低い金属シリサイド等が用いられている。例えば、配線或いは電極の材料として金属シリサイドを用い、また、コンタクト形成として、コンタクト領域とその上に形成される配線とのマスク位置合せの余裕度を削減し、高密度化に寄与するセルフアラインコンタクト法を用いる手法がある。
【０００３】
シリサイドゲート電極およびセルフアラインコンタクトの形成方法として、例えば以下の方法がある。先ず、シリコン膜上に、ＣＶＤ或いはスパッタ等の堆積法によって金属シリサイド膜を成膜し、その後、リソグラフィ法を用いてパターニングし、ゲート電極膜を形成する。次に、シリコン窒化膜等のスペーサをゲート電極の側周壁に形成し、その後、そのゲート電極に対してセルフアラインコンタクトを形成する。
【０００４】
上述の方法では、ゲート電極に対してセルフアラインコンタクトが形成できコンタクトパターンの微細化が可能だが、ＣＶＤ或いはスパッタ等の堆積法によって形成されたシリサイド膜は微細化によりその比抵抗が大きくなる傾向を示すため、高性能の半導体装置を実現するうえで問題となる。
【０００５】
一方、ゲート電極の比抵抗を下げる方法として、シリコン膜上に金属膜を形成し、シリコン膜と金属膜とを比較的高温で反応させて形成したシリサイド膜を用いる方法がある（例えば、特許文献１参照。）。
【０００６】
この方法によって、シリコン膜の全面に金属シリサイド膜を形成した場合、金属シリサイド膜の形成による内部歪みの発生によって、例えば、半導体基板に形成された素子分離領域と素子領域との境界等に応力が掛かり、結晶欠陥が発生する。このため、高性能の半導体装置を実現するうえで問題となる。
【特許文献１】特開平１０−１４４９１５号公報（第７ページ、第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明はゲート電極等に用いるシリサイド金属形成工程において、半導体基板等に結晶欠陥等の損傷が発生しない半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００８】
本発明の第１の態様は、半導体装置の製造方法として、半導体基体に素子分離領域を形成する工程と、前記素子分離領域に囲まれた素子領域にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に不純物が添加されたシリコン膜を形成する工程と、前記シリコン膜上にマスク膜を選択的に形成する工程と、前記シリコン膜及び前記マスク膜上に金属膜を形成する工程と、熱処理によって、前記シリコン膜と前記シリコン膜上の金属膜を反応させることにより、前記シリコン膜上に金属シリサイド膜を形成する工程と、残存する金属膜を除去する工程と、前記マスク膜及び前記マスク膜直下の前記シリコン膜が形成された領域を含んだ領域を選択的に除去することにより、前記金属シリサイド膜及び前記金属シリサイド膜直下の前記シリコン膜からなる積層構造のゲート電極膜を形成する工程と、前記ゲート電極膜の側周壁部に側壁絶縁膜を形成する工程と、前記ゲート電極膜及び前記側壁絶縁膜をマスクとして不純物を導入してソース及びドレイン領域を形成する工程とを有することを特徴とする。
【発明の効果】
【０００９】
本発明によれば、パターニングによってゲート電極膜を形成する前の工程において、熱処理によってシリコン膜と金属膜を反応させ、ゲート電極膜が形成される領域を包含する領域に金属シリサイド膜を形成するため、半導体基板等において結晶欠陥等の損傷の発生を防止できる。このため、高性能の半導体装置を実現する半導体装置の製造方法を提供することが可能になる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照して本発明の実施例を説明する。
【実施例１】
【００１１】
本発明の半導体装置の製造方法による第１の実施例における断面の模式図を図１乃至図４に示す。
【００１２】
先ず、図１（ａ）に示すように、半導体基板としてＰ型のシリコン基板１１を用意し、その表面領域に、ＳＴＩ法（浅いトレンチ分離法）により、酸化膜を選択的に形成して、素子分離領域１２を形成する。
【００１３】
次に、シリコン基板１１の素子分離領域１２によって選択的に分離された素子領域のなかで、ＰチャネルＭＩＳＦＥＴ形成領域にはイオン注入法を用い、Ｎ型不純物として燐を導入し、Ｎ型ウェル領域１４を形成する。一方、ＮチャネルＭＩＳＦＥＴ形成領域にはイオン注入法を用い、Ｐ型不純物としてボロンを導入し、Ｐ型ウェル領域１３を形成する。この時のドーズ量はそれぞれ１Ｅ１２ｃｍ−２〜１Ｅ１３ｃｍ−２程度である。その後、例えば、９００℃、１０秒の急速加熱を施し、導入したＮ型不純物及びＰ型不純物を活性化する。
【００１４】
その後、酸素雰囲気中でシリコン基板１１を熱酸化することにより、ゲート絶縁膜である厚さ２乃至３ｎｍの熱酸化膜１５を形成し、更に、その上にＣＶＤ法を用い、厚さ２００ｎｍ程度のシリコン膜１６を形成する。続いて、ＣＶＤ法を用い、マスク膜として、厚さ５０ｎｍ程度の第１のシリコン窒化膜１７をシリコン膜１６上に形成する。
【００１５】
次に、第１のレジスト膜１８をシリコン基板１１の上に塗布し、リソグラフィ法を用い、図１（ｂ）に示すように、第１のレジスト膜１８のパターンを形成する。更に、第１のレジスト膜１８をマスクとしてウエットエッチング法或いはドライエッチング法を用い、第１のシリコン窒化膜１７をパターニングする。
【００１６】
その後、第１のレジスト膜１８をマスクとして、イオン注入１９により、砒素イオンを加速エネルギー５０ＫｅＶ、ドーズ量５Ｅ１５ｃｍ―２の条件でシリコン膜１６中に注入する。ここで、シリコン膜１６の砒素イオンが注入された領域は、ＮチャネルＭＩＳＦＥＴ形成領域のゲート電極或いは配線を構成する領域となる。
【００１７】
続いて、第１のレジスト膜１８をドライエッチング法等により除去する。その後、第２のレジスト膜１８ａをシリコン基板１１の上に塗布し、リソグラフィ法を用い、図１（ｃ）に示すように、第２のレジスト膜１８ａのパターンを形成する。更に、第２のレジスト膜１８ａをマスクとしてウエットエッチング法或いはドライエッチング法を用い、第１のシリコン窒化膜１７をパターニングする。
【００１８】
その後、第２のレジスト膜１８ａをマスクとして、イオン注入１９により、弗化ボロン化合物イオンを加速エネルギー５０ＫｅＶ、ドーズ量５Ｅ１５ｃｍ―２の条件でシリコン膜１６中に注入する。ここで、シリコン膜の弗化ボロン化合物イオンが注入された領域は、ＰチャネルＭＩＳＦＥＴ形成領域のゲート電極或いは配線を構成する領域となる。
【００１９】
次に、第２のレジスト膜１８ａをドライエッチング法等により除去する。その後、図２（ｄ）に示すように、シリコン基板１１上に金属膜として厚さ３０ｎｍ程度のチタニウム膜２０を、例えばスパッタ法を用いて形成する。次に、急速加熱法を用い、窒素雰囲気、温度７５０℃程度、時間数十秒程度の条件でシリコン膜１６とチタニウム膜２０とを反応させ、図２（ｅ）に示すように金属シリサイド膜としてチタニウムシリサイド膜２１を形成する。次に第１のシリコン窒化膜１７上のチタニウム膜２０を含め、未反応のチタニウム膜２０をウエットエッチング法等により除去する。
【００２０】
なお、急速加熱法により、シリコン膜１６へ注入された砒素イオン及び弗化ボロン化合物イオンは、それぞれ砒素及びボロンとしてシリコン膜１６内の深さ方向へ拡散し、導電性を与える不純物となる。
【００２１】
次に、第１のシリコン窒化膜１７およびチタニウムシリサイド膜２１の上に、図２（ｆ）に示すように、ＣＶＤ法を用い、厚さ１５０ｎｍ程度の第２のシリコン窒化膜２２を形成する。更に、第２のシリコン窒化膜２２の上に第３のレジスト膜２３を塗布し、続いて、リソグラフィ法を用い、第３のレジスト膜２３のパターンを形成する。ここで、第３のレジスト膜２３のパターンは、チタニウムシリサイド膜２１とその直下のシリコン膜１６による積層構造膜が、ゲート電極或いは配線として形成されるパターンである。
【００２２】
更に、第３のレジスト膜２３をマスクとして、第２のシリコン窒化膜２２をパターニングし、更に第１のシリコン窒化膜１７を除去する。続いて、第２のシリコン窒化膜２２をマスクにして、チタニウムシリサイド膜２１とシリコン膜１６とをドライエッチング法等を用いパターニングし、チタニウムシリサイド膜２１とシリコン膜１６からなる積層構造のゲート電極を図３（ｇ）に示しように形成する。ＮチャネルＭＩＳＦＥＴ形成領域にはＮ型シリコン膜１６ａが形成され、ＰチャネルＭＩＳＦＥＴ形成領域にはＰ型シリコン膜１６ｂがそれぞれ形成される。
【００２３】
次に、チタニウムシリサイド膜２１をマスクとして、イオン注入法を用い、シリコン基板１１へ不純物を導入し、エクステンション領域を形成する。図３（ｇ）に示すように、ＮチャネルＭＩＳＦＥＴ形成領域のＮ型のエクステンション領域２４ａには、Ｎ型不純物となる燐イオンを導入し、ＰチャネルＭＩＳＦＥＴ形成領域のＰ型のエクステンション領域２４ｂには、Ｐ型不純物となるボロンを含んだ弗化ボロン化合物イオンを導入する。ドーズ量はそれぞれ５Ｅ１３ｃｍ−２〜５Ｅ１５ｃｍ−２程度である。その後、例えば、９００℃、数十秒の急速加熱を施し、導入したＮ型不純物及びＰ型不純物を活性化する。
【００２４】
次に、ＣＶＤ法を用い、第３のシリコン窒化膜２５をシリコン基板１１の上に形成する。続いて、ドライエッチング法を用い、第３のシリコン窒化膜２５をエッチバックし、図３（ｈ）に示すように、積層構造のゲート電極の側周壁に側壁絶縁膜２５ａを形成する。更に、イオン注入法を用い、シリコン基板１１へ不純物を導入し、ソース及びドレイン領域を形成する。図３（ｈ）に示すように、ＮチャネルＭＩＳＦＥＴ形成領域のＮ型のソース及びドレイン領域２６ａには、Ｎ型不純物となる燐イオンを導入し、ＰチャネルＭＩＳＦＥＴ形成領域のＰ型のソース及びドレイン領域２６ｂには、Ｐ型不純物となるボロンを含んだ弗化ボロン化合物イオンを導入する。ドーズ量はそれぞれ１５Ｅ１５ｃｍ−２〜５Ｅ１６ｃｍ−２程度である。その後、例えば、９００℃、数十秒の急速加熱を施し、導入したＮ型不純物及びＰ型不純物を活性化する。
【００２５】
次に、図３（ｉ）に示すように、ＣＶＤ法を用い、層間絶縁膜２７として、例えばシリコン酸化膜を形成し、更に、ＣＭＰ法を用いてシリコン基板１１の表面を平坦化する。続いて、層間絶縁膜２７上に第４のレジスト膜２８を塗布し、リソグラフィ法を用い、第４のレジスト膜２８のパターンを形成する。
【００２６】
更に、第４のレジスト膜２８をマスクとしてウエットエッチング法或いはドライエッチング法を用い、層間絶縁膜２７をパターニングする。これにより、セルフアラインコンタクト用のコンタクト孔が形成される。その後、第４のレジスト膜２８をドライエッチング法等により除去する。
【００２７】
続いて、図４（ｊ）に示すように、ＣＶＤ法等を用い、導電膜としてタングステン膜２９をコンタクト孔に埋め込みながら堆積する。さらに、層間絶縁膜２７上のタングステン膜２９をＣＭＰ法で平坦化しながら除去し、セルフアラインコンタクトを形成する。その後は多層配線工程等の工程を進め、半導体装置を完了させる。
【００２８】
以上に述べたように、ゲート電極のシリコン膜上に選択的にチタニウムシリサイド膜を形成し、その後、電極或いは配線をパターニングするため、チタニウムシリサイド膜の形成に起因する内部歪みにより、シリコン基板に掛かる応力が小さくなり、シリコン基板に結晶欠陥が発生しない。このため、高歩留り、及び高信頼性を有する半導体装置を実現できる。
【００２９】
また、ゲート電極或いは配線の側周壁及び上面にそれぞれ側壁絶縁膜及びシリコン窒化膜を形成するため、これらがコンタクト孔の開孔時のエッチングストッパーとして働き、微細なセルフアラインコンタクトを形成できる。
【実施例２】
【００３０】
本発明の半導体装置の製造方法による第２の実施例における断面の模式図を図５乃至図８に示す。本実施例ではゲート電極の形成を簡略化した製造方法を示す。
【００３１】
先ず、図５（ａ）に示すように、半導体基板としてＰ型のシリコン基板１１を用意し、その表面領域に、ＳＴＩ法（浅いトレンチ分離法）により、酸化膜を選択的に形成して、素子分離領域１２を形成する。
【００３２】
次に、シリコン基板１１の素子分離領域１２によって選択的に分離された素子領域のなかで、ＰチャネルＭＩＳＦＥＴ形成領域にはイオン注入法を用い、Ｎ型不純物として燐を導入し、Ｎ型ウェル領域１４を形成する。一方、ＮチャネルＭＩＳＦＥＴ形成領域にはイオン注入法を用い、Ｐ型不純物としてボロンを導入し、Ｐ型ウェル領域１３を形成する。この時のドーズ量はそれぞれ１Ｅ１２ｃｍ−２〜１Ｅ１３ｃｍ−２程度である。その後、例えば、９００℃、１０秒の急速加熱を施し、導入したＮ型不純物及びＰ型不純物を活性化する。
【００３３】
その後、酸素雰囲気中でシリコン基板１１を熱酸化することにより、ゲート絶縁膜である厚さ２乃至３ｎｍの熱酸化膜１５を形成し、更に、その上にＣＶＤ法を用い、厚さ２００ｎｍ程度のシリコン膜１６を形成する。続いて、ＣＶＤ法を用い、マスク膜として、厚さ５０ｎｍ程度の第１のシリコン窒化膜１７をシリコン膜１６上に形成する。
【００３４】
次に、第１のレジスト膜１８をシリコン基板１１の上に塗布し、リソグラフィ法を用い、図５（ｂ）に示すように、第１のレジスト膜１８のパターンを形成する。更に、第１のレジスト膜１８をマスクとしてウエットエッチング法或いはドライエッチング法を用い、第１のシリコン窒化膜１７をパターニングする。
【００３５】
その後、第１のレジスト膜１８をマスクとして、イオン注入１９により、砒素イオンを加速エネルギー５０ＫｅＶ、ドーズ量５Ｅ１５ｃｍ―２の条件でシリコン膜１６中に注入する。ここで、シリコン膜１６の砒素イオンが注入された領域は、ＮチャネルＭＩＳＦＥＴ形成領域のゲート電極或いは配線を構成する領域となる。
【００３６】
続いて、第１のレジスト膜１８をドライエッチング法等により除去する。その後、第２のレジスト膜１８ａをシリコン基板１１の上に塗布し、リソグラフィ法を用い、図５（ｃ）に示すように、第２のレジスト膜１８ａのパターンを形成する。更に、第２のレジスト膜１８ａをマスクとしてウエットエッチング法或いはドライエッチング法を用い、第１のシリコン窒化膜１７をパターニングする。
【００３７】
その後、第２のレジスト膜１８ａをマスクとして、イオン注入１９により、弗化ボロン化合物イオンを加速エネルギー５０ＫｅＶ、ドーズ量５Ｅ１５ｃｍ―２の条件でシリコン膜１６中に注入する。ここで、シリコン膜の弗化ボロン化合物イオンが注入された領域は、ＰチャネルＭＩＳＦＥＴ形成領域のゲート電極或いは配線を構成する領域となる。
【００３８】
次に、第２のレジスト膜１８ａをドライエッチング法等により除去する。その後、図６（ｄ）に示すように、シリコン基板１１上に金属膜として厚さ３０ｎｍ程度のチタニウム膜２０を、例えばスパッタ法を用いて形成する。次に、急速加熱法を用い、窒素雰囲気、温度７５０℃程度、時間数十秒程度の条件でシリコン膜１６とチタニウム膜２０とを反応させ、図６（ｅ）に示すように金属シリサイド膜としてチタニウムシリサイド膜２１を形成する。次に第１のシリコン窒化膜１７上のチタニウム膜２０を含め、未反応のチタニウム膜２０をウエットエッチング法等により除去する。
【００３９】
なお、急速加熱法により、シリコン膜１６へ注入された砒素イオン及び弗化ボロン化合物イオンは、それぞれ砒素及びボロンとしてシリコン膜１６内の深さ方向へ拡散し、導電性を与える不純物となる。
【００４０】
次に、第１のシリコン窒化膜１７及びチタニウムシリサイド膜２１の上に、図６（ｆ）に示すように、第３のレジスト膜２３を塗布し、続いてリソグラフィ法を用い、第３のレジスト膜２３のパターンを形成する。ここで、第３のレジスト膜２３のパターンは、チタニウムシリサイド膜２１とその直下のシリコン膜１６による積層構造膜が、ゲート電極或いは配線として形成されるパターンである。
【００４１】
更に、第３のレジスト膜２３をマスクとして、第１のシリコン窒化膜１７及びチタニウムシリサイド膜２１とシリコン膜１６とをドライエッチング法等を用いパターニングし、チタニウムシリサイド膜２１とシリコン膜１６からなる積層構造のゲート電極を図７（ｇ）に示すように形成する。ＮチャネルＭＩＳＦＥＴ形成領域にはＮ型シリコン膜１６ａが形成され、ＰチャネルＭＩＳＦＥＴ形成領域にはＰ型シリコン膜１６ｂがそれぞれ形成される。
【００４２】
次に、チタニウムシリサイド膜２１をマスクとして、イオン注入法を用い、シリコン基板１１へ不純物を導入し、エクステンション領域を形成する。図７（ｂ）に示すように、ＮチャネルＭＩＳＦＥＴ形成領域のＮ型のエクステンション領域２４ａには、Ｎ型不純物となる燐イオンを導入し、ＰチャネルＭＩＳＦＥＴ形成領域のＰ型のエクステンション領域２４ｂには、Ｐ型不純物となるボロンを含んだ弗化ボロン化合物イオンを導入する。ドーズ量はそれぞれ５Ｅ１３ｃｍ−２〜５Ｅ１５ｃｍ−２程度である。その後、例えば、９００℃、数十秒の急速加熱を施し、導入したＮ型不純物及びＰ型不純物を活性化する。
【００４３】
次に、図７（ｈ）に示すように、ＣＶＤ法を用い、第３のシリコン窒化膜２５をシリコン基板１１の上に形成する。続いて、ドライエッチング法を用い、第３のシリコン窒化膜２５をエッチバックし、図７（ｉ）に示すように、積層構造のゲート電極の側周壁に側壁絶縁膜２５ａを形成する。更に、イオン注入法を用い、シリコン基板１１へ不純物を導入し、ソース及びドレイン領域を形成する。ＮチャネルＭＩＳＦＥＴ形成領域のＮ型のソース及びドレイン領域２６ａには、Ｎ型不純物となる燐イオンを導入し、ＰチャネルＭＩＳＦＥＴ形成領域のＰ型のソース及びドレイン領域２６ｂには、Ｐ型不純物となるボロンを含んだ弗化ボロン化合物イオンを導入する。ドーズ量はそれぞれ１５Ｅ１５ｃｍ−２〜５Ｅ１６ｃｍ−２程度である。その後、例えば、９００℃、数十秒の急速加熱を施し、導入したＮ型不純物及びＰ型不純物を活性化する。
【００４４】
次に、図８（ｊ）に示すように、ＣＶＤ法を用い、層間絶縁膜２７として、例えばシリコン酸化膜を形成し、更に、ＣＭＰ法を用いてシリコン基板１１の表面を平坦化する。続いて、層間絶縁膜２７上に第４のレジスト膜２８を塗布し、リソグラフィ法を用い、第４のレジスト膜２８のパターンを形成する。
【００４５】
更に、第４のレジスト膜２８をマスクとしてウエットエッチング法或いはドライエッチング法を用い、図８（ｋ）に示すように、層間絶縁膜２７をパターニングする。これにより、コンタクト孔が形成される。その後、第４のレジスト膜２８をドライエッチング法等により除去する。
【００４６】
続いて、ＣＶＤ法等を用い、導電膜としてタングステン膜２９をコンタクト孔に埋め込みながら堆積する。さらに、層間絶縁膜２７上のタングステン膜２９をＣＭＰ法で平坦化しながら除去し、コンタクトを形成する。その後は多層配線工程等の工程を進め、半導体装置を完了させる。
【００４７】
以上に述べたように、ゲート電極のシリコン膜上に選択的にチタニウムシリサイド膜を形成し、その後、電極或いは配線をパターニングするため、チタニウムシリサイド膜の形成に起因する内部歪みにより、シリコン基板に掛かる応力が小さくなり、シリコン基板に結晶欠陥が発生しない。このため、高歩留り、及び高信頼性を有する半導体装置を実現できる。
【００４８】
また、第２のシリコン窒化膜２２の形成を省略するため、工程を短縮でき、製造工程のコストを削減できる。
【実施例３】
【００４９】
本発明の半導体装置の製造方法による第３の実施例における断面の模式図を図９乃至図１２に示す。本実施例ではゲート電極の形成を更に簡略化した製造方法を示す。
【００５０】
先ず、図９（ａ）に示すように、半導体基板としてＰ型のシリコン基板１１を用意し、その表面領域に、ＳＴＩ法（浅いトレンチ分離法）により、酸化膜を選択的に形成して、素子分離領域１２を形成する。
【００５１】
次に、シリコン基板１１の素子分離領域１２によって選択的に分離された素子領域のなかで、ＰチャネルＭＩＳＦＥＴ形成領域にはイオン注入法を用い、Ｎ型不純物として燐を導入し、Ｎ型ウェル領域１４を形成する。一方、ＮチャネルＭＩＳＦＥＴ形成領域にはイオン注入法を用い、Ｐ型不純物としてボロンを導入し、Ｐ型ウェル領域１３を形成する。この時のドーズ量はそれぞれ１Ｅ１２ｃｍ−２〜１Ｅ１３ｃｍ−２程度である。その後、例えば、９００℃、１０秒の急速加熱を施し、導入したＮ型不純物及びＰ型不純物を活性化する。
【００５２】
その後、酸素雰囲気中でシリコン基板１１を熱酸化することにより、ゲート絶縁膜である厚さ２乃至３ｎｍの熱酸化膜１５を形成し、更に、その上にＣＶＤ法を用い、厚さ２００ｎｍ程度のシリコン膜１６を形成する。続いて、ＣＶＤ法を用い、マスク膜として、厚さ５０ｎｍ程度の第１のシリコン窒化膜１７をシリコン膜１６上に形成する。
【００５３】
次に、第１のレジスト膜１８をシリコン基板１１の上に塗布し、リソグラフィ法を用い、図９（ｂ）に示すように、第１のレジスト膜１８のパターンを形成する。更に、第１のレジスト膜１８をマスクとしてウエットエッチング法或いはドライエッチング法を用い、第１のシリコン窒化膜１７をパターニングする。
【００５４】
その後、第１のレジスト膜１８をマスクとして、イオン注入１９により、砒素イオンを加速エネルギー５０ＫｅＶ、ドーズ量５Ｅ１５ｃｍ―２の条件でシリコン膜１６中に注入する。ここで、シリコン膜１６の砒素イオンが注入された領域は、ＮチャネルＭＩＳＦＥＴ形成領域のゲート電極或いは配線を構成する領域となる。
【００５５】
続いて、第１のレジスト膜１８をドライエッチング法等により除去する。その後、第２のレジスト膜１８ａをシリコン基板１１の上に塗布し、リソグラフィ法を用い、図９（ｃ）に示すように、第２のレジスト膜１８ａのパターンを形成する。更に、第２のレジスト膜１８ａをマスクとしてウエットエッチング法或いはドライエッチング法を用い、第１のシリコン窒化膜１７をパターニングする。
【００５６】
その後、第２のレジスト膜１８ａをマスクとして、イオン注入１９により、弗化ボロン化合物イオンを加速エネルギー５０ＫｅＶ、ドーズ量５Ｅ１５ｃｍ―２の条件でシリコン膜１６中に注入する。ここで、シリコン膜の弗化ボロン化合物イオンが注入された領域は、ＰチャネルＭＩＳＦＥＴ形成領域のゲート電極或いは配線を構成する領域となる。
【００５７】
次に、第２のレジスト膜１８ａをドライエッチング法等により除去する。その後、図１０（ｄ）に示すように、シリコン基板１１上に金属膜として厚さ３０ｎｍ程度のチタニウム膜２０を、例えばスパッタ法を用いて形成する。次に、急速加熱法を用い、窒素雰囲気、温度７５０℃程度、時間数十秒程度の条件でシリコン膜１６とチタニウム膜２０とを反応させ、図１０（ｅ）に示すように金属シリサイド膜としてチタニウムシリサイド膜２１を形成する。次に第１のシリコン窒化膜１７上のチタニウム膜２０を含め、未反応のチタニウム膜２０をウエットエッチング法等により除去する。
【００５８】
なお、急速加熱法により、シリコン膜１６へ注入された砒素イオン及び弗化ボロン化合物イオンは、それぞれ砒素及びボロンとしてシリコン膜１６内の深さ方向へ拡散し、導電性を与える不純物となる。
【００５９】
次に、図１０（ｆ）に示すように、チタニウムシリサイド膜２１をマスクとして、第１のシリコン窒化膜１７及びその直下のシリコン膜１６をドライエッチング法等を用いパターニングし、チタニウムシリサイド膜２１とシリコン膜１６からなる積層構造のゲート電極を形成する。ＮチャネルＭＩＳＦＥＴ形成領域にはＮ型シリコン膜１６ａが形成され、ＰチャネルＭＩＳＦＥＴ形成領域にはＰ型シリコン膜１６ｂがそれぞれ形成される。
【００６０】
次に、チタニウムシリサイド膜２１をマスクとして、イオン注入法を用い、シリコン基板１１へ不純物を導入し、エクステンション領域を形成する。図１１（ｇ）に示すように、ＮチャネルＭＩＳＦＥＴ形成領域のＮ型のエクステンション領域２４ａには、Ｎ型不純物となる燐イオンを導入し、ＰチャネルＭＩＳＦＥＴ形成領域のＰ型のエクステンション領域２４ｂには、Ｐ型不純物となるボロンを含んだ弗化ボロン化合物イオンを導入する。ドーズ量はそれぞれ５Ｅ１３ｃｍ−２〜５Ｅ１５ｃｍ−２程度である。その後、例えば、９００℃、数十秒の急速加熱を施し、導入したＮ型不純物及びＰ型不純物を活性化する。
【００６１】
次に、ＣＶＤ法を用い、第３のシリコン窒化膜２５をシリコン基板１１の上に形成する。続いて、ドライエッチング法を用い、第３のシリコン窒化膜２５をエッチバックし、図１１（ｈ）に示すように、積層構造のゲート電極の側周壁に側壁絶縁膜２５ａを形成する。更に、イオン注入法を用い、シリコン基板１１へ不純物を導入し、ソース及びドレイン領域を形成する。ＮチャネルＭＩＳＦＥＴ形成領域のＮ型のソース及びドレイン領域２６ａには、Ｎ型不純物となる燐イオンを導入し、ＰチャネルＭＩＳＦＥＴ形成領域のＰ型のソース及びドレイン領域２６ｂには、Ｐ型不純物となるボロンを含んだ弗化ボロン化合物イオンを導入する。ドーズ量はそれぞれ１５Ｅ１５ｃｍ−２〜５Ｅ１６ｃｍ−２程度である。その後、例えば、９００℃、数十秒の急速加熱を施し、導入したＮ型不純物及びＰ型不純物を活性化する。
【００６２】
次に、図１１（ｉ）に示すように、ＣＶＤ法を用い、層間絶縁膜２７として、例えばシリコン酸化膜を形成し、更に、ＣＭＰ法を用いてシリコン基板１１の表面を平坦化する。続いて、層間絶縁膜２７上に第４のレジスト膜２８を塗布し、リソグラフィ法を用い、第４のレジスト膜２８のパターンを形成する。
【００６３】
更に、第４のレジスト膜２８をマスクとしてウエットエッチング法或いはドライエッチング法を用い、図１２（ｊ）に示すように、層間絶縁膜２７をパターニングする。これにより、コンタクト孔が形成される。その後、第４のレジスト膜２８をドライエッチング法等により除去する。
【００６４】
続いて、ＣＶＤ法等を用い、導電膜としてタングステン膜２９をコンタクト孔に埋め込みながら堆積する。さらに、層間絶縁膜２７上のタングステン膜２９をＣＭＰ法で平坦化しながら除去し、コンタクトを形成する。その後は多層配線工程等の工程を進め、半導体装置を完了させる。
【００６５】
以上に述べたように、ゲート電極のシリコン膜上に選択的にチタニウムシリサイド膜を形成し、その後、電極或いは配線をパターニングするため、チタニウムシリサイド膜の形成に起因する内部歪みにより、シリコン基板に掛かる応力が小さくなり、シリコン基板に結晶欠陥が発生しない。このため、高歩留り、及び高信頼性を有する半導体装置を実現できる。
【００６６】
また、第２のシリコン窒化膜２２の形成と第３のレジスト膜２３の形成を省略するため、工程を更に短縮でき、製造工程のコストを更に削減できる。
【００６７】
なお、本発明は上述した実施形態に何ら限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することができる。
【００６８】
例えば、シリコン膜中へのイオン注入による不純物導入工程は、Ｎ型不純物導入工程をＰ型不純物導入工程の前に行っても良いし、逆に、Ｐ型不純物導入工程をＮ型不純物導入工程の前に行っても良い。
【００６９】
また、Ｎ型ＭＩＳＦＥＴのゲート電極あるいは配線を形成するシリコン膜にＮ型不純物を、Ｐ型ＭＩＳＦＥＴのゲート電極あるいは配線を形成するシリコン膜にＰ型不純物を導入したが、これに限らず、Ｎ型ＭＩＳＦＥＴのゲート電極あるいは配線を形成するシリコン膜にＰ型不純物を、Ｐ型ＭＩＳＦＥＴのゲート電極あるいは配線を形成するシリコン膜にＮ型不純物を導入しても良い。
【００７０】
また、ゲート絶縁膜として熱酸化膜以外に、シリコン窒化膜、シリコン窒化及びシリコン酸化膜の複合絶縁膜、ハフニウム酸化膜等の金属酸化膜等を用いても良いことは勿論である。
【００７１】
また、ゲート電極および配線を形成するシリコン膜への不純物添加法は、イオン注入法に限らず、熱拡散法等により導入しても良い。
【００７２】
また、シリコン膜形成時に不純物を添加する方法を用いても良い。この場合、不純物導入におけるイオン注入工程は省略され、第１のシリコン窒化膜をパターニングする工程も短縮される。
【００７３】
また、第１のシリコン窒化膜を残した状態で第２のシリコン窒化膜を形成したが、これにこだわることなく、第２のシリコン窒化膜を形成する前に第１のシリコン窒化膜を除去しても良い。
【００７４】
また、セルフアラインコンタクト或いはコンタクトを形成する導電膜はタングステンに限らず、モリブデン、チタニウム等の金属膜、或いはそれらの積層構造膜であっても良い。
【００７５】
更に、金属シリサイド膜を形成する金属膜は、チタニウムに限らず、タングステン、モリブデン、コバルト、ニッケル等、シリコンと反応してシリサイドを形成する金属であれば良い。
【図面の簡単な説明】
【００７６】
【図１】本発明による半導体装置の製造方法における第１の実施例を工程順に示す断面の模式図。
【図２】本発明による半導体装置の製造方法における第１の実施例を工程順に示す断面の模式図。
【図３】本発明による半導体装置の製造方法における第１の実施例を工程順に示す断面の模式図。
【図４】本発明による半導体装置の製造方法における第１の実施例を工程順に示す断面の模式図。
【図５】本発明による半導体装置の製造方法における第２の実施例を工程順に示す断面の模式図。
【図６】本発明による半導体装置の製造方法における第２の実施例を工程順に示す断面の模式図。
【図７】本発明による半導体装置の製造方法における第２の実施例を工程順に示す断面の模式図。
【図８】本発明による半導体装置の製造方法における第２の実施例を工程順に示す断面の模式図。
【図９】本発明による半導体装置の製造方法における第３の実施例を工程順に示す断面の模式図。
【図１０】本発明による半導体装置の製造方法における第３の実施例を工程順に示す断面の模式図。
【図１１】本発明による半導体装置の製造方法における第３の実施例を工程順に示す断面の模式図。
【図１２】本発明による半導体装置の製造方法における第３の実施例を工程順に示す断面の模式図。
【符号の説明】
【００７７】
１１  シリコン基板
１２  素子分離領域
１３  Ｐ型ウェル領域
１４  Ｎ型ウェル領域
１５  熱酸化膜
１６  シリコン膜
１６ａ  Ｎ型のシリコン膜
１６ｂ  Ｐ型のシリコン膜
１７  第１の窒化膜
１８  第１のレジスト膜
１８ａ  第２のレジスト膜
１９  イオン注入
２０  チタニウム膜
２１  チタニウムシリサイド膜
２２  第２の窒化膜
２３  第３のレジスト膜
２４ａ  Ｎ型のエクステンション領域
２４ｂ  Ｐ型のエクステンション領域
２５  第３の窒化膜
２５ａ  側壁絶縁膜
２６ａ  Ｎ型のソース及びドレイン領域
２６ｂ  Ｐ型のソース及びドレイン領域
２７  層間絶縁膜
２８  第４のレジスト膜
２９  タングステン膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2005303170.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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