(57)【要約】      （修正有）【課題】半導体素子から見た入力インピーダンスを広い周波数にわたって広く低く抑えることのできる積層型配線基板および半導体装置を提供する。【解決手段】複数の絶縁層により形成された絶縁基板の内部に、電源導体層１９ａ、２４ａおよびグランド導体層１９ｂ、２４ｂ、ならびにビア導体２３、２７を具備してなる複数の配線基板７、１１どうしが積層された積層型配線基板について、その上層側および下層側の配線基板のうちいずれか一方の配線基板を構成する電源導体層１９ａとグランド導体層１９ｂとの間隔を、前記配線基板とは異なる他の配線基板に形成された電源導体層２４ａとグランド導体層２４ｂとの間隔よりも狭くし、かつ、前記上層側の配線基板を構成する電源導体層およびグランド導体層を前記ビア導体のうち最外周部のビア導体２３ｃ、２３ｄに接続した。【選択図】図１
2005340534.tif 000002
【特許請求の範囲】
【請求項１】
絶縁層を挟持するように形成された電源導体層およびグランド導体層と、これら電源導体層およびグランド導体層にそれぞれ接続されるビア導体とを有する複数の配線基板どうしが、該ビア導体に接続される接続端子を介して上下に重畳するように配置されてなるとともに、上層側および下層側の配線基板のうちいずれか一方の配線基板を構成する電源導体層とグランド導体層との間隔を、前記配線基板とは異なる他の配線基板に形成された電源導体層とグランド導体層との間隔よりも狭くし、かつ、前記上層側の配線基板を構成する電源導体層およびグランド導体層を前記ビア導体のうち最外部のビア導体に接続したことを特徴とする積層型配線基板。
【請求項２】
配線基板内に、絶縁層を挟持する電源導体層およびグランド導体層のペアが複数配置されている請求項1記載の積層型配線基板。
【請求項３】
請求項１または２に記載の積層型配線基板のいずれか一方の配線基板の主面上に半導体素子が搭載され、かつ前記半導体素子搭載面とは反対面の前記半導体素子と対向する位置にコンデンサが搭載されていることを特徴とする半導体装置。
【請求項４】
半導体素子およびコンデンサが搭載された配線基板とは別の配線基板上にコンデンサを備えている請求項３記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層型配線基板および半導体装置に関し、特に、電源導体層およびグランド導体層を有する配線基板が複数接続された積層型配線基板および半導体装置に関する。
【背景技術】
【０００２】
通常、ＬＳＩなどの半導体素子は、電子機器へのアセンブリやリペア等の製造工程、ならびに、使用時などにおける機械的損傷や外部環境からの保護のために、半導体素子収納用パッケージなどの配線基板に搭載され、さらに、この半導体素子収納用パッケージは電子機器を構成するマザーボード等の外部回路基板に階層的に実装されている（例えば、特許文献１参照）。
【０００３】
また、近年、半導体素子の高速、高周波化に伴い、それを搭載する半導体素子収納用パッケージなどの配線基板では、電源導体層等にノイズが重畳されて、半導体素子が誤動作を引き起こすことが懸念されており、従来より、ノイズ除去のために、配線基板の主面あるいは裏面にコンデンサを搭載することが提案されている（例えば、特許文献２参照）。
【０００４】
図４は、従来の半導体装置を示す概略断面図の一例である。この半導体装置１０１は、半導体素子１０３およびコンデンサ１０５を搭載した上層側の配線基板１０７を接続端子１０９ａ、１０９ｂを介して下層側の配線基板１１１上に実装したものである。
【０００５】
この場合、上層側の配線基板１０７において、半導体素子１０３は、その配線基板１０７の表面の中央部に接続部１１３ａ、１１３ｂを介して搭載され、また、コンデンサ１０５は半導体素子１０３の周囲に接続用電極１１５ａ、１１５ｂを介して接続されている。
【０００６】
また、この配線基板１０７の内部には絶縁層１１７を挟持する電源導体層１１９ａおよびグランド導体層１１９ｂが配設され、これらの電源導体層１１９ａおよびグランド導体層１１９ｂはビア導体１２３ａ、１２３ｂを介して前記半導体素子１０３およびコンデンサ１０５に接続され、次に、ビア導体１２３ａ、１２３ｂから接続端子１０９ａ、１０９ｂを通じて、下層側の配線基板１１１に接続されている。なお、この半導体装置１０１では、半導体素子１０３の接続部１１３ａ、１１３ｂからコンデンサ１０５までをデカップリング経路Ａとする（破線で囲んだ領域）。
【０００７】
下層側の配線基板１１１もまた、上層側の配線基板１０７と同様、配線基板１１１の内部には絶縁層１２２を挟持する電源導体層１２４ａおよびグランド導体層１２４ｂが配設され、これらの電源導体層１２４ａおよびグランド導体層１２４ｂはビア導体１２７ａ、１２７ｂを介してコンデンサ１２９に接続されている。この場合のデカップリング経路Ｂは、上層側の配線基板１０７に搭載された半導体素子１０３の接続部１１３ａ、１１３ｂから下層側の配線基板１１１の電源導体層１２４ａおよびグランド導体層１２４ｂを介してコンデンサ１２９に至る部分である（破線で囲んだ領域）。
【０００８】
このような半導体装置１０１において、半導体素子１０１が高速の演算処理を行う際に必要となる高周波の電力は前述のデカップリング経路Ａ及びデカップリング経路Ｂから供給される。
【０００９】
デカップリング経路Ａは、デカップリング経路Ｂに比べて経路を構成する導体が少なく線路長が短いためにインダクタンスが小さいことから、より周波数の高い電力を供給することができる。
【００１０】
次に示した図５は、上記した図４の半導体装置に対して、半導体装置の上層側の配線基板に搭載されるコンデンサが半導体素子の裏面直下に搭載された形態を示す概略断面図である。
【００１１】
図５に示した半導体装置１３１の場合、図５の破線で囲んだ領域がデカップリング経路Ｃ、Ｄとなる。図５の構成ではデカップリング経路Ｃの殆どがビア導体で構成されるため、図４に示す構成のデカップリング経路Ａに比べて、デカップリング経路Ｃでは、半導体装置内部のインダクタンスを小さくできるとされている。
【特許文献１】特開２００１−１０２４９２号公報
【特許文献２】特開２００３−２２９６７２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
図６は、上記図４および図５の半導体装置１０１、１３１にかかるインピーダンスの周波数特性である。図６について、２５ＭＨｚより高い周波数におけるインピーダンス特性は、図４の半導体装置１０１のデカップリング経路Ａ、並びに図５に示す半導体装置１３１のデカップリング経路Ｃのインピーダンス特性を主として示す領域である。この場合、上述したように、図５の構成のデカップリング経路Ｃは、その殆どがビア導体で構成されているために、図４のデカップリング経路Ａに比べて、そのデカップリング経路のインダクタンスを小さくできるとされており、このため曲線ＢＢは曲線ＡＡに比較して低インピーダンスとなっている。
【００１３】
しかしながら、図６に示すインピーダンス特性をさらに詳細に比較した場合、７ＭＨｚ付近のインピーダンス特性のピーク高さについては、上述のデカップリング経路Ａ、Ｃとの関係とは逆の関係を示している。
【００１４】
この７ＭＨｚ付近のインピーダンス特性は図４、５のそれぞれの半導体装置にかかるデカップリング経路ＢおよびＤに起因したものであるが、この場合、上層側の配線基板１０７を構成する電源導体層１１９ａとグランド導体層１１９ｂとの間の絶縁層１１７の厚さが、下層側の配線基板１１１を構成する電源導体層１２４ａとグランド導体層１２４ｂとの間の絶縁層１２２と同じかもしくは大きく形成されているために、この上層側の配線基板１０７の電源導体層１１９ａとグランド導体層１１９ｂのインダクタンスが大きいことが挙げられる。
【００１５】
また、その殆どがビア導体１２３ａ、１２３ｂにより構成されているデカップリング経路Ｃを有する図５の構成の半導体装置１３１であっても、デカップリング経路Ｄについては、この下層側の配線基板１１１の電源導体層１２４ａとグランド導体層１２４ｂとの間がデカップリング経路Ｄの大部分として構成されてしまうために７ＭＨｚ付近のインピーダンスが高くなる。
【００１６】
すなわち、図４の半導体装置１０１ではデカップリング経路Ａに起因して２５ＭＨｚ以上の周波数帯域におけるインピーダンスが大きくなり、一方、図５の半導体装置１３１ではデカップリング経路Ｄに起因して７ＭＨｚ付近の周波数帯域におけるインピーダンスが大きくなり、結果的に、半導体素子１０３から見たインピーダンスを広い周波数にわたってまんべんなく低く抑えることのできるものではなかった。
【００１７】
従って、本発明は、半導体素子から見たインピーダンスを広い周波数にわたって広く低く抑えることのできる積層型配線基板および半導体装置を提供することである。
【課題を解決するための手段】
【００１８】
本発明の積層型配線基板は、（１）絶縁層を挟持するように形成された電源導体層およびグランド導体層と、これら電源導体層およびグランド導体層にそれぞれ接続されるビア導体とを有する複数の配線基板どうしが、該ビア導体に接続される接続端子を介して上下に重畳するように配置されてなるとともに、上層側および下層側の配線基板のうちいずれか一方の配線基板を構成する電源導体層とグランド導体層との間隔を、前記配線基板とは異なる他の配線基板に形成された電源導体層とグランド導体層との間隔よりも狭くし、かつ、前記上層側の配線基板を構成する電源導体層およびグランド導体層を前記ビア導体のうち最外部のビア導体に接続したことを特徴とするものであり、特に、上記積層型配線基板では（２）配線基板内に、絶縁層を挟持する電源導体層およびグランド導体層のペアが複数配置されていることが望ましい。
【００１９】
また、上記の積層型配線基板を具備する本発明の半導体装置は、（３）上層側、下層側のいずれか一方の配線基板の主面上に半導体素子が搭載され、かつ前記半導体素子搭載面とは反対面の対向する位置にコンデンサが搭載されていることを特徴とするものであり、特に、（４）半導体素子およびコンデンサが搭載された上記の配線基板とは別の配線基板上にコンデンサを備えているものである。
【００２０】
このような構成によれば、半導体素子から見たインピーダンスを広い周波数にわたって広く低く抑えることができる。
【発明を実施するための最良の形態】
【００２１】
本発明に係る積層型配線基板について、半導体素子およびコンデンサを搭載した半導体装置について詳細に説明する。図１は、本発明の半導体装置を示す概略断面図である。
【００２２】
本発明の半導体装置１は、半導体素子３およびコンデンサ５を搭載した上層側の配線基板７を接続端子９ａ、９ｂを介してさらに下層側の配線基板１１上に実装したものである。
【００２３】
上層側の配線基板７では、半導体素子３が、その配線基板７の表面の中央部に接続部１３ａ、１３ｂを介して搭載され、また、コンデンサ５は、配線基板７の半導体素子３搭載面とは反対の面の同じく略中央部に接続電極１５ａ、１５ｂを介して接続されている。
【００２４】
また、この配線基板７の内部には絶縁層１７を挟持する電源導体層１９ａおよびグランド導体層１９ｂが配設され、これらの電源導体層１９ａおよびグランド導体層１９ｂはビア導体２３ａ、２３ｂを介して前記半導体素子３およびコンデンサ５に接続され、続いて、ビア導体２３ｃ、２３ｄから接続端子９ａ、９ｂを通じて、下層側の配線基板１１に接続されている。
【００２５】
一方、下層側の配線基板１１もまた、上層側の配線基板７と同様、配線基板１１の内部には絶縁層２２を挟持する電源導体層２４ａおよびグランド導体層２４ｂが配設され、さらに、これらの電源導体層２４ａおよびグランド導体層２４ｂはビア導体２７ａ、２７ｂを介してコンデンサ２９に接続されている。
【００２６】
なお、この半導体装置１では半導体素子３の接続部１３ａ、１３ｂからビア導体２３ａ、２３ｂを通じてコンデンサ５に至る経路をデカップリング経路Ｅとする（破線で囲んだ領域）。
【００２７】
次に、デカップリング経路Ｆは、上層側の配線基板７に搭載された半導体素子３の接続部１３ａ、１３ｂからビア導体２３ｃ、２３ｄを通じて下層側の電源導体層２４ａおよびグランド導体層２４ｂを介してコンデンサ２９に至る部分である（破線で囲んだ領域）。
【００２８】
即ち、本発明にかかる半導体装置１を構成する積層型配線基板は、矩形状をした絶縁層１７、２２のほぼ全面に該絶縁層１７、２２を挟持するように形成された電源導体層１９ａ、２４ａおよびグランド導体層１９ｂ、２４ｂと、これら電源導体層１９ａ、２４ａおよびグランド導体層１９ｂ、２４ｂに接続されかつ前記絶縁層１７、２２をそれぞれ貫通するビア導体２３ａ、２３ｂ、２３ｃ、２３ｄ、２７ａ、２７ｂと、を有する複数の配線基板７、１１どうしが、該ビア導体２３ｃ、２３ｄ、２７ａ、２７ｂに連通する接続端子９ａ、９ｂを介して上下に重畳するように配置されてなるものであり、特に、上層側および下層側の配線基板７、１１のうち、例えば、いずれか一方の配線基板７を構成する電源導体層１９ａとグランド導体層１９ｂとの間隔ｔ１を、前記配線基板７とは異なる他の配線基板１１の電源導体層２４ａとグランド導体層２４ｂとの間隔ｔ２よりも狭くし、かつ、前記上層側の配線基板７を構成する電源導体層１９ａおよびグランド導体層１９ｂを前記ビア導体２３ａ、２３ｂのうち最外部のビア導体２３ｃ、２３ｄに接続したことが重要である。
【００２９】
このような構成によれば、図２のＣＣ曲線で示されるように、まず、２５ＭＨｚより高い周波数におけるインピーダンス特性が、従来の図５の半導体装置１３１の構成（デカップリング経路Ｃ）の場合と同程度に低くなり、また、７ＭＨｚ付近のインピーダンス特性のピーク高さについても、上述のデカップリング経路Ａ、Ｂを有する図４の半導体装置１０１が示す曲線ＡＡと同じ程度の高さにでき、さらには、ビア導体２３ｃ、２３ｄの数が多い場合には、さらにインピーダンスを低くできる。なお、デカップリング経路Ｅは２５ＭＨｚ以上の高周波側のインピーダンスに寄与し、デカップリング経路Ｆは７ＭＨｚ付近以下の周波数帯域のインピーダンスに寄与する。
【００３０】
即ち、本発明に係る半導体装置１における７ＭＨｚ付近のインピーダンス特性は、下層側の配線基板１１における厚みの厚い絶縁層２２を挟持する電源導体層２４ａとグランド導体層２４ｂとから形成されるデカップリング経路Ｄの一部を、上層側の配線基板７における厚みの薄い絶縁層１７を挟持する電源導体層１９ａとグランド導体層１９ｂとから形成されるデカップリング経路で置き換えられるために（置き換えた部分のデカップリング経路Ｇ）、上層側の電源導体層１９ａとグランド導体層１９ｂとから形成されるデカップリング経路Ｆのうちのデカップリング経路Ｇの相互インダクタンスが小さくなり、このためインダクタンスを小さくできる。
【００３１】
これに対して、上層側および下層側の配線基板７、１１のうちいずれか一方の配線基板７を構成する電源導体層１９ａとグランド導体層１９ｂとの間隔ｔ１を、前記配線基板７とは異なる他の配線基板１１の電源導体層２４ａとグランド導体層２４ｂとの間隔ｔ２と同じかもしくは大きくした場合、あるいは、上層側の配線基板７を構成する電源導体層１９ａおよびグランド導体層１９ｂを最外周部よりも内側のビア導体に接続した場合には、デカップリング経路のインダクタンスが大きくなり、インピーダンス特性について７ＭＨｚ付近あるいは２５ＭＨｚ以上の周波数領域のいずれか、もしくは両方の周波数領域のインピーダンスが大きくなる。
【００３２】
図３は、本発明の他の構成を示す半導体装置４１の実施の形態である。特に、上記半導体装置を構成する積層型配線基板では、配線基板内のインダクタンスを低くするうえで配線基板内に、絶縁層を挟持する電源導体層およびグランド導体層のペアが、２層以上、特に３層以上配置されていることが望ましい。
【図面の簡単な説明】
【００３３】
【図１】本発明の半導体装置を示す断面図である。
【図２】本発明の構造及び従来の半導体装置について、半導体素子の接続端子から見たインピーダンスの周波数特性である。
【図３】本発明の他の形態の半導体装置を示す断面図である。
【図４】従来の半導体装置を示す断面図である。
【図５】従来の半導体装置を示す断面図である。
【図６】従来の半導体装置について、半導体素子の接続端子から見たインピーダンスの周波数特性である。
【符号の説明】
【００３４】
１・・・・・・・・・・・・・・・半導体装置
３・・・・・・・・・・・・・・・半導体素子
５・・・・・・・・・・・・・・・コンデンサ
７、１１・・・・・・・・・・・・配線基板
９ａ、９ｂ・・・・・・・・・・・接続端子
１７、２２・・・・・・・・・・・絶縁層
１９ａ、２４ａ・・・・・・・・・電源導体層
１９ｂ、２４ｂ・・・・・・・・・グランド導体層
２３ａ、２３ｂ、２７ａ、２７ｂ・ビア導体
【図１】
2005340534.tif 000003
【図２】
2005340534.tif 000004
【図３】
2005340534.tif 000005
【図４】
2005340534.tif 000006
【図５】
2005340534.tif 000007
【図６】
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