(57)【要約】  【課題】位相の急峻な飛びやジッタ発生を防止して不要輻射成分の発生を抑圧でき、かつ大規模集積回路への応用が容易なスプレッドスペクトラムクロック発生器を提供する。  【解決手段】フィルタ７と、ビット間引き回路８と、フラクショナル分周器５１を用いてスプレッドスペクトラムクロック発生器を構成する。正弦波や乱数による変調が実現できるようにΔΣとフラクショナル分周器を組み合わせた回路構成とすることで、デジタル数値での制御が可能となる。  出力される高周波クロックｆｏに急峻な位相変動が発生するのを防止し、微小位相の制御が可能となるため、２０ｄＢ〜３０ｄＢのＥＭＩ低減が期待できる。【選択図】  図１
2005045770.tif 000002
【特許請求の範囲】
【請求項１】
基準クロックが入力される位相比較器と、前記位相比較器出力に対応して発振周波数が可変な電圧制御発振器と、前記電圧制御発振器の出力が変更可能な分周数で分周される第１の分周器とを具備して成り、前記第１の分周器の出力が前記位相比較器にフィードバックされる位相同期回路であって、
少なくとも１つのデジタル表現の関数を発生する信号発生器が含まれ、前記関数に対応して帯域制限特性が可変な擾乱信号を発生する擾乱信号発生器と、
前記擾乱信号発生器の出力に含まれる小数点以下の非整数のデータが整数に近似されて整数に変換される少なくとも１つのビット間引き回路と、
前記第１の分周器の分周数の変更が制御される制御回路と、
前記擾乱信号発生器の擾乱信号の種類及び前記ビット間引き回路の種類が外部から変更される変更手段とを具備することを特徴とするスプレッドスペクトラムクロック発生器。
【請求項２】
請求項１記載のスプレッドスペクトラムクロック発生器において、
前記制御回路は、前記ビット間引き回路の出力と前記分周数とが加算される第１の加算器で構成されることを特徴とするスプレッドスペクトラムクロック発生器。
【請求項３】
請求項１記載のスプレッドスペクトラムクロック発生器において、
前記変更手段は、外部より書き換え可能なシフトレジスタで構成されることを特徴とするスプレッドスペクトラムクロック発生器。
【請求項４】
請求項１記載のスプレッドスペクトラムクロック発生器において、
前記擾乱信号発生器は、第１内部クロックで動作する複数の信号発生器と、
前記複数の信号発生器の中の１つの出力が第１選択信号により選択される第１セレクタと、
前記第１セレクタの出力の帯域外雑音を除去して擾乱信号として出力される可変フィルタとを具備して成ることを特徴とするスプレッドスペクトラムクロック発生器。
【請求項５】
請求項４記載のスプレッドスペクトラムクロック発生器において、
前記可変フィルタは、前記第１選択信号に連動して前記帯域外除去フィルタ特性が変更されることを特徴とするスプレッドスペクトラムクロック発生器。
【請求項６】
請求項４記載のスプレッドスペクトラムクロック発生器において、
前記第１セレクタは、多ビットの信号切り替え器であり、前記ビット数は前記複数の信号発生器の最大ビット数に少なくとも設定されて成ることを特徴とするスプレッドスペクトラムクロック発生器。
【請求項７】
請求項４記載のスプレッドスペクトラムクロック発生器において、
前記第１内部クロックは、前記基準クロックを分周して得られるクロックであることを特徴とするスプレッドスペクトラムクロック発生器。
【請求項８】
請求項４記載のスプレッドスペクトラムクロック発生器において、
前記複数の信号発生器は、ランダム信号発生器と、三角波信号発生器と、正弦波信号発生器であることを特徴とするスプレッドスペクトラムクロック発生器。
【請求項９】
請求項４記載のスプレッドスペクトラムクロック発生器において、
前記可変フィルタは、
前記第１内部クロックと前記第１セレクタの出力とが入力され、前記基準クロックで動作する一次補間フィルタと、
前記一次補間フィルタの出力が入力され、前記基準クロックで動作する第１の帯域制限フィルタと、
前記一次補間フィルタの出力が入力され、前記基準クロックで動作する第２の帯域制限フィルタと、
前記一次補間フィルタの出力と前記第１及び第２の帯域制限フィルタの出力の中から１つが前記第１選択信号により選択される第２セレクタとを具備して成ることを特徴とするスプレッドスペクトラムクロック発生器。
【請求項１０】
請求項９記載のスプレッドスペクトラムクロック発生器において、
前記一次補間フィルタは、
前記第１内部クロックで動作する縦続接続された第１及び第２の遅延器と、
前記基準クロックで動作し、第２内部クロックでリセットされる第３の遅延器と、
前記第１の遅延器の出力と前記第２の遅延器の出力との差分が演算される第２の加算器と、
前記第１の加算器の出力が１／Ｍ倍される第１の乗算器と、
前記第１の乗算器の出力と前記第３の遅延器の出力とが加算される第３の加算器と、
前記第２の遅延器の出力と前記第３の遅延器の出力とが加算される第４の加算器とを具備して成り、
前記第３の加算器の出力が前記第３の遅延器に入力されることを特徴とするスプレッドスペクトラムクロック発生器。
【請求項１１】
請求項１０記載のスプレッドスペクトラムクロック発生器において、
前記第２内部クロックは、前記第１内部クロックの立ち上がりエッジを検出するエッジディテクタにより生成されることを特徴とするスプレッドスペクトラムクロック発生器。
【請求項１２】
請求項１１記載のスプレッドスペクトラムクロック発生器において、
前記第２内部クロックは、前記第１内部クロックの立ち上がりエッジに合わせて基準クロックの半クロック分のハイが出力されるクロックであることを特徴とするスプレッドスペクトラムクロック発生器。
【請求項１３】
請求項１記載のスプレッドスペクトラムクロック発生器において、
前記ビット間引き回路は、基準クロックで動作し、前記擾乱信号発生器の出力信号が入力される複数種類のビット間引き回路と、前記複数種類の各ビット間引き回路の出力の一つを選択して出力する第３セレクタとを具備して成る可変次数ビット間引き回路であることを特徴とするスプレッドスペクトラムクロック発生器。
【請求項１４】
請求項１３記載のスプレッドスペクトラムクロック発生器において、
前記複数種類のビット間引き回路は、１次ΔΣ型、２次ΔΣ型、Ｎ次ΔΣ型、カスケード型から選択されるビット間引き回路であることを特徴とするスプレッドスペクトラムクロック発生器。
【請求項１５】
請求項８記載のスプレッドスペクトラムクロック発生器において、
前記ランダム信号発生器は、前記第１内部クロックで動作し、２Ｋ＋１段（Ｋ＝０，１，２，３…）縦続接続された遅延器と、Ｋ＋１段目の遅延器と２Ｋ＋１段目の遅延器との出力の排他的論理和をとる第４の加算器とを具備して成り、前記第４の加算器の出力が初段の遅延器の入力に接続され、前記第１内部クロックにより各前記遅延器に入力された信号が一段ずつシフトする構成であることを特徴とするスプレッドスペクトラムクロック発生器。
【請求項１６】
請求項１５記載のスプレッドスペクトラムクロック発生器において、
前記ランダム信号発生器の出力は、前記各遅延器の出力をひとまとめにした多ビット信号であることを特徴とするスプレッドスペクトラムクロック発生器。
【請求項１７】
請求項９記載のスプレッドスペクトラムクロック発生器において、
前記第１の帯域制限フィルタは、
前記基準クロックで動作する第４及び第５の遅延器と、
第２、第３、第４、第５の乗算器と、
第５及び第６の加算器とを具備して成り、
前記第４の遅延器と前記第５の遅延器とは縦続接続され、
前記第５の加算器の出力は、前記第４の遅延器の入力と前記第６の加算器の入力に接続され、
前記第４の遅延器の出力は、前記第２及び第３の乗算器に入力され、前記第２の乗算器で第１の係数と乗算されて前記第６の加算器の入力に接続され、前記第２の乗算器で第２の係数と乗算されて前記第５の加算器の入力に接続され、
前記第５の遅延器の出力は、前記第４及び第５の乗算器に入力され、前記第４の乗算器では第３の係数と乗算されて前記第６の加算器の入力に接続され、前記第５の乗算器では第４の係数と乗算されて前記第５の加算器の入力に接続され、
前記第６の加算器の出力が、前記第１の帯域制限フィルタ出力とされることを特徴とするスプレッドスペクトラムクロック発生器。
【請求項１８】
請求項９記載のスプレッドスペクトラムクロック発生器において、
前記第２の帯域制限フィルタは、請求項１７に記載の前記第１の帯域制限フィルタの構成と同じ構成であり、前記第１〜第４の係数の値が前記第１の帯域制限フィルタと相違することを特徴とするスプレッドスペクトラムクロック発生器。
【請求項１９】
基準クロックが入力される位相比較器と、
前記位相比較器出力に対応して発振周波数が可変な電圧制御発振器と、
前記電圧制御発振器の出力が変更可能な分周数で分周される分周器と、
前記分周器の出力が前記位相比較器にフィードバックされる構成の位相同期回路と、
複数段に縦続接続された遅延器で構成されるシフトレジスタと前記シフトレジスタの少なくとも２箇所の遅延器の出力が加算される加算器と前記加算器の出力が前記シフトレジスタの入力となるように構成された乱数がデジタル的に発生される信号発生器と、
前記信号発生器の出力に含まれる高周波雑音性分が抑圧されるフィルタと、
前記フィルタの出力に含まれる小数点以下の非整数データが整数に近似されて整数に変換されるビット間引き回路と、
前記ビット間引き回路の出力と前記分周数とが加算される加算器で構成される制御回路とを具備して成り、
前記制御回路の出力により前記分周器の分周数が変更され、前記ビット間引き回路の出力により前記電圧制御発振器の発振周波数が変調されることを特徴とするスプレッドスペクトラムクロック発生器。
【請求項２０】
半導体上に搭載されたＣＰＵ、ロジック回路等の演算装置と、前記演算装置を動作させるクロックが生成されるクロック発生器とを内部に具備する集積回路装置であって、
前記クロック発生器は、
基準クロックが入力される位相比較器と、前記位相比較器出力に対応して発振周波数が可変な電圧制御発振器と、前記電圧制御発振器の出力を変更可能な分周数で分周する分周器とを具備して成り、前記分周器の出力が前記位相比較器にフィードバックされる位相同期回路であって、デジタル的に乱数が生成される信号発生器と、前記信号発生器の出力に含まれる高周波雑音性分を抑圧するフィルタと、前記フィルタの出力に含まれる小数点以下の非整数のデータを整数に近似して整数に変換するビット間引き回路と、前記ビット間引き回路の出力と前記分周数とが加算される加算器で構成される制御回路の出力により前記分周器の分周数が変更されるスプレッドスペクトラムクロック発生器であることを特徴とする集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体上に集積した演算装置を制御するためのクロックを生成する回路に係り、特にスペクトラム拡散を利用したスプレッドスペクトラムクロック発生器及びそれを用いた集積回路装置に関する。
【背景技術】
【０００２】
ある入力信号から適切な制御を行うための制御信号を作るような目的として、マイクロプロセッサと呼ばれる半導体上に集積された演算装置が良く用いられている。マイクロプロセッサには、集積した演算装置や外部の記憶装置を動作させるためのクロックを発生させる回路が用いられる。以下、このようなクロックを発生するための回路をクロック発生器と呼ぶ。
【０００３】
クロック発生器は水晶発振器またはRC発振器のような安定で周期的な基準クロックが集積回路のピンから供給され、その基準クロックをもとに集積回路内の演算装置や記憶装置を動作させるための高周波のクロックを発生する機能を持つ。
【０００４】
しかしながら、水晶発振器などの非常に安定度の高い基準クロックを用いた場合、集積回路外に不要輻射が発生することがあり、適切な不要輻射を抑圧できるシールド技術を施す必要があった。シールド技術として、例えば、集積回路を含む回路ブロックを、GND（接地電位）に低いインピーダンスで接続された金属の板を用いて取り囲むような構成をとっていた。また、このような不要輻射の発生量を低減するため、基準クロックを決められた周期で変動を与えるような方法も検討されている。このような不要輻射を低減する技術が、特許文献１、特許文献２、および特許文献３に記載されている。
【０００５】
図１６に不要輻射を低減する従来例を示す。この従来例は基準クロックｆｒが入力される位相比較器(CMP)１、チャージポンプ(CP)２、ループフィルタ(LPF)３、電圧制御発振回路（以下、ＶＣＯと称する）４、および、分周器(DIV)５から構成される位相同期回路（以下、ＰＬＬと称する）と、同じく基準クロックｆｒを入力とするアドレス生成器(AD_GEN)４０と、ルックアップテーブル(LTB)４１から構成される（このような構成に関するものとしては、例えば、特許文献１が挙げられる）。ＰＬＬによる高周波クロックの発生方法は良く知られており、さらに、非特許文献１に、ＰＬＬによる高周波クロックの発生原理が記載されているので、ここでは詳細な説明は省略する。ＰＬＬは基準クロックｆｒを分周器５の分周数Ｎに対応する倍率の高周波クロックｆｏを出力する機能を持つ。
【０００６】
図１６に示すアドレス生成器４０は、基準クロックｆｒに同期してルックアップテーブル４１のアドレスを発生し、ルックアップテーブル４１は、そのアドレスに対応したＰＬＬの分周器５の分周数を出力する。ルックアップテーブル４１の中に正弦波関数や予め定められた関数がアドレスと対応した形で記憶されており、アドレスを基準クロックｆｒに対応して変更することにより、ルックアップテーブルから出力される整数で表された分周数が変更される。
【０００７】
分周数が変更されると、ＰＬＬから出力される高周波クロックｆｏも対応して異なる周波数となるため、同一の周波数を占有する時間が短くなり、不要輻射の強度を小さくすることが可能となる。また、ルックアップテーブル４１に記憶させる関数の時間軸に対する平均値をＮに設定しておくことにより、ＰＬＬから得られる高周波クロックｆｏの平均的な周波数はｆｒ×Ｎの関係となるため、比較的安定な高周波クロックを得ることができる。
【０００８】
次に、ＰＬＬを用いて不要輻射を低減する別の例を図１７に示す。この構成は、基準クロックｆｒが入力される位相比較器１、チャージポンプ２、ループフィルタ３、変調器(MOD)２９、ＶＣＯ４、および、分周器５から構成される（このような構成に関するものとしては、例えば、特許文献２が挙げられる）。ＰＬＬによる高周波クロックを生成する点では前述した方法と同じであるが、ループフィルタ３とＶＣＯ４の間に変調器２９が挿入されている。ここに変調器２９を挿入することにより、任意のアナログ変調した変調信号ｍｏｄを与えて高周波クロックｆｏの周波数を変化させることが可能となる。例えば、変調信号ｍｏｄとして正弦波を用いることにより、精度の高い拡散されたクロックを生成することが期待できる。
【０００９】
また、分周器により不要輻射を低減する例が、例えば特許文献４に記載されている。これはルックアップテーブル内に乱数を登録しておき、基準クロックｆｒに同期してルックアップテーブルから分周数を制御する信号を出力する構成である。分周数が周期的でない制御信号により制御されるため、分周されたクロックの周波数は周期成分を持たないようにすることができる。
【００１０】
【特許文献１】特開平７−２３５８６２号公報
【００１１】
【特許文献２】特開２００２−２４６９００号公報
【特許文献３】特開２００２−１４０１３０号公報
【特許文献４】特開２０００−２２８６５８号公報
【非特許文献１】マッグローヒル(MacGraw-Hill)社刊ベーザト・ラザビィ教授（Prof. Behzad Razavi）著「デザイン  オブ  アナログ  ＣＭＯＳ  インテグレーテッド  サーキット（Design of Analog CMOS Integrated Circuits）」、pp.532-562、及び  pp.572-574、１９９９年８月１２日発行
【発明の開示】
【発明が解決しようとする課題】
【００１２】
従来行われてきた不要輻射を低減するクロック生成方法は、クロックの周波数を変化させることにより、特定の周波数を占有する時間を短時間化して不要輻射の低減を図ろうとするものであった。しかしながら、次に示す点に関しては十分考慮されておらず、不要輻射を効果的に低減するためには十分でない面がある。
【００１３】
第１は、前述した特許文献１や特許文献３のように、分周器を制御する方式において、分周数を制御する値は整数とならざるをえず、出力される高周波クロックｆｏに急峻な位相変動が発生する点である。そのため、三角波やそれに準じた関数を階段状に模擬する手法がとられており、位相の急峻な飛びにより新たに発生する不要輻射成分やジッタ発生が問題となる。
【００１４】
第２は、デジタル回路から発生する雑音に弱い点である。前述したように正弦波などの不要輻射抑圧効果の高い変調を実現するためには、特許文献２のようにアナログの変調器および精度の高い正弦波発生器を用いる構成が必要となる。しかし、マイクロプロセッサのような大規模なデジタル回路が集積された半導体上に集積する場合、デジタル回路が発生する雑音を抑圧する手段を別途設ける必要があり、実現するための難易度が非常に高く、小規模の集積回路への応用に止まっていた。また、プロセス微細化への対応も容易でない面がある。
【００１５】
そこで、本発明の目的は、高精度が必要なアナログ回路を用いずに、所謂デジタル回路とＰＬＬで、不要輻射を効果的に抑圧できるスプレッドスペクトラムクロック発生器を提供することにある。
【００１６】
また、このスプレッドスペクトラムクロック発生器を用いた集積回路装置を提供することも本発明の目的である。
【課題を解決するための手段】
【００１７】
本発明の代表的手段の一例を幾つか示せば次の通りである。
（１）．本発明に係るスプレッドスペクトラムクロック発生器は、基準クロックが入力される位相比較器と、該位相比較器出力に対応して発振周波数が可変な電圧制御発振器と、該電圧制御発振器の出力を変更可能な分周数で分周する分周器と、該分周器の出力が上記位相比較器にフィードバックされる構成の位相同期回路を有するクロック発生器であって、所要のデジタル表現の関数が発生できるように定義された信号を発生する信号発生器と、該信号発生器の出力に接続されその信号に含まれる高周波雑音性分を抑圧するフィルタと、該フィルタの出力に接続され、その出力に含まれる小数点以下の非整数のデータを整数に近似して整数に変換するビット間引き回路と、該ビット間引き回路の出力に接続され、上記分周数と加算するための加算器から構成される制御回路とを有し、該制御回路の出力により上記分周器の分周数を変更することを特徴とするものである。
【００１８】
（２）．上記（１）において、前記信号発生器は、ルックアップテーブルにより構成してもよい。
【００１９】
（３）．また上記（１）において、前記フィルタは、ＦＩＲ、またはＩＩＲ、またはＦＩＲとＩＩＲとの組合わせのいずれかで構成すればよい。
【００２０】
（４）．また上記（１）において、前記ビット間引き回路が、第１〜第５の加算器と、第１〜第３の積分器と、第１及び第２の比較器と、第１及び第２の差分器から構成され、
前記第１の加算器の一方の入力に前記ビット間引き回路に入力された信号が入力され、
前記第１の加算器の出力が前記第１の積分器により積分され、
前記第１の積分器出力が前記第２の加算器の一方に入力され、
前記第２の加算器の出力が前記第２の積分器に入力され、
前記第２の積分器の出力が前記第１の比較器に入力されて所定のしきい値により極性を判定され、
前記第１の比較器出力が前記第１と第２の加算器の他方の入力に入力され、
前記第１の比較器の出力と前記第２の積分器の出力が前記第３の加算器に入力され、
前記第３の加算器の出力が前記第４の加算器の一方の入力に入力され、
前記第４の加算器の出力が前記第３の積分器の入力に入力され、
前記第３の積分器の出力が前記第２の比較器に入力されて所定のしきい値により極性を判定され、
前記第２の比較器出力が前記第４の加算器の他方の入力およびに前記第１の差分器に入力され、
前記第１の差分器の出力が前記第２の差分器に入力され、
前記第５の加算器に前記第２の差分器の出力と前記第１の比較器の出力が入力される構成であれば好適である。
【００２１】
（５）．上記（１）において、前記位相同期回路のループ帯域が、拡散する信号の帯域よりも広く、前記位相比較器に入力される基準クロックの周波数の２分の１よりも低ければ好適である。
【００２２】
（６）．また、本発明に係る集積回路装置は、半導体上に搭載されたＣＰＵ、ロジック回路等の演算装置と、該演算装置を動作させるためのクロックを発生するクロック発生器を内部に有し、該クロック発生器が上記（１）のスプレッドスペクトラムクロック発生器であることを特徴とするものである。
【００２３】
上記（１）のように構成することにより、位相の急峻な飛びによって新たに発生する不要輻射成分やジッタ発生を防止できることを、以下、簡単に説明する。
図１８は、本発明のスプレッドスペクトラムクロック発生器の雑音とループ帯域の関係を示す図である。図１８において、縦軸はレベル（LV）を、横軸は周波数（ｆ）を示し、Ｎａ1〜Ｎａ３はビット間引き回路が発生する雑音分布、ｆＰＬＬはＰＬＬの閉ループ周波数特性、Ｎｂ１〜Ｎｂ３は全体の雑音分布を示し、Ｎａ１〜Ｎａ３とｆＰＬＬの積である。
【００２４】
ΔΣ変換を用いたビット間引き回路は、その出力に含まれる雑音成分はサンプル周波数の１／２を中心に山形の分布を示す。本発明では、サンプル周波数として基準クロックｆｒを用いているので、基準クロックｆｒの１／２のところにピークがある雑音分布となる。図１８では、Ｎａ１は１次のΔΣ、Ｎａ２は２次のΔΣ、Ｎａ３は３次のΔΣの特性を表している。ｆＰＬＬはＰＬＬの閉ループ特性であるので、ループ帯域ｆｃで低域遮断特性となる。
【００２５】
したがって、これらの合成した雑音分布は、Ｎｂ１〜Ｎｂ３のようにＰＬＬの低域遮断特性により大きく抑圧され、ビット間引き回路で発生した雑音成分を低減できる。これにより、従来方式での課題である位相の飛びは大幅に緩和でき、基準クロックｆｒとＰＬＬのループ帯域ｆｃとを適切に選択することにより、防止することができる。
【００２６】
スプレッドスペクトラムクロックを発生するために用いるＰＬＬの雑音は、ΔΣ変調を用いているビット間引き回路から発生するが、このような入力される基準クロックｆｒの周波数の１／２の周波数にピークを持つ雑音は、ＰＬＬのループ帯域ｆｃにより抑制できる。しかも、スプレッドスペクトラムクロックを行う周波数、例えば、３０ｋＨｚの周波数を通過できるようにＰＬＬのループ帯域ｆｃを設定することが、クロックの拡散効果や発生したクロックに含まれるジッタ成分低減の上で、望ましい構成である。そのため、ＰＬＬのループ帯域ｆｃは拡散する信号の帯域よりも広帯域で、かつ、ビット間引き回路が動作するためのクロックの１／２以下の周波数の間に設定する。
【００２７】
図１８からもわかるように、ΔΣの次数を高くすることで帯域外雑音の抑圧を大きく取ることが可能となる。このように、ΔΣとフラクショナル分周器を組み合わせた制御方法をとることにより、クロック発生器として重要なサイクルツーサイクルジッタやＥＭＩ（Electro Magnetic Interference：電磁妨害雑音）として問題となるピークスペクトラムの発生を抑えることが可能となる。
【００２８】
さらに、不要輻射を効果的に抑圧できるクロック発生として知られている正弦波や乱数による変調を実現するため、周波数を変化させる前記信号発生器を、デジタル数値で表現した乱数または正弦関数により構成することにより、アナログ的な変調手段を用いない不要輻射抑圧を行うことができる。
【００２９】
したがって、以上のように構成することにより、スペクトル拡散を生成するのに単に分周器の分周数を制御するだけとなり、クロック発生器には高精度なアナログ回路が不要となる。
【発明の効果】
【００３０】
本発明に係るスプレッドスペクトラムクロック発生器によれば、出力される高周波クロックｆｏに急峻な位相変動が発生するのを防止し、位相の急峻な飛びにより新たに発生する不要輻射成分の発生を抑圧できる。
【００３１】
また、本発明に係るスプレッドスペクトラムクロック発生器は、アナログの変調器および精度の高い正弦波発生器を用いることなく構成でき、マイクロプロセッサのような大規模なデジタル回路が集積された半導体上にも、容易に集積化することが可能となる。これにより、図１３に示したような超小型ＩＣも実現でき、多数のセンサをネットワーク状に構成するような応用が可能となる。
【００３２】
図１９から図２１に、本発明に係るスプレッドスペクトラムクロック発生器をシミュレーションによりスペクトラム解析を行った結果を示す。図１９は、ＰＮ９と呼ばれる乱数発生器を用いた場合、図２０は三角波を用いた場合、図２１は正弦波を用いた場合のスペクトラム解析結果である。
【００３３】
図１９から図２１において、スペクトラム拡散ありの場合（Ｉ）と、なしの場合（II）の２つの結果を示している。これらの図において、横軸は信号周波数ｆ［ＧＨｚ］、縦軸は出力信号レベル［ｄＢｍ］である。シュミレーション条件は、拡散周波数幅３０ｋＨｚ、発振周波数１．５ＧＨｚとした。図からもわかるようにＰＮ９を用いた場合の拡散による低減が大きく取れることが分り、三角波、正弦波の順となる。正弦波の場合、拡散帯域の端のところで、盛り上がる現象が出てくるが、同じようにＥＭＩ低減の効果がある。
【００３４】
従って、本発明に係るスプレッドスペクトラムクロック発生器を種々のクロック発生器に適用することで、２０ｄＢ〜３０ｄＢのＥＭＩ低減が期待できる。
【００３５】
さらに、本発明に係るスプレッドスペクトラムクロック発生器を図１４、図１５に示した構成例のように２ポイント変調スプレッドスペクトラムクロック発生器とすることにより、スプレッドスペクトラムを行うための変調信号の周波数帯域を広帯域化できるので、さらにＥＭＩ低減の効果を高めることが可能となる。
【発明を実施するための最良の形態】
【００３６】
以下、本発明の好適な実施形態について、添付図面を参照しながら以下詳細に説明する。
【００３７】
＜実施形態１＞  
図１〜図１０を用いて、本発明の第１の実施形態を説明する。図１は、本発明に係るスプレッドスペクトラムクロック発生器の基本構成図である。スプレッドスペクトラムクロック発生器は、位相比較器１、チャージポンプ２、ループフィルタ３、ＶＣＯ４、フラクショナル分周器（FR_DIV）５１、信号発生器６、フィルタ７、ビット間引き回路８、および、加算器９から構成される。この構成は、ビット間引き回路８の出力と平均分周数Ｎとを加算した信号により、フラクショナル分周器５１の分周数を制御する。
【００３８】
位相比較器１は、基準クロックｆｒとフラクショナル分周器５１の出力ｆｐの間の位相差を検出し、制御信号ＵＰまたはＤＮを出力する。ここで、制御信号ＵＰは後段のＶＣＯ４の発振周波数を上昇させる信号であり、ＤＮは発振周波数を降下させる信号を意味する。位相比較器１から出力される２つの制御信号（ＵＰ，ＤＮ）は、基準クロックｆｒとフラクショナル分周器５１の出力ｆｐ間の位相差に対応したパルス幅を持つ信号となる。
【００３９】
位相比較器１から出力されたＵＰまたはＤＮの制御信号は、チャージポンプ２によりパルス幅信号から電圧信号ＣＰＯに変換される。チャージポンプは、１ビットのＤＡ（デジタル・アナログ）変換器である。チャージポンプ２の出力信号ＣＰＯは次段のループフィルタ３に対して、ＵＰまたはＤＮのパルス幅に相当する電荷の充放電を行う。ループフィルタ３はＰＬＬのループ帯域ｆｃを決める回路であり、ＲＣの直列回路で構成される。
【００４０】
ループフィルタ３の出力Ｖｃは、ＶＣＯ４に供給される。ここで、ＶＣＯ４は制御電圧Ｖｃにより発振周波数を変更可能な発振器であり、ここでは構成の簡単なリングオシレータ型を用いるのが適している。しかし、周波数安定度の高いＬＣ共振回路方式などでも適用可能である。
【００４１】
以上の説明において、位相比較器１、チャージポンプ２、ループフィルタ３及びＶＣＯ４の構成は良く知られているので、それぞれの回路の詳細な説明は省略する。
【００４２】
ＶＣＯ４の出力はフラクショナル分周器５１に入力され、上記位相比較器１の入力信号ｆｐとなる。フラクショナル分周器５１は、基準クロックｆｒの周期毎に分周数を切り替えられる構成の可変分周器を用いればよい。
以上の構成によりＰＬＬが構成され、基準クロックｆｒに対してフラクショナル分周器５１の平均分周数のＮ倍された高周波クロックｆｏを発生できる。
【００４３】
次に、上記フラクショナル分周器５１の分周数を制御する構成に関して説明する。
フラクショナル分周器５１の分周数の制御部は、信号発生器（SGEN）６、フィルタ（F）７、および、ビット間引き回路（QT: Quantizer）８から構成される。フラクショナル分周器５１の分周数の制御は、ビット間引き回路８の出力と平均分周数Ｎとを加算器９で加算した値により行われる。
【００４４】
信号発生器６は、デジタル値で表した拡散波形を出力する。図２に信号発生器６の第１の構成例として、正弦波発生器６１を示す。正弦波発生器６１は、カウンタ（CT）５９、アドレスデコーダ（ADEC）１０、ＲＯＭ（Read Only Memory）１１、および、出力回路（OUTCKT）１２から構成される。ここで、図２に示す正弦波発生器６１は基準クロックｆｒを入力とし、それをカウンタ５９のクロック信号として動作する構成とした。ただし、別のクロック源から供給された、基準クロックｆｒと非同期のクロックであっても、ＦＩＦＯ（First in First out）などの位相ずれを補正するための手段を、正弦波発生器６１から加算器９までの間に挿入することで適用可能である。したがって、以下の説明は基準クロックｆｒを用いた場合に関して説明を行う。
【００４５】
信号発生器６に入力された基準クロックｆｒは、カウンタ５９により計数が行われる。カウンタ５９の出力は、アドレスデコーダ１０に入力され、カウンタ５９の計数値をアドレスとして、ＲＯＭ１１のデータが選択される。出力回路１２はＲＯＭ１１からのデータを選択し、次段のフィルタ回路に出力を行う回路である。ここで、ＲＯＭ１１に正弦関数を保持するように構成することにより、デジタル表現の正弦波を出力できる。
また、この正弦波発生器６１は、ＲＯＭ１１に保管するデータを三角波やその他の任意の関数とすることで、いろいろな拡散波形を発生することができる。
【００４６】
信号発生器６の第２の構成例として、図３に三角波発生器６２を示す。三角波発生器は＋１、または−１の値を選択するためのセレクタ（SLCT）１３、基準クロックｆｒのクロックに同期して数値を保持する遅延器（DLY）１４、遅延器１４の出力とセレクタ出力とを加算する加算器９、およびクロック発生器（CLK_GEN）３０から構成され、加算器９の出力は遅延器１４の入力となっている。
【００４７】
クロック発生器３０は、基準クロックｆｒから三角波発生器６２の動作に必要な周期を決めるクロックＴｃを発生し、セレクタ１３に供給する。セレクタ１３はＳ＝１のときＡ端子に入力されたデータがＹに出力され、Ｓ＝０のときＢ端子に入力されたデータがＹに出力されると仮定する。
【００４８】
クロック発生器３０からＴｃ＝１が出力されている期間はセレクタ１３のＹ出力は＋１となり、次段の加算器９と遅延器１４で構成されるデジタル積分器は１ずつ加算される。他方、クロック発生器３０からＴｃ＝０が出力されている期間はセレクタ１３のＹ出力は−１となり、次段の加算器９と遅延器１４で構成されるデジタル積分器は１ずつ減算される。この操作により、Ｔｃの１，０に対応して上りと下りのデジタルデータが生成できるので、Ｔｃの周期に対応したデジタル表現の三角波を発生することができる。
【００４９】
信号発生器６の第３の構成例として、乱数を発生する乱数発生器６３の構成を図４に示す。図４は、ＰＮ９と呼称されている乱数を発生させるための回路である。乱数発生器６３はシフトレジスタ上に縦続接続された９段の遅延器１５−１〜１５−９と加算器９から構成され、縦続接続された５段目の遅延器１５−５の出力と９段目の遅延器１５−９の出力が加算器９に入力され、加算器９の出力は第１段目の遅延器１５−１の入力となる構成である。
【００５０】
ここで加算器９は、排他的論理和（ＸＯＲ）を用いても構成できる。シフトレジスタ上に縦続接続された遅延器１５−１〜１５−９をシフトさせるクロックは、基準クロックｆｒとした。ただし、シフトさせるためのクロックは別のものを選択しても容易に構成できるので、基準クロックｆｒ以外でも構成可能である。また、乱数はＰＮ９に限ることはなく、遅延器の段数を１５段、２３段と増加させることにより、より周期性を抑圧できる乱数を発生させることが可能となる。
【００５１】
次に、図１のフィルタ７の構成例について説明する。フィルタ７は、信号発生器６の出力に含まれる高周波の雑音成分を抑圧するためのものであり、複数の構成が適用できる。ここでは、雑音抑圧として効果が高い２種類の構成について説明するが、フィルタに要求される周波数特性を実現できれば、他の構成を用いても問題ない。
【００５２】
図５は、フィルタ７の第１の構成例であるＦＩＲ（Finite Impulse Response）形フィルタを用いたときの構成を示す。ＦＩＲフィルタ７１は、入力端子Ｘを入力とするシフトレジスタ状に縦続接続された遅延器１７−１〜１７−６と、それぞれの遅延器１７−１〜１７−６の出力が接続された乗算器１６−２〜１６−７と、入力端子Ｘに接続された乗算器１６−１と、乗算器１６−１〜１６−７を入力とする加算器９と、加算器９の出力に接続され、任意の係数Ａが乗算される乗算器１６−８から構成される。以上の構成において、乗算器１６−１〜１６−７の係数ａ０〜ａ７は任意に選択可能であるが、一般的に良く知られている係数の選択方法としてはガウス関数を用いる方法がある。この係数を用いることにより、遮断特性の良好なフィルタが構成できる。
【００５３】
係数Ａはフィルタの利得を決めるパラメータであり、この値を可変とすることにより任意の拡散周波数帯を実現することができる。この説明でのＦＩＲフィルタ７１の段数は６段であるが、これは遮断特性との兼ね合いで任意の段数に設定することができる。シフトレジスタを動作させるためのクロックＣＬＫは、基準クロックｆｒまたはそれを分周したクロックで動作する構成でも可能である。また、基準クロックｆｒとは異なる別のクロック源から供給され、出力において、ＦＩＦＯなどの位相ずれを補正する回路を用いて構成することもできる。
【００５４】
フィルタ７の第２の構成例を、図６を用いて説明する。図６は、ＩＩＲ（Infinite Impulse Response）形フィルタの例を示す。ＩＩＲフィルタ７２は、入力端子Ｘに接続された加算器９と、シフトレジスタ状に縦続接続された遅延器１７−７，１７−８と、それぞれの遅延器１７−７，１７−８の出力に接続された乗算器１６−１０，１６−１１と、遅延器１７−８の出力に接続され、任意の係数Ｂを乗算する乗算器１６−９から構成され、加算器９は乗算器１６−１０と乗算器１６−１１の出力が接続される構成である。
【００５５】
ＩＩＲフィルタ７２は、入力端子Ｘから入力され、それぞれの遅延器１７−７，１７−８の出力に係数ｂ０とｂ１を乗算した結果を再び加算器９の入力とする帰還回路であり、係数ｂ０とｂ１を適切に選択することにより、低域通過フィルタが構成できる。係数選択法に関しては、安定性を考慮する必要がある。
【００５６】
係数Ｂは、ＦＩＲフィルタ７１のときと同じように、フィルタの利得を決めるパラメータであり、この値を可変とすることで任意の拡散周波数帯を実現することができる。さらに以上の説明でのＩＩＲフィルタの段数は２段であるが、これは遮断特性との兼ね合いで任意の段数に設定することが可能である。シフトレジスタを動作させるためのクロックＣＬＫも、ＦＩＲフィルタのときと同様に、基準クロックｆｒまたはそれを分周したクロックで動作する構成でも可能である。また、基準クロックｆｒとは異なる別のクロック源から供給され、出力において、ＦＩＦＯなどの位相ずれを補正する回路を用いて構成することもできる。
【００５７】
次に、図１のビット間引き回路８について説明する。ビット間引き回路８は、フィルタ７の出力の整数とならない部分を整数に変換するとともに、その平均値はフィルタ７の出力と一致させる機能を持つ回路である。このような技術はＤＡ変換器に広く応用されており、いくつかの例を用いて構成を説明する。
【００５８】
図７に、第１の構成例である１次ΔΣ形を用いたビット間引き回路を示す。このビット間引き回路８１は、入力端子Ｘに接続された加算器９と、加算器９の出力を入力とする別の加算器９１と、加算器９１の出力が接続された遅延器１７と、遅延器１７の出力が接続された比較器（CMP）１９から構成される。比較器１９の出力がビット間引き回路８１の出力Ｙであり、さらに加算器９のもう一つの入力となる。また、遅延器１７の出力が加算器９１の入力となるように構成されている。
【００５９】
入力端子Ｘから入力されたデジタル表示された信号は、比較器１９の出力と加算器９において減算が行われる。ここで、減算は極性を反転させて加算する演算操作であるので、加算器と同じ操作として表記している。加算器９の出力は遅延器１７と加算器９１で構成される積分器１８に入力され、積分演算が行われる。積分器１８の出力は比較器１９において、０以上、０未満の判定が行われ、その結果が再び先ほどの加算器９の入力信号としてフィードバックされるフィードバック経路が構築される。
【００６０】
以上のような構成により、入力端子Ｘからの小数点以下の数値を含むデジタル信号を、出力Ｙに整数として出力することができる。また、比較器１９の出力を加算器９にフィードバックすることにより、出力端子Ｙの平均値は入力端子Ｘの平均値と一致させることができるので、１次ΔΣを図１のビット間引き回路８に適用した第１の構成例のビット間引き回路８１は、小数点以下を含むデジタル数値を整数に変換するともに、平均値を維持することができる。
図７の構成のビット間引き回路８１を用いたときの雑音分布は、１−ｚ−１の関数で表現できるので、図１８のＮａ１に示すような形状となる。
【００６１】
図８に、第２の構成例として２次ΔΣ形を用いたビット間引き回路を示す。このビット間引き回路８２は、入力端子Ｘに接続された加算器９と、加算器９の出力と接続された積分器（INT）１８−１と、積分器１８−１の出力に接続された加算器９１と、加算器９１の出力に接続された積分器１８−２と、積分器１８−２の出力に接続された比較器１９と、比較器１９の出力に接続された乗算器１６から構成される。さらに、比較器１９の出力はビット間引き回路８２の出力端子Ｙに接続されているとともに、加算器９のもうひとつの入力となり、乗算器１６の出力は加算器９１の他方の入力となり、乗算器１６のもうひとつの入力は任意の係数Ｋとなっている。
【００６２】
ここで、積分器１８−１と１８−２は図７に示した積分器１８と同一の構成である。さらに、任意の係数Ｋは、２次のΔΣのフィードバックループが安定となる値ならば適用できるが、一般にＫ＝２を用いることで安定性を確保できることが知られているので、ここではＫ＝２を用いる。
【００６３】
次に、２次ΔΣ形を用いたビット間引き回路８２の動作について説明する。
入力端子Ｘから入力されたデジタル表示された信号は、比較器１９の出力と加算器９において減算が行われる。加算器９の出力は積分器１８−１に入力され、積分が行われる。積分器１８−１の出力は、加算器９１に供給されて、同じく比較器１９の出力をＫ倍した値と減算される。さらに、加算器９１の出力は積分器１８−２を介して比較器１９に供給され、０以上、０未満の判定が行われる。その判定結果が、再び加算器９の入力信号および乗算器１６の入力信号としてフィードバックされる。この構成では２つの積分器を経由してフィードバック経路が構成されるので、２次のΔΣ形と呼ばれている。
【００６４】
以上のような構成により、入力端子Ｘからの小数点以下の数値を含むデジタル信号を、出力Ｙに整数として出力することができる。また、比較器１９の出力が加算器９と加算器９１にフィードバックすることにより、出力端子Ｙの平均値は入力端子Ｘの平均値と一致させることができるので、２次ΔΣを図１のビット間引き回路８に適用した第２の構成例のビット間引き回路８２は、小数点以下を含むデジタル数値を整数に変換するともに、平均値を維持できる。さらに、図８の構成を用いたときの雑音分布は（１−ｚ−１）２の関数で表現できる。
【００６５】
次に、図９に、第３の構成例としてＮ次ΔΣ形を用いたビット間引き回路を示す。このビット間引き回路８３は、入力端子Ｘに接続された加算器９と、加算器９の出力に縦続接続された積分器１８−１〜１８−Ｎと、積分器１８−１〜１８−Ｎのそれぞれの出力に接続された乗算器１６−１〜１６−Ｎと、乗算器１６−１〜１６−Ｎの各々の出力が接続された加算器９１と、加算器９１の出力が接続された比較器１９から構成される。比較器１９は、ビット間引き回路８３の出力Ｙに接続されているとともに加算器９のもうひとつの入力となっている。
【００６６】
ここで、乗算器１６−１〜１６−Ｎの他方の入力は、任意の係数Ｃ１〜ＣＮが接続されている。係数Ｃ１〜ＣＮの選択はフィードバックループの安定性が確保されるように選択すればよい。
【００６７】
次に、Ｎ次ΔΣ形を用いたビット間引き回路８３の動作について説明する。
入力端子Ｘから入力されたデジタル表示された信号は、比較器１９の出力と加算器９において減算が行われる。加算器９の出力は、縦続接続された積分器１８−１〜１８−Ｎに入力される。各々の積分器１８−１〜１８−Ｎの出力には、図９に示すように、それぞれ異なる係数を持った乗算器が接続され、最終的には加算器９１においてひとつの信号に纏められる。加算器９１の出力は比較器１９に供給され、０以上、０未満の判定が行われる。さらに、その判定結果が再び加算器９の入力信号としてフィードバックされる。この構成では、Ｎ個の積分器を経由してフィードバック経路が構成されるので、Ｎ次のΔΣ形と呼ばれている
以上のような構成により、入力端子Ｘからの小数点以下の数値を含むデジタル信号を出力Ｙに整数として出力することができる。また、比較器１９の出力が加算器９にフィードバックされることにより、出力端子Ｙの平均値を入力端子Ｘの平均値と一致させることができるので、Ｎ次ΔΣを図１のビット間引き回路８に適用した第３の構成例のビット間引き回路８３は、小数点以下を含むデジタル数値を整数に変換するともに、平均値を維持できる。さらに、図９の構成のビット間引き回路８３を用いたときの雑音分布は（１−ｚ−１）Ｎの関数で表現できる。
【００６８】
次に、図１０に、第４の構成例としてカスケード形を用いたビット間引き回路を示す。このビット間引き回路８４は、入力端子Ｘに接続された加算器９と、加算器９の出力と接続された積分器１８−１と、積分器１８−１の出力に接続された加算器９１と、加算器９１の出力に接続された積分器１８−２と、積分器１８−２の出力に接続された比較器１９−１と、比較器１９−１の出力に接続された乗算器１６と、比較器１９−１の出力および入力との間の減算を行う加算器９３と、加算器９３の出力に接続された加算器９４と、加算器９４の出力に接続された積分器１８−３と、積分器１８−３の出力に接続された比較器１９−２と、比較器１９−２の出力に接続された差分器（DIF）４５と、差分器４５の出力に接続された差分器４６と、比較器１９−１の出力と差分器４６の出力に接続された加算器９２から構成される。比較器１９−１の出力は加算器９の他方の入力となり、さらに、比較器１９−２の出力は加算器９４の他方の入力となり、乗算器１６の出力は加算器９１の他方の入力となる。また、乗算器１６のもうひとつの入力は任意の係数Ｋとなっていて、しかも、加算器９２の出力がビット間引き回路８４の出力となるように構成されている。ここで、積分器１８−１〜１８−３は図７に示した積分器１８−１と同一の構成であり、さらに、任意の係数Ｋも２次のΔΣの例と同様にＫ＝２を用いて構成している。
【００６９】
次に、カスコード形を用いた場合のビット間引き回路８４の動作について説明する。
入力端子Ｘから入力されたデジタル表示された信号は、比較器１９−１の出力と加算器９において減算が行われる。加算器９の出力は積分器１８−１に入力され、積分が行われる。積分器１８-１の出力は、加算器９１に供給され、比較器１９−１の出力をＫ倍した値と減算される。さらに、加算器９１の出力は積分器１８−２を介して比較器１９-１に供給されて、０以上、０未満の判定が行われる。その判定結果が、再び加算器９の入力信号および乗算器１６の入力信号として、フィードバックされる。ここまで説明した構成は、２つの積分器１８−１と１８−２を経由してフィードバック経路が構成されるので、前述した２次のΔΣ形と呼ばれている構成と等しい。次に、比較器１９−１の出力と積分器１８−２の出力との間の減算が加算器９３にて行われ、２次のΔΣでの誤差の再計算を行う。
【００７０】
加算器９３の出力は加算器９４の入力となり、今度は比較器１９−２との間で減算が行われる。加算器９４の出力は、積分器１８−３に入力されて積分が行われる。積分器１８−３の出力は上述した比較器１９−２において０以上、０未満の判定が行われる。比較器１９−２の出力は上述した加算器９４のもうひとつの入力となることで、上述した２次のΔΣとは異なるフィードバックループが構成される。このように加算器９４と積分器１８−３と比較器１９−２で構成されるフィードバックループは、図７に示した１次のΔΣの構成と等価であり、（１−ｚ−１）の雑音分布を作り出すことができる。
【００７１】
比較器１９−２の出力は、２つの差分器４１と４２を介して比較器１９−１の出力に加算される。この操作により、誤差分を２次のΔΣにフィードフォワードすることにより打ち消すことができ、総合特性として（１−ｚ−１）３に相当する雑音分布を実現できる。
【００７２】
したがって、以上に説明した構成により、入力端子Ｘからの小数点以下の数値を含むデジタル信号を、出力Ｙに整数として出力することができる。また、比較器１９−１の出力が加算器９と加算器９３にフィードバックされることにより、２次のΔΣと同様に、出力端子Ｙの平均値を入力端子Ｘの平均値と一致させることができるので、カスコード形をビット間引き回路８に適用した例においても、小数点以下を含むデジタル数値を整数に変換するともに、平均値は維持できる。さらに、図１０の構成を用いたときの雑音分布は（１−ｚ−１）３の関数で表現できる。
【００７３】
以上の説明のように、図１に示した基本構成の本発明に係るスプレッドスペクトラムクロック発生器は、信号発生器６とフィルタ７とビット間引き回路８と平均分周数を加算する加算器９により、正弦波、乱数、三角波をはじめとして、デジタル数値で表現できる任意の関数の波形を形成できると共に、ΔΣを用いることで、整数とならない小数を表現できる。しかも、位相の急峻な飛びを発生させるような雑音発生を招くことなく実現することができる。
【００７４】
＜実施形態２＞
次に、本発明の第２の実施形態を説明する。図１１は、図１から図１０を用いて実施形態１で説明した本発明に係るスプレッドスペクトラムクロック発生器をマイクロプロセッサのクロック発生器として適用した場合の構成図である。
【００７５】
本実施形態例は、基準クロック発生器（REF_CLKGEN）２１と、マイクロプロセッサ２７と、周辺回路ＩＣ（PHE_IC）２６−１と２６−２から構成される。さらに、マイクロプロセッサ２７は本発明に係るスプレッドスペクトラムクロック発生器（SSCLK_GEN）２２と、ＣＰＵ２３と、ロジック回路（LOGIC_CKT）２４と、周辺回路ＩＣ２６−１，２６−２とインターフェースをとるためのＩ／Ｏ２５から構成される。
【００７６】
基準クロック発生器２１は、水晶発振器、またはそれに相当する基準クロックとなり得る安定な信号を発生するものであればよい。基準クロック発生器２１の出力は、スプレッドスペクトラムクロック発生器２２に入力され、拡散されたクロックを発生する。スプレッドスペクトラムクロック発生器２２の出力は、マイクロプロセッサ２７のＣＰＵ２３やロジック回路２４やＩ／Ｏ２５に、クロック線２８を介してそれぞれの回路が動作するために供給される。また、周辺ＩＣ２６−１や周辺ＩＣ２６−２は、Ｉ／Ｏ２５を介してマイクロプロセッサ２７に接続され、所望のデータの送受を行い、全体として適切な信号処理を行えるように構成されている。
【００７７】
ここで、スプレッドスペクトラムクロック発生器２２は、マイクロプロセッサ２７の外部のＩＣ（例えば、周辺ＩＣ２６−１，２６−２）の動作クロック信号として、マイクロプロセッサ２７の外部に供給される構成をとる。これにより、マイクロプロセッサ２７は、周辺ＩＣらと同じクロック位相で動作させることができる。
【００７８】
＜実施形態３＞
本発明の第３の実施形態を説明する。図１２は、パーソナルコンピュータ（ＰＣ）のようにＣＰＵとそれに接続された集積回路が個別の集積回路として構成されているものに、実施形態１で説明した本発明に係るスプレッドスペクトラムクロック発生器を適用した場合の構成図である。パーソナルコンピュータは、ＣＰＵ２３と、メモリ（MM）３２やグラフィックメモリ（GMM）３３とのデータ転送を行うメモリブリッジ（MMBRG）３６と、周辺デバイス（PHED）３５−１，３５−２との接続を行うＩ／Ｏブリッジ（I/O_BRG）３４を有するＩ／Ｏブリッジ集積回路３９から構成される。
【００７９】
ここで、周辺デバイス３５−１，３５−２はハードディスクや、ＤＶＤ（Digital Versatile Disc）、ＣＤ（Compact Disc）などのストレージ型の記憶装置を用いる場合が多い。ただし、パーソナルコンピュータの構成はこの図に示したような構成だけとは限らず、目的に応じて周辺デバイスの種類は変更されるものである。
【００８０】
ＣＰＵ２３は、メモリブリッジ３６と接続され、メモリ３２やグラフィックメモリ３３のデータの転送を行う。さらに、メモリブリッジ３６は、Ｉ／Ｏブリッジ３４と接続され、周辺デバイス３５−１（例えば、ハードディスク）や周辺デバイス３５−２（例えば、ＤＶＤ−ＲＡＭ）に接続される。このように複数の集積回路にて構成されるため、クロック線２８は長くなる。このため、ＥＭＩの低減が重要となる。図１２では、Ｉ／Ｏブリッジ集積回路３９に基準クロック発生器（RFCLK_GEN）２１とスプレッドスペクトラムクロック発生器（SSCLK_GEN）２２を設け、Ｉ／Ｏブリッジ３４内部とメモリブリッジ３６およびＣＰＵ２３にクロックを供給する構成である。これにより、一つのクロック源でスプレッドスペクトラムされたクロックを、パーソナルコンピュータＰＣ全体に供給することが可能となる。
【００８１】
但し、図１２の構成では、Ｉ／Ｏブリッジ３４と基準クロック発生器２１とスプレッドスペクトラムクロック発生器２２を集積化する例を示したが、この例に拘ることなく、メモリブリッジ３６やＣＰＵ２３内に集積化することもできる。
【００８２】
＜実施形態４＞
本発明の第４の実施形態を説明する。
【００８３】
さらに、このようなマイクロプロセッサの別の応用として、図１３に示した高周波通信回路（ＲＦ）部３８をそれぞれ搭載した超小型ＩＣ３７−１，３７−２の例を示す。各超小型ＩＣ３７−１，３７−２は、一つまたは複数の集積回路上にＲＦ部３８と、アンテナANTと、ＣＰＵおよびロジック回路部（CPU ＆ LOGIC_CKT）３３と、Ｉ／Ｏ２５と、スプレッドスペクトラムクロック発生器（SSCLK_GEN）２２から構成される。
【００８４】
このような超小型ＩＣ３７−１，３７−２は、オンチップに搭載したセンサまたはマイクロプロセッサ外に搭載されたセンサの情報をＩ／Ｏ２５を介して収集し、無線通信（図中に破線矢印で示す）を用いて超小型ＩＣ３７−１，３７−２間で通信をするような応用がある。ＲＦ部３８は、無線通信を行うための高周波アナログ回路とその制御回路を備える。ＣＰＵおよびロジック回路部３３は、それぞれ超小型ＩＣチップ内の電力制御やセンサデータの収集および加工を行う。
【００８５】
このような応用を考慮した場合、超小型ＩＣチップはむき出し、または非常に簡単なパッケージングしか施せないという制限があり、図１３に示すような不要輻射１３１，１３２が発生すると、それを抑えるためのシールド等の処置を施すことが、大きさ、および、コストの面で非常に困難となる。ここで、本発明に係るスプレッドスペクトラムクロック発生器２２を、各超小型チップＩＣ３７−１，３７−２のクロック生成回路に適用することで、不要輻射の発生が抑えられ、簡単な実装の超小型ＩＣが実現できる。
【００８６】
＜実施形態５＞
本発明の第５の実施形態を説明する。
図１４は、スプレッドスペクトラムクロック発生器の別の構成例を示す図である。本実施形態のスプレッドスペクトラムクロック発生器は、位相比較器１、チャージポンプ２、ループフィルタ３、ＶＣＯ４，フラクショナル分周器５１、信号発生器６、フィルタ７、ビット間引き回路８、および、加算器９から構成される点は図１の構成と同じである。ビット間引き回路８と平均分周数Ｎとを加算した信号により、フラックショナル分周器５の分周数を制御する図１の構成に対し、本実施形態では、さらに、ループフィルタ３とＶＣＯ４との間に変調器（MOD）２９を設けている点と、ビット間引き回路８の出力をアナログ信号に変換するＤＡＣ４７を設けている点が図１と相違する。すなわち、本実施形態の構成は、ＤＡＣ４７の出力により、変調器２９にてＶＣＯ４の入力を変調するように構成した２ポイント変調スプレッドスペクトラムクロック発生器である。
【００８７】
本実施形態は、図１の構成に対し、ＤＡＣ４７と変調器２９を設け、スプレッドスペクトラムを行う変調信号を高周波数成分と低周波数成分に分割し、高周波数成分をＤＡＣ４７と変調器２９によりＶＣＯ４に直接重畳し、低周波数成分を加算器９とフラクショナル分周器５によりＰＬＬループに重畳する方式である。これにより、スプレッドスペクトラムの拡散できる帯域を広帯域にできる。
【００８８】
＜実施形態６＞
本発明の第６の実施形態を説明する。
図１５は、本発明に係るスプレッドスペクトラムクロック発生器のまた別の構成例を示す図である。本実施形態のスプレッドスペクトラムクロック発生器は、位相比較器１、チャージポンプ２、ループフィルタ３、２入力ＶＣＯ４８、フラクショナル分周器５、信号発生器６、フィルタ７、ビット間引き回路８、および、加算器９から構成され、ビット間引き回路８と平均分周数Ｎとを加算した信号により、フラックショナル分周器５の分周数を制御する構成に対し、ループフィルタ３の出力が２入力ＶＣＯ４８の一方の制御端子に接続され、さらに、ビット間引き回路８の出力に対して、その出力をアナログ信号に変換するＤＡＣ４７を設け、ＤＡＣ４７の出力により、前述した２入力ＶＣＯ４８の他方の制御端子に接続し、変調を行うように構成した２ポイント変調スプレッドスペクトラムクロック発生器である。
【００８９】
本実施形態は、図１の構成例に対し、２つの制御端子を持つ２入力ＶＣＯ４８とＤＡＣ４７を設けるとともに、スプレッドスペクトラムを行う変調信号を高周波数成分と低周波数成分に分割し、高周波数成分をＤＡＣ４７と２入力ＶＣＯ４８の第２の制御端子を制御することによりＶＣＯ４８の出力に変調信号を直接重畳することと、低周波数成分を加算器９とフラクショナル分周器５により、ＰＬＬループに重畳する方式である。
【００９０】
これにより、スプレッドスペクトラムの拡散できる帯域を広帯域にすることができる。ここで、２入力ＶＣＯは２つの制御端子を持つＶＣＯのことであり、例えば、２つの可変容量を用いた発振器で構成できる。
【００９１】
＜実施形態７＞
本発明の第７の実施形態を説明する。
図２２は、本発明に係るスプレッドスペクトラムクロック発生器のさらに別の構成例を示す図である。本実施形態のスプレッドスペクトラムクロック発生器は、位相比較器１、チャージポンプ２、ループフィルタ３、ＶＣＯ４、フラクショナル分周器５１、マルチモード擾乱信号発生器（Ｍ＿ＧＥＮ）１００、可変次数ビット間引き回路（Ｍ＿ＱＴ）１０１、および加算器１１７から構成され、可変次数ビット間引き回路１０１の出力ＤＳＮＯＵＴと平均分周数Ｎとを加算した信号により、フラクショナル分周器５１の分周数を制御する構成である。さらに、マルチモード擾乱信号発生器１００と可変次数ビット間引き回路１０１は、データ信号列ＤＴとデータ転送クロックＬＣＫとイネーブル信号ＬＯＤの３つの信号により、集積回路の外部より書き換えが可能なシフトレジスタ１０２のレジスタ情報で制御される構成である。
【００９２】
シフトレジスタは複数個のレジスタを縦続接続した構成であり、図２２では８個のレジスタを用いた例を示す。実際の応用では本シフトレジスタ１０２を、例えば、集積回路内の各ブロック回路のオンオフ制御などの目的のために用意されているレジスタと共用しても問題はない。ここでは、８個のレジスタの３番目と４番目にマルチモード擾乱信号発生器１００の制御信号ＳＥＬ１，ＳＥＬ２が割り当てられ、６番目と７番目に可変次数ビット間引き回路１０１の制御信号ＤＳＮ１，ＤＳＮ２が割り当てられている場合を示す。もちろん、このビット割り当ては任意に変更可能であることはいうまでもない。
【００９３】
図２３は、マルチモード擾乱信号発生器１００の回路構成を示すブロック図である。マルチモード擾乱信号発生器は、複数の擾乱信号、例えば、三角波信号、ランダム信号、正弦波信号などの擾乱信号を選択的に発生できる回路である。この構成により、本実施形態によれば、適用される機器に適したスペクトラム拡散された信号を発生できる。
【００９４】
パーソナルコンピュータなどの周囲機器間のインターフェースとして知られているシリアルＡＴＡ規格では、三角波が推奨となっているが、シールドなどを簡略化したい携帯機器では、集積回路のクロック発生回路に大きなスプリアス抑圧が必要となる。このため擾乱信号を選択できるように構成することで、より大きなスプリアス抑圧効果が得られるランダム信号を用いることも可能となる利点がある。さらに、正弦波やランダム信号は、信号の帯域制限が行われるので、高い周波数成分のジッタを十分抑圧したい時に使用すれば好適である。
【００９５】
マルチモード擾乱信号発生器１００は、三角波信号発生器ＴＲＷ、ランダム信号発生器ＲＮＤ、正弦波信号ＳＩＮの３種類の信号発生器と、これらの信号発生器の出力を選択するためのセレクタ１０３と、セレクタ１０３の出力Ｙに接続された可変フィルタ１０４と、内部クロックを発生させるための分周器（ＤＩＶ）１０５から構成される。ここで、ランダム信号発生器ＲＮＤは、後述する図２５に示すような構成例に基づいて実現可能である。また、ランダム信号発生器ＲＮＤ以外の、三角波信号発生器ＴＲＷと正弦波信号発生器ＳＩＮは、良く知られた図３および図２に示した構成で簡便に実現が可能である。
【００９６】
次に、図２３を用いて、マルチモード擾乱信号発生器１００の信号処理手順の説明を行う。なお、ここで信号名を表わすＣＬＫ，ＣＬ＿Ｍ，ＳＥＬ等は、同時に端子名を表わす記号も兼ねるものとする。
【００９７】
図２３に示した信号発生器ＴＲＷ，ＲＮＤ，ＳＩＮを用いて３種類の擾乱信号を発生できるマルチモード擾乱信号発生器１００は、クロックＣＬ＿Ｍで動作することとする。また、ここでは３つの信号発生器ＴＲＷ，ＲＮＤ，ＳＩＮは互いに独立に構成されているとして説明するが、これらを実装する上で共用できる回路があれば、それらを共通化して集積しても問題はない。さらに、セレクタ１０３は多ビットの信号切り替え器である。セレクタのビット数は３つの信号発生器ＴＲＷ，ＲＮＤ，ＳＩＮの出力信号の最大ビット数以上に設定される。本実施例では選択信号ＳＥＬは２ビットの選択信号（ＳＥＬ[０：１]）として表され、その値により、セレクタのＡ，Ｂ，Ｃの各入力のうちのひとつが選択され、Ｙ出力に伝達される構成である。
【００９８】
まず、動作するため基準となるクロックとして、基準クロックｆｒが入力される。基準クロックｆｒは、分周器１０５に入力されると共に、可変フィルタ１０４のＣＬＫ入力端子に入力される。基準クロックｆｒは分周器１０５によって分周され、低速のクロックＣＬ＿Ｍが生成される。３種類の信号発生器ＴＲＷ，ＲＮＤ，ＳＩＮは、低速のクロックＣＬ＿Ｍで動作し、それぞれ設定された、三角波、ランダム波、正弦波をセレクタ１０３のＡ，Ｂ，Ｃ入力に出力する。セレクタ１０３は、選択信号ＳＥＬ［０：１］が指示する信号を選択して出力端子Ｙから出力する。セレクタの出力信号は、可変フィルタ１０４において帯域外雑音除去等が行われる。
【００９９】
次に、図２５にランダム信号発生器ＲＮＤの構成を示す。ランダム信号発生器ＲＮＤは、遅延器１５−１〜１５−９が縦続接続された９段の遅延器と、５段目と９段目の出力の排他的論理和をとる加算器１１８とで構成され、加算器１１８の出力が初段の遅延器１５−１の入力に接続されている。９段の遅延器１５−１〜１５−９はクロックＣＬ＿Ｍで動作し、クロックＣＬ＿Ｍの立ち上がりによって遅延器のＤ端子に入力された信号が一段ずつシフトする構成である。ここでは、乱数の精度が高く取れるように、それぞれの遅延器の出力Ｒ（０）〜Ｒ（８）をひとまとめにした多ビット信号として出力する構成とした。また、この例では９段の乱数を発生する場合を示したが、実際には任意の段数を用いても同様の機能を実現できることはいうまでもないので、変更可能である。
【０１００】
次に、図２３に示す可変フィルタ１０４は、３種類の信号発生器ＴＲＷ，ＲＮＤ，ＳＩＮの選択信号（ＳＥＬ「０：１」）と連動してフィルタ特性が変更できる構成である。
【０１０１】
例えば、三角波信号発生器ＴＲＷを選択したときは、三角波の尖った形状を維持するため、帯域内の周波数減衰が少ない一次の補間を行うデジタルフィルタを可変フィルタ１０４で実現するのが望ましい。一方、ランダム信号発生器ＲＮＤや正弦波信号発生器ＳＩＮを選択した場合は、擾乱信号の信号帯域が一定の周波数以下、例えば、１００ｋＨｚ程度に帯域制限されているようなデジタルフィルタ特性を実現することが適している。したがって、ランダム信号発生器ＲＮＤや正弦波信号発生器ＳＩＮのときは、帯域外雑音抑圧のための２次または３次以上の低域通過フィルタを用いることが望ましい。
【０１０２】
図２６に、可変フィルタ１０４の構成を示す。可変フィルタ１０４は、クロックＣＬ＿Ｍとセレクタ１０３のＹ出力（すなわち、フィルタ入力信号Ａ＿ＦＩＬＩＮ）と、クロックＣＬＫ（すなわち、基準信号ｆｒ）とが入力され、一次補間を行う一次補間フィルタ（ＩＮＰ）１０７と、一次補間フィルタ１０７の出力から帯域外雑音を抑圧するための２種類の帯域制限フィルタＬＦ１，ＬＦ２と、選択信号ＳＥＬ［０：１］により、端子Ａ，Ｂ，Ｃに入力された信号の内のひとつを出力端子Ｙに出力する（すなわち、マルチモード擾乱信号発生器１０４の出力ＤＯＵＴとして出力する）セレクタ１１０とから構成される。
【０１０３】
以下、可変フィルタ１０４の動作説明を行う。まず、図２７に一次補間フィルタＩＮＰ１０７の構成例を示す。
ｎ段のサンプル区間を持つ一次補間の伝達関数は、次式(1)と表現できる。
（１−ｚ−ｎ）／（１−ｚ−１）  …(1)
したがって、図２７に示すような隣接したデータ間の差分値をｎ回積分して、古い方の信号に逐次加算する手法で一次補間フィルタの演算ができる。
【０１０４】
一次補間フィルタ１０７は、縦続接続した２つの遅延器１５−１０，１５−１１と、遅延器１５−１０，１５−１１のそれぞれの出力ＤＸ１，ＤＸ２の差分（ＤＸ１−ＤＸ２）を演算するための加算器１１９と、加算器１１９の出力を１／Ｍ倍にする乗算器１１２と、乗算器１１２の出力ＤＸ３と遅延器１５−１２の出力とを加算する加算器１２０と、さらに、遅延器１５−１２の出力と上記遅延器１５−１１の出力ＤＸ２と加算をとるための加算器１２１とから構成される。ここで、加算器１２０の出力は遅延器１５−１２の入力とすることで、加算器１２０と遅延器１５-１２により積分器が構成される。
【０１０５】
図２８に、一次補間フィルタ１０７の動作を説明するためのタイムチャートを示す。図２８には、動作クロックであるＣＬＫ、ＣＬ＿Ｍと、入力信号Ｘと、内部信号であるＣＬ＿Ｒ，ＤＸ１，ＤＸ２，ＤＸ３と、出力Ｙとを示す。説明のため、クロックＣＬＫとＣＬ＿Ｍとは８倍の速度としているが、実際に適用する場合には８倍以外の条件で適用しても問題はない。
【０１０６】
信号ＣＬ＿Ｒは、クロックＣＬ＿Ｍの立ち上がりエッジにあわせて、クロックＣＬＫの半クロック分のハイ（“Ｈ”）が出力される。これは、エッジディテクタ（ＥＤＧ）１１１にて波形生成が行われる。エッジディテクタ１１１の詳細構成は省略するが、インバータなどの遅延素子とＡＮＤなどの論理回路により、容易に実現できる。
【０１０７】
入力信号Ｘは、クロックＣＬ＿Ｍに同期してデータが更新されると仮定する。図２８では、Ｘ（１），Ｘ（２），Ｘ（３）と順次新しいデータに変更されている。ＤＸ１とＤＸ２は、クロックＣＬＫで駆動される遅延器１５−１０，１５−１１の出力であるので、入力信号Ｘに対してそれぞれ常にクロックＣＬ＿Ｍの１クロックと２クロック遅れた信号となっている。
【０１０８】
次に、遅延器の出力ＤＸ１とＤＸ２は、加算器１１９において（ＤＸ１−ＤＸ２）の演算が行われた後、乗算器１１２で１／Ｍの乗算が行われるので、乗算器１１２の出力ＤＸ３は、次式(2)で表現される。
ＤＸ３＝Ｄ（Ｎ）＝（Ｘ（Ｎ）−Ｘ（Ｎ−１））×１／Ｍ  …(2)
ここで、Ｎは任意のサンプル点を表し、Ｍは前述したように、クロックＣＬＫとＣＬ＿Ｍとの比率を８と仮定したので、８である。
【０１０９】
次に、乗算器１１２の出力ＤＸ３は、加算器１２０と遅延器１５−１２で構成される積分器に入力される。この積分器はクロックＣＬ＿Ｒにより、クロックＣＬ＿Ｍの立ち上がり時点でリセットされるので、図２８のＹ（０）はＸ（０）がそのまま出力される。次のＣＬＫクロックサイクルでは、１／８×（Ｘ（１）−Ｘ（０））が積分器から出力されるので、Ｙ（１）は次式で表わされる。
Ｙ（１）＝７／８×Ｘ（０）＋１／８×Ｘ（１）  …  (3)
以下、同様に表わされ、Ｙ（ｎ）は次式となる。
Ｙ（ｎ）＝ｎ／Ｍ×Ｘ（０）＋（Ｍ−ｎ）／Ｍ × Ｘ（１）  …(4)
ここで、ｎは図２８のＹのカッコ内の番号と対応している。
【０１１０】
以上のように、図２７の構成を用いることで、一次補間フィルタ１０４を実現することができる。
【０１１１】
次に、図２６に示す帯域制限フィルタＬＦ１、ＬＦ２について説明する。ここでは、帯域制限フィルタの伝達関数の一例として、２次の低域遮断フィルタの例を示す。もちろん、遮断特性によっては３次以上の段数を用いてもかまわない。これは、擾乱信号に帯域以上の信号成分が含まれると高い周波数成分のジッタが含まれることになり、高周波スプリアスとして他のシステムに影響を与える可能性があるためである。
【０１１２】
２次の低域遮断フィルタの伝達関数は、次式で表現できる。
（１＋Ａ０＊ｚ−１＋Ａ１ｚ−２）／（１−Ｂ０＊ｚ−１−Ｂ１ｚ−２）  …(5)
ただし、係数Ａ０，Ａ１，Ｂ０，Ｂ１は、帯域制限周波数に応じて任意に変更可能である。
【０１１３】
図２９に、上記伝達関数を実現するための帯域制限フィルタＬＦ１の構成を示す。帯域制限フィルタＬＦ１とＬＦ２の構成は同一であるが、係数Ａ０，Ａ１，Ｂ０，Ｂ１を変更することにより、遮断特性が変更可能であるので、ここでは帯域制限フィルタＬＦ１について説明する。帯域制限フィルタＬＦ１は、縦続接続された２つの遅延器１５−１３，１５−１４と、それぞれの遅延器１５−１３，１５−１４の出力に接続され、係数Ａ０，Ａ１，Ｂ０，Ｂ１との乗算を行う４つの乗算器１１３，１１４，１１５，１１６と、乗算器１１５の出力と乗算器１１６の出力と入力信号Ｘとの加算を行う加算器１２２と、加算器１２２の出力と乗算器１１３の出力と乗算器１１４の出力を加算する加算器１２３から構成される。
【０１１４】
入力信号Ｘは、加算器１２２において遅延器１５−１３と１５−１４の出力と加算される。この演算が、(5) 式の分母の演算に相当する。次に、加算器１２２の出力は遅延器１５−１３に入力され、さらに、遅延器１５−１４に縦続的にシフトされる。また、加算器１２２の出力は、加算器１２３において、遅延器１５−１３と遅延器１５−１４の出力との加算が行われる。この演算が、(5) 式の分子の演算に相当する。
以上のごとく、図２９の構成により、(5) 式で示される帯域制限フィルタの演算が実現できることが分る。
【０１１５】
次に、可変次数ビット間引き回路１０１の構成を図２４に示す。図２４に示す可変次数ビット間引き回路１０１は、基準クロックＣＬＫで動作し、前段のマルチモード擾乱信号発生器１００の出力ＤＯＵＴが入力される複数種類のビット間引き回路ＱＴ＿Ａ，ＱＴ＿Ｂ，ＱＴ＿Ｃ，ＱＴ＿Ｄと、セレクタ１０６とで構成される。選択信号ＤＳＮ［０：１］により複数種類のビット間引き回路の一つが選択され、Ｙ出力端子から可変次数ビット間引き回路の出力ＤＳＮＯＵＴが出力される。ここで設けられるビット間引き回路の種類はどのような形でもかまわないが、例えば１次デルタシグマ（ΔΣ）型、２次ΔΣ型、Ｎ次ΔΣ型、および、カスケード型から選択される構成とした。用途に応じて、設定する構成を変更してもかまわない。
【０１１６】
ビット間引き回路にΔΣ変調を用いた変調方式は、次数とサンプルレートにより、拡散される信号のピーク点が異なるように設定できる。図１８に示したようにΔΣの次数により、ピークの高さが変わることが分る。通常は高次のΔΣを適用し、低周波数帯域でのスペクトラム拡散を小さくし、高周波領域でのスペクトルを高めることが行われるが、用途によってはジッタの増加をもたらす場合がある。例えば、シリアルＡＴＡに適用しようとする場合、ジッタは２５０サンプル間平均することが規格で定められている。このような場合、平均化区間に相当する周波数にΔΣで拡散された擾乱信号成分が写像されると、ジッタの増加が発生する。この場合はΔΣの次数を低く設定し、ピークを抑えるようにビット間引き回路の構成を選択できることが望ましい。本実施例では４つのビット間引き回路がそれぞれ独立した形で記載されているが、実際には各ブロックの共通項を纏める形で共通化して実装することも可能である。図２４において、セレクタ１０６は、入力端子Ａ〜Ｄのいずれかの信号を選択して端子Ｙに出力する機能を持っている。
【０１１７】
以上、図２２に示した本実施形態の構成によれば、擾乱信号の形及び、ビット間引き回路の次数を選択的に用いることが可能となり、スプレッドスペクトラム信号を適用する応用に応じて、適切な構成を選択することが可能となる。したがって、ＩＰとして他の集積回路に適用する場合、実動作での最適構成を、実際のセット上でパラメータを適宜変更することにより容易に得ることができる結果、家庭や携帯機器でのスプリアス低減対策を短期間に行うことができる。
【０１１８】
例えば、本実施形態において開示した構成により、信号発生器を用途に応じて選択的に設定できるので、三角波信号発生器ＴＲＷを擾乱信号源として選択した場合は、三角波信号は位相が連続的に変化するため、一定速度の追従特性をもつ受信回路でスプレッドスペクトラムで発生したクロックの揺らぎを吸収できる。特にケーブル長が長いときなど、信号の減衰が大きく、しかも、雑音が大きい条件の中で、狭帯域な受信回路を構成しなければならない場合に利点がある。
【０１１９】
また、ランダム信号発生器ＲＮＤを選択した場合は、三角波信号発生器ＴＲＷを選択した場合よりも３ｄＢ（電力換算で２倍）以上の不要輻射抑圧が可能となるため、大きなシールド材を装置に別途設ける必要がなくなり、ひいては、家電品や携帯機器等の小型化を安価で容易に実現できる利点がある。
【０１２０】
さらに、正弦波信号発生器ＳＩＮを選択した場合は、擾乱信号の２倍波、３倍波、というスプレッドスペクトラムに起因したスプリアスが大幅に低減できるので、中程度な雑音周波数帯（例えば、１００ｋＨｚ〜１ＭＨｚ）のジッタ（クロックの揺らぎ）に敏感なシステム（シリアル送受信インターフェース等）へのスプレッドスペクトラム方式の適用が容易となる。その結果、入出力信号線を削減でき、インターフェース部の小型化が図れ、最終的には携帯機器の小型化を実現できる。
【図面の簡単な説明】
【０１２１】
【図１】本発明に係るスプレッドスペクトラムクロック発生器の一構成図。
【図２】図１で用いる信号発生器の第１の構成例を示す図。
【図３】図１で用いる信号発生器の第２の構成例を示す図。
【図４】図１で用いる信号発生器の第３の構成例を示す図。
【図５】図１で用いるフィルタの第１の構成例を示す図。
【図６】図１で用いるフィルタの第２の構成例を示す図。
【図７】図１で用いるビット間引き回路の第１の構成例を示す図。
【図８】図１で用いるビット間引き回路の第２の構成例を示す図。
【図９】図１で用いるビット間引き回路の第３の構成例を示す図。
【図１０】図１で用いるビット間引き回路の第４の構成例を示す図。
【図１１】本発明に係るスプレッドスペクトラムクロック発生器の適用例を示す図。
【図１２】本発明に係るスプレッドスペクトラムクロック発生器の別の適用例を示す図。
【図１３】本発明に係るスプレッドスペクトラムクロック発生器の別の適用例を示す図。
【図１４】本発明に係るスプレッドスペクトラムクロック発生器の別の構成例を示す図。
【図１５】本発明に係るスプレッドスペクトラムクロック発生器の別の構成例を示す図。
【図１６】不要輻射を低減するクロック発生器の従来例を示す図。
【図１７】不要輻射を低減するクロック発生器の別の従来例を示す図。
【図１８】本発明に係るスプレッドスペクトラムクロック発生器の雑音とループ帯域の関係を示す図。
【図１９】本発明に係るスプレッドスペクトラムクロック発生器に乱数発生器を用いた場合のスペクトラム解析シミュレーション結果を示す図。
【図２０】本発明に係るスプレッドスペクトラムクロック発生器に三角波を用いた場合のスペクトラム解析シミュレーション結果を示す図。
【図２１】本発明に係るスプレッドスペクトラムクロック発生器に正弦波を用いた場合のスペクトラム解析結果を示す図。
【図２２】本発明に係るスプレッドスペクトラムクロック発生器のさらに別の構成例を示す図。
【図２３】図２２で用いるマルチモード擾乱信号発生器の回路構成例を示すブロック図。
【図２４】図２２で用いる可変次数ビット間引き回路の構成例を示すブロック図。
【図２５】図２３で用いるランダム信号発生器の回路構成例を示すブロック図。
【図２６】図２３で用いる可変フィルタの構成を示すブロック図。
【図２７】図２６で用いる一次補間フィルタの回路構成例を示すブロック図。
【図２８】図２６に示す構成の一次補間フィルタの動作を説明するためのタイムチャート。
【図２９】図２６で用いる帯域制限フィルタの回路構成例を示すブロック図。
【符号の説明】
【０１２２】
１…位相比較器(CMP)、２…チャージポンプ(CP)、３…ループフィルタ(LPF)、４…電圧制御発振回路（ＶＣＯ）、５…分周器(DIV)、６…信号発生器(SGEN)、７…フィルタ(F)、８…ビット間引き回路(QT)、９，９１〜９４…加算器、１０…アドレスデコーダ（ADEC）、１１…ＲＯＭ（Read Only Memory）、１２…出力回路（OUTCKT）、１３…セレクタ（SLCT）、１４…遅延器（DLY）、１５−１〜１５−９…遅延器、１６−１〜１６−Ｎ…乗算器、１７−１〜１７−８…遅延器、１８…積分器、、１８−１〜１８−Ｎ…積分器、１９…比較器、２１…基準クロック発生器（REF_CLKGEN）、２２…スプレッドスペクトラムクロック発生器（SSCLK_GEN）、２３…ＣＰＵ、２４…ロジック回路（LOGIC_CKT）、２５…Ｉ／Ｏ、２６−１，２６−２…周辺回路ＩＣ（PHE_IC）、２７…マイクロプロセッサ、２８…クロック線、２９…変調器(MOD)、３０…クロック発生器（CLK_GEN）、３２…メモリ（MM）、３３…グラフィックメモリ（GMM）、３４…Ｉ／Ｏブリッジ（I/O_BRG）、３５−１，３５−２周辺デバイス（PHED）、３６…メモリブリッジ（MMBRG）、３７−１，３７−２…超小型ＩＣ、３８…高周波通信回路（ＲＦ）部、３９…Ｉ／Ｏブリッジ集積回路、４０…アドレス生成器(AD_GEN)、４１…ルックアップテーブル(LTB)、４５，４６…差分器（DIF）、４７…ＤＡＣ、５１…フラクショナル分周器（FR_DIV）、５９…カウンタ（CT）、６１…正弦波発生器、６２…三角波発生器、６３…乱数発生器、７１…ＦＩＲフィルタ、７２…ＩＩＲフィルタ、８１…１次ΔΣ形を用いたビット間引き回路、８２…２次ΔΣ形を用いたビット間引き回路、８３…Ｎ次ΔΣ形を用いたビット間引き回路、１３１，１３２…不要輻射、ｆｒ…基準クロック、ｆｏ…高周波クロック、ｆｐ…フラクショナル分周器の出力、ｆｃ…ループ帯域、Ｖｃ…ループフィルタの出力、１５−１〜１５−１４…遅延器、１００…マルチモード擾乱信号発生器（M_GEN）、１０１…可変次数ビット間引き回路（M_QT）、１０２…シフトレジスタ。１０３，１０６，１１０…セレクタ、１０４…可変フィルタ、１０５…分周器（DIV）、１０７…一次補間フィルタ（INP）、１１１…エッジディテクタ（EDG）、１１３〜１１６…乗算器、１１７〜１１９，１２２，１２３…加算器、Ａ０，Ａ１、Ｂ０、Ｂ１…係数、ＣＬ＿Ｍ，ＣＬ＿Ｐ…内部クロック、ＤＴ…データ信号列、ＤＳＮ１，ＤＳＮ２…制御信号、ＬＣＫ…データ転送クロック、ＬＦ１，ＬＦ２…帯域制限フィルタ、ＬＯＤ…イネーブル信号、ＱＴ＿Ａ〜ＱＴ＿Ｄ…ビット間引き回路、ＲＮＤ…ランダム信号発生器、ＳＥＬ１，ＳＥＬ２…選択信号、ＳＩＮ…正弦波信号発生器、ＴＲＷ…三角波信号発生器。
【図１】
2005045770.tif 000003
【図２】
2005045770.tif 000004
【図３】
2005045770.tif 000005
【図４】
2005045770.tif 000006
【図５】
2005045770.tif 000007
【図６】
2005045770.tif 000008
【図７】
2005045770.tif 000009
【図８】
2005045770.tif 000010
【図９】
2005045770.tif 000011
【図１０】
2005045770.tif 000012
【図１１】
2005045770.tif 000013
【図１２】
2005045770.tif 000014
【図１３】
2005045770.tif 000015
【図１４】
2005045770.tif 000016
【図１５】
2005045770.tif 000017
【図１６】
2005045770.tif 000018
【図１７】
2005045770.tif 000019
【図１８】
2005045770.tif 000020
【図１９】
2005045770.tif 000021
【図２０】
2005045770.tif 000022
【図２１】
2005045770.tif 000023
【図２２】
2005045770.tif 000024
【図２３】
2005045770.tif 000025
【図２４】
2005045770.tif 000026
【図２５】
2005045770.tif 000027
【図２６】
2005045770.tif 000028
【図２７】
2005045770.tif 000029
【図２８】
2005045770.tif 000030
【図２９】
2005045770.tif 000031