(57)【要約】【課題】オフ電流特性を向上可能な薄膜トランジスタ（６２０）を形成する。【解決手段】低濃度ソース・ドレイン領域（６０２、６０３）を形成する工程では、まず、ＰＨ3を５％の濃度で含み、残部がＨ2ガスからなる混合ガス（ドーピングガス）から発生するすべてのイオン（矢印Ｉｏ ｎ−１）を多結晶シリコン膜（６０４）に対して約８０ｋｅＶのエネルギーでＰ+イオンのドーズ量として３×１０13／ｃｍ3から１×１０14／ｃｍ3までの範囲になるように打ち込む。次に、純水素からなるドーピングガスから発生するすべてのイオン（矢印Ｉｏｎ−２）を低濃度領域（６０４ａ）に対して約２０ｋｅＶのエネルギーでＨ+イオンのドーズ量として１×１０14／ｃｍ2 から１×１０15／ｃｍ2までの範囲になるように打ち込む。しかる後に、不純物を打ち込んだ低濃度領域（６０４ａ）を窒素雰囲気中で温度が約３００℃の条件で約１時間の熱処理を行なって、不純物を活性化する。【選択図】図４
2005223347.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成されたシリコン膜からなるチャネル形成領域、その表面側に形成されたゲート絶縁膜、このゲート絶縁膜の表面側に形成されたゲート電極、およびソース・ドレイン領域を有する薄膜トランジスタにおいて、
前記ソース・ドレイン領域に含まれる不純物の濃度ピークが３×１０18／ｃｍ3  から１×１０19／ｃｍ3  までの範囲にあり、前記ソース・ドレイン領域に含まれる水素イオンの濃度ピークが６×１０18／ｃｍ3  から１×１０20／ｃｍ3  までの範囲にあることを特徴とする薄膜トランジスタ。
【請求項２】
前記ソース・ドレイン領域は、下層側の厚いシリコン膜に形成され、前記チャネル形成領域は、前記下層側のシリコン膜の表面側に形成された上層例の薄いシリコン膜に形成されていることを特徴とする請求項１に記載の簿膜トランジスタ。
【請求項３】
前記ソース・ドレイン領域は、それに含まれる不純物の濃度ピークが１×１０20／ｃｍ3  以上の高濃度コンクタクト領域を有し、この高濃度コンタクト領域を介して、ソース・ドレイン電極が前記ソース・ドレイン領域に導電接続していることを特徴とする請求項１または２に記載の薄膜トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は薄膜トランジスタに関し、特に、薄膜トランジスタの電気特性の向上技術に関する。
【背景技術】
【０００２】
多結晶シリコン膜を用いた薄膜トランジスタ（以下、ＴＦＴと称す。）は、液晶表示パネルなどのアクティブマトリクス基板の画素トランジスタとして用いられている。液晶表示パネルのうち、ビューファインダー用やプロジェクタ用の液晶表示パネルでは、ピッチの狭い端子に電気的接続することが困難であるという実装技術上の問題から、画素部の周辺部分にＴＦＴを用いた駆動回路を形成した駆動回路内蔵型（周辺回路内蔵型）のアクティブマトリクス基板が用いられている。
【０００３】
従って、１枚のアクティブマトリクス基坂上には、駆動回路部のＴＦＴと、画素部のＴＦＴとが形成されることになる。
【０００４】
これらのＴＦＴのうち、画素部のＴＦＴには、画素電極を介して書き込まれた電荷を保持可能なように、オフ電流が小さいことが求められる。しかしながら、多結晶シリコンＴＦＴは、オフ電流が大きいことから、ゲート電極の瑞部から離れた位置にソース・ドレイン領域を設けたオフセットゲート構造を採用することがある。
【０００５】
また、ドレイン領域の端部に低濃度領域を設けて、そこでの電界強度を小さくしたドレイン構造（ＬＤＤ構造）を採用することがある。
【０００６】
このような構造の薄膜トランジスタを製造するには、従来、以下の製造方法が採用されている。
【０００７】
図４０（ａ）において、図面に向かって、左側から右側に向けて、駆動回路部のｎチャネル型ＴＦＴ１２００ａ、駆動回路部のｐチャネル型ＴＦＴ１２００ｂ、画素部のｎチャネル型ＴＦＴ１２００ｃを形成する場合には、まず、基板１２０１の表面側に第１、第２および第３のシリコン膜１２０２、１２０２、１２０３を形成する。その後に、第１、第２および第３のシリコン膜１２０２、１２０２、１２０３の表面側をゲート絶縁膜１２１１で覆う。その後に、ゲート絶縁膜１２１１の表面側にゲート電極を構成すべき一等電膜を形成し、それをレジスト１２・３をマスクとしてバタンニングし、ゲート電極１２１２を形成する。
【０００８】
次に、矢印１２１４で示すように、ドナーとなるべき不純物をイオン注入して、ソース・ドレイン領域、１２０７を形成する。
【０００９】
次に、レジスト１２１３をマスクにして、ゲート電極１２１２をオーバーエッチングして、図４０（ｂ）に示すように、ゲート電極１２１２を細くする。その結果、ゲート電極１２１２の長さは、第１、第２および第３のシリコン膜１２０２、１２０２、１２０３のうち、不純物が導入されていない領域（チャネル形成領域）の長さた比して短くなり、オフセットゲート構造が形成される。
【００１０】
次に、図４０（ｃ）に示すように、第１および第３のシリーユーン膜１２０１、１２０３の側をレジスト１２１５で覆った状態で、第２のシリコン膜１２０２にアクセプターとなるべき不純物をイオン注入して（矢印１２２１）、ソース・ドレイン領域１２０９を形成する。ここで、第２のシリコン膜１２０２には、先にドナー不純物が導入されているため、その濃度より高い濃度のアクセブター不純物を注入する。
【００１１】
なお、ＴＦＴ１２００ａ、１２００ｃをＬＤＤ構造で形成する場合には、アクセプターとなるべき不純物を注入した後に、レジスト１２１５を除去し、適正なドーズ量でドナー不純物をイオン注入する。
【００１２】
このように形成したＴＦＴでは、オフセット構造またはＬＤＤ構造になっているため、ドレイン端部における電界の集中を緩和できるので、オフ電流のレベルを十分に下げることができる（例えば、特許文献１及び２参照）。
【００１３】
【特許文献１】特開昭６３−２０４７６９号公報
【特許文献２】特開平０５−２２６３６３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、従来の製造方法には、以下のような問題点がある。
【００１５】
第１に、ＴＦＴの電気的特性がゲート長によって変動するにもかかわらず、ゲート電極に対するオーバーエッチングの量さによってゲート長を設定する方法であるため、ゲート長を制御しにくいという問題点がある。たとえば、多結晶シリコンで構成したゲート電極にプラズマエッチングを行なう場合には、通常のバタンニングであれば、プラズマの発光強度がエッチング終点で変化することから、エッチングの完７を判別できるが、オーバーエッチングでは、プラズマの発光強度が変化しないので、その終点を確実にに制御することが困難であるからである。また、エッチング時間によって、オーバーエッチング量を制御する場合には、エッチング速度がエッチング装置の使用状態などによって微妙に変化するので、オーバーエッチング量を制御することは困難である。従って、従来の方法で製造したＴＦＴでは、ゲート長やオフセット長のばらつきに起一因して、オン電流特性などの電気的特性がばらついてしまう。このようなばらつきは、同じプロセスで形成される駆動回路部のＴＦＴでは致命的な欠陥である。
【００１６】
また、オーバーエッチングを行なうことに起因して、素子の微細化が困難であるという問題点がある。すなわち、アクティブマトリクス基板の設計において、ゲート電極に対するオーバーエッチング量のばらつきを見越して、大きなパターン寸法で設計することになるが、このような余裕をもった設計は、アクティブマトリクス基坂の設計において大きな損失である。それ故、従来の製造方法は、液晶表示パネルの高精細化に不利であり、アクティブマトリクス基板の基本パターンの寸法を５μｍから２μｍないし３μｍにまで縮小し、さらにはそれ以下の寸法にまで縮小することへの妨げになっている。
【００１７】
第２に、従考の製造方法において、ＬＤＤ構造を構成する場合には、イオン注入した不純物を活性化するために６００℃以上の高温処理が必要である。このような高温処理を行なう場合には、安価なガラス基板を用いることができず、徒来の製造方法は、表示パネルの大画面化や低価格化の妨げになっているという問題点がある。また、従来のイオン注入技術では、その注入面積が狭いこことから、大きな基板を処理するのに不向きであるという問題点がある。
【００１８】
この問題点を解消する目的に、発生したイオンを質量分離を行なわずにそのまま打ち込む技術が検討されている。たとえば、トーピングガスとして、不純物ガスを水素ガスで希釈した混合ガスを用い、それから発生したイオンを質量分離せずに打ち込む方法が検討され、３００℃位の低温であっても、不純物を活性化できるとされている。しかしながら、この方法では、不純物濃度が１×１０19／ｃｍ3  以下の低濃度のイオンを打ち込んだシリコン膜を活性化することができず、低温プロセスでＬＤＤ構造のＴＦＴを製造できるまでには至っていない。
【００１９】
以上の問題点に鑑みて、本発明の課題は、ソース・ドレイン領域の構造、その製造プロセスを改良して、オフ電流特性を向上可能なアクティブマトリクス基板、薄膜トランジスタ、導電性シリコン膜およびそれらの製造方法を実現することにある。
【課題を解決するための手段】
【００２０】
上記課題を解決するために、本発明の薄膜トランジスタは、基板上に形成されたシリコン膜からなるチャネル形成領域、その表面側に形成されたゲート絶縁膜、このゲート絶縁膜の表面側に形成されたゲート電極、およびソース・ドレイン領域を有する薄膜トランジスタにおいて、前記ソース・ドレイン領域に含まれる不純物の濃度ピークが３×１０18／ｃｍ3  から１×１０19／ｃｍ3  までの範囲にあり、前記ソース・ドレイン領域に含まれる水素イオンの濃度ピークが６×１０18／ｃｍ3  から１×１０20／ｃｍ3  までの範囲にあることを特徴とする。
【００２１】
また、本発明の薄膜トランジスタにおいて、前記ソース・ドレイン領域は、下層側の厚いシリコン膜に形成され、前記チャネル形成領域は、前記下層側のシリコン膜の表面側に形成された上層例の薄いシリコン膜に形成されていることを特徴とする。このような構成のアクティブマトリクス基板は、たとえば、以下の方法で形成できる。まず、絶縁基板の表面側に、駆動回路部の第１導電型の第１の薄膜トランジタおよび第２導軍型の第２の薄膜トランジタを形成するための第１および第２のシリコン膜と、画素部の第１導電型の第３の薄膜トランジタを形成するための第３のシリコン膜を形成する（第１の工程）。次に、第１、第２および第３のシリコン膜の表面にゲート絶縁膜を形成する（第２の工程）。次に、ゲート絶縁膜の表面側にゲート電極を形成する（第３の工程）。次に、第１および第３のシリコン膜を第１のマスクで覆った状態で、第２のシリコン膜に第２導電型不純物を１×１０14／ｃｍ2以上のドーズ量で打ち込む（第４の工程）。次に、第２および第３のシリコン膜を第２のマスクで覆った状態で、第１のシリコン膜に第１導電型不純物を１×１０14／ｃｍ2以上のドーズ量で打ち込む（第５の工程）。さらに、第３ないし第５の工程のいずれかの工程の後に、第１、第２および第３のシリコン膜に第１導電型不純物を１×１０14／ｃｍ2以下のドーズ量で打ち込む（低濃度領域形成工程）。ここで、低濃度領域形成工程で行なうイオン打ち込みには、不純物イオンを生成するための不純物ガスを含み、残部が水素ガスからなる混合ガスから生成する全てのイオンを質量分離することなくシリコン膜に打ち込む第１のイオン・ドーピング処理と、純水素ガスから生成するイオンを質量分離することなくシリコン膜に打ち込む第２のイオン・ドーピング処理とを行う。また、第４および第５の工程で行なうイオン打ち込みでも、不純物イオンを生成するための不純物ガスを含み、残部が水素ガスからなる混合ガスから生成する全てのイオンを質量分離することなくシリコン膜に打ち込む。さらに、シリコン膜に打ち込んだイオンを活性化するための熱処理温度は、約３００℃以上に設定する。なお、第４の工程と第５の工程の順序を入れ換えてもよい。
【００２２】
また、本発明の薄膜トランジスタにおいて、前記ソース・ドレイン領域は、それに含まれる不純物の濃度ピークが１×１０20／ｃｍ3  以上の高濃度コンクタクト領域を有し、この高濃度コンタクト領域を介して、ソース・ドレイン電極が前記ソース・ドレイン領域に導電接続していることを特徴とする。この場合には、第５の工程において、第２のマスクのうち、第３の薄膜トランジスタのソース・ドレイン領域へのソース．ドレイン電極の接続領域に対応する部分を開口した状態でイオン打ち込みする。または、層間絶縁膜に形成したコンタクトホ−ルからイオンを打ち込む。
【００２３】
このような第３の薄膜トラシジスタの構成およびその製造方法は、アクティブマトリクス基板以外にも低温プロセスが望まれているＴＦＴに応用できる。また、低温プロセスで形成した低濃度の導電性シリコン膜は、ＴＦＴ以外にも応用できる。
【発明を実施するための最良の形態】
【００２４】
（第１の実施例）
本例のアクティブマトリクス基板の構成を説明する前に、液晶表示パネルに用いる駆動回路内蔵型のアクティブマトリクス基板の基本的な構成を説明しておく。
【００２５】
図１は、駆動回路内蔵型のアクティブマトリクス基板の概略ブロック図、図２は、アクティブマトリクス基板の画素部の構成を模式的に示す概略ブロック図、図３は、液晶表示パネルの基本的な構成を模式的に示す断面図である。
【００２６】
図１において、アクティブマトリクス基板１０は、画素部１０ａと駆動回路部１０ｂ、１０ｃ（周辺回路部）とに区分されている。画素部１０ａでは、図２に示すように、駆動回路部１０ｂ（走査線駆動回路）に接続された走査線（ゲート線）１１ａ、１１ｂ・・・（１１）と、駆動回路部１０ｃ（データ線駆動回路）に接続されたデータ線１２ａ、１２ｂ・・・（１２）とによって、画素領域１３が区画形成されている。画素領域１３には、走査線１１からの走査信号に基づいて、データ線１２の側と、画素電極の側とを接続した状態および遮断した状態に切り換える薄膜トランジスタ１０ｄが形成されている。また、駆動回路部１０ｂ、１０ｃでは、導電型の異なる薄膜トランジスタによってＣＭＯＳ回路が構成されている。
【００２７】
これらの薄膜トランジスタのうち、画素部１０ａの薄膜トランジスタ１０ｄには、液晶容量１０ｆに電荷を充分に保持できるように、オフ電流が小さいという特性が要求される。これに対して、駆動回路部１０ｂ、１０ｃの薄膜卜ランジスタには、表示動作の高品質化に対応できるように、動作が高速であることが要求されるので、駆動回路部１０ｂ、１０ｃには、セルフアライン構造の薄膜トランジスタを使用するのが一般的である。
【００２８】
なお、図２において、画素領域１３に補助容量１０ｅを形成する場合があり、この補助容量１０ｅは、たとえば前段の走査線１１の一部を上部電極とし、薄膜トランジスタ１０ｄのドレイン電極の一部を下部電極として重ね合わせて構成する場合がある。従って、画素部１０ａの薄膜トランジスタ１０ｄのオフ電流が大きいと、補助容量１０ｅを大きくする必要があり、画素領域１３の開口率が小さくなってしまう。なお、液晶容量１０ｆは、図３に示すように、アクティブマトリクス基板１０と対向電極１５が形成された対向基板１６とを液晶１７を挟んで対向させたときの容量である。
【００２９】
このように、駆動回路内蔵型のアクティブマトリクス基坂１０では、薄膜トランジスタに要求される特性が異なることから、駆動回路部の逆導電型の１対の薄膜トランジスタ、および画素部の薄膜トランジスタからなる３つのタイブの薄膜トランジスタを形成することになる。
【００３０】
そこで、本例では、以下に説明するように、異なるタイプの薄膜トランジスタを効率よく製造できるように、以下の構造および製造方法を採用している。
【００３１】
図４は、本例のアクティブマトリクス基板に形成されている薄膜トランジスタ（以下、ＴＦＴと称す。）のうち、画素部に形成されているＴＦＴと、駆動回路部に形成されているｎチャネル型のＴＦＴおよびｐチャネル型のＴＦＴの構造を模式的に示す断面図である。
【００３２】
図４において、本例のアクティブマトリクス基板１００には、透明な絶縁基板１０１の上に、図面に向かって左側から順に駆動回路部のｎチャネル型のＴＦＴ−Ａ、駆動回路部のｐチャネル型のＴＦＴ−Ｂ、および画素部のｎチャネル型のＴＦＴ−Ｃが形成されている。駆動回路部では、ＴＦＴ−ＡとＴＦＴ−ＢとによってＣＭＯＳ回路が構成されている。
【００３３】
ＴＦＴ−Ａでは、チャネル形成領域１１１およびソース・ドレイン領域１１２、１１３の表面側にゲート絶縁膜１１４が形成されており、このゲート絶縁膜１１４の表層側には、ゲート電極１１５が形成されている。ソース・ドレイン領域１１２、１１３は、不純物濃度が１×１０19／ｃｍ3以上、たとえば、１×１０20／ｃｍ3のｎ+ 濃度領域であり、ゲート電極１１５に対してセルフアライン的に形成されている。
【００３４】
ＴＦＴ−Ｂでは、チャネル形成領域１２１およびソース・ドレイン領域１２２、１２３の表面側にゲート絶縁膜１２４が形成されており、このゲート絶縁膜１２４の表面側には、ゲート電極１２５が形成されている。ソース・ドレイン領域１２２、１２３は、不純物濃度が１×１０19／ｃｍ3以上、たとえば、１×１０20／ｃｍ3のｐ+  高濃度領域であり、ゲート電極１２５に対してセルフアライン的に形成されている。
【００３５】
ＴＦＴ−Ｃでは、チャネル形成領域１３１およびソース・ドレイン領域１３２、１３３の表面側にゲート絶縁膜１３４が形成されており、このゲー卜絶縁膜１３４の表面側には、ゲート電極１３５が形成されている。ソース・ドレイン領域１３２、１３３は、不純物濃度が１×１０19／ｃｍ3以下、たとえば、５×１０18／ｃｍ3のｎ-  低濃度領域として形成され、ゲート電極１３５に対してセルフアライン的に形成されている。
【００３６】
従って、駆動回路部のＴＦＴ−ＡおよびＴＦＴ−Ｂでは、大きなオン電流を得ることができる。また、画素部のＴＦＴ−Ｃでは、ソース・ドレイン領域１３２、１３３が低濃度領域であるので、オフ電流が小さい。それ故、駆動回路部では、高速動作が可能であるとともに、画素部では、書き込まれた電荷を十分に保持できるので、本例のアクティブマトリクス基板１００を用いた液晶表示パネルでは、高精細で高品質の表示を行なうことができる。
【００３７】
このような構成のアクティブマトリクス草坂１００の製造方法を図５を参照して説明する。
【００３８】
図５は、本例のアクティブマトリクス基板の製造方法を示す工程断面図である。
【００３９】
まず、図５（ａ）に示すように、絶縁基板１０１の表面側に多結晶シリコン膜を形成した後に、それをパタンニングして、シリコン膜１１０、１２０、１３０を形成する。シリコン膜１１０は、駆動回路部にＴＦＴ−Ａを形成するための第１のシリコン膜であり、シリコン膜１２０は、駆動回路部にＴＦＴ−Ｂを形成するための第２のシリコン腰である。シリコン膜１３０は、画素部にＴＦＴ−Ｃを形成するための第３のシリコン膜である（第１の工程）。
【００４０】
次に、各シリコン膜１１０、１２０、１３０の表面側にゲート絶縁膜１１４、１２４、１３４を形成する（第２の工程）。
【００４１】
次にゲート絶縁膜１１４、１２４・１３４の表面（絶縁基板１０１の表面全体）に多結晶シリコン膜を形成した後に、それに高濃度の不純物を導入する。そして、不純物を導入した多結晶シリコン膜をフォトエッチング技術を用いてパタンニングしてゲート電極１１５、１２５、１３５を形成する。ゲート電極１１５、１２５、１３５を形成するときには、同じ材料でゲート線も同時に形成する（第３の工程）。
【００４２】
なお、多結晶シリコン膜をパタンニングするにあたって、本例では、ＣＦ4プラズマを利用したドライエッチングを用いたため、エッチング終点を確実に確認できるので、パタンニング後のシリコン膜の寸法を精度よく制御できる。
【００４３】
次に、矢印Ｐ+  で示すように、ゲート電極１１５、１２５、１３５をマスクとして、シリコン膜１１０、１２０、１３０に対して５×１０13／ｃｍ2のドーズ量で低濃度のリンイオンを打ち込む（低濃度領域形成工程）。
【００４４】
その結果、シリコン膜１１０、１２０、１３０には、ゲート電極１１５、１２５、１３５に対してセルフアライン的に不純物濃度が５×１０18／ｃｍ3の低濃度領域１１０ａ、１２０ａ、１３０ａが形成される。ここで、低濃度領域１３０ａは、以降の工程において、イオンが打ち込まれず、そのまま、ＴＦＴ−Ｃのソース・ドレイン領域１３２、１３３となる。また、シリコン膜１３０のうち、ゲート電極１３５の直下に位置する部分がチャネル形成領域１３１となる。
【００４５】
次に、図５（ｂ）に示すように、シリコン膜１２０、１３０の膜をレジスト１４０でマスクした後に、矢印Ｐ+  で示すように、シリコン膜１１０（低濃度領域１１０ａ）に対して、１×１０15／ｃｍ2のドーズ量で高濃度のリンイオンを打ち込む（第４の工程）。
【００４６】
その結果、低濃度領域１１０ａは、ゲート電極１１５に対してセルフアライン的に形成された不純物濃度が１×１０20／ｃｍ3のソース・ドレイン領域１１２、１３３（ｎ+  高濃度領域）となる。また、シリコン膜１１０のうち、ゲート電極１１５の直下に位置する部分がチャネル形成領域１１１となる。
【００４７】
次に、図５（ｃ）に示すように、シリコン膜１１０、１３０の側をレジスト１５０でマスクした後に、矢印Ｂ+ で示すように、シリコン膜１２０（低濃度領域１２０ａ）に対して、１×１０15／ｃｍ2 のドーズ量で高濃度のボロンイオンを打ち込む（第４の工程）。
【００４８】
その結果、低濃度領域１２０ａは、ゲート電極１２５に対してセルフアライン的に形成された不純物濃度が１×１０20／ｃｍ3の、ソース・ドレイン領域１２２、１２３（ｐ+ 高濃度領域）となる。また、シリコン膜１２０のうち、ゲート電極１２５の直下に位置する部分がチャネル形成領域１２１となる。
【００４９】
このように、１つのアクティブマトリクス基板１００に３つのタイプのＴＦＴを形成する場合でも、画素部の側に低濃度領域を形成する工程では、低濃度の不純物を駆動回路部側にも打ち込み、駆動回路部側に打ち込んだ高濃度の不純物によって、そこに高濃度領域を形成する。従って、マスキング回数を最小限に抑えながら、各領域の不純物濃度を独立して制御できる。従って、本例の製造方法によれば、ゲ−卜電極に対するサイドエッチングを行なわず、最適な構造を有するＴＦＴを製造できる。それ故、駆動回路部のＴＦＴのオン電流特性、および画素部のＴＦＴのオフ電流特性を向上でき、かつ、電気特性が安定するので、液晶表示パネルの表示の品位が向上する。
【００５０】
このようにして形成したＴＦＴ−ＡおよびＴＦＴ−Ｃの電気的特性を図６を参照して説明する。
【００５１】
図６は、ｎチャネル型のＴＦＴにおいて、ソース・ドレイン領域の不純物濃度を変えたときのゲート電圧Ｖｇとドレイン電流Ｉｄとの関係を示すグラフ図である。
【００５２】
図６において、実線５Ｅ１３は、ソース・ドレイン領域に対して、リンを５×１０13／ｃｍ2 のドーズ量で打ち込んだＴＦＴの特性を示す。実線１Ｅ１４は、ソース・ドレイン領域に対して、リンを１×１０14／ｃｍ2のドーズ量で打ち込んだＴＦＴの特性を示す。実線５Ｅ１４は、ソース・ドレイン領域に対して、リンを５×１０14／ｃｍ2 のドーズ量で打ち込んだＴＦＴの特性を示す。
【００５３】
これらの特性を比較してわかるように、ドーズ量を低下させるに伴って、ソース・ドレイン領域の電気的抵抗が増大するので、オン電流が低下する。また、ドーズ量を低下させるに伴って、ソース・ドレイン領域の電気的抵抗が増大するのに加えて、ドレイン領域-ゲート電極間での電界集中が緩和されるので、オフ電流が低下する。従って、オフ電流が小さいことが要求される画素部のＴＦＴでは、ソース・ドレイン領域を低濃度領域として形成すればよい。これに対して、オン電流が高いことが要求される駆動画路部のＴＦＴでは、ソース・ドレイン領域を高濃度領域として形成すればよい。
【００５４】
ここで、画素部のＴＦＴ−Ｃのオフ電流は、ゲート電極Ｖｇが０Ｖから約−１０Ｖの範囲で低いことが要求されることから、ソース・ドレイン領域１３２・１３３への不純物のドーズ量は、１×１０14／ｃｍ2以下、好ましくは５×１０14／ｃｍ2  以下であることが好ましい。但し、ＴＦＴ−Ｃのオフ電流のレベルは、アクティブマトリクス基板１００を搭載する液晶表示パネルの仕様や設計条件によって異なるため、ソース・ドレイン領域１３２、１３３の不純物濃度は、仕様や設計条件に応じて最適なレベルに設定される。
【００５５】
これに対して、駆動回路部のＴＦＴ−ＡおよびＴＦＴ−Ｂのオン電流は、一般的にはより大きい方が望ましく、ゲート電極Ｖｇが１０Ｖのとき、ドレイン電流Ｉｄは、１０μＡ以上必要である。従って、ＴＦＴ−ＡおよびＴＦＴ−Ｂのソース・ドレイン領域への不純物のドーズ量は、１×１０14／ｃｍ2 以上が必要である。
【００５６】
なお、ＴＦＴのオン電流やオフ電流は、ソース・ドレイン領域の不純物濃度に加えて、チャネル形成領域の多結晶シリコンの膜厚やゲート絶縁膜の膜厚にも依存する。また、オン電流およびオフ電流に影響を及ぼすソース・ドレイン領域の電気的抵抗は、ソース・ドレイン領域の膜厚や結晶性にも依存する。さらに、ソース・ドレイン領域の不純物濃度は、ドーズ量の大小に加えて、打ち込み時のイオンのエネルギー、ゲート絶縁膜の膜厚にも影響を受ける。従って、ドーズ量は、必要に応じて、イオンのエネルギーやゲート絶縁膜の膜厚をも考慮して設定する。
【００５７】
（第２の実施例）
本例のアクティブマトリクス基板の構成は、基本的には、第１の実施例のアクティブマートリクス基板の構成と同様であり、ソース・ドレイン領域に高濃度領域であるパッド領域を形成してある点のみが相違する。従って、第１の実施例と共通する機能を有する部分には、同符号を付して、それらの図示およびそれらの詳細な説明を省略する。
【００５８】
図７は、本例のアクティブマトリクス基板に形成した画素部のＴＦＴの構成を模式的に示す断面図である。
【００５９】
本例のアクティブマトリクス基板１００ａにおいて、ＴＦＴ−Ａのソース・ドレイン領域１１２、１１３は、不純物濃度が１×１０19／ｃｍ3 以上、たとえば、１×１０20／ｃｍ3のｎ+ 高濃度領域であり、ゲート電極１１５に対してセルフアライン的に形成されている。ソース・ドレイン領域１１２、１１３は、チャネル形成領域１１１と同じ多結晶シリコン膜から形成された上層側の薄いソース・ドレイン領域１１２ａ、１１３ａと、その下層側の厚いソース・ドレイン領域１１２ｂ、１１３ｂとから構成されている。
【００６０】
ＴＦＴ−Ｂのソース・ドレイン領域１２２、１２３は、不純物濃度が１×１０19／ｃｍ3以上、たとえば、１×１０20／ｃｍ3のｐ+ 高濃度領域であり、ゲート電極１２５に対してセルフアライン的に形成されている。ソース・ドレイン領域１２２、１２３は、チャネル形成領域１２１と同じ多結晶シリコン膜から形成された上層の薄いソース・ドレイン領域１２２ａ、１２３ａと、その下層の厚いソース・ドレイン領域１２２ｂ、１２３ｂとから構成されている。
【００６１】
ＴＦＴ−Ｃのソース・ドレイン領域１３２、１３３は、ゲート電極１１５に対してセルフアライン的に形成され、チャネル形成領域１３１と同じ多結晶シリコン膜から形成された上層側の薄いソース・ドレイン領域１３２ａ、１３３ａと、下層側の厚いソース・ドレイン領域１３２ｂ、１３３ｂとから構成されている。そのうち、上層例のソース・ドレイン領域１３２ａ、１３３ａは、不純物濃度が５×１０19／ｃｍ3以下、たとえば、５×１０18／ｃｍ3 ｎ- 低濃度領域である。これに対して、下層のソース・ドレイン領域１３２ｂ、１３３ｂは、、不純物濃度が１×１０19／ｃｍ3 以上、たとえば、１×１０20／ｃｍ3 のｎ+高濃度領域である。
【００６２】
このように構成した駆動回路部のＴＦＴ−ＡおよびＴＦＴ−Ｂでは、ソース・ドレイン領域１１２、１１３、１２２、１２３がゲート電極１１５、１２５に対してセルフアライン的に形成され、しかも、電気的抵抗が小さい高濃度領域として形成されている。また、ソース・ドレイン領域１１２、１１３、１２２、１２３は、二層に形成されて、膜厚が厚いので、電気的抵抗が小さい。従って、駆動回路部のＴＦＴ−ＡおよびＴＦＴ−Ｂでは、大きなオン電流を得ることができる。また、画素部のＴＦＴ−Ｃのソース・ドレイン領域１３２、１３３では、膜厚が厚くて、高濃度領域であるソース・ドレイン領域１３２ｂ、１３３ｂが形成されているため、その電気的抵抗が小さいので、オン電流か大きい。それにもかかわらず、画素部のＴＦＴ−Ｃでは、ソース・ドレイン領域１３２、１３３のうち、ゲート電極１３５の端部近くに位置する部分は、膜厚が薄くて低濃度領域のソース・ドレイン領域１３２ａ、１３３ａであるので、十分に低いオフ電流を得ることかできる。それ故、駆動回路部では、高速動作が可能であるとともに、画素部では、書き込まれた電荷を十分に保持できる。
【００６３】
このような構成のアクティブマトリクス基板１００ａの製造方法においては、まず、図８（ａ）に示すように、絶縁基板１０１の表面側に膜厚の厚いシリコン膜を形成した後に、それにバタンニングを施して、下層側のソース・ドレイン領域１１２ｂ、１１３ｂ、１２２ｂ、１２３ｂ、１３２ｂ、１３３ｂを形成するためのシリコン膜１６１、１６２、１６３を形成する。
【００６４】
次に、図８（ｂ）に示すように、シリコン膜１６１、１６３をレジスト１６４でマスキングした状態で１×１０15／ｃｍ2 のドーズ量で高漫度のポロンイオンをシリコン膜１６２に打ち込んで、下層側のソース・ドレイン領域１２２ｂ、１２３ｂを形成する。
【００６５】
次に、図８（ｃ）に示すように、シリコン膜１６２をレジスト１６５でマスキングした状態で１×１０15／ｃｍ2のドーズ量で高濃度のリンイオンをシリコン膜１６１、１６３に打ち込んで、下層側のソース・ドレイン領域１１２ｂ、１１３ｂ・１３２ｂ、１３３ｂを形成する。
【００６６】
しかる後に、打ち込んだ不純物を活性化するための熱処理を行なう。この活性化は、他の構成部分を形成した後に、そこを活性化するときの熱処理において行なってもよい。
【００６７】
次に、第１の実施例において、図５（ａ）を参照して説明した工程と同様に、絶縁基板１０１の表面全体に、薄い多結晶シリコン膜を形成した後に、それをパタンニングして、シリコン膜１１０、１２０、１３０を形成する。以降は、シリコン膜１１０、１２０、１１３０の表面側にゲート絶縁膜、ゲート電極を形成していくなど、第１の実施例において、図５（ａ）ないし図５（ｃ）を参照して説明した工程と同様な工程を行なうので、説明を省略する。
【００６８】
なお、後の工程において、図５（ｃ）に示すように、ＴＦＴ−ＡおよびＴＦＴ−Ｃの形成領域を覆うレジスト１５０を用いてシリコン膜１２０に高濃度のポロンイオンを打ち込むので、図８（ｂ）に示す工程を省略し、図５（ｃ）に示す工程において、下層側のソース・ドレイン領域１２２ｂ、１２３ｂを形成してもよい。この方法によれば、異なる導電型のパッド（下層側のソース・ドレイン領域１１２ｂ、１１３ｂ、１２２ｂ、１２３ｂ、１３２ｂ、１３３ｂ）を形成する場合でも、工程数の増加を最小限に止めることができる。
【００６９】
（第３の実施例）
本例のアクティブマトリクス基板、およびそれに続いて説明する第４、第５の実施例に係るアクティブマトリクス基板の構成は、基本的には、第１の実施例のアクティブマトリクス基板の構成と同様であり、画素部のＴＦＴの構成のみか相違する。従って、以下の説明において、共通する機能を有する部分には、同符号を付して、それらの図示およびそれらの詳細な説明を省略する。
【００７０】
図９は、本例のアクティブマトリクス基板に形成した画素部のＴＦＴの構成を模式的に示す断面図である。
【００７１】
図９において、本例のアクティブマトリクス基板２００には、透明な絶縁基板１０１の上に、画素部のｎチャネル型ＴＦＴ−Ｃが形成されており、同じ絶縁基板１０１の上には、図４に示すように、駆動回路部のｎチャネル型のＴＦＴ−Ａ、およびｐチャネル型のＴＦＴ−Ｂも形成されている。
【００７２】
第１の実施例の説明で述べたとおり、ＴＦＴ−ＡおよびＴＦＴ−Ｂのソース・ドレイン領域１１２、１１３、１２２、１２３は、不純物濃度が１×１０19／ｃｍ3 以上の高濃度領域であり、ゲート電極１１５、１２５に対してセルフアライン的に形成されている。
【００７３】
再び、図９において、ＴＦＴ−Ｃでは、ソース・ドレイン領域２３２、２３３、およびチャネル形成領域２３１の表面側にゲート絶縁膜２３４が形成され、このゲート絶縁膜２３４の表面側には、ゲート電極２３５が形成されている。ゲート電極２３５の表面側には、層間絶縁膜２６０が形成されており、その第１のコンタクトホール２６１を介して、ソース電極２７１がソース・ドレイン領域２３２に接続し、第２のコンタクトホール２６２を介して、画素電極２７２がソース・ドレイン領域２３３に接続している。
【００７４】
本例において、ソース・ドレイン領域２３２、２３３のうち、第１のコンタクトホール２６１および第２のコンタクトホール２６２の開口位置に対応する領域は、不純物濃度が１×１０19／ｃｍ 以上、たとえば、１×１０20／ｃｍ3の高濃度コンタクト領域２３２ａ、２３３ａであり、その他の領域は、不純物濃度が１×１０19／ｃｍ3以下、たとえば、５×１０18／ｃｍ3 低濃度ソース・ドレイン領域２３２ｂ、２３３ｂである。従って、ＴＦＴ−Ｃは、ゲー卜電極２３５の端部近くに位置する部分が低濃度ソース・ドレイン領項２３２ｂ、２３３もであるＬＤＤ構造を有する。それ故、ＴＦＴ−Ｃのオフ電流は、図６に実線５Ｅ１３で示したように小さい。
【００７５】
また、ソース・ドレイン領域２３２、２３３には、高濃度コンタクト領域２３２ａ、２３３ａが形成されているので、ＴＦＴ−Ｃのオン電流が大きい。すなわち、高濃度コンタクト領域２３２ａ、２３３ａによって、ソース・ドレイン領域２３２、２３３全体としでの電気的抵抗が低下していることに加えて、ソース・ドレイン領域２３３（ドレイン領域）と、ＩＴＯからなる画素電極２７２とのコンタクト抵抗か小さいので、ＴＦＴ−Ｃのオン電流は、図６に実線５Ｅ１４で示す特性に相当するほど大きい。
【００７６】
図１０は、ＩＴＯからなる画素電極２７２が接続する領域への不純物イオンのドーズ量と、そこでのコンタクト抵抗との関係を示すグラフである。図１０に示すように、ソース・ドレイン領域２３３へのドーズ量を増大していくと、コンタクト抵抗が低下する傾向があり、特に、ドーズ量を１×１０14／ｃｍ2以上にしたときに、コンタクト抵抗が著しく小さくなる。
【００７７】
なお、アルミニウム電極からなるソース電極２７１と、ソース・ドレイン領域２３２（ソース領域）との接続部分でも、ソース電極２７１が接続する領域の不純物濃度が高い方がコンタクト抵抗が小さくなる傾向がある。但し、アルミニウムと多結晶シリコンとのコンタクト抵抗は、基本的蔓に小さいため、画索電極２７２と、ソース・ドレイン領域２３３とのコンタクト抵抗を低減したときほど、オン電流特性の向上に寄与する度合いは小さい。
【００７８】
また、ソース・ドレイン領域２３２、２３３における低濃度ソース・ドレイン領域２３２ｂ、２３３ｂの横方向の長さ寸法（高濃度コンタクト領域２３２ａ、２３３ａの端部からゲート電極２３５の端部までの横方向の距離）を１μｍから４μｍまでの範囲で変えて、ＴＦＴ−Ｃのオン電流特性およびオフ電流特性を検討したところ、この範囲では、オフ電流は変化せず、オン電流は、わずか１０数％変化するだけであることが確認されている。従って、本例では、低濃度ソース・ドレイン領域２３２ｂ、２３３ｂの長さ寸法を約２μｍに設定することによって、その寸法に±１μｍのばらつきが発生しても、オン電流のばらつきを１０％以下におさえてある。
【００７９】
このような構成のアクティブマトリクス基板の製造方法を、図１１を参照して説明する。
【００８０】
図１１は、本例のアクティブマトリクス基板の製造方法を示す工程断面図である。
【００８１】
まず、図１１（ａ）に示すように、絶縁基坂１０１の表面側に多結晶シリコン膜を形成した後に、それをパタンニングして、シリコン膜１１０、１２０、２３０を形成する。シリコン膜１１０は、ＴＦＴ−Ａを形成するための第１のシリコン膜であり、シリコン膜１２０は、ＴＦＴ−Ｂを形成するための第２のシリコン膜である。シリコン膜２３０は、ＴＦＴ−Ｃを形成するための第３のシリコン膜である（第１の工程）。
【００８２】
次に、各シリコン膜１１０、１２０、２３０の表面側にゲート絶縁膜１１４、１２４、２３４を形成する（第２の工程）。
【００８３】
次に、ゲート絶縁膜１１４、１２４、２３４の表面（絶縁基板２０１の表面全体）に多結晶シリコン膜を形成した後に、それに高濃度の不純物を導入する。そして、多結晶シリコン膜をフォトエッチング技術を用いてバタンニングしてゲート電極１１５、１２５、２３５を形成する。このゲート電極１１５、１２５、２３５を形成するときには、同じ材料でゲート線も同時に形成する（第３の工程）。
【００８４】
次に、矢印Ｐ+ で示すように、ゲート電極１１５、１２５、２３５をマスクとして、シリコン膜１１０、１２０、２３０に対して５×１０13／ｃｍ2のドーズ量でリンイオンを打ち込む。その結果、シリコン膜１１０、１２０、２３０には、ゲート電極１１５、１２５、２３５に対してセルフアライン的に不純物濃度が５×１０18／ｃｍ3の低濃度領域１１０ａ、１２０ａ、２３０ａが形成される（低濃度領域形成工程）。
【００８５】
次に、図１１（ｂ）に示すように、シリコン膜１２０、２３０の側をレジスト２４０でマスクする。
【００８６】
ここで、レジスト２４０には、シリコン膜２３０の低濃度領域２３０ａのうち、高濃度コンタクト領域２３２ａ、２３３ａの形成予定領域に対応する領域に開口部２４１、２４２を形成しておく。この状態で、矢印Ｐ+で示すように、シリン膜１１０、２３０に対して、１×１０15／ｃｍ2のドーズ量で高濃度のリンイオンを打ち込む（第４の工程）。
【００８７】
その結果、低濃度領域１１０ａは、ゲート電極１１５に対してセルフアライン的に形成された不純物濃度が１×１０20／ｃｍ3のソース・ドレイン領域１１２、１３３（ｎ+ 高濃度領域）となる。
【００８８】
これに対して、シリコン膜２３０の低濃度領域２３０ａにＪは、不純物濃度が１×１０20／ｃｍ3の高濃度コンタクト領域２３２ａ、２３３ａが形成され、高濃度のイオンが打ち込まれなかった部分は、不純物濃度が５×１０18／ｃｍ3の低濃度ソース・ドレイン領域２３２ｂ、２３３ｂとなる。また、シリコン膜２３０のうち、ゲート電極２３５の直下に位置する部分は、チャネル形成領域２３１となる。
【００８９】
次に、図１１（ｃ）に示すように、シリコン膜１１０、２３０の側をレジスト２５０でマスクした後に、矢印Ｂ+ で示すように、シリコン膜１２０に対して、１×１０15／ｃｍ2のドーズ量で高濃度のボロンイオンを打ち込む（第５の工程）。
【００９０】
その結果、低濃度領域１２０ｂは、ゲート電極１２５に対してセルフアライン的に形成された不純物濃度が１×１０20／ｃｍ3のソース・ドレイン領域１２２、１２３（ｐ+ 高濃度領域）となる。
以上のとおり、本例の製造方法によれば、駆動回路郡のｎチャネル型のＴＦＴ−Ａ、駆動回路郎のｐチャネル型のＴＦＴ−Ｂ、および画素部のｎチャネル型のＴＦＴ−Ｃのそれぞれに対して、ドーズ量を独立した条件に設定できるため、最適な電気特性を有するＴＦＴを製造することができる。また、ＴＦＴ−Ｃでは、ソース・ドレイン領域２３２、２３３にイオンを２回打ち込むことによって、ＬＤＤ構造を形成しながら、高濃度コンタクト領域２３２ａ、２３３ａを形成しているので、オフ電流を小さくしたまま、ソース・ドレイン領域２３２、２３３全体の電気的抵抗、およびコンタクト抵抗を小さくすることができる。
【００９１】
なお、第１ないし第３の実施例において、低濃度領域形成工程は、第３、第４、第５の工程のうちのいずれの工程の後に行なってもよい。
また、第４の工程と第５の工程の順序を入れ換えてもよい。
【００９２】
（第４の実施例）
図２は、本例のアクティブマトリクス基板に形成したＴＦＴのうち、画素部のＴＦＴの構成のみを模式的に示す断面図である。
【００９３】
図２において、本例のアクティブマトリクス基板３００には、透明な絶縁基板１０１の上に、画素部のｎチャネル型のＴＦＴ−Ｃが形成されており、同じ絶縁基板１０１の上には、図４に示すように、駆動回路部のｎチャネル型のＴＦＴ−Ａ、およびｐチャネル型のＴＦＴ−Ｂも形成されている。
【００９４】
第１の実施例の説明で述べたとおり、ＴＦＴ−ＡおよびＴＦＴ−ＢＣのソース・ドレイン領域１１２、１１３、１２２、１２３は、不純物濃度が１×１０19／ｃｍ3 以上、たとえば、１×１０20／ｃｍ3  の高濃度領域であり、ゲート電極１１５、１２５に対してセルフアライン的に形成されている。
【００９５】
再び、図１２において、ＴＦＴ−Ｃでは、ソース・ドレイン領域３３２、３３３、およびチャネル形成領域３３１の表面側にゲート絶縁膜３３４が形成され、このゲート絶縁膜３３４の表面側には、ゲート電極３３５が形成されている。また、ゲート電極３３５の表面側には、層間絶縁膜３６０が形成されており、その第１のコンタクトホール３６１を介して、ソース電極３７１がソース・ドレイン領域３３２に接続し、第２のコンタクトホール３６２を介して、画素電極３７２がソース・ドレイン領域３３３に接続している。
【００９６】
ＴＦＴ−Ｃは、ソース・ドレイン領域３３２、３３３が不純物濃度が１×１０19／ｃｍ3 以上、たとえば、１×１０20／ｃｍ3  の高濃度領域としてゲート電極３３５の端部から横方向に約２μｍ離れた位置に形成されたオフセットゲート構造を有する。従って、ＴＦＴ−Ｃは、オフ電流が小さい。また、ＴＦＴ−Ｃにおけるゲート電極３３５と、ソース・ドレイン領域との横方向の距離は、約２μｍに設定してあるため、オフセット構造であることに起因するオン電流の低下を最小限に抑えてある。さらに、ＩＴＯからなるドレイン電極と、ソース・ドレイシ領域３３２、３３３とのコンタクト抵抗が低い。一万、ＴＦＴ−ＡおよびＴＦＴ−Ｂは、セルフアライン構造になっているので、オン電流が大きい。
【００９７】
このような構成のアクティブマトリクス基板３００の製造方法を、図１３を参照して説明する。
【００９８】
図１３は、本例のアクティブマトリクｌス基板の製造方法を示す工程断面図である。
【００９９】
本例の製造方法においては、第３の実施例に係る製造方法のうち、図１１（ａ）に示す工程で行なったイオン打ち込みを行なわない。すなわち、図１３（ａ）に示すように、絶縁基板１０１の上に形成した多結晶シリコン膜をバタンニングして、シリコン膜１１０、１２０、３３０を形成する。シリコン膜１１０は、ＴＦＴ−Ａを形成するための第１のシリコン膜であり、シリコン膜１２０は、ＴＦＴ−Ｂを形成するための第２のシリコン膜である。シリコン膜３３０は、ＴＦＴ−Ｃを形成するための第３のシリコン膜である（第１の工程）。
【０１００】
次に、各シリコン膜１１０、１２０、３３０の表面側にゲート絶縁膜１１４、１２４、３３４を形成する（第２の工程）。
【０１０１】
次に、ゲート絶縁膜１１４、１２４、３３４の表面（絶縁基板２０ｌの表面全体）に多結晶シリコン膜を形成した後に、それに高濃度の不純物を導入する。そして、多結晶シリコン膜をフォトエッチング技術を用いてバタンニングしてオート電極１１５、１２５、３３５を形成する（第３の工程）。
【０１０２】
次に、図１３（ｂ）に示すように、シリコン膜１２０、３３０の側をレジスト３４０でマスクする。
【０１０３】
ここで、レジスト３４０には、シリコン膜３３０のうち、ソース・ドレイン領域３３２、３３３の形成予定領域に対応する領域に開口部３４１、３４２を形成しておく。この状態で、矢印Ｐ+ で示すように、シリコン膜１１０、３３０に対して、１×１０15／ｃｍ2のドーズ量で高濃度のリンイオンを打ち込む（第４の工程）。
【０１０４】
その結果、シリコン膜１１０には、ゲート電極１１５に対してセルフアライン的に不純物濃度が１×１０20／ｃｍ3  のソース・ドレイン領域１１２、１３３（ｎ+ 高濃度領域）が形成される。
【０１０５】
これに対して、シリコン膜３３０は、オフセットゲート構造のソース・ドレイン領域３３２、３３３が形成され、その不純物濃度は、１×１０19／ｃｍ3 以上である。シリコン膜３３０のうち、イオンが打ち込まれなかった部分は、チャネル形成領域３３１となる。
【０１０６】
次に、図１３（ｃ）に示すように、シリコン膜１１０、３３０の側をレジスト３５０でマスクした後に、矢印Ｂ+ で示すように、シリコン膜１２０に対して、１×１０15／ｃｍ2のドーズ量で高濃度のポロンイオンを打ち込む（第５の工程）。
【０１０７】
その結果、シリコン膜１２０は、ゲート電極１２５に対してセルフアライン的に形成された不純物濃度が１×１０20／ｃｍ3のソース・ドレイン領域１２２・１２３（ｐ+ 高濃度領域）となる。
【０１０８】
なお、第４の工程と第５の工程との順序を逆にしてもよい。
【０１０９】
以上のとおり、本例の製造方法によれば、ＴＦＴ−Ａ、ＴＦＴ−Ｂ、およびＴＦＴ−Ｃのそれぞれに対して、ドーズ量を独立した条件に設定できるために、最適な条件で形成することができる。しかも、オフセットゲート構造のＴＦＴ−Ｃを形成する際に、ゲート電極３３５に対するオーバーエッチングを行なう必要がない。それ故、ＴＦＴ−Ｃのゲ−ト長が安定し、信頼性の高いアクティブマトリスク基板３００を製造できる。
【０１１０】
（第５の実施例）
本例のアクティブマトリクス基板の構成は、基本的には、第４の実施例のアクティブマトリクス基板の構成と同様であり、ｎチャネル型のＴＦＴのソース・ドレイン領域のみに高濃度領域であるパッド領域を形成してあることに特徴を有する。
【０１１１】
図１４は、本例のアクティブマトリクス基板に形成したＴＦＴの構成を模式的に示す断面図である。
【０１１２】
本例のアクティブマトリクス基板４００において、ＴＦＴ−Ａでは、チャネル形成領域４１１およびソース・ドレイン領域４１２、４１３の表面側にゲート絶縁膜４１４が形成されており、このゲート絶縁膜４１４の表面側には、ゲート電極４１５が形成されている。
【０１１３】
ソース・ドレイン領域４１２、４１３は、不純物濃度が１×１０19／ｃｍ3以上、たとえば、１×１０20／ｃｍ3 ｎ+ 高濃度領域であり、ゲート電極４１５に対してセルフアライン的に形成されている。ソース・ドレイン領域４１２、４１３は、チャネル形成領域４１１と同じ多結晶シリコン膜から形成された上層の薄いソース・ドレイン領域４１２ａ、４１３ａと、その下層の厚いソース・−ドレイン領域４１２ｂ、４１２とから構成されている。
【０１１４】
ＴＦＴ−Ｂでは、チャネル形成領域１２１およびソース・ドレイン領域１２２、１２３の表面側にゲート絶縁膜１２４が形成されており、このゲート絶縁膜１２４の表面側には、ゲート電極１２５が形成されている。ソース・ドレイン領域１２２、１２３は、不純物濃度が１×１０19／ｃｍ3以上、たとえば、１×１０12／ｃｍ3のｐ+ 高濃度領域であり、ゲート電極１２５に対してセルフアライン的に形成されている。
【０１１５】
ＴＦＴ−Ｃでは、チャネル形成領域４３１およびソース・ドレイン領域４３２、４３３の表面側にゲート絶縁膜４３４が形成されており、このゲート絶縁膜４３４の表面側には、ゲート電極４３５が形成されている。
【０１１６】
ソース・ドレイン領域４３２、４３３は、チャネル形成領域４３１と同じ多結晶シリコン膜から形成された上層の薄いソース・ドレイン領域４３２ａ、４３３ａと、その下層の厚いソース・ドレイン領域４３２ｂ、４３３ｂとから構成されている。そのうち、上層のソース・ドレイン領域４３２ａ、４３３ａは、ノンドーブの領域である。これに対して、下層のソース・ドレイン領域４３２ｂ、４３３ｂは、不純物濃度が１×１０19／ｃｍ3以上、たとえば、１×１０20／ｃｍ3 のｎ+ 高濃度領域である。従って、上層のソース・ドレイン領域４３２ａ、４３３ａのうち、ゲート電極４３５の端部近くに位置する部分は、ノン・ドープのオフセット領域４３２ｃ、４３３ｃになっている。
【０１１７】
なお、図示を省略してあるが、ＴＦＴ−ＡおよびＴＦＴ−Ｃに対するソース電極およびドレイン電極は、下層側のソース・ドレイン領域４１２ｂ、４１３ｂ、４３２ｂ、４３３ｂに接続している。
【０１１８】
このように構成した駆動回路部のＴＦＴ−ＡおよびＴＦＴ−Ｂでは、ソース・ドレイン領域４１２、４１３、１２２、１２３がゲート電極４１５、１２５に対してセルフアライン的に形成され、しかも、電気的抵抗が小さい高濃度領域として形成されている。また、ソース・ドレイン領域４１２、４１３は二層に形成されて、膜厚が厚いので、電気的抵抗が小さい。従って、駆動回路部のＴＦＴ−ＡおよびＴＦＴ−Ｂでは、大きなオン電流を得ることかできる。同様に、画素部のＴＦＴ−Ｃのソース・ドレイン領域４３２、４３３では、膜厚が厚くて、高濃度領域であるソース・ドレイン領域４３２ｂ、４３３ｂが形成さ  れているため、その電気的抵抗が小さいので、オン電流が大きい。それにもかかわらず画素部のＴＦＴ−Ｃは、オフセットゲート構造になっており、しかも、オフセット領域４３２ｃ、４３３ｃの膜厚が薄いので、オフ電流が十分に低い。それ故、駆動回路部では、高速動作が可能であるとともに、画素部では、書き込まれた電荷を十分に保持できる。
【０１１９】
このような構成のアクティブマトリクス基板４００の製造方法においては、まず、図１５（ａ）に示すように、絶縁基板１０１の表面側に膜厚の厚いノンドーブのシリコン膜を形成した後に、シリコン膜に  バタンニングを施して、シリコン膜４０１、４０２、４０３を形成する。
【０１２０】
次に、図１５（ｂ）に示すように、シリコン膜４０２をレジスト４２０でマスキングした状態で１×１０15／ｃｍ2ドープ量で高濃度のリンイオン（矢印Ｐ+ で示す。）シリコン膜４０１、４０３に打ち込んで、下層側のソース・ドレイン領域４１２ｂ、４１３ｂ、４３２ｂ、４３３ｂを形成する。
【０１２１】
次に、図１５（ｃ）に示すように、絶縁基板１０１の表面全体に、薄い多結晶シリコン膜を形成した後に、それをバタンニングして、ノンドープのシリコン膜４１０、４２０、４３０を形成する。ここで、シリコン膜４２０は、シリコン膜４０２と一体となってシリコン膜ｌ２０を構成する。シリコン膜４１０は、ＴＦＴ−Ａを形成するための第１のシリコン膜であり、シリコン膜１２０は、ＴＦＴ−Ｂを形成するための第２のシリコン膜である。シリコン膜４２０は、ＴＦＴ−Ｃを形成するための第３のシリコン膜である。（第１の工程）
【０１２２】
次に、各シリコン膜４１０、１２０、４３０の表面側にゲート絶縁膜４１４、１２４、４３４を形成し（第２の工程）、その後に、ゲート電極４１５、１２５、４３５を形成する（第３の工程）。
【０１２３】
次に、図１５（ｄ）に示すように、シリコン膜１２０、４３０の側をレジス卜４４０でマスキングする。この状態で、矢印Ｐ+ で示すように、シリコン膜４１０、４３０に対して、１×１０15／ｃｍ2のドーズ量で高濃度のリンイオンを打ち込む（第４の工程）。
【０１２４】
その結果、シリコン膜４１０には、ゲート電極４１５に対してセルフアライン的に不純物濃度が１×１０20／ｃｍ3のソース・ドレイン領域４１２、４３３が形成される。
【０１２５】
ここで、レジスト４４０に対して、シリコン膜４３０のうち、下層側のソース・ドレイン領域４３２ｂ、４３３ｂに対応する領域に開口部（点線４４０ａで示す。）を形成したレジストマスクを用いてもよい。この場合には、ソース・ドレイン領域４３２、４３３のうち、オフセット領域を除いた領域全体をｎ+ 型の高濃度領域にすることかできる。
【０１２６】
次に、図１５（ｅ）に示すように、シリコン膜４１０、４３０の側をレジスト４５０でマスクした後に、矢印Ｂ+ で示すように、シリコン膜１２０に対して、１×１０15／ｃｍ2のドーズ量で高濃度のポロンイオンを打ち込む（第５の工程）。
【０１２７】
その結果、シリコン膜１２０には、ゲート電極１２５に対してセルフアライン的にｐ+   高濃度領域のソース・ドレイン領域１２２、１２３が形成される。
【０１２８】
なお、ＴＦＴ−Ａは、ソース・ドレイン領域４１２、４１３の膜厚が厚い方がオン電流が高くなって有利であることから、ＴＦＴ−Ｂと同じように、ソース・ドレイン領域４１２、４１３およびチャネル形成領域４１１全体を厚くした構造でもよい。また、第４の工程と第５の工程の順序を逆にしてもよい。
【０１２９】
（第６の実施例）
次に、第６の実施例として、導電性シリコン膜の製造方法を説明する。
【０１３０】
図１６は、本例のｎ型の導電性シリコン膜を製造するのに用いるイオン注入装置の構成図である。
【０１３１】
図１６において、イオン注入装置５０には、プラズマ源５１から不純物イオン５２を引き出すための引出し電極５３と、不純物イオン５２を所定のエネルギーになるように加速するための加速電極５４とが設けられており、引出し電極５３および加速電極５４には、それぞれ電圧が印加されるようになっている。従って、プラズマ源５１から引さ出した不純物イオン５２をガラス電極５５の表面側に形成された多結晶シリコン膜に打ち込めるようになっている。
【０１３２】
イオン注入装置５０には、ドーパントガスから発生したイオンに対して質量分離を行なうための質量分離部が構成されておらず、ドーパントガスから発生した全てのイオンを質量分離を行なうことなく多籍晶シリコン膜に打ち込むようになっている。
【０１３３】
このようなイオン注入装置５０を用いて行なう本例の導電性シリコン膜の製造方法（不純物の活性化方法）においては、まず、ガラス基板の表面に、たとえば、厚さが５００Åの多結晶シリコン膜を形成し、その表面側に厚さが１２００Åのシリコン酸化膜（ＳｉＯ2 膜）を形成しておく。ここで、多結晶シリコン膜からＴＦＴを形成する場合には、多結晶シリコン膜を結晶化率が７５％以上になるように形成することが好ましく、さらには９０％以上になるように形成することが好ましい。
【０１３４】
次に、イオン注入装置５０を用いて、ＰＨ3を５％含み、残部が水素ガスである混合ガス（ドーパントガス）から生成するすべてのイオンを、質量分離することなく、８０ｋｅＶのエネルギーで、シリコン酸化膜を介して多結晶シリコン膜に打ち込む（第１のイオン・ドーピング工程）。
【０１３５】
このとき打ち込むイオンのドーズ量は、Ｐ+ イオンに換算して１×１０14／ｃｍ2であ.る。その結果、多結晶シリコン膜中では、Ｐ+イオンの濃度ピークは、１×１０19／ｃｍ3となる。
【０１３６】
続いて、イオン注入装置５０を用いて、１００％の純水素ガスから生成するイオンを、質量分離することなく、２０ｋｅＶのエネルギーで、シリコン酸化膜を介して多結晶シリコン膜に打ち込む（第２のイオン・ドーピング工程）。
【０１３７】
本例では、純水素ガスから発生するイオンのほとんどは、Ｈ2 + であり、この場合には、打ち込みエネルギーを２０ｋｅＶに設定することにより、Ｈ2 + の探さ方向における濃度ピークが多結晶シリコン膜とシリコン酸化膜との境界面に位置するように制御できる。
【０１３８】
しかる後に、不純物（Ｐ+イオン）を打ち込んだ多結晶シリコン膜に温度が約３００℃のの熱処理を約１時間施す（加熱工程）。
【０１３９】
ここで、熱処理温度は、約３００℃から約６００℃までの範囲、好ましくは、約３００℃から約５５０℃までの範囲が好ましい。また、ＴＦＴの製造プロセスにおいて、絶縁基板として安価なガラス基板を用いる場合には、熱処理温度を約３００℃から約４５０℃までの範囲に設置することが好ましい。
【０１４０】
このようにして形成した多結晶シリコン膜への水素イオンのドーズ量と、シート抵抗値との関係を図１７に示す。図１７では、水素イオンのドーズ量は、Ｈ+ イオン量に換要して示してある。
【０１４１】
図１７に示すように、微量の不純物を打ち込んだ多結晶シリコンは、打ち込まれたＨ+イオンのドーズ量が１×１０14／ｃｍ2から１×１０15／ｃｍ2までの範囲、すなわち、多結晶シリコン膜中のＨ+イオンの濃度ピークが６×１０18／ｃｍ3から１×１０20／ｃｍ3までの範囲のときに低抵抗化する。その理由は、水素イオンの打ち込みによって多結晶シリコン膜中の不整結合が終端化する効果と、水素イオンの打ち込みによって欠陥が生じる効果との競合の結果と考えられる。
【０１４２】
また、第２のイオン・ドーピング工程において、純水素ガスから発生したイオンを、質量分離することなく多結晶シリコン膜に１×１０14／ｃｍ2から１×１０15／ｃｍ2までのドーズ量で打ち込んで、多結晶シリコン膜中のＨ+ イオンの濃度ピークが６×１０18／ｃｍ3から１×１０20／ｃｍ3までの範囲になるような条件下において、第１のドーピング工程でのリンイオンのドーズ量と、シー卜抵抗値との関係を図１８に示す。図１８では、リンイオンのドーズ量をＰ+ イオン量に換算して示してある。
【０１４３】
図１８に示すように、５×１０12／ｃｍ2から１．５×１０15／ｃｍ2までの範囲でＰ+  イオンのドーズ量を変えて、Ｐ+ イオンの濃度ピークを５×１０17／ｃｍ3 から１．６×１０16／ｃｍ3  まで高めていくと、シート抵抗値が低下していく。
【０１４４】
従って、本例によれば、不純物を生成するための不純物ガスを含み、残部が水素ガスである混合ガスから生成する全てのイオンを質量分離することなくシリコン膜に打ち込んだ後に、純水素ガスから生成されるイオンを質量分離することなくシリコン膜に打ち込むことによって、約３００℃という比較的低い温度での熱処理によって、低濃度の多結晶シリコン膜を導電北することができる。それ故、低温プロセスでも、ＴＦＴの低濃度ソース・ドレイン領域を形成できるので、ＬＤＤ構造のＴＦＴを安価なガラス基板上に形成できる。また、ゲート配線などに対する耐熱面での制約が緩和されるため、電気的抵抗の小さな電極材料を用いることができるので、アクティブマトリクス基坂において、ゲート信号の遅延を少なくでき、液晶表示パネルにおける表示の品位を向上することができる。さらに、質量分離を行なわないので、基板の広い面積に対してイオンを打ち込むことができるので、生産性が高い。
【０１４５】
なお、イオンを打ち込やときのエネルギーは、多結晶シリコン膜の表面に形成したシリコン酸化膜の厚さや種類、打ち込むイオンの種類によって、最適な条件に設定すべき性質のものであって、その条件には限定がない。
【０１４６】
たとえば、発生するイオンが主にＨ+  の場合には、打ち込みエネルギーを１０ｋｅＶに設定すれば、Ｈ+  の探さ方向における濃度ピークを多結晶シリコン膜とシリコン酸化膜との境界面に位置させることかできる。
【０１４７】
また、シリコン酸化膜の厚さが約８００Åの場合には、イオン注入装置５０を用いて、ＰＨ3 を５％含み、残部が水素ガスからなる混合ガスから生成するすべてのイオンを、質量分離することなく、５０ｋｅＶのエネルギーで、シリコン酸化膜を介して多結晶シリコン膜に打ち込む。ここで、多結晶シリコン膜中におけるＰ+ イオンの濃度ピークを約１×１０19／ｃｍ3にするには、イオンのドーズ量をＰ+イオンに換算して６．５×１０13／ｃｍ2に設定する（第１のドーピング処理）。
【０１４８】
続いて、イオン注入装置５０を用いて、純水素ガスから生成するイオンを、質量分離することなく、１２ｋｅＶのエネルギーで、シリコン酸化膜を介して多結晶シリコン膜に打ち込む（第１のドーピング処理）。
【０１４９】
しかる後に、不純物（Ｐ+イオン）を打ち込んだ多結晶シリコン膜に温度が約３００℃の熱処理を約１時間施す（加熱工程）。
【０１５０】
（第７の実施例）
次に、第７の実施例として、ｐ型の導電性シリコン膜の製造方法を説明する。なお、本例でも、第６の実施例に用いたイオン注入装置５０を用い、この装置では、ドーパントガスから発生した全てのイオンを質量分離を行なうことなく多結晶シリコン膜に打ち込むようになっている。
【０１５１】
このようなイオン注入装置５０を用いて行なう本例の導電性シリコン膜の製造方法においては、まず、ガラス基板の表面に、たとえば、厚さが５００Åの多結晶シリコン膜を形成し、その表面側に厚さが１２００Åのシリコン酸化膜（ＳｉＯ2 膜）を形成しておく。ここで、多結晶シリコン膜からＴＦＴを形成する場合には、多結晶シリコン膜を結晶化率が７５％以上になるように形成することが好ましく、さらに９０％以上になるように形成することが好ましい。
【０１５２】
次に、イオン注入装置５０を用いて、Ｂ2 Ｈ6 を５％含み、残部が水素ガスである混合ガス（ドーパントガス）から生成するすべてのイオンを、質量分離することなく、８０ｋｅＶのエネルギーで、シリコン酸化膜を介して多結晶シリコン膜に打ち込む（第１のイオン・ドーピング工程）。
【０１５３】
このとき打ち込むイオンのドーズ量は、Ｂ+ イオンに換算して１×１０14／ｃｍ2である。その結果、多結晶シリコン膜中では、Ｂ+ イオンの濃度ピークが約１×１０19／ｃｍ3となる。
【０１５４】
続いて、イオン注入装置５０を用いて、１００％の純水素ガスから生成するイオンを、質量分離することなく、２０ｋｅＶのエネルギーで、シリコン酸化膜を介して多結晶シリコン膜に打ち込む（第２のイオン・ドーピング工程）。
【０１５５】
本例では、純水素ガスから発生するイオンのほとんどは、Ｈ2 +であり、この場合には、打ち込みエネルギーを２０ｋｅＶに設定することにより、Ｈ2 +  の深さ方向における濃度ピークが多結晶シリコン膜とシリコン酸化膜との境界面に位置するように制御する。
【０１５６】
しかる後に、不純物（Ｂ+イオン）を打ち込んだ多結晶シリコン膜に温度が約３００℃の熱処理を約１時間施す（加熱工程）。
【０１５７】
ここで、熱処理温度は、約３００℃から約６００℃までの範囲、好ましくは、約３００℃から約５５０℃までの範囲が好ましい。また、ＴＦＴの製造プロセスにおいて、絶縁基板として安価なガラス基板を用いる場合には、熱処理温度を約３００℃から約４５０℃までの範囲に設定することが好ましい。
【０１５８】
このようにして形成した多結晶シリコン膜への水素イオンのドーズ量と、シート抵抗値との関係を図９に示す。図９では、水素イオンのドーズ量は、Ｈ+ イオン量に換算して示してある。
【０１５９】
図１９に示すように、微量の不純物を打ち込んだ多結晶シリコンは、打ち込まれたＨ+、イオンのドーズ量が１×１０14／ｃｍ2から１×１０15／ｃｍ2までの範囲、すなわち、多結晶シリコン膜中のＨ+ イオンの濃度ピークが６×１０18／ｃｍ3から１×１０20／ｃｍ3までの範囲のときに低抵抗化する。その理由は、水素イオンの打ち込みによって多結晶シリコン膜中の不整結合が終端化する効果と、水素イオンの打ち込みによって欠陥が生じる効果との競合の結果と考えられる。
【０１６０】
また、第２のイオン・ドーピング工程において、純水素ガスから発生したイオンを質量分離することなく多結晶シリコン膜に１×１０14／ｃｍ2から１×１０15／ｃｍ2までのドーズ量で打ち込んで、多結晶シリコン膜中のＨ+イオンの濃度ピークが６×１０18／ｃｍ2から１×１０20／ｃｍ3までの範囲になるような条件下において、第１のトビング工程でのポロンイオンのドーズ量と、シート抵抗値との関條を図２０に示す。図２０では、ボロンイオンのドーズ量をＢ+イオン量に換算して示してある。
【０１６１】
図２０に示すように、５×１０12／ｃｍ2から１．５×１０15／ｃｍ2までの範囲でＢ+ イオンのドーズ量を変えて、Ｂ+ イオンの濃度ピークが５×１０17／ｃｍ3から１・６×１０19／ｃｍ3 まで高めていくと、シート抵抗値が低下していく。
【０１６２】
従って、本例によれば、不純物を生成するための不純物ガスを含み、残部が水素ガスである混合ガスから生成する全てのイオンを質量分離することなくシリコン膜に打ち込んだ後に、純水素ガスから生成されるイオンを質量分離することなくシリコン膜に打ち込むことによって、約３００℃という比較的低い温度での熱処理によって、低濃度の多結晶シリコン膜を導電化することができる。
【０１６３】
なお、本例でも、イオンを打ち込むときのエネルギーは、多結晶シリコン膜の表面に形成したシリコン酸化膜の厚さや種類、打ち込むイオンの種類によって、最適な条件に設定すべき性質のものであって、その条件には限定がない。
【０１６４】
たとえば、発生するイオンが主にＨ+ の場合には、打ち込みエネルギーを１０ｋｅＶに設定すれば、Ｈ+ の探さ方向における濃度ピークを多結晶シリコン膜とシリコン酸化膜との境界面に位置させることができる。
【０１６５】
また、本例では、Ｂ2 Ｈ6 を５％含み、残部が水素ガスからなる混合ガスから生成するイオンが主にＢ2 Ｈ6+ イオンであることから、８０ｋｅＶのエネルギーで打ち込んだが、主にＢ+ イオンが生成する場合には、約４０ｋｅＶのエネルギーで打ち込めばよい。
【０１６６】
（第８の実施例）
第６の実施例に係る導電性シリワン膜の製造方法を応用してＴＦＴを製造する方法を、図２１および図２２を参照して説明する。
【０１６７】
図２１は、本例の製造方法を用いてガラス基坂上に形成したＴＦＴの構造を模式的に示す断面図、図２２は、その製造方法を示す工程断面図である。
【０１６８】
図２１において、ガラス基板６０１の表面には、ガラス基板６０１から素子部への重金属類の拡散を防止するためのシリコン腰化膜６０６が形成されており、その表面側には、チャネル形成領域６０７となる膜厚が約５００Åの多結晶シリコン膜、およびｎ- 型の低濃度領域として形成されたソース・ドレイン領域６０２、６０３が形成されている。ソース・ドレイン領域６０２、６０３、およびチャネル形成領域６０７の表面側には、膜厚が約１２００Åのシリコン酸化膜（ＳｉＯ2 ）からなるゲー卜絶縁膜６０８が形成されている。このゲート絶縁膜６０８の表面側には、タンタル、アルミニウムまたはクロムからなるゲート電極６０９が形成されており、これらのゲート電極６０９、ソース・ドレイン領域６０２、６０３、チャネル形成領域６０７によって、ＴＦＴ６２０が形成されている。
【０１６９】
ソース・ドレイン領域６０２、６０３は、不純物としてのリンイオンの濃度ピークが３×１０18／ｃｍ3から１×１０19／ｃｍ3の低濃度領域であり、ゲート電極６０９に対してセルフアライン吋に形成されている。
【０１７０】
ゲート電極６０９の表面側には、層間絶縁膜６１１が形成され、そのコンタクトホール６１１ａ、６１１ｂを介して、アルミニウムからなるソース電極６１３がソース・ドレイン領域６０２（ソース領域）に接続し、アルミニウムやＩＴＯからなるドレイシ電極６１２がソース・ドレイン領域６０３（ドレイン領域）に接続している。
【０１７１】
このような格造のＴＦＴ６２０の製造方法においては、図２２（ａ）に示すように、ガラス基板６０１の表面に、膜厚が約２０００Åの絶縁膜としてのシリコン酸化膜６０６を形成する。このシリコン酸化膜６０６は、ガラス基板６０１に含まれる重金属などが素子部の側に拡散するのを防止する目的に形成するものであるため、十分に純度の高い基板を用いた場合には、省略することができる。
【０１７２】
次に膜厚が５００Åのノンドープの多結晶シリコン膜を形成した後に、それをパタンニングし、多結晶シリコン膜６０４を形成する。  多結晶シリコン膜６０４の結晶化率は、約７５％以上であることが好ましく、さらに約９０％以上であることが好ましい（第１の工程）。
【０１７３】
次に、多結晶シリコ・ン膜６０４の表面別に膜厚が糾２００ÅのＳｉＯ2 からなるゲート絶縁膜６０８を形成する（第２の工程）。
【０１７４】
次に、ゲート絶縁膜６０８の表面倒に、アルミニウム、クロム、タンクルなどのように電気的抵抗が小さな金属層をスパック法などで約・６０００Åの膜厚に形成した後に、それをパタンニングして、ゲート電極６０９を形成する（第３の工程）。
【０１７５】
次に、図２２（ｂ）に示すように、図１６に示すイオン注入装置５０において、ＰＨ3 を５％の濃度で含み、残部がＨ2 ガスからなる混合ガス（トビングガス）から発生するすべてのイオン（矢印Ｉｏｎ―ｌで示す。）を多結晶シリコン膜６０４に対して約８０ｋｅＶのエネルギーでＰ+ イオンのドーズ量として３×１０13／ｃｍ2から１×１０14／ｃｍ2までの範囲になるように打ち込む（第１のイオン・ドーピンデ処理）。
【０１７６】
その結果、多結晶シリコン膜６０４は、リンイオンの濃度ピークが３×１０18／ｃｍ3から１×１０19／ｃｍ3までの範囲にある低濃度領域６０４ａになる。
【０１７７】
次に、図２２（ｃ）に示すように、図１６に示すイオン注入装置５０において、純水素からなるドーピングガスから発生するすべてのイオン（矢印Ｉｏｎ−２で示す。）を低濃度領域６０４ａに対して約２０ｋｅＶのエネルギーでＨ+イオンのドーズ量として１×１０14／ｃｍ2から１×１０13／ｃｍ2までの範囲になるように打ち込む（第２のイオン・ドーピング処理）。
【０１７８】
その結果、低濃度領域６０４ａにおける水素イオン濃度ピークは、６×１０18／ｃｍ3から１×１０20／ｃｍ3 までの範囲になる。
【０１７９】
このようにして不純物が打ち込まれた後でも、低濃度領域６０４ａでは、その結晶性が保持されるとともに、打ち込まれた水素によって多結晶シリコン膜中の欠陥が埋められる（以上、第４の工程）。
【０１８０】
次に、図１５（ｄ）に示すように、不純物を打ち込んだ多結晶シリコン膜６０４（低濃度領域６０４ａ）に窒素雰囲気中で温度が約３００℃の条件で約１時間の熱処理を行なって、不純物を活性化する（加熱工程）。
【０１８１】
その結果、多結晶シリコン膜６０４のうち、不純物が導入された領域がソース・ドレイン領域６０２、６０３になる。また、ゲート電極６０９の直下は、チャネル形成領域６０７となる。
【０１８２】
次に、ゲート電極６０９の表面側に層間絶縁膜６１１を形成した後に、それにコンタクトホール６０９ａ、６０９ｂを形成し、ソース．ドレイン領域６０２、６０３に対して、ソース電極６１３およびドレイン電極６１２をそれぞれ接続する。
【０１８３】
このように製造したＴＦＴ６２０において、図２３には、Ｐ+のドーズ量と、ドレイン−ソース間電圧ＶDSを４Ｖとし、ゲート電位ＶG を１０Ｖとしたときのドレイン電流との関係を実線６１７で示してある。また、図２３には、Ｐ+のドーズ量と、ドレイン−ソース間電圧ＶDSを４Ｖとし、ゲート電位ＶGを−１０Ｖとしたときのドレイン電流との関係を点線６１８で示してある。
【０１８４】
図２３に示すように、Ｐ+のドーズ量が３×１０13／ｃｍ2から１×１０14／ｃｍ2までの範囲、すなわち、多結晶シリコン膜（ソース・ドレイン領域６０２、６０３）中におけるリンイオンの濃度ピークが３×１０18／ｃｍ3 から１×１０19／ｃｍ3 までの範囲において、ＴＦＴ６２０におけるオフ電流のレベルを低減することかできる。
【０１８５】
また、本例のＴＦＴの製造方法によれば、熱処理温度が約３００℃でよいので、安価なガラス基坂６０１を用いることができる。さらに、ゲート電極６０９やソース電極６１３に高い耐熱性か要求されないので、耐熱性に制約されることなく、電気的抵抗の小さな電極材料を用いることができる。さらに、いずれのイオン・トーピング処理においても、質量分離を行なわないので、基板の広い面積に対してイオンを打ち込むことができる。
【０１８６】
（第９の実施例）
図２４は、本例の製造方法を用いてガラス基坂上に形成したＴＦＴの構造を模式的に示す断面図、図２５は、その製造方法を示す工程断面図である。なお、本例のＴＦＴ、および以下に説明する第１０ないし第１３の実施例のＴＦＴは、第８の実施例と基本的な構成が共通し、そのソース・ドレイン領域の構成のみが相違する。従って、共通する機能を有する部分には、同符号を付して、それらの詳細な説明を省略する。
【０１８７】
図２４において、ガラス基板６０１の表面には、タンタル、アルミニウムまたはクロムからなるゲート電極６０９、ゲート絶縁膜６０８、ゲート電極６０９に対してセルフアライン的に形成されたソース・ドレイン領域６３２、６３３、およびチャネル形成領域６０７を備えるｎチャネル型のＴＦＴ６３０が形成されている。
【０１８８】
ソース・ドレイン領域６３２、６３３には、コンタクトホール６１１ａ、６１１ｂに対応する領域に位置する高濃度コンタクト領域６３２ａ、６３３ａと、ゲート電極６０９の端部の側に位置する低濃度ソース・ドレイン領域６３２ｂ、６３ｂとが形成されており、ＴＦＴ６３０は、ＬＤＤ構造を有している。ここで、低濃度ソース・ドレイン領域６３２ｂ、６３３ｂのリンイオンの濃度ピークは、３×１０18／ｃｍ3 から１×１０19／ｃｍ3までの範囲にあり、高濃度コンタク卜領域６３２ａ、６３３ａにおけるリンイオンの濃度ピークは、１×１０20／ｃｍ3 以上である。
【０１８９】
従って、ソース・ドレイン領域６３２、６３３は、電気的抵抗が小さな高濃度コンタクト領域６３２ａ、６３３ａによって、全体としての電気的抵抗が小さい。しかも、ゲート電極６０９の端部近くに位置するのは、低濃度ソース・ドレイン領域６３２ｂ、６３３ｂであるため、オフ電流が小さい。また、ソース電極６１３およびドレイン電極６１２は、高濃度コンタクト領域６３２ａ、６３３ａを介してソース・ドレイン領域６３２、６３３に接続しているため、コンタクト抵抗が小さい。特に、ドレイン電極６１２を画索電極としてＩＴＯで構成しても、ＩＴＯは、高濃度コンタクト領域６３３ａに接読するため、コンタクト抵抗を小さくできる。
【０１９０】
このような構成のＴＦＴの製造方法を、図２５を参照して説明する。
【０１９１】
図２５（ａ）に示すように、ガラス基板６０１の表面に、膜厚が約２０００Åの絶縁膜としてのシリコン酸化膜６０６を形成する。
【０１９２】
次に、膜厚が５００Åのノンドープの多結晶シリコン膜を形成した後に、それをパタンニングし、多結晶シリコン膜６０４を形成する。多結晶シリコン頃６０４の結晶化率は、約７５％以上あることが好ましく、さらに約９０％以上であることが好ましい（第１の工程）。
【０１９３】
次に、多結晶シリコン膜６０４の表面側に膜厚が約１２００ÅのＳｉＯ2からなるゲート絶縁膜６ｑ８を形成する（第２の工程）。
次に、ゲート絶縁膜６０８の表面側に、アルミニウム、クロム、タンクルなどのように電気的抵抗が小きな金属層をスパック法などで約６０００Åの膜厚に形成した後に、それをパタンニングして、ゲート電極６０９そ形成する（第２の工程）。
【０１９４】
次に、図２５（ｂ）に示すように、図１６に示すイオン注入装置５０において、ＰＨ3 を５％の濃度で含み、残部がＨ2 ガスからなるドーピングガスから発生するすべてのイオン（矢印Ｉｏｎ−１で示す。）を多結晶シリコン膜６０４に対して約８０ｋｅＶのエネルギーでＰ+ イオンのドーズ量として３×１０13／ｃｍ3 から１×１０14／ｃｍ2までの範囲になるように打ち込む（第１のイオン・ドービング処理）。
【０１９５】
その結果、多結晶シリコン膜６０４は、リンイオンの濃度ピークが３×１０18／ｃｍ3 から１×１０19／ｃｍ3までの範囲にある低濃度領域６０４ａになる。
【０１９６】
次に、図２５（ｃ）に示すように、図１６に示すイオン注入装置５０において、純水素からなるドーピングガスから発生するサベてのイオン（矢印Ｉｏｎ−２で示す。）を低濃度領域６０４ａに対して約２０ｋｅＶのエネルギーでＨ+ イオンのドーズ量として１×１０14／ｃｍ2 から１×１０14／ｃｍ2までの範囲になるように打ち込む（第１のイオン・ドーピング処理）。
【０１９７】
その結果、低濃度領域６０４ａにおける水素イオンの濃度ピークは、６×１０18／ｃｍ3 から１×１０20／ｃｍ3までの範囲になる。
【０１９８】
このようにして不純物が打ち込まれた後も、低濃度領域６０４ａでは、その結晶性が保持されるとともに、打ち込まれた水素によって多結晶シリコン膜中の欠陥が埋められる（以上、第４の工程）。
【０１９９】
次に、図２５（ｄ）に示すように、ゲート電極６０９の表面側に層間絶縁膜６１１を形成した後に、それにコンタクトホール６１１ａ、６１１ｂを形成する。この状態で、図１６に示すイオン注入装置５０において、ＰＨ3 を５％の濃度で含み、残部がＨ2 ガスからなるドーピングガスから発生するすべてのイオン（矢印Ｉｏｎ−３で示す。）を低濃度領域６０４ａに対してＰ+ イオンのドーズ量として１×１０15／ｃｍ2以上になるように打ち込んで、コンタクトホール６１１ａ、６１１ｂの底面に相当する領域にリンイオンの濃度ピークが１×１０20／ｃｍ3 以上の高濃度コンタク卜領域６２３ａ、６３３ａを形成する。このとき、コンタクトホール６１１ａ、６１１ｂの底面側において、不純物の濃度ピークが多結晶シリコン膜６０４の厚さ方向の中央部分に位置するように、不純物イオンを約３０ｋｅＶのエネルギーで打ち込む（第５の工程）。
【０２００】
しかる後に、不純物を打ち込んだ多結晶シリコン膜６０４を窒素雰囲気中で温度が約３００℃の条件で約１時間熱処理を行なって、不純物を活性化する（加熱工程）。
【０２０１】
その結果、多結晶シリコン膜６０４のうち、不純物が導入された領域がソース・ドレイン領域６３２、６３３になる。このソース・ドレイン領域６３２、６３３のうち、高濃度の不純物を打ち込んだ領域が高濃度コンタクト領域６３２ａ、６３３ａであり、それ以外の領域が低濃度ソース領域６３２ｂ、６３３ｂである。また、ゲート電極６０９の直下に相当する領域がチャネル形成領域６０７である。
【０２０２】
次に、図２５（ｅ）に示すように、高濃度コンタクト領域６３２ａ、６３３ａに対して、ソース電極６１３および、ドレイン電線６１２をそれぞれ接続する。
【０２０３】
このような製造方法によれば、ソース・ドレイン領域６２３、６３３に高硬度コンタクト領域６３２ａ、６３３ａを形成する場合でも、層間絶縁膜６１１に形成したコンタクトホール６１１ａ、６１１ｂから選択的にイオンを打ち込むので、レジストマスクなどの特別のマスクを必要としない。それ故、第８の実施例で得られた効果に加えて、ＴＦＴ６３０の製造工程数を削滅できるという効果を奏する。
【０２０４】
（第１０の実施例）
図２６は、本例の製造方法を用いてガラス基板上に形成したＴＦＴの構造を模式的に示す断面図、図２７は、その製造方法を示す工程断面図である。
【０２０５】
図２６において、ガラス基板６０１の表面には、タンタル、アルミニウムまたはクロムからなるゲート電極６０９、ゲート絶縁膜６０８、ゲート電極６０９に対してセルフアライン的に形成されたソース・ドレイン領域６３２、６３３、およびチャネル形成領域６０７を備えるｎチャネル型のＴＦＴ６４０が形成されている。
【０２０６】
ソース・ドレイン領域６４２、６４３には、コンタクトホール６１１ａ、６１１ｂの底面を含む領域に、リンイオンの濃度ピークが１×１０20／ｃｍ3 以上の高濃度コンタクト領域６４２ａ、６４３ａが形成され、ゲート電極６０９の端部近くに位置するのは、リンイオンの濃度ピークが３×１０18／ｃｍ3から１×１０19／ｃｍ3までの範囲にある低濃度ソース・ドレイン領域６４２ｂ、６４３ｂである。
【０２０７】
従って、ソース・ドレイン領域６４２、６４３は、電気的抵抗が小さな高濃度コンタクト領域６４２ａ、６４３ａによって、全体としての電気的抵抗が小さい。しかも、ゲート電極６０９の端部近くに位置するのは、低濃度ソース・ドレイン領域６４２ｂ、６４３ｂであるため、オフ電流が小さい。また、ソース電極６１３およびドレイン電極６１２は、高濃度コンタクト領域６４２ａ、６４３ａを介してソース・ドレイン領域６４２、６４３に接続しているため、コンタクト抵抗が小さい。特に、ドーレイン電極６１２を画素電極としてＩＴ０で構成しても、ＩＴＯは、高濃度コンタクト領域６４３ａに接続するため、コンタクト抵抗が小さい。
【０２０８】
このような構成のＴＦＴの製造方法を、図２７を参照して説明する。
【０２０９】
図２７（ａ）に示すように、ガラス基板６０１の表面に、膜厚が約２０００Åの絶縁膜としてのシリコン酸化膜６０６を形成する。
【０２１０】
次に、膜厚が５００Åのノンドープの多結晶シリコン膜を形成した後に、それをパタンニングし、多結晶シリコン膜６０４を形成する。多結晶シリコン膜６０４の結晶化率は、約７５％以上であることが好ましく、さらに約９０％以上であることが好ましい（第１の工程）。
【０２１１】
次に、多結晶シリコン膜６０４の表面側に膜厚が約１２００ÅのＳｉＯ２からなるゲート絶縁膜６０８を形成する（第２の工程）。
【０２１２】
次に、ゲート絶縁膜６０８の表面側に、アルミニウム、クロム、タンタルなどのように電気的抵抗が小さな金属層をスパッタ法などで約６０００Åの膜厚に形成した後に、それをパタンニングして、ゲート電極６０９を形成する（第３の工程）。
【０２１３】
次に、図２７（ｂ）に示すように、図１６に示すイオン注入装置５０において、ＰＨ3を５％の濃度で含み、残由がＨ2ガスからなるドーピングガスから発生するすべてのイオン（矢印Ｉｏｎ−１で示す。）を多結晶シリコン膜６０４に対して約８０ｋｅＶのエネルギーでＰ+イオンのドーズ量として３×１０13／ｃｍ2から１×１０14／ｃｍ2までの範囲になるように打ち込む（第１のイオン・ドーピング処理）。
【０２１４】
その結果、多結晶シリコン膜６０４は、リンイオンの濃度ピークが３×１０18／ｃｍ3から１×１０19／ｃｍ3までの範囲にある低濃度領域６０４ａになる。
【０２１５】
次に、図２７（ｃ）に示すように、図１６に示すイオン注入装置５０において、純水素からなるドーピングガスから発生するすべてのイオン（矢印Ｉｏｎ−２で示す。）を低濃度領域６０４ａに対して約２０ｋｅＶのエネルギーでＨ+ イオンのドーズ量として１×１０14／ｃｍ2から１×１０15／ｃｍ2までの範囲になるように打ち込む（第２のイオン・ドーピング処理）。
【０２１６】
その結果、低濃度領域６０４ａにおける水素イオンの濃度ピークは、６×１０18／ｃｍ3 から１×１０20／ｃｍ3  までの範囲になる。
【０２１７】
このようにして不純物が打ち込まれた後も、低濃度領域６０４ａでは、その結晶性が保持されるとともに、打ち込まれた水素によって多結晶シリコン膜中の欠陥が埋められる（以上、第４の工程）。
【０２１８】
次に、図２７（ｄ）に示すように、多結晶シリコン膜６０４の表面側のうち、ゲート電極６０９の周囲をレジストやポリイミドなどの有機材料からなるマスク６４５で覆う。この状態で、図１６に示すイオン注入装置５０において、ＰＨ3を５％の濃度で含み、残部がＨ2ガスからなるドービングガスから発生するすべてのイオン（矢印Ｉｏｎ−３で示す。）を低濃度領域６０４ａに対して約８０ｋｅＶのエネルギーでＰ+イオンのドーズ量として１×１０15／ｃｍ2以上になるように打ち込んで、多結晶シリコン膜６０４にリンイオンの濃度ピークが１×１０20／ｃｍ3以上の高濃度コンタクト領域６４２ａ、６４３ａを形成する（第５の工程）。
【０２１９】
次に、図２７（ｅ）に示すように、ゲート電極６０９の表面側に、膜厚が５０００ÅのＳｉＯ2膜からなる層間絶縁膜６１１を形成し、その後に、層間絶縁膜６１１にコンタクトホール６１１ａ、６１１ｂを形成する。
【０２２０】
しかる後に、不純物を打ち込んだ多結晶シリコン膜６０４を窒素雰囲気中で温度が約３００℃の条件で約１時間の熱処理を行なって、不純物を活性化する（加熱工程）。
【０２２１】
その結果、多結晶シリコン膜６０４のうち、不純物が導入された領域がソース・ドレイン領域６４２、６４３になる。このソース・ドレイン領域６４２、６４３のうち、高濃度の不純物を打ち込んだ領域が高濃度コンタクト領域６４２ａ、６４３ａであり、それ以外の領域が低濃度ソース領域６４２ｂ、６４３ｂである。また、ゲー卜電極６０９の直下に相当する領域がチャネル形成領域６０７である。
【０２２２】
次に、高濃度コンタクト領域６４２ａ、６４３ａに対して、層間絶縁膜６１１のコンタクトホール６１１ａ、６１１ｂを介してソース電極６１３およびドレイン電極６１２をそれぞれ接続する。
【０２２３】
本例では、不純物イオンをゲート絶縁膜６０８を介してシリコン膜に打ち込むので、高濃度コンタクト領域６４２ａ、６４３ａを形成するときの打ち込みエネルギーを大きくできる。従って、イオンビーム電流を大きく設定できる利点があるので、実施例８で得られた効果に加えて、ＴＦＴ６４０の生産性を向上できるという効果も奏する。
【０２２４】
（第１１の実施例）
図２８は、本例の製造方法を用いてガラス基板上に形成したＴＦＴの構造を模式的に示す断面図、図２８は、その製造方法を示す工程断面図である。
【０２２５】
図２８において、ガラス基板６０１の表面には、タンタル、アルミニウムまたはクロムからなるゲート電極６０９、ゲート絶縁膜６０８、ゲート電極６０９に対してセルフアライン的に形成されたソース・ドレイン領域６５２、６５３、およびチャネル形成領域６０７を備えるｎチャネル型のＴＦＴ６５０が形成されている。
【０２２６】
ソース・ドレイ領域６５２、６５３は、リンイオンの濃度ピークが３×１０18／ｃｍ3から１×１０19／ｃｍ3までの範囲にある低濃度領域であり、膜厚が約１０００Åの下層側の低濃度ソース・ドレイン領域６５２ａ、６５３ａと、膜厚が約５００Åの上層側の低濃度ソース・ドレイン領域６５１２ｂ、６５３ｂとの二層構造になっている。ソース・ドレイン領域６５２、６５３のうち、上層側の低濃度ソース・ドレイン領域６５２ｂ、６５３ｂは、チャネル形成領域６０７と同じ多結晶シリコン膜から形成された領域である。
【０２２７】
従って、ソース・ドレイン領域６５２、６５３は、その全体的な膜厚が厚いので、全体としての電気的抵抗が小さい。しかも、ゲート電極６０９の端部近くに位置するのは、薄い上層側の低濃度ソース・ドレイン領域６５２ｂ、６５３ｂであるため、オフ電流が小さい。膜厚が薄い方がトラップ準位の数が減るからと考えられる。
【０２２８】
このような構成のＴＦＴの製造方法を、図２９を参照して説明する。
【０２２９】
図２９（ａ）に示すように、ガラス基板６０１の表面に、膜厚が約２０００Åの絶縁膜としてのシリコン酸化膜６０６を形成する。
【０２３０】
次に、膜厚が１０００Åのノンドープの多結晶シリコン膜を形成した後に、それをパタンニングし、多結晶シリコン膜６０５を形成する。
【０２３１】
次に、膜厚が５００Åのノンドープの多結晶シリコ膜を形成した後に、それをパタンニングし、多結晶シリコン膜６０４を形成する。これらの多結晶シリコン膜６０４、６０５の結晶化率は、約７５％以上であることが好ましく、さらに約９０％以上であることが好ましい，（第１の工程）。
【０２３２】
次に、多結晶シリコン膜６０４の表面側に膜厚が約１２００ÅのＳｉＯ2からなるゲート絶縁膜６０８を形成する（第２の工程）。
【０２３３】
次に、ゲー卜絶縁膜６０８の表面側に、アルミニウム、クロム、タンタルなどのように電気的抵抗が小さな金属層をスパッタ法などで約６０００Åの膜厚に形成した後に、それをバタンニングして、ゲート電極６０９を形成する（第３の工程）。
【０２３４】
次に、図２９（ｂ）に示すように、図１６に示すイオン注入装置５０において、ＰＨ3を５％の濃度で含み、残部がＨ2 ガスからなるドーピングガスから発生するすべてのイオン（矢印Ｉｏｎ−１で示す。）を多結晶シリコン膜６０４に対して約８０ｋｅＶのエネルギーでＰ+ イオンのドーズ量として３×１０13／ｃｍ3 から１×１０14／ｃｍ2 までの範囲になるように打ち込む（第１のイオン・ドーピング処理）。
【０２３５】
その結果、多結晶シリコン膜６０４、６０５には、リンイオンの濃度ピークが３×１０18／ｃｍ3 から１×１０19／ｃｍ3 までの範囲にある低濃度領域６０４ａ、６０５ａが形成される。
【０２３６】
次に、図２９（ｃ）に示すように、図１６に示すイオン注入装置５０において、純水素からなるドーピングガスから発生するすべてのイオン（矢印Ｉｏｎ−２で示す。）を低濃度領域６０４ａ、６０５ａに対して約２０ｋｅＶのエネルギーでＨ+ イオンのドーズ量として１×１０14／ｃｍ2 から１×１０15／ｃｍ2までの範囲になるように打ち込む（第２のイオン・ドーピング処理）。
【０２３７】
その結果、低濃度領域６０４ａ、６０５ａにおけ水素イオンの濃度ピークは、６×１０18／ｃｍ3 から１×１０20／ｃｍ3までの範囲になる。
【０２３８】
このようにして不純物が打ち込まれた後も、低濃度領域６０４ａ、６０５ａでは、その結晶性が保持されるとともに、打ち込まれた水素によって、多結晶シリコン膜中の欠陥が埋められる（以上、第４の工程）。
【０２３９】
次に、図２９（ｄ）に示すように、不純物を打ち込んだ多結晶シリコン膜６０４に窒素雰囲気中で温度が約３００℃の条件で約１時間の熱処理を行なって、不純物を活性化する（加熱工程）。
【０２４０】
その結果、多結晶シリコン膜６０４のうち、不純物か導入された領域がソース・ドレイン領域６５２、６５３になりゲート電極６０９の直下に相当する領域がチャネル形成領域６０７になる。
【０２４１】
次に、ゲート電極６０９の表面側に、膜厚が５０００ÅのＳｉＯ2 膜からなる層間絶縁膜６１１を形成し、その後に、層間絶縁膜６１１にコンタクトホール６１１ａ、６１１ｂを形成する。
【０２４２】
このような製造方法においては、層間絶縁膜６１１のコンタクトホール６１１ａ、６１１ｂをドライエッチングで形成するときに、その底面側が下層側の低濃度ソース・ドレイン領域６５２ａ、６５３ａと、上層側の低濃度ソース・ドレイン領域６５２ｂ、６５３ｂとの二層構造になっているため、充分にオーバーエッチングできる。それ故、実施例８で得られた効果に加えて、製造プロセスの安定性が向上するという効果を奏する。
【０２４３】
（第１２の実施例）
図３０は、本例の製造方法を用いてガラス基板上に形成したＴＦＴの構造を模式的に示す断面図、図３１は、その製造方法を示す工程断面図である。
【０２４４】
図３０において、ガラス基板６０１の表面には、タンタル、アルミニウムまたはクロムからなるゲート電極６０９、ゲート絶縁膜６０８、ゲート電極６０９に対してセルフアライン的に形成されたソース・ドレイン領域６６２、６６３、およびチャネル形成領域６０７を備えるｎチャネル型のＴＦＴ６６０が形成されている。
【０２４５】
ソース・ドレイン領域６６２、６６３は、膜厚が約１０００Åの下層側の低濃度ソース・ドレイン領域６６２ａ、６６３ａと、膜厚が約５００Åの上層側の低濃度ソース・ドレイン領域６６２ｂ・６６３ｂとの二層構造になっている。これらの低濃度ソース・ドレイン領域６６２ａ、６６２ｂ、６６３ａ、６６３ｂは、リンイオンの濃度ピークが３×１０18／ｃｍ3 から１×１０19／ｃｍ3までの範囲にある低濃度領域である。上層側の低濃度ソース・ドレイン領域６６２ｂ、６６３ｂは、チャネル形成領域６０７と同じ多結晶シリコン膜から形成された領域である。
【０２４６】
ソース・ドレイン領域６６２、６６３のうち、コンタクトホール６１１ａ、６１１ｂの開口位置に対応する位置には、上層側の低濃度ソース・ドレイン領域６６２ｂ、６６３ｂの表面側から下層側の低濃度ソース・ドレイン領域６６２ａ、６６３ａの底面側に至るまで、リンイオンの濃度ピークが１×１０20／ｃｍ3以上の高濃度コンタクト領域６６２ｃ、６６３ｃが形成されている。
【０２４７】
従って、ソース・ドレイン領域６６２、６６３は、その全体的な膜厚が厚いので、全体としての電気的抵抗が小さい。しかも、ゲート電極６０９の端部近くに位層するのは、薄い上層側の低濃度、ソース・ドレイン領域６６２ｂ、６６３ｂであるため、オフ電流が小さい。
【０２４８】
このような構成のＴＦＴの製造方法を、図３１を参照して説明する。
【０２４９】
図３１（ａ）に示すように、ガラス基板６０１の表面に、膜厚が約２０００Åの絶縁膜としてのシリコン酸化膜６０６を形成する。
【０２５０】
次に、膜厚が１０００Åのノンドープの多結晶シリコン膜を形成した後に、それをパタンニングし、多結晶シリコン膜６０５を形成する。
【０２５１】
次に、膜厚が５００Åのノンドープの多結晶シリコン膜を形成した後に、それをパタンニングし、多結晶シリコン膜６０４を形成する。これらの多結晶シリコン膜６０４、６０５の結晶化率は、約７５％以上であることが好ましく、さらに約９０％以上であることが好ましい（第１の工程）。
【０２５２】
次に、多結晶シリコン膜６０４の表面側に膜厚が約１２００ÅのＳｉＯ2からなるゲート絶縁膜６０８を形成する（第２の工程）。
【０２５３】
次に、ゲート絶縁膜６０８の表面側に、アルミニウム、クロム、タンクルなどのように電気的抵抗が小さな金属層を、スパッタ法などで約６０００Åの膜厚に形成した後に、それをバタンニングして、ゲート電極６０９を形成する（第３の工程）。
【０２５４】
次に、図３１（ｂ）に示すように、図１６に示すイオン注入装置５０において、ＰＨ3を５％の濃度で含み、残部がＨ2ガスからなるドーピングガスから発生するすべてのイオン（矢印Ｉｏｎ−１で示す。）を多結晶シリコン膜６０４、６０５に対して約８０ｋｅＶのエネルギーでＰ+ イオンのドーズ量として３×１０13／ｃｍ2から１×１０14／ｃｍ2までの範囲になるように打ち込む（第１のイオン・ドーピング処理）。
【０２５５】
その結果、多結晶シリコン膜６０４、６０５には、リンイオンの濃度ピークが３×１０18／ｃｍ3から１×１０19／ｃｍ3までの範囲にある低濃度領域６０４ａ、６０５ａが形成される。
【０２５６】
次に、図３１（ｃ）に示すように、図１６に示すイオン注入装置５０において、純水素からなるドーピングガスから発生するすべてのイオン（矢印Ｉｏｎ−２で示す。）を低濃度領域６０４ａ、６０５ａに対して約２０ｋｅｔＶのエネルギーでＨ+イオンのドーズ量として１×１０14／ｃｍ2 から１×１０15／ｃｍ2までの範囲になるように打ち込む（第１のイオン・ドーピング処理）。
【０２５７】
その結果、低濃度領域６０４ａ、６０５ａにおける水素イオンの濃度ピークは、６×１０18／ｃｍ3 から１×１０20／ｃｍ3までの範囲になる。
【０２５８】
このようにして不純物が打ち込まれた後でも、低濃度領域６０４ａ、６０５ａでは、その結晶性が保持されるとともに、打ち込まれた水素によって、多結晶シリコン膜中の欠陥が埋められる（以上、第４の工程）。
【０２５９】
次に、図３１（ｄ）に示すように、ゲート電極６０９の表面側に層間絶縁膜６１１を形成した後に、それにコンタクトホール６１１ａ、６１１ｂを形成する。この状態で、図１６に示すイオン注入装置５０において、ＰＨ3を５％の濃度で含み、残部がＨ2ガスからなるドーピングガスから発生するすべてのイオン（矢印Ｉｏｎ−３で示す。）を低濃度領域６０４ａ、６０５ａに対してＰ+イオンのドーズ量として１×１０15／ｃｍ2以上になるように打ち込んで、コンタクトホール６１１ａ、６１１ｂの底面に相当する領域にリンイオンの濃度ピークが１×１０20／ｃｍ3以上の高濃度コンタクト領域６６２ｃ、６６３ｃを形成する。このとき、コンタクトホール６１１ａ、６１１ｂの底面側において、不純物の濃度ピークが多結晶シリコン膜６０４、６０５の総膜厚の中央部分に位置するように、不純物イオンを約３０ｋｅＶのエネルギーで打ち込む（第５の工程）。
【０２６０】
しかる後に、不純物を打ち込んだ多結晶シリコン膜６０４を窒素雰囲気中で温度が約３００℃の条件で約１時間の熱処理を行なって、不純物を活性化する（加熱工程）。
【０２６１】
その結果、多結晶シリコン膜６０４、６０５のうち、不純物が導入された領域がソース・ドレイン領域６６２、６６３になり、ゲート電極６０９の直下に相当する領域がチャネル形成領域６０７になる。このソース・ドレイン領域６６２、６６３のうち、高濃度の不純物を打ち込んだ領域が高濃度コンタクト領域６６２ｃ、６６３ｃであり、それ以外の領域が低濃度ソース領域６６２ａ、６６２ｂ、６６１ａ、６６３ｂになる。
【０２６２】
次に、図３１（ｅ）に示すように、高濃度ユンタク卜領域６６２ｃ、６６３ｃに対して、ソース電極６１３およびドレイン電極６１２をそれぞれ接続する。
【０２６３】
このように製造したＴＦＴ６６０においては、ソース・ドレイン領域６６２、６６３に高濃度コシタクト領域６６２ｃ、６６３ｃを形成する場合でも、層間絶縁膜６１１に形成したコンタクトホール６１１ａ、６１１ｂから選択的にイオンを打ち込むので、レジストマスクなどの特別のマスクを必要としない。それ故、実施例８で得られた効果に加えて、ＴＦＴ６６０の製造工程数を削減できるという効果を奏する。
【０２６４】
（第１３の実施例）
図３２は、本例の製造方法を用いてガラス基板上に形成したＴＦＴの構造を模式的に示す断面図、図３３は、その製造方法を示す工程断面図である。
【０２６５】
図３２において、ガラス基板６０１の表面には、タンタル、アルミニウムまたはクロムからなるゲート電極６０９、ゲート絶縁膜６０８、ゲート電極６０９に対してセルフアライン的に形成されたソース・ドレイン領域６７２、６７３、およびチャネル形成領域６０７を備えるｎチャネル型のＴＦＴ６７０が形成されている。
【０２６６】
ソース・ドレイン領域６７２、６７３は、膜厚が約１０００Åの下層側の高濃度ソース・ドレイン領域６７２ａ、６７３ａと、膜厚が約５００Åの上層側のソース・ドレイン領域６７２ｂ、６７３ｂとの二層構造になっている。この上層側のソース・ドレイン領域６７２ｂ、６７３ｂのうち、ゲート電極６０９の端部近くに位置する部分は、リンイオンの濃度ピークが３×１０18／ｃｍ3から１×１０19／ｃｍ3までの範囲にある低濃度ソース・ドレイン領域６７２ｃ、６７３ｃになっており、その他の部分は、リンイオンの濃度ピークが１×１０20／ｃｍ3以上の高濃度ソース・ドレイン領域６７２ｄ、６７３ｄ（高濃度コンタクト領域）になっている。上層側のソース・ドレイン領域６７２ｂ、６７３ｂは、チャネル形成領域６０７と同じ多結晶シリコン膜から形成された領域である。
【０２６７】
従って、ソース・ドレイン領域６７２、６７３は、その全体的な膜厚が厚いので、電気的抵抗が小さい。しかも、ゲート電極６０９の端部近くに位置するのは、薄い低濃度ソース・ドレイン領域６７２ｃ、６７３ｃであるので、オフ電流が小さい。
【０２６８】
このような積成のＴＦＴの製造方法を、図３３を参照して説明する。
【０２６９】
図３３（ａ）に示すように、ガラス基板６０１の表面に、膜厚が約２０００Åの絶縁膜としてのシリコン酸化膜６０６を形成する。
【０２７０】
次に、膜厚が１０００Åのノンドープの多結晶シリコン膜を形成した後に、それをバタンニングし、多結晶シリコン膜６０５を形成する。
【０２７１】
次に、膜厚が５００Åのノンドープの多結晶シリコン膜を形成した後に、それをバタンニングし、多結晶シリコン膜６０４を形成する。これらの多結晶シリコン膜６０４、６０５の結晶化率は、約７５％以上であることが好ましく、さらに約９０％以上であることが好ましい（第１の工程）。
【０２７２】
次に、多結晶シリコン膜６０４の表面側に膜厚が約１２００ÅのＳｉＯ2からなるゲート絶縁膜６０８を形成する（第２の工程）。
【０２７３】
次に、ゲート絶縁膜６０８の表面側に、アルミニウム、クロム、タンタルなどのように電気的抵抗が小さな金属層をスパッタ法などで約６０００Åの膜厚に形成した後に、それをパタンニングして、ゲート電極６０９を形成する（第３の工程）。
【０２７４】
次に、図３３（ｂ）に示すように、図１６に示すイオン注入装置５０において、ＰＨ3  を５％の濃度で含み、残部がＨ2ガスからなるドーピングガスから発生するすべてのイオン（矢印Ｉｏｎ−１で示す。）を多結晶シリコン膜６０４、６０５に対して約８０ｋｅＶのエネルギーでＰ+イオンのドーズ量として３×１０13／ｃｍ2から１×１０14／ｃｍ2までの範囲になるように打ち込む（第１のイオン・ドーピング処理）。
【０２７５】
その結果、多結晶シリコン膜６０４、６０５には、リンイオンの濃度ピークが３×１０18／ｃｍ3から１×１０19／ｃｍ3までの範囲にある低濃度領域６０４ａ、６０５ａが形成される。
【０２７６】
次に、図３３（ｃ）に示すように、図１６に示すイオン注入装置５０において、純水素からなるドーピングガスから発生するすべてのイオン（矢印Ｉｏｎ−２で示す。）を低濃度領域６０４ａ、６０５ａに対して約２０ｋｅＶのエネルギーでＨ+ イオンのドーズ量として１×１０14／ｃｍ2 から１×１０15／ｃｍ2までの範囲になるように打ち込む（第２のイオン・ドーピング処理）。
【０２７７】
その結果、低濃度領域６０４ａ、６０５ａにおける水素イオンの濃度ピークは、６×１０18／ｃｍ3 から１×１０20／ｃｍ3までの範囲になる。
【０２７８】
このようにして不純物が打ち込まれた後でも、低濃度領域６０４ａ、６０５ａでは、その結晶性が保持されるとともに、打ち込まれた水素によって、多結晶シリコン膜中の欠陥が埋められる（以上、第４の工程）。
【０２７９】
次に、図３３（ｄ）に示すように、多結晶シリコン膜６０４の表面側のうち、ゲート電極６０９の周囲をレジストやポリイミドなどの有機材料からなるマスク６７５で覆う。  この状態で、図１６に示すイオン注入装置５０において、ＰＨ3を５％の濃度で含み、残部がＨ2ガスからなるドーピングガスから発生するすべてのイオン（矢印Ｉｏｎ−３で示す。）を低濃度領域６０４ａ、６０５ａに対して約８０ｋｅＶのエネルギーでＰ+イオンのドーズ量として１×１０15／ｃｍ2以上になるように打ち込んで、低濃度領域６０４ａにリンイオンの濃度ピークが１×１０20／ｃｍ3以上の高濃度領域６０４ｂを形成する。また、多結晶シリコン膜６０５ａをリンイオンの濃度ピークが１×１０20／ｃｍ3以上の高濃度領域６０５ｂにする（第５の工程）。
【０２８０】
次に、図３３（ｅ）に示すように、ゲート電極６０９の表面側に、膜厚が５０００ÅのＳｉＯ2膜からなる層間絶縁膜６１１を形成し、その後に、層間絶縁膜６１１にコンタクトホール６１１ａ、６１１ｂを形成する。
【０２８１】
しかる後に、不純物を打ち込んだ多結晶シリコン膜６０４を窒素雰囲気中で温度が約３００℃の条件で約１時間の熱処理を行なって、不純物を活性化する（加熱工程）。
【０２８２】
その結果、多結晶シリコン膜６０４には、低濃度ソース・ドレイン領域６７２ｃ、６７３ｃ、および高感度ソース・ドレイン領域６７２ｄ、６７３ｄが形成され、ゲート電極６０９の直下に相当する領域がチャネル形成領域６０７になる。また、多結晶シリコン膜６０５は、高濃度ソース・ドレイン領域６７２ａ、６７３ａとなる。
【０２８３】
次に、高濃度ソース・ドレイン領域６７２ｄ、６７３ｄに対して、ソース電極６１３およびドレイン電極６１２をそれぞれ接続する。
【０２８４】
このように製造したＴＦＴ６７０においては、コンタクトホール６１１ａ、６１１ｂをドライエッチングで形成するときに、その底面側が下層側の高濃度ソース・ドレイン領域６７２ａ、６７３ａと、上層側の高濃度ソース・ドレイン領域６７２ｄ、６７３ｄとの二層構造になっているため、充分にオーバーエッチングできる。それ故、実施例８で得られた効果に加えて、製造プロセスの安定性が向上するという効果を奏する。また、高濃度ソース・ドレイン領域６７２ａ、６７２ｄ、６７３ａ、６７３ｄを形成するとさの打ち込みエネルギーを大きくできるので、イオンビーム電流を大きく設定できる。それ故、ＴＦＴ６７０の生産性が向上する。
【０２８５】
（第１４の実施例）
騒動回路内蔵型のアクティブマトリクス基板には、薄膜トランジスタに要求される特性が異なることから、異なる３つのタイプの薄膜トランジスタを形成することになる。
【０２８６】
そこで、本例では、異なるタイブの薄膜トランジスタを第６および第７の実施例に係る導電牲シリコン膜の製造方法を応用して製造する方法を説明する。
【０２８７】
図３４は、このアクティブマトリクス基板の画素部および駆動回路部にそれぞれ形成されている薄膜トランジスタのうち、画素部に形成されているＴＦＴと、駆動回路部でＣＭＯＳ回路を構成しているｎチャネル型のＴＦＴおよびｐチャネル型のＴＦＴの構造を構式的に示す断面図である。
【０２８８】
図３４において、本例のアクティブマトリクス基板７００には、ガラス基板７０１（絶縁基板）の上に、図面に向かって左側から順に駆動回路部のｎチャネル型のＴＦＴ−Ａ、騒動回路部のｐチャネル型のＴＦＴ−Ｂ、および画素部のｎチャネル型のＴＦＴ−Ｃが形成されている。
【０２８９】
ＴＦＴ−Ａのソース・ドレイン領域７１２、７１３は、不鈍物濃度が１×１０19／ｃｍ3以上のＮ+ 高濃度領域として形成され、ゲート電極７１５に対してセルフアライン的に形成されている。
【０２９０】
ＴＦＴ−Ｂのソース・ドレイン領域７２２、７２３は、不純物濃度が１×１０19／ｃｍ3  以上のＰ+ 高硬度領域として形成され、ゲート電極７２５に対してセルフアライン的に形成されている。
【０２９１】
ＴＦＴ−Ｃのソース・ドレイン領域７３２、７３３は、不純物濃度が１×１０19／ｃｍ3以下の低濃度領域として形成され、ゲート電極７３５に対してセルフアライン的に形成されている。
【０２９２】
従って、駆動回路部のＴＦＴ−ＡおよびＴＦＴ−Ｂでは、大きなオン電流を得ることができる。また、画素部のＴＦＴ−Ｃでは、ソース．ドレイン領域７３２、７３３を低濃度領域として形成してあるので、十分に低いオフ電流を得ることができる。
【０２９３】
このような構成のアクティブマトリクス基坂７００の製造方法を図３５を参照して説明する。
【０２９４】
図３５は、本例のアクティブマトリクス基板の製造方法を示す工程断面図である。
【０２９５】
まず、図３５（ａ）に示すように、ガラス基板７０ｌの表面側に膜厚が約５００Åの多結晶シリコン膜を形成した後に、それをパタンニングして、シリコン膜７１０、７２０、７３０を形成する。シリコン膜７１０は、ＴＦＴ−Ａを形成するための第１のシリコン膜であり、シリコン膜７２０は、ＴＦＴ−Ｂを形成するための第２のシリコン膜である。シリコン膜７３０は、ＴＦＴ−Ｃを形成するための第３のシリコン膜である（第１の工程）。
【０２９６】
次に、各シリコン膜７１０、７２０、７３０の表面側に膜厚が約１２００Åのゲート絶縁膜７１４、７２４、７３４を形成する（第２の工程）。
【０２９７】
次に、ゲート絶縁膜７１４、７２４、７３４の表面にタンタル、アルミニウム、クロムなどの金属層をスパック法などにより形成した後に、それをパタンニングして、膜厚が約６０００Åのゲート電極７１５、７２５、７３５を形成する（第３の工程）。
【０２９８】
次に、矢印Ｉｏｎ−１で示すように、ゲート電極７１５、７２５、７３５をマスクとして、シリコン膜７１０、７２０、７３０に対して低濃度のリンイオンを打ち込む。
【０２９９】
この工程においては、図１６に示すイオン注入装置５０において、ＰＨ3を５％の濃度で含み、残部がＨ2ガスからなるドーピングガスから発生するすべてのイオンを約８０ｋｅＶのエネルギーでＰ+イオンのドーズ量として３×１０13／ｃｍ3から１×１０14／ｃｍ3までの範囲になるように打ち込む（第１のイオン・ドーピング処理）。
【０３００】
その結果、多結晶シリコン膜７１０、７２０、７３０は、リンイオンの濃度ピークが３×１０18／ｃｍ3から１×１０19／ｃｍ3までの低濃度領域７１０ａ、７２０ａ、７３０ａとなる。
【０３０１】
続いて、図３５（ｂ）に示すように、図１６に示すイオン注入装置５０において、純水素からなるドーピングガスから発生するすべてのイオン（矢印Ｉｏｎ−２で示す。）を低濃度領域７１０ａ、７２０ａ、７３０ａに対して約２０ｋｅＶのエネルギーでＨ+イオンのドーズ量として１×１０14／ｃｍ2 から１×１０15／ｃｍ2までの範囲になるように打ち込む（第２のイオン・ドーピング処理）。
【０３０２】
その結果、低濃度領域７１０ａ、７２０ａ、７３０ａにおける水素イオンの濃度ピークは、６×１０18／ｃｍ3 から１×１０20／ｃｍ3までの範囲になる（以上、低濃度領域形成工程）。
【０３０３】
次に、図３５（ｃ）に示すように、シリコン膜７２０、７３０の側をレジスト７４０でマスクした後に、矢印Ｉｏｎ−３で示すように、底濃度領域７１０ａに対して高濃度のリンイオンを打ち込む（第４の工程）。
【０３０４】
このイオン打ち込みにおいても、図１６に示すイオン注入装置５０を用いる。すなわち、ＰＨ3を５％の濃度で含み、残部がＨ2ガスからなるドーピングガスから発生するすべてのイオンを約８０ｋｅＶのエネルギーでＰ+イオンのドーズ量として１×１０15／ｃｍ2以上打ち込む（第５の工程）。
【０３０５】
その結果、低濃度領域７１０ａは、ゲート電極７１５に対してセルフアライン的に形成されたリンイオンの濃度ピークが１×１０20／ｃｍ3以上のソース・ドレイン領域７１２、７１３（ｎ+高濃度領域）となる。また、シリコン膜７１０のうち、ゲート電極７１５の直下に位置する部分がチャネル形成領域７１１となる。
【０３０６】
次に、図３５（ｄ）に示すように、シリコン膜７１０、７３０の側をレジスト７５０でマスクした後に、矢印Ｉｏｎ−４で示すように、低濃度領域７２０ａに対して高濃度のボロンイオンを打ち込む（第５の工程）。
【０３０７】
このイオン打ち込みにおいても、図１６に示すイオン注入装置５０を用いる。すなわち、Ｂ2 Ｈ6  を５％の濃度で含み、残部がＨ2ガスからなるドーピングガスから発生するすべてのイオンを約８０ｋｅＶのエネルギーでＢ+ イオンのドーズ畳として１×１０15／ｃｍ2以上打ち込む。その結果、低濃度領域７２０ａは、ゲート電極７２５に対してセルフアライン的に形成されたリンイオンの濃度ピークが１×１０20／ｃｍ3以上のソース・ドレイン領域７２２、７２３（ｐ+ 高濃度領域）となる。また、シリコン膜７２０のうち、ゲート電極７２５の直下に位置する部分がチャネル形成領域７２１となる。
【０３０８】
しかる後に、不純物を打ち込んだ多結晶シリコン膜７１０、７２０、７３０に窒素雰囲気中で温度が約３００℃の条件で約１時間の熱処理を行なって、不純物を活性化する（加熱工程）。
【０３０９】
以降の工程は、通常のＴＦＴ製造方法と同様であるため、その説明を省略する。
【０３１０】
以上のとおり、本例の製造方法によれば、ＴＦＴ−Ａ、ＴＦＴ−Ｂ、およびＴＦＴ−Ｃのそれぞれに対して、ドーズ量を独立した条件に設定することにより、最適な電気的特性を有するＴＦＴを製造できる。また、熱処理温度が低いので、配線材料に対して耐熱性についての制約がなく、しかも、安価なガラス基板７０１を用いることができる。
【０３１１】
（第１５の実施例）
本例のアクティブマトリクス基板、およびそれに続いて説明する第１６の実施例に係るアクティブマトリクス基板の構成は、基本的には、第１４の実施例のアクティブマトリクス基板の構成と同様であり、画素部のＴＦＴの構成のみが相違する。従って、以下の説明において、共通する機能を有する部分には、同符号を付して、それらの図示およびそれらの詳細な説明を省略する。
【０３１２】
図３６は、本例のアクティブマトリクス基板に形成したＴＦＴの構成を模式的に示す断面図である。
【０３１３】
図３６において、本例のアクティブマトリクス基板８００には、ガラス基板７０１の上に、ＴＦＴ−Ａ、ＴＦＴ−Ｂ、およびＴＦＴ−Ｃが形成されている。
【０３１４】
第１４の実施例の説明で述べたとおり、ＴＦＴ−ＡおよびＴＦＴ−Ｂのソース・ドレイン領域７１２、７１３、７２２、７２３は、不純物濃度が１×１０19／ｃｍ3 以上の高濃度領域であり、ゲート電極７１５、７２５に対してセルフアライン的に形成されている。
【０３１５】
ＴＦＴ−Ｃのソース・ドレイン領域８３２、８３３では、ゲート電極８３５の端部近くに位置する部分は、不純物濃度が１×１０19／ｃｍ3以下の低濃度ソース・ドレイン領域８３２ｂ、８３３ｂであり、その他の領域は、不純物濃度が１×１０19／ｃｍ3以上の高濃度コンタクト領域８３２ａ、８３３ａになっている。
【０３１６】
従って、ＴＦＴ−Ｃは、オフ電流が小さい。また、ソース・ドレイン領域８３２、８３３には、高濃度コンタクト領域８３２ａ、８３３ａが形成されているため、ソース・ドレイン領域８３２、８３３全体としての電気的抵抗が低い。しかも、ソース・電極およびドレイン電極を高濃度コンタクト領域８３２ａ、８３３ａに対して接涜することができるので、そこでのコンタクト抵抗を低減することもできる。
【０３１７】
このような構成のアクティブマトリクス基坂の製造方法を、図３７を参照して説明する。
【０３１８】
図３７は、本例のアクティブマトリクス基板の製造方法を示す工程断面図である。
【０３１９】
まず、図３７（ａ）に示すように、ガラス基板７０１の表面側に膜厚が約５００Åの多結晶シリコン膜を形成した後に、それをパタンニングして、シリコン膜７１０、７２０、８３０を形成する。ここで、シリコン膜８３０は、ＴＦＴ−Ｃを形成するためのシリコン膜である（第１の工程）。
【０３２０】
次に、各シリコン膜７１０、７２０、８３０の表面別に膜厚が約１２００Åのゲート絶縁膜７１４、７２４、８３４を形成する（第２の工程）。
【０３２１】
次に、ゲート絶縁膜７１４、７２４、８３４の表面にタンタル、アルミニウム、クロムなどからなる膜厚が約６０００Åのゲート電極７１５、７２５、８３５を形成する（第３の工程）。
【０３２２】
次に、矢印Ｉｏｎ−１で示すように、ゲート電極７１５、７２５、８３５をマスクとして、シリコン膜７１０、７２０、８３０に対して低濃度のリンイオンを打ち込む。
【０３２３】
この工程においては、図１６に示すイオン注入装置５０において、ＰＨ3を５％の濃度で含み、残部がＨ2ガスからなるドーピングガスから発生するすべてのイオンを約８０ｋｅＶのエネルギーでＰ+イオンのドーズ量として３×１０13／ｃｍ3から１×１０14／ｃｍ3   までの範囲になるように打ち込む（第１のイオン・ドーピング工程）。
【０３２４】
その結果、多結晶シリコン膜７１０、７２０、８１３は、リンイオンの濃度ピークが３×１０18／ｃｍ3から１×１０19／ｃｍ3までの低濃度領域７１０ａ、７２０ａ、８３０ａとなる。
【０３２５】
続いて、図３７（ｂ）に示すように、図１６に示すイオン注入装置５０において、純水素からなるドーピングガスから発生するすべてのイオン（矢印Ｉｏｎ−２で示す。）を低濃度領域７１０ａ、７２０ａ、８３０ａに対して約２０ｋｅＶのエネルギーでＨ+ イオンのドーズ量として、１×１０14／ｃｍ2 から１×１０15／ｃｍ2までの範囲になるように打ち込む（第２のイオン・ドーピング工程）。
【０３２６】
その結果、低濃度領域７１０ａ、７２０ａ、８３０ａにおける水素イオンの濃度ピークは、６×１０18／ｃｍ3 から１×１０20／ｃｍ3までの範囲になる（以上、低濃度領域形成工程）。
【０３２７】
次に、図３７（ｃ）に示すように、シリコン膜７２０、８３０の側をレジスト８４０でマスクした後に、矢印Ｉｏｎ−３で示すように、低濃度領域７１０ａに対して高濃度のリンイオンを打ち込む（第４の工程）。
【０３２８】
ここで、レジスト８４０は、シリコン膜８３０の側においては、ゲート電極８３５の周囲のみを覆っており、この状態でイオンを打ち込む。
【０３２９】
このイオン打ち込みにおいても、図１６に示すイオン注入装置５０を用いる。すなわち、ＰＨ3を５％の濃度で含み、残部がＨ2ガスからなるドーピングガスから発生するすべてのイオンを約８０ｋｅＶのエネルギーでＰ+イオンのドーズ量として１×１０15／ｃｍ2以上打ち込む。その結果、低濃度領域７１０ａは、ゲート電極７１５に対してセルフアライン的に形成されたリンイオンの濃度ピークが１×１０20／ｃｍ3 以上のソース・ドレイン領域７１２、７１３（ｎ+高濃度領域）となる。また、シリコン膜７１０のうち、ゲート電極７１５の直下に位置する部分がチャネル形成領域７１１となる。
【０３３０】
一方、低濃度領域８３０ａには、リンイオンの濃度ピークが１×１０20／ｃｍ3以上の高濃度コンタクト領域８３２ａ、８３３ａが形成され、高濃度のイオンが打ち込まれなかった部分は、リンイオンの濃度ピークが３×１０18／ｃｍ3から１×１０19／ｃｍ3までの低濃度ソース・ドレイン領域８３２ｂ、８３３ｂとなる。
【０３３１】
次に、図３７（ｄ）に示すように、シリコン膜７１０、８３０の側をレジスト８５０でマスクした後に、矢印Ｉｏｎ−４で示すように、低濃度領域７２０ａに対して高濃度のポロンイオンを打ち込む（第５の工程）。
【０３３２】
このイオン打ち込みにおいても、図１６に示すイオン注入装置５０を用いる。すなわち、Ｂ2 Ｈ6を５％の濃度で含み、残部がＨ2ガスからなるドーピングガスから発生するすべてのイオンを約８０ｋｅＶのエネルギーでＢ+  イオンのドーズ量として１×１０15／ｃｍ2以上打ち込む。その結果、低濃度領域７２０ａは、ゲート電極７２５に対してセルフアライン的に形成されたリンイオンの濃度ピークが１×１０20／ｃｍ3以上のソース・ドレイン領域７２２、７２３（Ｐ+高濃度領域）となる。また、シリコン膜７２０のうち、ゲート電極７２５の直下に位置する部分がチャネル形成領域７２１となる。
【０３３３】
しかる後に、不純物を打ち込んだ多結豆シリコン膜７１０、７２０、８３０に窒素雰囲気中で温度が約３００℃の条件で約１時間の熱処理を行なって、不純物を活性化する。
【０３３４】
以降の工程は、通常のＴＦＴ製造方法と同様であるため、その説明を省略する。
【０３３５】
以上のとおり、本例の製造方法によれば、ＴＦＴ−Ａ、ＴＦＴ−Ｂ、およびＴＦＴ−Ｃのそれぞれに対して、ドーズ量を独立した条件に設定することにより、最適な電気的特性を有するＴＦＴを製造できる。また、熱処理温度が低いので、配線材料に対して耐熱性についての制約がなく、しかも、安価なガラス基板７０１を用いることができる。
【０３３６】
（第１６の実施例）
図３８は、本例のアクティブマトリクス基板に形成したＴＦＴの構成を模式的に示す断面図である。
【０３３７】
図３８において、本例のアクティブマトリクス基板９００には、ガラス基板７０１の上に、ＴＦＴ−Ａ、ＴＦＴ−Ｂ、およびＴＦＴ−Ｃが形成されている。
【０３３８】
第１４の実施例の説明で述べたとおり、ＴＦＴ−ＡおよびＴＦＴ−Ｂのソース・ドレイン領域７１２、７１３、７２２、７２３は、不純物濃度が１×１０19／ｃｍ3以上の高濃度領域であり、ゲート電極７１５、７２５に対してセルフアライン的に形成されている。
【０３３９】
ＴＦＴ−Ｃのソース・ドレイン領域９３２、９３３では、ゲート電極９３５の端部近くに位置する部分は、不純物濃度が１×１０19／ｃｍ3 以下の低濃度ソース・ドレイン領域９３２ｂ、９３３ｂであり、その他の領域は、不純物濃度が１×１０19／ｃｍ30以上の高濃度コンタクト領域９３２ａ、９３３ａになっている。
【０３４０】
従って、ＴＦＴ−Ｃは、オフ電流が小さい。また、ソース・ドレイン領域９３２、９３３には、高濃度コンタクト領域９３２ａ、９３３ａが形成されているため、ソース・ドレイン領域９３２、９３３全体としての電気的抵抗が低い。しかも、ソース電極およびドレイン電極を高濃度コンタクト領域９３２ａ、９３３ａに対して接続することができるので、そこでのコンタクト抵抗を低減することもできる。
【０３４１】
このような構成のアクティブマトリクス基板の製造方法を、図３７を参照して説明する。
【０３４２】
図３９は、本例のアクティブマトリクス基板の製造方法を示す工程断面図である。
【０３４３】
まず、図３９（ａ）に示すように、ガラス基板７０１の表面側に膜厚が約５００Åの多結晶シリコン膜を形成した後に、それをパタンニングして、シリコン膜７１０、７２０、９３０を形成する。ここで、シリコン膜９３０は、ＴＦＴ−Ｃを形成するためのシリコン膜である（第１の工程）。
【０３４４】
次に、各シリコン膜７１０、７２０、９３０の表面側に膜厚が約１２００Åのゲート絶縁膜７１４、、７２４、９３４を形成する（第２の工程）。
【０３４５】
次に、ゲート絶縁膜７１４、７２４、９３４の表面にタンタル、アルミニウム、クロムなどからなる膜厚か約６０００Åのゲート電極７１５、７２５、９３５を形成する（第３の工程）。
【０３４６】
次に、矢印Ｉｏｎ−１で示すように、ゲート電極７１５、７２５、９３５をマスクとして、シリコン膜７１０、７２０、９３０に対して低濃度のリンイオンを打ち込む。
【０３４７】
この工程においては、図１６に示すイオン注入装置５０において、ＰＨ3を５％の濃度で含み、残部がＨ2ガスからなるドーピングガスから発生するすべてのイオンを約８０ｋｅＶのエネルギーでＰ+イオンのドーズ量として３×１０13／ｃｍ3から１×１０14／ｃｍ3 までの範囲になるように打ち込む（第１のイオン・ドーピング工程）。
【０３４８】
その結果、多結晶シリコン膜７１０、７２０、９３０は、リンイオンの濃度ピークが３×１０18／ｃｍ3から１×１０19／ｃｍ3   までの低濃度領域７１０ａ、７２０ａ、９３０ａとなる。
【０３４９】
続いて、図３９（ｂ）に示すように、図１６に示すイオン注入装置５０において、純水素からなるドーピングガスから発生するすべてのイオン（矢印Ｉｏｎ−２で示す。）を低濃度領域７１０ａ、７２０ａ、９３０ａに対して約２０ｋｅＶのエネルギーでＨ+イオンのドーズ量として１×１０14／ｃｍ2 から１×１０15／ｃｍ2までの範囲になるように打ち込む（第２のイオン・ドーピング工程）。
【０３５０】
その結果、低濃度領域７１０ａ、７２０ａ、９３０ａにおける水素イオンの濃度ピークは、６×１０18／ｃｍ3 から１×１０20／ｃｍ3までの範囲になる（以上、低濃度領域形成工程）。
【０３５１】
次に、図３９（ｃ）に示すように、シリコン膜７２０、９３０の側をレジスト９４０でマスクした後に、矢印Ｉｏｎ−３で示すように、低濃度領域７１０ａに対して高濃度のリンイオンを打ち込む（第４の工程）。
【０３５２】
ここで、レジスト９４０には、シリコン膜９３０の表面側のうち、高濃度コンタクト領域９３２ａ、９３３ａの形成予定領域に対応する位置に開口部９４１、９４２が形成されている。
【０３５３】
このイオン打ち込みにおいても、図１６に示すイオン注入装置５０を用いる。すなわち、ＰＨ3を５％の濃度で含み、残部がＨ2ガスからなるドーピングガスから発生するすべてのイオンを約８０ｋｅＶのエネルギーでＰ+イオンのドーズ量として１×１０15／ｃｍ2以上打ち込む。
【０３５４】
その結果、低濃度領域７１０ａは、ゲート電極７１５に対してセルフアライン的に形成されたリンイオンの濃度ピークが１×１０20／ｃｍ3以上のソース・ドレイン領域７１２、７１３（ｎ+高濃度領域）となる。また、シリコン膜７１０のうち、ゲート電極７１５の直下に位置する部分がチャネル形成領域７１１となる。
【０３５５】
一方、シリコン膜９３０の低濃度領域９３０ａには、リンイオンの濃度ピークが１×１０20／ｃｍ3以上の高濃度コンタクト領域９３２ａ、９３３ａが形成され、高濃度のイオンが打ち込まれなかった部分は、リンイオンの濃度ピークが３×１０18／ｃｍ3から１×１０19／ｃｍ3までの低濃度ソース・ドレイン領域９３２ｂ、９３３ｂとなる。
【０３５６】
次に、図３９（ｄ）に示すように、シリコン膜７１０、９３０の側をレジスト９５０でマスクした後に、矢印Ｉｏｎ−４で示すように、低濃度領域７２０ａに対して高濃度のポロンイオンを打ち込む（第５の工程）。
【０３５７】
このイオン打ち込みにおいても、図１６に示すイオン注入装置５０を用いる。すなわち、Ｂ2 Ｈ6  を５％の濃度で含み、残部がＨ2ガスからなるドーピングガスから発生するすべてのイオンを約８０ｋｅＶのエネルギーでＢ+  イオンのドーズ量として１×１０15／ｃｍ2以上打ち込む。その結果、低濃度領域７２０ａは、ゲート電極７２５に対してセルフアライン的に形成されたリンイオンの濃度ピークが１×１０20／ｃｍ3以上のソース・ドレイン領域７２２、７２３（ｐ+高濃度領域）となる。また、シリコン膜７２０のうち、ゲート電極７２５の直下に位置する部分がチャネル形成領域７２１となる。
【０３５８】
しかる後に、不純物を打ち込んだ多結晶シリコン膜７１０、７２０、９３０に窒素雰囲気中で温度が約３００℃の条件で約７時間の熱処理を行なって、不純物を活性化する。
【０３５９】
以降の工程は、通常のＴＦＴ製造方法と同様であるため、その説明を省略する。
【０３６０】
以上のとおり、本例の製造方法によれば、ＴＦＴ−Ａ、ＴＦＴ−Ｂ、およびＴＦＴ−Ｃのそれぞれに対して、ドーズ量を独立した条件に設定することにより、最適な電気的特性を有するＴＦＴを製造できる。また、熱処理温度が低いので、配線材料に対して耐熱性についての制約がなく、しかも、安価なガラス基板７０１を用いることができる。
【０３６１】
なお、第１４ないし第１６の実施例において、低濃度領域形成工程は、第３、第４、および第５の工程のうちのいずれの工程の後に行なってもよい。また、第４の工程と第５の工程の順序を入れ換えてもよい。さらに、第１の工程を行なう前にガラス基板７０１の上に膜厚が約２０００Åのシリコン酸化膜を形成しておき、ガラス基板７０１の側から素子部に重金属類が拡散することを防止してもよい。さらに、第１１ないし第１３の実施例で説明したソース・ドレイン構造のように、ソース・ドレイン領域を２層のシリコン膜で形成してもよい。
【産業上の利用可能性】
【０３６２】
以上のとおり、本発明に係るアクティブマトリクス基板においては、画素郡のＴＦＴをオフセットゲーム構造またはＬＤＤ構造で構成する一方、駆動回路部では、ＴＦＴのソース・ドレイン領域を高濃度領域として形成し、かつ、セルフアライン構造にしてある。従って、本発明によれば、駆動回路部のＴＦＴのオン電流特性、および画素部のＴＦＴのオフ電流特性のいずれをも向上できるので、液晶表示パネルの表示の品位を向上することができる。
【０３６３】
このようなアクティブマトリクス基板の製造方法たおいて、画素部の側に低濃度領域を形成する工程では、低濃度の不純物を駆動回路部側にも打ち込み、駆動回路部側に打ち込んだ高濃度の不純物によって、そこに高濃度領域を形成する。従って、マスキング回数を最小限に抑えながら、各領域の不純物濃度を独立して制御できる。それ故、同一基坂上に異なるタイブのＴＦＴを容易に形成できる。また、マスクパターンによって、オフセットゲート構造またはＬＤＤ構造を備えたＴＦＴを形成するので、ゲート電極に対るオーバーエッチングを行なわない。それ故、ゲート長を精度よく制御できるため、電気的特性の安定したＴＦＴを製造できれ。またＴＦＴの微細化が容易である。
【０３６４】
本発明に係る導電性シリコンの製造方法においては、不純物ガスを含み、残部が純水素ガスを含み、残部が純水素ガスである混合ガスから生成する全てのイオンを質量分離することなくシリコン膜に打ち込んだ後に、純水素ガスから生成されるイオンを質量分離することなくシリコン膜に打ち込む。このような方法によれば、シリコン膜を約３００℃以上、たとえば、３００℃から４５０℃の温度範囲に加熱することによって、ドーズ量が１×１０14／ｃｍ3の低濃度の不純物でも活性化することができる。従って、低温プロセスでも、低濃度ソース・ドレイン領域を形成できるので、ＬＤＤ構造のＴＦＴをガラス基板上に形成できる。またゲート配線などに対する耐熱面での制約が緩和されるので、電気的抵抗の小さな電極材料を用いることができる。それ故、アクティブマトリクス基板において、ゲート信号の遅延を小さくできるので、液晶表示パネルにおける表示の品位を向上することができる。さらに、質量分離を行わずに打ち込むので、基板の広い面積にイオンを打ち込むことができる。
【０３６５】
また、不純物ガスを含み、残部が純水素ガスである混合ガスから生成する全てのイオンを質量分離することなくシリコン膜に打ち込むことによって、高濃度領域も低温プロセスで形成できる。従って、駆動画路部および画素部にタイブの異なるＴＦＴを備えるアクティブマトリク基板を低温プロセスで製造することができる。
【図面の簡単な説明】
【０３６６】
【図１】駆動回路内蔵型のナクティプマトリクス基板の概略ブロック図である。
【図２】アクティブマトリクス基板の画素部の構成を模式的に示す概略ブロック図である。
【図３】液晶表示パネルの基本的な構成を模式的に示す断面図である。
【図４】本発明の第１の実施例に係るアクティブマトリクス基板の画素部および駆動回路に形成されているＴＦＴの構造を模式的に示す断面図である。
【図５】図４のアクティブマトリクス基板の製造方法を示す工程断面図である。
【図６】ｎチャネル型のＴＦＴにおいて、ソース・ドレイン領域の不純物濃度を変えたときのゲート電圧Ｖｇとドレイン電流Ｉｄとの関係を示すグラフ図である。
【図７】本発明の第２の実施例に係るアクティブマトリクス基板の画素部および駆動回路部に形成されているＴＦＴの構造を模式的に示す断面図である。
【図８】図７のアクティブマトリクス基板の製造方法を示す工程断面図である。
【図９】本発明の第３の実施例に係るアクティブマトリクス基板の画素部に形成されているＴＦＴの構造を模式的に示す断面図である。
【図１０】ソース・ドレイン領域へのイオンのドーズ量と、ＩＴＯ−ソース・ドレイン領域間でのコンタクト抵抗との関係を示すグラフである。
【図１１】図９のアクティブマトリクス基板の製造方法を示す工程断面図である。
【図１２】本発明の第４の実施例に係るアクティブマトリクス基板の画素部に形成されているＴＦＴの構造を模式的に示す断面図である。
【図１３】図１２のアクティブマトリク基板の製造方法を示す工程断面図である。
【図１４】本発明の第５の実施例に係るアクティブマトリクス基板の画素部および駆動回路部に形成されているＴＦＴの構造を模式的に示す断面図である。
【図１５】図１４のアクティブマトリクス基板の製造方法を示す工程断面図である。
【図１６】本発明の第６、第７の実施例に係る導電性シリコン膜の製造方法において使用するイオン注入装置の概略構成図である。
【図１７】本発明の第６の実施例に係るｎ型の導電性シリコン膜の製造方法において、多結晶シリコン膜への水素イオンのドーズ量と、シート抵抗値との関係を示すグラフ図である。
【図１８】本発明の第６の実施例に係るｎ型の導電性シリコン膜の製造方法において、第１のドーピング工程でのリンイオンのドーズ量と、シート抵抗値との関係を示すグラフ図である。
【図１９】本発明の第７の実施例に係るｐ塾の導電性シリコン膜の製造方法において、多結晶シリコン膜への水素イオンのドーズ量と、シート抵抗値との関係を示すグラフ図である。
【図２０】本発明の第７の実施例に係るｐ型の導電性シリコン膜の製造方法において、第１のドーピング工程でのボロンイオンのドーズ量と、シート抵抗値との関係を示すグラフ図である。
【図２１】本発明の第８の実施例に係るＴＦＴの構造を模式的に示す断面図である。
【図２２】図２１のＴＦＴの製造方法を示す工程断面図である。
【図２３】図２１のＴＦＴにおけるＰ+ のドーズ量と、ドレイン電流との関係を示すグラフ図である。
【図２４】本発明の第９の実施例に係るＴＦＴの構造を模式的に示す断面図である。
【図２５】図２４のＴＦＴの製造方法を示す工程断面図である。
【図２６】本発明の第１０の実施例に係るＴＦＴの構造を模式的に示す断面図である。
【図２７】図２６のＴＦＴの製造方法を示す工程断面図である。
【図２８】本発明の第１１の実施例に係るＴＦＴの構造を摸式的に示す断面図である。
【図２９】図２８のＴＦＴの製造方法を示す工程断面図である。
【図３０】本発明の第１２の実施例に係るＴＦＴの構造を模式的に示す断面図である。
【図３１】図３０のＴＦＴの製造方法を示す工程断面図である。
【図３２】本発明の第１３の実施例に係るＴＦＴの構造を模式的に示す断面図である。
【図３３】図３２のＴＦＴの製造方法を示す工程断面図である。
【図３４】本発明の第１４の実施例に係るアクティブマトリクス基板の画素部および駆動回路部に形成されているＴＦＴの構造を模式的に示す断面図である。
【図３５】図３４のアクティブマトリクス基板の製造方法を示す工程断面図である。
【図３６】本発明の第１５の実施例に係るアクティブマトリクス基板の画素部および駆動回路部に形成されているＴＦＴの構造を模式的に示す断面図である。
【図３７】図３６のアクティブマトリクス基板の製造方法を示す工程断面図である。
【図３８】本発明の第１６の実施例に係るアクティブマトリクス基板の画素部および駆動回路部に形成されているＴＦＴの構造を模式的に示す断面図である。
【図３９】図３８のアクティブマトリクス基板の製造方法を示す工程断面図である。
【図４０】従来のＴＦＴの製造方法を示す工程断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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