(57)【要約】【課題】回路規模が小さく、デューティー比５０％のクロックを出力する分周分数回路と、この分周回路を備えたデータ伝送装置を提供する。【解決手段】分数分周回路は、複数のマスタースレーブフリップフロップで構成され、クロック信号を分周比１／Ｎ（Ｎは整数）で分周する整数分周回路と、前記マスタースレーブフリップフロップのマスター段及びスレーブ段から出力される複数の信号が入力され、前記クロック信号を分周比２／Ｎで分周したデューティー比５０％の信号を出力する論理回路を有する。データ伝送装置はＰＬＬの出力する逓倍クロックと、逓倍クロックを分数分周回路で分周したクロックをチャネル毎に切り替え可能に構成されている。【選択図】  図１
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【特許請求の範囲】
【請求項１】
複数のマスタースレーブフリップフロップで構成され、クロック信号を分周比１／Ｎ（Ｎは整数）で分周する整数分周回路と、前記マスタースレーブフリップフロップのマスター段及びスレーブ段から出力される複数の信号が入力され、前記クロック信号を分周比２／Ｎで分周したデューティー比５０％の信号を出力する論理回路を有することを特徴とする分数分周回路。    
【請求項２】
前記論理回路に、前記マスタースレーブフリップフロップのマスター段又はスレーブ段から出力される信号が入力され、前記クロック信号と同じ波形で異なる位相をもつクロック信号と同期を取って出力するデータラッチ回路を有することを特徴とする請求項１記載の分周分数回路。  
【請求項３】
受信信号をシリアルパラレル変換して出力する受信回路と、送信信号をパラレルシリアル変換して出力する送信回路と、参照クロック信号を逓倍して逓倍クロック信号を出力するＰＬＬと、前記逓倍クロック信号を分周比２／Ｎ（Ｎは整数）で分周した信号を出力する分数分周回路とを有し、前記分数分周回路は、複数のマスタースレーブフリップフロップで構成され、前記逓倍クロック信号を分周比１／Ｎで分周する整数分周回路と、前記マスタースレーブフリップフロップのマスター段及びスレーブ段から出力される複数の信号が入力され、前記逓倍クロック信号を分周比２／Ｎ（Ｎは整数）で分周した信号を出力する論理回路とで構成されており、前記受信回路及び送信回路は前記逓倍クロック信号と前記分数分周回路の出力するクロック信号を選択的に切り替えて動作するように構成されていることを特徴とするデータ伝送装置。  
【請求項４】
前記論理回路に、前記マスタースレーブフリップフロップのマスター段又はスレーブ段から出力される信号が入力され、前記逓倍クロック信号と異なる位相をもつクロック信号と同期を取って出力するデータラッチ回路を有することを特徴とする請求項３記載のデータ伝送装置。
【請求項５】
前記論理回路の出力信号波形のデューティー比が５０％であることを特徴とする請求項３又は４記載のデータ伝送装置。  
【請求項６】
前記整数分周回路が、前記逓倍クロック信号を分周して前記ＰＬＬの位相比較器に出力する分周回路を構成するものであることを特徴とする請求項３乃至５のいずれか１項記載のデータ伝送装置。
【請求項７】
前記受信回路及び送信回路の組を１チャネルとして複数のチャネルを備え、チャネル毎に前記逓倍クロック信号と前記分数分周回路の出力するクロック信号を選択できように構成されていることを特徴とする請求項３乃至６のいずれか１項記載のデータ伝送装置。    
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、分数分周回路及びこれを用いたデータ伝送装置に係り、特に、高速通信に用いられるデータ伝送装置に複数種類のクロックを供給するのに好適な分数分周回路とこれを用いたデータ伝送装置に関する。
【背景技術】
【０００２】
従来の高速インターフェース回路は、外部データを受信しシリアルパラレル変換する受信回路（ＲＸ）、内部データをパラレルシリアル変換し出力する送信回路（ＴＸ）、及び外部からの参照クロックを逓倍してＲＸ及びＴＸに供給するＰＬＬから構成される。ＲＸとＴＸが組となって構成されるチャネルを複数備える装置においては、通常１つのＰＬＬで複数のチャネルにクロックを共通に供給する。しかし、この場合チャネル毎にデータ速度を変更することができない。クロックを分周回路で分周してデータ速度を変更することも考えられるが、データ速度比が整数でない場合実現が困難であった。
【０００３】
分周比（１／Ｎ）のＮが整数でない分周回路として図５に示すような回路が分数分周回路として知られている。（特許文献１参照）図５の分数分周回路は加算器等を使用しており、回路規模が大きくなる。さらに、分周比を時間的に変化させ、平均として目的の分数分周された出力を得る構成であり、デューティー比５０％の波形が必要なＲＸ及びＴＸに供給するクロックとしては到底使用できない。このため、従来は図６（ａ）に示すようにチャネル毎にＰＬＬを設けたり、図６（ｂ）に示すように２つのＰＬＬを複数のチャネルで共有する構成となっていた。
【特許文献１】特開２００１−２５１１８１号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来の分数分周回路は回路規模が大きく、時間的に一定の分周比で動作するものではなかった。また、従来の複数のチャネルを有し、チャネル毎にデータ速度を変更可能なデータ伝送装置は複数のＰＬＬを有する構成であるため回路規模が増大し、これに伴い消費電力も増大するという欠点が有った。
【課題を解決するための手段】
【０００５】
上記の課題を解決するため本発明の分数分周回路は、複数のマスタースレーブフリップフロップで構成され、クロック信号を分周比１／Ｎ（Ｎは整数）で分周する整数分周回路と、前記マスタースレーブフリップフロップのマスター段及びスレーブ段から出力される複数の信号が入力され、前記クロック信号を分周比２／Ｎで分周したデューティー比５０％の信号を出力する論理回路を有することを特徴とする。    
【０００６】
また、前記論理回路に、前記マスタースレーブフリップフロップのマスター段又はスレーブ段から出力される信号が入力され、前記クロック信号と異なる位相をもつクロック信号と同期を取って出力するデータラッチ回路を有することを特徴とする。  
【０００７】
本発明のデータ伝送装置は、受信信号をシリアルパラレル変換して出力する受信回路と、送信信号をパラレルシリアル変換して出力する送信回路と、参照クロック信号を逓倍して逓倍クロック信号を出力するＰＬＬと、前記逓倍クロック信号を分周比２／Ｎ（Ｎは整数）で分周した信号を出力する分数分周回路とを有し、前記分数分周回路は、複数のマスタースレーブフリップフロップで構成され、前記逓倍クロック信号を分周比１／Ｎで分周する整数分周回路と、前記マスタースレーブフリップフロップのマスター段及びスレーブ段から出力される複数の信号が入力され、前記逓倍クロック信号を分周比２／Ｎ（Ｎは整数）で分周した信号を出力する論理回路とで構成されており、前記受信回路及び送信回路は前記逓倍クロック信号と前記分数分周回路の出力するクロック信号を選択的に切り替えて動作するように構成されていることを特徴とする。  
【０００８】
また、前記論理回路に、前記マスタースレーブフリップフロップのマスター段又はスレーブ段から出力される信号が入力され、前記逓倍クロック信号と異なる位相をもつクロック信号と同期を取って出力するデータラッチ回路を有することを特徴とする。また、前記論理回路の出力信号波形のデューティー比が５０％であることを特徴とする
【０００９】
また、前記整数分周回路が、前記逓倍クロック信号を分周して前記ＰＬＬの位相比較器に出力する分周回路を構成するものであることを特徴とする。
【００１０】
さらに、前記受信回路及び送信回路の組を１チャネルとして複数のチャネルを備え、チャネル毎に前記逓倍クロック信号と前記分数分周回路の出力するクロック信号を選択できように構成されていることを特徴とする。
【発明の効果】
【００１１】
分数分周回路を通常の分周回路の一部に組み込んだ構成にし、その出力を活用したため、小面積、小消費電力でデータ伝送装置のクロックデータリカバリ動作、マルチプレクサ動作、及びデマルチプレクサ動作が可能になる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照して本発明の実施例を説明する。図１は実施例１の構成を示す図であり、図２はその動作を説明するためのタイミングチャートである。図１の分周分数回路は１／５分周回路１０の内部ノードＢ、内部ノードＣ、内部ノードＤ、及び内部ノードＥから信号を取り出して論理回路１５で処理することにより１／２．５分周クロック信号を出力することができる。
【００１３】
１／５分周回路１０はマスタースレーブフリップフロップ１、２、３及びＮＡＮＤゲート４で構成されている。Ｌ１及びＬ２、Ｌ３及びＬ４、Ｌ５及びＬ６はそれぞれマスター段及びスレーブ段を構成するデータラッチである。論理回路１５はデータラッチＬ７、Ｌ８及びＮＡＮＤゲート５、６、及び７で構成されている。データラッチＬ１−Ｌ７において、Ｄはデータ入力端子、／Ｑは反転信号出力端子である。
【００１４】
図１の１／２．５分周回路は０度、９０度、１８０度、及び２７０度の４相クロックで動作する。データラッチＬ１、Ｌ３、及びＬ５に０度のクロック信号が入力され、データラッチＬ７及びＬ８にそれぞれ９０度及び２７０度のクロック信号が入力される。
【００１５】
次に図２を用いて動作を説明する。図２は図１の分周回路の各ノードの信号波形を示すタイミングチャートである。１／５分周回路の各ノードＡ−Ｆには位相と極性が異なるがいずれにもクロック信号の５倍の周期を持つ信号が得られる。ノードＢとノードＤの波形は同じ波形で位相がクロック信号の１周期分異なる１／５分周波形である。ノードＤの波形を９０度のクロック信号が入力されるデータラッチＬ７でラッチした信号とノードＢの信号のＮＡＮＤを取るとノードＧにはローレベルの期間がクロック信号の１．２５周期の１／５分周波形が得られる。
【００１６】
同様にしてノードＥの信号を１８０度のクロックと位相が９０度異なる２７０度のクロックが入力されるデータラッチＬ８でラッチした信号とノードＣの波形のＮＡＮＤを取るとローレベルの期間がクロック信号の１．２５周期の１／５分周波形が得られる。ノードＧの信号とノードＨの信号は位相がクロック信号の１．２５周期分ずれており、これらの信号のＮＡＮＤを取るとＮＡＮＤゲート７の出力であるノードＩに周期がクロック信号の２．５周期の信号が得られる。すなわち、本発明によればデューティー比５０％の出力の得られる１／２．５分周回路が実現できることがわかる。
【００１７】
実施例２は、チャネル毎に別々のデータ速度を設定できる複数チャネルを有するデータ伝送装置に本発明を適用したものである。図３は本実施例のブロック図である。図３では１チャネル分の送信回路（ＴＸ）と受信回路（ＲＸ）を示している。本実施例ではＰＬＬ部に１／２．５分周回路を配置しクロックを２種類分配し、各ＴＸ、ＲＸに選択回路（ｓｅｌ）を配置して逓倍クロック（図３では３．１２５ＧＨｚと１．２５ＧＨｚ）を切り替えることで２種類のデータ速度に対応できるようにしたものである。
【００１８】
受信回路（ＲＸ）はクロックデータリカバリ回路（ＣＤＲ）とシリアルパラレル変換回路（ＤＥＭＵＸ）を有して構成されている。クロックデータリカバリ回路（ＣＤＲ）はフェーズインターポレータ部（ＰＩ）と受信用フリップフロップ（ＦＦ）と制御回路（ＣＮＴ）で構成される。フェーズインターポレータ部（ＰＩ）では、入力される差動クロック信号を２分周し、周期がそれらの１／２の４相クロック信号を生成し、受信したデータをＦＦにてラッチする。図３ではＦＦは１つのブロック図で代表させている。４相クロックでラッチされたＦＦの出力から制御回路（ＣＮＴ）はクロックとデータの位相関係を抽出し、フェーズインターポレータ部（ＰＩ）でのクロック出力の位相制御を行う。なお、この種のクロックデータリカバリ回路は本発明者により、特開２００３−３３３０２１号等で提案されている。また、ＦＦからのデータはシリアルパラレル変換回路（ＤＥＭＵＸ）へ転送される。シリアルパラレル変換回路（ＤＥＭＵＸ）ではクロックデータリカバリ回路（ＣＤＲ）で再生されたクロックを使用してシリアルパラレル変換が行われる。
【００１９】
送信回路（ＴＸ）はパラレルシリアル変換回路（ＭＵＸ）の出力をフリップフロップＦＦでクロック信号（図３では３．１２５ＧＨｚと１．２５ＧＨｚ）で同期をとって出力する。
【００２０】
図４は図３のＰＬＬ及び１／２．５分周回路の構成の要部を示すブロック図である。
ＰＬＬは位相比較器（ＰＤ）、チャージポンプ回路（ＣＰ）、ローパスフィルタ（ＬＦ）、電圧制御発振器（ＶＣＯ）、１／５分周回路（１／５）、及び１／２分周回路（１／２）で構成される。ＰＬＬはＰＤに差動で入力される参照信号（３１２．５ＭＨｚ）とＶＣＯの出力を１／５分周回路と１／２分周回路で１／１０分周した差動の信号の位相が一致するように動作して、ＶＣＯから参照信号を１０逓倍した４相のクロック信号（３．１２５ＧＨｚ）が出力される。
【００２１】
１／２．５分周回路は１／５分周回路（１／５）と１／２．５回路（１／２．５）で構成される。１／５分周回路（１／５）は図１の１／５分周回路１０に相当し、１／２．５回路は図１の論理回路１５に相当するものである。すなわち、本実施例ではＰＬＬを構成する１／５分周回路の内部信号を元にしてＰＬＬの出力の１／２．５分周出力を得ており、最小限の回路追加でチャネル毎にデータ速度を変更可能なデータ伝送装置を実現できる。
【００２２】
以上、本発明を実施例に即して説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲の各請求項の発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むものであることは勿論である。
【図面の簡単な説明】
【００２３】
【図１】本発明の実施例１の分周分数回路の構成を示す図である。
【図２】本発明の実施例１の分周分数回路の動作を説明するためのタイミングチャートである。
【図３】本発明の実施例２のデータ伝送装置の構成を示す図である。
【図４】本発明の実施例２のデータ伝送装置のＰＬＬ及び１／２．５分周回路の構成を示す図である。
【図５】従来の分数分周回路の構成を示す図である。
【図６】従来のデータ伝送装置の構成を示す図である。
【符号の説明】
【００２４】
１，２，３  マスタースレーブフリップフロップ
４，５，６，７  ＮＡＮＤゲート
Ｌ１，Ｌ２，Ｌ３，Ｌ４，Ｌ５，Ｌ６，Ｌ７，Ｌ８  データラッチ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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