(57)【要約】【課題】  半導体装置における、駆動電力の低下を抑え、かつ、消費電力の増加を抑える。【解決手段】  半導体基板と、半導体基板の主面に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極の両側の半導体基板表面付近に形成された拡散層と有するＭＩＳＦＥＴにおいて、更に、半導体基板の主面とは反対側の背面に、半導体基板を挟んでゲート電極に対向する位置に背面電極を形成する。そして、ゲート電極と背面電極とを電気的に接続した状態にして、同じ電圧がかかるようにする。【選択図】      図１
2005236180.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の主面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極の両側の前記半導体基板表面付近に形成された拡散層と、
前記半導体基板の主面とは反対側の背面に、前記半導体基板を挟んで前記ゲート電極に対向する位置に形成された背面電極と、
を備え、
前記ゲート電極と前記背面電極とには、同じ電圧がかかることを特徴とする半導体装置。
【請求項２】
前記半導体基板上を電気的に分離した複数の領域に分離する分離領域を備え、
前記ゲート絶縁膜及び前記ゲート電極及び前記拡散層は、前記分離領域に分離された複数の領域の、それぞれに形成され、
前記背面電極は、前記複数のゲート電極のうち、少なくとも１のゲート電極に対応して形成されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記拡散層に挟まれたチャネルがｎ型であるとき、
前記背面電極の仕事関数は、半導体基板の仕事関数以下であることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記拡散層に挟まれたチャネルがｐ型であるとき、
前記背面電極の仕事関数は、半導体基板の仕事関数以上であることを特徴とする請求項１から３のいずれかに記載の半導体装置。
【請求項５】
半導体基板の一面に、背面電極を形成する背面電極形成工程と、
前記半導体基板の前記一面とは反対側の面である主面の、前記半導体基板を挟んで前記背面電極と対向する位置に、ゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記ゲート絶縁膜上にゲート電極を形成するゲート電極形成工程と、
前記半導体基板の、前記ゲート電極の両側に、拡散層を形成する拡散層形成工程と、
前記背面電極と前記ゲート電極とを電気的に接続する接続配線を形成する接続配線形成工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項６】
前記背面電極形成工程の後、
前記半導体基板の所定の深さに、水素イオンを注入する注入工程と、
前記水素イオンを注入した位置付近から、前記主面側の半導体基板を剥離する剥離工程と、
を備えることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記背面電極形成工程は、
前記背面電極材料として、ポリシリコン膜を形成する工程と、
前記ポリシリコンを電極形状に加工する加工工程と、
前記ポリシリコンに所定の不純物を注入する注入工程と、
を備えることを特徴とする請求項５又は６に記載の半導体装置の製造方法。
【請求項８】
前記注入工程は、前記拡散層に挟まれたチャネル領域がｎ型である場合に、前記背面電極の仕事関数が、半導体基板の仕事関数以下となるように前記不純物の注入量を調整して行うことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記注入工程は、前記拡散層に挟まれたチャネル領域がｐ型である場合に、前記背面電極の仕事関数が、半導体基板の仕事関数以上となるように前記不純物の注入量を調整して行うことを特徴とする請求項７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体装置及び半導体装置の製造方法に関するものである。更に具体的には、ＭＩＳＦＥＴを備える半導体装置及びその製造方法として好適なものである。
【背景技術】
【０００２】
近年、半導体装置の微細化、高性能化に伴い、消費電力を低減させるため、電源電圧ＶＤＤの低減が図られている。一方、電源電圧ＶＤＤの低減に伴う駆動力の減少を抑えるためには、同時に、ゲート閾値電圧Ｖｔｈを小さくすることが望まれる。しかしながら、ゲート閾値電圧Ｖｔｈを小さくすると、オフ電流Ｉｏｆｆ（ゲート電極にかかる電圧ＶＧが０Vのときの、ドレイン電流ＩＤの値）が増加し、半導体集積回路の消費電力が増加してしまう。従って、閾値電圧Ｖｔｈの低減化が困難であった。
【０００３】
そこで、この問題を解決するため、ＤＴＭＩＳＦＥＴ（Dynamic Threshold Metal Insulator Semiconductor Field Effect Transistor）が提案されている。図１５は、従来のＤＴＭＩＳＦＥＴを説明するための模式図であり、図１５（ａ）は、上面を表し、図１５（ｂ）は、図１５（ａ）におけるＡ−Ａ´方向の断面を表している。
図１５（ａ）、１５（ｂ）に示すように、従来のＤＴＭＩＳＦＥＴにおいては、通常のＭＩＳＦＥＴと同様に、基板１０２の表面付近に形成されたソース１０４とドレイン１０８との間のチャネル領域上に、ゲート電極１０８が形成されている。ＤＴＭＩＳＦＥＴにおいては、このゲート電極の一箇所が、コンタクト１１０により、基板１０２に電気的に接続された構造となっている。
【０００４】
このような構造により、ゲート電極１０８にかけられた電圧は基板１０２に伝わり、バイアス効果が発生する。従って、ゲート電極１０８に電源がかけられたときのみ、即ち、トランジスタがオンのときのみ、ゲート閾値電圧Ｖｔｈを小さくすることができる。従って、電源電圧ＶＤＤが小さくても、駆動力を大きくすることができる。また、このとき、オン電流Ｉｏｎは大きくなるが、オフ電流Ｉｏｆｆを小さくすることができる（例えば、非特許文献１参照）。
【０００５】
【非特許文献１】F. Assaderaghi, S. Parke, D. Sinitsky, J. Bokor and P.K. Ko and Chenming Hu,  A dynamic threshold voltage MOSFET (DTMOS) for very low voltage operation,  IEEE Electron Device Letter, Vol. 15, No. 12, pp. 510-512, December 1994
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、上述のようなＤＴＭＩＳＦＥＴにおいても、基板の電気抵抗は、大きい。従って、基板への給電位置であるゲート電極と基板とのコンタクトから、離れている位置の基板に給電するには、ある程度の時間を要する。従って、閾値電圧Ｖｔｈの動作に、基板への給電が追いつかない場合がある。
【０００７】
以下、具体的に説明する。図１５（ａ）、（ｂ）を参照して、ゲート電極１０８と基板１０２とのコンタクト１１０からは離れた所に位置する基板１０２への給電は、基板１０２内を通して行われる。このとき、経路の幅（言い換えれば、ゲート長）ＬＧは非常に細いため、その電気抵抗は大きい。ゲート電極１０８直下の基板１０２のゲート幅ＷＧにおける単位長さあたりの電気抵抗をｒ、単位長さあたりの基板・拡散層間の接合容量をｃとすると、コンタクト１１０からｌはなれたところに給電するのに要する所要時間は、ｒｃｌ２と表される。従って、図１５に示すような構造のＤＴＭＩＳＦＥＴにおいて、コンタクト１１０の反対側の基板１０２にまで給電するには、ｒｃＷＧ２の時間が必要である。ここで、ゲート遅延時間を、τｐｄとすると、ｒｃＷＧ２≧τｐｄとなる場合がほとんどである。即ち、基板への給電によるＶｔｈの変化はトランジスタの駆動動作に追いつかず、配線負荷が大きな場合以外は、駆動力向上の効果は小さいものと考えられる。
【０００８】
また、電源電圧ＶＤＤは、基板と拡散層間のビルトインポテンシャル（built-in potential）Ｖｂｉより小さくなければならない。Ｖｂｉは、一般に、０．７V程度である。しかし、ＤＴＭＩＳＦＥＴでは、基板とソース電極との間に順方向のバイアス電圧をかける。従って、電源電圧ＶＤＤ＞Ｖｂｉとなると、電源電圧ＶＤＤの増加につれて、基板・ソース間のリーク電流が急速に増大してしまうため問題である。しかし、多くの集積回路において、Ｉ/Ｏ部など、電源電圧を高くしたい領域が存在する。このため、電源電圧ＶＤＤを、Ｖｂｉ以下にするという条件は、回路設計を困難にする。
【０００９】
従って、この発明は、以上のような問題を解決し、良好なデバイス特性を有するよう改良したＤＴＭＩＳＦＥＴを提供するものである。
【課題を解決するための手段】
【００１０】
この発明の半導体装置は、半導体基板と、
前記半導体基板の主面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極の両側の前記半導体基板表面付近に形成された拡散層と、
前記半導体基板の主面とは反対側の背面に、前記半導体基板を挟んで前記ゲート電極に対向する位置に形成された背面電極と、
を備え、
前記ゲート電極と前記背面電極とには、同じ電圧がかかるものである。
【００１１】
この発明の半導体装置の製造方法は、
半導体基板の一面に、背面電極を形成する背面電極形成工程と、
前記一面とは反対側の面である主面側の、前記半導体基板を挟んで前記背面電極と対向する位置に、ゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記ゲート絶縁膜上にゲート電極を形成するゲート電極形成工程と、
前記半導体基板の、前記ゲート電極の両側に、拡散層を形成する拡散層形成工程と、
前記背面電極と前記ゲート電極とを電気的に接続する接続配線を形成する接続配線形成工程と、
を備えるものである。
【発明の効果】
【００１２】
この発明において、ゲート電極と背面電極とが、基板を挟んで両側に形成されている。そして、ゲート電極と背面電極とには、同じ電圧がかけられている。従って、基板への給電効果を迅速に反映させるよう、迅速に基板に電圧を供給することができる。これにより、基板への給電によるゲート閾値電圧Ｖｔｈの変化を駆動動作に対応させて、駆動力を確保しつつ、消費電力を抑えた半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照して本発明の実施の形態について説明する。なお、各図において、同一または相当する部分には同一符号を付してその説明を簡略化ないし省略する。
【００１４】
実施の形態１．
図１は、この発明の実施の形態１におけるＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）１００を説明するためにその一部を示した斜視図である。また、図２は、ＭＩＳＦＥＴ１００を説明するための上面図であり、図３は、図２のＡ−Ａ´方向における断面図である。なお、図２では、例えば、Ｂで示す領域が、図１で示す領域に対応するものとしている。
【００１５】
図１に示すように、ＭＩＳＦＥＴ１００は、ｎチャネル型ＭＩＳＦＥＴである。ＭＩＳＦＥＴ１００において、Ｓｉ基板２の主面にソース４及びドレイン６が形成されている。このソース４/ドレイン６に挟まれたチャネル領域上に、ゲート絶縁膜８を介して、ゲート電極１０が形成されている。ゲート電極１０の両側には、スペーサ１２が形成されている。このような構造は、従来のトランジスタと同様のものである。
なお、この明細書においては、簡略化のため、Ｓｉ基板２の、ゲート電極１０等が形成されている側（即ち、図１においては、上側）の面を「主面」とし、主面とは反対側（即ち、図１においては、下側）の面を「背面」と称することとする。
【００１６】
ＭＩＳＦＥＴ１００においては、Ｓｉ基板２の背面側に、ボディ電極１４が形成されている。ボディ電極１４は、Ｓｉ基板２を挟んで、ゲート電極１０に対向する位置に形成されている電極である。配線部１５は、ゲート電極１０とボディ電極１４とを電気的に接続し、同電位をとることを概念的に示すためのものであり、この配線部１５に対応する実際の構造としては、後述する図３の配線１８及びプラグ２０のような構造がある。
【００１７】
図２、図３を参照して、Ｓｉ基板２上のゲート電極１０及びスペーサ１２が形成されていない部分には、絶縁膜１６ａが形成されている。即ち、絶縁膜１６ａは、ゲート電極１０及びスペーサ１２を埋め込むようにして、Ｓｉ基板２上に形成されている。また、絶縁膜１６ｂは、素子分離時等に形成された絶縁膜である。但し、図１では、簡略のため、絶縁膜１６等の図示を省いている。
【００１８】
再び、図２、図３を参照して、ゲート電極１０上と絶縁膜１６ａ上とに渡るようにして、配線１８が形成されている。また、絶縁膜１６ａ、１６ｂを貫通するようにしてプラグ２０が形成されている。配線１８とボディ電極１４とは、このプラグ２０により電気的に接続されている。また、配線１８の一部は、ゲート電極１０に重なるように形成されている。即ち、ゲート電極１０とボディ電極１４とは、配線１８及びプラグ２０を介して、電気的に接続され、同じ電圧がかけられるようになっている。
【００１９】
ところで、ボディ電極１４及びゲート電極１０は、共に、ポリシリコンに不純物を注入して形成されている。この不純物の注入により、ボディ電極１４の仕事関数Φｎが調整されている。具体的に、Ｓｉ基板２の仕事関数をΦＳとすと、ＭＩＳＦＥＴ１００はｎチャネル型のものであるから、仕事関数Φｎは、以下の式（１）を満たす。
Φｎ≦ΦＳ        ・・・・・・（１）
【００２０】
以上説明したように、実施の形態１においては、Ｓｉ基板２に給電してＳｉ基板２の電位を変えるためのボディ電極１４が、Ｓｉ基板２を挟んでゲート電極１０に対応する位置全面に形成されている。即ち、Ｓｉ基板２とボディ電極１４がゲート電極１０に対応する位置全面で接している。また、ゲート電極１０とボディ電極１４とには、同じ電圧が供給されている。従って、Ｓｉ基板２の電位は、ゲート電極１４の電圧が変化するのに伴って、迅速に変化する。これにより、閾値電圧Ｖｔｈは、ＭＩＳＦＥＴの動作に対応して、充分早く変化する。これにより、ＭＩＳＦＥＴにおいては、駆動力を確保すると共に、消費電力の低減を図ることができる。
【００２１】
ところで、従来のＤＴＭＩＳＦＥＴにおいては、ゲート電極と基板間のコンタクトがある基板の不純物濃度を高くしている。このため、例えば、コンタクトと基板との間に、ショットキーダイオードができても、ショットキーバリアの幅は小さく、トンネル効果でリーク電流が流れてしまう。また、ここで、コンタクト抵抗は、コンタクトの仕事関数には依存しない。
【００２２】
しかし、実施の形態１において説明した構造のＭＩＳＦＥＴ１００では、ボディ電極１４とＳｉ基板２とが接する部分は、ゲート電極１０とは、ゲート絶縁膜とＳｉ基板２の厚さ分しか離れていない。従って、不純物濃度を高くすると、トランジスタに悪影響を及ぼすことが考えられる。従って、実施の形態１においては、式（１）に表したように、ボディ電極１４の仕事関数Φｎが、Ｓｉ基板２の仕事関数Φｓ以下となるよう不純物濃度を設定している。これにより、ショットキーダイオードができないようにし、Ｓｉ基板２とボディ電極１４間の抵抗を小さくすることができる。
【００２３】
なお、実施の形態１においては、nチャネル型のＭＩＳＦＥＴ１００について説明した。しかしこの発明は、ｎチャネル型に限るものではなく、ｐチャネル型のＭＩＳＦＥＴであってもよい。この場合、逆方向のバイアスがかかるため、ボディ電極１４とＳｉ基板２との仕事関数の関係を、ｎチャネル型の場合とは逆に調整したものが好ましい。具体的には、ボディ電極１４の仕事関数Φｐが、以下の式（２）を満たすようにすることが好ましい。
Φｐ≧Φｓ        ・・・・・・（２）
なお、ここで、Φｓは、Ｓｉ基板２の仕事関数である。
【００２４】
但し、この発明においては、仕事関数を上記式（１）、式（２）の関係を満たすものに限るものではない。この発明は、仕事関数に関わらず、ボディ電極１４がＳｉ基板２背面に形成され、このボディ電極１４とゲート電極１０とにかけられる電圧が同じものであれば、ある程度の効果を得ることができる。
【００２５】
また、実施の形態１においては、Ｓｉ基板２を挟んでゲート電極１０とボディ電極１４とを形成する場合について説明した。しかし、この発明においてはこれに限るものではなく、ＳｉＧｅ等、他の半導体薄膜を挟んで、ボディ電極１４等を形成するものであってもよい。
【００２６】
また、実施の形態１においては、ゲート電極１０及びボディ電極１４は、共に、ポリシリコンに不純物を注入したものである場合について説明した。しかし、この発明において、これらの電極１０、１４は、メタル等の金属など、他の材料を用いたものであってもよい。また、ゲート電極１０とボディ電極１４とが同じ材料により形成されているものに限るものでもない。但し、ボディ電極１４の形成については、上記（１）又は（２）式のいずれかの関係を満たすように、その材料を選択するのが好ましい。
【００２７】
また、実施の形態１においては、ゲート電極１０とボディ電極１４とが、配線１８とプラグ２０とにより接続されている場合に付いて説明した。しかし、この発明においては、ゲート電極１０とボディ電極１４とが電気的に接続され、同じ電圧が供給されるものであればよく、接続の構造はこれに限るものではない。
【００２８】
また、この発明において、ゲート電極１０、ボディ電極１４、配線１８、その他の形状等は、この実施の形態１において説明し、あるいは、図示したものに限るものではない。これらは、この発明の範囲内で適宜選択し得るものである。
【００２９】
実施の形態２．
図４は、この発明の実施の形態２における半導体装置２００について説明するための断面図である。また、図５は、半導体装置２００の図４におけるＡ−Ａ´面における断面図である。
実施の形態２における半導体装置２００は、実施の形態１において説明したような背面にボディ電極を備える構造の、それぞれ、ｐチャネル型、ｎチャネル型のＭＩＳＦＥＴ２１０、２２０と、ボディ電極を有しないｎチャネル型のＭＩＳＦＥＴ２３０とを含むものである。
【００３０】
図４、図５に示すように、半導体装置２００においては、第１のＳｉ基板２２に、素子分離のための絶縁膜であるＳＴＩ（Shallow Trench Isolation）２４が形成され、各ＭＩＳＦＥＴ２１０、２２０、２３０を形成する領域が電気的に分離されている。なお、この実施の形態２において、簡略化のため、各ＭＩＳＦＥＴ２１０、２２０、２３０を形成する領域を、それぞれ、「領域２１０ａ」、「領域２２０ａ」、「領域２３０ａ」と称することとする。
【００３１】
また、各ＭＩＳＦＥＴ２１０、２２０、２３０において、第１のＳｉ基板２２の膜厚は、約１５０nmである。第１のＳｉ基板２２表面付近には拡散層であるソース/ドレイン２６が形成されている。ソース、ドレイン間のチャネル領域上には、ゲート酸化膜２８が形成されている。ゲート酸化膜２８の膜厚は、約２nmである。ゲート酸化膜２８上には、ゲート電極３０が形成されている。また、ゲート電極３０の両側にはスペーサ３２が形成されている。また、第１のＳｉ基板２２主面上には、ゲート酸化膜２８、ゲート電極３０、スペーサ３２を埋め込むようにして、絶縁膜３４が形成されている。また、絶縁膜３４上の所定の箇所には、配線３６が形成されている。
【００３２】
ｐチャネル型、ｎチャネル型のＭＩＳＦＥＴ２１０、２２０において、第１のＳｉ基板２２背面には、ボディ電極４０が形成されている。ボディ電極４０は、第１のＳｉ基板２２を挟んで、ゲート電極３０に対向するように形成されている。第１のＳｉ基板２背面全面には、ボディ電極４０を埋め込んで、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）４２、リン含有ＴＥＯＳ４４が形成され、更に、第２のＳｉ基板４６が貼り付けられている。
【００３３】
ｐチャネル型のＭＩＳＦＥＴ２１０において、ボディ電極４０の仕事関数Φ２１０は、ＳＴＩ２４で分離された領域２１０ａの第１のＳｉ基板２２の仕事関数Φｓに対して、以下の式（３）の関係を満たす。
Φ２１０≧Φｓ        ・・・・・・（３）
一方、ｎチャネル型のＭＩＳＦＥＴ２２０において、ボディ電極４０の仕事関数Φ２２０は、ＳＴＩ２４で分離された領域２２０ａの第１のＳｉ基板２２の仕事関数Φｓに対して、以下の式（４）の関係を満たす。
Φ２２０≦Φｓ        ・・・・・・（４）
【００３４】
また、図５に示すように、ｐチャネル型、ｎチャネル型の各ＭＩＳＦＥＴ２１０、２２０において、ゲート電極３０と配線３６との間に挟まれた絶縁膜３４の一箇所には、絶縁膜３４を貫通して、ゲート電極３０と配線３６とを接続するプラグ４８が設けられている。また、ゲート電極３０が形成されておらず絶縁膜３４が直接ＳＴＩ２４上に形成されている部分であって、かつ、配線３６とボディ電極４０とに挟まれた部分の絶縁膜３４及びＳＴＩ２４には、絶縁膜３４及びＳＴＩ２４を貫通して、ボディ電極４０とゲート電極３０とを接続するプラグ５０が設けられている。即ち、各ＭＩＳＦＥＴ２１０、２２０において、ゲート電極３０とボディ電極４０とは、プラグ４８と配線３６とプラグ５０とにより、電気的に接続され、同一の電圧がかかるようになっている。なお、ｎチャネル型ＭＩＳＦＥＴ２３０においては、ボディ電極４０は形成されていない。
【００３５】
図６は、実施の形態２における半導体装置２００の製造方法について説明するためのフロー図であり、図７〜図１３は、半導体装置２００の製造過程における状態を説明するための断面模式図である。なお、図７〜図１１は、図４に対して上下が逆さの状態、即ち、背面が上の状態で表している。
以下、図４〜図１３を参照して、この発明の実施の形態２における半導体装置２００の製造方法について、詳細に説明する。
【００３６】
まず、図７に示すように、第１のＳｉ基板２２上にＳＴＩ２４を形成し、第１のＳｉ基板２２上を各領域２１０ａ、２２０ａ、２３０ａに分離する（ステップＳ２）。ここでは、まず、第１のＳｉ基板２２上に、約１００nmのシリコン窒化膜を堆積し、その上に、露光、現像処理等によりレジストマスクを形成する。その後、このレジストマスクを用いて、シリコン窒化膜をエッチングし、更に、第１のＳｉ基板２２を、深さ約３００nmまでエッチングする。その後、ＣＶＤ（Chemical Vapor Deposition）法により、第１のＳｉ基板２２上に、シリコン酸化膜を、膜厚約６００nmに堆積し、ＣＭＰ（Chemical Mechanical Polishing）を行うことによりＳｉ基板２２上が各領域２１０ａ、２２０ａ、２３０ａに分離される。なお、ここで、シリコン窒化膜は、ＣＭＰにおけるストッパ膜の役割を果たし、ＣＭＰ及びその後の洗浄処理等により第１のＳｉ基板２２上からは除去される。
【００３７】
次に、第１のＳｉ基板２２の領域２１０ａに、リンをイオン打ち込みし、ｎＷＥＬＬを形成する。また、領域２２０ａ、２３０ａに、ボロンをイオン打ち込みし、ｐＷＥＬＬを形成する（ステップＳ４）。
【００３８】
次に、第１のＳｉ基板２２上全面に、ポリシリコン膜５２を堆積する（ステップＳ６）。ポリシリコン膜５２は、ボディ電極４０形成用の材料膜である。ポリシリコン膜５２は、ＣＶＤ法により、膜厚約２００nmに堆積する。その後、図８に示すように、領域２１０ａをレジストマスク５４で覆い、これをマスクとして、領域２２０ａ、２３０ａに、ボロンをイオン打ち込みする（ステップＳ８）。具体的に、ボロンイオン注入量は、約４×１０１５cm-2であり、注入エネルギーは約１０keVである。これは、領域２２０ａにおいて、第１のＳｉ基板２２中のボロン濃度よりも、ポリシリコン膜５２中のボロン濃度が大きくなるように設定したものである。これにより、ボディ電極４０の仕事関数が上図式（５）に満たすように、制御される。
【００３９】
その後、レジストマスク５４を除去し、逆に、領域２２０ａ、２３０ａを覆うようにレジストマスクを形成する。その後、これをマスクとして、領域２１０ａに、リンをイオン打ち込みする（ステップＳ１０）。具体的に、リンイオン注入量は、約４×１０１５cm-2であり、注入エネルギーは約３０keVである。これは、領域２１０ａにおいて、第１のＳｉ基板２２中のリン濃度よりも、ポリシリコン膜５２中のリン濃度が大きくなるように設定したものである。これにより、ボディ電極４０の仕事関数が上図式（４）に満たすように、制御される。
【００４０】
次に、図９に示すように、ポリシリコン膜５２をボディ電極４０の形状に加工する（ステップＳ１２）。ここでは、露光、現像により、ポリシリコン膜５２上にレジストマスクを形成し、このレジストマスクをマスクとして、ポリシリコン膜５２をエッチングした後、レジストマスクを除去する。
【００４１】
次に、図１０に示すように、ボディ電極４０を埋め込むようにして、ＴＥＯＳ４２をＣＶＤ法により堆積する（ステップＳ１４）。その後、ＣＭＰにより、平坦化（ステップＳ１６）を行う。ＣＭＰ後、ＴＥＯＳ４２の膜厚は、約３００nmになるようにする。その後、ＴＥＯＳ４２上に、ＣＶＤ法により、リン含有ＴＥＯＳ４４を堆積する（ステップＳ１８）。その後、リフローを行う（ステップＳ２０）。これにより、リン含有ＴＥＯＳ４４の表面の平坦性が高められる。また、リン含有ＴＥＯＳ４４を用いることにより、低温で、密着性のよい膜を形成することができる。ここで、リン含有ＴＥＯＳ４４の膜厚も、約３００nmとする。
【００４２】
次に、図１１に示すように、第１のＳｉ基板２２の表面、即ち、ＴＥＯＳ４２と第１のＳｉ基板２２との界面から、深さ約１５０nmの位置に、水素イオン５６を打ち込む（ステップＳ２２）。ここで、水素イオン５６の注入量は、約５×１０１６cm-2とし、注入エネルギーは約９０keVとする。その後、リン含有ＴＥＯＳ４４上に、第２のＳｉ基板４６を貼り付ける（ステップＳ２４）。
【００４３】
次に、約６００℃、約１８００秒間の熱処理を加え、図１２に示すように、第１のＳｉ基板２２の主面側を、水素イオン５６が打ち込まれた部分から剥離する（ステップＳ２６）。これにより、第１のＳｉ基板２２の膜厚は、約１５０nmとなる。なお、以下、図１２〜図１４においては、主面側が上側になるように記載されている。
【００４４】
次に、第１のＳｉ基板２２の主面側に、熱酸化により、Ｓｉ酸化膜からなるゲート酸化膜２８を形成する（ステップＳ２８）。ゲート酸化膜２８の膜厚は、約２nmとする。
【００４５】
図１３に示すように、ゲート酸化膜２８上に、ＣＶＤ法により、ポリシリコン膜５８を堆積する（ステップＳ３０）。ポリシリコン膜５８は、ゲート電極３０を形成するための材料膜である。ポリシリコン膜５８の膜厚は、約２００nmとする。次に、領域２１０ａを覆うように、レジストマスク６０を形成する。レジストマスク６０をマスクとして、領域２２０ａ、２３０ａのポリシリコン膜５８に、ボロンイオンを打ち込む。このときの注入量は、約４×１０１５cm-2、注入エネルギーは、約１０keVである。
【００４６】
次に、レジストマスク６０を除去し、領域２２０ａ、２３０ａを覆うように、レジストマスクを形成する。このレジストマスクをマスクとして、領域２１０ａのポリシリコン膜５８に、リンイオンを打ち込む（ステップＳ３４）。このときの注入量は、約４×１０１５cm-2、注入エネルギーは、約３０keVである。その後、レジストマスクを除去する。
【００４７】
次に、図１４に示すように、ポリシリコン膜５８をゲート電極３０の形状に加工する（ステップＳ３６）。ここでは、ポリシリコン膜５８上に、露光、現像処理により、レジストマスクを形成し、これをマスクとして、ポリシリコン膜５６をエッチングする。その後レジストマスクを除去する。
【００４８】
次に、レジストマスクを用いて、領域２２０ａ、２３０ａには、Ａｓイオンを打ち込む（ステップＳ３８）。ここでの注入量は、約５×１０１４cm-2、注入エネルギーは、約５keVである。また、領域２１０ａには、ボロンをイオン打ち込みする（ステップＳ４０）。ここでの注入量は、約約５×１０１４cm-2、注入エネルギーは、約１keVである。
【００４９】
次に、ゲート電極３０の側壁に、スペーサ３２を形成する（ステップＳ４２）。ここでは、ゲート電極３０を埋め込んで、ＣＶＤ法により酸化膜を約６０nm堆積する。その後、異方性エッチングにより、ゲート電極３０側壁にのみ酸化膜を残し、スペーサ３２が形成される。
【００５０】
更に、レジストマスクを形成し、これを用いて、領域２２０ａ、２３０ａには、Ａｓイオンを打ち込む（ステップＳ４４）。ここでの注入量は、約２×１０１５cm-2、注入エネルギーは、約３０keVである。一方、領域２１０ａには、ボロンをイオン打ち込みする（ステップＳ４４、４６）。ここでの注入量は、約２×１０１５cm-2、注入エネルギーは、約５keVである。その後、活性化のための、熱処理をおこなう（ステップＳ４８）。これにより、図１４に示すように、各領域に、拡散層であるソース/ドレイン２６が形成される。
【００５１】
次に、図４、図５に示すように、ゲート電極３０を埋め込むようにして、絶縁膜３４を形成する（ステップＳ５０）。次に、レジストマスクを用いて、エッチングにより、絶縁膜３４及び第１のＳｉ基板２２にホールを形成する（ステップＳ５２）。ここでは、各トランジスタ２１０、２２０のそれぞれにおいて、それぞれプラグ４８、５０に対応する２つのホールを形成する。即ち、１のホールは、絶縁膜３４を貫通して、ゲート電極３０の一箇所に至るものである。また、他方のホールは、ゲート電極３０が形成されておらず、絶縁膜３４が直接第１のＳｉ基板２２上に形成されている部分に形成され、絶縁膜と第１のＳｉ基板２２とを貫通してボディ電極４０の一箇所に至るものである。
【００５２】
次に、ホール内に、メタルを埋め込み（ステップＳ５４）、ＣＭＰにより絶縁膜３４表面が露出するところまで平坦化する（ステップＳ５６）。これにより、プラグ４８、５０が形成される。その後、プラグ４８、５０に接続する配線３６を、絶縁膜３４上に形成する（ステップＳ５８）。これにより、ゲート電極３０とボディ電極４０とが、プラグ４８と配線３６とプラグ５０により電気的に接続されされる。
その後、必要に応じて、層間絶縁膜の形成、多層配線の形成等を行うことにより、所望の半導体装置を得ることができる。
【００５３】
以上説明したように、この実施の形態２の半導体装置２００の、ＭＩＳＦＥＴ２１０、２２０においては、ボディ電極４０とゲート電極３０とが、第１のＳｉ基板２２を挟んで直接対向して形成されている。また、ボディ電極４０とゲート電極３０とには、同じ電圧が加えられる。従って、実施の形態１において説明したのと同様に、第１のＳｉ基板２２の電位は、ゲート電極３０の電圧が変化するのに伴って、迅速に変化する。これにより、各ＭＩＳＦＥＴ２１０、２２０における閾値電圧Ｖｔｈは、ＭＩＳＦＥＴの動作に対応して、充分早く変化する。これにより、ＭＩＳＦＥＴ２１０、２２０においては、駆動力を確保すると共に、消費電力の低減を図ることができる。
【００５４】
また、実施の形態２と同様に、各ＭＩＳＦＥＴ２１０、２２０においては、それぞれ、仕事関数を調整して、ボディ電極４０が形成されている。従って、ショットキーダイオードができないようにし、第１のＳｉ基板２２とボディ電極４０との間の抵抗を小さくすることができる。
【００５５】
また、実施の形態２における半導体装置２００においては、背面側に、ボディ電極４０を有しないＭＩＳＦＥＴ２３０も同時に形成することができる。上記のような構造であっても、ボディ電極４０に電圧をかける場合、第１のＳｉ基板２２とソース間においては、順方向のバイアスがかかる。従って、通常のＭＩＳＦＥＴより、リーク電流が多少大きくなってしまい、特に、電源電圧ＶＤＤが大きな場合には無視できない場合もある。しかし、実施の形態２の半導体装置２００のように、ボディ電極４０を有するものと有しないものとを同時に形成することにより、例えば、Ｉ/Ｏ等の電源電圧ＶＤＤが高い部分や、リーク電流を少なくして消費電力を小さくしたい部分においては、ＭＩＳＦＥＴ２３０を用いるなど、用途に応じて適切な構造のＭＩＳＦＥＴを選択することができる。従って、複雑な工程を経ることなく、より良好な半導体装置を得ることができる。
【００５６】
なお、ｐチャネル型、ｎチャネル型のＭＩＳＦＥＴ２１０、２２０、２３０を形成する場合について説明した。しかし、この発明は、この組み合わせに限るものではなく、ｐチャネル型、ｎチャネル型は、必要に応じて適宜選択し得るものである。
【００５７】
また、実施の形態２において、不純物の注入により用いたイオンの種類や、注入量、注入エネルギー等は、この発明を限定するものではない。これらは、そのＭＩＳＦＥＴの用途や各部材の材料等により適宜選択しうるものである。また、不純物の注入によるボディ電極４０の仕事関数の制御については、実施の形態１において説明したものと同様であり説明を省略する。
【００５８】
また、実施の形態２において、ボディ電極４０とゲート電極３０との間に挟まれる第１のＳｉ基板２２について、水素イオンを注入し、この部分から剥離する場合について説明した。しかし、この発明において、ボディ電極４０とゲート電極３０との間の半導体薄膜の形成方法は、これに限るものではなく、この部分において、適切な膜厚の半導体薄膜を形成できるものであれば、他の方法によるものであってもよい。
【００５９】
また、その他の部分においても、実施の形態２において説明した構造、材料、形成方法、膜厚等は、この発明の範囲を限定するものではなく、これらは、この発明の範囲内で適宜選択し得るものである。
その他は実施の形態１と同様であるから説明を省略する。
【００６０】
なお、例えば、実施の形態１、２において、Ｓｉ基板２、第１のＳｉ基板２２は、この発明における「半導体基板」に該当し、ボディ電極１４、４０は、「背面電極」に該当する。また、実施の形態２におけるＳＴＩ２２は、この発明における「分離領域」に該当する。また、実施の形態１における配線１８とプラグ２０、あるいは、実施の形態２におけるプラグ４８と配線３６とプラグ５０とは、この発明における「接続配線」に該当する。
【００６１】
また、例えば、実施の形態２において、ステップＳ６〜Ｓ１２を実行することにより、この発明の「背面電極形成工程が実行され、ステップＳ２２、Ｓ２６を実行することにより、それぞれ、「注入工程」、「剥離工程」が実行され、ステップＳ２８を実行することにより、「ゲート絶縁膜形成工程」が実行され、ステップＳ３０〜３６を実行することにより、「ゲート電極形成工程」が実行され、ステップＳ３８〜Ｓ４０を実行することにより「拡散層形成工程」が実行され、ステップＳ５２〜Ｓ５８を実行することにより、「接続配線形成工程」が実行される。
【図面の簡単な説明】
【００６２】
【図１】この発明の実施の形態１におけるＭＩＳＦＥＴを説明するための斜視図である。
【図２】この発明の実施の形態１におけるＭＩＳＦＥＴを説明するための上面模式図である。
【図３】この発明の実施の形態１におけるＭＩＳＦＥＴの、図２におけるＡ−Ａ´方向の断面表す模式図である。
【図４】この発明の実施の形態２における半導体装置を説明するための断面模式図である。
【図５】この発明の実施の形態２における半導体装置の、図４におけるＡ−Ａ´面の断面表す模式図である。
【図６】この発明の実施の形態２における半導体装置の製造方法を説明するためのフロー図である。
【図７】この発明の実施の形態２における半導体装置の製造過程における状態を説明するための断面模式図である。
【図８】この発明の実施の形態２における半導体装置の製造過程における状態を説明するための断面模式図である。
【図９】この発明の実施の形態２における半導体装置の製造過程における状態を説明するための断面模式図である。
【図１０】この発明の実施の形態２における半導体装置の製造過程における状態を説明するための断面模式図である。
【図１１】この発明の実施の形態２における半導体装置の製造過程における状態を説明するための断面模式図である。
【図１２】この発明の実施の形態２における半導体装置の製造過程における状態を説明するための断面模式図である。
【図１３】この発明の実施の形態２における半導体装置の製造過程における状態を説明するための断面模式図である。
【図１４】この発明の実施の形態２における半導体装置の製造過程における状態を説明するための断面模式図である。
【図１５】従来のＤＴＭＩＳＦＥＴを説明するための模式図である。
【符号の説明】
【００６３】
１００  ＭＩＳＦＥＴ
２  Ｓｉ基板
４  ソース
６  ドレイン
８  ゲート絶縁膜
１０  ゲート電極
１２  スペーサ
１４  ボディ電極
１６  絶縁膜
１８  配線
２０  プラグ
２００  半導体装置
２１０  ｐチャネル型ＭＩＳＦＥＴ
２２０、２３０  ｎチャネル型ＭＩＳＦＥＴ
２２  第１のＳｉ基板
２４  ＳＴＩ
２６  ソース/ドレイン
２８  ゲート酸化膜
３０  ゲート電極
３２  スペーサ
３４  絶縁膜
３６  配線
４０  ボディ電極
４２  ＴＥＯＳ
４４  リン含有ＴＥＯＳ
４６  第２のＳｉ基板
４８  プラグ
５０  プラグ
５２  ポリシリコン膜
５４  レジストマスク
５６  水素イオン
５８  ポリシリコン膜
６０  レジストマスク
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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