(57)【要約】【課題】本発明は多層ナノチューブセルを利用したメモリ装置に関し、キャパシタ素子とPNPNナノチューブスィッチを含むクロスポイントセルアレイを効率的に配置して全体的なメモリのサイズを縮小可能にする技術を開示する。【解決手段】このような本発明は、別途のゲート制御信号が不要なPNPNナノチューブスィッチとキャパシタ素子からなる多層ナノチューブセルアレイ４０をワードライン駆動部５０、センスアンプ６０、データバス７０、メインアンプ８０、データバッファ９０及び入／出力ポート１００等を含む回路素子領域１５０の上部に配置し、層間絶縁膜を基準にセルアレイ領域と回路素子領域を分離することにより全体的なチップサイズを縮小することができるようにする。【選択図】図１１
2005236286.tif 000002
【特許請求の範囲】
【請求項１】
ローとカラム方向に複数個で配列された単位ナノチューブセルを含む複数個の多層ナノチューブセルアレイと、
前記複数個の多層ナノチューブセルアレイの下部に備えられたシリコン基板に形成され、前記複数個の多層ナノチューブセルアレイを駆動制御するための回路素子領域と、
前記複数個の多層ナノチューブセルアレイと前記回路素子領域との間に形成され、前記複数個の多層ナノチューブセルアレイと前記回路素子領域を相互絶縁させる絶縁層とを備え、
前記単位ナノチューブセルは
一端子がワードラインと連結されたキャパシタ素子と、
連続的に直列連結された少なくとも２つ以上のPNPNダイオード素子を備えるが、前記２つ以上のPNPNダイオード素子は２つのグループに区分されてそれぞれのグループが前記キャパシタ素子の他端子とビットラインとの間に並列連結され、前記ワードラインと前記ビットラインに印加される電圧の大きさにより選択的にスイッチングされるPNPNナノチューブスィッチとを備えることを特徴とする多層ナノチューブセルを利用したメモリ装置。
【請求項２】
前記単位ナノチューブセルは
前記PNPNナノチューブスィッチの両端ノードにビットラインコンタクトノードを介し連結されたビットラインと、
前記２つ以上のPNPNダイオード素子が連結される共通ノードと前記キャパシタ素子のボトム電極との間を連結するコンタクトノードと、
前記キャパシタ素子のトップ電極の上部に形成されるワードラインとをさらに備えることを特徴とする請求項１に記載の多層ナノチューブセルを利用したメモリ装置。
【請求項３】
前記PNPNナノチューブスィッチは、蒸着シリコン層に形成されることを特徴とする請求項１に記載の多層ナノチューブセルを利用したメモリ装置。
【請求項４】
前記PNPNナノチューブスィッチは
前記キャパシタ素子のボトム電極と前記ビットラインとの間に順方向に連結された第１のPNPNダイオードスィッチと、
前記キャパシタ素子のボトム電極と前記ビットラインとの間に逆方向に連結された第２のPNPNダイオードスィッチとを備えることを特徴とする請求項１に記載の多層ナノチューブセルを利用したメモリ装置。
【請求項５】
前記第１のPNPNダイオードスィッチの上部P型領域は前記ボトム電極と連結され、下部N型領域は前記ビットラインと連結されることを特徴とする請求項４に記載の多層ナノチューブセルを利用したメモリ装置。
【請求項６】
前記第２のPNPNダイオードスィッチの下部N型領域は前記ボトム電極と連結され、上部P型領域は前記ビットラインと連結されることを特徴とする請求項４に記載の多層ナノチューブセルを利用したメモリ装置。
【請求項７】
前記複数個の多層ナノチューブセルアレイのそれぞれは、
ロー及びカラム方向にそれぞれ配列された複数個のワードラインと複数個のビットラインとの間の交差領域に位置する複数個の多層ナノチューブセルと、
前記複数個のビットラインにそれぞれ一対一対応して連結された複数個のビットラインプルダウン素子とを備えることを特徴とする請求項１に記載の多層ナノチューブセルを利用したメモリ装置。
【請求項８】
前記回路素子領域は
前記複数個の多層ナノチューブセルアレイのワードラインを選択的に駆動する複数個のワードライン駆動部と、
前記複数個の多層ナノチューブセルアレイから印加されるデータをセンシングして増幅する複数個のセンスアンプと、
前記複数個のセンスアンプによって共有されるデータバスと、
前記データバスから印加されるデータを増幅するメインアンプと、
前記メインアンプから印加される増幅データをバッファリングするデータバッファと、
前記データバッファから印加される出力データを外部に出力するか、外部から印加される入力データを前記データバッファに印加する入／出力ポートとを備えることを特徴とする請求項１に記載の多層ナノチューブセルを利用したメモリ装置。
【請求項９】
前記複数個のセンスアンプは複数個のビットラインにそれぞれ一対一対応して連結され、センスアンプイネーブル信号の活性化時に基準電圧と前記ビットラインの電圧を比較及び増幅することを特徴とする請求項８に記載の多層ナノチューブセルを利用したメモリ装置。
【請求項１０】
前記複数個の多層ナノチューブセルアレイは複数個のセルアレイブロックに区分され、前記メインアンプ、前記データバッファ及び前記入／出力ポートは別途のセルアレイブロックにそれぞれ区分されて配置されることを特徴とする請求項８に記載の多層ナノチューブセルを利用したメモリ装置。
【請求項１１】
前記複数個の多層ナノチューブセルアレイ、前記回路素子領域とは別途の外部領域に配置され、前記回路素子領域と同一のメタル層を用いるパッドアレイをさらに備えることを特徴とする請求項１に記載の多層ナノチューブセルを利用したメモリ装置。
【請求項１２】
前記複数個の多層ナノチューブセルアレイの上部に形成されたメタル層に形成され、外部とアドレス及びデータを相互交換するためのパッドアレイをさらに備えることを特徴とする請求項１に記載の多層ナノチューブセルを利用したメモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多層ナノチューブセルを利用したメモリ装置に関し、キャパシタ素子と別途のゲート制御信号を要しないPNPNナノチューブスィッチを含むクロスポイントセルアレイを効率的に配置して全体的なメモリのサイズを縮小させることができるようにする技術である。
【背景技術】
【０００２】
一般のDRAMセルは、ワードラインの状態に従いスイッチング動作してビットラインとキャパシタ素子を連結させる１つのトランジスタ素子と、トランジスタ素子の一端とプレートラインとの間に連結された１つのキャパシタ素子を備えて構成される。
【０００３】
ここで、従来のDRAMセルのスイッチング素子はゲート制御信号によってスイッチング動作が制御されるNMOSトランジスタを主に用いる。ところが、このようなNMOSトランジスタをスイッチング素子に用いてセルアレイを具現する場合、全体的なチップサイズが増加することになるという問題点がある。
【０００４】
一方、DRAMセルのリフレッシュ特性はNMOSトランジスタの漏洩電流特性により決定される。ところが、NMOSトランジスタのチャンネル長がナノメートル(１０億分の１)スケールまで小さくなれば、NMOSトランジスタのサブしきい値電圧(Sub Vt)の電流特性によりショートチャンネル漏洩電流はより一層増加することになる。これに伴い、DRAMセルのリフレッシュ特性を満足するのに困難さが発生する。さらに、DRAMセルで比較的大きい面積を占めるストレージノード端でジャンクション漏洩電流が発生することになるという問題点がある。
【０００５】
したがって、前述のようにキャパシタ素子と別途のゲート制御信号を要しないPNPNナノチューブスィッチを利用してクロスポイントセルを具現し、クロスポイントセルとこれを制御するための回路素子領域を効率的に配置することにより、全体的なチップのサイズを縮小させることができるようにする本発明の必要性が持ち上がった。
【特許文献１】米国特許第6,229,161号明細書
【特許文献２】米国特許第4,882,706号明細書
【特許文献３】米国特許第4,677,455号明細書
【特許文献４】米国特許第4,066,915号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、前記のような問題点を解決するため案出されたものであり、次のような目的を有する。
第一、層間絶縁膜を基準に上部にナノチューブセルアレイを配置し、下部に回路素子領域を配置してメモリの全体的なサイズを縮小させることができるようにすることにその目的がある。
【０００７】
第二、前述のナノチューブセルアレイの上部にパッドアレイを効率的に配置し、メモリのセルサイズを縮小させることができるようにすることにその目的がある。
【課題を解決するための手段】
【０００８】
本発明に係る多層ナノチューブセルを利用したメモリ装置は、ローとカラム方向に複数個で配列された単位ナノチューブセルを含む複数個の多層ナノチューブセルアレイと、複数個の多層ナノチューブセルアレイの下部に備えられたシリコン基板に形成され、複数個の多層ナノチューブセルアレイを駆動制御するための回路素子領域と、複数個の多層ナノチューブセルアレイと回路素子領域との間に形成され、複数個の多層ナノチューブセルアレイと回路素子領域を相互絶縁させる絶縁層とを備え、単位ナノチューブセルは一端子がワードラインと連結されたキャパシタ素子と、連続的に直列連結された少なくとも２つ以上のPNPNダイオード素子を備えるが、２つ以上のPNPNダイオード素子は２つのグループに区分されてそれぞれのグループがキャパシタ素子の他端子とビットラインとの間に並列連結され、ワードラインとビットラインに印加される電圧の大きさに従い選択的にスイッチングされるPNPNナノチューブスィッチとを備えることを特徴とする。
【発明の効果】
【０００９】
本発明は次のような効果を提供する。
第一、多層ナノチューブセルアレイと回路素子領域を効率的に配置してメモリの全体的なサイズを縮小することができるようにする。
【００１０】
第二、前述の構成でパッドアレイを効率的に配置してメモリのセルサイズを縮小することができるようにする。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照して本発明に係る実施の形態に対し詳しく説明する。
【００１２】
図１は、本発明に係る単位ナノチューブセルの構成を示す図である。
単位ナノチューブセルは、１つのキャパシタ素子CAPと１つのPNPNナノチューブスィッチ１０を備える。ここで、PNPNナノチューブスィッチ１０はPNPNダイオードスィッチ１１とPNPNダイオードスィッチ１２を含む。PNPNダイオードスィッチ１１とPNPNダイオードスィッチ１２は、キャパシタ素子CAPのボトム電極とビットラインBLとの間に並列連結される。
【００１３】
PNPNダイオードスィッチ１１は、キャパシタ素子CAPの一側の電極とビットラインBLとの間に逆方向で連結され、PNPNダイオードスィッチ１２はキャパシタ素子CAPの一側の電極とビットラインBLとの間に順方向に連結される。キャパシタ素子CAPの他側の電極はワードラインWLと連結される。
【００１４】
図２は、本発明に係る多層ナノチューブセルの断面構成を示す図である。
PNPNナノチューブスィッチ１０は、シリコン基板３０の上部に形成された絶縁層３１と、絶縁層３１の上部にシリコン層３２を備えてSOI(Silicon On Insulator)構造をなす。ここで、シリコン基板３０の上部にSiO２からなる絶縁層３１が積層され、絶縁層３１の上部にはシリコン層３２が形成される。シリコン層３２は、蒸着シリコンからなるPNPNダイオードスィッチ１１とPNPNダイオードスィッチ１２が積層されて直列連結されたナノチューブ形態のダイオードチェーンを形成する。
【００１５】
PNPNダイオードスィッチ１１、１２はP型領域とN型領域が交互に直列連結され、PNPNダイオードスィッチ１２はPNPNダイオードスィッチ１１と隣接したN型領域にP型領域とN型領域が交互に直列連結された構造を有する。
【００１６】
そして、PNPNダイオードスィッチ１２のN型領域とPNPNダイオードスィッチ１１のP型領域の上部には、ビットラインコンタクトノードBLCNを介しビットラインBLが形成される。さらに、PNPNダイオードスィッチ１２のP型領域と PNPNダイオードスィッチ１１のN型領域は、共通コンタクトノードCNを介しキャパシタ素子CAPのボトム電極２２と連結される。
【００１７】
ここで、 キャパシタ素子CAPはトップ電極２０、絶縁膜２１及びボトム電極２２を備える。そして、キャパシタ素子CAPのトップ電極２０はワードラインWLと連結される。
【００１８】
図３は、図１のPNPNナノチューブスィッチ１０に関する平面図である。
PNPNナノチューブスィッチ１０は、シリコン層３２からなるPNPNダイオードスィッチ１１とPNPNダイオードスィッチ１２が直列チェーン形態で連続的に連結される。すなわち、１つのPNPNナノチューブスィッチ１０は直列連結されたPNPNダイオードスィッチ１２とPNPNダイオードスィッチ１１を備える。そして、１つのナノチューブセルと同一の方向に隣接したナノチューブセルはPNPNダイオードスィッチ１２、PNPNダイオードスィッチ１１が互いに直列連結される。
【００１９】
なお、PNPNナノチューブスィッチ１０は複数個の層に配列されるが、上部のPNPNナノチューブスィッチ１０と下部のPNPNナノチューブスィッチ１０のそれぞれは絶縁層３１を介し分離されている。
【００２０】
これに従い、直列連結されたダイオード素子中で１つのPNPNダイオードスィッチ１２と１つのPNPNダイオードスィッチ１１を連続的に選択して１つのナノチューブセル領域を形成できるようにする。
【００２１】
図４は、本発明に係る多層ナノチューブセルの平面図である。
蒸着シリコンからなるシリコン層３２は、直列連結されたPNPNダイオードスィッチ１１とPNPNダイオードスィッチ１２を形成する。そして、それぞれのシリコン層３２は絶縁層３１を介し上部及び下部が絶縁される。PNPNナノチューブスィッチ１０でPNPNダイオードスィッチ１２のP型領域とPNPNダイオードスィッチ１１のN型領域は、キャパシタ素子CAPの共通コンタクトノードCNと共通に連結できるよう隣接して形成される。
【００２２】
さらに、PNPNダイオードスィッチ１２のN型領域とPNPNダイオードスィッチ１１のP型領域は、ビットラインコンタクトノードBLCNを介しビットラインBLに連結される。ビットラインコンタクトノードBLCNは、隣接するナノチューブセルのビットラインコンタクトノードBLCNと共通連結される。すなわち、同一のビットラインコンタクトノードBLCNはPNPNダイオードスィッチ１１のP型領域と隣接するセルのPNPNダイオードスィッチ１２のN型領域と共通連結される。
【００２３】
さらに、キャパシタ素子CAPの上部にはワードラインWLが形成される。
【００２４】
図５は、図１のPNPNナノチューブスィッチ１０の動作を説明するための図である。
ノードSN電極を基準に見る場合、ビットラインBLの印加電圧が陽の方向に増加すれば、PNPNダイオードスィッチ１１の動作特性により動作電圧Voではナノチューブスィッチ１０がオフ状態を維持して電流が流れない。
【００２５】
以後、ビットラインBLの印加電圧がさらに増加して臨界電圧Vcとなれば、ダイオードの順方向動作特性によりPNPNダイオードスィッチ１１がターンオンされ、PNPNナノチューブスィッチ１０がターンオンされることにより電流が急激に増加することになる。このとき、ビットラインBLの印加電圧が臨界電圧Vc以上になる場合、消耗する電流Iの値はビットラインBLに連結されロッドとして作用する抵抗(図示省略)の値に起因する。
【００２６】
PNPNダイオードスィッチ１１がターンオンされた以後には、ビットラインBLに非常に小さい電圧V0だけが印加されても多量の電流が流れることができるようになる。このとき、PNPNダイオードスィッチ１２は逆方向動作特性によりオフ状態を維持することになる。
【００２７】
一方、ノードSN電極を基準に見る場合、ビットラインBLの印加電圧が陰の方向に増加すれば、すなわち、ワードラインWLに一定の電圧が印加される場合、PNPNダイオードスィッチ１２の順方向動作特性により絶対値動作電圧｜Vo｜ではナノチューブスィッチ１０がオフ状態を維持して電流が流れない。
以後、ワードラインWLの印加電圧がさらに増加して絶対値臨界電圧｜Vc｜となれば、ダイオードの順方向動作特性によりPNPNダイオードスィッチ１２がターンオンされ、PNPNナノチューブスィッチ１０がターンオンされることにより電流が急激に増加することになる。このとき、PNPNダイオードスィッチ１１は逆方向動作特性によりオフ状態を維持する。
【００２８】
図６は、本発明に係る多層ナノチューブセルを利用したメモリ装置の構成を示す図である。
本発明は複数個の多層ナノチューブセルアレイ４０、複数個のワードライン駆動部５０、複数個のセンスアンプ６０、データバス７０、メインアンプ８０、データバッファ９０及び入／出力ポート１００を備える。
それぞれの多層ナノチューブセルアレイ４０は、図１でのような構造の単位ナノチューブセル等がローとカラム方向に複数個で配列される。ロー方向に配列された複数個のワードラインWLはワードライン駆動部５０に連結される。そして、カラム方向に配列された複数個のビットラインBLはセンスアンプ６０に連結される。
【００２９】
ここで、１つの多層ナノチューブセルアレイ４０は１つのワードライン駆動部５０と１つのセンスアンプ６０と対応して連結される。
【００３０】
なお、複数個のセンスアンプ６０は１つのデータバス７０を共有する。データバス７０はメインアンプ８０と連結され、メインアンプ８０はデータバス７０を介しそれぞれのセンスアンプ６０から印加されるデータを増幅する。
【００３１】
データバッファ９０は、メインアンプ８０から印加される増幅されたデータをバッファリングして出力する。入／出力ポート１００は、データバッファ９０から印加される出力データを外部に出力するか、外部から印加される入力データをデータバッファ９０に印加する。
【００３２】
多層ナノチューブセルアレイ４０は複数個のワードラインWLがそれぞれロー方向に配列され、複数個のビットラインBLがそれぞれカラム方向に配列される。そして、ワードラインWLとビットラインBLが交差する領域にのみ単位ナノチューブセルCが位置することになるので、追加的な面積が不要なクロスポイントセルを具現できるようにする。
【００３３】
ここで、クロスポイントセルとは別途のワードラインWLゲート制御信号を利用するNMOSトランジスタ素子を備えない。そして、２つの連結電極ノードを備えたPNPNナノチューブスィッチ１０を利用してキャパシタ素子CAPをビットラインBLとワードラインWLの交差点に直ちに位置させることができるようにする構造を言う。
【００３４】
図７は、図６の多層ナノチューブセルアレイ４０に関する詳細な回路図である。
多層ナノチューブセルアレイ４０は複数個のワードラインWL<０>〜WL<n>がそれぞれロー方向に配列され、複数個のビットラインBL<０>〜BL<m>がそれぞれカラム方向に配列される。そして、ワードラインWLとビットラインBLが交差する領域にのみ単位ナノチューブセルCが位置することになる。ここで、１つの単位ナノチューブセルCはキャパシタ素子CAPとPNPNナノチューブスィッチ１０を備える。
【００３５】
なお、それぞれのビットラインBLには複数個のセンスアンプ６０が一対一対応して連結される。それぞれのセンスアンプ６０は、センスアンプイネーブル信号SENの活性化時に既に設定された基準電圧REFとビットラインBLから印加される電圧を比べてその結果を増幅することになる。
【００３６】
さらに、ビットラインBL<０>にはビットラインプルダウン素子N１が連結され、ビットラインBL<m>にはビットラインプルダウン素子N２が連結される。これにより、ビットラインプルダウン信号BLPDの活性化時に接地電圧をビットラインBLに印加してビットラインBLをグラウンドレベルにプルダウンさせる。
【００３７】
このような構造の多層ナノチューブセルアレイ４０は、それぞれのキャパシタ素子CAPが１つのデータを格納できるようにする。
【００３８】
図８は、図６に示したセンスアンプ６０に関する詳細な回路図である。
センスアンプ６０は、増幅部６１とカラム選択スイッチング部６２を備える。
【００３９】
ここで、増幅部６１はPMOSトランジスタP１〜P３及びNMOSトランジスタN３〜N５を備える。PMOSトランジスタP１は電源電圧端とPMOSトランジスタP２、P３の共通ソース端子との間に連結され、ゲート端子を介しセンスアンプイネーブル信号SEPが印加される。PMOSトランジスタP２、P３は交差結合構造で連結され、PMOSトランジスタP１を介し印加される電源電圧をラッチする。
【００４０】
なお、NMOSトランジスタN５は接地電圧端とNMOSトランジスタN３、N４の共通ソース端子との間に連結され、ゲート端子を介しセンスアンプイネーブル信号SENが印加される。NMOSトランジスタN３、N４は交差結合構造で連結され、NMOSトランジスタN５を介し印加される接地電圧をラッチする。
【００４１】
ここで、センスアンプイネーブル信号SENとセンスアンプイネーブル信号SEPは位相が互いに逆の信号であり、センスアンプイネーブル信号SENが活性化される場合に増幅部６１が動作することになる。そして、増幅部６１の一側の出力端はビットラインBL<m>と連結され、他側の出力端は基準電圧REF印加端と連結される。
【００４２】
さらに、カラム選択スイッチング部６２はNMOSトランジスタN６、N７を備える。NMOSトランジスタN６は、ビットラインBL<m>とデータバス７０との間に連結され、ゲート端子を介し印加されるカラム選択信号CS<n>に応じてデータ／Dの入／出力を制御する。NMOSトランジスタN７は基準電圧REF印加端とデータバス７０との間に連結され、ゲート端子を介し印加されるカラム選択信号 CS<n>に応じてデータDの入／出力を制御する。
【００４３】
図９は、本発明に係る多層ナノチューブセルを利用したメモリ装置の読出しモード時の動作タイミング図である。
先ず、t０区間ではビットラインプルダウン信号BLPDが活性化され、接地電圧をビットラインBLに印加することによりビットラインBLがグラウンドレベルにプリチャージされる。
【００４４】
次いで、t１区間の進入時にワードラインWLがハイに遷移してワードラインWLに一定の電圧が印加されれば、PNPNナノチューブスィッチ１０のPNPNダイオードスィッチ１２がターンオンされる。これにより、ナノチューブセルに格納されたデータがビットラインBLに伝えられる。そして、ビットラインプルダウン信号BLPDはローに遷移する。
【００４５】
このとき、キャパシタ素子CAPに格納されたデータがローデータの場合、PNPNダイオードスィッチ１２がターンオフ状態を維持してビットラインBLの電圧レベルは変動されない。一方、キャパシタ素子CAPに格納されたデータがハイデータの場合にのみPNPNダイオードスィッチ１２がターンオンされ、ビットラインBLの電圧レベルが高いセンシング電圧レベルに上昇する。
【００４６】
次に、t２区間にはセンスアンプイネーブル信号SENが活性化されてビットラインBL上のデータを増幅する。
【００４７】
以後、t３区間にはワードラインWLの電圧が臨界電圧Vc以下の値の負電圧に遷移する。すなわち、ビットラインBLのロー電圧レベルとワードラインWLの負電圧レベルとの差は、PNPNナノチューブスィッチ１０のPNPNダイオードスィッチ１１をターンオンさせるための臨界電圧Vcの状態に至ることができない。
【００４８】
しかし、ビットラインBLのハイ増幅電圧とワードラインWLの負電圧との差によりPNPNダイオードスィッチ１１をターンオンさせるための臨界電圧Vc以上の電圧が加えられることになる。これにより、PNPNダイオードスィッチ１１がターンオン状態となってナノチューブセルにデータ「１」が再格納される。
【００４９】
このとき、PNPNダイオードスィッチ１１がターンオンされた後は図５の動作特性で見るように、ビットラインBLに小さい電圧V0を印加しても多量の電流が流れることができるようになる。よって、t３区間でワードラインWLの電圧が負電圧で再びロー状態に上昇しても電流は十分流れることができるようになる。
【００５０】
さらに、t３区間でカラム選択信号CSがハイに遷移すれば、カラム選択スイッチング部６２のNMOSトランジスタN６、N７がターンオンされ、ビットラインBL上のデータD、／Dがデータバス７０に出力されて単位ナノチューブセルCに格納されたデータを読み出すことができるようになる。
【００５１】
図１０は、本発明に係る多層ナノチューブセルを利用したメモリ装置の書込みモード時の動作タイミング図である。
先ず、t０区間ではビットラインプルダウン信号BLPDが活性化され、接地電圧をビットラインBLに印加することによりビットラインBLがグラウンドレベルにプリチャージされる。
【００５２】
次いで、t１区間の進入時にワードラインWLがハイに遷移してワードラインWLに一定の電圧が印加されれば、PNPNナノチューブスィッチ１０のPNPNダイオードスィッチ１２がターンオンされる。これにより、ナノチューブセルに格納されたデータがビットラインBLに伝えられる。そして、ビットラインプルダウン信号BLPDはローに遷移し、データバス７０を介し書き込む新しいデータD、／Dが入力される。
【００５３】
このとき、キャパシタ素子CAPに格納されたデータがローデータの場合、PNPNダイオードスィッチ１２がターンオフ状態を維持してビットラインBLの電圧レベルは変動されない。一方、キャパシタ素子CAPに格納されたデータがハイデータの場合にのみPNPNダイオードスィッチ１２がターンオンされ、ビットラインBLの電圧レベルが高いセンシング電圧レベルに上昇する。
【００５４】
次に、t２区間にはセンスアンプイネーブル信号SENが活性化されてビットラインBL上のデータを増幅する。
【００５５】
以後、t３区間にはワードラインWLの電圧が臨界電圧Vc以下の値の負電圧に遷移する。すなわち、ビットラインBLのロー電圧レベルとワードラインWLの負電圧レベルとの差は、PNPNナノチューブスィッチ１０のPNPNダイオードスィッチ１１をターンオンさせるための臨界電圧Vcの状態に至ることができない。
【００５６】
しかし、ビットラインBLのハイ増幅電圧とワードラインWLの負電圧との差によりPNPNダイオードスィッチ１１をターンオンさせるための臨界電圧Vc以上の電圧が加えられることになる。これにより、PNPNダイオードスィッチ１１がターンオン状態となってナノチューブセルにデータ「１」が書き込まれる。
【００５７】
このとき、PNPNダイオードスィッチ１１がターンオンされた後は、図５の動作特性で見るようにビットラインBLに小さい電圧V0を印加しても多量の電流が流れることができるようになる。よって、t３区間でワードラインWLの電圧が負電圧で再びロー状態に上昇しても電流は十分流れることができるようになる。
【００５８】
さらに、t３区間でカラム選択信号CSがハイに遷移すれば、カラム選択スイッチング部６２のNMOSトランジスタN６、N７がターンオンされ、データバス７０を介し入力されたデータD、／DがビットラインBLに印加される。
【００５９】
図１１は、本発明に係る多層ナノチューブセルを利用したメモリ装置の平面構成を示す図である。
本発明は、絶縁層３１を基準に見る場合、上部に多層ナノチューブセルアレイ４０が配置され、下部には多層ナノチューブセルアレイ４０を駆動するためのワードライン駆動部５０、ビットラインを駆動するためのセンスアンプ６０、データバス７０、メインアンプ８０、データバッファ９０、入／出力ポート１００及びその他の回路１１０を含む回路素子領域１５０が配置される。
【００６０】
ここで、回路素子領域１５０はシリコン基板３０に形成され、多層ナノチューブセルアレイ４０は蒸着シリコンからなるシリコン層３２に形成される。そして、多層ナノチューブセルアレイ４０と回路素子領域１５０は絶縁層３１を介し互いに分離される。
これにより、本発明は絶縁層３１を基準に多層ナノチューブセルアレイ４０と回路素子領域１５０を互いに異なる層に配置することにより、別途の拡張領域の必要なくセルサイズを縮小させることができるようにする。
【００６１】
図１２は、本発明に係る多層ナノチューブセルを利用したメモリ装置の他の実施の形態を示す図である。
図１２の実施の形態は、本発明に係る多層ナノチューブセルアレイ４０領域が複数個のセルアレイブロックに分けられた場合を示す。それぞれのセルアレイブロックはセルアレイ駆動に必要なワードライン駆動部５０と、センスアンプ６０及びデータバス７０が別に備えられる。そして、メインアンプ８０、データバッファ９０、入／出力ポート１００及びその他の回路１１０は互いに異なるセルアレイブロックに分散して位置する。
【００６２】
図１３は、本発明に係る多層ナノチューブセルを利用したメモリ装置の断面構成を示す図である。
本発明は、絶縁層３１を基準に見る場合、上部に複数個の多層ナノチューブセルアレイ４０が配置される。ここで、多層ナノチューブセルアレイ４０は直列連結された複数個の単位ナノチューブセルCを備える。単位ナノチューブセルCは、PNPNダイオードスィッチ１２とPNPNダイオードスィッチ１１を含むPNPNナノチューブスィッチ１０と、ワードラインWL、ビットラインBL及びキャパシタ素子CAPを備える。
【００６３】
なお、絶縁層３１を基準に見る場合、下部のシリコン基板３０には多層ナノチューブセルアレイ４０を駆動するための複数個の回路素子領域１５０が配置される。
【００６４】
図１４は、本発明の第１の実施の形態に係るパッドアレイ１６０の平面構成を示す図である。
図１４の実施の形態において、パッドアレイ１６０はアドレスピンとデータピンを備えて多層ナノチューブセルアレイ４０から読出し／書込みされたデータをチップの外部制御部と相互交換する。パッドアレイ１６０は、多層ナノチューブセルアレイ４０と回路素子領域１５０とは別の外部領域に配置される。
【００６５】
このような本発明は、パッドアレイ１６０に必要なメタル層を回路素子領域１５０に用いるメタル層と連結して同時に用いることができるようにする。これにより、別のパッドアレイ１６０を形成するための空間が不要となってマスク層を減少させることができるようになる。
【００６６】
図１５は、図１４の実施の形態に係る断面構成を示す図である。
図１５の構成を検討してみれば、パッドアレイ１６０は複数個の多層ナノチューブセルアレイ４０の下側に形成され、絶縁層３１と同一の位置に配置される。そして、パッドアレイ１６０は回路素子領域１５０と連結されて同一のメタル層を用いることになる。
【００６７】
図１６は、本発明の第２の実施の形態に係るパッドアレイ１６０の平面構成を示す図である。
パッドアレイ１６０は、多層ナノチューブセルアレイ４０及び回路素子領域１５０と同一の領域に配置される。
【００６８】
このような本発明は、パッドアレイ１６０に必要なメタル層を回路素子領域１５０に用いるメタル層と連結して用いず、パッドアレイ１６０のための別のマスク層を備える。これにより、パッドアレイ１６０を形成するための別の空間が不要となってチップのサイズを縮小することができるようになる。
【００６９】
図１７は、図１６の実施の形態に係る断面構成を示す図である。
図１７の構成を検討してみれば、パッドアレイ１６０は多層ナノチューブセルアレイ４０の上側に形成されて別のメタル層を用いることになる。
【図面の簡単な説明】
【００７０】
【図１】本発明に係る単位ナノチューブセルの構成を示す図である。
【図２】本発明に係る多層ナノチューブセルの断面図である。
【図３】図１に示したPNPNナノチューブスィッチに関する平面図である。
【図４】本発明に係る多層ナノチューブセルの平面図である。
【図５】図１に示したPNPNナノチューブスィッチの動作を説明するための図である。
【図６】本発明に係る多層ナノチューブセルを利用したメモリ装置の構成を示す図である。
【図７】図６に示した多層ナノチューブセルアレイに関する詳細回路図である。
【図８】図６に示したセンスアンプに関する詳細回路図である。
【図９】本発明に係る多層ナノチューブセルを利用したメモリ装置の読出しモード時の動作タイミング図である。
【図１０】本発明に係る多層ナノチューブセルを利用したメモリ装置の書込みモード時の動作タイミング図である。
【図１１】本発明に係る多層ナノチューブセルを利用したメモリ装置の平面構成を示す図である。
【図１２】本発明に係る多層ナノチューブセルを利用したメモリ装置の他の実施の形態を示す図である。
【図１３】本発明に係る多層ナノチューブセルを利用したメモリ装置の断面構成を示す図である。
【図１４】本発明の第１の実施の形態に係るパッドアレイの平面構成を示す図である。
【図１５】図１４の実施の形態に係る断面構成を示す図である。
【図１６】本発明の第２の実施の形態に係るパッドアレイの平面構成を示す図である。
【図１７】図１６の実施の形態に係る断面構成を示す図である。
【符号の説明】
【００７１】
１０  PNPNナノチューブスィッチ
１１、１２  PNPNダイオードスィッチ
２０  トップ電極
２１  絶縁膜
２２  ボトム電極
３０  シリコン基板
３１  絶縁層
３２  シリコン層
４０  多層ナノチューブセルアレイ
５０  ワードライン駆動部
６０  センスアンプ
６１  増幅部
６２  カラム選択スイッチング部
７０  データバス
８０  メインアンプ
９０  データバッファ
１００  入／出力ポート
１１０  その他の回路
１５０  回路素子領域
１６０  パッドアレイ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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