(57)【要約】【課題】  製造工程を削減することができ、画素電極の電圧の低下を十分に抑止することができるＧＯＬＤ構造の半導体装置およびその製造方法を提供する。【解決手段】  本発明の半導体装置１００は、ｎ型ＴＦＴ３０とキャパシタ６０とを備えた半導体装置であって、ｎ型ＴＦＴ３０はソース領域３０ａおよびドレイン領域３０ｂを有している。ソース領域３０ａおよびドレイン領域３０ｂの各々は、ｎ型ＴＦＴ３０のゲート電極１２の真下に形成された第１不純物領域５ｂ，５ｃと、第１不純物領域５ｂ，５ｃの不純物濃度よりも高い不純物濃度を有する第２不純物領域５ｆ，５ｇとを有している。第１不純物領域５ｂ，５ｃの不純物濃度とキャパシタ６０の一方電極８ａの不純物濃度とが同じである。【選択図】        図１
2005294418.tif 000002
【特許請求の範囲】
【請求項１】
トランジスタとキャパシタとを備えた半導体装置であって、
前記トランジスタはソース領域およびドレイン領域を有し、
前記ソース領域および前記ドレイン領域の各々は、前記トランジスタのゲート電極の真下に形成された前記第１不純物領域と、前記第１不純物領域の不純物濃度よりも高い不純物濃度を有する第２不純物領域とを有し、
前記第１不純物領域の不純物濃度と前記キャパシタの一方電極の不純物濃度とが同じであることを特徴とする、半導体装置。
【請求項２】
前記トランジスタは第３不純物領域をさらに有し、
前記第３の不純物領域は前記第１不純物領域と前記第２不純物領域との間に形成されており、
前記第３不純物領域の不純物濃度は、前記第１不純物領域の不純物濃度よりも高く、前記第２の不純物領域の不純物濃度よりも低いことを特徴とする、請求項１に記載の半導体装置。
【請求項３】
前記第１不純物領域の不純物濃度と同じ不純物濃度である前記一方電極の電位よりも前記キャパシタの他方電極の電位の方が常に高いことを特徴とする、請求項１または２に記載の半導体装置。
【請求項４】
前記キャパシタの前記一方電極または他方電極と画素電極とは電気的に接続されていることを特徴とする、請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
前記トランジスタはｎチャネル型トランジスタであることを特徴とする、請求項１〜４のいずれかに記載の半導体装置。
【請求項６】
前記第１不純物領域の不純物濃度は１０17原子／ｃｍ3以上１０19原子／ｃｍ3以下であることを特徴とする、請求項１〜５のいずれかに記載の半導体装置。
【請求項７】
第１トランジスタとキャパシタとを備えた半導体装置の製造方法であって、
第１トランジスタ形成領域とキャパシタ形成領域とを有する半導体膜を基板上に形成する工程と、
第１不純物濃度を有する１対の第１不純物領域を前記半導体膜の前記第１トランジスタ形成領域に形成する工程と、
前記１対の第１不純物領域の間に挟まれるチャネル形成領域と、前記１対の第１不純物領域の各々の一部とを第１絶縁膜を介して覆うように、前記第１トランジスタの第１ゲート電極を前記半導体膜上に形成する工程と、
前記第１不純物領域よりも不純物濃度の高い第２不純物濃度を有する１対の第２不純物領域を前記第１ゲート電極の真下を除く第１不純物領域内に形成する工程とを備え、
前記１対の第１不純物領域を形成する工程と同一の工程により、前記第１不純物濃度を有する前記キャパシタの一方電極が前記半導体膜に形成されることを特徴とする、半導体装置の製造方法。
【請求項８】
前記第１不純物領域よりも不純物濃度が高く、前記第２不純物領域よりも不純物濃度が低い第３不純物濃度を有する１対の第３不純物領域を前記第１不純物領域と前記第２不純物領域との間に形成する工程をさらに備えることを特徴とする、請求項７に記載の半導体装置の製造方法。
【請求項９】
前記第１ゲート電極を形成する工程は、
前記半導体膜の前記第１トランジスタ形成領域上に前記第１絶縁膜を介して第１導電膜を形成する工程と、
前記チャネル形成領域と、前記１対の第１不純物領域の各々の一部とを覆うように、第１レジストを前記第１導電膜上に形成する工程と、
前記第１レジストをマスクとして、前記第１レジストよりも線幅が細くなるように前記第１導電膜をエッチングする工程とを含み、
前記第１レジストをマスクとして不純物を注入することにより前記第２不純物濃度を有する前記１対の第２不純物領域が前記第１不純物領域内に形成され、
前記第１のゲート電極をマスクとして不純物を注入することにより前記１対の第３不純物領域が形成されることを特徴とする、請求項８に記載の半導体装置の製造方法。
【請求項１０】
第２トランジスタを形成する工程をさらに備え、
前記第２トランジスタを形成する工程は、
前記第１導電膜を形成する工程と同一の工程により、前記第２トランジスタ形成領域をさらに有する前記半導体膜の前記第２トランジスタ形成領域上に第２絶縁膜を介して第２導電膜を形成する工程と、
第１レジストを形成する工程と同一の工程により、第２レジストを前記第２導電膜上に形成する工程と、
前記第１導電膜をエッチングする工程と同一の工程により、前記第２レジストをマスクとして、前記第２レジストよりも線幅が細くなるように前記第２導電膜をエッチングする工程と、
前記１対の第２不純物領域を形成する工程と同一の工程により、前記第２レジストをマスクとして不純物を注入することにより第４不純物濃度を有する１対の第４不純物領域を前記半導体層の前記第２トランジスタ形成領域に形成する工程と、
前記１対の第３不純物領域を形成する工程と同一の工程により、前記第２導電層をマスクとして不純物を注入することにより第５の不純物濃度を有する１対の第５不純物領域を形成する工程とを含むことを特徴とする、請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記第１ゲート電極を形成する工程と同一の工程により、前記キャパシタの他方電極が形成されることを特徴とする、請求項７〜１０のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、より特定的には、トランジスタとキャパシタとを備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、絶縁表面を有する基板上に形成された、厚さ数〜数百ｎｍ程度の半導体薄膜を用いて薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）を構成し、このＴＦＴで形成した大面積集積回路を有する半導体装置の開発が進んでいる。アクティブマトリクス型液晶表示装置、ＥＬ表示装置、および密着型イメージセンサはその代表例として知られている。特に、ポリシリコン膜などの結晶質シリコン膜を活性層にしたＴＦＴは電界効果移動度が高いことから、いろいろな機能回路を形成することも可能である。
【０００３】
たとえば、アクティブマトリクス型液晶表示装置は、機能ブロックごとに画像表示を行なう画素回路と、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路を基本としたシフトレジスタ回路、レベルシフタ回路、バッファ回路、サンプリング回路などの画素回路を制御するための駆動回路とが一枚の基板上に形成される。
【０００４】
アクティブマトリクス型液晶表示装置の画素回路が設けられた基板には、数十から数百万個の画素の各々に画素ＴＦＴの各々が配置され、その画素ＴＦＴの各々に画素が設けられている。液晶を挟んで対向するもう一方の基板には対向電極が設けられており、液晶を誘電体とした一種のコンデンサを形成している。そして、画素の各々に印加する電圧をＴＦＴのスイッチング機能により制御して、このコンデンサへの電荷の供給が制御される。これにより、液晶を駆動し、透過光量を制御して画像が表示される。
【０００５】
画素ＴＦＴはｎチャネル型ＴＦＴからなり、スイッチング素子として液晶に電圧を印加して駆動させるものである。液晶は交流で駆動させるので、フレーム反転駆動と呼ばれる方式が多く採用されている。この方式では画面を書き換えるまでの１フレームの間、液晶に印加された電圧を保持する必要がある。画素ＴＦＴのオフ電流（ＴＦＴがオフ動作時に流れるドレイン電流）が大きいと、液晶に印加された電圧が時間とともに減少し、表示品質を劣化させることになる。このため、画素ＴＦＴのオフ電流値を低減することが求められている。
【０００６】
オフ電流値を低減することのできるＴＦＴの構造として、ＬＤＤ（Lightly Doped Drain）構造が知られている。ＬＤＤ構造のＴＦＴは、ソース領域およびドレイン領域の各々からチャネル形成領域側へ伸びた低濃度の不純物領域（ＬＤＤ領域）の各々を有している。ＬＤＤ構造のＴＦＴによれば、ドレイン領域とチャネル形成領域との界面付近の電界を緩和することができるので、オフ電流値を低減することができる。また、ＬＤＤ構造のＴＦＴでは、ソース／ドレイン間の電界をＬＤＤ領域で緩和することでソース／ドレイン間の耐圧をある程度向上できるが、ソース／ドレイン間の耐圧はそれでもなお不十分であった。
【０００７】
そこで、ソース／ドレイン間の耐圧を一層向上することのできるＴＦＴの構造として、ＧＯＬＤ（Gate Overlapped Lightly Doped Drain）構造が知られている。ＧＯＬＤ構造のＴＦＴは、ソース領域およびドレイン領域から伸びた低濃度の不純物領域（ＧＯＬＤ領域）をゲート電極の真下のチャネル形成領域に有している。ＧＯＬＤ構造のＴＦＴによれば、不純物の注入によりＧＯＬＤ領域の閾値電圧が低下するので、ドレイン領域側の空乏層の形成が抑制される。したがって、ソース／ドレイン間の耐圧を向上することができる。
【０００８】
また、ＧＯＬＤ構造のＴＦＴによれば、ＴＦＴのオン動作時にソース／ドレイン間に流れる電流（オン電流）の低下を防ぐことができる。すなわち、通常のＴＦＴでは、ゲートに比べてドレインに高電圧を印加すると、ドレイン側の接合部に大きな電界ができる。そして、この電界により加速された電子がインパクトイオン化現象を起こし、電子・正孔対を発生する。電子・正孔対のうち、電子は、ゲート酸化膜と半導体膜との間のエネルギー障壁を超えて、ゲート酸化膜中に注入される。そして、酸化膜中に入った電子は負の固定電荷となり、ＴＦＴの閾値電圧を正側へシフトさせる。その結果、ＴＦＴのオン電流の低下を招く。これに対し、ＧＯＬＤ構造のＴＦＴによれば、ゲートに比べてドレインに高電圧を印加しても、ドレイン側の接合部に大きな電界が形成されない。このため、インパクトイオン化現象が起こりにくくなるので、ＴＦＴのオン電流の低下を抑止することができる。
【０００９】
しかしながら、ＧＯＬＤ構造のＴＦＴでは、ゲート電極下のチャネル形成領域にまで低濃度の不純物領域が形成されているので、チャネルが形成されやすくなり、ＧＯＬＤ領域の閾値電圧がチャネル部分に比べて低くなる。このため、オフ電流が流れやすくなり、オフ電流値が増加するという問題があった。このような問題は、ＧＯＬＤ構造とＬＤＤ構造とを有するＴＦＴにも共通する問題であった。ここで、ＧＯＬＤ構造とＬＤＤ構造とを有するＴＦＴとは、ソース領域およびドレイン領域よりも低濃度の不純物領域であるＬＤＤ領域を、ソース領域およびドレイン領域とチャネル形成領域との間に有しており、かつＬＤＤ領域よりもさらに低濃度のＧＯＬＤ領域を、ＬＤＤ領域とチャネル形成領域との間に有しているＴＦＴである。
【００１０】
オフ電流値が増加するというＧＯＬＤ構造のＴＦＴの問題を解決する方法として、画素の各々に印加する電圧を保持するためのキャパシタをさらに形成する方法がある。画素の各々に印加する電圧の低下量はオフ電流の量に比例し、キャパシタの容量に反比例する。したがって、この方法によれば、ＴＦＴのオン電流の低下を抑止しつつ、ＴＦＴのオフ電流による画素電極の電圧の低下をキャパシタに蓄積した電荷によって抑制することができる。
【００１１】
なお、ソース領域およびドレイン領域が高濃度の不純物領域と低濃度の不純物領域とを有するＴＦＴとの製造方法が、たとえば特開２００１−３４５４４８号公報（特許文献１）に開示されている。また、ＭＯＳ（Metal Oxide Semiconductor）キャパシタとＧＯＬＤ構造のＴＦＴとの製造方法が、たとえば特開２００２−７６３５１号公報（特許文献２）に開示されている。
【特許文献１】特開２００１−３４５４４８号公報
【特許文献２】特開２００２−７６３５１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
キャパシタと、ＧＯＬＤ構造のＴＦＴとを１つの基板上に形成しようとすると、その製造工程が複雑なものになり、工程数が増加してしまうという問題があった。
【００１３】
ここで、特許文献２に開示された技術では、ＧＯＬＤ構造のＴＦＴとＭＯＳキャパシタとがほぼ同一の工程によって製造されている。ＭＯＳキャパシタとは、ＭＯＳトランジスタとほぼ同様の構成を有するキャパシタである。ＭＯＳキャパシタにおいては、ＭＯＳトランジスタのゲート電極となる部分がキャパシタの上部電極となり、ＭＯＳトランジスタのソース領域となる部分と、ドレイン領域となる部分と、チャネル形成領域となる部分とがキャパシタの下部電極となる。ＭＯＳキャパシタにおいては、キャパシタの上部電極に印加される電圧によってキャパシタの容量が大きく変化する。このため、安定してキャパシタに電荷を蓄積することができず、ＴＦＴのオフ電流による画素電極の電圧の低下を十分に抑止することができないという問題があった。
【００１４】
したがって、本発明の目的は、製造工程を削減することができ、画素電極の電圧の低下を十分に抑止することができるＧＯＬＤ構造の半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【００１５】
本発明の半導体装置は、トランジスタとキャパシタとを備えた半導体装置であって、トランジスタはソース領域およびドレイン領域を有している。ソース領域およびドレイン領域の各々は、トランジスタのゲート電極の真下に形成された第１不純物領域と、第１不純物領域の不純物濃度よりも高い不純物濃度を有する第２不純物領域とを有している。第１不純物領域の不純物濃度とキャパシタの一方電極の不純物濃度とが同じである。
【発明の効果】
【００１６】
本発明の半導体装置およびその製造方法によれば、１対の第１不純物領域を形成する工程と同一の工程により、第１不純物濃度を有するキャパシタの一方電極を形成することができる。したがって、半導体装置の製造工程を削減することができる。また、キャパシタの一方電極が１つの不純物領域で形成されるので、キャパシタの容量がキャパシタに印加される電圧によって変化しにくい。したがって、安定してキャパシタに電荷を蓄積することができ、画素電極の電圧の低下を十分に抑止することができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態について、図に基づいて説明する。
【００１８】
（実施の形態１）
図１は、本発明の実施の形態１における半導体装置の構成を示す断面図である。
【００１９】
図１に示すように、本実施の形態の半導体装置１００は、第１トランジスタ形成領域に形成されたＧＯＬＤ構造とＬＤＤ構造とを有するｎ型ＴＦＴ３０と、第２トランジスタ形成領域に形成されたＬＤＤ構造のｎ型ＴＦＴ４０と、第３トランジスタ形成領域に形成されたｐ型ＴＦＴ５０と、キャパシタ形成領域に形成されたキャパシタ６０とを備えている。
【００２０】
基板１の上にＳｉＮ（窒化シリコン）膜２および下地膜３が積層して形成されている。ｎ型ＴＦＴ３０は、ソース領域３０ａと、ドレイン領域３０ｂと、チャネル形成領域５ａとを第１トランジスタ形成領域の下地膜３の上に有している。ソース領域３０ａは、ＧＯＬＤ領域である第１不純物領域５ｂと、ＬＤＤ領域である第３不純物領域５ｄと、第２不純物領域５ｆとを有している。ドレイン領域３０ｂは、ＧＯＬＤ領域である第１不純物領域５ｃと、ＬＤＤ領域である第３不純物領域５ｅと、第２不純物領域５ｇとを有している。第３の不純物領域５ｄ，５ｅの各々は、第２の不純物領域５ｆ，５ｇの各々からチャネル形成領域５ａの方へ伸びるように形成されている。第１不純物領域５ｂ，５ｃの各々は、第３の不純物領域５ｄ，５ｅの各々からチャネル形成領域５ａの方へ伸びるように形成されている。チャネル形成領域５ａのチャネル長（図１中横方向の長さ）は、たとえば１
μｍである。第３の不純物領域５ｄ，５ｅの各々の不純物濃度は第１不純物領域５ｂ，５ｃの各々の不純物濃度よりも高く、第２の不純物領域５ｇ，５ｆの各々の不純物濃度は第３不純物領域５ｄ，５ｅの各々の不純物濃度よりも高い。第１不純物領域５ｂ，５ｃの各々はゲート電極１２の真下に形成されている。すなわち、チャネル形成領域５ａと、第１不純物領域５ｂ，５ｃの各々とをゲート絶縁膜となるＳｉＯ2膜１１を介して覆うように、ｎ型ＴＦＴ３０のゲート電極１２が形成されている。なお、第１不純物領域５ｂ，５ｃの不純物濃度は１０17原子／ｃｍ3以上１０19原子／ｃｍ3以下であることが好ましい。
【００２１】
キャパシタ６０は、下部電極８ａと上部電極１５とをキャパシタ形成領域の下地膜３上に有している。下部電極８ａと上部電極１５とは、誘電体となるＳｉＯ2膜１１を挟んで互いに対向している。本実施の形態の半導体装置においては、キャパシタ６０の下部電極８ａの不純物濃度と、ｎ型ＴＦＴ３０の第１不純物領域５ｂ，５ｃの不純物濃度とが同じである。なお、下部電極８ａの両側には中濃度不純物領域８ｂ，８ｃの各々が形成されており、中濃度領域８ｂ，８ｃの各々の両側には高濃度不純物領域８ｄ，８ｅの各々が形成されている。
【００２２】
ｎ型ＴＦＴ４０は、ソース領域４０ａと、ドレイン領域４０ｂと、チャネル形成領域６ａとを第２トランジスタ形成領域の下地膜３の上に有している。ソース領域４０ａは、ＬＤＤ領域である第５不純物領域６ｂと、第４不純物領域６ｄとを有している。ドレイン領域３０ｂは、ＬＤＤ領域である第５不純物領域６ｃと、第４不純物領域６ｅとを有している。第５の不純物領域６ｂ，６ｃの各々は、第４の不純物領域６ｄ，６ｅの各々からチャネル形成領域５ａの方へ伸びるように形成されている。第４の不純物領域６ｄ，６ｅの各々の不純物濃度は第５不純物領域６ｂ，６ｃの各々の不純物濃度よりも高い。チャネル形成領域６ａをゲート絶縁膜となるＳｉＯ2膜１１を介して覆うように、ｎ型ＴＦＴ４０のゲート電極１３が形成されている。
【００２３】
ｐ型ＴＦＴ５０は、ソース領域７ｂと、ドレイン領域７ｃと、チャネル形成領域７ａとを第３トランジスタ形成領域の下地膜３の上に有している。チャネル形成領域７ａをゲート絶縁膜となるＳｉＯ2膜１１を介して覆うように、ｐ型ＴＦＴ５０のゲート電極１４が形成されている。
【００２４】
ゲート電極１２〜１４と上部電極１５とを覆うように、ＳｉＯ2膜１１上に層間絶縁膜１６が形成されている。ＳｉＯ2膜１１および層間絶縁膜１６には孔１６ａ〜１６ｈの各々が形成されており、孔１６ａ〜１６ｈの各々にはコンタクト１７ａ〜１７ｈの各々が形成されている。コンタクト１７ａとｎ型ＴＦＴ３０の第１不純物領域５ｆとは電気的に接続されており、コンタクト１７ｂとｎ型ＴＦＴ３０の第１不純物領域５ｇとは電気的に接続されている。コンタクト１７ｃとｎ型ＴＦＴ４０の第４不純物領域６ｄとは電気的に接続されており、コンタクト１７ｄとｎ型ＴＦＴ４０の第４不純物領域６ｅとは電気的に接続されている。コンタクト１７ｅとｐ型ＴＦＴ５０のソース領域７ｂとは電気的に接続されており、コンタクト１７ｆとｐ型ＴＦＴ５０のドレイン領域７ｃとは電気的に接続されている。コンタクト１７ｇとキャパシタ６０の上部電極１５とは電気的に接続されており、コンタクト１７ｈとキャパシタ形成領域の高濃度不純物領域８ｅとは電気的に接続されている。
【００２５】
コンタクト１７ａ，１７ｂの各々と電気的に接続するように、ｎ型ＴＦＴ３０のソース電極１９ａおよびドレイン電極１９ｂの各々が層間絶縁膜１６上に形成されている。コンタクト１７ｃ，１７ｄの各々と電気的に接続するように、ｎ型ＴＦＴ４０のソース電極１９ｃおよびドレイン電極１９ｄの各々が層間絶縁膜１６上に形成されている。コンタクト１７ｅ，１７ｆの各々と電気的に接続するように、ｐ型ＴＦＴ５０のソース電極１９ｅおよびドレイン電極１９ｆの各々が層間絶縁膜１６上に形成されている。コンタクト１７ｇ，１７ｈの各々と電気的に接続するように、配線１９ｇ，１９ｈの各々が層間絶縁膜１６上に形成されている。
【００２６】
ソース電極１９ａ，１９ｃ，１９ｅ、ドレイン電極１９ｂ，１９ｄ，１９ｆおよび配線１９ｇ，１９ｈの各々を覆うように、層間絶縁膜１６上に層間絶縁膜２１が形成されている。層間絶縁膜２１には溝２１ａが形成されており、溝２１ａの内壁に沿うように画素電極２２が形成されている。画素電極２２と配線１９ｇとは電気的に接続されている。配線１９ｈには、配線１９ｇよりも配線１９ｈが低い電位となるような電圧が常に印加される。また、画素電極２２は画素用トランジスタのドレイン領域と（図示なし）電気的に接続されている。
【００２７】
本実施の形態の半導体装置１００では、ＧＯＬＤ構造とＬＤＤ構造とを有するｎ型ＴＦＴ３０と、ＬＤＤ構造のｎ型ＴＦＴ４０と、ｐ型ＴＦＴ５０とが、各々の特性に応じて適切に配置される。具体的には、画素用トランジスタのように高電圧で駆動され、低いオフ電流が要求される部分にはＧＯＬＤ構造とＬＤＤ構造とを有するｎ型ＴＦＴ３０が配置される。また、ＣＭＯＳ駆動回路のように多数のトランジスタを集積する部分には占有面積の小さいＬＤＤ構造のｎ型ＴＦＴ４０およびｐ型ＴＦＴ５０が配置される。
【００２８】
なお、ｎ型ＴＦＴ３０のゲート絶縁膜と、ｎ型ＴＦＴ４０のゲート絶縁膜と、ｐ型ＴＦＴ５０のゲート絶縁膜と、キャパシタ６０の誘電体膜とは、連続したＳｉＯ2膜１１で形成されている場合について示したが、本発明はこのような場合の他、ゲート絶縁膜とキャパシタの誘電体膜とが互いに分離していてもよい。また、ｎ型ＴＦＴ３０のソース領域３０ａおよびドレイン領域３０ｂおよびチャネル形成領域５ａ（以下、半導体膜）と、ｎ型ＴＦＴ４０の半導体膜と、ｐ型ＴＦＴ５０の半導体膜と、キャパシタ６０の下部電極８ａとが互いに分離している場合について示したが、本発明はこのような場合の他、これらの半導体膜とキャパシタの下部電極とが互いに連続していてもよい。
【００２９】
続いて、本実施の形態の半導体装置の製造方法について説明する。
【００３０】
図２〜図１０は、本発明の実施の形態１における半導体装置の製造方法を工程順に説明する図である。
【００３１】
図２に示すように、たとえば１７３７ガラス（コーニング社製）よりなる基板１を準備する。そして、たとえば１００ｎｍの膜厚のＳｉＮ膜２と、たとえば１００ｎｍの膜厚のＳｉＯ2よりなる下地膜３とをプラズマＣＶＤ（Chemical Vapor Deposition）により基板１上に積層して形成する。ここで、ＳｉＮ膜２は、基板１からの不純物が半導体膜へ拡散するのを防ぐために形成されるものである。ＳｉＮの代わりにＳｉＯＮ，ＳｉＣ，ＡｌＮ，Ａｌ2Ｏ3などを用いてもよい。また、ＳｉＮ膜２と下地膜３とを省略してもよく、基板１上に他の下地膜をさらに積層してもよい。次に、アモルファスシリコン膜をプラズマＣＶＤにより下地膜３上に形成し、アモルファスシリコン膜を真空中で熱処理する。この熱処理によってアモルファスシリコン中の不要な水素が除去される。次に、アモルファスシリコン膜にたとえばＸｅＣｌレーザを照射することにより、アモルファスシリコン膜を多結晶シリコン膜に変える。多結晶シリコン膜中のシリコンの結晶粒径は約０．５μｍとなる。なお、ＸｅＣｌレーザを照射する代わりに、たとえばＹＡＧ（Yttrium Aluminum Garnet）レーザやＣＷ（Continuous Wave）レーザを照射してもよく、たとえばＮｉ（ニッケル）などの触媒を用いて熱アニールを行なってもよい。次に、多結晶シリコン膜上にレジストをパターニングし、このレジストをマスクとして多結晶シリコン膜をドライエッチングする。これにより、半導体膜としての多結晶シリコン膜５〜８がアイランド状に形成される。その後、アッシングと薬液処理によりレジストを除去する。
【００３２】
続いて、図３に示すように、多結晶シリコン膜５〜８を覆うようにたとえば１００ｎｍの膜厚のＳｉＯ2膜をプラズマＣＶＤにより形成する。プラズマＣＶＤの原料としてはたとえばＴＥＯＳ（Tetra Ethyl Ortho Silicate）とＯ2とを用いる。次に、第１トランジスタ形成領域のＳｉＯ2膜１１の一部と、第２および第３トランジスタ形成領域のＳｉＯ2膜１１とを覆うようにレジスト７０ａを形成する。次に、レジスト７０ａをマスクとして、多結晶シリコン膜５と多結晶シリコン膜８とにたとえば１．３×１０-17Ｊの加速エネルギで５×１０12原子／ｃｍ2の注入量のＰ（リン）を注入する。これにより、多結晶シリコン膜５に第１不純物領域５ｂ，５ｃが形成され、それと同時に、多結晶シリコン膜８にキャパシタ６０の下部電極８ａが形成される。なお、多結晶シリコン膜５における第１不純物領域５ｂと第１不純物領域５ｃとの間の領域は、チャネル形成領域５ａとなる。
その後、アッシングと薬液処理によりレジスト７０ａを除去する。
【００３３】
続いて、図４に示すように、たとえば２００ｎｍの膜厚のＣｒ（クロム）よりなる導電膜７１をスパッタ法により形成する。これにより、第１不純物領域５ｂ，５ｃおよびチャネル形成領域６ａの第１トランジスタ形成領域上にＳｉＯ2膜１１を介して導電膜７１が形成される。次に、第１および第２トランジスタ形成領域の導電膜７１と、第３トランジスタ形成領域の導電膜７１の一部と、キャパシタ形成領域の導電膜７１とを覆うようにレジスト７０ｂを形成する。次に、レジスト７０ｂをマスクとして導電膜７１をウエットエッチングする。これにより、ｐ型ＴＦＴ５０のゲート電極１４が形成される。その後、アッシングと薬液処理によりレジスト７０ｂを除去する。
【００３４】
続いて、図５に示すように、導電膜７１をマスクとして、第３トランジスタ形成領域の多結晶シリコン膜７にたとえばＢ（ボロン）を注入する。これにより、多結晶シリコン膜７にソース領域７ｂおよびドレイン領域７ｃが形成される。多結晶シリコン膜７のソース領域７ｂとドレイン領域７ｃとの間の領域は、チャネル形成領域７ａとなる。
【００３５】
続いて、図６に示すように、チャネル形成領域５ａと、第１不純物領域５ｂ，５ｃの各々の一部とを覆うように、レジスト７０ｃを導電膜７１上に形成する。また、第２トランジスタ形成領域の一部と、キャパシタ形成領域の一部とを覆うように、レジスト７０ｃを導電膜７１上にも形成する。
【００３６】
続いて、図７に示すように、レジスト７０ｃをマスクとして、レジスト７０ｃよりも線幅が細くなるように導電膜７１をウエットエッチングする。ここで、「線幅」とは、チャネル長（図７中横方向）方向の長さである。これにより、チャネル形成領域５ａと、第１不純物領域５ｂ，５ｃの各々の一部とをＳｉＯ2膜１１を介して覆うように、第１トランジスタのゲート電極１２が形成される。ゲート電極１２の形成と同時に、ｎ型ＴＦＴ４０のゲート電極１３が形成され、キャパシタ６０の上部電極１５が形成される。
【００３７】
続いて、図８に示すように、レジスト７０ｄを第３トランジスタ形成領域に形成する。そして、レジスト７０ｃ，７０ｄをマスクとして、たとえば１．３×１０-17Ｊの加速エネルギで１×１０14原子／ｃｍ2の注入量のＰを注入する。これにより、ｎ型ＴＦＴ３０の第２不純物領域５ｆ，５ｇが第１不純物領域５ｂ，５ｃ内に形成され、それと同時に、第４不純物領域６ｄ，６ｅが多結晶シリコン膜６に形成される。さらに、下部電極８ａの両端に高濃度不純物領域８ｄ，８ｅも形成される。
【００３８】
続いて、図９に示すように、アッシングと薬液処理によりレジスト７０ｃ，７０ｄを除去する。そして、ゲート電極１２〜１４および上部電極１５をマスクとして、たとえば１．３×１０-17Ｊの加速エネルギで１×１０13原子／ｃｍ2の注入量のＰを注入する。このとき、ゲート電極１２，１３および上部電極１５はレジスト７０ｃよりも線幅が細くなっているので、ゲート電極１２，１３および上部電極１５をマスクとして不純物を注入することにより、レジスト７０ｃをマスクとしたときには不純物が注入されなかった領域にも不純物を注入することができる。これにより、第３不純物領域５ｄ，５ｅが第１不純物領域５ｂ，５ｃ内に形成され、それと同時に、第５不純物領域６ｂ，６ｃが多結晶シリコン膜６に形成される。なお、多結晶シリコン膜６の第５不純物領域６ｂと第５不純物領域６ｃとの間の領域は、チャネル形成領域６ａとなる。さらに、下部電極８ａの両端に中濃度不純物領域８ｂ，８ｃも形成される。
【００３９】
続いて、図１０に示すように、ゲート電極１２〜１４および上部電極１５を覆うようにＳｉＯ2膜１１上に層間絶縁膜１６を形成する。次に、ソース領域３０ａ，４０ａ，７ｂの各々と、ドレイン領域３０ｂ，４０ｂ、７ｃの各々と、上部電極１５の一部と、高濃度不純物領域８ｅとを露出するように、層間絶縁膜１６に孔１６ａ〜１６ｈの各々を形成する。次に、孔１６ａ〜１６ｈの各々の内部にたとえばＣｒよりなるコンタクト１７ａ〜１７ｈの各々を形成する。ここで、高濃度不純物領域８ｅとコンタクト１７ｈとを電気的に接続することにより、コンタクト１７ｈのコンタクト抵抗を低減することができる。次に、ソース電極１９ａ，１９ｃ，１９ｅ、ドレイン電極１９ｂ，１９ｄ，１９ｆおよび配線１９ｇ，１９ｈの各々をコンタクト１７ａ〜１７ｈの各々と電気的に接続するように層間絶縁膜１６上に形成する。ソース電極１９ａ，１９ｃ，１９ｅ、ドレイン電極１９ｂ，１９ｄ，１９ｆおよび配線１９ｇ，１９ｈは、たとえばＡｌ（アルミニウム）により形成される。
【００４０】
次に、図１に示すように、ソース電極１９ａ，１９ｃ，１９ｅ、ドレイン電極１９ｂ，１９ｄ，１９ｆおよび配線１９ｇ，１９ｈの各々を覆うように、層間絶縁膜１６上に層間絶縁膜２１を形成する。次に、配線１９ｇの一部を露出するように、層間絶縁膜２１に溝２１ａを形成する。次に、溝２１ａの内壁面に沿って画素電極２２を形成する。以上の工程により本実施の形態の半導体装置１００が完成する。
【００４１】
本実施の形態の半導体装置１００およびその製造方法によれば、ＧＯＬＤ領域である第１不純物領域５ｂ，５ｃを形成する工程と同一の工程により、第１不純物領域５ｂ，５ｃと同じ不純物濃度を有するキャパシタ６０の下部電極８ａを形成することができる。したがって、半導体装置の製造工程を削減することができる。また、キャパシタ６０の下部電極８ａが１つの不純物領域８ａで形成されるので、キャパシタの容量がキャパシタに印加される電圧によって変化しにくい。したがって、安定してキャパシタに電荷を蓄積することができ、画素電極２２の電圧の低下を十分に抑止することができる。
【００４２】
本実施の形態の半導体装置１００においては、ソース領域３０ａおよびドレイン領域３０ｂは第３不純物領域５ｄ，５ｅを有している。第３の不純物領域５ｄ，５ｅは第１不純物領域５ｂ，５ｃと第２不純物領域５ｆ，５ｇとの間に形成されており、第３不純物領域５ｄ，５ｅの不純物濃度は、第１不純物領域５ｂ，５ｃの不純物濃度よりも高く、第２の不純物領域５ｆ，５ｇの不純物濃度よりも低い。
【００４３】
本実施の形態の半導体装置１００の製造方法においては、第１不純物領域５ｂ，５ｃよりも不純物濃度が高く、第２不純物領域５ｆ，５ｇよりも不純物濃度が低い第３不純物領域５ｄ，５ｅを第１不純物領域５ｂ，５ｃと第２不純物領域５ｆ，５ｇとの間に形成する。
【００４４】
これにより、ソース領域３０ａおよびドレイン領域３０ｂの各々がＧＯＬＤ領域とＬＤＤ領域とを有するので、ドレイン領域３０ｂとチャネル形成領域５ａとの界面付近の電界を一層緩和することができる。その結果、ｎ型ＴＦＴ３０のオフ電流値を一層低減することができる。
【００４５】
本実施の形態の半導体装置１００においては、キャパシタ６０の下部電極８ａの電位よりもキャパシタ６０の上部電極１５の電位の方が常に高い。
【００４６】
キャパシタの一方電極が不純物領域で形成される場合には、キャパシタの容量がキャパシタに印加される電圧により変化する。言い換えれば、キャパシタがＣ（容量）−Ｖ（電圧）特性を有する。キャパシタは、電圧が一定値以下の場合に電圧により容量が変化し、電圧が一定値以上になると容量が一定になるようなＣ−Ｖ特性を有している。容量が一定となる電圧をフラットバンド電圧という。特許文献２に開示された技術におけるキャパシタはＭＯＳキャパシタであったので、フラットバンド電圧が正の大きな値となる。すなわち、下部電極の電位に対して上部電極の電位を高くしたとしても依然としてキャパシタの容量は電圧により変化する。一方、本実施の形態のキャパシタ６０の下部電極は１つの不純物領域により形成されているので、フラットバンド電圧がマイナスの値となる。このため、下部電極８ａの電位よりも上部電極１５の電位を高く保つことにより、キャパシタ６０の容量は電圧に関わらず一定となる。
【００４７】
本実施の形態の半導体装置１００においては、キャパシタ６０の上部電極１５と画素電極２０とが電気的に接続されている。
【００４８】
これにより、画素電極２０に印加する電圧の低下をキャパシタ６０に蓄積した電荷によって抑制することができる。
【００４９】
本実施の形態の半導体装置１００において、第１不純物領域５ｂ，５ｃの不純物濃度は１０17原子／ｃｍ3以上１０19原子／ｃｍ3以下である。
【００５０】
これにより、ｎ型ＴＦＴ３０の耐圧を向上することができる。また、第１不純物領域５ｂ，５ｃの不純物濃度は１０17原子／ｃｍ3以上とすることにより、キャパシタ６０のフラットバンド電圧が正の値になる。すなわち、下部電極８ａの電位よりも上部電極１５の電位の方を高くすることによりキャパシタ６０の容量を一定に保つことができる。
【００５１】
本実施の形態の半導体装置１００の製造方法において、ゲート電極１２は、多結晶シリコン膜５上にＳｉＯ2膜１１を介して導電膜７１を形成し、チャネル形成領域５ａと、第１不純物領域５ｂ，５ｃの各々の一部とを覆うように、レジスト７０ｃを導電膜７１上に形成し、レジスト７０ｃをマスクとして、レジスト７０ｃよりも線幅が細くなるように導電膜７１をエッチングすることにより形成される。また、レジスト７０ｃをマスクとして不純物を注入することにより第２不純物領域５ｆ，５ｇが第１不純物領域５ｂ，５ｃ内に形成され、ゲート電極１２をマスクとして不純物を注入することにより第３不純物領域５ｄ，５ｅが形成される。
【００５２】
これにより、簡易な方法によりゲート電極１２と第２の不純物領域５ｆ，５ｇと、第３の不純物領域５ｄ，５ｅとが形成される。
【００５３】
本実施の形態の半導体装置１００の製造方法は、ｐ型ＴＦＴ４０が以下の方法により形成される。導電膜７１を形成すると同時に、半導体膜６上にＳｉＯ2膜１１を介して導電膜７１を形成する。レジスト７０ｃを形成すると同時に、レジスト７０ｃを第２トランジスタ形成領域の導電膜７１上に形成する。導電膜７１をエッチングすると同時に、レジスト７０ｃをマスクとして、レジスト７０ｃよりも線幅が細くなるように第２トランジスタ形成領域の導電膜７１をエッチングする。第２不純物領域５ｆ，５ｇを形成すると同時に、レジスト７０ｃをマスクとして不純物を注入することにより第４不純物領域６ｄ，６ｅを半導体層６に形成する。第３不純物領域５ｄ，５ｅを形成すると同時に、ゲート電極１３をマスクとして不純物を注入することにより第５不純物領域６ｂ，６ｃを形成する。
【００５４】
これにより、ＧＯＬＤ構造とＬＤＤ構造とを有するｎ型ＴＦＴ３０を形成すると同時に、ＬＤＤ構造のｎ型ＴＦＴ４０を形成することができる。
【００５５】
本実施の形態の半導体装置１００においては、ゲート電極１２を形成すると同時に、キャパシタ６０の上部電極１５を形成する。
【００５６】
これにより、ゲート電極１２と上部電極１５とを別々の工程で形成する場合に比べて製造方法を簡略化できる。
【００５７】
なお、本実施の形態においては、ＧＯＬＤ構造のＴＦＴがｎ型ＴＦＴ３０である場合について示したが、本発明はこのような場合に限定されるものではなく、ＧＯＬＤ構造のＴＦＴがｐチャネル型トランジスタであってもよい。また、ｎチャネル型トランジスタであることが好ましい。
【００５８】
（実施の形態２）
図１１は、本発明の実施の形態２における半導体装置の構成を示す断面図である。
【００５９】
図１１に示すように、本実施の形態の半導体装置１０１においては、第１トランジスタ形成領域にＧＯＬＤ構造のｎ型ＴＦＴ３１が形成され、第２トランジスタ形成領域にｎ型ＴＦＴ４１が形成されている。ｎ型ＴＦＴ３１は、ソース領域３１ａと、ドレイン領域３１ｂと、チャネル形成領域５ａとを第１トランジスタ形成領域の下地膜３の上に有している。ソース領域３１ａは、ＧＯＬＤ領域である第１不純物領域５ｂと、第２不純物領域５ｆとを有している。ドレイン領域３１ｂは、ＧＯＬＤ領域である第１不純物領域５ｃと、第２不純物領域５ｇとを有している。第１不純物領域５ｂ，５ｃの各々は、第２の不純物領域５ｆ，５ｇの各々からチャネル形成領域５ａの方へ伸びるようにゲート電極１２の真下に形成されている。第２の不純物領域５ｆ，５ｇの各々の不純物濃度は第１不純物領域５ｂ，５ｃの各々の不純物濃度よりも高い。チャネル形成領域５ａをゲート絶縁膜となるＳｉＯ2膜１１を介して覆うように、ｎ型ＴＦＴ３１のゲート電極１２が形成されている。
【００６０】
ｎ型ＴＦＴ４１は、ソース領域としての第４不純物領域６ｄと、ドレイン領域としての第４不純物領域６ｅと、チャネル形成領域６ａとを第２トランジスタ形成領域の下地膜３の上に有している。チャネル形成領域６ａをゲート絶縁膜となるＳｉＯ2膜１１を介して覆うように、ｎ型ＴＦＴ４１のゲート電極１３が形成されている。
【００６１】
なお、これ以外の半導体装置１０１の構成は、図１に示す実施の形態１の半導体装置１００の構成とほぼ同様であるので、同一の部材には同一の符号を付し、その説明を省略する。
【００６２】
続いて、本実施の形態の半導体装置の製造方法について説明する。
【００６３】
本実施の形態の半導体装置１０１の製造方法は、まず図２〜図７に示す実施の形態１の製造工程とほぼ同様の製造工程を経る。次に、図８に示すようなレジスト７０ｄをマスクとしたＰの注入を行なわずにレジスト７０ｄが除去される。その後、図９および図１０に示す実施の形態１の製造工程とほぼ同様の製造工程を経て、本実施の形態の半導体装置１０１が完成する。
【００６４】
本実施の形態のように、ＧＯＬＤ構造のｎ型ＴＦＴ３１とｎ型ＴＦＴ４１とキャパシタ６０とを備えた半導体装置１０１についても、本発明を適用することによって実施の形態１と同様の効果を得ることができる。
【実施例１】
【００６５】
以下本発明の実施例について説明する。
【００６６】
（実施例１）
本実施例においては、まず、図１に示す実施の形態１の半導体装置１００を製造した。半導体装置１００におけるｎ型ＴＦＴ３０のチャネル幅を１０μｍとし、チャネル長は５μｍとした。また、第１不純物領域５ｂ，５ｃのチャネル長方向の長さを１μｍとし、第３不純物領域５ｄ，５ｅのチャネル長方向の長さを０．５μｍとした。また、ゲート電極１２のチャネル長方向の長さを７μｍとした。
【００６７】
なお、本実施例では第１不純物領域５ｂ，５ｃのチャネル長方向の長さを１μｍとしたが、これは設計値である、実際の第１不純物領域５ｂ，５ｃのチャネル長方向の長さは、ゲート電極１２をマスクするレジスト７０ｃのアライメント精度の影響を受ける。現状のステッパでは、第１不純物領域５ｂ，５ｃのチャネル長方向の長さを１μｍで設計すると、実際にはチャネル長方向の長さが１μｍ±０．３μｍの第１不純物領域５ｂ，５ｃの長さとなる。すなわち、第１不純物領域５ｂ，５ｃのチャネル長方向の長さを０．７μｍ確保するためには、本実施例のように第１不純物領域５ｂ，５ｃのチャネル長方向の長さを１μｍで設計する必要がある。以上のように、第１不純物領域５ｂ，５ｃのチャネル長方向の長さを設計する際には、ゲート電極１２をマスクするレジスト７０ｃのアライメント精度の影響を考慮する必要がある。
【００６８】
次に、第１不純物領域５ｂ，５ｃおよび下部電極８ａの不純物濃度と、第３不純物領域５ｄ，５ｅの不純物濃度をＳＩＭＳ（Secondary Ion Mass Spectrometer）によって測定した。その結果、第１不純物領域５ｂ，５ｃおよび下部電極８ａの不純物濃度は５×１０17原子／ｃｍ3であり、第３不純物領域５ｄ，５ｅの不純物濃度は１．５×１０18原子／ｃｍ3であった。
【００６９】
続いて、ＧＯＬＤ構造とＬＤＤ構造とを有するｎ型ＴＦＴ３０の耐圧およびオン電流を測定した。耐圧の測定については、ゲート電極１２およびソース電極１９ａを接地して０Ｖとした状態でソース／ドレイン間に電圧を印加し、ソース／ドレイン間に流れるドレイン電流を測定した。そして、ドレイン電流が０．１μＡとなるときのソース／ドレイン間の電圧（ソース電極１９ａに対するドレイン電極１９ｂの電位）をｎ型ＴＦＴ３０の耐圧とした。また、比較のために、従来のＬＤＤ構造のＴＦＴの耐圧およびオン電流も測定した。なお、従来のＬＤＤ構造のＴＦＴのチャネル幅を１０μｍとし、チャネル長は５μｍとした。また、ＬＤＤ領域のチャネル長方向の長さを０．５μｍとした。本発明のｎ型ＴＦＴ３０の耐圧およびオン電流と、ＬＤＤ構造のＴＦＴの耐圧およびオン電流との測定結果を表１に示す。
【００７０】
【表１】
2005294418.tif 000003
【００７１】
表１に示すように、ＬＤＤ構造のＴＦＴの耐圧が１２．９Ｖであるのに対し、本発明のｎ型ＴＦＴ３０の耐圧は２２．８Ｖとなっている。このことから、本発明のｎ型ＴＦＴ３０の耐圧はＬＤＤ構造のＴＦＴの耐圧よりも高いことが分かる。また、ＬＤＤ構造のＴＦＴのオン電流が２．１×１０-4Ａであるのに対し、本発明のｎ型ＴＦＴ３０のオン電流は
２．２×１０-4Ａとなっている。このことから、本発明のｎ型ＴＦＴ３０のオン電流はＬＤＤ構造のＴＦＴのオン電流とほぼ同様の値となっていることが分かる。
【００７２】
（実施例２）
本実施例においては、第１不純物領域５ｂ，５ｃおよび下部電極８ａの不純物濃度をそれぞれ５×１０17原子／ｃｍ3，１×１０18原子／ｃｍ3，２×１０18原子／ｃｍ3と変化させて図１に示す実施の形態１の半導体装置１００を製造した。そして、それぞれの半導体装置１００についてキャパシタ６０のフラットバンド電圧を測定した。この結果を表２に示す。なお、表２のフラットバンド電圧は、下部電極８ａの電位に対する上部電極１５の電位で示されている。
【００７３】
【表２】
2005294418.tif 000004
【００７４】
表２に示すように、不純物濃度が５×１０17原子／ｃｍ3である場合にはフラットバンド電圧は−２Ｖとなっており、不純物濃度が１×１０17原子／ｃｍ3である場合にはフラットバンド電圧は−５Ｖとなっており、不純物濃度が２×１０18原子／ｃｍ3である場合にはフラットバンド電圧は−１０Ｖとなっている。ここで、フラットバンド電圧が−１０Ｖである場合には、下部電極８ａの電位を上部電極１５の電位よりも−１０Ｖ以上高くすることでキャパシタ６０の容量が一定になる。表２の結果によれば、第１不純物領域５ｂ，５ｃおよび下部電極８ａの不純物濃度がいずれの場合にもフラットバンド電圧はマイナスとなっている。上述のように、フラットバンド電圧がマイナスであれば、下部電極８ａの電位よりも上部電極１５の電位を高く保つことによりキャパシタ６０の容量は電圧に関わらず一定となる。したがって、本発明の半導体装置によれば、安定してキャパシタに電荷を蓄積することができ、画素電極の電圧の低下を十分に抑止できることがわかる。
【００７５】
（実施例３）
本実施例においては、第１不純物領域５ｂ，５ｃおよび下部電極８ａの不純物濃度をそれぞれ５×１０16原子／ｃｍ3、１×１０17原子／ｃｍ3、５×１０17原子／ｃｍ3と変化させて図１に示す実施の形態１の半導体装置１００を製造した。そして、それぞれの半導体装置１００のｎ型ＴＦＴ３０について、実施例１と同様の方法により耐圧を測定した。この結果を表３に示す。
【００７６】
【表３】
2005294418.tif 000005
【００７７】
表３に示すように、不純物濃度が５×１０16原子／ｃｍ3である場合にはｎ型ＴＦＴ３０の耐圧は１４．２Ｖとなっており、不純物濃度が１×１０17原子／ｃｍ3である場合にはｎ型ＴＦＴ３０の耐圧は２３．５Ｖとなっており、不純物濃度が５×１０17原子／ｃｍ3である場合にはｎ型ＴＦＴ３０の耐圧は２２．８Ｖとなっている。実施例３と実施例２との結果から、不純物濃度を１×１０17原子／ｃｍ3以上とすることにより、キャパシタ６０のフラットバンド電圧がマイナスの値となり、かつｎ型ＴＦＴ３０の耐圧が一層向上することが分かる。
【００７８】
以上に開示された実施の形態および実施例はすべての点で例示であって制限的なものではないと考慮されるべきである。本発明の範囲は、以上の実施の形態および実施例ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての修正や変形を含むものと意図される。
【図面の簡単な説明】
【００７９】
【図１】本発明の実施の形態１における半導体装置の構成を示す断面図である。
【図２】本発明の実施の形態１における半導体装置の製造方法の第１工程を示す断面図である。
【図３】本発明の実施の形態１における半導体装置の製造方法の第２工程を示す断面図である。
【図４】本発明の実施の形態１における半導体装置の製造方法の第３工程を示す断面図である。
【図５】本発明の実施の形態１における半導体装置の製造方法の第４工程を示す断面図である。
【図６】本発明の実施の形態１における半導体装置の製造方法の第５工程を示す断面図である。
【図７】本発明の実施の形態１における半導体装置の製造方法の第６工程を示す断面図である。
【図８】本発明の実施の形態１における半導体装置の製造方法の第７工程を示す断面図である。
【図９】本発明の実施の形態１における半導体装置の製造方法の第８工程を示す断面図である。
【図１０】本発明の実施の形態１における半導体装置の製造方法の第９工程を示す断面図である。
【図１１】本発明の実施の形態２における半導体装置の構成を示す断面図である。
【符号の説明】
【００８０】
１  基板、２  ＳｉＮ膜、３  下地膜、５〜８  多結晶シリコン膜、５ａ，６ａ，７ａ  チャネル形成領域、５ｂ〜５ｇ，６ｂ〜６ｅ，８ｂ〜８ｅ  不純物領域、７ｂ，３０ａ，３１ａ，４０ａ  ソース領域、７ｃ，３０ｂ，３１ｂ，４０ｂ  ドレイン領域、８ａ  下部電極、１１  ＳｉＯ2膜、１２〜１４  ゲート電極、１５  上部電極、１６，２１  層間絶縁膜、１６ａ〜１６ｈ  孔、１７ａ〜１７ｈ  コンタクト、１９ａ，１９ｃ，１９ｅ  ソース電極、１９ｂ，１９ｄ，１９ｆ  ドレイン電極、１９ｇ，１９ｈ  配線、２１ａ  溝、２２  画素電極、３０，３１，４０，４１  ｎ型ＴＦＴ、５０  ｐ型ＴＦＴ、６０  キャパシタ、７０ａ〜７０ｄ  レジスト、７１  導電膜、１００，１０１  半導体装置。
【図１】
2005294418.tif 000006
【図２】
2005294418.tif 000007
【図３】
2005294418.tif 000008
【図４】
2005294418.tif 000009
【図５】
2005294418.tif 000010
【図６】
2005294418.tif 000011
【図７】
2005294418.tif 000012
【図８】
2005294418.tif 000013
【図９】
2005294418.tif 000014
【図１０】
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【図１１】
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