(57)【要約】【課題】  伝送特性等の電気特性に優れ、微細化、狭ピッチ化に対応し、電着方法等の絶縁膜形成方法も可能で製造コストを低減できる多層配線基板を提供する。【解決手段】  コア基板と、該コア基板の片面もしくは両面上に絶縁層を介して配線層と絶縁層とを積層してなる多層配線基板において、前記コア基板に用いるコア材がシリコンであり、該シリコンの比抵抗が１０Ωｃｍ以上であり、さらに好ましい形態として該シリコンの比抵抗が１０Ωｃｍ以上であり５０Ωｃｍ以下であることを特徴とする。【選択図】  図１
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【特許請求の範囲】
【請求項１】
コア基板と、該コア基板の片面もしくは両面上に絶縁層を介して配線層と絶縁層とを積層してなる多層配線基板において、前記コア基板に用いるコア材がシリコンであり、該シリコンの比抵抗が１０Ωｃｍ以上であることを特徴とする多層配線基板。
【請求項２】
前記シリコンの比抵抗が１０Ωｃｍ以上であり５０Ωｃｍ以下であることを特徴とする請求項１に記載の多層配線基板。
【請求項３】
前記コア基板は、内壁面に絶縁層が設けられ導電材料で充填された複数のスルーホールにより表裏の導通がなされていることを特徴とする請求項１もしくは２に記載の多層配線基板。
【請求項４】
前記導電材料充填前の前記スルーホール内壁面の最大表面粗さが３μｍ以下であることを特徴とする請求項３に記載の多層配線基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多層配線基板とその製造方法に関し、特に半導体チップを搭載するための高密度配線がなされたシリコンをコア基板とする多層配線基板に関するものである。
【背景技術】
【０００２】
近年、電子機器の高機能化、小型化、軽量化が進む中で、半導体パッケージの小型化、多ピン化、外部端子のファインピッチ化が求められており、高密度配線基板の要求はますます強くなっている。このため、ＬＳＩを直接プリント配線板に実装したり、あるいはＣＳＰ（Ｃｈｉｐ  Ｓｉｚｅ  Ｐａｃｋａｇｅ）、ＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）をプリント配線板に実装するようになってきた。そしてプリント配線板も高密度化に対応するために、配線層およびビア（Ｖｉａ）を１層づつ絶縁層を介してコアとなる基板上に多層に積み上げていくビルドアップ配線技術で作製した多層配線基板を使用するようになってきた。
【０００３】
多層配線基板は、基板上下の導体間を電気的に接続するスルーホールが設けられており、サブトラクティブ法やアディティブ法で作製した低密度配線を有する両面基板を多層化してコア基板としている。しかし、従来のスルーホールはドリル加工で孔開けされており、微細化の点で孔径に制限があること、さらに貫通したスルーホールであることにより、多層基板においては所望する２つの導体間の接続のための孔にとどまらず、本来不要な他の部分の導体層にも孔が開いてしまうので、その部分の配線形成ができなくなり、配線設計の自由度を限定してしまうという問題があった。また、スルーホール部のめっきの導通は、導体線幅の微細化に伴い、信頼性に問題を生じていた。コア基板の製造方法としては、種々の配線方法が提案、実施されるようになり、これらのコア基板の上に配線層を形成した多層配線基板が用いられている（例えば、特許文献１、特許文献２参照。）。
また、コア基板を材料から見ると、ガラス・エポキシ複合材料等の有機系基板や、セラミックス、ガラス、金属等の無機系基板が用いられ、さらには半導体チップと熱膨張係数が同じでベアチップ実装に優れ、半導体製造設備をそのまま使えるという利点のために、シリコン単結晶ウェハをコア材に用いるようになってきた（例えば、特許文献３、特許文献４参照。）。
【特許文献１】特開平５−１４４９７８号公報
【特許文献２】特開平１１−３４５９３３号公報
【特許文献３】特開２０００−６８６１８号
【特許文献４】特開２００３−３１７２２号
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、コア基板の配線の微細化、狭ピッチ化と共に、コア基板上にビルドアップ法により設ける多層配線層の線幅もより微細な配線が求められるようになり、狭ピッチ化、高密度配線の要求はますます強くなり、公知の従来のコア基板上に従来のプロセスで配線層を形成した多層配線基板では、求められる電気特性と高密度配線のための微細化の要求に対応できなくなっているという問題点があった。
従来のシリコン基板をコア材として用いた配線基板は、半導体用のシリコンをそのまま転用しており、伝送特性等の電気特性面において高特性が得られにくいという問題が生じてきた。また、絶縁層材料としてシリコン酸化膜を用いた場合、シリコン酸化膜の膜厚を厚くすることがかなり難しく、配線容量を低減しにくく、また、例えシリコン酸化膜を厚くできたとしてもコストが増してしまうという問題があった。
そこで、本発明は上記のような問題点を解消するためになされたものである。その目的は、伝送特性等の電気特性に優れ、微細化、狭ピッチ化に対応し、電着方法等の絶縁膜形成方法も可能で製造コストを低減できる多層配線基板を提供することである。
【課題を解決するための手段】
【０００５】
上記の課題を解決するために、請求項１の発明に係わる多層配線基板は、コア基板と、該コア基板の片面もしくは両面上に絶縁層を介して配線層と絶縁層とを積層してなる多層配線基板において、前記コア基板に用いるコア材がシリコンであり、該シリコンの比抵抗が１０Ωｃｍ以上であるようにしたものである。
【０００６】
請求項２の発明に係わる多層配線基板は、コア基板と、該コア基板の片面もしくは両面上に絶縁層を介して配線層と絶縁層とを積層してなる多層配線基板において、前記コア基板に用いるコア材がシリコンであり、シリコンの比抵抗が１０Ωｃｍ以上であり５０Ωｃｍ以下であるようにしたものである。
【０００７】
請求項３の発明に係わる多層配線基板は、前記コア基板は、内壁面に絶縁層が設けられ導電材料で充填された複数のスルーホールにより表裏の導通がなされているようにしたものである。
【０００８】
請求項４の発明に係わる多層配線基板は、前記導電材料充填前の前記スルーホール内壁面の最大表面粗さが３μｍ以下であるようにしたものである。
【発明の効果】
【０００９】
本発明によれば、多層配線基板を構成するコア基板のコア材が半導体チップと熱膨張係数の同じシリコンより構成され、湿度による形状変化がなく、温度変化による膨張収縮等の形状変化は半導体チップと同一であり、シリコンの比抵抗を１０Ωｃｍ以上とすることにより、高周波領域においても優れた伝送特性を示す多層配線基板が得られる。また、コア材のシリコンの比抵抗を１０Ωｃｍ以上であり５０Ωｃｍ以下とすることにより、電着方法による絶縁膜形成が可能となり製造コストが低減され、かつ高周波領域においても優れた伝送特性を示す多層配線基板が得られる。
【００１０】
本発明のシリコンをコア材とする多層配線基板は、必要に応じて表面を研磨することにより平坦度を高くし、電極位置の寸法精度が高く、半導体チップと同レベルの接続電極の狭ピッチ化及び配線の高密度化が可能である。  また、スルーホール部には空隙部が無く、熱衝撃によるクラックの発生や断線を引き起こすこともなく、信頼性の高い基板が比較的安価な方法で得られる。したがって、本発明の多層配線基板を用いたマルチチップ半導体装置は、金属バンプの接合部の応力を低減して信頼性を高め、配線基板の平坦度および寸法精度により接合の安定性を高め、樹脂配線基板が成し得ないレベルでの配線密度の向上を可能にし、小型、高密度、高速化を実現できるという効果を有する。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態を図面を参照して説明する。
（多層配線基板）
図１は、本発明の多層配線基板の一実施形態を模式的に示す部分縦断面図である。図１において、多層配線基板１はシリコンをコア材２ａとするコア基板２と、このコア基板２の一方の面に絶縁層６を介して形成されたビルドアップ配線層３とを備えている。
【００１２】
多層配線基板１を構成するコア基板２は、スルーホール４が設けられており、スルーホール４は導電性ペースト５でコア基板２の表裏を導通させており、コア基板２の片面あるいは両面には配線層が設けられている。
【００１３】
コア基板２上の一方の面に設けられたビルドアップ配線層３は、配線層３を構成する配線７ａ、７ｂが、電気絶縁層１０ａ、１０ｂを介し、導電性のビア８ａ、８ｂにてコア基板２の導電性ペ−スト５で充填した所定の導電性のスルーホール４もしくは配線部に接続されている。
【００１４】
本発明では、多層配線基板１上に設けるそれぞれの微細な多層配線層の位置精度を保つために、コア基板２のコア材２ａとして、シリコンが用いられる。シリコンは半導体プロセスが適用でき微細加工に好適で、精密なスルーホール加工に適しており、熱膨張係数が半導体チップと同じなので、温度変化による膨張収縮等の形状変化は半導体チップと同一となり、信頼性の高い配線基板を作製できる。
【００１５】
本発明に用いるコア材のシリコンは、シリコンの比抵抗が１０Ωｃｍ以上である。表１はシリコンをコア材とした配線基板において、シリコンの比抵抗を変えた場合、周波数２０ＧＨｚの信号を流した時の高周波伝送損失特性を調べたものであり、コア材のシリコンの比抵抗が１０Ωｃｍ未満であると伝送損失が１ｄＢ以上となってしまう。伝送損失は１ｄＢ程度が使用し得るほぼ限界とされるので、使用し得るコア材のシリコンの比抵抗は１０Ωｃｍ以上が求められる。
【００１６】
【表１】
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【００１７】
また、本発明に用いるコア材のシリコンは、電着法により絶縁膜を形成する場合には、シリコンの比抵抗が５０Ωｃｍ以下であることが好ましい。本発明において、コア基板の片面もしくは両面、およびスルーホール内壁面に絶縁膜を形成するに際し、絶縁膜としてシリコン酸化膜等の薄膜を真空成膜法で形成する場合には、絶縁膜形成はコア材のシリコンの比抵抗には影響されない。しかし、電着法により絶縁膜を形成する場合には、コア材のシリコンの比抵抗が５０Ωｃｍを超えると電着による絶縁膜形成が困難となる。したがって、電着による絶縁膜形成が可能なコア材のシリコンの比抵抗は５０Ωｃｍ以下となり、高周波伝送特性に優れ、かつ電着による絶縁膜形成が可能なコア材のシリコンの比抵抗は１０Ωｃｍ以上で５０Ωｃｍ以下が好ましい。
【００１８】
また、本発明において、コア材シリコンに設けるスルーホールの最大表面粗さは３μｍ以下であることが好ましい。スルーホールの最大表面粗さが３μｍを超えると、表皮効果による高周波伝送損失が大きくなり、電気特性上好ましくないからである。表皮効果が影響する導体表面からの表皮深さは、信号周波数の逆数の平方根に比例する。従って、信号周波数が大きくなるほど表皮深さは小さくなる。
スルーホール内壁面の最大表面粗さの測定は、加工すべき製品と同一サイズ、同一パターンの測定用試料を作製し、同一のスルーホール加工条件で孔加工し、スルーホールの縦切断面を測長型の走査型電子顕微鏡で計測する方法が行なわれる。
【００１９】
本発明において、コア材シリコンを所望の抵抗値とするには、チョコラルスキ法（ＣＺ法）やフローティング法（ＦＺ法）等のシリコン単結晶作製時にドーパントとしてホウ素等をドープする従来公知の方法が用いられる。
【００２０】
スルーホール４を形成したコア材２ａの片面もしくは両面、およびスルーホール内壁面には絶縁層６を形成する。例えば、コア材シリコンにスルーホール孔開け後に、スルーホール４を含めたコア材２ａの表裏に熱酸化法により酸化シリコン等の絶縁層６を予め形成しておく。
【００２１】
電着法による絶縁膜としては、各種樹脂が用いられる。例えば、電着性を有する各種アニオン性、またはカチオン性合成高分子樹脂を挙げることができる。アニオン性合成高分子樹脂としては、アクリル性樹脂、ポリエステル樹脂、マレイン化油樹脂、ポリブタジエン樹脂、エポキシ樹脂、ポリアミド樹脂、ポリイミド樹脂等を単独で、あるいは、これらの樹脂の任意の組合せによる混合物として使用できる。さらに、上記のアニオン性合成樹脂とメラミン樹脂、フェノール樹脂、ウレタン樹脂等の架橋性樹脂とを併用しても良い。また、カチオン性合成高分子樹脂としては、アクリル樹脂、エポキシ樹脂、ウレタン樹脂、ポリブタジエン樹脂、ポリアミド樹脂、ポリイミド樹脂等を単独で、あるいは、これらの任意の組合せによる混合物として使用できる。さらに、上記のカチオン性合成高分子樹脂とポリエステル樹脂、ウレタン樹脂等の架橋性樹脂を併用しても良い。また、上記の高分子樹脂に粘着性を付与するために、ロジン系、テルペン系、石油樹脂等の粘着性付与樹脂を必要に応じて添加することも可能である。上記高分子樹脂は、アルカリ性または酸性物質により中和して水に可溶化された状態、または水分散状態で電着法に供される。すなわち、アニオン性合成高分子樹脂は、トリメチルアミン、ジエチルアミン、ジメチルエタノールアミン、ジイソプロパノールアミン等のアミン類、アンモニア、苛性カリ等の無機アルカリで中和する。カチオン性合成高分子樹脂は、酢酸、ぎ酸、プロピオン酸、乳酸等の酸で中和する。そして、中和された水に可溶化された高分子樹脂は、水分散型または溶解型として水に希釈された状態で使用される。
【００２２】
特に、絶縁性、強度、化学的安定性の点から、好ましい電着剤としては、イオン性基を含有するポリイミド樹脂と、前記ポリイミド樹脂を溶解可能な有機溶剤、水、前記イオン性基と極性が異なるイオン性化合物からなる電着塗料組成物が挙げられる。ポリイミドとしては、溶剤可溶で、耐熱性、絶縁性、機械的強度を保てれば良く、各種の芳香族酸ジ無水物と、芳香族ジアミンとを、目的、機能により選択する。これらの芳香族酸ジ無水物と、芳香族ジアミンとを加熱、脱水してポリイミドが合成される。電着する機能を付加させるために、官能基、イオン性基を導入する。例えば、カルボン酸を導入する。この場合の方法としては、芳香族ジアミンとして、芳香族ジアミノカルボン酸等を用いることができる。尚、良好な接着性を持たせるためには、ジアミノジフェニルスルホンなどを導入する。
【００２３】
本発明において、コア材２ａの厚さが５０μｍ未満だと、支持体としての強度の点から基板の取り扱いに支障をきたし、一方、５００μｍを越える厚さにすると、スルーホールの微細孔形成が難しくなり、また、スルーホール４内に充填した導電性ペーストの樹脂溶剤を乾燥するのが困難になるという問題を生じ、さらに半導体装置の薄型化にも適しなくなる。したがって、本発明では、コア材の厚さは５０〜５００μｍの範囲で用いるのが好ましい。本発明において、スルーホール４の孔径は、コア材の厚さおよび設計値に応じて任意に選択できる。
また、本発明では、ビルドアップ配線層側にあるスルーホールの開口径をビルドアップ配線層の反対側にあるスルーホールの開口径と等しいかそれ以下とする構造をとることにより、内部配線の設計の自由度を上げて配線密度をより高めることができる。
【００２４】
コア基板２のスルーホール４に用いられる導電性ペ−スト５としては、銅ペ−ストや銀ペ−スト等の公知の導電性ペ−ストを充填する方法が用いられる。
本発明におけるスルーホール４は、スルーホール内が全て導電性ペ−スト５で充填されて埋まっていると共に、コア材表面よりも突出している構造をとることも可能である。上記の構造をとることにより、スルーホール４の導体部分の領域を確保することが容易となる。さらに、突出した導電性ペ−スト５によるスルーホール４のランド４ａ、４ｂの径を、導電性ペ−ストを充填した当該のスルーホールの孔径よりも大きくすることにより、配線密度を低下させずに、配線基板間の配線接続が容易になり、また基板上にはんだバンプを形成する半導体チップ実装時に、パッドへのはんだの供給も容易になる。ランド径はスルーホール径よりも２０〜４０μｍの範囲で大きいことが好ましい。
本発明においては、導電性ペ−スト５の突出部は、コア基板表面から５〜１５μｍの範囲内で突出していることが好ましい。突出部が５μｍ以下であると、スルーホールの導体部分の領域を十分に確保できず、一方、１５μｍを超えると配線基板の薄型化の障害となってくるからである。
【００２５】
導電性ペ−スト５を充填したスルーホール４を形成したコア基板２の片面あるいは両面には、必要に応じて、所望する配線が設けられている（図示せず）。
コア基板２の配線およびコア基板２上に設けたビルドアップ配線層３の配線７ａ、７ｂおよびビア８ａ、８ｂの材質は、銅、銀、金、クロム等の導電材料とすることができる。コア基板の少なくともビルドアップ配線層３を設ける側は、絶縁性を兼ねた材料で平坦化しておくことが好ましい。この平坦化絶縁層９ａ、９ｂの材料としては、はんだリフロ−温度である２５０℃以下で熱硬化可能な感光性絶縁材料が用いられ、ベンゾシクロブテン樹脂、カルド樹脂、ポリイミド樹脂が好ましい材料として挙げられる。また、ビルドアップ層の絶縁層１０ａ、１０ｂ、１０ｃの材料としては、上記と同じく、熱硬化可能な感光性絶縁材料である、ベンゾシクロブテン樹脂、カルド樹脂、ポリイミド樹脂が好ましい材料として用いられる。
【００２６】
（多層配線基板の製造方法）
図２およびそれに続く図３は、図１に示した本発明の実施形態の一例に関わる多層配線基板の製造方法を示す工程図である。
【００２７】
本発明の多層配線基板の製造方法では、コア材としては、前述のように、比抵抗が１０Ωｃｍ以上、もしくは１０Ωｃｍ以上であり５０Ωｃｍ以下であるシリコンが用いられる。コア基板の厚さは５０〜５００μｍである。
これらのコア材にスルーホールを形成する方法としては、ドリル加工、炭酸ガスレ−ザやＹＡＧレ−ザによるレ−ザ加工、ドライエッチング加工、サンドブラスト加工が用いられるが、微細孔を形成できる点ではＩＣＰ−ＲＩＥ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ−Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ：誘導結合プラズマ−反応性イオンエッチング）法によるドライエッチング加工が好ましく、生産性の点ではサンドブラスト加工が好ましい。また、ＩＣＰ−ＲＩＥ法とサンドブラスト法を併用し、スルーホールの孔径が小さい側にＩＣＰ−ＲＩＥ法を用い、孔径が大きい側にサンドブラスト法を用いるのも好ましい方法である。
また、スルーホールの形成工程において、コア材に微細孔を途中まで形成後に、コア材をグラインドし、研磨して貫通孔を形成するのも好ましい方法である。
さらに、予めコア材をグラインドし、研磨して所望の厚さにした後に、サンドブラスト法でコア材の片面もしくは両面から研削をして貫通孔を形成するのも好ましい方法である。
前記の各加工方法でスルーホールを形成する場合、ドライエッチング加工、サンドブラスト加工では、コア材の加工面側にマスクパタ−ンを形成し、このマスクパタ−ンをマスクとして孔開け加工を行なう方法が用いられる。
【００２８】
図２およびそれに続く図３に基づいて、本発明のコア材にシリコンを用いた場合に実施形態について説明する。図２および図３は、ＩＣＰ−ＲＩＥ法によりスルーホールを形成する場合を例示している。図２（ａ）に示すように、コア材２２ａの一方の面にマスク材で所定のマスクパタ−ン２１を形成する。
次に、このマスクパタ−ン２１をマスクとしてＩＣＰ−ＲＩＥ法により、コア材２２ａに所定の深さまで微細孔２５ａを穿孔する（図２（ｂ）)。エッチング時のマスク材料としては、ドライエッチング耐性のある通常のノボラック系樹脂を用いたポジ型フォトレジストを用いてもよいし、シリコンとエッチング選択比がとれる酸化シリコン、窒化シリコン等のシリコン薄膜や、チタン、タングステン等の金属薄膜を予め成膜し、フォトエッチング法でパタ−ン化してマスク材として用いてもよい。
エッチングに際しては、通常市販されているＩＣＰ−ＲＩＥ装置を用いることができる。エッチングガスとしては、ＳＦ6 、ＣＦ4 、Ｃ2 Ｆ6 、Ｃ3 Ｆ8 等のフッ素系ガス等を用いることができる。また、エッチング速度を速めるために、マスク材に影響しない範囲内で酸素や窒素を微量に混合することも可能である。
【００２９】
コア材２２ａに所定の深さまで微細孔２５ａを孔開け加工したら、次に、コア材２２ａからマスクパタ−ン２１を除去し、コア材２２ａの他方の面を研磨して、微細孔２５ａを所定の開口径でコア材２２ａの表面に露出させてスル−ホ−ル２５を形成する（図２（ｃ））。コア材２２ａの研磨は、バックグラインドや研磨等により行うことができる。本実施形態では、シリコンをコア材として用い、トレンチエッチング後の研磨により、表裏の孔径が略等しいスルーホール２５を得た。
【００３０】
なお、スルーホール２５を形成したシリコンのコア材２２ａの両面、およびスルーホール内壁面に絶縁層を形成する。例えば、熱酸化によりスルーホール２５内壁面を含むコア材２２ａ表面に酸化シリコンの絶縁層２６を形成できる（図２（ｄ）)。あるいは、比抵抗１０Ωｃｍ以上であり５０Ωｃｍ以下である本発明のコア材シリコンを用いることにより、電着法によりスルーホール２５内壁面を含むコア材２２ａ表面に電着絶縁性樹脂による絶縁層２６を形成することができる。
【００３１】
また、プラズマＣＶＤ法等の真空成膜法を用いて、コア材表面に酸化シリコン、窒化シリコン等の絶縁層を形成することもできる。さらに、塗布方法により、スピンオングラス（ＳＯＧ）、あるいはベンゾシクロブテン樹脂、カルド樹脂、ポリイミド樹脂等の絶縁性樹脂をコア材表面に塗布し熱硬化させて、絶縁層を形成することができる。
【００３２】
絶縁層２６形成後、必要に応じて、コア材２２ａの片面あるいは両面に配線を形成する（図示せず）。配線の形成方法としては、エッチングによるサブトラクティブ法、あるいは選択めっきによるアディティブ法のいずれの方法も用いることができる。例えば、コア材の片面に、真空成膜法により、アルミニウム、銅等の導電性薄膜を形成し、次いで電解めっきを行って所定のめっき厚にした後、フォトリソグラフィ法によりパタ−ンエッチングし、所望の配線を形成する。
【００３３】
次に、コア材２２ａの表裏に感光性レジストとしてドライフィルムをラミネ−トし、所望するスルーホールのランド径を有するフォトマスクにより露光し、現像して、スルーホール２５とその開口部の周囲を露出したレジストパタ−ン２７をコア材２２ａの表裏に形成する（図２（ｅ）)。
【００３４】
次に、スルーホールおよびレジストパタ−ン開口部にスクリ−ン印刷等の塗布方法により導電性ペ−スト２８ａを充填する（図３（ｆ））。導電性ペ−スト２８ａとしては、銅ペ−スト、銀ペ−スト等の導電性ペ−ストを用いることができる。
【００３５】
続いて、導電性ペ−スト２８ａを乾燥硬化させた後、表裏両面のレジストパタ−ン２７の表面より出ている導電性ペ−ストを研磨して除去し、導電性ペ−ストの表面とレジストパタ−ン２７の表面が同一面となるようにした平滑な面を有する導電性ペースト２８を形成する（図３（ｇ））。
【００３６】
次に、レジスト２７を剥離し、導電性ペ−スト２８で形成した所望する径のランド２８ｂ、２８ｃをコア基板２２の表裏に有し、導電性ペ−スト２８で充填したスルーホール２５を有するコア基板２２を形成する（図３（ｈ））。スルーホールより突出した導電性ペ−ストで形成されたランド２８ｂ、２８ｃの高さはドライフィルムレジストのレジスト厚で規定され、ランド径はマスクパタ−ンの寸法で規定される。
本発明の製造方法において、ドライフィルムレジストは導電性ペ−ストの乾燥硬化時に、前の工程でコア材２２ａ表面上に設けた銅、アルミニウム等で形成した配線層が酸化するという問題を防ぐ効果も果たしている。
【００３７】
次に、コア基板２２の片面もしくは両面に平坦化層を兼ねて絶縁層を形成する。図３（ｉ）はコア基板２２の両面に絶縁層２９ａ、２９ｂを形成した例である。絶縁層２９ａ，２９ｂとしては、例えば、ベンゾシクロブテン樹脂、カルド樹脂、ポリイミド樹脂等の感光性樹脂をフォトリソグラフィ法でパタ−ニングして形成する。
【００３８】
次に、コア基板のスルーホールの孔径が小さい側の面に、絶縁層を介してビルドアップ配線層を形成する。
まず、絶縁層２９ｂにより平坦化されたコア基板２２上に絶縁層となる感光性樹脂をスピンナ−塗布法等により塗布し、ビア形成のためのフォトマスクを用いて露光し、現像してパタ−ン形成後、熱キュアにより樹脂を硬化させて絶縁層３０ａを形成する。これらの感光性樹脂としては、例えば、ベンゾシクロブテン樹脂、カルド樹脂、ポリイミド樹脂が好ましい材料として挙げられる。
【００３９】
次に、セミ・アディティブ法により配線を形成する。すなわち、スパッタリング法等の真空成膜法により、パタ−ニングされた絶縁層３０ａの全面に、めっき下地用の導電性薄膜層を形成する。導電性薄膜層は銅、銀、ニッケル等の金属を、例えば、０．１〜０．５μｍ程度の厚さに設けられる。
【００４０】
続いて、めっき用の感光性レジストをスピンナ−塗布し、配線パタ−ンを有するフォトマスクを用いて、露光し、現像してレジストパタ−ンを形成する。レジストパタ−ンの厚さは、所望するめっき金属厚と線幅、ピッチ、めっき金属により異なるが、１μｍ〜１０μｍ程度が用いられる。続いて、電解めっきによりレジスト開口部に銅、銀、金等の導電体を数μｍの厚さにめっきし、めっき金属層を形成する。
【００４１】
次に、レジストを剥離し、電解めっきされた部分以外の露出している不要なめっき下地用の導電性薄膜層をフラッシュ・エッチングして除去し、所望するビア３２ａおよび配線３１ａを有する配線層を得る。
【００４２】
さらに多層配線とする場合には、上記の工程を繰り返すことにより形成される。すなわち、次の絶縁層を形成し、続いて、次のビアおよび配線層を形成する（図３（ｊ））。図３（ｊ）は、配線３１ｂ表面に絶縁層３０ｃまでを形成したビルドアップ配線層２３を示すものである。
【００４３】
上記のようにして製造した本発明の多層配線基板２０は、図３（ｊ）に示すように、導電性ペ−スト２８がコア材の表面よりも突出した構造を有している。本発明では、コア基板２２のスルーホール２５の開口径が小さい側にビルドアップ配線層２３が設けられるようにすることも可能である。本発明の多層配線配線基板の製造方法では、ビルドアップ配線層をめっき法でビア、および配線層を形成するので、微細配線パタ−ンを安定して形成することが可能である。
【実施例】
【００４４】
（実施例１）
コア材として、比抵抗が３０Ωｃｍで厚さ３００μｍのシリコン基板を準備し、このコア材の一方の面にプラズマＣＶＤ法で窒化シリコンを５μｍの厚さに成膜した。次に、窒化シリコン膜上に、ポジ型フォトレジスト（東京応化工業（株）ＯＦＰＲ−８００）を塗布し、スルーホール形成用のフォトマスクを介して、露光、現像することによりレジストパターンを形成した。次に、ＣＦ4 をエッチングガスとして、レジストパタ−ンから露出している窒化シリコンをドライッチングし、レジストを専用剥離液で剥膜し、窒化シリコンによるマスクパタ−ンを形成した。マスクパタ−ンは直径が３０μｍである円形開口を６０〜１２０μｍピッチで形成したものであった。
【００４５】
次に、ＩＣＰ−ＲＩＥ装置により窒化シリコン膜のマスクパタ−ンから露出しているシリコンを、エッチングガスにＳＦ6 を用いて、２００μｍの深さにトレンチエッチングした。
【００４６】
次いで、微細孔側に粘着テ−プを貼り、ダイヤモンドグラインダ−によりシリコン基板を２００μｍの厚さにまで研削し、微細孔を貫通したスルーホールとした。
上記作製中の製品とは別に、同一条件でシリコン基板にスルーホールを作製したスルーホール表面粗さ測定用試料のスルーホール部分を縦に切断し、測長型の走査型電子顕微鏡によりスルーホール内壁面の表面粗さを測定した。スルーホール内壁面の最大表面粗さは３μｍ以下であった。本実施例の条件では、ほぼ垂直のスルーホールが得られることを確認した。
【００４７】
次いで、スルーホールが形成されたシリコン基板を熱酸化し、３μｍ厚の酸化シリコン絶縁膜を、スルーホール内壁面を含むコア材表面に形成した。
【００４８】
次に、コア材の両面にスパッタリングにより銅の導電性薄膜を形成し、次いで電解めっきを行って所定のめっき厚にした後、フォトリソグラフィ法によりパターンエッチングし、所望の配線を形成した。
【００４９】
次に、コア材の表裏に感光性レジストとしてドライフィルムをラミネートし、所望するスルーホールのランド径として１０μｍを有するフォトマスクにより露光し、現像して、スルーホールとその開口部の周囲を露出したレジストパタ−ンをコア材の表裏に形成した。
【００５０】
次に、スルーホールおよびレジストパタ−ン開口部にスクリ−ン印刷により銅の導電性ペ−ストを充填した。
続いて、導電性ペ−ストを乾燥硬化（１７０℃、２０分間）させた後、表裏のレジスト表面より出ている導電性ペ−ストを両面研磨して除去し、導電性ペ−ストの表面とレジストの表面が同一面となるようにした。
【００５１】
次に、レジストを剥離し、導電性ペ−ストで形成した所望するランド径をコア基板の表裏に有し、導電性ペ−ストで充填したスルーホールを有するコア基板を形成した。このコア基板は、表裏ともにスルーホール径はほぼ３０μｍであり、導電性ペ−ストにより表裏の導通がされ、導電性ペ−ストで充填したスルーホールのランドは、各ランド径が５０μｍで、表裏ともにコア材表面から５μｍの高さを有していた。
【００５２】
次に、コア基板を研磨した面側に平坦化するための絶縁層を形成した。絶縁層としては、感光性樹脂としてベンゾシクロブテン樹脂組成物（ダウ・ケミカル社製サイクロテン４０２４）をパタ−ニングして形成した。
絶縁層により平坦化されたコア基板上に、続いてビルドアップ層の絶縁層となる感光性樹脂ベンゾシクロブテン樹脂組成物をスピンナ−塗布法により塗布し、ビア形成のためのフォトマスクを用いて露光し、現像してパタ−ン形成後、熱キュアにより樹脂を硬化させて絶縁層を形成した。
次いで、スパッタリングにより、基板全面に、めっき下地用の導電性薄膜層を形成した。導電性薄膜層は銅を、０．５μｍ程度の厚さに設けた。
【００５３】
続いて、めっき用の液状レジスト（東京応化工業（株）製ＬＡ９００）をスピンナ−塗布し、第１層の配線パタ−ンを有するフォトマスクを用いて、露光し、現像して５μｍ厚さのレジストパタ−ンを形成した。続いて、電解めっきによりレジスト開口部に銅を４μｍの厚さにめっきした。
【００５４】
次に、レジストを剥離し、電解めっきされた部分以外の露出している不要なめっき下地用の導電性薄膜層をフラッシュ・エッチングして除去し、所望するビアおよび配線パタ−ンを有する１層目の配線を得た。
【００５５】
同じようにして２層目の配線を形成し、その上にパタ−ン化した絶縁層を設けて、シリコン基板をコア材として、コア基板の一方の側にビルドアップ配線層を有する多層配線基板を得た。
本実施例の多層配線基板は、高周波伝送損失特性に優れた性能を示した。
【００５６】
（実施例２）
コア材として、比抵抗が２０Ωｃｍで厚さ３００μｍのシリコン基板を準備し、実施例１と同様の方法により、このコア材の一方の面に窒化シリコンによるマスクパタ−ンを形成した。マスクパタ−ンは直径が５０μｍである円形開口を１００〜１５０μｍピッチで形成したものであった。
次に、ＩＣＰ−ＲＩＥ装置により窒化シリコン膜のマスクパタ−ンから露出しているシリコンを、エッチングガスにＳＦ6 を用いて、２００μｍの深さにトレンチエッチングした。
【００５７】
次いで、微細孔側に粘着テ−プを貼り、ダイヤモンドグラインダ−によりシリコン基板を２００μｍの厚さにまで研削し、微細孔を貫通したスル−ホ−ルとした。
【００５８】
次いで、ポリイミドワニスの電着液中で、液温度２５℃、電極間距離４ｃｍにて、電圧１５０Ｖの電圧を印加し、ウェット膜厚３０μｍの電着生成物を形成し、１５０℃、３０分間乾燥し、乾燥膜厚１５μｍのポリイミド絶縁膜を得た。
【００５９】
次に、コア材の両面にスパッタリングにより銅の導電性薄膜を形成し、次いで電解めっきを行って所定のめっき厚にした後、フォトリソグラフィ法によりパターンエッチングし、所望の配線を形成した。
【００６０】
次に、実施例１と同様にして、スルーホールとその開口部の周囲を露出したレジストパタ−ンをコア材の表裏に形成し、スルーホールおよびレジストパタ−ン開口部にスクリ−ン印刷により銅の導電性ペ−ストを充填した。
続いて、導電性ペ−ストを乾燥硬化（１７０℃、２０分間）させた後、表裏のレジスト表面より出ている導電性ペ−ストを両面研磨して除去し、導電性ペ−ストの表面とレジストの表面が同一面となるようにした。
【００６１】
次に、レジストを剥離し、導電性ペ−ストで形成した所望するランド径をコア基板の表裏に有し、導電性ペ−ストで充填したスルーホールを有するコア基板を形成した。このコア基板は、表裏ともにスルーホール径は略２０μｍであり、導電性ペ−ストにより表裏の導通がされ、導電性ペ−ストで充填したスルーホールのランドは、各ランド径が５０μｍで、表裏ともにコア材表面から１５μｍの高さを有していた。
【００６２】
次に、コア基板を研磨した面側に平坦化するための絶縁層を形成し、絶縁層により平坦化されたコア基板上に、実施例１と同様にして、シリコン基板をコア材として、コア基板の一方の側に銅配線層よりなるビルドアップ配線層を有する多層配線基板を得た。
【図面の簡単な説明】
【００６３】
【図１】本発明の多層配線基板の一実施形態を模式的に示す部分縦断面図
【図２】本発明の実施形態に関わる多層配線基板の製造方法を示す工程図
【図３】図２に続く本発明の実施形態に関わる多層配線基板の製造方法を示す工程図
【符号の説明】
【００６４】
１、２０  多層配線基板
２、２２  コア基板
２ａ、２２ａ  コア材
３、２３  ビルドアップ配線層
４、２５  スルーホール
４ａ、２８ａ  スルーホールの半導体チップ搭載側の表層のランド
４ｂ、２８ｂ  スルーホールの反対側の裏層のランド
５、２８  導電性ペ−スト
６、２６  絶縁層
７ａ、７ｂ、３１ａ、３１ｂ  配線
８ａ、８ｂ、３２ａ、３２ｂ  ビア
９ａ、９ｂ、２９ａ、２９ｂ  絶縁層
１０ａ、１０ｂ、１０ｃ、３０ａ、３０ｂ、３０ｃ  絶縁層
２１  マスクパタ−ン
２５ａ  微細孔
２７  レジストパタ−ン
【図１】
2005167048.tif 000004
【図２】
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【図３】
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