(57)【要約】【課題】  変調率を入力信号の振幅に応じてリアルタイムに非線形に変換することにより、ダイナミックレンジを圧縮して再生可能なＤ級増幅器を提供する。【課題の解決手段】  Ｄ級増幅器１は、パルス信号を複数出力するカウンタ回路２と、このカウンタ回路２から出力されたパルス信号を抽出するパルス抽出回路３と、このパルス抽出回路３から出力された抽出パルス信号の入力時間だけ比較波形生成基本周期用クロックパルス信号を出力する３ステートバッファ４と、この３ステートバッファ４の出力が入力するとともに、３ステートバッファ４の出力に応じて時定数が変化することにより変形比較三角波形を出力する積分回路５とからなる比較波形生成回路を備えたものである。【選択図】    図１
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【特許請求の範囲】
【請求項１】
パルス信号を複数出力するパルス発生回路と、このパルス発生回路から出力されたパルス信号を抽出するパルス抽出回路と、このパルス抽出回路から出力された抽出パルス信号の入力時間だけ比較波形生成基本周期用クロックパルス信号を出力する３ステートバッファと、この３ステートバッファの出力が入力するとともに、３ステートバッファの出力に応じて時定数が変化することにより変形比較三角波形を出力する積分回路とからなる比較波形生成回路を備えた
ことを特徴とするＤ級増幅器。
【請求項２】
請求項１記載の比較波形生成回路を備える一方、入力信号をサンプルホールドしてサンプルホールド波形を出力するサンプルホールド回路を備え、前記比較波形生成回路から出力された変形比較三角波形と、前記サンプルホールド回路から出力されたサンプルホールド波形とをコンパレータで比較して、前記入力信号をパルス振幅変調したパルス振幅変調信号を出力し、このコンパレータから出力されたパルス振幅変調信号を、電流バッファと低域濾波器を順次通して増幅信号出力とすることにより非線形の入出力特性を有する
ことを特徴とするＤ級増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、音響機器におけるスピーカを高効率に駆動するためのＤ級増幅器において、アナログ入力波形をパルス振幅変調する際に必要な比較波形として変形三角波を生成する回路を備えたＤ級増幅器に関する。
【背景技術】
【０００２】
従来、Ｄ級増幅器では、アナログ入力波形をパルス振幅変調する際に必要となる比較波形として三角波を使用しており、この三角波は積分回路により矩形波から生成している。
【特許文献１】特開平６−３１９１９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、この三角波を使用すると、三角波の波高を超えた振幅の入力信号のパルス振幅変調を行った際に、変調率が飽和してしまう事態が生じていた。また、入出力特性が直線であったので、飽和レベルに達するような大振幅出力時に、多大な奇数次高調波が発生するほか、負荷となるスピーカに、長時間ＤＣ成分が印加されてしまうという不都合があり、これらの不都合は、増幅部の電源電圧が低い時ほど顕著である。本発明は、このような従来の不都合を解消し、変調率を入力信号の振幅に応じてリアルタイムに非線形に変換することにより、ダイナミックレンジを圧縮して再生可能なＤ級増幅器を提供することを目的とする。
【課題を解決するための手段】
【０００４】
この目的を達成するため、本発明の請求項１に係るＤ級増幅器は、パルス信号を複数出力する、例えば３２段のリングカウンタで構成するカウンタ回路からなるパルス発生回路と、このパルス発生回路から出力されたパルス信号を抽出する、例えば７個の４ＮＡＮＤゲートからなるパルス抽出回路と、このパルス抽出回路から出力された抽出パルス信号をイネーブル信号としてその入力時間だけ比較波形生成基本周期用クロックパルス信号を出力する、例えば７個の３ステートバッファと、この３ステートバッファの出力が入力するとともに、３ステートバッファの出力に応じて時定数が変化することにより非線形の変形比較三角波形を出力する積分回路とからなる比較波形生成回路を備えたものである。
【０００５】
同じく上記目的を達成するために、本発明の請求項２に係るＤ級増幅器は、上記請求項１記載の比較波形生成回路を備える一方、入力信号をサンプルホールドしてサンプルホールド波形を出力するサンプルホールド回路を備え、前記比較波形生成回路から出力された非線形の変形比較三角波形と、前記サンプルホールド回路から出力されたサンプルホールド波形とをコンパレータで比較して、前記入力信号をパルス振幅変調したパルス振幅変調信号を出力し、このコンパレータから出力されたパルス振幅変調信号を、電流バッファと低域濾波器を順次通して増幅信号出力とすることにより非線形の入出力特性を有するものである。
【発明の効果】
【０００６】
本発明の請求項１に係るＤ級増幅器によれば、変調率を入力信号の振幅に応じてリアルタイムで非線形に変換することにより、小信号入力時には増幅率を上昇させ、大信号入力時には増幅率を低下させることができるとともに、大信号入力時の飽和による多大な高調波の発生を抑制できるという効果を奏する。
【０００７】
本発明の請求項２に係るにＤ級増幅器によれば、上記効果に加えて、スピーカからの出力の平均音圧レベルを上昇させた、ダイナミックレンジを圧縮した再生が可能になるという効果を奏する。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の好適な実施形態を添付図面に基づいて説明する。はじめに、図１のブロック図に基づいて、本発明を適用するＤ級増幅器の全体構成を説明する。図１に示すように、Ｄ級増幅器１は、パルス発生回路たるカウンタ回路２と、パルス抽出回路３と、３ステートバッファ４と、積分回路５と、サンプルホールド回路６と、コンパレータ７と、電流バッファ８と、低域濾波器９とからなる。前記カウンタ回路２と、パルス抽出回路３と、３ステートバッファ４と、積分回路５とによって、本発明に係る比較波形生成回路を構成する。なお、前記比較波形生成回路以外の構成要素は従来と同様の構成及び機能を有する。
【０００９】
続いて、図２に基づき、比較波形生成回路の詳細を説明する。カウンタ回路２は、３２個のディレイフリップフロップ（以下ＤＦＦという）１〜３２からなるリングカウンタとして構成し、パルス抽出回路３は、７個の４ＮＡＮＤゲートＦ〜Ｌから構成している。ＤＦＦ１〜３１は、それぞれの出力端子Ｑを次段の入力端子Ｄに接続し、最終段のＤＦＦ３２は反転出力端子ＱＮ（出力端子Ｑに対して論理レベルの反転した出力を生じる端子）を４ＮＡＮＤゲートＦの入力端子の一つに接続している。ＤＦＦ１〜３２の各リセット端子ＣＤＮは共通の端子ＲＳＴＮに接続し、端子ＲＳＴＮからリセット信号が入力すると、ＤＦＦ１〜３２の出力端子Ｑの論理レベルは“Ｈ”となる。また、ＤＦＦ１〜３２の各クロック端子ＣＰは共通のトグルフリップフロップ（以下ＴＦＦという）１の出力端子Ｑに接続し、この出力端子Ｑからのクロックパルスの立ち上がり毎に後段からの出力を取り込んで、カウント動作を行う。
【００１０】
ＴＦＦ１の入力端子ＣＰにはＩＣＬＫパルスが入力し、各ＴＦＦ１〜５の出力端子Ｑはそれぞれ次段の各ＴＦＦ２〜６の入力端子ＣＰに接続している。また、ＴＦＦ１〜６の各リセット端子ＣＤＮは共通の端子ＲＳＴＮに接続し、端子ＲＳＴＮからリセット信号が入力すると、ＴＦＦ１〜６の出力端子Ｑの論理レベルは“Ｈ”となる。
【００１１】
４ＮＯＲゲートＡの各入力端子には、それぞれ８ＮＡＮＤゲートＢ，Ｃ，Ｄの各出力端子と７ＮＡＮＤゲートＥの出力端子を接続する一方、前記４ＮＯＲゲートＡの出力端子には、ＤＦＦ１の入力端子Ｄを接続している。また、前記８ＮＡＮＤゲートＢの各入力端子には、ＤＦＦ１〜８の反転出力端子ＱＮを接続し、前記８ＮＡＮＤゲートＣの各入力端子には、ＤＦＦ９〜１６の反転出力端子ＱＮを接続し、前記８ＮＡＮＤゲートＤの各入力端子には、ＤＦＦ１７〜２４の反転出力端子ＱＮを接続し、前記７ＮＡＮＤゲートＥの各入力端子には、ＤＦＦ２５〜３１の反転出力端子ＱＮを接続している。
【００１２】
さらに、４ＮＡＮＤゲートＦの各入力端子には、上述したＤＦＦ３２に加えて各ＤＦＦ１，１６，１７の各反転出力端子ＱＮを接続し、４ＮＡＮＤゲートＧの各入力端子には、各ＤＦＦ２，１５，１８，３１の各反転出力端子ＱＮを接続し、４ＮＡＮＤゲートＨの各入力端子には、各ＤＦＦ３，１４，１９，３０の各反転出力端子ＱＮを接続し、前記４ＮＡＮＤゲートＩの各入力端子には、各ＤＦＦ４，１３，２０，２９の各反転出力端子ＱＮを接続し、４ＮＡＮＤゲートＪの各入力端子には、各ＤＦＦ５，１２，２１，２８の各反転出力端子ＱＮを接続し、４ＮＡＮＤゲートＫの各入力端子には、各ＤＦＦ６，１１，２２，２７の各反転出力端子ＱＮを接続し、前記４ＮＡＮＤゲートＬの各入力端子には、各ＤＦＦ７，１０，２３，２６の各反転出力端子ＱＮを接続している。これら７個の４ＮＡＮＤゲートＦ〜Ｌによってパルス抽出回路３を構成する。
【００１３】
一方、４ＮＡＮＤゲートＦの出力端子は３ステートバッファＭの制御入力端子に接続し、４ＮＡＮＤゲートＧの出力端子は３ステートバッファＮの制御入力端子に接続し、４ＮＡＮＤゲートＨの出力端子は３ステートバッファＯの制御入力端子に接続し、４ＮＡＮＤゲートＩの出力端子は３ステートバッファＰの制御入力端子に接続し、４ＮＡＮＤゲートＪの出力端子は３ステートバッファＱの制御入力端子に接続し、４ＮＡＮＤゲートＫの出力端子は３ステートバッファＲの制御入力端子に接続し、４ＮＡＮＤゲートＬの出力端子は３ステートバッファＳの制御入力端子に接続している。また、各３ステートバッファＭ〜Ｓの入力端子には、ＴＦＦ６の出力端子Ｑを接続し、ＴＦＦ６から出力される比較波形生成用基本周期となるＺＣＬＫ信号が入力する。各３ステートバッファＭ〜Ｓの出力は積分回路５に入力する。したがって、ＤＦＦ１〜３２の出力パルスを抽出した４ＮＡＮＤゲートＦ〜Ｌの出力パルスが、３ステートバッファＭ〜Ｓのイネーブル、ディセーブル信号となって、前記３ステートバッファＭ〜Ｓの出力を制御することになる。
【００１４】
次に、図３に基づいて、積分回路５の構成を説明する。オペアンプＯＰ１の逆相入力端子と出力端子との間に帰還容量Ｃ１０１を接続し、前記オペアンプＯＰ１の逆相入力端子−を抵抗Ｒ１００を介してＴＦＦ６の出力端子Ｑに接続している。また、抵抗Ｒ１０１の一端を３ステートバッファＭの出力端子Ｚ１に接続して、その他端は前記オペアンプＯＰ１の逆相入力端子−と前記抵抗Ｒ１００との間に接続し、各抵抗Ｒ１０２〜１０７のそれぞれ一端を各３ステートバッファＮ〜Ｓの出力端子Ｚ２〜Ｚ７に接続し、それらの各他端は前段の各３ステートバッファＭ〜Ｒの出力端子Ｚ１〜Ｚ６とこれら各出力端子Ｚ１〜Ｚ６に接続した前記各抵抗Ｒ１０１〜１０６との間に接続している。前記各抵抗１０１〜１０７の抵抗値はすべて等しく設定してある。一方、オペアンプＯＰ１の正相入力端子＋は、Ｄ級増幅器の電源電圧の中点電位に接続している。例えば、電源電圧端子ＶＤＤの電位が２．５Ｖで、後述の接地端子ＧＮＤの電位が０Ｖであれば、オペアンプＯＰ１の正相入力端子＋は１．２５Ｖの中点電位を発生する図示しない定電圧源に接続する。
【００１５】
続いて、上述のように構成した本実施形態の動作を図４のタイミングチャートに基づいて説明する。この図４で、ＲＳＴＮはリセット信号、ＩＣＬＫはＴＦＦ１へ入力するクロックパルス信号、ＺＣＬＫはＴＦＦ１〜６でＩＣＬＫを分周したＴＦＦ６からの出力パルス信号、Ｑ１Ｎ〜Ｑ３２Ｎはそれぞれ各ＤＦＦ１〜３２の反転出力端子ＱＮからの出力パルス信号、Ｚ１〜７はそれぞれ３ステートバッファＭ〜Ｓの出力信号を示している。なお、前記ＺＣＬＫがコンパレータ７に入力する比較波形を生成する基本周期をなす。
【００１６】
ＲＳＴＮ（リセット信号）が“Ｈ”になると、各ＤＦＦ１〜３２の各反転出力端子ＱＮの出力Ｑ１Ｎ〜Ｑ３２Ｎは“Ｈ”となる。したがって、各４ＮＡＮＤゲートＦ〜Ｌの出力は“Ｌ”となり、各３ステートバッファＭ〜Ｓは高インピーダンス状態にあるので非出力状態となる。この状態で、ＩＣＬＫがＴＦＦ１に入力し、ＴＦＦ６からパルス信号が出力してＺＣＬＫが“Ｈ”になるとともに、ＴＦＦ１からパルス信号が出力すると、ＤＦＦ１の反転出力端子ＱＮの出力Ｑ１Ｎは“Ｌ”となり、４ＮＡＮＤゲートＦの出力が“Ｈ”となって、この出力が入力した時間だけ３ステートバッファＭの出力Ｚ１がＺＣＬＫと同様“Ｈ”となる。このようにして、ＴＦＦ１からパルス信号が出力する毎に、次段のＤＦＦ２〜７の反転出力端子ＱＮの出力が“Ｌ”となり、４ＮＡＮＤゲートＧ〜Ｌの出力が順次“Ｈ”となって、この出力がイネーブル信号として制御入力端子に入力した時間だけ３ステートバッファＮ〜Ｓの出力Ｚ２〜Ｚ７が順次“Ｈ”となる。
【００１７】
同様にして、ＤＦＦ７に続いて、ＤＦＦ８，９の反転出力端子ＱＮの出力が順次“Ｌ”となるが、各ＤＦＦ８，９の反転出力端子ＱＮはそれぞれ８ＮＡＮＮＤゲートＢ，Ｃの入力端子に接続しているだけで、いずれの４ＮＡＮＤゲートＦ〜Ｌの入力端子にも接続していないので、制御入力端子にイネーブル信号が入力せず、３ステートバッファＭ〜Ｓはすべて高インピーダンスで非出力状態となる。
【００１８】
次いで、ＤＦＦ１０の反転出力端子ＱＮの出力Ｑ１０Ｎが“Ｌ”になると、４ＮＡＮＤゲートＬの出力が“Ｈ”となって、この出力がイネーブル信号として制御入力端子に入力した時間だけ３ステートバッファＳの出力Ｚ７がＺＣＬＫと同様“Ｈ”となる。このようにして、ＴＦＦ１からパルス信号が出力する毎に、次段のＤＦＦ１１〜１６の反転出力端子ＱＮの出力が“Ｌ”となり、上述とは逆の順序で、４ＮＡＮＤゲートＫ〜Ｆの出力が順次“Ｈ”となって、この出力がイネーブル信号として制御入力端子に入力した時間だけ３ステートバッファＲ〜Ｍの出力Ｚ６〜Ｚ１が順次ＺＣＬＫと同様“Ｈ”となる。
【００１９】
３３個目のＩＣＬＫがＴＦＦ１に入力すると、ＴＦＦ６の出力パルス信号であるＺＣＬＫは反転して“Ｌ”になるとともに、ＤＦＦ１７の反転出力端子ＱＮの出力Ｑ１Ｎは“Ｌ”となり、４ＮＡＮＤゲートＦの出力が“Ｈ”となって、この出力がイネーブル信号として制御入力端子に入力した時間だけ３ステートバッファＭの出力Ｚ１がＺＣＬＫと同様“Ｌ”となる。このようにして、ＴＦＦ１からパルス信号が出力する毎に、次段のＤＦＦ１８〜２３の反転出力端子ＱＮの出力が“Ｌ”となり、４ＮＡＮＤゲートＧ〜Ｌの出力が順次“Ｈ”となって、この出力がイネーブル信号として制御入力端子に入力した時間だけ３ステートバッファＮ〜Ｓの出力Ｚ２〜Ｚ７がＺＣＬＫと同様順次“Ｌ”となる。
【００２０】
同様にして、ＤＦＦ２３に続いて、ＤＦＦ２４，２５の反転出力端子ＱＮの出力が順次“Ｌ”となるが、各ＤＦＦ２４，２５の反転出力端子ＱＮはそれぞれ８ＮＡＮＮＤゲートＤ，Ｅの入力端子に接続しているだけで、いずれの４ＮＡＮＤゲートＦ〜Ｌの入力端子にも接続していないので、３ステートバッファＭ〜Ｓの制御端子にイネーブル信号は入力せず、３ステートバッファＭ〜Ｓはすべて高インピーダンスで非出力状態となる。
【００２１】
次いで、ＤＦＦ２６の反転出力端子ＱＮの出力Ｑ１０Ｎが“Ｌ”になると、４ＮＡＮＤゲートＬの出力が“Ｈ”となって、この出力がイネーブル信号として制御入力端子に入力した時間だけ３ステートバッファＳの出力Ｚ７がＺＣＬＫと同様“Ｌ”となる。このようにして、ＴＦＦ１からパルス信号が出力する毎に、次段のＤＦＦ２７〜３２の反転出力端子ＱＮの出力が“Ｌ”となり、上述とは逆の順序で、４ＮＡＮＤゲートＫ〜Ｆの出力が順次“Ｈ”となって、イネーブル信号として制御入力端子に入力した時間だけ３ステートバッファＲ〜Ｍの出力Ｚ６〜Ｚ１がＺＣＬＫと同様順次“Ｌ”となる。
【００２２】
これらの出力Ｚ１〜Ｚ７はＺＣＬＫと加算されて積分回路５のオペアンプＯＰ１に入力するが、その際の抵抗値は、Ｚ１についてはＲ１０１、Ｚ２についてはＲ１０２＋Ｒ１０１、Ｚ３についてはＲ１０３＋＋Ｒ１０２＋Ｒ１０１、Ｚ４についてはＲ１０４＋Ｒ１０３＋Ｒ１０２＋Ｒ１０１、Ｚ５についてはＲ１０５＋Ｒ１０４＋Ｒ１０３＋Ｒ１０２＋Ｒ１０１、Ｚ６についてはＲ１０６＋Ｒ１０５＋Ｒ１０４＋Ｒ１０３＋Ｒ１０２＋Ｒ１０１、Ｚ７についてはＲ１０７＋Ｒ１０６＋Ｒ１０５＋Ｒ１０４＋Ｒ１０３＋Ｒ１０２＋Ｒ１０１となるので、積分回路５の時定数が、ＺＣＬＫの周期に対して３２分の１になるパルス幅の時間周期毎に変化する。これによって、前記積分回路５の出力波形は、３ステートバッファＭ〜Ｓの出力Ｚ１〜Ｚ７に応じて三角波が変形して図４に示すものとなる。
【００２３】
この変形した比較波形をコンパレータ７に入力し、被増幅用信号と比較することで図５に示すコンパレータ出力が得られる。比較波形が頂点近傍で非線形に振幅を増大させたものであるため、変調率を急峻に制限することはない。単電源でＤ級増幅器を駆動し、図５に示す変形三角波を比較波形とした場合のＰＷＭ信号を電流バッファ８及び低域濾波器９を通すと、図６に示す入出力特性が得られる。
【００２４】
このように、特定レベル以上で連続的に変調率を制限することによって、従来のＤ級増幅器では飽和してしまう入力信号レベル下においても、歪みを低減した出力が可能となる。特に、音楽信号のような、起伏に富んだ波形の大振幅信号を入力したときにも、大振幅入力時に変調率を連続的に制限するため、歪みを低減しながら平均音圧レベルを向上することも可能となる。
【００２５】
なお、本発明は上述した実施形態に限定されるものではなく、例えばパルス発生回路を３２段のリングカウンタで構成した場合は、パルス抽出回路の数を最大前記段数を４で除した個数まで設定可能であり、１個から８個の範囲で選択した数の４ＮＡＮＤゲートで構成可能である。また、４ＮＡＮＤゲートＦ〜Ｌに変えて１６個の２ＮＡＮＤゲートで構成することもでき、この場合には３ステートバッファと抵抗も、それぞれ１６個用意すればよく、この構成で生成する三角波の変形は、ゼロクロス点に対して非対称な波形となる。さらに、パルス発生回路も３２段のリングカウンタに限らないことはもちろんである。またさらに、積分回路５における抵抗１０１〜１０７の接続も図３のものに限らず、図７に示すように接続することもできる。
【図面の簡単な説明】
【００２６】
【図１】Ｄ級増幅器の構成を示すブロック図。
【図２】比較波形生成回路の構成を示すブロック図。
【図３】積分回路の構成を示すブロック図。
【図４】変形比較三角波形を得るためのタイミング図。
【図５】変形比較三角波形を用いたＤ級増幅器の信号波形図。
【図６】変形比較三角波形を用いたＤ級増幅器の入出力特性図。
【図７】積分回路における抵抗の接続に関する他の構成を示すブロック図。
【符号の説明】
【００２７】
１      Ｄ級増幅器
２      カウンタ回路
３      パルス抽出回路
４      ３ステートバッファ
５      積分回路
６      サンプルホールド回路
７      コンパレータ
８      電流バッファ
９      低域濾波器
【図１】
2005167512.tif 000003
【図２】
2005167512.tif 000004
【図３】
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【図４】
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【図５】
2005167512.tif 000007
【図６】
2005167512.tif 000008
【図７】
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