(57)【要約】    【課題】  実装後に実装基板が撓んだ場合であっても電子部品素体のクラックが生じ難く、リフロー半田付けに際して溶融半田の表面張力によるセルフアライメント効果により高精度に実装し得る表面実装型電子部品を提供する。    【解決手段】  電子部品素体２の端面２ａ，２ｂを覆うように第１，第２の端子電極５，６が形成されており、端子電極５，６が、相対的に半田濡れ性が低い第１の電極層５ａ，６ａと、端面２ａ，２ｂ上においてのみ第１の電極層５ａ，６ａ上に積層されておりかつ耐熱性に優れた導電性材料からなる第２の電極層５ｂ，６ｂと、第２の電極層５ｂ，６ｂを覆うようにかつ電子部品素体の側面に至るように形成されており、半田喰われを生じる金属材料からなる第３の電極層５ｃ，６ｃと、相対的に半田濡れ性が良好な金属材料からなる第４の電極層５ｄ，６ｄとを備える、表面実装型電子部品。【選択図】      図１
2005340699.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも１つの端面と、前記端面に連なる少なくとも１つの側面とを有する電子部品素体と、
前記電子部品素体の前記端面に設けられた端子電極とを備え、
前記端子電極が、電子部品素体の端面を覆うように形成されており、かつ相対的に半田濡れ性が低い第１の電極層と、
前記電子部品素体の端面上においてのみ前記第１の電極層上に積層されており、かつ第１の電極層に比べて耐熱性に優れた導電性材料からなる第２の電極層と、
前記第２の電極層を覆うように、かつ前記電子部品素体の側面に至るように形成されており、半田喰われを生じる金属材料からなる第３の電極層と、
前記第３の電極層を被覆するように形成されており、かつ第１の電極層に比べて相対的に半田濡れ性が良好な金属材料からなる第４の電極層とを備えることを特徴とする、表面実装型電子部品。
【請求項２】
前記電子部品素体が、対向し合う第１，第２の端面と、第１，第２の端面とを結ぶ複数の側面とを有し、第１，第２の端面に、それぞれ、第１，第２の端子電極が形成されている、請求項１に記載の表面実装型電子部品。
【請求項３】
前記第１，第２の端面に形成された第１，第２の端子電極に電気的に接続される第１，第２の内部電極が電子部品素体内に形成されている、請求項２に記載の表面実装型電子部品。
【請求項４】
前記第１の内部電極と、前記第２の内部電極とが、電子部品素体層を介して重なり合うように配置されている、請求項３に記載の表面実装型電子部品。
【請求項５】
前記第２の電極層がＮｉもしくはＮｉ合金からなり、前記第３の電極層がＡｇもしくはＡｇ合金からなる、請求項１〜３のいずれか１項に記載の表面実装型電子部品。
【請求項６】
前記第１の電極層がＣｒもしくはＣｒ合金からなり、前記第４の電極層がＳｎからなる、請求項５に記載の表面実装型電子部品。
【請求項７】
実装基板と、
前記実装基板上にリフロー半田付け法により実装された、請求項１〜６のいずれか１項に記載の表面実装型電子部品とを備える電子部品の実装構造。
【請求項８】
電極ランドが表面に形成された実装基板を用意する工程と、
前記実装基板の電極ランド上に半田層を形成する工程と、
請求項１〜６のいずれか１項に記載の表面実装型電子部品を、前記端子電極が前記電極ランド上の半田層上に位置するように配置する工程と、
加熱により、前記半田層を溶融し、リフロー半田付け法により前記表面実装型電子部品を前記基板上の電極ランドに接合する工程とを備えることを特徴とする、表面実装型電子部品の実装方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、端面に端子電極が形成されている表面実装型電子部品に関し、より詳細には、リフロー半田付け法などにより効率良く実装することが可能とされている表面実装型電子部品、該電子部品の実装方法及び実装構造に関する。
【背景技術】
【０００２】
従来、プリント回路基板などの実装基板上に電子部品を実装するに際し、リフロー半田付け法が広く用いられている。リフロー半田付け法により実装される電子部品は、通常、電子部品素体の外表面に端子電極を形成してなる表面実装型の電子部品として構成されている。
【０００３】
このような表面実装型電子部品の一例が、例えば下記の特許文献１に開示されている。図１１は、特許文献１に記載のチップ型正特性サーミスタを示す正面断面図である。チップ型正特性サーミスタ１０１では、サーミスタ素体１０２の端面１０２ａ，１０２ｂに、それぞれ、第１，第２の端子電極１０３，１０４が形成されている。ここでは、第１，第２の端子電極１０３，１０４は、それぞれ、サーミスタ素体１０２の端面１０２ａ，１０２ｂを覆い、かつサーミスタ素体の側面に至る電極被り部を有する第１の電極層１０３ａ，１０４ａを有する。第１の電極層１０３ａ，１０４ａは、ＣｒもしくはＣｒ合金より形成されている。
【０００４】
そして、第１の電極層１０３ａ，１０４ａを覆うように、ＮｉまたはＮｉ合金からなる第２の電極層１０３ｂ，１０４ｂが形成されており、第２の電極層１０３ｂ，１０４ｂを覆うように、Ａｇからなる第３の電極層１０３ｃ，１０４ｃが形成されている。さらに、第３の電極層１０３ｃ，１０４ｃを覆うように、半田付け性に優れたＳｎからなるめっき膜１０３ｄ，１０４ｄが形成されている。
【０００５】
上記第１〜第３の電極層１０３ａ〜１０３ｃ，１０４ａ〜１０４ｃ及びＳｎめっき膜１０３ｄ，１０４ｄは、いずれも、電子部品素体１０２の端面１０２ａ，１０２ｂ上に位置している端面部と、端面部から、電子部品素体１０２の側面に至るように延ばされている電極被り部とを有するように構成されている。
【０００６】
他方、下記の特許文献２には、図１２に示す電子部品１１１が形成されている。電子部品１１１は、セラミックスからなる電子部品素体１１２を有する。電子部品素体１１２の端面１１２ａ，１１２ｂ上に、第１，第２の端子電極１１３，１１４が形成されている。端子電極１１３は、内側からＣｒからなる第１の電極層１１３ａ、Ｎｉからなる第２の電極層１１３ｂ、Ａｇからなる第３の電極層１１３ｃ及びＳｎからなる第４の電極層１１３ｄを有する。第１〜第４の電極層１１３ａ〜１１３ｄは、いずれも、電子部品素体１１２の端面１１２ａ上にのみ位置しており、側面に至っている電極被り部を有しない。第２の端子電極１１４も、第１の端子電極１１３と同様に構成されている。
【特許文献１】特開２００２−２０３７０３号公報
【特許文献２】特開平５−２９１７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
特許文献１に記載の電子部品１０１では、端子電極１０３，１０４が、上記第１〜第４の電極層１１３ａ〜１１３ｃ，１１４ａ〜１１４ｃ及びＳｎめっき膜１１３ｄ，１１４ｄを積層した構造を有するため、プリント回路基板に、例えば、リフロー半田付け法などにより実装した場合に、半田の弾きが少なく、チップ型正特性サーミスタ１０１を確実にプリント回路基板に実装することができるとされている。
【０００８】
しかしながら、電子部品１０１を、半田を用いてプリント回路基板に実装した場合、半田は、端子電極１０３，１０４の端面部だけでなく、上記電極被り部にも付着する。そのため、回路基板が例えば電子部品素体１０２の中央において上方に突出するように撓んだ場合、基板の撓みによる応力が上記半田を介して電子部品素体１０２に加わり、電子部品素体１０２にクラックが生じることがあった。すなわち、電子部品１０１を実装基板に実装した構造において、電子部品１０１の撓み強度が十分でないという問題があった。
【０００９】
特に、自動車に搭載される電子部品では、品質規格により、耐撓み性が大きなことが強く要求されており、特許文献１に記載の構造においては、このような要求を満たすことは困難であった。
【００１０】
他方、特許文献２に記載の電子部品１１１では、電子部品素体１１２の端面１１２ａ，１１２ｂ上にのみ端子電極１１３，１１４が位置している。すなわち、電子部品素体１１２の側面に端子電極１１３，１１４が至っていない。従って、プリント回路基板などに溶融半田を用いて実装した場合、半田は電子部品素体１１２の端面１１２ａ，１１２ｂ上においてのみ端子電極１１３，１１４に付着する。従って、電子部品素体１１２の側面部分において半田が付着し難いため、プリント回路基板が撓んだとしても、該撓みによるストレスが電子部品素体１１２にあまり大きく加わらない。そのため、電子部品素体１１２のクラックを抑制することができる。
【００１１】
しかしながら、電子部品１１１を、リフロー半田付け法によりプリント回路基板に実装した場合、セルフアライメント効果を十分に得ることができないという問題があった。これを、図１３を参照して説明する。図１３（ａ）及び（ｂ）は、上記電子部品１１１をリフロー半田付け法により半田付けする工程を模式的に示す各平面図である。リフロー半田付け法により電子部品１１１を、実装基板１２１上に設けられた電極ランド１２２，１２３に実装する。この場合、予め、電極ランド１２２，１２３の上面には、半田層１２４，１２５が形成されている。そして、電子部品１１１が、電極ランド１２２，１２３上において若干ずれた位置に配置されたとしても、加熱により半田層１２４，１２５が溶融されると、溶融半田の表面張力により、電子部品１１１が溶融半田の中心側に寄せられる。すなわち、図１３（ｂ）に示すように、電子部品１１１が、電極ランド１２２，１２３の中心側に寄せられる。
【００１２】
しかしながら、電子部品１１１では、図１３（ｂ）に矢印Ａで示す位置に端子電極が存在しないため、すなわち電子部品素体１１２の側面部分に至る電極被り部が存在しないため、溶融半田が電子部品素体１１２の側面に付着しない。そのため、上記溶融半田の表面張力による電子部品素子１１１を引き寄せる力が十分でなく、図１３（ｂ）に示すように、電極ランド１２２，１２３の幅方向中央まで確実に電子部品素子１１１を引き寄せることができなかった。すなわち、溶融半田の表面張力によるセルフアライメント効果を利用して、電子部品１１１を正確に位置決めすることができなかった。
【００１３】
本発明の目的は、上述した従来技術の欠点を解消し、実装基板側の撓み等により応力が加わった場合であっても、電子部品素体や接合部分におけるクラックが生じ難いだけでなく、リフロー半田付け法により表面実装するに際し、溶融半田の表面張力を利用したセルフアライメント効果により電子部品を確実にかつ高精度に実装することを可能とする表面実装型電子部品、並びに該表面実装型電子部品を用いた電子部品の実装構造及び実装方法を提供することにある。
【課題を解決するための手段】
【００１４】
本発明に係る表面実装型電子部品は、少なくとも１つの端面と、前記端面に連なる少なくとも１つの側面とを有する電子部品素体と、前記電子部品素体の前記端面に設けられた端子電極とを備え、前記端子電極が、電子部品素体の端面を覆うように形成されており、かつ相対的に半田濡れ性が低い第１の電極層と、前記電子部品素体の端面上においてのみ前記第１の電極層上に積層されており、かつ第１の電極層に比べて耐熱性に優れた導電性材料からなる第２の電極層と、前記第２の電極層を覆うように、かつ前記電子部品素体の側面に至るように形成されており、半田喰われを生じる金属材料からなる第３の電極層と、前記第３の電極層を被覆するように形成されており、かつ第１の電極層に比べて相対的に半田濡れ性が良好な金属材料からなる第４の電極層とを備えることを特徴とする。
【００１５】
本発明に係る表面実装型電子部品のある特定の局面では、前記電子部品素体が、対向し合う第１，第２の端面と、第１，第２の端面とを結ぶ複数の側面とを有し、第１，第２の端面に、それぞれ、第１，第２の端子電極が形成されている。
【００１６】
本発明に係る表面実装型電子部品の他の特定の局面では、前記第１，第２の端面に形成された第１，第２の端子電極に電気的に接続される第１，第２の内部電極が電子部品素体内に形成されている。
【００１７】
本発明に係る表面実装型電子部品のさらに限定的な局面では、前記第１の内部電極と、前記第２の内部電極とが、電子部品素体層を介して重なり合うように配置されている。
【００１８】
本発明に係る表面実装型電子部品では、好ましくは、前記第２の電極層がＮｉもしくはＮｉ合金からなり、前記第３の電極層がＡｇもしくはＡｇ合金からなる。
【００１９】
また、本発明に係る表面実装型電子部品では、より好ましくは、前記第１の電極層がＣｒもしくはＣｒ合金からなり、前記第４の電極層がＳｎからなる。
【００２０】
本発明に係る電子部品の実装構造は、実装基板と、実装基板上にリフロー半田付け法により実装されており、本発明に従って構成された表面実装型電子部品とを備えることを特徴とする。
【００２１】
本発明に係る電子部品の実装方法は、電極ランドが表面に形成された実装基板を用意する工程と、前記実装基板の電極ランド上に半田層を形成する工程と、本発明に従って構成された表面実装型電子部品を、前記端子電極が前記電極ランド上の半田層上に位置するように配置する工程と、加熱により、前記半田層を溶融し、リフロー半田付け法により前記表面実装型電子部品を前記基板上の電極ランドに接合する工程とを備えることを特徴とする。
【発明の効果】
【００２２】
本発明に係る表面実装型電子部品では、端子電極が第１〜第４の電極層を積層した構造を有し、半田濡れ性が低い第１の電極層上に、電子部品素体の端面上においてのみ第１の電極層上に積層されており、かつ耐熱性に優れた導電性材料からなる第２の電極層が形成されており、第２の電極層を覆うように、かつ電子部品素体の側面に至るように、半田喰われを生じる金属材料からなる第３の電極層が形成されており、第３の電極層を被覆するように、相対的に半田濡れ性が良好な金属材料からなる第４の電極層が形成されている。
【００２３】
従って、上記第２の電極層は、電子部品素体の側面に至っておらず、電極被り部を有していないため、溶融半田により本発明の表面実装型電子部品を実装基板上に実装した場合、第３の電極層及び第４の電極層が半田に喰われ、電子部品素体の側面では、第１の電極層または電子部品素体の側面が露出することとなる。第１の電極層または電子部品素体の側面には、半田が付着し難いため、半田は端子電極の端面部においてのみ付着して電子部品が接合されることになる。よって、実装基板が撓んだ際に電子部品素体に加わる応力が抑制され、表面実装型電子部品の実装後の撓み強度を高めることができる。
【００２４】
また、上記溶融半田を用いた実装に際しては、半田が溶融した直後には、溶融半田の表面張力によるセルフアライメント効果を期待することができる。すなわち、本発明の電子部品では、第３，第４の電極層が、電子部品素体の側面に至るように形成されているため、半田が溶融した直後には第３，第４の電極層の電極被り部が存在するので、溶融半田が上記電子部品素体の側面側に回り込んで付着する。従って、溶融半田の表面張力により表面実装型電子部品が、実装基板の電極ランドの中心側に確実にかつ容易に引き寄せられる。よって、表面実装型電子部品を、リフロー半田付け法を用いて高精度に実装することが可能となる。なお、電子部品が引き寄せられた後には、半田喰われが進行し、上述したように、側面部分では、第１の電極層または電子部品素体の側面が露出することとなる。
【００２５】
すなわち、本発明は、上記耐熱性に優れた導電性材料からなる第２の電極層が、電子部品素体の端面上にのみ位置しており、半田喰われを生じる金属材料からなる第３の電極層及び半田濡れ性が良好な金属材料からなる第４の電極層が電子部品素体の側面に至る部分を有するため、上記のように実装後の撓み強度の向上と、セルフアライメント効果による表面実装型電子部品の実装精度の向上を両立することを可能としたことに特徴を有する。
【００２６】
電子部品素体が、対向し合う第１，第２の端面と、第１，第２の端面とを結ぶ複数の側面とを有し、第１，第２の端面に、それぞれ、第１，第２の端子電極が形成されている場合には、本発明に従って、対向し合う第１，第２の端子電極を有する表面実装型電子部品を提供することができ、第１，第２の端面を結ぶ方向と直交する方向に力が作用するように実装基板が撓んだ場合であっても、本発明に従って、表面実装型電子部品におけるクラックの発生を効果的に抑制することができるとともに、溶融半田を用いた表面実装に際し、セルフアライメント効果により、対応する電極ランドの中央に向かって電子部品を確実に引き寄せることができる。
【００２７】
第１，第２の端面に形成された第１，第２の端子電極に電気的に接続される第１，第２の内部電極が電子部品素体内に形成されている場合には、本発明に従って、実装後の撓み強度が高められておりかつセルフアライメント効果による実装精度を高めることが可能とされた、内部電極を有する表面実装型電子部品を提供することができる。
【００２８】
第１の内部電極と、第２の内部電極とが、電子部品素体層を介して重なり合うように配置されている場合には、本発明に従って、積層型の表面実装型電子部品を提供することができる。
【００２９】
第２の電極層がＮｉもしくはＮｉ合金からなり、第３の電極層がＡｇもしくはＡｇ合金からなる場合には、ＮｉもしくはＮｉ合金表面に半田が付着するが、該第２の電極層が電子部品素体の側面に至っていないため、最終的に実装後の表面実装型電子部品の撓み強度を効果的に高めることができる。また、第３の電極層がＡｇもしくはＡｇ合金からなる場合には、半田喰われが生じるが、該第３の電極層が電子部品素体の側面にも至っているため、セルフアライメント効果により、表面実装型電子部品をより一層確実に電極ランドの中心側に引き寄せることができ、実装精度を効果的に高めることができる。
【００３０】
第１の電極層がＣｒもしくはＣｒ合金からなり、第４の電極層がＳｎからなる場合には、ＣｒもしくはＣｒ合金からなる第１の電極層には、半田が付着し難く、従って、電子部品素体の側面において、第３，第４の電極層が半田喰われを生じ、第１の電極層が露出したとしても、最終的に半田が側面部分に付着し難くなるため、実装後の表面実装型電子部品の撓み強度を効果的に高めることができ、かつ第４の電極層はＳｎからなるため、セルフアライメント効果により、溶融半田の表面張力によって表面実装型電子部品がより一層確実に正しい実装位置に引き寄せられることになる。
【００３１】
本発明に係る電子部品の実装構造では、実装基板上に、リフロー半田付け法により本発明に従って構成された表面実装型電子部品が実装されているため、該実装構造では、実装基板が撓んだとしても、表面実装型電子部品においてクラックが入り難く、またリフロー半田付け法により実装された際に、表面実装型電子部品が正しい位置に高精度に実装されている。
【００３２】
本発明に係る表面実装型電子部品の実装方法では、電極ランドが表面に形成された実装基板の電極ランド上に半田層を形成し、本発明に従って構成された表面実装型電子部品を、端子電極が電極ランド上の半田層上に位置するように配置し、加熱すればよく、それによって半田層が溶融され、溶融半田の表面張力により、表面実装型電子部品が電極ランド上の正しい実装位置に引き寄せられる。従って、実装精度を効果的に高めることが可能とされている。
【００３３】
しかも、実装後には、電子部品素体の側面側において半田が接合していないため、実装後の表面実装型電子部品の撓み強度を高めることができ、実装基板が撓んだ場合であっても、電子部品素体におけるクラックの発生を効果的に抑制することが可能となる。
【発明を実施するための最良の形態】
【００３４】
以下、図面を参照しつつ、本発明の具体的な実施形態を説明することにより、本発明を明らかにする。
【００３５】
図１（ａ）及び（ｂ）は、本発明の第１の実施形態に係る表面実装型電子部品としてのチップ型負特性サーミスタを示す斜視図であり、図１（ｂ）は、その正面断面図である。
【００３６】
積層型の負特性サーミスタ１は、電子部品素体としてのサーミスタ素体２を有する。サーミスタ素体２は、負の抵抗温度特性を有する半導体セラミックスからなるセラミック焼結体を用いて構成されている。
【００３７】
サーミスタ素体２は、直方体状の形状を有し、対向し合う第１，第２の端面２ａ，２ｂを有する。第１，第２の端面２ａ，２ｂを結ぶように、上面２ｃ、下面２ｄ及び一対の側面２ｅ（他方の側面は図示されず）を有する。なお、電子部品素体は、端面に連なる少なくとも１つの側面を有しておればよく、従って、例えば、円筒体であってもよい。
【００３８】
サーミスタ素体２内には、第１の内部電極３ａ，３ｂと、第２の内部電極４ａ，４ｂとがセラミック層を介して重なり合うように配置されている。第１の内部電極３ａ，３ｂは、第１の端面２ａに引き出されており、第２の内部電極４ａ，４ｂは、第２の端面２ｂに引き出されている。
【００３９】
すなわち、サーミスタ素体２は、公知の積層セラミック電子部品の製造方法に従って製造され得る。例えば、負の抵抗温度特性を有するセラミックスを主体とするマザーのセラミックグリーンシート上に、内部電極パターンをＡｇ−Ｐｄペーストなどの導電ペーストのスクリーン印刷により形成し、内部電極パターンが印刷されたマザーのセラミックグリーンシートを複数枚積層し、厚み方向に加圧した後切断することにより、個々の負特性サーミスタ単位の積層体を得ることができる。この積層体を焼成することにより、サーミスタ素体２を得ることができる。
【００４０】
負特性サーミスタ１では、上記サーミスタ素体２の端面２ａ，２ｂを覆うように、第１，第２の端子電極５，６が形成されている。第１の端子電極５は、内側から第１〜第４の電極層５ａ〜５ｄをこの順序で積層した構造を有する。同様に、第２の端子電極６は、内側から第１の電極層６ａ〜第４の電極層６ｄをこの順序で積層した構造を有する。
【００４１】
第１の電極層５ａ，６ａは、端面２ａ，２ｂ上に位置する端面部と、上面２ｃ、下面２ｄ及び一対の側面２ｅに至っている電極被り部とを有する。第１の電極層５ａ，６ａは、本実施形態では、Ｃｒをスパッタリングすることにより形成されている。
【００４２】
もっとも、第１の電極層５ａ，６ａは、Ｃｒ合金により形成されていてもよく、さらに、ＣｒもしくはＣｒ合金以外の相対的に半田濡れ性が低い導電性材料により構成されていてもよい。なお、相対的に半田濡れ性が低いとは、後述する第４の電極層５ｄ，６ｄに比べて半田濡れ性が低いことを意味する。
【００４３】
また、第１の電極層５ａ，６ａは、スパッタリング以外の薄膜形成法により形成されていてもよく、また導電ペーストの塗布・焼き付けにより形成されていてもよい。
【００４４】
第２の電極層５ｂ，６ｂは、本実施形態では、Ｎｉをスパッタリングすることにより形成されている。第２の電極層５ｂ，６ｂは、Ｎｉ合金により形成されていてもよく、ＮｉまたはＮｉ合金以外の第１の電極層に比べて耐熱性に優れている導電性材料により構成されていてもよい。第２の電極層５ｂ，６ｂの形成方法についても、スパッタリング以外の他の乾式薄膜形成方法や導電ペーストの塗布・焼き付けなどの適宜の方法を用いることができる。
【００４５】
第２の電極層５ｂ，６ｂは、図１（ｂ）から明らかなように、端面２ａ，２ｂ上に位置している部分においてのみ形成されている。すなわち、第２の電極層５ｂ，６ｂは、セラミック素体２の上面２ｃ、下面２ｄ及び一対の側面２ｅに至る電極被り部を有しないように形成されている。
【００４６】
第２の電極層５ｂ，６ｂを覆うように、かつ電極被り部を有するように、第３の電極層５ｃ，６ｃが形成されている。第３の電極層５ｃ，６ｃは、本実施形態では、Ａｇをスパッタリングすることにより形成されている。もっとも、第３の電極層５ｃ，６ｃは、半田喰われを生じる適宜の金属により構成され、Ａｇの他Ａｇ合金、Ｃｕ、Ｃｕ合金などから構成され得る。
【００４７】
第３の電極層５ｃ，６ｃについても、他の薄膜形成方法または導電ペーストの塗布・焼き付けにより形成されてもよい。
【００４８】
第４の電極層５ｄ，６ｄは、本実施形態では、Ｓｎを湿式めっきすることにより形成されている。もっとも、第４の電極層５ｄ，６ｄは、Ｓｎ合金により形成されていてもよく、ＳｎまたはＳｎ合金以外の第１の電極層５ａ，６ａに比べて相対的に半田濡れ性が良好な適宜の金属により構成されていてもよい。
【００４９】
なお、サーミスタ素体２に、上記端子電極５，６を形成する方法は特に限定されないが、図２〜図５を参照して、電極形成方法の一例を説明する。
【００５０】
サーミスタ素体２を用意した後、図２に示す保持治具２１に、複数のサーミスタ素体２を挿入する。保持治具２１は、平板状の部材からなり、マトリックス状に設けられた複数の貫通孔２２を有する。各貫通孔２２は、サーミスタ素体２を挿入した場合、サーミスタ素体２を保持し得る大きさとされている。そのため、保持治具２１の貫通孔２２の内周面は、ゴムなどの弾性材料で構成されている。貫通孔２２に、サーミスタ素体２を圧入し、図３に示すようにサーミスタ素体２を保持治具２１に保持する。この状態で、まずＣｒをスパッタリングすることにより、図３の左上に円Ｙ１で略図的に正面断面図で示すように、サーミスタ素体２の端面２ａを覆うように、第１の電極層５ａを形成する。なお、保持治具２１を上下逆転し、反対側の端面２ｂ側に、同様にして第１の電極層６ａ（図１参照）を形成する。
【００５１】
次に、図３に示されている状態から、サーミスタ素体２を下方に移動し、サーミスタ素体２の端面２ａ側が保持治具２１の上面２１ａから突出している突出高さを小さくする。この状態で、第２の電極層５ｂを、Ｎｉを乾式めっきすることにより形成する。上記のように、突出高さを小さくすることにより、端面２ａ上にのみ第２の電極層５ｂを形成することができる。第２の端面２ｂ側の第２の電極層６ｂも、同様にして形成することができる。すなわち、サーミスタ素体２の保持治具２１の下面２１ｂからの突出高さを小さくした状態で乾式めっきすることにより、第２の電極層６ｂを形成することができる。
【００５２】
第３の電極層５ｃ，６ｃの形成に際しては、サーミスタ素体２の保持治具２１からの突出高さを図３に示した状態に戻し、乾式めっきを行えばよい。このようにして、図５に示すように、第１〜第３の電極層５ａ〜５ｃが形成される。
【００５３】
なお、Ｓｎめっき膜の形成は、電解めっき、無電解めっきなどの湿式めっきにより行われるため、適宜のめっき槽に第３の電極層５ｃ，６ｃまでが形成された構造を投入し、湿式めっきすればよい。
【００５４】
本実施形態の負特性サーミスタ１の特徴は、端子電極５，６において、第１〜第４の電極層５ａ〜５ｄ，６ａ〜６ｄが上記のような材料で形成されており、かつ第２の電極層５ｂ，６ｂが電極被り部を有せず、セラミック素体２の端面２ａ，２ｂ上に位置している部分にのみ形成されていることにある。このような構成を有するため、負特性サーミスタ１では、前述した実装後の撓み強度の向上及びセルフアライメント効果による実装精度の向上の双方を果たすことができる。これを、図６（ａ），（ｂ）及び図７（ａ），（ｂ）を参照して説明する。
【００５５】
図６（ａ）及び図７（ａ）は、上記実施形態の負特性サーミスタ１を実装基板１１上にリフロー半田付け法により実装する際の初期状態を説明するための正面断面図である。実装基板１１の上面には、第１，第２の電極ランド１２，１３が形成されている。電極ランド１２，１３上に、半田層１４，１５が積層されている。そして、この半田層１４，１５上に、負特性サーミスタ１の端子電極５，６が位置するように負特性サーミスタ１が実装基板１１上に載置される。この状態で加熱することにより、半田層１４，１５及び端子電極５，６の第４の電極層５ｄ，６ｄが溶融する。第４の電極層５ｄ，６ｄはサーミスタ素体２の側面に至っているため、溶融半田はサーミスタ素体２の側面上の第４の電極層部分にも付着する。従って、溶融半田の表面張力により、負特性サーミスタ１は、電極ランド１２，１３の中央側に速やかに引き寄せられる。すなわち、図６（ｂ）に示すように、電極ランド１２，１３の中央にほぼ負特性サーミスタ１の端子電極５，６が位置するように負特性サーミスタ１が移動される。このセルフアライメント効果により、リフロー半田付け法による半田に際しての負特性サーミスタ１の実装精度を効果的に高めることができる。
【００５６】
また、上記半田付けに際しての加熱に際し、半田層１４，１５が溶融し、さらにＡｇからなる第３の電極層５ｃ，６ｃも溶融する。その結果、上記のように負特性サーミスタ１がセルフアライメント効果により移動された後、第３の電極層５ｃ，６ｃの半田喰われが進行する。そのため、図７（ｂ）に模式的正面断面図で示すように、サーミスタ素体２の側面２ｅ上に位置している部分において、第３の電極層５ｃ，６ｃ、第４の電極層５ｄ，６ｄが半田喰われにより消失し、第１の電極層５ａ，６ａが露出することとなる。他方、第１の電極層５ａ，６ａは半田濡れ性が良好でない。そのため、溶融半田１４，１５は、サーミスタ素体２の側面２ｅ上の第１の電極層５ａ，６ａの電極被り部には付着せず、端面２ａ，２ｂ上の端子電極部分にのみ付着することとなる。
【００５７】
よって、溶融半田が固化した後には、図７（ｂ）に示す実装構造のように、半田１４，１５が、端面２ａ，２ｂ上の端子電極部分と電極ランド１２，１３とを接合している。なお、図８は、図７（ｂ）の矢印Ｘ方向から見た部分切欠端面図である。図７（ｂ）及び図８から明らかなように、端子電極５のサーミスタ素体２の端面上に位置している部分に半田１４が付着し、かつ半田１４は端子電極５が設けられている部分よりも幅方向外側に延びているものの、サーミスタ素体２の側面には付着していない。
【００５８】
従って、実装基板１１が撓んだとしても、撓みによるストレスは、サーミスタ素体２の端面２ａ，２ｂの外側における半田１４，１５による接合部から加わるだけであるため、言い換えれば、サーミスタ素体２の側面部分から上記ストレスが加わり難いため、サーミスタ素体２のクラックは生じ難い。よって、実装後の負特性サーミスタ１の撓み強度を高めることが可能となる。
【００５９】
次に、具体的な実験例につき説明する。
【００６０】
上記実施形態に従って、負特性サーミスタを作製し、リフロー半田付け法により実装基板に実装し、しかる後、実装基板を第１，第２の端子電極間で上方に突出するように撓ませた。なお、使用した負特性サーミスタ１では、サーミスタ素体２はＭｎ−Ｎｉ系セラミックスを用いて構成し、その寸法は縦２ｍｍ×横１．２ｍｍ×厚み０．９ｍｍとした。また、第１〜第４の電極層の厚みは、それぞれ、第１の電極層５ａ，６ａ：０．０３μｍ〜０．１０μｍ、第２の電極層５ｂ，６ｂ：０．２μｍ〜１．０μｍ、第３の電極層５ｃ，６ｃ：０．２μｍ〜０．６μｍ及び第４の電極層５ｄ，６ｄ：１μｍ〜６μｍとした。また、端子電極５，６が、セラミック素体２の上面２ｃ、下面２ｄ及び一対の側面２ｅに至る電極被り部の寸法は０．３０±０．２０ｍｍとした。この場合、実装基板の撓ませ方を種々異ならせ、本実施形態の負特性サーミスタにおいてサーミスタ素体にクラックが生じるか否かを観察し、クラックが生じるに至った実装基板の撓み量を撓み強度とした。結果を図９に示す。
【００６１】
また、比較のために、第２の電極層５ｂ，６ｂが電極被り部を有するように形成されたことを除いては、上記実施形態の負特性サーミスタ１と同様にして比較例の負特性サーミスタを作製し、同様にして評価した。結果を図９に示す。
【００６２】
図９では、１０個の負特性サーミスタ１の撓み強度の平均値、最大値及び最小値と、比較例の負特性サーミスタの撓み強度の平均値、最大値及び最小値が示されている。
【００６３】
図９から明らかなように、比較例に比べ、実施例の負特性サーミスタ１では、第２の電極層が、電極被り部を有しないため、撓み強度が効果的に高められていることがわかる。
【００６４】
図１０は、本発明の上記実施形態の負特性サーミスタ１の変形例を示す正面断面図である。この変形例に係る負特性サーミスタ３１では、第１の電極層５ａ，６ａが、セラミック焼結体２の端面２ａ，２ｂ上にのみ形成されており、電極被り部を有しない。すなわち、第２の電極層５ｂ，６ｂと同様に、第１の電極層５ａ，６ａは、このように電極被り部を有せず端面２ａ，２ｂ上にのみ形成されていてもよい。この場合においても、リフロー半田付け法により、第３，第４の電極層５ｃ，６ｃ，５ｄ，６ｄの半田喰われが生じたとしても、サーミスタ素体２の側面部分には最終的には半田が付着し難い。従って、上記実施形態の場合と同様に、側面への半田の付着を防止し、撓み強度の向上を図ることができる。
【００６５】
なお、上記実施形態では、積層型の負特性サーミスタにつき説明したが、本発明は、積層型の正特性サーミスタ、積層型のセラミックコンデンサなどの様々な積層セラミック電子部品に適用することができる。さらに、積層型のセラミック電子部品だけでなく、内部電極を有しないセラミック電子部品にも本発明を適用することができる。例えば、図１１に示した従来の電子部品と同様に、内部電極を有しないセラミック素体の端面に端子電極が形成されている構造にも本発明を適用することができる。
【図面の簡単な説明】
【００６６】
【図１】（ａ）及び（ｂ）は、本発明の一実施形態に係る電子部品としての負特性サーミスタを示す斜視図及び正面断面図。
【図２】図１に示した負特性サーミスタのサーミスタ素体に電極を形成する工程を説明するための斜視図。
【図３】図１に示した実施形態の負特性サーミスタのサーミスタ素体の端面に第１の電極層を形成する工程を説明するための斜視図。
【図４】図１に示した実施形態の負特性サーミスタのサーミスタ素体の端面に第２の電極層を形成する工程を説明するための斜視図。
【図５】図１に示した実施形態の負特性サーミスタのサーミスタ素体の端面に第３の電極層を形成した状態を説明するための略図的部分断面図。
【図６】（ａ）及び（ｂ）は、図１に示した実施形態の負特性サーミスタにおけるセルフアライメント効果による実装精度の向上を説明するための各模式的平面図。
【図７】（ａ）及び（ｂ）は、図１に示した実施形態の負特性サーミスタを実装する際の初期状態と、実装後の状態を示す各正面断面図。
【図８】図７（ｂ）のＸ方向から見た部分切欠端面図。
【図９】本発明の実施例及び比較例の負特性サーミスタの撓み強度を測定した結果を示す図。
【図１０】本発明の一実施形態の負特性サーミスタの変形例を示す正面断面図。
【図１１】従来の電子部品の一例を示す正面断面図。
【図１２】従来の電子部品の他の例を示す正面断面図。
【図１３】（ａ）及び（ｂ）は、図１２に示した従来の電子部品において、セルフアライメント効果による実装精度の向上が図れない状態を示す各模式的平面図。
【符号の説明】
【００６７】
１…負特性サーミスタ（電子部品）
２…サーミスタ素体
２ａ，２ｂ…第１，第２の端面
２ｃ…上面
２ｄ…下面
２ｅ…側面
３ａ，３ｂ…第１の内部電極
４ａ，４ｂ…第２の内部電極
５，６…第１，第２の端子電極
５ａ，６ａ…第１の電極層
５ｂ，６ｂ…第２の電極層
５ｃ，６ｃ…第３の電極層
５ｄ，６ｄ…第４の電極層
１１…実装基板
１２，１３…電極ランド
１４，１５…半田層
２１…保持治具
２１ａ…上面
２１ｂ…下面
２２…貫通孔
３１…負特性サーミスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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