(57)【要約】【課題】  省電力化等を実現できるデータ転送制御装置及び電子機器を提供すること。【解決手段】  データ転送制御装置１０は、シリアル信号線を駆動してＯＵＴデータを送信するＯＵＴ転送用トランスミッタ回路２２と、シリアル信号線を駆動してクロックＣＬＫを送信するクロック転送用トランスミッタ回路２４と、ＣＬＫを生成するＰＬＬ回路１２と、パワーダウンモードを設定するパワーダウン設定回路２６０を含む。第１のパワーダウンモードでは、ＯＵＴ転送用トランスミッタ回路２２をパワーダウンモードに設定すると共にクロック転送用トランスミッタ回路２４をパワーダウンモードに設定してターゲット側データ転送制御装置３０のシステムクロックを停止させる。第２のパワーダウンモードでは、クロック転送用トランスミッタ回路２４についてはパワーダウンモードに設定せずにＯＵＴ転送用トランスミッタ回路２２をパワーダウンモードに設定する。【選択図】      図１
2005236929.tif 000002
【特許請求の範囲】
【請求項１】
ターゲット側データ転送制御装置との間でデータ転送を行うホスト側のデータ転送制御装置であって、
ターゲット側データ転送制御装置のＯＵＴ転送用レシーバ回路にＯＵＴ転送用シリアル信号線を介して接続され、ＯＵＴ転送用シリアル信号線を駆動して、ＯＵＴデータを送信するＯＵＴ転送用トランスミッタ回路と、
ターゲット側データ転送制御装置のクロック転送用レシーバ回路にクロック転送用シリアル信号線を介して接続され、クロック転送用シリアル信号線を駆動して、ＯＵＴデータのサンプリングに用いられると共にターゲット側データ転送制御装置のシステムクロック生成に用いられるクロックを送信するクロック転送用トランスミッタ回路と、
パワーダウンモードを設定するためのパワーダウン設定回路とを含み、
前記パワーダウン設定回路が、
第１のパワーダウンモードでは、前記ＯＵＴ転送用トランスミッタ回路をパワーダウンモードに設定すると共に、前記クロック転送用トランスミッタ回路をパワーダウンモードに設定してターゲット側データ転送制御装置のシステムクロックを停止させ、第２のパワーダウンモードでは、前記クロック転送用トランスミッタ回路についてはパワーダウンモードに設定せずに、前記ＯＵＴ転送用トランスミッタ回路をパワーダウンモードに設定することを特徴とするデータ転送制御装置。
【請求項２】
請求項１において、
ターゲット側データ転送制御装置のＩＮ転送用トランスミッタ回路にＩＮ転送用シリアル信号線を介して接続され、ＩＮデータを受信するＩＮ転送用レシーバ回路と、
ターゲット側データ転送制御装置のストローブ転送用トランスミッタ回路にストローブ転送用シリアル信号線を介して接続され、ＩＮデータをサンプリングするためのストローブを受信するストローブ転送用レシーバ回路とを含み、
前記パワーダウン設定回路が、
前記第１のパワーダウンモードでは、前記ＯＵＴ転送用トランスミッタ回路、前記クロック転送用トランスミッタ回路、前記ＩＮ転送用レシーバ回路、前記ストローブ転送用レシーバ回路をパワーダウンモードに設定し、前記第２のパワーダウンモードでは、前記クロック転送用トランスミッタ回路についてはパワーダウンモードに設定せずに、前記ＯＵＴ転送用トランスミッタ回路、前記ＩＮ転送用レシーバ回路、前記ストローブ転送用レシーバ回路をパワーダウンモードに設定することを特徴とするデータ転送制御装置。
【請求項３】
請求項１又は２において、
ターゲット側データ転送制御装置のＩＮ転送用トランスミッタ回路にＩＮ転送用シリアル信号線を介して接続され、ＩＮデータを受信するＩＮ転送用レシーバ回路と、
ターゲット側データ転送制御装置のストローブ転送用トランスミッタ回路にストローブ転送用シリアル信号線を介して接続され、ＩＮデータをサンプリングするためのストローブを受信するストローブ転送用レシーバ回路とを含み、
前記パワーダウン設定回路が、
第３のパワーダウンモードでは、前記ＯＵＴ転送用トランスミッタ回路、前記クロック転送用トランスミッタ回路についてはパワーダウンモードに設定せずに、前記ＩＮ転送用レシーバ回路、前記ストローブ転送用レシーバ回路をパワーダウンモードに設定することを特徴とするデータ転送制御装置。
【請求項４】
請求項２又は３において、
前記ストローブ転送用レシーバ回路が、
前記クロック転送用トランスミッタ回路により送信されたクロックに基づきターゲット側データ転送制御装置が生成したストローブを、ターゲット側データ転送制御装置の前記ストローブ転送用トランスミッタ回路から受信することを特徴とするデータ転送制御装置。
【請求項５】
請求項１乃至４のいずかにおいて、
前記ＯＵＴ転送用トランスミッタ回路及び前記クロック転送用トランスミッタ回路の少なくとも一方のトランスミッタ回路が、
通常転送モード時にシリアル信号線を電流駆動型ドライバにより電流駆動することにより、シリアル信号線を介して前記トランスミッタ回路に接続されるレシーバ回路に対して、レシーバ回路をパワーダウンモードに設定するためのパワーダウンコマンドを送信することを特徴とするデータ転送制御装置。
【請求項６】
請求項５において、
前記ＯＵＴ転送用トランスミッタ回路が、
通常転送モード時にＯＵＴ転送用シリアル信号線を電流駆動型ドライバにより電流駆動することにより、ターゲット側データ転送制御装置のＯＵＴ転送用レシーバ回路及びクロック転送用レシーバ回路をパワーダウンモードに設定するためのパワーダウンコマンドを送信することを特徴とするデータ転送制御装置。
【請求項７】
請求項５又は６において、
前記トランスミッタ回路が、
ビット幅を拡張する符号化方式により得られる特殊符号を、パワーダウンコマンドとして送信することを特徴とするデータ転送制御装置。
【請求項８】
請求項１乃至７のいずかにおいて、
前記ＯＵＴ転送用トランスミッタ回路及び前記クロック転送用トランスミッタ回路の少なくとも一方のトランスミッタ回路が、シリアル信号線を電流駆動する電流駆動型ドライバと、通常転送モードにおいてはシリアル信号線との接続をオフにしパワーダウンモードにおいてはシリアル信号線との接続をオンにしてシリアル信号線を電圧駆動する電圧駆動型ドライバとを含み、
前記電圧駆動型ドライバが、
シリアル信号線を介してトランスミッタ回路に接続されるレシーバ回路をパワーダウンモードに設定するためのパワーダウン電圧又は前記レシーバ回路のパワーダウンモードを解除するためのウェイクアップ電圧をシリアル信号線に出力することを特徴とするデータ転送制御装置。
【請求項９】
ターゲット側データ転送制御装置との間でデータ転送を行うホスト側のデータ転送制御装置であって、
ターゲット側データ転送制御装置のＯＵＴ転送用レシーバ回路にＯＵＴ転送用シリアル信号線を介して接続され、ＯＵＴ転送用シリアル信号線を駆動して、ＯＵＴデータを送信するＯＵＴ転送用トランスミッタ回路と、
ターゲット側データ転送制御装置のクロック転送用レシーバ回路にクロック転送用シリアル信号線を介して接続され、クロック転送用シリアル信号線を駆動して、ＯＵＴデータのサンプリングに用いられると共にターゲット側データ転送制御装置のシステムクロック生成に用いられるクロックを送信するクロック転送用トランスミッタ回路と、
ターゲット側データ転送制御装置のＩＮ転送用トランスミッタ回路にＩＮ転送用シリアル信号線を介して接続され、ＩＮデータを受信するＩＮ転送用レシーバ回路と、
ターゲット側データ転送制御装置のストローブ転送用トランスミッタ回路にストローブ転送用シリアル信号線を介して接続され、ＩＮデータをサンプリングするためのストローブを受信するストローブ転送用レシーバ回路とを含み、
前記ストローブ転送用レシーバ回路が、
前記クロック転送用トランスミッタ回路により送信されたクロックに基づきターゲット側データ転送制御装置が生成したストローブを、ターゲット側データ転送制御装置の前記ストローブ転送用トランスミッタ回路から受信することを特徴とするデータ転送制御装置。
【請求項１０】
請求項９において、
前記ＩＮ転送用レシーバ回路により受信されたＩＮデータを、前記ストローブ転送用レシーバ回路により受信されたストローブに基づきサンプリングし、サンプリングされたシリアルデータをパラレルデータに変換して出力するシリアル／パラレル変換回路を含み、
前記シリアル／パラレル変換回路が、
前記クロックに同期して動作する後段のロジック回路に対して、パラレルデータを非同期で転送することを特徴とするデータ転送制御装置。
【請求項１１】
ホスト側データ転送制御装置との間でデータ転送を行うターゲット側のデータ転送制御装置であって、
ホスト側データ転送制御装置のＯＵＴ転送用トランスミッタ回路にＯＵＴ転送用シリアル信号線を介して接続され、ＯＵＴデータを受信するＯＵＴ転送用レシーバ回路と、
ホスト側データ転送制御装置のクロック転送用トランスミッタ回路にクロック転送用シリアル信号線を介して接続され、ＯＵＴデータのサンプリングに用いられると共にターゲット側データ転送制御装置のシステムクロック生成に用いられるクロックを受信するクロック転送用レシーバ回路と、
ホスト側データ転送制御装置のＩＮ転送用レシーバ回路にＩＮ転送用シリアル信号線を介して接続され、ＩＮ転送用シリアル信号線を駆動して、ＩＮデータを送信するＩＮ転送用トランスミッタ回路と、
ホスト側データ転送制御装置のストローブ転送用レシーバ回路にストローブ転送用シリアル信号線を介して接続され、ストローブ転送用シリアル信号線を駆動して、ＩＮデータをサンプリングするためのストローブを送信するストローブ転送用トランスミッタ回路とを含み、
前記ストローブ転送用トランスミッタ回路が、
前記クロック転送用レシーバ回路により受信されたクロックに基づき生成されたストローブを、ホスト側データ転送制御装置の前記ストローブ転送用レシーバ回路に送信することを特徴とするデータ転送制御装置。
【請求項１２】
請求項１１において、
前記クロック転送用レシーバ回路により受信されたクロックを受け、ストローブ制御を行って、前記ストローブ転送用トランスミッタ回路にストローブを出力するストローブ制御回路を含むことを特徴とするデータ転送制御装置。
【請求項１３】
請求項１１又は１２において、
前記クロック転送用レシーバ回路により受信されたクロックを受け、ターゲット側データ転送制御装置のシステムクロックを生成する分周回路を含むことを特徴とするデータ転送制御装置。
【請求項１４】
請求項１乃至１３のいずれかのデータ転送制御装置と、
通信デバイス、プロセッサ、撮像デバイス、及び表示デバイスの少なくとも１つとを含むことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ転送制御装置及び電子機器に関する。
【背景技術】
【０００２】
近年、ＥＭＩノイズの低減などを目的としたインターフェースとしてＬＶＤＳ（Low Voltage Differential Signaling）などの高速シリアル転送インターフェースが脚光を浴びている。この高速シリアル転送インターフェースでは、トランスミッタ回路がシリアル化されたデータを差動信号(Diffrential Signals）により送信し、レシーバ回路が差動信号を差動増幅することでデータ転送を実現する。
【０００３】
しかしながら、このような高速シリアル転送インターフェースでは、トランスミッタ回路やレシーバ回路において定常的な電流が流れてしまうため、省電力化の実現には限界があった。一方、この定常的な電流の経路を遮断すると、一切のデータ転送を行うことができないという問題がある。従って、このような高速シリアル転送インターフェースのトランスミッタ回路やレシーバ回路において、如何にして効果的なパワーダウンモードを実現するかが技術的課題となる。
【特許文献１】特開２００２−３１４３９７号公報
【特許文献２】特開２００３−２１８８４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは省電力化等を実現できるデータ転送制御装置及び電子機器を提供することにある。
【課題を解決するための手段】
【０００５】
本発明は、ターゲット側データ転送制御装置との間でデータ転送を行うホスト側のデータ転送制御装置であって、ターゲット側データ転送制御装置のＯＵＴ転送用レシーバ回路にＯＵＴ転送用シリアル信号線を介して接続され、ＯＵＴ転送用シリアル信号線を駆動して、ＯＵＴデータを送信するＯＵＴ転送用トランスミッタ回路と、ターゲット側データ転送制御装置のクロック転送用レシーバ回路にクロック転送用シリアル信号線を介して接続され、クロック転送用シリアル信号線を駆動して、ＯＵＴデータのサンプリングに用いられると共にターゲット側データ転送制御装置のシステムクロック生成に用いられるクロックを送信するクロック転送用トランスミッタ回路と、パワーダウンモードを設定するためのパワーダウン設定回路とを含み、前記パワーダウン設定回路が、第１のパワーダウンモードでは、前記ＯＵＴ転送用トランスミッタ回路をパワーダウンモードに設定すると共に、前記クロック転送用トランスミッタ回路をパワーダウンモードに設定してターゲット側データ転送制御装置のシステムクロックを停止させ、第２のパワーダウンモードでは、前記クロック転送用トランスミッタ回路についてはパワーダウンモードに設定せずに、前記ＯＵＴ転送用トランスミッタ回路をパワーダウンモードに設定するデータ転送制御装置に関係する。
【０００６】
本発明によれば、第１のパワーダウンモードではクロック転送用トランスミッタ回路がパワーダウンモードに設定され、ターゲット側データ転送制御装置のシステムクロックが停止する。従って、複雑な制御を行わなくてもターゲット側データ転送制御装置をパワーダウンモードに設定できる。また第２のパワーダウンモードでは、クロック転送用トランスミッタ回路についてはパワーダウンモードに設定されず、ＯＵＴ転送用トランスミッタ回路がパワーダウンモードに設定される。このようにＯＵＴ転送用トランスミッタ回路がパワーダウンモードに設定されることで省電力化を図れる。またクロック転送用トランスミッタ回路をパワーダウンモードに設定しないことで、ターゲット側データ転送制御装置のシステムクロックは停止しないようになる。従って、ターゲット側からホスト側に対して適宜アクションを起こすことが可能になり、綿密でインテリジェントなパワーダウン制御が可能になる。
【０００７】
また本発明では、ターゲット側データ転送制御装置のＩＮ転送用トランスミッタ回路にＩＮ転送用シリアル信号線を介して接続され、ＩＮデータを受信するＩＮ転送用レシーバ回路と、ターゲット側データ転送制御装置のストローブ転送用トランスミッタ回路にストローブ転送用シリアル信号線を介して接続され、ＩＮデータをサンプリングするためのストローブを受信するストローブ転送用レシーバ回路とを含み、前記パワーダウン設定回路が、前記第１のパワーダウンモードでは、前記ＯＵＴ転送用トランスミッタ回路、前記クロック転送用トランスミッタ回路、前記ＩＮ転送用レシーバ回路、前記ストローブ転送用レシーバ回路をパワーダウンモードに設定し、前記第２のパワーダウンモードでは、前記クロック転送用トランスミッタ回路についてはパワーダウンモードに設定せずに、前記ＯＵＴ転送用トランスミッタ回路、前記ＩＮ転送用レシーバ回路、前記ストローブ転送用レシーバ回路をパワーダウンモードに設定するようにしてもよい。
【０００８】
このようにすれば全二重転送を実現しながら、綿密なパワーダウン制御が可能になる。
【０００９】
また本発明では、ターゲット側データ転送制御装置のＩＮ転送用トランスミッタ回路にＩＮ転送用シリアル信号線を介して接続され、ＩＮデータを受信するＩＮ転送用レシーバ回路と、ターゲット側データ転送制御装置のストローブ転送用トランスミッタ回路にストローブ転送用シリアル信号線を介して接続され、ＩＮデータをサンプリングするためのストローブを受信するストローブ転送用レシーバ回路とを含み、前記パワーダウン設定回路が、第３のパワーダウンモードでは、前記ＯＵＴ転送用トランスミッタ回路、前記クロック転送用トランスミッタ回路についてはパワーダウンモードに設定せずに、前記ＩＮ転送用レシーバ回路、前記ストローブ転送用レシーバ回路をパワーダウンモードに設定するようにしてもよい。
【００１０】
このようにすれば、全二重転送において動作する必要が無い回路をパワーダウンモードに設定することができ、省電力化を図れる。
【００１１】
また本発明では、前記ストローブ転送用レシーバ回路が、前記クロック転送用トランスミッタ回路により送信されたクロックに基づきターゲット側データ転送制御装置が生成したストローブを、ターゲット側データ転送制御装置の前記ストローブ転送用トランスミッタ回路から受信するようにしてもよい。
【００１２】
このようにすれば、クロックとストローブの源振周波数が同じになるため、サンプリングのための複雑な構成の位相調整回路等が不要になり、低消費電力化や回路の小規模化を図れる。
【００１３】
また本発明では、前記ＯＵＴ転送用トランスミッタ回路及び前記クロック転送用トランスミッタ回路の少なくとも一方のトランスミッタ回路が、通常転送モード時にシリアル信号線を電流駆動型ドライバにより電流駆動することにより、シリアル信号線を介してトランスミッタ回路に接続されるレシーバ回路に対して、レシーバ回路をパワーダウンモードに設定するためのパワーダウンコマンドを送信するようにしてもよい。
【００１４】
このようにすれば、シリアル信号線とは別に、パワーダウンコマンド転送用の信号線を設ける必要が無くなる。この結果、省電力を実現しながらも回路の小規模化を図れる。
【００１５】
また本発明では、前記ＯＵＴ転送用トランスミッタ回路が、通常転送モード時にＯＵＴ転送用シリアル信号線を電流駆動型ドライバにより電流駆動することにより、ターゲット側データ転送制御装置のＯＵＴ転送用レシーバ回路及びクロック転送用レシーバ回路をパワーダウンモードに設定するためのパワーダウンコマンドを送信するようにしてもよい。
【００１６】
また本発明では、前記トランスミッタ回路が、ビット幅を拡張する符号化方式により得られる特殊符号を、パワーダウンコマンドとして送信するようにしてもよい。
【００１７】
また本発明では、前記ＯＵＴ転送用トランスミッタ回路及び前記クロック転送用トランスミッタ回路の少なくとも一方のトランスミッタ回路が、シリアル信号線を電流駆動する電流駆動型ドライバと、通常転送モードにおいてはシリアル信号線との接続をオフにしパワーダウンモードにおいてはシリアル信号線との接続をオンにしてシリアル信号線を電圧駆動する電圧駆動型ドライバとを含み、前記電圧駆動型ドライバが、シリアル信号線を介して前記トランスミッタ回路に接続されるレシーバ回路をパワーダウンモードに設定するためのパワーダウン電圧又は前記レシーバ回路のパワーダウンモードを解除するためのウェイクアップ電圧をシリアル信号線に出力するようにしてもよい。
【００１８】
このようにすれば、シリアル信号線とは別にパワーダウン電圧やウェイクアップ電圧の伝送用の信号線を設ける必要が無くなり、回路の小規模化、実装の容易化等を図れる。
【００１９】
また本発明は、ターゲット側データ転送制御装置との間でデータ転送を行うホスト側のデータ転送制御装置であって、ターゲット側データ転送制御装置のＯＵＴ転送用レシーバ回路にＯＵＴ転送用シリアル信号線を介して接続され、ＯＵＴ転送用シリアル信号線を駆動して、ＯＵＴデータを送信するＯＵＴ転送用トランスミッタ回路と、ターゲット側データ転送制御装置のクロック転送用レシーバ回路にクロック転送用シリアル信号線を介して接続され、クロック転送用シリアル信号線を駆動して、ＯＵＴデータのサンプリングに用いられると共にターゲット側データ転送制御装置のシステムクロック生成に用いられるクロックを送信するクロック転送用トランスミッタ回路と、ターゲット側データ転送制御装置のＩＮ転送用トランスミッタ回路にＩＮ転送用シリアル信号線を介して接続され、ＩＮデータを受信するＩＮ転送用レシーバ回路と、ターゲット側データ転送制御装置のストローブ転送用トランスミッタ回路にストローブ転送用シリアル信号線を介して接続され、ＩＮデータをサンプリングするためのストローブを受信するストローブ転送用レシーバ回路とを含み、前記ストローブ転送用レシーバ回路が、前記クロック転送用トランスミッタ回路により送信されたクロックに基づきターゲット側データ転送制御装置が生成したストローブを、ターゲット側データ転送制御装置の前記ストローブ転送用トランスミッタ回路から受信するデータ転送制御装置に関係する。
【００２０】
本発明によれば全二重転送を実現できる。またクロックとストローブの源振周波数が同じになるため、サンプリングのための複雑な構成の位相調整回路等が不要になり、低消費電力化や回路の小規模化を図れる。
【００２１】
また本発明では、前記ＩＮ転送用レシーバ回路により受信されたＩＮデータを、前記ストローブ転送用レシーバ回路により受信されたストローブに基づきサンプリングし、サンプリングされたシリアルデータをパラレルデータに変換して出力するシリアル／パラレル変換回路を含み、前記シリアル／パラレル変換回路が、前記クロックに同期して動作する後段のロジック回路に対して、パラレルデータを非同期で転送するようにしてもよい。
【００２２】
このようにすれば、転送レートが低い経路で非同期転送を行うことができため、安定した非同期転送を実現できる。
【００２３】
また本発明は、ホスト側データ転送制御装置との間でデータ転送を行うターゲット側のデータ転送制御装置であって、ホスト側データ転送制御装置のＯＵＴ転送用トランスミッタ回路にＯＵＴ転送用シリアル信号線を介して接続され、ＯＵＴデータを受信するＯＵＴ転送用レシーバ回路と、ホスト側データ転送制御装置のクロック転送用トランスミッタ回路にクロック転送用シリアル信号線を介して接続され、ＯＵＴデータのサンプリングに用いられると共にターゲット側データ転送制御装置のシステムクロック生成に用いられるクロックを受信するクロック転送用レシーバ回路と、ホスト側データ転送制御装置のＩＮ転送用レシーバ回路にＩＮ転送用シリアル信号線を介して接続され、ＩＮ転送用シリアル信号線を駆動して、ＩＮデータを送信するＩＮ転送用トランスミッタ回路と、ホスト側データ転送制御装置のストローブ転送用レシーバ回路にストローブ転送用シリアル信号線を介して接続され、ストローブ転送用シリアル信号線を駆動して、ＩＮデータをサンプリングするためのストローブを送信するストローブ転送用トランスミッタ回路とを含み、前記ストローブ転送用トランスミッタ回路が、前記クロック転送用レシーバ回路により受信されたクロックに基づき生成されたストローブを、ホスト側データ転送制御装置の前記ストローブ転送用レシーバ回路に送信するデータ転送制御装置に関係する。
【００２４】
本発明にすれば全二重転送を実現できる。そしてターゲット側データ転送制御装置にクロック生成回路を設ける必要が無くなるため、低消費電力化や回路の小規模化を図れる。
【００２５】
また本発明では、前記クロック転送用レシーバ回路により受信されたクロックを受け、ストローブ制御を行って、前記ストローブ転送用トランスミッタ回路にストローブを出力するストローブ制御回路を含むようにしてもよい。
【００２６】
また本発明では、前記クロック転送用レシーバ回路により受信されたクロックを受け、ターゲット側データ転送制御装置のシステムクロックを生成する分周回路を含むようにしてもよい。
【００２７】
また本発明は、上記のいずれかのデータ転送制御装置と、通信デバイス、プロセッサ、撮像デバイス、及び表示デバイスの少なくとも１つとを含む電子機器に関係する。
【発明を実施するための最良の形態】
【００２８】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００２９】
１．データ転送制御装置の構成例
図１にホスト側、ターゲット側のデータ転送制御装置１０、３０の構成例を示す。本実施形態ではこれらのホスト側、ターゲット側のデータ転送制御装置１０、３０を用いることで、システムバス、インターフェースバス間のブリッジ機能を実現している。なおデータ転送制御装置１０、３０は図１の構成に限定されず、図１の回路ブロックの一部を省略したり、回路ブロック間の接続形態を変更したり、図１とは異なる回路ブロックを追加してもよい。例えばリンクコントローラ２００、３００、インターフェース回路２１０、３１０の少なくとも１つを省略する構成としてもよい。
【００３０】
ホスト（ＴＸ）側データ転送制御装置１０とターゲット（ＲＸ）側データ転送制御装置３０は、例えば差動信号(differntial signals）のシリアルバスを介してパケット転送を行う。より具体的には、シリアルバスの差動信号線（広義にはシリアル信号線。他の説明でも同様）を電流駆動（或いは電圧駆動）することによりパケットの送受信を行う。
【００３１】
ホスト側データ転送制御装置１０は、ＣＰＵや表示コントローラ等のシステムデバイスとの間のインターフェース処理を行うインターフェース回路２１０を含む。インターフェース回路２１０は、システムデバイスとの間のＲＧＢインターフェース、ＭＰＵインターフェース、或いはシリアルインターフェースなどを実現する。
【００３２】
ホスト側データ転送制御装置１０は、リンク層の処理（パケット生成、パケット解析、トランザクション制御等）を行うリンクコントローラ２００を含む。リンクコントローラ２００は、シリアルバスを介してターゲット側データ転送制御装置３０に転送されるパケット（リクエストパケット、ストリームパケット等）を生成し、生成したパケットを送信する処理を行う。具体的には、送信トランザクションを起動して、生成したパケットの送信をトランシーバ２０に指示する。
【００３３】
ホスト側データ転送制御装置１０は、物理層の処理等を行うトランシーバ２０（シリアルインターフェース回路）を含む。このトランシーバ２０は、リンクコントローラ２００により指示されたパケットを、シリアルバスを介してターゲット側データ転送制御装置３０に送信する。なおトランシーバ２０はターゲット側データ転送制御装置３０からのパケットの受信も行う。この場合にはリンクコントローラ２００が、受信したパケットを解析して、リンク層（トランザクション層）の処理を行う。
【００３４】
ホスト側データ転送制御装置１０は内部レジスタ２５０を含む。この内部レジスタ２５０は例えばポートアクセスレジスタ、コンフィギュレーションレジスタ、ＬＶＤＳレジスタ、割り込み制御レジスタ、ターゲット（ＲＸ）用レジスタ、パワーダウンモード設定レジスタなどを含む。システムデバイスは、システムバスを介して内部レジスタ２５０にアドレス（コマンド）やデータ（パラメータ）を書き込んだり、内部レジスタ２５０からリードデータやステータス情報等を読み込む。また内部レジスタ２５０のうちのターゲット用レジスタの情報はパケット化されて、ターゲット側データ転送制御装置３０の内部レジスタ３５０にシリアルバスを介して転送される。即ちターゲット側の内部レジスタ３５０はホスト側の内部レジスタ２５０のサブセット（シャドウレジスタ）になっている。
【００３５】
ホスト側データ転送制御装置１０（リンクコントローラ１００）はパワーダウンの設定を行うパワーダウン設定回路２６０を含む。パワーダウン設定回路２６０は、トランシーバ２０が含むＰＬＬ回路１２やトランスミッタ回路２２、２４やレシーバ回路２６、２８のパワーダウンの設定処理を行う。具体的にはパワーダウン設定回路２６０は、内部レジスタ２５０のパワーダウン設定レジスタに設定されたパワーダウン情報に基づいてパワーダウン制御を行う。このパワーダウン情報は、ＣＰＵ等のシステムデバイスがインターフェース回路２１０を介して内部レジスタ２５０に設定する。なおホスト側データ転送制御装置１０にパワーダウン設定用の端子を設け、この端子を用いてパワーダウン情報を設定してもよい。またトランスミッタ回路のパワーダウンは、例えば後述するように、パワーダウン信号ＰＤＩＮをアクティブにしたり、入力信号ＤＩＮ＋／−を共に非アクティブにすることなどで実現できる。またレシーバ回路のパワーダウンは、例えば後述するように、レシーバ回路が含む電流源の電流経路をオフにすることなどで実現できる。
【００３６】
ターゲット側データ転送制御装置３０は、物理層の処理等を行うトランシーバ４０（シリアルインターフェース回路）を含む。このトランシーバ４０は、シリアルバスを介してホスト側データ転送制御装置１０からのパケットを受信する。なおトランシーバ４０はホスト側データ転送制御装置１０へのパケットの送信も行う。この場合にはリンクコントローラ３００が、送信するパケットを生成し、生成したパケットの送信を指示する。
【００３７】
ターゲット側データ転送制御装置３０はリンクコントローラ３００を含む。このリンクコントローラ３００は、ホスト側データ転送制御装置１０からのパケットの受信処理を行い、受信したパケットを解析するリンク層（トランザクション層）の処理を行う。
【００３８】
ターゲット側データ転送制御装置３０は、インターフェースバスに接続される１又は複数のデバイス（液晶表示装置、カメラ等）との間のインターフェース処理を行うインターフェース回路３１０を含む。このインターフェース回路３１０は、図示しないＲＧＢインターフェース回路、ＭＰＵインターフェース回路、シリアルインターフェース回路などを含むことができる。
【００３９】
ターゲット側データ転送制御装置３０は内部レジスタ３５０を含む。この内部レジスタ３５０は、ターゲット側に必要な情報を記憶する。具体的には、インターフェース回路３１０から出力されるインターフェース信号の信号形式（出力フォーマット）を規定するためのインターフェース情報などを記憶する。
【００４０】
２．シリアル転送手法
次に本実施形態のシリアル転送手法とトランシーバ２０、４０の構成例を説明する。なお本実施形態において、ホスト側データ転送制御装置１０はクロックを供給する側であり、ターゲット側データ転送制御装置３０は、供給されたクロックをシステムクロックとして使用して動作する側である。
【００４１】
図１においてＤＴＯ＋、ＤＴＯ−はホスト側（データ転送制御装置１０）がターゲット側（データ転送制御装置３０）に出力するデータ（ＯＵＴデータ）である。ＣＬＫ＋、ＣＬＫ−は、ホスト側がターゲット側に供給するクロックである。ホスト側はＣＬＫ＋／−のエッジ（例えば立ち上がりエッジ。立ち下がりエッジでもよい）に同期してＤＴＯ＋／−を出力する。従ってターゲット側は、ＣＬＫ＋／−を用いてＤＴＯ＋／−をサンプリングして取り込むことができる。更に図１では、ターゲット側はホスト側から供給されたクロックＣＬＫ＋／−に基づいて動作する。即ちＣＬＫ＋／−はターゲット側のシステムクロックになる。このためＰＬＬ（Phase Locked Loop）回路１２（広義にはクロック生成回路）はホスト側に設けられ、ターゲット側には設けられていない。
【００４２】
ＤＴＩ＋、ＤＴＩ−はターゲット側がホスト側に出力するデータ（ＩＮデータ）である。ＳＴＢ＋、ＳＴＢ−は、ターゲット側がホスト側に供給するストローブ（広義にはクロック）である。ターゲット側はホスト側から供給されたＣＬＫ＋／−に基づいてＳＴＢ＋／−を生成して出力する。そしてターゲット側はＳＴＢ＋／−のエッジ（例えば立ち上がりエッジ。立ち下がりエッジでもよい）に同期してＤＴＩ＋／−を出力する。従ってホスト側はＳＴＢ＋／−を用いてＤＴＩ＋／−をサンプリングして取り込むことができる。
【００４３】
ＤＴＯ＋／−、ＣＬＫ＋／−、ＤＴＩ＋／−、ＳＴＢ＋／−の各々は、トランスミッタ回路（ドライバ回路）がこれらの各々に対応する差動信号線（シリアル信号線）を電流駆動（電圧駆動でもよい）することにより送信される。なお、より高速転送を実現するためには、ＤＴＯ＋／−、ＤＴＩ＋／−の各差動信号線を２ペア以上設ければよい。
【００４４】
ホスト側のトランシーバ２０は、ＯＵＴ転送用（広義にはデータ転送用）、クロック転送用のトランスミッタ回路２２、２４や、ＩＮ転送用（広義にはデータ転送用）、ストローブ転送用（広義にはクロック転送用）のレシーバ回路２６、２８を含む。ターゲット側のトランシーバ４０は、ＯＵＴ転送用、クロック転送用のレシーバ回路４２、４４や、ＩＮ転送用、ストローブ転送用のトランスミッタ回路４６、４８を含む。なおこれらの回路ブロックの一部を含まない構成としてもよい。例えば全二重転送が不要な場合には、ホスト側のレシーバ回路２６、２８やターゲット側のトランスミッタ回路４６、４８を省略する構成にしてもよい。
【００４５】
ＯＵＴ転送用、クロック転送用のトランスミッタ回路２２、２４は、各々、ＤＴＯ＋／−、ＣＬＫ＋／−の差動信号線を電流駆動（広義にはシリアル信号線を駆動）することでＤＴＯ＋／−、ＣＬＫ＋／−を送信する。ＯＵＴ転送用、クロック転送用のレシーバ回路４２、４４は、各々、ＤＴＯ＋／−、ＣＬＫ＋／−の差動信号線に流れる電流に基づいて電流・電圧変換を行い、電流・電圧変換により得られた差動電圧信号（第１、第２の電圧信号）の比較処理（差動増幅処理）を行うことで、ＤＴＯ＋／−、ＣＬＫ＋／−を受信する。
【００４６】
ＩＮ転送用、クロック転送用のトランスミッタ回路４６、４８は、各々、ＤＴＩ＋／−、ＳＴＢ＋／−の差動信号線を電流駆動（広義にはシリアル信号線を駆動）することでＤＴＩ＋／−、ＳＴＢ＋／−を送信する。ＩＮ転送用、ストローブ転送用のレシーバ回路２６、２８は、各々、ＤＴＩ＋／−、ＳＴＢ＋／−の差動信号線に流れる電流に基づいて電流・電圧変換を行い、電流・電圧変換により得られた差動電圧信号（第１、第２の電圧信号）の比較処理（差動増幅処理）を行うことで、ＤＴＩ＋／−、ＳＴＢ＋／−を受信する。なお以下では差動信号を用いた差動伝送方式を例にとり説明するが、本実施形態はシングルエンド伝送にも適用できる。
【００４７】
３．通常動作
まずデータ転送制御装置の通常動作について図２（Ａ）を用いて説明する。なお図２（Ａ）に示すように以下では、適宜、ホスト側のトランスミッタ回路２２、２４、レシーバ回路２６、２８を、各々、ＯＵＴＴＸ、ＣＬＫＴＸ、ＩＮＲＸ、ＳＴＢＲＸと表す。またターゲット側のレシーバ回路４２、４４、トランスミッタ回路４６、４８を、各々、ＯＵＴＲＸ、ＣＬＫＲＸ、ＩＮＴＸ、ＳＴＢＴＸと表す。
【００４８】
通常動作時には、ＯＵＴＴＸ、ＣＬＫＴＸ、ＩＮＲＸ、ＳＴＢＲＸ、ＯＵＴＲＸ、ＣＬＫＲＸ、ＩＮＴＸ、ＳＴＢＴＸは全て通常動作モードに設定される。そしてホスト側のロジック回路２２０（リンクコントローラ２００、インターフェース回路２１０、及びトランシーバ２０の一部の回路）は、パラレルデータをパラレル／シリアル変換回路２３０に出力する。パラレル／シリアル変換回路２３０は、このパラレルデータをシリアルデータに変換してＯＵＴＴＸに出力する。ＰＬＬ回路１２は、クロックＣＬＫを生成してＣＬＫＴＸや分周回路２３４に出力する。分周回路２３４は、ＰＬＬ回路１２からのＣＬＫを分周して、ホスト側のシステムクロックＨＳＹＳＣＬＫを生成してロジック回路２２０に出力する。ホスト側のロジック回路２２０はこのＨＳＹＳＣＬＫに基づき動作する。
【００４９】
ホスト側のＯＵＴＴＸ、ＣＬＫＴＸは、シリアル信号線ＤＴＯ＋／−、ＣＬＫ＋／−を駆動してＯＵＴデータ、クロックをターゲット側のＯＵＴＲＸ、ＣＬＫＲＸに送信する。そしてターゲット側のＯＵＴＲＸ、ＣＬＫＲＸが、このＯＵＴデータ、クロックを受信する。ターゲット側のシリアル／パラレル変換回路３３０は、ＯＵＴＲＸが受信したシリアルのＯＵＴデータを、ＣＬＫＲＸが受信したクロックＣＬＫに基づいてサンプリングする。そしてサンプリングされたシリアルデータをパラレルデータに変換して、ロジック回路３２０（リンクコントローラ３００、インターフェース回路３１０、及びトランシーバ４０の一部の回路）に出力する。分周回路３３４は、ＣＬＫＲＸが受信したＣＬＫを分周して、ターゲット側のシステムクロックＴＳＹＳＣＬＫを生成してロジック回路３２０に出力する。ターゲット側のロジック回路３２０はこのＴＳＹＳＣＬＫに基づき動作する。
【００５０】
ターゲット側のロジック回路３２０は、パラレルデータをパラレル／シリアル変換回路３４０に出力する。パラレル／シリアル変換回路３４０は、このパラレルデータをシリアルデータに変換してＩＮＴＸに出力する。ストローブ制御回路（分周回路）３４２は、ＣＬＫＲＸにより受信されたクロックＣＬＫを受け、ストローブ制御を行って、ＳＴＢＴＸにストローブＳＴＢを出力する。具体的にはＣＬＫを任意の分周比で分周してＳＴＢを生成する。なおストローブ制御としては、分周制御の他にクロックのフェイズ制御や遅延制御などが考えられる。
【００５１】
ターゲット側のＩＮＴＸ、ＳＴＢＴＸは、シリアル信号線ＤＴＩ＋／−、ＳＴＢ＋／−を駆動してＩＮデータ、ストローブをホスト側のＩＮＲＸ、ＳＴＢＲＸに送信する。そしてホスト側のＩＮＲＸ、ＳＴＢＲＸが、このＩＮデータ、ストローブを受信する。ホスト側のシリアル／パラレル変換回路２４０は、ＩＮＲＸが受信したシリアルのＩＮデータを、ＳＴＢＲＸが受信したストローブＳＴＢに基づきサンプリングする。そしてサンプリングされたシリアルデータをパラレルデータに変換してロジック回路２２０に出力する。
【００５２】
例えばＤＶＩ（Digital Visual Interface）などの従来のデータ転送制御手法（特開２００３−２１８８４３号公報）では、送信側と受信側のデータ転送制御装置の両方にＰＬＬ回路を持たせていた。そしてデータ転送制御装置の消費電力のうちＰＬＬ回路の消費電力が占める割合は大きいため、従来の手法ではデータ転送制御装置の低消費電力化を実現することが難しかった。
【００５３】
また送信側のＰＬＬ回路により生成されるクロックの位相と受信側のＰＬＬ回路により生成されるクロックの位相は異なっている。また源振周波数（水晶発振器の周波数）が異なるため、これらのクロックの周波数を厳密に一致させることは難しい。従って従来の手法では、サンプリングエラーやＦＩＦＯのオーバーフロー・アンダーフローなどを防止するための複雑な回路が必要になる。このためデータ転送制御装置が大規模化したり、消費電力が増加するなどの問題があった。
【００５４】
これに対して本実施形態では図２（Ａ）に示すように、ホスト側がターゲット側にクロックＣＬＫを転送し、ターゲット側は、受信したＣＬＫに基づいて自身のシステムクロックＴＳＹＳＣＬＫを生成する。更にターゲット側は、受信したクロックに基づいてＳＴＢを生成して、ＩＮデータをサンプリングするためのストローブＳＴＢとしてホスト側に送信する。このようにすれば、ホスト側にだけＰＬＬ回路１２（クロック生成回路）を設ければよく、ターゲット側にＰＬＬ回路を設ける必要がなくなる。従ってターゲット側データ転送制御装置３０の消費電力を従来手法に比べて大幅に低減できる。
【００５５】
またターゲット側のシステムクロックＳＹＳＣＬＫは、ホスト側から送信されたクロックＣＬＫに基づいて生成されるため、ホスト側からのＣＬＫの供給を停止するだけで、ターゲット側をパワーダウンモードに設定できる。従って後述するようにパワーダウン制御を簡素化できる。
【００５６】
更にターゲット側は、ホスト側から受信したＣＬＫに基づいてＯＵＴデータをサンプリングできるため、サンプリングエラーやＦＩＦＯのオーバーフロー・アンダーフローなどを防止するための複雑な回路を設けなくて済む。従って、データ転送制御装置の小規模化や低消費電力化を図れる。
【００５７】
また本実施形態では、図２（Ａ）に示すようなＩＮＲＸ、ＳＴＢＲＸ、ＩＮＴＸ、ＳＴＢＴＸを設けることで、データを送信しながら同時にデータを受信するという全二重転送を実現できる。そしてこの場合に本実施形態では、ホスト側が送信したクロックＣＬＫに基づいてターゲット側がストローブＳＴＢを生成し、ホスト側は、このようにして生成されたストローブＳＴＢを用いて、ＩＮデータをサンプリングできる。従ってクロックＣＬＫの位相とストローブＳＴＢの位相とが、時間経過に伴い徐々にずれて行くというような問題が生じない。この結果、サンプリングエラーやＦＩＦＯのオーバーフロー・アンダーフローの発生を効果的に防止できる。
【００５８】
即ち送信側と受信側の両方にＰＬＬ回路を設ける従来の手法では、送信側のＰＬＬ回路の源振周波数（水晶発振器の周波数）と受信側のＰＬＬ回路の源振周波数が正確には同一にならない。従って、時間経過に伴い送信側のクロックと受信側のクロックの位相が徐々にずれて行くため、複雑な構成の位相調整回路が必要になってしまう。
【００５９】
これに対して本実施形態では、ストローブＳＴＢはクロックＣＬＫに基づき生成されるため、ＳＴＢとＣＬＫの源振周波数は同じになる。従って、ストローブＳＴＢの位相とクロックＣＬＫの位相が時間経過に伴いずれて行くという現象が生じない。このため、ストローブＳＴＢによりＩＮデータを確実にサンプリングできるように回路（遅延値）を一度作り込んでしまえば、複雑な構成の位相調整回路を設けることなく、ＩＮデータをストローブＳＴＢにより確実にサンプリングできるようになる。またＩＮデータを格納するＦＩＦＯのオーバーフロー・アンダーフローの発生も効果的に防止できる。
【００６０】
４．パワーダウンモード
次に本実施形態のパワーダウンモードについて説明する。本実施形態では図４に示すようにパワーダウンモードＭ１、Ｍ２、Ｍ３、Ｍ４が用意されている。このパワーダウンモードＭ１〜Ｍ４は、システムデバイスがホスト側の内部レジスタ２５０にパワーダウン情報を書き込むことで設定される。
【００６１】
図２（Ｂ）に示すように第１のパワーダウンモードＭ１では、パワーダウン設定回路２６０が、ＯＵＴＴＸをパワーダウンモードに設定すると共にＣＬＫＴＸについてもパワーダウンモードに設定する。このようにＣＬＫＴＸをパワーダウンモードに設定することで、ターゲット側データ転送制御装置３０のシステムクロックＴＳＹＳＣＬＫは停止し、ターゲット側は自動的にパワーダウンモードに移行する。
【００６２】
一方、図３（Ａ）に示すように第２のパワーダウンモードＭ２では、パワーダウン設定回路２６０が、ＣＬＫＴＸについてはパワーダウンモードに設定せずに、ＯＵＴＴＸをパワーダウンモードに設定する。
【００６３】
なお全二重のデータ転送を実現できる構成の場合には、パワーダウンモードＭ１では、パワーダウン設定回路２６０が、ＯＵＴＴＸ、ＣＬＫＴＸ、ＩＮＲＸ、ＳＴＢＲＸの全てをパワーダウンモードに設定する。またパワーダウンモードＭ２では、パワーダウン設定回路２６０が、ＣＬＫＴＸについてはパワーダウンモードに設定せずに、ＯＵＴＴＸ、ＩＮＲＸ、ＳＴＢＲＸをパワーダウンモードに設定する。
【００６４】
更に本実施形態では、図３（Ｂ）に示すように、第３のパワーダウンモードＭ３では、パワーダウン設定回路２６０が、送信側のＯＵＴＴＸ、ＣＬＫＴＸについてはパワーダウンモードに設定せずに、受信側のＩＮＲＸ、ＳＴＢＲＸをパワーダウンモードに設定する。また第４のパワーダウンモードＭ４では図４に示すように、ＯＵＴＴＸ、ＩＮＲＸ、ＳＴＢＲＸが自動的にパワーダウンモードに移行する。例えばＯＵＴ転送が一定期間途切れてアイドル状態等になると、ＯＵＴＴＸが自動的にパワーダウンモードに設定される。またＩＮ転送が一定期間途切れてアイドル状態等になると、ＩＮＲＸやＳＴＢＲＸが自動的にパワーダウンモードに設定される。
【００６５】
なお本実施形態では図２（Ｂ）に示すようにパワーダウンモードＭ１においては、ターゲット側のＯＵＴＲＸ、ＣＬＫＲＸ、ＩＮＴＸ、ＳＴＢＴＸもパワーダウンモードに設定される。また図３（Ａ）に示すようにパワーダウンモードＭ２においては、ターゲット側のＯＵＴＲＸ、ＩＮＴＸ、ＳＴＢＴＸもパワーダウンモードに設定される。また図３（Ｂ）に示すようにパワーダウンモードＭ３においては、ターゲット側のＩＮＴＸ、ＳＴＢＴＸもパワーダウンモードに設定される。これは、後述するように、ホスト側のトランスミッタ回路が、シリアル信号線を電流駆動型ドライバにより電流駆動することにより、トランスミッタ回路に接続されるレシーバ回路に対して、レシーバ回路をパワーダウンモードに設定するためのパワーダウンコマンドを送信することで実現できる。この場合、後述するように、パワーダウンコマンドは、クロック転送用のシリアル信号線ではなく、データ転送用のシリアル信号線を電流駆動することで送信することが望ましい。
【００６６】
例えば送信側と受信側の両方にＰＬＬ回路を持たせる従来の手法では、受信側をパワーダウンモードに設定するためには、受信側のＰＬＬ回路を停止するなどの一定の手順が必要になり、パワーダウン制御が繁雑化する。
【００６７】
これに対して本実施形態によれば、パワーダウンモードＭ１によりＣＬＫＴＸをパワーダウンモードに設定することで、ターゲット側のシステムクロックＴＳＹＳＣＬＫが自動的に停止する。これにより、ターゲット側を自動的にパワーダウンモードに設定でき、パワーダウン制御を簡素化できる。
【００６８】
また本実施形態によれば、このパワーダウンモードＭ１のみならず、パワーダウンモードＭ２も用意されている。そしてこのパワーダウンモードＭ２では、ＯＵＴＴＸ等はパワーダウンモードに設定されるが、ＣＬＫＴＸはパワーダウンモードに設定されず、ターゲット側のシステムクロックＴＳＹＳＣＬＫは停止しない。従ってパワーダウンモードＭ２に設定されていても、システムクロックＴＳＹＳＣＬＫに基づき動作するターゲット側のロジック回路３２０が、ホスト側に対して何らかのアクションを起こすことが可能になる。特に、全二重のデータ転送を実現する構成の場合には、ターゲット側がホスト側に対してアクションを起こすことで、ＩＮＴＸ、ＳＴＢＴＸのパワーダウンモードを解除して、ＩＮデータ転送を再開することも可能になる。
【００６９】
またパワーダウモードＭ２では、ＣＬＫＴＸはパワーダウンモードに設定されないが、ＯＵＴＴＸ、ＩＮＲＸ、ＳＴＢＲＸはパワーダウンモードに設定される。従って、データ転送制御装置において消費電力の占める割合が大きいＯＵＴＴＸ、ＩＮＲＸ、ＳＴＢＲＸをパワーダウンモードに設定できるため、低消費電力化を図れる。
【００７０】
また本実施形態では、パワーダウンモードＭ３に設定することで、ＩＮＲＸ、ＳＴＢＲＸだけをパワーダウンモードに設定できる。従って、ホスト側からターゲット側へのデータ転送だけを行い、ターゲット側からホスト側へのデータ転送を行わない場合（全二重転送を行わない場合）に、動作が不要なＩＮＲＸ、ＳＴＢＲＸをパワーダウンモードに設定でき、省電力化を図れる。従って、より綿密でインテリジェントなパワーダウン制御を実現できる。
【００７１】
５．ストローブ制御回路
図５にストローブ制御回路３４２の構成例を示す。ストローブ制御回路３４２は分周回路３４３、セレクタ３４４、３４５を含む。
【００７２】
分周回路３４３は、シリアル接続された複数段のＤフリップフロップ回路で構成できる。そしてこれらの４段のＤフリップフロップ回路からの複数本の出力信号がセレクタ３４４に入力される。
【００７３】
信号ＴｘＳｐｅｅｄはクロックＣＬＫに対するストローブＳＴＢの分周比を決定するための信号である。セレクタ３４４は、この信号ＴｘＳｐｅｅｄに基づいて、分周回路３４３の複数段のＤフリップフロップ回路の複数本の出力信号のいずれかを選択して、分周回路３４４の例えば初段のＤフリップフロップ回路のデータ端子に出力する。これにより分周回路３４３は、クロックＣＬＫを分周したＤＳＴＢを生成できる。
【００７４】
セレクタ３４５は、その第１の入力に分周回路３４３からの信号ＤＳＴＢが入力され、その第２の入力にクロックＣＬＫが入力される。そして信号ＴｘＳｐｅｅｄに基づいてＤＳＴＢ、ＣＬＫのいずれかを選択して、ストローブＳＴＢとして出力する。例えば信号ＴｘＳｐｅｅｄが「１」の分周比を指示していた場合にはＣＬＫを選択し、その他の分周比を指示していた場合にはＤＳＴＢを選択する。
【００７５】
なお、ＥｎｂｌｅはストローブＳＴＢの出力のイネーブル／ディスエーブルを制御する信号である。ＩＮＩＴは分周回路３４３を初期化するための制御信号である。ＸＲＳＴはリセット信号である。
【００７６】
図５のようなストローブ制御回路３４２を設けることで、ＩＮ転送側のデータ転送レートを任意に変化させることができ、転送されるデータに応じた柔軟なデータ転送制御を実現できる。なおストローブ制御回路３４２は図５の構成に限定されない。例えば分周制御のみならず、位相制御（ディレイ制御）などのストローブ制御を行う構成を採用してもよい。
【００７７】
６．非同期転送
図６において本実施形態では、ターゲット側からはストローブＳＴＢに同期してＩＮデータが転送されてくる。一方、このＩＮデータを受け取るホスト側のロジック回路２２０は、ＰＬＬ回路１２により生成されたクロックＣＬＫに同期して動作している。具体的には、分周回路２３４がＣＬＫを分周することで生成されたシステムクロックＨＳＹＳＣＬＫに基づいてロジック回路２２０は動作する。従って、ターゲット側においては、非同期転送でデータを受け渡す部分が必要になる。
【００７８】
そこで本実施形態では図６に示すように、シリアル／パラレル変換回路２４０が、後段のロジック回路２２０に対して、パラレルデータを非同期で転送するようにしている。
【００７９】
即ち、本実施形態におけるシリアル信号線での転送レートは高速である（例えば２００ＭＢＰＳ）。従ってこのような転送レートが高速な経路で非同期転送を行うと、クリティカルパスが生じ、安定した非同期転送を実現できない。これに対してシリアル／パラレル変換回路２４０での変換後のパラレルデータの転送レートは、シリアルデータの転送レートに比べて十分に遅い。例えば１６ビットのパラレルデータに変換する場合には、転送レートは１／１６になる。
【００８０】
図６では、このように転送レートが遅い経路である、シリアル／パラレル変換回路２４０とロジック回路２２０の間の経路で非同期転送を行っている。従って、クリティカルパスなどが生じにくく、安定した非同期転送を実現できる。なおシリアル／パラレル変換回路２４０の後段の回路としては、例えば８Ｂ／１０Ｂ等の符号をデコードする回路などがある。
【００８１】
７．トランスミッタ回路、レシーバ回路の構成
図７に本実施形態のトランスミッタ回路（ドライバ回路）、レシーバ回路の構成例を示す。なお以下では、ＤＴＯ＋／−用のトランスミッタ回路、レシーバ回路の構成、動作について主に説明するが、ＣＬＫ＋／−、ＤＴＩ＋／−、ＳＴＢ＋／−用のトランスミッタ回路、レシーバ回路の構成、動作もこれらと同様である。
【００８２】
トランスミッタ回路５０は、電流駆動型ドライバ６０、電圧駆動型ドライバ７０を含む。レシーバ回路８０は、電流・電圧変換回路９０、コンパレータ１００、パワーダウン検出回路１１０、パワーダウン設定回路１２０、ウェイクアップ検出回路１３０（ウェイクアップ検出バッファ）を含む。なおこれらの回路ブロックの一部を省略する構成としてもよい。
【００８３】
電流駆動型ドライバ６０は、ＤＴＯ＋／−の差動信号線（広義にはシリアル信号線）を電流駆動するドライバである。具体的には電流駆動型ドライバ６０は、ＤＴＯ＋の信号線（広義には差動信号線の第１の信号線）に電流を流す電流駆動と、ＤＴＯ−の信号線（広義には差動信号線の第２の信号線）に電流を流す電流駆動とを交互に繰り返す。或いは、ＤＴＯ＋の信号線を往路としＤＴＯ−の信号線を復路とする第１の電流経路（ＤＴＯ＋からＤＴＯ−に至る電流経路）での電流駆動と、ＤＴＯ−の信号線を往路としＤＴＯ＋の信号線を復路とする第２の電流経路（ＤＴＯ−からＤＴＯ＋に至る電流経路）での電流駆動を、交互に繰り返すようにしてもよい。電流駆動型ドライバ６０は、電流源（定電流源）や、電流源の電流を信号線ＤＴＯ＋／−に流すための電流制御を行うスイッチング素子（トランジスタ）などにより構成できる。
【００８４】
電圧駆動型ドライバ７０は、通常転送モードにおいては、ＤＴＯ＋／−の差動信号線（シリアル信号線）との接続をオフにし、パワーダウンモードにおいては、差動信号線との接続をオンにして、差動信号線を電圧駆動する。この電圧駆動型ドライバ７０は、パワーダウンモード時に、パワーダウン電圧（レシーバ回路８０をパワーダウンモードに設定するための電圧）や、或いはウェイクアップ電圧（レシーバ回路８０のパワーダウンモードを解除するための電圧）を差動信号線に出力する。電圧駆動型ドライバ７０は、ＣＭＯＳ電圧レベル（ＣＭＯＳのトランジスタをオン・オフできる電圧レベル）のパワーダウン電圧又はウェイクアップ電圧を出力する回路や、この回路の出力と差動信号線との接続をオンにしたり、オフにするスイッチング素子（トランジスタ）などにより構成できる。
【００８５】
なお通常転送モードとは、ホスト側、ターゲット側間においてデータやクロック（ストローブ）を通常に転送するモードである。パワーダウンモードとは、デバイスが含むトランスミッタ回路、レシーバ回路、或いはその他の回路に流れる電流を制限したりオフにして、省電力化を図るモードである。また電圧駆動は、例えばＣＭＯＳ電圧レベルで差動信号線の電圧を変化させる駆動である。これに対して電流駆動では、ＣＭＯＳ電圧レベルよりも小さな微少電圧で差動信号線の電圧が変化する。
【００８６】
電流・電圧変換回路９０は、差動信号線に流れる電流に基づいて電流・電圧変換を行い、差動電圧信号を構成する第１、第２の電圧信号ＶＳ１、ＶＳ２を出力する。具体的には、トランスミッタ回路５０がＤＴＯ＋の信号線を電流駆動した場合に、電流・電圧変換回路９０が、ＤＴＯ＋の信号線に流れる電流に基づいて電流・電圧変換を行い、第１の電圧信号ＶＳ１を生成する。またトランスミッタ回路５０がＤＴＯ−の信号線を電流駆動した場合に、電流・電圧変換回路９０が、ＤＴＯ−の信号線に流れる電流に基づいて電流・電圧変換を行い、第２の電圧信号ＶＳ２を生成する。或いは、トランスミッタ回路５０が、ＤＴＯ＋からＤＴＯ−に至る第１の電流経路での電流駆動と、ＤＴＯ−からＤＴＯ＋に至る第２の電流経路での電流駆動とを交互に繰り返した場合に、電流・電圧変換回路９０が、ＤＴＯ＋の入力ノードとＤＴＯ−の入力ノードの間に設けられた抵抗素子（終端抵抗）の両端に、第１、第２の電圧信号ＶＳ１、ＶＳ２を生成するようにしてもよい。
【００８７】
コンパレータ（演算増幅器）１００は、第１、第２の電圧信号ＶＳ１、ＶＳ２を比較して（ＶＳ１、ＶＳ２間の電圧を増幅して）、出力信号ＣＱ（増幅信号）を出力する。コンパレータ１００は、ＶＳ１の電圧の方がＶＳ２よりも高い場合には、ＣＭＯＳ電圧レベルにおいて例えばＨレベル（論理「１」）の出力信号ＣＱを出力する。ＶＳ２の電圧の方がＶＳ１よりも高い場合には、ＣＭＯＳ電圧レベルにおいて例えばＬレベル（論理「０」）の出力信号ＣＱを出力する。
【００８８】
パワーダウン検出回路１１０はパワーダウンコマンドを検出する回路である。具体的には、トランスミッタ回路５０が通常転送モード時に差動信号線を電流駆動することによりパワーダウンコマンドを送信した場合（転送データにパワーダウンコマンドを含ませて送信した場合）に、コンパレータ１００での検出結果に基づいて、送信されたパワーダウンコマンドを検出する。この場合にパワーダウン検出回路１１０は、コンパレータ１００からの出力信号ＣＱをシリアルデータからパラレルデータに変換し、変換されたパラレルデータ（広義には検出結果）に基づいてパワーダウンコマンドを検出してもよい。或いはシリアルデータの出力信号ＣＱ（広義には検出結果）から直接にパワーダウンコマンドを検出してもよい。
【００８９】
パワーダウン設定回路１２０はレシーバ回路８０をパワーダウンモードに設定する回路である。具体的には、パワーダウンコマンドが検出された場合に、電流・電圧変換回路９０やコンパレータ１００をパワーダウンモードに設定する。この場合に、電流・電圧変換回路９０とコンパレータ１００のいずれか一方のみをパワーダウンモードに設定してもよいし、両方をパワーダウンモードに設定してもよい。或いはレシーバ回路８０に含まれる他の回路をパワーダウンモードに設定したり、レシーバ回路８０を有するターゲット側データ転送制御装置やホスト側データ転送制御装置に含まれる他の回路をパワーダウンモードに設定してもよい。
【００９０】
ウェイクアップ検出回路１３０は、ウェイアップ状態を検出するための回路である。具体的には、例えば電圧駆動型ドライバ７０により差動信号線（ＤＴＯ＋、ＤＴＯ−の少なくとも一方）に出力されたウェイクアップ電圧を検出する。そしてウェイクアップ電圧が検出されると、パワーダウン設定回路１２０によるパワーダウンモードの設定が解除され、レシーバ回路８０が例えば通常転送モードに移行する。或いは、ウェイクアップ検出回路１３０は、パワーダウン電圧が差動信号線に出力されることでレシーバ回路８０がパワーダウンモードに設定された後、パワーダウンモードの解除が検出された場合に、ウェイクアップ信号を出力する回路であってもよい。
【００９１】
本実施形態では、トランスミッタ回路５０が、差動信号線を電流駆動することでパワーダウンコマンドをレシーバ回路８０に送信する。そしてパワーダウン検出回路１１０が、送信されたパワーダウンコマンドを検出すると、パワーダウン設定回路１２０が電流・電圧変換回路９０やコンパレータ１００をパワーダウンモードに設定する。従って本実施形態によれば、電流・電圧変換回路９０やコンパレータ１００において定常的に流れる電流をパワーダウンモード時に制限又はオフにすることが可能となり、省電力化を図れる。
【００９２】
また本実施形態によればトランスミッタ回路５０がレシーバ回路８０を個別的にパワーダウンモードに設定できる。即ち図１において、ＯＵＴ転送用、クロック転送用のトランスミッタ回路２２、２４が、各々、個別的にＯＵＴ転送用、クロック転送用のレシーバ回路４２、４４をパワーダウンモードに設定することもできる。或いはＩＮ転送用、ストローブ転送用のトランスミッタ回路４６、４８が、各々、個別的にＩＮ転送用、ストローブ転送用のレシーバ回路２６、２８をパワーダウンモードに設定することもできる。従って、より綿密でインテリジェントなパワーダウン制御を実現できる。
【００９３】
また本実施形態によればパワーダウンコマンドは差動信号線（シリアル信号線）を介した通常転送モードにより送信されるため、パワーダウンコマンド送信のための専用の制御信号線を別に設ける必要が無くなる。従って、信号線の本数を少なくすることができ、回路の小規模化、実装の容易化、製品の低コスト化を図れる。
【００９４】
また本実施形態によれば、パワーダウンモード時に電圧駆動型ドライバ７０が差動信号線に電気的に接続されて、差動信号線を介してレシーバ回路８０にウェイクアップ電圧を出力する。そしてウェイクアップ検出回路１３０によりウェイクアップ電圧が検出されると、パワーダウンモードが解除される。従って、電流・電圧変換回路９０やコンパレータ１００がパワーダウンモードに設定されていて、差動信号線の電流駆動によるパワーダウン解除コマンドの送信ができない場合にも、トランスミッタ回路５０はレシーバ回路８０のパワーダウンモードを解除できるようになる。しかもパワーダウンモードの解除は、ウェイクアップ電圧による差動信号線の電圧駆動により行われるため、パワーダウン解除コマンド送信のための専用の制御信号線を別に設ける必要がない。この結果、信号線の本数を少なくすることができ、回路の小規模化、実装の容易化、製品の低コスト化を図れる。
【００９５】
或いは本実施形態によれば、パワーダウンコマンドが送信された後、電圧駆動型ドライバ７０によりパワーダウン電圧が差動信号線に出力されると、レシーバ回路８０がパワーダウンモードに設定される。そしてその後に、パワーダウンモードの解除が検出されると、ウェイクアップ検出回路１３０が、ウェイクアップ信号を出力する。このようにすることで、パワーダウンの設定と解除のシーケンスを容易化できる。
【００９６】
また本実施形態によれば、通常転送モードにおいては、電圧駆動型ドライバ７０と差動信号線との接続が電気的に切り離される。従って差動信号線を電流駆動する通常転送に与える悪影響を、最小限に抑えることができる。
【００９７】
８．第１の構成例
図８にトランスミッタ回路、レシーバ回路の詳細な第１の構成例を示す。なおトランスミッタ回路、レシーバ回路は図８の回路要素の全てを含む必要はなく、その一部を省略する構成としてもよい。
【００９８】
トランスミッタ回路の電流駆動型ドライバ６０は、ＤＴＯ＋（広義には第１の信号線）側の第１の出力ノードＮＱＡとＶＳＳ（広義には第１の電源）との間に設けられるＮ型（広義には第１導電型）のトランジスタＴＲ１Ａ（広義には第１の電流源）を含む。またＤＴＯ−（広義には第２の信号線）側の第２の出力ノードＮＱＢとＶＳＳとの間に設けられるＮ型のトランジスタＴＲ１Ｂ（広義には第２の電流源）を含む。具体的にはトランジスタＴＲ１Ａは、そのドレイン端子に出力ノードＮＱＡが接続され、そのゲート端子にプラス側の第１の入力信号ＤＩＮ＋が入力され、そのソース端子にＶＳＳが接続される。トランジスタＴＲ１Ｂは、そのドレイン端子に出力ノードＮＱＢが接続され、そのゲート端子マイナス側の第２の入力信号ＤＩＮ−が入力され、そのソース端子にＶＳＳが接続される。これらのトランジスタＴＲ１Ａ、ＴＲ１Ｂにより構成される電流源には、例えばある程度の電流を流すようにする。
【００９９】
入力信号ＤＩＮ＋がアクティブ（Ｈレベル）になると、トランジスタＴＲ１Ａがオンになり、レシーバ回路のＤＴＯ＋側の入力ノードＮＩＡからトランスミッタ回路の出力ノードＮＱＡへと至る経路で電流が流れる。一方、入力信号ＤＩＮ−がアクティブになると、トランジスタＴＲ１Ｂがオンになり、レシーバ回路のＤＴＯ−側の入力ノードＮＩＢからトランスミッタ回路の出力ノードＮＱＢへと至る経路で電流が流れる。従って入力信号ＤＩＮ＋、ＤＩＮ−を交互にアクティブにすることで、ＤＴＯ＋／−の差動信号線を差動電流駆動できる。
【０１００】
なお図８ではトランジスタＴＲ１Ａ、ＴＲ１Ｂが、電流源の機能と、電流源に流れる電流を制御する機能とを兼ね備えている。しかしながら、ノードＮＱＡとＶＳＳ（第１の電源）との間に設けられる電流源を、トランジスタＴＲ１Ａ（広義にはスイッチング素子）と、ＴＲ１ＡとＶＳＳとの間に設けられる電流源（例えばゲート端子に基準電圧が入力されるトランジスタ）とにより構成してもよい。またノードＮＱＢとＶＳＳとの間に設けられる電流源を、トランジスタＴＲ１Ｂ（広義にはスイッチング素子）と、ＴＲ１ＢとＶＳＳとの間に設けられる電流源とにより構成してもよい。このようにすれば、トランジスタＴＲ１Ａ、ＴＲ１Ｂのオン・オフ制御により、これらの電流源（定電流源）の電流を、ＤＴＯ＋／−の差動信号線に流したり、流さなかったりする制御を実現できる。或いは、ノードＮＱＡとＶＳＳとの間に設けられる電流源を、入力信号ＤＩＮ＋がアクティブの（Ｈレベル）場合には大きな電流（定電流）が流れ、ＤＩＮ＋が非アクティブ（Ｌレベル）の場合には小さな電流（定電流）が流れる電流源（定電流源）により構成してもよい。またノードＮＱＢとＶＳＳとの間に設けられる電流源を、入力信号ＤＩＮ−がアクティブの場合には大きな電流（定電流）が流れ、ＤＩＮ−が非アクティブの場合には小さな電流（定電流）が流れる電流源（定電流源）により構成してもよい。また図８では、トランジスタＴＲ１Ａ、ＴＲ１Ｂにより実現される電流源は、ＤＩＮ＋、ＤＩＮ−がアクティブの場合に、レシーバ回路側からトランスミッタ回路側へと電流を流す制御を行っているが、トランスミッタ回路側からレシーバ回路側へと電流を流す制御を行うようにしてもよい。この場合には第１の電源は例えばＶＤＤになる。
【０１０１】
トランスミッタ回路の電圧駆動型ドライバ７０は、Ｎ型のトランジスタＴＲ２Ａ（広義にはスイッチング素子）を含む。トランジスタＴＲ２Ａは、通常転送モードではオフになり、パワーダウンモードではオンになるスイッチング素子として機能する。トランジスタＴＲ２Ａは、そのソース端子に出力ノードＮＱＡ（ＮＱＢでもよい）が接続され、そのドレイン端子に、電圧出力回路７２の出力が接続される。そしてトランジスタＴＲ２Ａは、そのゲート端子に入力されるパワーダウン入力信号ＰＤＩＮに基づいて、通常転送モードではオフになり、パワーダウンモードではオンになる。このようにすることで電圧駆動型ドライバ７０は、通常転送モード時には差動信号線と電気的に非接続になり、パワーダウンモード時には差動信号線と電気的に接続されるようになる。そして差動信号線に接続された時に、電圧出力回路７２により差動信号線を電圧駆動できる。
【０１０２】
なおウェイクアップ入力信号ＸＷＵＰＩＮ、パワーダウン入力信号ＰＤＩＮは、物理層回路であるトランスミッタ回路の上位の層（リンク層、アプリケーション層）が生成する。即ちレシーバ回路をパワーダウンモードに設定する場合には、上位層（パワーダウン設定回路）が信号ＰＤＩＮをアクティブ（Ｈレベル）にする。またレシーバ回路のパワーダウンモードを解除する場合には、上位層（パワーダウン設定回路）が信号ＸＷＵＰＩＮをアクティブ（Ｌレベル）にする。
【０１０３】
電圧出力回路７２（電圧出力バッファ）は、ＣＭＯＳ電圧レベルの信号ＸＷＵＰを出力して、差動信号線を電圧駆動する回路である。電圧出力回路７２は、パワーダウンモード時（パワーダウンモードの初期時）にはＣＭＯＳ電圧レベルで例えばＨレベルの電圧を出力する。一方、パワーダウンモードを解除する時には、ＣＭＯＳ電圧レベルで例えばＬレベルの電圧（ウェイクアップ電圧）を出力する。
【０１０４】
なお図８では、電圧駆動型ドライバ７０を構成する電圧出力回路７２及びトランジスタＴＲ２Ａを、ＤＴＯ＋側（ＶＤＤとＮＱＡの間）に設けているが、ＤＴＯ−側（ＶＤＤとＮＱＢの間）に設けてもよい。或いは、電圧駆動型ドライバ７０の一部又は全部をＤＴＯ＋側とＤＴＯ−側の両方に設けることも可能である。
【０１０５】
レシーバ回路の電流・電圧変換回路９０は、入力ノードＮＩＡとＶＳＳ（第１の電源）との間に設けられるトランジスタＴＲ３Ａ（広義にはレシーバ回路側の第１の電流源）と、入力ノードＮＩＢとＶＳＳとの間に設けられるトランジスタＴＲ３Ｂ（広義にはレシーバ回路側の第２の電流源）を含む。これらのトランジスタＴＲ３Ａ、ＴＲ３Ｂにより構成される電流源には、ある程度の電流を流すようにする。このようにトランジスタＴＲ３Ａ、ＴＲ３Ｂに定常的に電流を流し続けることで、トランジスタＴＲ１Ａ、ＴＲ１Ｂがオフの時にも、入力ノードＮＩＡ、ＮＩＢ、電圧出力ノードＮＶＡ、ＮＶＢの電圧を所定範囲に保つことができる。これにより電流・電圧変換回路９０の動作を高速化できる。
【０１０６】
なお図８ではトランジスタＴＲ３Ａ、ＴＲ３Ｂが、電流源の機能と、電流源に流れる電流を制御する機能とを兼ね備えている。しかしながら、ノードＮＩＡとＶＳＳ（第１の電源）との間に設けられる電流源を、トランジスタＴＲ３Ａ（広義にはスイッチング素子）と、ＴＲ３ＡとＶＳＳとの間に設けられる電流源（例えばゲート端子に基準電圧が入力されるトランジスタ）とにより構成してもよい。またノードＮＩＢとＶＳＳとの間に設けられる電流源を、トランジスタＴＲ３Ｂ（広義にはスイッチング素子）と、ＴＲ３ＢとＶＳＳとの間に設けられる電流源とにより構成してもよい。
【０１０７】
電流・電圧変換回路９０は、その入力が入力ノードＮＩＡに接続される第１のインバータ回路ＩＮＶ１Ａ（電圧増幅回路）と、その入力が入力ノードＮＩＢに接続される第２のインバータ回路ＩＮＶ１Ｂ（電圧増幅回路）を含む。また、そのソース端子が入力ノードＮＩＡに接続され、そのゲート端子がインバータ回路ＩＮＶ１Ａの出力に接続され、そのドレイン端子が電圧出力ノードＮＶＡに接続されるＮ型のトランジスタＴＲ４Ａ（広義には第１の可変抵抗素子）を含む。また、そのソース端子が入力ノードＮＩＢに接続され、そのゲート端子がインバータ回路ＩＮＶ１Ｂの出力に接続され、そのドレイン端子が電圧出力ノードＮＶＢに接続されるＮ型のトランジスタＴＲ４Ｂ（広義には第２の可変抵抗素子）を含む。
【０１０８】
トランジスタＴＲ４Ａ、ＴＲ４Ｂは、各々、入力ノードＮＩＡ、ＮＩＢの電圧（電位）に基づいて抵抗が可変に制御される可変抵抗素子として機能する。またインバータ回路ＩＮＶ１Ａ、ＩＮＶ１Ｂは、各々、入力ノードＮＩＡ、ＮＩＢの電圧変化を増幅して、トランジスタＴＲ４Ａ、ＴＲ４Ｂのオン抵抗を制御する回路として機能する。具体的にはトランジスタＴＲ１Ａ、ＴＲ１Ｂがオンになり、入力ノードＮＩＡ、ＮＩＢの電圧がＬ（ロー）レベル側に変化すると、インバータ回路ＩＮＶ１Ａ、ＩＮＶ１Ｂがこの電圧変化を増幅する。そしてＩＮＶ１Ａ、ＩＮＶ１Ｂの出力電圧がＨ（ハイ）レベル側に変化し、トランジスタＴＲ４Ａ、ＴＲ４Ｂのオン抵抗が低くなる。これにより、トランジスタＴＲ１Ａ、ＴＲ１Ｂにより流される電流の変化を増幅（加速）することができ、電圧出力ノードＮＶＡ、ＮＶＢの電圧をＬレベル側に素速く変化させることが可能になる。即ち、ＴＲ４Ａ、ＴＲ４Ｂ、ＩＮＶ１Ａ、ＩＮＶ１Ｂを設けることで、ノードＮＩＡ、ＮＩＢ（トランジスタＴＲ１Ａ、ＴＲ１Ｂ）での微少な電流変化を増幅してノードＮＶＡ、ＮＶＢ（トランジスタＴＲ５Ａ、ＴＲ５Ｂ）に伝達できる。なおトランジスタＴＲ４Ａ、ＴＲ４Ｂ、インバータ回路ＩＮＶ１Ａ、ＩＮＶ１Ｂを設けない構成にすることも可能である。
【０１０９】
電流・電圧変換回路９０は、電圧出力ノードＮＶＡとＶＤＤ（広義には第２の電源）との間に設けられるＰ型（広義には第２導電型）のトランジスタＴＲ５Ａ（広義には第１の電流・電圧変換素子）と、電圧出力ノードＮＶＢとＶＤＤとの間に設けられるＰ型のトランジスタＴＲ５Ｂ（広義には第２の電流・電圧変換素子）を含む。具体的にはトランジスタＴＲ５Ａ、ＴＲ５Ｂは、各々、そのソース端子にＶＤＤが接続され、そのゲート端子及びドレイン端子に電圧出力ノードＮＶＡ、ＮＶＢが接続される。これらのトランジスタＴＲ５Ａ、ＴＲ５Ｂは、ＶＤＤと電圧出力ノードＮＶＡ、ＮＶＢとの間に流れる電流を電圧に変換する電流・電圧変換素子（負荷素子）として機能する。なお電流・電圧変換素子をトランジスタＴＲ５Ａ、ＴＲ５Ｂ（負荷トランジスタ）により構成せずに、抵抗などの他の回路素子により構成してもよい。
【０１１０】
電流・電圧変換回路９０は、ＤＴＯ＋の信号線と入力ノードＮＩＡとの間に設けられる抵抗ＲＡと、ＤＴＯ−の信号線と入力ノードＮＩＢとの間に設けられる抵抗ＲＢを含む。これらのＲＡ、ＲＢはインピーダンスマッチングのための抵抗である。なお抵抗ＲＡ、ＲＢを設けない構成としてもよい。
【０１１１】
コンパレータ１００の出力信号はレベルシフタ１０２に入力され、電圧レベルの変換（例えば２．８Ｖから１．８Ｖへの変換）が行われる。レベルシフタ１０２の反転出力信号はシリアル／パラレル変換回路１０４に入力される。なおコンパレータ１００の反転出力信号（負論理）をレベルシフタ１０２に入力し、レベルシフタ１０２の出力信号（正論理）をシリアル／パラレル変換回路１０４に入力するようにしてもよい。
【０１１２】
シリアル／パラレル変換回路１０４は、コンパレータ１００からのシリアルデータをパラレルデータに変換する。シリアル／パラレル変換回路１０４から出力されたパラレルデータはＦＩＦＯに蓄積され、後段の上位層回路（物理層の上位層）に出力される。
【０１１３】
パワーダウン検出回路１１０はシリアル／パラレル変換回路１０４からのパラレルデータ（パラレル信号）に基づいてパワーダウンコマンドを検出する。具体的には通常転送モードにおいてトランスミッタ回路から送信されるデータに含まれるパワーダウンコマンドを検出する。なおコンパレータ１００の出力信号から直接にパワーダウンコマンドを検出してもよい。
【０１１４】
パワーダウン検出回路１１０はコマンドデコーダ１１２とパワーダウンパルス生成回路１１４を含む。コマンドデコーダ１１２は、パワーダウンコマンドをデコード処理により検出する。例えばトランスミッタ回路が、ビット幅を拡張する符号化方式（例えば８Ｂ／１０Ｂ符号化）により生成される特殊コードを、パワーダウンコマンドとして転送した場合には、パワーダウンコマンドが割り当てられた特殊コードを、コマンドデコーダ１１２のデコード処理により検出する。パワーダウンパルス生成回路１１４は、パワーダウンコマンドが検出された場合にパワーダウンパルス信号ＰＤＰＬＳを生成する。このパワーダウンパルス生成回路１１４は信号ＰＤＰＬＳの生成タイミングの調整処理も行う。
【０１１５】
パワーダウン設定回路１２０は、保持回路１２２、遅延回路１２４、レベルシフタ１２６、１２８を含む。なおこれらの回路ブロックの一部を省略する構成としてもよい。
【０１１６】
保持回路１２２は、パワーダウンコマンドが検出された場合に、パワーダウンモードが解除されるまで、パワーダウン設定情報（パワーダウン設定フラグ）を保持する。具体的には信号ＰＤＰＬＳがアクティブ（Ｌレベル）になると保持回路１２２はセットされ、論理「１」（パワーダウン設定情報）が保持される。保持回路１２２は、リセット端子、セット端子付きのＲＳ型フリップフロップなどにより実現できる。
【０１１７】
保持回路１１２の出力信号は遅延回路１２４に入力されて、信号の遅延処理が行われる。遅延回路１２４の出力信号はレベルシフタ１２６に入力されて、電圧のレベル変換（１．８Ｖから２．８Ｖへの変換）が行われる。レベルシフタ１２６の出力信号である正論理のパワーダウン信号ＰＤは、コンパレータ１００のイネーブル端子ＸＥＮ（負論理）とウェイクアップ検出回路１３０のイネーブル端子ＥＮ（正論理）に入力される。レベルシフタ１２６の反転出力信号である負論理のパワーダウン信号ＸＰＤは、トランジスタＴＲ３Ａ、ＴＲ３Ｂのゲート端子に入力される。
【０１１８】
ウェイクアップ検出回路１３０（ウェイクアップ検出バッファ）は、トランスミッタ回路がウェイクアップ電圧を差動信号線に出力した場合に、出力されたウェイクアップ電圧を検出する回路である。ウェイクアップ検出回路１３０はＣＭＯＳ電圧レベルで動作し、ＣＭＯＳ電圧レベルのウェイクアップ電圧を検出する。なお図８ではウェイクアップ検出回路１３０はＤＴＯ＋の信号線に接続されているが、ＤＴＯ−の信号線に接続したり、ＤＴＯ＋、ＤＴＯ−の両方の信号線に接続する構成としてもよい。
【０１１９】
通常転送モードにおいては、信号ＰＤがＬレベルになるため、コンパレータ１００がイネーブル状態になると共にウェイクアップ検出回路１３０がディスエーブル状態になる。また信号ＸＰＤがＨレベルになるため、トランジスタＴＲ３Ａ、ＴＲ３Ｂがオンになる。一方、パワーダウンコマンドが検出されると、信号ＰＤがＨレベルになるため、コンパレータ１００がディスエーブル状態になってパワーダウンモード（動作電流がオフ又は制限されるモード）に設定されると共に、ウェイクアップ検出回路１３０がイネーブル状態に設定される。また信号ＸＰＤがＬレベルになるため、トランジスタＴＲ３Ａ、ＴＲ３Ｂがオフになり、電流・電圧変換回路９０がパワーダウンモードに設定される。
【０１２０】
一方、パワーダウンモード期間において電圧出力回路７２がＬレベルのウェイクアップ電圧を出力すると、イネーブル状態に設定されているウェイクアップ検出回路１２８がウェイクアップ電圧を検出し、パワーダウンモードを解除するための信号であるＸＷＵＰＰＬＳを出力する。そしてウェイクアップ検出回路１２８からのＬレベルのパルス信号ＸＷＵＰＰＬＳが、レベルシフタ１２８を介して保持回路１２２のリセット端子に入力されると、保持回路１２２がリセットされる。これによりパワーダウン設定情報（論理「１」）がクリアされて、パワーダウンモードが解除される。
【０１２１】
なお図９に、電圧駆動型ドライバ７０、パワーダウン検出回路１１０、パワーダウン設定回路１２０を設けない場合のトランスミッタ回路、レシーバ回路の構成を比較例として示す。
【０１２２】
９．動作
次に図８の第１の構成例の動作を図１０、図１１の波形図を用いて説明する。まず通常転送モード時の動作について説明する。図１０に示すように通常転送モードにおいては、信号ＰＤＩＮがＬレベルであるため、トランジスタＴＲ２Ａはオフになる。またパワーダウン信ＰＤがＬレベルであるため、トランジスタＴＲ３Ａ、ＴＲ３Ｂはオンになる。そしてトランジスタＴＲ２Ａがオフになることで、電圧駆動型ドライバ７０が差動信号線から電気的に切り離される。トランジスタＴＲ３Ａ、ＴＲ３Ｂがオンになることで、電流・電圧変換回路９０には通常の動作電流が流れるようになり、通常転送を実現できる。即ち図８の構成は図９の構成と等価になる。
【０１２３】
通常転送モードではトランスミッタ回路、レシーバ回路は以下のように動作する。トランジスタＴＲ１Ａ、ＴＲ１Ｂがオフの場合には、入力ノードＮＩＡ、ＮＩＢの電圧は例えば１Ｖ程度になっている。そしてＤＴＯ＋側のトランジスタＴＲ１Ａがオンになると、差動信号線を介してＶＳＳ（ＧＮＤ）側に電流が流れる。これにより入力ノードＮＩＡの電圧が僅かに下がる。するとＮＩＡの電圧がインバータ回路ＩＮＶ１Ａにより反転され、ＩＮＶ１Ａの出力電圧が上がることで、トランジスタＴＲ４Ａのオン抵抗が低くなる。そしてトランジスタＴＲ５Ａに流れる電流が多くなり、ＶＤＤ、ＮＶＡ間の電圧差（ＴＲ５Ａのドレイン・ソース間電圧）が大きくなることで、電圧出力ノードＮＶＡの電圧が下がる。同様にして、ＤＴＯ−側のトランジスタＴＲ１Ｂがオンになると、今度は電圧出力ノードＮＶＢの電圧が下がる。従ってコンパレータ１００が、電圧出力ノードＮＶＡ、ＮＶＢの電圧差を比較して増幅することで、データの「０」「１」が検出される。
【０１２４】
次にパワーダウンコマンド送信時の動作について説明する。図１０のＡ１ではトランスミッタ回路がパワーダウンコマンドをレシーバ回路に送信している。このように本実施形態では、差動信号線を電流駆動する通常転送モードで、パワーダウンコマンドが送信されるため、余分な信号線を設ける必要がない。
【０１２５】
なお図１０のＡ２に示すように、トランスミッタ回路が差動信号線を電流駆動して複数のパワーダウンコマンドを送信するようにしてもよい。そしてパワーダウン設定回路１２０が、複数のパワーダウンコマンドが検出されたことを条件に、電流・電圧変換回路９０やコンパレータ１００をパワーダウンモードに設定するようにしてもよい。
【０１２６】
このように複数のパワーダウンコマンドを送信して検出するようにすれば、転送エラーが生じた場合にも、レシーバ回路８０が誤ってパワーダウンモードに設定されてしまう事態を防止できる。即ちレシーバ回路８０が誤ってパワーダウンモードに設定されてしまうと、それを回復することは困難になるが、複数のパワーダウンコマンドを送信して検出するようにすれば、このような事態を未然に防止できる。
【０１２７】
次にパワーダウン設定時の動作について説明する。図１０のＡ３に示すように、信号ＰＤＩＮがＨレベルになると、トランジスタＴＲ２Ａがオンになり、電圧駆動型ドライバ７０と差動信号線との電気的な接続がオンになる。そして電圧駆動型ドライバ７０がＡ４に示すようにＣＭＯＳ電圧レベルでＨレベルの電圧を差動信号線に出力し、これによりトランジスタＴＲ４Ａがオフになる。このようにトランジスタＴＲ４Ａがオフになることで、トランジスタＴＲ５ＡからＴＲ４Ａ、ＤＴＯ＋、ＴＲ２Ａを介して、電圧出力回路７２に至る経路で無駄な電流が流れるのを防止でき、省電力化を図れる。
【０１２８】
トランスミッタ回路がパワーダウンコマンドを送信すると、図１０のＡ５に示すように期間ＴＤ１の経過後に、パワーダウンパルス信号ＰＤＰＬＳがアクティブ（Ｌレベル）になる。この期間ＴＤ１はパワーダウンパルス生成回路１１４により調整できる。そして信号ＰＤＰＬＳがアクティブになると、保持回路１２２に論理「１」がセットされる。そしてＡ６に示すように期間ＴＤ２の経過後に、パワーダウン信号ＰＤがアクティブになる。なおこの期間ＴＤ２は遅延回路１２４により調整できる。
【０１２９】
信号ＰＤがアクティブになると、トランジスタＴＲ３Ａ、ＴＲ３Ｂがオフになると共にコンパレータ１００がディスエーブル状態になるため、電流・電圧変換回路９０やコンパレータ１００に定常的に流れる動作電流を遮断でき、省電力化を実現できる。またウェイクアップ検出回路１３０がイネーブル状態に設定されるため、差動信号線に出力されるウェイクアップ電圧の検出が可能になる。
【０１３０】
次に図１１を用いてパワーダウン解除時の動作について説明する。図１１のＢ１に示すようにパワーダウンモード時にはＤＴＯ＋（ＤＴＯ−でもよい）の信号線にはＣＭＯＳ電圧レベルでＨレベルの電圧が出力されている。そしてパワーダウンモードを解除する場合には電圧出力回路７２が、Ｂ２に示すようにＣＭＯＳ電圧レベルでＬレベルのウェイクアップ電圧をＤＴＯ＋の信号線に出力する。なお期間ＴＤ３の経過後に信号ＰＤＩＮがＬレベルになり、これによりトランジスタＴＲ２Ａはオフになり、電圧出力回路７２はＤＴＯ＋の信号線から切り離される。
【０１３１】
ウェイクアップ電圧が出力されると、イネーブル状態に設定されたウェイクアップ検出回路１３０がこのウェイクアップ電圧を検出し、Ｂ４に示すように信号ＸＷＵＰＰＬＳをＬレベルにする。これにより保持回路１２２が論理「０」にリセットされ、期間ＴＤ４の経過後にＢ５に示すようにパワーダウン信号ＰＤがＬレベルになる。するとトランジスタＴＲ３Ａ、ＴＲ３Ｂがオンになると共にコンパレータ１００がイネーブル状態になり、パワーダウンモードが解除される。またウェイクアップ検出回路１３０はディスエーブル状態になる。そしてＢ６に示すように、差動信号線は不定期間の経過後にアイドル状態になり、通常転送が可能な状態になる。
【０１３２】
１０．特殊コードを用いたパワーダウンコマンドの送信
本実施形態では図１２（Ａ）に示すようにホスト側データ転送制御装置１０、ターゲット側データ転送制御装置３０（トランスミッタ回路）に符号化回路１１、３１を設けることができる。符号化回路１１、３１は、例えばビット幅を拡張する符号化方式でデータを符号化する。このような符号化方式としては、例えば８ビットのデータを１０ビットのデータに変換する８Ｂ／１０Ｂ符号化などがある。この８Ｂ／１０Ｂ符号化によれば図１２（Ｂ）に示すように、０や１が連続するデータであっても、符号化後は信号のビット変化が多くなり、雑音などに起因する転送エラーの発生を低減できる。また８Ｂ／１０Ｂ符号化によれば、ビット幅が８ビットから１０ビットに拡張されているため、データ以外にも図１２（Ｃ）に示すような特殊コード（制御コードと同義）を送信することが可能になる。
【０１３３】
本実施形態では図１２（Ａ）に示すように、特殊コードにパワーダウンコマンドを割り当てて、送信する。そして図８のコマンドデコーダ１１２のデコード処理により、パワーダウンコマンドが割り当てられた特殊コードを検出することで、パワーダウンコマンドを検出する。このように符号化方式を上手く利用すれば、転送エラーの発生を低減できると共に、差動信号線を電流駆動することによるパワーダウンコマンドの送信と検出とを容易に実現できる。また特殊コードをパケットのスタートコードやエンドコードに割り当ててデータ転送を行うことも容易になる。
【０１３４】
なお符号化回路１１、３１で行われる符号化方式は、ビット幅を拡張する符号化であれば十分であり、８Ｂ／１０Ｂ符号化には限定されない。
【０１３５】
１１．クロック転送用レシーバ回路のパワーダウンモードの設定
本実施形態によれば図１において、トランスミッタ回路２２、２４、４６、４８は、対応するレシーバ回路４２、４４、２６、２８を個別的にパワーダウンモードに設定できる。従ってクロック転送用のレシーバ回路４４をパワーダウンモードに設定するためのパワーダウンコマンドや、そのパワーダウンモードを解除するためのウェイクアップ電圧を、ＣＬＫ＋／−の差動信号線を介して伝送することも可能である。同様にストローブ転送用（広義にはクロック転送用）のレシーバ回路２８をパワーダウンモードに設定するためのパワーダウンコマンドや、そのパワーダウンモードを解除するためのウェイクアップ電圧を、ＳＴＢ＋／−の差動信号線を介して伝送することも可能である。
【０１３６】
しかしながら図１３（Ａ）に示すように、ＣＬＫ＋／−、ＳＴＢ＋／−の差動信号線を介して転送される信号の周波数（帯域）は、ＤＴＯ＋／−、ＤＴＩ＋／−の差動信号線を介して転送される信号の周波数よりも高い。従って、ＣＬＫ＋／−、ＳＴＢ＋／−の差動信号線側に、本実施形態で説明したパワーダウン検出回路やパワーダウン設定回路や電圧駆動型ドライバを設けると、転送速度や転送信頼性などの転送性能に悪影響を及ぼす可能性がある。特に電圧駆動型ドライバをＣＬＫ＋／−、ＳＴＢ＋／−の差動信号線側に設けると、トランジスタのドレイン端子やゲート端子の寄生容量が差動信号線に付加されてしまい、転送性能に悪影響を及ぼすおそれが大きい。
【０１３７】
そこで図１３（Ｂ）では、クロック転送用のレシーバ回路４４をパワーダウンモードに設定するためのパワーダウンコマンド（以下、クロック転送用のパワーダウンコマンドと呼ぶ）や、そのパワーダウンモードを解除するためのウェイクアップ電圧（以下、クロック転送用のウェイクアップ電圧と呼ぶ）を、ＯＵＴ転送用の差動信号線ＤＴＯ＋／−を介して伝送している。
【０１３８】
即ち、クロック転送用のレシーバ回路４４をパワーダウンモードに設定する場合には、ＯＵＴ転送用のトランスミッタ回路２２が、クロック転送用のパワーダウンコマンドをＤＴＯ＋／−の差動信号線を介してＯＵＴ転送用のレシーバ回路４２に送信する。そしてＯＵＴ転送用のレシーバ回路４２が含むパワーダウン設定回路は、ＤＴＯ＋／−を介して送信されるパワーダウンコマンドとして、クロック転送用のパワーダウンコマンドが検出された場合には、パワーダウン信号をクロック転送用のレシーバ回路４４に出力する。そしてクロック転送用のレシーバ回路４４が含む電流・電圧変換回路やコンパレータをパワーダウンモードに設定する。
【０１３９】
一方、クロック転送用のレシーバ回路４４のパワーダウンモードを解除する場合には、ＯＵＴ転送用のトランスミッタ回路２２（電圧駆動型ドライバ）が、ＤＴＯ＋／−の信号線にウェイクアップ電圧を出力する。そしてＯＵＴ転送用のレシーバ回路４２が含むウェイクアップ検出回路は、ＯＵＴ転送用のトランスミッタ回路２２からのウェイクアップ電圧を検出すると、ＯＵＴ転送用のレシーバ回路４２とクロック転送用のレシーバ回路４４の両方のパワーダウンモードを解除するための信号を出力する。
【０１４０】
以上のようにすれば、パワーダウンコマンドやウェイクアップ電圧を、ＣＬＫ＋／−の差動信号線を介して伝送しなくても済むようになる。従ってＣＬＫ＋／−の差動信号線を介して行われるクロック転送の転送性能に、悪影響が及ぶ事態を防止できる。
【０１４１】
なおストローブ転送用のレシーバ回路２６をパワーダウンモードに設定するためのパワーダウンコマンドや、そのパワーダウンモードを解除するためのウェイクアップ電圧についても、ＩＮ転送用の差動信号線ＤＴＩ＋／−を介して伝送することができる。また、クロック転送用のレシーバ回路をパワーダウンモードに設定するためのパワーダウンコマンドと、データ転送用のレシーバ回路をパワーダウンモードに設定するためのパワーダウンコマンドは、異なったコードのコマンドであってもよいし、同じコードのコマンドであってもよい。
【０１４２】
１２．パワーダウン制御の詳細
次にパワーダウン制御の詳細について説明する。本実施形態では図１４、図１５に示すように種々の状態が定義されている。図１４、図１５においてデバイスディスエーブル状態は、電子機器全体（ホスト側データ転送制御装置及びターゲット側データ転送制御装置）がパワーダウンモードに設定される状態である。ターゲットディスエーブル状態（期間Ｔ１）は、ホスト側データ転送制御装置からターゲット側データ転送制御装置へのクロックの供給が停止し、ターゲット側データ転送制御装置のあらゆる機能が停止している状態である。クロックの供給停止は、ターゲットディスエーブル状態になってから行う。
【０１４３】
ＯＵＴアイドル状態（期間Ｔ２）は、ＯＵＴ転送（ホスト側データ転送制御装置からターゲット側データ転送制御装置への転送）のアイドル状態（パケット転送とパケット転送の間の状態）である。このＯＵＴアイドル状態では、ホスト側トランスミッタ回路、ターゲット側レシーバ回路はパワーダウンモードに設定されていないため、すぐに通常転送を行うことができるが、これらの回路では定常的に電流が流れており、電力を消費している。ＯＵＴ転送状態（期間Ｔ３）はＯＵＴ転送が行われている状態である。
【０１４４】
ＯＵＴディスエーブル状態（期間Ｔ４）はＯＵＴ転送が停止している状態である。この状態では、ホスト側トランスミッタ回路とターゲット側レシーバ回路において定常的に流れていた電流が、パワーダウンモードによりオフになり、省電力が実現される。そしてホスト側トランスミッタ回路がターゲット側レシーバ回路にウェイクアップ電圧を出力することで、パワーダウンモードを解除し、停止していた転送を再開できる。
【０１４５】
ＩＮアイドル状態（期間Ｔ５）は、ＩＮ転送（ターゲット側データ転送制御装置からホスト側データ転送制御装置への転送）のアイドル状態である。このＩＮアイドル状態では、ターゲット側トランスミッタ回路、ホスト側レシーバ回路はパワーダウンモードに設定されていないため、すぐに通常転送を行うことができるが、これらの回路では定常的に電流が流れており、電力を消費している。ＩＮ転送状態（期間Ｔ６）はＩＮ転送が行われている状態である。
【０１４６】
ＩＮディスエーブル状態（期間Ｔ７）はＩＮ転送が停止している状態である。この状態では、ターゲット側トランスミッタ回路とホスト側レシーバ回路において定常的に流れていた電流が、パワーダウンモードによりオフになり、省電力が実現される。そしてターゲット側トランスミッタ回路がホスト側レシーバ回路にウェイクアップ電圧を出力することで、パワーダウンモードを解除し、停止していた転送を再開できる。
【０１４７】
なお図１４において、「ホスト機能」はホスト側のシステム機能を示し、「ターゲットＣＬＫＩＮ」はターゲット側データ転送制御装置へのクロック入力の有無を示し、「ターゲット機能」はターゲット側のシステム機能を示す。「ＤＴＯ送信」はホスト側のＤＴＯ＋／−の送信機能を示し、「ＤＴＩ受信」はホスト側のＤＴＩ＋／−の受信機能を示す。「ＤＴＩ送信」はターゲット側のＤＴＩ＋／−の送信機能を示し、「ＤＴＯ受信」はターゲット側のＤＴＯ＋／−の受信機能を示す。「ＣＬＫ送信」はＣＬＫ＋／−の送信機能を示し、「ＣＬＫ受信」はＣＬＫ＋／−の受信機能を示す。そして図１４において、「○」はこれらの機能がイネーブル状態（動作状態）であることを示し、「×」はこれらの機能がディスエーブル状態（パワーダウン状態）であることを示す。また「−」はドントケアであることを示す。また図１５において「Ｓ」はパケット転送のスタートコードを示し、「Ｅ」はパケット転送のエンドコードを示す。これらのスタートコード、エンドコードは例えば８Ｂ／１０Ｂ符号化を利用して生成する。
【０１４８】
図１５のＣ１ではＯＵＴ転送がアイドル状態になっており、Ｃ２ではＯＵＴ転送によりパケットが転送されている。Ｃ３ではＯＵＴディスエーブル状態になっており、ホスト側トランスミッタ回路とターゲット側レシーバ回路がパワーダウンモードに設定される。Ｃ４ではターゲットディスエーブル状態になっており、この状態ではＣ５に示すようにＣＬＫ＋／−の供給も停止し、ターゲット側データ転送制御装置のあらゆる機能が停止する。
【０１４９】
図１５のＣ６ではＩＮ転送がアイドル状態になっており、Ｃ７ではＩＮ転送によりパケットが転送されている。Ｃ８ではＩＮディスエーブル状態になっており、ターゲット側トランスミッタ回路とホスト側レシーバ回路がパワーダウンモードに設定される。Ｃ９ではターゲットディスエーブル状態になっている。なおＣ１０、Ｃ１１に示すように、ＳＴＢ＋／−は、通常のＩＮ転送を行うときにだけ、ターゲット側がホスト側に供給する。
【０１５０】
本実施形態によれば、各トランスミッタ回路が、対応する各レシーバ回路を個別的にパワーダウンモードに設定したり、そのパワーダウンモードを解除できる。従って図１４、図１５に示す各状態に最適なパワーダウンモードの設定、解除を実現でき、よりインテリジェントなパワーダウン制御を実現できる。
【０１５１】
１３．第２の構成例
次に、本実施形態のトランスミッタ回路、レシーバ回路の詳細な第２の構成例について図１６を用いて説明する。なお図１６において、図８と同一符号の回路ブロックの構成及び動作は図８の第１の構成例とほぼ同様であるため説明を省略する。
【０１５２】
図１６ではパワーダウン検出回路１１０がコマンドデコーダ１１２とパワーダウン信号生成回路１１５を含む。コマンドデコーダ１１２は、パワーダウンコマンドをデコード処理により検出する。パワーダウン信号生成回路１１５は、パワーダウンコマンドが検出された場合に、Ｈレベル（アクティブ）のターゲット側パワーダウン信号ＴＰＤＷを出力する。
【０１５３】
パワーダウン設定回路１２０は、パワーダウン検出回路１１０によりパワーダウンコマンドが検出され、トランスミッタ回路がパワーダウン電圧を差動信号線（ＤＴＯ＋、ＤＴＯ−）に出力した場合に、電流・電圧変換回路９０やコンパレータ１００をパワーダウンモードに設定する。具体的にはパワーダウン設定回路１２０は論理積回路ＡＮＤ１を含む。そしてパワーダウン信号生成回路１１５からのターゲット側パワーダウン信号ＴＰＤＷと、差動信号線の状態に応じてその電圧レベルが変化するホスト側パワーダウン信号ＨＰＤＷが共にＨレベル（アクティブ）の場合に、パワーダウン信号ＰＤをＨレベル（アクティブ）にして出力する。そしてパワーダウン信号ＰＤがＨレベルになると、コンパレータ１００がディスエーブル状態になると共にトランジスタＴＲ３Ａ、ＴＲ３Ｂがオフになり、レシーバ回路がパワーダウンモードに設定される。
【０１５４】
ウェイクアップ検出回路１３０は、パワーダウンモードの解除を検出して、ウェイクアップ信号ＴＷＵＰを出力する。具体的にはウェイクアップ検出回路１３０は、トランスミッタ回路がパワーダウン電圧を差動信号線に出力することでレシーバ回路がパワーダウンモードに設定された後、パワーダウンモードの解除を検出すると、ウェイクアップ信号ＴＷＵＰをＨレベル（アクティブ）にして出力する。そしてウェイクアップ信号ＴＷＵＰがＨレベルになると、後段の論理回路（物理層よりも上層の回路）がウェイクアップされる。
【０１５５】
次に図１６の第２の構成例の動作を図１７、図１８の波形図を用いて説明する。図１７のＤ１に示すようにトランスミッタ回路がパワーダウンコマンドをレシーバ回路に送信すると、このパワーダウンコマンドをパワーダウン検出回路１１０が検出する。そしてパワーダウンコマンドが検出されると、パワーダウン信号生成回路１１５がＤ２に示すようにＨレベルの信号ＴＰＤＷを出力する。
【０１５６】
次に、信号ＰＤＩＮがＨレベルになると、トランスミッタ回路のトランジスタＴＲ２Ａがオンになり、電圧駆動型ドライバ７０と差動信号線との電気的な接続がオンになる。そして電圧駆動型ドライバ７０が図１７のＤ３に示すようにＣＭＯＳ電圧レベルでＨレベルのパワーダウン電圧を差動信号線に出力すると、Ｄ４に示すように信号ＨＰＤＷがＨレベル（アクティブ）になる。すると、信号ＨＰＤＷ、ＴＰＤＷが共にＨレベルになるため、パワーダウン設定回路１２０から出力されるパワーダウン信号ＰＤが、Ｄ５に示すようにＨレベルになる。そして信号ＰＤがＨレベル（アクティブ）になると、コンパレータ１００がディスエーブル状態になると共にトランジスタＴＲ３Ａ、ＴＲ３Ｂがオフになり、レシーバ回路がパワーダウンモードに設定される。
【０１５７】
なお図１３（Ａ）（Ｂ）等で説明したように、信号ＰＤがＨレベルになってデータ転送用のレシーバ回路（４２、２６）がパワーダウンモードに設定された場合には、クロック転送用のレシーバ回路（４４、２８）もパワーダウンモードに設定することが望ましい。またデータ転送用のレシーバ回路のパワーダウンモードが解除された場合には、クロック転送用のレシーバ回路のパワーダウンモードも解除することが望ましい。この場合、例えばデータ転送用のレシーバ回路が信号ＰＤをクロック転送用のレシーバ回路に出力し、この信号ＰＤに基づいて、クロック転送用のレシーバ回路のパワーダウンモードの設定や解除を行えばよい。
【０１５８】
信号ＨＰＤＷがＨレベルになると、ウェイクアップ検出回路１３０に含まれるＲＳフリップ回路（ＮＡＮＤ１、ＮＡＮＤ２）の出力ノードＮＡ、ＮＢは、図１７のＤ６、Ｄ７に示すように、各々、Ｌレベル、Ｈレベルになる。この時、信号ＨＰＤＷのノードＮＤはＨレベルであるため、Ｄ８に示すように、ウェイクアップ検出回路１３０が出力するウェイクアップ信号ＴＷＵＰはＬレベル（非アクティブ）のままになる。
【０１５９】
次に信号ＰＤＩＮがＬレベルになって図１８のＥ１に示すようにトランジスタＴＲ２Ａがオフになる。これにより、差動信号線へのパワーダウン電圧の供給が停止されて、パワーダウンモードが解除され、Ｅ２に示すように差動信号線がアイドル状態になる。そしてこのアイドル状態では、トランスミッタ回路のトランジスタＴＲ１Ａ、ＴＲ１Ｂが共にオフになるため、差動信号線の電圧レベルは例えば１Ｖ程度の低電圧レベルになる。従ってＥ３に示すように信号ＨＰＤＷがＬレベルになり、Ｅ４に示すようにパワーダウン信号ＰＤがＬレベル（非アクティブ）になる。これにより、コンパレータ１００がイネーブル状態になると共にトランジスタＴＲ３Ａ、ＴＲ３Ｂがオンになり、レシーバ回路のパワーダウンモードが解除される。また図１３（Ａ）（Ｂ）等で説明したように、クロック転送用のレシーバ回路（４４、２８）のパワーダウンモードも解除される。
【０１６０】
なおトランジスタＴＲ２Ａがオフになった後、トランジスタＴＲ１ＡやＴＲ１Ｂをオンにすることで、信号ＨＰＤＷをＬレベルに設定してもよい。或いは、トランジスタＴＲ２Ａを一定期間オンにして、その一定期間内に電圧出力回路７２がＬレベルの電圧を出力することで、信号ＨＰＤＷをＬレベルに設定することも可能である。
【０１６１】
信号ＨＰＤＷのノードＮＤがＬレベルになると、ウェイクアップ検出回路１３０のノードＮＢがＨレベルでありノードＮＣがＬレベルであるため、図１８のＥ５に示すようにウェイクアップ信号ＴＷＵＰがＨレベルになる。そしてウェイクアップ信号ＴＷＵＰがＨレベルになったことをトリガーとして、後段の論理回路（物理層回路の上層の回路）がウェイクアップされる。そして信号ＴＷＵＰがＨレベルになると、その一定期間経過後に、Ｅ６に示すようにパワーダウン信号生成回路１１５が信号ＴＰＤＷをＬレベルにする。これにより、Ｅ７、Ｅ８に示すようにノードＮＡ、ＮＢの電圧が、各々、Ｈレベル、Ｌレベルになり、ウェイクアップ信号ＴＷＵＰがＬレベルに戻る。
【０１６２】
次に、図８、図１０、図１１で説明した第１の構成例と、図１６〜図１９で説明した第２の構成例との相違点について説明する。
【０１６３】
まず第１の構成例では、図１０のＡ５に示すように、パワーダウンコマンドが検出されて、一定期間ＴＤ１が経過した後に、パルス信号ＰＤＰＬＳがＬレベルになる。これによりＡ６に示すように信号ＰＤがＨレベルになり、レシーバ回路がパワーダウンモードに設定される。
【０１６４】
これに対して第２の構成例では、図１７のＤ１、Ｄ２に示すようにパワーダウンコマンドが検出されて信号ＴＰＤＷがＨレベルになり、且つ、Ｄ３、Ｄ４に示すようにトランスミッタ回路が差動信号線にＨレベルのパワーダウン電圧を出力した場合に、Ｄ５に示すように信号ＰＤがＨレベルになり、レシーバ回路がパワーダウンモードに設定される。
【０１６５】
また第１の構成例では、図１１のＢ２に示すようにトランスミッタ回路がＬレベルのウェイクアップ電圧を出力すると、Ｂ５に示すように信号ＰＤがＬレベルになり、レシーバ回路のパワーダウンモードが解除される。
【０１６６】
これに対して第２の構成例では、図１８のＥ２に示すようにトランスミッタ回路による差動信号線へのパワーダウン電圧の供給が停止すると、Ｅ４に示すように信号ＰＤがＬレベルになり、レシーバ回路のパワーダウンモードが解除される。そしてＥ５に示すようにウェイクアップ信号ＴＷＵＰがＨレベルになって、後段の上位層の論理回路がウェイクアップされる。
【０１６７】
即ち、第１の構成例では、パワーダウンコマンドが検出されたことだけを条件として、パワーダウンモードの設定が行われる。このため図１０の期間ＴＤ１、ＴＤ２を設定するための遅延回路が必要になってしまう。なぜならば、図１０のＡ４に示す差動信号線がＨレベルになるタイミングが、Ａ５に示すパルス信号ＰＤＰＬＳがＬレベルになるタイミングよりも遅くなってしまうと、図８の保持回路１２２がリセットされて、パワーダウンモードが解除されてしまうからである。そしてトランスミッタ回路側はレシーバ回路側の信号遅延の状態を知ることができないため、このような遅延回路を設けると、タイミング調整が複雑化し、シーケンス設計が難しくなる。
【０１６８】
これに対して第２の構成例では、図１７のＤ２に示すようにパワーダウンコマンドが検出されただけでは、パワーダウンモードの設定は行われず、Ｄ３、Ｄ４に示すように、パワーダウンコマンドの検出後、トランスミッタ回路がパワーダウン電圧を出力したことを条件に、パワーダウンモードの設定が行われる。即ち、パワーダウンコマンドが検出されたことを条件に、パワーダウンモード移行への準備を行い、パワーダウン電圧の出力を検出したことを条件に、パワーダウンモードに移行する。このようにすれば、第１の構成例では必要であった遅延回路は不要となり、タイミング調整が簡素化され、シーケンス設計を容易化できる。
【０１６９】
なお第２の構成例では、図１７のＤ８のタイミングではウェイクアップ信号ＴＷＵＰはＬレベルのままにしなければならない一方で、図１８のＥ５のタイミングでは、ウェイクアップ信号ＴＷＵＰをＨレベルにする必要がある。ところが図１７の期間ＴＡ１と図１８の期間ＴＡ２では、信号ＨＰＤＷは共にＬレベルであり、信号ＴＰＤＷは共にＨレベルであり、信号状態は同一になっている。また図１７のＤ８のタイミングと図１８のＥ５のタイミングとの間の期間では、クロックも停止しており、信号状態のみによって期間ＴＡ１と期間ＴＡ２を区別しなければならない。
【０１７０】
そこで第２の構成例では、図１６に示すような構成のウェイクアップ検出回路１３０を設けている。即ち第２の構成例では、ウェイクアップ検出回路１３０のＲＳフリップフロップ回路（ＮＡＮＤ１、ＮＡＮＤ２）が、ノードＮＡ、ＮＢの電圧状態を保持することで、図１７の期間ＴＡ１と図１８の期間ＴＡ２の区別を可能にしている。このようにウェイクアップ検出回路１３０は、パワーダウンコマンドが検出されてパワーダウン検出回路１１０の出力信号ＴＰＤＷがＨレベル（アクティブ）になった後に、差動信号線の電圧レベルがパワーダウン電圧（例えばＨレベル）から他の電圧レベル（例えば１Ｖ）に変化した場合に（信号ＨＰＤＷがＨレベルからＬレベルに変化した場合に）、ウェイクアップ信号ＴＷＵＰをＨレベル（アクティブ）にする回路になっている。このような回路にすれば、図１７のＤ８のタイミングでは、ウェイクアップ信号ＴＷＵＰはＨレベルにはならず、図１８のＥ５のタイミングでウェイクアップ信号ＴＷＵＰがＨレベルになるようになる。
【０１７１】
１４．第３の構成例
次に、本実施形態のトランスミッタ回路、レシーバ回路の詳細な第３の構成例について図１９を用いて説明する。なお図１９において、図８、図１６と同一符号の回路ブロックの構成及び動作は図８、図１６の第１、第２の構成例とほぼ同様であるため説明を省略する。
【０１７２】
図１９の第３の構成例が図１６の第２の構成例と異なる部分は、トランスミッタ回路の構成である。具体的には図１９では、トランスミッタ回路の電流駆動型ドライバ６０（第１、第２の電流源）が、Ｎ型（第１導電型）のトランジスタＴＲ１１Ａ、ＴＲ１２Ａと電流源ＩＨＳを含む。またＮ型（第１導電型）のトランジスタＴＲ１１Ｂ、ＴＲ１２Ｂと電流源ＩＬＳを含む。
【０１７３】
ここでトランジスタＴＲ１１Ａは、出力ノードＮＱＡと電流源ＩＨＳとの間に設けられる。具体的にはトランジスタＴＲ１１Ａは、そのゲート端子に入力信号ＤＩＮ＋が入力され、そのドレイン端子に出力ノードＮＱＡが接続され、そのソース端子に電流源ＩＨＳが接続される。トランジスタＴＲ１２Ａは、出力ノードＮＱＢと電流源ＩＨＳとの間に設けられる。具体的にはトランジスタＴＲ１２Ａは、そのゲート端子に入力信号ＤＩＮ−が入力され、そのドレイン端子に出力ノードＮＱＢが接続され、そのソース端子に電流源ＩＨＳが接続される。
【０１７４】
トランジスタＴＲ１１Ｂは、出力ノードＮＱＡと電流源ＩＬＳとの間に設けられる。具体的にはトランジスタＴＲ１１Ｂは、そのゲート端子に入力信号ＤＩＮ−が入力され、そのドレイン端子に出力ノードＮＱＡが接続され、そのソース端子に電流源ＩＬＳが接続される。トランジスタＴＲ１２Ｂは、出力ノードＮＱＢと電流源ＩＬＳとの間に設けられる。具体的にはトランジスタＴＲ１２Ｂは、そのゲート端子に入力信号ＤＩＮ＋が入力され、そのドレイン端子に出力ノードＮＱＢが接続され、そのソース端子に電流源ＩＬＳが接続される。
【０１７５】
電流源ＩＨＳは、トランジスタＴＲ１１Ａ及びＴＲ１２ＡとＶＳＳ（第１の電源）との間に設けられる。このＩＨＳは電流源ＩＬＳよりも大きな電流（例えば５００μＡ）を流すことができる電流源であり、例えばゲート端子に、第１の基準電圧が入力されるトランジスタなどにより構成できる。
【０１７６】
電流源ＩＬＳは、トランジスタＴＲ１１Ｂ及びＴＲ１２ＢとＶＳＳ（第１の電源）との間に設けられる。このＩＬＳは電流源ＩＨＳよりも小さな電流（例えば１００μＡ）を流すことができる電流源であり、例えばゲート端子に、第１の基準電圧よりも小さな第２の基準電圧が入力されるトランジスタなどにより構成できる。
【０１７７】
入力信号ＤＩＮ＋がアクティブ（Ｈレベル）になり、入力信号ＤＩＮ−が非アクティブ（Ｌレベル）になると、トランジスタＴＲ１１Ａ、ＴＲ１２Ｂがオンになり、トランジスタＴＲ１２Ａ、ＴＲ１１Ｂがオフになる。これによりＤＴＯ＋には大きな電流（例えば５００μＡ）が流れ、ＤＴＯ−には小さな電流（例えば１００μＡ）が流れるようになる。一方、入力信号ＤＩＮ＋が非アクティブになり、入力信号ＤＩＮ−がアクティブになると、トランジスタＴＲ１１Ａ、ＴＲ１２Ｂがオフになり、トランジスタＴＲ１２Ａ、ＴＲ１１Ｂがオンになる。これによりＤＴＯ＋には小さな電流が流れ、ＤＴＯ−には大きな電流が流れるようになる。
【０１７８】
なお図２０（Ａ）（Ｂ）（Ｃ）に、インバータ回路（反転回路）ＩＮＶ１Ａ、ＩＮＶ１Ｂの具体例を示す。図２０（Ａ）では、インバータ回路ＩＮＶ１Ａ（ＩＮＶ１Ｂ）は、ＶＤＤ、ＶＳＳ間に直列接続されたＮ型（第１導電型）のトランジスタＴＲ２０、ＴＲ２１により構成される。そしてトランジスタＴＲ２０のゲート端子にはＶＤＤ（第２の電源）が接続され、トランジスタＴＲ２１のゲート端子には入力ノードＮＩＡ（ＮＩＢ）が接続される。なおトランジスタＴＲ２０の代わりに負荷抵抗を用いてもよい。図２０（Ｂ）では、インバータ回路ＩＮＶ１Ａ（ＩＮＶ１Ｂ）は、ＶＤＤ、ＶＳＳ間に直列接続されたＰ型（第２導電型）のトランジスタＴＲ２２とＮ型（第１導電型）のトランジスタＴＲ２３により構成される。そしてトランジスタＴＲ２２、ＴＲ２３のゲート端子には入力ノードＮＩＡ（ＮＩＢ）が接続される。図２０（Ｃ）では、インバータ回路ＩＮＶ１Ａ（ＩＮＶ１Ｂ）は演算増幅器ＯＰにより構成される。演算増幅器ＯＰの第１の入力（マイナス側）には基準電圧ＶＲＥＦが入力され、第２の入力（マイナス側）には入力ノードＮＩＡ（ＮＩＢ）が接続される。
【０１７９】
図８、図１６、図１９において、トランジスタＴＲ４Ａ（ＴＲ４Ｂ）とインバータ回路ＩＮＶ１Ａ（ＩＮＶ１Ｂ）により構成される回路は、低インピーダンス生成回路として機能する。この低インピーダンス生成回路によって生成されたインピーダンス（Ｚ１）に、抵抗ＲＡ（ＲＢ）のインピーダンス（Ｚ２）を補完することで、ＤＴＯ＋（ＤＴＯ−）の差動信号線の特定インピーダンス（Ｚ０）と、レシーバ回路の入力インピーダンスとをインピーダンス整合（Ｚ０＝Ｚ１＋Ｚ２）させることができる。なお電子機器の種類に応じて、差動信号線の長さ等が変化し、差動信号線の特定インピーダンスが変化する場合がある。この場合には、抵抗ＲＡ（ＲＢ）を可変抵抗にすることが望ましい。このようにすれば、低インピーダンス生成回路（ＴＲ４Ａ及びＩＮＶ１Ａの回路、ＴＲ４Ｂ及びＩＮＶ１Ｂの回路）と抵抗ＲＡ（ＲＢ）とにより構成される回路を、インピーダンス調整回路として機能させることができる。そして、差動信号線の特定インピーダンスが変化しても、インピーダンス整合を行うことが可能になる。なお差動信号線の特定インピーダンスが低く、低インピーダンス生成回路の入力インピーダンスだけでインピーダンス整合を行うことができる場合等には、抵抗ＲＡ（ＲＢ）を設けない構成にしてもよい。
【０１８０】
１５．電子機器
図２１に本実施形態の電子機器の構成例を示す。この電子機器は本実施形態で説明したデータ転送制御装置５０２、５１２、５１４、５２０、５３０を含む。またベースバンドエンジン５００（広義には通信デバイス）、アプリケーションエンジン５１０（広義にはプロセッサ）、カメラ５４０（広義には撮像デバイス）、或いはＬＣＤ５５０（広義には表示デバイス）を含む。別の言い方をすれば図２１の電子機器は、ターゲット側データ転送制御装置５２０、５３０と、ターゲット側データ転送制御装置５２０、５３０にシリアルバスを介して接続されるホスト側データ転送制御装置５１４と、ターゲット側データ転送制御装置５２０、５３０にインターフェースバスを介して接続される１又は複数のデバイス５４０、５５０を含む。なおこれらの一部を省略する構成としてもよい。この構成によればカメラ機能とＬＣＤ（Liquid Crystal Display）の表示機能を有する携帯電話などを実現できる。但し本実施形態の電子機器は携帯電話には限定されず、デジタルカメラ、ＰＤＡ、電子手帳、電子辞書、或いは携帯型情報端末など種々の電子機器に適用できる。
【０１８１】
図２１に示すようにベースバンドエンジン５００に設けられたホスト側のデータ転送制御装置５０２と、アプリケーションエンジン５１０（グラフィックエンジン）に設けられたターゲット側のデータ転送制御装置５１２との間で、本実施形態で説明したシリアル転送が行われる。またアプリケーションエンジン５１０に設けられたホスト側のデータ転送制御装置５１４と、カメラインターフェース回路５２２を含むデータ転送制御装置５２０や、ＬＣＤインターフェース回路５３２を含むデータ転送制御装置５３０との間でも、本実施形態で説明したシリアル転送が行われる。
【０１８２】
図２１の構成によれば、従来の電子機器に比べて、ＥＭＩノイズを低減できる。またデータ転送制御装置の小規模化、省電力化を実現することで、電子機器の更なる省電力化を図れる。また電子機器が携帯電話である場合には、携帯電話の接続部分（ヒンジ部分）に通る信号線をシリアル信号線にすることが可能になり、実装の容易化を図れる。
【０１８３】
なお本発明は、上記実施形態で説明したものに限らず、種々の変形実施が可能である。例えば、明細書又は図面中の記載において広義や同義な用語（第１導電型、第２導電型、第１の電源、第２の電源、デバイス、クロック、データ転送、通信デバイス、プロセッサ、撮像デバイス、表示デバイス、シリアル信号線、クロック生成回路等）として引用された用語（Ｎ型、Ｐ型、ＶＳＳ、ＶＤＤ、ホスト側データ転送制御装置・ターゲット側データ転送制御装置、ストローブ、ＩＮ転送・ＯＵＴ転送、ベースバンドエンジン、アプリケーションエンジン、カメラ、ＬＣＤ、差動信号線、ＰＬＬ回路等）は、明細書又は図面中の他の記載においても広義や同義な用語に置き換えることができる。
【図面の簡単な説明】
【０１８４】
【図１】データ転送制御装置の構成例。
【図２】図２（Ａ）（Ｂ）は通常動作と第１のパワーダウンモードＭ１の説明図。
【図３】図３（Ａ）（Ｂ）は第２、第３のパワーダウンモードＭ１、Ｍ２の説明図。
【図４】パワーダウンモード設定の説明図。
【図５】ストローブ制御回路の構成例。
【図６】非同期転送の説明図。
【図７】トランスミッタ回路、レシーバ回路の構成例。
【図８】トランスミッタ回路、レシーバ回路の詳細な第１の構成例。
【図９】トランスミッタ回路、レシーバ回路の比較例。
【図１０】第１の構成例の動作を説明するための波形図。
【図１１】第１の構成例の動作を説明するための波形図。
【図１２】図１２（Ａ）（Ｂ）（Ｃ）は特殊コードを利用する手法の説明図。
【図１３】図１３（Ａ）（Ｂ）はクロック転送用のパワーダウンモードの設定や解除の手法の説明図。
【図１４】本実施形態のパワーダウン制御手法の説明図。
【図１５】本実施形態のパワーダウン制御手法の説明図。
【図１６】トランスミッタ回路、レシーバ回路の詳細な第２の構成例。
【図１７】第２の構成例の動作を説明するための波形図。
【図１８】第２の構成例の動作を説明するための波形図。
【図１９】トランスミッタ回路、レシーバ回路の詳細な第３の構成例。
【図２０】図２０（Ａ）（Ｂ）（Ｃ）はインバータ回路の詳細例。
【図２１】電子機器の構成例。
【符号の説明】
【０１８５】
１０  ホスト側データ転送制御装置、１２  ＰＬＬ回路、２０  トランシーバ、
２２、２４  ＯＵＴ転送用、クロック転送用のトランスミッタ回路、
２６、２８  ＩＮ転送用、ストローブ転送用のレシーバ回路、
３０  ターゲット側データ転送制御装置、４０  トランシーバ、
４２、４４  ＯＵＴ転送用、クロック転送用のレシーバ回路、
４６、４８  ＩＮ転送用、ストローブ転送用のトランスミッタ回路、
５０  トランスミッタ回路、６０  電流駆動型ドライバ、７０  電圧駆動型ドライバ、
８０  レシーバ回路、９０  電流・電圧変換回路、１００  コンパレータ、
１０２  レベルシフタ、１０４  シリアル／パラレル変換回路、  １０６  ＦＩＦＯ、
１１０  パワーダウン検出回路、１１２  コマンドデコーダ、
１１４  パワーダウンパルス生成回路、パワーダウン信号生成回路、
１２０  パワーダウン設定回路、１２２  保持回路、１２４  遅延回路、
１２６、１２８  レベルシフタ、１３０  ウェイクアップ検出回路、
２００  リンクコントローラ、２１０  インターフェース回路、２２０  ロジック回路、
２３０  パラレル／シリアル変換回路、２３４  分周回路、
２４０  シリアル／パラレル変換回路、２５０  内部レジスタ、
２６０  パワーダウン設定回路、３００  リンクコントローラ、
３１０  インターフェース回路、３２０  ロジック回路、
３３０  シリアル／パラレル変換回路、３３４  分周回路、
３４０  パラレル／シリアル変換回路、３４２  ストローブ制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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