(57)【要約】【課題】  比較回路において、電源電位ＶＤＤ等の変動が、電流出力Ｉｏｕｔに及ぼす悪影響を排除する。【解決手段】  第一のボルテージフォロワ部１は、入力電位Ｖｉｎを受け入れて入力電位に追随する電位（＝Ｖｉｎ）を出力し、第二のボルテージフォロワ部３は、基準電位Ｖｒｅｆを受け入れて入力電位に追随する電位（＝Ｖｒｅｆ）を出力し、電流減算部５は、比較回路の電源電位ＶＤＤと第一のボルテージフォロワ部１の出力電位（＝Ｖｉｎ）との電位差によって流れる電流量から、比較回路の電源電位ＶＤＤと第二のボルテージフォロワ部３の出力電位（＝Ｖｒｅｆ）との電位差によって流れる電流量を減算した値を比較結果（Ｉｏｕｔ）として出力する。【選択図】図１
2005236722.tif 000002
【特許請求の範囲】
【請求項１】
二信号を受け入れて、該二信号の電位差を電流量に変換し、前記二信号の比較結果として出力する比較回路であって、
前記二信号の何れか一方の信号を受け入れて、該一方の信号の入力電位に追随する電位を出力する第一のボルテージフォロワ部と、
前記二信号の他方の信号を受け入れて、該他方の信号の入力電位に追随する電位を出力する第二のボルテージフォロワ部と、
と、
前記比較回路の電源電位と前記第一のボルテージフォロワ部の出力電位との電位差によって流れる電流量から、前記比較回路の電源電位と前記第二のボルテージフォロワ部の出力電位との電位差によって流れる電流量を減算した値を前記比較結果として出力する電流減算部とを備えることを特徴とする比較回路。
【請求項２】
請求項１に記載の比較回路に於いて、
前記比較回路の電源電位と前記第一のボルテージフォロワ部の出力電位との電位差によって流れる電流量を設定する抵抗値と、
前記比較回路の電源電位と前記第二のボルテージフォロワ部の出力電位との電位差によって流れる電流量を設定する抵抗値とが等しいことを特徴とする比較回路。
【請求項３】
請求項項１に記載の比較回路に於いて、
前記第一のボルテージフォロワ部は、
被比較電位を受け入れるマイナス極性端子と、帰還電位を受け入れるプラス極性端子とを有するオペアンプと、
該オペアンプの出力を極性反転させて、前記プラス極性端子に出力する帰還反転部とを有し、
前記第二のボルテージフォロワ部は、
基準電位を受け入れるマイナス極性端子と、帰還電位を受け入れるプラス極性端子とを有するオペアンプと、
該オペアンプの出力を極性反転させて、前記プラス極性端子に出力する帰還反転部とを有することを特徴とする比較回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、移動体通信に於ける受信信号強度指標（ＲＳＳＩ；Ｒｅｃｅｉｖｅｒ  Ｓｉｇｎａｌ  Ｓｔｒｅｎｇｔｈ  Ｉｎｄｉｃａｔｏｒ）等に用いられる比較回路に関するものである。
【背景技術】
【０００２】
移動体通信等に於ける送受信機の送受信制御では、受信した信号の受信信号強度が所定のレベル範囲を満足しているか否かを測定することは、極めて重要な測定項目の一つである。受信信号強度が所定のレベル範囲を満足しているか否かは、送受信機が受信した受信信号の電位と、送受信機に内蔵されている基準信号発生回路によって生成される基準信号の電位を比較回路を用いて比較することによって実行される。その比較回路の一例について以下に説明する。
【０００３】
図３は、従来の比較回路の構成図である。
従来の比較回路は、ＮＭＯＳ型ＦＥＴ；ＭＮ１０１、ＮＭＯＳ型ＦＥＴ；ＭＮ１０２、ＮＭＯＳ型ＦＥＴ；ＭＮ１０３からなる差動増幅回路によって構成される。図に示すように保護回路の役目を果たすＰＭＯＳ型ＦＥＴ；ＭＰ１００を介して、ＮＭＯＳ型ＦＥＴ；ＭＮ１０１のドレインに電源電位ＶＤＤが印加され、ＮＭＯＳ型ＦＥＴ；ＭＮ１０１のソースとＮＭＯＳ型ＦＥＴ；ＭＮ１０２のソースとが、定電流源の役目を果たすＮＭＯＳ型ＦＥＴ；ＭＮ１０３のドレインに接続されている。このＮＭＯＳ型ＦＥＴ；ＭＮ１０３のソースは、接地されている。
【０００４】
この比較回路では、ＮＭＯＳ型ＦＥＴ；ＭＮ１０１のゲートに印加される入力電位Ｖｉｎと、ＮＭＯＳ型ＦＥＴ；ＭＮ１０２のゲートに印加される基準電位Ｖｒｅｆが比較され、その結果が電流出力ＩｏｕｔとしてＮＭＯＳ型ＦＥＴ；ＭＮ１０２のドレインから出力される。
【０００５】
ここで、入力電位Ｖｉｎは、送受信機が受信した信号の電位であり、基準電位Ｖｒｅｆは、送受信機に内蔵されている基準信号レベル発生回路によって生成される基準信号の電位である。また、電流出力Ｉｏｕｔは、入力電位Ｖｉｎと基準電位Ｖｒｅｆとの電位差が電流量に変換された値である。
【０００６】
図に示す差動増幅器の動作原理より、ＮＭＯＳ型ＦＥＴ；ＭＮ１０１を流れる電流量Ｉ１とＮＭＯＳ型ＦＥＴ；ＭＮ１０２を流れる電流量Ｉ２との和は、ＮＭＯＳ型ＦＥＴ；ＭＮ１０３を流れる電流量Ｉ０に等しく（Ｉ１＋Ｉ２＝Ｉ０）、且つ、この電流量Ｉ０は、定電流量となる。又図に示すようにＮＭＯＳ型ＦＥＴ；ＭＮ１０２を流れる電流量Ｉ２は、電流出力Ｉｏｕｔに等しく、この差動増幅回路に印加される電源電位は、ＶＤＤであり、ＮＭＯＳ型ＦＥＴ；ＭＮ１０３のゲートには所定のバイアス電位ＢＩＡＳが印加される。
【０００７】
以上説明した、従来の比較回路に於いて、入力電位Ｖｉｎと基準電位Ｖｒｅｆとの関係がＶｉｎ＜Ｖｒｅｆの場合には、ＮＭＯＳ型ＦＥＴ；ＭＮ１０１を流れる電流量Ｉ１とＮＭＯＳ型ＦＥＴ；ＭＮ１０２を流れる電流量Ｉ２との関係は、Ｉ１＜Ｉ２となり、Ｉｏｕｔ＝Ｉ２＞Ｉ０／２となる。逆に、入力電位Ｖｉｎと基準電位Ｖｒｅｆとの関係がＶｉｎ＞Ｖｒｅｆの場合には、ＮＭＯＳ型ＦＥＴ；ＭＮ１０１を流れる電流量Ｉ１とＮＭＯＳ型ＦＥＴ；ＭＮ１０２を流れる電流量Ｉ２との関係は、Ｉ１＞Ｉ２となるので、Ｉｏｕｔ＝Ｉ２＜Ｉ０／２となる。従って、電流出力Ｉｏｕｔの電流量を監視することによって入力電位Ｖｉｎと基準電位Ｖｒｅｆの比較結果を知ることが出来る。
【０００８】
しかしながら、上記従来の比較回路では、電源電位ＶＤＤの変動や、バイアス電位ＢＩＡＳの変動が、即ち、電流量Ｉ１の変動に繋がり、ＮＭＯＳ型ＦＥＴ；ＭＮ１０３を飽和領域で動作させるためのドレイン・ソース間電位差Ｖｄｓを確保出来なく成ってしまう場合が発生しやすい。その結果ＮＭＯＳ型ＦＥＴ；ＭＮ１０３が非飽和領域で動作することに成ってしまい、飽和領域で動作している場合に比較して定電流源の役目を果たすＮＭＯＳ型ＦＥＴ；ＭＮ１０３を流れる電流量Ｉ０の電流値が小さくなってしまう。即ち、電源電位ＶＤＤの変動や、バイアス電位ＢＩＡＳの変動が、電流出力Ｉｏｕｔの変動に繋がることになり比較結果に悪影響を及ぼすことになる。
【０００９】
このように、電源電位ＶＤＤの変動や、バイアス電位ＢＩＡＳの変動が、従来の比較回路の特性に及ぼす影響は無視出来ない。そのため、電源電位ＶＤＤの変動や、バイアス電位ＢＩＡＳの変動が、熱雑音などによって発生する場合の対処法なども種々公開されている（例えば特許文献１）。
【特許文献１】特開２００２−２６７００号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明が解決しようとする問題点は、従来の比較回路では、電源電位ＶＤＤの変動や、バイアス電位ＢＩＡＳの変動が、電流出力Ｉｏｕｔの変動に繋がり、比較結果に悪影響を及ぼすことになる点である。
【課題を解決するための手段】
【００１１】
被比較信号となる入力電位Ｖｉｎを受け入れる、ボルテージフォロワ回路から成る第一のボルテージフォロワ部と、基準信号となる基準電位Ｖｒｅｆを受け入れる、ボルテージフォロワ回路から成る第二のボルテージフォロワ部と、比較回路の電源電位と第一のボルテージフォロワ部の出力電位との電位差によって流れる電流量から、比較回路の電源電位と第二のボルテージフォロワ部の出力電位との電位差によって流れる電流量を減算した値を比較結果として出力する電流減算部とを備えることを最も大きな特徴とする。
【発明の効果】
【００１２】
第一のボルテージフォロワ回路を介して入力電位Ｖｉｎを受け入れ、第二のボルテージフォロワ回路を介して基準電位Ｖｒｅｆを受け入れるので、その出力電位は、電源電位ＶＤＤの変動等の影響を受けにくいため、電源電位ＶＤＤが変動しても、第一のボルテージフォロワ回路の出力電位は、入力電位Ｖｉｎに等しくなり、第二のボルテージフォロワ回路の出力電位は、基準電位Ｖｒｅｆに等しくなる。更に、比較回路の電源電位ＶＤＤと第一のボルテージフォロワ部の出力電位との電位差によって流れる電流量（ＶＤＤ−Ｖｉｎ）／Ｒ１から、比較回路の電源電位と第二のボルテージフォロワ部の出力電位との電位差によって流れる電流量（ＶＤＤ−Ｖｒｅｆ）／Ｒ２を減算した値を比較結果として出力するため、Ｒ１＝Ｒ２と設定すると、出力電流量はＶＤＤに無関係になる。従って、電源電位ＶＤＤや、バイアス電位ＢＩＡＳが変動しても、出力電位の変動は抑制され、比較結果に与える影響が少なくなるという効果を得る。
【発明を実施するための最良の形態】
【００１３】
マイナス極性端子から被比較電位を受け入れて、その出力電位を極性反転させてプラス極性端子に帰還させるオペアンプを用いて第一のボルテージフォロワ部を構成し、マイナス極性端子から基準電位を受け入れて、その出力電位を極性反転させてプラス極性に帰還させるオペアンプを用いて第二のボルテージフォロワ部を構成することによって部品点数の増加を最小限度に抑えて実現することが出来た。
【実施例１】
【００１４】
図１は、本発明による比較回路の回路構成図である。
図に示すように、本発明による比較回路は、第一のボルテージフォロワ部１と、第一の電位・電流変換部２と、第二のボルテージフォロワ部３と、第二の電位・電流変換部４と、電流減算部５とを備える。
【００１５】
第一のボルテージフォロワ部１は、被比較電位を受け入れて、該比較電位に略々等しい出力電位を第一の電位・電流変換部２に印加する部分である。その内部にはボルテージフォロア回路を含んでいる。このボルテージフォロア回路について説明する。
【００１６】
図２は、ボルテージフォロワ回路の説明図である。
（ａ）は、ボルテージフォロワ回路の基本回路構成であり、（ｂ）は、本発明に於いて用いられるボルテージフォロワ回路の回路構成である。
【００１７】
（ａ）に示すように、ボルテージフォロワ回路の基本回路構成では、オペアンプＯＰの（＋）端子に入力電位Ｖｉｎを入力し、その出力電位ＶｏｕｔをオペアンプＯＰの（−）端子に帰還させることによって構成される。このようにすると（＋）端子の電位と（−）端子との電位差が０、かつ、ボルテージフォロワ回路の増幅率が１となり、出力電位Ｖｏｕｔは、入力電位Ｖｉｎに追随（Ｖｉｎ＝Ｖｏｕｔ）することになる。ボルテージフォロワ回路では、オペアンプＯＰの増幅率が極めて大きいため、不飽和領域が狭くなり、電源電位の変動に関わらず、Ｖｉｎ＝Ｖｏｕｔの関係を維持しやすくなる。
【００１８】
本発明に於いて用いられるボルテージフォロワ回路（ｂ）では、オペアンプＯＰの（−）端子に入力電位Ｖｉｎを入力し、その出力電位Ｖｏｕｔが、ＮＭＯＳ型ＦＥＴ；ＭＮ１のゲート端子に供給される。このＮＭＯＳ型ＦＥＴ；ＭＮ１のドレイン端子は、抵抗Ｒ１を介して電源電位ＶＤＤに接続され、ソース端子は接地され、そのドレイン端子とソース端子の間には、ドレイン電流量Ｉ（＝（Ｖｄｄ−Ｖｎｅａｒ）／Ｒ１）が流れている。
【００１９】
出力電位Ｖｏｕｔは、帰還反転部１−１（ＮＭＯＳ型ＦＥＴ；ＭＮ１）によって極性反転され、ドレイン端子にドレイン電位Ｖｎｅａｒとなって現れる。このドレイン電位ＶｎｅａｒがオペアンプＯＰの（＋）端子に帰還される。
【００２０】
ここで入力電位Ｖｉｎの増加は、出力電位Ｖｏｕｔの減少に繋がり、出力電位Ｖｏｕｔの減少は、ドレイン電位Ｖｎｅａｒの増加に繋がるため、オペアンプＯＰの（−）端子に於ける電位の増減に、オペアンプＯＰの（＋）端子に於ける電位の増減が追随することになる。その結果ＮＭＯＳ型ＦＥＴ；ＭＮ１のドレイン電流量Ｉ＝（Ｖｄｄ−Ｖｎｅａｒ）／Ｒ１に於いて、ＶｄｄとＲ１とを所定の値に設定することによって（ｂ）に示す回路はボルテージフォロワ回路を構成することになる。この場合には、Ｖｎｅａｒ＝Ｖｏｕｔ＝Ｖｉｎとなるので、ＮＭＯＳ型ＦＥＴ；ＭＮ１のドレイン電流量Ｉ＝（Ｖｄｄ−Ｖｉｎ）／Ｒ１となる。
【００２１】
再度図１に戻って、第一のボルテージフォロワ部１は、被比較電位（入力Ｖｉｎ）を受け入れて、該被比較電位（入力Ｖｉｎ）に等しい出力電位Ｖｏｕｔ１を第一の電位・電流変換部２に供給する部分である。
第一のボルテージフォロワ部１は、図２（ｂ）を用いて説明したボルテージフォロワ回路（ｂ）と同様に、オペアンプＯＰ１の（−）端子に入力電位Ｖｉｎを入力し、その出力電位Ｖｏｕｔ１が、ＮＭＯＳ型ＦＥＴ；ＭＮ１のゲート端子に供給される。又、このＮＭＯＳ型ＦＥＴ；ＭＮ１のドレイン端子は、抵抗Ｒ１を介して電源電位ＶＤＤに接続され、ソース端子は接地されている。従って、抵抗Ｒ１を流れる電流量Ｉは、
Ｉ＝（（Ｖｄｄ−Ｖｉｎ）／Ｒ１）・・・・・・・・・・・・（１式）
となる。
【００２２】
この電流量Ｉは、ＮＭＯＳ型ＦＥＴ；ＭＮ１のドレイン電流量Ｉ１と、後に説明する電流減算部５が構成されることによって、第二の電位・電流変換部４へ分流する電流量Ｉ２を加算した電流量であるから、ドレイン電流量Ｉ１は、
Ｉ１＝（（Ｖｄｄ−Ｖｉｎ）／Ｒ１）−Ｉ２・・・・・・・（２式）
となる。
更に、第一のボルテージフォロワ部１の出力電位Ｖｏｕｔ１は、第一の電位・電流変換部２に供給される。
【００２３】
第一の電位・電流変換部２は、第一のボルテージフォロワ部１の出力電位を電流量に変換する部分であり、ＮＭＯＳ型ＦＥＴ；ＭＮ３によって構成される。そのゲート端子には、第一のボルテージフォロワ部１の出力電位Ｖｏｕｔ１が供給され、そのドレイン端子は、比較回路の出力端子に接続され、そのソース端子は接地される。ゲート端子には、第一のボルテージフォロワ部１の出力電位Ｖｏｕｔ１が供給されているので、このＮＭＯＳ型ＦＥＴ；ＭＮ３のドレイン電流量は、上記（２式）で表される、ＮＭＯＳ型ＦＥＴ；ＭＮ１のドレイン電流量Ｉ１＝（（Ｖｄｄ−Ｖｉｎ）／Ｒ１）−Ｉ２と等しく成る。
【００２４】
第二のボルテージフォロワ部３は、基準電位Ｖｒｅｆを受け入れて、該基準電位Ｖｒｅｆに等しい出力電位を第二の電位・電流変換部４に供給する部分である。
第二のボルテージフォロワ部３は、図２（ｂ）を用いて説明したボルテージフォロワ回路（ｂ）と同様に、オペアンプＯＰ２の（−）端子に基準電位Ｖｒｅｆを入力し、その出力電位Ｖｏｕｔ２が、ＮＭＯＳ型ＦＥＴ；ＭＮ２のゲート端子に供給される。このＮＭＯＳ型ＦＥＴ；ＭＮ２のドレイン端子は、抵抗Ｒ２を介して電源電位ＶＤＤに接続され、ソース端子は接地されている。従って、そのドレイン端子とソース端子の間に流れるドレイン電流量Ｉ３は、
Ｉ３＝（（Ｖｄｄ−Ｖｒｅｆ）／Ｒ２）・・・・・・・・・・（３式）
となる。更に、第二のボルテージフォロワ部３の出力電位Ｖｏｕｔ２は、第二の電位・電流変換部４に供給される。
【００２５】
第二の電位・電流変換部４は、第二のボルテージフォロワ部３の出力電位を電流量に変換する部分であり、ＮＭＯＳ型ＦＥＴ；ＭＮ４から構成される。そのゲート端子には、第二のボルテージフォロワ部３の出力電位Ｖｏｕｔ２が供給され、そのドレイン端子は、後に説明する電流減算部５が構成されることによって、ＮＭＯＳ型ＦＥＴ；ＭＮ１のドレインに接続され、そのソース端子は接地される。ゲート端子に第二のボルテージフォロワ部３の出力電位Ｖｏｕｔが供給されているので、このＮＭＯＳ型ＦＥＴ；ＭＮ３のドレイン電流量は、上記（３式）で表されるＮＭＯＳ型ＦＥＴ；ＭＮ１のドレイン電流量Ｉ３＝（（Ｖｄｄ−Ｖｒｅｆ）／Ｒ２）に等しくなる。更に、このＮＭＯＳ型ＦＥＴ；ＭＮ１のドレイン電流量Ｉ３は、後に説明する電流減算部５が構成されることによって、上記Ｉ２に等しくなる。
【００２６】
電流減算部５は、比較回路の電源電位ＶＤＤと第一のボルテージフォロワ部１の出力電位（＝Ｖｉｎ）との電位差によって流れる電流量Ｉ＝（ＶＤＤ−Ｖｉｎ）／Ｒ１から、比較回路の電源電位ＶＤＤと第二のボルテージフォロワ部３の出力電位（＝Ｖｒｅｆ）との電位差によって流れる電流量Ｉ３＝（ＶＤＤ−Ｖｒｅｆ）／Ｒ２を減算した値を比較結果（電流出力Ｉｏｕｔ）として出力する部分である。
この電流減算部５は、ＮＭＯＳ型ＦＥＴ；ＭＮ１のドレイン端子とＮＭＯＳ型ＦＥＴ；ＭＮ４のドレイン端子とを接続することによって自ずと構成される。電流減算部５が構成されることによって、第二の電位・電流変換部４を流れる電流量Ｉ３はＩ２に等しくり
Ｉ＝Ｉ１＋Ｉ３・・・・・・・・・・・・・・・・・・・・・（４式）
となる。
【００２７】
従って、Ｉ＝（Ｖｄｄ−Ｖｉｎ）／Ｒ１・・・（１式）、Ｉ１＝（（Ｖｄｄ−Ｖｉｎ）／Ｒ１）−Ｉ２・・・（２式）、Ｉ３＝（（Ｖｄｄ−Ｖｒｅｆ）／Ｒ２）・・・（３式）、及びＩ＝Ｉ１＋Ｉ３・・・（４式）から
Ｉ１＝（（Ｖｄｄ−Ｖｉｎ）／Ｒ１）−（（Ｖｄｄ−Ｖｒｅｆ）／Ｒ２）・・（４式）
となる。
（４式）に於いて、Ｒ１＝Ｒ２とすると、
Ｉ１＝（Ｖｒｅｆ−Ｖｉｎ）／Ｒ１・・・・・・・・・・・・・・・・・（５式）
を得る。
【００２８】
この（５式）は、第一の電位・電流変換部２の出力であるＩｏｕｔに等しい。この（５式）から、本発明による比較回路の電流出力Ｉｏｕｔは、電源電位ＶＤＤや、バイアス電位ＢＩＡＳの変動に無関係になることがわかる。
即ち、本発明では、ボルテージフォロワ回路を介して入力電位Ｖｉｎ、及び基準電位Ｖｒｅｆを受け入れるので、その出力は、電源電位ＶＤＤや、バイアス電位ＢＩＡＳの変動の影響を受けにくく、電源電位ＶＤＤや、バイアス電位ＢＩＡＳが変動しても、出力変動は抑制され、比較結果に与える影響が少なくなるという効果を得る。
【産業上の利用可能性】
【００２９】
上記説明では、本発明による比較回路の適用対象として移動体通信に於ける受信信号強度指標（ＲＳＳＩ）に限定して説明したため、比較すべき２信号を入力電位Ｖｉｎと基準電位Ｖｒｅｆとに限定して説明したが、本発明は、この例に限定されるものではない。即ち、比較すべき２信号の一方が基準電位である必要はなく、双方が変動する電位であっても良い。
【図面の簡単な説明】
【００３０】
【図１】本発明による比較回路の回路構成図である。
【図２】ボルテージフォロワ回路の説明図である。
【図３】従来の比較回路の構成図である。
【符号の説明】
【００３１】
１    第一のボルテージフォロワ部
２    第一の電位・電流変換部
３    第二のボルテージフォロワ部
４    第二の電位・電流変換部
５    電流減算部
ＶＤＤ    電源電位
Ｖｉｎ    入力電位
Ｖｒｅｆ    基準電位
Ｉｏｕｔ    電流出力
ＯＰ１    オペアンプ
ＯＰ２    オペアンプ
ＭＮ１    ＮＭＯＳ型ＦＥＴ
ＭＮ２    ＮＭＯＳ型ＦＥＴ
ＭＮ３    ＮＭＯＳ型ＦＥＴ
ＭＮ４    ＮＭＯＳ型ＦＥＴ
Ｖｏｕｔ１    オペアンプＯＰ１の出力電位
Ｖｏｕｔ２    オペアンプＯＰ２の出力電位
Ｖｎｅａｒ１    ＮＭＯＳ型ＦＥＴ・ＭＮ１のドレイン電位
Ｖｎｅａｒ２    ＮＭＯＳ型ＦＥＴ・ＭＮ２のドレイン電位
【図１】
2005236722.tif 000003
【図２】
2005236722.tif 000004
【図３】
2005236722.tif 000005