(57)【要約】【課題】  従来と比べて活性化率を向上ささることができる半導体装置の作製方法を提供する。【解決手段】  半導体層３ａの上方で、不純物元素を含む原料ガス、及び半導体層３ａを構成する元素と同等以上の大きさの元素を含む補償ガスを用いてプラズマを生成することにより、半導体層３ａに不純物イオンを導入すると同時に、半導体層３ａに該半導体層を構成する元素と同等以上の大きさの元素からなる欠陥形成用イオンを導入して欠陥を生じさせる。次いで半導体層３ａを熱処理することにより不純物イオンを活性化する。このとき半導体層３ａには欠陥が生じているため不純物の活性化率は向上する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
半導体層に不純物イオン及び該半導体層を構成する元素と同等以上の大きさの希ガス元素、Ｓｉ、Ｇｅのうちの少なくとも一つの元素からなる欠陥形成用イオンを導入する工程と、
前記半導体層を熱処理する工程と
を具備することを特徴とする半導体装置の作製方法。
【請求項２】
半導体層に不純物イオンを導入すると同時に、前記半導体層に、該半導体層を構成する元素と同等以上の大きさの希ガス元素、Ｓｉ及びＧｅのうちの少なくとも一つからなる欠陥形成用イオンを導入して欠陥を生じさせる工程と、
前記半導体層を熱処理する工程と
を具備することを特徴とする半導体装置の作製方法。
【請求項３】
半導体層に不純物イオンを導入する工程と、
前記半導体層に、該半導体層を構成する元素と同等以上の大きさの希ガス元素、Ｓｉ及びＧｅのうちの少なくとも一つからなる欠陥形成用イオンを導入して欠陥を生じさせる工程と、
前記半導体層を熱処理する工程と
を具備することを特徴とする半導体装置の作製方法。
【請求項４】
不純物元素を含む原料ガス、及び半導体層を構成する元素と同等以上の大きさの希ガス元素、Ｓｉ、Ｇｅのうちの少なくとも一つを含む補償ガスを用いてプラズマを生成することにより、前記半導体層に不純物イオンをドーピングすると同時に、前記半導体層に前記希ガス元素、Ｓｉ、Ｇｅのうちの少なくとも一つからなる欠陥形成用イオンをドーピングして欠陥を生じさせる工程と、
前記半導体層を熱処理する工程と
を具備することを特徴とする半導体装置の作製方法。
【請求項５】
不純物元素を含む原料ガス、及び半導体層を構成する元素と同等以上の大きさの希ガス元素、Ｓｉ、Ｇｅのうちの少なくとも一つを含む補償ガスを用いてプラズマを生成し、該プラズマから、前記半導体層に不純物イオンを加速させてドーピングすると同時に、前記半導体層に前記希ガス元素、Ｓｉ、Ｇｅのうちの少なくとも一つからなる欠陥形成用イオンを加速させてドーピングすることにより該半導体層に欠陥を生じさせる工程と、
前記半導体層を熱処理する工程と
を具備することを特徴とする半導体装置の作製方法。
【請求項６】
請求項１乃至５のいずれか一項において、前記熱処理する際の温度は３００℃以下であることを特徴とする半導体装置の作製方法。
【請求項７】
請求項１乃至５のいずれか一項において、前記熱処理する工程は、該熱処理により前記不純物イオンを活性化する工程であることを特徴とする半導体装置の作製方法。
【請求項８】
請求項７において、前記熱処理する際の温度は４００℃以上５００℃以下であることを特徴とする半導体装置の作製方法。
【請求項９】
半導体層に不純物イオン及び該半導体層を構成する元素と同等以上の大きさの希ガス元素からなる欠陥形成用イオンを導入する工程と、
前記半導体層を熱処理することにより、前記不純物イオンを活性化すると共に該半導体層中の前記欠陥形成用イオンを除去する工程と
を具備することを特徴とする半導体装置の作製方法。
【請求項１０】
半導体層に不純物イオンを導入すると同時に、前記半導体層に、該半導体層を構成する元素と同等以上の大きさの希ガス元素からなる欠陥形成用イオンを導入して欠陥を生じさせる工程と、
前記半導体層を熱処理することにより、前記不純物イオンを活性化すると共に該半導体層中の前記欠陥形成用イオンを除去する工程と
を具備することを特徴とする半導体装置の作製方法。
【請求項１１】
半導体層に不純物イオンを導入する工程と、
前記半導体層に、該半導体層を構成する元素と同等以上の大きさの希ガス元素からなる欠陥形成用イオンを導入して欠陥を生じさせる工程と、
前記半導体層を熱処理することにより、前記不純物イオンを活性化すると共に該半導体層中の前記欠陥形成用イオンを除去する工程と
を具備することを特徴とする半導体装置の作製方法。
【請求項１２】
不純物元素を含む原料ガス、及び半導体層を構成する元素と同等以上の大きさの希ガス元素を含む補償ガスを用いてプラズマを生成することにより、前記半導体層に不純物イオンをドーピングすると同時に、前記半導体層に前記希ガス元素からなる欠陥形成用イオンをドーピングして欠陥を生じさせる工程と、
前記半導体層を熱処理することにより、前記不純物イオンを活性化すると共に該半導体層中の前記欠陥形成用イオンを除去する工程と
を具備することを特徴とする半導体装置の作製方法。
【請求項１３】
不純物元素を含む原料ガス、及び半導体層を構成する元素と同等以上の大きさの希ガス元素を含む補償ガスを用いてプラズマを生成し、該プラズマから、前記半導体層に不純物イオンを加速させてドーピングすると同時に、前記半導体層に前記希ガス元素からなる欠陥形成用イオンを加速させてドーピングすることにより該半導体層に欠陥を生じさせる工程と、
前記半導体層を熱処理することにより、前記不純物イオンを活性化すると共に該半導体層中の前記欠陥形成用イオンを除去する工程と
を具備することを特徴とする半導体装置の作製方法。
【請求項１４】
請求項９乃至１３のいずれか一項において、前記熱処理する際の温度は５００℃以上であることを特徴とする半導体装置の作製方法。
【請求項１５】
半導体層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極をマスクとして、前記半導体層に不純物イオン及び該半導体層を構成する元素と同等以上の大きさの希ガス元素、Ｓｉ、Ｇｅのうちの少なくとも一つの元素からなる欠陥形成用イオンを導入する工程と、
前記半導体層を熱処理する工程と
を具備することを特徴とする半導体装置の作製方法。
【請求項１６】
請求項１５において、前記半導体層に不純物イオン及び欠陥形成用イオンを導入する工程は、半導体層に不純物イオンを導入すると同時に、前記半導体層に、該半導体層を構成する元素と同等以上の大きさの希ガス元素、Ｓｉ及びＧｅのうちの少なくとも一つからなる欠陥形成用イオンを導入して欠陥を生じさせる工程であることを特徴とする半導体装置の作製方法。
【請求項１７】
請求項１５において、前記半導体層に不純物イオン及び欠陥形成用イオンを導入する工程は、前記半導体層に不純物イオンを導入する工程と、前記半導体層に、該半導体層を構成する元素と同等以上の大きさの希ガス元素、Ｓｉ及びＧｅのうちの少なくとも一つからなる欠陥形成用イオンを導入して欠陥を生じさせる工程とを有することを特徴とする半導体装置の作製方法。
【請求項１８】
請求項１５において、前記半導体層に不純物イオン及び欠陥形成用イオンを導入する工程は、不純物元素を含む原料ガス、及び半導体層を構成する元素と同等以上の大きさの希ガス元素、Ｓｉ、Ｇｅのうちの少なくとも一つを含む補償ガスを用いてプラズマを生成することにより、前記半導体層に不純物イオンをドーピングすると同時に、前記半導体層に前記希ガス元素、Ｓｉ、Ｇｅのうちの少なくとも一つからなる欠陥形成用イオンをドーピングして欠陥を生じさせる工程であることを特徴とする半導体装置の作製方法。
【請求項１９】
請求項１５において、前記半導体層に不純物イオン及び欠陥形成用イオンを導入する工程は、不純物元素を含む原料ガス、及び半導体層を構成する元素と同等以上の大きさの希ガス元素、Ｓｉ、Ｇｅのうちの少なくとも一つを含む補償ガスを用いてプラズマを生成し、該プラズマから、前記半導体層に不純物イオンを加速させてドーピングすると同時に、前記半導体層に前記希ガス元素、Ｓｉ、Ｇｅのうちの少なくとも一つからなる欠陥形成用イオンを加速させてドーピングすることにより該半導体層に欠陥を生じさせる工程であることを特徴とする半導体装置の作製方法。
【請求項２０】
請求項１５乃至１９のいずれか一項において、前記熱処理する際の温度は３００℃以下であることを特徴とする半導体装置の作製方法。
【請求項２１】
請求項１５乃至１９のいずれか一項において、前記熱処理する工程は、該熱処理により前記不純物イオンを活性化してソース領域の拡散層及びドレイン領域の拡散層を形成する工程であることを特徴とする半導体装置の作製方法。
【請求項２２】
請求項２１において、前記熱処理する際の温度は４００℃以上５００℃以下であることを特徴とする半導体装置の作製方法。
【請求項２３】
請求項１５乃至１９のいずれか一項において、前記半導体層、前記ゲート絶縁膜及び前記ゲート電極は、プラスチック基板上、プラスチック基板の上方、ガラス基板上又はガラス基板の上方に形成されていることを特徴とする半導体装置の作製方法。
【請求項２４】
半導体層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極をマスクとして、前記半導体層に不純物イオン及び該半導体層を構成する元素と同等以上の大きさの希ガス元素からなる欠陥形成用イオンを導入する工程と、
前記半導体層を熱処理することにより前記不純物イオンを活性化してソース領域の拡散層及びドレイン領域の拡散層を形成すると共に前記拡散層中の前記欠陥形成用イオンを除去する工程と
を具備することを特徴とする半導体装置の作製方法。
【請求項２５】
請求項２４において、前記半導体層に不純物イオン及び欠陥形成用イオンを導入する工程は、半導体層に不純物イオンを導入すると同時に、前記半導体層に、該半導体層を構成する元素と同等以上の大きさの希ガス元素からなる欠陥形成用イオンを導入して欠陥を生じさせる工程であることを特徴とする半導体装置の作製方法。
【請求項２６】
請求項２４において、前記半導体層に不純物イオン及び欠陥形成用イオンを導入する工程は、前記半導体層に不純物イオンを導入する工程と、前記半導体層に、該半導体層を構成する元素と同等以上の大きさの希ガス元素からなる欠陥形成用イオンを導入して欠陥を生じさせる工程とを有することを特徴とする半導体装置の作製方法。
【請求項２７】
請求項２４において、前記半導体層に不純物イオン及び欠陥形成用イオンを導入する工程は、不純物元素を含む原料ガス、及び半導体層を構成する元素と同等以上の大きさの希ガス元素を含む補償ガスを用いてプラズマを生成することにより、前記半導体層に不純物イオンをドーピングすると同時に、前記半導体層に前記希ガス元素からなる欠陥形成用イオンをドーピングして欠陥を生じさせる工程であることを特徴とする半導体装置の作製方法。
【請求項２８】
請求項２４において、前記半導体層に不純物イオン及び欠陥形成用イオンを導入する工程は、不純物元素を含む原料ガス、及び半導体層を構成する元素と同等以上の大きさの希ガス元素を含む補償ガスを用いてプラズマを生成し、該プラズマから、前記半導体層に不純物イオンを加速させてドーピングすると同時に、前記半導体層に前記希ガス元素からなる欠陥形成用イオンを加速させてドーピングすることにより該半導体層に欠陥を生じさせる工程であることを特徴とする半導体装置の作製方法。
【請求項２９】
請求項２４乃至２８のいずれか一項において、前記熱処理する際の温度は５００℃以上であることを特徴とする半導体装置の作製方法。
【請求項３０】
請求項７乃至１４、２１及び２２、２４乃至２９のいずれか一項において、
前記不純物イオンを活性化する工程は前記半導体層の結晶性を向上させる工程を兼ねることを特徴とする半導体装置の作製方法。
【請求項３１】
請求項１〜２９のいずれか一項において、
前記不純物はボロンであることを特徴とする半導体装置の作製方法。
【請求項３２】
請求項４、５、１２、１３、１８、１９、２７及び２８のいずれか一項において、
前記プラズマ中において、前記不純物イオンに対する前記欠陥形成用イオンの割合は１０〜５０％であることを特徴とする半導体装置の作製方法。
【請求項３３】
請求項１乃至３２のいずれか一項において、
前記半導体層は多結晶シリコン層であり、
前記希ガス元素はＡｒ、Ｋｒ及びＸｅであることを特徴とする半導体装置の作製方法。
【請求項３４】
不純物イオンが半導体層に導入された拡散層を具備し、
前記拡散層は、前記半導体層を構成する元素と同等以上の大きさの希ガス元素からなる欠陥形成用イオン及び不純物イオンそれぞれが導入された後、前記不純物イオンを活性化するために熱処理することにより形成されていることを特徴とする半導体装置。
【請求項３５】
請求項３４において、前記欠陥形成用イオンは、前記半導体層を熱処理することにより除去されていることを特徴とする半導体装置。
【請求項３６】
請求項３４又は３５において、
前記半導体層は多結晶シリコン層であり、
前記欠陥形成用イオンはＡｒ、Ｋｒ及びＸｅからなる群から選ばれた一種類又は複数種類のイオンであることを特徴とする半導体装置。
【請求項３７】
半導体層と、
前記半導体層に不純物イオンを導入することにより形成されたソース領域及びドレイン領域と、
前記半導体層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と
を具備し、
前記ソース領域及び前記ドレイン領域は、前記半導体層を構成する元素と同等以上の大きさの希ガス元素からなる欠陥形成用イオン及び不純物イオンそれぞれが導入された後、前記不純物イオンを活性化するために熱処理することにより形成されていることを特徴とする半導体装置。
【請求項３８】
請求項３７において、前記欠陥形成用イオンは、前記熱処理により前記ソース領域及び前記ドレイン領域から除去されていることを特徴とする半導体装置。
【請求項３９】
請求項３４〜３８のいずれか一項において、
前記不純物はボロンであることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は薄膜トランジスタ（以下ＴＦＴと記載）で構成された回路を有する半導体装置の作製方法及び半導体装置に関する。尚本明細書において半導体装置とは、半導体特性を利用して機能する装置全般を指し、また本発明により作製される半導体装置は、ＴＦＴを用いて構成される半導体集積回路（マイクロプロセッサ、信号処理回路又は高周波回路等）を有する液晶表示装置、発光表示装置及び電子機器を範疇に含んでいる。
【背景技術】
【０００２】
トランジスタを形成する際に、半導体膜であるポリシリコン膜に不純物を注入し、熱処理を行って不純物を活性化させることにより、ポリシリコン膜に導電性を持たせることが頻繁に行われている。例えばＴＦＴトランジスタのソース及びドレインも、ポリシリコン膜に例えばＰイオン、Ｂイオン、又はこれらの水素化化合物分子イオンなどの不純物イオンを注入して活性化させることにより形成されている。
【０００３】
ポリシリコン膜に注入される不純物は、リンに代表されるＮ型不純物と、ボロンに代表されるＰ型不純物がある。これら不純物は活性化しないとポリシリコン膜の低抵抗化に寄与しない。リンはシリコンと原子半径が近いため、リンがポリシリコン膜に注入されるとポリシリコン膜には結晶欠陥が誘起される。このためリンの活性化率は、活性化処理が５５０℃という比較的低温の熱処理であっても例えば１０〜５０％と比較的高い値になる。これに対しボロンはシリコンより原子半径がかなり小さいため、ボロンがポリシリコン膜に注入されてもポリシリコン膜には結晶欠陥が誘起されにくい。このためボロンの活性化率は、活性化処理が５５０℃という比較的低温の熱処理である場合には１〜１０％と、リンの場合と比べて非常に小さくなっている。
【０００４】
ボロンの活性化率を向上させる方法として、ＧｅイオンやＳｉイオンを注入することにより単結晶のシリコン基板をプリアモルファス化する方法が知られている。この方法は、ＧｅやＳｉなど、Ｓｉと同等以上の大きさでありかつシリコン基板中で電気的に不活性な原子を事前にイオン注入することにより、結晶崩壊を誘起させ（プリアモルファス化）、その後ボロンをドープする方法である（例えば特許文献１参照）。
【特許文献１】特開平６−２３２１５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ＴＦＴトランジスタにおいてソース及びドレインの抵抗は、トランジスタのオン特性に影響するため可能な限り低いことが望ましい。従って不純物の活性化率を向上させることは重要である。特にＴＦＴトランジスタをガラス基板上に形成する場合、活性化処理における熱処理温度の上限は限られる。このため熱処理温度をある程度低いまま活性化率を向上させることが必要である。
【０００６】
上記した単結晶のシリコン基板をプリアモルファス化する方法をＴＦＴトランジスタの作製に適用すると、プリアモルファス化のために注入した原子がポリシリコン膜に残留する場合があり、その残留した原子が不要な不純物である場合はＴＦＴの特性が低下することがある。
また上記した方法ではプリアモルファス化するために新たな工程を設ける必要があるため半導体装置の作製工程数が増えてしまい、半導体装置の生産効率が低下してしまう。
本発明は上記のような事情を考慮してなされたものであり、その目的は、従来と比べて活性化率を向上ささることができる半導体装置の作製方法及び半導体装置を提供することにある。また、不純物の活性化率を向上させるために導入した原子の残留による半導体装置の特性低下を抑制した半導体装置の作製方法及び半導体装置を提供することにある。また、工程数を増やすことなく不純物イオンの活性化率を向上させることができる半導体装置の作製方法及び半導体装置を提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するため、本発明に係る半導体装置の作製方法は、半導体層に不純物イオン及び該半導体層を構成する元素と同等以上の大きさの希ガス元素、Ｓｉ、Ｇｅのうちの少なくとも一つの元素からなる欠陥形成用イオンを導入する工程と、
前記半導体層を熱処理する工程と
を具備することを特徴とする。
上記半導体装置の作製方法によれば、半導体層に欠陥形成用イオンを導入しているため、従来と比べて活性化率を向上させることができる。
【０００８】
本発明に係る半導体装置の作製方法は、半導体層に不純物イオンを導入すると同時に、前記半導体層に、該半導体層を構成する元素と同等以上の大きさの希ガス元素、Ｓｉ及びＧｅのうちの少なくとも一つからなる欠陥形成用イオンを導入して欠陥を生じさせる工程と、
前記半導体層を熱処理する工程と
を具備することを特徴とする。
上記半導体装置の作製方法によれば、不純物イオンと欠陥形成用イオンを同時に半導体層に導入するため、工程数を増やすことなく不純物イオンの活性化率を向上させることができる。従って半導体装置の生産量を低下させずにすむ。
【０００９】
本発明に係る半導体装置の作製方法は、半導体層に不純物イオンを導入する工程と、
前記半導体層に、該半導体層を構成する元素と同等以上の大きさの希ガス元素、Ｓｉ及びＧｅのうちの少なくとも一つからなる欠陥形成用イオンを導入して欠陥を生じさせる工程と、
前記半導体層を熱処理する工程と
を具備することを特徴とする。
上記半導体装置の作製方法によれば、半導体層に欠陥形成用イオンを導入しているため、従来と比べて活性化率を向上させることができる。
【００１０】
本発明に係る半導体装置の作製方法は、不純物元素を含む原料ガス、及び半導体層を構成する元素と同等以上の大きさの希ガス元素、Ｓｉ、Ｇｅのうちの少なくとも一つを含む補償ガスを用いてプラズマを生成することにより、前記半導体層に不純物イオンをドーピングすると同時に、前記半導体層に前記希ガス元素、Ｓｉ、Ｇｅのうちの少なくとも一つからなる欠陥形成用イオンをドーピングして欠陥を生じさせる工程と、
前記半導体層を熱処理する工程と
を具備することを特徴とする。
上記半導体装置の作製方法によれば、不純物イオンと欠陥形成用イオンを同時に半導体層にドーピングするため、工程数を増やすことなく不純物イオンの活性化率を向上させることができる。またプラズマを用いて不純物イオン及び欠陥形成用イオンをドーピングするため、一度に処理できる半導体層の面積が増える。従って半導体装置の作製時間を短くすることができる。
【００１１】
本発明に係る半導体装置の作製方法は、不純物元素を含む原料ガス、及び半導体層を構成する元素と同等以上の大きさの希ガス元素、Ｓｉ、Ｇｅのうちの少なくとも一つを含む補償ガスを用いてプラズマを生成し、該プラズマから、前記半導体層に不純物イオンを加速させてドーピングすると同時に、前記半導体層に前記希ガス元素、Ｓｉ、Ｇｅのうちの少なくとも一つからなる欠陥形成用イオンを加速させてドーピングすることにより該半導体層に欠陥を生じさせる工程と、
前記半導体層を熱処理する工程と
を具備することを特徴とする。
上記半導体装置の作製方法によれば、不純物イオンと欠陥形成用イオンを同時に半導体層にドーピングするため、工程数を増やすことなく不純物イオンの活性化率を向上させることができる。またイオンの加速量を調節することにより欠陥形成用イオン及び不純物イオンの導入深さを制御することができるため、不純物元素がドーピングされた不純物層の深さを制御することができる。
【００１２】
また、本発明に係る半導体装置の作製方法において、前記熱処理する際の温度は３００℃以下であることも可能である。
また、本発明に係る半導体装置の作製方法において、前記熱処理する工程は、該熱処理により前記不純物イオンを活性化する工程であることも可能である。
また、本発明に係る半導体装置の作製方法において、前記熱処理する際の温度は４００℃以上５００℃以下であることも可能である。
【００１３】
本発明に係る半導体装置の作製方法は、半導体層に不純物イオン及び該半導体層を構成する元素と同等以上の大きさの希ガス元素からなる欠陥形成用イオンを導入する工程と、
前記半導体層を熱処理することにより、前記不純物イオンを活性化すると共に該半導体層中の前記欠陥形成用イオンを除去する工程と
を具備することを特徴とする。
上記半導体装置の作製方法によれば、希ガスからなる欠陥形成用イオンを除去しているため、欠陥形成用イオンの残留による半導体装置の特性低下を抑制することができる。つまり、不純物層において希ガスは不要な不純物であるため、それが残留していると半導体装置の特性が低下することがある。従って、希ガスを不純物層から除去することにより半導体装置の特性低下を抑制することができる。
尚、欠陥形成用イオンがＳｉ又はＧｅの場合、その元素は不純物層にとって不純物とはいえないため、それを除去する必要はない。
【００１４】
本発明に係る半導体装置の作製方法は、半導体層に不純物イオンを導入すると同時に、前記半導体層に、該半導体層を構成する元素と同等以上の大きさの希ガス元素からなる欠陥形成用イオンを導入して欠陥を生じさせる工程と、
前記半導体層を熱処理することにより、前記不純物イオンを活性化すると共に該半導体層中の前記欠陥形成用イオンを除去する工程と
を具備することを特徴とする。
【００１５】
本発明に係る半導体装置の作製方法は、半導体層に不純物イオンを導入する工程と、
前記半導体層に、該半導体層を構成する元素と同等以上の大きさの希ガス元素からなる欠陥形成用イオンを導入して欠陥を生じさせる工程と、
前記半導体層を熱処理することにより、前記不純物イオンを活性化すると共に該半導体層中の前記欠陥形成用イオンを除去する工程と
を具備することを特徴とする。
【００１６】
本発明に係る半導体装置の作製方法は、不純物元素を含む原料ガス、及び半導体層を構成する元素と同等以上の大きさの希ガス元素を含む補償ガスを用いてプラズマを生成することにより、前記半導体層に不純物イオンをドーピングすると同時に、前記半導体層に前記希ガス元素からなる欠陥形成用イオンをドーピングして欠陥を生じさせる工程と、
前記半導体層を熱処理することにより、前記不純物イオンを活性化すると共に該半導体層中の前記欠陥形成用イオンを除去する工程と
を具備することを特徴とする。
【００１７】
本発明に係る半導体装置の作製方法は、不純物元素を含む原料ガス、及び半導体層を構成する元素と同等以上の大きさの希ガス元素を含む補償ガスを用いてプラズマを生成し、該プラズマから、前記半導体層に不純物イオンを加速させてドーピングすると同時に、前記半導体層に前記希ガス元素からなる欠陥形成用イオンを加速させてドーピングすることにより該半導体層に欠陥を生じさせる工程と、
前記半導体層を熱処理することにより、前記不純物イオンを活性化すると共に該半導体層中の前記欠陥形成用イオンを除去する工程と
を具備することを特徴とする。
また、本発明に係る半導体装置の作製方法において、前記熱処理する際の温度は５００℃以上であることも可能である。
【００１８】
本発明に係る半導体装置の作製方法は、半導体層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極をマスクとして、前記半導体層に不純物イオン及び該半導体層を構成する元素と同等以上の大きさの希ガス元素、Ｓｉ、Ｇｅのうちの少なくとも一つの元素からなる欠陥形成用イオンを導入する工程と、
前記半導体層を熱処理する工程と
を具備することを特徴とする。
【００１９】
本発明に係る半導体装置の作製方法は、ゲート電極を形成する工程と、
前記ゲート電極上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に半導体層を形成する工程と、
前記半導体層に不純物イオン及び該半導体層を構成する元素と同等以上の大きさの希ガス元素、Ｓｉ、Ｇｅのうちの少なくとも一つの元素からなる欠陥形成用イオンを導入する工程と、
前記半導体層を熱処理する工程と
を具備することを特徴とする。
【００２０】
また、本発明に係る半導体装置の作製方法において、前記半導体層に不純物イオン及び欠陥形成用イオンを導入する工程は、半導体層に不純物イオンを導入すると同時に、前記半導体層に、該半導体層を構成する元素と同等以上の大きさの希ガス元素、Ｓｉ及びＧｅのうちの少なくとも一つからなる欠陥形成用イオンを導入して欠陥を生じさせる工程であることも可能である。
また、本発明に係る半導体装置の作製方法において、前記半導体層に不純物イオン及び欠陥形成用イオンを導入する工程は、前記半導体層に不純物イオンを導入する工程と、前記半導体層に、該半導体層を構成する元素と同等以上の大きさの希ガス元素、Ｓｉ及びＧｅのうちの少なくとも一つからなる欠陥形成用イオンを導入して欠陥を生じさせる工程とを有することも可能である。
【００２１】
また、本発明に係る半導体装置の作製方法において、前記半導体層に不純物イオン及び欠陥形成用イオンを導入する工程は、不純物元素を含む原料ガス、及び半導体層を構成する元素と同等以上の大きさの希ガス元素、Ｓｉ、Ｇｅのうちの少なくとも一つを含む補償ガスを用いてプラズマを生成することにより、前記半導体層に不純物イオンをドーピングすると同時に、前記半導体層に前記希ガス元素、Ｓｉ、Ｇｅのうちの少なくとも一つからなる欠陥形成用イオンをドーピングして欠陥を生じさせる工程であることも可能である。
【００２２】
また、本発明に係る半導体装置の作製方法において、前記半導体層に不純物イオン及び欠陥形成用イオンを導入する工程は、不純物元素を含む原料ガス、及び半導体層を構成する元素と同等以上の大きさの希ガス元素、Ｓｉ、Ｇｅのうちの少なくとも一つを含む補償ガスを用いてプラズマを生成し、該プラズマから、前記半導体層に不純物イオンを加速させてドーピングすると同時に、前記半導体層に前記希ガス元素、Ｓｉ、Ｇｅのうちの少なくとも一つからなる欠陥形成用イオンを加速させてドーピングすることにより該半導体層に欠陥を生じさせる工程であることも可能である。
【００２３】
また、本発明に係る半導体装置の作製方法において、前記熱処理する際の温度は３００℃以下であることも可能である。
また、本発明に係る半導体装置の作製方法において、前記熱処理する工程は、該熱処理により前記不純物イオンを活性化してソース領域の拡散層及びドレイン領域の拡散層を形成する工程であることも可能である。
また、本発明に係る半導体装置の作製方法において、前記熱処理する際の温度は４００℃以上５００℃以下であることも可能である。
【００２４】
また、本発明に係る半導体装置の作製方法において、前記半導体層、前記ゲート絶縁膜及び前記ゲート電極は、プラスチック基板上、プラスチック基板の上方、ガラス基板上又はガラス基板の上方に形成されていることも可能である。
上記半導体装置の作製方法によれば、不純物イオンと欠陥形成用イオンを半導体層に導入して半導体層に欠陥を形成したため、従来と比べて半導体層の熱処理温度を低くしても、従来と同じ程度に不純物イオンを活性化することができる。従ってプラスチック基板が耐えうる熱処理温度であっても十分に不純物イオンを活性化することができる。
【００２５】
本発明に係る半導体装置の作製方法は、半導体層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極をマスクとして、前記半導体層に不純物イオン及び該半導体層を構成する元素と同等以上の大きさの希ガス元素からなる欠陥形成用イオンを導入する工程と、
前記半導体層を熱処理することにより前記不純物イオンを活性化してソース領域の拡散層及びドレイン領域の拡散層を形成すると共に前記拡散層中の前記欠陥形成用イオンを除去する工程と
を具備することを特徴とする。
上記半導体装置の作製方法によれば、半導体装置のソース領域及びドレイン領域における不純物の活性化率を上げることができる。従ってソース領域及びドレイン領域のシート抵抗値を低くし、トランジスタの動作速度を速くすることができる。
【００２６】
本発明に係る半導体装置の作製方法は、ゲート電極を形成する工程と、
前記ゲート電極上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に半導体層を形成する工程と、
前記半導体層に不純物イオン及び該半導体層を構成する元素と同等以上の大きさの希ガス元素からなる欠陥形成用イオンを導入する工程と、
前記半導体層を熱処理することにより前記不純物イオンを活性化してソース領域の拡散層及びドレイン領域の拡散層を形成すると共に前記拡散層中の前記欠陥形成用イオンを除去する工程と
を具備することを特徴とする。
【００２７】
また、本発明に係る半導体装置の作製方法において、前記半導体層に不純物イオン及び欠陥形成用イオンを導入する工程は、半導体層に不純物イオンを導入すると同時に、前記半導体層に、該半導体層を構成する元素と同等以上の大きさの希ガス元素からなる欠陥形成用イオンを導入して欠陥を生じさせる工程であることも可能である。
また、本発明に係る半導体装置の作製方法において、前記半導体層に不純物イオン及び欠陥形成用イオンを導入する工程は、前記半導体層に不純物イオンを導入する工程と、前記半導体層に、該半導体層を構成する元素と同等以上の大きさの希ガス元素からなる欠陥形成用イオンを導入して欠陥を生じさせる工程とを有ことも可能である。
また、本発明に係る半導体装置の作製方法において、前記半導体層に不純物イオン及び欠陥形成用イオンを導入する工程は、不純物元素を含む原料ガス、及び半導体層を構成する元素と同等以上の大きさの希ガス元素を含む補償ガスを用いてプラズマを生成することにより、前記半導体層に不純物イオンをドーピングすると同時に、前記半導体層に前記希ガス元素からなる欠陥形成用イオンをドーピングして欠陥を生じさせる工程であることも可能である。
また、本発明に係る半導体装置の作製方法において、前記半導体層に不純物イオン及び欠陥形成用イオンを導入する工程は、不純物元素を含む原料ガス、及び半導体層を構成する元素と同等以上の大きさの希ガス元素を含む補償ガスを用いてプラズマを生成し、該プラズマから、前記半導体層に不純物イオンを加速させてドーピングすると同時に、前記半導体層に前記希ガス元素からなる欠陥形成用イオンを加速させてドーピングすることにより該半導体層に欠陥を生じさせる工程であることも可能である。
また、本発明に係る半導体装置の作製方法において、前記熱処理する際の温度は５００℃以上であることも可能である。
また、本発明に係る半導体装置の作製方法において、前記不純物イオンを活性化する工程は前記半導体層の結晶性を向上させる工程を兼ねることも可能である。
また、本発明に係る半導体装置の作製方法において、前記不純物はボロンであることが好ましい。不純物がボロンである場合、特に効果を発揮する。
また、本発明に係る半導体装置の作製方法において、前記プラズマ中において、前記不純物イオンに対する前記欠陥形成用イオンの割合は１０〜５０％であることも可能である。
また、本発明に係る半導体装置の作製方法において、前記半導体層は多結晶シリコン層である場合、前記希ガス元素はＡｒ、Ｋｒ及びＸｅであることが好ましい。
【００２８】
本発明に係る半導体装置は、不純物イオンが半導体層に導入された拡散層を具備し、
前記拡散層は、前記半導体層を構成する元素と同等以上の大きさの希ガス元素からなる欠陥形成用イオン及び不純物イオンそれぞれが導入された後、前記不純物イオンを活性化するために熱処理することにより形成されていることを特徴とする。
また、本発明に係る半導体装置において、前記欠陥形成用イオンは、前記半導体層を熱処理することにより除去されていることも可能である。
また、本発明に係る半導体装置において、  前記半導体層は多結晶シリコン層であり、
前記欠陥形成用イオンはＡｒ、Ｋｒ及びＸｅからなる群から選ばれた一種類又は複数種類のイオンであることが好ましい。
【００２９】
本発明に係る半導体装置は、半導体層と、
前記半導体層に不純物イオンを導入することにより形成されたソース領域及びドレイン領域と、
前記半導体層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と
を具備し、
前記ソース領域及び前記ドレイン領域は、前記半導体層を構成する元素と同等以上の大きさの希ガス元素からなる欠陥形成用イオン及び不純物イオンそれぞれが導入された後、前記不純物イオンを活性化するために熱処理することにより形成されていることを特徴とする。
【００３０】
本発明に係る半導体装置は、ゲート電極と、
前記ゲート電極上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された半導体層と、
前記半導体層に不純物イオンを導入することにより形成されたソース領域及びドレイン領域と
を具備し、
前記ソース領域及び前記ドレイン領域は、前記半導体層を構成する元素と同等以上の大きさの希ガス元素からなる欠陥形成用イオン及び不純物イオンそれぞれが導入された後、前記不純物イオンを活性化するために熱処理することにより形成されていることを特徴とする。
また、本発明に係る半導体装置において、前記欠陥形成用イオンは、前記熱処理により前記ソース領域及び前記ドレイン領域から除去されていることも可能である。
また、本発明に係る半導体装置において、前記不純物はボロンであることが好ましい。
【発明の効果】
【００３１】
以上説明したように本発明によれば、従来と比べて活性化率を向上ささることができる半導体装置の作製方法及び半導体装置を提供することができる。また、他の本発明によれば、不純物の活性化率を向上させるために導入した原子の残留による半導体装置の特性低下を抑制した半導体装置の作製方法及び半導体装置を提供することができる。また、他の本発明によれば、工程数を増やすことなく不純物イオンの活性化率を向上させることができる半導体装置の作製方法及び半導体装置を提供することができる。
【発明を実施するための形態】
【００３２】
（第１の実施形態）
以下、図１〜図３を参照しつつ本発明の第1の実施形態について説明する。本実施形態に係る半導体装置の作製方法は、絶縁表面上に結晶化半導体膜を形成する工程と、この結晶化半導体膜にイオンドーピング又はプラズマドーピングを行って結晶化半導体膜に不純物イオンを導入する工程と、結晶化半導体膜を熱処理して不純物を活性化させる工程とを備えている。ここでプラズマ発生には、不純物イオンの基となる原料ガス（例えばＢ2Ｈ6）のほかに、結晶化半導体膜を構成する元素と同等以上の大きさの元素（例えばＡｒ、Ｋｒ、Ｘｅ、Ｓｉ、Ｇｅ）を含むガスが用いられる。このため結晶化半導体膜にイオンドーピング又はプラズマドーピングを行う際には、不純物イオンの他に上記した元素のイオン（以下欠陥形成用イオンと記載）も導入される。このためイオンドーピング又はプラズマドーピングの際に結晶化半導体膜には欠陥が形成され、熱処理後の不純物活性化率が向上する。以下図を参照しつつ詳細に説明する。
【００３３】
まず図１（Ａ）に示すように基板１上に下地絶縁膜２を形成する。ここで基板１としては、ガラス基板、石英基板、セラミック基板などを用いることができる。またシリコン基板、金属基板またはステンレス基板の表面に絶縁膜を形成したものを用いても良い。また、後述するすべての工程の処理温度に熱的に耐えうるプラスチック基板を用いてもよい。
【００３４】
下地絶縁膜２は基板１に含まれる元素（例えばアルカリ金属）がこの上層に形成される半導体膜中に拡散しないために設けられる。下地絶縁膜２としては酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜（ＳｉＯxＮy）等の絶縁膜を用いる。例えば以下に示す第１及び第２層を積層した絶縁膜が例示される。第１層はＳｉＨ4、ＮＨ3、及びＮ2Ｏを反応ガスとして成膜される第１酸化窒化シリコン膜であり、その膜厚は５０〜１００ｎｍである。第２層はＳｉＨ4、及びＮ2Ｏを反応ガスとして成膜される第２酸化窒化シリコン膜であり、その膜厚は１００〜１５０ｎｍである。また下地絶縁膜２を一層構造としてもよい。この場合下地絶縁膜２としては窒化シリコン膜（ＳｉＮ膜）、又は上記したプロセスで形成される第２酸化窒化シリコン膜（ＳｉＮxＯy膜（Ｘ≫Ｙ））を用いることが好ましい。
【００３５】
次いで、下地絶縁膜２上に非晶質構造を有する半導体膜（以下、非晶質半導体膜と記載）３を例えばスパッタリング法により形成する。非晶質半導体膜３はシリコンを主成分とする半導体材料から形成される。例えば、非晶質半導体膜３は非晶質シリコン膜又は非晶質シリコンゲルマニウム膜などであり、プラズマＣＶＤ法や減圧ＣＶＤ法、或いはスパッタ法によって１０〜１００nmの厚さに形成される。後の結晶化工程で良質な結晶構造を得るためには、非晶質半導体膜３の膜中に含まれる酸素、窒素などの不純物濃度を５×１０18/cm3（二次イオン質量分析法（ＳＩＭＳ）にて測定した原子濃度）以下に低減させておくと良い。これらの不純物は後の結晶化を妨害する要因となり、また、結晶化後においても捕獲中心や再結合中心の密度を増加させる要因となる。そのために、高純度の材料ガスを用いることはもとより、反応室内を鏡面処理（電界研磨処理）したり、オイルフリーの真空排気系を備えた超高真空対応のＣＶＤ装置を用いることが望ましい。
【００３６】
次いで、非晶質半導体膜３を結晶化させ、結晶化半導体膜３ａを形成する。本実施例においてはレーザアニールにより結晶化を行う工程を説明する。
【００３７】
レーザアニールは、レーザ照射装置を用いて行う。レーザ照射装置としては、連続発振型の気体又は固体レーザ照射装置を用いればよい。気体レーザとしては、Ａｒレーザ、Ｋｒレーザ等があり、固体レーザとしては、ＹＡＧレーザ、ＹＶＯ4レーザ、ＹＬＦレーザ、ＹＡｌＯ3レーザ、ガラスレーザ、ルビーレーザ、アレキサンドライドレーザ、サファイアレーザ等が挙げられる。固体レーザのレーザ媒質である結晶には、Ｃｒ+3、Ｃｒ+4、Ｎｄ+3、Ｅｒ+3、Ｃｅ+3、Ｃｏ+2、Ｔｉ+3、Ｙｂ+3又は、Ｖ3+から選択される一種又は複数種が不純物としてドープされている。
【００３８】
また、結晶化半導体膜３ａをＴＦＴの活性層として用いる場合、レーザ光の走査方向は、チャネル形成領域のキャリアが移動する方向と並行になるように定めるのが望ましい。つまり、チャネル形成領域のキャリアの移動する方向（チャネル長方向）と並行になるように、レーザ光の走査方向を定める。これによりレーザ光の走査方向に沿って結晶が成長し、結晶粒界がチャネル長と交差することを防ぐことができる。
【００３９】
次いで図１（Ｂ）に示すように結晶化半導体膜３ａ上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像することによりレジストパターン４を形成する。次いでレジストパターン４をマスクとして不純物を導入する。ここではイオンドーピング又はプラズマドーピングを行う。
【００４０】
すなわち、結晶化半導体膜３ａ及びレジストパターン４の上方でプラズマを発生させる。ここでプラズマ発生に用いられるガスには、不純物イオンの基となる元素を含む原料ガスの他に、結晶化半導体膜３ａを構成する元素（例えばシリコン）と同等以上の大きさの元素（Ａｒ、Ｋｒ、Ｘｅ、Ｓｉ、Ｇｅ）を含む補償ガスが用いられる。そしてプラズマ中には不純物イオン及び欠陥形成用イオンが生成する。
【００４１】
そして、結晶化半導体膜３ａのうちレジストパターン４に覆われていない部分には、不純物イオンが導入されて不純物層５が形成されると共に、結晶化半導体膜３ａを構成する元素と同等以上の大きさの欠陥形成用イオンが不純物層５に導入され、格子欠陥が生成される。また欠陥形成用イオンが不純物層５に導入されると、不純物イオンのチャネリングを防止することもできる。
【００４２】
イオンドーピングで上記した処理を行う場合、プラズマと結晶化半導体膜３ａ及びレジストパターン４との間に、加速電極を配置し、この加速電極によって不純物イオン及び欠陥形成用イオンを加速させて結晶化半導体膜３ａにドーピングする。加速電極の電位を調節することにより、プラズマから結晶化半導体膜３ａに導入される不純物イオン及び欠陥形成用イオンの照射エネルギーを調節することができる。これにより不純物イオンの導入深さを調整でき、かつ格子欠陥が生成される領域の深さを調節することができる。
また、プラズマドーピングで上記した処理を行う場合、結晶化半導体膜３ａの側に例えば−１００Ｖ程度のバイアスをかけることにより、プラズマ中の不純物イオン及び欠陥形成用イオンを結晶化半導体膜３ａにドーピングする。
【００４３】
なお原料ガスとしては、不純物イオンがＰ型不純物である場合には例えばＢ2Ｈ6，ＢＢｒ3，ＢＣｌ3等が用いられ、不純物イオンがＮ型不純物である場合にはＰＯＣｌ3，ＰＣｌ3，ＰＨ3等が用いられる。補償ガスとしては、結晶化半導体膜３ａ中で不活性な元素のみを含むガス（例えばＡｒ、Ｋｒ、Ｘｅ等の希ガス又はこれら希ガスと水素等の混合ガス）が好適である。このようにすると欠陥形成用イオンは半導体層の電気的特性に影響を与えない。
【００４４】
また原料ガスと補償ガスの流量比は、プラズマ中における不純物イオンに対する欠陥形成用イオンの比率が１０〜５０％となるようにするのが好ましい。
【００４５】
なおこの工程は、不純物イオンとともに欠陥形成用イオンを導入できる方法であれば、イオンドーピング又はプラズマドーピングに限定されない。ただし、イオンドーピング又はプラズマドーピングを用いた場合、一度に処理できる面積が大きくなり、スループットが向上する。
【００４６】
次いで図１（Ｃ）に示すようにレジストパターン４を除去した後、結晶化半導体膜３ａを熱処理する（例えば４００〜５００℃で４時間）。これにより不純物イオンが活性化し、不純物層５の抵抗が下がる。なお結晶化半導体膜３ａにレーザを照射することにより不純物イオンを活性化してもよい。この場合、不純物イオンが活性化すると共に、レーザ照射によって欠陥形成用イオンが不純物層５から効果的に抜けていく。従って不純物層５の電気的特性が向上する。
ここで結晶化半導体膜３ａには欠陥形成用イオンにより格子欠陥が生成されているため、不純物の活性化率は向上する。従って同一のシート抵抗値を得るために必要な不純物イオンの導入量が少なくなり、処理時間が短くなるため、不純物層５を有する半導体装置の生産性（スループット）が向上する。また不純物イオン導入量が同一の場合は従来に比べてシート抵抗値が下がり、半導体装置の動作速度を上げることができる。特に不純物イオンがボロンイオンなど、結晶化半導体膜３ａを構成する元素より小さい場合は、不純物イオン単独でのイオン導入では結晶化半導体膜３ａに欠陥は形成されにくいため、欠陥形成用イオンを導入することは特に効果的である。
【００４７】
また同一の工程で不純物イオンと欠陥形成用イオンを導入しているため、工程数は増えない。従って不純物層５を有する半導体装置の生産性は低下しない。また不純物イオンと欠陥形成用イオンを同一のレジストパターン４を用いて導入しているため、不純物イオンが導入される領域（すなわち不純物層５）と欠陥形成用イオンが導入される領域がずれない。従って確実に不純物の活性化率を上げることができる。
【００４８】
（実験）Ａｒをドーピングすることで半導体層のシート抵抗値が低下することを示すために、本発明者らは以下に示す実験を行った。
【００４９】
まず、ガラス基板の上方に下地絶縁膜を形成し、その上に結晶性半導体膜の一例であるポリシリコン膜を形成した。次いでＢ2Ｈ6を用いてポリシリコン膜にボロンイオン及びＡｒイオンをイオンドーピング法によりポリシリコン膜にドーピングした。そしてポリシリコン膜に熱処理を加えた。ここでポリシリコン膜中でのボロンイオンとＡｒイオンの比率を変化させ、また熱処理におけるガラス基板の加熱温度を変化させることにより、複数の試料を作製した。
【００５０】
このようにして作製されたポリシリコン膜のシート抵抗値を図２のグラフに示す。このグラフから分かるように、ボロンに対するＡｒの比率が上がるにつれてポリシリコン膜のシート抵抗値が下がっている。これは、Ａｒの比率が上がるにつれてボロンの活性化率が向上しているためである。ただしボロンに対するＡｒの比率が４０％を超えると逆にシート抵抗値が上がっている。これはＡｒが過剰に導入されると結晶欠陥が増加して抵抗が増し、ボロンの活性化率向上の効果を打ち消しているためと考えられる。
【００５１】
また熱処理温度が高くなるにつれてポリシリコン膜のシート抵抗値も下がっている。またガラス基板の加熱温度が２５０℃であっても、ボロンに対するＡｒの比率が４０％（すなわち濃度が３．０×１０14／ｃｍ2）であるポリシリコン膜のシート抵抗値（７ｋΩ／□）は、Ａｒが導入されておらず（すなわちＡｒの比率が０％）かつ加熱温度が４１０℃であるポリシリコン膜のシート抵抗値（６．５ｋΩ／□）と略等しい。このように、ポリシリコン膜にボロン及びＡｒを導入すると、プラスチック基板が耐えるような熱処理（例えば加熱温度が２５０℃）であってもボロンが十分に活性化することが示された。
【００５２】
尚、このことは、上記不純物イオンの活性化のための熱処理を省略することも可能であることを示している。この熱処理を省略した場合においても、半導体装置を製造するプロセスの後工程、例えば他の膜を成膜する際に加えられる３００℃以下の温度（熱）によって不純物イオンを必要な程度に活性化することができる。このようにすると半導体装置の作製工程を少なくすることができるため、スループットを上げることができる。
【００５３】
また、通常の不純物イオンを活性化する温度（例えば４００〜５００℃）で活性化処理を行った場合、従来と比べて活性化する不純物の量を増やすことができるため、不純物のドーズ量が同じ場合、結晶化半導体膜の抵抗値を従来方法に対して小さくすることができる。また結晶化半導体膜の抵抗値を従来と同一にする場合は、不純物のドーズ量を少なくしてスループットを上げることができる。
【００５４】
また、通常の不純物イオンを活性化する温度（例えば４００〜５００℃）より高い温度（例えば５００℃以上、好ましくはＲＴＡによる６００〜６５０℃、１〜１０分）で、結晶化半導体膜を熱処理することも可能である。欠陥形成用イオンが希ガスの場合、この熱処理によって不純物イオンが活性化すると共に、欠陥形成用イオンが結晶化半導体膜外部に拡散して除去される。欠陥形成用イオンが希ガスの場合、その希ガスの元素は不純物層にとって不純物であるため、それを除去することにより不純物層の電気的特性は向上する。
なお欠陥形成用イオンがＳｉ又はＧｅの場合、その元素は不純物層にとって不純物とはいえないため、それを除去する必要はない。
【００５５】
次に、高い温度の熱処理によってポリシリコン膜中のＡｒ濃度が下がることを示すために，本発明者らは、熱処理の前後におけるポリシリコン膜中のＡｒ濃度の変化を測定した。測定はＴＸＲＦ法を用いて行った。ここではＲＴＡによって３．５分かけて６５０℃に昇温した後、５分ほど６５０℃に維持した。
この結果を図３のグラフに示す。図３のグラフは、ＲＴＡの前後それぞれにおいけるＳｉ信号強度に対するＡｒ信号強度の比率（Ａｒ／Ｓｉ強度比）を示している。ＲＴＡを行うことで、Ａｒ／Ｓｉ強度比が約半分になっている。このことからＡｒ濃度は約半分になったといえる。このように、不純物を活性化するための熱処理によってポリシリコン膜中のＡｒ濃度が下がることが示された。
【００５６】
なお上記した第１の実施形態では、不純物イオンと欠陥形成用イオンを例えばイオンドーピング法又はプラズマドーピング法により同時にポリシリコン膜に導入したが、イオンドーピング法、プラズマドーピング法、イオン注入法を用いて不純物イオンと欠陥形成用イオンを別々の工程でポリシリコン膜に導入してもよい。この場合は、不純物イオンをポリシリコン膜に注入した後に欠陥形成用イオンをポリシリコン膜に注入してもよいし、欠陥形成用イオンをポリシリコン膜に注入した後に不純物イオンをポリシリコン膜に注入してもよい。また一のイオン注入装置から不純物イオンをポリシリコン膜に注入すると同時に他のイオン注入装置から欠陥形成用イオンをポリシリコン膜に注入してもよい。これらの場合、不純物イオンの導入後の処理は上記した第１の実施形態と同一である。
【００５７】
（第２の実施形態）
次に図４を参照しつつ第２の実施形態を説明する。本実施形態は、第１の実施形態で示した不純物導入法を用いてＴＦＴを形成する方法である。以下、第1の実施形態と同一の構成については同一の符号を付し、説明を省略する。
【００５８】
まず図４（Ａ）に示すように基板１の上に下地絶縁膜２及び結晶化半導体膜３ａを形成する。これらの形成方法は第１の実施形態と同じである。次いで結晶化半導体膜３ａの上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像することによりレジストパターンを形成する。次いでこのレジストパターンをマスクとして結晶化半導体膜３ａをエッチングすることにより、所望の形状の結晶化半導体層１０を形成する。このとき、フォトレジスト膜を塗布する前に、オゾン水で結晶化半導体膜３ａの表面を処理することで、結晶化半導体膜３ａ表面に薄い酸化膜を形成することが望ましい。
【００５９】
次いで結晶化半導体層１０の表面をフッ酸含有エッチャントで洗浄した後、結晶化半導体層１０上にゲート絶縁膜１２を形成する。ゲート絶縁膜１２は珪素を主成分とする絶縁膜で形成される。これら表面洗浄工程とゲート絶縁膜１２の形成工程は、大気にふれさせずに連続的に行うことが望ましい。
【００６０】
次いで、ゲート絶縁膜１２の表面を洗浄した後、ゲート絶縁膜１２上を含む全面上にポリシリコン膜を形成する。次いでこのポリシリコン膜上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像することによりレジストパターンを形成する。次いでこのレジストパターンをマスクとしてポリシリコン膜をエッチングすることにより、ゲート絶縁膜１２上にゲート電極１３を形成する。
【００６１】
次いで図４（Ｂ）に示すようにゲート電極１３をマスクとして結晶化半導体層１０にボロンイオンを導入し、ソース領域１４の拡散層及びドレイン領域１５の拡散層を形成する。ここで用いるボロンイオンの導入方法は、第１の実施形態に示した不純物導入方法と略同一である。すなわちゲート電極１３及び結晶化半導体層１０の上方でプラズマを発生させる。このプラズマには、ボロンを含む原料ガスの他に、結晶化半導体膜１０を構成する元素（例えばシリコン）と同等以上の大きさの元素（Ａｒ、Ｋｒ、Ｘｅ、Ｓｉ、Ｇｅ）を含む補償ガスが用いられる。そしてプラズマ中にはボロンイオン及び欠陥形成用イオンが生成する。そしてボロンイオンと同時に欠陥形成用イオンがソース領域１４の拡散層及びドレイン領域１５の拡散層に導入される。
【００６２】
そして、ボロンを活性化するために加熱処理、強光の照射、またはレーザ光の照射を行う。結晶化半導体層１０にはボロンイオンと同時に欠陥形成用イオンが導入されているため、この処理によるボロンの活性化率は従来と比べて高くなる。従ってソース領域１４及びドレイン領域１５のシート抵抗は従来と比べて低くなる。なおボロンを活性化するためにレーザ光の照射を行った場合、欠陥形成用イオンはソース領域１４の拡散層及びドレイン領域１５の拡散層から効果的に抜けていくため、これら拡散層の電気的特性が向上する。また、高温の熱処理を行った場合にも欠陥形成用イオンは抜けていくため、同様の効果を得ることができる。
【００６３】
また活性化と同時にゲート絶縁膜１２と結晶化半導体層１０との界面、及びゲート絶縁膜１２それぞれへのプラズマダメージを回復することができる。特に、室温〜３００℃の雰囲気中において、表面または裏面からＹＡＧレーザの第２高調波を照射して不純物元素を活性化させることは非常に有効である。ＹＡＧレーザはメンテナンスが簡単であるため好ましい活性化手段である。
【００６４】
次いで図４（Ｃ）に示すように、ゲート絶縁膜１２及びゲート電極１３を含む全面上に層間絶縁膜１６を形成し、水素化を行う。次いで層間絶縁膜１６上にレジストパターンを形成し、このレジストパターンをマスクとして層間絶縁膜１６をエッチングすることにより、ソース領域１４上及びドレイン領域１５上それぞれに位置するコンタクトホールを形成する。次いで層間絶縁膜１６上及びコンタクトホール中に導電膜（例えばＡｌ合金配線）を形成し、この導電膜をパターニングすることにより、ソース電極１７、ドレイン電極１８を形成する。以上の工程によりＴＦＴ（ｐチャネル型ＴＦＴ）が形成される。
【００６５】
このようにＴＦＴを形成した場合、ソース領域１４及びドレイン領域１５それぞれにおいて、ボロンの活性化率は向上するためシート抵抗は従来と比べて低くなる。従ってＴＦＴの動作速度は速くなる。これは、ドライバー等の駆動回路又はＣＰＵなど、ＴＦＴにより高速動作を要求される回路を構成するときに特に効果を発揮する。
【００６６】
またソース領域１４及びドレイン領域１５それぞれに打ち込まれた欠陥形成用イオン（例えばＡｒ）は、不純物を活性化するための処理によって拡散し、除去される。従ってシート抵抗は更に低くなり、ＴＦＴの特性が向上する。
【００６７】
なお本発明は図４（Ｃ）に示したＴＦＴ構造に限定されず、他の構造を有するＴＦＴに適用することも可能である。必要があればチャネル形成領域とドレイン領域（またはソース領域）との間にＬＤＤ領域を有する低濃度ドレイン（ＬＤＤ：Lightly Doped Drain）構造としてもよい。この構造はソース領域とチャネル領域の間、及びドレイン領域とチャネル形成領域の間それぞれに低濃度に不純物元素を添加した領域（以下ＬＤＤ領域と記載）を設けたものである。またゲート絶縁膜を介してＬＤＤ領域をゲート電極と重ねて配置させた、いわゆるＧＯＬＤ（Gate-drain Overlapped LDD）構造としてもよい。
【００６８】
また本実施形態ではボロンを用いてソース領域１４及びドレイン領域１５を形成し、ＴＦＴをｐチャネル型としたが、ボロンに代えてｎ型不純物元素（例えばリンなど）を用いることによってｎチャネル型ＴＦＴを形成することができることは言うまでもない。
また本実施形態ではトップゲート型ＴＦＴを例として説明したが、例えばボトムゲート型（逆スタガ型）ＴＦＴや順スタガ型ＴＦＴに適用することが可能である。
【００６９】
（第３の実施形態）
次に図５を参照しつつ第３の実施形態を説明する。本実施形態は、第1の実施形態で示した不純物導入法を用いて逆スタガ型（ボトムゲート型）のＴＦＴを形成する方法である。以下、第1の実施形態と同一の構成については同一の符号を付し、説明を省略する。
【００７０】
まず図５（Ａ）に示すように基板１上にＡｌ、Ｃｕ、Ｗのいずれかを主成分とする金属膜を形成する。次いでこの金属膜上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像することによりレジストパターンを形成する。次いでこのレジストパターンをマスクとして金属膜をエッチングすることにより、基板１上にゲート電極２１を形成する。
【００７１】
次いでゲート電極２１上を含む全面上にゲート絶縁膜２２を形成する。ゲート絶縁膜２２は珪素を主成分とする絶縁膜で形成される。
【００７２】
次いでゲート絶縁膜２２上に非晶質半導体膜を形成する。次いで非晶質半導体膜を結晶化させて結晶化半導体膜３ａを形成する。非晶質半導体膜の結晶化方法は第１の実施形態と略同一である。
【００７３】
次いで図５（Ｂ）に示すように結晶化半導体膜３ａの上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像することによりレジストパターンを形成する。次いでこのレジストパターンをマスクとして結晶化半導体膜３ａをエッチングすることにより、所望の形状の結晶化半導体層２４を形成する。
【００７４】
次いで結晶化半導体層２４の上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像することによりレジストパターン２３を形成する。次いで結晶化半導体層２４の上方にプラズマを発生させることにより、レジストパターン２３をマスクとして結晶化半導体層２４にボロンイオン及び欠陥形成用イオンを導入して、ソース領域２４ａ及びドレイン領域２４ｂを形成する。ボロンイオン及び欠陥形成用イオンを導入する方法の詳細は第１の実施形態と略同一である。すなわちプラズマには、ボロンを含む原料ガスの他に、結晶化半導体膜１０を構成する元素（例えばシリコン）と同等以上の大きさの元素（Ａｒ、Ｋｒ、Ｘｅ、Ｓｉ、Ｇｅ）を含む補償ガスが用いられる。そしてプラズマ中にはボロンイオン及び欠陥形成用イオンが生成する。そしてボロンイオンと同時に欠陥形成用イオンがソース領域１４の拡散層及びドレイン領域１５の拡散層に導入される。
【００７５】
このため従来と比べてボロンの活性化率を上げることができる。従ってボロンのドーズ量が同じ場合、結晶化半導体膜の抵抗値を従来に対して小さくすることができる。また結晶化半導体膜の抵抗値を従来と同一にする場合は、ボロンのドーズ量を少なくして処理時間を短くし、スループットを上げることができる。
【００７６】
そして必要に応じて熱処理を行う。この熱処理は、導入した不純物を活性化するために加熱処理、強光の照射、またはレーザ光の照射を行う。なおボロンを活性化するためにレーザ光の照射を行った場合、欠陥形成用イオンはソース領域１４の拡散層及びドレイン領域１５の拡散層から効果的に抜けていく。また、高温の熱処理を行った場合にも欠陥形成用イオンは抜けていく。
【００７７】
次いで図５（Ｃ）に示すように、結晶化半導体層２４を含む全面上に層間絶縁膜２５を形成する。次いで層間絶縁膜２５の上にレジストパターンを形成し、このレジストパターンをマスクとして層間絶縁膜２５をエッチングすることにより、ソース領域２４ａ上及びドレイン領域２４ｂ上それぞれに位置するコンタクトホール２５ａ，２５ｂを形成する。次いで層間絶縁膜２５上及びコンタクトホール中に導電膜（例えばＡｌ合金配線）を形成し、この導電膜をパターニングすることにより、ソース電極２６ａ、ドレイン電極２６ｂを形成する。以上の工程により逆スタガ型ＴＦＴが形成される。
【００７８】
本実施形態においても第２の実施形態と同一の効果を得ることができる。
【００７９】
（実施例）
［実施例１］本発明の実施例１を、図６〜図８を参照しつつ説明する。本実施例は、同一基板の上方に画素部と、画素部の周辺に設ける駆動回路のＴＦＴを同時に作製する方法である。なお本実施例では、同一基板にｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴの双方が形成される。
【００８０】
まず、図６（Ａ）に示すように、基板１００上に下地絶縁膜１０１ａを形成し、さらにその上に下地絶縁膜１０１ｂを形成する。基板１００の材料としては、ガラス基板、石英基板、結晶性ガラスなどの絶縁性基板や、セラミック基板、石英基板、結晶性ガラスなどの絶縁性基板や、セラミック基板、ステンレス基板、金属基板（タンタル、タングステン、モリブデン等）、半導体基板、プラスチック基板（ポリイミド、アクリル、ポリエチレンテレフタレート、ポリカーボネート、ポリアリレート、ポリエーテルスルホン等）等を用いることができるが、少なくともプロセス中に発生する熱に耐えうる材料を使用する。本実施例においてはガラス基板を使用する。
【００８１】
下地絶縁膜１０１ａ，１０１ｂとしては酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜などが使用でき、これら絶縁膜を単層又は２以上の複数層積層して形成する。これら絶縁膜はスパッタリング法や減圧ＣＶＤ法、プラズマＣＶＤ法公知の方法を用いて形成する。本実施例では２層の積層構造としているが、単層でも３層以上の複数層でも構わない。本実施例においては１層目の絶縁膜１０１ａとして窒化酸化シリコン膜を５０ｎｍ、２層目の絶縁膜１０１ｂとして酸化窒化シリコン膜を１００ｎｍで形成した。なお窒化酸化シリコン膜と酸化窒化シリコン膜は、窒素と酸素の割合が異なっていることを意味しており、前者のほうが窒素の含有率が高いことを示している。
【００８２】
次いで、図６（Ｂ）に示すように下地絶縁膜１０１ｂ上に非晶質半導体膜を形成する。非晶質半導体膜はシリコンまたはシリコンを主成分とする材料(たとえばＳｉxＧｅ1-x等)で２５〜８０ｎｍの厚さに形成すればよい。作製方法としては、例えばスパッタ法、減圧ＣＶＤ法、またはプラズマＣＶＤ法等が使用できる。本例ではアモルファスシリコンにより膜厚６６ｎｍに形成する。
【００８３】
次いで非晶質半導体膜の結晶化を行うことにより、下地絶縁膜１０１ｂ上に結晶化半導体膜１０２を形成する。本実施例ではレーザアニールにより結晶化を行う。
【００８４】
レーザアニールに用いられるレーザ発振装置には、連続発信型の気体または固体レーザを用いればよい。気体レーザとしてはＡｒレーザ、Ｋｒレーザ等があり、固体レーザとしてはＹＡＧレーザ、ＹＶＯ4レーザ、ＹＬＦレーザ、ＹＡＬＯ3レーザ、アレキサンドライトレーザ、Ｔｉ：サファイアレーザなどが挙げられる。固体レーザのレーザ媒質となる結晶にはＣｒ3+、Ｃｒ4+、Ｎｄ3+、Ｅｒ3+、Ｃｅ3+、Ｃｏ2+、Ｔｉ3+、Ｙｂ3+、またはＶ3+から選択される一種または複数種が不純物としてドープされている。本実施例では、レーザ出力１０ＷのＹＶＯ4レーザ（波長５２３ｎｍ）を用い、短軸２０μｍ、長軸７５０μｍの楕円状にレーザを加工する。そして被照射面へのレーザ入射角を３０°とする。
【００８５】
後述するように本実施例では結晶化半導体膜１０２をＴＦＴの活性層として用いる。このような場合、レーザ光の走査方向は、チャネル形成領域においてキャリアが移動する方向（チャネル長方向）と並行になるようにするのが望ましい。このようにするとレーザ光の走査方向に沿って結晶が成長し、結晶粒界をチャネル長方向と交差しにくくすることができる。
【００８６】
次いで図６（Ｃ）に示すように、結晶化半導体膜１０２を、エッチングにより所望の形状の結晶化半導体膜１０２ａ〜１０２ｄに分離する。次いで図６（Ｄ）に示すように結晶化半導体膜１０２ａ〜１０２ｄ上にゲート絶縁膜１０３を形成する。ゲート絶縁膜１０３は、膜厚が例えば１１５ｎｍであり、減圧ＣＶＤ法、プラズマＣＶＤ法、またはスパッタリング法などによりシリコンを含む絶縁膜を形成すればよい。本実施例では酸化シリコン膜を形成する。この場合はプラズマＣＶＤ法を用いる。原料ガスにはＴＥＯＳ（Tetraethyl Ortho Silicate）とＯ2とを混合したものを用いる。例えば反応圧力が４０Ｐａ、基板温度が３００°〜４００℃の条件下で、高周波（１３．５６ＭＨｚ）電力密度を０．５〜０．８Ｗ／ｃｍ2としてプラズマを生成する。このようなプラズマにより作製される酸化シリコン膜は、その後４００〜５００℃の加熱処理によりゲート絶縁膜として良好な特性を示すようになる。
【００８７】
次いで図７（Ａ）に示すように、ゲート絶縁膜１０３上に第１の導電層として膜厚３０ｎｍの窒化タンタル（ＴａＮ）膜を形成し、さらにその上に第２の導電層として膜厚３７０ｎｍのタングステン（Ｗ）膜を形成する。ＴａＮ膜及びＷ膜は、双方ともにスパッタリング法により形成することができる。具体的には、ＴａＮ膜を形成する場合には窒素雰囲気中でＴａターゲットをスパッタリングすればよく、Ｗ膜を形成する場合はＷターゲットをスパッタリングすればよい。
【００８８】
なお本実施例では第１の導電層を膜厚３０ｎｍのＴａＮ膜とし，第２の導電層を膜厚３７０ｎｍのＷ膜としたが、第１及び第２の導電層は共にこれに限定されず、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ｃｒ、Ｎｄからなる群から選ばれた元素、またはこの群から選ばれた元素を主成分とする合金材料若しくは化合物材料から形成されてもよい。またリン等の不純物をドーピングした多結晶珪素膜に代表される半導体膜を用いてもよい。またＡｇＰｄＣｕ合金を用いてもよい。さらに第１の導電層を形成する材料及び第２の導電層を形成する材料の組み合わせも適宜選択すればよい。膜厚の範囲は、例えば第一の導電層が２０〜１００ｎｍ、第２の導電層が１００〜４００ｎｍである。
また本実施例ではゲート絶縁膜上の導電層を２層構造としたが、１層であってもよいし、３層以上の積層構造であってもよい。
【００８９】
次に、第２の導電層上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像することによりレジストパターンを形成する。そしてこのレジストパターンを用いて第１及び第２の導電層をエッチングし、電極及び配線を形成する。ここでは、第１のエッチング処理と第２のエッチング処理が行われる。
【００９０】
第１のエッチング処理では第１のエッチング条件と第２のエッチング条件でエッチングが行われる。これらのエッチング条件は適宜選択される。本実施例では、ＩＣＰ（Inductively Coupled Plasma：誘導結合プラズマ）エッチング法を用いる。そして第１のエッチング条件として、エッチング用ガスにＣＦ4、Ｃｌ2及びＯ2の混合ガスを用いる。これらガスの流量比を２５／２５／１０（ｓｃｃｍ）とし、１．０Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成してエッチングを行う。このとき基板側（試料ステージ）にも１５０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、実質的に負の自己バイアス電圧を印加する。この第１のエッチング条件により第２の導電膜であるＷ膜をエッチングし、また第１の導電層であるＴａＮ膜の端部をテーパー形状とする。第１のエッチング条件でのＷ膜に対するエッチング速度は２００．３９ｎｍ／ｍｉｎ、ＴａＮ膜に対するエッチング速度は８０．３２ｎｍ／ｍｉｎである。この第１のエッチング条件によって第２の導電膜であるＷ膜のテーパー角度は約２６℃となる。
【００９１】
続いてマスクとなるレジストパターンを残したまま第２のエッチング条件に移ってエッチングを行う。エッチング用ガスにはＣＦ4とＣｌ2の混合ガスを用いる。これらの流量比は３０／３０（ｓｃｃｍ）とし、５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成し、約１５秒エッチング処理を行う。このとき基板側（試料ステージ）にも２０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、実質的に負の自己バイアス電圧を印加する。
【００９２】
この第２のエッチング条件ではＷ膜とＴａＮ膜は同程度にエッチングされる。第２のエッチング条件でのＷのエッチング速度は５８．９７ｎｍ／ｍｉｎ、ＴａＮのエッチング速度は６６．４３ｎｍ／ｍｉｎである。なおゲート絶縁膜１０３上に残渣を残すことなくエッチングするためには、１０〜２０％程度ほどエッチング時間を増加させるとよい。
【００９３】
上記した第１のエッチング処理により、電極に覆われていないゲート絶縁膜は２０ｎｍ〜５０ｎｍ程度エッチングされる。そして基板側に印加されたバイアス電圧の効果により第１の導電層及び第２の導電層の端部はテーパー状となる。
【００９４】
次いでマスクとなるレジストパターンを残したまま第２のエッチング処理を行う。第２のエッチング処理では、エッチング用ガスにはＳＦ6とＣｌ2とＯ2が用いられる。それぞれのガス流量を２４／１２／２４（ｓｃｃｍ）とし、１．３Ｐａの圧力でコイル型の電極に７００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成し、２５秒程度エッチングを行う。このとき基板側（試料ステージ）にも１０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、実質的に負の自己バイアス電圧を印加する。この第２のエッチング処理により、第２の導電層であるＷ膜が選択的にエッチングされる。このとき第１の導電層はほとんどエッチングされない。
【００９５】
上記した第１及び第２のエッチング処理により、結晶化半導体膜１０２ａ〜１０２ｄそれぞれの上には、第１の導電層１０４ａ〜１０４ｄ、及び第２の導電層１０５ａ〜１０５ｄが積層されたゲート電極が形成される。
【００９６】
そして図７（Ｂ）に示すようにマスクとなるレジストパターンを除去した後、Ｐ型となる領域を覆うレジストパターンを形成する。次いでこのレジストパターンをマスクとして第１のドーピング処理を行う。これによりＮ型となる領域にＮ型を付与する不純物が低濃度に添加される。第１のドーピング処理はイオンドープ法またはイオン注入法で行えばよい。イオンドープの条件は、ドーズ量が１×１０13〜５×１０14atoms/cm2、加速電圧が４０〜８０ｋＶである。本実施例では加速電圧を５０ｋＶとして行う。Ｎ型を付与する不純物元素としては１５族に属する元素を用いることができ、代表的にはリン（Ｐ）または砒素（Ａｓ）が用いられる。この第１のドーピング処理では第1の導電層（１０４ａ等）がマスクとなり、これにより自己整合的に、低濃度の不純物が添加されている第1の不純物領域（Ｎ--領域）が形成される。
【００９７】
そして図７（Ｃ）に示すようにレジストパターンを除去した後、Ｎ型となる領域の一部及びＰ型となる領域を覆うレジストパターンを新たに形成する。次いでこのレジストパターンをマスクとして第１のドーピング処理よりも高い加速電圧で第２のドーピング処理を行い、Ｎ型となる領域にＮ型を付与する不純物を添加する。イオンドープの条件は、ドーズ量が１×１０13〜３×１０15atoms/cm2、加速電圧が６０〜１２０ｋＶである。本実施例ではドーズ量を３．０×１０15atoms/cm2、加速電圧を６５ｋＶとして行う。第２のドーピング処理では第２の導電層（１０５ａ等）をマスクとして用い、第１の導電層の下方に位置する半導体層にも不純物元素が添加されるようにドーピングを行う。
【００９８】
第２のドーピング処理を行うと、結晶化半導体膜のうちレジストパターンにも第１の導電層にも覆われておらず露出している部分（第３の不純物領域：Ｎ+領域１１１a，１１２a）には１×１０19〜５×１０21atoms/cm3の濃度範囲で高濃度にＮ型を付与する不純物が添加される。結晶化半導体膜のレジストパターンに覆われていない部分のうち、第１の導電層には重なっており第２の導電層には重なっていない部分に、第２の不純物領域（Ｎ-領域１１１ｂ、Ｌｏｖ領域）が形成される。第２の不純物領域には１×１０18〜５×１０19atoms/cm3の濃度範囲でＮ型を付与する不純物が添加される。第１のドーピング処理で形成された第１の不純物領域（Ｎ--領域）のうち、レジストパターンに覆われている部分（例えば１１２ｂ）は第２のドーピング処理で不純物が添加されないため、引き続き第１不純物領域（Ｎ--領域）と呼ぶことにする。
【００９９】
なお本実施例では２回のドーピング処理により各不純物領域を形成したが、これに限定されることはなく、適宜条件を設定して１回若しくは３回以上のドーピングによって所望の不純物濃度を有する不純物領域を形成してもよい。
【０１００】
次いで図７（Ｄ）に示すようにレジストパターンを除去した後、新たにＮ型となる領域を覆うレジストパターンを形成し、このレジストパターンをマスクとして第３のドーピング処理を行う。これによりＰ型を付与する不純物がＰチャネル型ＴＦＴとなる結晶化半導体膜に添加され、第４の不純物領域（Ｐ領域：例えば１１３ａ，１１４ａ）及び第５の不純物領域（Ｐ領域：例えば１１３ｂ，１１４ｂ）が形成される。
【０１０１】
詳細には第３のドーピング処理では、レジストパターンに覆われておらず、かつ第１の導電層にも重なっていない部分に第４の不純物領域（Ｐ領域）が形成され、レジストパターンに覆われていないが第１の導電層と重なっており、かつ第２の導電層と重なっていない部分に第５の不純物領域（Ｐ領域）が形成される。Ｐ型を付与する不純物元素としてはホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）など周期律表第１３族の元素を用いる。
【０１０２】
そして第３のドーピング処理は、上記した第１の実施形態で示した方法のうち、ここではイオンドーピング法を適用し、Ｐ型の不純物イオンと欠陥形成用イオンを別々に注入する。本実施例では、第４の不純物領域及び第５の不純物領域を形成するＰ型の不純物元素としてホウ素（Ｂ）を選択する。そして欠陥形成用イオンであるＡｒイオンを注入した後に不純物イオンであるＢイオンを注入する。ドーピング条件は、加速電圧が８０ｋＶ、ホウ素イオンのドーズ量が２×１０16atoms/cm2である。この場合第４の不純物領域の不純物濃度は１×１０19〜１×１０21atoms/cm3、第５の不純物領域の不純物濃度は１×１０19〜１×１０21atoms/cm3となる。なおここでは不純物イオンを結晶化半導体膜に注入した後に欠陥形成用イオンを結晶化半導体膜に注入したが、欠陥形成用イオンを結晶化半導体膜に注入した後に不純物イオンを結晶化半導体膜に注入してもよい。
【０１０３】
このように不純物イオンとともに欠陥形成用イオンを結晶化半導体膜に導入しているため、後述する不純物を活性化する処理において不純物イオンの活性化率は従来と比べて高くなる。従って従来と同一量の不純物を導入した場合にはポリシリコン層を低抵抗化することができる。また従来と同一の抵抗値を得たい場合には不純物の導入量（すなわち不純物の導入にかかる時間）を減らすことができるためスループットを上げることができる。また活性化温度が低くても従来と同程度にシート抵抗を下げることができるため、活性化のための熱処理を省略し、その後の熱工程のみで不純物を必要な量ほど活性化することも可能である。
【０１０４】
なお上記例ではイオンドーピング法を用いて第３のドーピング処理を行い、不純物イオンと欠陥形成用イオンを別々に注入したが、プラズマドーピング法、イオン注入法を用いて不純物イオンと欠陥形成用イオンを別々の工程でポリシリコン膜に導入してもよい。
またプラズマドーピング法又はイオンドーピング法を用いて不純物イオンと欠陥形成用イオンを同時に結晶化半導体膜に導入してもよい。この場合は例えばレジストパターンの上方で、不純物元素を含むガス及び補償ガス（例えばＡｒガス）を用いたプラズマを発生させ、このプラズマから不純物イオン及び欠陥形成用イオン（例えばＡｒイオン）を同時に結晶化半導体膜に導入する。第４の不純物領域及び第５の不純物領域を形成するＰ型の不純物元素としてホウ素（Ｂ）を選択する場合は、不純物元素を含むガスとして例えばジボラン（Ｂ2Ｈ6）を用いる。
【０１０５】
なお本実施例では、１回の第３のドーピング処理で第４の不純物領域（Ｐ領域）及び第５の不純物領域（Ｐ領域）を形成したが、これに限定されない。ドーピング処理の条件によって適宜複数回のドーピング処理により第４の不純物領域及び第５の不純物領域を形成してもよい。
【０１０６】
上記した第１〜第３のドーピング処理によって、第１の不純物領域（Ｎ--領域）１１２ｂ、第２の不純物領域（Ｎ-領域、Ｌｏｖ領域）１１１ｂ、第３の不純物領域（Ｎ+領域）１１１ａ，１１２ａ、第４の不純物領域（Ｐ領域）１１３ａ，１１４ａ、及び第５の不純物領域（Ｐ領域）１１３ｂ，１１４ｂが形成される。
【０１０７】
次いで図８（Ａ）に示すようにレジストパターンを除去した後、第１のパッシベーション膜１２０を形成する。この第１のパッシベーション膜１２０としてはシリコンを含む絶縁膜を１００〜２００ｎｍの厚さに形成する。成膜方法としてはプラズマＣＶＤ法、またはスパッタリング法を用いればよい。本実施例ではプラズマＣＶＤ法により酸化窒化シリコン膜を形成する。酸化窒化シリコン膜は、例えばプラズマＣＶＤ法でＳｉＨ4、Ｎ2Ｏ及びＮＨ3を用いることにより、若しくはＳｉＨ4及びＮ2Ｏを用いることにより成膜される。この場合の成膜条件は、反応圧力が２０〜２００Ｐａ、基板温度が３００〜４００℃、高周波（６０ＭＨｚ）電力密度が０．１〜１．０Ｗ／ｃｍ2である。また第1のパッシベーション膜１２０としてＳｉＨ4、Ｎ2Ｏ及びＨ2から作製される酸化窒化水素化シリコン膜を適用してもよい。もちろん第1のパッシベーション膜１２０は、本実施例のような酸化窒化シリコン膜の単層構造に限定されるものではなく、他のシリコンを含む絶縁膜を単層構造または積層構造として用いてもよい。
【０１０８】
その後、レーザアニールを行い、結晶化半導体膜の結晶性の回復及び結晶化半導体膜に添加された不純物元素の活性化を行う。これにより結晶化半導体膜の抵抗が下がる。またレーザ照射によって欠陥形成用イオンが結晶化半導体膜から効果的に抜けていくため、結晶化半導体膜の電気的特性が向上する。
なお本実施例ではレーザ出力１．８ＷのＹＶＯ4レーザ（波長５２３ｎｍ）を用い、光を短軸２０μｍ、長軸２５０μｍの楕円状に加工し、１２５μｍピッチで８００回スキャンする。レーザスキャン速度は２５ｃｍ／ｓｅｃとする。またレーザアニールの他に、熱処理法、またはＲＴＡ法を適用することもできる。
【０１０９】
また第１のパッシベーション膜１２０を形成した後に熱処理を行うことで、不純物元素の活性化処理と同時に結晶化半導体膜の水素化を行うこともできる。水素化は、第１のパッシベーション膜１２０に含まれる水素によって半導体のダングリングボンドを終端させるものである。
【０１１０】
また第１のパッシベーション膜１２０を形成する前に加熱処理を行ってもよい。但し、第１の導電層１０４ａ〜１０４ｄ及び第２の導電層１０５ａ〜１０５ｄを構成する材料が熱に弱い場合には、これらから形成される配線等を熱から保護するために、本実施例のように第１のパッシベーション１２０を形成した後に熱処理を行うのが望ましい。
【０１１１】
なお第１のパッシベーション膜１２０を形成する前に加熱処理を行う場合には当然パッシベーション膜に含まれる水素を利用して水素化を行うことができない。この場合は、プラズマにより励起された水素を用いた水素化（プラズマ水素化）や、３〜１００％の水素を含む雰囲気中において３００〜４５０℃で１〜１２時間の加熱処理による水素化を行えばよい。
【０１１２】
次いで第１のパッシベーション膜１２０上に第１の層間絶縁膜１２１を形成する。第１の層間絶縁膜１２１としては、無機絶縁膜や有機絶縁膜を用いることができる。無機絶縁膜としては、ＣＶＤ法により形成された酸化シリコン膜や、ＳＯＧ（Spin On Glass）法により塗布された酸化シリコン膜がある。また有機絶縁膜としてはポリイミド、ポリアミド、ＢＣＢ（ベンゾシクロブテン）、アクリル、またはポジ型感光性有機樹脂、ネガ型感光性有機樹脂等の膜を用いることができる。またアクリル膜と酸化窒化シリコン膜の積層構造を用いてもよい。
【０１１３】
また第１の層間絶縁膜１２１を、シリコンと酸素の結合で骨格構造が構成され、置換基に少なくとも水素を含む材料で形成することもできる。さらには置換基にフッ素、アルキル基、または芳香族炭化水素のうち少なくとも一種を有する材料で形成することができる。これらの材料の代表例としては、シロキサン系ポリマーが挙げられる。シロキサン系ポリマーは、その構造により、例えばシリカガラス、アルキルシロキサンポリマー、アルキルシルセスキオキサンポリマー、水素化シルセスキオキサンポリマー、水素化アルキルシルセスキオキサンポリマーなどに分類することができる。
またＳｉ−Ｎ結合を有するポリマー（ポリシラザン）を含む材料で層間絶縁膜を形成してもよい。
【０１１４】
上記の材料を用いることで、膜厚を薄くしても十分な絶縁性及び平坦性を有する層間絶縁膜を得ることができる。また上記の材料は耐熱性が高いため、多層配線におけるリフロー処理にも絶えうる層間絶縁膜を得ることができる。さらに吸湿性が低いため、脱水量の少ない層間絶縁膜を得ることができる。
【０１１５】
本実施例では、第１の層間絶縁膜１２１として膜厚１．６μｍの非感光性アクリル膜を形成する。第１の層間絶縁膜１２１によって、基板１００上に形成されたＴＦＴによる凹凸を緩和し、表面を平坦化することができる。特に、第１の層間絶縁膜１２１は平坦化の意味合いが強いので、平坦化しやすい材質の絶縁膜を用いることが好ましい。
【０１１６】
その後、第１の層間絶縁膜１２１上に窒化酸化シリコン膜等からなる第２のパッシベーション膜(図示せず)を、例えばＲＦスパッタリング法により形成する。膜厚は１０〜２００ｎｍ程度で形成すればよく、第２のパッシベーション膜によって第１の層間絶縁膜１２１に水分が出入りすることを抑制することができる。第２のパッシベーション膜には酸化窒化シリコン膜、窒化シリコン膜、窒化アルミニウム膜、酸化窒化アルミニウム膜、ダイヤモンドライクカーボン（ＤＬＣ）膜、またはカーボンナイトライド（ＣＮ）膜を用いることもできる。
【０１１７】
またＲＦスパッタリング法を用いて成膜された膜は緻密性が高く、バリア性に優れている。ＲＦスパッタリングの条件は、例えば酸化窒化シリコン膜を成膜する場合、Ｓｉターゲットを使用し、チャンバー内のＮ2、Ａｒ、Ｎ2Ｏのガスを流量比で３１：５：４となるように流し、圧力０．８Ｐａ、電力３０００Ｗとして成膜する。また窒化シリコン膜を成膜する場合、チャンバー内のＮ2、Ａｒをガスの流量比が２０：２０となるように流し、圧力０．８Ｐａ、電力３０００Ｗ，成膜温度を２１５℃として成膜する。本実施例では、ＲＦスパッタリング法を用いて酸化窒化シリコン膜を７０ｎｍの膜厚で形成した。
【０１１８】
次いで図８（Ｂ）に示すように、第２のパッシベーション膜上にフォトレジスト膜(図示せず)を塗布し、このフォトレジスト膜を露光及び現像することによりレジストパターンを形成する。そしてこのレジストパターンをマスクとして第２のパッシベーション膜、第１の層間絶縁膜１２１及び第１のパッシベーション膜１２０をエッチングし、第３の不純物領域及び第４の不純物領域に達するコンタクトホールを形成する。
【０１１９】
次いで、各不純物領域とそれぞれ電気的に接続する配線 １２２〜１２９、及び電極を形成する。なおこれらの配線は、膜厚５０ｎｍのＴｉ膜と膜厚５００ｎｍの合金膜（ＡｌとＴｉ）との積層膜をパターニングして形成する。もちろん、２層構造に限られることはなく、単層でも良いし３層以上の積層構造にしてもよい。また配線材料としてはＡｌとＴｉに限られない。例えばＴａＮ膜上にＡｌ膜やＣｕ膜を形成し、さらにＴｉ膜を形成した積層膜をパターニングして配線を形成してもよい。
【０１２０】
以上の様にして駆動回路部と画素部を有する基板を形成することができる。画素部には、スイッチング用ＴＦＴと駆動用ＴＦＴが形成される。以下、本明細書中ではこのような基板を便宜上アクティブマトリクス基板と呼ぶ。
このように製造されるアクティグマトリクス型基板は、従来よりもＰチャネル型ＴＦＴのソース及びドレインのシート抵抗を下げることが可能であるので、駆動回路に高速動作が必要な場合は特に良好な特性を示す。なお本発明の半導体装置は、本実施例のように表示装置に好適に利用することができるが、他の電子機器に利用することも可能である。
【０１２１】
［実施例２］
本実施例は、実施例１で作製したアクティブマトリクス基板から、反射型のアクティブマトリクス型液晶表示装置を作製する方法である。以下、図９の平面概略図を参照しつつ本実施例を説明する。
【０１２２】
まず、上記実施例１に示した工程により、例えば図８と同一のアクティブマトリクス基板３０１を形成する。アクティブマトリクス基板３０１にＴＦＴのソース領域及びドレイン領域を形成する際に、不純物イオンとともに欠陥形成用イオンが導入されるため、従来と比べて不純物元素の活性化率を高くすることができる。このため導入される不純物量が従来と同じ場合、シート抵抗は低くなる。またシート抵抗を従来と同一にする場合、不純物の導入量を減らすことができるためスループットを上げることができる。
【０１２３】
次いでアクティブマトリクス基板３０１上にアクリル樹脂膜等の有機樹脂膜を形成し、この有機樹脂膜をパターニングすることによって基板間隔を保持するための柱状のスペーサ（図示せず）を所望の位置に形成する。なお柱状のスペーサに代えて、球状のスペーサを基板全面に散布してもよい。次いでアクティブマトリクス基板３０１上に配向膜（図示せず）を形成しラビング処理を行う。
【０１２４】
次いで、対向基板３０６を用意する。対向基板３０６には、アクティブマトリクス基板３０１の画素ＴＦＴに対向する部分に、着色層及び遮光層からなるカラーフィルタが設けられており、アクティブマトリクス基板３０１の駆動回路に対向する部分に、遮光層が設けられている。次いで対向基板３０６に、カラーフィルタ及び遮光層の双方を覆う平坦化膜（図示せず）を形成する。次いで平坦化膜上のうち画素ＴＦＴに対向する部分に、透明導電膜からなる対向電極（図示せず）を形成する。次いで対向基板３０６の全面上に配向膜（図示せず）を形成し、ラビング処理を施す。
【０１２５】
次いで対向基板３０６上に液晶を滴下し、その後アクティブマトリクス基板３０１と対向基板３０６とをシール材３０７で張り合わせる。シール材３０７にはフィラーが混入されている。このフィラーと前記した柱状スペーサによって、アクティブマトリクス基板３０１と対向基板３０６は均一な間隔を持って貼り合わせられる。そして封止剤３０８によって両基板の間を完全に封止する。このようにしてアクティブマトリクス基板３０１と対向基板３０６の間には液晶が封止される。液晶材料には公知の液晶材料を用いれば良い。
【０１２６】
なお、以下のようにしてアクティブマトリクス基板３０１と対向基板３０６の間に液晶を封止してもよい。まずアクティブマトリクス基板３０１と対向基板３０６とをシール材３０７で貼り合わせる。その後、両基板間を排気しながら両基板間に液晶材料を注入し、封止剤３０８によって両基板の間を完全に封止する。
【０１２７】
以上の工程によりアクティブマトリクス型液晶表示装置が完成する。そして、必要があれば、アクティブマトリクス基板または対向基板もしくは双方の基板を所望の形状に分断する。さらに、公知の技術を用いて偏光板等を適宜設ける。そして、公知の技術を用いてフレキシブルプリント基板（Flexible Print Circuit：以下ＦＰＣと記載）３０５を、違法性導電膜を介して貼りつける。ＦＰＣ３０５が貼り付けられる部分には接続電極（図示せず）が例えばＩＴＯによって形成されている。この接続電極は、アクティブマトリクス基板の層間絶縁膜および樹脂膜に形成されたコンタクトホールに一部が埋め込まれており、この埋め込まれている部分を介してアクティブマトリクス基板の配線に接続している。
【０１２８】
こうして得られた液晶モジュールの構成を説明する。アクティブマトリクス基板３０１の中央には画素部３０４が配置されている。画素部３０４には複数の画素が形成されている。画素部３０４の上側には、ソース信号線を駆動するためのソース信号線駆動回路３０２が配置されている。画素部３０４の左右それぞれには、ゲート信号線を駆動するためのゲート信号線駆動回路３０３が配置されている。図９に示した例では、ゲート信号線駆動回路３０３は画素部に対して左右対称配置としているが、これは片側のみの配置でも良く、液晶モジュールにおける基板サイズ等を考慮して、設計者が適宜選択すれば良い。ただし、回路の動作信頼性や駆動効率等を考えると、図９に示した左右対称配置が望ましい。そして各駆動回路への信号の入力は、ＦＰＣ３０５から行われる。
【０１２９】
なお図９に示した例では、全ての駆動回路を基板の上方に形成した例を示したが、駆動回路の一部に数個のＩＣを用いてもよい。
【０１３０】
［実施例３］
実施例１では、画素電極が反射性を有する金属材料で形成された反射型の表示装置の作製方法を示したが、本実施例では画素電極を、透光性を有する導電膜で形成した透過型の表示装置の作製方法を示す。層間絶縁膜を形成する工程までは実施例１と同じであるので、ここでは省略する。
【０１３１】
図１０の断面概略図に示すように、実施例１に従って層間絶縁膜（本実施例では層間絶縁膜４００）まで形成する。ここでＴＦＴのソース領域及びドレイン領域を形成する際に、不純物イオンとともに欠陥形成用イオンが導入されるため、従来と比べて不純物元素の活性化率を高くすることができる。このため導入される不純物量が従来と同じ場合、シート抵抗は低くなる。またシート抵抗を従来と同一にする場合、不純物の導入量を減らすことができるためスループットを上げることができる。
【０１３２】
その後、層間絶縁膜４００にコンタクトホールを形成する。次いで、次いで層間絶縁膜４００上に透光性を有する導電膜を形成し、この導電膜をパターニングすることにより、接続電極４０２を複数形成する。これら接続電極４０２は、コンタクトホールを通じて画素ＴＦＴのドレイン領域またはドレイン領域、もしくは容量素子２０５と接続されている。また、この接続電極と同時に他のＴＦＴのソース領域及びドレイン領域に接続する電極も形成される。
【０１３３】
次いで接続電極４０２上及び層間絶縁膜４００上に層間絶縁膜４０９を形成した後、層間絶縁膜４０９にコンタクトホールを形成する。次いで層間絶縁膜４０９上に透光性を有する導電膜を形成し、この導電膜をパターニングすることにより画素電極４０１を形成する。画素電極４０１はコンタクトホールを通じて接続電極４０２に接続している。
【０１３４】
なお透光性を有する導電膜としては、ＩＴＯ（酸化インジウム酸化スズ合金）、酸化インジウム酸化亜鉛合金（Ｉｎ2Ｏ3―ＺｎＯ）、酸化亜鉛（ＺｎＯ）等を用いればよい。
以上のようにしてアクティブマトリクス基板４１０が形成される。
【０１３５】
次いで対向基板４１１を用意する。この対向基板には、着色層、遮光層が各画素に対応して配置されたカラーフィルタ４１２が設けられている。なお駆動回路２０６に対応する部分にも遮光層が設けられている。またこのカラーフィルタ４１２と遮光層とを覆う平坦化膜４０７が設けられている。また平坦化膜４０７上には、透光性を有する導電膜からなる対向電極４０８が画素部２０７に対応する部分に形成されている。そして対向電極４０８上を含む全面上には配向膜４２２が形成され、ラビング処理が施されている。
【０１３６】
次いでアクティブマトリクス基板４１０と対向基板４１０の間に液晶４２０を封止する。この封止方法は実施例２と同じ方法であり、シール材４１９及び封止材（図示せず）を用いて行われる。次いで偏光板４０３等を設けることにより液晶モジュールを作製し、バックライト４０４、導光板４０５を設け、カバー４０６で覆う。このようにして、図１０にその断面図の一部を示したようなアクティブマトリクス型液晶表示装置が完成する。
【０１３７】
なお、カバーと液晶モジュールは接着剤や有機樹脂を用いて互いに貼り合わせられる。また、基板と対向基板を貼り合わせる際、枠で囲んで有機樹脂を枠と基板との間に充填して接着してもよい。また本実施例は透過型であるため、偏光板４０３はアクティブマトリクス基板と対向基板の両方に貼り付けられる。
【０１３８】
［実施例４］
本実施例では、実施例１により形成されたアクティブマトリクス基板を用いて、電界発光素子を備えた発光表示装置を作製する方法である。電界発光素子は例えばＥＬ（Electro Luminescence）素子であり、電場を加えることで発光する化合物（発光材料）を含む層（以下、発光層と記す）と、陽極と、陰極とを有している。電界発光素子を用いた発光表示装置にとって、ＴＦＴはアクティブマトリクス駆動方式を実現する上で、必須の素子となっている。すなわち電界発光素子を用いた発光表示装置には、少なくとも、スイッチング素子として機能するＴＦＴと、電界発光素子に電流を供給するＴＦＴとが、各画素に設けられている。なおＰチャネル型ＴＦＴのソース領域及びドレイン領域を形成する際に、不純物イオンとともに欠陥形成用イオンが導入されるため、従来と比べて不純物元素の活性化率を高くすることができる。このため導入される不純物量が従来と同じ場合、シート抵抗は低くなる。またシート抵抗を従来と同一にする場合、不純物の導入量を減らすことができるためスループットを上げることができる。
以下実施例１と同一の構成については同一の符号を付し、説明を省略する。
【０１３９】
図１１（Ａ）は、表示モジュールを示す上面図、図１１（Ｂ）は図１１（Ａ）をＡ−Ａ’で切断した断面図である。基板１には、中央部に画素部２０７が形成されていると共に、駆動回路部にソース側駆動回路２０６ａ及びゲート側駆動回路２０６ｂが形成されている。ソース側駆動回路２０６ａ及びゲート側駆動回路２０６ｂは、ＴＦＴの構造を除いて実施例１の駆動回路２０６と略同一の構成である。また基板１の上方には封止基板１ａが配置されているが、基板１と封止基板１ａの間の空間はシール材５１８によりシールされている。シール材５１８としてはエポキシ系樹脂を用いるのが好ましい。
【０１４０】
基板１のうち封止基板１ａと重なっていない部分には配線５０８が配置されている。配線５０８は、外部入力端子となるＦＰＣ５０９からビデオ信号やクロック信号を受け取り、これら信号をソース側駆動回路２０６ａ及びゲート側駆動回路２０６ｂに伝送するための配線である。なお、ここではＦＰＣしか図示されていないが、このＦＰＣにはプリント配線基板（ＰＷＢ）が取り付けられていても良い。本明細書における発光装置には、発光装置本体だけでなく、それにＦＰＣもしくはＰＷＢが取り付けられた状態をも含むものとする。
【０１４１】
次に、断面構造について図１１（Ｂ）を参照して説明する。基板１上に絶縁膜５１０が設けられ、絶縁膜５１０の上方には画素部２０７、ゲート側駆動回路２０６ｂが形成されている。画素部２０７には電流制御用ＴＦＴ５１１、電流制御用ＴＦＴ５１１のドレインに電気的に接続された第１の電極５１２を含む複数の画素、及びスイッチング用ＴＦＴ５１３が形成されている。また、ゲート側駆動回路２０６ｂはｎチャネル型ＴＦＴ５２３とｐチャネル型ＴＦＴ５２４とを組み合わせたＣＭＯＳ回路を用いて形成されている。
これらのＴＦＴ（５１１、５１３、５２３、５２４を含む）は逆スタガ型のＴＦＴであるが、これらを作製するには上記第３の実施形態に従えばよい。
【０１４２】
第１の電極５１２は電界発光素子（ＥＬ素子）の陽極として機能する。第１の電極５１２には、仕事関数の大きい材料（例えばＩＴＯ、インジウム亜鉛酸化物、窒化チタン、クロム、タングステン、ジルコニウム、プラチナなどの単層膜の他、窒化チタンとアルミニウムを主成分とする膜との積層膜、またはこの積層膜膜と窒化チタン膜との３層膜等）を用いるのが好ましい。なお積層構造にすると、配線抵抗が低くなり、また良好なオーミックコンタクトを得ることができる。
また第１の電極５１２上には電界発光層（例えばＥＬ層）５１６および第２の電極５１７が形成される。
【０１４３】
電界発光層５１６は、発光層、電荷輸送層または電荷注入層により形成されるが、これらの組み合わせは任意である。例えば、発光層として低分子材料、高分子材料及び中分子材料を含む有機材料、無機材料、及び有機材料と無機材料の複合材料のいずれを用いてもよいが、一重項励起により発光（蛍光）する発光材料（シングレット化合物）からなる薄膜、または三重項励起により発光（リン光）する発光材料（トリプレット化合物）からなる薄膜を用いることもできる。また、電荷輸送層及び電荷注入層として炭化珪素等の無機材料を用いることも可能である。これら以外にも公知の材料を用いることができる。なお電界発光層５１６は、蒸着マスクを用いた蒸着法、又は液滴吐出法（インクジェット法）によって形成される。
【０１４４】
第２の電極５１７は電界発光素子の陰極として機能するが、全画素に共通の配線としても機能し、配線５０８を経由してＦＰＣ５０９に電気的に接続されている。画素部２０７に含まれる素子は全て電界発光層５１６及び第２の電極５１７で覆われている。ただし第１の電極５１２を除く各素子と電界発光層５１６の間には絶縁層５１４が設けられている。第２の電極５１７は、仕事関数の小さい材料（Ａｌ、Ａｇ、Ｌｉ、Ｃａまたはこれらの合金ＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ、ＣａＦ2またはＣａＮ）を用いればよい。
また基板１と封止基板１ａの間の空間には充填材５０７が充填されている。充填材５０７には例えばＡｒ等の不活性気体、シール材、又は乾燥剤を用いることができる。
【０１４５】
以上のような構造をとることにより、発光素子をシール材５１８及び保護膜で封止し、外部から完全に遮断することができる。これにより外部から水分や酸素等の電界発光層の酸化による劣化を促す物質が侵入することを防ぐことができる。従って、信頼性の高い発光装置を得ることができる。
【０１４６】
また、画素電極を陰極とし、ＥＬ層と陽極を積層して図１１とは逆方向に発光する構成としてもよい。図１２にその一例を示す。以下、図１１と同一の構成については同一の符号を付し、説明を省略する。なお、上面図は略同一であるので省略する。
【０１４７】
図１２に示した例では、第１の電極５１２は発光素子の陰極として機能し、第２の電極５１７は陽極として機能する。また、第１の電極５１２の両端にはバンク５１５が形成されている。
【０１４８】
図１２に示した例において、第２の電極５１７は薄い金属膜の上に透明材料（例えばＩＴＯ、Ｉｎ2Ｏ3−ＺｎＯ、又はＺｎＯ）を積層した構造である。また第２の電極５１７は全画素に共通の配線としても機能し、配線５０８を経由してＦＰＣ５０９に電気的に接続されている。さらに、画素部２０７及びゲート側駆動回路２０６ｂに含まれる素子はシール材５１８で覆われ、そのシール材５１８はＤＬＣからなる保護膜５１９で覆われている。さらに、接着材を用いてカバー材５２０で封止されている。熱や外力などによる変形に耐えるためカバー材５２０は基板１と同じ材質のもの、例えばガラス基板を用いることが望ましく、またサンドブラスト法などにより凹部形状（深さ３〜１０μｍ）に加工されている。またさらに加工して、上記した凹部形状の底部に乾燥剤５２１が設置できる凹部（深さ５０〜２００μｍ）を形成することが望ましい。また、多面取りでＥＬモジュールを作製する場合、基板とカバー材とを貼り合わせた後、ＣＯ2レーザ等を用いて端面が一致するように分断してもよい。
【０１４９】
なお、本構造においてシール材５１８としては、できるだけ可視光に対して透明もしくは半透明な材料を用いるのが好ましい。また、シール材５１８はできるだけ水分や酸素を透過しない材料であることが望ましい。
また保護膜５１９をシール材５１８の表面（露呈面）に設けることが好ましいが、基板の裏面を含む全面に保護膜を設けてもよい。ここで、ＦＰＣ５０９が設けられる部分に保護膜が成膜されないように注意することが必要である。マスクを用いて保護膜が成膜されないようにしてもよいし、ＣＶＤ装置でマスキングテープとして用いるテープでＦＰＣ５０９が設けられる部分を覆うことで保護膜が成膜されないようにしてもよい。
【０１５０】
［実施例５］
本発明を実施して形成された駆動回路や画素部は，実施例２〜４に示すように、様々な表示モジュール（アクティブマトリクス型液晶モジュール、アクティブマトリクス型電界発光モジュール）に用いることができる。そして本実施例では、これら表示モジュールを組み込んだ電子機器を示す。
【０１５１】
ここで電子機器としては、ビデオカメラ、デジタルカメラ、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、プロジェクタ、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図１３及び図１４に示す。
【０１５２】
図１３（Ａ）はパーソナルコンピュータであり、本体２００１、画像入力部２００２、表示部２００３、キーボード２００４等を含む。この表示部２００３に、実施例２〜４に示した方法で作製された表示モジュールが用いられる。
【０１５３】
図１３（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６等を含む。この表示部２１０２に、実施例２〜４に示した方法で作製された表示モジュールが用いられる。
【０１５４】
図１３（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示部２２０５等を含む。この表示部２２０５に、実施例２〜４に示した方法で作製された表示モジュールが用いられる。
【０１５５】
図１３（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示部２３０２、アーム部２３０３等を含む。この表示部２３０２に、実施例２〜４に示した方法で作製された表示モジュールが用いられる。
【０１５６】
図１３（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体２４０１、表示部２４０２、スピーカ部２４０３、記録媒体２４０４、操作スイッチ２４０５等を含む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄｉｇｔｉａｌ ＶｅｒｓａｔｉｌｅＤｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。表示部２４０２に、実施例２〜４に示した方法で作製された表示モジュールが用いられる。
【０１５７】
図１３（Ｆ）はデジタルカメラであり、本体２５０１、表示部２５０２、接眼部２５０３、操作スイッチ２５０４、受像部（図示しない）等を含む。この表示部２５０２に、実施例２〜４に示した方法で作製された表示モジュールが用いられる。
【０１５８】
図１４（Ａ）は携帯電話であり、本体２９０１、音声出力部２９０２、音声入力部２９０３、表示部２９０４、操作スイッチ２９０５、アンテナ２９０６、画像入力部（ＣＣＤ、イメージセンサ等）２９０７等を含む。この表示部２９０４に、実施例２〜４に示した方法で作製された表示モジュールが用いられる。
【０１５９】
図１４（Ｂ）は携帯書籍（電子書籍）であり、本体３００１、表示部３００２，３００３、記憶媒体３００４、操作スイッチ３００５、アンテナ３００６等を含む。この表示部３００２，３００３に、実施例２〜４に示した方法で作製された表示モジュールが用いられる。
【０１６０】
図１４（Ｃ）はディスプレイであり、本体３１０１、支持台３１０２、表示部３１０３等を含む。この表示部３１０３に、実施例２〜４に示した方法で作製された表示モジュールが用いられる。ちなみに図１３（Ｃ）に示すディスプレイは中小型または大型のもの、例えば５〜２０インチの画面サイズのものである。また、このようなサイズの表示部を形成するためには、基板の一辺が１ｍのものを用い、多面取りを行って量産することが好ましい。
【０１６１】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器の作製方法に適用することが可能である。
【０１６２】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。
【図面の簡単な説明】
【０１６３】
【図１】本発明の第１の実施形態に係る半導体装置の作製方法を示す図。
【図２】第１の実施形態により作製された結晶性半導体膜のシート抵抗を示すグラフ。
【図３】第１の実施形態により作製された結晶性半導体膜中のＡｒ残留量を示すグラフ。
【図４】第２の実施形態に係る半導体装置の作製方法を示す図。
【図５】第３の実施形態に係る半導体装置の作製方法を示す図。
【図６】実施例１に係るアクティブマトリクス基板の作製方法を示す図。
【図７】図６の次の工程を示す図。
【図８】図７の次の工程を示す図。
【図９】実施例２に係るアクティブマトリクス型液晶表示装置を示す平面概略図。
【図１０】実施例３に係るアクティブマトリクス型液晶表示装置を示す断面概略図。
【図１１】（Ａ）は実施例４に係る発光表示方法の平面概略図、（Ｂ）は（Ａ）のＡ−Ａ´断面図。
【図１２】実施例４の変形例に係る発光表示方法の平面概略図。
【図１３】実施例５に係る電子機器であり、本発明を用いて作製された表示装置を用いた電子機器の概略図。
【図１４】実施例５に係る電子機器であり、本発明を用いて作製された表示装置を用いた電子機器の概略図。
【符号の説明】
【０１６４】
１…基板、２…下地絶縁膜、３…非晶質半導体膜、３ａ…結晶化半導体膜、４…レジストパターン、５…不純物層、１０…結晶化半導体層、１２…ゲート絶縁膜、１３…ゲート電極、１４…ソース領域、１５…ドレイン領域、１６…層間絶縁膜、１７…ゲート電極、１８…ドレイン電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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