(57)【要約】  【課題】  ＩＯ領域の有効利用を図り且つ遅延時間設定の精度を向上させる。  【解決手段】  ＩＯ領域２０のＩＯセル領域２３に遅延回路２３１を配置してＩＯ領域２０の出力バッファ２３１の出力側の信号を取り込み遅延させる。内部信号Ａをレベルシフト回路２１２及び出力バッファ２１１を経由してパッド３１から外部３０に取り出して処理し、パッド３２から入力バッファ２２１及びレベルシフト回路２２２を経由して内部信号Ｃとして内部回路１１に取り込むとき、内部信号Ａを遅延回路２３１で遅延した活性信号Ｂにより内部回路１１を活性化させる。これにより、内部信号Ｃが内部回路１１に取り込まれるタイミングと活性信号Ｂで内部回路１１を活性化するタイミングを合わせるとき、プロセスバラツキの影響を緩和する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
主要回路部分が構成されるコア領域と、該コア領域と外部との接続を行うＩＯ領域とを具備する半導体装置において、
前記ＩＯ領域の未使用のＩＯセル領域又はフィラーセル領域に、前記コア領域で生成した信号を取り込み処理して前記コア領域に再度戻す処理回路を配置したことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記ＩＯ領域内に配置した前記処理回路は、前記コア領域で生成した信号を前記ＩＯ領域を経由して前記外部で処理されてから前記ＩＯ領域を経由して前記コア領域に戻る経路の遅延時間の少なくとも一部に対応する遅延時間を設定した遅延回路であることを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記ＩＯ領域に、前記コア領域で生成した信号を前記外部に出力する出力バッファを配置するとともに、前記外部で処理された信号を取り込む入力バッファを配置し、
前記遅延回路は、前記出力バッファの出力信号を取り込んで遅延を行うことを特徴とする半導体装置。
【請求項４】
請求項１乃至３のいずれか１つに記載の半導体装置において、
前記ＩＯ領域の電源電圧は前記コア領域の電源電圧と異なる電圧に設定され、前記ＩＯ領域内に前記異なる電圧のレベルシフトを行うレベルシフト回路を設けたことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、外部との間信号の入出力を行うＩＯ領域の有効利用を図った半導体装置に関するものである。
【背景技術】
【０００２】
半導体装置の設計において、外部入力信号と内部信号との間のタイミング調整が必要な場合、遅延回路を用いて内部信号の遅延時間を調整することが行われている。図３はこれを説明するための従来の半導体装置のコア領域１０とＩＯ領域２０の部分を示すブロック図である。コア領域１０には内部回路１１と遅延回路１２が配置されている。また、ＩＯ領域２０にはＩＯセル領域２１，２２，２５（簡単のために３個のみ示した）が割り当てられている。そして、ＩＯセル領域２１には出力バッファ２１１とレベルシフト回路２１２が配置され、ＩＯセル領域２２には入力バッファ２２１とレベルシフト回路２２２が配置されている。ＩＯセル領域２５は未使用である。レベルシフト回路２１２，２２２は、高電源電圧で動作するＩＯ領域２０と低電源電圧で動作するコア領域１０との間の電圧のレベルシフトを行うためのものである。３１，３２，３４はパッドである。
【０００３】
このような半導体装置において、コア領域１０の内部信号ＡをＩＯ領域２０のレベルシフト回路２１２と出力バッファ２１１とパッド３１を経由して半導体装置外の外部３０に取り出してそこで処理し、その処理結果をパッド３２とＩＯ領域２０の入力バッファ２２１とレベルシフト回路２２２を経由して内部信号Ｃとして取り込み、内部回路１１で処理するとき、外部処理に要する時間とレベルシフト回路２１２及び出力バッファ２１１並びに入力バッファ２２１及びレベルシフト回路２２２での遅延時間を計算し、内部信号Ｃが到達する直前に内部回路１１を活性させる活性信号Ｂ’を発生するよう、遅延回路１２の遅延時間を決定することが行われる。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところが、遅延回路１２を通常の論理回路と同様のＭＯＳトランジスタの組合せ（例えば、インバータチェーン等）を用いた回路で構成する場合、その遅延回路１２は他のトランジスタと同等のプロセスバラツキの影響を受けることになり、遅延時間が計算上の所望の値とかけ離れてしまう場合がある。そのため、遅延時間の見積もりは容易ではなく、遅延回路１２の構成を決定することは難しかった。また、遅延時間の設計が期待通りになったとしても、例えばコア領域１０のトランジスタが大きな遅延を持つ内容に仕上がった場合は遅延回路１２が生成する遅延時間が大きくなり、活性信号Ｂ’と内部信号Ｃとの間のタイミングマージンが少なくなるという問題がある。
【０００５】
本発明の目的は、ＩＯ領域を有効利用して上記したような問題を解決できるようにした半導体装置を提供することである。
【課題を解決するための手段】
【０００６】
請求項１にかかる発明は、主要回路部分が構成されるコア領域と、該コア領域と外部との接続を行うＩＯ領域とを具備する半導体装置において、前記ＩＯ領域の未使用のＩＯセル領域又はフィラーセル領域に、前記コア領域で生成した信号を取り込み処理して前記コア領域に再度戻す処理回路を配置したことを特徴とする。
【０００７】
請求項２にかかる発明は、請求項１に記載の半導体装置において、前記ＩＯ領域内に配置した前記処理回路は、前記コア領域で生成した信号を前記ＩＯ領域を経由して前記外部で処理されてから前記ＩＯ領域を経由して前記コア領域に戻る経路の遅延時間の少なくとも一部に対応する遅延時間を設定した遅延回路であることを特徴とする。
【０００８】
請求項３にかかる発明は、請求項２に記載の半導体装置において、前記ＩＯ領域に、前記コア領域で生成した信号を前記外部に出力する出力バッファを配置するとともに、前記外部で処理された信号を取り込む入力バッファを配置し、前記遅延回路は、前記出力バッファの出力信号を取り込んで遅延を行うことを特徴とする。
【０００９】
請求項４にかかる発明は、請求項１乃至３のいずれか１つに記載の半導体装置において、前記ＩＯ領域の電源電圧は前記コア領域の電源電圧と異なる電圧に設定され、前記ＩＯ領域内に前記異なる電圧のレベルシフトを行うレベルシフト回路を設けたことを特徴とする。
【発明の効果】
【００１０】
本発明によれば、コア領域に配置されていた遅延回路等の処理回路を、ＩＯ領域の未使用のＩＯセル領域又はフィラーセル領域に配置するので、そのＩＯ領域の有効利用を図ることができるとともにコア領域の面積を縮小でき、チップサイズ削減を図ることができる。また、その処理回路を遅延回路として配置する場合は、プロセスバラツキによる遅延時間に対する影響を緩和することができる。特に、その遅延回路の入力信号としてＩＯ領域の出力バッファの出力側の信号を取り込む場合には、当該出力バッファの遅延をキャンセルできるので、遅延時間設定の精度をより高くすることが可能となる。
【発明を実施するための最良の形態】
【００１１】
本実施例では、ＩＯ領域の未使用のＩＯセル領域又はフィラーセル領域に、コア領域で生成した信号を取り込み遅延処理してコア領域に再度戻す遅延回路を配置することで、そのＩＯ領域の有効利用を図る。以下、詳しく説明する。
【実施例１】
【００１２】
図１は本発明の実施例１の半導体装置のコア領域１０とＩＯ領域２０の部分を示すブロック図である。コア領域１０には活性信号Ｂで活性化される内部回路１１が配置されている。また、ＩＯ領域２０にはＩＯセル領域２１〜２３（簡単のために３個のみ示した）が割り当てられている。そして、ＩＯセル領域２１には出力バッファ２１１とレベルシフト回路２１２が配置され、ＩＯセル領域２２には入力バッファ２２１とレベルシフト回路２２２が配置され、ＩＯセル領域２３には遅延回路２３１とレベルシフト回路２３２が配置されている。このＩＯセル領域２３は図３で説明した未使用のＩＯセル領域２５に相当する部分である。レベルシフト回路２１２，２２２，２３２は、３．３Ｖの電源電圧で動作するＩＯ領域２０と１．８Ｖの電源電圧で動作するコア領域１０との間の電圧のレベルシフトを行うためのものである。そして、遅延回路２３１の入力側は出力バッファ２１１の出力側に接続され、出力側はレベルシフト回路２３２を経由して内部回路１１に接続されている。３０は外部、３１〜３３はパッドである。
【００１３】
本実施例１では、コア領域１０の内部信号ＡをＩＯ領域２０のレベルシフト回路２１２と出力バッファ２１１とパッド３１を経由して半導体装置外の外部３０で処理し、その処理結果をパッド３２とＩＯ領域２０の入力バッファ２２１とレベルシフト回路２２２を経由して内部信号Ｃとして取り込み、内部回路１１で処理するとき、出力バッファ２１１の出力側から内部信号Ａに対応した信号を取り出し、これを遅延回路２３１で遅延しレベルシフト回路２３２を経由させてから、内部回路１１を活性化させる活性信号Ｂとしてその内部回路１１に入力させる。
【００１４】
この結果、遅延回路２３１の遅延時間の設定を行う際に、遅延回路２３１の入力信号は出力バッファ２３１の出力側から取り込むので、レベルシフト回路２１２や出力バッファ２１１の遅延時間は全く考慮する必要がなくなる。つまり、レベルシフト回路２１２や出力バッファ２１１での遅延をキャンセルできる。また、ＩＯ領域２０は酸化膜厚が厚いので、そこに形成される素子の特性は膜厚の変動に鈍感になり、プロセスバラツキに対しても余裕が大きくなり、入力バッファ２２１及びレベルシフト回路２２２と遅延回路２３１とレベルシフト回路２３２のプロセスセルバラツキによる影響を大きく緩和できる。したがって、以上から遅延回路２３１の遅延時間設定の精度を向上させることができる。また、遅延回路２３１はＩＯ領域２０の従来では未使用であったＩＯセル領域２３（図３のＩＯセル領域２５）に配置するので、ＩＯ領域２０が有効利用され、図３に示したように遅延回路１２をコア領域１０内に設ける場合に比べてチップ面積を削減することもできる。
【実施例２】
【００１５】
図２は本発明の実施例２の半導体装置のコア領域１０とＩＯ領域２０の部分を示すブロック図である。この実施例２では、ＩＯ領域１０の未使用のＩＯセル領域にではなく、ＩＯセル領域２１，２２の間の隙間のフィラーセル領域２４（パッドが接続されていない）に、遅延回路２４１とレベルシフト回路２４２を配置したものである。
【００１６】
この実施例２でも前記した実施例１と全く同様に、遅延回路２４１の遅延時間設定の精度を向上させることがてきるとともに、チップ面積の削減が可能となる。
【実施例３】
【００１７】
なお、実施例１の遅延回路２３１や実施例２の遅延回路２４１では、その入力信号を出力バッファ２１１の出力側から取り込んでいるが、必ずしもこれに限られるものではなく、内部信号Ａをそのまま取り込んでもよい。この場合は、出力バッファ２１１による遅延をキャンセルできないが、ＩＯ領域２０に遅延回路を配置するのでプロセスバラツキの影響を緩和することができ、またＩＯ領域２０の有効利用やチップ面積削減の効果も達成することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施例１の半導体装置のコア領域とＩＯ領域の説明図である。
【図２】本発明の実施例２の半導体装置のコア領域とＩＯ領域の説明図である。
【図３】従来の半導体装置のコア領域とＩＯ領域の説明図である。
【符号の説明】
【００１９】
１０：コア領域、１１：内部回路、１２：遅延回路
２０：ＩＯ領域、２１〜２３，２５：ＩＯセル領域、２４：フィラーセル領域、２１１：出力バッファ、２２１：入力バッファ、２３１，３４１：遅延回路、２１２，２２２，２３２，２４２：レベルシフト回路
３０：外部、３１〜３４：パッド
【図１】
2005294355.tif 000003
【図２】
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【図３】
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