(57)【要約】    【課題】ＧＨｚ帯の高周波用スイッチマトリックスにおいては、入力端子および出力端子の数が増加する程スイッチマトリックス内部でのバイアス供給線路の布線に際して交差する部分の数が増大し、この交差する部分の容量を介して信号の漏洩を生じ、これにより生じるアイソレーションの劣化を低減することが課題となっていた。    【解決手段】信号入力パッド、信号出力パッドおよびバイアス電源用パッド類をチップ境界線から所定の間隔を設けて配置し、その間隔部分にソースまたはドレインのバイアス供給線路を布線する構成としている。これにより布線に際しての交差部分の数を低減し、入力端子および出力端子数の増加、広帯域化を可能とした。【選択図】図１
2005236594.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも１つ以上のｎ個の入力端子と、少なくとも１つ以上のｍ個の出力端子と、前記入力端子にドレインまたはソースおよび前記出力端子にソースまたはドレインが接続された少なくともｎ×ｍ個の第１のＦＥＴと、少なくともｎ＋ｍ個のバイアス抵抗と、ｎ＋ｍ本の第１のバイアス供給線路と、前記第１のバイアス供給線路とは異なる少なくとも１本以上の第２のバイアス供給線路とを備えたスイッチ回路において、
前記入力端子は回路端部に配置された信号入力パッドを含み、
前記出力端子は回路端部に配置された信号出力パッドを含み、
前記回路端部に配置された前記信号入力パッドおよび前記信号出力パッドと回路が形成されている半導体基板のチップ境界線との間に所定の間隔を設け、
前記ｎ＋ｍ個のバイアス抵抗の一端と前記入力端子および前記出力端子とを前記第１のｎ＋ｍ本のバイアス供給線路でそれぞれ接続し、
前記ｎ＋ｍ個のバイアス抵抗の他端を前記第２のバイアス供給線路に接続し、
前記所定の間隔の部分に前記第２のバイアス供給線路を配置することにより、前記入力端子および前記出力端子の布線と前記第２のバイアス供給線路が交差することなく配置したことを特徴とするスイッチ回路。
【請求項２】
少なくとも１つ以上のｎ個の入力端子と、少なくとも１つ以上のｍ個の出力端子と、一端がグランドに接続された少なくとも１つ以上のキャパシタと、前記入力端子にドレインまたはソースおよび前記出力端子にソースまたはドレインが接続された少なくともｎ×ｍ個の第１のＦＥＴと、前記第１のＦＥＴのドレインまたはソースに、ソースまたはドレインの何れか一方が接続され、他方が前記キャパシタの他端に接続された少なくともｎ×ｍ個の第２のＦＥＴと、少なくともｎ個の第１のバイアス抵抗と、少なくともｎ本の第１のバイアス供給線路と、前記第１のバイアス供給線路とは異なる少なくとも１本以上の第２のバイアス供給線路と、少なくとも１個以上の第２のバイアス抵抗と、前記第１および第２のバイアス供給線路とは異なる少なくとも１本以上の第３のバイアス供給線路とを備えたスイッチ回路において、
前記入力端子は回路端部に配置された信号入力パッドを含み、
前記出力端子は回路端部に配置された信号出力パッドを含み、
前記回路端部に配置された前記信号入力パッドおよび前記信号出力パッドと回路が形成されている半導体基板のチップ境界線との間に所定の間隔を設け、
前記第１のバイアス抵抗の一端と前記ｎ個の入力端子とを前記第１のｎ本のバイアス供給線路で接続し、
前記第２のバイアス抵抗の一端と前記キャパシタの他端とを前記第３のバイアス供給線路で接続し、
前記第１のｎ個のバイアス抵抗の他端および前記第２のバイアス抵抗の他端とをそれぞれ前記第２のバイアス供給線路で接続し、
前記所定の間隔の部分に前記第２のバイアス供給線路を配置することにより、前記入力端子および前記出力端子と前記第２のバイアス供給線路とが交差することなく配置したことを特徴とするスイッチ回路。
【請求項３】
請求項１または請求項２記載のスイッチ回路において、
少なくとも１つ以上のバイアス用パッドを備え、
前記バイアス用パッドと前記第２のバイアス供給線路とを接続してなることを特徴とするスイッチ回路。
【請求項４】
請求項１乃至請求項３の何れかに記載のスイッチ回路において、
少なくとも１つ以上のゲートバイアス用端子を備え、
前記ゲートバイアス用端子は回路端部に配置されたゲートバイアス用パッドを含み、
前記ゲートバイアス用パッドと、回路が構成されている半導体基板のチップ境界線との間に所定の間隔を設け、
前記所定の間隔の部分に前記第２のバイアス供給線路を配置することにより、前記ゲートバイアス用端子の布線と前記第２のバイアス供給線路とが交差することなく配置したことを特徴とするスイッチ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力端子から出力端子に至る信号を電界効果トランジスタ（以下ＦＥＴと記す）を用いてオン／オフするスイッチ回路に関わる。
【背景技術】
【０００２】
ＦＥＴを用いたＳｉｎｇ１ｅ−Ｐｏ１ｅ  ｎ−Ｔｈｒｏｗ（ＳＰｎＴ）スイッチや、ｎ−Ｐｏ１ｅ  ｎ−Ｔｈｒｏｗ（ｎＰｎＴ）スイッチは、広帯域、低消費電力および高切替速度という特徴から、無線通信用携帯端末の送受信切替スイッチや、スイッチマトリックスなどに広く利用されている。
【０００３】
これらのスイッチの特性で重要なのは、ｏｎ経路の挿入損失とｏｆｆ経路のアイソレーションである。このうち挿入損失は、主に使用するＦＥＴのｏｎ抵抗に依存し、アイソレーションは主にＦＥＴのｏｆｆ容量に依存する。
【０００４】
このため、高周波スイッチ用デバイスとしては、ｏｎ抵抗とｏｆｆ容量を低減できるＧａＡｓ等の化合物半導体を用いたＭＥＳＦＥＴやＨＥＭＴが多用されている。
【０００５】
しかしながら、一般的にＭＥＳＦＥＴやＨＥＭＴはディプレッション（ノーマリーオン）型ＦＥＴであるため、しきい値電圧（Ｖｔｈ）が負電圧となる。従って、０ＶバイアスではＦＥＴは常時ｏｎ状態にあり、ＦＥＴをｏｆｆ状態にするにはＶｔｈ以下の負電圧が必要とされ、制御回路に負電圧発生回路が必要になる。特に携帯端末においては、この負電圧発生回路が実装上大きな領域を占めるため、ＦＥＴスイッチの正電源動作が強く望まれている。
【０００６】
このＦＥＴスイッチの正電源動作を実現した従来例として、下記非特許文献１において報告されたＳＰＤＴ（単極双投）スイッチを図８に示す。このＳＰＤＴスイッチは、シリーズＦＥＴ１１、１２に加えて、シャントＦＥＴ１３、１４を用いたシリーズ・シャント構成であり、スイッチの高周波化／広帯域化に適した構成となっている。
【０００７】
ここで、グランドとシャントＦＥＴ１３、１４間にキャパシタ１３４を適用することにより、これらＦＥＴのソースまたはドレインの電位を持ち上げることができるため、ディプレッション（ノーマリーオン）型ＦＥＴを用いても正電源動作が可能な構成となっている。このようなＦＥＴスイッチの特徴は、例えば下記非特許文献２に詳細に記されいる。
【０００８】
しかしながら、図８に示すようにＦＥＴ１３、１４のソースまたはドレインのバイアス供給線路４４と、ゲートバイアス用パッド１０２から抵抗６４を介してＦＥＴ１４のゲートに接続されているゲートバイアス供給線路および出力伝送線路３２とがそれぞれバイアス供給線路との交差部１１３、１１４で交差しており、これに起因する容量を介して信号が漏洩することにより、アイソレーション特性が劣化し、動作帯域が減少するという問題点がある。
【０００９】
この問題を解決するため、下記特許文献１において開示されている従来例を図９に示す。この従来例では、図８の抵抗５２を抵抗５２、５３に分割し、出力伝送線路３２を挟んで配置しているため、バイアス供給線路との交差部１１４における信号漏洩の影響を低減できる構成となっている。しかしながら、依然として、ゲートバイアス供給線路との交差部１１３における信号漏洩の影響が残る上に、バイアス供給線路４２との交差部１１４における信号漏洩の影響を完全には除去できないため、アイソレーション特性の劣化を招き、動作帯域が減少してしまう。なお、図８、図９における容量１３１、１３２、１３３は直流遮断用で、高周波の狭帯域用スイッチの場合には使用されるが、ベースバンド用スイッチには図１０のようにこれらの容量は使用されない。
【００１０】
図１０はシリーズＦＥＴ１１、１２のみで構成したシリーズＦＥＴ構成のＳＰＤＴスイッチの従来例である。このシリーズＦＥＴ構成は、図８、図９に示したシリーズ・シャント構成と比較すると高周波特性は劣るものの、信号線をＤＣ的にもＲＦ的にもグランドに接続していないため、任意の直流ロジックレベルを有するべースバンド信号を劣化なく通過することができる特徴がある。
【００１１】
しかしながら、図８に示したシリーズ・シャントＦＥＴスイッチと同様に、ＦＥＴ１１、１２のソースまたはドレインへのバイアス供給線路４５と抵抗６２を含むゲートバイアス供給線路および出力用伝送線路３２とがそれぞれバイアス供給線路との交差部１１１、１１２で交差しており、これに起因する容量を介して信号が漏洩することにより、アイソレーション特性が劣化し、動作帯域が減少するという問題点がある。以上の従来技術の問題点は、ソースまたはドレインのバイアス供給線路をスイッチ回路内で引き回していることにより、伝送線路およびゲートバイアス供給線路との間で交差部が存在するということに起因している。これは入出力端子数が増加すればする程より一層大きな問題となる。
【００１２】
【特許文献１】特許第２９９６９０６号
【非特許文献１】１９９３年電子情報通信学会秋季大会  Ｃ−５４
【非特許文献２】M.  Schindler et al.,  “DC-40  GHz  and  20-40  GHzMMIC  SPDT  Switches”, IEEE  Trans.  Electron  Devices,  vol.34,  no.12,  pp.2595-2602,  Dec.  1987
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明の目的は上記従来の問題点を解決し、ソースまたはドレインのバイアス供給線路と伝送線路等との交差数を低減し、アイソレーション特性の劣化を抑え入出力端子数の増大を容易に実現できる広帯域なスイッチ回路を提供することにある。
【課題を解決するための手段】
【００１４】
上記目的を達成するために、請求項１のスイッチ回路は、少なくとも１つ以上のｎ個の入力端子と、少なくとも１つ以上のｍ個の出力端子と、前記入力端子にドレインまたはソースおよび前記出力端子にソースまたはドレインが接続された少なくともｎ×ｍ個の第１のＦＥＴと、少なくともｎ＋ｍ個のバイアス抵抗と、ｎ＋ｍ本の第１のバイアス供給線路と、前記第１のバイアス供給線路とは異なる少なくとも１本以上の第２のバイアス供給線路とを備えたスイッチ回路において、前記入力端子は回路端部に配置された信号入力パッドを含み、前記出力端子は回路端部に配置された信号出力パッドを含み、前記回路端部に配置された前記信号入力パッドおよび前記信号出力パッドと回路が形成されている半導体基板のチップ境界線との間に所定の間隔を設け、前記ｎ＋ｍ個のバイアス抵抗の一端と前記入力端子および前記出力端子とを前記第１のｎ＋ｍ本のバイアス供給線路でそれぞれ接続し、前記ｎ＋ｍ個のバイアス抵抗の他端を前記第２のバイアス供給線路に接続し、前記所定の間隔の部分に前記第２のバイアス供給線路を配置することにより、前記入力端子および前記出力端子の布線と前記第２のバイアス供給線路が交差することなく配置した構成とした。
【００１５】
講求項２記載のスイッチ回路は、少なくとも１つ以上のｎ個の入力端子と、少なくとも１つ以上のｍ個の出力端子と、一端がグランドに接続された少なくとも１つ以上のキャパシタと、前記入力端子にドレインまたはソースおよび前記出力端子にソースまたはドレインが接続された少なくともｎ×ｍ個の第１のＦＥＴと、前記第１のＦＥＴのドレインまたはソースに、ソースまたはドレインの何れか一方が接続され、他方が前記キャパシタの他端に接続された少なくともｎ×ｍ個の第２のＦＥＴと、少なくともｎ個の第１のバイアス抵抗と、少なくともｎ本の第１のバイアス供給線路と、前記第１のバイアス供給線路とは異なる少なくとも１本以上の第２のバイアス供給線路と、少なくとも１個以上の第２のバイアス抵抗と、前記第１および第２のバイアス供給線路とは異なる少なくとも１本以上の第３のバイアス供給線路とを備えたスイッチ回路において、前記入力端子は回路端部に配置された信号入力パッドを含み、前記出力端子は回路端部に配置された信号出力パッドを含み、前記回路端部に配置された前記信号入力パッドおよび前記信号出力パッドと回路が形成されている半導体基板のチップ境界線との間に所定の間隔を設け、前記第１のバイアス抵抗の一端と前記ｎ個の入力端子とを前記第１のｎ本のバイアス供給線路で接続し、前記第２のバイアス抵抗の一端と前記キャパシタの他端とを前記第３のバイアス供給線路で接続し、前記第１のｎ個のバイアス抵抗の他端および前記第２のバイアス抵抗の他端とをそれぞれ前記第２のバイアス供給線路で接続し、前記所定の間隔の部分に前記第２のバイアス供給線路を配置することにより、前記入力端子および前記出力端子と前記第２のバイアス供給線路とが交差することなく配置した構成とした。
【００１６】
請求項３記載のスイッチ回路は、請求項１または請求項２記載のスイッチ回路において、少なくとも１つ以上のバイアス用パッドを備え、前記バイアス用パッドと前記第２のバイアス供給線路とを接続した構成とした。
【００１７】
請求項４記載のスイッチ回路は、請求項１乃至請求項３の何れかに記載のスイッチ回路において、少なくとも１つ以上のゲートバイアス用端子を備え、前記ゲートバイアス用端子は回路端部に配置されたゲートバイアス用パッドを含み、  前記ゲートバイアス用パッドと、回路が構成されている半導体基板のチップ境界線との間に所定の間隔を設け、前記所定の間隔の部分に前記第２のバイアス供給線路を配置することにより、前記ゲートバイアス用端子の布線と前記第２のバイアス供給線路とが交差することなく配置した構成としている。
【発明の効果】
【００１８】
本発明に係わるスイッチ回路は、信号入力パッド、信号出力パッドおよびゲートバイアス用パッドをチップ境界線から所定の間隔を設けて配置し、その間隔部分にソースまたはドレインのバイアス供給線路を通していることに最も主要な特徴がある。このため、制御電圧極性および信号直流ロジックレベル無依存なスイッチの広帯域化、入出力ポート数の増大を容易に図ることができる。したがって、正電源動作化やスイッチマトリックスの大規模化を通して、無線通信端末やイーサネット(登録商標)用スイッチの小型高性能化に資するところが大である。
【発明を実施するための最良の形態】
【００１９】
［第１の実施の形態］
図１は、本発明の第１の実施の形態に係わるスイッチ回路を示す図である。  
本スイッチ回路は、ＦＥＴ１１、１２のソースまたはドレインを共通の入力伝送線路２に、およびドレインまたはソースを出力伝送線路３１、３２にそれぞれ接続したシリーズＦＥＴ構成のＳＰＤＴスイッチを示しており、図１０に例示した従来の実施の形態の問題点を解決できるものである。  
入力伝送線路２には信号入力パッド７を介して信号が入力され、信号出力パッド８１、８２に対してはそれぞれ出力伝送線路３１、３２を介して信号が出力される。入力伝送線路２にはＦＥＴ１１および１２のソースまたはドレインのバイアス供給線路４１を介してソースまたはドレインのバイアス抵抗５１が、出力伝送線路３１にはＦＥＴ１１のドレインまたはソースのバイアス供給線路４２を介してドレインまたはソースのバイアス抵抗５２が、出力伝送線路３２にはＦＥＴ１２のドレインまたはソースのバイアス供給線路４３を介してドレインまたはソースのバイアス抵抗５３がそれぞれ接続されている。
【００２０】
これらＦＥＴへのソースまたはドレインのバイアス電圧は、ソースまたはドレインのバイアス用パッド９に印加された電圧を、ソースまたはドレインのバイアス供給線路４４、４５を介して各ＦＥＴのソースまたはドレインのバイアス抵抗５１、５２、５３に供給することにより実現する。  
ここで、これらＦＥＴの入力側となるソースまたはドレインのバイアス抵抗５１とソースまたはドレインのバイアス供給線路４４とは入力側のソースまたはドレインのバイアス供給線路接続点１４１で、これらＦＥＴの出力側となるドレインまたはソースのバイアス抵抗５２および５３とドレインまたはソースのバイアス供給線路４５とはこれら出力側のドレインまたはソースのバイアス供給線路接続点１４２および１４３で、それぞれ接続されている。したがって、ソースまたはドレインのバイアス抵抗５１、５２および５３の抵抗値を同一にした場合、ソースまたはドレインのバイアス用パッド９から全てのＦＥＴ（１１，１２）のソースおよびドレインヘの抵抗値を同一にすることができるため、全てのＦＥＴ（１１，１２）のソースおよびドレインの電位を同一にすることができる。
【００２１】
また、ＦＥＴ１１、１２へのゲートバイアス電圧は、それぞれゲートバイアス用パッド１０１および１０２へ印加されたバイアス電圧をゲートバイアス抵抗６１および６２を介して供給することにより実現する。  
なお、以上全ての抵抗は、高周波特性への影響はほとんどないように入力伝送線路２および出力伝送線路３１、３２の特性インピーダンスと比較して十分大きな抵抗値に設定している。
【００２２】
このＳＰＤＴスイッチの動作は以下の通りである。なお、以下の動作は、ディプレッション（ノーマリーオン）型ＦＥＴを使用したケースを記しているが、エンハンスメント（ノーマリーオフ）型ＦＥＴを使用する場合には「（Ｖｔｈ＋Ｖｒｅｆ）以下の電圧」を「（Ｖｔｈ＋Ｖｒｅｆ）以上の電圧」と置き換えることにより同一の動作を実現できる。
【００２３】
まず、ソースまたはドレインのバイアス電圧（Ｖｒｅｆ）をソースまたはドレインのバイアス用パッド９に印加する。この状態で、ゲートバイアス用パッド１０１へはバイアス電圧Ｖｒｅｆを、ゲートバイアス用パッド１０２へは（Ｖｔｈ＋Ｖｒｅｆ）以下の電圧を印加するか、またはゲートバイアス用パッド１０１へは（Ｖｔｈ＋Ｖｒｅｆ）以下の電圧を、ゲートバイアス用パッド１０２へはバイアス電圧Ｖｒｅｆを制御電圧として相補的に印加する。ここでゲートバイアス電圧にＶｒｅｆが印加されたＦＥＴはｏｎ状態に、ゲートバイアスに（Ｖｔｈ＋Ｖｒｅｆ）以下の電圧が印加されたＦＥＴはｏｆｆ状態になるため、信号入力パッド７に入力された信号を信号出力パッド８１または８２のいずれかに切替えて出力することができる。
【００２４】
これらのバイアス電圧の極性は、ソースまたはドレインのバイアス電圧（Ｖｒｅｆ）を任意の値に設定できるため、ＦＥＴがディプレッションまたはエンハンスメントのどちらのタイプにも拘わらず正、負、（正および負）いずれの極性の組み合せでも動作させることが出来る。
【００２５】
ここで、図１に示した本発明の実施の形態では、信号出力パッド８２およびゲートバイアス用パッド１０２をチップ境界線１２から所定の間隔を設けて配置し、その間隔部分にソースまたはドレインのバイアス供給線路４５を通していることに最も主要な特徴がある。このため、図１０に示した従来の実施の形態と比較して、ソースまたはドレインのバイアス供給線路４５とゲートバイアス供給線路および出力伝送線路の交差を完全に避けることが可能になり、これらの交差で生じる容量に起因するアイソレーション特性の劣化を避けることができるため、制御電圧極性無依存なスイッチの広帯域化を実現できる。また、入力伝送線路２および出力伝送線路３１および３２の直流の電位も任意に設定できるため、さまざまなロジックレベルのべースバンド信号の切替も問題なく行うことができる。
【００２６】
図２は図１に示した実施の形態の変型例である。図１の実施の形態との相違は、入力伝送線路２および出力伝送線路３１、３２を基板表面のグランドを用いたコプレーナ線路としたことである。具体的には、入力伝送線路２は、グランド導体１５１（Ｇ）と１５２（Ｇ）に挟まれた中心導体２（Ｓ）で形成されるＧ−Ｓ−Ｇ型コプレーナ線路で構成され、出力伝送線路は、グランド導体１５３（Ｇ）と１５４（Ｇ）に挟まれた一方の出力伝送路を形成している中心導体３１（Ｓ）および、グランド導体１５４（Ｇ）と１５５（Ｇ）に挟まれた他方の出力伝送路を形成している中心導体３２（Ｓ）とで形成されるＧ−Ｓ−Ｇ−Ｓ−Ｇ型コプレーナ線路で構成されている。ソースまたはドレインのバイアス抵抗５１，５２および５３は、グランド（Ｇ）および中心導体（Ｓ）に接触しないようにグランドと中心導体のほぼ中間に長手方向に平行に配置されている。また、グランド用パッド１６２、１６４および１６５もチップ境界線１２から所定の間隔を設けて配置し、その間隔部分にソースまたはドレインのバイアス供給線路４４および４５を通していることにより、ソースまたはドレインのバイアス供給線路４５とグランドの交差をも完全に避けることが可能になる。
【００２７】
なお、図１、図２に例示した実施の形態に限定されることなく、入出力端子を入替えた構成でも構わない。また、ＳＰＤＴに限定されることなく、ＳＰ３ＴやＳＰ４Ｔ等のｎが３以上のＳＰｎＴスイッチであっても構わない。
【００２８】
〔第２の実施の形態］
図３は、本発明の第２の実施の形態に係わるスイッチ回路を示す図である。本スイッチ回路は、シリーズＦＥＴを形成しているＦＥＴ１１、１２のソースまたはドレインを共通の入力伝送線路２に、およびドレインまたはソースを出力伝送線路３１、３２にそれぞれ接続し、さらにＦＥＴ１３、１４のソースまたはドレインの一端をＦＥＴ１１、１２のドレインまたはソースにそれぞれ接続し、他端を共通のキャパシタ１３４を介してグランドに接地したシリーズ・シャントＦＥＴ構成のＳＰＤＴスイッチを示しており、図８、図９に例示した従来の実施の形態の問題点を解決できるものである。
【００２９】
入力伝送線路２には信号入力パッド７を介して信号が入力され、信号出力パッド８１、８２からはそれぞれ出力伝送線路３１、３２を介して信号が出力される。入力伝送線路２にはソースまたはドレインのバイアス供給線路４１を介してソースまたはドレインのバイアス抵抗５１が、またシャントＦＥＴ１３、１４のソース（またはドレイン）端子には、ソースまたはドレインのバイアス供給線路４２を介してソースまたはドレインのバイアス抵抗５２がそれぞれ接続されている。これらＦＥＴへのソースまたはドレインのバイアスは、ソースまたはドレインのバイアス用パッド９に印加された電圧を、ソースまたはドレインのバイアス供給線路４３、４４を介して各ソースまたはドレインのバイアス抵抗５１、５２に供給することにより実現する。
【００３０】
ここで、ソースまたはドレインのバイアス抵抗５１とソースまたはドレインのバイアス供給線路４３は、ソースまたはドレインのバイアス供給線路接続点１４１で、ソースまたはドレインのバイアス抵抗５２とソースまたはドレインのバイアス供給線路４４は、ソースまたはドレインのバイアス供給線路接続点１４２でそれぞれ接続されている。ソースまたはドレインのバイアス供給線路４２はキャパシタ１３４を介して接地されており、また信号入力パッド７と入力伝送線路２との間、および出力伝送線路３１、３２と信号出力パッド８１、８２の間に直流遮断用としてキャパシタ１３１、１３２、１３３を配置しているため、任意の値の直流バイアスを印加することが可能になっている。したがって、ＦＥＴ１１、１３ペアおよびＦＥＴ１２、１４ペアのそれぞれの両端の電位は、任意の値かつ同一に設定することができる。  
また、ＦＥＴ１１、１２、１３、１４へのゲートバイアスは、それぞれゲートバイアス用パッド１０１および１０２へ印加されたバイアス電圧をゲートバイアス用抵抗６１、６２、６３、６４を介して供給することにより実現する。
【００３１】
ここで、ＳＰＤＴスイッチの動作は、信号入力パッド７から信号出力パッド８１への経路をｏｎ、信号入力パッド７から信号出力パッド８２への経路をｏｆｆとするためには、ＦＥＴ１１と１４をｏｎ状態、ＦＥＴ１２と１３をｏｆｆ状態とすればよく、その逆に信号入力パッド７から信号出力パッド８２への経路をｏｎ、信号入力パッド７から信号出力パッド８１への経路をｏｆｆとするためには、ＦＥＴ１１と１４をｏｆｆ状態、ＦＥＴ１２と１３をｏｎ状態とすればよい。したがって、ＦＥＴ１１と１４のゲートバイアス制御をゲートバイアス用パッド１０２で共通に行い、ＦＥＴ１２と１３のゲートバイアス制御をゲートバイアス用パッド１０１で共通に行う構成としている。
【００３２】
以上の動作により、ＦＥＴ１１、１３ペアの一方および、ＦＥＴ１２、１４ペアの一方はｏｎ状態となり、その中点の電位もｏｎ状態のＦＥＴ経由で与えられるため、ソースまたはドレインのバイアス用パッド９に印加された電圧と同一になる。つまり、全てのＦＥＴ（１１、１２、１３、１４）のソースおよびドレインの電位は同一に設定される。  
なお、以上全ての抵抗は、高周波特性への影響はほとんどないように入力伝送線路２および出力伝送線路３１、３２の特性インピーダンスと比較して十分大きな抵抗値に設定している。
【００３３】
このＳＰＤＴスイッチの動作は以下の通りである。なお、以下の動作は、ディプレッション（ノーマリーオン）型ＦＥＴを使用したケースを記している。  
まず、ソースまたはドレインのバイアス電圧（Ｖｒｅｆ）をソースまたはドレインのバイアス用パッド９に印加する。この状態で、ゲートバイアス用パッド１０１にバイアス電圧（Ｖｒｅｆ）を、ゲートバイアス用パッド１０２へ（Ｖｔｈ＋Ｖｒｅｆ）以下の電圧を印加するか、またはゲートバイアス用パッド１０１へ（Ｖｔｈ＋Ｖｒｅｆ）以下の電圧を、ゲートバイアス用パッド１０２へバイアス電圧（Ｖｒｅｆ）の制御電圧をそれぞれ相補的に印加する。ここでゲートバイアス電圧にＶｒｅｆが印加されたＦＥＴはｏｎ状態に、ゲートバイアス電圧に（Ｖｔｈ＋Ｖｒｅｆ）以下の電圧が印加されたＦＥＴはｏｆｆ状態になるため、信号入力パッド７に入力された信号を出力パッド８１または８２の何れかに切替えて出力することができる。これらのバイアス電圧の極性は、バイアス電圧Ｖｒｅｆを任意の値に設定できるため、例えば、（Ｖｔｈ＋Ｖｒｅｆ）＞０Ｖの値にすれば正電源動作が可能になる。
【００３４】
ここで、図３に示した本発明の実施の形態では、信号出力パッド８２とゲートバイアス用パッド１０２をチップ境界線１２から所定の間隔を設けて配置し、その間隔部分にソースまたはドレインのバイアス供給線路４４を通していることに最も主要な特徴がある。このため、図８、図９に示した従来の実施の形態と比較して、ソースまたはドレインのバイアス供給線路４４とＦＥＴ１４のゲートバイアス供給線路および出力伝送線路の交差を避けることが可能になり、これらの交差で生じる容量に起因するアイソレーション特性の劣化を避けることができるため、正電源動作可能なスイッチの広帯域化を実現できる。なお、図３に例示した実施の形態に限定されることなく、入力端子と出力端子とを入替えた構成でも構わない。また、ＳＰＤＴに限定されることなく、ＳＰ３ＴやＳＰ４Ｔ等のｎが３以上のＳＰｎＴスイッチであっても構わない。
【００３５】
［第３の実施の形態］
図４は、本発明の第３の実施の形態に係わるスイッチ回路を示す図である。
【００３６】
本実施の形態は、ＦＥＴ１１、１２で構成される第１のＳＰＤＴスイッチとＦＥＴ１３、１４で構成される第２のＳＰＤＴスイッチと４本のインタコネクション用伝送線路１７１〜１７４で構成されたＤＰＤＴスイッチを示している。
【００３７】
ここで、図４に示した本発明の実施の形態では、信号入力パッド７２と信号出力パッド８２をチップ境界線１２から所定の間隔を設けて配置し、その間隔部分にソースまたはドレインのバイアス供給線路４５、４６を通していることに最も主要な特徴がある。このため、これら各ＦＥＴのソースまたはドレインのバイアス供給線路４５、４６とゲートバイアス供給線路、入力伝送線路および出力伝送線路との交差を完全に避けることが可能になり、これらの交差で生じる容量に起因するアイソレーション特性の劣化を避けることができる。したがって、図４に例示したシリーズＦＥＴ構成のスイッチでは、制御電圧極性無依存なスイッチの広帯域化を図ることができる。
【００３８】
また、入力伝送線路および出力伝送線路の直流の電位も任意に設定できるため、さまざまなロジックレベルのべースバンド信号の切替も問題なく行うことができる。ここで、各ＦＥＴのソースまたはドレインのバイアス抵抗５１、５２とこれらＦＥＴのソースまたはドレインのバイアス供給線路４５は、これら各ＦＥＴのソースまたはドレインのバイアス供給線路接続点１４１、１４２で、ドレインまたはソースのバイアス抵抗５３、５４とドレインまたはソースのバイアス供給線路４６は、バイアス供給線路接続点１４３、１４４でそれぞれ接続されている。したがって、各ＦＥＴのソースまたはドレインのバイアス抵抗５１〜５４の抵抗値を同一にした場合、これらソースまたはドレインのバイアス用パッド９から全てのＦＥＴ（１１〜１４）のソースおよびドレインヘの抵抗値を同一にすることができるため、全てのＦＥＴ（１１〜１４）のソースおよびドレインの電位を同一にすることができる。
【００３９】
図５〜図７は、さらに入力端子数、出力端子数をそれぞれｎ個づつに増加させた場合のスイッチ回路の実施の形態を示す。図５、図６は各ＳＰｎＴスイッチにシリーズＦＥＴを、図７はシリーズ・シャントＦＥＴを適用した実施の形態を示している。  
図５、図６に示した実施の形態では、信号入力パッド７２〜７ｎ、信号出力パッド８２〜８ｎおよびゲートバイアス用パッド１０１〜１０ｎ2をチップ境界線１２から所定の間隔を設けて配置し、その間隔部分にソースまたはドレインのバイアス供給線路４２ｎ＋１、４２ｎ＋２を通していることに最も主要な特徴がある。また、図６に示した実施の形態では、パッドを含む入力線路および出力線路にコプレーナ線路を使用しており、グランド用パッド１６２〜１６ｎ＋１および１６ｎ＋３〜１６２ｎ＋３をチップ境界線１２から所定の間隔を設けて配置し、その間隔部分にソースまたはドレインのバイアス供給線路４２ｎ＋１、４２ｎ＋２を通している。このため、ソースまたはドレインのバイアス供給線路４２ｎ＋１、４２ｎ＋２とゲートバイアス供給線路、入力伝送線路、出力伝送線路（およびグランド）との交差を完全に避けることが可能になり、これらの交差で生じる容量に起因するアイソレーション特性の劣化を避けることができる。したがって、制御電圧極性無依存なスイッチの広帯域化を図ることができる。
【００４０】
また、入力伝送線路および出力伝送線路の直流の電位も任意に設定できるため、さまざまなロジックレベルのべースバンド信号の切替も問題なく行うことができる。ここで、信号入力側となるソースまたはドレインのバイアス抵抗５１〜５ｎとソースまたはドレインのバイアス供給線路４２ｎ＋１は、ソースまたはドレインのバイアス供給線路接続点１４１〜１４ｎで接続され、信号出力側となるドレインまたはソースのバイアス抵抗５ｎ＋１〜５２ｎと、ドレインまたはソースのバイアス供給線路４２ｎ＋２は、ドレインまたはソースのバイアス供給線路接続点１４ｎ＋１〜１４２ｎでそれぞれ接続されている。したがって、入力側および出力側のソースまたはドレインのバイアス抵抗５１〜５２ｎの抵抗値を全て同一にした場合、ソースまたはドレインのバイアス用パッド９から全てのＳＰｎＴ（１９１〜１９ｎ）中のＦＥＴのソースおよびドレインヘの抵抗値を同一にすることができるため、全てのＦＥＴのソースおよびドレインの電位を同一にすることができる。
【００４１】
図７に示した実施の形態では、信号入力パッド７２〜７ｎ、出力パッド８ｎおよびゲートバイアス用パッド１０１〜１０ｎ2をチップ境界線１２から所定の間隔を設けて配置し、その間隔部分にソースまたはドレインのバイアス供給線路４ｎ＋２、４ｎ＋３を通していることに最も主要な特徴がある。なお、図３に示した実施の形態と同様に、シャントＦＥＴに接続されたソースまたはドレインのバイアス供給線路４ｎ＋１は、キャパシタを介して接地されている（図示せず）。したがって、ソースまたはドレインのバイアス供給線路４ｎ＋２、４ｎ＋３とゲートバイアス供給線路と入力伝送線路および出力伝送線路との交差を避けることが可能になり、これらの交差で生じる容量に起因するアイソレーション特性の劣化を避けることができるため、ディプレッション（ノーマリーオン）型ＦＥＴを用いた正電源動作可能なスイッチの広帯域化を実現できる。なお、図４〜図７に例示した実施の形態に限定されることなく、入力端子および出力端子を入替えた構成でも構わない。
【図面の簡単な説明】
【００４２】
【図１】第１の実施の形態を示す回路構成図。
【図２】第１の実施の形態の変形を示す回路構成図。
【図３】第２の実施の形態を示す回路構成図。
【図４】第３の実施の形態を示す回路構成図。
【図５】第３の実施の形態の第１の変形を示す回路構成図。
【図６】第３の実施の形態の第２の変形を示す回路構成図。
【図７】第３の実施の形態の第３の変形を示す回路構成図。
【図８】従来用いられてきたスイッチ回路の第１の例を示す回路構成図。
【図９】従来用いられてきたスイッチ回路の第２の例を示す回路構成図。
【図１０】従来用いられてきたスイッチ回路の第３の例を示す回路構成図。
【符号の説明】
【００４３】
１１〜１４：ＦＥＴ
２、２１〜２ｎ：入力伝送線路
３１〜３ｎ：出力伝送線路
４１〜４２ｎ：ソースまたはドレインのバイアス供給線路
５１〜５２ｎ：ソースまたはドレインのバイアス抵抗
６１〜６ｎ：ゲートバイアス抵抗
７：信号入力パッド
８：信号出力パッド
９：ソースまたはドレインのバイアス用パッド
１０：ゲートバイアス用パッド
１１：バイアス供給線路との交差部
１２：チップ境界線
１３：キャパシタ
１４：ソースまたはドレインのバイアス供給線路接続点
１５：グランド
１６：グランド用パッド
１７：インタコネクション用伝送線路
１８：伝送線路交差部
１９：ＳＰｎＴスイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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