(57)【要約】【課題】  束線で接続された複数の回路間で束線による問題を生じない処理を行う。【解決手段】  それぞれがクロック発生部を備えた複数の信号処理回路が備えられ、各信号処理回路は互いに異なる回路基板上に存在しており、各信号処理装置間は束線によりデータの授受を行うよう構成された信号処理装置であり、束線は、いずれか一方の信号処理回路（第一の信号処理回路）のクロック発生部（第一のクロック発生部）からのクロックを他方の信号処理回路（第二の信号処理回路）に伝達するクロック往路と、第二の信号処理回路で折り返されたクロックを第一の信号処理回路に戻すクロック復路とを有し、第二の信号処理回路は、クロック往路からのクロックをクロック復路に折り返させるクロック折り返し配線部を有し、第一のクロック発生部では、クロック往路とクロック復路とをクロックが経由して戻るタイミングに応じ、発生するクロックタイミングを調整する。【選択図】  図１
2005167785.tif 000002
【特許請求の範囲】
【請求項１】
それぞれがクロック発生部を備えた複数の信号処理回路が備えられ、前記各信号処理回路は互いに異なる回路基板上に存在しており、前記各信号処理装置間は束線によりデータの授受を行うよう構成された信号処理装置であって、
前記束線は、いずれか一方の信号処理回路（第一の信号処理回路）のクロック発生部（第一のクロック発生部）からのクロックを他方の信号処理回路（第二の信号処理回路）に伝達するクロック往路と、前記第二の信号処理回路で折り返された前記クロックを前記第一の信号処理回路に戻すクロック復路とを有し、
前記第二の信号処理回路は、前記クロック往路からのクロックを前記クロック復路に折り返させるクロック折り返し配線部を有し、
前記第一のクロック発生部では、前記束線のクロック往路とクロック復路とをクロックが経由して戻るタイミングに応じて、発生するクロックのタイミングを調整する、
ことを特徴とする信号処理装置。
【請求項２】
前記第一のクロック発生部では、前記束線のクロック往路とクロック復路とをクロックが経由して戻るのに要する時間に応じて、発生するクロックのタイミングを調整する、
ことを特徴とする請求項１記載の信号処理装置。
【請求項３】
前記第一のクロック発生部では、前記束線のクロック往路とクロック復路とをクロックが経由して戻るのに要する時間を求め、該時間の１／２だけずらしたタイミングとなるように、発生するクロックのタイミングを調整する、
ことを特徴とする請求項２記載の信号処理装置。
【請求項４】
前記第一のクロック発生部では、
基準となる束線を用いた場合のクロック往路とクロック復路とをクロックが経由して戻るのに要する基準時間を予め保持しておき、
異なる束線を用いた場合のクロック往路とクロック復路とをクロックが経由して戻るのに要する時間と前記基準時間との差に応じて、発生するクロックのタイミングを調整する、
ことを特徴とする請求項１記載の信号処理装置。
【請求項５】
基準となる束線とは異なる束線を用いた場合のクロック往路とクロック復路とをクロックが経由して戻るのに要する時間と前記基準時間との差を求め、
該差の１／２だけずらしたタイミングとなるように、発生するクロックのタイミングを調整する、
ことを特徴とする請求項４記載の信号処理装置。
【請求項６】
前記第一のクロック発生部は、
発生するクロックのタイミングを調整するための調整信号を発生する制御手段と、
基準となる発振器からの基準発振信号を遅延させて異なる遅延時間を有する複数の遅延信号を生成するディレイチェーン部と、
前記調整信号に同期した遅延信号を検出する同期検出部と、
前記同期検出部の検出結果に応じて前記ディレイチェーン部から前記調整信号に同期した遅延信号を選択してクロックとして出力する遅延信号選択部と、
を有する、
ことを特徴とする請求項１乃至請求項５のいずれかに記載の信号処理装置。
【請求項７】
信号処理装置の各部がディジタル回路で構成されている、
ことを特徴とする請求項１乃至請求項６のいずれかに記載の信号処理装置。
【請求項８】
それぞれがクロック発生部を備えた複数の信号処理回路が備えられ、前記各信号処理回路は互いに異なる回路基板上に存在しており、前記各信号処理装置間は束線によりデータの授受を行うよう構成された画像処理装置であって、
前記束線は、いずれか一方の信号処理回路（第一の信号処理回路）のクロック発生部（第一のクロック発生部）からのクロックを他方の信号処理回路（第二の信号処理回路）に伝達するクロック往路と、前記第二の信号処理回路で折り返された前記クロックを前記第一の信号処理回路に戻すクロック復路とを有し、
前記第二の信号処理回路は、前記クロック往路からのクロックを前記クロック復路に折り返させるクロック折り返し配線部を有し、
前記第一のクロック発生部では、前記束線のクロック往路とクロック復路とをクロックが経由して戻るタイミングに応じて、発生するクロックのタイミングを調整する、
ことを特徴とする画像処理装置。
【請求項９】
前記第一のクロック発生部では、前記束線のクロック往路とクロック復路とをクロックが経由して戻るのに要する時間に応じて、発生するクロックのタイミングを調整する、
ことを特徴とする請求項８記載の画像処理装置。
【請求項１０】
前記第一のクロック発生部では、前記束線のクロック往路とクロック復路とをクロックが経由して戻るのに要する時間を求め、該時間の１／２だけずらしたタイミングとなるように、発生するクロックのタイミングを調整する、
ことを特徴とする請求項９記載の画像処理装置。
【請求項１１】
前記第一のクロック発生部では、
基準となる束線を用いた場合のクロック往路とクロック復路とをクロックが経由して戻るのに要する基準時間を予め保持しておき、
異なる束線を用いた場合のクロック往路とクロック復路とをクロックが経由して戻るのに要する時間と前記基準時間との差に応じて、発生するクロックのタイミングを調整する、
ことを特徴とする請求項８記載の画像処理装置。
【請求項１２】
基準となる束線とは異なる束線を用いた場合のクロック往路とクロック復路とをクロックが経由して戻るのに要する時間と前記基準時間との差を求め、
該差の１／２だけずらしたタイミングとなるように、発生するクロックのタイミングを調整する、
ことを特徴とする請求項１１記載の画像処理装置。
【請求項１３】
前記第一のクロック発生部は、
発生するクロックのタイミングを調整するための調整信号を発生する制御手段と、
基準となる発振器からの基準発振信号を遅延させて異なる遅延時間を有する複数の遅延信号を生成するディレイチェーン部と、
前記調整信号に同期した遅延信号を検出する同期検出部と、
前記同期検出部の検出結果に応じて前記ディレイチェーン部から前記調整信号に同期した遅延信号を選択してクロックとして出力する遅延信号選択部と、
を有する、
ことを特徴とする請求項８乃至請求項１２のいずれかに記載の画像処理装置。
【請求項１４】
画像処理装置の各部がディジタル回路で構成されている、
ことを特徴とする請求項８乃至請求項１３のいずれかに記載の画像処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像形成する画素の基準となるドットクロックを基準として、画像データに応じた主走査方向の１ラインの画像形成を行うと共に、主走査方向の１ライン毎の画像形成を副走査方向に繰り返して１頁分の画像形成を行うのに用いられる信号処理装置および画像処理装置に関し、特に、装置内に複数の信号制御回路を備え、各信号制御回路がクロックに同期した状態でデータの授受や処理を行う状態の信号処理装置および画像処理装置に関する。
【背景技術】
【０００２】
それぞれがクロック発生部を備えた複数の信号処理回路（信号処理ユニット、信号処理基板、信号処理デバイス）を有する信号処理装置（画像処理装置など）が存在している。
【０００３】
なお、ここで、複数の信号処理回路は、異なる機器間に配置された信号処理回路、同一の機器の異なる基板上に配置された信号処理回路、などの場合が考えられ、それぞれの信号処理回路同士は、束線と呼ばれるフレキシブルな複数本の信号線の束によって接続されることが多い。
【０００４】
また、この束線と類似するものとして、複数本の配線パターンが配設されたフレキシブルプリント基板なども存在しており、本願明細書ではフレキシブルプリント基板も束線の一種として考えることにする。
【０００５】
そして、この信号処理装置において、確実な信号処理やデータ授受のためには、それら複数の信号処理回路は同一周波数かつ同一タイミングのクロックで駆動されていることが必要である。
【０００６】
このような束線を介したデータ授受を行う複数の信号処理回路を備えた装置で、各信号処理回路がクロック発生部を備えている場合には、同期合わせをすることが好ましい。しかし、同期合わせをしたとしても、束線の部分でデータ授受に遅延が発生するとなると、単純な同期合わせでは対処することができない。
【０００７】
このように、信号処理回路を繋ぐ束線の部分でデータ授受に遅延が発生することまで考慮された先行技術は存在していない。なお、束線の長さを制御する技術としては、たとえば、以下の特許文献１に記載されている。
【特許文献１】特開平１０−２３４１１０号公報（第１頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
以上の複数の信号処理回路にて、同一のデータを同一タイミングで処理（データ授受、信号処理）するには、各信号処理回路が同一タイミングのクロックを発生するだけでは足りず、束線で発生する遅延を考慮する必要がある。
【０００９】
また、同一装置内の信号処理回路の基板配置の変更によって束線の長さが変わったり、素材の変更により同じ長さの束線でも遅延が変化したりと、同じ装置であっても製造時期などによって変化が発生することがある。
【００１０】
すなわち、各信号処理回路で絶対的に同一タイミングのクロックであるよりも、各信号処理回路で処理しようとするデータに対してクロックが同一のタイミングで作用することが望ましいことを、意味している。
【００１１】
このため、初期の設計時には問題なく動作していた装置であっても、束線の長さや素材の変更によって束線で発生する遅延が変化することにより、信号処理の動作に問題が生じることがありうる。
【００１２】
本発明は、上記の課題を解決するためになされたものであって、その目的は、束線により接続された複数の信号処理回路間で束線による遅延の問題を生じない信号処理を行うことが可能な信号処理装置および画像処理装置を提供することにある。
【課題を解決するための手段】
【００１３】
すなわち、課題を解決する手段としての本発明は以下に説明するようなものである。
【００１４】
（１）請求項１記載の発明は、それぞれがクロック発生部を備えた複数の信号処理回路が備えられ、前記各信号処理回路間は互いに異なる回路基板上に存在しており、前記各信号処理装置間は束線によりデータの授受を行うよう構成された信号処理装置であって、前記束線は、いずれか一方の信号処理回路（第一の信号処理回路）のクロック発生部（第一のクロック発生部）からのクロックを他方の信号処理回路（第二の信号処理回路）に伝達するクロック往路と、前記第二の信号処理回路で折り返された前記クロックを前記第一の信号処理回路に戻すクロック復路とを有し、前記第二の信号処理回路は、前記クロック往路からのクロックを前記クロック復路に折り返させるクロック折り返し配線部を有し、前記第一のクロック発生部では、前記束線のクロック往路とクロック復路とをクロックが経由して戻るタイミングに応じて、発生するクロックのタイミングを調整する、ことを特徴とする信号処理装置である。
【００１５】
（２）請求項２記載の発明は、前記第一のクロック発生部では、前記束線のクロック往路とクロック復路とをクロックが経由して戻るのに要する時間に応じて、発生するクロックのタイミングを調整する、ことを特徴とする請求項１記載の信号処理装置である。
【００１６】
（３）請求項３記載の発明は、前記第一のクロック発生部では、前記束線のクロック往路とクロック復路とをクロックが経由して戻るのに要する時間を求め、該時間の１／２だけずらしたタイミングとなるように、発生するクロックのタイミングを調整する、ことを特徴とする請求項２記載の信号処理装置である。
【００１７】
（４）請求項４記載の発明は、前記第一のクロック発生部では、基準となる束線を用いた場合のクロック往路とクロック復路とをクロックが経由して戻るのに要する基準時間を予め保持しておき、異なる束線を用いた場合のクロック往路とクロック復路とをクロックが経由して戻るのに要する時間と前記基準時間との差に応じて、発生するクロックのタイミングを調整する、ことを特徴とする請求項１記載の信号処理装置である。
【００１８】
（５）請求項５記載の発明は、基準となる束線とは異なる束線を用いた場合のクロック往路とクロック復路とをクロックが経由して戻るのに要する時間と前記基準時間との差を求め、該差の１／２だけずらしたタイミングとなるように、発生するクロックのタイミングを調整する、ことを特徴とする請求項４記載の信号処理装置である。
【００１９】
（６）請求項６記載の発明は、前記第一のクロック発生部は、発生するクロックのタイミングを調整するための調整信号を発生する制御手段と、基準となる発振器からの基準発振信号を遅延させて異なる遅延時間を有する複数の遅延信号を生成するディレイチェーン部と、前記調整信号に同期した遅延信号を検出する同期検出部と、前記同期検出部の検出結果に応じて前記ディレイチェーン部から前記調整信号に同期した遅延信号を選択してクロックとして出力する遅延信号選択部と、を有する、ことを特徴とする請求項１乃至請求項５のいずれかに記載の信号処理装置である。
【００２０】
（７）請求項７記載の発明は、信号処理装置の各部がディジタル回路で構成されている、ことを特徴とする請求項１乃至請求項６のいずれかに記載の信号処理装置である。
【００２１】
（８）請求項８記載の発明は、それぞれがクロック発生部を備えた複数の信号処理回路が備えられ、前記各信号処理回路は互いに異なる回路基板上に存在しており、前記各信号処理装置間は束線によりデータの授受を行うよう構成された画像処理装置であって、前記束線は、いずれか一方の信号処理回路（第一の信号処理回路）のクロック発生部（第一のクロック発生部）からのクロックを他方の信号処理回路（第二の信号処理回路）に伝達するクロック往路と、前記第二の信号処理回路で折り返された前記クロックを前記第一の信号処理回路に戻すクロック復路とを有し、前記第二の信号処理回路は、前記クロック往路からのクロックを前記クロック復路に折り返させるクロック折り返し配線部を有し、前記第一のクロック発生部では、前記束線のクロック往路とクロック復路とをクロックが経由して戻るタイミングに応じて、発生するクロックのタイミングを調整する、ことを特徴とする画像処理装置である。
【００２２】
（９）請求項９記載の発明は、前記第一のクロック発生部では、前記束線のクロック往路とクロック復路とをクロックが経由して戻るのに要する時間に応じて、発生するクロックのタイミングを調整する、ことを特徴とする請求項８記載の画像処理装置である。
【００２３】
（１０）請求項１０記載の発明は、前記第一のクロック発生部では、前記束線のクロック往路とクロック復路とをクロックが経由して戻るのに要する時間を求め、該時間の１／２だけずらしたタイミングとなるように、発生するクロックのタイミングを調整する、ことを特徴とする請求項９記載の画像処理装置である。
【００２４】
（１１）請求項１１記載の発明は、前記第一のクロック発生部では、基準となる束線を用いた場合のクロック往路とクロック復路とをクロックが経由して戻るのに要する基準時間を予め保持しておき、異なる束線を用いた場合のクロック往路とクロック復路とをクロックが経由して戻るのに要する時間と前記基準時間との差に応じて、発生するクロックのタイミングを調整する、ことを特徴とする請求項８記載の画像処理装置である。
【００２５】
（１２）請求項１２記載の発明は、基準となる束線とは異なる束線を用いた場合のクロック往路とクロック復路とをクロックが経由して戻るのに要する時間と前記基準時間との差を求め、該差の１／２だけずらしたタイミングとなるように、発生するクロックのタイミングを調整する、ことを特徴とする請求項１１記載の画像処理装置である。
【００２６】
（１３）請求項１３記載の発明は、前記第一のクロック発生部は、発生するクロックのタイミングを調整するための調整信号を発生する制御手段と、基準となる発振器からの基準発振信号を遅延させて異なる遅延時間を有する複数の遅延信号を生成するディレイチェーン部と、前記調整信号に同期した遅延信号を検出する同期検出部と、前記同期検出部の検出結果に応じて前記ディレイチェーン部から前記調整信号に同期した遅延信号を選択してクロックとして出力する遅延信号選択部と、を有する、ことを特徴とする請求項８乃至請求項１２のいずれかに記載の画像処理装置である。
【００２７】
（１４）請求項１４記載の発明は、画像処理装置の各部がディジタル回路で構成されている、ことを特徴とする請求項８乃至請求項１３のいずれかに記載の画像処理装置である。
【発明の効果】
【００２８】
以上、説明したように、本発明によれば、以下のような効果が得られる。
【００２９】
（１）請求項１と請求項８に記載の発明では、第一のクロック発生部で、束線のクロック往路とクロック復路とをクロックが経由して戻るタイミングに応じて、発生するクロックのタイミングを調整するようにしている。これにより、第一の信号処理回路と第二の信号処理回路とで、データに生じる遅延の影響を受けない状態で、束線を経由したデータの信号処理を行うことが可能になる。
【００３０】
（２）請求項２と請求項９に記載の発明では、第一のクロック発生部で、束線のクロック往路とクロック復路とをクロックが経由して戻るのに要する時間に応じて、発生するクロックのタイミングを調整するようにしている。これにより、第一の信号処理回路と第二の信号処理回路とで、データに生じる遅延の影響を受けない状態で、束線を経由したデータの信号処理を行うことが可能になる。
【００３１】
（３）請求項３と請求項１０に記載の発明では、束線のクロック往路とクロック復路とをクロックが経由して戻るのに要する時間を求め、該時間の１／２だけずらしたタイミングとなるように、第一のクロック発生部で発生するクロックのタイミングを調整するようにしている。これにより、第一の信号処理回路と第二の信号処理回路とで、データに生じる遅延の影響を受けない状態で、束線を経由したデータの信号処理を行うことが可能になる。
【００３２】
（４）請求項４と請求項１１に記載の発明では、第一のクロック発生部で、基準となる束線を用いた場合のクロック往路とクロック復路とをクロックが経由して戻るのに要する基準時間を予め保持しておき、異なる束線を用いた場合のクロック往路とクロック復路とをクロックが経由して戻るのに要する時間と前記基準時間との差に応じて、発生するクロックのタイミングを調整するようにしている。これにより、第一の信号処理回路と第二の信号処理回路とで、データに生じる遅延の影響を受けない状態で、束線を経由したデータの信号処理を行うことが可能になる。
【００３３】
（５）請求項５と請求項１２に記載の発明では、第一のクロック発生部で、基準となる束線を用いた場合のクロック往路とクロック復路とをクロックが経由して戻るのに要する基準時間を予め保持しておき、異なる束線を用いた場合のクロック往路とクロック復路とをクロックが経由して戻るのに要する時間と前記基準時間との差を求め、該差の１／２だけずらしたタイミングとなるように、発生するクロックのタイミングを調整するようにしている。これにより、第一の信号処理回路と第二の信号処理回路とで、データに生じる遅延の影響を受けない状態で、束線を経由したデータの信号処理を行うことが可能になる。
【００３４】
（６）請求項６と請求項１３に記載の発明では、基準となる発振器からの基準発振信号をディレイチェーン部で遅延させて異なる遅延時間を有する複数の遅延信号を生成しておき、同期検出部で調整信号に同期した遅延信号を検出し、同期検出部の検出結果に応じて、ディレイチェーン部から調整信号に同期した遅延信号を遅延信号選択部で選択してクロックとして出力する。これにより、第一のロック発生部からは調整信号によって束線での遅延分の調整が予めなされたクロック信号が発生するため、第一の信号処理回路と第二の信号処理回路とで、データに生じる遅延の影響を受けない状態で、束線を経由したデータの信号処理を行うことが可能になる。
【００３５】
（７）請求項７と請求項１４に記載の発明では、信号処理装置の各部がディジタル回路で構成されているため、各信号処理回路におけるクロック信号のタイミング合わせを容易かつ正確に、ディジタル的に行うことが可能になる。なお、このディジタル回路を用いることで、複数の信号処理回路を廉価に構成することができる。さらに、ディジタル回路で構成することで、１チップ化が可能になり、この結果、配線長を短縮でき、制御も容易になり、さらに精度を向上させることも可能になる。
【発明を実施するための最良の形態】
【００３６】
以下、図面を参照しつつ本発明を実施するための最良の形態（以下、「実施形態」）の具体例を詳細に説明する。なお、信号処理装置に関し、先に全体を説明しておく。
【００３７】
〈本実施形態の信号処理装置の概要〉
この実施形態の信号処理装置あるいは画像処理装置では、それぞれがクロック発生部を備えた複数の信号処理回路が備えられ、前記各信号処理回路は互いに異なる回路基板上に存在しており、各信号処理装置間は束線によりデータの授受を行うよう構成されている。
【００３８】
また、束線は、いずれか一方の信号処理回路（第一の信号処理回路）のクロック発生部（第一のクロック発生部）からのクロックを他方の信号処理回路（第二の信号処理回路）に伝達するクロック往路と、第二の信号処理回路で折り返されたクロックを第一の信号処理回路に戻すクロック復路とを有し、第二の信号処理回路は、クロック往路からのクロックを前記クロック復路に折り返させるクロック折り返し配線部を有している。
【００３９】
なお、ここで、複数の信号処理回路は、異なる機器間に配置された信号処理回路、同一の機器の異なる基板上に配置された信号処理回路、などの場合が考えられ、それぞれの信号処理回路同士は、「束線」と呼ばれるフレキシブルな複数本の信号線の束によって接続されることが多い。また、この束線と類似するものとして、複数本の配線パターンが配設されたフレキシブルプリント基板なども存在しており、本実施形態ではフレキシブルプリント基板も束線の一種として考えることにする。
【００４０】
そして、以下の（１）〜（７）に記載するような特徴を有している。
【００４１】
（１）第一のクロック発生部で、束線のクロック往路とクロック復路とをクロックが経由して戻るタイミングに応じて、発生するクロックのタイミングを調整するようにしている。これにより、第一の信号処理回路と第二の信号処理回路とで、データに生じる遅延の影響を受けない状態で、束線を経由したデータの信号処理を行うことが可能になる。
【００４２】
（２）第一のクロック発生部で、束線のクロック往路とクロック復路とをクロックが経由して戻るのに要する時間に応じて、発生するクロックのタイミングを調整するようにしている。これにより、第一の信号処理回路と第二の信号処理回路とで、データに生じる遅延の影響を受けない状態で、束線を経由したデータの信号処理を行うことが可能になる。
【００４３】
（３）束線のクロック往路とクロック復路とをクロックが経由して戻るのに要する時間を求め、該時間の１／２だけずらしたタイミングとなるように、第一のクロック発生部で発生するクロックのタイミングを調整するようにしている。これにより、第一の信号処理回路と第二の信号処理回路とで、データに生じる遅延の影響を受けない状態で、束線を経由したデータの信号処理を行うことが可能になる。
【００４４】
（４）第一のクロック発生部で、基準となる束線を用いた場合のクロック往路とクロック復路とをクロックが経由して戻るのに要する基準時間を予め保持しておき、異なる束線を用いた場合のクロック往路とクロック復路とをクロックが経由して戻るのに要する時間と前記基準時間との差に応じて、発生するクロックのタイミングを調整するようにしている。これにより、第一の信号処理回路と第二の信号処理回路とで、データに生じる遅延の影響を受けない状態で、束線を経由したデータの信号処理を行うことが可能になる。
【００４５】
（５）第一のクロック発生部で、基準となる束線を用いた場合のクロック往路とクロック復路とをクロックが経由して戻るのに要する基準時間を予め保持しておき、異なる束線を用いた場合のクロック往路とクロック復路とをクロックが経由して戻るのに要する時間と前記基準時間との差を求め、該差の１／２だけずらしたタイミングとなるように、発生するクロックのタイミングを調整するようにしている。これにより、第一の信号処理回路と第二の信号処理回路とで、データに生じる遅延の影響を受けない状態で、束線を経由したデータの信号処理を行うことが可能になる。
【００４６】
（６）基準となる発振器からの基準発振信号をディレイチェーン部で遅延させて異なる遅延時間を有する複数の遅延信号を生成しておき、同期検出部で調整信号に同期した遅延信号を検出し、同期検出部の検出結果に応じて、ディレイチェーン部から調整信号に同期した遅延信号を遅延信号選択部で選択してクロックとして出力する。これにより、第一のロック発生部からは調整信号によって束線での遅延分の調整が予めなされたクロック信号が発生するため、第一の信号処理回路と第二の信号処理回路とで、データに生じる遅延の影響を受けない状態で、束線を経由したデータの信号処理を行うことが可能になる。
【００４７】
（７）信号処理装置の各部がディジタル回路で構成することで、各信号処理回路におけるクロック信号のタイミング合わせを容易かつ正確に、ディジタル的に行うことが可能になる。なお、このディジタル回路を用いることで、複数の信号処理回路を廉価に構成することができる。さらに、ディジタル回路で構成することで、１チップ化が可能になり、この結果、配線長を短縮でき、制御も容易になり、さらに精度を向上させることも可能になる。
【００４８】
〈信号処理装置および画像処理装置の全体構成〉
ここでは、装置の内部で同一周波数のクロックで動作して画像処理などの信号処理を実行する複数の信号処理回路を有する信号処理装置を、図１の具体例を参照して説明する。
【００４９】
ここでは、信号処理装置１０００において、複数の信号処理回路（信号処理回路１１００と信号処理回路１２００）が、それぞれ異なる基板上に配置されており、束線１３００を介してデータ授受を行うように構成されている。
【００５０】
なお、ここで束線１３００は、フレキシブルな複数本の信号線の束によって各信号処理回路同士を電気的に接続するものである。この束線として、複数本の配線パターンが配設されたフレキシブルプリント基板なども存在しており、本実施形態ではフレキシブルプリント基板も束線の一種として考えることにする。
【００５１】
なお、各信号処理回路（１１００，１２００）は、基準となる発振器であるオシレータと、ディジタルディレイ式クロック調整手段ＤＤとからなるクロック発生部（１１１０，１２１０）を有している。
【００５２】
なお、以上の構成において、「信号処理回路」は、ディジタル回路などで構成された信号処理デバイスとすることも可能である。また、同様に、以上の構成において、「機器」は画像処理装置とすることも可能である。すなわち、画像処理装置内に複数の信号処理回路の基板を備えたものとすることができる。
【００５３】
なお、この実施形態のクロック発生部は、後述するように各信号処理回路にて同期したクロック信号を選択できるように細かく遅延させた多数の遅延信号を生成しておくためのものである。すなわち、本実施形態では、オシレータＯＳＣの発振信号を細かく遅延させて異なる遅延時間を有する複数の遅延信号を生成しておいて、その多数の遅延信号の中から選択を行い、選択した遅延信号を各信号処理回路を駆動するクロックとして用いるようにしている。このため、この実施形態の説明では後述するディジタルディレイ式クロック調整手段を用いているが、その他の形式のアナログ方式の遅延手段（ディレイライン）を用いることも可能である。
【００５４】
また、各信号処理回路（１１００，１２００）は、各種の信号処理を行う信号処理部（１１２０，１２２０）を有している。たとえば、画像処理装置の場合には、画像処理などが信号処理に該当する。
【００５５】
なお、以上の束線１３００は、コネクタ１１３０により信号処理回路１１００と接続され、コネクタ１２３０により信号処理回路１２００と接続されている。また、この束線１３００は、通常のデータ伝送の線路以外に、クロック往路とクロック復路とが設けられているものとする。なお、信号制御装置内で信号処理回路の基板配置の変更によって束線１３００の長さが変わったり（図２参照）、束線１３００の被覆や導体の素材の変更がなされることがある。
【００５６】
また、第一のクロック発生部であるクロック発生部１１１０では、束線１３００のクロック往路とクロック復路とをクロックが経由して戻るタイミングに応じて、発生するクロックのタイミングを調整する機能を有していることを特徴とする。
【００５７】
また、第二の信号処理回路である信号処理回路１２００は、束線１３００のクロック往路からのクロックをクロック復路に折り返させるクロック折り返し配線部（図示せず）を有していることを特徴とする。なお、このクロック折り返し配線部は、コネクタ１２３０近傍であっても構わないし、信号処理部１２２０近傍であっても構わない。図３はクロック折り返し配線部が信号処理部１２２０近傍に設けられた場合のクロックの往復の様子を模式的に破線で示している。
【００５８】
〈信号処理装置の詳細構成〉
ここでは、図１を参照して、装置の内部で同一タイミングのクロックで動作して信号処理を実行する複数の信号処理回路を有する信号処理装置の主要部の詳細構成について、同一の機器（信号処理装置１０００）の異なる基板上に配置されている複数の信号処理回路（信号処理回路１１００と信号処理回路１２００）の部分を、具体例にして説明する。
【００５９】
なお、本実施形態で、「同一タイミングのクロックで動作して信号処理を実行する」とは、各信号処理回路で絶対的に同一タイミングのクロックを意味するのではなく、データを処理するにあたり、各信号処理回路で処理しようとするデータに対してクロックが同一のタイミングで作用することを意味している。すなわち、データ伝送に際して遅延が生じたデータに対しては、遅延の生じたクロックで信号処理できることを意味している。
【００６０】
なお、ここでは、信号処理回路１１００と信号処理回路１２００のみを示すが、他の基板上の複数の信号処理回路、異なる基板上の複数の信号処理回路、異なる機器間の信号処理回路が存在している場合についても同様な動作をするものとする。
【００６１】
信号処理回路１１００には、クロックを生成するクロック発生部１１１０と、このクロック発生部１１１０からのクロックを受けて動作する信号処理部１１２０とが配置されている。
【００６２】
また、クロック発生部１１１０内には、所定の周波数で発振するオシレータ（ＯＳＣ）１１１２と、制御手段としてのＣＰＵ１１１３と、所定のデータが格納されているテーブル１１１４と、オシレータ１１１２の発振信号を細かく遅延させて異なる遅延時間を有する複数の遅延信号を生成するディレイチェーン部１１１５と、多数の遅延信号の中から同期検出を行う同期検出部１１１６と、同期切り替えを行う同期切り替え部１１１７と、多数の遅延信号の中から選択を行ってクロックとして出力する遅延信号選択手段としてのセレクタ１１１８と、を有している。
【００６３】
また、ＣＰＵ１１１３は、後述するように、第一のクロック発生部であるクロック発生部１１１０で、束線１３００のクロック往路とクロック復路とをクロックが経由して戻るタイミングに応じて、発生するクロックのタイミングを調整するようにしている。
【００６４】
また、信号処理回路１２００には、クロック発生部１２１０と、このクロック発生部１２１０からのクロックを受けて動作する信号処理部１２２０とが配置されている。
【００６５】
〈信号処理装置の詳細説明〉
以下、本発明の信号処理装置の実施形態を詳細に説明する。
【００６６】
（Ａ）遅延信号生成：
ここで、ディレイチェーン部１１１５は、位相が少しずつ異なる遅延信号について、最低でも基準発振信号の１周期分以上、望ましくは２周期分程度にわたって生成できる段数になるようにチェーン状にインバータ等のディレイ素子が縦続接続されていることが好ましい。
【００６７】
たとえば、図４に示すように、オシレータからの基準発振信号の周期に対して微小の遅延時間を有する遅延素子（ディレイセル＃１〜＃ｎ）を連ねた回路をチェーン状に配置し、各遅延素子の遅延信号を出力する。
【００６８】
この図４では、オシレータ１１１２からの基準発振信号を受けるディレイチェーン部１１１５の回路を示しており、ディレイセルを全く通らない出力をＤＬ０、ディレイセルを１段（ディレイセル＃１）通る出力をＤＬ１、ディレイセルを２段（ディレイセル＃１〜ディレイセル＃２）通る出力をＤＬ２、そして、ディレイセルをｎ段（ディレイセル＃１〜ディレイセル＃ｎ）通る出力をＤＬn、としている。なお、他のディレイチェーン部も同様な構成である。なお、このディレイチェーン部に関しては、遅延素子の後段にインバータのような微小の遅延値で反転論理のものを連ねることにより、デューティーの崩れを最小限にし、各段数の出力間隔をできるだけ細かく均等にする回路やレイアウトにすることが望ましい。
【００６９】
図５は図４の回路構成により得られる遅延信号の様子を示したものであり、図５（ａ）は遅延なしの基準発振信号（ＤＬ０）であり、オシレータからの基準発振信号と等しい状態である。以下、ＤＬの後の数字が遅延段数を示しており、ディレイセルを１段通る出力をＤＬ１、ディレイセルを２段通る出力をＤＬ２、そして、ディレイセルを１００段通る出力をＤＬ１００、ディレイセルを２００段通る出力をＤＬ２００、としている。ここでは、ＤＬ０とＤＬ１００とＤＬ２００とが位相が合致している様子を示している。
【００７０】
（Ｂ）同期検出：
本実施形態の信号処理装置では、調整信号に応じて、一方の信号処理回路が同期合わせを合わせることを特徴としている。その際、調整信号そのものでもよいが、調整信号に応じた（すなわち、調整信号と位相が合致した）パルスであって、同期検出部での同期検出に適した状態の論理や幅の信号（以下、タイミング信号と呼ぶ）を各信号処理回路内のＣＰＵが生成し、このタイミング信号に応じて同期検出を行うことが好ましい。以下、本願明細書では、調整信号に応じたタイミング信号により同期検出を行う具体例により説明を行う。
【００７１】
同期検出部１１１６は、調整信号に応じたＣＰＵからのタイミング信号を受け、遅延信号群（図１(1)）の中でタイミング信号に同期している遅延信号の段数（同期ポイント）を検出する検出手段であり、同期ポイント情報（図１(2)）を出力する。ここで、同期検出部１１１６，１１２６は、遅延信号群（図１(1)）の中で、最初にタイミング信号に同期している第１同期ポイント情報ＳＰ１と、２番目にタイミング信号に同期している第２同期ポイント情報ＳＰ２と、を出力できることが好ましい。
【００７２】
なお、温度変化などの影響によって個々のディレイセルの遅延時間が変化することにより、ディレイチェーン部１１１５からの複数の遅延信号は、遅延時間に変動が生じている可能性がある。このため、このようにして、所定の変動しない時間（タイミング信号から次のタイミング信号までの間）に、どれだけの遅延信号が含まれているかを検出しておく。
【００７３】
このようにすることで、温度変化によって個々のディレイセルの遅延時間が変化したとしても、装置全体としては何ら影響を受けることがなくなるという利点がある。従って、ディレイセル自体に高価な部品を使用する必要もなくなる。
【００７４】
図６の例では、タイミング信号（図６（ａ））に対して、１００段目のＤＬ１００と２００段目のＤＬ２００とが一致したタイミングとなっている。したがって、ＳＰ１＝１００、ＳＰ２＝２００である。また、１周期の段数ＰＲＤ＝１００である。
【００７５】
（Ｃ）スキュー算出：
ここで、束線１３００の長さや素材の変更を行った場合の「伝達遅延スキュー」（以下、単に「スキュー」と呼ぶ）を算出する。
【００７６】
この実施形態では、まず、基準となる束線１３００のクロック往路とクロック復路とをクロックが経由して戻る伝達遅延時間ｔ１（図７（ｃ））を予め求めてテーブル１１１４に格納しておく。つぎに、長さや素材を変更した場合に、変更した束線１３００′のクロック往路とクロック復路とをクロックが経由して戻る伝達遅延時間ｔ１′（図７（ｄ））を求める。なお、ｔ１とｔ１′とを求めるに際しては、通常のカウンタを用いてもよいが、１パルス未満の測定については、同期検出部１１１６を用いることで正確な測定が可能になる。
【００７７】
そして、ＣＰＵ１１１３は、以上のｔ１′とｔ１とを用いて、スキュー時間ｔ２については往復時間差の半分であるので、ｔ２＝（ｔ１′−ｔ１）／２、として求め、テーブル１１１４にスキュー情報として格納する（図１(iii)）。
【００７８】
（Ｄ）補正量算出：
同期切り替え部１１１７は、同期検出部１１１６からの同期ポイント情報（図１(2)）と、ＣＰＵ１１１３がテーブル１１１４から読み出したスキュー情報（図１(3)）とに基づいて、同期補正量（図１(4)）を求め、遅延信号群（図１(1)）の中からどの位相の遅延信号を選択すべきかのセレクト信号（図１(5)）を出力するものである。
【００７９】
既に説明したように、各信号処理回路で絶対的に同一タイミングのクロックであるよりも、各信号処理回路で処理しようとするデータに対してクロックが同一のタイミングで作用することが望ましい。従って、束線により伝送されるデータにスキューが生じるのであれば、束線１３００により伝送されたデータを処理する信号処理回路１２００では、クロック発生部１２１０からのクロックと信号処理部１２２０で処理するデータとのタイミングが変化する。そこで、そのタイミングの変化を予め、信号処理部１１２０側で相殺しておくことで、信号処理部１１２０と信号処理部１２２０とで同一タイミングのクロックをデータに作用させることが可能になる。
【００８０】
すなわち、ＣＰＵ１１１３は、スキュー情報に含まれるスキュー時間を参照して、該スキューに起因する時間差を相殺するように、調整信号によるクロック発生部の調整を行う（図７（ｅ））。
【００８１】
ここで、スキュー時間Ａ、遅延信号１周期の時間Ｔ、同期段数ＰＲＤ、補正遅延段数Ｆ＿ＤＥＬＡＹとすると、
Ａ÷Ｔ×ＰＲＤ＝Ｆ＿ＤＥＬＡＹ、
として求めることができる。
【００８２】
なお、補正遅延段数は、図８に示すように、調整信号に同期した遅延信号の段数から差し引く必要がある（(1)→(2)）ため、スキュー補正を行った最終的なセレクト段数Ｆ＿ＳＹＮＣは、
ＳＰ１−Ｆ＿ＤＥＬＡＹ≧０であれば、
Ｆ＿ＳＹＮＣ＝ＳＰ１−Ｆ＿ＤＥＬＡＹ、
ＳＰ１−Ｆ＿ＤＥＬＡＹ＜０であれば、
Ｆ＿ＳＹＮＣ＝ＳＰ２−Ｆ＿ＤＥＬＡＹ、
とする。
【００８３】
また、上記スキュー以外にも、所望のアジャスト量をテーブル１１１４に格納しておくことで、そのアジャスト量に応じた補正が実行される。
【００８４】
（Ｅ）パルス選択、クロック出力：
セレクタ１１１８は同期切り替え部１１１７からのセレクト信号（図１(5)）に含まれるセレクト段数Ｆ＿ＤＥＬＡＹを受け、遅延信号群（図１(1)）の中から対応する位相の遅延信号を選択し、クロック（図１(6)）として信号処理部１１２０に対して出力する。
【００８５】
なお、以上の具体例は、束線１３００′を介して信号処理部１１２０から信号処理部１２２０へデータを転送し、束線１３００′を用いた場合に束線１３００よりもデータに遅延が生じる場合の具体例であった。
【００８６】
データの転送方向、束線１３００′を用いた場合の基準よりの遅れ／進み状況によって、クロック発生部１１１０でどのようにスキュー補正を行うかの一覧は図９のようになる。このようにすることで、束線により伝送されるデータにスキューが生じるのであれば、そのタイミングの変化を予め、信号処理部１１２０側で相殺しておくことで、信号処理部１１２０と信号処理部１２２０とで同一タイミングのクロックをデータに作用させることが可能になる。
【００８７】
〈その他の実施形態〉
以上の実施形態の説明では、スキュー時間ｔ２としてｔ１とｔ１′との差分（相対値）として求めた。これ以外に、各束線毎にスキュー時間の絶対値を求めて補正を行うようにしてもよい。
【００８８】
以上の実施形態の説明では、ディジタルディレイ式クロック調整手段を用いているが、その他の形式のアナログ方式の遅延手段（ディレイライン）を用いることも可能である。ただし、１チップ化による回路構成の利点、１チップ化による配線長の短縮、熱や温度変化による誤差の影響、制御の容易性、などの点で、上述したディジタルディレイ式クロック調整手段を用いることが好ましい。
【００８９】
以上の実施形態において、複数の信号処理回路やＣＰＵは、信号処理回路をディジタルディレイ式クロック調整手段で構成した場合には、全体をディジタル回路により構成することが可能である。このため、各信号処理回路におけるクロック発生部の同期合わせを容易かつ正確に、ディジタル的に行うことが可能になる。また、全回路をディジタル回路で構成することにより、従来のアナログ方式のディレイラインの価格の数分の一程度という低コスト化が実現できる。更に、ゲート・アレイ等の集積回路内で１チップで構成することにより、外付けディレイラインで問題となる干渉も発生せず、信号ノイズの問題も解消される。
【００９０】
また、以上の実施形態の動作では１対１のシリアルデータ転送であったが、１対多のシリアルデータ転送に関しても本実施形態を適用することができ、その場合にも良好な効果が得られる。
【００９１】
また、以上の実施形態の信号処理装置は各種の装置に適用することが可能であるが、複数の処理のための回路基板を装置内に有していて同期した処理が必要となる画像処理装置（複写機、プリンタ、ファクシミリ装置）に適用することで極めて良好な結果を得ることができる。なお、シリアルデータ転送の送受信の開始タイミングにクロックの同期合わせが実行されることも、シリアルデータ転送や各種信号処理の処理中にタイミングがずれたり、余計な割り込みが発生するなどの問題も生じないため、画像処理装置に適している。さらに、複数の画像処理装置をタンデム接続して同期状態で並行処理する場合などにも、本実施形態を適用することで良好な結果が得られる。
【図面の簡単な説明】
【００９２】
【図１】本発明の一実施形態の信号処理装置の主要部の電気的構成を示す構成図である。
【図２】本発明の一実施形態の信号処理装置の全体の電気的構成を示す構成図である。
【図３】本発明の一実施形態の信号処理装置の全体の電気的構成および動作状態を示す構成図である。
【図４】本発明の一実施形態の信号処理装置の主要部の電気的構成を示す構成図である。
【図５】本発明の一実施形態の信号処理装置の動作状態を説明するタイムチャートである。
【図６】本発明の一実施形態の信号処理装置の動作状態を説明するタイムチャートである。
【図７】本発明の一実施形態の信号処理装置の動作状態を説明するタイムチャートである。
【図８】本発明の一実施形態の信号処理装置の動作状態を説明するタイムチャートである。
【図９】本発明の一実施形態の信号処理装置の動作状態を説明するタイムチャートである。
【符号の説明】
【００９３】
１０００  信号処理装置
１１００  信号処理回路
１１１０  クロック発生部
１１２０  信号処理部
１２００  信号処理回路
１２１０  クロック発生部
１２２０  信号処理部
【図１】
2005167785.tif 000003
【図２】
2005167785.tif 000004
【図３】
2005167785.tif 000005
【図４】
2005167785.tif 000006
【図５】
2005167785.tif 000007
【図６】
2005167785.tif 000008
【図７】
2005167785.tif 000009
【図８】
2005167785.tif 000010
【図９】
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