(57)【要約】    【課題】      簡単な構成を有する高精度の周波数変調装置を提供すること。    【解決手段】  周波数変調装置１００は、シンセサイザ１０１と、位相変調データを微分して微分位相変調データを発生する微分器１０２と、前記微分位相変調データとキャリア周波数データの小数部Ｋとを加算して加算小数部Ｋ１を発生する加算器１０３と、前記加算小数部Ｋ１と前記キャリア周波数データの整数部Ｍとを受けて整数部入力データＭ１及び小数部入力データＫ２を発生して小数部入力データＫ２をシンセサイザ１０１に与える入力データ演算部１０４と、整数部入力データＭ１を遅延してシンセサイザ１０１に与える整数部データ遅延部１０５と、を具備する。入力データ演算部１０４が、Ｋ１＜０である場合にＭ１＝Ｍ−１、Ｋ２＝Ｋ１＋１とし、０≦Ｋ１＜１である場合にＭ１＝Ｍ、Ｋ２＝Ｋ１とし、かつ、１≦Ｋ１である場合にＭ１＝Ｍ＋１、Ｋ２＝Ｋ１−１とする。  【選択図】      図１
2005303996.tif 000002
【特許請求の範囲】
【請求項１】
シンセサイザと、微分位相変調データとキャリア周波数データの小数部Ｋとを加算して加算小数部Ｋ１を発生する加算器と、前記加算小数部Ｋ１と前記キャリア周波数データの整数部Ｍとを受けて整数部入力データＭ１及び小数部入力データＫ２を発生して前記小数部入力データＫ２をシンセサイザに直接に与える入力データ演算手段と、前記整数部入力データＭ１をクロック信号の第１の発生時から第２の発生時まで遅延して前記シンセサイザに与える整数部データ遅延手段と、を具備し、
前記シンセサイザは、
複数のビットのデジタル数を受けて制御可能な発振器の出力信号周波数を選択し、前記出力信号周波数をループ分周器によって分周し、前記ループ分周器が制御入力信号によって制御される可変除数を有して基準信号と比較すべきフィードバック信号を発生するシンセサイザであって、
前記入力データ演算手段からの前記小数部入力データＫ２を積分して遅延した信号の値と前記整数部データ遅延手段からの前記整数部入力データＭ１の値とを加算することにより前記小数部入力データＫ２をデルタシグマ変調し前記制御入力信号を生成して前記ループ分周器に与えるデルタシグマ変調手段を具備することを特徴とする周波数変調装置。
【請求項２】
シンセサイザと、位相変調データを微分して微分位相変調データを発生する微分器と、前記微分位相変調データとキャリア周波数データの小数部Ｋとを加算して加算小数部Ｋ１を発生する加算器と、前記加算小数部Ｋ１と前記キャリア周波数データの整数部Ｍとを受けて整数部入力データＭ１及び小数部入力データＫ２を発生して前記小数部入力データＫ２を前記シンセサイザに直接に与える入力データ演算手段と、前記整数部入力データＭ１をクロック信号の第１の発生時から第２の発生時まで遅延して前記シンセサイザに与える整数部データ遅延手段と、を具備し、
前記シンセサイザは、
複数のビットのデジタル数を受けて制御可能な発振器の出力信号周波数を選択し、前記出力信号周波数をループ分周器によって分周し、前記ループ分周器が制御入力信号によって制御される可変除数を有して基準信号と比較すべきフィードバック信号を発生するシンセサイザであって、
前記クロック信号を発生する手段と、
前記小数部入力データＫ２と第１の加算フィードバック値とを加算する第１の加算器と前記第１の加算器の出力値と所定の数値とを比較して第１のキャリー出力信号を発生する第１の比較器と前記第１の加算器の出力信号をラッチして前記加算フィードバック値とする第１のフィードバックロジック部とを有し前記クロック信号の第１の発生時に前記ラッチされた出力信号及び第１のキャリー出力信号を発生する手段と、
前記ラッチされた出力信号を積分して前記クロック信号の第２の発生時に第２のキャリー出力信号を発生する手段と、
前記第１のキャリー出力信号を前記クロック信号の第２の発生時まで遅延する手段と、
前記第２のキャリー出力信号を微分する手段と、
前記遅延された整数部入力データＭ１と前記遅延された第１のキャリー出力信号と前記微分された第２のキャリー出力信号とを結合して前記制御入力信号を発生する手段と、
を具備し、
前記入力データ演算手段は、
Ｋ１＜０である場合にＭ１＝Ｍ−１、Ｋ２＝Ｋ１＋１とし、０≦Ｋ１＜１である場合にＭ１＝Ｍ、Ｋ２＝Ｋ１とし、かつ、１≦Ｋ１である場合にＭ１＝Ｍ＋１、Ｋ２＝Ｋ１−１とすることを特徴とする周波数変調装置。
【請求項３】
シンセサイザと、位相変調データＫ３とキャリア周波数データの整数部Ｍとを受けて整数部入力データＭ１及び位相変調データＫ４を発生する入力データ演算手段と、前記整数部入力データＭ１をクロック信号の第１の発生時から第２の発生時まで遅延して前記シンセサイザに与える整数部データ遅延手段と、前記位相変調データＫ４を受ける位相変調入力データ加算器と、を具備し、
前記シンセサイザは、
複数のビットのデジタル数を受けて制御可能な発振器の出力信号周波数を選択し、前記出力信号周波数をループ分周器によって分周し、前記ループ分周器が制御入力信号によって制御される可変除数を有して基準信号と比較すべきフィードバック信号を発生するシンセサイザであって、
前記キャリア周波数データの小数部Ｋを積分して遅延した信号の値と前記整数部データ遅延手段からの前記整数部入力データＭ１の値とを加算することにより前記小数部Ｋをデルタシグマ変調し前記制御入力信号を生成して前記ループ分周器に与えるデルタシグマ変調手段を具備することを特徴とする周波数変調装置。
【請求項４】
シンセサイザと、位相変調データＫ３とキャリア周波数データの整数部Ｍとを受けて整数部入力データＭ１及び位相変調データＫ４を発生する入力データ演算手段と、前記整数部入力データＭ１をクロック信号の第１の発生時から第２の発生時まで遅延して前記シンセサイザに与える整数部データ遅延手段と、前記位相変調データＫ４を受ける位相変調入力データ加算器と、を具備し、
前記シンセサイザは、
複数のビットのデジタル数を受けて制御可能な発振器の出力信号周波数を選択し、前記出力信号周波数をループ分周器によって分周し、前記ループ分周器が制御入力信号によって制御される可変除数を有して基準信号と比較すべきフィードバック信号を発生するシンセサイザであって、
前記クロック信号を発生する手段と、
前記キャリア周波数データの小数部Ｋと第１の加算フィードバック値とを加算する第１の加算器と前記第１の加算器の出力値と所定の数値とを比較して第１のキャリー出力信号を発生する第１の比較器と前記第１の加算器の出力信号をラッチして前記加算フィードバック値とする第１のフィードバックロジック部とを有し前記クロック信号の第１の発生時に前記ラッチされた出力信号及び第１のキャリー出力信号を発生する手段と、
前記位相変調入力データ加算器からの入力データ加算出力信号の値と第２の加算フィードバック値とを加算する第２の加算器と前記第２の加算器の出力値と所定の数値とを比較して第２のキャリー出力信号を発生する第２の比較器と前記第２の加算器の出力信号をラッチして前記第２の加算フィードバック値とする第２のフィードバックロジック部とを有し前記クロック信号の第２の発生時に前記第２のキャリー出力信号を発生する手段と、
前記第１のキャリー出力信号を前記クロック信号の第２の発生時まで遅延する手段と、
前記第２のキャリー出力信号を微分する手段と、
前記遅延された整数部入力データＭ１と前記遅延された第１のキャリー出力信号と前記微分された第２のキャリー出力信号とを結合して前記制御入力信号を発生する手段と、
を具備し、
前記入力データ演算手段は、
Ｋ３＜０である場合にＭ１＝Ｍ−１、Ｋ４＝Ｋ３＋１とし、０≦Ｋ３＜１である場合にＭ１＝Ｍ、Ｋ４＝Ｋ３とし、かつ、１≦Ｋ３である場合にＭ１＝Ｍ＋１、Ｋ４＝Ｋ３−１とし、
前記位相変調入力データ加算器は、
前記位相変調データＫ４と前記第１のフィードバックロジック部により前記ラッチされた出力信号の積分値とを加算して前記入力データ加算出力信号を発生して前記第２の加算器に与えることを特徴とする周波数変調装置。
【請求項５】
シンセサイザと、位相変調データの値に所定の固定値を加算して変調入力データＫ５を発生する入力データ演算手段と、前記位相変調データＫ５を受ける位相変調入力データ加算器と、を具備し、
前記シンセサイザは、
複数のビットのデジタル数を受けて制御可能な発振器の出力信号周波数を選択し、前記出力信号周波数をループ分周器によって分周し、前記ループ分周器が制御入力信号によって制御される可変除数を有して基準信号と比較すべきフィードバック信号を発生するシンセサイザであって、
前記クロック信号を発生する手段と、
キャリア周波数データの小数部Ｋと第１の加算フィードバック値とを加算する第１の加算器と前記第１の加算器の出力値と基準値とを比較して第１のキャリー出力信号を発生する第１の比較器と前記加算器の出力信号をラッチして前記加算フィードバック値とする第１のフィードバックロジック部とを有し前記クロック信号の第１の発生時に前記ラッチされた出力信号及び第１のキャリー出力信号を発生する手段と、
前記位相変調入力データ加算器からの入力データ加算出力信号の値と第２の加算フィードバック値とを加算する第２の加算器と前記第２の加算器の出力値と所定の数値とを比較して第２のキャリー出力信号を発生する第２の比較器と前記第２の加算器の出力信号をラッチして前記第２の加算フィードバック値とする第２のフィードバックロジック部とを有し前記クロック信号の第２の発生時に前記第２のキャリー出力信号を発生する手段と、
前記第１のキャリー出力信号を前記クロック信号の第２の発生時まで遅延する手段と、
前記第２のキャリー出力信号を微分する手段と、
前記キャリア周波数データの整数部入力データＭと前記遅延された第１のキャリー出力信号と前記微分された第２のキャリー出力信号とを結合して前記制御入力信号を発生する手段と、
を具備し、
前記位相変調入力データ加算器は、
前記位相変調データＫ５と前記第１のフィードバックロジック部により前記ラッチされた出力信号の値とを加算して前記入力データ加算出力信号を発生して前記第２の加算器に与えることを特徴とする周波数変調装置。
【請求項６】
シンセサイザと、位相変調データを受ける位相変調入力データ加算器と、を具備し、
前記シンセサイザは、
複数のビットのデジタル数を受けて制御可能な発振器の出力信号周波数を選択し、前記出力信号周波数をループ分周器によって分周し、前記ループ分周器が制御入力信号によって制御される可変除数を有して基準信号と比較すべきフィードバック信号を発生するシンセサイザであって、
前記クロック信号を発生する手段と、キャリア周波数データの小数部Ｋと第１の加算フィードバック値とを加算する第１の加算器と前記第１の加算器の出力値と所定の数値とを比較して第１のキャリー出力信号を発生する第１の比較器と前記第１の加算器の出力信号をラッチして前記加算フィードバック値とする第１のフィードバックロジック部とを有し前記クロック信号の第１の発生時に前記ラッチされた出力信号及び第１のキャリー出力信号を発生する手段と、
前記位相変調入力データ加算器からの入力データ加算出力信号の値と第２の加算フィードバック値とを加算する第２の加算器と前記第２の加算器の出力値と所定の数値とを比較して第２のキャリー出力信号を発生する第２の比較器と前記第２の加算器の出力信号をラッチして前記第２の加算フィードバック値とする第２のフィードバックロジック部とを有し前記クロック信号の第２の発生時に前記第２のキャリー出力信号を発生する手段と、
前記第１のキャリー出力信号を前記クロック信号の第２の発生時まで遅延する手段と、
前記第２のキャリー出力信号を微分する手段と、
前記キャリア周波数データの整数部入力データＭと前記遅延された第１のキャリー出力信号と前記微分された第２のキャリー出力信号とを結合して前記制御入力信号を発生する手段と、
を具備し、
前記位相変調入力データ加算器は、
前記位相変調データと前記第１のフィードバックロジック部により前記ラッチされた出力信号の値とを加算して前記入力データ加算出力信号を発生して前記第２の加算器に与えることを特徴とする周波数変調装置。
【請求項７】
請求項１に記載の周波数変調装置を具備することを特徴とする送信装置。
【請求項８】
請求項７に記載の送信装置を具備することを特徴とする無線通信機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、位相変調データに基づいて周波数を変調する周波数変調装置に関するものである。
【背景技術】
【０００２】
従来のシンセサイザとして、図９に示すものがある。このシンセサイザ１０は、電圧制御発振器（以後「ＶＣＯ」という）１１、分周器１２、位相比較器１３、基準発振器１４及びループフィルタ１５を具備している。
【０００３】
ＶＣＯ１１は、所望の出力周波数ｆｏを提供し、また、分周器１２に入力を供給する。分周器１２の出力は、位相比較器１３の一入力を供給し、位相比較器１３の他の入力は基準発振器１４から供給される。位相比較器１３の出力はループフィルタ１５によってフィルタリングされて無用の雑音成分を除去する。
【０００４】
次に、ループフィルタ１５の出力はＶＣＯ１１の制御入力にフィードバックされ、これにより、ＶＣＯ１１の出力周波数ｆｏは、基準発振器１４の周波数の分周比倍の値となるように調整する。基準周波数（ｆｒ）とＶＣＯの出力（ｆｏ）を可変分周器で１／Ｍに分周した比較周波数とが位相比較器１３に入力される。ｆｒ＝ｆｏ／Ｍの状態でループが安定する。
【０００５】
よって出力周波数（ｆｏ）は、ｆｏ＝ｆｒ・Ｍとなり、ＶＣＯの出力周波数は、分周比Ｍを変えることにより周波数ステップΔｆ＝ｆｒで可変できる。
【０００６】
また、従来のシンセサイザとして、図１０に示すものがある。このシンセサイザ２０は、電圧制御発振器（以後「ＶＣＯ」という）１１、分周器１２、位相比較器１３、基準発振器１４、ループフィルタ１５及びアキュムレータ２１を具備している。
【０００７】
アキュムレータ２１は、加算器２２、比較器２３及びフィードバックロジック部２４を具備している。加算器２２は、分子データＫとフィードバックロジック部２４からの加算フィードバック値とを加算する。比較器２３は、加算器２２の出力値と基準値とを比較してキャリー出力信号を分周器１２に与え、かつ、加算器２２の出力値をフィードバックロジック部２４に与えて保持させる。
【０００８】
分周器１２の分周比をＭとし、アキュムレータ２１はその内容がＬ以上になるとオーバーフロー（ＯＶＦ）信号を出力して分周器１２の分周比をＭ＋１にする。アキュムレータ２１は１リファレンス・サイクルにＫずつ内容を増加させるとすると、αサイクル後にはその内容はαＫとなる。ここで、Ｋは、α＞１、Ｋ≧０、Ｌ＞Ｋの関係がある整数である。
【０００９】
αＫ≧Ｌとなったときにアキュムレータ２１はオーバーフロー信号を出力し、分周器１２の分周比をＭ＋１にすると同時に内容をαＫ―Ｌとして再び１サイクルごとにインクリメントを行う。
【００１０】
アキュムレータ２１はＬサイクル中にＫ回オーバーフローを起こすので分周器１２の分周比ＭはＬサイクル中にＫ回はＭ＋１で残りのＬ−Ｋ回はＭということになる（図１２参照）。  よって、このＬサイクルあたりの平均分周比は、Ｍ＋Ｋ／Ｌとなる。
【００１１】
したがって、図１０に示すシンセサイザにおいては、平均分周比がＭ＋Ｋ／Ｌとなるから周波数ステップを細かくできる。しかし、図１０に示すような構成では、中心周波数近傍に高いレベルのスプリアスが発生するという問題がある。これは分周比ＭがＬサイクルを基本周期として変化し、１／Ｌとその整数倍の周波数成分が位相比較器の出力信号に現れるからＶＣＯの出力信号が変調されるためである。このスプリアスを低減するために、分周比Ｍを頻繁に変化させ、変化の低周波数成分を低くし、高周波数成分を高くすることが考えられる。周波数成分が高ければループフィルタ１５のカットオフ周波数で容易に低減することができる。
【００１２】
また、従来のシンセサイザとして、図１１に示すものがある（特許文献１参照）。このシンセサイザ３０は、図１０に示すシンセサイザにおいてアキュムレータ２１の代わりに多段アキュムレータデジタル網３１を有するものである。
【００１３】
多段アキュムレータデジタル網３１は、複数段のアキュムレータ３２、複数のデジタル遅延網３３及び加算器３４を具備している。シンセサイザ３０は、多段アキュムレータデジタル網３１が変調情報を含む分子データを処理し精密なキャリー出力信号を発生して分周器１２に与えて分周比の変化を精密にするものである。図１１に示すシンセサイザ３０においては、２段目以降のアキュムレータ（積分回路）のキャリー出力信号が微分回路に入力され平均すると０となるため結果として図１３に示すように分周比の変化が頻繁になる。  
【特許文献１】特表平５−５０２１５４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、図１１に示す従来のシンセサイザ３０は、０以上であって１未満である範囲内の分子データのみしか処理することができないため、０以上であって１未満である範囲を超えている位相変調データを処理する周波数変調装置にそのまま用いることができないという問題がある。
【００１５】
本発明は、かかる点に鑑みてなされたものであり、精密なシンセサイザを有し、かつ、簡単な構成を有する高精度の周波数変調装置を提供することを目的とする。
【課題を解決するための手段】
【００１６】
本発明の第１の態様に係る周波数変調装置は、シンセサイザと、微分位相変調データとキャリア周波数データの小数部Ｋとを加算して加算小数部Ｋ１を発生する加算器と、前記加算小数部Ｋ１と前記キャリア周波数データの整数部Ｍとを受けて整数部入力データＭ１及び小数部入力データＫ２を発生して前記小数部入力データＫ２をシンセサイザに直接に与える入力データ演算手段と、前記整数部入力データＭ１をクロック信号の第１の発生時から第２の発生時まで遅延して前記シンセサイザに与える整数部データ遅延手段と、を具備し、前記シンセサイザは、複数のビットのデジタル数を受けて制御可能な発振器の出力信号周波数を選択し、前記出力信号周波数をループ分周器によって分周し、前記ループ分周器が制御入力信号によって制御される可変除数を有して基準信号と比較すべきフィードバック信号を発生するシンセサイザであって、前記入力データ演算手段からの前記小数部入力データＫ２を積分して遅延した信号の値と前記整数部データ遅延手段からの前記整数部入力データＭ１の値とを加算することにより前記小数部入力データＫ２をデルタシグマ変調し前記制御入力信号を生成して前記ループ分周器に与えるデルタシグマ変調手段を具備する構成を採る。
【００１７】
この構成によれば、分位相変調データとキャリア周波数データの小数部Ｋとを加算して加算小数部Ｋ１を発生し、前記加算小数部Ｋ１と前記キャリア周波数データの整数部Ｍとを受けて整数部入力データＭ１及び小数部入力データＫ２を発生して前記小数部入力データＫ２をシンセサイザに直接に与え、前記整数部入力データＭ１をクロック信号の第１の発生時から第２の発生時まで遅延して前記シンセサイザに与え、前記シンセサイザは、前記小数部入力データＫ２を積分して遅延した信号の値と前記整数部入力データＭ１の値とを加算することにより前記小数部入力データＫ２をデルタシグマ変調しループ分周器に与える制御入力信号を生成するため、精密なシンセサイザを有し、かつ、簡単な構成を有する高精度の周波数変調装置を提供することができる。
【００１８】
本発明の第２の態様に係る周波数変調装置は、シンセサイザと、位相変調データを微分して微分位相変調データを発生する微分器と、前記微分位相変調データとキャリア周波数データの小数部Ｋとを加算して加算小数部Ｋ１を発生する加算器と、前記加算小数部Ｋ１と前記キャリア周波数データの整数部Ｍとを受けて整数部入力データＭ１及び小数部入力データＫ２を発生して前記小数部入力データＫ２を前記シンセサイザに直接に与える入力データ演算手段と、前記整数部入力データＭ１をクロック信号の第１の発生時から第２の発生時まで遅延して前記シンセサイザに与える整数部データ遅延手段と、を具備し、前記シンセサイザが、複数のビットのデジタル数を受けて制御可能な発振器の出力信号周波数を選択し、前記出力信号周波数をループ分周器によって分周し、前記ループ分周器が制御入力信号によって制御される可変除数を有して基準信号と比較すべきフィードバック信号を発生するシンセサイザであって、前記クロック信号を発生する手段と、前記小数部入力データＫ２と第１の加算フィードバック値とを加算する第１の加算器と前記第１の加算器の出力値と所定の数値とを比較して第１のキャリー出力信号を発生する第１の比較器と前記第１の加算器の出力信号をラッチして前記加算フィードバック値とする第１のフィードバックロジック部とを有し前記クロック信号の第１の発生時に前記ラッチされた出力信号及び第１のキャリー出力信号を発生する手段と、前記ラッチされた出力信号を積分して前記クロック信号の第２の発生時に第２のキャリー出力信号を発生する手段と、前記第１のキャリー出力信号を前記クロック信号の第２の発生時まで遅延する手段と、前記第２のキャリー出力信号を微分する手段と、前記遅延された整数部入力データＭ１と前記遅延された第１のキャリー出力信号と前記微分された第２のキャリー出力信号とを結合して前記制御入力信号を発生する手段と、を具備し、前記入力データ演算手段が、Ｋ１＜０である場合にＭ１＝Ｍ−１、Ｋ２＝Ｋ１＋１とし、０≦Ｋ１＜１である場合にＭ１＝Ｍ、Ｋ２＝Ｋ１とし、かつ、１≦Ｋ１である場合にＭ１＝Ｍ＋１、Ｋ２＝Ｋ１−１とする構成を採る。
【００１９】
この構成によれば、位相変調データを微分して微分位相変調データを発生しこの微分位相変調データにキャリア周波数データの小数部Ｋとを加算して加算小数部Ｋ１を発生して入力データ演算手段に与え、この入力データ演算手段が前記加算小数部Ｋ１とキャリア周波数データの整数部Ｍとに基づいてＫ１＜０である場合にＭ１＝Ｍ−１、Ｋ２＝Ｋ１＋１とし、０≦Ｋ１＜１である場合にＭ１＝Ｍ、Ｋ２＝Ｋ１とし、かつ、１≦Ｋ１である場合にＭ１＝Ｍ＋１、Ｋ２＝Ｋ１−１とするため、すなわち、位相変調データのうちの０以上であって１未満である範囲を超える値の処理（オーバーフロー処理）をして整数部入力データＭ１及び小数部入力データＫ２を発生して小数部入力データＫ２を前記シンセサイザの第１の加算器に直接に与えるため、精密なシンセサイザを有し、かつ、簡単な構成を有する高精度の周波数変調装置を提供することができる。
【００２０】
本発明の第３の態様に係る周波数変調装置は、シンセサイザと、位相変調データＫ３とキャリア周波数データの整数部Ｍとを受けて整数部入力データＭ１及び位相変調データＫ４を発生する入力データ演算手段と、前記整数部入力データＭ１をクロック信号の第１の発生時から第２の発生時まで遅延して前記シンセサイザに与える整数部データ遅延手段と、前記位相変調データＫ４を受ける位相変調入力データ加算器と、を具備し、前記シンセサイザは、複数のビットのデジタル数を受けて制御可能な発振器の出力信号周波数を選択し、前記出力信号周波数をループ分周器によって分周し、前記ループ分周器が制御入力信号によって制御される可変除数を有して基準信号と比較すべきフィードバック信号を発生するシンセサイザであって、前記キャリア周波数データの小数部Ｋを積分して遅延した信号の値と前記整数部データ遅延手段からの前記整数部入力データＭ１の値とを加算することにより前記小数部Ｋをデルタシグマ変調し前記制御入力信号を生成して前記ループ分周器に与えるデルタシグマ変調手段を具備する構成を採る。
【００２１】
この構成によれば、位相変調データＫ３とキャリア周波数データの整数部Ｍとを受けて整数部入力データＭ１及び位相変調データＫ４を発生し、前記整数部入力データＭ１をクロック信号の第１の発生時から第２の発生時まで遅延して前記シンセサイザに与え、前記シンセサイザは、前記キャリア周波数データの小数部Ｋを積分して遅延した信号の値と前記整数部入力データＭ１の値とを加算することにより前記小数部Ｋをデルタシグマ変調しループ分周器に与える制御入力信号を生成するため、精密なシンセサイザを有し、かつ、簡単な構成を有する高精度の周波数変調装置を提供することができる。
【００２２】
本発明の第４の態様に係る周波数変調装置は、シンセサイザと、位相変調データＫ３とキャリア周波数データの整数部Ｍとを受けて整数部入力データＭ１及び位相変調データＫ４を発生する入力データ演算手段と、前記整数部入力データＭ１をクロック信号の第１の発生時から第２の発生時まで遅延して前記シンセサイザに与える整数部データ遅延手段と、前記位相変調データＫ４を受ける位相変調入力データ加算器と、を具備し、前記シンセサイザが、複数のビットのデジタル数を受けて制御可能な発振器の出力信号周波数を選択し、前記出力信号周波数をループ分周器によって分周し、前記ループ分周器が制御入力信号によって制御される可変除数を有して基準信号と比較すべきフィードバック信号を発生するシンセサイザであって、前記クロック信号を発生する手段と、前記キャリア周波数データの小数部Ｋと第１の加算フィードバック値とを加算する第１の加算器と前記第１の加算器の出力値と所定の数値とを比較して第１のキャリー出力信号を発生する第１の比較器と前記第１の加算器の出力信号をラッチして前記加算フィードバック値とする第１のフィードバックロジック部とを有し前記クロック信号の第１の発生時に前記ラッチされた出力信号及び第１のキャリー出力信号を発生する手段と、前記位相変調入力データ加算器からの入力データ加算出力信号の値と第２の加算フィードバック値とを加算する第２の加算器と前記第２の加算器の出力値と所定の数値とを比較して第２のキャリー出力信号を発生する第２の比較器と前記第２の加算器の出力信号をラッチして前記第２の加算フィードバック値とする第２のフィードバックロジック部とを有し前記クロック信号の第２の発生時に前記第２のキャリー出力信号を発生する手段と、前記第１のキャリー出力信号を前記クロック信号の第２の発生時まで遅延する手段と、前記第２のキャリー出力信号を微分する手段と、前記遅延された整数部入力データＭ１と前記遅延された第１のキャリー出力信号と前記微分された第２のキャリー出力信号とを結合して前記制御入力信号を発生する手段と、を具備し、前記入力データ演算手段が、Ｋ３＜０である場合にＭ１＝Ｍ−１、Ｋ４＝Ｋ３＋１とし、０≦Ｋ３＜１である場合にＭ１＝Ｍ、Ｋ４＝Ｋ３とし、かつ、１≦Ｋ３である場合にＭ１＝Ｍ＋１、Ｋ４＝Ｋ３−１とし、前記位相変調入力データ加算器が、前記位相変調データＫ４と前記第１のフィードバックロジック部により前記ラッチされた出力信号の積分値とを加算して前記入力データ加算出力信号を発生して前記第２の加算器に与える構成を採る。
【００２３】
この構成によれば、位相変調データＫ３とキャリア周波数データの整数部Ｍとを受けてＫ３＜０である場合にＭ１＝Ｍ−１、Ｋ４＝Ｋ３＋１とし、０≦Ｋ３＜１である場合にＭ１＝Ｍ、Ｋ４＝Ｋ３とし、かつ、１≦Ｋ３である場合にＭ１＝Ｍ＋１、Ｋ４＝Ｋ３−１とし、すなわち、位相変調データＫ３のうちの０以上であって１未満である範囲を超える値の処理（オーバーフロー処理）をして整数部入力データＭ１及び位相変調データＫ４を発生し前記位相変調データＫ４を位相変調入力データ加算器に与え、位相変調入力データ加算器が前記位相変調データＫ４とシンセサイザの第１のフィードバックロジック部によりラッチされた出力信号の積分値とを加算して入力データ加算出力信号を発生してシンセサイザの第２の加算器に与えるため、精密なシンセサイザを有し、かつ、簡単な構成を有する高精度の周波数変調装置を提供することができる。また、この構成によれば、位相変調データを微分して微分位相変調データを発生する微分器を必要としないため、本発明の第１の態様に係る周波数変調装置より構成を簡単とすることができる。
【００２４】
本発明の第５の態様に係る周波数変調装置は、シンセサイザと、位相変調データの値に所定の固定値を加算して変調入力データＫ５を発生する入力データ演算手段と、前記位相変調データＫ５を受ける位相変調入力データ加算器と、を具備し、前記シンセサイザが、複数のビットのデジタル数を受けて制御可能な発振器の出力信号周波数を選択し、前記出力信号周波数をループ分周器によって分周し、前記ループ分周器が制御入力信号によって制御される可変除数を有して基準信号と比較すべきフィードバック信号を発生するシンセサイザであって、前記クロック信号を発生する手段と、キャリア周波数データの小数部Ｋと第１の加算フィードバック値とを加算する第１の加算器と前記第１の加算器の出力値と基準値とを比較して第１のキャリー出力信号を発生する第１の比較器と前記加算器の出力信号をラッチして前記加算フィードバック値とする第１のフィードバックロジック部とを有し前記クロック信号の第１の発生時に前記ラッチされた出力信号及び第１のキャリー出力信号を発生する手段と、前記位相変調入力データ加算器からの入力データ加算出力信号の値と第２の加算フィードバック値とを加算する第２の加算器と前記第２の加算器の出力値と所定の数値とを比較して第２のキャリー出力信号を発生する第２の比較器と前記第２の加算器の出力信号をラッチして前記第２の加算フィードバック値とする第２のフィードバックロジック部とを有し前記クロック信号の第２の発生時に前記第２のキャリー出力信号を発生する手段と、前記第１のキャリー出力信号を前記クロック信号の第２の発生時まで遅延する手段と、前記第２のキャリー出力信号を微分する手段と、前記キャリア周波数データの整数部入力データＭと前記遅延された第１のキャリー出力信号と前記微分された第２のキャリー出力信号とを結合して前記制御入力信号を発生する手段と、を具備し、前記位相変調入力データ加算器が、前記位相変調データＫ５と前記第１のフィードバックロジック部により前記ラッチされた出力信号の値とを加算して前記入力データ加算出力信号を発生して前記第２の加算器に与える構成を採る。
【００２５】
この構成によれば、位相変調データの値に所定の固定値を加算して変調入力データＫ５を発生する入力データ演算手段と、前記位相変調データＫ５を受ける位相変調入力データ加算器と、を具備し、前記位相変調入力データ加算器が、前記位相変調データＫ５とシンセサイザの第１のフィードバックロジック部によりラッチされた出力信号の値とを加算して入力データ加算出力信号を発生して前記シンセサイザの第２の加算器に与えるため、精密なシンセサイザを有し、かつ、簡単な構成を有する高精度の周波数変調装置を提供することができる。また、この構成によれば、所定の固定値を加算することにより０以上であって１未満である範囲となる位相変調データを処理することができる。
【００２６】
本発明の第６の態様に係る周波数変調装置は、シンセサイザと、位相変調データを受ける位相変調入力データ加算器と、を具備し、前記シンセサイザが、複数のビットのデジタル数を受けて制御可能な発振器の出力信号周波数を選択し、前記出力信号周波数をループ分周器によって分周し、前記ループ分周器が制御入力信号によって制御される可変除数を有して基準信号と比較すべきフィードバック信号を発生するシンセサイザであって、前記クロック信号を発生する手段と、キャリア周波数データの小数部Ｋと第１の加算フィードバック値とを加算する第１の加算器と前記第１の加算器の出力値と所定の数値とを比較して第１のキャリー出力信号を発生する第１の比較器と前記第１の加算器の出力信号をラッチして前記加算フィードバック値とする第１のフィードバックロジック部とを有し前記クロック信号の第１の発生時に前記ラッチされた出力信号及び第１のキャリー出力信号を発生する手段と、前記位相変調入力データ加算器からの入力データ加算出力信号の値と第２の加算フィードバック値とを加算する第２の加算器と前記第２の加算器の出力値と所定の数値とを比較して第２のキャリー出力信号を発生する第２の比較器と前記第２の加算器の出力信号をラッチして前記第２の加算フィードバック値とする第２のフィードバックロジック部とを有し前記クロック信号の第２の発生時に前記第２のキャリー出力信号を発生する手段と、前記第１のキャリー出力信号を前記クロック信号の第２の発生時まで遅延する手段と、前記第２のキャリー出力信号を微分する手段と、前記キャリア周波数データの整数部入力データＭと前記遅延された第１のキャリー出力信号と前記微分された第２のキャリー出力信号とを結合して前記制御入力信号を発生する手段と、を具備し、前記位相変調入力データ加算器が、前記位相変調データと前記第１のフィードバックロジック部により前記ラッチされた出力信号の値とを加算して前記入力データ加算出力信号を発生して前記第２の加算器に与える構成を採る。
【００２７】
この構成によれば、位相変調データを受ける位相変調入力データ加算器を具備し、前記位相変調入力データ加算器が、前記位相変調データとシンセサイザの第１のフィードバックロジック部によりラッチされた出力信号の値とを加算して入力データ加算出力信号を発生して前記シンセサイザの第２の加算器に与えるため、精密なシンセサイザを有し、かつ、簡単な構成を有する高精度の周波数変調装置を提供することができる。また、この構成によれば、０以上であって１未満である範囲内の位相変調データを処理することができる。
【００２８】
本発明の第７の態様に係る送信装置は、本発明の第１の態様に係る周波数変調装置を具備する構成を採る。
【００２９】
この構成によれば、精密なシンセサイザを有し、かつ、簡単な構成を有する高精度の本発明の第１の態様に係る周波数変調装置を具備するため、高品質な無線送信信号を生成することができ。これにより高品質で低コストな送信装置を実現できる。
【００３０】
本発明の第８の態様に係る無線通信機器は、本発明の第７の態様に係る送信装置を具備する構成を採る。
【００３１】
この構成によれば、本発明の第７の態様に係る送信装置を具備するため、高品質な無線送信信号を生成することができ、これにより高品質で低コストな無線通信機器を実現できる。
【発明の効果】
【００３２】
本発明によれば、精密なシンセサイザを有し、かつ、簡単な構成を有する高精度の周波数変調装置を提供することができる。
【発明を実施するための最良の形態】
【００３３】
次に、本発明の実施の形態について、図面を参照して詳細に説明する。
【００３４】
（実施の形態１）
図１は、本発明の実施の形態１に係る周波数変調装置の構成を示すブロック図である。
【００３５】
図１に示すように、本発明の実施の形態１に係る周波数変調装置１００は、シンセサイザ１０１、微分器１０２、加算器１０３、入力データ演算部１０４及び整数部データ遅延部１０５を具備している。
【００３６】
微分器１０２は、位相変調データを微分して微分位相変調データ（周波数変調データ）を発生する。加算器１０３は、微分器１０２からの微分位相変調データとキャリア周波数データの小数部Ｋとを加算して加算小数部Ｋ１を発生する。入力データ演算部１０４は、加算器１０３からの加算小数部Ｋ１と前記キャリア周波数データの整数部Ｍとを受けて整数部入力データＭ１及び小数部入力データＫ２を発生してシンセサイザ１０１に与える。整数部データ遅延部１０５は、入力データ演算部１０４からの整数部入力データＭ１を遅延してシンセサイザ１０１に与える。整数部データ遅延部１０５は、３つの遅延素子１０５１、１０５２、１０５３を具備している。
【００３７】
シンセサイザ１０１は、電圧制御発振器（ＶＣＯ）１０６、可変の分周器１０７、位相比較器１０８、基準発振器１０９、ループフィルタ１１０、多段アキュムレータデジタル網１１１を具備している。この多段アキュムレータデジタル網１１１は、デルタシグマ変調装置を構成している。
【００３８】
ＶＣＯ１０６は、所望の出力周波数ｆｏの高周波位相変調信号を提供し、また、分周器１０７に入力を供給する。分周器１０７の出力は、位相比較器１０８の一入力を供給し、位相比較器１０８の他の入力は基準発振器１０９から供給される。位相比較器１０８の出力はループフィルタ１１０によってフィルタリングされて無用の雑音成分を除去する。
【００３９】
次に、ループフィルタ１１０の出力はＶＯＣ１０６の制御入力にフィードバックされ、これにより、ＶＣＯ１０６がその出力周波数ｆｏを基準発振器１０９の周波数の分周器１０７のデジタル分周比倍の値となるように調整する。
【００４０】
多段アキュムレータデジタル網１１１は、可変の分周器１０７に分周比を制御するための制御信号を与えるためのものである。多段アキュムレータデジタル網１１１は、複数段のアキュムレータ１１２、１１３、１１４、１１５、複数のデジタル遅延網１１６、１１７、１１８、１１９及び加算器１２０を具備している。
【００４１】
アキュムレータ１１２は、加算器１１２１、比較器１１２２及びフィードバックロジック部１１２３を具備している。また、アキュムレータ１１３も、加算器１１３１、比較器１１３２及びフィードバックロジック部１１３３を具備している。また。アキュムレータ１１４、１１５は、アキュムレータ１１２、１１３と同じ構成を有している。
【００４２】
デジタル遅延網１１６は、３つの遅延素子１１６１、１１６２、１１６３を具備している。また、デジタル遅延網１１７は、３つの遅延素子１１７１、１１７２、１１７３を具備している。また、デジタル遅延網１１８は、３つの遅延素子１１８１、１１８２、１１８３を具備している。また、デジタル遅延網１１９は、３つの遅延素子１１９１、１１９２、１１９３を具備している。
【００４３】
好ましい実施例においては、分周器１０７の分周比Ｎは周期的なシーケンスにより変化し、ＶＣＯ１０６の出力周波数ｆｏを基準発振器１０９の周波数の分数に等しい周波数ステップで調整できる。この周期的シーケンスは多段アキュムレータデジタル網１１１によって発生される。４つのアキュムレータの多段アキュムレータデジタル網１１１が図１に示されている。
【００４４】
入力データ演算部１０４からの小数部入力データＫ２は、アキュムレータ１１２の加算器１１２１に直接に印加される。加算器１１２１は、小数部入力データＫ２と第１の加算フィードバック値とを加算する。比較器１１２２は、加算器１１２１の出力値と所定の数値とを比較して第１のキャリー出力信号を発生し、加算器１１２１の出力値をフィードバックロジック部１１２３に与える。フィードバックロジック部１１２３は、加算器１１２１の出力値（出力信号）をラッチ（保持）する。
【００４５】
アキュムレータ１１２からのデータ出力は比較器１１２２によって処理された後にフィードバックロジック部１１２３の出力において取り出される。分周器１０７から取り出されたクロック入力信号がアキュムレータ１１２をクロックした後に、上述のデータ出力が利用できる。
【００４６】
１つのアキュムレータから次のアキュムレータへ現れるデータは１クロックサイクル中においてストリングにおける次のアキュムレータへ転送されるだけであり、これにより、１クロックパルス内ですべてのアキュムレータを介してリップルする問題を避けることができる。
【００４７】
第１のアキュムレータより先の各アキュムレータには次の低位のアキュムレータの内容が供給される。各アキュムレータは第１のアキュムレータ１１２でもって次の低位のアキュムレータの内容をデジタル的に積分し小数部入力データＫ２のデジタル積分を実行する。第２のアキュムレータ１１３は小数部入力データＫ２の２重積分を実行し、第３のアキュムレータ１１４は小数部入力データＫ２の３重積分を実行し、第４のアキュムレータ１１５は小数部入力データＫ２の４重積分を実行する。
【００４８】
各アキュムレータの出力はキャリー出力信号つまりオーバフロー出力信号である。第１のアキュムレータ１１２については、この出力はＶＣＯの出力周波数ｆｏが基準発振器１０９からの信号出力の周波数に対して３６０度の位相誤差を得たことを示す。これを補正するために、分周器１０７の分周比は次のクロックインターバルに対して１つの整数だけ増大され、アキュムレータ１１２の内部データはその容量だけ減少される。この作用により位相比較器１０８の入力からの出力周波数ｆｏの１サイクルを除去し、従って、ＶＣＯ１０６の出力において３６０度の位相補正がされることになる。
【００４９】
この補正は出力周波数ｆｏがループフィルタ１１０なしで３６０度の位相誤差を達成する点においてのみ発生する。このような条件は位相比較器１０８の出力における鋸歯状の波形となり、次にこれはループフィルタ１１０によってフィルタリングされなければならない。この鋸歯状の波形の平均値は基準発振器１０９からの基準周波数出力の分数増分の間隔となっている周波数を選択するための正しい制御信号である。
【００５０】
しかしながら、第１のアキュムレータ１１２の内部データは中間位相誤差を示す。高位のアキュムレータは第１のアキュムレータ１１２の内部データに対して作用するように含まれており、これにより、位相誤差に中間補正を提供し、この結果、鋸歯状の波形を周波数的に細分でき、従って、元の鋸歯状の波形の基本周波数における雑音出力は低減できる。
【００５１】
高位のアキュムレータの出力はキャリー出力信号の導関数演算を実行するデジタル遅延網１１６、１１７、１１８、１１９を介して供給される。アキュムレータのこれらのキャリー出力信号は分子データ入力のデジタル積分であるので、所望の位相に対するより高次の補正となる。
【００５２】
たとえば、第２のアキュムレータ１１３のキャリー出力信号はデジタル遅延網１１７に印加され、そこで、通常のデジタル加算器１２０に供給される前にそのキャリー出力信号は通常の遅延素子１１７１、１１７２及び遅延素子１１７３によって遅延される。
【００５３】
加算器１２０においては、第２のアキュムレータ１１３の遅延出力が通常の遅延素子１１７３の出力から得られた前回値の否定値に加算される。これはデジタル的な意味で１階の導関数である。第２のアキュムレータ１１３の出力は小数部入力データＫ２の第２の積分であるので、この構成の正味の出力は分数周波数のオフセットの２次の位相補正である（小数部入力データＫ２位相の導関数である周波数オフセットであることに注意）。
【００５４】
第３のアキュムレータ１１４のキャリー出力信号はデジタル遅延網１１８に印加され、そこでこのキャリー出力信号は遅延素子１１８１によって遅延され、前回値の否定値の２倍値と前々回値との和に加算される。これらの前回値及び前々回値は、それぞれ、遅延素子１１８２、１１８３の出力から得られる。これは２階のデジタル導関数に相当する。第３のアキュムレータ１１４の出力は小数部入力データＫ２の第３の積分を示すので、これらの全体の効果は分数周波数オフセットの位相に対する３次の補正である。
【００５５】
この技術はより多くのアキュムレータ部分を多段アキュムレータデジタル網１１１に加えることによって所望の次数の補正に対して実行できる。各シーケンスの加算の係数は、（１−ｚ-1）X、｛ただしＸは考慮中のアキュムレータの次数｝、の展開における因数（factors）に対応する。また、第１のアキュムレータに対する係数の和が１となりかつ他のすべての高位のアキュムレータに対する係数の和が０となるような他の係数を導入することもできる。しかしながら、上述の係数以外のいずれの選択も最適な雑音除去性能以下の性能を招くことになる。
【００５６】
たとえば、デジタル遅延網１１９に印加された第４のアキュムレータ１１５のキャリーアウト出力シーケンスは第１のアキュムレータ１１２のキャリーアウト出力シーケンスから３サイクル遅延され、第３のアキュムレータ１１４のキャリーアウト出力シーケンスは第１のアキュムレータ１１２のキャリーアウト出力シーケンスから２サイクル遅延され、第２のアキュムレータ１１３のキャリーアウト出力シーケンスは第１のアキュムレータ１１２のキャリーアウト出力シーケンスから１サイクル遅延される。これらのシーケンスを時間的に整列するために、第１のアキュムレータ１１２の出力は遅延素子１１６１、１１６２、１１６３によって３回遅延され、第２のアキュムレータ１１３の出力は遅延素子１１７１、１１７２によって２回遅延され、第３のアキュムレータ１１４の出力は遅延素子１１８１によって１回遅延される。デジタル遅延網１１６、１１７、１１８、１１９の他のすべての遅延素子はディシダル微分処理に関連するものである。また、この場合には、入力データ演算部１０４からの整数部入力データＭ１は、整数部データ遅延部１０５の３つの遅延素子１０５１、１０５２、１０５３によって３回遅延される。
【００５７】
次に、本発明の実施の形態１に係る周波数変調装置１００の動作の原理について、詳細に説明する。
【００５８】
変調出力周波数をｆｏ＋Δｆ（ｔ）とし、可変の分周器１０７の分周比をＭとし、キャリア周波数データの小数部をＫとし、位相変調信号をΔＫ（ｔ）とすると変調出力周波数ｆｏ＋Δｆ（ｔ）は、次の式１で表される。
【００５９】
【数１】
2005303996.tif 000003
ΔＫ（ｔ）は、変調信号でありプラス又はマイナスの値で入力されるためアキュムレータ１１２に入力する小数部入力データＫ２がプラスオーバーフロー又はマイナスオーバーフローしてしまう場合がある。そのためアキュムレータ１１２に入力する前に入力データ演算部１０４が設けられることによりオーバーフロー対策が実施される。
【００６０】
入力データ演算部１０４は、Ｋ１＜０である場合にＭ１＝Ｍ−１、Ｋ２＝Ｋ１＋１とし、０≦Ｋ１＜１である場合にＭ１＝Ｍ、Ｋ２＝Ｋ１とし、かつ、１≦Ｋ１である場合にＭ１＝Ｍ＋１、Ｋ２＝Ｋ１−１とし、Ｋ２をアキュムレータ１１２に入力し、かつ、Ｍ１を整数部データ遅延部１０５を介して加算器１２０に入力する。
【００６１】
このように、本発明の実施の形態１においては、位相変調データを微分して微分位相変調データを発生する微分器１０２と、前記微分位相変調データとキャリア周波数データの小数部Ｋとを加算して加算小数部Ｋ１を発生する加算器１０３と、加算小数部Ｋ１と前記キャリア周波数データの整数部Ｍとを受けて整数部入力データＭ１及び小数部入力データＫ２を発生して小数部入力データＫ２をシンセサイザ１０１の加算器１１２１に与える入力データ演算部１０４と、整数部入力データＭ１をクロック信号の第１の発生時から第２の発生時まで遅延してシンセサイザ１０１の加算器１２０に与える整数部データ遅延部１０５と、を具備し、入力データ演算部１０４が、Ｋ１＜０である場合にＭ１＝Ｍ−１、Ｋ２＝Ｋ１＋１とし、０≦Ｋ１＜１である場合にＭ１＝Ｍ、Ｋ２＝Ｋ１とし、かつ、１≦Ｋ１である場合にＭ１＝Ｍ＋１、Ｋ２＝Ｋ１−１とするため、精密なシンセサイザ１０１を有し、かつ、簡単な構成を有する高精度の周波数変調装置１００を提供することができる。
【００６２】
（実施の形態２）
次に、本発明の実施の形態２について、図面を参照して詳細に説明する。
【００６３】
図２は、本発明の実施の形態２に係る周波数変調装置の構成を示すブロック図である。本発明の実施の形態２においては、本発明の実施の形態１と同じ構成要素には同じ参照符号を付してその説明を省略する。
【００６４】
図２に示すように、本発明の実施の形態２に係る周波数変調装置２００は、シンセサイザ１０１、入力データ演算部２０１、整数部データ遅延部１０５及び位相変調入力データ加算器２０２を具備している。
【００６５】
本発明の実施の形態２に係る周波数変調装置２００は、本発明の実施の形態１における微分器１０２を削減した構成である。
【００６６】
シンセサイザ１０１は、本発明の実施の形態１のものと同じである。入力データ演算部２０１は、位相変調データＫ３とキャリア周波数データの整数部Ｍとを受けて整数部入力データＭ１及び位相変調データＫ４を発生する。整数部データ遅延部１０５は、本発明の実施の形態１のものと同じである。位相変調入力データ加算器２０２は、位相変調データＫ４を直接に受けてこの位相変調データＫ４とフィードバックロジック部１１２３にラッチされている出力信号の値とを加算して出力値をアキュムレータ１１３の加算器１１３１に与える。
【００６７】
次に、本発明の実施の形態２に係る周波数変調装置２００が微分器１０２を必要としない理由について、説明する。
【００６８】
図３のアキュムレータＺ変換モデルを参考に図１の微分回路１０２を削減できる理由を以下に示す。
【００６９】
図３はアキュムレータの構成をＺ変換モデルに書き表した図である。Ｘは入力データであり、Ｙがキャリー出力信号である。積分器は積分結果がある値を超えた場合にキャリー出力信号を出力する。これは１ビットの量子化器を通したことに等しい出力信号Ｙは、次の式２及び式３で表される。
【００７０】
【数２】
2005303996.tif 000004
【００７１】
【数３】
2005303996.tif 000005
出力信号Ｙは、量子化ノイズＱが微分されており低周波域ほどノイズが減衰していることになる。
【００７２】
次に図４に２段アキュムレータのＺ変換モデルを示す。２段のアキュムレータに位相変調信号Ｋを入力して上記と同様に計算すると、出力信号Ｙは、次の式４〜式１２で求められる。
【００７３】
【数４】
2005303996.tif 000006
【００７４】
【数５】
2005303996.tif 000007
【００７５】
【数６】
2005303996.tif 000008
【００７６】
【数７】
2005303996.tif 000009
【００７７】
【数８】
2005303996.tif 000010
【００７８】
【数９】
2005303996.tif 000011
【００７９】
【数１０】
2005303996.tif 000012
【００８０】
【数１１】
2005303996.tif 000013
【００８１】
【数１２】
2005303996.tif 000014
出力信号Ｙは、量子化ノイズは２次微分され位相変調データＫが１次微分される。したがって、図１に示す位相変調データΔＫ（ｔ）の入力を受ける微分回路が削除される。
【００８２】
また、３段アキュムレータの入力に位相変調データを入れる場合は、入力の位相変調データを１次積分して入力し、４段アキュムレータの場合は、２次積分する必要がある。
【００８３】
このように、本発明の実施の形態２においては、位相変調データＫ３とキャリア周波数データの整数部Ｍとを受けて整数部入力データＭ１及び位相変調データＫ４を発生する入力データ演算部２０１と、整数部入力データＭ１をクロック信号の第１の発生時から第２の発生時まで遅延してシンセサイザ１０１の加算器１２０に与える整数部データ遅延部１０５と、位相変調データＫ４を受ける位相変調入力データ加算器２０２と、を具備し、入力データ演算部２０１が、Ｋ３＜０である場合にＭ１＝Ｍ−１、Ｋ４＝Ｋ３＋１とし、０≦Ｋ３＜１である場合にＭ１＝Ｍ、Ｋ４＝Ｋ３とし、かつ、１≦Ｋ３である場合にＭ１＝Ｍ＋１、Ｋ４＝Ｋ３−１とし、位相変調入力データ加算器２０２が、位相変調データＫ４と第１のフィードバックロジック部１１２１により前記ラッチされた出力信号の積分値とを加算して前記入力データ加算出力信号を発生して第２の加算器１１３１に与えるため、精密なシンセサイザ１０１を有し、かつ、簡単な構成を有する高精度の周波数変調装置２００を提供することができる。
【００８４】
（実施の形態３）
次に、本発明の実施の形態３について、図面を参照して詳細に説明する。
【００８５】
図５は、本発明の実施の形態３に係る周波数変調装置の構成を示すブロック図である。本発明の実施の形態３においては、本発明の実施の形態１と同じ構成要素には同じ参照符号を付してその説明を省略する。
【００８６】
図５に示すように、本発明の実施の形態３に係る周波数変調装置５００は、シンセサイザ１０１、入力データ演算部５０１及び位相変調入力データ加算器５０２を具備している。本発明の実施の形態３に係る周波数変調装置５００は、位相変調データΔＫが−０．５＜ΔＫ＜０．５である場合に適用されるものである。
【００８７】
シンセサイザ１０１は、本発明の実施の形態１のものと同じである。入力データ演算部５０１は、位相変調データの値に０．５を加算して（０＜ΔＫ＜１に変換して）変調入力データＫ５を発生する。位相変調入力データ加算器５０２は、位相変調データＫ５を受けて、この位相変調データＫ５とフィードバックロジック部１１２３にラッチされている出力信号の値とを加算して出力値をアキュムレータ１１３の加算器１１３１に与える。
【００８８】
なお、本発明の実施の形態３は、位相変調データΔＫの絶対値が０より大きく、かつ、１より小さい場合に適用されるものである。この場合に、所定の固定値をＬとすると、入力データ演算部５０１に、０＜（ΔＫ＋Ｌ）＜１となるような所定の固定値Ｌを入力する必要がある。
【００８９】
このように、本発明の実施の形態３においては、位相変調データの値に０．５を加算して変調入力データＫ５を発生する入力データ演算部５０１と、位相変調データＫ５を受ける位相変調入力データ加算器５０２と、を具備し、位相変調入力データ加算器５０２が、位相変調データＫ５と第１のフィードバックロジック部１１２１によりラッチされた出力信号の値とを加算して入力データ加算出力信号を発生して第２の加算器１１３１に与えるため、精密なシンセサイザ１０１を有し、かつ、簡単な構成を有する高精度の周波数変調装置５００を提供することができる。
【００９０】
（実施の形態４）
次に、本発明の実施の形態４について、図面を参照して詳細に説明する。
【００９１】
図６は、本発明の実施の形態４に係る周波数変調装置の構成を示すブロック図である。本発明の実施の形態４においては、本発明の実施の形態１と同じ構成要素には同じ参照符号を付してその説明を省略する。
【００９２】
図６に示すように、本発明の実施の形態４に係る周波数変調装置６００は、シンセサイザ１０１及び位相変調入力データ加算器６０１を具備している。本発明の実施の形態４に係る周波数変調装置６００は、位相変調データΔＫが０＜ΔＫ＜１である場合に適用されるものである。
【００９３】
位相変調入力データ加算器６０１は、位相変調データΔＫとフィードバックロジック部１１２３にラッチされている出力信号の値とを加算して出力値をアキュムレータ１１３の加算器１１３１に与える。
【００９４】
このように、本発明の実施の形態４においては、位相変調データを受ける位相変調入力データ加算器６０１を具備し、位相変調入力データ加算器６０１が、前記位相変調データと第１のフィードバックロジック部１１２１によりラッチされた出力信号の値とを加算して入力データ加算出力信号を発生して第２の加算器１１３１に与えるため、精密なシンセサイザ１０１を有し、かつ、簡単な構成を有する高精度の周波数変調装置６００を提供することができる。
【００９５】
（実施の形態５）
次に、本発明の実施の形態５について、図面を参照して詳細に説明する。
【００９６】
図７は、本発明の実施の形態５に係る送信装置の構成を示すブロック図である。本発明の実施の形態５においては、本発明の実施の形態１と同じ構成要素には同じ参照符号を付してそれらの説明を省略する。
【００９７】
図７に示すように、本発明の実施の形態５に係る送信装置７００は、振幅位相分離部７０１、振幅変調データ増幅器７０２、周波数変調装置１００、高周波電力増幅器７０３、キャリア信号生成部７０４、データ整数部生成部７０５及びデータ小数部生成部７０６を具備している。
【００９８】
振幅位相分離部７０１は、ベースバンド変調信号Ｓ１０１を受けて、これを振幅変調データＳ１０２と位相変調データＳ１０４とに分離する。振幅変調データ増幅器７０２は、振幅位相分離部７０１からの振幅変調データＳ１０２を受けて増幅して電源電圧Ｓ１０３として高周波電力増幅器７０３に与える。
【００９９】
キャリア信号生成部７０４は、キャリア信号Ｓ１０７を生成してデータ整数部生成部７０５及びデータ小数部生成部７０６に与える。データ整数部生成部７０５は、キャリア信号生成部７０４からのキャリア信号Ｓ１０７を受けてキャリア周波数データの整数部Ｍを生成して周波数変調装置１００に与える。データ小数部生成部７０６は、キャリア信号生成部７０４からのキャリア信号Ｓ１０７を受けてキャリア周波数データの小数部Ｋを生成して周波数変調装置１００に与える。
【０１００】
周波数変調装置１００は、振幅位相分離部７０１からの位相変調データＳ１０４、データ整数部生成部７０５からのキャリア周波数データの整数部Ｍ、及び、データ小数部生成部７０６からのキャリア周波数データの小数部Ｋを受けて、前述のように出力周波数ｆｏの高周波位相変調信号Ｓ１０５を生成して高周波電力増幅器７０３に与える。高周波電力増幅器７０３は、振幅変調データ増幅器７０２からの電源電圧Ｓ１０３に応じて高周波位相変調信号Ｓ１０５を増幅して送出出力信号Ｓ１０６としてアンテナに与える。このアンテナは、送出出力信号Ｓ１０６を受けて無線送出信号を生成して送信する。
【０１０１】
なお、本発明の実施の形態５に係る送信装置７００は、周波数変調装置１００の代わりに上述の各実施形態で説明した周波数変調装置２００、周波数変調装置５００又は周波数変調装置６００を具備するように構成されてもよい。
【０１０２】
以上の構成によれば、精密なシンセサイザを有し、かつ、簡単な構成を有する高精度の本発明の周波数変調装置を具備するため、高品質な無線送信信号を生成することができ、これにより高品質で低コストな送信装置を実現できる。
【０１０３】
（実施の形態６）
次に、本発明の実施の形態６について、図面を参照して詳細に説明する。
【０１０４】
図８は、本発明の実施の形態６に係る無線通信機器の構成を示すブロック図である。本発明の実施の形態６においては、本発明の実施の形態５と同じ構成要素には同じ参照符号を付してその説明を省略する。
【０１０５】
図８に示すように、本発明の実施の形態６に係る無線通信機器８００は、アンテナ８０１、送受切替部８０２、送信装置７００及び受信装置８０３を具備している。
【０１０６】
送信装置７００は、送出出力信号Ｓ１０６を送受切替部８０２を介してアンテナ８０１に与える。アンテナ８０１は、送信装置７００からの送出出力信号Ｓ１０６を送受切替部８０２を介して受けて無線送出信号を生成して送信する。
【０１０７】
アンテナ８０１は、相手の無線通信機器からの無線送信信号を受けて受信信号を生成して送受切替部８０２を介して受信装置８０３に与える。
【０１０８】
以上の構成によれば、精密なシンセサイザを有し、かつ、簡単な構成を有する高精度の本発明の周波数変調装置を備えた送信装置を具備するため、高品質な無線送信信号を生成することができ、これにより高品質で低コストな無線通信機器を実現できる。
【産業上の利用可能性】
【０１０９】
本発明は、精密なシンセサイザを有する周波数変調装置に有用である。
【図面の簡単な説明】
【０１１０】
【図１】本発明の実施の形態１に係る周波数変調装置の構成を示すブロック図
【図２】本発明の実施の形態２に係る周波数変調装置の構成を示すブロック図
【図３】本発明の実施の形態２に係る周波数変調装置の動作を説明するためのアキュムレータＺ変換モデルを示す図
【図４】本発明の実施の形態２に係る周波数変調装置の動作を説明するための他のアキュムレータＺ変換モデルを示す図
【図５】本発明の実施の形態３に係る周波数変調装置の構成を示すブロック図
【図６】本発明の実施の形態４に係る周波数変調装置の構成を示すブロック図
【図７】本発明の実施の形態５に係る送信装置の構成を示すブロック図
【図８】本発明の実施の形態６に係る無線通信機器の構成を示すブロック図
【図９】従来のシンセサイザの構成を示すブロック図
【図１０】他の従来のシンセサイザの構成を示すブロック図
【図１１】他の従来のシンセサイザの構成を示すブロック図
【図１２】図１０に示す従来のシンセサイザの動作を説明するための図
【図１３】図１１に示す他の従来のシンセサイザの動作を説明するための図
【符号の説明】
【０１１１】
１００、２００、５００、６００  周波数変調装置
１０１  シンセサイザ
１０２  微分器
１０３  加算器
１０４、２０１、５０１  入力データ演算部
１０５  整数部データ遅延部
２０２、５０２、６０１  位相変調入力データ加算器
１０６  電圧制御発振器（VCO）
１０７  分周器
１０８  位相比較器
１０９  基準発振器
１１０  ループフィルタ
１１１  多段アキュムレータデジタル網
１１２、１１３、１１４、１１５  アキュムレータ
１１６、１１７、１１８、１１９  デジタル遅延網
１０５１〜１０５３、１１６１〜１１６３、１１７１〜１１７３、１１８１〜１１８３、１１９１〜１１９３  遅延素子
１１２１、１１３１  加算器
１１２２、１１３２  比較器
１１２３、１１３３  フィードバックロジック部
７００  送信装置
７０１  振幅位相分離部
７０２  振幅変調データ増幅器
７０３  高周波電力増幅器
７０４  キャリア信号生成部
７０５  データ整数部生成部
７０６  データ小数部生成部
８００  無線通信機器
８０１  アンテナ
８０２  送受切替部
８０３  受信装置
【図１】
2005303996.tif 000015
【図２】
2005303996.tif 000016
【図３】
2005303996.tif 000017
【図４】
2005303996.tif 000018
【図５】
2005303996.tif 000019
【図６】
2005303996.tif 000020
【図７】
2005303996.tif 000021
【図８】
2005303996.tif 000022
【図９】
2005303996.tif 000023
【図１０】
2005303996.tif 000024
【図１１】
2005303996.tif 000025
【図１２】
2005303996.tif 000026
【図１３】
2005303996.tif 000027