(57)【要約】【課題】  低い電源電圧でも安定して動作する電流モードロジック回路を提供する。【解決手段】  クロックバッファ回路は、クロック信号ＣＩよって動作する電界効果トランジスタＱａと、反転クロック信号ＣＩＢによって動作する電界効果トランジスタＱｂと、電界効果トランジスタＱａのドレインに接続された負荷回路Ｚａと、電界効果トランジスタＱｂのドレインに接続された負荷回路Ｚｂと、電界効果トランジスタＱａ，Ｑｂの各ソースが共通接続されたソース側ノードｎ１とグランドラインＧＮＤとの間に接続された電流制御用の電界効果トランジスタＱｃと、負荷回路Ｚａ，Ｚｂの各電源側が共通接続されたドレイン側ノードｎ５と電源ラインＶＤとの間に接続された電流制御用の電界効果トランジスタＱｈなどで構成される。【選択図】        図１
2005151508.tif 000002
【特許請求の範囲】
【請求項１】
デジタル信号によって動作する第１電界効果トランジスタと、
反転デジタル信号によって動作する第２電界効果トランジスタと、
第１電界効果トランジスタのドレインに接続された第１負荷回路と、
第２電界効果トランジスタのドレインに接続された第２負荷回路と、
第１電界効果トランジスタおよび第２電界効果トランジスタの各ソースが共通接続されたソース側ノードとグランドラインとの間に接続された第１電流制御回路と、
第１負荷回路および第２負荷回路の各電源側が共通接続されたドレイン側ノードと電源ラインとの間に接続された第２電流制御回路とを備えることを特徴とする電流モードロジック回路。
【請求項２】
第１電流制御回路および第２電流制御回路の各バイアス電圧を供給するためのバイアス回路を備え、
該バイアス回路は、カレントミラー回路と、
電源ラインとグランドラインとの間に接続された分圧回路と、
分圧回路からの出力電圧に応じて、カレントミラー回路の参照電流を制御するための参照電流制御回路とを含むことを特徴とする請求項１記載の電流モードロジック回路。
【請求項３】
データ信号によって動作する第１電界効果トランジスタと、
反転データ信号によって動作する第２電界効果トランジスタと、
第１電界効果トランジスタのドレインに接続された第１負荷回路と、
第２電界効果トランジスタのドレインに接続された第２負荷回路と、
第１電界効果トランジスタおよび第２電界効果トランジスタの各ソースが共通接続された第１ソース側ノードとグランドラインとの間に接続され、反転クロック信号によって動作する第３電界効果トランジスタと、
第１電界効果トランジスタのドレイン電圧がハイレベルのとき、第２電界効果トランジスタのドレイン出力をプルダウンするための第４電界効果トランジスタと、
第２電界効果トランジスタのドレイン電圧がハイレベルのとき、第１電界効果トランジスタのドレイン出力をプルダウンするための第５電界効果トランジスタと、
第４電界効果トランジスタおよび第５電界効果トランジスタの各ソースが共通接続された第２ソース側ノードとグランドラインとの間に接続され、クロック信号によって動作する第６電界効果トランジスタと、
第１ソース側ノードにバイアス電流を供給し、第２ソース側ノードの電圧変化に応じて該バイアス電流を制御するための電流ブリッジ回路とを備えることを特徴とする電流モードロジック回路。
【請求項４】
電流ブリッジ回路は、電源ライン側に設けられた定電流回路と、
ソースが第１ソース側ノードに接続され、ドレインが定電流回路に接続され、ゲートにバイアス電圧が印加された第１バイアス用トランジスタと、
ソースが第２ソース側ノードに接続され、ドレインが定電流回路に接続され、ゲートにバイアス電圧が印加された第２バイアス用トランジスタとを含むことを特徴とする請求項３記載の電流モードロジック回路。
【請求項５】
定電流回路は、ダイオード接続されたｐＭＯＳトランジスタで構成され、
第１バイアス用トランジスタおよび第２バイアス用トランジスタは、ダイオード接続さたｎＭＯＳトランジスタでそれぞれ構成されていることを特徴とする請求項４記載の電流モードロジック回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動信号で動作する差動増幅回路を有する電流モードロジック回路に関する。
【背景技術】
【０００２】
図９は、従来の電流モードロジック回路の一例を示す回路図である。ここでは、理解容易のため、Ｄ型フリップフロップ回路の半分のラッチ回路を例示している。電界効果トランジスタＱａ，Ｑｂは、差動信号が入力される差動トランジスタ対を構成し、電界効果トランジスタＱａのゲートにはデータ信号Ｄが入力され、電界効果トランジスタＱｂのゲートには反転データ信号ＤＢが入力される。
【０００３】
電界効果トランジスタＱａのドレインと電源ラインＶＤとの間には、負荷回路Ｚａが接続される。電界効果トランジスタＱｂのドレインと電源ラインＶＤとの間には、負荷回路Ｚｂが接続される。電界効果トランジスタＱａ，Ｑｂの各ソースはソース側ノードｎ１で共通接続される。ソース側ノードｎ１とグランドラインＧＮＤとの間には、クロックスイッチング用の電界効果トランジスタＱｃが接続され、このゲートにはクロック信号Ｃが入力される。
【０００４】
電界効果トランジスタＱａのドレインには出力ラインＬａが接続され、反転データ信号ＤＯＢが出力される。電界効果トランジスタＱｂのドレインには出力ラインＬｂが接続され、データ信号ＤＯが出力される。
【０００５】
電界効果トランジスタＱｄのゲートには出力ラインＬａを介して反転データ信号ＤＯＢが入力され、そのドレインは出力ラインＬｂに接続される。電界効果トランジスタＱｅのゲートには出力ラインＬｂを介してデータ信号ＤＯＢが入力され、そのドレインは出力ラインＬａに接続される。電界効果トランジスタＱｄ，Ｑｅの各ソースはソース側ノードｎ２で共通接続される。ソース側ノードｎ２とグランドラインＧＮＤとの間には、クロックスイッチング用の電界効果トランジスタＱｆが接続され、このゲートには反転クロック信号ＣＢが入力される。
【０００６】
この動作について説明する。クロック信号Ｃがハイレベルで、反転クロック信号ＣＢがローレベルの場合、電界効果トランジスタＱｃはオン（導通）となり、電界効果トランジスタＱｆはオフ（遮断）となる。一方、クロック信号Ｃがローレベルで、反転クロック信号ＣＢがハイレベルの場合、電界効果トランジスタＱｆはオンとなり、電界効果トランジスタＱｃはオフとなる。
【０００７】
そこで、クロック信号Ｃのハイレベルへの立上り時に、データ信号Ｄがハイレベルで、反転データ信号ＤＢがローレベルであれば、電界効果トランジスタＱａがオンとなって、出力ラインＬａにローレベルの反転データ信号ＤＯＢを出力する。このとき電界効果トランジスタＱｂはオフとなって、出力ラインＬｂにハイレベルのデータ信号ＤＯを出力する。
【０００８】
次にクロック信号Ｃがローレベルになると、反転クロック信号ＣＢはハイレベルへ立上って、電界効果トランジスタＱｆがオンとなる。このときデータ信号ＤＯがハイレベルであるため、電界効果トランジスタＱｅがオンとなって出力ラインＬａをプルダウンし、反転データ信号ＤＯＢをローレベルに維持する。これにより電界効果トランジスタＱｄはオフとなって、データ信号ＤＯはハイレベルに維持される。
【０００９】
続いてクロック信号Ｃの立上り時に、今度はデータ信号Ｄがローレベルで、反転データ信号ＤＢがハイレベルであれば、電界効果トランジスタＱｂがオンとなって、出力ラインＬｂにローレベルのデータ信号ＤＯを出力する。このとき電界効果トランジスタＱａはオフとなって、出力ラインＬａにハイレベルの反転データ信号ＤＯＢを出力する。
【００１０】
次にクロック信号Ｃの立下り時に、反転クロック信号はハイレベルへ立上って、電界効果トランジスタＱｆがオンとなる。このとき反転データ信号ＤＯＢがハイレベルであるため、電界効果トランジスタＱｄがオンとなって出力ラインＬｂをプルダウンし、データ信号ＤＯをローレベルに維持する。これにより電界効果トランジスタＱｅはオフとなって、反転データ信号ＤＯＢはハイレベルに維持される。
【００１１】
こうしてクロック信号Ｃの立上り時にデータ信号Ｄの状態を取り込んで、次のクロック立上りまでデータ信号ＤＯとして維持するラッチ動作が行われる。
【００１２】
図１０は、従来の電流モードロジック回路の他の例を示す回路図である。これは、図９に示した回路に加えて、電界効果トランジスタＱｃ，Ｑｆの各ソースがソース側ノードｎ３で共通接続され、ソース側ノードｎ３とグランドラインＧＮＤとの間には電界効果トランジスタＱｇが接続され、このゲートには一定のバイアス電圧ＢＳが印加される。
【００１３】
この電界効果トランジスタＱｇは、Ｉｄ（ドレイン電流）−Ｖｇ（ゲート電圧）特性に従ってバイアス電圧ＢＳに応じた一定の電流を供給する定電流源として動作する。ここでは、バイアス電圧ＢＳの調整により電界効果トランジスタＱｃ，Ｑｆに流れる電流量を制御することによって、ａ）データ信号ＤＯおよび反転データ信号ＤＯＢについてハイレベル時の電圧レベルとローレベル時の電圧レベルが調整可能になり、ｂ）クロック信号Ｃと反転クロック信号ＣＢとの間の位相誤差が調整可能になる。
【００１４】
図１１は、図１０に示した回路のためのバイアス回路の一例を示す回路図である。電界効果トランジスタＱｏ，Ｑｑはカレントミラー回路を構成する。電界効果トランジスタＱｑの負荷として電界効果トランジスタＱｐが接続され、電界効果トランジスタＱｐ，Ｑｒは別のカレントミラー回路を構成する。電界効果トランジスタＱｒの負荷としてダイオード接続した電界効果トランジスタＱｓが接続され、この接続ノードからバイアス電圧ＢＳが出力される。
【００１５】
なお、関連する先行技術（例えば特許文献１〜３）には、差動信号で動作する差動増幅回路が記載されている。
【００１６】
【特許文献１】特開２００２−１１８４４６号公報
【特許文献２】特開平９−１０７２７５号公報
【特許文献３】特開平１０−２７０９９７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
図９に示した回路において、クロックスイッチング用の電界効果トランジスタＱｃ，Ｑｆのドレイン電流は、電源電圧の変動やクロックレベルの変動などに起因して変動することから、出力ラインＬａ，Ｌｂでの出力レベルが不安定になる傾向がある。一方、図１０に示した回路では、定電流源として動作する電界効果トランジスタＱｇを設けることによって、こうした問題点を解消している。
【００１８】
しかしながら、グランド側に新たな電界効果トランジスタＱｇを追加しているため、電界効果トランジスタＱｇのオン抵抗に相当する電圧ロスが発生し、その分電源電圧変動の許容範囲が厳しくなる。また、電源ラインＶＤに低い電源電圧が供給された場合、クロック信号Ｃおよび反転クロック信号ＣＢのクロスレベルも低くなって、電界効果トランジスタＱｇが飽和できなくなり、定電流源として動作しなくなる。
【００１９】
また、図１１に示したバイアス回路では、ＩＣ製造プロセス、温度、電源電圧などの変動に敏感であることから、その対策としてバンドギャップ型の回路素子を採用することが望まれる。しかしながら、ＳＯＩ(Silicon On Insulator)基板上ではバイポーラ素子を設けることが困難である。
【００２０】
本発明の目的は、低い電源電圧でも安定して動作する電流モードロジック回路を提供することである。
【課題を解決するための手段】
【００２１】
本発明に係る電流モードロジック回路は、デジタル信号によって動作する第１電界効果トランジスタと、
反転デジタル信号によって動作する第２電界効果トランジスタと、
第１電界効果トランジスタのドレインに接続された第１負荷回路と、
第２電界効果トランジスタのドレインに接続された第２負荷回路と、
第１電界効果トランジスタおよび第２電界効果トランジスタの各ソースが共通接続されたソース側ノードとグランドラインとの間に接続された第１電流制御回路と、
第１負荷回路および第２負荷回路の各電源側が共通接続されたドレイン側ノードと電源ラインとの間に接続された第２電流制御回路とを備えることを特徴とする。
【発明の効果】
【００２２】
本発明によれば、第１電界効果トランジスタおよび第２電界効果トランジスタは差動トランジスタ対となって、ソース側の第１電流制御回路とともに差動増幅回路を構成するとともに、この差動増幅回路の電源ライン側に第２電流制御回路を設けることによって、電源ラインの電圧変動が差動増幅回路に影響を及ぼすのを抑制することができる。
【００２３】
また、第２電流制御回路として電界効果トランジスタを用いた場合、オン抵抗に相当する電圧降下が発生するため、入力信号および出力信号の閾値レベルを下げることができる。その結果、前段あるいは後段でのレベルシフト回路を省くことができる。
【発明を実施するための最良の形態】
【００２４】
実施の形態１．
図１は、本発明の第１実施形態を示す回路図である。ここでは電流モードロジック回路としてクロックバッファ回路を例示している。電界効果トランジスタＱａ，Ｑｂは、差動信号が入力される差動トランジスタ対を構成し、電界効果トランジスタＱａのゲートにはクロック信号ＣＩが入力され、電界効果トランジスタＱｂのゲートには反転クロック信号ＣＩＢが入力される。
【００２５】
電界効果トランジスタＱａ，Ｑｂの各ソースはソース側ノードｎ１で共通接続される。ソース側ノードｎ１とグランドラインＧＮＤとの間には、電流制御用の電界効果トランジスタＱｃが接続され、このゲートには一定のバイアス電圧ＢＳ１が印加される。電界効果トランジスタＱａ，Ｑｂ，Ｑｃは、例えばｎＭＯＳトランジスタで構成され、典型的な差動増幅回路を構成する。
【００２６】
電界効果トランジスタＱａのドレインには負荷回路Ｚａが接続され、電界効果トランジスタＱｂのドレインには負荷回路Ｚｂが接続され、負荷回路Ｚａ，Ｚｂの各電源側はドレイン側ノードｎ５で共通接続される。ドレイン側ノードｎ５と電源ラインＶＤとの間には、電流制御用の電界効果トランジスタＱｈが接続され、このゲートには一定のバイアス電圧ＢＳ２が印加される。
【００２７】
電界効果トランジスタＱａのドレインには出力ラインＬａが接続され、反転クロック信号ＣＯＢが出力される。電界効果トランジスタＱｂのドレインには出力ラインＬｂが接続され、クロック信号ＣＯが出力される。
【００２８】
この動作について説明する。クロック信号ＣＩがハイレベルで、反転クロック信号ＣＩＢがローレベルになると、電界効果トランジスタＱａがオン（導通）となって、出力ラインＬａにローレベルの反転クロック信号ＣＯＢを出力する。このとき電界効果トランジスタＱｂはオフ（遮断）となり、出力ラインＬｂにハイレベルのクロック信号ＣＯを出力する。
【００２９】
電界効果トランジスタＱｃ，Ｑｈは、Ｉｄ（ドレイン電流）−Ｖｇ（ゲート電圧）特性に従って各バイアス電圧ＢＳ１，ＢＳ２に応じた一定の電流を供給する定電流源としてそれぞれ動作する。
【００３０】
本実施形態では、差動増幅回路の電源ライン側に、定電流源として電界効果トランジスタＱｈを配置することによって、電源ラインＶＤの電圧変動が差動増幅回路に影響を及ぼすのを抑制することができる。
【００３１】
また、電界効果トランジスタＱｈのオン抵抗に相当する電圧降下が発生するため、各クロック信号の閾値レベルを下げることができる。その結果、前段あるいは後段でのレベルシフト回路を省くことができる。さらに、負荷回路Ｚａ，Ｚｂとしてコイル等の誘導性素子を使用することが好ましく、これにより負荷回路Ｚａ，Ｚｂによる電圧降下を小さくできる。
【００３２】
実施の形態２．
図２は、本発明の第２実施形態を示す回路図である。ここでは電流モードロジック回路としてＤ型フリップフロップ回路の半分のラッチ回路を例示している。電界効果トランジスタＱａ，Ｑｂは、差動信号が入力される差動トランジスタ対を構成し、電界効果トランジスタＱａのゲートにはデータ信号Ｄが入力され、電界効果トランジスタＱｂのゲートには反転データ信号ＤＢが入力される。
【００３３】
電界効果トランジスタＱａのドレインと電源ラインＶＤとの間には、負荷回路Ｚａが接続される。電界効果トランジスタＱｂのドレインと電源ラインＶＤとの間には、負荷回路Ｚｂが接続される。電界効果トランジスタＱａ，Ｑｂの各ソースはソース側ノードｎ１で共通接続される。ソース側ノードｎ１とグランドラインＧＮＤとの間には、クロックスイッチング用の電界効果トランジスタＱｃが接続され、このゲートには反転クロック信号ＣＢが入力される。
【００３４】
電界効果トランジスタＱａのドレインには出力ラインＬａが接続され、反転データ信号ＤＯＢが出力される。電界効果トランジスタＱｂのドレインには出力ラインＬｂが接続され、データ信号ＤＯが出力される。
【００３５】
電界効果トランジスタＱｄのゲートには出力ラインＬａを介して反転データ信号ＤＯＢが入力され、そのドレインは出力ラインＬｂに接続される。電界効果トランジスタＱｅのゲートには出力ラインＬｂを介してデータ信号ＤＯＢが入力され、そのドレインは出力ラインＬａに接続される。電界効果トランジスタＱｄ，Ｑｅの各ソースはソース側ノードｎ２で共通接続される。ソース側ノードｎ２とグランドラインＧＮＤとの間には、クロックスイッチング用の電界効果トランジスタＱｆが接続され、このゲートにはクロック信号Ｃが入力される。電界効果トランジスタＱａ〜Ｑｆは、例えばｎＭＯＳトランジスタで構成される。
【００３６】
電流ブリッジ回路Ｈは、電界効果トランジスタＱｉ，Ｑｊ，Ｑｋを含む。電界効果トランジスタＱｉは、例えばｐＭＯＳトランジスタで構成され、電源ラインＶＤとノードｎ６との間に接続され、このゲートには一定のバイアス電圧ＢＳ３が印加される。電界効果トランジスタＱｉは、Ｉｄ−Ｖｇ特性に従ってバイアス電圧ＢＳ３に応じた一定の電流を供給する定電流源として動作する。
【００３７】
電界効果トランジスタＱｊは、例えばｎＭＯＳトランジスタで構成され、ノードｎ６とソース側ノードｎ１との間に接続され、このゲートには一定のバイアス電圧ＢＳ４が印加される。電界効果トランジスタＱｋは、例えばｎＭＯＳトランジスタで構成され、ノードｎ６とソース側ノードｎ２との間に接続され、このゲートには一定のバイアス電圧ＢＳ４が印加される。
【００３８】
電流ブリッジ回路Ｈの機能について説明する。電界効果トランジスタＱｉは一定の電流Ｉｈを維持するため、電界効果トランジスタＱｊに流れる電流Ｉｈ１と電界効果トランジスタＱｋに流れる電流Ｉｈ２との合計と一致する（即ち、Ｉｈ＝Ｉｈ１＋Ｉｈ２）。そのためノードｎ１の電圧が上昇すると、電界効果トランジスタＱｊのゲート−ソース間電圧Ｖｇｓが減少して、電流Ｉｈ１が減少するため、逆に電流Ｉｈ２を増加させて、ノードｎ２の電圧を下降させようとする。一方、ノードｎ２の電圧が上昇すると、電界効果トランジスタＱｋのゲート−ソース間電圧Ｖｇｓが減少して、電流Ｉｈ２が減少するため、逆に電流Ｉｈ１を増加させて、ノードｎ１の電圧を下降させようとする。こうして電流ブリッジ回路Ｈは、各ノードｎ１，ｎ２にバイアス電流を供給して、ノードｎ１の電圧とノードｎ２の電圧の差を拡大するように機能する。
【００３９】
この動作について説明する。反転クロック信号ＣＢがハイレベルで、クロック信号Ｃがローレベルの場合、電界効果トランジスタＱｃはオン（導通）となり、電界効果トランジスタＱｆはオフ（遮断）となる。一方、反転クロック信号ＣＢがローレベルで、クロック信号Ｃがハイレベルの場合、電界効果トランジスタＱｆはオンとなり、電界効果トランジスタＱｃはオフとなる。
【００４０】
そこで、反転クロック信号ＣＢのハイレベルへの立上り時に、データ信号Ｄがハイレベルで、反転データ信号ＤＢがローレベルであれば、電界効果トランジスタＱａがオンとなって、出力ラインＬａにローレベルの反転データ信号ＤＯＢを出力する。このとき電界効果トランジスタＱｂはオフとなって、出力ラインＬｂにハイレベルのデータ信号ＤＯを出力する。
【００４１】
その際、電界効果トランジスタＱｆはオフとなり、電流ブリッジ回路Ｈから電流Ｉｈ２が供給されることによって、電界効果トランジスタＱｆのドイレン電圧（＝ノードｎ２の電圧）が上昇する。すると、電界効果トランジスタＱｆのゲート−ソース間電圧Ｖｇｓが減少して、電流Ｉｈ２が減少するため、電界効果トランジスタＱｊに流れる電流Ｉｈ１は増加するようになる。その結果、電界効果トランジスタＱａ，Ｑｂのうちオンとなっていたトランジスタのドレイン電流が減少するのを促進し、オン状態からオフ状態に移行する際のテイル電流を抑制できるため、電界効果トランジスタＱｅ，Ｑｄのフェッチ動作前でのデータ信号Ｄおよび反転データ信号ＤＢのレベル安定化に寄与する。さらに、図１０に示した従来の電流モードロジック回路における電界効果トランジスタＱｇを省略することができる。
【００４２】
次に反転クロック信号ＣＢがローレベルになると、クロック信号Ｃはハイレベルへ立上って、電界効果トランジスタＱｆがオンとなる。このときデータ信号ＤＯがハイレベルであるため、電界効果トランジスタＱｅがオンとなって出力ラインＬａをプルダウンし、反転データ信号ＤＯＢをローレベルに維持する。これにより電界効果トランジスタＱｄはオフとなって、データ信号ＤＯはハイレベルに維持される。
【００４３】
続いて反転クロック信号ＣＢの立上り時に、今度はデータ信号Ｄがローレベルで、反転データ信号ＤＢがハイレベルであれば、電界効果トランジスタＱｂがオンとなって、出力ラインＬｂにローレベルのデータ信号ＤＯを出力する。このとき電界効果トランジスタＱａはオフとなって、出力ラインＬａにハイレベルの反転データ信号ＤＯＢを出力する。
【００４４】
その際、上述と同様に、電流ブリッジ回路Ｈの存在によって、電界効果トランジスタＱａ，Ｑｂのうちオンとなっていたトランジスタがオフ状態に移行する際のテイル電流を抑制できるため、電界効果トランジスタＱｅ，Ｑｄのフェッチ動作前でのデータ信号Ｄおよび反転データ信号ＤＢのレベル安定化に寄与する。
【００４５】
次に反転クロック信号ＣＢの立下り時に、クロック信号Ｃはハイレベルへ立上って、電界効果トランジスタＱｆがオンとなる。このとき反転データ信号ＤＯＢがハイレベルであるため、電界効果トランジスタＱｄがオンとなって出力ラインＬｂをプルダウンし、データ信号ＤＯをローレベルに維持する。これにより電界効果トランジスタＱｅはオフとなって、反転データ信号ＤＯＢはハイレベルに維持される。
【００４６】
こうして反転クロック信号ＣＢの立上り時にデータ信号Ｄの状態を取り込んで、次のクロック立上りまでデータ信号ＤＯとして維持するラッチ動作が行われる。
【００４７】
実施の形態３．
図３は、本発明の第３実施形態を示す回路図である。ここでは電流モードロジック回路としてＤ型フリップフロップ回路の半分のラッチ回路を例示するとともに、図２の電流ブリッジ回路Ｈにおいて、電界効果トランジスタＱｉ，Ｑｊ，Ｑｋをダイオード接続することにより、バイアス電圧ＢＳ３，ＢＳ４を発生するためのバイアス回路を省略している。
【００４８】
電界効果トランジスタＱａ，Ｑｂは、差動信号が入力される差動トランジスタ対を構成し、電界効果トランジスタＱａのゲートにはデータ信号Ｄが入力され、電界効果トランジスタＱｂのゲートには反転データ信号ＤＢが入力される。
【００４９】
電界効果トランジスタＱａのドレインと電源ラインＶＤとの間には、負荷回路Ｚａが接続される。電界効果トランジスタＱｂのドレインと電源ラインＶＤとの間には、負荷回路Ｚｂが接続される。電界効果トランジスタＱａ，Ｑｂの各ソースはソース側ノードｎ１で共通接続される。ソース側ノードｎ１とグランドラインＧＮＤとの間には、クロックスイッチング用の電界効果トランジスタＱｃが接続され、このゲートには反転クロック信号ＣＢが入力される。
【００５０】
電界効果トランジスタＱａのドレインには出力ラインＬａが接続され、反転データ信号ＤＯＢが出力される。電界効果トランジスタＱｂのドレインには出力ラインＬｂが接続され、データ信号ＤＯが出力される。
【００５１】
電界効果トランジスタＱｄのゲートには出力ラインＬａを介して反転データ信号ＤＯＢが入力され、そのドレインは出力ラインＬｂに接続される。電界効果トランジスタＱｅのゲートには出力ラインＬｂを介してデータ信号ＤＯＢが入力され、そのドレインは出力ラインＬａに接続される。電界効果トランジスタＱｄ，Ｑｅの各ソースはソース側ノードｎ２で共通接続される。ソース側ノードｎ２とグランドラインＧＮＤとの間には、クロックスイッチング用の電界効果トランジスタＱｆが接続され、このゲートにはクロック信号Ｃが入力される。電界効果トランジスタＱａ〜Ｑｆは、例えばｎＭＯＳトランジスタで構成される。
【００５２】
電流ブリッジ回路Ｈは、電界効果トランジスタＱｉ，Ｑｊ，Ｑｋを含む。電界効果トランジスタＱｉは、例えばｐＭＯＳトランジスタで構成され、電源ラインＶＤとノードｎ６との間に接続され、このゲートとソースとの接続によってダイオード接続している。電界効果トランジスタＱｉは、Ｉｄ−Ｖｇ特性に従って一定の電流を供給する定電流源として動作する。
【００５３】
電界効果トランジスタＱｊは、例えばｎＭＯＳトランジスタで構成され、ノードｎ６とソース側ノードｎ１との間に接続され、このゲートとドレインとの接続によってダイオード接続している。電界効果トランジスタＱｋは、例えばｎＭＯＳトランジスタで構成され、ノードｎ６とソース側ノードｎ２との間に接続され、このゲートとドレインとの接続によってダイオード接続している。
【００５４】
こうした電界効果トランジスタＱｉ，Ｑｊ，Ｑｋのダイオード接続によって、簡易な定電流源を構成でき、回路構成の簡略化が図られる。
【００５５】
電流ブリッジ回路Ｈの機能について説明する。電界効果トランジスタＱｉは一定の電流Ｉｈを維持するため、電界効果トランジスタＱｊに流れる電流Ｉｈ１と電界効果トランジスタＱｋに流れる電流Ｉｈ２との合計と一致する（即ち、Ｉｈ＝Ｉｈ１＋Ｉｈ２）。そのためノードｎ１の電圧が上昇すると、電界効果トランジスタＱｊのゲート−ソース間電圧Ｖｇｓが減少して、電流Ｉｈ１が減少するため、逆に電流Ｉｈ２を増加させて、ノードｎ２の電圧を下降させようとする。一方、ノードｎ２の電圧が上昇すると、電界効果トランジスタＱｋのゲート−ソース間電圧Ｖｇｓが減少して、電流Ｉｈ２が減少するため、逆に電流Ｉｈ１を増加させて、ノードｎ１の電圧を下降させようとする。こうして電流ブリッジ回路Ｈは、各ノードｎ１，ｎ２にバイアス電流を供給して、ノードｎ１の電圧とノードｎ２の電圧の差を拡大するように機能する。
【００５６】
この動作について説明する。反転クロック信号ＣＢがハイレベルで、クロック信号Ｃがローレベルの場合、電界効果トランジスタＱｃはオン（導通）となり、電界効果トランジスタＱｆはオフ（遮断）となる。一方、反転クロック信号ＣＢがローレベルで、クロック信号Ｃがハイレベルの場合、電界効果トランジスタＱｆはオンとなり、電界効果トランジスタＱｃはオフとなる。
【００５７】
そこで、反転クロック信号ＣＢのハイレベルへの立上り時に、データ信号Ｄがハイレベルで、反転データ信号ＤＢがローレベルであれば、電界効果トランジスタＱａがオンとなって、出力ラインＬａにローレベルの反転データ信号ＤＯＢを出力する。このとき電界効果トランジスタＱｂはオフとなって、出力ラインＬｂにハイレベルのデータ信号ＤＯを出力する。
【００５８】
その際、電界効果トランジスタＱｆはオフとなり、電流ブリッジ回路Ｈから電流Ｉｈ２が供給されることによって、電界効果トランジスタＱｆのドイレン電圧（＝ノードｎ２の電圧）が上昇する。すると、電界効果トランジスタＱｆのゲート−ソース間電圧Ｖｇｓが減少して、電流Ｉｈ２が減少するため、電界効果トランジスタＱｊに流れる電流Ｉｈ１は増加するようになる。その結果、電界効果トランジスタＱａ，Ｑｂのうちオンとなっていたトランジスタのドレイン電流が減少するのを促進し、オン状態からオフ状態に移行する際のテイル電流を抑制できるため、電界効果トランジスタＱｅ，Ｑｄのフェッチ動作前でのデータ信号Ｄおよび反転データ信号ＤＢのレベル安定化に寄与する。さらに、図１０に示した従来の電流モードロジック回路における電界効果トランジスタＱｇを省略することができる。
【００５９】
次に反転クロック信号ＣＢがローレベルになると、クロック信号Ｃはハイレベルへ立上って、電界効果トランジスタＱｆがオンとなる。このときデータ信号ＤＯがハイレベルであるため、電界効果トランジスタＱｅがオンとなって出力ラインＬａをプルダウンし、反転データ信号ＤＯＢをローレベルに維持する。これにより電界効果トランジスタＱｄはオフとなって、データ信号ＤＯはハイレベルに維持される。
【００６０】
続いて反転クロック信号ＣＢの立上り時に、今度はデータ信号Ｄがローレベルで、反転データ信号ＤＢがハイレベルであれば、電界効果トランジスタＱｂがオンとなって、出力ラインＬｂにローレベルのデータ信号ＤＯを出力する。このとき電界効果トランジスタＱａはオフとなって、出力ラインＬａにハイレベルの反転データ信号ＤＯＢを出力する。
【００６１】
その際、上述と同様に、電流ブリッジ回路Ｈの存在によって、電界効果トランジスタＱａ，Ｑｂのうちオンとなっていたトランジスタがオフ状態に移行する際のテイル電流を抑制できるため、電界効果トランジスタＱｅ，Ｑｄのフェッチ動作前でのデータ信号Ｄおよび反転データ信号ＤＢのレベル安定化に寄与する。
【００６２】
次に反転クロック信号ＣＢの立下り時に、クロック信号Ｃはハイレベルへ立上って、電界効果トランジスタＱｆがオンとなる。このとき反転データ信号ＤＯＢがハイレベルであるため、電界効果トランジスタＱｄがオンとなって出力ラインＬｂをプルダウンし、データ信号ＤＯをローレベルに維持する。これにより電界効果トランジスタＱｅはオフとなって、反転データ信号ＤＯＢはハイレベルに維持される。
【００６３】
こうして反転クロック信号ＣＢの立上り時にデータ信号Ｄの状態を取り込んで、次のクロック立上りまでデータ信号ＤＯとして維持するラッチ動作が行われる。
【００６４】
実施の形態４．
図４は、本発明の第４実施形態を示す回路図である。これは、図１に示した電流モードロジック回路のためのバイアス回路の一例を示す回路図である。
【００６５】
電源ラインＶＤとグランドラインＧＮＤとの間には、抵抗Ｒ１，Ｒ２が直列接続された分圧回路が設けられる。分圧回路からの出力は、電界効果トランジスタＱｎのゲートに接続される。電界効果トランジスタＱｎのソースは、抵抗Ｒ３を介してグランドラインＧＮＤに接続され、そのドレインは電界効果トランジスタＱｏのドレインに接続される。
【００６６】
電界効果トランジスタＱｏ，Ｑｑは、カレントミラー回路を構成し、これらのソースはグランドラインＧＮＤに接続される。電界効果トランジスタＱｏのドレインは抵抗Ｒ４を介して電源ラインＶＤに接続される。電界効果トランジスタＱｑのドレインは、直列接続された電界効果トランジスタＱｐ，Ｑｔを介して電源ラインＶＤに接続される。
【００６７】
電界効果トランジスタＱｐ，Ｑｒは、カレントミラー回路を構成し、電界効果トランジスタＱｔ，Ｑｕは、別のカレントミラー回路を構成する。
【００６８】
電界効果トランジスタＱｓのソースはグランドラインＧＮＤに接続され、そのドレインは、直列接続された電界効果トランジスタＱｒ，Ｑｕを介して電源ラインＶＤに接続される。電界効果トランジスタＱｓ，Ｑｖは、別のカレントミラー回路を構成する。電界効果トランジスタＱｖのソースはグランドラインＧＮＤに接続され、そのドレインは電界効果トランジスタＱｗを介して電源ラインＶＤに接続される。電界効果トランジスタＱｕのドレインは電界効果トランジスタＱｗのゲートに接続される。
【００６９】
バイアス電圧ＢＳ１は、電界効果トランジスタＱｒのソースから出力され、バイアス電圧ＢＳ２は、電界効果トランジスタＱｗのソースから出力される。
【００７０】
なお、電界効果トランジスタＱｎ，Ｑｏ，Ｑｑ，Ｑｓは、例えばｎＭＯＳトランジスタで構成され、電界効果トランジスタＱｐ，Ｑｒ，Ｑｔ，Ｑｕ，Ｑｖ，Ｑｗは、例えばｐＭＯＳトランジスタで構成される。
【００７１】
ここで、電界効果トランジスタＱｎのドレイン電流ＩＤ１、電界効果トランジスタＱｎのゲート電圧ＶＧ１、電界効果トランジスタＱｎのゲート−ソース間電圧ＶＧＳ１、電界効果トランジスタＱｏの閾値電圧Ｖｔｈ１、係数ｋとして、ドレイン電流ＩＤ１を計算する。
【００７２】
【数１】
2005151508.tif 000003
【００７３】
式を整理する。
【００７４】
【数２】
2005151508.tif 000004
【００７５】
ここで、ＩＤ１＜＜１で、ｋ＞１とすると、ドレイン電流ＩＤ１は次のように近似できる。
【００７６】
【数３】
2005151508.tif 000005
【００７７】
次に、電源ラインＶＤの電圧変動の影響を検討するため、電界効果トランジスタＱｏのドレイン側のノード電圧Ｖｘ、電界効果トランジスタＱｏのドレイン電流ＩＤ２とする。
【００７８】
【数４】
2005151508.tif 000006
【００７９】
次に、パラメータＸに対するパラメータＹの感度を次のように定義して、電源ラインＶＤの電圧ＶＤＤの変動に対するドレイン電流ＩＤ２の感度を計算する。ここで、ノード電圧Ｖｘおよびドレイン電流ＩＤ２を一定とした。
【００８０】
【数５】
2005151508.tif 000007
【００８１】
そこで、抵抗Ｒ１〜Ｒ４の値が次のような関係を満たすことによって、電源ラインＶＤの電圧ＶＤＤの変動に対するドレイン電流ＩＤ２の感度をゼロに設定できる。
【００８２】
【数６】
2005151508.tif 000008
【００８３】
電界効果トランジスタＱｏのドレイン電流が安定化すると、後段のカレントミラー回路での動作電流も安定化する。その結果、バイアス電圧ＢＳ１，ＢＳ２は電源電圧変動による影響を受けなくなり、安定化される。
【００８４】
このバイアス回路では、電界効果トランジスタＱｎは飽和領域で動作することが好ましく、さらに電界効果トランジスタＱｎのドレイン電流ＩＤ１が大きくなると電界効果トランジスタＱｎの線形性が低下することから、電界効果トランジスタＱｎのチャネル長Ｌを大きくして、電界効果トランジスタＱｎと抵抗Ｒ３からなる電流パスの線形性を向上させることが好ましい。
【００８５】
実施の形態５．
図５は、本発明の第５実施形態を示す回路図である。ここでは、電流モードロジック回路として、４ビットのパラレル信号をシリアル信号に変換するシリアライザ回路の一例を示している。
【００８６】
シリアライザ回路は、クロック信号および反転クロック信号を扱うバッファ回路ＢＦ１，ＢＦ２，ＢＦ３，ＢＦ４と、データ信号および反転データ信号を扱うバッファ回路ＢＦ５，ＢＦ６，ＢＦ７，ＢＦ８と、１／２分周を行う分周回路ＤＶ１，ＤＶ２と、マルチプレクサ回路ＳＲ１，ＳＲ２，ＳＲ３と、ラッチ回路ＬＴなどで構成される。
【００８７】
バッファ回路ＢＦ１〜ＢＦ８は、図１に示したクロックバッファ回路が使用可能である。また、分周回路ＤＶ１，ＤＶ２、マルチプレクサ回路ＳＲ１，ＳＲ２，ＳＲ３およびラッチ回路ＬＴは、図２〜図３に示したＤ型フリップフロップ回路が使用可能である。
【００８８】
バッファ回路ＢＦ１は、例えば周波数１０ＧＨｚのクロック信号Ｃおよび反転クロック信号ＣＢが入力され、周波数１０ＧＨｚのクロック信号Ｃ１および反転クロック信号Ｃ１Ｂを分周回路ＤＶ１とラッチ回路ＬＴに出力する。分周回路ＤＶ１は、クロック信号Ｃ１および反転クロック信号Ｃ１Ｂを１／２分周し、バッファ回路ＢＦ２を経由して、周波数５ＧＨｚのクロック信号Ｃ２および反転クロック信号Ｃ２Ｂを分周回路ＤＶ２、マルチプレクサ回路ＳＲ３とバッファ回路ＢＦ３に出力する。分周回路ＤＶ２は、クロック信号Ｃ２および反転クロック信号Ｃ２Ｂを１／２分周し、バッファ回路ＢＦ４を経由して、周波数２．５ＧＨｚのクロック信号Ｃ３および反転クロック信号Ｃ３Ｂをマルチプレクサ回路ＳＲ１，ＳＲ２に出力する。
【００８９】
マルチプレクサ回路ＳＲ１は、クロック信号Ｃ３および反転クロック信号Ｃ３Ｂのタイミングでラッチ動作を行うラッチ回路で構成され、パラレル信号の第１ビットに相当するデータ信号Ｄ０および反転データ信号Ｄ０Ｂがバッファ回路ＢＦ５を経由して入力され、パラレル信号の第３ビットに相当するデータ信号Ｄ２および反転データ信号Ｄ２Ｂがバッファ回路ＢＦ６を経由して入力され、そして、データ信号Ｄ５としてデータ信号Ｄ０，Ｄ２の順でシリアル出力し、反転データ信号Ｄ５Ｂとして反転データ信号Ｄ０Ｂ，Ｄ２Ｂの順でシリアル出力する。
【００９０】
マルチプレクサ回路ＳＲ２は、クロック信号Ｃ３および反転クロック信号Ｃ３Ｂのタイミングでラッチ動作を行うラッチ回路で構成され、パラレル信号の第２ビットに相当するデータ信号Ｄ１および反転データ信号Ｄ１Ｂがバッファ回路ＢＦ７を経由して入力され、パラレル信号の第４ビットに相当するデータ信号Ｄ３および反転データ信号Ｄ３Ｂがバッファ回路ＢＦ８を経由して入力され、そして、データ信号Ｄ６としてデータ信号Ｄ１，Ｄ３の順でシリアル出力し、反転データ信号Ｄ６Ｂとして反転データ信号Ｄ１Ｂ，Ｄ３Ｂの順でシリアル出力する。
【００９１】
続くマルチプレクサ回路ＳＲ３は、クロック信号Ｃ２および反転クロック信号Ｃ２Ｂのタイミングでラッチ動作を行うラッチ回路で構成され、データ信号Ｄ５および反転データ信号Ｄ５Ｂが入力され、データ信号Ｄ６および反転データ信号Ｄ６Ｂが入力され、そして、データ信号Ｄ７としてデータ信号Ｄ０，Ｄ１，Ｄ２，Ｄ３の順でシリアル出力し、反転データ信号Ｄ７Ｂとして反転データ信号Ｄ０Ｂ，Ｄ１Ｂ，Ｄ２Ｂ，Ｄ３Ｂの順でシリアル出力する。
【００９２】
最後のラッチ回路ＬＴは、データ信号Ｄ７および反転データ信号Ｄ７Ｂをクロック信号Ｃ１および反転クロック信号Ｃ１Ｂのタイミングでラッチして、データ信号ＤＯおよび反転データ信号ＤＯＢとして出力する。
【００９３】
こうしたシリアライザ回路は、約０．８５Ｖの電源電圧で動作可能であるため、回路全体の電力消費を低減できる。また、バッファ回路ＢＦ１〜ＢＦ８として、図１に示したクロックバッファ回路を用いることによって、上述したように、電源電圧の利用範囲が広くなり、内部の電界効果トランジスタを小型化できる。例えば、図１０に示した回路では、チャネル幅Ｗ＝４０μｍ、チャネル長さＬ＝０．１μｍの電界効果トランジスタが必要であるが、本発明では、チャネル幅Ｗ＝１６μｍ、チャネル長さＬ＝０．１μｍの電界効果トランジスタが使用可能になる。
【００９４】
また、電界効果トランジスタが小型化できると、寄生容量も小さくなる。そのため、クロック信号の遅延もより小さくなり、シリアライザ回路においてクロックのタイミングマージンが大きくなり、動作の高速化を図ることができる。また、寄生容量が小さくなると、回路全体の電力消費を低減できる。
【００９５】
実施の形態６．
図６は、本発明の第６実施形態を示す回路図である。ここでは、電流モードロジック回路として、８ＧＨｚから１２ＧＨｚへのクロックディバイダ回路の一例を示している。
【００９６】
クロックディバイダ回路は、ラッチ回路２１とラッチ回路２２が直列的に接続され、ラッチ回路２２の出力がラッチ回路２１の入力に帰還するループを有する。
【００９７】
ラッチ回路２１，２２は、図３に示した回路が使用可能であり、ラッチ回路２１は、内部の差動トランジスタ対の負荷回路として抵抗を使用している。一方、後段のラッチ回路２２は、内部の差動トランジスタ対の負荷回路として誘導性素子を使用することによって、周波数バンド幅が向上している。
【００９８】
実施の形態７．
図７は、本発明の第７実施形態を示す回路図である。ここでは、電流モードロジック回路として、５Ｇｂｐｓから１０Ｇｂｐｓへのマルチプレクサ回路の一例を示している。
【００９９】
マルチプレクサ回路は、ラッチ回路３１，３２が直列的に接続された２段シフトレシジスタと、ラッチ回路３３，３４，３５が直列的に接続された３段シフトレシジスタと、これらの出力を選択するセレクタ回路３６などを含む。
【０１００】
ラッチ回路３１〜３５は、図３に示した回路が使用可能であり、内部の差動トランジスタ対の負荷回路として抵抗を使用している。一方、セレクタ回路３６は、図３に示した回路において、電界効果トランジスタＱｄ，Ｑｅの各ゲートがラッチ回路３３の差動出力に接続されており、内部の差動トランジスタ対の負荷回路として誘導性素子を使用することによって、周波数バンド幅が向上している。
【０１０１】
実施の形態８．
図８は、本発明の第８実施形態を示す回路図である。ここでは、電流モードロジック回路として、１０Ｇｂｐｓのリタイミング回路の一例を示している。
【０１０２】
リタイミング回路は、ラッチ回路４１とラッチ回路４２が直列的に接続される。従来のリタイミング回路では、差動クロック信号間の遅延を解消するためのクロックバッファ回路が必要であったが、本発明では差動クロック信号間の遅延が小さくなるため、こうした遅延調整用のクロックバッファ回路を省くことができる。
【図面の簡単な説明】
【０１０３】
【図１】本発明の第１実施形態を示す回路図である。
【図２】本発明の第２実施形態を示す回路図である。
【図３】本発明の第３実施形態を示す回路図である。
【図４】本発明の第４実施形態を示す回路図である。
【図５】本発明の第５実施形態を示す回路図である。
【図６】本発明の第６実施形態を示す回路図である。
【図７】本発明の第７実施形態を示す回路図である。
【図８】本発明の第８実施形態を示す回路図である。
【図９】従来の電流モードロジック回路の一例を示す回路図である。
【図１０】従来の電流モードロジック回路の他の例を示す回路図である。
【図１１】図１０に示した回路のためのバイアス回路の一例を示す回路図である。
【符号の説明】
【０１０４】
Ｑａ〜Ｑｆ，Ｑｈ〜Ｑｋ，Ｑｎ〜Ｑｖ  電界効果トランジスタ、  負荷回路  Ｚａ，Ｚｂ、  Ｈ  電流ブリッジ回路、  ＢＦ１〜ＢＦ８  バッファ回路、  ＤＶ１，ＤＶ２  分周回路、  ＳＲ１〜ＳＲ３  マルチプレクサ回路、  ＬＴ，２１，２２，３１〜３５，４１，４２  ラッチ回路、  ３６  セレクタ回路。
【図１】
2005151508.tif 000009
【図２】
2005151508.tif 000010
【図３】
2005151508.tif 000011
【図４】
2005151508.tif 000012
【図５】
2005151508.tif 000013
【図６】
2005151508.tif 000014
【図７】
2005151508.tif 000015
【図８】
2005151508.tif 000016
【図９】
2005151508.tif 000017
【図１０】
2005151508.tif 000018
【図１１】
2005151508.tif 000019