(57)【要約】【課題】  工程数の増加をもたらすことなく、同一基板上に異なる特性の薄膜トランジスタ回路を有する表示装置を得る。【解決手段】  基板上の第１の領域に形成され、チャネル領域の半導体層への第１の不純物のドープによる第１の閾値を有する第１の薄膜トランジスタと、前記基板上の第２の領域に形成され、チャネル領域の半導体層への第２の不純物のドープによる前記第１の閾値とは異なる第２の閾値を有する第２の薄膜トランジスタとを有する表示装置の製造方法であって、  前記半導体層よりも上層に、前記第２の不純物を塗布した状態で前記第２の領域の半導体層を溶融処理することによって前記第２の薄膜トランジスタのチャネル領域に用いられる結晶化半導体層を得る。【選択図】        図１D
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【特許請求の範囲】
【請求項１】
基板上の第１の領域に形成され、チャネル領域の半導体層への第１の不純物のドープによる第１の閾値を有する第１の薄膜トランジスタと、前記基板上の第２の領域に形成され、チャネル領域の半導体層への第２の不純物のドープによる前記第１の閾値とは異なる第２の閾値を有する第２の薄膜トランジスタとを有する表示装置の製造方法であって、
前記半導体層よりも上層に、前記第２の不純物を塗布した状態で前記第２の領域の半導体層を溶融処理することによって前記第２の薄膜トランジスタのチャネル領域に用いられる結晶化半導体層を得ることを特徴とする表示装置の製造方法。
【請求項２】
前記第２の薄膜トランジスタのチャネル領域に用いられる半導体層の結晶の大きさは、前記第１の薄膜トランジスタのチャネル領域に用いられる半導体層の結晶の大きさよりも大きいことを特徴とする請求項１に記載の表示装置の製造方法。
【請求項３】
前記第２の領域の半導体層の溶融処理を、連続発振レーザを前記半導体層に照射しながら相対的に移動させることにより行うことを特徴とする請求項１または２に記載の表示装置の製造方法。
【請求項４】
前記第２の不純物の塗布を行うよりも前に、前記第１の領域および第２の領域の半導体層を溶融処理して結晶化半導体層に改質することを特徴とする請求項１から３の何れかに記載の表示装置の製造方法。
【請求項５】
前記第１の薄膜トランジスタの導電型と前記第２の薄膜トランジスタの導電型とが同じであることを特徴とする請求項１から４の何れかに記載の表示装置の製造方法。
【請求項６】
前記第１の薄膜トランジスタの導電型と前記第２の薄膜トランジスタの導電型とが異なることを特徴とする請求項１から４の何れかに記載の表示装置の製造方法。
【請求項７】
基板上の第１の領域に形成され、チャネル領域の半導体層への第１の不純物のドープによる第１の閾値を有する第１の薄膜トランジスタと、前記基板上の第２の領域に形成され、チャネル領域の半導体層への第２の不純物のドープによる前記第１の閾値とは異なる第２の閾値を有する第２の薄膜トランジスタとを有する表示装置の製造方法であって、
前記半導体層よりも上層に、前記第１の不純物を塗布した状態で前記第１の領域の半導体層を溶融処理することによって前記第１の薄膜トランジスタのチャネル領域に用いられる結晶化半導体層を得、
前記半導体層よりも上層に、前記第２の不純物を塗布した状態で前記第２の領域の半導体層を溶融処理することによって前記第２の薄膜トランジスタのチャネル領域に用いられる結晶化半導体層を得ることを特徴とする表示装置の製造方法。
【請求項８】
前記第１の薄膜トランジスタの半導体層と前記第２の薄膜トランジスタの半導体層は、帯状の結晶を有することを特徴とする請求項７に記載の表示装置の製造方法。
【請求項９】
前記第１の領域の半導体層の溶融処理と前記第２の領域の半導体層の溶融処理を、連続発振レーザを前記半導体層に照射しながら相対的に移動させることにより行うことを特徴とする請求項７または８に記載の表示装置の製造方法。
【請求項１０】
前記第１の薄膜トランジスタの導電型と前記第２の薄膜トランジスタの導電型とが同じであることを特徴とする請求項７から９の何れかに記載の表示装置の製造方法。
【請求項１１】
前記第１の薄膜トランジスタの導電型と前記第２の薄膜トランジスタの導電型とが異なることを特徴とする請求項７から９の何れかに記載の表示装置の製造方法。
【請求項１２】
基板上の第１の領域に形成され、チャネル領域の半導体層への第１の不純物のドープによる第１の閾値を有する第１の薄膜トランジスタと、前記基板上の第２の領域に形成され、チャネル領域の半導体層への第２の不純物のドープによる前記第１の閾値とは異なる第２の閾値を有する第２の薄膜トランジスタとを有する表示装置の製造方法であって、
前記半導体層よりも上層に、前記第１の不純物を塗布した状態で前記第１の領域および前記第２の領域の半導体層を溶融処理することによって前記第１の薄膜トランジスタのチャネル領域に用いられる結晶化半導体層を得、
前記半導体層よりも上層に、前記第２の不純物を塗布した状態で前記第２の領域の半導体層を溶融処理することによって前記第２の薄膜トランジスタのチャネル領域に用いられる結晶化半導体層を得ることを特徴とする表示装置の製造方法。
【請求項１３】
前記第２の薄膜トランジスタのチャネル領域に用いられる半導体層の結晶の大きさは、前記第１の薄膜トランジスタのチャネル領域に用いられる半導体層の結晶の大きさよりも大きいことを特徴とする請求項１２に記載の表示装置の製造方法。
【請求項１４】
前記第２の領域の半導体層の溶融処理を、連続発振レーザを前記半導体層に照射しながら相対的に移動させることにより行うことを特徴とする請求項１２または１３に記載の表示装置の製造方法。
【請求項１５】
前記第１の不純物を塗布した状態での前記第１の領域および第２の領域の半導体層の溶融処理は、エキシマレーザまたは固体レーザを照射することにより行うことを特徴とする請求項１２から１４の何れかに記載の表示装置の製造方法。
【請求項１６】
前記第１の薄膜トランジスタの導電型と前記第２の薄膜トランジスタの導電型とが同じであることを特徴とする請求項１２から１５の何れかに記載の表示装置の製造方法。
【請求項１７】
前記第１の薄膜トランジスタの導電型と前記第２の薄膜トランジスタの導電型とが異なることを特徴とする請求項１２から１５の何れかに記載の表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、平板型の表示装置の製造方法に関するが、特に基板上に動作特性の異なる薄膜トランジスタを少ない工程数で多数共存させる表示装置の製造に好適なものである。
【背景技術】
【０００２】
ノート型コンピユータやディスプレイモニター用の高精細かつカラー表示が可能な表示装置、あるいは携帯電話機用の表示パネルとして液晶パネルを用いた液晶表示装置や、エレクトロルミネッセンス（特に、有機エレクトロルミネッセンス）素子を用いた有機エレクトロルミネッセンス表示装置（有機ＥＬ表示装置）、あるいは電界放出素子を用いた電界放出型表示装置（ＦＥＤ）等、様々な方式の平板型の表示装置が既に実用化または実用化研究段階にある。
【０００３】
平板型の表示装置は、ガラス等の絶縁基板に薄膜トランジスタ回路で構成した多数の画素をマトリクス配置した表示領域と、周辺回路（例えば、この表示領域の周囲に上記画素を駆動するための走査信号駆動回路および映像信号駆動回路と、その他の周辺回路）を直接作り込むシステム・イン・パネルと称するものが開発されている。このような各種の薄膜トランジスタ回路を作り込んだ透明絶縁基板は薄膜トランジスタ（ＴＦＴ）基板、あるいはアクティブ・マトリクス基板とも呼ばれる。以下の説明では、ＴＦＴ基板あるいは単に基板とも表記する。
【０００４】
平板型の表示装置を構成する同一の基板上に、表示領域を形成する画素回路を作り込み、かつその周辺に周辺回路（例えば、走査信号駆動回路、映像信号駆動回路、その他の周辺回路を含む）多くの薄膜トランジスタ回路を作り込むものには、それぞれの回路の動作性能に応じたチャネル領域を当該同一の基板上の半導体層に形成することが行われる。
【０００５】
その一つの方法として、それほど高速動作を必要としない回路の薄膜トランジスタ形成部分の半導体層は、通常の（ある程度大粒径の）ポリシリコン（ｐ−Ｓｉ）層とし（例えば、アモルファスシリコン（ａ−Ｓｉ）層または微粒結晶ポリシリコン層をプリカーサとして、エキシマレーザを用いたアニール（ＥＬＡ）により形成する。）、高速動作を必要とする回路のチャネル領域を固体レーザや連続発振レーザ等を用いて選択的に擬似単結晶化して擬似単結晶シリコン半導体層とするものが提案されている。なお、擬似単結晶シリコン半導体層とは、詳しくは後述するが、単結晶とまでは行かないが通常称される粒状結晶である通常のポリシリコン結晶に比べてかなり大きな結晶（例えば、帯状の形状を有する）に成長させた半導体層を意味する。
【０００６】
なお、このような擬似単結晶に関する従来技術を開示したものとしては例えば特許文献１および特許文献２を挙げることができる。
【特許文献１】特開２００２−２２２９５９号公報
【特許文献２】特開２００３−１２４１３６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、共通の基板上に通常の多結晶シリコン半導体層をチャネル領域に用いた薄膜トランジスタを有する回路と、擬似単結晶シリコン半導体層をチャネル領域に用いた薄膜トランジスタを有する回路の動作特性（主に、薄膜トランジスタの閾値電圧）をそれぞれ制御する必要がある。この閾値電圧の制御は、薄膜トランジスタのチャネル領域の半導体層にイオン・インプランテーション（イオン打ち込み、以下インプラとも略称する）によって、所謂ドーパンを注入する方法が一般的である。そして、ホトリソグラフィー工程（露光とエッチング処理を用いる加工法、以下、単にホト工程とも略称する）でマスクを形成する技術との組み合わせで所定の領域に所定の量のインプラを行って各薄膜トランジスタの閾値電圧を異ならせるように制御できる。
【０００８】
しかしながら、共通の基板上のシリコン半導体層に多数の特性（閾値）の異なる薄膜トランジスタを作り込む場合は、同じ特性の薄膜トランジスタを作りこむ場合に比べてホト工程やインプラ工程が大幅に増加するため、製造に要する設備や時間が増え、所謂スループットが低下する。
【０００９】
例えば、単チャネル（ｎ型またはｐ型の一方のみ）の薄膜トランジスタで考えると、画素内の通常のポリシリコンを用いた薄膜トランジスタの閾値と駆動回路内の擬似単結晶を用いた薄膜トランジスタの閾値を異ならせたい場合、一方（例えば画素内の薄膜トランジスタ）をホト工程によりマスクして、擬似単結晶の薄膜トランジスタのチャネル領域にインプラを行う。
【００１０】
Ｃ−ＭＩＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）（尚、本明細書ではＭＩＳはＭＯＳを含む概念として用いている。）の薄膜トランジスタの場合でも、ｎ型とｐ型の薄膜トランジスタが混在するため、これらの間の閾値を異ならせるためにホト工程やインプラ工程が必要となる。
【００１１】
本発明の目的は工程数の増加をもたらすことなく、異なる特性の薄膜トランジスタ回路を有する表示装置を得ることのできる製造方法を提供することにある。
【課題を解決するための手段】
【００１２】
本発明の特徴的な手段は、（ａ）半導体膜上にドーパントを塗布した状態でレーザ照射等を行い、多結晶化する。（ｂ）レーザ照射によってプリカーサ膜が溶融するとき、塗布されたドーパントが膜中に取り込まれる。また、結晶化と同時に活性化を行うことができ、活性化率ほぼ１００％を達成することが可能である。（ｃ）膜中へのドーパントの取り込みは、レーザ照射を行った部分だけである。よって、基板全体ではなく必要な領域のみを選択的に結晶化することにより、ホト工程を用いて必要な部分だけインプラを行う方法と同じ効果をホト工程によるマスクを用いることなく得ることができる。（ｄ）結晶化されなかった部分に塗布状態で残ったドーパントは、洗浄で除去することができる。他領域に配置する薄膜トランジスタへの影響はない。（ｅ）単チャネル薄膜トランジスタ、Ｃ−ＭＩＳ薄膜トランジスタの何れにも対応することが可能である。
【００１３】
本発明による表示装置の製造方法の具体的な構成例を記述すると、以下のとおりである。
【００１４】
（１）基板上の第１の領域に形成され、チャネル領域の半導体層への第１の不純物のドープによる第１の閾値を有する第１の薄膜トランジスタと、前記基板上の第２の領域に形成され、チャネル領域の半導体層への第２の不純物のドープによる前記第１の閾値とは異なる第２の閾値を有する第２の薄膜トランジスタとを有する表示装置の製造方法であって、
前記半導体層よりも上層に、前記第２の不純物を塗布した状態で前記第２の領域の半導体層を溶融処理することによって前記第２の薄膜トランジスタのチャネル領域に用いられる結晶化半導体層を得る。
【００１５】
（２）（１）において、前記第２の薄膜トランジスタのチャネル領域に用いられる半導体層の結晶の大きさは、前記第１の薄膜トランジスタのチャネル領域に用いられる半導体層の結晶の大きさよりも大きい。
【００１６】
（３）（１）または（２）において、前記第２の領域の半導体層の溶融処理を、連続発振レーザを前記半導体層に照射しながら相対的に移動させることにより行う。
【００１７】
（４）（１）から（３）の何れかにおいて、前記第２の不純物の塗布を行うよりも前に、前記第１の領域および第２の領域の半導体層を溶融処理して結晶化半導体層に改質する。
【００１８】
（５）（１）から（４）の何れかにおいて、前記第１の薄膜トランジスタの導電型と前記第２の薄膜トランジスタの導電型とが同じである。
【００１９】
（６）（１）から（４）の何れかにおいて、前記第１の薄膜トランジスタの導電型と前記第２の薄膜トランジスタの導電型とが異なる。
【００２０】
（７）基板上の第１の領域に形成され、チャネル領域の半導体層への第１の不純物のドープによる第１の閾値を有する第１の薄膜トランジスタと、前記基板上の第２の領域に形成され、チャネル領域の半導体層への第２の不純物のドープによる前記第１の閾値とは異なる第２の閾値を有する第２の薄膜トランジスタとを有する表示装置の製造方法であって、
前記半導体層よりも上層に、前記第１の不純物を塗布した状態で前記第１の領域の半導体層を溶融処理することによって前記第１の薄膜トランジスタのチャネル領域に用いられる結晶化半導体層を得、
前記半導体層よりも上層に、前記第２の不純物を塗布した状態で前記第２の領域の半導体層を溶融処理することによって前記第２の薄膜トランジスタのチャネル領域に用いられる結晶化半導体層を得る。
【００２１】
（８）（７）において、前記第１の薄膜トランジスタの半導体層と前記第２の薄膜トランジスタの半導体層は、帯状の結晶を有する。
【００２２】
（９）（７）または（８）において、前記第１の領域の半導体層の溶融処理と前記第２の領域の半導体層の溶融処理を、連続発振レーザを前記半導体層に照射しながら相対的に移動させることにより行う。
【００２３】
（１０）（７）から（９）の何れかにおいて、前記第１の薄膜トランジスタの導電型と前記第２の薄膜トランジスタの導電型とが同じである。
【００２４】
（１１）（７）から（９）の何れかにおいて、前記第１の薄膜トランジスタの導電型と前記第２の薄膜トランジスタの導電型とが異なる。
【００２５】
（１２）基板上の第１の領域に形成され、チャネル領域の半導体層への第１の不純物のドープによる第１の閾値を有する第１の薄膜トランジスタと、前記基板上の第２の領域に形成され、チャネル領域の半導体層への第２の不純物のドープによる前記第１の閾値とは異なる第２の閾値を有する第２の薄膜トランジスタとを有する表示装置の製造方法であって、
前記半導体層よりも上層に、前記第１の不純物を塗布した状態で前記第１の領域および前記第２の領域の半導体層を溶融処理することによって前記第１の薄膜トランジスタのチャネル領域に用いられる結晶化半導体層を得、
前記半導体層よりも上層に、前記第２の不純物を塗布した状態で前記第２の領域の半導体層を溶融処理することによって前記第２の薄膜トランジスタのチャネル領域に用いられる結晶化半導体層を得る。
【００２６】
（１３）（１２）において、前記第２の薄膜トランジスタのチャネル領域に用いられる半導体層の結晶の大きさは、前記第１の薄膜トランジスタのチャネル領域に用いられる半導体層の結晶の大きさよりも大きい。
【００２７】
（１４）（１２）または（１３）において、前記第２の領域の半導体層の溶融処理を、連続発振レーザを前記半導体層に照射しながら相対的に移動させることにより行う。
【００２８】
（１５）（１２）から（１４）の何れかにおいて、前記第１の不純物を塗布した状態での前記第１の領域および第２の領域の半導体層の溶融処理は、エキシマレーザまたは固体レーザを照射することにより行う。
【００２９】
（１６）（１２）から（１５）の何れかにおいて、前記第１の薄膜トランジスタの導電型と前記第２の薄膜トランジスタの導電型とが同じである。
【００３０】
（１７）（１２）から（１５）の何れかにおいて、前記第１の薄膜トランジスタの導電型と前記第２の薄膜トランジスタの導電型とが異なる。
【００３１】
なお、第１の不純物と第２の不純物は異なる不純物であっても良いし、濃度の異なる同じ不純物であっても良い。
【００３２】
また、本発明における溶融処理は、プリカーサを構成する半導体層にレーザ光を照射することで当該半導体を溶融し、その後冷えて固まる際に結晶化するレーザアニールが好ましい。アモルファスシリコン半導体の場合は結晶化、微結晶のポリシリコン半導体の場合は再結晶化で大きな結晶粒に改質される擬似単結晶化の技術を適用することが可能である。
【００３３】
擬似単結晶化の具体的な手法としては、シリコン半導体層の所要領域をレーザで走査することで当該走査方向とほぼ平行な方向にある程度大サイズの帯状をなすシリコン結晶に成長させる選択的レーザ結晶化法（ＳＥＬＡＸ：  Ｓｅｌｅｃｔｉｖｅｌｙ  Ｅｎｌａｒｇｉｎｇ  ｂｙ  Ｌａｓｅｒ  Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）が好適である。この方法による上記帯状シリコン結晶（擬似単結晶）の半導体層は、そのシリコン半導体層をチャネル領域として薄膜トランジスタを作り込むときに、チャネル電流が当該結晶の粒界を横切る状況が極めて少ないような結晶構造、すなわち帯状結晶の長手方向がチャネル長方向（ソース・ドレインを結ぶ方向、電流の流れる方向）とほぼ平行になるように配置にすることが好ましい。この場合、チャネル領域では単結晶に極めて類似した結晶化半導体層となる。
【００３４】
尚、本発明はこれらの構成に限定されるものではなく、本発明の技術思想を逸脱しない範囲で適宜変更が可能である。
【発明の効果】
【００３５】
本発明によれば、半導体膜上にドーパントを塗布をした状態で基板上の所定の領域のみを選択的に溶融処理して結晶化を行うことで当該所定の領域にのみドーパントが取り込まれて閾値が制御されるとともに、その他の領域ではドーパントの取り込みが行われないので、ホト工程やインプラ工程を省略でき、スループットを向上できる。
【００３６】
本発明によれば、閾値の数が増加した場合でも、「不純物の塗布→結晶化→洗浄」の繰り返しで対応することができる。そのため、ホト工程やインプラ工程数の増加を大幅に抑制でき、スループットを向上できる。
【発明を実施するための最良の形態】
【００３７】
以下、本発明の実施の形態について、実施例の図面を参照して詳細に説明する。以下では、半導体層を形成する絶縁基板をガラス基板として説明する。
【実施例１】
【００３８】
図１Ａ乃至図１Ｔは、本発明の実施例１を説明するＣ−ＭＩＳ薄膜トランジスタ（ＭＩＳ−ＴＦＴ）の製造工程を順に示す工程図であり、各図の左側はガラス基板面に直角な面で切断した断面図、右側はガラス基板と平行な平面図を示す。なお、理解を容易にするため、平面図では、後述する半導体膜の島の向きを断面図に対して９０度回転して示してある。以下、図１Ａ乃至図１Ｔを順に参照して説明する。
【００３９】
図１Ａ・・・ガラス基板１０１上に、下地層としてＳｉＮ層１０２とＳｉＯ2層１０３を形成し、その上層にアモルファスシリコン（ａ−Ｓｉ）１０４をプラズマＣＶＤ法により成膜する。これを熱処理してａ−Ｓｉ膜中の水素を離脱させる。
【００４０】
図１Ｂ・・・ａ−Ｓｉ膜１０４上に多結晶（ｐ−Ｓｉ）半導体膜を用いたｎ型薄膜トランジスタ（ＴＦＴ）の閾値（Ｖｔｈ）制御用のドーパント１０５を塗布する。
【００４１】
図１Ｃ・・・ドーパント１０５の塗布後、エキシマレーザや固体レーザなどのレーザ光１０６を照射してａ−Ｓｉ膜をｐ−Ｓｉ膜１０７に改質する（結晶化）。このとき、結晶化とともにドーパント１０５の取り込みも行われる。
【００４２】
図１Ｄ・・・ｐ−Ｓｉ膜１０７に擬似単結晶半導体膜を用いたｎ型薄膜トランジスタ（ｎ−ＴＦＴ）の閾値（Ｖｔｈ）制御用のドーパント１０８を塗布した後、固体レーザなどからレーザ光１０９を照射してアニールを施してｐ−Ｓｉ膜の所要領域の擬似単結晶化を行う。この擬似単結晶化を行う領域は、例えば駆動回路部分など、擬似単結晶シリコン半導体膜（ｑｐ−Ｓｉ）を用いたｎ型薄膜トランジスタ（ｎ−ＴＦＴ）を作り込む所要領域に限定する。レーザ光１０９としては連続発振レーザを用いるのが望ましい。
【００４３】
図１Ｅ・・・図１Ｄにおけるレーザ光１０９の照射処理により、上記所要領域のｐ−Ｓｉ膜が当該ドーパント１０８を含んだ擬似単結晶シリコン半導体膜ｑｐ−Ｓｉ膜１１０となる。レーザ光１０９の照射後、表面洗浄を行い、残留したドーパントを除去する。これにより、レーザ光１０９を照射した領域のみにドーパント１０８が取り込まれ、その他の領域ではドーパント１０８が取り込まれないので、互いに異なる閾値とすることが可能となる。
【００４４】
図１Ｆ・・・所要領域を擬似単結晶シリコン半導体膜ｑｐ−Ｓｉ膜１１２に改質したｐ−Ｓｉ膜１０７上にｐ型薄膜トランジスタ（ｐ−ＴＦＴ）の閾値（Ｖｔｈ）制御用のドーパント１１１を塗布する。ドーパント１１１を塗布した後、レーザ光１０９を照射してアニールを施してｐ−Ｓｉ膜１０７の前記の所要領域とは異なる他の所要領域の擬似単結晶化を行う。この擬似単結晶化を行う領域は、擬似単結晶シリコン半導体膜（ｑｐ−Ｓｉ）を用いたｐ型薄膜トランジスタ（ｐ−ＴＦＴ）を作り込む所要領域に限定する。
【００４５】
図１Ｇ・・・図１Ｆにおけるレーザ光１０９の照射処理により、上記所要領域のｐ−Ｓｉ膜１０７が当該ドーパント１１１を含んだ擬似単結晶シリコン半導体膜ｑｐ−Ｓｉ膜１１２となる。レーザ光１０９の照射後、表面洗浄を行い、残留したドーパントを除去する。
【００４６】
図１Ｈ・・・所要領域にレーザアニールを施したｑｐ−Ｓｉ膜１１０、ｑｐ−Ｓｉ膜１１２、ｐ−Ｓｉ膜１０７をホト工程で処理し、それぞれ所要の大きさの島状としたｑｐ−Ｓｉ膜１１０、ｑｐ−Ｓｉ膜１１２、ｐ−Ｓｉ膜１０７に加工する。
【００４７】
図１Ｉ・・・島状としたｑｐ−Ｓｉ膜１１０、ｑｐ−Ｓｉ膜１１２、ｐ−Ｓｉ膜１０７を覆ってゲート絶縁膜１１３をプラズマＣＶＤ法により成膜する。図１Ｉの平面図では各ｑｐ−Ｓｉ膜１１０、ｑｐ−Ｓｉ膜１１２、ｐ−Ｓｉ膜１０７の島を透視した状態で示す。以下の平面図でも上層は透視した状態で示す。
【００４８】
図１Ｊ・・・ｐ−Ｓｉ膜１０７に薄膜トランジスタを作り込んだ際に異なる閾値電圧を与えるため、インプラが必要な領域のｐ−Ｓｉ膜１０７の島（図１Ｊでは右側の島）を残してホトレジスト１１４で覆い、閾値（Ｖｔｈ）制御用のドーパントとして低濃度のＰ+イオン１１５をインプラする。
【００４９】
図１Ｋ・・・Ｐ+イオン１１５のインプラ後、ホトレジスト１１４を除去することで、図１Ｊでは２つ示したｐ−Ｓｉ膜１０７の半導体膜の島の右側の島を同左の島とは異なる閾値電圧となる薄膜トランジスタに対応する領域１１６とする。
【００５０】
図１Ｌ・・・ゲート配線、容量線となるメタル層を成膜し、ホト・エッチング工程で加工を施して、それぞれの半導体膜の島に対してゲートメタル層１１７を形成する。
【００５１】
図１Ｍ・・・ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域を形成するため、ゲートメタル層１１７をマスクとして低濃度のＰ+イオン１１５をインプラする。
【００５２】
図１Ｎ・・・Ｐ+イオンはゲートメタル層１１７でマスクされない領域にのみドープされてＬＤＤ領域１１８が形成される。このＬＤＤ領域１１８は、平面図に示されたｎ−領域となる。
【００５３】
図１Ｏ・・・低濃度のＰ+イオン１１５のインプラ後、所要領域の島（図１Ｏでは左端の島と右から２番目の島）を除いてホトレジスト１１４を塗布し、高濃度のＰ+イオン１１５のインプラを行う。なお、右から２番目の島ではＬＤＤ領域１１８として残す部分もホトレジスト１１４で覆う。
【００５４】
図１Ｐ・・・図１Ｏでのインプラの結果、左端の島と右から２番目の島にはｎ＋領域１１９が形成される。
【００５５】
図１Ｑ・・・左から２番目と右端の島を除いてホトレジスト１１４を塗布し、高濃度のＢ＋イオン１２０のインプラを行う。
【００５６】
図１Ｒ・・・高濃度のＢ＋イオン１２０のインプラ後、ホトレジスト１１４を除去して左から２番目と右端の島にｐ＋領域１２１が形成される。このｐ＋領域１２１はｐ−ＭＩＳ−ＴＦＴのソース・ドレイン領域となる。
【００５７】
図１Ｓ・・・層間絶縁膜１２２を成膜し、インプラされた不純物の活性化のためのアニール処理を行う。次に、層間絶縁膜１２２とゲート絶縁膜１１３にコンタクトホール１２３をホトエッチングにより加工し、ソース・ドレイン配線１２４を成膜し、加工する。
【００５８】
図１Ｔ・・・ソース・ドレイン配線１２４を覆ってパッシベーション層１２５を成膜し、終端処理を行うことで、同一基板上に異なる結晶構成および異なるチャネルを持ち、閾値電圧を制御した薄膜トランジスタｎ−ＭＩＳ１２６、ｐ−ＭＩＳ１２７、ｎ−ＭＩＳ１２８、ｐ−ＭＩＳ１２９が完成する。例えば、高性能の薄膜トランジスタｎ−ＭＩＳ１２６、ｐ−ＭＩＳ１２７は駆動回路領域ＤＲに、薄膜トランジスタｎ−ＭＩＳ１２８、ｐ−ＭＩＳ１２９は画素回路領域ＡＲに配置される。
【００５９】
図２は、本発明の表示装置の製造方法を比較例の製造方法と比較して説明する工程図であり、図２（ａ）は比較例による表示装置の製造方法の工程図、図２（ｂ）は本発明による表示装置の製造方法の工程図を示す。まず、図２（ａ）に示す比較例の製造工程を説明する。なお、以下では工程を「Ｐ−１」のように表記する。
【００６０】
ガラス基板の表面に窒化シリコンＳｉＮ、酸化シリコンＳｉＯ2 を成膜して下地層とし、その上層にアモルファスシリコン（ａ−Ｓｉ）層を成膜する・・・Ｐ−１（３層デポジション）。その後、脱水素処理する・・・Ｐ−２（脱水素）。
【００６１】
ａ−Ｓｉ層にエキシマレーザを照射して結晶化するエキシマレーザアニーリング（ＥＬＡ）を行う（この結晶化では、ａ−Ｓｉ層は所謂粒状結晶（微結晶）化されたシリコン半導体層となる）・・・Ｐ−３（ＥＬＡ結晶化）。
【００６２】
ＥＬＡ結晶化したシリコン半導体層の所要領域、例えば映像信号駆動回路の薄膜トランジスタ（ｎ−ＭＩＳ，ｐ−ＭＩＳ）を作りこむ領域を前記ＳＥＬＡＸ法を用いて帯状結晶化（擬似単結晶化）する・・・Ｐ−４（ＳＥＬＡＸ結晶化）。
【００６３】
レジストを塗布し、焼成（べーク）し、露光し、現像する・・・Ｐ−５（第１回目のホト工程）。次に、ドライエッチングし・・・Ｐ−６（ドライエッチ）、アッシャ除去を行う・・・Ｐ−７（アッシャ除去）。これによって、半導体層が島状に加工される。
【００６４】
前洗浄後、ゲート絶縁膜をデポする・・・Ｐ−８（ゲート絶縁膜デポ）。ｎ−ＭＩＳ−ＴＦＴ閾値制御用Ｂ＋インプラを行い・・・Ｐ−９（第１回目のインプラ）、レジスト塗布、焼成し、露光・現像する・・・Ｐ−１０（第２回目のホト工程）。ｐ−ＭＩＳ−ＴＦＴ閾値制御用Ｐ＋インプラを行い・・・Ｐ−１１（第２回目のインプラ）、アッシャを除去する・・・Ｐ−１２（アッシャ除去）。
【００６５】
レジスト塗布・焼成し、露光・現像し・・・Ｐ−１３（第３回目のホト工程）、擬似単結晶ｎ−ＭＩＳ−ＴＦＴの閾値制御用Ｂ＋インプラを行い・・・Ｐ−１４（第３回目のインプラ）、アッシャを除去する・・・Ｐ−１５（アッシャ除去）。レジスト塗布・焼成し、露光・現像し・・・Ｐ−１６（第４回目のホト工程）、擬似単結晶ｐ−ＭＩＳ−ＴＦＴの閾値制御用Ｐ＋インプラを行い・・・Ｐ−１７（第４回目のインプラ）、アッシャを除去する・・・Ｐ−１８（アッシャ除去）。
【００６６】
洗浄し・・・Ｐ−１９（活性化アニール前洗浄）、活性化アニールし・・・Ｐ−２０（活性化アニール）、ゲートメタルスパッタ前洗浄し・・・Ｐ−２１（ゲートメタルスパッタ前洗浄）、ゲートメタルスパッタを行う・・・Ｐ−２２（ゲートメタルスパッタ）。
【００６７】
次に、図２（ｂ）で本発明による表示装置の製造方法の工程図を説明する。工程Ｐ−１０１、Ｐ−１０２はそれぞれ図２（ａ）のＰ−１、Ｐ−２と同じである。Ｐ−１１２乃至Ｐ−１１８は図２（ａ）のＰ−５乃至Ｐ−１２と同じである。そして、Ｐ−１１９乃至Ｐ−１２２は図２（ａ）のＰ−１９乃至Ｐ−２２と同じである。
【００６８】
図２（ｂ）では、Ｐ−１０２とＰ−１１２の間に「Ｂ」で示したＰ−１０３乃至Ｐ−１１１の各工程を設けたものである。すなわち、脱水素工程Ｐ−１０２の次にｎ−ＭＩＳ薄膜トランジスタの閾値制御用のドーパント（Ｂ＋）を塗布し・・・Ｐ−１０３（第１回目のドーパント塗布）、エキシマレーザアニールによる結晶化を行う・・・Ｐ−１０４（ＥＬＡ結晶化）。洗浄後・・・Ｐ−１０５（洗浄）、ｎ−ＭＩＳ薄膜トランジスタの閾値制御用のドーパント（Ｂ＋）を塗布し・・・Ｐ−１０６（第２回目のドーパント塗布）、擬似単結晶ｎ−ＭＩＳ薄膜トランジスタの作り込み部分のみＳＥＬＡＸによる結晶化を行う・・・Ｐ−１０７（ＳＥＬＡＸ結晶化）。洗浄後・・・Ｐ−１０８（洗浄）、ｐ−ＭＩＳ薄膜トランジスタの閾値制御用のドーパント（Ｐ＋）を塗布し・・・Ｐ−１０９（第３回目のドーパント塗布）、擬似単結晶ｐ−ＭＩＳ薄膜トランジスタの作り込み部分のみＳＥＬＡＸによる結晶化を行う・・・Ｐ−１１０（ＳＥＬＡＸ結晶化）。洗浄後・・・Ｐ−１１１（洗浄）、Ｐ−１１２（第１回目のホト工程）に行く。
【００６９】
本発明では、図２（ｂ）のように、上記したＰ−１０３乃至Ｐ−１１１の各工程を設けると共に、アッシャ除去（Ｐ−１１８）工程後、活性化アニール前洗浄（Ｐ−１１９）に行く。すなわち、図２（ａ）に「Ａ」で示したＰ−１３乃至Ｐ−１８の工程を削除した。
【００７０】
比較例の製造方法ではＰ−１３とＰ−１６の２つのホト工程と、Ｐ−１４とＰ−１７の２つのインプラ工程がある。すなわち、擬似単結晶ｎ−ＭＩＳ薄膜トランジスタの領域へのチャネルインプラ用マスク、擬似単結晶ｐ−ＭＩＳ薄膜トランジスタの領域のチャネルへのインプラ用マスクと、それぞれのインプラ工程が必要である。これに対し、本発明では、これらの各ホト工程と各インプラ工程を削除することができる。薄膜トランジスタの閾値電圧制御のための２回のドーパント塗布工程Ｐ−１０６およびＰ−１０９が追加されるが、このドーパント塗布工程はホト・インプラ工程に比べれば単純かつ短時間で済むため、工程全体としての時間短縮を図ることができる。尚、Ｐ−１０３のドーパント塗布工程については、インプラ工程で代用しても構わない。
【実施例２】
【００７１】
図３Ａ乃至図３Ｍは、本発明の実施例２を説明する単チャネル薄膜トランジスタの製造工程を順に示す工程図であり、各図の左側はガラス基板面に直角な面で切断した断面図、右側はガラス基板と平行な平面図を示す。なお、理解を容易にするため、平面図では、後述する半導体膜の島の向きを断面図に対して９０度回転して示してある。以下、図３Ａ乃至図３Ｍを順に参照して説明する。ここでは、ｎ−ＭＩＳ−ＴＦＴを例として説明するが、ｐ−ＭＩＳ−ＴＦＴであっても同じである。その場合は、必要に応じてドーパントを変更したり、ＬＤＤ構造をシングルドレイン構造にする。
【００７２】
図３Ａ・・・ガラス基板３０１上に、下地層としてＳｉＮ層３０２とＳｉＯ2層３０３を形成し、その上層にアモルファスシリコン（ａ−Ｓｉ）３０４をプラズマＣＶＤ法により成膜する。これを熱処理してａ−Ｓｉ膜中の水素を離脱させる。
【００７３】
図３Ｂ・・・ａ−Ｓｉ膜３０４上に多結晶（ｐ−Ｓｉ）半導体膜を用いたｎ型薄膜トランジスタ（ＴＦＴ）の閾値（Ｖｔｈ）制御用のドーパント３０５を塗布し、エキシマレーザや固体レーザなどのレーザ光３０６を照射して、ａ−Ｓｉ膜をｐ−Ｓｉ膜３０７に改質する・・・図３Ｃ。このとき、ｐ−Ｓｉ膜３０７にはドーパントが取り込まれる。尚、本工程ではマスクが不要なので、インプラで代用しても構わない。
【００７４】
図３Ｄ・・・ｐ−Ｓｉ膜３０７に擬似単結晶半導体膜を用いたｎ型薄膜トランジスタ（ｎ−ＴＦＴ）の閾値（Ｖｔｈ）制御用のドーパント３０８を塗布した後、固体レーザからレーザ光３０９を所要領域に照射する（ＳＥＬＡＸによる帯状の擬似単結晶に改質）。このとき、レーザを照射する領域は擬似単結晶を用いたｎ型薄膜トランジスタを作り込む部分に限定する。例えば、駆動回路領域などである。
【００７５】
図３Ｅ・・・図１Ｄにおけるレーザ光３０９の照射処理により、上記所要領域のｐ−Ｓｉ膜が当該ドーパントを含んだ擬似単結晶シリコン半導体膜ｑｐ−Ｓｉ膜３１０となる。レーザ光３０９の照射後、表面洗浄を行い、残留したドーパントを除去する。これによって、レーザ光３０９を照射した部分のみドーパントが取り込まれ、その他の部分は影響を受けない。
【００７６】
図３Ｆ・・・擬似単結晶シリコン半導体膜ｑｐ−Ｓｉ膜３１０及びｐ−Ｓｉ膜３０７にホト・エッチングを施してそれぞれを島状に加工する。
【００７７】
図３Ｇ・・・島状に加工した膜ｑｐ−Ｓｉ膜３１０及びｐ−Ｓｉ膜３０７上にゲート絶縁層となるＳｉＯ2 ３１１をプラズマＣＶＤ法により成膜する。
【００７８】
図３Ｈ・・・ゲート配線、容量線となるゲートメタル層３１２を成膜し、ホト・エッチングを施してゲート配線、容量線に加工する。
【００７９】
図３Ｉ・・・ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域３３０を作製するため、低濃度のＰ+ ３１３を全面インプラする。なお、ＬＤＤ構造を採用しない場合は、この工程で電極作製用の高濃度のＰ+ ３１３を全面インプラし、ゲート電極を用いた自己整合によりソース・ドレイン領域３１５を作製する。
【００８０】
図３Ｊ・・・ｎ−ＭＩＳ−ＴＦＴのソース・ドレイン領域作製のため、高濃度のＰ+ ３１３をインプラする。このとき、ホトレジスト３１４をマスクにしてＬＤＤ領域３３０として残す部分にはインプラを行わない。ｎ−ＭＩＳ−ＴＦＴのソース・ドレイン領域３１５が完成する（図３Ｋ）。
【００８１】
図３Ｌ・・・層間絶縁膜３１６を成膜する。インプラされた不純物の活性化のためアニール処理を行う。コンタクトホール３１７をホト・エッチングにより加工した後、ソース・ドレイン配線３１８を成膜し、加工する。
【００８２】
図３Ｍ・・・パッシベーション膜３１９を成膜し、終端処理を施して薄膜トランジスタが完成する。これにより、同一基板３０１上に異なる結晶構成および異なるチャネルを持ち、閾値電圧を制御したシングルドレイン構造の薄膜トランジスタｎ−ＭＩＳ３２０とＬＤＤ構造の薄膜トランジスタｎ−ＭＩＳ３２１が完成する。擬似単結晶を用いた薄膜トランジスタｎ−ＭＩＳ３２０は駆動回路領域ＤＲに、多結晶を用いた薄膜トランジスタｎ−ＭＩＳ３２１は画素領域ＡＲに配置される。
【００８３】
図４は、本発明の表示装置を構成する薄膜トランジスタ基板の説明図である。この薄膜トランジスタ基板（低温ポリシリコンＴＦＴ基板）は、ガラス基板４０１上に画素領域４０２、周辺回路（映像信号駆動回路（信号処理回路４０３、水平方向走査回路４０４）、走査信号駆動回路（垂直方向走査回路４０５）、昇圧回路等のその他の周辺回路４０６）、入力パッド４０７が配置される。
【００８４】
高速動作が必要な信号処理回路４０３、水平方向走査回路４０４、その他の周辺回路４０６には擬似単結晶シリコン半導体をチャネル領域に用いた薄膜トランジスタを形成する。その他の回路部である画素領域４０２、垂直方向走査回路４０５には多結晶シリコン半導体をチャネル領域に用いた薄膜トランジスタを形成する。但し、垂直方向走査回路４０５や画素領域４０２にも擬似単結晶を用いても良い。また、信号処理回路４０３、水平方向走査回路４０４ｍその他の周辺回路４０６にも通常の多結晶を用いても良い。尚、１つの回路中に通常の多結晶を用いた薄膜トランジスタと擬似単結晶を用いた薄膜トランジスタの両者を混在させても良い。
【００８５】
図５は、高速動作が必要な回路部に形成する薄膜トランジスタのレイアウトを説明する図であり、ここでは水平方向走査回路４０４を例として示す。図５において、ｎ−ＭＩＳ薄膜トランジスタは、そのチャネル領域を領域４０８に配置し、ｐ−ＭＩＳ薄膜トランジスタは、そのチャネル領域を領域４０９に配置する。
【００８６】
図６は、擬似単結晶化技術を説明する平面図である。半導体膜６０１に対し、細長い形状に成形した連続発振レーザ光６０２を照射しながら長手方向に交差する方向（図において矢印で示した方向）に走査、すなわち、相対的に移動させる。なお、この走査はレーザ光６０２そのものを移動させても良いし、基板を移動させても良いし、両方を移動させても良い。連続発振レーザ光６０２としては固体レーザを用いるのが好ましい。また、必要な領域を選択的に照射するために、発振された連続発振レーザ光をＥＯモジュレータなどの変調器により強度を変調することにより、パルス幅およびパルス間隔の少なくとも一方の変調してもよい。
【００８７】
図７は、擬似単結晶化を行った様子を説明する平面図である。溶融された半導体膜が凝固する際にラテラル成長をし、帯状結晶（擬似単結晶）６０３が形成される。６０４は、結晶粒界である。
【００８８】
図８は、擬似単結晶を島状に加工する様子を説明する平面図である。擬似単結晶化された１つのブロック状の領域中に、１または複数の島状シリコン６０５をパターニングする。
【００８９】
図９は、擬似単結晶を用いた薄膜トランジスタの一例を説明する平面図である。本実施例の薄膜トランジスタは、ゲート電極６０９を形成した後、ソース領域６０７、ドレイン領域６０８に不純物の打ち込みを行ったあと、ソース電極６１０、ドレイン電極６１１を形成する。ゲート電極６０９の直下のチャネル領域６０６では、擬似単結晶６０６の長手方向がソース領域６０７とドレイン領域６０８を結ぶ方向、すなわち、電流の流れる方向にほぼ一致しているとともに、ソース・ドレイン間の距離よりも大きな長さとなっているため、結晶粒界６０４が電流を妨げることがほとんど無く、ほぼ単結晶とみなせる。したがって、高い電子移動度を達成できる。
【００９０】
以上説明した本発明は液晶表示装置、有機ＥＬ表示装置、等のアクティブ・マトリクス型の各種表示装置に同様に適用できる。
【００９１】
また、本発明における擬似単結晶化技術は、実施例で説明したものに限定されず、部分的に結晶化を行うものであれば他の方法を適用することも可能である。
【００９２】
また、チャネル領域の半導体層への不純物のドープによる閾値制御に関し、実施例ではｎ型の薄膜トランジスタに対してはＢ＋を、ｐ型の薄膜トランジスタに対してはＰ＋を用いているが、チャネル領域にドープされる不純物は薄膜トランジスタの導電型の決定とは無関係であるため、必要に応じてｎ型の薄膜トランジスタに対してはＰ＋を、ｐ型の薄膜トランジスタに対してはＢ＋を用いても構わない。
【００９３】
また、結晶化に際して、半導体層と塗布された不純物との間に薄い膜を有する場合であってもドーパントの取り込みが行われる程度の薄さであれば問題ない。
【図面の簡単な説明】
【００９４】
【図１Ａ】本発明の実施例１を説明するＣ−ＭＩＳ薄膜トランジスタの製造工程を順に示す工程図である。
【図１Ｂ】本発明の実施例１を説明するＣ−ＭＩＳ薄膜トランジスタの製造工程を示す図１Ａに続く工程図である。
【図１Ｃ】本発明の実施例１を説明するＣ−ＭＩＳ薄膜トランジスタの製造工程を示す図１Bに続く工程図である。
【図１Ｄ】本発明の実施例１を説明するＣ−ＭＩＳ薄膜トランジスタの製造工程を示す図１Cに続く工程図である。
【図１Ｅ】本発明の実施例１を説明するＣ−ＭＩＳ薄膜トランジスタの製造工程を示す図１Dに続く工程図である。
【図１Ｆ】本発明の実施例１を説明するＣ−ＭＩＳ薄膜トランジスタの製造工程を示す図１Eに続く工程図である。
【図１Ｇ】本発明の実施例１を説明するＣ−ＭＩＳ薄膜トランジスタの製造工程を示す図１Fに続く工程図である。
【図１Ｈ】本発明の実施例１を説明するＣ−ＭＩＳ薄膜トランジスタの製造工程を示す図１Gに続く工程図である。
【図１Ｉ】本発明の実施例１を説明するＣ−ＭＩＳ薄膜トランジスタの製造工程を示す図１Hに続く工程図である。
【図１Ｊ】本発明の実施例１を説明するＣ−ＭＩＳ薄膜トランジスタの製造工程を示す図１Iに続く工程図である。
【図１Ｋ】本発明の実施例１を説明するＣ−ＭＩＳ薄膜トランジスタの製造工程を示す図１Jに続く工程図である。
【図１Ｌ】本発明の実施例１を説明するＣ−ＭＩＳ薄膜トランジスタの製造工程を示す図１Kに続く工程図である。
【図１Ｍ】本発明の実施例１を説明するＣ−ＭＩＳ薄膜トランジスタの製造工程を示す図１Lに続く工程図である。
【図１Ｎ】本発明の実施例１を説明するＣ−ＭＩＳ薄膜トランジスタの製造工程を示す図１Mに続く工程図である。
【図１Ｏ】本発明の実施例１を説明するＣ−ＭＩＳ薄膜トランジスタの製造工程を示す図１Nに続く工程図である。
【図１Ｐ】本発明の実施例１を説明するＣ−ＭＩＳ薄膜トランジスタの製造工程を示す図１Ｏに続く工程図である。
【図１Ｑ】本発明の実施例１を説明するＣ−ＭＩＳ薄膜トランジスタの製造工程を示す図１Ｐに続く工程図である。
【図１Ｒ】本発明の実施例１を説明するＣ−ＭＩＳ薄膜トランジスタの製造工程を示す図１Qに続く工程図である。
【図１Ｓ】本発明の実施例１を説明するＣ−ＭＩＳ薄膜トランジスタの製造工程を示す図１Rに続く工程図である。
【図１Ｔ】本発明の実施例１を説明するＣ−ＭＩＳ薄膜トランジスタの製造工程を示す図１Sに続く工程図である。
【図２】本発明の表示装置の製造方法を比較例の製造方法と比較して説明する工程図である。
【図３Ａ】本発明の実施例２を説明する単チャネル薄膜トランジスタの製造工程を順に示す工程図である。
【図３Ｂ】本発明の実施例２を説明する単チャネル薄膜トランジスタの製造工程を示す図３Ａに続く工程図である。
【図３Ｃ】本発明の実施例２を説明する単チャネル薄膜トランジスタの製造工程を示す図３Bに続く工程図である。
【図３Ｄ】本発明の実施例２を説明する単チャネル薄膜トランジスタの製造工程を示す図３Cに続く工程図である。
【図３Ｅ】本発明の実施例２を説明する単チャネル薄膜トランジスタの製造工程を示す図３Dに続く工程図である。
【図３Ｆ】本発明の実施例２を説明する単チャネル薄膜トランジスタの製造工程を示す図３Eに続く工程図である。
【図３Ｇ】本発明の実施例２を説明する単チャネル薄膜トランジスタの製造工程を示す図３Fに続く工程図である。
【図３Ｈ】本発明の実施例２を説明する単チャネル薄膜トランジスタの製造工程を示す図３Gに続く工程図である。
【図３Ｉ】本発明の実施例２を説明する単チャネル薄膜トランジスタの製造工程を示す図３Hに続く工程図である。
【図３Ｊ】本発明の実施例２を説明する単チャネル薄膜トランジスタの製造工程を示す図３Iに続く工程図である。
【図３Ｋ】本発明の実施例２を説明する単チャネル薄膜トランジスタの製造工程を示す図３Jに続く工程図である。
【図３Ｌ】本発明の実施例２を説明する単チャネル薄膜トランジスタの製造工程を示す図３Kに続く工程図である。
【図３Ｍ】本発明の実施例２を説明する単チャネル薄膜トランジスタの製造工程を示す図３Lに続く工程図である。
【図４】本発明の表示装置を構成する薄膜トランジスタ基板の説明図である。
【図５】高速動作が必要な回路部に形成する薄膜トランジスタのレイアウトを説明する図である。
【図６】擬似単結晶化技術を説明する平面図である。
【図７】擬似単結晶化を行った様子を説明する平面図である。
【図８】擬似単結晶を島状に加工する様子を説明する平面図である。
【図９】擬似単結晶を用いた薄膜トランジスタの一例を説明する平面図である。
【符号の説明】
【００９５】
１０１・・・ガラス基板、１０２・・・ＳｉＮ層、１０３・・・ＳｉＯ2層、１０４・・・ａ−Ｓｉ、１０５・・・ドーパント、１０６・・・レーザ光、１０７・・・ｐ−Ｓｉ、１０８・・・ドーパント、１０９・・・レーザ光、１１０・・・ｑｐ−Ｓｉ、１１１・・・ドーパント、１１２・・・ｑｐ−Ｓｉ膜、１１３・・・ゲート絶縁膜、１１４・・・ホトレジスト、１１５・・・Ｐ+イオン、１１７・・・ゲートメタル層、１１８・・・ＬＤＤ領域、１１９・・・ｎ＋領域、１２０・・・Ｂ＋イオン、１２１・・・ｐ＋領域、１２２・・・層間絶縁膜、１２３・・・コンタクトホール、１２４・・・ソース・ドレイン配線、１２５・・・パッシベーション層。
【図１Ａ】
2005340695.tif 000003
【図１Ｂ】
2005340695.tif 000004
【図１Ｃ】
2005340695.tif 000005
【図１Ｄ】
2005340695.tif 000006
【図１Ｅ】
2005340695.tif 000007
【図１Ｆ】
2005340695.tif 000008
【図１Ｇ】
2005340695.tif 000009
【図１Ｈ】
2005340695.tif 000010
【図１Ｉ】
2005340695.tif 000011
【図１Ｊ】
2005340695.tif 000012
【図１Ｋ】
2005340695.tif 000013
【図１Ｌ】
2005340695.tif 000014
【図１Ｍ】
2005340695.tif 000015
【図１Ｎ】
2005340695.tif 000016
【図１Ｏ】
2005340695.tif 000017
【図１Ｐ】
2005340695.tif 000018
【図１Ｑ】
2005340695.tif 000019
【図１Ｒ】
2005340695.tif 000020
【図１Ｓ】
2005340695.tif 000021
【図１Ｔ】
2005340695.tif 000022
【図２】
2005340695.tif 000023
【図３Ａ】
2005340695.tif 000024
【図３Ｂ】
2005340695.tif 000025
【図３Ｃ】
2005340695.tif 000026
【図３Ｄ】
2005340695.tif 000027
【図３Ｅ】
2005340695.tif 000028
【図３Ｆ】
2005340695.tif 000029
【図３Ｇ】
2005340695.tif 000030
【図３Ｈ】
2005340695.tif 000031
【図３Ｉ】
2005340695.tif 000032
【図３Ｊ】
2005340695.tif 000033
【図３Ｋ】
2005340695.tif 000034
【図３Ｌ】
2005340695.tif 000035
【図３Ｍ】
2005340695.tif 000036
【図４】
2005340695.tif 000037
【図５】
2005340695.tif 000038
【図６】
2005340695.tif 000039
【図７】
2005340695.tif 000040
【図８】
2005340695.tif 000041
【図９】
2005340695.tif 000042