(57)【要約】【課題】  トランジスタのゲート閾値電圧のばらつきや、電源電圧の変動を補償して、出力信号のタイミング（位相）がばらつかないように調整すること。【解決手段】  高位電源ＶDDと低位電源ＶSSとの間に接続され、入力信号Ｓinのタイミング調整を行って出力信号Ｓoutとして出力するタイミング調整回路である。第１トランジスタを有し、入力信号Ｓinとなるパルスを第１トランジスタのゲートに与え、第１トランジスタにより一定の遅延時間を得る遅延時間調整回路１と、第１トランジスタのゲート閾値電圧の変動及び高位電源ＶDDと低位電源ＶSS間の電圧の変動による遅延時間の変動を負帰還制御するに必要な第１調整電圧Ｖcを、遅延時間調整回路１から得て、生成する電圧調整回路２とを備える。第１調整電圧Ｖcにより、一定の遅延時間を制御する。【選択図】      図１
2005167490.tif 000002
【特許請求の範囲】
【請求項１】
高位電源と低位電源との間に接続され、入力信号のタイミング調整を行って出力信号として出力するタイミング調整回路であって、
第１トランジスタを有し、前記入力信号となるパルスを前記第１トランジスタのゲートに与え、前記第１トランジスタにより一定の遅延時間を得る遅延時間調整回路と、
前記第１トランジスタのゲート閾値電圧の変動及び前記高位電源と前記低位電源間の電圧の変動による前記遅延時間の変動を負帰還制御するための第１調整電圧を生成する電圧調整回路
とを備え、前記第１調整電圧により、前記一定の遅延時間を制御することを特徴とするタイミング調整回路。
【請求項２】
前記遅延時間調整回路は、
前記第１トランジスタを備える第１スイッチング回路と、
前記第１調整電圧により、前記第１トランジスタに供給する出力電流が制御される第１定電流回路
とを備えることを特徴とする請求項１に記載のタイミング調整回路。
【請求項３】
前記第１スイッチング回路と、前記第１定電流回路とは、前記前記高位電源と前記低位電源間に直列に接続されていることを特徴とする請求項２に記載のタイミング調整回路。
【請求項４】
前記遅延時間調整回路は、
前記第１トランジスタとは導電型の異なる第２トランジスタを有し、前記第１トランジスタの出力を前記第２トランジスタのゲートに入力して動作する第２スイッチング回路と、
該第２トランジスタに出力電流を供給する第２定電流回路
とを更に備え、
前記電圧調整回路は、前記第２トランジスタのゲート閾値電圧の変動、及び前記高位電源と前記低位電源間の電圧の変動による前記遅延時間の変動を負帰還制御するための第２調整電圧を生成し、前記第１調整電圧を前記第１調整電圧とともに出力し、前記第１調整電圧により、前記第２定電流回路の出力電流を制御する
ことを特徴とする請求項２又は３に記載のタイミング調整回路。
【請求項５】
高位電源と低位電源との間に接続され、入力信号のタイミング調整を行って出力信号として出力するタイミング調整回路を備えた半導体集積回路であって、
第１トランジスタを有し、前記入力信号となるパルスを前記第１トランジスタのゲートに与え、前記第１トランジスタにより一定の遅延時間を得る遅延時間調整回路と、
前記第１トランジスタのゲート閾値電圧と同一の特性の電圧調整トランジスタを、前記第１トランジスタと同一半導体チップ上に集積化し、前記ゲート閾値電圧の変動及び前記高位電源と前記低位電源間の電圧の変動による前記遅延時間の変動を負帰還制御するための第１調整電圧を生成する電圧調整回路
とを備え、前記第１調整電圧により、前記一定の遅延時間を制御することを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はタイミング調整回路に係り、特に、集積化された構造で実現され、安定且つ信頼性の高いタイミング調整回路及びこのタイミング調整回路を集積化した半導体集積回路に関する。
【背景技術】
【０００２】
従来、タイミング調整回路は、コンピュータ、画像処理装置、画像表示装置、通信装置、制御装置、、精密光学装置、及び半導体装置等の、ディジタル情報の処理回路を含む幅広い分野の装置において使用されている。従来のタイミング調整回路は、機能的には、パルス信号のタイミング（位相）の調整、パルス信号波形の揺らぎや崩れの修正、電源電圧の変動への対応等の幅広い機能を有している。このようなタイミング調整回路の各機能は、回路デバイスとして、半導体集積回路が使用されるようになり、又、近年、その集積度が向上するにつれて、益々重要な機能となっている。なお、このタイミング調整回路は、「タイミング調整回路」の他、「タイミングコントロール回路」、「遅延時間調整回路」、「位相制御回路」、「スイッチング回路」等、様々なタイトルで呼ばれている。
【０００３】
従来のタイミング調整回路は、方式的には、簡単な遅延素子を使用するもの、論理回路や順序回路を使用するものといった、回路構成による分類と、回路が自律的に動作するか、それとも外部回路からのタイミング指令に基づいて動作するかといった、動作タイプによる分類とが可能である。なお、半導体素子を使用しないで、簡単な遅延素子だけを使用するものについては、通常、パルス波形の揺らぎや崩れを修正する機能までは有していない。
【０００４】
従来の一般的なタイミング調整回路としては、例えば図１６に回路構成を例示するようなものがある。図１６に示すタイミング調整回路は、１つ以上のインバータ回路からなる遅延時間調整回路だけで構成されている。そして、電源（端子）として高位電源と低位電源とを備え、ソース・ドレインの経路が、高位電源ＶDDと低位電源ＶSSとの間に接続されており、更に、それぞれ入力端子と出力端子とを備えた１つ以上のインバータ回路ＩＶ１〜ＩＶｎが直列に接続されている。インバータ回路ＩＶ１〜ＩＶｎの段数は、全体として所定のタイミングで信号を出力出来るように調整されている。
【０００５】
図１７は、従来のタイミング調整回路において、回路に使用されているトランジスタのゲート閾値電圧が変動することによって、出力信号のタイミングが変化することを示したタイミングチャートである。タイミング調整回路に使用されているＭＯＳ−ＦＥＴなどのトランジスタでは、チャネルが形成されるための最小のゲート電圧（即ち、ゲート閾値電圧）が存在する。図１７に示すように、遅延時間調整回路に使用されているトランジスタのゲート閾値電圧（ゲート閾値電圧）が高くなれば、出力信号は、通常のゲート閾値電圧のときに比べてΔｔだけ遅れ、これとは逆に、このゲート閾値電圧が低くなれば、出力信号はΔｔだけ速くなる。このような出力信号の出力タイミングのズレは、このタイミング調整回路の後段の回路に影響を及ぼし、誤動作の原因となる。又、これとは別に、タイミング調整回路の電源電圧の変動によっても、出力信号のタイミング（位相）にズレが生じることになる。
【０００６】
電源電圧の変動による出力信号のタイミングのズレを防止するため、電源電圧の変動を吸収して一定の内部電源電圧を生成する定電圧生成手段と、この内部電源電圧によって駆動される遅延手段とを有した遅延回路が提案されている（特許文献１参照。）。この特許文献１には、更に、外部の電源電圧を上昇させて昇圧電圧を出力する昇圧手段と、昇圧電圧の電圧変動を吸収して外部電源電圧の平均値にほぼ等しい一定の内部電源電圧を生成する定電圧生成手段と、この内部電源電圧によって駆動される遅延手段とを有し、これにより、外部の電源電圧の変動に影響されず、一定の遅延時間を得る技術も提案されている。
【特許文献１】特開平１１−１６８３６２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１に記載された発明によっても、トランジスタのゲート閾値電圧のばらつきが、出力信号の出力タイミングのばらつきにつながり、このタイミング調整回路の後段の回路を誤動作せしめるという問題点は以前として残っている。又、タイミング調整回路の電源電圧の変動によっても出力信号のタイミングにズレが生じ、上記と同様に、タイミング調整回路の後段の回路を誤動作せしめるという問題点があった。
【０００８】
本発明は、上記従来の問題点に鑑みてなされたものであって、トランジスタのゲート閾値電圧のばらつきをや電源電圧の変動を補償して、出力信号のタイミング（位相）がばらつかないように調整出来るタイミング調整回路、及びこのタイミング調整回路を集積化した半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明の第１の特徴は、高位電源と低位電源との間に接続され、入力信号のタイミング調整を行って出力信号として出力するタイミング調整回路に関する。即ち、本発明の第２の特徴は、（イ）入力信号となるパルスを第１トランジスタのゲートに与え、第１トランジスタにより一定の遅延時間を得る遅延時間調整回路と、（ロ）第１トランジスタのゲート閾値電圧の変動及び高位電源と低位電源間の電圧の変動による遅延時間の変動を負帰還制御するための第１調整電圧を生成する電圧調整回路とを備え、第１調整電圧により、一定の遅延時間を制御するタイミング調整回路であることを要旨とする。
【００１０】
本発明の第２の特徴は、高位電源と低位電源との間に接続され、入力信号のタイミング調整を行って出力信号として出力するタイミング調整回路を備えた半導体集積回路に関する。即ち、本発明の第２の特徴は、（イ）入力信号となるパルスを第１トランジスタのゲートに与え、第１トランジスタにより一定の遅延時間を得る遅延時間調整回路と、（ロ）第１トランジスタのゲート閾値電圧と同一の特性の電圧調整トランジスタを、第１トランジスタと同一半導体チップ上に集積化し、ゲート閾値電圧の変動及び高位電源と低位電源間の電圧の変動による遅延時間の変動を負帰還制御するための第１調整電圧を生成する電圧調整回路とを備え、第１調整電圧により、一定の遅延時間を制御する半導体集積回路であることを要旨とする。
【発明の効果】
【００１１】
本発明のタイミング調整回路によれば、トランジスタのゲート閾値電圧のばらつきをや電源電圧の変動を補償して、出力信号のタイミング（位相）がばらつかないように調整出来るタイミング調整回路、及びこのタイミング調整回路を集積化した半導体集積回路を提供することが出来る。
【発明を実施するための最良の形態】
【００１２】
次に、図面を参照して、本発明の第１〜第４の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。又、以下に示す第１〜第４の実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることが出来る。
【００１３】
（第１の実施の形態）
図１に示すように、本発明の第１の実施の形態に係るタイミング調整回路は、高位電源（第１電源）ＶDDと低位電源（第２電源）ＶSSととの間に接続され、入力信号Ｓｉnのタイミング調整を行って出力信号Ｓoutとして出力するタイミング調整回路である。即ち、第１の実施の形態に係るタイミング調整回路は、第１トランジスタを有し、入力信号Ｓｉnとなるパルスを第１トランジスタのゲートに与え、第１トランジスタにより一定の遅延時間を得る遅延時間調整回路１と、第１トランジスタのゲート閾値電圧の変動及び高位電源ＶDDと低位電源ＶSS間の電圧の変動による遅延時間の変動を負帰還制御するに必要な第１調整電圧Ｖcを、遅延時間調整回路１から得て、生成する電圧調整回路（電源調整手段）２とを備える。そして、電圧調整回路２が出力する第１調整電圧Ｖcにより、一定の遅延時間を制御する。なお、「第１トランジスタ」とは後述する図４、図６〜図８の第１のｎチャネルＭＩＳトランジスタＱＮ２１が該当する。
【００１４】
遅延時間調整回路１に使用されている第１トランジスタのゲート閾値電圧（一般には電圧値）が正常値よりも高い場合、遅延時間調整回路１の出力（パルス）の位相は、そのままでは正規のタイミングよりも遅れる（誤差が生じる）ことになる。しかし、第１の実施の形態に係るタイミング調整回路においては、遅延時間調整回路１に使用されている第１トランジスタと同じ特性のトランジスタで構成された電圧調整回路２からは、この特性を反映して、遅れを遅延時間調整回路１の内部で補償することが出来る電圧値の第１調整電圧Ｖcを出力することが可能であるので、この第１調整電圧Ｖcを出力することにより、位相の遅れが生じないようにしている。
【００１５】
又、遅延時間調整回路１に使用されている第１トランジスタのゲート閾値電圧が正常値よりも低い場合、遅延時間調整回路１の出力の位相は、そのままでは正規のタイミングよりも進む（誤差が生じる）ことになる。しかし、第１の実施の形態に係るタイミング調整回路においては、電圧調整回路２からは、これを遅延時間調整回路１の内部で補償することが出来る電圧値の第１調整電圧Ｖcを出力することが可能であるので、この第１調整電圧Ｖcを出力することにより、位相の進みが生じないようにしている。
【００１６】
更に、遅延時間調整回路１の電源電圧値（高位電源ＶDDと低位電源ＶSSとの電位差）が、標準よりも高い場合、遅延時間調整回路１の出力の位相は、そのままでは正規のタイミングよりも進む（誤差が生じる）ことになるが、電圧調整回路２からは、これを遅延時間調整回路１の内部で補償することが出来る電圧値の第１調整電圧Ｖcを出力することが可能であるので、この第１調整電圧Ｖcを出力することにより、位相の進みが生じないようにしている。又、これとは逆に、遅延時間調整回路１の電源電圧値が、標準よりも低い場合、遅延時間調整回路１の出力の位相は、そのままでは正規のタイミングよりも遅れる（誤差が生じる）ことになるが、電圧調整回路２からは、これを遅延時間調整回路１の内部で補償することが出来る電圧値の第１調整電圧Ｖcを出力することが可能であるので、この第１調整電圧Ｖcを出力することにより、位相の遅れが生じないようにしている。
【００１７】
図１に示した電圧調整回路２は、例えば、図２に示すように、電圧調整回路２は、電源電圧の変動に対応して遅延時間調整回路１を制御出来る第１調整電圧Ｖcを仮設定する電圧設定部３（電圧設定手段）と、第１トランジスタのゲート閾値電圧を感知する閾値感知部４（閾値感知手段）とを備えるようにすることが可能である。図２では、電圧設定部３は、閾値感知部４が感知した第１トランジスタのゲート閾値電圧に対応して、遅延時間調整回路１を制御する第１調整電圧Ｖcを仮設定出来る。
【００１８】
図３は、本発明の第１の実施の形態に係るタイミング調整回路の遅延時間調整回路１の具体的な構成を示すブロック構成図である。図３に示すように遅延時間調整回路１は、第１トランジスタを備える第１スイッチング回路４１と、電圧調整回路２が出力する第１調整電圧Ｖcにより、第１トランジスタに供給する出力電流が制御される第１定電流回路４２とを備える。なお、「第１調整電圧Ｖc」、「第１スイッチング回路４１」、「第１定電流回路４２」の文言は、後述する第３の実施の形態における「第２調整電圧」、「第２スイッチング回路」、「第２定電流回路」と区別するための便宜上の表現であり、以下の第１及び第２の実施の形態の説明では、単に「調整電圧Ｖc」、「スイッチング回路４１」、「定電流回路４２」と表現する。
【００１９】
スイッチング回路４１と定電流回路４２とは、高位電源（第１電源）ＶDDと低位電源（第２電源）ＶSSとの間に直列に接続されている。即ち、定電流回路４２の電源端子が高位電源（第１電源）ＶDDに接続され、スイッチング回路４１の電源端子が低位電源（第２電源）ＶSSに接続された構成である。入力信号Ｓｉnはスイッチング回路４１に入力され、スイッチング回路４１と定電流回路４２との接続ノードから、出力信号Ｓoutが出力される。
【００２０】
図４〜図８に、本発明の第１の実施の形態に係るタイミング調整回路の具体的な回路構成例を示す。
【００２１】
＜第１の回路構成例＞
第１の回路構成例に係るタイミング調整回路は、図４に示すように、調整電圧出力端子５１ａを有する電圧調整回路２と、調整電圧出力端子５１ａの出力側に接続された調整電圧入力端子５２ａ、入力信号Ｓｉnが入力される信号入力端子５２ｂ、及び一定時間遅延された出力信号Ｓoutが出力される信号出力端子５２ｃとを有する遅延時間調整回路１とを備えている。
【００２２】
電圧調整回路２は、ドレイン端子及びゲート端子が高位電源ＶDDに、ソース端子が調整電圧出力端子５１ａにそれぞれ接続された電圧調整トランジスタ（ｎチャネルＭＩＳトランジスタ）ＱＮ１１と、電圧調整トランジスタ（ｎチャネルＭＩＳトランジスタ）ＱＮ１１のドレイン端子と低位電源ＶSSとの間に接続された設定抵抗Ｒ1とを備えている。
【００２３】
図４に示す遅延時間調整回路１は、図３のブロック図と同様に、調整電圧入力端子５２ａに接続された定電流回路４２と、信号入力端子５２ｂに接続されたスイッチング回路４１とを備えている。
【００２４】
定電流回路４２は、高位電源ＶDDに接続されたソース端子、及び調整電圧入力端子５２ａに接続されたゲート端子とを有する第１のｐチャネルＭＩＳトランジスタＱＰ２１と、高位電源ＶDDに接続されたソース端子、及び調整電圧入力端子５２ａに接続されたゲート端子とを有する第２のｐチャネルＭＩＳトランジスタＱＰ２２と、・・・・・、高位電源ＶDDに接続されたソース端子、及び調整電圧入力端子５２ａに接続されたゲート端子とを有する第ｎのｐチャネルＭＩＳトランジスタＱＰ２ｎとを備えている。第１〜第ｎのｐチャネルＭＩＳトランジスタＱＰ２１〜ＱＰ２ｎの接続段数は、どれだけの遅延時間を要するかにより定められる。又、第１〜第ｎのｐチャネルＭＩＳトランジスタＱＰ２１〜ＱＰ２ｎの接続段数は、同相出力する場合には偶数段となる。
【００２５】
スイッチング回路４１は、第１のｐチャネルＭＩＳトランジスタＱＰ２１のドレイン端子に接続されたドレイン端子、信号入力端子５２ｂに接続されたゲート端子、及び低位電源ＶSSに接続されたソース端子とを有する第１トランジスタ（第１のｎチャネルＭＩＳトランジスタ）ＱＮ２１と、第２のｐチャネルＭＩＳトランジスタＱＰ２２のドレイン端子に接続されたドレイン端子、第１のｎチャネルＭＩＳトランジスタＱＮ２１のドレイン端子に接続されたゲート端子、及び低位電源ＶSSに接続されたソース端子とを有する第２のｎチャネルＭＩＳトランジスタＱＮ２２と、・・・・・、第ｎのｐチャネルＭＩＳトランジスタＱＰ２ｎのドレイン端子に接続されたドレイン端子、第（ｎ−１）のｎチャネルＭＩＳトランジスタＰ（ｎ−１）のドレイン端子に接続されたゲート端子、及び低位電源ＶSSに接続されたソース端子とを有する第ｎのｎチャネルＭＩＳトランジスタＱＮ２ｎとを備えている。
【００２６】
図４に示す遅延時間調整回路１は、ｎ段のソースフォロワ回路Ｓ１１〜Ｓ１ｎと解することも可能である。このｎ段のソースフォロワ回路Ｓ１１〜Ｓ１ｎは、ｐチャネルＭＩＳトランジスタＱＰ２１〜ＱＰ２ｎ、及びこれらと対をなすｎチャネルＭＩＳトランジスタＱＮ２１〜ＱＮ２ｎとを備えたｎ段のＣＭＯＳ回路である。ソースフォロワ回路Ｓ１１〜Ｓ１（ｎ−１）の、それぞれの出力Ｓ１〜Ｓ（ｎ−１)は、それぞれ後段のソースフォロワ回路Ｓ１２〜Ｓ１ｎのｎチャネルＭＩＳトランジスタＱＮ２２〜ＱＮ２ｎのゲートに入力される。但し、最終段に位置するソースフォロワ回路Ｓ１ｎの出力Ｓｎは、回路全体の出力信号Ｓoutをなす。ｐチャネルＭＩＳトランジスタＱＰ２１〜ＱＰ２ｎのゲートは、調整電圧Ｖcに接続されている。又、初段のｎチャネルＭＩＳトランジスタＱＮ２１のゲートは、入力信号の入力端子に接続されている。
【００２７】
電圧調整回路２を構成するｎチャネルＭＩＳトランジスタＱＮ１１のドレインは高位電源ＶDDに接続され、又、設定抵抗Ｒ1の一方の端子は低位電源ＶSSに接続されている。ｎチャネルＭＩＳトランジスタＱＮ１１のソースと設定抵抗Ｒ1との接続点は、調整電圧Ｖcの出力端子をなす。ｎチャネルＭＩＳトランジスタＱＮ１１のゲートは、ドレインに接続されており、その接続点は、高位電源ＶDDに接続されている。又、そのソースは、設定抵抗Ｒ1を介して低位電源ＶSSに接続されている。
【００２８】
電圧調整回路２を構成する電圧調整トランジスタ（ｎチャネルＭＩＳトランジスタ）ＱＮ１１、及びソースフォロワ回路Ｓ１１〜Ｓ１ｎを構成するｎチャネルＭＩＳトランジスタＱＮ２１〜ＱＮ２ｎのゲート閾値電圧は、全て等しいものとする。以下、このゲート閾値電圧をＶthＮとする。例えば、温度変化によりｎチャネルＭＩＳトランジスタのゲート閾値電圧ＶthＮは変動することが知られているが、ｎチャネルＭＩＳトランジスタＱＮ２１〜ＱＮ２ｎと同一構造の電圧調整トランジスタ（ｎチャネルＭＩＳトランジスタ）ＱＮ１１とを、同一半導体チップ上にモノリシックに集積化しておけば、ｎチャネルＭＩＳトランジスタＱＮ２１〜ＱＮ２ｎとｎチャネルＭＩＳトランジスタＱＮ１１のゲート閾値電圧ＶthＮの温度特性は等しくなる。又、ソースフォロワ回路Ｓ１１〜Ｓ１ｎを構成するｐチャネルＭＩＳトランジスタＱＰ２１〜ＱＰ２ｎのゲート閾値電圧は、全て等しいものとする。以下、このゲート閾値電圧をＶthPとする。
【００２９】
なお、電圧調整回路２を構成する設定抵抗Ｒ1は、固定抵抗器又は可変抵抗器のいずれであってもよいが、モノリシック集積化構造を採用する場合は、拡散抵抗、ポリシリコン抵抗、金属薄膜抵抗等、周知の半導体集積回路の抵抗形成技術が採用可能である。金属薄膜抵抗としてはアルミニウム（Ａｌ）、チタン（Ｔｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）等、設計の要求に合わせて種々の金属材料が採用可能である。
【００３０】
第１の回路構成例に係るタイミング調整回路の動作を、図４を参照しながら図５を用いて説明する。図５（ａ）に示す入力信号Ｓｉnは、図４の信号入力端子５２ｂを介して第１トランジスタ（第１のｎチャネルＭＩＳトランジスタ）ＱＮ２１のゲート端子に入力されるとする。但し、第１のｎチャネルＭＩＳトランジスタＱＮ２１のゲート閾値電圧Ｖthが、下降した場合のゲート閾値電圧を下降閾値電圧Ｖthaとし、上昇した場合のゲート閾値電圧を上昇閾値電圧Ｖthbとする（以下の図５に係る説明では、ゲート閾値電圧ＶthＮをＶthと略記する。）。具体的には、第１のｎチャネルＭＩＳトランジスタＱＮ２１のゲート閾値電圧Ｖthで通常に動作する場合（図５（ｂ）参照。）と、第１のｎチャネルＭＩＳトランジスタＱＮ２１のゲート閾値電圧Ｖthが下降閾値電圧Ｖthaまで下降した場合（図５（ｃ）参照。）と、第１のｎチャネルＭＩＳトランジスタＱＮ２１のゲート閾値電圧Ｖthが上昇閾値電圧Ｖthbまで上昇した場合（図５（ｅ）参照。）とに分けて説明する。
【００３１】
図４に示す電圧調整回路は、調整電圧出力端子５１ａから高位電源ＶDDの電圧から電圧調整トランジスタ（ｎチャネルＭＩＳトランジスタ）ＱＮ１１のゲート・ソース間電圧ＶＧＳだけ降下した調整電圧Ｖcを出力する。又、高位電源ＶDDの電圧は、ｎチャネルＭＩＳトランジスタＱＮ１１のゲート・ソース間電圧ＶＧＳ以上であるものとして模式的に説明する。高位電源ＶDDの電圧からｎチャネルＭＩＳトランジスタＱＮ１１のゲート・ソース間電圧ＶＧＳを減算した調整電圧Ｖcは、設定抵抗Ｒ1の一端に印加される。設定抵抗Ｒ1には、調整電圧Ｖcと低位電源ＶSSの電圧の差分電圧を設定抵抗Ｒ1の抵抗値で除算した電流が流れる。調整電圧Ｖcは、図４の調整電圧入力端子５２ａを介して第１のｐチャネルＭＩＳトランジスタＱＰ２１のゲート端子に入力される。但し、第１のｐチャネルＭＩＳトランジスタＱＰ２１は、非飽和状態で動作するように設定されているものとして説明する。具体的には、第１のｐチャネルＭＩＳトランジスタＱＰ２１のゲート閾値電圧ＶthPが、ｎチャネルＭＩＳトランジスタＱＮ１１のゲート・ソース間電圧ＶＧＳ 以上に設定された状態となる。非飽和状態で動作する第１のｐチャネルＭＩＳトランジスタＱＰ２１のドレイン・ソース間電圧VDS、高位電源ＶDDの電圧から調整電圧Ｖcを減算した電圧（第１のｐチャネルＭＩＳトランジスタＱＰ２１のゲート・ソース間電圧）をVGSP 、利得係数をβとすると、第１のｐチャネルＭＩＳトランジスタＱＰ２１のドレイン・ソース間に流れる電流ＩDSは、
ＩDS=β((VGSP-ＶthP)VDS-(1/2)VDS2 )        ・・・・・（１）
で表される。又、ｐチャネルＭＩＳトランジスタＱＰ２１のオン抵抗ＲONは、
RON=1/(β(VGSP-ＶthP))                  ・・・・・（２）
で表される。
【００３２】
（ｉ）  第１トランジスタのゲート閾値電圧Ｖthで通常に動作する場合：
時刻ｔ１において、図５（ａ）に示す入力信号Ｓｉnの電圧は上昇を開始する。時刻ｔ３において、入力信号Ｓｉnの電圧がｎチャネルＭＩＳトランジスタのゲート閾値電圧Ｖthに達すると、図５（ｂ）に示す第１トランジスタ（第１のｎチャネルＭＩＳトランジスタ）ＱＮ２１の出力波形Ｓ１の電圧は、上昇を開始する。時刻ｔ５において、第１のｎチャネルＭＩＳトランジスタＱＮ２１の出力波形Ｓ１の電圧が第１のｎチャネルＭＩＳトランジスタＱＮ２１のゲート閾値電圧Ｖthに達すると、第２のｎチャネルＭＩＳトランジスタＱＮ２２の出力波形の電圧は上昇を開始する。時刻ｔ６〜ｔ７において、図５（ａ）に示す入力信号Ｓｉnの電圧は、ハイレベルの定常状態に移行する。時刻ｔ７において、図５（ａ）に示す入力信号Ｓｉnの電圧は、下降を開始する。時刻ｔ９において、図５（ａ）に示す入力信号Ｓｉnの電圧が第１のｎチャネルＭＩＳトランジスタＱＮ２１のゲート閾値電圧Ｖthに達すると、図５（ｂ）に示す第１のｎチャネルＭＩＳトランジスタＱＮ２１の出力波形Ｓ１の電圧は下降を開始する。時刻ｔ１１において、第１のｎチャネルＭＩＳトランジスタＱＮ２１の出力波形Ｓ１の電圧がｎチャネルＭＩＳトランジスタのゲート閾値電圧Ｖthに達すると、第２のｎチャネルＭＩＳトランジスタＱＮ２２の出力波形の電圧は下降を開始する。
【００３３】
(ii)  第１トランジスタのゲート閾値電圧ＶthがＶthaまで下降した場合：
第１トランジスタ（ｎチャネルＭＩＳトランジスタ）ＱＮ２１のゲート閾値電圧Ｖthが下がり、下降閾値電圧Ｖthaになれば、電圧調整回路２の電圧調整トランジスタ（ｎチャネルＭＩＳトランジスタ）ＱＮ１１のゲート閾値電圧Ｖthも下がり、下降閾値電圧Ｖthaになる。ｎチャネルＭＩＳトランジスタＱＮ２１のゲート閾値電圧ＶthとｎチャネルＭＩＳトランジスタＱＮ１１のゲート閾値電圧Ｖthとは等しく設定され、その特性も等しいからである。ｎチャネルＭＩＳトランジスタのゲート・ソース間電圧ＶＧＳは、ｎチャネルＭＩＳトランジスタのゲート閾値電圧Ｖthによって決まるので、ｎチャネルＭＩＳトランジスタＱＮ１１のゲート閾値電圧Ｖthが下がれば、電圧調整トランジスタＱＮ１１の電圧降下は小さくなる。すると、非飽和状態で動作する第１のｐチャネルＭＩＳトランジスタＱＰ２１のゲート・ソース間電圧をVGSP が下がり、式（１）から分かるように、第１のｐチャネルＭＩＳトランジスタＱＰ２１のドレイン・ソース間に流れる電流ＩDSが減少する。
【００３４】
時刻ｔ１において、図５（ａ）に示す入力信号Ｓｉnの電圧は上昇を開始する。時刻ｔ２において、入力信号Ｓｉnの電圧が第１のｎチャネルＭＩＳトランジスタＱＮ２１の下降閾値電圧Ｖthaに達すると、図５（ｃ）に示す第１のｎチャネルＭＩＳトランジスタＱＮ２１の出力波形Ｓ１の電圧は、上昇を開始する。時刻ｔ５において、第１のｎチャネルＭＩＳトランジスタＱＮ２１の出力波形Ｓ１の電圧が第２のｎチャネルＭＩＳトランジスタＱＮ２２の下降閾値電圧Ｖthaに達すると、第２のｎチャネルＭＩＳトランジスタＱＮ２２の出力波形の電圧は上昇を開始する。時刻ｔ６〜ｔ７において、図５（ａ）に示す入力信号Ｓｉnの電圧は、ハイレベルの定常状態に移行する。時刻ｔ７において、図５（ａ）に示す入力信号Ｓｉnの電圧は、下降を開始する。時刻ｔ９において、図５（ａ）に示す入力信号Ｓｉnの電圧が第１のｎチャネルＭＩＳトランジスタＱＮ２１の下降閾値電圧Ｖthaに達すると、図５（ｃ）に示す第１のｎチャネルＭＩＳトランジスタＱＮ２１の出力波形Ｓ１の電圧は下降を開始する。時刻ｔ１１において、第１のｎチャネルＭＩＳトランジスタＱＮ２１の出力波形Ｓ１の電圧が第２のｎチャネルＭＩＳトランジスタＱＮ２２の下降閾値電圧Ｖthaに達すると、第２のｎチャネルＭＩＳトランジスタＱＮ２２の出力波形の電圧は下降を開始する。
【００３５】
一方、従来のタイミング調整回路では、第１のｎチャネルＭＩＳトランジスタＱＮ２１による遅延時間は、図５（ｄ）に示すように、ｎチャネルＭＩＳトランジスタのゲート閾値電圧がＶthである場合と比較してΔｔ短くなってしまうので、最後段のインバータの出力端子から出力されるスイッチング波形の遅延時間も、短くなり誤動作の原因となる。
【００３６】
これに対し、図４に示したタイミング調整回路では、式（１）に示すように、ｎチャネルＭＩＳトランジスタＱＮ２１のゲート閾値電圧Ｖthの下降は、電流源となる第１のｐチャネルＭＩＳトランジスタＱＰ２１の電流を減少させ、図５（ｃ）に示すように、時刻ｔ２からの出力波形Ｓ１の電圧上昇の傾きを、図５（ｂ）に示す場合に比し、小さく出来るので、遅延時間の変化が抑制される。第１のｐチャネルＭＩＳトランジスタＱＰ２１と同様に、第２〜第ｎのｐチャネルＭＩＳトランジスタＱＰ２２〜ＱＰ２ｎも電流を減少させ、出力波形Ｓ２〜Ｓｎの電圧上昇の傾きを小さく出来るので、遅延時間の変動誤差は小さくなる。
【００３７】
このように、ｐチャネルＭＩＳトランジスタＱＰ２１〜ＱＰ２ｎに流れる電流ＩDSは、温度変化によって変動する調整電圧Ｖcに合わせて設定される。したがって、例えば、温度変化によりｎチャネルＭＩＳトランジスタＱＮ２１〜ＱＮ２ｎのゲート閾値電圧Ｖthが、それぞれ小さくなった場合、ｐチャネルＭＩＳトランジスタＱＰ２１〜ＱＰ２ｎに流れる電流ＩDS は、それぞれ減少されるので、ｎチャネルＭＩＳトランジスタＱＮ２１〜ＱＮ２ｎのゲート閾値電圧Ｖthと、ｐチャネルＭＩＳトランジスタＱＰ２１〜ＱＰ２ｎに流れる電流ＩDS は相補的に変動するので温度変化による影響を受けなくなる。
【００３８】
(iii)  第１トランジスタのゲート閾値電圧ＶthがＶthbまで上昇した場合：
第１トランジスタ（ｎチャネルＭＩＳトランジスタ）ＱＮ２１のゲート閾値電圧Ｖthが上がり、下降閾値電圧Ｖthbになれば、電圧調整回路２のｎチャネルＭＩＳトランジスタＱＮ１１のゲート閾値電圧Ｖthも上がり、下降閾値電圧Ｖthbになる。ｎチャネルＭＩＳトランジスタＱＮ１１のゲート閾値電圧Ｖthが上がれば、電圧調整トランジスタＱＮ１１の電圧降下は大きくなる。すると、式（１）から分かるように、第１のｐチャネルＭＩＳトランジスタＱＰ２１のドレイン・ソース間に流れる電流ＩDSが増大する。
【００３９】
時刻ｔ１において、図５（ａ）に示す入力信号Ｓｉnの電圧は上昇を開始する。時刻ｔ４において、入力信号Ｓｉnの電圧が第１のｎチャネルＭＩＳトランジスタＱＮ２１の上昇閾値電圧Ｖthbに達すると、図５（ｅ）に示す第１のｎチャネルＭＩＳトランジスタＱＮ２１の出力波形Ｓ１の電圧は、上昇を開始する。時刻ｔ５において、第１のｎチャネルＭＩＳトランジスタＱＮ２１の出力波形Ｓ１の電圧が第１のｎチャネルＭＩＳトランジスタＱＮ２１の上昇閾値電圧Ｖthbに達すると、第２のｎチャネルＭＩＳトランジスタＱＮ２２の出力波形の電圧は上昇を開始する。時刻ｔ６〜ｔ７において、図５（ａ）に示す入力信号Ｓｉnの電圧は、ハイレベルの定常状態に移行する。時刻ｔ７において、図５（ａ）に示す入力信号Ｓｉnの電圧は、下降を開始する。時刻ｔ９において、図５（ａ）に示す入力信号Ｓｉnの電圧が第１のｎチャネルＭＩＳトランジスタＱＮ２１の上昇閾値電圧Ｖthbに達すると、図５（ｅ）に示す第１のｎチャネルＭＩＳトランジスタＱＮ２１の出力波形Ｓ１の電圧は下降を開始する。時刻ｔ１１において、第１のｎチャネルＭＩＳトランジスタＱＮ２１の出力波形Ｓ１の電圧が第１のｎチャネルＭＩＳトランジスタＱＮ２１のゲート閾値電圧Ｖthに達すると、第２のｎチャネルＭＩＳトランジスタＱＮ２２の出力波形の電圧は下降を開始する。
【００４０】
従来のタイミング調整回路では、第１のｎチャネルＭＩＳトランジスタＱＮ２１による遅延時間は、図５（ｆ）に示すように、第１のｎチャネルＭＩＳトランジスタＱＮ２１のゲート閾値電圧がＶthである場合と比較してΔｔ長くなってしまうので、最後段のインバータの出力端子から出力されるスイッチング波形の遅延時間も、長くなり誤動作の原因となる。  これに対し、図４に示したタイミング調整回路では、式（１）に示すように、ｎチャネルＭＩＳトランジスタＱＮ２１のゲート閾値電圧Ｖthの上昇は、電流源となる第１のｐチャネルＭＩＳトランジスタＱＰ２１の電流を増大させ、図５（ｅ）に示すように、時刻ｔ４からの出力波形Ｓ１の電圧上昇の傾きを、図５（ｂ）に示す場合に比し、大きく出来るので、遅延時間の変化が抑制される。第１のｐチャネルＭＩＳトランジスタＱＰ２１と同様に、第２〜第ｎのｐチャネルＭＩＳトランジスタＱＰ２２〜ＱＰ２ｎも電流を増大させ、出力波形Ｓ２〜Ｓｎの電圧上昇の傾きを大きく出来るので、遅延時間の変動誤差は小さくなる。
【００４１】
このように、例えば、温度変化によりｎチャネルＭＩＳトランジスタＱＮ２１〜ＱＮ２ｎのゲート閾値電圧が、それぞれ大きくなった場合、ｐチャネルＭＩＳトランジスタＱＰ２１〜ＱＰ２ｎに流れる電流ＩDS は、それぞれ増加され、ｎチャネルＭＩＳトランジスタＱＮ２１〜ＱＮ２ｎのゲート閾値電圧Ｖthと、ｐチャネルＭＩＳトランジスタＱＰ２〜ＱＰ２ｎの電流ＩDS は相補的に変動するので、温度変化による影響を受けなくなる。
【００４２】
−高位電源の電圧変動−
以下の説明では、再びｎチャネルＭＩＳトランジスタＱＮ２１〜ＱＮ２ｎのゲート閾値電圧をＶthＮ、ｐチャネルＭＩＳトランジスタのゲート閾値電圧をＶthPと表記する。
【００４３】
高位電源の電圧をＶDD、出力負荷側の容量をＣ、利得係数をβＮとすると、ｎチャネルＭＩＳトランジスタＱＮ２１〜ＱＮ２ｎの充放電特性τＮは、
τＮ=C/(βＮ(ＶDD-ＶthＮ)  ・・・・・（３）
で表される。ここで、ｎチャネルＭＩＳトランジスタＱＮ２１〜ＱＮ２ｎの充放電時間をｔＤ は、ｔＤ≒τＮln20で表すことが出来る。したがって、高位電源の電圧ＶDDが何らかの原因で増大すれば、ｎチャネルＭＩＳトランジスタＱＮ２１〜ＱＮ２ｎのドレイン電圧が上昇し、ｎチャネルＭＩＳトランジスタＱＮ２１〜ＱＮ２ｎの充放電時間ｔＤは小さくなる。一方、電圧調整回路２の高位電源の電圧ＶDDも増大するので、調整電圧Ｖcの電圧も上昇する。この結果、式（１）に示すように、電流源となるｐチャネルＭＩＳトランジスタＱＰ２１〜ＱＰ２ｎの電流を減少させ、ｎチャネルＭＩＳトランジスタＱＮ２１〜ＱＮ２ｎの充電電流が減少する。ｎチャネルＭＩＳトランジスタＱＮ２１〜ＱＮ２ｎの充電電流が減少することは、式（３）の充放電特性τＮを増大させる傾向と等価であるので、高位電源の電圧ＶDDの増大は、ｎチャネルＭＩＳトランジスタＱＮ２１〜ＱＮ２ｎの充放電時間ｔＤの変動を相殺する。
【００４４】
逆に、高位電源の電圧ＶDDが何らかの原因で減少すれば、ｎチャネルＭＩＳトランジスタＱＮ２１〜ＱＮ２ｎのドレイン電圧が下降し、ｎチャネルＭＩＳトランジスタＱＮ２１〜ＱＮ２ｎの充放電時間ｔＤは長くなる。一方、電圧調整回路２の高位電源の電圧ＶDDも減少するので、調整電圧Ｖcの電圧も下降する。この結果、式（１）に示すように、電流源となるｐチャネルＭＩＳトランジスタＱＰ２１〜ＱＰ２ｎの電流を増大させ、ｎチャネルＭＩＳトランジスタＱＮ２１〜ＱＮ２ｎの充電電流が増大する。ｎチャネルＭＩＳトランジスタＱＮ２１〜ＱＮ２ｎの充電電流が増大することは、式（３）の充放電特性τＮを減少させる傾向と等価であるので、高位電源の電圧ＶDDの減少は、ｎチャネルＭＩＳトランジスタＱＮ２１〜ＱＮ２ｎの充放電時間ｔＤの変動を相殺する。
【００４５】
以上の説明で理解出来るように、第１の回路構成例に係るタイミング調整回路においては、ソースフォロワを使用することにより、出力インピーダンスＺが比較的低く、相互コンダクタンスｇｍが大きいため、スイッチングノイズの影響を受けにくい。更に、第１の回路構成例に係るタイミング調整回路は、定電流回路を使用しているため急激な電源電圧変動の影響も軽減出来、より安定した動作を得られる利点を有する。
【００４６】
＜第２の回路構成例＞
図６に示す第２の回路構成例に係るタイミング調整回路は、図４に示す第１の回路構成例に係るタイミング調整回路と比べて、電圧調整回路２の回路構成が異なるだけである。この電圧調整回路２は、（Ｎ−１）個縦列接続されたｎチャネルＭＩＳトランジスタＱＮ１２〜ＱＮ１Ｎと、設定抵抗Ｒ２とを備えている。図６の遅延時間調整回路１は、図４の遅延時間調整回路１と同一構成であり、遅延時間調整回路１のスイッチング回路４１を構成するｎチャネルＭＩＳトランジスタＱＮ２１〜ＱＮ２ｎと同一構造のｎチャネルＭＩＳトランジスタＱＮ１２〜ＱＮ１Ｎを電圧調整トランジスタとして、同一半導体チップ上にモノリシックに集積化しておけば、ｎチャネルＭＩＳトランジスタＱＮ２１〜ＱＮ２ｎとｎチャネルＭＩＳトランジスタＱＮ１１のゲート閾値電圧ＶthＮの温度特性の傾向は等しくなる。設定抵抗Ｒ２は、図４に示した第１の回路構成例に係るタイミング調整回路の設定抵抗Ｒ1と同じ機能であり、その抵抗値は、設定抵抗Ｒ1と同じか、又は異なる。
【００４７】
縦列接続の最下位に位置するｎチャネルＭＩＳトランジスタＱＮ１２のソースは、設定抵抗Ｒ２を介して低位電源ＶSSと接続され、縦列接続の最上位に位置するｎチャネルＭＩＳトランジスタＱＮ１Ｎのドレインは、高位電源ＶDDに接続されている。ｎチャネルＭＩＳトランジスタＱＮ１２のソースと設定抵抗Ｒ２との接続ノードの電位が、調整電圧Ｖcの電位をなす。
【００４８】
図６に示すタイミング調整回路の動作は、図４に示した第１の回路構成例に係るタイミング調整回路の動作と、基本的には、同じであるので重複した説明は省略する。但し、第２の回路構成例に係るタイミング調整回路においては、電圧調整回路２に、（Ｎ−１）個縦列接続されたｎチャネルＭＩＳトランジスタＱＮ１２〜ＱＮ１Ｎを用いているので、第１の回路構成例に係るタイミング調整回路に比し、よりｎチャネルＭＩＳトランジスタＱＮ２１〜ＱＮ２ｎのそれぞれのゲート閾値電圧ＶthＮの変動に対して、調整電圧Ｖcの電圧の変動が（Ｎ−１）倍に増幅される。このため、第１の回路構成例に係るタイミング調整回路に比し、よりｐチャネルＭＩＳトランジスタＱＰ２１〜ＱＰ２ｎに流れる電流ＩDS の変化が顕著になり、ｎチャネルＭＩＳトランジスタＱＮ２１〜ＱＮ２ｎのゲート閾値電圧ＶthＮの変動に対して、効率的な負帰還型の制御をすることにより、信頼性の高い動作が可能になる。
【００４９】
第１の回路構成例に係るタイミング調整回路と同様に、第２の回路構成例に係るタイミング調整回路においては、ソースフォロワを使用することにより、出力インピーダンスＺが比較的低く、相互コンダクタンスｇｍが大きいため、スイッチングノイズの影響を受けにくい。更に、第２の回路構成例に係るタイミング調整回路は、定電流回路を使用しているため急激な電源電圧変動の影響も軽減出来、より安定した動作を得られる利点を有する。
【００５０】
＜第３の回路構成例＞
図７に示す第３の回路構成例に係るタイミング調整回路は、図４に示した第１の回路構成例に係るタイミング調整回路と比べて、電圧調整回路２の回路構成が異なるだけであり、遅延時間調整回路１は、図４の遅延時間調整回路１と同一構成である。この電圧調整回路２は、ｎチャネルＭＩＳトランジスタＱＮ３１と、設定抵抗Ｒ３と、キャパシタＣとを備えている。設定抵抗Ｒ３は、図４に示した第１の回路構成例に係るタイミング調整回路の設定抵抗Ｒ1と同じ機能であり、その抵抗値は、設定抵抗Ｒ1と同じか、又は異なる。ｎチャネルＭＩＳトランジスタＱＮ３１のソースは、設定抵抗Ｒ３を介して低位電源ＶSSと接続され、そのドレインは、高位電源ＶDD子に接続されている。又、ドレインとゲートは接続されている。キャパシタＣは、設定抵抗Ｒ３と並列に接続されている。ｎチャネルＭＩＳトランジスタＱＮ３１のソースと設定抵抗Ｒ３（及びキャパシタＣ）との接続ノードの電位が、調整電圧Ｖcの電位をなす。
【００５１】
図７に示すタイミング調整回路の動作は、図４に示した第１の回路構成例に係るタイミング調整回路の動作と同じであるが、キャパシタＣの作用により、調整電圧Ｖcの電位を、より安定させることが出来る。又、第１及び第２の回路構成例に係るタイミング調整回路と同様に、第３の回路構成例に係るタイミング調整回路においては、ソースフォロワを使用することにより、出力インピーダンスＺが比較的低く、相互コンダクタンスｇｍが大きいため、スイッチングノイズの影響を受けにくい。更に、第３の回路構成例に係るタイミング調整回路は、定電流回路を使用しているため急激な電源電圧変動の影響も軽減出来、より安定した動作を得られる利点を有する。
【００５２】
＜第４の回路構成例＞
図８に示す第４の回路構成例に係るタイミング調整回路は、図４に示した第１の回路構成例に係るタイミング調整回路と比べて、電圧調整回路２の回路構成が異なるだけであり、遅延時間調整回路１は、図４の遅延時間調整回路１と同一構成である。この電圧調整回路２は、ｐチャネルＭＩＳトランジスタＱＰ１１と、設定抵抗Ｒ４とを備えている。設定抵抗Ｒ４は、図４に示した第１の回路構成例に係るタイミング調整回路の設定抵抗Ｒ1と同じ機能であり、その抵抗値は、設定抵抗Ｒ1と同じか、又は異なる。ｐチャネルＭＩＳトランジスタＱＰ１１のドレインは、設定抵抗Ｒ４を介して低位電源ＶSSと接続され、そのソースは、高位電源ＶDDに接続されている。又、ドレインとゲートは接続されている。
【００５３】
ｐチャネルＭＩＳトランジスタＱＰ１１のドレインと設定抵抗Ｒ４との接続ノードの電位が、調整電圧Ｖcの電位をなす。
【００５４】
図８に示すタイミング調整回路の動作は、図４に示した第１の回路構成例に係るタイミング調整回路の動作と同じである。但し、調整電圧Ｖcの電位は、ｐチャネルＭＩＳトランジスタＱＰ１１の作用により決定される。そして、第１〜第３の回路構成例に係るタイミング調整回路と同様に、第４の回路構成例に係るタイミング調整回路においては、ソースフォロワを使用することにより、出力インピーダンスＺが比較的低く、相互コンダクタンスｇｍが大きいため、スイッチングノイズの影響を受けにくい。更に、第４の回路構成例に係るタイミング調整回路は、定電流回路を使用しているため急激な電源電圧変動の影響も軽減出来、より安定した動作を得られる利点を有する。
【００５５】
（第２の実施の形態）
図９に示すように、本発明の第２の実施の形態に係るタイミング調整回路は、第１の実施の形態に係るタイミング調整回路と同様に、高位電源（第１電源）ＶDDと低位電源（第２電源）ＶSSととの間に接続され、入力信号Ｓｉnのタイミング調整を行って出力信号Ｓoutとして出力するタイミング調整回路である。即ち、第２の実施の形態に係るタイミング調整回路は、第１トランジスタを有し、入力信号Ｓｉnとなるパルスを第１トランジスタのゲートに与え、第１トランジスタにより一定の遅延時間を得る遅延時間調整回路１と、第１トランジスタのゲート閾値電圧の変動及び高位電源ＶDDと低位電源ＶSS間の電圧の変動による遅延時間の変動を負帰還制御するに必要な調整電圧Ｖcを、遅延時間調整回路１から得て、生成する電圧調整回路（電源調整手段）２とを備える。そして、電圧調整回路２が出力する調整電圧Ｖcにより、一定の遅延時間を制御する点では、図９に示す第１の実施の形態に係る遅延時間調整回路１と同様であるが、スイッチング回路４１と定電流回路４２とは、第１の実施の形態に係る遅延時間調整回路１とは、上下逆の関係で、高位電源（第１電源）ＶDDと低位電源（第２電源）ＶSSとの間に直列に接続されている。即ち、スイッチング回路４１の電源端子が高位電源（第１電源）ＶDDに接続され、定電流回路４２の電源端子が低位電源（第２電源）ＶSSに接続された構成である。なお、「第１トランジスタ」とは、後述する図１０の第１のｐチャネルＭＩＳトランジスタＱＰ２１が該当する。
【００５６】
電圧調整回路２から出力される調整電圧Ｖcが、定電流回路４２に、入力信号Ｓｉnがスイッチング回路４１に、それぞれ入力される点では、第１の実施の形態に係るタイミング調整回路と同様であり、スイッチング回路４１と定電流回路４２との接続ノードから、出力信号Ｓoutが出力される点でも、第１の実施の形態に係るタイミング調整回路と同様である。  
図１０に、本発明の第２の実施の形態に係るタイミング調整回路の具体的な回路構成例を示すが、調整電圧出力端子５１ｂを有する電圧調整回路２と、調整電圧出力端子５１ｂの出力側に接続された調整電圧入力端子５２ｅ、入力信号Ｓｉnが入力される信号入力端子５２ｂ、及び一定時間遅延された出力信号Ｓoutが出力される信号出力端子５２ｃとを有する遅延時間調整回路１とを備えている。
【００５７】
電圧調整回路２は、高位電源ＶDDに接続された設定抵抗Ｒ５と、この設定抵抗Ｒ５にドレイン端子が、低位電源ＶSSにソース端子及びゲート端子がそれぞれ接続された電圧調整トランジスタ（ｐチャネルＭＩＳトランジスタ）ＱＰ１２とを備える。設定抵抗Ｒ５とｐチャネルＭＩＳトランジスタＱＰ１２との接続ノードが、調整電圧出力端子５１ｂに接続されている。
【００５８】
遅延時間調整回路１を構成するソースフォロワ回路Ｓ２１〜Ｓ２ｎは、ｐチャネルＭＩＳトランジスタＱＰ２１〜ＱＰ２ｎ、及びこれらと対をなすｎチャネルＭＩＳトランジスタＱＮ２１〜ＱＮ２ｎとを備えているが、図９のブロック図と同様に、調整電圧入力端子５２ｅに接続された定電流回路４２と、信号入力端子５２ｂに接続されたスイッチング回路４１とを備えている。遅延時間調整回路１として、ソースフォロワ回路Ｓ２１〜Ｓ２ｎを備えている点では、一見、第１の実施の形態に係る遅延時間調整回路１と類似であるが、段間の接続関係が異なる。即ち、スイッチング回路４１は、高位電源ＶDDに接続されたソース端子、及び信号入力端子５２ｂに接続されたゲート端子とを有する第１のｐチャネルＭＩＳトランジスタＱＰ２１と、高位電源ＶDDに接続されたソース端子、及び第１のｐチャネルＭＩＳトランジスタＱＰ２１のドレイン端子に接続されたゲート端子とを有する第２のｐチャネルＭＩＳトランジスタＱＰ２２と、・・・・・、高位電源ＶDDに接続されたソース端子、及び第（ｎ−１）のｐチャネルＭＩＳトランジスタＱＰ２１のドレイン端子に接続されたゲート端子とを有する第ｎのｐチャネルＭＩＳトランジスタＱＰ２ｎとを備えている。第１〜第ｎのｐチャネルＭＩＳトランジスタＱＰ２１〜ＱＰ２ｎの接続段数は、どれだけの遅延時間を要するかにより定められる。又、第１〜第ｎのｐチャネルＭＩＳトランジスタＱＰ２１〜ＱＰ２ｎの接続段数は、同相出力する場合には偶数段となる。
【００５９】
一方、定電流回路４２は、第１のｐチャネルＭＩＳトランジスタＱＰ２１のドレイン端子に接続されたドレイン端子、調整電圧入力端子５２ｅに接続されたゲート端子、及び低位電源ＶSSに接続されたソース端子とを有する第１のｎチャネルＭＩＳトランジスタＱＮ２１と、第２のｐチャネルＭＩＳトランジスタＱＰ２２のドレイン端子に接続されたドレイン端子、調整電圧入力端子５２ｅに接続されたゲート端子、及び低位電源ＶSSに接続されたソース端子とを有する第２のｎチャネルＭＩＳトランジスタＱＮ２２と、・・・・・、第ｎのｐチャネルＭＩＳトランジスタＱＰ２ｎのドレイン端子に接続されたドレイン端子、調整電圧入力端子５２ｅに接続されたゲート端子、及び低位電源ＶSSに接続されたソース端子とを有する第ｎのｎチャネルＭＩＳトランジスタＱＮ２ｎとを備えている。
【００６０】
図１０に示すｎ段のソースフォロワ回路Ｓ１１〜Ｓ１ｎの最終段に位置するソースフォロワ回路Ｓ１ｎの出力Ｓｎは、回路全体の出力信号Ｓoutをなす。
【００６１】
電圧調整回路２を構成する設定抵抗Ｒ５は、固定抵抗器又は可変抵抗器のいずれであってもよい。電圧調整回路２を構成するｐチャネルＭＩＳトランジスタＱＰ１２、及びソースフォロワ回路Ｓ１１〜Ｓ１ｎを構成するｐチャネルＭＩＳトランジスタＱＰ２１〜ＱＰ２ｎのゲート閾値電圧は、全て等しいものとする。以下、このゲート閾値電圧をＶthPとする。例えば、温度変化によりｐチャネルＭＩＳトランジスタのゲート閾値電圧ＶthPは変動することが知られているが、ｐチャネルＭＩＳトランジスタＱＰ２１〜ＱＰ２ｎと同一構造のｐチャネルＭＩＳトランジスタＱＰ１２とを、同一半導体チップ上にモノリシックに集積化しておけば、ｐチャネルＭＩＳトランジスタＱＰ２１〜ＱＰ２ｎとｐチャネルＭＩＳトランジスタＱＰ１２のゲート閾値電圧ＶthPの温度特性は等しくなる。又、ソースフォロワ回路Ｓ１１〜Ｓ１ｎを構成するｎチャネルＭＩＳトランジスタＱＮ２１〜ＱＮ２ｎのゲート閾値電圧は、全て等しいものとする。以下、このゲート閾値電圧をＶthNとする。なお、電圧調整回路２を構成する設定抵抗Ｒ1は、モノリシック集積化構造を採用する場合は、拡散抵抗、ポリシリコン抵抗、金属薄膜抵抗等、周知の半導体集積回路の抵抗形成技術が採用可能である。
【００６２】
図１０に示す電圧調整回路は、調整電圧出力端子５１ｂから高位電源ＶDDの電圧からｐチャネルＭＩＳトランジスタＱＰ１２のゲート・ソース間電圧ＶＧＳだけ降下した調整電圧Ｖc2を出力する。又、調整電圧Ｖc2の値は、ｎチャネルＭＩＳトランジスタＱＮ２１のゲート・ソース間電圧ＶＧＳ以上であるものとして模式的に説明する。高位電源ＶDDの電圧からｐチャネルＭＩＳトランジスタＱＰ１２のゲート・ソース間電圧ＶＧＳを減算した調整電圧Ｖc2は、設定抵抗Ｒ５の一端に印加される。設定抵抗Ｒ５には、調整電圧Ｖc2と低位電源ＶSSの電圧の差分電圧を設定抵抗Ｒ５の抵抗値で除算した電流が流れる。調整電圧Ｖc2は、調整電圧入力端子５２ｅを介して第１のｎチャネルＭＩＳトランジスタＱＮ２１のゲート端子に入力される。但し、第１のｎチャネルＭＩＳトランジスタＱＮ２１は、非飽和状態で動作するように設定されているものとして説明する。具体的には、第１のｎチャネルＭＩＳトランジスタＱＮ２１のゲート閾値電圧ＶthNが、ｎチャネルＭＩＳトランジスタＱＮ２１のゲート・ソース間電圧ＶＧＳ 以上に設定された状態となる。
【００６３】
(ｉ)  第１トランジスタのゲート閾値電圧Ｖthが下降した場合：
第１トランジスタ（ｐチャネルＭＩＳトランジスタ）ＱＰ２１のゲート閾値電圧ＶthPが下がれば、電圧調整回路２のｐチャネルＭＩＳトランジスタＱＰ１２のゲート閾値電圧ＶthPも下がる。ｐチャネルＭＩＳトランジスタＱＰ２１のゲート閾値電圧ＶthPとｐチャネルＭＩＳトランジスタＱＰ１２のゲート閾値電圧ＶthPとは等しく設定され、その特性も等しいからである。ｐチャネルＭＩＳトランジスタのゲート・ソース間電圧ＶＧＳは、ｐチャネルＭＩＳトランジスタのゲート閾値電圧ＶthPによって決まるので、ｐチャネルＭＩＳトランジスタＱＰ２１のゲート閾値電圧Ｖthが下がれば、電圧調整トランジスタＱＰ１２の電圧降下は小さくなる。すると、非飽和状態で動作する第１のｎチャネルＭＩＳトランジスタＱＮ２１のゲート・ソース間電圧をVGSP が下がり、第１のｎチャネルＭＩＳトランジスタＱＮ２１のドレイン・ソース間に流れる電流ＩDSが減少する。
【００６４】
即ち、ｐチャネルＭＩＳトランジスタＱＰ２１のゲート閾値電圧ＶthPの下降は、電流源となる第１のｎチャネルＭＩＳトランジスタＱＮ２１の電流を減少させ、図５（ｃ）に示したと同様に、時刻ｔ２からの出力波形Ｓ１の電圧上昇の傾きを小さく出来るので、遅延時間の変化が抑制される。第１のｎチャネルＭＩＳトランジスタＱＮ２１と同様に、第２〜第ｎのｎチャネルＭＩＳトランジスタＱＮ２２〜ＱＮ２ｎも電流を減少させ、それぞれの段の出力波形の電圧上昇の傾きを小さく出来るので、遅延時間の変動誤差は小さくなる。
【００６５】
このように、ｐチャネルＭＩＳトランジスタＱＰ２１〜ＱＰ２ｎに流れる電流ＩDSは、温度変化によって変動する調整電圧Ｖc2に合わせて設定される。したがって、例えば、温度変化によりｐチャネルＭＩＳトランジスタＱＰ２１〜ＱＰ２ｎのゲート閾値電圧ＶthPが、それぞれ小さくなった場合、ｎチャネルＭＩＳトランジスタＱＮ２１〜ＱＮ２ｎに流れる電流ＩDS は、それぞれ減少されるので、ｐチャネルＭＩＳトランジスタＱＰ２１〜ＱＰ２ｎのゲート閾値電圧ＶthPと、ｎチャネルＭＩＳトランジスタＱＮ２１〜ＱＮ２ｎに流れる電流ＩDS は相補的に変動するので温度変化による影響を受けなくなる。
【００６６】
(ii)  第１トランジスタのゲート閾値電圧Ｖthが上昇した場合：
第１トランジスタ（ｐチャネルＭＩＳトランジスタ）ＱＰ２１のゲート閾値電圧ＶthPが上がれば、電圧調整回路２のｐチャネルＭＩＳトランジスタＱＰ１２のゲート閾値電圧ＶthPも上がる。ｐチャネルＭＩＳトランジスタＱＰ１２のゲート閾値電圧ＶthPが上がれば、電圧調整トランジスタＱＰ１２の電圧降下は大きくなる。すると、第１のｎチャネルＭＩＳトランジスタＱＮ２１のドレイン・ソース間に流れる電流ＩDSが増大する。即ち、図１０に示したタイミング調整回路では、ｐチャネルＭＩＳトランジスタＱＰ２１のゲート閾値電圧ＶthPの上昇は、電流源となる第１のｎチャネルＭＩＳトランジスタＱＮ２１の電流を増大させ、図５（ｅ）に示したと同様に、時刻ｔ４からの出力波形Ｓ１の電圧上昇の傾きを、大きく出来るので、遅延時間の変化が抑制される。第１のｎチャネルＭＩＳトランジスタＱＮ２１と同様に、第２〜第ｎのｎチャネルＭＩＳトランジスタＱＮ２２〜ＱＰ２ｎも電流を増大させ、出力波形Ｓ２〜Ｓｎの電圧上昇の傾きを大きく出来るので、遅延時間の変動誤差は小さくなる。
【００６７】
このように、例えば、温度変化によりｐチャネルＭＩＳトランジスタＱＰ２１〜ＱＰ２ｎのゲート閾値電圧が、それぞれ大きくなった場合、ｎチャネルＭＩＳトランジスタＱＮ２１〜ＱＮ２ｎに流れる電流ＩDS は、それぞれ増加され、ｐチャネルＭＩＳトランジスタＱＰ２１〜ＱＰ２ｎのゲート閾値電圧ＶthPと、ｎチャネルＭＩＳトランジスタＱＮ２１〜ＱＮ２ｎの電流ＩDS は相補的に変動するので、温度変化による影響を受けなくなる。
【００６８】
又、高位電源の電圧をＶDD、出力負荷側の容量をＣ、ｐチャネルＭＩＳトランジスタＱＰ２１〜ＱＰ２ｎの充放電時間をｔＵ  、利得係数をβＰとすると、ｐチャネルＭＩＳトランジスタＱＰ２１〜ＱＰ２ｎの充放電特性τＰは、ｔＵ≒τＰln20であることから、
τＰ=C/(βＰ(ＶDD-ＶthP)  ・・・・・（４）
で表される。ここで、ｐチャネルＭＩＳトランジスタＱＰ２１〜ＱＰ２ｎの充放電時間をｔＵ は、ｔＵ≒τＰln20で表すことが出来る。したがって、高位電源の電圧ＶDDが何らかの原因で増大すれば、ｐチャネルＭＩＳトランジスタＱＰ２１〜ＱＰ２ｎのドレイン電圧が上昇し、ｐチャネルＭＩＳトランジスタＱＰ２１〜ＱＰ２ｎの充放電時間ｔＵは小さくなる。一方、電圧調整回路２の高位電源の電圧ＶDDが増大すると、ｐチャネルＭＩＳトランジスタＱＰ１２のドレイン電流が増大し、設定抵抗Ｒ５による電圧降下が大きくなり、調整電圧Ｖc2の電圧が下降する。この結果、電流源となるｎチャネルＭＩＳトランジスタＱＮ２１〜ＱＮ２ｎの電流を減少させ、ｐチャネルＭＩＳトランジスタＱＰ２１〜ＱＰ２ｎの充電電流が減少する。ｎチャネルＭＩＳトランジスタＱＮ２１〜ＱＮ２ｎの充電電流が減少することは、式（４）の充放電特性τＰを増大させる傾向と等価であるので、高位電源の電圧ＶDDの増大は、ｐチャネルＭＩＳトランジスタＱＰ２１〜ＱＰ２ｎの充放電時間ｔＤの変動を相殺する。
【００６９】
逆に、高位電源の電圧ＶDDが何らかの原因で減少すれば、ｐチャネルＭＩＳトランジスタＱＰ２１〜ＱＰ２ｎのドレイン電圧が下降し、ｐチャネルＭＩＳトランジスタＱＰ２１〜ＱＰ２ｎの充放電時間ｔＵは長くなる。一方、電圧調整回路２の高位電源の電圧ＶDDも減少するので、調整電圧Ｖc2の電圧も上昇する。この結果、電流源となるｎチャネルＭＩＳトランジスタＱＮ２１〜ＱＮ２の電流を増大させ、ｐチャネルＭＩＳトランジスタＱＰ２１〜ＱＰ２ｎの充電電流が増大する。ｐチャネルＭＩＳトランジスタＱＰ２１〜ＱＰ２ｎの充電電流が増大することは、式（４）の充放電特性τＰを減少させる傾向と等価であるので、高位電源の電圧ＶDDの減少は、ｐチャネルＭＩＳトランジスタＱＰ２１〜ＱＰ２ｎの充放電時間ｔＵの変動を相殺する。
【００７０】
このように、  図１０に示すタイミング調整回路の動作は、図４に示した第１の実施の形態に係るタイミング調整回路の動作とほぼ同じである。但し、調整電圧Ｖc2の電位は、ｐチャネルＭＩＳトランジスタＱＰ１２の作用により決定され、この調整電圧Ｖc2の電位により、ソースフォロワ回路Ｓ２１〜Ｓ２ｎのｐチャネルＭＩＳトランジスタＱＰ２１〜ＱＰ２ｎの特性を制御して、遅延時間調整回路１の遅延時間のばらつきを軽減することが出来る。
【００７１】
第２の実施の形態のタイミング調整回路の遅延時間調整回路１は、第１の実施の形態に係る遅延時間調整回路１と同様にソースフォロワで構成さる。このため、出力インピーダンスＺが比較的低く、相互コンダクタンスｇｍが大きいため、出力信号は、スイッチングノイズの影響が軽減される。又、定電流回路４２の作用により、電源電圧の急激な変動による影響も軽減することが出来る。
【００７２】
（第３の実施の形態）
図１１に示すように、本発明の第３の実施の形態に係るタイミング調整回路は、第１及び第２の実施の形態に係るタイミング調整回路と同様に、高位電源ＶDD（第１電源）と低位電源ＶSS（第２電源）との間に接続され、入力信号Ｓｉnのタイミング調整を行って出力信号Ｓoutとして出力するタイミング調整回路であり、遅延時間調整回路１１と電圧調整回路２１とから構成されている。即ち、遅延時間調整回路１１と電圧調整回路２１とは、高位電源ＶDD（第１電源）と低位電源ＶSS（第２電源）との間に並列に接続されている。
【００７３】
遅延時間調整回路１１は、第１トランジスタ、及び第１トランジスタとは導電型の異なる第２トランジスタとを有し、入力信号Ｓｉnとなるパルスが第１トランジスタのゲートに与えられ、第１トランジスタと第２トランジスタとにより一定の遅延時間を得る（「第１トランジスタＱＰ２１」及び「第２トランジスタＱＮ３２」は図１２を用いて後述する。）。電圧調整回路２１は、第１トランジスタのゲート閾値電圧の変動及び高位電源ＶDDと低位電源ＶSS間の電圧の変動による遅延時間の変動を負帰還制御するに必要な第１調整電圧Ｖc2、及び第２トランジスタのゲート閾値電圧の変動及び高位電源ＶDDと低位電源ＶSS間の電圧の変動による遅延時間の変動を負帰還制御するに必要な第２調整電圧Ｖc1を、遅延時間調整回路１１から得て、それぞれ生成する。そして、電圧調整回路２１の出力する第１調整電圧Ｖc2及び第２調整電圧Ｖc1により、遅延時間調整回路１１中の第１トランジスタ及び第２トランジスタの動作を負帰還制御し、一定の遅延時間を得る。
【００７４】
図１２に、本発明の第３の実施の形態に係るタイミング調整回路の具体的な回路構成例を示すが、第２調整電圧出力端子５１ｃ及び第１調整電圧出力端子５１ｄを有する電圧調整回路２１と、第１調整電圧出力端子５１ｄの出力側に接続された第１調整電圧入力端子５２ｅ、第２調整電圧出力端子５１ｃの出力側に接続された第２調整電圧入力端子５２ｄ、入力信号Ｓｉnが入力される信号入力端子５２ｂ、及び一定時間遅延された出力信号Ｓoutが出力される信号出力端子５２ｃとを有する遅延時間調整回路１１とを備えている。
【００７５】
電圧調整回路２１は、（イ）ドレイン端子及びゲート端子が高位電源ＶDDに接続された第１電圧調整トランジスタ（ｎチャネルＭＩＳトランジスタ）ＱＮ１１と、ｎチャネルＭＩＳトランジスタＱＮ１１のソース端子と低位電源ＶSS間に接続された第１設定抵抗Ｒ1とからなる第１調整回路と、（ロ）高位電源ＶDDに接続された第２設定抵抗Ｒ５と、この第２設定抵抗Ｒ５にドレイン端子が、低位電源ＶSSにソース端子及びゲート端子がそれぞれ接続された第２電圧調整トランジスタ（ｐチャネルＭＩＳトランジスタ）ＱＰ１２とからなる第２調整回路との並列接続回路である。第１調整回路のｎチャネルＭＩＳトランジスタＱＮ１１のソースと第１設定抵抗Ｒ1との接続ノードは、第２調整電圧Ｖc1の出力端子をなす。第２調整回路の第２設定抵抗Ｒ５とｐチャネルＭＩＳトランジスタＱＰ１２のドレイン端子との接続ノードは、第１調整電圧Ｖc2の出力端子をなす。第１調整回路のｎチャネルＭＩＳトランジスタＱＮ１１のゲート端子は、ドレイン端子に接続されており、その接続ノードは、高位電源ＶDDに接続されている。又、ｎチャネルＭＩＳトランジスタＱＮ１１のソース端子は、第１設定抵抗Ｒ1を介して低位電源ＶSSに接続されている。第２調整回路のｐチャネルＭＩＳトランジスタＱＰ１２のゲート端子は、ソース端子に接続されており、その接続ノードは、低位電源ＶSSに接続されている。又、ｐチャネルＭＩＳトランジスタＱＰ１２のドレイン端子は、第２設定抵抗Ｒ５を介して高位電源ＶDDに接続されている。
【００７６】
遅延時間調整回路１１として、ｎ段のソースフォロワ回路を備えている点では、一見、第１及び第２の実施の形態に係る遅延時間調整回路１，１１と類似であるが、段間の接続関係が第１及び第２の実施の形態に係る遅延時間調整回路１，１１のいずれとも異なる。即ち、第３の実施の形態に係るスイッチング回路４１は、高位電源ＶDDに接続されたソース端子、及び信号入力端子５２ｂに接続されたゲート端子とを有する第１トランジスタ（第１のｐチャネルＭＩＳトランジスタ）ＱＰ２１と、定電流回路４２の一部として機能する第２のｐチャネルＭＩＳトランジスタＱＰ２２のドレイン端子に接続されたドレイン端子、第１のｎチャネルＭＩＳトランジスタＱＮ３１のドレイン端子に接続されたゲート端子、及び低位電源ＶSSに接続されたソース端子とを有する第２トランジスタ（第２のｎチャネルＭＩＳトランジスタ）ＱＮ３２と、・・・・・、高位電源ＶDDに接続されたソース端子、及び第（ｎ−２）のｐチャネルＭＩＳトランジスタＱＰ２（ｎ−２）のドレイン端子に接続されたゲート端子とを有する第（ｎ−１）のｐチャネルＭＩＳトランジスタＱＰ２（ｎ−１）と、第ｎのｐチャネルＭＩＳトランジスタＱＰ２ｎのドレイン端子に接続されたドレイン端子、第（ｎ−１）のｎチャネルＭＩＳトランジスタＰ（ｎ−１）のドレイン端子に接続されたゲート端子、及び低位電源ＶSSに接続されたソース端子とを有する第ｎのｎチャネルＭＩＳトランジスタＱＮ３ｎとを備えている。
【００７７】
一方、第３の実施の形態に係る定電流回路４２は、第１のｐチャネルＭＩＳトランジスタＱＰ２１のドレイン端子に接続されたドレイン端子、第１調整電圧入力端子５２ｅに接続されたゲート端子、及び低位電源ＶSSに接続されたソース端子とを有する第１のｎチャネルＭＩＳトランジスタＱＮ３１と、高位電源ＶDDに接続されたソース端子、及び第２調整電圧入力端子５２ｄに接続されたゲート端子とを有する第２のｐチャネルＭＩＳトランジスタＱＰ２２と、・・・・・、第（ｎ−１）のｐチャネルＭＩＳトランジスタＱＰ２（ｎ−１）のドレイン端子に接続されたドレイン端子、第１調整電圧入力端子５２ｅに接続されたゲート端子、及び低位電源ＶSSに接続されたソース端子とを有する第（ｎ−１）のｎチャネルＭＩＳトランジスタＱＮ３（ｎ−１）と、高位電源ＶDDに接続されたソース端子、及び第２調整電圧入力端子５２ｄに接続されたゲート端子とを有する第ｎのｐチャネルＭＩＳトランジスタＱＰ２ｎとを備えている。そして、図１２に示すｎ段のソースフォロワ回路の最終段に位置するソースフォロワ回路Ｓ１ｎの出力は、回路全体の出力信号Ｓoutをなす。
【００７８】
電圧調整回路２１を構成する第１電圧調整トランジスタ（ｎチャネルＭＩＳトランジスタ）ＱＮ１１、及びソースフォロワ回路Ｓ１１〜Ｓ１ｎを構成するｎチャネルＭＩＳトランジスタＱＮ２１〜ＱＮ２ｎのゲート閾値電圧は、全て等しいものとする。更に、電圧調整回路２１を構成する第２電圧調整トランジスタ（ｐチャネルＭＩＳトランジスタ）ＱＰ１２、及びソースフォロワ回路Ｓ１１〜Ｓ１ｎを構成するｐチャネルＭＩＳトランジスタＱＰ２１〜ＱＰ２ｎのゲート閾値電圧は、全て等しいものとする。ｎチャネルＭＩＳトランジスタＱＮ２１〜ＱＮ２ｎと同一構造の第１電圧調整トランジスタ（ｎチャネルＭＩＳトランジスタ）ＱＮ１１とを、同一半導体チップ上にモノリシックに集積化しておけば、ｎチャネルＭＩＳトランジスタＱＮ２１〜ＱＮ２ｎとｎチャネルＭＩＳトランジスタＱＮ１１のゲート閾値電圧ＶthＮの温度特性は等しくなる。又、ｐチャネルＭＩＳトランジスタＱＰ２１〜ＱＰ２ｎと同一構造の第２電圧調整トランジスタ（ｐチャネルＭＩＳトランジスタ）ＱＰ１２とを、同一半導体チップ上にモノリシックに集積化しておけば、ｐチャネルＭＩＳトランジスタＱＰ２１〜ＱＰ２ｎとｐチャネルＭＩＳトランジスタＱＰ１２のゲート閾値電圧ＶthPの温度特性は等しくなる。
【００７９】
なお、電圧調整回路２１を構成する第１設定抵抗Ｒ1及び第２設定抵抗Ｒ５は、固定抵抗器又は可変抵抗器のいずれであってもよいが、モノリシック集積化構造を採用する場合は、拡散抵抗、ポリシリコン抵抗、金属薄膜抵抗等、周知の半導体集積回路の抵抗形成技術を用いて、第１設定抵抗Ｒ1及び第２設定抵抗Ｒ５を形成することが可能である。
【００８０】
図１２に示す電圧調整回路２１は、第２調整電圧出力端子５１ｃから高位電源ＶDDの電圧から電圧調整トランジスタ（ｎチャネルＭＩＳトランジスタ）ＱＮ１１のゲート・ソース間電圧ＶＧＳだけ降下した第２調整電圧Ｖc1を出力し、第１調整電圧出力端子５１ｄから高位電源ＶDDの電圧からｐチャネルＭＩＳトランジスタＱＰ１２のゲート・ソース間電圧ＶＧＳだけ降下した第１調整電圧Ｖc2を出力する。第２調整電圧Ｖc1は、第２調整電圧入力端子５２ｄを介して偶数段のｐチャネルＭＩＳトランジスタＱＰ２２，ＱＰ２４，・・・・・，ＱＰ２ｎのゲート端子に入力され、第１調整電圧Ｖc2は、第１調整電圧入力端子５２ｅを介して奇数段のｎチャネルＭＩＳトランジスタＱＮ３１，ＱＮ３３，・・・・・，ＱＮ３（ｎ−１）のゲート端子に入力される。
【００８１】
本発明の第３の実施の形態に係るタイミング調整回路は、偶数段のソースフォロワ回路に対しては、第１の実施の形態に係るタイミング調整回路と同様な動作をし、奇数段のソースフォロワ回路に対しては、第２の実施の形態に係るタイミング調整回路と同様な動作をする。このように、図１２に示すタイミング調整回路の動作は、図４に示した第１の実施の形態に係るタイミング調整回路の動作と、図１０に示した第２の実施の形態に係るタイミング調整回路の動作を組み合わせた動作に該当する。第１及び第２の実施の形態に係るタイミング調整回路の動作は、既に説明した通りであるので、重複した説明を省略するが、第２調整電圧Ｖc1の電位は、ｎチャネルＭＩＳトランジスタＱＮ１１の作用により決定され、この第２調整電圧Ｖc1の電位により、ソースフォロワ回路Ｓ２１〜Ｓ２ｎの偶数段のｐチャネルＭＩＳトランジスタＱＰ２２，ＱＰ２４，・・・・・，ＱＰ２ｎの特性を制御し、第１調整電圧Ｖc2の電位は、ｐチャネルＭＩＳトランジスタＱＰ１２の作用により決定され、この第１調整電圧Ｖc2の電位により、ソースフォロワ回路Ｓ２１〜Ｓ２ｎの奇数段のｎチャネルＭＩＳトランジスタＱＮ３１，ＱＮ３３，・・・・・，ＱＮ３（ｎ−１）の特性を制御して、遅延時間調整回路１１の遅延時間のばらつきを軽減することが出来る。
【００８２】
図１３は、本発明の第３の実施の形態に係るタイミング調整回路の構成を示すブロック構成図である。図１３に示すタイミング調整回路の構成は、図３に示す第１の実施の形態に係るタイミング調整回路と、図９に示す第２の実施の形態に係るタイミング調整回路の構成を組み合わせたものであることが理解出来るであろう。図１３に示すように、遅延時間調整回路１１は、第１トランジスタを備える第１スイッチング回路４１２と、電圧調整回路２１が出力する第１調整電圧Ｖc2により、第１トランジスタに供給する出力電流が制御される第１定電流回路４２２とを備える。更に、遅延時間調整回路１１は、第１トランジスタの出力をゲートに入力して動作し、第１トランジスタとは導電型の異なる第２トランジスタを備える第２スイッチング回路４１１と、この第２トランジスタに出力電流を供給する第２定電流回路４２１とを更に備える。そして、電圧調整回路２１は、第２トランジスタのゲート閾値電圧の変動及び高位電源ＶDDと低位電源ＶSS間の電圧の変動による遅延時間の変動を負帰還制御するに必要な第２調整電圧Ｖc1を、遅延時間調整回路１１から得て生成した第２調整電圧Ｖc1により、第２定電流回路４２１の出力電流を制御する。ここで、第１のスイッチング回路４１２の第１トランジスタは、図１２に示す遅延時間調整回路１における初段のｐチャネルＭＩＳトランジスタＱＰ２１に該当し、入力信号Ｓｉnは、第１トランジスタ（初段のｐチャネルＭＩＳトランジスタ）ＱＰ２１ゲートに入力される。第２のスイッチング回路４１１の第２トランジスタは、図１２に示す遅延時間調整回路１における２段目のｎチャネルＭＩＳトランジスタＱＮ３２に該当し、第１トランジスタ（初段のｐチャネルＭＩＳトランジスタ）ＱＰ２１の出力が、第２トランジスタ（２段目のｎチャネルＭＩＳトランジスタ）ＱＮ３２のゲートに入力される。
【００８３】
第１の定電流回路４２２は、図１２に示す遅延時間調整回路１における初段のｎチャネルＭＩＳトランジスタＱＮ３１に該当し、第１調整電圧Ｖc2が初段のｎチャネルＭＩＳトランジスタＱＮ３１のゲートに入力される。第２の定電流回路４２１は、図１２に示す遅延時間調整回路１における２段目のｐチャネルＭＩＳトランジスタＱＮ２２に該当し、第２調整電圧Ｖc1が２段目のｐチャネルＭＩＳトランジスタＱＮ２２のゲートに入力される。図１３に示すように、
図４に示した第１の実施の形態に係るタイミング調整回路の動作と、図１０に示した第２の実施の形態に係るタイミング調整回路の動作を組み合わせることにより、ｐチャネルＭＩＳトランジスタと、ｎチャネルＭＩＳトランジスタの両方のゲート閾値電圧のばらつきを抑制することが出来る。
【００８４】
既に説明した第１及び第２の実施の形態に係るタイミング調整回路では、調整電圧Ｖｃの電圧値により、遅延時間調整回路１内の１種類の素子の特性しか制御出来ないが、本発明の第３の実施の形態に係るタイミング調整回路によれば、２種類の素子の特性を同時に制御出来、回路動作のバラツキ軽減効果をより高めることが出来る。
【００８５】
又、第１及び第２の実施の形態に係るタイミング調整回路の組み合わせと考えることが可能なので、第１及び第２の実施の形態に係るタイミング調整回路と同様に、第３の実施の形態に係るタイミング調整回路においては、ソースフォロワを使用することにより、出力インピーダンスＺが比較的低く、相互コンダクタンスｇｍが大きいため、スイッチングノイズの影響を受けにくい。更に、第３の実施の形態に係るタイミング調整回路は、定電流回路を使用しているため急激な電源電圧変動の影響も軽減出来、より安定した動作を得られる利点を有する。
【００８６】
（第４の実施の形態）
図１４に示すように、本発明の第４の実施の形態に係るタイミング調整回路は、出力（パルス）のタイミングを制御する遅延時間調整回路１２と、遅延時間調整回路１２の動作を調整する電圧調整回路２２とを備えている。遅延時間調整回路１２と電圧調整回路２２とは、高位電源ＶDD（第１電源）と低位電源ＶSS（第２電源）との間に並列に接続されている。入力信号Ｓｉn、及び電圧調整回路２２から出力される調整電圧Ｖcは、それぞれ遅延時間調整回路１２に入力される。又、電圧調整回路２２は、第１外部入力Ｅｘｉn1を入力する第１外部入力端子、第２外部入力Ｅｘｉn2を入力する第２外部入力端子を備える。
【００８７】
図１５は、第４の実施の形態に係るタイミング調整回路の１例としての回路構成を示す回路図である。電圧調整回路２２の構成は、第１の実施の形態に係るタイミング調整回路の電圧調整回路２の回路要素と同じであるが、第４の実施の形態に係る遅延時間調整回路１２では、高位電源ＶDDとの間に低位電源ＶSSとの間に、高位電源ＶDDから順に、高位側切り替え回路４４，定電流回路４２，スイッチング回路４１、低位側切り替え回路４３を直列に接続している。
【００８８】
高位側切り替え回路４４は、高位電源ＶDDに接続されたソース端子、及び第１外部入力端子５２ｕに接続されたゲート端子とを有する第１の上側ｐチャネルＭＩＳトランジスタＱＰ４１と、高位電源ＶDDに接続されたソース端子、及び第１外部入力端子５２ｕに接続されたゲート端子とを有する第２の上側ｐチャネルＭＩＳトランジスタＱＰ４２と、・・・・・、高位電源ＶDDに接続されたソース端子、及び第１外部入力端子５２ｕに接続されたゲート端子とを有する第ｎの上側ｐチャネルＭＩＳトランジスタＱＰ４ｎとを備えている。
【００８９】
定電流回路４２は、第１の上側ｐチャネルＭＩＳトランジスタＱＰ４１のドレイン端子に接続されたドレイン端子、調整電圧入力端子５２ａに接続されたゲート端子を有する第１の下側ｐチャネルＭＩＳトランジスタＱＰ３１と、第２の上側ｐチャネルＭＩＳトランジスタＱＰ４２のドレイン端子に接続されたドレイン端子、調整電圧入力端子５２ａに接続されたゲート端子を有する第２の下側ｐチャネルＭＩＳトランジスタＱＰ３２と、・・・・・、第ｎの上側ｐチャネルＭＩＳトランジスタＱＰ４ｎのドレイン端子に接続されたドレイン端子、調整電圧入力端子５２ａに接続されたゲート端子を有する第ｎの下側ｐチャネルＭＩＳトランジスタＱＰ３ｎとを備えている。
【００９０】
スイッチング回路４１は、第１の下側ｐチャネルＭＩＳトランジスタＱＰ３１のドレイン端子に接続されたドレイン端子、信号入力端子５２ｂに接続されたゲート端子とを有する第１の上側ｎチャネルＭＩＳトランジスタＱＮ３１と、第２の下側ｐチャネルＭＩＳトランジスタＱＰ３２のドレイン端子に接続されたドレイン端子、第１の上側ｎチャネルＭＩＳトランジスタＱＮ３１のドレイン端子に接続されたゲート端子とを有する第２の上側ｎチャネルＭＩＳトランジスタＱＮ３２と、・・・・・、第ｎの下側ｐチャネルＭＩＳトランジスタＱＰ３ｎのドレイン端子に接続されたドレイン端子、第（ｎ−１）のｎチャネルＭＩＳトランジスタＰ３（ｎ−１）のドレイン端子に接続されたゲート端子とを有する第ｎの上側ｎチャネルＭＩＳトランジスタＱＮ３ｎとを備えている。
【００９１】
低位側切り替え回路４３は、第１の上側ｎチャネルＭＩＳトランジスタＱＮ３１のソース端子に接続されたドレイン端子、第２外部入力端子５２ｖに接続されたゲート端子、及び低位電源ＶSSに接続されたソース端子とを有する第１の下側ｎチャネルＭＩＳトランジスタＱＮ４１と、第２の上側ｎチャネルＭＩＳトランジスタＱＮ３２のソース端子に接続されたドレイン端子、第２外部入力端子５２ｖに接続されたゲート端子、及び低位電源ＶSSに接続されたソース端子とを有する第２の下側ｎチャネルＭＩＳトランジスタＱＮ４２と、・・・・・、第ｎの上側ｎチャネルＭＩＳトランジスタＱＮ３ｎのソース端子に接続されたドレイン端子、第２外部入力端子５２ｖに接続されたゲート端子、及び低位電源ＶSSに接続されたソース端子とを有する第ｎの下側ｎチャネルＭＩＳトランジスタＱＮ４ｎとを備えている。
【００９２】
第４の実施の形態に係る遅延時間調整回路１２全体の入力信号Ｓｉnは、信号入力端子５２ｂを介して第１の上側ｎチャネルＭＩＳトランジスタＱＮ３１のゲートに入力されている。又、第ｎの下側ｐチャネルＭＩＳトランジスタＱＰ３ｎと第ｎの上側ｎチャネルＭＩＳトランジスタＱＮ３ｎの接続ノードであるｎ段目のソースフォロワ回路の出力信号が回路全体の出力信号Ｓoutとして、信号出力端子５２ｃから出力される。
【００９３】
図１５に示す第４の実施の形態に係るタイミング調整回路の動作は、第１の回路構成例に係るタイミング調整回路の動作に加え、外部回路から第１外部入力Ｅｘｉn1及び第２外部入力Ｅｘｉn2を入力することにより、高位側切り替え回路４４を構成する上側ｐチャネルＭＩＳトランジスタＱＰ４１〜ＱＰ４ｎ、及び、低位側切り替え回路４３を構成する下側ｎチャネルＭＩＳトランジスタＱＮ４１〜ＱＮ４ｎの各々の作用により、ｎ段のソースフォロワ回路の動作を停止させることが出来る。このため、第４の実施の形態に係る遅延時間調整回路１２よれば、外部から信号を切り替えることにより、遅延時間調整回路１２の動作を停止させることが出来るため、遅延時間調整回路１２を使用しない場合の消費電流を削減することが出来る。
【００９４】
更に、第１の実施の形態に係るタイミング調整回路と同様に、第４の実施の形態に係るタイミング調整回路においては、ソースフォロワを使用することにより、出力インピーダンスＺが比較的低く、相互コンダクタンスｇｍが大きいため、スイッチングノイズの影響を受けにくい。更に、第４の実施の形態に係るタイミング調整回路は、定電流回路を使用しているため急激な電源電圧変動の影響も軽減出来、より安定した動作を得られる利点を有する。
【００９５】
（その他の実施の形態）
上記のように、本発明は第１〜第４の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００９６】
既に述べた第１〜第４の実施の形態の説明においては、説明を簡略にするために、ｎチャネルＭＩＳトランジスタのゲート閾値電圧は、全て等しいものとし、又、ｐチャネルＭＩＳトランジスタのゲート閾値電圧も全て等しいものとしたが、これらトランジスタのゲート閾値電圧に多少のばらつきがあっても差し支えがなく、このような場合にも第１〜第４の実施の形態に係るタイミング調整回路の適用が可能である。
【００９７】
又、第１〜第４の実施の形態に係るタイミング調整回路において、設定抵抗Ｒ1〜Ｒ５を可変抵抗とすることにより、回路の動作特性を調節することが可能である。
【００９８】
更に、第１〜第４の実施の形態に係るタイミング調整回路はＭＩＳトランジスタを用いるとして説明した。周知のようにＭＩＳトランジスタは、ＭＯＳトランジスタを含む概念であるが、第１〜第４の実施の形態に係るタイミング調整回路は、より一般には高電子移動度トランジスタ（ＨＥＭＴ）等の絶縁ゲート型トランジスタ又は絶縁ゲート型トランジスタ類似のトランジスタ等を含む、電流−電圧特性に閾値特性を有する種々のトランジスタを使用しても構成することが出来る。
【００９９】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【０１００】
【図１】本発明の第１の実施の形態に係るタイミング調整回路の構成例を示すブロック構成図である。
【図２】第１の実施の形態に係るタイミング調整回路の電圧調整回路の構成例を示すブロック構成図である。
【図３】第１の実施の形態に係るタイミング調整回路の遅延時間調整回路の構成例を示すブロック構成図である。
【図４】第１の実施の形態の第１の回路構成例に係るタイミング調整回路の回路構成を具体的に示す回路図である。
【図５】図４に示したタイミング調整回路の動作を説明するタイミングチャートである。
【図６】第１の実施の形態の第２の回路構成例に係るタイミング調整回路の回路構成を示す回路図である。
【図７】第１の実施の形態の第３の回路構成例に係るタイミング調整回路の回路構成を示す回路図である。
【図８】第１の実施の形態の第４の回路構成例に係るタイミング調整回路の回路構成を示す回路図である。
【図９】本発明の第２の実施の形態に係るタイミング調整回路の構成例を示すブロック構成図である。
【図１０】本発明の第２の実施の形態に係るタイミング調整回路の回路構成を示す回路図の一例である。
【図１１】本発明の第３の実施の形態に係るタイミング調整回路の構成例を示すブロック構成図である。
【図１２】本発明の第３の実施の形態に係るタイミング調整回路の１例としての回路構成を示す回路図である。
【図１３】本発明の第３の実施の形態に係るタイミング調整回路の遅延時間調整回路の構成例を示すブロック構成図である。
【図１４】本発明の第４の実施の形態に係るタイミング調整回路の構成例を示すブロック構成図である。
【図１５】本発明の第４の実施の形態に係るタイミング調整回路の１例としての回路構成を示す回路図である。
【図１６】従来の一般的なタイミング調整回路の回路構成である。
【図１７】従来のタイミング調整回路において、回路に使用されているトランジスタのゲート閾値電圧が変動することによって、出力信号のタイミングが変化することを示すタイミングチャートである。
【符号の説明】
【０１０１】
１，１１…遅延時間調整回路
２，２１，２２，４３…電圧調整回路
３…電圧設定部
４…閾値感知部
１１，１２…遅延時間調整回路
４１…スイッチング回路
４２…定電流回路
４３…低位側切り替え回路
４４…高位側切り替え回路
５１ａ，５１ｂ…調整電圧出力端子
５１ｃ…第２調整電圧出力端子
５１ｄ…第１調整電圧出力端子
５２ａ…調整電圧入力端子
５２ｂ…信号入力端子
５２ｃ…信号出力端子
５２ｄ…第２調整電圧入力端子
５２ｅ…第１調整電圧入力端子
５２ｕ…第１外部入力端子
５２ｖ…第２外部入力端子
４１１…第２のスイッチング回路
４１２…第１のスイッチング回路
４２１…第２の定電流回路
４２２…第１の定電流回路
Ｓ１１〜Ｓ１ｎ  ソースフォロワ回路
Ｒ1…設定抵抗（第１設定抵抗）
Ｒ２〜Ｒ４…設定抵抗
Ｒ５…設定抵抗（第２設定抵抗）
Ｓｉn…入力信号
Ｓout…出力信号
Ｓ１１〜Ｓ１ｎ，Ｓ２１〜Ｓ２ｎ…ソースフォロワ回路
ＶDD…高位電源
ＶSS…低位電源
Ｖc…調整電圧
ＶthN…ゲート閾値電圧
ＶthP…ゲート閾値電圧
Ｖtha…下降閾値電圧
Ｖthb…上昇閾値電圧
Ｖthb…下降閾値電圧
Ｖth…ゲート閾値電圧
ＶthN…ゲート閾値電圧
ＶthN…ゲート閾値電圧
ＶthP…ゲート閾値電圧
ＶＧＳ…ソース間電圧
ＱＰ１１，ＱＰ２１〜ＱＰ２ｎ，ＱＰ３１〜ＱＰ３ｎ，ＱＰ４１〜ＱＰ４ｎ…ｐチャネルＭＩＳトランジスタ
ＱＮ１１，ＱＮ２１〜ＱＮ２ｎ，ＱＮ３１〜ＱＮ３ｎ，ＱＮ４１〜ＱＮ４ｎ…ｎチャネルＭＩＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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