(57)【要約】【課題】  有効に電源ノイズの吸収をはかり、回路の安定動作を実現することを目的とする。特にノイズ発生源のすぐ近くでノイズの吸収を行う。【解決手段】本発明の半導体集積回路装置は、バイパスコンデンサをレイアウト設計後の空き領域に配置するのではなく、必要とする回路ブロック内または近傍の表面に、トレンチＴを形成しトレンチ型容量セルＣＤを形成するもので、これにより、チップ面積の縮小とバイパスコンデンサの最適配置によるノイズ低減効果を効果的に発揮することができる。【選択図】  図３
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【特許請求の範囲】
【請求項１】
少なくとも一つの回路ブロックを備えた半導体集積回路装置であって、
前記回路ブロック内または前記回路ブロックの近傍に位置する半導体基板表面に、前記回路ブロックに接続される異なる電位の２つの電源線に接続するように形成されたバイパスコンデンサを含み、
前記バイパスコンデンサは、前記半導体基板表面に形成されたトレンチの内壁に沿って形成されたことを特徴とする半導体集積回路装置。
【請求項２】
前記バイパスコンデンサは、前記トレンチ内壁に形成された拡散層を第１の導体層とし、前記トレンチ内壁に容量絶縁膜を介して形成された第２の導体層とで構成されたことを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記バイパスコンデンサは、少なくとも表面が絶縁層で構成されたトレンチ内壁に形成された第１の導体層と、前記第１の導体層上に容量絶縁膜を介して形成された第２の導体層とで構成されたことを特徴とする請求項１に記載の半導体集積回路装置。
【請求項４】
前記バイパスコンデンサの前記第１及び第２の導体層の一方は、基板電位を固定する基板コンタクトを介して前記電源線の一方に接続されたことを特徴とする請求項２または３記載の半導体集積回路装置。
【請求項５】
前記バイパスコンデンサは、前記半導体集積回路上の他の領域では１つの配線層を構成する第１および第２の導体層の間に容量絶縁膜を介して形成される請求項３に記載の半導体集積回路装置。
【請求項６】
前記電源線の一方は、グランド配線であり、他の一方は電源配線である請求項１乃至５のいずれかに記載の半導体集積回路装置。
【請求項７】
前記第１の導体層は、基板表面に形成された拡散層を介してグランド配線または電源配線に接続される請求項１乃至６に記載の半導体集積回路装置。
【請求項８】
前記バイパスコンデンサは、電源配線領域下に形成されていることを特徴とする請求項１乃至７のいずれかに記載の半導体集積回路装置。
【請求項９】
前記第１の導体層は、基板表面に形成された第１の拡散領域にコンタクトし、
前記第１の拡散領域と、基板電位を固定する基板コンタクトとしての第２の拡散領域とが接続される請求項１乃至８のいずれかに記載の半導体集積回路装置。
【請求項１０】
前記第１の拡散領域は、前記基板コンタクトを構成する第２の拡散領域と同一導電型であることを特徴とする請求項９に記載の半導体集積回路装置。
【請求項１１】
前記第１の拡散領域は、前記基板コンタクトを構成する第２の拡散領域と異なる導電型であり、前記第２の拡散領域表面に形成されたシリサイド層を介して前記第１および第２の拡散領域とが接続されている請求項９に記載の半導体集積回路装置。
【請求項１２】
前記トレンチは、トレンチ分離領域に沿って形成されていることを特徴とする請求項1乃至１１のいずれかに記載の半導体集積回路装置。
【請求項１３】
前記バイパスコンデンサが複数個アレイ状に存在することを特徴とする請求項１乃至１２のいずれかに記載の半導体集積回路装置。
【請求項１４】
前記バイパスコンデンサは、互いに異なる容量絶縁膜を具備し、チップ内で単位面積当たりの容量が異なるように形成されていることを特徴とすることを特徴とする請求項１３に記載の半導体集積回路装置。
【請求項１５】
半導体チップの機能情報に基づいて機能素子のレイアウトパターンを設計し配置するレイアウトパターン形成工程と、
前記レイアウトパターンからノイズを発生しやすい回路ブロックを抽出する工程と、
前記回路ブロック内または前記回路ブロックの近傍に位置する半導体基板表面に、前記レイアウトパターンの存在しない空き領域を検出する空き領域検出工程と、
前記空き領域に、トレンチ型容量セルの配置が可能であるか否かを判断する判断工程と、
前記判断工程で可であると判断された領域にトレンチ型容量セルを配置する工程と、
前記トレンチ型容量セルの第１の導体層を第１の電源線に接続するとともに、第２の導体層を第２の電位に接続するように配線を形成する配線配置工程とを具備したことを特徴とする半導体装置用パターン生成方法。
【請求項１６】
前記配線配置工程は、前記トレンチ型容量セルの第１の導体層を電源配線に接続するとともに、第２の導体層をグランド配線に接続する工程を含むことを特徴とする請求項１５に記載の半導体装置用パターン生成方法。
【請求項１７】
半導体チップのレイアウトパターンを設計し配置するレイアウトパターン形成手段と、
前記レイアウトパターンのノイズを発生しやすい回路ブロックを抽出する抽出手段と、
前記回路ブロック内または前記回路ブロックの近傍に位置する半導体基板表面に、前記レイアウトパターンの存在しない空き領域を検出する空き領域検出手段と、
前記空き領域に、トレンチ型容量セルの配置が可能であるか否かを判断する判断手段と、
前記判断手段によって、配置可能であると判断された領域にトレンチ型容量セルを配置する容量配置手段とを含む半導体集積回路装置用パターン生成装置。
【請求項１８】
請求項１５または１６に記載の半導体集積回路装置用パターン生成方法を用いて生成された半導体集積回路装置用パターンを用いて半導体集積回路装置を製造する半導体集積回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置、半導体集積回路装置の生成方法、半導体集積回路装置の製造方法および半導体集積回路装置の生成装置に係り、特に半導体集積回路装置のノイズ対策のためのバイパスコンデンサ、インダクタなどを具備した半導体集積回路装置およびそのパターン生成のための方法に関するものである。
【背景技術】
【０００２】
コンピュータはいうまでもなく、携帯電話等の通信機器、一般家庭製品や玩具、自動車まで、ＬＳＩの利用範囲が拡大している。しかし、その一方で、これらの製品から生じる不要輻射（Electromagnetic Interference:EMI）がテレビ・ラジオ等の受信装置の電波障害や他システムの誤動作の原因として問題になっている。これらの問題に対して、フィルタリングやシールディングといった製品全体としての対策も施されているが、部品点数増大・コスト増大・製品上対策の難しさ等の観点より、ＬＳＩパッケージとしてのノイズ抑制が強く要請されている。
【０００３】
このような状況下、各製品においてＬＳＩはキーデバイスとして位置付けられており、製品の競争力確保のために、ＬＳＩの大規模化・高速化が要求されている。製品サイクルが短くなる中で、これらの要求に答えるためにはＬＳＩ設計の自動化が必須であり、現状の設計自動化技術導入の条件として同期設計を採用する必要が高まっている。基準クロックに同期して全回路が動作し、かつ大規模・高速のＬＳＩとなれば、その瞬時電流は非常に大きくなってしまうことになり、不要輻射の増大を引き起こすことになる。
【０００４】
このように、ＬＳＩの微細化及び、動作周波数の高速化に伴い、ラッチアップ対策、ノイズ対策が大きな問題となってきている。
【０００５】
そこで、本発明者らは、チップ面積増大を防止すべく、空き領域の電源配線下に基板コンタクトを配置し、電源配線とグランド配線との間にセルをバイパスしたコンデンサを配置することにより、半導体集積回路装置の面積増大を抑制しつつも、ラッチアップ耐圧の向上を実現し、ノイズ放射の低減、外部から侵入するノイズによる誤動作の低減を実現する方法を提案している（特許文献１）。
この方法により、半導体集積回路装置の面積増大を招くことなくノイズによる誤動作の低減を実現することができる。
【０００６】
【特許文献１】特願２００２−２２９２１６号
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところでＣＭＯＳ論理回路がスイッチングするときに流れる電源電流が、パッケージのボンディングワイヤのインダクタを通過するときに電源ノイズが発生する。この電源ノイズは、デジタル回路において多く発生し、電磁不要輻射（ＥＭＩ）によって、他の機器に対して悪影響を及ぼす。更にアナログ／デジタル（Ａ／Ｄ）混在ＬＳＩにおいては、デジタル回路で発生したノイズは基板を通してアナログ回路へ伝わり、アナログ回路の性能に悪影響を及ぼすという問題がある。
【０００８】
このためレイアウト後の空き領域に必要容量のバイパスコンデンサを配置したとしても、そのバイパスコンデンサを配置する場所は、回路ブロックと回路ブロックとの間であり、バイパスコンデンサが回路ブロック内のノイズ源から遠いのでノイズ低減効果が低いという問題があった。
そこでノイズ源の近くにバイパスコンデンサを配置しようとすると十分な面積をとることができず、回路ブロックの増大を招くことになっていた。
【０００９】
本発明は、前記実情に鑑みてなされたもので、有効に電源ノイズの吸収をはかり、回路の安定動作を実現することを目的とする。特にノイズ発生源のすぐ近くで占有面積を増大することなく十分に大きな容量を形成しノイズの吸収を行うことを目的とする。
【００１０】
また、確実なる電源ノイズの低減を求めて、パターン生成の自動化を容易にすることを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するため、本発明の半導体集積回路装置は、バイパスコンデンサをレイアウト設計後の空き領域に配置するのではなく、必要とする回路ブロック内または近傍の表面に、トレンチを形成しトレンチ型容量セルを形成するもので、これにより、チップ面積の縮小とバイパスコンデンサの最適配置によるノイズ低減効果を効果的に発揮することができる。
【００１２】
すなわち、本発明の半導体集積回路装置は、少なくとも一つの回路ブロックを備えた半導体集積回路装置であって、前記回路ブロック内または前記回路ブロックの近傍に位置する半導体基板表面に、前記回路ブロックに接続される異なる電位の２つの電源線に接続するように形成されたバイパスコンデンサを含み、前記バイパスコンデンサは、前記半導体基板表面に形成されたトレンチの内壁に沿って形成されたことを特徴とする。
【００１３】
かかる構成によれば、空き領域下にバイパスコンデンサを形成するのではなく、ノイズ源となる回路ブロックないまたは回路ブロックの近傍に位置する半導体基板表面に、トレンチを形成しトレンチの内壁に沿ってバイパスコンデンサを形成しているため、占有面積を増大することなく大容量を得ることができる上、ノイズ源に近接して配置することができ、ノイズ低減効果が高いものとなる。
【００１４】
また、本発明の半導体集積回路装置は、前記バイパスコンデンサが、前記トレンチ内壁に形成された拡散層を第1の導体層とし、前記トレンチ内壁に容量絶縁膜を介して形成された第2の導体層とで構成されたものを含む。
【００１５】
かかる構成によれば、基板表面を最大限に利用し、トレンチ内壁に沿って形成された容量絶縁膜をはさむ領域の面積をコンデンサ面積として利用できるため、チップ面積を増大することなく、回路ブロック内または回路ブロックに近接して大容量の容量セルを形成することができる。
【００１６】
また、本発明の半導体集積回路装置は、前記バイパスコンデンサが、少なくとも表面が絶縁層で構成されたトレンチ内壁に形成された第1の導体層と、前記第１の導体層上に容量絶縁膜を介して形成された第２の導体層とで構成されたものを含む。
【００１７】
かかる構成によれば、絶縁膜によってトレンチ内壁への拡散領域の拡がりを低減することができるため、第１の導体層を別途形成する必要があるが、トレンチに近接して他の回路素子が存在可能となり、拡散層を用いた場合に比べ、結果的にチップの微細化を図ることができる。
【００１８】
また、本発明の半導体集積回路装置は、前記バイパスコンデンサの前記第１及び第２の導体層の一方は、基板電位を固定する基板コンタクトを介して前記電源線の一方に接続されたことを特徴とするものを含む。
【００１９】
かかる構成によれば、近接して存在するグランド配線、電源配線への接続によってバイパスコンデンサを形成することができ、極めて簡単な構成で信頼性の高いパターン形成を行うことが可能となる。
【００２０】
また、本発明の半導体集積回路装置は、前記バイパスコンデンサは、前記半導体集積回路上の他の領域では１つの配線層を構成する第１および第２の導体層の間に容量絶縁膜を介して形成されるものを含む。
【００２１】
かかる構成により、配線層としての導体層を２層構造で形成し、容量素子を形成すべき領域で誘電体層を挟むことにより、容易に容量付加を実現することができる。すなわち第１および第２の導体層の相対向する領域全てがコンデンサとして働き、究めて有効な面積利用が可能となる。また、基板側電位の取り出しも拡散領域を介して実現することができるため、電位取り出しのための抵抗が小さく、大面積にわたって一体的に形成することが可能である。またこれら第１および第２の導体層は配線層と同一工程で形成することができるため、製造が容易である。なおこれら第１および第２の導体層は、互いに異なる材料で構成してもよいし、同一材料で構成し、途中で容量絶縁膜となる誘電体層を挟むようにすればよい。
【００２２】
また、本発明の半導体集積回路装置は、前記電源線の一方は、グランド配線であり、他の一方は電源配線であるものを含む。
この構成により、基板にコンタクトを形成するのみで、電源配線またはグランド配線との間に良好に容量形成を実現することができる。
【００２３】
また、本発明の半導体集積回路装置は、前記第１の導体層は、基板表面に形成された拡散層を介してグランド配線または電源配線に接続されるものを含む。
この構成により、コンタクトの形成を付加するのみで、基板電位に固定されたグランド配線と電源配線との間でバイパスコンデンサが形成されるため、占有面積の増大を招くことなくバイパスコンデンサを形成することが可能となる。
【００２４】
また、本発明の半導体集積回路装置は、前記バイパスコンデンサは、電源配線領域下に形成されているものを含む。
この構成により、電源配線との接続長が短縮でき、また占有面積の増大を低減することができる。
【００２５】
また、本発明の半導体集積回路装置は、前記第１の導体層は、基板表面に形成された第１の拡散領域にコンタクトし、前記第１の拡散領域と、基板電位を固定する基板コンタクトとしての第２の拡散領域とが接続されるものを含む。
この構成によればレイアウトも簡単となり、信頼性の高い半導体集積回路装置を形成することが可能となる。
【００２６】
また、本発明の半導体集積回路装置は、前記第１の拡散領域は、前記基板コンタクトを構成する第２の拡散領域と同一導電型であるものを含む。
【００２７】
かかる構成によれば、基板コンタクトとの接続が容易であり、接続抵抗を小さくすることが可能となる。
【００２８】
また、本発明の半導体集積回路装置は、前記第１の拡散領域は、前記基板コンタクトを構成する第２の拡散領域と異なる導電型であり、前記第２の拡散領域表面に形成されたシリサイド層を介して前記第１および第２の拡散領域とが接続されているものを含む。
【００２９】
かかる構成によれば、基板コンタクトとの接続部分において、拡散層で接続しようとすると、逆導電型であるため、界面でキャリアの少ない領域が形成され、接続抵抗が増大するという問題があるが、これはシリサイド化を行うことにより拡散領域表面のシリサイド層を介してゲート電極の下地の拡散領域が接続されるため、接続抵抗が改善され、良好なバイパスコンデンサを得ることが可能となる。
【００３０】
また、基板コンタクトとの接続部分において、拡散層で接続しようとすると、逆導電型であるため、界面でキャリアの少ない領域が形成され、接続抵抗が増大するという問題があるが、これはシリサイド化を行うことにより拡散領域表面のシリサイド層を介してゲート電極の下地の拡散領域が接続されるため、接続抵抗が改善され、良好なバイパスコンデンサを得ることが可能となる。
【００３１】
また、本発明の半導体集積回路装置は、前記トレンチは、トレンチ分離領域に沿って形成されているものを含む。
これにより、トレンチ分離領域を越えて段差をもつように第1の配線層を形成することにより、大容量のバイパスコンデンサを形成することができる。
【００３２】
また、本発明の半導体集積回路装置は、前記バイパスコンデンサが複数個アレイ状に存在するものを含む。
【００３３】
かかる構成によれば、ユニットをアレイ状に配列することにより、演算も容易であり、高速かつ容易にパターン形成を行うことが可能となる。
【００３４】
また、本発明の半導体集積回路装置は、前記バイパスコンデンサが、互いに異なる容量絶縁膜を具備し、チップ内で単位面積当たりの容量が異なるように形成されているものを含む。
【００３５】
ここでは、仕様を考慮して、デザインルールから領域の状況を判断し、領域毎に特性の異なるバイパスコンデンサを設けるように企図したものである。一般に、電源に近い、チップの外周部では、サージ対策のために高耐圧である必要があるのに対し、内部では特に高耐圧である必要はない。このような理由から、チップ外周近傍ではゲート絶縁膜を厚くし、内部では薄くする。あるいはチップ外周近傍でのみ多層構造のゲート絶縁膜とするなどの方法を取る必要がある場合もある。そこで周辺の回路素子と同時に容量セルを形成するような場合には、周辺の回路素子にあわせて容量絶縁膜の膜厚を選択するようにしてもよい。また、必要とする容量値と耐圧とによって調整してもよい。
【００３６】
また機能素子の近傍では周波数特性が重要であり、高周波用である場合は大容量のバイパスコンデンサを形成する必要があるのに対し、低周波用である場合には小容量のバイパスコンデンサで十分である。
そこで、チップ枠から内部方向への距離を、プロセス情報を元に設定し、論理演算、リサイズ処理によって、外周部分、内部を切り分けてそれぞれ仕様の異なったバイパスコンデンサを配置するようにしてもよい。このように仕様を考慮して、デザインルールから領域の状況を判断し、領域毎に特性の異なるバイパスコンデンサを設けることにより、より特性が良好で信頼性の高い半導体集積回路装置を提供することが可能である。
【００３７】
また、本発明の半導体装置用パターンの生成方法は、半導体チップの機能情報に基づいて機能素子のレイアウトパターンを設計し配置するレイアウトパターン形成工程と、前記レイアウトパターンからノイズを発生しやすい回路ブロックを抽出する工程と、前記回路ブロック内または前記回路ブロックの近傍に位置する半導体基板表面に、前記レイアウトパターンの存在しない空き領域を検出する空き領域検出工程と、前記空き領域に、トレンチ型容量セルの配置が可能であるか否かを判断する判断工程と、前記判断工程で可であると判断された領域にトレンチ型容量セルを配置する工程と、前記トレンチ型容量セルの第１の導体層を第１の電源線に接続するとともに、第２の導体層を第２の電位に接続するように配線を形成する配線配置工程とを具備したものを含む。
【００３８】
かかる方法によれば、ノイズの発生しやすい回路ブロックを抽出し、この回路ブロック内またはこれに近接してにバイパスコンデンサを配置するようにしているため、自動形成が容易で、容易に効率よくパターンレイアウトを行うことが可能となる。
【００３９】
本発明の半導体装置用パターン生成方法は、前記配線配置工程は、前記トレンチ型容量セルの第１の導体層を電源配線に接続するとともに、第２の導体層をグランド配線に接続する工程を含む。
【００４０】
かかる方法によれば、容易にノイズ発生源となる回路ブロック上に容量セルを配置することができる。
【００４１】
また本発明の半導体集積回路装置用パターン生成装置は、半導体チップのレイアウトパターンを設計し配置するレイアウトパターン形成手段と、前記レイアウトパターンのノイズを発生しやすい回路ブロックを抽出する抽出手段と、前記回路ブロック内または近傍で、容量セルを配置可能であるか否かを判断する手段と、前記判断する手段によって、配置可能であると判断された領域を配置領域として容量を配置する容量配置手段とを含む。
【００４２】
また本発明は、上記半導体集積回路装置用パターン生成方法を用いて生成された半導体集積回路装置用パターンを用いて半導体集積回路装置を製造するものを含む。
【発明の効果】
【００４３】
本発明の半導体集積回路装置は、空き領域ではなくノイズの発生しやすい回路ブロック内または近傍にトレンチを形成し、トレンチ内壁に沿って配線などを利用して大容量のバイパスコンデンサを形成するもので、チップ面積の増大なしに、そして工数の増大なしにバイパスコンデンサを形成することが可能となり、ノイズの低減を図ることが可能となる。また、パターンの生成に際しても、ノイズの発生しやすい回路ブロックを抽出し、この回路ブロック内またはこれに近接して、デカップリング容量を生成することが可能か否かを判断するように、図形論理演算、リサイズ処理を利用して、自動的に探し出し、この探し出した領域をデカップリング容量配置領域として利用するもので、自動的にパターン生成が可能であり、高精度のノイズ低減が可能となる。
また本発明の半導体集積回路装置用パターン生成装置によれば、電源ノイズの吸収を効果的に実施でき、回路の安定動作を実現することが可能な半導体集積回路装置のレイアウトパターンを自動的に形成することが可能となる。
【発明を実施するための最良の形態】
【００４４】
以下、本発明の一実施例について、図面を参照しつつ詳細に説明する。
（実施の形態１）
図１は、本発明の実施の形態におけるパターン生成装置を示すブロック図、図２はパターン生成方法を示すフローチャートである。
本実施の形態では、ノイズ源となる回路ブロックＮ内の基板表面にトレンチ構造のデカップリング容量ＣＤを形成したことを特徴とするものである。図３に説明図を示すように、レイアウトパターンからノイズ源となりうる回路ブロック内の基板表面の空き領域にトレンチＴを配置し、このトレンチＴの内壁に沿って第1の拡散領域３０ａを形成し、これを第１の導体層とするとともにこれと第２の導体層１（第１の配線導体層１ａ、第２の配線導体層１ｂ）の間に容量絶縁膜１ｃを介在させた領域を形成し、これら第１および第２の導体層３０ａ、１をそれぞれコンタクトを介して電源線２ａに接続すると共に、この第１の拡散領域３０ａに接続され、これと同一導電型の第２の拡散領域３０ｂにコンタクトする第１の配線導体層１ａおよび第２の配線導体層１ｂを接地線２ｂに接続することにより容量素子とし、この容量素子からなるデカップリング容量ＣＤを形成したことを特徴とする。
【００４５】
この装置では半導体チップのレイアウトパターンを設計し配置するレイアウトパターン形成手段１０１と、このレイアウトパターン形成手段で生成されたレイアウトパターンからノイズ源となり得る回路ブロックを抽出するノイズブロック抽出手段１０２と、ノイズ源となり得る回路ブロック上の基板表面に空き領域があるか否かを検出する空き領域検出手段１０３と、上記レイアウトに応じてデザインルールを抽出する手段１０４と、前記回路ブロック上で、容量セルを配置可能であるか否かを判断する手段１０５と、前記判断する手段によって、配置可能であると判断された領域を配置領域として容量を配置する容量配置手段１０６とを含み、配線層にデカップリング容量を配置するようにし、再度容量付加のなされたレイアウトパターンデータをレイアウトパターン形成手段１０１から出力するように構成されている。
【００４６】
すなわちこのパターン生成装置では、図２に示すように、半導体チップのレイアウトデータ２０１からレイアウトパターンを設計して配置し、このレイアウトパターンからノイズを発生しやすい回路ブロックを抽出する（ステップ２０２）。そしてこのノイズを発生しやすい回路ブロック上で、デザインルールにより算出したテクノロジにもとづいて容量セルを配置可能であるか否かを判断する（ステップ２０３）。そしてこの判断する工程で、配置可能であると判断された領域を配置領域として容量を配置する（ステップ２０４）。
【００４７】
このようにして、ノイズの発生しやすい回路ブロックを抽出し、この回路ブロック内の基板表面が空いている空き領域にバイパスコンデンサを配置するようにしているため、自動形成が容易で、容易に効率よくパターンレイアウトを行うことができる。
【００４８】
このデザインルールにより算出したテクノロジとは、セル、バイパスコンデンサ、配線などの部材の大きさを、拡散、スパッタリング、エッチングなどの各プロセスのデザインルールによって定義したものをいう。
【００４９】
この例では、図３に示すように、基板表面のトレンチＴに形成された拡散領域３０ａと、１つの配線層１を構成する第１および第２の配線導体層１ａ、１ｂの間に容量絶縁膜１ｃを介して容量素子を形成したことを特徴とする。
すなわち、不純物拡散領域３０ａとこの上層に形成される多結晶シリコン層１ａ、タングステン層１ｂとの間に容量絶縁膜として膜厚６４ｎｍ程度の窒化シリコン膜１ｃを介在せしめたことを特徴とする。
【００５０】
そして配線領域１００１では多結晶シリコン層１ａ、タングステン層１ｂは配線層の一部を構成しており、容量部形成領域１００２では基板表面に形成された不純物領域３０ａとこの上層に形成される多結晶シリコン層１ａ、タングステン層１ｂからなる配線層との間に窒化シリコン膜を介在させデカップリング容量を形成している。
【００５１】
この構造では容量部形成領域１００２は容量分離領域１００３を介して配線領域１００１と分離されており、下方コンタクト２ａを配線層と同電位に接続するとともに、上方コンタクト２ｂを介してタングステン層１ｂをグランド電位または電源電位に接続する。これにより工数を増大することなくデカップリング容量の付加を実現することができる。
【００５２】
製造に際しては、図４（ａ）乃至（ｃ）に製造工程図を示すように、配線層の形成と同時にデカップリング容量付加を行う。
まず、図４（ａ）に示すように、配線層の形成に先立ち、基板表面に形成された第２の拡散領域３ｂであるｎウェル内にフォトリソグラフィによりトレンチＴを形成する。
そして、図４（ｂ）に示すように、このトレンチ形成用のフォトレジストを残したまま、イオン注入を行い第１の拡散領域３０ａを形成する。
【００５３】
さらに図４（ｃ）に示すように、スパッタリング法により容量絶縁膜としての窒化シリコン膜１ｃを形成し、容量部形成領域１００２に相当するマスクを用いてフォトリソグラフィおよびエッチングにより容量部形成領域１００２にのみ窒化シリコン膜１ｃを残す。
そして、図４（ｄ）に示すように、この上層にＣＶＤ法により多結晶シリコン膜１ａ、タングステン層１ｂを形成する。
【００５４】
この後、配線パターン形成のための通常のフォトリソグラフィ工程によりレジストパターンを形成しこれをマスクとしてエッチングを行うことにより、図３に示すように、配線領域１００１と容量部形成領域１００２とを形成する。配線領域１００１では多結晶シリコン層１ａとこの上層に形成されるタングステン層１ｂとからなるポリサイド構造を形成し、容量部形成領域１００２では第１の拡散領域３０ａと、多結晶シリコン層１ａ、タングステン層１ｂからなる配線層との間に窒化シリコン膜１ｃを介在させデカップリング容量を形成している。
【００５５】
この構成により、基板表面にトレンチを形成し、このトレンチに沿って形成した拡散領域を第１の導体層とし、容量素子を形成すべき領域で誘電体層を挟むことにより、容易に容量付加を実現することができる。すなわち第１および第２の導体層の相対向する領域全てがコンデンサとして働き、究めて有効な面積利用が可能となる。また、基板側電位の取り出しもこの第１の拡散領域に接続された同一導電型のウェル領域である第２の拡散領域３０ｂを介して実現することができるため、電位取り出しのための抵抗が小さく、大面積にわたって一体的に形成することが可能である。またこれら第１および第２の導体層は配線層と同一工程で形成することができるため、製造が容易である。
【００５６】
（実施の形態２）
本実施の形態では、前記実施の形態１で説明した容量形成領域への電位供給のためのコンタクト構造を示す。図５および図６は、このコンタクト構造を示す例を示す図である。いずれもグランド電位ＶＳＳに接続された配線４Ｓあるいは電源電位ＶＤＤに接続された配線４ｄのある領域下にトレンチＴを形成しトレンチ構造のデカップリング容量を設ける場合の例を示すものである。図５は容量形成領域１００２をグランド電位ＶＳＳに接続された配線４Ｓの下に配した例、図６は容量形成領域１００２を電源電位ＶＤＤに接続された配線４ｄの下に配した例を示すもので、容量形成領域１００２および配線領域１００１については、前記実施の形態１と同様に形成される。この例では基板側はウェル５，１５表面に形成された高濃度拡散領域（第１の拡散領域）３０ａ，３０Ｓと接続することによって接続がなされる。図５の例では高濃度拡散領域３０ａとウェルとは同一導電型であるため、このまま接続され、図６の例では高濃度拡散領域３０ｓとウェルとは逆導電型であるため、このまま接続され、シリサイド層７を介して容量形成領域１００２の下方側電極となる高濃度拡散領域３０ｓへの電位が供給される。
【００５７】
なお、本実施の形態において、実施の形態１と同一部位には同一符号を付した。
例えば図５に示す例では、高濃度拡散領域３０ａと多結晶シリコン層とタングステン層杜からなる配線層１との間に窒化シリコン膜１ｃを介在させてデカップリング容量を形成するもので、この容量形成領域１００２の上層側電極となる配線１のタングステン層１ｂを第１のコンタクト２ｂを介してグランド電位ＶＳＳに接続された配線４Ｓに接続する。
【００５８】
一方の下層側電極となる高濃度不純物領域３０ａはウェル５と同一導電型であり、第１の基板コンタクト３ａ、電極コンタクト３ｂを介して電源配線４ｄに接続される。
【００５９】
一方図６に示す例でも、高濃度不純物領域３０ｓと多結晶シリコン層１ａとタングステン層１ｂとからなる配線１との間に窒化シリコン膜１ｃを介在させてデカップリング容量を形成するもので、この容量形成領域１００２の上層側電極となる配線のタングステン層１ｂを基板コンタクト２ａ、第１のコンタクト２ｂを介して電源電位ＶＤＤに接続された配線４ｄに接続する。
【００６０】
一方の下層側電極となる高濃度不純物領域３０Ｓはシリコン基板表面のシリサイド層７にコンタクトし、このシリサイド層７を介して第２の基板コンタクト３ａに接続される。  そしてこの第２の基板コンタクト３ａは配線領域１００１の電極コンタクト３ｂを介してグランド配線４ｓに接続される。
【００６１】
このようにして、占有面積を増大することなく、ノイズ発生量の大きい回路ブロック上にデカップリング容量を形成することができる。
【００６２】
本実施の形態によれば、電源配線１下に位置する回路ブロック内に空き領域をみつけここにトレンチを形成することにより大面積のバイパスコンデンサを自動配置することで、チップの面積をさせることなく電源ノイズを低減させる容量値を設けることができる。
【００６３】
なお、この金属シリサイド層７はゲート絶縁膜の形成に先立ち、他の領域のシリサイド工程と同一工程で形成することも可能である。また、このバイパスコンデンサのゲート電極を構成するポリシリコン層をシリサイド化する際、ポリシリコンのパターニングと同時にゲート絶縁膜もパターニングし、メタル層を形成しシリサイド化を行った後、シリサイド化しなかった部分すなわち、ゲート絶縁膜側面のメタル層を選択エッチングによりエッチング除去することにより、ゲート電極下をのぞく基板表面にシリサイド層を形成することができる。このようにしてＰＮ接合を経ることなく電流の取り出しを行うことができ、良好なバイパスコンデンサを得ることが可能となる。
【００６４】
（実施の形態３）
本実施の形態では、ノイズ源となる回路ブロック上にデカップリング容量を形成し、ノイズの伝搬を防止するものである。占有面積を増大することなくより大きな容量を形成するのが望ましい。本実施の形態では、容量と占有面積との関係を測定し、形状の最適化を実現する。
まず前記実施の形態１において形成したのと同様にして、面積０．０１〜１ｍｍ２、周辺長０．０４〜８ｍｍの評価パターンを形成した。ここで容量絶縁膜としてはプラズマCVD法で形成した膜厚６４ｎｍの窒化シリコン膜を使用した。
【００６５】
測定の結果全容量Ｃは以下に示すように面積成分の容量Ｃｓとフリンジ部分の容量Ｃｌとの和であることがわかった。
Ｃ＝Ｃｓ＊Ｓ＋Ｃｌ＊Ｌ
Ｃｓ＝０．９５２７ｆＦ／μｍ２
Ｃｌ＝０．０７７５ｆＦ／μｍ
Ｃ：容量
Ｓ：面積
Ｌ：周辺長
周辺長／面積を横軸にとったときの容量を図７に示す。この図から周辺長が大きいほど容量は大きくすることができることがわかる。
【００６６】
また面積固定で０．０１ｍｍ２としたとき周辺長を０．０４ｍｍｍ８．０ｍｍとしたときの耐圧とリーク電流を測定した。その結果を図８（ａ）および（ｂ）に示す。耐圧およびそのばらつきは若干大きくなるが、容量を大きくすることができることから、図８（ｂ）に示すようにアレイ状とするのが望ましい。
【００６７】
図９（ａ）乃至（ｃ）は占有面積を一定にしたときの、形状による容量値の変化を示す。全体を９個の小ブロックＢ１に分割し、全ブロックを一体形成したものＣ１、周辺の小ブロックＢ１のみを容量ブロックとしたものＣ２、真中の小ブロックＢ１のみを除いたものＣ３の３種類を形成した。このときの容量値はそれぞれ９．５０４３（ｆＦ）、５．５０１８（ｆＦ）、８．８６１６（ｆＦ）であった。
以上の結果を利用し、必要に応じて一体形状としてもよいし、アレイ状に分割形状を形成してもよく、適宜容量パターンのパターン形状を選択するのが望ましい。
【００６８】
なお、前記実施の形態では、トレンチ形成後、トレンチ内壁にさらに高濃度拡散を行い拡散領域を介して基板にコンタクトするようにしたが、トレンチ内壁に絶縁膜を形成し、第１の導体層を形成すると共に、順次容量絶縁膜、第２の導体層を形成するようにしてもよい。
実際に、パターン生成に際してはデカップリング容量配置可能領域を抽出し、接続用拡散層を配置する際に、基板コンタクト領域と接続用拡散層との重なり部分を分離し、配線への接続をする。これらの工程は、図形論理演算、リサイズ処理により自動的に行うことができる。
【００６９】
（実施の形態４）
なお前記実施の形態１乃至３では、基板表面にトレンチを形成し、基板表面に形成された拡散領域を一方の電極としてバイパスコンデンサを形成する例について説明したが、本実施の形態では、図１０に示すように、基板表面 のウェル１５ｈ内に形成されたトレンチＴの内壁に、酸化シリコン膜（図示せず）を形成した後、第１の導体層１０ｂ、容量絶縁膜１０ｃ、第２の導体層１０ａを形成する。
【００７０】
ここでは、第１の導体層として多結晶シリコン層１０ｂを形成するとともに、この表面を酸化して酸化シリコン膜１０ｃを形成し、この上層に第２の導体層としてタングステン層１０ａを形成する。ここで第１の配線層の表面酸化により容量絶縁膜１０ｃを形成すると共に、第２の配線層としてのタングステン層の形成時に上層側電極となる第２の導体層１０ａを形成し、バイパスコンデンサを形成する。この第２の配線層１０ａにはコンタクト２ｂを介してグランド電位ＶＳＳに接続された配線４Ｓが接続される。一方第１の配線層１０ｂである多結晶シリコン層は基板コンタクト３ａを介して電源電位ＶＤＤに接続された配線４ｄに接続される。
【００７１】
このように、基板表面に形成される層間絶縁膜にトレンチを形成しておくのみで、ＭＯＳＦＥＴの製造プロセスの中で配線を形成することにより工数を増大することなく大容量のデカップリング容量を形成することができる。
実際に、パターン生成に際してはデカップリング容量配置可能領域を抽出し、接続用拡散層を配置する際に、基板コンタクト領域と接続用拡散層との重なり部分を分離し、配線への接続をする。これらの工程は、図形論理演算、リサイズ処理により自動的に行うことができる。
【００７２】
このようにして、配線パターンの変更のみで容量の増大をはかることができる。また、凹凸を形成するだけでなく、フィン状にするなど適宜調整することにより、より大容量化をはかることができる。
【００７３】
（実施の形態５）
本実施の形態では、図１１（ａ）乃至（ｃ）に示すように、トレンチ分離領域に沿ってバイパスコンデンサを形成することを特徴とする。
これにより、トレンチ分離領域を越えて段差をもつように第1の導体層を形成することによって、より大容量のバイパスコンデンサを形成することができる。
まずシリコン基板４０の表面に異方性エッチングにより深さ２５０ｎｍのトレンチを形成しこの内部にＮＳＧ膜を形成し９００℃から１０５０℃程度にアニ−ルしトレンチ分離領域４１を形成する。
そして図１１（ａ）に示すように、フォトリソグラフィにより形成したレジストパターンＲ１をマスクとして異方性エッチングにより深さ２００ｎｍのトレンチを形成する。このときトレンチ内部にトレンチ分離領域が入るように位置決めを行う。これによりより微細領域に大容量のトレンチ型バイパスコンデンサを形成することができる。
レジスト除去後、続いて膜厚１０ｎｍ程度のＨＴＯ膜を形成する。
さらにボロンイオンの注入によりＮウェル４３を形成する。さらにチャネル注入を行う。
この後ゲート酸化膜として膜厚２．８７ｎｍの窒化シリコン膜４２を形成する。そしてＣＶＤ法により膜厚１８０ｎｍの多結晶シリコン膜を形成し、ゲートアニールを行いさらにフォトリソグラフィを行い図１１（ｂ）に示すように、トレンチ部分に開口する第２のレジストパターンＲ２を介してイオン注入によりトレンチ部分の多結晶シリコン膜にボロンを注入する。注入条件は１０ｋｅＶ、３．０Ｅ＋１５／ｃｍ２とした。
そして再度フォトリソグラフィによりレジストパターン（図示せず）を形成し、多結晶シリコン層のパターニングを行い第２の導体層４４としての多結晶シリコンのパターンを形成した後この多結晶シリコン層にボロンをイオン注入する。注入条件は５ｋｅＶ、３．０Ｅ＋１５／ｃｍ２とした。
【００７４】
そして活性化ＲＴＡを行い、基板コンタクト４５を形成し、この基板コンタクトに接続する配線パターンを形成することによりトレンチ内壁の拡散層を、基板コンタクトを介して電源線（図示せず）に接続するとともに、配線層４６としての多結晶シリコン層を接地線に接続して容量素子を形成する（図１１（ｃ））。
このようにしてトレンチによる段差によってより大容量のバイパスコンデンサを形成することができる。
【００７５】
なお、望ましくは、前記バイパスコンデンサは半導体製造上の配線パターンルールの最小図形寸法で生成するようにすれば、自動的にパターン設計を行うことが可能となる。
【００７６】
望ましくは、前記バイパスコンデンサが複数個アレイ状に形成しても良い。これにより、電源配線下などに、より効率よく大容量のコンデンサを形成することが可能となる。
【００７７】
また望ましくは、前記バイパスコンデンサは、互いに異なる容量絶縁膜を具備し、チップ内で単位面積当たりの容量が異なるように形成されていてもよい。ここでは、仕様を考慮して、デザインルールから領域の状況を判断し、領域毎に特性の異なるバイパスコンデンサを設けるように企図したものである。一般に、電源に近い、チップの外周部では、サージ対策のために高耐圧である必要があるのに対し、内部では特に高耐圧である必要はない。このような理由から、チップ外周近傍ではゲート絶縁膜を厚くし、内部では薄くする。あるいはチップ外周近傍でのみ多層構造のゲート絶縁膜とするなどの方法を取る必要がある場合もある。
【００７８】
また機能素子の近傍では周波数特性が重要であり、高周波用である場合は大容量のバイパスコンデンサを形成する必要があるのに対し、低周波用である場合には小容量のバイパスコンデンサで十分である。
そこで、チップ枠から内部方向への距離を、プロセス情報を元に設定し、論理演算、リサイズ処理によって、外周部分、内部を切り分けてそれぞれ仕様の異なったバイパスコンデンサを配置するようにしてもよい。このように仕様を考慮して、デザインルールから領域の状況を判断し、領域毎に特性の異なるバイパスコンデンサを設けることにより、より特性が良好で信頼性の高い半導体集積回路装置を提供することが可能である。
【００７９】
（実施の形態６）
この半導体集積回路装置は、図１２に示すように、接続する回路ブロックに応じて挿入するデカップリング容量を構成するバイパスコンデンサを小容量領域用バイパスコンデンサ１９０１と、大容量領域バイパスコンデンサ１９０２とに分けた事を特徴とする。
【００８０】
ここでは、仕様を考慮して、デザインルールから領域の状況を判断し、領域毎に特性の異なるバイパスコンデンサを設けるように企図したものである。ここでは、電源に近い、チップの外周部では、サージ対策のために高耐圧である必要があるのに対し、内部では特に高耐圧である必要はないため、チップ外周近傍ではゲート絶縁膜を厚くし、内部では薄くするようにしている。
【００８１】
また、チップ外周近傍でのみ多層構造のゲート絶縁膜とするなどの方法を取るようにしてもよい。
また機能素子の近傍では周波数特性が重要であり、高周波用である場合は大容量のバイパスコンデンサを形成する必要があるのに対し、低周波用である場合には小容量のバイパスコンデンサとなるように、使用する周波数帯域に応じて適切なものを選択している。
【産業上の利用可能性】
【００８２】
本発明によれば、占有面積を増大することなく大容量のデカップリング容量を形成することができ、低ノイズで信頼性の高い半導体集積回路装置を提供することが可能であることから、アナログ・デジタル混在集積回路などに有効に利用可能である。
【図面の簡単な説明】
【００８３】
【図１】本発明の第１の実施形態のパターン生成装置を示すブロック図である。
【図２】本発明の第１の実施形態のバイパスコンデンサパターン生成手順の詳細と共に示すフローチャートである。
【図３】本発明の第１の実施形態における配線を示す断面図である。
【図４】同配線の製造工程図である。
【図５】本発明の第２の実施形態を示す説明図である。
【図６】本発明の第２の実施形態を示す説明図である。
【図７】本発明の第３の実施形態における容量とパターン形状との関係を示す説明図である。
【図８】本発明の第３の実施形態における容量とパターン形状との関係を示す説明図である。
【図９】本発明の第３の実施形態における容量とパターン形状との関係を示す説明図である。
【図１０】本発明の第４の実施形態を示す説明図である。
【図１１】本発明の第５の実施形態を示す説明図である。
【図１２】本発明の第６の実施形態を示す説明図である。
【符号の説明】
【００８４】
１０１  レイアウトパターン形成手段
１０２  ノイズ源ブロック抽出手段
１０３  基板表面空き領域検出手段
１０４  デザインルール
１０５  判断手段
１０６  容量配置手段
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2005340347.tif 000011
【図１０】
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【図１１】
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【図１２】
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