(57)【要約】【課題】  有機ＥＬ発光表示装置のデータ駆動部に適用することが可能な発光表示装置用スタティックＲＡＭコアセル，スタティックＲＡＭコアセルおよび半導体素子を提供する。【解決手段】  発光表示装置のデータ駆動部のデータ記憶装置であって，ゲート，ソースおよびドレインをそれぞれ有する複数の薄膜トランジスタから構成される発光表示装置用スタティックＲＡＭコアセルにおいて，ビットラインとワードラインにそれぞれ接続され，データの書き込みおよび読み出しを選択するスイッチング用トランジスタと，電源電圧（Ｖｄｄ）または接地電圧（Ｖｓｓ）に接続され，データの書き込みおよび読み出しが行われるデータ記憶用トランジスタとを含み，ビットラインとワードラインがそれぞれ第１方向または第２方向に形成され，スイッチング用トランジスタまたはデータ記憶用トランジスタのチャンネルが第１方向または第２方向に対してそれぞれ斜め方向に形成される。【選択図】    図５
2005340749.tif 000002
【特許請求の範囲】
【請求項１】
発光表示装置のデータ駆動部のデータ記憶装置であって，ゲート，ソースおよびドレインをそれぞれ有する複数の薄膜トランジスタからなる発光表示装置用スタティックＲＡＭコアセルにおいて：
ビットラインとワードラインにそれぞれ接続され，データの書き込みおよび読み出しを選択するスイッチング用トランジスタと；
電源電圧または接地電圧に接続され,データの書き込みおよび読み出しが行われるデータ記憶用トランジスタと；
を含み，
前記ビットラインと前記ワードラインがそれぞれ第１方向または第２方向に形成され，前記スイッチング用トランジスタまたは前記データ記憶用トランジスタのチャンネルが，前記第１方向または前記第２方向に対してそれぞれ斜め方向に形成されたことを特徴とする，発光表示装置用スタティックＲＡＭコアセル。
【請求項２】
前記斜め方向は，前記第１方向または前記第２方向に対して，時計回り方向または反時計回り方向に回転した斜め方向であることを特徴とする，請求項１に記載の発光表示装置用スタティックＲＡＭコアセル。
【請求項３】
前記スイッチング用トランジスタまたは前記データ記憶用トランジスタは，定められたレイアウト空間上で順次配置されることを特徴とする，請求項１または２のいずれかに記載の発光表示装置用スタティックＲＡＭコアセル。
【請求項４】
前記斜め方向に配置される前記スイッチング用トランジスタ，または前記斜め方向に配置される前記データ記憶用トランジスタは，基板上に斜め方向に蒸着される多結晶珪素層を含むことを特徴とする，請求項１，２または３のいずれかに記載の発光表示装置用スタティックＲＡＭコアセル。
【請求項５】
ゲート，ソースおよびドレインをそれぞれ有する少なくとも６つの薄膜トランジスタからなるスタティックＲＡＭコアセルにおいて：
ワードラインにゲートが接続され，第１ビットラインにソース／ドレインがそれぞれ接続されて，前記ワードラインに入力される信号に応じて前記第１ビットラインへの入力が選択される第１スイッチング用トランジスタと；
前記ワードラインにゲートが接続され，第２ビットラインにソース／ドレインがそれぞれ接続されて，前記ワードラインに入力される信号に応じて前記第２ビットラインへの入力が選択される第２スイッチング用トランジスタと；
電源電圧または接地電圧に接続され，前記第１スイッチング用トランジスタおよび第２スイッチング用トランジスタの制御に応じてデータの書き込みおよび読み出しが行われる第１〜第４データ記憶用トランジスタと；
を含み，
前記ビットラインと前記ワードラインがそれぞれ第１方向または第２方向に形成され，前記第１スイッチング用トランジスタおよび第２スイッチング用トランジスタのチャンネル，または前記第１〜第４データ記憶用トランジスタのチャンネルが，前記第１方向または前記第２方向に対してそれぞれ斜め方向に形成されたことを特徴とする，スタティックＲＡＭコアセル。
【請求項６】
前記第１および第２スイッチング用トランジスタ，または前記第１〜第４データ記憶用トランジスタは，定められた面積のレイアウト空間上で順次配置されることを特徴とする，請求項５に記載のスタティックＲＡＭコアセル。
【請求項７】
前記斜め方向に配置される前記第１および前記第２スイッチング用トランジスタ，または前記斜め方向に配置される前記第１〜第４データ記憶用トランジスタは，基板上に斜め方向に蒸着される多結晶珪素層を含むことを特徴とする，請求項５または６のいずれかに記載のスタティックＲＡＭコアセル。
【請求項８】
ゲート，ソースおよびドレインをそれぞれ有する複数のトランジスタを備える半導体素子において，
基板と；
前記基板上に蒸着されたアクティブ領域上に形成されるゲート，ソースおよびドレインを有する複数のトランジスタと；
を含み，
前記アクティブ領域上に形成されるトランジスタのチャンネルが，定められた面積のレイアウト空間上でレイアウトの幅または長さ方向に対して斜め方向に形成されたことを特徴とする，半導体素子。
【請求項９】
前記斜め方向は，前記レイアウトの幅または長さ方向に対して時計回り方向または反時計回り方向に回転した斜め方向であることを特徴とする，請求項８記載の半導体素子。
【請求項１０】
前記斜め方向に配置されるトランジスタは，基板上で垂直方向に対して斜め方向に蒸着される多結晶珪素層を含むことを特徴とする，請求項８または９のいずれかに記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，発光表示装置用スタティックＲＡＭコアセル，スタティックＲＡＭコアセル，および半導体素子に関し，具体的には，有機ＥＬ（ｏｒｇａｎｉｃ  ｅｌｅｃｔｒｏ−ｌｕｍｉｎｅｓｃｅｎｃｅ）発光表示装置のデータ駆動部に適用することが可能な発光表示装置用スタティックＲＡＭコアセル，スタティックＲＡＭコアセル，および半導体素子に関する。
【背景技術】
【０００２】
有機ＥＬ発光表示装置は，電流が流れる場合に光を出す有機物質を画素別に分離してマトリックス状に配置しておき，これらの有機物質に流す電流量を調節することにより画像を表示する装置である。このような有機ＥＬ発光表示装置は，低電圧駆動，軽量薄型，広視野角および高速応答などの利点のため，次世代表示装置として期待されている。
【０００３】
図１は，有機ＥＬの発光原理を示す図である。一般に，有機ＥＬ発光表示装置は，蛍光性有機化合物を電気的に励起させて発光させる表示装置であって，Ｎ×Ｍ個の有機発光セルを電圧駆動あるいは電流駆動して画像をディスプレイできるようになっている。このような有機発光セル構造は，図１に示すように，ＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  ＯＸＩＤＥ；インジウムすず酸化物）画素電極，有機薄膜および金属レイヤの構造を有している。上記有機薄膜は，電子と正孔のバランスを良くして発光効率を向上させるために，発光層（Ｅｍｉｔｔｉｎｇ  Ｌａｙｅｒ：ＥＭＬ），電子輸送層（Ｅｌｅｃｔｒｏｎ  Ｔｒａｎｓｐｏｒｔ  Ｌａｙｅｒ：ＥＴＬ）および正孔輸送層（Ｈｏｌｅ  Ｔｒａｎｓｐｏｒｔ  Ｌａｙｅｒ：ＨＴＬ）を含んだ多層構造からなり，さらに別途の電子注入層（Ｅｌｅｃｔｒｏｎ  Ｉｎｊｅｃｔｉｎｇ  Ｌａｙｅｒ：ＥＩＬ）と正孔注入層（Ｈｏｌｅ  Ｉｎｊｅｃｔｉｎｇ  Ｌａｙｅｒ：ＨＩＬ）を含むことができる。
【０００４】
このように構成される有機発光セルを駆動する方式には，パッシブマトリックス方式（ｐａｓｓｉｖｅ  ｍａｔｒｉｘ）と，ＴＦＴ（ｔｈｉｎ  ｆｉｌｍ  ｔｒａｎｓｉｓｔｏｒ；薄膜トランジスタ）を用いたアクティブマトリックス（ａｃｔｉｖｅ  ｍａｔｒｉｘ）方式がある。パッシブマトリックス方式は，陽極と陰極を直交するように形成し，ラインを選択して駆動する方式であるが，これに対して、アクティブマトリックス方式は，ＴＦＴとキャパシタをそれぞれの画素電極に接続してキャパシタ容量によって電圧を保つようにする駆動方式である。
【０００５】
図２は，有機ＥＬ表示装置の概略的な構成を示すブロック図である。図２を参照すると，有機ＥＬ表示装置は，ビデオ制御部２１０，パネル制御部２２０，電源モジュール２３０，走査駆動部２４０，データ駆動部２５０および有機ＥＬパネル２６０から構成されるが，アナログインタフェースおよびデジタルインタフェースを経由した各種信号がそれぞれ走査駆動部２４０およびデータ駆動部２５０によって有機ＥＬパネル２６０にそれぞれ行（Ｃｏｌｕｍｎ）と列（Ｒｏｗ）方向に提供される。
【０００６】
具体的に，Ｒ，Ｇ，Ｂ信号および同期信号などのいろいろのアナログ信号がビデオ制御部２１０に入力された後，デジタル信号に変換される。パネル制御部２２０は，これらを制御して順次走査駆動部２４０およびデータ駆動部２５０に提供し，有機ＥＬパネル２６０は，これらの走査駆動部２４０およびデータ駆動部２５０によって提供される信号，そして電源モジュール２３０によって提供される電源によりＮ×Ｍ個の有機発光セルを電圧駆動あるいは電流駆動して画像をディスプレイする。
【０００７】
図３は，ＴＦＴ薄膜トランジスタを用いたアクティブマトリックス方式を用いる一般的な有機ＥＬ表示パネルを示す図である。図３を参照すると，有機ＥＬ表示装置は，有機ＥＬ表示パネル３１０，データ駆動部３２０および走査駆動部３３０を含む。
【０００８】
有機ＥＬ表示パネル３１０は，列方向に伸びているｍ個のデータ線（Ｄ１，Ｄ２，．．．，Ｄｍ），行方向に伸びているｎ個の走査線（Ｓ１，Ｓ２，・・・，Ｓｎ），およびＮ×Ｍ個の画素回路を含む。ｍ個のデータ線（Ｄ１，Ｄ２，．．．，Ｄｍ）は画像信号を示すデータ信号を画素回路へ伝達し，ｎ個の走査線（Ｓ１，Ｓ２，・・・，Ｓｎ）は選択信号をそれぞれ画素回路へ伝達する。ここで，画素回路は，隣り合う２本のデータ線（Ｄ１，Ｄ２，．．．，Ｄｍ）と隣り合う２本の走査線（Ｓ１，Ｓ２，・・・，Ｓｎ）によって定義される１つの画素領域３１０−１として形成され，例えば，トランジスタ３１１，トランジスタ３１２，キャパシタ３１３および有機ＥＬ素子３１４から構成される。ここで，図面符号３１５は，電源電圧Ｖｄｄを示す。
【０００９】
具体的に，画素回路３１０−１それぞれは，有機ＥＬ素子ＯＬＥＤ，２つのトランジスタ３１１，トランジスタ３１２およびキャパシタ３１３を含む。たとえば，２つのトランジスタ３１１，トランジスタ３１２は，ＰＭＯＳ型トランジスタで形成できる。
【００１０】
駆動トランジスタ３１２は，電源電圧Ｖｄｄにソースが接続され，ゲートとソースとの間にキャパシタ３１３が接続されている。キャパシタ３１３は，駆動トランジスタ３１２のゲート−ソース電圧を一定期間維持し，スイッチングトランジスタ３１１は，現在走査線Ｓｎからの選択信号に応答してデータ線Ｄｍからのデータ電圧を駆動トランジスタ３１２へ伝達する。
【００１１】
有機ＥＬ素子３１４は，カソードが基準電圧Ｖｓｓに接続され，駆動トランジスタ３１２を介して印加される電流に対応する光を発光する。ここで，有機ＥＬ素子３１４のカソードに接続される電源Ｖｓｓは，電源Ｖｄｄより低い電圧であって，グラウンド電圧などが使用できる。
【００１２】
また，走査駆動部３３０は，ｎ個の走査線（Ｓ１，Ｓ２，・・・，Ｓｎ）にそれぞれ選択信号を順次印加し，データ駆動部３２０はｍ個のデータ線（Ｄ１，Ｄ２，．．．，Ｄｍ）に画像信号対応のデータ電圧を印加する。
【００１３】
また，走査駆動部３３０および／またはデータ駆動部３２０は，有機ＥＬ表示パネル３１０に電気的に接続でき，或いは有機ＥＬ表示パネル３１０に接着されて電気的に接続されているテープキャリアパッケージ（ｔａｐｅ  ｃａｒｒｉｅｒ  ｐａｃｋａｇｅ：ＴＣＰ）にチップなどの形で装着でき，或いは表示パネル３１０に接着されて電気的に接続されているフレキシブルプリント回路（ｆｌｅｘｉｂｌｅ  ｐｒｉｎｔｅｄ  ｃｉｒｃｕｉｔ：ＦＰＣ）またはフィルムなどにチップなどの形で装着できる。
【００１４】
一方，走査駆動部３３０および／またはデータ駆動部３２０は，有機ＥＬ表示パネル３１０のガラス基板上に直接装着することもでき，或いはガラス基板上に走査線，データ線および薄膜トランジスタと同一の層で形成されている駆動回路と代替することもでき，直接装着することもできる。
【００１５】
図４は，従来の技術に係るＣＭＯＳスタティックＲＡＭコアセルを示す回路図である。従来の技術に係るＣＭＯＳスタティックＲＡＭコアセルは，有機ＥＬ発光表示装置をＳＯＰ（ｓｙｓｔｅｍ  ｏｎ  ｐａｃｋａｇｅ）に実現するためにデータ駆動部３２０上に使用されるもので，６つのＴＦＴトランジスタを有するスタティックＲＡＭに設計される。
【００１６】
図４を参照すると，ＭＰ１とＭＰ２はプルアップ（ｐｕｌｌ−ｕｐ）トランジスタであり，ＭＮ１とＭＮ２はプルダウントランジスタであり，ＭＰ３およびＭＰ４はアクセスのためのパストランジスタである。ここで，ＭＰ１〜ＭＰ４は，例えばＰＭＯＳトランジスタであり，ＭＮ１およびＭＮ２は，例えばＮＭＯＳトランジスタであり，ＭＰ１，ＭＮ１，ＭＰ２，ＭＮ２は，例えばＣＭＯＳで実現される。
【発明の開示】
【発明が解決しようとする課題】
【００１７】
しかしながら，上記ＣＭＯＳスタティックＲＡＭコアセルは，定められた幅と長さ内に複数のＮ型ＭＯＳトランジスタおよびＰ型ＭＯＳトランジスタを形成しなければならなかった。このため，レイアウトの設計時に制限を受けることにより，設計の柔軟性を確保できず，且つ，これによる製造工程上の不良をもたらすおそれがあるという問題点があった。
【００１８】
そこで，本発明は，このような問題に鑑みてなされたもので，その目的とするところは，限られたレイアウト空間における薄膜トランジスタの集積度を向上させ，工程マージンを確保して製造工程上の不良を防止することが可能な，新規かつ改良された発光表示装置用スタティックＲＡＭコアセル，スタティックＲＡＭコアセル，およびこれを用いた半導体素子を提供することにある。
【課題を解決するための手段】
【００１９】
上記課題を解決するために，本発明のある観点によれば，発光表示装置のデータ駆動部のデータ記憶装置であって，ゲート，ソースおよびドレインをそれぞれ有する複数の薄膜トランジスタからなる発光表示装置用スタティックＲＡＭコアセルにおいて，ビットラインとワードラインにそれぞれ接続され，データの書き込みおよび読み出しを選択するスイッチング用トランジスタと，電源電圧（Ｖｄｄ）または接地電圧（Ｖｓｓ）に接続され，データの書き込みおよび読み出しが行われるデータ記憶用トランジスタとを含み，ビットラインとワードラインがそれぞれ第１方向または第２方向に形成され，スイッチング用トランジスタまたはデータ記憶用トランジスタのチャンネルが，第１方向または第２方向に対してそれぞれ斜め方向に形成されたことを特徴とする発光表示装置用スタティックＲＡＭコアセルが提供される。
【００２０】
本発明によれば，スタティックＲＡＭコアセルを形成する薄膜トランジスタのゲートチャンネルを斜め方向に形成することにより，スタティックＲＡＭコアセルのレイアウト効率を向上させ，高集積化された発光表示装置を実現することができる。
【００２１】
ここで，上記斜め方向が，上記第１方向または上記第２方向に対して，時計回り方向または反時計回り方向に回転した斜め方向であってよい。
【００２２】
上記スイッチング用トランジスタまたは上記データ記憶用トランジスタは，定められたレイアウト空間上で順次配置されてもよい。
【００２３】
ここで，上記斜め方向に配置されるスイッチング用トランジスタ，または上記斜め方向に配置されるデータ記憶用トランジスタは，基板上に斜め方向に蒸着される多結晶珪素層を含むことができる。
【００２４】
上記課題を解決するために，本発明の他の観点によれば，ゲート，ソースおよびドレインをそれぞれ有する少なくとも６つの薄膜トランジスタから構成されるスタティックＲＡＭコアセルにおいて，ワードラインにゲートが接続され，第１ビットラインにソース／ドレインがそれぞれ接続され，ワードラインに入力される信号に応じて第１ビットラインへの入力が選択される第１スイッチング用トランジスタと，ワードラインにゲートが接続され，第２ビットラインにソース／ドレインがそれぞれ接続され，ワードラインに入力される信号に応じて第２ビットラインへの入力が選択される第２スイッチング用トランジスタと，電源電圧または接地電圧に接続され，第１スイッチング用トランジスタおよび第２スイッチング用トランジスタの制御に応じてデータの書き込みおよび読み出しが行われる第１〜第４データ記憶用トランジスタとを含み，ビットラインとワードラインがそれぞれ第１方向または第２方向に形成され，第1スイッチング用トランジスタおよび第２スイッチング用トランジスタのチャンネル，または第１〜第４データ記憶用トランジスタのチャンネルが，第１方向または第２方向に対してそれぞれ斜め方向に形成されたことを特徴とするスタティックＲＡＭコアセルが提供される。
【００２５】
ここで，上記第1スイッチング用トランジスタおよび上記第２スイッチング用トランジスタ，または上記第１〜第４データ記憶用トランジスタは，定められた面積のレイアウト空間上で順次配置されてもよい。
【００２６】
上記斜め方向に配置される上記第１および上記第２スイッチング用トランジスタ，または上記斜め方向に配置される上記第１〜第４データ記憶用トランジスタは，基板上に斜め方向に蒸着される多結晶珪素層を含むことができる。
【００２７】
上記課題を解決するために，本発明の別の観点によれば，ゲート，ソースおよびドレインをそれぞれ有する複数のトランジスタを備える半導体素子において，基板と，基板上に蒸着されるアクティブ領域上に形成されるゲート，ソースおよびドレインを有する複数のトランジスタを含み，アクティブ領域上に形成されるトランジスタのチャンネルが，定められた面積のレイアウト空間上でレイアウトの幅または長さ方向に対して斜め方向に形成されたことを特徴とする半導体素子が提供される。
【００２８】
ここで，上記斜め方向が，上記レイアウトの幅または長さ方向に対して，時計回り方向または反時計回り方向に回転した斜め方向であってよい。
【００２９】
ここで，上記斜め方向に配置されるトランジスタのチャンネルは，順次配置されることが好ましく，上記斜め方向に配置されるトランジスタは，基板上で垂直方向に対して斜め方向に蒸着される多結晶珪素層を含むことができる。
【発明の効果】
【００３０】
本発明によれば，発光表示装置のデータドライバスタティックＲＡＭの設計時，コアセルのレイアウト効率を向上させ，高集積化された発光表示装置を実現することができる。
【発明を実施するための最良の形態】
【００３１】
以下に添付図面を参照しながら，本発明の好適な実施の形態について詳細に説明する。なお，本明細書及び図面において，実質的に同一の機能構成を有する構成要素については，同一の符号を付することにより重複説明を省略する。
【００３２】
以下，添付図面を参照して，本発明の実施形態に係るスタティックＲＡＭコアセルを詳細に説明する。ここで，本発明の実施形態に係るスタティックＲＡＭコアセルは，発光表示装置に用いることができる。
【００３３】
前述した図４をさらに参照すると，一般に，スタティックＲＡＭコアセルは，記憶用フリップ・フロップ回路（ＭＰ１とＭＮ１，ＭＰ２とＭＮ２）と２つのスイッチ（ＭＰ３，ＭＰ４）から構成され，ワードラインにパルスを印加してセルトランジスタをオンにすると，ビットライン対Ｂｉｔ，Ｂｉｔｂとフリップ・フロップ間のデータの転送が可能になる。書き込みの際には，ビットライン対の一側に高電圧を印加し，他側に低電圧を印加し，これを記憶ノード（ＭＰ１およびＭＮ１の共通ソース／ドレインノード，およびＭＰ２およびＭＮ２の共通ソース／ドレインノード）に伝達することにより，２進情報を記憶させる。読み出しとは，ノードの電圧に対応してビットライン対に誘起される電圧を検出し，外部に伝達することをいう。スタティックＲＡＭは，ＤＲＡＭとは異なり，電源が印加されている限り，フリップ・フロップのフィードバック効果によってリフレッシュ動作がなしでも，すなわちスタティックなデータ保存が可能なので，静的ＲＡＭと呼ぶ。但し，スタティックＲＡＭは，一つのセルを構成するに必要な素子の数が多いため，同一面積に対してＤＲＡＭに比べて約１／４程度の記憶容量を有するため，相対的に高価である。
【００３４】
一方，図５は，本発明の実施形態に係る発光表示装置用ＣＭＯＳスタティックＲＡＭコアセルのレイアウトを示す図である。図５を参照すると，本発明の実施形態に係る発光表示装置用ＣＭＯＳスタティックＲＡＭコアセルは，発光表示装置のデータ駆動部のデータ記憶装置であって，ゲート，ソースおよびドレインをそれぞれ有する６つの薄膜トランジスタ（ＭＰ１〜ＭＰ４，ＭＮ１およびＭＮ２）から構成される。
【００３５】
上記６つの薄膜トランジスタ（ＭＰ１〜ＭＰ４，ＭＮ１およびＭＮ２）のうち，第１スイッチング用トランジスタＭＰ３は，ワードライン（Ｗｏｒｄ）にゲートが接続され，第１ビットライン（Ｂｉｔ）にソース／ドレインがそれぞれ接続されて，ワードラインに入力される信号に応じて第１ビットラインへの入力が選択される。ここで，薄膜トランジスタは少なくとも６つであってよい。
【００３６】
上記６つの薄膜トランジスタ（ＭＰ１〜ＭＰ４，ＭＮ１およびＭＮ２）の中でも，第２スイッチング用トランジスタＭＰ４は，ワードラインにゲートが接続され，第２ビットライン（Ｂｉｔｂ）にソース／ドレインがそれぞれ接続されて，ワードラインに入力される信号に応じて第２ビットラインへの入力が選択される。
【００３７】
また，上記６つの薄膜トランジスタ（ＭＰ１〜ＭＰ４，ＭＮ１およびＭＮ２）の中でも，第１〜第４データ記憶用トランジスタ（ＭＰ１とＭＮ１，ＭＰ２とＭＮ２）は，前述したように，フリップ・フロップを形成し，それぞれ電源電圧Ｖｄｄまたは接地電圧Ｖｓｓに接続されて，第１スイッチング用トランジスタＭＰ３および第２スイッチング用トランジスタＭＰ４の制御に基づいてデータの書き込みおよび読み出しを行う。
【００３８】
ここで，同図に示すように，第１スイッチング用トランジスタＭＰ３および第２スイッチング用トランジスタＭＰ４，または第１〜第４データ記憶用トランジスタＭＰ１とＭＮ１，ＭＰ２とＭＮ２のチャンネルがそれぞれ斜め方向に形成される。ビットラインを第１方向とし，ワードラインを第２方向とすると，スイッチング用トランジスタまたはデータ記憶用トランジスタのチャンネルは，第１方向または第２方向に対して，それぞれ斜め方向に形成される。例えば，スイッチング用トランジスタのチャンネルは，第１方向および第２方向に対して，斜めに形成されてもよいし，データ記憶用トランジスタのチャンネルは，第１方向および第２方向に対して，斜めに形成されてもよい。また，スイッチング用トランジスタのチャンネルおよびデータ記憶用トランジスタのチャンネル両方ともに，第１方向および第２方向に対して斜めに形成されてもよい。斜め方向は，第1方向または第２方向に対して，時計回り方向または反時計回りに回転した方向に形成できる。また，第１スイッチング用トランジスタＭＰ３および第２スイッチング用トランジスタＭＰ４，または第１〜第４データ記憶用トランジスタ（ＭＰ１とＭＮ１，ＭＰ２とＭＮ２）は，定められたレイアウト空間上で同一の角度で順次配置できる。ここで，定めたれた空間とは，図５で２２μｍ×２０μｍのレイアウト空間を有する意味し，本実施形態のスタティックＲＡＭコアセルの面積に該当する。この空間上で，スタティックＲＡＭコアセルを配置する時，複数のトランジスタが，順次に，つまり一定の手順によって同一の角度で，例えば４５°で配置されてもよい。
【００３９】
一方，図６は，図５のＣＭＯＳスタティックＲＡＭコアセルで斜め方向にレイアウトされる部分を示す回路図である。
【００４０】
本発明の実施形態に係る発光表示装置用スタティックＲＡＭコアセルは，ゲート，ソースおよびドレインを有する複数の薄膜トランジスタ，すなわち４つのＰＭＯＳ（６１１〜６１４）および２つのＮＭＯＳ（６２１，６２２）トランジスタの６つのトランジスタから構成され，ビットラインおよびワードラインによって書き込みおよび読み出しが制御される。前述したように，上記６つのトランジスタの中で，ＭＰ１（６１１）とＭＰ２（６１２）は，プルアップ（ｐｕｌｌ−ｕｐ）トランジスタであり，ＭＮ１（６２１）とＭＮ２（６２２）は，プルダウン（ｐｕｌｌ−ｄｏｗｎ）トランジスタであり，ＭＰ３（６１３）およびＭＰ４（６１４）は，アクセスのためのスイッチング用トランジスタである。ここで，ＭＰ１〜ＭＰ４（６１１〜６１４）は，ＰＭＯＳトランジスタであり，ＭＮ１およびＭＮ２（６２１，６２２）はＮＭＯＳトランジスタであって，定められたレイアウト空間上で，例えば４５°角度で順次配置される。
【００４１】
一方，図７は，本発明の実施形態に係るＣＭＯＳスタティックＲＡＭコアセルの斜め方向のレイアウトを具体的に説明するための図である。図７は，本発明の実施形態に係るＣＭＯＳスタティックＲＡＭコアセルは，定められたレイアウト空間が，例えば２２μｍの幅と２０μｍの長さ（２２μｍ×２０μｍ）を有し，前述したように６つの薄膜トランジスタが形成される。
【００４２】
また，本発明に係る実施形態において，図面符号６３１は，電源電圧ＶＤＤに接続されるコンタクトを示し，図面符号６３２は，接地電圧ＧＮＤに接続されるコンタクトを示す。また，図面符号６４１および６４２は，ビットライン対を示し，図面符号６５１はワードラインを示す。
【００４３】
同図に示すように，本発明の実施形態に係るＣＭＯＳスタティックＲＡＭコアセルは，４つのＰＭＯＳ（６１１〜６１４）および２つのＮＭＯＳ（６２１，６２２）トランジスタの６つのトランジスタから構成され，ビットライン対（Ｂｉｔ，Ｂｉｔｂ）およびワードライン（Ｗｏｒｄ）によって書き込みおよび読み出しが制御される。前述したように，６つのトランジスタが所定のレイアウト空間上で，例えば４５°角度で順次配置できる。
【００４４】
一方，斜め方向に配置されるスイッチング用トランジスタまたはデータ記憶用トランジスタは，基板上で斜め方向に蒸着される多結晶珪素層を含むことができる。すなわち，斜め方向に形成される多結晶珪素層上にアクティブ領域を形成し，アクティブ領域にそれぞれゲート，ソースおよびドレインを形成することにより，前述したチャンネルが斜め方向に形成される。
【００４５】
一方，本発明の実施形態によって，定められた面積のレイアウト空間上で斜め方向に形成される複数のトランジスタを備える半導体素子を実現することができる。半導体素子は，基板と，基板上に蒸着されるアクティブ領域上に形成されるゲート，ソースおよびドレインを有する複数のトランジスタを含み，アクティブ領域上に形成されるトランジスタのチャンネルが，定められた面積のレイアウト空間上で斜め方向に形成される。この際，アクティブ領域上に形成され，斜め方向に配置されるトランジスタのチャンネルは順次配置され，基板上で垂直方向に対して斜め方向に蒸着される多結晶珪素層を含むことができる。
【００４６】
つまり，本発明の実施形態に係る発光表示装置用ＣＭＯＳスタティックＲＡＭコアセルは，チャンネルまたは多結晶珪素層を斜め方向に形成することにより，集積効率を高めることができる。
【００４７】
本発明の実施形態によれば，発光表示装置のデータドライバスタティックＲＡＭの設計時，所定の領域内でトランジスタを形成する多結晶珪素層またはチャンネルが斜め方向に形成されるように順次トランジスタを配置することにより，コアセルのレイアウト効率を向上させ，高集積化された発光表示装置を実現することができる。
【００４８】
以上，添付図面を参照しながら本発明の好適な実施形態について説明したが，本発明は係る例に限定されないことは言うまでもない。当業者であれば，特許請求の範囲に記載された範疇内において，各種の変更例または修正例に想到し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
【図面の簡単な説明】
【００４９】
【図１】有機ＥＬの発光原理を示す図である。
【図２】有機ＥＬ表示装置の概略的な構成を示すブロック図である。
【図３】ＴＦＴを用いたアクティブマトリックス方式を用いる一般的な有機ＥＬ表示パネルを示す図である。
【図４】発光表示装置用ＣＭＯＳスタティックＲＡＭコアセルの回路図である。
【図５】本発明の実施形態に係る発光表示装置用ＣＭＯＳスタティックＲＡＭコアセルのレイアウトを示す図である。
【図６】図５に示したＣＭＯＳスタティックＲＡＭコアセルで斜め方向にレイアウトされる部分を示す回路図である。
【図７】本発明の実施形態に係るＣＭＯＳスタティックＲＡＭコアセルの斜め方向のレイアウトを具体的に説明するための図である。
【符号の説明】
【００５０】
２１０      ビデオ制御部
２２０      パネル制御部
２３０      電源モジュール
２４０      走査駆動部
２５０      データ駆動部
２６０      有機ＥＬパネル
３２０      データ駆動部
３３０      走査駆動部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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