(57)【要約】  【課題】従来技術ではソース配線がドレイン領域と素子の活性領域上で交差しているためドレイン端で電界集中が起こってソースドレイン間耐圧が十分高く取れないという問題があった。本発明はソースドレイン間耐圧を維持しつつ高効率動作を実現する新規な絶縁ゲート型電界効果トランジスタを提案する。  【解決手段】ソース配線が、ゲート電極およびドレイン配線のみと交差し、ドレイン領域とは交差しない形状に形成された絶縁ゲート型電界効果トランジスタ。素子の活性領域上にソース配線が引き回されないため、ドレイン端での電界集中を防ぎ、耐圧の改善を図ることができる。例えば、従来構造の素子の耐圧が１３.６Ｖであるのに対し、本願の構造の素子の耐圧は１４.８Ｖになる。【選択図】図１
2005294692.tif 000002
【特許請求の範囲】
【請求項１】
単結晶シリコン半導体基板の第１主面側に第１の絶縁膜を有し、前記第１の絶縁膜の第１主面側に第１の単結晶シリコン半導体層を有する積層構造の半導体基板を用い、
前記積層構造の半導体基板の第１の単結晶シリコン半導体層内に、第１導電型のチャネル領域と、第２導電型のソース領域と、第１導電型のボディコンタクト領域と、第２導電型で前記ソース領域に比べて低濃度のドレインオフセット領域と、第２導電型で前記ドレインオフセット領域に比べて高濃度のドレイン領域とを有し、
前記ソース領域と前記ドレインオフセット領域は、それぞれ前記チャネル領域と接続し、かつ、前記チャネル領域を挾んで対向するように形成され、前記ボディコンタクト領域は、前記チャネル領域に接続し、かつ前記ソース領域に接続するように形成されており、
前記チャネル領域の第１主面側に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して形成されたゲート電極と、前記ソース領域と前記ボディコンタクト領域に接続されたソース電極と、前記ドレイン領域に接続されたドレイン電極と、を有し、
さらに前記ゲート電極に接続されたゲート配線と、前記ソース電極に接続されたソース配線と、前記ドレイン電極に接続されたドレイン配線と、を有し、
前記ソース配線は、前記ゲート電極および前記ドレイン配線のみと交差し、前記ドレイン領域とは交差しない形状に形成されていることを特徴とする絶縁ゲート型電界効果トランジスタ。
【請求項２】
前記ソース配線は、前記ドレイン電極から伸びたドレイン配線と活性領域外で交差する枝と、ゲート電極と交差し、かつ一端が前記ソース電極に接続された枝とが接続された形状であることを特徴とする請求項１に記載の絶縁ゲート型電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高電圧・大電流・高周波で使用する絶縁ゲート型電界効果トランジスタに関するものである。
【背景技術】
【０００２】
従来技術として下記非特許文献１に記載された絶縁ゲート型電界効果トランジスタを図１６、図１７、図１８に示すとともにその構造を説明する。ただし、図１６は平面図、図１７はＡ−Ａ’断面図、図１８はＢ−Ｂ’断面図を示す。  
この絶縁ゲート型電界効果トランジスタは、単結晶シリコン半導体基板１０１上にシリコン酸化膜１０２を有し、さらにシリコン酸化膜１０２上に単結晶シリコン半導体層１０３を有する積層構造の半導体基板を用いて、単結晶シリコン半導体層１０３内に、ｐ型のチャネル領域１０４と、ｎ型のソース領域１０５と、ｐ型のボディコンタクト領域１０６と、ｎ型でソース領域１０５に比べて低濃度のドレインオフセット領域１０７と、該ドレインオフセット領域１０７に比べて高濃度のｎ型ドレイン領域１０８とを形成している。このソース領域１０５とドレインオフセット領域１０７は、それぞれチャネル領域１０４と接続し、かつ、チャネル領域１０４を挾んで対向するように形成されている。また、ボディコンタクト領域１０６は、チャネル領域１０４に接続し、かつソース領域１０５に連接するように形成されている。
【０００３】
また、チャネル領域１０４の第１主面側にはゲート絶縁膜１０９を有し、ゲート絶縁膜１０９を介してゲート電極１１０が形成され、それらを覆って層間膜１１１が形成されている。  
また、ソース領域１０５とボディコンタクト領域１０６に接続したソース電極１１２とドレイン領域１０８に接続したドレイン電極１１３とを有し、ゲート電極１１０にはゲート配線１１４、ソース電極１１２にはソース配線１１５、ドレイン電極１１３にはドレイン配線１１６が接続されている。  
なお、図１６においては、ソース配線１１５は外枠のみを示しているが、図１７、図１８に示した断面図から判るように、図１６で１１５の符号を付した直線で囲まれた長方形の範囲全体に平面状に設けられており、素子の活性領域上でゲート電極１１０およびドレイン領域１０８と交差する構造となっている。
【０００４】
【非特許文献１】S.Matsumoto and T.Sakai "Experimental Investigation of Linear Amplification Characteristics of Radio-Frequency Thin-Fi1mSOI Power MOSFETs"、IEEE Trans.E1ectron Devices vol.48、pp.2911-2916、2001
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従来技術による絶縁ゲート型の電界効果トランジスタでは、ソース配線がドレイン領域と素子の活性領域（ゲート領域、ドレイン領域、ソース領域の存在する領域）上で交差しているためドレイン端で電界集中が起こってソースドレイン間耐圧が十分高く取れないという問題があった。  
本発明は前記の従来技術が持つ問題点に鑑みてなされたものであり、上記の従来技術が持つ絶縁ゲート型電界効果トランジスタのソースドレイン間耐圧の問題を解決し、ソースドレイン間耐圧を維持しつつ高効率動作を実現する新規な絶縁ゲート型電界効果トランジスタを提案するものである。
【課題を解決するための手段】
【０００６】
上記の目的を達成するため、本発明においては、ソース配線が、ゲート電極およびドレイン配線のみと交差し、ドレイン領域とは交差しない形状に形成するように構成している。例えば、ソース配線は、ドレイン電極から伸びたドレイン配線と活性領域外で交差する枝と、ゲート電極と交差し、かつ一端がソース電極に接続された枝とが接続された形状を有している。
【発明の効果】
【０００７】
従来技術の絶縁ゲート型電界効果トランジスタでは、ソース配線が素子の活性領域上でドレイン領域と交差しており、このためソース配線のフィールドプレート効果によりドレインオフセット領域が低ドイレン電圧で完全に空乏化し、ドレイン端で電界集中が起こるため、十分に耐圧がとれなかった。  
それに対して本発明においては、ソース配線をドレイン配線およびゲート電極のみと交差させ、ドレイン領域とは交差しないように形成したことにより、素子の活性領域上にソース配線が引き回されないため、ドレイン端での電界集中を防ぎ、耐圧の改善を図ることができる。例えば、従来構造の素子の耐圧が１３.６Ｖであるのに対し、本願の構造の素子の耐圧では１４.８Ｖが得られている。
【０００８】
なお、各領域の配置の関係上、ソース配線を外部に引き出す場合には、ドレイン配線またはゲート配線の何れかとは交差せざるを得ないが、ゲート配線と交差するよりは本発明のようにドレイン配線と交差する方が有利である。すなわち、ソース配線をゲート配線およびゲート電極のみと交差させる方法でも素子の活性領域上にソース配線が引き回されないため、ドレイン端での電界集中を防ぎ耐圧の改善を図ることができる。しかし、ゲート配線は高周波電力の入力側であり、ドレイン電極に比べて通過する高周波電力が小さいので、ソース配線と交差することによって高周波電力の減衰割合が大きくなるため、高効率化には不向きである。したがって本発明のように、ソース配線をドレイン配線およびゲート電極のみと交差させる構成の方が、高耐圧化と共に高効率動作を実現することができる点で優れている。
【発明を実施するための最良の形態】
【０００９】
（実施例１）
以下、図１、図２および図３を用いて本発明による絶縁ゲート型電界効果トランジスタの実施例１を説明する。なお、図１は平面図、図２はＡ−Ａ’断面図、図３はＢ−Ｂ’断面図である。  
ｐ型単結晶シリコン半導体基板１の第１主面側（図の上側）に第１の絶縁膜２として例えば厚さ０.４μｍのシリコン酸化膜を有し、第１の絶縁膜２の第一主面側（図の上側）に例えば厚さ０.１６μｍの第１の単結晶シリコン半導体層３を有する積層構造の半導体基板を用いて、前記第１の単結晶シリコン半導体層３内にｐ型のチャネル領域４と、ｎ型のソース領域５と、ｐ型のボディコンタクト領域６と、ｎ型でソース領域５に比べて低濃度のドレインオフセット領域７と、該ドレインオフセット領域７に比べて高濃度のｎ型のドレイン領域８とを形成している。このソース領域５とドレインオフセット領域７は、それぞれチャネル領域４と接続し、かつ、チャネル領域４を挾んで対向するように形成されている。また、ボディコンタクト領域６は、チャネル領域４に接続し、かつソース領域５に連接するように形成されている。
【００１０】
また、チャネル領域４の第１主面側にはゲート絶縁膜９を有し、ゲート絶縁膜９を介してゲート電極１０が形成され、それらを覆って層間膜１１が形成されている。
【００１１】
また、ソース領域５とボディコンタクト領域６に接続したソース電極１２と、ドレイン領域８に接続したドレイン電極１３とを有し、ゲート電極１０にはゲート配線１４、ソース電極１２にはソース配線１５、ドレイン電極１３にはドレイン配線１６が接続されている。また、１７は層間膜である。  
なお、ゲート配線１４、ソース配線１５、ドレイン配線１６は、それぞれ接続された各電極から素子の活性領域外で外部に接続するための引出し配線であり、これらの配線が存在する個所は素子の活性領域外である。
【００１２】
図１の平面図に示したように、本実施例の絶縁ゲート型電界効果トランジスタでは、ソース配線１４は、ドレイン電極１３から伸びたドレイン配線１６と活性領域外で交差する枝（図の横方向の部分）と、ゲート電極１０と交差し、かつ一端がソース電極１２に接続された枝（図の縦方向の部分）とが接続された形状になっている。このようにソース配線１５をドレイン配線１６およびゲート電極１０のみと交差させ、ドレイン領域８とは交差させないように形成したことにより、素子の活性領域上にソース配線１５が引き回されないため、ドレイン端での電界集中を防ぎ、耐圧の改善を図ることができ、さらにソース配線はゲート配線に比べて大電力のドレイン配線と交差しているため、ゲート配線と交差する場合に比べて高周波電力の減衰の割合が小さくなるという利点がある。
【００１３】
以下、実施例１に示した絶縁ゲート型電界効果トランジスタの製造方法について説明する。  
図４〜図８は、実施例１の絶縁ゲート型電界効果トランジスタ製造方法を説明するための断面図であり、図１におけるＡ−Ａ’断面図またはＢ−Ｂ’断面図を示す。  
まず、図４に示すように、ｐ型単結晶シリコン半導体基板２１の第１主面側にシリコン酸化膜２２を有し、シリコン酸化膜２２の第１主面側に第１の単結晶シリコン半導体層２３を有する積層構造の半導体基板を用いて、チャネル領域２４を形成するために、ボロンのイオン注入と拡散を行う。  
次に、ゲート酸化膜２５を形成した後、多結晶シリコンを堆積加工することによりゲート電極２６を形成する。  
次に、例えばリンと砒素のイオン注入により低濃度のドレインオフセット領域２７を形成する。
【００１４】
次に、図５（Ａ−Ａ’断面）、図６（Ｂ−Ｂ’断面）に示すように、所望の領域にフォトレジストを形成した後、イオン注入によりソース領域２８とドレイン領域３０を形成する（図５）。そして再び所望の領域に、フォオレジストを形成した後、ボディコンタクト領域２９を形成するため、ボロンをイオン注入する（図６）。
【００１５】
次に、シリコン酸化膜３１を堆積、加工してコンタクトホールを形成する。その後、ソース電極３２、ドレイン電極３３、ソース配線３４、ゲート配線３５、ドレイン配線３６を形成する。
【００１６】
次に、図７（Ａ−Ａ’断面）、図８（Ｂ−Ｂ’断面）に示すように、層間膜３７を堆積し、ビアホール（via hole：貫通孔）を形成した後、例えばソース配線３４を形成することにより、図１の絶縁ゲート型電界効果トランジスタが完成する。
【００１７】
（実施例２）
次に、絶縁ゲート型電界効果トランジスタの他の実施例の製造方法を説明する。  
図９〜図１５は、絶縁ゲート型電界効果トランジスタ製造方法の他の例を説明するための断面図である。  
まず、図９に示すように、ｐ型単結晶シリコン半導体基板５１の第１主面側にシリコン酸化膜５２を有し、シリコン酸化膜５２の第１主面側に第１の単結晶シリコン半導体層５３を有する積層構造の半導体基板を用いて、チャネル領域５３を形成するため、ボロンのイオン注入と拡散を行う。
【００１８】
次に、ゲート酸化膜５５を形成した後、多結晶シリコンを堆積加工することによりゲート電極５６を形成する。  
次に、例えばリンと砒素のイオン注入により低濃度のドレインオフセット領域５７を形成する。
【００１９】
次に、図１０（Ａ−Ａ’断面）、図１１（Ｂ−Ｂ’断面）に示すように、所望の領域にフォトレジストを形成した後、イオン注入によりソース領域５８を形成する（図１０）。再び所望の領域に、フォオレジストを形成した後、ボディコンタクト領域５９を形成するため、ボロンをイオン注入する（図１１）。  
次に、シリコン酸化膜６０を堆積し、異方性エッチングとして例えば反応性イオンエッチングによりシリコン酸化膜６０を加工する。そしてドレイン領域６１を形成するため砒素のイオン注入と拡散を行う。
【００２０】
次に、図１２（Ａ−Ａ’断面）、図１３（Ｂ−Ｂ’断面）に示すように、チタンシリサイド６２をゲート電極５６上に、チタンシリサイド６３をソース領域５８とボディコンタクト領域５９上に、チタンシリサイド６４をドレイン領域６１上に形成する。
【００２１】
次に、図１４（Ａ−Ａ’断面）、図１５（Ｂ−Ｂ’断面）に示すように、層間膜６５を堆積し、コンタクトホールを開口する。そしてソース電極６６、ドレイン電極６７、ソース配線６８、ゲート配線６９、ドレイン配線７０として例えばアルミニウムを堆積加工する。さらに、層間膜７１を堆積し、ビアホールを形成した後、例えば上部のソース配線６８を形成することにより、絶縁ゲート型電界効果トランジスタが完成する。
【図面の簡単な説明】
【００２２】
【図１】本発明の実施例１による絶縁ゲート型電界効果トランジスタの平面図。
【図２】図１のＡ−Ａ’断面図。
【図３】図１のＢ−Ｂ’断面図。
【図４】実施例１の素子の製造方法を説明するための断面図。
【図５】実施例１の素子の製造方法を説明するための断面図。
【図６】実施例１の素子の製造方法を説明するための断面図。
【図７】実施例１の素子の製造方法を説明するための断面図。
【図８】実施例１の素子の製造方法を説明するための断面図。
【図９】実施例２の素子の製造方法を説明するための断面図。
【図１０】実施例２の素子の製造方法を説明するための断面図。
【図１１】実施例２の素子の製造方法を説明するための断面図。
【図１２】実施例２の素子の製造方法を説明するための断面図。
【図１３】実施例２の素子の製造方法を説明するための断面図。
【図１４】実施例２の素子の製造方法を説明するための断面図。
【図１５】実施例２の素子の製造方法を説明するための断面図。
【図１６】従来装置の一例の平面図。
【図１７】従来装置のＡ−Ａ’断面図。
【図１８】従来装置のＢ−Ｂ’断面図。
【符号の説明】
【００２３】
１…ｐ型単結晶シリコン半導体基板        ２…シリコン酸化膜
３…単結晶シリコン半導体層              ４…ｐ型チャネル領域
５…ｎ型ソース領域                      ６…ｐ型ボディコンタクト領域
７…オフセット領域                      ８…ｎ型ドレイン領域
９…ゲート絶縁膜                      １０…ゲート電極
１１…層間膜                            １２…ソース電極
１３…ドレイン電極                      １４…ゲート配線
１５…ソース配線                        １６…ドレイン配線
１７…層間膜
２１…ｐ型単結晶シリコン半導体基板      ２２…シリコン酸化膜
２３…単結晶シリコン半導体層            ２４…ｐ型チャネル領域
２５…ゲート酸化膜                      ２６…ゲート電極
２７…ドレインオフセット領域            ２８…ソース領域
２９…ボディコンタクト領域              ３０…ドレイン領域
３１…シリコン酸化膜                    ３２…ソース電極
３３…ドレイン電極                      ３４…ソース配線
３５…ゲート配線                        ３６…ドレイン配線
３７…層間膜                            ５１…単結晶シリコン半導体基板
５２…シリコン酸化膜                    ５３…単結晶シリコン半導体層
５４…チャネル領域                      ５５…ゲート酸化膜
５６…ゲート電極                        ５７…ドレインオフセット領域
５８…ソース領域                        ５９…ボディコンタクト領域
６０…シリコン酸化膜                    ６１…ドレイン領域
６２…チタンシリサイド                  ６３…チタンシリサイド
６４…チタンシリサイド                  ６５…層間膜
６６…ソース電極                        ６７…ドレイン電極
６８…ソース配線                        ６９…ゲート配線
７０…ドレイン配線                      ７１…層間膜
１０１…単結晶シリコン半導体基板        １０２…シリコン酸化膜
１０３…単結晶シリコン半導体層          １０４…ｐ型チャネル領域
１０５…ｎ型ソース領域                  １０６…ｐ型ボディコンタクト領域
１０７…ドレインオフセット領域          １０８…ｎ型ドレイン領域
１０９…ゲート絶縁膜                    １１０…ゲート電極
１１１…層間膜                          １１２…ソース電極
１１３…ドレイン電極                    １１４…ゲート配線
１１５…ソース配線                      １１６…ドレイン配線
【図１】
2005294692.tif 000003
【図２】
2005294692.tif 000004
【図３】
2005294692.tif 000005
【図４】
2005294692.tif 000006
【図５】
2005294692.tif 000007
【図６】
2005294692.tif 000008
【図７】
2005294692.tif 000009
【図８】
2005294692.tif 000010
【図９】
2005294692.tif 000011
【図１０】
2005294692.tif 000012
【図１１】
2005294692.tif 000013
【図１２】
2005294692.tif 000014
【図１３】
2005294692.tif 000015
【図１４】
2005294692.tif 000016
【図１５】
2005294692.tif 000017
【図１６】
2005294692.tif 000018
【図１７】
2005294692.tif 000019
【図１８】
2005294692.tif 000020