(57)【要約】【課題】  ゲート絶縁膜として高誘電率膜を使用した場合に、高誘電率膜中に存在する残留不純物を比較的低い温度で充分に除去することができる技術を提供する。【解決手段】  酸化ハフニウム膜よりなるゲート絶縁膜５上に、プラチナ膜６を形成する。その後、酸素ガス７の雰囲気中で約４００℃の熱処理を行う。このとき、酸素ガス７がプラチナ膜６に接触すると、プラチナ膜６の触媒作用により、酸素ガス７はより反応性豊かな酸素原子７ａ、７ｂに解離する。解離した酸素原子７ａ、７ｂは、プラチナ膜６を介してゲート絶縁膜５に導入される。導入された酸素原子７ａ、７ｂは、酸化ハフニウム膜中に存在する残留不純物と反応し、この反応で生成された反応生成物がプラチナ膜６の粒界を通って外部に放出される。【選択図】  図４ 
2005236020.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板上に酸化シリコン膜より誘電率の高いゲート絶縁膜を形成する工程と、
（ｂ）前記ゲート絶縁膜上に酸素ガスを酸素原子に解離するための触媒となる物質を形成する工程と、
（ｃ）前記（ｂ）工程後、前記酸素ガスを含む雰囲気中で前記ゲート絶縁膜を熱処理することにより、前記酸素ガスを前記酸素原子に解離し、解離した前記酸素原子と前記ゲート絶縁膜中にある残留不純物を反応させて、前記残留不純物を除去する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項２】
（ａ）半導体基板上に酸化シリコン膜より誘電率の高いゲート絶縁膜を形成する工程と、
（ｂ）前記ゲート絶縁膜上に白金系金属よりなる金属膜を形成する工程と、
（ｃ）前記（ｂ）工程後、酸素ガスを含む雰囲気中で前記ゲート絶縁膜を熱処理する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項３】
（ａ）半導体基板上に酸化シリコン膜より誘電率の高いゲート絶縁膜を形成する工程と、
（ｂ）前記ゲート絶縁膜上に白金系金属よりなる金属膜の結晶粒をドット状に形成する工程と、
（ｃ）前記（ｂ）工程後、酸素ガスを含む雰囲気中で前記ゲート絶縁膜を熱処理する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項４】
（ａ）半導体基板上に酸化シリコン膜より誘電率の高いゲート絶縁膜を形成する工程と、
（ｂ）前記ゲート絶縁膜上に白金系金属よりなる金属膜を形成する工程と、
（ｃ）前記（ｂ）工程後、酸素ガスを含む雰囲気中で前記ゲート絶縁膜を熱処理する工程とを備え、
前記（ｃ）工程は、概ね４００℃の温度で行われることを特徴とする半導体装置の製造方法。
【請求項５】
（ａ）半導体基板上に窒化物よりなる窒化膜を形成する工程と、
（ｂ）前記窒化膜上に白金系金属よりなる金属膜を形成する工程と、
（ｃ）前記（ｂ）工程後、酸素ガスを含む雰囲気中で前記窒化膜を熱処理することにより、酸窒化物よりなるゲート絶縁膜を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、ゲート絶縁膜に酸化シリコン膜より誘電率の高い高誘電率膜（いわゆるＨｉｇｈ−ｋ膜）を使用した電界効果トランジスタの製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
従来、電界効果トランジスタのゲート絶縁膜としては、絶縁耐性が高い、リーク電流が少ない、シリコン−酸化シリコン界面の電気的・物性的安定性などが優れているとの観点から、酸化シリコン膜が使用されている。しかし、素子の微細化に伴い、ゲート絶縁膜の薄膜化が要求されるようになってきている。このように薄い酸化シリコン膜をゲート絶縁膜として使用すると、電界効果トランジスタのチャネルを流れる電子が酸化シリコン膜によって形成される障壁をトンネルしてゲート電極に流れる、いわゆるトンネル電流が発生してしまう。そこで、酸化シリコンより誘電率の高い材料を使用して物理的膜厚を増加させることができる高誘電率膜が使用されるようになってきている（例えば、特許文献１参照）。
【特許文献１】特開２００３−０６８７３１号公報（第５頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上記したようにゲート絶縁膜として高誘電率膜が使用されてきているが、ゲート絶縁膜の信頼性向上のため高誘電率膜中に含まれる残留不純物の低減が要求されている。すなわち、高誘電率膜の作製における原料となる有機金属材料に起因した残留不純物が高誘電率膜中に残っているとトランジスタ特性が低下するため、残留不純物の低減が求められている。
【０００４】
このことから、高誘電率膜を形成した後、高誘電率膜中の残留不純物を除去するため、約６５０℃〜約９５０℃にもおよぶ高温度の熱処理を酸素ガス雰囲気中で行っている。
【０００５】
しかし、酸素ガス雰囲気中における高温度の熱処理を行うと、ゲート絶縁膜となる高誘電率膜とシリコンよりなる半導体基板との境界面に低誘電率な酸化シリコン膜が容易に形成される。この結果、ゲート絶縁膜の酸化シリコン換算膜厚（ＥＯＴ）は約１．５ｎｍ以上と厚くなり、酸化シリコン換算膜厚を約１．０ｎｍ以下にする要求を達成することが困難となる問題点がある。
【０００６】
また、上記した酸素ガスを使用した熱処理では、高誘電率膜中の残留不純物を充分に除去することができないという問題点がある。
【０００７】
さらに、上記した酸素ガスを使用した熱処理では、酸素欠損になりやすい高誘電率膜中に充分な酸素を導入できないという問題点がある。
【０００８】
また、上記した酸素ガスを使用した熱処理では、窒化物を酸化して酸窒化物よりなる高誘電率膜を作製する際、充分な酸化ができないという問題点がある。
【０００９】
本発明の目的は、ゲート絶縁膜として高誘電率膜を使用した場合に、高誘電率膜中に存在する残留不純物を比較的低い温度で充分に除去することができる技術を提供することにある。
【００１０】
また、本発明の他の目的は、高誘電率膜中の酸素欠損を補うための酸素を比較的低い温度で充分に導入することができる技術を提供することにある。
【００１１】
さらに、本発明の他の目的は、窒化物を酸化して酸窒化物よりなる高誘電率膜を作製する際、窒化物を比較的低い温度で充分に酸化することができる技術を提供することにある。
【００１２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１４】
本発明による半導体装置の製造方法は、（ａ）半導体基板上に酸化シリコン膜より誘電率の高いゲート絶縁膜を形成する工程と、（ｂ）前記ゲート絶縁膜上に酸素ガスを酸素原子に解離するための触媒となる材料を形成する工程と、（ｃ）前記（ｂ）工程後、前記酸素ガスを含む雰囲気中で前記ゲート絶縁膜を熱処理することにより、前記酸素ガスを前記酸素原子に解離し、解離した前記酸素原子と前記ゲート絶縁膜中にある残留不純物を反応させて、前記残留不純物を除去する工程とを備えるものである。
【発明の効果】
【００１５】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１６】
高誘電率膜中に存在する残留不純物を比較的低い温度で充分に除去することができる。
【００１７】
また、高誘電率膜中の酸素欠損を補うための酸素を比較的低い温度で充分に導入することができる。
【００１８】
さらに、窒化物を酸化して酸窒化物よりなる高誘電率膜を作製する際、窒化物を比較的低い温度で充分に酸化することができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２０】
（実施の形態１）
本実施の形態１における半導体装置の製造方法について、図面を参照しながら説明する。まず、図１に示すように、例えば単結晶シリコンに例えばホウ素（Ｂ）などのＰ型不純物を導入した半導体基板１を用意する。次に、半導体基板１の主面上に素子分離領域２を形成する。素子分離領域２は、例えば酸化シリコン膜よりなり、ＳＴＩ（Shallow  Trench  Isolation）法やＬＯＣＯＳ（Local  Oxidization  Of  Silicon）などによって形成される。図１では、半導体基板１に形成された溝に酸化シリコン膜を埋め込むＳＴＩ法によって形成された素子分離領域２を示している。
【００２１】
次に、半導体基板１にｐ型ウェル３およびｎ型ウェル４を形成する。ｐ型ウェル３は、フォトリソグラフィ技術およびイオン注入法を使用して、ｐ型不純物を半導体基板１へ導入することによって形成される。導入されるｐ型不純物としては、例えばボロンやフッ化ボロンがある。同様にして、ｎ型ウェル４は、フォトリソグラフィ技術およびイオン注入法を使用して、ｎ型不純物を半導体基板１へ導入することによって形成される。ｎ型不純物としては、例えばリンや砒素がある。
【００２２】
続いて、図２に示すように、半導体基板１の主面上に酸化シリコン膜より誘電率の高いゲート絶縁膜５を形成する。ゲート絶縁膜５は、例えば、酸化ハフニウム膜から形成されている。酸化ハフニウム膜は、酸化シリコン膜より誘電率の高い高誘電率膜である。高誘電率膜として、酸化ハフニウム膜の他の例えばアルミナ膜、ハフニウムアルミネート膜あるいはハフニウムシリケート膜などを使用してもよい。
【００２３】
ゲート絶縁膜５となる酸化ハフニウム膜は、例えばＡＬＤ（Atomic  Layer  Deposition）法を使用して形成できる。具体的には、チャンバ内に半導体基板１を導入した後、半導体基板１の温度を約２５０℃にした状態で、原料であるテトラジメチルアミドハフニウムを導入する。続いて、窒素ガスをチャンバ内に導入してテトラジメチルアミドハフニウムをチャンバの外部に排気する（パージする）。
【００２４】
次に、水蒸気を半導体基板１に導入する。その後、窒素ガスをチャンバ内に導入して水蒸気をチャンバの外部に排気する。このような手順を１サイクルとして複数サイクルを繰り返すことにより、原子層単位で酸化ハフニウム膜を形成し、最終的に物理膜厚が約４ｎｍの酸化ハフニウム膜を形成する。酸化ハフニウム膜の比誘電率は約２０であるため、物理膜厚を４ｎｍにした場合、酸化シリコン換算膜厚は、約０．８ｎｍとなる。
【００２５】
しかし、上記した工程では、完全な酸化ハフニウム膜を形成することが困難である。すなわち、上記した工程で形成される酸化ハフニウム膜においては、ハフニウムの酸化が完全に行われておらず、例えば原料であるテトラジメチルアミドハフニウムに起因するメチル基などが残留不純物として酸化ハフニウム膜中に存在している。このように残留不純物が酸化ハフニウム膜中に存在するとリークの発生源や固定電荷の発生源となり、トランジスタ特性が低下してしまう。
【００２６】
したがって、酸化ハフニウム膜中に存在する残留不純物を除去するため、酸化ハフニウム膜を形成した後、従来は酸素ガス雰囲気中で約６５０℃〜約９５０℃の熱処理（アニール処理）を行っていた。すなわち、酸素ガスを酸化ハフニウム膜中に導入した後、この酸素ガスと残留不純物とを反応させる。そして、反応物として生成されたガス（一酸化炭素や二酸化炭素など）を酸化ハフニウム膜から放出することにより、酸化ハフニウム膜中に存在する残留不純物を除去していた。また、このアニール処理は、酸素欠損な酸化ハフニウム膜に酸素を導入する働きもあった。
【００２７】
しかし、酸素ガス雰囲気中で約６５０℃〜約９５０℃という高温の熱処理を行うため、ゲート絶縁膜５となる酸化ハフニウム膜とシリコンよりなる半導体基板１との間に容易に酸化シリコン膜が形成されてしまう。このことから、ゲート絶縁膜５の膜厚が酸化ハフニウム膜の膜厚と酸化シリコン膜の膜厚を合わせた膜厚となるため、膜厚が厚くなり、ゲート絶縁膜５の酸化シリコン換算膜厚を約１．０ｎｍ以下にする要求を達成することが困難となっている。また、酸素ガス（酸素分子）を使用した熱処理では、酸化ハフニウム膜中の残留不純物を充分に除去することができなかった。
【００２８】
そこで、本実施の形態１では、ゲート絶縁膜５となる酸化ハフニウム膜を形成した後、以下に示す工程を行う。すなわち、酸化ハフニウム膜よりなるゲート絶縁膜５を形成した後、図３に示すように、酸化ハフニウム膜上にプラチナ膜６を形成する。プラチナ膜６は、例えばスパッタリング法やＣＶＤ（Chemical  Vapor  Deposition）法を使用して形成することができ、その膜厚は例えば１０ｎｍである。
【００２９】
続いて、酸素ガスの分圧が５×１０-6Torr（５×１０-6×１３３．３Ｐａ）以上の雰囲気中で約４００℃の熱処理を施すことによって、酸化ハフニウム膜中に存在している残留不純物を除去する。図４は、酸素ガス雰囲気中で行われる約４００℃の熱処理により、酸化ハフニウム膜中の残留不純物が除去されるメカニズムを模式的に示した図である。この図４は、図３の丸で囲んだ領域を示している。
【００３０】
図４に示すように、雰囲気中にある酸素ガス７は、ゲート絶縁膜５となる酸化ハフニウム膜上に形成されたプラチナ膜６に接触すると、約４００℃程度の熱処理でもプラチナ膜６による触媒効果によって、酸素ガス７は酸素原子７ａ、７ｂに解離する。解離した酸素原子７ａ、７ｂは、プラチナ膜６を介して酸化ハフニウム膜中に導入される。酸素原子７ａ、７ｂは、酸素ガス７に比べて反応性豊かなため、酸素原子７ａ、７ｂと残留不純物８との反応は、約４００℃程度の熱処理でも充分に進む。このため、酸化ハフニウム膜中の酸素欠損も充分に補うことができる。そして、酸素原子７ａ、７ｂと残留不純物８との反応で生成された反応生成物（一酸化炭素や二酸化炭素など）は、プラチナ膜６の粒界を通って外部へ放出される。
【００３１】
このように本実施の形態１によれば、酸化ハフニウム膜上にプラチナ膜６を形成することによって、酸化ハフニウム膜中の残留不純物８を取り除くとともに酸化ハフニウム膜中の酸素欠損を補うための熱処理を約６５０℃〜約９５０℃という高温ではなく、約４００℃という比較的低温で行うことができる。このため、酸化ハフニウム膜と半導体基板１との間に生成される酸化シリコン膜の量を低減することができる。ここで、約４００℃は例示であり、酸素ガス７が酸素原子７ａ、７ｂに解離する温度であれば４００℃以下の温度であってもよい。
【００３２】
また、本実施の形態１によれば、残留不純物８と反応させる物質を酸素ガス（酸素分子）７に比べて反応性豊かな酸素原子７ａ、７ｂとしている。このため、約４００℃程度の熱処理であっても残留不純物８との反応を促進することができる。したがって、酸化ハフニウム膜中の残留不純物８を効果的に除去することができるとともに酸化ハフニウム膜中の酸素欠損を補うことができる。具体的に本実施の形態１のように酸化ハフニウム膜上に触媒作用のあるプラチナ膜６を形成して約４００℃の熱処理を施す場合は、従来のように酸化ハフニウム膜上にプラチナ膜６を形成せずに約６５０℃〜約９５０℃の熱処理を施す場合に比べて、酸化ハフニウム膜中に存在する残留不純物８の量を約１／１０に低減でき、しかも酸化ハフニウム膜の膜密度も約１０％向上することができた。この結果、フラットバンドシフトを小さくすることができ、ＭＩＳトランジスタの電気的特性を向上させることができる。
【００３３】
すなわち、酸化ハフニウム膜中に残留不純物８が存在すると酸化ハフニウム膜中の固定電荷の量が増加する傾向がある。一般に、ＭＩＳトランジスタのフラットバンド電圧は、ゲート電極の仕事関数と半導体基板１内に導入された不純物濃度によって決定される。しかし、酸化ハフニウム膜中に固定電荷がある場合、フラットバンド電圧は、この固定電荷の量にも依存する。したがって、酸化ハフニウム膜中に残留不純物８が存在すると、ゲート電極の仕事関数と半導体基板１内に導入された不純物濃度によって決定されるフラットバンド電圧に対して、固定電荷により実際のフラットバンド電圧がシフトしてしまう。フラットバンド電圧がシフトしてしまうと、ゲート電極に規定の電圧を印加した場合であっても、ゲート絶縁膜５を介したゲート電極と半導体基板１との間の容量値が大きくならずチャネルを通過する電荷量が減少する。つまり、信号量が減少してしまう。しかし、本実施の形態１では、酸化ハフニウム膜中に存在する残留不純物８を低減できることから、酸化ハフニウム膜中の固定電荷の量を低減することができる。したがって、フラットバンド電圧のシフト量を小さくすることができ、ＭＩＳトランジスタの電気的特性を向上させることができるのである。
【００３４】
さらに、本実施の形態１によれば、熱処理の温度を約６５０℃〜約９５０℃の範囲から約４００℃に下げることができるため、半導体ウェハに形成される他の素子への熱処理による悪影響を低減することができる。
【００３５】
なお、本実施の形態１では、ゲート絶縁膜５となる酸化ハフニウム膜上にプラチナ膜６を形成したが、この酸化ハフニウム膜上に形成する物質はプラチナ膜６に限らない。すなわち、酸化ハフニウム膜上に形成する物質は、酸素ガス７を酸素原子７ａ、７ｂに解離するための触媒となる物質であればよい。例えば、酸素ガス７を酸素原子７ａ、７ｂに解離する作用を有する物質としては、プラチナを含む白金系金属が挙げられる。白金系金属としては、プラチナの他にパラジウムやルテニウムなどが挙げられる。
【００３６】
次に、図５に示すように、相対的に膜厚の薄いプラチナ膜６上に相対的に膜厚の厚いプラチナ膜９を形成する。プラチナ膜９は、例えばスパッタリング法やＣＶＤ法を使用して形成することができる。その後、図６に示すように、フォトリソグラフィ技術およびエッチング技術を使用してプラチナ膜６およびプラチナ膜９をパターニングし、ｐＭＩＳトランジスタのゲート電極１０を形成する。ここで、ゲート電極１０は、プラチナ膜６とプラチナ膜９により形成されているが、プラチナ膜６は、プラチナ膜９と同じ材料であるため、その図示は省略している。
【００３７】
続いて、図７に示すように、半導体基板１の全面にタンタル膜１１を形成する。このとき、ｐＭＩＳトランジスタのゲート電極１０上にもタンタル膜１１が形成される。タンタル膜１１は、例えばスパッタリング法を使用して形成することができる。そして、図８に示すように、フォトリソグラフィ技術およびエッチング技術を使用して、タンタル膜１１をパターニングすることによりｎＭＩＳトランジスタのゲート電極１２を形成する。
【００３８】
このように本実施の形態１では、ｐＭＩＳトランジスタのゲート電極１０をプラチナ膜９から形成し、ｎＭＩＳトランジスタのゲート電極１２をタンタル膜１１より形成しているため、ｐＭＩＳトランジスタおよびｎＭＩＳトランジスタの両方でしきい値電圧を下げることができる。すなわち、ｐＭＩＳトランジスタでは、シリコンの価電子帯近傍（約５ｅＶ）の仕事関数値を有するプラチナ膜９を使用することで、しきい値電圧を下げている一方、ｎＭＩＳトランジスタでは、シリコンの伝導帯近傍（約４ｅＶ）の仕事関数値を有するタンタル膜１１を使用することで、しきい値を下げている。
【００３９】
なお、本実施の形態１では、ｐＭＩＳトランジスタのゲート電極１０をプラチナ膜９から形成する例を示したが、これに限らず、例えば、酸化ルテニウム膜やイリジウム膜などから形成してもよい。また、ｎＭＩＳトランジスタのゲート電極１２をタンタル膜１１から形成する例を示したが、例えば窒化タンタル膜、チタン膜あるいはモリブデン膜などから形成してもよい。
【００４０】
次に、図９に示すように、フォトリソグラフィ技術およびイオン注入法を使用して、ｎＭＩＳトランジスタ形成領域に半導体領域である低濃度ｎ型不純物拡散領域１３、１４を形成する。低濃度ｎ型不純物拡散領域１３、１４は、例えばリンや砒素などのｎ型不純物を半導体基板１へ導入した後、導入したｎ型不純物を活性化するためのアニールを行うことにより形成される。同様にして、ｐＭＩＳトランジスタ形成領域に半導体領域である低濃度ｐ型不純物拡散領域１５、１６を形成する。低濃度ｐ型不純物拡散領域１５、１６は、例えばボロンやフッ化ボロンなどのｐ型不純物を半導体基板１に導入した後、導入したｐ型不純物を活性化するためのアニールを行うことにより形成される。
【００４１】
続いて、図１０に示すように、半導体基板１の主面の全面に、酸化シリコン膜を形成した後、異方性エッチングを行うことにより、ゲート電極１０、１２の側壁にサイドウォール１７を形成する。その後、フォトリソグラフィ技術およびイオン注入法を使用して、半導体領域である高濃度ｎ型不純物拡散領域１８、１９を形成する。高濃度ｎ型不純物拡散領域１８、１９は、低濃度ｎ型不純物拡散領域１３、１４よりも高濃度にｎ型不純物が導入されている。同様に、フォトリソグラフィ技術およびイオン注入法を使用して、半導体領域である高濃度ｐ型不純物拡散領域２０、２１を形成する。高濃度ｐ型不純物拡散領域２０、２１は、低濃度ｐ型不純物拡散領域１５、１６よりも高濃度にｐ型不純物が導入されている。
【００４２】
このようにして、半導体基板１上にｎＭＩＳトランジスタおよびｐＭＩＳトランジスタを形成することができる。次に、配線工程について説明する。図１１に示すように、半導体基板１の主面上に層間絶縁膜となる酸化シリコン膜２２を形成する。この酸化シリコン膜２２は例えばＣＶＤ法を使用して形成することができる。その後、酸化シリコン膜２２の表面を、例えばＣＭＰ（Chemical  Mechanical  Polishing）法を使用して平坦化する。
【００４３】
次に、フォトリソグラフィ技術およびエッチング技術を使用して、酸化シリコン膜２２にコンタクトホール２３を形成する。続いて、コンタクトホール２３の底面および内壁を含む酸化シリコン膜２２上にチタン／窒化チタン膜２４ａを形成する。チタン／窒化チタン膜２４ａは、チタン膜と窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このチタン／窒化チタン膜２４ａは、例えば、後の工程で埋め込む膜の材料であるタングステンがシリコン中へ拡散するのを防止する、いわゆるバリア性を有する。
【００４４】
続いて、コンタクトホール２３を埋め込むように、半導体基板１の主面の全面にタングステン膜２４ｂを形成する。このタングステン膜２４ｂは、例えばＣＶＤ法を使用して形成することができる。そして、酸化シリコン膜２２上に形成された不要なチタン／窒化チタン膜２４ａおよびタングステン膜２４ｂを例えばＣＭＰ法で除去することにより、プラグ２５を形成することができる。
【００４５】
次に、酸化シリコン膜２２およびプラグ２５上にチタン／窒化チタン膜２６ａ、アルミニウム膜２６ｂ、チタン／窒化チタン膜２６ｃを順次、形成する。これらの膜は、例えばスパッタリング法を使用することにより形成することができる。続いて、フォトリソグラフィ技術およびエッチング技術を使用することにより、これらの膜のパターニングを行い、配線２７を形成する。さらに、配線２７の上層に配線を形成するが、ここでの説明は省略する。
【００４６】
本実施の形態１によれば、ゲート絶縁膜５上にプラチナ膜６を形成した後、酸素ガス雰囲気中で約４００℃の熱処理を行っている。すなわち、プラチナ膜６の触媒作用により、酸素ガス７を反応性豊かな酸素原子７ａ、７ｂに解離し、解離した酸素原子７ａ、７ｂとゲート絶縁膜５中にある残留不純物８を反応させて、前記残留不純物８を除去している。したがって、従来に比べて比較的低温度の熱処理であるにもかかわらず、ゲート絶縁膜５中の残留不純物８の低減と酸素欠損が補われることが可能となっている。この結果、欠陥準位の低減が可能となってモビリティ（移動度）の向上を図ることができ、最終的に消費電力の低いＭＩＳトランジスタを製造することができる。
【００４７】
なお、本実施の形態１では、酸素ガス７を酸素原子７ａ、７ｂに解離するための触媒となる物質を、ゲート絶縁膜５上に形成する例として、プラチナ膜６をゲート絶縁膜５上に形成する場合を示したが、これに限らず、例えば図１２に示すように、ゲート絶縁膜５上にプラチナの結晶粒２８をドット状に形成しても、同様の効果が得られる。
【００４８】
プラチナをドット状に形成する方法としては、例えば、以下に示すような方法が考えられる。プラチナ膜を成膜する初期段階ではプラチナは島状に成長し、その後の段階で、島状に形成されたプラチナがつながりプラチナ膜が形成される。したがって、成膜の初期段階で成長した島状のプラチナをドット状のプラチナとして利用する方法が考えられる。すなわち、プラチナ膜を成膜する初期段階で成膜処理を終了することにより、ドット状のプラチナを形成することができる。このドット状のプラチナの大きさは、例えば約１ｎｍ前後からそれ以下である。なお、ドット状のプラチナを形成する例を示したがこれに限らず、ドット状の白金系金属を形成してもよい。
【００４９】
（実施の形態２）
本実施の形態２では、前記実施の形態１とは異なる方法でＭＩＳトランジスタを製造する方法について、図面を参照しながら説明する。
【００５０】
まず、図１から図４までは前記実施の形態１と同様である。すなわち、ゲート絶縁膜５上にプラチナ膜６を形成した後、酸素ガス雰囲気中で約４００℃の熱処理を行っている。このため、前記実施の形態１と同様に、プラチナ膜６の触媒作用により、酸素ガス７を反応性豊かな酸素原子７ａ、７ｂに解離し、解離した酸素原子７ａ、７ｂとゲート絶縁膜５中にある残留不純物８を反応させて、前記残留不純物８を除去していることから、ゲート絶縁膜５中の残留不純物８の低減およびゲート絶縁膜５中の酸素欠損の補充が可能となっている。
【００５１】
続いて、図１３に示すように、プラチナ膜６の全面上にタンタル膜１１を形成する。タンタル膜１１は、例えばスパッタリング法を使用して形成することができる。その後、フォトリソグラフィ技術およびエッチング技術を使用してタンタル膜１１およびプラチナ膜６をパターニングすることにより、図１４に示すように、ｎＭＩＳトランジスタのゲート電極１２を形成する。このとき、ゲート電極１２は、タンタル膜１１とプラチナ膜６より構成されるが、アニールすることにより合金膜となる。ここで、プラチナ膜６はタンタル膜１１に比べて極めて薄いため、ゲート電極１２全体に占めるプラチナ膜６の割合は小さくなる。したがって、合金膜におけるプラチナの量はわずかである。このことから、合金膜の仕事関数値は、ほとんどタンタル膜１１の仕事関数値と同じになるため、プラチナがゲート電極１２に含有されていてもｎＭＩＳトランジスタのしきい値電圧を低減することができる。
【００５２】
次に、図１５に示すように、半導体基板１の主面の全面にプラチナ膜９を形成する。プラチナ膜９は、例えばスパッタリング法やＣＶＤ法を使用して形成することができる。続いて、フォトリソグラフィ技術およびエッチング技術を使用して、プラチナ膜９をパターニングすることにより、図１６に示すようにｐＭＩＳトランジスタのゲート電極１０を形成する。
【００５３】
その後の工程は前記実施の形態１と同様であるため省略する。このように本実施の形態２では、前記実施の形態１とは異なり、まず先にｎＭＩＳトランジスタのゲート電極１２を形成した後にｐＭＩＳトランジスタのゲート電極１０を形成している。この場合、ゲート絶縁膜５上に形成された薄いプラチナ膜６を除去した後に、タンタル膜１１を形成してゲート電極１２を形成することが考えられるが、工程数が増加してしまう。これに対し、本実施の形態２では、薄いプラチナ膜６を除去せずに、タンタル膜１１を形成してゲート電極１２を形成している。したがって、ｎＭＩＳトランジスタのゲート電極１２を先に形成する場合において工程を簡略化することができる。
【００５４】
（実施の形態３）
前記実施の形態１、２ではゲート絶縁膜５として酸化ハフニウムを形成する場合について説明したが本実施の形態３では、ゲート絶縁膜５として酸窒化ハフニウムを形成する場合について説明する。
【００５５】
まず、図１までの工程は前記実施の形態１と同様である。続いて、図１７示すように、半導体基板１の主面の全面上に窒化物である窒化ハフニウム膜（窒化膜）３０を形成する。窒化ハフニウム膜３０は例えばＣＶＤ法を使用して形成することができる。ここで、窒化ハフニウム膜３０をゲート絶縁膜として使用することも考えられるが、窒化ハフニウム膜３０は、比較的に抵抗率が小さく、ゲート絶縁膜として利用した場合、リーク電流が増加する。このため、窒化ハフニウム膜３０を熱処理によって酸化させ、酸窒化ハフニウム膜にすることが行われている。
【００５６】
従来、窒化ハフニウム膜３０を酸窒化ハフニウム膜にするために酸素ガス雰囲気中で約６００℃以上の熱処理を行っていた。しかし、約６００℃以上の高温で熱処理を行うと、半導体ウェハに形成される他の素子への熱処理による悪影響を及ぼしてしまうおそれがある。また、酸素ガス（酸素分子）による酸化では窒化ハフニウム膜３０を酸化することが不充分であった。さらに、約６００℃以上の熱処理を行うと、容易に窒化ハフニウム膜３０と半導体基板１の間に酸化シリコン膜が形成されてしまう。
【００５７】
そこで、本実施の形態３では、以下に示す工程を行っている。すなわち、図１８に示すように、窒化ハフニウム膜３０上にプラチナ膜３１を形成する。プラチナ膜３１は、例えばスパッタリング法やＣＶＤ法を使用することにより形成することができる。
【００５８】
続いて、酸素ガス雰囲気中で約４００℃の熱処理を行う。このとき、雰囲気中にある酸素ガスは、窒化ハフニウム膜３０上に形成されたプラチナ膜３１に接触すると、約４００℃程度の熱処理でもプラチナ膜３１による触媒効果によって、酸素ガスは酸素原子に解離する。解離した酸素原子は、プラチナ膜３１を介して窒化ハフニウム膜３０中に導入される。酸素原子は、酸素分子に比べて反応性豊かなため、酸素原子と窒化ハフニウムとの反応は、約４００℃程度の熱処理でも充分に進む。このようにして、図１９に示すように、酸窒化物である酸窒化ハフニウム膜３２を形成することができる。この酸窒化ハフニウム膜３２は、抵抗率も大きいため、ゲート絶縁膜として使用した場合、リーク電流を低減することができる。その後の工程は、前記実施の形態１と同様である。
【００５９】
本実施の形態３によれば、約６００℃より低い約４００℃の温度で熱処理が行われるため、半導体ウェハに形成される他の素子への熱処理による悪影響を低減することができる。また、上記した熱処理を約４００℃という比較的低温で行うことができるため、酸窒化ハフニウム膜３２と半導体基板１との間に生成される酸化シリコン膜の量を低減することができる。さらに、窒化ハフニウム膜３０と反応させる物質を酸素ガス（酸素分子）に比べて反応性豊かな酸素原子としているため、約４００℃程度の熱処理であっても充分に酸窒化ハフニウム膜３２を形成することができる。
【００６０】
本実施の形態３では、窒化物の例として窒化ハフニウムについて述べたがこれに限らず、例えば、ZrN、TaN、TiN、AlN、HfSiN、ZrSiN、TaSiN、HfAlN、ZrAlN、TaAlN、TiAlNなどであってもよい。
【００６１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６２】
前記実施の形態では、ゲート電極に金属膜を使用した例について説明したが、これに限らず、例えばゲート電極にポリシリコン膜を使用してもよい。
【産業上の利用可能性】
【００６３】
本発明は、半導体装置を製造する製造業に幅広く利用することができる。
【図面の簡単な説明】
【００６４】
【図１】本発明の実施の形態１である半導体装置の製造工程を示した断面図である。
【図２】図１に続く半導体装置の製造工程を示した断面図である。
【図３】図２に続く半導体装置の製造工程を示した断面図である。
【図４】酸素ガス雰囲気中で行われる約４００℃の熱処理により、酸化ハフニウム膜中の残留不純物が除去されるメカニズムを模式的に示した図である。
【図５】半導体装置の製造工程を示した断面図である。
【図６】図５に続く半導体装置の製造工程を示した断面図である。
【図７】図６に続く半導体装置の製造工程を示した断面図である。
【図８】図７に続く半導体装置の製造工程を示した断面図である。
【図９】図８に続く半導体装置の製造工程を示した断面図である。
【図１０】図９に続く半導体装置の製造工程を示した断面図である。
【図１１】図１０に続く半導体装置の製造工程を示した断面図である。
【図１２】ゲート絶縁膜上にドット状のプラチナを形成した様子を示す図である。
【図１３】実施の形態２である半導体装置の製造工程を示した断面図である。
【図１４】図１３に続く半導体装置の製造工程を示した断面図である。
【図１５】図１４に続く半導体装置の製造工程を示した断面図である。
【図１６】図１５に続く半導体装置の製造工程を示した断面図である。
【図１７】実施の形態３である半導体装置の製造工程を示した断面図である。
【図１８】図１７に続く半導体装置の製造工程を示した断面図である。
【図１９】図１８に続く半導体装置の製造工程を示した断面図である。
【符号の説明】
【００６５】
１  半導体基板
２  素子分離領域
３  ｐ型ウェル
４  ｎ型ウェル
５  ゲート絶縁膜
６  プラチナ膜
７  酸素ガス
７ａ  酸素原子
７ｂ  酸素原子
８  残留不純物
９  プラチナ膜
１０  ゲート電極
１１  タンタル膜
１２  ゲート電極
１３  低濃度ｎ型不純物拡散領域
１４  低濃度ｎ型不純物拡散領域
１５  低濃度ｐ型不純物拡散領域
１６  低濃度ｐ型不純物拡散領域
１７  サイドウォール
１８  高濃度ｎ型不純物拡散領域
１９  高濃度ｎ型不純物拡散領域
２０  高濃度ｐ型不純物拡散領域
２１  高濃度ｐ型不純物拡散領域
２２  酸化シリコン膜
２３  コンタクトホール
２４ａ  チタン／窒化チタン膜
２４ｂ  タングステン膜
２５  プラグ
２６ａ  チタン／窒化チタン膜
２６ｂ  アルミニウム膜
２６ｃ  チタン／窒化チタン膜
２７  配線
２８  結晶粒
３０  窒化ハフニウム膜
３１  プラチナ膜
３２  酸窒化ハフニウム膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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