(57)【要約】【課題】表面チャネル型のトランジスタを構成する。【解決手段】  基板１上に形成され入射した光に応じた光発生電荷を発生させる光電変換素子ＰＤと、前記基板１上の一方導電型の拡散層２１上に形成され前記光発生電荷を蓄積する他方導電型の蓄積ウェル４と、前記蓄積ウェル４から転送された前記光発生電荷を保持する他方導電型の変調用ウェル５を有し、前記変調用ウェル５に保持された前記光発生電荷によってチャネルの閾値電圧が制御され、一方導電型のゲート６に印加されるゲート電圧に応じて、前記光発生電荷に基づく画素信号を出力する一方導電型の変調トランジスタＴＭと、前記蓄積ウェル４及び変調用ウェル５の少なくとも一方に保持されている前記光発生電荷を前記基板１水平方向に移動させるために前記基板１の表面に他方導電型のゲートを有する１つ以上の他方導電型のトランジスタＴＬ，ＴＴ，ＴＣとを具備したことを特徴とする。【選択図】      図１
2005167186.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成され入射した光に応じた光発生電荷を発生させる光電変換素子と、
前記基板上の一方導電型の拡散層上に形成され前記光発生電荷を蓄積する他方導電型の蓄積ウェルと、
前記蓄積ウェルから転送された前記光発生電荷を保持する他方導電型の変調用ウェルを有し、前記変調用ウェルに保持された前記光発生電荷によってチャネルの閾値電圧が制御され、一方導電型のゲートに印加されるゲート電圧に応じて、前記光発生電荷に基づく画素信号を出力する一方導電型の変調トランジスタと、
前記蓄積ウェル及び変調用ウェルの少なくとも一方に保持されている前記光発生電荷を前記基板水平方向に移動させるために前記基板の表面に他方導電型のゲートを有する１つ以上の他方導電型のトランジスタとを具備したことを特徴とする固体撮像装置。
【請求項２】
前記一方導電型は、Ｎチャネル型で、
前記他方導電型は、Ｐチャネル型であることを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記１つ以上の他方導電型のトランジスタは、
前記蓄積ウェルと前記変調用ウェルとの間の光発生電荷転送経路の電位障壁を変化させ、前記光発生電荷の転送を制御する転送トランジスタ、
前記蓄積ウェルに接続された不要電荷排出経路の電位障壁を制御する不要電荷排出制御素子であって、前記転送制御素子による前記蓄積ウェルから前記変調用ウェルへの前記光発生電荷の転送期間を除く期間に、前記蓄積ウェルからオーバーフローした前記光発生電荷を前記不要電荷排出経路を介して排出させるラテラルオーバーフロードレイントランジスタ、
及び前記変調用ウェルに接続された残留電荷排出経路の電位障壁を制御する残留電荷排出制御素子であって、前記変調用ウェル内の残留電荷を前記残留電荷排出経路を介して排出させるクリアトランジスタのうちの少なくとも１つを含むことを特徴とする請求項１に記載の固体撮像装置。
【請求項４】
基板上に形成する光電変換素子によって発生する光発生電荷を蓄積するために、前記基板上の一方導電型の拡散層上に他方導電型の蓄積ウェルを形成すると共に、前記蓄積ウェルから転送される前記光発生電荷を保持するための一方導電型の変調用ウェルを形成する工程と、
前記変調用ウェルに保持される前記光発生電荷によってチャネルの閾値電圧が制御されて前記光発生電荷に応じた画素信号を出力する一方導電型の変調トランジスタのゲートを、一方導電型で形成すると共に、前記蓄積ウェル及び変調用ウェルの少なくとも一方に保持されている前記光発生電荷を前記基板水平方向に移動させる１つ以上の他方導電型のトランジスタのゲートを、前記基板の表面に他方導電型で形成する工程とを具備したことを特徴とする固体撮像装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表面チャネル型のトランジスタを構成してトランジスタの制御を容易にした固体撮像装置及びその製造方法に関する。
【背景技術】
【０００２】
携帯電話などに搭載される固体撮像装置として、ＣＣＤ（電荷結合素子）型のイメージセンサと、ＣＭＯＳ型のイメージセンサと、がある。ＣＣＤ型のイメージセンサは画質に優れ、ＣＭＯＳ型のイメージセンサは消費電力が少なく、プロセスコストが低い。近年、高画質と低消費電力とを共に兼ね備えた閾値電圧変調方式のＭＯＳ型固体撮像装置が提案されている。閾値電圧変調方式のＭＯＳ型固体撮像装置については、例えば、特許文献１に開示されている。
【０００３】
イメージセンサは、センサセルをマトリクス状に配列し、初期化、蓄積、読み出しの３つの状態を繰り返すことで、画像出力を得ている。特許文献１によって開示されたイメージセンサは、各単位画素が、蓄積を行うためのフォトダイオードと、読み出しを行うための変調トランジスタと、初期化を行うためのオーバーフロードレインゲートとを有している。
【０００４】
図８は、特許文献１に開示されているイメージセンサを示す模式的断面図である。
【０００５】
図８のイメージセンサは、基板１００上において、各単位画素毎に、フォトダイオード１０１と変調トランジスタ１０２とが隣接配置されている。変調トランジスタ１０２のゲート１０３はリング状に形成されており、リングゲート１０３の中央の開口部分には、ソース領域１０４が形成されている。リングゲート１０３の周辺にはドレイン領域１０５が形成されている。
【０００６】
フォトダイオード１０１の開口領域から入射した光によって発生した電荷（光発生電荷）は、リングゲート１０３下方のＰ型ウェル１０８の領域に転送されて、この部分に形成されたキャリアポケット１０９に蓄積される。キャリアポケット１０９に蓄積された光発生電荷によって変調トランジスタ１０２の閾値電圧が変化する。これにより、変調トランジスタ１０２のソース領域１０４から入射光に対応した信号（画素信号）を取り出すことができるようになっている。
【０００７】
なお、特許文献１の装置では、図８に示すように、オーバーフロードレインゲート１０６の下方から基板１００に至る深いＮ型層１０７を形成する。フォトダイオード１０１で発生した光発生電荷の一部を、オーバーフロードレインゲート１０６下のチャネルを経由して、基板１００に排出するようになっている。
【特許文献１】特開２００２−１３４７２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上述したように、従来の固体撮像装置においては、基板１００上に複数のトランジスタ１０２，１０６が形成される。変調トランジスタ１０２の導電型は、キャリアとして光発生正孔を用いるか光発生電子を用いるかによって決定され、図８の場合には光発生電荷として正孔を用いていることから、変調トランジスタ１０２はＮチャネル型で構成される。
一方、光発生電荷である正孔を蓄積、転送するためにＰ型のウェル１０８等が採用されており、Ｐ型のウェル１０８からの光発生電荷の転送を制御するオーバーフロードレインゲートを有するトランジスタについては、Ｐチャネル型で構成される。
【０００９】
一般的には、各トランジスタを構成するゲート電極としては、トランジスタの導電型に拘わらず、共通の導電型の不純物を含むポリシリコン電極が採用される。例えば、変調トランジスタ１０２のリングゲート１０３としてＮ型のゲート電極を採用した場合には、オーバーフロードレインゲート１０６についてもＮ型のゲート電極が採用される。
【００１０】
ところが、そうすると、変調トランジスタ１０２については、チャネルが基板表面近傍に形成される表面チャネル型となるが、オーバーフロードレインゲート１０６については、チャネルが基板表面から若干離間した距離に形成される埋込チャネル型となってしまう。
【００１１】
埋込チャネル型のトランジスタは、ゲート電圧として高い電圧を必要とすると共に、ゲート電圧に対するトランジスタ出力の応答性が悪く、制御に大レベルのゲート電圧が必要となるという問題点があった。
【００１２】
本発明はかかる問題点に鑑みてなされたものであって、全てのトランジスタを表面チャネル型で形成することによってトランジスタの制御を容易にすることができる固体撮像装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明に係る固体撮像装置は、基板上に形成され入射した光に応じた光発生電荷を発生させる光電変換素子と、前記基板上の一方導電型の拡散層上に形成され前記光発生電荷を蓄積する他方導電型の蓄積ウェルと、前記蓄積ウェルから転送された前記光発生電荷を保持する他方導電型の変調用ウェルを有し、前記変調用ウェルに保持された前記光発生電荷によってチャネルの閾値電圧が制御され、一方導電型のゲートに印加されるゲート電圧に応じて、前記光発生電荷に基づく画素信号を出力する一方導電型の変調トランジスタと、前記蓄積ウェル及び変調用ウェルの少なくとも一方に保持されている前記光発生電荷を前記基板水平方向に移動させるために前記基板の表面に他方導電型のゲートを有する１つ以上の他方導電型のトランジスタとを具備したことを特徴とする。
【００１４】
このような構成によれば、光電変換素子によって発生した光発生電荷は蓄積ウェルに蓄積される。蓄積ウェルに蓄積された光発生電荷は、変調用ウェルに転送される。変調用ウェルに保持された光発生電荷によって変調トランジスタのチャネルの閾値電圧が制御されて、光発生電荷に応じた画素信号が変調トランジスタから出力される。変調トランジスタは一方導電型で構成され、そのゲートも一方導電型であり、表面チャネル型を構成する。
これにより、ゲート電圧による変調トランジスタの出力制御が容易である。また、蓄積ウェル及び変調用ウェルの少なくとも一方に保持されている光発生電荷は、基板の表面に他方導電型のゲートを有する１つ以上の他方導電型のトランジスタによって基板水平方向に移動される。これらの他方導電型のトランジスタについても、ゲートが他方導電型で形成されていることから、表面チャネル型であり、ゲート電圧によるトランジスタの出力制御が容易である。
【００１５】
また、前記一方導電型は、Ｎチャネル型で、前記他方導電型は、Ｐチャネル型であることを特徴とする。
【００１６】
このような構成によれば、光発生電荷として正孔を用いた固体撮像装置を構成することができる。
【００１７】
また、前記１つ以上の他方導電型のトランジスタは、前記蓄積ウェルと前記変調用ウェルとの間の光発生電荷転送経路の電位障壁を変化させ、前記光発生電荷の転送を制御する転送トランジスタ、前記蓄積ウェルに接続された不要電荷排出経路の電位障壁を制御する不要電荷排出制御素子であって、前記転送制御素子による前記蓄積ウェルから前記変調用ウェルへの前記光発生電荷の転送期間を除く期間に、前記蓄積ウェルからオーバーフローした前記光発生電荷を前記不要電荷排出経路を介して排出させるラテラルオーバーフロードレイントランジスタ、及び前記変調用ウェルに接続された残留電荷排出経路の電位障壁を制御する残留電荷排出制御素子であって、前記変調用ウェル内の残留電荷を前記残留電荷排出経路を介して排出させるクリアトランジスタのうちの少なくとも１つを含むことを特徴とする。
【００１８】
このような構成によれば、蓄積ウェルと変調用ウェルとの間の光発生電荷の転送を制御する転送トランジスタ、蓄積ウェルから不要電荷排出経路への光発生電荷の排出を制御するラテラルオーバーフロードレイントランジスタ、及び変調用ウェルから残留電荷排出経路に残留した光発生電荷を排出させるクリアトランジスタを表面チャネル型で構成することができ、各ゲート電圧に応じて各トランジスタの出力を確実に制御することができる。
【００１９】
また、本発明に係る固体撮像装置の製造方法は、基板上に形成する光電変換素子によって発生する光発生電荷を蓄積するために、前記基板上の一方導電型の拡散層上に他方導電型の蓄積ウェルを形成すると共に、前記蓄積ウェルから転送される前記光発生電荷を保持するための一方導電型の変調用ウェルを形成する工程と、前記変調用ウェルに保持される前記光発生電荷によってチャネルの閾値電圧が制御されて前記光発生電荷に応じた画素信号を出力する一方導電型の変調トランジスタのゲートを、一方導電型で形成すると共に、前記蓄積ウェル及び変調用ウェルの少なくとも一方に保持されている前記光発生電荷を前記基板水平方向に移動させる１つ以上の他方導電型のトランジスタのゲートを、前記基板の表面に他方導電型で形成する工程とを具備したことを特徴とする。
【００２０】
このような構成によれば、基板上に一方導電型の拡散層を形成し、この拡散層上に他方導電型の蓄積ウェルを形成する。また、拡散層上には、蓄積ウェルから転送される光発生電荷を保持するための他方導電型の変調用ウェルも形成する。変調用ウェルに保持される光発生電荷によってチャネルの閾値電圧が制御されて光発生電荷に応じた画素信号を出力する一方導電型の変調トランジスタのゲートは、一方導電型で形成する。また、蓄積ウェル及び変調用ウェルの少なくとも一方に保持されている光発生電荷を基板水平方向に移動させる１つ以上の他方導電型のトランジスタのゲートも、他方導電型で形成する。従って、各トランジスタを表面チャネル型で構成することができ、ゲート電圧に応じてトランジスタの出力を確実に制御することができる。
【発明を実施するための最良の形態】
【００２１】
以下、図面を参照して本発明の実施の形態について詳細に説明する。図１乃至図８は本発明の第１の実施の形態に係り、図１は本実施の形態に係る固体撮像装置の断面形状を示す断面図、図２は本実施の形態に係る固体撮像装置の１センサセルの平面形状を示す平面図、図３は素子の全体構造を示すブロック図、図４はセンサセルの等価回路図である。図５乃至図７は素子の製造方法を説明するための工程図である。
【００２２】
＜センサセルの構造＞
本実施の形態における固体撮像装置は、後述するように、単位画素であるセンサセルがマトリクス状に配列されて構成されたセンサセルアレイを有している。各センサセルは、入射光に応じて発生させた光発生電荷を蓄積し、蓄積した光発生電荷に基づくレベルの画素信号を出力する。センサセルをマトリクス状に配列することで１画面の画像信号が得られる。
【００２３】
先ず、図１及び図２を参照して各センサセルの構造について説明する。図２は１つのセンサセルを示している。なお、１つのセンサセルは図２の破線にて示す範囲である。また、本実施の形態は光発生電荷として正孔を用いる例を示している。光発生電荷として電子を用いる場合でも同様に構成可能である。また、図１は図２のＡ−Ａ’線で切断したセルの断面構造を示している。
【００２４】
図２の平面図に示すように、単位画素であるセンサセル３内に、フォトダイオードＰＤと変調トランジスタＴＭとが隣接して設けられている。変調トランジスタＴＭとしては、例えば、ＮチャネルディプレッションＭＯＳトランジスタが用いられる。単位画素はほぼ長方形状を有し、その各辺は、センサセルアレイの列又は行方向に対して斜めに傾斜している。
【００２５】
光電変換素子形成領域であるフォトダイオードＰＤ形成領域（図１のＰＤ）においては、基板１の表面に開口領域２が形成され、基板１表面の比較的浅い位置には開口領域２よりも広い領域のＰ型のウェルであり、光電変換素子によって発生した光発生電荷を蓄積するウェル（以下、蓄積ウェルという）４が形成されている。この蓄積ウェル４に所定の距離だけ離間して、変調トランジスタＴＭ形成領域（図１のＦＰＷ）にＰ型のウェルであり、蓄積ウェル４に蓄積された光発生電荷が転送されて変調トランジスタを制御するためのウェル（以下、変調用ウェルという）５が形成されている。
【００２６】
変調用ウェル５上には、基板１表面にリング状のゲート（リングゲート）６が形成されており、リングゲート６の中央の開口部分の基板１表面近傍領域には、高濃度Ｎ型領域であるソース領域７が形成されている。本実施の形態においては、リングゲート６は例えば、リン等の不純物が注入されてＮチャネル型で形成されている。リングゲート６の周囲にはＮ型のドレイン領域８が形成されている。ドレイン領域８の所定位置には、基板１表面近傍にＮ+層のドレインコンタクト領域９が形成される。
【００２７】
変調用ウェル５は変調トランジスタＴＭのチャネルの閾値電圧を制御するものである。
変調用ウェル５内には、リングゲート６の下方にＰ型の高濃度領域であるキャリアポケット１０（図１）が形成されている。変調トランジスタＴＭは、変調用ウェル５、リングゲート６、ソース領域７及びドレイン領域８によって構成されて、変調用ウェル５（キャリアポケット１０）に蓄積された電荷に応じてチャネルの閾値電圧が変化するようになっている。
【００２８】
フォトダイオードＰＤの開口領域２下方の基板１上に形成された後述する第１の拡散層としてのＮ型ウェル２１とＰ型の蓄積ウェル４との境界領域には空乏領域（図示せず）が形成され、この空乏領域において、開口領域２を介して入射した光による光発生電荷が生じる。発生した光発生電荷は蓄積ウェル４に蓄積されるようになっている。
【００２９】
蓄積ウェル４に蓄積された電荷は、変調用ウェル５に転送されてキャリアポケット１０に保持される。これにより、変調トランジスタＴＭのソース電位は、変調用ウェル５に転送された電荷の量、即ち、フォトダイオードＰＤへの入射光に応じたものとなる。
【００３０】
蓄積ウェル４近傍の基板１表面には、蓄積ウェル４に蓄積されている光発生電荷のうち蓄積ウェル４からオーバーフローする電荷を含み画像信号に寄与しない不要な電荷（以下、不要電荷という）を排出するためのコンタクト領域（以下、ＯＤコンタクト領域という）１１が高濃度Ｐ型拡散層によって形成されている。このＯＤコンタクト領域１１と蓄積ウェル４領域との間の基板１表面上には、ＯＤコンタクト領域１１と蓄積ウェル４領域との間にオーバーフローした電荷を含む不要電荷の経路（以下、不要電荷排出経路という）ＲＬを形成するためのラテラルオーバーフロードレイン（以下、ＬＯＤという）トランジスタＴＬのＬＯＤゲート１２が形成されている。なお、ＬＯＤゲート１２は平面的には一端が蓄積ウェル４の領域上に掛かっている。本実施の形態においては、このＬＯＤゲート１２は、例えばボロン等の不純物が注入されて、Ｐチャネル型で形成されている。
【００３１】
不要電荷排出制御素子としてのＬＯＤトランジスタＴＬを設けることにより、ＯＤコンタクト領域１１と蓄積ウェル４との間の電位障壁を制御して、不要電荷をＬＯＤトランジスタＴＬを介してＯＤコンタクト領域１１から基板上の配線を介して排出することができる。
【００３２】
また、蓄積ウェル４と変調用ウェル５との間には、転送制御素子としての転送トランジスタＴＴが形成されている。転送トランジスタＴＴの転送ゲート１３は、蓄積ウェル４と変調用ウェル５との間の経路（以下、単に転送経路という）ＲＴの基板１表面上に形成される。本実施の形態においては、この転送ゲート１３についても、例えばボロン等の不純物が注入されて、Ｐチャネル型で形成されている。転送トランジスタＴＴによって、転送経路ＲＴの電位障壁を制御して、蓄積ウェル４から変調用ウェル５への電荷の転送を制御することができるようになっている。
【００３３】
また、本実施の形態においては、変調用ウェル５近傍の基板表面には、変調用ウェルに残留した電荷（以下、残留電荷という）を排出するための残留電荷排出用のコンタクト領域（以下、排出コンタクト領域という）１５が高濃度Ｐ型拡散層によって形成されている。この排出コンタクト領域１５と変調用ウェル５領域との間の基板１表面上には、排出コンタクト領域１５と変調用ウェル５領域との間の経路（以下、残留電荷排出経路という）ＲＣの電位障壁を制御するための残留電荷排出制御素子としてのクリアトランジスタＴＣのクリアゲート１４が形成されている。本実施の形態においては、このクリアゲート１４についても、例えばボロン等の不純物が注入されて、Ｐチャネル型で形成されている。なお、クリアゲート１４は平面的には一端が変調用ウェル５の領域上に掛かっている。
【００３４】
なお、ＬＯＤトランジスタＴＬ、転送トランジスタＴＴ及びクリアトランジスタＴＣはいずれも光発生電荷を基板水平方向（ラテラル方向）に移動させるものである。
【００３５】
＜センサセルの断面＞
更に、図１を参照して、センサセル３の断面構造を詳細に説明する。なお、図１中、Ｎ，Ｐの添え字の−，＋はその数によって不純物濃度のより薄い部分（添え字−−−）からより濃い部分（添え字＋＋＋）の状態を示している。
【００３６】
図１は１単位画素（セル）とこのセルに隣接する画素のフォトダイオードＰＤ形成領域（ＰＤ）とを示している。１セルは、フォトダイオードＰＤ形成領域（ＰＤ）と変調トランジスタＴＭ形成領域（ＦＰＷ）とを有する。セル内及び隣接するセル同士のフォトダイオードＰＤ形成領域と変調トランジスタＴＭ形成領域との間にアイソレーション領域（ＩＳＯ）が設けられている。
【００３７】
基板１の比較的深い位置には、Ｐ型基板１ａの全域にＮ-のＮ型ウェル２１が形成されている。このＮ型ウェル２１上にＮ-層による素子分離用のアイソレーション領域２２が形成されている。Ｎ型ウェル２１上には、アイソレーション領域２２を除く素子全体にＰ--層が形成されている。
【００３８】
フォトダイオードＰＤ形成領域におけるＰ--層が蓄積ウェル４である。変調トランジスタＴＭ形成領域におけるＰ--層は変調用ウェルである。この変調用ウェル５内には、Ｐ-拡散によるキャリアポケット１０が形成されている。
【００３９】
セル内のフォトダイオードＰＤ形成領域と変調トランジスタＴＭ形成領域との間のアイソレーション領域２２には、基板表面側において、転送トランジスタＴＴが形成される。
転送トランジスタＴＴは、基板表面にチャネルを構成するＰ---拡散層２４が形成され、基板表面にゲート絶縁膜２５を介して転送ゲート１３が形成されて構成される。このＰ---拡散層２４は蓄積ウェル４と変調用ウェル５とに接続されて転送経路ＲＴを構成し、転送ゲート１３の印加電圧に応じてこの転送経路ＲＴの電位障壁が制御される。上述したように、転送ゲート１３はＰチャネル型である。
【００４０】
変調トランジスタＴＭ形成領域においては、基板表面にゲート絶縁膜２６を介してリングゲート６が形成され、リングゲート６下の基板表面にはチャネルを構成するＮ--拡散層２７が形成される。上述したように、リングゲート６はＮチャネル型である。リングゲート６の中央の基板表面にはＮ++拡散層が形成されてソース領域７を構成する。また、リングゲート６の周囲の基板表面にはＮ+拡散層が形成されてドレイン領域８を構成する。チャネルを構成するＮ--拡散層２７はソース領域７とドレイン領域８とに接続される。
【００４１】
隣接するセル同士のフォトダイオードＰＤ形成領域と変調トランジスタＴＭ形成領域との間のアイソレーション領域２２には、基板表面側において、排出コンタクト領域１５及びＯＤコンタクト領域１１が形成されている。本実施の形態においては、これらの排出コンタクト領域１５とＯＤコンタクト領域１１とを兼用しているが、別体で構成してもよい。排出及びＯＤコンタクト領域１５，１１は、基板表面にＰ++拡散層を形成することで得られる。
【００４２】
そして、変調トランジスタＴＭ形成領域と排出及びＯＤコンタクト領域１５，１１との間の基板表面側において、クリアトランジスタＴＣが形成されている。クリアトランジスタＴＣは、変調トランジスタＴＭ形成領域と排出及びＯＤコンタクト領域１５，１１との間の基板表面に、チャネルを構成するＰ---拡散層２８が形成され、基板表面にゲート絶縁膜２９を介してクリアゲート１４が形成されて構成される。このＰ---拡散層２８は変調用ウェル５と排出及びＯＤコンタクト領域１５，１１とに接続されて残留電荷排出経路ＲＣを構成し、クリアゲート１４の印加電圧に応じてこの残留電荷排出経路ＲＣの電位障壁が制御される。上述したように、クリアゲート１４はＰチャネル型である。
【００４３】
フォトダイオードＰＤ形成領域と排出及びＯＤコンタクト領域１５，１１との間の基板表面側において、ＬＯＤトランジスタＴＬが形成されている。ＬＯＤトランジスタＴＬは、フォトダイオードＰＤ形成領域と排出及びＯＤコンタクト領域１５，１１との間の基板表面に、チャネルを構成するＰ---拡散層３０が形成され、基板表面にゲート絶縁膜３１を介してＬＯＤゲート１２が形成されて構成される。このＰ---拡散層３０は蓄積ウェル４と排出及びＯＤコンタクト領域１５，１１とに接続されて不要電荷排出経路ＲＬを構成し、ＬＯＤゲート１２の印加電圧に応じてこの不要電荷排出経路ＲＬの電位障壁が制御される。上述したように、ＬＯＤゲート１２はＰチャネル型である。
【００４４】
なお、フォトダイオードＰＤ形成領域の基板表面側にはピニング層としてのＮ+拡散層３２が形成されている。
【００４５】
基板表面には層間絶縁膜４１を介して下層配線層４５が形成され、下層配線層４５上には層間絶縁膜４２を介して上層配線層４６が形成される。更に、上層配線層４６上には層間絶縁膜４３を介して遮光層４７が形成され、遮光層４７上にはパシベーション膜４４が形成される。クリアゲート１４、ＬＯＤゲート１２、転送ゲート１３、排出及びＯＤコンタクト領域１５，１１並びにソース領域７は、層間絶縁膜４１に開孔したコンタクトホール５１によって下層配線層４５の各配線５２に電気的に接続される。なお、下層及び上層配線層４５，４６の各配線５２，５３は例えばアルミニウム等の金属材料で形成される。
【００４６】
更に、下層配線層４５の各配線５２と上層配線層４６の各配線５３とは、層間絶縁膜４２に形成したコンタクトホール５４を介して電気的に接続されている。また、層間絶縁膜４３には遮光層４７に形成された遮光膜５６と上層配線層４６の１配線とを接続するためのコンタクトホール５５が開孔されており、排出及びＯＤコンタクト領域１５，１１は、下層及び上層配線層４５，４６を介して遮光膜５６に接続されるようになっている。
【００４７】
＜装置全体の回路構成＞
次に、図３を参照して本実施の形態に係る固体撮像装置全体の回路構成について説明する。
【００４８】
固体撮像装置６１は図２のセンサセル３を含むセンサセルアレイ６２とセンサセルアレイ６２中の各センサセル３を駆動する回路６４〜７０とを有している。センサセルアレイ６２は、セル３をマトリクス状に配置して構成されている。センサセルアレイ６２は、例えば、６４０×４８０のセル３と、オプティカルブラック（ＯＢ）のための領域（ＯＢ領域）を含む。ＯＢ領域を含めると、センサセルアレイ６２は例えば７１２×５００のセル３で構成される。
【００４９】
＜センサセルの等価回路＞
図４は図３中の各センサセルの具体的な回路構成を示している。図４（Ａ）はセンサセルの等価回路を示し、図４（Ｂ）はセンサセルと各信号線との接続を示している。
【００５０】
各センサセル３は、光電変換を行うフォトダイオードＰＤと、光信号を検出して読み出すための変調トランジスタＴＭ並びに光発生電荷の転送を制御する転送トランジスタＴＴとを含む。フォトダイオードＰＤは入射光に応じた電荷（光発生電荷）を生じさせ、生じた電荷を蓄積ウェル４（図４では接続点ＰＤＷに相当）内に蓄積する。転送トランジスタＴＴは、蓄積期間において蓄積ウェル４に蓄積された光発生電荷を、転送期間において変調トランジスタＴＭの閾値変調用の変調用ウェル５（図４では接続点ＴＭＷに相当）内のキャリアポケット１０に転送させて保持させる。
【００５１】
変調トランジスタＴＭは、キャリアポケット１０に光発生電荷が保持されることでバックゲートバイアスが変化したことと等価となり、キャリアポケット１０内の電荷量に応じてチャネルの閾値電圧が変化する。これにより、変調トランジスタＴＭのソース電圧は、キャリアポケット１０内の電荷に応じたもの、即ち、フォトダイオードＰＤの入射光の明るさに対応したものとなる。
【００５２】
変調用ウェル５と端子との間には残留電荷排出制御素子であるクリアトランジスタＴＣが配置されている。クリアトランジスタＴＣは変調用ウェル５と端子との間の電位障壁を制御して、画素信号の読み出し終了後にセル３の変調用ウェル５に残留した電荷を端子に排出させる。一方、蓄積ウェル４と端子との間には不要電荷排出制御素子としてのＬＯＤトランジスタＴＬが配置されている。ＬＯＤトランジスタＴＬは蓄積ウェル４と端子との間の電位障壁を制御して、蓄積ウェル４内の不要電荷を端子に排出させる。
【００５３】
このように各セル３は、変調トランジスタＴＭのリングゲート６、ソース及びドレイン、転送トランジスタＴＴの転送ゲート１３、クリアトランジスタＴＣのクリアゲート１４並びにＬＯＤトランジスタＴＬのＬＯＤゲート１２に駆動信号が印加されることで、蓄積、転送、読み出し及び排出等の動作を呈する。セル３の各部には図３に示すように、垂直駆動走査回路６４〜６６、ドレイン駆動回路６７及び転送駆動回路６８から信号が供給されるようになっている。
【００５４】
図４（Ｂ）はマトリクス状に配列されたセル３のうちの１つのセルについて、各走査回路６４〜６６、各駆動回路６７，６８及び信号出力回路６９との接続を示している。他のセルの接続状態も同様である。各セル３は、センサセルアレイ６２に水平方向に配列された複数のソース線と垂直方向に配列された複数のゲート線との交点に対応して設けられている。水平方向に配列された各ラインの各セル３は、変調トランジスタＴＭのリングゲート６が共通のゲート線に接続され、垂直方向に配列された各列の各セル３は、変調トランジスタＴＭのソースが共通のソース線に接続される。
【００５５】
複数のゲート線の１つにオン信号を供給することで、オン信号が供給されたゲート線に共通接続された各セルが同時に選択されて、これらの選択されたセルの各ソースから各ソース線を介して画素信号が出力される。垂直駆動走査回路６４は１フレーム期間においてゲート線にオン信号を順次シフトさせながら供給する。オン信号が供給されたラインの各セルからの画素信号が１ライン分同時にソース線から読み出されて信号出力回路６９に供給される。１ライン分の画素信号は水平駆動走査回路７０によって、信号出力回路６９から画素毎に順次出力（ライン出力）される。
【００５６】
蓄積ウェル４と変調用ウェル５とはポテンシャル上分離独立して形成されており、蓄積ウェル４と変調用ウェル５との間の電位障壁を制御する転送トランジスタＴＴによって、フォトダイオードＰＤによる光発生電荷の蓄積と、変調トランジスタＴＭによる画素信号の読出しとが同時に実行可能である。転送トランジスタＴＴの制御は、転送駆動回路６８からゲート信号を各転送トランジスタＴＴの転送ゲート１３に供給することで行われる。
【００５７】
また、上述したように、隣接配置される蓄積ウェル４の不要電荷排出経路ＲＬと変調用ウェル５からの残留電荷排出経路ＲＣとを相互に異なる経路に設定し、これらの２つの経路の電位障壁を夫々制御するＬＯＤトランジスタＴＬ及びクリアトランジスタＴＣを設けることで、蓄積ウェル４からの不要電荷の排出及び変調用ウェル５からの残留電荷の排出をポテンシャル上確実に行うことができるようになっている。ＬＯＤトランジスタＴＬ及びクリアトランジスタＴＣの制御は、垂直駆動走査回路６５，６６から夫々ゲート信号を各ＬＯＤゲート１２又はクリアゲート１４に供給することで行われる。なお、ドレイン駆動回路６７は、各変調トランジスタＴＭのドレインに、ドレイン電圧を供給する。
【００５８】
＜作用＞
本実施の形態においては、Ｎチャネル型の変調トランジスタＴＭのリングゲート６はＮチャネル型で形成され、他の各トランジスタＴＴ，ＴＣ，ＴＬの転送ゲート１３、クリアゲート１４及びＬＯＤゲート１２はＰチャネル型で形成される。即ち、本実施の形態においては、基板１上の全てのトランジスタがチャネルの導電型と同一の導電型でゲートを形成しており、表面チャネル型を構成する。従って、本実施の形態における各トランジスタＴＭ，ＴＴ，ＴＣ，ＴＬは、比較的低いゲート電圧で動作すると共に、トランジスタ出力をゲート電圧の変化に容易に反応させることができ、制御が容易となる。
【００５９】
＜プロセス＞
次に、素子の製造方法について図５乃至図７の工程図を参照して説明する。図５乃至図７は図２のＡ−Ａ’切断線の位置における断面を示している。図５乃至図７において、基板上の矢印はイオン打ち込みを行うことを示し、黒丸は打ち込み材料を示し、枠はマスクを示している。また、図中、ＬＯＤ  Ｔｒ、Ｃｌｒ  Ｔｒ、Ｒ．Ｇ  Ｔｒ、Ｔｘ  Ｔｒは、夫々ＬＯＤトランジスタＴＬ形成領域、クリアトランジスタＴＣ形成領域、変調トランジスタＴＭ形成領域及び転送トランジスタＴＴ形成領域を示している。図中、ＰＤ、ＦＰＷ、ＩＳＯは、夫々フォトダイオードＰＤ形成領域、変調ウェル５形成領域及びアイソレーション領域を示している。
【００６０】
図５（Ａ）に示すように、用意したＰ基板１の表面に２０ｎｍの犠牲酸化膜８１を形成する。次に、燐（Ｐ３１＋）イオンをピーク位置約１．５μｍ、ピーク不純物濃度８×１０16ｃｍ-3となるように注入する。これにより、図５（Ａ）に示すように、比較的深い位置にＮ-のＮ型ウェル２１が形成される。
【００６１】
次に、図５（Ｂ）に示すように、Ｎ型ウェル２１上のフォトダイオード形成領域ＰＤにＰ--層である蓄積ウェル４を形成する。例えば、ボロン（Ｂ１１＋）イオンを、まずピーク位置約０．７μｍ、ピーク不純物濃度６×１０16ｃｍ-3、次いでピーク位置約０．１５μｍ、ピーク不純物濃度1×１０17ｃｍ-3となるように注入を行うことによって、蓄積ウェル４が形成される。
【００６２】
次に、図５（Ｃ）に示すように、Ｎ型ウェル２１上のフォトダイオード形成領域ＰＤにＰ--層である変調ウェル５を形成する。例えば、ボロン（Ｂ１１＋）イオンをピーク位置約０．６μｍ、ピーク不純物濃度３×１０16ｃｍ-3、次いでピーク位置約０．４μｍ、ピーク不純物濃度２×１０16ｃｍ-3更に、ヒ素（Ａｓ７５＋）イオンをピーク位置約０．０５μｍ、ピーク不純物濃度２×１０17ｃｍ-3となるような注入を行うことによって、変調ウェル５が形成される。
【００６３】
次に、図５（Ｄ）に示すように、素子分離用のアイソレーション領域２２（Ｎ-層）を形成する。即ち、アイソレーション領域２２は、自セル内及び隣接するセル同士の蓄積ウェル４と変調用ウェル５との間の全ての領域に形成される。このアイソレーション領域２２は、レジストを介して、例えば、燐（Ｐ３１＋）イオンを、まずピーク位置約０．４５μｍ、ピーク不純物濃度２×１０17ｃｍ-3となるように注入することで形成する。
【００６４】
更に、形成したアイソレーション領域２２の表面に、変調トランジスタＴＭ、ＬＯＤトランジスタＴＬ及びクリアトランジスタＴＣのチャネルドープとなるＰ---層２４，８２を形成する。このチャネルドープは（Ｂ，１０ＫｅＶ，３ｅ１２）のイオン打ち込みで形成され、この時点では、アイソレーション領域２２表面の全域に形成される。
【００６５】
次に、基板表面の犠牲酸化膜８１を除去した後、図６（Ａ）に示すように、基板表面に厚さが約３０ｎｍのゲート酸化膜８５を熱酸化によって形成する。次いで、クリアトランジスタＴＣのチャネルドープとしてボロンを追加注入する。このチャネルドープ（Ｐ---拡散層２８）は、ボロン（Ｂ１１＋）イオンをピーク位置約０．０３μｍ、ピーク不純物濃度６×１０17ｃｍ-3となるように注入することによって形成される。
これにより、クリアトランジスタＴＣの閾値電圧Ｖｔｈを他のトランジスタのＶｔｈよりも低下させる。つまり、クリアゲート１４下のポテンシャルを比較的低下させて、変調用ウェル５内の残留電荷の排出を容易にしている。特に、変調用ウェル５のポテンシャルは元々低いので、クリアトランジスタＴＣのチャネルの閾値電圧Ｖｔｈは充分に低くしておく必要がある。
【００６６】
次に、図６（Ａ）に示すように、リングゲート６下方のＰ--層２３（変調用ウェル５）内に、濃いＰ-拡散層によるキャリアポケット１０を形成する。このキャリアポケット１０は、例えば、ボロン（Ｂ１１＋）イオンをピーク位置約０．１３μｍ、ピーク不純物濃度５×１０17ｃｍ-3となるように注入することによって形成される。更に、キャリアポケット１０上の基板表面近傍に、変調トランジスタＴＭのチャネルを得るためのＮ--層８４を形成する。このＮ--層８４は、例えば、ヒ素（Ａｓ７５＋）イオンをピーク位置約０．０５μｍ、ピーク不純物濃度２×１０17ｃｍ-3となるように注入することによって形成される。
【００６７】
次に、図６（Ｂ）に示すように、２５０ｎｍの膜厚で各トランジスタのゲート電極となるポリシリコン層を基板１の全面に堆積させる。そして、図６（Ｂ）に示すように、変調トランジスタＴＭ形成領域を除く領域上にマスクを配置して、リングゲート６をＮチャネル型とするためのイオン打ち込みを行う。このイオン打ち込みは、（Ｐ，３０ＫｅＶ，２．０ｅ１５）の条件で行う。こうして、ポリシリコン層のリングゲート６形成領域（図６（Ｂ）の網線部分）に相当する領域９１に、Ｎ型の不純物が注入される。なお、図６（Ｂ）で使用するマスクは図６（Ａ）で使用するマスクを流用することができる。
【００６８】
次に、図６（Ｃ）に示すように、変調トランジスタＴＭ形成領域上にマスクを配置して、ＬＯＤゲート１２、転送ゲート１３及びクリアゲート１４をＰチャネル型とするためのイオン打ち込みを行う。即ち、このイオン打ち込みは、（Ｂ，１０ＫｅＶ，１．０ｅ１５）の条件で行う。こうして、ポリシリコン層のＬＯＤゲート１２、転送ゲート１３及びクリアゲート１４形成領域（図６（Ｃ）の斜線部分）に相当する領域９２，９３に、Ｐ型の不純物が注入される。
【００６９】
次に、図６（Ｄ）に示すように、ゲート酸化膜８５上のポリシリコン層を、変調トランジスタＴＭ形成領域、転送トランジスタＴＴ形成領域、ＬＯＤトランジスタＴＬ形成領域及びクリアトランジスタＴＣ形成領域に応じてパターニングし、リングゲート６（網線部）、転送ゲート１３（斜線部）、ＬＯＤゲート１２（斜線部）及びクリアゲート１４（斜線部）を形成する。
【００７０】
次に、図７（Ａ）に示すように、リングゲート６上、ＬＯＤゲート１２上及びクリアゲート１４上に、夫々、酸化膜を形成した後、クリアゲート１４に隣接した位置に、クリアトランジスタＴＣのチャネル領域に接続される排出コンタクト領域１５及びＯＤコンタクト領域１１を形成するために、基板表面に濃いＰ++層８３を形成する。なお、本実施の形態においては、排出コンタクト領域１５とＯＤコンタクト領域１１とは兼用されており、Ｐ++層８３の一方側にクリアトランジスタＴＣのチャネルとしての拡散層２８を構成し、他方側にＬＯＤトランジスタＴＬのチャネルとしての拡散層３０を構成する。なお、排出コンタクト領域１５とＯＤコンタクト領域１１とを、別個に設けてもよい。
【００７１】
Ｐ++層８３は、例えば、ボロン（Ｂ１１＋）イオンをピーク位置約０．１μｍ、ピーク不純物濃度１×１０18ｃｍ-3となるように注入することによって形成される。次に、リングゲート６上、ＬＯＤゲート１２上及びクリアゲート１４上の酸化膜を覆うように、各ゲートに夫々サイドウォールを形成する。
【００７２】
次に、図７（Ｂ）に示すように、レジストを介して、フォトダイオードＰＤ形成領域内の基板表面、リングゲート６と転送ゲート１３との間の基板表面及びリングゲート６とクリアゲート１４との間の基板表面に、Ｎ+層３２を形成する。このＮ+層３２は、基板表面のＰ---層にヒ素（Ａｓ７５＋）イオンをピーク位置約０．０２μｍ、ピーク不純物濃度２×１０18ｃｍ-3となるように注入を行うことで形成される。
【００７３】
次に、図７（Ｃ）に示すように、基板表面に層間絶縁膜４１を形成し、この層間絶縁膜４１のＬＯＤゲート１２、排出及びＯＤコンタクト領域１５，１１、ソースの領域及び転送ゲート１３並びに図示しないドレイン領域８上にコンタクトホール５１を開孔する。次に、開孔したコンタクトホール５１を介してＬＯＤゲート１２、ソースの領域及び転送ゲート１３並びにドレイン領域８にＮ++の不純物注入を行って、各ゲートコンタクト及びソース領域７並びにドレインコンタクト領域９を形成する。次に、開孔したコンタクトホール５１を介して排出及びＯＤコンタクトの形成領域にＰ++の不純物注入を行って、排出及びＯＤコンタクト領域１５，１１を形成する。
【００７４】
次に、各コンタクトホール５１に配線材料となる例えばアルミニウムを埋め込むことで、ＬＯＤゲート１２、排出及びＯＤコンタクト領域１５，１１、ソース領域７及び転送ゲート１３並びにドレインコンタクト領域９と下層配線層４５の各配線５２とを接続する。
【００７５】
更に、これらの配線５２を含む下層の配線層４５上に層間絶縁膜４３を介して上層の配線層４６を形成し、コンタクトホール５４を介して下層の配線層４５の各配線５２と接続する。更に、上層の配線層４６上に層間絶縁膜４３を介して遮光膜５６を形成し、上層の配線層４６の一部と遮光膜５６とを接続する。最後に、遮光層４７上にパシベーション膜４４を形成する。
【００７６】
排出及びＯＤコンタクト領域１５，１１は、層間絶縁膜４１に開孔したコンタクトホール５１及び層間絶縁膜４２を開孔したコンタクトホール５４を介して遮光膜５６に接続されている。イメージセンサにとって遮光膜は必須の構成であり、この必須の構成を利用して残留電荷及び不要電荷の排出を容易にしている。
【００７７】
＜実施の形態の効果＞
このように本実施の形態においては、Ｎチャネル型の変調トランジスタＴＭのリングゲート６をＮチャネル型で構成し、Ｐチャネル型のＬＯＤトランジスタＴＬのＬＯＤゲート１２をＰチャネル型で構成し、Ｐチャネル型の転送トランジスタＴＴの転送ゲート１３をＰチャネル型で構成し、Ｐチャネル型のクリアトランジスタＴＣのクリアゲート１４をＰチャネル型で構成している。各トランジスタＴＭ，ＴＬ，ＴＴ，ＴＣは、チャネルの導電型とゲートの導電型とが一致していることから、表面チャネル型として作用する。これにより、各トランジスタを比較的低いゲート電圧で動作させると共に、ゲート電圧の変化に応じて出力を容易に制御することができる。
【００７８】
なお、本実施の形態においては、ＬＯＤゲート１２、転送ゲート１３及びクリアゲート１４に２回のイオン打ち込みを許容することによって、マスク工程を１回低減することも可能である。
【００７９】
即ち、この場合には、図６（Ｂ），（Ｃ）に示すゲートの導電化において、先ずマスクを用いることなく、基板の全面にボロンをイオン注入する。例えば、このイオン打ち込みは、（Ｂ，１０ｋｅＶ，１．０ｅ１５）の条件で行う。次に、リングゲート６の形成領域以外の領域にマスクを配置して、濃い濃度のリンをイオン注入する。例えば、このイオン打ち込みは、（Ｐ＋，３０ｋｅＶ，３．０ｅ１５）の条件で行う。これにより、ＬＯＤゲート１２、転送ゲート１３及びクリアゲート１４をＰチャネル型にすると共に、リングゲート６をＮチャネル型にすることができる。
【００８０】
なお、１回目に全面にリンを打ち込み、２回目に、リングゲート６の形成領域をマスクして、ボロンをイオン注入するようにしてもよいことは明らかである。
【図面の簡単な説明】
【００８１】
【図１】本実施の形態に係る固体撮像装置の断面形状を示す断面図。
【図２】本実施の形態に係る固体撮像装置の１センサセルの平面形状を示す平面図。
【図３】素子の全体構造を示すブロック図。
【図４】センサセルの等価回路図。
【図５】素子の製造方法を説明するための工程図。
【図６】素子の製造方法を説明するための工程図。
【図７】素子の製造方法を説明するための工程図。
【図８】従来の固体撮像装置の断面を示す説明図。
【符号の説明】
【００８２】
１…基板、４…蓄積ウェル、５…変調用ウェル、６…リングゲート、７…ソース領域、８…ドレイン領域、１１…ＯＤコンタクト領域、１５…排出コンタクト領域、９１…Ｐ型拡散層、ＰＤ…フォトダイオード、ＴＭ…変調トランジスタ、ＴＴ…転送トランジスタ、ＴＬ…ＬＯＤトランジスタ、ＴＣ…クリアトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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