(57)【要約】【課題】駆動強度の精細調整が可能なＦｉｎＦＥＴ、およびＦｉｎＦＥＴの駆動強度を精細調整する方法を提供する。【解決手段】ＦｉｎＦＥＴは、少なくとも１つの垂直フィン１２５および少なくとも１つの角度付きフィン１３０を有するか、あるいは少なくとも１つのダブル・ゲート・フィンおよび少なくとも１つのスプリット・ゲート・フィンを有する。ＦｉｎＦＥＴの駆動強度は、各タイプのフィン総数及び角度付きフィン１３０の垂直フィン１２５に対する角度によって調整される。【選択図】図１
2005303304.tif 000002
【特許請求の範囲】
【請求項１】
ソースおよびドレイン、
第１および第２の対向する端部と、第１および第２の対向する側壁とを有し、前記第１の端部から前記第２の端部まで第１の長手方向軸に沿って延びる第１の単結晶フィンであり、前記第１の端部が前記ソースと接触し、前記第２の端部が前記ドレインと接触し、前記第１の長手方向軸が結晶面と整列されている第１の単結晶フィン、
第１および第２の対向する端部と、第１および第２の対向する側壁とを有し、前記第１の端部から前記第２の端部まで第２の長手方向軸に沿って延びる第２の単結晶フィンであり、前記第１の端部が前記ソースと接触し、前記第２の端部が前記ドレインと接触し、前記第２の長手方向軸が、前記結晶面に対して回転した平面と整列されている第２の単結晶フィン、ならびに
前記第１のフィンの前記第１および第２の側壁上と、前記第２のフィンの前記第１および第２の側壁上とに形成されたゲート誘電体と接触した導電性ゲートを含む電子デバイス。
【請求項２】
前記結晶面が互いに直交する第１および第２の軸を有し、前記平面が互いに直交する第１および第２の軸を有し、前記結晶面の前記第１の軸と前記平面の前記第１の軸とが互いに平行である、請求項１に記載のデバイス。
【請求項３】
前記ソースおよび前記ドレインがＮ型にドープされ、前記第１のフィンおよび前記第２のフィンがそれぞれ独立に、Ｐドープした単結晶シリコン、Ｎドープした単結晶シリコン、または真性単結晶シリコンを含み、前記結晶面が｛１００｝結晶面であり、前記平面が｛１１０｝結晶面に向かって回転させたものである、請求項１に記載のデバイス。
【請求項４】
前記ソースおよび前記ドレインがＰ型にドープされ、前記第１のフィンおよび前記第２のフィンがそれぞれ独立に、Ｎドープした単結晶シリコン、Ｐドープした単結晶シリコン、または真性単結晶シリコンを含み、前記結晶面が｛１１０｝結晶面であり、前記平面が｛１００｝結晶面に向かって回転させたものである、請求項１に記載のデバイス。
【請求項５】
駆動強度が、前記第１の長手方向軸と前記第２の長手方向軸の間の角度の関数によって決まる、請求項１に記載のデバイス。
【請求項６】
前記第１の長手方向軸に沿った反転キャリアの移動度が、前記第２の長手方向軸に沿った反転キャリアの移動度より大きい、請求項１に記載のデバイス。
【請求項７】
駆動強度を調整可能な電子デバイスの製造方法であって、
単結晶材料中にソースおよびドレインを形成するステップ、
第１および第２の対向する端部と、第１および第２の対向する側壁とを有し、前記第１の端部から前記第２の端部まで第１の長手方向軸に沿って延びる第１の単結晶フィンであり、前記第１の端部が前記ソースと接触し、前記第２の端部が前記ドレインと接触している第１の単結晶フィンを、上記単結晶材料から形成するステップ、
前記第１の長手方向軸を上記単結晶材料の結晶面と整列させるステップ、
第１および第２の対向する端部と、第１および第２の対向する側壁とを有し、前記第１の端部から前記第２の端部まで第２の長手方向軸に沿って延びる第２の単結晶フィンであり、前記第１の端部が前記ソースと接触し、前記第２の端部が前記ドレインと接触している第２の単結晶フィンを、上記単結晶材料から形成するステップ、
前記第２の長手方向軸を、前記結晶面に対して回転した平面と整列させるステップ、ならびに
前記第１のフィンの前記第１および第２の側壁上と、前記第２のフィンの前記第１および第２の側壁上とに形成されたゲート誘電体と接触した導電性ゲートを提供するステップを含む方法。
【請求項８】
前記結晶面が互いに直交する第１および第２の軸を有し、前記平面が互いに直交する第１および第２の軸を有し、前記結晶面の前記第１の軸と前記平面の前記第１の軸とが互いに平行である、請求項７に記載の方法。
【請求項９】
前記ソースおよび前記ドレインがＮ型にドープされ、前記第１のフィンおよび前記第２のフィンがそれぞれ独立に、Ｐドープした単結晶シリコン、Ｎドープした単結晶シリコン、または真性単結晶シリコンを含み、前記結晶面が｛１００｝結晶面であり、前記平面が｛１１０｝結晶面に向かって回転させたものである、請求項７に記載の方法。
【請求項１０】
前記ソースおよび前記ドレインがＰ型にドープされ、前記第１のフィンおよび前記第２のフィンがそれぞれ独立に、Ｎドープした単結晶シリコン、Ｐドープした単結晶シリコン、または真性単結晶シリコンを含み、前記結晶面が｛１１０｝結晶面であり、前記平面が｛１００｝結晶面に向かって回転させたものである、請求項７に記載の方法。
【請求項１１】
駆動強度が、前記第１の長手方向軸と前記第２の長手方向軸の間の角度の関数によって決まる、請求項７に記載の方法。
【請求項１２】
前記第１の長手方向軸に沿った反転キャリアの移動度が、前記第２の長手方向軸に沿った反転キャリアの移動度より大きい、請求項７に記載の方法。
【請求項１３】
第１のトランジスタと、
第２のトランジスタとを含み、
前記第１のトランジスタが、
第１のソースおよび第１のドレイン、
第１および第２の対向する端部と、第１および第２の対向する側壁とを有し、前記第１の端部から前記第２の端部まで第１の長手方向軸に沿って延びる第１の単結晶フィンであり、前記第１の端部が前記第１のソースと接触し、前記第２の端部が前記第１のドレインと接触し、前記第１の長手方向軸が結晶面と整列されている第１の単結晶フィン、
第１および第２の対向する端部と、第１および第２の対向する側壁とを有し、前記第１の端部から前記第２の端部まで第２の長手方向軸に沿って延びる第２の単結晶フィンであり、前記第１の端部が前記第１のソースと接触し、前記第２の端部が前記第１のドレインと接触し、前記第２の長手方向軸が、前記結晶面に対して回転した平面と整列されている第２の単結晶フィン、ならびに
前記第１のフィンの前記第１および第２の側壁上と、前記第２のフィンの前記第１および第２の側壁上とに形成されたゲート誘電体と接触した第１の導電性ゲートを含み、
前記第２のトランジスタが、
第２のソースおよび第２のドレイン、
第１および第２の対向する端部と、第１および第２の対向する側壁とを有し、前記第１の端部から前記第２の端部まで第３の長手方向軸に沿って延びる第３の単結晶フィンであり、前記第１の端部が前記第２のソースと接触し、前記第２の端部が前記第２のドレインと接触し、前記第３の長手方向軸が前記結晶面と整列されている第３の単結晶フィン、ならびに
前記第３のフィンの前記第１および第２の側壁上に形成されたゲート誘電体と接触した第２の導電性ゲートを含む、集積回路。
【請求項１４】
前記結晶面が互いに直交する第１および第２の軸を有し、前記平面が互いに直交する第１および第２の軸を有し、前記結晶面の前記第１の軸と前記平面の前記第１の軸とが互いに平行である、請求項１３に記載の回路。
【請求項１５】
前記第１のソースおよび前記第１のドレインがＮ型にドープされ、前記第２のソースおよび前記第２のドレインがＰ型にドープされ、前記第１のフィンおよび前記第２のフィンがそれぞれ独立に、Ｐドープした単結晶シリコン、Ｎドープした単結晶シリコン、または真性単結晶シリコンを含み、前記第３のフィンが、Ｎドープした単結晶シリコン、Ｐドープした単結晶シリコン、または真性単結晶シリコンを含み、前記結晶面が｛１００｝結晶面であり、前記平面が｛１１０｝結晶面に向かって回転させたものである、請求項１３に記載の回路。
【請求項１６】
前記第１のソースおよび前記第１のドレインがＰ型にドープされ、前記第２のドレインおよび前記第２のソースがＮ型にドープされ、前記第１のフィンおよび前記第２のフィンがそれぞれ独立に、Ｎドープした単結晶シリコン、わずかにＰドープした単結晶シリコン、または真性単結晶シリコンを含み、前記第３のフィンが、Ｐドープした単結晶シリコン、わずかにＮドープした単結晶シリコン、または真性単結晶シリコンを含み、前記結晶面が｛１１０｝結晶面であり、前記平面が｛１００｝結晶面に向かって回転させたものである、請求項１３に記載の回路。
【請求項１７】
前記第１のトランジスタと前記第２のトランジスタの間の駆動強度比が、前記第１の長手方向軸と前記第２の長手方向軸の間の角度の関数によって決まる、請求項１３に記載の回路。
【請求項１８】
前記第１の長手方向軸に沿った反転キャリアの移動度が、前記第２の長手方向軸に沿った反転キャリアの移動度より大きい、請求項１３に記載の回路。
【請求項１９】
集積回路内の第１のトランジスタと第２のトランジスタの間の駆動強度比を調整可能な集積回路の製造方法であって、
前記第１のトランジスタを提供するステップと、
前記第２のトランジスタを提供するステップとを含み、
前記第１のトランジスタが、
第１のソースおよび第１のドレイン、
第１および第２の対向する端部と、第１および第２の対向する側壁とを有し、前記第１の端部から前記第２の端部まで第１の長手方向軸に沿って延びる第１の単結晶フィンであり、前記第１の端部が前記第１のソースと接触し、前記第２の端部が前記第１のドレインと接触し、前記第１の長手方向軸が結晶面と整列されている第１の単結晶フィン、
第１および第２の対向する端部と、第１および第２の対向する側壁とを有し、前記第１の端部から前記第２の端部まで第２の長手方向軸に沿って延びる第２の単結晶フィンであり、前記第１の端部が前記第１のソースと接触し、前記第２の端部が前記第１のドレインと接触し、前記第２の長手方向軸が、前記結晶面に対して回転した平面と整列されている第２の単結晶フィン、ならびに
前記第１のフィンの前記第１および第２の側壁上と、前記第２のフィンの前記第１および第２の側壁上とに形成されたゲート誘電体と接触した第１の導電性ゲートを含み、
前記第２のトランジスタが、
第２のソースおよび第２のドレイン、
第１および第２の対向する端部と、第１および第２の対向する側壁とを有し、前記第１の端部から前記第２の端部まで第３の長手方向軸に沿って延びる第３の単結晶フィンであり、前記第１の端部が前記第２のソースと接触し、前記第２の端部が前記第２のドレインと接触し、前記第３の長手方向軸が前記結晶面と整列されている第３の単結晶フィン、ならびに
前記第３のフィンの前記第１および第２の側壁上と、前記第３のフィンの前記第１および第２の側壁上とに形成されたゲート誘電体と接触した第２の導電性ゲートを含む、方法。
【請求項２０】
ソースおよびドレイン、
第１および第２の対向する端部と、第１および第２の対向する側壁とを有し、前記第１の端部が前記ソースと接触し、前記第２の端部が前記ドレインと接触し、第１の長手方向軸が結晶面と整列されている第１の単結晶フィン、
第１および第２の対向する端部と、第１および第２の対向する側壁とを有し、前記第１の端部が前記ソースと接触し、前記第２の端部が前記ドレインと接触している第２の単結晶フィン、
前記第１のフィンの前記第１および第２の側壁上と、前記第２のフィンの前記第１の側壁上とに形成されたゲート誘電体と接触した第１の導電性ゲート、ならびに
前記第２のフィンの前記第２の側壁上に形成されたゲート誘電体と接触した第２の導電性ゲートを含む電子デバイス。
【請求項２１】
前記ソースおよび前記ドレインがＮ型にドープされ、前記第１のフィンおよび前記第２のフィンがそれぞれ独立に、真性単結晶シリコン、Ｎドープした単結晶シリコン、またはＰドープした単結晶シリコンを含む、請求項２０に記載のデバイス。
【請求項２２】
第１および第２のフィンが、それぞれ前記第１の端部から前記第２の端部に向かう方向に、｛１００｝結晶面と整列される、請求項２１に記載のデバイス。
【請求項２３】
前記ソースおよび前記ドレインがＰ型にドープされ、前記第１のフィンおよび前記第２のフィンがそれぞれ独立に、真性単結晶シリコン、Ｎドープした単結晶シリコン、またはわずかにＰドープした単結晶シリコンを含む、請求項２１に記載のデバイス。
【請求項２４】
第１および第２のフィンが、それぞれ前記第１の端部から前記第２の端部に向かう方向に、｛１１０｝結晶面と整列される、請求項２３に記載のデバイス。
【請求項２５】
電子デバイスの駆動強度を調整する方法であって、
ソースおよびドレインを提供するステップ、
第１および第２の対向する端部と、第１および第２の対向する側壁とを有し、前記第１の端部が前記ソースと接触し、前記第２の端部が前記ドレインと接触している第１の単結晶フィンを提供するステップ、
第１および第２の対向する端部と、第１および第２の対向する側壁とを有し、前記第１の端部が前記ソースと接触し、前記第２の端部が前記ドレインと接触している第２の単結晶フィンを提供するステップ、
前記第１のフィンの前記第１および第２の側壁上と、前記第２のフィンの前記第１の側壁上とに形成されたゲート誘電体と接触する第１の導電性ゲートを提供するステップ、
前記第２のフィンの前記第２の側壁上に形成されたゲート誘電体と接触する第２の導電性ゲートを提供するステップ、ならびに
前記第１のゲートを第１の電圧レベルの第１の電圧源に接続し、前記第２のゲートを、第１の電圧レベルとは異なる第２の電圧レベルの第２の電圧源に接続するステップを含む方法。
【請求項２６】
第１のトランジスタと、
第２のトランジスタとを含み、
前記第１のトランジスタが、
第１のソースおよび第１のドレイン、
第１および第２の対向する端部と、第１および第２の対向する側壁とを有し、前記第１の端部が前記第１のソースと接触し、前記第２の端部が前記第１のドレインと接触している第１の単結晶フィン、
第１および第２の対向する端部と、第１および第２の対向する側壁とを有し、前記第１の端部が前記第１のソースと接触し、前記第２の端部が前記第１のドレインと接触している第２の単結晶フィン、
前記第１のフィンの前記第１および第２の側壁上と、前記第２のフィンの前記第１の側壁上とに形成されたゲート誘電体と接触した第１の導電性ゲート、ならびに
前記第２のフィンの前記第２の側壁上に形成されたゲート誘電体と接触した第２の導電性ゲートを含み、
前記第２のトランジスタが、
第２のソースおよび第２のドレイン、
第１および第２の対向する端部と、第１および第２の対向する側壁とを有し、前記第１の端部が前記第２のソースと接触し、前記第２の端部が前記第２のドレインと接触している第３の単結晶フィン、ならびに
前記第３のフィンの前記第１および第２の側壁上とに形成されたゲート誘電体と接触した第３の導電性ゲートを含む、集積回路。
【請求項２７】
集積回路内の第１のトランジスタと第２のトランジスタの間の駆動強度比を調整する方法であって、
第１のソースおよび第１のドレイン、
第１および第２の対向する端部と、第１および第２の対向する側壁とを有し、前記第１の端部が前記第１のソースと接触し、前記第２の端部が前記第１のドレインと接触している第１の単結晶フィン、
第１および第２の対向する端部と、第１および第２の対向する側壁とを有し、前記第１の端部が前記第１のソースと接触し、前記第２の端部が前記第１のドレインと接触している第２の単結晶フィン、
前記第１のフィンの前記第１および第２の側壁上と、前記第２のフィンの前記第１の側壁上とに形成されたゲート誘電体と接触した第１の導電性ゲート、ならびに
前記第２のフィンの前記第２の側壁上に形成されたゲート誘電体と接触した第２の導電性ゲートを含む第１のトランジスタを提供するステップと、
第２のソースおよび第２のドレイン、
第１および第２の対向する端部と、第１および第２の対向する側壁とを有し、前記第１の端部が前記第２のソースと接触し、前記第２の端部が前記第２のドレインと接触している第３の単結晶フィン、ならびに
前記第３のフィンの前記第１および第２の側壁上と、前記第３のフィンの前記第１および第２の側壁上とに形成されたゲート誘電体と接触した第３の導電性ゲートを含む第２のトランジスタを提供するステップと、
前記第１のゲートを第１の電圧レベルの第１の電圧源に接続し、前記第２のゲートを、前記第１の電圧レベルとは異なる第２の電圧レベルの第２の電圧源に接続するステップとを含む方法。
【請求項２８】
前記第１および第２の電圧レベルが、大きさまたは極性、あるいはその両方が異なる、請求項２７に記載の方法。
【請求項２９】
前記駆動強度が、前記第２の電圧源の大きさおよび極性の関数によって決まる、請求項２７に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＦｉｎＦＥＴ（ｆｉｎ電界効果トランジスタ）に関する。さらに詳細には、本発明は、駆動強度を調整したＦｉｎＦＥＴとその製造方法、ＦｉｎＦＥＴの駆動強度を調整する方法、および駆動強度を調整したＦｉｎＦＥＴを利用した回路に関する。
【背景技術】
【０００２】
集積回路技術および相補型金属酸化膜シリコン（ＣＭＯＳ）技術では高性能化が進んでおり、それに伴いトランジスタの小型化も進んでいる。高性能回路の研究を推し進めるための技術として、約６５ｎｍ以下のＦｉｎＦＥＴ技術が登場している。大きさが６５ｎｍ以下となる高い性能レベルでは、集積回路内のトランジスタの駆動強度を極めて精細に調整することが重要であるが、ＦｉｎＦＥＴの構造の量子化された性質のために、現時点では、ＦｉｎＦＥＴで構成した回路でトランジスタの駆動強度を極めて精細に調整する方法は存在しない。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
したがって、本発明の目的は、駆動強度の精細調整が可能なＦｉｎＦＥＴ、およびＦｉｎＦＥＴの駆動強度を精細調整する方法を提供することである。
【課題を解決するための手段】
【０００４】
本発明の第１の態様は、ソースおよびドレイン、第１および第２の対向する端部と、第１および第２の対向する側壁とを有し、第１の端部から第２の端部まで第１の長手方向軸に沿って延びる第１の単結晶フィンであり、第１の端部がソースと接触し、第２の端部がドレインと接触し、第１の長手方向軸が結晶面と整列されている第１の単結晶フィン、第１および第２の対向する端部と、第１および第２の対向する側壁とを有し、第１の端部から第２の端部まで第２の長手方向軸に沿って延びる第２の単結晶フィンであり、第１の端部がソースと接触し、第２の端部がドレインと接触し、第２の長手方向軸が、上記結晶面に対して回転した平面と整列されている第２の単結晶フィン、ならびに第１のフィンの第１および第２の側壁上と、第２のフィンの第１および第２の側壁上とに形成されたゲート誘電体と接触した導電性ゲートを含む電子デバイスである。
【０００５】
本発明の第２の態様は、電子デバイスの駆動強度を調整する方法であって、単結晶材料中にソースおよびドレインを形成するステップ、第１および第２の対向する端部と、第１および第２の対向する側壁とを有し、第１の端部から第２の端部まで第１の長手方向軸に沿って延びる第１の単結晶フィンであり、第１の端部がソースと接触し、第２の端部がドレインと接触している第１の単結晶フィンを、上記単結晶材料から形成するステップ、第１の長手方向軸を上記単結晶材料の結晶面と整列させるステップ、第１および第２の対向する端部と、第１および第２の対向する側壁とを有し、第１の端部から第２の端部まで第２の長手方向軸に沿って延びる第２の単結晶フィンであり、第１の端部がソースと接触し、第２の端部がドレインと接触している第２の単結晶フィンを、上記単結晶材料から形成するステップ、第２の長手方向軸を、上記結晶面に対して回転した平面と整列させるステップ、ならびに第１のフィンの第１および第２の側壁上と、第２のフィンの第１および第２の側壁上とに形成されたゲート誘電体と接触した導電性ゲートを提供するステップを含む方法である。
【０００６】
本発明の第３の態様は、第１のトランジスタと、第２のトランジスタとを含む集積回路であって、該第１のトランジスタが、第１のソースおよび第１のドレイン、第１および第２の対向する端部と、第１および第２の対向する側壁とを有し、第１の端部から第２の端部まで第１の長手方向軸に沿って延びる第１の単結晶フィンであり、第１の端部が第１のソースと接触し、第２の端部が第１のドレインと接触し、第１の長手方向軸が結晶面と整列されている第１の単結晶フィン、第１および第２の対向する端部と、第１および第２の対向する側壁とを有し、第１の端部から第２の端部まで第２の長手方向軸に沿って延びる第２の単結晶フィンであり、第１の端部が第１のソースと接触し、第２の端部が第１のドレインと接触し、第２の長手方向軸が、上記結晶面に対して回転した平面と整列されている第２の単結晶フィン、ならびに第１のフィンの第１および第２の側壁上と、第２のフィンの第１および第２の側壁上とに形成されたゲート誘電体と接触した第１の導電性ゲートを含み、該第２のトランジスタが、第２のソースおよび第２のドレイン、第１および第２の対向する端部と、第１および第２の対向する側壁とを有し、第１の端部から第２の端部まで第３の長手方向軸に沿って延びる第３の単結晶フィンであり、第１の端部が第２のソースと接触し、第２の端部が第２のドレインと接触し、第３の長手方向軸が上記結晶面と整列されている第３の単結晶フィン、ならびに第３のフィンの第１および第２の側壁上と、第３のフィンの第１および第２の側壁上とに形成されたゲート誘電体と接触した第２の導電性ゲートを含む、集積回路である。
【０００７】
本発明の第４の態様は、集積回路内の第１のトランジスタと第２のトランジスタの間の駆動強度比を調整する方法であって、第１のトランジスタを提供するステップと、第２のトランジスタを提供するステップとを含み、該第１のトランジスタが、第１のソースおよび第１のドレイン、第１および第２の対向する端部と、第１および第２の対向する側壁とを有し、第１の端部から第２の端部まで第１の長手方向軸に沿って延びる第１の単結晶フィンであり、第１の端部が第１のソースと接触し、第２の端部が第１のドレインと接触し、第１の長手方向軸が結晶面と整列されている第１の単結晶フィン、第１および第２の対向する端部と、第１および第２の対向する側壁とを有し、第１の端部から第２の端部まで第２の長手方向軸に沿って延びる第２の単結晶フィンであり、第１の端部が第１のソースと接触し、第２の端部が第１のドレインと接触し、第２の長手方向軸が、上記結晶面に対して回転した平面と整列されている第２の単結晶フィン、ならびに第１のフィンの第１および第２の側壁上と、第２のフィンの第１および第２の側壁上とに形成されたゲート誘電体と接触した第１の導電性ゲートを含み、該第２のトランジスタが、第２のソースおよび第２のドレイン、第１および第２の対向する端部と、第１および第２の対向する側壁とを有し、第１の端部から第２の端部まで第３の長手方向軸に沿って延びる第３の単結晶フィンであり、第１の端部が第２のソースと接触し、第２の端部が第２のドレインと接触し、第３の長手方向軸が上記結晶面と整列されている第３の単結晶フィン、ならびに第３のフィンの第１および第２の側壁上と、第３のフィンの第１および第２の側壁上とに形成されたゲート誘電体と接触した第２の導電性ゲートを含む、方法である。
【０００８】
本発明の第５の態様は、ソースおよびドレイン、第１および第２の対向する端部と、第１および第２の対向する側壁とを有し、第１の端部がソースと接触し、第２の端部がドレインと接触し、第１の長手方向軸が結晶面と整列されている第１の単結晶フィン、第１および第２の対向する端部と、第１および第２の対向する側壁とを有し、第１の端部がソースと接触し、第２の端部がドレインと接触している第２の単結晶フィン、第１のフィンの第１および第２の側壁上と、第２のフィンの第１の側壁上とに形成されたゲート誘電体と接触した第１の導電性ゲート、ならびに第２のフィンの第２の側壁上に形成されたゲート誘電体と接触した第２の導電性ゲートを含む電子デバイスである。
【０００９】
本発明の第６の態様は、電子デバイスの駆動強度を調整する方法であって、ソースおよびドレインを提供するステップ、第１および第２の対向する端部と、第１および第２の対向する側壁とを有し、第１の端部がソースと接触し、第２の端部がドレインと接触している第１の単結晶フィンを提供するステップ、第１および第２の対向する端部と、第１および第２の対向する側壁とを有し、第１の端部がソースと接触し、第２の端部がドレインと接触している第２の単結晶フィンを提供するステップ、第１のフィンの第１および第２の側壁上と、第２のフィンの第１の側壁上とに形成されたゲート誘電体と接触する第１の導電性ゲートを提供するステップ、第２のフィンの第２の側壁上に形成されたゲート誘電体と接触する第２の導電性ゲートを提供するステップ、ならびに第１のゲートを第１の電圧レベルの第１の電圧源に接続し、第２のゲートを、第１の電圧レベルとは異なる第２の電圧レベルの第２の電圧源に接続するステップを含む方法である。
【００１０】
本発明の第７の態様は、第１のトランジスタと、第２のトランジスタとを含む集積回路であって、該第１のトランジスタが、第１のソースおよび第１のドレイン、第１および第２の対向する端部と、第１および第２の対向する側壁とを有し、第１の端部が第１のソースと接触し、第２の端部が第１のドレインと接触している第１の単結晶フィン、第１および第２の対向する端部と、第１および第２の対向する側壁とを有し、第１の端部が第１のソースと接触し、第２の端部が第１のドレインと接触している第２の単結晶フィン、第１のフィンの第１および第２の側壁上と、第２のフィンの第１の側壁上とに形成されたゲート誘電体と接触した第１の導電性ゲート、ならびに第２のフィンの第２の側壁上に形成されたゲート誘電体と接触した第２の導電性ゲートを含み、該第２のトランジスタが、第２のソースおよび第２のドレイン、第１および第２の対向する端部と、第１および第２の対向する側壁とを有し、第１の端部が第２のソースと接触し、第２の端部が第２のドレインと接触している第３の単結晶フィン、ならびに第３のフィンの第１および第２の側壁上と、第３のフィンの第１および第２の側壁上とに形成されたゲート誘電体と接触した第３の導電性ゲートを含む、集積回路である。
【００１１】
本発明の第８の態様は、集積回路内の第１のトランジスタと第２のトランジスタの間の駆動強度比を調整する方法であって、第１のソースおよび第１のドレイン、第１および第２の対向する端部と、第１および第２の対向する側壁とを有し、第１の端部が第１のソースと接触し、第２の端部が第１のドレインと接触している第１の単結晶フィン、第１および第２の対向する端部と、第１および第２の対向する側壁とを有し、第１の端部が第１のソースと接触し、第２の端部が第１のドレインと接触している第２の単結晶フィン、第１のフィンの第１および第２の側壁上と、第２のフィンの第１の側壁上とに形成されたゲート誘電体と接触した第１の導電性ゲート、ならびに第２のフィンの第２の側壁上に形成されたゲート誘電体と接触した第２の導電性ゲートを含む第１のトランジスタを提供するステップと、第２のソースおよび第２のドレイン、第１および第２の対向する端部と、第１および第２の対向する側壁とを有し、第１の端部が第２のソースと接触し、第２の端部が第２のドレインと接触している第３の単結晶フィン、ならびに第３のフィンの第１および第２の側壁上と、第３のフィンの第１および第２の側壁上とに形成されたゲート誘電体と接触した第３の導電性ゲートを含む第２のトランジスタを提供するステップと、第１のゲートを第１の電圧レベルの第１の電圧源に接続し、第２のゲートを、第１の電圧レベルとは異なる第２の電圧レベルの第２の電圧源に接続するステップとを含む方法である。
【発明を実施するための最良の形態】
【００１２】
本発明の特徴は、添付の特許請求の範囲に記載されている。ただし、本発明自体については、以下の例示的な実施形態の詳細な説明を添付の図面と併せて読むことにより最もよく理解されるであろう。
【００１３】
結晶性固体では、その固体を構成する原子が周期的に立体配置されており、これを格子と呼ぶ。結晶格子は必ずある体積を有し、この体積がその格子全体を現し、結晶全体にわたって規則的に繰り返されることになる。本開示において結晶性半導体材料について述べる際には、以下の従来の約束事を用いる。
【００１４】
格子内での方向は、その方向に向くベクトルの各成分と同じ関係にある３つ１組の整数で表す。例えば、シリコンなど、ダイヤモンド型結晶格子を有する立方格子では、その体対角線は、［１１１］方向に沿って存在する。この括弧［］はある具体的な方向を表すものである。結晶格子内の多くの方向は、配向軸の選び方によって決まるものであり、対称変換を行えば等価である。例えば、立方格子内の結晶方向［１００］、［０１０］および［００１］は、全て結晶学的には等価である。ある方向と、それと等価な全ての方向とは、括弧＜＞で表される。したがって、＜１００＞方向は、等価な正方向［１００］、［０１０］および［００１］、ならびに等価な負方向［−１００］、［０−１０］および［００−１］を示している。
【００１５】
結晶内の平面も、３つ１組の整数で指定することができる。３つの整数を用いて１組の平行な平面を既定し、括弧（）で囲んだ整数の各組が、１つの具体的な平面を指定する。例えば、［１００］方向に直交する平面の正しい表示は（１００）である。したがって、立方格子では、方向または平面が既知であれば、それに直交する平面または方向は、計算しなくても直ちに決定することができる。結晶格子内の多くの平面は、配向軸の選び方によって決まるものであり、対称変換を行えば等価である。例えば、平面（１００）、（０１０）および（００１）は、全て結晶学的には等価である。ある平面と、それと等価な全ての平面とは、括弧｛｝で表される。したがって、｛１００｝平面は、等価な正平面（１００）、（０１０）および（００１）、ならびに等価な平面（−１００）、（０−１０）および（００−１）を示している。
【００１６】
図１は、本発明の様々な実施形態による様々なＦｉｎＦＥＴの代表的なフィン部分を示す等角投影図である。図１において、基板１００は、上部表面１１０を有する支持層１０５と、支持層１０５の上部表面１１０上に形成された、上部表面１２０を有する分離層１１５とを含む。分離層１１５は、埋込み酸化物層（ＢＯＸ）、またはドープ半導体領域を含むことができる。フィン１２５および１３０は、埋込み分離１１５の上部表面１２０上に形成された結晶性半導体材料で構成される。フィン１２５および１３０は、Ｓｉ、Ｇｅ、ＧａＰ、ＩｎＡｓ、ＩｎＰ、ＳｉＧｅ、ＧａＡｓまたはその他のIII−V族化合物など（ただしこれらに限定されない）、任意の適当な半導体材料で構成することができる。フィン１２５は、結晶面１４０と平行な複数の平行側壁１３５を有する（図１には１つしか示していない）。フィン１３０は、結晶面１５０と平行な複数の側壁１４５を有する（図１には１つしか示していない）。平面１５０は、共通軸１５２の周りに角度θだけ結晶面１４０からずれている。一例では、フィン１２５および１３０は、ＮＦＥＴ  ＦｉｎＦＥＴ（以下、Ｎ  ＦｉｎＦＥＴとする）で使用する場合には、単結晶シリコンを含み、結晶面１４０は結晶面｛１００｝であり、ＰＦＥＴ  ＦｉｎＦＥＴ（以下、Ｐ  ＦｉｎＦＥＴとする）で使用する場合には、単結晶シリコンを含み、結晶面１４０は結晶面｛１１０｝である。一例では、結晶面１４０が｛１００｝結晶面である場合には、θは、フィン１３０の結晶面｛１１０｝までの回転を規定し、結晶面１４０が結晶面｛１１０｝である場合には、θは、フィン１４０の結晶面｛１００｝までの回転を規定する。
【００１７】
フィン１２５は、平面１４０内で上部表面１２０または埋込み分離層１１５と平行な方向に物理長さＬを有し、物理長さＬの方向に垂直な方向に物理高さＨを有する。フィン１３０は、平面１５０（平面１４０から角度θだけずれて（回転して）いる）内で上部表面１２０または埋込み分離層１１５と平行な方向に物理長さＬθを有し、物理長さＬθの方向に垂直な方向に物理高さＨを有する。ＦｉｎＦＥＴでは、フィンの物理高さによってトランジスタの電気的チャネルの幅が決まることに留意されたい。シングル・ゲートＦｉｎＦＥＴ（フィンの片側にゲートが形成される）では、物理高さＨによって電気的チャネルの幅Ｗが決まる。ダブル・ゲートＦｉｎＦＥＴでは、フィンの両側にそれぞれゲートがあるのでチャネル幅は高さの２倍になり、Ｗは２Ｈによって決まる。（以下のダブル・ゲートＦｉｎＦＥＴの定義参照）。従来のＦＥＴの場合と同様に、ＦｉｎＦＥＴのフィンの物理長さはＦｉｎＦＥＴのチャネル長を規定するので、以下に記載のＬまたはＬθは、チャネル長を指している場合もあることを理解されたい。
【００１８】
フィン１２５および１３０をＦｉｎＦＥＴに組み込んだ場合には、反転キャリア流の方向はそれぞれ方向１５５および１６０である。方向１５５は側壁１３５と平行であり、方向１６０は側壁１４５と平行である。周知の通り、反転キャリア流は、ＦｉｎＦＥＴのフィンの結晶配向の影響を受ける。Ｎ  ＦｉｎＦＥＴの場合には、反転キャリア（電子）の移動度は結晶面｛１００｝に沿って最大となり、Ｐ  ＦｉｎＦＥＴの場合には、反転キャリア（正孔）の移動度は結晶面｛１１０｝に沿って最大となる。これは、図２に示すように、ＦｉｎＦＥＴの相互コンダクタンス（Ｇｍ）に反映されるが、これについて以下で述べる。
【００１９】
図２は、ＦｉｎＦＥＴの線形領域／飽和領域における相互コンダクタンスの低下を、軸外し角度θに対してプロットした図である。相互コンダクタンス（Ｇｍ）は、入力電圧に対する出力電流の比であり、ＦＥＴの利得を示す測度である。図２では、トランジスタが線形領域で動作しているときの相互コンダクタンスＧｍ  ｌｉｎ（上側の曲線）と、トランジスタが飽和領域で動作しているときの相互コンダクタンスＧｍ  ｓａｔ（下側の曲線）とが、θ＝０においてのみ等しい（θは最大移動度軸からのずれ）。θが増大するにつれて、次第にＧｍ  ｓａｔはＧｍ  ｌｉｎより増加が小さくなっていく。
【００２０】
図２の曲線は、少なくとも部分的には、以下のように説明することができる。ＮＦＥＴのチャネル中の電子（反転キャリア）の移動度は、｛１００｝平面内でほぼ最高となり、｛１１０｝平面内ではこれより大幅に低下する。｛１１０｝平面内での電子移動度は、｛１００｝平面内の約半分である。ＰＦＥＴのチャネル中の正孔（反転キャリア）の移動度は、｛１１０｝平面内で最高となり、｛１００｝平面内ではこれより大幅に低下する。｛１００｝平面内での正孔移動度は、｛１１０｝平面内の約半分である。｛１００｝平面および｛１１０｝平面は、｛１００｝表面ウェハから切り出した垂直表面で構成した場合には、互いに４５°の角度をなして配向される。
【００２１】
図３は、本発明の第１の実施形態によるＦｉｎＦＥＴトランジスタの上面図であり、図４は、図３の線３Ｂ−３Ｂに沿った側面図である。図３では、ＦｉｎＦＥＴ２００は、垂直単結晶フィン２１０および角度付き単結晶フィン２１５の両端と物理的かつ電気的に接触した平行なソース／ドレイン２０５Ａおよび２０５Ｂを含む。垂直フィン２１０は、長手方向に平面２２０と整列されており、角度付きＦｉｎ２１５は、長手方向に平面２２５と整列されている。平面２２５は、（図１に示し上述したように、平面２１０および２２５の双方に共通な軸の周りの回転によって）結晶面２２０から角度θだけずれて（回転して）いる。角度θは、反転キャリアの移動度がより高くなる方向から多数キャリアの移動度がより低くなる方向への回転も表す。フィン２１０は、ソース／ドレイン２０５Ａおよび２０５Ｂに対して直交する。共通ゲート２３０は、垂直フィン２１０および角度付きフィン２１５を覆うように形成され、各フィンの両側に形成されるゲート誘電体２３５によってそれらのフィンから電気的に絶縁される。垂直フィン２１０はチャネル長Ｌを有し、角度付きフィン２１５はチャネル長Ｌθを有する。ここで、Ｌθ＝Ｌ／ｃｏｓθである。垂直フィン２１０および角度付きフィン２１５は、同じ高さＨを有する（図４参照）。
【００２２】
図４を参照すると、垂直フィン２１０および角度付きフィン２１５が高さＨを有し、垂直フィン２１０の上部表面２３５と角度付きフィン２１５の上部表面２３７とが誘電キャップ２４０によってゲート２３０から電気的に絶縁されていることが分かる。ここで、誘電キャップ２４０をゲート誘電体２３０で置き換えることも可能であることに留意されたい。垂直フィン２１０および角度付きフィン２１５は、絶縁層２５０の上部表面２４５上に形成され、絶縁層２５０は、基板２６０の上部表面２５５上に形成される。
【００２３】
第１の例では、ＦｉｎＦＥＴ２００はＮ  ＦｉｎＦＥＴであり、ソース／ドレイン２０５Ａおよび２０５ＢはＮ型にドープされ、垂直フィン２１０および角度付きフィン２１５は、Ｐドープした単結晶シリコン、わずかにＮドープした単結晶シリコンまたは真性単結晶シリコンを含み、平面２２０は｛１００｝結晶面であり、θは｛１１０｝結晶面までの回転角である。第２の例では、ＦｉｎＦＥＴ２００はＰ  ＦｉｎＦＥＴであり、ソース／ドレイン２０５Ａおよび２０５ＢはＰ型にドープされ、垂直フィン２１０および角度付きフィン２１５は、Ｎドープした単結晶シリコン、わずかにＰドープした単結晶シリコンまたは真性単結晶シリコンを含み、平面２２０は｛１１０｝結晶面であり、θは｛１００｝結晶面までの回転角である。
【００２４】
わずかにドープしたＮまたはＰの単結晶シリコンは、通常の動作電圧をゲートに印加したときにＦｉｎＦＥＴのソースとドレインの間のフィンのゲートの下のチャネル領域に反転層が形成されるのを妨げない程度のドーピング・レベルを有するものとして定義される。一例では、わずかにドープしたシリコンのＮまたはＰのドーパント種濃度は、約１０１５ａｔｍ／ｃｍ３以下である。
【００２５】
トランジスタの駆動強度は、そのトランジスタが供給できる電流量を示す測度である。集積回路中のＰＦＥＴとＮＦＥＴの間の駆動強度比は、上述のように重要な考慮事項である。ＦｉｎＦＥＴ２００の相対駆動強度は、下記の数式１で与えられている。
β≒（Ｗ／Ｌ）（３＋（ｃｏｓθ）（１−０．９（｜θ／４５°｜）））、｜θ｜＜４５°  （１）
【００２６】
ここで、β＝トランジスタの相対駆動強度、Ｗ＝各フィンのチャネル幅、Ｌ＝３つの垂直フィン２０５の長さ、θ＝３つの垂直フィンと角度付きフィンとの間の角度である。
【００２７】
図３および図４には、３つの垂直フィン２１０および１つの角度付きフィン２１５を示しているが、１つ以上の任意数の垂直フィン２１０および１つ以上の任意数の角度付きフィン２１５を設けることができる。少なくとも１つの垂直フィン２１０および少なくとも１つの角度付きフィン２１５が存在していなければならない。一般に、Ｎ個の垂直フィン２１０およびＭ個の角度付きフィン２１５が存在する場合には、駆動強度の調整が可能なＦｉｎＦＥＴの相対駆動強度は、下記の数式２で与えられる。
β≒（Ｗ／Ｌ）（Ｎ＋Ｍｃｏｓ（θ）（１−０．９（｜θ／４５°｜）））、｜θ｜＜４５°  （２）
【００２８】
ここで、β＝トランジスタの相対駆動強度、Ｎ＝垂直フィンの数、Ｍ＝角度付きフィンの数、Ｗ＝各フィンのチャネル幅、Ｌ＝垂直フィンの長さ、θ＝垂直フィンと角度付きフィンとの間の角度（単位：°）である。
【００２９】
垂直フィンのみを使用したＦｉｎＦＥＴでは、駆動強度制御の精細度はフィン数に関係し、膨大な数のフィンを設けない限り極めて粗いものとなる。少なくとも１つの垂直フィンおよび少なくとも１つの角度付きフィンを有するＦｉｎＦＥＴの駆動強度は、各タイプのフィンの総数によって調整することができるだけでなく、１つまたは複数の角度付きフィンの垂直フィンに対する角度によって調整することもできる。この調整の度合いは、フィン角度（θ）の増分変化をイメージングする際のプロセスの増分制御と、対応する最大角度（約４５°）における、実現可能な最小限のキャリア移動度の低下（約０．５）とによってのみ制限される。複数の角度付きフィンがあれば、増分を約０．５より小さくすることができる。表１を参照されたい。
【００３０】
【表１】
2005303304.tif 000003
【００３１】
本発明の第２の実施形態について述べる前に、「ダブル・ゲート」および「スプリット・ゲート」という用語を定義しておく必要がある。ダブル・ゲート・トランジスタとは、互いに依存した２つのゲートを有するトランジスタとして定義される。ＦｉｎＦＥＴの場合には、これらのゲートはフィンの両側壁上に位置し、電気的に接続される。図５および図６に示すように、これらのゲートを一体化することもできる。スプリット・ゲート・トランジスタは、互いに独立した２つのゲートを有するトランジスタとして定義される。ＦｉｎＦＥＴの場合には、これらのゲートはフィンの両側壁上に位置し、互いに電気的に絶縁される。
【００３２】
図５は、本発明の第２の実施形態によるＦｉｎＦＥＴを示す上面図であり、図６は、図５の線４Ｂ−４Ｂに沿ってとった側面図である。図５において、ＦｉｎＦＥＴ３００は、単結晶ダブル・ゲート・フィン３１０および単結晶スプリット・ゲート・フィン３１５の両端部と物理的かつ電気的に接触する平行なソース／ドレイン３０５Ａおよび３０５Ｂを含む。ダブル・ゲート・フィン３１０およびスプリット・ゲート・フィン３１５は、互いに平行な複数の平面３２０と長手方向に整列されている。平面３２０は、より反転キャリアの移動度が高い平面にすることができ、例えば、Ｎ  ＦｉｎＦＥＴの場合には平面｛１００｝、Ｐ  ＦｉｎＦＥＴの場合には平面｛１１０｝にすることができる。ダブル・ゲート・フィン３１０およびスプリット・ゲート・フィン３１５は、ソース／ドレイン３０５Ａおよび３０５Ｂに対して直交している。ダブル・ゲート・フィン３１０およびスプリット・ゲート・フィン３１５の側壁上には、ゲート誘電体３３０が形成される。ダブル・ゲート・フィン３１０を覆うように第１のゲート３３５が形成され、第１のゲート３３５は、各ダブル・ゲート・フィン３１０の両側壁上に形成されたゲート誘電体３３０と接触する。第１のゲート３３５は、スプリット・ゲート・フィン３１５の第１の側面３４０Ａ上に形成されたゲート誘電体とも接触している。第２のゲート３４５は、スプリット・ゲート・フィン３１５の第２の側面上に形成されたゲート誘電体３３０と接触している。ダブル・ゲート・フィン３１０およびスプリット・ゲート・フィン３１５は、同じチャネル長Ｌを有し、同じ高さＨを有する（図６参照）。
【００３３】
図６を参照すると、ダブル・ゲート・フィン３１０およびスプリット・ゲート・フィン３１５が高さＨを有し、ダブル・ゲート・フィン３１０の上部表面３５０が誘電キャップ３５５によって第１のゲート３３５から電気的に絶縁されていることが分かる。スプリット・ゲート・フィン３１５の上部表面３６０上には、誘電キャップ３６５が形成されている。ここで、誘電キャップ３５５および３６５をゲート誘電体３３０で置き換えることも可能であることに留意されたい。ダブル・ゲート・フィン３１０およびスプリット・ゲート・フィン３１５は、絶縁層３７５の上部表面３７０上に形成され、絶縁層３７０は、基板３８５の上部表面３８０上に形成される。
【００３４】
第１の例では、ＦｉｎＦＥＴ３００はＮ  ＦｉｎＦＥＴであり、ソース／ドレイン３０５Ａおよび３０５ＢはＮ型にドープされ、ダブル・ゲート・フィン３１０およびスプリット・ゲート・フィン３１５は、Ｐドープした単結晶シリコン、わずかにＮドープした単結晶シリコンまたは真性単結晶シリコンを含み、平面３２０は｛１００｝配向を有する。第２の例では、ＦｉｎＦＥＴ３００はＰ  ＦｉｎＦＥＴであり、ソース／ドレイン３０５Ａおよび３０５ＢはＰ型にドープされ、ダブル・ゲート・フィン３１０およびスプリット・ゲート・フィン３１５は、Ｎドープした単結晶シリコン、わずかにＰドープした単結晶シリコンまたは真性単結晶シリコンを含み、平面３２０は｛１１０｝結晶面である。
【００３５】
第２のゲート３４５に印加する電圧がゼロであるときには、スプリット・ゲート・フィン３１５の駆動強度に対する寄与はダブル・ゲート・フィン３１０の約半分である。第２のゲート３４５に印加する電圧を変化させることにより、スプリット・ゲート・フィン３１５の駆動強度に対する寄与を、ゼロからダブル・ゲート・フィン３１０と同程度まで変化させることができる。電圧（絶対値）をゼロから第１のゲート３３５に印加する電圧（絶対値）に向かって上昇させると、スプリット・ゲート・フィン３１５の駆動強度を増大させることができる。第２のゲート３４５を、Ｎ  ＦｉｎＦＥＴの場合にはソースより負側に、Ｐ  ＦｉｎＦＥＴの場合にはソースより正側にバイアスすると、スプリット・ゲート・フィン３１５の駆動強度を低下させることができる。
【００３６】
図５および図６には、３つのダブル・ゲート・フィン３１０および１つのスプリット・ゲート・フィン３１５を示しているが、１つ以上の任意数のダブル・ゲート・フィン３１０および１つ以上の任意数のスプリット・ゲート・フィン３１５を設けることができる。例えば、１組のフィンの中で最も外側の２つのフィンをスプリット・ゲート・フィンとしてきわめて容易に作製することができる。内側のフィンはスプリット・ゲート・フィンとして形成することができるが、より複雑なゲート形状構成（上面図または平面図として見て）が必要となることがある。
【００３７】
雑音余裕度、性能および電力の間のバランスを取るために、多くの高性能ＣＭＯＳ回路では、特定のＰＦＥＴと特定のＮＦＥＴの間の精細な駆動強度比を必要とする。駆動強度比（β比とも呼ばれる）は、ＰＦＥＴの有効チャネル幅と長さの比（Ｗ／Ｌ）をＮＦＥＴの有効チャネル幅と長さの比（Ｗ／Ｌ）で割った商である。上述のＦｉｎＦＥＴトランジスタでは、β比の精細な調整が可能である。
【００３８】
図７および図８では、トランジスタの本体（ソース／ドレインは除く）は１つまたは複数の単結晶フィンで構成される。したがって、図７および図８の説明では、「フィン」という用語を「本体」と読むこともできる。
【００３９】
図７は、本発明の第１の実施形態による駆動強度が調整されたＦｉｎＦＥＴを利用した例示的な回路を示す図である。図７では、ラッチ回路４００は、トランジスタＴ１、Ｔ２およびＴ３と、インバータＩ１とを含む。トランジスタＴ１、Ｔ２およびＴ３は、ダブル・ゲートＦｉｎＦＥＴトランジスタである。トランジスタＴ１は、１つのフィン４０５を有するＮ  ＦｉｎＦＥＴとして示してある。トランジスタＴ２は、３つの垂直フィン４１０と、１つの角度付きフィン４１５と、共通ゲートとを有するＮ  ＦｉｎＦＥＴとして示してある。角度付きフィン４１５には、記号θも示してある。トランジスタＴ３は、４つの垂直フィン４２０と共通ゲートとを有するＰ  ＦｉｎＦＥＴとして示してある。トランジスタＴ１のソースは入力信号に結合され、トランジスタＴ１のゲートはＣＬＫ信号に結合され、トランジスタＴ１のドレインは、トランジスタＴ２およびＴ３のゲート、トランジスタＴ２およびＴ３のドレイン、ならびにインバータＩ１の入力および出力に結合される。トランジスタＴ３のソースはＶＤＤに結合され、トランジスタＴ２のソースはＶＳＳに結合される。
【００４０】
ラッチ回路４００の駆動強度比（β比とも呼ばれる）βＴ３／βＴ２は、トランジスタＴ２のフィン４１５を、フィン４１５内の反転キャリアの移動度がフィン４１０内の反転キャリアの移動度より低くなるような方向に、フィン４１０の向きに対して相対的に回転させることによって調整することができる（「回路製造中に設定される」という意味である）。
【００４１】
図７ではトランジスタＴ２しか示しておらず、またトランジスタＴ２のみについて駆動強度が調整可能であると述べたが、本発明の第１の実施形態によれば、トランジスタＴ２およびＴ３の一方または両方の駆動強度を調整可能にすることができることに留意されたい。
【００４２】
図８は、本発明の第２の実施形態による駆動強度が調整されたＦｉｎＦＥＴを利用した例示的な回路を示す図である。図８では、ラッチ回路４５０は、トランジスタＴ４、Ｔ５およびＴ６と、インバータＩ２とを含む。トランジスタＴ４は、ダブル・ゲートＦｉｎＦＥＴトランジスタである。トランジスタＴ５およびＴ６は、複数のダブル・ゲート・フィンおよび１つのスプリット・ゲート・フィンをそれぞれ有する混合ゲートＦｉｎＦＥＴトランジスタである。トランジスタＴ４は、１つのダブル・ゲート・フィン４５５を有するＮ  ＦｉｎＦＥＴとして示してある。トランジスタＴ５は、３つのフィン４６０および１つのフィン４６５と、フィン４６０の全てのゲート領域およびフィン４６５の第１のゲート領域に共通の第１のゲートと、フィン４６５の第２のゲート領域にのみ接続された第２のゲートとを有するＮ  ＦｉｎＦＥＴとして示してある。トランジスタＴ６は、３つのフィン４７０および１つのフィン４７５と、フィン４７０の全てのゲート領域およびフィン４７５の第１のゲート領域に共通の第１のゲートと、フィン４７５の第２のゲート領域にのみ接続された第２のゲートとを有するＰ  ＦｉｎＦＥＴとして示してある。トランジスタＴ４のソースは入力信号に結合され、トランジスタＴ４のゲートはＣＬＫ信号に結合され、トランジスタＴ４のドレインは、トランジスタＴ５およびＴ６の第１のゲートと、トランジスタＴ５およびＴ６のドレインと、インバータＩ２の入力および出力とに結合される。トランジスタＴ５の第２のゲートは電圧源ＶＴＵＮＥ−Ｎに結合され、トランジスタＴ６の第２のゲートは電圧源ＶＴＵＮＥ−Ｐに結合される。トランジスタＴ６のソースはＶＤＤに結合され、トランジスタＴ５のソースはＶＳＳに結合される。
【００４３】
ラッチ回路４５０の駆動強度比βＴ６／βＴ５は、ＶＴＵＮＥ−ＮまたはＶＴＵＮＥ−Ｐあるいはその両方を調節することによって動的に調整することができる（「動作中に設定される」という意味である）。さらに、ラッチ回路４５０の駆動強度比βＴ６／βＴ５は、ＶＴＵＮＥ−ＮおよびＶＴＵＮＥ−Ｐの電圧レベルを設定するヒューズをプログラミングすることによって恒久的に固定することもできる。
【００４４】
トランジスタＴ５およびＴ６を両方とも駆動強度が調整可能なトランジスタとして示したが、本発明の第２の実施形態によれば、トランジスタＴ５およびＴ６の一方の駆動強度が調整可能であればよいことに留意されたい。
【００４５】
本発明の第１および第２の実施形態の方法で駆動強度比を「調整」できるその他の回路としては、静的ランダム・アクセス・メモリ（ＳＲＡＭ）回路、フェーズ・ロック・ループ（ＰＬＬ）回路、動的ドミノ回路、およびインバランス静的ＣＭＯＳ組合せ論理回路などがあるが、これらに限定されるわけではない。
【００４６】
このように、本発明は、駆動強度の精細調整が可能なＦｉｎＦＥＴ、およびＦｉｎＦＥＴの駆動強度を精細に調整する方法を提供する。
【００４７】
本発明の理解のために本発明の実施形態の説明を上記に与えた。本発明は、本明細書に記載の特定の実施形態に限定されるものではなく、当業者には明らかな様々な修正、再構成および置換を、本発明の範囲を逸脱することなく行うことができることは理解されるであろう。例えば、本発明の第１の実施形態において、角度付きフィンの全体を垂直フィンに対してある角度に固定する必要はなく、角度付きフィンの一部が垂直フィンと平行になり、一部が垂直フィンに対して角度をなすように、角度付きフィンを屈曲させることもできる。したがって、頭記の特許請求の範囲は、本発明の真の趣旨および範囲に収まる全ての修正および変更を包含するものとする。
【図面の簡単な説明】
【００４８】
【図１】本発明の様々な実施形態による様々なＦｉｎＦＥＴの代表的なフィン部分を示す等角投影図である。
【図２】ＦｉｎＦＥＴの線形領域／飽和領域における相互コンダクタンスの低下を、軸外し角度θに対してプロットした図である。
【図３】本発明の第１の実施形態によるＦｉｎＦＥＴトランジスタを示す上面図である。
【図４】本発明の第１の実施形態によるＦｉｎＦＥＴトランジスタを示す、図３の線３Ｂ−３Ｂに沿った側面図である。
【図５】本発明の第２の実施形態によるＦｉｎＦＥＴトランジスタを示す上面図である。
【図６】本発明の第２の実施形態によるＦｉｎＦＥＴトランジスタを示す、図５の線４Ｂ−４Ｂに沿った側面図である。
【図７】本発明の第１の実施形態による、駆動強度が調整されたＦｉｎＦＥＴを利用する例示的な回路を示す図である。
【図８】本発明の第２の実施形態による、駆動強度が調整されたＦｉｎＦＥＴを利用する例示的な回路を示す図である。
【符号の説明】
【００４９】
１００  基板
１０５  支持層
１１５  分離層
１２５  フィン
１３０  フィン
１４０  結晶面
１５０  結晶面
１５２  共通軸
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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