(57)【要約】【課題】  貫通電流が小さく、レベル変換速度が速く、構成が簡単なレベル変換回路を提供する。【解決手段】  このレベル変換回路２はクロスカップル接続されたＰチャネルＭＯＳトランジスタ１３，１４と第２電源電位ＶＤＤ２のラインとの間にＰチャネルＭＯＳトランジスタ１１，１２を接続し、ＰチャネルＭＯＳトランジスタ１１，１２のゲートを接地電位ＧＮＤのラインに接続したものである。入力信号ＶＩが「Ｌ」レベルから「Ｈ」レベルに立上げられると、ＭＯＳトランジスタ１１，１３，１５が共に導通するが、ＰチャネルＭＯＳトランジスタ１１によって電圧降下が発生し、ＰチャネルＭＯＳトランジスタ１３の電流駆動力が低下する。したがって、貫通電流が抑制され、レベル変換速度が速くなる。【選択図】        図２
2005045526.tif 000002
【特許請求の範囲】
【請求項１】
その一方のレベルが基準電位であり、その他方のレベルが第１の電源電位である第１の信号を、その一方のレベルが前記基準電位であり、その他方のレベルが前記第１の電源電位よりも高い第２の電源電位である第２の信号に変換するレベル変換回路であって、
それらの第１の電極が前記第２の電源電位を受け、それらのゲート電極が共に前記基準電位を受ける第１の導電形式の第１および第２のトランジスタ、
それらの第１の電極がそれぞれ前記第１および第２のトランジスタの第２の電極に接続され、それらのゲート電極がそれぞれ第１および第２の出力ノードに接続され、それらの第２の電極がそれぞれ前記第２および第１の出力ノードに接続された第１の導電形式の第３および第４のトランジスタ、および
それらの第１の電極がそれぞれ前記第２および第１の出力ノードに接続され、それらのゲート電極がそれぞれ前記第１の信号およびその反転信号を受け、それらの第２の電極が共に前記基準電位を受ける第２の導電形式の第５および第６のトランジスタを備える、レベル変換回路。
【請求項２】
その一方のレベルが基準電位であり、その他方のレベルが第１の電源電位である第１の信号を、その一方のレベルが前記基準電位であり、その他方のレベルが前記第１の電源電位よりも高い第２の電源電位である第２の信号に変換するレベル変換回路であって、
それらの第１の電極が共に前記第２の電源電位を受ける第１の導電形式の第１および第２のトランジスタ、
前記第１の信号が前記基準電位から前記第１の電源電位に立上げられたことに応じて、前記第１のトランジスタのゲート電極の電位を前記基準電位から前記第１の電源電位に立上げ、予め定められた第１の時間の経過後に前記基準電位にする第１のパルス発生回路、
前記第１の信号が前記第１の電源電位から前記基準電位に立下げられたことに応じて、前記第２のトランジスタのゲート電極の電位を前記基準電位から前記第１の電源電位に立上げ、予め定められた第２の時間の経過後に前記基準電位にする第２のパルス発生回路、
それらの第１の電極がそれぞれ前記第１および第２のトランジスタの第２の電極に接続され、それらのゲート電極がそれぞれ第１および第２の出力ノードに接続され、それらの第２の電極がそれぞれ前記第２および第１の出力ノードに接続された第１の導電形式の第３および第４のトランジスタ、および
それらの第１の電極がそれぞれ前記第２および第１の出力ノードに接続され、それらのゲート電極がそれぞれ前記第１の信号およびその反転信号を受け、それらの第２の電極が共に前記基準電位を受ける第２の導電形式の第５および第６のトランジスタを備える、レベル変換回路。
【請求項３】
前記第１および第２のトランジスタのゲート電極は、それぞれ前記第５および第６のトランジスタのバックゲートに接続されている、請求項２に記載のレベル変換回路。
【請求項４】
前記第１のパルス発生回路は、
直列接続された奇数個の第１のインバータを含み、前記第１の信号の反転信号を前記予め定められた第１の時間だけ遅延させる第１の遅延回路、および
その一方入力ノードが前記第１の遅延回路の出力信号を受け、その他方入力ノードが前記第１の信号の反転信号を受け、その出力ノードが前記第１のトランジスタのゲート電極に接続された第１のＮＯＲゲート回路を含み、
前記第２のパルス発生回路は、
直列接続された奇数個の第２のインバータを含み、前記第１の信号を前記予め定められた第２の時間だけ遅延させる第２の遅延回路、および
その一方入力ノードが前記第２の遅延回路の出力信号を受け、その他方入力ノードが前記第１の信号を受け、その出力ノードが前記第２のトランジスタのゲート電極に接続され
た第２のＮＯＲゲート回路を含む、請求項２または請求項３に記載のレベル変換回路。
【請求項５】
前記第１のパルス発生回路は、
直列接続された奇数個の第１のインバータを含み、前記第１の信号を前記予め定められた第１の時間だけ遅延させる第１の遅延回路、および
その一方入力ノードが前記第１の遅延回路の出力信号を受け、その他方入力ノードが前記第１の信号を受け、その出力ノードが前記第１のトランジスタのゲート電極に接続された第１のＡＮＤゲート回路を含み、
前記第２のパルス発生回路は、
直列接続された奇数個の第２のインバータを含み、前記第１の信号の反転信号を前記予め定められた第２の時間だけ遅延させる第２の遅延回路、および
その一方入力ノードが前記第２の遅延回路の出力信号を受け、その他方入力ノードが前記第１の信号の反転信号を受け、その出力ノードが前記第２のトランジスタのゲート電極に接続された第２のＡＮＤゲート回路を含む、請求項２または請求項３に記載のレベル変換回路。
【請求項６】
その一方のレベルが基準電位であり、その他方のレベルが第１の電源電位である第１の信号を、その一方のレベルが前記基準電位であり、その他方のレベルが前記第１の電源電位よりも高い第２の電源電位である第２の信号に変換するレベル変換回路であって、
それらの第１の電極が共に前記第２の電源電位を受け、それらのゲート電極がそれぞれ前記第１の信号およびその反転信号を受ける第１の導電形式の第１および第２のトランジスタ、
それらの第１の電極がそれぞれ前記第１および第２のトランジスタの第２の電極に接続され、それらのゲート電極がそれぞれ第１および第２の出力ノードに接続され、それらの第２の電極がそれぞれ前記第２および第１の出力ノードに接続された第１の導電形式の第３および第４のトランジスタ、
それらの第１の電極がそれぞれ前記第２および第１の出力ノードに接続され、それらのゲート電極がそれぞれ前記第１の信号およびその反転信号を受け、それらの第２の電極が共に前記基準電位を受ける第２の導電形式の第５および第６のトランジスタ、
前記第１の信号が前記基準電位から前記第１の電源電位に立上げられたことに応じて、前記第５のトランジスタのバックゲートの電位を前記基準電位から前記第１の電源電位に立上げ、予め定められた第１の時間の経過後に前記基準電位にする第１のパルス発生回路、および
前記第１の信号が前記第１の電源電位から前記基準電位に立下げられたことに応じて、前記第６のトランジスタのバックゲートの電位を前記基準電位から前記第１の電源電位に立上げ、予め定められた第２の時間の経過後に前記基準電位にする第２のパルス発生回路を備える、レベル変換回路。
【請求項７】
前記第１のパルス発生回路は、
直列接続された奇数個の第１のインバータを含み、前記第１の信号の反転信号を前記予め定められた第１の時間だけ遅延させる第１の遅延回路、および
その一方入力ノードが前記第１の遅延回路の出力信号を受け、その他方入力ノードが前記第１の信号の反転信号を受け、その出力ノードが前記第５のトランジスタのバックゲートに接続された第１のＮＯＲゲート回路を含み、
前記第２のパルス発生回路は、
直列接続された奇数個の第２のインバータを含み、前記第１の信号を前記予め定められた第２の時間だけ遅延させる第２の遅延回路、および
その一方入力ノードが前記第２の遅延回路の出力信号を受け、その他方入力ノードが前記第１の信号を受け、その出力ノードが前記第６のトランジスタのバックゲートに接続された第２のＮＯＲゲート回路を含む、請求項６に記載のレベル変換回路。
【請求項８】
前記第１のパルス発生回路は、
直列接続された奇数個の第１のインバータを含み、前記第１の信号を前記予め定められた第１の時間だけ遅延させる第１の遅延回路、および
その一方入力ノードが前記第１の遅延回路の出力信号を受け、その他方入力ノードが前記第１の信号を受け、その出力ノードが前記第５のトランジスタのゲート電極に接続された第１のＡＮＤゲート回路を含み、
前記第２のパルス発生回路は、
直列接続された奇数個の第２のインバータを含み、前記第１の信号の反転信号を前記予め定められた第２の時間だけ遅延させる第２の遅延回路、および
その一方入力ノードが前記第２の遅延回路の出力信号を受け、その他方入力ノードが前記第１の信号の反転信号を受け、その出力ノードが前記第６のトランジスタのバックゲートに接続された第２のＡＮＤゲート回路を含む、請求項６に記載のレベル変換回路。
【請求項９】
前記第１の信号を出力する第１の回路と、請求項１から請求項８のいずれかに記載のレベル変換回路と、前記第２の信号を受ける第２の回路とを備え、
前記第５および第６のトランジスタのしきい値電圧は、前記第１の回路のトランジスタのしきい値電圧よりも低く設定されている、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明はレベル変換回路およびそれを用いた半導体装置に関し、特に、信号の論理レベルを変換するレベル変換回路およびそれを用いた半導体装置に関する。
【背景技術】
【０００２】
従来より、半導体集積回路装置には、その「Ｌ」レベルが接地電位ＧＮＤであり、その「Ｈ」レベルが第１電源電位ＶＤＤ１である第１の信号、その「Ｌ」レベルが接地電位ＧＮＤであり、その「Ｈ」レベルが第１電源電位ＶＤＤ１よりも高い第２電源電位ＶＤＤ２である第２の信号に変換するレベル変換回路が設けられている。このレベル変換回路は、第２電源電位ＶＤＤ２のラインと接地電位ＧＮＤのラインとの間に直列接続されたＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタを２組設け、各ＰチャネルＭＯＳトランジスタのゲートをもう１つのＰチャネルＭＯＳトランジスタのドレインに接続したものである。
【０００３】
また、信号の論理レベルの反転時に第２電源電位ＶＤＤ２を低下させることにより、ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタに流れる貫通電流を低減し、レベル変換速度の高速化を図る方法もある（たとえば特許文献１参照）。
【特許文献１】特開２００１−２４４９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、上記方法では、第１の信号に基づいて、その「Ｌ」レベルが接地電位ＧＮＤであり、その「Ｈ」レベルが第２電源電位ＶＤＤ２である制御信号を生成し、その制御信号によって第２電源電位ＶＤＤ２を制御していたので、制御信号発生回路においてもレベル変換を行なう必要があり、構成が複雑になるという問題があった。
【０００５】
それゆえに、この発明の主たる目的は、貫通電流が小さく、レベル変換速度が速く、構成が簡単なレベル変換回路およびそれを用いた半導体装置を提供することである。
【課題を解決するための手段】
【０００６】
この発明に係るレベル変換回路は、その一方のレベルが基準電位であり、その他方のレベルが第１の電源電位である第１の信号を、その一方のレベルが基準電位であり、その他方のレベルが第１の電源電位よりも高い第２の電源電位である第２の信号に変換するレベル変換回路であって、それらの第１の電極が第２の電源電位を受け、それらのゲート電極が共に基準電位を受ける第１の導電形式の第１および第２のトランジスタと、それらの第１の電極がそれぞれ第１および第２のトランジスタの第２の電極に接続され、それらのゲート電極がそれぞれ第１および第２の出力ノードに接続され、それらの第２の電極がそれぞれ第２および第１の出力ノードに接続された第１の導電形式の第３および第４のトランジスタと、それらの第１の電極がそれぞれ第２および第１の出力ノードに接続され、それらのゲート電極がそれぞれ第１の信号およびその反転信号を受け、それらの第２の電極が共に基準電位を受ける第２の導電形式の第５および第６のトランジスタとを備えたものである。
【０００７】
また、この発明に係る他のレベル変換回路は、その一方のレベルが基準電位であり、その他方のレベルが第１の電源電位である第１の信号を、その一方のレベルが基準電位であり、その他方のレベルが第１の電源電位よりも高い第２の電源電位である第２の信号に変換するレベル変換回路であって、それらの第１の電極が共に第２の電源電位を受ける第１
の導電形式の第１および第２のトランジスタと、第１の信号が基準電位から第１の電源電位に立上げられたことに応じて、第１のトランジスタのゲート電極の電位を基準電位から第１の電源電位に立上げ、予め定められた第１の時間の経過後に基準電位にする第１のパルス発生回路と、第１の信号が第１の電源電位から基準電位に立下げられたことに応じて、第２のトランジスタのゲート電極の電位を基準電位から第１の電源電位に立上げ、予め定められた第２の時間の経過後に基準電位にする第２のパルス発生回路と、それらの第１の電極がそれぞれ第１および第２のトランジスタの第２の電極に接続され、それらのゲート電極がそれぞれ第１および第２の出力ノードに接続され、それらの第２の電極がそれぞれ第２および第１の出力ノードに接続された第１の導電形式の第３および第４のトランジスタと、それらの第１の電極がそれぞれ第２および第１の出力ノードに接続され、それらのゲート電極がそれぞれ第１の信号およびその反転信号を受け、それらの第２の電極が共に基準電位を受ける第２の導電形式の第５および第６のトランジスタとを備えたものである。
【０００８】
また、この発明に係るさらに他のレベル変換回路は、その一方のレベルが基準電位であり、その他方のレベルが第１の電源電位である第１の信号を、その一方のレベルが基準電位であり、その他方のレベルが第１の電源電位よりも高い第２の電源電位である第２の信号に変換するレベル変換回路であって、それらの第１の電極が共に第２の電源電位を受け、それらのゲート電極がそれぞれ第１の信号およびその反転信号を受ける第１の導電形式の第１および第２のトランジスタと、それらの第１の電極がそれぞれ第１および第２のトランジスタの第２の電極に接続され、それらのゲート電極がそれぞれ第１および第２の出力ノードに接続され、それらの第２の電極がそれぞれ第２および第１の出力ノードに接続された第１の導電形式の第３および第４のトランジスタと、それらの第１の電極がそれぞれ第２および第１の出力ノードに接続され、それらのゲート電極がそれぞれ第１の信号およびその反転信号を受け、それらの第２の電極が共に基準電位を受ける第２の導電形式の第５および第６のトランジスタと、第１の信号が基準電位から第１の電源電位に立上げられたことに応じて、第５のトランジスタのバックゲートの電位を基準電位から第１の電源電位に立上げ、予め定められた第１の時間の経過後に基準電位にする第１のパルス発生回路と、第１の信号が第１の電源電位から基準電位に立下げられたことに応じて、第６のトランジスタのバックゲートの電位を基準電位から第１の電源電位に立上げ、予め定められた第２の時間の経過後に基準電位にする第２のパルス発生回路とを備えたものである。
【０００９】
また、この発明に係る半導体装置は、第１の信号を出力する第１の回路と、上記レベル変換回路と、第２の信号を受ける第２の回路とを備えたものであり、第５および第６のトランジスタのしきい値電圧は、第１の回路のトランジスタのしきい値電圧よりも低く設定されている。
【発明の効果】
【００１０】
この発明に係るレベル変換回路では、第１および第２のトランジスタのゲート電極に基準電位を与えるので、レベル変化時において第１および第２のトランジスタのうちの一方のトランジスタの電圧降下が他方のトランジスタの電圧降下よりも大きくなり、第３および第４のトランジスタのうちの一方のトランジスタ電流駆動力が他方のトランジスタの電流駆動力よりも小さくなり、貫通電流が抑制されるとともにレベル変換速度が速くなる。また、第１および第２のトランジスタのゲート電極に第２の電源電位または基準電位を所定タイミングで選択的に与えていた従来に比べ、構成の簡単化を図ることができる。
【００１１】
また、この発明に係る他のレベル変換回路では、第１のトランジスタのゲート電極の電位を基準電位から第１の電源電位に立上げ、予め定められた第１の時間の経過後に基準電位にする第１のパルス発生回路と、第１の信号が第１の電源電位から基準電位に立下げられたことに応じて、第２のトランジスタのゲート電極の電位を基準電位から第１の電源電
位に立上げ、予め定められた第２の時間の経過後に基準電位にする第２のパルス発生回路とを設けたので、第１の信号の立上がりエッジに応答して第３のトランジスタの電流駆動力が第４のトランジスタの電流駆動力よりも小さくなり、第１の信号の立下がりエッジに応答して第４のトランジスタの電流駆動力が第３のトランジスタの電流駆動力よりも小さくなり、貫通電流が抑制されるとともにレベル変換速度が速くなる。また、第１および第２のトランジスタのゲート電極に第１の電源電位または基準電位を与えるので、第１および第２のトランジスタのゲート電極に第２の電源電位または基準電位を所定タイミングで選択的に与えていた従来に比べ、構成の簡単化を図ることができる。
【００１２】
また、この発明に係るさらに他のレベル変換回路では、第１の信号が基準電位から第１の電源電位に立上げられたことに応じて、第５のトランジスタのバックゲートの電位を基準電位から第１の電源電位に立上げ、予め定められた第１の時間の経過後に基準電位にする第１のパルス発生回路と、第１の信号が第１の電源電位から基準電位に立下げられたことに応じて、第６のトランジスタのバックゲートの電位を基準電位から第１の電源電位に立上げ、予め定められた第２の時間の経過後に基準電位にする第２のパルス発生回路とを設けたので、第１の信号の立下がりエッジに応答して第１のトランジスタが非導通になるとともに第５のトランジスタの電流駆動力が大きくなり、第１の信号の立下がりエッジに応答して第２のトランジスタが非導通になるとともに第６のトランジスタの電流駆動力を大きくり、貫通電流が抑制されるとともにレベル変換速度が速くなる。また、第５および第６のトランジスタのバックゲートに第１の電源電位または基準電位を与えるので、第１および第２のトランジスタのゲート電極に第２の電源電位または基準電位を所定タイミングで選択的に与えていた従来に比べ、構成の簡単化を図ることができる。
【００１３】
また、この発明に係る半導体装置では、第１の信号を出力する第１の回路と、上記レベル変換回路と、第２の信号を受ける第２の回路とが設けられ、第５および第６のトランジスタのしきい値電圧は、第１の回路のトランジスタのしきい値電圧よりも低く設定されている。この場合は、第５および第６のトランジスタのスイッチング速度が速くなり、レベル変換速度が一層速くなる。
【発明を実施するための最良の形態】
【００１４】
［実施の形態１］
図１は、この発明の実施の形態１による半導体集積回路装置の要部を示すブロック図である。図１において、この半導体集積回路装置は、内部回路１、レベル変換回路２および出力回路３を備える。
【００１５】
内部回路１は、第１電源電位ＶＤＤ１（たとえば１．０Ｖ）および接地電位ＧＮＤ（０Ｖ）によって駆動され、入力信号φ１に従って所定の動作を行ない、信号φ２を出力する。この信号φ２の「Ｌ」レベルは接地電位ＧＮＤであり、その「Ｈ」レベルは第１電源電位ＶＤＤ１である。
【００１６】
レベル変換回路２は、第１電源電位ＶＤＤ１、第２電源電位ＶＤＤ２（たとえば３．３Ｖ）および接地電位ＧＮＤによって駆動され、信号φ２の論理レベルを変換して信号φ３を生成し、その信号φ３を出力回路３に与える。信号φ３の「Ｌ」レベルは接地電位ＧＮＤであり、その「Ｈ」レベルは第２電源電位ＶＤＤ２である。
【００１７】
出力回路３は、第２電源電位ＶＤＤ２および接地電位ＧＮＤによって駆動され、信号φ３に応答して信号φ４を生成し、その信号φ４を外部に出力する。内部回路１は、駆動電圧ＶＤＤ１が１．０Ｖと低いので、比較的薄いゲート酸化膜を有するＭＯＳトランジスタで構成される。出力回路３は、駆動電圧ＶＤＤ２が３．３Ｖと高いので、比較的厚いゲート酸化膜を有するＭＯＳトランジスタで構成される。レベル変換回路２は、第２および第
２電源電圧ＶＤＤ１，ＶＤＤ２によって駆動されるので、比較的薄いゲート酸化膜を有するＭＯＳトランジスタと、比較的厚いゲート酸化膜を有するＭＯＳトランジスタの両方で構成される。
【００１８】
図２は、図１に示したレベル変換回路２の構成を示す回路図である。図２において、このレベル変換回路２は、ＰチャネルＭＯＳトランジスタ１１〜１４、ＮチャネルＭＯＳトランジスタ１５，１６およびインバータ１７を含む。ＰチャネルＭＯＳトランジスタ１１，１２のソースは共に第２電源電位ＶＤＤ２のラインに接続され、それらのゲートは共に接地電位ＧＮＤのラインに接続される。ＰチャネルＭＯＳトランジスタ１１，１２の各々は抵抗素子を構成する。
【００１９】
ＰチャネルＭＯＳトランジスタ１３，１４のソースはそれぞれＰチャネルＭＯＳトランジスタ１１，１２のドレイン（ノードＮ１１，Ｎ１２）に接続され、それらのゲートはそれぞれＰチャネルＭＯＳトランジスタ１４，１３のドレイン（ノードＮ１４，Ｎ１３）に接続される。ノードＮ１４に現れる信号は、そのレベル変換回路２の出力信号ＶＯ（φ３）となる。ノードＮ１３には、出力信号ＶＯの反転信号が現れる。ＮチャネルＭＯＳトランジスタ１５，１６のドレインはそれぞれノードＮ１３，Ｎ１４に接続され、それらのソースは共に接地電位ＧＮＤのラインに接続される。入力信号ＶＩ（φ２）は、ＮチャネルＭＯＳトランジスタ１５のゲートに直接入力されるとともに、インバータ１７を介してＮチャネルＭＯＳトランジスタ１６のゲートに入力される。
【００２０】
インバータ１７は、図３に示すように、ＰチャネルＭＯＳトランジスタ１８およびＮチャネルＭＯＳトランジスタ１９を含む。ＰチャネルＭＯＳトランジスタ１８は、第１電源電位ＶＤＤ１のラインと出力ノード１７ｂとの間に接続され、そのゲートは入力ノード１７ａに接続される。ＮチャネルＭＯＳトランジスタ１９は、出力ノード１７ｂと接地電位ＧＮＤのラインとの間に接続され、そのゲートは入力ノード１７ａに接続される。
【００２１】
入力信号ＶＩが「Ｌ」レベル（ＧＮＤ）の場合は、ＰチャネルＭＯＳトランジスタ１８が導通するとともにＮチャネルＭＯＳトランジスタ１９が非導通になり、出力ノード１７ｂは「Ｈ」レベル（ＶＤＤ１）になる。入力信号ＶＩが「Ｈ」レベル（ＶＤＤ１）の場合は、ＰチャネルＭＯＳトランジスタ１８が非導通になるとともにＮチャネルＭＯＳトランジスタ１９が導通し、出力ノード１７ｂが「Ｌ」レベル（ＧＮＤ）になる。したがって、出力ノード１７ｂには、入力信号ＶＩの反転信号／ＶＩが現れる。ＭＯＳトランジスタ１８，１９の各々は、第１電源電圧ＶＤＤ１で駆動されるので、内部回路１のＭＯＳトランジスタと同様に比較的薄いゲート酸化膜を有する。図２のＭＯＳトランジスタ１１〜１６の各々は、第２電源電圧ＶＤＤ２で駆動されるので、出力回路３のＭＯＳトランジスタと同様に比較的厚いゲート酸化膜を有する。
【００２２】
図４は、図２および図３に示したレベル変換回路２の動作を示すタイムチャートである。初期状態では、入力信号ＶＩは「Ｌ」レベル（０Ｖ）にされているものとする。このとき、ＮチャネルＭＯＳトランジスタ１５は非導通にされるとともにＮチャネルＭＯＳトランジスタ１６が導通し、ノードＮ１３，Ｎ１４はそれぞれ「Ｈ」レベル（３．３Ｖ）および「Ｌ」レベル（０Ｖ）になっている。また、ＰチャネルＭＯＳトランジスタ１３が導通するとともにＰチャネルＭＯＳトランジスタ１４が非導通になり、ノードＮ１１，Ｎ１２は共に「Ｈ」レベル（３．３Ｖ）になっている。
【００２３】
ある時刻ｔ１に入力信号ＶＩが「Ｌ」レベル（０Ｖ）から「Ｈ」レベル（３．３Ｖ）に立上げられると、ＮチャネルＭＯＳトランジスタ１５が導通状態に移行するとともにＮチャネルＭＯＳトランジスタ１６が非導通状態に移行する。これに応じて、ノードＮ１３の電位が低下し始め、ＰチャネルＭＯＳトランジスタ１４が導通状態に移行する。出力信号
ＶＯは「Ｌ」レベル（０Ｖ）から「Ｈ」レベル（３．３Ｖ）に立上げられ、ＰチャネルＭＯＳトランジスタ１３は非導通状態になる。
【００２４】
ここで、入力信号ＶＩが「Ｌ」レベルから「Ｈ」レベルに立上げられた瞬間は、ＭＯＳトランジスタ１１，１３，１５が共に導通状態になり、第２電源電位ＶＤＤ２のラインからＭＯＳトランジスタ１１，１３，１５を介して接地電位ＧＮＤのラインに貫通電流が流れる。しかし、抵抗素子を構成するＰチャネルＭＯＳトランジスタ１１において電圧降下が発生し、ノードＮ１１の電位が低下してＰチャネルＭＯＳトランジスタ１３の電流駆動力が低下し、貫通電流が小さく抑制される。
【００２５】
一方、ＭＯＳトランジスタ１２，１４，１６にも貫通電流が流れるが、入力信号ＶＩが「Ｌ」レベルから「Ｈ」レベルに立上げられた瞬間でもＭＯＳトランジスタ１２，１４，１６は同時に導通しないので、ＭＯＳトランジスタ１２，１４，１６に流れる貫通電流はＭＯＳトランジスタ１１，１３，１５に流れる貫通電流よりも小さい。したがって、ＰチャネルＭＯＳトランジスタ１２による電圧降下はＰチャネルＭＯＳトランジスタ１１による電圧降下よりも小さく、ＰチャネルＭＯＳトランジスタ１４の電流駆動力の低下の程度はＰチャネルＭＯＳトランジスタ１３の電流駆動力の低下の程度よりも小さい。したがって、ＰチャネルＭＯＳトランジスタ１１，１２がない場合に比べ、ノードＮ１３，Ｎ１４のレベル変化が迅速に行なわれ、信号のレベル変換が高速に行なわれる。
【００２６】
次に、時刻ｔ２において入力信号ＶＩが「Ｈ」レベル（３．３Ｖ）から「Ｌ」レベル（０Ｖ）に立下げられると、ＮチャネルＭＯＳトランジスタ１５が非導通状態に移行するとともに、ＮチャネルＭＯＳトランジスタ１６が導通状態に移行する。これに応じて、ノードＮ１４の電位が低下し始め、ＰチャネルＭＯＳトランジスタ１３が導通状態に移行する。ノードＮ１３は「Ｌ」レベル（０Ｖ）から「Ｈ」レベル（３．３Ｖ）に立上げられ、ＰチャネルＭＯＳトランジスタ１４は非導通状態になる。
【００２７】
ここで、入力信号ＶＩが「Ｈ」レベルから「Ｌ」レベルに立下げられた瞬間は、ＭＯＳトランジスタ１２，１４，１６が共に導通状態になり、第２電源電位ＶＤＤ２のラインからＭＯＳトランジスタ１２，１４，１６を介して接地電位ＧＮＤのラインに貫通電流が流れる。しかし、抵抗素子を構成するＰチャネルＭＯＳトランジスタ１２によって電圧降下が発生し、ノードＮ１２の電位が低下してＰチャネルＭＯＳトランジスタ１４の電流駆動力が低下し、貫通電流が小さく抑制される。
【００２８】
一方、ＭＯＳトランジスタ１１，１３，１５にも貫通電流が流れるが、入力信号ＶＩが「Ｈ」レベルから「Ｌ」レベルに立下げられた瞬間でもＭＯＳトランジスタ１１，１３，１５は同時に導通しないので、ＭＯＳトランジスタ１１，１３，１５に流れる貫通電流はＭＯＳトランジスタ１２，１４，１６に流れる貫通電流よりも小さい。したがって、ＰチャネルＭＯＳトランジスタ１１による電圧降下はＰチャネルＭＯＳトランジスタ１２による電圧降下よりも小さく、ＰチャネルＭＯＳトランジスタ１３の電流駆動力の低下の程度はＰチャネルＭＯＳトランジスタ１４の電流駆動力の低下の程度よりも小さい。したがって、ＰチャネルＭＯＳトランジスタ１１，１２がない場合に比べ、ノードＮ１３，Ｎ１４のレベル変換が迅速に行なわれ、信号のレベル変換が高速に行なわれる。
【００２９】
この実施の形態１では、クロスカップル接続された２つのＰチャネルＭＯＳトランジスタ１３，１４と第２電源電位ＶＤＤ２のラインとの間に２つのＰチャネルＭＯＳトランジスタ１１，１２からなる２つの抵抗素子を接続し、貫通電流を抑制するとともにレベル変換速度の高速化を図る。したがって、ＰチャネルＭＯＳトランジスタ１１，１２のゲートに第２電源電位ＶＤＤ２または接地電位ＧＮＤを所定タイミングで与えていた従来に比べ、回路構成の簡単化を図ることができる。
【００３０】
また、ＮチャネルＭＯＳトランジスタ１５，１６のしきい値電圧を内部回路１のＮチャネルＭＯＳトランジスタのしきい値電圧よりも低くすれば、ＮチャネルＭＯＳトランジスタ１５，１６のスイッチング速度が速くなり、レベル変換速度が一層速くなる。
【００３１】
［実施の形態２］
図５は、この発明の実施の形態２によるレベル変換回路２０の構成を示す回路図であって、図２と対比される図である。図５を参照して、このレベル変換回路２０が図２のレベル変換回路２と異なる点は、パルス発生回路２１，２６が追加されている点である。
【００３２】
パルス発生回路２１は、直列接続された奇数個（図では３つ）のインバータ２２〜２４と、ＮＯＲゲート２５を含む。インバータ２２〜２４は、遅延回路を構成する。インバータ２２〜２４およびＮＯＲゲートの各々は、第１電源電位ＶＤＤ１および接地電位ＧＮＤで駆動され、比較的薄いゲート酸化膜を有するＭＯＳトランジスタで構成される。インバータ１７の出力信号／ＶＩは、インバータ２２〜２４を介してＮＯＲゲート２５の一方入力ノードに入力されるとともに、ＮＯＲゲート２５の他方入力ノードに直接入力される。ＮＯＲゲート２５の出力信号φ２５は、ＰチャネルＭＯＳトランジスタ１１のゲートに入力される。
【００３３】
信号／ＶＩが「Ｈ」レベルの場合（信号ＶＩが「Ｌ」レベルの場合）は、インバータ２４の出力信号φ２４は「Ｌ」レベルとなり、ＮＯＲゲート２５の出力信号φ２５は「Ｌ」レベル（０Ｖ）になっている。信号／ＶＩが「Ｈ」レベルから「Ｌ」レベルに立下げられると、信号φ２５は「Ｈ」レベル（１Ｖ）に立上げられる。インバータ２２〜２４の遅延時間が経過して信号φ２４が「Ｈ」レベルに立上げられると、信号φ２５は「Ｌ」レベル（０Ｖ）に立下げられる。
【００３４】
信号／ＶＩが「Ｌ」レベルの場合（信号ＶＩが「Ｈ」レベルの場合）は、インバータ２４の出力信号φ２４は「Ｈ」レベルとなり、ＮＯＲゲート２５の出力信号φ２５は「Ｌ」レベルになっている。信号／ＶＩが「Ｌ」レベルから「Ｈ」レベルに立上げられても、信号φ２５は「Ｌ」レベルのまま変化しない。インバータ２２〜２４の遅延時間が経過して信号φ２４が「Ｌ」レベルに立下げられても、信号φ２５は「Ｌ」レベルのまま変化しない。したがって、信号φ２５は、図６に示すように、信号ＶＩの立上がりエッジに応答してパルス的に「Ｈ」レベルに立上げられ、信号ＶＩの立下がりエッジに応答して「Ｌ」レベルのまま変化しない。
【００３５】
また、パルス発生回路２６は、直列接続された奇数個（図では３つ）のインバータ２７〜２９と、ＮＯＲゲート３０を含む。インバータ２７〜２９は、遅延回路を構成する。インバータ２７〜２９の各々は、第１電源電位ＶＤＤ１および接地電位ＧＮＤで駆動され、比較的薄いゲート酸化膜を有するＭＯＳトランジスタで構成される。信号ＶＩは、インバータ２７〜２９を介してＮＯＲゲート３０の一方入力ノードに入力されるとともに、ＮＯＲゲート３０の他方入力ノードに直接入力される。ＮＯＲゲート３０の出力信号φ３０は、ＰチャネルＭＯＳトランジスタ１２のゲートに入力される。このパルス発生回路２６は、パルス発生回路２１と同様に動作する。
【００３６】
信号φ３０は、図６に示すように、信号ＶＩの立上がりエッジに応答して「Ｌ」レベル（０Ｖ）のまま変化せず、信号ＶＩの立下がりエッジに応答してパルス的に「Ｈ」レベル（１Ｖ）に立上げられる。
【００３７】
次に、このレベル変換回路２０の動作について説明する。基本的な動作は、図２のレベル変換回路２と同じである。ただし、信号ＶＩが「Ｌ」レベルから「Ｈ」レベルに立上げ
られた場合は、信号φ２５がパルス的に「Ｈ」レベルに立上げられてＰチャネルＭＯＳトランジスタ１１の導通抵抗値がパルス的に高くなり、ＭＯＳトランジスタ１１，１３，１５に流れる貫通電流が小さく抑えられる。一方、信号φ３０は「Ｌ」レベルのまま変化せず、ＰチャネルＭＯＳトランジスタ１２の導通抵抗値はＰチャネルＭＯＳトランジスタ１１の導通抵抗値よりも小さい。したがって、ノードＮ１３，Ｎ１４のレベル変化が迅速に行なわれる。
【００３８】
また、信号ＶＩが「Ｈ」レベルから「Ｌ」レベルに立下げられた場合は、信号φ３０がパルス的に「Ｈ」レベルに立上げられてＰチャネルＭＯＳトランジスタ１２の導通抵抗値がパルス的に高くなり、ＭＯＳトランジスタ１２，１４，１６に流れる貫通電流が小さく抑えられる。一方、信号φ２５は「Ｌ」レベルのまま変化せず、ＰチャネルＭＯＳトランジスタ１１の導通抵抗値はＰチャネルＭＯＳトランジスタ１２の導通抵抗値よりも小さい。したがって、ノードＮ１３，Ｎ１４のレベル変化が迅速に行なわれる。
【００３９】
この実施の形態２では、クロスカップル接続されたＰチャネルＭＯＳトランジスタ１３，１４と第２電源電位ＶＤＤ２のラインとの間にＰチャネルＭＯＳトランジスタ１１，１２を接続し、ＰチャネルＭＯＳトランジスタ１１，１２のゲートを所定タイミングで第１電源電位ＶＤＤ１または接地電位ＧＮＤにする。したがって、ＰチャネルＭＯＳトランジスタ１１，１２のゲートに第２電源電位ＶＤＤ２または接地電位ＧＮＤを所定タイミングで与えていた従来に比べ、回路構成の簡単化を図ることができる。
【００４０】
また図７は、この実施の形態２の変更例を示す回路図である。図７を参照して、このレベル変換回路３１が図５のレベル変換回路２０と異なる点は、パルス発生回路２１，２６の出力信号φ２５，φ３０がそれぞれＮチャネルＭＯＳトランジスタ１５，１６のバックゲートにも入力されている点である。ＮチャネルＭＯＳトランジスタ１５，１６のバックゲート電位が「Ｌ」レベル（０Ｖ）から「Ｈ」レベル（１Ｖ）に立上げられると、ＮチャネルＭＯＳトランジスタ１５，１６のしきい値電圧が低下して電流駆動力が高くなる。
【００４１】
信号ＶＩが「Ｌ」レベルから「Ｈ」レベルに立上げられた場合は、ＮチャネルＭＯＳトランジスタ１５の電流駆動力がパルス的に高められてノードＮ１３が「Ｌ」レベルに迅速に引下げられる。また信号ＶＩが「Ｈ」レベルから「Ｌ」レベルに立下げられた場合は、ＮチャネルＭＯＳトランジスタ１６の電流駆動力がパルス的に高められてノードＮ１４が「Ｌ」レベルに迅速に引下げられる。したがって、レベル変換速度が速くなる。また、動作下限電流のマージンが大きくなり、第１電源電位ＶＤＤ１の低下による誤動作が防止される。
【００４２】
［実施の形態３］
図８は、この発明の実施の形態３によるレベル変換回路３５の構成を示す回路図であって、図２と対比される図である。図８を参照して、このレベル変換回路３５が図２のレベル変換回路２と異なる点は、パルス発生回路３６，４１が追加されている点である。
【００４３】
パルス発生回路３６は、直列接続された奇数個（図では３つ）のインバータ３７〜３９と、ＡＮＤゲート４０を含む。インバータ３７〜３９は、遅延回路を構成する。インバータ３７〜３９およびＡＮＤゲート４０の各々は、第１電源電位ＶＤＤ１および接地電位ＧＮＤで駆動され、比較的薄いゲート酸化膜を有するＭＯＳトランジスタで構成される。信号ＶＩは、インバータ３７〜３９を介してＡＮＤゲート４０の一方入力ノードに入力されるとともに、ＡＮＤゲート４０の他方入力ノードに直接入力される。ＡＮＤゲート４０の出力信号φ４０は、ＰチャネルＭＯＳトランジスタ１１のゲートに入力される。
【００４４】
信号ＶＩが「Ｌ」レベルの場合は、インバータ３９の出力信号φ３９は「Ｈ」レベルと
なり、ＡＮＤゲート４０の出力信号φ４０は「Ｌ」レベル（０Ｖ）になっている。信号ＶＩが「Ｌ」レベルから「Ｈ」レベルに立上げられると、信号φ４０は「Ｈ」レベル（１Ｖ）に立上げられる。インバータ３７〜３９の遅延時間が経過して信号φ３９が「Ｌ」レベルに立下げられると、信号φ４０は「Ｌ」レベル（０Ｖ）に立下げられる。
【００４５】
信号ＶＩが「Ｈ」レベルの場合は、インバータ３９の出力信号φ３９は「Ｌ」レベルとなり、ＡＮＤゲート４０の出力信号φ４０は「Ｌ」レベルになっている。信号ＶＩが「Ｌ」レベルに立下げられても、信号φ４０は「Ｌ」レベルのまま変化しない。インバータ３７〜３９の遅延時間が経過して信号φ３９が「Ｈ」レベルに立上げられても、信号φ４０は「Ｌ」レベルのまま変化しない。したがって、信号φ４０は、図６の信号φ２５と同様、信号ＶＩの立上がりエッジに応答してパルス的に「Ｈ」レベルに立上げられ、信号ＶＩの立下がりエッジに応答して「Ｌ」レベルのまま変化しない。
【００４６】
また、パルス発生回路４１は、直列接続された奇数個（図では３つ）のインバータ４２〜４４と、ＡＮＤゲート４５を含む。インバータ４２〜４４は、遅延回路を構成する。インバータ４２〜４４およびＡＮＤゲート４５の各々は、第１電源電位ＶＤＤ１および接地電位ＧＮＤで駆動され、比較的薄いゲート酸化膜を有するＭＯＳトランジスタで構成される。インバータ１７の出力信号／ＶＩは、インバータ４２〜４４を介してＡＮＤゲート４５の一方入力ノードに入力されるとともに、ＡＮＤゲート４５の他方入力ノードに直接入力される。ＡＮＤゲート４５の出力信号φ４５は、ＰチャネルＭＯＳトランジスタ１２のゲートに入力される。
【００４７】
信号φ４５は、図６の信号φ３０と同様に、信号ＶＩの立上がりエッジに応答して「Ｌ」レベル（０Ｖ）のまま変化せず、信号ＶＩの立下がりエッジに応答してパルス的に「Ｈ」レベル（１Ｖ）に立上げられる。他の構成および動作は、実施の形態２と同じであるので、その説明は繰返さない。
【００４８】
この実施の形態３でも、実施の形態２と同じ効果が得られる。
【００４９】
また図９は、この実施の形態３の変更例を示す回路図である。図９を参照して、このレベル変換回路４６が図８のレベル変換回路３５と異なる点は、パルス発生回路３６，４１の出力信号φ４０，φ４５がそれぞれＮチャネルＭＯＳトランジスタ１５，１６のバックゲートにも入力されている点である。ＮチャネルＭＯＳトランジスタ１５，１６のバックゲート電位が「Ｌ」レベル（０Ｖ）から「Ｈ」レベル（１Ｖ）に立上げられると、ＮチャネルＭＯＳトランジスタ１５，１６のしきい値電圧が低下して電流駆動力が高くなる。
【００５０】
信号ＶＩが「Ｌ」レベルから「Ｈ」レベルに立上げられた場合は、ＮチャネルＭＯＳトランジスタ１５の電流駆動力がパルス的に高められてノードＮ１３が「Ｌ」レベルに迅速に引下げられる。また信号ＶＩが「Ｈ」レベルから「Ｌ」レベルに立下げられた場合は、ＮチャネルＭＯＳトランジスタ１６の電流駆動力がパルス的に高められてノードＮ１４が「Ｌ」レベルに迅速に引下げられる。したがって、レベル変換速度が一層速くなる。また、動作下限電圧のマージンが大きくなり、第１電源電位ＶＤＤ１の低下による誤動作が防止される。
【００５１】
［実施の形態４］
図１０は、この発明の実施の形態４によるレベル変換回路５１の構成を示す回路図であって、図７と対比される図である。図１０を参照して、このレベル変換回路５１が図７のレベル変換回路３１と異なる点は、ＰチャネルＭＯＳトランジスタ１１のゲートがパルス発生回路２１の出力信号φ２５の代わりに入力信号ＶＩを受け、ＰチャネルＭＯＳトランジスタ１２のゲートがパルス発生回路２６の出力信号φ３０の代わりにインバータ１７の
出力信号／ＶＩを受ける点である。
【００５２】
このレベル変換回路５１では、入力信号ＶＩが「Ｌ」レベル（０Ｖ）から「Ｈ」レベル（１Ｖ）に立上げられた場合は、ＰチャネルＭＯＳトランジスタ１１の導通抵抗値が高くなるとともにＰチャネルＭＯＳトランジスタ１２の導通抵抗値が低くなる。また、入力信号ＶＩの立上がりエッジに応答して信号φ２５がパルス的に「Ｈ」レベル（１．０Ｖ）に立上げられ、ＮチャネルＭＯＳトランジスタ１５の電流駆動力が高くなる。したがって、ＭＯＳトランジスタ１１，１３，１５の貫通電流が抑制され、ノードＮ１３が迅速に「Ｌ」レベルに引下げられるとともにノードＮ１４が迅速に「Ｈ」レベルに引上げられる。
【００５３】
また、入力信号ＶＩが「Ｈ」レベル（１Ｖ）から「Ｌ」レベル（０Ｖ）に立下げられた場合は、ＰチャネルＭＯＳトランジスタ１１の導通抵抗値が低くなるとともにＰチャネルＭＯＳトランジスタ１２の導通抵抗値が高くなる。また、入力信号ＶＩの立下がりエッジに応答して信号φ３０がパルス的に「Ｈ」レベル（１．０Ｖ）に立上げられ、ＮチャネルＭＯＳトランジスタ１６の電流駆動力が高くなる。したがって、ＭＯＳトランジスタ１２，１４，１６の貫通電流が抑制され、ノードＮ１３が迅速に「Ｈ」レベルに引上げられるとともにノードＮ１４が迅速に「Ｌ」レベルに引下げられる。
【００５４】
この実施の形態４では、クロスカップル接続されたＰチャネルＭＯＳトランジスタ１３，１４と第２電源電位ＶＤＤ２のラインとの間にＰチャネルＭＯＳトランジスタ１１，１２を接続し、ＰチャネルＭＯＳトランジスタ１１，１２の各々のゲートを所定タイミングで第１電源電位ＶＤＤ１または接地電位ＧＮＤにし、貫通電流を抑制するとともに、レベル変換速度の高速化を図る。したがって、ＰチャネルＭＯＳトランジスタ１１，１２のゲートに第２電源電位ＶＤＤ２または接地電位ＧＮＤを所定タイミングで与えていた従来に比べ、回路構成の簡単化を図ることができる。
【００５５】
［実施の形態５］
図１１は、この発明の実施の形態５によるレベル変換回路５２の構成を示す回路図であって、図９と対比される図である。図１１を参照して、このレベル変換回路５２が図９のレベル変換回路４６と異なる点は、ＰチャネルＭＯＳトランジスタ１１のゲートがパルス発生回路３６の出力信号φ４０の代わりに入力信号ＶＩを受け、ＰチャネルＭＯＳトランジスタ１２のゲートがパルス発生回路４１の出力信号φ４５の代わりにインバータ１７の出力信号／ＶＩを受ける点である。
【００５６】
このレベル変換回路５２では、入力信号ＶＩが「Ｌ」レベル（０Ｖ）から「Ｈ」レベル（１Ｖ）に立上げられた場合は、ＰチャネルＭＯＳトランジスタ１１の導通抵抗値が高くなるとともにＰチャネルＭＯＳトランジスタ１２の導通抵抗値が低くなる。また、入力信号ＶＩの立上がりエッジに応答して信号φ４０がパルス的に「Ｈ」レベル（１．０Ｖ）に立上げられ、ＮチャネルＭＯＳトランジスタ１５の電流駆動力が高くなる。したがって、ＭＯＳトランジスタ１１，１３，１５の貫通電流が抑制され、ノードＮ１３が迅速に「Ｌ」レベルに引下げられるとともにノードＮ１４が迅速に「Ｈ」レベルに引上げられる。
【００５７】
また、入力信号ＶＩが「Ｈ」レベル（１Ｖ）から「Ｌ」レベル（０Ｖ）に立下げられた場合は、ＰチャネルＭＯＳトランジスタ１１の導通抵抗値が低くなるとともにＰチャネルＭＯＳトランジスタ１２の導通抵抗値が高くなる。また、入力信号ＶＩの立下がりエッジに応答して信号φ４５がパルス的に「Ｈ」レベル（１．０Ｖ）に立上げられ、ＮチャネルＭＯＳトランジスタ１６の電流駆動力が高くなる。したがって、ＭＯＳトランジスタ１２，１４，１６の貫通電流が抑制され、ノードＮ１３が迅速に「Ｈ」レベルに引上げられるとともにノードＮ１４が迅速に「Ｌ」レベルに引下げられる。
【００５８】
この実施の形態５でも、実施の形態４と同じ効果が得られる。
【００５９】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００６０】
【図１】この発明の実施の形態１による半導体集積回路装置の要部を示すブロック図である。
【図２】図１に示したレベル変換回路の構成を示す回路図である。
【図３】図２に示したインバータの構成を示す回路図である。
【図４】図２および図３に示したレベル変換回路の動作を示すタイムチャートである。
【図５】この発明の実施の形態２によるレベル変換回路の構成を示す回路図である。
【図６】図５に示したレベル変換回路の動作を示すタイムチャートである。
【図７】実施の形態２の変更例を示す回路図である。
【図８】この発明の実施の形態３によるレベル変換回路の構成を示す回路図である。
【図９】実施の形態３の変更例を示す回路図である。
【図１０】この発明の実施の形態４によるレベル変換回路の構成を示す回路図である。
【図１１】この発明の実施の形態５によるレベル変換回路の構成を示す回路図である。
【符号の説明】
【００６１】
１  内部回路、２，２０，３１，３５，４６，５１，５２  レベル変換回路、３  出力回路、１１〜１４，１８  ＰチャネルＭＯＳトランジスタ、１５，１６，１９  ＮチャネルＭＯＳトランジスタ、１７，２２〜２４，２７〜２９，３７〜３９，４２〜４４  インバータ、２１，２６，３６，４１  パルス発生回路、２５，３０  ＮＯＲゲート、４０，４５  ＡＮＤゲート。
【図１】
2005045526.tif 000003
【図２】
2005045526.tif 000004
【図３】
2005045526.tif 000005
【図４】
2005045526.tif 000006
【図５】
2005045526.tif 000007
【図６】
2005045526.tif 000008
【図７】
2005045526.tif 000009
【図８】
2005045526.tif 000010
【図９】
2005045526.tif 000011
【図１０】
2005045526.tif 000012
【図１１】
2005045526.tif 000013