(57)【要約】【課題】  オフセット領域を有する半導体装置の高耐圧化を図り、かつホットエレクトロン注入に起因するデバイス特性の劣化を抑制すること。【解決手段】  エピタキシャル層１０２の表面領域には、チャネル領域１０３、オフセット領域１０４、ドレイン領域１０５、およびソース領域１０６が設けられ、オフセット領域１０４は不純物濃度の異なる３つの領域を備えている。ゲート端から延在する第１オフセット領域１０４ａおよびドレイン端から延在する第３オフセット領域１０４ｃは各々が均一のドナー濃度分布を有しており、これらの領域の間には、緩やかに不純物濃度が変化する第２オフセット領域１０４ｂが設けられている。オフセット領域１０４中での不純物濃度の空間的変化の不連続部分をなくした緩やかな濃度分布とし、これによりオフセット領域１０４におけるフェルミレベルの急激な変化が生じないようにしてエネルギバンドの湾曲状態を制御する。【選択図】      図４
2005294584.tif 000002
【特許請求の範囲】
【請求項１】
ゲート電極端部からドレイン領域方向に延在するオフセット領域を備えている半導体装置であって、
前記オフセット領域上に、前記ゲート電極側からドレイン電極側にマスク開口率が変化するマスクを用いて不純物注入および熱処理を施すことにより、前記オフセット領域が不純物濃度の異なる複数の領域を有し、
当該複数の領域間には、不純物濃度が漸次変化する第１の濃度勾配領域が設けられていることを特徴とする半導体装置。
【請求項２】
フィールドプレート電極を備えている半導体装置であって、
ドレイン領域上に、ゲート電極側からドレイン電極側にマスク開口率が変化するマスクを用いて不純物注入および熱処理を施すことにより、前記ドレイン領域に、少なくとも不純物濃度が漸次変化する第２の濃度勾配領域が設けられていることを特徴とする半導体装置。
【請求項３】
ゲート電極端部からドレイン領域方向に延在するオフセット領域を形成するステップを備え、
前記ステップは、前記ゲート電極側からドレイン電極側にマスク開口率が変化するマスクを用いて不純物注入および熱処理を施すことにより、前記オフセット領域は、不純物濃度の異なる複数の領域と当該複数の領域間に不純物濃度が漸次変化する濃度勾配領域が形成されることを特徴とする半導体装置の製造方法。
【請求項４】
前記マスクは、三角形が複数配列されていることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記マスクは、微小開口部の２次元配列であることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項６】
前記マスクの材料は、フォトレジスト、シリコン窒化膜またはシリコン酸化膜の何れかであることを特徴とする請求項４または５に記載の半導体装置の製造方法。
【請求項７】
ドレイン領域を、ゲート電極側からドレイン電極側にマスク開口率が変化するマスクを用いて不純物注入して形成することを特徴とする半導体装置の製造方法。
【請求項８】
ゲート電極端部からドレイン領域方向に延在するオフセット領域を形成する第１のステップと、
ドレイン領域を形成する第２のステップとを備え、
前記第１および前記第２のステップは、前記ゲート電極側からドレイン電極側にマスク開口率が変化するマスクを用いて同時に実行されることを特徴とする半導体装置の製造方法。
【請求項９】
前記不純物は、燐（Ｐ）、砒素（Ａｓ）、または硼素（Ｂ）の何れかを含むことを特徴とする請求項３乃至８の何れかに記載の半導体装置の製造方法。
【請求項１０】
前記不純物導入は、イオン注入法または熱拡散法により実行されることを特徴とする請求項３乃至８の何れかに記載の半導体装置の製造方法。
【請求項１１】
前記熱拡散法による不純物導入後に熱処理を実行しないことを特徴とする請求項１０に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置および不純物導入用マスクならびに半導体装置の製造方法に関し、より詳細には、半導体装置の高耐圧化を可能とする技術に関する。
【背景技術】
【０００２】
半導体装置の高耐圧化を図るためのデバイス構造として、ゲート電極とドレイン電極との間にオフセット領域を設けた構造が知られている。
【０００３】
図１（ａ）は、単一オフセット領域を有する従来の横方向拡散ＭＯＳ（Laterally Diffused MOS:ＬＤＭＯＳ）トランジスタの構造例を説明するための概略の断面図である。なお、ＬＤＭＯＳトランジスタとは高耐圧ＭＯＳＦＥＴの一種であり、高周波動作用（数ＧＨｚ）のトランジスタとして広く用いられているデバイスである。ＬＤＭＯＳトランジスタにおいては、ゲート電極下のチャネル領域への不純物導入を、ソース領域側からドレイン領域側へ横方向に拡散させることで実行する。このため、ゲート電極下の領域における不純物濃度分布は、ソース領域側で高く、ドレイン領域側で低くなっている。
【０００４】
図１（ａ）において、１１はＰ型にヘビードープ（Ｐ＋＋）された基板、１２は基板１１の主面上にエピタキシャル成長されたＰ型エピタキシャル層、１７はゲート酸化膜、１８はゲート電極であり、Ｐ型エピタキシャル層１２の表面領域には、チャネル領域１３（Ｐ）、オフセット領域１４（Ｎ）、ドレイン領域１５（Ｎ＋＋）、およびソース領域１６（Ｎ＋＋）、が設けられている。オフセット領域１４はゲート電極１８とドレイン電極（不図示）との間に設けられるため、ゲート電極とドレイン電極との間隔はゲート電極とソース電極との間隔に比べて広くなる。つまり、ソース電極とドレイン電極はゲート電極に対して非対称位置に設けられることとなる。このような電極構造は一般にオフセットゲート電極構造と呼ばれ、一般に、ドレイン耐圧を高く設計するためにはオフセット領域１４の領域長を長く設定する必要がある。
【０００５】
図１（ｂ）は、図１（ａ）に示したＬＤＭＯＳトランジスタのオフセット領域中でのＮ型不純物濃度プロファイルであり、この例ではドナー濃度はゲート端からドレイン端に至るオフセット領域の全域に渡って均一に分布している。このため、ゲート端においてはＰチャネル領域との境界部において急激に不純物濃度が変化するとともに、ドレイン端においてもＮ＋＋ドレイン領域との境界部において急激に不純物濃度が変化することとなる。
【０００６】
図１（ｃ）は、このような不純物プロファイルのオフセット領域を設けた場合のオフセット領域内での電界強度分布を説明するための図である。この図に示されているように、オフセット領域のチャネル領域端部側とドレイン領域端部側に電界強度のピークが現れ、この急峻なピークによりドレイン耐圧の高耐圧化が妨げられる。
【０００７】
このような急峻なピークは、オフセット領域とチャネル領域およびオフセット領域とドレイン領域の各境界部分で不純物濃度が急激に変化していることが一つの要因となって生じる。すなわち、不純物濃度が急激に変化すると、当該領域のフェルミレベルの差に応じてエネルギバンドの湾曲が急峻となって電位の変化が大きくなり電界強度の分布にピークが現れることとなるのである。このような電界強度のピークが存在するため、所定のドレイン耐圧を得るためにオフセット領域長を必要以上に延ばす必要が生じ、オン抵抗ならびに寄生容量の低減が困難であるという問題があった。
【０００８】
特許文献１には、オフセット領域のチャネル領域側ならびにドレイン領域側における電界のピークを抑制してオフセット領域における電界を均一化し、短いオフセットゲート領域長で所定のドレイン耐圧を実現して低オン抵抗化ならびに低寄生容量化を図るための半導体装置が開示されている。
【０００９】
図２（ａ）は、特許文献１に開示されているオフセット領域の不純物濃度を２分割する工夫をＳＯＩ構造ではなく通常のオフセット領域を備えるＬＤＭＯＳトランジスタの構造例を説明するための概略の断面図である。この図において２１はＰ型にヘビードープ（Ｐ＋＋）された基板、２２は基板２１の主面上にエピタキシャル成長されたＰ型エピタキシャル層、２７はゲート酸化膜、２８はゲート電極であり、Ｐ型エピタキシャル層２２の表面領域には、チャネル領域２３（Ｐ）、オフセット領域２４（Ｎ）、ドレイン領域２５（Ｎ＋＋）、およびソース領域２６（Ｎ＋＋）、が設けられ、オフセット領域２４は不純物濃度の異なる２つの領域（第１オフセット領域２４ａ、第２オフセット領域２４ｂ）を備えている。
【００１０】
図２（ｂ）は、図２（ａ）に示したＬＤＭＯＳトランジスタのオフセット領域表面でのＮ型不純物濃度プロファイルであり、ゲート端から延在する第１オフセット領域２４ａおよびドレイン端から延在する第２オフセット領域２４ｂは各々が均一のドナー濃度分布を有しており、これらの領域の境界領域において不純物濃度が不連続に変化している。
【００１１】
この不純物濃度分布を図１（ｂ）に示した不純物濃度分布と比較すると、ドレイン端においてはＮ＋＋ドレイン領域との境界部において急激に不純物濃度が変化している点は同様であるが、ゲート端のＰチャネル領域との境界部における不純物濃度の変化量は、第１オフセット領域２４ａと第２オフセット領域２４ｂのドナー濃度の存在により低く押えられることとなる。
【００１２】
図２（ｃ）は、このような不純物プロファイルのオフセット領域を設けた場合のオフセット領域内での電界強度分布を説明するための図である。この図に示されているように、第１オフセット領域２４ａと第２オフセット領域２４ｂの境界部分にドナー濃度の変化があることに起因して新たなピークが現れてはいるが、ゲート端のＰチャネル領域との境界部における不純物濃度の変化量を第１オフセット領域２４ａと第２オフセット領域２４ｂのドナー濃度差によって低減させたことを反映して、オフセット領域のチャネル領域端部側のピーク高さが低くなり、全体として電界強度が低くなって高耐圧化が図られることとなる。
【００１３】
図３は、図２（ａ）に示した構成のＬＤＭＯＳトランジスタの作製プロセス例を説明するための図である。先ず、Ｐ型にヘビードープ（Ｐ＋＋）された基板２１の主面上にＰ型エピタキシャル層２２を成長させ（図３（ａ））、このＰ型エピタキシャル層２２上にゲート酸化膜２７およびゲート電極２８を形成する（図３（ｂ））。次に、Ｐ型エピタキシャル層２２表面の一部領域に、アクセプタとなる不純物をイオン注入してＰ型のチャネル領域２３を形成し（図３（ｃ））、ドナーとなる不純物をイオン注入してN型の第１オフセット領域２４ａを形成する（図３（ｄ））。
【００１４】
さらに、図３（ｅ）上図の上平面図に示すように第１オフセット領域２４ａの一部領域を暴露するフォトレジスト２９を設け（図３（ｅ））、このフォトレジスト２９をマスクとしてドナー不純物をイオン注入することでN型の第２オフセット領域２４ｂを形成する（図３（ｆ））。そして最後に、第２オフセット領域２４ｂの一部領域およびチャネル領域２３を暴露するフォトレジスト（不図示）を設けてこれをマスクとして用い、ドナー不純物を浅くイオン注入してＮ＋＋のドレイン領域２５およびソース領域２６を形成する（図３（ｇ））。
【００１５】
しかしながら、特許文献１に開示されている半導体装置のオフセット領域は、第１および第２のオフセット領域がそれぞれ独立して形成されるものであるために、これらの領域に異なる濃度のドナーをイオン注入するための２度のイオン注入が必要とされ、デバイス工程数の増加、ひいてはデバイス製造コストが増大してしまうという問題がある。
【００１６】
ところで、特許文献２には、２種類の異なる不純物濃度のイオン注入層を有する半導体装置を製造する際のマスク工程を削減するための半導体装置の製造方法に関する発明が開示されている。具体的には、イオン注入のマスクとなるフォトレジストに大きさの異なる２つの開口領域を設け、小さい開口においては半導体基板が露呈されない角度でのイオン注入を行い、その後小さい開口においても半導体基板が露呈される角度でのイオン注入を行うことにより、１度のフォトリソグラフィ工程により、濃度分布の異なる２種類の拡散層を所定の領域に形成するというものである。また、特許文献３には、１枚のフォトマスクと１回のイオン注入で第１ウエル領域および第２ウエル領域を形成することで低コストの高耐圧ＩＣを製造する方法に関する発明が開示されている。
【特許文献１】特開平７−２１１９１７号公報
【特許文献２】特開平５−３０４１６９号公報
【特許文献３】特開２００３−１５２０９５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
しかしながら、半導体装置の高耐圧化に対する要求を満足させるためには、単にオフセット領域内で複数の濃度分布を実現することでは不十分であり、エネルギバンドの湾曲の度合いが緩やかとなるような不純物濃度分布を実現することが必要である。したがって、高耐圧化を実現するための不純物濃度分布は、デバイス作製プロセス中の熱処理温度や時間の関数である不純物の拡散距離やオフセット領域の空間的広がりなどのパラメータを総合的に考慮して設計されることが求められる。さらに、このような不純物濃度分布が、デバイス特性に応じて自由に設計可能であることも要求される。
【００１８】
本発明はかかる問題に鑑みてなされたもので、その目的とするところは、新たなデバイスプロセスを付加することなく、オフセット領域におけるエネルギバンドの急激な変化が生じないようにして半導体装置の高耐圧化を図り、かつゲート端での電界強度を低下させてホットエレクトロンの注入に起因するデバイス特性の劣化を抑制することにある。
【課題を解決するための手段】
【００１９】
本発明はかかる課題を解決するために、請求項１に記載の発明は、ゲート電極端部からドレイン領域方向に延在するオフセット領域を備えている半導体装置であって、前記オフセット領域上に、前記ゲート電極側からドレイン電極側にマスク開口率が変化するマスクを用いて不純物注入および熱処理を施すことにより、前記オフセット領域が不純物濃度の異なる複数の領域を有し、当該複数の領域間には、不純物濃度が漸次変化する第１の濃度勾配領域が設けられていることを特徴とする。
【００２０】
請求項２に記載の発明は、フィールドプレート電極を備えている半導体装置であって、ドレイン領域上に、ゲート電極側からドレイン電極側にマスク開口率が変化するマスクを用いて不純物注入および熱処理を施すことにより、前記ドレイン領域に、少なくとも不純物濃度が漸次変化する第２の濃度勾配領域が設けられていることを特徴とする。
【００２１】
請求項３に記載の発明は、半導体装置の製造方法であって、ゲート電極端部からドレイン領域方向に延在するオフセット領域を形成するステップを備え、前記ステップは、前記ゲート電極側からドレイン電極側にマスク開口率が変化するマスクを用いて不純物注入および熱処理を施すことにより、前記オフセット領域は、不純物濃度の異なる複数の領域と当該複数の領域間に不純物濃度が漸次変化する濃度勾配領域が形成されることを特徴とする。
【００２２】
請求項４に記載の発明は、請求項３に記載の半導体装置の製造方法において、前記マスクは、三角形が複数配列されていることを特徴とする。
【００２３】
請求項５に記載の発明は、請求項３に記載の半導体装置の製造方法において、前記マスクは、微小開口部の２次元配列であることを特徴とする。
【００２４】
請求項６に記載の発明は、請求項４または５に記載の半導体装置の製造方法において、前記マスクの材料は、フォトレジスト、シリコン窒化膜またはシリコン酸化膜の何れかであることを特徴とする。
【００２５】
請求項７に記載の発明は、半導体装置の製造方法であって、ドレイン領域を、ゲート電極側からドレイン電極側にマスク開口率が変化するマスクを用いて不純物注入して形成することを特徴とする。
【００２６】
請求項８に記載の発明は、半導体装置の製造方法であって、ゲート電極端部からドレイン領域方向に延在するオフセット領域を形成する第１のステップと、ドレイン領域を形成する第２のステップとを備え、前記第１および前記第２のステップは、前記ゲート電極側からドレイン電極側にマスク開口率が変化するマスクを用いて同時に実行されることを特徴とする。
【００２７】
請求項９に記載の発明は、請求項３乃至８の何れかに記載の半導体装置の製造方法において、前記不純物は、燐（Ｐ）、砒素（Ａｓ）、または硼素（Ｂ）の何れかを含むことを特徴とする。
【００２８】
請求項１０に記載の発明は、請求項３乃至８の何れかに記載の半導体装置の製造方法において、前記不純物導入は、イオン注入法または熱拡散法により実行されることを特徴とする。
【００２９】
請求項１１に記載の発明は、請求項１０に記載の半導体装置の製造方法において、前記熱拡散法による不純物導入後に熱処理を実行しないことを特徴とする。
【発明の効果】
【００３０】
本発明によれば、緩やかな濃度勾配の不純物濃度分布を単一のイオン注入プロセスで実行することを可能としたので、新たなデバイスプロセスを付加することなく、オフセット領域におけるエネルギバンドの急激な変化が生じないようにして半導体装置の高耐圧化を図り、かつゲート電極端での電界強度を抑制したままドレイン端での電界強度を低下させてホットエレクトロンの注入に起因するデバイス特性の劣化の抑制とドレイン耐圧の向上とを合わせて実現することができる。
【発明を実施するための最良の形態】
【００３１】
以下に、図面を参照して本発明を実施するための最良の形態について説明する。なお、以下では結晶中への不純物の導入方法として主としてイオン注入法により説明するが、他の方法、例えば熱拡散法によることとしてもよい。また、イオン注入による場合には必須の不純物導入後の熱処理（アニール）は、熱拡散法による場合には省略することも可能である。
【００３２】
本発明の半導体装置においては、それが備えるオフセット領域ならびに当該領域の近傍領域（特にドレイン端部領域）中での不純物濃度の空間的変化の不連続部分をなくして緩やかな濃度変化となるようにドーパントを分布させ、これによりオフセット領域におけるエネルギバンドの湾曲状態を制御する。かかるエネルギバンド状態を実現することで、オフセット領域内およびゲート電極端部ならびにドレイン領域端部における電界強度を低減させて半導体装置の高耐圧化が実現されることとなる。なお、このような不純物濃度分布は、当該半導体装置の製造プロセス条件（熱処理工程における温度や時間など）の関数である不純物の拡散距離やオフセット領域における空間的広がりなどのパラメータを総合的に考慮したうえで所望のデバイス特性に応じた設計がなされる。
【００３３】
なお、本発明はオフセット領域を有する半導体装置一般に適用することが可能であるが、以下の説明においては便宜上かかる半導体装置はＬＤＭＯＳトランジスタであるものとして説明する。また、不純物はドーパントとして用いられる元素であれば特に限定されるものではないが、例えば、燐（Ｐ）、砒素（Ａｓ）、または硼素（Ｂ）などである。
【実施例１】
【００３４】
図４（ａ）は、本発明のＬＤＭＯＳトランジスタの構造例を説明するための概略の断面図である。この図において１０１はＰ型にヘビードープ（Ｐ＋＋）された基板、１０２は基板１０１の主面上にエピタキシャル成長されたＰ型エピタキシャル層、１０７はゲート酸化膜、１０８はゲート電極であり、Ｐ型エピタキシャル層１０２の表面領域には、チャネル領域１０３（Ｐ）、オフセット領域１０４（Ｎ）、ドレイン領域１０５（Ｎ＋＋）、およびソース領域１０６（Ｎ＋＋）、が設けられ、オフセット領域１０４は不純物濃度の異なる３つの領域（第１オフセット領域１０４ａ、第２オフセット領域１０４ｂ、および第３オフセット領域１０４ｃ）を備えている。
【００３５】
図４（ｂ）は、図４（ａ）に示したＬＤＭＯＳトランジスタのオフセット領域中でのＮ型不純物濃度プロファイルであり、ゲート端から延在する第１オフセット領域１０４ａおよびドレイン端から延在する第３オフセット領域１０４ｃは各々が均一のドナー濃度分布を有しており、これらの領域の間には、緩やかに不純物濃度が変化する第２オフセット領域１０４ｂが設けられている。すなわち、本発明の半導体装置はゲート絶縁膜端部からドレイン領域方向に延在するオフセット領域は異なる不純物濃度の複数の領域を有しており、これら複数の領域間には不純物濃度が漸次変化する濃度勾配領域が設けられている。
【００３６】
この不純物濃度分布を図２（ｂ）に示した不純物濃度分布と比較すると、ドレイン端においてＮ＋＋ドレイン領域との境界部で急激に不純物濃度が変化している点およびゲート端においてＰチャネル領域との境界部で急激に不純物濃度が変化している点は同様であるが、不純物濃度が緩やかに変化する濃度遷移領域としての第２オフセット領域１０４ｂを設けたことにより、オフセット領域１０４内での不連続な濃度変化を生じない工夫がなされている。
【００３７】
図４（ｃ）は、このような濃度遷移領域を有するオフセット領域内での電界強度分布を説明するための図である。この図に示されているように、第１オフセット領域１０４ａと第３オフセット領域１０４ｃの不純物濃度が異なることに起因する両端のピーク、および第１オフセット領域１０４ａと第３オフセット領域１０４ｃの不純物濃度が異なることに起因するオフセット領域１０４内のピークは認められるものの、緩やかな濃度遷移領域を設けたことを反映してオフセット領域１０４内のピークの高さは低くなるとともに、全体としての電界強度も低下して高耐圧化が図られている。
【００３８】
図５は、図４（ａ）に示した構成のＬＤＭＯＳトランジスタの作製プロセス例を説明するための図である。先ず、Ｐ型にヘビードープ（Ｐ＋＋）された基板１０１の主面上にＰ型エピタキシャル層１０２を成長させ（図５（ａ））、このＰ型エピタキシャル層１０２上にゲート酸化膜１０７およびゲート電極１０８を形成する（図５（ｂ））。次に、Ｐ型エピタキシャル層１０２表面の一部領域に、アクセプタとなる不純物をイオン注入してＰ型のチャネル領域１０３を形成し（図５（ｃ））、ドナーとなる不純物をイオン注入してN型の第１オフセット領域１０４ａを形成する（図５（ｄ））。
【００３９】
さらに、図５（ｅ）上図の上平面図に示すように第１オフセット領域１０４ａの一部領域を暴露するフォトレジスト１０９（ａ，ｂ）を設け（図５（ｅ））、このフォトレジスト１０９（ａ，ｂ）をマスクとしてドナー不純物をイオン注入することでN型の第２オフセット領域１０４ｂおよび第３オフセット領域１０４ｃを形成する（図５（ｆ））。なお、第２オフセット領域１０４ｂおよび第３オフセット領域１０４ｃでの不純物濃度は、予め第１オフセット領域１０４ａに注入されている不純物と新たに注入した不純物の和で与えられる量となるため、オフセット領域１０４の不純物濃度の空間的分布は、ゲート側で薄くドレイン側で濃くなることはいうまでもない。
【００４０】
ここで、オフセット領域中に不純物濃度変化を設ける工程（図５（ｅ））で用いるフォトレジスト１０９（ａ，ｂ）のマスク形状は、図３（ｅ）で示した形状とは異なり、開口部側１０９ｂの開口率が緩やかに変化するようにノコギリ状の端部形状とされている。
【００４１】
そして最後に、第３オフセット領域１０４ｃの一部領域およびチャネル領域１０３を暴露するフォトレジスト（不図示）を設けてこれをマスクとして用い、ドナー不純物を浅くイオン注入してＮ＋＋のドレイン領域１０５およびソース領域１０６を形成する（図５（ｇ））。
【００４２】
図６は、図５（ｅ）で図示しているマスクパターンを拡大して示す図で、開口率０％の領域の端部にノコギリ状の形状を有する開口率０〜１００％の開口率変化領域（開口率変化領域において、ゲート側からドレイン側へ開口率が０％から１００％へと変化する領域）が設けられている。このような形状のマスクを用いてイオン注入を行うと、開口率変化領域（第２オフセット領域に対応する）におけるイオン注入量はその領域における開口率に応じた量となり、開口率変化領域のゲート側ではイオン注入量は少なく、そして開口率変化領域のドレイン側ではイオン注入量が多くなる。そして、イオン注入工程以降のプロセス中での熱処理（アニール）によってこのオフセット領域に注入された不純物は周囲に拡散することによりゲート側からドレイン側方向での不純物濃度を空間的に緩やかに変化させることができる。すなわち、イオン注入条件およびその後の熱拡散と絡んで、遷移領域パターン長と遷移領域パターンピッチで定まる緩やかな空間分布の不純物濃度分布（任意の遷移領域長とその中の任意の不純物の緩やかな不純物濃度変化プロファイル）が得られる。
【００４３】
特許文献３には四角形マスクを用いた不純物の導入方法が記載されているが、このマスクを用いた場合のイオン注入および熱処理（アニール）後の濃度プロファイルは、四角形の先端部分では相互拡散により高い濃度になるが、先端部分以外では一様な濃度領域が形成され、結果的には異なる濃度領域が２つ形成される。一方、本発明のマスク(例えば三角形マスク)を用いた場合には、不純物の拡散により三角形の先端部が最も濃度が高くなり、ゲート側方向に行くに従ってマスクの被覆領域が広くなるために、この被覆領域の変化に伴って濃度も変化する。したがって、段階的に異なる濃度領域が形成されることとなる。すなわち、不純物遷移濃度領域のプロファイルは、四角形マスクを用いた場合は大きく分けて２段階に遷移し、本発明のマスクを用いた場合には多段階に遷移することとなる。また、第２オフセッット領域１０４ｂと第３オフセット領域１０４ｃへのイオン注入が単一のマスク工程（およびイオン注入工程）で完了するため、プロセス工程が複雑となることもない。
【００４４】
なお、第２オフセット領域１０４ｂにイオン注入された不純物の空間的濃度分布は、その後のプロセス中にゲート側からドレイン側方向だけではなくゲート方向（ソース側からドレイン側方向とは垂直方向）に熱拡散することにより、ゲート方向でも不純物濃度変化の少ない分布が実現される。このため、このようなプロセス中における不純物の拡散長を考慮すると、一般的には濃度遷移領域のピッチは０．５μｍ以下であることが望ましい。
【００４５】
しかし、不純物導入後のプロセスにおいて意図的に大きな熱履歴（例えば高温長時間アニールなど）を与えるような場合にはそれ以上のピッチとしてもよい。また、電界緩和の観点からは遷移領域のパターン長を可能な限り長く設定するのが有利であるが、あまりに長く設定しすぎると電流駆動能力が低下してしまう。したがって、デバイス特性の許容範囲内で最大のパターン長となるように設定される。
【００４６】
ちなみに、図５に示したプロセス例は、Ｐ型エピタキシャル層厚が１０μｍ、Ｐ＋＋の基板不純物がボロンでその濃度が１×１０１９ｃｍ−３、そしてオフセット領域１０４への注入不純物をリンとした場合のものである。
【００４７】
なお、図４（および図５）では単一の濃度遷移領域を設けたＬＤＭＯＳトランジスタの例のみを示したが、このような領域を複数設けることでさらに高耐圧化が図られることはいうまでもない。
【００４８】
図７は、開口率が徐々に変化するレジストマスクを用いてオフセット領域１０４へのイオン注入を行う場合のプロセス工程例を説明するための図である。この例（図７（ｅ））では、フォトレジスト１０９（ａ，ｂ，ｃ）のマスク端部にはその面密度が異なる円形状の開口部が設けられており、領域１０９ａの開口率をゼロとして完全にマスクし、領域１０９ｂの開口率が領域１０９ｃの開口率よりも小さくなるようにし、かつ領域１０９ｃ内においてもその開口率を緩やかに変化させている。このようなマスクを用いてオフセット領域へのイオン注入を行うと、イオン注入密度（図７（ｆ））はゲート側で小さくドレイン側で高くなり、かつ不純物濃度の空間分布は極めて緩やかに変化することとなるため、一度のイオン注入で所望の不純物濃度分布を有するオフセット領域を形成することができる。
【００４９】
そして、最後に、１０４ｃの一部領域およびチャネル領域１０３を暴露するフォトレジスト（不図示）を設けてこれをマスクとして用い、ドナー不純物を浅く注入してＮ＋＋のドレイン領域１０５およびソース領域１０６を形成する（図７（ｇ））。
【００５０】
当然のことであるが、マスクを３つ以上の領域に分割して各領域の開口率を変えたり、あるいは単一の領域内で徐々に開口率を変化させてさらに緩やかな不純物濃度分布を実現するようにしてもよい。また、マスクの材料はフォトレジストのほか、パターニングされたシリコン窒化膜やシリコン酸化膜であってもよい。
【００５１】
図８は、本発明の半導体装置のオフセット領域形成に用いるマスクパターンを例示して示す図である。これらのパターンとしては、ノコギリ状（三角形）の遷移領域のもの（図８（ａ））、異なる形状の矩形を組み合わせで遷移領域を構成したもの（図８（ｂ））、微小開口部（例えば小さな円形の開口部の２次元配列）の面密度で不純物濃度を制御するもの（図８（ｃ））や、これらのパターンの自由な組み合わせパターン（例えば図８（ｄ））などがある。
【実施例２】
【００５２】
本実施例は、フィールドプレート電極を備える半導体装置のゲート端およびドレイン端の電界強度の低減に関するものである。
【００５３】
図９（ａ）は、フィールドプレート電極１１０を備えたオフセット型ゲートＬＤＭＯＳトランジスタ１００の断面概略図である。フィールドプレート電極１１０は接地電位の電極であり、この電極をオフセット領域１０４に設けてこの領域の電界強度を低減させるためのものである。
【００５４】
図９（ｂ）は、図９（ａ）に示した構成のＬＤＭＯＳトランジスタのオフセット領域１０４の電界強度分布を示した図である。なお、比較のために、図９（ｃ）にフィールドプレート電極がない場合のオフセット領域の電界強度分布を示す。これらの図から明らかなように、フィールドプレート電極１１０を設けることによりオフセット領域１０４内での電界強度分布を変化させることができる。その電界強度の最大値も低くすることが可能である。例えば、図９（ｂ）と図９（ｃ）とを比較すると、フィールドプレート電極の効果でゲート端での電界強度が低下していることがわかる。
【００５５】
一般に、図９（ｃ）のようにゲート端の電界強度が大きい場合には、その部分におけるホットキャリアの発生が多くなり、ホットエレクトロンがゲート酸化膜に注入されてしきい値変動などの原因となりデバイス特性を劣化させる。このため、ゲート端での電界強度は可能な限り低く抑える必要があるが、そのためにフィールドプレート電極１１０を設けて電界強度分布を変えると場合によってはドレイン端の電界強度が大きくなってしまう結果となる。
【００５６】
このような場合に、緩やかな勾配の不純物濃度分布でドレイン領域への不純物注入を行うこととするとこのドレイン端での電界強度を低下させることができ、かかる不都合を回避することができる。すなわち、本発明の半導体装置には、オフセット領域とドレイン領域との境界領域に不純物濃度が漸次変化する濃度勾配領域が設けられている。
【００５７】
図１０（ｂ）は、図１０（ａ）に図示したＬＤＭＯＳトランジスタのドレイン領域に上述した緩やかな濃度勾配のイオン注入を行う際のマスクパターンの例を説明するための図である。なお、図１０（ｂ）では、ドレイン領域１０５とソース領域１０６に同時に不純物を注入する場合のマスクパターンを示しており、図１０（ａ）中の符号１１１はＰ＋のコンタクト領域である。このようなマスクを用いてドレイン領域１０５へのイオン注入を行うことにより、ドレイン領域１０５とオフセット領域１０４との間には不純物濃度が緩やかに変化する遷移領域１０５ａが形成されることとなる。
【００５８】
図１１はかかるイオン注入を行った場合のオフセット領域およびドレイン領域での電界強度分布を示す図である。この図に示すように、ドレインとオフセット領域との間に緩やかな不純物濃度勾配をもつ遷移領域を設けることでこの部分の電界強度は低下し、ゲート端電圧の抑制とドレイン耐圧の向上とを合わせて実現させることが可能になる。
【実施例３】
【００５９】
図１２は、本実施例のＬＤＭＯＳトランジスタの構成を説明するための断面概略図であり、この半導体装置は、実施例１において説明したオフセット領域の不純物分布と実施例２において説明したドレイン端での不純物分布を併せもつように構成されている。
【００６０】
このような構成の半導体装置の作製プロセスは既に説明したものと変わるところがないので説明を省略するが、オフセット領域におけるエネルギバンドの急激な変化が生じないようにして半導体装置の高耐圧化を図り、かつ、ゲート端での電界強度を低下させてホットエレクトロンの注入に起因するデバイス特性の劣化を抑制することが可能となる。
【００６１】
このように、本発明は、特許請求の範囲に記載したものの他、以下の特徴を有する。ゲート絶縁膜端部からドレイン領域方向に延在するオフセット領域を備えている半導体装置であって、前記オフセット領域は異なる不純物濃度の複数の領域を有し、当該複数の領域間には不純物濃度が漸次変化する第１の濃度勾配領域が設けられている。また、フィールドプレート電極を備えている半導体装置であって、ドレイン領域の一方端部領域には不純物濃度が漸次変化する第２の濃度勾配領域が設けられている。これらの半導体装置において、前記不純物は、燐（Ｐ）、砒素（Ａｓ）、または硼素（Ｂ）の何れかを含む。
【００６２】
また、本発明で用いるマスクは、一方端側から他方端側に開口率が漸次変化する領域を少なくとも１つ有する。このマスクは、前記開口率が漸次変化する領域は、三角形または矩形が複数配列されて形成されている。また、前記開口率が漸次変化する領域は、微小開口部の２次元配列により形成されている。このようなマスクの材料は、フォトレジスト、シリコン窒化膜またはシリコン酸化膜の何れかである。
【００６３】
本発明の半導体装置の製造方法は、ゲート絶縁膜端部からドレイン領域方向に延在するオフセット領域を形成するステップを備え、前記ステップは、上記何れかのマスクを用いた不純物導入で実行される。また、ドレイン領域を形成するステップを備え、前記ステップは、上記のマスクを用いた不純物導入で実行される。また、ゲート絶縁膜端部からドレイン領域方向に延在するオフセット領域を形成する第１のステップと、ドレイン領域を形成する第２のステップとを備え、前記第１および第２のステップは、上記のマスクを用いて同時に実行される。導入される不純物は、燐（Ｐ）、砒素（Ａｓ）、または硼素（Ｂ）の何れかを含む。これらの不純物導入は、イオン注入法または熱拡散法により実行される。
【産業上の利用可能性】
【００６４】
本発明によれば、オフセット領域におけるフェルミレベルの急激な変化が生じないようにして半導体装置の高耐圧化を図り、かつ、ゲート端での電界強度を低下させてホットエレクトロンの注入に起因するデバイス特性の劣化を抑制することが可能となる。
【００６５】
なお、本発明の構造は、シリコン材料のものだけではなく、ＧａＡｓ、ＧａＮなどの化合物半導体などの半導体材料に対しても適用することができる。
【図面の簡単な説明】
【００６６】
【図１】図（ａ）は従来の単一オフセット領域を有するＬＤＭＯＳトランジスタの構造例を説明するための概略の断面図、図（ｂ）は図（ａ）に示したＬＤＭＯＳトランジスタのオフセット領域中でのＮ型不純物濃度プロファイル、図（ｃ）はこのような不純物プロファイルのオフセット領域を設けた場合のオフセット領域内での電界強度分布を説明するための図である。
【図２】図（ａ）は、特許文献１に開示されている構造上の工夫をオフセット領域を備えるＬＤＭＯＳトランジスタの構造例で説明するための概略の断面図、図（ｂ）は図（ａ）に示したＬＤＭＯＳトランジスタのオフセット領域中でのＮ型不純物濃度プロファイル、図（ｃ）はこのような不純物プロファイルの２分割のオフセット領域を設けた場合のオフセット領域内での電界強度分布を説明するための図である。
【図３】図２（ａ）に示した構成のＬＤＭＯＳトランジスタの作製プロセス例を説明するための図である。
【図４】図（ａ）は本発明のＬＤＭＯＳトランジスタの構造例を説明するための概略の断面図、図（ｂ）は図（ａ）に示したＬＤＭＯＳトランジスタのオフセット領域中でのＮ型不純物濃度プロファイル、図（ｃ）はこのような濃度遷移領域を有するオフセット領域内での電界強度分布を説明するための図である。
【図５】図４（ａ）に示した構成のＬＤＭＯＳトランジスタの作製プロセス例を説明するための図である。
【図６】図５（ｅ）で図示しているマスクパターンを拡大して示す図である。
【図７】オフセット領域へのイオン注入量レジストマスクの開口率を徐々に変化させた場合のプロセス工程例を説明するための図である。
【図８】本発明の半導体装置のオフセット領域形成に用いるマスクパターンを例示して示す図である。
【図９】図（ａ）は、フィールドプレート電極を備えたオフセット型ＬＤＭＯＳトランジスタの断面概略図、図（ｂ）は図（ａ）に示した構成のＬＤＭＯＳトランジスタのオフセット領域の電界強度分布を示した図、図（ｃ）はフィールドプレート電極がない場合のオフセット領域の電界強度分布を示す図である。
【図１０】図（ｂ）は、図（ａ）に図示した構成のＬＤＭＯＳトランジスタのドレイン領域に上述したイオン注入を行う際のマスクパターンの例を説明するための図である。
【図１１】図１０（ｂ）に示したマスクを用いてイオン注入を行った場合のオフセット領域およびドレイン領域での電界強度分布を示す図である。
【図１２】実施例３のＬＤＭＯＳトランジスタの構成を説明するための断面概略図である。
【符号の説明】
【００６７】
１１、２１、１０１  基板
１２、２２、１０２  エピタキシャル層
１３、２３、１０３  チャネル領域
１４、２４、１０４  オフセット領域
１５、２５、１０５  ドレイン領域
１６、２６、１０６  ソース領域
１７、２７、１０７  ゲート酸化膜
１８、２８、１０８  ゲート電極
２９、１０９  フォトレジスト
１１０  フィールドプレート電極
１１１  コンタクト層
【図１】
2005294584.tif 000003
【図２】
2005294584.tif 000004
【図３】
2005294584.tif 000005
【図４】
2005294584.tif 000006
【図５】
2005294584.tif 000007
【図６】
2005294584.tif 000008
【図７】
2005294584.tif 000009
【図８】
2005294584.tif 000010
【図９】
2005294584.tif 000011
【図１０】
2005294584.tif 000012
【図１１】
2005294584.tif 000013
【図１２】
2005294584.tif 000014
【手続補正書】
【提出日】平成17年5月19日(2005.5.19)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項８
【補正方法】変更
【補正の内容】
【請求項８】
ゲート電極端部からドレイン領域方向に延在するオフセット領域のうち遷移領域を形成する第１のステップと、
ドレイン領域を形成する第２のステップとを備え、
前記第１および前記第２のステップは、前記ゲート電極側からドレイン電極側にマスク開口率が変化するマスクを用いて同時に実行されることを特徴とする半導体装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正の内容】
【００２６】
請求項８に記載の発明は、半導体装置の製造方法であって、ゲート電極端部からドレイン領域方向に延在するオフセット領域のうち遷移領域を形成する第１のステップと、ドレイン領域を形成する第２のステップとを備え、前記第１および前記第２のステップは、前記ゲート電極側からドレイン電極側にマスク開口率が変化するマスクを用いて同時に実行されることを特徴とする。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００５７
【補正方法】変更
【補正の内容】
【００５７】
図１０（ｂ）は、図１０（ａ）に図示したＬＤＭＯＳトランジスタのドレイン領域に上述した緩やかな濃度勾配のイオン注入を行う際のマスクパターンの例を説明するための図である。なお、図１０（ｂ）では、ドレイン領域１０５とソース領域１０６に同時に不純物を注入する場合のマスクパターンを示しており、図１０（ａ）中の符号１１１はＰ＋のコンタクト領域である。このようなマスクを用いてドレイン領域１０５へのイオン注入を行うことにより、ドレイン領域１０５とオフセット領域１０４との間には不純物濃度が緩やかに変化する遷移領域１０５ａが同時に形成されることとなる。