(57)【要約】【課題】  歪シリコン層における欠陥の発生を抑制しながらパワーＭＩＳＦＥＴのオン抵抗を低減することができる技術を提供する。【解決手段】  歪シリコン層２３のドレイン領域上だけにエピタキシャル成長法を使用して歪シリコン層３５を形成する。そしてドレイン領域を形成する低濃度ｎ型不純物拡散領域３２、オフセット領域３８および高濃度ｎ型不純物拡散領域４０の大半を、電子の移動度が通常のシリコン層よりも高い歪シリコン層２３および歪シリコン層３５内に形成する。【選択図】  図３
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【特許請求の範囲】
【請求項１】
（ａ）第１導電型の半導体基板と、
（ｂ）前記半導体基板上に形成された第１導電型のシリコン−ゲルマニウム層と、
（ｃ）前記シリコン−ゲルマニウム層上に形成された第１シリコン層と、
（ｄ）前記第１シリコン層内のチャネル形成領域上に形成されたゲート絶縁膜と、
（ｅ）前記ゲート絶縁膜上に形成されたゲート電極と、
（ｆ）前記チャネル形成領域を挟んで形成されたソース領域およびドレイン領域とを備えるＭＩＳＦＥＴを含む半導体装置であって、
前記ドレイン領域は、前記第１導電型とは異なる第２導電型のドレイン高濃度領域と、
前記ドレイン高濃度領域と前記チャネル形成領域の間に形成され、前記ドレイン高濃度領域よりも不純物濃度が低い第２導電型のドレイン低濃度領域とを有し、
前記ドレイン低濃度領域は、前記第１シリコン層上に形成された第２シリコン層をさらに含むことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置であって、前記第１シリコン層および前記第２シリコン層は、歪を有することを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置であって、前記第２シリコン層は、選択エピタキシャル成長法を使用して形成されたことを特徴とする半導体装置。
【請求項４】
請求項２記載の半導体装置であって、前記ドレイン低濃度領域は、前記第１シリコン層、前記第２シリコン層および前記シリコン−ゲルマニウム層にわたって形成されており、前記ドレイン低濃度領域に導入されている不純物の濃度ピークが前記第１シリコン層内または前記第２シリコン層内にあることを特徴とする半導体装置。
【請求項５】
請求項２記載の半導体装置であって、前記ドレイン低濃度領域は、前記第１シリコン層、前記第２シリコン層および前記シリコン−ゲルマニウム層にわたって形成されており、前記ドレイン低濃度領域に導入されている不純物の１／２以上が前記第１シリコン層内と前記第２シリコン層内にあることを特徴とする半導体装置。
【請求項６】
請求項２記載の半導体装置であって、前記ドレイン低濃度領域は、前記第１シリコン層、前記第２シリコン層および前記シリコン−ゲルマニウム層にわたって形成されており、前記ドレイン低濃度領域の厚みの１／２の位置が前記第１シリコン層内または前記第２シリコン層内にあることを特徴とする半導体装置。
【請求項７】
請求項２記載の半導体装置であって、前記第２シリコン層は、前記ゲート電極が延在する方向において複数の領域に分割されていることを特徴とする半導体装置。
【請求項８】
請求項２記載の半導体装置であって、前記ドレイン高濃度領域には前記第２シリコン層が形成されていないことを特徴とする半導体装置。
【請求項９】
請求項２記載の半導体装置であって、前記ＭＩＳＦＥＴは素子間を分離する素子分離領域で分離されており、前記素子分離領域と接する前記ドレイン低濃度領域の端部には、前記第２シリコン層が形成されていないことを特徴とする半導体装置。
【請求項１０】
請求項９記載の半導体装置であって、前記ゲート電極が延在する方向において前記素子分離領域と接する前記ドレイン低濃度領域の両端部には、前記第２シリコン層が形成されていないことを特徴とする半導体装置。
【請求項１１】
請求項２記載の半導体装置であって、前記ＭＩＳＦＥＴは素子間を分離する素子分離領域で分離されており、前記素子分離領域と接する前記ドレイン高濃度領域の端部には、前記第２シリコン層が形成されていないことを特徴とする半導体装置。
【請求項１２】
請求項２記載の半導体装置であって、前記第２シリコン層の厚みは、前記第１シリコン層の厚みに比べて厚いことを特徴とする半導体装置。
【請求項１３】
請求項２記載の半導体装置であって、前記ゲート電極の側壁に形成されたサイドウォールをさらに備え、
前記第２シリコン層と前記ゲート電極との距離は、前記サイドウォールの幅よりも大きいことを特徴とする半導体装置。
【請求項１４】
請求項２記載の半導体装置であって、前記ソース領域にも前記第２シリコン層が形成されていることを特徴とする半導体装置。
【請求項１５】
請求項２記載の半導体装置であって、前記ソース領域には前記第２シリコン層が形成されていないことを特徴とする半導体装置。
【請求項１６】
（ａ）シリコン−ゲルマニウム層を形成し、前記シリコン−ゲルマニウム層上に歪を有する第１シリコン層を形成した半導体基板を用意する工程と、
（ｂ）前記第１シリコン層上にゲート絶縁膜を形成する工程と、
（ｃ）前記ゲート絶縁膜上にゲート電極を形成する工程と、
（ｄ）前記（ｃ）工程後、前記第１シリコン層のドレイン形成領域上に歪を有する第２シリコン層を形成する工程と、
（ｅ）前記第２シリコン層に不純物を導入する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１６記載の半導体装置の製造方法であって、前記（ｄ）工程は、選択エピタキシャル成長法を使用して前記第２シリコン層を形成することを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１６記載の半導体装置の製造方法であって、前記（ａ）工程後、前記（ｂ）工程前に、素子を分離する素子分離領域を形成する工程を備えることを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１６記載の半導体装置の製造方法であって、前記（ａ）工程後、前記（ｂ）工程前に、ウェルを形成する工程を備えることを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１６記載の半導体装置の製造方法であって、前記（ｄ）工程は、前記第１シリコン層のドレイン形成領域の概ね全領域上に歪を有する第２シリコン層を形成することを特徴とする半導体装置の製造方法。
【請求項２１】
請求項１６記載の半導体装置の製造方法であって、前記（ｄ）工程は、前記第１シリコン層のドレイン形成領域のうち一部領域上に歪を有する第２シリコン層を形成することを特徴とする半導体装置の製造方法。
【請求項２２】
請求項１６記載の半導体装置の製造方法であって、前記（ｄ）工程は、前記第１シリコン層のソース形成領域上にも歪を有する前記第２シリコン層を形成することを特徴とする半導体装置の製造方法。
【請求項２３】
請求項１６記載の半導体装置の製造方法であって、前記（ｄ）工程によって形成される前記第２シリコン層は、前記ゲート電極が延在する方向において複数の領域に分割されていることを特徴とする半導体装置の製造方法。
【請求項２４】
（ａ）シリコン−ゲルマニウム層を形成し、前記シリコン−ゲルマニウム層上に歪を有する第１シリコン層を形成した半導体基板を用意する工程と、
（ｂ）素子を分離する素子分離領域を前記シリコン−ゲルマニウム層および前記第１シリコン層にわたって形成する工程と、
（ｃ）前記第１シリコン層上にゲート絶縁膜を形成する工程と、
（ｄ）前記ゲート絶縁膜上にゲート電極を形成する工程と、
（ｅ）前記（ｄ）工程後、前記第１シリコン層上に絶縁膜を形成する工程と、
（ｆ）前記（ｅ）工程後、前記絶縁膜をパターニングして、ドレイン領域側の前記第１シリコン層のうち、前記素子分離領域と接する領域近傍上に形成された前記絶縁膜を残す工程と、
（ｇ）前記（ｆ）工程後、前記ドレイン領域側の前記第１シリコン層のうち、前記絶縁膜が除去された領域上に、歪を有する第２シリコン層を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項２５】
（ａ）シリコン−ゲルマニウム層を形成し、前記シリコン−ゲルマニウム層上に歪を有する第１シリコン層を形成した半導体基板を用意する工程と、
（ｂ）前記第１シリコン層上にゲート絶縁膜を形成する工程と、
（ｃ）前記ゲート絶縁膜上にゲート電極を形成する工程と、
（ｄ）前記ゲート電極に整合した片側にドレイン低濃度領域を形成する工程と、
（ｅ）前記ドレイン低濃度領域の外側に、前記ドレイン低濃度領域より不純物濃度が高いドレイン高濃度領域を形成し、前記ゲート電極をはさんで反対側に、ソース高濃度領域を形成する工程と、
（ｆ）前記（ｅ）工程後、前記ドレイン低濃度領域上を開口した絶縁膜を形成する工程と、
（ｇ）前記（ｆ）工程後、前記ドレイン低濃度領域上に、不純物を含有するとともに歪を有する第２シリコン層を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項２６】
（ａ）シリコン−ゲルマニウム層を形成し、前記シリコン−ゲルマニウム層上に歪を有する第１シリコン層を形成した半導体基板を用意する工程と、
（ｂ）前記第１シリコン層上にゲート絶縁膜を形成する工程と、
（ｃ）前記ゲート絶縁膜上にゲート電極を形成する工程と、
（ｄ）前記ゲート電極の側壁にサイドウォールを形成する工程と、
（ｅ）前記（ｄ）工程後、前記サイドウォールの外側にある前記第１シリコン層のドレイン形成領域上に、歪を有する第２シリコン層を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、ＲＦ（Radio  Frequency）パワーモジュールに搭載される半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
近年、ＧＳＭ（Global  System  for  Mobile  Communications）方式、ＰＣＳ（Personal  Communication  Systems）方式、ＰＤＣ（Personal  Digital  Cellular）方式、ＣＤＭＡ（Code  Division  Multiple  Access）方式などの通信方式に代表される移動体通信装置（いわゆる携帯電話機）が普及している。この移動体通信装置は、半導体装置を内蔵しており、内蔵されている半導体装置は、例えば移動体通信装置のＲＦ（Radio  Frequency）パワーモジュールに搭載される。
【０００３】
移動体通信装置は一般に、音声信号などをデジタル処理するデジタル信号処理部、デジタル信号処理部から出力されるベースバンド信号を中間周波数の信号に変調するＩＦ部、ＩＦ部から出力される信号を無線周波数に変調する変調部、無線周波数の搬送波を増幅する電力増幅部、電力増幅部で増幅した信号を送信するアンテナを有している。
【０００４】
上記した電力増幅部に使用されている素子としては、例えばシリコンを用いた絶縁ゲート型電界効果トランジスタ（以下、パワーＭＩＳＦＥＴという）がある。このパワーＭＩＳＦＥＴは、ドレイン側に低不純物濃度のドレイン低濃度領域が形成されており、このドレイン低濃度領域を介して高濃度の高濃度不純物拡散領域が形成されている。このため、パワーＭＩＳＦＥＴは高いドレイン耐圧を確保することができる。
【０００５】
特開２００３−１１０１０２号公報（特許文献１）には、パワーＭＩＳＦＥＴにおいて、シリコンにゲルマニウムを導入したシリコン−ゲルマニウム層上に歪を有する歪シリコン層を形成し、この歪シリコン層にチャネルを形成するとともに、歪シリコン層がソース領域の一部およびドレイン領域の一部になるように構成したものが開示されている。
【０００６】
また、特開２００２−０７６３３７号公報（特許文献２）には、パワーＭＩＳＦＥＴにおいて、ドレイン領域上に不純物を導入した台形状のシリコン層を形成することによって、ドレイン耐圧を確保しながらオン抵抗を下げる技術が開示されている。
【特許文献１】特開２００３−１１０１０２号公報（第４頁〜第５頁、図１）
【特許文献２】特開２００２−０７６３３７号公報（第４頁〜第５頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記した特許文献１に記載されているパワーＭＩＳＦＥＴは、シリコン−ゲルマニウム層上に歪を有する歪シリコン層（約３０ｎｍ）が形成され、この歪シリコン層がドレイン領域の一部となっている。ドレイン領域は、低不純物濃度のドレイン低濃度領域とこのドレイン低濃度領域の外側に形成された高濃度不純物拡散領域より形成されているが、ドレイン低濃度領域および高濃度不純物拡散領域は、上記した歪シリコン層とシリコン−ゲルマニウム層にわたって形成されている。すなわち、ドレイン低濃度領域の厚みおよび高濃度不純物拡散領域の厚みは、歪シリコン層の厚みより厚くなっているため、ドレイン低濃度領域および高濃度不純物拡散領域は、歪シリコン層とこの歪シリコン層の下層にあるシリコン−ゲルマニウム層にわたって形成された構造をしている。
【０００８】
歪シリコン層内を移動するキャリアの移動度（モビリティ）は、歪のないシリコン層における移動度に比べて約２倍程度高くなる。しかし、シリコン−ゲルマニウム層におけるキャリアの移動度は、歪のないシリコン層における移動度に比べて低くなる。
【０００９】
したがって、移動度の高い歪シリコン層を設けたとしても、ドレイン低濃度領域の大部分がシリコン−ゲルマニウム層にある従来の構造では、移動度が思ったほど高くならず、全体としてシート抵抗が高くなる。この結果、パワーＭＩＳＦＥＴのオン抵抗が高くなり、電力増幅器として、このパワーＭＩＳＦＥＴを用いた場合に効率が低下する問題点を本発明者らは見出した。
【００１０】
ここで、歪シリコン層の厚みを単純に厚くすることが考えられる。すなわち、ドレイン低濃度領域のシート抵抗を下げるために、歪シリコン層を厚くしてドレイン低濃度領域の大部分を歪シリコン層内に収めることが考えられるが、この場合、歪シリコン層内に欠陥が発生しリーク電流が増加する問題点を本発明者らは見出した。つまり、欠陥を形成せずに成長できる歪シリコン層の厚みには、上限（臨界膜厚）があり、この上限を超えた厚みの歪シリコン層を形成する場合、応力が強くなるため欠陥が発生する。シリコン−ゲルマニウム層におけるゲルマニウムの割合が１５％の場合、このシリコン−ゲルマニウム層の全面上に歪シリコン層を形成すると、臨界膜厚は約３０ｎｍである。
【００１１】
したがって、上記した従来のパワーＭＩＳＦＥＴでは、欠陥を形成せずにこれ以上歪シリコン層の厚みを厚くすることができない。すなわち、従来の技術ではドレイン低濃度領域のシート抵抗を下げてパワーＭＩＳＦＥＴのオン抵抗を低減することは困難となっている。
【００１２】
本発明の目的は、歪シリコン層における欠陥の発生を抑制しながらパワーＭＩＳＦＥＴのオン抵抗を低減することができる技術を提供することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
本発明による半導体装置は、（ａ）第１導電型の半導体基板と、（ｂ）前記半導体基板上に形成された第１導電型のシリコン−ゲルマニウム層と、（ｃ）前記シリコン−ゲルマニウム層上に形成された第１シリコン層と、（ｄ）前記第１シリコン層内のチャネル形成領域上に形成されたゲート絶縁膜と、（ｅ）前記ゲート絶縁膜上に形成されたゲート電極と、（ｆ）前記チャネル形成領域を挟んで形成されたソース領域およびドレイン領域とを備えるＭＩＳＦＥＴを含む半導体装置であって、前記ドレイン領域は、第１導電型とは異なる第２導電型のドレイン高濃度領域と、前記ドレイン高濃度領域よりも不純物濃度が低く、前記ドレイン高濃度領域と前記チャネル形成領域の間に形成された第２導電型のドレイン低濃度領域とを有し、前記ドレイン低濃度領域は、前記第１シリコン層上に形成された第２シリコン層を含むものである。
【００１６】
本発明による半導体装置の製造方法は、（ａ）シリコン−ゲルマニウム層を形成し、前記シリコン−ゲルマニウム層上に歪を有する第１シリコン層を形成した半導体基板を用意する工程と、（ｂ）前記第１シリコン層上にゲート絶縁膜を形成する工程と、（ｃ）前記ゲート絶縁膜上にゲート電極を形成する工程と、（ｄ）前記（ｃ）工程後、前記第１シリコン層のドレイン形成領域上に歪を有する第２シリコン層を形成する工程と、（ｅ）前記第２シリコン層に不純物を導入する工程とを備えるものである。
【発明の効果】
【００１７】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１８】
歪シリコン層における欠陥の発生を抑制しながらパワーＭＩＳＦＥＴのオン抵抗を低減することができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２０】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２１】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００２２】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００２３】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２４】
なお、以下の実施の形態で示す平面図では、理解を容易にするため、パワーＭＩＳＦＥＴの配線部（層間絶縁膜より上の構造）の記載は省略するとともに、ハッチングを付している領域がある。すなわち、以下の実施の形態で示す平面図には、ハッチングを付している領域があるが、平面図におけるハッチングは断面を示したものではない。
【００２５】
（実施の形態１）
本実施の形態１は、デジタル携帯電話機内の電力増幅器に搭載される半導体装置に本発明を適用したものである。
【００２６】
図１は、デジタル携帯電話機のシステムブロック図を示したものである。図１において、デジタル携帯電話機は、デジタル信号処理部１、ＩＦ（Intermediate  Frequency）部２、シンセサイザ３、ミキサ４、ドライバ５、電力増幅器６、デュプレクサ７、アンテナ８、低雑音増幅器９を有している。
【００２７】
デジタル信号処理部１は、音声信号などのアナログ信号をデジタル処理してベースバンド信号を生成できるようになっており、ＩＦ部２は、デジタル信号処理部１で生成されたベースバンド信号を中間周波数の信号に変換することができるようになっている。
【００２８】
シンセサイザ３は、周波数が安定な水晶発振器などの基準発振器を使用して周波数を合成し、精度の高い周波数を得るようにした回路であり、ミキサ４は、周波数を変換する周波数変換器である。
【００２９】
ドライバ５は信号を増幅する回路であり、電力増幅器６は、微弱な入力信号と相似な大電力の信号を電源から供給される電力で新たに生成して出力する回路である。
【００３０】
デュプレクサ７は、デジタル携帯電話機に入力される入力信号とデジタル携帯電話機から出力される出力信号とを分離するためのものである。
【００３１】
アンテナ８は、電波を送受信するためのものであり、低雑音増幅器９は、アンテナ８で受信した信号を増幅するためのものである。
【００３２】
デジタル携帯電話機は、上記のように構成されており、以下に、その動作について簡単に説明する。まず、電波を送信する場合について説明する。デジタル信号処理部１で音声信号などのアナログ信号をデジタル処理することにより生成されたベースバンド信号は、ＩＦ部２において、中間周波数の信号に変換される。続いて、この中間周波数の信号は、シンセサイザ３およびミキサ４によって、無線周波数（ＲＦ（Radio  Frequency）周波数）の信号に変換される。無線周波数に変換された信号は、ドライバ５で増幅された後、電力増幅器６に入力される。電力増幅器６に入力した無線周波数の信号は、電力増幅器でさらに増幅された後、デュプレクサ７を介してアンテナ８より送信される。
【００３３】
次に、電波を受信する場合について説明する。アンテナ８により受信された無線周波数の信号は、低雑音増幅器９で増幅される。続いて、低雑音増幅器９で増幅された信号は、シンセサイザ３およびミキサ４によって、中間周波数の信号に変換された後、ＩＦ部２に入力される。ＩＦ部２では、中間周波数の信号の検波が行なわれ、ベースバンド信号が抽出される。その後、このベースバンド信号は、デジタル信号処理部１で処理され、音声信号が出力される。
【００３４】
このようなデジタル携帯電話機の電力増幅器９には、素子としてパワーＭＩＳＦＥＴが使用されるが、本実施の形態１におけるパワーＭＩＳＦＥＴの構成を図２および図３に示す。図２は、本実施の形態１におけるパワーＭＩＳＦＥＴを示した平面図であり、図３は、図２のＡ−Ａ線で切断した断面図を示している。
【００３５】
図２において、パワーＭＩＳＦＥＴの形成領域は、周囲を素子分離領域２４で囲まれており、素子分離領域２４で囲まれた活性領域内には歪シリコン層（第１シリコン層）２３が形成されている。そして、活性領域の中央部には左から右にわたってゲート電極３０が形成されており、この中央部を横切るゲート電極３０によって分けられた領域のうち、紙面上において上側の領域がソース領域であり、紙面上において下側の領域がドレイン領域となっている。
【００３６】
ゲート電極３０の両側にはサイドウォール３６が形成されており、ソース領域においては、このサイドウォール３６の外側に半導体領域である高濃度ｎ型不純物拡散領域（ソース高濃度領域）３９と導通領域２５が形成されている。一方、ドレイン領域においては、サイドウォール３６の外側に半導体領域であるオフセット領域（ドレイン低濃度領域の一部）３８と高濃度ｎ型不純物拡散領域（ドレイン高濃度領域）４０が形成されている。そして、このオフセット領域３８と高濃度ｎ型不純物拡散領域４０は、主に、歪シリコン層２３とこの歪シリコン層２３上に形成された歪シリコン層（第２シリコン層）３５内に形成されている。ここで、図２においては、分かり易くするために歪シリコン層３５の形成領域にハッチングを付している。この歪シリコン層３５は、ドレイン領域上の歪シリコン層２３上にだけ形成されているため、歪シリコン層３５が形成されているドレイン領域は、歪シリコン層３５が形成されていないソース領域に比べて盛り上がっている。すなわち、ハッチングを付したドレイン領域はソース領域に比べて高くなっていることを示している。
【００３７】
次に、図２のＡ−Ａ線で切断した断面を示す図３について説明する。図３において、ｐ型不純物を導入した半導体基板（第１導電型の半導体基板）２０上には相対的に高濃度に不純物が導入されたシリコン−ゲルマニウム層２１が形成されており、このシリコン−ゲルマニウム層２１上には、相対的に低濃度に不純物が導入されたシリコン−ゲルマニウム層２２が形成されている。このシリコン−ゲルマニウム層２１、２２は、例えばシリコン原子の割合が約８５％でゲルマニウム原子の割合が約１５％の割合でできている。
【００３８】
シリコン−ゲルマニウム層２２上には、歪シリコン層２３が形成されている。シリコン−ゲルマニウム層２２の結晶格子の間隔は、ゲルマニウム原子を導入することによってシリコンの結晶格子の間隔に比べて広くなっている。したがって、シリコン−ゲルマニウム層２２上に形成されたシリコン層は、シリコン−ゲルマニウム層２２の格子間隔に合わせようとするため、引張り応力が発生して歪んだ状態となる。このため、シリコンーゲルマニウム層２２上には歪シリコン層２３が形成されることになる。すなわち、シリコンーゲルマニウム層２１、２２は歪シリコン層２３を形成するために設けられている。なお、歪シリコン層２３の厚さは、例えば約３０ｎｍである。
【００３９】
次に、シリコンーゲルマニウム層２１、２２および歪シリコン層２３を形成した半導体基板２０には素子分離領域２４が形成され、この素子分離領域２４の間の活性領域には導通領域２５、ｐ型ウェル２６およびパワーＭＩＳＦＥＴＱ1が形成されている。導通領域２５は、パワーＭＩＳＦＥＴＱ1のソース領域とシリコン−ゲルマニウム層２１との導通をとるために形成されるものである。また、ｐ型ウェル２６は、シリコン−ゲルマニウム層２２および歪シリコン層２３にわたって形成されている。
【００４０】
以下に、パワーＭＩＳＦＥＴＱ1の構成について説明する。パワーＭＩＳＦＥＴＱ1は、まず歪シリコン層２３のチャネル形成領域上に形成されたゲート絶縁膜２７を有し、このゲート絶縁膜２７上にゲート電極３０を有している。ゲート電極３０上にはキャップ絶縁膜２９が形成されており、ゲート電極３０の側壁にはサイドウォール３６が形成されている。
【００４１】
ゲート電極３０の左側にはソース領域が形成され、ゲート電極３０の右側にはドレイン領域が形成されている。すなわち、歪シリコン層２３のチャネル形成領域を挟んでソース領域とドレイン領域が形成されている。ゲート電極３０の右側に形成されるドレイン領域においては、歪シリコン層２３上に歪シリコン層３５が形成されている。したがって、図３に示すように、歪シリコン層３５が形成されているドレイン領域は、歪シリコン層３５が形成されていないソース領域に比べて高くなっており、台形状に盛り上がった形状をしている。この歪シリコン層３５の厚さは例えば約４０ｎｍである。
【００４２】
ソース領域は、ゲート電極３０に整合して形成されているｎ型不純物拡散領域３１およびサイドウォール３６に整合して形成されている高濃度ｎ型不純物拡散領域（ソース高濃度領域）３９より構成されている。一方、ドレイン領域は、ゲート電極３０に整合して形成されている低濃度ｎ型不純物拡散領域３２、サイドウォール３６に整合して形成されているオフセット領域３８およびこのオフセット領域３８の外側に形成されている高濃度ｎ型不純物拡散領域４０より構成されている。ここで、低濃度ｎ型不純物拡散領域３２およびオフセット領域３８よりドレイン低濃度領域が形成され、高濃度ｎ型不純物拡散領域４０によりドレイン高濃度領域が形成されている。低濃度ｎ型不純物拡散領域３２、オフセット領域３８および高濃度ｎ型不純物拡散領域４０のうち、ゲート電極３０に最も近い低濃度ｎ型不純物拡散領域３２の不純物濃度が最も低く、ゲート電極３０から最も離間した高濃度ｎ型不純物拡散領域４０の不純物濃度が最も高くなっている。
【００４３】
上記した構成をしている本実施の形態１のパワーＭＩＳＦＥＴＱ1によれば、ドレイン領域において、歪シリコン層２３上にさらに歪シリコン層３５が形成されている。したがって、トータルの歪シリコン層の厚さを厚くすることができる。このため、ドレイン領域に形成される低濃度ｎ型不純物拡散領域３２、オフセット領域３８および高濃度ｎ型不純物拡散領域４０のごく一部は、歪シリコン層２３の下層にあるシリコン−ゲルマニウム層２２に形成されるにしても、残りの大半を歪シリコン層２３と歪シリコン層３５内に形成することができる。特に、歪シリコン層３５の厚みは約４０ｎｍであり、約３０ｎｍの歪シリコン層２３の厚みに比べて厚くなっている。このため、ドレイン領域の大半を歪シリコン層２３および歪シリコン層３５に形成することが容易となっている。
【００４４】
一方、低濃度ｎ型不純物拡散領域３２、オフセット領域３８および高濃度ｎ型不純物拡散領域４０は、不純物を導入して形成されるが、従来の構造のように歪シリコン層２３上に歪シリコン層３５を設けない構造では、歪シリコン層は歪シリコン層２３だけとなる。したがって、歪シリコン層２３だけの厚さでは、低濃度ｎ型不純物拡散領域３２、オフセット領域３８および高濃度ｎ型不純物拡散領域４０を歪シリコン層２３内に収めることはできず、大半が歪シリコン層２３の下層に形成されているシリコン−ゲルマニウム層２２に形成されることになる。
【００４５】
歪を有するシリコン層においては、歪のない通常のシリコン層に比べて電子の移動度が約２倍にもなるのに対し、シリコン−ゲルマニウム層における電子の移動度は、通常のシリコン層よりも低くなる。したがって、従来の構造のように歪シリコン層２３上に歪シリコン層３５を設けない構造では、低濃度ｎ型不純物拡散領域３２、オフセット領域３８および高濃度ｎ型不純物拡散領域４０の大半が移動度の高い歪シリコン層２３よりも移動度の低いシリコン−ゲルマニウム層２２に形成されることになる。この結果、歪シリコン層２３を設けたとしても、シリコン電子の移動度の向上によるシート抵抗の大幅な低減を図ることが難しくなる。
【００４６】
これに対し、本実施の形態１のパワーＭＩＳＦＥＴＱ1によれば、低濃度ｎ型不純物拡散領域３２、オフセット領域３８および高濃度ｎ型不純物拡散領域４０の大半を、電子の移動度が高い歪シリコン層２３および歪シリコン層３５内に形成できることから、電子の移動度の向上によるシート抵抗の大幅な低減を図ることができる。したがって、シート抵抗を低減できることから、パワーＭＩＳＦＥＴＱ1のオン抵抗を低減でき、ひいてはこのパワーＭＩＳＦＥＴＱ1を使用した電力増幅器の効率を向上させることができる。
【００４７】
また、本実施の形態１のパワーＭＩＳＦＥＴＱ1は、ゲート電極３０と高濃度ｎ型不純物拡散領域４０との間に介在するドレイン低濃度領域を二重構造とし、ゲート電極３０に最も近い低濃度ｎ型不純物拡散領域３２の不純物濃度を相対的に低くし、ゲート電極３０から離間したオフセット領域３８の不純物濃度を相対的に高くした構造をしている。
【００４８】
この構造により、ゲート電極３０とドレイン領域との間で空乏層が広がるようになる結果、ゲート電極３０と低濃度ｎ型不純物拡散領域３２との間に形成される帰還容量は小さくなる。また、オフセット領域３８の不純物濃度が相対的に高いことから、パワーＭＩＳＦＥＴＱ1のオン抵抗も小さくなる一方で、オフセット領域３８はゲート電極３０から離間した位置に形成されているため、帰還容量に及ぼす影響はわずかである。したがって、本実施の形態１のパワーＭＩＳＦＥＴＱ1によれば、帰還容量とオン抵抗をともに小さくすることができるので、電力増幅器の効率をさらに向上させることができる。
【００４９】
また、本実施の形態１のパワーＭＩＳＦＥＴＱ1は、ｐ型ウェル２６とドレイン領域との接合領域が小さくなっている。すなわち、ｐ型ウェル２６とドレイン領域との接合は、ｐ型ウェル２６と不純物濃度の低い低濃度ｎ型不純物拡散領域３２との間だけで行なわれている。したがって、本実施の形態１のパワーＭＩＳＦＥＴＱ1によれば、ｐ型ウェル２６とドレイン領域との間のｐｎ接合耐圧を向上させることができる。
【００５０】
次に、図３に示すように、パワーＭＩＳＦＥＴＱ1の上部には、層間絶縁膜となる酸化シリコン膜４１が形成されており、この酸化シリコン膜４１にはコンタクトホール４２が形成されている。コンタクトホール４２には、チタン／窒化チタン膜４３ａおよびタングステン膜４３ｂが埋め込まれており、プラグ４４が形成されている。プラグ４４上にはチタン／窒化チタン膜４５ａ、アルミニウム膜４５ｂおよびチタン／窒化チタン膜４５ｃよりなる配線４６が形成されている。例えば、このプラグ４４と配線４６により、パワーＭＩＳＦＥＴＱ１のソース領域の一部となる高濃度ｎ型不純物拡散領域３９と導通領域２５が電気接続されている。
【００５１】
次に、本実施の形態１のパワーＭＩＳＦＥＴＱ1において、ドレイン領域上にだけ歪シリコン層３５を形成した理由について説明する。低濃度ｎ型不純物拡散領域３２、オフセット領域３８および高濃度ｎ型不純物拡散領域４０の大半を歪シリコン層内に形成する方法としては、シリコン−ゲルマニウム層２２上に形成されている歪シリコン層２３の厚さを単純に厚くすることが考えられる。
【００５２】
しかし、この場合、歪シリコン層２３内に欠陥が発生しリーク電流が増加するとともに欠陥による電子の移動度低下を招く問題点があることを見出した。つまり、欠陥を形成せずに成長できる歪シリコン層２３の厚みには、上限（臨界膜厚）があり、この上限を超えた厚みの歪シリコン層を形成する場合、応力が強くなるため欠陥が発生する。
【００５３】
ところが、実験の結果、歪シリコン層を微細な島領域に成長させた場合、より広い島領域あるいは半導体基板の全面に歪シリコン層を成長させた場合よりも欠陥が発生しにくいことが判明した。このように微細な領域に歪シリコン層を成長させる場合に欠陥が発生しにくくなるのは、成長領域の下層にある下地が局所的に歪んで、成長した歪シリコン層の応力が緩和されやすくなるためであると考えられる。すなわち、例えば選択エピタキシャル成長により、ドレイン形成領域上の歪シリコン層だけを厚くした場合、半導体基板の全面に歪シリコン層を同じ厚さだけ成長させる場合に比べて欠陥が発生しにくく、欠陥に起因するリーク電流が少なくなる。このような理由から、本実施の形態１のパワーＭＩＳＦＥＴＱ1では、ドレイン形成領域上にだけ歪シリコン層３５を形成しているのである。特に、本実施の形態１ではソース形成領域上にも歪シリコン層３５を形成していないため、歪シリコン層３５の成長領域を狭めることができ、歪シリコン層３５内の欠陥の発生をさらに抑制することができる。
【００５４】
具体的に、歪シリコン層を成長させる領域の広さと欠陥の発生を生ずることなく歪シリコン層を形成できる膜厚の上限（臨界膜厚）との関係を図４に示す。図４において、横軸は、一辺の長さが５０μｍで他方の長さを成長領域幅とした長方形状の領域の広さを示したものである。例えば、横軸の値（成長領域幅）が１μｍの場合は、５０μｍ×１μｍの面積に歪シリコン層を成長させる場合を示しており、横軸の値が１０００μｍの場合は、５０μｍ×１０００μｍの面積に歪シリコン層を成長させる場合を示している。縦軸は、欠陥が発生せずに形成できる歪シリコン層の臨界膜厚を示したものである。
【００５５】
図４を見てわかるように、成長領域幅が１０００μｍの場合、歪シリコン層の臨界膜厚は、約３５ｎｍである。これに対し、パワーＭＩＳＦＥＴＱ1のドレイン領域の幅に近い３μｍの場合、歪シリコン層の臨界膜厚は約８０ｎｍにもなることがわかる。したがって、本実施の形態１のようにドレイン形成領域上にだけ歪シリコン層３５を成長させることで、欠陥を生ずることなく約３０ｎｍの歪シリコン層２３上に約４０ｎｍの歪シリコン層３５を形成することができる。この結果、ドレイン領域を形成する低濃度ｎ型不純物拡散領域３２、オフセット領域３８および高濃度ｎ型不純物拡散領域４０の大半を、欠陥がなく高移動度の歪シリコン層２３および歪シリコン層３５に形成することができるので、リーク電流を増加させることなく、ドレイン領域のシート抵抗を低減することができる。
【００５６】
本実施の形態１におけるシート抵抗の低減の度合いは以下に示すように見積もることができる。図５は、歪のない通常のシリコン層にオフセット領域（ドレイン低濃度領域の一部）を形成した場合における不純物プロファイルおよび電子の移動度を示したものであり、図６は、シリコン−ゲルマニウム層とシリコン−ゲルマニウム層上に形成された約３０ｎｍの歪シリコン層とにオフセット領域を形成した場合における不純物プロファイルおよび電子の移動度を示している。また、図７は、本実施の形態１であり、シリコン−ゲルマニウム層と、シリコン−ゲルマニウム層上に形成された約３０ｎｍの歪シリコン層と、この約３０ｎｍの歪シリコン層上に形成された約４０ｎｍの歪シリコン層とにオフセット領域を形成した場合における不純物プロファイルおよび電子の移動度を示している。
【００５７】
図５、図６および図７において、横軸は、表面からの深さを示したものであり、単位はｎｍである。縦軸のうち左側の軸は、通常のシリコン層における電子の移動度を１とした場合の相対的な移動度を示すとともに、縦軸のうち右側の軸はオフセット領域におけるｎ型不純物濃度を示している。
【００５８】
まず、図５において、オフセット領域は、歪のないシリコン層に形成されるため、このオフセット領域における電子の移動度は１である。また、オフセット領域におけるｎ型不純物濃度は、深さ０ｎｍから深くなるにしたがって次第に上昇していき、深さ約４０ｎｍ付近でｎ型不純物濃度は、１．０×１０18ｃｍ-3を超え、ピークに達する。そして深さ約４０ｎｍからさらに深さが深くなるにつれて、ｎ型不純物濃度は低くなっていき、約１００ｎｍの深さで０．１×１０18ｃｍ-3以下になる。したがって、オフセット領域は深さ約１００ｎｍ付近まで形成されているといえる。このとき、オフセット領域のシート抵抗は、（ｎ型不純物濃度×電子の移動度）の深さ方向の積分値の逆数に比例するため、この式に基づいてシート抵抗を計算すると１．６ｋΩ／□となる。
【００５９】
次に、図６において、オフセット領域の不純物プロファイルは図５に示した場合と同様であり、オフセット領域は深さ約１００ｎｍの深さまで形成されている。このオフセット領域において、深さ０ｎｍから深さ約３０ｎｍまでは、歪シリコン層が形成されているため、この深さまでの電子の移動度は約２となるが、深さ３０ｎｍより深い場所にはシリコン−ゲルマニウム層が形成されているため、深さ３０ｎｍ以上において、電子の移動度は、通常のシリコン層よりも低く１より小さくなる。ｎ型不純物濃度のピークは、深さ約４０ｎｍ付近にあるので、ｎ型不純物の半分以上がシリコン−ゲルマニウム層内にあることになる。このとき、上記した式に基づいてシート抵抗を計算すると、１．５ｋΩ／□となる。したがって、シリコン−ゲルマニウム層上に約３０ｎｍの歪シリコン層を設けたとしても、オフセット領域の半分以上がシリコン−ゲルマニウム層に形成されるため、オフセット領域全体の移動度は、思ったほど向上していないことがわかる。
【００６０】
次に、図７において、オフセット領域の不純物プロファイルは、図５および図６に示した場合と同様であり、オフセット領域は、深さ約１００ｎｍの深さまで形成されている。本実施の形態１の場合、深さ０ｎｍから深さ７０ｎｍまでは、歪シリコン層が形成されているため、この深さまでの電子の移動度は約２である。これに対し、深さ７０ｎｍより深い場所には、シリコン−ゲルマニウム層が形成されているため、深さ７０ｎｍ以上において、電子の移動度は１より小さくなる。ｎ型不純物濃度のピークは、深さ約４０ｎｍ付近にあるので、このピークは歪シリコン層内にあることになる。図７を見て分かるように、深さ０ｎｍから深さ７０ｎｍまでは歪シリコン層が形成されているため、ｎ型不純物の大半（約８割以上）が、移動度の高い歪シリコン層内にあることがわかる。したがって、シート抵抗は低減されることが予想される。具体的に上記した式に基づいて計算してみると、シート抵抗は０．９ｋΩ／□となる。このように、本実施の形態１ではオフセット領域の大半を歪シリコン層内に形成することができるため、図６に示した場合に比べてシート抵抗を低減することができる。具体的には、図６に示した場合に比べてシート抵抗を約４０％低減することができる。これにより、パワーＭＩＳＦＥＴＱ1のオン抵抗を約３０％低減でき、電力増幅器の効率が約５％向上する。
【００６１】
ここで、オフセット領域の大半が歪シリコン層内に入っている場合を具体的に例示すると、以下のような場合が該当する。例えば、図７に示したように本実施の形態１では、歪シリコン層が深さ約７０ｎｍまで形成されており、不純物濃度のピークが深さ約４０ｎｍに存在する。このことから、オフセット領域の不純物プロファイルにおいて、不純物濃度のピークが歪シリコン層内にある場合をオフセット領域の大半が歪シリコン層内に入っている場合の一例として挙げることができる。
【００６２】
また、図７に示したように本実施の形態１では、約８０％以上の不純物が歪シリコン層内に存在する。このことから、約８０％以上の不純物が歪シリコン層内に存在することが望ましい。しかし、上記した不純物濃度のピークが歪シリコン層にあることをオフセット領域の大半が歪シリコン層内に入っている場合の一例として挙げている。この不純物濃度のピークが歪シリコン層にあるということを、不純物濃度がピークに対して概ね対称になっていることを考慮して別の言い方をすれば、１/２以上の不純物が歪シリコン層にあるということができる。したがって、オフセット領域内にある不純物の１/２以上が歪シリコン層にある場合を、オフセット領域の大半が歪シリコン層内に入っている場合の一例として挙げることができる。
【００６３】
また、図７に示したように本実施の形態１では、オフセット領域の厚みが約１００ｎｍであるのに対し、歪シリコン層の厚さが約７０ｎｍである。このことから、オフセット領域の厚みの１／２の位置（深さ５０ｎｍ）が歪シリコン層内にある場合を、オフセット領域の大半が歪シリコン層内に入っている場合の一例として挙げることができる。
【００６４】
次に、本実施の形態１におけるパワーＭＩＳＦＥＴＱ1の製造方法について図面を参照しながら説明する。
【００６５】
まず、図８に示すように、ｐ型単結晶シリコンからなる半導体基板２０の主面上にエピタキシャル成長法を使用して、ｐ型不純物を相対的に高濃度に導入したシリコン−ゲルマニウム層２１を形成する。次に、このシリコン−ゲルマニウム層２１上にエピタキシャル成長法を使用して、ｐ型不純物を相対的に低濃度に導入したシリコン−ゲルマニウム層２２を形成する。ここで、シリコン−ゲルマニウム層２１、２２は、例えばシリコン原子の割合が約８５％でゲルマニウム原子の割合が約１５％の割合でできている。
【００６６】
続いて、シリコン−ゲルマニウム層２２上にエピタキシャル成長法を使用して、約３０ｎｍの歪シリコン層２３を形成する。シリコンーゲルマニウム層２２の格子間隔はシリコン層の格子間隔に比べて広くなっている。このことから、シリコン−ゲルマニウム層２２上に形成されたシリコン層は、シリコン−ゲルマニウム層２２の格子間隔に合わせようとするため、引張り応力が発生して歪んだ状態となる。このため、シリコンーゲルマニウム層２２上には歪シリコン層２３が形成されることになる。
【００６７】
次に、図９に示すように、表面とシリコン−ゲルマニウム層２１の導通をとるための導通領域２５を形成する。導通領域２５は、まず、フォトリソグラフィ技術およびエッチング技術を使用して歪シリコン層２３の表面からシリコン−ゲルマニウム層２１に達する孔を形成する。そして、例えばＣＶＤ（Chemical  Vapor  Deposition）法を使用して、この孔を埋め込むようにポリシリコン膜を形成する。このようにして、孔にポリシリコン膜を埋め込んだ導通領域２５を形成できる。
【００６８】
続いて、素子を分離する素子分離領域２４を形成する。素子分離領２４は、まずフォトリソグラフィ技術およびエッチング技術を使用して、素子分離溝を形成する。そして、この素子分離溝の内部を熱酸化法により酸化する。このときの熱処理は、温度を９５０℃にして２０分間行なわれる。次に、素子分離溝および歪シリコン層２３上に、例えば、ＣＶＤ法を使用して酸化シリコン膜を形成した後、ＣＭＰ（Chemical  Mechanical  Polishing）技術を使用して歪シリコン層２３上に形成された酸化シリコン膜を除去して、素子分離溝内にだけ酸化シリコン膜を残す。このようにして、素子分離領域２４を形成できる。
【００６９】
次に、図１０に示すように、フォトリソグラフィ技術およびイオン注入法を使用してｐ型ウェル２６を形成する。ｐ型ウェル２６は、ボロンやフッ化ボロンなどのｐ型不純物を導入することにより形成される。ｐ型不純物を導入した後、導入したｐ型不純物を活性化するために熱処理が行なわれる。この熱処理は、温度を９５０℃にして１０秒間行なわれる。
【００７０】
続いて、歪シリコン層２３の表面をフッ酸で洗浄した後、図１１に示すように、歪シリコン層２３上にゲート絶縁膜２７を形成する。ゲート絶縁膜２７は、例えば酸化シリコン膜よりなり、例えば熱酸化法により形成することができる。ゲート絶縁膜２７は、酸化シリコン膜に代えて窒素を含む酸化シリコン膜である酸窒化膜で形成してもよい。この場合、ゲート絶縁膜２７の界面におけるホットエレクトロンのトラップを低減することができる。また、熱酸化法で形成した酸化シリコン膜上にＣＶＤ法を使用して酸化シリコン膜を形成し、これら２層の酸化シリコン膜でゲート絶縁膜２７を構成してもよい。
【００７１】
次に、ゲート絶縁膜２７上に、順次ポリシリコン膜２８および酸化シリコン膜よりなるキャップ絶縁膜２９を形成する。ポリシリコン膜２８およびキャップ絶縁膜２９は、例えばＣＶＤ法を使用して形成することができる。
【００７２】
続いて、図１２に示すように、フォトリソグラフィ技術およびドライエッチング技術を使用してポリシリコン膜２８をパターニングすることによりゲート電極３０を形成する。その後、フォトリソグラフィ技術およびイオン注入法を使用することにより、ソース領域の一部となるｎ型不純物拡散領域３１を形成する。このｎ型不純物拡散領域３１は、ゲート電極３０に整合して形成される。なお、ｎ型不純物拡散領域３１の形成には、イオン注入法によりｎ型不純物を導入した後、導入したｎ型不純物を活性化するために熱処理が行なわれる。この熱処理は、温度を９５０℃にして１０秒間行なわれる。
【００７３】
次に、図１３に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、ドレイン領域の一部となる低濃度ｎ型不純物拡散領域３２を形成する。この低濃度ｎ型不純物拡散領域３２は、ゲート電極３０に整合して形成される。なお、低濃度ｎ型不純物拡散領域３２の形成には、イオン注入法によりｎ型不純物を導入した後、導入したｎ型不純物を活性化するために熱処理が行なわれる。なお、ｎ型不純物は、歪シリコン層２３の下層にあるシリコン−ゲルマニウム層２２にまで達するが、シリコン−ゲルマニウム層２２に導入されるｎ型不純物は、歪シリコン層２３に導入される量に比べて僅かなため、低濃度ｎ型不純物拡散領域３２は、歪シリコン層２３内に形成されているように図示している。
【００７４】
続いて、図１４に示すように、半導体基板２０の主面に露出したゲート絶縁膜２７を除去した後、図１５に示すように、酸化シリコン膜３３および窒化シリコン膜３４を順次、半導体基板２０の主面上に形成する。この酸化シリコン膜３３および窒化シリコン膜３４は、例えばＣＶＤ法を使用して形成することができる。
【００７５】
次に、図１６に示すように、フォトリソグラフィ技術および異方性ドライエッチング技術を使用して窒化シリコン膜３４のパターニングを行なう。パターニングは、ドレイン形成領域の概ね全領域上を開口するように行なわれる。このとき、窒化シリコン膜３４のエッチングは、異方性ドライエッチングであるため、ゲート電極３０の側壁には窒化シリコン膜３４が残る。そして、パターニングした窒化シリコン膜３４をマスクにしたウェットエッチングにより、ドレイン形成領域上に形成されている酸化シリコン膜３３を除去する。その後、パターニングした窒化シリコン膜３４をウェットエッチングで除去して、図１７に示すような状態となる。
【００７６】
ここで、ゲート電極３０の側壁に酸化シリコン膜３３を残しつつ、ドレイン形成領域上に形成されている酸化シリコン膜３３をエッチングする方法として、パターニングした窒化シリコン膜３４をマスクとしたウェットエッチングにより行なう例を示したが、これには以下に示す利点がある。
【００７７】
ゲート電極３０の側壁に酸化シリコン膜３３を残しつつ、ドレイン形成領域上に形成されている酸化シリコン膜３３を除去する方法として、パターニングした窒化シリコン膜３４を使用せず、酸化シリコン膜３３上にパターニングしたレジスト膜を形成した後、酸化シリコン膜３３を直接異方性ドライエッチングする方法が考えられる。すなわち、酸化シリコン膜３３を異方性ドライエッチングすることにより、ゲート電極の側壁に酸化シリコン膜３３を残しつつ、ドレイン形成領域上に形成されている酸化シリコン膜３３を除去する方法である。しかし、この方法では、ドライエッチングでドレイン形成領域上の酸化シリコン膜３３を除去しているため、下層にある歪シリコン層２３（低濃度ｎ型不純物拡散領域３２）にダメージを与えてしまう。
【００７８】
これに対し、本実施の形態１では、パターニングした窒化シリコン膜３４をマスクとしたウェットエッチングにより、ドレイン形成領域上の酸化シリコン膜３３を除去している。すなわち、本実施の形態１では、ウェットエッチングを使用してドレイン形成領域上の酸化シリコン膜３３を除去しているため、ドライエッチングのように下層にある歪シリコン層２３へダメージを与えることを抑制できる利点がある。
【００７９】
続いて、図１８に示すように、エピタキシャル成長法を使用して、ドレイン形成領域の歪シリコン層２３（低濃度ｎ型不純物拡散領域３２になっている）上に約４０ｎｍの歪シリコン層３５を選択的に形成する。すなわち、歪を有する歪シリコン層２３上にシリコン層を形成するため、このシリコン層も歪を有することになる。このようにエピタキシャル成長法を使用すれば、露出した歪シリコン層２３（低濃度ｎ型不純物拡散領域３２）上にだけ選択的に歪シリコン層３５を形成することができる。
【００８０】
歪シリコン層３５の形成領域は、半導体基板２０の全面ではなくドレイン形成領域上だけであり、その面積は狭くなっている。したがって、前述したように欠陥を形成せずに成長できる歪シリコン層の厚みは、半導体基板２０の全面に成長させる場合に比べて厚くすることができる。ドレイン形成領域程度の面積に形成できる歪シリコン層の臨界膜厚は、約８０ｎｍである。今の場合、ドレイン形成領域においては、下層の歪シリコン層２３とこの歪シリコン層２３上に形成される歪シリコン層３５の膜厚を合わせても約７０ｎｍである。したがって、ドレイン形成領域上に形成される歪シリコン層（歪シリコン層２３と歪シリコン層３５）の厚みは、臨界膜厚以下であるため、欠陥の発生を抑制した歪シリコン層３５を形成することができる。
【００８１】
ここで、本実施の形態１では、歪シリコン層２３の厚みが約３０ｎｍである一方、この歪シリコン層２３上に形成する歪シリコン層３５の厚みは約４０ｎｍである。したがって、歪シリコン層２３の厚みに比べて、選択エピタキシャル成長させる歪シリコン層３５の厚みが厚くなっている。これは、最初の歪シリコン層２３の厚みを厚くしておくと欠陥が発生しやすいためである。すなわち、最初の歪シリコン層２３は、半導体基板２０の主面の全面に形成されるため臨界膜厚が薄く、歪シリコン層２３の厚みを厚くすると欠陥が発生しやすくなるためである。なお、ゲート電極３０の側壁には酸化シリコン膜３３が形成されているため、シリコンは成長しない。
【００８２】
続いて、図１９に示すように、半導体基板２０の主面上に、例えばＣＶＤ法を使用して酸化シリコン膜を形成した後、この酸化シリコン膜に対して異方性ドライエッチングを行なうことにより、ゲート電極３０の側壁にサイドウォール３６を形成する。
【００８３】
次に、図２０に示すように、半導体基板２０の主面上に例えばＣＶＤ法を使用して酸化シリコン膜３７を形成する。その後、フォトリソグラフィ技術およびイオン注入法を使用して、サイドウォール３６に整合したオフセット領域３８を形成する。オフセット領域３８は、リンや砒素などのｎ型不純物を歪シリコン層３５や歪シリコン層２３（低濃度ｎ型不純物拡散領域３２）に導入することにより形成される。そして、導入されたｎ型不純物は、熱処理によって活性化される。なお、ｎ型不純物は、歪シリコン層２３（低濃度ｎ型不純物拡散領域３２）の下層にあるシリコン−ゲルマニウム層２２にまで達するが、シリコン−ゲルマニウム層２２に導入されるｎ型不純物は、歪シリコン層３５や歪シリコン層２３（低濃度ｎ型不純物拡散領域３２）に導入される量に比べて僅かなため、オフセット領域３８は、歪シリコン層３５および歪シリコン層２３（低濃度ｎ型不純物拡散領域３２）内に形成されているように図示している。オフセット領域３８には、低濃度ｎ型不純物拡散領域３２よりも高濃度にｎ型不純物が導入されている。
【００８４】
続いて、図２１に示すように、フォトリソグラフィ技術およびイオン注入法を使用して、ソース領域の一部である高濃度ｎ型不純物拡散領域３９およびドレイン領域の一部である高濃度ｎ型不純物拡散領域４０を形成する。高濃度ｎ型不純物拡散領域３９は、ｎ型不純物拡散領域３１に比べて高濃度にｎ型不純物が導入されており、高濃度ｎ型不純物拡散領域４０は、オフセット領域３８に比べて高濃度にｎ型不純物が導入されている。導入されたｎ型不純物は、熱処理によって活性化される。このときの熱処理は、例えば温度９５０℃を１０秒間加えることにより行なわれる。
【００８５】
なお、高濃度ｎ型不純物拡散領域４０において、ｎ型不純物は、歪シリコン層２３（低濃度ｎ型不純物拡散領域３２）の下層にあるシリコン−ゲルマニウム層２２にまで達するが、シリコン−ゲルマニウム層２２に導入されるｎ型不純物は、歪シリコン層３５や歪シリコン層２３（低濃度ｎ型不純物拡散領域３２）に導入される量に比べて僅かなため、高濃度ｎ型不純物拡散領域４０は、歪シリコン層３５および歪シリコン層２３（低濃度ｎ型不純物拡散領域３２）内に形成されているように図示している。
【００８６】
次に、図３に示すように、半導体基板２０の主面上に層間絶縁膜となる酸化シリコン膜４１を形成する。酸化シリコン膜４１は、例えばＣＶＤ法を使用して形成することができる。なお、図２１において形成されていた酸化シリコン膜３７は、層間絶縁膜となる酸化シリコン膜４１と同じ材料であるため、図３においては省略している。
【００８７】
続いて、フォトリソグラフィ技術およびエッチング技術を使用して、酸化シリコン膜４１にコンタクトホール４２を形成する。そして、形成したコンタクトホール４２の底面および内壁を含む酸化シリコン膜４１上にチタン／窒化チタン膜４３ａを形成する。チタン／窒化チタン膜４３ａは、チタン膜と窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このチタン／窒化チタン膜４３ａは、例えば、後の工程で埋め込む膜の材料であるタングステンがシリコン中へ拡散するのを防止する、いわゆるバリア性を有する。
【００８８】
次に、コンタクトホール４２を埋め込むように、半導体基板２０の主面の全面にタングステン膜４３ｂを形成する。このタングステン膜４３ｂは、例えばＣＶＤ法を使用して形成することができる。そして、酸化シリコン膜４１上に形成された不要なチタン／窒化チタン膜４３ａおよびタングステン膜４３ｂを例えばＣＭＰ法を除去することにより、プラグ４４を形成することができる。
【００８９】
続いて、酸化シリコン膜４１およびプラグ４４上にチタン／窒化チタン膜４５ａ、アルミニウム膜４５ｂ、チタン／窒化チタン膜４５ｃを順次、形成する。これらの膜は、例えばスパッタリング法を使用することにより形成することができる。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、これらの膜のパターニングを行い、配線４６を形成する。さらに、配線４６の上層に配線を形成するが、ここでの説明は省略する。
【００９０】
このように本実施の形態１によれば、ドレイン領域を構成する低濃度ｎ型不純物拡散領域３２、オフセット領域３８および高濃度ｎ型不純物拡散領域４０の大半を、電子の移動度が高い歪シリコン層２３および歪シリコン層３５内に形成できることから、電子の移動度の向上によるシート抵抗の大幅な低減を図ることができる。したがって、シート抵抗を低減できることから、パワーＭＩＳＦＥＴＱ1のオン抵抗を低減でき、ひいてはこのパワーＭＩＳＦＥＴＱ1を使用した電力増幅器の効率を向上させることができる。
【００９１】
また、歪シリコン層３５内の欠陥は、成長領域の広さに影響を受けることを説明したが、この歪シリコン層３５内の欠陥は、さらに歪シリコン層３５の成長後に行なわれる熱処理工程によっても影響を受ける。すなわち、歪シリコン層３５の成長後に行なわれる熱処理の温度が高く、また熱処理の時間が長いほど欠陥の発生確率が高くなる。
【００９２】
本実施の形態１では、歪シリコン層３５をエピタキシャル成長法によって形成しているが、その形成工程は、素子分離溝２４を形成する工程、ｐ型ウェル２６を形成する工程およびゲート電極３０を形成する工程よりも後の工程で行なわれている。このため、素子分離溝２４を形成する工程、ｐ型ウェル２６を形成する工程およびゲート電極３０を形成する工程で行なわれる熱処理が歪シリコン層３５に影響を与えることはない。したがって、本実施の形態１によれば、歪シリコン層３５内における欠陥の発生確率をさらに小さくすることができる。また、ゲート電極３０を形成した後に歪シリコン層３５を形成しているので、ゲート電極３０をマスクにして歪シリコン層３５を形成することができる。
【００９３】
（実施の形態２）
前記実施の形態１では、低濃度ｎ型不純物拡散領域３２を形成した後に、歪シリコン層３５を形成する例について説明したが、本実施の形態２では、歪シリコン層３５を形成した後に、低濃度ｎ型不純物拡散領域３２を形成する方法について説明する。
【００９４】
図８から図１２までは、前記実施の形態１と同様である。続いて、図２２に示すように、半導体基板２０の主面上に露出したゲート絶縁膜２７を除去する。そして、半導体基板２０の主面上に酸化シリコン膜３３および窒化シリコン膜３４を順次形成した後、フォトリソグラフィ技術および異方性ドライエッチング技術を使用して、図２３に示すように窒化シリコン膜３４をパターニングする。パターニングは、ゲート電極３０の側壁に窒化シリコン膜３４を残しつつ、ドレイン形成領域上の窒化シリコン膜３４を除去するように行なう。
【００９５】
次に、パターニングした窒化シリコン膜３４をマスクにして、ドレイン形成領域上にある酸化シリコン膜３３をウェットエッチングで除去することにより、ドレイン形成領域上の歪シリコン層２３を露出させる。そして、パターニングした窒化シリコン膜３４を除去した後、図２４に示すように、ドレイン形成領域上に露出した歪シリコン層２３上に約４０ｎｍの歪シリコン層３５を選択的に形成する。この歪シリコン層３５は、例えば選択エピタキシャル成長法によって形成することができる。
【００９６】
続いて、図２５に示すように、フォトリソグラフィ技術およびイオン注入法を使用して歪シリコン層２３および歪シリコン層３５にわたる低濃度ｎ型不純物拡散領域３２を形成する。低濃度ｎ型不純物拡散領域３２は、歪シリコン層２３および歪シリコン層３５にｎ型不純物を導入することにより形成される。その後、導入した不純物を活性化するため、熱処理が行なわれる。
【００９７】
ここで、前記実施の形態１では、図１８に示すように歪シリコン層２３に低濃度ｎ型不純物拡散領域３２を形成した後に、この低濃度ｎ型不純物拡散領域３２上に歪シリコン層３５を形成している。これに対し、本実施の形態２では、歪シリコン層２３上に、エピタキシャル成長法を使用して歪シリコン層３５を形成した後に、低濃度ｎ型不純物拡散領域３２を形成している。したがって、本実施の形態２では、前記実施の形態１と比較して歪シリコン層３５の選択成長時において、下地の歪シリコン層２３がより低濃度であるため、下地のクリーン化が容易でより欠陥の少ない歪シリコン層３５を形成することができる。すなわち、歪シリコン層３５を歪シリコン層２３上に選択成長させる前に、歪シリコン層２３の表面を洗浄するが、下地である歪シリコン層２３に不純物がより多く導入されていると、洗浄時に酸素原子や炭素原子が付着しやすくなる。そして、このような異物が付着した状態で歪シリコン層３５を成長させると、欠陥が発生しやすくなる。このことから、歪シリコン層３５を形成した後に、低濃度ｎ型不純物拡散領域３２を形成する本実施の形態２は、低濃度ｎ型不純物拡散領域３２を形成した後に、歪シリコン層３５を形成する前記実施の形態１に比べて欠陥の発生を抑制することができる。
【００９８】
次に、図２５に示すように、半導体基板２０の主面上に酸化シリコン膜を形成した後、この酸化シリコン膜に対して異方性ドライエッチングをすることにより、ゲート電極３０の側壁にサイドウォール３６を形成する。そして、半導体基板２０の主面上に酸化シリコン膜３７を形成する。
【００９９】
続いて、図２６に示すように、フォトリソグラフィ技術およびイオン注入法を使用してオフセット領域３８を形成する。このオフセット領域３８の大半は、歪シリコン層２３および歪シリコン層３５に形成される。また、オフセット領域に導入される不純物濃度は、低濃度ｎ型不純物拡散領域３２に比べて高くなっている。そして、導入されているｎ型不純物を活性化するため、熱処理が行なわれる。
【０１００】
次に、図２７に示すように、フォトリソグラフィ技術およびイオン注入法を使用して、ｎ型不純物拡散領域３１の外側にソース領域の一部となる高濃度ｎ型不純物拡散領域３９を形成するとともに、オフセット領域３８の外側にドレイン領域の一部となる高濃度ｎ型不純物拡散領域４０を形成する。このとき、高濃度ｎ型不純物拡散領域４０の大半は歪シリコン層２３および歪シリコン層３５に形成される。
【０１０１】
高濃度ｎ型不純物拡散領域３９にはｎ型不純物拡散領域３１に比べて高濃度にｎ型不純物が導入されている。また、高濃度ｎ型不純物拡散領域４０には、オフセット領域３８に比べて高濃度にｎ型不純物が導入されている。その後、高濃度ｎ型不純物拡散領域３９、４０に導入されているｎ型不純物を活性化するため、熱処理が行なわれる。
【０１０２】
以降の工程は、前記実施の形態１と同様の工程を経ることにより図３に示すようなプラグ４４および配線４６を形成する。このようにして、前記実施の形態１と同様の効果を奏するパワーＭＩＳＦＥＴＱ1を形成することができる。
【０１０３】
（実施の形態３）
前記実施の形態１では、ゲート電極３０の側壁にサイドウォール３６を形成する例を示したが、本実施の形態３ではゲート電極３０の側壁にサイドウォール３６を形成しない例について説明する。
【０１０４】
図８から図１２までは前記実施の形態１と同様である。続いて、半導体基板２０の主面上に露出したゲート絶縁膜２７を除去する。そして、半導体基板２０の主面上に酸化シリコン膜３３および窒化シリコン膜３４を順次形成した後、フォトリソグラフィ技術および異方性ドライエッチング技術を使用して、図２８に示すように窒化シリコン膜３４をパターニングする。パターニングは、ゲート電極３０の側壁に窒化シリコン膜３４を残しつつ、ドレイン形成領域上の窒化シリコン膜３４を除去するように行なう。
【０１０５】
次に、パターニングした窒化シリコン膜３４をマスクにして、ドレイン形成領域上にある酸化シリコン膜３３をウェットエッチングで除去することにより、ドレイン形成領域上の歪シリコン層２３を露出させる。そして、パターニングした窒化シリコン膜３４を除去した後、図２９に示すように、ドレイン形成領域上に露出した歪シリコン層２３上に約４０ｎｍの歪シリコン層３５を選択的に形成する。この歪シリコン層３５は、例えば選択エピタキシャル成長法によって形成することができる。
【０１０６】
続いて、図３０に示すように、半導体基板２０の主面上に酸化シリコン膜３７を形成した後、フォトリソグラフィ技術およびイオン注入法を使用してオフセット領域３８を形成する。オフセット領域３８は、ｎ型不純物を導入することにより形成される。このとき、オフセット領域３８の大半は歪シリコン層３５に形成される。その後、導入した不純物を活性化するため、熱処理が行なわれる。
【０１０７】
次に、図３１に示すように、フォトリソグラフィ技術およびイオン注入法を使用して、ｎ型不純物拡散領域３１の外側にソース領域の一部となる高濃度ｎ型不純物拡散領域３９を形成するとともに、オフセット領域３８の外側にドレイン領域の一部となる高濃度ｎ型不純物拡散領域４０を形成する。このとき、高濃度ｎ型不純物拡散領域４０の大半は、歪シリコン層２３および歪シリコン層３５に形成される。その後、高濃度ｎ型不純物拡散領域３９、４０に導入されているｎ型不純物を活性化するため、熱処理が行なわれる。
【０１０８】
以降の工程は、前記実施の形態１と同様の工程を経ることにより図３２に示すようなプラグ４４および配線４６を形成する。このようにして、ゲート電極３０の側壁にサイドウォールを形成しないパワーＭＩＳＦＥＴＱ2を形成することができる。
【０１０９】
前記実施の形態１ではドレイン低濃度領域を、低濃度ｎ型不純物拡散領域３２とオフセット領域３８から構成される二重構造をしていたが、本実施の形態３では、ドレイン低濃度領域をオフセット領域３８だけから構成されるようにしている。このため、サイドウォール３６を形成する必要がなくなり、パワーＭＩＳＦＥＴＱ2の製造工程を前記実施の形態１に比べて簡素化することができる。
【０１１０】
また、前記実施の形態１と同様に、オフセット領域３８および高濃度ｎ型不純物拡散領域４０の大半を、電子の移動度が高い歪シリコン層２３および歪シリコン層３５内に形成できることから、電子の移動度の向上によるシート抵抗の大幅な低減を図ることができる。したがって、シート抵抗を低減できることから、パワーＭＩＳＦＥＴＱ2のオン抵抗を低減でき、ひいてはこのパワーＭＩＳＦＥＴＱ2を使用した電力増幅器の効率を向上させることができる。
【０１１１】
（実施の形態４）
前記実施の形態１では、ドレイン形成領域上にだけ歪シリコン層３５を形成する例について説明したが、本実施の形態４では、ドレイン形成領域上およびソース形成領域上に歪シリコン層３５を形成する例について説明する。
【０１１２】
図３３は、本実施の形態４におけるパワーＭＩＳＦＥＴＱ3を主に示した平面図である。この図３３は、前記実施の形態１におけるパワーＭＩＳＦＥＴＱ1の平面図を示した図２とほぼ同様であるため、異なる点について説明する。
【０１１３】
図３３において、図２と異なる点は、ソース領域上にも歪シリコン層３５が形成されている点である。すなわち、図２においては、ゲート電極３０を挟んだ片側（ドレイン領域）だけに歪シリコン層３５が形成されているのに対し、図３３においては、ゲート電極３０を挟んだ両側（ソース領域およびドレイン領域）に斜線を付した歪シリコン層３５が形成されている点が異なる。
【０１１４】
図３４は、図３３のＡ−Ａ線で切断した断面を示す断面図である。この図３４も前記実施の形態１におけるパワーＭＩＳＦＥＴＱ1の断面図を示した図３とほぼ同様である。図３４において、図３と異なる点は、ソース領域上にも歪シリコン層３５が形成されている点であり、この歪シリコン層３５とこの歪シリコン層３５の下層に形成されている歪シリコン層２３内に高濃度ｎ型不純物拡散領域３９の大半が形成されている。
【０１１５】
以下に、本実施の形態４におけるパワーＭＩＳＦＥＴＱ3の製造方法について、図面を参照しながら説明する。
【０１１６】
図８から図１１までは前記実施の形態１と同様である。続いて、フォトリソグラフィ技術およびエッチング技術を使用して、図３５に示すようにゲート電極３０を形成するとともに、半導体基板２０の主面上に露出したゲート絶縁膜２７を除去する。
【０１１７】
次に、半導体基板２０の主面上に酸化シリコン膜３３および窒化シリコン膜３４を順次形成した後、フォトリソグラフィ技術および異方性ドライエッチング技術を使用して、図３６に示すように窒化シリコン膜３４をパターニングする。パターニングは、ゲート電極３０の側壁に窒化シリコン膜３４を残しつつ、ドレイン形成領域上およびソース形成領域上の窒化シリコン膜３４を除去するように行なう。
【０１１８】
続いて、パターニングした窒化シリコン膜３４をマスクにして、ドレイン形成領域上およびソース形成領域上にある酸化シリコン膜３３をウェットエッチングで除去することにより、ドレイン形成領域上およびソース形成領域上の歪シリコン層２３を露出させる。そして、パターニングした窒化シリコン膜３４を除去した後、図３７に示すように、ドレイン形成領域上およびソース形成領域上に露出した歪シリコン層２３上に約４０ｎｍの歪シリコン層３５を選択的に形成する。この歪シリコン層３５は、例えば選択エピタキシャル成長法によって形成することができる。
【０１１９】
ここで、本実施の形態４における窒化シリコン膜３４のパターニングは、上記したようにドレイン形成領域とソース形成領域とを開口するように行なわれる。これは、ソース形成領域とドレイン形成領域の両方に歪シリコン層３５を形成するためである。これに対し、前記実施の形態１における窒化シリコン膜３４のパターニングは、ドレイン形成領域を開口するように行なわれる。すなわち、図１６に示すようにゲート電極３０の中央部からソース形成領域側には窒化シリコン膜３４を残す一方、ゲート電極３０の中央部からドレイン形成領域側は、ゲート電極３０の側壁を除いて窒化シリコン膜３４を除去するようにパターニングする。したがって、前記実施の形態１では、ゲート電極３０に合わせて窒化シリコン膜３４をパターニングする必要があり、高精度なマスクが必要となる。このため、工程が複雑化するおそれがある。
【０１２０】
これに対し、本実施の形態４における窒化シリコン膜３４のパターニングでは、ゲート電極３０の両側ともに開口するものであり、ゲート電極の幅に合わせて窒化シリコン膜３４をパターニングする必要はない。したがって、前記実施の形態１に比べてマスクの精度はそれ程要求されないため、本実施の形態４におけるパワーＭＩＳＦＥＴＱ3の製造工程を簡略化することができる。
【０１２１】
次に、図３８に示すように、半導体基板２０の主面上に酸化シリコン膜４７を形成した後、フォトリソグラフィ技術およびイオン注入法を使用して、ソース領域の一部となるｎ型不純物拡散領域３１およびドレイン領域の一部となる低濃度ｎ型不純物拡散領域３２を形成する。これらｎ型不純物拡散領域３１、低濃度ｎ型不純物拡散領域３２は、ｎ型不純物を導入することにより形成される。このとき、ｎ型不純物拡散領域３１、低濃度ｎ型不純物拡散領域３２の大半は、歪シリコン層２３および歪シリコン層３５に形成される。その後、導入した不純物を活性化するため、熱処理が行なわれる。
【０１２２】
次に、図３９に示すように、半導体基板２０の主面上に酸化シリコン膜を形成した後、この酸化シリコン膜に対して異方性ドライエッチングをすることにより、ゲート電極３０の側壁にサイドウォール３６を形成する。そして、半導体基板２０の主面上に酸化シリコン膜３７を形成する。
【０１２３】
続いて、フォトリソグラフィ技術およびイオン注入法を使用して低濃度ｎ型不純物拡散領域３２の外側にオフセット領域３８を形成する。このとき、オフセット領域３８の大半は、歪シリコン層２３および歪シリコン層３５に形成される。その後、このオフセット領域３８に導入されているｎ型不純物を活性化するため、熱処理が行なわれる。
【０１２４】
次に、図４０に示すように、フォトリソグラフィ技術およびイオン注入法を使用して、ｎ型不純物拡散領域３１の外側にソース領域の一部となる高濃度ｎ型不純物拡散領域３９を形成するとともに、オフセット領域３８の外側にドレイン領域の一部となる高濃度ｎ型不純物拡散領域４０を形成する。このとき、高濃度ｎ型不純物拡散領域３９、４０の大半は、歪シリコン層２３および歪シリコン層３５に形成される。その後、高濃度ｎ型不純物拡散領域３９、４０に導入されているｎ型不純物を活性化するため、熱処理が行なわれる。
【０１２５】
以降の工程は、前記実施の形態１と同様の工程を経ることにより図３４に示すようなプラグ４４および配線４６を形成する。このようにして、ソース領域とドレイン領域に歪シリコン層３５を成長させたパワーＭＩＳＦＥＴＱ3を形成することができる。
【０１２６】
また、前記実施の形態１と同様に、オフセット領域３８および高濃度ｎ型不純物拡散領域４０の大半を、電子の移動度が高い歪シリコン層２３および歪シリコン層３５内に形成できることから、電子の移動度の向上によるシート抵抗の大幅な低減を図ることができる。したがって、シート抵抗を低減できることから、パワーＭＩＳＦＥＴＱ3のオン抵抗を低減でき、ひいてはこのパワーＭＩＳＦＥＴＱ3を使用した電力増幅器の効率を向上させることができる。
【０１２７】
（実施の形態５）
前記実施の形態１では、ドレイン形成領域の概ね全領域上に歪シリコン層３５を形成する例について説明したが、本実施の形態５では、ドレイン形成領域の一部領域上にだけ歪シリコン層３５を形成する例について説明する。
【０１２８】
図４１は、本実施の形態５におけるパワーＭＩＳＦＥＴＱ4を主に示した平面図である。この図４１は、前記実施の形態１におけるパワーＭＩＳＦＥＴＱ1の平面図を示した図２とほぼ同様であるため、異なる点について説明する。
【０１２９】
図４１において、図２と異なる点は、ドレイン領域の一部領域上にだけ歪シリコン層３５が形成されている点である。すなわち、図２においては、ゲート電極３０を挟んだ片側（ドレイン領域）の概ね全領域に歪シリコン層３５が形成されているのに対し、図４１においては、ドレイン領域の一部領域上に斜線を付した歪シリコン層３５が形成されている点が異なる。すなわち、ドレイン領域のうち主にオフセット領域３８に歪シリコン層３５が形成されている点が前記実施の形態１と異なる。
【０１３０】
図４２は、図４１のＡ−Ａ線で切断した断面を示す断面図である。この図４２も前記実施の形態１におけるパワーＭＩＳＦＥＴＱ1の断面図を示した図３とほぼ同様である。図４２において、図３と異なる点は、ドレイン領域のうち主にドレイン低濃度領域（低濃度ｎ型不純物拡散領域２３とオフセット領域３８）にだけ歪シリコン層３５が形成されている点である。つまり、本実施の形態５では、低濃度ｎ型不純物拡散領域２３とオフセット領域３８の大半が歪シリコン層３５に形成されている。
【０１３１】
以下に、本実施の形態５におけるパワーＭＩＳＦＥＴＱ4の製造方法について、図面を参照しながら説明する。
【０１３２】
図８から図１５までは、前記実施の形態１と同様である。続いて、図４３に示すように、フォトリソグラフィ技術およびエッチング技術を使用して窒化シリコン膜３４をパターニングする。パターニングは、ゲート電極３０の側壁に窒化シリコン膜３４を残しつつ、ドレイン形成領域のうちの一部領域上にある窒化シリコン膜３４を除去するように行なわれる。すなわち、ドレイン形成領域のうちゲート電極３０に近い領域（ドレイン低濃度領域となる領域）上を開口する一方、ドレイン形成領域のうちゲート電極３０から離れた領域（ドレイン高濃度領域となる領域）上を開口しないように行なわれる。
【０１３３】
次に、パターニングした窒化シリコン膜３４をマスクにして、ドレイン形成領域の一部領域上にある酸化シリコン膜３３をウェットエッチングで除去することにより、ドレイン形成領域の一部領域上にある歪シリコン層２３（低濃度ｎ型不純物拡散領域３２）を露出させる。そして、パターニングした窒化シリコン膜３４を除去した後、図４４に示すように、ドレイン形成領域の一部領域上に露出した歪シリコン層２３（低濃度ｎ型不純物拡散領域３２）上に約４０ｎｍの歪シリコン層３５を選択的に形成する。この歪シリコン層３５は、例えば選択エピタキシャル成長法によって形成することができる。
【０１３４】
ここで、本実施の形態５ではドレイン形成領域の概ね全領域上ではなくドレイン形成領域の一部領域（ドレイン低濃度領域となる領域）上にだけ歪シリコン層３５を成長させ、ドレイン高濃度領域となる領域には歪シリコン層３５を成長させないようにしている。したがって、ドレイン形成領域の概ね全領域上に歪シリコン層３５を成長させる前記実施の形態１に比べて、歪シリコン層３５の成長領域は狭くなっている。このように歪シリコン層３５の成長領域を狭くすることにより欠陥の少ない歪シリコン層３５を形成することができる。つまり、本実施の形態５によれば、歪シリコン層３５の成長領域を狭くすることにより、歪シリコン層３５内の応力緩和を起こしやすくして、欠陥の少ない歪シリコン層３５を形成できるようにしている。このため、本実施の形態５によれば、欠陥に起因したリーク電流の低減を図ることができる。
【０１３５】
この後の工程は、図１９から図２１に示した前記実施の形態１と同様であり、最終的に図４２に示すように、ドレイン領域のうちドレイン低濃度領域にだけ歪シリコン層３５を形成したＭＩＳＦＥＴＱ4を形成することができる。
【０１３６】
本実施の形態５によれば、オフセット領域３８の大半を、電子の移動度が高い歪シリコン層２３および歪シリコン層３５内に形成できることから、電子の移動度の向上によるシート抵抗の大幅な低減を図ることができる。したがって、シート抵抗を低減できることから、パワーＭＩＳＦＥＴＱ4のオン抵抗を低減でき、ひいてはこのパワーＭＩＳＦＥＴＱ4を使用した電力増幅器の効率を向上させることができる。
【０１３７】
（実施の形態６）
前記実施の形態５では、ドレイン形成領域のうち一部領域上にだけ歪シリコン層３５を形成する例について説明したが、本実施の形態６では、さらに歪シリコン層３５を狭い領域に形成する例について説明する。
【０１３８】
図４５は、本実施の形態６におけるパワーＭＩＳＦＥＴを主に示した平面図である。この図４５は、前記実施の形態５におけるパワーＭＩＳＦＥＴＱ4の平面図を示した図４１とほぼ同様であるため、異なる点について説明する。
【０１３９】
図４５において、図４１と異なる点は、ドレイン領域の一部領域上にだけ歪シリコン層３５が形成されており、さらにゲート電極３０が延在する方向において、複数の領域に歪シリコン層３５が分割されている点である。すなわち、図４１においては、ドレイン領域のうち、主にオフセット領域３８上にだけ一つに連なった歪シリコン層３５が形成されているのに対し、図４５においては、歪シリコン層３５が主にオフセット領域３８上に形成されるとともに、ゲート電極３０が延在する方向において複数の領域に分割されている点が異なる。
【０１４０】
このように、歪シリコン層３５の形成領域を複数の小領域に細分化することにより、前記実施の形態５よりもさらに、歪シリコン層３５内に発生する欠陥を減少させることができる。つまり、歪シリコン層３５をゲート電極３０が延在する方向において細分化しているため、個々の歪シリコン層３５の広さを狭くすることができ、歪シリコン層３５内の応力をより緩和できる。したがって、欠陥の発生確率をさらに減少させることができ、欠陥の発生に起因するリーク電流を低減することができる。
【０１４１】
なお、図４５のＡ−Ａ断面で切断した断面図は、前記実施の形態５で示した図４２と同様である。したがって、本実施の形態６によれば、前記実施の形態５と同様に、オフセット領域３８の大半を、電子の移動度が高い歪シリコン層２３および歪シリコン層３５内に形成できることから、電子の移動度の向上によるシート抵抗の大幅な低減を図ることができる。
【０１４２】
本実施の形態６におけるパワーＭＩＳＦＥＴの製造方法はほとんど前記実施の形態５と同様である。前記実施の形態５と異なる点は、歪シリコン層２３（低濃度ｎ型不純物拡散領域３２）上に歪シリコン層３５を選択成長させる領域をフォトリソグラフィ技術によるパターニングの違いで変化させる点である。すなわち、本実施の形態６では、歪シリコン層３５を成長させるために、歪シリコン層２３（低濃度ｎ型不純物拡散領域３２）を露出させる領域が、ゲート電極３０の延在する方向において複数の分割した領域になるようにパターニングするものである。
【０１４３】
（実施の形態７）
本実施の形態７では、歪シリコン層３５が素子を分離する素子分離領域２４に接しない例について説明する。
【０１４４】
図４６は、本実施の形態６におけるパワーＭＩＳＦＥＴを主に示した平面図である。この図４６は、前記実施の形態５におけるパワーＭＩＳＦＥＴＱ4の平面図を示した図４１とほぼ同様であるため、異なる点について説明する。
【０１４５】
図４６が図４１と異なる点は、斜線を付した歪シリコン層３５の端部がゲート電極３０の延在する方向において、素子分離領域２４と直接接触していない点である。すなわち、素子分離領域２４と歪シリコン層３５との間には酸化シリコン膜３３が形成されており、歪シリコン層３５が、素子分離領域２４に接する領域から成長することを抑制した構造となっている。つまり、ゲート電極３０が延在する方向における歪シリコン層３５の両端部が、素子分離領域２４と直接接しない構造となっている。
【０１４６】
このよう構造をとった理由について説明する。図４７は、図４６のＢ−Ｂ断面で切断した断面図である。図４７に示すように、歪シリコン層２３と素子分離領域２４との間には段差が生じている。これは、素子分離領域２４を形成した後、半導体基板２０の主面上に形成されている酸化シリコン膜を除去する際に同じ材料から構成されている素子分離領域２４の表面がエッチングされたために生じるものである。したがって、図４８に示すように、段差がある状態で歪シリコン層２３と素子分離領域２４の境界近傍から歪シリコン層３５を成長させると、歪シリコン層２３と素子分離領域２４の境界で段差に回り込むような形で歪シリコン層３５が形成される。このように段差に回り込むようにして歪シリコン層３５が成長すると、内部の応力によって欠陥が発生しやすい。したがって、このような欠陥の発生を抑制するため、本実施の形態７では、図４７に示すように、歪シリコン層２３と素子分離領域２４との間に酸化シリコン膜３３を形成し、段差部分から歪シリコン層３５が形成されないようにしているのである。このため、本実施の形態７では、欠陥の少ない歪シリコン層３５を形成することができ、欠陥に起因するリーク電流の発生を低減することができる。
【０１４７】
なお、図４６のＡ−Ａ断面で切断した断面図は、前記実施の形態５で示した図４２と同様である。したがって、本実施の形態６によれば、前記実施の形態５と同様に、オフセット領域３８の大半を、電子の移動度が高い歪シリコン層２３および歪シリコン層３５内に形成できることから、電子の移動度の向上によるシート抵抗の大幅な低減を図ることができる。
【０１４８】
本実施の形態７におけるパワーＭＩＳＦＥＴの製造方法はほとんど前記実施の形態５と同様である。前記実施の形態５と異なる点は、歪シリコン層２３（低濃度ｎ型不純物拡散領域３２）上に歪シリコン層３５を選択成長させる領域をフォトリソグラフィ技術によるパターニングの違いで変化させる点である。すなわち、図４７に示すように、歪シリコン層２３上および素子分離領域２４上に酸化シリコン膜３３を形成し、この酸化シリコン膜３３をパターニングして、ドレイン領域側の歪シリコン層２３の領域うち、素子分離領域２４に接する領域近傍上に形成された酸化シリコン膜３３を残す一方で、ドレイン形成領域の一部領域上に形成されている酸化シリコン膜３３を除去する。そして、酸化シリコン膜３３を除去して歪シリコン層２３が露出した領域に選択的に歪シリコン層３５を成長させるものである。その後は、前記実施の形態５と同様の工程を経ることにより、歪シリコン層３５が素子を分離する素子分離領域２４に接しないパワーＭＩＳＦＥＴを形成することができる。
【０１４９】
なお、前記実施の形態５と同様に、本実施の形態７においても歪シリコン層３５が成長している領域は、ドレイン低濃度領域（主にオフセット領域３８）である。したがって、素子分離領域２４と接するドレイン低濃度領域の端部には、歪シリコン層３５が形成されていないといえる。
【０１５０】
上記したように本実施の形態７において歪シリコン層３５を選択成長させる領域は、ドレイン低濃度領域（主にオフセット領域３８）となる領域であったが、例えば図４９に示すように、歪シリコン層３５を選択成長させる領域をドレイン低濃度領域となる領域だけでなくドレイン高濃度領域（高濃度ｎ型不純物拡散領域４０）となる領域にも形成する場合にも、本実施の形態７を適用することができる。この場合、図４９に示すように、素子分離領域２４に接するドレイン高濃度領域の端部においても、酸化シリコン膜３３が形成されているため、ドレイン高濃度領域の端部と素子分離領域２４が直接接しないようになっている。言い換えれば、素子分離領域２４と接するドレイン高濃度領域の端部には、歪シリコン層３５が形成されないようになっている。
【０１５１】
（実施の形態８）
本実施の形態８では、ソース領域およびドレイン領域を形成した後に、歪シリコン層３５を成長させる方法について説明する。
【０１５２】
図８から図１３までは前記実施の形態１と同様である。続いて、図５０に示すように、フォトリソグラフィ技術およびイオン注入法を使用して、ソース領域の一部となる高濃度ｎ型不純物拡散領域３９およびドレイン領域の一部となる高濃度ｎ型不純物拡散領域４０を形成する。高濃度ｎ型不純物拡散領域３９、４０には、ｎ型不純物が導入されており、このｎ型不純物を活性化するために熱処理が行なわれる。
【０１５３】
次に、半導体基板２０の主面上に酸化シリコン膜３３および窒化シリコン膜３４を順次形成した後、フォトリソグラフィ技術および異方性ドライエッチング技術を使用して、図５１に示すように窒化シリコン膜３４をパターニングする。パターニングは、ゲート電極３０の側壁に窒化シリコン膜３４を残しつつ、ドレイン形成領域のうちドレイン低濃度領域となる領域上に形成されている窒化シリコン膜３４を除去するように行なう。
【０１５４】
続いて、パターニングした窒化シリコン膜３４をマスクにして、ドレイン低濃度領域となる領域にある酸化シリコン膜３３をウェットエッチングで除去する。これにより、ドレイン低濃度領域となる領域の歪シリコン層２３を露出させる。そして、図５２に示すように、パターニングした窒化シリコン膜３４を除去した後、図５３に示すように、ドレイン低濃度領域となる領域に露出した歪シリコン層２３上に、ｎ型不純物であるリンを１．０×１０18ｃｍ-3程度添加した歪シリコン層３５を選択的に約４０ｎｍ形成する。この歪シリコン層３５は、例えば温度を約７００℃にした選択エピタキシャル成長法によって形成することができる。
【０１５５】
次に、図５４に示すように、半導体基板２０の主面上に酸化シリコン膜を形成した後、異方性ドライエッチングにより、ゲート電極３０の側壁にサイドウォール３６を形成する。
【０１５６】
以降の工程は、前記実施の形態１と同様の工程を経ることにより図５５に示すようなプラグ４４および配線４６を形成する。このようにして、パワーＭＩＳＦＥＴＱ5を形成することができる。
【０１５７】
本実施の形態８によれば、ソース領域となるｎ型不純物拡散領域３１、高濃度ｎ型不純物拡散領域３９およびドレイン領域となる低濃度ｎ型不純物拡散領域３２、高濃度ｎ型不純物拡散領域４０を形成した後に、オフセット領域となる歪シリコン層３５を歪シリコン層２３（低濃度ｎ型不純物拡散領域３２）上に成長させている。したがって、これら不純物拡散領域を形成する際に行なわれる約７００℃より高い熱処理が終了した後に、歪シリコン層３５を成長しているので、本実施の形態８によれば歪シリコン層３５内に発生する欠陥を抑制することができる。
【０１５８】
また、電子の移動度が高い歪シリコン層３５をドレイン低濃度領域上に成長させていることから、電子の移動度の向上によるシート抵抗の大幅な低減を図ることができる。したがって、シート抵抗を低減できることから、パワーＭＩＳＦＥＴＱ5のオン抵抗を低減でき、ひいてはこのパワーＭＩＳＦＥＴＱ5を使用した電力増幅器の効率を向上させることができる。
【０１５９】
（実施の形態９）
本実施の形態９は、ゲート電極３０と歪シリコン層３５との間の距離を前記実施の形態１より大きくする例について説明する。
【０１６０】
図５６は、本実施の形態９におけるパワーＭＩＳＦＥＴＱ6を主に示した平面図である。この図５６は、前記実施の形態１におけるパワーＭＩＳＦＥＴＱ6の平面図を示した図２とほぼ同様であるため、異なる点について説明する。
【０１６１】
図５６において、図２と異なる点は、ドレイン領域に形成されている歪シリコン層３５とゲート電極３０との間の距離が前記実施の形態１よりも離れている点である。
【０１６２】
図５７は、図４１のＡ−Ａ線で切断した断面を示す断面図である。この図５７も前記実施の形態１におけるパワーＭＩＳＦＥＴＱ1の断面図を示した図３とほぼ同様である。図５７を見て分かるように、歪シリコン層３５は、ゲート電極３０の側壁に形成されたサイドウォール３６の外側に形成されている。一方、前記実施の形態１を示した図３では、歪シリコン層３５がサイドウォール３６に食い込むように形成されている。したがって、前記実施の形態１における歪シリコン層３５とゲート電極３０との間の距離に比べて本実施の形態９における歪シリコン層３５とゲート電極３０との間の距離は大きくなっている。このため、本実施の形態９によれば、ゲート電極３０と歪シリコン層３５との間で発生する帰還容量を小さくすることができ、パワーＭＩＳＦＥＴＱ6の素子特性の向上を図ることができる。
【０１６３】
以下に、本実施の形態９におけるパワーＭＩＳＦＥＴＱ6の製造方法について、図面を参照しながら説明する。
【０１６４】
図８から図１５までは、前記実施の形態１と同様である。続いて、半導体基板２０の主面上に酸化シリコン膜を形成した後、この酸化シリコン膜に対して異方性ドライエッチングを行なうことにより、図５８に示すようにゲート電極３０の側壁にサイドウォール３６を形成する。
【０１６５】
次に、フォトリソグラフィ技術および異方性ドライエッチング技術を使用して、図５９に示すように窒化シリコン膜３４をパターニングする。パターニングは、サイドウォール３６より外側のドレイン形成領域に形成されている窒化シリコン膜３４を除去するように行なう。
【０１６６】
続いて、パターニングした窒化シリコン膜３４をマスクにして、ドレイン形成領域にある酸化シリコン膜３３をウェットエッチングで除去することにより、ドレイン形成領域上にある歪シリコン層２３（低濃度ｎ型不純物拡散領域３２）を露出させる。そして、パターニングした窒化シリコン膜３４を除去した後、図６０に示すように、ドレイン形成領域上に露出した歪シリコン層２３（低濃度ｎ型不純物拡散領域３２）上に約４０ｎｍの歪シリコン層３５を選択的に形成する。この歪シリコン層３５は、例えば選択エピタキシャル成長法によって形成することができる。
【０１６７】
このように本実施の形態９によれば、先にゲート電極３０の側壁にサイドウォール３６を形成した後、ドレイン領域上に歪シリコン層３５を形成しているため、歪シリコン層３５とゲート電極３０との間の距離はサイドウォールの幅以上に大きくなる。したがって、歪シリコン層３５をサイドウォールに食い込むように形成した前記実施の形態１に比べて、歪シリコン層３５とゲート電極３０との間の距離を大きくすることができる。このため、ゲート電極３０と歪シリコン層３５との間で発生する帰還容量を小さくすることができ、パワーＭＩＳＦＥＴＱ6の素子特性の向上を図ることができる。
【０１６８】
この後の工程は、図２０から図２１に示した前記実施の形態１と同様であり、最終的に図５７に示すように、歪シリコン層３５とゲート電極３０との間の距離を相対的に大きくしたＭＩＳＦＥＴＱ6を形成することができる。
【０１６９】
また、本実施の形態９によれば前記実施の形態１と同様に、オフセット領域３８および高濃度ｎ型不純物拡散領域４０の大半を、電子の移動度が高い歪シリコン層２３および歪シリコン層３５内に形成できることから、電子の移動度の向上によるシート抵抗の大幅な低減を図ることができる。したがって、シート抵抗を低減できることから、パワーＭＩＳＦＥＴＱ6のオン抵抗を低減でき、ひいてはこのパワーＭＩＳＦＥＴＱ6を使用した電力増幅器の効率を向上させることができる。
【０１７０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。すなわち、ＲＦ（Radio  Frequency）パワーモジュールに搭載される半導体装置に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１７１】
本発明は、半導体装置を製造する製造業に幅広く適用することができる。
【図面の簡単な説明】
【０１７２】
【図１】デジタル携帯電話機のシステムブロック図である。
【図２】本発明の実施の形態１におけるパワーＭＩＳＦＥＴを主に示した平面図である。
【図３】図２のＡ−Ａ線で切断した断面を示す断面図である。
【図４】成長領域幅と歪シリコン層の臨界膜厚との関係を示したグラフである。
【図５】歪のない通常のシリコン層にオフセット領域を形成した場合における不純物プロファイルおよび電子の移動度を示した図である。
【図６】シリコン−ゲルマニウム層とシリコン−ゲルマニウム層上に形成された約３０ｎｍの歪シリコン層とにオフセット領域を形成した場合における不純物プロファイルおよび電子の移動度を示した図である。
【図７】シリコン−ゲルマニウム層と、シリコン−ゲルマニウム層上に形成された約３０ｎｍの歪シリコン層と、この約３０ｎｍの歪シリコン層上に形成された約４０ｎｍの歪シリコン層とにオフセット領域を形成した場合における不純物プロファイルおよび電子の移動度を示した図である。
【図８】実施の形態１における半導体装置の製造工程を示した断面図である。
【図９】図８に続く半導体装置の製造工程を示した断面図である。
【図１０】図９に続く半導体装置の製造工程を示した断面図である。
【図１１】図１０に続く半導体装置の製造工程を示した断面図である。
【図１２】図１１に続く半導体装置の製造工程を示した断面図である。
【図１３】図１２に続く半導体装置の製造工程を示した断面図である。
【図１４】図１３に続く半導体装置の製造工程を示した断面図である。
【図１５】図１４に続く半導体装置の製造工程を示した断面図である。
【図１６】図１５に続く半導体装置の製造工程を示した断面図である。
【図１７】図１６に続く半導体装置の製造工程を示した断面図である。
【図１８】図１７に続く半導体装置の製造工程を示した断面図である。
【図１９】図１８に続く半導体装置の製造工程を示した断面図である。
【図２０】図１９に続く半導体装置の製造工程を示した断面図である。
【図２１】図２０に続く半導体装置の製造工程を示した断面図である。
【図２２】実施の形態２における半導体装置の製造工程を示した断面図である。
【図２３】図２２に続く半導体装置の製造工程を示した断面図である。
【図２４】図２３に続く半導体装置の製造工程を示した断面図である。
【図２５】図２４に続く半導体装置の製造工程を示した断面図である。
【図２６】図２５に続く半導体装置の製造工程を示した断面図である。
【図２７】図２６に続く半導体装置の製造工程を示した断面図である。
【図２８】実施の形態３における半導体装置の製造工程を示した断面図である。
【図２９】図２８に続く半導体装置の製造工程を示した断面図である。
【図３０】図２９に続く半導体装置の製造工程を示した断面図である。
【図３１】図３０に続く半導体装置の製造工程を示した断面図である。
【図３２】図３１に続く半導体装置の製造工程を示した断面図である。
【図３３】実施の形態４におけるパワーＭＩＳＦＥＴを主に示した平面図である。
【図３４】図３３のＡ−Ａ線で切断した断面を示す断面図である。
【図３５】実施の形態４における半導体装置の製造工程を示した断面図である。
【図３６】図３５に続く半導体装置の製造工程を示した断面図である。
【図３７】図３６に続く半導体装置の製造工程を示した断面図である。
【図３８】図３７に続く半導体装置の製造工程を示した断面図である。
【図３９】図３８に続く半導体装置の製造工程を示した断面図である。
【図４０】図３９に続く半導体装置の製造工程を示した断面図である。
【図４１】実施の形態５におけるパワーＭＩＳＦＥＴを主に示した平面図である。
【図４２】図４１のＡ−Ａ線で切断した断面を示す断面図である。
【図４３】実施の形態５における半導体装置の製造工程を示した断面図である。
【図４４】図４３に続く半導体装置の製造工程を示した断面図である。
【図４５】実施の形態６におけるパワーＭＩＳＦＥＴを主に示した平面図である。
【図４６】実施の形態７におけるパワーＭＩＳＦＥＴを主に示した平面図である。
【図４７】図４６のＢ−Ｂ線で切断した断面を示す断面図である。
【図４８】段差領域に歪シリコン層を成長させる例を示した断面図である。
【図４９】実施の形態７の変形例におけるパワーＭＩＳＦＥＴを主に示した平面図である。
【図５０】実施の形態８における半導体装置の製造工程を示した断面図である。
【図５１】図５０に続く半導体装置の製造工程を示した断面図である。
【図５２】図５１に続く半導体装置の製造工程を示した断面図である。
【図５３】図５２に続く半導体装置の製造工程を示した断面図である。
【図５４】図５３に続く半導体装置の製造工程を示した断面図である。
【図５５】図５４に続く半導体装置の製造工程を示した断面図である。
【図５６】実施の形態９における半導体装置の製造工程を示した平面図である。
【図５７】図５６のＡ−Ａ線で切断した断面を示す断面図である。
【図５８】図５７に続く半導体装置の製造工程を示した断面図である。
【図５９】図５８に続く半導体装置の製造工程を示した断面図である。
【図６０】図５９に続く半導体装置の製造工程を示した断面図である。
【符号の説明】
【０１７３】
１  デジタル信号処理部
２  ＩＦ部
３  シンセサイザ
４  ミキサ
５  ドライバ
６  電力増幅器
７  デュプレクサ
８  アンテナ
９  低雑音増幅器
２０  半導体基板
２１  シリコン−ゲルマニウム層
２２  シリコン−ゲルマニウム層
２３  歪シリコン層（第１シリコン層）
２４  素子分離領域
２５  導通領域
２６  ｐ型ウェル
２７  ゲート絶縁膜
２８  ポリシリコン膜
２９  キャップ絶縁膜
３０  ゲート電極
３１  ｎ型不純物拡散領域
３２  低濃度ｎ型不純物拡散領域（ドレイン低濃度領域）
３３  酸化シリコン膜
３４  窒化シリコン膜
３５  歪シリコン層（第２シリコン層）
３６  サイドウォール
３７  酸化シリコン膜
３８  オフセット領域（ドレイン低濃度領域）
３９  高濃度ｎ型不純物拡散領域（ソース高濃度領域）
４０  高濃度ｎ型不純物拡散領域（ドレイン高濃度領域）
４１  酸化シリコン膜
４２  コンタクトホール
４３ａ  チタン／窒化チタン膜
４３ｂ  タングステン膜
４４  プラグ
４５ａ  チタン／窒化チタン膜
４５ｂ  アルミニウム膜
４５ｃ  チタン／窒化チタン膜
４６  配線
４７  酸化シリコン膜
Ｑ1〜Ｑ6  パワーＭＩＳＦＥＴ
【図１】
2005223109.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2005223109.tif 000007
【図６】
2005223109.tif 000008
【図７】
2005223109.tif 000009
【図８】
2005223109.tif 000010
【図９】
2005223109.tif 000011
【図１０】
2005223109.tif 000012
【図１１】
2005223109.tif 000013
【図１２】
2005223109.tif 000014
【図１３】
2005223109.tif 000015
【図１４】
2005223109.tif 000016
【図１５】
2005223109.tif 000017
【図１６】
2005223109.tif 000018
【図１７】
2005223109.tif 000019
【図１８】
2005223109.tif 000020
【図１９】
2005223109.tif 000021
【図２０】
2005223109.tif 000022
【図２１】
2005223109.tif 000023
【図２２】
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【図２３】
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【図２４】
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【図２５】
2005223109.tif 000027
【図２６】
2005223109.tif 000028
【図２７】
2005223109.tif 000029
【図２８】
2005223109.tif 000030
【図２９】
2005223109.tif 000031
【図３０】
2005223109.tif 000032
【図３１】
2005223109.tif 000033
【図３２】
2005223109.tif 000034
【図３３】
2005223109.tif 000035
【図３４】
2005223109.tif 000036
【図３５】
2005223109.tif 000037
【図３６】
2005223109.tif 000038
【図３７】
2005223109.tif 000039
【図３８】
2005223109.tif 000040
【図３９】
2005223109.tif 000041
【図４０】
2005223109.tif 000042
【図４１】
2005223109.tif 000043
【図４２】
2005223109.tif 000044
【図４３】
2005223109.tif 000045
【図４４】
2005223109.tif 000046
【図４５】
2005223109.tif 000047
【図４６】
2005223109.tif 000048
【図４７】
2005223109.tif 000049
【図４８】
2005223109.tif 000050
【図４９】
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【図５０】
2005223109.tif 000052
【図５１】
2005223109.tif 000053
【図５２】
2005223109.tif 000054
【図５３】
2005223109.tif 000055
【図５４】
2005223109.tif 000056
【図５５】
2005223109.tif 000057
【図５６】
2005223109.tif 000058
【図５７】
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【図５８】
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【図５９】
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【図６０】
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