(57)【要約】【課題】レイアウト設計終了後の配線パターンにできるだけ多くのテストパッドを好適に配置することができ、故障解析の容易化および故障解析時間の短縮化に寄与することができるテストパッド配置装置およびプログラムを提供する。【解決手段】処理パターン選択手段１１により、レイアウトデータＤ２に含まれる複数の配線パターンから処理対象となる処理パターンが選択される。そして、配線ルール情報３１とターゲット層情報３４に基づいて、空き領域探索手段１２により、選択された処理パターンの直上のテストパッド配線層に第１テストパッドを配置できる空き領域が処理パターン中から探索される。このテストパッド配置層情報として、例えば、最上層配線から１つ下の配線層を指定する。そして、第１テストパッド設定手段１３により、探索した空き領域におけるテストパッド配置層に第１テストパッドが設定される。【選択図】図４
2005258542.tif 000002
【特許請求の範囲】
【請求項１】
レイアウトに含まれる複数の配線パターンから処理対象となる処理パターンを選択する処理パターン選択手段と、
配線ルール情報とテストパッド配置層情報を受けて、前記処理パターンの直上におけるテストパッド配線層に前記処理パターンに接続する第１テストパッドを配線ルールを満たすように配置し得る空き領域を前記処理パターン中から探索する空き領域探索手段と、
探索した前記空き領域において、前記テストパッド配置層に第１テストパッドを設定し、前記テストパッド配置層と前記処理パターンの層の間の層に積層ビアを設定する第１テストパッド設定手段と
を有するテストパッド配置装置。
【請求項２】
前記空き領域探索手段により空き領域が探索されなかったパッド未配置の処理パターンについて、前記処理パターンから水平方向にずらした位置における前記テストパッド配置層に第２テストパッドを配置し、前記テストパッド配置層と前記処理パターンの層の間の層に、第２テストパッドと前記処理パターンとを接続する引き出し配線を設定する第２テストパッド設定手段をさらに有する
請求項１記載のテストパッド配置装置。
【請求項３】
前記処理パターン選択手段は、処理パターンの優先度情報を入力し、優先度の高い処理パターンを順に選択する
請求項１記載のテストパッド配置装置。
【請求項４】
前記空き領域探索手段は、テストパッドの配置領域を指定する指定領域情報をさらに入力し、指定領域が設定された前記処理パターンについては、前記指定領域内で前記空き領域を探索する
請求項１記載のテストパッド配置装置。
【請求項５】
前記空き領域探索手段は、テストパッドの配置を禁止する禁止領域情報をさらに入力し、禁止領域以外の領域において前記空き領域を探索する
請求項１記載のテストパッド配置装置。
【請求項６】
前記空き領域探索手段は、前記処理パターンの中で上層のパターンから順に前記空き領域を探索する
請求項１記載のテストパッド配置装置。
【請求項７】
レイアウトに含まれる複数の配線パターンに対し、当該配線パターンに接続するテストパッドを配置する処理をコンピュータに実行させるプログラムであって、
レイアウトに含まれる複数の配線パターンから処理対象となる処理パターンを選択する第１ステップと、
配線ルール情報とテストパッド配置層情報を受けて、前記処理パターンの直上におけるテストパッド配線層に前記処理パターンに接続する第１テストパッドを配線ルールを満たすように配置し得る空き領域を前記処理パターン中から探索する第２ステップと、
探索した前記空き領域において、前記テストパッド配置層に第１テストパッドを設定し、前記テストパッド配置層と前記処理パターンの層の間の層に積層ビアを設定する第３ステップと、
前記第１ステップから前記第３ステップを全ての処理パターンについて繰り返し行う第４ステップと、をコンピュータに実行させる
プログラム。
【請求項８】
前記第４ステップの後に、パッド未配置の処理パターンについて、前記処理パターンから水平方向にずらした位置における前記テストパッド配置層に第２テストパッドを配置し、前記テストパッド配置層と前記処理パターンの層の間の層に、第２テストパッドと前記処理パターンとを接続する引き出し配線を設定する第５ステップをさらに有する
請求項７記載のプログラム。
【請求項９】
前記第１ステップにおいて、処理パターンの優先度情報を入力し、優先度の高い処理パターンを順に選択する
請求項７記載のプログラム。
【請求項１０】
前記第２ステップにおいて、テストパッドの配置領域を指定する指定領域情報をさらに入力し、指定領域が設定された前記処理パターンについては、前記指定領域内で前記空き領域を探索する
請求項７記載のプログラム。
【請求項１１】
前記第２ステップにおいて、テストパッドの配置を禁止する禁止領域情報をさらに入力し、禁止領域以外の領域において前記空き領域を探索する
請求項７記載のプログラム。
【請求項１２】
前記第２ステップにおいて、前記処理パターンの中で上層のパターンから順に前記空き領域を探索する
請求項７記載のプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、半導体故障解析に使用するために、配線パターンに接続するテストパッドを配置するテストパッド配置装置およびプログラムに関する。
【背景技術】
【０００２】
アナログ回路においては、デジタル回路と異なり、Ｈｉｇｈ、Ｌｏｗといった一義的な差で故障解析できるケースは少なく集積回路内の微小な電位の差、電流値を追跡し故障箇所を絞り込む必要がある。
【０００３】
直流電圧測定、電流測定は光学顕微鏡による機械的なプロービングを用いて行うのが一般的である。微細化、多層化が進むにつれてアナログ集積回路の故障解析は非常に困難となってきている。
【０００４】
機械的なプロービングをするために、プロービングを行う箇所の配線位置を観察する等して特定し、ＦＩＢ（収束イオンビーム）装置を用いて下層配線を露出させ、露出した配線に接続するビア（コンタクト）およびテストパッドの作製を行う必要がある。
【０００５】
図１８は、０．８μｍ世代までの半導体素子の要部断面図である。
図１８に示すように、０．８μｍ世代までは、半導体素子に形成される配線は、２層程度であった。図１８では、第１層配線Ｌ１と第２層配線Ｌ２の２層配線を図示している。０．８μｍ世代までは、第１層配線Ｌ１まで配線の凹凸が分かるため、例えばイオンビームを照射したときに発生する２次電子像（ＳＩＭ像）を用いて、各層の配線を観察できる。
【０００６】
図１９は、０．２５μｍ世代以降の半導体素子の要部断面図である。
図１９に示すように、０．２５μｍ世代以降では、半導体素子に形成される配線が、４〜５層程度と多くなる。図１９では、第１層配線Ｌ１と、第２層配線Ｌ２と、第３層配線Ｌ３と、第４層配線Ｌ４の４層配線を図示している。この世代では、配線Ｌ１〜Ｌ４を被覆する層間絶縁膜は、ＣＭＰ（Chemical Mechanical Polishing)により完全に平坦化される。このため、最上層にしか凹凸が存在しないため、下層の配線Ｌ１〜Ｌ３をＳＩＭ像により観察することができない。
【０００７】
このため、レイアウトデータに基づいて、下層の配線Ｌ１〜Ｌ３の位置を推測して、ＦＩＢを用いて配線Ｌ１〜Ｌ３を露出させ、露出させた配線に接続するビアを形成し、最上層に針を立てるのに十分な大きさのテストパッドを作製している。
【０００８】
しかしながら、下層配線に達するビアおよびテストパッドの作製では、第４層配線Ｌ４の１つ下の第３層配線Ｌ３では成功率がほぼ１００％であったが、さらに下層の第２層配線Ｌ２では成功率が８０％になってしまい、第１層配線Ｌ１では成功率が５０％になってしまった。
【０００９】
これは、第４層配線Ｌ４から２つ以上下層となる第２層配線Ｌ２や第１層配線Ｌ１では、アスペクト比が大きくなり目的とする下層配線に接続するビアを作製することが困難となるからである。また、下層にいくにつれて加工時間が長くなるため、加工中のビームシフトが起こりやすくなるからである。さらに、微細化によりレイアウトデータと実際の配線パターンとの間に微小なずれが発生するため、この微小なずれにより加工の成功率が著しく悪化してしまうからである。
【００１０】
これを解決するため、予め半導体素子にテストパッドを作製しておく手法が開示されている（特許文献１参照）。特に、テストパッドの自動配置システム（特許文献２，３参照）は、レイアウトの隙間に自動的にテストパッドを配置するシステムであり、実用性が高いといえる。
【００１１】
上記の手法では、図２０に示すように、例えば、目的とする配線パターンである処理パターンＰ１について、ＥＢテスター用に比較的広めの第１テストパッドＴＰ１（１〜２μｍ）を形成し、第１テストパッドＴＰ１と処理パターンＰ１とを積層ビアＳＶで接続している。処理パターンＰ２上に障害配線ＯＬ３が存在する場合には、引き出し配線Ｗにより水平方向に障害配線ＯＬ３を迂回してから積層ビアを介して第２テストパッドＴＰ２を形成している。
【特許文献１】特開昭５８−１５４２４４号公報
【特許文献２】特開平１０−１２５７９５号公報
【特許文献３】特開２０００−２４３８４７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
上記の方法を、アナログ集積回路の針立て解析に適用することにより、下層配線の直流電圧、電流値を測定することができる。
【００１３】
しかしながら、最上層にテストパッドを配置する方法では、テストパッドの大きさを１〜２μｍ以上と大きくする必要があり、テストパッドを配置する数に限界がある。
【００１４】
また、上記のテストパッド自動配置システムでは、デジタル設計を目的としているため、テストパッドの配置処理において、レイアウト上での全ての配線パターンが等間隔の格子上に載ることを前提としているため、アナログ回路でのレイアウト設計に適用することはできない。
【００１５】
さらに、アナログ回路では、レイアウトパターンと配線ルール情報のみからテストパッドを自動的に配置すると、カップリング容量等の問題を発生させ、テストパッドが回路特性に影響を与えかねない。このため、たとえ空き領域であっても設計者の意図に応じて、テストパッドの位置を指定したり、テストパッドの配置を禁止したりすることができると、テストパッド自動配置システムの実用性が高まる。
【００１６】
本発明は上記の事情に鑑みてなされたものであり、その目的は、レイアウト設計終了後の配線パターンにできるだけ多くのテストパッドを好適に配置することができ、故障解析の容易化および故障解析時間の短縮化に寄与することができるテストパッド配置装置およびプログラムを提供することにある。
【課題を解決するための手段】
【００１７】
上記の目的を達成するため、本発明のテストパッド配置装置は、レイアウトに含まれる複数の配線パターンから処理対象となる処理パターンを選択する処理パターン選択手段と、配線ルール情報とテストパッド配置層情報を受けて、前記処理パターンの直上におけるテストパッド配線層に前記処理パターンに接続する第１テストパッドを配線ルールを満たすように配置し得る空き領域を前記処理パターン中から探索する空き領域探索手段と、探索した前記空き領域において、前記テストパッド配置層に第１テストパッドを設定し、前記テストパッド配置層と前記処理パターンの層の間の層に積層ビアを設定する第１テストパッド設定手段とを有する。
【００１８】
上記の本発明のテストパッド配置装置では、処理パターン選択手段により、レイアウトに含まれる複数の配線パターンから処理対象となる処理パターンが選択される。
そして、配線ルール情報とテストパッド配置層情報に基づいて、空き領域探索手段により、選択された処理パターンの直上のテストパッド配線層に第１テストパッドを配置できる空き領域が処理パターン中から探索される。空き領域とは、第１テストパッドを配線ルールを満たすように配置し得る領域である。このテストパッド配置層情報として、例えば、最上層配線から１つ下の配線層を指定する。
そして、第１テストパッド設定手段により、探索した空き領域におけるテストパッド配置層に第１テストパッドが設定され、テストパッド配置層と処理パターンの層との間の層に積層ビアが設定される。
処理パターン選択手段による処理パターンの選択、空き領域探索手段による選択された処理パターン中の空き領域の探索、および第１テストパッド設定手段による第１テストパッドの設定が全ての処理パターンに繰り返し行われる。
【００１９】
上記の目的を達成するため、本発明のプログラムは、レイアウトに含まれる複数の配線パターンに対し、当該配線パターンに接続するテストパッドを配置する処理をコンピュータに実行させるプログラムであって、レイアウトに含まれる複数の配線パターンから処理対象となる処理パターンを選択する第１ステップと、配線ルール情報とテストパッド配置層情報を受けて、前記処理パターンの直上におけるテストパッド配線層に前記処理パターンに接続する第１テストパッドを配線ルールを満たすように配置し得る空き領域を前記処理パターン中から探索する第２ステップと、探索した前記空き領域において、前記テストパッド配置層に第１テストパッドを設定し、前記テストパッド配置層と前記処理パターンの層の間の層に積層ビアを設定する第３ステップと、前記第１ステップから前記第３ステップを全ての処理パターンについて繰り返し行う第４ステップと、をコンピュータに実行させるものである。
【００２０】
上記の本発明のプログラムは、以下の処理をコンピュータに実行させるものである。すなわち、まず、レイアウトに含まれる複数の配線パターンから処理対象となる処理パターンを選択させる。
そして、配線ルール情報とテストパッド配置層情報に基づいて、選択された処理パターンの直上のテストパッド配線層に第１テストパッドを配置できる空き領域を処理パターン中から探索させる。空き領域とは、第１テストパッドを配線ルールを満たすように配置し得る領域である。このテストパッド配置層情報として、例えば、最上層配線から１つ下の配線層を指定する。
そして、探索した空き領域におけるテストパッド配置層に第１テストパッドを設定させ、テストパッド配置層と処理パターンの層との間の層に積層ビアを設定させる。
上記の処理パターンの選択、選択された処理パターン中の空き領域の探索、および第１テストパッドの設定処理を全ての処理パターンについて繰り返し行わせることにより、全ての処理パターンの第１テストパッド配置処理が終了する。
【発明の効果】
【００２１】
本発明によれば、レイアウト設計終了後の配線パターンにできるだけ多くのテストパッドを好適に配置することができ、故障解析の容易化および故障解析時間の短縮化に寄与することができる。
【発明を実施するための最良の形態】
【００２２】
以下に、本発明のテストパッド配置装置およびプログラムの実施の形態について、図面を参照して説明する。
【００２３】
まず、本実施形態に係るテストパッド配置装置およびプログラムを説明する前に、作製するテストパッドの例について説明する。
【００２４】
図１は、半導体素子の模式的断面図である。図１では、括弧書きでレイヤ名を表示している。以降の図面についても同様である。
【００２５】
図１に示すように、本実施形態では、目標とする配線パターンである処理パターンＰ１の真上に、第１テストパッドＴＰ１を形成する。処理パターンＰと第１テストパッドＴＰ１とは、縦方向に積み上げた積層ビアＳＶにより接続する。また、目標とする配線パターンである処理パターンＰ２の真上に、障害配線ＯＬ３が存在する場合には、障害配線ＯＬ３を迂回するように引き出し配線Ｗにより水平方向に接続点をずらし、引き出し配線Ｗの先に積層ビアＳＶを介して第２テストパッドＴＰ２を形成する。
【００２６】
本実施形態では、例えば、最上層配線が第４層配線の場合には、その１つ下の３層目に第１テストパッドＴＰ１および第２テストパッドＴＰ２を形成することが好ましい。これは、最上層配線は、通常、下層の配線に比べて膜厚が厚いことから、最上層にテストパッドＴＰ１，ＴＰ２を形成しようとすると、幅の狭いテストパッドを多く形成することが困難となるからである。本実施形態では、最上層配線の１つ下層に、テストパッドＴＰ１，ＴＰ２を配置することから、テストパッドＴＰ１，ＴＰ２のサイズを最小ビアサイズにまで縮小することができるため、ほぼ全ての配線パターンに接続するテストパッドＴＰ１，ＴＰ２の配置が可能となる。
【００２７】
上記の半導体素子は、例えばアナログ集積回路である。上記のようにして予めテストパッドＴＰ１，ＴＰ２が形成された半導体素子の故障解析では、図２に示すように、特性を確認したい処理パターンに接続するテストパッドＴＰ１，ＴＰ２のみをＦＩＢを用いて露出させ、露出させた当該テストパッドＴＰ１，ＴＰ２に接続する観測パッドＳＰを加工して、プローバを用いて直流電圧、直流電流の測定を行う。
【００２８】
このように、ほぼ全ての配線パターンに接続するテストパッドＴＰ１，ＴＰ２を最上層配線の１つ下層に配置しておき、故障解析時に特性を確認したい配線パターンに接続するテストパッドＴＰ１，ＴＰ２のみに接続する観測パッドＳＰを新たに形成することにより、観測パッドＳＰの加工成功率の向上、加工時間の短縮を図ることができる。これにより、正確かつ迅速な故障解析に寄与することができる。
【００２９】
本実施形態に係るテストパッド配置装置およびプログラムは、上記のテストパッドＴＰ１，ＴＰ２をレイアウトデータに自動的に配置するものである。
【００３０】
図３は、本実施形態に係るテストパッド配置装置を含むデータ処理システムの構成を示す図である。
【００３１】
データ処理システムは、テストパッド配置装置１と、ユーザーインターフェース部２とを有する。
【００３２】
ユーザーインターフェース部２は、テストパッド配置に必要な情報をユーザーから入力したり、必要な結果を表示する。また、ユーザーインターフェース部２は、テストパッド配置装置１における処理に必要な情報のみをＣＡＤデータＤ１から抽出し、テストパッド配置装置１に出力する。さらに、テストパッド配置装置１により作成されたテストパッド配置データＤ４を元のＣＡＤデータＤ１に複写し、テストパッドを含む新たなＣＡＤデータを作成する。
【００３３】
ＣＡＤデータＤ１には、基板に形成されるトランジスタ等のレイアウトおよび配線パターンのレイアウトを含む全てのレイアウトデータが含まれる。ユーザーインターフェース部２により、ＣＡＤデータＤ１から、配線のレイアウトデータのみが必要なレイアウトデータＤ２として抽出され、テストパッド配置装置１へ出力される。
【００３４】
制御ファイルＤ３には、配線ルール情報と、ユーザーからユーザーインターフェース部２に入力されたテストパッド配置動作を制御するための情報が含まれる。
【００３５】
テストパッド配置装置１は、レイアウトデータＤ２と、制御ファイルＤ３に基づいて、テストパッド配置データＤ４を自動的に作成する。テストパッド配置データＤ４は、ユーザーインターフェース部２により元のＣＡＤデータＤ１に複写され、テストパッドを含む新たなＣＡＤデータが作成される。
【００３６】
なお、ユーザーインターフェース部２にユーザー側から情報を入力することで、テストパッド配置装置１により自動的に作成されたテストパッド配置データＤ４に対し、新たにテストパッドを追加したり、テストパッドの位置を移動させたり、テストパッドの削除を行うことができる。
【００３７】
図４は、テストパッド配置装置１および制御ファイルＤ３に含まれる情報の詳細な構成を示す図である。テストパッド配置装置１は、例えば本実施形態に係るプログラムがコンピュータに読み込まれることにより実現される。
【００３８】
まず、制御ファイルＤ３に含まれる情報について説明する。制御ファイルＤ３には、配線ルール情報３１と、ユーザーインターフェース部２から入力されたテストパッド自動配置処理動作を制御する情報とを含む。テストパッド自動配置処理動作を制御する情報として、例えば、処理パターン情報３２と、優先度情報３３と、ターゲット層情報３４と、指定領域情報３５と、禁止領域情報３６と、引き出し配線情報３７とを有する。
【００３９】
配線ルール情報３１は、例えば、各レイヤどうしでの最小近接距離に関する情報が含まれる。配線ルールは、ＣＡＤデータを作成する際に用いた配線ルールと同じものが使用される。
【００４０】
処理パターン情報３２は、レイアウトデータＤ２に含まれる配線パターンのうち、テストパッド配置の処理対象となる処理パターンを指定する情報である。配線パターンのうち指定された処理パターンのみに、テストパッド配置装置１によりテストパッドの自動配置が行われる。
【００４１】
優先度情報３３は、指定された処理パターンに対して優先度を指定する情報である。後述するように、処理パターンのうち優先度の高いものから、テストパッド配置装置１によりテストパッド自動配置が行われる。
【００４２】
ターゲット層情報（テストパッド配置層情報）３４は、テストパッドを配置するレイヤを指定する情報である。上述したように、基本的には、最上層配線の１つ下層をテストパッドを配置するレイヤとする。ただし、本実施形態に係るテストパッド配置装置では、ターゲット層を必要に応じて最上層にすることもできる構成となっている。
【００４３】
指定領域情報３５は、テストパッドの配置位置を特に指定したい場合に、テストパッドの配置領域を指定する情報である。テストパッド配置装置１では、１つの配線パターンには１つのテストパッドを自動配置するが、指定領域が存在する場合には、指定領域毎に１つのテストパッドを配置する。本実施形態では、１つの配線パターンとは、互いに接続され、同電位となっている配線パターンを称する。従って、１つの配線パターンは、複数の配線層により構成される場合もある。
【００４４】
禁止領域情報３６は、テストパッドの配置を特に禁止したい禁止領域を指定する情報である。特にアナログ回路では微小なカップリング容量でも特性上影響を与える場合があるため、ユーザー側で禁止領域を設定できる構成となっている。
【００４５】
引き出し配線情報３７は、引き出し配線により接続点を水平方向にずらして第２テストパッドを配置する際における、引き出し配線の最大配線長を指定する情報である。
【００４６】
処理パターン選択手段１１は、レイアウトデータＤ２に含まれる複数の配線パターンから、処理パターン情報３２により指定された処理パターンを順に選択する。このとき、優先度情報３３に基づいて、優先度の高い処理パターンから順に選択する。選択した処理パターンの順に、パッド自動配置が行われる。
【００４７】
空き領域探索手段１２は、配線ルール情報３１とターゲット層情報３４と指定領域情報３５と禁止領域情報３６とに基づいて、処理パターンの直上のターゲット層に第１テストパッドＴＰ１を配置できる空き領域を処理パターン中から探索する。空き領域とは、第１テストパッドを配線ルールを満たすように配置し得る領域である。空き領域探索手段１２は、指定領域情報３５に基づいて、指定領域が設定された処理パターンについては、指定領域内で１つの空き領域を探索する。また、禁止領域情報３６に基づいて、禁止領域以外の領域において空き領域を探索する。さらに、処理パターンの中で上層のパターンから順に空き領域を探索する。なお、空き領域探索手段１２における詳細な処理については、後述する。
【００４８】
第１テストパッド設定手段１３は、空き領域探索手段１２により探索された空き領域におけるターゲット層に第１テストパッドＴＰ１を設定し、ターゲット層と処理パターンの層の間の層に積層ビアを設定する。
【００４９】
空き領域探索手段１２および第１テストパッド設定手段１３は、後述するように、２つのモードがある。第１のモードは、１つの処理パターンに１つの空き領域が探索された時点で探索を終了し、第１テストパッド設定手段１３により第１テストパッドＴＰ１を配置するモードである。第２のモードは、１つの処理パターンについて空き領域を複数探索し、第１テストパッド設定手段１３により、探索された空き領域の中で最も広い空き領域に第１テストパッドＴＰ１を設定するモードである。
【００５０】
第２テストパッド設定手段１４は、空き領域探索手段１２により空き領域が探索されなかったパッド未配置の処理パターンを抽出する。そして、引き出し配線情報３７に基づいて、障害配線を迂回する引き出し配線と、引き出し配線に接続する第２テストパッドＴＰ２を設定する。
【００５１】
上記の第１テストパッド設定手段１３により設定された第１テストパッドＴＰ１と、第２テストパッド設定手段１４により設定された第２テストパッドＴＰ２の配置データを含むテストパッド配置データＤ４が作成される。
【００５２】
図５は、上記のテストパッド配置装置１によるテストパッド自動配置処理の処理手順を示すフロー図である。
【００５３】
処理パターン選択手段１１により、レイアウトデータＤ２に含まれる複数の配線パターンから、処理パターン情報３２により指定された処理パターンを選択する（ステップＳＴ１）。このとき、優先度情報３３に基づいて、優先度の高い処理パターンから選択する。
【００５４】
選択された処理パターンについて、空き領域探索手段１２により、配線ルール情報３１とターゲット層情報３４と指定領域情報３５と禁止領域情報３６に基づいて、処理パターンの直上のターゲット層に第１テストパッドＴＰ１を配置できる空き領域を処理パターン中から探索する（ステップＳＴ２）。このとき、後述するように、処理パターンの中で上層のパターンから順に空き領域を探索する。また、指定領域情報３５に基づいて指定領域内で１つの空き領域を探索し、禁止領域情報３６に基づいて禁止領域以外の領域において空き領域を探索する。
【００５５】
第１テストパッド設定手段１３により、探索された空き領域におけるターゲット層に第１テストパッドＴＰ１を設定し、ターゲット層と処理パターンの層の間の層に積層ビアを設定する（ステップＳＴ３）。
【００５６】
同様にして、次の処理パターンが選択され（ステップＳＴ１）、空き領域の探索（ステップＳＴ２）、および第１テストパッドＴＰ１の設定（ステップＳＴ３）が繰り返し行われる。ステップＳＴ１からステップＳＴ３が、全ての処理パターンについて繰り返し行われる（ステップＳＴ４）。
【００５７】
次に、第２テストパッド設定手段１４により、空き領域が探索されなかったパッド未配置の処理パターンを抽出する（ステップＳＴ５）。そして、引き出し配線情報３７に基づいて、障害配線を迂回する引き出し配線と、引き出し配線に接続する第２テストパッドＴＰ２を設定する（ステップＳＴ６）。
【００５８】
同様にして、次のパッド未配置処理パターンが抽出され（ステップＳＴ５）、第２テストパッドＴＰ２の設定（ステップＳＴ６）が繰り返し行われる。ステップＳＴ５からステップＳＴ６が、全てのパッド未配置処理パターンについて繰り返し行われる（ステップＳＴ７）。
【００５９】
以上のようにして、上記のテストパッド配置装置１によるテストパッド自動配置処理が行われる。
【００６０】
次に、ステップＳＴ２，３での空き領域探索手段１２および第１テストパッド設定手段１３による処理について、配線パターンの一例を参照して詳細に説明する。
【００６１】
図６に示すように、テストパッド配置処理の対象として選択された処理パターンＰと、他の配線パターンＮが配置されている場合について説明する。本例では処理パターンＰは、第１層配線Ｌ１と、第２層配線Ｌ２と、第３層配線Ｌ３により構成されている例を示す。
【００６２】
処理パターンＰ内での空き領域の探索順序は、上層のレイヤから行っていく。本例では、処理パターンＰの第３層配線Ｌ３、第２層配線Ｌ２、第１層配線Ｌ１の順に探索する。図６に示す例では、処理パターンＰのうちの第２層配線Ｌ２部分に２つの空き領域Ｓ１，Ｓ２が探索される。
【００６３】
このとき、上記した第１のモードでは、処理パターンＰのうちの第２層配線Ｌ２の２箇所に２つ空き領域Ｓ１，Ｓ２があっても、１つの空き領域が見つかれば空き領域の探索処理を終了し、第１テストパッドＴＰ１を設定する。従って、図７（ａ）に示すように、空き領域Ｓ１が最初に見つかった場合には、空き領域Ｓ１に第１テストパッドＴＰ１が設定される。第１テストパッドＴＰ１の配置場所は、空き領域の真ん中となる。
【００６４】
第２のモードでは、処理パターンＰの同じレイヤについて、空き領域の有無を全て探索する。そして、探索された空き領域のうち、広い方の空き領域に第１テストパッドＴＰ１を設定する。図７（ｂ）に示す例では、空き領域Ｓ２の方が、空き領域Ｓ１よりも広いため、空き領域Ｓ２の真ん中に第１テストパッドＴＰ１を設定する。第２のモードでは、第１のモードよりも処理時間がかかるが、カップリング容量の増加を抑制することができる。
【００６５】
指定領域情報３５により、処理パターンＰに指定領域が設定されている場合には、指定領域内での空き領域の探索および第１テストパッドＴＰ１の設定を行う。図８（ａ）は、指定領域Ｃが設定されている処理パターンＰの例を示す。
【００６６】
図８（ａ）に示す処理パターンＰは、第１層配線Ｌ１と、第２層配線Ｌ２と、第３層配線Ｌ３により構成されている例である。指定領域が存在しない場合には、同電位の１つの配線パターンには１つのテストパッドが自動配置されるが、指定領域Ｃが存在する場合には、指定領域Ｃでの空き領域の探索および第１テストパッドＴＰ１の設定を行う。
【００６７】
この結果、図８（ｂ）に示すように、処理パターンＰの各指定領域Ｃ内の第１層配線Ｌ１部分に２つの第１テストパッドＴＰ１が設定される。
【００６８】
図９は、第１テストパッドＴＰ１を形成した場合のレイアウトデータ例を示す図である。図９では、半導体素子の断面図に相当する模式図である。処理パターンＰ内での空き領域の探索を、上層のレイヤから行っていくとしたのは、図９に示すように、例えば処理パターンＰのうち、上層に接続する第１テストパッドＴＰ１を配置した方が、処理パターンＰと第１テストパッドＴＰ１とを接続する積層ビアＳＶの層数が少なくなるからである。
【００６９】
次に、空き領域の探索処理についてより詳細に説明する。図１０に示すように、処理パターンＰの１つのレイヤ（この場合、第１層配線Ｌ１）の空き領域を探索する場合には、他の配線パターンＮの配線図形を配線ルール分だけ膨張させ、膨張後の配線図形に重ならない領域を探索する。図１０に示す例では、図示する位置に、第１テストパッドＴＰ１が配置される。他の配線パターンＮのサイジングや空き領域の探索は、処理パターンＰのレイヤ毎に行う。
【００７０】
サイジングでは、他の配線パターンＮをオーバーサイズにする。図１１（ａ）に示すように、このときのオーバーサイズ量ｄは、例えば、配線ルール情報に含まれる配線間の最小近接距離に、第１テストパッドＴＰ１のサイズの１／２を加えた量とする。
【００７１】
空き領域の探索のための図形演算では、まず、図１１（ｂ）に示すように、処理パターンＰ中の同じレイヤについてＯＲ演算することにより、１つの図形に合体させる。そして、図１２（ａ）に示すように、ＯＲ演算した処理パターンＰの図形から、サイジング後の他の配線パターンＮの図形を減算する。減算を行う配線パターンＮの図形は、処理パターンの図形のレイヤより上で、かつターゲット層以下の配線パターンＮの図形である。
【００７２】
図１２（ｂ）に示すように、減算後に残った図形があった場合に、その図形の真ん中に第１テストパッドＴＰ１を配置する。残った図形が複数存在する場合には、その中で最も大きい図形の真ん中に第１テストパッドＴＰ１を配置する。なお、第２のモードの場合には、ＯＲ演算した全ての図形に対して、配線パターンＮの図形による減算を行い、最も残った面積が大きい図形上に第１テストパッドＴＰ１を配置する。
【００７３】
次に、ステップＳＴ５，６での第２テストパッド設定手段１４による第２テストパッドＴＰ２の設定処理について、配線パターンの一例を参照して詳細に説明する。
【００７４】
図１３（ａ）は、処理パターンＰ上に他の配線パターンＮが障害配線として存在し、第１テストパッドＴＰ１を配置する空き領域が見つからないレイアウト例を示す図である。この場合には、第２テストパッド設定手段１４により、図１３（ｂ）に示すように、処理パターンＰに接続する引き出し配線Ｗにより他の配線パターンＮを迂回するように位置をずらして、第２テストパッドＴＰ２を設定する。
【００７５】
上記の第２テストパッドＴＰ２の設定処理では、まず、引き出し配線Ｗを形成するための配線領域を設定する。例えば、図１４に示す処理パターンＰを囲む矩形の配線領域Ｆを設定する。配線領域Ｆは、引き出し配線情報３７で指定された引き出し配線の最大配線長Ｇだけ処理パターンＰの端部を上下左右にオーバーサイズすることにより設定する。
【００７６】
図１４での配線領域Ｆから，テストパッド配置の禁止領域と、他の配線パターンＮの図形（ターゲット層と同じ層）を減算し、残った図形を空き領域として設定する。この減算の際には、第１テストパッドＴＰ１の際の処理と同様に、配線ルールに基づいてオーバーサイズした配線パターンＮの図形を減算する。
【００７７】
例えば、ターゲット層を第４層とした場合には、図１５に示すように、配線領域Ｆから他の配線パターンＮのうち第４層配線Ｌ４のものをオーバーサイズした図形を減算する。これにより、配線パターンＮの第４層配線Ｌ４を考慮した空き領域Ａｒ４が求まる。
【００７８】
さらに、図１６に示すように、空き領域Ａｒ４から、ターゲット層の１つ下層（第３層）の他の配線パターンＮをオーバーサイズした図形を減算する。これにより、配線パターンＮの第４層配線Ｌ４と第３層配線Ｌ３を考慮した空き領域Ａｒ３が求まる。
【００７９】
さらに、図１７に示すように、配置領域Ａｒ３から、ターゲット層の２つ下層（第２層）の他の配線パターンＮをオーバーサイズした図形を減算する。これにより、配線パターンＮの第４層配線Ｌ４、第３層配線Ｌ３および第２層配線Ｌ２を考慮した空き領域Ａｒ２が求まる。
【００８０】
上記のようにして最終的に得られた空き領域において、第２層から第３層に積層ビアを設定し、ターゲット層である第４層に第２テストパッドＴＰ２を設定する。そして、空き領域Ａｒ２に設定した積層ビアと処理パターンＰの第２層配線Ｌ２とを接続する引き出し配線を設定する。処理パターンＰをスタート地点として、積層ビアまでを繋ぐ引き出し配線の配線経路の求め方としては、例えば線分展開法を用いる。
【００８１】
以上の図形演算により、第１テストパッドＴＰ１と、第２テストパッドＴＰ２の配置位置が決定される。
【００８２】
上記の本実施形態に係るテストパッド配置装置および当該テストパッド配置処理をコンピュータに実行させるプログラムによれば、配線ルール情報とターゲット層情報に従って、処理パターンの空き領域を処理パターン中から探索することができる構成となっている。このため、ターゲット層情報として、最上層から１つ下の層をターゲット層とすることにより、最小ビアサイズの第１テストパッドの配置が可能となる。これにより、レイアウト設計終了後の配線パターンにできるだけ多くのテストパッドを好適に配置することができ、故障解析の容易化および故障解析時間の短縮化に寄与することができる。
【００８３】
また、優先度情報、指定領域情報、禁止領域情報を付加することができ、これらの情報に基づいてテストパッドを自動配置するため、アナログ集積回路の回路設計者等のユーザーの要求に応じたテストパッド自動配置を実現できる。
【００８４】
従って、特にアナログ集積回路の故障解析に有効な半導体素子のレイアウトを作成することができ、産業上の利用価値が非常に高いものとなる。
【００８５】
本発明は、上記の実施形態の説明に限定されない。
例えば、本実施形態では、制御ファイルＤ３に含まれる情報の一例について説明したが、さらなる情報を追加することもできる。また、半導体素子の回路に応じて、最上層にテストパッドを配置しても、配線パターンのほぼ全てにテストパッドの配置が可能な場合には、ターゲット層を最上層に指定することも可能である。また、本実施形態に係るテストパッド配置装置は、ＣＡＤデータを作成する装置上でソフトウェアにより構成してもよく、また、ＣＡＤデータを作成する装置とは別の装置形態であってもよい。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【図面の簡単な説明】
【００８６】
【図１】テストパッドが形成された半導体素子の模式的断面図である。
【図２】故障解析の際の半導体素子の模式的断面図である。
【図３】本実施形態に係るテストパッド配置装置を含むデータ処理システムの構成を示す図である。
【図４】テストパッド配置装置および制御ファイルに含まれる情報の詳細な構成を示す図である。
【図５】テストパッド自動配置の処理手順を示すフロー図である。
【図６】第１テストパッドの配置のための空き領域の探索処理について説明するための図である。
【図７】（ａ）は第１のモードでの第１テストパッドの配置例を示す図であり、（ｂ）は第２のモードでの第１テストパッドの配置例を示す図である。
【図８】指定領域における第１テストパッドの配置例を示す図である。
【図９】半導体素子の断面方向から見たテストパッドの配置例を示す図である。
【図１０】空き領域探索処理について説明するための図である。
【図１１】空き領域探索のための図形演算について説明するための図である。
【図１２】空き領域探索のための図形演算について説明するための図である。
【図１３】第２テストパッドの配置例を示す図である。
【図１４】第２テストパッドの配置のための図形演算について説明するための図である。
【図１５】第２テストパッドの配置のための図形演算について説明するための図である。
【図１６】第２テストパッドの配置のための図形演算について説明するための図である。
【図１７】第２テストパッドの配置のための図形演算について説明するための図である。
【図１８】０．８μｍ世代までの半導体素子の断面図である。
【図１９】０．２５μｍ世代以降の半導体素子の断面図である。
【図２０】テストパッドを示す断面図である。
【符号の説明】
【００８７】
１…テストパッド配置装置、２…ユーザーインターフェース部、１１…処理パターン選択手段、１２…空き領域探索手段、１３…第１テストパッド設定手段、１４…第２テストパッド設定手段、３１…配線ルール情報、３２…処理パターン情報、３３…優先度情報、３４…ターゲット層情報、３５…指定領域情報、３６…禁止領域情報、３７…引き出し配線情報、Ｄ１…ＣＡＤデータ、Ｄ２…レイアウトデータ、Ｄ３…制御ファイル、Ｄ４…テストパッド配置データ、Ｐ１，Ｐ２…処理パターン、ＴＰ…第１テストパッド、ＴＰ２…第２テストパッド、ＳＶ…積層ビア、Ｌ１…第１層配線、Ｌ２…第２層配線、Ｌ３…第３層配線、Ｌ４…第４層配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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