(57)【要約】    【課題】  ゲート抵抗及びオン抵抗が低く、高速スイッチング特性及び電流駆動特性に優れた横型短チャネルＤＭＯＳを提供する。    【解決手段】  Ｎ-型エピタキシャル層１１０の表面近傍に、Ｐ型ウェル１１４と接しないようにオン抵抗低減用Ｎ型ウェル１３４が形成された横型短チャネルＤＭＯＳ１Ａであって、  Ｐ-型半導体基体１０６とＮ-型エピタキシャル層１１０との境界に、平面的に見て少なくともＰ型ウェル１１４と重なり合う部分に、Ｎ-型エピタキシャル層１１０より高濃度のＮ型不純物を含むＮ型埋め込み層１０８を、オン抵抗低減用Ｎ型ウェル１３４と接触しないように形成したことを特徴とする横型短チャネルＤＭＯＳ。【選択図】  図１
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【特許請求の範囲】
【請求項１】
Ｐ-型半導体基体の表面に形成されたＮ-型エピタキシャル層と、
このＮ-型エピタキシャル層の表面近傍に形成されチャネル形成領域を含むＰ型ウェルと、
このＰ型ウェルの表面近傍に形成されたＮ+型ソース領域と、
前記Ｎ-型エピタキシャル層の表面近傍に、前記Ｐ型ウェルと接しないように形成されたオン抵抗低減用Ｎ型ウェルと、
このオン抵抗低減用Ｎ型ウェルの表面近傍に形成されたＮ+型ドレイン領域と、
前記Ｎ+型ソース領域から前記Ｎ+型ドレイン領域に至る領域のうち少なくとも前記チャネル形成領域の上部にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極と接続されたゲート抵抗低減用金属層と、を備えた横型短チャネルＤＭＯＳであって、
前記Ｐ-型半導体基体と前記Ｎ-型エピタキシャル層との境界の、平面的に見て少なくとも前記Ｐ型ウェルと重なり合う部分に形成され、前記Ｎ-型エピタキシャル層より高濃度のＮ型不純物を含むＮ型埋め込み層であって、前記オン抵抗低減用Ｎ型ウェルと接触しないように形成されたＮ型埋め込み層をさらに備えたことを特徴とする横型短チャネルＤＭＯＳ。
【請求項２】
請求項１に記載の横型短チャネルＤＭＯＳにおいて、
前記Ｎ型埋め込み層は、平面的に見て前記オン抵抗低減用Ｎ型ウェルと重なり合わないように形成されていることを特徴とする横型短チャネルＤＭＯＳ。
【請求項３】
請求項１又は２に記載の横型短チャネルＤＭＯＳにおいて、
前記Ｎ-型エピタキシャル層の表面近傍には、前記Ｐ型ウェルと前記Ｎ+型ドレイン領域との間の領域に、前記Ｐ型ウェルと接しないようにＰ型拡散層が形成されていることを特徴とする横型短チャネルＤＭＯＳ。
【請求項４】
請求項３に記載の横型短チャネルＤＭＯＳにおいて、
前記Ｐ型拡散層は、前記オン抵抗低減用Ｎ型ウェルに接しないように形成されていることを特徴とする横型短チャネルＤＭＯＳ。
【請求項５】
請求項３又は４に記載の横型短チャネルＤＭＯＳにおいて、
前記Ｐ型拡散層から前記Ｎ+型ドレイン領域に至る領域においては、前記ゲート電極はフィールド酸化膜を介して前記Ｎ-型エピタキシャル層と対峙していることを特徴とする横型短チャネルＤＭＯＳ。
【請求項６】
請求項１〜５のいずれかに記載の横型短チャネルＤＭＯＳにおいて、
前記Ｎ-型エピタキシャル層には、前記Ｎ-型エピタキシャル層よりも高濃度かつ前記オン抵抗低減用Ｎ型ウェルよりも低濃度のＮ型不純物を含む耐圧確保用Ｎ-型ウェルが、前記Ｐ型ウェルを覆うように形成されていることを特徴とする横型短チャネルＤＭＯＳ。
【請求項７】
請求項１〜５のいずれかに記載の横型短チャネルＤＭＯＳにおいて、
前記Ｎ-型エピタキシャル層には、前記Ｎ-型エピタキシャル層よりも高濃度かつ前記オン抵抗低減用Ｎ型ウェルよりも低濃度のＮ型不純物を含む耐圧確保用Ｎ-型ウェルが、前記Ｐ型ウェル及び前記オン抵抗低減用Ｎ型ウェルを覆うように形成されていることを特徴とする横型短チャネルＤＭＯＳ。
【請求項８】
請求項１に記載の横型短チャネルＤＭＯＳの製造方法であって、
（ａ）Ｐ-型半導体基体を準備する第一の工程と、
（ｂ）このＰ-型半導体基体の一方の表面に所定の開口部を有する第１のイオン打ち込み用マスクを形成し、この第１のイオン打ち込み用マスクをマスクとして前記Ｐ-型半導体基体にＮ型の不純物を打ち込んで、後に前記Ｎ型埋め込み層となるＮ型拡散層を形成する第二の工程と、
（ｃ）酸素雰囲気下で熱処理を行って前記Ｎ型拡散層をさらに拡散させる第三の工程と、
（ｄ）前記第１のイオン打ち込み用マスクを除去後、前記Ｐ-型半導体基体上にＮ-型エピタキシャル層を形成する第四の工程と、
（ｅ）前記Ｎ-型エピタキシャル層の表面に所定の開口部を有する第２のイオン打ち込み用マスクを形成し、この第２のイオン打ち込み用マスクをマスクとしてＮ型の不純物を打ち込んで、前記オン抵抗低減用Ｎ型ウェルを形成する第五の工程と、
（ｆ）前記第２のイオン打ち込み用マスクを除去後、前記Ｎ-型エピタキシャル層の表面に所定の開口部を有する第３のイオン打ち込み用マスクを形成し、この第３のイオン打ち込み用マスクをマスクとしてＰ型の不純物を打ち込んで、前記オン抵抗低減用Ｎ型ウェルと接しないように前記Ｐ型ウェルを形成する第六の工程と、
（ｇ）前記第３のイオン打ち込み用マスクを除去後、前記Ｎ-型エピタキシャル層の表面に所定の開口部を有するフィールド酸化膜を形成し、このフィールド酸化膜の開口部に熱酸化によりゲート絶縁膜を形成する第七の工程と、
（ｈ）このゲート絶縁膜上又はこのゲート絶縁膜上及び前記フィールド酸化膜上の所定領域に前記ゲート電極を形成する第八の工程と、
（ｉ）少なくともこのゲート電極と前記フィールド酸化膜とをマスクとしてＮ型の不純物を打ち込んで、前記Ｎ+型ソース領域及び前記Ｎ+型ドレイン領域を形成する第九の工程と、をこの順序で含むことを特徴とする横型短チャネルＤＭＯＳの製造方法。
【請求項９】
請求項８に記載の横型短チャネルＤＭＯＳの製造方法において、
前記第二の工程においては、第１のイオン打ち込み用マスクとして、少なくとも前記第五の工程で用いる第２のイオン打ち込み用マスクの開口部に対応する領域を遮蔽するように形成されたマスクを用いることを特徴とする横型短チャネルＤＭＯＳ。
【請求項１０】
請求項８又は９に記載の横型短チャネルＤＭＯＳの製造方法において、
前記第六の工程においては、前記Ｎ-型エピタキシャル層における前記Ｐ型ウェルと前記Ｎ+型ドレイン領域との間の領域に、前記Ｐ型ウェルと接しないようにＰ型拡散層を形成することを特徴とする横型短チャネルＤＭＯＳの製造方法。
【請求項１１】
請求項１０に記載の横型短チャネルＤＭＯＳの製造方法において、
前記第六の工程においては、前記オン抵抗低減用Ｎ型ウェルに接しないように前記Ｐ型拡散層を形成することを特徴とする横型短チャネルＤＭＯＳの製造方法。
【請求項１２】
請求項１０又は１１に記載の横型短チャネルＤＭＯＳの製造方法において、
前記第七の工程においては、前記Ｐ型拡散層から前記Ｎ+型ドレイン領域に至る領域を含むように前記フィールド酸化膜を形成することを特徴とする横型短チャネルＤＭＯＳの製造方法。
【請求項１３】
請求項８〜１２のいずれかに記載の横型短チャネルＤＭＯＳの製造方法において、
前記第四の工程と第六の工程との間に、前記Ｎ-型エピタキシャル層よりも高濃度かつ前記オン抵抗低減用Ｎ型ウェルよりも低濃度のＮ型不純物を含む耐圧確保用Ｎ-型ウェルを、前記Ｐ型ウェルが形成される領域を覆うように形成することを特徴とする横型短チャネルＤＭＯＳの製造方法。
【請求項１４】
請求項８〜１２のいずれかに記載の横型短チャネルＤＭＯＳの製造方法において、
前記第四の工程と第五の工程との間に、前記Ｎ-型エピタキシャル層よりも高濃度かつ前記オン抵抗低減用Ｎ型ウェルよりも低濃度のＮ型不純物を含む耐圧確保用Ｎ-型ウェルを、前記Ｐ型ウェル及び前記オン抵抗低減用Ｎ型ウェルが形成される領域を覆うように形成することを特徴とする横型短チャネルＤＭＯＳの製造方法。
【請求項１５】
請求項１〜７のいずれかに記載の横型短チャネルＤＭＯＳを含むことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、横型短チャネルＤＭＯＳ及びその製造方法に関する。
【背景技術】
【０００２】
図３０は、従来の横型短チャネルＤＭＯＳの断面図である。この横型短チャネルＤＭＯＳ８は、図３０に示すように、Ｐ-型半導体基体８０６の表面近傍に形成されたＮ-型エピタキシャル層８１０と、Ｎ-型エピタキシャル層８１０の表面近傍に形成されチャネル形成領域Ｃを含むＰ型ウェル８１４と、Ｐ型ウェル８１４の表面近傍に形成されたＮ+型ソース領域８１６と、Ｎ-型エピタキシャル層８１０の表面近傍に形成されたＮ+型ドレイン領域８１８と、チャネル形成領域Ｃの上部にゲート絶縁膜８２０を介して形成されたポリシリコンゲート電極８２２とを備えている（例えば、特許文献１及び非特許文献１参照。）。
【０００３】
そして、この横型短チャネルＤＭＯＳ８においては、Ｎ+型ソース領域８１６はソース電極８２６を介して図示しないソース端子に接続され、Ｎ+型ドレイン領域８１８はドレイン電極８２８を介して図示しないドレイン端子に接続され、ポリシリコンゲート電極８２２は図示しないゲート端子に接続されている。また、Ｐ-型半導体基体８０６は０Ｖに固定されたグランド８３２に接続されている。
【０００４】
しかしながら、この横型短チャネルＤＭＯＳ８においては、ポリシリコンゲート電極の抵抗が高いため、高速スイッチングが容易ではないという問題点があった。
【０００５】
図３１は、従来の他の横型短チャネルＤＭＯＳの断面図である。この横型短チャネルＤＭＯＳ９は、図３１に示すように、層間絶縁膜９２４上に形成されたゲート抵抗低減用金属層９３０が、ポリシリコンゲート電極９２２と接続された構造を有している。このため、この横型短チャネルＤＭＯＳ９によれば、ゲート抵抗低減用金属層９３０がポリシリコンゲート電極９２２に接続されているため、全体としてゲート電極層の抵抗が低くなり、高速スイッチングが可能となっている。
【０００６】
しかしながら、この横型短チャネルＤＭＯＳ９においては、ポリシリコンゲート電極９２２とゲート抵抗低減用金属層９３０とを接続するために設けられる層間絶縁膜のコンタクトホール（Ａ）及びゲート抵抗低減用金属層９３０とソース電極９２６及びドレイン電極９２８とを電気的に分離するための分離領域（Ｂ）とが必要であるため、ポリシリコンゲート電極のゲート長が長くなり、結果的にオン抵抗が大きくなってしまうという問題点があった。
【特許文献１】特開平８−２１３６１７号公報（第２頁、第１図）
【非特許文献１】山崎浩著「パワーＭＯＳＦＥＴの応用技術」日刊工業新聞社（初版第８刷）、１９９８年１０月２３日、図２．１及び第９頁〜第１２頁
【発明の開示】
【発明が解決しようとする課題】
【０００７】
そこで、本発明は上記のような問題を解決するためになされたもので、ゲート抵抗及びオン抵抗が低く、高速スイッチング特性及び電流駆動特性に優れた横型短チャネルＤＭＯＳを提供することを目的とする。また、本発明は、そのような優れた横型短チャネルＤＭＯＳを製造することができる横型短チャネルＤＭＯＳの製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
（１）本発明の横型短チャネルＤＭＯＳは、Ｐ-型半導体基体の表面に形成されたＮ-型エピタキシャル層と、このＮ-型エピタキシャル層の表面近傍に形成されチャネル形成領域を含むＰ型ウェルと、このＰ型ウェルの表面近傍に形成されたＮ+型ソース領域と、
前記Ｎ-型エピタキシャル層の表面近傍に、前記Ｐ型ウェルと接しないように形成されたオン抵抗低減用Ｎ型ウェルと、このオン抵抗低減用Ｎ型ウェルの表面近傍に形成されたＮ+型ドレイン領域と、前記Ｎ+型ソース領域から前記Ｎ+型ドレイン領域に至る領域のうち少なくとも前記チャネル形成領域の上部にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極と接続されたゲート抵抗低減用金属層と、を備えた横型短チャネルＤＭＯＳであって、前記Ｐ-型半導体基体と前記Ｎ-型エピタキシャル層との境界の、平面的に見て少なくとも前記Ｐ型ウェルと重なり合う部分に形成され、前記Ｎ-型エピタキシャル層より高濃度のＮ型不純物を含むＮ型埋め込み層であって、前記オン抵抗低減用Ｎ型ウェルと接触しないように形成されたＮ型埋め込み層をさらに備えたことを特徴とする。
【０００９】
このため、本発明の横型短チャネルＤＭＯＳによれば、Ｎ-型エピタキシャル層の表面近傍に、Ｐ型ウェルと接しないようにオン抵抗低減用Ｎ型ウェルが形成され、このオン抵抗低減用Ｎ型ウェルの表面近傍にＮ+型ドレイン領域が形成されているため、オン時におけるＮ+型ドレイン領域からＮ+型ソース領域への電流経路の大部分は抵抗の低いオン抵抗低減用Ｎ型ウェルとなるため、ゲート抵抗を低減させるためにゲート長が長くなっても全体として十分オン抵抗を低減することができる。従って、本発明の横型短チャネルＤＭＯＳは、ゲート抵抗及びオン抵抗が低く、高速スイッチング特性及び電流駆動特性に優れた横型短チャネルＤＭＯＳとなる。
【００１０】
また、本発明の横型短チャネルＤＭＯＳによれば、Ｎ-型エピタキシャル層よりも高濃度のＮ型不純物を含むオン抵抗低減用Ｎ型ウェルを別途設けることにしたので、Ｎ-型エピタキシャル層の不純物濃度自体を高くしなくてもオン時における抵抗を低減させることができ、横型短チャネルＤＭＯＳの耐圧性能を低下させることもない。
【００１１】
本発明の横型短チャネルＤＭＯＳにおいては、前記オン抵抗低減用Ｎ型ウェルの不純物濃度は、１×１０+18個／ｃｍ3以上であることが好ましく、３×１０+18個／ｃｍ3以上であることがより好ましい。また、前記Ｎ-型エピタキシャル層の不純物濃度は、１×１０+17個／ｃｍ3以下であることが好ましく、５×１０+16個／ｃｍ3以下であることがより好ましい。
【００１２】
このように構成することにより、オン抵抗低減用Ｎ型ウェルのオン抵抗を十分に低減するとともに、横型短チャネルＤＭＯＳの耐圧性能を十分維持することができる。
【００１３】
本発明の横型短チャネルＤＭＯＳにおいては、オフ時にはドレイン電極の電圧が上昇するため、Ｐ-型半導体基体とＮ-型エピタキシャル層とのＰＮ接合が逆バイアスになり、空乏層がこのＰＮ接合からＮ-型エピタキシャル層に延びてくる、また、このとき、ソース電極の電位もドレイン電極の電位よりも低く設定されているため、Ｐ型ウェルとＮ-型エピタキシャル層とのＰＮ接合も逆バイアスになり、このＰＮ接合からＮ-型エピタキシャル層に空乏層が延びてくる。このとき、これらの空乏層同士が接触すると、より緩やかな条件でもブレークダウンが起こり易くなるため、耐圧性能が低下することになる。
【００１４】
しかしながら、本発明の横型短チャネルＤＭＯＳによれば、Ｐ-型半導体基体とＮ-型エピタキシャル層との境界の、平面的に見て少なくともＰ型ウェルと重なり合う部分にはＮ-型エピタキシャル層より高濃度のＮ型不純物を含むＮ型埋め込み層が形成されているため、オフ時に上記した空乏層同士が接触することが効果的に抑制されるようになる。このため、これらの空乏層が接触することによる耐圧性能の低下を抑制することができるようになる。
【００１５】
また、このことにより、Ｐ-型半導体基体とＮ-型エピタキシャル層とのＰＮ接合と、Ｐ型ウェルとＮ-型エピタキシャル層とのＰＮ接合の距離を短くでき、ひいてはＮ-型エピタキシャル層の厚さを薄くすることができるようになる。このため、Ｎ-型エピタキシャル層を成長させるための時間や横型短チャネルＤＭＯＳを取り囲む位置に形成する素子分離領域を形成するための時間を短縮することができるようになるため、製造時間の短縮化及び製造コストの低減化の効果も得られる。
【００１６】
なお、上記したＮ型埋め込み層は、オン抵抗低減用Ｎ型ウェルと接触しないように形成されているため、電流経路としては働かず、この意味において縦型ＤＭＯＳとして一般にに用いられているＮ型埋め込み層とは区別されるものである。
【００１７】
本発明の横型短チャネルＤＭＯＳにおいては、上記した空乏層同士が接触するのをより効果的に抑制するためには、Ｐ-型半導体基体とＮ型埋め込み層とのＰＮ接合からＮ型埋め込み層側（Ｎ-型エピタキシャル層側）に延びてくる空乏層を短い距離にすることが好ましい。このため、Ｎ型埋め込み層の不純物濃度をある程度高くすることが必要である。その一方において、Ｐ-型半導体基体とＮ型埋め込み層とのＰＮ接合における耐圧の低下を抑制する観点からは、Ｎ型埋め込み層の不純物濃度をむやみに高くしないことが好ましい。
この観点からは、前記Ｎ型埋め込み層の不純物濃度は、５×１０+17個／ｃｍ3〜５×１０+19個／ｃｍ3であることが好ましく、１×１０+18個／ｃｍ3〜５×１０+18個／ｃｍ3の範囲にあることがより好ましい。
【００１８】
本発明の横型短チャネルＤＭＯＳにおいては、上記したようにＰ-型半導体基体とＮ型埋め込み層とのＰＮ接合における耐圧の低下を抑制することが好ましく、このためには、Ｎ型埋め込み層の不純物濃度をＰ-型半導体基体の不純物濃度よりも高くすること（言い換えれば、Ｐ-型半導体基体としてＮ型埋め込み層の不純物濃度よりも低濃度の不純物濃度を含むＰ-型半導体基体を用いること）が好ましい。
【００１９】
本発明の横型短チャネルＤＭＯＳにおいては、Ｎ型埋め込み層を、横型短チャネルＤＭＯＳを取り囲む素子分離領域に接触しないように形成する。
【００２０】
（２）上記（１）に記載の横型短チャネルＤＭＯＳにおいては、前記Ｎ型埋め込み層は、平面的に見て、前記オン抵抗低減用Ｎ型ウェルと重なり合わないように形成されていることが好ましい。
【００２１】
このように構成することにより、Ｎ型埋め込み層とオン抵抗低減用Ｎ型ウェルとの接触を考慮する必要がなくなるため、Ｎ-型エピタキシャル層の厚さを極力薄くすることができるようになる。
この場合、オン抵抗低減用Ｎ型ウェルは、その周辺部では深さが浅くなっていてＮ型埋め込み層と接触しにくくなっている。このため、前記Ｎ型埋め込み層は、平面的に見て、オン抵抗低減用Ｎ型ウェルを形成する際に用いるイオン打ち込み用マスクの開口部と重なり合わないように形成されていてもよく、その場合でも所定の効果が得られる。
【００２２】
（３）上記（１）又は（２）に記載の横型短チャネルＤＭＯＳにおいては、前記Ｎ-型エピタキシャル層の表面近傍には、前記Ｐ型ウェルと前記Ｎ+型ドレイン領域との間の領域に、前記Ｐ型ウェルと接しないように、フローティング状態のＰ型拡散層が形成されていることが好ましい。
【００２３】
このように構成することにより、このＰ型拡散層が形成された領域近傍における逆バイアス時の電界強度が緩和され、さらなる耐圧の安定化を図ることができる。なお、オン時におけるＮ+型ドレイン領域からＮ+型ソース領域への電流は、このＰ型拡散層を避けてこのＰ型拡散層より深い部分（Ｎ-型エピタキシャル層）を流れるため、オン抵抗を増加させることもない。
この観点からは、前記Ｐ型拡散層の不純物濃度は、３×１０+16個／ｃｍ3〜５×１０+18個／ｃｍ3の範囲にあることがより好ましく、１×１０+17個／ｃｍ3〜１×１０+18個／ｃｍ3の範囲にあることがさらに好ましい。
【００２４】
（４）上記（３）に記載の横型短チャネルＤＭＯＳにおいては、前記Ｐ型拡散層は、前記オン抵抗低減用Ｎ型ウェルに接しないように形成されていることが好ましい。
【００２５】
このように構成することにより、バイアスされていないＰ型拡散層がオン抵抗低減用Ｎ型ウェルに接しないように構成されているため、耐圧の低下やリーク電流の増加を極力抑制することができる。
【００２６】
（５）上記（３）又は（４）に記載の横型短チャネルＤＭＯＳにおいては、前記Ｐ型拡散層から前記Ｎ+型ドレイン領域に至る領域においては、前記ゲート電極はフィールド酸化膜を介して前記Ｎ-型エピタキシャル層と対峙していることが好ましい。
【００２７】
このように構成することにより、Ｐ型拡散層が形成された領域近傍における逆バイアス時の電界強度が緩和されるため、Ｐ型拡散層からＮ+型ドレイン領域に至る領域においては、ゲート絶縁膜の厚さを厚くすることができる。このため、ゲート電極をフィールド酸化膜を介してＮ-型エピタキシャル層と対峙させるように構成することができ、その結果、ゲート・ソース間及びゲート・ドレイン間の容量を小さくすることができ、高速スイッチング特性をさらに向上することができる。
【００２８】
（６）上記（１）〜（５）のいずれかに記載の横型短チャネルＤＭＯＳにおいては、前記Ｎ-型エピタキシャル層には、前記Ｎ-型エピタキシャル層よりも高濃度かつ前記オン抵抗低減用Ｎ型ウェルよりも低濃度のＮ型不純物を含む耐圧確保用Ｎ-型ウェルが、前記Ｐ型ウェルを覆うように形成されていることが好ましい。
【００２９】
このように構成することにより、Ｐ型ウェルを覆うように耐圧確保用Ｎ-型ウェルを形成することで、横型短チャネルＤＭＯＳの耐圧を耐圧確保用Ｎ-型ウェルの不純物濃度で制御できるようになる結果、Ｎ-型エピタキシャル層の不純物濃度を例えば論理回路のように横型短チャネルＤＭＯＳ以外の回路に適した濃度（例えば、１×１０+16個／ｃｍ3以下。）にすることができ、半導体装置全体としての特性を優れたものとすることができる。
【００３０】
（７）上記（１）〜（５）のいずれかに記載の横型短チャネルＤＭＯＳにおいては、前記Ｎ-型エピタキシャル層には、前記Ｎ-型エピタキシャル層よりも高濃度かつ前記オン抵抗低減用Ｎ型ウェルよりも低濃度のＮ型不純物を含む耐圧確保用Ｎ-型ウェルが、前記Ｐ型ウェル及び前記オン抵抗低減用Ｎ型ウェルを覆うように形成されていることが好ましい。
【００３１】
このように構成することによっても、Ｐ型ウェル及びオン抵抗低減用Ｎ型ウェルを覆うように耐圧確保用Ｎ-型ウェルを形成することで、横型短チャネルＤＭＯＳの耐圧を耐圧確保用Ｎ-型ウェルの不純物濃度で制御できるようになる結果、Ｎ-型エピタキシャル層の不純物濃度を例えば論理回路のように横型短チャネルＤＭＯＳ以外の回路に適した濃度（例えば、１×１０+16個／ｃｍ3以下。）にすることができ、半導体装置全体としての特性を優れたものとすることができる。
【００３２】
上記（６）又は（７）に記載の横型短チャネルＤＭＯＳにおいては、前記耐圧確保用Ｎ-型ウェルの不純物濃度は、５×１０+16個／ｃｍ3以下であることがより好ましく、２×１０+16個／ｃｍ3以下であることがさらに好ましい。
【００３３】
（８）本発明の横型短チャネルＤＭＯＳは、
上記（１）に記載の横型短チャネルＤＭＯＳの製造方法であって、
（ａ）Ｐ-型半導体基体を準備する第一の工程と、
（ｂ）このＰ-型半導体基体の一方の表面に所定の開口部を有する第１のイオン打ち込み用マスクを形成し、この第１のイオン打ち込み用マスクをマスクとして前記Ｐ-型半導体基体にＮ型の不純物を打ち込んで、後に前記Ｎ型埋め込み層となるＮ型拡散層を形成する第二の工程と、
（ｃ）酸素雰囲気下で熱処理を行って前記Ｎ型拡散層をさらに拡散させる第三の工程と、
（ｄ）前記第１のイオン打ち込み用マスクを除去後、前記Ｐ-型半導体基体上にＮ-型エピタキシャル層を形成する第四の工程と、
（ｅ）前記Ｎ-型エピタキシャル層の表面に所定の開口部を有する第２のイオン打ち込み用マスクを形成し、この第２のイオン打ち込み用マスクをマスクとしてＮ型の不純物を打ち込んで、前記オン抵抗低減用Ｎ型ウェルを形成する第五の工程と、
（ｆ）前記第２のイオン打ち込み用マスクを除去後、前記Ｎ-型エピタキシャル層の表面に所定の開口部を有する第３のイオン打ち込み用マスクを形成し、この第３のイオン打ち込み用マスクをマスクとしてＰ型の不純物を打ち込んで、前記オン抵抗低減用Ｎ型ウェルと接しないように前記Ｐ型ウェルを形成する第六の工程と、
（ｇ）前記第３のイオン打ち込み用マスクを除去後、前記Ｎ-型エピタキシャル層の表面に所定の開口部を有するフィールド酸化膜を形成し、このフィールド酸化膜の開口部に熱酸化によりゲート絶縁膜を形成する第七の工程と、
（ｈ）このゲート絶縁膜上又はこのゲート絶縁膜上及び前記フィールド酸化膜上の所定領域に前記ゲート電極を形成する第八の工程と、
（ｉ）少なくともこのゲート電極と前記フィールド酸化膜とをマスクとしてＮ型の不純物を打ち込んで、前記Ｎ+型ソース領域及び前記Ｎ+型ドレイン領域を形成する第九の工程と、をこの順序で含むことを特徴とする。
【００３４】
このため、本発明の横型短チャネルＤＭＯＳの製造方法によれば、上記（１）に記載の優れた横型短チャネルＤＭＯＳが得られる。
【００３５】
（９）上記（８）に記載の横型短チャネルＤＭＯＳの製造方法においては、前記第二の工程においては、第１のイオン打ち込み用マスクとして、少なくとも前記第五の工程で用いる第２のイオン打ち込み用マスクの開口部に対応する領域を遮蔽するように形成されたマスクを用いることが好ましい。
【００３６】
このため、本発明の横型短チャネルＤＭＯＳの製造方法によれば、上記（２）の第３文に記載の優れた横型短チャネルＤＭＯＳが得られる。
【００３７】
（１０）上記（８）又は（９）に記載の横型短チャネルＤＭＯＳの製造方法においては、前記第六の工程においては、前記Ｎ-型エピタキシャル層における前記Ｐ型ウェルと前記Ｎ+型ドレイン領域との間の領域に、前記Ｐ型ウェルと接しないようにＰ型拡散層を形成することが好ましい。
【００３８】
このように構成することにより、上記（３）に記載の横型短チャネルＤＭＯＳが、上記（８）に記載の横型短チャネルＤＭＯＳの製造方法と同じ製造工程で得られる。
【００３９】
（１１）上記（１０）に記載の横型短チャネルＤＭＯＳの製造方法においては、前記第六の工程においては、前記オン抵抗低減用Ｎ型ウェルに接しないように前記Ｐ型拡散層を形成することが好ましい。
【００４０】
このように構成することにより、上記（４）に記載の横型短チャネルＤＭＯＳが、上記（８）に記載の横型短チャネルＤＭＯＳの製造方法と同じ製造工程で得られる。
【００４１】
（１２）上記（１０）又は（１１）に記載の横型短チャネルＤＭＯＳの製造方法においては、前記第七の工程においては、前記Ｐ型拡散層から前記Ｎ+型ドレイン領域に至る領域を含むように前記フィールド酸化膜を形成することが好ましい。
【００４２】
このように構成することにより、上記（５）に記載の横型短チャネルＤＭＯＳが、上記（８）に記載の横型短チャネルＤＭＯＳの製造方法と同じ製造工程で得られる。
【００４３】
（１３）上記（８）〜（１２）のいずれかに記載の横型短チャネルＤＭＯＳの製造方法においては、前記第四の工程と第六の工程との間に、前記Ｎ-型エピタキシャル層よりも高濃度かつ前記オン抵抗低減用Ｎ型ウェルよりも低濃度のＮ型不純物を含む耐圧確保用Ｎ-型ウェルを、前記Ｐ型ウェルが形成される領域を覆うように形成することが好ましい。
【００４４】
このように構成することにより、上記（６）に記載の横型短チャネルＤＭＯＳが、上記（８）に記載の横型短チャネルＤＭＯＳの製造方法と同じ製造工程で得られる。
【００４５】
（１４）上記（８）〜（１２）のいずれかに記載の横型短チャネルＤＭＯＳの製造方法においては、前記第四の工程と第五の工程との間に、前記Ｎ-型エピタキシャル層よりも高濃度かつ前記オン抵抗低減用Ｎ型ウェルよりも低濃度のＮ型不純物を含む耐圧確保用Ｎ-型ウェルを、前記Ｐ型ウェル及び前記オン抵抗低減用Ｎ型ウェルが形成される領域を覆うように形成することが好ましい。
【００４６】
このように構成することにより、上記（７）に記載の横型短チャネルＤＭＯＳが、上記（８）に記載の横型短チャネルＤＭＯＳの製造方法と同じ製造工程で得られる。
【００４７】
上記（８）〜（１４）のいずれかに記載の横型短チャネルＤＭＯＳの製造方法においては、前記第五の工程の前に、横型短チャネルＤＭＯＳを取り囲むようにＰ型の素子分離領域を形成することが好ましい。
【００４８】
（１５）本発明の半導体装置は、上記（１）〜（７）のいずれかに記載の横型短チャネルＤＭＯＳを含むことを特徴とする。
【００４９】
このため、本発明の半導体装置によれば、ゲート抵抗及びオン抵抗が低く、高速スイッチング特性及び電流駆動特性に優れた横型短チャネルＤＭＯＳを含むため、優れたパワー制御用の半導体装置となる。
【００５０】
上記（１５）に記載の半導体装置は、さらに論理回路を含むものとすることができる。このように構成することにより、本発明の半導体装置は、ゲート抵抗及びオン抵抗が低く、高速スイッチング特性及び電流駆動特性に優れた横型短チャネルＤＭＯＳとこれを制御する論理回路とを含むため、優れたパワー制御用の半導体装置となる。
【００５１】
ここで、この半導体装置においては、前記横型短チャネルＤＭＯＳとして、上記（６）又は（７）に記載の横型短チャネルＤＭＯＳを採用することが好ましい。このように構成することにより、Ｎ-型エピタキシャル層の内部に耐圧確保用Ｎ-型ウェルを形成した横型短チャネルＤＭＯＳを採用することで、横型短チャネルＤＭＯＳの耐圧を耐圧確保用Ｎ-型ウェルの不純物濃度で制御できるようになる結果、Ｎ-型エピタキシャル層の不純物濃度を論理回路に適した濃度（例えば、１×１０+16個／ｃｍ3以下。）にすることができ、さらに特性のよい優れた半導体装置とすることができる。
【発明の効果】
【００５２】
以上説明したように、本発明によればゲート抵抗及びオン抵抗が低く、高速スイッチング特性及び電流駆動特性に優れた横型短チャネルＤＭＯＳを提供することができる。また、本発明によれば、そのように優れた横型短チャネルＤＭＯＳを比較的容易に製造することができる。
【発明を実施するための最良の形態】
【００５３】
以下、図面を用いて、本発明の実施の形態を詳しく説明する。
［実施形態１Ａ］
図１は、実施形態１Ａに係る横型短チャネルＤＭＯＳの断面図である。実施形態１Ａに係る横型短チャネルＤＭＯＳ１Ａは、図１に示すように、Ｐ-型のシリコンからなるＰ-型半導体基体１０６の表面にはＮ-型エピタキシャル層１１０が形成されている。このＮ-型エピタキシャル層１１０の表面近傍にはチャネル形成領域Ｃを含むＰ型ウェル１１４が形成され、このＰ型ウェル１１４の表面近傍にはＮ+型ソース領域１１６が形成されている。一方、Ｎ-型エピタキシャル層１１０の表面近傍には、Ｐ型ウェル１１４と接しないようにオン抵抗低減用Ｎ型ウェル１３４が形成され、このオン抵抗低減用Ｎ型ウェル１３４の表面近傍にはＮ+型ドレイン領域１１８が形成されている。
【００５４】
そして、Ｎ+型ソース領域１１６からＮ+型ドレイン領域１１８に至る領域のうち少なくともチャネル形成領域Ｃの上部には、ゲート絶縁膜１２０を介してゲート電極としてのポリシリコンゲート電極１２２が形成されている。そして、ポリシリコンゲート電極１２２はゲート抵抗低減用金属層１３０に接続されている。このゲート抵抗低減用金属層１３０は、ソース電極１２６を構成する金属層及びドレイン電極１２８を構成する金属層と同一層として構成されている。また、Ｎ+型ドレイン領域１１８の右側方には、素子分離領域１４０が設けられている。
【００５５】
このため、実施形態１Ａに係る横型短チャネルＤＭＯＳ１Ａによれば、Ｎ-型エピタキシャル層１１０の表面近傍に、オン抵抗低減用Ｎ型ウェル１３４がＰ型ウェル１１４と接しないように形成され、このオン抵抗低減用Ｎ型ウェル１３４の表面近傍にＮ+型ドレイン領域１１８が形成されているため、オン時におけるＮ+型ドレイン領域１１８からＮ+型ソース領域１１６への電流経路の大部分は抵抗の低いオン抵抗低減用Ｎ型ウェル１３４となり、ゲート抵抗を低減させるためにゲート長が長くなっても全体として十分オン抵抗を低減することができる。従って、実施形態１Ａに係る横型短チャネルＤＭＯＳ１Ａは、ゲート抵抗及びオン抵抗が低く、高速スイッチング特性及び電流駆動特性に優れた横型短チャネルＤＭＯＳとなる。
【００５６】
また、実施形態１Ａに係る横型短チャネルＤＭＯＳ１Ａによれば、Ｎ-型エピタキシャル層１１０よりも高濃度のＮ型不純物を含むオン抵抗低減用Ｎ型ウェル１３４を別途設けることとしたので、Ｎ-型エピタキシャル層１１０の不純物濃度自体を高くしなくてもオン時における抵抗を低減させることができ、横型短チャネルＤＭＯＳの耐圧性能を低下させることもない。
【００５７】
実施形態１Ａに係る横型短チャネルＤＭＯＳ１Ａにおいては、Ｐ型ウェル１１４の深さは例えば１．５μｍであり、Ｎ+型ソース領域１１６の深さは例えば０．３μｍであり、Ｎ+型ドレイン領域１１８の深さも例えば０．３μｍであり、オン抵抗低減用Ｎ型ウェル１３４の深さは例えば２μｍである。また、Ｎ-型エピタキシャル層１１０の厚さは例えば１０μｍである。
実施形態１Ａに係る横型短チャネルＤＭＯＳ１Ａにおいては、オン抵抗低減用Ｎ型ウェル１３４の不純物濃度は、例えば１×１０+19個／ｃｍ3であり、Ｎ-型エピタキシャル層１１０の不純物濃度は、例えば１×１０+16個／ｃｍ3である。
【００５８】
実施形態１Ａに係る横型短チャネルＤＭＯＳ１Ａにおいては、オフ時にはドレイン電極１２８の電圧が上昇するため、Ｐ-型半導体基体１０６とＮ-型エピタキシャル層１１０とのＰＮ接合が逆バイアスになり、空乏層がこのＰＮ接合からＮ-型エピタキシャル層１１０に延びてくる。また、このとき、ソース電極１２６の電位もドレイン電極１２８の電位よりも低く設定されているため、Ｐ型ウェル１１４とＮ-型エピタキシャル層１１０とのＰＮ接合も逆バイアスになり、このＰＮ接合からＮ-型エピタキシャル層１１０に空乏層が延びてくる。このとき、これらの空乏層同士が接触すると、より緩やかな条件でもブレークダウンが起こり易くなるため、耐圧性能が低下することになる。
【００５９】
このオフ時における空乏層が延びてくる様子を図２及び図３に示す。図２は、実施形態１Ａに係る横型短チャネルＤＭＯＳの空乏層を説明するために示す断面図である。図３は、実施形態１Ａの比較例１に係る横型短チャネルＤＭＯＳの空乏層を説明するために示す断面図である。
図２及び図３に示すように、実施形態１Ａの比較例１に係る横型短チャネルＤＭＯＳ１ａにおいては、これらの空乏層間の距離が短かくなるために、これらの空乏層同士が接触し易くなり、より緩やかな条件でもブレークダウンが起こり易くなることがわかる。これに対して、実施形態１に係る横型短チャネルＤＭＯＳ１Ａによれば、Ｐ-型半導体基体１０６とＮ-型エピタキシャル層１１０との境界の、平面的に見て少なくともＰ型ウェル１１４と重なり合う部分にはＮ-型エピタキシャル層１１０より高濃度のＮ型不純物を含むＮ型埋め込み層１０８が形成されているため、オフ時に上記した空乏層同士が接触することが効果的に抑制されるようになる。このため、これらの空乏層が接触することによる耐圧性能の低下を抑制することができるようになる。
【００６０】
また、このことにより、Ｐ-型半導体基体１０６とＮ-型エピタキシャル層１１０とのＰＮ接合と、Ｐ型ウェル１１４とＮ-型エピタキシャル層１１０とのＰＮ接合の距離を短くでき、ひいてはＮ-型エピタキシャル層１１０の厚さを薄くすることができるようになる。このため、Ｎ-型エピタキシャル層１１０を成長させるための時間や横型短チャネルＤＭＯＳ１Ａを取り囲む位置に形成する素子分離領域１４０を形成するための時間を短縮することができるようになるため、製造時間の短縮化及び製造コストの低減化の効果も得られる。
【００６１】
なお、図４は実施形態１Ａの比較例２に係る縦型ＤＭＯＳの断面図であるが、上記したＮ型埋め込み層１０８は、オン抵抗低減用Ｎ型ウェル１３４と接触しないように形成されているため、電流経路としては働かず、この意味において図４に示す縦型ＤＭＯＳ１ｂとして一般に用いられているＮ型埋め込み層１０９とは区別されるものである。
【００６２】
実施形態１Ａに係る横型短チャネルＤＭＯＳ１Ａにおいては、上記した空乏層同士が接触するのをより効果的に抑制するためには、Ｐ-型半導体基体１０６とＮ型埋め込み層１０８とのＰＮ接合からＮ型埋め込み層１０８側（Ｎ-型エピタキシャル層１１０側）に延びてくる空乏層を短い距離にすることが好ましい。このため、Ｎ型埋め込み層１０８の不純物濃度をある程度高くすることが必要である。その一方において、Ｐ-型半導体基体１０６とＮ型埋め込み層１０８とのＰＮ接合における耐圧の低下を抑制する観点からは、Ｎ型埋め込み層１０８の不純物濃度をむやみに高くしないことが好ましい。
このため、実施形態１Ａに係る横型短チャネルＤＭＯＳ１Ａにおいては、Ｎ型埋め込み層１０８の不純物濃度は、５×１０+17個／ｃｍ3〜５×１０+19個／ｃｍ3であることが好ましく、１×１０+18個／ｃｍ3〜５×１０+18個／ｃｍ3の範囲にあることがより好ましい。
【００６３】
実施形態１Ａに係る横型短チャネルＤＭＯＳ１Ａにおいては、上記したようにＰ-型半導体基体１０６とＮ型埋め込み層１０８とのＰＮ接合における耐圧の低下を抑制することが好ましく、このためには、Ｎ型埋め込み層１０８の不純物濃度をＰ-型半導体基体１０６の不純物濃度よりも高くすること（言い換えれば、Ｐ-型半導体基体１０６としてＮ型埋め込み層１０８の不純物濃度よりも低濃度の不純物濃度を含むＰ-型半導体基体を用いること）が好ましい。
【００６４】
実施形態１Ａに係る横型短チャネルＤＭＯＳ１Ａにおいては、Ｎ型埋め込み層１０８を、横型短チャネルＤＭＯＳを取り囲む素子分離領域１４０に接触しないように形成する。
【００６５】
実施形態１Ａに係る横型短チャネルＤＭＯＳ１Ａにおいては、Ｎ型埋め込み層１０８は、平面的に見て、オン抵抗低減用Ｎ型ウェル１３４と重なり合わないように形成されている。このため、Ｎ型埋め込み層１０８とオン抵抗低減用Ｎ型ウェル１３４との接触を考慮する必要がなくなるため、Ｎ-型エピタキシャル層１１０の厚さを極力薄くすることができるようになる。
なお、この場合、オン抵抗低減用Ｎ型ウェル１３４は、その周辺部では深さが浅くなっていてＮ型埋め込み層１０８と接触しにくくなっているため、Ｎ型埋め込み層１０８は、平面的に見て、オン抵抗低減用Ｎ型ウェル１３４を形成する際に用いるイオン打ち込み用マスクの開口部と重なり合わないように形成されていてもよく、その場合でも所定の効果が得られる。
【００６６】
［実施形態１Ｂ］
図５は、実施形態１Ｂに係る横型短チャネルＤＭＯＳの断面図である。実施形態１Ｂに係る横型短チャネルＤＭＯＳ１Ｂは、実施形態１Ａに係る横型短チャネルＤＭＯＳ１Ａとよく似た構造を有しているが、図５に示すように、Ｎ-型エピタキシャル層１１０の表面近傍には、Ｐ型ウェル１１４とＮ+型ドレイン領域１１８との間の領域に、Ｐ型ウェル１１４と接しないように、フローティング状態のＰ型拡散層１３８が形成されている点で異なっている。
【００６７】
このため、実施形態１Ｂに係る横型短チャネルＤＭＯＳ１Ｂによれば、実施形態１Ａに係る横型短チャネルＤＭＯＳ１Ａの有する効果に加えて、以下の効果が得られる。すなわち、Ｐ型拡散層１３８が形成された領域近傍における逆バイアス時の電界強度が緩和され、さらなる耐圧の安定化を図ることができる。
【００６８】
なお、オン時におけるＮ+型ドレイン領域１１８からＮ+型ソース領域１１６への電流は、このＰ型拡散層１３８を避けてこのＰ型拡散層１３８より深い部分（Ｎ-型エピタキシャル層１１０）を流れるため、Ｐ型拡散層１３８を設けることによってオン抵抗を増加させることもない。
【００６９】
実施形態１Ｂに係る横型短チャネルＤＭＯＳ１Ｂにおいては、Ｐ型拡散層１３８の不純物濃度は、例えば３×１０+17個／ｃｍ3である。
【００７０】
［実施形態１Ｃ］
図６は、実施形態１Ｃに係る横型短チャネルＤＭＯＳの断面図である。実施形態１Ｃに係る横型短チャネルＤＭＯＳ１Ｃは、実施形態１Ｂに係る横型短チャネルＤＭＯＳ１Ｂとよく似た構造を有しているが、Ｐ型拡散層１３８がオン抵抗低減用Ｎ型ウェル１３４に接しないように形成されている点で異なっている。
【００７１】
このため、実施形態１Ｃに係る横型短チャネルＤＭＯＳ１Ｃによれば、実施形態１Ｂに係る横型短チャネルＤＭＯＳ１Ｂの有する効果に加えて、以下の効果が得られる。すなわち、バイアスされていないＰ型拡散層１３８がオン抵抗低減用Ｎ型ウェル１３４に接しないように構成されているため、耐圧の低下やリーク電流の増加を極力抑制することができる。
【００７２】
［実施形態１Ｄ］
図７は、実施形態１Ｄに係る横型短チャネルＤＭＯＳの断面図である。実施形態１Ｄに係る横型短チャネルＤＭＯＳ１Ｄは、実施形態１Ｂに係る横型短チャネルＤＭＯＳ１Ｂとよく似た構造を有しているが、図７に示すように、Ｐ型拡散層１３８からＮ+型ドレイン領域１１８に至る領域においてポリシリコンゲート電極１２２がフィールド酸化膜１３６を介してＮ-型エピタキシャル層１１０と対峙している点で異なっている。
【００７３】
このため、実施形態１Ｄに係る横型短チャネルＤＭＯＳ１Ｄによれば、実施形態１Ｂに係る横型短チャネルＤＭＯＳ１Ｂの有する効果に加えて、以下の効果が得られる。すなわち、ゲート・ソース間及びゲート・ドレイン間の容量を小さくすることができ、高速スイッチング特性をさらに向上することができる。これは、Ｐ型拡散層１３８が形成された領域近傍における逆バイアス時の電界強度が緩和されるため、Ｐ型拡散層１３８からＮ+型ドレイン領域１１８に至る領域においては、厚いフィールド酸化膜１３６を介してポリシリコンゲート電極１２２をＮ-型エピタキシャル層１１０と対峙させるように構成することができるからである。
【００７４】
［実施形態１Ｅ］
図８は、実施形態１Ｅに係る横型短チャネルＤＭＯＳの断面図である。実施形態１Ｅに係る横型短チャネルＤＭＯＳ１Ｅは、実施形態１Ｃに係る横型短チャネルＤＭＯＳ１Ｃとよく似た構造を有しているが、図８に示すように、Ｐ型拡散層１３８からＮ+型ドレイン領域１１８に至る領域においてポリシリコンゲート電極１２２がフィールド酸化膜１３６を介してＮ-型エピタキシャル層１１０と対峙している点で異なっている。
【００７５】
このため、実施形態１Ｅに係る横型短チャネルＤＭＯＳ１Ｅによれば、実施形態１Ｃに係る横型短チャネルＤＭＯＳ１Ｃの有する効果に加えて、以下の効果が得られる。すなわち、ゲート・ソース間及びゲート・ドレイン間の容量を小さくすることができ、高速スイッチング特性をさらに向上することができる。これは、Ｐ型拡散層１３８が形成された領域近傍における逆バイアス時の電界強度が緩和されるため、Ｐ型拡散層１３８からＮ+型ドレイン領域１１８に至る領域においては、厚いフィールド酸化膜１３６を介してポリシリコンゲート電極１２２をＮ-型エピタキシャル層１１０と対峙させるように構成することができるからである。
【００７６】
［実施形態２Ａ］
図９は、実施形態２Ａに係る横型短チャネルＤＭＯＳの断面図である。実施形態２Ａに係る横型短チャネルＤＭＯＳ２Ａは、実施形態１Ａに係る横型短チャネルＤＭＯＳ１Ａとよく似た構造を有しているが、図９に示すように、Ｎ-型エピタキシャル層２１０には、Ｎ-型エピタキシャル層２１０よりも高濃度のＮ型不純物を含む耐圧確保用Ｎ-型ウェル２１２がＰ型ウェル２１４を覆うように形成されている点で異なっている。
【００７７】
このため、実施形態２Ａに係る横型短チャネルＤＭＯＳ２Ａによれば、Ｐ型ウェル２１４を覆うように耐圧確保用Ｎ-型ウェル２１２を形成することで、横型短チャネルＤＭＯＳ２Ａの耐圧を耐圧確保用Ｎ-型ウェル２１２の不純物濃度で制御できるようになる結果、Ｎ-型エピタキシャル層２１０の不純物濃度を例えば論理回路のように横型短チャネルＤＭＯＳ以外の回路に適した濃度（例えば、１×１０+16個／ｃｍ3以下。）にすることができ、半導体装置全体としての特性を優れたものとすることができる。
【００７８】
［実施形態２Ｂ］
図１０は、実施形態２Ｂに係る横型短チャネルＤＭＯＳの断面図である。実施形態２Ｂに係る横型短チャネルＤＭＯＳ２Ｂは、実施形態２Ａに係る横型短チャネルＤＭＯＳ２Ａとよく似た構造を有しているが、図１０に示すように、耐圧確保用Ｎ-型ウェル２１２の表面近傍には、Ｐ型ウェル２１４とＮ+型ドレイン領域２１８との間の領域に、Ｐ型ウェル２１４と接しないようにＰ型拡散層２３８が形成されている点で異なっている。
【００７９】
このため、実施形態２Ｂに係る横型短チャネルＤＭＯＳ２Ｂによれば、実施形態２Ａに係る横型短チャネルＤＭＯＳ２Ａの有する効果に加えて、以下の効果が得られる。すなわち、Ｐ型拡散層２３８が形成された領域近傍における逆バイアス時の電界強度が緩和され、さらなる耐圧の安定化を図ることができる。
【００８０】
なお、オン時におけるＮ+型ドレイン領域２１８からＮ+型ソース領域２１６への電流は、このＰ型拡散層２３８を避けてこのＰ型拡散層２３８より深い部分（耐圧確保用Ｎ-型ウェル２１２）を流れるため、Ｐ型拡散層２３８を設けることによってオン抵抗を増加させることもない。
【００８１】
実施形態２Ｂに係る横型短チャネルＤＭＯＳ２Ｂにおいては、Ｐ型拡散層２３８の不純物濃度は、例えば３×１０+17個／ｃｍ3である。
【００８２】
［実施形態２Ｃ］
図１１は、実施形態２Ｃに係る横型短チャネルＤＭＯＳの断面図である。実施形態２Ｃに係る横型短チャネルＤＭＯＳ２Ｃは、実施形態２Ｂに係る横型短チャネルＤＭＯＳ２Ｂとよく似た構造を有しているが、Ｐ型拡散層２３８がオン抵抗低減用Ｎ型ウェル２３４に接しないように形成されている点で異なっている。
【００８３】
このため、実施形態２Ｃに係る横型短チャネルＤＭＯＳ２Ｃによれば、実施形態２Ｂに係る横型短チャネルＤＭＯＳ２Ｂの有する効果に加えて、以下の効果が得られる。すなわち、バイアスされていないＰ型拡散層２３８がオン抵抗低減用Ｎ型ウェル２３４に接しないように構成されているため、耐圧の低下やリーク電流の増加を極力抑制することができる。
【００８４】
［実施形態２Ｄ］
図１２は、実施形態２Ｄに係る横型短チャネルＤＭＯＳの断面図である。実施形態２Ｄに係る横型短チャネルＤＭＯＳ２Ｄは、実施形態２Ｂに係る横型短チャネルＤＭＯＳ２Ｂとよく似た構造を有しているが、図１２に示すように、Ｐ型拡散層２３８からＮ+型ドレイン領域２１８に至る領域においてポリシリコンゲート電極２２２がフィールド酸化膜２３６を介してＮ-型エピタキシャル層２１０と対峙している点で異なっている。
【００８５】
このため、実施形態２Ｄに係る横型短チャネルＤＭＯＳ２Ｄによれば、実施形態２Ｂに係る横型短チャネルＤＭＯＳ２Ｂの有する効果に加えて、以下の効果が得られる。すなわち、ゲート・ソース間及びゲート・ドレイン間の容量を小さくすることができ、高速スイッチング特性をさらに向上することができる。これは、Ｐ型拡散層２３８が形成された領域近傍における逆バイアス時の電界強度が緩和されるため、Ｐ型拡散層２３８からＮ+型ドレイン領域２１８に至る領域においては、厚いフィールド酸化膜２３６を介してポリシリコンゲート電極２２２をＮ-型エピタキシャル層２１０と対峙させるように構成することができるからである。
【００８６】
［実施形態２Ｅ］
図１３は、実施形態２Ｅに係る横型短チャネルＤＭＯＳの断面図である。実施形態２Ｅに係る横型短チャネルＤＭＯＳ２Ｅは、実施形態２Ｃに係る横型短チャネルＤＭＯＳ２Ｃとよく似た構造を有しているが、図１３に示すように、Ｐ型拡散層２３８からＮ+型ドレイン領域２１８に至る領域においてポリシリコンゲート電極２２２がフィールド酸化膜２３６を介してＮ-型エピタキシャル層２１０と対峙している点で異なっている。
【００８７】
このため、実施形態２Ｅに係る横型短チャネルＤＭＯＳ２Ｅによれば、実施形態２Ｃに係る横型短チャネルＤＭＯＳ２Ｃの有する効果に加えて、以下の効果が得られる。すなわち、ゲート・ソース間及びゲート・ドレイン間の容量を小さくすることができ、高速スイッチング特性をさらに向上することができる。これは、Ｐ型拡散層２３８が形成された領域近傍における逆バイアス時の電界強度が緩和されるため、Ｐ型拡散層２３８からＮ+型ドレイン領域２１８に至る領域においては、厚いフィールド酸化膜２３６を介してポリシリコンゲート電極２２２をＮ-型エピタキシャル層２１０と対峙させるように構成することができるからである。
【００８８】
［実施形態３Ａ］
図１４は、実施形態３Ａに係る横型短チャネルＤＭＯＳの断面図である。実施形態３Ａに係る横型短チャネルＤＭＯＳ３Ａは、実施形態２Ａに係る横型短チャネルＤＭＯＳ２Ａとよく似た構造を有しているが、図１４に示すように、Ｎ-型エピタキシャル層３１０には、Ｎ-型エピタキシャル層３１０よりも高濃度のＮ型不純物を含む耐圧確保用Ｎ-型ウェル３１２がＰ型ウェル３１４及びオン抵抗低減用Ｎ型ウェル３３４を覆うように形成されている点で異なっている。
【００８９】
このように、実施形態３Ａに係る横型短チャネルＤＭＯＳ３Ａは、耐圧確保用Ｎ-型ウェル３１２が、Ｐ型ウェル３１４及びオン抵抗低減用Ｎ型ウェル３３４を覆うように形成されている点で実施形態２Ａに係る横型短チャネルＤＭＯＳ２Ａとは異なっているが、実施形態２Ａに係る横型短チャネルＤＭＯＳ２Ａの場合と同様に、Ｐ型ウェル３１４は耐圧確保用Ｎ-型ウェル３１２に覆われているため、横型短チャネルＤＭＯＳ３Ａの耐圧を耐圧確保用Ｎ-型ウェル３１２の不純物濃度で制御できるようになる結果、Ｎ-型エピタキシャル層３１０の不純物濃度を例えば論理回路のように横型短チャネルＤＭＯＳ以外の回路に適した濃度（例えば、１×１０+16個／ｃｍ3以下。）にすることができ、半導体装置全体としての特性を優れたものとすることができる。
【００９０】
［実施形態３Ｂ］
図１５は、実施形態３Ｂに係る横型短チャネルＤＭＯＳの断面図である。実施形態３Ｂに係る横型短チャネルＤＭＯＳ３Ｂは、実施形態３Ａに係る横型短チャネルＤＭＯＳ３Ａとよく似た構造を有しているが、図１５に示すように、耐圧確保用Ｎ-型ウェル３１２の表面近傍には、Ｐ型ウェル３１４とＮ+型ドレイン領域３１８との間の領域に、Ｐ型ウェル３１４と接しないようにＰ型拡散層３３８が形成されている点で異なっている。
【００９１】
このため、実施形態３Ｂに係る横型短チャネルＤＭＯＳ３Ｂによれば、実施形態３Ａに係る横型短チャネルＤＭＯＳ３Ａの有する効果に加えて、以下の効果が得られる。すなわち、Ｐ型拡散層３３８が形成された領域近傍における逆バイアス時の電界強度が緩和され、さらなる耐圧の安定化を図ることができる。
【００９２】
なお、オン時におけるＮ+型ドレイン領域３１８からＮ+型ソース領域３１６への電流は、このＰ型拡散層３３８を避けてこのＰ型拡散層３３８より深い部分（耐圧確保用Ｎ-型ウェル３１２）を流れるため、Ｐ型拡散層３３８を設けることによってオン抵抗を増加させることもない。
【００９３】
実施形態３Ｂに係る横型短チャネルＤＭＯＳ３Ｂにおいては、Ｐ型拡散層３３８の不純物濃度は、例えば３×１０+17個／ｃｍ3である。
【００９４】
［実施形態３Ｃ］
図１６は、実施形態３Ｃに係る横型短チャネルＤＭＯＳの断面図である。実施形態３Ｃに係る横型短チャネルＤＭＯＳ３Ｃは、実施形態３Ｂに係る横型短チャネルＤＭＯＳ３Ｂとよく似た構造を有しているが、Ｐ型拡散層３３８がオン抵抗低減用Ｎ型ウェル３３４に接しないように形成されている点で異なっている。
【００９５】
このため、実施形態３Ｃに係る横型短チャネルＤＭＯＳ３Ｃによれば、実施形態３Ｂに係る横型短チャネルＤＭＯＳ３Ｂの有する効果に加えて、以下の効果が得られる。すなわち、バイアスされていないＰ型拡散層３３８がオン抵抗低減用Ｎ型ウェル３３４に接しないように構成されているため、耐圧の低下やリーク電流の増加を極力抑制することができる。
【００９６】
［実施形態３Ｄ］
図１７は、実施形態３Ｄに係る横型短チャネルＤＭＯＳの断面図である。実施形態３Ｄに係る横型短チャネルＤＭＯＳ３Ｄは、実施形態３Ｂに係る横型短チャネルＤＭＯＳ３Ｂとよく似た構造を有しているが、図１７に示すように、Ｐ型拡散層３３８からＮ+型ドレイン領域３１８に至る領域においてポリシリコンゲート電極３２２がフィールド酸化膜３３６を介してＮ-型エピタキシャル層３１０と対峙している点で異なっている。
【００９７】
このため、実施形態３Ｄに係る横型短チャネルＤＭＯＳ３Ｄによれば、実施形態３Ｂに係る横型短チャネルＤＭＯＳ３Ｂの有する効果に加えて、以下の効果が得られる。すなわち、ゲート・ソース間及びゲート・ドレイン間の容量を小さくすることができ、高速スイッチング特性をさらに向上することができる。これは、Ｐ型拡散層３３８が形成された領域近傍における逆バイアス時の電界強度が緩和されるため、Ｐ型拡散層３３８からＮ+型ドレイン領域３１８に至る領域においては、厚いフィールド酸化膜３３６を介してポリシリコンゲート電極３２２をＮ-型エピタキシャル層３１０と対峙させるように構成することができるからである。
【００９８】
［実施形態３Ｅ］
図１８は、実施形態３Ｅに係る横型短チャネルＤＭＯＳの断面図である。実施形態３Ｅに係る横型短チャネルＤＭＯＳ３Ｅは、実施形態３Ｃに係る横型短チャネルＤＭＯＳ３Ｃとよく似た構造を有しているが、図１８に示すように、Ｐ型拡散層３３８からＮ+型ドレイン領域３１８に至る領域においてポリシリコンゲート電極３２２がフィールド酸化膜３３６を介してＮ-型エピタキシャル層３１０と対峙している点で異なっている。
【００９９】
このため、実施形態３Ｅに係る横型短チャネルＤＭＯＳ３Ｅによれば、実施形態３Ｃに係る横型短チャネルＤＭＯＳ３Ｃの有する効果に加えて、以下の効果が得られる。すなわち、ゲート・ソース間及びゲート・ドレイン間の容量を小さくすることができ、高速スイッチング特性をさらに向上することができる。これは、Ｐ型拡散層３３８が形成された領域近傍における逆バイアス時の電界強度が緩和されるため、Ｐ型拡散層３３８からＮ+型ドレイン領域３１８に至る領域においては、厚いフィールド酸化膜３３６を介してポリシリコンゲート電極３２２をＮ-型エピタキシャル層３１０と対峙させるように構成することができるからである。
【０１００】
［実施形態３Ｆ］
図１９は、実施形態３Ｆに係る横型短チャネルＤＭＯＳの断面図である。実施形態３Ｆに係る横型短チャネルＤＭＯＳ３Ｆは、実施形態３Ｅに係る横型短チャネルＤＭＯＳ３Ｅとよく似た構造を有しているが、図１９に示すように、Ｎ型埋め込み層３０８が、オン抵抗低減用Ｎ型ウェル３３４の下方にまで延在している点で異なっている。
【０１０１】
このように、実施形態３Ｆに係る横型短チャネルＤＭＯＳ３Ｆは、Ｎ型埋め込み層３０８が、オン抵抗低減用Ｎ型ウェル３３４の下方にまで延在している点で異なっているが、実施形態３Ｅに係る横型短チャネルＤＭＯＳ３Ｅの場合と同様に、Ｐ-型半導体基体３０６とＮ-型エピタキシャル層３１０との境界の、平面的に見て少なくともＰ型ウェル３１４と重なり合う部分にはＮ-型エピタキシャル層３１０より高濃度のＮ型不純物を含むＮ型埋め込み層３０８が形成されているため、オフ時に上記した空乏層同士が接触することが効果的に抑制されるようになる。このため、これらの空乏層が接触することによる耐圧性能の低下を抑制することができるようになる。
【０１０２】
また、このことにより、Ｐ-型半導体基体３０６とＮ-型エピタキシャル層３１０とのＰＮ接合と、Ｐ型ウェル３１４とＮ-型エピタキシャル層３１０とのＰＮ接合の距離を短くでき、ひいてはＮ-型エピタキシャル層３１０の厚さを薄くすることができるようになる。このため、Ｎ-型エピタキシャル層３１０を成長させるための時間や横型短チャネルＤＭＯＳ３Ｆを取り囲む位置に形成する素子分離領域３４０を形成するための時間を短縮することができるようになるため、製造時間の短縮化及び製造コストの低減化の効果も得られる。
【０１０３】
以上のように、実施形態１Ａ〜実施形態３Ｆを例にして本発明の横型短チャネルＤＭＯＳを説明したが、図２０を用いて、本発明の横型短チャネルＤＭＯＳの平面レイアウトについても説明する。図２０は、実施形態３Ｅに係る横型短チャネルＤＭＯＳの構造を模式的に示す平面図である。図２０（ａ）はＰ-型半導体基体の表面及びポリシリコンゲート電極３２２の構造を模式的に示す平面図であり、図２０（ｂ）はそれにソース電極３２６、ドレイン電極３２８及びゲート抵抗低減用金属層３３０をつけたものである。
【０１０４】
この横型短チャネルＤＭＯＳ３Ｅは、図２０（ａ）及び図２０（ｂ）に示すように、中央に配置されたＮ+型ソース領域３１６が、外周部に配置されたＮ+型ドレイン領域３１８で囲まれた構造を有している。そして、Ｎ+型ソース領域３１６とＮ+型ドレイン領域３１８との間にポリシリコンゲート電極３２２が配置された構造を有している。なお、図２０（ａ）及び図２０（ｂ）中、オン抵抗低減用Ｎ型ウェル３３４及びＰ型拡散層３３８は省略してある。
【０１０５】
図２１は、実施形態３Ｅに係る横型短チャネルＤＭＯＳの断面図である。図１８におけるものより広い範囲を示してある。この横型短チャネルＤＭＯＳ３Ｅは、図２１に示すように、外周をＮ+型ドレイン領域３１８で囲み、その内側にポリシリコンゲート電極３２２が配置され、さらにその内側にＮ+型ソース領域３１６が配置された構造を有している。このため、この横型短チャネルＤＭＯＳ３Ｅは、図２０及び図２１に示すように、ゲート幅が大きく電流駆動特性に優れた横型短チャネルＤＭＯＳとなる。
【０１０６】
次に、本発明の横型短チャネルＤＭＯＳを他の素子と集積した例について図２２を用いて説明する。図２２は、横型短チャネルＤＭＯＳ３Ｅと他の素子とを集積した半導体装置の断面図である。この半導体装置１０は、図２２に示すように、Ｎチャネルの横型短チャネルＤＭＯＳ３Ｅ、Ｐチャネルの横型ＭＯＳ３１、ＮチャネルＭＯＳトランジスタ３３、ＰチャネルＭＯＳトランジスタ３２、ＮＰＮバイポーラトランジスタ３５及びＰＮＰバイポーラトランジスタ３４を有している。そして、これらの素子はそれぞれ、Ｐ-型半導体基体３０６の表面に形成されたＮ-型エピタキシャル層３１０中に形成されている。
【０１０７】
そして、横型短チャネルＤＭＯＳ３Ｅにおいては、耐圧確保用Ｎ-型ウェル３１２がＮ-型エピタキシャル層３１０中に形成され、この耐圧確保用Ｎ-型ウェル３１２中に、Ｐ型ウェル３１４及びＮ+型ソース領域３１６が形成されている。このため、この半導体装置１０によれば、横型短チャネルＤＭＯＳ３Ｅの耐圧を耐圧確保用Ｎ-型ウェル３１２の不純物濃度で制御できるようになる。その結果、Ｎ-型エピタキシャル層３１０の不純物濃度を他の素子（例えば、ＮチャネルＭＯＳトランジスタ３３及びＰチャネルＭＯＳトランジスタ３２）に適した濃度（例えば、耐圧確保用Ｎ-型ウェル３１２より低濃度）にすることができ半導体装置全体として特性の優れたものとすることができる。
【０１０８】
［実施形態４］
図２３〜図２５は、実施形態４に係る「横型短チャネルＤＭＯＳの製造方法」における各製造工程を示す図である。実施形態４に係る「横型短チャネルＤＭＯＳの製造方法」は、実施形態１Ｄに係る「横型短チャネルＤＭＯＳ１Ｄ」を製造するための製造方法である。図２３〜図２５を参照しながら、実施形態４に係る「横型短チャネルＤＭＯＳの製造方法」を説明する。
【０１０９】
実施形態４に係る「横型短チャネルＤＭＯＳの製造方法」は、図２３〜図２５に示すように、以下の（ａ）第一の工程〜（ｉ）第九の工程をこの順序で含んでいる。
（ａ）第一の工程
Ｐ-型のシリコン基板からなるＰ-型半導体基体１０６を準備する。Ｐ-型半導体基体１０６の不純物濃度は例えば３×１０+15個／ｃｍ3とする。
（ｂ）第二の工程
次に、Ｐ-型半導体基体１０６の一方の表面に所定の開口部を有する第１のイオン打ち込み用マスク１５０を形成し、この第１のイオン打ち込み用マスク１５０をマスクとしてＰ-型半導体基体１０６にＮ型の不純物として例えばリンイオンを打ち込んで、後にＮ型埋め込み層１０８となるＮ型拡散層１０８ａを形成する。Ｎ型拡散層１０８ａの表面における不純物濃度は例えば２×１０+19個／ｃｍ3とする。また、Ｎ型拡散層１０８ａの深さは例えば７μｍとする。
（ｃ）第三の工程
次に、酸素雰囲気下でＰ-型半導体基体１０６の熱処理を行ってＮ型拡散層１０８ａをさらに拡散させてＮ型拡散層１０８ｂとする。
【０１１０】
（ｄ）第四の工程
次に、第１のイオン打ち込み用マスク１５０を除去後、Ｐ-型半導体基体１０６上にＮ-型のシリコンを結晶成長させてＮ-型エピタキシャル層１１０を形成する。Ｎ-型エピタキシャル層１１０の不純物濃度は例えば１×１０+16個／ｃｍ3とする。なお、Ｎ-型エピタキシャル層１１０形成過程において、Ｎ型拡散層１０８ａに含まれるＮ型不純物はＮ-型エピタキシャル層１１０側へ例えば２〜４μｍ拡散することとなる。
（ｅ）第五の工程
次に、Ｎ-型エピタキシャル層１１０の表面に所定の開口部を有する第２のイオン打ち込み用マスク１５２を形成し、この第２のイオン打ち込み用マスク１５２をマスクとして、Ｎ型の不純物として例えばリンイオンを打ち込んで、オン抵抗低減用Ｎ型ウェル１３４を形成する。このときの不純物濃度は例えば１×１０+19個／ｃｍ3とする。
（ｆ）第六の工程
次に、第２のイオン打ち込み用マスク１５２を除去後、Ｎ-型エピタキシャル層１１０の表面に所定の開口部を有する第３のイオン打ち込み用マスク１５４を形成し、この第３のイオン打ち込み用マスク１５４をマスクとしてＰ型の不純物として例えばボロンイオンを打ち込んで、オン抵抗低減用Ｎ型ウェル１３４と接しないようにＰ型ウェル１１４を形成するとともに、オン抵抗低減用Ｎ型ウェル１３４における、Ｐ型ウェル１１４と対峙する領域にＰ型拡散層１３８を形成する。このときの不純物濃度は例えば３×１０+17個／ｃｍ3とする。なお、Ｐ型ウェル１１４とＰ型拡散層１３８は別工程で形成することもできる。
【０１１１】
（ｇ）第七の工程
次に、第３のイオン打ち込み用マスク１５４を除去後、Ｎ-型エピタキシャル層１１０の表面に所定の開口部を有するフィールド酸化膜１３６を形成し、このフィールド酸化膜１３６の開口部に熱酸化によりゲート絶縁膜１２０を形成する。
（ｈ）第八の工程
次に、このゲート絶縁膜１２０及びフィールド酸化膜１３６の上面の所定領域にポリシリコンゲート電極１２２を形成する。
（ｉ）第九の工程
次に、レジスト１５６を形成後、このレジスト１５６とポリシリコンゲート電極１２２とフィールド酸化膜１３６とをマスクとしてＮ型の不純物として例えば砒素イオンを打ち込んで、Ｎ+型ソース領域１１６及びＮ+型ドレイン領域１１８を形成する。
【０１１２】
この後、打ち込んだ不純物の活性化を行った後、層間絶縁膜１２４を形成する。その後、層間絶縁膜１２４に所定のコンタクトホールを開けた後、金属層を形成する。その後、金属層のパターンニングを行って、ソース電極１２６、ドレイン電極１２８及びゲート抵抗低減用金属層１３０とする。その後、Ｐ-型半導体基体１０６をグランド１３２に接続して、横型短チャネルＤＭＯＳ１Ｄとする（図７参照。）。
【０１１３】
以上のように、実施形態４に係る「横型短チャネルＤＭＯＳの製造方法」によれば、比較的容易な方法で、実施形態１Ｄに係る、優れた「横型短チャネルＤＭＯＳ１Ｄ」を製造することができる。
【０１１４】
なお、実施形態１Ｂに係る横型短チャネルＤＭＯＳ１Ｂを製造する際には、上記製造方法の（ｇ）第七の工程において、Ｐ型拡散層１３８からＮ+型ドレイン領域１１８（Ｎ+型ドレイン領域１１８になる領域）に至る領域においてフィールド酸化膜１３６を開口するようにすればよい。
また、実施形態１Ａに係る横型短チャネルＤＭＯＳ１Ａを製造する際には、さらに上記製造方法の（ｆ）第六の工程において、第３のイオン打ち込み用マスク１５４としてＰ型拡散層１３８に対応する部分が開口していないマスクを用いるようにすればよい。
【０１１５】
また、実施形態１Ｅに係る横型短チャネルＤＭＯＳ１Ｅを製造する際には、上記製造方法の（ｅ）第五の工程〜（ｆ）第六の工程において、オン抵抗低減用Ｎ型ウェル１３４に接しないようにＰ型拡散層１３８を形成すればよい。
また、実施形態１Ｃに係る横型短チャネルＤＭＯＳ１Ｃを製造する際には、上記製造方法の（ｅ）第五の工程〜（ｆ）第六の工程において、オン抵抗低減用Ｎ型ウェル１３４に接しないようにＰ型拡散層１３８を形成するとともに、（ｇ）第七の工程において、Ｐ型拡散層１３８からＮ+型ドレイン領域１１８に至る領域においてフィールド酸化膜１３６を開口するようにすればよい。
【０１１６】
［実施形態５］
図２６及び図２７は、実施形態５に係る「横型短チャネルＤＭＯＳの製造方法」における製造工程を示す図である。実施形態５に係る「横型短チャネルＤＭＯＳの製造方法」は、実施形態２Ｄに係る「横型短チャネルＤＭＯＳ２Ｄ」を製造するための製造方法である。図２６及び図２７を参照しながら、実施形態５に係る「横型短チャネルＤＭＯＳの製造方法」を説明する。
【０１１７】
実施形態５に係る「横型短チャネルＤＭＯＳの製造方法」は、以下の（ａ）第一の工程〜（ｉ）第九の工程を含んでいる。このうち、（ａ）第一の工程〜（ｄ）第四の工程は、実施形態４における、（ａ）第一の工程〜（ｄ）第四の工程（図２３及び図２４参照。）と全く同じであるので、説明は省略し、（ｄ−２）第四の工程（その２）〜（ｉ）第九の工程を、図２６及び図２７を用いて説明する。
【０１１８】
（ｄ-２）第四の工程（その２）
Ｎ-型エピタキシャル層２１０の表面に所定の開口部を有する第４のイオン打ち込み用マスク２５０を形成し、この第４のイオン打ち込み用マスク２５０をマスクとして、Ｎ型の不純物として例えばリンイオンを打ち込んで、後でＰ型ウェル２１４となる領域を覆うように耐圧確保用Ｎ-型ウェル２１２を形成する。このときの不純物濃度は例えば１×１０+17個／ｃｍ3とする。
（ｅ）第五の工程
次に、Ｎ-型エピタキシャル層２１０の表面に所定の開口部を有する第２のイオン打ち込み用マスク２５２を形成し、この第２のイオン打ち込み用マスク２５２をマスクとして、Ｎ型の不純物として例えばリンイオンを打ち込んで、オン抵抗低減用Ｎ型ウェル２３４を形成する。このときの不純物濃度は例えば１×１０+19個／ｃｍ3とする。
（ｆ）第六の工程
次に、第２のイオン打ち込み用マスク２５２を除去後、Ｎ-型エピタキシャル層２１０の表面に所定の開口部を有する第３のイオン打ち込み用マスク２５４を形成し、この第３のイオン打ち込み用マスク２５４をマスクとしてＰ型の不純物として例えばボロンイオンを打ち込んで、オン抵抗低減用Ｎ型ウェル２３４と接しないようにＰ型ウェル２１４を形成するとともに、オン抵抗低減用Ｎ型ウェル２３４における、Ｐ型ウェル２１４と対峙する領域にＰ型拡散層２３８を形成する。このときの不純物濃度は例えば３×１０+17個／ｃｍ3とする。なお、Ｐ型ウェル２１４とＰ型拡散層２３８は別工程で形成することもできる。
【０１１９】
（ｇ）第七の工程
次に、第３のイオン打ち込み用マスク２５４を除去後、Ｎ-型エピタキシャル層２１０の表面に所定の開口部を有するフィールド酸化膜２３６を形成し、このフィールド酸化膜２３６の開口部に熱酸化によりゲート絶縁膜２２０を形成する。
（ｈ）第八の工程
次に、このゲート絶縁膜２２０及びフィールド酸化膜２３６の上面の所定領域にポリシリコンゲート電極２２２を形成する。
（ｉ）第九の工程
次に、レジスト２５６を形成後、このレジスト２５６とポリシリコンゲート電極２２２とフィールド酸化膜２３６とをマスクとしてＮ型の不純物として例えば砒素イオンを打ち込んで、Ｎ+型ソース領域２１６及びＮ+型ドレイン領域２１８を形成する。
【０１２０】
この後、打ち込んだ不純物の活性化を行った後、層間絶縁膜２２４を形成する。その後、層間絶縁膜２２４に所定のコンタクトホールを開けた後、金属層を形成する。その後、金属層のパターンニングを行って、ソース電極２２６、ドレイン電極２２８及びゲート抵抗低減用金属層２３０とする。その後、Ｐ-型半導体基体２０６をグランド２３２に接続して、横型短チャネルＤＭＯＳ２Ｄとする（図１２参照。）。
【０１２１】
以上のように、実施形態５に係る「横型短チャネルＤＭＯＳの製造方法」によれば、比較的容易な方法で、実施形態２Ｄに係る、優れた「横型短チャネルＤＭＯＳ２Ｄ」を製造することができる。
【０１２２】
なお、実施形態２Ｂに係る横型短チャネルＤＭＯＳ２Ｂを製造する際には、上記製造方法の（ｇ）第七の工程において、Ｐ型拡散層２３８からＮ+型ドレイン領域２１８（Ｎ+型ドレイン領域２１８になる領域）に至る領域においてフィールド酸化膜２３６を開口するようにすればよい。
また、実施形態２Ａに係る横型短チャネルＤＭＯＳ２Ａを製造する際には、さらに上記製造方法の（ｆ）第六の工程において、第３のイオン打ち込み用マスク２５４としてＰ型拡散層２３８に対応する部分が開口していないマスクを用いるようにすればよい。
【０１２３】
また、実施形態２Ｅに係る横型短チャネルＤＭＯＳ２Ｅを製造する際には、上記製造方法の（ｅ）第五の工程〜（ｆ）第六の工程において、オン抵抗低減用Ｎ型ウェル２３４に接しないようにＰ型拡散層２３８を形成すればよい。
また、実施形態２Ｃに係る横型短チャネルＤＭＯＳ２Ｃを製造する際には、上記製造方法の（ｅ）第五の工程〜（ｆ）第六の工程において、オン抵抗低減用Ｎ型ウェル２３４に接しないようにＰ型拡散層２３８を形成するとともに、（ｇ）第七の工程において、Ｐ型拡散層２３８からＮ+型ドレイン領域２１８に至る領域においてフィールド酸化膜２３６を開口するようにすればよい。
【０１２４】
［実施形態６］
図２８及び図２９は、実施形態６に係る「横型短チャネルＤＭＯＳの製造方法」における製造工程を示す図である。実施形態６に係る「横型短チャネルＤＭＯＳの製造方法」は、実施形態３Ｄに係る「横型短チャネルＤＭＯＳ３Ｄ」を製造するための方法である。図２８及び図２９を参照しながら、実施形態６に係る「横型短チャネルＤＭＯＳの製造方法」を説明する。
【０１２５】
実施形態６に係る「横型短チャネルＤＭＯＳの製造方法」は、以下の（ａ）第一の工程〜（ｉ）第九の工程を含んでいる。このうち、（ａ）第一の工程〜（ｄ）第四の工程は、実施形態４及び実施形態５における、（ａ）第一の工程〜（ｄ）第四の工程（図２２及び図２３参照。）と全く同じであるので、説明は省略し、（ｄ−２）第四の工程（その２）〜（ｉ）第九の工程を、図２８及び図２９を用いて説明する。
【０１２６】
（ｄ-２）第四の工程（その２）
Ｎ-型エピタキシャル層３１０の表面に所定の開口部を有する第５のイオン打ち込み用マスク３５０を形成し、この第５のイオン打ち込み用マスク３５０をマスクとして、Ｎ型の不純物として例えばリンイオンを打ち込んで、後でＰ型ウェル３１４となる領域及びオン抵抗低減用Ｎ型ウェル３３４となる領域を覆うように耐圧確保用Ｎ-型ウェル３１２を形成する。このときの不純物濃度は例えば１×１０+17個／ｃｍ3とする。
（ｅ）第五の工程
次に、Ｎ-型エピタキシャル層３１０の表面に所定の開口部を有する第２のイオン打ち込み用マスク３５２を形成し、この第２のイオン打ち込み用マスク３５２をマスクとして、Ｎ型の不純物として例えばリンイオンを打ち込んで、オン抵抗低減用Ｎ型ウェル３３４を形成する。このときの不純物濃度は例えば１×１０+19個／ｃｍ3とする。
（ｆ）第六の工程
次に、第２のイオン打ち込み用マスク３５２を除去後、Ｎ-型エピタキシャル層３１０の表面に所定の開口部を有する第３のイオン打ち込み用マスク３５４を形成し、この第３のイオン打ち込み用マスク３５４をマスクとしてＰ型の不純物として例えばボロンイオンを打ち込んで、オン抵抗低減用Ｎ型ウェル３３４と接しないようにＰ型ウェル３１４を形成するとともに、オン抵抗低減用Ｎ型ウェル３３４における、Ｐ型ウェル３１４と対峙する領域にＰ型拡散層３３８を形成する。このときの不純物濃度は例えば３×１０+17個／ｃｍ3とする。なお、Ｐ型ウェル３１４とＰ型拡散層３３８は別工程で形成することもできる。
【０１２７】
（ｇ）第七の工程
次に、第３のイオン打ち込み用マスク３５４を除去後、Ｎ-型エピタキシャル層３１０の表面に所定の開口部を有するフィールド酸化膜３３６を形成し、このフィールド酸化膜３３６の開口部に熱酸化によりゲート絶縁膜３２０を形成する。
（ｈ）第八の工程
次に、このゲート絶縁膜３２０及びフィールド酸化膜３３６の上面の所定領域にポリシリコンゲート電極３２２を形成する。
（ｉ）第九の工程
次に、レジスト３５６を形成後、このレジスト３５６とポリシリコンゲート電極３２２とフィールド酸化膜３３６とをマスクとしてＮ型の不純物として例えば砒素イオンを打ち込んで、Ｎ+型ソース領域３１６及びＮ+型ドレイン領域３１８を形成する。
【０１２８】
この後、打ち込んだ不純物の活性化を行った後、層間絶縁膜３２４を形成する。その後、層間絶縁膜３２４に所定のコンタクトホールを開けた後、金属層を形成する。その後、金属層のパターンニングを行って、ソース電極３２６、ドレイン電極３２８及びゲート抵抗低減用金属層３３０とする。その後、Ｐ-型半導体基体３０６をグランド３３２に接続して、横型短チャネルＤＭＯＳ３Ｄとする。
【０１２９】
以上のように、実施形態６に係る「横型短チャネルＤＭＯＳの製造方法」によれば、比較的容易な方法で、実施形態３Ｄに係る、優れた「横型短チャネルＤＭＯＳ３Ｄ」を製造することができる。
【０１３０】
なお、実施形態３Ｂに係る横型短チャネルＤＭＯＳ３Ｂを製造する際には、上記製造方法の（ｇ）第七の工程において、Ｐ型拡散層３３８からＮ+型ドレイン領域３１８（Ｎ+型ドレイン領域３１８になる領域）に至る領域においてフィールド酸化膜３３６を開口するようにすればよい。
また、実施形態３Ａに係る横型短チャネルＤＭＯＳ３Ａを製造する際には、さらに上記製造方法の（ｆ）第六の工程において、第３のイオン打ち込み用マスク３５４としてＰ型拡散層３３８に対応する部分が開口していないマスクを用いるようにすればよい。
【０１３１】
また、実施形態３Ｅに係る横型短チャネルＤＭＯＳ３Ｅを製造する際には、上記製造方法の（ｅ）第五の工程〜（ｆ）第六の工程において、オン抵抗低減用Ｎ型ウェル３３４に接しないようにＰ型拡散層３３８を形成すればよい。
また、実施形態３Ｃに係る横型短チャネルＤＭＯＳ３Ｃを製造する際には、上記製造方法の（ｅ）第五の工程〜（ｆ）第六の工程において、オン抵抗低減用Ｎ型ウェル３３４に接しないようにＰ型拡散層３３８を形成するとともに、（ｇ）第七の工程において、Ｐ型拡散層３３８からＮ+型ドレイン領域３１８に至る領域においてフィールド酸化膜３３６を開口するようにすればよい。
【０１３２】
また、実施形態３Ｆに係る横型短チャネルＤＭＯＳ３Ｆを製造する際には、上記製造方法の（ｂ）第二の工程〜（ｃ）第三の工程において、後の工程で作成されるオン抵抗低減用Ｎ型ウェル３３４の下方にまで延在するようにＮ型埋め込み層３０８（Ｎ型拡散層３０８ａ及びＮ型拡散層３０８ｂ）を形成するとともに、（ｅ）第五の工程〜（ｆ）第六の工程において、オン抵抗低減用Ｎ型ウェル３３４に接しないようにＰ型拡散層３３８を形成すればよい。
【０１３３】
以上説明したように、本発明の横型短チャネルＤＭＯＳによれば、ゲート抵抗及びオン抵抗が低く、高速スイッチング特性、電流駆動特性及び耐圧特性に優れた横型短チャネルＤＭＯＳが得られる。また、本発明の横型短チャネルＤＭＯＳの製造方法によれば、そのように優れた横型短チャネルＤＭＯＳを比較的容易な方法で製造することができる。
【図面の簡単な説明】
【０１３４】
【図１】実施形態１Ａに係る横型短チャネルＤＭＯＳの断面図である。
【図２】実施形態１Ａに係る横型短チャネルＤＭＯＳの空乏層を説明するために示す断面図である。
【図３】実施形態１Ａの比較例１に係る横型短チャネルＤＭＯＳの空乏層を説明するために示す断面図である。
【図４】実施形態１Ａの比較例２に係る縦型ＤＭＯＳの断面図である。
【図５】実施形態１Ｂに係る横型短チャネルＤＭＯＳの断面図である。
【図６】実施形態１Ｃに係る横型短チャネルＤＭＯＳの断面図である。
【図７】実施形態１Ｄに係る横型短チャネルＤＭＯＳの断面図である。
【図８】実施形態１Ｅに係る横型短チャネルＤＭＯＳの断面図である。
【図９】実施形態２Ａに係る横型短チャネルＤＭＯＳの断面図である。
【図１０】実施形態２Ｂに係る横型短チャネルＤＭＯＳの断面図である。
【図１１】実施形態２Ｃに係る横型短チャネルＤＭＯＳの断面図である。
【図１２】実施形態２Ｄに係る横型短チャネルＤＭＯＳの断面図である。
【図１３】実施形態２Ｅに係る横型短チャネルＤＭＯＳの断面図である。
【図１４】実施形態３Ａに係る横型短チャネルＤＭＯＳの断面図である。
【図１５】実施形態３Ｂに係る横型短チャネルＤＭＯＳの断面図である。
【図１６】実施形態３Ｃに係る横型短チャネルＤＭＯＳの断面図である。
【図１７】実施形態３Ｄに係る横型短チャネルＤＭＯＳの断面図である。
【図１８】実施形態３Ｅに係る横型短チャネルＤＭＯＳの断面図である。
【図１９】実施形態３Ｆに係る横型短チャネルＤＭＯＳの断面図である。
【図２０】実施形態３Ｅに係る横型短チャネルＤＭＯＳの構造を模式的に示す平面図である。
【図２１】実施形態３Ｅに係る横型短チャネルＤＭＯＳの断面図である。
【図２２】横型短チャネルＤＭＯＳ３Ｅと他の素子とを集積した半導体装置の断面図である。
【図２３】実施形態４に係る横型短チャネルＤＭＯＳの製造工程（その１）を示す図である。
【図２４】実施形態４に係る横型短チャネルＤＭＯＳの製造工程（その２）を示す図である。
【図２５】実施形態４に係る横型短チャネルＤＭＯＳの製造工程（その３）を示す図である。
【図２６】実施形態５に係る横型短チャネルＤＭＯＳの製造工程（その２）を示す図である。
【図２７】実施形態５に係る横型短チャネルＤＭＯＳの製造工程（その３）を示す図である。
【図２８】実施形態６に係る横型短チャネルＤＭＯＳの製造工程（その２）を示す図である。
【図２９】実施形態６に係る横型短チャネルＤＭＯＳの製造工程（その３）を示す図である。
【図３０】従来の横型短チャネルＤＭＯＳの断面図である。
【図３１】従来の他の横型短チャネルＤＭＯＳの断面図である。
【符号の説明】
【０１３５】
１Ａ，１Ｂ，１Ｃ，１Ｄ，１Ｅ，２Ａ，２Ｂ，２Ｃ，２Ｄ，２Ｅ，３Ａ，３Ｂ，３Ｃ，３Ｄ，３Ｅ，３Ｆ，８，９…横型短チャネルＤＭＯＳ
１０…半導体装置
１０６，２０６，３０６，８０６，９０６…Ｐ-型半導体基体
１０８，２０８，３０８…Ｎ型埋め込み層
１１０、２１０，３１０，８１０，９１０…Ｎ-型エピタキシャル層
１１２、２１２，３１２…耐圧確保用Ｎ-型ウェル
１１４、２１４，３１４，８１４，９１４…Ｐ型ウェル
１１６、２１６，３１６，８１６，９１６…Ｎ+型ソース領域
１１８、２１８，３１８，８１８，９１８…Ｎ+型ドレイン領域
１２０，２２０，３２０，８２０，９２０…ゲート絶縁膜
１２２，２２２，３２２，８２２，９２２…ポリシリコンゲート電極
１２４、２２４，３２４，８２４，９２４…層間絶縁膜
１２６，２２６，３２６，８２６，９２６…ソース電極
１２８，２２８，３２８，８２８，９２８…ドレイン電極
１３０，２３０，３３０，８３０，９３０…ゲート抵抗低減用金属層
１３２，２３２，３３２，８３２，９３２…グランド
１３４，２３４，３３４…オン抵抗低減用Ｎ型ウェル
１３６，２３６，３３６…フィールド酸化膜
１３８，２３８，３３８…Ｐ型拡散層
１４０，２４０，３４０…素子分離領域
１５０，１５２，１５４，２５０，２５２，２５４，３５０，３５２，３５４…イオン打ち込み用マスク
１５６，２５６，３５６…レジスト
【図２０】
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【図２２】
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【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２１】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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