(57)【要約】【課題】配線面積の増大を抑え、共通ノードから複数の分岐ノードへ位相の揃った信号を伝送できる伝送線路と、これを備える増幅回路および通信装置を提供する。【解決手段】増幅部の入力端子ＩＮ１〜ＩＮ４に接続された分岐線Ｌ２１〜Ｌ２４の所定長あたりの伝播遅延特性が、共通ノードＮ２と入力端子ＩＮ１〜ＩＮ４との間における伝播遅延特性が互いに等しくなる条件に基づいて設定される。分岐線Ｌ２１〜Ｌ２４の所定長あたりの伝播遅延特性は、例えば分岐線Ｌ２１〜Ｌ２４の線幅や、線の厚み、半導体基板の誘電率などを調節することによって、各入力端子への入力信号の位相が揃う適切な特性に設定される。このため、共通ノードＮ２と入力端子ＩＮ１〜ＩＮ４との間の配線長を揃えることにより伝播遅延特性を揃える従来の伝送線路に比べて、配線長が短縮され、配線面積が小さくなる。【選択図】図１
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【特許請求の範囲】
【請求項１】
一の共通ノードと複数の分岐ノードとを接続する導体線を有する伝送線路であって、
上記導体線は、上記複数の分岐ノードに接続される複数の分岐線を含み、
上記分岐線の所定の長さあたりの伝播遅延特性は、上記共通ノードと上記複数の分岐ノードとの間における伝播遅延特性が互いに等しくなる条件に基づいて設定される、
伝送線路。
【請求項２】
上記分岐線は、接続される上記分岐ノードと上記共通ノードとの間の配線長に応じた線幅および／または厚みを有する、
請求項１に記載の伝送線路。
【請求項３】
上記導体線は、上記共通ノードに接続される共通線を含み、
上記分岐線は、上記共通線が延びる方向に対し垂直方向に延びて上記共通線と接続される、
請求項２に記載の伝送線路。
【請求項４】
上記共通線は、上記共通ノードからの距離に応じた線幅および／または厚みを有する、
請求項３に記載の伝送線路。
【請求項５】
上記導体線が形成される半導体基板と、
上記半導体基板を挟んで上記導体線に対向する導体基板と、
を有し、
上記半導体基板は、上記複数の分岐線のそれぞれが形成された複数の領域を有し、
上記領域は、形成される上記分岐線が接続される上記分岐ノードと上記共通ノードとの間の配線長に応じた誘電率を有する、
請求項２に記載の伝送線路。
【請求項６】
複数の増幅部と、
増幅すべき信号を入力する第１の共通端子と上記複数の増幅部の入力端子とを接続する導体線を有する第１の伝送線路と、
増幅された信号を出力する第２の共通端子と上記複数の増幅部の出力端子とを接続する導体線を有する第２の伝送線路と、
を有し、
上記第１の伝送線路の導体線は、上記複数の増幅部の入力端子に接続される複数の入力分岐線を含み、
上記第２の伝送線路の導体線は、上記複数の増幅部の出力端子に接続される複数の出力分岐線を含み、
上記入力分岐線の所定の長さあたりの伝播遅延特性は、上記第１の共通端子と上記複数の増幅部の入力端子との間における伝播遅延特性が互いに等しくなる条件に基づいて設定され、
上記出力分岐線の所定の長さあたりの伝播遅延特性は、上記第２の共通端子と上記複数の増幅部の入力端子との間における伝播遅延特性が互いに等しくなる条件に基づいて設定される、
増幅回路。
【請求項７】
上記入力分岐線は、接続される上記入力端子と上記第１の共通端子との間の配線長に応じた線幅および／または厚みを有し、
上記出力分岐線は、接続される上記出力端子と上記第２の共通端子との間の配線長に応じた線幅および／または厚みを有する、
請求項６に記載の増幅回路。
【請求項８】
少なくとも送信信号を増幅する増幅回路または受信信号を増幅する増幅回路を有する通信装置であって、
上記増幅回路は、
複数の増幅部と、
増幅すべき信号を入力する第１の共通端子と上記複数の増幅部の入力端子とを接続する導体線を有する第１の伝送線路と、
増幅された信号を出力する第２の共通端子と上記複数の増幅部の出力端子とを接続する導体線を有する第２の伝送線路と、
を有し、
上記第１の伝送線路の導体線は、上記複数の増幅部の入力端子に接続される複数の入力分岐線を含み、
上記第２の伝送線路の導体線は、上記複数の増幅部の出力端子に接続される複数の出力分岐線を含み、
上記入力分岐線の所定の長さあたりの伝播遅延特性は、上記第１の共通端子と上記複数の増幅部の入力端子との間における伝播遅延特性が互いに等しくなる条件に基づいて設定され、
上記出力分岐線の所定の長さあたりの伝播遅延特性は、上記第２の共通端子と上記複数の増幅部の入力端子との間における伝播遅延特性が互いに等しくなる条件に基づいて設定される、
通信装置。
【請求項９】
上記入力分岐線は、接続される上記入力端子と上記第１の共通端子との間の配線長に応じた線幅および／または厚みを有し、
上記出力分岐線は、接続される上記出力端子と上記第２の共通端子との間の配線長に応じた線幅および／または厚みを有する、
請求項８に記載の通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マイクロストリップラインなどの高周波の伝送線路と、伝送線路によって配線された増幅回路、ならびに、このような増幅回路によって送受信信号を増幅する携帯電話などの通信装置に関するものである。
【背景技術】
【０００２】
送信装置や受信装置に用いられる高周波増幅回路に関して、例えば特許文献１に記載される技術が存在する。
【０００３】
一般に、通信装置における受信信号や送信信号の高周波増幅回路は、高いゲインを得るために、複数のトランジスタを並列に接続した回路構成が採用される（特許文献１の図２３、図２４を参照）。このような回路構成の場合、ゲインを高くするためにトランジスタの並列数を増やすと、それに比例して、回路のサイズが大きくなる。一方、信号の周波数が高い場合、僅かな配線長でも無視できない信号の遅延が発生する。そのため、上述のように回路サイズが大きくなると、トランジスタに入力される信号の位相が不揃いになり、出力信号の波形に歪みが生じて、ゲインや効率の低下を招いてしてしまう。
【０００４】
このような問題を解決するために、一般には、図１３に示すようなトーナメント図に似た構造の伝送線路が用いられる。
図１３の例では、トランジスタ１〜４の入力端子ＩＮ１〜ＩＮ４が、ほぼ等しい間隔で同一直線上に配置されている。その入力端子ＩＮ１〜ＩＮ４には、長さが等しく互いに平行な配線Ｌ１〜Ｌ４の一方の端がそれぞれ接続される。
配線Ｌ１およびＬ２の他方の端は、配線Ｌ５によって接続される。また、配線Ｌ３およびＬ４の他方の端は、配線Ｌ６によって接続される。この配線Ｌ５およびＬ６は、同一の直線上に位置しており、互いの長さが等しい。
配線Ｌ５およびＬ６の中点には、長さが等しく互いに平行な配線Ｌ７およびＬ８の一方の端がそれぞれ接続される。
配線Ｌ７およびＬ８の他方の端は、配線Ｌ９によって接続される。
配線Ｌ９の中点には、配線Ｌ１０を介して信号Ｓｉｎが入力される。
【０００５】
図１３に示す構造の伝送線路によれば、配線Ｌ１０の信号入力点からトランジスタ１〜４の入力端子までの配線長が全て等しくなるため、入力信号の位相がほぼ等しくなる。
【特許文献１】特開平８−３０７１５９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、図１３に示すような構造の伝送線路では、並列接続するトランジスタの数が増えるほど、配線構造を多階層にする必要があるため、配線面積が大きくなる。
【０００７】
そのため、通常は、配線面積を抑えながら位相の均一化を図るために、複数のトランジスタを幾つかのグループに分けて、各グループの並列回路に図１３のような構造の伝送線路によって入力信号を供給する方法が採られる。
しかしながら、この方法の場合、信号の周波数が高くなると、各グループの並列回路内における信号の遅延が無視できなくなるため、グループ内における並列数を減らし、階層数を増やす必要が生じるため、配線面積の増加が避けられない。
【０００８】
このように配線面積が増加すると、装置のコストが上昇するという不利益を生じる。また、高周波の電力増幅に用いられるトランジスタは一般に固有インピーダンスが低いため、多階層化による長い配線は損失の増加を招き、ゲインや効率の低下をもたらすという不利益を生じる。
【０００９】
本発明はかかる事情に鑑みてなされたものであり、その目的は、配線面積の増大を抑えつつ、共通のノードから複数の分岐ノードへ位相の揃った信号を伝送することができる伝送線路を提供することにある。
また、本発明の他の目的は、回路面積の増大を抑えながら高いゲインを得ることができる増幅回路と、そのような増幅回路を備える通信装置を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の第１の観点は、一の共通ノードと複数の分岐ノードとを接続する導体線を有する伝送線路であって、上記導体線は、上記複数の分岐ノードに接続される複数の分岐線を含み、上記分岐線の所定の長さあたりの伝播遅延特性は、上記共通ノードと上記複数の分岐ノードとの間における伝播遅延特性が互いに等しくなる条件に基づいて設定される。
好適には、上記分岐線は、接続される上記分岐ノードと上記共通ノードとの間の配線長に応じた線幅および／または厚みを有する。
【００１１】
本発明の第１の観点によれば、上記分岐線の所定の長さあたりの伝播遅延特性が、上記共通ノードと上記複数の分岐ノードとの間における伝播遅延特性が互いに等しくなる条件に基づいて設定される。上記分岐線の所定長さあたりの伝播遅延特性は、例えば、上記分岐線に、それが接続される上記分岐ノードと上記共通ノードとの間の配線長に応じた線幅や厚みを持たせることによって設定される。
このため、上記共通ノードと上記複数の分岐ノードとの間の配線長を揃えることによって伝播遅延特性を揃える伝送線路に比べて、配線長が短縮され、配線面積が小さくなる。
【００１２】
本発明の第２の観点の増幅回路は、複数の増幅部と、増幅すべき信号を入力する第１の共通端子と上記複数の増幅部の入力端子とを接続する導体線を有する第１の伝送線路と、増幅された信号を出力する第２の共通端子と上記複数の増幅部の出力端子とを接続する導体線を有する第２の伝送線路と、を有する。
上記第１の伝送線路の導体線は、上記複数の増幅部の入力端子に接続される複数の入力分岐線を含む。
上記第２の伝送線路の導体線は、上記複数の増幅部の出力端子に接続される複数の出力分岐線を含む。
上記入力分岐線の伝播遅延特性は、上記第１の共通端子と上記複数の増幅部の入力端子との間における伝播遅延特性が互いに等しくなる条件に基づいて設定される。
上記出力分岐線の伝播遅延特性は、上記第２の共通端子と上記複数の増幅部の入力端子との間における伝播遅延特性が互いに等しくなる条件に基づいて設定される。
【００１３】
本発明の第２の観点によれば、上記入力分岐線の伝播遅延特性が、上記第１の共通端子と上記複数の増幅部の入力端子との間における伝播遅延特性が互いに等しくなる条件に基づいて設定される。また、上記出力分岐線の伝播遅延特性が、上記第２の共通端子と上記複数の増幅部の入力端子との間における伝播遅延特性が互いに等しくなる条件に基づいて設定される。
このため、それぞれの増幅部には、上記第１の伝送線路を介して位相の揃った信号が入力され、それぞれの増幅部からは、位相の揃った増幅信号が出力される。そして、これらの出力信号が、位相の揃った状態で上記出力端子まで伝播し、上記出力端子において合成されて出力される。
【００１４】
本発明の第３の観点は、少なくとも送信信号を増幅する増幅回路または受信信号を増幅する増幅回路を有する通信装置であって、上記増幅回路は、複数の増幅部と、増幅すべき信号を入力する第１の共通端子と上記複数の増幅部の入力端子とを接続する導体線を有する第１の伝送線路と、増幅された信号を出力する第２の共通端子と上記複数の増幅部の出力端子とを接続する導体線を有する第２の伝送線路と、を有する。
上記第１の伝送線路の導体線は、上記複数の増幅部の入力端子に接続される複数の入力分岐線を含む。
上記第２の伝送線路の導体線は、上記複数の増幅部の出力端子に接続される複数の出力分岐線を含む。
上記入力分岐線の伝播遅延特性は、上記第１の共通端子と上記複数の増幅部の入力端子との間における伝播遅延特性が互いに等しくなる条件に基づいて設定される。
上記出力分岐線の伝播遅延特性は、上記第２の共通端子と上記複数の増幅部の入力端子との間における伝播遅延特性が互いに等しくなる条件に基づいて設定される。
【発明の効果】
【００１５】
本発明の伝送線路によれば、配線面積の増大を抑えつつ、共通のノードから複数の分岐ノードへ位相の揃った信号を伝送することができる。
また、本発明の増幅回路によれば、回路面積の増大を抑えながら、高いゲインを得ることができる。
また、本発明の通信装置によれば、回路面積の増大を抑えながら、送信信号および／または受信信号を高いゲインで増幅することができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の２つの実施形態について、図面を参照して説明する。
【００１７】
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係る伝送線路の構造の一例を図解した図であり、導体線が形成される面の鉛直上方から半導体基板を見下ろした俯瞰図である。
【００１８】
図１に例示する伝送線路は、導体線Ｌ１１〜Ｌ１６を有する。
導体線Ｌ１１〜Ｌ１４は、本発明の分岐線の一実施形態である。
導体線Ｌ１５は、本発明の共通線の一実施形態である。
【００１９】
導体線Ｌ１６は、一方の端が共通ノードＮ１において導体線Ｌ１５と接続され、他方の端から信号Ｓｉｎが入力される。
【００２０】
図１の例において、導体線Ｌ１６は、導体線Ｌ１５が延びる方向に対し垂直方向に延びており、導体線Ｌ１５のほぼ中央に位置する共通ノードＮ１において、導体線Ｌ１５と接続される。
【００２１】
導体線Ｌ１１〜Ｌ１４は、一方の端がトランジスタ等のデバイス１１〜１４の入力端子ＩＮにそれぞれ接続され、他方の端が導体線Ｌ１５に接続される。
【００２２】
図１の例において、デバイス１１〜１４の入力端子ＩＮ１〜ＩＮ４は、ほぼ等しい間隔で、導体線Ｌ１５と平行な同一の直線上に配置されている。
導体線Ｌ１１〜Ｌ１４は、これらの入力端子ＩＮ１〜ＩＮ４から、導体線Ｌ１５が延びる方向に対し垂直方向に延びて、導体線Ｌ１５と接続される。
詳細に述べると、導体線Ｌ１１は、導体線Ｌ１５の一方の端に接続され、導体線Ｌ１４は、導体線Ｌ１５の他方の端に接続される。導体線Ｌ１２は、導体線Ｌ１１が接続される導体線Ｌ１５の一方の端と共通ノードＮ１との間に接続され、導体線Ｌ１３は、導体線Ｌ１４が接続される導体線Ｌ１５の他方の端と共通ノードＮ１との間に接続される。
【００２３】
また、図１の例において、導体線Ｌ１２およびＬ１３は、導体線Ｌ１１およびＬ１４に比べて線幅が狭い。この線幅の違いは、共通ノードＮ１と入力端子ＩＮ１〜ＩＮ４との間における伝播遅延特性が互いに等しくなる条件に基づいて、導体線Ｌ１１〜Ｌ１４の線幅が設定されることによる。
【００２４】
共通ノードＮ１からの配線長を比較すると、入力端子ＩＮ２およびＩＮ３は、入力端子ＩＮ１およびＩＮ４に比べて共通ノードＮ１に近く、その入力信号の伝送経路が短い。このため、導体線Ｌ１１〜Ｌ１４を全て等しい線幅にすると、入力端子ＩＮ２およびＩＮ３には、入力端子ＩＮ１およびＩＮ４よりも速く共通ノードＮ１からの信号が到達するため、入力端子間において信号の位相にばらつきが生じる。
一方、図１に示すように、入力端子ＩＮ２およびＩＮ３に接続される導体線Ｌ１２およびＬ１３の線幅を狭くすると、この導体線における信号の伝播速度が遅くなるため、共通ノードＮ１から入力端子ＩＮ２、ＩＮ３へ至る信号の伝播速度が遅くなる。したがって、導体線Ｌ１２およびＬ１３の線幅を導体線Ｌ１１およびＬ１４の線幅に対して適切に調節することにより、上述した位相のばらつきの発生が防止される。
【００２５】
図２は、導体線の断面方向から見た伝送線路の構造の一例を図解した図である。
【００２６】
図２に例示する伝送線路の構造は、一般にマイクロストリップラインと称される伝送線路の構造と等しい。
すなわち、半導体基板３２の一方の面に、上述した構造の導体線３３が形成され、他方の面に、導体基板３１が形成される。導体線３３は、半導体基板３２を挟んで、導体基板３１に対向する。
【００２７】
次に、上述した構造を有する伝送線路について行なったコンピュータによるシミュレーションについて述べる。
本シミュレーションは、Agilent Technologies社のシミュレーションソフト「ADS」を用いて行なったものである。
【００２８】
図３は、シミュレーションを行なった伝送線路のブロック図である。
図３において、符号‘１０１’〜‘１０５’は終端抵抗（５０Ω）のシミュレーション・モデルを示す。
また、符号‘２０１’〜‘２０５’はストレート型導体線、符号‘３０１’および‘３０２’はＬ型導体線、符号‘４０１’〜‘４０３’はＴ型導体線のシミュレーション・モデルをそれぞれ示す。
【００２９】
ストレート型導体線２０１は、ノードＮ１０１とＴ型導体線４０２の中点との間に挿入される。
【００３０】
Ｔ型導体線４０２の一方の端点は、ストレート型導体線２０７、Ｔ型導体線４０１、ストレート型導体線２０６、Ｌ型導体線３０１、およびストレート型導体線２０２の順に各導体線を経由して、ノードＮ１０２に接続される。
また、Ｔ型導体線４０２の他方の端点は、ストレート型導体線２０８、Ｔ型導体線４０３、ストレート型導体線２０９、Ｌ型導体線３０２、およびストレート型導体線２０５の順に各導体線を経由して、ノードＮ１０５に接続される。
【００３１】
Ｔ型導体線４０１の中点は、ストレート型導体線２０３を経由してノードＮ１０３に接続される。
Ｔ型導体線４０３の中点は、ストレート型導体線２０４を経由してノードＮ１０４に接続される。
【００３２】
ノードＮ１０１〜Ｎ１０５と導体基板との間には、それぞれ終端抵抗１０１〜１０５が接続される。
【００３３】
ストレート型導体線の配線長と線幅は、それぞれ以下の通りである。
導体線２０１…  配線長１００μｍ，  線幅５０μｍ；
導体線２０２…  配線長５０μｍ，  線幅５０μｍ；
導体線２０３…  配線長５０μｍ，  線幅５０μｍまたは０．４μｍ；
導体線２０４…  配線長５０μｍ，  線幅５０μｍまたは０．４μｍ；
導体線２０５…  配線長５０μｍ，  線幅５０μｍ；
導体線２０６…  配線長５０μｍ，  線幅２５μｍ；
導体線２０７…  配線長５０μｍ，  線幅２５μｍ；
導体線２０８…  配線長５０μｍ，  線幅２５μｍ；
導体線２０９…  配線長５０μｍ，  線幅２５μｍ；
【００３４】
なお、Ｔ型導体線およびＬ型導体線の線幅は、接続相手のストレート型導体線の線幅と等しい。
【００３５】
その他、シミュレーションに際して設定された各種のパラメータの値は以下の通りである。
導体線の厚さ…  ５μｍ；
導体線の導電率…  ４．１×１０7；
基板の配線面とグランドとの距離…  １．０×１０36μｍ；
基板の厚さ…  ６０μｍ；
基板の比誘電率…  １２．９；
基板の誘電損失（ｔａｎδ）…  ０．００１；
基板の表面粗さ…  ０．０μｍ
【００３６】
上述したシミュレーション条件の元で、ノードＮ１０１の入力信号とノードＮ１０２〜Ｎ１０５の出力信号との位相差を算出した結果が、図４および図５である。
図の縦軸は、ノードＮ１０１の入力信号とノードＮ１０２〜Ｎ１０５の出力信号との位相差を示し、図の横軸は、信号の周波数を示す。
【００３７】
図４は、ノードＮ１０２〜Ｎ１０５に接続される導体線２０２〜２０５の線幅を全て等しく５０μｍに設定した場合のシミュレーション結果である。
図４の曲線Ｃ１は、ノードＮ１０３およびＮ１０４における位相差を示し、曲線Ｃ２は、ノードＮ１０２およびＮ１０５における位相差を示す。
曲線Ｃ１とＣ２を比較して分かるように、ノードＮ１０３およびＮ１０４における位相差は、ノードＮ１０２およびＮ１０５における位相差に比べて小さくなっており、ノード間において位相差のばらつきが生じている。この位相差のばらつきは、周波数が高くなるほど大きくなる傾向を有しており、１０ＧＨｚにおいて約２度の位相差が生じている。
このような信号を例えばトランジスタの並列回路に入力すると、出力信号の歪みが増大し、ゲインが低下する。
【００３８】
一方、図５は、ノードＮ１０３およびＮ１０４に接続される導体線２０３および２０４の線幅を、ノードＮ１０２およびＮ１０５に接続される導体線２０２および２０５の線幅に比べて狭く設定した場合のシミュレーション結果である。
すなわち、導体線２０２および２０５の線幅を５０μｍとし、導体線２０３および２０４の線幅を０．４μｍとした。
図５の曲線Ｃ３は、ノードＮ１０２〜Ｎ１０５における位相差を示しており、図５に示すように、全ノードの位相差がほぼ一致している。このように位相差が一致する傾向は、１〜１０ＧＨｚの広い周波数範囲において保たれている。
【００３９】
以上説明したように、図１に例示する伝送線路は、デバイス１１〜１２の入力端子ＩＮ１〜ＩＮ４と共通ノードＮ１とを接続する導体線Ｌ１１〜Ｌ１５を有しており、入力端子ＩＮ１〜ＩＮ４に接続される導体Ｌ１１〜Ｌ１４の線幅が、共通ノードＮ１と入力端子ＩＮ１〜ＩＮ４との間における伝播遅延特性が互いに等しくなる条件に基づいて設定される。
このように、１つの共通ノードと複数の分岐ノードとの間における伝播遅延特性が互いに等しくなる条件に基づいて、分岐ノードに接続される分岐線の線幅を設定するため、配線を長く引き回すことによって伝播遅延特性の一致を図る図１３に示すような従来の伝送線路に比べて、配線面積を小さくすることができる。
【００４０】
なお、図１に例示する伝送線路では、導体線Ｌ１５のほぼ中央に導体線Ｌ１６からの信号が入力されるが、これに限らず、例えば図６および図７に示すように、中央からずれた位置に信号を入力する構造としても良い。
【００４１】
図６に例示する伝送線路における導体線Ｌ２１〜Ｌ２６は、それぞれ上述した導体線Ｌ１１〜Ｌ１６に対応しており、両者の違いは、導体線Ｌ２６が導体線Ｌ２５に接続される位置と、導体線Ｌ２１〜Ｌ２４の線幅にある。
すなわち、導体線Ｌ１６は、導体線Ｌ１５のほぼ中央に接続されているのに対して、導体線Ｌ２６は、導体線Ｌ２３およびＬ２４とほぼ等距離の位置（共通ノードＮ２）において導体線Ｌ２５に接続されている。
このため、共通ノードＮ２との配線長は入力端子ＩＮ３およびＩＮ４が最も短く、その次に短いのが入力端子ＩＮ２であり、入力端子ＩＮ１が最も長い。こうした配線長の違いによる伝播遅延特性のばらつきを抑えるために、図６に例示する伝送線路では、導体線Ｌ２３およびＬ２４の線幅が最も狭く設定され、導体線Ｌ２２の線幅がその次に狭く設定され、導体線Ｌ２１の線幅が最も広く設定されている。
【００４２】
図７に例示する伝送線路における導体線Ｌ３１〜Ｌ３６は、それぞれ上述した導体線Ｌ１１〜Ｌ１６に対応しており、両者の違いは、導体線Ｌ３６が導体線Ｌ３５に接続される位置と、導体線Ｌ３１〜Ｌ３４の線幅にある。
すなわち、導体線Ｌ１６は、導体線Ｌ１５のほぼ中央に接続されているのに対して、導体線Ｌ３６は、導体線Ｌ３４が接続されている導体線Ｌ３５の端部（共通ノードＮ３）において導体線Ｌ３５に接続されている。
このため、共通ノードＮ３との配線長は入力端子ＩＮ４が最も短く、入力端子ＩＮ４，…，ＩＮ１の順で配線長が長くなっている。こうした配線長の違いによる伝播遅延特性のばらつきを抑えるために、図７に例示する伝送線路では、導体線Ｌ３４の線幅が最も狭く設定され、導体線Ｌ３４，…，Ｌ３１の順で線幅が広く設定されている。
【００４３】
また、図１に例示する伝送線路では、導体線Ｌ１５の線幅が一定であるが、これに限らず、例えば図８に示すように、共通ノードからの位置に応じて線幅が変化する構造としても良い。
【００４４】
図８に例示する伝送線路における導体線Ｌ４１〜Ｌ４６は、それぞれ上述した導体線Ｌ１１〜Ｌ１６に対応しており、両者の違いは、導体線Ｌ４５の線幅が共通ノードＮ４からの位置に応じて変化している点にある。
すなわち、図８の例では、導体線Ｌ４６と導体線Ｌ４５との接続点である共通ノードＮ４からの距離が離れるほど、導体線Ｌ４５の線幅が広くなる。
このため、共通ノードＮ４と入力端子との間における配線長の違いに起因した伝播遅延特性のばらつきが、入力端子に接続される導体線Ｌ４１〜Ｌ４４のみならず、共通ノードＮ４に接続される導体線Ｌ４５においても補償される。
したがって、図１に示す伝送線路と比較して、導体線Ｌ４１およびＬ４４の線幅に対する導体線Ｌ４２およびＬ４３の線幅を幾分広く設定しても、伝播遅延特性のばらつきを抑えることが可能になり、両者の線幅の違いを小さくすることができる。
【００４５】
また、図１に例示する伝送線路は、複数のデバイスの入力端子に位相の揃った共通の信号を供給するものであるが、これに限らず、例えば図９に示すように、複数のデバイスから出力される信号を等しい伝播遅延で共通のノードに伝送する用途にも、本実施形態の伝送線路は利用可能である。
【００４６】
図９に例示する伝送線路における導体線Ｌ５１〜Ｌ５６は、それぞれ上述した導体線Ｌ１１〜Ｌ１６に対応しており、両者の違いは、導体線Ｌ５１〜Ｌ５４の一端が、デバイス１１〜１４の入力端子ＩＮ１〜ＩＮ４の代わりに、デバイス２１〜２４の出力端子ＯＵＴ１〜ＯＵＴ４に接続されている点にある。
このため、デバイス２１〜２４から出力される信号は、互いに等しい伝播遅延で共通ノードＮ５に到達し、合成される。
【００４７】
＜第２の実施形態＞
次に、本発明の第２の実施形態について述べる。
第２の実施形態は、第１の実施形態において述べた伝送線路を有する増幅回路および通信装置に関するものである。
【００４８】
図１０は、本実施形態に係る通信装置の構成の一例を示すブロック図である。
図１０に示す通信装置は、アンテナ１０１と、アンテナ共用部１０２と、受信信号増幅器１０３と、周波数変換部１０４および１１０と、中間周波数増幅器１０５および１０９と、復調部１０６と、変調部１０８と、ベースバンド処理部１０７と、送信信号増幅器１１１とを有する。
【００４９】
アンテナ共用部１０２は、送信および受信においてアンテナ１０１を共用するための処理を行なうユニットである。例えば、急峻な周波数特性を有するバンドパスフィルタを内蔵しており、アンテナ１０１に伝送される信号から送信信号成分を除去し、受信信号を抽出して、受信信号増幅器１０３に出力する。
【００５０】
受信信号増幅器１０３は、アンテナ共用器１０２から出力される高周波の受信信号を増幅する。
【００５１】
周波数変換部１０４は、受信信号増幅器１０３において増幅された受信信号を所定の中間周波数帯域の信号に変換する。
【００５２】
中間周波数増幅器１０５は、周波数変換部１０４から出力される中間周波数の信号が一定のレベルとなるように増幅する。
【００５３】
復調部１０６は、中間周波数増幅器１０５において増幅された信号に所定の復調処理を施し、受信ベースバンド信号を出力する。
【００５４】
ベースバンド信号処理部１０７は、復調部１０６において復調された受信ベースバンド信号に対して、誤り訂正処理などの所定のベースバンド処理を行い、受信データを出力する。また、送信データを入力し、これに誤り訂正符号化処理などの所定のベースバンド処理を行い、送信ベースバンド信号を出力する。
【００５５】
変調部１０８は、ベースバンド信号処理部１０７から出力される送信ベースバンド信号に所定の変調処理を施し、中間周波数の信号を出力する。
【００５６】
中間周波数増幅器１０９は、変調部１０８から出力される中間周波数の信号が一定のレベルとなるように増幅する。
【００５７】
周波数変換部１１０は、中間周波数増幅器１０９から出力される中間周波数の信号を、高周波の送信信号に変換する。
【００５８】
送信信号増幅器１１１は、周波数変換部１１０から出力される高周波の送信信号を増幅する。
送信信号増幅器１１１において増幅された送信信号は、アンテナ共用部１０２を介して、アンテナ１０１に供給される。
【００５９】
図１１は、図１０に例示する通信装置における、受信信号増幅器１０３および送信信号増幅器の構成の一例を示すブロック図である。
図１１に例示する増幅器は、整合回路４１および４２と、トランジスタＱ１〜Ｑｎ（ｎは自然数を示す）とを有する。
【００６０】
トランジスタＱ１〜Ｑｎは、ゲートが共通ノードＮ６に接続され、ドレインが共通ノードＮ７に接続され、ソースが基準電位ラインＧＮＤに接続される。
【００６１】
整合回路４１は、増幅器の入力端子と共通ノードＮ６との間におけるインピーダンスの整合を行なうとともに、供給される所定の電圧ＶＢｇに応じた直流のバイアス電圧を共通ノードＮ６に与える。
整合回路４２は、共通ノードＮ７と増幅器の出力端子との間におけるインピーダンスの整合を行なうとともに、供給される所定の電圧ＶＢｇに応じた直流のバイアス電圧を共通ノードＮ７に与える。
【００６２】
図１２は、図１１に示すトランジスタの並列回路の構造の一例を図解した図である。図１２の例において、トランジスタの並列数は８である。
【００６３】
トランジスタＱ１〜Ｑ８は、例えばＧａＡｓ基板上に生成される接合型ＦＥＴである。
ＧａＡｓ基板上のトランジスタ形成領域には、例えばｎ型のＧａＡｓエピタキシャル層が形成され、このエピタキシャル層上のゲート形成領域には、ｐ型のゲート拡散層が形成される。トランジスタのゲート電極は、このゲート拡散層の上に形成される。また、トランジスタのソース電極およびドレイン電極は、このゲート電極を挟んだエピタキシャル層の上に形成される。
【００６４】
図１２の例において、トランジスタＱ１〜Ｑ８のゲート電極Ｌ１０１〜Ｌ１０８は、長さと線幅がほぼ等しい直線状の形状を有しており、線の端部が一直線上に並ぶように、ほぼ等しい間隔で平行に配置される。
【００６５】
ゲート電極Ｌ１０１〜Ｌ１０８の一方の端部には、ゲート電極Ｌ１０１〜Ｌ１０８と同一方向に延びる、等しい長さの導体線Ｌ６１〜Ｌ６８がそれぞれ接続される。
この導体線Ｌ６１〜Ｌ６８の、ゲート電極と接続された端部に対して反対側の端部は、導体線Ｌ６１〜Ｌ６８に対して垂直な方向に延びる導体線Ｌ６９にそれぞれ接続される。導体線Ｌ６９の一方の端部には導体線Ｌ６１が接続され、他方の端部には導体線Ｌ６８が接続される。また、それらの中間には、導体線Ｌ６１に隣接する側から順番に、導体線Ｌ６２，…，Ｌ６７がそれぞれ接続される。導体線Ｌ６９の中央の位置（共通ノードＮ６）には、整合回路４１からの入力信号を伝送する導体線が接続される。
【００６６】
また、図１２の例では、このゲート電極Ｌ１０１〜Ｌ１０８を挟んで、ソース電極Ｌ９１〜Ｌ９５とドレイン電極Ｌ１１１〜Ｌ１１４とが交互に形成される。ただし、ドレイン電極Ｌ１１〜Ｌ１１４は、隣接するトランジスタ同士で共用される。
【００６７】
ドレイン電極Ｌ１１１〜Ｌ１１４は、互いに長さと線幅がほぼ等しい直線状の形状を有しており、線の端部が一直線上に並ぶように、ほぼ等しい間隔で平行に配置される。
同様に、ソース電極Ｌ９１〜Ｌ９５も、互いに長さと線幅がほぼ等しい直線状の形状を有しており、線の端部が一直線上に並ぶように、ほぼ等しい間隔で平行に配置される。
【００６８】
ドレイン電極Ｌ１１１〜Ｌ１１４の一方の端部（導体線Ｌ６９からの距離が遠い方の端部）には、ドレイン電極Ｌ１１１〜Ｌ１１４と同一方向に延びる、等しい長さの導体線Ｌ７１〜Ｌ７４がそれぞれ接続される。
この導体線Ｌ７１〜Ｌ７４の、ドレイン電極と接続された端部に対して反対側の端部は、導体線Ｌ７１〜Ｌ７４に対して垂直な方向に延びる導体線Ｌ７５にそれぞれ接続される。導体線Ｌ７５の一方の端部には導体線Ｌ７１が接続され、他方の端部には導体線Ｌ７４が接続される。また、それらの中間には、導体線Ｌ７１に隣接する側から順番に、導体線Ｌ７２，Ｌ７３がそれぞれ接続される。導体線Ｌ７５の中央の位置（共通ノードＮ７）には、整合回路４２への出力信号を伝送する導体線が接続される。
【００６９】
また、ソース電極Ｌ９１〜Ｌ９５の上層には、これらの電極に対して垂直方向に延びる導体線Ｌ８１およびＬ８２が形成されている。導体線Ｌ８１およびＬ８２は、図示しない基準電位ラインＧＮＤに接続されており、ソース電極Ｌ９１〜Ｌ９５は、コンタクト配線を通じて、この導体線Ｌ８１およびＬ８２と接続されている。
【００７０】
上述した構造を有するトランジスタ並列回路において、各トランジスタのゲート電極Ｌ１０１〜Ｌ１０８に接続される導体線Ｌ６１〜Ｌ６８の線幅は、共通ノードＮ６とゲート電極Ｌ１０１〜Ｌ１０８との間における伝播遅延特性が互いに等しくなる条件に基づいて設定される。
すなわち、共通ノードＮ６からの配線長を比較すると、最も短いのはゲート電極Ｌ１０４およびＬ１０５であり、その次がゲート電極Ｌ１０３およびＬ１０６、３番目がゲート電極Ｌ１０２およびＬ１０７であり、最も長いのはゲート電極Ｌ１０１およびＬ１０８である。こうした配線長の違いによる伝播遅延特性のばらつきを抑えるため、図１２の例では、導体線Ｌ６４およびＬ６５が最も狭い線幅を有し、導体線Ｌ６３およびＬ６６がその次の線幅、導体線Ｌ６２およびＬ６７が３番目の線幅を有し、導体線Ｌ６１およびＬ６８が最も広い線幅を有している。
【００７１】
また、上述した構造を有するトランジスタ並列回路において、各トランジスタのドレイン電極Ｌ１１１〜Ｌ１１４に接続される導体線Ｌ７１〜Ｌ７４の線幅は、共通ノードＮ７とドレイン電極Ｌ１１１〜Ｌ１１４との間における伝播遅延特性が互いに等しくなる条件に基づいて設定される。
すなわち、ドレイン電極Ｌ１１２およびＬ１１３は、ドレイン電極Ｌ１１１およびＬ１１４に比べて共通ノードＮ７からの配線長が短い。こうした配線長の違いによる伝播遅延特性のばらつきを抑えるため、図１２の例では、導体線Ｌ７２およびＬ７３の線幅を導体線Ｌ７１およびＬ７４の線幅より狭く設定している。
【００７２】
以上説明したように、本実施形態に係る増幅回路によれば、ゲート電極Ｌ１０１〜Ｌ１０８に接続される導体線Ｌ６１〜Ｌ６８の線幅を適切に設定することにより、共通ノードＮ６と各ゲート電極との間における伝播遅延特性のばらつきが抑えられる。また、ドレイン電極Ｌ１１１〜Ｌ１１４に接続される導体線Ｌ７１〜Ｌ７４の線幅を適切に設定することにより、各ドレイン電極と共通ノードＮ７との間における伝播遅延特性のばらつきも抑えられる。これにより、共通ノードＮ６から入力される信号が、ほぼ同位相で各トランジスタに入力され、ドレイン電極Ｌ１１１〜Ｌ１１４から位相の揃った信号が出力される。そして、各出力信号が、位相の揃った状態を保ちながら共通ノードＮ７まで伝播し、合成される。
このように、位相の揃った信号を合成した結果として出力信号が得られるため、出力信号の波形歪みを抑えることができる。また、出力信号の振幅が大きくなり、入力信号振幅に対する出力信号振幅の比、すなわち増幅回路のゲインを高くすることができる。
【００７３】
しかも、図１２に示す増幅回路は、配線長を伸ばすことなく、線幅に差異を設けることによって各トランジスタの入出力配線の伝播遅延特性を揃えているため、図１３に示す構造の伝送線路を用いる場合に比べて全体の配線長が短くなる。このため、配線において生じる損失が低減し、消費電力を削減することができる。また、配線長が短くなることから、回路面積を小さくすることができ、コストの削減を図ることができる。
【００７４】
したがって、このような増幅回路を有する図１０の通信装置によれば、回路面積の増大を抑えながら、送信信号および受信信号を高いゲインで増幅することができ、波形の歪みを抑えることができる。これにより、通信のエラー率を減らすことができるため、通信品質の向上を図ることができる。また、消費電力およびコストの削減を図ることができる。
【００７５】
なお、本発明は上述した実施形態に限定されるものではなく、種々の改変が可能である。
【００７６】
上述した実施形態では、伝播遅延特性のばらつきを抑えるために分岐線の幅を調節する構成の一例が述べられているが、本発明はこれに限定されない。
すなわち、分岐線の所定の長さあたりの伝播遅延特性を変化させ得る種々の因子を適切に設定することによって、一の共通ノードと複数の分岐ノードとの間における伝播遅延特性のばらつきを抑える構成としても良い。
例えば、共通ノードと分岐ノードとの間の配線長に応じて分岐線の厚みを変えることにより、伝播遅延特性のばらつきを抑える構成としても良い。
あるいは、半導体基板上に、複数の分岐線のそれぞれが形成される複数の領域を設け、その各領域の誘電率を、そこに形成される分岐線が接続される分岐ノードと共通ノードとの間の配線長に応じて変えることにより、伝播遅延特性のばらつきを抑える構成としても良い。
【００７７】
また、上述した実施形態では、１つの因子を調節することによって伝播遅延特性のばらつきを抑えているが、これに限らず、複数の因子を組み合わせて調節することにより、上述したばらつきを抑える構成としても良い。
【００７８】
また、上述した実施形態において示した伝送線路の構造は一例であり、本発明はこれに限定されない。すなわち、これらの例における、分岐ノードの数や、導体線の幅、長さ、形状、配置などは説明上の一例に過ぎず、任意に改変可能である。
【００７９】
図１１および図１２の例における伝送線路は、１つのトランジスタに対応して１つの分岐ノードを有しているが、これに限らず、複数のトランジスタに対応して１つの分岐ノードを有する構成としても良い。あるいは、トランジスタ等の増幅素子を有する１つまたは複数の増幅ユニットに対応して、１つの分岐ノードを設ける構成としても良い。
【図面の簡単な説明】
【００８０】
【図１】本発明の第１の実施形態に係る伝送線路の構造例を図解した図である。
【図２】導体線の断面方向から見た伝送線路の構造例を図解した図である。
【図３】シミュレーションを行なった伝送線路のブロック図である。
【図４】分岐線の線幅を全て等しくした場合のシミュレーション結果を示す図である。
【図５】分岐線の線幅を共通ノードからの配線長に応じて変えた場合のシミュレーション結果を示す図である。
【図６】共通ノードの位置を共通線の中央からずらした場合における伝送線路の構造例を図解した第１の図である。
【図７】共通ノードの位置を共通線の中央からずらした場合における伝送線路の構造例を図解した第２の図である。
【図８】共通線の線幅を共通ノードからの距離に応じて変化させた場合における伝送線路の構造例を図解した図である。
【図９】デバイスの出力端子側に設けた伝送線路の構造例を図解した図である。
【図１０】本発明の第２の実施形態に係る通信装置の構成の一例を示すブロック図である。
【図１１】本発明の第２の実施形態に係る増幅回路の構成の一例を示すブロック図である。
【図１２】本発明の第２の実施形態に係る増幅回路の構造例を図解した図である。
【図１３】一般的な伝送線路の構造例を示すブロック図である。
【符号の説明】
【００８１】
１１〜１４，２１〜２４…デバイス、３１…導体基板、３２…半導体基板、３３導体線、４１，４２…整合回路、１０１…アンテナ、１０２…アンテナ共用部、１０３…受信信号増幅器、１０４，１１０…周波数変換部、１０５，１０９…中間周波数増幅器、１０６…復調部、１０７…ベースバンド処理部、１０８…変調部、Ｌ１１〜Ｌ１６，Ｌ２１〜Ｌ２６，Ｌ３１〜Ｌ３６，Ｌ４１〜Ｌ４６，Ｌ５１〜Ｌ５６，Ｌ６１〜Ｌ６８，Ｌ７１〜Ｌ７５，Ｌ８１，Ｌ８２，Ｌ９１〜Ｌ９５，Ｌ１０１〜Ｌ１０８，Ｌ１１１〜Ｌ１１４…導体線、Ｑ１〜Ｑ８…トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
2005045659.tif 000014
【図１３】
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