(57)【要約】【課題】  シリサイド化されたゲート電極及び拡散層上にコンタクト開口する際に、ゲート電極及び拡散層に損傷を与えることなく開口することを実現する。【解決手段】  シリコン基板１００上において金属シリサイドにより形成されたゲート電極１１１、シリコン基板１００の表面部分においてチャネル領域の両端に位置するように形成され、表面にシリサイド膜１０８が形成された拡散層１０７、拡散層１０７のシリサイド膜１０８上に形成された絶縁膜１０９及び１１４と、ゲート電極１１１上に形成された絶縁膜１１４とを備え、拡散層１０８上の絶縁膜１０９及び１１４がゲート電極１１１上の絶縁膜１１４より膜厚が厚く形成されている。【選択図】  図１２
2005340336.tif 000002
【特許請求の範囲】
【請求項１】
基板上に、ゲート絶縁膜を介して、シリコンを含む材料を用いて複数のゲート電極を形成する工程と、
前記ゲート電極及び前記基板上に絶縁材料を堆積してエッチバックを行い、前記基板の表面が露出し、前記ゲート電極の表面を覆うように第１の絶縁膜を形成する工程と、
前記ゲート電極及び前記第１の絶縁膜をマスクとして不純物をイオン注入し、前記基板の表面部分に選択的に拡散層を形成する工程と、
少なくとも前記基板上に第１の金属膜を形成し、熱処理を行って前記基板と前記第１の金属膜とを反応させて、前記拡散層の表面部分にシリサイド膜を形成する工程と、
前記第１の絶縁膜で覆われた前記ゲート電極上及び前記基板上を覆うように、第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に、層間絶縁膜としての第３の絶縁膜を形成する工程と、
前記ゲート電極の上面が露出する高さまで、前記第１の絶縁膜と前記第２の絶縁膜と前記第３の絶縁膜とを平坦化する工程と、
前記第２の絶縁膜に対して所定の選択比を有するように前記第３の絶縁膜を除去する工程と、
少なくとも前記ゲート電極上に第２の金属膜を形成し、熱処理を行って前記ゲート電極と前記第２の金属膜とを反応させて、前記ゲート電極の材料を金属シリサイドに変換する工程と、
前記ゲート電極上及び前記第２の絶縁膜上を覆うように、第４の絶縁膜を形成する工程と、
前記第４の絶縁膜上に、層間絶縁膜としての第５の絶縁膜を形成する工程と、
前記第５の絶縁膜を平坦化する工程と、
前記第４の絶縁膜に対して所定の選択比を有するように、前記第５の絶縁膜を所望のコンタクトパターン形状に加工する工程と、
前記第５の絶縁膜における前記コンタクトパターンの底面に存在する前記第４の絶縁膜と前記第２の絶縁膜とを選択的に除去する工程と、
前記第５の絶縁膜における前記コンタクトパターンを導電性を有する材料で埋め込み、コンタクトを形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
基板上に、ゲート絶縁膜を介して、シリコンを含む材料を用いて複数のゲート電極を形成する工程と、
前記ゲート電極及び前記基板上に絶縁材料を堆積してエッチバックを行い、前記基板の表面及び前記ゲート電極の表面が露出し、前記ゲート電極の側面に残存するように第１の絶縁膜を形成する工程と、
前記ゲート電極及び前記第１の絶縁膜をマスクとして不純物をイオン注入し、前記基板の表面部分に選択的に拡散層を形成する工程と、
少なくとも前記ゲート電極上及び前記基板上に第１の金属膜を形成し、熱処理を行って前記ゲート電極と前記基板に含まれるシリコンと前記第１の金属膜とを反応させて、前記拡散層の表面部分に第１のシリサイド膜を形成し、前記ゲート電極の表面部分に第２のシリサイド膜を形成する工程と、
前記ゲート電極上及び前記基板上を覆うように、第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に、層間絶縁膜としての第３の絶縁膜を形成する工程と、
前記第２のシリサイド膜の表面が露出する高さまで、前記第２の絶縁膜及び前記第３の絶縁膜を平坦化する工程と、
前記第２の絶縁膜に対して所定の選択比を有するように前記第３の絶縁膜を除去する工程と、
少なくとも前記第２のシリサイド膜上に第２の金属膜を形成し、熱処理を行って前記第２のシリサイド膜と前記第２の金属膜とを反応させて、前記ゲート電極の材料を金属シリサイドに変換する工程と、
前記ゲート電極上及び前記第２の絶縁膜上を覆うように、第４の絶縁膜を形成する工程と、
前記第４の絶縁膜上に、層間絶縁膜としての第５の絶縁膜を形成する工程と、
前記第５の絶縁膜を平坦化する工程と、
前記第４の絶縁膜に対して所定の選択比を有するように、前記第５の絶縁膜を所望のコンタクトパターン形状に加工する工程と、
前記第５の絶縁膜における前記コンタクトパターンの底面に存在する前記第４の絶縁膜と前記第２の絶縁膜とを選択的に除去する工程と、
前記第５の絶縁膜における前記コンタクトパターンを導電性を有する材料で埋め込み、コンタクトを形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項３】
前記ゲート電極の材料を前記金属シリサイドに変換する工程において、この金属シリサイドと前記ゲート絶縁膜との界面に、前記ゲート電極に導入された不純物の偏析層が形成されることを特徴とする請求項１又は２記載の半導体装置の製造方法。
【請求項４】
前記不純物の偏析層が、ｎ型ＭＯＳトランジスタでは、Ｐ、Ａｓ、Ｓｂのいずれかを含み、ｐ型ＭＯＳトランジスタでは、Ｂ、Ｇａ、Ｉｎのいずれかを含むことを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
基板上において、第１のシリサイド膜により形成されたゲート電極と、
前記基板の表面部分において、前記ゲート電極下のチャネル領域の両端に位置するように形成され、表面に第２のシリサイド膜が形成された拡散層と、
前記拡散層の前記第２のシリサイド膜上に形成された第１の絶縁膜と、
前記ゲート電極上に形成された第２の絶縁膜と、
を備え、
前記第１の絶縁膜は前記第２の絶縁膜より膜厚が厚いことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に金属シリサイド電極を用いたＭＩＳ（Metal Insulator Semiconducor）型トランジスタを備える半導体装置及びその製造方法に好適なものに関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴの高性能化を実現するため、今日に至るまでデバイスの微細化が追求されてきた。
【０００３】
しかしながら、０．１μｍ世代以降のデバイスでは、ゲート酸化膜のスケーリングに限界があると言われている。これは、ゲート酸化膜厚が薄膜化するにつれ、トンネル電流によるゲートリーク電流の増加が顕在化してきたことに起因する。
【０００４】
さらに、この世代ではゲート電極の空乏化が無視できなくなり、思うように実効酸化膜厚の薄膜化を実現することができない状況にある。
【０００５】
このような問題を回避する方策として、ゲート絶縁膜の高誘電率化やメタルゲート電極の活用が検討されている。
【０００６】
前者の目的は、ゲート絶縁膜を高誘電体膜に置き換えることで、物理的な膜厚を稼いでトンネル電流を抑えることにある。
【０００７】
後者の目的は、ゲート電極をメタル化することで、ゲート電極の空乏化を防ぐことにある。
【０００８】
最近では、特に高誘電体ゲート絶縁膜の材料開発が盛んに行われ、ＨｆＯ２やＬａ２Ｏ３と言った新材料が学会で取り上げられ、実効酸化膜厚の薄膜化の競争を生んでいる。
【０００９】
一方、高誘電体膜の開発に比べ、メタルゲート電極の検討は盛り上がりに欠ける感がある。しかしながら、ＩＴＲＳ２００１年度版ロードマップに示されるように、物理的な膜厚が１．２ｎｍ未満の領域では、従来の多結晶シリコンから成る電極でトランジスタを実現することは困難とされている。
【００１０】
ゲート電極の空乏化が実効酸化膜厚に与える影響は、０．３ｎｍ程度である。しかし、この世代までシリコン系酸化膜を延命化するためにも、メタルゲート電極の開発は必須である。特に、フルシリサイド電極プロセスはこれまで用いられてきたＣＭＯＳプロセスとの整合性に優れており、開発競争が進んでいる。
【００１１】
しかしながら、フルシリサイド電極プロセスでは、浅い接合と低抵抗ゲート電極とを両立するために、厚みの異なるシリサイド膜を拡散層上とゲート電極上とに別々に形成する必要がある。
【００１２】
その際、酸化雰囲気から守るため、シリサイド膜の表面をシリコン窒化膜で覆う必要がある。従来の方法では、拡散層上のシリコン酸化膜から成る層間絶縁膜構造をシリコン窒化膜で挟み込んだ構造となる。このため、拡散層上とゲート電極上とを同時にコンタクト開口しようとすると、ゲート電極側のエッチング量が過剰となり、最悪の場合にはゲート電極を突き抜けてしまうという問題があった。
【００１３】
従来のシリサイド電極プロセスを開示した文献として、以下のようなものがある。
【特許文献１】特開２０００−１３３７０５号公報
【特許文献２】特開２０００−３５３８０３号公報
【特許文献３】特開２０００−２１６２４２号公報
【特許文献４】特開平１１−２１４６７７号公報
【特許文献５】米国特許第６，５１８，６４２号公報
【特許文献６】米国特許第６，５５５，４５０号公報
【特許文献７】米国特許第６，５８６，８０９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明は上記事情に鑑み、シリサイド化されたゲート電極及び拡散層上へのコンタクト開口を支障無く実現することで、ゲート電極のメタル化及び空乏化の防止が可能な半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明の一態様による半導体装置の製造方法は、
基板上に、ゲート絶縁膜を介して、シリコンを含む材料を用いて複数のゲート電極を形成する工程と、
前記ゲート電極及び前記基板上に絶縁材料を堆積してエッチバックを行い、前記基板の表面が露出し、前記ゲート電極の表面を覆うように第１の絶縁膜を形成する工程と、
前記ゲート電極及び前記第１の絶縁膜をマスクとして不純物をイオン注入し、前記基板の表面部分に選択的に拡散層を形成する工程と、
少なくとも前記基板上に第１の金属膜を形成し、熱処理を行って前記基板と前記第１の金属膜とを反応させて、前記拡散層の表面部分にシリサイド膜を形成する工程と、
前記第１の絶縁膜で覆われた前記ゲート電極上及び前記基板上を覆うように、第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に、層間絶縁膜としての第３の絶縁膜を形成する工程と、
前記ゲート電極の上面が露出する高さまで、前記第１の絶縁膜と前記第２の絶縁膜と前記第３の絶縁膜とを平坦化する工程と、
前記第２の絶縁膜に対して所定の選択比を有するように前記第３の絶縁膜を除去する工程と、
少なくとも前記ゲート電極上に第２の金属膜を形成し、熱処理を行って前記ゲート電極と前記第２の金属膜とを反応させて、前記ゲート電極の材料を金属シリサイドに変換する工程と、
前記ゲート電極上及び前記第２の絶縁膜上を覆うように、第４の絶縁膜を形成する工程と、
前記第４の絶縁膜上に、層間絶縁膜としての第５の絶縁膜を形成する工程と、
前記第５の絶縁膜を平坦化する工程と、
前記第４の絶縁膜に対して所定の選択比を有するように、前記第５の絶縁膜を所望のコンタクトパターン形状に加工する工程と、
前記第５の絶縁膜における前記コンタクトパターンの底面に存在する前記第４の絶縁膜と前記第２の絶縁膜とを選択的に除去する工程と、
前記第５の絶縁膜における前記コンタクトパターンを導電性を有する材料で埋め込み、コンタクトを形成する工程と、
を備えることを特徴とする。
【００１６】
本発明の一態様による半導体装置の製造方法は、
基板上に、ゲート絶縁膜を介して、シリコンを含む材料を用いて複数のゲート電極を形成する工程と、
前記ゲート電極及び前記基板上に絶縁材料を堆積してエッチバックを行い、前記基板の表面及び前記ゲート電極の表面が露出し、前記ゲート電極の側面に残存するように第１の絶縁膜を形成する工程と、
前記ゲート電極及び前記第１の絶縁膜をマスクとして不純物をイオン注入し、前記基板の表面部分に選択的に拡散層を形成する工程と、
少なくとも前記ゲート電極上及び前記基板上に第１の金属膜を形成し、熱処理を行って前記ゲート電極と前記基板に含まれるシリコンと前記第１の金属膜とを反応させて、前記拡散層の表面部分に第１のシリサイド膜を形成し、前記ゲート電極の表面部分に第２のシリサイド膜を形成する工程と、
前記ゲート電極上及び前記基板上を覆うように、第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に、層間絶縁膜としての第３の絶縁膜を形成する工程と、
前記第２のシリサイド膜の表面が露出する高さまで、前記第２の絶縁膜及び前記第３の絶縁膜を平坦化する工程と、
前記第２の絶縁膜に対して所定の選択比を有するように前記第３の絶縁膜を除去する工程と、
少なくとも前記第２のシリサイド膜上に第２の金属膜を形成し、熱処理を行って前記第２のシリサイド膜と前記第２の金属膜とを反応させて、前記ゲート電極の材料を金属シリサイドに変換する工程と、
前記ゲート電極上及び前記第２の絶縁膜上を覆うように、第４の絶縁膜を形成する工程と、
前記第４の絶縁膜上に、層間絶縁膜としての第５の絶縁膜を形成する工程と、
前記第５の絶縁膜を平坦化する工程と、
前記第４の絶縁膜に対して所定の選択比を有するように、前記第５の絶縁膜を所望のコンタクトパターン形状に加工する工程と、
前記第５の絶縁膜における前記コンタクトパターンの底面に存在する前記第４の絶縁膜と前記第２の絶縁膜とを選択的に除去する工程と、
前記第５の絶縁膜における前記コンタクトパターンを導電性を有する材料で埋め込み、コンタクトを形成する工程と、
を備えることを特徴とする。
【００１７】
本発明の一態様による半導体装置は、
基板上において、第１のシリサイド膜により形成されたゲート電極と、
前記基板の表面部分において、前記ゲート電極下のチャネル領域の両端に位置するように形成され、表面に第２のシリサイド膜が形成された拡散層と、
前記拡散層の前記第２のシリサイド膜上に形成された第１の絶縁膜と、
前記ゲート電極上に形成された第２の絶縁膜と、
を備え、
前記第１の絶縁膜は前記第２の絶縁膜より膜厚が厚いことを特徴とする。
【発明の効果】
【００１８】
本発明の半導体装置及びその製造方法によれば、シリサイド化されたゲート電極及び拡散層上に支障無くコンタクト開口することで、メタル化されたゲート電極を実現すると共に空乏化を防止することが可能である。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態について図面を参照して説明する。
【００２０】
（１）第１の実施の形態
本発明の第１の実施の形態によるＭＩＳ型トランジスタを含む半導体装置及びその製造方法について、工程別に素子の縦断面を示した図面を用いて説明する。
【００２１】
図１に示すように、単結晶シリコン基板１００の表面部分において素子分離膜１０１によって素子領域を分離する。この素子領域上に、ゲート酸化膜１０２を形成し、その上に例えば膜厚１００ｎｍの多結晶シリコン膜１０３、さらに例えば膜厚１００ｎｍのシリコン窒化膜１０４を堆積する。
【００２２】
これらの多結晶シリコン膜１０３及びシリコン窒化膜１０４に対し、電極パターンにＲＩＥ等の異方性エッチングを行い、ゲート電極を形成する。
【００２３】
このゲート電極をマスクとして、例えばｎ型ＭＯＳトランジスタ領域にはＡｓ＋イオンをイオン注入し、ｐ型ＭＯＳトランジスタ領域にはＢ＋イオンをイオン注入する。さらに、例えば８００℃で５秒間の加熱処理を施すことによって、拡散層を形成する。
【００２４】
さらに、例えば膜厚３０ｎｍのシリコン酸化膜１０６と膜厚３０ｎｍのシリコン窒化膜１０５とを堆積する。このシリコン酸化膜１０６及びシリコン窒化膜１０５とにエッチバックを行い、多結晶シリコン膜１０３及びその上に形成されたシリコン窒化膜１０４による電極パターンの表面をシリコン酸化膜１０６で覆い、その側壁部分にシリコン窒化膜１０５を残存させることで、シリコン窒化膜１０５及びシリコン酸化膜１０６で囲む構造にする。
【００２５】
シリコン窒化膜１０５及びシリコン酸化膜１０６から成る側壁を含むゲート電極パターンをマスクとして、例えばｎ型ＭＯＳトランジスタ領域にはＰ＋イオンをイオン注入し、ｐ型ＭＯＳトランジスタ領域にはＢ＋イオンをイオン注入する。そして、例えば１０００℃５秒の加熱処理を施すことによって、ソース、ドレインとなる拡散層１０７を形成する。
【００２６】
Ｎｉ膜をＰＶＤ法により成膜する。例えば、３５０℃で３０秒間の熱処理を行って、Ｎｉ膜とシリコン基板１００とを反応させる。そして、未反応Ｎｉ膜を除去した後、例えば５００℃で３秒間の熱処理を行い、拡散層１０７上にＮｉシリサイド膜１０８を形成する。
【００２７】
その後、図２に示すように、Ｎｉシリサイド膜１０８表面の酸化防止、及びコンタクト開口時のエッチングストッパー膜として、例えば膜厚２０ｎｍの第１のシリコン窒化膜１０９を堆積する。
【００２８】
その上に、例えば膜厚３００ｎｍの第１の層間絶縁膜１１０を全面に堆積する。例えば、化学的機械的研磨（ＣＭＰ）法によって、第１の層間絶縁膜１１０を多結晶シリコン膜１０３の表面が露出するまで平坦化する。
【００２９】
このとき、ＣＭＰ法による平坦化を行った際に、多結晶シリコン膜１０３上にシリコン窒化膜１０４、あるいはシリコン窒化膜１０４及び第１のシリコン窒化膜１０９が残った場合は、エッチバック法等を併用してこれらの膜を除去し、多結晶シリコン膜１０３の表面を露出させる。
【００３０】
ｎ型ＭＯＳトランジスタ領域の多結晶シリコン膜１０３中に、例えばＰイオンを注入し、ｐ型ＭＯＳトランジスタ領域の多結晶シリコン膜１０３中に、例えばＢイオンを注入する。
【００３１】
例えば９００℃で１０秒間程度の加熱処理を行い、イオン注入により多結晶シリコン膜１０３中に導入された不純物を、多結晶シリコン膜１０３の厚み方向に一様に拡散させる。
【００３２】
本実施の形態による以降の工程については、図７〜図１２を用いて後述し、ここでは図３〜図６を用いて比較例としての半導体装置の製造方法における以降の工程について述べる。
【００３３】
図３に示す工程において、例えばＮｉ膜をＰＶＤ法により成膜する。４５０℃で６０秒間熱処理を行ってＮｉ膜と多結晶シリコン膜１０３とを反応させ、ゲート電極における多結晶シリコン膜１０３をＮｉシリサイド膜１１１に変換する。
【００３４】
このとき、未反応Ｎｉは例えば硫酸と過酸化水素水との混合液により剥離する。
【００３５】
Ｐをイオン注入したｎ型ＭＯＳトランジスタ領域では、ＰがＮｉシリサイド膜１１１とシリコン酸化膜１０２との界面に位置するＰ偏析膜１１２において、偏析する。Ｂをイオン注入したｐ型ＭＯＳトランジスタ領域では、ＢがＮｉシリサイド膜１１１とシリコン酸化膜１０２との界面に位置するＢ偏析膜１１３において、偏析する。
【００３６】
その結果、シリサイド電極の仕事関数が、ｎ型ＭＯＳトランジスタ領域では−０．２ｅＶ程度、ｐ型ＭＯＳトランジスタ領域では＋０．２ｅＶ程度変化する。これにより、金属シリサイド電極（Ｎｉシリサイド膜１１１）とイオン注入技術とにより、２種類の仕事関数を有するメタルゲート電極を形成することが可能となる。
【００３７】
図４に示すように、ゲート電極のシリサイド表面酸化防止膜として、例えば膜厚２０ｎｍの第２のシリコン窒化膜１１４を全面に堆積し、その上に例えば６００ｎｍの第２の層間絶縁膜１１５を全面に堆積する。例えばＣＭＰ法により、第２の層間絶縁膜１１５を平坦化する。以降、図４に示されたように、Ｎｉシリサイド膜１１１、側壁としてのシリコン窒化膜１０５及びシリコン酸化膜１０６を含むゲート電極を１１６で示し、拡散層１０７及びＮｉシリサイド膜１０８を含む拡散層を１１７で示す。
【００３８】
この状態で、ゲート電極１１６上には第２のシリコン窒化膜１１４と第２の層間絶縁膜１１５とが積層した構造となる。また、拡散層１１７上には第１のシリコン窒化膜１０９、第１の層間絶縁膜１１０、第２のシリコン窒化膜１１４、第２の層間絶縁膜１１５が積層した構造となる。
【００３９】
図５に示すように、第２の層間絶縁膜１１５上に所望のコンタクトパターン１１８を有する図示されていないレジスト膜を形成し、これをマスクとして第２の層間絶縁膜１１５にエッチング加工を行う。
【００４０】
図６に示すように、コンタクトパターン１１８の底面において表面が露出した第２のシリコン窒化膜１１４にエッチング加工を行う。このとき、ゲート電極１１１の表面は既に露出している。しかし、拡散層１１７の表面は露出しておらず、その上には第１のシリコン窒化膜１０９、第１の層間絶縁膜１１０がゲート電極の高さ分、即ちここで１００ｎｍ程度残っている。
【００４１】
それゆえ、拡散層１１７上にコンタクトを開口するためには、さらに第１の層間絶縁膜１１０、第１のシリコン窒化膜１０９をエッチングしなければならない。この結果、ゲート電極１１６はゲート電極の高さ分だけ過剰にエッチングされることとなり、最悪の場合にはゲート電極を突き抜けて拡散層まで除去されることとなる。
【００４２】
このような現象を回避するため、本実施の形態による製造方法では、図２に示された工程に引き続いて図７に示すように、第１のシリコン窒化膜１０９に対し第１の層間絶縁膜１１０を選択的に除去する。
【００４３】
図８において、例えば図示されていないＮｉ膜をＰＶＤ法により成膜する。例えば４５０℃で６０秒間の熱処理によって、Ｎｉ膜と多結晶シリコン膜１０３とを反応させ、ゲート電極としての多結晶シリコン膜１０３をＮｉシリサイド膜１１１に変換する。未反応Ｎｉ膜は、例えば硫酸と過酸化水素水との混合液により剥離する。
【００４４】
ここで、拡散層１０７及び拡散層上のシリサイド膜１０８は、第１のシリコン窒化膜１０９で覆われているためＮｉ膜と反応することはない。
【００４５】
図９に示すように、ゲート電極のＮｉシリサイド膜１１１の酸化防止膜として、例えば膜厚２０ｎｍの第２のシリコン窒化膜１１４を堆積する。その上に、例えば膜厚６００ｎｍのシリコン酸化膜を第２の層間絶縁膜１１５として全面に堆積し、例えばＣＭＰ法によって第２の層間絶縁膜１１５を平坦化する。
【００４６】
この段階において、ゲート電極のＮｉシリサイド膜１１１上には第２のシリコン窒化膜１１４と第２の層間絶縁膜１１５とが積層した構造となる。また、拡散層１０７の表面におけるシリサイド膜１０８上には、第１のシリコン窒化膜１０９、第２のシリコン窒化膜１１４、第２の層間絶縁膜１１５が積層した構造となる。
【００４７】
図１０に示すように、第２の層間絶縁膜１１５上に、図示されていない所望のコンタクトパターン１１８を有するレジスト膜を形成する。このレジスト膜をマスクとして、第２のシリコン窒化膜１１４に対して選択的に第２の層間絶縁膜１１５をエッチングする。
【００４８】
以降の工程では、図１０に示されたように、Ｎｉシリサイド膜１１１、側壁としてのシリコン酸化膜１０６、シリコン窒化膜１０５を含むゲート電極を１１６で示し、拡散層１０７及びＮｉシリサイド膜１０８を含む拡散層を１１７で示すものとする。
【００４９】
第２の層間絶縁膜１１５に対し、コンタクトパターン１１８の形状にエッチング加工を行った段階では、ゲート電極１１６上には、膜厚２０ｎｍの第２のシリコン窒化膜１１４が存在する。
【００５０】
一方、拡散層１１７上には、第１のシリコン窒化膜１０９と第２のシリコン窒化膜１１４とが存在し、合計４０ｎｍのシリコン窒化膜が残っている。
【００５１】
そこで、図１１に示すように、第２の層間絶縁膜１１５のコンタクトパターン１１８の底面における拡散層１１７上のシリコン窒化膜１０９及び１１４をエッチングにより除去する。
【００５２】
この段階で、ゲート電極１１６上は、シリコン窒化膜１１４は存在するがシリコン窒化膜１０９は存在しない。従って、シリコン窒化膜１０９の厚さ２０ｎｍだけ過剰にエッチングされる。しかし、そのエッチング量は少ないため、ゲート電極１１６まで突き抜けてしまうような問題は発生しない。
【００５３】
図１２に示すように、第２の層間絶縁膜１１５におけるコンタクトパターン１１８の内部に、例えばＴｉ／ＴｉＮ／Ｗ膜を埋め込み、ＣＭＰ法により平坦化することにより、コンタクト１１９を形成する。
【００５４】
第２の層間絶縁膜１１５及びコンタクト１１９上にＡｌ膜を堆積して配線形状にパターニングすることにより、コンタクト１１９に電気的に接続されたＡｌ配線１２０を形成する。
【００５５】
Ａｌ配線１２０及び第２の層間絶縁膜１１５上に第３の層間絶縁膜１２１を堆積し、ＣＭＰ法により平坦化する。
【００５６】
以上の工程により、拡散層上及びゲート電極上へのコンタクト開口を可能とし、シリサイド電極を有するＣＭＯＳトランジスタを形成することができる。
【００５７】
（２）第２の実施の形態
本発明の第２の実施の形態による半導体装置及びその製造方法について、図１３〜図２０を参照して説明する。
【００５８】
図１３に示すように、素子分離膜２０１が形成された単結晶シリコン基板２００の素子領域上に、ゲート酸化膜としてハフニウムシリコン酸化膜２０２を形成し、その上に例えば膜厚１００ｎｍの多結晶シリコン膜２０３を堆積する。
【００５９】
多結晶シリコン膜２０３に対して電極パターンに異方性エッチングを行い、ゲート電極を形成する。
【００６０】
このゲート電極をマスクとして、例えばｎ型ＭＯＳトランジスタ領域にはＡｓ＋イオンをイオン注入し、ｐ型ＭＯＳトランジスタ領域にはＢ＋イオンをイオン注入し、８００℃５秒の加熱処理を施すことによって、拡散層を形成する。
【００６１】
さらに、例えば膜厚３０ｎｍのシリコン窒化膜２０４及び膜厚３０ｎｍのシリコン酸化膜２０５を堆積し、エッチバックを行って電極パターンの側壁部分をシリコン窒化膜２０４及びシリコン酸化膜２０５で囲む構造にする。この段階で、多結晶シリコン膜２０３の表面部分は露出している。
【００６２】
シリコン窒化膜２０４及びシリコン酸化膜２０５から成る側壁を含むゲート電極パターンをマスクとして、例えばｎ型ＭＯＳトランジスタ領域にはＰ＋イオンをイオン注入し、ｐ型ＭＯＳトランジスタ領域にはＢ＋イオンをイオン注入し、１０００℃５秒の加熱処理を施すことによって、拡散層２０６を形成する。
【００６３】
その後、Ｃｏ膜をＰＶＤ法により成膜する。
【００６４】
例えば、５５０℃で３０秒間の熱処理によって、Ｃｏ膜とシリコン基板２００とを反応させる。未反応Ｃｏ膜を除去した後、例えば７６５℃で３０秒間の熱処理を行い、拡散層２０６上にＣｏシリサイド膜２０８、多結晶シリコン膜２０３上にＣｏシリサイド膜２０７を形成する。
【００６５】
図１４に示すように、Ｃｏシリサイド膜２０７、２０８の表面の酸化防止、及びコンタクト開口時のエッチングストッパー膜として、例えば膜厚２０ｎｍの第１のシリコン窒化膜２０９を堆積する。
【００６６】
その上に、例えば膜厚３００ｎｍの第１の層間絶縁膜２１０を全面に堆積する。例えば、化学的機械的研磨（ＣＭＰ）法によって、第１の層間絶縁膜２１０を多結晶シリコン膜２０３上のＣｏシリサイド２０７の表面が露出するまで平坦化する。
【００６７】
このときＣＭＰ法を行った後に、多結晶シリコン膜２０３上のシリコン窒化膜２０４、及び第１のシリコン窒化膜２０９が残った場合には、エッチバック法等を併用してシリコン窒化膜２０４、及び多結晶シリコン膜２０３上の第１のシリコン窒化膜２０９を除去する。
【００６８】
例えば、ｎ型ＭＯＳトランジスタ領域の多結晶シリコン膜２０３中にＡｓ＋イオンをイオン注入し、ｐ型ＭＯＳトランジスタ領域の多結晶シリコン膜２０３中にＩｎイオンをイオン注入する。
【００６９】
図１５に示すように、第１のシリコン窒化膜２０９に対し第１の層間絶縁膜２１０を選択的に除去する。
【００７０】
図１６において、例えば図示されていないＮｉ膜をＰＶＤ法により成膜する。
【００７１】
４５０℃で６０秒間の熱処理によって、Ｃｏシリサイド膜２０７を通してＮｉ膜と多結晶シリコン膜２０３とを反応させ、ゲート電極としての多結晶シリコン膜２０３をＣｏＮｉシリサイド膜２１１に変換する。
【００７２】
ここで、未反応Ｎｉは例えば硫酸と過酸化水素水の混合液により剥離する。
【００７３】
このとき、拡散層２０７及び拡散層２０７上のＣｏシリサイド膜２０８は、第１のシリコン窒化膜２０９で覆われているため、Ｎｉ膜と反応することはない。
【００７４】
Ａｓをイオン注入したｎ型ＭＯＳトランジスタ領域では、ＡｓがＣｏＮｉシリサイド膜２１１とシリコン酸化膜２０２との界面におけるＡｓ偏析膜２１２において偏析する。Ｉｎをイオン注入したｐ型ＭＯＳトランジスタ領域では、ＩｎがＣｏＮｉシリサイド膜２１１とシリコン酸化膜２０２との界面におけるＩｎ偏析膜２１３において偏析する。
【００７５】
その結果、シリサイド電極の仕事関数は、ｎ型ＭＯＳトランジスタ領域では−０．３ｅＶ程度、ｐ型ＭＯＳトランジスタ領域では＋０．３ｅＶ程度変化する。
【００７６】
以上のように本実施の形態によれば、金属シリサイド電極とイオン注入技術おを用いることで、２種類の仕事関数を有するメタルゲート電極を形成することが可能である。
【００７７】
図１７に示すように、ゲート電極のシリサイド表面酸化防止膜として、例えば膜厚２０ｎｍの第２のシリコン窒化膜２１４を堆積する。その上に、例えば膜厚６００ｎｍの第２の層間絶縁膜２１５を全面に堆積し、例えばＣＭＰ法によって第２の層間絶縁膜２１５を平坦化する。
【００７８】
この段階で、ゲート電極２１６上には、第２のシリコン窒化膜２１４と第２の層間絶縁膜２１５とが積層した構造となる。拡散層２１７上には、第１のシリコン窒化膜２０９、第２のシリコン窒化膜２１４、第２の層間絶縁膜２１５が積層した構造となる。
【００７９】
図１８に示すように、第２の層間絶縁膜２１５上に所望のコンタクトパターン２１８を有する図示されていないレジスト膜を形成し、これをマスクとして第２のシリコン窒化膜２１４に対して選択的に第２の層間絶縁膜２１５をエッチングする。
【００８０】
図１９に示すように、ゲート電極２１６上にはコンタクトパターン２１８の底面において、膜厚２０ｎｍの第２のシリコン窒化膜２１４が存在する。拡散層２１７上には、第１のシリコン窒化膜２０９及び第２のシリコン窒化膜２１４で合計４０ｎｍのシリコン窒化膜が存在する。
【００８１】
それゆえ、拡散層２１７上のシリコン窒化膜２０９及び２１４を除去する際、ゲート電極２１６はシリコン窒化膜の厚みの相違分、即ち２０ｎｍだけ過剰にエッチングされる。しかしその量は少ないため、ゲート電極２１６を突き抜けてしまうような事態は回避される。
【００８２】
図２０に示すように、コンタクトパターン２１８の内部に、例えばＴｉ／ＴｉＮ／Ｗ膜を埋め込み、ＣＭＰ法により平坦化することによって、コンタクト２１９を形成する。
【００８３】
次いで、コンタクト２１９と電気的に接続するＡｌ配線２２０を形成し、第３の層間絶縁膜２２１を堆積し、ＣＭＰ法により平坦化する。
【００８４】
以上の工程により、本実施の形態によれば拡散層及びゲート電極上にコンタクト開口を支障無く行い、シリサイド電極を有するＣＭＯＳトランジスタを形成することができる。
【００８５】
次に、上記第１、第２の実施の形態により形成された半導体装置におけるＭＩＳ型トランジスタの構造について説明する。
【００８６】
比較例としてのＭＩＳ型トランジスタは、図２１に示すように、素子分離膜３０１を有した単結晶シリコン基板３００上において、ゲート絶縁膜としてハフニウム酸化膜３０２、ゲート電極としてＮｉシリサイド膜３０６が形成され、拡散層３０３上にはＮｉシリサイド膜３０５が形成されている。
【００８７】
一般に、シリサイドに関し、凝集による接合リーク電流の増大やシート抵抗の上昇が問題視されている。
【００８８】
特に、浅い接合が求められている拡散層上においてシリサイドの凝集が起こると、接合リーク電流が上昇し、トランジスタ性能を劣化させるだけでなく、歩留まりの低下を招く。
【００８９】
上記第１、第２の実施の形態のように、ゲート電極のシリサイド形成が拡散層のシリサイド形成よりも後に行わなければならない場合、ゲート電極のシリサイド形成時において必要なサーマルバジェットが拡散層のシリサイドにも加わる。
【００９０】
それゆえ、一般に行われているような、ゲート電極と拡散層へ同時にシリサイドを形成するＳＡＬＩＣＩＤＥプロセスよりも、上記第１、第２の実施の形態によれば、拡散層に加わるサーマルバジェットが多く、拡散層のシリサイドは凝集しやすいこととなる。
【００９１】
シリサイドの凝集を抑制する手法として、様々な手法が提案されている。その中で、シリコン窒化膜から成るキャップ膜によってシリサイドの凝集を抑制する手法が存在する。
【００９２】
図２１において矢印Ｘ１で示した方向に１ＧＰａの引っ張り応力が作用するキャップ膜３０４Ａをシリサイド膜３０５上に成膜すると、シリサイド膜３０５には矢印Ｘ２で示した方向に圧縮応力が作用して凝集が抑制される。
【００９３】
一方、ゲート電極側のＮｉシリサイド膜３０６に関し、ゲート電極上面における矢印Ｘ１１の方向、及び両側面における矢印Ｙ１１の３方向において、キャップ膜３０４Ａによる引っ張り応力が印加される。これにより、シリサイド膜３０６には、矢印Ｘ１２、矢印Ｙ１２で示した方向に圧縮応力が作用する。
【００９４】
このため、ゲート電極の上面端部において垂直方向と水平方向とのストレスが集中する。この結果、キャップ膜３０４Ａによるストレスが例えば３ＧＰａを超えると、シリサイド膜３０６とキャップ膜３０４Ａとの間で膜はがれが生じてしまう。
【００９５】
従って、上記第１、第２の実施の形態のように、シリサイド膜３０６からなるゲート電極と、表面にシリサイド膜が形成された拡散層とを有するＭＩＳ型トランジスタ構造においては、ゲート電極上面端部のストレス集中を回避しつつ、拡散層上のシリサイド膜には例えば１ＧＰａ以上の引っ張り応力を印加する必要がある。
【００９６】
そこで、上記第１、第２の実施の形態によるＭＩＳ型トランジスタでは、図２２に示すように、キャップ膜３０４Ｂの膜厚が、ゲート電極上におけるコンタクトが形成されていない領域上の膜厚ＴＡより、拡散層上における膜厚ＴＢの方が厚くなるようにしている。これにより、ゲート電極端部におけるストレス集中を緩和し、かつ拡散層上のシリサイド膜３０５に適度な引っ張り応力を加えることが可能となる。その結果、ゲート電極上面端部におけるキャップ膜３０４Ｂの膜はがれを回避しつつ、拡散層上におけるシリサイド凝集の抑制を実現することができる。
【００９７】
上述した実施の形態はいずれも一例であって、本発明を限定するものではない。例えば、上記第１の実施の形態では、金属シリサイドとしてＮｉＳｉを用いている。しかし、これに限らず他の材料として、例えばＮｉ２Ｓｉ、Ｐｔ２Ｓｉ、ＰｔＳｉ、Ｐｄ２Ｓｉ、ＰｄＳｉ、Ｃｏ２Ｓｉ、ＣｏＳｉ、ＣｏＳｉ２等を用いてもよい。
【００９８】
さらに、ゲート電極上に形成するシリサイドと、拡散層上に形成するシリサイドとで材料が異なっていてもよい。
【００９９】
上記第１の実施の形態では、ゲート電極材料に多結晶シリコン膜を用いているが、例えばシリコンとゲルマニウムの化合物のように他の材料を用いてもよい。
【０１００】
上記第１の実施の形態では、ｎ型ＭＯＳトランジスタ領域の多結晶シリコン膜中にＰをイオン注入し、ｐ型ＭＯＳトランジスタ領域の多結晶シリコン膜中にＢイオンを注入している。しかしこれらに限らず、例えばＰの代わりにＡｓやＳｂ等を注入し、Ｂの代わりにＩｎもしくはＧａ等をイオン注入してもよい。
【０１０１】
なお、上記第１の実施の形態では、イオン注入後に不純物を多結晶シリコン膜中に拡散させるため加熱処理を行っているが、この処理は必ずしも行わなくともよい。
【０１０２】
上記第２の実施の形態では、ゲート絶縁膜としてＨｆＳｉＯ４を用いている。しかし、これに限らず、ＺｒＯ２、ＨｆＯ２、ＺｒＳｉＯ４等、ＨｆまたＺｒを含む絶縁膜であれば同様に用いることができる。あるいはゲート絶縁膜として、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｌｕを含むものを用いてもよい。
【０１０３】
上記第３の実施の形態では、キャップ膜としてシリコン窒化膜を用いているが、これに限らずＳｉＯＣ膜、Ａｌ２Ｏ３膜等を用いてもよい。
【図面の簡単な説明】
【０１０４】
【図１】本発明の第１の実施の形態による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図２】同第１の実施の形態による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図３】比較例としての半導体装置の製造方法を工程別に示す素子の縦断面図。
【図４】同比較例としての半導体装置の製造方法を工程別に示す素子の縦断面図。
【図５】同比較例としての半導体装置の製造方法を工程別に示す素子の縦断面図。
【図６】同比較例としての半導体装置の製造方法を工程別に示す素子の縦断面図。
【図７】上記第１の実施の形態による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図８】同第１の実施の形態による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図９】同第１の実施の形態による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図１０】同第１の実施の形態による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図１１】同第１の実施の形態による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図１２】同第１の実施の形態による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図１３】本発明の第２の実施の形態による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図１４】同第２の実施の形態による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図１５】同第２の実施の形態による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図１６】同第２の実施の形態による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図１７】同第２の実施の形態による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図１８】同第２の実施の形態による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図１９】同第２の実施の形態による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図２０】同第２の実施の形態による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図２１】比較例としてのＭＩＳ型トランジスタの構造を示す縦断面図。
【図２２】上記第１又は第２の実施の形態によるＭＩＳ型トランジスタの構造を示す縦断面図。
【符号の説明】
【０１０５】
１００  単結晶シリコン基板
１０２  ゲート酸化膜
１０３  多結晶シリコン膜
１０４  シリコン窒化膜
１０５  シリコン窒化膜
１０６  シリコン酸化膜
１０７  拡散層
１０８  Ｎｉシリサイド膜
１０９  第１のシリコン窒化膜
１１０  第１の層間絶縁膜
１１１  Ｎｉシリサイド膜
１１２  Ｐ偏析層
１１３  Ｂ偏析層
１１４  第２のシリコン窒化膜
１１５  第２の層間絶縁膜
１１６  ゲート電極
１１７  拡散層
１１８  コンタクトパターン
１１９  コンタクト
２００  単結晶シリコン基板
２０１  素子分離膜
２０２  ハフニウムシリコン酸化膜
２０３  多結晶シリコン膜
２０４  シリコン窒化膜
２０５  シリコン酸化膜
２０６  拡散層
２０７  Ｃｏシリサイド膜
２０８  Ｃｏシリサイド膜
２０９  第１のシリコン窒化膜
２１０  第１の層間絶縁膜
２１１  ＣｏＮｉシリサイド膜
２１２  Ａｓ偏析層
２１３  Ｉｎ編析層
２１４  第２のシリコン窒化膜
２１５  第２の層間絶縁膜
２１６  ゲート電極
２１７  拡散層
２１８  コンタクトパターン
２１９  コンタクト
３００  単結晶シリコン基板
３０３  拡散層
３０４Ｂ  キャップ膜
３０５、３０６  シリサイド膜
【図１】
2005340336.tif 000003
【図２】
2005340336.tif 000004
【図３】
2005340336.tif 000005
【図４】
2005340336.tif 000006
【図５】
2005340336.tif 000007
【図６】
2005340336.tif 000008
【図７】
2005340336.tif 000009
【図８】
2005340336.tif 000010
【図９】
2005340336.tif 000011
【図１０】
2005340336.tif 000012
【図１１】
2005340336.tif 000013
【図１２】
2005340336.tif 000014
【図１３】
2005340336.tif 000015
【図１４】
2005340336.tif 000016
【図１５】
2005340336.tif 000017
【図１６】
2005340336.tif 000018
【図１７】
2005340336.tif 000019
【図１８】
2005340336.tif 000020
【図１９】
2005340336.tif 000021
【図２０】
2005340336.tif 000022
【図２１】
2005340336.tif 000023
【図２２】
2005340336.tif 000024