(57)【要約】【課題】半導体基板に形成されるＬＣ発振器に関し、回路上の工夫によりインダクタのＱ値を大きくし、既存の標準ＣＭＯＳプロセスで作成する場合であっても、低ジッタ特性を持つようにする。【解決手段】負性抵抗回路１とＬＣ共振回路２を設ける。ＬＣ共振回路２は、負性抵抗回路１の共振回路接続ノード２１、２２間に、インダクタ１３と、容量１７、１８からなる容量回路と、インダクタ１３のＱ値を高くするＱ値制御回路を並列接続して構成する。Ｑ値制御回路は、入力端を共振回路接続ノード２１に接続したカレントミラー増幅器１５と、入力端を共振回路接続ノード２２に接続したカレントミラー増幅器１６と、カレントミラー増幅器１５、１６の出力端間に接続され、インダクタ１３に電磁結合されたインダクタ１４で構成する。【選択図】          図１
2005236482.tif 000002
【特許請求の範囲】
【請求項１】
共振回路と、負性抵抗回路を有し、
前記共振回路は、前記負性抵抗回路の第１、第２のノード間に、第１のインダクタと、容量と、前記第１のインダクタのＱ値を高くするＱ値制御回路を並列接続して構成され、
前記Ｑ値制御回路は、入力端を前記第１のノードに接続した第１の増幅・位相シフト器と、入力端を前記第２のノードに接続した第２の増幅・位相シフト器と、該第１、第２の増幅・位相シフト器の出力端間に接続され、前記第１のインダクタに電磁結合された第２のインダクタを有することを特徴とするＬＣ発振器。
【請求項２】
前記容量は、発振周波数制御電圧により容量値を可変可能とされた可変容量であることを特徴とする請求項１記載のＬＣ発振器。
【請求項３】
前記共振回路は、更に、発振周波数帯域制御電圧により容量値を可変とされた可変容量を並列接続していることを特徴とする請求項１記載のＬＣ発振器。
【請求項４】
前記第１、第２の増幅・位相シフト器は、前記第２のインダクタに流れる電流の振幅又は位相を制御信号により制御可能とされていることを特徴とする請求項１記載のＬＣ発振器。
【請求項５】
共振回路と、負性抵抗回路を有し、
前記共振回路は、前記負性抵抗回路の所定のノードと、交流的に接地とされた配線との間に、第１のインダクタと、容量と、前記第１のインダクタのＱ値を高くするＱ値制御回路を並列接続して構成され、
前記Ｑ値制御回路は、入力端を前記所定のノードに接続した増幅・位相シフト器と、該増幅・位相シフト器の出力端と前記交流的に接地とされた配線との間に接続され、前記第１のインダクタに電磁結合された第２のインダクタを有することを特徴とするＬＣ発振器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板に形成されるＬＣ発振器に関する。
【背景技術】
【０００２】
近年、高周波回路の低コスト化を図るため、ＣＭＯＳ（相補性金属酸化膜半導体）を用いた高周波回路の開発が進んでいる。高周波回路では、ＰＬＬ（位相同期ループ）回路などに必要とされる電圧制御発振器は、出力波形のジッタ（位相ゆらぎ）が低いことが要求される。
【０００３】
従来、ＣＭＯＳで発振器を作成する場合、インバータをリング状に接続したリングオシレータを用いることが多かったが、トランジスタから発生するノイズがジッタを増大させるため、ＧＨz以上の周波数帯においては、リングオシレータに代わって、インダクタと容量からなるＬＣ共振回路を備えるＬＣ発振器が用いられることが多くなっている。
【０００４】
ＬＣ発振器では、ＬＣ共振回路のインダクタおよび容量のＱ値が大きいほど、ジッタは小さくなる。しかし、ＬＣ発振器を半導体基板に既存の標準ＣＭＯＳプロセスで作成した場合、インダクタの配線抵抗が大きく、これを小さくするために配線幅を大きくすると、配線−基板間容量が大きくなり、Ｑ値が小さくなってしまうという問題があった。
【０００５】
そこで、既存の標準ＣＭＯＳプロセスでＬＣ発振器を作成する場合には、インダクタのＱ値を大きくするために、何らかの回路上の工夫が必要となる。しかし、従来、回路上の工夫によりインダクタのＱ値を大きくし、既存の標準ＣＭＯＳプロセスで作成する場合であっても、低ジッタ特性を持つようにしたＬＣ発振器は提案されていない。
【０００６】
なお、従来、フィルタ回路のインダクタのＱ値を回路上の工夫で大きくする技術が提案されている（例えば、特許文献１、非特許文献１）。しかし、これらの文献には、回路上の工夫によりインダクタのＱ値を大きくし、既存の標準ＣＭＯＳプロセスで作成する場合であっても、低ジッタ特性を持つようにしたＬＣ発振器は開示されていない。
【特許文献１】特開昭６１−２８０１０３号公報
【非特許文献１】IEEE 2002 CUSTOM INTEGRATED CIRCUITS CONFERENCE p.275-278
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、回路上の工夫によりインダクタのＱ値を大きくし、既存の標準ＣＭＯＳプロセスで作成する場合であっても、低ジッタ特性を持つようにしたＬＣ発振器を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明中、第１の発明のＬＣ発振器は、共振回路と、負性抵抗回路を有し、前記共振回路は、前記負性抵抗回路の第１、第２のノード間に、第１のインダクタと、容量と、前記第１のインダクタのＱ値を高くするＱ値制御回路を並列接続して構成され、前記Ｑ値制御回路は、入力端を前記第１のノードに接続した第１の増幅・位相シフト器と、入力端を前記第２のノードに接続した第２の増幅・位相シフト器と、該第１、第２の増幅・位相シフト器の出力端間に接続され、前記第１のインダクタに電磁結合された第２のインダクタを有するというものである。
【０００９】
本発明中、第２の発明のＬＣ発振器は、共振回路と、負性抵抗回路を有し、前記共振回路は、前記負性抵抗回路の所定のノードと、交流的に接地とされた配線との間に、第１のインダクタと、容量と、前記第１のインダクタのＱ値を高くするＱ値制御回路を並列接続して構成され、前記Ｑ値制御回路は、入力端を前記所定のノードに接続した増幅・位相シフト器と、該増幅・位相シフト器の出力端と前記交流的に接地とされた配線との間に接続され、前記第１のインダクタに電磁結合された第２のインダクタを有するというものである。
【発明の効果】
【００１０】
本発明のＬＣ発振器によれば、第１、第２のインダクタ間に生じる相互インダクタンスによる作用により、第１のインダクタの入力電圧と入力電流の位相差を９０度にすることができ、第１のインダクタの実効的なＱ値を理論上、無限大とすることができる。したがって、既存の標準ＣＭＯＳプロセスで作成する場合であっても、第１の発明の場合には、第１、第２のノードに低ジッタの相補発振信号を得ることができ、第２の発明の場合には、所定のノードに低ジッタの発振信号を得ることができる。
【発明を実施するための最良の形態】
【００１１】
（第１実施形態）
図１は本発明の第１実施形態を示す回路図である。図１中、１は負性抵抗回路、２はＬＣ共振回路、３、４は相補発振信号ＳＯＵＴ、／ＳＯＵＴが出力される発振信号出力端子である。
【００１２】
負性抵抗回路１において、５は電源線、６は接地線、７、８はＣＭＯＳインバータであり、９、１０はｐＭＯＳトランジスタ、１１、１２はｎＭＯＳトランジスタである。即ち、負性抵抗回路１は、ＣＭＯＳインバータ７、８をクロス接続した差動アンプ構成とされている。
【００１３】
ＬＣ共振回路２において、１３、１４は電磁結合するように半導体基板上にスパイラル状に形成されたインダクタ、１５、１６は増幅器および位相シフト器として機能する増幅・位相シフト器をなす同一回路構成のカレントミラー増幅器、１７、１８は同一構成、同一容量値の固定容量である。なお、インダクタ１４とカレントミラー増幅器１５、１６とでインダクタ１３のＱ値を高めるＱ値制御回路が構成されている。
【００１４】
即ち、ＬＣ共振回路２は、インダクタ１３と、インダクタ１３に電磁結合されたインダクタ１４を同一回路構成のカレントミラー増幅器１５、１６で挟んだＱ値制御回路と、同一構成、同一容量値の固定容量１７、１８を直列接続した容量回路を並列接続して構成され、その端部１９、２０は、負性抵抗回路１の共振回路接続ノード２１、２２に接続されている。
【００１５】
図２はインダクタ１３、１４の概略的構成図である。本発明の第１実施形態では、インダクタ１３、１４は、半導体基板（図示せず）上方の異なる層に絶縁層（図示せず）を介して重なるように形成されている。このようにすると、チップ面積の増大を抑えることができる。なお、図２では、インダクタ１３、１４は一重構造としているが、２重構造以上の構造とすることができる。
【００１６】
図３はカレントミラー増幅器１５、１６の構成を示す回路図である。カレントミラー増幅器１５において、２３は電源線、２４は接地線、２５は駆動素子をなすｎＭＯＳトランジスタ、２６、２７はカレントミラー回路を構成するｐＭＯＳトランジスタである。
【００１７】
カレントミラー増幅器１６において、２８は電源線、２９は接地線、３０は駆動素子をなすｎＭＯＳトランジスタ、３１、３２はカレントミラー回路を構成するｐＭＯＳトランジスタである。
【００１８】
なお、ｎＭＯＳトランジスタ２５、３０は同一サイズ、ｐＭＯＳトランジスタ２６、３１は同一サイズ、ｐＭＯＳトランジスタ２７、３２は同一サイズとされており、カレントミラー増幅器１５、１６は同一の増幅率、同一の位相シフト量を持つものとされている。
【００１９】
図４はインダクタ１３、１４の中間点より片側の部分の等価回路図である。但し、インダクタ１３の半分の部分の抵抗値および自己インダクタンスをそれぞれＲ1、Ｌ1、インダクタ１４の半分の部分の抵抗値および自己インダクタンスをそれぞれＲ2、Ｌ2、インダクタ１３の半分の部分とインダクタ１４の半分の部分による相互インダクタンスをＭとしている。
【００２０】
ここで、ＡＣ成分のみを考え、インダクタ１３の端の電圧（入力電圧）をｖ1、インダクタ１３に流れる電流（入力電流）をｉ1、インダクタ１４に流れる電流（入力電流）をｉ2とすると、
【００２１】
【数１】
2005236482.tif 000003
【００２２】
となる。また、ｉ1からｉ2への増幅率をｍ0、ｉ1とｉ2の位相差をθとすると、
【００２３】
【数２】
2005236482.tif 000004
【００２４】
と表せるから、式（２）を式（１）に代入すると、
【００２５】
【数３】
2005236482.tif 000005
【００２６】
となる。よって、式（３）から、インダクタ１３の端から見た入力インピーダンスＺin＝ｖ1／ｉ1は、
【００２７】
【数４】
2005236482.tif 000006
【００２８】
となる。
【００２９】
一方、カレントミラー増幅器１５について、ＡＣ成分のみを考えると、入力端ＩＮはインダクタ１３に接続されているので、入力端ＩＮの電圧はｖ1、出力端ＯＵＴはインダクタ１４に接続されているので、ｐＭＯＳトランジスタ２７を流れる電流はｉ2である。
【００３０】
ここで、ｎＭＯＳトランジスタ２５のトランスコンダクタンスをｇｍ1、ｐＭＯＳトランジスタ２６、２７のトランスコンダクタンスをそれぞれｇｍ2、ｇｍ3とすると、ｎＭＯＳトランジスタ２５を流れる電流は、ｇｍ1・ｖ1となる。したがって、ｐＭＯＳトランジスタ２７に流れる電流ｉ2は、
【００３１】
【数５】
2005236482.tif 000007
【００３２】
となる。式（５）に式（２）を代入すると、
【００３３】
【数６】
2005236482.tif 000008
【００３４】
となる。式（４）、式（６）の右辺の実部、虚部をそれぞれ比較すると、
【００３５】
【数７】
2005236482.tif 000009
【００３６】
となる。式（７Ａ）、式（７Ｂ）から、ｍ0・sinθを求めると、
【００３７】
【数８】
2005236482.tif 000010
【００３８】
となる。ＣＭＯＳプロセスで作成されたトランジスタでは、ｇm2／ｇm1ｇm3は１０3のオーダ、ωＭは１０1のオーダであるので、式（８）で分母の第２項と分子の第１項は、無視できるから、近似的に
【００３９】
【数９】
2005236482.tif 000011
【００４０】
が成り立つ。Ｑ値が最大（理論的に無限大）となるのは、式（４）で実部がゼロになるときであり、このとき、
【００４１】
【数１０】
2005236482.tif 000012
【００４２】
となる。式（９）と式（１０）から、
【００４３】
【数１１】
2005236482.tif 000013
【００４４】
となる。即ち、ｎＭＯＳトランジスタ２５及びｐＭＯＳトランジスタ２６、２７のサイズ（ｇm1、ｇm2、ｇm3）をｍ0・sinθが式（１０）を満たすように調整することにより、インダクタ１３の半分の部分はロスのない理想的なインダクタとなる。このことは、カレントミラー増幅器１６についても言える。
【００４５】
以上のように、本発明の第１実施形態によれば、インダクタ１３、１４間に生じる相互インダクタンスＭによる作用により、インダクタ１３の入力電圧と入力電流との位相差を９０度にし、実効的なインダクタ１３のＱ値を理論上、無限大とすることができる。したがって、既存の標準ＣＭＯＳプロセスで作成する場合であっても、低ジッタの相補発振信号ＳＯＵＴ、／ＳＯＵＴを得ることができる。
【００４６】
（第２実施形態）
図５は本発明の第２実施形態を示す回路図である。本発明の第２実施形態は、図１に示すＬＣ共振回路２と回路構成の異なるＬＣ共振回路３３を設け、その他については、図１に示す本発明の第１実施形態と同様に構成したものである。
【００４７】
ＬＣ共振回路３３は、インダクタ１３、１４の中間点１３Ｃ、１４Ｃ同士を導電層３４で接続し、その他については、図１に示すＬＣ共振回路２と同様に構成したものである。図６はインダクタ１３、１４の概略的構成図である。
【００４８】
本発明の第２実施形態によれば、図１に示す本発明の第１実施形態と同様の作用効果を得ることができると共に、インダクタ１３、１４の中間点１３Ｃ、１４Ｃ同士を導電層３４で接続しているので、インダクタ１４における電圧振幅が電源電圧ＶＤＤを超えないようにし、カレントミラー増幅器１５、１６を構成するｐＭＯＳトランジスタ２７、３２の破壊を防止し、信頼性の向上を図ることができる。
【００４９】
（第３実施形態）
図７は本発明の第３実施形態を示す回路図である。本発明の第３実施形態は、図１に示すＬＣ共振回路２と回路構成の異なるＬＣ共振回路３５を設け、その他については、図１に示す本発明の第１実施形態と同様に構成したものである。
【００５０】
ＬＣ共振回路３５は、インダクタ１４の中間点１４Ｃを接地し、その他については、図１に示すＬＣ共振回路２と同様に構成したものである。
【００５１】
本発明の第３実施形態によれば、図１に示す本発明の第１実施形態と同様の作用効果を得ることができると共に、インダクタ１４の中間点１４Ｃを接地しているので、インダクタ１４における電圧振幅が電源電圧ＶＤＤを超えないようにし、カレントミラー増幅器１５、１６を構成するｐＭＯＳトランジスタ２７、３２の破壊を防止し、信頼性の向上を図ることができる。
【００５２】
（第４実施形態）
図８は本発明の第４実施形態を示す回路図である。本発明の第４実施形態は、図１に示すＬＣ共振回路２と回路構成の異なるＬＣ共振回路３６を設け、その他については、図１に示す本発明の第１実施形態と同様に構成したものである。
【００５３】
ＬＣ共振回路３６は、インダクタ１３の代わりに、直列接続された自己インダクタンスを同一とする左右対称形の２個のインダクタ３７、３８を設けると共に、インダクタ１４の代わりに、直列接続された自己インダクタンスを同一とする左右対称形の２個のインダクタ３９、４０を設け、その他については、図１に示すＬＣ共振回路２と同様に構成したものである。
【００５４】
本発明の第４実施形態においては、インダクタ３７、３９は電磁結合され、インダクタ３７、３９で第１の相互誘導回路が構成されると共に、インダクタ３８、４０は電磁結合され、インダクタ３８、４０で相互インダクタンスを第１の相互誘導回路と同一とする第２の相互誘導回路が構成される。
【００５５】
本発明の第４実施形態によれば、図１に示す本発明の第１実施形態と同様の作用効果を得ることができると共に、インダクタ１３、１４をそれぞれ２個のインダクタ３７〜４０に分割しているので、インダクタ３７〜４０のそれぞれが非対称なインダクタであっても、回路全体を容易に左右対称形とすることができ、相補発振信号ＳＯＵＴ、／ＳＯＵＴのデューティー特性の向上を図ることができる。
【００５６】
なお、インダクタ３７、３８の接続中点４１とインダクタ３９、４０の接続中点４２とを接続するか、あるいは、インダクタ３９、４０の接続中点４２を接地するようにしても良い。
【００５７】
（第５実施形態）
図９は本発明の第５実施形態を示す回路図である。本発明の第５実施形態は、図１に示すＬＣ共振回路２と回路構成の異なるＬＣ共振回路４３を設け、その他については、図１に示す本発明の第１実施形態と同様に構成したものである。
【００５８】
ＬＣ共振回路４３は、固定容量１７、１８の代わりに、発振周波数制御電圧ＶＣにより容量値を可変可能とされ、同一の容量値を持つようにされた可変容量４４、４５を設け、その他については、図１に示すＬＣ共振回路２と同様に構成したものである。
【００５９】
可変容量４４、４５は、例えば、ｎＭＯＳトランジスタのソース・ドレインを接続し、ゲートを第１の電極、ソース・ドレインを第２の電極とし、第２の電極に発振周波数制御電圧ＶＣを印加するように構成することができる。
【００６０】
本発明の第５実施形態によれば、図１に示す本発明の第１実施形態と同様の作用効果を得ることができると共に、可変容量４４、４５を設けているので、電圧制御発振器として、ＰＬＬ回路などでの使用が可能となる。
【００６１】
なお、本発明の第２実施形態と同様に、インダクタ１３、１４の中間点１３Ｃ、１４Ｃ同士を接続するか、あるいは、本発明の第３実施形態と同様に、インダクタ１４の中間点１４Ｃを接地するようにしても良い。
【００６２】
（第６実施形態）
図１０は本発明の第６実施形態を示す回路図である。本発明の第６実施形態は、図８に示すＬＣ共振回路３６と回路構成の異なるＬＣ共振回路４６を設け、その他については、図８に示す本発明の第４実施形態と同様に構成したものである。
【００６３】
ＬＣ共振回路４６は、固定容量１７、１８の代わりに、発振周波数制御電圧ＶＣにより容量値を可変可能とされ、同一の容量値を持つようにされた可変容量４４、４５を設け、その他については、図８に示すＬＣ共振回路３６と同様に構成したものである。
【００６４】
可変容量４４、４５は、例えば、ｎＭＯＳトランジスタのソース・ドレインを接続し、ゲートを第１の電極、ソース・ドレインを第２の電極とし、第２の電極に発振周波数制御電圧ＶＣを印加するように構成することができる。
【００６５】
本発明の第６実施形態によれば、本発明の第４実施形態と同様の作用効果を得ることができると共に、可変容量４４、４５を設けているので、電圧制御発振器として、ＰＬＬ回路などでの使用が可能となる。
【００６６】
なお、インダクタ３７、３８の接続中点４１とインダクタ３９、４０の接続中点４２とを接続するか、あるいは、インダクタ３９、４０の接続中点４２を接地するようにしても良い。
【００６７】
（第７実施形態）
図１１は本発明の第７実施形態を示す回路図である。本発明の第７実施形態は、図９に示すＬＣ共振回路４３と回路構成の異なるＬＣ共振回路４７を設け、その他については、図９に示す本発明の第５実施形態と同様に構成したものである。
【００６８】
ＬＣ共振回路４７は、発振周波数帯域制御電圧ＶＢにより容量値を可変とされ、同一容量値を持つようにされた可変容量４８、４９を設け、その他については、図９に示すＬＣ共振回路４３と同様に構成したものである。
【００６９】
可変容量４８、４９は、例えば、ｎＭＯＳトランジスタのソース・ドレインを接続し、ゲートを第１の電極、ソース・ドレインを第２の電極とし、第２の電極に発振周波数帯域制御電圧ＶＢを印加するように構成することができる。
【００７０】
本発明の第７実施形態によれば、図９に示す本発明の第５実施形態と同様の作用効果を得ることができると共に、発振周波数帯域制御電圧ＶＢにより発振周波数帯域を切り替えることができ、利便性の高いものとすることができる。
【００７１】
なお、本発明の第２実施形態と同様に、インダクタ１３、１４の中間点１３Ｃ、１４Ｃ同士を接続するか、あるいは、本発明の第３実施形態と同様に、インダクタ１４の中間点１４Ｃを接地するようにしても良い。
【００７２】
（第８実施形態）
図１２は本発明の第８実施形態を示す回路図である。本発明の第８実施形態は、図１０に示すＬＣ共振回路４６と回路構成の異なるＬＣ共振回路５０を設け、その他については、図１０に示す本発明の第６実施形態と同様に構成したものである。
【００７３】
ＬＣ共振回路５０は、発振周波数帯域制御電圧ＶＢにより容量値を可変とされ、同一容量値を持つようにされた可変容量４８、４９を設け、その他については、図１０に示すＬＣ共振回路４６と同様に構成したものである。
【００７４】
可変容量４８、４９は、例えば、ｎＭＯＳトランジスタのソース・ドレインを接続し、ゲートを第１の電極、ソース・ドレインを第２の電極とし、第２の電極に発振周波数帯域制御電圧ＶＢを印加するように構成することができる。
【００７５】
本発明の第８実施形態によれば、図１０に示す本発明の第６実施形態と同様の作用効果を得ることができると共に、発振周波数帯域制御電圧ＶＢにより周波数帯を切り替えることができ、利便性の高いものとすることができる。
【００７６】
なお、インダクタ３７、３８の接続中点４１とインダクタ３９、４０の接続中点４２とを接続するか、あるいは、インダクタ３９、４０の接続中点４２を接地するようにしても良い。
【００７７】
なお、本発明の第１実施形態〜第８実施形態においては、増幅・位相シフト器として、カレントミラー増幅器１５、１６を設けているが、図１３に示すように、カレントミラー増幅器１５の代わりに、増幅器５１と位相シフト器５２を縦列接続して第１の増幅・位相シフト器を構成すると共に、カレントミラー増幅器１６の代わりに、増幅器５３と位相シフト器５４を縦列接続して第２の増幅・位相シフト器を構成するようにしても良い。
【００７８】
（第９実施形態）
図１４は本発明の第９実施形態を示す回路図である。本発明の第９実施形態は、図１に示すＬＣ共振回路２と回路構成の異なるＬＣ共振回路５５を設け、その他については、本発明の第１実施形態と同様に構成したものである。
【００７９】
ＬＣ共振回路５５は、図１に示すカレントミラー増幅器１５、１６と回路構成の異なるカレントミラー増幅器５６、５７を設け、その他については、図１に示すＬＣ共振回路２と同様に構成したものである。
【００８０】
図１５はカレントミラー増幅器５６、５７の構成を示す回路図である。カレントミラー増幅器５６は、ｐＭＯＳトランジスタ５８、５９を設け、その他については、図２に示すカレントミラー増幅器１５と同様に構成したものである。
【００８１】
ｐＭＯＳトランジスタ５８はｐＭＯＳトランジスタ２６、２７と共にカレントミラー回路を構成するものであり、ｐＭＯＳトランジスタ５９は制御信号ＶＤによりオン、オフが制御されるスイッチ素子として機能するものである。
【００８２】
カレントミラー増幅器５７は、ｐＭＯＳトランジスタ６０、６１を設け、その他については、図２に示すカレントミラー増幅器１６と同様に構成したものである。ｐＭＯＳトランジスタ６０は、ｐＭＯＳトランジスタ３１、３２と共にカレントミラー回路を構成するものであり、ｐＭＯＳトランジスタ５８と同一サイズとされている。ｐＭＯＳトランジスタ６１は、制御信号ＶＤによりオン、オフが制御されるスイッチ素子として機能するものである。
【００８３】
本発明の第９実施形態によれば、本発明の第１実施形態と同様の作用効果を得ることができると共に、制御電圧ＶＤによってｐＭＯＳトランジスタ５９、６１のオン、オフを制御することにより、カレントミラー増幅器５６、５７の特性を変えることができ、即ち、インダクタ１４に流れる電流の振幅、位相を変えることができ、ジッタ特性を制御電圧ＶＤにより最適化することができる。
【００８４】
なお、本発明の第２実施形態と同様に、インダクタ１３、１４の中間点１３Ｃ、１４Ｃ同士を接続するか、あるいは、本発明の第３実施形態と同様に、インダクタ１４の中間点１４Ｃを接地するようにしても良い。
【００８５】
また、本発明の第４実施形態と同様に、インダクタ１３、１４をそれぞれ２個のインダクタ３７〜４０で構成するようにしても良い。この場合、インダクタ３７、３８の接続中点４１とインダクタ３９、４０の接続中点４２とを接続するか、あるいは、インダクタ３９、４０の接続中点４２を接地するようにしても良い。
【００８６】
また、固定容量１７、１８の代わりに、発振周波数制御電圧ＶＣにより容量値を可変可能とされ、同一の容量値を持つようにされた可変容量４４、４５を設けるようにしても良いし、更に、本発明の第７、第８実施形態と同様に、発振周波数帯域制御電圧ＶＢにより容量値を可変とされた同一サイズのＭＯＳ構造からなる可変容量４８、４９を設けるようにしても良い。
【００８７】
また、カレントミラー増幅器の代わりに、増幅器と位相シフト器を縦列接続して増幅・位相シフト器を構成するようにしても良い。この場合、増幅器を制御信号により増幅率を可変可能とする可変増幅器としても良いし、位相シフト器を制御信号により位相シフト量を可変可能とする可変シフト器としても良い。
【００８８】
（第１０実施形態）
図１６は本発明の第１０実施形態を示す回路図である。図１６中、６２は負性抵抗回路、６３はＬＣ共振回路、６４は発振信号ＳＯＵＴが出力される発振信号出力端子である。
【００８９】
負性抵抗回路６２において、６５は電源線、６６は接地線、６７、６８はＣＭＯＳインバータであり、６９、７０はｐＭＯＳトランジスタ、７１、７２はｎＭＯＳトランジスタである。
【００９０】
７３、７４は電磁結合するように半導体基板上にスパイラル状に形成されたインダクタ、７５は増幅器、７６は位相シフト器、７７は固定容量、７８は接地線である。なお、インダクタ７４と増幅器７５と位相シフト器７６とでインダクタ７３のＱ値を高めるＱ値制御回路が構成されている。
【００９１】
ＬＣ共振回路６３において、７９、８０は電磁結合するように半導体基板上にスパイラル状に形成されたインダクタ、８１は増幅器、８２は位相シフト器、８３は固定容量、８４は接地線である。なお、インダクタ８０と増幅器８１と位相シフト器８２とでインダクタ７９のＱ値を高めるＱ値制御回路が構成されている。
【００９２】
本発明の第１０実施形態によれば、インダクタ７３、７４間、インダクタ７９、８０間に生じる相互インダクタンスによる作用により、インダクタ７３、７９の入力電圧と入力電流の位相差を９０度にし、インダクタ７３、７９の実効的なＱ値を理論上、無限大とすることができる。したがって、既存の標準ＣＭＯＳプロセスで作成する場合であっても、かつ、対称でないインダクタを用いても、低ジッタの発振信号ＳＯＵＴを得ることができる。
【００９３】
（第１１実施形態）
図１７は本発明の第１１実施形態を示す回路図である。図１７中、８５は負性抵抗回路、８６はＬＣ共振回路、８７は発振信号ＳＯＵＴが出力される発振信号出力端子である。
【００９４】
負性抵抗回路８５において、８８は電源線、８９は接地線、９０、９１はＣＭＯＳインバータであり、９２、９３はｐＭＯＳトランジスタ、９４、９５はｎＭＯＳトランジスタである。
【００９５】
９６、９７は電磁結合するように半導体基板上にスパイラル状に形成されたインダクタ、９８は増幅器、９９は位相シフト器、１００は固定容量、１０１は電源線である。なお、インダクタ９７と増幅器９８と位相シフト器９９とでインダクタ９６のＱ値を高めるＱ値制御回路が構成されている。
【００９６】
ＬＣ共振回路８６において、１０２、１０３は電磁結合するように半導体基板上にスパイラル状に形成されたインダクタ、１０４は増幅器、１０５は位相シフト器、１０６は固定容量である。なお、インダクタ１０３と増幅器１０４と位相シフト器１０５とでインダクタ１０２のＱ値を高めるＱ値制御回路が構成されている。
【００９７】
本発明の第１１実施形態によれば、インダクタ９６、９７間、インダクタ１０２、１０３間に生じる相互インダクタンスによる作用により、インダクタ９６、１０２の入力電圧と入力電流の位相差を９０度にし、インダクタ９６、１０２の実効的なＱ値を理論上、無限大とすることができる。したがって、既存の標準ＣＭＯＳプロセスで作成する場合であっても、かつ、インダクタ９６、９７、１０２、１０３としてそれぞれ対称でないインダクタを用いても、低ジッタの発振信号ＳＯＵＴを得ることができる。
【００９８】
なお、本発明の第１０実施形態、第１１実施形態においては、増幅・位相シフト器として、増幅器および位相シフト器を設けているが、この代わりに、図３又は図１５に示すようなカレントミラー増幅器を設けるようにしても良い。
【００９９】
ここで、本発明のＬＣ発振器を整理すると、本発明のＬＣ発振器には、次のＬＣ発振器が含まれる。
【０１００】
（付記１）共振回路と、負性抵抗回路を有し、前記共振回路は、前記負性抵抗回路の第１、第２のノード間に、第１のインダクタと、容量と、前記第１のインダクタのＱ値を高くするＱ値制御回路を並列接続して構成され、前記Ｑ値制御回路は、入力端を前記第１のノードに接続した第１の増幅・位相シフト器と、入力端を前記第２のノードに接続した第２の増幅・位相シフト器と、該第１、第２の増幅・位相シフト器の出力端間に接続され、前記第１のインダクタに電磁結合された第２のインダクタを有するというものである。
【０１０１】
（付記２）前記第１、第２のインダクタの中間点同士が接続されていることを特徴とする付記１記載のＬＣ発振器。
【０１０２】
（付記３）前記第２のインダクタの中間点が接地されていることを特徴とする付記１記載のＬＣ発振器。
【０１０３】
（付記４）前記第１、第２のインダクタは、絶縁層を介して重なるように構成されていることを特徴とする付記１記載のＬＣ発振器。
【０１０４】
（付記５）前記第１、第２のインダクタは、それぞれ複数個のインダクタで構成されていることを特徴とする付記１記載のＬＣ発振器。
【０１０５】
（付記６）前記容量は、発振周波数制御電圧により容量値を可変可能とされた可変容量であることを特徴とする付記１記載のＬＣ発振器。
【０１０６】
（付記７）前記共振回路は、更に、発振周波数帯域制御電圧により容量値を可変とされた可変容量を並列接続していることを特徴とする付記１記載のＬＣ発振器。
【０１０７】
（付記８）前記第１、第２の増幅・位相シフト器は、前記第２のインダクタに流れる電流の振幅又は位相を外部信号により制御可能とされていることを特徴とする付記１記載のＬＣ発振器。
【０１０８】
（付記９）前記第１のインダクタ、前記Ｑ値制御回路及び前記容量は、それぞれ対称な構造とされていることを特徴とする付記１記載のＬＣ発振器。
【０１０９】
（付記１０）共振回路と、負性抵抗回路を有し、前記共振回路は、前記負性抵抗回路の所定のノードと、交流的に接地とされた配線との間に、第１のインダクタと、容量と、前記第１のインダクタのＱ値を高くするＱ値制御回路を並列接続して構成され、前記Ｑ値制御回路は、入力端を前記所定のノードに接続した増幅・位相シフト器と、該増幅・位相シフト器の出力端と前記交流的に接地とされた配線との間に接続され、前記第１のインダクタに電磁結合された第２のインダクタを有することを特徴とするＬＣ発振器。
【図面の簡単な説明】
【０１１０】
【図１】本発明の第１実施形態を示す回路図である。
【図２】本発明の第１実施形態が備える第１、第２のインダクタの概略的構成図である。
【図３】本発明の第１実施形態が備える第１、第２のカレントミラー増幅器の構成を示す回路図である。
【図４】本発明の第１実施形態が備える第１、第２のインダクタの中間点より片側の部分の等価回路図である。
【図５】本発明の第２実施形態を示す回路図である。
【図６】本発明の第２実施形態が備える第１、第２のインダクタの概略的構成図である。
【図７】本発明の第３実施形態を示す回路図である。
【図８】本発明の第４実施形態を示す回路図である。
【図９】本発明の第５実施形態を示す回路図である。
【図１０】本発明の第６実施形態を示す回路図である。
【図１１】本発明の第７実施形態を示す回路図である。
【図１２】本発明の第８実施形態を示す回路図である。
【図１３】本発明が備える第１、第２の増幅・位相シフト器の他の構成例を示す回路図である。
【図１４】本発明の第９実施形態を示す回路図である。
【図１５】本発明の第９実施形態が備える第１、第２のカレントミラー増幅器の構成を示す回路図である。
【図１６】本発明の第１０実施形態を示す回路図である。
【図１７】本発明の第１１実施形態を示す回路図である。
【符号の説明】
【０１１１】
３、４…発振出力端子
１３、１４…インダクタ
１７、１８…固定容量
３７〜４０…インダクタ
４４、４５…可変容量
４８、４９…可変容量
６４…発振信号出力端子
７３、７４…インダクタ
７７…固定容量
７９、８０…インダクタ
８３…固定容量
８７…発振信号出力端子
９６、９７…インダクタ
１００…固定容量
１０２、１０３…インダクタ
１０６…固定容量
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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