(57)【要約】【課題】本発明は、新たな素子構造によってチャネル長を短くして短チャネル化するとともに、実行的電界移動度を向上させた半導体素子を、低コスト製造プロセスで製造することのできるトランジスタ素子を提供することを目的としている。【課題手段】本発明に係る電界効果型トランジスタ素子は、基板１に、第1電極５、半導体層６、及び、第２電極４が順次積層され、この多層部位の周囲を取り囲むように電気絶縁層３が形成され、該電気絶縁層３の上面に、ゲート電極２が形成されていることを特徴とする。【選択図】図１
2005294571.tif 000002
【特許請求の範囲】
【請求項１】
基板には、第1電極、半導体層、及び、第２電極が順次積層されており、
この多層部位の周囲を取り囲むように電気絶縁層が形成され、
該電気絶縁層の上面には、ゲート電極が形成されていることを特徴とする
電界効果型トランジスタ素子。
【請求項２】
請求項１記載の電界効果型トランジスタ素子であって、
半導体層のチャネル領域が半導体層積層方向に沿って左右２箇所に存在するように形成されていることを特徴とする
電界効果型トランジスタ素子。
【請求項３】
請求項１又は２記載の電界効果型トランジスタ素子であって、
前記第1電極または第２電極の何れか一方が、表面表示装置の画素電極に接続されていることを特徴する
電界効果型トランジスタ素子。
【請求項４】
請求項１乃至３の何れかに記載の電界効果型トランジスタ素子であって、
前記電気絶縁層が、ゲート絶縁層であることを特徴する
電界効果型トランジスタ素子。
【請求項５】
請求項1乃至４の何れかに記載の電界効果型トランジスタ素子であって、
前記半導体層が、無機材料より形成されていることを特徴とする
電界効果型トランジスタ素子。
【請求項６】
請求項1乃至４の何れかに記載の電界効果型トランジスタ素子であって、
前記半導体層が、低分子及び高分子有機材料より形成されていることを特徴とする
電界効果型トランジスタ素子。
【請求項７】
請求項1乃至６の何れかに記載の電界効果型トランジスタ素子であって、
前記電気絶縁層が、無機材料より形成されていることを特徴とする
電界効果型トランジスタ素子。
【請求項８】
請求項1乃至６の何れかに記載の電界効果型トランジスタ素子であって、
前記電気絶縁層が、低分子及び高分子有機材料より形成されていることを特徴とする
電界効果型トランジスタ素子。
【請求項９】
請求項1乃至８の何れかに記載の電界効果型トランジスタ素子であって、
前記第１電極、第２電極、及び、ドレイン電極の少なくとも一つが、無機材料より形成されていることを特徴とする
電界効果型トランジスタ素子。
【請求項１０】
請求項1乃至８の何れかに記載の電界効果型トランジスタ素子であって、
前記第１電極、第２電極、及び、ドレイン電極の少なくとも一つが、低分子及び高分子有機材料と、適切なドーパンドとなる添加剤より形成されていることを特徴とする
電界効果型トランジスタ素子。
【請求項１１】
請求項１乃至１１の何れかに記載のトランジスタ素子を備えることを特徴とするアクティブマトリクス型ディスプレイ。
【請求項１２】
基板に、第1電極、半導体層、及び、第２電極を順次積層し、
この三層の周囲を取り囲むように電気絶縁層を形成し、
該電気絶縁層の上面に、ゲート電極が形成することを特徴とする
電界効果型トランジスタ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果型トランジスタに関し、更に詳しくは、ドレイン電極、半導体層、ソース電極、ゲート絶縁層及びゲート電極が積層され、ゲート電極の電気信号によって電流値を制御する電界効果型トランジスタに関し、特に、シートディスプレイ等のコンピュータ用駆動演算回路として用いられる電界効果型トランジスタに適したものである。
【背景技術】
【０００２】
半導体層にアモルファスシリコン（ａ−Ｓｉ）或いはポリシリコン（ｐ−Ｓｉ）を用いた電界効果型トランジスタは、既にアクティブマトリクス型液晶ディスプレイ用、或いは有機ＥＬ表示装置用として実用化されている。図４はａ−Ｓｉ或いはｐ−Ｓｉを用いた電界効果型トランジスタの構造の一例である。図４に示す電界効果型トランジスタは基板１１に対してソース電極１５及びドレイン１４が横方向に配置されている。つまり、ソース電極１５及びドレイン電極１４は、電気的に中性であるシリコン半導体層（チャネル層領域）１６により分離されて設けられている。ゲート電極１２は、ゲート絶縁層１３によりシリコン半導体層１６と電気的に分離されて、基板１１の上に配置している。
【０００３】
近年、印刷法のような低コスト製造プロセスへの関心の高まりから、半導体層の形成に有機材料を用いた電界効果トランジスタが注目されている。図５及び図６は、有機半導体材料を用いた電界効果トランジスタの素子構造例である。図５に示すように、有機材料を用いた場合でも、前記シリコン材料を用いたトランジスタと同様に、ソース電極１０５及びドレイン電極１０４は、ドープしたシリコン基板１０１に対し横方向に配置されている構造が一般的である。ゲート電極（図示省略）は、ゲート絶縁層１０３により有機半導体層１０６と電気的に絶縁されて、基板１０１の上に配置している。
【０００４】
一方、特許文献１所載のトランジスタ構造が存在し、この特許文献１のトランジスタ構造は、図6に示すように、ドレイン電極１１４、半導体層１１６、ソース電極１１５が、基板１１１上に縦に順次積層されたものである。ここで、ゲート電極１１２及びゲート絶縁層１１３は、共に基板１１１上に形成されており、具体的には、ドレイン電極１１４、半導体層１１６及びソース電極１１５の三層の横方向に隣接してゲート絶縁層１１３が配置され、該ゲート絶縁層113の横方向に隣接してゲート電極１１２が配置されている。このような積層型の素子構造を用いることにより、チャネル長を横型素子に比べ短くできるので、有機半導体材料のような比較的高抵抗半導体材料を用いても、充分なドレイン電流が得られる。なお、このような有機半導体層を構成する半導体材料としては、π電子共役系の高分子化合物、芳香族化合物等の有機材料が一般に用いられる。
【特許文献１】特開２００３−１１０１１０号公報
【０００５】
既述の電界効果トランジスタは、それぞれゲート絶縁層を介してゲート電極より印加された電界が半導体層（チャネル部）に作用して、ソース電極とドレイン電極との間に流れる電流を制御することによりトランジスタ動作を実現している。
【０００６】
半導体層に有機材料を用いた電界効果トランジスタは、半導体層にａ−Ｓｉ或いはｐ−Ｓｉを用いた電界効果型トランジスタと比べて、化学気相蒸着法（ＣＶＤ）のような真空プロセスを必要とせず、印刷法のような簡便なプロセスのみで素子を作製できるため、製造方法が簡便になり、製造コストを低減できるという利点を持っている。しかしながら、半導体層に有機材料を用いた電界効果トランジスタは、半導体層にａ−Ｓｉ或いはｐ−Ｓｉを用いた電界効果型トランジスタと比べて、キャリア移動度が低く、大電流を流すことができない。従って高速動作ができないという問題があった。
【０００７】
従来、このような問題を解決するために、一つとしては有機材料の改善が試みられている。
【０００８】
つまり、有機材料面からの改善として、例えば、π共役系高分子の共役状態を制御する技術、分子電気伝導異方性を用いる技術等の分子設計面に関わる技術、及び、蒸着法にて有機高分子膜を得る際に高い結晶性を実現させる技術が提案されている。
【０００９】
一方、素子構造の改善により上記問題を解決することも提案されている。つまり、図４及び図５に示される電界効果型トランジスタは、ソース電極とドレイン電極との間に電圧を印加した状態でゲート電極に電圧を印加して、ゲート絶縁層と半導体層との界面にチャネルを誘起させることにより、ソース電極とドレイン電極との間に電流を流すものであるが、このときのソース電極とドレイン電極との間の電流（Id）は、一般に次式で表すことができる。
Ｉｄ＝〔Ｗ・Ｃｏｘ・?・?Ｖｇ−Ｖｔｈ〕2〕／（２・Ｌ）      （１）式
なお、数式中におけるＣｏｘ、?、Ｖｇ及びＶｔｈは次の通りである。
Ｃｏｘ：ゲート容量（Ｆ／ｍ2）
?：キャリア移動度（ｃｍ2／Ｖｓ）
Ｖｇ：ゲート電圧（Ｖ）
Ｖｔｈ：しきい値電圧（Ｖ）
【００１０】
上記式（１）を参照すると、限られたトランジスタ寸法（Ｌ：チャネル長、Ｗ：チャネル幅）内でトランジスタ性能を向上させるには、より高いＩｄ値を実現させなければならない。また、Ｉｄ値を向上させるための他の因子（チャネル長Ｌやチャネル幅Ｗ以外の因子）として、Ｃｏｘ、??の増加が考えられる。従来においては比誘電率の高い材料を用いて実効的なＣｏｘを向上させたもの（特許文献２）、π共役系高分子材料の開発により?を向上させたもの（特許文献３）等が提案されているが、これらは材料開発が行われて初めて実現され得る。また、チャネル長Ｌを減少させることにより高いＩｄを得るためには、素子構造の改善が課題となる。ここでチャネル長Ｌは、リソグラフィー加工の限界に依存しており、前記図４及び図５に示される電界効果トランジスタでは、チャネル長Ｌの値は５〜１０?ｍ程度が限界であった。一方、図６のような、積層型の素子構造にすることにより、Ｌ値を数百ｎｍレベルまで小さくすることができ、式（１）より、数百倍にもおよぶＩｄ値を得られるようになった。しかしながら、有機材料の移動度の平均値が１０-3〜１０-4（ｃｍ2／Ｖｓ）（ベストデータ：１０-2（ｃｍ2／Ｖｓ））であり、ａ−Ｓｉの場合０．５〜２（ｃｍ2／Ｖｓ）、ｐ−Ｓｉの場合１０〜１００（ｃｍ2／Ｖｓ）であることから、有機材料の移動度はａ−Ｓｉに比べ数十倍から数百倍小さく、ｐ−Ｓｉと比べれば数千倍以上小さくなり、図６のような、縦型素子構造でも、まだ不充分である。
【特許文献２】特開平１０−２７０７１２号公報
【特許文献３】特開平１０−１９０００１号公報
【００１１】
さらに、液晶表示装置においては、前述のようなトランジスタ素子が、前記ソース電極が画素透明電極に接続され、各画素ごとの液晶駆動を行っている。ここで、各画素においては、画素透明電極の占める領域が視認者に視認される透過領域として使用され、ゲート電極やドレイン電極等の存在領域は不透過領域となっている。このため、図４及び図５に示すような横型にソース電極及びドレイン電極が横方向に配置されたトランジスタ素子を用いた場合には液晶表示装置の透過領域の占める割合（開口率）が低くなり、また、特許文献１所載のものにあっても、ドレイン電極１１４、半導体層１１６及びソース電極１１５の三層と、ゲート絶縁層１１３と、該ゲート絶縁層１１３とが横方向に配置されているため、開口率が低いという問題を有している。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明は、かかる問題を鑑みてなされてものであり、新たな素子構造によってチャネル長を短くして短チャネル化するとともに、実行的電界移動度を向上させた半導体素子を、低コスト製造プロセスで製造することのできるトランジスタ素子を提供することを目的としている。さらには、ＴＦＴ液晶表示装置等のアクティブマトリクス型ディスプレイに用いた際に、その開口率を高めることのできるトランジスタ素子を提供することを目的ともする。
【課題を解決するための手段】
【００１３】
本発明は、上記目的を解決すべく、本発明に係る電界効果型トランジスタ素子は、基板に、第1電極、半導体層、及び、第２電極が順次積層され、この多層部位の周囲を取り囲むように電気絶縁層が形成され、該電気絶縁層の上面に、ゲート電極が形成されていることを特徴とする。
【００１４】
上記構成を採用することにより、有機半導体材料のように電界移動度がａ−Ｓｉ或いはｐ−Ｓｉより低い材料を用いても、ＴＦＴ液晶表示装置或いは有機ＥＬ表示装置を駆動するのに充分なドレイン電流（Ｉｄ）が得られるようになった。すなわち、第一電極、半導体層、第二電極、ゲート絶縁膜、ゲート電極を基板に順次積層した構造により、チャネル長をナノメーターのオーダーにまで下げることができる。なお、前記絶縁層は、ゲート電極と他の電極とが短絡することを防ぐ範囲に形成されていれば足り、必ずしも多層部位の周囲全面を覆うことは必須ではない。
【００１５】
また、上記構造により、半導体層のチャネル領域を、半導体層積層方向に沿って左右２箇所に存在するように形成することができ、このため、実行的ドレイン電流を向上させることができる。
【００１６】
また、第一電極、半導体層、第二電極、ゲート絶縁膜、ゲート電極を基板に順次積層した構造であるため、表示装置に用いた場合にあっては、不透過領域を少なくすることができ、十分な開口率を得ることができる。このように表示装置に用いた場合には、第1電極または第２電極の何れか一方が、表面表示装置の画素電極に接続されていることが好ましい。特に、ゲート電極およびゲート絶縁膜にはピンホールが形成され、該ピンホールを介して前記第１電極または第２電極と画素電極とが電気的に接続されている構成を採用することが好ましい。
【００１７】
なお、前記電気絶縁層はゲート絶縁層とすることが可能である。さらに、前記半導体層を、無機材料や、低分子及び高分子有機材料より形成することが可能である。また、前記電気絶縁層を、無機材料や、低分子及び高分子有機材料より形成することも可能である。
【００１８】
また、前記第１電極、第２電極、及び、ドレイン電極は、無機材料や、低分子及び高分子有機材料と適切なドーパンドとなる添加剤より形成することが可能である。なお、各電極は同一の材料から構成されても良いし、異なる材料、つまりは、一つの電極が無機材料で構成され、他の材料が上記低分子及び高分子有機材料と適切なドーパンドとなる添加剤で構成されていることも可能である。
【００１９】
また、第１電極および第２電極は、それぞれ、ソース電極およびドレイン電極から構成することが可能である。
【００２０】
ここで、前記ソース電極は、従来のＣＶＤ法で成膜し、フォトリソグラフィーにより加工して形成する方法と、インクジェット法のような印刷法によって形成する方法がある。ここで、ソース電極は、複数本が平行に基板上に形成することが好ましい。
【００２１】
また、前記半導体層は、前記ソース電極と同様にＣＶＤ法とフォトリソグラフィーを用いても良いが、印刷法を用いた方が低コストである。ここで、半導体層の厚みは、チャネル長に相当するため、特に目的のチャネル長に応じて、正確な制御が必要となる。ドレイン電流値を大きくするためには、膜圧を小さくする程良いが、あまり小さくし過ぎると、ソース電極とドレイン電極が接触する可能性があるので、注意が必要である。なお、半導体層は、一つのソース電極層に複数積層され、つまり、各画素ごとに該半導体層が設けられることが好ましい。
【００２２】
また、前記ドレイン電極は、前記ソース電極と同様の方法により形成することができる。なお、ドレイン電極は、各半導体層ごとにそれぞれ設けられ、つまり、各画素ごとに該ドレイン電極層が設けられていることが好ましい。また、該ドレイン電極層は、各画素の画素電極（透明電極）に電気的に接続されることが好ましい。
【００２３】
また、前記ゲート絶縁膜は、ＣＶＤ法とフォトリソグラフィー法の組み合わせで形成することができるが、印刷法によっても形成することができる。ここで、ゲート絶縁膜は、前記ソース電極、半導体層、及び、ドレイン電極が積層されてなる三層の周囲を取り囲むように形成されている。該ゲート絶縁膜は、前記半導体層及びドレイン電極層と同様に各画素ごとに設けられ、つまり、該ゲート絶縁膜は、ゲート電極層を他の電極層と電気的に接続しないように設けられていることが好ましい。
【００２４】
また、ゲート電極も、ＣＶＤ法による成膜とフォトリソグラフィーによる加工で形成する方法と、印刷法のような溶液プロセスにより形成する方法との二通りによって形成することができる。また、ＣＶＤ及びフォトリソグラフィーを用いたプロセスと、溶液プロセスの両方が含まれる工程を用いて、デュアル・サイド・ゲート電界効果型トランジスタを作製してもよい。なお、該ゲート電極は、前記ゲート絶縁膜が存在する位置において、前記ソース電極と平面視交差するように複数形成されることが好ましい。
【００２５】
なお、上述しているトランジスタ素子は縦型構造であり、半導体層中に形成されるチャネルは、基板面に対して上下方向である。したがって、半導体層として、芳香族化合物系有機材料のπ電子雲が上下方向に形成される環状化合物を採用すると、かかる環状化合物にとって特に有効な素子構造である
【００２６】
また、本発明に係る電界効果型トランジスタ素子の製造方法は、基板に、第1電極、半導体層、及び、第２電極を順次積層し、この三層の周囲を取り囲むように電気絶縁層を形成し、該電気絶縁層の上面に、ゲート電極が形成することを特徴とする。これにより、既述の利点を有する電界効果型トランジスタ素子を製造することができる。
【００２７】
なお、液晶表示装置等の表示装置の基板に上記電界効果型トランジスタ素子を形成する場合には、前記ゲート電極及び電気絶縁膜にピンホールを形成し、該ピンホールを介して前記第１電極または第二電極と画素電極とを電気的に接続する構成を採用することが好ましい。
【００２８】
以上のような本発明にあっては、基板に対して垂直方向にチャネル領域が形成される縦型の電界効果型トランジスタであるため、チャネル長が、従来の横型素子に比べてオーダーで小さくなるため、移動度の低い半導体材料を用いても、充分大きいドレイン電流が得られる。また、本発明のデュアル・サイド・ゲート電界効果トランジスタは、半導体層一層中に、二箇所チャネル領域が形成されるため、より効果的にドレイン電流が得られる。また、素子構造が容易であるため、従来の製造技術と精度でもって、トランジスタを製造することができる。
【発明を実施するための最良の形態】
【００２９】
以下、本発明を実施する最良の形態について図面に基づいて説明する。
なお、図１は、本発明の一実施の形態の素子構造の模式的断面図を示す。図２は、本発明の一実施の形態の製造工程に関して、ＣＶＤ法及びフォトリソグラフィー法を用いた場合の様子を説明する図である。図３は、本発明の一実施の形態の製造工程に関して、インクジェット法或いはマイクロコンタクトプリンティング法等の溶液プロセスを用いて製造する工程図である。
【００３０】
本発明の実施形態のトランジスタ素子は、デュアル・サイド・ゲートトランジスタとして有効に活用されるＴＦＴ素子であり、該ＴＦＴ素子は、図１に示すように、基板上に、ソース電極５（第１電極）、半導体層６（半導体領域）、ドレイン電極（第２電極）、ゲート絶縁膜、及び、ゲート電極２を順次積層してなるものである。
【００３１】
前記ソース電極５は、複数本が平行に同一ピッチで基板１に形成されており、この複数本のソース電極５は、各画素領域の間に配置されている。また、前記ゲート電極層２は、前記ソース電極５と平面視直交するように複数本が平行に同一ピッチで形成されており、この複数本のゲート電極層２も、各画素領域の間に配置されている。そして、前記ソース電極５、半導体層６、ドレイン電極４及びゲート絶縁膜３は、平面視において前記ゲート電極層２と前記ソース電極５とが直交する箇所で、且つ、ゲート電極層２とソース電極５との間に形成されている。
【００３２】
上記構成からなる本実施形態のＴＦＴ素子は、ドレイン電流Ｉｄを基板1の面に直交する方向に流し、活性領域（ソース電極５、半導体層６及びドレイン電極４）の周囲に設けられたゲート電極２からゲート絶縁層3を介して半導体層６に電界が印加する構造となっている。ここで、ソース電極５に積層される半導体層６の膜厚Ｌは薄くすることができるので、従来のようにフォトリソグラフィーの加工精度に依存するものに比して、チャネル長Lを飛躍的に短くした構造を実現できる。その結果、トランジスタ性能、すなわち、実効的なドレイン電流値を向上させることができる。また、半導体素子の構造がシンプルであるので、製造工程を簡略化することができ、そのために、半導体素子の製造コストを低減することができる。
【００３３】
また、本実施形態のＴＦＴ素子は、前記第一電極（ソース電極５）、半導体層６及び第二電極（ドレイン電極４）の活性領域の周囲にゲート絶縁層３が形成され、更にゲート絶縁層3の周囲に第三電極（ゲート電極２）が設けられている。つまり、半導体層６のチャネル領域が半導体層積層方向に沿って左右２箇所に存在している。このように、半導体層６のチャネル領域は、半導体層６の左右両方に形成されているため、チャネル長Ｌを短くできる効果に加え、チャネル領域も二箇所形成されるため、より効果的にドレイン電流を流すことができる。
【００３４】
また、平面位置においてソース電極５とゲート電極２とが交差する位置に、前記ソース電極５、半導体層６及びドレイン電極４が配置されることにより、画素電極を大きくとることができ、このため、表示装置の開口率を向上することができる。
【００３５】
なお、本発明の半導体素子は、特許文献１で開示されているように、第一電極５と半導体層６との間、又は、半導体層６と第二電極７との間にバッファー層を設けることも適宜設計変更可能な事項である。このようにバッファー層を設けることにより、第一電極５と半導体層６と第二電極７との間に良好な電気的コンタクトを得ることができる。なお、このバッファー層は、例えば、印刷法、インクジェット法等の溶液プロセスで形成可能な導電性高分子材料で形成され、また、ポリチオフェンやポリフェニレン等の他、有機ＥＬ用途でよく用いられる低分子系導電性材料を真空蒸着法にて形成してもよい。このように、バッファー層を挿入した素子においては、キャリアは、半導体層とバッファー層の界面に形成された僅かな電位差障壁を越えて伝道するので、特にオフ電流の低減に効果的である。
【００３６】
前記半導体としては、好ましくは、ナフタレン、アントラセン、テトラセン、ペンタセン、及びそれらの誘導体よりなるアセン分子材料や、フタロシアニン系化合物、アゾ系化合物、ぺリレン系化合物よりなる顔料及びその誘導体や、ヒドラゾン化合物、ジフェニルメタン化合物、トリフェニルメタン化合物、スチルベン化合物、アリールビニル化合物、ピラゾリン化合物、トリフェニルアミン化合物、フェニレン誘導体及びトリアリールアミン化合物よりなる低分子化合物並びにそれらの誘導体や、ポリ−Ｎ−ビニルカルバゾール、ポリチオフェン、ポリフェニレン、ポリフェニレンビニレン、ポリアルキルフルオレン、ポリチオナフテン、ポリアニリン、ポリピロール等の高分子化合物等からなる有機半導体材料で構成することができる。このように、半導体を構成する材料が有機半導体材料とすることにより、高分子有機半導体材料を採用した場合には、その溶液をインクジェット法、マイクロコンタクトプリンティング法のような印刷法により成膜することができる。また、低分子有機半導体材料を採用した場合には、これを真空蒸着法等の手段により成膜することができるので、極めて薄い有機半導体層を低コストで形成することができる。
【００３７】
また、前記半導体層は、ａ−Ｓｉ、ｐ−Ｓｉ等のシリコン、酸化亜鉛、酸化スズ等の金属酸化物のような無機半導体材料で構成されてもかまわない。このように、無機半導体材料を真空蒸着法等の手段により成膜できるので、極めて薄い無機半導体層を製造することができる。
【００３８】
前記ゲート絶縁層の材料としては、ポリビニルアルコール、ポリビニルブチラール、フェノール樹脂、ノボラック樹脂等のヒドロキシル基を有するポリマー、ポリアクリロニトリル等のシアノ基を有するポリマー、さらには、ポリクロロピレンポリエチレンテレフタレート、ポリオキシメチレン、ポリビニルクロライド、ポリ弗化ビニリデン、ポリメチルメタクリレート、ポリカーボネート、ポリイミド、ポリサルフォン、ポリオルガノシロキサン等のポリマー材料が挙げられる。また、ポリマーだけでなく、ＳｉＯ2、ＳｉＮ、Ａｌ2Ｏ3、等の無機材料を用いても良い。また、ゲート絶縁膜として二層以上の膜を積層することも可能である。また蒸着法やスパッタリング法、塗布法、印刷法またはインクジェット法等材料に応じた公知の成膜方法を用いて膜を堆積した後、フォトリソグラフィー工程及びエッチング工程によって所望の配置のゲート絶縁膜を形成することが可能である。
【００３９】
前記第一電極（ソース電極）、第二電極（ドレイン電極）及びゲート電極は、Ｃｒ、Ａｌ、Ｔａ、Ｍｏ、Ｎｂ、Ｃｕ、Ａｇ、Ａｕ、Ｐｔ、Ｐｄ、Ｉｎ、Ｎｉ、Ｎｄおよびこれらの合金や、ポリシリコン、非晶質シリコン、錫酸化物、酸化インジウム、インジウム錫酸化物（ＩＴＯ;Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）等の無機材料や、ドープされた導電性高分子（例えば、ポリエチレンジオキシチオフェン（ＰＥＤＯＴ）とポリスチレンスルホン酸ナトリウムとの混合物等）等の有機材料から構成することができる。また二層以上の層から前記電極を形成することも可能である。電極もまた、蒸着法やスパッタリング法、塗布法、印刷法またはインクジェット法等材料に応じた公知の成膜方法を用いて膜を堆積した後、フォトリソグラフィー工程及びエッチング工程によって所望の配置に形成することができる。
【００４０】
なお、本発明のトランジスタ素子の製造方法の一実施態様を説明すると、まず基板１に第１電極５となる電極膜、半導体層６となる半導体膜及び第２電極４となる電極膜を例えば蒸着法等により順次積層する（図２（１）参照）。そして、エッチング処理により所望の形状の第１電極５、半導体層６及び第２電極４を得る（図２（２）参照）。次に、該第１電極５、半導体層６及び第２電極４の周囲にゲート絶縁膜３を例えば印刷法等により形成する（図２（３）参照）。そして、このゲート絶縁膜３の上面にゲート電極２を、例えば蒸着により成膜した後に、フォトリソグラフィー工程及びエッチング工程によって所望の形状に形成する（図２（４）参照）。
【００４１】
また、本発明のトランジスタ素子の製造方法の他の実施態様を説明すると、まず基板１にレジストからなるバンクを筒状に形成する（図３（１）参照）。そして、この筒状のバンク内に、第１電極５、半導体層６及び第２電極４を順次積層する（図３（２）参照）。次に、第２電極４の上面に、前記バンクと同様の材料によってゲート絶縁膜３を形成する（図３（３）参照）。そして、このゲート絶縁膜３の上面にゲート電極２を形成する（図３（４）参照）。
【実施例１】
【００４２】
（実施例１）
次に、本発明の具体的な実施例として、以下のデュアル・サイド・ゲートトランジスタをその製造手順とともに図７及び図８を参酌しつつ以下説明する。
【００４３】
まず、本実施例においては、ガラス基板１上にＣｒ層５を膜厚５０ｎｍで成膜し（図７（１）参照）、該Ｃｒ層５の上面にＡｕ層を膜厚１５０ｎｍの厚みで成膜する。
【００４４】
次に、前記Ａｕ膜上にフォトレジストをスピンコートにより塗布し、続いて所定のパターンのマスクを用いて露光、現像する。続いて、Ａｕ層及びＣｒ層５を剥離し、最後にＮａＯＨ溶液に浸してレジストを剥離し、所望形状のソース電極５を形成する（図７（２）参照）。
【００４５】
そして、ソース電極５の全てのサイドに、バンク形成を行った（図７（３）参照）。ここではボラック樹脂を含有するフォトレジストを前記基板１上にスピンコート法により成膜して、このレジスト膜を所望のパターンに露光、現像することにより、前記ソース電極５のサイドにレジストによるゲート絶縁層となるバンク３を形成している。バンク３の幅方向の厚みは２００ｎｍとしている。
【００４６】
次にソース電極５の上部に、インクジェット法により、ポリヘキシルチオフェン膜を作成し、半導体層６を形成する。半導体層６の厚みは２００ｎｍになるようにした。また、チャネル幅は２０μｍとした。さらに、半導体層６の上部に、ＰＥＤＯＴ／ＰＳＳ（ポリエチレンジオキシチオフェン／ポリスチレンスルホン酸塩）による膜をインクジェット法により作成して、ドレイン電極４を形成する（図８（１）参照）。
【００４７】
そして、ドレイン電極４の上部に、ドレイン電極４とゲート電極２の接触を避けるための絶縁層として、ノボラック樹脂を含有するフォトレジストをインクジェット法により塗布し、ゲート絶縁層３を形成する（図８（２）参照）。
【００４８】
ゲート絶縁層の周囲に、ゲート電極２としてＴａ膜を形成する。Ｔａ膜形成はＣＶＤ法とドライエッチング法により形成した（図８（３）参照）。
【００４９】
以上の工程で作製したデュアル・サイド・ゲートトランジスタの特性評価を行った。ソース/ドレイン電圧を−２０Ｖから０Ｖの範囲で変化させ、ゲート電圧を−２０Ｖから０Ｖの範囲で変化させた。この場合のドレイン電流は１５０μＡだった。ここから既述の式（１）式を用いて得られる移動度は１×１０-2ｃｍ2／Ｖｓである。またオン／オフ比は１０6であり、従来のａ−Ｓｉを用いたトランジスタと同レベルだった。
【００５０】
（比較例１）
実施例１の比較例として、図６で示される、従来構造のいわゆる横型電界効果型トランジスタの製造に関する比較例１を以下に示す。
高濃度にリンをドープしたＳｉウエハよりなる基板を１１００度で熱酸化処理して、２００ｎｍの熱酸化膜を形成する。そして、ソース／ドレイン電極としてＡｕ／Ｃｒ膜を積層し、これらの膜にフォトリソグラフィ・エッチングにより、パターンを形成した。チャネル長を５μｍ、チャネル幅を２０μｍとした。最後にポリヘキシルチオフェン溶液をスピンコート法により成膜して、横型電界効果トランジスタを作製した。
【００５１】
以上の工程で作製した横型電界効果トランジスタの特性評価を行った。ソース／ドレイン電圧を−２０Ｖから０Ｖの範囲で変化させ、ゲート電圧を−２０Ｖから０Ｖの範囲で変化させた。この場合のドレイン電流は６μＡだった。ここから既述の式（１）を用いて得られる移動度は２×１０-2ｃｍ2／Ｖｓである。またオン／オフ比は１０6であり、従来のａ−Ｓｉを用いたトランジスタと同レベルだった。
【００５２】
以上の実施例１及び比較例１の結果を比較したところ、キャリア移動度は、同じポリヘキシルチオフェンを用いているにも関わらず、異なった値を示した。これについては、実施例１では、ドレイン電極にＰＥＤＯＴ／ＰＳＳを用いており、一方、比較例１では、ソース／ドレイン電極ともＡｕ／Ｃｒを用いていること、及び、ゲート絶縁膜に関して実施例１では、有機系高分子材料を用いており、比較例１ではシリコン熱酸化膜を用いているためである。このような要因から、実施例１では、移動度が比較例１に比べて約半分の値であるにも関わらず、ドレイン電流値は、実施例１は、比較例１に比べて２５倍ある。一方、オン／オフ比に関して、実施例１と比較例１で違いは見られなかった。
【００５３】
これらの結果より、実施例１のデュアル・サイド・ゲート電界効果トランジスタを用いることにより、移動度の遅い半導体材料を用いても、充分大きいドレイン電流を得ることができ、特に、高分子系有機半導体用素子として有効であることが、確認された。
【００５４】
（実施例２）
次に、本発明の具体的な実施例として、以下のＬＣＤパネルに用いられるＴＦＴ素子をその製造手順とともに図９及び図１０を参酌しつつ以下説明する。
【００５５】
まず、実施例２にあっては、基板１上にソース電極５を形成する（図９（１）参照）。ソース電極５はＣｒ及びＡｕをＣＶＤ法により成膜し、フォトリソグラフィー及びドライエッチングにより形成している。ここで、ソース電極５は複数本形成されている。
【００５６】
次に、半導体層６を、ポリチオフェンをインクジェット法により成膜して形成する（図９（２）参照）。ここでは、半導体層６は、前記ソース電極５の上に複数形成している。
【００５７】
そして、前記半導体層６の上面に、ドレイン電極４を形成する（図９（３）参照）。ここで、ソース電極５と同様に、ＡｕをＣＶＤ法により成膜し、フォトリソグラフィー及びドライエッチングにより形成した。
【００５８】
次に、前記積層された三層の周囲にゲート絶縁膜３を形成する（図９（４）参照）。ここでは、ポリビニルフェノールを用い、インクジェット法により成膜してゲート絶縁膜３を形成した（図８（４）参照）。
【００５９】
そして、前記三層の上面を通るようなゲート電極２を形成する（図１０（１）参照）。ここでは、ＡｌをＣＶＤ法により成膜形成して、前記ゲート電極２を形成した。
【００６０】
次に、パッシベーション膜形成を行う。窒化シリコンをＣＶＤ法により成膜する（図１０（２）参照）。この際、マスク蒸着をおこなうことにより、ドレイン電極上にドレイン電極４まで貫通するピンホールを形成した。
【００６１】
そして、前記パッシベーション膜の上面に、画素電極として、ＩＴＯ膜を形成する（図１０（３）参照）。ここでは、透明電極は、ＣＶＤ法により成膜し、フォトリソグラフィーおよびウエットエッチングにより形成した。
【図面の簡単な説明】
【００６２】
【図１】本発明の、デュアル・サイド・ゲート電界効果トランジスタ素子の構造
【図２】本発明の、デュアル・サイド・ゲート電界効果トランジスタ素子をＣＶＤ法で作製する場合の工程図
【図３】本発明の、デュアル・サイド・ゲート電界効果トランジスタ素子を印刷法で作製する場合の工程図
【図４】アモルファスシリコンを半導体層に用いた場合の、横型電界効果トランジスタの素子構造
【図５】有機半導体材料を半導体層に用いた場合の、一般的な電界効果トランジスタの素子構造
【図６】縦型電界効果トランジスタ素子の構造
【図７】実施例１で記されている、デュアル・サイド・ゲート電界効果トランジスタ素子作製の工程図（断面図：右、上面図：左）
【図８】実施例１で記されている、デュアル・サイド・ゲート電界効果トランジスタ素子作製の工程図（断面図：右、上面図：左）
【図９】実施例２で記されている、デュアル・サイド・ゲート電界効果トランジスタを含む、液晶ディスプレイ用TFT基板作製の工程図（断面図：右、上面図：左）
【図１０】実施例２で記されている、デュアル・サイド・ゲート電界効果トランジスタを含む、液晶ディスプレイ用TFT基板作製の工程図（断面図：右、上面図：左）
【符号の説明】
【００６３】
１、１１、１０１、１１１…絶縁性基板、ガラス基板，透明性基板
２、１２、１０２、１１２…ゲート電極
３、１３、１０３、１１３…ゲート絶縁層
４、１４、１０４，１１４…ドレイン電極
５、１５、１０５、１１５…ソース電極
６、１６、１０６，１１６…半導体層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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