(57)【要約】【課題】遅延素子とＭＯＳスイッチを組み合わせることで、回路起動時の発振対策用容量へのラッシュ電流を削減する。【解決手段】レギュレータ回路に遅延素子（抵抗１２）とＭＯＳスイッチ（ｐＭＯＳ１３）を用いることで、レギュレータ回路のオン時は遅延素子（抵抗１２）により、上段側の出力段パワーｐＭＯＳ７の起動を遅らせてラッシュ電流（Ｆ）を削減し、レギュレータ回路のオフ時は遅延素子（抵抗１２）による上段側の出力段パワーｐＭＯＳ７のオフ動作の遅れを補うためにＭＯＳスイッチ（ｐＭＯＳ１３）により出力段パワーＰＭＯＳ７を瞬時にオフさせることで、レギュレータ回路の出力電圧（Ｅ）の電源電圧（Ｂ）への張り付きを防止する。【選択図】図１
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【特許請求の範囲】
【請求項１】
レギュレータ回路のオン時には出力段パワーＭＯＳの起動を遅らせる遅延素子と、前記レギュレータ回路のオフ時には前記出力段パワーＭＯＳを瞬時にオフさせるＭＯＳスイッチとを備え、
前記レギュレータ回路のオン時において、外付けの発振対策用容量に対するラッシュ電流を削減し、前記レギュレータ回路のオフ時において、出力電圧の電源電圧への張り付きを防止することを特徴とするラッシュ電流削減機能付きレギュレータ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ラッシュ電流削減機能付きレギュレータ回路に関するものである。
【背景技術】
【０００２】
携帯電話においては、システム電源ＩＣに内蔵された電源電圧検出回路によって、電池電圧の低下を検出し、待機モードに移行する機能が備わっている。しかし、システム電源ＩＣと電池電圧源との間に抵抗成分が存在する場合、システム電源ＩＣに内蔵されたレギュレータ回路が起動した際に、外付けの発振対策用容量に対するラッシュ電流が大きいと、前記抵抗成分によって前記電源検出回路が作動し、待機モードに誤って移行してしまう。よって、システム電源ＩＣに内蔵され、かつ外付けの発振対策用容量が必要なレギュレータ回路に関してはラッシュ電流を削減する必要がある。
【０００３】
以下に、図３の従来のレギュレータ回路の構成を示すブロック図を参照しながら説明する。
【０００４】
まず、図３において以下に名称の定義を行なうと、１は電池電圧源、２は電池電圧源１とシステム電源ＩＣ間の抵抗成分、３は電源電圧検出回路、４はレギュレータ回路をオン・オフする制御ロジック、５はバンドギャップ回路によって出力される基準電圧、６は差動アンプ、７，８は出力段パワーｐＭＯＳ、９，１０は基準電圧からレギュレータ回路の出力電圧を作り出すシリーズ抵抗、１１は外付けの発振対策用容量、１５はインバータである。
【０００５】
また、図４は図３の矢印（Ａ）〜（Ｇ）の示す各部における動作波形である。図４の信号名は図３の各矢印（Ａ）〜（Ｇ）に対応して、（Ａ）は電池電圧、（Ｂ）はシステム電源ＩＣの電源電圧、（Ｃ）は電源電圧（Ｂ）が十分高い時は「Ｈigh」を出力して制御ロジック４内のロジック回路のリセットを解除し、電源電圧（Ｂ）が低くなると「Ｌow」を出力して制御ロジック４内のロジック回路をリセットする電源電圧検出回路３の出力電圧である。
【０００６】
さらに、（Ｄ）はレギュレータ回路をオンさせる時は「Ｈigh」を、レギュレータ回路をオフさせる時は「Ｌow」を出力する制御ロジック４の出力電圧、ただし、電源電圧検出回路３の出力が「Ｌow」になると制御ロジック４のロジック回路がリセットされ初期値の「Ｌow」を出力する。また、（Ｅ）はレギュレータ回路の出力電圧、（Ｆ）はラッシュ電流、（Ｇ）は制御ロジック４の出力電圧（Ｄ）を反転させるインバータ１５の出力電圧である。
【０００７】
以上のように構成されたレギュレータ回路の動作としては、電池電圧（Ａ）が十分に高い時、電源電圧検出回路３の出力電圧（Ｃ）が「Ｈigh」を出力する。そのとき、制御ロジック４内のロジック回路のリセットは解除されており、出力電圧（Ｄ）を「Ｈigh」にすることでレギュレータ回路がオンし、また、出力電圧（Ｄ）を「Ｌow」にすることでレギュレータ回路をオフできる。
【０００８】
いま、制御ロジック４の出力電圧（Ｄ）が「Ｈigh」になると、インバータ１５の出力電圧（Ｇ）は「Ｌow」となり、上段側の出力段パワーｐＭＯＳ７をフルオンさせる。同時に差動アンプ６もオンして、基準電圧５を元にシリーズ抵抗９，１０によって昇圧された電圧がレギュレータ回路の出力電圧（Ｅ）に出力される。
【０００９】
なお、特許文献１には、スイッチング装置のオン・オフするスイッチング時間を短くするため、負荷素子の放電用抵抗として、負荷素子と同じ型のトランジスタを使用することにより、抵抗がなくとも、スイッチング時間を短くしたスイッチング装置を得る技術が示されている。
【特許文献１】特開昭６１−９４４１３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、前記従来の回路構成においては、図４に示したようにレギュレータ回路をオンさせるために、制御ロジック４の出力電圧（Ｄ）を「Ｈigh」にすると同時に出力段パワーｐＭＯＳ７，８がフルオンして、電池電圧源１から外付けの発振対策用容量１１に向かって多量のラッシュ電流（Ｆ）が流れ、電池電圧源１とシステム電源ＩＣ間の抵抗成分２によって、システム電源ＩＣの電源電圧（Ｂ）が下がり、これを検出した電源電圧検出回路３の出力電圧（Ｃ）が「Ｌow」となり、制御ロジック４がリセットされて、出力電圧（Ｄ）が初期値の「Ｌow」となり、レギュレータ回路がオフしてしまうという欠点を有していた。
【００１１】
本発明は、前記従来技術の問題を解決することに指向するものであり、遅延素子とＭＯＳスイッチを組み合わせることで、回路起動時の発振対策用容量へのラッシュ電流を削減するラッシュ電流削減機能付きレギュレータ回路を提供することを目的とする。
【課題を解決するための手段】
【００１２】
この目的を達成するために、本発明に係るラッシュ電流削減機能付きレギュレータ回路は、レギュレータ回路のオン時には出力段パワーＭＯＳの起動を遅らせる遅延素子と、レギュレータ回路のオフ時には出力段パワーＭＯＳを瞬時にオフさせるＭＯＳスイッチとを備え、レギュレータ回路のオン時において、外付けの発振対策用容量に対するラッシュ電流を削減し、レギュレータ回路のオフ時において、出力電圧の電源電圧への張り付きを防止することを特徴とする。
【００１３】
前記構成によれば、遅延素子とＭＯＳスイッチを用いることで、レギュレータ回路のオン時には遅延素子によって、出力段パワーｐＭＯＳの起動を遅らせてラッシュ電流を削減し、かつレギュレータ回路のオフ時には遅延素子による出力段パワーｐＭＯＳのオフ動作の遅れを補うＭＯＳスイッチによって、出力段パワーｐＭＯＳを瞬時にオフさせ、レギュレータ回路の出力電圧に電源電圧の出力が続く状態となる、出力電圧の電源電圧への張り付きを防止することができる。
【発明の効果】
【００１４】
本発明のラッシュ電流削減機能付きレギュレータ回路は、遅延素子とＭＯＳスイッチを用いることで、レギュレータ回路のオン時には遅延素子により上段側の出力段パワーｐＭＯＳの起動を遅らせてラッシュ電流を削減することができ、また、遅延素子によりレギュレータ回路のオフ時に生じる上段側の出力段パワーｐＭＯＳのオフ動作の遅れを、ＭＯＳスイッチによって補い上段側の出力段パワーｐＭＯＳを瞬時にオフさせ、出力電圧の電源電圧への張り付きを防止することができる。
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照しながら本発明における実施の形態を詳細に説明する。
【００１６】
図１は本発明の実施の形態におけるラッシュ電流削減機能付きレギュレータ回路の構成を示すブロック図である。図１に示す各構成要件について名称の定義を行なうと、１は電池電圧源、２は電池電圧源１とシステム電源ＩＣ間の抵抗成分、３は電源電圧検出回路、４はレギュレータ回路をオン・オフする制御ロジック、５はバンドギャップ回路によって出力される基準電圧、６は差動アンプ、７，８は出力段パワーｐＭＯＳ、９，１０は基準電圧からレギュレータ回路の出力電圧を作り出すシリーズ抵抗、１１は外付けの発振対策用容量、１２は遅延素子として用いるプルアップ抵抗、１３は出力段パワーｐＭＯＳ上段を瞬時にオフさせるＭＯＳスイッチとして用いるｐＭＯＳ、１４はｎＭＯＳである。
【００１７】
また、図２は図１の矢印（Ａ）〜（Ｇ）に示す各部における動作波形である。図２の信号名は図１の各矢印（Ａ）〜（Ｇ）に対応して、（Ａ）は電池電圧、（Ｂ）はシステム電源ＩＣの電源電圧、（Ｃ）は電源電圧（Ｂ）が十分高い時は「Ｈigh」を出力して制御ロジック４内のロジック回路のリセットを解除し、電源電圧（Ｂ）が低くなると「Ｌow」を出力して制御ロジック４内のロジック回路をリセットする電源電圧検出回路３の出力電圧である。
【００１８】
さらに、（Ｄ）はレギュレータ回路をオンさせる時は「Ｈigh」を、レギュレータ回路をオフさせる時は「Ｌow」を出力する制御ロジック４の出力電圧、ただし、電源電圧検出回路３の出力が「Ｌow」になると制御ロジック４のロジック回路がリセットされ初期値の「Ｌow」を出力する。また、（Ｅ）はレギュレータ回路の出力電圧、（Ｆ）はラッシュ電流、（Ｇ）は上段側の出力段パワーｐＭＯＳ７のゲート電圧である。
【００１９】
以上のように構成されたラッシュ電流削減機能付きレギュレータ回路について、図１，図２を参照しながら以下にその動作を説明する。
【００２０】
図２に示すように電池電圧（Ａ）が十分に高い時、電源電圧検出回路３の出力電圧（Ｃ）が「Ｈigh」を出力する。このとき、制御ロジック４内のロジック回路のリセットは解除されており、制御ロジック４の出力電圧（Ｄ）を「Ｈigh」にすることでレギュレータ回路がオンする。
【００２１】
制御ロジック４の出力電圧（Ｄ）を「Ｈigh」にするとｎＭＯＳ１４がオンし、上段側の出力段パワーｐＭＯＳ７のゲート電圧（Ｇ）は、プルアップ抵抗１２と出力段パワーｐＭＯＳ７のゲート・ソース間容量とのＣＲ時定数に伴い減少する。また、下段側の出力段パワーｐＭＯＳ８は、制御ロジック４の出力電圧（Ｄ）が「Ｈigh」になり、差動アンプ６がオンすると同時にフルオンするが、上段側の出力段パワーｐＭＯＳ７の起動が遅れるために、レギュレータ回路のオン時のラッシュ電流が削減される。
【００２２】
逆に、制御ロジック４の出力電圧（Ｄ）を「Ｌow」にすると、ｎＭＯＳ１４と差動アンプ６はオフする。これにより、ｐＭＯＳ１３はオンして、上段側の出力段パワーｐＭＯＳ７のゲート電圧（Ｇ）は「Ｈigh」となり、出力段パワーｐＭＯＳ７を瞬時にオフとする。
【００２３】
このとき、ｐＭＯＳ１３がないと上段側の出力段パワーｐＭＯＳ７のゲート電圧（Ｇ）は、プルアップ抵抗１２と出力段パワーｐＭＯＳ７のゲート・ソース間容量とのＣＲ時定数に伴い増加するようになり、下段側の出力段パワーｐＭＯＳ８が不定なため、レギュレータ回路の出力電圧（Ｅ）が電源電圧（Ｂ）へ張り付いてしまう。
【００２４】
本実施の形態においては、ｐＭＯＳ１３を用いて、レギュレータ回路のオフ時には出力段パワーｐＭＯＳ７を瞬時にオフさせることで、レギュレータ回路の出力電圧（Ｅ）の電源電圧（Ｂ）への張り付きを防止することができる。
【産業上の利用可能性】
【００２５】
本発明に係るラッシュ電流削減機能付きレギュレータ回路は、遅延素子とＭＯＳスイッチを用いることで、レギュレータ回路のオン時には遅延素子により上段側の出力段パワーｐＭＯＳの起動を遅らせてラッシュ電流を削減することができ、また、遅延素子によりレギュレータ回路のオフ時に生じる上段側の出力段パワーｐＭＯＳのオフ動作の遅れを、ＭＯＳスイッチによって補い上段側の出力段パワーｐＭＯＳを瞬時にオフさせ、出力電圧の電源電圧への張り付きを防止することができ、システム電源ＩＣに内蔵されるレギュレータ回路等として有用である。
【図面の簡単な説明】
【００２６】
【図１】本発明の実施の形態におけるラッシュ電流削減機能付きレギュレータ回路の構成を示すブロック図
【図２】本実施の形態のラッシュ電流削減機能付きレギュレータ回路における各点の動作波形を示す図
【図３】従来のレギュレータ回路の構成を示すブロック図
【図４】従来のレギュレータ回路における各点の動作波形を示す図
【符号の説明】
【００２７】
１  電池電圧源
２  抵抗成分
３  電源電圧検出回路
４  制御ロジック
５  基準電圧
６  差動アンプ
７，８  出力段パワーｐＭＯＳ
９，１０，１２  抵抗
１１  容量
１３  ｐＭＯＳ
１４  ｎＭＯＳ
１５  インバータ
【図１】
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【図２】
2005045647.tif 000004
【図３】
2005045647.tif 000005
【図４】
2005045647.tif 000006