(57)【要約】【課題】  ゲート電極と窒化シリコン膜との界面に形成される界面準位に起因して、ＭＩＳＦＥＴのフラットバンド電圧がシフトしてしまうことを抑制できる技術を提供する。また、ＭＩＳＦＥＴのフラットバンド電圧のばらつきを低減できる技術を提供する。【解決手段】  窒化シリコン膜７上に酸化シリコン膜８を形成し、この酸化シリコン膜８に直接ゲート電極１０ａを形成する。すなわち、ゲート絶縁膜９の最上層に酸化シリコン膜８を形成して、窒化シリコン膜７とゲート電極１０ａが直接接しないようにする。【選択図】  図１
2005303235.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板と、
（ｂ）前記半導体基板上に形成されたゲート絶縁膜と、
（ｃ）前記ゲート絶縁膜上に形成されたゲート電極とを有するＭＩＳＦＥＴとを備え、
前記ゲート絶縁膜は、
（ｂ１）酸窒化シリコン膜と、
（ｂ２）前記酸窒化シリコン膜上に形成された第１の酸化シリコン膜と、
（ｂ３）前記第１の酸化シリコン膜上に形成された窒化シリコン膜と、
（ｂ４）前記窒化シリコン膜上に形成された第２の酸化シリコン膜とを有することを特徴とする半導体装置。
【請求項２】
（ａ）半導体基板と、
（ｂ）前記半導体基板上に形成されたゲート絶縁膜と、
（ｃ）前記ゲート絶縁膜上に形成され、ｐ型不純物を導入したポリシリコン膜よりなるゲート電極とを有するＭＩＳＦＥＴとを備え、
前記ゲート絶縁膜は、
（ｂ１）酸窒化シリコン膜と、
（ｂ２）前記酸窒化シリコン膜上に形成された第１の酸化シリコン膜と、
（ｂ３）前記第１の酸化シリコン膜上に形成された窒化シリコン膜と、
（ｂ４）前記窒化シリコン膜上に形成された第２の酸化シリコン膜とを有することを特徴とする半導体装置。
【請求項３】
（ａ）半導体基板を用意する工程と、
（ｂ）前記半導体基板上にゲート絶縁膜を形成する工程と、
（ｃ）前記ゲート絶縁膜上にゲート電極を形成する工程とを備え、
前記（ｂ）工程は、
（ｂ１）前記半導体基板上に第１の酸化シリコン膜を形成する工程と、
（ｂ２）前記半導体基板と前記第１の酸化シリコン膜との間に酸窒化シリコン膜を形成する工程と、
（ｂ３）前記第１の酸化シリコン膜上に窒化シリコン膜を形成する工程と、
（ｂ４）前記窒化シリコン膜上に第２の酸化シリコン膜を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項４】
（ａ）半導体基板を用意する工程と、
（ｂ）前記半導体基板上にゲート絶縁膜を形成する工程と、
（ｃ）前記ゲート絶縁膜上にゲート電極を形成する工程とを備え、
前記（ｂ）工程は、
（ｂ１）前記半導体基板上に第１の酸化シリコン膜を形成する工程と、
（ｂ２）前記半導体基板と前記第１の酸化シリコン膜との間に酸窒化シリコン膜を形成する工程と、
（ｂ３）前記第１の酸化シリコン膜上に窒化シリコン膜を形成する工程と、
（ｂ４）前記窒化シリコン膜上に第２の酸化シリコン膜を形成する工程とを有し、
前記（ｂ４）工程は、スチーム酸化法を使用して前記第２の酸化シリコン膜を形成することを特徴とする半導体装置の製造方法。
【請求項５】
（ａ）半導体基板を用意する工程と、
（ｂ）前記半導体基板上にゲート絶縁膜を形成する工程と、
（ｃ）前記ゲート絶縁膜上にゲート電極を形成する工程とを備え、
前記（ｂ）工程は、
（ｂ１）前記半導体基板上に第１の酸化シリコン膜を形成する工程と、
（ｂ２）前記半導体基板と前記第１の酸化シリコン膜との間に酸窒化シリコン膜を形成する工程と、
（ｂ３）前記第１の酸化シリコン膜上に窒化シリコン膜を形成する工程と、
（ｂ４）前記窒化シリコン膜上に第２の酸化シリコン膜を形成する工程とを有し、
前記（ｂ４）工程は、化学気相成長法を使用して前記第２の酸化シリコン膜を形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、ｐ型不純物を導入したポリシリコン膜をゲート電極に使用したＭＩＳＦＥＴ（Metal  Insulator  Semiconductor  Field  Effect  Transistor）およびその製造技術に適用して有効な技術に関するものである。
【背景技術】
【０００２】
従来、ポリシリコン膜をゲート電極に使用したＣＭＩＳＦＥＴ（Complementary  MISFET）においては、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴの両方とも、ｎ型不純物を導入したポリシリコン膜をゲート電極として使用していた。ところが、ｎ型不純物を導入したポリシリコン膜を両方のゲート電極に使用すると、ｎチャネル型ＭＩＳＦＥＴでは、しきい値電圧を低くすることができるが、ｐチャネル型ＭＩＳＦＥＴでは、しきい値電圧が高くなっていた。
【０００３】
このため、ｎチャネル型ＭＩＳＦＥＴではｎ型不純物を導入したポリシリコン膜を使用する一方、ｐチャネル型ＭＩＳＦＥＴではボロンなどのｐ型不純物を導入したポリシリコン膜を使用する、いわゆるデュアルゲート化が行われている（例えば、特許文献１参照）。このデュアルゲート化を行うことにより、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴとの両方で、しきい値電圧を低減することができる。
【特許文献１】特開平０５−１１０００４号公報（第２頁、第３頁、図４）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上述したデュアルゲート化により、ｐチャネル型ＭＩＳＦＥＴにおいては、ボロンなどのｐ型不純物を導入したポリシリコン膜をゲート電極に使用している。しかし、ボロンを導入したポリシリコン膜をゲート電極に使用した場合、このゲート電極中にあるボロンがゲート絶縁膜やｎ型ウェル内に拡散する、いわゆるボロンの突き抜けが生じる。
【０００５】
ボロンの突き抜けが生じると、チャネル領域の不純物濃度などに変化が生じるため、しきい値電圧の変動などが生じ、ｐチャネル型ＭＩＳＦＥＴの電気的特性が劣化してしまう問題点がある。
【０００６】
ここで、ボロンの突き抜けに起因したｐチャネル型ＭＩＳＦＥＴの電気的特性の劣化を防止するため、酸化シリコン膜よりなるゲート絶縁膜中に窒化シリコン膜を形成する技術がある。すなわち、窒化シリコン膜はボロンの突き抜けを抑制する機能を有するため、酸化シリコン膜上に窒化シリコン膜を形成することが行われている。このように、酸化シリコン膜とゲート電極との間に窒化シリコン膜を形成することにより、ゲート電極中にあるボロンが酸化シリコン膜やｎ型ウェルに突き抜けることを抑制することができる。
【０００７】
しかし、ボロンの突き抜け防止のために形成された窒化シリコン膜は、直接ゲート電極に接することになるが、このとき、ゲート電極（ポリシリコン膜）と窒化シリコン膜との界面に形成される界面準位の密度が大きくなるという問題点がある。すなわち、ゲート電極と酸化シリコン膜が直接接している場合には、その界面に形成される界面準位は極めて少ないが、ゲート電極と窒化シリコン膜が直接接している場合には、その界面に形成される界面準位は極めて大きくなる。
【０００８】
ゲート電極と窒化シリコン膜の界面に形成される界面準位は、ドナータイプの準位である。ドナータイプの準位は空いている場合、正電荷を帯びる。ここで、ドナータイプの界面準位は、シリコンの価電子帯と伝導帯との間のエネルギー準位を有する。したがって、フェルミ準位が伝導帯近傍にあるｎ型ポリシリコン膜をゲート電極に使用したｎチャネル型ＭＩＳＦＥＴでは、フェルミ準位より低いレベルにドナータイプの界面準位があり、このドナータイプの界面準位は電子で埋まっている。このため、電子で埋められた界面準位は、フラットバンド状態で電荷を帯びず中性となり、フラットバンド電圧のシフトなどは生じにくい。
【０００９】
これに対し、フェルミ準位が価電子帯近傍にあるｐ型ポリシリコン膜をゲート電極に使用したｐチャネル型ＭＩＳＦＥＴでは、フェルミ準位より高いレベルにドナータイプの界面準位があるため、ドナータイプの界面準位は空いている。したがって、ｐチャネル型ＭＩＳＦＥＴにおいて、フラットバンド状態でドナータイプの界面準位は正電荷を帯びているため、ｐチャネル型ＭＩＳＦＥＴのフラットバンド電圧が負側にシフトしてしまう問題点がある。
【００１０】
また、ゲート電極と窒化シリコン膜との間の界面に形成される界面準位は、各ｐチャネル型ＭＩＳＦＥＴにおいて均一ではなく、ばらつきが生じる。このため、正電荷を帯びている界面準位に起因するフラットバンド電圧のシフト量にもばらつきが生じる。したがって、各ｐチャネル型ＭＩＳＦＥＴのフラットバンド電圧にばらつきが生じる問題点がある。
【００１１】
本発明の目的は、ゲート電極と窒化シリコン膜との界面に形成される界面準位に起因して、ＭＩＳＦＥＴのフラットバンド電圧がシフトしてしまうことを抑制できる技術を提供することにある。
【００１２】
また、本発明の他の目的は、ＭＩＳＦＥＴのフラットバンド電圧のばらつきを低減できる技術を提供することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
本発明による半導体装置は、（ａ）半導体基板と、（ｂ）前記半導体基板上に形成されたゲート絶縁膜と、（ｃ）前記ゲート絶縁膜上に形成されたゲート電極とを有するＭＩＳＦＥＴとを備え、前記ゲート絶縁膜は、（ｂ１）酸窒化シリコン膜と、（ｂ２）前記酸窒化シリコン膜上に形成された第１の酸化シリコン膜と、（ｂ３）前記第１の酸化シリコン膜上に形成された窒化シリコン膜と、（ｂ４）前記窒化シリコン膜上に形成された第２の酸化シリコン膜とを有するものである。
【００１６】
また、本発明による半導体装置の製造方法は、（ａ）半導体基板を用意する工程と、（ｂ）前記半導体基板上にゲート絶縁膜を形成する工程と、（ｃ）前記ゲート絶縁膜上にゲート電極を形成する工程とを備え、前記（ｂ）工程は、（ｂ１）前記半導体基板上に第１の酸化シリコン膜を形成する工程と、（ｂ２）前記半導体基板と前記第１の酸化シリコン膜との間に酸窒化シリコン膜を形成する工程と、（ｂ３）前記第１の酸化シリコン膜上に窒化シリコン膜を形成する工程と、（ｂ４）前記窒化シリコン膜上に第２の酸化シリコン膜を形成する工程とを有するものである。
【発明の効果】
【００１７】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１８】
ゲート電極とゲート絶縁膜との界面に形成される界面準位の密度を低減することができるので、ＭＩＳＦＥＴにおけるフラットバンド電圧のシフトを抑制することができる。
【００１９】
また、ＭＩＳＦＥＴにおけるフラットバンド電圧のばらつきを低減することができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２１】
図１は、本実施の形態におけるＭＩＳＦＥＴ（半導体装置）を示した断面図である。図１において、半導体基板１の素子形成面（主面）には素子分離領域２が形成されており、この素子分離領域２で分離された活性領域のうち、ｐチャネル型ＭＩＳＦＥＴ形成領域にはｎ型ウェル３が形成されている。一方、活性領域のうち、ｎチャネル型ＭＩＳＦＥＴ形成領域にはｐ型ウェル４が形成されている。
【００２２】
そして、ｎ型ウェル３上には、ｐチャネル型ＭＩＳＦＥＴＱ1が形成され、ｐ型ウェル４上にはｎチャネル型ＭＩＳＦＥＴＱ2が形成されている。まず、ｐチャネル型ＭＩＳＦＥＴＱ1の構成について説明する。
【００２３】
ｐチャネル型ＭＩＳＦＥＴＱ1において、ｎ型ウェル３上には、ゲート絶縁膜９が形成され、このゲート絶縁膜９上には、ゲート電極１０ａが形成されている。そして、ゲート絶縁膜９およびゲート電極１０ａの側壁には、サイドウォール１６が形成されており、このサイドウォール１６の下側のｎ型ウェル３内には、半導体領域である低濃度ｐ型不純物拡散領域１２、１３が形成されている。
【００２４】
低濃度ｐ型不純物拡散領域１２、１３の外側には、半導体領域である高濃度ｐ型不純物拡散領域１７、１８が形成されており、この高濃度ｐ型不純物拡散領域１７、１８の表面領域にはコバルトシリサイド膜２１が形成されている。
【００２５】
次に、ｎチャネル型ＭＩＳＦＥＴＱ2の構成について説明する。ｎチャネル型ＭＩＳＦＥＴＱ2の構成は、前述したｐチャネル型ＭＩＳＦＥＴＱ1の構成とほぼ同様である。すなわち、ｐ型ウェル４上にゲート絶縁膜９が形成されており、このゲート絶縁膜９上にゲート電極１０ｂが形成されている。そして、ゲート絶縁膜９およびゲート電極１０ｂの側壁にサイドウォール１６が形成されており、このサイドウォール１６の下側のｐ型ウェル４内には、低濃度ｎ型不純物拡散領域１４、１５が形成されている。
【００２６】
低濃度ｎ型不純物拡散領域１４、１５の外側には、高濃度ｎ型不純物拡散領域１９、２０が形成されており、この高濃度ｎ型不純物拡散領域１９、２０の表面領域にはコバルトシリサイド膜２１が形成されている。
【００２７】
以上のように構成されたｐチャネル型ＭＩＳＦＥＴＱ1とｎチャネル型ＭＩＳＦＥＴＱ2において、ｐチャネル型ＭＩＳＦＥＴＱ1のゲート電極１０ａは、ポリシリコン膜１０とコバルトシリサイド膜２１より形成されている。そして、ポリシリコン膜１０内には、ボロンなどのｐ型不純物が導入されている。このようにゲート電極１０ａの材料としてボロンを導入したポリシリコン膜１０を使用することにより、ｐチャネル型ＭＩＳＦＥＴＱ1のしきい値電圧を低減することができる。なお、コバルトシリサイド膜２１は、ゲート電極１０ａの低抵抗化のために形成されている。
【００２８】
一方、ｎチャネル型ＭＩＳＦＥＴＱ2のゲート電極１０ｂも、ポリシリコン膜１０とコバルトシリサイド膜２１より形成されているが、ポリシリコン膜１０内には、リンなどのｎ型不純物が導入されている点でゲート電極１０ａとは異なる。このように、ｎチャネル型ＭＩＳＦＥＴＱ2のゲート電極１０ｂの材料として、リンを導入したポリシリコン膜１０を使用することにより、ｎチャネル型ＭＩＳＦＥＴＱ2のしきい値電圧を低減することができる。
【００２９】
本実施の形態では、ｐチャネル型ＭＩＳＦＥＴＱ1のゲート電極１０ａにボロン（ｐ型不純物）を導入したポリシリコン膜１０を使用する一方、ｎチャネル型ＭＩＳＦＥＴＱ2のゲート電極１０ｂにリン（ｎ型不純物）を導入したポリシリコン膜１０を使用することにより、デュアルゲート化を図っているため、両方のＭＩＳＦＥＴでしきい値電圧を低減することができる。
【００３０】
次に、ｐチャネル型ＭＩＳＦＥＴＱ1およびｎチャネル型ＭＩＳＦＥＴＱ2のゲート絶縁膜９は４層の積層膜から形成されている。すなわち、ｎ型ウェル３上またはｐ型ウェル４上に酸窒化シリコン膜６が形成されており、この酸窒化シリコン膜６上に酸化シリコン膜（第１の酸化シリコン膜）５が形成されている。そして、酸化シリコン膜５上に窒化シリコン膜７が形成されており、この窒化シリコン膜７上に本発明の特徴の一つである酸化シリコン膜８が形成されている。
【００３１】
これらの積層膜のうち酸窒化シリコン膜６は、ホットキャリア耐性の向上のために形成されている。つまり、ｐチャネル型ＭＩＳＦＥＴＱ1やｎチャネル型ＭＩＳＦＥＴＱ2の動作時にはドレイン領域に高い電圧が印加される。このとき、チャネル領域のうちドレイン領域に近い領域には、高電界が発生する。このため、チャネルを流れるキャリアは、この高電界により加速され、エネルギーの高いホットキャリアになる。ホットキャリアはエネルギーが高いため、エネルギー障壁を越えて酸化シリコン膜よりなるゲート絶縁膜に侵入する。すると、ホットキャリアは電荷を有するため、しきい値電圧などの変動を引き起こし特性の劣化を招く。このようなホットキャリアによるゲート絶縁膜への侵入を抑制するために、酸窒化シリコン膜６が形成されている。
【００３２】
次に、積層膜のうち窒化シリコン膜７は、ボロンの突き抜けを防止するために形成されている。ｐチャネル型ＭＩＳＦＥＴＱ1では、ゲート電極１０ａの材料としてボロンを導入したポリシリコン膜１０が使用されているが、ゲート電極１０ａに導入されたボロンは、拡散しやすく、ゲート電極１０ａからゲート絶縁膜９さらにはチャネルが形成されるｎ型ウェル３内に拡散する。このようにｎ型ウェル３内にボロンが拡散すると、チャネル領域の不純物濃度が変動するため、しきい値電圧の変動などを引き起こす。したがって、ボロンの突き抜けを防止する機能を有する窒化シリコン膜をゲート絶縁膜９の中に形成することにより、しきい値電圧の変動などを抑制している。
【００３３】
このようにゲート電極１０ａに導入されたボロンの突き抜けを防止するために窒化シリコン膜７をゲート絶縁膜９に形成することは必要であるが、この窒化シリコン膜７をゲート絶縁膜９の最上層に形成すると以下に示す不都合が生じる。
【００３４】
窒化シリコン膜７をゲート絶縁膜９の最上層に形成した場合、ｐチャネル型ＭＩＳＦＥＴＱ1において、窒化シリコン膜７とゲート電極１０ａ（ポリシリコン膜１０）が直接、接することになる。窒化シリコン膜７とゲート電極１０ａが接すると、窒化シリコン膜７とゲート電極１０ａとの界面に形成される界面準位の密度が大きくなる。
【００３５】
この界面準位は、ドナータイプの準位であるが、ドナータイプの準位は空いている場合、正電荷を帯びる。ここで、ドナータイプの界面準位は、シリコンの価電子帯と伝導帯との間のエネルギー準位を有する。したがって、シリコンの価電子帯近傍にフェルミ準位を有するｐ型ポリシリコン膜をゲート電極１０ａに使用しているｐチャネル型ＭＩＳＦＥＴＱ1では、フラットバンド状態においてドナータイプの界面準位は電子で埋まっておらず空いている。このため、ｐチャネル型ＭＩＳＦＥＴＱ1のゲート絶縁膜９とゲート電極１０ａの界面は正電荷を帯びており、フラットバンド電圧が負方向にシフトしてしまう。
【００３６】
また、窒化シリコン膜７とゲート電極１０ａとの界面に形成される界面準位の密度は、各ＭＩＳＦＥＴで異なる。このため、各ＭＩＳＦＥＴでフラットバンド電圧のシフト量にばらつきが生じる結果、各ＭＩＳＦＥＴのフラットバンド電圧がばらつき、良好な電気的特性を得ることが困難となる。
【００３７】
そこで、本実施の形態では、ボロンの突き抜けを防止するために形成された窒化シリコン膜７とゲート電極１０ａが直接接しないようにするため、窒化シリコン膜７上に酸化シリコン膜（第２の酸化シリコン膜）８を形成している。つまり、ゲート絶縁膜９の最上層に窒化シリコン膜７ではなく酸化シリコン膜８を形成している。
【００３８】
このようにゲート絶縁膜９とゲート電極１０ａの界面を酸化シリコン膜８とポリシリコン膜１０で形成したので、界面に形成される界面準位の密度を極めて小さくすることができる。すなわち、窒化シリコン膜７とポリシリコン膜１０との界面には、極めて多数のドナータイプの界面準位が形成されるが、酸化シリコン膜とポリシリコン膜との界面には、界面準位が形成されにくい。したがって、本実施の形態では、界面準位に起因したフラットバンド電圧のシフトを低減することができるとともに、各ＭＩＳＦＥＴにおけるフラットバンド電圧のばらつきを低減することができる。このため、各ＭＩＳＦＥＴのしきい値電圧のばらつきを低減することができ、良好な電気的特性を得ることができる。
【００３９】
上述したように、ｐチャネル型ＭＩＳＦＥＴＱ1において、ゲート絶縁膜９は、４層の積層膜から形成されているが、ｎチャネル型ＭＩＳＦＥＴＱ2においても、同様にゲート絶縁膜９は４層の積層膜から形成されている。ｎチャネル型ＭＩＳＦＥＴＱ2では、ゲート電極１０ｂにリン（ｎ型不純物）を導入したポリシリコン膜１０を使用しているため、ボロンの突き抜け対策としての窒化シリコン膜７を形成する必要はない。したがって、窒化シリコン膜７を形成する必要はないが、ｐチャネル型ＭＩＳＦＥＴＱ1とｎチャネル型ＭＩＳＦＥＴＱ2とを形成するプロセスの簡略化を図るため、ｎチャネル型ＭＩＳＦＥＴＱ2に窒化シリコン膜７が形成されている。
【００４０】
ここで、ｎチャネル型ＭＩＳＦＥＴＱ2において、窒化シリコン膜７とゲート電極１０ｂとを直接接するように構成したとする。この場合、上述したように窒化シリコン膜７とゲート電極１０ｂとの界面にドナータイプの界面準位が多数形成される。このドナータイプの界面準位は、シリコンの価電子帯と伝導帯との間のエネルギーを有する。しかし、ｎチャネル型ＭＩＳＦＥＴＱ2においては、ゲート電極１０ｂとしてリン（ｎ型不純物）を導入したポリシリコン膜１０を使用している。ｎ型不純物を導入したポリシリコン膜１０のフェルミ準位は、シリコンの伝導帯近傍にある。したがって、シリコンの価電子帯と伝導帯との間に形成されているドナータイプの界面準位には、フラットバンド状態において電子が入っている。このため、ドナータイプの界面準位は空いている状態で正電荷を帯びているが、ｎチャネル型ＭＩＳＦＥＴＱ2では界面準位に負電荷を有する電子が入っているため、中性となり電荷を帯びない。このことから、ｎチャネル型ＭＩＳＦＥＴＱ2では、ドナータイプの界面準位に起因したフラットバンド電圧のシフトが生じにくい。
【００４１】
この結果、ｎチャネル型ＭＩＳＦＥＴＱ2においては、窒化シリコン膜７とゲート電極１０ｂとを直接接するように構成しても問題はないが、プロセスの簡略化のため、窒化シリコン膜７上に酸化シリコン膜８を形成している。以上より、ｐチャネル型ＭＩＳＦＥＴＱ1では、酸化シリコン膜８を形成する必要があるが、ｎチャネル型ＭＩＳＦＥＴＱ2では酸化シリコン膜８を形成しなくてもよい。
【００４２】
本実施の形態におけるｐチャネル型ＭＩＳＦＥＴＱ1およびｎチャネル型ＭＩＳＦＥＴＱ2は上記のように形成されており、以下に、その製造方法について図面を参照しながら説明する。
【００４３】
図２に示すように、まず、半導体基板１を用意する。この半導体基板１は、例えばｐ型の単結晶シリコンよりなり、その主面には、素子分離領域２が形成されている。素子分離領域２は、酸化シリコン膜よりなり、例えばＳＴＩ（Shallow  Trench  Isolation）法やＬＯＣＯＳ（Local  Oxidization  Of  Silicon）などによって形成される。
【００４４】
次に、半導体基板１に形成された素子分離領域２によって分離された活性領域、すなわちｐチャネル型ＭＩＳＦＥＴＱ1を形成する領域にｎ型ウェル３を形成する。ｎ型ウェル３は、例えばイオン注入法により、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を導入することによって形成される。具体的には、例えばリンを７００ｋｅＶのエネルギーおよび１０13／ｃｍ2のドーズ量で打ち込むことにより形成される。同様に、ｎチャネル型ＭＩＳＦＥＴＱ2を形成する領域にｐ型ウェル４を形成する。ｐ型ウェル４は、ボロン（Ｂ）フッ化ボロン（ＢＦ2）を導入することによって形成される。
【００４５】
続いて、図３に示すように、半導体基板１の主面上に酸化シリコン膜（第１の酸化シリコン膜）５を形成する。酸化シリコン膜５は、例えば８５０℃の熱酸化法を使用して形成することができ、その膜厚は、例えば、約４ｎｍである。
【００４６】
次に、図４に示すように、半導体基板１と酸化シリコン膜５との間に酸窒化シリコン膜６を形成する。酸窒化シリコン膜６は、例えば、ＲＴＮ（Rapid  Thermal  Nitridation）法により形成する。具体的には、一酸化窒素（ＮＯ）中で半導体基板１を約１０００℃に加熱することにより酸窒化シリコン膜６を形成する。この酸窒化シリコン膜６を形成することによりホットキャリア耐性を向上させることができる。
【００４７】
上記した酸窒化シリコン膜６を形成する工程では、半導体基板１のシリコン表面が酸窒化されるため、半導体基板１と酸化シリコン膜５との間に酸窒化シリコン膜６が形成される。
【００４８】
続いて、図５に示すように、酸化シリコン膜５上に窒化シリコン膜７を形成する。窒化シリコン膜７は、例えば、プラズマ窒化法（ＲＰＮ：Remote  Plasma  Nitridation）により形成することができる。具体的には、窒素プラズマ（Ｎ2プラズマ）雰囲気中で半導体基板１を約７００℃に加熱して窒化シリコン膜７を形成する。この窒化シリコン膜７は、後述するゲート電極１０ａに導入されたボロンが半導体基板１などに突き抜けることを防止するために形成される。
【００４９】
次に、図６に示すように、窒化シリコン膜７上に酸化シリコン膜（第２の酸化シリコン膜）８を形成する。酸化シリコン膜８は、例えばスチーム酸化法を使用して形成することができ、その膜厚は、例えば、約１ｎｍ〜約２ｎｍである。具体的には、Ｈ2／Ｏ2の比が約１．８〜約２になるように水素ガスと酸素ガスをチャンバに導入するとともに半導体基板１を約９５０℃に加熱することにより、窒化シリコン膜７上に酸化シリコン膜８を形成する。このスチーム酸化法を使用することにより、膜質の良好な酸化シリコン膜８を形成することができる。
【００５０】
ここで、酸化シリコン膜８をスチーム酸化法で形成する例を示したがこれに限らず、酸化シリコン膜８を例えば、化学気相成長（ＣＶＤ：Chemical  Vapor  Deposition）法を使用して形成してもよい。具体的に、有機ソース（有機原料）を使用したＣＶＤ法としては、テトラエトキシシラン（ＴＥＯＳ：Ｓｉ（ＯＣ2Ｈ5）4）と酸素ガス（Ｏ2）を使用し、半導体基板１を約７５０℃に加熱することにより酸化シリコン膜８を形成することができる。また、無機ソース（無機原料）を使用したＣＶＤ法としては、シランガス（ＳｉＨ4）とＮ2Ｏガスを使用し、半導体基板１を約８５０℃に加熱することにより、酸化シリコン膜８を形成することができる。このようにＣＶＤ法を使用して酸化シリコン膜８を形成する場合、スチーム酸化法を使用して酸化シリコン膜８を形成する場合に比べて、膜を形成するレートが早く、短時間で酸化シリコン膜を形成できる利点がある。
【００５１】
続いて、図７に示すように、酸化シリコン膜８上にポリシリコン膜１０を形成する。ポリシリコン膜１０は、例えばＣＶＤ法を使用して形成することができる。そして、フォトリソグラフィ技術およびイオン注入法を使用して、ｐチャネル型ＭＩＳＦＥＴＱ1のゲート電極形成領域（ポリシリコン膜１０内）にｐ型不純物であるボロンを導入する。一方、フォトリソグラフィ技術およびイオン注入法を使用して、ｎチャネル型ＭＩＳＦＥＴＱ2のゲート電極形成領域（ポリシリコン膜１０内）にｎ型不純物であるリンを導入する。
【００５２】
そして、導入した不純物の活性化のため、アニール処理を行う。その後、図８に示すように、フォトリソグラフィ技術およびエッチング技術を使用して不純物を導入したポリシリコン膜１０、酸化シリコン膜８、窒化シリコン膜７、酸化シリコン膜５および酸窒化シリコン膜６を順次パターニングすることにより、ゲート絶縁膜９、ゲート電極１０ａおよびゲート電極１０ｂを形成する。
【００５３】
ゲート絶縁膜９は、酸窒化シリコン膜６、酸化シリコン膜５、窒化シリコン膜７および酸化シリコン膜８の積層膜から形成される。また、ゲート電極１０ａは、ボロンを導入したポリシリコン膜１０より形成され、ゲート電極１０ｂは、リンを導入したポリシリコン膜１０より形成される。
【００５４】
ここで、本実施の形態では、ゲート絶縁膜９中の窒化シリコン膜７上に酸化シリコン膜８を形成している。すなわち、窒化シリコン膜７とポリシリコン膜１０よりなるゲート電極１０ａとの間に酸化シリコン膜８を形成することにより、窒化シリコン膜７とゲート電極１０ａが直接接触しないようにしている。このため、窒化シリコン膜７とゲート電極１０ａが直接接しているときに形成される多数の界面準位（ドナータイプの準位）を低減することができる。したがって、後述するｐチャネル型ＭＩＳＦＥＴＱ1におけるフラットバンド電圧のシフトおよびばらつきを低減することができる。
【００５５】
次に、図９に示すように、半導体基板１の主面上に犠牲酸化膜となる酸化シリコン膜１１を形成する。この酸化シリコン膜１１は、例えば、半導体基板１を約８００℃に加熱した状態でドライ酸化法を使用することにより形成でき、その膜厚は約５ｎｍである。
【００５６】
続いて、ゲート電極１０ａの両側の領域に低濃度ｐ型不純物拡散領域１２、１３を形成する。低濃度ｐ型不純物拡散領域１２、１３は、例えばイオン注入法を使用してボロンやフッ化ボロンなどのｐ型不純物をｎ型ウェル３内に導入することによって形成される。同様に、ゲート電極１０ｂの両側の領域に低濃度ｎ型不純物拡散領域１４、１５を形成する。低濃度ｎ型不純物拡散領域１４、１５は、例えばイオン注入法を使用してリンやヒ素などのｎ型不純物をｐ型ウェル４内に導入することによって形成される。そして、導入した不純物を活性化するため、アニール処理を行う。
【００５７】
続いて、図１０に示すように、ゲート電極１０ａ、１０ｂの側壁にサイドウォール１６を形成する。サイドウォール１６は、半導体基板１の主面上に例えばＣＶＤ法を使用して酸化シリコン膜を堆積し、堆積した酸化シリコン膜を異方性エッチングすることにより形成することができる。
【００５８】
サイドウォール１６を形成した後、ゲート電極１０ａの両側の領域に高濃度ｐ型不純物拡散領域１７、１８を形成する。高濃度ｎ型不純物拡散領域１７、１８は、例えばイオン注入法を使用して、ボロンやフッ化ボロンなどのｐ型不純物を導入することによって形成することができる。高濃度ｎ型不純物拡散領域１７、１８は、前述した低濃度ｐ型不純物拡散領域１２、１３よりも不純物濃度が高くなっている。同様にして、ゲート電極１０ｂの両側の領域に高濃度ｎ型不純物拡散領域１９、２０を形成する。高濃度ｎ型不純物拡散領域１９、２０は、例えばイオン注入法を使用して、リンやヒ素などのｎ型不純物を導入することによって形成することができる。この高濃度ｎ型不純物拡散領域１９、２０には、低濃度ｎ型不純物拡散領域１４、１５よりも高濃度にｎ型不純物が導入されている。
【００５９】
次に、高濃度ｐ型不純物拡散領域１７、１８および高濃度ｎ型不純物拡散領域１９、２０の表面を露出させた後、半導体基板１の主面上に例えばＣＶＤ法を使用してコバルト（Ｃｏ）膜を堆積させる。そして、熱処理を施すことによって、図１１に示すように、コバルトシリサイド膜２１を形成する。これにより、ボロンを導入したポリシリコン膜１０とコバルトシリサイド膜２１よりなるゲート電極１０ａとリンを導入したポリシリコン膜１０とコバルトシリサイド膜２１よりなるゲート電極１０ｂを形成することができる。また、高濃度ｐ型不純物拡散領域１７、１８および高濃度ｎ型不純物拡散領域１９、２０にコバルトシリサイド膜２１を形成することができる。したがって、ゲート電極１０ａ、１０ｂを低抵抗化することができるとともに、高濃度ｐ型不純物拡散領域１７、１８および高濃度ｎ型不純物拡散領域１９、２０のシート抵抗を低抵抗化することができる。その後、未反応のコバルト膜は除去される。
【００６０】
このようにして、ｐチャネル型ＭＩＳＦＥＴＱ1およびｎチャネル型ＭＩＳＦＥＴＱ2を形成することができる。
【００６１】
次に、配線工程について説明する。半導体基板１の主面上に、例えばＣＶＤ法を使用して層間絶縁膜となる絶縁膜２２を堆積する。その後、フォトリソグラフィ技術およびエッチング技術を使用することにより、絶縁膜２２を貫通するコンタクトホール２３を形成する。コンタクトホール２３の底部では、高濃度ｐ型不純物拡散領域１７、１８および高濃度ｎ型不純物拡散領域１９、２０に形成されたコバルトシリサイド膜２１が露出される。
【００６２】
次に、コンタクトホール２３内にチタン／窒化チタン膜２４ａおよびタングステン膜２４ｂを埋め込んだプラグ２５を形成する。プラグ２５は、例えば以下のようにして形成することができる。まず、コンタクトホール２３内を含む絶縁膜２２上に、例えばスパッタリング法を使用して、チタン／窒化チタン膜２４ａを形成した後、例えばＣＶＤ法を使用してタングステン膜２４ｂをコンタクトホール２３内に埋め込むように形成する。そして、絶縁膜２２上に形成された不要なチタン／窒化チタン膜２４ａおよびタングステン膜２４ｂをＣＭＰ法やエッチバック法を使用して除去することにより、プラグ２５を形成する。
【００６３】
続いて、プラグ２５を形成した絶縁膜２２上にチタン／窒化チタン膜２６ａ、アルミニウム膜２６ｂ、チタン／窒化チタン膜２６ｃを順次形成する。これらの膜は、例えばスパッタリング法を使用して形成することができる。そして、フォトリソグラフィ技術およびエッチング技術を使用して、チタン／窒化チタン膜２６ａ、アルミニウム膜２６ｂおよびチタン／窒化チタン膜２６ｃをパターニングすることにより、配線２７を形成する。
【００６４】
なお、配線は多層にわたって形成されるが、本明細書では省略する。その後、水素アニールを行ない、半導体基板１とゲート絶縁膜９の界面にあるダングリングボンド（未結合手）に水素を結合させて、ｐチャネル型ＭＩＳＦＥＴＱ1およびｎチャネル型ＭＩＳＦＥＴＱ2のデバイス特性を良好にする。
【００６５】
本実施の形態によれば、窒化シリコン膜７上に酸化シリコン膜８を形成して、窒化シリコン膜７とゲート電極１０ａが直接接しないようにしたため、ゲート絶縁膜９とゲート電極１０ａの界面において、界面準位の密度が大きくなることを抑制することができる。したがって、ドナータイプの界面準位に起因するフラットバンド電圧のシフトおよびばらつきを低減することができ、ＭＩＳＦＥＴの電気的特性の向上を図ることができる。
【００６６】
なお、本実施の形態では、通常の半導体基板１にｐチャネル型ＭＩＳＦＥＴＱ1とｎチャネル型ＭＩＳＦＥＴＱ2をデュアルゲートで形成する例について説明したが、これに限らず、例えば、図１２に示すように、埋め込み酸化膜１ａを形成したＳＯＩ（Silicon  On  Insulator）基板にｐチャネル型ＭＩＳＦＥＴＱ1とｎチャネル型ＭＩＳＦＥＴＱ2とをデュアルゲートで形成した構造にも本発明を適用することができる。この場合、窒化シリコン膜７とゲート電極１０ａが直接接しないようにしたため、ドナータイプの界面準位に起因するフラットバンド電圧のシフトおよびばらつきを低減することができ、ＭＩＳＦＥＴの電気的特性の向上を図ることができるとともに、ＳＯＩ基板を使用することにより、素子を完全分離できるので、ラッチアップを防止できる。
【００６７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００６８】
本発明は、半導体装置を製造する製造業に幅広く利用することができる。
【図面の簡単な説明】
【００６９】
【図１】本発明の実施の形態における半導体装置を示した断面図である。
【図２】実施の形態における半導体装置の製造工程を示した断面図である。
【図３】図２に続く半導体装置の製造工程を示した断面図である。
【図４】図３に続く半導体装置の製造工程を示した断面図である。
【図５】図４に続く半導体装置の製造工程を示した断面図である。
【図６】図５に続く半導体装置の製造工程を示した断面図である。
【図７】図６に続く半導体装置の製造工程を示した断面図である。
【図８】図７に続く半導体装置の製造工程を示した断面図である。
【図９】図８に続く半導体装置の製造工程を示した断面図である。
【図１０】図９に続く半導体装置の製造工程を示した断面図である。
【図１１】図１０に続く半導体装置の製造工程を示した断面図である。
【図１２】実施の形態の変形例における半導体装置を示した断面図である。
【符号の説明】
【００７０】
１  半導体基板
１ａ  埋め込み酸化膜
２  素子分離領域
３  ｎ型ウェル
４  ｐ型ウェル
５  酸化シリコン膜（第１の酸化シリコン膜）
６  酸窒化シリコン膜
７  窒化シリコン膜
８  酸化シリコン膜（第２の酸化シリコン膜）
９  ゲート絶縁膜
１０  ポリシリコン膜
１０ａ  ゲート電極
１０ｂ  ゲート電極
１１  酸化シリコン膜
１２  低濃度ｐ型不純物拡散領域
１３  低濃度ｐ型不純物拡散領域
１４  低濃度ｎ型不純物拡散領域
１５  低濃度ｎ型不純物拡散領域
１６  サイドウォール
１７  高濃度ｐ型不純物拡散領域
１８  高濃度ｐ型不純物拡散領域
１９  高濃度ｎ型不純物拡散領域
２０  高濃度ｎ型不純物拡散領域
２１  コバルトシリサイド膜
２２  絶縁膜
２３  コンタクトホール
２４ａ  チタン／窒化チタン膜
２４ｂ  タングステン膜
２５  プラグ
２６ａ  チタン／窒化チタン膜
２６ｂ  アルミニウム膜
２６ｃ  チタン／窒化チタン膜
２７  配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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