(57)【要約】【課題】半導体装置のゲート電極端部の基板における転位発生を抑制する。【解決手段】半導体基板の主面に形成された複数の素子形成領域と、前記素子形成領域の間に位置し、前記素子分離絶縁膜が埋め込まれた素子分離溝と、前記素子形成領域に形成されたゲート絶縁膜と前記ゲート電極と前記ゲート電極の上方に形成される複数の配線層と、を有し、前記素子分離溝は前記半導体基板と前記素子分離絶縁膜との間に形成された熱酸化膜を有し、前記素子分離膜は、内部に多数の微細空孔を備え、前記熱酸化膜より多孔質に形成する。【選択図】図２（ｊ）
2005340327.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主面に形成された複数の素子形成領域と、
前記素子形成領域の間に位置し、素子分離絶縁膜が埋め込まれた素子分離溝と、
前記素子形成領域に形成されたゲート絶縁膜と、を有し、
前記素子分離溝は前記半導体基板と前記素子分離絶縁膜との間に形成された熱酸化膜を有し、前記素子分離絶縁膜は、内部に多数の微細空孔を備え、前記熱酸化膜より多孔質であることを特徴とする半導体装置。
【請求項２】
半導体基板の主面に形成された複数の素子形成領域と、
前記素子形成領域の間に位置し、素子分離絶縁膜が埋め込まれた素子分離溝と、
前記素子形成領域に形成されたゲート絶縁膜と、を有し、
前記素子分離溝は、前記素子分離絶縁膜と前記半導体基板の表面との間に熱酸化膜を備え、前記素子分離絶縁膜と前記熱酸化膜との間には窒化膜が熱酸化膜より薄く形成されるか非形成にされており、前記素子分離絶縁膜は、内部に多数の微細空孔を有し、半導体装置を形成する際の最高昇温温度を経た後に５ｎｍ以下の孔が１０ｎｍ以上の孔より多く形成された多孔質な膜を備えることを特徴とする半導体装置。
【請求項３】
請求項１または２において、前記素子分離絶縁膜のヤング率は装置を形成する最高昇温温度を経た後に７０ＧＰａより小さい値であることを特徴とする半導体装置。
【請求項４】
半導体基板の主面に形成された複数の素子形成領域と、
前記素子形成領域の間に位置し、素子分離絶縁膜が埋め込まれた素子分離溝と、
前記素子形成領域に形成されたゲート絶縁膜と、を有し、
前記素子分離溝は前記半導体基板と前記素子分離絶縁膜との間に形成された熱酸化膜を有し、前記素子分離絶縁膜は、前記熱酸化膜よりヤング率が低く形成されたことを特徴とする半導体装置。
【請求項５】
請求項４において、前記素子分離溝は、前記素子分離絶縁膜は、装置を形成する最高昇温温度を経た後に、５ｎｍ以下の孔が１０ｎｍ以上の孔より多く存在する多孔質を備え、ヤング率が７０ＧＰａより小さく形成されていることを特徴とする半導体装置。
【請求項６】
半導体基板の主面に形成された複数の素子形成領域と、
前記素子形成領域の間に位置し、素子分離絶縁膜が埋め込まれた素子分離溝と、
前記素子形成領域に形成されたゲート絶縁膜とゲート電極と前記ゲート電極の上方に形成される複数の配線層と、を有し、
前記素子分離絶縁膜は、熱酸化膜が基板表面に形成された前記素子分離溝の上に堆積された第一の素子分離絶縁膜と、前記第一の素子分離絶縁膜の上に堆積された第二の素子分離絶縁膜とを備え、前記第一の素子分離絶縁膜は多孔質であり、前記第二の素子分離絶縁膜より前記第一の素子分離絶縁膜は多孔質であることを特徴とする半導体装置。
【請求項７】
請求項６において、前記素子分離溝は前記半導体基板と前記第一の素子分離絶縁膜との間に形成された熱酸化膜を有し、前記第一の素子分離膜は、前記熱酸化膜より多孔質であることを特徴とする半導体装置。
【請求項８】
請求項６において、前記素子分離溝は前記半導体基板と前記素子分離絶縁膜との間に形成された熱酸化膜を有し、前記第一の素子分離膜は、前記熱酸化膜よりヤング率が低く形成されたことを特徴とする半導体装置。
【請求項９】
請求項６において、素子形成領域に前記ゲート電極に対応して前記半導体基板に不純物が打ち込まれた不純物領域を有し、前記第二の素子分離絶縁膜の層間絶縁膜側界面と前記第一の素子分離膜側の界面とは、前記不純物領域における基板表面から不純物濃度が最も高くなる深さより深い領域に位置することを特徴とする半導体装置。
【請求項１０】
請求項１から５の何れかにおいて、素子形成領域にゲート電極に対応して前記半導体基板に不純物が打ち込まれた不純物領域を有し、前記素子分離絶縁膜の層間絶縁膜側の界面は、前記不純物領域における基板表面から不純物濃度が最も高くなる深さより深い領域に位置することを特徴とする半導体装置。
【請求項１１】
請求項１から９の何れかにおいて、前記素子分離絶縁膜はＨｙｄｒｏｇｅｎ  Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ化合物を主成分とする塗布膜を加熱して得られるＳｉＯを主成分とする絶縁膜を備えることを特徴とする半導体装置。
【請求項１２】
請求項１から９の何れかにおいて、前記素子分離絶縁膜はＭｅｔｈｙｌ  Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ化合物を主成分とする塗布膜を加熱して得られるＳｉＯを主成分とする絶縁膜を備えることを特徴とする半導体装置。
【請求項１３】
請求項１において、複数の層間絶縁膜は、前記素子分離絶縁膜と前記熱酸化膜との平均孔径の差よりも前記素子分離絶縁膜との平均孔径の差が小さくなるように形成された多孔質層間絶縁膜を有することを特徴とする半導体装置。
【請求項１４】
半導体基板の回路形成面にパッド酸化膜を形成し、前記パッド酸化膜の上に酸化防止膜を形成する工程と、
前記半導体基板の回路形成面の所望の位置に形成された前記酸化防止膜と前記パッド酸化膜を除去し、前記除去した領域に所定の深さの溝を形成する工程と、
前記溝を酸化して溝内に熱酸化膜を形成する工程と、
前記熱酸化膜を備えた前記溝に素子分離絶縁膜を埋め込む工程と、
前記酸化防止膜の上に形成された前記素子分離絶縁膜を除去し、前記半導体基板の回路形成面の上に形成された前記酸化防止膜を除去する工程と、
前記半導体基板の回路形成面の上に形成された前記パッド酸化膜を除去する工程と、
前記パッド酸化膜が除去された前記半導体基板の回路形成面にゲート絶縁膜及びゲート電極を形成する工程と、
前記ゲート電極に対応する位置に不純物を前記半導体基板に打ち込み、打ち込んだ不純物を有する半導体基板を熱処理して拡散層を形成する工程と、
前記ゲート絶縁膜及び前記素子分離溝を覆い前記ゲート電極の上端より上に上面を有する層間絶縁膜を堆積する工程と、前記層間絶縁膜に配線層を形成する工程と、を有し、
前記素子分離絶縁膜を形成した後に少なくとも８５０℃以上に前記半導体基板を熱処理する工程を有し、熱処理工程を経た後の前記素子分離絶縁膜を多数の微細空孔を備え、前記溝内の前記熱酸化膜より多孔質に形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＭＯＳトランジスタのゲート電極側壁にはサイドウォールとなる絶縁膜が形成されており、その両端に不純物を打ち込んでソースやドレイン領域が形成されている。このソースやドレイン領域端部ではシリコン基板中に結晶欠陥が発生する場合が多く見られ、この結晶欠陥を防止する方法として、特開平０８-９７２１０号公報（特許文献１）には、ゲート電極の側面と、サイドウォールとなるシリコンナイトライド膜とその下の基板との間に酸化膜を介在させゲート電極側面に形成される窒化膜による応力の影響を抑制した形態が開示されている。
【０００３】
【特許文献１】特開平０８-９７２１０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明者は、検討の結果、ソース及びドレイン領域を含むアクティブ領域の基板に発生する結晶欠陥がデバイスとしての特性低下を引き起こしており、これらの結晶欠陥を抑制する対策について検討の結果、結晶欠陥の発生が素子分離（Shallow  Trench  Isolation）による応力（ＳＴＩ応力）が大きく影響していることを見出した。前記特許文献１ではＳＴＩによる応力について考慮されていない。
【０００５】
そこで、本発明の目的は上記のような不具合を解決できる半導体装置及び製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
前記課題を解決するために、本発明の半導体装置を素子分離領域に基く外部応力を低減する構造とすることにより、ソースドレイン不純物が打ち込まれた領域付近の半導体基板に発生する結晶欠陥を抑制することができる。
【０００７】
例えば、前記課題を解決するために本発明は以下の形態を備える。
（１）半導体基板の主面に形成された複数の素子形成領域と、前記素子形成領域の間に位置し、素子分離絶縁膜が埋め込まれた素子分離溝と、前記素子形成領域に形成されたゲート絶縁膜と、を有し、前記素子分離溝は前記半導体基板と前記素子分離絶縁膜との間に形成された熱酸化膜を有し、前記素子分離膜は、内部に多数の微細空孔を備え、前記熱酸化膜より多孔質であることを特徴とする半導体装置である。
【０００８】
このように形成することにより、ソースドレインなどのイオン注入による拡散層が形成されている場合であっても、基板に生じる結晶欠陥等の発生を抑制することができる。このため、少なくとも熱酸化膜（溝表面膜）より多孔質にして、溝の酸化に伴う溝側壁の酸化膜成長に伴う応力の集中を緩和できる。
【０００９】
なお、他の観点としては、前記素子分離溝に埋め込まれた前記素子分離絶縁膜及び前記ゲート絶縁膜は、酸化シリコンを主構成元素とする膜を備え、前記素子分離絶縁膜はゲート絶縁膜より多孔質な膜を有するようにすることができる。
【００１０】
或は、前記素子形成領域に形成された前記ゲート絶縁膜とゲート電極と前記ゲート電極の上方に形成される複数の配線層と、を有し、前記素子分離溝に埋め込まれた前記素子分離絶縁膜は、前記配線層のうち最も下層に形成される配線層と前記半導体基板の主面との間に位置する層間絶縁膜より多孔質であるようにすることができる。
【００１１】
この形態は前記層間絶縁膜の上層に、当該層間絶縁膜より多孔質の層間絶縁膜が形成されていることが好ましい。
【００１２】
なお、前記素子分離膜及び前記比較対象の層間絶縁膜は酸化シリコンを主構成元素とすることが好ましい。
【００１３】
ここで、主構成元素とは、層を構成する材料のうち、存在する原子割合が最も多い材料をいうことができる。多孔質とは対象とする層内に微小空孔が多く形成されている形態である。
【００１４】
前記熱酸化膜より多孔質であるとは、熱酸化膜が前記微細空孔を備えている場合には前記微細空孔より多い前記微細空孔を備えている素子分離絶縁膜の状態を示す。また、前記熱酸化膜が前記微細空孔を備えていない場合には、素子分離絶縁膜の方に前記微細空孔を有している状態を示す。
（２）半導体基板の主面に形成された複数の素子形成領域と、前記素子形成領域の間に位置し、素子分離絶縁膜が埋め込まれた素子分離溝と、前記素子形成領域に形成されたゲート絶縁膜とゲート電極と前記ゲート電極の上方に形成される複数の配線層と、を有し、
前記素子分離溝は、前記素子分離絶縁膜と前記半導体基板の表面との間に熱酸化膜を備え、前記素子分離絶縁膜と前記熱酸化膜との間には窒化膜が熱酸化膜より薄く形成されるか非形成にされており、前記素子分離絶縁膜は、内部に多数の微細空孔を有し、半導体装置を形成する際の最高昇温温度を経た後に５ｎｍ以下の孔が１０ｎｍ以上の孔より多く形成された多孔質な膜を備えることを特徴とする半導体装置である。
【００１５】
大型の空孔が散在していると機械構造的特性が向上しないため、十分小さい空孔を備えることが好ましい。十分小さい空孔の例としては前述の程度にすることができる。
【００１６】
前述した窒化膜については、窒化膜によりチャージアップなどの観点から、実質的には非形成であることが好ましい。
【００１７】
なお、好ましい形態としては、前記平均孔径は１.０ｎｍから１．３ｎｍより小さい範囲にあるようにする。
【００１８】
また、更に、前記素子分離絶縁膜のヤング率は装置を形成する最高昇温温度を経た後に７０ＧＰａより小さい値である。より好ましくは、３５ＧＰａ以下になるように形成する。
（３）半導体基板の主面に形成された複数の素子形成領域と、前記素子形成領域の間に位置し、素子分離絶縁膜が埋め込まれた素子分離溝と、前記素子形成領域に形成されたゲート絶縁膜とゲート電極と前記ゲート電極の上方に形成される複数の配線層と、を有し、
前記素子分離溝は前記半導体基板と前記素子分離絶縁膜との間に形成された熱酸化膜を有し、前記素子分離絶縁膜は、前記熱酸化膜よりヤング率が低く形成されたことを特徴とする半導体装置である。
【００１９】
具体的には、前記素子分離溝は、前記素子分離絶縁膜は、装置を形成する最高昇温温度を経た後に、５ｎｍ以下の孔が１０ｎｍ以上の孔より多く存在する多孔質を備え、ヤング率が７０ＧＰａより小さく形成されていることが好ましい。より好ましくは、ヤング率が３５Ｐa以下である。
【００２０】
なお、他の観点としては、前記素子分離溝に埋め込まれた素子分離絶縁膜及び前記ゲート絶縁膜は、酸化シリコンを主構成元素とする膜を備え、前記素子分離絶縁膜はゲート絶縁膜よりヤング率の低い膜を有するようにすることができる。
（４）半導体基板の主面に形成された複数の素子形成領域と、前記素子形成領域の間に位置し、素子分離絶縁膜が埋め込まれた素子分離溝と、前記素子形成領域に形成されたゲート絶縁膜と前記ゲート電極と前記ゲート電極の上方に形成される複数の配線層と、を有し、
前記素子分離絶縁膜は、熱酸化膜が基板表面に形成された前記素子分離溝の上に堆積された第一の素子分離絶縁膜と、前記第一の素子分離絶縁膜の上に堆積された第二の素子分離絶縁膜とを備え、前記第一の素子分離絶縁膜は多孔質であり、前記第二の素子分離絶縁膜より前記第一素子分離絶縁膜は多孔質であることを特徴とする半導体装置である。
【００２１】
好ましくは、一例として、第一の素子分離膜は前述の何れかの微細空孔を備えた多孔質構造であり、第二の素子分離膜がそのような多孔質構造を実質的に備えていない形態であることができる。
【００２２】
または、前記第一の素子分離絶縁膜と前記第二の素子分離絶縁膜は酸化シリコンを主構成元素とし、前記第一の素子分離絶縁膜は炭素を添加元素として含む。
【００２３】
より好ましくは、前記いずれかの形態において、前記素子分離溝は前記半導体基板と前記第一の素子分離絶縁膜との間に形成された熱酸化膜を有し、前記第一の素子分離膜は、前記熱酸化膜より多孔質である。
【００２４】
より好ましくは、前記何れかの形態において、前記素子分離溝は前記半導体基板と前記素子分離絶縁膜との間に形成された熱酸化膜を有し、前記第一の素子分離膜は、前記熱酸化膜よりヤング率が低く形成される。
（５）なお、前記何れかの形態において、素子形成領域に前記ゲート電極に対応して前記半導体基板に不純物が打ち込まれた不純物領域を有し、前記第二の素子分離絶縁膜の前記層間絶縁膜側界面と前記第一の素子分離膜側の界面とは、前記不純物領域における基板表面から不純物濃度が最も高くなる深さより深い領域に位置することを特徴とする半導体装置である。
【００２５】
本形態では、素子分離領域中の埋め込み酸化膜を素子形成領域の基板面より、落ち込ませるようにする。これにより、効果的に基板の結晶欠陥の発生を抑制することができる。
（６）半導体基板の回路形成面にパッド酸化膜を形成し、前記パッド酸化膜の上に酸化防止膜を形成する工程と、
前記半導体基板の回路形成面の所望の位置に形成された前記酸化防止膜と前記パッド酸化膜を除去し、前記除去した領域に所定の深さの溝を形成する工程と、
前記溝を酸化して溝内に熱酸化膜を形成する工程と、
前記熱酸化膜を備えた前記溝に素子分離絶縁膜を埋め込む工程と、
前記酸化防止膜の上に形成された前記素子分離絶縁膜を除去し、前記半導体基板の回路形成面の上に形成された前記酸化防止膜を除去する工程と、
前記半導体基板の回路形成面の上に形成された前記パッド酸化膜を除去する工程と、
前記パッド酸化膜が除去された前記半導体基板の回路形成面にゲート絶縁膜及びゲート電極を形成する工程と、
前記ゲート電極に対応する位置に不純物を前記半導体基板に打ち込み、打ち込んだ不純物を有する半導体基板を熱処理して拡散層を形成する工程と、
前記ゲート絶縁膜及び前記素子分離溝を覆い前記ゲート電極の上端より上に上面を有する層間絶縁膜を堆積する工程と、前記層間絶縁膜に配線層を形成する工程と、を有し、
前記素子分離絶縁膜を形成した後に少なくとも８５０℃以上に前記半導体基板を熱処理する工程を有し、熱処理工程を経た後の、前記素子分離絶縁膜が多数の微細空孔を備え、前記溝内の前記熱酸化膜より多孔質に形成されることを特徴とする半導体装置の製造方法である。
【００２６】
微細空孔を備えた膜を８５０℃以上、好ましくは１０００℃以上で熱処理して炭素成分を除去した微細空孔を好ましい状態で備える酸化シリコン膜を形成する。なお熱処理後に炭素成分は含有している状態であってよい。
【００２７】
なお、前述した形態に関して、例えば、前述した素子分離絶縁膜の材質は酸化膜であることが好ましい。また、例えば、第一の素子分離膜と第二の素子分離膜を備える場合は共に酸化膜であることが好ましい。或は、好ましくは前記素子分離絶縁膜は塗布型で形成された膜である。
【００２８】
また、本発明者らは、本発明の技術について公知例を調査して以下の先行技術を抽出した。しかし、本発明の形態を備え、本発明の作用効果を奏することができる形態はなかった。
【００２９】
特開平１１-３０７６２６号公報、特開平１１-１８６３７８号公報、特開２００３-３１６５０号公報、特開２００３-３１５６８号公報、特開２０００-１１４３６２号公報、特開０６-９７２７４号公報、特開０５-４７９１８号公報、特開０５-１１４６４６号公報。特開平１０-５６０５８号公報、特開２０００-２２３５７２号公報、特開２００１-１４４１７０号公報、特開２００１-１６７４１１号公報、特開２００２-９２４５号公報、特開２００２-２８９６８１号公報。
【発明の効果】
【００３０】
本発明により前述した不具合の解決に寄与することができる半導体装置及び製造方法を提供できる。
【発明を実施するための最良の形態】
【００３１】
本発明の発明者は基板上に素子分離領域が形成されており、素子形成領域にゲート構造が形成されている場合で、さらにシリコン基板に砒素やりんなど不純物を高濃度で打ち込んだ場合に、結晶欠陥が発生しやすくなることについて検討を行った。その結果、基板に不純物が打ち込まれると、不純物が打ち込まれた領域（不純物形成領域）には高い応力（不純物起因応力）が生じ、この不純物起因応力がゲート構造や素子分離形成過程で生じる応力（ＳＴＩ応力）によって拘束されて結晶欠陥が生じることを突き止めた。このことから、この不純物応力を拘束しないように、素子分離領域の形成過程で生じる応力を低減することで結晶欠陥を防止できると考えた。
【００３２】
素子分離はシリコン基板に溝を形成し、埋め込み酸化膜を埋め込んだものである。トランジスタ形成過程では多くのシリコン基板酸化工程が存在する。酸化種となる酸素は溝内部にも埋め込み酸化膜を通して拡散するので、溝側壁にも酸化膜が成長する。ＳｉからＳｉＯ２変化時に約２倍の体積膨張が生じる。この体積膨張は埋め込まれた酸化膜によって拘束を受けるので、シリコン基板中には高い圧縮の応力が生じる。そのため、この圧縮応力を低減するため、埋め込んだ埋め込み酸化膜のヤング率を熱酸化膜やＣＶＤ酸化膜より低いポーラス酸化膜を使用する。
本方法によれば、シリコンナイトライド膜下に厚いシリコン酸化膜を堆積する必要がなく、転位発生を防止できる。
【００３３】
以上のように説明した本発明により、前述した不具合の解決に寄与することができる半導体装置及び製造方法を提供できる。これにより、基板のソースやドレイン領域に生じる欠陥を抑制でき、さらに性能の良好な半導体装置及び製造方法を提できる。
【００３４】
本発明の第一の実施例である半導体装置の製造工程について図１、図２を用いて説明する。
【００３５】
図１は平面レイアウト図、図２は図１のＡ−Ａ’断面の構造を示したものである。
（１）シリコン基板１に厚さ５〜１５ｎｍのパッド酸化膜２と厚さ１５０ｎｍ程度の窒化珪素膜３を堆積する。所望の位置の窒化珪素膜３、パッド酸化膜２及びシリコン基板１の一部をエッチング除去し、シリコン基板１の表面の側壁がシリコン基板１に対して所定の角度を有する浅溝を形成する（図２（ａ））。
（２）その後、９００℃〜１１５０℃範囲の酸化雰囲気中でシリコン基板１表面を熱酸化し、溝部分に厚さ数ｎｍ〜数十ｎｍの素子分離熱酸化膜４を形成する（図２（ｂ））。溝内部をヤング率が７０ＧＰａ未満の酸化膜で埋め込む（以下、埋込み絶縁膜５）。例えば、Ｈｙｄｒｏｇｅｎ  Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ化合物を主成分とする塗布膜を加熱して得られるＳｉＯを主成分とする絶縁膜である。或は例えば、Ｍｅｔｈｙｌ  Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ化合物を主成分とする塗布膜を加熱して得られるＳｉＯを主成分とする絶縁膜である。
【００３６】
その後、９００℃〜１１５０℃の窒素雰囲気または酸化雰囲気中でシリコン基板１をアニールする（図２（ｃ））。
（３）低ヤング率の埋込み絶縁膜５を化学機械研磨法（ＣＭＰ）あるいはドライエッチング法を使用してエッチバックする。この場合、酸化防止膜として用いた窒化珪素膜３はエッチングストッパーとなり、窒化珪素膜３下のシリコン基板１がエッチングされることを防止する働きを持つ。前記窒化珪素膜３が露出するまでエッチバンクした後、窒化珪素膜３及びパッド酸化膜２を除去し、浅溝に酸化膜が埋め込まれた浅溝型の素子分離構造が完成する（図２（ｄ））。Ｓｉ基板が露出した領域が素子形成領域１９、溝領域が素子分離領域（ＳＴＩ領域）２０となる。
（４）シリコン基板１表面を９００℃、酸素雰囲気中で熱処理して約１０ｎｍの熱酸化膜を形成し、この膜をバッファ層にボロンや燐などの不純物を濃度１Ｅ１３（個／ｃｍ２）程度打ち込み、ｗｅｌｌ層６を形成する。その後、上記熱酸化膜を希釈したＨＦにより除去し、ゲート酸化膜７、多結晶シリコン膜８、タングステン膜９、シリコンナイトライド膜１０を順次堆積・パターニングしてゲート電極を形成する（図２（ｅ））。
（５）その後、９００℃、酸素雰囲気中で熱処理してシリコン基板表面に３〜１０ｎｍの厚さの熱酸化膜１１を形成し、この膜をバッファ層にシリコン基板１にボロン（ＰＭＯＳの場合）やひ素（ＮＭＯＳの場合）を濃度１Ｅ１３（個／ｃｍ２）程度打ち込み、低濃度層１２を形成する（図２（ｆ））。
（６）その後、絶縁膜となるシリコンナイトライド膜１３を堆積後、パターニングして、サイドウォール１３ａを形成し、露出したシリコン基板１にボロン（ＰＭＯＳの場合）やひ素（ＮＭＯＳの場合）を濃度５Ｅ１４〜３Ｅ１５（個／ｃｍ２）程度打ち込み、高濃度層１４を形成する。化学気相法で層間絶縁膜１５を基板表面全体に堆積し、ＣＭＰ等で層間絶縁膜１５を平坦化する（図２（ｇ））。
（７）異方性のドライエッチングにより、層間絶縁膜１５を部分的に除去し、コンタクト領域１６を形成する。（図２（ｈ））。
（８）シリコン基板１からの電極引き出しのために、電極プラグとなる多結晶シリコン１７をコンタクト領域１６に堆積する（図２（i））。
（９）コンタクト領域上に銅やアルミニウムの導電膜２５を堆積・パターニングし、この上に層間絶縁膜２６を堆積してトランジスタが完成する。なお、電極プラグは電気抵抗が低いものであればよいので、その他の金属、例えばタングステン等でも構わない。
【００３７】
次に本実施形態の作用効果について説明する。結晶欠陥の多くはこれまでの経験から、基板上に素子分離領域が形成され、素子形成領域にゲート構造が形成されている場合で、さらにシリコン基板に砒素やりんなど不純物が高濃度で打ち込まれた場合に発生しやすいことが分かっている。これは、不純物をシリコン基板に打ち込むと打ち込んだ原子によりシリコン基板表面がアモルファス状態となるが、その後の熱処理により、このアモルファス層が下地のシリコン基板の原子配列にならい結晶化する。結晶欠陥はこの結晶化の際に外部からの力（応力）が作用した場合に、結晶配列が乱れて発生するものと考えられる。すなわち外部の応力が結晶欠陥を誘発していると考えられる。そのため外部の応力を低減することができれば再結晶化がスムーズに進行し、結晶欠陥を低減できると考えられる。外部応力として、ゲート電極の応力のほかに主なものとしてＳＴＩ応力が考えられる。このＳＴＩ応力のメカニズムは以下に示す通りであり（図３参照）、場合によっては数百ＭＰａと大きい応力を生じる場合がある。トランジスタ形成過程では多くのシリコン基板酸化工程が存在する。そのため、酸化種となる酸素は溝内部の埋込み酸化膜１８を通して拡散し、溝側壁にも酸化膜が成長する。Ｓｉから酸化膜（ＳｉＯ２）変化時に約２倍の体積膨張が生じ、この体積膨張が埋込み酸化膜１８によって拘束を受ける。この拘束による反力の影響でシリコン基板中に高い圧縮応力が生じ、この圧縮の応力をＳＴＩ応力という。
【００３８】
ＳＴＩ応力は酸化時の体積膨張が埋込み酸化膜１８によって拘束を受けて発生する。つまり、埋込み酸化膜１８を柔らかくすることができれば、ＳＴＩ応力を低減することが可能となる。本発明では従来用いられてきたＣＶＤ酸化膜（０３−ＴＥＯＳ膜）やＨＤＰ膜のＳｉＯ２はヤング率（１０００℃程度のアニール後）が少なくとも７０ＧＰａであった。これに比べヤング率を低くした（柔らかくした）酸化膜を用いたため、ＳＴＩ応力が減少し、結晶欠陥を低減することが可能となる。
【００３９】
半導体製造工程では膜堆積及び不純物の活性化時に１０００℃程度の熱処理が加わる（例えば、ソースドレイン形成時、或はＳＩＴ堆積後の熱処理による緻密化等）。そのため、埋込み絶縁膜５はこの熱処理後も低い少なくともヤング率（７０ＧＰａ未満）を保持していることが必要である。高温の熱処理をしてもヤング率を低く保つために例えば、Ｈｙｄｒｏｇｅｎ  Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ化合物、あるいはＭｅｔｈｙｌ  Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ化合物を主成分とする塗布膜を加熱して得られるＳｉＯを主成分とする絶縁膜を使用する。
【００４０】
Ｈｙｄｒｏｇｅｎ  Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ化合物を主成分とする塗布溶液は、一般式（ＨＳｉＯ１.５）ｎで表される化合物をメチルイソブチルケトンなどの溶媒に溶解させたものである。また、Ｍｅｔｈｙｌ  Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ化合物を主成分とする塗布溶液は、一般式（ＣＨ３ＳｉＯ１.５）ｎで表される化合物をメチルイソブチルケトンなどの溶媒に溶解させたものである。これらの溶液を基板に塗布し、好ましくは１００〜２５０℃程度の温度で中間加熱したのち、酸素雰囲気中、好ましくは窒素雰囲気中などの不活性雰囲気内にて３５０〜５５０℃の温度で加熱することにより、Ｓｉ−Ｏ−Ｓｉの結合がラダー構造的に形成され、最終的にＳｉＯを主成分とする絶縁膜が形成される。
【００４１】
Ｈｙｄｒｏｇｅｎ  Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ化合物、あるいはＭｅｔｈｙｌ  
Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ化合物を主成分とする塗布膜を加熱して得られるＳｉＯを主成分とする絶縁膜において、絶縁膜中に空孔が存在し、この空孔が存在するおかげでヤング率を低くすることが出来る。
【００４２】
この空孔の径の制御する手法としては、例えば、Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ化合物溶液にメチルイソブチルケトンなどの溶媒以外の成分を含有させ、膜中で本成分が分解した跡が空孔として形成し、成膜温度により分解挙動を変化させることで、空孔径を制御し、空孔径範囲を選択的な範囲に収めるようにすることができる。
【００４３】
このようにして形成した膜は１０００℃、６０分のアニールを行なってもヤング率は３５ＧＰａ以下であり特に有効である。
【００４４】
このため、プロセス形成における最高温度熱処理工程を経た後の強度を確保することができる。例えば最高温度熱処理工程としては、ゲート酸化膜形成やＳＴＩの緻密化熱処理等が考えられる。例えば、最高温度熱処理工程では少なくとも８５０℃以上の処理がされる。より好ましくは、１０００℃以上の処理がされて形成される半導体装置を想定する。或は素子分離絶縁膜形成後の熱処理温度は、メチル基が存在する膜においては、メチル基が変化する程度の温度であるのが好ましい。
【００４５】
なお、例えば、これらの特性はインデンテーション測定法を用いて行なうことができる。
【００４６】
このようにして形成した素子分離絶縁膜である埋めこみ酸化膜５の空孔径の平均は９００〜１１５０℃のアニール後１ｎｍから１.３ｎｍ未満にする。
【００４７】
図４は本実施例で開示した方法で作製した膜中の空孔径をＸ線散漫散乱法によって空孔径とその存在率についての空孔径分布を求めた結果である。例えば、Ｘ線散漫測定データとＸ線反射測定データとを基に、球状散乱体を想定した散乱関数に基く理論散乱強度と比較して、散乱体の径分布を算出することで求めてもよい。
【００４８】
ピークの空孔径は約０.５ｎｍであった。最大の空孔径は５ｎｍであった。大きな空孔（例えば１０μｍ以上）が多数存在している状態でなく、少なくとも５ｎｍ以下の微細な空孔が多数備わっている好ましい形態となっている。また更に、Ｘ線散乱による孔径の最大分布を０.４ｎｍから５ｎｍの範囲に入っているようにする。また、平均空孔径は１ｎｍから１.３ｎｍ未満となっている。この値の範囲は、少なくとも、空孔径をあまりにも小さくしすぎてヤング率が大きくなることを抑制し、空孔が大きくて絶縁膜の機械的強度や電気的絶縁耐圧の低下を招くことを抑制でき、効果的に半導体装置特性向上させることができる観点から好ましい。
【００４９】
なお、このような素子分離絶縁膜は、主としてＳｉＯ２からなる最下層の層間絶縁膜１５より多孔質に形成されることができる。
【００５０】
また、溝表面に形成された素子分離熱酸化膜４より多孔質に形成されることができる。或は、ゲート酸化膜７より多孔質に形成されることができる。このような熱酸化膜より多孔質に形成されていることができる。
【００５１】
または、素子分離絶縁膜４よりヤング率が低くなるように素子分離絶縁膜を構成する。または、最下層の層間絶縁膜よりヤング率が低く形成されることができる。
【００５２】
なお、上記した絶縁膜形成用の溶液を塗布する方法としては、回転塗布やスリット塗布、あるいは印刷方式が挙げられる。そして、絶縁膜はこの塗布膜を加熱して形成されるため、高密度に微細な溝を形成した場合であってもＣＶＤ法による絶縁膜と比較して、段差の被覆性が良好であって、表面段差を解消できるという点で優位となる。
【００５３】
また、Ｓｉウエハの大口径化に対して、ＣＶＤ法を用いて絶縁膜を形成する場合には大型の成膜装置を必要とし、設備コストが素子コストに大きな影響を齎すことになる。これに対して、本発明では塗布・加熱方式で絶縁膜を形成するため、設備コストの大幅な低減が可能であって、製造ラインの投資コスト、更には素子コストを抑えると言う大きな効果が期待できる。
【００５４】
もし、ＣＶＤ法で絶縁膜を形成する場合は、アルキルシラン化合物、アルコキシシラン化合物を主成分としてソースガスに利用して、ＥＣＲ(Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒ ｏｎ Ｒｅｓｏｎａｎｃｅ)プラズマＣＶＤ(Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏ ｓｉｔｉｏｎ)法などで、最終的にＳｉＯを主成分とする絶縁膜を形成することもできる。例えば、アルキルシラン化合物としては、トリメチルシランやテトラメチルシランを用いることができる。アルコキシシラン化合物としては、例えばメトニジシランやペトキシランを用いることが考えられる。
【００５５】
この場合も、絶縁膜中に存在する空孔の径を制御する手法として、例えば、ソースガスとして熱分解温度の高い成分を含有させ、成膜時に３５０℃−４５０℃の加熱により、膜中で本成分が分解した跡が空孔として形成される手法が挙げられる。
【００５６】
このような手法では、熱分解温度の高い成分を種々選択することで、成膜温度により分解挙動が変化させることが可能で、これにより空孔形成を制御することで、平均空孔径範囲を選択的な範囲に収めることを可能とする。
【００５７】
層間絶縁膜１５は化学気相法（ＣＶＤ法）で作製したが、もちろんこれまで示してきたＨｙｄｒｏｇｅｎ  Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ化合物、あるいはＭｅｔｈｙｌ  Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ化合物を主成分とする塗布膜を使用しても構わない。また、配線間の層間絶縁膜としても上記膜を使用しても構わない。層間絶縁膜は酸化シリコン等を用いることができる。
【００５８】
本実施例に記載した膜は熱酸化膜に比べ、ＨＦに対するエッチングレートが大きい場合がある。
【００５９】
本発明の第二実施例を図５及び図６を用いて説明する。基本構成は前述の第一実施例と同様の形態を備えることができる。第二実施例では、第二実施例の説明図である図５に示したプロセス途中の形態ように、シリコン基板表面に対して埋込み酸化膜５がA部で落ち込み、この落ち込み領域にゲート電極材料である多結晶シリコン膜８が形成されるので、電気的特性の低下を招く場合がある。このため図６に示したように、図２（ｃ）で絶縁膜５を堆積した後に、埋め込まれた低ヤング率の埋め込み酸化膜５を素子形成領域の基板１表面より下側までエッチバックする。それにより形成された埋め込み酸化膜５の表面の上に、ＣＶＤ等により、耐HFが埋め込み酸化膜５より高い上部埋め込み酸化膜１８（例えば、熱酸化膜とほぼ同じＨＤＰ膜やＯ３−ＴＥＯＳ膜など）で溝上端部を塞ぐ。
【００６０】
埋め込み酸化膜５は上部埋め込み酸化膜１８よりヤング率が低く形成されている。また、埋め込み酸化膜５は上部埋め込み酸化膜１８より多孔質に形成されている。
【００６１】
ここで、ＨＤＰ膜やＯ３−ＴＥＯＳ膜を厚くしてしまうと、ＳＴＩ溝上端部で応力が大きくなってしまうので、このＨＤＰ膜等の厚さは可能な限り薄い方が好ましく、例えば、５０ｎｍ以下、好ましくは３０ｎｍ以下にすることが好ましい。
【００６２】
ＳＴＩの応力を低減させる方法として、工程（１）の熱酸化膜２形成後にＮＯガス中で熱処理し、シリコン基板と熱酸化膜２界面にオキシナイトライドを形成する方法、また、窒素プラズマにさらして、熱酸化膜２表面に酸窒化物を形成する方法、ゲート電極を形成してＳＴＩを形成する方法等がある。これらの方法は、酸素の拡散を抑制して、又は、酸化量を低減してＳＴＩ応力を低減するものであるが、完全にはＳＴＩ応力をゼロとはできないので、これらを行った場合でも本方法は有効である。すなわち、ＳＴＩ起因で生じる応力が存在する場合、本方法は有効である。
【００６３】
また、図７及び図８に本発明の第三実施例を示す。
【００６４】
第三実施例は第二実施例と基本的には同様の形態を備えることができる。第三実施例では、素子形成領域に前記ゲート電極に対応して前記半導体基板に不純物が打ち込まれた不純物領域を有し、前記第二の素子分離絶縁膜の前記層間絶縁膜１５側界面と前記第一の素子分離膜側の界面とは、前記不純物領域における基板表面から不純物濃度が最も高くなる深さより深い領域に位置するように形成されている。このため少なくとも第一の素子分離絶縁膜は前記領域より深い領域に層間絶縁膜側の表面が形成されている。
【００６５】
具体的には、埋め込み絶縁膜５の層間絶縁膜１５側の表面（図７）或は上部埋め込み絶縁膜１８がある場合は当該膜の層間絶縁膜１５側の表面（図８）は前記基板表面より下側に位置している。なお素子分離絶縁膜の端部は平坦性が小さい場合があるので前記比較は素子分離絶縁膜の中央部の平坦領域における高さレベルを比較するものである。本形態では、素子分離領域中の埋め込み酸化膜を素子形成領域の基板面より、落ち込ませるようにする（２７）。これにより、効果的に基板の結晶欠陥の発生を抑制することができる。
【００６６】
不純物が打ち込まれた領域（不純物形成領域）に生じる高い応力（不純物起因応力）によって生じる結晶欠陥についての対策を図ると共に、トランジスタ形成過程における多くのシリコン基板酸化工程において、酸化種となる酸素は溝内部への拡散にともなって半導体基板を構成するＳｉがＳｉＯ２への変化時の体積膨張によるシリコン基板中には高い圧縮の応力を抑制することができ、特性の劣化を効果的に抑制することができる。
【００６７】
また、具体的には以下の形態をとることができる。
【００６８】
図７及び８に対応する図１を参考に見ると、本形態においては、素子分離領域であって、ゲート電極が位置する第一の素子分離領域における前記埋めこみ絶縁膜の上側の第一端面が、前記ゲート電極膜の位置しない第二の素子分離領域における前記埋込み絶縁膜の第二の端面より上に位置するよう形成される領域を含むように形成される。
【００６９】
前記ゲート電極が位置しない第二の素子分離領域は、例えば、前記第一の素子分離領域の周囲に位置する領域であることができる。前記第二の素子分離領域として測定する前記絶縁膜の端面は、素子分離領域の溝側端部から溝深さ分だけ離れた測定領域において計測することができる。もし、前記測定領域が規定し難い場合は、アクティブ領域で挟まれた素子分離領域の中央を含む領域で計測するようにしてもよい（例えば、素子分離領域の基板側端部に素子分離領域より低い低下部が形成されている場合は、これを避けた領域とすることができる）。
【００７０】
なお、例えば、前記第一の界面は、前記埋込み絶縁膜の界面のうち、その上に位置するゲート電極と対向する領域の界面である。また、例えば、前記第二の界面は、前記埋込み絶縁膜の界面のうちその上に形成される層間絶縁膜と対向する領域の界面である。
【００７１】
なお、第一の端面と第二の端面の差は前記ゲート絶縁膜の厚さより大きい形態であることができる。
【００７２】
本発明の第四実施例を図９に示す。図９は基本的には第一実施例等と同様の形態を備えることができるが、電極から上の形態が、ゲート絶縁膜２１の上にフローティングゲートの導電膜２２が形成され、その上にゲート絶縁膜２３及びコントロールゲートの導電膜２４が形成される。なお、これらの電極を覆って層間絶縁膜が形成されその上に配線層が形成される。
ＳＴＩ応力は酸化工程が多く、酸化量も多い、フラッシュメモリで大きくなる（図９参照）。そのため、本方法はフラッシュメモリで特に有効である。
【００７３】
また、上記ＳＴＩ応力は、発明者らが行なった実験よるとＳＴＩ幅（溝幅）が０.２μｍ以下で急激に大きくなり、結晶欠陥が発生しやすくなる。そのため、本技術はＳＴＩ幅が０.２μｍ以下のデバイスで特に有効である。
【００７４】
さらに、塗布型の膜はＣＶＤ酸化膜に比べＳＴＩ幅が狭い領域でも埋め込むことが可能である。ＣＶＤ酸化膜の埋め込み酸化膜特性はＳＴＩ幅が０.１２μｍ以下で悪化するので、塗布型の埋込み絶縁膜はＳＴＩ幅が０.１２μｍ以下のデバイスで特に有効である。
【図面の簡単な説明】
【００７５】
【図１】本発明の第一実施例に関する概要図である。
【図２（ａ）】同第一実施例における製造工程を示す模式図である。
【図２（ｂ）】同第一実施例における次の製造工程を示す模式図である。
【図２（ｃ）】同第一実施例における次の製造工程を示す模式図である。
【図２（ｄ）】同第一実施例における次の製造工程を示す模式図である。
【図２（ｅ）】同第一実施例における次の製造工程を示す模式図である。
【図２（ｆ）】同第一実施例における次の製造工程を示す模式図である。
【図２（ｇ）】同第一実施例における次の製造工程を示す模式図である。
【図２（ｈ）】同第一実施例における次の製造工程を示す模式図である。
【図２（ｉ）】同第一実施例における次の製造工程を示す模式図である。
【図２（ｊ）】同第一実施例における次の製造工程を示す模式図である。
【図３】同第一実施例の補足説明図である。
【図４】同第一実施例の説明図である。
【図５】本発明の第二実施例の比較説明図である。
【図６】同第二実施例の説明図である。
【図７】本発明の第三実施例の説明図である。
【図８】同第三実施例の説明図である。
【図９】本発明の第四実施例の説明図である。
【符号の説明】
【００７６】
１…シリコン基板、２…パッド酸化膜、３…窒化珪素膜、４…素子分離熱酸化膜、５…埋込み酸化膜、６…ｗｅｌｌ層、７…ゲート酸化膜、８…多結晶シリコン膜、９…タングステン膜、１０…シリコンナイトライド膜、１１…熱酸化膜、１２…低濃度層、１３…シリコンナイトライド膜、１４…高濃度層、１５…層間絶縁膜、１６…コンタクト領域、１７…多結晶シリコン膜、１８…上部埋め込み絶縁膜、１９…素子形成領域、２０…素子分離領域、２１…ゲート絶縁物、２２…導電膜、２３…ゲート絶縁膜、２４…導電膜、２５…導電膜、２６…層間絶縁膜。
【図１】
2005340327.tif 000003
【図２（ａ）】
2005340327.tif 000004
【図２（ｂ）】
2005340327.tif 000005
【図２（ｃ）】
2005340327.tif 000006
【図２（ｄ）】
2005340327.tif 000007
【図２（ｅ）】
2005340327.tif 000008
【図２（ｆ）】
2005340327.tif 000009
【図２（ｇ）】
2005340327.tif 000010
【図２（ｈ）】
2005340327.tif 000011
【図２（ｉ）】
2005340327.tif 000012
【図２（ｊ）】
2005340327.tif 000013
【図３】
2005340327.tif 000014
【図４】
2005340327.tif 000015
【図５】
2005340327.tif 000016
【図６】
2005340327.tif 000017
【図７】
2005340327.tif 000018
【図８】
2005340327.tif 000019
【図９】
2005340327.tif 000020