(57)【要約】【目的】  ヴィア抵抗の歩留まりの低下を抑制すると共に、さらに、ストレスマイグレーションを抑制し、ボイドを形成させないようにすることを目的とする。【構成】  下層配線上に絶縁膜を形成する絶縁膜形成工程（Ｓ１２６〜Ｓ１３８）と、前記絶縁膜に前記下層配線まで貫通する孔を形成する孔形成工程（Ｓ１４０）と、露出した前記下層配線を１０ｎｍ以上の深さまで除去する除去工程（Ｓ１４２）と、前記孔の側面と前記下層配線の露出面全面とにバリアメタル膜を形成するバリアメタル膜形成工程（Ｓ１４４）と、前記バリアメタル膜が表面に形成された、前記孔と前記除去されたことにより生じた前記下層配線の空間とに前記上層配線に接続する導電性材料を堆積させる導電性材料堆積工程（Ｓ１４６〜Ｓ１４８）と、を備えたことを特徴とする。【選択図】        図１
2005340601.tif 000002
【特許請求の範囲】
【請求項１】
下層配線と上層配線とを有する半導体装置の製造方法において、
前記下層配線上に絶縁膜を形成する絶縁膜形成工程と、
前記絶縁膜に前記下層配線まで貫通する孔を形成する孔形成工程と、
前記孔が形成されたことにより露出した前記下層配線を１０ｎｍ以上の深さまで除去する除去工程と、
前記孔の側面と前記除去された後に露出した前記下層配線の露出面全面とにバリアメタル膜を形成するバリアメタル膜形成工程と、
前記バリアメタル膜が表面に形成された、前記孔と前記除去されたことにより生じた前記下層配線の空間とに前記上層配線に接続する導電性材料を堆積させる導電性材料堆積工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
前記除去工程において、前記下層配線を前記深さ方向と直交する方向に、さらに、前記孔の側面端より１０ｎｍ以上除去することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記除去工程において、ウェットエッチング法を用いたことを特徴とする請求項１又は２記載の半導体装置の製造方法。
【請求項４】
前記下層配線と前記導電性材料とに銅（Ｃｕ）を用いたことを特徴とする請求項１〜３いずれか記載の半導体装置の製造方法。
【請求項５】
前記バリアメタル膜形成工程において、前記下層配線の露出面全面にバリアメタル膜を１ｎｍ以上形成することを特徴とする請求項１〜４いずれか記載の半導体装置の製造方法。
【請求項６】
前記バリアメタル膜形成工程において、化学気相成長法と原子層気相成長とのうち少なくとも１つを用いたことを特徴とする請求項１〜５いずれか記載の半導体装置の製造方法。
【請求項７】
前記絶縁膜には、低誘電率３．５以下の低誘電率材料を用いたことを特徴とする請求項１〜６いずれか記載の半導体装置の製造方法。
【請求項８】
上層配線と、
１０ｎｍ以上の深さで凹状に窪んだ窪み部が形成された下層配線と、
前記窪み部表面全面に形成されたバリアメタル膜と、
前記バリアメタル膜上に形成され、前記窪み部を満たし、前記下層配線と前記上層配線とを接続するヴィア部と、
を備えたことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその形成方法、特に、Ｃｕ（銅）配線を用いた半導体装置の形成方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路（ＬＳＩ）の高集積化、及び高性能化に伴って新たな微細加工技術が開発されている。化学機械研磨（ケミカル・メカニカル・ポリッシング：ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）法もその一つであり、ＬＳＩ製造工程、特に多層配線形成工程における層間絶縁膜の平坦化、金属プラグ形成、或いは埋め込み工程において頻繁に利用されている技術である（例えば、特許文献１参照）。
【０００３】
特に、最近はＬＳＩの高速性能化を達成するために、配線技術を従来のアルミ（Ａｌ）合金から低抵抗のＣｕ或いはＣｕ合金（以下、まとめてＣｕと称する。）に代える動きが進んでいる。Ｃｕは、Ａｌ合金配線の形成において頻繁に用いられたドライエッチング法による微細加工が困難であるので、溝加工が施された絶縁膜上にＣｕ膜を堆積し、溝内に埋め込まれた部分以外のＣｕ膜をＣＭＰにより除去して埋め込み配線を形成する、いわゆるダマシン（ｄａｍａｓｃｅｎｅ）法が主に採用されている（例えば、特許文献２参照）。Ｃｕ膜はスパッタ法などで薄いシード層を形成した後に電解めっき法により数１００ｎｍ程度の厚さの積層膜を形成することが一般的である。
【０００４】
さらに、最近は層間絶縁膜として比誘電率の低いｌｏｗ−ｋ膜を用いることが検討されている。すなわち、比誘電率ｋが、約４．２のシリコン酸化膜（ＳｉＯ２）膜から比誘電率ｋが例えば３．５以下のｌｏｗ−ｋ膜を用いることにより、配線間の寄生容量を低減することが試みられている。また、比誘電率ｋが２．５以下のｌｏｗ−ｋ膜材料の開発も進められており、これらは材料中に空孔が入ったポーラス材料となっているものが多い。このようなｌｏｗ−ｋ膜（若しくはポーラスｌｏｗ−ｋ膜）とＣｕ配線を組み合わせた多層配線構造を有する半導体装置の製造方法は次のようなものである。
【０００５】
図２４は、従来のＬｏｗ−ｋ膜とＣｕ配線を組み合わせた多層配線構造を有する半導体装置の製造方法を示す工程断面図である。
図２４では、デバイス部分等の形成方法は省略している。
図２４（ａ）において、シリコン基板による基体２００上に化学気相成長（ＣＶＤ）等の方法により第１の絶縁膜２２１を成膜する。
図２４（ｂ）において、フォトリソグラフィ工程及びエッチング工程により、Ｃｕ金属配線或いはＣｕコンタクトプラグを形成するための溝構造（開口部Ｈ）を第１の絶縁膜２２１に形成する。
図２４（ｃ）において、第１の絶縁膜２２１上にバリアメタル膜２４０、Ｃｕシード膜及びＣｕ膜２６０をかかる順序で形成して、１５０℃から４００℃の温度で約３０分間アニール処理する。
図２４（ｄ）において、Ｃｕ膜２６０とバリアメタル膜２４０をＣＭＰにより除去することにより、溝である開口部ＨにＣｕ配線を形成する。
図２４（ｅ）において、前記Ｃｕ膜２６０表面に還元性プラズマ処理を施した後に第２の絶縁膜２８１を成膜する。
さらに、多層Ｃｕ配線を形成する場合は、これらの工程を繰り返して積層していくのが一般的である。ここで、第１の絶縁膜２２１と第２の絶縁膜２８１の大半がＬｏｗ−ｋ膜となる。
【０００６】
図２５は、従来のＣｕ配線を組み合わせた多層配線構造を有する半導体装置を示す断面図である。
図２５においては、バリアメタル膜２４０が、ヴィア２６２と下層配線となるＣｕ膜２６０との界面において存在するためにヴィア抵抗が上昇するとして、ヴィア抵抗を低くするために、ヴィア２６２と下層配線となるＣｕ膜２６０との界面が、Ｃｕ膜２６０側に窪んだ溝を成すように形成され、窪んだ溝の底部のみにバリアメタルを形成し、他の界面部分ではヴィア２６２とＣｕ膜２６０とが直接接続される構成が開示されている（例えば、特許文献３参照）。
【０００７】
その他、接触抵抗を小さくするために、銅ではなくアルミ配線において、ヴィアと下層配線となるアルミ膜との界面が、アルミ膜側に窪んだ溝を成すように形成される構成が開示されている（例えば、特許文献４参照）。その他、Ｃｕ配線に関する技術として特許文献５に開示が存在する。
【特許文献１】米国特許番号４９４４８３６
【特許文献２】特開平２−２７８８２２号公報
【特許文献３】特開２００２−２４６４６７号公報
【特許文献４】特開２０００−１００９４１号公報
【特許文献５】特開平１０−２６１７１５号公報
【非特許文献１】“Improvement  of Thermal Stability of Via Resistancein Dual Damascene Copper Interconnection”,T. Oshima, T. Tamaru, H. Aoki, H. Ashihara, T. Saito, H. Yamaguchi, M.Miyauchi, K. Torii, J. Murata, A. Satoh, H. Miyazaki and K.Hinode,IEDM2000,pp123-126
【発明の開示】
【発明が解決しようとする課題】
【０００８】
図２４で説明した方法によって、Ｃｕ配線をシリコンウェハ上に形成し、積層した膜上の第２の絶縁膜２８１にヴィアと上層配線となるＣｕ膜とによるＣｕ配線をシリコンウェハ上に形成しても、１００〜３００℃の温度で長時間保管すると各配線層を接続するヴィア部において、ストレスマイグレーションが発生し、ヴィア抵抗の歩留まりは保管時間が長くなるとともに低下していった。特に、この問題は、太い配線に接続されたヴィア部で頻繁に見られ、文献にも報告されている（例えば、非特許文献１参照）。非特許文献１によれば、そのメカニズムは、太い配線の上にヴィアがある場合、Ｃｕ配線中に存在するｖａｃａｎｃｙ（空孔）が熱ストレスにより移動してヴィア直下にボイドを形成する、というものである。
図２６は、従来のＣｕ配線を組み合わせた多層配線構造を有する半導体装置を示す断面図である。
図２６に示すように、図２４で積層した膜上の第２の絶縁膜２８１に形成されたヴィア２６２を有するよるヴィア層と、その上の第３の絶縁膜２８６に形成された上層配線となるＣｕ膜２６４とが形成された半導体装置において、ヴィア２６２直下のＣｕ配線となるＣｕ膜２６０表面にボイド４００が形成されてしまう。
このようなストレスマイグレーションは、熱膨張係数の大きく異なる膜が積層されている場合に発生しやすく、ポーラスｌｏｗ−ｋ膜を用いる場合に頻発した。また、ヴィア部の抵抗は配線部と比較して非常に高く、ヴィア抵抗を低減することが求められていた。それにも関わらず、ボイド４００が形成されてしまうとヴィア抵抗が上昇し、ヴィア抵抗の歩留まりの低下させてしまう。
【０００９】
本発明は、かかる問題点を克服し、ヴィア抵抗の歩留まりの低下を抑制すると共に、さらに、ストレスマイグレーションを抑制し、ボイドを形成させないようにすることを目的とする。
【課題を解決するための手段】
【００１０】
本発明の半導体装置の製造方法は、
下層配線と上層配線とを有する半導体装置の製造方法において、
前記下層配線上に絶縁膜を形成する絶縁膜形成工程と、
前記絶縁膜に前記下層配線まで貫通する孔を形成する孔形成工程と、
前記孔が形成されたことにより露出した前記下層配線を１０ｎｍ以上の深さまで除去する除去工程と、
前記孔の側面と前記除去された後に露出した前記下層配線の露出面全面とにバリアメタル膜を形成するバリアメタル膜形成工程と、
前記バリアメタル膜が表面に形成された、前記孔と前記除去されたことにより生じた前記下層配線の空間とに前記上層配線に接続する導電性材料を堆積させる導電性材料堆積工程と、
を備えたことを特徴とする。
【００１１】
孔が形成されたことにより露出した前記下層配線を１０ｎｍ以上の深さまで除去することで、ヴィアと下層配線との界面の面積が大きくなり、長時間経過後もヴィア抵抗を低く維持することができる。また、露出面全面にバリアメタル膜を形成することで、ヴィアと下層配線との界面全面でのＣｕ原子のヴィア直下への移動をバリアメタル膜によって抑制することができる。よって、下層配線を１０ｎｍ以上の深さまで除去しなかった従来の半導体装置のようにヴィア直下に空孔が集まることを抑制することができる。
【００１２】
また、前記除去工程において、前記下層配線を前記深さ方向と直交する方向に、さらに、前記孔の側面端より１０ｎｍ以上除去することを特徴とする。
【００１３】
前記深さ方向と直交する方向に前記孔の側面端より１０ｎｍ以上除去することにより、ヴィアと下層配線との界面の面積が大きくなり、ヴィア抵抗をさらに低くすることができる。また、面積が大きくなった下層配線の露出面全面にバリアメタル膜を形成することで、さらに、広い範囲でＣｕ原子のヴィア直下への移動をバリアメタル膜によって抑制することができる。
【００１４】
前記除去工程においては、ウェットエッチング法を用いたことを特徴とする。
【００１５】
ウェットエッチング法を用いたことにより、等方エッチングを行なうことができる。等方エッチングを行なうことで、ヴィアと下層配線との界面の面積を大きくすることができる。
【００１６】
また、前記下層配線と前記導電性材料とに銅（Ｃｕ）を用いたことを特徴とする。Ｃｕを用いたことで、配線抵抗をより低くすることができる。
【００１７】
また、前記バリアメタル膜形成工程において、前記下層配線の露出面全面にバリアメタル膜を１ｎｍ以上形成することを特徴とする。
【００１８】
前記下層配線の露出面全面にバリアメタル膜を１ｎｍ以上形成することにより、ヴィアと下層配線との界面におけるＣｕ原子のヴィア直下への移動を抑制することができる。
【００１９】
前記バリアメタル膜形成工程において、化学気相成長法と原子層気相成長とのうち少なくとも１つを用いたことを特徴とする。
【００２０】
化学気相成長法と原子層気相成長とのうち少なくとも１つを用いたことで、スパッタ法では、成膜できないような位置にある前記下層配線の露出面にもバリアメタル膜を形成することができる。
【００２１】
前記絶縁膜には、低誘電率３．５以下の低誘電率材料を用いた。
【００２２】
本発明の半導体装置は、
上層配線と、
１０ｎｍ以上の深さで凹状に窪んだ窪み部が形成された下層配線と、
前記窪み部表面全面に形成されたバリアメタル膜と、
前記バリアメタル膜上に形成され、前記窪み部を満たし、前記下層配線と前記上層配線とを接続するヴィア部と、
を備えたことを特徴とする。
【００２３】
窪み部表面全面に形成されたバリアメタル膜と前記バリアメタル膜上に形成され、前記窪み部を満たすヴィア部とを備えたことにより、ヴィアと下層配線との界面の面積が大きくなり、長時間保管後もヴィア抵抗を低く維持することができる。
【発明の効果】
【００２４】
本発明によれば、ヴィア部のバリアメタルが下層配線に接触する面積を広くし、これにより接触抵抗を低減すると共に、長時間保管後もヴィア抵抗を低く維持することができる。よって、ヴィア抵抗の歩留まりの低下を抑制することができる。さらに、広い範囲でＣｕ原子のヴィア直下への移動をバリアメタル膜によって抑制することができるので、ストレスマイグレーションを抑制することができる。ストレスマイグレーションを抑制することができるので、ボイドを形成しにくくすることができる。ボイドを形成しにくくすることができるので、抵抗の安定化を図ることができる。
【発明を実施するための最良の形態】
【００２５】
以下の実施の形態では、ダマシンＣｕ配線のヴィア部分を作製する際に、ヴィア部のドライエッチングを行った後にウエットエッチングでヴィア底に露出した下層Ｃｕ配線上面を一部除去し、バリアメタル膜を形成してからＣｕ電解メッキを行うことによってヴィア部のバリアメタルが下層配線に接触する面積を広くし、これにより接触抵抗を低減して、かつストレスマイグレーションを抑制する構成例を説明する。
【００２６】
実施の形態１．
実施の形態１では、ヴィア底に露出した下層Ｃｕ配線を深さ方向にだけ除去することによって配線抵抗の低減とストレスマイグレーションの抑制とを行なう方法を説明する。
図１は、実施の形態１における半導体装置の製造方法の要部を表すフローチャートである。
図１において、本実施の形態では、絶縁膜形成工程として、ＳｉＯ２膜を形成するＳｉＯ２膜形成工程（Ｓ１０２）、ＳｉＣ膜を形成するＳｉＣ膜形成工程（Ｓ１０４）、多孔質の絶縁性材料を用いたｌｏｗ−ｋ膜を形成するＬｏｗ−ｋ膜形成工程（Ｓ１０６）、ｌｏｗ−ｋ膜表面をプラズマ処理するヘリウム（Ｈｅ）プラズマ処理工程（Ｓ１０８）、ＳｉＯ２膜を形成するＳｉＯ２膜形成工程（Ｓ１１０）と、開口部を形成する開口部形成工程（Ｓ１１２）と、下層配線形成工程となる導電性材料を堆積させる導電性材料堆積工程として、バリアメタル膜形成工程（Ｓ１１４）、シード膜形成工程（Ｓ１１６）、めっき工程（Ｓ１１８）と、平坦化工程（Ｓ１２０）と、還元性プラズマ処理する還元性プラズマ処理工程（Ｓ１２２）と、絶縁膜形成工程として、ＳｉＣ膜形成工程（Ｓ１２６）、ｌｏｗ−ｋ膜形成工程（Ｓ１２８）、Ｈｅプラズマ処理工程（Ｓ１３０）、ＳｉＣ膜形成工程（Ｓ１３２）、Ｌｏｗ−ｋ膜形成工程（Ｓ１３４）、Ｈｅプラズマ処理工程（Ｓ１３６）、ＳｉＯ２膜形成工程（Ｓ１３８）と、開口部を形成する開口部形成工程（Ｓ１４０）と、下層配線の一部を除去する除去工程（Ｓ１４２）と、ヴィアと上層配線とを形成するヴィア、上層配線形成工程となる導電性材料を堆積させる導電性材料堆積工程として、バリアメタル膜形成工程（Ｓ１４４）、シード膜形成工程（Ｓ１４６）、めっき工程（Ｓ１４８）と、平坦化工程（Ｓ１５０）という一連の工程を実施する。
【００２７】
図２は、図１のフローチャートに対応して実施される工程を表す工程断面図である。
図２では、図１のＳｉＯ２膜形成工程（Ｓ１０２）からＳｉＯ２膜形成工程（Ｓ１１０）までを示している。それ以降の工程は後述する。
【００２８】
図２（ａ）において、ＳｉＯ２膜形成工程として、基体２００上にＣＶＤ法によって、例えば、膜厚５００ｎｍの下地ＳｉＯ２膜を堆積し、ＳｉＯ２膜２１０を形成する。ここでは、ＣＶＤ法によって成膜しているが、その他の方法を用いても構わない。基体２００として、例えば、直径３００ミリのシリコンウェハを用いる。ここでは、デバイス部分の形成を省略している。
【００２９】
図２（ｂ）において、ＳｉＣ膜形成工程として、ＳｉＯ２膜２１０の上に、ＣＶＤ法によって、ＳｉＣを用いた膜厚５０ｎｍの下地ＳｉＣ膜を堆積し、ＳｉＣ膜２１２を形成する。ここでは、ＣＶＤ法によって成膜しているが、その他の方法を用いても構わない。ＳｉＣ膜２１２は、エッチングストッパとしての機能も有する。ＳｉＣ膜を生成するのは難しいためＳｉＣ膜の代わりにＳｉＯＣ膜を用いても構わない。或いは、ＳｉＣＮ膜、ＳｉＮ膜を用いることができる。
【００３０】
図２（ｃ）において、ｌｏｗ−ｋ膜形成工程として、基体２００の上に形成された前記ＳｉＣ絶縁膜形成工程により形成されたＳｉＣ膜２１２の上に多孔質の絶縁性材料を用いたｌｏｗ−ｋ膜２２０を２５０ｎｍの厚さで形成する。ｌｏｗ−ｋ膜２２０を形成することで、比誘電率ｋが３．５よりも低い層間絶縁膜を得ることができる。ｌｏｗ−ｋ膜２２０の材料としては、例えば、多孔質のメチルシルセスキオキサン（ｍｅｔｈｙｌ  ｓｉｌｓｅｑｕｉｏｘａｎｅ：ＭＳＱ）を用いることができる。また、その形成方法としては、例えば、溶液をスピンコートし熱処理して薄膜を形成するＳＯＤ（ｓｐｉｎ  ｏｎ  ｄｉｅｌｅｃｔｉｃ  ｃｏａｔｉｎｇ号と氏名又は名称、代理人の氏名、）法を用いることができる。ここでは、スピナーの回転数は９００ｍｉｎ−１（９００ｒｐｍ）で成膜した。このウェハをホットプレート上で窒素雰囲気中２５０℃の温度でベークを行い、最終的にホットプレート上で窒素雰囲気中４５０℃の温度で１０分間のキュアを行った。ＭＳＱの材料や形成条件などを適宜調節することにより、所定の物性値を有する多孔質の絶縁膜が得られる。例えば、密度が０．７ｇ／ｃｍ３で比誘電率ｋが１．８となる。ｌｏｗ−ｋ膜のＳｉとＯとＣの組成比は、Ｓｉが２５から３５％の範囲、Ｏが４５から５７％の範囲、Ｃが１３から２４％の範囲にある物性値を有するＬｏｗ−ｋ膜２２０が得られる。そして、Ｈｅプラズマ処理工程として、このｌｏｗ−ｋ膜２２０表面をＣＶＤ装置内でヘリウム（Ｈｅ）プラズマ照射によって表面改質する。Ｈｅプラズマ照射によって表面が改質されることで、ｌｏｗ−ｋ膜２２０とｌｏｗ−ｋ膜２２０上に形成する後述するキャップ膜としてのＣＶＤ−ＳｉＯ２膜２２２との接着性を改善することができる。ガス流量は１．７Ｐａ・ｍ３／ｓ（１０００ｓｃｃｍ）、ガス圧力は１０００Ｐａ、高周波パワーは５００Ｗ、低周波パワーは４００Ｗ、温度は４００℃とした。キャップＣＶＤ膜をｌｏｗ−ｋ膜上に成膜する際は、ｌｏｗ−ｋ膜表面にプラズマ処理を施すことがキャップＣＶＤ膜との接着性を改善する上で有効である。プラズマガスの種類としてはアンモニア（ＮＨ３）、亜酸化窒素（Ｎ２Ｏ）、水素（Ｈ２）、Ｈｅ、酸素（Ｏ２）、シラン（ＳｉＨ４）、アルゴン（Ａｒ）、窒素（Ｎ２）などがあり、これらの中でもＨｅプラズマはｌｏｗ−ｋ膜へのダメージが少ないために特に有効である。また、プラズマガスはこれらのガスを混合したものでも良い。例えば、Ｈｅガスは他のガスと混合して用いると効果的である。
【００３１】
図２（ｄ）において、ＳｉＯ２膜形成工程として、前記Ｈｅプラズマ処理を行った後、キャップ膜として、ＣＶＤ法によってｌｏｗ−ｋ膜２２０上にＳｉＯ２を膜厚５０ｎｍ堆積することで、ＳｉＯ２膜２２２を形成する。ＳｉＯ２膜２２２を形成することで、直接リソグラフィを行うことができないｌｏｗ−ｋ膜２２０を保護し、ｌｏｗ−ｋ膜２２０にパターンを形成することができる。かかるキャップＣＶＤ膜は、ＳｉＯ２膜、ＳｉＣ膜、ＳｉＯＣ膜、ＳｉＣＮ膜などがあるが、ダメージ低減の観点からはＳｉＯ２膜が優れ、低誘電率化の観点からはＳｉＯＣ膜が、耐圧向上の観点からはＳｉＣ膜やＳｉＣＮ膜が優れている。さらに、ＳｉＯ２膜とＳｉＣ膜の積層膜、もしくはＳｉＯ２膜とＳｉＣＯ膜の積層膜、もしくはＳｉＯ２膜とＳｉＣＮ膜の積層膜を用いることができる。さらにキャップＣＶＤ膜の一部、もしくは全てが後述する平坦化工程においてＣＭＰにより除去されても良い。キャップ膜を除去することで誘電率をさらに低減することができる。キャップ膜の厚さとしては１０ｎｍから１５０ｎｍが良く、１０ｎｍから５０ｎｍが実効的な比誘電率を低減する上で効果的である。
【００３２】
以上の説明において、下層配線における層間絶縁膜は、比誘電率が３．５以下のｌｏｗ−ｋ膜でなくても構わないが、ｌｏｗ−ｋ膜を含む場合に特に有効である。
【００３３】
図３は、図１のフローチャートに対応して実施される工程を表す工程断面図である。
図３では、図１の開口部形成工程（Ｓ１１２）からめっき工程（Ｓ１１８）までを示している。それ以降の工程は後述する。
【００３４】
図３（ａ）において、開口部形成工程として、リソグラフィ工程とドライエッチング工程でダマシン配線を作製するための配線溝構造である開口部１５０をＳｉＯ２膜２２２とｌｏｗ−ｋ膜２２０と下地ＳｉＣ膜２１２内に形成する。図示していないレジスト塗布工程、露光工程等のリソグラフィ工程を経てＳｉＯ２膜２２２の上にレジスト膜が形成された基体２００に対し、露出したＳｉＯ２膜２２２とその下層に位置するｌｏｗ−ｋ膜２２０を、下地ＳｉＣ膜２１２をエッチングストッパとして異方性エッチング法により除去し、その後、下地ＳｉＣ膜２１２をエッチングして開口部１５０を形成すればよい。異方性エッチング法を用いることで、基体２００の表面に対し、略垂直に開口部１５０を形成することができる。例えば、一例として、反応性イオンエッチング法により開口部１５０を形成すればよい。
【００３５】
図３（ｂ）において、バリアメタル膜形成工程として、前記開口部形成工程により形成された開口部１５０及びＳｉＯ２膜２２２表面にバリアメタル材料を用いたバリアメタル膜２４０を形成する。物理気相成長法（ｐｈｙｓｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ：ＰＶＤ）法の１つであるスパッタ法を用いるスパッタリング装置内で窒化タンタル（ＴａＮ）を膜厚１ｎｍ、タンタル（Ｔａ）膜を膜厚２ｎｍ堆積し、バリアメタル膜２４０を形成する。ＴａＮ膜とＴａ膜とを積層することで、ＴａＮ膜によりＣｕのｌｏｗ−ｋ膜２２０への拡散防止を図り、Ｔａ膜によりＣｕの密着性向上を図ることができる。バリアメタル材料の堆積方法としては、例えば、原子層気相成長（ａｔｏｍｉｃ  ｌａｙｅｒ  ｄｅｐｏｓｉｔｉｏｎ：ＡＬＤ法、あるいは、ａｔｏｍｉｃ  ｌａｙｅｒ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ：ＡＬＣＶＤ法）やＣＶＤ法などを用いることができる。ＰＶＤ法を用いる場合より被覆率を良くすることができる。
【００３６】
図３（ｃ）において、シード膜形成工程として、スパッタ等の物理気相成長（ＰＶＤ）法により、次の工程である電解めっき工程のカソード極となるＣｕ薄膜をシード膜２５０としてバリアメタル膜２４０が形成された開口部１５０内壁及び基体２００表面に堆積（形成）させる。ここでは、シード膜２５０を膜厚７５ｎｍ堆積させた。
【００３７】
図３（ｄ）において、めっき工程として、シード膜２５０をカソード極として、電解めっき等の電気気相成長によりＣｕ膜２６０を開口部１５０及び基体２００表面に堆積させる。ここでは、膜厚３００ｎｍのＣｕ膜２６０を堆積させ、堆積させた後にアニール処理を２５０℃の温度で３０分間行った。
【００３８】
図４は、図１のフローチャートに対応して実施される工程を表す工程断面図である。
図４では、図１の平坦化工程（Ｓ１２０）から還元性プラズマ処理工程（Ｓ１２２）までを示している。それ以降の工程は後述する。
【００３９】
図４（ａ）において、平坦化工程として、ＣＭＰ法によってＳｉＯ２膜２２２の表面に堆積された導電部としての配線層となるＣｕ膜２６０、シード膜２５０、及びバリアメタル膜２４０を研磨除去することにより、図４（ａ）に表したような埋め込み構造を形成する。ここでは、一例として、ＣＭＰ装置はオービタル方式で、ノベラスシステムズ社のＭｏｍｅｎｔｕｍ３００を用いた。ＣＭＰ荷重は１．０３×１０４Ｐａ（１．５ｐｓｉ）、オービタル回転数は６００ｍｉｎ−１（６００ｒｐｍ）、ヘッド回転数は２４ｍｉｎ−１（２４ｒｐｍ）、スラリー供給速度は０．３Ｌ／ｍｉｎ（３００ｃｃ／分）、研磨パッドは発泡ポリウレタン製の単層パッド（ロデール社のＩＣ１０００）、ＣＭＰスラリーはＣｕ用に砥粒フリースラリー（日立化成工業製のＨＳ−Ｃ４３０−ＴＵ）、バリアメタル用にコロイダルシリカ砥粒スラリー（日立化成工業製のＨＳ−Ｔ６０５−８）を用いた。上述の条件でＣＭＰを行い、溝外部のＣｕ膜とバリアメタル膜を除去してダマシンＣｕ配線を形成した。
【００４０】
図４（ｂ）において、還元性プラズマ処理工程として、ＣＶＤ装置内でアンモニア（ＮＨ３）プラズマ処理を行なう。この処理により図４（ａ）における平坦化工程でのＣｕ−ＣＭＰの際にスラリーとの反応によって形成されたＣｕ表面の錯体を還元し、キャップＳｉＯ２膜上に存在する残留有機物を除去することができる。前記還元性のプラズマはアンモニアプラズマ、もしくは水素（Ｈ２）プラズマが効果的であり、特にアンモニアプラズマが処理装置内におけるガスの扱い易さから好ましい。
【００４１】
還元性プラズマ処理工程では、図示していないＣＶＤ装置内におけるチャンバの内部にて、下部電極を兼ねた温度が４００℃に制御された基板ホルダの上に基体２００となる半導体基板を設置する。そして、チャンバの内部に上部電極内部からガスを供給する。供給するガス流量は１１．８Ｐａ・ｍ３／ｓ（７０００ｓｃｃｍ）とした。真空ポンプにより２３３Ｐａのガス圧力になるように真空引きされたチャンバの内部の上記上部電極と下部電極との間に高周波電源を用いてプラズマを生成させる。高周波パワーは５６０Ｗ、低周波パワーは２５０Ｗ、処理時間は１０秒とした。
【００４２】
図５は、図１のフローチャートに対応して実施される工程を表す工程断面図である。
図５では、図１のＳｉＣ膜形成工程（Ｓ１２６）からＳｉＯ２膜形成工程（Ｓ１３８）までを示している。それ以降の工程は後述する。
【００４３】
図５（ａ）において、次の層における絶縁膜形成工程の一部であるＳｉＣ膜形成工程として、還元性プラズマ処理した同じＣＶＤ装置内で４００℃の温度で５０ｎｍの膜厚のＳｉＣ膜２７５を形成する。ＳｉＣ膜２７５は拡散防止膜の働きがあり、このＳｉＣ膜２７５を形成することで、Ｃｕの拡散を防止することができる。かかるＣＶＤ法で形成されるＳｉＣ膜２７５の他に、ＳｉＣＮ膜、ＳｉＣＯ膜、ＳｉＮ膜、ＳｉＯ２膜を用いることができる。
【００４４】
図５（ｂ）において、ｌｏｗ−ｋ膜形成工程として、図２（ｃ）で説明した工程と同様に、ＳｉＣ膜２７５の上にＳｉＣ膜２７５よりも比誘電率の低い低誘電率膜である、多孔質の絶縁性材料を用いたｌｏｗ−ｋ膜２８０を形成する。そして、同様に、Ｈｅプラズマ処理工程として、このｌｏｗ−ｋ膜２８０表面をＣＶＤ装置内でＨｅプラズマ照射によって表面改質する。
【００４５】
図５（ｃ）において、ＳｉＣ膜形成工程として、前記Ｈｅプラズマ処理を行った後、キャップ膜として、ＣＶＤ法によってｌｏｗ−ｋ膜２８０上にＳｉＣ膜２８２を形成する。ＳｉＣ膜２８２は、後述するデュアルダマシン法によるＣｕ埋め込みのための溝及び孔をエッチングにより形成するためのエッチングストッパとすることができる。そして、ｌｏｗ−ｋ膜形成工程として、ＳｉＣ膜２８２上にｌｏｗ−ｋ膜２８５を形成する。そして、同様に、Ｈｅプラズマ処理工程として、このｌｏｗ−ｋ膜２８５表面をＣＶＤ装置内でＨｅプラズマ照射によって表面改質する。そして、ＳｉＯ２膜形成工程として、図２（ｄ）で説明した工程と同様、前記Ｈｅプラズマ処理を行った後、キャップ膜として、ＣＶＤ法によってｌｏｗ−ｋ膜２８５上にＳｉＯ２２９０を形成する。
【００４６】
図６は、図１のフローチャートに対応して実施される工程を表す工程断面図である。
図６では、図１の開口部形成工程（Ｓ１４０）からシード膜形成工程（Ｓ１４６）までを示している。それ以降の工程は後述する。
【００４７】
図６（ａ）において、開口部形成工程として、図３（ａ）で説明した工程と同様、リソグラフィ工程とドライエッチング工程でデュアルダマシン配線を作製するための配線溝構造である開口部１５２，１５４を、ＳｉＯ２膜２９０とｌｏｗ−ｋ膜２８５とＳｉＣ膜２８２とｌｏｗ−ｋ膜２８０とＳｉＣ膜２７５とに形成する。孔形成工程として開口部１５０に堆積した下層Ｃｕ膜２６０へと貫通する、ヴィア孔となる開口部１５２を形成し、溝形成工程として上層配線用の溝となる開口部１５４を形成する。その後、ドライエッチング洗浄液（ＥＫＣ５９２０による５分間の室温洗浄）でヴィア底残渣を除去する。
【００４８】
図６（ｂ）において、除去工程として、ヴィア孔となる開口部１５２が形成されたことにより露出した前記下層配線であるＣｕ膜２６０を深さ方向に３０ｎｍの深さまで除去し、凹状に窪んだ窪み部としての掘込部１５６を形成する。掘込部１５６の形成は、ウェットエッチングにより行なう。また、比較のため、下層のＣｕ配線となりうるＣｕ膜２６０をエッチングしないものも用意した。ウェットエッチングはドライエッチング洗浄液でヴィア底残渣を除去した後、０．１％クエン酸と９％過酸化水素を混合した水溶液で２０秒間洗浄することによって行なう。
【００４９】
ダマシン配線のヴィア底において、後述する工程で形成されるバリアメタル膜が下層Ｃｕ配線となりうるＣｕ膜２６０と接触する面積が、ヴィア底が円形状とするならば、ヴィア底の半径の二乗にπを掛けた値よりも大きいことが必要である。言い換えれば、掘込部１５６が形成されない場合にヴィア底において、バリアメタル膜が下層Ｃｕ配線となりうるＣｕ膜２６０と接触する面積よりも大きくなることが必要である。ここでは、前記ウェットエッチング処理にて下層のＣｕ配線を約３０ｎｍの深さでウェットエッチングしたが、エッチング深さは、１０ｎｍ〜１００ｎｍ程度が望ましい。１０ｎｍ以上とすることで、ヴィアと下層配線との界面の面積が大きくなり、長時間経過後もヴィア抵抗を低く維持することができる。
【００５０】
前記ヴィア底に露出した下層Ｃｕ配線を除去する方法はウェットエッチングであることが望ましい。エッチング液は酸化剤と有機酸の混合水溶液が望ましい。酸化剤としては過酸化水素、有機酸としてはヒドロキシ酸もしくはカルボン酸が望ましく、ヒドロキシカルボン酸が最も望ましい。例えば、クエン酸、リンゴ酸、コハク酸、酒石酸、フタル酸、マロン酸、マレイン酸、フマル酸、乳酸、ピメリン酸、アジピン酸、グルタル酸、シュウ酸、サリチル酸、グルコール酸、安息香酸、酪酸、吉草酸、プロピオン酸、酢酸、ギ酸などが挙げられる。
【００５１】
図６（ｃ）において、バリアメタル膜形成工程として、図３（ｂ）で説明した工程と同様、前記開口部形成工程により形成された開口部１５２，１５４、掘込部１５６及びＳｉＯ２膜２９０表面にバリアメタル材料を用いたバリアメタル膜２４２を形成する。メタル成膜装置内でスパッタ法によるＴａ膜を膜厚２ｎｍ、ＡＬＤ法によるＴａＮ膜を膜厚１ｎｍ、さらにその上にスパッタ法によるＴａ膜を膜厚２ｎｍ形成する。形成方法は、図３（ａ）で説明した工程と同様、スパッタ法を用いればよいが、ＡＬＤ法、ＡＬＣＶＤ法やＣＶＤ法などを用いた方が望ましい。ＰＶＤ法を用いる場合より被覆率を良くすることができる。また、掘込部１５６が形成されたことによってＣｕ表面が露出した露出面全面にバリアメタル膜２４２を形成することで、ヴィアと下層配線との界面全面でのＣｕ原子のヴィア直下への移動をバリアメタル膜２４２によって抑制することができる。よって、下層配線を１０ｎｍ以上の深さまで除去しなかった従来の半導体装置のようにヴィア直下に空孔が集まることを抑制することができる。
【００５２】
前記バリアメタル膜形成工程においては、前記下層Ｃｕ配線となるＣｕ膜２６０の露出面全面にバリアメタル膜２４２を１ｎｍ以上形成することが望ましい。前記下層Ｃｕ配線となるＣｕ膜２６０の露出面全面にバリアメタル膜を１ｎｍ以上形成することにより、ヴィアと下層Ｃｕ配線となるＣｕ膜２６０との界面におけるＣｕ原子のヴィア直下への移動を抑制することができる。
また、前記バリアメタル膜２４２の厚さは掘込部１５６において１０ｎｍ以下であることが望ましい。前記下層配線を１０ｎｍ以上の深さまで除去した掘込部１５６をバリアメタル膜２４２で埋めてしまうことを防止することができる。
【００５３】
図７は、ＡＬＤ法によるバリアメタル膜形成をおこなう装置の概念図である。
図７において、装置３５０では、チャンバ３００の内部にて、下部電極３１０を兼ねた所定の温度に制御された基板ホルダの上に基体１０を設置する。そして、チャンバ３００の内部に上部電極３２０内部からガスを供給する。また、真空ポンプ３３０によりチャンバ３００の内部が所定の成膜圧力になるように真空引きされる。
【００５４】
図８は、Ｔａ［Ｎ（ＣＨ３）２］５とＡｒとの混合ガスを供給する手法の一例を示す図である。
図８において、容器に入った固体のペンタジメチルアミドタタリウム（Ｔａ［Ｎ（ＣＨ３）２］５）を５０〜９０℃に加熱して暖める。暖められ溶融したＴａ［Ｎ（ＣＨ３）２］５内にＡｒガスを供給することで、Ａｒと共にガス化したＴａ［Ｎ（ＣＨ３）２］５を一種のバブリング法によりチャンバ３００に供給することができる。
【００５５】
図９は、ＴａＮ膜形成工程における各ガスの供給フローを示す図である。
図９に示すサイクルを繰り返すことで、所望する膜厚のＴａＮを得ることができる。
【００５６】
Ｔａ［Ｎ（ＣＨ３）２］５，Ａｒ供給工程として、Ｔａ［Ｎ（ＣＨ３）２］５とＡｒとの混合ガスを０．２５ｓ〜２ｓ間供給する。また、供給されたＡｒと共にガス化したＴａ［Ｎ（ＣＨ３）２］５をチャンバ３００に供給する。
【００５７】
次に、Ａｒ供給工程として、Ａｒを０．２５ｓ〜２ｓ間供給する。Ａｒの流量をＴａ［Ｎ（ＣＨ３）２］５より多くすることで、基板表面を十分置換することができる。基板表面を十分置換することで形成されるＴａＮ膜の不純物を少なくすることができる。
【００５８】
ＮＨ３供給工程として、ＮＨ３を０．２５ｓ〜２ｓ間供給する。ＮＨ３の流量をＴａ［Ｎ（ＣＨ３）２］５より多くすることで、還元作用を促進し、形成されるＴａＮ膜の不純物を少なくすることができる。
【００５９】
係る各工程を１サイクルとして２０サイクル程度繰り返すことで、１ｎｍの膜厚のＴａＮ膜を得ることができる。
【００６０】
図１０は、ＡＬＤ法において、ＴａＮ膜が形成される様子を説明するための概念図である。
図１０（ａ）において、ＴａＲ２０（Ｔａ化合物）（本実施の形態では、Ｔａ［Ｎ（ＣＨ３）２］５）を供給することにより、基体１０にＴａＲ２０（Ｔａ化合物）が吸着する。また、基体１０の周辺には、吸着していないＴａＲ２０が浮遊する。
図１０（ｂ）において、Ａｒを供給することにより、浮遊するＴａＲ２０が置換される。
図１０（ｃ）において、ＮＨ３を供給することにより基体１０に吸着されたＴａＲ２０を還元してＴａＮ膜２２が形成される。
【００６１】
図６（ｄ）において、シード膜形成工程として、図３（ｃ）で説明した工程と同様、スパッタ等の物理気相成長（ＰＶＤ）法により、次の工程である電解めっき工程のカソード極となるＣｕ薄膜をシード膜２５２としてバリアメタル膜２４２が形成された開口部１５２，１５４内壁、掘込部１５６及び基体２００表面に堆積（形成）させる。ここでは、シードＣｕ膜を膜厚７５ｎｍ堆積させた。
【００６２】
図１１は、図１のフローチャートに対応して実施される工程を表す工程断面図である。
図１１では、図１のめっき工程（Ｓ１４８）から平坦化工程（Ｓ１５０）までを示している。
【００６３】
図１１（ａ）において、めっき工程として、図３（ｄ）で説明した工程と同様、シード膜２５２をカソード極として、電解めっき等の電気化学成長法によりＣｕ膜２６４を開口部１５２，１５４、掘込部１５６及び基体２００表面に堆積させる。これによりＣｕ膜２６４の一部に前記下層配線と前記上層配線と接続するヴィア２６２が形成される。ここでは、膜厚３００ｎｍのＣｕ膜を堆積させた後にアニール処理を２５０℃の温度で３０分間行なう。
【００６４】
図１１（ｂ）において、平坦化工程として、図４（ａ）で説明した工程と同様、ＣＭＰ法によってＳｉＯ２膜２９０の表面に堆積された導電部としての配線層となるＣｕ膜２６４、シード膜２５２、及びバリアメタル膜２４２を研磨除去することにより、図１１（ｂ）に表したような埋め込み構造を形成する。溝外部のＣｕ膜とバリアメタル膜を除去して２層目のデュアルダマシンＣｕ配線を形成する。
【００６５】
以上のように、デュアルダマシン構造を作製して、１層目のＣｕ配線と２層目のＣｕ配線がヴィア層で接続される構造を形成する。かかる製造方法により製造された半導体装置を用いてストレスマイグレーション試験を行った結果を以下に説明する。
前述の２種類のウェハ、すなわち、深さ方向に３０ｎｍ除去するウェットエッチング処理を行ったウェハとウェットエッチング処理を行っていないウェハとに保護膜とパッド電極を形成した後、かかる２種類のウェハを１７５℃で５００時間保管して、１層目のＣｕ配線の幅が１０マイクロメートル、２層目のＣｕ配線の幅が０．２マイクロメートル、ヴィア径が０．１４マイクロメートルの構造においてヴィア抵抗の歩留り（１０％抵抗増加）を調べた。
図１２は、ストレスマイグレーション試験を行った結果を示す図である。
その結果、ウェットエッチング処理を行ったウェハではヴィア抵抗の劣化はほとんど見られなかった。これに対して、前述のウェットエッチング処理を行っていないウェハでは同一構造のヴィアで抵抗の歩留りが１００％から１０％まで低下した。劣化したヴィアをＴＥＭで観察した結果、図２６に示すようなボイドが形成されていた。一方、ウェットエッチング処理を行ったウェハではボイドが見つからなかった。つまり、ウェットエッチング処理されたウェハではヴィア底の直下の配線層表面におけるＣｕ原子の移動がバリアメタル膜２４２によって阻止され、ストレスマイグレーション（Ｓｔｒｅｓｓ  Ｉｎｄｕｃｅｄ  Ｖｏｉｄ：ＳＩＶ）を抑制することができたものと考えられる。
また、ウェットエッチング処理されたウェハのヴィア抵抗は、ウェットエッチング処理しなかったウェハのヴィア抵抗よりも３０％低減された。これはヴィア部におけるバリアメタル膜の下地Ｃｕ表面との接触面積が増加してヴィア抵抗が低下したものと考えられる。すなわち、ダマシン配線のヴィア底において、バリアメタル膜が下層Ｃｕ配線と接触する面積が、ヴィア底の半径の二乗にπを掛けた値よりも大きいことが特徴である。
図１３は、深さ方向に１０ｎｍ除去するウェットエッチングを行ったウェハを用いてストレスマイグレーション試験を行なった結果を示す図である。
図１３に示すように、１０ｎｍ除去することで、図１２（ｂ）と比べかなり改善していることがわかる。
本実験をデバイスが搭載されたウェハで実施しても同様の効果を確認することができた。１層目のＣｕ配線層だけでなく、２層目のＣｕ配線層においても有効であり、さらに３層目以上のＣｕ配線層でも有効な結果が得られた。
ｌｏｗ−ｋ材料としては、ＨＳＱ（Ｈｙｄｒｏｇｅｎ  Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）やポリマー、ＣＶＤで形成されたＳｉＯＣ膜を用いても同様の結果が得られた。
【００６６】
図１４は、ストレスマイグレーションによりボイドが形成される様子を説明するための概念図である。
図１５は、下層Ｃｕ配線上に窪んでバリアメタル（ＢＭ）とヴィアとが形成されている場合の空孔の動きを説明するための概念図である。
図１４（ａ）に示すように、下層Ｃｕ配線において、拡散防止膜となるＳｉＣとの界面に存在する空孔は、ストレスが多いため、図１４（ｂ）に示すように、Ｃｕヴィア直下に集まりボイドを形成する。これに対し、図１５に示す下層Ｃｕ配線上に掘りこんでバリアメタル膜を形成することで、後にヴィアが形成されても下層Ｃｕ配線界面のＣｕ原子がバリアメタル膜によりヴィア直下に移動せず、したがって空孔が移動せず、ボイドを形成しない。
【００６７】
以上のように、ダマシン配線のヴィア接続孔を形成する際に、ヴィア部のドライエッチを行った後に、ヴィア底に露出した下層Ｃｕ配線を１０ｎｍ以上１００ｎｍ以下の厚さで除去し、その後にヴィア内にバリアメタル膜を形成してから、引き続きＣｕ膜の成膜を行うことで、ヴィア部のバリアメタルが下層配線に接触する面積を広くし、これにより接触抵抗を低減する。さらに、前記Ｃｕ膜２６０表面部におけるＣｕ原子のヴィア直下への移動を抑制することができる。Ｃｕ原子のヴィア直下への移動が抑制させることで、空孔が、ヴィア２６２直下に集まることを防止することができる。ヴィア２６２直下にボイドが形成されることを抑制することができるので、ヴィア抵抗の増加を抑制し、ヴィア抵抗の歩留まりの低下を抑制することができる。
【００６８】
実施の形態２．
実施の形態２では、ヴィア底に露出した下層Cu配線をヴィアの直径方向に広さ２０ｎｍ分広げて除去することによって配線抵抗の低減とストレスマイグレーションの抑制方法を説明する。
図１６は、図１のフローチャートに対応して実施される工程を表す工程断面図である。
図１６では、図１の開口部形成工程（Ｓ１４０）からシード膜形成工程（Ｓ１４６）までを示している。それ以前の工程とそれ以降の工程は実施の形態１と同様であるので省略する。
【００６９】
図１６（ａ）において、開口部形成工程として、図６（ａ）で説明した工程と同様、リソグラフィ工程とドライエッチング工程でデュアルダマシン配線を作製するための配線溝構造である開口部１５２，１５４を、ＳｉＯ２膜２９０とｌｏｗ−ｋ膜２８５とＳｉＣ膜２８２とｌｏｗ−ｋ膜２８０とＳｉＣ膜２７５とに形成する。孔形成工程として開口部１５０に堆積した下層Ｃｕ膜２６０へと貫通する、ヴィア孔となる開口部１５２を形成し、溝形成工程として上層配線用の溝となる開口部１５４を形成する。その後、ドライエッチング洗浄液（ＥＫＣ５９２０による５分間の室温洗浄）でヴィア底残渣を除去する。
【００７０】
図１６（ｂ）において、除去工程として、ヴィア孔となる開口部１５２が形成されたことにより露出した前記下層配線であるＣｕ膜２６０を深さ方向に１０ｎｍ以上の深さまで除去すると共に、前記下層配線を前記深さ方向と直交する方向に、さらに、前記孔の側面端より２０ｎｍ除去する。これにより凹状に窪んだ窪み部としての掘込部１５８を形成する。言い換えれば、２層目のドライエッチング加工を終えた後、下層のＣｕ配線を横方向に径として約２０ｎｍ広くなるようにウェットエッチングする。また、比較のため、下層のＣｕ配線となるＣｕ膜２６０をエッチングしないものも用意した。掘込部１５８の形成は、ウェットエッチングにより行なう。ウェットエッチングはドライエッチング洗浄液でヴィア底残渣を除去した後、０．１％リンゴ酸と９％過酸化水素を混合した水溶液で４０秒間洗浄することによって行なう。
【００７１】
ダマシン配線のヴィア底において、後述する工程で形成されるバリアメタル膜が下層Ｃｕ配線となるＣｕ膜２６０と接触する面積が、ヴィア底が円形状とするならば、ヴィア底の半径の二乗にπを掛けた値よりも大きいことが必要である。言い換えれば、掘込部１５８が形成されない場合にヴィア底において、バリアメタル膜が下層Ｃｕ配線となるＣｕ膜２６０と接触する面積よりも大きくなることが必要である。ここでは、前記ウェットエッチング処理にて下層のＣｕ配線を１０ｎｍ以上の深さでウェットエッチングすると共に、径方向（層と平行する方向）に２０ｎｍウェットエッチングした。径方向のエッチング距離は、１０ｎｍ以上が望ましい。１０ｎｍ以上とすることで、ヴィアと下層配線との界面の面積が、深さ方向のエッチングの場合よりさらに大きくなり、長時間経過後もヴィア抵抗を低く維持することができる。
【００７２】
前記ヴィア底に露出した下層Ｃｕ配線を除去する方法は、実施の形態１と同様、ウェットエッチングであることが望ましい。エッチング液は酸化剤と有機酸の混合水溶液が望ましい。酸化剤としては過酸化水素、有機酸としてはヒドロキシ酸もしくはカルボン酸が望ましく、ヒドロキシカルボン酸が最も望ましい。例えば、クエン酸、リンゴ酸、コハク酸、酒石酸、フタル酸、マロン酸、マレイン酸、フマル酸、乳酸、ピメリン酸、アジピン酸、グルタル酸、シュウ酸、サリチル酸、グルコール酸、安息香酸、酪酸、吉草酸、プロピオン酸、酢酸、ギ酸などが挙げられる。
【００７３】
図１６（ｃ）において、バリアメタル膜形成工程として、図６（ｂ）で説明した工程と同様、前記開口部形成工程により形成された開口部１５２，１５４、掘込部１５８及びＳｉＯ２膜２９０表面にバリアメタル材料を用いたバリアメタル膜２４２を形成する。メタル成膜装置内でスパッタ法によるＴａ膜を膜厚２ｎｍ、ＡＬＤ法によるＴａＮ膜を膜厚１ｎｍ、さらにその上にスパッタ法によるＴａ膜を膜厚２ｎｍ形成する。掘込部１５８は、深さ方向と直交する方向に開口されているため、スパッタ法では、ヴィア径より広がった領域にバリアメタル膜を形成するのが難しい。よって、形成方法は、スパッタ法を用いず、ＡＬＤ法、ＡＬＣＶＤ法もしくはＣＶＤ法を用いるほうが望ましい。もしくはＡＬＤ法によるＡＬＤ膜とＡＬＣＶＤ法もしくはＣＶＤ法によるＣＶＤ膜との積層膜を用いてもよい。これらの成膜法はスパッタ膜よりも被覆性が良いために、エッチングしたヴィア底にバリアメタル膜をコンフォーマルに形成するのに適している。また、掘込部１５８が形成されたことによってＣｕ表面が露出した露出面全面にバリアメタル膜２４２を形成することで、ヴィアと下層配線との界面全面でのＣｕ原子のヴィア直下への移動をバリアメタル膜２４２によって実施の形態１と比べより広い範囲で抑制することができる。よって、下層配線を除去しなかった従来の半導体装置のようにヴィア直下に空孔が集まることをさらに抑制することができる。
【００７４】
前記バリアメタル膜形成工程においては、前記下層Ｃｕ配線となるＣｕ膜２６０の露出面全面にバリアメタル膜２４２を１ｎｍ以上形成することが望ましい。前記下層Ｃｕ配線となるＣｕ膜２６０の露出面全面にバリアメタル膜を１ｎｍ以上形成することにより、ヴィアと下層Ｃｕ配線となるＣｕ膜２６０との界面におけるＣｕ原子のヴィア直下への移動を抑制することができる。
また、前記バリアメタル膜２４２の厚さは１０ｎｍ以下であることが望ましい。前記下層配線を１０ｎｍ以上の深さまで除去した掘込部１５８をバリアメタル膜２４２で埋めてしまうことを防止することができる。
【００７５】
図１７は、Ｔａ膜形成工程における各ガスの供給フローを示す図である。
スパッタ法の変わりにＡＬＤ法を用いてＴａ膜を得る場合には、図１７に示すサイクルを１サイクルとして繰り返すことで、所望する膜厚のＴａ膜を得ることができる。装置は、図７に示す装置を用いる。
【００７６】
Ｔａ膜形成工程の条件は、一例として、以下のようにした。
まず、基板ホルダの上に設置された基体１０を所定の温度として２５０〜３００℃に制御する。また、Ｔａ［Ｎ（ＣＨ３）２］５，Ａｒ供給工程とＡｒ供給工程との各工程では、各ガスが供給されている際のチャンバ３００内の成膜圧力は、真空ポンプ３３０により所望の圧力に制御する。
【００７７】
Ｔａ［Ｎ（ＣＨ３）２］５，Ａｒ供給工程においては、Ｔａ［Ｎ（ＣＨ３）２］５とＡｒとの混合ガスとして、Ａｒを０．２５ｓ〜２ｓ間供給する。また、ＴａＮ膜の形成と同様に、図８に示す供給方法により暖められ溶融したＴａ［Ｎ（ＣＨ３）２］５内にＡｒガスを供給することで、供給されたＡｒと共にガス化したＴａ［Ｎ（ＣＨ３）２］５をチャンバ３００に供給する。
【００７８】
次に、Ａｒ供給工程においては、Ａｒを０．２５ｓ〜２ｓ間供給する。Ａｒの流量をＴａ［Ｎ（ＣＨ３）２］５より多くすることで、基板表面を十分置換することができる。基板表面を十分置換することで形成されるＴａ膜の不純物を少なくすることができる。
【００７９】
Ｈｅ／Ｈ２供給工程においては、ＨｅとＨ２の混合ガスの流量を０．２５ｓ〜２ｓ間供給する。ここでは所定の成膜圧力のもと、プラズマを生成する。Ｈｅ含有する混合ガスを流すことでプラズマを生成し、プラズマによりラジカルとなり還元作用が強くなったＨ２ラジカルによりＴａ［Ｎ（ＣＨ３）２］５を還元することができる。
【００８０】
係る各工程を１サイクルとして繰り返すことで、１〜５ｎｍの膜厚のＴａ膜を得ることができる。
【００８１】
図１８は、ＡＬＤ法において、Ｔａ膜が形成される様子を説明するための概念図である。
図１８（ａ）において、ＴａＲ２０（Ｔａ化合物）（本実施の形態では、Ｔａ［Ｎ（ＣＨ３）２］５）を供給することにより、基体１０にＴａＲ２０（Ｔａ化合物）が吸着する。また、基体１０の周辺には、吸着していないＴａＲ２０が浮遊する。
図１８（ｂ）において、Ａｒを供給することにより、浮遊するＴａＲ２０が置換される。
図１８（ｃ）において、Ｈｅ／Ｈ２混合ガスを供給することにより基体１０に吸着されたＴａＲ２０を還元してＴａ膜３２が形成される。
【００８２】
ＴａＮ膜は、図７〜１０で説明した方法により形成すればよい。Ｔａ膜の形成工程とＴａＮ膜の形成工程とは連続しておこなうことが望ましい。大気に触れることで酸化するのを防止することができる。連続しておこなうには、チャンバ３００から基体１０を取り出すことなく、続けてＴａ膜の形成工程とＴａＮ膜の形成工程をおこなうことが望ましい。チャンバ３００から基体１０を取り出さないことにより大気に暴露しないようにすることができる。
【００８３】
図１６（ｄ）において、シード膜形成工程として、次の工程である電解めっき工程のカソード極となるＣｕ薄膜をシード膜２５２としてバリアメタル膜２４２が形成された開口部１５２，１５４内壁、掘込部１５８及び基体２００表面に堆積（形成）させる。ここでは、シードＣｕ膜を膜厚７５ｎｍ堆積させた。掘込部１５８は、深さ方向と直交する方向に開口されているため、スパッタ法では、ヴィア径より広がった領域にシード膜２５２を形成するのが難しい。よって、形成方法は、バリアメタルはスパッタ膜を用いず、ＡＬＤ法、ＡＬＣＶＤ法もしくはＣＶＤ法を用いるほうが望ましい。
【００８４】
図１９は、図１のフローチャートに対応して実施される工程を表す工程断面図である。
図１９では、図１のめっき工程（Ｓ１４８）から平坦化工程（Ｓ１５０）までを示している。
【００８５】
図１９（ａ）において、めっき工程として、図３（ｄ）で説明した工程と同様、シード膜２５２をカソード極として、電解めっき等の電気気相成長によりＣｕ膜２６４を開口部１５２，１５４、掘込部１５８及び基体２００表面に堆積させる。これによりＣｕ膜２６４の一部にヴィア２６２が形成される。
【００８６】
図１９（ｂ）において、平坦化工程として、図４（ａ）で説明した工程と同様、ＣＭＰ法によってＳｉＯ２膜２９０の表面に堆積された導電部としての配線層となるＣｕ膜２６４、シード膜２５２、及びバリアメタル膜２４２を研磨除去することにより、図１９（ｂ）に表したような埋め込み構造を形成する。溝外部のＣｕ膜とバリアメタル膜を除去してデュアルダマシンＣｕ配線を形成する。
【００８７】
以上のように、デュアルダマシン構造を作製して、１層目のＣｕ配線と２層目のＣｕ配線がヴィア層で接続される構造を形成する。かかる製造方法により製造された半導体装置を用いてストレスマイグレーション試験を行った結果を以下に説明する。
前述の２種類のウェハ、すなわち、孔の側面端より２０ｎｍ除去するウェットエッチング処理を行ったウェハとウェットエッチング処理を行っていないウェハとに保護膜とパッド電極を形成した後、かかる２種類のウェハを１７５℃で５００時間保管して、１層目のＣｕ配線の幅が１０マイクロメートル、２層目のＣｕ配線の幅が０．２マイクロメートル、ヴィア径が０．１４マイクロメートルの構造においてヴィア抵抗の歩留りを調べた。
図２０は、ストレスマイグレーション試験を行った結果を示す図である。
その結果、ウェットエッチング処理を行ったウェハではヴィア抵抗の劣化はほとんど見られなかった。これに対して、前述のウェットエッチング処理を行っていないウェハでは同一構造のヴィアで抵抗の歩留りが１００％から１０％まで低下した。劣化したヴィアをＴＥＭで観察した結果、図２６に示すようなボイドが形成されていた。一方、ウェットエッチング処理を行ったウェハではボイドが見つからなかった。つまり、ウェットエッチング処理されたウェハではヴィア底の直下の配線層表面におけるＣｕ原子の移動がバリアメタル膜２４２によって阻止され、ストレスマイグレーションを抑制することができたものと考えられる。
図２１は、実施の形態１の構造と実施の形態２の構造とについてストレスマイグレーション耐性を比較する図である。
図１１（ｂ）で示した構造（実施の形態１）と図１９（ｂ）で示した構造（本実施の形態２）のストレスマイグレーション耐性を比較するために、両ウェハをさらに１０００時間まで保管した。その結果、図１１（ｂ）で示した構造ではヴィア抵抗の歩留りが１０％低下したのに対し、図１９（ｂ）で示した構造では全く低下しなかった。したがって、図１９（ｂ）で示した構造の方がより信頼性が高いものと考えられる。
また、図１９（ｂ）で示した構造のようにウェットエッチング処理されたウェハのヴィア抵抗は、ウェットエッチング処理しなかったウェハのヴィア抵抗よりも３５％低減された。これはヴィア部におけるバリアメタル膜の下地Ｃｕ表面との接触面積がさらに増加してヴィア抵抗が低下したものと考えられる。すなわち、ダマシン配線のヴィア底において、バリアメタル膜が下層Ｃｕ配線と接触する面積が、ヴィア底の半径の二乗にπを掛けた値よりもはるかに大きいことが特徴である。
図２２は、孔の側面端より径方向に１０ｎｍ除去するウェットエッチングを行なったウェハを用いてストレスマイグレーション試験を行なった結果を示す図である。
図２２に示すように、図１９（ｂ）に比べかなり改善されることがわかる。
本実験をデバイスが搭載されたウェハで実施しても同様の効果を確認することができた。１層目のＣｕ配線層だけでなく、２層目のＣｕ配線層においても有効であり、さらに３層目以上のＣｕ配線層でも有効な結果が得られた。
ｌｏｗ−ｋ材料としては、ＨＳＱ（Ｈｙｄｒｏｇｅｎ  Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）やポリマー、ＣＶＤで形成されたＳｉＯＣ膜を用いても同様の結果が得られた。
【００８８】
図２３は、下層Ｃｕ配線上に窪んでバリアメタル（ＢＭ）とヴィアとが形成されている場合の空孔の動きを説明するための概念図である。
上述した図１４（ａ）に示したように、下層Ｃｕ配線において、拡散防止膜となるＳｉＣとの界面に存在する空孔は、ストレスが多いため、図１４（ｂ）に示すように、Ｃｕヴィア直下に集まりボイドを形成する。これに対し、図２３に示す下層Ｃｕ配線上をさらに深さ方向と直交する方向に掘りこんでバリアメタル膜を形成することで、後にヴィアが形成されても下層Ｃｕ配線界面のＣｕ原子がバリアメタル膜によりヴィア直下に移動せず、したがって空孔が移動せず、ボイドを形成しない。
【００８９】
以上のように、ダマシン配線のヴィア接続孔を形成する際に、ヴィア部のドライエッチを行った後に、ヴィア底に露出した下層Ｃｕ配線を、ヴィア底の直径よりも半径方向に１０ｎｍ以上例えば１００ｎｍ以下の広い範囲で除去し、その後にヴィア内にバリアメタル膜を形成してから、引き続きＣｕ膜の成膜を行うことで、ヴィア部のバリアメタルが下層配線に接触する面積を広くし、これにより接触抵抗を低減する。さらに、前記Ｃｕ膜２６０表面部におけるＣｕ原子のヴィア直下への移動をさらに抑制することができる。Ｃｕ原子のヴィア直下への移動がさらに抑制させることで、空孔が、ヴィア２６２直下に集まることをさらに防止することができる。ヴィア２６２直下にボイドが形成されることを抑制することができるので、ヴィア抵抗の増加を抑制し、ヴィア抵抗の歩留まりの低下をさらに抑制することができる。
【００９０】
前記各実施の形態において、比誘電率ｋが２．６以下の場合、ヴィア部に露出したｌｏｗ−ｋ膜の側壁が、２０ｎｍ以下の膜厚のＣＶＤ膜で被覆されていることが望ましい。その理由は、比誘電率が２．６以下の場合はポーラス膜であることが多く、ポアシーリングをＣｕ配線の側壁で行う必要があるからである。特に、前述のＡＬＤ法やＣＶＤ法によってバリアメタル膜を成膜する場合は必要である。ポアシーリング用のＣＶＤ膜の種類としては、ＳｉＣ膜、ＳｉＣＮ膜、ＳｉＣＯ膜、ＳｉＮ膜が望ましい。特に、低誘電率の観点からＳｉＣ膜が最適である。
【００９１】
以上の説明において、掘込部１５６，１５８に形成されるバリアメタル２４２は、スパッタ法によるＴａ膜を膜厚２ｎｍ、ＡＬＤ法によるＴａＮ膜を膜厚１ｎｍ、さらにその上にスパッタ法によるＴａ膜を膜厚２ｎｍ形成するとしているが、これに限るものではない。Ｔａ膜或いはＴａＮ膜の一層の膜であっても構わない。特に、掘込部１５８では、ヴィア径より直径方向に広がった領域にはスパッタ法による膜形成は難しい。よって、実質的には、ヴィア径より直径方向に広がった領域にはＡＬＤ法或いはＣＶＤ法によるＴａＮ膜（或いはＴａ膜）が膜厚１ｎｍ以上形成されれば、Ｃｕ原子の移動を抑制することができる。
【００９２】
また、バリアメタルとして、Ｔａ、ＴａＮに限らず、ＴａＣＮ（炭化窒化タンタル）、ＷＮ（窒化タングステン）、ＷＣＮ（炭化窒化タングステン）、ＴｉＮ（窒化チタン）等の高融点金属の窒化膜或いは窒化炭素膜であっても構わない。或いはチタン（Ｔｉ）、ＷＳｉＮ等であっても構わない。
【００９３】
ここで、上記各実施の形態における配線層の材料として、Ｃｕ以外に、Ｃｕ−Ｓｎ合金、Ｃｕ−Ｔｉ合金、Ｃｕ−Ａｌ合金等の、半導体産業で用いられるＣｕを主成分とする材料を用いて同様の効果が得られる。
【００９４】
なお、多層配線構造などを形成する場合には、各図において基体２００は、下層の配線層と絶縁膜とが形成されたものである。
【００９５】
上記各実施の形態においては、多孔質絶縁膜の材料としては、多孔質誘電体薄膜材料としてのＭＳＱに限らず、他の多孔質無機絶縁体膜材料、多孔質有機絶縁体膜材料を用いても同様の効果を得ることができる。
特に、多孔質の低誘電率材料に上記各実施の形態を適用した場合には、上述の如く顕著な効果が得られる。上記各実施の形態において多孔質絶縁膜の材料として用いることができるものとしては、例えば、各種のシルセスキオキサン化合物、ポリイミド、炭化フッ素（ｆｌｕｏｒｏｃａｒｂｏｎ）、パリレン（ｐａｒｙｌｅｎｅ）、ベンゾシクロブテンをはじめとする各種の絶縁性材料を挙げることができる。
【００９６】
以上、具体例を参照しつつ各実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。
【００９７】
例えば、各実施の形態で層間絶縁膜が形成された基体２００は、図示しない各種の半導体素子あるいは構造を有するものとすることができる。また、半導体基板ではなく、層間絶縁膜と配線層とを有する配線構造の上に、さらに層間絶縁膜を形成してもよい。開口部も半導体基板が露出するように形成してもよいし、配線構造の上に形成してもよい。
【００９８】
さらに、層間絶縁膜の膜厚や、開口部のサイズ、形状、数などについても、半導体集積回路や各種の半導体素子において必要とされるものを適宜選択して用いることができる。
【００９９】
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置の製造方法は、本発明の範囲に包含される。
【０１００】
また、説明の簡便化のために、半導体産業で通常用いられる手法、例えば、フォトリソグラフィプロセス、処理前後のクリーニング等は省略しているが、それらの手法が含まれることは言うまでもない。
【図面の簡単な説明】
【０１０１】
【図１】実施の形態１における半導体装置の製造方法の要部を表すフローチャートである。
【図２】図１のフローチャートに対応して実施される工程を表す工程断面図である。
【図３】図１のフローチャートに対応して実施される工程を表す工程断面図である。
【図４】図１のフローチャートに対応して実施される工程を表す工程断面図である。
【図５】図１のフローチャートに対応して実施される工程を表す工程断面図である。
【図６】図１のフローチャートに対応して実施される工程を表す工程断面図である。
【図７】ＡＬＤ法によるバリアメタル膜形成をおこなう装置の概念図である。
【図８】Ｔａ［Ｎ（ＣＨ３）２］５とＡｒとの混合ガスを供給する手法の一例を示す図である。
【図９】ＴａＮ膜形成工程における各ガスの供給フローを示す図である。
【図１０】ＡＬＤ法において、ＴａＮ膜が形成される様子を説明するための概念図である。
【図１１】図１のフローチャートに対応して実施される工程を表す工程断面図である。
【図１２】ストレスマイグレーション試験を行った結果を示す図である。
【図１３】深さ方向に１０ｎｍ除去するウェットエッチングを行ったウェハを用いてストレスマイグレーション試験を行なった結果を示す図である。
【図１４】ストレスマイグレーションによりボイドが形成される様子を説明するための概念図である。
【図１５】下層Ｃｕ配線上に窪んでバリアメタル（ＢＭ）とヴィアとが形成されている場合の空孔の動きを説明するための概念図である。
【図１６】図１のフローチャートに対応して実施される工程を表す工程断面図である。
【図１７】Ｔａ膜形成工程における各ガスの供給フローを示す図である。
【図１８】ＡＬＤ法において、Ｔａ膜が形成される様子を説明するための概念図である。
【図１９】図１のフローチャートに対応して実施される工程を表す工程断面図である。
【図２０】ストレスマイグレーション試験を行った結果を示す図である。
【図２１】実施の形態１の構造と実施の形態２の構造とについてストレスマイグレーション耐性を比較する図である。
【図２２】孔の側面端より径方向に１０ｎｍ除去するウェットエッチングを行なったウェハを用いてストレスマイグレーション試験を行なった結果を示す図である。
【図２３】下層Ｃｕ配線上に窪んでバリアメタル（ＢＭ）とヴィアとが形成されている場合の空孔の動きを説明するための概念図である。
【図２４】従来のＬｏｗ−ｋ膜とＣｕ配線を組み合わせた多層配線構造を有する半導体装置の製造方法を示す工程断面図である。
【図２５】従来のＣｕ配線を組み合わせた多層配線構造を有する半導体装置を示す断面図である。
【図２６】従来のＣｕ配線を組み合わせた多層配線構造を有する半導体装置を示す断面図である。
【符号の説明】
【０１０２】
１０，２００  基体
２０  ＴａＲ（Ｔａ化合物）
２２  ＴａＮ膜
３２  Ｔａ膜
１５０，１５２，１５４  開口部
１５６，１５８  掘込部
２１０，２２２，２９０  ＳｉＯ２膜
２１２，２７５，２８２  ＳｉＣ膜
２２０，２８０，２８５  ｌｏｗ−ｋ膜
２２１，２８１，２８６  絶縁膜
２４０，２４２  バリアメタル膜
２５０，２５２  シード膜
２６０，２６４  Ｃｕ膜
２６２  ヴィア
３００  チャンバ
３１０  下部電極
３２０  上部電極
３３０  真空ポンプ
３５０  装置
４００  ボイド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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