(57)【要約】【課題】  複数の内部電源を有し、この内部電源を立ち下げる時に寄生動作を抑制した半導体集積回路を実現する。【解決手段】  液晶パネル制御ドライバＩＣ内には、正の内部電源ＶＣＨ、負の内部電源ＶＣＬ、正の高電圧内部電源ＶＧＨ及び負の高電圧内部電源ＶＧＬが設けられている。そして、液晶パネルをスリープモードへ移行させるためにこれらの内部電源を立ち下げる場合、正の内部電源ＶＣＨ及び負の内部電源ＶＣＬは所定時間ずらして外部電源の供給が停止され、それぞれ立ち下げ時の電位ＶＬＬに切り替えられる。所定時間経過後、正の高電圧内部電源ＶＧＨ及び負の高電圧内部電源ＶＧＬは、それぞれ内部電源立ち下げ回路１、２を用いて、所定時間ずらして降圧されそれぞれ立ち下げ時の電位ＶＬＬに切り替えられる。【選択図】  図１
2005236848.tif 000002
【特許請求の範囲】
【請求項１】
内部電源発生回路により昇圧されて、外部電源よりもそれぞれ異なった高電圧を有する複数の内部電源と、
内部電源発生回路により昇圧されて、前記複数の内部電源よりもそれぞれ異なった高電圧を有する複数の高電圧内部電源と、
前記複数の高電圧内部電源のそれぞれに備わり、前記高電圧内部電源を立ち下げる内部電源立ち下げ回路と、
前記内部電源を立ち下げ時の電圧に降圧する内部電源降圧手段と、
前記高電圧電源を立ち下げ時の電圧に降圧する高電圧内部電源降圧手段と、
を具備し、
前記複数の内部電源及び前記複数の高電圧内部電源を立ち下げる場合に、前記内部電源又は前記高電圧内部電源を立ち下げ時の電圧まで降圧した時と、前記内部電源又は前記高電圧内部電源の立ち下げを開始する時の間に所定時間の間隔を設けることを特徴とする半導体集積回路。
【請求項２】
前記内部電源立ち下げ回路は、出力電圧側と接地の間に設けられた抵抗によって抵抗分割された電位、及び基準電位を入力し、前記電位と前記基準電位とを比較増幅するコンパレータと、高電位側電源を電源として用い、前記コンパレータから出力される信号により前記出力電圧を外部に出力する出力トランジスタとを有し、前記出力電圧は再度前記コンパレータに入力される帰還ループ構造の降圧回路であることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
第1の内部電源発生回路により昇圧されて、外部電源よりも高電圧を有する第1の内部電源と、
第２の内部電源発生回路により昇圧されて、外部電源よりも高電圧で、且つ前記第1の内部電源とは極性の異なる第２の内部電源と、
第３の内部電源発生回路により昇圧されて、前記第1の内部電源よりも高電圧を有する第1の高電圧内部電源と、
第４の内部電源発生回路により昇圧されて、前記第1の内部電源よりも高電圧で、且つ前記第1の内部電源とは極性の異なる第２の高電圧内部電源と、
前記第1の高電圧内部電源を立ち下げる第1の内部電源立ち下げ回路と、
前記第２の高電圧内部電源を立ち下げる第２の内部電源立ち下げ回路と、
前記第1の内部電源発生回路への電源供給を停止し、前記第1の内部電源を立ち下げ時の電圧に降圧する第1の内部電源降圧手段と、
前記第２の内部電源発生回路への電源供給を停止し、前記第２の内部電源を立ち下げ時の電圧に降圧する第２の内部電源降圧手段と、
前記第３の内部電源発生回路への電源供給を停止し、前記第1の高電圧内部電源を前記第1の内部電源立ち下げ回路を用いて、立ち下げ時の電圧に降圧する第1の高電圧内部電源降圧手段と、
前記第４の内部電源発生回路への電源供給を停止し、前記第２の高電圧内部電源を前記第２の内部電源立ち下げ回路を用いて、立ち下げ時の電圧に降圧する第２の高電圧内部電源降圧手段と、
を具備し、
前記第1の内部電源、前記第２の内部電源、前記第１の高電圧内部電源、及び前記第２の高電圧内部電源を立ち下げる場合に、前記第1の内部電源、前記第２の内部電源、前記第１の高電圧内部電源、又は前記第２の高電圧内部電源を立ち下げ時の電圧まで降圧した時と、前記第1の内部電源、前記第２の内部電源、前記第１の高電圧内部電源、又は前記第２の高電圧内部電源の立ち下げを開始する時との間に所定時間の間隔を設けることを特徴とする半導体集積回路。
【請求項４】
前記第１の内部電源立ち下げ回路は、第１の出力電圧側と接地の間に設けられた抵抗によって抵抗分割された第１の電位、及び第１の基準電位を入力し、前記第１の電位と前記第１の基準電位とを比較増幅する第１のコンパレータと、第１の高電位側電源から供給される電位を電源として用い、前記第１のコンパレータから出力される信号により前記第１の出力電圧を外部に出力する第１の出力トランジスタとを有し、前記第１の出力電圧は再度前記第１のコンパレータに入力される帰還ループ構造の降圧回路であり、
前記第２の内部電源立ち下げ回路は、第２の出力電圧側と接地の間に設けられた抵抗によって抵抗分割された前記第１の電位とは極性が異なる第２の電位、及び前記第１の基準電位とは極性の異なる第２の基準電位を入力し、前記第２の電位と前記第２の基準電位とを比較増幅する第２のコンパレータと、前記第１の高電位側電源とは極性の異なる第２の高電位側電源として用い、前記第２のコンパレータから出力される信号により前記第２の出力電圧を外部に出力する第２の出力トランジスタとを有し、前記第２の出力電圧は再度前記第２のコンパレータに入力される帰還ループ構造の降圧回路であることを特徴とする請求項３に記載の半導体集積回路。
【請求項５】
第1の内部電源発生回路により昇圧されて、外部電源よりも高電圧を有する第1の内部電源と、第２の内部電源発生回路により昇圧されて、外部電源よりも高電圧で、且つ前記第1の内部電源とは極性の異なる第２の内部電源と、第３の内部電源発生回路により昇圧されて、前記第1の内部電源よりも高電圧を有する第1の高電圧内部電源と、第４の内部電源発生回路により昇圧されて、前記第1の内部電源よりも高電圧で、且つ前記第1の内部電源とは極性の異なる第２の高電圧内部電源と、前記第1の高電圧内部電源を立ち下げる第1の内部電源立ち下げ回路と、前記第２の高電圧内部電源を立ち下げる第２の内部電源立ち下げ回路と、
前記第1の内部電源発生回路への電源供給を停止し、前記第1の内部電源を立ち下げ時の電圧に降圧する第1の内部電源降圧手段と、前記第２の内部電源発生回路への電源供給を停止し、前記第２の内部電源を立ち下げ時の電圧に降圧する第２の内部電源降圧手段と、前記第３の内部電源発生回路への電源供給を停止し、前記第1の高電圧内部電源を前記第1の内部電源立ち下げ回路を用いて、立ち下げ時の電圧に降圧する第1の高電圧内部電源降圧手段と、前記第４の内部電源発生回路への電源供給を停止し、前記第２の高電圧内部電源を前記第２の内部電源立ち下げ回路を用いて、立ち下げ時の電圧に降圧する第２の高電圧内部電源降圧手段とを備える半導体集積回路の内部電源立ち下げ方法であって、
前記第１の内部電源を立ち下げ時の電圧まで降圧するステップと、
前記第１の内部電源を立ち下げてから、所定時間経過後に、前記第２の内部電源を立ち下げ時の電圧まで降圧するステップと、
前記第２の内部電源を立ち下げてから、所定時間経過後に、前記第１の高電圧内部電源を立ち下げ時の電圧まで降圧するステップと、
前記第１の高電圧内部電源を立ち下げてから、所定時間経過後に、前記第２の高電圧内部電源を立ち下げ時の電圧まで降圧するステップと、
を具備することを特徴とする半導体集積回路の内部電源立ち下げ方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に係り、特に複数の内部電源を有する半導体集積回路及びその内部電源立ち下げ方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路の微細化、高集積化が進み、それと共にトランジスタの耐圧が低下して外部電源でトランジスタや回路を直接駆動することが困難となり、外部電源を降圧してトランジスタや回路に電源を供給する内部電源発生回路が使用されている。また、半導体集積回路の多機能化と共に、外部電源を昇圧して高耐圧素子及び高耐圧回路を駆動するための電源や、外部の高耐圧素子及び高耐圧回路を駆動するための電源を内蔵する半導体集積回路が用いられている。
【０００３】
外部電源を昇圧或いは降圧する内部電源発生回路には、チャージポンプ回路、スイッチドキャパシタ回路、シリーズレギュレータ等が用いられている（例えば、特許文献１及び２参照。）。そして、外部電源を昇圧或いは降圧して内部の素子や回路を駆動させる種々の内部電源発生回路を多数の内蔵する半導体集積回路、例えば、ＳｏＣ（System  on  a  chip）、種々のドライバＩＣ等が各種機器に用いられている。
【０００４】
この半導体集積回路では、種々の内部電源発生回路がオンしている通常動作モードから、種々の内部電源発生回路をオフして立ち下げる場合、基板内に貫通電流が流れ、寄生トランジスタがオンして素子及び回路の誤動作や劣化現象を発生させる。特に、正（＋）の高電圧を発生する内部電源発生回路と負（−）の高電圧を発生する内部電源発生回路を同時にオフして立ち下げる場合、異なる寄生トランジスタが同時にオンし、寄生ｐｎｐｎサイリスタがオンしてラッチアップ現象が発生して素子及び回路の誤動作や破壊現象を発生させる。
【０００５】
この寄生トランジスタ動作や寄生サイリスタ動作を防止、又は抑制する目的で、従来は内部電源発生回路の出力部分に占有面積の大きなショットキーバリアダイオードを設けたり、或いは、半導体集積回路の製造プロセスに寄生動作防止層、例えば、高濃度埋め込み層、高濃度拡散層、又は誘電体層を形成するための新規プロセスを追加している。
【特許文献１】特開２００１−２９１８２９号公報（頁１５、図２２、及び頁１６、図２４）
【特許文献２】特開平９−９１９６０号公報（頁１３、図６）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上述した半導体集積回路においては、内部電源発生回路をオフする場合に発生する寄生動作を防止するために、ショットキーバリアダイオードを設けたり、新規プロセスを追加しているので半導体集積回路の面積増大や、コストが上昇するという問題点がある。
【０００７】
本発明は、上記問題に鑑みてなされたもので、その目的とするところは、ショットキーバリアダイオードを使用せず、且つ新規プロセスを追加せずに半導体集積回路のチップ面積増大を抑制しつつ、内部電源発生回路をオフする場合に発生する寄生動作を抑制した半導体集積回路及びその内部電源立ち下げ方法を提供することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明の一態様の半導体集積回路は、内部電源発生回路により昇圧されて、外部電源よりもそれぞれ異なった高電圧を有する複数の内部電源と、内部電源発生回路により昇圧されて、前記複数の内部電源よりもそれぞれ異なった高電圧を有する複数の高電圧内部電源と、前記複数の高電圧内部電源のそれぞれに備わり、前記高電圧内部電源を立ち下げる内部電源立ち下げ回路と、前記内部電源を立ち下げ時の電圧に降圧する内部電源降圧手段と、前記高電圧電源を立ち下げ時の電圧に降圧する高電圧内部電源降圧手段とを具備し、前記複数の内部電源及び前記複数の高電圧内部電源を立ち下げる場合に、前記内部電源又は前記高電圧内部電源を立ち下げ時の電圧まで降圧した時と、前記内部電源又は前記高電圧内部電源の立ち下げを開始する時の間に所定時間の間隔を設けることを特徴とする。
【０００９】
更に、上記目的を達成するために、本発明の他態様の半導体集積回路は、第1の内部電源発生回路により昇圧されて、外部電源よりも高電圧を有する第1の内部電源と、第２の内部電源発生回路により昇圧されて、外部電源よりも高電圧で、且つ前記第1の内部電源とは極性の異なる第２の内部電源と、第３の内部電源発生回路により昇圧されて、前記第1の内部電源よりも高電圧を有する第1の高電圧内部電源と、第４の内部電源発生回路により昇圧されて、前記第1の内部電源よりも高電圧で、且つ前記第1の内部電源とは極性の異なる第２の高電圧内部電源と、前記第1の高電圧内部電源を立ち下げる第1の内部電源立ち下げ回路と、
前記第２の高電圧内部電源を立ち下げる第２の内部電源立ち下げ回路と、前記第1の内部電源発生回路への電源供給を停止し、前記第1の内部電源を立ち下げ時の電圧に降圧する第1の内部電源降圧手段と、前記第２の内部電源発生回路への電源供給を停止し、前記第２の内部電源を立ち下げ時の電圧に降圧する第２の内部電源降圧手段と、前記第３の内部電源発生回路への電源供給を停止し、前記第1の高電圧内部電源を前記第1の内部電源立ち下げ回路を用いて、立ち下げ時の電圧に降圧する第1の高電圧内部電源降圧手段と、前記第４の内部電源発生回路への電源供給を停止し、前記第２の高電圧内部電源を前記第２の内部電源立ち下げ回路を用いて、立ち下げ時の電圧に降圧する第２の高電圧内部電源降圧手段とを具備し、前記第1の内部電源、前記第２の内部電源、前記第１の高電圧内部電源、及び前記第２の高電圧内部電源を立ち下げる場合に、前記第1の内部電源、前記第２の内部電源、前記第１の高電圧内部電源、又は前記第２の高電圧内部電源を立ち下げ時の電圧まで降圧した時と、前記第1の内部電源、前記第２の内部電源、前記第１の高電圧内部電源、又は前記第２の高電圧内部電源の立ち下げを開始する時との間に所定時間の間隔を設けることを特徴とする。
【００１０】
更に、上記目的を達成するために、本発明の一態様の半導体集積回路の内部電源立ち下げ方法は、第1の内部電源発生回路により昇圧されて、外部電源よりも高電圧を有する第1の内部電源と、第２の内部電源発生回路により昇圧されて、外部電源よりも高電圧で、且つ前記第1の内部電源とは極性の異なる第２の内部電源と、第３の内部電源発生回路により昇圧されて、前記第1の内部電源よりも高電圧を有する第1の高電圧内部電源と、第４の内部電源発生回路により昇圧されて、前記第1の内部電源よりも高電圧で、且つ前記第1の内部電源とは極性の異なる第２の高電圧内部電源と、前記第1の高電圧内部電源を立ち下げる第1の内部電源立ち下げ回路と、前記第２の高電圧内部電源を立ち下げる第２の内部電源立ち下げ回路と、前記第1の内部電源発生回路への電源供給を停止し、前記第1の内部電源を立ち下げ時の電圧に降圧する第1の内部電源降圧手段と、前記第２の内部電源発生回路への電源供給を停止し、前記第２の内部電源を立ち下げ時の電圧に降圧する第２の内部電源降圧手段と、前記第３の内部電源発生回路への電源供給を停止し、前記第1の高電圧内部電源を前記第1の内部電源立ち下げ回路を用いて、立ち下げ時の電圧に降圧する第1の高電圧内部電源降圧手段と、前記第４の内部電源発生回路への電源供給を停止し、前記第２の高電圧内部電源を前記第２の内部電源立ち下げ回路を用いて、立ち下げ時の電圧に降圧する第２の高電圧内部電源降圧手段とを備える半導体集積回路の内部電源立ち下げ方法であって、前記第１の内部電源を立ち下げ時の電圧まで降圧するステップと、前記第１の内部電源を立ち下げてから、所定時間経過後に、前記第２の内部電源を立ち下げ時の電圧まで降圧するステップと、前記第２の内部電源を立ち下げてから、所定時間経過後に、前記第１の高電圧内部電源を立ち下げ時の電圧まで降圧するステップと、前記第１の高電圧内部電源を立ち下げてから、所定時間経過後に、前記第２の高電圧内部電源を立ち下げ時の電圧まで降圧するステップとを具備することを特徴とする。
【発明の効果】
【００１１】
本発明によれば、ショットキーバリアダイオードを使用せず、且つ新規プロセスを追加せずに半導体集積回路のチップ面積増大を抑制しつつ、内部電源発生回路をオフする場合に発生する寄生動作を抑制した半導体集積回路及びその内部電源立ち下げ方法を提供することができる。
【発明を実施するための最良の形態】
【００１２】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１３】
まず、本発明の実施例１に係る半導体集積回路について、図面を参照して説明する。図１は液晶パネル制御ドライバＩＣの内部電源の立ち下げを説明するための回路ブロック図である。
【００１４】
図１に示すように、液晶パネル制御ドライバＩＣでは、内部電源発生回路４乃至６がＬｉイオン２次電池等から供給される外部電源や他の内部電源から供給される電圧を昇圧して、それぞれ正（＋）の内部電源ＶＣＨ、負（−）の内部電源ＶＣＬ、正（＋）の高電圧内部電源ＶＧＨ、及び負（−）の高電圧内部電源ＶＧＬが発生される。ここで、正の内部電源ＶＣＨ及び負の内部電源ＶＣＬは、液晶パネル制御ドライバＩＣの高速バス、高速ＲＡＭ、グラフィック処理等比較的低電圧で動作するデジタル集積回路を駆動するための電源として用いられる。一方、正の高電圧内部電源ＶＧＨ及び負の高電圧内部電源ＶＧＬは、液晶のＴＦＴ（thin  film  transistor）を駆動するための電源として用いられる。
【００１５】
液晶パネルが表示動作している通常動作モードでは、正の内部電源ＶＣＨ、負の内部電源ＶＣＬ、正の高電圧内部電源ＶＧＨ、及び負の高電圧内部電源ＶＧＬは、内部の各種回路に供給される。
【００１６】
液晶パネルをスリープモードへ移行させるために内部電源を立ち下げる場合、正の内部電源ＶＣＨ及び負の内部電源ＶＣＬはそれぞれ外部電源の供給が停止され、立ち下げ時の電位ＶＬＬに切り替えられる。そして、正の高電圧内部電源ＶＧＨ及び負の高電圧内部電源ＶＧＬは、内部電源切り替え部３により、内部電源立ち下げ回路１、２にそれぞれ供給される。
【００１７】
ここで、内部電源立ち下げ回路１、２は、降圧回路からなり、この降圧回路を用いてそれぞれ内部電源を立ち下げている。内部電源立ち下げ回路１は、内部電源切り替え部３から出力された正の高電圧内部電源ＶＧＨを立ち下げ時の電位ＶＬＬに降圧して出力する。内部電源立ち下げ回路２は、内部電源切り替え部３から出力された負の高電圧内部電源ＶＧＬを立ち下げ時の電位ＶＬＬに降圧して出力する。そして、立ち下げ時の電位ＶＬＬがそれぞれ内部の各種回路に供給される。ここで、内部電源立ち下げ回路１、２を内部電源切り替え部３と別に設けているが、内部電源切り替え部３内に設けてもよい。
【００１８】
次に、内部電源立ち下げ回路について、図２乃至５を参照して説明する。図２は正の高電圧内部電源を立ち下げる内部電源立ち下げ回路を示す回路図、図３は正の高電圧内部電源を立ち下げる内部電源立ち下げ回路のコンパレータを示す回路図、図４は負の高電圧内部電源を立ち下げる内部電源立ち下げ回路を示す回路図、図５は負の高電圧内部電源を立ち下げる内部電源立ち下げ回路のコンパレータを示す回路図である。
【００１９】
図２に示すように、内部電源立ち下げ回路１は、正の高電圧内部電源ＶＧＨ電位を降圧して、一定な立ち下げ時の電位ＶＬＬを外部に出力するものであり、コンパレータ１０、出力ＰｃｈＭＯＳトランジスタＰｏ、抵抗Ｒ１、Ｒ２、及び安定化コンデンサＣ１から構成されている。
【００２０】
コンパレータ１０は、基準電位である低電位側電源Ｖｓｓ電位と、出力ＰｃｈＭＯＳトランジスタＰｏと接地（グランド）２０の間に設けられた抵抗Ｒ１、Ｒ２によって抵抗分割された電位Ｖａを入力し、低電位側電源Ｖｓｓ電位と抵抗分割された電位Ｖａとを比較増幅してコンパレータ出力信号Ｖｐを出力ＰｃｈＭＯＳトランジスタＰｏに出力する。
【００２１】
出力ＰｃｈＭＯＳトランジスタＰｏは、正の高電圧内部電源ＶＧＨを電源として用い、コンパレータ１０から出力されたコンパレータ出力信号Ｖｐにより動作して立ち下げ時の電位ＶＬＬを出力する。そして、出力された立ち下げ時の電位ＶＬＬは、抵抗分割された電位Ｖａとして再度コンパレータ１０に入力される。この帰還ループ構造により、内部電源立ち下げ回路１は、一定な立ち下げ時の電位ＶＬＬを外部に出力する。
【００２２】
安定化コンデンサＣ１は、立ち下げ時の電位ＶＬＬと接地２０の間に設けられ、負荷電流の大小や変動によらず一定な立ち下げ時の電位ＶＬＬを外部に出力するために比較的容量の大きなものを用いる。
【００２３】
ここで、正の高電圧内部電源ＶＧＨを立ち下げる時、内部電源発生回路６への電源供給を停止する。そして、内部電源発生回路６内に設けられたコンデンサに蓄積された電荷によって正の高電圧内部電源ＶＧＨ電位が内部電源立ち下げ回路１に供給されるが、このコンデンサに蓄積された電荷の放電により、徐々に内部電源立ち下げ回路１に供給される電位は低下する。
【００２４】
図３に示すように、コンパレータ１０は、ＰｃｈＭＯＳトランジスタＰ１、Ｐ２及びＮｃｈＭＯＳトランジスタＮ１、Ｎ２、Ｎ３から構成されている。ＰｃｈＭＯＳトランジスタＰ１は、ソースが高電位電源Ｖｃｃに接続され、ゲートがドレインに接続されている。ＰｃｈＭＯＳトランジスタＰ２は、ソースが高電位電源Ｖｃｃに接続され、ゲートがＰｃｈＭＯＳトランジスタＰ１のゲートに接続されている。そして、ＰｃｈＭＯＳトランジスタＰ１、Ｐ２は、カレントミラー回路を構成している。
【００２５】
ＮｃｈＭＯＳトランジスタＮ１は、ドレインがＰｃｈＭＯＳトランジスタＰ１のドレインに接続され、ゲートに抵抗分割された電位Ｖａが入力される。ＮｃｈＭＯＳトランジスタＮ２は、ドレインがＰｃｈＭＯＳトランジスタＰ２のドレインに接続され、ゲートに基準電位である低電位側電源Ｖｓｓ電位が入力される。そして、ＰｃｈＭＯＳトランジスタＰ２のドレインとＮｃｈＭＯＳトランジスタＮ２のドレインの間からコンパレータ出力信号Ｖｐが出力される。
【００２６】
ＮｃｈＭＯＳトランジスタＮ３は、ドレインがＮｃｈＭＯＳトランジスタＮ１、Ｎ２のソースに接続され、ゲートに制御信号Ｐｒｅが入力され、制御信号Ｐｒｅの電位により動作して接地２０に貫通電流Ｉｃを流す。そして、コンパレータ１０は、制御信号Ｐｒｅの電位がＨｉｇｈレベルの時にＮｃｈＭＯＳトランジスタＮ３がオンしてコンパレータ出力信号Ｖｐを出力し、制御信号Ｐｒｅの電位がＬｏｗレベルの時にＮｃｈＭＯＳトランジスタＮ３がオフしてその動作を停止する。高電位側電源Ｖｃｃには、外部電源を昇圧した内部電源或いは外部電源を用いる。
【００２７】
ここで、コンパレータ１０から流れる貫通電流Ｉｃ及び抵抗Ｒ１、Ｒ２から接地２０に流れる電流の和は、内部電源発生回路６内に設けられたコンデンサが放電した時に基板に流れる貫通電流よりも少ない。
【００２８】
図４に示すように、内部電源立ち下げ回路２は、負の高電圧内部電源ＶＧＬ電位を降圧して、一定な立ち下げ時の電位ＶＬＬを外部に出力するものであり、コンパレータ１２、出力ＮｃｈＭＯＳトランジスタＮｏ、抵抗Ｒ１１、Ｒ１２、及び安定化コンデンサＣ１から構成されている。
【００２９】
コンパレータ１２は、基準電位である低電位側電源Ｖｓｓ電位と、出力ＮｃｈＭＯＳトランジスタＮｏと接地（グランド）２０の間に設けられた抵抗Ｒ１１、Ｒ１２によって抵抗分割された電位Ｖａを入力し、低電位側電源Ｖｓｓ電位と抵抗分割された電位Ｖａとを比較増幅してコンパレータ出力信号Ｖｐを出力ＮｃｈＭＯＳトランジスタＮｏに出力する。
【００３０】
出力ＮｃｈＭＯＳトランジスタＮｏは、負の高電圧内部電源ＶＧＬを電源として用い、コンパレータ１２から出力されたコンパレータ出力信号Ｖｐにより動作して立ち下げ時の電位ＶＬＬを出力する。そして、出力された立ち下げ時の電位ＶＬＬは、抵抗分割された電位Ｖａとして再度コンパレータ１２に入力される。この帰還ループ構造により、内部電源立ち下げ回路２は、一定な立ち下げ時の電位ＶＬＬを外部に出力する。
【００３１】
安定化コンデンサＣ１は、立ち下げ時の電位ＶＬＬと接地２０の間に設けられ、負荷電流の大小や変動によらず一定な立ち下げ時の電位ＶＬＬを外部に出力するために比較的容量の大きなものを用いる。
【００３２】
ここで、負の高電圧内部電源ＶＧＬを立ち下げる時、内部電源発生回路７への電源供給を停止する。そして、内部電源発生回路７内に設けられたコンデンサに蓄積された電荷によって負の高電圧内部電源ＶＧＬ電位が内部電源立ち下げ回路２に供給されるが、このコンデンサに蓄積された電荷の放電により、徐々に内部電源立ち下げ回路２に供給される電位は低下する。
【００３３】
図５に示すように、コンパレータ１２は、ＰｃｈＭＯＳトランジスタＰ１１、Ｐ１２、Ｐ１３及びＮｃｈＭＯＳトランジスタＮ１１、Ｎ１２から構成されている。ＮｃｈＭＯＳトランジスタＮ１１は、ソースが負の高電位電源―Ｖｃｃに接続され、ゲートがドレインに接続されている。ＮｃｈＭＯＳトランジスタＮ１２は、ソースが負の高電位電源―Ｖｃｃに接続され、ゲートがＮｃｈＭＯＳトランジスタＮ１１のゲートに接続されている。そして、ＮｃｈＭＯＳトランジスタＮ１１、Ｎ１２は、カレントミラー回路を構成している。
【００３４】
ＰｃｈＭＯＳトランジスタＰ１１は、ドレインがＮｃｈＭＯＳトランジスタＮ１１のドレインに接続され、ゲートに抵抗分割された電位Ｖａが入力される。ＰｃｈＭＯＳトランジスタＰ１２は、ドレインがＮｃｈＭＯＳトランジスタＮ１２のドレインに接続され、ゲートに基準電位である低電位側電源Ｖｓｓ電位が入力される。そして、ＮｃｈＭＯＳトランジスタＮ１２のドレインとＰｃｈＭＯＳトランジスタＰ１２のドレインの間からコンパレータ出力信号Ｖｐが出力される。
【００３５】
ＰｃｈＭＯＳトランジスタＰ１３は、ドレインがＰｃｈＭＯＳトランジスタＰ１１、Ｐ１２のソースに接続され、ゲートに制御信号Ｐｒｅが入力され、制御信号Ｐｒｅの電位により動作して接地２０から貫通電流Ｉｃを流す。そして、コンパレータ１２は、制御信号Ｐｒｅの電位が負のＨｉｇｈレベルの時にＰｃｈＭＯＳトランジスタＰ１３がオンしてコンパレータ出力信号Ｖｐを出力し、制御信号Ｐｒｅの電位が負のＬｏｗレベルの時にＰｃｈＭＯＳトランジスタＰ１３がオフしてその動作を停止する。負の高電位側電源―Ｖｃｃには、外部電源を負に昇圧した内部電源或いは外部電源を負に反転した内部電源を用いる。
【００３６】
ここで、コンパレータ１２から流れる貫通電流Ｉｃ及び接地２０から抵抗Ｒ１１、Ｒ１２に流れる電流の和は、内部電源発生回路７内に設けられたコンデンサが放電した時に基板に流れる貫通電流よりも少ない。
【００３７】
次に、複数の内部電源を立ち下げる方法について、図６を参照して説明する。図６は、液晶パネル制御ドライバＩＣの内部電源立ち下げシーケンスを示す図である。
【００３８】
図６に示すように、内部電源がすべてオンしている通常動作モードから、まず、
正の内部電源ＶＣＨを発生する内部電源発生回路４への電源供給を停止して、この内部電源発生回路４内のコンデンサに蓄積された電荷を放電し、正の内部電源ＶＣＨを立ち下げる。時間Ｔ１後に立ち下げ時の電位ＶＬＬは、低電位側電源Ｖｓｓ電位に降圧される。
【００３９】
次に、時間Ｔ１１経過後、負の内部電源ＶＣＬを発生する内部電源発生回路５への電源供給を停止し、この内部電源発生回路５内のコンデンサに蓄積された電荷を放電して負の内部電源ＶＣＬを立ち下げる。時間Ｔ２後に立ち下げ時の電位ＶＬＬは、低電位側電源Ｖｓｓ電位に降圧される。この時間Ｔ１１は、正の内部電源ＶＣＨ及び負の内部電源ＶＣＬを立ち下げる時に、基板内に流れる貫通電流により、正の内部電源ＶＣＨ及び負の内部電源ＶＣＬ以外の回路部分で発生する寄生トランジスタ動作や寄生サイリスタ動作等が終了するまでの時間よりも長く設定するのが好ましい。
【００４０】
続いて、時間Ｔ１２経過後、正の高電圧内部電源ＶＧＨを発生する内部電源発生回路６への電源供給を停止し、この内部電源発生回路６内のコンデンサに蓄積された電荷による電位を内部電源立ち下げ回路１を用いて降圧して、正の高電圧内部電源ＶＧＨを立ち下げる。時間Ｔ３後に立ち下げ時の電位ＶＬＬは、低電位側電源Ｖｓｓ電位に降圧される。この時間Ｔ１２は、負の内部電源ＶＣＬ及び正の高電圧内部電源ＶＧＨ以外の回路部分の寄生トランジスタ動作や寄生サイリスタ動作等が終了するまでの時間よりも長く設定するのが好ましい。例えば、この時間Ｔ１２は設計ルールによっても異なるが、１００μｓ以上が好ましい。
【００４１】
そして、時間Ｔ１３経過後、負の高電圧内部電源ＶＧＬを発生する内部電源発生回路７への電源供給を停止し、この内部電源発生回路７内のコンデンサに蓄積された電荷による電位を内部電源立ち下げ回路２を用いて降圧して、負の高電圧内部電源ＶＧＬを立ち下げる。時間Ｔ４後に立ち下げ時の電位ＶＬＬは、低電位側電源Ｖｓｓ電位に降圧される。この時間Ｔ１３は、正の高電圧内部電源ＶＧＨ及び負の高電圧内部電源ＶＧＬ以外の回路部分の寄生トランジスタ動作や寄生サイリスタ動作等が終了するまでの時間よりも長く設定するのが好ましい。例えば、この時間Ｔ１３は設計ルールによっても異なるが、１００μｓ以上が好ましい。
【００４２】
すべての内部電源を立ち下げた後は、Ｌｉイオン２次電池等の外部電源ＶＢＡＴのみオンしているスリープモードに移行される。
【００４３】
ここで、内部電源が低電位側電源Ｖｓｓに立ち下り、次の内部電源が立ち下がりを開始するまでの時間Ｔ１１、Ｔ１２、Ｔ１３の関係は、
Ｔ１１＜ＴＴ１２＜Ｔ１３・・・・・・・・・・・・・・・・・・・・・・・式（１）
と時間Ｔ１３を長く設定するのが好ましい。この時間Ｔ１１、Ｔ１２、Ｔ１３の設定は液晶パネル制御ドライバＩＣ内に設けられたカウンタ、分周期或いは遅延回路を用いて所定の時間に設定する。
【００４４】
そして、正の内部電源ＶＣＨの立ち下げから負の高電圧内部電源ＶＧＬを立ち下げるまでに時間は、１００ｍｓ以内に設定するのが好ましい。また、正の内部電源ＶＣＨ、負の内部電源ＶＣＬ、正の高電圧内部電源ＶＧＨ、及び負の高電圧内部電源ＶＧＬの立ち下げ順序は、適宜変更してもよい。ただし、内部電源立ち下げ回路１のコンパレータ１０に供給する高電位側電源Ｖｃｃに正の内部電源ＶＣＨを用い、内部電源立ち下げ回路２のコンパレータ１２に供給する負の高電位側電源―Ｖｃｃに負の内部電源ＶＣＬを用いた場合、正の高電圧内部電源ＶＧＨと負の高電圧内部電源ＶＧＬを立ち下げてから、正の内部電源ＶＣＨと負の内部電源ＶＣＬを立ち下げるのがよい。
【００４５】
上述したように、本実施例の半導体集積回路では、正の内部電源ＶＣＨ、負の内部電源ＶＣＬ、正の高電圧内部電源ＶＧＨ、及び負の高電圧内部電源ＶＧＬをそれぞれ所定時間の余裕を設けて別々に立ち下げている。そして、正の高電圧内部電源ＶＧＨ及び負の高電圧内部電源ＶＧＬの立ち下げには、それぞれ内部電源立ち下げ回路１、２を設け、基板に流れる貫通電流を抑制している。このため、寄生サイリスタ動作や寄生トランジスタ動作による素子及び回路の誤動作や破壊現象を抑制することができる。また、各種機能の誤動作や液晶パネル等の外部素子の誤動作も抑制することができる。
【００４６】
更に、寄生サイリスタ動作及び寄生トランジスタ動作防止用として、新たにショットキーバリアダイオードを設ける必要がなく、且つ新規プロセスを追加しないので、チップ面積増大及び半導体集積回路のコストの上昇を従来よりも抑制できる。
【００４７】
なお、本実施例では、正の内部電源ＶＣＨ及び負の内部電源ＶＣＬを別々に立ち下げているが、寄生サイリスタ動作及び寄生トランジスタ動作が抑制され、素子及び回路の誤動作が発生しない場合には同時に立ち下げてもよい。
【実施例２】
【００４８】
次に、本発明の実施例２に係る半導体集積回路について、図面を参照して説明する。図７は正の高電圧内部電源を立ち下げる内部電源立ち下げ回路のコンパレータを構成するトランジスタのゲート寸法を示す図、図８は負の高電圧内部電源を立ち下げる内部電源立ち下げ回路のコンパレータを構成するトランジスタのゲート寸法を示す図である。本実施例では、内部電源立ち下げ回路のコンパレータを構成するトランジスタの形状を変更している。
【００４９】
以下、本実施例において、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００５０】
図７に示すように、内部電源立ち下げ回路１ａのコンパレータ１０ａを構成するトランジスタのゲート長（Ｌｇ）及びゲート幅（Ｗｇ）を実施例１のコンパレータ１０を構成しているゲート長及びゲート幅よりも、ｍ倍大きくしている。このため、ＰｃｈＭＯＳトランジスタＰ１、Ｐ２、及びＮｃｈＭＯＳトランジスタＮ１、Ｎ２、Ｎ３のゲート容量が大きくなり、しかもゲート長が長くなりスイッチング速度も低下するので、コンパレータ１０ａの駆動能力が低下して内部電源立ち下げ回路１ａの立ち下げ速度を遅くすることができる。ここで、ｍの値は、２以上に設定するのが好ましい。
【００５１】
図８に示すように、内部電源立ち下げ回路２ａのコンパレータ１２ａを構成するトランジスタのゲート長（Ｌｇ）及びゲート幅（Ｗｇ）を実施例１のコンパレータ１２を構成しているゲート長及びゲート幅よりも、ｍ倍大きくしている。このため、ＰｃｈＭＯＳトランジスタＰ１１、Ｐ１２、Ｐ１３、及びＮｃｈＭＯＳトランジスタＮ１１、Ｎ１２のゲート容量が大きくなり、しかもゲート長が長くなりスイッチング速度も低下するので、コンパレータ１２ａの駆動能力が低下して内部電源立ち下げ回路２ａの立ち下げ速度を遅くすることができる。ここで、ｍの値は、２以上に設定するのが好ましい。
【００５２】
次に、複数の内部電源を立ち下げる方法について図９を参照して説明する。図９は、液晶パネル制御ドライバＩＣの内部電源立ち下げシーケンスを示す図である。
【００５３】
なお、負の内部電源ＶＣＨを低電位側電源ｖｓｓに立ち下げる（Ｔ１２）までは、実施例１と同様なので説明を省略し、正の高電圧内部電源ＶＧＨの立ち下げ開始から説明する。
【００５４】
図９に示すように、時間Ｔ１２経過後、正の高電圧内部電源ＶＧＨを発生する内部電源発生回路６への電源供給を停止し、内部電源発生回路６内に設けられたコンデンサに蓄積された電荷による電位を内部電源立ち下げ回路１ａを用いて降圧して正の高電圧内部電源ＶＧＨを立ち下げる。時間Ｔ３１後に、立ち下げ時の電位ＶＬＬは低電圧側電源Ｖｓｓ電位に降圧される。ここで、時間Ｔ３１は、実施例１の時間Ｔ３よりも長く設定される。
【００５５】
次に、時間Ｔ１３経過後、負の高電圧内部電源ＶＧＬを発生する内部電源発生回路７への電源供給を停止し、内部電源発生回路７内に設けられたコンデンサに蓄積された電荷による電位を内部電源立ち下げ回路２ａを用いて降圧して負の高電圧内部電源ＶＧＬを立ち下げる。時間Ｔ４１後に、立ち下げ時の電位ＶＬＬは低電圧側電源Ｖｓｓ電位に降圧される。ここで、時間Ｔ４１は、実施例１の時間Ｔ４よりも長く設定される。
【００５６】
上述したように、本実施例の半導体集積回路では、内部電源立ち下げ回路１ａのコンパレータ１０ａ、及び内部電源立ち下げ回路２ａのコンパレータ１２ａを構成するトランジスタのゲート長（Ｌｇ）及びゲート幅（Ｗｇ）を大きくしているので、内部電源立ち下げ回路１ａ、２ａの立ち下げ速度を遅くすることができる。このため、寄生サイリスタ動作や寄生トランジスタ動作による素子及び回路の誤動作や破壊現象を実施例１よりも更に抑制することができる。
【００５７】
なお、本実施例では、コンパレータを構成しているトランジスタのゲート長及びゲート幅大きくしているが、内部電源立ち下げ回路１ａの出力ＰｃｈＭＯＳトランジスタＰｏ及び内部電源立ち下げ回路２ａの出力ＮｃｈＭＯＳトランジスタＮｏのゲート長及びゲート幅を大きくしてもよい。
【実施例３】
【００５８】
次に、本発明の実施例３に係る半導体集積回路について、図面を参照して説明する。図１０は正の高電圧内部電源を立ち下げる内部電源立ち下げ回路のコンパレータを構成するトランジスタのゲート寸法を示す図、図１１は負の高電圧内部電源を立ち下げる内部電源立ち下げ回路のコンパレータを構成するトランジスタのゲート寸法を示す図である。本実施例では、内部電源立ち下げ回路のコンパレータを構成しているトランジスタの形状を変更している。
【００５９】
以下、本実施例において、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００６０】
図１０に示すように、内部電源立ち下げ回路１ｂのコンパレータ１０ｂを構成するトランジスタのゲート長（Ｌｇ）を内部電源立ち下げ回路１のコンパレータ１０を構成しているトランジスタのゲート長よりもｍ×ｎ倍大きく、内部電源立ち下げ回路１ｂのコンパレータ１０ｂを構成するトランジスタのゲート幅（Ｗｇ）を内部電源立ち下げ回路１のコンパレータ１０を構成しているトランジスタのゲート幅よりもｎ倍大きくしている。このため、ＰｃｈＭＯＳトランジスタＰ１、Ｐ２、及びＮｃｈＭＯＳトランジスタＮ１、Ｎ２、Ｎ３のゲート容量が大きくなり、ゲート長が長くなることでスイッチング速度の低下し、且つゲートを流れる電流を抑制することができるのでコンパレータ１０ｂの貫通電流を抑制することができる。ここで、ｍ及びｎの値は、２以上に設定するのが好ましい。
【００６１】
図１１に示すように、内部電源立ち下げ回路２ｂのコンパレータ１２ｂを構成するトランジスタのゲート長（Ｌｇ）を内部電源立ち下げ回路２のコンパレータ１２を構成しているトランジスタのゲート長よりもｍ×ｎ倍大きく、内部電源立ち下げ回路２ｂのコンパレータ１２ｂを構成するトランジスタのゲート幅（Ｗｇ）を内部電源立ち下げ回路２のコンパレータ１２を構成しているトランジスタのゲート幅よりもｎ倍大きくしている。このため、ＰｃｈＭＯＳトランジスタＰ１１、Ｐ１２、Ｐ１３及びＮｃｈＭＯＳトランジスタＮ１１、Ｎ１２のゲート容量が大きくなり、ゲート長が長くなることでスイッチング速度の低下し、且つゲートを流れる電流を抑制することができるのでコンパレータ１２ｂの貫通電流を抑制することができる。ここで、ｍ及びｎの値は、２以上に設定するのが好ましい。なお、内部電源の立ち下げシーケンスは、実施例１及び２と同様なので説明を省略する。
【００６２】
上述したように、本実施例の半導体集積回路では、内部電源立ち下げ回路１ｂのコンパレータ１０ｂ、及び内部電源立ち下げ回路２ｂのコンパレータ１２ｂを構成するトランジスタのゲート長（Ｌｇ）をｍ×ｎ倍、ゲート幅（Ｗｇ）をｍ倍大きくしているので、内部電源立ち下げ回路１ｂ、２ｂの立ち下げ速度を遅くし、コンパレータ１０ｂ、１２ｂを流れる貫通電流を抑制することができる。このため、寄生サイリスタ動作や寄生トランジスタ動作による素子及び回路の誤動作や破壊現象を実施例２よりも更に抑制することができる。
【００６３】
なお、本実施例では、コンパレータを構成しているトランジスタのゲート長をｍ×ｎ倍、ゲート幅をｍ倍大きくしているが、内部電源立ち下げ回路１ｂの出力ＰｃｈＭＯＳトランジスタＰｏ及び内部電源立ち下げ回路２ｂの出力ＮｃｈＭＯＳトランジスタＮｏのゲート長ｍ×ｎ倍、ゲート幅をｍ倍大きくしてもよい。
【実施例４】
【００６４】
次に、本発明の実施例４に係る半導体集積回路について、図面を参照して説明する。図１２は負の高電圧内部電源を立ち下げる内部電源立ち下げ回路を示す回路図である。本実施例では、実施例１の負の高電圧内部電源を立ち下げる内部電源立ち下げ回路を変更している。
【００６５】
以下、本実施例において、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００６６】
図１２に示すように、内部電源立ち下げ回路１３は、内部電源立ち下げ回路２及び基準電位発生回路１４から構成されている。基準電位発生回路１４は、負の高電位側電源―Ｖｃｃを電源として用い、負の高電圧内部電源ＶＧＬに近い基準電位Ｖｒｅｆ１から低電位側電源Ｖｓｓ電位までｎ通りの基準電位を所定時間ずらして、それぞれコンパレータ１２に供給する。そして、コンパレータ１２は、まず、基準電位発生回路１４から供給される基準電位Ｖｒｅｆ１を入力し、コンパレータ出力信号Ｖｐを出力ＮｃｈＭＯＳトランジスタＮｏのゲートに出力する。内部電源立ち下げ回路１３から出力される立ち下げ時の電位ＶＬＬが設定された電位に達し、所定時間経過後に、次の基準電圧Ｖｒｅｆ２が基準電位発生回路１４からコンパレータ１２に供給される。このようにして、順次、基準電位がコンパレータ１２に供給され、最後に低電位側電源Ｖｓｓ電位が基準電位としてコンパレータ１２に供給される。
【００６７】
次に、複数の内部電源を立ち下げる方法について図１３を参照して説明する。図１３は、液晶パネル制御ドライバＩＣの内部電源立ち下げシーケンスを示す図である。ここで、基準電位発生回路１４からコンパレータ１２に供給される基準電位は４通りである。なお、正の高電圧内部電源ＶＧＨを低電位側電源Ｖｓｓに立ち下げる（Ｔ１３）までは、実施例１と同様なので説明を省略し、負の高電圧内部電源ＶＧＬの立ち下げ開始から説明する。
【００６８】
図１３に示すように、時間Ｔ１３経過後に、負の高電圧内部電源ＶＧＬを発生する内部電源発生回路７への電源供給を停止し、内部電源発生回路７内に設けられたコンデンサに蓄積された電荷による電位を内部電源立ち下げ回路１３を用いて時間Ｔ５をかけて降圧する。その降圧方法は、まず、基準電位発生回路１４から基準電位Ｖｒｅｆ１をコンパレータ１２に供給して時間Ｔ５１をかけて降圧する。立ち下げ時の電位ＶＬＬが所定の電位に降圧してから時間Ｔ５２の間、一定の電位を維持する。これ以降、順次、基準電位Ｖｒｅｆ２、Ｖｒｅｆ３、低電位側電源Ｖｓｓ電位をコンパレータ１２に供給して低電位側電源Ｖｓｓまで降圧する。ここで、負の高電圧内部電源を降圧する時間Ｔ５は実施例１の時間Ｔ４よりも長く設定される。なお、負の高電圧内部電源ＶＧＬを４段階にわけて降圧しているが、寄生動作の発生レベルに応じて適宜変更してもよい。
【００６９】
上述したように、本実施例の半導体集積回路では、負の高電圧内部電源ＶＧＬを内部電源立ち下げ回路１３を用いて、所定時間ずらして、段階的に降圧して立ち下げている。このため、寄生サイリスタ動作や寄生トランジスタ動作による素子及び回路の誤動作や破壊現象を実施例１よりも更に抑制することができる。
【実施例５】
【００７０】
次に、本発明の実施例５に係る半導体集積回路について、図面を参照して説明する。図１４は正の高電圧内部電源を立ち下げる内部電源立ち下げ回路を示す回路図である。本実施例では、実施例１の正の高電圧内部電源を立ち下げる内部電源立ち下げ回路、及び負の高電圧内部電源を立ち下げる内部電源立ち下げ回路を変更している。なお、負の高電圧内部電源を立ち下げる内部電源立ち下げ回路は実施例４と同一である。
【００７１】
以下、本実施例において、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００７２】
図１４に示すように、内部電源立ち下げ回路１５は、内部電源立ち下げ回路１及び基準電位発生回路１６から構成されている。基準電位発生回路１６は、正の高電位側電源Ｖｃｃを電源として用い、正の高電圧内部電源ＶＧＨに近い基準電位Ｖｒｅｆ１１から低電位側電源Ｖｓｓ電位までｎ通りの基準電位を所定時間ずらして、それぞれコンパレータ１０に供給する。そして、コンパレータ１０は、まず、基準電位発生回路１６から供給される基準電位Ｖｒｅｆ１１を入力し、コンパレータ出力信号Ｖｐを出力ＰｃｈＭＯＳトランジスタＰｏのゲートに出力する。内部電源立ち下げ回路１５から出力される立ち下げ時の電位ＶＬＬが設定された電位に達し、所定時間経過後に、次の基準電圧Ｖｒｅｆ１２が基準電位発生回路１６からコンパレータ１０に供給される。このようにして、順次、基準電位がコンパレータ１０に供給され、最後に低電位側電源Ｖｓｓ電位が基準電位としてコンパレータ１０に供給される。
【００７３】
次に、複数の内部電源を立ち下げる方法について図１５を参照して説明する。図１５は、液晶パネル制御ドライバＩＣの内部電源立ち下げシーケンスを示す図である。ここで、基準電位発生回路１６からコンパレータ１０に供給される基準電位は３通りである。なお、正の高電圧内部電源ＶＧＨを低電位側電源Ｖｓｓに立ち下げる以外の部分は、実施例４と同様なので説明を省略し、正の高電圧内部電源ＶＧＨの立ち下げ開始から説明する。
【００７４】
図１５に示すように、時間Ｔ１２経過後に、正の高電圧内部電源ＶＧＨを発生する内部電源発生回路６への電源供給を停止し、内部電源発生回路６内に設けられたコンデンサに蓄積された電荷による電位を内部電源立ち下げ回路１５を用いて時間Ｔ６をかけて降圧する。その降圧方法は、まず、基準電位発生回路１６から基準電位Ｖｒｅｆ１１をコンパレータ１０に供給して時間Ｔ６１をかけて降圧する。立ち下げ時の電位ＶＬＬが所定の電位に降圧してから時間Ｔ６２の間、一定の電位を維持する。これ以降、順次、基準電位Ｖｒｅｆ１２、低電位側電源Ｖｓｓ電位をコンパレータ１０に供給して低電位側電源Ｖｓｓまで降圧する。ここで、正の高電圧内部電源ＶＧＨを降圧する時間Ｔ６は実施例１の時間Ｔ３よりも長く設定される。なお、正の高電圧内部電源ＶＧＨを３段階にわけて降圧しているが、寄生動作の発生レベルに応じて適宜変更してもよい。
【００７５】
上述したように、本実施例の半導体集積回路では、正の高電圧内部電源ＶＧＨを内部電源立ち下げ回路１５を用いて、所定時間ずらして、段階的に降圧して立ち下げている。このため、寄生サイリスタ動作や寄生トランジスタ動作による素子及び回路の誤動作や破壊現象を実施例４よりも更に抑制することができる。
【００７６】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００７７】
例えば、本実施例では、異なった内部電源発生回路を用いて、正の内部電源、負の内部電源、正の高電圧内部電源、及び負の高電圧内部電源をそれぞれ発生しているが、外部電源を降圧する内部電源発生回路及び外部電源を昇圧する高電圧内部電源発生回路を内蔵する半導体集積回路に適用できる。また、外部電源を昇圧して、例えば、それぞれ異なる正の高電圧を有する複数の高電圧内部電源或いはそれぞれ異なる負の高電圧を有する複数の高電圧内部電源を発生する内部電源発生回路を複数内蔵する半導体集積回路にも適用できる。
【００７８】
そして、液晶パネル制御ドライバＩＣの代わりに、ＦＬＡＳＨ、ＥＥＰＲＯＭ等の不揮発性メモリや、内部電源発生回路を内蔵するカメラ及びＰＤＡなどの携帯機器用ＩＣにも適用できる。
【００７９】
更に、本実施例では、内部電源立ち下げ回路の代わりに、内部電源を立ち下げる時間を寄生トランジスタ動作や寄生サイリスタ動作が発生してから消滅するまでの時間以上に遅延させる遅延回路や遅延素子を用いてもよい。
【００８０】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  第1の内部電源発生回路により昇圧されて、外部電源よりも高電圧で、且つ正の電圧の第1の内部電源と、第２の内部電源発生回路により昇圧されて、外部電源よりも高電圧で、且つ負の電圧の第２の内部電源と、第３の内部電源発生回路により昇圧されて、前記第1の内部電源よりも高電圧で、且つ正の電圧の第1の高電圧内部電源と、第４の内部電源発生回路により昇圧されて、前記第1の内部電源よりも高電圧で、且つ負の電圧の第２の高電圧内部電源と、前記第1の高電圧内部電源を立ち下げる第1の内部電源立ち下げ回路と、前記第２の高電圧内部電源を立ち下げる第２の内部電源立ち下げ回路と、前記第1の内部電源発生回路への電源供給を停止し、前記第1の内部電源を立ち下げ時の電圧に降圧する第1の内部電源降圧手段と、前記第２の内部電源発生回路への電源供給を停止し、前記第２の内部電源を立ち下げ時の電圧に降圧する第２の内部電源降圧手段と、前記第３の内部電源発生回路への電源供給を停止し、前記第1の高電圧内部電源を前記第1の内部電源立ち下げ回路を用いて、立ち下げ時の電圧に降圧する第1の高電圧内部電源降圧手段と、前記第４の内部電源発生回路への電源供給を停止し、前記第２の高電圧内部電源を前記第２の内部電源立ち下げ回路を用いて、立ち下げ時の電圧に降圧する第２の高電圧内部電源降圧手段とを有し、前記第1の内部電源、前記第２の内部電源、前記第１の高電圧内部電源、及び前記第２の高電圧内部電源を立ち下げる場合に、前記第1の内部電源、前記第２の内部電源、前記第１の高電圧内部電源、又は前記第２の高電圧内部電源を立ち下げ時の電圧まで降圧した時と、前記第1の内部電源、前記第２の内部電源、前記第１の高電圧内部電源、又は前記第２の高電圧内部電源の立ち下げを開始する時との間に所定時間の間隔を設ける半導体集積回路。
【００８１】
（付記２）  前記第１の内部電源立ち下げ回路は、正の高電位から低電位側電源電位までを段階的に所定時間ずらして発生し、この基準電位を第１の基準電位として出力する第１の基準電位発生回路と、第１の出力電圧側と接地の間に設けられた抵抗によって抵抗分割された正の第１の電位、及び第１の基準電位発生回路から供給される第１の基準電位を入力し、前記第１の電位と前記第１の基準電位とを比較増幅する第１のコンパレータと、正の高電位側電源から供給される電位を電源として用い、前記第１のコンパレータから出力される信号により前記第１の出力電圧を外部に出力する第１の出力トランジスタとを有し、前記第１の出力電圧は再度前記第１のコンパレータに入力される帰還ループ構造の降圧回路であり、前記第２の内部電源立ち下げ回路は、負の高電位から低電位側電源電位までを段階的に所定時間ずらして発生し、この基準電位を第２の基準電位として出力する第２の基準電位発生回路と、第２の出力電圧側と接地の間に設けられた抵抗によって抵抗分割された負の第１の電位、及び第２の基準電位発生回路から供給される第２の基準電位を入力し、前記第２の電位と前記第２の基準電位とを比較増幅する第２のコンパレータと、負の高電位側電源から供給される電位を電源として用い、前記第２のコンパレータから出力される信号により前記第２の出力電圧を外部に出力する第２の出力トランジスタとを有し、前記第２の出力電圧は再度前記第２のコンパレータに入力される帰還ループ構造の降圧回路である付記１に記載の半導体集積回路。
【００８２】
（付記３）  前記第１及び第２の内部電源立ち下げ回路は、前記第1の内部電源、前記第２の内部電源、前記第１の高電圧内部電源、及び前記第２の高電圧内部電源を立ち下げる時に発生する寄生トランジスタや寄生サイリスタ動作が発生してから消滅する時間よりも、前記第１及び第２の高耐圧内部電源の立ち下げ時間を長くする遅延回路である付記１に記載の半導体集積回路。
【００８３】
（付記４）  内部電源発生回路により昇圧されて、外部電源よりもそれぞれ異なった高電圧を有する複数の内部電源と、内部電源発生回路により昇圧されて、前記複数の内部電源よりもそれぞれ異なった高電圧を有する複数の高電圧内部電源と、前記複数の高電圧内部電源のそれぞれに備わり、前記高電圧内部電源を立ち下げる内部電源立ち下げ回路と、前記内部電源を立ち下げ時の電圧に降圧する内部電源降圧手段と、前記高電圧電源を立ち下げ時の電圧に降圧する高電圧内部電源降圧手段とを有し、前記複数の内部電源及び前記複数の高電圧内部電源を立ち下げる場合に、前記内部電源又は前記高電圧内部電源を立ち下げ時の電圧まで降圧した時と、前記高電圧内部電源の立ち下げを開始する時の間に所定時間の間隔を設け、前記高電圧内部電源を立ち下げ時の電圧まで降圧した時と、次の前記高電圧内部電源の立ち下げを開始する時の間に所定時間の間隔を設ける半導体集積回路。
【００８４】
（付記５）  第1の内部電源発生回路により昇圧されて、外部電源よりも高電圧を有する第1の内部電源と、第２の内部電源発生回路により昇圧されて、外部電源よりも高電圧で、且つ前記第1の内部電源とは極性の異なる第２の内部電源と、
第３の内部電源発生回路により昇圧されて、前記第1の内部電源よりも高電圧を有する第1の高電圧内部電源と、第４の内部電源発生回路により昇圧されて、前記第1の内部電源よりも高電圧で、且つ前記第1の内部電源とは極性の異なる第２の高電圧内部電源と、前記第1の高電圧内部電源を立ち下げる第1の内部電源立ち下げ回路と、前記第２の高電圧内部電源を立ち下げる第２の内部電源立ち下げ回路と、前記第1の内部電源発生回路への電源供給を停止し、前記第1の内部電源を立ち下げ時の電圧に降圧する第1の内部電源降圧手段と、前記第２の内部電源発生回路への電源供給を停止し、前記第２の内部電源を立ち下げ時の電圧に降圧する第２の内部電源降圧手段と、前記第３の内部電源発生回路への電源供給を停止し、前記第1の高電圧内部電源を前記第1の内部電源立ち下げ回路を用いて、立ち下げ時の電圧に降圧する第1の高電圧内部電源降圧手段と、前記第４の内部電源発生回路への電源供給を停止し、前記第２の高電圧内部電源を前記第２の内部電源立ち下げ回路を用いて、立ち下げ時の電圧に降圧する第２の高電圧内部電源降圧手段とを有し、前記第1の内部電源、前記第２の内部電源、前記第１の高電圧内部電源、及び前記第２の高電圧内部電源を立ち下げる場合に、前記第1の内部電源、前記第２の内部電源、前記第１の高電圧内部電源、又は前記第２の高電圧内部電源を立ち下げ時の電圧まで降圧した時と、前記第１の高電圧内部電源又は前記第２の高電圧内部電源の立ち下げを開始する時との間に所定時間の間隔を設け、前記第１の高電圧内部電源又は前記第２の高電圧内部電源を立ち下げ時の電圧まで降圧した時と、前記第１の高電圧内部電源又は前記第２の高電圧内部電源の立ち下げを開始する時との間に所定時間の間隔を設ける半導体集積回路。
【００８５】
（付記６）  第1の内部電源発生回路により昇圧されて、外部電源よりも高電圧を有する第1の内部電源と、第２の内部電源発生回路により昇圧されて、外部電源よりも高電圧で、且つ前記第1の内部電源とは極性の異なる第２の内部電源と、第３の内部電源発生回路により昇圧されて、前記第1の内部電源よりも高電圧を有する第1の高電圧内部電源と、第４の内部電源発生回路により昇圧されて、前記第1の内部電源よりも高電圧で、且つ前記第1の内部電源とは極性の異なる第２の高電圧内部電源と、前記第1の高電圧内部電源を立ち下げる第1の内部電源立ち下げ回路と、前記第２の高電圧内部電源を立ち下げる第２の内部電源立ち下げ回路と、前記第1の内部電源発生回路への電源供給を停止し、前記第1の内部電源を立ち下げ時の電圧に降圧する第1の内部電源降圧手段と、前記第２の内部電源発生回路への電源供給を停止し、前記第２の内部電源を立ち下げ時の電圧に降圧する第２の内部電源降圧手段と、前記第３の内部電源発生回路への電源供給を停止し、前記第1の高電圧内部電源を前記第1の内部電源立ち下げ回路を用いて、立ち下げ時の電圧に降圧する第1の高電圧内部電源降圧手段と、前記第４の内部電源発生回路への電源供給を停止し、前記第２の高電圧内部電源を前記第２の内部電源立ち下げ回路を用いて、立ち下げ時の電圧に降圧する第２の高電圧内部電源降圧手段とを備える半導体集積回路の内部電源立ち下げ方法であって、前記第１及び第２の内部電源を立ち下げ時の電圧まで降圧するステップと、前記第１及び第２の内部電源を立ち下げてから、所定時間経過後に、前記第１の高電圧内部電源を立ち下げ時の電圧まで降圧するステップと、前記第１の高電圧内部電源を立ち下げてから、所定時間経過後に、前記第２の高電圧内部電源を立ち下げ時の電圧まで降圧するステップと有する半導体集積回路の内部電源立ち下げ方法。
【図面の簡単な説明】
【００８６】
【図１】本発明の実施例１に係る液晶パネル制御ドライバＩＣの内部電源の立ち下げを説明するための回路ブロック図。
【図２】本発明の実施例１に係る正の高電圧内部電源を立ち下げる内部電源立ち下げ回路を示す回路図。
【図３】本発明の実施例１に係る正の高電圧内部電源を立ち下げる内部電源立ち下げ回路のコンパレータを示す回路図。
【図４】本発明の実施例１に係る負の高電圧内部電源を立ち下げる内部電源立ち下げ回路を示す回路図。
【図５】本発明の実施例１に係る負の高電圧内部電源を立ち下げる内部電源立ち下げ回路のコンパレータを示す回路図。
【図６】本発明の実施例１に係る液晶パネル制御ドライバＩＣの内部電源立ち下げシーケンスを示す図。
【図７】本発明の実施例２に係る正の高電圧内部電源を立ち下げる内部電源立ち下げ回路のコンパレータを構成するトランジスタのゲート寸法を示す図。
【図８】本発明の実施例２に係る負の高電圧内部電源を立ち下げる内部電源立ち下げ回路のコンパレータを構成するトランジスタのゲート寸法を示す図。
【図９】本発明の実施例２に係る液晶パネル制御ドライバＩＣの内部電源立ち下げシーケンスを示す図。
【図１０】本発明の実施例３に係る正の高電圧内部電源を立ち下げる内部電源立ち下げ回路のコンパレータを構成するトランジスタのゲート寸法を示す図。
【図１１】本発明の実施例３に係る負の高電圧内部電源を立ち下げる内部電源立ち下げ回路のコンパレータを構成するトランジスタのゲート寸法を示す図。
【図１２】本発明の実施例４に係る負の高電圧内部電源を立ち下げる内部電源立ち下げ回路を示す回路図。
【図１３】本発明の実施例４に係る液晶パネル制御ドライバＩＣの内部電源立ち下げシーケンスを示す図。
【図１４】本発明の実施例５に係る正の高電圧内部電源を立ち下げる内部電源立ち下げ回路を示す回路図。
【図１５】本発明の実施例５に係る液晶パネル制御ドライバＩＣの内部電源立ち下げシーケンスを示す図。
【符号の説明】
【００８７】
１、１ａ、１ｂ、２、２ａ、２ｂ、１３、１５  内部電源立ち下げ回路
３  内部電源切り替え部
４、５、６、７  内部電源発生回路
１０、１０ａ、１０ｂ、１２、１２ａ、１２ｂ  コンパレータ
１４、１６  基準電位発生回路
２０  接地（グランド）
Ｃ１  安定化コンデンサ
Ｉｃ  貫通電流
Ｎ１、Ｎ２、Ｎ３、Ｎ１１、Ｎ１２  ＮｃｈＭＯＳトランジスタ
Ｎｏ  出力ＮｃｈＭＯＳトランジスタ
Ｐ１、Ｐ２、Ｐ１１、Ｐ１２、Ｐ１３  ＰｃｈＭＯＳトランジスタ
Ｐｏ  出力ＰｃｈＭＯＳトランジスタ
Ｐｒｅ  制御信号
Ｒ１、Ｒ２、Ｒ１１、Ｒ１２  抵抗
Ｔ１〜Ｔ６、Ｔ１１〜Ｔ１３、Ｔ３１、Ｔ４１、Ｔ５１、Ｔ５２、Ｔ６１、Ｔ６２  時間
Ｖａ  抵抗分割された電位
ＶＢＡＴ  外部電源
Ｖｃｃ  高電位側電源
―Ｖｃｃ  負の高電位側電源
ＶＣＨ  正の内部電源
ＶＧＨ  正の高電圧内部電源
ＶＣＬ  負の内部電源
ＶＧＬ  負の高電圧内部電源
ＶＬＬ  立ち下げ時の電位
Ｖｐ  コンパレータ出力信号
Ｖｒｅｆ１〜３、Ｖｒｅｆ１１〜１３  基準電位
Ｖｓｓ  低電位側電源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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