(57)【要約】      （修正有）【課題】理論的に可能な最小面積で１メモリーセルを形成する。【解決手段】半導体基板１上に、最小寸法幅及び間隔に形成された柱状構造のエピタキシャル半導体層６の上部にソース領域８が設けられ、ソース領域８と離間し、相対して下部にドレイン領域７が設けられ、またドレイン領域７は半導体基板１の上面に延在して設けられ、Ｗ膜２と共にビット線を形成し、エピタキシャル半導体層６の側面の周囲にはゲート酸化膜９を介してバリアメタル10を有するゲート電極11（ワード線）が設けられた構造からなる縦型のＭＩＳ電界効果トランジスタが形成され、またソース領域８の直上に、バリアメタル14を介し、バリアメタル16、17を有する電荷蓄積電極15が自己整合して設けられ、電荷蓄積電極15の周囲にキャパシタ絶縁膜18を介してバリアメタル19を有するセルプレート電極20が設けられた構造からなるスタック型キャパシタが形成されたＤＲＡＭのメモリーセル。【選択図】    図３
2005303109.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板あるいは底部に絶縁膜を有する半導体基板に選択的に柱状構造に設けられた
半導体層と、前記半導体層の側面にゲート絶縁膜を介して設けられたゲート電極と、前記
半導体層の上部に設けられたソース領域（あるいはドレイン領域）と、前記ソース領域（
あるいはドレイン領域）と離間して前記ソース領域（あるいはドレイン領域）に相対して
前記半導体層の下部に設けられたドレイン領域（あるいはソース領域）とからなる縦型の
ＭＩＳ電界効果トランジスタと、前記ＭＩＳ電界効果トランジスタの直上あるいは直下に
前記ＭＩＳ電界効果トランジスタの前記ソース領域（あるいはドレイン領域）に自己整合
して設けられた電荷蓄積電極と、前記電荷蓄積電極の周囲に絶縁膜を介して設けられたセ
ルプレート電極（対向電極）とからなるキャパシタとにより構成されたことを特徴とする
半導体記憶装置。
【請求項２】
前記半導体層の上部に設けられたソース領域（あるいはドレイン領域）の側面の一部に
接して筒状構造の電荷蓄積電極が設けられていることを特徴とする特許請求の範囲第１項
記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置に係り、特に高速、高信頼、高性能、低電力且つ高集積なメモ
リーセルを構成したＤＲＡＭ（ダイナミックランダムアクセスメモリー）に関する。
従来、１トランジスタ、１キャパシタからなるＤＲＡＭのメモリーセルの高集積化に関
しては、トランジスタとして慣例的な横型のＭＩＳ電界効果トランジスタを使用し、フォ
トリソグラフィー技術の進歩によるパターンの微細化及びレイアウトの工夫による高集積
化に終始し、且つＭＩＳ電界効果トランジスタ上に、できるだけ大きな容量を持つように
積層させたスタック型キャパシタか、ＭＩＳ電界効果トランジスタの側面に、できるだけ
大きな容量を持つように深い溝をつくって形成したトレンチ型キャパシタかのいずれかを
利用して、ＭＩＳ電界効果トランジスタに対し、自己整合ではなく、マスクプロセスを使
用して形成していた。またレイアウト的に高集積化を計るために、２つのＭＩＳ電界効果
トランジスタのドレイン領域を共有したものを形成しているが、１メモリーセルの占有面
積としては、ドレイン領域の半分、ゲート領域（チャネル領域）ソース領域、キャパシタ
領域（うまく配置してもゼロにはならない）及びマスク位置合わせ余裕を考慮しなくては
ならなかったため、最小寸法幅（１Ｆ）及び最小寸法間隔（１Ｆ）の４Ｆ2 で１メモリー
セルを構成することは不可能であった。
そこで、さらなる高集積化を計るために、４Ｆ2 あるいは限りなく４Ｆ2 に近い占有面
積で１メモリーセルを構成できる手段が要望されている。
【背景技術】
【０００２】
図２９は従来の第１の半導体記憶装置（ＤＲＡＭ）のビット線に沿う方向の模式側断面
図で、ｐ型のシリコン基板を使用して形成した慣例的な横型のＮチャネルのＭＩＳ電界効
果トランジスタ及びトレンチ型キャパシタからなるメモリーセルの一部を示しており、51
はｐ型のシリコン基板、52はｐ型不純物ウエル領域、53は素子分離領域形成用トレンチ及
び埋め込み酸化膜、54はｎ+ 型ソース領域、55はｎ型ソース領域、56はｎ+ 型ドレイン領
域、57はｎ型ドレイン領域、58はゲート酸化膜（SiO2）、59はゲート電極（WSi ／PolySi
）、60はサイドウオール（SiO2）、61はｎ+ 型電荷蓄積電極、62はキャパシタ絶縁膜（Ta
2O5 ）、63はセルプレート電極（対向電極、Ｗ）、64はPSG 膜、65は導電プラグ（Ｗ）、
66はバリアメタル、67はバリアメタル、68はAl配線、69バリアメタルを示している。
同図においては、ｐ型のシリコン基板51に選択的に形成されたｐ型不純物ウエル領域52
上にゲート酸化膜58を介してゲート電極59が設けられ、ゲート電極59に自己整合してサイ
ドウオール60が設けられており、ｐ型のシリコン基板51にはゲート電極59に自己整合して
ｎ型ソース領域55及びｎ型ドレイン領域57が、サイドウオール60に自己整合してｎ+ 型ソ
ース領域54及び共通のｎ+ 型ドレイン領域56が、それぞれ設けられている慣例的な横型の
ＭＩＳ電界効果トランジスタが形成されている。またこのＭＩＳ電界効果トランジスタの
ｎ+ 型ソース領域54に接して、ｐ型のシリコン基板51に選択的に設けられたトレンチ（溝
）の側面にｎ+ 型電荷蓄積電極61が設けられ、トレンチの側壁及び底部に設けられたキャ
パシタ絶縁膜62を介してトレンチを埋め込んだセルプレート電極63が設けられているトレ
ンチ型キャパシタが形成されている。慣例的な横型のＭＩＳ電界効果トランジスタ及びト
レンチ型キャパシタとによりＤＲＡＭのメモリーセルを構成している。
それぞれの領域を微細化すること及び隣接する２ビットに共通なｎ+ 型ドレイン領域を
設けること等により高集積化を計っているが、それぞれの領域を最小寸法幅（１Ｆ）で形
成し、素子分離領域を最小寸法間隔（１Ｆ）で形成しても、位置合わせ余裕を考慮すると
９Ｆ2 〜10Ｆ2 程度で１メモリーセルを構成しなければならなかった。
【０００３】
図３０は従来の第２の半導体記憶装置（ＤＲＡＭ）のビット線に沿う方向の模式側断面
図で、ｐ型のシリコン基板を使用して形成した慣例的な横型のＮチャネルのＭＩＳ電界効
果トランジスタ及びスタック型キャパシタからなるメモリーセルの一部を示しており、51
はｐ型のシリコン基板、52はｐ型不純物ウエル領域、53は素子分離領域形成用トレンチ及
び埋め込み酸化膜、54はｎ+ 型ソース領域、55はｎ型ソース領域、56はｎ+ 型ドレイン領
域、57はｎ型ドレイン領域、58はゲート酸化膜（SiO2）、59はゲート電極（WSi ／PolySi
）、60はサイドウオール（SiO2）、61は電荷蓄積電極（Ｗ）、62はキャパシタ絶縁膜（Ta
2O5 ）、63はセルプレート電極（対向電極、Ｗ）、64はPSG 膜、65は導電プラグ（Ｗ）、
66はバリアメタル、67はバリアメタル、68はAl配線、69バリアメタル、70はタングステン
膜、71はバリアメタル、72は絶縁膜（SiO2）、73は絶縁膜（SiO2）を示している。
同図においては、ｐ型のシリコン基板51に選択的に形成されたｐ型不純物ウエル領域52
上にゲート酸化膜58を介してゲート電極59が設けられ、ゲート電極59に自己整合してサイ
ドウオール60が設けられており、ｐ型のシリコン基板51にはゲート電極59に自己整合して
ｎ型ソース領域55及びｎ型ドレイン領域57が、サイドウオール60に自己整合してｎ+ 型ソ
ース領域54及び共通のｎ+ 型ドレイン領域56が、それぞれ設けられている慣例的な横型の
ＭＩＳ電界効果トランジスタが形成されている。またこのＭＩＳ電界効果トランジスタの
ｎ+ 型ソース領域54の一部に積層されたバリアメタル71を有するタングステン膜70の上面
に接し、絶縁膜72に選択的に設けられた開孔部の側壁及び底部に電荷蓄積電極61が設けら
れ、電荷蓄積電極61の側壁及び底部に設けられたキャパシタ絶縁膜62を介してセルプレー
ト電極63が設けられているスタック型キャパシタが形成されている。慣例的な横型のＭＩ
Ｓ電界効果トランジスタ及びスタック型キャパシタとによりＤＲＡＭのメモリーセルを構
成している。
それぞれの領域を微細化すること、ｎ+ 型ソース領域上にスタック型キャパシタを形成
すること及び隣接する２ビットに共通なｎ+ 型ドレイン領域を設けること等により高集積
化を計っているが、それぞれの領域を最小寸法幅（１Ｆ）で形成し、素子分離領域を最小
寸法間隔（１Ｆ）で形成しても、位置合わせ余裕を考慮すると７Ｆ2 〜８Ｆ2 程度で１メ
モリーセルを構成しなければならなかった。
いずれにしても、ＭＩＳ電界効果トランジスタ及びキャパシタを最小寸法からなる１領
域で形成できないため、各パターンをいかに微細化しても、理論的に可能な最小面積であ
る４Ｆ2 で１メモリーセルを形成することができなかった。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、従来例に示されるように、ＭＩＳ電界効果トランジ
スタ及びキャパシタ（スタック型キャパシタあるいはトレンチ型キャパシタ）を最小寸法
の表面占有面積からなる１領域で形成できないため、各パターンをいかに微細化しても、
理論的に可能な最小表面占有面積である４Ｆ2 で１メモリーセルを形成することができな
かったこと、またパターンの微細化以外に高速化及び低電力化の達成が難しいという問題
が顕著になってきたことである。
【課題を解決するための手段】
【０００５】
上記課題は、半導体基板あるいは底部に絶縁膜を有する半導体基板に選択的に凸状構造
に設けられた半導体層と、前記半導体層の側面にゲート絶縁膜を介して設けられたゲート
電極と、前記半導体層の上部に設けられたソース領域（あるいはドレイン領域）と、前記
ソース領域（あるいはドレイン領域）と離間して前記ソース領域（あるいはドレイン領域
）に相対して前記半導体層の下部に設けられたドレイン領域（あるいはソース領域）とか
らなる縦型のＭＩＳ電界効果トランジスタと、前記ＭＩＳ電界効果トランジスタの直上あ
るいは直下に前記ＭＩＳ電界効果トランジスタの前記ソース領域（あるいはドレイン領域
）に自己整合して設けられた電荷蓄積電極と、前記電荷蓄積電極の周囲に絶縁膜を介して
設けられたセルプレート電極（対向電極）とからなるキャパシタとにより構成された本発
明の半導体記憶装置（ＤＲＡＭ）によって解決される。
【発明の効果】
【０００６】
本発明によれば、表面上の占有面積は、最小寸法幅（１Ｆ）からなる正方形のエピタキ
シャルシリコン層（ここに縦型のＭＩＳ電界効果トランジスタ及び縦積みしたスタック型
キャパシタが形成でき、厳密な表面上の占有面積はソース領域のみ）及び最小寸法間隔（
１Ｆ）なる素子分離領域（エピタキシャルシリコン層が設けられていない領域）とがマト
リックス状に配列された、理論的に最小占有面積である４Ｆ2 で１メモリーセルを構成し
たＤＲＡＭを形成することが可能であり、さらに現状より微細化された最小寸法（１Ｆ）
にも対応可能である。（実質的にチャネル領域、ドレイン領域、ゲート酸化膜、ワード線
となるゲート電極、ビット線となる配線層、電荷蓄積電極、キャパシタ絶縁膜及びセルプ
レート電極等の専用の表面上の占有面積を必要としない。）
また疑似ＳＯＩ構造の縦型のＭＩＳ電界効果トランジスタを形成できるので、接合容量
の低減、完全空乏化したエピタキシャルシリコン層による空乏層容量の低減、ゲート電極
で完全に包囲したチャネル領域を形成できることによるリーク特性の改善及び４側面をチ
ャネル領域に形成できることによるチャネル幅の増大、ゲート絶縁膜を高誘電率のTa2O5 
膜で形成できるため、ゲート絶縁膜の厚膜化によるリーク特性の改善、ゲート電極を低抵
抗の金属膜で形成できることにより、ワード線の低抵抗化及びゲート電極での空乏層の広
がりを除去できることによる閾値電圧の低減等により、高速化、高性能化、高信頼性及び
低電力化が可能である。
またＭＩＳ電界効果トランジスタのチャネル長の決定をフォトリソグラフィー技術によ
るゲート長の制御に依存せずに、制御性の良いエピタキシャル半導体層の成長膜厚及び熱
処理による不純物の拡散により決定できることによる高性能化及び製造の容易さをも可能
にすることができる。
またスタック型キャパシタ（あるいはトレンチ型キャパシタ）のキャパシタ絶縁膜を高
誘電率のTa2O5 膜で形成できること及び柱状構造に形成した電荷蓄積電極の４側面をキャ
パシタとすることができることにより、キャパシタ容量を増加できることによるα線ソフ
トエラー耐性の強化が可能である。
即ち、高速、高信頼、高性能、低電力及び高集積を併せ持つ縦型のＭＩＳ電界効果トラ
ンジスタ及びスタック型キャパシタ（あるいはトレンチ型キャパシタ）からなる超微細な
半導体記憶装置（ＤＲＡＭ）を得ることができる。
本発明によるＤＲＡＭのメモリーセル形成技術を  ＶＥｒｔｉｃａｌ  ＭＩＳＦＥＴ  
ｗｉｔｈ  Ｓｅｌｆ  Ａｌｉｇｎｅｄ  Ｃａｐａｓｉｔｏｒ（ＶＥＭＳＡＣと略称）と称
する。
【発明を実施するための最良の形態】
【０００７】
発明を実施するための製造方法については実施例とともに別途詳述する。
本願発明においては、半導体基板に最小寸法幅及び間隔のストライプ状の溝をつくり、
この溝に酸化膜を埋め込んで素子分離領域を形成し、残されたストライプ状の半導体基板
に最小寸法幅及び間隔のエピタキシャル半導体層を設け、このエピタキシャル半導体層に
上部から相対してソース領域、チャネル領域及びドレイン領域を縦積みして形成し、エピ
タキシャル半導体層の側面に、自己整合してゲート酸化膜及びゲート電極（ワード線に沿
う方向は互いに接続しワード線を形成）を形成することにより、縦型のＭＩＳ電界効果ト
ランジスタを形成し、エピタキシャル半導体層間の半導体基板に不純物領域を設けること
により、縦型のＭＩＳ電界効果トランジスタを接続するビット線を設け、エピタキシャル
半導体層の上部に形成したソース領域に自己整合して、選択化学気相成長導電膜からなる
柱状構造の電荷蓄積電極を形成し、この電荷蓄積電極の側面及び上面に、自己整合してキ
ャパシタ絶縁膜及びセルプレート電極を形成することにより、スタック型キャパシタを形
成し、この縦型のＭＩＳ電界効果トランジスタ及びスタック型キャパシタにより超微細な
理論的に最小占有面積（４Ｆ2 ）であるメモリーセルを構成し、このメモリーセルをマト
リックス状に配置してＤＲＡＭを形成したものである。
【実施例１】
【０００８】
全図を通じ同一対象物は同一符号で示す。ただし、側断面図における斜線は主要な絶縁
膜のみに記載し、また発明の要部を示すため、水平方向及び垂直方向のサイズは正確な寸
法を示していない。
図１〜図３は本発明の半導体記憶装置の第１の実施例で、図１はＤＲＡＭのメモリーセ
ルの模式平面図（実線で囲んだものがメモリーセル１つ分）、図２はワード線に沿う方向
の模式側断面図（ｐ−ｐ矢視断面図）、図３はビット線に沿う方向の模式側断面図（ｑ−
ｑ矢視断面図）で、ｐ型のシリコン基板を使用して選択的に形成した柱状構造のｐ型のエ
ピタキシャルシリコン層に形成した縦型のＮチャネルのＭＩＳ電界効果トランジスタ及び
スタック型キャパシタからなるメモリーセルの一部を示しており、１は1015cm-3程度のｐ型のシリコン基板、２は50nm程度の低抵抗金属膜（Ｗ、ビット線抵抗低減用）、３は50nm程度の絶縁膜（Si3N4 ）、４は深さ400nm 程度の素子分離領域形成用のトレンチ及び埋め込み絶縁膜（SiO2）、５は５×1017cm-3程度のｐ+ 型のチャネルストッパー領域、６は100nm 角程度、高さ400nm 程度、濃度1017cm-3程度のｐ型のエピタキシャルシリコン層、７は1020cm-3程度のｎ+ 型ドレイン領域、８は1020cm-3程度のｎ+ 型ソース領域、９は６nm程度のゲート酸化膜（Ta2O5 ／SiO2）、10は10nm程度のバリアメタル（TiN ）、11は25nm程度のゲート電極（Ｗ、ワード線）、12は絶縁膜（SiO2）、13は絶縁膜（SiO2）、14は20nm程度のバリアメタル（TiN ）、15は高さ500nm 程度の電荷蓄積電極（Ｗ）、16は10nm程度のバリアメタル（TiN ）、17は20nm程度のバリアメタル（TiN ）、18は６nm程度のキャパシタ絶縁膜（Ta2O5 ）、19は10nm程度のバリアメタル（TiN ）、20は100nm 程度のセルプレート電極（対向電極、Ｗ）、ＢＬはビット線、ＷＬはワード線を示している。
図１より、ＤＲＡＭのメモリーセルサイズは、柱状構造のエピタキシャルシリコン層の
幅及び間隔により規定され、ワード線に沿う方向及びビット線に沿う方向共、最小寸法幅
（100nm 程度、１Ｆとする）及び最小寸法間隔（100nm 程度、１Ｆとする）で構成されて
おり、４Ｆ2 で１メモリーセルが形成されている。図２及び図３より、ｐ型のシリコン基
板１上に選択的に形成された柱状構造からなるｐ型のエピタキシャルシリコン層６の上部
にｎ+ 型ソース領域８が設けられ、このｎ+ 型ソース領域８と離間し、相対して下部にｎ
+ 型ドレイン領域７が設けられており、またｎ+ 型ドレイン領域７はｐ型のシリコン基板
１の上面に延在して設けられ、低抵抗金属膜（Ｗ）２と共にビット線を形成している。ｐ
型のエピタキシャルシリコン層６の側面の周囲にはゲート酸化膜（Ta2O5 ／SiO2）９を介してバリアメタル（TiN ）10を有するゲート電極11（Ｗ、ｐ型のエピタキシャルシリコン
層３に自己整合して設けられたワード線）が設けられた構造からなる縦型のＭＩＳ電界効
果トランジスタが形成されている。また縦型のＭＩＳ電界効果トランジスタのｎ+ 型ソー
ス領域８の直上に、バリアメタル（TiN ）14を介し、バリアメタル（TiN ）（16、17）を
有する電荷蓄積電極（Ｗ）15が自己整合して設けられ、この電荷蓄積電極（Ｗ）15の周囲
にキャパシタ絶縁膜（Ta2O5 ）18を介してバリアメタル（TiN ）19を有するセルプレート
電極（Ｗ）20が設けられた構造からなるスタック型キャパシタが形成されている。この縦
型のＭＩＳ電界効果トランジスタとスタック型キャパシタとによりＤＲＡＭのメモリーセ
ルが構成されている。
したがって、表面上の占有面積は、最小寸法幅からなる正方形のエピタキシャルシリコ
ン層（素子形成領域、実質的にソース領域の占有面積に相当）とワード線に沿う方向及び
ビット線に沿う方向共、最小寸法幅に形成したエピタキシャルシリコン層間の領域（素子
分離領域）とがマトリックス状に配列されたものであり、柱状構造のエピタキシャルシリ
コン層に上部から相対してソース領域、チャネル領域及びドレイン領域が縦積みして設け
られ、且つビット線に沿う方向のエピタキシャルシリコン層間の領域にはビット線となる
不純物拡散領域と金属膜（Ｗ）の２層構造が、ワード線に沿う方向のエピタキシャルシリ
コン層間の領域には酸化膜を埋め込んだ素子分離領域がそれぞれ設けられ、エピタキシャ
ルシリコン層間の領域上には柱状構造のエピタキシャルシリコン層に自己整合して、ゲー
ト酸化膜及びゲート電極（ワード線に沿う方向は接続されてワード線となる）が設けられ
た縦型のＭＩＳ電界効果トランジスタが形成でき、一方、エピタキシャルシリコン層の上
部に形成されたソース領域に自己整合して、直上に電荷蓄積電極が設けられ、エピタキシ
ャルシリコン層間の領域上には電荷蓄積電極に自己整合して、キャパシタ絶縁膜及びセル
プレート電極が設けられたスタック型キャパシタが形成できるため、理論的に可能な最小
面積である４Ｆ2 で１メモリーセルを形成することが可能であり、現状よりさらに微細化
された最小寸法（１Ｆ）にも対応可能である。（実質的にチャネル領域、ドレイン領域、
ゲート酸化膜、ワード線となるゲート電極、ビット線となる配線層、電荷蓄積電極、キャ
パシタ絶縁膜及びセルプレート電極等の専用の表面上の占有面積を必要としない。）
また疑似ＳＯＩ構造の縦型のＭＩＳ電界効果トランジスタを形成できるので、接合容量
の低減、完全空乏化したエピタキシャルシリコン層による空乏層容量の低減、ゲート電極
で完全に包囲したチャネル領域を形成できることによるリーク特性の改善及び４側面をチ
ャネル領域に形成できることによるチャネル幅の増大、ゲート絶縁膜を高誘電率のTa2O5 
膜で形成できるため、ゲート絶縁膜の厚膜化によるリーク特性の改善、ゲート電極を低抵
抗の金属膜で形成できることにより、ワード線の低抵抗化及びゲート電極での空乏層の広
がりを除去できることによる閾値電圧の低減等により、高速化、高性能化、高信頼性及び
低電力化が可能である。
またＭＩＳ電界効果トランジスタのチャネル長の決定をフォトリソグラフィー技術によ
るゲート長の制御に依存せずに、制御性の良いエピタキシャル半導体層の成長膜厚及び熱
処理による不純物の拡散により決定できることによる高性能化及び製造の容易さをも可能
にすることができる。
またスタック型キャパシタのキャパシタ絶縁膜を高誘電率のTa2O5 膜で形成できること
及び柱状構造に形成した電荷蓄積電極の４側面をキャパシタとすることができることによ
り、キャパシタ容量を増加できることによるα線ソフトエラー耐性の強化が可能である。
この結果、高速、高信頼、高性能、低電力及び高集積を併せ持つ縦型のＭＩＳ電界効果
トランジスタとスタック型キャパシタからなる超微細なＤＲＡＭのメモリーセルを得るこ
とができる。
【０００９】
第１の実施例における半導体記憶装置の製造方法について、図３〜図１０（ビット線に
沿う方向の側断面図）を参照して説明する。ただし、ここでは本発明の半導体記憶装置（
ＤＲＡＭ）のメモリーセルに使用される縦型のＭＩＳ電界効果トランジスタ及びスタック
型キャパシタの形成に関する製造方法のみを記述し、一般の半導体集積回路に搭載される
各種の素子（他のトランジスタ、抵抗、容量等）の形成に関する製造方法の記述は省略す
る。
図４
ｐ型のシリコン基板１に、スパッタにより、50nm程度のタングステン膜（Ｗ）２を成長
する。次いで化学気相成長により、50nm程度の窒化膜（Si3N4 ）３を成長する。次いで図
示しないが（ワード線に沿う方向に図示されるため、完成図の図２参照）、通常のフォト
リソグラフィー技術を利用し、レジストをマスク層として、窒化膜３及びタングステン膜
（Ｗ）２を順次異方性ドライエッチングする。次いで露出したｐ型のシリコン基板１を40
0nm 程度異方性ドライエッチングする。次いでレジスト（図示せず）を除去する。次いで
イオン注入用の酸化膜（図示せず）を10nm程度成長する。次いで硼素をイオン注入し、ｐ
+ 型のチャネルストッパー領域５（図示せず）を形成する。次いでイオン注入用の酸化膜
（図示せず）を等方性ドライエッチングする。次いで化学気相成長により、60nm程度の酸
化膜（SiO2）を成長する。次いで化学的機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉ−
ｃａｌ  Ｐｏｌｉｓｈｉｎｇ  以後ＣＭＰと略称する）し、開孔部に酸化膜（SiO2）を平
坦に埋め込み素子分離領域４（図示せず）を形成する。次いで通常のフォトリソグラフィ
ー技術を利用し、レジスト（図示せず）をマスク層として、窒化膜３及びタングステン膜
（Ｗ）２を順次異方性ドライエッチングし、ｐ型のシリコン基板１の露出部を形成する。
次いでレジスト（図示せず）を除去する。
図５
次いで露出したｐ型のシリコン基板１上に柱状構造のｐ型のエピタキシャルシリコン層
６を400nm 程度成長する。次いでイオン注入用の酸化膜（図示せず）を10nm程度成長する
。次いで柱状構造のｐ型のエピタキシャルシリコン層６及びｐ型のシリコン基板１の上面
に砒素のイオン注入をおこなう。（こうしてマスク層なしで、柱状構造のｐ型のエピタキ
シャルシリコン層６及びｐ型のシリコン基板１の上面にｎ+ 型ソースドレイン領域７、８
形成用の砒素が自己整合してイオン注入される。）次いでＲＴＰ法（Ｒａｐｉｄ  Ｔｈ−
ｅｒｍａｌ  Ｐｒｏｃｅｓｓｉｎｇ）により、アニールをおこない、柱状構造のｐ型のエ
ピタキシャルシリコン層６の上部には垂直方向に拡散してｎ+ 型ソ−ス領域８が、ｐ型の
シリコン基板１の上面には横方向に拡散して柱状構造のｐ型のエピタキシャルシリコン層
６の底部を充満したｎ+ 型ドレイン領域７が形成される。次いでイオン注入用の酸化膜（
図示せず）を等方性ドライエッチングする。
図６
次いで６nm程度のゲート酸化膜（Ta2O5 ／SiO2）９を成長する。次いで10nm程度のバリ
アメタル（TiN ）10及び25nm程度のゲート電極（ワード線）となるタングステン膜（Ｗ）
11をスパッタにより成長する。次いで化学気相成長により酸化膜（SiO2）12を成長する。
次いで化学的機械研磨（ＣＭＰ）し、酸化膜12のみを研磨して平坦化する。次いで通常の
フォトリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、酸化膜（
SiO2）12を選択的に異方性ドライエッチングする。（ワード線となる部分のゲート電極配
線上にのみ酸化膜12を残す。図６はビット線方向のため、酸化膜12は除去されている。）
次いでレジスト（図示せず）を除去する。次いで柱状構造のｐ型のエピタキシャルシリコ
ン層６の上面が露出するまで化学的機械研磨（ＣＭＰ）する。
図７
次いでタングステン膜（Ｗ）11及びバリアメタル（TiN ）10を異方性ドライエッチング
する。（こうして隣合うワード線の分離及び柱状構造のｐ型のエピタキシャルシリコン層
６の上部側面からゲート電極を除去した構造が形成できる。）
図８
次いで化学気相成長により酸化膜（SiO2）13を成長する。次いで化学的機械研磨（ＣＭ
Ｐ）し、酸化膜（SiO2）13を平坦に埋め込む。次いで露出した柱状構造のｐ型のエピタキ
シャルシリコン層６を20nm程度異方性ドライエッチングする。次いでスパッタにより20nm
程度のバリアメタル（TiN ）14を成長する。次いで化学的機械研磨（ＣＭＰ）し、バリア
メタル14を平坦に埋め込む。
図９
次いで選択化学気相成長により、露出したバリアメタル14上に電荷蓄積電極となるタン
グステン（Ｗ）15を500nm 程度成長する。次いで10nm程度のバリアメタル（TiN ）16をス
パッタにより成長する。次いでバリアメタル16を異方性ドライエッチングし、電荷蓄積電
極15の側壁のみに残す。次いで化学気相成長により、400nm 程度の窒化膜（Si3N4 ）21を
成長する。次いで化学的機械研磨（ＣＭＰ）し、窒化膜21を平坦に埋め込む。
図１０
次いでタングステン15及びバリアメタル16を20nm程度異方性ドライエッチングする。次
いで20nm程度のバリアメタル（TiN ）17をスパッタにより成長する。次いで化学的機械研
磨（ＣＭＰ）し、バリアメタル17を平坦に埋め込む。（こうして絶縁膜との密着性の悪い
選択化学気相成長タングステン膜15をバリアメタル（16、17）で完全に包み込む。）
図３
次いで窒化膜（Si3N4 ）21を異方性ドライエッチングする。次いで化学気相成長により
６nm程度のキャパシタ絶縁膜（Ta2O5 ）18を成長する。次いでスパッタにより、10nm程度
のバリアメタル（TiN ）19及び100nm 程度のタングステン（Ｗ）膜20を順次成長する。次
いで化学的機械研磨（ＣＭＰ）して平坦化し、セルプレート電極20を形成し、縦型のＭＩ
Ｓ電界効果トランジスタ及び直上に積層したスタック型キャパシタからなる超微細なＤＲ
ＡＭのメモリーセルを完成する。（セルプレート電極を微細なバリアメタル（TiN ）間に
埋め込んで、平坦化せずに、ステップカバレッジよく成長した薄膜のセルプレート電極を
形成してもよい。）
【実施例２】
【００１０】
図１１〜図１３は本発明の半導体記憶装置（ＤＲＡＭ）の第２の実施例で、図１１はメ
モリーセルの模式平面図（実線で囲んだものがメモリーセル１つ分）、図１２はワード線
に沿う方向の模式側断面図（ｐ−ｐ矢視断面図）、図１３はビット線に沿う方向の模式側
断面図（ｑ−ｑ矢視断面図）で、ｐ型のシリコン基板を使用して選択的に形成した柱状構
造のｐ型のエピタキシャルシリコン層に形成した縦型のＮチャネルのＭＩＳ電界効果トラ
ンジスタ及びスタック型キャパシタからなるメモリーセルの一部を示しており、１〜20は
図２及び図３と同じ物を示している。
図１１より、メモリーセルサイズは、柱状構造のエピタキシャルシリコン層の幅及び間
隔により規定され、ワード線に沿う方向は第１の実施例と全く同じ最小寸法幅（１Ｆ）及
び最小寸法間隔（１Ｆ）であるが、ビット線に沿う方向は最小寸法幅（１Ｆ）及び２倍の
間隔（２Ｆ）で構成されており、６Ｆ2 で１メモリーセルが形成されていること、図１２
及び図１３より、ゲート電極はワード線に沿う方向のエピタキシャルシリコン層間隔の60
％程度の膜厚で形成されるため、マスク層を使用せずに全面異方性エッチングにより、ワ
ード線の形成が可能であるため、ワード線の構造が異なること以外はほぼ第１の実施例と
同じ構造の縦型のＭＩＳ電界効果トランジスタ及びスタック型キャパシタからなるメモリ
ーセルが形成されている。
本実施例においても第１の実施例とほぼ同じ効果を得ることができ、メモリーセルサイ
ズは第１の実施例の1.5 倍となり、集積度は落ち、ビット線抵抗及び容量はやや増加する
が、ワード線抵抗が低減でき、製造プロセスは簡単になる利点がある。
【実施例３】
【００１１】
図１４は本発明の半導体記憶装置（ＤＲＡＭ）の第３の実施例（平面図としては、第１
の実施例でも第２の実施例でもいずれでも可能）で、ビット線に沿う方向の模式側断面図
（ｑ−ｑ矢視断面図）で、ｐ型のシリコン基板を使用して選択的に形成した柱状構造のｐ
型のエピタキシャルシリコン層に形成した縦型のＮチャネルのＭＩＳ電界効果トランジス
タ及びスタック型キャパシタからなるメモリーセルの一部を示しており、１、３、６〜11
、13〜20は図２及び図３と同じ物を示している。
同図においては、ビット線がｎ+ 型ドレイン領域のみから形成されている以外は第１の
実施例（図３）と同じ構造の縦型のＭＩＳ電界効果トランジスタ及びスタック型キャパシ
タからなるメモリーセルが形成されている。
本実施例においても第１の実施例とほぼ同じ効果を得ることができ、ビット線抵抗はや
や増加するが、製造プロセスは簡単になる利点がある。
【実施例４】
【００１２】
図１５は本発明の半導体記憶装置（ＤＲＡＭ）の第４の実施例（平面図としては、第１
の実施例でも第２の実施例でもいずれでも可能）で、ビット線に沿う方向の模式側断面図
（ｑ−ｑ矢視断面図）で、ｐ型のシリコン基板上に酸化膜（SiO2）を介して貼り合わせら
れたｐ型のＳＯＩ基板を使用して選択的に形成した柱状構造のｐ型のエピタキシャルシリ
コン層に形成した縦型のＮチャネルのＭＩＳ電界効果トランジスタ及びスタック型キャパ
シタからなるメモリーセルの一部を示しており、１、３、６〜11、13〜20は図２及び図３
と同じ物を、22はＳＯＩ用の酸化膜（SiO2）、23は低抵抗高融点金属膜（Ｗ）、24はｐ型
のＳＯＩ基板を示している。
同図においては、底面に低抵抗高融点金属膜（Ｗ）23を設けたＳＯＩ基板に選択的に形
成した柱状構造のｐ型のエピタキシャルシリコン層を設けている以外はほぼ第１の実施例
（図３）と同じ構造の縦型のＭＩＳ電界効果トランジスタ及びスタック型キャパシタから
なるメモリーセルが形成されている。
本実施例においても第１の実施例とほぼ同じ効果を得ることができ、製造プロセスはや
や複雑になるが、ビット線抵抗及び容量を低減でき、消費電力を低減することが可能であ
る。
【実施例５】
【００１３】
図１６は本発明の半導体記憶装置（ＤＲＡＭ）の第５の実施例（平面図としては、第１
の実施例でも第２の実施例でもいずれでも可能）で、ビット線に沿う方向の模式側断面図
（ｑ−ｑ矢視断面図）で、ｐ型のシリコン基板を使用して選択的に形成した柱状構造のｐ
型のエピタキシャルシリコン層に形成した縦型のＮチャネルのＭＩＳ電界効果トランジス
タ及びスタック型キャパシタからなるメモリーセルの一部を示しており、１〜３、６〜11
、13、18〜20は図２及び図３と同じ物を、25は多結晶シリコン膜（筒状構造の電荷蓄積電
極）を示している。
同図においては、柱状構造の電荷蓄積電極の替わりに、最小寸法幅より微細な筒状構造
の電荷蓄積電極25が自己整合して設けられている以外は図３とほぼ同じ構造の縦型のＭＩ
Ｓ電界効果トランジスタ及びスタック型キャパシタからなるメモリーセルが形成されてい
る。
本実施例においても第１の実施例と同じ効果を得ることができ、また筒状構造の内側及
び外側をキャパシタとすることができるため、より大きな容量を得ることができ、さらな
る微細化が期待できる。
【００１４】
第５の実施例における半導体記憶装置の製造方法について、図１６〜図１８（ビット線
に沿う方向の側断面図）を参照して説明する。
第１の実施例の図４〜図７まで同じプロセスをおこなう。
図１７
次いで化学気相成長により酸化膜（SiO2）13を成長する。次いで化学的機械研磨（ＣＭ
Ｐ）し、酸化膜（SiO2）13を平坦に埋め込む。次いで露出した柱状構造のｐ型のエピタキ
シャルシリコン層６上に選択化学気相成長タングステン膜（Ｗ）15を500nm 程度成長する
。次いで酸化膜13を30nm程度異方性ドライエッチングし、エピタキシャルシリコン層に形
成したｎ+ 型ソース領域の側面の一部を露出する。次いで化学気相成長により、20nm程度
の多結晶シリコン膜25を成長する。次いで多結晶シリコン膜25を異方性ドライエッチング
し、選択化学気相成長タングステン膜15の側壁のみに残す。
図１８
次いで選択化学気相成長タングステン膜15を異方性ドライエッチングし、ｎ+ 型ソース領
域の側面の一部に接続した超微細な筒状構造の電荷蓄積電極25を形成する。
図１６
次いで化学気相成長により６nm程度のキャパシタ絶縁膜（Ta2O5 ）18を成長する。次いでスパッタにより、10nm程度のバリアメタル（TiN ）19及び100nm 程度のタングステン（
Ｗ）膜20を順次成長する。次いで化学的機械研磨（ＣＭＰ）して平坦化し、セルプレート
電極20を形成し、縦型のＭＩＳ電界効果トランジスタ及び直上に積層したスタック型キャ
パシタからなる超微細なＤＲＡＭのメモリーセルを完成する。
【実施例６】
【００１５】
図１９及び図２０は本発明の半導体記憶装置（ＤＲＡＭ）の第６の実施例（平面図とし
ては、第１の実施例でも第２の実施例でもいずれでも可能）で、図１９はワード線に沿う
方向の模式側断面図（ｐ−ｐ矢視断面図）、図２０はビット線に沿う方向の模式側断面図
（ｑ−ｑ矢視断面図）で、ｐ型のシリコン基板を使用して選択的に形成した柱状構造のｐ
型のエピタキシャルシリコン層に形成した縦型のＮチャネルのＭＩＳ電界効果トランジス
タ及びトレンチ型キャパシタからなるメモリーセルの一部を示しており、１、３〜７、９
〜14、18〜20は図１〜図３と同じ物を、26はｎ型ソース領域兼電荷蓄積電極、27は導電プ
ラグ（Ｗ）、28はバリアメタル（TiN ）、29は燐珪酸ガラス（PSG ）膜、30はエッチング
ストッパー膜（Si3N4 ）、31はバリアメタル（TiN ）、32はAl配線（ビット線）、33はバ
リアメタル（TiN ）を示している。
同図においては、ｐ型のシリコン基板１に選択的に形成されたトレンチにより、柱状構
造に分離されたｐ型のシリコン基板１に形成されたｎ型の不純物拡散領域からなる電荷蓄
積電極26が設けられ、この電荷蓄積電極26の側面の周囲にはキャパシタ絶縁膜（Ta2O5 ）
18を介してバリアメタル（TiN ）19を有するセルプレート電極（Ｗ）20が設けられて、ト
レンチ型キャパシタが形成されている。また電荷蓄積電極26の直上には自己整合して、柱
状構造のｐ型のエピタキシャルシリコン層６が設けられ、ｐ型のエピタキシャルシリコン
層６の上部にｎ+ 型ドレイン領域７が設けられ、このｎ+ 型ドレイン領域７と離間し、相
対して下部にｎ型ソース領域26（電荷蓄積電極26を形成するｎ型の不純物拡散領域がはい
上がり拡散したもの）が設けられており、ｐ型のエピタキシャルシリコン層６の側面の周
囲にはゲート酸化膜（Ta2O5 ／SiO2）９を介してバリアメタル（TiN ）10を有するゲート
電極11（Ｗ、ｐ型のエピタキシャルシリコン層３に自己整合して設けられたワード線）が
設けられた構造からなる縦型のＭＩＳ電界効果トランジスタが形成されており、この縦型
のＭＩＳ電界効果トランジスタのｎ+ 型ドレイン領域７の直上に、バリアメタル（TiN ）
14を介し、バリアメタル（TiN ）28を有する導電プラグ27が自己整合して設けられ、この
導電プラグ27に上下にバリアメタル（TiN ）（31、33）を有するビット線（Al配線）32が
設けられている。（導電プラグに自己整合して側壁に設けられたバリアメタルにより、導
電プラグと配線体とのコンタクト部の位置合わせ余裕を与え、コンタクト面積を縮小する
ことなく、最小寸法幅及び最小寸法間隔の配線体の形成が可能である。）この縦型のＭＩ
Ｓ電界効果トランジスタとトレンチ型キャパシタとによりＤＲＡＭのメモリーセルを構成
している。
本実施例においては縦型のＭＩＳ電界効果トランジスタの直下に自己整合してトレンチ
型キャパシタを形成しており、第１の実施例のように縦型のＭＩＳ電界効果トランジスタ
の直上に自己整合してスタック型キャパシタを形成する場合とは構成が異なっているが、
第１の実施例と同じ集積度で、同様の効果を得ることができ、製造プロセスはやや複雑で
難しくなるが、より抵抗が低い低融点金属膜（Al）でビット線を形成できるため、より高
速化が期待できる。
【００１６】
第６の実施例における半導体記憶装置の製造方法について、図２０〜図２７（ビット線
に沿う方向の側断面図）を参照して説明する。
図２１
ｐ型のシリコン基板１に、化学気相成長により、50nm程度の窒化膜（Si3N4 ）35（図示
せず）を成長する。次いで通常のフォトリソグラフィー技術を利用し、レジスト（図示せ
ず）をマスク層として、窒化膜35（図示せず）を異方性ドライエッチングする。次いで露
出したｐ型のシリコン基板１を500nm 程度異方性ドライエッチングし、トレンチを形成す
る。（残された部分は柱状構造となる。）次いでレジスト（図示せず）を除去する。次い
でイオン注入用の酸化膜（図示せず）を10nm程度成長する。次いで砒素の斜めイオン注入
をおこなう。次いでイオン注入用の酸化膜（図示せず）を等方性ドライエッチングする。
次いで窒化膜35（図示せず）をマスク層として、ｐ型のシリコン基板１を100nm 程度異方
性ドライエッチングする。（こうして柱状構造部以外に注入された砒素は除去される。）
次いでイオン注入用の酸化膜（図示せず）を10nm程度成長する。次いで硼素をイオン注入
し、ｐ+ 型のチャネルストッパー領域５を画定する。次いでイオン注入用の酸化膜（図示
せず）を等方性ドライエッチングする。次いで残された窒化膜35（図示せず）を異方性ド
ライエッチングする。次いで化学気相成長により、600nm 程度の酸化膜（SiO2）４を成長
する。次いで化学的機械研磨（ＣＭＰ）し、トレンチに平坦に酸化膜４を埋め込む。次い
でアニールをおこない、不純物領域の活性化をおこなって、ｐ+ 型のチャネルストッパー
領域５及びｎ型ソース領域兼電荷蓄積電極26を形成する。次いで酸化膜４を50nm程度残す
ように異方性ドライエッチングし、素子分離領域４を形成する。
図２２
次いで化学気相成長により６nm程度のキャパシタ絶縁膜（Ta2O5 ）18を成長する。次い
でスパッタにより、10nm程度のバリアメタル（TiN ）19及び100nm 程度のタングステン（
Ｗ）膜20を順次成長する。次いで化学的機械研磨（ＣＭＰ）して平坦化し、セルプレート
電極20を形成し、微細なトレンチ型キャパシタを形成する。次いでバリアメタル19及びタ
ングステン膜20を50nm程度異方性ドライエッチングする。次いで化学気相成長により、50
nm程度の窒化膜（Si3N4 ）３を成長する。次いで化学的機械研磨（ＣＭＰ）し、平坦化す
る。
図２３
次いで露出した柱状構造のシリコン基板からなる電荷蓄積電極26上に柱状構造のｐ型の
エピタキシャルシリコン層６を350nm 程度成長する。（この際、電荷蓄積電極26を形成す
るｎ型の不純物が若干はい上がる。）次いでイオン注入用の酸化膜（図示せず）を10nm程
度成長する。次いで柱状構造のｐ型のエピタキシャルシリコン層６の上面に砒素のイオン
注入をおこなう。次いでＲＴＰ法により、アニールをおこない、柱状構造のｐ型のエピタ
キシャルシリコン層６の上部には垂直方向に拡散してｎ+ 型ドレイン領域７が、下部には
はい上がったｎ型ソース領域兼電荷蓄積電極26が形成される。次いでイオン注入用の酸化
膜（図示せず）を等方性ドライエッチングする。
図２４
次いで６nm程度のゲート酸化膜（Ta2O5 ／SiO2）９を成長する。次いで10nm程度のバリ
アメタル（TiN ）10及び25nm程度のゲート電極（ワード線）となるタングステン膜（Ｗ）
11をスパッタにより成長する。次いで化学気相成長により酸化膜（SiO2）12を成長する。
次いで化学的機械研磨（ＣＭＰ）し、酸化膜12のみを研磨して平坦化する。次いで通常の
フォトリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、酸化膜12
を選択的に異方性ドライエッチングする。（ワード線となる部分のゲート電極配線上にの
み酸化膜12を残す）次いでレジスト（図示せず）を除去する。次いで柱状構造のｐ型のエ
ピタキシャルシリコン層６の上面が露出するまで化学的機械研磨（ＣＭＰ）する。
図２５
次いでタングステン膜（Ｗ）11及びバリアメタル（TiN ）10を異方性ドライエッチング
する。（こうして隣合うワード線の分離及び柱状構造のｐ型のエピタキシャルシリコン層
６の上部側面からゲート電極を除去した構造が形成できる。）
図２６
次いで化学気相成長により酸化膜（SiO2）13を成長する。次いで化学的機械研磨（ＣＭ
Ｐ）し、酸化膜（SiO2）13を平坦に埋め込む。次いで露出した柱状構造のｐ型のエピタキ
シャルシリコン層６を20nm程度異方性ドライエッチングする。次いでスパッタにより20nm
程度のバリアメタル（TiN ）14を成長する。次いで化学的機械研磨（ＣＭＰ）し、バリア
メタル14を平坦に埋め込む。
図２７
次いで選択化学気相成長により、露出したバリアメタル14上に導電プラグとなるタング
ステン（Ｗ）27を400nm 程度成長する。次いで20nm程度のバリアメタル（TiN ）28をスパ
ッタにより成長する。次いでバリアメタル28を異方性ドライエッチングし、導電プラグ27
の側壁のみに残す。次いで化学気相成長により、400nm 程度の燐珪酸ガラス（PSG ）膜29
を成長する。次いで化学的機械研磨（ＣＭＰ）により、導電プラグ（Ｗ）27を平坦に埋め
込む。次いでPSG 膜29を20nm程度異方性ドライエッチングする。次いで化学気相成長によ
り、エッチングのストッパー膜となる20nm程度の窒化膜（Si3N4 ）30を成長する。次いで
化学的機械研磨（ＣＭＰ）により、窒化膜30を平坦に埋め込む。
図２０
次いで化学気相成長により、600 nm程度の酸化膜（SiO2）34を成長する。次いで通常の
フォトリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、酸化膜34
を異方性ドライエッチングし、配線パターン用の開孔を形成する。（この際、酸化膜34の
エッチングは窒化膜30及びバリアメタル28を有する導電プラグ（Ｗ）27でストップする。
次いでレジスト（図示せず）を除去する。次いでスパッタにより、20nm程度のバリアメタ
ル（TiN ）31及び100 nm程度のAl（数％のCuを含む）32を成長する。次いで化学的機械研
磨（ＣＭＰ）により開孔に平坦に埋め込む。次いで50nm程度のAl32及びバリアメタル31を
異方性ドライエッチングする。次いでスパッタにより、50nm程度のバリアメタル（TiN ）
33を成長する。次いで化学的機械研磨（ＣＭＰ）によりバリアメタル33を平坦に埋め込み
、周囲をバリアメタルで覆われたAl配線32を形成し、トレンチ型キャパシタ及び直上に積
層した縦型のＭＩＳ電界効果トランジスタからなる超微細なＤＲＡＭのメモリーセルを完
成する。
【実施例７】
【００１７】
図２８は本発明の半導体記憶装置（ＤＲＡＭ）の第７の実施例（平面図としては、第１
の実施例でも第２の実施例でもいずれでも可能）で、ビット線に沿う方向の模式側断面図
（ｑ−ｑ矢視断面図）で、ｐ型のシリコン基板を使用して選択的に形成した柱状構造のｐ
型のエピタキシャルシリコン層に形成した縦型のＮチャネルのＭＩＳ電界効果トランジス
タ及びスタック型キャパシタからなるメモリーセルの一部を示しており、１〜３、６〜11
、13〜20は図２及び図３と同じ物を、36はｎ型ドレイン領域を示している。
同図においては、ｎ+ 型ドレイン領域７にｎ型ドレイン領域36が形成されている以外は
第１の実施例（図３）と同じ構造の縦型のＭＩＳ電界効果トランジスタ及びスタック型キ
ャパシタからなるメモリーセルが形成されている。
本実施例においても第１の実施例と同じ効果を得ることができ、またホットエレクトロ
ン効果を改善する、いわゆるＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造を
サイドウオールを設けることなく、自己整合して、ドレイン領域のみに容易に形成するこ
とができ、より微細なショートチャネルのＭＩＳ電界効果トランジスタを形成することも
可能で、より高速化が可能である。
【産業上の利用可能性】
【００１８】
上記実施例の説明においては、メモリーセルを構成する縦型のＭＩＳ電界効果トランジ
スタとして、ＮチャネルのＭＩＳ電界効果トランジスタを使用する場合について説明して
いるが、ＰチャネルのＭＩＳ電界効果トランジスタを適用することも可能である。
また、バリアメタルとしてTiN を使用しているが、これに限定されるものではないし、
導電プラグもＷに限定されるものでもなく、ゲート電極（ワード線）もＷに限定されるも
のではなく、ビット線もＷに限定されるものではなく、配線体もAlに限定されるものでは
なく、同様の特性が得られる低抵抗の金属あるいは金属化合物であればどのようなもので
あってもよい。
また、上記説明においては、シリコン基板にエピタキシャルシリコン層を形成する場合
を説明しているが、シリコン基板に化合物半導体層を形成してもよく、またシリコン基板
に限らず、化合物半導体基板を使用してもよい。また半導体層を積層する場合は化学気相
成長によるばかりでなく、分子線成長（ＭＢＥ）によっても、有機金属気相成長法（ＭＯ
ＣＶＤ）によっても、原子層結晶成長法（ＡＬＥ）によっても、また他のいかなる結晶成
長法を利用してもよい。
また柱状構造の平面形状は正方形を使用しているが、円であっても、矩形であっても、
その他の幾何学上の形であっても、高集積化が達成されるならばいかなる形状を用いても
よい。
また製造方法においても、３つの実施例について説明したが、これらの製造方法に限定
されるものではなく、半導体基板に選択的に設けた柱状構造の半導体層に自己整合して、
縦型のＭＩＳ電界効果トランジスタ及びスタック型キャパシタ（あるいはトレンチ型キャ
パシタ）からなるメモリーセルが形成できればどのような製造方法を使用してもよい。
また本発明の半導体記憶装置はＤＲＡＭとしてばかりでなく、システムＬＳＩに搭載さ
れる記憶装置として使用することも可能である。
【図面の簡単な説明】
【００１９】
【図１】本発明の半導体記憶装置における第１の実施例の模式平面図
【図２】本発明の半導体記憶装置における第１の実施例の模式側断面図（ワード線に沿う方向）
【図３】本発明の半導体記憶装置における第１の実施例の模式側断面図（ビット線に沿う方向）
【図４】本発明の半導体記憶装置の第１の実施例の製造方法の工程断面図
【図５】本発明の半導体記憶装置の第１の実施例の製造方法の工程断面図
【図６】本発明の半導体記憶装置の第１の実施例の製造方法の工程断面図
【図７】本発明の半導体記憶装置の第１の実施例の製造方法の工程断面図
【図８】本発明の半導体記憶装置の第１の実施例の製造方法の工程断面図
【図９】本発明の半導体記憶装置の第１の実施例の製造方法の工程断面図
【図１０】本発明の半導体記憶装置の第１の実施例の製造方法の工程断面図
【図１１】本発明の半導体記憶装置における第２の実施例の模式平面図
【図１２】本発明の半導体記憶装置における第２の実施例の模式側断面図（ワード線に沿う方向）
【図１３】本発明の半導体記憶装置における第２の実施例の模式側断面図（ビット線に沿う方向）
【図１４】本発明の半導体記憶装置における第３の実施例の模式側断面図（ビット線に沿う方向）
【図１５】本発明の半導体記憶装置における第４の実施例の模式側断面図（ビット線に沿う方向）
【図１６】本発明の半導体記憶装置における第５の実施例の模式側断面図（ビット線に沿う方向）
【図１７】本発明の半導体記憶装置の第５の実施例の製造方法の工程断面図
【図１８】本発明の半導体記憶装置の第５の実施例の製造方法の工程断面図
【図１９】本発明の半導体記憶装置における第６の実施例の模式側断面図（ワード線に沿う方向）
【図２０】本発明の半導体記憶装置における第６の実施例の模式側断面図（ビット線に沿う方向）
【図２１】本発明の半導体記憶装置の第６の実施例の製造方法の工程断面図
【図２２】本発明の半導体記憶装置の第６の実施例の製造方法の工程断面図
【図２３】本発明の半導体記憶装置の第６の実施例の製造方法の工程断面図
【図２４】本発明の半導体記憶装置の第６の実施例の製造方法の工程断面図
【図２５】本発明の半導体記憶装置の第６の実施例の製造方法の工程断面図
【図２６】本発明の半導体記憶装置の第６の実施例の製造方法の工程断面図
【図２７】本発明の半導体記憶装置の第６の実施例の製造方法の工程断面図
【図２８】本発明の半導体記憶装置における第７の実施例の模式側断面図（ビット線に沿う方向）
【図２９】従来の第１の半導体記憶装置における模式側断面図（ビット線に沿う方向）
【図３０】従来の第２の半導体記憶装置における模式側断面図（ビット線に沿う方向）
【符号の説明】
【００２０】
１  ｐ型のシリコン基板
２  低抵抗金属膜（Ｗ）
３  絶縁膜（Si3N4 ）
４  素子分離領域形成用のトレンチ及び埋め込み絶縁膜（SiO2）
５  ｐ+ 型のチャネルストッパー領域
６  ｐ型のエピタキシャルシリコン層
７  ｎ+ 型ドレイン領域
８  ｎ+ 型ソース領域
９  ゲート酸化膜（Ta2O5 ／SiO2）
10  バリアメタル（TiN ）
11  ゲート電極（Ｗ、ワード線）
12  絶縁膜（SiO2）
13  絶縁膜（SiO2）
14  バリアメタル（TiN ）
15  電荷蓄積電極（Ｗ）
16  バリアメタル（TiN ）
17  バリアメタル（TiN ）
18  キャパシタ絶縁膜（Ta2O5 ）
19  バリアメタル（TiN ）
20  セルプレート電極（対向電極）
21  窒化膜（Si3N4 ）
22  ＳＯＩ用の酸化膜（SiO2）
23  低抵抗金属膜（Ｗ）
24  ｐ型のＳＯＩ基板
25  筒状構造の多結晶シリコン（電荷蓄積電極）
26  ｎ型ソース領域兼電荷蓄積電極
27  導電プラグ
28  バリアメタル（TiN ）
29  燐珪酸ガラス（PSG ）膜
30  エッチングストッパー膜（Si3N4 ）  
31  バリアメタル（TiN ）
32  Al配線（ビット線）
33  バリアメタル（TiN ）
34  絶縁膜（SiO2）
35  絶縁膜（Si3N4 ）
36  ｎ型ドレイン領域
【図１】
2005303109.tif 000003
【図２】
2005303109.tif 000004
【図３】
2005303109.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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