(57)【特許請求の範囲】
【請求項１】
起動信号に呼応して所定形状のパルスを出力端子に出力するパルス発生回路において、
該起動信号を所定量の遅延を伴って論理反転する縦続接続された複数段のインバータ列を含むインバータ遅延回路と、
前記インバータ遅延回路のｉ（ｉは所定範囲の偶数）段目の出力Ｄｉとｉ−１段目の出力ＸＤｉ−１の論理積が真のとき前記出力端子を第一の電位Ｖ１に接続し、前記インバータ遅延回路のｉ段目の出力Ｄｉとｉ＋１段目の出力ＸＤｉ＋１の論理和が偽のとき前記出力端子を第二の電位Ｖ２に接続する第一のスイッチ回路と、
前記インバータ遅延回路のｉ段目の出力Ｄｉとｉ＋１段目の出力ＸＤｉ＋１の論理積が真のとき前記出力端子を前記第一の電位Ｖ１に接続し、前記インバータ遅延回路のｉ＋１段目の出力ＸＤｉ＋１とｉ＋２段目の出力Ｄｉ＋２の論理和が偽のとき前記出力端子を前記第二の電位Ｖ２に接続する第二のスイッチ回路と、
前記第一のスイッチ回路が活性化された場合は前記起動信号を前記インバータ遅延回路の１段あたりの遅延量と同一の時間遅延させて、前記第二のスイッチ回路が活性化された場合は遅延させないで前記起動信号を前記インバータ遅延回路に入力する起動信号制御回路と、
を備えていることを特徴とするパルス発生回路。
【請求項２】
前記起動信号制御回路は、互いに逆論理でその遷移タイミングが実質的に一致している２つの起動信号の一方を論理反転し出力するインバータと、前記起動信号の他方と前記インバータの出力とを選択するスイッチ回路と、を含んで構成されることを特徴とする請求項１に記載のパルス発生回路。
【請求項３】
起動信号に呼応して所定形状のパルスを第一および第二の出力端子に平衡出力するパルス発生回路において、
該起動信号を所定量の遅延を伴って互いに論理が逆でその遷移タイミングが実質的に一致している２つの遅延信号を出力する遅延回路を複数段縦続接続し構成される遅延回路と、
前記遅延回路のｉ（ｉは所定範囲の偶数）段目の出力Ｄｉとｉ−１段目の出力ＸＤｉ−１の論理積が真のとき前記第一の出力端子を第一の電位Ｖ１に接続し、前記遅延回路のｉ段目の出力Ｄｉとｉ＋１段目の出力ＸＤｉ＋１の論理和が偽のとき前記第一の出力端子を第二の電位Ｖ２に接続する第一のスイッチ回路と、
前記遅延回路のｉ段目の出力Ｄｉとｉ＋１段目の出力ＸＤｉ＋１の論理積が真のとき前記第二の出力端子を前記第一の電位Ｖ１に接続し、前記遅延回路のｉ＋１段目の出力ＸＤｉ＋１とｉ＋２段目の出力Ｄｉ＋２の論理和が偽のとき前記第二の出力端子を前記第二の電位Ｖ２に接続する第二のスイッチ回路と、
前記遅延回路のｉ段目の出力ＸＤｉとｉ−１段目の出力Ｄｉ−１の論理積が真のとき前記第一の出力端子を前記第一の電位Ｖ１に接続し、前記遅延回路のｉ段目の出力ＸＤｉとｉ＋１段目の出力Ｄｉ＋１の論理和が偽のとき前記第一の出力端子を前記第二の電位Ｖ２に接続する第三のスイッチ回路と、
前記遅延回路のｉ段目の出力ＸＤｉとｉ＋１段目の出力Ｄｉ＋１の論理積が真のとき前記第二の出力端子を前記第一の電位Ｖ１に接続し、前記遅延回路のｉ＋１段目の出力Ｄｉ＋１とｉ＋２段目の出力ＸＤｉ＋２の論理和が偽のとき前記第二の出力端子を前記第二の電位Ｖ２に接続する第四のスイッチ回路と、
を備えていることを特徴とするパルス発生回路。
【請求項４】
起動信号に呼応して２組の所定形状のパルスを第一、第二および第三、第四の出力端子にそれぞれ平衡出力するパルス発生回路において、
該起動信号を所定量の遅延を伴って互いに論理が逆でその遷移タイミングが実質的に一致している２つの遅延信号を出力する遅延回路を複数段縦続接続し構成される遅延回路と、
前記遅延回路の２ｉ（ｉは所定範囲の偶数）段目の出力Ｄ２ｉと２ｉ−２段目の出力ＸＤ２ｉ−２の論理積が真のとき前記第一の出力端子を第一の電位Ｖ１に接続し、前記遅延回路の２ｉ段目の出力Ｄ２ｉと２ｉ＋２段目の出力ＸＤ２ｉ＋２の論理和が偽のとき前記第一の出力端子を第二の電位Ｖ２に接続する第一のスイッチ回路と、
前記遅延回路の２ｉ段目の出力Ｄ２ｉと２ｉ＋２段目の出力ＸＤ２ｉ＋２の論理積が真のとき前記第二の出力端子を前記第一の電位Ｖ１に接続し、前記遅延回路の２ｉ＋２段目の出力ＸＤ２ｉ＋２と２ｉ＋４段目の出力Ｄ２ｉ＋４の論理和が偽のとき前記第二の出力端子を前記第二の電位Ｖ２に接続する第二のスイッチ回路と、
前記遅延回路の２ｉ段目の出力ＸＤ２ｉと２ｉ−２段目の出力Ｄ２ｉ−２の論理積が真のとき前記第一の出力端子を前記第一の電位Ｖ１に接続し、前記遅延回路の２ｉ段目の出力ＸＤ２ｉと２ｉ＋２段目の出力Ｄ２ｉ＋２の論理和が偽のとき前記第一の出力端子を前記第二の電位Ｖ２に接続する第三のスイッチ回路と、
前記遅延回路の２ｉ段目の出力ＸＤ２ｉと２ｉ＋２段目の出力Ｄ２ｉ＋２の論理積が真のとき前記第二の出力端子を前記第一の電位Ｖ１に接続し、前記遅延回路の２ｉ＋２段目の出力Ｄ２ｉ＋２と２ｉ＋４段目の出力ＸＤ２ｉ＋４の論理和が偽のとき前記第二の出力端子を前記第二の電位Ｖ２に接続する第四のスイッチ回路と、
前記遅延回路の２ｉ−１段目の出力Ｄ２ｉ−１と２ｉ−３段目の出力ＸＤ２ｉ−３の論理積が真のとき前記第三の出力端子を前記第一の電位Ｖ１に接続し、前記遅延回路の２ｉ−１段目の出力ＸＤ２ｉ−１と２ｉ＋１段目の出力Ｄ２ｉ＋１の論理和が偽のとき前記第三の出力端子を前記第二の電位Ｖ２に接続する第五のスイッチ回路と、
前記遅延回路の２ｉ−１段目の出力Ｄ２ｉ−１と２ｉ＋１段目の出力ＸＤ２ｉ＋１の論理積が真のとき前記第四の出力端子を前記第一の電位Ｖ１に接続し、前記遅延回路の２ｉ＋１段目の出力Ｄ２ｉ＋１と２ｉ＋３段目の出力ＸＤ２ｉ＋３の論理和が偽のとき前記第四の出力端子を前記第二の電位Ｖ２に接続する第六のスイッチ回路と、
前記遅延回路の２ｉ−１段目の出力ＸＤ２ｉ−１と２ｉ−３段目の出力Ｄ２ｉ−３の論理積が真のとき前記第三の出力端子を前記第一の電位Ｖ１に接続し、前記遅延回路の２ｉ−１段目の出力ＸＤ２ｉ−１と２ｉ＋１段目の出力Ｄ２ｉ＋１の論理和が偽のとき前記第三の出力端子を前記第二の電位Ｖ２に接続する第七のスイッチ回路と、
前記遅延回路の２ｉ−１段目の出力ＸＤ２ｉ−１と２ｉ＋１段目の出力Ｄ２ｉ＋１の論理積が真のとき前記第四の出力端子を前記第一の電位Ｖ１に接続し、前記遅延回路の２ｉ＋１段目の出力ＸＤ２ｉ＋１と２ｉ＋３段目の出力Ｄ２ｉ＋３の論理和が偽のとき前記第四の出力端子を前記第二の電位Ｖ２に接続する第八のスイッチ回路と、
を備えていることを特徴とするパルス発生回路。
【請求項５】
請求項１〜４の何れかに記載のパルス発生回路を含んで構成されるＵＷＢ通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＵＷＢ（Ｕｌｔｒａ  Ｗｉｄｅ  Ｂａｎｄ）通信に適するパルスを発生するパルス発生回路およびＵＷＢ通信装置に関する。
【背景技術】
【０００２】
ＵＷＢ通信は、非常に広い周波数帯域を利用して高速大容量のデータ通信を行う通信方式である。広帯域の信号を利用する通信方式には従来のスペクトル拡散による方法や直交周波数分割多重（ＯＦＤＭ）があるが、ＵＷＢは非常に短時間のパルスを利用した、更に広帯域の通信方式であり、インパルスラジオ（ＩＲ）方式の通信とも呼ばれている。ＩＲ方式では従来の変調によらない時間軸操作のみで変復調が可能であり、回路の簡略化や低消費電力化が期待できるとされている（特許文献１、２、３参照）。
ここで、ＩＲ方式に使用されるパルス波形について図面を参照して簡単に説明する。
【０００３】
図１８（ａ）に示すようなパルス幅ＰD、周期ＴPのパルス列は良く知られている通りで、そのパルス列の周波数スペクトルは、図１８（ｂ）に示すように、エンベロープがＢＷ＝１／ＰDの周波数で最初の零点を持つｓｉｎｃ関数である。
【０００４】
この図１８（ｂ）に示すようなパルスの場合はスペクトルが直流からＢＷまで広がるため使いづらく、図１８（ｄ）に示すようなスペクトルの中心周波数ｆ0が高いところにあるパルスが好まれる。このパルス波形は、図１８（ａ）のパルスで周波数ｆ0＝１／（２Ｐw）の矩形波を切り取って周波数スペクトルを高いほうに移動したものである。ただしこの波形は図１８（ｃ）に一点鎖線１３０１に示すような直流（ＤＣ）成分を含み、正確には同図（ｄ）に示すような理想的なスペクトルを持たない。
【０００５】
このような理想的スペクトルを持つ波形は同図（ｅ）に示す。この波形は同図（ａ）のパルスを搬送周波数ｆ0の正弦波で乗算した波形である。また同図（ｆ）は同図（ａ）のパルスを搬送周波数ｆ0の矩形波で乗算した波形であり、デジタル回路での発生が容易である。デジタル回路といってもパルス幅が狭いためこのような角張った波形が生成されることはなく同図（ｅ）のような波形を得ることができる。ＵＷＢ通信に理想的なパルス波形はほかにもいろいろ考案されており、ここに示した波形とは異なっているが発生方法が簡単なために多用される。
【０００６】
（従来例１）
図１１は図１８（ｃ）に示すパルスを発生する従来の回路例である（非特許文献１参照）。２つのインバータ８０１，８０２及び否定論理和回路（ＮＯＲ）８０３は、ＮＯＲ８０３のもう一方の入力Ｃｉが偽（Ｌ：ローレベル）となったとき３段のリング発振回路を構成する。即ち、図１２に示すタイム図のようにＣｉがＬの間だけ発振し、ＮＯＲ８０３の出力ＮＲとインバータ８０１，８０２の出力Ｎ１，Ｎ２はそれぞれ時間ｔdずつ遅れて変化が伝播していく。
【０００７】
ここで簡単のためにＮＯＲ８０３及びインバータ８０１，８０２の立ち上がり時間、立下り時間はすべて等しいと仮定した。従ってこの回路で発生するパルス幅（図１８（ｃ）におけるＰw）は３ｔdとなる。即ち、回路を構成する素子の遅延時間の３倍が、発生可能な最も短いパルス幅となり、これがこの回路によって発生できる最も細いパルスの上限となる。
【０００８】
（従来例２）
上述の回路よりも更に細いパルスを発生する回路として以下のような回路が考案されている。また、上述の従来の回路で発生できるパルスはＤＣ成分を含む。発生パルスにＤＣ成分を含まない図１８（ｅ）、（ｆ）のようなパルスの発生回路として図１３に示すような回路がある。この回路の動作は説明するために図１４にタイム図を掲げる。
【０００９】
図１３において遅延回路（インバータ）９００〜９０９は１０段のインバータを縦続接続し構成する。インバータ各段内部の構成は図１５を参照して後述する。
【００１０】
端子９３３に入力されたパルスＤ０は図１４に示すように１段毎に時間ｔdずつ遅れてかつロジックが反転されながら遅延回路内を伝播し各段から出力される。即ち、入力端子９３３に印加される信号を正論理とするとｉ段目には
ｉが奇数のとき  ＸＤｉ
ｉが偶数のとき    Ｄｉ
が出力される。尚、Ｘは信号の否定論理を表し信号名に前置する記号である。
【００１１】
ＮチャネルＭＯＳトランジスタ９１３および９１２は、それぞれ遅延回路の１段目の出力ＸＤ１と２段目の出力Ｄ２が高いときに導通してパルス出力端子９３０（図中ＰｕｌｓｅＯｕｔと表記）を第一の電位レベル９２９（Ｖ１）に接続する。次に、ＰチャネルＭＯＳトランジスタ９１１および９１０は、それぞれ遅延回路の２段目の出力Ｄ２と３段目の出力ＸＤ３が低い（即ち、Ｄ２の否定論理とＤ３の両方が高い（論理積が真の））ときに導通してパルス出力端子９３０を第二の電位レベル９２６（Ｖ２）に接続する。
【００１２】
同様にＮチャネルＭＯＳトランジスタ９１６，９１７，９２０，９２１，９２４および９２５は、それぞれ遅延回路のｉ−１段目の出力ＸＤｉ−１とｉ段目の出力Ｄｉが高いとき、即ち、ＸＤｉ−１とＤｉの論理積が真のときに導通してパルス出力端子９３０を第一の電位レベルＶ１に接続する。ここで、ｉは偶数である。次に、ＰチャネルＭＯＳトランジスタ９１４，９１５，９１８，９１９，９２２および９２３は、それぞれ遅延回路のｉ段目の出力Ｄｉとｉ＋１段目の出力ＸＤｉ＋１が低いとき、即ち、Ｄｉの否定ＸＤｉとＸＤｉ＋１の否定論理であるＤｉ＋１の論理積が真のとき、導通してパルス出力端子９３０を第二の電位レベルＶ２に接続する。
【００１３】
以上のような動作によって図１４の（ｍ）に示すパルス波形が得られ、図１８（ｅ）または（ｆ）に示すようなパルス波形を生成することができる。
【００１４】
ここで、第一および第二の電位レベルはそれぞれ回路を構成する集積回路の負側および正側の電源電位ＶＳＳ，ＶＤＤを使用することが可能であるが、他の任意の電位に設定しても良い。
【００１５】
ＰチャネルＭＯＳトランジスタ９２７およびＮチャネルＭＯＳトランジスタ９２８はＭＯＳ抵抗であって、第一、第二の電位Ｖ１，Ｖ２を分割し、ＭＯＳトランジスタ９１０〜９２５のスイッチ回路が上記第一、第二の電位Ｖ１，Ｖ２のいずれにも接続しないときに出力端子９３０の電位（Ｖ０）を設定する。通常はＮ，Ｐチャネルトランジスタの常数の対称性を保って、この電位がＶ１，Ｖ２の中間の値になるように設計する。またトランジスタ９３１，９３２は、図１４に示す時間ｔ９、すなわち発生パルスの後縁で電位をＶ０に引き戻す働きをする。トランジスタ９２７および９２８によっても電位Ｖ０に引き戻されるが、これらのトランジスタはオン抵抗が高いため、Ｖ０に達するまでに時間がかかり正しいパルスを発生できない。トランジスタ９３１および９３２は、出力端子９３０の負荷容量に充電されている電荷を放電してパルス出力端子９３０の電位を電位Ｖ１にしようとする。したがってトランジスタ９３１および９３２のオン抵抗を調節する、あるいは遅延回路９０９の遅延量を短く調節し時間ｔ９において、ちょうど電位がＶ０となるように設計する。
【００１６】
図１５は遅延回路を構成するインバータ９００〜９０９の内部を示す図である。ＰチャネルＭＯＳトランジスタ１００２とＮチャネルＭＯＳトランジスタ１００３はインバータ回路を構成し、端子１００８に入力された信号は遅延時間ｔdをともなって端子１０１０から反転され出力されて次段の遅延回路入力１０１０となる。とともに上記トランジスタ１００２，１００３による遅延回路の遅延量を大きくしないように小さなバッファ回路１００５を通じてとりだし、更に、バッファ回路１００６によって出力１０１１が取り出される。図１３のトランジスタ９１０〜９２５および９３１，９３２を駆動する。なお、図１３ではバッファ回路１００５，１００６は省略している。
【００１７】
ＮチャネルＭＯＳトランジスタ１００４は、上記インバータを構成するトランジスタ１００３のソースに直列に挿入され負側電源に接続され、またＰチャネルトランジスタ１００１は、インバータを構成するトランジスタ１００２のソースに直列に挿入され正側電源ＶＤＤ１０１７に接続される。
【００１８】
これらのトランジスタ１００１および１００４のゲートソース間電圧Ｖｂｐ，Ｖｂｎを制御することによりインバータに流入する電源電流を制御することができる。通常ＶｂｐおよびＶｂｎは遅延回路出力の立ち上がり、立ち下りの対称性を保つためにその絶対値が等しくなるように制御される。この制御によってインバータの動作速度の制御が可能となりｔdをコントロールすることができる。目的の周波数スペクトルをもつパルスを発生するためにはＰw＝ｔdとなるように端子１００７および１００９の電圧を制御すればよい。
【００１９】
（従来例３）
ＵＷＢ通信では、このようにして発生されたパルスを送信機のみでなく、受信機においても受信信号と相関を計算するためのテンプレートパルスとして使用される。受信機においては差動型の信号処理が行われることが多く図１８（ｇ）に示すような位相の反転した２つの信号が必要になることも多い。差動のパルス信号は送信機においても平衡型のアンテナを駆動する際などに有効である。受信回路においてはさらに、同相と直交の位相が９０°異なったいわゆるＩＱ信号が必要なことも多い。
【００２０】
非特許文献２には平衡型のパルスを発生するための回路が提示されている。この回路では差動式の遅延回路を何段か縦続接続して、論理回路によって遅延回路１段の遅延量に相当するパルス幅のパルス列を作りだす回路である。同文献には遅延回路に入力する信号の立ち上がり、および立ち下りの両方でパルス起動することができ、これによって低消費電力化の可能性や遅延回路を１段おきに使うことによってＩＱ信号発生の可能性も示唆されている。
【００２１】
上記示唆に従ったときのパルス発生回路の例を図１６に示す。説明の簡略化のために差動型でなく単極のパルスを発生する回路を示す。これは上記図１３の回路にさらにスイッチアレイを付加して構成できる。図１６では説明の簡略化のために図１３と同じ要素は同一符号とし説明を省略する。追加したスイッチアレイは、スイッチアレイ１１０１、およびＰチャネルトランジスタ１１０２，１１０３によって構成される。スイッチアレイ１１０１は、同図の二点鎖線内１１０４の回路と同じ構成をとっており、それぞれのゲートＧ１ａ，Ｇ１ｂ，Ｇ１ｃ，Ｇ２ａ，Ｇ２ｂ，Ｇ２ｃ，Ｇ３ａ，Ｇ３ｂ，Ｇ３ｃ，Ｇ４ａ，Ｇ４ｂ，Ｇ４ｃをスイッチの制御端子とし、ＧｉａおよびＧｉｂが両方ともＨのとき出力端子ＰＯを第一の電位レベルＶ１に接続する。ここにｉは１〜４を表すインデックスである。またＧｉｂおよびＧｉｃが両方ともＬのとき出力端子ＰＯを第二の電位レベルＶ２に接続する。
【００２２】
以下図１７に動作を示すタイム図を掲げて動作を説明する。同図にて期間ｘｔ１〜ｘｔ９はスイッチアレイ１１０４とスイッチトランジスタ９３１，９３２によって発生されるパルスである。これらは上記図１３で説明した回路と同一であるので説明を省略する。この従来の技術ではＤ０の立ち下りでのパルス発生（期間ｘｔ０〜ｘｔ９）に加えてＤ０の立ち上がりでもパルスを発生（期間ｔ０〜ｔ９）させる。
【００２３】
すなわちスイッチアレイ１１０４が遅延回路のｉ−１段目の出力ＸＤｉ−１とｉ段目の出力Ｄｉが高いとき、即ち、ＸＤｉ−１とＤｉの論理積が真のときにパルス出力端子９３０を第一の電位レベルＶ１に接続し（ｉは偶数）、遅延回路のｉ段目の出力Ｄｉとｉ＋１段目の出力ＸＤｉ＋１が低いとき、即ち、Ｄｉの否定ＸＤｉとＸＤｉ＋１の否定論理であるＤｉ＋１の論理積が真のとき、パルス出力端子９３０を第二の電位レベルＶ２に接続するのに対して、スイッチアレイ１１０１は遅延回路のｉ−１段目の出力ＸＤｉ−１とｉ段目の出力Ｄｉが低いとき、即ち、ＸＤｉ−１の否定Ｄｉ−１とＤｉの否定ＸＤｉの論理積が真のときにパルス出力端子９３０を第二の電位レベルＶ２に接続し（ｉは偶数）、遅延回路のｉ段目の出力Ｄｉとｉ＋１段目の出力ＸＤｉ＋１が高いとき、即ち、ＤｉとＸＤｉ＋１１の論理積が真のとき、パルス出力端子９３０を第一の電位レベルＶ１に接続する。
【００２４】
トランジスタ１１０２，１１０３はＸＤ９およびＤ１０がＨのとき、すなわち期間ｔ９においてパルス出力端子の電位をトランジスタ９２７，９２８の定める電位に引きもどす働きをする。
【００２５】
表１に、上記に説明したスイッチアレイ１１０４およびスイッチアレイ１１０１の接続方法をまとめて示す。
【００２６】
【表１】
0005360672.tif 000002
【００２７】
このような接続を付加することによってＤ０の立ち上がり（期間ｔ０〜ｔ９）で発生するパルス列を付加し、起動信号の両エッジでトリガをかけることができる。インバータ遅延回路１１０５は、このパルス発生回路において最も多く電力を消費し、各段インバータが反転するときに電力消費が起こる。この従来例ではインバータ遅延回路が反転するたびにパルスを出力するので、従来例２のように立ち上がり、または立ち下りの一方のみでパルスを発生するときに比べ電力の使用効率が向上する。
【００２８】
通常パルス幅は非常に狭いため、パルス出力波形はスイッチ素子の速度が十分に速いと想定して作図した波形Ｐｏｕｔのようにはならず、容量性負荷によってＰｏｕｔを積分した波形Ｐｏｕｔｃのような波形が出力される。期間ｔ１，ｔ９，ｘｔ１，ｘｔ９では出力されるパルスの幅がｔdの半分であることが正負のバランスのよい（直流成分がない）パルスを得るために望ましい。そのような条件を満足しないと出力される波形は正負のどちらかに偏ってしまう。
【００２９】
【特許文献１】米国特許第６４２１３８９号明細書
【特許文献２】米国特許第２００３／０１０８１３３Ａ１号明細書
【特許文献３】米国特許第２００１／００３３５７６号明細書
【非特許文献１】Ａ  ＣＭＯＳ  ＩＭＰＵＬＳＥ  ＲＡＤＩＯ  ＵＬＴＲＡ−ＷＩＤＥＢＡＮＤ  ＴＲＡＮＣＥＩＶＥＲ  ＦＯＲ  １Ｍｂ／ｓ  ＤＡＴＡ  ＣＯＭＭＵＮＩＣＡＴＩＯＮ  ＡＮＤ  ±２．５ｃｍ  ＲＡＮＧＥ  ＦＩＮＤＩＮＧＳ（Ｔ．Ｔｅｒａｄａ  ｅｔ．ａｌ、  ２００５  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｃｉｒｃｕｉｔｓ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ、ｐｐ．３０−３３）
【非特許文献２】Ａ  Ｌｏｗ−Ｐｏｗｅｒ  Ｔｅｍｐｌａｔｅ  Ｇｅｎｅｒａｔｏｒ  ｆｏｒ  Ｃｏｈｅｒｅｎｔ  Ｉｍｐｕｌｓｅ−Ｒａｄｉｏ  Ｕｌｔｒａ  Ｗｉｄｅ−Ｂａｎｄ  Ｒｅｃｅｉｖｅｒｓ（Ｊｏｓｅ  Ｌｕｉｓ  ｅｔ．ａｌ、Ｐｒｏｃｅｅｄｉｎｇｓ  ＩＥＥＥ  ＩＣＵＷＢ，  ２００６  ｐｐ９７−１０２）
【発明の開示】
【発明が解決しようとする課題】
【００３０】
上述した従来のパルス発生回路は、それぞれに一長一短がありどれも課題がある。まず上記従来例１は、多くの場合で必要とする帯域（すなわちパルス幅）のパルスを発生できない。従来例２では、回路を構成する素子性能の限界程度の細いパルス発生が可能であるが、上記に述べたように消費電力が大きい欠点がある。この欠点を克服するために上記従来例３が考案されているが、この従来の技術は以下の欠点がある。
【００３１】
まず、図１７のタイム図から明らかなように、発生されるパルスは立ち上がりで起動されたパルスと立ち下りで起動されたパルスの極性が反転している。このことはこの回路を用いてＵＷＢの送受信機を構成する際の変調操作や復調のテンプレート波形の発生などに大きな制約を課すことになる。
【００３２】
また、この従来の技術は、発生されるパルスが起動パルスＤ０の立ち上がりと立ち下りの両エッジで起動され、以下の論理は、ブール代数の正・負論理が逆になった完全に相補的な回路によって構成される。ＣＭＯＳなどの論理回路によって構成される相補的な回路は、当然、その対称性が良くないと、発生されるパルスの対称性も良くない。すなわち、従来の技術によるパルス発生回路では、多くの場合、Ｄ０の立ち上がりエッジで起動されたパルスと立ち下りエッジで起動されたパルスでその振幅が異なっていたり、正負の対称性（ＤＣレベルの位置）がずれていたりする。ＵＷＢの場合、素子性能の限界程度に高い周波数域での動作を強いられるため、Ｐチャネル、Ｎチャネルの対称性を注意して設計しても、完全に相補的動作を保障することが困難であり、対称性や良い精密なパルスを発生ができない。
【００３３】
さらに差動のパルス信号を得るためには、上記の回路をさらに相補的に１組追加する必要があり、対称性の良い差動のパルス信号を得るためには問題がさらに複雑になり実現が困難であった。
【００３４】
さらに中間電位を固定するためのトランジスタ９２７，９２８（図１３）は常にオンしておりリーク電流を流す。これは電力を無駄に消費する。
【００３５】
そこで本発明の目的は、上記に述べた従来の回路の課題をすべて解決し、少ない消費電力で正確な短パルスの発生回路を具現することにある。
【課題を解決するための手段】
【００３６】
上記課題を解決するべく、本願では次に列記するような技術を提案する。
【００３７】
［適用例１］
適用例１のパルス発生回路は、
起動信号に呼応して所定形状のパルスを出力端子に出力するパルス発生回路において、  該起動信号を所定量の遅延を伴って論理反転する縦続接続された複数段のインバータ列を含むインバータ遅延回路と、
前記インバータ遅延回路のｉ（ｉは所定範囲の偶数）段目の出力Ｄｉとｉ−１段目の出力ＸＤｉ−１の論理積が真のとき前記出力端子を第一の電位Ｖ１に接続し、前記インバータ遅延回路のｉ段目の出力Ｄｉとｉ＋１段目の出力ＸＤｉ＋１の論理和が偽のとき前記出力端子を第二の電位Ｖ２に接続する第一のスイッチ回路と、
前記インバータ遅延回路のｉ段目の出力Ｄｉとｉ＋１段目の出力ＸＤｉ＋１の論理積が真のとき前記出力端子を前記第一の電位Ｖ１に接続し、前記インバータ遅延回路のｉ＋１段目の出力ＸＤｉ＋１とｉ＋２段目の出力Ｄｉ＋２の論理和が偽のとき前記出力端子を前記第二の電位Ｖ２に接続する第二のスイッチ回路と、
前記第一のスイッチ回路が活性化された場合は前記起動信号を前記インバータ遅延回路の１段あたりの遅延量と同一の時間遅延させて、前記第二のスイッチ回路が活性化された場合は遅延させないで前記起動信号を前記インバータ遅延回路に入力する起動信号制御回路と、
を備えている。
【００３８】
適用例１のパルス発生回路では、第二のスイッチ回路の論理をＤｉ→ＸＤｉ−１，ＸＤｉ＋１→Ｄｉ，Ｄｉ＋２→ＸＤｉ＋１とインバータ遅延回路の出力を１段シフトしかつ論理を反転すると第一のスイッチの論理と一致する。これによって、パルスの発生を上記インバータ遅延回路に入力される起動信号の立ち上がりおよび立ち下りの両エッジでのパルス発生が可能となり、また回路の大部分の電力を消費するインバータ遅延回路が反転するたびにパルスが発生されるため、発生されるパルスあたりの回路の消費電力が半分近くまで低減できる。しかも上記に述べたように、回路は、インバータ遅延回路とスイッチ回路の接続が全く対称であるため起動信号の立ち上がり立ち下りによって発生されるパルス形状に差異が生じることが無い。また、第二のスイッチ回路が活性化されるときは第一のスイッチ回路が活性になるときに比べてインバータ遅延回路の１段あたりの遅延量だけその発生されるパルスがずれるがこのずれは上記起動信号制御回路によって補正されるので、起動信号の立ち上がりおよび立ち下りの両エッジからパルスが発生されるまでの時間は同一となる。これによって本発明によるパルス発生回路は著しく使い勝手が向上する。
【００３９】
［適用例２］
適用例２のパルス発生回路は、適用例１のパルス発生回路であって、
前記起動信号制御回路は、互いに逆論理でその遷移タイミングが実質的に一致している２つの起動信号の一方を論理反転し出力するインバータと、前記起動信号の他方と前記インバータ出力とを選択するスイッチ回路と、を含んで構成される。
【００４０】
適応例２のパルス発生回路では、上記インバータとしてインバータ遅延回路を構成する遅延素子を使用することができる。これによって、上記インバータ遅延回路の遅延量と同一の遅延量でしかも同一極性の２つの信号を得ることができる。この信号を適用例１のパルス発生回路の起動信号制御回路に使用することによって正確なパルス形状のパルス発生が可能となる。
【００４１】
［適用例３］
適用例３のパルス発生回路は、
起動信号に呼応して所定形状のパルスを第一および第二の出力端子に平衡出力するパルス発生回路において、
該起動信号を所定量の遅延を伴って互いに論理が逆でその遷移タイミングが実質的に一致している２つの遅延信号を出力する遅延回路を複数段縦続接続し構成される遅延回路と、
前記遅延回路のｉ（ｉは所定範囲の偶数）段目の出力Ｄｉとｉ−１段目の出力ＸＤｉ−１の論理積が真のとき前記第一の出力端子を第一の電位Ｖ１に接続し、前記遅延回路のｉ段目の出力Ｄｉとｉ＋１段目の出力ＸＤｉ＋１の論理和が偽のとき前記第一の出力端子を第二の電位Ｖ２に接続する第一のスイッチ回路と、
前記遅延回路のｉ段目の出力Ｄｉとｉ＋１段目の出力ＸＤｉ＋１の論理積が真のとき前記第二の出力端子を前記第一の電位Ｖ１に接続し、前記遅延回路のｉ＋１段目の出力ＸＤｉ＋１とｉ＋２段目の出力Ｄｉ＋２の論理和が偽のとき前記第二の出力端子を前記第二の電位Ｖ２に接続する第二のスイッチ回路と、
前記遅延回路のｉ段目の出力ＸＤｉとｉ−１段目の出力Ｄｉ−１の論理積が真のとき前記第一の出力端子を前記第一の電位Ｖ１に接続し、前記遅延回路のｉ段目の出力ＸＤｉとｉ＋１段目の出力Ｄｉ＋１の論理和が偽のとき前記第一の出力端子を前記第二の電位Ｖ２に接続する第三のスイッチ回路と、
前記遅延回路のｉ段目の出力ＸＤｉとｉ＋１段目の出力Ｄｉ＋１の論理積が真のとき前記第二の出力端子を前記第一の電位Ｖ１に接続し、前記遅延回路のｉ＋１段目の出力Ｄｉ＋１とｉ＋２段目の出力ＸＤｉ＋２の論理和が偽のとき前記第二の出力端子を前記第二の電位Ｖ２に接続する第四のスイッチ回路と、
を備えている。
【００４２】
適用例３のパルス発生回路では適用例１と同様に第二のスイッチ回路の論理をＤｉ→ＸＤｉ−１，ＸＤｉ＋１→Ｄｉ，Ｄｉ＋２→ＸＤｉ＋１とインバータ遅延回路の出力を１段シフトしかつ論理を反転すると第一のスイッチの論理と一致する。また第四のスイッチ回路の論理をＸＤｉ→Ｄｉ−１，Ｄｉ＋１→ＸＤｉ，ＸＤｉ＋２→Ｄｉ＋１とインバータ遅延回路の出力を１段シフトしかつ論理を反転すると第三のスイッチ回路の論理と一致する。さらに第一のスイッチ回路と第三のスイッチ回路および第二のスイッチ回路と第四のスイッチ回路は互いに論理が逆になった全く対称な回路である。これによって、対称性の良い精密な波形のパルスを平衡出力で得ることが可能となる。
【００４３】
パルスの発生を上記インバータ遅延回路に入力される起動信号の立ち上がりおよび立ち下りの両エッジでのパルス発生が可能となり、また回路の大部分の電力を消費するインバータ遅延回路が反転するたびにパルスが発生されるため、発生されるパルスあたりの回路の消費電力が半分近くまで低減できる。しかも上記に述べたように、回路は、インバータ遅延回路とスイッチ回路の接続が全く対称であるため、起動信号の立ち上がり立ち下りによって発生されるパルス形状に差異が生じることが無い。また、第二のスイッチ回路が活性化されるときは第一のスイッチ回路が活性になるときに比べてインバータ遅延回路の１段あたりの遅延量だけその発生されるパルスがずれるが、このずれは上記起動信号制御回路によって補正されるので、起動信号の立ち上がりおよび立ち下りの両エッジからパルスが発生されるまでの時間は同一となる。これによって本発明によるパルス発生回路は著しく使い勝手が向上する。
【００４４】
［適用例４］
適用例４のパルス発生回路は、
起動信号に呼応して２組の所定形状のパルスを第一、第二および第三、第四の出力端子にそれぞれ平衡出力するパルス発生回路において、
該起動信号を所定量の遅延を伴って互いに論理が逆でその遷移タイミングが実質的に一致している２つの遅延信号を出力する遅延回路を複数段縦続接続し構成される遅延回路と、
前記遅延回路の２ｉ（ｉは所定範囲の偶数）段目の出力Ｄ２ｉと２ｉ−２段目の出力ＸＤ２ｉ−２の論理積が真のとき前記第一の出力端子を第一の電位Ｖ１に接続し、前記遅延回路の２ｉ段目の出力Ｄ２ｉと２ｉ＋２段目の出力ＸＤ２ｉ＋２の論理和が偽のとき前記第一の出力端子を第二の電位Ｖ２に接続する第一のスイッチ回路と、
前記遅延回路の２ｉ段目の出力Ｄ２ｉと２ｉ＋２段目の出力ＸＤ２ｉ＋２の論理積が真のとき前記第二の出力端子を前記第一の電位Ｖ１に接続し、前記遅延回路の２ｉ＋２段目の出力ＸＤ２ｉ＋２と２ｉ＋４段目の出力Ｄ２ｉ＋４の論理和が偽のとき前記第二の出力端子を前記第二の電位Ｖ２に接続する第二のスイッチ回路と、
前記遅延回路の２ｉ段目の出力ＸＤ２ｉと２ｉ−２段目の出力Ｄ２ｉ−２の論理積が真のとき前記第一の出力端子を前記第一の電位Ｖ１に接続し、前記遅延回路の２ｉ段目の出力ＸＤ２ｉと２ｉ＋２段目の出力Ｄ２ｉ＋２の論理和が偽のとき前記第一の出力端子を前記第二の電位Ｖ２に接続する第三のスイッチ回路と、
前記遅延回路の２ｉ段目の出力ＸＤ２ｉと２ｉ＋２段目の出力Ｄ２ｉ＋２の論理積が真のとき前記第二の出力端子を前記第一の電位Ｖ１に接続し、前記遅延回路の２ｉ＋２段目の出力Ｄ２ｉ＋２と２ｉ＋４段目の出力ＸＤ２ｉ＋４の論理和が偽のとき前記第二の出力端子を前記第二の電位Ｖ２に接続する第四のスイッチ回路と、
前記遅延回路の２ｉ−１段目の出力Ｄ２ｉ−１と２ｉ−３段目の出力ＸＤ２ｉ−３の論理積が真のとき前記第三の出力端子を前記第一の電位Ｖ１に接続し、前記遅延回路の２ｉ−１段目の出力ＸＤ２ｉ−１と２ｉ＋１段目の出力Ｄ２ｉ＋１の論理和が偽のとき前記第三の出力端子を前記第二の電位Ｖ２に接続する第五のスイッチ回路と、
前記遅延回路の２ｉ−１段目の出力Ｄ２ｉ−１と２ｉ＋１段目の出力ＸＤ２ｉ＋１の論理積が真のとき前記第四の出力端子を前記第一の電位Ｖ１に接続し、前記遅延回路の２ｉ＋１段目の出力Ｄ２ｉ＋１と２ｉ＋３段目の出力ＸＤ２ｉ＋３の論理和が偽のとき前記第四の出力端子を前記第二の電位Ｖ２に接続する第六のスイッチ回路と、
前記遅延回路の２ｉ−１段目の出力ＸＤ２ｉ−１と２ｉ−３段目の出力Ｄ２ｉ−３の論理積が真のとき前記第三の出力端子を前記第一の電位Ｖ１に接続し、前記遅延回路の２ｉ−１段目の出力ＸＤ２ｉ−１と２ｉ＋１段目の出力Ｄ２ｉ＋１の論理和が偽のとき前記第三の出力端子を前記第二の電位Ｖ２に接続する第七のスイッチ回路と、
前記遅延回路の２ｉ−１段目の出力ＸＤ２ｉ−１と２ｉ＋１段目の出力Ｄ２ｉ＋１の論理積が真のとき前記第四の出力端子を前記第一の電位Ｖ１に接続し、前記遅延回路の２ｉ＋１段目の出力ＸＤ２ｉ＋１と２ｉ＋３段目の出力Ｄ２ｉ＋３の論理和が偽のとき前記第四の出力端子を前記第二の電位Ｖ２に接続する第八のスイッチ回路と、
を備えている。
【００４５】
適用例４のパルス発生回路では、適用例３のパルス発生回路を同一のインバータ遅延回路出力から互い違いに２組のスイッチ回路を接続しているので２組の互いに９０°位相の異なる平衡パルス出力（ＩＱパルス信号）を得ることができる。適用例３で説明したようにスイッチ回路の接続や動作タイミングは全く対称な構造となっているので、生成されるパルスは正確である。さらに、パルスは起動信号の立ち上がり立ち下りの両エッジで起動されるのでインバータ遅延回路が反転するたびにパルス発生が可能となり消費電力の効率がよい。
【００４６】
［適用例５］
適用例５のＵＷＢ通信装置は、
適用例１〜適用例４の何れかに記載のパルス発生回路を含んで構成される。
【００４７】
適用例５のＵＷＢ通信装置では、適用例１〜適用例４のパルス発生回路によってＵＷＢに特有の極細のしかも正確なパルスを簡単に発生できるので、これらを変調回路や復調回路のテンプレート発生回路として用いることにより、これらの安定した回路方式の適用が可能となり安定で信頼性が高くまた高感度の装置を安価に構成することが可能となる。特に本発明によるパルス発生回路では、素子の性能限界程度に高周波の正確なパルスを発生することが可能でありその有用性は高い。
【００４８】
本発明の実施の形態としてのパルス発生回路は、ＣＭＯＳ集積回路等により構成が可能であり、しかも素子の動作遷移時間程度の細いパルスであっても簡単な回路で正確なパルス波形のパルス発生が可能である。更に、従来のパルス発生回路に比べてひずみの少ない正確な差動のまたはＩＱのパルス信号を発生することも可能である。また、ＣＭＯＳ集積回路による論理回路で構成することができるので、動作電力の増大なしに簡単にしかもＣＭＯＳ回路の最高速度で動作させることが構成でき、ＵＷＢ通信に利用可能な高周波広帯域のパルスを容易に発生することが可能である。
【発明を実施するための最良の形態】
【００４９】
以下に、実施の形態に係るパルス発生回路について図面を参照しながら説明する。
【００５０】
まず最初に本発明で発生しようとするパルスについて図１８を参照しながら説明する。発生しようとしているパルスは図１８（ｅ）、（ｆ）に示すようなシングルエンド出力のパルス、または同図（ｇ）に示す互いに位相が１８０度異なったパルスのペアである。また、９０°位相差の信号いわゆるＩＱ信号を差動信号として発生する方法についても述べる。同図（ｇ）は差動出力のパルス信号でありその出力の電位差は同図（ｅ）の波形に等しくなる。差動信号としてその出力電位差に注目すれば、図中にｔｓで示したパルスの無い期間のＤＣレベルは同じ値であれば任意の値をとることができる。
【００５１】
本明細書では、一例として最小線幅０．１８μのＣＭＯＳ（相補型金属酸化膜半導体）プロセスを用いて容易に実現可能な以下の諸元の波形を発生する場合について説明するが、本発明はこの場合のみに限定されるものではない。
パルス間隔：ＴP＝任意
搬送波周波数：ｆ0＝４ＧＨｚ
搬送波パルス幅：Ｐw＝１２５ｐｓｅｃ
パルス幅：ＰD＝任意
時間ＰDの中に含まれるパルス数（フィンガ数）：４（ＰD＝フィンガ数×Ｐw）
信号形態：シングルエンド出力、差動出力、および差動出力のＩＱ信号ペア
【００５２】
（実施例１）
図１に本発明の実施例１を示す。図２にその動作を示すタイム図を掲載する。
【００５３】
１２１はインバータ遅延回路であり、その構成は図１６に説明した従来の技術に使用されたインバータ遅延回路１１０５と同様の構成をとる。ただし、従来の技術では１１番目の出力ＸＤ１１は使用されていないが、本実施例では使用される。インバータ遅延回路の１段あたりの遅延量は、１２５ｐｓとなるように調整されているとする。遅延量がこの値をとるとき、上記に示した目的のパルスすなわち搬送波周波数：ｆ0＝４ＧＨｚ（搬送波パルス幅：Ｐw＝１２５ｐｓ）のパルスを発生することができる。
【００５４】
またスイッチアレイ１２２およびスイッチアレイ１２３も同様に図１６のスイッチアレイ１１０４と同じ構成をとる。本発明による本実施例では従来の技術とはスイッチアレイ１２３の接続が異なり表２に示すような接続を取る。
【００５５】
【表２】
0005360672.tif 000003
【００５６】
端子１２９に入力されたパルス起動信号Ｄ０は、図２のＸＤ１〜ＸＤ１１に示すように、１段毎に時間ｔdずつ遅れてかつロジックが反転されながら遅延回路内を伝播し各段から出力される。すなわち入力端子１２９に印加される信号を正論理とするとｉ段目には
ｉが奇数のとき  ＸＤｉ
ｉが偶数のとき    Ｄｉ
が出力される。なお、Ｘは信号の否定論理を表し信号名に前置する。
【００５７】
スイッチアレイ１２２およびＮチャネルＭＯＳトランジスタ１２５，１２６は、インバータ遅延回路１２１のｉ−１段目（ｉは偶数）の出力ＸＤｉ−１とｉ段目の出力Ｄｉが高いとき、すなわちＸＤｉ−１とＤｉの論理積が真のときにパルス出力端子１１９を第一の電位レベルＶ１に接続する。つぎに、スイッチアレイ１２２は、それぞれ遅延回路のｉ段目の出力Ｄｉとｉ＋１段目の出力ＸＤｉ＋１が低いとき、すなわちＤｉの否定ＸＤｉとＸＤｉ＋１の否定論理であるＤｉ＋１の論理積が真のときにパルス出力端子１１９を第二の電位レベルＶ２に接続する。
【００５８】
同様にスイッチアレイ１２３およびＮチャネルＭＯＳトランジスタ１２７，１２８は、インバータ遅延回路１２１のｉ段目（ｉは偶数）の出力Ｄｉとｉ＋１段目の出力ＸＤｉ＋１が高いとき、すなわちＤｉとＸＤｉ＋１の論理積が真のときにパルス出力端子１１９を第一の電位レベルＶ１に接続する。つぎに、スイッチアレイ１２３は、それぞれ遅延回路のｉ＋１段目の出力ＸＤｉ＋１とｉ＋２段目の出力Ｄｉ＋２が低いとき、すなわちＸＤｉ＋１の否定論理であるＤｉ＋１とＤｉ＋２の否定ＸＤｉ＋２の論理積が真のときにパルス出力端子１１９を第二の電位レベルＶ２に接続する。
【００５９】
ＰチャネルＭＯＳトランジスタ１３０およびＮチャネルＭＯＳトランジスタ１３１は、ＭＯＳ抵抗であって、第一、第二の電位Ｖ１，Ｖ２を分割し、スイッチアレイ１２２，１２３およびＭＯＳトランジスタ１２５〜１２８のスイッチ回路が上記第一、第二の電位Ｖ１，Ｖ２のいずれにも接続しないときに出力端子１１９の電位（Ｖ０）を設定する。通常はＮ，Ｐチャネルトランジスタの定数の対称性を保って、この電位がＶ１，Ｖ２の中間の値になるように設計する。
【００６０】
ここで、第一および第二の電位レベルは、それぞれ回路を構成する集積回路の負側および正側の電源電位ＶＳＳ，ＶＤＤを使用することが可能であるが、他の任意の電位に設定しても良い。
【００６１】
以上のような動作によって、スイッチアレイ１２２およびトランジスタ１２５，１２６は、Ｄ０の立ち下りに呼応して図２に示す期間ｘｔ０〜ｘｔ１０にパルス列を発生する。またスイッチアレイ１２３およびトランジスタ１２７，１２８は、Ｄ０の立ち上がりに呼応して、図２に示す期間ｔ０〜ｔ１０にパルス列を発生する。パルス出力は、両者を合成したものであり、図２ではＰｏｕｔとして図示されている。なお、Ｐｏｕｔは、スイッチアレイ１２２，１２３やトランジスタ１２５〜１２８のスイッチ速度が十分に速い場合であって、実際ＵＷＢに使用されるような高速のパルスでは、負荷容量によって積分されたＰｏｕｔｃで示すような波形となって出力される。
【００６２】
スイッチアレイ１２３に接続されているインバータ遅延回路１２１の各端子名Ｄｉ（ｉは２≦ｉ≦１０の偶数）をＸＤｉ−１，ＸＤｉ＋１をＤｉに付け替えれば、その接続は、スイッチアレイ１２２とインバータ遅延回路との接続と一致する。すなわち、スイッチアレイ１２３およびトランジスタ１２７，１２８は、スイッチアレイ１２２およびトランジスタ１２５，１２６とまったく同じ順序で同じ波形によって駆動されていることになる。どちらもまずＧ１ａがＬからＨに変化し、続いてＧ１ｂがＨからＬに変化しＧ１ｃがＬからＨに変化する。Ｇ２ａ以下も同様に、その駆動される信号の変化の順序は、まったく同じである。ただし両者の動作タイミングは、Ｄ０のエッジから計ってインバータ遅延回路１段分の遅れｔdに相当する時間差がある。すなわちスイッチアレイ１２３は、Ｄ０の立ち上がりから２ｔd遅れて信号を発生するが、スイッチアレイ１２１は、Ｄ０の立ち下りからｔdの遅れで発生する。
【００６３】
従って両スイッチアレイで発生されるパルス出力は、ｔdのタイミングのずれがあるもののまったく同一のタイミングで駆動されるのでまったく同一の波形を出力する。少なくとも同一の半導体基板上にこれらのスイッチ素子やインバータ遅延回路を組み込んだ場合、素子ばらつきは最小限に抑えることができ、事実上同一の対称性の良い波形を出力することが可能となる。
【００６４】
上記のｔdの時間差は、以下のようにして補償することができる。すなわち、起動信号の立ち下りのみをｔd遅延させた信号をＤ０の信号とすることによって起動信号の立ち上がり、立ち下りの両エッジのどちらからも２ｔd遅れてパルスが発生されるようにする。ｔdだけ起動信号を遅延させるには、インバータ遅延回路１２１を構成するインバータと同一の遅延回路素子を１段挿入すればよいが、この場合、論理が反転してしまいそのままでは回路実現ができないが、以下のような構成をとることで実現が可能である。図１、図２ではこの起動回路の構成方法も図示しており、以下それを説明する。
【００６５】
まず、起動信号ａからまったく同一のタイミングで論理が反転する信号ペアｅ，ｆを作り、その一方信号ｆにインバータ遅延回路１２１を構成する遅延回路素子１段を接続すると同一論理で時間差ｔdの信号ペアｅ，ｇを作り出すことができる（以上図２参照）。Ｄ０の入力信号として立ち上りの時はｇを立ち下がりのときはｅを選択し採用すればよい。
【００６６】
図１はその回路の具体例を示しており、まず端子１１１に入力された起動信号ａは、インバータ１０１によって反転信号を作る。また遅延回路１０７は、起動信号ａを反転しない遅延バッファ回路である。インバータ１０１と遅延バッファ回路１０７の遅延量は、同一となるように設計する。これらの信号は、それぞれインバータ１１２，１１３によって緩衝増幅され信号ｃ，ｄを出力する。インバータ１１２，１１３の出力には、クロスカップルインバータ１１４，１１５が接続されており、上記インバータ１０１と遅延バッファ回路１０７の遅延量のわずかの差を修正し信号ｃ，ｄの変化のタイミングが一致するように修正される。タイミングのずれを極小とするために、上記と同一のクロスカップルインバータつき緩衝回路１０３をさらに接続し、これによってまったく同時に変化する信号ｅ，ｆを作り出す。信号ｆにはインバータ遅延回路１２１を構成する遅延素子と同一特性の１段のインバータ遅延素子１０４を挿入し信号ｅとｔdの時間差をもつ同一極性の信号ペアｅ，ｇを作り出す。インバータ回路１０６，１０５は、インバータ遅延素子１０４がインバータ遅延回路１２１の１段あたりの遅延量ｔdを確かなものとするためにインバータ遅延回路１２１の各遅延素子の負荷と同一条件でインバータ遅延素子１０４が駆動されるように挿入されたバッファ回路である。これらの出力信号ｈ，ｉは、信号ｅ，ｇと同様に時間差ｔdの同一極性の信号ペアである。
【００６７】
セレクタ１０８は、起動信号ａがＬ→Ｈと変化するときに信号ｉ、Ｈ→Ｌと変化するときに信号ｈを選択しインバータ遅延回路１２１のＤ０として起動信号端子１２９に入力する。セレクタ１０８の選択制御端子１１６は図１ではＸＤ１１から取っているが、立ち上がり、立ち下りで正しく切替が可能な信号ならば任意の信号を取ること、例えばＸＤ１〜Ｄ１０を取ることができる。この場合正論理か負論理かによって接続の仕方が若干変わるが、従来の技術によって自明なので説明は省略する。
【００６８】
以上をまとめると、本発明によるパルス発生回路は、起動信号に呼応して所定形状のパルスを出力端子に出力するパルス発生回路であって、
該起動信号を所定量の遅延を伴って論理反転する縦続接続された複数段のインバータ列を含みインバータ遅延回路と、
前記インバータ遅延回路のｉ（ｉは所定範囲の偶数）段目の出力Ｄｉとｉ−１段目の出力ＸＤｉ−１の論理積が真のと前記き出力端子を第一の電位Ｖ１に接続し、前記インバータ遅延回路のｉ段目の出力Ｄｉとｉ＋１段目の出力ＸＤｉ＋１の論理和が偽のとき前記出力端子を第二の電位Ｖ２に接続する第一のスイッチ回路と、
前記インバータ遅延回路のｉ段目の出力Ｄｉとｉ＋１段目の出力ＸＤｉ＋１の論理積が真のとき前記出力端子を前記第一の電位Ｖ１に接続し、前記インバータ遅延回路のｉ＋１段目の出力ＸＤｉ＋１とｉ＋２段目の出力Ｄｉ＋２の論理和が偽のとき前記出力端子を前記第二の電位Ｖ２に接続する第二のスイッチ回路と、
前記第一のスイッチ回路が活性化された場合は前記起動信号を前記インバータ遅延回路の１段あたりの遅延量と同一の時間遅延させてまた前記第二のスイッチ回路が活性化された場合は遅延させないで前記起動信号を前記インバータ遅延回路に入力する起動信号制御回路、
を備えていることを特徴とするということになる。
【００６９】
なお、上記説明では、インバータ遅延回路の段番号を１から付番しているが、スイッチ切替動作の順序と論理が重要であってインバータ遅延回路の各出力は任意の数字から付番してよい。またｉはそれに呼応した所定の範囲の偶数となる。スイッチの制御は、インバータ遅延回路の出力すべてを使用していなくてもよいし、パルスの前後では所定の異なる論理で制御しても良い。
【００７０】
また、ブール代数の公理によって正論理、負論理で上記の異なる表現をとることもできるが、これらは等価であり本願の請求項にはこれらの等価な回路は当然含まれるべきである。
【００７１】
以上述べたように本実施例によれば、起動信号の反転に呼応してインバータ遅延回路の反転が起こるたびにパルス発生が可能となる。これによってパルス発生回路の消費電力の大部分を消費するインバータ遅延回路の反転毎にパルスが発生され、発生されるパルスあたりの消費電力を最小とすることが可能となる。しかも発生されるパルスは回路素子の動作限界近くの高周波高速であっても、対称性の良い精密なパルス発生が可能である。
【００７２】
（実施例２）
実施例２は図１８（ｇ）で説明した差動出力のパルス信号を発する回路について本発明に基づいて構成された例を示す。図３はその回路図であり、図４に動作を説明するタイム図を示す。
【００７３】
パルスの起動は端子３０７に入力される起動信号によってなされる。変換回路３０６はこの起動信号を受け２相の信号に変換する回路であり、図１に示した端子１１１からクロスカップルインバータつき緩衝回路１０３の出力までの回路を使用できる。この回路の出力として２相の信号ｅ，ｆが得られる。
【００７４】
この信号ｅ，ｆを受けて、差動のインバータ遅延回路３０５が起動される。差動のインバータ遅延回路３０５は、各段の遅延素子が図４に示すような回路構成をとることができる。図４は、該遅延回路３０５の１段あたりの構成例を示す図であり、図１５に示したインバータ遅延回路の遅延素子４０８，４０９を２列に並べクロスカップルインバータ４０１で結合したものである。個々の回路についてはすでに説明されているので、図１５と同じ番号を付してその動作の説明は省略する。遅延素子４０８，４０９のおのおのの入力端子１００８は、ｉ番目において入力端子Ｄｉ４０２，ＸＤｉ４０３となって互いに逆位相の信号で駆動される。おのおのの出力１０１０は、ＸＤｉ＋１ ４０４，Ｄｉ＋１ ４０５となって次段の遅延素子に接続されるとともに小さいバッファ回路１００５にて信号を抜き取り続いて大きなバッファ回路１００６によって駆動能力を高めそれぞれスイッチアレイを駆動する信号の出力端子４０６，４０７となる。以下の説明では、バッファ回路１００５，１００６の遅れを伴うが、これらのバッファ回路は省略し、スイッチアレイを駆動する信号の信号名は、同じＸＤｉ＋１およびＤｉ＋１を使うものとする。
【００７５】
回路３０６によって差動のインバータ遅延回路３０５が位相の反転した信号Ｄ０，ＸＤ０で同時に起動されると、図５に示したＸＤ１，Ｄ２，・・・，Ｄ１０のようにｔdの遅れを伴って位相を反転させながら１０個の遅延信号が得られるとともに、さらにそれらの信号を反転した１０個の遅延信号Ｄ１，ＸＤ２，・・・・，ＸＤ１０が得られる。
【００７６】
３０１，３０２，３０３，３０４はスイッチアレイであり、その内部の構造は、図１６のスイッチアレイ１１０４と同じである。それぞれのスイッチアレイは、表３に示すように接続される。
【００７７】
【表３】
0005360672.tif 000004
【００７８】
〈記載１の始め〉
表３に示す接続によってスイッチアレイ３０１は、Ｄ９およびＤ２が同時にＨのときすなわちＤ９およびＤ２の論理積が真のとき（図５で期間ｔ９から期間ｘｔ１まで）およびＸＤｉ−１とＤｉの論理積が真のときすなわち図５で期間ｘｔｉ−１のときにパルス出力端子ＰＯに電位レベルＶ１を出力し、Ｄｉ−２およびＸＤｉ−１が両方ともＬのとき、すなわちＸＤｉ−２とＤｉ−１の論理積が真のとき（期間ｘｔｉのとき）パルス出力端子ＰＯに電位レベルＶ２を出力する（図５に付番５０１で示す）。ここに、ｉは４≦ｉ≦８の偶数である。
【００７９】
同様に、スイッチアレイ３０２はＸＤ１０およびＸＤ３が同時にＨのときすなわちＸＤ１０およびＸＤ３の論理積が真のとき（図５で期間ｘｔ１０から期間ｔ２まで）およびＤｉとＸＤｉ＋１の論理積が真のときすなわち図５で期間ｔｉのときにパルス出力端子ＰＯに電位レベルＶ１を出力し、ＸＤｉ−１およびＤｉが両方ともＬのとき、すなわちＸＤｉ−１とＤｉの論理積が真のとき（期間ｘｔｉ＋１のとき）パルス出力端子ＰＯに電位レベルＶ２を出力する（図５に付番５０２で示す）。ここに、ｉは４≦ｉ≦８の偶数である。
【００８０】
またスイッチアレイ３０３はＸＤ９およびＸＤ２が同時にＨのときすなわちＸＤ９およびＸＤ２の論理積が真のとき（図５で期間ｘｔ９から期間ｔ１まで）およびＤｉ−１とＸＤｉの論理積が真のときすなわち図５で期間ｔｉ−１のときにパルス出力端子ＰＯに電位レベルＶ１を出力し、ＸＤｉ−２およびＤｉ−１が両方ともＬのとき、すなわちＤｉ−２とＸＤｉ−１の論理積が真のとき（期間ｔｉ−１のとき）パルス出力端子ＰＯに電位レベルＶ２を出力する（図５に付番５０３で示す）。ここに、ｉは４≦ｉ≦８の偶数である。
【００８１】
またスイッチアレイ３０４はＤ１０およびＤ３が同時にＨのときすなわちＤ１０およびＤ３の論理積が真のとき（図５で期間ｔ１０から期間ｘｔ２まで）およびＸＤｉとＤｉ＋１の論理積が真のときすなわち図５で期間ｘｔｉのときにパルス出力端子ＰＯに電位レベルＶ１を出力し、Ｄｉ−１およびＸＤｉが両方ともＬのとき、すなわちＸＤｉ−１とＤｉの論理積が真のとき（期間ｘｔｉのとき）パルス出力端子ＰＯに電位レベルＶ２を出力する（図５に付番５０４で示す）。ここに、ｉは４≦ｉ≦８の偶数である。
〈記載１の終わり〉
【００８２】
さらにスイッチアレイ３０１の出力ＰＯとスイッチアレイ３０３の出力ＰＯをワイヤードオア接続して差動出力の一方のパルス出力端子Ｐｏｕｔｐ３１１とし、スイッチアレイ３０２の出力ＰＯとスイッチアレイ３０４の出力ＰＯをワイヤードオア接続して差動出力のもう一方のパルス出力端子Ｐｏｕｔｍ３１０とする。
【００８３】
上記のような接続をとる場合、Ｄ０の立ち下がりに呼応して（期間ｘｔ２〜ｘｔ８に）パルス列を発するスイッチアレイ３０１とＸＤ０の立ち下りに呼応して（期間ｔ２〜ｔ８に）パルス列を発するスイッチアレイ３０３は回路的にはまったく対称である。また同様にＤ０の立ち下がりに呼応して（期間ｘｔ３〜ｘｔ９に）パルス列を発するスイッチアレイ３０４とＸＤ０の立ち下りに呼応して（期間ｔ３〜ｔ９に）パルス列を発するスイッチアレイ３０２は回路的にはまったく対称である。すなわち図３においてインバータ遅延回路３０５の各端子名のＸＤｉとＤｉ（ｉは０≦ｉ≦１０の整数）を入れ替えても元の回路に一致する。ゆえにスイッチアレイ３０１および３０３、またはスイッチアレイ３０２および３０４はＤ０，ＸＤ０の立ち上がりまたは立ち下りに呼応してまったく同一のパルス波形を発生する。少なくとも同一半導体基板上に対称性の良いパターン配置によって回路を作りこめば、発生されるパルスは事実上同一の対称性の良い波形となる。さらにスイッチアレイ３０２、またはスイッチアレイ３０４の接続は、接続されるインバータ遅延回路の端子名をＤｉ→ＸＤｉ−１、またはＸＤｉ→Ｄｉ−１と変更すると、それぞれスイッチアレイ３０１または３０３の接続と一致し事実上同一の回路トポロジーとなる。ゆえに実施例１と同様にそれらの生成するパルス波形は、ｔdだけ発生される時間がずれてるが、事実上同一の対称性の良いパルスが発生される。
【００８４】
スイッチアレイ３０１の出力ＰＯとスイッチアレイ３０３の出力ＰＯをワイヤードオア接続して差動出力の一方のパルス出力端子Ｐｏｕｔｐ３１１とし、スイッチアレイ３０２の出力ＰＯとスイッチアレイ３０４の出力ＰＯをワイヤードオア接続して差動出力のもう一方のパルス出力端子Ｐｏｕｔｍ３１０とすることにより、その差Ｐｏｕｔｐ−Ｐｏｕｔｍは図５に示すような対称性の良いパルスとなる。なお同図では負荷容量を考慮したパルス出力波形は省略したが、重い容量性負荷が接続される場合であってもその対称性は崩れないことは自明であろう。
【００８５】
本実施例では実施例１における中間レベルを定めるトランジスタ１３０，１３１が不要であり、この部分によって生じるリーク電流をなくすことができ回路の低消費電力化が可能となる。またトランジスタ１２５，１２６，１２７，１２８のようにｔdの半分で駆動されることが望ましいスイッチ素子も無く回路設計が容易となる。さらに実施例１ではインバータ遅延素子の段数が１１段必要であったが、本実施例では９段あれば十分でありわずかながら使用される素子数を減らすことができる（１段目の出力Ｄ１，ＸＤ１が使用されていないことに注意。１段目は省略が可能である。）。
【００８６】
〈記載２の始め〉
以上をまとめると、本発明によるパルス発生回路は、
起動信号に呼応して所定形状のパルスを第一および第二の出力端子に平衡出力するパルス発生回路であって、
該起動信号を所定量の遅延を伴って互いに論理が逆でその遷移タイミングが実質的に一致している２つの遅延信号を出力する遅延回路を複数段縦続接続し構成される遅延回路と、
前記遅延回路のｉ（ｉは所定範囲の偶数）段目の出力Ｄｉとｉ−１段目の出力ＸＤｉ−１の論理積が真のとき前記第一の出力端子を第一の電位Ｖ１に接続し、前記遅延回路のｉ段目の出力Ｄｉとｉ＋１段目の出力ＸＤｉ＋１の論理和が偽のとき前記第一の出力端子を第二の電位Ｖ２に接続する第一のスイッチ回路と、
前記遅延回路のｉ段目の出力Ｄｉとｉ＋１段目の出力ＸＤｉ＋１の論理積が真のとき前記第二の出力端子を前記第一の電位Ｖ１に接続し、前記遅延回路のｉ＋１段目の出力ＸＤｉ＋１とｉ＋２段目の出力Ｄｉ＋２の論理和が偽のとき前記第二の出力端子を前記第二の電位Ｖ２に接続する第二のスイッチ回路と、
前記遅延回路のｉ段目の出力ＸＤｉとｉ−１段目の出力Ｄｉ−１の論理積が真のとき前記第一の出力端子を前記第一の電位Ｖ１に接続し、前記遅延回路のｉ段目の出力ＸＤｉとｉ＋１段目の出力Ｄｉ＋１の論理和が偽のとき前記第一の出力端子を前記第二の電位Ｖ２に接続する第三のスイッチ回路と、
前記遅延回路のｉ段目の出力ＸＤｉとｉ＋１段目の出力Ｄｉ＋１の論理積が真のとき前記第二の出力端子を前記第一の電位Ｖ１に接続し、前記遅延回路のｉ＋１段目の出力Ｄｉ＋１とｉ＋２段目の出力ＸＤｉ＋２の論理和が偽のとき前記第二の出力端子を前記第二の電位Ｖ２に接続する第四のスイッチ回路と、
を備えて構成されたパルス発生回路ということになる。
〈記載２の終わり〉
【００８７】
なお、上記説明では、インバータ遅延回路の段番号を１から付番しているが、スイッチ切替動作の順序と論理が重要であってインバータ遅延回路のかく出力は任意の数字から付番してよい。またｉはそれに呼応した所定の範囲の偶数となる。そのため、上記の記載１の説明と記載２の説明が異なって見えるが切替の順序は同一であり矛盾するものではない。スイッチの制御は、インバータ遅延回路の出力すべてを使用していなくてもよいし、パルスの前後では所定の異なる論理で制御しても良い。
【００８８】
また、ブール代数の公理によって正論理、負論理で上記の異なる表現をとることもできるが、これらは等価であり、本願の請求項にはこれらの等価な回路は当然含まれるべきである。
【００８９】
以上述べたように本実施例によれば、起動信号の反転に呼応してインバータ遅延回路の反転が起こるたびにパルス発生が可能となる。これによってパルス発生回路の消費電力の大部分を消費するインバータ遅延回路の反転毎にパルスが発生され、発生されるパルスあたりの消費電力を最小とすることが可能となる。しかも発生されるパルスは回路素子の動作限界近くの高周波高速であっても対称性の良い精密な差動のパルス発生が可能である。
【００９０】
（実施例３）
図６に示すような位相を９０°シフトしたいわゆるＩＱパルス信号はＵＷＢ受信機の同期検波に際してテンプレート信号として利用され、その発生方法は課題となっている。実施例３ではこの互いに位相の９０°異なるＩＱパルス信号を発生する回路について説明する。発生するパルスの使用諸元は実施例の１，２と同一とした場合を例に説明するが、本願はこれに限定されるものではない。
【００９１】
図６に示した信号ＩおよびＸＩは実施例２で発生した差動出力のパルス信号ペアである。本実施例ではさらにそれらと９０°、すなわち時間Ｐw／２だけ遅れた差動出力のペアＱ，ＸＱを発生させる。
【００９２】
そのために、互いにｔd／２ずつ時間のずれたインバータ遅延回路出力信号Ｄｉｉ，Ｄｑｉ，ＸＤｉｉ，ＸＤｑｉを作り出し、それらの信号によって表４に基づき８個のスイッチアレイＳＡ１，ＳＡ２，・・，ＳＡ８を駆動する。
【００９３】
【表４】
0005360672.tif 000005
【００９４】
スイッチアレイＳＡ１の出力ＰＯとスイッチアレイＳＡ３の出力ＰＯをワイヤードオア接続して、Ｉ信号の差動出力の一方のパルス（図６のＩ）出力端子Ｐｏｕｔｉｐとし、スイッチアレイＳＡ２の出力ＰＯとスイッチアレイＳＡ４の出力ＰＯをワイヤードオア接続して、Ｉ信号の差動出力のもう一方のパルス（図６のＸＩ）出力端子Ｐｏｕｔｉｍとすることにより、図６のＩ，ＸＩの信号を得ることができる。またスイッチアレイＳＡ５の出力ＰＯとスイッチアレイＳＡ７の出力ＰＯをワイヤードオア接続して、Ｑ信号の差動出力の一方のパルス（図６のＱ）出力端子Ｐｏｕｔｑｐとし、スイッチアレイＳＡ６の出力ＰＯとスイッチアレイＳＡ８の出力ＰＯをワイヤードオア接続して、Ｑ信号の差動出力のもう一方のパルス（図６のＸＱ）出力端子Ｐｏｕｔｑｍとすることにより、図６のＩ，ＸＩの信号を得ることができる。
【００９５】
出力されるパルスは実施例１，２で説明したように、素子が性能限界近くの高速で動作するために、デジタル的な角張った波形となることはなく簡単なフィルタによって、あるいはフィルタなしでも適当に丸みを帯びた図６に示すような波形が得られる。また、信号の差Ｐｏｕｔｉｐ−ＰｏｕｔｉｍまたはＰｏｕｔｑｐ−Ｐｏｕｔｑｍはそれぞれ図５に示すような対称性の良いパルスとなる。
【００９６】
互いにｔd／２ずつ時間のずれたインバータ遅延回路出力信号Ｄｉｉ，Ｄｑｉ，ＸＤｉｉ，ＸＤｑｉを発生するには、インバータ遅延回路の構成を図７に示すようにすれば良い。同図はインバータ遅延回路の２段分を説明しており、鎖線内のインバータ遅延回路６０１，６０２はそれぞれ図４で説明したインバータ遅延回路を構成する遅延素子の構成と同じものである。ただし、格遅延素子の遅延量は、ｔd／２となるように調整されているものとする。ｉ段目の遅延素子６０１の入力は、Ｄｉｉ６０３，ＸＤｉｉ６０４である。またその出力は、ＸＤｉｉ＋１ ６０５，Ｄｉｉ＋１ ６０６のペアとなる。これらは、また、ｉ段目の遅延素子６０２の入力Ｄｑｉ６１０，ＸＤｑｉ６０９となり、さらにそれらの出力は、Ｄｑｉ＋１ ６１２，ＸＤｑｉ＋１ ６１３のペアとなる。端子６０７，６０８，６１４，６１５は、信号ＸＤｉｉ＋１ ６０５，Ｄｉｉ＋１ ６０６，Ｄｑｉ＋１ ６０５，ＸＤｑｉ＋１ ６０６を、スイッチアレイを駆動するために緩衝増幅した信号の出力端子である。このように接続した遅延量が、ｔd／２の遅延素子２つをさらに所定の段数（本実施例では１０段（合計で２０段の遅延素子））を縦続接続してインバータ遅延回路を構成すれば、時間がｔd／２ずつずれたスイッチアレイを駆動する信号Ｄｉｉ，ＸＤｉｉおよびＤｑｉ，ＸＤｑｉ（１≦ｉ≦１０）を得ることができる。
【００９７】
上記のような回路は、起動パルスの両エッジでパルスが発生し、従って回路消費電力の大部分を消費するインバータ遅延回路の反転時ごとにパルスを発生するので消費電力の効率が良い。さらに実施例１，２と同様にその動作タイミングや回路トポロジーがまったく同一であり、従って発生されるパルス形状は同一特性となり、対称性の良い正確なパルスペアを発生することができる。
【００９８】
上記では遅延回路出力においてＩ，Ｑ信号発生用の出力ごとにＸＤｉ１，ＸＤｑ１，Ｄｉ２，Ｘｑ２，・・のように交互に付番して説明した、これを通し番号として以上をまとめると本発明によるパルス発生回路は、
起動信号に呼応して２組の所定形状のパルスを第一、第二および第三、第四の出力端子にそれぞれ平衡出力するパルス発生回路であって、
該起動信号を所定量の遅延を伴って互いに論理が逆でその遷移タイミングが実質的に一致している２つの遅延信号を出力する遅延回路を複数段縦続接続し構成される遅延回路と、
前記遅延回路の２ｉ（ｉは所定範囲の偶数）段目の出力Ｄ２ｉと２ｉ−２段目の出力ＸＤ２ｉ−２の論理積が真のとき前記第一の出力端子を第一の電位Ｖ１に接続し、前記遅延回路の２ｉ段目の出力Ｄ２ｉと２ｉ＋２段目の出力ＸＤ２ｉ＋２の論理和が偽のとき前記第一の出力端子を第二の電位Ｖ２に接続する第一のスイッチ回路と、
前記遅延回路の２ｉ段目の出力Ｄ２ｉと２ｉ＋２段目の出力ＸＤ２ｉ＋２の論理積が真のとき前記第二の出力端子を前記第一の電位Ｖ１に接続し、前記遅延回路の２ｉ＋２段目の出力ＸＤ２ｉ＋２と２ｉ＋４段目の出力Ｄ２ｉ＋４の論理和が偽のとき前記第二の出力端子を前記第二の電位Ｖ２に接続する第二のスイッチ回路と、
前記遅延回路の２ｉ段目の出力ＸＤ２ｉと２ｉ−２段目の出力Ｄ２ｉ−２の論理積が真のとき前記第一の出力端子を前記第一の電位Ｖ１に接続し、前記遅延回路の２ｉ段目の出力ＸＤ２ｉと２ｉ＋２段目の出力Ｄ２ｉ＋２の論理和が偽のとき前記第一の出力端子を前記第二の電位Ｖ２に接続する第三のスイッチ回路と、
前記遅延回路の２ｉ段目の出力ＸＤ２ｉと２ｉ＋２段目の出力Ｄ２ｉ＋２の論理積が真のとき前記第二の出力端子を前記第一の電位Ｖ１に接続し、前記遅延回路の２ｉ＋２段目の出力Ｄ２ｉ＋２と２ｉ＋４段目の出力ＸＤ２ｉ＋４の論理和が偽のとき前記第二の出力端子を前記第二の電位Ｖ２に接続する第四のスイッチ回路と、
前記遅延回路の２ｉ−１段目の出力Ｄ２ｉ−１と２ｉ−３段目の出力ＸＤ２ｉ−３の論理積が真のとき前記第三の出力端子を前記第一の電位Ｖ１に接続し、前記遅延回路の２ｉ−１段目の出力ＸＤ２ｉ−１と２ｉ＋１段目の出力Ｄ２ｉ＋１の論理和が偽のとき前記第三の出力端子を前記第二の電位Ｖ２に接続する第五のスイッチ回路と、
前記遅延回路の２ｉ−１段目の出力Ｄ２ｉ−１と２ｉ＋１段目の出力ＸＤ２ｉ＋１の論理積が真のとき前記第四の出力端子を前記第一の電位Ｖ１に接続し、前記遅延回路の２ｉ＋１段目の出力Ｄ２ｉ＋１と２ｉ＋３段目の出力ＸＤ２ｉ＋３の論理和が偽のとき前記第四の出力端子を前記第二の電位Ｖ２に接続する第六のスイッチ回路と、
前記遅延回路の２ｉ−１段目の出力ＸＤ２ｉ−１と２ｉ−３段目の出力Ｄ２ｉ−３の論理積が真のとき前記第三の出力端子を前記第一の電位Ｖ１に接続し、前記遅延回路の２ｉ−１段目の出力ＸＤ２ｉ−１と２ｉ＋１段目の出力Ｄ２ｉ＋１の論理和が偽のとき前記第三の出力端子を前記第二の電位Ｖ２に接続する第七のスイッチ回路と、
前記遅延回路の２ｉ−１段目の出力ＸＤ２ｉ−１と２ｉ＋１段目の出力Ｄ２ｉ＋１の論理積が真のとき前記第四の出力端子を前記第一の電位Ｖ１に接続し、前記遅延回路の２ｉ＋１段目の出力ＸＤ２ｉ＋１と２ｉ＋３段目の出力Ｄ２ｉ＋３の論理和が偽のとき前記第四の出力端子を前記第二の電位Ｖ２に接続する第八のスイッチ回路と、
を備えて構成されるパルス発生回路と言うことになる。
【００９９】
なお、上記説明ではインバータ遅延回路の段番号を１から付番しているが、スイッチ切替動作の順序と論理が重要であって、インバータ遅延回路の各出力は任意の数字から付番してよい。また、ｉは、それに呼応した所定の範囲の偶数となる。スイッチの制御は、インバータ遅延回路の出力すべてを使用していなくてもよいし、パルスの前後では所定の異なる論理で制御しても良い。
【０１００】
また、ブール代数の公理によって正論理、負論理で上記の異なる表現をとることもできるが、これらは等価であり、本願の請求項にはこれらの等価な回路は当然含まれるべきである。
【０１０１】
以上述べたように本実施例によれば、起動信号の反転に呼応してインバータ遅延回路の反転が起こるたびにパルス発生が可能となる。これによってパルス発生回路の消費電力の大部分を消費するインバータ遅延回路の反転毎にパルスが発生され、発生されるパルスあたりの消費電力を最小とすることが可能となる。しかも発生されるパルスは、回路素子の動作限界近くの高周波高速であっても、対称性の良い精密な差動のパルス発生が可能である。
【０１０２】
（実施例４）
図８〜１０は実施例１〜３のパルス発生回路を用いた電子装置の要部を説明する図であり、ＵＷＢ送受信装置に応用した場合の例を示す。
【０１０３】
ＵＷＢ送信回路７０１は、図１または図３のパルス発生回路が含まれる。端子７０３は、起動信号を入力する端子であり、端子７０４は、送信するデータの入力端子である。端子７０４に入力される信号に応じて発生されるパルスに変調をかけるが、変調の方法については後述する。
【０１０４】
実施例２（図３）のパルス発生回路の出力端子は２つあり、差動のパルス信号を発する。そのため、このパルス発生回路を使用した送信機は、平衡型のアンテナを駆動することができる。図８では、送信機として平衡型アンテナ７０２を駆動する場合を例示しているが、実施例１（図１）のパルス発生回路を用いてシングルエンド出力のパルスを発生させてモノポールアンテナのような不平衡型のアンテナを駆動することやＢＡＬＵＮ（平衡不平衡変換回路）を介して平衡型アンテナを駆動することもできる。
【０１０５】
変調の方式としては、出力されるパルスの極性を入力端子７０３，７０４に入力される送信データの値に従って切り替え変調するパルスの２相変調（ＢＰＭ：Ｂｉ−Ｐｈａｓｅ  Ｍｏｄｕｌａｔｉｏｎ）や、起動信号に遅延回路を接続してその遅延時間を送信データに従って切り替えるパルス位置変調（ＰＰＭ：Ｐｕｌｓｅ  Ｐｏｓｉｔｉｏｎ  Ｍｏｄｕｌａｔｉｏｎ）などが可能である。
【０１０６】
図９はＰＰＭの変調回路を示す。端子７１５は起動信号を入力する端子である。この信号から遅延回路７１７によって遅延させた信号と、遅延回路７１７を通さずに遅延させないそのままの信号を生成し、スイッチ７１９によって選択する。端子７１６に入力される送信データのビットの値が１か０かによって遅延回路７１７を通した信号、通さない信号のどちらかを選ぶことにすれば、送信データの値によって、起動信号は、遅延回路の遅延時間シフトすることができＰＰＭ変調を行うことができる。
【０１０７】
スイッチ１７９によってＰＰＭ変調された起動信号は、１／２分周回路（÷２）７１８によって１／２分周される。これによって、端子７１５に入力された起動信号の立ち上がりまたは立ち下りのどちらか一方のエッジ毎に反転する信号が得られる。パルス発生回路７２１は、上記実施例１，２で述べた回路である。該パルス発生回路は、起動信号の両エッジに呼応してパルスを発生するので、１／２分周回路７１８のエッジごと、すなわち端子７１５に入力される起動信号の立ち上がりまたは立ち下りの片エッジ毎に（ＰＰＭ変調によって所定時間のずれを伴って）パルスが発生される。ＰＰＭでは実施例１，２のパルス発生回路のいずれも使用することができる。
【０１０８】
図９の回路において一点鎖線７２０内の回路と１／２分周回路７１８の順序を逆にしても同様に動作させることが可能であるが、同図のような接続のほうがスイッチ７１９を構成する論理回路が簡単であり、また発生するパルスのジッタも小さく抑えることができる。
【０１０９】
図１０は変調方式としてＢＰＭを用いる場合である。端子７２２に入力されるパルス起動信号を１／２分周回路（÷２）７２４によって分周して端子７２２に入力されるパルス起動信号の立ち上がりまたは立ち下りの片エッジごとに反転する信号に変換する。該信号は、パルス発生回路７２５の起動端子に入力される。パルス発生回路７２５には、上記実施例２の回路を使用することができる。パルス発生回路７２５によって発生されたパルスは、スイッチ７２６によって切り替えて、端子７２３に印加される送信データに基づきその極性を反転させる。この操作によって、端子７２７には、ＢＰＭ変調された平衡型のパルスが得られる。
【０１１０】
さらに、上記実施例３の４相のパルス発振回路を用いると、ＩＱ直交変調のパルス変調が可能となる。すなわち図６のＩ，ＸＩおよびＱ，ＸＱをそれぞれペアに図１０に示したスイッチ７２６の回路を接続して、Ｉ，Ｑのそれぞれの信号に変調（ＱＰＭ：Ｑｕａｄｒａｔｕｒｅ  Ｐｈａｓｅ  Ｍｏｄｕｌａｔｉｏｎ、４相変調）をかけ、さらにそれぞれを加算したＩ＋Ｑ，ＸＩ＋ＸＱの２つの信号を平衡型アンテナに給電する。
【０１１１】
図８において、アンテナ７０５以降は、受信回路の構成を示す。すなわち受信アンテナ７０５で受信されたＵＷＢパルス信号は、低雑音増幅回路７０６で増幅し、Ｉ，Ｑのミキサ回路７０７，７０８に入力される。ミキサ回路７０７，７０８は、テンプレートパルス発生回路７０９によって発生されたテンプレートパルスとの乗算を行い積分回路（∫）７１０，７１１に送る。積分回路７１０，７１１では、ミキサ回路７０７，７０８で混合（乗算）した信号の高域成分を取り除き復調を行う。判定回路７１２は、それぞれの信号の強度を見て送信されたビットを判断し元の送信データに戻す。
【０１１２】
ここでテンプレートパルス発生回路７０９として、実施例３のパルス発生回路が使用できる。該パルス発生回路は、ＩＱ２相の差動信号の発振が可能であり、低雑音増幅回路７０６やミキサ回路７０７，７０８を差動式の回路を使用することを可能とする。差動式の回路は、同相ノイズをキャンセルしまた低電圧動作に適しており低電力低雑音の機器構成に都合が良い。また実施例３のパルス発生回路によってＩＱのテンプレートを用いると、ＱＰＭのときのみでなくＢＰＭやＰＰＭでも効率の良い受信が可能となる。すなわちＢＰＭやＰＰＭの変調時において、Ｉチャネルをデータの復調にあてて、Ｑチャネルをトラッキングに使うなどの方法を取ることが可能である。なぜならＱチャネル出力を常に０になるようにテンプレート発生のタイミングを調整すれば、Ｉチャネルではその出力振幅値が最大となるので、このような制御によって同期検波のトラッキングが可能となる。
【０１１３】
テンプレートパルス発生回路として本発明による他の回路、すなわち実施例１や実施例２の回路を用いることももちろん可能である。実施例１の回路を用いる場合は、低雑音増幅回路７０６やミキサ回路７０７，７０８には不平衡型の回路を用いる。また、ＩＱ２チャネルのテンプレートが必要な場合は、実施例１または実施例２の回路を２つ用いて所定量の時間差で起動すればよい。
【０１１４】
本発明によるパルス発生回路は、簡単な回路で信号間の振幅などのばらつきが少なく平衡度の良いひずみの少ない信号が発生できる。しかも消費電力が少ない。したがって、本発明のパルス発生回路は、ＵＷＢ通信装置の高性能化に必要な差動型の信号発生、ＩＱ信号の発生、低歪などのすべての要求仕様を備えている。従って、本発明によるパルス発生回路をＵＷＢ通信装置に応用すれば高性能な装置を実現できる。
【０１１５】
また本回路をＣＭＯＳ集積回路で実現すれば、パルス発生時の遷移時間でしか電力を消費せず、いわゆるアイドリングカレントがない。通信装置に応用した場合は、伝送する情報量（ビットレート）に応じて常に最小の消費電力で作動させることが可能である。
【産業上の利用可能性】
【０１１６】
本発明は、短パルスを利用するＵＷＢ通信に利用すれば特にその効果が大きい。
【図面の簡単な説明】
【０１１７】
【図１】本発明のパルス発生回路の実施形態を表す図である。
【図２】本発明のパルス発生回路の動作を表すタイム図である。
【図３】本発明の他のパルス発生回路の実施形態を表す図である。
【図４】本発明のパルス発生回路の実施形態においてインバータ遅延回路の１段あたりの遅延回路を説明する図である。
【図５】本発明の他のパルス発生回路の動作を表すタイム図である。
【図６】本発明のさらに他のパルス発生回路で発生するパルスを表す図である。
【図７】本発明のさらに他のパルス発生回路に用いるインバータ遅延回路の一部を説明する図である。
【図８】本発明に係るＵＷＢ通信装置の実施形態を表す図である（その１）。
【図９】本発明に係るＵＷＢ通信装置の実施形態を表す図である（その２）。
【図１０】本発明に係るＵＷＢ通信装置の実施形態を表す図である（その３）。
【図１１】従来のパルス発生回路の構成図である。
【図１２】従来のパルス発生回路の動作タイム図である。
【図１３】従来の他のパルス発生回路の構成図である。
【図１４】従来の他のパルス発生回路の動作タイム図である。
【図１５】従来のパルス発生回路の他の例を説明する図である。
【図１６】従来のパルス発生回路の他の例を説明する図である。
【図１７】従来のパルス発生回路の他の例の動作を説明するタイム図である。
【図１８】本発明で発生しようとするパルスを説明する説明図である。
【符号の説明】
【０１１８】
１１４、１１５、４０１…クロスカップルインバータ
１２１、３０５…インバータ遅延回路
１２２、１２３、３０１、３０２、３０２、３０４…スイッチアレイ
４０８、４０９、６０１、６０２…インバータ遅延回路
７０１、７０９、７２１、７２５…パルス発生回路
７０６…低雑音増幅回路
７０７、７０８…ミキサ回路。
【図１】
0005360672.tif 000006
【図２】
0005360672.tif 000007
【図３】
0005360672.tif 000008
【図４】
0005360672.tif 000009
【図５】
0005360672.tif 000010
【図６】
0005360672.tif 000011
【図７】
0005360672.tif 000012
【図８】
0005360672.tif 000013
【図９】
0005360672.tif 000014
【図１０】
0005360672.tif 000015
【図１１】
0005360672.tif 000016
【図１２】
0005360672.tif 000017
【図１３】
0005360672.tif 000018
【図１４】
0005360672.tif 000019
【図１５】
0005360672.tif 000020
【図１６】
0005360672.tif 000021
【図１７】
0005360672.tif 000022
【図１８】
0005360672.tif 000023