(57)【要約】【課題】  インパルスサージに対して応答速度が速くするとともに、信号線のノズルを高周波側にシフトさせてグランド線にバイパスさせるようにした新規なバリスタを提供する。【解決手段】  表面に内部電極１、２が形成されている４枚の方形面状の誘電体層１１、１２、１３、１４を積層させてチップ状成形体２０にする。そのチップ状成形体の側面に対して、前記内部電極の対角寄りにおける両端の一部分１ａ、１ｂ、２ａ、２ｂを引き出すとともに、前記チップ状成形体に独立して設けた四つの外部電極３１，３２，３３，３４に導通させる。さらに前記外部電極のうち、前記対角寄りに存在する一対の外部電極３１、３３を前記第一内部電極が含まれる信号線５０の入出力側端子とするとともに、残りの一対の外部電極３２、３４を前記第二内部電極が含まれるグランド線９０の入出力側端子にする。【選択図】  図１。
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【特許請求の範囲】
【請求項１】
表面に方形面状の内部電極１、２が形成されている少なくとも４枚の方形面状の誘電体層１１、１２、１３、１４を積層させてチップ状成形体にするとともに、前記内部電極のうち、その対角寄りの両端の一部分１ａ、１ｂ、２ａ、２ｂを前記誘電体層の外方に引き出して前記チップ状成形体の側面に露出させた後、該チップ状成形体にそれぞれ独立して設けた四つの外部電極３１，３２，３３，３４に導通し、さらに前記外部電極のうち、前記対角寄りに存在する一対の外部電極３１、３３を前記第一内部電極が含まれる信号線５０の入出力側端子とし、残りの一対の外部電極３２、３４を前記第二内部電極が含まれるグランド線９０の入出力側端子にしたことを特徴とする積層セラミックチップバリスタ。
【請求項２】
前記誘電体層１１、１２、１３、１４が酸化亜鉛を主成分とするセラミックである請求項１記載の積層セラミックチップバリスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子機器に侵入するサージから同機器に組み込まれている半導体を保護したり、その半導体から発生するノイズ、特にインパルス性ノイズや高周波ノイズを除去したりするのに使用されるサージやノイズの対策部品としての積層セラミックチップバリスタに関するものである。
【背景技術】
【０００２】
落雷、静電気放電又はスイッチ回路のオン−オフ時に発生するサージやインパルス性ノイズ、すなわち電圧や電流が短時間に急激に変化するノイズが電子機器のデジタル回路に侵入すると、その電子回路が故障したり誤動作を起こしたりする。そこで、従来からそれらの対策電子部品として、前記電子回路の信号ラインに抵抗やインダクタを挿入したり、前記信号ラインとグランドとの間にコンデンサ、放電ギャップ、ツェナーダイオード又は酸化亜鉛やチタン酸ストロンチウム等の誘電体を使用するバリスタ等を接続したりする技術が採用されている。
【０００３】
典型的なバリスタの構造を図面に示すと、図５に示すように、前記バリスタ４０においては、長方形面状の第一、第二内部電極１、２が短辺側に交互に表面に偏在・形成されている第一、第二誘電体層１１、１２が少なくとも１組積層されている。そして、前記第一誘電体層１１の表面側には内部電極が形成されていない被覆誘電体層１０が被覆されている。これらの誘電体層は一体化され後、焼成され、図６に示すようなチップ状成形体２０にし、そのチップ状成形体２０において互いに背面関係にある側面２０ａ、２０ｃに前記第一、第二内部電極１、２(図６において第二内部電極２は見えない)を露出させた後、図７に示すように、前記側面２０ａ、２０ｃに第一、第二外部電極３１、３２を前記第一、第二内部電極１、２と接合可能に形成することにより、積層セラミックチップバリスタ４０が得られている。
【特許文献１】特開平５−２９１０７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
このように周知の構造を有する積層セラミックチップバリスタ４０も相応の機能を発揮しているが、近年、ハードディスクやＤＶＤレコーダ等の情報記憶再生装置に前記バリスタをそのまま使用してみると、静電気放電等による立ち上がり、立ち下りの速いサージを受けた場合、前記装置に使用されている磁気効果抵抗素子や光磁気記憶再生素子が破壊したり、その特性が劣化したりするという問題が発生した。
【０００５】
これは、前記バリスタをラインとグランド間に挿入したとき、内部電極や外部電極等の導電性構成部品自体が有する電気特性、および構造的に残留インダクタンスや直列等価抵抗等がサージ吸収動作を遅延させるからである。具体的に残留インダクタンスと直列等価抵抗を考慮してその等価回路を示すと、図８のようになる。すなわち、積層セラミックチップバリスタ４０の信号線５０に対して、前記第一外部電極３１をグランド線９０の入力端子とし、第二外部電極３２を出力端子とすれば、その入出力端子間には前記積層セラミックチップバリスタ４０と並列にコンデンサが存在し、直列にそれら導電体の固有の抵抗及び残留インダクタンスが存在することになり、前記残留インダクタンス等がサージ吸収動作を遅延させる要因になり、また、前記静電気放電に発生するインパルスサージに含まれる数十ＭＨｚから数ＧＨｚに至る高周波ノイズをバイパスさせ得ない要因になるのである。なお、図８において前記抵抗及び残留インダクタンスを理解し易くするために抵抗器７０及びインダクタ８０として表現してある(以下に述べる本発明に係る等価回路においても同じ)。
【０００６】
そこで本発明者は、立ち上がり、立ち下りの速いインパルスサージに対して応答速度を遅延させる要因及び高周波ノイズのバイパスを妨げる要因等を低減可能なバリスタ構造を提案すべく、鋭意、研究したところ、バリスタの構成に必須な内部電極の一部分を複数箇所で外部に引き出して、それらを四つの外部電極に対して特異に関連付けて信号線及びグランド線に分けて構成し、それらの信号線をグランド線で挟み込んで貫通構造とし、構造的に残留インダクタンスを低減すればよいという事実を見出し、本発明を完成した。従って、本発明の課題は、立ち上がり立下りの速いインパルスサージに対して応答速度が速くするとともに、コンデンサの自己共振周波数を高周波側にシフトさせて、高周波ノイズをグランド線にバイパスさせるようにした新規なバリスタ構造を提供することにある。
【課題を解決するための手段】
【０００７】
本発明は前記課題を解決するために、表面に方形面状の内部電極が形成されている少なくとも４枚の方形面状の誘電体層を積層させてチップ状成形体にするとともに、前記内部電極のうち、その対角寄りの両端の一部分を前記誘電体層の外方に引き出して前記チップ状成形体の側面に露出させた後、該チップ状成形体にそれぞれ独立して設けた四つの外部電極に導通し、さらに前記外部電極のうち、前記対角寄りに存在する一対の外部電極を前記第一内部電極が含まれる信号線の入出力側端子とし、残りの一対の外部電極を前記第二内部電極が含まれるグランド線の入出力側端子にした構造の積層セラミックチップバリスタとする。そして前記誘電体層として酸化亜鉛を主成分とするセラミックを使用する。
【発明の効果】
【０００８】
本発明は、立ち上がり立下りの速いインパルスサージに対して応答速度を速くするとともに、コンデンサの自己共振周波数を高周波側にシフトさせて高周波ノイズをグランド線にバイパスさせるようにした新規なバリスタ構造を提供でき、その結果従来技術と異なり一つの電子部品により信号線から前記インパルスサージとノイズを同時に除去できるという優れた効果を発揮する。
【発明を実施するための最良の形態】
【０００９】
次に、図面を参照しながら本発明の最良の実施形態について説明する。図１に示すように、本発明に係る積層セラミックチップバリスタ４０は、従来技術と同様に、表側片面に方形面状の第一内部電極１が形成されているとともに酸化亜鉛を主成分とするセラミック層からなる第一誘電体層１１と、同様に方形面状の第二内部電極２が形成されているとともに前記同様のセラミック層からなる第二誘電体層１２と、第一内部電極１が形成されている第三誘電体層１３と、第二内部電極２が形成されている第四誘電体層１４とを含み、それらが順次積層されているとともに前記第一誘電体層１１の表面側に内部電極が形成されていない被覆誘電体層１０を被覆して一体化した積層体を焼成することにより得られている。
【００１０】
しかしながら、本発明に係る積層セラミックチップバリスタ４０において、前記第一及び第二内部電極１、２の対角寄りの両端部には、それらの一部分が外方に延出する引出し端部１ａ、１ｂ、２ａ、２ｂがそれぞれ形成されている。そして第二、第四誘電体層１２、１４における第二内部電極１の二つの引出し端部２ａ、２ｂは、第二、第四誘電体層１２、１４の長手方向に延びる中心Ｃを基準にして第一、第三誘電体層１１、１３における第一内部電極１の二つの引出し端部１ａ、１ｂと線対照の位置に存在する。
【００１１】
本発明に係る積層セラミックチップバリスタ４０を製作するには、上記第一、第二、第三、第四誘電体層１１、１２、１３，１４を積層するとともに、少なくとも最上層の第一誘電体層１１の上に内部電極が印刷されていない被覆誘電体層１０を被覆して一体化した後、焼成することにより、まず、図２に示すように、直方形のチップ状成形体２０を得ることから製作工程が開始される。この過程で前記チップ状成形体２０の表裏面を除く四周面のうち、長手方向の第一側面２０ａ側の第一コーナー部２１と第二側面２０ｃの第三コーナー部２３寄りの位置に、第一内部電極１の一対の第一引出し端部１ａ、１ｂ（１ａは見えない）が露出する。同様に第一側面２０ａ側の第二コーナー部２２と第四コーナー部２４寄りの位置に、第二内部電極２の一対の第二引出し端部２ａ、２b（２ａは見えない）が露出する。
【００１２】
次にこのチップ成形体２０の前記コーナー部２１、２２、２３、２４寄り側面に対して、図３に示すように、第一、第二、第三、第四外部電極３１、３２、３３、３４を公知の手段により形成する過程を経ると、本発明に係る積層セラミックバリスタ４０が得られる。
【００１３】
得られた積層セラミックバリスタ４０の等価回路は、図４に示すように、対角関係にある一対の外部電極、例えば第一、第三外部電極３２、３３を貫通導電体とする信号線５０にすると、その信号線５０の一部を構成する二つの第一内部電極１と対極する二つの第二内部電極２をコンデンサ電極とする貫通コンデンサ６１、６２が存在し、前記のコンデンサは異常電圧が印加されたときにバリスタ４１、４２として機能する。またこのグランド線９０には残留インダクタンス８０及び直列等価抵抗７０が存在することになる。
【００１４】
本発明に係る積層セラミックバリスタ４０はこのように信号線５０に対してグランドで挟み込んだ一対２組のバリスタ４１、４２及び貫通コンデンサ６１、６２が形成されるので、構造的に残留インダクタンスと直列等価抵抗が低減され、立ち上がり立下りの速いインパルスサージに対して応答速度が速くかつ信号線の高周波ノイズをグランド端子に確実にバイパスさせるという効果を発揮する。さらにコンデンサ６１、６２とインダクタ８０の自己共振周波数が高周波側にシフトするので、従来技術で除去できなかった高周波ノイズも同時に吸収することができる。その結果、立ち上がり、立下りの速いインパルスサージと高周波ノイズ対策とを別々の電子部品により行なう必要がなくなり、従来技術に比較して部品点数を少なくすることができるとともに小型化できるという優れた効果を本発明が発揮する。
【００１５】
本発明はその根本的技術思想を踏襲し発明の効果を著しく損なわない限度において前記の実施形態の一部分を、例えば次のように変更して実施することができる。すなわち、前記第二内部電極２を含む導電体を信号５０にし、第一内部電極１を含む導電体をグランド線９０にすることもできる。このような態様の採用は対角関係にある外部電極を意識するだけで、いずれを信号線にしてもよいしグランド線にしてもよいという効果を発揮する。また、前記第一、第二、第三、第四誘電体層１１、１２、１３，１４を複数組反復させて積層にすることもできる。
【産業上の利用可能性】
【００１６】
本発明は、電子機器分野においてインパルス性ノイズや高周波ノイズを除去したりする用途に広く利用できる。
【図面の簡単な説明】
【００１７】
【図１】本発明に係るチップ状成形体の分解斜視図である。
【図２】前記チップ状成形体の斜視図である。
【図３】本発明に係る積層セラミックチップバリスタの斜視図である。
【図４】等価回路図である。
【図５】従来技術に係るチップ状成形体の分解斜視図である。
【図６】従来技術に係るチップ状成形体の斜視図である。
【図７】従来技術に係る積層セラミックチップバリスタの斜視図である。
【図８】従来技術に係る等価回路図である。
【符号の説明】
【００１８】
１：第一内部電極、２：第二内部電極、１０：被覆誘電体層、１１：第一誘電体層、１２：第二誘電体層、１３：第三誘電体層、１４：第四誘電体層、２０：チップ状成形体、２０ａ：側面、２０ｂ：側面、２０ｃ：側面、２０ｄ：側面、２１：第一コーナー部、２２：第二コーナー部、２３：第三コーナー部、２４：第四コーナー部、３１：第一外部電極、３２：第二外部電極、３３：第三外部電極、３４：第四外部電極、４０：積層セラミックチップバリスタ、５０：信号線、６０：コンデンサ、７０：抵抗器、８０：インダクタ、９０：グランド線、Ａ：矢印、Ｃ：長手方向中心。
整理番号ＭＰ−０４０４
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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