(57)【要約】【課題】オフ動作状態からオン動作状態に切り替わるときの時間を短くすること。【解決手段】ＰＭＯＳトランジスタ３ａ，４ａにて構成されるカレントミラー回路において、一方の端子が電源１に接続される容量素子７と、カレントミラー回路のオフ動作時には容量素子７の他方の端子を接地２に接続して充電し、オン動作時には容量素子７の他方の端子をＰＭＯＳトランジスタ３ａ，４ａのゲート電極に接続して放電させる切替回路８とを備える。【選択図】        図１
2005340938.tif 000002
【特許請求の範囲】
【請求項１】
ダイオード接続される基準トランジスタと１以上の出力トランジスタとを互いの制御電極を共通に接続して構成されるカレントミラー回路において、
容量素子と、
前記カレントミラー回路のオフ動作時には、前記容量素子を電源と接地との間に接続して充電し、前記カレントミラー回路のオン動作時には、前記容量素子の片端を充電路から切り離して前記制御電極に接続する切替手段と、
を備えることを特徴とするカレントミラー回路。
【請求項２】
前記基準トランジスタに接続される電流源は、
流れる電流をゼロにして前記カレントミラー回路をオフ動作状態に移行させ、一定電流が流れるようにして前記カレントミラー回路をオン動作状態に移行させる構成を備え、
前記切替手段は、前記電流源にて行われるオン・オフ制御と連動して切替動作を行うようになっている、
ことを特徴とする請求項１に記載のカレントミラー回路。
【請求項３】
前記基準トランジスタとこの基準トランジスタに接続される電流源との間に、両者間の接続を開路して前記カレントミラー回路をオフ動作状態に移行させ、両者間の接続を閉路して前記カレントミラー回路をオン動作状態に移行させるスイッチ素子が設けられ、
前記切替手段は、前記スイッチ素子の開閉動作と連動して切替動作を行うようになっている、
ことを特徴とする請求項１に記載のカレントミラー回路。
【請求項４】
前記切替手段は、
２値レベルの切替信号を受けて互いに逆の動作を行う２つのトランジスタであって、
前記容量素子の充電路を開閉する第１トランジスタと、
前記容量素子の片端と前記制御電極との間を開閉する第２トランジスタと、
を備えることを特徴とする請求項１に記載のカレントミラー回路。
【請求項５】
前記基準トランジスタに接続される電流源は、
第２のカレントミラー回路における出力トランジスタであり、２値レベルの切替信号を受けて当該第２のカレントミラー回路をオフ動作状態とオン動作状態とに切替制御する制御用のトランジスタが設けられ、
前記切替手段は、
前記２値レベルの切替信号を受けて互いに逆の動作を行う第１トランジスタと第２トランジスタとで構成され、前記第１トランジスタは前記容量素子の充電路を開閉し、前記第２トランジスタは前記容量素子の片端と前記第２のカレントミラー回路における制御電極との間を開閉するようになっている、
ことを特徴とする請求項２に記載のカレントミラー回路。
【請求項６】
基準バイポーラトランジスタと１以上の出力バイポーラトランジスタとを互いのベース電極を共通に接続するとともに、ベース電極が前記基準バイポーラトランジスタの電流源接続電極に接続され、一方の信号電極が電源または接地に接続され、他方の信号電極が前記基準バイポーラトランジスタのベース電極に接続される電流補償用バイポーラトランジスタを備えるカレントミラー回路において、
一方の端子が前記基準バイポーラトランジスタのベース電極に接続される容量素子と、
前記容量素子の他方の端子を、前記カレントミラー回路のオフ動作時には電源または接地に接続し、オン動作時には前記基準バイポーラトランジスタの電流源接続電極に接続する切替手段と、
を備えることを特徴とするカレントミラー回路。
【請求項７】
前記基準バイポーラトランジスタに接続される電流源は、
流れる電流をゼロにして前記カレントミラー回路をオフ動作状態に移行させ、一定電流が流れるようにして前記カレントミラー回路をオン動作状態に移行させる構成を備え、
前記切替手段は、前記電流源にて行われるオン・オフ制御と連動して切替動作を行うようになっている、
ことを特徴とする請求項６に記載のカレントミラー回路。
【請求項８】
前記基準バイポーラトランジスタとこの基準バイポーラトランジスタに接続される電流源との間に、両者間の接続を開路して前記カレントミラー回路をオフ動作状態に移行させ、両者間の接続を閉路して前記カレントミラー回路をオン動作状態に移行させるスイッチ素子が設けられ、
前記切替手段は、前記スイッチ素子の開閉動作と連動して切替動作を行うようになっている、
ことを特徴とする請求項６に記載のカレントミラー回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、カレントミラー回路に関するものである。
【背景技術】
【０００２】
カレントミラー回路は、ＭＯＳトランジスタやバイポーラトランジスタを用いて構成されるが、基本的には、制御電極（ゲート電極やベース電極）を共通に接続した２つのトランジスタの一方をダイオード接続して基準トランジスタとし、他方を出力側トランジスタとし、基準トランジスタに流れる基準電流がミラー効果によって出力側トランジスタに流れるようにした回路であり、出力側トランジスタは、１以上設けられる。そして、このカレントミラー回路では、例えば、図９や図１０に示すように、基準トランジスタの電源側接続電極または接地側接続電極に定電流源が設けられ、出力側トランジスタの電源側接続電極または接地側接続電極に負荷が接続される。なお、図９と図１０は、非特許文献１の２５８頁と２６２頁に紹介されている回路例である。
【０００３】
図９は、ＰＭＯＳトランジスタを用いたカレントミラー回路の一般的な構成例を示す回路図である。なお、非特許文献１では、ＮＭＯＳトランジスタを用いた構成が示されているが、図９では、ＰＭＯＳトランジスタに置き換えて示してある。
【０００４】
図９において、基準トランジスタであるＰＭＯＳトランジスタ４３と出力側トランジスタである３つのＰＭＯＳトランジスタ４４は、ゲート電極が共通に接続され、それぞれのソース電極は電源４１に接続されている。ＰＭＯＳトランジスタ４３のドレイン電極は、ベース電極に接続されるとともに電流源４５を介して接地（グランド）４２に接続されている。また、３つのＰＭＯＳトランジスタ４４のドレイン電極は、それぞれ負荷４６を介して接地（グランド）４２に接続されている。
【０００５】
この構成によれば、定電流源４５に流れる電流のミラー比で定まる電流が３つの負荷４６にそれぞれ供給される。
【０００６】
図１０は、ＮＰＮトランジスタを用いたカレントミラー回路の一般的な構成例を示す回路図である。なお、図１０では電流補償型カレントミラー回路の構成例が示されている。図１０において、基準トランジスタであるＮＰＮトランジスタ５３と出力側トランジスタである３つのＮＰＮトランジスタ５４は、ベース電極が共通に接続され、それぞれのエミッタ電極は、接地（グランド）５２に接続されている。ＮＰＮトランジスタ５３のコレクタ電極は、電流源５５を介して電源５１に接続されている。また、３つのＮＰＮトランジスタ５４のコレクタ電極は、それぞれ負荷５６を介して電源５１に接続されている。
【０００７】
加えて、ＮＰＮトランジスタ５７のベース電極はＮＰＮトランジスタ５３のコレクタ電極と電流源５５との接続端に接続され、エミッタ電極はＮＰＮトランジスタ５３のベース電極に接続され、コレクタ電極は電源５１に接続されている。また、ＮＰＮトランジスタ５３のベース電極とコレクタ電極との間に容量素子５８が設けられている。
【０００８】
ＮＰＮトランジスタ５７と容量素子５８とが無い構成においても、定電流源５５に流れる電流のミラー比で定まる電流が３つの負荷５６にそれぞれ供給される。しかし、理由説明は割愛するが、ＮＰＮトランジスタ５７と容量素子５８とが無い構成では、流れるベース電流によってミラー比が変化し、また発振を起こし易い難点がある。すなわち、ＮＰＮトランジスタ５７は正確なミラー比を得るために設けた電流補償用トランジスタである。また、容量素子５８は発振防止のために設けてある。
【０００９】
ところで、電気回路では、消費電流を少なくするために、回路動作が不要の場合は当該電気回路をオフ動作状態にすることはよく採られる手法である。この場合、回路動作が必要なときにオン動作状態に切り替えるが、この切替時間が長いと問題になる場合がある。
【００１０】
例えば、携帯電話機の場合、電源は電池のみであるので、電池寿命を延ばすためには消費電流を少なくする必要がある。携帯電話システムの通信方式としてＴＤＭＡ（時分割多元接続方式）を採用している場合には、携帯電話機の電気回路は常時オン動作状態にする必要は無く、通信を行っている場合にのみオン動作状態にし、それ以外の場合はオフ動作状態にすることによって、消費電流を少なくすることができる。そして、消費電流削減の観点からは、オフ動作状態からオン動作状態への切替時間を短くして、オフ動作状態を少しでも長く保つことが重要である。
【００１１】
【非特許文献１】Ｐ．Ｒ．Ｇｒａｙ、Ｒ．Ｍ．Ｍｅｙｅｒ共著「Analysis and Design of analog integrated circuits（4th ed）」
【発明の開示】
【発明が解決しようとする課題】
【００１２】
カレントミラー回路は、各種の分野おいて電気回路の基本回路として使用される回路であり、オフ動作状態からオン動作状態への切替時間を短くして、オフ動作状態を少しでも長く保つことに関して影響を与えるので、図９を参照してカレントミラー回路がオフ動作状態からオン動作状態に変化するときの動作について検討する。
【００１３】
図９において、オフ動作状態では、電流源４５の電流値はゼロである。また、電源４１の電圧をＶｃｃ、ＰＭＯＳトランジスタ４３，４４のスレッショルド電圧をＶｔｈとすると、ＰＭＯＳトランジスタ４３，４４のゲート電圧Ｖｇは、Ｖｃｃ−Ｖｔｈの間程度の値となる。
【００１４】
ここで、電流源４５の電流値をある一定値にし回路をオン動作状態にする場合、まず、ＰＭＯＳトランジスタ４３，４４のゲート電極に形成される寄生容量が放電され、ゲート電圧Ｖｇは、よく知られているように、Ｖｇ＝Ｖｃｃ−√（２Ｉｄ／β）−Ｖｔｈの値に近づく。ここで、Ｉｄは、ＰＭＯＳトランジスタ４４のドレイン電流であり、オン動作状態に切り替わり十分に時間が経過した状態では電流源４５の電流値に等しい。また、βはＰＭＯＳトランジスタ４３，４４の大きさ等によって決まる定数である。
【００１５】
ところで、カレントミラー回路の定電流性（ミラー比等）を保つためにプロセスの微細化が進んでも、ＰＭＯＳトランジスタ４３，４４のサイズは、余り変わらないので、ＰＭＯＳトランジスタ４３，４４の寄生容量の大きさも余り変わらない。その一方で、定電流源４５の電流値は、微細化に伴い小さくなる傾向にある。
【００１６】
したがって、図９に示すカレントミラー回路では、オフ動作状態からオン動作状態への切り替えには、少ない電流値でＰＭＯＳトランジスタ４３，４４の寄生容量を充電しなければならないので、切替時間が長くなるという問題がある。
【００１７】
この点は、図１０に示した電流補償型のカレントミラー回路においても同様であって、発振防止用の容量素子５８が存在するために、オフ動作状態からオン動作状態への切替時間が長くなるという問題がある。
【００１８】
この発明は、上記に鑑みてなされたものであり、オフ動作状態からオン動作状態への切替時間を短くする手段を備えたカレントミラー回路を得ることを目的とする。
【課題を解決するための手段】
【００１９】
上述した目的を達成するために、この発明は、ダイオード接続される基準トランジスタと１以上の出力トランジスタとを互いの制御電極を共通に接続して構成されるカレントミラー回路において、容量素子と、前記カレントミラー回路のオフ動作時には、前記容量素子を電源と接地との間に接続して充電し、前記カレントミラー回路のオン動作時には、前記容量素子の片端を充電路から切り離して前記制御電極に接続する切替手段とを備えることを特徴とする。
【００２０】
この発明によれば、カレントミラー回路のオフ動作時には容量素子を充電しておき、カレントミラー回路のオン動作時に容量素子を制御電極に接続して放電させる。その結果、トランジスタがＭＯＳトランジスタであるときは寄生容量の充電を早めるので、ゲート電位が速やかに所定電位に到達し、カレントミラー回路を短期間にオン動作させることができる。また、トランジスタがバイポーラトランジスタであるときは、十分なベース電流が供給できるので、同様に、カレントミラー回路を短期間にオン動作させることができる。
【発明の効果】
【００２１】
この発明によれば、オフ動作状態からオン動作状態への切替時間を短くするという効果を奏する。
【発明を実施するための最良の形態】
【００２２】
以下に図面を参照して、この発明にかかるカレントミラー回路の好適な実施の形態を詳細に説明する。
【００２３】
実施の形態１．
図１は、この発明の実施の形態１によるカレントミラー回路の回路図である。この実施の形態１では、ＰＭＯＳトランジスタにて構成されるカレントミラー回路への適用例が示されている。
【００２４】
図１において、基準トランジスタであるＰＭＯＳトランジスタ３ａと出力側トランジスタである３つのＰＭＯＳトランジスタ４ａは、ゲート電極が共通に接続され、それぞれのソース電極は電源１に接続されている。ＰＭＯＳトランジスタ３ａのドレイン電極は、ゲート電極に接続されてダイオード接続となっているとともに、電流源５ａを介して接地（グランド）２に接続されている。また、３つのＰＭＯＳトランジスタ４ａのドレイン電極は、それぞれ負荷６ａを介して接地（グランド）２に接続されている。
【００２５】
このように構成されるカレントミラー回路では、電流源５ａに流れる電流をゼロにすると、ＰＭＯＳトランジスタ３ａ，４ａはオフ動作状態になり、電流源５ａに一定の電流が流れると、ＰＭＯＳトランジスタ３ａ，４ａはオン動作状態になる。つまり、カレントミラー回路のオン動作とオフ動作は、電流源５ａのオン・オフ制御によって実現されるようになっている。
【００２６】
この構成において、電源１と接地（グランド）２との間に、容量素子７と切替回路８とが設けられる。容量素子７は、一方の端子が電源１に接続され、他方の端子が切替回路８の基準端子Ｃに接続されている。切替回路８は、一方の切替端子Ａが接地（グランド）２に接続され、他方の切替端子ＢがＰＭＯＳトランジスタ３ａ，４ａのゲート電極に接続されている。
【００２７】
次に、動作について説明する。ＰＭＯＳトランジスタ３ａ，４ａがオフ動作状態では、電流源５ａに流れる電流はゼロである。このときは、切替回路８に基準端子Ｃと切替端子Ａとを接続させて容量素子７の他方の端子を接地（グランド）２に接続し、容量素子７を電源１によって充電しておく。
【００２８】
そして、ＰＭＯＳトランジスタ３ａ，４ａをオン動作状態に切り替えるために電流源５ａに一定の電流を流すとき、切替回路８に基準端子Ｃと切替端子Ｂとを接続させて容量素子７の他方の端子をＰＭＯＳトランジスタ３ａ，４ａのゲート電極に接続する。
【００２９】
その結果、ＰＭＯＳトランジスタ３ａ，４ａの寄生容量への充電が容量素子７の放電によって行われるので、ＰＭＯＳトランジスタ３ａ，４ａでは、ゲート電位が速やかに所定のゲート電圧（Ｖｇ）に到達し、短時間にオン動作状態になる。すなわち、カレントミラー回路のオフ動作状態からオン動作状態への切替時間を短くすることができる。
【００３０】
ここで、切替回路８は、電流源５ａのオン・オフ動作と連動して切替動作を行うようになっている。次に、図２を参照して、オン・オフ動作を行う電流源の一例を説明する。図２は、電流源５ａの具体的な構成例を示す回路図である。図２では、出力トランジスタとしてＰＭＯＳトランジスタ４ｅが追加され、電流源５ａは、ＰＭＯＳトランジスタ４ｅ，３ａの負荷として設けられるとしている。
【００３１】
すなわち、図２において、抵抗素子９の一端は電源１に接続され、他端はスイッチ素子１０の一端に接続されている。スイッチ素子１０の他端は、ダイオード接続のＮＰＮトランジスタ１１を介して接地（グランド）２に接続され、またＮＰＮトランジスタ１２のベース電極に接続されている。
【００３２】
ＮＰＮトランジスタ１２のコレクタ電極はＰＭＯＳトランジスタ３ａ，４ａ，４ｅのゲート電極と切替回路８の他方の切替端子Ｂとの接続ラインに接続され、エミッタ電極はダイオード接続のＮＰＮトランジスタ１３のエミッタ電極に接続されている。ＮＰＮトランジスタ１３のコレクタ電極およびゲート電極は、ＰＭＯＳトランジスタ４ｅのドレイン電極と、スイッチ素子１４の一端と、ＮＰＮトランジスタ１５のベース電極とに接続されている。ＰＭＯＳトランジスタ４ｅのソース電極は電源１に接続され、スイッチ素子１４の他端は接地（グランド）２に接続されている。
【００３３】
ＮＰＮトランジスタ１５のコレクタ電極はＰＭＯＳトランジスタ３ａ，４ａ，４ｅのゲート電極と切替回路８の他方の切替端子Ｂとの接続ラインに接続され、エミッタ電極は抵抗素子１６の一端に接続されている。抵抗素子１６の他端は抵抗素子１７の一端に接続され、抵抗素子１７の他端は接地（グランド）２に接続されている。そして、抵抗素子１６，１７の接続端はＮＰＮトランジスタ１２，１３のエミッタ電極に接続されている。
【００３４】
次に、動作について説明する。スイッチ素子１０，１４は、互いに逆の動作を行うようになっている。すなわち、スイッチ素子１０が開路し、スイッチ素子１４が閉路すると、抵抗素子１７に生ずる電位によってＮＰＮトランジスタ１２，１３，１５は全てオフ動作を行うので、ＰＭＯＳトランジスタ３ａ，４ａ，４ｅは、オフ動作を行うようにドライブされる。
【００３５】
一方、スイッチ素子１０が閉路し、スイッチ素子１４が開路すると、ＮＰＮトランジスタ１２が抵抗素子９を介してベース電流が供給されてオン動作を行い、ＰＭＯＳトランジスタ３ａ，４ａ，４ｅをオン動作させる。そうすると、ＮＰＮトランジスタ１３，１５が適切な動作点でオン動作状態になり、ＰＭＯＳトランジスタ３ａ，４ａ，４ｅに流れる電流が安定的に一定となるように制御される。この回路では、ＮＰＮトランジスタ１３，１５および抵抗素子１６を調節することによって絶対温度に比例した電流を発生することができる。
【００３６】
そして、切替回路８は、スイッチ１０．１４の開閉動作と連動して切替動作を行うようになっている。具体的には、切替回路８は、スイッチ素子１０が開路し、スイッチ素子１４が閉路するときは、基準端子Ｃと切替端子Ａとを接続し、スイッチ素子１０が閉路し、スイッチ素子１４が開路するときは、基準端子Ｃと切替端子Ｂとを接続するようになっている。これによって、上記した切替時間の短縮化が行われる。
【００３７】
なお、図２に示した電流源５ａでは、上記のように動作するＮＰＮトランジスタ１２による起動回路が設けられているが、この起動回路の電流値は比較的小さいので、このままでは当該カレントミラー回路のオフ動作状態からオン動作状態への切替時間が長くかかるが、上記のように動作する容量素子７および切替回路８を設けることによって、改善することができる。
【００３８】
このように、実施の形態１によれば、ＰＭＯＳトランジスタ構成のカレントミラー回路において、一方の端子を電源に接続した容量素子の他方の端子を、基準トランジスタに接続される電流源が備えるオン・オフ制御機構と連動して、その電流源に電流を流さないときは接地（グランド）に接続して充電し、その電流源に一定電流を流すときに、基準トランジスタのゲート電極に接続して寄生容量の充電が行えるようしたので、当該ＰＭＯＳトランジスタ構成のカレントミラー回路をオフ動作状態からオン動作状態に切り替える場合の切替時間を短くすることができる。
【００３９】
実施の形態２．
図３は、この発明の実施の形態２によるカレントミラー回路の回路図である。この実施の形態２では、実施の形態１にて示したＰＭＯＳトランジスタ構成のカレントミラー回路への適用例において、切替回路８の具体的な構成例が示されている。なお、図３では、電流源は、説明の便宜から図１に示した電流源と同符号の「５ａ」で示してあるが、この実施の形態２では、電流源５ａは、図２に示した構成に限定されない。
【００４０】
すなわち、図３に示すように、切替回路８は、ＮＭＯＳトランジスタ１９とＰＭＯＳトランジスタ２０とを並列に配置して構成することができる。ＮＭＯＳトランジスタ１９とＰＭＯＳトランジスタ２０とのゲート電極は、共通に切替信号の入力端子２１に接続される。ＮＭＯＳトランジスタ１９のドレイン電極は容量素子７の他方の端子に接続され、ソース電極は接地（グランド）２に接続されている。ＰＭＯＳトランジスタ２０のソース電極は容量素子７の他方の端子に接続され、ドレイン電極はＰＭＯＳトランジスタ３ａ，４ａのゲート電極に接続されている。
【００４１】
入力端子２１に印加される切替信号は、ＰＭＯＳトランジスタ３ａ，４ａをオフ動作状態にするときは、高レベルとなり、ＰＭＯＳトランジスタ３ａ，４ａをオン動作状態にするときは、低レベルとなる２値のレベル信号である。
【００４２】
したがって、ＰＭＯＳトランジスタ３ａ，４ａをオフ動作状態にするときは、ＮＭＯＳトランジスタ１９がオン動作を行い、ＰＭＯＳトランジスタ２０はオフ動作を行うので、容量素子７の他方の端子はＮＭＯＳトランジスタ１９を介して接地（グランド）２に接続される。これによって、容量素子７は、ＰＭＯＳトランジスタ３ａ，４ａをオフ動作状態にある期間内、電源１から充電される。
【００４３】
そして、ＰＭＯＳトランジスタ３ａ，４ａをオン動作状態にすると、ＮＭＯＳトランジスタ１９がオフ動作を行い、ＰＭＯＳトランジスタ２０はオン動作を行うので、容量素子７の他方の端子はＰＭＯＳトランジスタ２０を介してＰＭＯＳトランジスタ３ａ，４ａのゲート電極に接続される。その結果、上記したように、ＰＭＯＳトランジスタ３ａ，４ａの寄生容量への充電が容量素子７の放電によって行われるので、ＰＭＯＳトランジスタ３ａ，４ａでは、ゲート電位が速やかに所定のゲート電圧Ｖｇに到達し、短時間にオン動作状態になる。
【００４４】
このように、実施の形態２によれば、ＰＭＯＳトランジスタ構成のカレントミラー回路において、切替回路は、切替信号を受けて、一方の端子を電源に接続した容量素子の他方の端子を、当該カレントミラー回路をオフ動作状態にするときは接地（グランド）に接続して充電し、当該カレントミラー回路をオン動作状態にするときはＰＭＯＳトランジスタのゲート電極に接続して放電させることができる。
【００４５】
実施の形態３．
図４は、この発明の実施の形態３によるカレントミラー回路の回路図である。この実施の形態３では、実施の形態１に示したＰＭＯＳトランジスタ構成のカレントミラー回路への適用例において、基準トランジスタの電流源をオン・オフ制御する他の構成例が示されている。
【００４６】
すなわち、図４に示すように、ＰＭＯＳトランジスタ３ａのドレイン電極と電流源５ｄとの間に、スイッチ素子２３が設けられている。スイッチ素子２３は、ＰＭＯＳトランジスタ３ａ，４ａをオフ動作状態にするときは開路して電流源５ｄに流れる電流を断ち、ＰＭＯＳトランジスタ３ａ，４ａをオン動作状態にするときは閉路して電流源５ｄに一定電流が流れるように制御される。切替回路８は、このスイッチ素子２３の開閉動作と連動して切替動作を行うように制御される。
【００４７】
このように、実施の形態３によれば、ＰＭＯＳトランジスタ構成のカレントミラー回路において、基準トランジスタの電流源をオン・オフ制御するのと連動して切替回路に切替動作を行わせることができる。
【００４８】
実施の形態４．
図５は、この発明の実施の形態４によるカレントミラー回路の回路図である。この実施の形態４では、切替回路が実施の形態２に示したように構成される場合に、基準トランジスタの電流源をオン・オフ制御する構成例が示されている。
【００４９】
図５において、電源１側に電流源５ｅが配置され、この電流源５ｅの出力端には、切替回路８（ＰＭＯＳトランジスタ２０のドレイン電極）とＮＭＯＳトランジスタ２５のドレイン電極およびゲート電極とＮＭＯＳトランジスタ２７のドレイン電極とが接続されている。ＮＭＯＳトランジスタ２７のソース電極は接地（グランド）２に接続され、ゲート電極は切替回路８のＮＭＯＳトランジスタ１９およびＰＭＯＳトランジスタ２０のゲート電極と共に入力端子２１に接続されている。
【００５０】
ダイオード接続のＮＭＯＳトランジスタ２５のソース電極は接地（グランド）２に接続されている。また、ＮＭＯＳトランジスタ２６のゲート電極はダイオード接続のＮＭＯＳトランジスタ２５のゲート電極に接続され、ドレイン電極はダイオード接続のＰＭＯＳトランジスタ３ａのドレイン電極に接続され、ソース電極は接地（グランド）２に接続されている。
【００５１】
すなわち、このダイオード接続のＮＭＯＳトランジスタ２５とＮＭＯＳトランジスタ２６とは全体としてカレントミラー回路を構成し、ＮＭＯＳトランジスタ２６は図３に示した電流源５ａに相当している。電流源５ｅは、ダイオード接続のＮＭＯＳトランジスタ２５とＮＭＯＳトランジスタ２６とで構成されるカレントミラー回路の電流源である。
【００５２】
次に、動作について説明する。入力端子２１に印加される切替信号が高レベルであるときは、ＮＭＯＳトランジスタ１９，２７は、共にオン動作を行う。ＰＭＯＳトランジスタ２０はオフ動作を行う。切替回路８ではＮＭＯＳトランジスタ１９がオン動作を行うと、容量素子７の他方の端子を接地（グランド）２に接続する。
【００５３】
一方、ＮＭＯＳトランジスタ２７がオン動作を行うと、ＮＭＯＳトランジスタ２５，２６は、ゲート電極がＮＭＯＳトランジスタ２７を介して接地（グランド）２に接続されるので、共にオフ動作を行うようにドライブされる。つまり、ＰＭＯＳトランジスタ３ａ，４ａがオフ動作状態になる。
【００５４】
その後、入力端子２１に印加される切替信号が低レベルになると、ＮＭＯＳトランジスタ１９，２７は、共にオフ動作を行う。ＰＭＯＳトランジスタ２０はオン動作を行う。切替回路８では、ＰＭＯＳトランジスタ２０がオン動作を行うと、容量素子７の他方の端子をＮＭＯＳトランジスタ２５のドレイン電極およびゲート電極に接続する。
【００５５】
一方、ＮＭＯＳトランジスタ２７がオフ動作を行うと、ＮＭＯＳトランジスタ２５，２６のゲート電位が容量素子７の放電によって上昇し、ＮＭＯＳトランジスタ２５，２６がオン動作を行い、電流源５ｅに一定電流を流すカレントミラー回路の動作が行われる。その結果、ＰＭＯＳトランジスタ３ａ，４ａにて構成されるカレントミラー回路も速やかにオン動作を行い、ＮＭＯＳトランジスタ２６に一定電流を流す動作が行われる。
【００５６】
このように、実施の形態４によれば、ＰＭＯＳトランジスタ構成のカレントミラー回路において、基準トランジスタの電流源をオン・オフ制御するのと連動して切替回路に切替動作を行わせることができる。
【００５７】
実施の形態５．
図６は、この発明の実施の形態５によるカレントミラー回路の回路図である。この実施の形態５では、ＮＭＯＳトランジスタにて構成されるカレントミラー回路への適用例が示されている。
【００５８】
図６において、基準トランジスタであるＮＭＯＳトランジスタ３ｂと出力側トランジスタである３つのＮＭＯＳトランジスタ４ｂは、ゲート電極が共通に接続され、それぞれのソース電極は接地（グランド）２に接続されている。ＮＭＯＳトランジスタ３ｂのドレイン電極は、ゲート電極に接続されてダイオード接続となっているとともに、電流源５ｂを介して電源１に接続されている。また、３つのＮＭＯＳトランジスタ４ｂのドレイン電極は、それぞれ負荷６ｂを介して電源１に接続されている。
【００５９】
このように構成されるカレントミラー回路では、電流源５ｂに流れる電流をゼロにすると、ＮＭＯＳトランジスタ３ｂ，４ｂはオフ動作状態になり、電流源５ｂに一定の電流が流れると、ＮＭＯＳトランジスタ３ｂ，４ｂはオン動作状態になる。つまり、カレントミラー回路のオン動作とオフ動作は、電流源５ｂのオン・オフ制御によって実現されるようになっている。
【００６０】
この構成において、電源１と接地（グランド）２との間に、容量素子７と切替回路８とが設けられる。容量素子７は、一方の端子が接地（グランド）２に接続され、他方の端子が切替回路８の基準端子Ｃに接続されている。切替回路８は、一方の切替端子Ａが電源１に接続され、他方の切替端子ＢがＮＭＯＳトランジスタ３ｂ，４ｂのゲート電極に接続されている。
【００６１】
次に、動作について説明する。ＮＭＯＳトランジスタ３ｂ，４ｂがオフ動作状態では、電流源５ｂに流れる電流はゼロである。このときは、切替回路８に基準端子Ｃと切替端子Ａとを接続させて容量素子７の他方の端子を電源１に接続し、容量素子７を電源１によって充電しておく。
【００６２】
そして、ＮＭＯＳトランジスタ３ｂ，４ｂをオン動作状態に切り替えるために電流源５ｂに一定の電流を流すとき、切替回路８に基準端子Ｃと切替端子Ｂとを接続させて容量素子７の他方の端子をＮＭＯＳトランジスタ３ｂ，４ｂのゲート電極に接続する。
【００６３】
その結果、ＮＭＯＳトランジスタ３ｂ，４ｂの寄生容量への充電が容量素子７の放電によって行われるので、ＮＭＯＳトランジスタ３ｂ，４ｂでは、ゲート電位が速やかに所定のゲート電圧Ｖｇに到達し、短時間にオン動作状態になる。すなわち、カレントミラー回路のオフ動作状態からオン動作状態への切替時間を短くすることができる。
【００６４】
ここで、切替回路８は、図３に示した構成と同様の考えで構成することができる。そして、切替回路８は、電流源５ｂのオン・オフ動作と連動して切替動作を行うようになっているが、電流源５ｂのオン・オフ制御は、図２、図４、図５に示したのと同じような考えで実施することができる。
【００６５】
このように、実施の形態５によれば、ＮＭＯＳトランジスタ構成のカレントミラー回路において、一方の端子を接地（グランド）に接続した容量素子の他方の端子を、基準トランジスタに接続される電流源のオン・オフ制御と連動して、その電流源に電流を流さないときは電源に接続して充電し、その電流源に一定電流を流すときに、基準トランジスタのゲート電極に接続して寄生容量の充電が行えるようしたので、当該ＮＭＯＳトランジスタ構成のカレントミラー回路をオフ動作状態からオン動作状態に切り替える場合の切替時間を短くすることができる。
【００６６】
実施の形態６．
図７は、この発明の実施の形態６によるカレントミラー回路の回路図である。この実施の形態６では、ＮＰＮトランジスタにて構成されるカレントミラー回路への適用例が示されている。
【００６７】
図７において、基準トランジスタであるＮＰＮトランジスタ３ｃと出力側トランジスタである３つのＮＰＮトランジスタ４ｃは、ベース電極が共通に接続され、それぞれのエミッタ電極は接地（グランド）２に接続されている。ＮＰＮトランジスタ３ｃのコレクタ電極は、ベース電極に接続されてダイオード接続となっているとともに、電流源５ｃを介して電源１に接続されている。また、３つのＮＰＮトランジスタ４ｃのコレクタ電極は、それぞれ負荷６ｃを介して電源１に接続されている。
【００６８】
このように構成されるカレントミラー回路では、電流源５ｃに流れる電流をゼロにすると、ＮＰＮトランジスタ３ｃ，４ｃはオフ動作状態になり、電流源５ｃに一定の電流が流れると、ＮＰＮトランジスタ３ｃ，４ｃはオン動作状態になる。つまり、カレントミラー回路のオン動作とオフ動作は、電流源５ｃのオン・オフ制御によって実現されるようになっている。
【００６９】
この構成において、電源１と接地（グランド）２との間に、容量素子７と切替回路８とが設けられる。容量素子７は、一方の端子が接地（グランド）２に接続され、他方の端子が切替回路８の基準端子Ｃに接続されている。切替回路８は、一方の切替端子Ａが電源１に接続され、他方の切替端子ＢがＮＰＮトランジスタ３ｃ，４ｃのベース電極に接続されている。
【００７０】
次に、動作について説明する。ＮＰＮトランジスタ３ｃ，４ｃがオフ動作状態では、電流源５ｃに流れる電流はゼロである。このときは、切替回路８に基準端子Ｃと切替端子Ａとを接続させて容量素子７の他方の端子を電源１に接続し、容量素子７を電源１によって充電しておく。
【００７１】
そして、ＮＰＮトランジスタ３ｃ，４ｃをオン動作状態に切り替えるために電流源５ｃに一定の電流を流すとき、切替回路８に基準端子Ｃと切替端子Ｂとを接続させて容量素子７の他方の端子をＮＰＮトランジスタ３ｃ，４ｃのベース電極に接続する。
【００７２】
その結果、ＮＰＮトランジスタ３ｃ，４ｃのベース電流が容量素子７の放電によって流れるので、ＮＰＮトランジスタ３ｃ，４ｃでは、短時間にオン動作状態になる。つまり、カレントミラー回路のオフ動作状態からオン動作状態への切替時間を短くすることができる。
【００７３】
ここで、切替回路８は、図３に示した構成と同様の考えで構成することができる。そして、切替回路８は、電流源５ｃのオン・オフ動作と連動して切替動作を行うようになっているが、電流源５ｃのオン・オフ制御は、図２、図４、図５に示したのと同じような考えで実施することができる。
【００７４】
このように、実施の形態６によれば、ＮＰＮトランジスタ構成のカレントミラー回路において、一方の端子を接地（グランド）に接続した容量素子の他方の端子を、基準トランジスタに接続される電流源のオン・オフ制御と連動して、電流源に電流を流さないときは電源に接続して充電し、電流源に一定電流を流すときに、基準トランジスタのベース電極に接続してベース電流を供給するようにしたので、当該ＮＰＮトランジスタ構成のカレントミラー回路をオフ動作状態からオン動作状態に切り替える場合の切替時間を短くすることができる。
【００７５】
実施の形態７．
図８は、この発明の実施の形態７によるカレントミラー回路の回路図である。この実施の形態７では、ＮＰＮトランジスタにて構成されるカレントミラー回路を電流補償型として場合への適用例が示されている。
【００７６】
すなわち、図８に示すように、この実施の形態７によるカレントミラー回路では、図７（実施の形態６）に示した構成において、ＮＰＮトランジスタ３０を、基準トランジスタであるＮＰＮトランジスタ３ｃのダイオード接続経路に設けてベース電流を補償し、ミラー比の安定化を図っている。
【００７７】
具体的には、ＮＰＮトランジスタ３０のベース電極はＮＰＮトランジスタ３ｃのコレクタ電極と電流源５ｃとの接続端に接続され、エミッタ電極はＮＰＮトランジスタ３ｃのベース電極に接続され、コレクタ電極は電源１に接続されている。
【００７８】
この構成において、容量素子７の一方の端子がＮＰＮトランジスタ３ｃのベース電極に接続され、他方の端子が切替回路８の基準端子Ｃに接続されている。切替回路８の一方の切替端子Ａは電源１に接続され、他方の切替端子ＢはＮＰＮトランジスタ３ｃのコレクタ電極と電流源５ｃとの接続端に接続されている。
【００７９】
次に、動作について説明する。ＮＰＮトランジスタ３ｃ，４ｃがオフ動作状態では、電流源５ｃに流れる電流はゼロである。このときは、切替回路８に基準端子Ｃと切替端子Ａとを接続させて容量素子７の他方の端子を電源１に接続し、容量素子７を電源１によって充電しておく。
【００８０】
そして、ＮＰＮトランジスタ３ｃ，４ｃをオン動作状態に切り替えるために電流源５ｃに一定の電流を流すとき、切替回路８に基準端子Ｃと切替端子Ｂとを接続させて容量素子７の他方の端子をＮＰＮトランジスタ３ｃのコレクタ電極と電流源５ｃとの接続端、つまりＮＰＮトランジスタ３０のベース電極に接続する。
【００８１】
その結果、ＮＰＮトランジスタ３０のベース電流が容量素子７の放電によって流れるので、ＮＰＮトランジスタ３０がオン動作し、ＮＰＮトランジスタ３ｃ，４ｃでは、ベース電流が供給され、短時間にオン動作状態になる。つまり、カレントミラー回路のオフ動作状態からオン動作状態への切替時間を短くすることができる。同時に、容量素子を接続するので、発振が防止される。
【００８２】
つまり、この実施の形態７では、図１０に示したＮＰＮトランジスタ構成の電流補償型カレントミラー回路において、ＮＰＮトランジスタ５３のコレクタ電極と電流源５５との接続端、つまりＮＰＮトランジスタ５７のベース電極と容量素子５８との間に、切替回路８を設けたのに相当し、簡単に切替時間の短縮化が図れることが解る。
【００８３】
このように、実施の形態７によれば、ＮＰＮトランジスタ構成の電流補償型カレントミラー回路において、一方の端子を基準トランジスタのベース電極に接続した容量素子の他方の端子を、基準トランジスタに接続される電流源のオン・オフ制御と連動して、その電流源に電流を流さないときは電源に接続して充電し、電流源に一定電流を流すときに、電流補償用のトランジスタのベース電極に接続してオン動作させるようにしたので、当該ＮＰＮトランジスタ構成の電流補償型カレントミラー回路をオフ動作状態からオン動作状態に切り替える場合の切替時間を短くすることができる。
【００８４】
なお、実施の形態６，７では、ＮＰＮトランジスタ構成のカレントミラー回路への適用例を示したが、ＰＮＰトランジスタ構成のカレントミラー回路にも同様に適用できることは言うまでもない。
【産業上の利用可能性】
【００８５】
以上のように、この発明にかかるカレントミラー回路は、オフ動作状態からオン動作状態に切り替わるときの時間を短くするのに有用である。
【図面の簡単な説明】
【００８６】
【図１】この発明の実施の形態１によるカレントミラー回路の回路図である。
【図２】図１に示す電流源の具体的な構成例を示す回路図である。
【図３】この発明の実施の形態２によるカレントミラー回路の回路図である。
【図４】この発明の実施の形態３によるカレントミラー回路の回路図である。
【図５】この発明の実施の形態４によるカレントミラー回路の回路図である。
【図６】この発明の実施の形態５によるカレントミラー回路の回路図である。
【図７】この発明の実施の形態６によるカレントミラー回路の回路図である。
【図８】この発明の実施の形態７によるカレントミラー回路の回路図である。
【図９】ＰＭＯＳトランジスタを用いたカレントミラー回路の一般的な構成例を示す回路図である。
【図１０】ＮＰＮトランジスタを用いたカレントミラー回路の一般的な構成例を示す回路図である。
【符号の説明】
【００８７】
１  電源
２  接地（グランド）
３ａ，４ａ，４ｅ  カレントミラー回路を構成するＰＭＯＳトランジスタ
３ｂ，４ｂ  カレントミラー回路を構成するＮＭＯＳトランジスタ
３ｃ，４ｃ  カレントミラー回路を構成するＮＰＮトランジスタ
５ａ，５ｂ，５ｃ，５ｄ，５ｅ  電流源
６ａ，６ｂ，６ｃ  負荷
７  容量素子
８  切替回路
９，１６，１７  抵抗素子
１０，１４，２３  スイッチ素子
１１，１２，１３，１５，３０  ＮＰＮトランジスタ
１９，２５，２６，２７  ＮＭＯＳトランジスタ
２０  ＰＭＯＳトランジスタ
２１  切替信号の入力端子
【図１】
2005340938.tif 000003
【図２】
2005340938.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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