(57)【要約】【課題】  搭載面側に格子状に電極が配列された電子部品を搭載する「多層配線基板」を提供するにあたり、有効にその積層数を減らし、製品としての歩留りの向上及びコストの低減化に寄与できるようにすること。【解決手段】  多層配線基板の第１層目の配線層において、パッド配置領域ＰＲ１で最外周のパッドＰ１と、当該領域の隅部の近傍で対角線上に位置するパッドＰ２と、当該領域の内側において隣り合う列間で斜め方向に位置するパッドＰ３から配線パターンＷＰを引き出し、第２層目以降の配線層において、上層の配線層で配線パターンＷＰが引き出されていないパッドにビアホールを介して電気的に接続されたパッドのうち、パッド配置領域ＰＲ２で最外周のパッドＰ１と、当該領域の内側において隣り合う列間で斜め方向に位置するパッドＰ３から配線パターンＷＰを引き出す。【選択図】  図２
2005236091.tif 000002
【特許請求の範囲】
【請求項１】
搭載する電子部品の電極の配置に対応させて格子状に配列された複数のパッドと、それぞれ一端が前記複数のパッドのうちいずれか１つのパッドに接続され、他端が前記パッドが配置された領域内から外側に引き出されて形成された複数の配線パターンとを有する配線層が積層された多層配線基板であって、
前記電子部品が搭載される第１層目の配線層において、前記パッドが配置された領域で最外周に配置された全てのパッドと、当該領域の隅部の近傍で対角線上に配置されたパッドと、当該領域の内側で各列上に配置されたパッドのうち隣り合う列間で斜め方向に位置する各パッドからそれぞれ配線パターンが引き出され、
第２層目以降の配線層において、上層の配線層で配線パターンが引き出されていないパッドにビアホールを介して電気的に接続されたパッドのうち、当該パッドが配置された領域で最外周に配置された全てのパッドと、当該領域の内側で各列上に配置されたパッドのうち隣り合う列間で斜め方向に位置し又は横方向に所定の距離だけ離れて位置する各パッドからそれぞれ配線パターンが引き出されていることを特徴とする多層配線基板。
【請求項２】
前記多層配線基板は、コア基板の両面にそれぞれ所要の数の配線層が層間絶縁層を介して積層されたビルドアップ配線板であり、前記コア基板の一方の面側の配線層において配線パターンが引き出されていないパッドと、前記コア基板の他方の面側の配線層において配線パターンが引き出されているパッドが、前記コア基板に形成されたスルーホールを介して電気的に接続されていることを特徴とする請求項１に記載の多層配線基板。
【請求項３】
前記所定の距離が、前記スルーホールの直径以上の値に選定されていることを特徴とする請求項２に記載の多層配線基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多層配線基板に関し、特に、各配線層毎に配線パターンの引き出し（ファンアウト）を有効に行えるように適応された多層配線基板に関する。
【背景技術】
【０００２】
最近の半導体装置では、ロジックデバイスの高機能化及び高密度化が進み、入出力数が増大している。このため、半導体素子（チップ）の電極形成面に多数の電極を配置することによって、入出力数の増大による電極形成スペースの不足を補う製品が提供されるようになってきている。例えば、フリップチップ接続により半導体チップを配線基板に搭載するタイプの製品では、半導体チップの電極形成面の周縁部分にのみ電極が配列されている場合には、配線基板に配線パターンを１層設けるだけで全ての電極を当該配線パターンに接続することができる。つまり、配線基板上でチップの各電極に対応する位置に形成された各パッドからそれぞれ配線パターンを引き出すことができる。しかしながら、半導体チップの電極形成面に格子状もしくはエリアアレイ状に多数の電極が配列されている場合には、配線基板上に形成されるパッドの数やパッドの配置間隔にも依るが、一つの配線層内で全てのパッドから配線パターンを引き出すことができなくなるといった不都合が起こり得る。
【０００３】
このような不都合を解消するための手法として、半導体チップを搭載する配線基板を多層に形成し、積層する各配線層で配線パターンを適宜配置することによって半導体チップの全ての電極を各配線パターンに接続する方法がある。その一例を図４に示す。図４に示す構成例では、配線層が４層に積層された多層配線基板１に、搭載面側に格子状に多数の電極６が配列された半導体チップ５が搭載されている。このような多層配線基板１を用いることで、半導体チップ５の全ての電極６を、配線パターン２に電気的に接続し、またビアホール３を介して内層の配線パターン２ａに電気的に接続し、さらにビアホール３を介して外部接続端子４に電気的に接続することができる。
【０００４】
このように半導体チップを配線基板に搭載する場合、電極の数がそれほど多くない場合には図４に例示したような４層程度の多層配線基板で済むが、例えば、３０×３０ピン、４０×４０ピンなどの極めて多くの電極を配列した半導体チップを搭載する場合には、１つの配線層からファンアウト（配線パターンの引き出し）を行える列数に限りがあるために、配線層の層数を更に増やす必要がある。この場合、高密度に配線パターンが形成された配線層を積層して多層配線基板を構成するには、ビルドアップ法等の高密度配線方法が用いられる。
【０００５】
図５は、ビルドアップ法を用いて構成された従来技術の一例に係る多層配線基板の構成を模式的に示したものであり、その一部分の断面構造を示している。図示の多層配線基板（ビルドアップ配線板）２０では、コア基板２１を挟んでその上下にそれぞれ４層の配線層２２が層間絶縁層２３を介して積層されている。各配線層２２は、便宜上、上から順に「第１層目」、「第２層目」、……、「第８層目」の配線層と呼ぶことにする。各配線層２２には、それぞれ所定の配列形態で配置された複数のパッドＰと、それぞれ一端が複数のパッドのうちいずれか１つのパッドＰに接続され、他端が外側（図示の例では左側）に引き出されて形成された複数の配線パターンＷＰが含まれている。但し、各配線層２２に含まれるパッドＰの中には、配線パターンＷＰが接続されていないパッドＰも存在する。また、上下に隣り合う配線層２２（パッドＰ）は、層間絶縁層２３に形成されたビアホールＶＨ（に充填された導体）を介して電気的に接続されている。なお、第１層目の配線層２２に設けられるパッドＰには、図中破線で示すように半導体チップがフリップチップ接続により搭載される。
【０００６】
図６は、上記の多層配線基板２０を構成する第１層目の配線層（一部分）及び第２層目の配線層（一部分）におけるパッドの配置と配線パターンの引き出し例を模式的に示したものである。ここに、第１層目の配線層２２に設けられる各パッドＰ１，Ｐ２の配置は、多層配線基板２０に搭載されるべき半導体チップの搭載面側に格子状に配列された電極の配置と一致している。また、第１層目の配線層（図６（ａ））で配線パターンＷＰが引き出されたパッドＰ１，Ｐ２については、第２層目の配線層（図６（ｂ））にそのパッドを配置する必要がない。従って、第２層目に設けられるパッドは、第１層目で配線パターンＷＰが引き出されていないパッドであり、両パッドは、ビアホールＶＨ（図５参照）を介して層間で電気的に接続されている。
【０００７】
図６に示すように、従来の配線パターンＷＰの引き出し方法では、パッドが配置されている矩形状の領域ＰＲ１，ＰＲ２（以下、「パッド配置領域」ともいう。）の外周から順に２列ずつ配線パターンＷＰを引き出すようにしている。この場合、パッド配置領域ＰＲ１，ＰＲ２の内側（外周から２列目）に位置するパッドＰ２については、図示のように最外周の隣接するパッドＰ１の間を通してパッド配置領域ＰＲ１，ＰＲ２の外側まで直線的に配線パターンＷＰを引き出している。これによって、パッド配置領域ＰＲ１，ＰＲ２の外側での配線パターンＷＰの配置は、当該パッド配置領域の最外周に配置されたパッドＰ１から引き出される配線パターンＷＰと、当該パッド配置領域の内側のパッドＰ２から引き出される配線パターンＷＰとが交互に配置されるようになる。
【０００８】
上記の従来技術に関連する技術としては、例えば、特許文献１に記載されるように、回路基板が積層された多層回路基板において、電子部品を搭載する第１層目の回路基板について、ランドが配列された領域で最外周に配置された全てのランドと、前記領域の対角線上に配置されたランド及び対角線近傍に配置されたランドから回路パターンを引き出し、第２層目以降の回路基板について、ランドが配列された領域で最外周に配置された全てのランドと、上層で回路パターンが引き出されて対角線方向に形成された空きスペースの側縁上に配置されたランドから回路パターンを引き出すようにしたものがある。
【特許文献１】特開平１１−２９７８８５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上述したように従来の技術では、３０×３０ピン、４０×４０ピンといった極めて多くの電極を配列した半導体チップを配線基板に搭載する場合、１つの配線層からファンアウト（配線パターンの引き出し）を行える列数に限りがあるために配線層の層数が増える傾向にあった。
【００１０】
しかしながら、配線層の層数を増やすことは、製品の歩留り、信頼性、コストの点で大きな問題がある。すなわち、配線基板を多層に形成する場合には、各層毎に配線パターンを形成すると共にビアホールを介して層間で配線パターンを電気的に接続して順次積層するため、その製造プロセスには極めて高い精度が要求され、現在でも製品の信頼性は必ずしも高くない。そして、多層に積層する場合は全ての層で不良が無いことが必要であるため、技術的な困難さが伴う。従って、多層配線基板を歩留り良く製造するためには配線層の層数を減らすことが有効である。
【００１１】
また、各配線層毎に配線パターンの引き出し（ファンアウト）を行うにあたり、その引き出し方法の如何によっては、上側の配線層から順に配線パターンの引き出しを行っていったときに下側の配線層まで達することができない（つまり、途中の配線層で配線パターンの引き出しを行わざるを得ず、その下層の配線層にビアホールもしくはスルーホールを介して接続することができない）といった不都合が起こり得る。
【００１２】
例えば、図５、図６に例示したようなビルドアップ法を用いた多層配線基板の場合、第１層目、第２層目においてそれぞれパッド配置領域ＰＲ１，ＰＲ２の外周から順に２列ずつ配線パターンＷＰを引き出すようにしているため、この引き出し方法を第３層目に適用すると、図７に示すように不都合が生じる。すなわち、この第３層目に設けられるパッドＰ１は、第２層目（図６（ｂ））で配線パターンＷＰが引き出されていない５個のパッドであり、この第３層目と第２層目の間は、５個のパッドＰ１上に形成されるビアホールＶＨ（図５参照）を介して電気的に接続することができるが、この第３層目とその下層（図５の例では、コア基板２１上の第４層目及び第５層目）の間は、コア基板２１に形成すべきスルーホールＴＨ（図７（ａ）参照）の領域が互いに重なり合ってスペース的にスルーホールを配置することができないため、接続することができない。このため、図７（ｂ）に示すように第３層目で配線パターンＷＰのファンアウトを行わざるを得なくなり、結果として、ビルドアップ配線板２０（図５）の第４層目以降の配線層２２が有効利用されないといった不都合があった。
【００１３】
かかる不都合に対処するには、コア基板２１に形成すべきスルーホールＴＨの直径を小さくすることが考えられるが、このようなスルーホールはドリル加工によって形成されることが多いため、スルーホールの直径は大きくなり易いのが現状である（現状技術において２５０〜３００μｍ程度）。よって、スルーホールの直径を小さくするにも技術的な限界があり、有効な方法とはいえない。また、上記の不都合が発生する原因として、スルーホールのサイズ以外にも、隣接するパッド間を通す配線パターンの線幅等の要因が考えられるが、同様に配線パターンの線幅を細くするにも技術的な限界がある。
【００１４】
本発明は、かかる従来技術における課題に鑑み創作されたもので、搭載面側に格子状に電極が配列された半導体素子や半導体装置等の電子部品を搭載する多層配線基板を提供するにあたり、有効にその積層数を減らし、ひいては製品としての歩留りの向上及びコストの低減化に寄与できるようにすることを目的とする。
【課題を解決するための手段】
【００１５】
上記の従来技術の課題を解決するため、本発明に係る多層配線基板は、搭載する電子部品の電極の配置に対応させて格子状に配列された複数のパッドと、それぞれ一端が前記複数のパッドのうちいずれか１つのパッドに接続され、他端が前記パッドが配置された領域内から外側に引き出されて形成された複数の配線パターンとを有する配線層が積層された多層配線基板であって、前記電子部品が搭載される第１層目の配線層において、前記パッドが配置された領域で最外周に配置された全てのパッドと、当該領域の隅部の近傍で対角線上に配置されたパッドと、当該領域の内側で各列上に配置されたパッドのうち隣り合う列間で斜め方向に位置する各パッドからそれぞれ配線パターンが引き出され、第２層目以降の配線層において、上層の配線層で配線パターンが引き出されていないパッドにビアホールを介して電気的に接続されたパッドのうち、当該パッドが配置された領域で最外周に配置された全てのパッドと、当該領域の内側で各列上に配置されたパッドのうち隣り合う列間で斜め方向に位置し又は横方向に所定の距離だけ離れて位置する各パッドからそれぞれ配線パターンが引き出されていることを特徴とする。
【発明を実施するための最良の形態】
【００１６】
以下、本発明に係る多層配線基板の実施の形態について、図１〜図３を参照しながら説明する。
【００１７】
図１は本発明の一実施形態に係る多層配線基板の構成を模式的に示したものであり、その一部分の断面構造を示している。本実施形態に係る多層配線基板１０は、コア基板１１の両面にそれぞれ所要の数（図示の例では３層）の配線層１２が層間絶縁層１３を介して積層されたビルドアップ配線板である。図５の例示と同様に、各配線層１２は上から順に「第１層目」、「第２層目」、……、「第６層目」の配線層と呼ぶことにする。各配線層１２には、それぞれ所定の配列形態で配置された複数のパッドＰと、それぞれ一端が複数のパッドのうちいずれか１つのパッドＰに接続され、他端が外側（図示の例では左側）に引き出されて形成された複数の配線パターンＷＰが含まれている。但し、各配線層１２に含まれるパッドＰの中には、配線パターンＷＰが接続されていないパッドＰも存在する。また、第１層目の配線層１２（パッドＰ）と第２層目の配線層１２（パッドＰ）は、層間絶縁層１３に形成されたビアホールＶＨ（に充填された導体）を介して電気的に接続されており、第２層目の配線層１２（パッドＰ）と第５層目の配線層１２（パッドＰ）は、各々の側の層間絶縁層１３に形成されたビアホールＶＨ（に充填された導体）、コア基板１１上の第３層目及び第４層目に形成されたパッドＰ０及び該パッドＰ０上に形成されたスルーホールＴＨ（に充填された導体）を介して電気的に接続されている。また、第１層目の配線層１２に設けられるパッドＰには、図中破線で示すように半導体チップがフリップチップ接続により搭載される。
【００１８】
本実施形態に係る多層配線基板（ビルドアップ配線板）１０は、各層を構成する配線層１２においてパッドＰが配置された領域内から配線パターンＷＰを引き出す際に、隣接するパッドＰ間を通して配線パターンＷＰを引き出すようにする。隣接するパッドＰ間に少なくとも１本の配線パターンＷＰを通すことができる条件は、パッドＰのピッチ（中心間距離）をｐ、配線パターンＷＰの線幅をｗ、配線パターンＷＰの間隔をｓ、パッドＰの径をｃとすると、ｐ＞ｗ＋２ｓ＋ｃの関係を満たすことである。従って、本実施形態に係るビルドアップ配線板１０は、各層を構成する配線層１２におけるパッドＰのピッチ、配線パターンＷＰの線幅等がこの条件を満たすものであることが前提である。
【００１９】
図２（ａ）は、本実施形態のビルドアップ配線板１０を構成する第１層目の配線層（一部分）におけるパッドの配置と配線パターンの引き出し例を模式的に示したものである。ここに、第１層目の配線層１２に設けられる各パッドＰ１，Ｐ２，Ｐ３の配置は、ビルドアップ配線板１０に搭載されるべき半導体チップの搭載面側に格子状に配列された電極の配置と一致している。
【００２０】
この第１層目における配線パターンＷＰの引き出し例において特徴的な構成は、パッド配置領域ＰＲ１で最外周に配置された全てのパッドＰ１から配線パターンＷＰを引き出すと共に、パッド配置領域ＰＲ１の隅部の近傍で対角線上に配置されたパッドＰ２と、パッド配置領域ＰＲ１の内側で各列上に配置されたパッドのうち隣り合う列間で斜め方向に位置する各パッドＰ３から優先的に配線パターンＷＰを引き出すことにある。
【００２１】
配線パターンＷＰが引き出されるパッドのうちパッド配置領域ＰＲ１の内側に位置するパッドＰ２，Ｐ３については、図示のように隣接するパッドの間を通してパッド配置領域ＰＲ１の外側まで直線的に配線パターンＷＰが引き出される。これによって、パッド配置領域ＰＲ１の外側での配線パターンＷＰの配置は、パッド配置領域ＰＲ１の最外周に配置されたパッドＰ１から引き出される配線パターンＷＰと、パッド配置領域ＰＲ１の内側から引き出される配線パターンＷＰとが交互に配置されるようになる。
【００２２】
図２（ｂ）は、第２層目の配線層（一部分）におけるパッドの配置と配線パターンの引き出し例を模式的に示したものである。ここに、第１層目の配線層（図２（ａ））で配線パターンＷＰが引き出されたパッドについては、第２層目の配線層にそのパッドを配置する必要がない。従って、第２層目に設けられるパッドは、第１層目で配線パターンＷＰが引き出されていないパッドであり、両パッドは、ビアホールＶＨ（図１参照）を介して層間で電気的に接続されている。
【００２３】
この第２層目における配線パターンＷＰの引き出し例において特徴的な構成は、第１層目の配線層で配線パターンＷＰが引き出されていないパッドにビアホールＶＨを介して電気的に接続されたパッドのうち、パッド配置領域ＰＲ２で最外周に配置された全てのパッドＰ１と、パッド配置領域ＰＲ２の内側で各列上に配置されたパッドのうち隣り合う列間で斜め方向に位置する各パッドＰ３あるいは隣り合う列間で横方向に所定の距離だけ離れて位置するパッド（図２（ｂ）の例では存在しない）から優先的に配線パターンＷＰを引き出すことにある。
【００２４】
第１層目の配線層における配線パターンＷＰの引き出し例と同様に、配線パターンＷＰが引き出されるパッドのうちパッド配置領域ＰＲ２の内側に位置するパッドＰ３については、図示のように最外周のパッドＰ１の間を通過するように直線的に配線パターンＷＰが引き出される。これによって、パッド配置領域ＰＲ２の外側での配線パターンＷＰの配置は、パッド配置領域ＰＲ２の最外周のパッドＰ１から引き出される配線パターンＷＰと、パッド配置領域ＰＲ２の内側のパッドＰ３から引き出される配線パターンＷＰとが交互に配置されるようになる。
【００２５】
図３は、第３層目の配線層（一部分）におけるパッドの配置と第５層目の配線層（一部分）における配線パターンの引き出し例を模式的に示したものである。ここに、第２層目の配線層（図２（ｂ））で配線パターンＷＰが引き出されたパッドについては、第３層目の配線層にそのパッドを配置する必要がない。従って、第３層目に設けられるパッドは、第２層目で配線パターンＷＰが引き出されていない６個のパッドである。
【００２６】
この第３層目と第２層目の間は、６個のパッド上に形成されるビアホールＶＨ（図１参照）を介して電気的に接続することができ、また、この第３層目とその下層（図１の例では、コア基板１１を挟んで反対側の第５層目）の間も、コア基板１１に形成すべきスルーホールＴＨ（図３（ａ）参照）の領域が互いに重なり合わずにスペース的にスルーホールＴＨを配置することができるため、相互に接続することができる。つまり、図３（ａ）に破線で示すようにこの第３層目で配線パターンＷＰのファンアウトを行うことも可能であるが、スルーホールＴＨを介して第５層目に電気的に接続することができるので、この第５層目において配線パターンＷＰのファンアウトを行うことも可能である。図３（ｂ）はその一例を示したものである。
【００２７】
すなわち、この第５層目の配線層における配線パターンＷＰの引き出し方法は、第２層目の配線層における配線パターンＷＰの引き出し方法と同様に、第２層目の配線層で配線パターンＷＰが引き出されていないパッドにビアホールＶＨを介して電気的に接続されたパッドのうち、パッド配置領域ＰＲ３で最外周に配置された全てのパッドＰ１と、パッド配置領域ＰＲ３の内側で各列上に配置されたパッドのうち隣り合う列間で斜め方向に位置するパッドＰ３と、隣り合う列間で横方向に所定の距離Ｍだけ離れて位置する各パッドＰ４から配線パターンＷＰを引き出している。
【００２８】
ここに、所定の距離Ｍは、コア基板１１に形成すべきスルーホールＴＨの直径ｄ以上の値に選定されている。言い換えると、配置領域ＰＲ３の内側で各列上に配置されたパッドのうち隣り合う列間で横方向に距離Ｍだけ離れていないパッドについては、図７（ａ）に示したようにスルーホールＴＨの領域が互いに重なり合って当該スルーホールを配置することができないため、図３（ａ）に破線で示したように第３層目で配線パターンＷＰのファンアウトを行うことになる。
【００２９】
以上説明したように、本実施形態に係る多層配線基板（ビルドアップ配線板）１０によれば、各配線層１２においてパッドＰ（Ｐ１〜Ｐ４）が配置された領域（パッド配置領域ＰＲ１〜ＰＲ３）から配線パターンＷＰを引き出す際に、従来のようにパッド配置領域の外周から順に２列ずつ配線パターンを引き出すのではなく、最外周に位置するパッドＰ１に加えてパッド配置領域の内側のパッドＰ２〜Ｐ４からも互い違いに配線パターンＷＰを引き出すようにしている。その結果、図３に例示したようにスルーホールＴＨを配置できるエリアを確保することができ、コア基板１１を挟んで反対側の第５層目に配線パターンを引き出すことが可能となる。つまり、従来技術に見られたような不都合（上側の配線層から順に配線パターンの引き出しを行っていったときに、途中の配線層で配線パターンの引き出しを行わざるを得ず、その下層の配線層にビアホールもしくはスルーホールを介して接続することができず、結果として、下層側の配線層が有効利用されない）を解消することができる。
【００３０】
ちなみに、従来技術に係るビルドアップ配線板２０の構成では（図５参照）、積層する配線層の数は８層分必要であったのに対し、本実施形態に係るビルドアップ配線板１０の構成では（図１参照）、６層分で済み、配線層の層数を有効に減らすことができる。これによって、製品（多層配線基板）としての歩留りの向上及びコストの低減化を図ることが可能となる。また、スルーホールＴＨの直径を小さくしたり、あるいは配線パターンＷＰの線幅を細くしたりする必要がないので、製造コストの更なる低減化に寄与する。
【００３１】
なお、上述した実施形態では、多層配線基板の形態としてビルドアップ配線板を例にとって説明したが、本発明の要旨からも明らかなように、多層配線基板の形態がこれに限定されないことはもちろんである。
【図面の簡単な説明】
【００３２】
【図１】本発明の一実施形態に係る多層配線基板の構成（一部分）を模式的に示す断面図である。
【図２】図１の多層配線基板を構成する第１層目の配線層（一部分）及び第２層目の配線層（一部分）におけるパッドの配置と配線パターンの引き出し例を模式的に示す平面図である。
【図３】図１の多層配線基板を構成する第３層目の配線層（一部分）におけるパッドの配置と第５層目の配線層（一部分）における配線パターンの引き出し例を模式的に示す平面図である。
【図４】多層配線基板に半導体チップを搭載したときの状態を模式的に示す断面図である。
【図５】従来技術の一例に係る多層配線基板の構成（一部分）を模式的に示す断面図である。
【図６】図５の多層配線基板を構成する第１層目の配線層（一部分）及び第２層目の配線層（一部分）におけるパッドの配置と配線パターンの引き出し例を模式的に示す平面図である。
【図７】図５の多層配線基板を構成する第３層目の配線層（一部分）におけるパッドの配置と配線パターンの引き出し例を模式的に示す平面図である。
【符号の説明】
【００３３】
１０…多層配線基板（ビルドアップ配線板）、
１１…コア基板、
１２…配線層、
１３…層間絶縁層、
Ｐ，Ｐ０，Ｐ１〜Ｐ４…パッド、
ＰＲ１，ＰＲ２，ＰＲ３…パッド配置領域、
ＴＨ…スルーホール、
ＶＨ…ビアホール、
ＷＰ…配線パターン。
【図１】
2005236091.tif 000003
【図２】
2005236091.tif 000004
【図３】
2005236091.tif 000005
【図４】
2005236091.tif 000006
【図５】
2005236091.tif 000007
【図６】
2005236091.tif 000008
【図７】
2005236091.tif 000009