(57)【要約】【課題】  ラッシュ電流の制御を行うことで、スイッチ回路部品へのストレスの低減を図ることで耐性の向上させる。【解決手段】  直流電源のプラス側のラインに直列接続されたＮチャンネル型のＦＥＴは、そのドレイン・ソースをスイッチング素子とするばかりか、ＦＥＴのゲートに所望の傾きで電圧を印加させＡ級増幅のような動作を実現させることでラッシュ電流制限素子としても利用することができる。ラッシュ電流制御を行うことにより、ラッシュ電流にともなう部品への負担を軽減することができる。【選択図】      図１
2005223804.tif 000002
【特許請求の範囲】
【請求項１】
入力される駆動信号により入力電圧を負荷側へ供給するかどうかを切り換えるスイッチ手段と、
前記スイッチ手段の出力側に接続した容量性負荷と、
前記スイッチ手段がオンしたときに前記容量性負荷に流れるラッシュ電流を低減する低減手段とを具備したことを特徴とするスイッチ回路。
【請求項２】
さらに前記スイッチ素子がオフしたときに出力電圧の立下り時間を定数変更で設定する手段を備えたことを特徴とする請求項１記載のスイッチ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、スイッチング素子を用いて直流電圧オン時のラッシュ電流の低減あるいはオフ時の立下り時間の変更を図ったスイッチ回路に関する。
【背景技術】
【０００２】
従来のスイッチのラッシュ電流は、スイッチ回路の状態を検出し、この検出結果に基づきスイッチ回路にフィードバックすることで制御されている。（例えば、特許文献１）
【特許文献１】特開２００２−１０８４６３公報（第３頁、図１，２）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上記した特許文献１の技術は、ラッシュ電流が多い場合にはスイッチ回路部品にストレスを与えることから、これら部品の耐性を向上させる必要があった。
【０００４】
この発明の第１の目的は、ラッシュ電流の制御を行うことで部品へのストレスの低減を図ることで耐性の向上させたスイッチ回路を提供することにある。また、第２の目的は用途や負荷によって立下り時間を変更可能としたスイッチ回路を提供することにある。
【課題を解決するための手段】
【０００５】
上記した課題を解決するために、この発明のスイッチ回路は、入力される駆動信号により入力電圧を負荷側へ供給するかどうかを切り換えるスイッチ手段と、前記スイッチ手段の出力側に接続した容量性負荷と、前記スイッチ手段がオンしたときに前記容量性負荷に流れるラッシュ電流を低減する低減手段とを具備したことを特徴とする。
【発明の効果】
【０００６】
この発明によれば、スイッチング素子を直流電源のプラス側のラインに直列接続することで電源オン・オフのスイッチングを行うばかりか、スイッチング素子への印加電圧をＡ級増幅動作させることで、ラッシュ電流制限素子としても利用可能とする。
【発明を実施するための最良の形態】
【０００７】
以下、この発明の実施例について、図面を参照しながら詳細に説明する。
【０００８】
図１は、この発明の一実施例について説明するための構成図である。図１において、１１は直流電圧Ｅ１の電源であり、電源１１はゲート電圧出力回路１２に供給する。ゲート電圧出力回路１２の出力は、抵抗１３を介してＮ（Negative）チャンネルＭＯＳ（Metal Oxide Semiconductor）型のＦＥＴ（Field Effect Transistor）１４のゲートに供給する。１５は直流電圧Ｅ２の値を持つ電源であり、電源１５は駆動信号オン・オフ用のスイッチ１６を介してゲート電圧出力回路１２に供給するとともに、ＦＥＴ１４のドレインに供給する。ＦＥＴ１４のソースは出力端子１７に接続する。出力端子１７と接地間には容量性負荷となる電解コンデンサ１８を接続する。なお、電源１１の電源電圧Ｅ１と電源１５の電源電圧Ｅ２との間には、Ｅ１＞Ｅ２＋ＶGS(th)の関係がある。但し、ＶGS(th)はゲート・ソース間電圧のしきい値である。
【０００９】
図２は、ＦＥＴのドレイン電流とゲート・ソース間電圧の関係を示す特性図であり、図３は、ＦＥＴのゲート波形と出力電圧の関係を示す特性図である。
【００１０】
スイッチ１６をオンさせ、ゲート電圧出力回路１２の出力からリニアに変化する０（Ｖ）〜Ｅ１（Ｖ）の電圧までＦＥＴ１４のゲートに供給してＦＥＴ１４をオンさせる。ＦＥＴ１４は、図３のゲート・接地間電圧ＶGGNDがリニアに上昇するａに示す過程で、ゲート・ソース間電圧ＶGSが図２や図３に示すｂ付近の領域でオンする。このときは図２に示すように僅かなドレイン電流ｉＤしか流すことができないためラッシュ電流が低減されることになる。出力端子１７に出力電圧Ｖｏｕｔが一気に上昇しないでＶGS＝ＶGGND−ＶSGNDの関係から、図３のｃに示すように付近のゲート・接地間電圧ＶGGNDとほぼ同じ領域を保ったままの状態となる。
【００１１】
ＶGGND＞入力電圧＋ＶGS(th)まで上昇した時点で、ゲート・ソース間電圧ＶGSが図２のｂ付近の電圧まで達し、ＦＥＴ１４が完全にオンして出力電圧Ｖｏｕｔは、入力電圧−ＶDS(ON)となり安定する。
【００１２】
次にスイッチ１６をオフさせると、ＦＥＴ１４のゲート・接地間電圧ＶGGNDが図３のａ'に示すようにリニアに下降する過程で、ゲート・ソース間電圧ＶGSが図２、図３のｄの領域を外れる。これが図２のｂ、図３のｂ'付近に達し、出力電圧Ｖｏｕｔが図３ｃ'に示すようにゲート・接地間電圧ＶGGNDと同じ傾きで下降する。ＦＥＴ１４のソースを基準に見ると、ゲート・ソース間電圧ＧGGNDの電位は、ほぼｂ'の領域を保った、ＶGS＝ＶGGND−ＶSGNDのままの状態となる。ＶGS(th)より下降した時点で、ＦＥＴ１４が完全にオフして出力は０Ｖとなる。
【００１３】
図４は、図１のゲート電圧出力回路の具体的な回路図である。すなわち、スイッチ１６と接地間には直列接続された抵抗Ｒ１，Ｒ２を接続する。抵抗Ｒ１，Ｒ２の接続点はエミッタが接地されたＮＰＮ型トランジスタＱのベースに接続する。トランジスタＱのコレクタは抵抗Ｒ３を介して電源１１に接続するとともに、抵抗Ｒ４，Ｒ５を介して接地する。トランジスタＱのコレクタと抵抗Ｒ３の接続点に一端を接続した抵抗Ｒ６の他端はオペアンプＯＰの反転入力に接続する。抵抗Ｒ４，Ｒ５の接続点はオペアンプＯＰの非反転入力に接続する。オペアンプＯＰの電源端子は電源１１に、接地端子は接地にそれぞれ接続する。オペアンプＯＰの出力は、一端はＦＥＴ１４のゲートに接続された抵抗１３の他端に接続する。オペアンプＯＰの出力と反転入力間にはコンデンサＣを接続する。なお、コンデンサＣと抵抗Ｒ６は、積分回路を構成する。
【００１４】
スイッチ１６がオンすると、トランジスタＱがオンとなる。オペアンプＯＰが動作し、オペアンプＯＰの出力がＦＥＴ１４のゲートに電圧を印加する。オペアンプＯＰの出力電圧が図３のａに示す付近のように徐々にリニアに上昇して行き最終的に電源１１の電圧Ｅ１と同様の値となる。
【００１５】
オペアンプＯＰの出力電圧が上昇し、ＦＥＴ１４のＶGSA(th)を超えたときにＦＥＴ１４がオンし始める。ＦＥＴ１４がオンするとコンデンサ１８にラッシュ電流を流しながら出力電圧が上昇していく。このとき、出力端子１７の電圧、すなわちＦＥＴ１４のソースと接地間電圧ＶSGNDが上昇する傾きは、ゲート・接地間電圧ＶGGNDの傾きである図３のａにほぼ比例する図３のｃに示すものとなる。
【００１６】
ＦＥＴ１４のソース電圧もリニアに上昇するため、ゲート・ソース間電圧ＶGSは緩やかに上昇し、ＦＥＴ１４はオン抵抗が大きい領域で動作している。そのためコンデンサ１８をラッシュ電流を低減することができる。オペアンプＯＰの出力電圧が電源１５の電源電圧Ｅ２を超え、ゲート・ソース間電圧ＶGSが上昇するとＦＥＴ１４のオン抵抗が下がり、ＦＥＴ１４はスイッチング素子としてオンの状態となる。
【００１７】
ここで、図５、図６の波形図を参照してＦＥＴをオンしたときのラッシュ電流について説明する。図５は無負荷時のＦＥＴオンしたときのラッシュ電流波形を、図６は負荷電流１．５Ａ時のＦＥＴオンしたときのラッシュ電流波形をそれぞれ示している。図５、図６は、図１の電源１１の直流電圧Ｅ１を３０Ｖ、電源１５の直流電圧Ｅ２を２４Ｖ、容量性負荷であるコンデンサ１８に３５Ｖ４０００μＦを用いて測定したものである。
【００１８】
図５の無負荷時においても、図６の１．５Ａの負荷時においても出力端子１７に現れるＦＥＴ１４のドレイン・ソース間を流れるドレイン電流ｉＤとしては、従来ドレイン電流ｉＤとして流れていた一点鎖線に示すようなラッシュ電流が、実線に示すような電流となり、ラッシュ電流の発生を軽減させることができる。
【００１９】
このように、Ｎチャンネル型のＦＥＴのドレイン・ソースを直流電源のプラス側のラインに直列接続することでスイッチング素子とするばかりか、ＦＥＴのゲートに所望の傾きの電圧を印加してＡ級増幅のような動作させることで、ラッシュ電流制限素子としても利用することができる。
【００２０】
再び図４において、スイッチ１６をオフにすると、トランジスタＱもオフし、オペアンプＯＰの反転入力の電圧が上昇する。このとき、オペアンプＯＰとコンデンサＣ、抵抗Ｒ６で構成される積分回路が動作し、オペアンプＯＰの出力は徐々にリニアに低下していき、最終的にＯＶとなる。出力電圧ＶｏｕｔはオペアンプＯＰの出力であるゲート・接地間電圧ＶGGNDの傾きに無負荷時を除きほぼ比例して低下していく。ＦＥＴ１４のゲート・ソース間電圧ＶGSがＶGS(th)より低くなると、ＦＥＴ１４が完全にオフし、スイッチオフの状態となる。
【００２１】
ところで、図７に示すようにＦＥＴ１４オフ時のゲート・接地間電圧ＶGGND下降の傾きａ'を変更することで、スイッチング素子であるＦＥＴがオフするときの立下り時間を容易に変更することができる。具体的には、積分回路の時定数を決定するコンデンサＣか抵抗Ｒ６を可変し、図７のａ'１やａ'２に示すような傾きに変更することができる。
【００２２】
次に、図７のＦＥＴオフ時のゲート・接地間電圧ＶGGND下降がａ'１のときの出力電圧の立下り波形を図８に、ａ'２のときの出力電圧の立下り波形を図９に示し説明する。なお、条件としてはＦＥＴオン時と同じく電源１１の直流電圧Ｅ１を３０Ｖ、電源１５の直流電圧Ｅ２を２４Ｖ、容量性負荷としてのコンデンサ１８の容量を３５Ｖ４０００μＦ、負荷電流を１．５Ａとし、ＦＥＴ１４をオフしたときの出力波形を、ゲート・接地間電圧ＶGGNDの傾きを２パターンで測定したものである。
【００２３】
このように、オペアンプＯＰによる積分回路を用いると、図７に示すようにゲート・接地間電圧ＶGGNDの下降する傾きを、時定数を設定するコンデンサＣあるいは抵抗Ｒ６を変更することで変更可能である。図７の設定されたゲート・接地間電圧ＶGGNDのａ'１やａ'２の傾きでＦＥＴ１４をオフすると、ａ'１やａ'２の傾きに比例した出力電圧Ｖｏｕｔで立下がる。
【００２４】
このように、Ｎチャンネル型のＦＥＴのドレイン・ソースを直流電源のプラス側のラインに直列接続することでスイッチング素子とするばかりか、ＦＥＴのゲートに所望の傾きの電圧を印加してＡ級増幅のような動作をさせることで、スイッチング素子オフ時の出力電圧の立下り時間を使用用途に合わせて設定可能となる。
【００２５】
この発明は上記した実施例に限定されるものではなく、例えば、ＦＥＴはＰチャンネル型のものでも、ＰＮＰやＮＰＮ型のトランジスタでも構わない、要は制御電圧に基づいて抵抗値を可変できる素子であればよい。
【図面の簡単な説明】
【００２６】
【図１】この発明の一実施例について説明するための回路構成図。
【図２】図１に用いるＦＥＴのドレイン電流とゲート・ソース間電圧の関係について説明するための特性図。
【図３】図１に用いるＦＥＴゲートの信号波形と出力電圧の関係について説明するための特性図。
【図４】図１のゲート電圧出力回路の具体例について説明するための回路図。
【図５】無負荷時のＦＥＴオン時ラッシュ電流波形図。
【図６】負荷時のＦＥＴオン時ラッシュ電流波形図。
【図７】スイッチング素子オフ時のゲート・接地間電圧について説明するための説明図。
【図８】スイッチング素子オフ時の立下りを遅くした場合について説明するための説明図。
【図９】スイッチング素子時の立下りを早くした場合について説明するための説明図。
【符号の説明】
【００２７】
１１，１５  電源
１２  ゲート電圧出力回路
１３  抵抗
１４  ＦＥＴ
１６  スイッチ
１７  出力端子
１８  コンデンサ
Ｒ１〜Ｒ６  抵抗
Ｃ  コンデンサ
【図１】
2005223804.tif 000003
【図２】
2005223804.tif 000004
【図３】
2005223804.tif 000005
【図４】
2005223804.tif 000006
【図５】
2005223804.tif 000007
【図６】
2005223804.tif 000008
【図７】
2005223804.tif 000009
【図８】
2005223804.tif 000010
【図９】
2005223804.tif 000011