(57)【要約】【課題】  画素が間欠的に省かれた形の表示画面上に画像を表示させる場合に、その画像により提供する情報の認識を見る人がより正確に認識できるようにするための技術を提供する。【解決手段】  ＬＥＤユニット１００には、１画素分の表示素子が設けられている画素表示エリアが間欠的に配置されている。表示制御部１３０のアドレス生成部１３３は、メモリ１３１、１３２の一方に格納された画素データを読み出させて画像処理部１３４に出力させる。画像処理部１３４は、画素表示エリア用の画素データを、それに対応する画素データ、及びそのエリアの下に位置する画素に対応する画素データから生成して出力する。描画部１３５は、画像処理部１３４から入力した画素データを用いてＬＥＤユニット１００の駆動を行う。【選択図】図３
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【特許請求の範囲】
【請求項１】
画素毎に該画素の表示内容を示す画素データを有する画像データに対して画像処理を行う装置において、
予め定められた画素配列の画像データを取得するデータ取得手段と、
前記画素配列の画素を表示の対象とする表示画素、及び該表示の対象としない省略画素に分け、前記データ取得手段が取得した画像データを用いて、該表示画素の画素データを、該表示画素の元の画素データ、及び該表示画素と隣接する少なくとも１つの省略画素の元の画素データから生成する画像処理を行う画像処理手段と、
を具備することを特徴とする画像処理装置。
【請求項２】
前記省略画素は、前記画素配列上に間欠的に配置されている、
ことを特徴とする請求項１記載の画像処理装置。
【請求項３】
前記画像処理手段は、前記省略画素として、前記表示画素と予め定められた方向に隣接する１つの省略画素のみに着目して、該表示画素の画素データを生成する、
ことを特徴とする請求項１、または２記載の画像処理装置。
【請求項４】
画素毎に該画素の表示内容を示す画素データを有する画像データにより表示画面上に画像を表示させる表示制御装置において、
予め定められた画素配列の画像データを取得するデータ取得手段と、
前記画素配列の画素を表示の対象とする表示画素、及び該表示の対象としない省略画素に分け、前記データ取得手段が取得した画像データを用いて、該表示画素の画素データを、該表示画素の元の画素データ、及び該表示画素と隣接する少なくとも１つの省略画素の元の画素データから生成する画像処理を行う画像処理手段と、
前記画像処理手段が生成する表示画素の画素データを用いて、前記表示画面上に画像を表示させる表示制御手段と、
を具備することを特徴とする表示制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画素毎にその画素の表示内容を示す画素データを有する画像データを用いて画像を表示するための技術に関する。
【背景技術】
【０００２】
近年、大型の表示画面は、大勢の人を対象に情報を提供するためのメディアとして設置されることが増えている。それにより、その表示画面を用いて、提供すべき情報をタイムリに提供することが行われている。
【０００３】
大型の表示画面は通常、モジュール化された表示ユニットを複数、組み合わせて構築される（図１参照）。これは、製造や設置をより容易に行えるようにするとともに、多種多様な用途に対応できるようにするためである。
【０００４】
表示画面が大型になるほど、その設置にかかるコストは高くなる。このことから、そのコストがより抑えられるように、画素（表示素子）数を減らすことが行われている。
通常、画素配列は、マトリクス状となっている。画素数の低減は、そのような画素配列の画素を間欠的に省く形で行われる。具体的には、例えば縦、或いは横のラインのなかで表示を行わないラインを設けることで行われる。千鳥状（市松模様）に画素を省くことで行われることもある（特許文献３）。
【０００５】
画像の表示に用いられる画像データは、画素毎にその画素の表示内容を示す画素データを有するものである。その画像データを用いた画像の表示は従来、画素を省く方法が異なっても、存在する画素を対応する画素データで表示することで行っている。
【０００６】
そのように画像を表示すると、前者では縦、或いは横のライン単位で表示されない部分（未表示分）が発生する。後者では、縦、或いは横のライン単位で未表示分は発生しないが、斜め方向のライン単位で未表示分が発生する（図８参照）。このようなことから、何れにしてもライン単位で未表示分（情報の欠落）が発生していた。
【０００７】
そのようなライン単位の未表示分の発生は、情報の正確な認識を阻害する。例えば文字や記号などのシンボルでは、ライン単位の未表示分の発生によって、人は誤った認識を行いやすくなる。シンボルによっては、その存在自体を認識できなくなる可能性もある。例えば「／」のようなシンボルではその可能性は高い。このようなことから、画像の表示により提供する情報の認識を見る人がより正確に認識できるようにすることが望まれていた。
【特許文献１】特開平０８−２１１８４４号公報
【特許文献２】特開平０９−２０４１６８号公報
【特許文献３】特開昭６０−２８６８７号公報
【特許文献４】特開平１１−２７５３７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、画素が間欠的に省かれた形の表示画面上に画像を表示させる場合に、その画像により提供する情報の認識を見る人がより正確に認識できるようにするための技術を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の画像処理装置は、画素毎に該画素の表示内容を示す画素データを有する画像データに対して画像処理を行うことを前提とし、予め定められた画素配列の画像データを取得するデータ取得手段と、画素配列の画素を表示の対象とする表示画素、及び該表示の対象としない省略画素に分け、データ取得手段が取得した画像データを用いて、該表示画素の画素データを、該表示画素の元の画素データ、及び該表示画素と隣接する少なくとも１つの省略画素の元の画素データから生成する画像処理を行う画像処理手段と、を具備する。
【００１０】
なお、上記省略画素は、画素配列上に間欠的に配置されている、ことが望ましい。また、上記画像処理手段は、省略画素として、表示画素と予め定められた方向に隣接する１つの省略画素のみに着目して、該表示画素の画素データを生成する、ことが望ましい。
【００１１】
本発明の表示制御装置は、画素毎に該画素の表示内容を示す画素データを有する画像データにより表示画面上に画像を表示させることを前提とし、予め定められた画素配列の画像データを取得するデータ取得手段と、画素配列の画素を表示の対象とする表示画素、及び該表示の対象としない省略画素に分け、データ取得手段が取得した画像データを用いて、該表示画素の画素データを、該表示画素の元の画素データ、及び該表示画素と隣接する少なくとも１つの省略画素の元の画素データから生成する画像処理を行う画像処理手段と、画像処理手段が生成する表示画素の画素データを用いて、表示画面上に画像を表示させる表示制御手段と、を具備する。
【発明の効果】
【００１２】
本発明は、画素毎にその画素の表示内容を示す画素データを有する画像データに対し、その画像データで想定された画素配列の画素を表示の対象とする表示画素、及び表示の対象としない省略画素に分け、表示画素の画素データを、その表示画素の元の画素データ、及びその表示画素と隣接する少なくとも１つの省略画素の元の画素データから生成する画像処理を行う。その画像処理により生成した画素データは、隣接する２画素分の情報を表すものとなる。このため、生成した画素データを用いると、表示を行わない画素が存在しても、その画素によって生じる情報の完全な欠落は回避される。この結果、画素が間欠的に省かれた形の表示画面上に画像を表示させる場合であっても、その画像により提供する情報の認識を見る人がより正確に認識できるようになる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。
図１は、本実施の形態による表示制御装置（画像処理装置）が採用された表示システムの構成図である。
【００１４】
その表示システムでは、図１に示すように、表示ユニット１０が多数、組み合わされて表示画面１が構築され、各表示ユニット１０に表示させる画像は主制御装置２０により制御するようになっている。
【００１５】
図１中、「Ｂ」の後に付した数字は、表示ユニット１０に割り当てた番号を示している。横方向のライン上に並べた表示ユニット１０は隣接する表示ユニット１０とケーブル等により接続されている。例えば一番上のラインでは、「Ｂ１」が表記された表示ユニット１０は「Ｂ２」が表記された表示ユニット１０と接続されており、「Ｂ２」が表記された表示ユニット１０は更に「Ｂ３」が表記された表示ユニット１０と接続されている。それにより、主制御装置２０から各表示ユニット１０に対して個別に画像データを送信する必要性を回避させている。
【００１６】
その主制御装置２０は、１画面分の画像データを、例えば通信ネットワークで接続されたデータ処理装置から取得するようになっている。取得した画像データは、横方向のライン上に並べた表示ユニット１０は隣接する表示ユニット１０と接続させたことにより、各ラインで１つの表示ユニット１０のみに送信する。
【００１７】
主制御装置２０から画像データを受信した表示ユニット１０は、そのなかから自身が表示する分の画像データを抽出して格納し、例えば受信した画像データはそのまま隣接する表示ユニット１０に送信する。画像データが送信された表示ユニット１０も同様にして、必要な画像データを格納し、受信した画像データを隣接する表示ユニット１０に送信する。そのようにして、主制御装置２０が送信した画像データは順次、表示ユニット１０間で転送される。それにより、主制御装置２０はライン毎に１つの表示ユニット１０にのみ画像データを送信するようになっている。
【００１８】
図２は、表示ユニット１０の表示画面を説明する図である。
その表示画面は、図２に示すように、１画素分の表示素子が設けられている画素表示エリア１０１が間欠的に配置された表示素子ユニット１００を複数、並べて構成されている。本実施の形態では、隣接する表示素子ユニット１００を縦方向に１画素分、ずらして並べることにより、画素（画素表示エリア１０１）を千鳥状に配置させている。その表示画面によって表示される範囲は、８×８（＝６４）画素分である（図５参照）。
【００１９】
画素表示エリア１０１に設けた表示素子は例えば発光ダイオード（ＬＥＤ）である。そのエリア１０１には、カラー表示が行えるように、発光色が異なる複数のＬＥＤを設けている。以降、表示素子ユニット１００については「ＬＥＤユニット」と呼ぶことにする。
【００２０】
図３は、表示ユニット１０の構成図である。
そのユニット１０は、図３に示すように、画像データ等を受信するための入力コネクタ１１０と、そのコネクタ１１０により受信したデータを一旦、格納するための入力バッファ１２０と、そのバッファ１２０に格納された画像データにより、各ＬＥＤユニット１００を駆動して画像を表示させる表示制御部１３０と、送信する画像データ等を一時、格納させる出力バッファ１４０と、そのバッファ１４０に格納されたデータを送信するための出力コネクタ１５０と、各部に電力を供給するスイッチングレギュレータ１６０と、を備えて構成されている。
【００２１】
上記表示制御部１３０は、ユニット１０全体の制御を行うものである。入力バッファ１２０に画像データが格納されている場合、それを他の表示ユニット１０に転送するために、出力バッファ１４０に格納する。
【００２２】
その画像データ中の表示の対象となる部分は、抽出してメモリ１３１、或いは１３２に格納する。画像データ格納用に２つのメモリ１３１、１３２を用意したのは、交互に画像データの書込み、読み出しを行うようにしたためである（図６参照）。
【００２３】
各メモリ１３１、１３２への画像データの書込み、読み出しは、アドレス生成部１３３の制御下で行われる。その画像データは、省かれた画素が存在しない、マトリクス状の画素配列のものである。アドレス生成部１３３は、例えば図５（ａ）に示すように、８×８画素分の画像データをメモリ１３１、或いは１３２に書き込む。
【００２４】
図５（ａ）中の矢印は、画素データを書き込む順序を示している。表記した００〜６３の数字はアドレス（相対アドレス）を示している。対応する画素（画素表示エリア１０１）が存在するアドレスでは、その数字を丸のなかに表記している。表示ユニット１０の表示画面は８×８画素分に相当する画像を表示できるものである。このことから、図５（ａ）では、８×８画素の表示エリア内での画素とアドレスの対応関係の把握が容易なように示してある。これらは図５（ｂ）においても同様である。
【００２５】
カラー表示用の画像データでは、色（ＲＧＢ）別に画素データが存在する。その画素データの格納に複数のアドレスが必要な場合も存在する。しかし、ここでは混乱を避けるために、１アドレスに１画素データが格納されるとの仮定で説明を行うこととする。
【００２６】
メモリ１３１、或いは１３２から読み出された画像データは、画像処理部１３４に出力される。その処理部１３４は、入力した画像データを用いて、画素表示エリア１０１毎に、そのエリア１０１の表示内容を示す画素データを生成し、描画部１３５に出力する。描画部１３５は、その画素データに従い、対応する画素表示エリア１０１に設けられたＬＥＤを駆動するように、そのエリア１０１を持つＬＥＤユニット１００に指示する。そのようにして、各ＬＥＤユニット１００が描画部１３５の指示に従いＬＥＤを駆動することにより、表示ユニット１０の表示画面上に画像が表示される。
【００２７】
以降は、画像処理部１３４で行われる画像処理について詳細に説明する。
図４は、画像処理部１３４の構成を説明する図である。図４中、「ＷＥ」は書込みを有効とさせるライトイネーブル信号、「ＯＥ」は読み出しを有効とさせるアウトプットイネーブル信号、をそれぞれ示している。それらなどに「Ａ」或いは「Ｂ」を付しているのは、メモリ１３１、１３２によって異なることを明確にするためである。
【００２８】
上述したように、メモリ１３１、１３２は交互に画像データの書込み、読み出しを行うようにしている。このため、各イネーブル信号は、図６に示すように各メモリ１３１、１３２に出力される。各イネーブル信号、及び垂直同期信号ＶＳは全て信号レベルがＬのときがアクティブである。
【００２９】
各メモリ１３１、１３２のアドレスから読み出された画素データは、画像処理部１３４のマルチプレクサ１３４ａに出力される。そのプレクサ１３４ａは、それらのうちの一方から入力した画素データのみを演算回路１３４ｂに選択して出力する。そのプレクサ１３４ａの選択制御は、アドレス生成部１３３によって行われる。その生成部１３３は、メモリ１３１、１３２のなかでアウトプットイネーブル信号ＯＥをアクティブにさせているほうから読み出される画素データをマルチプレクサ１３４ａに選択させる。
【００３０】
アウトプットイネーブル信号ＯＥをアクティブにしたメモリでは、アドレス生成部１３３は、図５（ｂ）中の矢印で示す順序で画素データの読み出しを行う。アドレスの値でその順序を具体的に示せば、００→０８→０９→１７・・・の順序で画素データの読み出しを行う。それにより、表示の対象となる画素毎に、対応する画素が存在する画素データの読み出しに続けて、その画素の下に隣接し、対応する画素が存在しない画素データの読み出しを行うようにしている。
【００３１】
演算回路１３４ｂは、表示の対象となる画素の画素データ、及びその画素の下に隣接し、表示の対象とならない画素の画素データを用いて、表示の対象となる画素の画素データを演算により生成して描画部１３５に出力する。その画素データの生成は、図７に示すように、例えばアドレス値が００、０８の各アドレスから読み出された画素データを加算し、その加算結果を２で割る演算によって行っている。そのような演算により生成された画素データは、アドレス値が００のアドレスから読み出された画素データとして扱う。画素データが元のものとは異なることから、図７では００に「’」を付してある。これは図８においても同様である。
【００３２】
そのような画像処理（演算処理）により生成した画素データは、隣接する２画素分の情報を表すものとなる。このため、ライン単位の未表示分の発生は確実に回避される。図８に示すように、従来、表示されなかった未表示分は、その画像処理を行うことで表示されることになる。図９に示すように、画像処理を行うことにより、表示される画像はそれを行わなかったときと比較して、表示内容が大幅に改善される。このことから、画素が間欠的に省かれた形の表示画面上に画像を表示させる場合でも、その画像を介して提供する情報をより正確に人に認識させられるようになる。
【００３３】
なお、本実施の形態では、表示の対象となる画素（表示画素）の画素データを、その元の画素データ、及びその画素の下に隣接し、表示の対象とならない画素（省略画素）の画素データを用いて生成しているが、表示の対象とならない画素は、別の方向に隣接するものであっても良い。また、その方向を随時、必要に応じて変更するようにしても良い。しかし、その方向を予め定めた場合には、画素データの生成に占めるハードウェアの役割をより大きくすることができる。それにより、より安価に表示ユニット１０を製造できるようになる。
【００３４】
画素データの生成は、２つの画素データの平均値を演算により求めることで行っているが、それ以外の方法で生成するようにしても良い。表示の対象となる画素の配置についても本実施の形態におけるそれと異ならせても良い。
【００３５】
本実施の形態による画像処理装置は表示ユニット１０に搭載されているが、例えば主制御装置２０のような別の装置に搭載させても良い。或いは、表示ユニット１０等に任意に搭載可能なものとして実現させても良い。上述したような画像処理を実行するプログラムとして実現させても良い。その画像処理は、表示できない画素が存在しない表示装置であっても、例えば情報の認識を正確に行えるようにしつつ、消費電力を抑えるために行うようにしても良い。
【図面の簡単な説明】
【００３６】
【図１】本実施の形態による表示制御装置（画像処理装置）が採用された表示システムの構成図である。
【図２】表示ユニット１０の表示画面を説明する図である。
【図３】表示ユニット１０の構成図である。
【図４】画像処理部１３４の構成を説明する図である。
【図５】アドレス生成部１３３によるアドレススキャン方法を説明する図である。
【図６】アドレス生成部１３３による各メモリへのアクセスを説明する図である。
【図７】画像処理部１３４が行う画像処理の内容を説明する図である。
【図８】画像処理部１３４が行う画像処理による効果を説明する図である。
【図９】画像処理部１３４が行う画像処理の有無により生じる画像の変化を説明する図である。
【符号の説明】
【００３７】
１    表示画面
１０    表示ユニット
２０    主制御装置
１００    表示素子ユニット
１０１    画素表示エリア
１１０    入力コネクタ
１２０    入力バッファ
１３０    表示制御部
１３１、１３２    メモリ
１３３    アドレス生成部
１３４    画像処理部
１３５    描画部
１４０    出力バッファ
１５０    出力コネクタ
１６０    スイッチングレギュレータ
【図１】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図２】
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【図９】
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