(57)【要約】【課題】信号遅延を低減し、信頼性を向上できる半導体装置及びその製造方法を提供する。【解決手段】半導体装置は、半導体基板１１の主面上に交互に積層された絶縁層２５−１〜２５−４と配線層２１−１〜２１−４とを備える多層配線を具備し、前記各配線層の抵抗値は、上下に隣接する配線層において上層側が低いか又は同等であり、且つ最下層より最上層の方が低く、前記絶縁層の比誘電率は、上下に隣接する絶縁層において上層側が高いか又は同等であり、且つ最下層より最上層の方が高いことを特徴とする。【選択図】      図１
2005167160.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主面上に交互に積層された絶縁層と配線層とを備える多層配線を具備し、
前記各配線層の抵抗値は、上下に隣接する配線層において上層側が低いか又は同等であり、且つ最下層より最上層の方が低く、
前記絶縁層の比誘電率は、上下に隣接する絶縁層において上層側が高いか又は同等であり、且つ最下層より最上層の方が高いこと
を特徴とする半導体装置。
【請求項２】
前記各配線層の夫々は同一のベース金属であり、前記ベース金属の少なくとも１層は、前記ベース金属の抵抗値を高くする添加元素を含み、前記添加元素の濃度は、前記下層側よりも上層側の方が低いこと
を特徴とする請求項１に記載の半導体装置。
【請求項３】
前記各配線層の夫々は同一のベース金属であり、前記ベース金属の少なくとも１層は、前記ベース金属の抵抗値を高くする添加元素を含み、前記添加元素の濃度は、前記ベース金属における断面積あたりの界面の長さが大きいほど高いこと
を特徴とする請求項１に記載の半導体装置。
【請求項４】
前記配線層の夫々は、前記絶縁層に形成した配線孔内に埋め込み設けられること
を特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
半導体基板の主表面上に絶縁層と配線層とを順次積層し、多層配線を形成する工程を備え、
前記多層配線を形成する工程は、
前記各配線層を形成する際に、上下に隣接する配線層において上層側の濃度が低いか又は同等になり、且つ最下層より最上層の方が低くなるように添加元素を含有させる工程と、
前記各絶縁層を形成する際に、上下に隣接する絶縁層において上層側が高いか又は同等になり、且つ最下層より最上層の方が高い比誘電率の絶縁材料を選択して形成する工程とを備えること
を特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置及びその製造方法に関し、例えば、多層配線を有する大規模集積回路（ＬＳＩ；Large Scale Integrated Circuit ）等に適用されるものである。
【背景技術】
【０００２】
近年、コンピューターや通信機器の重要部分には、多数のトランジスタや抵抗などを用いて電気回路を構成するように結びつけ、１チップ上に集積化した大規模集積回路（ＬＳＩ）が多用されている。このため、機器全体の性能は、ＬＳＩ単体の性能に大きく依存している。ＬＳＩの性能向上は、例えば、集積度を高めること、つまり、ＬＳＩを構成する素子の微細化により実現できる。このような素子の微細化に対処するためには、素子間を接続するための配線の微細化や多層化が必要となる。
【０００３】
しかしながら、素子の微細化に伴って配線の微細化や多層化が進んだ結果、以下のような問題が顕在化している。すなわち、導電層自身の抵抗や、配線間の寄生容量（線間容量、層間容量等）の増大による信号遅延が大きくなっている。
【０００４】
上記導電層間の寄生容量を低減する方法として、層間絶縁膜の比誘電率を下げる方法が提案されている。しかし、この方法による比誘電率の低減には材料の物性などの関係から限界がある。
【０００５】
そこで、層間絶縁膜の比誘電率を下げつつ、導電層間の対向する面積を小さくする（又は配線膜厚を減少させる）等の方法が考えられている。しかし、この方法によって寄生容量を下げられるものの膜厚の減少による導電層の抵抗値の増大が起こる。
【０００６】
このことから、最近では、配線抵抗を低減するために、従来から使用されているアルミニウム（Ａｌ）を用いた導電層から、Ａｌに比べて４０％ほど抵抗値の低い銅（Ｃｕ）を用いた導電層が使用されるようになってきた（例えば、特許文献１参照）。
【０００７】
しかしながら、導電層の多層化及び微細化にともなう導電層の薄膜化が著しいために、導電層の電流密度等が増大し、上記Ｃｕを用いた導電層であっても信頼性の低下は避けられない。さらに、上記Ｃｕを用いた導電層の場合、特に下層側における配線層の界面のＣｕが拡散し、信頼性が低下するという問題がある。つまり、Ａｌ導電層からＣｕ導電層にすることで配線抵抗は低くできるものの、配線間容量を下げる最善の方法が逆に導電層の信頼性を低下させる要因となっている。
【特許文献１】特開平１１−１８６２７３号公報  明細書
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記のように従来の半導体装置及びその製造方法では、配線層の多層化及び微細化にともなう配線層の薄膜化が著しいために、信号遅延が生じ、電流密度が増大して信頼性の低下は避けられないという問題があった。
【０００９】
この発明は上記のような事情に鑑みてなされたもので、信号遅延を低減し、信頼性を向上できる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
この発明の一態様によれば、半導体基板の主面上に交互に積層された絶縁層と配線層とを備える多層配線を具備し、前記各配線層の抵抗値は、上下に隣接する配線層において上層側が低いか又は同等であり、且つ最下層より最上層の方が低く、前記絶縁層の比誘電率は、上下に隣接する絶縁層において上層側が高いか又は同等であり、且つ最下層より最上層の方が高い半導体装置が提供される。
【００１１】
上記のような構成によれば、信頼性が重視される下層側の配線層に従い抵抗値を高くする。そのため、下層側の配線層の電流密度を低減し、信頼性の向上することができる。一方、多量の電流量を流すことが重視される上層側の配線層に従い抵抗値を低くする。そのため、多量の電流量を流すことができ、信号遅延を低減することができる。さらに、絶縁層の下層側に従い比誘電率は低くなっている。そのため、下層側の絶縁層の容量が低減し、信号遅延を低減することができる。その結果、信号遅延を低減し、信頼性を向上できる半導体装置を提供できる。
【００１２】
また、この発明の一態様によれば、半導体基板の主表面上に絶縁層と配線層とを順次積層し、多層配線を形成する工程を備え、前記多層配線を形成する工程は、前記各配線層を形成する際に、上下に隣接する配線層において上層側の濃度が低いか又は同等になり、且つ最下層より最上層の方が低くなるように添加元素を含有させる工程と、前記各絶縁層を形成する際に、上下に隣接する絶縁層において上層側が高いか又は同等になり、且つ最下層より最上層の方が高い比誘電率の絶縁材料を選択して形成する工程とを備える半導体装置の製造方法が提供される。
【００１３】
上記のような製造方法によれば、配線層の下層側の添加元素を多く含有させ、上層側の添加元素を少なく含有させるかまたは添加元素を含有させない。そのため、下層側の配線層は、電流密度を低減し、かつ配線層の界面の拡散を阻止し、信頼性を向上できる。上層側の配線層は、抵抗値が低くなり多量の電流量を流すことができる。上記添加元素は主に配線層の界面に偏析し、配線層の界面の拡散を阻止するように働く。そのため、下層側の配線層の界面の密着性が向上し、信頼性を向上することができる。さらに、絶縁層の下層側に比誘電率が低い絶縁材料を選択して形成する。そのため、下層の絶縁層の容量を低減でき、信号遅延を低減することができる。その結果、信号遅延を低減し、信頼性を向上できる半導体装置の製造方法を提供できる。
【発明の効果】
【００１４】
この発明によれば、信号遅延を低減し、信頼性を向上できる半導体装置及びその製造方法が得られる。
【発明を実施するための最良の形態】
【００１５】
以下、この発明の実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
【００１６】
[第１の実施形態]
図１乃至図１０を用いて、この発明の第１の実施形態に係る半導体装置及びその製造方法について説明する。図１は、第１の実施形態に係る半導体装置を模式的に示す断面構造図であり、半導体基板１１の主表面上に４層の多層配線を設けた場合を例に挙げて示している。
【００１７】
図１に示すように、半導体基板１１の主表面に埋め込み形成された素子分離膜１２により分離された素子形成領域に、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor ）１３が形成されている。上記ＭＯＳＦＥＴ１３は、半導体基板１１上に形成されるゲート酸化膜１５、このゲート酸化膜１５上に形成されるゲート電極１４、及び半導体基板１１中に離隔して形成されソース／ドレインとして働く不純物拡散領域１６を備えている。上記半導体基板１１の主表面上の全面には、層間絶縁膜１７が形成されている。
【００１８】
上記層間絶縁膜１７上に、４層の配線層を有する多層配線が形成されている。第１乃至第４配線層２１−１〜２１−４の夫々は、配線間絶縁層２３−１〜２３−４（ここでは絶縁層２５−１〜２５−４とキャップ絶縁層２６−１〜２６−４を合わせて配線間絶縁層２３−１〜２３−４とする）中に埋め込み形成される。上下に隣接する配線層２１−１〜２１−４は、接続部２２−１〜２２−４によって選択的に接続される。図１では、破線で囲んだ領域２０において、全ての配線層２１−１〜２１−４が共通接続される例を示している。尚、図示しないが、上記第１配線２１−１の接続部２２−１は、例えば、ＭＯＳＦＥＴのドレイン領域等に接続される。
【００１９】
配線層２１−１〜２１−４及び接続部２２−１〜２２−４は、導電層２７−１〜２７−４、シード層２８−１〜２８−４、および下部拡散防止層２９−１〜２９−４から形成されている。
【００２０】
導電層２７−１〜２７−４は、配線間絶縁層２３−１〜２３−４内に埋め込み形成されている。シード層２８−１〜２８−４は、導電層２７−１〜２７−４と下部拡散防止層２９−１〜２９−４との間に形成されている。下部拡散防止層２９−１〜２９−４は、配線間絶縁層２３−１〜２３−４との界面に形成されている。但し、上記シード層２８−１〜２８−４は、導電層２７−１〜２７−４と一体化してしまうためその界面が明確でなくなり、実質的に上記界面がない場合が多い。
【００２１】
キャップ絶縁層２６上、導電層２７上、シード層２８上、および下部拡散防止層２９上に、上部拡散防止層３０−１〜３０−４が形成されている。
【００２２】
まず、第１配線層（最下層）２１−１は、他の配線層２１−２、２１−２、２１−３に比べて、配線幅が最も狭く、膜厚は最も薄い構造となっている。例えば、第１シード層２８−１における、ＭＯＳＦＥＴ１３のチャネル方向に沿った幅は０．１μｍ程度である。
【００２３】
第１導電層２７−１と第１シード層２８−１は、例えば、銅（Ｃｕ）等の同一のベース金属で形成されていることが望ましい。第１シード層２８−１は、例えば、マグネシウム（Ｍｇ）等の添加元素を微量に含んでいる。第１下部拡散防止層２９−１は、例えば、厚さが１０ｎｍ程度のタンタル膜等で形成されている。
【００２４】
尚、上記添加元素の他の例としては、チタン（Ｔｉ）、アルミニウム（Ａｌ）、スズ（Ｓ
ｎ）、パラジウム（Ｐｂ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、クロム（Ｃｒ）、銀（Ａｇ）、コバルト（Ｃｏ）、インジウム（Ｉｎ）、銅（Ｃｕ）等がある。
【００２５】
第１絶縁層２５−１は比誘電率の低い材料が望ましく、ここでは例えば、比誘電率が２．５程度のＳｉＯＣ膜により形成されている。第１絶縁層２５−１としては上記の他に、例えば、シリケイト系膜やポリマー系膜であってもよい。
【００２６】
シリケイト系膜には、有機成分を含む有機系膜と、含まない無機系膜がある。さらに、低比誘電率の材料に限らず、デバイスによっては、絶縁膜の低比誘電率化が必要でない製品も存在することから、これらの製品群に関しては、一般的に使用されてきたシリコン酸化膜等を用いることも可能である。
【００２７】
第１キャップ絶縁層２６−１は、例えば、ＳｉＯ２膜等により形成されている。第１上部拡散防止層３０−１は、例えば、薄膜のＳｉＣ膜等により形成されている。
【００２８】
次に、第２配線層２１−２は、配線幅が若干第１配線層２１−１より広く、膜厚が若干厚い構造となっている。
【００２９】
第２導電層２７−２は、Ｃｕ等のベース金属により形成されていることが望ましい。第２シード層２８−２は、例えば、添加元素を含有しないＣｕ等のピュアに近いベース金属であることが望ましく、８０ｎｍ程度の膜厚である。第２下部拡散防止層２９−１は、例えば、厚さが１５ｎｍ程度のタンタル膜等で形成されている。
【００３０】
第２絶縁層２５−２は、例えば、比誘電率２．５程度のＳｉＯＣ膜等により形成されている。また、第２上部拡散防止層３０−２は、例えば、薄膜のＳｉＣ膜等により形成されている。
【００３１】
次に、第３配線層２１−３は、配線幅が第２配線層２１−２よりも若干広く、膜厚が若干厚い構造となっている。第３導電層２７−３は、例えば、Ｃｕ等のベース金属により形成されていることが望ましく、１００ｎｍ程度の膜厚である。この第３シード層２８−３は、例えば、添加元素を含有しないＣｕ等のピュアに近いベース金属であることが望ましい。第３下部拡散防止層２９−３は、例えば、厚さが１５ｎｍ程度のタンタル窒化膜等で形成されている。
【００３２】
第３絶縁層２５−３は、例えば、比誘電率３．０程度のフッ素添加シリコン酸化膜等により形成されている。第３上部拡散防止層３０−３は、例えば、薄膜のＳｉＮ膜等により形成されている。
【００３３】
次に、第４配線層２１−４は、最上層のレイアーであり、上記全レイアーの中で、最も配線幅が太く、膜厚が厚い構造となっている。
【００３４】
第４シード層２８−４は、例えば、Ｃｕ等のベース金属により形成されていることが望ましく、２００ｎｍ程度の膜厚である。第４導電層２７−４は、例えば、１５００ｎｍ程度の膜厚を有するＣｕ等のベース金属より形成されている。第４シード層２８−４は、例えば、添加元素を含有しないＣｕ等のピュアに近いベース金属であることが望ましい。第４下部拡散防止層２９−４は、例えば、厚さが３０ｎｍ程度のタンタル窒化膜等で形成されている。
【００３５】
第４絶縁層２５−４は、例えば、比誘電率が比較的大きい（比誘電率４．０程度）のシリコン酸化膜等により形成されている。また、第４上部拡散防止層３０−４は、例えば、ＳｉＮ膜等により形成されている。
【００３６】
第４上部拡散防止層３０−４上に、例えば、シリコン窒素膜（ＳｉＮ膜）等が形成され、上部絶縁層３５が形成されている。
【００３７】
上記のように、シード層２８−１〜２８−４に添加される添加元素の濃度が、上層側が低いか又は同等であり、且つ最下層より最上層の方が低くなるように含有されている。そのため、配線層２１−１〜２１−４の抵抗値は、上層側が低いか又は同等であり、且つ最下層より最上層の方が低くなるように形成されている。
【００３８】
その結果、下層側の配線層２１に従い、添加元素の濃度が高く、電流密度を低減し、信頼性を向上できる。特に、最下層の配線層２１−１では、トランジスタ等に接続されるためその配線幅が最小加工寸法程度となることも多いため、さらに有効である。
【００３９】
一方、上層側の配線層２１では、例えば、シード層２７および導電層２８として、ピュアに近いＣｕ等のベース金属が適用されている。そのため、上層側の配線層２１の抵抗値が低いため大量の電流を流すことができる。特に、最上層の配線層２１−４は、電源線等から供給される電流を多量に流すことができるため、さらに有効である。
【００４０】
そのため、信頼性が重視される下層側の配線層の添加元素の濃度を高くし、多量の電流量を流すことが必要な上層側の配線層の添加元素の濃度を低くすることで、信頼性の向上と配線抵抗の低減とを両立することができる。
【００４１】
さらに、上記シード層２７に導入される添加元素は、主としてシード層２７の界面、即ち、シード層２８と導電層２７との界面、およびシード層２８と下部拡散防止層２９との界面に偏析する。そのため、シード層２８と導電層２７との界面においては、例えば、導電層２７がベース金属であるＣｕの場合では、添加元素がＣｕの粒界をpinningすること（Ｃｕの粒界に固着させること）により、Ｃｕの界面拡散を阻止するように働く。また、シード層２８と下部拡散防止層２９との界面においては、シード層２８と下部拡散防止層２９との密着性が向上し、各々の界面拡散を阻止するように働く。そのため、信頼性を向上できる。
【００４２】
また、上記のようにシード層２８−１〜２８−４に添加される添加元素の濃度が、上層側が低いか又は同等であり、且つ最下層より最上層の方が低くなるように含有されている。換言すると、上記添加元素の濃度は、導電層２７であるベース金属における断面積あたりの界面の長さが大きいほど高くなるように含有されている。そのため、膜厚が薄く、配線幅が細いため、信頼性がより要求される下層側の導電層２７、シード層２８、下部拡散防止層２９の信頼性を向上することができる。
【００４３】
以上のように、シード層２８の界面での、界面拡散を阻止し、界面の密着性を向上することにより、信頼性を向上できる。
【００４４】
さらに、絶縁層２５−１〜２５−４の比誘電率は、上層側が高いか又は同等であり、且つ最下層より最上層の方が高い。そのため、絶縁層２５の下層に従い容量を低くして信号遅延を低減することができる。
【００４５】
以上のような構成により、多層配線の全体として信号遅延を低減し、信頼性を向上することができる。
【００４６】
さらに、上部拡散防止層３０−１〜３０−４においても、下層側には、例えば比誘電率が低いＳｉＮＣ膜等を用い、上層側には、例えば比誘電率が高いＳｉＮ膜等を用いている。そのため、上記と同様の作用により、信号遅延をさらに低減することができる。
【００４７】
また、シード層２８−１〜２８−４と、配線間絶縁層２３−１〜２３−４との界面には、下部拡散防止層２９−１〜２９−４が形成されている。そのため、シード層２８−１〜２８−４中の金属等が、配線間絶縁層２３−１〜２３−４中に拡散することを防止することができる。
【００４８】
次に、図２乃至図１０を用いて、第１の実施形態に係る半導体装置の製造方法を図１で示した４層多層配線の半導体装置を例に挙げて説明する。
【００４９】
本工程断面図においては、素子分離膜１２並びにＭＯＳＦＥＴ１３の形成工程は省略し、第１導電層（最下層）２１−１、第２導電層（中層）２１−２、第３導電層（上層）２１−３、及び第４導電層（最上層）２１−４の製造方法に直接係わる工程部分を図示している。また、ここでは埋め込み型のＣｕ配線（特に、dual-Damasceneプロセス）を用いた例によって説明を行う。
【００５０】
まず、素子分離膜１２並びにＭＯＳＦＥＴ１３を周知の工程により形成した後、図２に示すように、半導体基板１１の主表面上に、例えば、ＣＶＤ（Chemical Vapor Deposition）法によりＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜等を堆積し、層間絶縁膜１７を形成する。
【００５１】
その後、上記層間絶縁膜１７上に、例えば、減圧プラズマＣＶＤ法によりＳｉＯＣ（比誘電率２．５程度）を堆積し、第１絶縁層２５−１を形成する。さらに、例えば、減圧プラズマＣＶＤ法によりＳｉＯ２を堆積し、第１キャップ絶縁層２６−１を形成する。尚、上記第１キャップ絶縁層２６−１は、後のＣＭＰ（化学的機械的研磨；Chemical Mechanical Polishing）工程時のキャップ（Ｃａｐ）膜となる。
【００５２】
ここで、上記第１絶縁層２５−１の製造方法として、他の幾つかの製造方法が考えられる。例えば、塗布(spin-coat )法によりシリケイト系膜やポリマー系膜を製造する方法、蒸着重合法により有機系膜を製造する方法等がある。ここでは、その一例として、減圧プラズマＣＶＤ法により低比誘電率膜（ＳｉＯＣ膜）を形成する方法について述べた。しかし、デバイスによっては、配線間絶縁層の低比誘電率化が必要でない製品も存在することから、これらの製品群に関しては、一般的に使用されてきたＣＶＤ法によるシリコン酸化膜等を用いても良い。
【００５３】
さらに、第１キャップ絶縁層２６−１上の全面にフォトレジスト４０を塗布し、このフォトレジスト４０に露光及び現像を行って、パターニング化する。
【００５４】
続いて、図３に示すように、フォトレジスト４０をマスクとして、例えば、ＲＩＥ（Reactive Ion Etching）法により第１キャップ絶縁層２６−１及び第１絶縁層２５−１を順次異方性エッチングし、第１導電層を埋め込むための配線孔（トレンチ）を形成する。その後、フォトレジスト４０を除去する。
【００５５】
さらに、第１キャップ絶縁膜２６−１上に第１導電層となるベース金属を充填する。この充填工程として、まず例えば、スパッタ法によりタンタル（Ｔａ）膜３９を１０ｎｍ程度形成する。上記タンタル膜３９上の全面に、例えば、マグネシウム（Ｍｇ）を微量添加したスパッタターゲットを用いたスパッタ法により、Ｃｕ膜４１を８０ｎｍ程度形成する。上記Ｃｕ膜４１上に、例えば、電気めっき法によって８００ｎｍ程度のＣｕ膜４２を形成する。
【００５６】
続いて、図４に示すように、例えば、ＣＭＰ法等によりＣｕ膜４２の平坦化を行い配線孔内にのみにＣｕ膜４１、４２、およびタンタル膜３９を残置させ、第１導電層２７−１、第１シード層２８−１、および第１下部拡散防止層２９−１を形成する。さらに全面上に、例えば、プラズマＣＶＤ法により薄膜のＳｉＯＣ膜を堆積し、第１上部拡散防止層３０−１を形成する。以上の工程により、第１配線層２１−１を形成する。
【００５７】
尚、上記第１シード層２８−１となるＣｕ膜４１を形成した後、第１導電層２７−１となるＣｕ膜４２を電気めっき法等により形成する工程によって、通常、Ｃｕ膜として一体化して形成される。そのため、第１シード層２８−１と第１導電層２７−１との界面は明確とならずに、実質的に上記界面がなく形成される場合が多い。以下、ほかのシード層２８−２〜２８−４と導電層２７−２〜２７−４との界面においても同様である。
【００５８】
さらに、図４に示すように、例えば、減圧プラズマＣＶＤ法により成膜したＳｉＯＣ（比誘電率２．５程度）等を堆積し、第２絶縁層２５−２を形成する。この第２絶縁層２５−２上に、例えば、減圧プラズマＣＶＤ法によりＳｉＯ２を堆積し、第２キャップ絶縁層２６−２を形成する。
【００５９】
続いて図５に示すように、図３で示した同様のフォトリソグラフィー法、ＲＩＥ法などのドライエッチング法の工程を用いて、第２絶縁層２５−２及び第２キャップ絶縁層２６−２を貫通する接続孔４３を形成する。その後、同様の工程により、第１導電層２７−１に達する深さの配線孔４４を形成する。
【００６０】
続いて、図６に示すように、第１導電層２７−１に接続され接続金属となる金属膜を充填する。この充填工程としては、例えば、スパッタ法により配線孔４４および接続孔４３内に第２導電層の拡散防止層となるタンタル膜を１５ｎｍ程度堆積する。さらに、例えば、スパッタ法により添加元素を含有しないスパッタターゲットを用いて全面上にＣｕを８０ｎｍ程度堆積する。ここでは、添加元素による抵抗上昇を抑えるために先ほどとは異なり、添加元素を含有しないスパッタターゲットを用いて堆積する。その後、例えば、電気めっき法により接続孔４４内及び配線孔４３内を含む全面上に８００ｎｍ程度のＣｕを形成する。
【００６１】
さらに、例えば、ＣＭＰ法等により上記タンタル膜、Ｃｕ膜の平坦化を行い配線孔内にのみ導電層を残置させ、第２導電層２７−２、第２シード層２８−２、および第２下部拡散防止層２９−２を形成する。
【００６２】
さらに、第２導電層２７−２、２８−２上、及び第２キャップ絶縁層２６−２上全面に、例えば、プラズマＣＶＤ法により薄膜のＳｉＣ膜等を堆積することにより、第２上部拡散防止層３０−２を形成する。
【００６３】
次に、第２上部拡散防止層３０−２上に、例えば、減圧プラズマＣＶＤ法により、先ほどより若干比誘電率の大きいフッ素添加シリコン酸化膜（比誘電率３．０程度）を堆積形成し、第３絶縁層２５−３を形成する。この第３絶縁層２５−３上に、例えば、減圧プラズマＣＶＤ法によりＳｉＯ２を堆積し、第３キャップ絶縁層２６−３を形成する。
【００６４】
続いて、図７に示すように、上記と同様なリソグラフィーとドライエッチングにより、接続孔４５および配線孔４６を形成する。
【００６５】
続いて、図８に示すように、第３導電層となるベース金属を充填する。第３導電層は、上層のレイヤーであり、上記中層レイヤーよりも配線幅が広く、膜厚が厚い構造となっている。
【００６６】
この充填工程としてまず、例えば、スパッタ法によりタンタル窒化膜を２０ｎｍ程度配線孔４５及び接続孔４６内部を含む全面上に堆積し、Ｃｕ膜の拡散防止として働くタンタル窒化膜を形成する。次に配線孔４６及び接続孔４５内部を含む上記タンタル窒化膜上に、例えば、スパッタ法により添加元素を含有しないスパッタターゲットを用いてＣｕを１００ｎｍ程度形成する。ここでは、添加元素による抵抗上昇を抑えるために、先ほどとは異なり、添加元素を含有しないスパッタターゲットを用いて堆積する。その後上記Ｃｕ上に、例えば、電気めっき法によって、１０００ｎｍ程度のＣｕ膜を形成する。
【００６７】
さらに、例えば、ＣＭＰ法等により、上記タンタル窒化膜、Ｃｕ膜の平坦化を行い、配線構内にのみに残置し、第３導電層２７−３、第３シード層２８−３、および第３下部拡散防止層２８−３を形成する。その後全面上に、例えば、プラズマＣＶＤ法により薄膜のＳｉＮ膜等を堆積し、第３上部拡散防止層３０−３を形成する。
【００６８】
第４配線層２１−４は、最上層であり全レイアー中で最も配線幅が広く、膜厚が厚い構造となっている。まず、例えば、減圧プラズマＣＶＤ法により先ほどより比誘電率の大きいシリコン酸化膜（比誘電率４．０程度）を全面上に形成し、第４絶縁層２５−４とする。
【００６９】
続いて、図９に示すように、上記と同様のリソグラフィーとドライエッチング等の工程により、配線孔及び接続孔を形成する。さらに全面上に、例えば、スパッタ法によりＣｕ膜の拡散防止として働くタンタル窒化膜４７を３０ｎｍ程度形成する。さらに配線孔及び接続孔内を含むタンタル窒化膜４７上に、例えば、同じくスパッタ法により添加元素を含有しないスパッタターゲットを用いてＣｕ膜４８を２００ｎｍ程度形成する。ここでは、添加元素による抵抗上昇を抑えるために、先ほどとは異なり添加元素を含有しないスパッタターゲットを用いて形成する。さらにＣｕ膜４８上に、例えば、電気めっき法によりＣｕ膜４９を１５００ｎｍ程度形成する。
【００７０】
続いて、図１０に示すように、例えば、ＣＭＰ法によりタンタル窒化膜４７、Ｃｕ膜４８、４９の平坦化を行い、配線孔内にのみに残置し、第４導電層２７−４、第４シード層２８−４、および第４下部拡散防止層２９−４を形成する。さらに、全面上に、例えば、プラズマＣＶＤ法により薄膜のＳｉＮ膜等を形成し、第４上部拡散防止層３０−４を形成する。最後に全面上に、例えば、プラズマＣＶＤ法によりＳｉＮ膜等を形成し、上部絶縁層３５を形成する。
【００７１】
以上の工程により、図１で示す半導体装置を製造できる。
【００７２】
上記のような製造方法によれば、下層側のシード層２８に含有させる添加元素の濃度を高くすることで、信頼性が重視される下層側の配線層２１の抵抗値を高くし、電流密度を低減し、信頼性を向上できる。一方、上層側のシード層２８に含有させる添加元素の濃度を低くする（または添加元素を含有させない）ことで、多量の電流量を流すことが必要な上層側の配線層２１の抵抗値を低くする。その結果、配線層２１−１〜２１−４の信頼性の向上ができる。
【００７３】
また、上記のように添加元素は主にシード層２８の界面に偏析し、界面拡散を阻止するように働く。そのため、特に下層側の配線層２１の界面拡散を阻止し、界面の密着性が向上し、信頼性を向上することができる。
【００７４】
さらに、下層側に比誘電率が低い絶縁材料を選択して絶縁層２５を形成する。そのため、配線層２１の幅がより小さい下層側の絶縁層２５の容量を低減し、信号遅延を低減することができる。
【００７５】
以上のように、信号遅延を低減し、信頼性を向上できる半導体装置の製造方法を提供できる。
【００７６】
尚、上記工程において、シード層２８に添加元素を含有させる方法は、添加元素を含有したスパッタターゲットを用いたスパッタ法を用いる例を示した。しかし、添加元素を含有させる方法は、下部拡散防止層２９に添加する、めっき液に添加する、めっき工程後に導電層２７の表面につけて拡散させる、導電層２７を平坦化した後添加元素を導電層２７の表面につけて拡散させる等の種々の方法が考えられる。
【００７７】
[第２の実施形態]
次に、この発明の第２の実施形態に係る半導体装置およびその製造方法について、図１１乃至図１５を用いて説明する。以下の説明において、第１の実施形態と重複する部分の説明を省略する。
【００７８】
図１１は、第２の実施形態に係る半導体装置を模式的に示す断面構造図である。図１１に示すように、本実施形態は各導電層の配線部（Ｖｉａ部）２１と接続部２２の側方に形成される絶縁層が異なる種類の絶縁材料により形成されている、いわゆるHybrid構造の例を示している。
【００７９】
図１１に示すように、配線部絶縁層５１−１〜５１−４および接続部絶縁層５２−１〜５２−４が交互に積層されている。配線部絶縁層５１−１〜５１−４中に、配線層２１−１〜２１−４が埋め込み形成されている。接続部絶縁層５１−２〜５１−４中に、接続部２２−１〜２２−４が埋め込み形成されている。
【００８０】
また、各配線部絶縁層５１−１〜５１−４上には、例えば、ＳｉＯ２膜等により、キャップ絶縁層２６−１〜２６−４が形成されている。各キャップ絶縁層２６−１〜２６−４の上には、例えば、ＳｉＣ膜等により、上部拡散防止層３０−１〜３０−４が形成されている。
【００８１】
第１配線部絶縁層５１−１として、例えば、比誘電率２．５程度のＳｉＯＣ膜等が形成されている。
【００８２】
第２配線部絶縁層５１−２として、例えば、比誘電率２．７程度のポリアリーレン膜等が形成されている。第２接続部絶縁層５２−２として、例えば、比誘電率２．５程度のＳｉＯＣ膜等が形成されている。
【００８３】
第３配線部絶縁層５１−３として、例えば、比誘電率２．７程度のポリアリーレン膜等が形成されている。第３接続部絶縁層５２−３として、例えば、比誘電率２．５程度のＳｉＯＣ膜等が形成されている。
【００８４】
第４配線部絶縁層５１−４として、例えば、比誘電率４．０程度のシリコン酸化膜等が形成されている。第４接続部絶縁層５２−４として、例えば、比誘電率４．０程度のシリコン酸化膜等が形成されている。その他の構造は、図１で示す半導体装置と同様である。
【００８５】
上記のような構造により、上記第１の実施形態と同様の効果を得ることができる。さらに、配線部絶縁層５１と接続部絶縁層５２とは、エッチング比が異なった絶縁材料で構成されている。そのため、深さのバラツキが小さくなっており、信頼性を向上することができる。
【００８６】
次に、図１２乃至図１５を用いて、第２の実施形態に係る半導体装置の製造方法を図１１で示した半導体装置を例に挙げて説明する。
【００８７】
本工程断面図においては、素子分離膜１２並びにＭＯＳＦＥＴ１３の製造方法についての詳細な説明は省略する。
【００８８】
まず、第１の実施形態で示した方法と同様の方法により、半導体基板１１の主表面上に層間絶縁膜１７を形成する。
【００８９】
続いて図１２に示すように、例えば、減圧プラズマＣＶＤ法により比誘電率が２．５程度のＳｉＯＣ膜等を堆積し、第１配線部絶縁層５１−１を形成する。第１配線部絶縁層５１−１上に、例えば、減圧プラズマＣＶＤ法によりＳｉＯ２膜等を堆積し、第１キャップ絶縁層２６−１を形成する。ここで、第1配線部絶縁層５１−１の製造方法として、幾つかの製造方法が考えられることは、上記第１絶縁膜２５−１の場合と同様である。
【００９０】
続いて、図１３に示すように、第１の実施形態と同様の工程により、第１配線層２１−１を形成する。さらに全面上に、例えば、減圧プラズマＣＶＤ法により成膜した比誘電率が２．５程度のＳｉＯＣ膜等を堆積し、第２接続部絶縁層５２−２を形成する。さらに全面上に、例えば、塗布法により第２接続部絶縁層５２−１に対してエッチング選択比の大きなポリアリーレン膜等を堆積し、第２配線部絶縁層５１−２を形成する。
【００９１】
さらに、図３で示した同様のフォトリソグラフィー法、ＲＩＥ法などのドライエッチング法等の工程を用いて、第２配線部絶縁層５１−２、第２接続部絶縁層５２−２、及び第１上部拡散防止層３０−１を貫通し、孔５５を形成する。このとき、第２接続部絶縁層５２−２は、第２配線部絶縁層５１−２に対して高いエッチング選択比をもってエッチングできる。そのため、孔５５の深さのバラツキが小さくなっている。
【００９２】
続いて図１４に示すように、第１の実施形態と同様の工程により、第２上部拡散防止層３０−２を堆積形成し、第２導電層２１−２および第２接続部２２−２を形成する。さらに、第２上部拡散防止層３０−２上に、例えば、減圧プラズマＣＶＤ法により比誘電率が２．５程度のＳｉＯＣ膜等を堆積し、第３接続部絶縁層５２−３を形成する。第３接続部絶縁層５２−３上に、例えば、塗布法により第３接続部絶縁層５２−３に対してエッチング選択比の大きなポリアリーレン膜等を堆積し、第３配線部絶縁層５１−３を形成する。
【００９３】
続いて、図１５に示すように、さらに、上記と同様の工程により第３上部拡散防止層３０−２を形成し、第３配線層２１−３および第３接続部２２−３を形成する。第３上部拡散防止層３０−３上に、例えば、減圧プラズマＣＶＤ法により比誘電率が４．０程度と比誘電率の大きいシリコン酸化膜等を堆積し、第４接続部絶縁層５２−４を形成する。第４接続部絶縁層５２−４上に、例えば、塗布法により第４配線部絶縁層５２−４に対してエッチング選択比の大きなポリアリーレン膜等を堆積し、第４接続部絶縁層５１−４を形成する。
【００９４】
以下、上記実施形態と同様の工程により、第４配線層２１−４、第４接続部２２−４、および第４拡散防止層３０−４を形成し、図１１で示す半導体装置を製造できる。
【００９５】
以上説明したように、配線部絶縁層５１中に配線層２１を埋め込み形成し、接続部絶縁層５２中に接続部（Ｖｉａ部）２２を埋め込み形成する。さらに、配線部絶縁層５１と接続部絶縁層５１とはエッチング比が異なった絶縁材料を選択し形成するため、配線部絶縁層５２は接続部絶縁層５１に対して高い選択比をもってエッチングすることができる。その結果、導電層を形成する孔をエッチングする際において、深さのバラツキを小さくすることができる。
【００９６】
[第３の実施形態]
次に、この発明の第３の実施形態に係る半導体装置およびその製造方法について、図１６乃至図１９を用いて説明する。図１６は、第３の実施形態に係る半導体装置を模式的に示す断面構造図である。
【００９７】
図１６に示すように、本実施形態は各導電層２７上、各シード層２８上、および各下部拡散防止層２９上のみに上部拡散防止層６１−１〜６１−４を配置した例を示している。上記拡散防止層６１−１〜６１−４は、例えば、Ｔａ等の金属により形成されていることが望ましい。その他の構造は、第１の実施形態と同様である。
【００９８】
上記のような構造により、第１の実施形態と同様の効果を得ることができる。さらに、
本実施形態では上部拡散防止層６１として、配線間絶縁層（キャップ絶縁層２６及び絶縁層２５）に対して比誘電率の高い絶縁体を用いることなく、各導電層２７上、シード層２８上、および下部拡散防止層２９上のみに導体が形成されている。その結果、上部拡散防止層６１による配線間容量の上昇を抑え、信号遅延をさらに低減することができる。
【００９９】
さらに、例えば、導電層２７にＣｕ膜を用いた場合においては、上記Ｃｕ膜上にＣｕに対して密着性の良いＴａ等の金属を用いて拡散防止層６１を形成することできる。その結果、Ｃｕ原子の界面拡散によるストレスマイグレーション等の耐性が向上し、各配線層２１−１〜２１−４の間の信頼性をさらに向上することができる。
【０１００】
次に、図１７乃至図１９を用いて、第３の実施形態に係る半導体装置の製造方法を図１６で示した半導体装置を例に挙げて説明する。以下、上記第１、第２の実施形態と同様の部分の説明は省略する。
【０１０１】
図１７に示すように、まず半導体基板１１の主表面上に第１配線層２１−１を形成する。その後、例えば、ウエットエッチング法により第１導電層２７−１上部、第１シード層２８−１上部、および第１下部拡散防止層２９−１上部を１０ｎｍ程度エッチング除去する。
【０１０２】
続いて、図１８に示すように全面上に、例えば、スパッタ法によりＴａ膜６５を１５ｎｍ程度堆積する。
【０１０３】
続いて、図１９に示すように、例えばＣＭＰ法により先ほど堆積したＴａ膜６５を平坦化し、エッチング除去した部分にＴａ膜６５を残置し、第１上部拡散防止層６１−１を形成する。
【０１０４】
以上のような工程を繰り返し、他の上部拡散防止層６１−２、６１−３、６１−４を形成することにより、図１６に示す半導体装置を製造できる。
【０１０５】
尚、他の上部拡散防止層６１−２〜６１−４を形成する際に、例えば、ウエットエッチング法により導電層２７−２〜２７−４上部、シード層２８−２〜２８−４上部、下部拡散防止層２９−２〜２９−４上部をエッチング除去する深さはそれぞれ、１０ｎｍ程度、１５ｎｍ程度、２０ｎｍ程度である。さらに全面上に、例えば、スパッタ法により上部拡散防止層６１−２〜６１−４となるＴａ膜を堆積する膜厚はそれぞれ、１５ｎｍ程度、２０ｎｍ程度、２５ｎｍ程度である。
【０１０６】
さらに、上記第１乃至第３の実施形態では、ベース金属への添加元素は、合金のスパッタリングターゲットを用いて行ったが、添加元素の含有されていない銅ターゲットを用いて堆積させた後に添加元素を堆積させてその後の熱処理により添加させても構わない。また、イオン注入などの方法により添加しても構わない。
【０１０７】
また、多層配線は、２層以上であれば４層に限らないことは勿論である。
【０１０８】
さらに、上記実施形態においては、ベース金属の一例として銅（Ｃｕ）膜を使用する場合のみを用いて説明したが、銅以外のベース金属、例えば、銀等をベース金属として導電層を形成することも可能である。
【０１０９】
また、上記実施形態では、添加元素は１成分であったが、２成分以上でもよい。また、配線信頼性向上を目的とした元素だけではなく、例えば密着性を確保するような添加元素を含有するようにしてもよい。その他、本発明はその主旨を逸脱しない範囲において種々変形して実施可能である。
【０１１０】
以上詳説したように本発明の各実施形態によれば、多層配線を構成する各導電層のうち少なくとも１層のベース金属に添加元素を添加させて構成するので、例えば、最下層にある最小加工寸法程度の薄膜のレイヤーのベース金属に添加元素を添加させて構成することができる。そのため、配線層の電流密度を低減し、配線層の界面の拡散を阻止することにより、信頼性を向上できる。その結果、薄膜でも配線信頼性が向上できる多層配線を構成することができる。
【０１１１】
以上、第１乃至第３の実施形態を用いてこの発明の説明を行ったが、この発明は上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態には種々の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば、各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【０１１２】
【図１】この発明の第１の実施形態に係る半導体装置を模式的に示す断面構造図。
【図２】第１の実施形態に係る半導体装置の製造方法を示す一工程図。
【図３】第１の実施形態に係る半導体装置の製造方法を示す一工程図。
【図４】第１の実施形態に係る半導体装置の製造方法を示す一工程図。
【図５】第１の実施形態に係る半導体装置の製造方法を示す一工程図。
【図６】第１の実施形態に係る半導体装置の製造方法を示す一工程図。
【図７】第１の実施形態に係る半導体装置の製造方法を示す一工程図。
【図８】第１の実施形態に係る半導体装置の製造方法を示す一工程図。
【図９】第１の実施形態に係る半導体装置の製造方法を示す一工程図。
【図１０】第１の実施形態に係る半導体装置の製造方法を示す一工程図。
【図１１】この発明の第２の実施形態に係る半導体装置を模式的に示す断面構造図。
【図１２】第２の実施形態に係る半導体装置の製造方法を示す一工程図。
【図１３】第２の実施形態に係る半導体装置の製造方法を示す一工程図。
【図１４】第２の実施形態に係る半導体装置の製造方法を示す一工程図。
【図１５】第２の実施形態に係る半導体装置の製造方法を示す一工程図。
【図１６】この発明の第３の実施形態に係る半導体装置を模式的に示す断面構造図。
【図１７】第３の実施形態に係る半導体装置の製造方法を示す一工程図。
【図１８】第３の実施形態に係る半導体装置の製造方法を示す一工程図。
【図１９】第３の実施形態に係る半導体装置の製造方法を示す一工程図。
【符号の説明】
【０１１３】
１１…半導体基板、１２…素子分離膜、１３…ＭＯＳＦＥＴ、１４…ゲート電極、１５…ゲート酸化膜、１６…不純物拡散領域、１７…層間絶縁膜、２０…領域、２１−１〜２１−４…配線層、２２−１〜２２−４…接続部、２３−１〜２３−４…配線間絶縁層、２５−１〜２５−４…絶縁層、２６−１〜２６−４…キャップ絶縁層、２７−１〜２７−４…導電層、２８−１〜２８−４…シード層、２９−１〜２９−４…下部拡散防止層、３０−１〜３０−４…上部拡散防止層、３５…上部絶縁層。
【図１】
2005167160.tif 000003
【図２】
2005167160.tif 000004
【図３】
2005167160.tif 000005
【図４】
2005167160.tif 000006
【図５】
2005167160.tif 000007
【図６】
2005167160.tif 000008
【図７】
2005167160.tif 000009
【図８】
2005167160.tif 000010
【図９】
2005167160.tif 000011
【図１０】
2005167160.tif 000012
【図１１】
2005167160.tif 000013
【図１２】
2005167160.tif 000014
【図１３】
2005167160.tif 000015
【図１４】
2005167160.tif 000016
【図１５】
2005167160.tif 000017
【図１６】
2005167160.tif 000018
【図１７】
2005167160.tif 000019
【図１８】
2005167160.tif 000020
【図１９】
2005167160.tif 000021