(57)【要約】  【課題】ＬＣ共振型電圧制御発振器の位相ノイズ特性の劣化及びチップサイズの増大を回避しながら、発振周波数を広帯域化する。  【解決手段】半導体基板に形成された、３端子インダクタまたは２端子インダクタ、及び連続可変容量を有するＬＣ共振回路と、Ｎｃｈトランジスタ、またはＮｃｈトランジスタ及びPｃｈトランジスタを有する増幅器とを含む電圧制御発振器を少なくとも２組備える。第１及び第２の電圧制御発振器を各々構成する２個の３端子または２端子インダクタ２、６は、半導体基板に形成された集積回路の配線層により形成されたスパイラル形状を有し、一方の３端子または２端子インダクタは、他方の３端子または２端子インダクタとインダクタンス値が異なる形状を有し、かつ平面形状において他方の３端子または２端子インダクタの内側領域に配置される。【選択図】図２
2005303839.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成された、３端子インダクタまたは２端子インダクタ、及び連続可変容量を有するＬＣ共振回路と、Ｎｃｈトランジスタ、またはＮｃｈトランジスタ及びPｃｈトランジスタを有する増幅器とを含む電圧制御発振器を少なくとも２組備えた電圧制御発振装置において、
第１及び第２の前記電圧制御発振器を各々構成する２個の前記３端子または２端子インダクタは、前記半導体基板に形成された集積回路の配線層により形成されたスパイラル形状を有し、一方の前記３端子または２端子インダクタは、他方の前記３端子または２端子インダクタとインダクタンス値が異なる形状を有し、かつ平面形状において他方の前記３端子または２端子インダクタの内側領域に配置されたことを特徴とする電圧制御発振装置。
【請求項２】
前記２個の３端子または２端子インダクタは、同一の配線層により形成されている請求項１記載の電圧制御発振装置。
【請求項３】
前記２個の３端子または２端子インダクタは、各々の平面形状における中心を一致させて配置されている請求項１記載の電圧制御発振装置。
【請求項４】
前記２個の３端子または２端子インダクタは、異なる配線層で形成されている請求項１記載の電圧制御発振装置。
【請求項５】
前記電圧制御発振器が３個以上含まれる請求項１〜４のいずれか１項に記載の電圧制御発振装置。
【請求項６】
前記第１及び第２の電圧制御発振器を構成する前記３端子または２端子インダクタを各々形成する配線層の間に他の配線層が配置され、前記他の配線層により前記３端子または２端子インダクタと同等の面積を有し、かつスリットを有するシールドパタンが形成され、前記シールドパタンがＡＣ接地点へ接続された請求項４に記載の電圧制御発振装置。
【請求項７】
前記３端子インダクタの中間点にセレクタが接続され、前記セレクタによりＶＣＣ端子への接続とオープン状態とを選択可能である請求項１〜５のいずれか１項に記載の電圧制御発振装置。
【請求項８】
前記ＬＣ共振回路は、帯域切換え容量を更に有し、
前記帯域切換え容量は、前記電圧制御発振器の一対の出力端にそれぞれ一方の電極が接続された一対の容量と、前記一対の容量の間に接続された一対のＭＯＳ型Ｐｃｈトランジスタとを備え、
前記一対のＭＯＳ型Ｐｃｈトランジスタの各ソースがＶＣＣへ接続され、ドレインは前記一対の容量の他方の電極に各々接続され、前記一対のＭＯＳ型Ｐｃｈトランジスタの前記ソースと前記ドレイン間にそれぞれ抵抗Ｒ１が接続され、前記一対のＭＯＳ型Ｐｃｈトランジスタが形成されたＮウェルと前記ドレインの間にそれぞれ抵抗Ｒ２が接続され、
前記一対のＭＯＳ型Ｐｃｈトランジスタのゲートに帯域制御信号として、“Ｈ”または“Ｌ”が与えられる請求項１に記載の電圧制御発振装置。
【請求項９】
前記ＬＣ共振回路は、帯域切換え容量を更に有し、
前記帯域切換え容量は、前記電圧制御発振器の一対の出力端にそれぞれ一方の電極が接続された一対の容量と、前記一対の容量の間に接続された一対のＭＯＳ型Ｐｃｈトランジスタとを備え、
前記一対のＭＯＳ型Ｐｃｈトランジスタの各ソースがＶＣＣへ接続され、ドレインは前記一対の容量の他方の電極に各々接続され、前記一対のＭＯＳ型Ｐｃｈトランジスタが形成されたＮウェルと前記ドレインの間にそれぞれ抵抗Ｒ２が接続され、
前記一対のＭＯＳ型Ｐｃｈトランジスタのゲートに帯域制御信号として、“Ｌ”（＝ＧＮＤ）または前記ＭＯＳ型Ｐｃｈトランジスタを“ＯＮ”させる最小限低下させた電圧が与えられ、前記“ＯＮ”させる最小限低下させた電圧では、前記一対のＭＯＳ型Ｐｃｈトランジスタは等価的に高抵抗である請求項１に記載の電圧制御発振装置。
【請求項１０】
前記ＬＣ共振回路は、帯域切換え容量を更に有し、
前記帯域切換え容量は、前記電圧制御発振器の一対の出力端にそれぞれ一方の電極が接続された一対の容量と、前記一対の容量の間に接続された一対のＭＯＳ型Ｎｃｈトランジスタとを備え、
前記一対のＭＯＳ型Ｎｃｈトランジスタの各ソースがＧＮＤへ接続され、ドレインは前記一対の容量の他方の電極に各々接続され、前記一対のＭＯＳ型Ｎｃｈトランジスタの前記ソースと前記ドレイン間にそれぞれ抵抗Ｒ１が接続され、前記一対のＭＯＳ型Ｎｃｈトランジスタが形成されたＰウェルと前記ドレインの間にそれぞれ抵抗Ｒ２が接続され、
前記一対のＭＯＳ型Ｎｃｈトランジスタのゲートに“Ｈ”または“Ｌ”の帯域制御信号が与えられる請求項１に記載の電圧制御発振装置。
【請求項１１】
前記ＬＣ共振回路は、帯域切換え容量を更に有し、
前記帯域切換え容量は、前記電圧制御発振器の一対の出力端にそれぞれ一方の電極が接続された一対の容量と、前記一対の容量の間に接続された一対のＭＯＳ型Ｎｃｈトランジスタとを備え、
前記一対のＭＯＳ型Ｎｃｈトランジスタの各ソースがＧＮＤへ接続され、ドレインは前記一対の容量の他方の電極に各々接続され、前記一対のＭＯＳ型Ｎｃｈトランジスタが形成されたＰウェルと前記ドレインの間にそれぞれ抵抗Ｒ２が接続され、
前記一対のＭＯＳ型Ｎｃｈトランジスタのゲートに帯域制御信号として、“Ｈ”（＝ＶＣＣ）または前記ＭＯＳ型Ｎｃｈトランジスタを“ＯＮ”させる最小限上昇させた電圧が与えられ、前記“ＯＮ”させる最小限上昇させた電圧では、前記一対のＭＯＳ型Ｎｃｈトランジスタは等価的に高抵抗である請求項１に記載の電圧制御発振装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、主にＬＣ共振型の電圧制御発振器を備えた電圧制御発振装置に関し、特にその広帯域化に関する。
【背景技術】
【０００２】
図１５は、従来のＬＣ共振型の電圧制御発振器３０の回路図である。この回路は、３端子インダクタ３１、帯域切換え容量３２、連続可変容量３３、Ｎｃｈトランジスタ３４から構成される。この電圧制御発振器３０の発振周波数は、下式で表される。
【０００３】
【数１】
2005303839.tif 000003
【０００４】
Ｃ：帯域切換え容量３２と連続可変容量３３の合成容量
Ｌ：３端子インダクタ３１のインダクタンス
連続可変容量３３は、制御電圧Vtに応じて連続的にその容量値が変化する。これに対して、帯域切換え容量３２は、帯域制御信号Ｖｓの“Ｌ”もしくは、“Ｈ”に応じて、ＭＯＳ型ＰｃｈトランジスタPch１及びPch２が、ＯＮもしくはＯＦＦとなり、その容量値が、Ｃ１分だけ増減する。この帯域切換え容量３２は、電圧制御発振器３０の発振周波数範囲を広帯域化するのに有効で、一般的に用いられている。
【０００５】
上記構成の電圧制御発振器３０の位相ノイズ特性は、３端子インダクタ３１、帯域切換え容量３２、連続可変容量３３、Ｎｃｈトランジスタ３４の最適化が複雑に関連しているため、帯域切換え容量３２の容量値の切換え幅を大きくすると、位相ノイズ特性の最適点がずれてしまい、位相ノイズ特性が劣化してしまう。この位相ノイズ特性の劣化を防ぐために、インダクタ値等が異なった電圧制御発振器３０を２つ準備して発振周波数範囲を広帯域化している。
【０００６】
そのように構成される電圧制御発振装置の各電圧制御発振器に各々用いられる、２個並置して形成された従来の３端子インダクタの平面図を図１６に概念的に示す。同図において、３端子インダクタ３１、３５は、図１５に示した構成を有する２つの電圧制御発振器の構成にそれぞれ用いられる。３端子インダクタ３１は、一方の電圧制御発振器３０の帯域切換え容量３２、連続可変容量３３、Ｎｃｈトランジスタ３４にそれぞれ接続されている。３端子インダクタ３５は、他方の電圧制御発振器（図示せず）の帯域切換え容量３６、連続可変容量３７、Ｎｃｈトランジスタ３８にそれぞれ接続されている。３端子インダクタ３５のようなインダクタ構造を、半導体基板上に形成した例は、例えば特許文献１に示される。
【０００７】
また、図１５に示した帯域切換え容量３２を形成するＭＯＳ型ＰｃｈトランジスタPch１及びPch２が半導体集積回路上に形成された縦構造を、図１７に示す。Ｐ型Ｓｉ基板１８に形成されたＮウェル１９が絶縁体分離層２０により分離された各領域に、ＭＯＳ型ＰｃｈトランジスタPch１及びPch２のソース、ドレインを形成するP型拡散層２１が形成されている。２２は、ポリシリコンからなるゲート電極である。
【特許文献１】特開平８−９７３７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記従来例のように、２つの電圧制御発振器に合わせて２つのインダクタを半導体集積回路上に形成すると、チップサイズが増大し、高コスト化していた。
【０００９】
また、図１７に示した帯域切換え容量３２の構造では、ＭＯＳ型ＰｃｈトランジスタPch１及びPch２のドレインであるＰ型拡散層２１と、VCCに接続されたＮウェル１９との間に、ダイオードＤｉ１が寄生してしまう。一方、Pch１とＣ１間及び、Pch２とＣ１間のＤＣバイアスとしては、抵抗Ｒ１を経由してＶＣＣが印加されているため、帯域切換え容量３２の帯域制御信号Ｖｓが“Ｈ”で、ＭＯＳ型ＰｃｈトランジスタPch１及びPch２がＯＦＦした際、Pch１とＣ１間及び、Pch２とＣ１間であるドレインには、ＶＣＣを中心とした発振振幅が現れる。この結果、電圧制御発振器３０の振幅が、約0.7V以上に大きくなると、ＭＯＳ型ＰｃｈトランジスタPch１及びPch２のドレインへ同様の信号が与えられ、前述した寄生ダイオードＤｉ１がＯＮしてしまい、Ｃ１間を寄生ダイオードＤｉ１を経由してＶＣＣへ接地した状態になる。この結果、帯域切換え容量３２の帯域制御信号Ｖｓの電圧を切換えても、電圧制御発振器３０の発振周波数が十分に変化しなかったり、十分な発振振幅が得られないために、位相ノイズ特性が劣化する場合があった。
【００１０】
本発明は、ＬＣ共振型電圧制御発振装置の位相ノイズ特性の劣化及びチップサイズの増大を回避しながら、発振周波数を広帯域化することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の電圧制御発振装置は、半導体基板に形成された、３端子インダクタまたは２端子インダクタ、及び連続可変容量を有するＬＣ共振回路と、Ｎｃｈトランジスタ、またはＮｃｈトランジスタ及びPｃｈトランジスタを有する増幅器とを含む電圧制御発振器を少なくとも２組備える。第１及び第２の前記電圧制御発振器を各々構成する２個の前記３端子または２端子インダクタは、前記半導体基板に形成された集積回路の配線層により形成されたスパイラル形状を有し、一方の前記３端子または２端子インダクタは、他方の前記３端子または２端子インダクタとインダクタンス値が異なる形状を有し、かつ平面形状において他方の前記３端子または２端子インダクタの内側領域に配置されたことを特徴とする。
【発明の効果】
【００１２】
本発明の電圧制御発振装置によれば、３端子または２端子インダクタが、半導体集積回路の平面上、分離されることなく１箇所に配置されるので、位相ノイズ特性の劣化及びチップサイズの増大を回避しながら、発振周波数の広帯域化を達成することが可能である。
【発明を実施するための最良の形態】
【００１３】
本発明の電圧制御発振装置において、前記２個の３端子または２端子インダクタは、同一の配線層により形成することができる。また、前記２個の３端子または２端子インダクタは、各々の平面形状における中心を一致させて配置されることが好ましい。前記２個の３端子または２端子インダクタは、異なる配線層で形成されてもよい。前記電圧制御発振器が３個以上含まれる構成とすることもできる。
【００１４】
また、前記第１及び第２の電圧制御発振器を構成する前記３端子または２端子インダクタを各々形成する配線層の間に他の配線層が配置され、前記他の配線層により前記３端子または２端子インダクタと同等の面積を有し、かつスリットを有するシールドパタンが形成され、前記シールドパタンがＡＣ接地点へ接続された構成とすることもできる。あるいは、前記３端子インダクタの中間点にセレクタが接続され、前記セレクタによりＶＣＣ端子への接続とオープン状態とを選択可能である構成とすることもできる。
【００１５】
また、本発明の電圧制御発振装置の上記基本の構成において、以下の構成とすることもできる。
【００１６】
すなわち、前記ＬＣ共振回路は、帯域切換え容量を更に有し、前記帯域切換え容量は、前記電圧制御発振器の一対の出力端にそれぞれ一方の電極が接続された一対の容量と、前記一対の容量の間に接続された一対のＭＯＳ型Ｐｃｈトランジスタとを備える。前記一対のＭＯＳ型Ｐｃｈトランジスタの各ソースがＶＣＣへ接続され、ドレインは前記一対の容量の他方の電極に各々接続され、前記一対のＭＯＳ型Ｐｃｈトランジスタの前記ソースと前記ドレイン間にそれぞれ抵抗Ｒ１が接続され、前記一対のＭＯＳ型Ｐｃｈトランジスタが形成されたＮウェルと前記ドレインの間にそれぞれ抵抗Ｒ２が接続され、前記一対のＭＯＳ型Ｐｃｈトランジスタのゲートに帯域制御信号として、“Ｈ”または“Ｌ”が与えられる。
【００１７】
または、前記ＬＣ共振回路は、帯域切換え容量を更に有し、前記帯域切換え容量は、前記電圧制御発振器の一対の出力端にそれぞれ一方の電極が接続された一対の容量と、前記一対の容量の間に接続された一対のＭＯＳ型Ｐｃｈトランジスタとを備える。前記一対のＭＯＳ型Ｐｃｈトランジスタの各ソースがＶＣＣへ接続され、ドレインは前記一対の容量の他方の電極に各々接続され、前記一対のＭＯＳ型Ｐｃｈトランジスタが形成されたＮウェルと前記ドレインの間にそれぞれ抵抗Ｒ２が接続され、前記一対のＭＯＳ型Ｐｃｈトランジスタのゲートに帯域制御信号として、“Ｌ”（＝ＧＮＤ）または前記ＭＯＳ型Ｐｃｈトランジスタを“ＯＮ”させる最小限低下させた電圧が与えられ、前記“ＯＮ”させる最小限低下させた電圧では、前記一対のＭＯＳ型Ｐｃｈトランジスタは等価的に高抵抗である。
【００１８】
または、前記ＬＣ共振回路は、帯域切換え容量を更に有し、前記帯域切換え容量は、前記電圧制御発振器の一対の出力端にそれぞれ一方の電極が接続された一対の容量と、前記一対の容量の間に接続された一対のＭＯＳ型Ｎｃｈトランジスタとを備える。前記一対のＭＯＳ型Ｎｃｈトランジスタの各ソースがＧＮＤへ接続され、ドレインは前記一対の容量の他方の電極に各々接続され、前記一対のＭＯＳ型Ｎｃｈトランジスタの前記ソースと前記ドレイン間にそれぞれ抵抗Ｒ１が接続され、前記一対のＭＯＳ型Ｎｃｈトランジスタが形成されたＰウェルと前記ドレインの間にそれぞれ抵抗Ｒ２が接続され、前記一対のＭＯＳ型Ｎｃｈトランジスタのゲートに“Ｈ”または“Ｌ”の帯域制御信号が与えられる。
【００１９】
または、前記ＬＣ共振回路は、帯域切換え容量を更に有し、前記帯域切換え容量は、前記電圧制御発振器の一対の出力端にそれぞれ一方の電極が接続された一対の容量と、前記一対の容量の間に接続された一対のＭＯＳ型Ｎｃｈトランジスタとを備える。前記一対のＭＯＳ型Ｎｃｈトランジスタの各ソースがＧＮＤへ接続され、ドレインは前記一対の容量の他方の電極に各々接続され、前記一対のＭＯＳ型Ｎｃｈトランジスタが形成されたＰウェルと前記ドレインの間にそれぞれ抵抗Ｒ２が接続され、前記一対のＭＯＳ型Ｎｃｈトランジスタのゲートに帯域制御信号として、“Ｈ”（＝ＶＣＣ）または前記ＭＯＳ型Ｎｃｈトランジスタを“ＯＮ”させる最小限上昇させた電圧が与えられ、前記“ＯＮ”させる最小限上昇させた電圧では、前記一対のＭＯＳ型Ｎｃｈトランジスタは等価的に高抵抗である。
【００２０】
以下、本発明の実施の形態における電圧制御発振装置について、図面を参照してより具体的に説明する。
【００２１】
（実施の形態１）
実施の形態１における電圧制御発振装置について、図１、２を参照して説明する。本実施の形態における電圧制御発振装置は、第１及び第２の電圧制御発振器を備える。図１に、第１の電圧制御発振器１の回路図を示す。第２の電圧制御発振器は、基本的に図１と同一の構造を有するので図示を省略する。また、図１に示す電圧制御発振器１の構成は、図１５に示したものと概ね同様であり、３端子インダクタ２、帯域切換え容量３、連続可変容量４、Ｎｃｈトランジスタ５は、各々図１５における３端子インダクタ３１、帯域切換え容量３２、連続可変容量３３、Ｎｃｈトランジスタ３４に対応する。帯域切換え容量３の構成のみが、図１５の帯域切換え容量３２の構成と相違する。これについては後述する。
【００２２】
第１及び第２の電圧制御発振器を構成する３端子インダクタ２の構造は、互いに相違する。図２に、第１及び第２の電圧制御発振器の構成に各々使用される第１及び第２の３端子インダクタ２、６の平面図を示す。本実施の形態は、この第１及び第２の３端子インダクタ２、６の構造に特徴を有する。第１及び第２の３端子インダクタ２、６は、共に半導体集積回路の同一の配線層により構成され、各々のインダクタ部の中点の端子はそれぞれ、VCCに接続されている。残りの２端子は、インダクタ領域の平面で互いに対向する側に取り出され、各々、第１及び第２の電圧制御発振器の他の回路要素と接続されている。すなわち、第１の３端子インダクタ２の残りの２端子は、第１の電圧制御発振器の帯域切換え容量３、連続可変容量４、Ｎｃｈトランジスタ５に接続されている（図１参照）。第２の３端子インダクタ６の残りの２端子は、第２の電圧制御発振器の帯域切換え容量７、連続可変容量８、Ｎｃｈトランジスタ９に接続されている。
【００２３】
なお、図２におけるインダクタ部と３端子の取りだし部としては、互いに異なる２つの配線層が用いられ、配線間コンタクト１０により、２つの配線間が電気的に接続されている。概算として、配線の寄生容量、シート抵抗がそれぞれインダクタの自己共振（SRF）、Q値（Quality Factor）に大きく影響するため、それらを考慮して、インダクタ部に用いる配線層と、３端子の取りだし部に用いる配線層を選択する。
【００２４】
本実施の形態の構成によれば、２個の３端子インダクタを半導体集積回路の平面上、２箇所に分離することなく配置することにより、位相ノイズ特性の劣化及びチップサイズの増大を回避しながら、電圧制御発振装置の広帯域化が可能となる。
【００２５】
（実施の形態２）
図３は、実施の形態２における電圧制御発振器を構成する３端子インダクタの構造を示す平面図である。第１及び第２の３端子インダクタ２、６の平面形状は、実施の形態１の場合とほぼ同様であるが、２つの異なる配線層が各々、専用に割り当てられている。このため、縦構造上、第１の３端子インダクタ２及び、第２の３端子インダクタ６が上下に分離されるため、２つの配線間を電気的につなぐ配線間コンタクト１０（図２参照）は不要である。一般的に、半導体集積回路のSi基板をGND電位にした場合、Si基板に近い側の配線層の方が、GND電位のSi基板との寄生容量が増え、自己共振が下がる。そのため、第１の電圧制御発振器と第２の電圧制御発振器の内、発振周波数が低い方の３端子インダクタを、Si基板に近い側の配線層で形成する。
【００２６】
（実施の形態３）
図４は、実施の形態３における電圧制御発振器を構成する３端子インダクタの構造を示す平面図である。実施の形態２の場合と同様、第１及び第２の３端子インダクタ２、６に各々、２つの異なる配線層が専用に割り当てられている。実施形態２と異なるのは、第１の３端子インダクタ２、及び第２の３端子インダクタ６に用いられる配線層の間に、縦構造上もう１つの配線層が挿入されていることである。この挿入された配線層により、シールドパターン１１を形成し、GNDもしくはVCCへ接続する。
【００２７】
これにより、縦構造上、上下に分離された第１の３端子インダクタ２及び第２の３端子インダクタ６が、シールドパターン１１で分離されるため、第１の３端子インダクタ２及と第２の３端子インダクタ６の電磁結合による Q値の低下を防止できる。
【００２８】
（実施の形態４）
図５は、実施の形態４における電圧制御発振器を構成する３端子インダクタの構造を示す平面図である。第１及び第２の３端子インダクタ２、６の構造は実施形態１と同様である。相違点は、第１の３端子インダクタ２と第２の３端子インダクタ６のVCC端子に、セレクタ１２が追加されていることである。第１の電圧制御発振器と第２の電圧制御発振器の内、使用しない方の電圧制御発振器のセレクタ１２を“ＯＰＥＮ”にすることができる。それにより、第１の３端子インダクタ２と第２の３端子インダクタ６の電磁結合に起因して、インダクタからVCC端子を経由して電流が流れることを回避し、Q値の低下を防止できる。
【００２９】
（実施の形態５）
図６は、実施の形態５における第１の電圧制御発振器１３の回路図を示す。第２の電圧制御発振器は、基本的に図６と同一の構造を有するので図示を省略する。この第１の電圧制御発振器１３は、図１に示した第１の電圧制御発振器１と比べて、Ｐｃｈトランジスタ１４が追加されている点、及び３端子インダクタが２端子インダクタ１５に置き換わっている点が相違する。
【００３０】
Ｐｃｈトランジスタ１４が追加されることにより、実施の形態１では必要であったＮｃｈトランジスタ５への電流供給源であるVCC端子を、インダクタに接続することが不要になる。そのため２端子インダクタ１５が用いられる。図７に、第１の電圧制御発振器１３及び第２の電圧制御発振器を構成する２端子インダクタ１５、１６の平面図を示す。２端子インダクタ１５の両端は、第１の電圧制御発振器の帯域切換え容量３、連続可変容量４、Ｎｃｈトランジスタ５、Ｐｃｈトランジスタ１４に接続されている。２端子インダクタ１６の両端は、第２の電圧制御発振器の帯域切換え容量７、連続可変容量８、Ｎｃｈトランジスタ９、Ｐｃｈトランジスタ１７に接続されている。
【００３１】
図７に示す２端子インダクタ１５、１６は、インダクタ部が同一配線層により構成されているが、図３に示した実施の形態のように、異なる配線層により構成してもよい。その場合の２端子インダクタ１５、１６の平面構造を図８に示す。
【００３２】
（実施の形態６）
図９に、実施の形態６における電圧制御発振器を構成する帯域切換え容量３の回路図を示す。この帯域切換え容量３の構成は、図１に示した回路と同一である。帯域切換え容量３の縦構造を図１０に示す。
【００３３】
この帯域切換え容量３は、図１５、１７に示した従来構成と比べて、以下の点が相違する。すなわち、図９、１０に示す本実施の形態の帯域切換え容量３では、ＭＯＳ型ＰｃｈトランジスタPch１及びPch２のＮウェル１９が、抵抗Ｒ２を経由して、それぞれPch１及びPch２のドレインへ接続されている。この結果、帯域切換え容量３の帯域制御信号Ｖｓが“Ｈ”で、ＭＯＳ型ＰｃｈトランジスタPch１及びPch２がＯＦＦとなり、発振振幅により、ＭＯＳ型ＰｃｈトランジスタPch１及びPch２のドレインがＶＣＣを越えた場合でも、前述した寄生ダイオードＤｉ１がＯＮしてしまうことがなくなる。
【００３４】
一方、Ｎウェル１９を直接、それぞれPch１及びPch２のドレインへ接続すると、P型Si 基板（GND電位）とＮウェル１９間に発生する寄生ダイオードＤｉ２が逆バイアスされることに起因する容量により、Ｃ１をＡＣ接地していることと同等になる。そのため、電圧制御発振器の発振周波数の十分な変化幅が得られなくなる可能性がある。これに対して本実施の形態では、ＭＯＳ型ＰｃｈトランジスタPch１及びPch２のＮウェル１９を、抵抗Ｒ２を経由して、それぞれPch１及びPch２のドレインへ接続することにより、位相ノイズ特性を劣化させずに、寄生ダイオードＤｉ１がＯＮすることを回避でき、電圧制御発振器の発振周波数の十分な変化幅が得られる。
【００３５】
（実施の形態７）
図１１に、実施の形態７における電圧制御発振器を構成する帯域切換え容量２３の回路図を示す。この帯域切換え容量２３の構成の特徴は以下のとおりである。すなわち、図９、１０に示した帯域切換え容量３では、帯域制御信号Ｖｓの“Ｌ”もしくは“Ｈ”に応じて、ＭＯＳ型ＰｃｈトランジスタPch１及びPch２を、“ＯＮ”もしくは“ＯＦＦ”させて帯域切換え容量３をＣ１分だけ切替えている。これに対して、図１１に示す本実施の形態の帯域切換え容量２３は、ＭＯＳ型ＰｃｈトランジスタPch５及びPch６、セレクタ２４、バイアス電流源２５を有し、セレクタ２４へ入力する帯域制御信号ＶｓによりPch５及びPch６を制御することで、カレントミラーを形成するPch１及びPch２を制御する構成を採っている。
【００３６】
帯域切換え容量２３の容量値を大きくする場合、ＭＯＳ型ＰｃｈトランジスタPch１及びPch２を“ＯＮ”させる。この時、ゲート電圧を“Ｌ”（＝ＧＮＤ）にすることは、図９、１０に示した帯域切換え容量３と同様であり、ＭＯＳ型ＰｃｈトランジスタPch１及びPch２は、等価的に低抵抗（≒０Ω）になる。
【００３７】
帯域切換え容量２３の容量値を小さくする場合、ＭＯＳ型ＰｃｈトランジスタPch１及びPch２を完全に“ＯＦＦ”させない。そのために、セレクタ２４への帯域制御信号ＶｓによりPch５及びPch６を制御することで、Pch１及びPch２を同様に制御する。それにより、ゲート電圧を“Ｌ”（＝ＧＮＤ）まで下げず、ＭＯＳ型ＰｃｈトランジスタPch１及びPch２が“ＯＮ”できる最低限（一般的に≒VCC-0.5V）程度までに制限して下げるように動作させることができる。
【００３８】
この結果、ＭＯＳ型ＰｃｈトランジスタPch１及びPch２は、等価的に高抵抗（≒数kΩ〜数10kΩ）になる。このため、ＭＯＳ型ＰｃｈトランジスタPch１及びPch２を、“ＯＦＦ”させた場合と同様の効果が得られ、帯域切換え容量２３の容量は小さくなる。また、ＭＯＳ型ＰｃｈトランジスタPch１及びPch２は、等価的に高抵抗（≒数kΩ〜数10kΩ）であるため、そのドレインのＤＣバイアスはVCCとなる。
【００３９】
これにより、図９、１０に示した帯域切換え容量３では必要であった抵抗R１が不要となる。その結果、R1で発生していた雑音が無くなるため、電圧制御発振器の位相ノイズ低減に有効である。
【００４０】
（実施の形態８）
図１２に、実施の形態８における電圧制御発振器を構成する帯域切換え容量２６の回路図を示す。帯域切換え容量２６の縦構造を図１３に示す。この帯域切換え容量２６は、図９、１０に示した帯域切換え容量３と比較して、ＭＯＳ型ＰｃｈトランジスタPch１及びPch２が、ＭＯＳ型ＮｃｈトランジスタＮch３及びＮch４に置き換えられている点が相違する。これに合わせて、ＭＯＳ型ＮｃｈトランジスタＮch３及びＮch４及び、抵抗Ｒ１のＤＣバイアスがＧＮＤになるよう接続されている。
【００４１】
動作原理、効果は、図９、１０に示した実施形態と全く同様であるが、ＭＯＳ型Ｎｃｈトランジスタを利用するため、本実施の形態の帯域切換え容量２６は、図１３の縦構造に示されるように、通常のCMOSプロセスで用いられるツインウェル構造（Ｐウェル２７、Ｎウェル１９）ではなく、トリプルウェル構造（Ｐウェル２７、Ｎウェル１９に加えて、Ｎウェル２８）が必要である。
【００４２】
ＭＯＳ型ＮｃｈトランジスタＮch３及びＮch４のＰウェル２７は、抵抗Ｒ２を経由して、それぞれＮch３及びＮch４のドレインへ接続される。この結果、帯域切換え容量２６の帯域制御信号Ｖｓが“Ｌ”で、ＭＯＳ型ＮｃｈトランジスタＮch３及びＮch４がＯＦＦし、発振振幅により、ＭＯＳ型ＮｃｈトランジスタＮch３及びＮch４のドレインがＧＮＤ以下に下がっても、寄生ダイオードＤｉ１がＯＮすることが抑制される。抵抗Ｒ２の効果も図９、１０に示した帯域切換え容量３と同様である。すなわち、寄生ダイオードＤｉ２が、Ｎch３及びＮch４のドレインへ直接接続された場合のような、寄生ダイオードＤｉ２が逆バイアスされることに起因する容量により、Ｃ１をＡＣ接地しているのと等しくなり、電圧制御発振器の発振周波数の十分な変化幅が得られなくなる、という不都合を防止することができる。
【００４３】
図１１に示した帯域切換え容量２３の構成に、本実施の形態のＭＯＳ型Ｎｃｈトランジスタを用いる構成を適用してもよい。図１４に、そのように構成された帯域切換え容量２９の回路図を示す。図１１に示した帯域切換え容量２３と比較して、ＭＯＳ型ＰｃｈトランジスタPch１、２、５、６が、ＭＯＳ型ＮｃｈトランジスタＮch３、４、５、６に変更されている以外、動作原理、効果は、図１１に示した実施の形態と同様である。
【産業上の利用可能性】
【００４４】
本発明は、位相ノイズ特性の劣化及びチップサイズの増大を回避しながら、発振周波数を広帯域化することを可能とするものであり、ＬＣ共振型の電圧制御発振器に有用である。
【図面の簡単な説明】
【００４５】
【図１】実施の形態１における電圧制御発振器の回路図
【図２】同電圧制御発振器を構成するインダクタを示す平面図
【図３】実施の形態２における電圧制御発振器を構成するインダクタを示す平面図
【図４】実施の形態３における電圧制御発振器を構成するインダクタを示す平面図
【図５】実施の形態４における電圧制御発振器を構成するインダクタを示す平面図
【図６】実施の形態５における電圧制御発振器の回路図
【図７】同電圧制御発振器を構成するインダクタを示す平面図
【図８】同電圧制御発振器を構成するインダクタの変形例を示す平面図
【図９】実施の形態６における電圧制御発振器を構成する帯域切換え容量の回路図
【図１０】同帯域切換え容量の縦構造図
【図１１】実施の形態７における電圧制御発振器を構成する帯域切換え容量の回路図
【図１２】実施の形態８における電圧制御発振器を構成する帯域切換え容量の回路図
【図１３】同帯域切換え容量の縦構造図
【図１４】同実施の形態の構成を実施の形態７の帯域切換え容量に適用した例を示す回路図
【図１５】従来の電圧制御発振器の回路図
【図１６】従来のインダクタを示す平面図
【図１７】従来の電圧制御発振器を構成する帯域切換え容量を示す縦構造図
【符号の説明】
【００４６】
１、１３  第１の電圧制御発振器
２  第１の３端子インダクタ
３、７  帯域切換え容量
４、８  連続可変容量
５、９  Nchトランジスタ
６  第２の３端子インダクタ
１０  配線間コンタクト
１１  シールドパタン
１２  セレクタ
１４、１７  Pchトランジスタ
１５、１６  ２端子インダクタ
１８  P型Ｓｉ基板
１９  Ｎウェル
２０  絶縁体分離層
２１  P型拡散層
２２  ゲート電極
２３、２６、２９  帯域切換え容量
２４  セレクタ
２５  バイアス電流源
２７  Ｐウェル
２８  Ｎウェル
３０  電圧制御発振器
３１  ３端子インダクタ
３２  帯域切換え容量
３３  連続可変容量
３４  Nchトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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