(57)【要約】  【課題】多段のソースフォロア型アンプを有する固体撮像素子において、高いゲイン及び広帯域を有する固体撮像素子を提供することを目的とする。  【解決手段】３段のソースフォロア型アンプにより構成された固体撮像素子。各段のソースフォロア型アンプ２１０、２２０、２３０は、それぞれｎチャネル型のドライバトランジスタＤ２１、Ｄ２２、Ｄ２３とｎチャネル型のロードトランジスタＬ２１、Ｌ２２、Ｌ２３とで構成されている。また、ドライバトランジスタＤ２１〜Ｄ２３のドレインは、全て１２Ｖ程度の電源電圧ＶＤＤに接続され、ドライバトランジスタＤ２１〜Ｄ２３におけるそれぞれのバックゲート（第３ウエル領域）が、すべてドライバトランジスタＤ２３のソースに接続されている。【選択図】図３
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【特許請求の範囲】
【請求項１】
多段のソースフォロア型アンプを有する固体撮像素子であって、
第１導電型基板内に形成された光電変換部と、
第１導電型基板内に形成された第２導電型を有する第１ウエル領域と、
前記第１ウエル領域とは電気的に分離するように形成された第２導電型を有する第３ウエル領域とを備え、
最終段以外の少なくともいずれか１段のソースフォロア型アンプのドライバトランジスタが前記第３ウエル領域内に形成され、
前記第３ウエル領域が、次段以降のいずれかのソースフォロア型アンプの出力端子と接続されていることを特徴とする固体撮像素子。
【請求項２】
最終段のソースフォロア型アンプのドライバトランジスタが前記第３ウエル領域内に形成され、
前記３ウエル領域は、最終段のソースフォロア型アンプの出力端子と接続されていることを特徴とする請求項１に記載の固体撮像素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像素子に関する。特に、光電変換部で発生した信号電荷を電圧に変換して出力する出力アンプに関する。
【背景技術】
【０００２】
固体撮像素子は、電荷転送素子（ＣＣＤ）型固体撮像素子を例にとると、光電変換部、電荷転送部、及び信号電荷を電圧信号に変換し増幅して出力する出力アンプを備えている。出力アンプとしては、信号電荷を電圧に変換する電荷検出容量として機能する浮遊拡散層と、これに接続されたソースフォロア型アンプとで構成されている浮遊拡散アンプが広く用いられている。固体撮像素子の高出力、高Ｓ／Ｎ比を実現するため、出力アンプにおいては一層のゲイン向上が求められている。
【０００３】
従来の技術として、特許文献１において、出力アンプのゲインを向上するための技術が開示されている。図４は、特許文献１に開示されている従来の固体撮像素子の回路図である。
【０００４】
図４において、１は入力端子を、２は出力端子を、それぞれ示している。また、出力アンプは３〜５に示すように３段ソースフォロア型アンプであり、ドライバトランジスタ（表面型）Ｑ１１〜Ｑ１３のドレインは電源電圧ＶＤＤに接続され、ドライバトランジスタＱ１１〜Ｑ１３のソースは、それぞれが対応しているロードトランジスタ（埋込み型）Ｑ２１〜Ｑ２３のドレインに接続されている。ドライバトランジスタＱ１２及びＱ１３は、ソースがそれぞれのバックゲートに接続されている。バックゲートとドライバトランジスタのソースを接続することによって、バックゲート効果を抑制することができることから、ソースフォロア型アンプの電圧ゲインＧを高めることを意図したものである。
【０００５】
図５は、図４における第３段ソースフォロア型アンプ５の断面構造図を示している。図５に示すように、第１導電型半導体基板１０上に位置する第２導電型拡散領域１１内に第１導電型ウエル１２が形成され、第１導電型ウエル１２内に第２導電型ウエル１３が形成され、第２導電型ウエル１３上にドライバトランジスタＱ１３が形成されている。ロードトランジスタＱ２３のバックゲートである第２導電型拡散領域１１は接地されており、第１導電型ウエル１２は電源電圧ＶＤＤに接続されている。
【特許文献１】特開２００１−２３０４０６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
一般に、ソースフォロア型アンプの電源電圧ＶＤＤは１２ないし１５Ｖ程度であり、ドライバトランジスタＱ１２及びＱ１３のソース電位は電源電圧ＶＤＤの中間電圧である５ないし１０Ｖ程度に設定される。したがって、例えば３段目ソースフォロア型アンプ５において、第２導電型ウエル１３の電位は、ドライバトランジスタＱ１３のソース電位と接続されていることから自動的に５ないし１０Ｖ程度となり、電源電圧ＶＤＤと接続されている第１導電型ウエル１２の電位は自動的に１２ないし１５Ｖ程度の電圧となる。
【０００７】
一方、固体撮像素子は、光電変換部に過剰な光信号が入射したときのブルーミングと呼ばれる偽信号を抑制するために、縦型オーバーフロードレイン（ＶＯＤ）と呼ばれる構造を適用しているものが多い。ＶＯＤ構造を適用した固体撮像素子では、半導体基板１０に５ないし１０Ｖ程度の基板電圧ＶＳＬが印加される。
【０００８】
また、ＶＯＤ構造を適用した固体撮像素子では、半導体基板１０にさらに高い２０ないし２５Ｖ程度の電圧ＶＳＨを印加することにより光電変換部に蓄積した信号電荷を基板に排出する、いわゆる基板シャッターを構成することが多い。
【０００９】
このとき、ドライバトランジスタＱ１３の直下の領域において、接地されている第２導電型拡散領域１１と第２導電型ウエル１３との電位差が５ないし１０Ｖに達すると、両者の間にパンチスルーによる異常電流が流れ、ゲインの低下や素子破壊等の不良が発生するという問題点があった。
【００１０】
また、同様にドライバトランジスタＱ１３の直下の領域において、特に基板シャッターのための電圧ＶＳＨが基板に印加されたとき、第１導電型ウエル１２と半導体基板１０との電位差が５ないし１０Ｖに達した場合についても、両者の間にパンチスルーによる異常電流が流れ、ゲインの低下や素子破壊等の不良が発生してしまうという問題点があった。
【００１１】
また、図４に示すような多段ソースフォロア型アンプにおいて、ドライバトランジスタの第１導電型ウエル１２とバックゲートとして機能する第２導電型ウエル１３との間に有する寄生容量は、そのドライバトランジスタ自身が属する段の負荷容量となる。
【００１２】
しかし、一般に、多段のソースフォロア型アンプにおいては、後段ほど駆動能力が高く設計されることになるため、ゲイン向上を目的として、バックゲートをドライバトランジスタのソースに接続した場合は、バックゲートの寄生容量が駆動能力の低い前段ソースフォロア型アンプの負荷容量ともなり、帯域を制限する要因となってしまう。
【００１３】
本発明は、上記問題点を解決するために、多段のソースフォロア型アンプを有する固体撮像素子において、高いゲイン及び広帯域を有する固体撮像素子を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記目的を達成するために本発明にかかる固体撮像素子は、多段のソースフォロア型アンプを有する固体撮像素子であって、第１導電型基板内に形成された光電変換部と、第１導電型基板内に形成された第２導電型を有する第１ウエル領域と、前記第１ウエル領域とは電気的に分離するように形成された第２導電型を有する第３ウエル領域とを備え、最終段以外の少なくともいずれか１段のソースフォロア型アンプのドライバトランジスタが前記第３ウエル領域内に形成され、前記第３ウエル領域が、次段以降のいずれかのソースフォロア型アンプの出力端子と接続されていることを特徴とする。
【００１５】
かかる構成により、ドライバトランジスタのバックゲート効果を抑制することができ、高いゲインを得ると同時に帯域を拡大することが可能となる。
【００１６】
最終段のソースフォロア型アンプのドライバトランジスタが前記第3ウエル領域内に形成され、前記3ウエル領域は、最終段のソースフォロア型アンプの出力端子と接続されていることが好ましい。
【発明の効果】
【００１７】
本発明によれば、多段ソースフォロア型アンプを有する固体撮像素子においても、バックゲート効果を抑制し、ゲイン向上を図ることができるとともに、ＶＯＤ構造によるブルーミング抑制や基板シャッターを適用することが可能となる。
【発明を実施するための最良の形態】
【００１８】
（実施の形態１）
以下、本発明の実施の形態１にかかる固体撮像素子について、図面を参照しながら説明する。図１は、本発明の実施の形態１にかかる固体撮像素子の構造を示す断面図である。図１に示すように、本実施の形態１にかかる固体撮像素子は、第１導電型（Ｎ型）半導体基板１０１内に形成された第２導電型（Ｐ型）を有する第１ウエル領域１０２と、第１ウエル領域１０２内に形成された第１導電型（Ｎ型）の第２ウエル領域１０３と、第２ウエル領域１０３内に形成された第２導電型（Ｐ型）を有する第３ウエル領域１０４と、第３ウエル領域内に形成されたドライバトランジスタ１１０とを備えている。
【００１９】
ドライバトランジスタ１１０のゲート１１１は、信号電荷を電圧に変換する電荷検出容量として機能する第１導電型（Ｎ型）の浮遊拡散層１３１に接続されている。本実施の形態１にかかる固体撮像素子は、浮遊拡散層１３１が形成されている第２導電型（Ｐ型）ウエル領域内に光電変換部と電荷転送部（図示せず）を備えており、光電変換部で発生した信号電荷（電子）は電荷転送部を経由して浮遊拡散層１３１に転送される。
【００２０】
ドライバトランジスタのソース１１２は、ロードトランジスタ１２０のドレイン１２３及び第３ウエル領域１０４に接続されるとともに、出力端子２にも接続されている。ロードトランジスタ１２０のソース１２２及びロードトランジスタ１２０が形成されている第２導電型（Ｐ型）ウエル領域は接地されており、ゲート１２１には定電圧が印加されることになる。また、ロードトランジスタ１２０は定電流源となっており、ドライバトランジスタ１１０と共にソースフォロア型アンプを構成している。
【００２１】
次に、ドライバトランジスタのドレイン１１３は、電源電圧ＶＤＤに接続されている。また、第２ウエル領域１０３も、表面に形成された第１導電型のガードリング１０５上のコンタクトから保護抵抗１４０を介して電源電圧ＶＤＤに接続されている。
【００２２】
本実施の形態１において、第２導電型（Ｐ型）第１ウエル領域１０２は、浮遊拡散層１３１が形成されている第２導電型（Ｐ型）ウエル領域１０２ａと、ロードトランジスタ１２０が形成されている第２導電型（Ｐ型）ウエル領域１０２ｂと一体となっており、第２導電型（Ｐ型）ウエル領域１０２ａ及び１０２ｂが接地される構造を有している。このため第１導電型（Ｎ型）第２ウエル領域１０３は、第２導電型（Ｐ型）第１ウエル領域１０２と、浮遊拡散層１３１が形成されている第２導電型（Ｐ型）ウエル領域１０２ａと、ロードトランジスタ１２０が形成されている第２導電型（Ｐ型）ウエル領域１０２ｂとに囲まれることによって、半導体基板１０１とは電気的に分離されていることになる。
【００２３】
また、第２導電型（Ｐ型）第３ウエル領域１０４についても、第１導電型（Ｎ型）第２ウエル領域１０３により、第２導電型（Ｐ型）第１ウエル領域１０２、浮遊拡散層１３１が形成されている第２導電型（Ｐ型）ウエル領域１０２ａ、及びロードトランジスタ１２０が形成されている第２導電型（Ｐ型）ウエル領域１０２ｂとは電気的に分離されている。
【００２４】
本実施の形態１においては、第１導電型（Ｎ型）半導体基板１０１の不純物濃度は１×１０14ないし１×１０15ｃｍ-3程度である。また、第２導電型（Ｐ型）第１ウエル領域１０２の深さは３ないし５μｍ程度であり、不純物濃度は１×１０15ないし１×１０16ｃｍ-3程度である。さらに、第１導電型（Ｎ型）第２ウエル領域１０３の深さは２ないし３μｍ程度であり、不純物濃度は１×１０14ないし１×１０15ｃｍ-3程度である。また、第２導電型（Ｐ型）第３ウエル領域１０４の深さは１ないし２μｍ程度であり、不純物濃度は１×１０15ないし１×１０16ｃｍ-3程度である。
【００２５】
さらに、第２ウエル領域１０３の不純物濃度は、第１ウエル領域の不純物濃度より低くなるように設定されている。このような濃度設定は、第１ウエル領域の形成方法として高エネルギーイオン注入技術を用い、飛程が第２ウエル領域の深さより深くなるイオン注入を行うことにより可能となる。
【００２６】
本実施の形態１にかかる固体撮像素子の動作状態における電圧は、電源電圧ＶＤＤが１２Ｖ、浮遊拡散層１３１及び浮遊拡散層１３１に接続されているドライバトランジスタのゲート１１１の電位が１１Ｖ程度に設定されている。したがって、ドライバトランジスタ１１０のソース１１２の電位、すなわちソースフォロア型アンプにおける出力電圧は、ドライバトランジスタ１１０のゲート１１１の電位から、閾値電圧ＶＴ＋０．５Ｖ程度低下した１０Ｖ程度となり、ソースと接続されている第２導電型（Ｐ型）第３ウエル領域１０４の電位も１０Ｖ程度となる。
【００２７】
ソースフォロア型アンプにおいては、ドライバトランジスタ１１０に対する相互コンダクタンスをｇｍ、サブストレートのコンダクタンスをｇｍｂ、出力コンダクタンスをｇｄｓ１とし、ロードトランジスタに対する出力コンダクタンスをｇｄｓ２とすると、ゲインＧが（数１）のように表現することができる。
【００２８】
（数１）
Ｇ＝ｇｍ／（ｇｍ＋ｇｍｂ＋ｇｄｓ１＋ｇｄｓ２）
したがって、ドライバトランジスタ１１０のバックゲートである第２導電型（Ｐ型）第３ウエル１０４とソースとを接続することにより、（数１）におけるｇｍｂが等価的に‘０’となることから、ゲインＧを向上することが可能となる。
【００２９】
また、本実施の形態１にかかる固体撮像素子においては、光電変換部に基板シャッターを構成することができるＶＯＤ構造を適用しており、信号電荷を光電変換部に蓄積する期間においては半導体基板１０１に５ないし１０Ｖの電圧が印加され、基板シャッター期間においては２０ないし２５Ｖのパルス電圧が印加されることになる。ここで、出力アンプから出力信号を読み出す期間は、当該信号電荷を光電変換部に蓄積する期間に含まれていることから、出力アンプから出力信号を読み出す期間においても、半導体基板１０１に５ないし１０Ｖの電圧が印加されることになる。
【００３０】
ドライバトランジスタが形成されている領域直下の各ウエルの電位関係は、信号電荷を光電変換部に蓄積する期間においては、半導体基板１０１が１０Ｖ、第１ウエル領域１０２が０Ｖ、第２ウエル領域１０３が１２Ｖ、第３ウエル領域１０４が１０Ｖ程度となる。これらのウエル領域間の接合は、すべて逆バイアス条件となっている。
【００３１】
また、第３ウエル領域１０３直下の第１ウエル領域１０２は、半導体基板１０１及び第２ウエル領域１０３との接合から延びる空乏層がつながっており、完全に空乏化している。このため、第１ウエル領域１０２と第３ウエル領域１０４の電位差が１０Ｖ程度あるにもかかわらず、両者間でパンチスルーによる異常電流が流れることを防止することが可能となっている。
【００３２】
一方、基板シャッター期間においては、これらのウエル領域間の接合はすべて逆バイアスになっているが、半導体基板１０１と第２ウエル領域１０３との電位差が１０ないし２０Ｖに達し、両者間でパンチスルーによる異常電流が流れようとする。
【００３３】
しかしながら、当該異常電流は、高抵抗値を有する保護抵抗１４０を介して流れるために、素子の破壊や信頼性を損なうことがない。また、異常電流が流れる期間に、出力アンプから出力信号を読み出す期間は含まれていないことから、素子の特性に悪影響を及ぼすこともない。保護抵抗１４０の抵抗値は、当該目的を達成するのに十分な値に設定されており、本実施の形態１においては１００ｋΩ程度に設定されている。
【００３４】
また、本実施の形態１では、第２導電型（Ｐ型）第１ウエル領域１０２について、イオン注入／拡散を１度行うことのみで形成するのではなく、図１及び図２に示すように、浮遊拡散層１３１周辺及びロードトランジスタ１２０周辺の第２導電型第１ウェル領域（１０２ａ、１０２ｂ）の形成とは異なる工程で、高エネルギーイオン注入技術を用いて、両者を連結するように基板深くに第２導電型（Ｐ型）第１ウェル領域（１０２ｃ）を形成している。このように形成することによって、第２導電型（Ｐ型）第１ウエル領域１０２上に形成される第１導電型（Ｎ型）第２ウエル領域１０３の不純物濃度を、第２導電型（Ｐ型）第１ウエル領域１０２の不純物濃度より低く、例えば半導体基板１０１の不純物濃度と等しく設定することが可能となる。
【００３５】
したがって、上述した信号電荷を光電変換部に蓄積する期間において、第２導電型（Ｐ型）第３ウエル領域１０４直下にある第１導電型（Ｎ型）第２ウエル領域１０３についても完全に空乏化させることができ、半導体基板１０１と第１導電型（Ｎ型）第２ウエル領域１０３間の異常電流の発生を防止することができる。なお、上述した製造方法は、図５に示した従来の固体撮像装置にも適用可能である。
【００３６】
以上のように本実施の形態１によれば、高いゲインを得ることができると同時に、基板シャッター適用時にパンチスルー電流が発生した場合であっても、保護抵抗を介することによって素子の破壊等を防止することができ、また出力信号の読み出し期間にはパンチスルー電流が流れる可能性が無いことから、素子の特性に悪影響を及ぼすことがない。
【００３７】
（実施の形態２）
以下、本発明の実施の形態２にかかる固体撮像素子について、図面を参照しながら説明する。図２は、本発明の実施の形態２にかかる固体撮像素子の構造を示す断面図である。本実施の形態２にかかる固体撮像素子における実施の形態１との相違点は、第１導電型（Ｎ型）第２ウエル領域１０３が電源電圧ＶＤＤには接続されず、電気的にフロートとなっている点にある。
【００３８】
本実施の形態２においては、ドライバトランジスタ１１０が形成されている領域直下の各ウエルの電位関係は、信号電荷を光電変換部に蓄積する期間においては、半導体基板１０１が１０Ｖ、第１ウエル領域１０２が０Ｖ、第３ウエル領域１０４が１０Ｖ程度であり、フロートである第２ウエル領域１０３の電位は、第３ウエル領域１０４の電位の１０Ｖ程度から、ビルトイン電圧だけ上昇した１０．７Ｖ程度となる。
【００３９】
本実施の形態２においても、第２ウエル領域１０３直下の第１ウエル領域１０２は、半導体基板１０１及び第２ウエル領域１０３との接合から延びる空乏層とつながっており、完全に空乏化していることになる。したがって、第１ウエル領域１０２と第３ウエル領域１０４との電位差が１０Ｖ程度あるにもかかわらず、両者間でパンチスルーによる異常電流が流れることを防止することが可能となっている。
【００４０】
一方、基板シャッター期間においては、半導体基板１０１と第２ウエル領域１０３との電位差が１０ないし２０Ｖに達するが、第２ウエル領域１０３が電気的にフロートであることから、両者間でパンチスルーによる異常電流が流れることはない。
【００４１】
以上のように本実施の形態２によれば、高いゲインを得ることができると同時に、基板シャッター適用時も含めて、第１ウェル領域１０２あるいは基板シャッター適用時には第２ウェル領域１０３が、それぞれ電気的に完全にフロートな状態になることから、パンチスルー電流の発生自体を未然に防止することが可能となる。
【００４２】
（実施の形態３）
以下、本発明の実施の形態３にかかる固体撮像素子について、図面を参照しながら説明する。図３は、本発明の実施の形態３にかかる固体撮像素子の構造を示す回路図である。３段のソースフォロア型アンプにより構成されている。各段のソースフォロア型アンプ２１０、２２０、２３０は、それぞれｎチャネル型のドライバトランジスタＤ２１、Ｄ２２、Ｄ２３とｎチャネル型のロードトランジスタＬ２１、Ｌ２２、Ｌ２３とで構成されている。
【００４３】
また、ドライバトランジスタＤ２１〜Ｄ２３のドレインは、全て１２Ｖ程度の電源電圧ＶＤＤに接続されている。ロードトランジスタＬ２１〜Ｌ２３のソース及びバックゲートは全て接地されており、ロードトランジスタＬ２１〜Ｌ２３のゲートには定電圧が印加されている。さらに、ドライバトランジスタＤ２１〜Ｄ２３のソースは、それぞれ対応するロードトランジスタＬ２１〜Ｌ２３のドレインに接続されている。
【００４４】
また、図示はしていないが、ドライバトランジスタＤ２１のゲートは、浮遊拡散層に接続されており、ドライバトランジスタＤ２３のソースは外部への出力端子に接続されている。
【００４５】
ドライバトランジスタＤ２１〜Ｄ２３のウエル構造は、それぞれが図１又は図２に示す構造を有しており、ドライバトランジスタＤ２１〜Ｄ２３のそれぞれのバックゲートは、それぞれに個別の電圧が印加できるようになっている。
【００４６】
しかしながら本実施の形態３においては、ドライバトランジスタＤ２１〜Ｄ２３におけるそれぞれのバックゲートが、すべてドライバトランジスタＤ２３のソースに接続されている点に特徴を有する。すなわち、ドライバトランジスタＤ２２に着目すると、バックゲートに相当する第３ウエル領域は第２ウエル領域との間に寄生容量を持ち、図５に示すような従来の構造では、当該寄生容量は２段目ソースフォロア型アンプの負荷容量となっていたが、本実施の形態３に示す構造によれば、この寄生容量は３段目ソースフォロア型アンプの負荷容量となっている。
【００４７】
一般に、多段のソースフォロア型アンプにおいては、後段ほど駆動能力が高く設計されることになるが、同一の容量を、後段に位置する駆動能力の高いソースフォロア型アンプの負荷とすることによって、出力アンプの帯域を拡大することが可能となる。
【００４８】
同様に、ドライバトランジスタＤ２１においても、ゲイン向上のため、バックゲートをドライバトランジスタＤ２１のソースに接続した場合は、バックゲートの寄生容量が初段ソースフォロア型アンプの負荷容量となり、帯域を制限する要因となってしまう。しかしながら、当該バックゲートの寄生容量を３段目ソースフォロア型アンプの負荷容量とすることによって、上述した効果によって出力アンプの帯域を拡大することが可能となる。
【００４９】
以上のように本実施の形態３によればドライバトランジスタのバックゲート効果を抑制することができ、高いゲインを得、かつ帯域を拡大することが可能となる。
【産業上の利用可能性】
【００５０】
本発明の固体撮像素子は、多段ソースフォロア型アンプを有する場合においても、バックゲート効果を抑制し、ゲイン向上を図ることができるとともに、ＶＯＤ構造によるブルーミング抑制や基板シャッターを適用することが可能である。
【図面の簡単な説明】
【００５１】
【図１】本発明の実施の形態１にかかる固体撮像素子の構造を示す断面図
【図２】本発明の実施の形態２にかかる固体撮像素子の構造を示す断面図
【図３】本発明の実施の形態３にかかる固体撮像素子の構造を示す回路図
【図４】従来の固体撮像素子の回路図
【図５】従来の固体撮像素子の構造図
【符号の説明】
【００５２】
１  入力端子
２  出力端子
３  初段ソースフォロア型アンプ
４  第２段ソースフォロア型アンプ
５  第３段ソースフォロア型アンプ
１０、１０１  第１導電型半導体基板（Ｎ型）
１１  第２導電型領域（Ｐ型）
１２  第１導電型ウェル（Ｎ型）
１３  第２導電型ウェル（Ｐ型）
１０２  第２導電型（Ｐ型）第１ウエル領域
１０３  第１導電型（Ｎ型）第２ウエル領域
１０４  第２導電型（Ｐ型）第３ウエル領域
１１０、Ｑ１１、Ｑ１２、Ｑ１３、Ｑ１４、Ｄ２１、Ｄ２２、Ｄ２３  ドライバトランジスタ
１２０、Ｑ２１、Ｑ２２、Ｑ２３、Ｑ２４、Ｌ２１、Ｌ２２、Ｌ２３  ロードトランジスタ
１３１  浮遊拡散層
１４０  保護抵抗
ＶＤＤ  電源電圧
【図１】
2005167273.tif 000003
【図２】
2005167273.tif 000004
【図３】
2005167273.tif 000005
【図４】
2005167273.tif 000006
【図５】
2005167273.tif 000007