(57)【要約】【課題】安定に動作して、製造工程を簡略化することができ、製造歩留まりや装置の信頼性を向上可能とする。【解決手段】ＴＦＴ１０１ａは、半導体層１１０におけるチャネル形成領域１１１とＳ／Ｄ領域１１２ａ，ｂとの間に、Ｓ／Ｄ領域１１２ａ，ｂよりも高い抵抗値である第１ＬＤＤ領域１１３ａ，ｂが設けられ、半導体層１１０における第１ＬＤＤ領域１１３ａ，ｂとＳ／Ｄ領域１１２ａ，ｂとの間に、第１ＬＤＤ領域１１３ａ，ｂよりも低い抵抗値であり、Ｓ／Ｄ領域１１２ａ，ｂよりも高い抵抗値である第２ＬＤＤ領域１１４ａ，ｂが設けられ、第１チャネル形成領域１１１と第１ＬＤＤ領域１１４ａ，ｂとが、Ｓ／Ｄ領域１１２ａ，ｂと第２ＬＤＤ領域１１４ａ，ｂよりも薄い層厚になるように形成されている。【選択図】図１
2005223027.tif 000002
【特許請求の範囲】
【請求項１】
画素領域の画素に対応するように半導体素子が基板に形成されている表示装置であって、
前記半導体素子は、
第１チャネル形成領域を挟むように第１および第２のソース・ドレイン領域が形成されている第１半導体層と、
前記第１チャネル形成領域に第１絶縁膜を介して形成されている第１制御電極と
を有する第１トランジスタを含み、
前記第１半導体層における前記第１チャネル形成領域と前記第１および第２のソース・ドレイン領域との間には、前記第１および第２のソース・ドレイン領域よりも高い抵抗値である第１高抵抗領域が形成され、
前記第１半導体層における前記第１高抵抗領域と前記第１および第２のソース・ドレイン領域との間には、前記第１高抵抗領域よりも低い抵抗値であり、前記第１および第２のソース・ドレイン領域よりも高い抵抗値である第２高抵抗領域が形成され、
前記第１チャネル形成領域と前記第１高抵抗領域とは、前記第１および第２のソース・ドレイン領域と前記第２高抵抗領域よりも薄い層厚になるように形成されている
表示装置。
【請求項２】
前記第１半導体層は、多結晶シリコンにより形成されている
請求項１に記載の表示装置。
【請求項３】
前記第２高抵抗領域は、前記第１高抵抗領域よりも大きな結晶粒になるように形成されている
請求項２に記載の表示装置。
【請求項４】
前記基板の前記画素領域の周囲には、第２トランジスタが設けられ、
前記第２トランジスタは、
第２チャネル形成領域を挟むように第３および第４のソース・ドレイン領域が形成されている第２半導体層と、
前記第２チャネル形成領域に第２絶縁膜を介して形成されている第２制御電極と
を有し、
前記第２半導体層の前記第２チャネル形成領域は、前記第１半導体層の前記第１チャネル形成領域よりも厚い層厚になるように形成されている
請求項１に記載の表示装置。
【請求項５】
前記第２半導体層の前記第２チャネル形成領域は、前記第１半導体層の前記第１および第２のソース・ドレイン領域と略同じ層厚になるように形成されている
請求項４に記載の表示装置。
【請求項６】
前記第１半導体層と前記第２半導体層とは、多結晶シリコンにより形成されている
請求項４に記載の表示装置。
【請求項７】
前記第２半導体層の前記第２チャネル形成領域は、前記第１半導体層の前記第１チャネル形成領域よりも大きな結晶粒になるように形成されている
請求項６に記載の表示装置。
【請求項８】
第１チャネル形成領域を挟むように第１および第２のソース・ドレイン領域が形成されている第１半導体層と、前記第１チャネル形成領域に第１絶縁膜を介して形成されている第１制御電極とを有する第１トランジスタが、画素領域の画素に対応するように基板に形成されている表示装置の製造方法であって、
前記第１トランジスタを形成する工程として、
前記基板の画素領域に前記第１半導体層を形成する第１工程と、
前記基板に形成された前記第１半導体層の前記第１チャネル形成領域に対応するように前記第１絶縁層を形成する第２工程と、
前記第１絶縁層が形成された前記第１半導体層の前記第１チャネル形成領域に対応する領域に前記第１絶縁層を介して前記第１制御電極を形成する第３工程と、
前記第１制御電極が形成された前記第１半導体層において、前記第１チャネル形成領域と前記第１および第２のソース・ドレイン領域との間の領域に、前記第１および第２のソース・ドレイン領域よりも高い抵抗値である第１高抵抗領域を形成する第４工程と、
前記第１制御電極が形成された前記第１半導体層において、前記第１高抵抗領域と前記第１および第２のソース・ドレイン領域との間の領域に、前記第１高抵抗領域よりも低い抵抗値であり、前記第１および第２のソース・ドレイン領域よりも高い抵抗値である第２高抵抗領域を形成する第５工程と、
前記第１半導体層に前記第１および第２のソース・ドレイン領域を形成する第６工程と
を有し、
前記第１工程においては、前記第１チャネル形成領域と前記第１高抵抗領域とに対応する領域が、前記第１および第２のソース・ドレイン領域と前記第２高抵抗領域との対応する領域よりも薄い層厚になるように前記第１半導体層を形成し、
前記第４工程と前記第５工程とにおいては、共通する条件のイオン注入を行うことによって前記第１高抵抗領域と前記第２高抵抗領域とを形成する
表示装置の製造方法。
【請求項９】
前記第１工程においては、前記第１半導体層を多結晶シリコンにより形成する
請求項８に記載の表示装置の製造方法。
【請求項１０】
前記第４工程と前記第５工程とにおいては、前記第２高抵抗領域が、前記第１高抵抗領域よりも大きな結晶粒になるように形成する
請求項９に記載の表示装置の製造方法。
【請求項１１】
第２チャネル形成領域を挟むように第３および第４のソース・ドレイン領域が形成されている第２半導体層と、前記第２チャネル形成領域に第２絶縁膜を介して形成されている第２制御電極とを有する第２トランジスタを、前記基板の前記画素領域の周囲に形成する工程を備えており、
前記第２トランジスタを形成する工程として、
前記基板の前記画素領域の周囲に前記第２半導体層を形成する第７工程と、
前記基板に形成された前記第２半導体層の前記第２チャネル形成領域に対応するように前記第２絶縁層を形成する第８工程と、
前記第２絶縁層が形成された前記第２半導体層の前記第２チャネル形成領域に対応する領域に前記第２絶縁層を介して前記第２制御電極を形成する第９工程と、
前記第２制御電極が形成された前記第２半導体層において前記第２チャネル形成領域を挟むように前記第３および第４のソース・ドレイン領域を形成する第１０工程と
を有し、
前記第７工程においては、前記第２半導体層の前記第２チャネル形成領域が前記第１半導体層の前記第１チャネル形成領域よりも厚い層厚になるように形成する
請求項８に記載の表示装置の製造方法。
【請求項１２】
前記第７工程においては、前記第２半導体層の前記第２チャネル形成領域が、前記第１半導体層の前記第１および第２のソース・ドレイン領域と略同じ層厚になるように形成する
請求項１１に記載の表示装置の製造方法。
【請求項１３】
前記第１工程と前記第７工程においては、前記第１半導体層と前記第２半導体層とを多結晶シリコンにより形成する
請求項１１に記載の表示装置の製造方法。
【請求項１４】
前記第７工程においては、前記第２半導体層の前記第２チャネル形成領域が、前記第１半導体層の前記第１チャネル形成領域よりも大きな結晶粒になるように形成する
請求項１３に記載の表示装置の製造方法。
【請求項１５】
前記第１工程と前記第７工程においては、
前記第１半導体層と前記第２半導体層との形成領域を覆うように第１多結晶シリコン膜を形成し、
前記第１半導体層における前記第１および第２のソース・ドレイン領域の形成領域と前記第２高抵抗領域と、前記第２半導体層における第２チャネル形成領域と前記第３および第４のソース・ドレイン領域との形成領域とが、前記第１半導体層における前記第１チャネル形成領域と前記第１高抵抗領域よりも厚い層厚になるように、前記第１多結晶シリコン膜を加工し、
前記加工された第１多結晶シリコン膜が形成されている前記第１半導体層と前記第２半導体層との形成領域を覆うように第２多結晶シリコン膜を形成し、
前記第１多結晶シリコン膜と前記第２多結晶シリコン膜とを加工することによって前記第１半導体層と前記第２半導体層とを形成する
請求項１１に記載の表示装置の製造方法。
【請求項１６】
前記第１工程と前記第７工程においては、前記第１半導体層の第１チャネル形成領域と前記第２半導体層の第２チャネル形成領域とに形成された第１および第２の多結晶シリコン膜に対して共通する条件のイオン注入を行う
請求項１５に記載の表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置およびその製造方法に関し、特に、アクティブマトリクス方式の表示装置およびその製造方法に関するものである。
【背景技術】
【０００２】
液晶表示装置や有機ＥＬ表示装置などの表示装置は、ＣＲＴ（Ｃａｔｈｏｄｅ  Ｒａｙ  Ｔｕｂｅ）よりも、薄型、軽量、低消費電力といった利点を有し、携帯電話などの電子機器の表示装置など、さまざまな分野において利用されている。このような表示装置の駆動方式として、アクティブマトリクス方式が知られている。
【０００３】
アクティブマトリクス方式の表示装置においては、たとえば、薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）が各画素に対応して形成されており、スイッチング素子として用いられている。ＴＦＴは、アモルファスシリコンや多結晶シリコンなどを半導体層として用いて構成されている。このうち、多結晶シリコンを用いたＴＦＴは、高速に動作し、画素のスイッチング素子であるＴＦＴと、その周辺の駆動回路を構成するＴＦＴとを一体的に形成できるために多用されている（たとえば、特許文献１参照）。
【特許文献１】特開２００２−３３４９９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
図６は、多結晶シリコンのＴＦＴを用いたアクティブマトリクス方式の液晶表示装置を示す図である。
【０００５】
図６に示すように、アクティブマトリクス方式の液晶表示装置は、第１基板１１と第２基板２１と液晶層３１とを有する。
【０００６】
第１基板１１は、複数がマトリクス状に配列されて形成されている画素電極６１と、画素電極６１への電圧を制御するスイッチング素子としての第１ＴＦＴ１０１と、画素部周辺の駆動回路を構成する第２ＴＦＴ２０１と、第１および第２のＴＦＴ１０１，２０１に入射する光を遮る遮光層１４とが設けられている。
【０００７】
また、第２基板２１は、画素電極６１に対向する対向電極２２が設けられている。
【０００８】
そして、液晶層３１は、第１基板１１の画素電極６１と、第２基板２１の対向電極２２との間に挟まれるように配置されている。液晶層３１は、画素電極６１と対向電極２２とに印加される電圧に基づいて配向状態が変化し、画面の表示が行われる。
【０００９】
ここで、第１基板１１の第１ＴＦＴ１０１は、画素のスイッチング素子として機能し、半導体層が多結晶シリコンにより形成されている。そして、第１ＴＦＴ１０１は、ドレイン近傍での電界集中を緩和してオフ状態でのリーク電流を抑制するために、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造で形成されている。
【００１０】
また、第２ＴＦＴ２０１は、画素部周辺の駆動回路を構成し、第１ＴＦＴ１０１と同様に、半導体層が多結晶シリコンにより形成されている。しかし、第２ＴＦＴ２０１は、第１ＴＦＴ１０１よりも高速に動作することが要求されるため、第１ＴＦＴ１０１よりも抵抗が小さくなるように半導体層の結晶粒が大きく、層厚が厚くなっている。
【００１１】
このように、多結晶シリコンのＴＦＴを用いた液晶表示装置においては、画素のスイッチング素子としての第１ＴＦＴ１０１と、画素部の周辺の駆動回路を構成する第２ＴＦＴ２０１とは、お互いの構造が異なっている。このため、多結晶シリコンのＴＦＴを用いた液晶表示装置は、製造工程が複雑になり、製造歩留まりや装置の信頼性が低下する場合があった。特に、画素のスイッチング素子としての第１ＴＦＴ１０１が、上記のように、半導体層を薄膜化することが要求されているため、画素電極６１と第１ＴＦＴ１０１とを接続するためのコンタクトホールを形成する際においては、必要な半導体層を除去してしまう不具合が発生するなど、製造することが困難な場合があった。このため、前述のように、第１ＴＦＴ１０１をＬＤＤ構造にした場合であっても、ドレイン近傍での電界集中の緩和が不十分になり、オフ状態でのリーク電流を抑制できずにフリッカが発生する場合があった。そして、画素のスイッチング素子としての第１ＴＦＴ１０１は、半導体層を薄膜化することによって、動作電圧に対する耐圧特性が劣化し、安定な動作が得られない場合があった。また、画素のスイッチング素子としての第１ＴＦＴ１０１と、画素部周辺の駆動回路を構成する第２ＴＦＴ２０１とは、ドライ酸化法によって多結晶シリコンの半導体層の層厚をそれぞれ制御しているために、半導体層である多結晶シリコンの突起が製造時に残って、駆動時にゲート酸化膜が破壊される場合があった。
【００１２】
したがって、本発明の目的は、安定に動作して、製造工程を簡略化することができ、製造歩留まりや装置の信頼性を向上可能な表示装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１３】
上記目的の達成のため、本発明の表示装置は、画素領域の画素に対応するように半導体素子が基板に形成されている表示装置であって、前記半導体素子は、第１チャネル形成領域を挟むように第１および第２のソース・ドレイン領域が形成されている第１半導体層と、前記第１チャネル形成領域に第１絶縁膜を介して形成されている第１制御電極とを有する第１トランジスタを含み、前記第１半導体層における前記第１チャネル形成領域と前記第１および第２のソース・ドレイン領域との間には、前記第１および第２のソース・ドレイン領域よりも高い抵抗値である第１高抵抗領域が形成され、前記第１半導体層における前記第１高抵抗領域と前記第１および第２のソース・ドレイン領域との間には、前記第１高抵抗領域よりも低い抵抗値であり、前記第１および第２のソース・ドレイン領域よりも高い抵抗値である第２高抵抗領域が形成され、前記第１チャネル形成領域と前記第１高抵抗領域とは、前記第１および第２のソース・ドレイン領域と前記第２高抵抗領域よりも薄い層厚になるように形成されている。
【００１４】
本発明の表示装置によれば、画素領域の画素に接続された半導体素子としての第１トランジスタは、第１および第２のソース・ドレイン領域よりも高い抵抗値である第１高抵抗領域と、第１高抵抗領域よりも低い抵抗値であり、第１および第２のソース・ドレイン領域よりも高い抵抗値である第２高抵抗領域とによってドレイン近傍での電界集中を緩和し、オフ状態でのリーク電流を抑制する。
【００１５】
上記目的の達成のため、本発明の表示装置の製造方法は、第１チャネル形成領域を挟むように第１および第２のソース・ドレイン領域が形成されている第１半導体層と、前記第１チャネル形成領域に第１絶縁膜を介して形成されている第１制御電極とを有する第１トランジスタが、画素領域の画素に対応するように基板に形成されている表示装置の製造方法であって、前記第１トランジスタを形成する工程として、前記基板の画素領域に前記第１半導体層を形成する第１工程と、前記基板に形成された前記第１半導体層の前記第１チャネル形成領域に対応するように前記第１絶縁層を形成する第２工程と、前記第１絶縁層が形成された前記第１半導体層の前記第１チャネル形成領域に対応する領域に前記第１絶縁層を介して前記第１制御電極を形成する第３工程と、前記第１制御電極が形成された前記第１半導体層において、前記第１チャネル形成領域と前記第１および第２のソース・ドレイン領域との間の領域に、前記第１および第２のソース・ドレイン領域よりも高い抵抗値である第１高抵抗領域を形成する第４工程と、前記第１制御電極が形成された前記第１半導体層において、前記第１高抵抗領域と前記第１および第２のソース・ドレイン領域との間の領域に、前記第１高抵抗領域よりも低い抵抗値であり、前記第１および第２のソース・ドレイン領域よりも高い抵抗値である第２高抵抗領域を形成する第５工程と、前記第１半導体層に前記第１および第２のソース・ドレイン領域を形成する第６工程とを有し、前記第１工程においては、前記第１チャネル形成領域と前記第１高抵抗領域とに対応する領域が、前記第１および第２のソース・ドレイン領域と前記第２高抵抗領域との対応する領域よりも薄い層厚になるように前記第１半導体層を形成し、前記第４工程と前記第５工程とにおいては、共通する条件のイオン注入を行うことによって前記第１高抵抗領域と前記第２高抵抗領域とを形成する。
【００１６】
本発明の表示装置の製造方法によれば、第１工程において、基板の画素領域に第１半導体層を形成する。そして、第２工程において、基板に形成された第１半導体層の第１チャネル形成領域に対応するように第１絶縁層を形成する。そして、第３工程において、第１絶縁層が形成された第１半導体層の第１チャネル形成領域に対応する領域に第１絶縁層を介して第１制御電極を形成する。そして、第４工程において、第１制御電極が形成された第１半導体層において、第１チャネル形成領域と第１および第２のソース・ドレイン領域との間の領域に、第１および第２のソース・ドレイン領域よりも高い抵抗値である第１高抵抗領域を形成する。そして、第５工程において、第１制御電極が形成された第１半導体層において、第１高抵抗領域と第１および第２のソース・ドレイン領域との間の領域に、第１高抵抗領域よりも低い抵抗値であり、第１および第２のソース・ドレイン領域よりも高い抵抗値である第２高抵抗領域を形成する。そして、第６工程において、第１半導体層に第１および第２のソース・ドレイン領域を形成する。ここで、第１工程においては、第１チャネル形成領域と前記第１高抵抗領域とに対応する領域が、前記第１および第２のソース・ドレイン領域と前記第２高抵抗領域との対応する領域よりも薄い層厚になるように第１半導体層を形成する。また、第４工程と第５工程とにおいては、共通する条件のイオン注入を行うことによって第１高抵抗領域と第２高抵抗領域とを形成する。
【発明の効果】
【００１７】
本発明によれば、安定に動作して、製造工程を簡略化することができ、製造歩留まりや装置の信頼性を向上可能な表示装置およびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１８】
以下より、本発明にかかる実施形態の一例について説明する。
【００１９】
図１は、本発明にかかる実施形態の表示装置である液晶表示装置を示す断面図である。
【００２０】
図１に示すように、本実施形態の液晶表示装置は、第１基板１１と第２基板２１と液晶層３１とを有する。
【００２１】
第１基板１１は、光を透過する絶縁性の基板であり、たとえば、石英ガラスを用いて構成されている。そして、第１基板１１は、第１ＴＦＴ１０１ａと、第２ＴＦＴ２０１ａと、遮光層１４と、画素電極６１とを有する。また、第１基板１１には、信号線（図示なし）と走査線（図示なし）が設けられている。
【００２２】
第１ＴＦＴ１０１ａは、複数がマトリクス状に配列されている画素電極６１に対応するように第１基板１１に形成されている。第１ＴＦＴ１０１ａは、画素電極６１と接続して画素電極６１への電圧を制御するスイッチング素子として機能する。第１ＴＦＴ１０１ａは、第１半導体層１１０と第１ゲート絶縁膜１２１と第１ゲート電極１３１とを有する。
【００２３】
第１半導体層１１０は、たとえば、多結晶シリコンにより形成されており、ｐ型の第１チャネル形成領域１１１を挟むように、ｎ型の第１および第２のソース・ドレイン領域１１２ａ，１１２ｂが設けられている。第１および第２のソース・ドレイン領域１１２ａ，１１２ｂのそれぞれには、第１および第２の電極１４１ａ，１４１ｂが接続されている。そして、第１電極１４１ａは、第１基板１１に設けられている信号線（図示なし）に接続されており、第２電極１４１ｂは、画素電極６１に接続されている。
【００２４】
そして、第１半導体層１１０における第１チャネル形成領域１１１と第１および第２のソース・ドレイン領域１１２ａ，１１２ｂとのそれぞれの間には、第１および第２のソース・ドレイン領域よりも高い抵抗値の第１ＬＤＤ領域１１３ａ，１１３ｂが設けられている。第１ＬＤＤ領域１１３ａ，１１３ｂは、ｎ型の導電型であり、第１および第２のソース・ドレイン領域１１２ａ，１１２ｂよりも不純物濃度が低い。
【００２５】
さらに、第１半導体層１１０における第１ＬＤＤ領域１１３ａ，１１３ｂと第１および第２のソース・ドレイン領域１１２ａ，１１２ｂとの間には、第１ＬＤＤ領域１１３ａ，１１３ｂよりも低い抵抗値であり、第１および第２のソース・ドレイン領域１１２ａ，１１２ｂよりも高い抵抗値である第２ＬＤＤ領域１１４ａ，１１４ｂが設けられている。第２ＬＤＤ領域１１４ａ，１１４ｂは、ｎ型の導電型であり、第１ＬＤＤ領域１１３ａ，１１３ｂよりも不純物濃度が低い。また、第２ＬＤＤ領域１１４ａ，１１４ｂは、第１ＬＤＤ領域１１３ａ，１１３ｂよりも大きな結晶粒になるように形成されている。
【００２６】
ここで、第１チャネル形成領域１１１と第１ＬＤＤ領域１１３ａとは、第１および第２のソース・ドレイン領域１１２ａ，１１２ｂと第２ＬＤＤ領域１１４ａ，１１４ｂよりも薄い層厚になるように形成されている。たとえば、第１チャネル形成領域１１１と第１ＬＤＤ領域１１３ａとの層厚は、１０〜５０ｎｍが好ましく、３０ｎｍになるように形成されており、一方、第１および第２のソース・ドレイン領域１１２ａ，１１２ｂと第２ＬＤＤ領域１１４ａ，１１４ｂの層厚は、５５〜１５０ｎｍが好ましく、７５ｎｍになるように形成されている。
【００２７】
第１ゲート絶縁膜１２１は、第１半導体層１１０の第１チャネル形成領域１１１に対応するように形成されている。第１ゲート絶縁膜１２１は、たとえば、シリコン酸化物を用いて形成されており、第１ＴＦＴ１０１ａのゲート絶縁膜として機能する。
【００２８】
第１ゲート電極１３１は、第１ゲート絶縁膜１２１を介して第１半導体層１１０の第１チャネル形成領域１１１に対応するように形成されている。第１ゲート電極１３１は、たとえば、多結晶シリコンを用いて形成されており、第１基板１１に設けられている走査線（図示なし）に接続されている。
【００２９】
第２ＴＦＴ２０１ａは、第１基板１１の画素領域の周辺に設けられ、駆動回路を構成している。第２ＴＦＴ２０１ａを含む駆動回路は、たとえば、ゲートドライバとして走査線に接続されており、走査線を介して第１ＴＦＴ１０１ａの第１ゲート電極１３１に走査信号を選択的に供給する。その他に、第２ＴＦＴ２０１ａを含む駆動回路は、データドライバとして信号線に接続されていてもよい。第２ＴＦＴ２０１ａは、第２半導体層２１０と第２ゲート絶縁膜２２１と第２ゲート電極２３１とを有する。
【００３０】
第２半導体層２１０は、たとえば、第１半導体層１１０と同様に、多結晶シリコンにより形成されており、ｐ型の第２チャネル形成領域２１１を挟むように、ｎ型の第３および第４のソース・ドレイン領域２１２ａ，２１２ｂが設けられている。そして、第３および第４のソース・ドレイン領域２１２ａ，２１２ｂのそれぞれには、第３および第４の電極２４１ａ，２４１ｂが接続されている。ここで、第２半導体層２１０の第２チャネル形成領域２１１は、第１半導体層１１０の第１チャネル形成領域１１１よりも厚い層厚であって、第１および第２のソース・ドレイン領域１１２ａ，１１２ｂと略同じ層厚になるように形成されている。また、第２半導体層２１０の第２チャネル形成領域２１１は、第１半導体層１１０の第１チャネル形成領域１１１よりも大きな結晶粒になるように形成されている。
【００３１】
そして、第１ＴＦＴ１０１ａと第２ＴＦＴ２０１ａとを覆うように、シリコン酸化膜の第１層間絶縁膜４１と第２層間絶縁膜４２とが順次形成されている。ここで、第２層間絶縁膜４２は、第１基板１１の液晶層３１側の表面を平坦化している。
【００３２】
遮光層１４は、第１ＴＦＴ１０１ａと第２ＴＦＴ２０１ａとに入射する光を遮るように、第２層間絶縁膜４２の上に形成されている。遮光層１４は、たとえば、チタンを用いて形成されている。そして、遮光層１４を覆うように、シリコン酸化膜の第３層間絶縁膜４３が形成されている。
【００３３】
画素電極６１は、第１基板１１の画素領域に対応するように、複数がマトリクス状に配列されて形成されている。画素電極６１は、たとえば、ＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）を用いて第３層間絶縁膜４３の上に形成されている。
【００３４】
また、第２基板２１は、第１基板１１と同様に、光を透過する絶縁性の基板であり、たとえば、石英ガラスを用いて構成されている。そして、第２基板２１には、画素電極６１とが設けられている。画素電極６１に対向する対向電極２２が設けられている。ここで、対向電極２２は、ＩＴＯを用いて形成され、画素電極６１に共通する共通電極として形成されている。
【００３５】
そして、液晶層３１が、第１基板１１の画素電極６１と、第２基板２１の対向電極２２との間に挟まれるように配置されている。液晶層３１は、たとえば、ツイストネマティック型として形成されている。液晶層３１は、画素電極６１と対向電極２２とに印加される電圧に基づいて配向状態が変化し、画面の表示が行われる。
【００３６】
なお、本実施形態の第１基板１１は、本発明の基板に相当する。そして、第１ＴＦＴ１０１ａは、本発明の第１トランジスタに相当する。また、第１ゲート絶縁膜１２１は、本発明の第１絶縁膜に相当する。そして、第１ＬＤＤ領域１１３ａ，１１３ｂは、本発明の第１高抵抗領域に相当する。また、第２ＬＤＤ領域１１４ａ，１１４ｂは、本発明の第２高抵抗領域に相当する。そして、第１ゲート電極１３１は、本発明の第１制御電極に相当する。また、第２ＴＦＴ２０１ａは、本発明の第２トランジスタに相当する。そして、第２ゲート絶縁膜２２１は、本発明の第２絶縁膜に相当する。また、第２ゲート電極２３１は、本発明の第２制御電極に相当する。
【００３７】
以下より、上記の表示装置である液晶表示装置の製造方法について説明する。
【００３８】
図２，図３，図４，図５は、本実施形態の液晶表示装置の製造方法の各工程における断面図である。図２，図３，図４，図５においては、上記の液晶表示装置の第１ＴＦＴ１０１ａと第２ＴＦＴ１０２ａとを製造する工程における断面図を順次示している。
【００３９】
まず、図２（ａ）に示すように、第１半導体層１１０と第２半導体層２１０との形成領域を覆うように、第１多結晶シリコン膜１２を形成する。本実施形態においては、たとえば、減圧ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、３０ｎｍ厚の第１多結晶シリコン膜１２を、第１基板１１の全面に成膜する。
【００４０】
つぎに、図２（ｂ）に示すように、第１半導体層１１０における第１および第２のソース・ドレイン領域１１２ａ，１１２ｂと第２ＬＤＤ領域１１４ａ，１１４ｂの形成領域と、第２半導体層２１０における第２チャネル形成領域２１１と第３および第４のソース・ドレイン領域２１２ａ，２１２ｂとの形成領域とが、第１半導体層における第１チャネル形成領域１１１と第１ＬＤＤ領域１１３ａ，１１３ｂの形成領域よりも厚い層厚になるように、第１多結晶シリコン膜１２を加工する。本実施形態においては、たとえば、ドライエッチング法によって、第１半導体層１１０と第２半導体層２１０との形成領域を除く領域の第１多結晶シリコン膜１２を除去すると共に、第１チャネル形成領域１１１と第１ＬＤＤ領域１１３ａ，１１３ｂの形成領域に対応する領域の第１多結晶シリコン膜１２も同様にして除去する。
【００４１】
つぎに、図２（ｃ）に示すように、第１半導体層１１０と第２半導体層２１０との形成領域において加工された第１多結晶シリコン膜１２を覆うように第２多結晶シリコン膜１３を形成する。本実施形態においては、たとえば、減圧ＣＶＤ法により、４５ｎｍ厚の第２多結晶シリコン膜１３を、第１基板１１の全面に成膜する。この結果、第１半導体層１１０における第１および第２のソース・ドレイン領域１１２ａ，１１２ｂと第２ＬＤＤ領域１１４ａ，１１４ｂの形成領域と、第２半導体層２１０における第２チャネル形成領域２１１と第３および第４のソース・ドレイン領域２１２ａ，２１２ｂとの形成領域とは、第１半導体層における第１チャネル形成領域１１１と第１ＬＤＤ領域１１３ａ，１１３ｂの形成領域よりも厚い層厚になる。
【００４２】
つぎに、図３（ａ）に示すように、第１半導体層１１０の第１チャネル形成領域１１１と第２半導体層２１０の第２チャネル形成領域２１１とに形成された第１多結晶シリコン膜１２と第２多結晶シリコン膜１３とに対して、共通する同じ条件のイオン注入を同時に行う。本実施形態においては、第１基板１１に形成された第１多結晶シリコン膜１２と第２多結晶シリコン膜１３とに対して、シリコンを６．０×１０１４／ｃｍ３のドーズ量でイオン注入する。このイオン注入により、第１基板１１に形成された第１多結晶シリコン膜１２と第２多結晶シリコン膜１３とはアモルファス化される。
【００４３】
つぎに、図３（ｂ）に示すように、イオン注入された第１多結晶シリコン膜１２と第２多結晶シリコン１３に対してアニールを行って再度結晶化させ、多結晶シリコン膜１４を形成する。この結果、第１半導体層１１０における第１および第２のソース・ドレイン領域１１２ａ，１１２ｂと第２ＬＤＤ領域１１４ａ，１１４ｂの形成領域と、第２半導体層２１０における第２チャネル形成領域２１１と第３および第４のソース・ドレイン領域２１２ａ，２１２ｂとの形成領域に対応する多結晶シリコン膜１４は、第１半導体層における第１チャネル形成領域１１１と第１ＬＤＤ領域１１３ａ，１１３ｂの形成領域よりも厚い層厚であるため、大きな結晶粒（グレイン）になって高い移動度になる。層厚が他よりも薄い場合においては、溶融状態のシリコンが固化温度以下となっても溶融状態を維持し、さらに温度が下がる際に過冷却状態となるために小さな結晶粒になるものと解釈されている。一方、層厚が厚い場合においては、このような過冷却状態を回避することが容易になり、多結晶シリコン膜１４の結晶粒を大きくすることができる。
【００４４】
つぎに、図３（ｃ）に示すように、アニールにより形成された多結晶シリコン膜１４を加工して、第１半導体層１１０と第２半導体層２１０とをそれぞれの形成領域に形成する。本実施形態においては、たとえば、ドライエッチング法によって、第１半導体層１１０と第２半導体層２１０との形成領域を除く領域の多結晶シリコン膜１４を除去してパターン加工し、第１半導体層１１０と第２半導体層２１０とを形成する。
【００４５】
つぎに、図４（ａ）に示すように、第１半導体層１１０と第２半導体層２１０とを被覆するように、シリコン酸化膜１５を形成する。本実施形態においては、高温ＣＶＤ法により、ＨＴＯ（Ｈｉｇｈ  Ｔｅｍｐｒａｔｕｒｅ  Ｏｘｉｄｅ）と呼ばれるシリコン酸化膜１５を、８０ｎｍ程度の厚さになるように形成する。ここで、第１半導体層１１０の第１チャネル形成領域１１１に対応する領域のシリコン酸化膜１５は、第１ゲート絶縁膜１２１に相当する。また、第２半導体層２１０の第２チャネル形成領域２１１に対応する領域のシリコン酸化膜１５は、第２ゲート絶縁膜２２１に相当する。
【００４６】
つぎに、図４（ｂ）に示すように、第１ゲート絶縁膜１２１が形成された第１半導体層１１０の第１チャネル形成領域１１１に対応する領域に第１ゲート電極１３１を形成し、第２ゲート絶縁膜２２１が形成された第２半導体層２１０の第２チャネル形成領域２１１に対応する領域に第２ゲート電極２３１を形成する。本実施形態においては、第１ゲート絶縁膜１２１と第２ゲート絶縁膜２２１とを含むシリコン酸化膜１５の上に、たとえば、ＣＶＤ法により多結晶シリコン膜を成膜する。そして、その多結晶シリコン膜にリンをイオン注入した後に、パターン加工することによって、第１チャネル形成領域１１１に対応する位置に第１ゲート電極１３１を形成し、第２チャネル形成領域２１１に対応する位置に第２ゲート電極２３１を形成する。
【００４７】
つぎに、図４（ｃ）に示すように、第１ゲート電極１３１と第２ゲート電極２３１とをマスクとし、第１半導体層１１０と第２半導体層２１０とにイオン注入する。本実施形態では、第１および第２のソース・ドレイン領域１１２ａ，１１２ｂと第１ＬＤＤ領域１１３ａ，１１３ｂと第２ＬＤＤ領域１１４ａ，１１４ｂとの形成領域に対応する第１半導体層１１０と、第３および第４のソース・ドレイン領域２１２ａ，２１２ｂに対応する第２半導体層２１０とに対して、リンをイオン注入する。
【００４８】
つぎに、図５（ａ）に示すように、第１半導体層１１０の第１チャネル形成領域１１１と第１ＬＤＤ領域１１３ａ，１１３ｂとに対応する領域にレジストマスク１６を形成し、第１半導体層１１０と第２半導体層２１０とにイオン注入する。本実施形態においては、第１および第２のソース・ドレイン領域１１２ａ，１１２ｂの形成領域に対応する第１半導体層１１０と、第３および第４のソース・ドレイン領域２１２ａ，２１２ｂに対応する第２半導体層２１０とに対して、リンをイオン注入する。
【００４９】
つぎに、図５（ｂ）に示すように、第１半導体層１１０と第２半導体層２１０と第１ゲート電極１３１と第２ゲート電極２３１とを被覆するように、第１層間絶縁膜４１を形成する。本実施形態においては、リンが添加されたシリコン酸化膜であるＰＳＧ（Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｒａｓｓ）膜を、第１層間絶縁膜４１としてＣＶＤ法によって形成する。
【００５０】
その後、アニールを行うことによって、第１および第２のソース・ドレイン領域１１２ａ，１１２ｂと第１ＬＤＤ領域１１３ａ，１１３ｂと第２ＬＤＤ領域１１４ａ，１１４ｂとを第１半導体層１１０に形成し、第３および第４のソース・ドレイン領域２１２ａ，２１２ｂを第２半導体層２１０に形成する。この結果、第１半導体層１１０における第１ＬＤＤ領域１１３ａ，１１３ｂは、第２ＬＤＤ領域１１４ａ，１１４ｂと第１および第２のソース・ドレイン領域１１２ａ，１１２ｂとの両者よりも層厚が薄いため、これらよりも小さな結晶粒になり、低い抵抗値になる。一方、第１半導体層１１０における第２ＬＤＤ領域１１４ａ，１１４ｂは、第１ＬＤＤ領域１１４ａ，１１４ｂよりも層厚が厚く大きな結晶粒になるために、第１ＬＤＤ領域１１４ａ，１１４ｂより抵抗値が高くなり、第１および第２のソース・ドレイン領域１１２ａ，１１２ｂとよりも不純物濃度が低いために、第１および第２のソース・ドレイン領域１１２ａ，１１２ｂとより抵抗値が低くなる。
【００５１】
このようにして、本実施形態においては、第１半導体層１１０の第１チャネル形成領域１１１と第１および第２のソース・ドレイン領域１１２ａ，１１２ｂとの間の領域に、第１および第２のソース・ドレイン領域１１２ａ，１１２ｂよりも高い抵抗値である第１ＬＤＤ領域１１３ａ，１１３ｂを形成する。また、第１半導体層１１０の第１ＬＤＤ領域１１３ａ，１１３ｂと第１および第２のソース・ドレイン領域１１２ａ，１１２ｂとの間の領域に、第１ＬＤＤ領域１１３ａ，１１３ｂよりも低い抵抗値であり、第１および第２のソース・ドレイン領域１１２ａ，１１２ｂよりも高い抵抗値である第２ＬＤＤ領域１１４ａ，１１４ｂを形成する。そして、第１半導体層１１０に第１および第２のソース・ドレイン領域１１２ａ，１１２ｂを形成する。つまり、本実施形態においては、第１チャネル形成領域１１１と第１ＬＤＤ領域１１３ａ，１１３ｂとに対応する領域が、第１および第２のソース・ドレイン領域１１２ａ，１１２ｂと第２ＬＤＤ領域１１４ａ，１１４ｂとの対応する領域よりも薄い層厚になるように第１半導体層１１０を形成し、同じ条件のイオン注入を同時に行うことによって、第１ＬＤＤ領域１１３ａ，１１３ｂと第２ＬＤＤ領域１１４ａ，１１４ｂとの抵抗値が異なるように形成している。
【００５２】
つぎに、図５（ｃ）に示すように、第１および第２のソース・ドレイン領域１１２ａ，１１２ｂとのそれぞれに接続するように第１電極１４１ａと第２電極１４１ｂとを形成し、第３および第４のソース・ドレイン領域２１２ａ，２１２ｂとのそれぞれに接続するように第３電極２４１ａと第４電極２４１ｂとを形成する。本実施形態においては、まず、第１および第２のソース・ドレイン領域１１２ａ，１１２ｂと、第３および第４のソース・ドレイン領域２１２ａ，２１２ｂとの表面が露出するようにコンタクトホールを第１層間絶縁膜４１に形成する。その後、たとえば、スパッタリング法によりアルミニウム膜をコンタクトホールに埋め込むようにして第１層間絶縁膜４１に堆積した後、そのアルミニウム膜をパターン加工して、第１電極１４１ａと第２電極１４１ｂと第３電極２４１ａと第４電極２４１ｂとを形成する。
【００５３】
つぎに、図１に示すように、第１層間絶縁膜４１を被覆し表面を平坦化する第２層間絶縁膜４２を形成する。本実施形態においては、第１層間絶縁膜４１を被覆するように、ＣＶＤ法によってシリコン酸化膜を堆積後、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）によって平坦化して、第２層間絶縁膜４２を形成する。その後、チタン膜の遮光層１４を第２層間絶縁膜４２に形成し、その遮光層１４を覆うようにシリコン酸化膜の第３層間絶縁膜４３を形成する。そして、第１基板１１の画素領域に対応し複数がマトリクス状に配列されるように、ＩＴＯの画素電極６１を形成する。
【００５４】
そして、第２基板２１においては、第１基板１１の画素領域に対向する領域にＩＴＯの対向電極２２を形成する。
【００５５】
そして、画素電極６１と対向電極２２とが対向するように、第１基板１１と第２基板２１とを貼り合わせる。第１基板１１と第２基板２１とを貼り合わせること際においては、まず、第１基板１１と第２基板２１との液晶層３１側の面に、ポリイミドの配向膜（図示なし）をそれぞれ形成する。そして、それぞれの配向膜をラビング処理し、ギャップを有するようにして、第１基板１１と第２基板２１とを接着して貼り合わせる。その後、第１基板１１と第２基板２１との間のギャップに液晶層３１を注入し、液晶層３１を配向させて液晶セルを形成する。
【００５６】
その後、偏光板、バックライトなどの周辺機器を実装して、本実施形態の液晶表示装置を完成させる。
【００５７】
本実施形態の液晶表示装置を駆動させる際においては、第２ＴＦＴ２０１ａを含むゲートドライバによるゲートオン電圧が、走査線を介して第１ＴＦＴ１０１ａの第１ゲート電極１３１に印加され、第１ＴＦＴ１０１ａは、オン状態になる。そして、データドライバによる表示電圧が、信号線を介して第１電極１４１ａに供給された後に、第２電極１４１ｂを介して画素電極６１に印加される。画素電極６１への表示電圧の印加により、液晶層３１の配向方向が変化され、光透過率が変わることにより、画像の表示が行われる。その後、ゲートドライバから第１ゲート電極６３にゲートオフ電圧が印加されて、第１ＴＦＴ１０１ａはオフ状態となり、信号線から画素電極６１への表示電圧の供給が終了される。オフ状態になった後においては、液晶層３１の電位保持特性によって画素電極６１は表示電圧を保持し画像の表示が行われるが、所定時間の経過後においては、オフ時のリーク電流が発生し電位が小さくなり、表示が終了される。
【００５８】
ここで、本実施形態の液晶表示装置において、第１ＴＦＴ１０１ａは、第１半導体層１１０における第１チャネル形成領域１１１と第１および第２のソース・ドレイン領域１１２ａ，１１２ｂとの間に、第１および第２のソース・ドレイン領域１１２ａ，１１２ｂよりも高い抵抗値である第１ＬＤＤ領域１１３ａ，１１３ｂが設けられている。そして、第１ＴＦＴ１０１ａは、第１半導体層１１０における第１ＬＤＤ領域１１３ａ，１１３ｂと第１および第２のソース・ドレイン領域１１２ａ，１１２ｂとの間に、第１ＬＤＤ領域１１３ａ，１１３ｂよりも低い抵抗値であり、第１および第２のソース・ドレイン領域１１２ａ，１１２ｂよりも高い抵抗値である第２ＬＤＤ領域１１４ａ，１１４ｂが設けられている。このため、本実施形態は、電位障壁が小さくなってトンネル効果が抑制されて電界集中が緩和されるため、オフ時のリーク電流の発生が抑制され、フリッカの発生を防止し安定に動作させることができる。
【００５９】
また、本実施形態において、第１ＴＦＴ１０１ａは、第１チャネル形成領域１１１と第１ＬＤＤ領域１１３ａ，１１３ｂとが、第１および第２のソース・ドレイン領域１１２ａ，１１２ｂと第２ＬＤＤ領域１１４ａ，１１４ｂよりも薄い層厚になるように形成されている。このため、本実施形態は、第１および第２のソース・ドレイン領域１１２ａ，１１２ｂが厚いために、画素電極６１と第１ＴＦＴ１０１ａとを接続するためのコンタクトホールを形成する際において、必要な半導体層を除去する不具合を防止し、容易に製造することができる。さらに、第１ＬＤＤ領域１１３ａ，１１３ｂが、第２ＬＤＤ領域１１４ａ，１１４ｂより層厚が薄いため、第１ＬＤＤ領域１１３ａ，１１３ｂと第２ＬＤＤ領域１１４ａ，１１４ｂとに対応する領域に、共通な同じ条件のイオン注入を同時に行うことによって、第２ＬＤＤ領域１１４ａ，１１４ｂが第１ＬＤＤ領域１１３ａ，１１３ｂよりも大きな結晶粒になるように多結晶シリコンを形成できる。このため、本実施形態は、製造工程を簡略化し製造歩留まりや装置の信頼性を向上できる。
【００６０】
また、本実施形態において、第２ＴＦＴ２０１ａにおける第２半導体層２１０の第２チャネル形成領域２１１が、第１ＴＦＴ１０１ａにおける第１半導体層１１０の第１チャネル形成領域１１１よりも厚い層厚になるように形成されている。このため、本実施形態は、第２半導体層２１０の第２チャネル形成領域２１１が、第１半導体層１１０の第１チャネル形成領域１１１よりも大きな結晶粒になるように多結晶シリコンを形成できるため、第２ＴＦＴ２０１ａを第１ＴＦＴ１０１ａよりも高速に動作することでき、安定に動作させることができる。
【００６１】
また、本実施形態において、第２半導体層２１０の第２チャネル形成領域２１１は、第１半導体層１１０の第１および第２のソース・ドレイン領域１１２ａ，１１２ｂと略同じ層厚になるように形成されている。そして、第１半導体層１１０と第２半導体層２１０とは、共に、多結晶シリコンにより形成されている。このため、本実施形態は、第２半導体層２１０の第２チャネル形成領域２１１を、第１半導体層１１０の第１および第２のソース・ドレイン領域１１２ａ，１１２ｂに共通する工程において形成することができるため、製造工程を簡略化し製造歩留まりや装置の信頼性を向上できる。
【００６２】
また、本実施形態では、第１ＴＦＴ１０１ａの第１半導体層１１０と第２ＴＦＴ２０１ａの第２半導体層２１０とを形成する際において、まず、第１半導体層１１０と第２半導体層２１０との形成領域を覆うように第１多結晶シリコン膜１２を第１基板１１に形成する。その後、第１半導体層１１０における第１および第２のソース・ドレイン領域１１２ａ，１１２ｂの形成領域と第２ＬＤＤ領域１１４ａ，１１４ｂと、第２半導体層２１０における第２チャネル形成領域２１１と第３および第４のソース・ドレイン領域２１２ａ，２１２ｂとの形成領域とが、第１半導体層１１０における第１チャネル形成領域１１１と第１ＬＤＤ領域１１３ａ，１１３ｂよりも厚い層厚になるように、第１多結晶シリコン膜１２を加工する。そして、加工された第１多結晶シリコン膜１２が形成されている第１半導体層１１０と第２半導体層２１０との形成領域を覆うように、第２多結晶シリコン膜１３を形成する。そして、第１多結晶シリコン膜１２と第２多結晶シリコン膜１３とを加工することによって、第１半導体層１１０と第２半導体層２１０とを形成する。このように、本実施形態は、画素のスイッチング素子としての第１ＴＦＴ１０１ａと画素部周辺の駆動回路を構成する第２ＴＦＴ２０１ａとにおいて、第１半導体層１１０と第２半導体層２１０の層厚をドライ酸化法により制御せずに、第１多結晶シリコン膜１２を加工した後に第２多結晶シリコン膜１３を積層することにより制御しているため、多結晶シリコン膜の突起が残存することによる不具合を抑制することができる。このため、本実施形態は、製造工程を簡略化し製造歩留まりや装置の信頼性を向上できる。
【００６３】
また、本実施形態では、第１半導体層１１０と第２半導体層２１０とを形成する際において、第１半導体層１１０の第１チャネル形成領域１１１と第２半導体層２１０の第２チャネル形成領域２１１とに形成された第１および第２の多結晶シリコン膜に対して、共通な同じ条件のイオン注入を同時に行う。このため、本実施形態は、製造工程を簡略化し製造歩留まりや装置の信頼性を向上できる。
【００６４】
なお、本発明の実施に際しては、上記した実施の形態に限定されるものではなく、種々の変形形態を採用することができる。
【００６５】
たとえば、本実施形態においては、第１半導体層の第１チャネル形成領域と第２半導体層の第２チャネル形成領域とに形成された第１多結晶シリコン膜と第２多結晶シリコン膜に対して、同じ条件のイオン注入を同時に行っているが、それぞれ別個にイオン注入を行っても良い。
【００６６】
また、たとえば、本実施形態においては、第１半導体層と第２半導体層として、多結晶シリコンを用いているが、アモルファスシリコン、ゲルマニウム、ガリウム・砒素などの半導体を用いても良い。
【図面の簡単な説明】
【００６７】
【図１】本発明にかかる実施形態の表示装置である液晶表示装置を示す断面図である。
【図２】本発明にかかる実施形態の表示装置である液晶表示装置の製造方法における各工程での断面図である。
【図３】本発明にかかる実施形態の表示装置である液晶表示装置の製造方法において、図２につづく各工程での断面図である。
【図４】本発明にかかる実施形態の表示装置である液晶表示装置の製造方法において、図３につづく各工程での断面図である。
【図５】本発明にかかる実施形態の表示装置である液晶表示装置の製造方法において、図４につづく各工程での断面図である。
【図６】多結晶シリコンのＴＦＴを用いたアクティブマトリクス方式の液晶表示装置を示す図である。
【符号の説明】
【００６８】
１１：第１基板（基板）、２１：第２基板、２２：対向電極、３１：液晶層、６１：画素電極、１０１ａ：第１ＴＦＴ（第１トランジスタ）、１１０：第１半導体層、１１１：第１チャネル形成領域、１１２ａ，１１２ｂ：第１および第２のソース・ドレイン領域、１１３ａ，１１３ｂ：第１ＬＤＤ領域（第１高抵抗領域）、１１４ａ，１１４ｂ：第２ＬＤＤ領域（第２高抵抗領域）、１２１：第１ゲート絶縁膜（第１絶縁膜）、１３１：第１ゲート電極（第１制御電極）、２０１ａ：第２ＴＦＴ（第２トランジスタ）、２１１：第２チャネル形成領域、２１２ａ，２１２ｂ：第３および第４のソース・ドレイン領域、２２１：第２ゲート絶縁膜（第２絶縁膜）、２３１：第２ゲート電極（第２制御電極）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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