(57)【要約】【課題】コンタクト孔のアスペクト比を増加させることなく、キャパシタ容量の増加及びビット線容量の低減を図る。【解決手段】ＤＲＡＭ領域AreaDの半導体基板５０上に、凹部内に形成された粗面ポリシリコン１３を有する下部電極１２と容量絶縁膜１４と上部電極１５からなるキャパシタ８が形成されている。そして、上部電極１５には、第３の層間絶縁膜１６と、第４の層間絶縁膜１９と、第５の層間絶縁膜２０が順次形成されている。そして、第３の層間絶縁膜１６上には、Ｗプラグ１７ａに接続するように形成された第１の配線膜からなるコンタクト導体部１８ａが形成されている。そして、第５の層間絶縁膜２０には、デュアルダマシンによってコンタクト導体部１８ａに接続するように形成された第２の配線膜からなるビット線２１ａとが設けられている。【選択図】図１
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【特許請求の範囲】
【請求項１】
ビット線がメモリキャパシタの上方に配置されているメモリセルを有する半導体装置において、
前記メモリキャパシタの上方に形成された、第１の配線膜からなるコンタクト導体部と、
前記コンタクト電極の上方に、前記コンタクト電極に接続されるように形成された第２の配線膜からなる前記ビット線とを備え、
前記コンタクト導体部の底面は、前記メモリキャパシタの上部電極の上面よりも上方にあることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
半導体基板上に形成された前記メモリキャパシタと、
前記メモリキャパシタ上に形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成された第２の絶縁膜と、
前記第２の絶縁膜を貫通して形成された前記コンタクト導体部と、
前記第２の絶縁膜上に形成された第３の絶縁膜と、
前記第３の絶縁膜上に形成された前記ビット線と
を備えていることを特徴とする半導体装置。
【請求項３】
請求項１又は２記載の半導体装置において、
前記メモリキャパシタは、凹部状の下部電極と、前記下部電極上に形成された容量絶縁膜と、前記容量絶縁膜上に形成された上部電極とを有していることを特徴とする半導体装置。
【請求項４】
半導体基板上にメモリキャパシタを形成する工程（ａ）と、
前記メモリキャパシタ上に第１の絶縁膜を形成する工程（ｂ）と、
前記第１の絶縁膜上に第２の絶縁膜を形成する工程（ｃ）と、
前記第２の絶縁膜を貫通して設けた貫通孔に第１の配線膜からなるコンタクト導体部を形成する工程（ｄ）と、
前記工程（ｄ）の後に、前記第２の絶縁膜上に第３の絶縁膜を形成する工程（ｅ）と、
前記第３の絶縁膜上に、前記コンタクト導体部に接続する第２の配線膜からなる前記メモリキャパシタのビット線を形成する工程（ｆ）と
を備えていることを特徴とする半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、
前記工程（ｆ）は、前記第３の絶縁膜に前記コンタクト導体部に到達するコンタクトホールを形成する工程と、前記第３の絶縁膜を所定の深さまでエッチングしてトレンチパターンを形成する工程と、前記コンタクトホールを含む前記トレンチパターン内に前記第２の配線膜を埋め込んで前記ビット線を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項６】
請求項４又は５記載の半導体装置の製造方法において、
前記メモリキャパシタは、凹部状の下部電極と、前記下部電極上に形成された容量絶縁膜と、前記容量絶縁膜上に形成された上部電極とを有していることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特にメモリセルキャパシタがトランジスタの上方に積層されてなるスタックトキャパシタ（stacked capacitor）構造で、ビット線がメモリキャパシタの上方に配置されているＣＵＢ（capacitor  under  bitline）構造を有するダイナミックランダムアクセスメモリ（ＤＲＡＭ）に関するものである。
【背景技術】
【０００２】
近年、集積回路は高集積化の一途を辿っている。ＤＲＡＭにおいては、メモリ記憶素子のデーター読み出しは、キャパシタに蓄積された電荷によるビット線電位の増減を差動増幅によって行う為、単位占有面積当たりのメモリセル記憶容量を大きくする、またはビット線容量を低減することによりメモリセルの占有面積を小さくし、ＤＲＡＭのチップサイズの縮小化を図り、記憶容量の増大に対応する試みが行われている。
【０００３】
キャパシタ容量増大の手段であるスタックトキャパシタ型ＤＲＡＭの従来技術として、セルの占有面積当たりのスタックトキャパシタの容量を大きくするために、スタックトキャパシタ構造のＤＲＡＭの蓄積電極（記憶ノード電極）部に円筒型スタック構造のキャパシタシリンダー形の導電膜を付加した構成が提案されている（例えば、特許文献１参照）。
【０００４】
図４は、従来のスタックトキャパシタ型ＤＲＡＭを有する半導体装置を示す断面図である。
【０００５】
図４の半導体装置には、ＤＲＡＭ回路を形成するメモリセル形成領域AreaDとロジック回路を形成するロジック形成領域AreaLが設けられている。
【０００６】
メモリセル形成領域AreaDには、半導体基板１００に形成された素子分離１０１及びＰウェル領域１０２と、半導体基板１００上にゲート絶縁膜（図示せず）を介して形成されたゲート電極１０５と、ゲート電極１０５の側方下に位置する半導体基板１００に形成されたソース・ドレイン領域１０６ａと、基板上に形成された第１の層間絶縁膜１０９と、第１の層間絶縁膜１０９を貫通しソース・ドレイン領域１０６ａに接続されたポリシリコンプラグ１１０ａ、１１０ｂと、第１の層間絶縁膜１０９上に形成された第２の層間絶縁膜１１１と、第２の層間絶縁膜１１１を貫通しポリシリコンプラグ１１０ａに到達するように形成された凹部内に形成された粗面ポリシリコン１１３を有する下部電極１１２と容量絶縁膜１１４と上部電極１１５からなるキャパシタ１０８と、第２の層間絶縁膜１１１上に形成された第３の層間絶縁膜１１６と、第２の層間絶縁膜１１１及び第３の層間絶縁膜１１６を貫通しポリシリコンプラグ１１０ｂに接続されたタングステン（Ｗ）プラグ１１７ａと、第３の層間絶縁膜１１６上にＷプラグ１１７ａに接続するように形成されたビット線となるメタル配線１１８ａとが設けられている。
【０００７】
一方、ロジック形成領域AreaLには、半導体基板１００に形成された素子分離１０１、Ｐウェル領域１０３及びＮウェル領域１０４と、半導体基板１００上にゲート絶縁膜（図示せず）を介して形成されたゲート電極１０５と、ゲート電極１０５の側面上に形成されたサイドウォール１０７と、ゲート電極１０５の側方下に位置する半導体基板１００に形成されたソース・ドレイン領域１０６ｂと、基板上に形成された第１の層間絶縁膜１０９、第２の層間絶縁膜１１１及び第３の層間絶縁膜１１６と、第１の層間絶縁膜１０９、第２の層間絶縁膜１１１及び第３の層間絶縁膜１１６を貫通しソース・ドレイン領域１０６ｂに接続されたＷプラグ１１７ｂと、第３の層間絶縁膜１１６上にＷプラグ１１７ｂに接続するように形成されたメタル配線１１８ｂと、メタル配線１１８ｂ間に形成された第４の層間絶縁膜１１９とが設けられている。
【０００８】
この構成では、下部電極１１２の高さ１を可変させることによりキャパシタの容量も可変される。このため、下部電極１１２の高さ１を高くすれば無制限にキャパシタの容量を増加させることが可能であるかのようにも思われる。
【０００９】
しかしながら、実際のＤＲＡＭにおいては、キャパシタ１０８の下部電極１１２の一部となる凹部状の導電膜の高さを高くするためには、第２の層間絶縁膜１１１の膜厚を厚くする必要がある。この結果、ロジック形成領域AreaLにおける層間絶縁膜の膜厚ｄが非常に厚くなるため、Ｗプラグ１１７ｂ形成用のコンタクト孔のアスペクト比が非常に大きくなってしまい、上部配線を形成した際、上部配線層のコンタクト部における被覆性が悪化し、上部配線と下層に位置するゲート電極や拡散層とを電気的に接続することが難しくなるという問題を有する。
【００１０】
このように、メモリセル容量増加のために、メモリセルキャパシタの蓄積電極の一部となる凹部状の導電膜の高さを高くすればするほど、上記問題点はより深刻化する。
【００１１】
そこで、下部電極１１２の高さｌを高くするために、第２の層間絶縁膜１１１の膜厚を厚くした場合、第３の層間絶縁膜１１６の膜厚を薄くすることによりロジック形成領域AreaLにおける層間絶縁膜の膜厚ｄが厚くならないようにしている。
【特許文献１】特開２００３−２１８２３４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、上記のような従来の半導体装置の構成において、第３の層間絶縁膜１１６の膜厚を薄くすると下記のような不具合があった。
【００１３】
すなわち、第３の層間絶縁膜１１６を薄くした場合、メモリセル形成領域AreaDにおいて、上部電極１１５とメタル配線（ビット線）１１８ａとの間の第３の層間絶縁膜１１６の膜厚ｈが薄くなるため、ビット線容量（寄生容量）が増加し、ＤＲＡＭ動作に影響を与えるという課題がある。
【００１４】
本発明は、上記事情を考慮してなされたもので、その目的とすることは、コンタクト孔のアスペクト比を増加させることなく、キャパシタ容量の増加及びビット線容量の低減が図れる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１５】
本発明の半導体装置は、ビット線がメモリキャパシタの上方に配置されているメモリセルを有する半導体装置において、前記メモリキャパシタの上方に形成された、第１の配線膜からなるコンタクト導体部と、前記コンタクト電極の上方に、前記コンタクト電極に接続されるように形成された第２の配線膜からなる前記ビット線とを備え、前記コンタクト導体部の底面は、前記メモリキャパシタの上部電極の上面よりも上方にあることを特徴とする。
【００１６】
上記半導体装置において、半導体基板上に形成された前記メモリキャパシタと、前記メモリキャパシタ上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された第２の絶縁膜と、前記第２の絶縁膜を貫通して形成された前記コンタクト導体部と、前記第２の絶縁膜上に形成された第３の絶縁膜と、前記第３の絶縁膜上に形成された前記ビット線とを備えている。
【００１７】
上記半導体装置において、前記メモリキャパシタは、凹部状の下部電極と、前記下部電極上に形成された容量絶縁膜と、前記容量絶縁膜上に形成された上部電極とを有している。
【００１８】
本発明の半導体装置の製造方法は、半導体基板上にメモリキャパシタを形成する工程（ａ）と、前記メモリキャパシタ上に第１の絶縁膜を形成する工程（ｂ）と、前記第１の絶縁膜上に第２の絶縁膜を形成する工程（ｃ）と、前記第２の絶縁膜を貫通して設けた貫通孔に第１の配線膜からなるコンタクト導体部を形成する工程（ｄ）と、前記工程（ｄ）の後に、前記第２の絶縁膜上に第３の絶縁膜を形成する工程（ｅ）と、前記第３の絶縁膜上に、前記コンタクト導体部に接続する第２の配線膜からなる前記メモリキャパシタのビット線を形成する工程（ｆ）とを備えている。
【００１９】
上記半導体装置の製造方法において、前記工程（ｆ）は、前記第３の絶縁膜に前記コンタクト導体部に到達するコンタクトホールを形成する工程と、前記第３の絶縁膜を所定の深さまでエッチングしてトレンチパターンを形成する工程と、前記コンタクトホールを含む前記トレンチパターン内に前記第２の配線膜を埋め込んで前記ビット線を形成する工程とを有する。
【００２０】
上記半導体装置の製造方法において、前記メモリキャパシタは、凹部状の下部電極と、前記下部電極上に形成された容量絶縁膜と、前記容量絶縁膜上に形成された上部電極とを有している。
【発明の効果】
【００２１】
本発明の半導体装置及びその製造方法によれば、第１の配線膜からなるコンタクト導体部上に第２の配線膜からなるビット線を形成することにより、コンタクト孔のアスペクト比を増加させることなく、キャパシタ容量の増加及びビット線容量の低減を図ることができる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施形態について、図面を参照しながら説明する。
【００２３】
図１は、本発明の一実施形態に係る半導体装置を示す断面図である。
【００２４】
図１の半導体装置には、ＤＲＡＭ回路を形成するメモリセル形成領域AreaDとロジック回路を形成するロジック形成領域AreaLが設けられている。
【００２５】
メモリセル形成領域AreaDには、半導体基板５０に形成された素子分離１及びＰウェル領域２と、半導体基板５０上にゲート絶縁膜（図示せず）を介して形成されたゲート電極５と、ゲート電極５の側方下に位置する半導体基板５０に形成されたソース・ドレイン領域６ａと、基板上に形成された第１の層間絶縁膜９と、第１の層間絶縁膜９を貫通しソース・ドレイン領域６ａに接続されたポリシリコンプラグ１０ａ、１０ｂと、第１の層間絶縁膜９上に形成された第２の層間絶縁膜１１と、第２の層間絶縁膜１１を貫通しポリシリコンプラグ１０ａに到達するように形成された凹部内に形成された粗面ポリシリコン１３を有する下部電極１２と容量絶縁膜１４と上部電極１５からなるキャパシタ８と、第２の層間絶縁膜１１上に形成された第３の層間絶縁膜１６と、第２の層間絶縁膜１１及び第３の層間絶縁膜１６を貫通しポリシリコンプラグ１０ｂに接続されたタングステン（Ｗ）プラグ１７ａと、第３の層間絶縁膜１６上にＷプラグ１７ａに接続するように形成された第１の配線膜からなるコンタクト導体部１８ａと、コンタクト導体部１８ａ領域を除く第３の層間絶縁膜１６上に形成された第４の層間絶縁膜１９と、第４の層間絶縁膜１９上に形成された第５の層間絶縁膜２０と、第５の層間絶縁膜２０にデュアルダマシンによってコンタクト導体部１８ａに接続するように形成された第２の配線膜からなるビット線２１ａとが設けられている。
【００２６】
一方、ロジック形成領域AreaLには、半導体基板５０に形成された素子分離１、Ｐウェル領域３及びＮウェル領域４と、半導体基板５０上にゲート絶縁膜（図示せず）を介して形成されたゲート電極５と、ゲート電極５の側面上に形成されたサイドウォール７と、ゲート電極５の側方下に位置する半導体基板５０に形成されたソース・ドレイン領域６ｂと、基板上に形成された第１の層間絶縁膜９、第２の層間絶縁膜１１及び第３の層間絶縁膜１６と、第１の層間絶縁膜９、第２の層間絶縁膜１１及び第３の層間絶縁膜１６を貫通しソース・ドレイン領域６ｂに接続されたＷプラグ１７ｂと、第３の層間絶縁膜１６上にＷプラグ１７ｂに接続するように形成された第１の配線膜からなる第１の配線１８ｂと、第１の配線１８ｂ領域を除く第３の層間絶縁膜１６上に形成された第４の層間絶縁膜１９と、第４の層間絶縁膜１９上に形成された第５の層間絶縁膜２０と、第５の層間絶縁膜２０にデュアルダマシンによって第１の配線１８ｂに接続するように形成された第２の配線膜からなる第２の配線２１ｂとが設けられている。
【００２７】
この構成によれば、ビット線２１ａとキャパシタ８の上部電極１５との間には、第３の層間絶縁膜１６と第４の層間絶縁膜１９と第５の層間絶縁膜２０の一部が形成されている。従って、ビット線２１ａと上部電極１５との距離Ｈは、図４に示すような従来構造におけるビット線１１８ａと上部電極１１５との距離ｈに比べて、少なくとも第４の層間絶縁膜１９の膜厚分以上は大きくなる。これにより、ビット線２１ａと上部電極１５との間に生じる寄生容量が低減され、ビット線容量の低減を図ることができる。しかも、ビット線２１ａと上部電極１５との距離Ｈは、基板コンタクトとなるＷプラグ１７ａ、１７ｂを形成するためのコンタクト孔のアスペクト比を増加させることなく、第４の層間絶縁膜１９の膜厚を厚くすることにより大きくすることができる。さらに、第３の層間絶縁膜１６は、図４に示す従来構造における上部電極１１５の第３の層間絶縁膜１１６に比べて薄く形成することができる。従って、ロジック形成領域AreaLにおける層間絶縁膜の膜厚Ｄは、図４に示す従来構造における層間絶縁膜の膜厚ｄよりも薄くすることができ、基板コンタクトとなるＷプラグ１７ａ、１７ｂを形成するためのコンタクト孔のアスペクトを低減することができる。
【００２８】
以下、本発明の一実施形態に係る半導体装置の製造方法について、図２及び図３を参照しながら説明する。
【００２９】
図２（ａ）、（ｂ）及び図３（ａ）、（ｂ）は、本発明の一実施形態に係る半導体装置の製造工程を示す断面図である。図面において、左半分はＤＲＡＭ回路を形成するメモリセル形成領域AreaD、右半分はロジック回路を形成するロジック形成領域AreaLを示す。
【００３０】
まず、図２（ａ）に示す工程で、周知の技術を用いて、メモリセル形成領域AreaDには、半導体基板５０に形成された素子分離１及びＰウェル領域２と、半導体基板５０上にゲート絶縁膜（図示せず）を介して形成されたゲート電極５と、ゲート電極５の側方下に位置する半導体基板５０に形成されたソース・ドレイン領域６ａと、基板上に形成された第１の層間絶縁膜９と、第１の層間絶縁膜９を貫通しソース・ドレイン領域６ａに接続されたポリシリコンプラグ１０ａ、１０ｂと、第１の層間絶縁膜９上に形成された第２の層間絶縁膜１１と、第２の層間絶縁膜１１を貫通しポリシリコンプラグ１０ａに到達するように形成された凹部内に形成された粗面ポリシリコン１３を有する下部電極１２と容量絶縁膜１４と上部電極１５からなるキャパシタ８と、第２の層間絶縁膜１１上に形成された第３の層間絶縁膜１６と、第２の層間絶縁膜１１及び第３の層間絶縁膜１６を貫通しポリシリコンプラグ１０ｂに接続されたタングステン（Ｗ）プラグ１７ａとを設ける。一方、ロジック形成領域AreaLには、半導体基板５０に形成された素子分離１、Ｐウェル領域３及びＮウェル領域４と、半導体基板５０上にゲート絶縁膜（図示せず）を介して形成されたゲート電極５と、ゲート電極５の側面上に形成されたサイドウォール７と、ゲート電極５の側方下に位置する半導体基板５０に形成されたソース・ドレイン領域６ｂと、基板上に形成された第１の層間絶縁膜９、第２の層間絶縁膜１１及び第３の層間絶縁膜１６と、第１の層間絶縁膜９、第２の層間絶縁膜１１及び第３の層間絶縁膜１６を貫通しソース・ドレイン領域６ｂに接続されたＷプラグ１７ｂとを設ける。
【００３１】
次に、図２（ｂ）に示す工程で、Ｗプラグ１７ａ、１７ｂを含む第３の層間絶縁膜１６上に、第４の層間絶縁膜１９を形成する。その後、ダマシン法を用いて、第４の層間絶縁膜１９を貫通して設けた貫通孔に、Ｗプラグ１７ａに接続する第１の配線膜からなるコンタクト導体部１８ａと、Ｗプラグ１７ｂに接続する第１の配線１８ｂを形成する。
【００３２】
次に、図３（ａ）に示す工程で、コンタクト導体部１８ａ及び第１の配線１８ｂを含む第４の層間絶縁膜１９上に第５の層間絶縁膜２０を形成する。その後、第５の層間絶縁膜２０上に、コンタクト形成領域に開口を有する第１のレジスト（図示せず）を形成した後、第１のレジストをマスクにして第５の層間絶縁膜２０の異方性ドライエッチングを行ない、コンタクト導体部１８ａ及び第１の配線１８ｂに到達するコンタクトホール２０ａを形成する。
【００３３】
次に、図３（ｂ）に示す工程で、第１のレジストを除去した後、第５の層間絶縁膜２０上に、コンタクトホール２０ａを含む配線パターン形成領域に開口を有する第２のレジスト（図示せず）を形成した後、第２のレジストをマスクにして第５の層間絶縁膜２０を所定の深さまで異方性ドライエッチングして、トレンチパターンを形成する。その後、第５の層間絶縁膜２０上に第２の配線膜を形成した後、ＣＭＰ法により第５の層間絶縁膜２０上の第２の配線膜を除去することにより、コンタクト導体部１８ａに接続するビット線２１ａ、及び、第１の配線１８ｂに接続する第２の配線２１ｂを形成する。
【００３４】
本実施形態によれば、ビット線２１ａと上部電極１５との距離Ｈは、第４の層間絶縁膜１９によって大きくすることができるので、ビット線２１ａと上部電極１５との間に生じる寄生容量を低減し、ビット線容量の低減を図ることができる。さらに、第３の層間絶縁膜１６は、図４に示す従来構造における上部電極１１５の第３の層間絶縁膜１１６に比べて薄く形成することができる。従って、ロジック形成領域AreaLにおける層間絶縁膜の膜厚Ｄは、図４に示す従来構造における層間絶縁膜の膜厚ｄよりも薄くすることができ、基板コンタクトとなるＷプラグ１７ａ、１７ｂを形成するためのコンタクト孔のアスペクトを低減することができる。
【００３５】
なお、本実施形態では、ビット線２１ａ及び第２の配線２１ｂを形成するためのデュアルダマシン法として、コンタクトホールを形成した後トレンチパターンを形成したが、トレンチパターンを形成した後コンタクトホールを形成してもよい。
【産業上の利用可能性】
【００３６】
本発明は、ビット線がメモリキャパシタの上方に配置されているＤＲＡＭを有する半導体装置に有用である。
【図面の簡単な説明】
【００３７】
【図１】本発明の一実施形態に係る半導体装置を示す断面図
【図２】本発明の一実施形態に係る半導体装置の製造工程を示す断面図
【図３】本発明の一実施形態に係る半導体装置の製造工程を示す断面図
【図４】従来の半導体装置を示す断面図
【符号の説明】
【００３８】
１  素子分離
２  Ｐウェル領域
３  Ｐウェル領域
４  Ｎウェル領域
５  ゲート電極
６ａ、６ｂ  ソース・ドレイン領域
７  サイドウォール
８  キャパシタ
９  第１の層間絶縁膜
１０ａ、１０ｂ  ポリシリコンプラグ
１１  第２の層間絶縁膜
１２  下部電極
１３  粗面ポリシリコン
１４  容量絶縁膜
１５  上部電極
１６  第３の層間絶縁膜
１７ａ、１７ｂ  Ｗプラグ
１８ａ  コンタクト導体部
１８ｂ  第１の配線
１９  第４の層間絶縁膜
２０  第５の層間絶縁膜
２０ａ  コンタクトホール
２１ａ  ビット線
２１ｂ  第２の配線
【図１】
2005167128.tif 000003
【図２】
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【図３】
2005167128.tif 000005
【図４】
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