(57)【要約】【課題】  メモリ装置の低消費電力化および高集積化と、メモリ装置の高速動作とが両立し得る構造を有する磁気メモリ装置を提供すること。【解決手段】  磁化固定層４〜７とトンネルバリア層３と磁化自由層２とが積層されてなるＴＭＲ素子１０からなるメモリ部を有し、ビット線１１（第１配線）がＴＭＲ素子１０を埋め込んだ層間絶縁膜５４（第１絶縁層）を介して形成され、層間絶縁膜５０（第２絶縁層）を介して書き込みワード線１２（第２配線）が対向配置され、ビット線１１と書き込みワード線１２とを用いて書き込みを行うように構成された磁気メモリ装置において、ビット線１１を、周辺回路部において層間絶縁膜５４とは離間した上部に形成された接続配線６５（第３配線）に接続し、ビット線１１と書き込みワード線１２との距離の短縮が、接続配線６５の寄生容量の増加を生じないようにする。【選択図】          図１
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【特許請求の範囲】
【請求項１】
磁化方向が固定された磁化固定層と、トンネルバリア層と、磁化方向の変化が可能な磁化自由層とが積層されてなるトンネル磁気抵抗効果素子によって磁気メモリ素子が構成され、この磁気メモリ素子からなるメモリ部を有し、前記トンネル磁気抵抗効果素子に接続された第１配線が、前記トンネル磁気抵抗効果素子との接続部以外に設けられた第１絶縁層を介して形成され、かつ、前記第１配線とは反対側に第２絶縁層を介して前記トンネル磁気抵抗効果素子に第２配線が対向配置され、前記第１配線と前記第２配線とを用いて前記トンネル磁気抵抗効果素子へ書き込みを行うように構成された磁気メモリ装置において、
前記第１配線が、前記第１絶縁層とは離間した状態で形成された第３配線に接続され  て周辺回路部へ導かれていることと、
前記第２配線が、前記第２絶縁層とは離間した状態で形成された第４配線に接続され  て周辺回路部へ導かれていることと
の少なくとも一方を構成とすることを特徴とする、磁気メモリ装置。
【請求項２】
前記第１配線又は／及び前記第２配線が、これらを埋設した絶縁層を介して形成された前記第３配線又は／及び前記第４配線と接続されている、請求項１に記載した磁気メモリ装置。
【請求項３】
前記絶縁層と前記第１配線又は／及び前記第２配線とが同一レベル位置に存在している、請求項２に記載した磁気メモリ装置。
【請求項４】
前記絶縁層上又は下に形成された別の絶縁層に接続孔が設けられこの接続孔を介して前記第１配線と前記第３配線、又は／及び、前記第２配線と前記第４配線とが接続されている、請求項２に記載した磁気メモリ装置。
【請求項５】
少なくとも前記第１配線及び／又は前記第２配線が、前記トンネル磁気抵抗効果素子に対向する面以外の面の、少なくとも一部において、磁性層で被覆されている、請求項１に記載した磁気メモリ装置。
【請求項６】
前記磁性層が前記第１配線又は／及び前記第２配線に形成され、前記第３配線又は／及び前記第４配線に形成されていない、請求項５に記載した磁気メモリ装置。
【請求項７】
前記第１配線と前記第２配線とが交差して配置され、その交差点に前記トンネル磁気抵抗効果素子が配置されている、請求項１に記載した磁気メモリ装置。
【請求項８】
前記磁化固定層と前記磁化自由層との間に前記トンネルバリア層が挟持され、前記第１配線としてのビット線及び前記第２配線としての書き込みワード線にそれぞれ電流を流すことによって誘起される磁界で前記磁化自由層を所定方向に磁化して情報を書き込み、この書き込み情報を前記トンネルバリア層を介してのトンネル磁気抵抗効果によって読み出すように構成された、請求項１に記載した磁気メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁化方向が固定された磁化固定層と、トンネルバリア層と、磁化方向の変化が可能な磁化自由層とが積層されてなるトンネル磁気抵抗効果素子によって磁気メモリ素子が構成され、この磁気メモリ素子からなるメモリ部を有する磁気メモリ装置、特に磁気ランダムアクセスメモリ、即ちいわゆる不揮発性メモリであるＭＲＡＭ（Magnetic Random Access Memory）として構成された磁気メモリ装置に関するものである。
【背景技術】
【０００２】
情報通信機器、特に携帯端末などの個人用小型機器の飛躍的な普及に伴い、これを構成するメモリやロジックなどの素子には、高集積化、高速化、低消費電力化など、一層の高性能化が要求されている。
【０００３】
特に不揮発性メモリは、ユビキタス時代に必要不可欠であると考えられている。電源の消耗やトラブルが生じた場合や、サーバーとネットワークが何らかの障害により切断された場合でも、不揮発性メモリは、個人情報を含めた重要な情報を保護することができる。また、最近の携帯機器は、不要の回路ブロックをスタンバイ状態にしてできるだけ消費電力を抑えるように設計されているが、高速のワークメモリと大容量ストレージメモリを兼ねることができる不揮発性メモリが実現できれば、消費電力とメモリの無駄を無くすことができる。また、高速の大容量不揮発性メモリが実現できれば、電源を入れると瞬時に起動できる“インスタント・オン”機能も可能になってくる。
【０００４】
不揮発性メモリとしては、半導体を用いたフラッシュメモリや、強誘電体を用いたＦＲＡＭ（Ferroelectric Random Access Memory ）なども挙げられる。
【０００５】
しかしながら、フラッシュメモリは、アクセス時間が１００ｎｓ程度と遅いという欠点がある。一方、ＦＲＡＭにおいては、書き換え可能回数が１０12〜１０14であり、完全にＳＲＡＭ（Static Random Access Memory）やＤＲＡＭ（Dynamic Random Access Memory）に置き換えるには持久力（Endurance）が小さく、また強誘電体キャパシタの微細加工が難しいという問題が指摘されている。
【０００６】
ＭＲＡＭは、これらの欠点を有さず、高速性、大容量（高集積化）、無限回の書き換え耐性などの優れた特徴を有する不揮発性メモリとして注目されている（例えば、Wang et al., IEEE Trans. Magn., 33, 4498(1997)）。ＭＲＡＭは、ナノ磁性体特有のスピン依存伝導現象に基づく磁気抵抗効果を利用して読み出しを行う半導体磁気メモリであり、外部から電力を供給することなしに記憶を保持できる不揮発性メモリである。ＭＲＡＭは、構造が単純であるために高集積化が容易であり、また磁気モーメントの反転により記録を行うために書き換え可能回数が大であり、アクセス時間についても非常に高速であることが予想され、既に１００ＭＨｚで動作可能であることが報告されている（R.Scheuerlein et al., ISSCC Digest of Technical Papers, p.128-129, Feb.2000）。
【０００７】
ＭＲＡＭに用いられるＴＭＲ(Tunnel Magnetoresistance)素子は、磁化自由層（記憶層）と磁化固定層との２つの磁性層の間にトンネルバリア層を挟持した構造を有し、２つの磁性層の磁化方向が「平行」であるか、「反平行」であるかを情報として記憶し、この相対的な磁化方向の違いによってトンネルバリア層を流れる電流の強度が変化することを利用して、情報の読み出しを行う記憶素子である。ＭＲＡＭは、近年のＴＭＲ材料の特性向上により注目を集めるなど、精力的な開発が行われている。
【０００８】
以下、ＴＭＲ型のＭＲＡＭについて更に詳細に説明する。
【０００９】
図２０は、ＭＲＡＭのメモリセルの記憶素子となるＴＭＲ素子１０の斜視図である。ＴＭＲ素子１０は、支持基板９の上に設けられ、磁化の方向が比較的容易に反転する磁化自由層（記憶層）２と、磁化の方向が固定されている第１の磁化固定層４と第２の磁化固定層６とを含んでいる。磁化自由層（記憶層）２と第１および第２の磁化固定層４と６には、例えばニッケル、鉄またはコバルト、あるいはこれらの合金を主成分とする強磁性体が用いられる。
【００１０】
第１の磁化固定層４と第２の磁化固定層６との間には、これらの磁性層が反強磁性的に結合するような導体層５が配置されている。導体層５の材料としては、ルテニウム、銅、クロム、金、銀などが使用可能である。第２の磁化固定層６は反強磁性体層７と接しており、これらの層間に働く交換相互作用によって、第２の磁化固定層６は強い一方向の磁気異方性を持つことになる。反強磁性体層７の材料としては、例えば、鉄、ニッケル、白金、イリジウム、ロジウムなどのマンガン合金や、コバルトやニッケル酸化物などを使用できる。
【００１１】
磁化自由層（記憶層）２は、磁化固定層４の磁化方向と平行な磁化容易軸（強磁性体が容易に磁化される方向軸）を有し、磁化固定層４の磁化方向に対し平行または反平行のいずれかの方向に磁化されやすく、この２つの状態間で比較的容易に磁化方向を反転させ得るように構成されている。従って、磁化自由層（記憶層）２を情報記憶媒体として用いる場合には、磁化固定層４の磁化方向に対し「平行」および「反平行」に磁化した磁化自由層（記憶層）２の２つの状態を、情報の“０”と“１”に対応させる。
【００１２】
また、磁化自由層（記憶層）２と第１の磁化固定層４との間には、アルミニウム、マグネシウム、シリコン等の酸化物もしくは窒化物等からなる絶縁体によるトンネルバリア層３が挟持されており、磁化自由層（記憶層）２と第１の磁化固定層４との磁気的結合を切るとともに、磁化自由層（記憶層）２の磁化方向に応じたトンネル電流を流す役割を担っている。ＴＭＲ素子１０を構成する磁性層および導体層は、主にスパッタリング法により形成されるが、トンネルバリア層３は、スパッタリングで形成された金属膜を酸化もしくは窒化させることにより得ることができる。
【００１３】
トップコート層１は、ＴＭＲ素子１０と、ＴＭＲ素子１０に接続される配線との相互拡散防止や、接触抵抗低減および磁化自由層（記憶層）２の酸化防止という役割があり、通常は、銅、タンタル、窒化チタンおよびチタン等の材料が使用できる。下地電極層８は、ＴＭＲ素子１０と直列に接続される読み出し用のスイッチング素子との接続に用いられる。この下地電極層８は反強磁性体層７を兼ねてもよい。
【００１４】
図２１は、一般的なＭＲＡＭの一部を簡略化して示す拡大斜視図である。ここでは、簡略化のために読み出し回路部分は省略し、１例として９個のメモリセルを示している。ＭＲＡＭは、相互に交差するビット線１１と書き込み用ワード線１２を有し、これらの配線１１と１２が交差する層間に、ＴＭＲ素子１０がマトリックス状に配置されている。
【００１５】
図２２および１６は、ＭＲＡＭの等価回路図を示している。図２２は全体の構成を示し、図２３はその部分拡大図である。図２３では、１例として６個のメモリセルを示しているが、ビット線１１および書き込み用ワード線１２の交差点には、ＴＭＲ素子１０と共に、ＴＭＲ素子１０に接続され、情報の読み出しの際に素子選択を行う電界効果トランジスタ１５が配されている。更に、電界効果トランジスタ１５のＯＮ、ＯＦＦを制御する読み出し用ワード線１３、および読み出された情報を出力するセンスライン１４が設けられている。そして、周辺回路部において、ビット線１１にはビット線電流駆動回路１６が接続され、書き込み用ワード線１２には双方向の書き込み用ワード線電流駆動回路１７が接続され、センスライン１４には読み出された情報を検出するセンスアンプ１８が接続されている。
【００１６】
ＴＭＲ素子１０への情報の書き込みは、ビット線１１および書き込み用ワード線１２に電流を流し、これらから発生する磁界の合成磁界によって、磁化自由層（記憶層）２の磁化方向を、磁化固定層４の磁化方向に対して「平行」または「反平行」に定めることによって行う。
【００１７】
ＴＭＲ素子１０の磁化自由層（記憶層）２における磁界は、通常、磁化容易軸方向の磁界ＨEAがビット線１１を流れる書き込み電流によって印加され、磁化困難軸方向の磁界ＨHAが書き込み用ワード線１２を流れる書き込み電流によって印加され、これらの磁界ＨEAとＨHAとのベクトル合成による合成磁界が作用する。
【００１８】
ＭＲＡＭでは、それぞれ一方のみでは磁化反転が起こらない強さの磁界ＨEA（＜Ｈs）およびＨHA（＜Ｈs）を印加し、アステロイド磁化反転特性を利用して、電流を流しているビット線１１と書き込み用ワード線１２との交差点にあり、ＨEAとＨHAの両磁界が共に作用するメモリセルにだけ磁性スピンの反転を起こさせ、書き込みを行うことが一般的である。以下、この原理を詳述する（ＵＳ ６，０８１，４４５参照。）。
【００１９】
図２４は、情報書き込み動作時における、ＴＭＲ素子の磁化自由層（記憶層）２の磁界応答特性を示すアステロイド曲線のグラフである。図２４に示すように、磁化容易軸方向に印加された磁界ＨEAをＨx（＜Ｈs）とし、磁化困難軸方向に印加された磁界ＨHAをＨy（＜Ｈs）とすると、ＨxとＨyとのベクトル和である合成磁界Ｈが磁化自由層（記憶層）２に作用し、この合成磁界Ｈがアステロイド曲線上の点Ｃに対応するしきい値Ｈcより大きく、アステロイド曲線の外部の領域Ａに達する大きさであるとき、磁化自由層（記憶層）２の磁化方向を反転させることが可能となる。他方、ベクトル和がアステロイド曲線の内部にとどまる合成磁界Ｈは、磁化自由層（記憶層）２の磁化方向を反転させることができない。
【００２０】
上述の磁化方向反転特性は、磁化容易軸方向磁界ＨEAと磁化困難軸方向磁界ＨHAとが共に存在する場合には、磁化方向を反転させるのに必要な磁界の大きさが、それぞれが単独で作用する場合に比べて低減されると共に、ビット線１１と書き込み用ワード線１２の２本の書き込み線を用いることにより、両者の交差点にあるメモリセルのＴＭＲ素子１０にだけ選択的に情報を書き込むことが可能になる原理を示している。
【００２１】
即ち、磁化容易軸方向又は磁化困難軸方向に単独の磁界が作用する場合、磁化反転に必要になる磁界のしきい値は、上記のアステロイド曲線の磁化容易軸（ｘ軸）または磁化困難軸（ｙ軸）上での値Ｈsである。従って、Ｈsより小さいＨxやＨyを作用させても、それぞれ単独では磁化自由層（記憶層）２の磁化方向を反転させることはできない。しかしながら、両者が共に作用する場合には、その合成磁界Ｈがアステロイド曲線上のしきい値Ｈcをこえてアステロイド曲線の外部の領域Ａに達し、磁化自由層（記憶層）２の磁化方向を反転させることが可能である。
【００２２】
この際、ビット線１１を流れる書き込み電流によって、そのビット線１１の下方に配置されたすべてのＴＭＲ素子１０に、磁化容易軸方向磁界ＨEAであるＨxが印加され、また、書き込み用ワード線１２を流れる書き込み電流によって、その書き込み用ワード線１２の上方に配置されたすべてのＴＭＲ素子１０に、磁化困難軸方向磁界ＨHAであるＨｙが印加されるものの、ビット線１１とワード線１２の交差点にあるメモリセル以外のメモリセルでは、ＨxあるいはＨｙが単独で作用するのみであるので、情報の書き込みは起こらない。両者が共に作用して情報の書き込みが可能になるのは、ビット線１１とワード線１２の交差点にあるメモリセルに対してだけである。このようにして、ビット線１１と書き込み用ワード線１２とを用いることにより、両者の交差点にあるメモリセルにだけ選択的に情報を書き込むことが可能になる。
【００２３】
なお、ＨxまたはＨｙが一方向反転磁界Ｈsより大きいと、それが印加されるすべてのメモリセルに情報が書き込まれてしまう不都合が生じるから、ＨxおよびＨｙは、Ｈs未満でなければならない。従って、情報の書き込みのために磁化自由層（記憶層）２に印加する合成磁界の適切な領域は、図２４に灰色で示した領域Ａである。このため、合成磁界が図中の灰色の領域Ａにおさまるように、ビット線１１および書き込み用ワード線１２に流す電流の大きさなどを調節する。
【００２４】
図２５は、ＭＲＡＭのＴＭＲ素子１０における情報の読み出し動作を説明するための概略断面図である。ここでは、ＴＭＲ素子１０の層構成を概略図示しており、前述した４〜６の磁化固定層を１つにまとめて示し、トップコート層１、反強磁性体層７および下地電極層８は図示を省略している。
【００２５】
ＴＭＲ素子１０に記録された情報の読み出しは、磁気抵抗効果の１種であるＴＭＲ効果を利用して行う。ＴＭＲ効果とは、トンネルバリア層を挟んで対向している２つの磁性層間を流れるトンネル電流に対する抵抗が、２つの磁性層の磁性スピンの向きが「平行」であれば小さくなり、「反平行」であれば大きくなる現象である。
【００２６】
具体的には、図２５示すように、ビット線１１から磁化自由層（記憶層）２、トンネルバリア層３および磁化固定層４〜６を貫いて流れるトンネル電流を供給し、上記の抵抗の大小に対応した読み出し電流を下地電極層８から取り出し、読み出し電流の大小によって２つの磁性層の磁性スピンの向きを検出する。
【００２７】
即ち、図２５の左図に示すように、磁化自由層（記憶層）２と磁化固定層４との磁化の方向が「平行」で、磁性スピンが揃っている場合には、これら２つの層の間の抵抗は小さく、大きな読み出し電流がトンネルバリア層３を貫いて流れる。他方、図２５の右図に示すように、磁化自由層（記憶層）２と磁化固定層４との磁化の方向が「反平行」で、磁性スピンが逆向きの場合には、これら２つの層の間の抵抗は大きく、トンネルバリア層３を貫いて流れる読み出し電流は小さい。
【００２８】
図２６を用いて後述するように、ＴＭＲ素子１０の下地電極層８は、読み出し用配線１９によって読み出し用トランジスタ１５のドレイン電極２３へ接続され、読み出し用トランジスタ１５のソース電極２７はセンスライン１４へ接続されている。従って、ＭＲＡＭの読み出し動作時には、駆動電流が印加されたビット線１１へ接続されているＴＭＲ素子１０のうち、ゲート電極（読み出し用ワード線）１３への制御信号の印加によって選択されたＴＭＲ素子１０の読み出し電流のみが、読み出し用電界効果トランジスタ１５を介してセンスライン１４へ出力される。このように電界効果トランジスタ１５は、ＴＭＲ素子１０に記憶されている情報を選択的に読み出すためのスイッチング素子として機能する。
【００２９】
図２６（Ａ）は、従来のＭＲＡＭの典型的なアーキテクチャを模式的に示す、メモリ部と周辺回路部との境界領域の要部断面図である。
【００３０】
図２６（Ａ）の左側部分は、メモリ部に配置される多数のメモリセルの１つを示している。各メモリセルの下部には、例えばｐ型シリコン半導体基板２７内に形成されたｐ型ウェル領域２８に、ドレイン電極２２、ドレイン領域２３、ゲート電極１３、ゲート絶縁膜２４、ソース領域２５、そしてソース電極２６よりなるｎ型の読み出し用電界効果トランジスタ１５が設けられ、その上部にセンスライン１４、書き込み用ワード線１２、ＴＭＲ素子１０およびビット線１１が配置されている。
【００３１】
ＴＭＲ素子１０は、層間絶縁膜５０の上に、スパッタ法などによって、例えば、下地電極層８としてタンタル層、反強磁性体層７として白金のマンガン合金層、第２の磁化固定層６として鉄とコバルトの合金層、磁性層を反強磁性的に結合する導体層５としてルテニウム層、第１の磁化固定層４として鉄とコバルトの合金層、トンネルバリア層３として酸化アルミニウム層、磁化自由層２として鉄とコバルトとホウ素との合金層ＣｏＦｅ−３０Ｂ、トップコート層１としてタリウム層を積層して形成されている。
【００３２】
ＴＭＲ素子１０を形成している層４〜８の一部は、読み出し用配線１９の形状にパターニングされて配線も兼ねており、この読み出し用配線１９は、ＴＭＲ素子１０の読み出し電流を、読み出し用接続孔２０と読み出し用ランド２１を経て、読み出し用トランジスタ１５のドレイン電極２２に伝達する働きをする。
【００３３】
読み出し用トランジスタ１５のゲート電極１３は、各セルのゲート電極１３が帯状に連結して形成され、読み出し用ワード線１３を兼ねている。また、ソース電極２６はセンスライン１４に接続されている。前述したように、電界効果トランジスタ１５は、ゲート電極（読み出し用ワード線）１３に所定の制御信号が印加されと、そのセルのＴＭＲ素子１０の読み出し電流をセンスライン１４に送り出すスイッチング素子として機能する。なお、トランジスタ１５は、ｎ型又はｐ型電界効果トランジスタであってよいが、その他、ダイオード、バイポーラトランジスタ、ＭＥＳＦＥＴ（Metal Semiconductor Field Effect Transistor）等、各種のスイッチング素子を用いることができる。
【００３４】
一方、図２６（Ａ）の右側部分は、周辺回路部に形成された周辺回路トランジスタ３０の一例を示している。周辺回路トランジスタ３０は、具体的には、図２３に示したビット線電流駆動回路１６や、書き込み用ワード線電流駆動回路１７や、センスアンプ１８などを構成している。例えば、図２６（Ａ）に示した周辺回路トランジスタ３０は、ビット線電流駆動回路１６を構成している。
【００３５】
図２６（Ｂ）と（ｃ）は、ＴＭＲ素子１０へ電気的接続を形成する他の方法を示している。図２６（Ｂ）は、ビット線１１をトップコート層１に直接接続する代わりに、接続プラグを介して接続するようにした例である。また、図２６（ｃ）は、読み出し用配線１９の別の形態を示すもので、読み出し用プラグ２０を設ける代わりに、読み出し用ランド２１の上部に形成した開口部に読み出し用配線１９の構成層を直接埋め込み、読み出し用ランド２１との接続を形成した例である。
【００３６】
図２６のメモリ装置は、集積回路技術の標準的な材料と方法によって作製される。例えば、ビット線１１や書き込み用ワード線１２などの配線の形成には、銅やアルミニウムなど、一般的な半導体プロセスで使用されている配線用金属材料が用いられ、銅配線であれば、ダマシン法によって、アルミニウム配線であれば、スパッタ法による膜形成とリソグラフィ技術とドライエッチングによるパターニングによって、形成される。また、電極や接続孔などのプラグ類は、タングステンの埋め込みなどで形成される。
【００３７】
なお、書き込み用ワード線１２の拡大図に示すように、銅配線では、銅イオンの拡散を防ぐバリア層（拡散防止膜）としてタンタル層や窒化タンタル層が用いられるが、図をわかりやすくするため、本明細書の図面では、バリア層の図示を省略する。タングステン電極やタングステンプラグでバリア層として用いられる窒化チタン層なども、同様に図示を省略する。
【００３８】
また、通常、層間絶縁膜は、酸化シリコン膜をＣＶＤ（Chemical Vapor Deposition）法で形成し、拡散防止膜は窒化シリコン膜をＣＶＤ法で形成する。
【００３９】
上述したように、ＭＲＡＭは、トンネルバリア層３を２つの強磁性層、磁化自由層２と磁化固定層４〜６とで挟んだＴＭＲ素子を、交差して配置されたビット線１１と書き込み用ワード線１２の交差領域にマトリックス状に配置した基本構造をもち、読み出し用のセル選択スイッチ（ＭＯＳ（Metal Oxide Semiconductor）トランジスタ１５など）を各メモリセルに設けたものである。この構造は、ＩＢＭ社やMotorola社などにより、試作結果が広く報告されている（後述の特許文献１〜３など参照。）。
【００４０】
このＭＲＡＭの書き込みは、ビット線１１と書き込み用ワード線１２に流す電流によって発生する磁界により、その交差点にあるＴＭＲ素子１０に選択的にデータを書き込む電流磁場書き込みという特徴を有する。
【００４１】
【特許文献１】特開平１１−３１７０７１号公報（第７−９頁、図１１−１６）
【特許文献２】特開平１０−１１６４９０号公報（第３及び４頁、図１及び２）
【特許文献３】米国特許第６１７４７３７号明細書（第２−６頁、図１−１３）
【発明の開示】
【発明が解決しようとする課題】
【００４２】
ＴＭＲ素子を用いるメモリ装置、例えばＭＲＡＭの高集積化を進め、メモリ装置を実用化するための課題として、ＴＭＲ素子の書き込み電流を低減することが求められている。１０ｍＡ以下、より好ましくは１ｍＡ以下のできるだけ小さな書き込み電流による書き込みを可能にするためには、ビット線１１および書き込み用ワード線１２を流れる電流が磁化自由層２において磁界を生成する効率を高めることが必要である。例えば、図２６に示した磁気メモリ装置では、ビット線１１（後述の第１配線）および書き込み用ワード線１２（後述の第２配線）とＴＭＲ素子１０の磁化自由層２との距離（図２６のｘおよびｙ）をできるだけ小さくすること、より具体的には、（拡散防止膜４９を含めた）層間絶縁膜５０（後述の第２絶縁膜）の厚さ、および層間絶縁膜５４（後述の第１絶縁膜）の厚さをできるだけ薄くすることが求められ、このための種々の施策が工夫されている。
【００４３】
一方、ＭＲＡＭの周辺回路部では、既に、ビット線１１および書き込み用ワード線１２などに流す電流を高速で操作し、ＴＭＲ素子１０の高速動作を可能にする既存の技術が確立されている。
【００４４】
ところが、図２６に示した従来の磁気メモリ装置では、メモリ部のビット線１１および書き込み用ワード線１２と、ビット線１１を駆動する周辺回路部の上部接続配線１０３（後述の第３配線）および下部接続配線３８（後述の第４配線）とが、それぞれ同じ絶縁層、即ち層間絶縁膜２０２および４６に形成されているため、周辺回路部の上部接続配線１０３と下部接続配線３８との距離Ｌと上記ｘとｙとの間には、
Ｌ＝ｘ＋ｙ
の関係があり、ＴＭＲ素子１０の低消費電力化および高集積化を目指して、層間絶縁膜５０及び／又は層間絶縁膜５４の厚さを薄くしてｘ及び／又はｙを減少させると、周辺回路の接続配線間の距離Ｌも必然的に小さくなり、接続配線間の寄生容量の増大による回路遅延の増大などの問題が生じ、メモリ装置の低消費電力化および高集積化と、メモリ装置の高速動作とが両立し得ないという問題が生じる。
【００４５】
本発明は、上記のような事情に鑑みてなされたものであって、その目的は、メモリ装置の低消費電力化および高集積化と、メモリ装置の高速動作とが両立し得る構造を有する磁気メモリ装置を提供することにある。
【課題を解決するための手段】
【００４６】
即ち、本発明は、磁化方向が固定された磁化固定層と、トンネルバリア層と、磁化方向の変化が可能な磁化自由層とが積層されてなるトンネル磁気抵抗効果素子によって磁気メモリ素子が構成され、この磁気メモリ素子からなるメモリ部を有し、前記トンネル磁気抵抗効果素子に接続された第１配線（例えば、後述のビット線１１）が、前記トンネル磁気抵抗効果素子との接続部以外に設けられた第１絶縁層（例えば、後述の層間絶縁膜５４）を介して形成され、かつ、前記第１配線とは反対側に第２絶縁層（例えば、後述の層間絶縁膜５０）を介して前記トンネル磁気抵抗効果素子に第２配線（例えば、後述の書き込み用ワード線１２）が対向配置され、前記第１配線と前記第２配線とを用いて前記トンネル磁気抵抗効果素子へ書き込みを行うように構成された磁気メモリ装置において、
前記第１配線が、前記第１絶縁層とは離間した状態で形成された第３配線（例えば、  後述の上部接続配線６５）に接続されて周辺回路部へ導かれていることと、
前記第２配線が、前記第２絶縁層とは離間した状態で形成された第４配線（例えば、  後述の下部接続配線３８又は９２）に接続されて周辺回路部へ導かれていることと
の少なくとも一方を構成とすることを特徴とする、磁気メモリ装置に係わるものである。
【発明の効果】
【００４７】
本発明によれば、前記トンネル磁気抵抗効果素子に接続された第１配線が、前記トンネル磁気抵抗効果素子との接続部以外に設けられた第１絶縁層を介して形成され、かつ、前記第１配線とは反対側に絶縁層を介して前記トンネル磁気抵抗効果素子に第２配線が対向配置されるので、前記第１絶縁層および前記第２絶縁層の厚さを減らすことで、前記第１配線および前記第２配線と前記トンネル磁気抵抗効果素子の磁化自由層との距離を縮め、前記第１配線および前記第２配線を流れる電流が前記磁化自由層において磁界を生成する効率を高め、メモリ装置の低消費電力化および高集積化を実現することができる。
【００４８】
一方、前記第１配線が、前記第１絶縁層とは離間した状態で形成された第３配線に接続されて周辺回路部へ導かれていることと、前記第２配線が、前記第２絶縁層とは離間した状態で形成された第４配線に接続されて周辺回路部へ導かれていることとの、少なくとも１方を構成の必要条件としているため、前記第３配線と前記第４配線との間に十分な距離を設け、両配線間の寄生容量を低減させることができ、回路遅延を抑え、メモリ装置の高速動作を可能にすることができる。
【００４９】
上記のように、本発明の磁気メモリ装置によれば、メモリ装置の低消費電力化および高集積化と、メモリ装置の高速動作とを両立させることができる。
【発明を実施するための最良の形態】
【００５０】
本発明において、前記第１配線又は／及び前記第２配線が、これらを埋設した絶縁層（例えば、後述の層間絶縁膜５６又は４６）を介して形成された前記第３配線又は／及び前記第４配線と接続されているのがよい。前記第３配線又は／及び前記第４配線が、前記第１配線および前記第２配線を埋設した前記絶縁層を介して形成されていると、前記第３配線と前記第４配線との間に、前記第１配線と前記第２配線との距離よりも大きな距離が確保される。
【００５１】
この際、前記絶縁層と前記第１配線又は／及び前記第２配線とが同一レベル位置に存在しているのがよい。このようになっていると、前記第１配線と前記第３配線、又は前記第２配線と前記第４配線とが直接重なり合う関係になり、間に層間絶縁膜や接続孔を設けることなく両者を接続することができ、作製工程が少なくなる利点がある。
【００５２】
あるいは、前記絶縁層上又は下に形成された別の絶縁層（例えば、後述の層間絶縁膜７２）に接続孔が設けられこの接続孔を介して前記第１配線と前記第３配線、又は／及び、前記第２配線と前記第４配線とが接続されているのもよい。このようになっていると、前記別の絶縁層の厚さや材質を適宜選ぶことで、前記第３配線と前記第４配線との間の距離や寄生容量を調節することができる利点がある。
【００５３】
また、少なくとも前記第１配線及び／又は前記第２配線が、前記トンネル磁気抵抗効果素子に対向する面以外の面の、少なくとも一部において、磁性層で被覆されているのがよい。これによって、前記第１配線及び／又は前記第２配線を流れる電流によって生じる磁束が前記トンネル磁気抵抗効果素子に集められ、より少ない電流で必要な強さの磁界が形成される。前記磁性層は、前記第１配線又は／及び前記第２配線に形成されるのがよく、前記第３配線又は／及び前記第４配線には必要がない。前記磁性層の形成を別工程で前記メモリ部に限定して行うことで、既に確立されている前記周辺回路部での配線形成に影響を与えることを防止でき、例えば配線を含む部分の切断加工等が容易になる。
【００５４】
また、前記第１配線と前記第２配線とが交差して配置され、その交差領域に前記トンネル磁気抵抗効果素子が配置されているのがよい。また前記磁化固定層と前記磁化自由層との間に前記トンネルバリア層が挟持され、前記第１配線としてのビットライン及び前記第２配線としてのワードラインにそれぞれ電流を流すことによって誘起される磁界で前記磁化自由層を所定方向に磁化して情報を書き込み、この書き込み情報を前記トンネルバリア層を介してのトンネル磁気抵抗効果によって読み出すように構成されているのもよい。これらは、ＭＲＡＭの標準的な構成である。
【００５５】
以下、本発明の好ましい実施の形態を図面参照下に具体的に説明する。
【００５６】
実施の形態１
図１は、実施の形態１に基づく磁気メモリ装置の構造を示す概略断面図である。この磁気メモリ装置は、図２６に示した従来例の磁気メモリ装置と対比されるべきものである。
【００５７】
図２６と同様、図１はメモリ部と周辺回路部との境界領域の要部断面図であり、左側部分にメモリ部の構造が示され、右側部分に周辺回路部の構造が示されている。メモリ部の構造は図２６と同一であり、周辺回路部の構造のみが異なっている。
【００５８】
前述したように、図２６に示した磁気メモリ装置では、メモリ部において、ビット線１１（前記第１配線）がＴＭＲ素子１０を埋め込んだ層間絶縁膜５４（前記第１絶縁層）を介して形成され、かつ、ビット線１１の反対側に、層間絶縁膜５０（前記第２絶縁層）を介して書き込み用ワード線１２（前記第２配線）が対向配置される一方、周辺回路部においても、ビット線１１がそのまま延長され、ビット線１１に接続する周辺回路部の上部接続配線１０３（前記第３配線）が形成されていた。
【００５９】
その結果、既述したように、ビット線１１（前記第１配線）および書き込み用ワード線１２（前記第２配線）と、周辺回路部の上部接続配線１０３（前記第３配線）および下部接続配線３８（前記第４配線）とが、それぞれ同じ絶縁層、即ち層間絶縁膜２０２および４６に設けられているため、ビット線１１および書き込み用ワード線１２とＴＭＲ素子１０の磁化自由層２との距離をそれぞれｘおよびｙとし、周辺回路部の上部接続配線１０３と下部接続配線３８との距離Ｌとすると、
Ｌ＝ｘ＋ｙ
の関係があり、メモリ装置の低消費電力化および高集積化と、メモリ装置の高速動作とが両立し得ないという問題が生じていた。
【００６０】
それに対し、本実施の形態に基づく磁気メモリ装置では、周辺回路部において、上部接続配線６５（第３配線）が、拡散防止膜５５と層間絶縁膜５６と拡散防止膜５９とを間に挟んで、層間絶縁膜５４（前記第１絶縁層）とは離間した状態で上部に形成され、これにビット線１１が接続されているので、周辺回路部の上部接続配線６５（前記第３配線）および下部接続配線３８（前記第４配線）との距離Ｌは、
Ｌ＝ｘ＋ｙ＋ｌ
となる。但し、ｌは、拡散防止膜５５と層間絶縁膜５６と拡散防止膜５９との膜厚の合計である。
【００６１】
従って、ビット線１１および書き込み用ワード線１２とＴＭＲ素子１０の磁化自由層２との距離（ｘおよびｙ）をできるだけ縮めることにより、ビット線１１および書き込み用ワード線１２を流れる電流が磁化自由層２において磁界を生成する効率を向上させ、メモリ装置の低消費電力化および高集積化をおこなっても、適切な膜厚の層間絶縁膜５６を設けておけば、周辺回路部における上部接続配線６５（前記第３配線）と下部接続配線３８（前記第４配線）との間に十分な距離Ｌを確保できるので、寄生容量の増加による回路遅延の問題は生ぜず、メモリ装置の高速動作と両立させることができる。
【００６２】
以下、本実施の形態に基づく磁気メモリ装置の他の部分の説明を行い、その製造方法を説明する。
【００６３】
図１の左側部分は、メモリ部に配置される多数のメモリセルの１つを示している。各メモリセルには、図２６に示した従来例の磁気メモリ装置と同様に、例えばｐ型シリコン半導体基板２７内に形成されたｐ型ウェル領域２８に、ドレイン電極２２、ドレイン領域２３、ゲート電極１３、ゲート絶縁膜２４、ソース領域２５、そしてソース電極２６よりなるｎ型の読み出し用電界効果型トランジスタ１５が設けられ、その上部にセンスライン１４、書き込み用ワード線１２、ＴＭＲ素子１０、ビット線１１が配置されている。
【００６４】
ＴＭＲ素子１０は、磁化が比較的容易に反転する磁化自由層（記憶層）２と磁化固定層との２つの磁性層の間にトンネルバリア層３を挟んだ構造で形成されており、２つの磁性層の相対磁化方向により記憶を行い、この相対磁化方向の違いによってトンネルバリア層を流れる電流の強度が変化することを利用して読み出しを行う記憶素子である。
【００６５】
ＴＭＲ素子１０は、ここでは細部の図示は省略したが、図１３を用いて既述したように、タリウムなどによる下地電極層８／鉄、ニッケル、白金、イリジウム、ロジウムなどのマンガン合金や、コバルトやニッケル酸化物などによる反強磁性体層７／ニッケル、鉄又はコバルト、或いはこれらの合金からなる強磁性体による第２の磁化固定層６／ルテニウム、銅、クロム、金、銀などによる導体層５／ニッケル、鉄又はコバルト、或いはこれらの合金からなる強磁性体による第１の磁化固定層４／アルミニウム、マグネシウム、シリコン等の酸化物又は窒化物等からなる絶縁体によるトンネルバリア層３／ニッケル、鉄又はコバルト、或いはこれらの合金からなる強磁性体による磁化自由層２／銅、タンタル、窒化チタンなどによるトップコート層１が基板の上に積層された構造を有する。
【００６６】
磁化固定層は第１の磁化固定層４と第２の磁化固定層６の２つの磁化固定層を持ち、これらの間には、これらの磁性層が反強磁性的に結合するような導体層５が配置され、第２の磁化固定層６は反強磁性体層７と接しており、これらの層間に働く交換相互作用によって、第２の磁化固定層６は強い一方向の磁気異方性を持ち、第１の磁化固定層４と第２の磁化固定層６の磁化方向は固定されている。
【００６７】
また、磁化自由層２と第１の磁化固定層４との間には、アルミニウム、マグネシウム、シリコン等の酸化物又は窒化物等からなる絶縁体によるトンネルバリア層３が挟持されており、磁化自由層２と磁化固定層４との磁気的結合を切るとともに、トンネル電流を流すための役割を担う。これらの磁性層及び導体層は主にスパッタ法により形成されるが、トンネルバリア層３は、スパッタ法で形成された金属膜を酸化もしくは窒化させることにより得ることができる。
【００６８】
トップコート層１には、ＴＭＲ素子１０とこのＴＭＲ素子に接続される配線との相互拡散防止、接触抵抗低減及び磁化自由層２の酸化防止という役割がある。
【００６９】
図１に示したＴＭＲ素子１０は、層間絶縁膜５０を基板として形成され、層４〜８の一部は読み出し用配線１９の形状にパターニングされ、配線も兼ねている。読み出し用配線１９は、ＴＭＲ素子１０の読み出し電流を、読み出し用接続孔２０と読み出し用ランド２１を経て、読み出し用トランジスタ１５のドレイン電極２２に伝達する働きをする。
【００７０】
ＴＭＲ素子１０への書き込みは、ビット線１１および書き込み用ワード線１２に電流を流し、これらから発生する磁界の合成磁界によって、ビット線１１と書き込み用ワード線１２との交点にあるメモリセルのＴＭＲ素子１０の磁化自由層（記憶層）２の磁化方向を、磁化固定層に対して「平行」又は「反平行」とすることによって行い、この向きを情報の“０”と“１”に対応させる。
【００７１】
メモリセルにおける磁界は、磁化容易軸方向の磁界ＨEAがビット線１１を流れる書き込み電流によって印加され、磁化困難軸方向の磁界ＨHAが書き込み用ワード線１２を流れる書き込み電流によって印加され、これらの磁界ＨEAとＨHAとのベクトル合成によって合成磁界が与えられる。
【００７２】
図２４は、ＭＲＡＭの書き込み条件を示すアステロイド曲線であり、印加された磁界ＨEAおよびＨHAによって磁化自由層（記憶層）２の磁化方向の反転が起こるしきい値を示している。このアステロイド曲線の外部に相当する合成磁界が発生すると、磁化反転が可能になるが、アステロイド曲線の内部の合成磁界では、磁化自由層（記憶層）２の磁化方向を一方から他方へ反転させることはできない。ＭＲＡＭでは、磁界ＨEAおよびＨHAの一方のみでは磁化反転が起こらない磁界ＨEAおよびＨHAを印加し、アステロイド磁化反転特性を利用して、指定されたメモリセルだけに磁性スピンの反転を起こさせ、書き込みを行う。
【００７３】
但し、電流を流しているビット線１１および書き込み用ワード線１２の交点以外のセルにおいても、ビット線１１または書き込み用ワード線１２単独で発生する磁界が印加されるため、それらの大きさが一方向反転磁界ＨK以上の場合は、交点以外のセルの磁化方向も反転してしまう。このため、ビット線１１または書き込み用ワード線１２単独で発生する磁界では磁化自由層（記憶層）２の磁化方向の反転が起こらないように、ビット線１１および書き込み用ワード線１２に流す電流の大きさなどを、合成磁界が図中の灰色の領域におさまるように調整する。
【００７４】
情報の読み出しは、磁気抵抗効果を応用したＴＭＲ効果を利用して行い、トンネルバリア層２を挟んだ磁化自由層（記憶層）２と磁気固定層４〜７との間にビット線１１から電流（トンネル電流）を流し、上記の抵抗の高低に応じた出力電流を、読み出し用電界効果トランジスタ１５を介してセンスライン１４に取り出すことによって行う。
【００７５】
次に、図１に示したＭＲＡＭの作製工程のフローを図２〜図９の概略断面図により説明する。書き込み用ワード線１２、読み出し用ランド２１、周辺回路トランジスタ３０のドレイン電極用ランド３７および下部接続配線３８などの配線層の材料としては、銅やアルミニウムなど、一般的な半導体プロセスで使用されている配線用金属材料を用いることができる。
【００７６】
初めに、図２（ａ）〜図４（ｊ）において、基板上にトランジスタを形成し、その上に積層した絶縁膜に下部配線を形成する。
【００７７】
まず、図２（ａ）に示すように、公知の半導体技術によって半導体基板のウェル領域２８に読み出し用ＭＯＳ電界効果トランジスタ１５と周辺回路電界効果トランジスタ３０の要部を形成する。
【００７８】
例えば、シリコン基板のｐ型領域２８の表面に酸化シリコン膜と窒化シリコン膜の積層膜を形成した後、フォトリソグラフィ技術とドライエッチングによりパターニングを施し、露出させた非活性領域にＳＴＩ（Shallow Trench Isolation）またはＬＯＣＯＳ（Local Oxidation of Silicon）による酸化膜４１による分離構造を形成する。次に、積層膜を除去後、熱酸化法により酸化シリコン膜を形成し、この上にＣＶＤ（Chemical Vapor Deposition）法により多結晶シリコン膜を形成し、フォトリソグラフィ技術とドライエッチングによりパターニングしてゲート電極１３と３３とを形成する。続いてゲート電極１３と３３をマスクにしてゲート絶縁膜２４と３４以外の酸化シリコン膜をエッチング除去する。その後、Ｎチャネル領域にリンやヒ素などをイオン注入してドレイン領域２２と３２およびソース領域２５と３５とを形成する。 
【００７９】
次に、図２（ｂ）に示すように、ＣＶＤ法により層間絶縁膜４２として酸化シリコン膜を堆積させ、フォトリソグラフィ技術とドライエッチングによりパターニングして、層間絶縁膜４２に開口部４３を形成する。
【００８０】
次に、図２（ｃ）に示すように、バリア層として窒化チタンの薄膜（図示省略）をスパッタ法によって表面に形成した後、ＣＶＤ法によりタングステンなどを開口部４３に埋め込み、その後、表面をＣＭＰ（Chemical and Mechanical Polishing：化学的機械的研磨）法により平坦化して、タングステンプラグからなるソース電極２６を形成する。この際、ＣＭＰは、開口部４３以外に付着した窒化チタンの薄膜を完全に除き得るところまで行うものとする（以下、同様。）。
【００８１】
次に、図２（ｄ）に示すように、スパッタ法や蒸着法によりアルミニウムなどの薄膜を形成し、フォトリソグラフィ技術とドライエッチングによりパターニングして、センスライン１４を形成する。
【００８２】
次に、図３（ｅ）に示すように、その上にＣＶＤ法により層間絶縁膜４４として酸化シリコン膜などを堆積させ、フォトリソグラフィ技術とドライエッチングによりパターニングして、層間絶縁膜４４と４２を貫通する開口部４５を形成する。
【００８３】
次に、図３（ｆ）に示すように、図２（ｃ）の場合と同様にして、バリア層として窒化チタンの薄膜（図示省略）を、層間絶縁膜４４の全面にスパッタ法によって形成した後、ＣＶＤ法によりタングステンなどを開口部４３に埋め込み、その後、表面をＣＭＰ法によって平坦化して、タングステンプラグからなるドレイン電極２２、ドレイン電極３１およびソース電極３６を形成する。
【００８４】
次に、図３（ｇ）に示すように、ＣＶＤ法により層間絶縁膜４６として酸化シリコン膜を堆積させ、フォトリソグラフィとドライエッチングによりパターニングして、層間絶縁膜４６に配線溝４７と開口部４８を形成する。
【００８５】
次に、図３（ｈ）に示すように、バリア層としてタンタルまたは窒化タンタルの薄膜（図示省略）を層間絶縁膜４６の全面にスパッタ法によって形成した後、ＣＶＤ法により配線溝４７と開口部４８に銅を埋め込む。続いて、ＣＭＰ法により表面を平坦化して、書き込み用ワード線１２、読み出し用ランド２１、周辺回路トランジスタ３０のドレイン電極用ランド３７および下部接続配線３８を形成する。銅の埋め込みは、銅めっきによって行ってもよい。
【００８６】
銅ではなくアルミニウムを用いる場合には、図２（ｄ）の場合と同様に、スパッタ法や蒸着法によりアルミニウムなどの薄膜を形成し、フォトリソグラフィ技術とドライエッチングによりパターニングして、書き込み用ワード線１２、読み出し用ランド２１、周辺回路トランジスタ３０のドレイン電極用ランド３７および下部接続配線３８を形成した後、ＣＶＤ法により酸化シリコンからなる層間絶縁膜４６を形成し、表面をエッチバックにより平坦化する。
【００８７】
次に、図４（ｉ）に示すように、銅イオンの拡散を防止する拡散防止膜４９として窒化シリコン膜をＣＶＤ法により形成した後、層間絶縁膜５０として酸化シリコン膜をＣＶＤ法によって堆積させ、フォトリソグラフィ技術とドライエッチングによりパターニングして、開口部５１を形成する。
【００８８】
次に、図４（ｊ）に示すように、図２（ｃ）や図３（ｆ）の場合と同様にして、バリア層として窒化チタンの薄膜（図示省略）を、層間絶縁膜５０の全面にスパッタ法によって形成した後、ＣＶＤ法によりタングステンなどを開口部５１に埋め込み、その後、表面をＣＭＰ法によって平坦化して、タングステンプラグからなる読み出し用プラグ２０を形成する。読み出し用プラグ２０は、次に形成するＴＭＲ素子１０と読み出し用トランジスタ１５とを接続するための接続孔である。
【００８９】
以上で下部配線の形成を終わり、次に、図４（ｋ）〜図５（ｎ）において、層１〜８からなるＴＭＲ素子１０を形成し、あわせて層４〜８の一部をパターニングして読み出し用配線１９を形成する。
【００９０】
まず、図４（ｋ）に示すように、スパッタ法などによって全面に、例えば、下地電極層８としてタンタル層／反強磁性体層７として白金などのマンガン合金層／第２の磁化固定層６として鉄とコバルトの合金層／磁性層を反強磁性的に結合する導体層５としてルテニウム層／第１の磁化固定層４として鉄とコバルトの合金層／トンネルバリア層３として酸化アルミニウム層／磁化自由層２として鉄とコバルトとホウ素との合金層ＣｏＦｅ−３０Ｂ／トップコート層１としてタリウム層を積層し、ＴＭＲ素子１０を構成する各層を形成する。
【００９１】
トンネルバリア層３は、スパッタ法で形成された金属膜を酸化もしくは窒化させることにより得ることができる。また、トップコート層１は、ＴＭＲ素子１０とこのＴＭＲ素子に接続される配線との相互拡散防止、接触抵抗低減及び磁化自由層２の酸化防止という役割がある。
【００９２】
次に、図５（ｌ）に示すように、フォトリソグラフィ技術によりレジストマスク５２を形成し、レジストマスク５２をマスクとしてドライエッチングにより、トップコート層１をＴＭＲ素子の形状に加工する。
【００９３】
次に、図５（ｍ）に示すように、トップコート層１をマスクとして、記憶層２及びトンネルバリア層３をエッチングして、ＴＭＲ素子の形状に加工する。
【００９４】
次に、図５（ｎ）に示すように、フォトリソグラフィ技術によりレジストマスク５３を形成し、残りの層４〜８をエッチングして、読み出し用配線１９の形状に加工する。この後、レジストマスク５３を除去し、ＴＭＲ素子１０と読み出し用配線１９の形成を終了する。ここで、層４〜８の読み出し用配線１９の部分は、書き込み用ワード線１２と上下に重ならないように配置する。
【００９５】
次に、第３段階として、図６（ｏ）〜図７（ｒ）において、メモリセル部にビット線１１を形成する。ビット線１１の材料としては、銅やアルミニウムなど、一般的な半導体プロセスに用いられる配線金属材料を用いることができる。更に、ビット線１１を流れる電流によってＴＭＲ素子１０の位置に磁場が生成される効率が向上するように、ビット線１１の、ＴＭＲ素子１０に対向していない面、即ち、上面および側面を磁性材料で被覆する構造としてもよい。
【００９６】
まず、図６（ｏ）に示すように、ＣＶＤ法により層間絶縁膜５４として酸化シリコン膜を堆積させ、ＴＭＲ素子１０と読み出し用配線１９の埋め込みを行う。次に、ＣＶＤ法により、ビット線１１に用いられる銅の拡散を防止するための拡散防止膜５５として窒化シリコン膜と、層間絶縁膜５６として酸化シリコン膜とを、基板全面に積層して堆積させる。
【００９７】
次に、図６（ｐ）に示すように、フォトリソグラフィ技術とドライエッチングによりパターニングして、配線溝５７を形成する。
【００９８】
次に、図６（ｑ）に示すように、ＴＭＲ素子１０のトップコート層１に接続するための開口部５８を形成する。
【００９９】
次に、図７（ｒ）に示すように、図３（ｈ）と同様にして、バリア層としてタンタルまたは窒化タンタルの薄膜（図示省略）を全面にスパッタ法によって形成した後、ＣＶＤ法により配線溝５８に銅を埋め込み、続いて、ＣＭＰ法により表面を平坦化して、ビット線１１を形成する。銅の埋め込みは、銅めっきによって行ってもよい。
【０１００】
銅ではなくアルミニウムを用いる場合には、図２（ｄ）の場合と同様に、スパッタ法や蒸着法によりアルミニウムなどの薄膜を形成し、フォトリソグラフィ技術とドライエッチングによりパターニングして、ビット線１１を形成した後、ＣＶＤ法により酸化シリコンからなる層間絶縁膜５６を形成し、表面をエッチバックにより平坦化する。
【０１０１】
次に、最後の段階として、図７（ｓ）〜図９（ｘ）において、周辺回路部にビット線１１への上部接続配線６５を形成し、続いて表面に保護層を形成する。その後、一般的な半導体プロセスを経てメモリ装置を完成する。上部接続配線６５の材料としては、銅やアルミニウムなど、一般的な半導体プロセスに用いられる配線金属材料を用いることができる。
【０１０２】
まず、図７（ｓ）に示すように、ＣＶＤ法により、上部接続配線６５に用いられる銅の拡散を防止するための拡散防止膜５９として窒化シリコン膜と、層間絶縁膜６０として酸化シリコン膜とを、基板全面に積層して堆積させる。
【０１０３】
次に、図７（ｔ）に示すように、フォトリソグラフィ技術とドライエッチングによりパターニングして、周辺回路トランジスタ３０への接続孔を形成する位置に凹部６１ａを形成する。
【０１０４】
次に、図８（ｕ）に示すように、フォトリソグラフィ技術とドライエッチングによりパターニングして、配線溝６２を形成する。このとき、先に形成した開口部６１ａはさらに深さを増し、拡散防止膜４９に達する凹部６１ｂが形成される。
【０１０５】
次に、図８（ｖ）に示すように、フォトリソグラフィ技術とドライエッチングにより、拡散防止膜５９の開口部６３と、ドレイン電極用ランド３７に達する開口部６４とを形成する。
【０１０６】
次に、図９（ｗ）に示すように、バリア層としてタンタルまたは窒化タンタルの薄膜（図示省略）を全面にスパッタ法によって形成した後、めっき法またはＣＶＤ法により配線溝６２と開口部６４に銅を埋め込み、続いて、ＣＭＰ法により表面を平坦化して、上部接続配線６５と、そのビット線１１への接続部６６とを形成する。
【０１０７】
銅ではなくアルミニウムを用いる場合には、図２（ｄ）の場合と同様に、スパッタ法や蒸着法によりアルミニウムなどの薄膜を形成し、フォトリソグラフィ技術とドライエッチングによりパターニングして、上部接続配線６５を形成した後、ＣＶＤ法により酸化シリコンからなる層間絶縁膜６０を形成し、表面をエッチバックにより平坦化する。
【０１０８】
次に、図９（ｘ）に示すように、ＣＶＤ法により、上部接続配線６５に用いられた銅の拡散を防止するための拡散防止膜６７として窒化シリコン膜を形成し、続いて表面保護層６８として酸化シリコン膜を基板全面に堆積させる。この後、一般的な半導体プロセスを経てメモリ装置を完成する。
【０１０９】
実施の形態２
図１０は、実施の形態２に基づく磁気メモリ装置の構造を示す、メモリ部と周辺回路部との境界領域の概略断面図である。
【０１１０】
図１に示した実施の形態１に基づく磁気メモリ装置では、ビット線１１を設けた層間絶縁膜５６の上に積層して拡散防止膜５９と層間絶縁膜６０とを形成し、層間絶縁膜６０にビット線１１への上部接続配線６５を形成したため、ビット線１１（前記第１配線）と上部接続配線６５（前記第３配線）とが拡散防止膜５９を介して重なり合う関係になり、間に層間絶縁膜や接続孔を設けることなく両者を接続部６６で直接接続することができ、作製工程が少なくなる利点がある。
【０１１１】
それに対し、図１０に示した実施の形態２に基づく磁気メモリ装置では、ビット線１１を設けた層間絶縁膜５６の上に別の絶縁層として拡散防止膜７１と層間絶縁膜７２とを形成し、これらの絶縁膜に接続孔７３を設け、この接続孔７３を介してビット線１１（前記第１配線）と上部接続配線６５とが接続されている。このようになっていると、上部接続配線６５（前記第３配線）と下部接続配線３８（前記第４配線）との距離Ｌは、
Ｌ＝ｘ＋ｙ＋ｌ＋ｍ
で与えられる。ここで、ｍは、拡散防止膜７１と層間絶縁膜７２との膜厚の合計である。本実施の形態は、層間絶縁膜７２の厚さや材質を適宜選ぶことで、上部接続配線６５と下部接続配線３８（前記第４配線）との距離Ｌや寄生容量を調節できる利点があり、メモリ装置の低消費電力化や高集積化と、メモリ装置の高速動作とを両立させることができる。
【０１１２】
実施の形態３
図１１は、実施の形態３に基づく磁気メモリ装置の構造を示す、メモリ部と周辺回路部との境界領域の概略断面図である。
【０１１３】
実施の形態１と２では、上部の上部接続配線６５をビット線１１よりも上部に設ける方法であったが、図１１に示した本実施の形態に基づく磁気メモリ装置では、下部接続配線３８を書き込み用ワード線１２より下方に設ける方法である。
【０１１４】
上部接続配線６５（前記第３配線）と下部接続配線３８（前記第４配線）との距離Ｌは、
Ｌ＝ｘ＋ｙ＋ｎ
で与えられる。ここで、ｎは、拡散防止膜４９と層間絶縁膜５０との膜厚の合計である。本実施の形態でも、層間絶縁膜５０などの膜厚を適切に設定することで、メモリ装置の低消費電力化および高集積化と、メモリ装置の高速動作とを両立させることができる。
【０１１５】
実施の形態４
図１２は、実施の形態４に基づく磁気メモリ装置の構造を示す概略断面図である。これは、図１に示したＺ−Ｚ線の位置で上下に切断した概略断面図である。
【０１１６】
実施の形態１〜３では、ビット線１１を駆動する接続配線について検討したが、本実施の形態は、書き込み用ワード線１２を駆動する接続配線にについて検討する。図２３で説明したように、書き込み用ワード線１２は、周辺回路部において、書き込み用ワード線電流駆動回路１７に接続されており、図１２の右側部分に示したトランジスタ３０は、書き込み用ワード線電流駆動回路１７の一部をなすものである。
【０１１７】
この場合も、従来の磁気メモリ装置では、メモリ部のビット線１１および書き込み用ワード線１２と、書き込み用ワード線１２を駆動する周辺回路部の接続配線とが同じ絶縁層に形成されるため、周辺回路部の接続配線間の距離Ｌと前記ｘとｙとの間には、
Ｌ＝ｘ＋ｙ
の関係があり、ＴＭＲ素子１０の低消費電力化および高集積化を目指して、ｘ及び／又はｙを減少させていくと、同時に周辺回路の接続配線間の距離Ｌも小さくなり、接続配線間の寄生容量の増大による回路遅延の増大などが生じ、メモリ装置の低消費電力化および高集積化と、メモリ装置の高速動作とが両立し得ないという問題が生じる。
【０１１８】
一方、本実施の形態では、書き込み用ワード線１２を駆動する周辺回路部の下部接続配線９２が書き込み用ワード線１２より下方にある層間絶縁膜４４に設けられているため、周辺回路部における下部接続配線９２と下部接続配線９４との距離Ｌと、前記ｘとｙとの間には、
Ｌ＝ｘ＋ｙ＋ｋ
の関係がある。ここで、ｋは、層間絶縁膜４６と拡散防止膜９３との膜厚の合計である。本実施の形態でも、層間絶縁膜４６などの膜厚を適切に設定することで、メモリ装置の低消費電力化および高集積化と、メモリ装置の高速動作とを両立させることができる。
【０１１９】
実施の形態５
図１３は、実施の形態５に基づく磁気メモリ装置の構造を示す概略断面図である。この磁気メモリ装置の基本的構造は、図１に示した実施の形態１に基づく磁気メモリ装置と同じであるが、ビット線１１および書き込み用ワード線１２が、ＴＭＲ素子１０に対向する面以外の面において磁性体層１０１、１０３、１０５で被覆されている点のみが異なっている。
【０１２０】
磁性体層１０１、１０３、１０５で被覆されているために、ビット線１１および書き込み用ワード線１２を流れる電流によって生じる磁束がＴＭＲ素子１０に集められ、より少ない電流で必要な強さの磁界が形成される。磁性体層は、ビット線１１および書き込み用ワード線１２に形成されるのがよく、周辺回路部の上部接続配線や下部接続配線には設ける必要がない（但し、ビット線１１および書き込み用ワード線１２と同一工程で作られる配線などに不可避的に形成されてしまう場合はある。）。磁束をＴＭＲ素子１０に集中させる効果の高い磁性体材料は、透磁率の高い材料が望ましく、例えば、パーマロイを挙げることができる。
【０１２１】
その他の部分は実施の形態１と同じであるので細かな説明は省略するが、実施の形態１と同じ特徴を有することは言うまでもない。即ち、ビット線１１を設けた層間絶縁膜５６の上に積層して拡散防止膜５９と層間絶縁膜６０とを形成し、層間絶縁膜６０にビット線１１への上部接続配線６５を形成したため、周辺回路部における上部接続配線６５と下部接続配線３８との距離Ｌは、
Ｌ＝ｘ＋ｙ＋（拡散防止膜５５と層間絶縁膜５６と拡散防止膜５９との膜厚の合計）
となる。
ビット線１１および書き込み用ワード線１２とＴＭＲ素子１０の磁化自由層２との距離（ｘおよびｙ）をできるだけ縮めることにより、ビット線１１および書き込み用ワード線１２を流れる電流が磁化自由層２において磁界を生成する効率を向上させ、メモリ装置の低消費電力化および高集積化を実現することができる。この際、適切な膜厚の層間絶縁膜５６を設けておけば、周辺回路部の上部接続配線６５と下部接続配線３８との間に十分な距離Ｌを確保できるので、寄生容量の増加による回路遅延の問題は生じない。この結果、メモリ装置の低消費電力化および高集積化と、メモリ装置の高速動作とを両立させることができる。
【０１２２】
更に、ビット線１１と上部接続配線６５とが拡散防止膜５９を介して重なり合う関係になり、間に層間絶縁膜や接続孔を設けることなく両者を接続部６６で直接接続することができ、作製工程が少なくなる利点がある。
【０１２３】
次に、実施の形態１との相違点である磁性体層１０１、１０３、１０５の形成方法に重点をおきながら、本実施の形態に基づく磁気メモリ装置の作製方法を説明する。
【０１２４】
まず、図１４（ａ）に示すように、実施の形態１の図２（ａ）〜図３（ｆ）に示した工程によって、例えば、シリコン基板のｐ型領域２８の表面に電界効果トランジスタ１５と３０を形成し、その上に積層した層間絶縁膜４２と４４に、アルミニウム配線からなるセンスライン１４と、タングステンプラグからなるドレイン電極２２、ソース電極２６、ドレイン電極３１およびソース電極３６を形成する。
【０１２５】
次に、図１４（ｂ）に示すように、ＣＶＤ法により層間絶縁膜４６として酸化シリコン膜を堆積させ、フォトリソグラフィとドライエッチングによりパターニングして配線溝４７と開口部４８を形成する。
【０１２６】
次に、層間絶縁膜４６の全面にバリア層としてタンタルまたは窒化タンタルの薄膜（図示省略）をスパッタ法によって形成した後、図１４（ｃ）に示すように、表面全体に磁性層１０１をスパッタ法によって形成する。磁性層１０１の材料は、例えばパーマロイ（ＮiＦe）などを用いるのがよい。
【０１２７】
次に、図１４（ｄ）に示すように、層間絶縁膜４６の全面に配線材料である銅層１０２をメッキ法により成膜し、配線溝４７と開口部４８とに銅を埋め込む。銅層１０２をＣＶＤ法で形成してもよい。
【０１２８】
続いて、ＣＭＰ法により初めに銅層１０２を研磨し、次に磁性体層１０１を研磨して、表面を平坦化すると共に配線溝４７と開口部４８以外に付着した銅層１０２と磁性体層１０１を除去し、図１５（ｅ）に示すように、上面以外の３面が磁性体層１０１で被覆された、クラッド構造を有する書き込み用ワード線１２を得る。
【０１２９】
次に、ＣＶＤ法により銅イオンの拡散を防止する拡散防止膜４９として窒化シリコン膜を形成した後、層間絶縁膜５０として酸化シリコン膜をＣＶＤ法によって堆積させ、フォトリソグラフィ技術とドライエッチングによりパターニングして、開口部を形成する。バリア層として窒化チタンの薄膜（図示省略）を層間絶縁膜５０の全面にスパッタ法によって形成した後、ＣＶＤ法によりタングステンなどを上記の開口部に埋め込み、その後、表面をＣＭＰ法によって平坦化して、図１５（ｆ）に示すように、タングステンプラグからなる読み出し用プラグ２０を形成する。
【０１３０】
次に、実施の形態１の図４（ｋ）〜図５（ｎ）に示した工程によって、ＴＭＲ素子１０と、その下地電極層を読み出し用プラグ２０に接続するための読み出し用プラグ２０とを作製する。まず、スパッタ法などによって基板全面にＴＭＲ素子１０を構成する各層を積層して形成し、これをフォトリソグラフィ技術とドライエッチングにより、図１５（ｇ）に示すように、ＴＭＲ素子１０と読み出し用配線１９の形状に加工する。
【０１３１】
次に、図１５（ｈ）に示すように、ＣＶＤ法により、ビット線１１として用いられる銅の拡散を防止するための拡散防止膜５５として窒化シリコン膜と、ビット線１１を形成する層間絶縁膜５６として酸化シリコン膜とを、基板全面に積層して堆積させる。
【０１３２】
次に、図１６（ｉ）に示すように、フォトリソグラフィ技術とドライエッチングによりパターニングして、配線溝５７を形成し、ＴＭＲ素子１０のトップコート層１に接続するための開口部５８を形成する。
【０１３３】
次に、バリア層としてタンタルまたは窒化タンタルの薄膜（図示省略）を全面にスパッタ法によって形成した後、図１６（ｊ）に示すように、表面全体に磁性体層１０３をスパッタ法によって形成する。磁束を集中させる効果の高い磁性体としては、例えば、パーマロイ（ＮiＦe）などが挙げられる。
【０１３４】
次に、図１６（ｋ）に示すように、エッチングにより配線溝５７の底部の磁性体層１０３を除去する。これによって、基板上には、配線溝５７の側壁にのみ磁性体層１０３が残る。
【０１３５】
次に、図１７（ｌ）に示すように、層間絶縁膜５６の全面に配線材料である銅をメッキ法により成膜し、配線溝５７に銅層１０４を埋め込む。銅層１０２をＣＶＤ法で形成してもよい。
【０１３６】
続いて、図１７（ｍ）に示すように、ＣＭＰ法により初めに銅層１０４を研磨して、表面を平坦化すると共に配線溝５７以外に付着した銅と磁性材料を除去し、側面が磁性体層１０３で被覆されたビット線１１を得る。
【０１３７】
次に、図１７（ｎ）に示すように、表面全体に磁性体層１０５をスパッタ法によって形成する。
【０１３８】
次に、図１８（ｏ）に示すように、リソグラフィとエッチングによりビット線１１の上部に磁性体層１０５をパターンニングすることで、底面以外の３面が磁性体層１０３と１０５とで被覆された、クラッド構造を有するビット線１１を得る。
【０１３９】
次に、図１８（ｐ）に示すように、ＣＶＤ法により、上部接続配線６５に用いられる銅の拡散を防止するための拡散防止膜５９として窒化シリコン膜と、層間絶縁膜６０として酸化シリコン膜とを、基板全面に積層して堆積させる。
【０１４０】
次に、図１８（ｑ）に示すように、実施の形態１の図７（ｔ）〜図８（ｖ）に示した工程によって、フォトリソグラフィ技術とドライエッチングによりパターニングして、配線溝６２、周辺回路トランジスタ３０のドレイン電極へ接続するための貫通孔６４、およびビット線１１への接続部となる開口部６３を形成する。
【０１４１】
次に、バリア層としてタンタルまたは窒化タンタルの薄膜（図示省略）を全面にスパッタ法によって形成した後、図１９（ｒ）に示すように、メッキ法により全面に銅を成膜し、配線溝６２と貫通孔６４に銅を埋め込む。銅の埋め込みは、ＣＶＤ法によって行ってもよい。
【０１４２】
次に、図１９（ｓ）に示すように、ＣＭＰ法により銅層１０６を研磨して、表面を平坦化すると共に配線溝６２以外に付着した銅層１０６を除去し、上部接続配線６５を得る。
【０１４３】
次に、図示省略したが、ＣＶＤ法により、上部接続配線６５に用いられた銅の拡散を防止するための拡散防止膜６７として窒化シリコン膜を形成し、続いて表面保護層６８として酸化シリコン膜を基板全面に堆積させる。この後、一般的な半導体プロセスを経て、実施の形態５に基づく磁気記憶装置が完成する。
【０１４４】
以上、本発明を実施の形態に基づいて説明したが、本発明はこれらの例に何ら限定されるものではなく、発明の主旨を逸脱しない範囲で適宜変更可能であることは言うまでもない。
【産業上の利用可能性】
【０１４５】
ＭＲＡＭは、高速かつ不揮発性の大容量メモリとしてユビキタス時代に必要不可欠なものであると考えられており、あらゆる電子装置、とりわけ、高速化、低消費電力化、高集積化などの、一層の高性能化が要求されている情報通信機器、特に携帯端末などの個人用小型機器に好適である。
【図面の簡単な説明】
【０１４６】
【図１】本発明の実施の形態１に基づく、磁気メモリ装置（ＭＲＡＭ）の概略断面図である。
【図２】同、磁気メモリ装置の製造工程を示す概略断面図である。
【図３】同、磁気メモリ装置の製造工程を示す概略断面図である。
【図４】同、磁気メモリ装置の製造工程を示す概略断面図である。
【図５】同、磁気メモリ装置の製造工程を示す概略断面図である。
【図６】同、磁気メモリ装置の製造工程を示す概略断面図である。
【図７】同、磁気メモリ装置の製造工程を示す概略断面図である。
【図８】同、磁気メモリ装置の製造工程を示す概略断面図である。
【図９】同、磁気メモリ装置の製造工程を示す概略断面図である。
【図１０】本発明の実施の形態２に基づく、磁気メモリ装置（ＭＲＡＭ）の概略断面図である。
【図１１】本発明の実施の形態３に基づく、磁気メモリ装置（ＭＲＡＭ）の概略断面図である。
【図１２】本発明の実施の形態４に基づく、磁気メモリ装置（ＭＲＡＭ）の概略断面図である。
【図１３】本発明の実施の形態５に基づく、磁気メモリ装置（ＭＲＡＭ）の概略断面図である。
【図１４】同、磁気メモリ装置の製造工程を示す概略断面図である。
【図１５】同、磁気メモリ装置の製造工程を示す概略断面図である。
【図１６】同、磁気メモリ装置の製造工程を示す概略断面図である。
【図１７】同、磁気メモリ装置の製造工程を示す概略断面図である。
【図１８】同、磁気メモリ装置の製造工程を示す概略断面図である。
【図１９】同、磁気メモリ装置の製造工程を示す概略断面図である。
【図２０】ＭＲＡＭのＴＭＲ素子の概略斜視図である。
【図２１】ＭＲＡＭのメモリセル部の一部の概略斜視図である。
【図２２】ＭＲＡＭの等価回路図である。
【図２３】ＭＲＡＭの等価回路図である。
【図２４】ＭＲＡＭの書き込み時の磁界応答特性図である。
【図２５】ＭＲＡＭの読み出し動作原理図である。
【図２６】従来の磁気メモリ装置（ＭＲＡＭ）の概略断面図である。
【符号の説明】
【０１４７】
１…トップコート層、２…磁化自由層（記憶層）、３…トンネルバリア層、
４…第１の磁化固定層、５…反強磁性結合層、６…第２の磁化固定層、
７…反強磁性体層、８…下地電極層、９…支持基板、１０…メモリセル（ＴＭＲ素子）、
１１…ビット線、１２…書き込み用ワード線、
１３…ゲート電極（読み出し用ワード線）、１４…センスライン、
１５…読み出し用電界効果トランジスタ（選択用トランジスタ）、
１６…ビット線電流駆動回路、１７…ワード線電流駆動回路、１８…センスアンプ、
１９…読み出し用配線、２０…読み出し用プラグ、２１…読み出し用ランド、
２２…ドレイン電極、２３…ドレイン領域、２４…ゲート絶縁膜、２５…ソース領域、
２６…ソース電極、２７…シリコン基板、２８…ウェル領域、
３０…周辺回路トランジスタ、３１…ドレイン電極、３２…ドレイン領域、
３３…ゲート電極、３４…ゲート絶縁膜、３５…ソース領域、３６…ソース電極、
３７…ドレイン電極用ランド、３８…下部接続配線、
４１…酸化シリコン膜（例えば、ＬＯＣＯＳやＳＴＩ）、
４２、４４、４６、５０、５４、５６、６０…層間絶縁膜、
４３、４５、４８、５１、５８、６２、６３…開口部、４７、５７、６１…配線溝、
４９、５５、５９、６７…拡散防止膜（窒化シリコン）、５２、５３…レジストマスク、６４…貫通孔、６５…接続部、６６…ビット接続線、６８…絶縁膜、７１…拡散防止膜、７２…層間絶縁膜、７４…接続孔、８１、８４、８６…拡散防止膜、
８２、８３、８５…層間絶縁膜、１０１、１０３、１０５…磁性体層、
１０２、１０４、１０６…銅層、２０１、２０４…拡散防止膜、２０２…層間絶縁膜、
２０５…絶縁膜
【図１】
2005303231.tif 000003
【図２】
2005303231.tif 000004
【図３】
2005303231.tif 000005
【図４】
2005303231.tif 000006
【図５】
2005303231.tif 000007
【図６】
2005303231.tif 000008
【図７】
2005303231.tif 000009
【図８】
2005303231.tif 000010
【図９】
2005303231.tif 000011
【図１０】
2005303231.tif 000012
【図１１】
2005303231.tif 000013
【図１２】
2005303231.tif 000014
【図１３】
2005303231.tif 000015
【図１４】
2005303231.tif 000016
【図１５】
2005303231.tif 000017
【図１６】
2005303231.tif 000018
【図１７】
2005303231.tif 000019
【図１８】
2005303231.tif 000020
【図１９】
2005303231.tif 000021
【図２０】
2005303231.tif 000022
【図２１】
2005303231.tif 000023
【図２２】
2005303231.tif 000024
【図２３】
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【図２４】
2005303231.tif 000026
【図２５】
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【図２６】
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