(57)【要約】  【課題】本発明は、複数の物理メモリデバイスから成る論理メモリデバイスの不良検出処理に際して、論理メモリデバイス全体の良／不良を検出するだけでなく、各物理メモリデバイスの良／不良をも検出することが可能であり、かつ、情報の書き込みが不可能なメモリデバイスを検査対象とすることが可能な情報処理装置の提供を目的とする。  【解決手段】本発明に係る情報処理装置において、データバス５のビット幅を分割して受け持ち、バスコントローラ６５の統括管理により単一の論理メモリデバイス６として機能する複数の物理メモリデバイス６１〜６４は、いずれも、各々に格納される全データの加算値がゼロ値となるようにそのデータ内容が調整されており、ＣＰＵ１は、論理メモリデバイス６の不良検出処理に際して、複数ある物理メモリデバイス６１〜６４毎に、各々格納された全データの加算値がゼロ値であるか否かを判定する構成としている。【選択図】      図１
2005258739.tif 000002
【特許請求の範囲】
【請求項１】
所定のビット幅を有するデータバスと、該データバスのビット幅を分割して受け持つ複数の物理メモリデバイスと、該複数の物理メモリデバイスを統括管理することで単一の論理メモリデバイスとして機能させるコントローラと、前記論理メモリデバイスの不良検出処理を行う演算処理デバイスと、を有して成る情報処理装置において、
前記物理メモリデバイスは、いずれも、各々に格納される全データの加算値がゼロ値となるようにそのデータ内容が調整されており、前記演算処理デバイスは、前記論理メモリデバイスの不良検出処理に際して、複数ある前記物理メモリデバイス毎に、各々格納された全データの加算値がゼロ値であるか否かを判定することを特徴とする情報処理装置。
【請求項２】
操作を受け付ける操作入力デバイスを有して成り、前記演算処理デバイスは、前記論理メモリデバイスの不良検出処理に際して、複数ある前記物理メモリデバイスのうち、前記操作入力デバイスで指定された物理メモリデバイスについてのみ、格納された全データの加算値がゼロ値であるか否かを判定することを特徴とする請求項１記載の情報処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データバスのビット幅を分割して受け持つ複数の物理メモリデバイスを統括管理することで単一の論理メモリデバイスとして機能させる情報処理装置に関するものであり、特に、前記論理メモリデバイスの不良検出処理に関する。
【背景技術】
【０００２】
従来より、情報の書き込みが不可能なメモリデバイス（ＲＯＭ［Read Only Memory］）は、格納される全データの加算値がゼロ値となるように、そのデータ内容が予め調整されており、その不良検出処理については、該メモリデバイスから読み出された全データの加算値がゼロ値になるか否かに応じてその良／不良を判断する方法が一般的に採用されている（例えば、特許文献１を参照）。
【０００３】
一方、情報の読み書き消去が可能なメモリデバイス（フラッシュメモリやＥＥＰＲＯＭ［Electrically Erasable Programmable ROM］、ＲＡＭ［Random Access Memory］など）の不良検出処理については、検査対象デバイスの全領域に特定のデータを書き込んだ後に当該領域から同データの読出しを行い、書込みデータと読出しデータとが互いに一致しているか否かに応じてその良／不良を判断する方法が一般的に採用されている（例えば、特許文献２を参照）。
【０００４】
また、検査対象デバイスの良／不良のみならず、アドレスバス上やデータバス上の不良（バス短絡や切断）をも検出することが可能な技術として、従来より、アドレスバスの不良検出に際しては、特定アドレスへのデータ書き込み及び全領域データ読み出しを行い、データバスの不良検出に際しては、特定データの書込み及び読出しを行うメモリ回路の不良検出方法が開示・提案されている（例えば、特許文献３を参照）。
【特許文献１】特許第３４６３１２７号明細書
【特許文献２】特許第３３６４３５６号明細書
【特許文献３】特開２００１−２４３１２１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
確かに、上記の従来技術を採用することにより、メモリデバイスの良／不良を検査することが可能である。
【０００６】
しかしながら、上記した従来のチェックサム計算に基づくＲＯＭの不良検出処理は、データバスのビット幅に対応した単一の物理ＲＯＭを有する情報処理装置への適用を前提とするものであり、そのチェックサム計算の対象は、検査対象とされる物理ＲＯＭの全メモリ領域に格納されたデータとされていた。
【０００７】
そのため、コスト低減等の観点から、データバスのビット幅に対応した単一の物理ＲＯＭを設けるのではなく、該データバスのビット幅を分割して受け持つ複数の物理ＲＯＭを統括管理することで単一の論理ＲＯＭとして機能させている情報処理装置については、上記した従来の不良検出処理をそのまま適用しても、論理ＲＯＭ全体の良／不良しか検出することができず、それを構成する物理ＲＯＭ各々の良／不良を検出することが困難であった。その結果、論理ＲＯＭの不良が検出された場合には、デバイス全体を交換することで修復せざるを得ず、実際には不良でないデバイスまで交換することになり、コスト的にも作業時間的にも著しく不利となる、という問題点があった。
【０００８】
なお、所定データの読み書きを行うことで検査対象デバイスの良／不良を判断する方法は、情報の書込みが不可能なメモリデバイス（すなわちＲＯＭ）を検査対象とすることができない、という課題を有していた。
【０００９】
本発明は、上記課題に鑑み、複数の物理メモリデバイスから成る論理メモリデバイスの不良検出処理に際して、論理メモリデバイス全体の良／不良を検出するだけでなく、各物理メモリデバイスの良／不良をも検出することが可能であり、かつ、情報の書き込みが不可能なメモリデバイスを検査対象とすることが可能な情報処理装置の提供を目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成すべく、本発明に係る情報処理装置は、所定のビット幅を有するデータバスと、該データバスのビット幅を分割して受け持つ複数の物理メモリデバイスと、該複数の物理メモリデバイスを統括管理することで単一の論理メモリデバイスとして機能させるコントローラと、前記論理メモリデバイスの不良検出処理を行う演算処理デバイスと、を有して成る情報処理装置において、前記物理メモリデバイスは、いずれも、各々に格納される全データの加算値がゼロ値となるようにそのデータ内容が調整されており、前記演算処理デバイスは、前記論理メモリデバイスの不良検出処理に際して、複数ある前記物理メモリデバイス毎に、各々格納された全データの加算値がゼロ値であるか否かを判定する構成としている。
【００１１】
なお、上記構成から成る情報処理装置は、操作を受け付ける操作入力デバイスを有して成り、前記演算処理デバイスは、前記論理メモリデバイスの不良検出処理に際して、複数ある前記物理メモリデバイスのうち、前記操作入力デバイスで指定された物理メモリデバイスについてのみ、格納された全データの加算値がゼロ値であるか否かを判定する構成にするとよい。
【発明の効果】
【００１２】
上記したように、本発明に係る情報処理装置であれば、複数の物理メモリデバイスから成る論理メモリデバイスの不良検出処理に際して、論理メモリデバイス全体の良／不良を検出するだけでなく、各物理メモリデバイスの良／不良をも検出することが可能であり、かつ、情報の書き込みが不可能なメモリデバイスを検査対象とすることが可能となる。
【発明を実施するための最良の形態】
【００１３】
図１は本発明に係る情報処理装置の一実施形態を示すブロック図である。本図の通り、本実施形態の情報処理装置は、中央演算処理装置１（以下、ＣＰＵ［Central Processing Unit］１と呼ぶ）と、操作入力部２と、ＲＡＭ［Random Access Memory］３と、アドレスバス４と、データバス５と、論理ＲＯＭ［Read Only Memory］６と、を有して成る。
【００１４】
ＣＰＵ１は、情報処理装置全体を制御するほか、論理メモリデバイス６の不良検出処理を行う演算処理デバイスである。
【００１５】
操作入力部２は、ユーザ操作を受け付ける操作入力デバイスであり、キーボードやタッチパネル等から成る。
【００１６】
ＲＡＭ３は、ＣＰＵ１による各種信号処理時のワーク領域（変数の仮置き場所）として用いられるメモリデバイスであり、その格納内容は適時読み書き消去可能である。
【００１７】
アドレスバス４は、ＣＰＵ１によるデバイス選択時に用いられるアドレス信号の伝送経路であり、操作入力部２、ＲＡＭ３、及び論理ＲＯＭ６は、いずれも当該アドレスバス４に接続されている。
【００１８】
データバス５は、所定ビット幅（本実施形態では３２ビット幅）を有するデータ信号の伝送経路であり、操作入力部２、ＲＡＭ３、及び論理ＲＯＭ６は、いずれもアドレスバス４に接続されるのと同様に、当該データバス５にも接続されている。
【００１９】
論理ＲＯＭ６は、ＣＰＵ１によって読み出される各種制御プログラム等が格納されたメモリデバイスであり、データバス５のビット幅を分割して受け持つ第１〜第４物理ＲＯＭ６１〜６４と、第１〜第４物理ＲＯＭ６１〜６４を統括管理することで単一の論理ＲＯＭ６として機能させるバスコントローラ６５と、を有して成る。なお、論理ＲＯＭ６（すなわち、第１〜第４物理ＲＯＭ６１〜６４）に対しては、情報の書込みが不可能である。
【００２０】
第１物理ＲＯＭ６１は、バスコントローラ６５を介して、データバス５上の０〜７ビット線に接続されている。同様に、第２〜第４物理ＲＯＭ６２〜６４は、バスコントローラ６５を介して、データバス上の８〜１５ビット線、１６〜２３ビット線、２４〜３１ビット線に各々接続されている。
【００２１】
なお、第１物理ＲＯＭ６１が選択される場合には、バスコントローラ６５から第１ＲＯＭ６１に対して入力されているチップセレクト信号ＣＳがアクティブとされる。同様に、第２〜第４物理ＲＯＭ６２〜６４が選択される場合には、バスコントローラ６５から第２〜第４物理ＲＯＭ６２〜６４に対して入力されているチップセレクト信号ＣＳが各々アクティブとされる。
【００２２】
次に、論理メモリデバイス６の格納内容について図２を参照しながら詳細に説明する。
【００２３】
図２は、論理メモリデバイス６の格納内容を示すメモリマップである。本図に示すように、本実施形態の第１〜第４物理ＲＯＭ６１〜６４は、前述の通り、データバス５のビット幅（３２ビット幅）を分割担当するものであり、第１〜第４物理ＲＯＭ６１〜６４に格納される各々１バイト分の信号は、論理ＲＯＭ６の０〜７ビット信号、８〜１５ビット信号、１６〜２３ビット信号、及び２４〜３１ビット信号に相当する。
【００２４】
従って、論理ＲＯＭ６のアドレス番地をバイト表示した場合、第１物理ＲＯＭ６１は、論理ＲＯＭ６の（ｉ×４＋０，ｉ＝０〜ｎ）番地を受け持つことになる。同様に、第２〜第４物理ＲＯＭ６２〜６４は、論理ＲＯＭ６の（ｉ×４＋１，ｉ＝０〜ｎ）番地、（ｉ×４＋２，ｉ＝０〜ｎ）番地、（ｉ×４＋３，ｉ＝０〜ｎ）番地を受け持つことになる。
【００２５】
なお、第１〜第４物理ＲＯＭ６１〜６４はいずれも、その末尾にチェックサム領域を有しており、各々に格納される全データの加算値がゼロ値となるように、そのデータ内容が予め調整されている。
【００２６】
次に、ＣＰＵ１による論理ＲＯＭ６の不良検出処理について図３を参照しながら、詳細な説明を行うことにする。
【００２７】
図３は、論理メモリデバイス６の不良検出処理の一例を示すフローチャートである。本図に示すように、本実施形態の情報処理装置では、電源投入と同時にＣＰＵ１による論理ＲＯＭ６の不良検出処理が開始され、まず、ステップＳ１−１において、論理ＲＯＭ６の（ｉ×４＋０，ｉ＝０〜ｎ）番地で示されるメモリ領域及び第１チェックサム領域に格納された全データ（図２の斜線部分で示されるアドレス範囲の全データ）の加算処理、すなわち、第１物理ＲＯＭ６１についてのチェックサム計算が行われる。
【００２８】
次に、ステップＳ１−２では、ステップＳ１−１で求められた全データの加算値がゼロ値であるか否かの判定が行われる。ここで、加算値がゼロ値であると判定された場合は、第１物理ＲＯＭ６１は不良でないと認識され、フローがステップＳ２−１に進められる。一方、全データの加算値がゼロ値でないと判定された場合は、フローがステップＳ１−３に進められ、第１物理ＲＯＭ６１が不良であるという認識の下、所定の処理（図示しない表示部での不良報知処理など）が行われる。なお、当該ステップＳ１−３での処理が完了されると、フローはステップＳ２−１に進められる。
【００２９】
以下同様に、ステップＳ２−１〜Ｓ２−３、ステップＳ３−１〜Ｓ３−３、及びステップＳ４−１〜Ｓ４−３では、第２〜第４物理ＲＯＭ６２〜６４についての不良検出処理が各個に行われる。
【００３０】
上記したように、本実施形態の情報処理装置において、第１〜第４物理ＲＯＭ６１〜６４は、いずれも、各々に格納される全データの加算値がゼロ値となるようにそのデータ内容が調整されており、ＣＰＵ１は、論理ＲＯＭ６の不良検出処理に際して、第１〜第４物理ＲＯＭ６１〜６４毎に、各々格納された全データの加算値がゼロ値であるか否かを判定する構成としている。
【００３１】
このような構成とすることにより、論理ＲＯＭ６の不良検出処理に際しては、論理ＲＯＭ６全体の良／不良を検出するだけでなく、それを構成する第１〜第４物理ＲＯＭ６１〜６４の良／不良をも個別に検出することが可能となる。
【００３２】
従って、論理ＲＯＭ６に不良が検出された場合でも、論理ＲＯＭ６全体を交換することなく、実際に不良が検出された物理ＲＯＭのみを交換することでの修復が可能となる。従って、従来に比べて修復に要するコストや作業時間を大幅に低減することが可能となる。
【００３３】
また、上記構成から成る情報処理装置であれば、論理ＲＯＭ６の不良検出に際して、データの書込み作業を一切必要としないため、情報の書込みが不可能なメモリデバイス（すなわちＲＯＭ）を検査対象とすることも可能である。
【００３４】
また、本実施形態の情報処理装置において、操作入力部２で検査対象とする物理ＲＯＭが指定されている場合、ＣＰＵ１は、論理ＲＯＭ６の不良検出処理に際して、第１〜第４物理ＲＯＭ６１〜６４のうち、操作入力部２で指定された物理ＲＯＭについてのみ、格納された全データの加算値がゼロ値であるか否かを判定する構成としている。このような構成とすることにより、不良の原因と推定される物理ＲＯＭのみをチェックすることができるので、不良デバイスの特定をより短時間で実現することが可能となる。
【００３５】
なお、上記の実施形態では、本発明の適用が最も効果的な例として、情報の書き込みが不可能なＲＯＭを物理メモリデバイスとして用いた場合について説明を行ったが、本発明の構成はこれに限定されるものではなく、フラッシュメモリやＥＥＰＲＯＭ、或いはＲＡＭなど、情報の読み書き消去が可能な他のメモリデバイスを用いても構わない。
【産業上の利用可能性】
【００３６】
本発明は、データバスのビット幅を分割して受け持つ複数の物理メモリデバイスから構成される論理メモリデバイスの不良検出処理に関して有用な技術である。
【図面の簡単な説明】
【００３７】
【図１】は、本発明に係る情報処理装置の一実施形態を示すブロック図である。
【図２】は、論理メモリデバイス６の格納内容を示すメモリマップである。
【図３】は、論理メモリデバイス６の不良検出処理の一例を示すフロー図である。
【符号の説明】
【００３８】
１    中央演算処理装置（ＣＰＵ）
２    操作入力部
３    ＲＡＭ
４    アドレスバス
５    データバス
６    論理ＲＯＭ
６１〜６４    第１〜第４物理ＲＯＭ
６５    バスコントローラ
【図１】
2005258739.tif 000003
【図２】
2005258739.tif 000004
【図３】
2005258739.tif 000005