(57)【要約】【課題】堆積絶縁層内の膜質を改善し，堆積絶縁層内のシームやボイドの影響による素子特性の劣化を抑制した絶縁ゲート型半導体装置の製造方法を提供すること。【解決手段】本発明の半導体装置の製造方法では，ゲートトレンチ２１を形成した後，ゲートトレンチ２１に対して不純物をドープしない，いわゆるノンドープの絶縁膜の埋め込みを行う。その後，堆積絶縁層２３の一部をエッチバックし，ゲート電極２２のスペースを確保する。その後，酸化性雰囲気にてアニール処理を行う。これにより，ゲートトレンチ２１の壁面沿いに熱酸化膜８３が形成され，堆積絶縁層２３中のシームが消滅するとともに堆積絶縁層２３の表層面の化学的結合力が向上する。その後，ウェットエッチングにて半導体基板の表面の洗浄処理を行う。その後，エッチバックにて設けられたスペースにゲート材を充填する。【選択図】            図１
2005340552.tif 000002
【特許請求の範囲】
【請求項１】
トレンチ型電極構造を有する絶縁ゲート型半導体装置の製造方法において，
半導体基板の上面からトレンチ部を形成するトレンチ部形成工程と，
前記トレンチ部形成工程にてトレンチ部を形成した後に，そのトレンチ部内に絶縁物の堆積による堆積絶縁層を形成する絶縁物堆積工程と，
前記絶縁物堆積工程にて堆積絶縁層を形成した後に，堆積絶縁層の一部を除去するエッチバック工程と，
前記エッチバック工程にて堆積絶縁層の一部を除去した後に，酸化性雰囲気にてアニール処理を行うアニール工程と，
前記アニール工程にてアニール処理を行った後に，ウェットエッチングにて表面の酸化膜層を除去するウェットエッチング工程と，
前記ウェットエッチング工程にて酸化膜を除去した後に，トレンチ部の壁面に沿って絶縁膜を形成する絶縁膜形成工程と，
前記絶縁膜形成工程にて絶縁膜を形成した後に，堆積絶縁層の上面上に電極層を形成する電極層形成工程と含むことを特徴とする絶縁ゲート型半導体装置の製造方法。
【請求項２】
請求項１に記載する絶縁ゲート型半導体装置の製造方法において，
前記絶縁物堆積工程にて堆積絶縁層を形成する前であって前記トレンチ部形成工程にてトレンチ部を形成した後に，そのトレンチ部の底部から不純物を注入する不純物注入工程を含むことを特徴とする絶縁ゲート型半導体装置の製造方法。
【請求項３】
請求項１または請求項２に記載する絶縁ゲート型半導体装置の製造方法において，
前記トレンチ部形成工程では，テーパ形状のトレンチ部を形成することを特徴とする絶縁ゲート型半導体装置の製造方法。
【請求項４】
請求項３に記載する絶縁ゲート型半導体装置の製造方法において，
前記トレンチ部形成工程では，テーパの角度が８５度から８９度までの範囲内であるトレンチ部を形成することを特徴とする絶縁ゲート型半導体装置の製造方法。
【請求項５】
半導体基板内の上面側に位置し第１導電型半導体であるボディ領域と，前記ボディ領域の下面と接し第２導電型半導体であるドリフト領域と，半導体基板の上面から前記ボディ領域を貫通しその底部が前記ボディ領域の下面より下方に位置するトレンチ部とを有する絶縁ゲート型半導体装置において，
前記トレンチ部内には，
絶縁物を堆積してなる堆積絶縁層と，
前記堆積絶縁層上に位置し，前記ボディ領域と対面する電極層と，
前記電極層と前記ボディ領域とを隔離する絶縁膜とが形成されており，
前記トレンチ部の壁面は，半導体基板の厚さ方向の，前記堆積絶縁層と前記電極層との界面の位置にて段状をなしていることを特徴とする絶縁ゲート型半導体装置。
【請求項６】
請求項５に記載する絶縁ゲート型半導体装置において，
前記ドリフト領域に囲まれるとともに前記トレンチ部の底部を包含し，第１導電型半導体であるフローティング領域を有していることを特徴とする絶縁ゲート型半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，トレンチゲート構造を有する絶縁ゲート型半導体装置およびその製造方法に関する。さらに詳細には，半導体層にかかる電界を緩和することにより，高耐圧化と低オン抵抗化との両立を図った絶縁ゲート型半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
従来から，パワーデバイス用の絶縁ゲート型半導体装置として，トレンチゲート構造を有するトレンチゲート型半導体装置が提案されている。このトレンチゲート型半導体装置では，一般的に高耐圧化と低オン抵抗化とがトレードオフの関係にある。
【０００３】
そこで，本出願人は，トレードオフの問題を解決したトレンチゲート型半導体装置として，図３に示すような絶縁ゲート型半導体装置９００を提案している（特願２００３−３４９８０６号）。この絶縁ゲート型半導体装置９００では，Ｐ- ボディ領域４１を貫通してなるゲートトレンチ２１が設けられている。そして，ゲートトレンチ２１の底部から不純物（ボロン等）を注入することによって形成されるＰ- フローティング領域５１が設けられている。絶縁ゲート型半導体装置９００では，このＰ- フローティング領域５１により電界強度のピーク値を低減することができる。
【０００４】
この絶縁ゲート型半導体装置９００では，ゲートトレンチ２１のようにトレンチ内部の所定の深さまで絶縁物を埋め込んだトレンチを有している。このようなトレンチを形成するためには，一旦全てのトレンチに対して絶縁物を充填し，その後にゲートトレンチ２１内に充填した絶縁物の一部を除去する工程（エッチバック）が必要となる。
【０００５】
この絶縁物のエッチバックの際，堆積絶縁層２３の中央部分に図４に示すようなくさび状の溝８１が形成されることがある。このくさび状の溝８１が形成されてしまう主な理由は次のとおりである。ゲートトレンチ２１内の堆積絶縁層２３は，ＣＶＤ法にてゲートトレンチ２１の壁面に絶縁物を堆積させることにより形成される。そのため，堆積絶縁層２３の中央部分にはシームやボイドが生じる。そして，シームやボイドが生じている堆積絶縁膜２３に対してウェットエッチングにてエッチバックを行うと，中央部分にてエッチングが急速に進行する。これにより，堆積絶縁層２３の中央部分にくさび状の溝８１が形成されてしまうのである。
【０００６】
さらに，くさび状の溝８１が形成された堆積絶縁層２３上にゲート電極２２を形成すると，そのくさび状の溝８１内にゲート材が進入することとなる。そして，くさび状の溝８１内にゲート材が進入すると，半導体層内の空乏層の伸び方が設計と異なってしまう。その結果，所望の電界分布が形成されず，ドレイン−ソース間の耐圧の低下を招いてしまう。
【０００７】
そこで，堆積絶縁層内に発生するシームやボイドの影響を回避する技術が幾つか提案されている。例えば，一般的な方法として，リン添加ガラス（ＰＳＧ），ボロン・リン添加ガラス（ＢＰＳＧ）等の不純物をドープした材料を堆積絶縁層の主原料として利用する方法（例えば，特許文献１）がある。この方法は，埋め込み後の熱処理（リフロー）により，埋め込まれた酸化膜が溶融する性質を利用している。
【０００８】
また，この他にボイドやシームの影響を回避する技術として，例えば特許文献２に開示されている半導体装置の製造方法がある。この半導体装置の製造方法では，ドライエッチングにてエッチバックを行い，さらにドライエッチング時のエッチングガスに水素を含むガスを利用している。
【特許文献１】特開平８−２２７９３５号公報
【特許文献２】特開平８−２０３８７１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら，前記した絶縁物の埋め込み方法には，次のような問題があった。すなわち，絶縁ゲート型半導体装置９００では，その埋め込み酸化膜がチャネル領域に隣接することとなる。そのため，ＢＰＳＧ等の不純物をドープした酸化膜を絶縁ゲート型半導体装置９００に適用する場合，リフロー時にボロン，リン等の不純物がチャネル領域となるシリコン層へ拡散し，素子特性に悪影響を与えることが懸念される。
【００１０】
また，特許文献２に開示された技術は，あくまでドライエッチングによって生じる不具合を回避するものである。しかしながら，絶縁ゲート型半導体装置９００のようにトレンチ部の壁面にチャネル領域を設ける半導体装置では，ドライエッチングを行うことによって生じるデポ物や逆スパッタ物等を除去するための洗浄処理を行う必要がある。具体的には，ウェットエッチングを行ってトレンチ部に付着したデポ物や逆スパッタ物等を除去する必要がある。そのため，堆積絶縁層はウェットエッチングにも耐えるものである必要がある。しかし，特許文献２に開示された技術はウェットエッチングによるくさび状の溝の発生を抑制しえない。そのため，素子特性のばらつきの問題が解消するまでには至らない。
【００１１】
本発明は，前記した従来の技術が有する問題点を解決するためになされたものである。すなわちその課題とするところは，堆積絶縁層内の膜質を改善し，堆積絶縁層内のシームやボイドの影響による素子特性の劣化を抑制した絶縁ゲート型半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１２】
この課題の解決を目的としてなされた絶縁ゲート型半導体装置の製造方法は，トレンチ型電極構造を有する絶縁ゲート型半導体装置の製造方法であって，半導体基板の上面からトレンチ部を形成するトレンチ部形成工程と，トレンチ部形成工程にてトレンチ部を形成した後に，そのトレンチ部内に絶縁物の堆積による堆積絶縁層を形成する絶縁物堆積工程と，絶縁物堆積工程にて堆積絶縁層を形成した後に，堆積絶縁層の一部を除去するエッチバック工程と，エッチバック工程にて堆積絶縁層の一部を除去した後に，酸化性雰囲気にてアニール処理を行うアニール工程と，アニール工程にてアニール処理を行った後に，ウェットエッチングにて表面の酸化膜層を除去するウェットエッチング工程と，ウェットエッチング工程にて酸化膜を除去した後に，トレンチ部の壁面に沿って絶縁膜を形成する絶縁膜形成工程と，絶縁膜形成工程にて絶縁膜を形成した後に，堆積絶縁層の上面上に電極層を形成する電極層形成工程と含んでいる。
【００１３】
本発明の絶縁ゲート型半導体装置の製造方法では，トレンチ部形成工程にてトレンチ部を形成した後に，絶縁物堆積工程にてそのトレンチ部内に絶縁物を堆積している。ここで，トレンチ部内に堆積する絶縁物としては，ボロンやリン等の不純物が添加されていない絶縁物が適しており，例えばシランガスやＴＥＯＳを主原料としてＣＶＤ法によってトレンチ部の壁面に堆積する酸化膜が該当する。そして，堆積絶縁層を形成した後にエッチバック工程にて堆積絶縁層の一部を除去する。具体的に堆積絶縁層は，ドライエッチングによりのエッチバックされる。
【００１４】
その後，酸化性雰囲気にてアニール処理を行う。例えば，Ｈ2 とＯ2 との混合気体の雰囲気中で酸化アニール処理を行う。このアニール処理によって，シリコン層の表面に酸化膜が成長し，堆積絶縁層中のシームが消滅する。さらに，酸化性雰囲気中にてアニール処理を行っているため，堆積絶縁層の表層部に含まれるシリコン原子の未結合子がＳｉＯ2 結合に置換される。すなわち，堆積絶縁層の表層部の化学的結合力が強化される。これにより，その後のウェットエッチング工程にてウェットエッチングを行ったとしても，堆積絶縁層中にくさび状の溝は形成されない。よって，電極形成工程にて形成される電極層の形状は安定している。従って，素子特性にばらつきは生じない。なお，電極層は，絶縁膜を形成した後に，ポリシリコンの堆積，不純物拡散，ポリシリコンのドライエッチング，キャップ酸化等を経て形成される。
【００１５】
また，本発明の絶縁ゲート型半導体装置の製造方法は，絶縁物堆積工程にて堆積絶縁層を形成する前であってトレンチ部形成工程にてトレンチ部を形成した後に，そのトレンチ部の底部から不純物を注入する不純物注入工程を含んでいるとよりよい。すなわち，トレンチ部の底部から不純物を注入することにより，半導体基板の厚さ方向の所望の位置にフローティング領域を設けることができる。このフローティング領域によって，電界集中を緩和し，耐圧を向上させることができる。
【００１６】
また，本発明のトレンチ部形成工程では，テーパ形状のトレンチ部を形成することとするとよりよい。すなわち，トレンチ部の形状がテーパ形状であるため，エッチバック工程時にトレンチ部の肩部が削られて丸みをおびる。そのため，トレンチ部の肩部での電界集中が回避され，高耐圧化を図ることができる。また，そのトレンチ部のテーパの角度が８５度から８９度までの範囲内であることとするとよりよい。すなわち，テーパの角度が８５度より小さいと不純物注入工程にてトレンチ部の壁面に不純物が入り易く，素子特性の変動が大きい。一方，テーパの角度が８９度より大きいと絶縁物堆積工程にて絶縁物の埋め込み性が悪い。よって，テーパの角度が８５度から８９度までの範囲内であれば，酸化膜の埋め込み性が良く，かつイオン注入による素子特性の変動は小さい。
【００１７】
また，本発明の絶縁ゲート型半導体装置は，半導体基板内の上面側に位置し第１導電型半導体であるボディ領域と，ボディ領域の下面と接し第２導電型半導体であるドリフト領域と，半導体基板の上面からボディ領域を貫通しその底部がボディ領域の下面より下方に位置するトレンチ部とを有する絶縁ゲート型半導体装置であって，トレンチ部内には，絶縁物を堆積してなる堆積絶縁層と，堆積絶縁層上に位置し，ボディ領域と対面する電極層と，電極層とボディ領域とを隔離する絶縁膜とが形成されており，トレンチ部は，半導体基板の厚さ方向の，堆積絶縁層と電極層との界面の位置にて段状をなしていることを特徴としている。また，ドリフト領域に囲まれるとともにトレンチ部の底部を包含し，第１導電型半導体であるフローティング領域を有しているとするとよりよい。
【発明の効果】
【００１８】
本発明によれば，堆積絶縁層のエッチバックを行った後に酸化性雰囲気中でアニール処理を行っている。これにより，堆積絶縁層の表層部の化学的結合力を強化し，ウェットエッチングによるくさび状の溝の発生を抑制している。従って，堆積絶縁層内の膜質を改善し，堆積絶縁層内のシームやボイドの影響による素子特性の劣化を抑制した絶縁ゲート型半導体装置の製造方法が実現されている。
【発明を実施するための最良の形態】
【００１９】
以下，本発明を具体化した実施の形態について，添付図面を参照しつつ詳細に説明する。なお，本実施の形態は，絶縁ゲートへの電圧印加により，ドレイン−ソース間（ＤＳ間）の導通をコントロールするパワーＭＯＳに本発明を適用したものである。
【００２０】
実施の形態に係る絶縁ゲート型半導体装置１００（以下，「半導体装置１００」とする）は，図１の断面図に示す構造を有している。なお，本明細書においては，Ｎ+ 基板１１（Ｎ+ ドレイン領域１１）と，Ｎ+ 基板１１上にエピタキシャル成長により形成した単結晶シリコンの部分とを合わせた全体を半導体基板と呼ぶこととする。
【００２１】
半導体装置１００では，半導体基板内における図１中の上面側に，Ｎ+ ソース領域３１が設けられている。一方，下面側にはＮ+ ドレイン領域１１が設けられている。それらの間には上面側から順に，Ｐ- ボディ領域４１およびＮ- ドリフト領域１２が設けられている。なお，Ｐ- ボディ領域４１およびＮ- ドリフト領域１２を合わせた領域（以下，「エピタキシャル層」とする）の厚さは，ＤＳ耐圧が７０Ｖ程度ではおよそ５．５μｍ（そのうち，Ｐ- ボディ領域４１の厚さは，およそ１．０μｍ）である。
【００２２】
また，半導体基板の上面側の一部を掘り込むことによりトレンチ部が形成されている。具体的には，セルエリアにゲートトレンチ２１が，終端エリアに終端トレンチ６１がそれぞれ設けられている。各トレンチの深さはおよそ２．３μｍであり，Ｐ- ボディ領域４１を貫通している。また，各トレンチは，トレンチ形成直後の段階でその開口部の幅がおよそ０．４μｍであり，厚さ方向のドレイン電極側（下面側）に向けてその幅が狭くなる形状，いわゆるテーパ形状に設けられている。また，そのテーパの角度は，８５度から８９度までの範囲内である。また，ゲートトレンチ２１の幅は広い部位でおよそ０．７μｍであり，アスペクト比は３以上となっている。
【００２３】
また，ゲートトレンチ２１の底部には，絶縁物の堆積による堆積絶縁層２３が形成されている。具体的に本形態の堆積絶縁層２３では，ゲートトレンチ２１の底部からおよそ１．１μｍの高さの位置まで酸化シリコンを堆積させている。また，終端トレンチ６１には，絶縁物の堆積による堆積絶縁層６３が形成されている。終端トレンチ６１の内部は，堆積絶縁層６３によって充填されている。この堆積絶縁層２３および堆積絶縁層６３は，シランガスあるいはＴＥＯＳを主原料としてＣＶＤ法による酸化シリコンの堆積によって形成されたものである。なお，詳細については後述する。
【００２４】
さらに，堆積絶縁層２３上には，ポリシリコンの堆積によるゲート電極２２が形成されている。また，ゲートトレンチ２１の壁面の形状は，堆積絶縁層２３とゲート電極２２との界面の位置で段状となっている。そして，ゲートトレンチ２１の壁面には，その段差より上方の位置にゲート酸化膜２４が，下方の位置に熱酸化膜８３がそれぞれ形成されている。また，ゲート電極２２は，ゲート絶縁膜２４を介して半導体基板のＮ+ ソース領域３１およびＰ- ボディ領域４１と対面している。すなわち，ゲート電極２２は，ゲート絶縁膜２４によりＮ+ ソース領域３１およびＰ- ボディ領域４１から絶縁されている。
【００２５】
このような構造を持つ半導体装置１００では，ゲート電極２２への電圧印加によりＰ- ボディ領域４１にチャネル効果を生じさせ，もってＮ+ ソース領域３１とＮ+ ドレイン領域１１との間の導通をコントロールしている。
【００２６】
さらに，半導体装置１００には，Ｎ- ドリフト領域１２に囲まれたフローティング領域が形成されている。具体的には，セルエリアにＰフローティング領域５１が，終端エリアにＰフローティング領域５３がそれぞれ設けられている。これらのＰフローティング領域は，ゲートトレンチ２１あるいは終端トレンチ６１の底部からボロン等をイオン注入し，その後の熱拡散処理を経て形成された領域であり，各Ｐフローティング領域は，図１中の正面から見てゲートトレンチ２１あるいは終端トレンチ６１の底部を中心とした略円形形状となっている。また，隣り合うＰフローティング領域間には，十分なスペースがある。よって，オン状態において，Ｐフローティング領域５１の存在がドレイン電流に対する妨げとなることはない。また，Ｐフローティング領域５１の半径は，堆積絶縁層２３の厚さの１／２以下である。従って，堆積絶縁層２３の上端は，Ｐフローティング領域５１の上端よりも上方に位置する。よって，堆積絶縁層２３上に堆積するゲート電極２２とＰフローティング領域５１とは対面していない。
【００２７】
本形態の半導体装置１００は，Ｎー ドリフト領域１２内にＰフローティング領域５１が設けられていることにより，それを有しない絶縁ゲート型半導体装置と比較して，次のような特性を有する。すなわち，ＤＳ間への印加電圧によって，Ｎ- ドリフト領域１２とＰ- ボディ領域４１との間のＰＮ接合箇所からドレイン電極に向けて空乏層が広がる。このとき，そのＰＮ接合箇所の近傍が電界強度のピークとなる。そして，空乏層の先端がＰフローティング領域５１に到達すると，Ｐフローティング領域５１がパンチスルー状態となってその電位が固定される。さらに，ＤＳ間の印加電圧が高い場合には，Ｐフローティング領域５１の下端部からも空乏層が形成される。そして，Ｎ- ドリフト領域１２とＰ- ボディ領域４１との間のＰＮ接合箇所とは別に，Ｐフローティング領域５１の下端部の近傍も電界強度のピークとなる。すなわち，電界のピークを２箇所に形成でき，最大ピーク値を低減することで高耐圧化を図ることができる。また，高耐圧であることから，Ｎ- ドリフト領域１２の不純物濃度を上げて低オン抵抗化を図ることができる。
【００２８】
また，半導体装置１００では，トレンチ２１内に所定の厚みを有する堆積絶縁層２３を設けることが必要となる。すなわち，Ｐフローティング領域５１は，後述するようにトレンチ２１の底部からのイオン注入等により形成される。そのため，ゲートトレンチ２１の底部には少なからず損傷が生じている。そこで，堆積絶縁層２３を設けることにより，ゲートトレンチ２１の底部の損傷による影響を回避し，素子特性の劣化や信頼性の低下を防止するのである。また，堆積絶縁層２３にてゲート電極２２とＰフローティング領域５１との対面による影響を緩和し，Ｐー ボディ領域４１内のオン抵抗を低減している。
【００２９】
続いて，図１に示した半導体装置１００の製造プロセスについて，図２のプロセス説明図を基に説明する。なお，図２はゲートトレンチ２１の形成プロセスを説明するための説明図であり，Ｐ- ボディ領域４１，Ｎ+ ソース領域３１，Ｐフローティング領域５１等の半導体層の構成要素については省略している。また，本製造プロセスでは，Ｎ+ ドレイン領域１１となるＮ+ 基板上にＮ- 型シリコン層をエピタキシャル成長により形成し，その後のイオン注入や熱拡散処理等によりＰ- ボディ領域４１が形成された半導体基板を出発基板とする。なお，Ｐ- ボディ領域４１，Ｎ+ ソース領域３１，コンタクトＰ+ 領域は，ゲートトレンチ２１の形成前に形成することもゲートトレンチ２１の形成後に形成することもできる。
【００３０】
まず，所望のパターンを転写したマスク材を半導体基板上に形成し，図２（ａ）に示すようにドライエッチングによりゲートトレンチ２１を形成する。このとき，ゲートトレンチ２１をテーパ形状となるようにエッチングする。具体的には，ゲートトレンチ２１の開口部から下面側に向けて０．５μｍまでの範囲で測定したテーパの角度（図２（ａ）中のθ１）およびゲートトレンチ２１の底部から上面側に向けて０．５μｍまでの範囲で測定したテーパの角度（図２（ａ）中のθ２）がともに８５度から８９度までの範囲内となるようにエッチングする。
【００３１】
なお，テーパの角度を８５度から８９度までの範囲内とする理由は次のとおりである。すなわち，テーパの角度を８５度より小さくするとその後の酸化膜の埋め込み性は向上するが，その後のイオン注入時にゲートトレンチ２１の壁面に不純物が注入されてしまう。特に，ゲートトレンチ２１の壁面のうちのチャネル領域となる部分に不純物を注入してしまうと素子特性が大幅に変化する。また，テーパの角度を小さくしすぎるとゲートトレンチ２１の底部が尖った形状となってしまうため，Ｐフローティング領域５１のサイズをコントロールすることが困難となる。また，深さが深いゲートトレンチ２１を形成すると必然的にゲートトレンチ２１の開口部が広くなり，半導体装置自体のコンパクト化の妨げとなる。一方，テーパの角度を８９度より大きくするとこれらの問題は生じないが，酸化膜の埋め込み性が低下する。そのため，テーパの角度は，８５度から８９度までの範囲内とすることが適当である。
【００３２】
次に，ＣＤＥ（ケミカルドライエッチング）等の等方的なエッチング法を利用して各トレンチの壁面を平滑化し，その後に所望の厚さの犠牲酸化膜を形成する。ゲートトレンチ２１の底面から不純物のイオン注入を行う。これにより，ゲートトレンチ２１の下方にＮ- ドリフト領域１２に囲まれたＰフローティング領域５１が形成される。犠牲酸化膜の形成後にイオン注入を行うのは，ゲートトレンチ２１の側壁に不純物を注入しないようにするためである。イオン注入後は，犠牲酸化膜を除去する。
【００３３】
次に，図２（ｂ）に示すようにゲートトレンチ２１の壁面に沿って厚さが３０ｎｍ〜５０ｎｍのシリコン酸化膜８５を形成する。すなわち，ゲートトレンチ２１内に酸化膜を埋め込む前に，半導体基板の表面上にシリコン酸化膜８５を形成する。このシリコン酸化膜８５により，後述する絶縁膜の埋め込み性が向上するとともに界面準位の影響を排除することが可能となる。
【００３４】
次に，図２（ｃ）に示すようにゲートトレンチ２１に対して不純物がドープされていない，いわゆるノンドープの絶縁膜の埋め込みを行う。この絶縁膜の埋め込み処理では，シリコン酸化膜８５上に埋め込み絶縁膜を堆積することでその埋め込み絶縁膜とシリコン酸化膜８５とが一体化し，半導体基板上に６００ｎｍ程度の膜厚の堆積絶縁層２３が形成される。具体的には，例えば反応ガスをＴＥＯＳとＯ2 とを含む混合ガスとし，成膜温度を６００℃〜６８０℃として，減圧ＣＶＤ法によって半導体基板上にＴＥＯＳ系の酸化膜を形成する。
【００３５】
次に，半導体基板のうちの終端エリアにレジストを形成した後，図２（ｄ）に示すように堆積絶縁層２３に対してドライエッチングを行う。これにより，堆積絶縁層２３の一部が除去（エッチバック）され，ゲート電極２２を形成するためのスペースが確保される。ドライエッチングの手段としては，例えば高選択比エッチングが可能なＲＩＥ（反応性イオンエッチング）法が用いられる。すなわち，ＲＩＥ法にてエッチバックを行うことで，シームの有無に関わらず酸化膜が厚さ方向に均等に除去される。なお，エッチバックに利用するエッチングガスは，エッチングされる材料により適宜選択される。例えば，本形態のようにシリコン酸化膜を除去するには，Ｃ4Ｆ8が使用される。また、エッチングガスにはＯ2 ，Ａｒ等のその他のガスを添加してもよい。
【００３６】
次に，不要なレジストを除去し，絶縁膜が形成された半導体基板に対し，酸化性雰囲気にてアニール処理を行う。具体的には，例えばＨ2 とＯ2 との混合気体の雰囲気中，９００℃〜１０００℃の範囲内の温度により，２０分程度の時間，酸化アニール処理を行う。このアニール処理によって堆積絶縁層２３の緻密化が図られる。さらに，酸化性雰囲気中にてアニール処理を行っていることから，図２（ｅ）に示すようにゲートトレンチ２１の壁面に沿って熱酸化膜８３が形成される。この熱酸化膜８３の成長により，ゲートトレンチ２１中の壁面上に堆積する絶縁膜がそのトレンチの中央部分に向けて押し出される。さらに，堆積絶縁層２３の表層部（上面部）では，シリコン原子の未結合子が酸素と反応することでＳｉＯ2 結合に置換される。これにより，堆積絶縁層２３の表層部では，堆積絶縁層２３中のシームが消滅するとともに化学的結合力が強化され，後述するウェットエッチングに対する耐性が向上する。なお，酸化アニール処理の方法としては，例えば水素燃焼酸化法やドライ酸化法がある。
【００３７】
なお，酸化膜を埋め込んだ直後に酸化アニール処理を行うとしてもボイドやシームを消滅させることができるが，本形態のようにエッチバック後に酸化アニール処理を行う方が次の点で有利である。すなわち，酸化膜を埋め込んだ直後に酸化アニール処理では，ゲートトレンチ２１内の深い位置に生じたボイド等を消滅させることができないことがある。一方，エッチバック後のアニール処理によれば，ウェットエッチングに対する耐性を強化したい部分について確実にボイド等を消滅させることができるとともに膜質を改善させることができる。よって，より確実にくさび状の溝の発生を抑制することができる。さらに，エッチバック後の酸化アニール処理では，酸化膜を埋め込んだ直後の酸化アニール処理と比較して，低温でかつ短時間で行うことができるために熱負荷が小さい。また，半導体基板に生じる残留応力も小さい。
【００３８】
次に，半導体基板の表面に対して洗浄処理を行う。具体的には，フッ酸系の薬液（例えばＢＨＦ（緩衝フッ酸））によるウェットエッチングを行う。このウェットエッチングにより，酸化アニール処理にて半導体基板の表面に形成された熱酸化膜８３や堆積絶縁層２３の表層部が除去される。これにより，エッチバック時のドライエッチングにてゲートトレンチ２１の壁面に生じる付着物やダメージ層が熱酸化膜８３とともに除去される。なお，先の酸化アニール処理によって，堆積絶縁層２３ではシームが消滅している。そのため，堆積絶縁層２３に対してウェットエッチングを行ったとしても，堆積絶縁膜２３にくさび状の溝（図４参照）は形成されない。なお，この洗浄処理によってゲートトレンチ２１の壁面のうちの露出している部分が僅かに後退する。これにより，図２（ｆ）に示すようにゲートトレンチ２１の壁面の形状が段状となる。
【００３９】
その後，熱酸化処理を行い，図２（ｇ）に示すようにエピタキシャル層の表面に膜厚が１００ｎｍ程度の酸化膜２４を形成する。この酸化膜２４がゲート酸化膜２４となる。具体的には，Ｈ2 とＯ2 との混合気体の雰囲気中，９００℃〜１１００℃の範囲内の温度にて熱酸化処理を行う。
【００４０】
次に，エッチバックにて確保したスペースに対し，図２（ｈ）に示すようにゲート材２２を堆積する。具体的にゲート材２２の成膜条件としては，例えば反応ガスをＳｉＨ4 を含む混合ガスとし，成膜温度を５８０℃〜６４０℃とし，常圧ＣＶＤ法によって８００ｎｍ程度の膜厚のポリシリコン膜を形成する。このポリシリコン膜がゲート電極２２となる。なお，ゲート電極２２を形成する方法としては，導体を直接ゲートトレンチ２１内に堆積する方法の他，一旦高抵抗の半導体を堆積させた後にその絶縁層に対して不純物を拡散させる方法がある。最後に，ゲート材２２に対してエッチングを行い，その後にソース電極，ドレイン電極等を形成することにより，図１に示したような半導体装置１００が作製される。
【００４１】
以上詳細に説明したように，本形態の製造方法にて製造される半導体装置１００は，従来の半導体装置の製造方法と比較して，次のような特性を有する。すなわち，ノンドープの堆積絶縁層２３を形成し，その堆積絶縁層２３の一部をエッチバックした後に酸化アニール処理を行うことにより，ゲートトレンチ２１の壁面沿いに熱酸化膜８３を形成することとしている。この酸化アニール処理により，堆積絶縁層２３の表層部の化学的結合力を強化している。そのため，エッチバック後の洗浄処理（ウェットエッチング）にて，堆積絶縁層２３中にくさび状の溝は形成されない。この製造方法によると，アスペクト比が高いトレンチ部内に絶縁物を充填する場合，すなわちトレンチ部内の深い部分にシームが発生する場合であっても確実にくさび状の溝の発生を抑制することができる。そのため，ゲート電極２２の形状は安定し，素子特性にばらつきは生じない。よって，堆積絶縁層内の膜質を改善し，堆積絶縁層内のシームやボイドの影響による素子特性の劣化を抑制した絶縁ゲート型半導体装置の製造方法が実現されている。
【００４２】
また，ドライエッチング時にゲートトレンチ２１の壁面に生じる付着物やダメージ層の除去は，一般的にＣＤＥ（ケミカルドライエッチング）や，犠牲酸化後のウェットエッチングや，これらの併用によって行われる。しかしながら，本形態の製造方法によると，酸化性雰囲気でのアニール処理によってゲートトレンチ２１の壁面に熱酸化膜８３を成長させている。そして，この熱酸化膜８３にエッチバック時のドライエッチングによる付着物やダメージ層が取り込まれる。そのため，熱酸化膜８３のウェットエッチング時に，エッチバック時の付着物やダメージ層の除去を兼ねることが可能である。よって，製造工程が簡素化される。
【００４３】
また，ゲートトレンチ２１は，８５度から８９度の範囲内のテーパ角度を有するテーパ形状となっている。この範囲内であれば，酸化膜の埋め込み性が良く，かつイオン注入による素子特性の変動は小さい。
【００４４】
また，犠牲酸化処理や埋め込み前酸化処理を低温で行うと，ゲートトレンチ２１の肩部が尖り易い。そして，その肩部が尖れば尖るほどゲート耐圧は低下する。しかし，ゲートトレンチ２１の形状をテーパ形状とすることにより，エッチバック時のドライエッチングの際，ゲートトレンチ２１の肩部が削られて丸みをおびる。そのため，ゲート耐圧の低下が抑制される。
【００４５】
なお，本実施の形態は単なる例示にすぎず，本発明を何ら限定するものではない。したがって本発明は当然に，その要旨を逸脱しない範囲内で種々の改良，変形が可能である。例えば，各半導体領域については，Ｐ型とＮ型とを入れ替えてもよい。また，ゲート絶縁膜２４については，酸化膜に限らず，窒化膜等の他の種類の絶縁膜でもよいし，複合膜でもよい。また，半導体についても，シリコンに限らず，他の種類の半導体（ＳｉＣ，ＧａＮ，ＧａＡｓ等）であってもよい。また，実施の形態の絶縁ゲート型半導体装置は，Ｐ型基板を用いたパワーＭＯＳやＩＧＢＴに対しても適用可能である。
【００４６】
また，本実施の形態では，イオン注入直後にＰフローティング領域５１を形成しているが，これに限るものではない。すなわち，Ｐフローティング領域５１の形成を後の酸化アニール工程で兼用してもよい。
【図面の簡単な説明】
【００４７】
【図１】実施の形態に係る絶縁ゲート型半導体装置の構造を示す断面図である。
【図２】実施の形態に係る絶縁ゲート型半導体装置の製造工程を示す図である。
【図３】従来の絶縁ゲート型半導体装置の構造を示す断面図である。
【図４】くさび状の溝が形成された堆積絶縁層を示す断面図である。
【符号の説明】
【００４８】
１１    Ｎ+ ドレイン領域
１２    Ｎ- ドリフト領域
２１    トレンチ（トレンチ部）
２２    ゲート電極（電極層）
２３    堆積絶縁層（堆積絶縁層）
２４    ゲート絶縁膜（絶縁膜）
３１    Ｎ+ ソース領域
４１    Ｐ- ボディ領域
５１    Ｐフローティング領域
８１    くさび状の溝
８２    ボイド
８３    熱酸化膜
１００  絶縁ゲート型半導体装置
【図１】
2005340552.tif 000003
【図２】
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【図３】
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【図４】
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