(57)【要約】【課題】本発明は、同一基板内にｐ−ＳｉＴＦＴと、ａ−ＳｉＴＦＴとが形成された薄膜トランジスタ基板及びそれを備えた液晶表示装置並びにその製造方法に関し、光の照射により生じるリーク電流が抑制された画素用ＴＦＴを有する薄膜トランジスタ基板及びそれを備えた液晶表示装置並びにその製造方法を提供することを目的とする。【解決手段】薄膜トランジスタ（ＴＦＴ）基板２０１は、連続発振固体レーザによりラテラル結晶化されたｐ−Ｓｉの動作半導体層２３、３７を備えた２種類の周辺回路用ＴＦＴ１、３を有している。また、ＴＦＴ基板２０１は、ａ−Ｓｉの動作半導体層５５を備えた画素用ＴＦＴ５を有している。さらにＴＦＴ基板２０１は、動作半導体層２３、３７と同一層に形成され、画素用ＴＦＴ５に入射する光を遮光する遮光用ａ−Ｓｉ膜５１を有している。【選択図】図２
2005236191.tif 000002
【特許請求の範囲】
【請求項１】
基板周囲に設けられた周辺回路部に配置された周辺回路用ｐ−ＳｉＴＦＴと、
前記基板の内方に設けられた表示部に配置された画素用ａ−ＳｉＴＦＴと、
前記画素用ａ−ＳｉＴＦＴの下層に形成されて前記画素用ａ−ＳｉＴＦＴに入射する光を遮光する遮光用ａ−Ｓｉ膜と
を有することを特徴とする薄膜トランジスタ基板。
【請求項２】
請求項１記載の薄膜トランジスタ基板において、
前記遮光用ａ−Ｓｉ膜は、前記周辺回路用ｐ−ＳｉＴＦＴの動作半導体層と同一層に形成されていることを特徴とする薄膜トランジスタ基板。
【請求項３】
請求項１又は２に記載の薄膜トランジスタ基板において、
前記遮光用ａ−Ｓｉ膜の幅は、同方向に測った前記画素用ａ−ＳｉＴＦＴの動作半導体層の幅より広いことを特徴とする薄膜トランジスタ基板。
【請求項４】
請求項１乃至３のいずれか１項に記載の薄膜トランジスタ基板と、
前記薄膜トランジスタ基板に対向配置された対向基板と、
前記薄膜トランジスタ基板と前記対向基板との間に封止された液晶と
を有することを特徴とする液晶表示装置。
【請求項５】
透明絶縁基板上の周辺回路部及び表示部のＴＦＴ形成領域にａ−Ｓｉ膜を形成し、
前記周辺回路部の前記ａ−Ｓｉ膜だけにレーザ光を照射して結晶化し、ｐ−Ｓｉ膜を形成し、
前記ｐ−Ｓｉ膜を動作半導体層とする周辺回路用ｐ−ＳｉＴＦＴを形成し、
前記表示部に形成された前記ａ−Ｓｉ膜の上層に画素用ａ−ＳｉＴＦＴを形成すること
を特徴とする薄膜トランジスタ基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ基板及びそれを備えた液晶表示装置並びにその製造方法に関し、特に、同一基板内に多結晶シリコン薄膜トランジスタ（ｐ−ＳｉＴＦＴ）と、非晶質シリコン薄膜トランジスタ（ａ−ＳｉＴＦＴ）とが形成された薄膜トランジスタ基板及びそれを備えた液晶表示装置並びにその製造方法に関する。
【背景技術】
【０００２】
液晶表示装置は、軽量かつ薄型で低消費電力である特徴を有し、携帯端末やビデオカメラのファインダ、ノートパソコンなど幅広い分野に応用されている。特に、表示領域内の画素用ＴＦＴの形成と同時に、表示領域外に周辺回路用ＴＦＴを形成できるｐ−ＳｉＴＦＴを用いた液晶表示パネルは低コスト化等の点において注目されている。
【０００３】
従来、多結晶シリコン（ｐ−Ｓｉ）薄膜をガラス基板上に形成するには、低温形成が必須であることから、プラズマＣＶＤ法等を用いて３００℃〜４５０℃程度の温度で非晶質シリコン（ａ−Ｓｉ）薄膜を５０ｎｍ程度形成後、パルス発振のエキシマレーザの光を照射してａ−Ｓｉ膜を結晶化して、ｐ−Ｓｉ膜を形成していた。この方法では、平均結晶粒径が数百ｎｍ程度の多結晶が得られ、導電型がｎ型のＴＦＴのキャリア移動度は１００〜２００［ｃｍ2／ｖｓ］程度であり、携帯端末用の表示パネル等で量産化されている。一方、液晶表示パネルにさらなる高機能回路を作り込んだり、高解像度化したりする際には、従来以上の高速動作が必要となる。このため、ＴＦＴのキャリア移動度をさらに向上させる必要が生じる。そこで、近年大粒径化が可能な結晶化技術の開発がさかんに行われている。
【０００４】
大粒径化が可能な結晶化技術として、レーザ出力の安定な連続発振（ＣＷ）固体レーザを用いた結晶化方法（以下「ＣＬＣ法」という）が知られている。ＣＷ固体レーザからの光を数百μｍ程度に集光させてａ−Ｓｉ膜に対し一定方向にスキャンさせると、ａ−Ｓｉ膜がスキャン方向に対しラテラル成長する。ＣＬＣ法ではこれを利用して、スキャン方向での平均粒径が数〜数十μｍ程度と従来のエキシマレーザで形成した粒径に比べ、数十倍大きい結晶を得ることができる。ＣＬＣ法を用いた場合、キャリア移動度が３００〜５００［ｃｍ2／Ｖｓ］程度の特性を有する導電型がｎ型のＴＦＴを形成することができる。
【０００５】
しかしながら、ＣＬＣ法では、ガラス基板上に最初に形成するａ−Ｓｉ膜の膜厚は６０ｎｍ以上、望ましくは７５ｎｍ以上が必要となる。ところが、ａ−Ｓｉ膜の膜厚が厚くなると、形成されたｐ−ＳｉＴＦＴの光リーク電流は増加する。従来のエキシマレーザを用いる方法に比べてＣＬＣ法で形成したｐ−Ｓｉ膜の膜厚は厚いので、バックライトユニットからの光によるｐ−ＳｉＴＦＴのゲートオフ時のリーク電流は大きくなる。従って、ＣＬＣ法で形成したｐ−ＳｉＴＦＴは画素用ＴＦＴに用いるには十分な特性が得られ難いという問題があった。
【０００６】
そこで、バックライトユニットからの光が照射されず、かつ高速動作の必要なデータドライバ等の周辺回路部にはＣＬＣ法で形成したｐ−Ｓｉの動作半導体層を有するプレーナ型ｐ−ＳｉＴＦＴを用い、画素部にはボトムゲート型ａ−ＳｉＴＦＴを用いることが考えられる。ｐ−ＳｉＴＦＴとａ−ＳｉＴＦＴとを同一基板上に形成する場合、プロセス温度の相違等を考慮して、先にｐ−ＳｉＴＦＴの動作半導体層を形成し、その後、ａ−ＳｉＴＦＴの動作半導体層を形成する方法が望ましい（例えば、特許文献１、２参照）。また、キャリア移動度の高いｐ−ＳｉＴＦＴを用いることによりマルチプレクサ等の検査回路の形成領域は小さくなり、周辺回路部の省スペース化を図ることができる。
【０００７】
図９は、従来の周辺回路一体型液晶表示パネルに用いられる薄膜トランジスタ基板に形成された周辺回路部と画素部の一部の断面を示している。図左側は周辺回路部に形成された２種類の周辺回路用ＴＦＴを示し、図右側は画素部の概略構造を画素用ＴＦＴと共に示している。
【０００８】
２種類の周辺回路用ＴＦＴ１０１、１０３は、上述のＣＬＣ法により形成されたｐ−Ｓｉの動作半導体層１２３、１３７を有しており、周辺回路用ＴＦＴ１０１の導電型はｐ型であり、周辺回路用ＴＦＴ１０３の導電型はｎ型である。
【０００９】
周辺回路用ＴＦＴ１０１の動作半導体層１２３は、透明絶縁性基板（ガラス基板）１０９にＳｉＮ膜１１１及びＳｉＯ2膜１１３をこの順に積層した絶縁層上に形成されている。動作半導体層１２３の両側にはｎ型不純物を拡散したｐ−Ｓｉのソース／ドレイン領域１２５、１２７が形成されている。動作半導体層１２３及びソース／ドレイン領域１２５、１２７上には絶縁膜１７６が形成されている。絶縁膜１７６を介して動作半導体層１２３の直上にはゲート電極１３５が形成されている。これ以降、ゲート電極１３５下層の絶縁膜１７６を特にゲート絶縁膜１１５という。ゲート電極１３５及び絶縁膜１７６上にはＳｉＮ膜１１７が形成されている。ＳｉＮ膜１１７上には、絶縁膜１７６及びＳｉＮ膜１１７を一部開口してソース／ドレイン領域１２５、１２７とそれぞれ電気的に接続されるソース電極１２９及びドレイン電極１３１が形成されている。
【００１０】
周辺回路用ＴＦＴ１０３は、周辺回路用ＴＦＴ１０１と同様の構造を有しており、動作半導体層１３７の両側にはｐ型不純物を拡散したｐ−Ｓｉのソース／ドレイン領域１３９、１４１が形成され、それらの上に絶縁膜１７６が形成されている。ゲート絶縁膜１１６を介して動作半導体層１３７の直上にゲート電極１４９が形成されている。ゲート電極１４９及び絶縁膜１７６上にＳｉＮ膜１１７が形成されている。ＳｉＮ膜１１７上には、絶縁膜１７６及びＳｉＮ膜１１７を一部開口してソース／ドレイン領域１３９、１４１とそれぞれ電気的に接続されるソース電極１４３及びドレイン電極１４５が形成されている。このように、周辺回路用ＴＦＴ１０１、１０３はプレーナ型（トップゲート型）の素子構造を有している。このような構成を有する周辺回路用ＴＦＴ１０１、１０３上面には、絶縁膜１１９、１２１をこの順に積層した第２層間絶縁膜１２０が形成されている。
【００１１】
一方、画素用ＴＦＴ１０５は、ａ−Ｓｉで動作半導体層が形成された逆スタガー型（ボトムゲート型）の素子構造を有している。画素用ＴＦＴ１０５は、ガラス基板１０９にＳｉＮ膜１１１、ＳｉＯ2膜１１３、及び絶縁膜１７６をこの順に積層した絶縁層上にゲート電極１５３を有している。ゲート電極１５３及び絶縁膜１７６上にはＳｉＮ膜１１７が形成されている。これ以降、ゲート電極１５３上層のＳｉＮ膜１１７を特にゲート絶縁膜という。ＳｉＮ膜（ゲート絶縁膜）１１７を介してゲート電極１５３上方には動作半導体層１５５が形成されている。動作半導体層１５５上部両側にはオーミックコンタクト層として機能するｎ+ａ−Ｓｉ層１６１、１６２が形成され、その上にそれぞれソース／ドレイン電極１５７、１５９が形成されている。このような構成を有する画素用ＴＦＴ１０５は、動作半導体層（チャネル領域）１５５上部が一部エッチング除去された構造となるのでチャネルエッチ型とも呼ばれている。
【００１２】
次に、画素構造について簡単に説明する。ソース／ドレイン電極１５７、１５９及びその間に露出する動作半導体層１５５上には第２層間絶縁膜１２０が形成されている。第２層間絶縁膜１２０上には例えばインジウム・ティン・オキサイド（ＩＴＯ）からなる透明画素電極１６９が形成されている。透明画素電極１６９は第２層間絶縁膜１２０に形成した開口部を介してソース電極１５７に電気的に接続されている。
【００１３】
また、画素部には画素に印加される電圧を保持する蓄積容量１０７が形成されている。蓄積容量１０７は、ガラス基板１０９にＳｉＮ膜１１１、ＳｉＯ2膜１１３、及び絶縁膜１７６をこの順に積層した絶縁層上にゲート電極１５３の形成材料で形成された蓄積容量配線１６５を有している。蓄積容量配線１６５上には、ＳｉＮ膜１１７を介して蓄積容量電極（中間電極）１６７が形成されている。蓄積容量電極１６７上の第２層間絶縁膜１２０には、蓄積容量電極１６７を一部露出する開口部が形成されている。蓄積容量電極１６７は当該開口部を介して透明画素電極１６９に電気的に接続されている。
【特許文献１】特開平５−２９９６５３号公報
【特許文献２】特開平９−２３６８１８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
ｐ−Ｓｉ膜やａ−Ｓｉ膜は膜厚が厚くなったり光が照射される面積が広くなったりすると、光によるリーク電流が増加する。ＣＬＣ法では膜厚が比較的厚いａ−Ｓｉ膜を用いるため、ＣＬＣ法で形成したｐ−Ｓｉの動作半導体層を有するｐ−ＳｉＴＦＴは光によるリーク電流が増える。このため、ＣＬＣ法で形成したｐ−ＳｉＴＦＴはバックライトユニットからの光に晒される画素用ＴＦＴに用いると十分な特性が得られ難い。また、チャネルエッチ型のａ−ＳｉＴＦＴはソース／ドレイン領域形成時にａ−Ｓｉ膜の動作半導体層が切断分離されないように膜厚を厚くする必要があるので、同様に光によるリーク電流は増加する。
【００１５】
画素用ＴＦＴ１０５において、ガラス基板１０９側から画素用ＴＦＴ１０５側に入射するバックライトユニットからの光の一部はゲート電極１５３で遮光されるもののゲート電極１５３の幅は短いので、遮光性能は不十分である。そこで、ゲート電極１５３の幅を広げて遮光性の向上を図ることが考えられるが、この場合、ゲート電極１５３とソース／ドレイン電極１５７、１５９との重なる領域が増大し、寄生容量が大きくなってしまうという別の問題点が生じる。
このように、光によるリーク電流を十分に低減するのは困難であり、画素用ＴＦＴの特性劣化の原因となっている。
【００１６】
本発明の目的は、光の照射により生じるリーク電流が抑制された画素用ＴＦＴを有する薄膜トランジスタ基板及びそれを備えた液晶表示装置並びにその製造方法提供することにある。
【課題を解決するための手段】
【００１７】
上記目的は、基板周囲に設けられた周辺回路部に配置された周辺回路用ｐ−ＳｉＴＦＴと、前記基板の内方に設けられた表示部に配置された画素用ａ−ＳｉＴＦＴと、前記画素用ａ−ＳｉＴＦＴの下層に形成されて前記画素用ａ−ＳｉＴＦＴに入射する光を遮光する遮光用ａ−Ｓｉ膜とを有することを特徴とする薄膜トランジスタ基板によって達成される。
【発明の効果】
【００１８】
本発明によれば、光の照射により生じるリーク電流が抑制された画素用ＴＦＴを有する薄膜トランジスタ基板及びそれを備えた液晶表示装置を製造できる。
【発明を実施するための最良の形態】
【００１９】
本発明の一実施の形態による薄膜トランジスタ基板及びそれを備えた液晶表示装置並びにその製造方法について図１乃至図８を用いて説明する。図１は、本実施の形態による液晶表示装置の構成を示している。本実施の形態による液晶表示装置２００は、ＴＦＴ基板（薄膜トランジスタ基板）２０１と、ＴＦＴ基板２０１に対向配置された対向基板（図示せず）と、両基板間に封止された液晶とを有している。ＴＦＴ基板２０１には、画素領域がマトリクス状に配置された表示部２１０と、周辺回路であるゲートドライバ２２０、表示コントローラ２４０及びデータドライバ２３０とが含まれる。表示部２１０には、複数の画素用ＴＦＴが各画素領域に形成されている。各画素用ＴＦＴは、当該画素用ＴＦＴのドレイン電極に接続されるドレインバスラインによりデータドライバ２３０と接続され、当該画素用ＴＦＴのゲート電極に接続されるゲートバスラインによりゲートドライバ２２０と接続されている。
【００２０】
表示コントローラ２４０には、例えばＰＣ（図示せず）から水平同期信号Ｈ、垂直同期信号Ｖ、低電源電圧ＶＬ及びグランド電圧Ｖｇｎｄが供給される。表示コントローラ２４０は、供給された信号を用いてＤ−ＳＩ信号及びＤ−ＣＬＫ信号を生成し、データドライバ２３０のシフトレジスタ２３１に出力する。また、低電源電圧ＶＬ及びグランド電圧Ｖｇｎｄもデータドライバ２３０に供給される。データドライバ２３０には、高電源電圧ＶＨも供給される。データドライバ２３０のシフトレジスタ２３１は、生成した信号をレベルシフタ２３２に出力する。データドライバ２３０のアナログスイッチ２３３には、例えばＰＣから赤（Ｒ）、緑（Ｇ）、青（Ｂ）の各信号が入力される。アナログスイッチ２３３は、レベルシフタ２３２からの信号に基づいて、表示部２１０の画素用ＴＦＴに接続された各ドレインバスラインに所定のデータ信号を出力する。
【００２１】
表示コントローラ２４０は、供給された信号を用いてＧ−ＳＩ信号及びＧ−ＣＬＫ信号を生成し、ゲートドライバ２２０のシフトレジスタ２２１に出力する。低電源電圧ＶＬ及びグランド電圧Ｖｇｎｄもゲートドライバ２２０に供給される。ゲートドライバ２２０には、高電源電圧ＶＨも供給される。ゲートドライバ２２０のシフトレジスタ２２１は、生成した信号をレベルシフタ２２２に出力する。レベルシフタ２２２は、入力された信号に基づき出力バッファ２２３に信号を出力する。出力バッファ２２３は、入力された信号に基づいて、表示部２１０の画素用ＴＦＴに接続された各ゲートバスラインに走査信号を順次出力する。
【００２２】
図２は、本実施の形態による周辺回路一体型液晶表示パネルに用いられる薄膜トランジスタ基板に形成された周辺回路部と画素部の一部断面を示している。図左側は周辺回路部に形成された２種類の周辺回路用ＴＦＴを示し、図右側は画素部の概略構造を画素用ＴＦＴと共に示している。
【００２３】
２種類の周辺回路用ＴＦＴ１、３は、上述のＣＬＣ法によりラテラル結晶化されたｐ−Ｓｉの動作半導体層２３、３７を有しており、周辺回路用ＴＦＴ１の導電型はｐ型であり、周辺回路用ＴＦＴ３の導電型はｎ型である。
【００２４】
周辺回路用ＴＦＴ１の動作半導体層２３は、透明絶縁性基板（ガラス基板）９に膜厚５０ｎｍのＳｉＮ膜１１及び膜厚２００ｎｍのＳｉＯ2膜１３をこの順に積層した絶縁層上に形成されている。動作半導体層２３の両側にはｎ型不純物を拡散したｐ−Ｓｉのソース／ドレイン領域２５、２７が形成されている。動作半導体層２３及びソース／ドレイン領域２５、２７上には膜厚７５ｎｍの絶縁膜７６が形成されている。絶縁膜７６を介して動作半導体層２３の直上にはアルミニウム−ネオジム（Ａｌ−Ｎｄ）で形成されたゲート電極３５が形成されている。これ以降、ゲート電極３５下層の絶縁膜７６を特にゲート絶縁膜１５という。ゲート電極３５及び絶縁膜７６上にはＳｉＮ膜１７が形成されている。ＳｉＮ膜１７上には、絶縁膜７６及びＳｉＮ膜１７を一部開口してソース／ドレイン領域２５、２７とそれぞれ電気的に接続されるソース電極２９及びドレイン電極３１が形成されている。
【００２５】
周辺回路用ＴＦＴ３は、周辺回路用ＴＦＴ１と同様の構造を有しており、動作半導体層３７の両側にはｐ型不純物を拡散したｐ−Ｓｉのソース／ドレイン領域３９、４１が形成され、それらの上に絶縁膜７６が形成されている。ゲート絶縁膜１６を介して動作半導体層３７の直上にゲート電極４９が形成されている。ゲート電極４９及び絶縁膜７６上にＳｉＮ膜１７が形成されている。ＳｉＮ膜１７上には、絶縁膜７６及びＳｉＮ膜１７を一部開口してソース／ドレイン領域３９、４１とそれぞれ電気的に接続されるソース電極４３及びドレイン電極４５が形成されている。このように、周辺回路用ＴＦＴ１、３はプレーナ型（トップゲート型）の素子構造を有している。このような構成を有する周辺回路用ＴＦＴ１、３上面には、絶縁膜１９、２１をこの順に積層した第２層間絶縁膜２０が形成されている。
【００２６】
一方、画素用ＴＦＴ５は、ａ−Ｓｉで動作半導体層が形成された逆スタガー型（ボトムゲート型）の素子構造を有している。画素用ＴＦＴ５は、ガラス基板９にＳｉＮ膜１１、ＳｉＯ2膜１３をこの順に積層した絶縁層上に動作半導体層２３、３７の形成出発材料と同一材料で同一層に同時に形成された遮光用ａ−Ｓｉ膜５１を有している。遮光用ａ−Ｓｉ膜５１は動作半導体層２３、３７とほぼ同じ膜厚６０〜１００ｎｍ、望ましくは７５ｎｍに形成され、光を透過しない十分な遮光機能を有している。従って、遮光用ａ−Ｓｉ膜５１はガラス基板９側から画素用ＴＦＴ５側に入射するバックライトユニット（不図示）からの光を十分に遮光できるようになっている。遮光用ａ−Ｓｉ膜５１上には、絶縁膜７６が形成されている。遮光用ａ−Ｓｉ膜５１上には絶縁膜７６を介してゲート電極５３が形成されている。ゲート電極５３及び絶縁膜７６上にはＳｉＮ膜１７が形成されている。これ以降、ゲート電極５３上層のＳｉＮ膜１７を特にゲート絶縁膜という。ＳｉＮ膜（ゲート絶縁膜）１７を介してゲート電極５３上方には動作半導体層５５が形成されている。動作半導体層５５上方両側にはオーミックコンタクト層として機能するｎ+ａ−Ｓｉ層６１、６２が形成され、その上にそれぞれソース／ドレイン電極５７、５９が形成されている。このような構成を有する画素用ＴＦＴ５は、動作半導体層５５のチャネル領域表面が、ソース／ドレイン領域５７、５９の電気的分離を確実にするために、一部エッチング除去された構造となるのでチャネルエッチ型とも呼ばれている。
【００２７】
次に、画素構造について簡単に説明する。ソース／ドレイン電極５７、５９及びその間に露出する動作半導体層５５上には第２層間絶縁膜２０が形成されている。第２層間絶縁膜２０上には例えばインジウム・ティン・オキサイド（ＩＴＯ）からなる透明画素電極６９が形成されている。透明画素電極６９は第２層間絶縁膜２０に形成した開口部を介してソース電極５７に電気的に接続されている。
【００２８】
また、画素部には画素に印加される電圧を保持する蓄積容量７が形成されている。蓄積容量７は、ガラス基板９上にＳｉＮ膜１１、ＳｉＯ2膜１３、及び絶縁膜７６をこの順に積層した絶縁層上にゲート電極５３と同一材料で形成された蓄積容量配線６５を有している。蓄積容量配線６５上には、ＳｉＮ膜１７を介して蓄積容量電極（中間電極）６７が形成されている。蓄積容量電極６７上の第２層間絶縁膜２０には、蓄積容量電極６７を一部露出する開口部が形成されている。蓄積容量電極６７は当該開口部を介して透明画素電極６９に電気的に接続されている。
【００２９】
このように本実施の形態によれば、ｐ−Ｓｉ膜を形成するために最初に成膜するａ−Ｓｉ膜を画素用ＴＦＴ５を形成する表示部２１０にも同時に形成し、かつＣＷ固体レーザの光を照射することなく、遮光用ａ−Ｓｉ膜５１として残している。一般に、ａ−Ｓｉ膜はｐ−Ｓｉ膜に比べて透過率が低く、さらに遮光用ａ−Ｓｉ膜５１は光が透過しない十分な膜厚を有しているので、画素用ＴＦＴ５の遮光膜として用いることができる。さらに、遮光用ａ−Ｓｉ膜５１は各画素用ＴＦＴの動作半導体層５５近傍のみにそれぞれ独立して形成することができるので、表示部の開口率が低下することはない。
【００３０】
また、不純物注入を行っていないａ−Ｓｉ膜はレーザ結晶化前に水素を含まない状態で形成されているので高抵抗体になっている。このため、遮光用ａ−Ｓｉ膜５１と、ソース／ドレイン電極５７、５９及びゲート電極５３との間での寄生容量は問題にならない位小さい。これにより、オフリーク電流対策を講じた画素用ＴＦＴ５と、高機能な周辺回路とを有するＴＦＴ基板２０１が形成できる。
【００３１】
次に、本実施の形態による薄膜トランジスタ基板及びその製造方法について図３乃至図８を用いて説明する。図３乃至図８は、本実施の形態による薄膜トランジスタ基板の製造方法を示す工程断面図である。図左側は周辺回路部に形成される導電型がｐ型の周辺回路用ＴＦＴ１と、導電型がｎ型の周辺回路用ＴＦＴ３の製造方法を示す工程断面図を示し、図右側は画素部に形成される画素用ＴＦＴ５及び蓄積容量７の製造方法を示す工程断面図を示している。
【００３２】
図３（ａ）に示すように、透明で絶縁性を有する例えばガラス基板９の全面に、プラズマＣＶＤ法を用いて、例えば膜厚５０ｎｍのＳｉＮ膜１１と、例えば膜厚２００ｎｍのＳｉＯ2膜１３と、例えば膜厚７５ｎｍのａ−Ｓｉ膜７１をこの順に成膜する。ａ−Ｓｉ膜７１の成膜時にＢ2Ｈ6ガスをＳｉＨ4ガスに対して数ｐｐｍ程度添加することにより、周辺回路用ＴＦＴ１、３の動作半導体層２３、３７のチャネルドープに必要なボロン（Ｂ）をａ−Ｓｉ膜７１中に取り込むことができる。なお、イオンドープ装置を用いてＢをａ−Ｓｉ膜７１の全面にドープしてもよい。また、ａ−Ｓｉ膜７１の成膜時において、ａ−Ｓｉ膜７１中に水素濃度が１×１０19個／ｃｍ3程度以上に含まれる際は、レーザ結晶化時に問題となるのでアニールする必要がある。
【００３３】
次に、図３（ｂ）に示すように、基板全面にレジストを塗布して、第１のフォトマスクを用いてパターニングし、レジスト層１Ｍを形成する。レジスト層１Ｍは、周辺回路部の２つのＴＦＴ形成領域及び表示部の画素用ＴＦＴ形成領域をそれぞれ覆うように形成される。次に、フッ素系ガスをエッチングガスとして用いて反応性イオンエッチング（ＲＩＥ）法によりａ−Ｓｉ膜７０、７２及び遮光用ａ−Ｓｉ膜５１を形成する。後程説明するが、ａ−Ｓｉ膜７０の中央部はｐ型の導電型の周辺回路用ＴＦＴ１の動作半導体層２３になり、ａ−Ｓｉ膜７２の中央部はｎ型の導電型の周辺回路用ＴＦＴ３の動作半導体層３７になる。また、遮光用ａ−Ｓｉ膜５１全体は、画素用ＴＦＴ５に入射するバックライトユニットからの光を遮光する遮光膜になる。
【００３４】
レジスト層１Ｍを剥離した後、図３（ｃ）に示すように、基板全面にレジストを塗布して、第２のフォトマスクを用いてパターニングし、レジスト層２Ｍを形成する。レジスト層２Ｍは、ａ−Ｓｉ膜７０及び遮光用ａ−Ｓｉ膜５１全体をそれぞれ覆うように形成される。次に、レジスト層２Ｍをマスクとして、導電型がｎ型の周辺回路用ＴＦＴ３を形成する領域に、さらにＢを追加チャネルドープする。レジスト層２Ｍにより、ａ−Ｓｉ膜７０及び遮光用ａ−Ｓｉ膜５１にＢは注入されない。
【００３５】
レジスト層２Ｍを剥離した後、図４（ａ）に示すように、周辺回路用ＴＦＴ１、３の形成領域のみに選択的にＣＷ固体レーザの光を照射し、ａ−Ｓｉ膜７０、７２を結晶化してｐ−Ｓｉ膜７４、７８を形成する。次に、図４（ｂ）に示すように、基板全面にレジストを塗布して、第３のフォトマスクを用いてパターニングし、レジスト層３Ｍを形成する。レジスト層３Ｍは、ｐ−Ｓｉ膜７４、７８のソース／ドレイン領域及び動作半導体層の形成領域と、遮光用ａ−Ｓｉ膜５１全体を覆うように形成される。レジスト層３Ｍをマスクとして、ソース／ドレイン領域及び動作半導体層形成領域のみを残すようにｐ−Ｓｉ膜７４、７８の一部をエッチングする。遮光用ａ−Ｓｉ膜５１はレジスト層３Ｍで全体が覆われているのでエッチングされない。レジスト層３Ｍを剥離した後、図４（ｃ）に示すように、基板全面に周辺回路用ＴＦＴ１、３のゲート絶縁膜となるＳｉＯ2膜７６を形成し、次いで、全面に周辺回路用ＴＦＴ１、３及び画素用ＴＦＴ５のゲート電極と蓄積容量７の蓄積容量配線となるＡｌ−Ｎｄ膜７３を形成する。
【００３６】
次に、図５（ａ）に示すように、基板全面にレジストを塗布して、第４のフォトマスクを用いてパターニングし、レジスト層４Ｍを形成する。レジスト層４Ｍは、ｐ−Ｓｉ膜７４、７８のゲート電極形成領域と、遮光用ａ−Ｓｉ膜５１上部で画素用ＴＦＴ５のゲート電極形成領域と、画素領域の蓄積容量７の形成領域にそれぞれ形成される。レジスト層４Ｍをマスクとして、Ａｌ−Ｎｄ膜７３をエッチングして画素用ＴＦＴ１、３のゲート電極３５、４９をそれぞれ形成する。同時に、Ａｌ−Ｎｄ膜７３をエッチングし、画素用ＴＦＴ５のゲート電極５３及び蓄積容量配線６５を形成する。
【００３７】
レジスト層４Ｍを剥離した後、図５（ｂ）に示すように、基板全面にレジストを塗布して、第５のフォトマスクを用いてパターニングし、レジスト層５Ｍを形成する。レジスト層５Ｍは、周辺回路用ＴＦＴ１の形成領域全体と、画素用ＴＦＴ５の形成領域全体とをそれぞれ覆うように形成される。レジスト層５Ｍをマスクとして、周辺回路用ＴＦＴ３のソース領域３９及びドレイン領域４１を形成するために、ｐ−Ｓｉ膜７８にリン（Ｐ）等の不純物注入を行う。その際、ゲート電極４９をマスクとしてセルフアライン的にソース／ドレイン領域３９、４１が形成され、ソース／ドレイン領域３９、４１間のゲート電極４９下方に動作半導体層３７が形成される。また、レジスト層５Ｍにより遮光用ａ−Ｓｉ膜５１には不純物は注入されない。
【００３８】
レジスト層５Ｍを剥離した後、図５（ｃ）に示すように、基板全面にレジストを塗布して、第６のフォトマスクを用いてパターニングし、レジスト層６Ｍを形成する。レジスト層６Ｍは、周辺回路用ＴＦＴ３の形成領域全体と、画素用ＴＦＴ５の形成領域全体とをそれぞれ覆うように形成される。レジスト層６Ｍをマスクとして、周辺回路用ＴＦＴ１のソース領域２５及びドレイン領域２７を形成するために、ｐ−Ｓｉ膜７４にＢ等の不純物注入を行う。その際、ゲート電極３５をマスクとしてセルフアライン的にソース／ドレイン領域２５、２７が形成され、ソース／ドレイン領域２５、２７間のゲート電極３５下方に動作半導体層２３が形成される。また、レジスト層６Ｍにより遮光用ａ−Ｓｉ膜５１には不純物は注入されない。
【００３９】
レジスト層６Ｍを剥離した後、図６（ａ）に示すように、エキシマレーザの光を照射し、ソース領域２５、３９及びドレイン領域２７、４１に注入された不純物を活性化する。次に、図６（ｂ）に示すように、周辺回路用ＴＦＴ１、３の第１層間絶縁膜となり、画素用ＴＦＴ５のゲート絶縁膜となるＳｉＮ膜１７を全面に形成する。次いで、画素用ＴＦＴ５の動作半導体層を形成するためのａ−Ｓｉ膜７５を全面に形成し、次いで、オーミックコンタクト層を形成するためのｎ+ａ−Ｓｉ膜７７を全面に形成する。
【００４０】
次に、図６（ｃ）に示すように、基板全面にレジストを塗布して、第７のフォトマスクを用いてパターニングし、レジスト層７Ｍを形成する。レジスト層７Ｍは、画素用ＴＦＴ５の形成領域に形成される。レジスト層７Ｍをマスクとして、画素用ＴＦＴ５の形成領域のみを残すようにｎ+ａ−Ｓｉ膜７７及びａ−Ｓｉ膜７５をエッチングする。これにより、画素用ＴＦＴ５の動作半導体層５５が形成される。
【００４１】
レジスト層７Ｍを剥離した後、図７（ａ）に示すように、基板全面にレジストを塗布して、第８のフォトマスクを用いてパターニングし、レジスト層８Ｍを形成する。レジスト層８Ｍは、ソース領域２５、３９及びドレイン領域２７、４１上のＳｉＮ膜１７の一部が露出するように形成される。レジスト層８Ｍをマスクとして、ＳｉＮ膜１７及びＳｉＯ2膜７６をエッチングし、周辺回路用ＴＦＴ１、３のソース領域２５、３９及びドレイン領域２７、４１が露出するコンタクトホールを形成する。レジスト層８Ｍを剥離した後、図７（ｂ）に示すように、基板全面に周辺回路用ＴＦＴ１、３及び画素用ＴＦＴ５のソース／ドレイン電極と、蓄積容量７の蓄積容量電極になる第１の導電膜７９を成膜する。
【００４２】
次に、図８（ａ）に示すように、基板全面にレジストを塗布して、第９のフォトマスクを用いてパターニングし、レジスト層９Ｍを形成する。レジスト層９Ｍは、周辺回路用ＴＦＴ１、３上の一部、画素用ＴＦＴ５上の一部及び蓄積容量７の形成領域を覆うように形成される。次に、レジスト層９Ｍをマスクとして、第１の導電膜７９をエッチングし、周辺回路用ＴＦＴ１のソース／ドレイン電極２９、３１及び周辺回路用ＴＦＴ３のソース／ドレイン電極４３、４５を形成する。同時に、レジスト層９Ｍを用いて画素用ＴＦＴ５のｎ+ａ−Ｓｉ膜７７、第１の導電膜７９及び動作半導体層５５表面の一部をエッチング（チャネルカット）し、ｎ+ａ−Ｓｉ層６１、６２、ソース／ドレイン電極５７、５９を形成する。さらに同時に、ＳｉＮ膜１７を挟んで蓄積容量配線６５に対向する蓄積容量電極６７を形成する。
【００４３】
レジスト層９Ｍを剥離した後、図８（ｂ）に示すように、基板全面に絶縁膜１９、２１をこの順に成膜して絶縁膜１９、２１からなる第２層間絶縁膜２０を形成する。次に、基板全面にレジストを塗布して、第１０のフォトマスクを用いてパターニングし、レジスト層（不図示）を形成する。当該レジスト層は、画素用ＴＦＴ５のドレイン領域５９上の第２層間絶縁膜２０の一部と、蓄積容量電極６７の一部が露出するように形成される。次いで、レジスト層をマスクとして、第２層間絶縁膜２０をエッチングし、画素用ＴＦＴ５のソース電極５７の一部と蓄積容量電極６７の一部とを開口するコンタクトホールを形成する。
【００４４】
レジスト層を剥離した後、基板全面に透明画素電極となる第２の導電膜（不図示）を成膜する。次に、基板全面にレジストを塗布して、第１１のフォトマスクを用いてパターニングし、レジスト層（不図示）を形成する。当該レジスト層は、第２層間絶縁膜２０に形成されたコンタクトホール近傍を含み画素領域に形成される。次いで、レジスト層をマスクとして、第２の導電膜をエッチングし、透明画素電極６９を形成する。次いで、レジスト層を剥離して、図２に示す周辺回路用ＴＦＴ１、３及び画素用ＴＦＴ５並びに蓄積容量７を形成したＴＦＴ基板２０１の製造が終了する。
【００４５】
以上説明したように、本実施の形態による薄膜トランジスタ基板の製造方法によれば、周辺回路用ＴＦＴ１、３の動作半導体層２３、３７の形成出発材料と同材料で同一層に同時に遮光用ａ−Ｓｉ膜５１を形成することができるので、従来の製造方法の工程数を増やさずに、オフリーク電流対策を講じた画素用ＴＦＴを有し、かつ高機能な周辺回路部を有する薄膜トランジスタ基板及び液晶表示装置が製造できる。
【００４６】
本発明は、上記実施の形態に限らず種々の変形が可能である。
上記実施の形態では、画素用ＴＦＴ５はチャネルエッチ型のＴＦＴを例に説明したが、本発明はこれに限られない。例えば、画素用ＴＦＴ５は、成膜中に動作半導体層がエッチングされないように動作半導体層上にチャネル保護膜を形成したエッチングストッパ型でもよい。この場合も、同様の効果が得られる。
【００４７】
また、上記実施の形態では、蓄積容量７はＡｌ−Ｎｄ膜７３で形成された蓄積容量配線６５と、画素用ＴＦＴ５のゲート絶縁膜（ＳｉＮ膜１７）と、ソース／ドレイン電極５７、５９に用いた第１の導電膜７９で形成された蓄積容量電極６７とで構成されているが、本発明はこれに限られない。例えば、ｐ−Ｓｉ膜と、周辺回路用ＴＦＴのゲート絶縁膜を形成する絶縁膜及びゲート電極を形成するＡｌ−Ｎｄ膜を用いたＭＯＳ構造であってもよい。この場合も、蓄積容量を形成することができる。周辺回路のみ結晶化する場合に比べて結晶化時間は長くなるが、蓄積容量７の形成面積を小さくすることができるので、開口率が大きくなる利点を有する。これにより、より高性能な液晶表示装置を製造できる。
【００４８】
以上説明した本発明の一実施の形態による薄膜トランジスタ基板及びそれを備えた液晶表示装置並びにその製造方法は、以下のようにまとめられる。
（付記１）
基板周囲に設けられた周辺回路部に配置された周辺回路用ｐ−ＳｉＴＦＴと、
前記基板の内方に設けられた表示部に配置された画素用ａ−ＳｉＴＦＴと、
前記画素用ａ−ＳｉＴＦＴの下層に形成されて前記画素用ａ−ＳｉＴＦＴに入射する光を遮光する遮光用ａ−Ｓｉ膜と
を有することを特徴とする薄膜トランジスタ基板。
（付記２）
付記１記載の薄膜トランジスタ基板において、
前記遮光用ａ−Ｓｉ膜は、前記周辺回路用ｐ−ＳｉＴＦＴの動作半導体層と同一層に形成されていることを特徴とする薄膜トランジスタ基板。
（付記３）
付記１又は２に記載の薄膜トランジスタ基板において、
前記遮光用ａ−Ｓｉ膜の幅は、同方向に測った前記画素用ａ−ＳｉＴＦＴの動作半導体層の幅より広いことを特徴とする薄膜トランジスタ基板。
（付記４）
付記１乃至３のいずれか１項に記載の薄膜トランジスタ基板において、
前記遮光用ａ−Ｓｉ膜は、６０〜１００ｎｍの膜厚に形成されていることを特徴とする薄膜トランジスタ基板。
（付記５）
付記１乃至４のいずれか１項に記載の薄膜トランジスタ基板において、
前記表示部内に複数の前記画素用ａ−ＳｉＴＦＴが配置され、前記遮光用ａ−Ｓｉ膜は、前記画素用ａ−ＳｉＴＦＴ毎に独立して形成されていることを特徴とする薄膜トランジスタ基板。
（付記６）
付記１乃至５のいずれか１項に記載の薄膜トランジスタ基板と、
前記薄膜トランジスタ基板に対向配置された対向基板と、
前記薄膜トランジスタ基板と前記対向基板との間に封止された液晶と
を有することを特徴とする液晶表示装置。
（付記７）
透明絶縁基板上の周辺回路部及び表示部のＴＦＴ形成領域にａ−Ｓｉ膜を形成し、
前記周辺回路部の前記ａ−Ｓｉ膜だけにレーザ光を照射して結晶化し、ｐ−Ｓｉ膜を形成し、
前記ｐ−Ｓｉ膜を動作半導体層とする周辺回路用ｐ−ＳｉＴＦＴを形成し、
前記表示部に形成された前記ａ−Ｓｉ膜の上層に画素用ａ−ＳｉＴＦＴを形成すること
を特徴とする薄膜トランジスタ基板の製造方法。
（付記８）
付記７記載の薄膜トランジスタ基板の製造方法において、
前記ａ−Ｓｉ膜の膜厚は、６０〜１００ｎｍであることを特徴とする薄膜トランジスタ基板の製造方法。
（付記９）
付記７又は８に記載の薄膜トランジスタ基板の製造方法において、
前記レーザ光は、連続発振固体レーザから射出されることを特徴とする薄膜トランジスタ基板の製造方法。
（付記１０）
付記７乃至９のいずれか１項に記載の薄膜トランジスタ基板の製造方法において、
前記周辺回路用ｐ−ＳｉＴＦＴ及び前記画素用ａ−ＳｉＴＦＴのゲート電極は、同一層に形成されることを特徴とする薄膜トランジスタ基板の製造方法。
（付記１１）
付記７乃至１０のいずれか１項に記載の薄膜トランジスタ基板の製造方法において、
前記周辺回路用ｐ−ＳｉＴＦＴ及び前記画素用ａ−ＳｉＴＦＴのソース／ドレイン電極は、同一層に形成されることを特徴とする薄膜トランジスタ基板の製造方法。
【図面の簡単な説明】
【００４９】
【図１】本発明の一実施の形態による表示装置の構成を示す図である。
【図２】本発明の一実施の形態による周辺回路一体型液晶表示パネルに用いられる薄膜トランジスタ基板に形成された周辺回路部と画素部の一部の断面である。
【図３】本発明の一実施の形態によるＴＦＴ基板及びそれを備えたＴＦＴ基板の製造方法を示す工程断面図である。
【図４】本発明の一実施の形態によるＴＦＴ基板及びそれを備えたＴＦＴ基板の製造方法を示す工程断面図である。
【図５】本発明の一実施の形態によるＴＦＴ基板及びそれを備えたＴＦＴ基板の製造方法を示す工程断面図である。
【図６】本発明の一実施の形態によるＴＦＴ基板及びそれを備えたＴＦＴ基板の製造方法を示す工程断面図である。
【図７】本発明の一実施の形態によるＴＦＴ基板及びそれを備えたＴＦＴ基板の製造方法を示す工程断面図である。
【図８】本発明の一実施の形態によるＴＦＴ基板及びそれを備えたＴＦＴ基板の製造方法を示す工程断面図である。
【図９】従来の周辺回路一体型液晶表示パネルに用いられる薄膜トランジスタ基板に形成された周辺回路部と画素部の一部の断面図である。
【符号の説明】
【００５０】
１、３、１０１、１０３  周辺回路用ＴＦＴ
５、１０５  画素用ＴＦＴ
７、１０７  蓄積容量
９、１０９  ガラス基板
１１、１７、１１１、１１７  ＳｉＮ膜
１３、１１３  ＳｉＯ2膜
１５、１６、１１５、１１６  ゲート絶縁膜
１９、２１、７６、１１９、１２１、１７６  絶縁膜
２０、１２０  第２層間絶縁膜
２３、３７、５５、１２３、１３７、１５５  動作半導体層
２５、３９、１２５、１３９  ソース領域
２７、４１、１２７、１４１  ドレイン領域
２９、４３、５７、１２９、１４３、１５７  ソース電極
３１、４５、５９、１３１、１４５、１５９  ドレイン電極
３５、４９、５３、１３５、１４９、１５３  ゲート電極
５１  遮光用ａ−Ｓｉ膜
６１、６２、７７、１６１、１６２  ｎ+ａ−Ｓｉ層
６５、１６５  蓄積容量配線
６７、１６７  蓄積容量電極（中間電極）
６９、１６９  透明画素電極
７０、７１、７２、７５  ａ−Ｓｉ膜
７４、７８  ｐ−Ｓｉ膜
７９  第１の導電膜
２００  液晶表示装置
２０１  ＴＦＴ基板
２１０  表示部
２２０  ゲートドライバ
２２１、２３１  シフトレジスタ
２２２、２３２  レベルシフタ
２２３  出力バッファ
２３０  データドライバ
２３３  アナログスイッチ
２４０  表示コントローラ
１Ｍ、２Ｍ、３Ｍ、４Ｍ、５Ｍ、６Ｍ、７Ｍ、８Ｍ、９Ｍ  レジスト層
【図１】
2005236191.tif 000003
【図２】
2005236191.tif 000004
【図３】
2005236191.tif 000005
【図４】
2005236191.tif 000006
【図５】
2005236191.tif 000007
【図６】
2005236191.tif 000008
【図７】
2005236191.tif 000009
【図８】
2005236191.tif 000010
【図９】
2005236191.tif 000011