(57)【要約】【課題】複数の領域の輝度を適切に制御する。【解決手段】撮像素子１０１に接続される信号処理装置１００は、撮像素子駆動部１０２と、映像信号および輝度の制御に使用される信号を生成する信号処理部１０３と、制御部１０４と、制御された映像信号を変換して外部に出力する信号出力ＩＦ１０６と、イネーブル信号生成部６００とを含む。制御部１０４は、生成された信号に基づいて輝度を制御する輝度制御部１１４と、ホワイトバランス制御を実行するホワイトバランス制御部１２４とを含む。信号処理部１０３は、制御部１０４における輝度の制御に使用される輝度積算値を算出する輝度積算部２００を含む。イネーブル信号生成部６００は、輝度の積算を制御するイネーブル信号を生成して、輝度積算部２００に出力する。【選択図】        図１
2005045344.tif 000002
【特許請求の範囲】
【請求項１】
撮像素子からの撮像信号を基に複数の映像信号を処理する信号処理装置であって、
前記撮像素子を駆動して、前記撮像信号を読み出すための撮像素子駆動手段と、
前記撮像素子により撮像される領域に対応する前記映像信号に逐次所定の演算を実施して、輝度の制御に使用するデータを算出するための算出手段と、
前記所定の演算のタイミングを与えるタイミング信号を生成するためのタイミング信号生成手段とを備え、
前記タイミング信号生成手段は、相互に関連性を有さない複数の領域が１つの前記撮像素子により撮像される第１の場合における各領域の輝度の制御に使用する前記データの算出に使用する第１の映像信号数と、１つの領域が１つの前記撮像素子により撮像される第２の場合における前記データの算出に使用する第２の映像信号数との差が予め定められた値を下回るように、前記タイミング信号の生成の頻度を変更する、信号処理装置。
【請求項２】
前記所定の演算は、前記映像信号の積算であり、
前記信号処理装置は、前記積算の結果に基づいて輝度の制御をするための輝度制御手段をさらに含む、請求項１に記載の信号処理装置。
【請求項３】
１つの前記撮像素子により撮像される前記複数の領域は、２つの領域であり、
前記信号処理装置は、相互に関連性を有さない前記複数の領域における輝度の制御が実行される場合には、前記第１の場合において前記データの生成に使用されるライン数を前記第２の場合における前記ライン数の２倍にするための手段をさらに含む、請求項１または２に記載の信号処理装置。
【請求項４】
前記タイミング信号生成手段は、撮像された前記複数の領域が１つの表示装置に表示される場合には、表示される前記各領域の境界以外の領域を表示する映像信号を使用することにより、前記第１の映像信号数と前記第２の映像信号数との差が前記予め定められた値を下回るように、前記タイミング信号の生成の頻度を変更する、請求項１に記載の信号処理装置。
【請求項５】
前記信号処理装置は、撮像された前記複数の領域の境界部分の表示をマスクする信号を生成するためのマスク信号生成手段をさらに含み、
前記マスク信号生成手段は、前記算出手段の出力側に接続される、請求項１〜４のいずれかに記載の信号処理装置。
【請求項６】
前記信号処理装置は、前記撮像素子の画素数に応じて、前記輝度の制御に使用する前記データの算出に使用する映像信号数を予め定められた範囲内にするように、前記タイミング信号の生成の頻度を変更するための手段をさらに含む、請求項１〜５のいずれかに記載の信号処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、撮像素子からの映像信号を処理する技術に関し、特に、相関性を有さない複数の領域が撮像された場合に映像信号を処理する技術に関する。
【０００２】
【従来の技術】
撮像素子による撮像には、たとえば左右を同時に撮像することができる車両用カメラによる撮像のように、１つの撮像素子による複数の領域の撮像が含まれる。このようにして撮像された領域が表示装置に表示されると、輝度その他の状態がそれぞれの領域の間で大きく異なる場合がある。しかし、従来の信号処理装置は、複数の領域を１つの制御対象とみなして映像信号を処理するため、明るい領域で映像がさらに明るく（いわゆる飽和状態に）なったり、暗い領域で映像が黒くなったりする場合があった。
【０００３】
このような問題を解決するために、たとえば特開２００２−３３０３３８号公報（特許文献１）は、複数の領域からの映像の輝度の差を小さくして表示することができる信号処理装置を開示する。この信号処理装置は、光信号を電気信号に変換する撮像素子と、電気信号を輝度のデータを含むデジタルデータに変換する回路と、デジタルデータに基づいて映像信号を生成する回路と、第１の領域と第２の領域とを認識する回路と、各領域の輝度を算出する回路と、領域間の輝度の差が小さくなるようにいずれかの領域の輝度を調整する回路とを含む。
【０００４】
特許文献１に開示された信号処理装置によると、光信号から電気信号に変換されると、変換されたデジタルデータから映像信号が生成される。複数の領域が認識されると、各領域の輝度が算出され、その輝度に基づいて領域間の輝度の差が小さくなるように輝度が調整される。これにより、複数の領域の映像は、それぞれの輝度の差が小さくなるように表示される。
【０００５】
【特許文献１】
特開２００２−３３０３３８号公報
【０００６】
【発明が解決しようとする課題】
ところで、たとえば特許文献１に開示された信号処理装置のような構成を有するＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）は一般に存在しないため、そのようなＬＳＩを新たに開発することになる。しかしながら、１つの撮像素子に複数の領域を映す用途に使用される撮像装置の数と、通常の撮像装置、すなわち１つの領域を１つの撮像素子に映す用途に使用される撮像装置の数とを考慮すると、新たなＬＳＩを開発するよりも、これらの撮像装置に併用できる信号処理装置をＬＳＩ化する方が望ましい。
【０００７】
また一般に、輝度の制御には、輝度積算値と呼ばれる値が使用される。複数の領域の輝度を制御するためにこの輝度積算値を使用すると、領域の輝度が誤判定される場合がある。たとえば、１つの撮像素子が２つの領域を撮像した場合における各領域の輝度積算値は、その撮像素子が１つの領域を撮像した場合における積算値の半分になる。この場合、２つの領域の撮像時の制御が、１つの領域の撮像時の制御と同様に実行されると、各領域は所定の明るさを下回ると判断され、不適切な制御が行なわれる場合がある。そのため、撮像する領域の数が変わる場合には、不適切な制御を避けるために、制御方法、制御パラメータその他の設定を、その都度変更する必要があった。また、そのような変更が行なわれない場合には、所定の制御が実行されなくなり、各領域は、輝度が不十分な状態で表示されるという問題もあった。
【０００８】
本発明は、上述の問題点を解決するためになされたものであって、その目的は、撮像する領域の数にかかわらず共通で使用でき、設定を変更することなく、各領域の輝度を適切に制御することができる信号処理装置を提供することである。
【０００９】
【課題を解決するための手段】
この発明のある局面に従う信号処理装置は、撮像素子からの撮像信号を基に複数の映像信号を処理する。この信号処理装置は、撮像素子を駆動して、撮像信号を読み出すための撮像素子駆動手段と、撮像素子により撮像される領域に対応する映像信号に逐次所定の演算を実施して、輝度の制御に使用するデータを算出するための算出手段と、所定の演算のタイミングを与えるタイミング信号を生成するためのタイミング信号生成手段とを備える。タイミング信号生成手段は、相互に関連性を有さない複数の領域が１つの撮像素子により撮像される第１の場合における各領域の輝度の制御に使用するデータの算出に使用する第１の映像信号数と、１つの領域が１つの撮像素子により撮像される第２の場合におけるデータの算出に使用する第２の映像信号数との差が予め定められた値を下回るように、タイミング信号の生成の頻度を変更する。
【００１０】
この発明によると、タイミング信号の生成の頻度は、相互に関連性を有さない複数の領域が１つの撮像素子により撮像される第１の場合における各領域の輝度の制御に使用するデータの算出に使用する第１の映像信号数と、１つの領域が１つの撮像素子により撮像される第２の場合におけるデータの算出に使用する第２の映像信号数との差が予め定められた値を下回るように変更される。相互に関連性を有さない複数の領域とは、領域間に撮像されない領域があるような領域をいう。すなわち、複数の領域の映像が表示装置に表示されている場合において、ある領域の周辺部は、その境界部において他の領域の周辺部と不連続であるような領域である。たとえば、カメラの前方の領域を除外して撮像された、左前方の領域と右前方の領域とが、相互に関連性を有さない領域に該当する。このようにすると、第１の映像信号数と第２の映像信号数とが近似するため、第１の映像信号数に基づく輝度の制御を第２の映像信号数に基づく制御と同様に実行することができる。これにより、設定を変更することなく輝度を適切に制御することができる信号処理装置を提供することができる。
【００１１】
好ましくは、所定の演算は、映像信号の積算である。この信号処理装置は、積算の結果に基づいて輝度の制御をするための輝度制御手段をさらに含む。
【００１２】
この発明によると、設定を変更することなく、映像信号を積算し、その積算結果に基づいて輝度を制御することができる。
【００１３】
好ましくは、１つの撮像素子により撮像される複数の領域は、２つの領域である。この信号処理装置は、相互に関連性を有さない複数の領域における輝度の制御が実行される場合には、第１の場合においてデータの生成に使用されるライン数を第２の場合におけるライン数の２倍にするための手段をさらに含む。
【００１４】
この発明によると、２つの領域における輝度の制御が実行される場合には、輝度の制御に使用されるデータの生成に使用されるライン信号の数は、１つの領域における輝度の制御が実行される場合の信号の数の２倍になる。したがって、２つの領域が撮像された場合にも、１つの領域の輝度を制御する設定に基づいて、各領域の輝度を制御することができる。
【００１５】
好ましくは、タイミング信号生成手段は、撮像された複数の領域が１つの表示装置に表示される場合には、表示される各領域の境界以外の領域を表示する映像信号を使用することにより、第１の映像信号数と第２の映像信号数との差が予め定められた値を下回るように、タイミング信号の生成の頻度を変更する。
【００１６】
この発明によると、撮像された複数の領域が１つの表示装置に表示される場合には、表示される各領域の境界以外の領域を表示する映像信号を使用することにより、第１の映像信号数と第２の映像信号数との差が予め定められた値を下回るように、タイミング信号の生成の頻度が変更される。このようにすると、表示される領域同士が隣接する部分についての映像信号を輝度の制御に使用しないようにできるため、その信号を使用することによる制御精度の低下を防止することができる。
【００１７】
好ましくは、信号処理装置は、撮像された複数の領域の境界部分の表示をマスクする信号を生成するためのマスク信号生成手段をさらに含む。マスク信号生成手段は、算出手段の出力側に接続される。
【００１８】
この発明によると、撮像された複数の領域の境界部分（近傍部分）の表示をマスクする信号は、輝度の制御に使用するデータを算出した後に生成される。このようにすると、マスクする信号の生成による影響を受けることなく、輝度を適切に制御することができる。
【００１９】
好ましくは、信号処理装置は、撮像素子の画素数に応じて、輝度の制御に使用するデータの算出に使用する映像信号数を予め定められた範囲内にするように、タイミング信号の生成の頻度を変更するための手段をさらに含む。
【００２０】
この発明によると、特定の画素数を有する撮像素子に限られず、複数の撮像素子からの信号に基づいて、輝度を適切に制御することができるため、各画素数の撮像素子に対応した信号処理装置は不要である。このようにすると、部品の共通化を図ることができる。
【００２１】
【発明の実施の形態】
以下、図面を参照しつつ、本発明の実施の形態について説明する。以下の説明では、同一の部品には同一の符号を付してある。それらの名称および機能も同じである。したがって、それらについての詳細な説明は繰り返さない。
＜第１の実施の形態＞
図１を参照して、本発明の第１の実施の形態に係る信号処理装置１００の構成について説明する。図１は、本実施の形態に係る信号処理装置１００を表わすブロック図である。
【００２２】
この信号処理装置１００は、撮像素子１０１に接続され、撮像素子駆動部１０２と、信号処理部１０３と、制御部１０４と、信号出力ＩＦ（Ｉｎｔｅｒｆａｃｅ）１０６と、イネーブル信号生成部６００とを含む。信号処理部１０３は、輝度積算部２００を含む。
【００２３】
撮像素子１０１には、レンズ１０５が取り付けられている。このレンズには、プリズム１５０が取り付けられている。左右の領域が撮像されると、各領域の光は、プリズム１５０を介してレンズ１０５に集約される。
【００２４】
撮像素子１０１の入力側は、撮像素子駆動部１０２の出力側に接続される。撮像素子１０１の出力側は、信号処理部１０３の入力側に接続される。撮像素子駆動部１０２の出力側は、信号処理部１０３およびイネーブル信号生成部６００の各入力側に接続される。信号処理部１０３の入力側は、イネーブル信号生成部６００の出力側に接続される。信号処理部１０３の出力側は、制御部１０４および信号出力ＩＦ１０６の各入力側に接続される。信号出力ＩＦ１０６の出力側は、モニタその他の表示装置（図示しない）の入力側に接続される。
【００２５】
撮像素子１０１は、たとえばＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）である。撮像素子駆動部１０２は、撮像素子１０１を構成する各画素の信号を読み出す。撮像素子１０１を構成する画素から読み出された信号は、信号処理部１０３に入力される。撮像素子駆動部１０２からの信号も、同様に信号処理部１０３に入力される。
【００２６】
信号処理部１０３は、入力信号に基づいて映像信号を生成する。信号処理部１０３は、さらに輝度制御およびホワイトバランス制御に使用するデータを生成する。
【００２７】
制御部１０４は、信号処理部１０３により生成されたデータに基づいて、輝度を制御するための輝度制御部１１４と、ホワイトバランスを制御するためのホワイトバランス制御部１２４とを含む。輝度制御部１１４には、左右分割モード信号が入力される。
【００２８】
信号出力ＩＦ１０６は、信号処理部１０３から出力された信号を変換して、外部装置（図示しない）に出力する。この変換には、たとえばＤ／Ａ（Ｄｉｇｉｔａｌ  ｔｏ  Ａｎａｌｏｇ）変換が含まれる。また、信号処理部１０３からの信号を変換することなくデジタル信号のまま出力してもよい。
【００２９】
イネーブル信号生成部６００は、予め定められた条件に基づいて、信号処理部１０３にタイミング信号を送信する。後述するように、この信号は、輝度積算部２００において輝度が積算されるタイミングを制御する。
【００３０】
ここで、輝度の制御に使用される信号のレベルである輝度信号レベルについて説明する。輝度の制御には、輝度信号レベルの最大値および最小値と、積算値とが使用される。最大値および最小値は、制御対象となる領域の大きさに関係のない値である。積算値は、その領域の大きさに比例する場合もありえる値である。
【００３１】
輝度の制御は、実際には、制御対象となる領域を複数（たとえば「１６」）の小領域に分割することにより、行なわれる場合が多い。しかし、本実施の形態においては、分割された小領域に基づいた説明は特に必要としないため、以下では、制御対象となる領域は分割されないものとして説明する。なお、小領域に分割した場合も、考え方は同じである。
【００３２】
図２を参照して、本実施の形態に係る信号処理装置１００における輝度の積算について説明する。図２は、輝度の積算を行なう回路の一例である輝度積算部２００を表わすブロック図である。
【００３３】
この輝度積算部２００は、加算器２０１と、レジスタ２０２，２０３と、ＡＮＤ回路２０４とを含む。加算器２０１の出力側は、レジスタ２０２の入力側に接続される。レジスタ２０２の出力側は、レジスタ２０３の入力側および加算器２０１の入力側に接続される。ＡＮＤ回路２０４の出力側は、レジスタ２０３の入力側に接続される。
【００３４】
加算器２０１には、輝度信号およびレジスタ２０２からの出力信号が入力される。レジスタ２０２には、加算器２０１からの出力信号、ＡＮＤ回路２０４からの出力信号および１Ｖ信号が入力される。レジスタ２０３には、レジスタ２０２からの出力信号、垂直同期信号であるＶＤ信号、およびリセット信号が入力される。ＡＮＤ回路２０４には、画素クロック信号およびイネーブル信号が入力される。イネーブル信号は、後述するように、イネーブル信号生成部６００にて生成される。
【００３５】
このような構成を有する輝度積算部２００において、ＶＤ信号がレジスタ２０３のクロックに入力されると、輝度積算値は、１垂直毎に更新される。このＶＤ信号は、たとえば撮像素子駆動部１０２において生成される。１Ｖ信号は、そのＶＤ信号に基づいて生成される。
【００３６】
この１Ｖ信号は、データがレジスタ２０２からレジスタ２０３に出力された後、レジスタ２０２を初期化するために入力される。すなわち、１垂直走査の開始時には、レジスタ２０２は０に初期化されている。走査が開始すると、イネーブル信号は、積算に使用する画素のタイミングでアクティブとなる。レジスタ２０２が、画素クロック信号が入力されるタイミングに合わせて、輝度信号とレジスタ２０２自身の出力の値との加算結果を取り込むことにより、輝度が積算される。この場合、積算に使用する画素を指定する信号は、図２におけるイネーブル信号である。
【００３７】
図３を参照して、本実施の形態に係る信号処理装置１００における輝度の積算について説明する。図３は、輝度の積算に使用される各信号の推移を表わすタイミングチャートである。
【００３８】
図３（Ａ）は、画素を有効にするか否かを定めるタイミングを与える画素クロック信号の推移を表わす。この信号の出力レベルは、予め定められた時間間隔に基づいて、「Ｈ」レベルと「Ｌ」レベルとの間で切り替わる。
【００３９】
図３（Ｂ）は、輝度を制御する基準となる輝度信号の推移を表わす。この輝度信号は、撮像素子１０１からの信号に基づいて信号処理部１０３により生成される。この輝度信号の出力は、図３（Ａ）に示した画素クロック信号の変化に応答して変化する。
【００４０】
図３（Ｃ）は、積算に使用する画素を特定するためのイネーブル信号の推移を表わす。このイネーブル信号は、一般にステートマシンのカウント値から生成される。図３（Ｃ）に示した例では、このイネーブル信号は、４画素につき１回の頻度でアクティブ（すなわち、信号のレベルが「Ｈ」レベル）となる。したがって、この場合、ステートマシンは「０」から「３」のカウントを繰り返し、イネーブル信号は、たとえばカウント値が「０」のときにのみアクティブにされる。なお、このイネーブル信号の生成については、後述する。
【００４１】
図３（Ｄ）は、ＡＮＤ回路２０４による論理積の出力の推移を表わす。たとえば、イネーブル信号がアクティブであり、かつ、画素クロック信号のレベルが「Ｌ」である場合に、ＡＮＤ回路２０４は、「Ｈ」レベルの信号を出力するように構成される。一方、それ以外の場合に、ＡＮＤ回路２０４は、「Ｌ」レベルの信号を出力するように構成される。
【００４２】
図３（Ｅ）は、レジスタ出力、すなわちレジスタ２０３から出力される輝度積算値の内容を表わす。ＡＮＤ回路２０４からの論理積出力が「Ｈ」レベルであるとき、そのときに出力される輝度信号（図３（Ｂ））が積算される。
【００４３】
図３において、たとえば時刻ｔ（０）において、論理積出力（ＡＮＤ回路２０４の出力）のレベルが「Ｈ」になると（図３（Ｄ））、そのときの輝度信号「Ｙ０」が加算され、レジスタ出力（輝度積算値）は、「Ｒ０＋Ｙ０」となる。さらに、時刻ｔ（４）において、論理積出力のレベルが再び「Ｈ」になると（図３（Ｄ））、そのときの輝度信号「Ｙ４」が加算される。これにより、レジスタ出力（輝度積算値）は、「Ｒ０＋Ｙ０＋Ｙ４」となる。このように、図３に示したタイミングで各信号が変化する場合には、輝度の積算は、４画素に１回の頻度で行なわれる。
【００４４】
なお、上述した動作の説明は概念的なものである。また、このクロック信号に基づいて論理積を出力すると、ＬＳＩの動作に不具合が発生する可能性が高い。したがって、実際に回路を構成する場合には、このような論理演算処理をクロック信号に行なわせる方法以外の方法を用いるのが一般的である。
【００４５】
図４を参照して、相関性を有さない２つの領域の撮像および各領域の表示の態様について説明する。図４（Ａ）は、信号処理装置１００を搭載した車両４００が左右の領域を撮像する状態を示す図である。図４（Ｂ）は、撮像された左右の領域が車両４００の車内に搭載されるモニタ４０４に表示される状態を示す図である。この信号処理装置１００には、車両の前方に搭載されたカメラ４０２が接続される。このカメラは、たとえば、一般にブラインドコーナーカメラと呼ばれるものであるが、これに限られず、複数の領域を撮像できるものであればよい。
【００４６】
カメラ４０２は、車両の左前方および右前方の２つの領域を撮像することができる。図４（Ａ）に示すように、カメラ４０２が左右の領域を撮像する場合、車両４００の右に位置する車両４１０も撮像される。このとき、モニタ４０４の右側領域には、車両４１０が映し出される。
【００４７】
このように、２つの領域が１つの撮像素子により撮像されると、輝度の制御対象は左右の２つの領域となる。このときの信号処理が、１つの領域が撮像される場合における信号処理と同様に実行されると、輝度の積算値を補正しない限り、左右の各領域の輝度の積算値は、１つの領域を映した場合の１／２の値となる。その結果、従来と同一の制御方法および制御パラメータを使用する信号処理装置は、不適切な輝度制御その他の誤動作を実行する可能性がある。
【００４８】
そこで、以下に説明するように、２つの領域が撮像された場合には、イネーブル信号がアクティブになる頻度を、１つの領域の輝度を積算する場合における頻度の２倍とすることにより、上記のような誤動作を防ぐことができる。
【００４９】
図５を参照して、複数の領域が撮像された場合の輝度の積算について説明する。図５は、各信号の状態の変化を表わすタイミングチャートである。なお、図５（Ａ）の画素クロック信号および図５（Ｂ）の輝度信号の状態の変化は、図３（Ａ）および図３（Ｂ）に示した変化と同じである。したがって、それらについての説明は、ここでは繰り返さない。
【００５０】
図５（Ｃ）において、イネーブル信号の状態は、２画素に１回の頻度で、信号レベルが「Ｈ」となる。すなわち、イネーブル信号がアクティブになる頻度は、１つの領域の輝度を積算する場合における頻度の２倍となる。このようにすると、積算に使用される輝度信号の数は、左右に分割された各領域において１つの領域を映していた場合と同一となるため、１つの領域を映す場合の処理に使用される制御方法および制御パラメータと同じものを使用することができる。
【００５１】
図５（Ｄ）は、ＡＮＤ回路２０４による論理積の出力の推移を表わす。図５（Ｃ）に示したように、イネーブル信号の状態は、２画素に１回の頻度でアクティブとなる。イネーブル信号がアクティブであり、かつ、画素クロック信号のレベルが「Ｌ」である状態も２画素に１回の頻度で成立する。したがって、ＡＮＤ回路２０４も、この頻度で「Ｈ」レベルの信号を出力する。図３において説明したように、レジスタ２０２の値は、この出力に応答して更新され、積算処理が実行される。すなわち、輝度の積算は、２画素毎に行なわれることになる。
【００５２】
したがって、このような処理を行なうためには、カウント値がたとえば「０」と「２」のときにイネーブル信号がアクティブとなるように構成すればよい。このイネーブル信号は、たとえば図６に示す構成を有する回路にて生成される。
【００５３】
図６を参照して、本実施の形態に係る信号処理装置１００に使用されるイネーブル信号の生成について説明する。図６は、イネーブル信号を生成する手段の一例であるイネーブル信号生成部６００の構成を表わすブロック図である。
【００５４】
このイネーブル信号生成部６００は、２ｂｉｔｓカウンタ６０１と、デコーダ６０２と、ＡＮＤ回路６０３，６０４と、ＯＲ回路６０５とを含む。２ｂｉｔｓカウンタ６０１の出力側は、デコーダ６０２の入力側に接続される。デコーダ６０２の出力側は、ＡＮＤ回路６０３，６０４の入力側にそれぞれ接続される。ＡＮＤ回路６０３，６０４の各出力側は、ＯＲ回路６０５の入力側にそれぞれ接続される。
【００５５】
画素クロック信号およびＨＲＥＦ信号は、２ｂｉｔｓカウンタ６０１に入力される。２ｂｉｔｓカウンタ６０１からの出力信号は、デコーダ６０２に入力される。デコーダ６０２からの出力信号およびＨＲＥＦ信号は、ＡＮＤ回路６０３に入力される。ＡＮＤ回路６０３は、入力された各信号の論理積を算出して、ＯＲ回路６０５に出力する。デコーダ６０２からの出力信号、ＨＲＥＦ信号および左右分割モード信号は、ＡＮＤ回路６０４に入力される。ＡＮＤ回路６０４は、入力された各信号の論理積を算出して、ＯＲ回路６０５に出力する。
【００５６】
ＨＲＥＦ信号は、撮像素子駆動部１０２にて生成される撮像素子の画素タイミングを表わす。ここで、画素タイミングとは、信号処理に使用される画素が特定される（有効とされる）タイミングをいう。撮像素子の画素が有効であるとき、このＨＲＥＦ信号のレベルは「Ｈ」レベルとなる。
【００５７】
このような構成を有するイネーブル信号生成部６００において、画素タイミングが有効になると、２ｂｉｔｓカウンタ６０１は、画素クロック信号にしたがって、「０」から「３」のカウントを繰り返す。ＡＮＤ回路６０３は、２ｂｉｔｓカウンタ６０１の出力結果をデコードした値が「０」であり、かつ有効画素タイミングであることを検出して、論理積を出力する。
【００５８】
同様に、ＡＮＤ回路６０４は、２ｂｉｔｓカウンタ６０１の出力値をデコードした結果が「２」であることを検出する。また、ＡＮＤ回路６０４は、撮影モードが左右分割モードである場合に、アクティブを表わす信号を出力するように構成される。
【００５９】
ＯＲ回路６０５は、ＡＮＤ回路６０３，６０４のそれぞれの出力値の論理和を算出することにより、イネーブル信号を生成する。
【００６０】
以上のような構造および信号処理タイミングに基づく、本実施の形態に係る信号処理装置１００の動作について説明する。
【００６１】
プリズム１５０を介してレンズ１０５に集約された光が撮像素子１０１に入力されると、その撮像素子１０１の出力信号が信号処理部１０３に入力される。イネーブル信号生成部６００は、画素クロック信号、ＨＲＥＦ信号および左右分割モード信号に基づいて、イネーブル信号を信号処理部１０３に出力する（図６）。２つの領域が撮像されている場合には、イネーブル信号の出力は、２画素に１回の頻度で「Ｈ」レベルとなる（図５（Ｃ））。
【００６２】
輝度積算部２００のＡＮＤ回路２０４は、画素クロック信号の出力レベルが「Ｌ」であり、かつ、イネーブル信号の出力レベルが「Ｌ」であるときに、論理積「Ｈ」を出力するように構成される。そのため、イネーブル信号の出力の頻度に対応して、「Ｈ」レベルの信号が出力される（図５（Ｄ））。この出力に応答して、輝度信号が積算され（図５（Ｂ））、輝度積算値がレジスタ出力としてレジスタ２０３から出力される（図５（Ｅ））。
【００６３】
以下、誤動作を生じることなく複数の領域の輝度を独立して制御するための考え方について、別の例を参照して説明する。なお、以下の例で示される数値は、あくまで例示のためのものであり、これに限られるものではない。
【００６４】
たとえば輝度の制御の目標値が「１０００」である場合、信号処理部は輝度の積算値が「１０００」となるように信号処理装置を制御する。すなわち、算出される輝度の積算値が「１０００」よりも大きい場合（たとえば「１２００」）、レンズ１０５と撮像素子１０１との間に配置されるシャッター（図示しない）を絞る制御が実行される。逆に、その積算値が「１０００」よりも小さい場合（たとえば「９００」）、そのシャッターの絞りを開放するような制御が実行される。
【００６５】
ここで、画面が左右に２分割された画像を従来の処理回路に処理させる場合において、左側の画面の輝度の積算値が「５００」であり、右側の画面の輝度の積算値が「８００」である場合、全体の積算値は「１３００」となり、目標値を上回る。そのため、制御部は画面が明るすぎると判断し、シャッターが絞られる。その結果、左側の画面が暗く表示される。
【００６６】
一方、左右の画面を分割する機能を有する回路に、上記の積算値と同様の積算値を与える映像を映した場合、各画面の積算値（左画面の「５００」および右画面の「８００」）はいずれも目標値「１０００」を下回る。そのため、制御部は画面が暗すぎると判断し、シャッターが開放される。その結果、両画面とも必要以上に明るく表示される。
【００６７】
このような誤動作を避けるためには、目標値「１０００」その他のパラメータを画面の分割に応じて変更することが必要になる。しかし、輝度の制御精度および画質を向上させるにつれて、制御部が使用するパラメータの数が増大するため、撮像される領域の数の変更に応じてパラメータの設定を変更する場合、変更のための作業も増加する。
【００６８】
そこで、たとえば画面が２分割された場合には、各画面の積算値を２倍とすることにより、目標値を変更することなく、輝度を適切に制御することができる。すなわち、上記の場合、左側の画面の積算値は「１０００」となり、右側の画面の積算値は「１６００」となる。したがって、右側の画面の積算値が目標値を上回ることになり、制御部は、右側の画面が明るいと判断する。その結果、右側の画面の明るさが適度な明るさになると判断されるまで、シャッターは絞られ、最適な画像が表示される。
【００６９】
以上のようにして、本実施の形態に係る信号処理装置１００は、輝度の積算のタイミングを与えるイネーブル信号により、１つの領域が撮像され制御される場合における輝度の積算値と、複数の領域が撮像され制御される場合における輝度の積算値とをほぼ同一にすることができる。このため、輝度の制御方法および制御パラメータを撮像される領域の数に応じて変更する必要がなくなる。その結果、制御パラメータの検討／設定における煩雑さも軽減される。これにより、撮像する領域の数にかかわらず共通で使用でき、設定を変更することなく、各領域の輝度を適切に制御することができる信号処理装置を提供することができる。
【００７０】
なお、本実施の形態においては、輝度の制御が実行される場合に基づいて説明したが、本実施の形態に係る信号処理装置の適用はこの制御が実行される場合に限られない。たとえば、ホワイトバランス制御に適用してもよい。
【００７１】
また、領域を左右に２分割して撮像する場合、１フィールド期間における積算値を各領域についてそれぞれ同時に生成する処理よりも、回路の規模を小さくする観点から、いずれかの領域の積算値のみを生成する処理の方が好ましい。そのためには、たとえば各積算値を交互に算出すればよい。このような場合には、前述のＨＲＥＦ信号に対して、フィールド毎に左右半分ずつをマスクする補正が行なわれる。
【００７２】
また、積算結果が左右の領域のいずれの積算値であるかを判定するためには、特別なフラグを作ることも可能であるが、本実施の形態のように、領域が２つに分割されている場合には、撮像素子駆動部１０２が生成する奇数フィールド／偶数フィールドを示すフィールドインデックス信号を読み込むようにしてもよい。
【００７３】
さらに、上記の例では、左右に分割された各領域の画素数と、撮像素子全体に１つの領域を映した場合の輝度積算値を求める画素数とが、全て同一であるとしているが、実際には誤作動がない範囲で差異があってもよい。
【００７４】
また、撮像素子には、解像度やテレビ方式に応じて、２７万画素、３２万画素、４１万画素等の有効画素数を有する素子が存在する。開発効率の観点から、ＬＳＩで構成する信号処理回路１０２は、複数の種類の撮像素子に対応するのが好ましい。したがって、上述した考え方に従い、使用する有効画素数の比に応じてイネーブル信号の比を調整することにより、異なる撮像素子間でも積算数を共通化することができる。その結果、輝度制御の効率を向上させることができる。
【００７５】
＜第２の実施の形態＞
以下、本発明の第２の実施の形態について説明する。本実施の形態に係る信号処理装置は、複数の領域を１つの撮像素子により撮像した場合に表示される左右の領域の境界部分を隠す処理（以下、ブランキング処理という。）を実行する点で、前述の第１の実施の形態に係る信号処理装置と異なる。なお、本実施の形態に係る信号処理装置の構成は、後述する構成以外を除いて、第１の実施の形態に係る信号処理装置の構成と同じであるので、ここでは詳細な説明は繰り返さない。
【００７６】
一般に、ブラインドコーナーカメラ等により被写体を撮像する場合、ブランキング処理、スーパーインポーズその他の処理により、左右の領域の境界近傍の画像が隠される。この場合、従来、１つの撮像素子に１つの領域を映すことが前提とされたものが信号処理装置に使用され、この境界近傍の画像を隠す処理は信号処理装置以外の装置において行なわれる。しかし、複数の領域を１つの撮像素子に映すことも考慮した信号処理部１０３では、その生成を信号処理部１０３あるいはＬＳＩ（図示しない）内の信号出力部の近辺に含めるようにしてもよい。
【００７７】
このような場合、ブランキング処理あるいはスーパーインポーズのための処理は、以下に説明するように、一水平表示期間の中央近辺に発生された切換信号に基づいて実行される。
【００７８】
図７を参照して、本発明の第２の実施の形態に係る信号処理装置７００の構成について説明する。図７は、本実施の形態に係る信号処理装置７００を表わすブロック図である。
【００７９】
この信号処理装置７００は、ブランキング処理を実行するブランキング処理部７１２を備えた信号処理部７１０を含む点で、前述の第１の実施の形態と異なる。その他の構成、機能および作用は同じである。したがって、それらについての詳細な説明は、繰り返さない。
【００８０】
信号処理部７１０は、撮像素子１０１、撮像素子駆動部１０２およびイネーブル信号生成部６００からの信号に基づいて、輝度積算値を算出する。信号処理部７１０はさらに、予め定められた処理ルーチンに基づいて、複数の領域の境界部分に対するブランキング処理のための信号を生成する。これにより、複数の領域が撮像された場合には、境界部分の画像が表示されなくなる。それとともに、輝度の制御にもその境界近傍の部分の信号を用いることがないので、制御精度の低下を防止することができる。
【００８１】
図８を参照して、ブランキング処理の実行のための信号の生成について説明する。図８は、その信号を生成する回路の一例である信号処理部７１０を表わすブロック図である。
【００８２】
この信号処理部７１０は、輝度信号生成部７０２と、セレクタ７０４と、輝度積算部７０６とを含む。輝度積算部７０６は、たとえば図２に示した輝度積算部２００が有する構成と同じ構成を有するものである。また、機能および作用も同じである。したがって、ここでは詳細な説明は繰り返さない。
【００８３】
撮像素子からの出力信号は、輝度信号生成部７０２に入力される。輝度信号生成部７０２が出力する輝度信号は、セレクタ７０４と輝度積算部７０６に入力される。セレクタ７０４には、ＢＡＲ信号および黒レベル信号がさらに入力される。セレクタ７０４は、入力された各信号に基づいて映像輝度信号を出力する。輝度積算部７０６は、入力された輝度信号に基づいて算出した輝度積算値を出力する。
【００８４】
このような構成を有する信号処理部７１０によると、複数の領域、たとえば２つの領域の境界部の近傍において、撮像された画像の表示を隠すための信号を出力しつつ、輝度積算値を出力することができる。
【００８５】
図９を参照して、撮像された画像のブランキング処理について説明する。図９（Ａ）は、図４（Ｂ）に示した画像に対して、左右の領域の中央部が隠された状態を表わす図である。図９（Ｂ）は、ブランキング処理における信号の状態を表わすタイミングチャートである。
【００８６】
図９（Ａ）に示すように、ブランキング処理が実行されると、モニタ４０４の中央部には、左右の領域の境界部分を隠すためのマスキング領域８１０が表示される。このマスキング領域８１０は、信号処理部７１０による設定に基づいて、黒く表示される。なお、その設定を変更することにより、表示の態様を切り換えるようにしてもよい。たとえば黒色以外の色による表示、あるいは撮像された画像の表示をぼかすように表示してもよい。
【００８７】
図９（Ｂ）において、ＢＡＲ信号は、左右の領域の中央部に対するブランキング処理の実行を指示する信号である。この信号は、たとえば図７に示した制御部１０４から出力される。この信号が出力されると、ブランキング処理が、該当する領域に対して実行される。
【００８８】
以上のようにして、本実施の形態に係る信号処理装置７００は、複数の領域を撮像する場合に、その領域の境界部分に対するブランキング処理を実行する。これにより、境界部分は、予め設定された濃度に応じて黒く表示される。
【００８９】
この処理は、積算値の算出の後に実行されるため、算出される輝度積算値が本来の画像を表わす値と異なる値になることが防止される。したがって、輝度の制御における誤判定あるいは誤動作の発生を抑制することができる。これにより、輝度の制御精度を低下することなく、ブランキング処理を実行することができる信号処理装置を提供することができる。
【００９０】
＜第３の実施の形態＞
以下、本発明の第３の実施の形態について説明する。本実施の形態に係る信号処理装置は、垂直方向の間引きを行なう点で、前述の実施の形態と異なる。
【００９１】
ここで、垂直方向の間引きについて説明する。積算に使用する画素の間引きにおいては、水平方向の間引きを行なう場合に限られず、垂直方向、つまりラインの間引きも行なうことができる。垂直方向のライン数は水平方向に比べ数が少ないため、１ラインおきに間引く処理も考えられる。この場合、左右分割による輝度積算数を２倍にするためには、水平方向のイネーブル信号の発生頻度を２倍する方法に代えて、後述するように、ラインの間引きを停止するようにしてもよい。これにより、垂直方向の間引きを容易に実現できることができる。
【００９２】
図１０を参照して、本発明の第３の実施の形態に係る信号処理装置１０００について説明する。図１０は、本実施の形態に係る信号処理装置１０００を表わすブロック図である。
【００９３】
この信号処理装置１０００は、垂直方向の間引き処理を実行する機能を有するイネーブル信号生成部９００を有する点で、前述の第１あるいは第２の実施の形態が備える信号処理装置１００，７００と異なる。その他の構成および機能は同じである。したがって、それらについての詳細な説明は、繰り返さない。
【００９４】
イネーブル信号生成部９００は、撮像素子駆動部１０２からの信号および左右分割モード信号に基づいて、ラインの間引きが停止されるようなイネーブル信号を出力する。
【００９５】
図１１を参照して、本実施の形態に係る信号処理装置１０００における垂直方向の処理のための信号の生成について説明する。図１１は、その信号を生成する回路の一例であるイネーブル信号生成部９００の構成を表わすブロック図である。
【００９６】
このイネーブル信号生成部９００は、２ｂｉｔｓカウンタ６０１と、デコーダ６０２と、ＡＮＤ回路６０３と、フリップフロップ（以下、ＦＦと表わす。）回路９０１と、ＯＲ回路９０２とを含む。
【００９７】
２ｂｉｔｓカウンタ６０１の出力側は、デコーダ６０２の入力側に接続される。デコーダ６０２の出力側は、ＡＮＤ回路６０３の入力側に接続される。ＦＦ回路９０１の出力側は、ＯＲ回路９０２の入力側に接続される。ＯＲ回路９０２の出力側は、ＡＮＤ回路６０３の入力側に接続される。
【００９８】
２ｂｉｔｓカウンタ６０１には、画素クロック信号およびＨＲＥＦ信号が入力される。デコーダ６０２には、２ｂｉｔｓカウンタ６０１からの出力信号が入力される。ＦＦ回路９０１には、ＨＤ信号およびＶＤ反転信号が入力されるとともに、ＯＲ回路９０２に出力される信号を反転させた信号が入力される。ＡＮＤ回路６０３には、デコーダ６０２からの出力信号、ＨＲＥＦ信号、およびＯＲ回路６０３からの出力信号が入力される。ＡＮＤ回路６０３は、各入力信号の論理積を算出して、イネーブル信号として出力する。
【００９９】
このような構成を有するイネーブル信号生成部９００において、左右分割モード信号がアクティブでない場合、イネーブル信号がＦＦ回路９０１のトグル動作によって制御され、垂直方向の画素は１ラインおきに間引かれる。一方、左右分割モードがアクティブになると、ＯＲ回路９０２の出力信号値は常にアクティブとなる。したがって、垂直方向の間引きは停止され、輝度の積算値が２倍になる。
【０１００】
以上のようにして、本実施の形態に係る信号処理装置１０００によると、垂直方向のラインを間引くことにより、２つの領域が撮像される場合における輝度を制御することができる。
【０１０１】
＜第４の実施の形態＞
以下、本発明の第４の実施の形態について説明する。
【０１０２】
一般に、左右の方向に２つの領域を撮像するカメラ（たとえば、ブラインドコーナーカメラ等）において、撮像素子の中央に各領域の画像の境界を合わせることは困難である。このような状態において撮像された境界近傍の信号を輝度の制御に使用すると、信号処理の精度の低下につながる場合がある。したがって、処理の精度が求められる場合、境界近傍の信号は使わない方が好ましい。この場合、境界の近傍についての積算を行なわない場合が考えられる。このような場合においても、積算に使用する画素を指定するイネーブル信号の発生頻度を変えることにより、同様に対応することができる。
【０１０３】
本実施の形態においては、２７万画素を有するＣＣＤについて、水平有効画素が５１２画素であり、輝度積算値の算出に使用しない画素が６０画素である場合を説明する。
【０１０４】
このようなＣＣＤにより撮像された１つの領域を表示する場合、１／４画素の間引きが行なわれると、１２８（＝５１２÷４）画素が積算に使用される。そして、左右の表示領域に異なる画像を映している場合において、それらの領域の境界の近傍の６０画素を使用しないとき、左右のそれぞれの領域について輝度積算値の算出に使用できる総画素数は２２６（＝（５１２−６０）÷２）画素となる。したがって、輝度積算値の算出に使用される画素数と総画素数との比は１２８／２２６となる。
【０１０５】
しかしながら、「２２６」までカウントするステートマシンを構成し、その出力をデコードすることは回路構成の観点から好ましくないため、その比をより小さな値に近似するのが現実的である。そこで、以下では、８カウントのステートマシンでイネーブル信号の生成を制御する場合について説明する。この場合、分母が８になるように１２８／２２６を近似すると、５／８となる。したがって、８画素のうちの５画素に対するイネーブル信号をアクティブとすればよいことになる。
【０１０６】
図１２を参照して、本実施の形態に係る信号処理装置に使用されるイネーブル信号の生成について説明する。図１２は、その信号を生成する回路の一例であるイネーブル信号生成部１２００の構成を表わすブロック図である。なお、このようなイネーブル信号生成部１２００を有する信号処理装置の構成は、前述の各実施の形態に係る信号処理装置の構成と同じである。したがって、信号処理装置の構成についての説明は、ここでは繰り返さない。
【０１０７】
イネーブル信号生成部１２００は、８カウントのステートマシンを有する点で、図６に示したイネーブル信号生成部６００と異なる。このイネーブル信号生成部１２００は、３ｂｉｔｓカウンタ１００２と、デコーダ１００４と、ＡＮＤ回路１００６，１００８，１０１０，１０１２，１０１４と、ＯＲ回路１０１６とを含む。
【０１０８】
３ｂｉｔｓカウンタ１００２の出力側は、デコーダ１００４の入力側に接続される。デコーダ１００４の出力側は、ＡＮＤ回路１００６，１００８，１０１０，１０１２，１０１４の入力側にそれぞれ接続される。各ＡＮＤ回路の出力側は、ＯＲ回路１０１６の入力側にそれぞれ接続される。
【０１０９】
３ｂｉｔｓカウンタ１００２には、画素クロック信号およびＨＲＥＦ信号が入力される。各ＡＮＤ回路には、デコーダ１００４の出力信号、ＨＲＥＦ信号および左右分割モード信号が入力される。各ＡＮＤ回路は、入力された３つの信号の論理積を算出して、ＯＲ回路１０１６に出力する。ＯＲ回路１０１６は、入力信号の論理和を算出しイネーブル信号として出力する。
【０１１０】
このような構成を有するイネーブル信号生成部１２００において、左右の表示領域が分割されない場合には、イネーブル信号は、３ビットカウンタのデコード値が「０」あるいは「４」のときにのみ（すなわち、８画素につき２回の頻度で）アクティブとすることができる。したがって、有効画素５１２画素のうち、１２８（＝５１２×（２／８））画素のデータが積算に使用される。これに対して、左右の表示領域が分割される場合には、各領域における有効画素数は、先に算出したように２２６画素である。このとき、デコード値がたとえば「０」、「２」、「４」、「６」および「７」のときに（すなわち、８画素につき５回の頻度で）、イネーブル信号はアクティブになるため、輝度積算値の算出に使用される画素数は１４１（＝２２６×（５／８））画素となる。この画素数（１４１画素）は、有効画素数（１２８）を単に２分の１にした場合の画素数（６４画素）よりも、１２８画素に近い値である。
【０１１１】
上記の説明においては、説明を簡単にするために８カウントのステートマシンが使用される場合について説明した。この場合、１２８画素に対する誤差は１３（≒１４１−１２８）画素であり、この誤差の割合は約１０％（＝１３×１００／１２８）となる。この割合は、実際には精度との関係から適切な値のステートを使用することにより、さらに小さくすることができる。
【０１１２】
また、このような場合は、先のＨＲＥＦ信号はフィールド毎に左右半分ずつをマスクしたものに補正するだけでなく、境界近傍の積算に加えない領域もマスクして補正したものを与えることができる。
【０１１３】
以上のようにして、本実施の形態に係る信号処理装置によると、２つ以上の領域を撮像した場合に、各領域の境界部分の信号を輝度の制御に使用しないことにより、境界部分を撮像素子の中央に合わせる必要がなくなるため、その制御の精度の低下を防止することができる。
【０１１４】
なお、上述の実施の形態では、説明の容易さの観点から、水平方向の間引きを１／４等に簡略化した構成に基づいて説明した。実際には５／１６等の複雑な値をとるため、これを２倍にするにはステート値の検出部を５個に増やすなど、回路の構成が複雑になる場合もある。これに対して、積算数の２倍化をライン方向に求めることにより、その回路構成を簡便なものとすることができる。
【０１１５】
また、輝度の制御に精度を求める場合、異なる領域の近傍のデータを輝度積算値の算出に使用することを避ける必要がある。この場合、複数の領域を撮像した場合における輝度積算値を１つの領域を撮像した場合における輝度積算値と同一値あるいは近似値とすることにより、輝度の制御方法および輝度の制御パラメータが共通化できるため、制御パラメータの検討あるいは設定における煩雑さを軽減することができる。
【０１１６】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る信号処理装置の構成を表わすブロック図である。
【図２】本発明の第１の実施の形態に係る信号処理装置に含まれる輝度積算部の構成を表わすブロック図である。
【図３】本発明の第１の実施の形態に係る信号処理装置における輝度の積算に使用される信号の推移を表わすタイミングチャートである。
【図４】本発明の第１の実施の形態に係る信号処理装置による表示の態様を説明するための図である。
【図５】本発明の第１の実施の形態に係る信号処理装置が使用する信号の推移を表わすタイミングチャートである。
【図６】本発明の第１の実施の形態に係る信号処理装置に含まれるイネーブル信号生成部の構成を表わすブロック図である。
【図７】本発明の第２の実施の形態に係る信号処理装置の構成を表わすブロック図である。
【図８】本発明の第２の実施の形態に係る信号処理装置に含まれる信号処理部を表わすブロック図である。
【図９】本発明の第２の実施の形態に係る信号処理装置によるブランキング処理を説明するための図である。
【図１０】本発明の第３の実施の形態に係る信号処理装置の構成を表わすブロック図である。
【図１１】本発明の第３の実施の形態に係る信号処理装置に含まれるイネーブル信号生成部の構成を表わすブロック図である。
【図１２】本発明の第４の実施の形態に係る信号処理装置に含まれるイネーブル信号生成部の構成を表わすブロック図である。
【符号の説明】
１００，７００，１０００  信号処理装置、１０１  撮像素子、１０２  撮像素子駆動部、１０３，７１０，１００３  信号処理部、１０４  制御部、１０５レンズ、１０６  信号出力ＩＦ、１１４  輝度制御部、１２４  ホワイトバランス制御部、１５０  プリズム、２００，７０６  輝度積算部、２０１  加算器、２０２，２０３  レジスタ、２０４，６０３，６０４，１００６，１００８，１０１０，１０１２，１０１４  ＡＮＤ回路、４００，４１０  車両、４０２  カメラ、４０４  モニタ、６００，９００，１２００  イネーブル信号生成部、６０１  ２ｂｉｔｓカウンタ、６０２，１００４  デコーダ、６０５，９０２，１０１６  ＯＲ回路、７０２  輝度信号生成部、７０４  セレクタ、７１２  ブランキング処理部、８１０  マスキング領域、９０１  フリップフロップ回路、１００２  ３ｂｉｔｓカウンタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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