(57)【要約】【課題】  ＭＯＳトランジスタのソース・ドレイン間電圧が０Ｖでない場合のゲート・ドレイン間容量を高精度に算出することができる半導体シミュレーション装置および半導体シミュレーション方法を提供する。【解決手段】  プロセスシミュレータ２１は、プロセスシミュレーションを実行して形状・不純物分布２３を算出する。デバイスシミュレータ２２は、デバイスシミュレーションを実行してソース・ドレイン間電圧が０Ｖでない場合におけるゲート・ドレイン間容量（Ｃ−Ｖ特性５）を算出する。較正部１３は、シミュレーション結果が予め与えられた実測値に一致するように、シミュレーションに用いられるモデルパラメータを変更する。したがって、ＭＯＳトランジスタのゲート・ドレイン間容量を高精度に算出することができる。この結果、ＬＳＩの各回路要素の遅延時間を正確に見積もることができる。【選択図】        図１
2005340340.tif 000002
【特許請求の範囲】
【請求項１】
トランジスタのゲートとドレインの間の容量を算出する半導体シミュレーション装置であって、
トランジスタの構造を定める幾何学的な寸法と、トランジスタの製造プロセスを規定するプロセスフローと、シミュレーションに必要な第１のパラメータとを用いてプロセスシミュレーションを実行し、トランジスタの不純物分布を算出するプロセスシミュレータ、および
前記プロセスシミュレータによって算出された前記不純物分布と、トランジスタの電極に印加するバイアスを示すバイアス条件と、シミュレーションに必要な第２のパラメータとを用いてデバイスシミュレーションを実行し、トランジスタのソースとドレインの間の電圧がゼロでない場合における前記ゲートとドレインの間の容量を算出するデバイスシミュレータを備える、半導体シミュレーション装置。
【請求項２】
前記デバイスシミュレータは、トランジスタの電気的特性データを算出する第１の副シミュレータと、前記ゲートとドレインの間の容量を算出する第２の副シミュレータとを含み、
前記半導体シミュレーション装置は、さらに、前記プロセスシミュレータによって算出された前記不純物分布が予め与えられた第１の実測値と許容範囲内で一致するように前記第１のパラメータを較正し、前記第１の副シミュレータによって算出された前記電気的特性データが予め与えられた第２の実測値と許容範囲内で一致するように前記第２のパラメータを較正する較正部を備え、
前記第２の副シミュレータは、前記プロセスシミュレータによって算出された前記不純物分布と、前記第１の副シミュレータによって算出された前記電気的特性データとがそれぞれ予め与えられた前記第１および第２の実測値と許容範囲内で一致した場合に、前記ゲートとドレインの間の容量を算出する、請求項１に記載の半導体シミュレーション装置。
【請求項３】
前記電気的特性データは、
トランジスタのドレインとソースの間の電流と、トランジスタのゲートとソースの間の電圧との関係を示す第１の特性データ、
トランジスタのドレインとソースの間の電流と、トランジスタのドレインとソースの間の電圧との関係を示す第２の特性データ、および
トランジスタが導通するしきい値電圧とトランジスタのゲート長との関係を示す第３の特性データを含む、請求項２に記載の半導体シミュレーション装置。
【請求項４】
トランジスタのゲートとドレインの間の容量を算出する半導体シミュレーション方法であって、
トランジスタの構造を定める幾何学的な寸法と、トランジスタの製造プロセスを規定するプロセスフローと、シミュレーションに必要な第１のパラメータとを用いてプロセスシミュレーションを実行し、トランジスタの不純物分布を算出する第１のステップ、
前記第１のステップによって算出された前記不純物分布と、トランジスタの電極に印加するバイアスを示すバイアス条件と、シミュレーションに必要な第２のパラメータとを用いてデバイスシミュレーションを実行し、トランジスタの電気的特性データを算出する第２のステップ、
前記第１のステップによって算出された前記不純物分布が予め与えられた第１の実測値と許容範囲内で一致するように前記第１のパラメータを較正し、前記第２のステップによって算出された前記電気的特性データが予め与えられた第２の実測値と許容範囲内で一致するように前記第２のパラメータを較正する第３のステップ、および
前記第１のステップによって算出された前記不純物分布と、前記第２のステップによって算出された前記電気的特性データとがそれぞれ予め与えられた前記第１および第２の実測値と許容範囲内で一致した場合に、前記デバイスシミュレーションを実行してトランジスタのソースとドレインの間の電圧がゼロでない場合における前記ゲートとドレインの間の容量を算出する第４のステップを含む、半導体シミュレーション方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体シミュレーション装置および半導体シミュレーション方法に関し、特に、ＭＯＳトランジスタのゲートとドレインの間の容量を算出する半導体シミュレーション装置および半導体シミュレーション方法に関する。
【背景技術】
【０００２】
微細化の進むＬＳＩ（Large Scale Integration:大規模集積回路）設計において、レイアウト設計技術として位相シフトやＯＰＣ（Optical Proximity Correction：光近接効果補正）などの新技術が導入され、マスクコストは１億円を超えるレベルに達している。このため、マスクの作り直しは容易には許されず、マスクを作成する前段階における回路動作の検証が非常に重要である。回路動作を検証するためには、回路を構成している各要素の遅延時間を正確に知る必要がある。通常、米国のカリフォルニア大学バークレー校において開発されたＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis）等の回路シミュレータを用いて、各回路要素の遅延時間が算出される。
【０００３】
遅延時間を正確に算出するためには、ＭＯＳトランジスタのゲート容量を正確に知る必要がある。ゲート容量にはいくつかの種類が存在するが、ここでは特にＭＯＳトランジスタのゲートとドレインの間の容量（以下、単にゲート・ドレイン間容量とも称する）を対象とする。
【０００４】
従来は、半導体パラメータアナライザおよびインピーダンスアナライザを用いて、ＭＯＳトランジスタのゲート・ドレイン間容量を実際に測定していた。この場合、半導体パラメータアナライザによってＭＯＳトランジスタの基板に一定の電位を与える。また、インピーダンスアナライザの一方端子をＭＯＳトランジスタのソースおよびドレインに接続し、他方端子をＭＯＳトランジスタのゲートに接続し、これらの２つの端子間に交流バイアスを印加してＭＯＳトランジスタのゲート・ドレイン間容量を測定する。
【０００５】
下記の特許文献１には、ＭＯＳトランジスタのゲート電極とソース／ドレイン領域の重なり部分の寄生容量（オーバーラップ容量値）を小面積のテストパターンにより高精度に抽出して回路シミュレーション精度を向上させる方法が開示されている。
【特許文献１】特開２００２−２６１２７２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上述したように、ＭＯＳトランジスタのゲート・ドレイン間容量を測定する従来の方法においては、ソース・ドレイン間電圧を０Ｖに固定して測定する。この場合は、ゲート・ドレイン間容量を高精度に測定することができる。
【０００７】
しかし、実際の回路でＭＯＳトランジスタが動作する際には、ソース・ドレイン間電圧は０Ｖではない。ゲート容量の特性はソース・ドレイン間電圧に依存して変化するため、各回路要素の遅延時間を正確に見積もるためには、ソース・ドレイン間電圧が０Ｖでない場合のゲート容量を知る必要がある。
【０００８】
そこで、半導体パラメータアナライザによってＭＯＳトランジスタの基板およびソースに一定の電位を与え、インピーダンスアナライザの一方端子をＭＯＳトランジスタのドレインに接続し、他方端子をＭＯＳトランジスタのゲートに接続し、これらの２つの端子間に交流バイアスを印加してＭＯＳトランジスタのゲート・ドレイン間容量を測定する方法がある。しかし、この場合、測定用の交流バイアスの影響によってソース・ドレイン間電圧が正確に一定値に固定されないことに起因して、ゲート・ドレイン間容量が正確に測定されないという問題があった。これは、ゲート長が短い微細なＭＯＳトランジスタにおいて特に顕著となる。
【０００９】
それゆえに、この発明の主たる目的は、ＭＯＳトランジスタのソース・ドレイン間電圧が０Ｖでない場合のゲート・ドレイン間容量を高精度に算出することができる半導体シミュレーション装置および半導体シミュレーション方法を提供することである。
【課題を解決するための手段】
【００１０】
この発明に係る半導体シミュレーション装置は、トランジスタのゲートとドレインの間の容量を算出する半導体シミュレーション装置であって、トランジスタの構造を定める幾何学的な寸法と、トランジスタの製造プロセスを規定するプロセスフローと、シミュレーションに必要な第１のパラメータとを用いてプロセスシミュレーションを実行し、トランジスタの不純物分布を算出するプロセスシミュレータと、プロセスシミュレータによって算出された不純物分布と、トランジスタの電極に印加するバイアスを示すバイアス条件と、シミュレーションに必要な第２のパラメータとを用いてデバイスシミュレーションを実行し、トランジスタのソースとドレインの間の電圧がゼロでない場合におけるゲートとドレインの間の容量を算出するデバイスシミュレータとを備えたものである。
【００１１】
この発明に係る半導体シミュレーション方法は、トランジスタのゲートとドレインの間の容量を算出する半導体シミュレーション方法であって、トランジスタの構造を定める幾何学的な寸法と、トランジスタの製造プロセスを規定するプロセスフローと、シミュレーションに必要な第１のパラメータとを用いてプロセスシミュレーションを実行し、トランジスタの不純物分布を算出する第１のステップと、第１のステップによって算出された不純物分布と、トランジスタの電極に印加するバイアスを示すバイアス条件と、シミュレーションに必要な第２のパラメータとを用いてデバイスシミュレーションを実行し、トランジスタの電気的特性データを算出する第２のステップと、第１のステップによって算出された不純物分布が予め与えられた第１の実測値と許容範囲内で一致するように第１のパラメータを較正し、第２のステップによって算出された電気的特性データが予め与えられた第２の実測値と許容範囲内で一致するように第２のパラメータを較正する第３のステップと、第１のステップによって算出された不純物分布と、第２のステップによって算出された電気的特性データとがそれぞれ予め与えられた第１および第２の実測値と許容範囲内で一致した場合に、デバイスシミュレーションを実行してトランジスタのソースとドレインの間の電圧がゼロでない場合におけるゲートとドレインの間の容量を算出する第４のステップとを含む。
【発明の効果】
【００１２】
この発明に係る半導体シミュレーション装置では、トランジスタの構造を定める幾何学的な寸法と、トランジスタの製造プロセスを規定するプロセスフローと、シミュレーションに必要な第１のパラメータとを用いてプロセスシミュレーションを実行し、トランジスタの不純物分布を算出するプロセスシミュレータと、プロセスシミュレータによって算出された不純物分布と、トランジスタの電極に印加するバイアスを示すバイアス条件と、シミュレーションに必要な第２のパラメータとを用いてデバイスシミュレーションを実行し、トランジスタのソースとドレインの間の電圧がゼロでない場合におけるゲートとドレインの間の容量を算出するデバイスシミュレータとが設けられる。したがって、トランジスタのソース・ドレイン間電圧が０Ｖでない場合のゲートとドレインの間の容量を高精度に算出することができる。この結果、ＬＳＩの各回路要素の遅延時間を正確に見積もることができるため、マスクの作り直しを避けることができ、ＬＳＩの開発コストが安く抑えられるとともに、開発期間が短縮される。
【００１３】
この発明に係る半導体シミュレーション方法では、トランジスタの構造を定める幾何学的な寸法と、トランジスタの製造プロセスを規定するプロセスフローと、シミュレーションに必要な第１のパラメータとを用いてプロセスシミュレーションを実行し、トランジスタの不純物分布を算出する第１のステップと、第１のステップによって算出された不純物分布と、トランジスタの電極に印加するバイアスを示すバイアス条件と、シミュレーションに必要な第２のパラメータとを用いてデバイスシミュレーションを実行し、トランジスタの電気的特性データを算出する第２のステップと、第１のステップによって算出された不純物分布が予め与えられた第１の実測値と許容範囲内で一致するように第１のパラメータを較正し、第２のステップによって算出された電気的特性データが予め与えられた第２の実測値と許容範囲内で一致するように第２のパラメータを較正する第３のステップと、第１のステップによって算出された不純物分布と、第２のステップによって算出された電気的特性データとがそれぞれ予め与えられた第１および第２の実測値と許容範囲内で一致した場合に、デバイスシミュレーションを実行してトランジスタのソースとドレインの間の電圧がゼロでない場合におけるゲートとドレインの間の容量を算出する第４のステップとが設けられる。したがって、トランジスタのソース・ドレイン間電圧が０Ｖでない場合のゲートとドレインの間の容量を高精度に算出することができる。この結果、ＬＳＩの各回路要素の遅延時間を正確に見積もることができるため、マスクの作り直しを避けることができ、ＬＳＩの開発コストが安く抑えられるとともに、開発期間が短縮される。
【発明を実施するための最良の形態】
【００１４】
実施の形態１．
図１は、この発明の実施の形態１による半導体シミュレーション装置１の概略構成を示すブロック図である。図１において、この半導体シミュレーション装置１は、入力部１１、シミュレーション部１２、較正部１３および出力部１４を備える。シミュレーション部１２は、プロセスシミュレータ２１およびデバイスシミュレータ２２を含む。入力データ２、プロセスフロー３およびモデルパラメータ４は入力部１１に与えられる。Ｃ−Ｖ特性５は、出力部１４から出力される。形状・不純物分布２３は、プロセスシミュレータ２１によって算出され、デバイスシミュレータ２２に与えられる。
【００１５】
入力部１１は、外部からＭＯＳトランジスタのバイアス条件（ソース・ドレイン間電圧Ｖｄｓ、ゲート・ソース間電圧Ｖｇｓ）および幾何学的寸法（ゲート長Ｌｇ）などの入力データ２と、集積回路の一連の製造プロセス（イオン注入プロセス、酸化プロセス、不純物拡散プロセスなど）を示すプロセスフロー３と、シミュレーションに必要な不純物拡散係数、偏析係数、点欠陥パラメータ、移動度パラメータなどのモデルパラメータ４とを読込む。ここで、バイアス条件として与えられるソース・ドレイン間電圧Ｖｄｓは、０Ｖでない電圧（たとえば、０．５Ｖ）である。
【００１６】
プロセスシミュレータ２１は、入力部１１によって読込まれたプロセスフロー３の内容に従って、入力データ２とモデルパラメータ４とを用いてプロセスシミュレーションを実行し、ＭＯＳトランジスタの形状・不純物分布２３を算出する。デバイスシミュレータ２２は、プロセスシミュレータ２１によって算出された形状・不純物分布２３と、入力部１１によって読込まれた入力データ２とモデルパラメータ４とを用いて、ＭＯＳトランジスタの電気的特性を求めるデバイスシミュレーションを実行し、ＭＯＳトランジスタのゲート・ドレイン間容量Ｃｇｄとゲート・ソース間電圧Ｖｇｓとの関係を表わすＣ−Ｖ特性５を算出する。
【００１７】
較正部１３は、プロセスシミュレーションおよびデバイスシミュレーションの実行結果が予め与えられた実測値に一致するように、シミュレーションに用いられるモデルパラメータを変更する。プロセスシミュレータ２１およびデバイスシミュレータ２２は、変更されたモデルパラメータを用いて再度シミュレーションを実行する。この動作は、シミュレーション結果と実測値との間に十分な一致がみられるまで繰返される。プロセスシミュレーションおよびデバイスシミュレーションの精度は十分ではないため、このようにモデルパラメータを変更する必要がある。
【００１８】
出力部１４は、デバイスシミュレータ２２によって算出されたＣ−Ｖ特性５を外部に出力する。このＣ−Ｖ特性５は、たとえば、グラフや数値データとしてモニタ上に表示されるか、ファイルで出力される。
【００１９】
図２は、ＭＯＳトランジスタのゲート・ドレイン間容量Ｃｇｄを説明するための概念図である。図２を参照して、ＭＯＳトランジスタの容量には、ゲート・ドレイン間容量Ｃｇｄ、ゲート・ソース間容量Ｃｇｓ、ゲート・基板間容量Ｃｇｂ、ドレイン・基板間容量Ｃｊｄ、ソース・基板間容量Ｃｊｓなどが存在する。回路要素の遅延時間を正確に算出するためには、ＭＯＳトランジスタのソース・ドレイン間電圧が０Ｖでない場合のゲート・ドレイン間容量Ｃｇｄを正確に知る必要がある。
【００２０】
図３は、図１に示したシミュレーション部１２の動作を詳細に説明するためのブロック図である。図３を参照して、デバイスシミュレータ２２は、副シミュレータ２４，２５を含む。
【００２１】
プロセスシミュレータ２１は、ＭＯＳトランジスタの幾何学的寸法（ゲート長Ｌｇ）などの入力データと、集積回路の一連の製造プロセス（イオン注入プロセス、不純物拡散プロセス、酸化プロセス、エッチングプロセスなど）を示すプロセスフローと、プロセスシミュレーションに必要な不純物拡散係数、偏析係数、点欠陥パラメータなどのモデルパラメータとを用いて、プロセスシミュレーションを実行する。これにより、実際にデバイスを試作しなくても、デバイスの加工形状やデバイス内部の不純物分布を予測することができる。
【００２２】
ここで、プロセスシミュレータ２１によって実行される製造プロセスのうちの不純物拡散プロセスについて説明する。不純物拡散プロセスのシミュレーションに用いられるモデルには、様々なモデルが提案されている。たとえば、文献（T.Uchida,゛Simulation of Dopant Redistribution During Gate Oxidation Including Transient-Enhanced Diffusion Caused by Implantation Damage",Jpn.J.Appl.Phys.Vol.39(2000)，pp.2565-2576）に記載されているMulvaneyモデルでは、下記の基本方程式（１）〜（４）が用いられる。
【００２３】
【数１】
2005340340.tif 000003
【００２４】
ここで、ＣA，ＮAは、それぞれドーパント不純物Ａの化学的濃度および活性化濃度である。ＣI，ＣV，Ｃ311は、それぞれ自由な格子間シリコン、空孔、およびクラスターにトラップされた格子間シリコンの濃度である。ａSiはシリコンの平均原子間距離、αは捕獲半径、Ｋdeclusterは格子間シリコンクラスターのデクラスター率である。また、ＪA↑，ＪI↑，ＪV↑は、それぞれドーパント不純物、格子間シリコンおよび空孔の流束を示し、下記の数式（５）〜（７）で表わされる。なお、矢印↑はベクトルを表わす。
【００２５】
【数２】
2005340340.tif 000004
【００２６】
ここで、ＤI，ＤVは、それぞれ格子間シリコンおよび空孔の拡散係数である。Ｃ*I，Ｃ*Vは、それぞれ格子間シリコンおよび空孔の熱平衡濃度である。ｆI.Aは、ドーパント拡散のうち格子間機構による部分の比率である。ＫAI，ＫAVは、それぞれドーパント不純物と点欠陥（格子間シリコン、空孔）の間のペア反応係数である。ＫRは、格子間シリコンと空孔の再結合速度である。ＺAはドーパント不純物Ａの電荷、ｎは電子密度である。
【００２７】
また、Ｄ*Aは、熱平衡状態におけるドーパント不純物Ａの不純物拡散係数である。空孔には、Ｖ+、Ｖ0、Ｖ-、Ｖ2-という荷電状態の異なった４つの種類が存在する。それぞれの空孔による拡散係数は、Ｄ+A、Ｄ0A、Ｄ-A、Ｄ2-Aで表わされる。各種の荷電状態にある空孔の寄与を含む不純物拡散係数Ｄ*Aは、下記の数式（８）で表わされる。
【００２８】
【数３】
2005340340.tif 000005
【００２９】
ここで、ｎｉは真性キャリア濃度である。また、不純物拡散プロセスでは境界条件の設定が重要である。シリコン／酸化膜界面の点欠陥の境界条件は、下記の数式（９）〜（１１）で表わされる。
【００３０】
【数４】
2005340340.tif 000006
【００３１】
ここで、ｎ↑はシリコン領域から外向きの単位法線ベクトル、ＫI，ＫVはそれぞれ格子間シリコンおよび空孔の表面結合速度である。ｇIは酸化によって界面で発生する格子間シリコンの流束、｜ｖinterface｜sは酸化中におけるシリコン／酸化膜界面の移動速度、ＮSiはシリコンの数密度、θは消費されたシリコンのうち基板シリコンに注入されるものの比率である。
【００３２】
不純物拡散プロセスにおける主変数はＣA，ＣI，ＣVである。ＤI，ＤV，Ｃ*I，Ｃ*V，ＫR，ＫI，ＫVは点欠陥パラメータと呼ばれる。
【００３３】
また、文献（壇良編著、「プロセス・デバイス・シミュレーション技術」産業図書、１９８８、ｐ．４３−４５）に記載されているように、プロセスシミュレーションにおいて、酸化プロセスに関連する現象の１つであるシリコン／酸化膜界面におけるドーパント不純物の再分布が重要である。熱平衡状態では、不純物はシリコン／酸化膜界面の両側で化学ポテンシャルが一致するように再分布する。この現象は偏析と呼ばれる。
【００３４】
熱平衡状態での不純物の偏析を説明するために現象論的なモデルを用いると、シリコン／酸化膜界面における不純物流束Ｊs↑は、下記の数式（１２）で表わされる。
【００３５】
【数５】
2005340340.tif 000007
【００３６】
ここで、ｍeqは偏析係数、ｈは質量輸送係数である。ＣA［Ｓｉ］，ＣA[ＳｉＯ2]は、それぞれシリコン側および酸化膜側におけるドーパント不純物Ａの濃度である。
【００３７】
図４および図５は、プロセスシミュレーションによって得られる形状・不純物分布を示す図である。図４はドナー濃度分布を示し、図５はアクセプタ濃度分布を示す。図６は、離散化してシミュレーションを実行するためのメッシュ分割の様子を示す図である。図６を参照して、解析領域はメッシュによって複数の領域に分割され、各メッシュ点において方程式を解くことによって、図４および図５に示すような形状・不純物分布が得られる。
【００３８】
再び図３を参照して、デバイスシミュレータ２２は、プロセスシミュレータ２１によって算出されたトランジスタの形状・不純物分布２３、ＭＯＳトランジスタのバイアス条件（ソース・ドレイン間電圧Ｖｄｓ、ゲート・ソース間電圧Ｖｇｓ）などの入力データ、および移動度パラメータなどのモデルパラメータを用いて、ＭＯＳトランジスタの電気的特性を求めるデバイスシミュレーションを実行する。副シミュレータ２４は、電位分布、電子密度分布、正孔密度分布、ＭＯＳトランジスタの電流とバイアスとの関係を示すＩ−Ｖ特性、およびＭＯＳトランジスタが導通するしきい値電圧ＶｔｈとＭＯＳトランジスタのゲート長Ｌｇとの関係を示すＶｔｈ−Ｌｇ特性を算出する。副シミュレータ２５は、ＭＯＳトランジスタのゲート容量とバイアスとの関係を示すＣ−Ｖ特性を算出する。ここで、バイアス条件として与えられるソース・ドレイン間電圧Ｖｄｓは０Ｖでない電圧（たとえば、０．５Ｖ）である。このデバイスシミュレーションによって、現在の技術では測定不可能な事柄や過渡的な現象でも電気的、物理的に詳細に把握することができる。デバイスシミュレーションにおいては、下記の基本方程式（１３）〜（１５）が用いられる。
【００３９】
【数６】
2005340340.tif 000008
【００４０】
ここで、φは電位、ｎは電子密度、ｐは正孔密度、εはシリコンの誘電率、ｑは電子の電荷量である。ＮDはドナー濃度、ＮAはアクセプタ濃度、Ｇは単位時間・単位体積当たりに発生する電子数（または正孔数）である。また、Ｊn↑，Ｊp↑は、それぞれ電子電流および正孔電流であり、下記の数式（１６）（１７）で表わされる。
【００４１】
【数７】
2005340340.tif 000009
【００４２】
ここで、μn，μpはそれぞれ電子および正孔の移動度、Ｄn，Ｄpはそれぞれ電子および正孔の拡散係数である。数式（１３）はポアソンの方程式、数式（１４）は電子電流の連続の式、数式（１５）は正孔電流の連続の式と呼ばれる。デバイスシミュレーションにおける主変数は、φ，ｎ，ｐである。
【００４３】
デバイスシミュレータ２２は、プロセスシミュレータ２１からのドナー濃度分布およびアクセプタ濃度分布（図４および図５参照）を読込んで、図６に示したメッシュ上にマッピングし、指定されたすべてのバイアス条件に対して基本方程式（１３）〜（１５）を解く。その結果、電位分布、電子密度分布および正孔密度分布が求められる。さらに、各電極（ゲート、ドレイン、ソース）上の電流密度を積分することによって、各電極の電流が算出され、それらを指定されバイアス条件に対してプロットすることによってＩ−Ｖ特性が得られる。
【００４４】
また、入力データとして与えられた幾何学的寸法（ゲート長Ｌｇ）に対してプロセスシミュレーションによって形状・不純物分布が算出され、算出された形状・不純物分布に基づいてデバイスシミュレーションによってＩ−Ｖ特性が得られる。このＩ−Ｖ特性からＭＯＳトランジスタのしきい値電圧Ｖｔｈが得られ、Ｖｔｈ−Ｌｇ特性が求められる。
【００４５】
また、下記の数式（１８）に示すように、ガウスの法則によると、電極を取り囲む閉局面に沿って電界ベクトルＥ↑を積分したものは、電極電荷Ｑを誘電率εで割ったものに等しい。
【００４６】
【数８】
2005340340.tif 000010
【００４７】
バイアス条件に指定されたあるドレイン電圧Ｖdに対応したゲート電極の電荷Ｑg、微小な電圧分だけ変化させたドレイン電圧（Ｖd＋ｄＶd）に対応したゲート電極の電荷（Ｑg＋ｄＱg）について計算すると、下記の数式（１９）に示すゲート・ドレイン間容量Ｃｇｄが算出される。
【００４８】
【数９】
2005340340.tif 000011
【００４９】
この数式（１９）によるゲート・ドレイン間容量Ｃｇｄの計算を、バイアス条件に指定された複数の値のゲート・ソース間電圧Ｖｇｓに対して行なうことによってＣ−Ｖ特性が得られる。
【００５０】
また、デバイスシミュレーションにおいては、移動度μをモデル化する必要がある。この移動度μには多くのモデルが提案されており、たとえば下記の数式（２０）で表わされる。
【００５１】
【数１０】
2005340340.tif 000012
【００５２】
図７は、半導体シミュレーション装置１によってゲート・ドレイン間容量（Ｃｇｄ−Ｖｇｓ特性）が算出される手順を示すフローチャートである。図１および図７を参照して、ステップＳ１において、プロセスシミュレータ２１によってプロセスシミュレーションが実行され、ＭＯＳトランジスタの形状・不純物分布２３が算出される。
【００５３】
ステップＳ２において、プロセスシミュレータ２１によって算出された形状・不純物分布２３を用いて、副シミュレータ２４によるデバイスシミュレーションが実行され、線形領域におけるＩｄｓ−Ｖｇｓ特性、飽和領域におけるＩｄｓ−Ｖｇｓ特性、Ｉｄｓ−Ｖｄｓ特性およびＶｔｈ−Ｌｇ特性が算出される。
【００５４】
ステップＳ３において、較正部１３によって、プロセスシミュレーションおよびデバイスシミュレーションの実行結果と、対応する予め与えられた実測値とが比較され、許容範囲内で一致していない場合（ＮＯ）はステップＳ４に進む。ステップＳ４において、較正部１３によって、プロセスシミュレーションおよびデバイスシミュレーションの実行結果がそれぞれ対応する予め与えられた実測値に一致するようにモデルパラメータ（点欠陥パラメータ、不純物拡散係数、偏析係数、移動度パラメータなど）が変更される。
【００５５】
再びステップＳ１に戻って、プロセスシミュレータ２１は変更されたモデルパラメータ（点欠陥パラメータ、不純物拡散係数、偏析係数など）を用いて再度シミュレーションを行なう。また、ステップＳ２において、副シミュレータ２４は変更されたモデルパラメータ（移動度パラメータなど）を用いて再度シミュレーションを行なう。この一連の動作は、シミュレーション結果と予め与えられた実測値とが許容範囲内で一致するまで繰返される。
【００５６】
図８は、点欠陥パラメータＣ*I（格子間シリコンの熱平衡濃度）を変更することによって、プロセスシミュレーションにより算出されるドナー濃度が較正される様子を説明するための図である。図８を参照して、イオン注入プロセスのシミュレーションにおいてドーパント不純物が注入された直後のドナー濃度、および不純物拡散プロセスのシミュレーションにおいて点欠陥パラメータＣ*Iを４倍、２倍、１倍、１／２倍と変化させた場合のドナー濃度を示す。さらに、予め与えられた実測値を黒点で示す。この場合、プロセスシミュレーションにより算出されるドナー濃度を実測値と一致させるためには、点欠陥パラメータＣ*Iを約２倍に変更すればよい。このように点欠陥パラメータＣ*Iを変更することによって、プロセスシミュレータ２１から算出されるドナー濃度分布およびアクセプタ濃度分布（図４および図５参照）が較正される。
【００５７】
図９は、移動度パラメータαを変更することによって、デバイスシミュレーションにより算出されるＩｄｓ−Ｖｇｓ特性（線形領域）が較正される様子を説明するための図である。図９を参照して、較正部１３による較正前および較正後の副シミュレータ２４により算出される線形領域（低いドレイン・ソース間電圧Ｖｄｓに対応する領域）のＩｄｓ−Ｖｇｓ特性のシミュレーション結果を示す。さらに、予め与えられた実測値を黒点で示す。この場合、デバイスシミュレーションにより算出されるＩｄｓ−Ｖｇｓ特性（線形領域）を実測値と一致させるためには、移動度パラメータαを大きな値に変更すればよい。このように移動度パラメータαを変更することによって、副シミュレータ２４から算出されるＩｄｓ−Ｖｇｓ特性（線形領域）が較正される。
【００５８】
図１０は、移動度パラメータαを変更することによって、デバイスシミュレーションにより算出されるＩｄｓ−Ｖｇｓ特性（飽和領域）が較正される様子を説明するための図である。図１０を参照して、較正部１３による較正前および較正後において、副シミュレータ２４によって算出される飽和領域（高いドレイン・ソース間電圧Ｖｄｓに対応する領域）のＩｄｓ−Ｖｇｓ特性のシミュレーション結果を示す。さらに、予め与えられた実測値を黒点で示す。この場合、デバイスシミュレーションにより算出されるＩｄｓ−Ｖｇｓ特性（飽和領域）を実測値と一致させるためには、移動度パラメータαを大きな値に変更すればよい。このように移動度パラメータαを変更することによって、副シミュレータ２４から算出されるＩｄｓ−Ｖｇｓ特性（飽和領域）が較正される。
【００５９】
図１１は、移動度パラメータｖsを変更することによって、デバイスシミュレーションにより算出されるＩｄｓ−Ｖｄｓ特性が較正される様子を説明するための図である。図１１を参照して、較正部１３による較正前および較正後において、副シミュレータ２４によって算出されるＩｄｓ−Ｖｄｓ特性のシミュレーション結果を示す。さらに、予め与えられた実測値を黒点で示す。この場合、デバイスシミュレーションにより算出されるＩｄｓ−Ｖｄｓ特性を実測値と一致させるためには、移動度パラメータｖsを小さな値に変更すればよい。このように移動度パラメータｖsを変更することによって、副シミュレータ２４から算出されるＩｄｓ−Ｖｄｓ特性が較正される。
【００６０】
図１２は、点欠陥パラメータＤI，ＫIを変更することによって、デバイスシミュレーションにより算出されるＶｔｈ−Ｌｇ特性が較正される様子を説明するための図である。図１２を参照して、較正部１３による較正前および較正後において、副シミュレータ２４によって算出されるＶｔｈ−Ｌｇ特性のシミュレーション結果を示す。さらに、予め与えられた実測値を黒点で示す。この場合、デバイスシミュレーションにより算出されるＶｔｈ−Ｌｇ特性を実測値と一致させるためには、点欠陥パラメータ（ＤI／ＫI）を大きな値に変更すればよい。このように点欠陥パラメータ（ＤI／ＫI）を変更することによって、副シミュレータ２４から算出されるＶｔｈ−Ｌｇ特性が較正される。
【００６１】
なお、図示しないが、プロセスシミュレーションにおいて、他の点欠陥パラメータＤI，ＤV，Ｃ*V，ＫR，ＫI，ＫV、不純物拡散係数Ｄ*A、偏析係数ｍeqなどのモデルパラメータや、他の製造プロセスに用いられるモデルパラメータ（たとえば、イオン注入プロセスにおける飛程など）を変更してもよい。
【００６２】
また、デバイスシミュレーションにおいて、移動度パラメータα，ｖs以外のモデルパラメータを変更してもよい。
【００６３】
図７に戻って、ステップＳ３において、プロセスシミュレーションおよびデバイスシミュレーションの実行結果がそれぞれ対応する実測値と許容範囲内で一致した場合（ＹＥＳ）はステップＳ５に進む。ステップＳ５において、副シミュレータ２５によるデバイスシミュレーションが実行され、Ｃｇｄ−Ｖｇｓ特性が算出される。
【００６４】
図１３（Ａ）〜（Ｅ）は、それぞれ入力データとして与えられた幾何学的寸法（ゲート長Ｌｇ＝０．１０μｍ，０．２０μｍ，０．５０μｍ，１．０μｍ，１０．０μｍ）に対するデバイスシミュレーションによって算出されたＣｇｄ−Ｖｇｓ特性を示す図である。図１３（Ａ）〜（Ｅ）において、入力データとして与えられたバイアス条件（ソース・ドレイン間電圧Ｖｄｓ＝０．０Ｖ）に対するシミュレーション結果が点線で示され、バイアス条件（ソース・ドレイン間電圧Ｖｄｓ＝０．５Ｖ）に対するシミュレーション結果が実線で示される。この場合、ソース・ドレイン間電圧Ｖｄｓ＝０．５Ｖの場合のゲート・ドレイン間容量Ｃｇｄは、ソース・ドレイン間電圧Ｖｄｓ＝０．０Ｖの場合のゲート・ドレイン間容量Ｃｇｄよりも小さい。このように、ソース・ドレイン間電圧Ｖｄｓが高くなると、チャネル空乏層幅が拡大するためゲート・ドレイン間容量Ｃｇｄが小さくなる。
【００６５】
図１４は、従来の方法によるＣｇｄ−Ｖｇｓ特性の実測結果を示す図である。図１４において、幾何学的寸法（ゲート長Ｌｇ＝０．２０μｍ）に対する実測結果が示される。バイアス条件（ソース・ドレイン間電圧Ｖｄｓ＝０．０Ｖ）における実測結果が点線で示され、バイアス条件（ソース・ドレイン間電圧Ｖｄｓ＝０．５Ｖ）における実測結果が実線で示される。この場合、ソース・ドレイン間電圧Ｖｄｓ＝０．５Ｖの場合のゲート・ドレイン間容量Ｃｇｄは、ソース・ドレイン間電圧Ｖｄｓ＝０．０Ｖの場合のゲート・ドレイン間容量Ｃｇｄよりも大きい。
【００６６】
図１３（Ｂ）と図１４とを比較して、入力データとして与えられたゲート長Ｌｇが０．２０μｍの場合、ソース・ドレイン間電圧Ｖｄｓ＝０．０Ｖに対応するＣｇｄ−Ｖｇｓ特性はほぼ一致するが、ソース・ドレイン間電圧Ｖｄｓ＝０．５Ｖに対応するＣｇｄ−Ｖｇｓ特性は異なる。図１４に示した実測によるＣｇｄ−Ｖｇｓ特性では、ソース・ドレイン間電圧Ｖｄｓが高くなるとゲート・ドレイン間容量Ｃｇｄが小さくなるという理論に矛盾する。このように、従来の実測による方法では、ゲート・ドレイン間容量Ｃｇｄが正確に測定されないという問題があった。しかし、図１３に示したシミュレーションによって算出されるＣｇｄ−Ｖｇｓ特性は、ソース・ドレイン間電圧Ｖｄｓが高くなるとゲート・ドレイン間容量Ｃｇｄが小さくなるという理論と一致する。
【００６７】
図１５は、図１に示した半導体シミュレーション装置１のハードウェア構成を示す図である。図１５を参照して、半導体シミュレーション装置１は、ＣＰＵ（中央処理装置）３１、バス３２、磁気記憶装置３３、外部装置接続部３４、モニタ３５、キーボード３６、マウス３７、通信部３８およびプリンタ出力部３９を含む。
【００６８】
ＣＰＵ３１は、バス３２を介して磁気記憶装置３３、外部装置接続部３４、モニタ３５、キーボード３６、マウス３７、通信部３８およびプリンタ出力部３９に接続され、半導体シミュレーション装置１全体を制御する。磁気記憶装置３３には、基本ソフトウェアであるＯＳ（オペレーション・システム）４１、シミュレーションの動作を規定するプログラム群４２、およびシミュレーションに用いられるデータ群４３が格納される。光ディスクドライブ５３は、外部装置接続部３４に接続され、プログラム５１およびデータ５２を読込む。光ディスクドライブ５３によって読込まれたプログラム５１およびデータ５２は、それぞれプログラム群４２およびデータ群４３に記憶される。
【００６９】
ユーザは、キーボード３６およびマウス３７を用いて半導体シミュレーション装置１を操作する。モニタ３５には、シミュレーション結果などのユーザが必要な情報が表示される。通信部３８は、外部機器との通信を行なう。プリンタ５４は、プリンタ出力部３９に接続され、半導体シミュレーション装置１からのデータをプリントする。
【００７０】
ここで、図１に示した入力データ２、プロセスフロー３およびモデルパラメータ４は、図１５に示したデータ５２またはキーボード３６から与えられ、データ群４３に記憶される。また、図１に示したプロセスシミュレータ２１およびデバイスシミュレータ２２の動作を規定するプログラムは、図１５に示したプログラム５１から与えられ、プログラム群４２に記憶される。図１に示した入力部１１、較正部１３および出力部１４の動作を規定するプログラムは、図１５に示したプログラム群４２に記憶される。図１に示した形状・不純物分布２３は、図１５に示したデータ群４３に記憶される。図１に示したＣ−Ｖ特性５は、図１５に示したモニタ３５にグラフや数値データで表示される。
【００７１】
以上のように、この実施の形態１では、ＭＯＳトランジスタのソース・ドレイン間電圧が０Ｖでない場合のゲート・ドレイン間容量Ｃｇｄを、実測ではなく高精度なシミュレーションによって算出する。したがって、実測が困難であったゲート・ドレイン間容量Ｃｇｄを高精度に算出することができる。この結果、ＬＳＩの各回路要素の遅延時間を正確に見積もることができるため、マスクの作り直しを避けることができ、ＬＳＩの開発コストが安く抑えられるとともに、開発期間が短縮される。
【００７２】
実施の形態２．
図１６は、この発明の実施の形態２による半導体シミュレーション装置６１の概略構成を示すブロック図であって、図１と対比される図である。図１６の半導体シミュレーション装置６１を参照して、図１の半導体シミュレーション装置１と異なる点は、出力部１４が出力部６２で置換されている点である。なお、図１６において、図１と対応する部分においては同一符号を付し、その詳細説明を省略する。
【００７３】
出力部６２は、デバイスシミュレータ２２によって算出されたＣ−Ｖ特性５を外部に出力するとともに、デバイスシミュレータ２２のシミュレーション結果からＳＰＩＣＥパラメータ６３を抽出する。
【００７４】
図１７は、図１６に示した出力部６２に含まれるＳＰＩＣＥパラメータ抽出部７１の構成を示すブロック図である。図１７を参照して、ＳＰＩＣＥパラメータ抽出部７１は、デバイスシミュレータ２２によって算出されたＣ−Ｖ特性（Ｃｇｄ−Ｖｇｓ特性）およびＩ−Ｖ特性（Ｉｄｓ−Ｖｇｓ特性、Ｉｄｓ−Ｖｄｓ特性）からＳＰＩＣＥパラメータを抽出する。ここで、ＳＰＩＣＥパラメータとは、回路シミュレータＳＰＩＣＥによる回路シミュレーションに必要なパラメータである。回路シミュレータＳＰＩＣＥは、回路を構成する節点網の各節点においてキルヒホッフの電流則と電圧則を解き、各節点における電位の時間的変化を計算する。回路シミュレーションでは、回路におけるデバイスの振舞いを示すモデルが必要となる。ＭＯＳトランジスタの振舞いを示すモデルとしては、たとえばＢＳＩＭ（Berkley Short-channel IGFET Model）がある。回路シミュレータＳＰＩＣＥは、ＳＰＩＣＥパラメータを用いて回路シミュレーションを行なうことによって、ＬＳＩの各回路要素の遅延時間を算出する。
【００７５】
したがって、この実施の形態２では、ＭＯＳトランジスタのソース・ドレイン間電圧が０Ｖでない場合のゲート・ドレイン間容量Ｃｇｄを高精度に算出するとともに、ＳＰＩＣＥパラメータを抽出することができる。この結果、回路シミュレータＳＰＩＣＥを用いてＬＳＩの各回路要素の遅延時間を正確に見積もることができるため、マスクの作り直しを避けることができ、ＬＳＩの開発コストが安く抑えられるとともに、開発期間が短縮される。
【００７６】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００７７】
【図１】この発明の実施の形態１による半導体シミュレーション装置の概略構成を示すブロック図である。
【図２】ＭＯＳトランジスタのゲート・ドレイン間容量Ｃｇｄを説明するための概念図である。
【図３】図１に示したシミュレーション部の動作を詳細に説明するためのブロック図である。
【図４】プロセスシミュレーションによって得られる形状・不純物分布を示す図である。
【図５】プロセスシミュレーションによって得られる形状・不純物分布を示す図である。
【図６】離散化してシミュレーションを実行するためのメッシュ分割の様子を示す図である。
【図７】半導体シミュレーション装置によってゲート・ドレイン間容量が算出される手順を示すフローチャートである。
【図８】点欠陥パラメータＣ*Iを変更することによって、プロセスシミュレーションにより算出されるドナー濃度が較正される様子を説明するための図である。
【図９】移動度パラメータαを変更することによって、デバイスシミュレーションにより算出されるＩｄｓ−Ｖｇｓ特性（線形領域）が較正される様子を説明するための図である。
【図１０】移動度パラメータαを変更することによって、デバイスシミュレーションにより算出されるＩｄｓ−Ｖｇｓ特性（飽和領域）が較正される様子を説明するための図である。
【図１１】移動度パラメータｖsを変更することによって、デバイスシミュレーションにより算出されるＩｄｓ−Ｖｄｓ特性が較正される様子を説明するための図である。
【図１２】点欠陥パラメータＤI，ＫIを変更することによって、デバイスシミュレーションにより算出されるＶｔｈ−Ｌｇ特性が較正される様子を説明するための図である。
【図１３】入力データとして与えられた幾何学的寸法（ゲート長Ｌｇ）に対するデバイスシミュレーションによって算出されたＣｇｄ−Ｖｇｓ特性を示す図である。
【図１４】従来の方法によるＣｇｄ−Ｖｇｓ特性の実測結果を示す図である。
【図１５】図１に示した半導体シミュレーション装置のハードウェア構成を示す図である。
【図１６】この発明の実施の形態２による半導体シミュレーション装置の概略構成を示すブロック図である。
【図１７】図１６に示した出力部の構成を示すブロック図である。
【符号の説明】
【００７８】
１，６１  半導体シミュレーション装置、２  入力データ、３  プロセスフロー、４  モデルパラメータ、５  Ｃ−Ｖ特性、１１  入力部、１２  シミュレーション部、１３  較正部、１４，６２  出力部、２１  プロセスシミュレータ、２２  デバイスシミュレータ、２３  形状・不純物分布、２４，２５  副シミュレータ、３１  ＣＰＵ、３２  バス、３３  磁気記憶装置、３４  外部装置接続部、３５  モニタ、３６  キーボード、３７  マウス、３８  通信部、３９  プリンタ出力部、４１  ＯＳ、４２  プログラム群、４３  データ群、５１  プログラム、５２  データ、５３  光ディスクドライブ、５４  プリンタ、６３  ＳＰＩＣＥパラメータ、７１  ＳＰＩＣＥパラメータ抽出部。
【図１】
2005340340.tif 000013
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
2005340340.tif 000024
【図１３】
2005340340.tif 000025
【図１４】
2005340340.tif 000026
【図１５】
2005340340.tif 000027
【図１６】
2005340340.tif 000028
【図１７】
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