(57)【要約】  【課題】  ＦＩＲフィルタ処理を伴うデジタル信号のアップサンプル処理の演算負荷を低減できること。  【解決手段】  遅延処理により各サンプルが保持されたバッファメモリからサンプルを順次読み出して積和演算を行う（Ｓ５，Ｓ６）場合に，サンプルバッファ及び係数テーブル各々からのサンプル及びフィルタ係数の読み出し開始位置を規定するカウンタｊを設定（Ｓ１１，Ｓ１２）し，さらにこのカウンタｊと順次読み出しを行う際の読み飛ばし間隔を規定する変数ｍ（＝変換レート）とに基づいてサンプル読み出しポインタＦp及びフィルタ係数読み出しポインタKpを設定する（Ｓ４）ことにより，サンプル及びフィルタ係数の読み出し開始位置（ｉ＝０のときのＦax，Ｋax）と読み飛ばし間隔（＝ｍ）とを制御する。これにより，補完された０値サンプルについては積和演算を実行しないようにする。【選択図】図２
2005167556.tif 000002
【特許請求の範囲】
【請求項１】
入力したデジタル信号のサンプル間に０値サンプルを補完する補完手段と，前記補完手段による補完後の各サンプルをそのサンプル周期ずつ順次遅延させながら予め定められた次数分だけ一時保持する遅延手段と，前記遅延手段による遅延が行われるごとに前記保持された各サンプルについて積和演算を施した信号を出力する積和演算手段と，を具備する信号処理装置において，
前記補完手段により補完された前記０値サンプルについては前記積和演算手段による積和演算を実行させない制御を行う積和演算制御手段を具備してなることを特徴とする信号処理装置。
【請求項２】
前記積和演算手段が，前記遅延手段により各サンプルが保持されたバッファメモリからサンプルを順次読み出して積和演算を行うものであり，
前記積和演算制御手段が，前記積和演算手段による前記バッファメモリからのサンプルの読み出し開始位置と，前記順次読み出しを行う際の読み飛ばし間隔とを制御するものである請求項１に記載の信号処理装置。
【請求項３】
入力したデジタル信号のサンプル間に０値サンプルを補完する補完工程と，前記補完工程による補完後の各サンプルをそのサンプル周期ずつ順次遅延させながら予め定められた次数分だけ一時保持する遅延工程と，前記遅延工程による遅延が行われるごとに前記保持された各サンプルについて積和演算を施した信号を出力する積和演算工程と，を有してなる信号処理方法において，
前記補完手段により補完された前記０値サンプルについては前記積和演算手段による積和演算を実行させない制御を行う積和演算制御工程を有してなることを特徴とする信号処理方法。
【請求項４】
入力したデジタル信号のサンプル間に０値サンプルを補完する補完工程と，前記補完工程による補完後の各サンプルをそのサンプル周期ずつ順次遅延させながら予め定められた次数分だけ一時保持する遅延工程と，前記遅延工程による遅延が行われるごとに前記保持された各サンプルについて積和演算を施した信号を出力する積和演算工程と，をコンピュータに実行させるための信号処理プログラムにおいて，
前記補完手段により補完された前記０値サンプルについては前記積和演算手段による積和演算を実行させない制御を行う積和演算制御工程をコンピュータに実行させるための信号処理プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，デジタル信号のサンプリング周波数を上げるアップサンプル処理を行う信号処理装置，信号処理方法及び信号処理プログラムに関するものである。
【背景技術】
【０００２】
従来，デジタル音響信号等のデジタル信号のサンプリング周波数を上げるアップサンプル処理を行う場合，入力したデジタル信号のサンプル間に０値サンプルを補完し，補完後のデジタル信号にＦＩＲフィルタ処理が施された後に出力される。
図４は，ＦＩＲフィルタ処理を伴う従来のアップサンプル処理の処理ブロック図及び信号の模式図である。
従来のアップサンプル処理では，まず，入力デジタル信号Ｓinに対し，０補完処理部１１により，そのサンプル間に０値サンプルを補完する（補完後のデジタル信号をＳ0で表す）。補完する０値サンプルの数は，変換レート（何倍にアップサンプルするか）により定まる。変換レートがｎ倍（ｎ＝２，３，…）の場合は，各サンプル間ごとにｎ−１個の０値サンプルを補完する。図４に示す例は，変換レートが２倍の例であり，入力のサンプル間ごとに１個の０値サンプルを補完している。
ここで， 例えば，サンプリング周波数が24kHzの入力信号Ｓinを，2倍のサンプリング周波数48kHzの出力信号Ｓoutに変換（アップサンプリング）する場合，入力信号Ｓinには12kHzまでの帯域の信号が含まれているので，補完後の信号Ｓ0に対し，ローパスフィルタ（ＬＰＦ）処理により12kHzまでの信号になるよう帯域制限しなければ，音響デジタル信号の場合，周波数の低域特性が高域に折り返して（エイリアスが生じて）歪んだ音となる。
そこで，その折り返し（エイリアス）を防止するために，補完後のデジタル信号Ｓ0に対し，直線位相フィルタであるＦＩＲ（有限インパルス応答）フィルタ処理部１５によるＬＰＦ処理を施し，処理後の信号Ｓoutを出力する。
ＦＩＲフィルタ処理部１５では，０値サンプルの補完後の各サンプルを，遅延部１２によりそのサンプル周期ずつ順次遅延させながら予め定められた次数（フィルタタップ数ともいう）（＝ｎ）分だけ一時保持する（遅延手段）。図４では，保持する信号をＳ0，Ｓ1，…，Ｓn-1で表している。さらに，遅延部１２による遅延が行われるごとに，保持された各サンプルＳ0〜Ｓn-1について，フィルタ係数（Ｃoef0〜Ｃoefn-1）を乗算する乗算部１３及び乗算後の各信号を加算する加算部１４（積和演算手段）により積和演算を施した信号Ｓoutを出力する。このＦＩＲフィルタ処理部１５により，ＬＰＦ処理が施され，折り返しの周波数帯域がカットされる。図４に示すようなアップサンプル処理は，一般に，ＤＳＰ(Digital Signal Processor)が所定の信号処理プログラムを実行することにより実現されることが多い。
ＦＩＲフィルタ処理では，そのカットオフ周波数の特性により，数百次から１０００次を超える次数（ｎ）の設定が必要となる場合もあり，次数が高くなるほど演算負荷が大きくなるという問題がある。
一方，特許文献１には，ＦＩＲフィルタ処理における積和演算の際に，フィルタ係数Ｃoefが「０」である場合については乗算を省略すること，及び，フィルタ係数Ｃoefが中央の係数を中心として対称に同じ値である場合については，同じフィルタ係数Ｃoefに対応する２つのサンプルを加算してからフィルタ係数Ｃoefとの乗算を行うことによりタップ数と積和演算回数を１／２倍＋１回にすることが示されている。
【特許文献１】特開２００１−３５８５６２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら，従来のアップサンプル処理では，補完後に保持するｎ次の全サンプルについて積和演算を行うので，次数が高い場合にはＦＩＲフィルタ処理に極めて高い演算能力が必要となり，装置が大型化，複雑化，高コスト化し，消費電力も増大するという問題点があった。
また，特許文献１に示される技術も演算負荷低減に一定の効果があるが，省電力化やリアルタイム処理に対応した高速化，入力信号のチャンネル数の増加等に対応するためにはさらなる演算負荷の低減が望まれる。
従って，本発明は上記事情に鑑みてなされたものであり，その目的とするところは，ＦＩＲフィルタ処理を伴うデジタル信号のアップサンプル処理の演算負荷を低減できる信号処理装置，信号処理方法及び信号処理プログラムを提供することにある。
【課題を解決するための手段】
【０００４】
上記目的を達成するために本発明は，入力したデジタル信号のサンプル間に０値サンプルを補完する補完手段と，前記補完手段による補完後の各サンプルをそのサンプル周期ずつ順次遅延させながら予め定められた次数分だけ一時保持する遅延手段と，前記遅延手段による遅延が行われるごとに前記保持された各サンプルについて積和演算を施した信号を出力する積和演算手段と，を具備する信号処理装置において，前記補完手段により補完された前記０値サンプルについては前記積和演算手段による積和演算を実行させない制御を行う積和演算制御手段を具備してなることを特徴とする信号処理装置として構成されるものである。
アップサンプル処理において，補完された０値サンプルについては，フィルタ係数を乗算後に加算（即ち，積和演算）しても，結局「０」が加算されるだけであり，これを省略しても演算結果に影響を与えない。その一方で，例えサンプル値が「０」であっても，その積和演算に要する演算負荷はほぼ同じである。従って，上記構成によれば，変換レートがｍ倍の場合，積和演算の負荷を従来の約１／ｍ倍に低減することができる。この負荷低減効果は，ＦＩＲフィルタの次数が大きいほど顕著となる。
ここで，より具体的には，前記積和演算手段が，前記遅延手段により各サンプルが保持されたバッファメモリからサンプルを順次読み出して積和演算を行うものであり，前記積和演算制御手段が，前記積和演算手段による前記バッファメモリからのサンプルの読み出し開始位置と，前記順次読み出しを行う際の読み飛ばし間隔とを制御するものが考えられる。
また，本発明は，前記信号処理装置が実行する処理に相当する信号処理方法として捉えたものであってもよい。
即ち，入力したデジタル信号のサンプル間に０値サンプルを補完する補完工程と，前記補完工程による補完後の各サンプルをそのサンプル周期ずつ順次遅延させながら予め定められた次数分だけ一時保持する遅延工程と，前記遅延工程による遅延が行われるごとに前記保持された各サンプルについて積和演算を施した信号を出力する積和演算工程と，を有してなる信号処理方法において，前記補完手段により補完された前記０値サンプルについては前記積和演算手段による積和演算を実行させない制御を行う積和演算制御工程を有してなることを特徴とする信号処理方法である。
同様に，本発明は，前記信号処理方法における各工程を，ＤＳＰ等のコンピュータに実行させるための信号処理プログラムとして捉えたものであってもよい。
【発明の効果】
【０００５】
本発明によれば，ＦＩＲフィルタ処理を伴うアップサンプル処理の際に，補完された０値サンプルについては積和演算を実行しないため，変換レート（０値サンプルの補完数）に応じて積和演算の負荷を大幅に低減することが可能となる。
【発明を実施するための最良の形態】
【０００６】
以下添付図面を参照しながら，本発明の実施の形態について説明し，本発明の理解に供する。尚，以下の実施の形態は，本発明を具体化した一例であって，本発明の技術的範囲を限定する性格のものではない。
本実施の形態に係る信号処理（以下，信号処理装置Ｘという）は，ＤＳＰ（Digital Signal Processor）を備え，該ＤＳＰが，一定周期でサンプリングされた音響信号等の入力デジタル信号を入力インターフェースを介して入力し，前記ＤＳＰが備えるＲＯＭ等の記憶手段に予め記憶された信号処理プログラムを実行することにより，入力デジタル信号に０値サンプルの補完処理，及びＦＩＲフィルタ処理を施し，処理後のデジタル信号を出力インターフェースを介して出力する。
ここに，図１は本発明の実施の形態に係る信号処理装置Ｘにおけるアップサンプル処理の処理ブロック図及び信号の模式図，図２は信号処理装置Ｘによる積和演算処理の手順を表すフローチャート，図３は補完処理後のデジタル信号の各サンプルが格納されるサンプルバッファとフィルタ係数が格納される係数テーブルの構成を模式的に表した図，図４はＦＩＲフィルタ処理を伴う従来のアップサンプル処理の処理ブロック図及び信号の模式図である。
【０００７】
図１の処理ブロック図を用いて，信号処理装置Ｘの処理の概要について説明する。図１に示す各処理ブロックは，前記ＤＳＰにより実行されるプログラムモジュールにより構成される。
信号処理装置Ｘは，まず，入力デジタル信号（入力信号Ｓin）に対し，０補完処理部１１（前記補完手段の一例）により，入力信号Ｓinのサンプル間に０値サンプルを補完する（補完後のデジタル信号をＳ0で表す）。補完する０値サンプルの数は，変換レート（何倍にアップサンプルするか）により予め定められており，変換レートがｎ倍（ｎ＝２，３，…）の場合は，各サンプル間ごとにｎ−１個の０値サンプルを補完する。図１に示す例は，変換レートが２倍の例であり，入力のサンプル間ごとに１個の０値サンプルを補完している。
次に，入力信号Ｓinに含まれる低域特性が高域に折り返すこと（エイリアス）を防止するため，補完後のデジタル信号Ｓ0に対し，ＦＩＲフィルタ処理部１５によるＬＰＦ処理を施し，処理後の信号Ｓoutを出力する。
ＦＩＲフィルタ処理部１５では，０補完処理部１１による０値サンプルの補完後のデジタル信号の各サンプルを，遅延部１２によりそのサンプル周期ずつ（即ち，サンプル１個分ずつ）順次遅延させながら予め定められた次数（＝ｎ）分だけバッファメモリ（後述する図３（ａ））に一時保持する（前記遅延手段の一例）。図１では，保持する信号をＳ0，Ｓ1，…，Ｓn-1で表している。
さらに，遅延部１２による遅延が行われるごとに（即ち，補完後のデジタル信号のサンプルが発生するごとに），保持された各サンプルＳ0〜Ｓn-1について，フィルタ係数（Ｃoef0〜Ｃoefn-1）を乗算する乗算部１３及び乗算後の各信号を加算する加算部１４（これらが前記積和演算手段の一例）により積和演算を施した信号Ｓoutを出力する。
ここで，フィルタ係数（Ｃoef0〜Ｃoefn-1）は，信号処理装置Ｘが備えるＳＲＡＭ等のメモリに予め記憶されたものである。
【０００８】
本信号処理装置Ｘの処理が，従来のアップサンプル処理と異なるのは，保持された各サンプルＳ0〜Ｓn-1それぞれについて，そのサンプルが補完された０値サンプルであるか否かにより，積和演算を行うか否かの切り替え制御を行う積和演算制御部１６を有していることである。
前記積和演算制御部１６は，前記０補完処理部１１の０値サンプル補完タイミングと同期して積和演算の実行有無の切り替えを行う。具体的には，以下のように切り替え制御を行う。
今，ＦＩＲフィルタの次数がｎ次，変換レートがｍ倍，所定のカウンタ変数をｊとする。ここで，カウンタ変数ｊは，前記０補完処理部１１から，補完された０値サンプルではない元の入力信号Ｓinのサンプルが出力された際に「０」にクリアされ，以後，前記０補完処理部１１からサンプルが出力されるごとに１ずつカウントアップされるものとする。
この場合，前記積和演算制御部１６は，（ｍ×ｉ＋ｊ）サンプル分前（ｉ＝０，１，２，…；但し，ｍ×ｉ＋ｊ≦ｎ−１）のサンプルＳm*i+jについては積和演算を行い，それ以外のサンプルについては積和演算を行わないよう切り替え制御を行う。なお，０サンプル分前のサンプルとは，前記補完処理部１６から出力されたばかりのサンプルを表す。図１は，変換レートが２倍（ｍ＝２）の場合の例について示している。
このような前記積和演算制御部１６（前記積和演算制御手段の一例）による切り替え制御により，０補完処理部１１（前記補完手段の一例）により補完された０値サンプルについては，前記乗算部１３及び加算部１４（前記積和演算手段の一例）よる積和演算を実行させないよう制御される。その結果，積和演算の負荷を従来の約１／ｍ倍に低減することができる。
【０００９】
次に，前記積和演算制御部１６の切り替え制御についてさらに詳述する。
図３は，補完処理後のデジタル信号の各サンプルが格納されるサンプルバッファＢｆ１（図３（ａ），（ｃ））とフィルタ係数が格納される係数テーブルＴｂ１（図３（ｂ））の構成を模式的に表した図である。
図３（ａ）に示すサンプルバッファＢｆ１は，例えば，信号処理装置ＸのＤＳＰが備えるＲＡＭ等の主メモリ内等に確保されたメモリ領域であり，先頭アドレスＦa0及びそれに続く各アドレスＦa1，Ｆa2，…，Ｆan-1に，前記０補完処理部１１による補完後のｎ次分のサンプル（サンプル値）Ｓ1〜Ｓn-1が格納される。
図３（ａ）に示すサンプルバッファＢｆ１は，シフトレジスタ方式のバッファメモリを構成し，ＦＩＲフィルタ処理が終了するごとに最後尾アドレスＦan-1のサンプルが破棄され，その空きアドレスに，順次１つ上位側のアドレスのサンプルがシフトされ，前記０補完処理部１１から新たなサンプルが出力されると，そのサンプルが先頭アドレスＦa0に格納される。このシフト処理は，前記遅延部１２により行われる処理であり，これにより，前記０補完処理部１１（前記補完手段の一例）による補完後の各サンプルが，そのサンプル周期ずつ順次遅延されながら予め定められたｎ次数分だけ一時保持されることになる。
ここでは，シフトレジスタ方式のサンプルバッファＢｆ１について示したが，これに限るものでなく，例えば，リングバッファ方式のバッファ等であってもかまわない。但し，リングバッファ方式の場合，古いサンプルが破棄されるごとに先頭アドレスを順次変化させるよう管理し，他のアドレスは，変化する先頭アドレスに対する相対アドレスとして管理する必要がある。
【００１０】
一方，図３（ｂ）に示す係数テーブルＴｂ１は，信号処理装置Ｘが備えるＳＲＡＭ等のメモリ内に，或いはそのメモリから予め主メモリ内の一部のメモリ領域に転送されて確保される。
係数テーブルＴｂ１にも，先頭アドレスＫa0及びそれに続く各アドレスＫa1，Ｋa2，…，Ｋan-1に，ＦＩＲフィルタの次数ｎ分のフィルタ係数Ｃoef0〜Ｃoefn-1が格納（記憶）されている。
前記積和演算制御部１６は，図３（ｂ），（ｃ）に示すように，積和演算に必要なフィルタ係数及びサンプル値それぞれの読み出し元のアドレスを指す係数ポインタＫp及びサンプルポインタＦpの設定を順次変更する処理を行う。そして，前記乗算部１３は，前記積和演算制御部１６によるポインタ設定が行われるごとに，設定されたポインタＫp，Ｆpの指定先からフィルタ係数及びサンプル値を読み出してそれらを乗算する。
例えば，前記積和演算制御部１６が，一連の積和演算を行う中で，前記係数テーブルＴｂ１及び前記サンプルバッファＢｆ１の全アドレスを指すようにポインタＫp，Ｆpを設定すれば，ｎ次分のサンプルＳ1〜Ｓn-1について積和演算が実行され，結果的に従来と同じ演算量となる。本実施の形態では，補完された０値サンプルが存在するアドレスを読み飛ばすように前記ポインタＫp，Ｆpを設定することにより，０値サンプルについては積和演算を実行させない制御を行う。
【００１１】
次に，図２のフローチャートを用いて，信号処理装置Ｘの積和演算処理の手順について説明する。以下，Ｓ１，Ｓ２，…は，処理手順（ステップ）の番号を表す。図２の処理は，前記ＤＳＰが備えるＲＯＭ等の記憶手段に予め記憶された信号処理プログラムを実行することにより行われる。
まず，初期処理として，各種変数の初期化を行う。例えば，積和演算結果が出力されるごとに初期化（０クリア）されるカウンタ変数ｉの初期化（ｉ←０），補完された０値サンプルではない元の入力信号Ｓinのサンプルが出力された際に「０」にクリアされ，以後，前記０補完処理部１１からサンプルが出力されるごとに１ずつカウントアップされるカウンタ変数ｊの初期化（ｊ←０）等が行われる。
次に，前記０補完処理部１１から新たなサンプルの出力があるまで待機し（Ｓ２），サンプル出力があると，そのサンプルを前記サンプルバッファＢｆ１の先頭アドレスに格納する（Ｓ３）（このサンプルがＳ0）。ここで，処理起動後の最初に出力されるサンプルは，補完された０値サンプルではなく，元の入力信号Ｓinのサンプルであるものとする。
【００１２】
次に，変数ｘに，ｍ×ｉ＋ｊの計算値を代入し（ｍは変換レート（ｍ倍）），係数ポインタＫp及びサンプルポインタＦpの各々に，Ｋax（ｘ番目の係数Ｃofexが格納されているアドレス）及びＦax（ｘ番目のサンプルＳxが格納されているアドレス）を設定する（Ｓ４）。
さらに，係数ポインタＫpの指定先からフィルタ係数を，サンプルポインタＦpの指定先からサンプル値を読み出し（Ｓ５），それらを乗算するとともに，前回の積和演算結果（前回がない場合は０）にその乗算値を加算する積和演算を行い，その結果を記憶する（Ｓ６）。
次に，カウンタｉを１カウントアップ（Ｓ７）した後，変数ｘがｎ−１を超えている（ｘ＞ｎ−１）か否か，即ち，各ポインタＫp，Ｆpの指定先が，前記係数テーブルＴｂ１及び前記サンプルバッファＢｆ１の領域を超えているか否かを判別し（Ｓ８），超えていなければＳ４へ戻って前述した処理を繰り返す。
【００１３】
一方，Ｓ８で，ｘ＞ｎ−１であると判別した場合は，その時点での積和演算結果を出力信号Ｓoutとして出力する（Ｓ９）。
次に，カウンタｊ＝ｍであるか否か，即ち，次に前記０補完処理部１１によって出力されるサンプルが，入力信号Ｓinのサンプルである（０値サンプルでない）か否かを判別し（Ｓ１０），ｊ＝ｍであれば，ｊを０クリア（Ｓ１１）した後，そうでなければカウンタｊを１カウントアップ（Ｓ１２）した後，Ｓ１３へ移行する。
Ｓ１３では，図３（ａ）で説明した前記サンプルバッファＢｆ１のシフト処理を行い，その後，サンプル出力待ち処理（Ｓ２）へ戻って前述した処理を繰り返す。
以上示した処理により，前記０補完処理部１１（補完手段）により補完された０値サンプルについては，それを指定するサンプルポインタＦpが設定されず（即ち，読み飛ばされる），Ｓ５での積和演算（前記乗算部１３及び前記加算部１４の処理に相当）を実行させない制御が行われる。
また，図２に示す処理の例では，Ｓ５及びＳ６の処理（前記積和演算手段の処理の一例）により，Ｓ１３及びＳ３の処理（前記遅延手段の処理の一例）によって各サンプルが保持されたサンプルバッファＢｆ１（バッファメモリ）からサンプルを順次読み出して積和演算が行われる。
さらに，Ｓ４，Ｓ７，Ｓ９〜Ｓ１２の処理（前記積和演算制御手段の処理の一例）により，Ｓ５の処理よるサンプルバッファＢｆ１及び係数テーブルＴｂ１各々からのサンプル及びフィルタ係数の読み出し開始位置を規定するカウンタｊが設定され，さらにこのカウンタｊと順次読み出しを行う際の読み飛ばし間隔を規定する変数ｍ（＝変換レート）とに基づいてポインタＦp，Kpが設定されるので，サンプルバッファＢｆ１及び係数テーブルＴｂ１各々からのサンプル及びフィルタ係数の読み出し開始位置（ｉ＝０のときのＦax，Ｋax）と読み飛ばし間隔（＝ｍ）とが制御されることになる。
これにより，サンプルの値が「０」であるか否かを１つずつチェックする必要がなく，単純な処理で０値サンプルの積和演算を実行しない制御を実現できる。
【００１４】
例えば，図２の処理結果を，ｍ＝２（倍）である場合について説明する。
まず，Ｓ１，Ｓ１０及びＳ１１の処理により，入力信号Ｓinのサンプルが出力されるときは，ｊ＝０である。また，このとき，前記サンプルバッファＢｆ１の偶数番目（０，２，４，…番目）には入力信号Ｓinのサンプルが，奇数番目（１，３，５，…番目）には補完された０値サンプルが格納されている。
これに対し，Ｓ４〜Ｓ８の処理により，変数ｘ＝ｍ×ｉ＋ｊ＝（０，２，４，６…）となり，偶数（０を含む）番目のサンプル，即ち，入力信号Ｓinのサンプルのみが積和演算の対象となる。
一方，Ｓ１，Ｓ１０及びＳ１２の処理により，０値サンプルが出力されるときは，ｊ＝１である。また，このとき，前記サンプルバッファＢｆ１の奇数番目（１，３，５，…番目）には入力信号Ｓinのサンプルが，偶数番目（２，４，６，…番目）には補完された０値サンプルが格納されている。
これに対し，Ｓ４〜Ｓ８の処理により，変数ｘ＝ｍ×ｉ＋ｊ＝（１，３，５，７…）となり，奇数番目のサンプル，即ち，入力信号Ｓinのサンプルのみが積和演算の対象となる。
ｍが３以上であっても同様に，入力信号Ｓinのサンプルのみが積和演算の対象となる。
以上示した処理により，補完された０値サンプルについては積和演算を実行しないため，変換レート（０値サンプルの補完数）に応じて積和演算の負荷を大幅に低減することが可能となる。この負荷低減効果は，フィルタの次数ｎが大きいほど，また，入力信号のチャンネル数が多い等により処理すべき入力信号の数が多いほどより顕著となる。
【００１５】
また，以上示した信号処理装置Ｘの処理に，特許文献１に示される技術を重ねて適用すれば，さらなる負荷低減効果が得られることはいうまでもない。
例えば，図２のＳ５とＳ６の間で，読み出したフィルタ係数が「０」であるか否かを判別し，「０」である場合にはＳ６の積和演算をスキップすることが考えられる。
さらに，フィルタ係数Ｃoef0〜Ｃoefn-1が，中央の係数を中心として対称に同じ値である場合は，Ｓ８の判別基準を「ｘ＞ｎ／２」とし，Ｓ４の処理において対応する２つのサンプル値を読み出し，さらに，Ｓ５の処理において２つのサンプル値を加算してからフィルタ係数との乗算を行うようにすることが考えられる。但し，この場合，Ｓ８とＳ９の間で，中央の係数及びサンプル値に関する積和演算処理をさらに実行する必要がある。
【００１６】
また，信号処理装置Ｘで示した処理を順次重ねて実行することも考えられる。
例えば，変換レート２倍の場合の処理を，２回，３回，４回，…と順次重ねて実行すれば，４倍，８倍，１６倍，…の変換レートのアップサンプル処理を実現できる。これにより，数少ないフィルタ係数で高倍率のアップサンプル処理が可能となり，必要メモリ容量を低減することができる。
また，例えば，44.1KHzのサンプリング周波数の入力信号を48KHzのサンプリング周波数に変換したい場合等，単純な0補完で実現できない（整数倍でない）場合は、サンプリング周波数の最小公倍数でアップサンプル処理を施した後に，ダウンサンプル処理を施す等の構成が考えられる。
また，信号処理装置Ｘにおける各処理部は，ＤＳＰにより信号処理プログラムを実行することにより具現する場合について示したが，これに限るものでなく，デジタル電子回路により実現することも可能である。
例えば，アップサンプル処理は，図１に示したように遅延処理，乗算処理，加算処理及びスイッチ等により実現できるため，これらをデジタル電子回路で構成される遅延回路，乗算回路，加算回路及びスイッチ回路で構成すればよい。同様に，０値補完処理部１１の処理回路を，入力されるデジタル信号を格納するバッファメモリと該バッファメモリへの信号入力に対して周期的に０値信号を補充する回路等により構成すればよい。
【産業上の利用可能性】
【００１７】
本発明は，デジタル信号をアップサンプルする信号処理装置への利用が可能である。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施の形態に係る信号処理装置Ｘにおけるアップサンプル処理の処理ブロック図及び信号の模式図。
【図２】信号処理装置Ｘによる積和演算処理の手順を表すフローチャート。
【図３】補完処理後のデジタル信号の各サンプルが格納されるサンプルバッファとフィルタ係数が格納される係数テーブルの構成を模式的に表した図。
【図４】ＦＩＲフィルタ処理を伴う従来のアップサンプル処理の処理ブロック図及び信号の模式図。
【符号の説明】
【００１９】
１１…０補完処理部（補完手段）
１２…遅延部（遅延手段）
１３…乗算部（積和演算手段の一部）
１４…加算部（積和演算手段の一部）
１５…ＦＩＲフィルタ処理部
１６…積和演算制御部（積和演算制御手段）
Ｋｐ，Ｆｐ…ポインタ
Ｂｆ１…サンプルバッファ
Ｔｂ１…フィルタ係数テーブル
Ｓ１，Ｓ２，，，…処理手順（ステップ）
【図１】
2005167556.tif 000003
【図２】
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【図３】
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【図４】
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