(57)【要約】【課題】絶縁膜である容量膜の上に上部電極用の導電性膜をプラズマによる方法で形成しても、プラズマにより発生する電荷により容量膜が絶縁破壊されることがない容量素子を含む半導体装置の製造方法を提供し、容量素子を含む半導体装置の歩留りを向上させる。【解決手段】基板１０上に下部電極となる第１の導電性膜１３を形成する第１の導電性膜形成工程と、第１の導電性膜１３の表面の少なくとも一部を露出させるように第１の導電性膜１３の上に容量絶縁膜となる絶縁膜１４を形成する絶縁性膜形成工程と、絶縁膜１４の上に、上部電極となる第２の導電性膜１８を、第２の導電性膜１８に蓄積した電荷１９を除去しながら、プラズマを用いた方法で形成する第２の導電性膜形成工程を含み、絶縁性膜形成工程は、基板１０上の複数の素子形成領域の境界領域に存在している、第１の導電性膜１３を露出させる工程を含む。【選択図】図７
2005340612.tif 000002
【特許請求の範囲】
【請求項１】
下部電極、容量絶縁膜及び上部電極から構成される容量素子を含む半導体装置の製造方法であって、基板上に下部電極となる第１の導電性膜を形成する第１の導電性膜形成工程と、前記第１の導電性膜の表面の少なくとも一部を露出させるように前記第１の導電性膜の上に容量絶縁膜となる絶縁膜を形成する絶縁性膜形成工程と、前記絶縁膜の上に、上部電極となる第２の導電性膜を、前記第２の導電性膜に蓄積した電荷を除去しながら、プラズマを用いた方法で形成する第２の導電性膜形成工程を含み、前記絶縁性膜形成工程は、前記基板上の複数の素子形成領域の境界領域に存在している、前記第１の導電性膜を露出させる工程を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記絶縁性膜形成工程は、前記基板の周縁部の上方に存在している領域の、前記第１の導電性膜を露出させる工程を含むことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記絶縁性膜形成工程は、前記第１の導電性膜の上に絶縁膜を堆積する工程と、前記絶縁膜の少なくとも一部を除去する工程を含むことを特徴とする請求項１および２記載の半導体装置の製造方法。
【請求項４】
前記第２の導電性膜形成工程は、導電性の基板保持治具を前記第１の導電性膜と接触させて、前記電荷を前記基板保持治具を通して除去することを特徴とする請求項２および３記載の半導体装置の製造方法。
【請求項５】
前記絶縁膜の膜厚は、前記第２の導電性膜形成工程において、前記電荷が前記絶縁膜を通して前記第１の導電性膜へトンネリングできる膜厚よりも厚いことを特徴とする請求項１から４記載の半導体装置の製造方法。
【請求項６】
前記第１の導電性膜を下部電極として、前記絶縁膜を容量絶縁膜として、及び、前記第２の導電性膜を上部電極として、容量素子を形成する工程を含むことを特徴とする請求項１から５記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）型容量素子の製造方法に関する。
【背景技術】
【０００２】
アナログ回路部を有するＤＳＰ（Ｄｉｇｉｔａｌ  ｓｉｇｎａｌ  ｐｒｏｃｅｓｓｏｒ）などの半導体集積回路装置は、次のような点が留意されつつ製造されている。すなわち、アナログ回路部に一般的に使用される演算増幅器において、演算増幅器に付加される入力抵抗と帰還抵抗とからなる負帰還用回路の周波数特性を低下させないように、好ましくない寄生容量などの寄生素子は極力排除すること、及びノイズ信号の低減を図ること、などである。上記ノイズ信号を低減する手段として、アナログ回路中に容量素子（キャパシタ）を付与する技術が知られている。この容量素子としては、容量上部電極と容量下部電極との間に容量絶縁膜を有するＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）型容量素子が使用される。ＭＩＭ型容量素子は、金属（Ｍｅｔａｌ）−容量絶縁膜（Ｉｎｓｕｌａｔｏｒ）−金属（Ｍｅｔａｌ）で構成されている。ＭＩＭ型容量素子は、容量絶縁膜が金属間に形成されており、基板の影響(寄生容量等)を受けず、高精度の容量が実現できるという利点がある。
【０００３】
図９は、ＭＩＭ型容量素子の構造を示す断面図であり、半導体集積回路上のコンタクトとして平坦化により形成されたＷプラグが採用される一般的なＭＩＭ型容量素子の断面図を示している（特許文献１を参照）。特に、微細素子パターンを有する高密度半導体デバイスにおいては、図９に示すような構造が適用されている。
【０００４】
図９に示すように、半導体基板上に第１の電極層１が形成されている。容量下部電極としての第１の電極層１の上に、容量絶縁層２及び容量上部電極としての第２の電極層３が下から順に形成されている。第２の電極層３及び第１の電極層１を覆うように形成された層間絶縁膜６に開口されて且つ第２の電極層３の上面と連通するコンタクトホール４にタングステン膜が埋め込まれてなるコンタクト５が形成されている。層間絶縁膜６及びコンタクト５の上にコンタクト５を介して第２の電極層３と接続される第１の引き出し電極９が形成されている。また、第１の電極層１の上の層間絶縁膜６に開口されて且つ第１の電極層１の上面と連通するコンタクトホール７にＷ膜が埋め込まれてなるコンタクト８が形成されている。また、第１の電極層１とコンタクト８を介して接続された第２の引き出し電極３５が形成されている。そして、第１の電極層１、容量絶縁層２及び第２の電極層３はＭＩＭ型容量素子を構成している。
【０００５】
このＭＩＭ型容量素子の形成は、いわゆるＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）容量プロセスにより行われる。
【０００６】
以下、図１０（ａ）〜（ｃ）を参照しながら、従来のＭＩＭ容量プロセスについて説明する。
【０００７】
まず、図１０（ａ）に示すように、シリコン基板上に半導体素子（図示していない）、及び半導体素子と配線を電気的に接続するコンタクト（図示していない）が形成された基板３０の上に、スパッタリング法、またはＣＶＤ法を用いて、下部電極となる第１の導電性膜３１を形成する。次に、図１０（ｂ）に示すように、容量絶縁膜として絶縁膜３２をＣＶＤ法等を用いて、第１の導電性膜３１の上に形成する。次に、図１０（ｃ）に示すように、スパッタリング法を用いて上部電極となる第２の導電性膜３３を絶縁膜３２の上に形成する。
【０００８】
しかしながら、上記のＭＩＭ容量プロセスにおいて、上記のようなスパッタリング装置を用いて上部電極を形成すると、図１０（ｃ）に示すように、クランプリング２２が絶縁膜３２の上に乗ることから上部電極に用いる第２の導電性膜３３とクランプリング２２が電気的に分離される。クランプリング２２は、基板を抑える役割を果たすと共に、スパッタリング中にプラズマにより発生した電荷を逃がす役割も果たしている。しかし、第２の導電性膜３３とクランプリング２２が電気的に分離されているため、スパッタリング中にプラズマにより発生した、第２の導電性膜中の電荷３４は、クランプリング２２を通じて流れることができず、電荷３４が上部電極用の第２の導電性膜３３中に蓄積され続け、蓄積された電荷３４が容量絶縁膜３２の耐圧限界に達した場合、絶縁破壊を起こし容量絶縁膜３２を破壊するという課題を有していた。特に、ＭＩＭ型容量素子に用いられる絶縁膜は膜厚が６５ｎｍ程度であることから、電荷がトンネリングにより、下部の第１の導電性膜３１へ抜けない程度の膜厚であるため、絶縁破壊が生じやすい。
【０００９】
絶縁膜上への電荷の蓄積を防止しながら、導電性膜を堆積する方法としては、図１１に示すように、ステージ４０上に載置された基板４１上の下部電極膜４２の外周領域には容量絶縁膜４３を形成せずに、露出された下部電極膜４２にアースされたクランプリング４６を接触させて、電荷４５を経路４７を通して上部電極膜４４から除去して、電荷４５が上部電極膜４４に蓄積されないようにする方法がある（特許文献２を参照）。
【特許文献１】特開２００１−２０３３２９号公報
【特許文献２】特開２００４−６４４４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、従来技術においては、以下の課題が存在する。
【００１１】
特許文献２の方法では、下部電極膜４２が露出されている領域は、基板４１の外周領域に限定されており、そのため、基板４１の外周領域に近い領域の上部電極膜４４においては、クランプリング４６との距離が近いため、上部電極膜４４中の電荷４５は、クランプリング４６に流れやすい。しかし、基板４１の外周領域から遠い領域の上部電極膜４４においては、クランプリング４６との距離が遠いため、上部電極膜４４中の電荷４５は蓄積されやすい。
【００１２】
従って、基板面内において、電荷が蓄積されない領域と蓄積される領域が生じ、特にクランプリングから遠い基板中心部分では、電荷が特に蓄積されやすくなり、基板中心部分に形成される容量素子の容量絶縁膜において絶縁破壊が生じやすくなる。
【００１３】
上記課題に鑑みて、本発明は、絶縁膜である容量絶縁膜の上に上部電極用の導電性膜をプラズマによる方法で形成しても、プラズマにより発生する電荷により容量絶縁膜が絶縁破壊されることがない容量素子を含む半導体装置の製造方法を提供し、容量素子を含む半導体装置の歩留りを向上させる事を目的とする。
【課題を解決するための手段】
【００１４】
上記課題を解決するために、本発明の第一の半導体装置の製造方法は、下部電極、容量絶縁膜及び上部電極から構成される容量素子を含む半導体装置の製造方法であって、基板上に下部電極となる第１の導電性膜を形成する第１の導電性膜形成工程と、前記第１の導電性膜の表面の少なくとも一部を露出させるように前記第１の導電性膜の上に容量絶縁膜となる絶縁膜を形成する絶縁性膜形成工程と、前記絶縁膜の上に、上部電極となる第２の導電性膜を、前記第２の導電性膜に蓄積した電荷を除去しながら、プラズマを用いた方法で形成する第２の導電性膜形成工程を含み、前記絶縁性膜形成工程は、前記基板上の複数の素子形成領域の境界領域に存在している、前記第１の導電性膜を露出させる工程を含むことを特徴とする。
【００１５】
第一の半導体装置の製造方法によれば、下部電極、容量絶縁膜及び上部電極から構成されるＭＩＭ型容量素子を形成する場合において、容量絶縁膜となる絶縁膜の少なくとも一部が形成されていない事で、上部電極となる第２の導電性膜と下部電極となる第１の導電性膜が接触する構造になるため、第２の導電性膜をプラズマを用いた方法で形成する際に、第２の導電性膜に電荷が蓄積され続けられず、絶縁膜での絶縁破壊を防止するという効果が得られる。特に、容量素子が形成される素子形成領域の境界領域に存在している、第１の導電性膜を露出させることから、素子形成領域の境界領域において、上部電極となる第２の導電性膜と下部電極となる第１の導電性膜が接触する構造になるため、基板上の各容量素子の上部電極となる第２の導電性膜に電荷が蓄積されないため、第一の半導体装置の製造方法で形成された容量素子における容量絶縁膜において絶縁破壊が生じない。また、基板の複数の素子形成領域の境界領域では最終的には容量素子が形成されないため、容量素子の歩留りには影響しない。
【００１６】
第二の半導体製造方法は、第一の半導体装置の製造方法において、前記絶縁性膜形成工程は、前記基板の周縁部の上方に存在している領域の、前記第１の導電性膜を露出させる工程を含むことを特徴とする。
【００１７】
第二の半導体装置の製造方法によれば、前記基板の周縁部では容量素子が形成されないため、容量素子の歩留りには影響しない。
【００１８】
第三の半導体装置の製造方法は、第一あるいは第二の半導体装置の製造方法において、前記絶縁性膜形成工程は、前記第１の導電性膜の上に絶縁膜を堆積する工程と、前記絶縁膜の少なくとも一部を除去する工程を含むことを特徴とする。
【００１９】
第三の半導体装置の製造方法によれば、第１の導電性膜の表面の少なくとも一部を露出させるような第一あるいは第二の半導体装置の製造方法を簡単な工程で実現できる。
【００２０】
第四の半導体装置の製造方法は、第二あるいは第三の半導体装置の製造方法において、前記第２の導電性膜形成工程は、導電性の基板保持治具を前記第１の導電性膜と接触させて、前記電荷を前記基板保持治具を通して除去することを特徴とする。
【００２１】
第四の半導体装置の製造方法によれば、第１の導電性膜に接触する導電性の基板保持治具を通して、第２の導電性膜中の電荷が流れ、第２の導電性膜に電荷が蓄積されない。
【００２２】
第五の半導体装置の製造方法は、第一から第四の半導体装置の製造方法において、前記絶縁膜の膜厚は、前記第２の導電性膜形成工程において、前記電荷が前記絶縁膜を通して前記第１の導電性膜へトンネリングできる膜厚よりも厚いことを特徴とする。
【００２３】
第五の半導体装置の製造方法によれば、絶縁膜の膜厚が電荷がトンネリングできないような厚い場合であっても、第１の導電性膜と第２の導電性膜が接触する事で、第２の導電性膜に電荷が蓄積されない。
【００２４】
第六の半導体装置の製造方法は、第一から第五の半導体装置の製造方法において、前記第１の導電性膜を下部電極として、前記絶縁膜を容量絶縁膜として、及び、前記第２の導電性膜を上部電極として、容量素子を形成する工程を含むことを特徴とする。
【００２５】
第六の半導体装置の製造方法によれば、容量絶縁膜において絶縁破壊が生じない容量素子を形成することが可能となる。
【発明の効果】
【００２６】
第一の半導体装置の製造方法によれば、下部電極、容量絶縁膜及び上部電極から構成されるＭＩＭ型容量素子を形成する場合において、容量絶縁膜となる絶縁膜の少なくとも一部が形成されていない事で、上部電極となる第２の導電性膜と下部電極となる第１の導電性膜が接触する構造になるため、第２の導電性膜をプラズマを用いた方法で形成する際に、第２の導電性膜に電荷が貯まらず、絶縁膜での絶縁破壊を防止するという効果が得られる。特に、容量素子が形成される素子形成領域の境界領域に存在している、第１の導電性膜を露出させることから、素子形成領域の境界領域において、上部電極となる第２の導電性膜と下部電極となる第１の導電性膜が接触する構造になるため、基板上の各容量素子の上部電極となる第２の導電性膜に電荷が蓄積されないため、第一の半導体装置の製造方法で形成された容量素子における容量絶縁膜において絶縁破壊が生じない。また、基板の複数の素子形成領域の境界領域では最終的には容量素子が形成されないため、容量素子の歩留りには影響しない。よって、容量素子を含む半導体装置の歩留りを向上させる事ができる。
【００２７】
第二の半導体装置の製造方法によれば、前記基板の周縁部では容量素子が形成されないため、容量素子の歩留りには影響しない。よって、容量素子を含む半導体装置の歩留りを向上させる事ができる。
【００２８】
第三の半導体装置の製造方法によれば、第１の導電性膜の表面の少なくとも一部を露出させるような第一あるいは第二の半導体装置の製造方法を簡単な工程で実現できる。よって、容量素子を含む半導体装置の歩留りを向上させる事ができる。
【００２９】
第四の半導体装置の製造方法によれば、第１の導電性膜に接触する導電性の基板保持治具を通して、第２の導電性膜中の電荷が流れ、第２の導電性膜に電荷が蓄積されないため、第四の半導体装置の製造方法で形成された容量素子における容量絶縁膜において絶縁破壊が生じない。よって、容量素子を含む半導体装置の歩留りを向上させる事ができる。
【００３０】
第五の半導体装置の製造方法によれば、絶縁膜の膜厚が電荷がトンネリングできないような厚い場合であっても、第１の導電性膜と第２の導電性膜が接触する事で、第２の導電性膜に電荷が蓄積されないため、第五の半導体装置の製造方法で形成された容量素子における容量絶縁膜において絶縁破壊が生じない。よって、容量素子を含む半導体装置の歩留りを向上させる事ができる。
【００３１】
第六の半導体装置の製造方法によれば、容量絶縁膜において絶縁破壊が生じない容量素子を形成することが可能となる。よって、容量素子を含む半導体装置の歩留りを向上させる事ができる。
【発明を実施するための最良の形態】
【００３２】
以下、本発明の各実施形態について図面を参照しながら説明する。
【００３３】
（第１の実施形態）
以下に、本発明の第１の実施形態に係る半導体装置の製造方法について、図１〜図６を参照しながら説明する。
【００３４】
図１（ａ）は、第１の実施形態にかかる半導体装置の製造方法に用いるスパッタリングチャンバ１００の概念断面図であり、図１（ｂ）は、第１の実施形態にかかる半導体装置の製造方法に用いる基板１０の平面図であり、図２〜図５は第１の実施形態にかかる半導体装置の製造方法を説明するための工程断面図である。なお、図２（ａ）〜（ｃ）、図３（ａ）〜（ｂ）及び図４（ａ）〜（ｂ）は基板１０の外周部周辺（図１（ｂ）の破線で囲まれた領域）を拡大した図面である。
【００３５】
図１（ａ）において、１０はシリコン基板上に半導体素子（図示していない）、及び半導体素子と配線を電気的に接続するコンタクト（図示していない）が形成された基板、２１は基板１０を加熱するためのヒーター、２２は基板１０を抑えるためのクランプリング、２３はターゲット、２４はヒーター用Ａｒガス、２５はヒーター用Ａｒガスを導入するための配管を示す。
【００３６】
以下に、第１の実施形態にかかる半導体装置の製造方法を説明する。
【００３７】
まず、図２（ａ）に示すように、シリコン基板上に半導体素子、及び半導体素子と配線を電気的に接続するコンタクトが形成された基板１０の上に、スパッタリング法、またはＣＶＤ法等を用いて、配線用金属膜の下地の高融点金属である窒化チタニウム膜からなる導電体膜としてのバリアメタル膜１１を形成する。
【００３８】
次に、図２（ｂ）に示すように、バリアメタル膜１１の上に、アルミニウムからなる下部導電性膜１２を形成する。下部導電性膜１２の形成は、スパッタリングチャンバ１００を用いて、配管２５からヒーター用Ａｒガス２４を１７〜２２ｓｃｃｍの流量で流し、基板１０をクランプリング２２で基板１０の端から２ｍｍより外周の位置で押さえながら、基板１０の裏面とヒーター２１の間にヒーター用Ａｒガス２４を１５ｓｃｃｍの流量で流すことでチャンバ圧力を２ｍＴｏｒｒに制御し、ターゲット２３へ１０ｋＷの直流電力を印加することでプラズマを発生させることにより行う。クランプリング２２で押さえられている基板１０の外周領域２６は、クランプリング２２の影になり、下部導電性膜１２は形成されない。このとき、下部導電性膜１２と、シリコン基板１０の端を押さえるクランプリング２２は、金属であるバリアメタル膜１１を介して電気的につながっていることから、下部導電性膜１２には電荷は蓄積されない。
【００３９】
次に、図２（ｃ）に示すように、リソグラフィー工程で光源が乱反射することを防ぐために、スパッタリング法を用いて例えば窒化チタニウム膜等の高融点金属である導電体膜としてのバリアメタル膜１３を形成する。なお、バリアメタル膜１１、下部導電性膜１２及びバリアメタル膜１３から、後の工程で形成される容量素子２８の下部電極を構成する。
【００４０】
次に、図３（ａ）に示すように、バリアメタル膜１３の上に、ＣＶＤ装置を用いてシリコン窒化膜からなる絶縁膜１４を形成する。
【００４１】
次に、図３（ｂ）に示すように、絶縁膜１４の上に、レジスト１５を塗布した後、後の工程で容量素子が形成される複数の素子形成領域の間に位置する境界領域に存在するレジスト１５の少なくとも一部を除去して、溝あるいはホールのパターン１６を形成する。図３（ｃ）は、図３（ｂ）の破線部分の拡大図である。図３（ｂ）の点線部分の拡大図であるが、前記コンタクトホール又は溝を形成する部分は素子の境界領域になるため、歩留りを低下させないという効果が得られる。
【００４２】
次に、図４（ａ）に示すように、酸化膜エッチング装置を用いて、レジスト１５をマスクとして、パターン１６の下の絶縁膜１４をエッチング除去して、絶縁膜１４に、溝あるいはホールのパターン１７を形成して、バリアメタル膜１３を露出させる。
【００４３】
次に、レジスト１５を全て除去した後、図４（ｂ）に示すように、スパッタリング法を用いて下部導電性膜１２を形成したときと同一条件でアルミニウムからなる上部導電性膜１８を形成する。
【００４４】
更に、図５（ａ）に示すように、上部導電性膜１８の上に、窒化チタニウムからなるバリアメタル膜２７を形成し、パターニングして、容量素子２８を形成する。容量素子２８の下部電極は、バリアメタル膜１１、下部導電性膜１２及びバリアメタル膜１３から構成され、容量絶縁膜は絶縁膜１４から構成され、上部電極は上部導電性膜１８から構成される。上部導電性膜１８の上には窒化チタニウム膜２７が形成されている。上部導電性膜１８と窒化チタニウム膜２７を合わせて上部電極という場合もある。次に、容量素子２８を覆うようにしてＳｉＯ2等の層間絶縁膜２９を形成し、層間絶縁膜２９に対して、窒化チタニウム膜２７に到達するプラグ５０を形成し、プラグ５０の上に、窒化チタニウム膜／アルミニウム膜／窒化チタニウム膜からなる配線５１を形成する。
【００４５】
以上のように形成された容量素子２８は、図５（ｂ）に示すように、最終的に製造された半導体装置であるＤＳＰ１０１の中のＤ／Ａコンバータ１０２の中に形成されることになる。
【００４６】
以下、図６を用いて、本実施形態の効果を説明する。
【００４７】
図１０（ａ）〜（ｃ）を用いて前述した従来技術によれば、図１０（ｃ）に示すクランプリング２２とスパッタリング法で堆積している導電性膜３３が電気的に平衡状態でないことが電荷３４の蓄積の発生原因になっている。高信頼性のコンデンサーを形成するためには、絶縁膜３２上に直接アルミニウムの導電性膜３３を形成しなければならないことから、クランプリング２２で基板３０の周辺を押さえながら基板温度を制御しているスパッタリングチャンバを用いるとクランプリング２２と導電性膜３３を電気的に平衡状態にすることはできない。
【００４８】
また、図１１を用いて前述した従来技術によれば、基板４１上の下部電極膜４２の外周領域には容量絶縁膜４３を形成せずに、露出された下部電極膜４２にアースされたクランプリング４６を接触させて、電荷４５を経路４７を通して上部電極膜４４から除去して、電荷４５が上部電極膜４４に蓄積されないことが期待される。しかし、下部電極膜４２が露出されている領域は、基板４１の外周領域に限定されており、そのため、基板４１の外周領域に近い領域の上部電極膜４４においては、クランプリング４６との距離が近いため、上部電極膜４４中の電荷は、クランプリング４６に流れやすい。しかし、基板４１の外周領域から遠い領域の上部電極膜４４においては、クランプリング４６との距離が遠いため、上部電極膜４４中の電荷４５は蓄積されやすい。従って、基板４１面内において、電荷４５が蓄積されない領域と蓄積される領域が生じ、特にクランプリング４６から遠い基板４１中心部分では、電荷４５が特に蓄積されやすくなり、基板４１中心部分に形成される容量素子の容量絶縁膜４３において絶縁破壊が生じやすくなる。
【００４９】
一方、本実施形態においては、図６に示すように、上部導電性膜１８の形成工程において、絶縁膜１４に形成された溝やホール等にパターン１７の中にも、上部導電性膜１８が形成されることで、上部導電性膜１８はバリアメタル膜１３と接触している。クランプリング２２は、絶縁膜１４上にあることから、クランプリング２２と上部導電性膜１８とは、電気的には平衡状態ではないが、上部導電性膜１８中の電荷１９は、パターン１７を通して、下部導電性膜１２に流れるため、上部導電性膜１８中には電荷１９は蓄積され続けることが無くなり、絶縁膜１４に電圧がかかることがなくなり、絶縁破壊を防止できるという効果が得られる。
【００５０】
更に、パターン１７は、後の工程において容量素子２８が形成される素子形成領域の周辺に位置する境界領域に形成され、パターン１７を通して電荷１９が流れるため、クランプリング２２からの距離に依存せずに、絶縁膜１４における絶縁破壊を防止することが可能となる。
【００５１】
また、パターン１７は、後の工程において容量素子２８が形成される素子形成領域の周辺に位置する境界領域に形成されることから、容量素子２８を含む半導体装置１０１の歩留まりには影響を及ぼさない。
【００５２】
（第２の実施形態）
以下に、本発明の第２の実施形態に係る半導体装置の製造方法について、第１の実施形態に係る半導体装置の製造方法と異なる部分を中心に、図３、図５、図７及び図８を参照しながら説明する。
【００５３】
本発明の第２の実施形態に係る半導体装置の製造方法が第１の実施形態に係る半導体装置の製造方法と異なる部分は、図３（ｂ）及び図４（ａ）に相当する、絶縁膜１４のエッチング工程である。
【００５４】
図３（ａ）に示すように、バリアメタル膜１３の上に、ＣＶＤ装置を用いてシリコン窒化膜からなる絶縁膜１４を形成した後、図７（ａ）に示すように、酸化膜エッチング装置を用いて、基板１０の周辺４ｍｍ以上の外周部の領域に相当する絶縁膜１４を除去して、バリアメタル膜１３を露出させる。なお、外周部の領域に相当する絶縁膜１４の除去は、絶縁膜１４を基板１０の全面にレジストを塗布して、基板１０の外周部のレジストを選択的に除去して、該レジストをマスクとして絶縁膜１４の除去する方法により行ってもよく、基板１０の外周部をマスクとなる金属等で被っているＣＶＤ装置を用いて絶縁膜１４を堆積する方法により行ってもよい。
【００５５】
次に、図７（ｂ）に示すように、酸化膜エッチング装置を用いて、図示していないレジストをマスクとして、絶縁膜１４に、溝あるいはホールのパターン１７を形成して、バリアメタル膜１３を露出させる。
【００５６】
次に、図７（ｃ）に示すように、スパッタリング法を用いて下部導電性膜１２を形成したときと同一条件でアルミニウムからなる上部導電性膜１８を形成する。
【００５７】
更に、第１の実施形態の図５（ａ）及び（ｂ）の工程を行い、半導体装置１０１を完成させる。
【００５８】
以下に、本実施形態に特有の効果を、図８を用いて説明する。
【００５９】
本実施形態によれば、図８に示すように、基板１０の外周部のバリアメタル膜１３が露出しているため、上部導電性膜１８の形成時において、バリアメタル膜１３とクランプリング２２を接触させることで、パターン１７の中に形成された上部導電性膜１８を通して、クランプリング２２と上部導電性膜１８を電気的に平衡状態にすることが可能となり、上部導電性膜１８中の電荷１９をクランプリング２２を通して基板１０の外部に流すことができる。これにより、上部導電性膜１８中に電荷１９が蓄積され続けることを確実に防止することができる。その結果、絶縁膜１４に電圧がかかることを防止でき、絶縁膜１４における絶縁破壊を防止することができる。
【００６０】
なお、第１及び第２の実施形態では、下部導電性膜１２及び上部導電性膜１８の材料をアルミニウムとしたが、アルミニウム−銅合金、アルミニウム−シリコン−銅合金あるいはアルミニウム−シリコン合金としてもよい。
【００６１】
また、第１及び第２の実施形態では、バリアメタル膜１１、１３の材料を窒化チタニウム（ＴｉＮ）としたが、ＴｉＮ膜及びＴｉ膜よりなる積層膜を用いてもよい。
【００６２】
また、第１及び第２の実施形態では、絶縁膜１４の材料をシリコン窒化膜としたが、ＳｉＯ膜、ＳｉＮ膜、ＳｉＯＮ膜、酸化タンタル又はこれらの積層膜等のように、容量絶縁膜となるものであればどのような材料からなる膜を用いても構わない。
【００６３】
また、第１及び第２の実施形態では、容量素子２８を含む半導体装置として、ＤＳＰを例として説明したが、他の半導体装置であってもよい。特に、アナログ回路を含む半導体装置の場合に、本発明の効果が顕著に得られる。
【産業上の利用可能性】
【００６４】
絶縁膜である容量絶縁膜の上に上部電極用の導電性膜をプラズマによる方法で形成しても、プラズマにより発生する電荷により容量絶縁膜が絶縁破壊されることがない容量素子を含む半導体装置の製造方法を提供し、容量素子を含む半導体装置の歩留りを向上させるという優れた効果があるという産業上の利用可能性がある。
【図面の簡単な説明】
【００６５】
【図１】（ａ）は、本発明の第１及び第２の実施形態にかかる半導体装置の製造方法に用いるスパッタリングチャンバの概念断面図、（ｂ）は、本発明の第１及び第２の実施形態にかかる半導体装置の製造方法に用いる基板の平面図
【図２】（ａ）〜（ｃ）は、本発明の第１及び第２の実施形態にかかる半導体装置の製造方法のフローを説明するための要部工程断面図
【図３】（ａ）は、本発明の第１及び第２の実施形態にかかる半導体装置の製造方法のフローを説明するための要部工程断面図、（ｂ）は、本発明の第１の実施形態にかかる半導体装置の製造方法のフローを説明するための要部工程断面図、（ｃ）は（ｂ）の拡大図
【図４】（ａ）及び（ｂ）は、本発明の第１の実施形態にかかる半導体装置の製造方法のフローを説明するための要部工程断面図
【図５】（ａ）及び（ｂ）は、本発明の第１及び第２の実施形態にかかる半導体装置の製造方法のフローを説明するための要部工程断面図
【図６】本発明の第１の実施形態にかかる半導体装置の製造方法の効果を説明するための、要部工程断面図
【図７】（ａ）〜（ｃ）は、本発明の第２の実施形態にかかる半導体装置の製造方法のフローを説明するための要部工程断面図
【図８】本発明の第２の実施形態にかかる半導体装置の製造方法の効果を説明するための、要部工程断面図
【図９】ＭＩＭ型容量素子の構造を説明するための断面図
【図１０】ＭＩＭ型容量素子の構造を形成するための第１の従来技術を説明するための要部工程断面図
【図１１】ＭＩＭ型容量素子の構造を形成するための第２の従来技術を説明するための要部断面図
【符号の説明】
【００６６】
１  第１の電極層
２  容量絶縁層
３  第２の電極層
４、７  コンタクトホール
５、８  コンタクト
６  層間絶縁膜
９  第１の引き出し電極
１０  基板
１１、１３  バリアメタル膜
１２  下部導電性膜
１４  絶縁膜
１５  レジスト
１６  パターン
１７  パターン
１８  上部導電性膜
１９  電荷
２１  ヒーター
２２  クランプリング
２３  ターゲット
２４  ヒーター用Ａｒガス
２５  ヒーター用Ａｒガスを導入するための配管
２７  窒化チタニウム膜
２８  容量素子
２９  層間絶縁膜
３０  基板
３１  第１の導電性膜
３２  絶縁膜
３３  第２の導電性膜
３４  電荷
４０  ステージ
４１  基板
４２  下部電極膜
４３  容量絶縁膜
４４  上部電極膜
４５  電荷
４６  クランプリング
４７  電荷の経路
５０  プラグ
５１  窒化チタニウム膜／アルミニウム膜／窒化チタニウム膜からなる配線
１００  スパッタリングチャンバ
１０１  ＤＳＰ
１０２  Ｄ／Ａコンバータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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