(57)【要約】【課題】  多結晶ＳｉＧｅ接合を備えたＭＯＳＦＥＴデバイス用の構造および製作方法を提供することにある。【解決手段】  ＳｉをＧｅ上で選択的に成長させる間に、ＧｅをＳｉ上で選択的に成長させる。Ｇｅ層とＳｉ層を交互に付着させることによりＳｉＧｅ接合が得られる。付着させた層にドーピングを施し、その後、ドーパントをデバイス・ボディ内に外方拡散させる。多結晶Ｇｅ層と多結晶Ｓｉ層との間の薄い多孔性酸化物層により、ＳｉＧｅ接合の等方性が強化される。【選択図】  図２
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【特許請求の範囲】
【請求項１】
多結晶Ｓｉを形成するための方法において、
表面を設けるステップであって、前記表面が少なくとも１つのＧｅ領域を有するステップと、
前記表面にＳｉ付着を施すステップであって、前記多結晶Ｓｉが前記少なくとも１つのＧｅ領域上に形成されるステップと、
を有する、方法。
【請求項２】
前記Ｓｉ付着が、Ｓｉ先駆物質を使用する化学的気相付着によって行われる、請求項１に記載の方法。
【請求項３】
前記Ｓｉ先駆物質が、ＳｉＨ4、ＳｉＨ2Ｃｌ2、およびそれらの混合物からなるグループから選択される、請求項２に記載の方法。
【請求項４】
前記Ｓｉ先駆物質がガス混合物の一部であり、前記ガス混合物がＨＣｌをさらに含む、請求項２に記載の方法。
【請求項５】
前記少なくとも１つのＧｅ領域上に多孔性酸化物層を付着させるステップをさらに有する、請求項１に記載の方法。
【請求項６】
前記多孔性酸化物層を付着させる前記ステップが、Ｓｉ先駆物質と酸素運搬ガスからなる化学的気相付着によって行われる、請求項５に記載の方法。
【請求項７】
前記多孔性酸化物層を付着させる前記ステップが、前記Ｓｉ先駆物質および前記酸素運搬ガスにＨＣｌを加えるステップをさらに有する、請求項６に記載の方法。
【請求項８】
前記多孔性酸化物層が、約０．１ｎｍ〜１ｎｍの間の厚さまで付着する、請求項５に記載の方法。
【請求項９】
前記多結晶Ｓｉが、約１．５ｎｍ〜１５ｎｍの範囲内の直径を備えた結晶を有する、請求項１に記載の方法。
【請求項１０】
前記多結晶Ｓｉが、約２ｎｍ〜１５ｎｍの間の厚さまで付着する、請求項１に記載の方法。
【請求項１１】
多結晶ＳｉＧｅ層を形成するための方法において、
表面を設けるステップであって、前記表面が少なくとも１つの第１の領域を有し、多結晶Ｓｉが前記少なくとも１つの第１の領域を占めるステップと、
前記表面にＧｅ付着を施すステップであって、
S  前記多結晶Ｓｉ上に多結晶Ｇｅ層が形成されて前記少なくとも１つの第１の領域上に前記多結晶ＳｉＧｅ層を発生させるステップと、
を有する、方法。
【請求項１２】
前記Ｇｅ付着が、Ｇｅ先駆物質を使用する化学的気相付着によって行われる、請求項１１に記載の方法。
【請求項１３】
前記Ｇｅ先駆物質が、ＧｅＨ4、ＧｅＨ2Ｃｌ2、およびそれらの混合物からなるグループから選択される、請求項１２に記載の方法。
【請求項１４】
前記Ｇｅ先駆物質がガス混合物の一部であり、前記ガス混合物がＨＣｌをさらに含む、請求項１２に記載の方法。
【請求項１５】
前記多結晶Ｇｅが、約１．５ｎｍ〜１５ｎｍの範囲内の直径を備えた結晶を有する、請求項１１に記載の方法。
【請求項１６】
前記多結晶Ｇｅが、約２ｎｍ〜１５ｎｍの間の厚さまで付着する、請求項１１に記載の方法。
【請求項１７】
Ｓｉベースの単結晶の上に多結晶ＳｉＧｅ層を形成するための方法において、
第１の表面を設けるステップであって、前記第１の表面が少なくとも１つの第１の領域を有し、前記Ｓｉベースの単結晶が前記少なくとも１つの第１の領域を占めるステップと、
前記第１の表面にＧｅ付着を施すステップであって、前記Ｓｉベースの単結晶上に多結晶Ｇｅ層が形成されて第２の表面を発生させ、前記第２の表面が前記少なくとも１つの第１の領域を有し、前記多結晶Ｇｅが前記第１の領域を占めるステップと、
前記第２の表面にＳｉ付着を施すステップであって、前記多結晶Ｇｅ層上に多結晶Ｓｉ層が形成されて第３の表面を発生させ、前記第３の表面が前記少なくとも１つの第１の領域を有し、前記多結晶Ｓｉが前記第１の領域を占めて前記少なくとも１つの第１の領域の上に前記多結晶ＳｉＧｅ層を発生させるステップと、
を有する、方法。
【請求項１８】
前記Ｓｉベースの単結晶が、本質的にＳｉ単結晶になるように選択される、請求項１７に記載の方法。
【請求項１９】
前記多結晶Ｇｅ層上に多孔性酸化物層を付着させるステップをさらに有する、請求項１７に記載の方法。
【請求項２０】
前記多結晶Ｇｅ層が約２ｎｍ〜１５ｎｍの間の厚さまで形成され、前記多結晶Ｓｉ層が約２ｎｍ〜１５ｎｍの間の厚さまで形成される、請求項１７に記載の方法。
【請求項２１】
前記第３の表面にＧｅ付着を施すステップであって、前記多結晶Ｓｉによって占められる前記少なくとも１つの第１の領域上に多結晶Ｇｅ層が形成されて前記第２の表面を発生させるステップ
をさらに有する、請求項２０に記載の方法。
【請求項２２】
前記多結晶ＳｉＧｅ層の前記所望の厚さに達するために必要な回数だけ、前記第２の表面上の前記Ｓｉ付着と前記第３の表面上の前記Ｇｅ付着を繰り返すステップ
をさらに有する、請求項２１に記載の方法。
【請求項２３】
Ｓｉベースの材料内にＭＯＳＦＥＴデバイス用の接合を形成するための方法において、
前記接合の部位で、ある体積の前記Ｓｉベースの材料を除去するステップと、
前記体積をＳｉＧｅ多結晶材料で充填するステップと、
を有する方法。
【請求項２４】
前記ＳｉＧｅ多結晶材料から前記Ｓｉベースの材料内にドーパントを拡散させるステップ
をさらに有する、請求項２３に記載の方法。
【請求項２５】
前記ドーパントが、ホウ素（Ｂ）になるように選択される、請求項２４に記載の方法。
【請求項２６】
前記充填ステップが、ＧｅとＳｉの交互多結晶層の付着によって実行される、請求項２３に記載の方法。
【請求項２７】
前記付着が化学的気相付着によって行われる、請求項２６に記載の方法。
【請求項２８】
ＧｅとＳｉの前記多結晶層に対し、前記付着中に原位置ドーピングが施される、請求項２７に記載の方法。
【請求項２９】
前記充填ステップが、前記多結晶Ｇｅ層上に多孔性酸化物層を付着させるステップをさらに有する、請求項２６に記載の方法。
【請求項３０】
前記多結晶Ｇｅ層のそれぞれが、約１．５ｎｍ〜１５ｎｍの範囲内の直径を備えた結晶を有する、請求項２６に記載の方法。
【請求項３１】
前記多結晶Ｇｅ層のそれぞれが、約２ｎｍ〜１５ｎｍの間の厚さまで付着する、請求項２６に記載の方法。
【請求項３２】
前記多結晶Ｓｉ層のそれぞれが、約１．５ｎｍ〜１５ｎｍの範囲内の直径を備えた結晶を有する、請求項２６に記載の方法。
【請求項３３】
前記多結晶Ｓｉ層のそれぞれが、約２ｎｍ〜１５ｎｍの間の厚さまで付着する、請求項２６に記載の方法。
【請求項３４】
前記Ｓｉベースの材料が、本質的にＳｉ材料になるように選択される、請求項２３に記載の方法。
【請求項３５】
ＳｉＧｅ多結晶材料を含む少なくとも１つの接合
を有する、Ｓｉベースの材料内のＭＯＳＦＥＴデバイス。
【請求項３６】
ソース接合とドレイン接合の両方が前記ＳｉＧｅ多結晶材料を含む、請求項３５に記載のデバイス。
【請求項３７】
前記ＳｉＧｅ多結晶材料の少なくとも一部分が前記デバイスの表面の下に位置する、請求項３５に記載のデバイス。
【請求項３８】
前記Ｓｉベースの材料が本質的にＳｉである、請求項３５に記載のデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路およびその製造方法の分野に関する。詳細には、本発明は、浅い高導電接合を必要とする最新の電界効果半導体デバイスに関する。
【背景技術】
【０００２】
今日の集積回路は数多くのデバイスを含む。デバイスの小型化は、パフォーマンスを高め、信頼性を改善するための鍵である。ＭＯＳＦＥＴ（一般に絶縁ゲート電界効果トランジスタを意味する歴史的な含意を有する名前である金属酸化物半導体電界効果トランジスタ）デバイスが縮小されるにつれて、この技術はより複雑なものになっている。深いサブミクロン生成（deeply submicron generations）のデバイスについてパフォーマンス改善を維持することが非常に困難になっている。デバイスのパフォーマンス改善を予定通りに進めるために、多くの手段が講じられている。絶えずより高いデバイス・パフォーマンスを捜すという方針に沿ったＭＯＳＦＥＴデバイスの縮小は、確立された処理原則である。
【０００３】
寸法を縮小すると、必然的に、より浅く低ドープのデバイス（ソースおよびドレイン）接合に導かれ、それにより、デバイスの寄生抵抗（parasitic resistance）が増加する。これは、パフォーマンスが正反対、すなわち、接合の寄生抵抗の低減、特にソース接合の寄生抵抗の低減を指示するときに発生する。広がり抵抗、接合拡張エッジ抵抗（junctionextension edge resistance）、シリコンと金属珪化物の境界面における接触抵抗は、接合の寄生抵抗のすべての成分である。これらの抵抗を低減するためには、急峻なドーパント・プロファイルと高い電気的活性化が必要であり、その間ずっと、浅い接合プロファイルを維持する。
【０００４】
浅い接合を得るための当技術分野の通常の技法は、高い適用量と超低エネルギーでのホウ素（Ｂ）、ヒ素（Ａｓ）、燐（Ｐ）、その他などの必要なドーパントの注入と、これらのドーパントを活性化するためのその後のスパイク急速熱アニーリング（スパイクＲＴＡ）を必要とする。しかし、スパイクＲＴＡアニーリングの高い熱エネルギーにより接合における欠陥生成が高くなり、結果的に欠陥によりドーパントが高速拡散する。その結果、接合はもはや浅くなくなり、電気的に漏れやすいものにもなる。
【特許文献１】米国特許第５８１８１００号
【特許文献２】米国特許第５６４６０７３号
【特許文献３】米国特許第５５７１７４４号
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記で述べた問題を考慮して、本発明は、高い導電率、低い接触抵抗、浅いプロファイル、および鋭いエッジを備えたデバイス接合を形成するための方法を開示する。この開示内容は、単結晶デバイス・ボディ材料である伝統的なソース／ドレイン接合材料を多結晶材料で置き換えることを企図している。多結晶材料内のドーパントは粒界により高速拡散を達成し、適切なアニーリング条件によって、このドーパントはチャネル領域およびデバイス・ボディ全体において鋭いプロファイルも形成する。
【課題を解決するための手段】
【０００６】
したがって、本発明は、多結晶シリコン・ゲルマニウム（ＳｉＧｅ）を含有する接合を有するＭＯＳＦＥＴデバイス構造を教示する。また、本発明は、このような多結晶ＳｉＧｅ含有接合を製作するための方法も教示する。このＳｉＧｅ多結晶接合の価値は２つの基本概念によるものである。第１に、粒界に沿った高速ドーパント拡散である。第２に、Ｓｉの場合よりＧｅの方がドーパント固溶度が高いことである。
【０００７】
この製作方法は好ましくは化学的気相付着（ＣＶＤ）プロセスに基づくものである。好ましい結果を達成するために、ならびに製作プロセスを簡単にするために、選択的に多結晶接合を成長させるかまたは付着させなければならない。しかし、多結晶Ｓｉまたは多結晶Ｓｉ合金は誘電体に対して選択的ではない。任意の誘電体に対する選択性を得るために、誘電体に対して選択的な第１のＧｅナノ結晶（nano-crystal）またはシードを好ましいＳｉ領域上で成長させる。次に、好ましいＳｉ領域上で多結晶Ｇｅを成長させた後、Ｇｅ−Ｈ結合の方がＳｉ−Ｈ結合より弱いので、Ｓｉ上よりＧｅシード上の方が高速でＳｉ核が優先的に成長するＳｉ付着に切り替えることができる。また、Ｓｉは誘電体上の方が核形成時間が長くなるので、Ｓｉ核は誘電体上ではＧｅシード上と同じ速度で成長しない。多結晶Ｓｉの薄層を付着させた後、Ｇｅに戻す。次に、これらのステップを繰り返し、Ｇｅ核とＳｉ核を交互に成長させ、それにより、この技法は選択的なＳｉＧｅ多結晶成長を達成する。
【０００８】
本発明は、連続するＳｉポリ付着（Si polydeposition）の初期段階で成長させた、概して厚さが０．２ｎｍの範囲内の不連続の多孔性酸化物を有することにより、ＳｉＧｅ合金の非常に等方性の高い多結晶相を形成するための方法をさらに提供する。この多孔性酸化物は、Ｓｉ結晶粒をＧｅシードに対して誤配向（misoriented）するのに役立つものである。
【０００９】
従来技術で同様の結果を達成するための試みがいくつか行われてきた。たとえば、Ｇｒｉｄｅｒの米国特許第５８１８１００号および第５６４６０７３号は、単結晶Ｓｉの上に多結晶Ｓｉを選択的に形成する方法を教示しているが、これらの特許は本発明を教示するものではない。Ｄｅｍｉｒｌｉｏｇｌｕの米国特許第５５７１７４４号では、多結晶ＳｉＧｅから接合内にドーパントを拡散するための方法が開示されているが、この特許は本発明を教示するものではない。
【００１０】
本発明の上記その他の特徴は、付随の詳細な説明および図面から明らかになるであろう。
【発明を実施するための最良の形態】
【００１１】
図１は、多結晶ＳｉＧｅ接合を備えたＭＯＳＦＥＴデバイスの概略断面図を示している。ＭＯＳＦＥＴデバイスは、Ｓｉベースの材料１１０内に宿主（hosted）されている。マイクロエレクトロニクス技術では、小型化の点で最も進歩した材料はＳｉである。シリコンベースの材料は、Ｓｉと同じ基本的技術内容（basic technological content）ではＳｉの様々な合金である。マイクロエレクトロニクスにとって重要なこのようなＳｉベースの材料の１つは、単結晶シリコン・ゲルマニウム合金である。本発明に関連して、Ｇｅが合金化材料である場合のＳｉベースの材料という用語は、約５０％未満のＧｅを有する化合物を指す。デバイスを宿主するという用語は、そのデバイスのうち、ＭＯＳＦＥＴのチャネル１０２など、主にキャリア特性に敏感な重大な部分が宿主材料内にあることを意味する。概して、ＭＯＳＦＥＴデバイスを宿主する材料１１０は本質的にＳｉである。
【００１２】
図１および図２は、２つの製作段階におけるＭＯＳＦＥＴデバイスを示している。図１には予備段階が示されているが、図２は、開示されたステップがすでに実行されたデバイスを示しており、接合１０１は多結晶ＳｉＧｅから、またはより具体的には、多結晶Ｇｅ１０と多結晶Ｓｉ１１の交互層から構成されている。
【００１３】
ＭＯＳＦＥＴの加工は、当技術分野で知られている製作方法及び、本発明の諸ステップを採用する。図１は、接合１０１を除いて、このような既知の製作方法の結果を示している。本発明は、接合１０１の位置で、ある体積のＳｉベースの材料１１０を除去し、事実上、ボディ１１０内にボイドを残すステップにおいて、既知のデバイス加工技術から逸脱している。このような接合部位１０１からのボディ材料１１０の除去は、反応性イオン・エッチング（ＲＩＥ）など、材料除去に関する当技術分野で既知の方法のいずれかによって行うことができる。図１および図２では、ソースとドレインは互いに区別されておらず、その結果として、両方の接合位置に単一のインジケータ番号１０１が使用されている。点線１３５はデバイスの表面を示しており、そこでゲート絶縁体１３０がチャネル１０２に接続する。この平面１３５は、ボディ材料１１０の最上部の通常の自然平面である。図１は、ＭＯＳＦＥＴデバイスの他の標準的な部分を概略的に示している。これらは、ゲート１２０と、デバイス同士を互いに分離する、当技術分野では周知の分離構造２１０である。概して、ゲート１２０は、製作のこの段階では、絶縁体１２１によって囲まれている。この絶縁体１２１は、単一材料で作られる場合もあれば、２種類以上の材料で作ることもできる。たとえば、ゲートの側面とゲートの最上部が同じ材料で構成されない可能性があり、また、製作プロセスの異なる段階ですでに生成されている可能性もある。どの種類の絶縁体がゲートを囲んでいるか、または製作プロセスのこの段階でゲートが存在するかどうかは、本発明の観点からは重要なことではない。重要であるのは、製作のこの段階で、図１に示すように、Ｓｉベースの材料が露出される唯一の場所が接合１０１内であり、そこで接合からＳｉベースの材料を除去した後で単結晶Ｓｉベースの材料１１０が露出される。図１では、デバイス製作は、いわゆる第１の表面を生成した点まで進んでいる。この第１の表面は、それが少なくとも１つの第１の領域を有するようになっており、そこでＳｉベースの単結晶が露出される。この第１の領域は中空接合の露出表面である。例示的な一実施形態では、Ｓｉベースの材料１１０は本質的にＳｉである。
【００１４】
図３は、多結晶層を付着させる順序の概略断面図を示している。まず、Ｓｉベースの単結晶材料１１０の上に、先駆物質としてゲルマネート（germanate）（ＧｅＨ4）を使用するＣＶＤにより、多結晶Ｇｅ１０を付着させる。このようなＣＶＤプロセス中、Ｇｅは、絶縁体の上には付着しないか、またはそれがＳｉ上に付着する速度と比べるとかなり低速で絶縁体の上に付着することになるであろう。たとえば、ＳｉＯ2絶縁体層の場合、Ｇｅ＋ＳｉＯ2→ＧｅＯ2＋ＳｉおよびＧｅＯ2＋Ｇｅ→２ＧｅＯという連続する反応が行われる可能性があり、温度が約７００℃を超えるとＧｅＯは昇華するので、Ｇｅは酸化物表面の上にとどまることはない。代わって、Ｇｅ付着におけるＣＶＤ先駆物質はＧｅＨ2Ｃｌ2である場合もあれば、ＧｅＨ4とＧｅＨ2Ｃｌ2の混合物にすることもできる。また、Ｇｅ先駆物質はガス混合物の一部である可能性があり、ＨＣｌが選択性を促進するので、そのガス混合物がＨＣｌを含有する場合もある。例示的な一実施形態では、多結晶Ｇｅ付着は概して数秒間、持続する。
【００１５】
第１の表面の上に多結晶ＧｅをＣＶＤ付着すると、その第１の表面は単結晶Ｓｉベースの材料が露出した第１の領域を有するようになっており、この第１の領域の上に多結晶Ｇｅ層１０を発生させることになる。多結晶Ｇｅ１０の結晶粒度は直径が約１．５ｎｍ〜１５ｎｍの範囲に及ぶ。多結晶Ｇｅ層１０の厚さは概して約２ｎｍ〜１５ｎｍの間である。このような領域が単結晶のものであるかまたは本質的に多結晶材料のものであるかにかかわらず、上述のＣＶＤ  Ｇｅ付着プロセスは露出したＳｉベースの材料領域の上にＧｅ付着を発生させる。
【００１６】
図３に示す単結晶Ｓｉベースの材料１１０の上であって図２の接合ボイド内に多結晶Ｇｅ１０を選択的に形成するプロセスは、第２の表面を発生させる。第１の表面と第２の表面との違いは、この時点で第１の領域が、露出した単結晶Ｓｉベースの材料１１０の代わりに、多結晶Ｇｅ１０によって占められることである。
【００１７】
Ｓｉは露出した多結晶Ｇｅの第１の領域の上に優先的に形成されるので、ＣＶＤにより第２の表面の上に多結晶Ｓｉ１１を付着させることができる。先駆物質としてシラン（ＳｉＨ4）を使用するＣＶＤにより、多結晶Ｓｉ１１を付着させる。このプロセスでは、Ｓｉは、絶縁体の上には付着しないか、またはそれがＧｅ上に付着する速度と比べるとかなり低速で絶縁体の上に付着することになるであろう。代わって、Ｓｉ付着におけるＣＶＤ先駆物質はＳｉＨ2Ｃｌ2である場合もあれば、ＳｉＨ4とＳｉＨ2Ｃｌ2の混合物にすることもできる。また、Ｓｉ先駆物質はガス混合物の一部である可能性があり、ＨＣｌが選択性を促進するので、そのガス混合物がＨＣｌを含有する場合もある。例示的な一実施形態では、Ｓｉ付着中のＣＶＤプロセスの温度は約６００℃〜７５０℃の間であり、Ｓｉ付着は約２０〜６０秒間、持続する。
【００１８】
第２の表面の上にＳｉをＣＶＤ付着すると、その第２の表面は多結晶Ｇｅが露出した第１の領域を有するようになっており、この第１の領域の上に多結晶Ｓｉ層１１を発生させることになる。多結晶Ｓｉ１１の結晶粒度の直径は約１．５ｎｍ〜１５ｎｍの範囲に及ぶ。多結晶Ｓｉ層１１の厚さは概して約２ｎｍ〜１５ｎｍの間である。このような領域が単結晶材料のものであるかまたは本質的に多結晶材料のものであるかにかかわらず、上述のＣＶＤ  Ｓｉ付着プロセスは露出したＧｅ領域の上に選択的Ｓｉ付着を発生させる。
【００１９】
図３に示す多結晶Ｇｅ層１０の上であって図２の接合ボイド内に多結晶Ｓｉ１１を選択的に形成するプロセスは、第３の表面を発生させる。第２の表面と第３の表面との違いは、この時点で第１の領域が、多結晶Ｇｅ１０の代わりに、多結晶Ｓｉ１１によって占められることである。
【００２０】
Ｓｉの上の多結晶Ｇｅの付着と、Ｇｅの上の多結晶Ｓｉの付着は、当技術分野で知られている技法で原子間力顕微鏡（ＡＦＭ）を使用して実験によって確認されている。
【００２１】
所望の厚さのＳｉＧｅ多結晶層を蓄積する際に、第２の表面上のＳｉ付着のステップと第３の表面上のＧｅ付着のステップを必要な回数だけ繰り返す。多結晶Ｇｅ１０と多結晶Ｓｉ１１の薄い交互層により、高い導電率と高いドーパント拡散など、ＭＯＳＦＥＴデバイス製作のために所望の接合特性が得られる。
【００２２】
Ｇｅ付着とＳｉ付着を交互に行うプロセス中、例示的な一実施形態では、Ｓｉ層成長の初期期間内に薄い多孔性酸素含有層２０も付着させることができる。この薄い多孔性酸化物層２０は、Ｓｉ結晶粒をＧｅ結晶粒に対してさらに誤配向する働きをする。このように、結果として得られるＳｉＧｅ層はより等方性が大きいものになり、これは接合の導電率とドーパント拡散特性のどちらにとっても有利になる。
【００２３】
多孔性酸素含有層２０の付着は、Ｓｉ付着ステップの初期段階で、おそらくＨＣｌと混合されたＳｉ先駆物質に酸素運搬ガス、たとえば、単純にＯ2を加えることによって実施される。多孔性酸化物層２０は概して、わずか約０．１ｎｍ〜１ｎｍの間の厚さを有する。図２および図３では、この多孔性酸化物層２０は×印線で示されており、多孔性と薄さを示している。
【００２４】
図２は、本発明の諸ステップが実行された後のＭＯＳＦＥＴデバイスを示しており、それは多結晶ＳｉＧｅを含む新規の接合構造を有する。図１に概略的に示されているデバイス加工の状態の後、Ｓｉベースの材料の除去後に残されたボイド１０１は多結晶Ｇｅ１０と多結晶Ｓｉ１１の交互層で充填される。第１のＧｅ層１０は、Ｓｉベースの材料のボディ１１０に接続するものである。図２が示すように、選択的に付着させた層はおそらく露出表面を共形的に覆う。例示的な一実施形態では、Ｓｉ層１１を付着させる前に、多孔性酸素含有層２０の選択的付着が先に行われる。開示された方法のこれらの連続するステップは、当技術分野で知られている技法で走査電子顕微鏡（ＳＥＭ）を使用して検証されている。
【００２５】
例示的な一実施形態では、Ｇｅ層１０およびＳｉ層１１には、当技術分野で知られている原位置ドーピング（in situ doping）と呼ばれる技法で付着中にドーピングが施される。製作されたＭＯＳＦＥＴがＰＭＯＳであるときの典型的な適用例では、原位置ドーパント（insitu dopant）はホウ素（Ｂ）である。ＳｉＧｅ接合形成を終了した後、Ｓｉベースのボディ材料１１０内にドーパントを拡散させる５０。この外方拡散は、短い矢印５０で図２に示されている。例示的な一実施形態のこの外方拡散ステップの条件は、約１０００℃で１秒間のＲＴＡである。多結晶ＳｉＧｅからボディ材料内へのドーパントの急速拡散により、所望の浅い高導電率接合が得られる。例示的な一実施形態では、ソース接合とドレイン接合のいずれも上述の方法で製作される。しかし、所望であれば、本発明は、一方の接合のみ、たとえば、ソース接合のみに適用することができる。ソース接合とドレイン接合の両方がＳｉＧｅ多結晶材料で作られていることを示す図面は、制限的に解釈すべきではない。
【００２６】
ボイドが多結晶ＳｉＧｅで充填される高さは、任意の特定のデバイス構造に適用されるように、この実施形態の具体的な必要性によって決まる。例示的な一実施形態では、多結晶ＳｉＧｅは、デバイス１３５の自然表面より高くなる可能性があり、おそらく、接合の自己整合性珪化（self-aligned silicidation）など、当技術分野で知られている後続の製作ステップを容易にする。
【００２７】
本発明の多くの変更および変形は、上記の教示を考慮すると可能であり、当業者には明らかなものになるであろう。本発明の範囲は特許請求の範囲によって定義される。
【図面の簡単な説明】
【００２８】
【図１】多結晶ＳｉＧｅ接合を備えたＭＯＳＦＥＴデバイスの概略断面図である。
【図２】多結晶ＳｉＧｅ接合を備えたＭＯＳＦＥＴデバイスの概略断面図である。
【図３】多結晶層を付着させる順序を示す概略断面図である。
【符号の説明】
【００２９】
１０  多結晶Ｇｅ層
１１  多結晶Ｓｉ層
２０  多孔性酸素含有層
５０  外方拡散
１１０  単結晶Ｓｉベースの材料
１２０  ゲート
１２１  絶縁体
１３０  ゲート絶縁体
１３５  デバイスの表面
２１０  分離構造
【図１】
2005340816.tif 000003
【図２】
2005340816.tif 000004
【図３】
2005340816.tif 000005