(57)【要約】【課題】従来では、クロスコネクトおよびパスプロテクションの機能は各々実施していたため、回路構成に冗長箇所が発生し、回路規模が増大していた。【解決手段】クロスコネクトおよびパスプロテクションを同一のＤＭにて、読み出しのアドレスを制御することで同時に実現することで回路の簡略化を図る。【選択図】図１
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【特許請求の範囲】
【請求項１】
デュアルポートＲＡＭ（ＤＭ）を使用し、受信したSynchronous Digital Hierarchy（ＳＤＨ）信号に対してポインタの終端処理を行い、主信号を出力するＳＤＨ伝送方法において、
前記受信したＳＤＨ信号のペイロード部分の情報を検出し、該検出されたペイロード部分の情報を前記ＤＭへ直接書き込むことを特徴とするＳＤＨ伝送方法。
【請求項２】
前記ポインタの終端処理したポインタの状態により、前記ＤＭに対して書き込むアドレスを制御することを特徴とする請求項１に記載のＳＤＨ伝送方法。
【請求項３】
複数の入力信号を受信し、前記ポインタの状態により、前記複数の入力信号を切替選択して前記ＤＭに書き込むことを特徴とする請求項１又は２に記載のＳＤＨ伝送方法。
【請求項４】
デュアルポートＲＡＭ（ＤＭ）の所定アドレスにSynchronous Digital Hierarchy（ＳＤＨ）受信信号を書き込み、前記ＤＭから読み出して主信号出力を得るＳＤＨ伝送装置において、
前記受信信号に対してポインタ終端処理を行うＡＵ(Access Unit)ポインタ解釈部と、該ＡＵポインタ解釈部に接続され、前記ＤＭへの書き込みアドレスを生成する書き込みフレームカウンタと、該書き込みフレームカウンタに接続されポインタを生成するポインタ生成部と、前記書き込みフレームカウンタおよび読み出しフレームカウンタの出力を受けて前記ポインタ生成のためのスタッフ情報を取得するスタッフ判定部と、前記受信信号および前記ポインタ生成部からのポインタを切替選択して前記ＤＭに書き込むＳＥＬ部と、前記読み出しフレームカウンタ、前記スタッフ判定部および前記書き込みフレームカウンタの出力を受け前記ＤＭの読み出しアドレスを生成する読み出し制御・クロスコネクト部を備えることを特徴とするＳＤＨ伝送装置。
【請求項５】
前記ＳＥＬ部および前記ＡＵポインタ解釈部には、複数の受信信号が入力されることを特徴とする請求項４に記載のＳＤＨ伝送装置。
【請求項６】
前記ＤＭの書き込み側および読み出し側には、それぞれシリアルーパラレル変換回路およびパラレルーシリアル変換回路が設けられることを特徴とする請求項４又は５に記載のＳＤＨ伝送装置。
【請求項７】
前記入力信号のエラーを検出するエラー検出部を備えることを特徴とする請求項４、５又は６に記載のＳＤＨ伝送装置。
【請求項８】
前記各入力信号のマルチフレームの終端機能を有する複数のマルチフレーム収集部および前記複数のマルチフレーム収集部のタイミング差を比較する比較手段を備えることを特徴とする請求項４乃至７の何れかに記載のＳＤＨ伝送装置。
【請求項９】
前記ＳＤＨ伝送装置を複数個リング状に配置することを特徴とする請求項４乃至８の何れかに記載のＳＤＨ伝送装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は信号伝送システムに関し、特にＳＤＨ(Synchronous Digital Hierarchy)又はＳＯＮＥＴ（Synchronous Optical Network）等のＩＴＵ−Ｔに準拠するＳＤＨ伝送方法および装置に関する。
【背景技術】
【０００２】
ＳＤＨは、１９８８年にＩＴＵ−Ｔ（国際電気通信連合電気通信標準化部門）が制定した国際標準のデジタル伝送多重化構成技術である。このＳＤＨは、１５６Ｍｂｐｓを基本として１５６Ｍｂｐｓ×Ｎ（整数）の速度のデジタル伝送システムを構成する。Ｎ＝１のＳＴＭ−１（１５６Ｍｂｐｓ）、Ｎ＝４のＳＴＭ−４（６２２Ｍｂｐｓ）およびＮ＝１６のＳＴＭ−１６（２．５Ｇｂｐｓ）等の規定がある。同様に、ＳＯＮＥＴでは、ＳＴＮ−１、ＳＴＮ−４、ＳＴＮ−１６、・・・という。
【０００３】
このＳＤＨ伝送技術に関連して、入力主信号を一時的に記憶する３セル分の記憶容量のデュアルポートＲＡＭ（以下、ＤＭという）と、このＤＭをバイパスするリタイミング部と、これら両出力を選択して出力主信号を得る選択部と、ＤＭの書き込みおよび読み出しを制御するライトアドレス生成部およびリードアドレス生成部と、これら両アドレス生成部にタイミング信号を出力する制御信号生成部とを備える主信号の位相調整回路が提案されている（例えば、特許文献１参照。）。また、データメモリとしてＤＭを使用し、ポインタ処理部からのスタッフ情報をフローティングカウンタに入力してＤＭへの主信号データの書き込みアドレスを決定する。また、カウンタのカウンタ値が入力される制御メモリによりＤＭの読み出しアドレスを決定する。これにより、エラスチックストアメモリ（以下、ＥＳという）を排除するクロスコネクト装置も提案されている（例えば、特許文献２参照。）。
【０００４】
【特許文献１】特開２００１−１８６１３４号公報（第３−４頁、第１図）
【特許文献２】特開２０００−３２４０７６号公報（第４−５頁、第１図）
【０００５】
また、図１０は、典型的な従来のポインタ処理およびクロスコネクト処理を行うＳＤＨ伝送システムの構成を示すブロック図である。図１０に示すＳＤＨ伝送システム１００は、ＥＳ１０１、ポインタ挿入部１０２、クロスコネクト部１０３、ＡＵ（Access Unit）ポインタ解釈部１０４、書き込みフレームカウンタ１０５、読み出しフレームカウンタ１０６、スタッフ判定部１０７およびポインタ生成部１０８により構成される。
【０００６】
主信号入力がＥＳ１０１およびＡＵポインタ解釈部１０４に入力される。ＡＵポインタ解釈部１０４の出力は、書き込みフレームカウンタ１０５を介してＥＳ１０１に入力される。一方、読み出しフレームカウンタ１０６には、装置内クロック（ＣＬＫ）信号が入力され、その出力はスタッフ判定部１０７を介してＥＳ１０１に入力される。また、ポインタ生成部１０８には、読み出しフレームカウンタ１０６およびスタック判定部１０７の出力が入力される。ポインタ生成部１０８の出力は、ＥＳ１０１の出力と共にポインタ挿入部１０２に入力される。そして、ポインタ挿入部１０２の出力は、クロスコネクト部１０３に入力され、このクロスコネクト部１０３から主出力信号が得られる。
【０００７】
図１０に示すＳＤＨ伝送システム１００は、ポインタをＶＣ単位で解釈し、ＥＳ１０１でクロックを乗せ替えた後に、ポインタ付け替え処理を行う。そして、ポインタ処理を完結させた後に、クロスコネクト部１０３にてクロスコネクト又はパスプロテクションを行う。このために、ＳＤＨ伝送システム１００は、高速処理が必要となり、ハードウエア（Ｈ／Ｗ）処理が必須となってしまう。その結果、Ｈ／Ｗの規模を増大させていた。また、Ｈ／Ｗで機能を実現しているため、処理機能も細分化され、小容量のクロスコネクト又はパスプロテクションに適している。
【０００８】
しかし、現在、サポートの必要性が出てきたＳＴＳ−４８Ｃ（２．４Ｇ）、ＳＴＳ−１９２Ｃ（１０Ｇ）等の大容量処理においては、その大容量内のＶＣ単位がＳＴＳ−１（５０Ｍ）から最大でＳＴＳ−１９２Ｃ(１０Ｇ)に至るまで、複数のサイズの処理を必要とする。ＶＣサイズの組み合わせは無限にある。その処理をＨ／Ｗで実現するためには、膨大な規模の回路が必要となる。そのため、ポインタ部とクロスコネクト部又はパスプロテクション部で機能が独立した場合に、個々のパス単位の管理が必要となり、これもＨ／Ｗの回路規模を増大させる要因となっている。
【０００９】
これを現在の技術で解決するには、ＶＣ単位を上位の管理者が制御して、固定することで実現する。設定されたＶＣ単位以外のＶＣサイズは、ＬＯＰ（Loss Of Pointer）と認識する方法又はＶＣサイズの変更のシーケンスを簡略化し、回路規模を抑える方法が採られている。また、クロスコネクトにおいても、多段セレクタにより実現している。そのため、クロスコネクトの規模の増大に応じて、セレクタの段数が増加し、不可避的に遅延が増加すると共に回路規模も増大する。更に、セレクタでクロスコネクトを実現した場合には、後段のセレクタが選択していない回路は、無駄となってしまう。また、セレクタでクロスコネクトを実現した場合およびクロスコネクトの規模を増大する場合には、同じ割合で規模が増大することとなる。
【００１０】
また、パスプロテクションにおいては、入力パスの切替に実際の信号の品質を監視し、自動的に切り替える機能をＩＴＵ−Ｔ等のスペックとして配備する必要がある。ポインタ処理部および切替部が独立しているため、ポインタ部で検出したアラームを、遅延分を考慮して切替部に渡すか又は切替部で再度アラーム検出を行うかの何れかの方法で実現していた。前者の場合には、開発する装置毎に遅延量が変化するため、固定的な遅延と判断した場合には、その装置固有の機能となり、汎用性がなかった。一方、後者の場合には、切替部にも簡易的なポインタ処理部が必要となり、装置全体から見た場合に、冗長な回路構成となり、回路規模を増加される要因の１つとなった。
【００１１】
また、パスのプロテクションにおいて、装置内の伝送遅延を吸収し、切替時に主信号をエラーさせない無瞬断切替機能において、従来技術では、２系統の入力に対して相互の伝送遅延を比較し、位相を遅い側へ合わせる機能については、全機能をＨ／Ｗで実現している。そのため、回路規模が大きく、対応するＶＣサイズの拡大に応じて、回路規模が増大する傾向があり、実現が困難となっている。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
上述した従来技術では、対応ＶＣサイズの増大およびクロスコネクトの規模拡大に伴い回路規模が増大し、現状の大規模半導体集積回路（ＬＳＩ）に機能を持たせるとしても、実現不可能となることも考えられる。また、従来の技術で実現した際に、拡張性が低いため、ＶＣサイズの規模の増大又はクロスコネクトの拡大が発生した場合には、新規に回路を見直す必要があった。
【００１３】
本発明は、従来技術の上述した課題に鑑みなされたものであり、実現回路の小型化および拡張性に優れたＳＤＨ伝送方法および装置を提供することを目的とする。
【課題を解決するための手段】
【００１４】
前述の課題を解決するため、本発明によるＳＤＨ伝送方法および装置は、次のような特徴的な構成を採用する。
【００１５】
（１）デュアルポートＲＡＭ（ＤＭ）を使用し、受信したSynchronous Digital Hierarchy（ＳＤＨ）信号に対してポインタの終端処理を行い、主信号を出力するＳＤＨ伝送方法において、
前記受信したＳＤＨ信号のペイロード部分の情報を検出し、該検出されたペイロード部分の情報を前記ＤＭへ直接書き込むＳＤＨ伝送方法。
【００１６】
（２）前記ポインタの終端処理したポインタの状態により、前記ＤＭに対して書き込むアドレスを制御する上記（１）のＳＤＨ伝送方法。
【００１７】
（３）複数の入力信号を受信し、前記ポインタの状態により、前記複数の入力信号を切替選択して前記ＤＭに書き込む上記（１）又は（２）のＳＤＨ伝送方法。
【００１８】
（４）デュアルポートＲＡＭ（ＤＭ）の所定アドレスにSynchronous Digital Hierarchy（ＳＤＨ）受信信号を書き込み、前記ＤＭから読み出して主信号出力を得るＳＤＨ伝送装置において、
前記受信信号に対してポインタ終端処理を行うＡＵ(Access Unit)ポインタ解釈部と、該ＡＵポインタ解釈部に接続され、前記ＤＭへの書き込みアドレスを生成する書き込みフレームカウンタと、該書き込みフレームカウンタに接続されポインタを生成するポインタ生成部と、前記書き込みフレームカウンタおよび読み出しフレームカウンタの出力を受けて前記ポインタ生成のためのスタッフ情報を取得するスタッフ判定部と、前記受信信号および前記ポインタ生成部からのポインタを切替選択して前記ＤＭに書き込むＳＥＬ部と、前記読み出しフレームカウンタ、前記スタッフ判定部および前記書き込みフレームカウンタの出力を受け前記ＤＭの読み出しアドレスを生成する読み出し制御・クロスコネクト部を備えるＳＤＨ伝送装置。
【００１９】
（５）前記ＳＥＬ部および前記ＡＵポインタ解釈部には、複数の受信信号が入力される上記（４）のＳＤＨ伝送装置。
【００２０】
（６）前記ＤＭの書き込み側および読み出し側には、それぞれシリアルーパラレル変換回路およびパラレルーシリアル変換回路が設けられる上記（４）又は（５）のＳＤＨ伝送装置。
【００２１】
（７）前記入力信号のエラーを検出するエラー検出部を備える上記（４）、（５）又は（６）のＳＤＨ伝送装置。
【００２２】
（８）前記各入力信号のマルチフレームの終端機能を有する複数のマルチフレーム収集部および前記複数のマルチフレーム収集部のタイミング差を比較する比較手段を備える上記（４）乃至（７）の何れかのＳＤＨ伝送装置。
【００２３】
（９）前記ＳＤＨ伝送装置を複数個リング状に配置する上記（４）乃至（８）の何れかのＳＤＨ伝送装置。
【発明の効果】
【００２４】
本発明のＳＤＨ伝送方法および装置によると、次の如き実用上の顕著な効果が得られる。即ち、従来はポインタ処理を実施後に、その結果をＤＭに書き込んでいるので、ポインタ処理部の回路はポインタを終端し、その結果に基づき書き込み側のカウンタ制御を行っている。これに対して、本発明ではポインタの生成までを実施し、ＤＭへの書き込みを、ａポインタ終端、ｂ終端処理から挿入ポインタ生成、ｃ生成ポインタとその挿入すべきアドレスを生成および４ポインタ値をＳＥＬ部に、ｄで生成したアドレスを書き込み側カウンタ制御部へ渡すことにより実現している。その結果、従来高速処理が必要とされたポインタの生成処理を遅らせてもＤＭの読み出し側に書き込み側との差があれば、生成処理に時間的制約がなくなる。換言すると、読み出しより早ければよいことになる。これにより、ポインタの生成処理（終端処理も含む）が、ハードウエアのみでなくソフトウエア又はファームウエア処理可能になり、回路規模の縮小および柔軟性が改善可能である。
【実施例１】
【００２５】
以下、本発明によるＳＤＨ伝送方法および装置の好適実施形態の構成および動作を、添付図面を参照して詳細に説明する。
【００２６】
先ず、図１は、本発明によるＳＤＨ伝送システム（又はＳＤＨ伝送装置）の基本構成を示すブロック図である。このＳＤＨ伝送システム１０は、セレクタ（ＳＥＬ部）１１、データメモリであるＤＭ（デュアルポートＲＡＭ）１２、ＡＵポインタ解釈部１３、書き込みフレームカウンタ１４、読み出しフレームカウンタ１５、スタッフ判定部１６、ポインタ生成部１７および読み出し制御クロスコネクト制御部１８により構成される。
【００２７】
主信号入力がＳＥＬ部１１およびＡＵポインタ解釈部１３に入力される。このＡＵポインタ解釈部１３の出力信号は、書き込みフレームカウンタ１４に入力される。この書き込みフレームカウンタ１４の出力信号は、ＳＥＬ部１１、ＤＭ１２、スタッフ判定部１６およびポインタ生成部１７に入力される。読み出しフレームカウンタ１５は、装置内クロック信号を受け、その出力信号をスタッフ判定部１６および読み出し制御クロスコネクト制御部１８に入力される。スタッフ判定部１６の出力信号は、ポインタ生成部１７および読み出し制御クロスコネクト制御部１８に入力される。また、ポインタ生成部１７の出力信号は、ＳＥＬ部１１に入力される。ＤＭ１２には、更にＳＥＬ部１１および読み出し制御クロスコネクト制御部１８の出力信号が入力され、主信号出力を出力する。
【００２８】
図１に示すＳＤＨ伝送システム１０の各構成要素の主要機能を説明する。ＳＥＬ部１１は、主信号と生成ポインタのどちらを書き込むかの選択を行う。また、入力が複数存在する場合も、後段のＤＭ１２への書き込みデータの切替を行う。ＤＭ１２は、ＳＥＬ部１１で選択された出力の書き込みおよび書き込み情報の読み出しを行う。ＡＵポインタ解釈部１３は、ポインタ終端処理を行う。書き込みフレームカウンタ１４は、ＤＭ１２への書き込みアドレスを生成する。このとき、主信号からの入力データ時のアドレスとポインタ生成部１７からのデータを書き込む場合のアドレスを生成することが可能である。読み出しフレームカウンタ１５は、ＤＭ１２からの読み出しアドレスを生成する。スタッフ判定部１６は、ポインタ生成のためのスタッフ情報を取得する。ポインタ生成部１７は、挿入されるポインタを生成する。読み出し制御、クロスコネクト制御部１８は、ＤＭ１２の読み出し側のアドレスを機能に応じて生成する。
【００２９】
図１に示すクロスコネクト装置（又はポインタ処理部）を含むＳＤＨ伝送システム１０は、１個のＤＭ１２により、ＥＳ、バスプロテクション処理およびクロスコネクト処理を同時に実現する。そして、実際に処理が必要となる部分をＤＭ１２の書き込みアドレス制御および読み出しアドレス制御のみとし、制御対象を簡素化することにより、回路規模の小型化を実現する。尚、後述する如く、切替を簡素化するために、ＤＭ１２上のマッピングを工夫することにより、読み出し側の制御を簡素化し、読み出しの高速化を図っている。
【００３０】
また、実際に伝送しなければならないデータがＳＤＨフレームフォーマット中のペイロード部分であることを利用して、データ書き込みが停止しても問題のないＯＨ部の処理のタイミングを使用して、伝送するデータのポインタ状態をペイロード部分に対応付けた形でＤＭに書き込みを行う。更に、ポインタ情報のみでなく、ＶＣ単位の品質情報も併せて書き込むことにより、パスプロテクション機能を実現可能にしている。
【００３１】
一方、読み出しアドレス制御部（読み出し制御クロスコネクト制御部１８）では、クロスコネクト機能を実現する場合には、書き込みアドレス制御部（書き込みフレームカウンタ１４）から該当するＶＣのポインタ状態が書き込まれたアドレスを認識する。これに該当するＶＣを選択したと判断された場合に、書き込まれたポインタ状態から判断される。
【００３２】
図２は、図１に示す基本構成を応用する多入力ＳＤＨ伝送システムのブロック図である。尚、説明の便宜上、図１の構成要素に対応する構成要素には、同様の参照符号を使用している。この多入力ＳＤＨ伝送システム１０´は、ＳＥＬ部１１およびＡＵポインタ解釈部１３に、複数の主信号入力が入力される。そして、ＳＥＬ部１１は、これら複数の主信号入力を選択してＤＭ１２に入力する。
【００３３】
次に、図３は、ＳＴＳ−３（１５０Ｍ相当）の本発明による４入力ＳＤＨ伝送システムの構成を示すブロック図である。この４入力ＳＤＨ伝送システムでは、４個の入力（入力１〜入力４）を有し、メモリの容量を３フレーム分持つことを条件とする。後述の如く、入力ポイントで４つのＳＴＭ−１は、ポインタ処理部により、個別にポインタ解釈し、パスの先頭位置を検出する。その後、メモリのバイト幅に合わせた形でシリアル−パラレル変換するように構成されている。
【００３４】
この４入力ＳＤＨ伝送システム２０Ａは、入力１〜入力４に対応するポインタ処理部２１ａ〜２１ｄと、１：３シリアルーパラレル変換（シリパラ）部２２ａ〜２２ｄおよび１：８シリパラ部２３ａ〜２３ｄと、１：４シリパラ部２４と、１２−１ＳＥＬ部１１と、ＤＭ２５と、書き込みアドレス生成部２６と、４：１パラシリ部２７と、８：１パラシリ部２８ａ〜２８ｄおよび３：１パラシリ部２９ａ〜２９ｄと、上位からのクロスコネクト制御情報３０が入力される読み出しアドレス生成部３１とにより構成される。
【００３５】
先ず、本発明の特徴の１つであるメモリ（ＤＭ２５）のマッピングによる、回路構成の簡略化について説明する。ここでは、説明の簡略化のために、１ビット幅の１５０Ｍｂｐｓの入力を一度、１：３シリパラ部２２でＶＣ３単位の１：３のシリアルーパラレル（直―並）変換後に、各ＶＣ３単位の入力を１：８シリパラ部２３にて、各ＶＣ単位のビット幅を８ビット幅に変換している。そして、ＤＭ２５への書き込み時には、ＶＣ単位の入力が１２ＣＨ分存在することを想定して、ＤＭ２５のビット幅は６４ビットとする。
【００３６】
次に、図４および図５は、上述したＤＭ２５のメモリマップ例を示す。ＶＣ３単位のパスのサイズは、８ビットで７６５バイトである。６４ビット換算で９６ワード（padding３バイト）となり、ＶＣ３単位に６０ｈのアドレス空間を必要とする。その上で、クロスコネクトを実現する場合のメモリマッピングとパスプロテクションを実現する場合のマッピングフォーマットを異なったものにすることにより、実際のアドレス制御を簡略化している。
【００３７】
図４は、クロスコネクトに適したメモリマッピングである。一方、図５は、パスプロテクションに適したマッピング構成例である。図４に示すメモリマッピングは、４本の入力をＶＣ３単位に出力の４本の出力に対して１２対１２のクロスコネクトを実現する例として、記載している。ＶＣ３単位の１ＣＨかつ１フレーム分の必要ビット数は、６０Ｈ分である。クロスコネクトのアドレス制御を簡略化するために、８０Ｈずつマッピングしている。マッピングの規則としては、３フレームの信号を大きくフレーム単位に分割された、１２ＣＨ分が昇順にアサインされたマッピングとする。
【００３８】
この場合、全ＣＨの３フレーム分のアドレス空間は約３Ｍとなる。この容量をサポートするためには、１３本のアドレス（ADD[12downto0]）が必要となるが、クロスコネクトを実現するために必要なアドレスは、ADD[10downto7]のアドレスを制御することで、容易にクロスコネクトが実現される。具体例として、入力１の先頭ＶＣ３のＣＨ（ＣＨ１）をＣＨ８に出力したい場合には、読み出し側のアドレスADD[10downto7]にADD[1,0,0,0]の値にすることで容易に出力側のアドレスを生成できることになる。
【００３９】
一方、パスプロテクションを実現する場合について説明する。ここでは、パスプロテクションの切替信号としては、入力１と入力３、および入力２と入力４をパスプロテクションの対象とした場合を例として説明している。この場合には、図４で説明したアドレスマッピングでも、クロスコネクト同等の容易性が実現可能である。しかし、図５に示すマッピングを実現するとことにより、更に安易性のある、しかも、クロスコネクト時に比べてメモリ容量を有意義に使用し、メモリの容量を削減することも可能となる。
【００４０】
マッピングの規則としては、パスプロテクションを考えた場合に、１ＣＨの１フレーム分の領域は６０Ｈで良いが、パスプロテクションの対象がメモリ空間を大きく２分割する構成としている。そのために必要なメモリ数は２Ｍとなるが、必要なアドレスの数は変わらない。そして、入力１および入力３のマッピングを０Ｈ〜８００Ｈにアサインする（図４（Ａ）参照）。入力２および入力４のマッピングを８００Ｈ〜１０００Ｈにアサインする（図４（Ｂ）参照）。これにより、切替対象のアドレスはADD[11]のみとなり、本アドレスを制御することで、パスプロテクションが容易に実現できることとなる。
【００４１】
次に、従来技術のパスプロテクションの切替要因の検出においては、図６に示す本発明の第２実施形態のブロック図に示す如く、図３に対してポインタ処理部からの情報を用いてＰ−ＡＩＳ（警報表示信号）、ＬＯＰ等のエラーを検出するエラー検出部（ＥＲＲ  ＤＥＴ）３２ａ〜３２ｄを追加している。更に、メモリマップの空き領域（図４および図５参照）に対して書き込みを実現することで、メモリの書き込みと読み出しの差から生じる遅延を意識することなく、上述の検出された状態から自動的な切替を実現できる。
【００４２】
メモリへの書き込みは、主信号のメモリの書き込みが一時停止される、ＳＯＨ部の書き込み時に実施することで、容易に実現できる。また、メモリに保持できるフレーム数（Ｎ）に対して、（Ｎ−１）フレームの前倒しした、出力も可能となり、後述する位相揃えの機能と併せて使用することで、切替時にエラーの発生をなくして切替えが可能となる。入力部において、ポインタのスタッフ／デスタッフが発生した場合も、上述した品質情報と同様にＯＨ部のタイミングでスタッフ状態も書き込み、読み出し側で同一数のスタッフ／デスタッフを実現することにより、完全に同期していない同期網の信号の伝送も可能となる。
【００４３】
メモリの保持するフレーム数を増加することで、装置内の伝送遅延を吸収し、切替え機能に関しても、この機能にて実現することで、回路の簡略化が図れる。この場合に、パスプロテクションの対象となる２系統の入力に対して、何らかの方法で、パスに対して遅延量判定用のマルチフレームパターンを挿入する。
【００４４】
マルチフレームのフレーム数は、最大遅延差の２倍のフレーム数とすることで、２系統の入力に対して遅延量の大小が判定できる。例えば、６４フレームのマルチフレームでは、遅延の大小を判定するための最大遅延差は３２フレームとなる。遅延を揃えるためには、３２フレームのメモリの保持が必要となる。この機能を構成に追加する場合には、図７の第３実施形態に示す如く、図３の構成にマルチフレームの終端機能を有するマルチフレーム収集部３３ａ〜３３ｄを追加し、これらマルチフレーム収集部３３のタイミング差を比較することで遅延差をおよび遅延の大小を判定する比較手段３４、３５を追加している。この比較結果を、上位の制御部（ＣＰＵ）に渡すことで、ＣＰＵ（中央処理装置）は、フレームの読み出すべき読み出しアドレスを生成する。読み出しアドレス生成部３１において、読み出しフレームを制御することで、回路構成は図３と略同等となる。データ保持用のメモリ（ＤＭ２５）は、規模が大きくなるが、その制御回路は最小化が図れる。
【００４５】
次に、本発明のＳＤＨ伝送システムを１０Ｇ（９．５９Ｇｂｐｓ)のリング構成を取るパスプロテクションに応用した場合の構成図を図８に示す。この１０Ｇリングシステム８０は、１０Ｇのファイバにより、複数のＳＤＨ伝送装置８１Ａ〜８１Ｄが２本のリング８２−８３で構成されている。装置内をこの２本のファイバにより、冗長構成を持たせたＵＰＳＲ（Uni-directional Path Switched Ring）方式を使用する。このリングシステム８０の概要としては、システムの要素となる各装置８１が１０Ｇのインタフェースを２組とこのシステムの外部インタフェースとして、ＳＴＳ−１からＳＴＳ−１９２までの柔軟な組み合わせを持つインタフェース部によって構成されている。
【００４６】
インタフェース部の組み合わせはトータルで１０Ｇ分の容量を持つことを特徴とし、外部インタフェースとして冗長構成を持つために、クロスコネクト部では、４０Ｇ分のクロスコネクト機能を求められている。また、ＵＰＳＲ方式では、パスプロテクション機能を実現する必要がある。そのため、従来技術では、クロスコネクトでインタフェース部側へ出力される信号をインタフェース部にてパスプロテクション機能を配備して実現していたため、システムを実現するための回路構成は大規模な回路となっていた。
【００４７】
本発明を採用することで、図８の４０Ｇクロスコネクト部にパスプロテクション機能を配備することが可能となり、回路規模を縮小し且つシステムの小型化が可能である。図９は、図８のリングシステム８０を構成する各装置８１Ａ〜８１Ｄの４０Ｇクロスコネクトおよびパスプロテクション部の詳細ブロック図を示す。
【００４８】
以上、本発明によるＳＤＨ伝送方法および装置の種々の実施形態の構成および動作を詳述した。しかし、斯かる実施形態は本発明の単なる例示に過ぎず、何ら本発明を限定するものでないことに留意されたい。本発明の要旨を逸脱することなく、特定用途に応じて種々の変形変更が可能であること、当業者には容易に理解できよう。
【図面の簡単な説明】
【００４９】
【図１】本発明によるＳＤＨ伝送装置の基本構成を示すブロック図である。
【図２】本発明による多入力ＳＤＨ伝送装置の基本構成を示すブロック図である。
【図３】本発明による４入力ＳＤＨ伝送装置の第１実施形態のブロック図である。
【図４】図３において使用されるＤＭのクロスコネクトに関するメモリマッピングの具体例である。
【図５】図３において使用されるＤＭのバスプロテクションに関するメモリマッピングの具体例を示す。
【図６】本発明による４入力ＳＤＨ伝送装置の第２実施形態のブロック図である。
【図７】本発明による４入力ＳＤＨ伝送装置の第３実施形態のブロック図である。
【図８】本発明のＳＤＨ伝送装置を応用する１０Ｇリングシステムのシステム構成図である。
【図９】図８に示すリングシステムに本発明のＳＤＨ伝送装置を適用した構成を示すブロック図である。
【図１０】従来のＳＤＨ伝送システムのブロック図である。
【符号の説明】
【００５０】
１０、１０´、２０Ａ〜２０Ｃ、４０、８１Ａ〜８１Ｄ  ＳＤＨ伝送装置
１１  ＳＥＬ部
１２  デュアルポートＲＡＭ（ＤＭ）
１３  ＡＵポインタ解釈部
１４  書き込みフレームカウンタ
１５  読み出しフレームカウンタ
１６  スタッフ判定部
１７  ポインタ生成部
１８  読み出し制御・クロスコネクト制御部
２２、２３  シリアルーパラレル変換回路
２８、２９  パラレルーシリアル変換回路
３２  エラー検出部
３３  マルチフレーム収集部
３４、３５  比較手段  
【図１】
2005045573.tif 000003
【図２】
2005045573.tif 000004
【図３】
2005045573.tif 000005
【図４】
2005045573.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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