(57)【要約】【課題】ルビジウム原子発振器の出力の位相雑音特性，周波数短期安定度を改善し，かつ，ＬＳＩ化を可能とする。【解決手段】スレーブ発振器をＯＣＸＯ２１によって構成する。ＤＤＳ２２は，ＯＣＸＯ２１の出力信号を入力し，ルビジウム原子の原子共鳴周波数の１／Ｎの周波数の信号を生成して出力する。その信号の雑音をＬＰＦ２４によって除去した後，ＰＬＬ２５により逓倍してルビジウム原子の原子共鳴周波数の信号を生成するとともに，低周波発振器１５から入力した低周波信号で変調を加える。ＰＬＬ２５の出力信号を原子共鳴器１３に入力してルビジウム原子の共鳴周波数との誤差信号を検出し，同期検波器１６によって同期検波し，積分回路１７によりＯＣＸＯ２１の出力周波数を制御する制御信号を生成する。【選択図】図１
2005303641.tif 000002
【特許請求の範囲】
【請求項１】
ルビジウム原子発振器であって，
ＯＣＸＯによって構成されるスレーブ発振器と，
前記スレーブ発振器の出力信号を入力し，ルビジウム原子の原子共鳴周波数の１／Ｎ（Ｎは２以上の整数）の周波数の信号を生成して出力するＤＤＳと，
前記ＤＤＳの出力信号を逓倍してルビジウム原子の原子共鳴周波数の信号を生成するとともに，入力した低周波信号で変調を加えるＰＬＬと，
前記ＰＬＬに前記変調を行わせるための低周波信号を生成して前記ＰＬＬに出力する低周波発振器と，
前記ＰＬＬの出力信号を入力してルビジウム原子の共鳴周波数との誤差信号を検出し出力する原子共鳴器と，
前記原子共鳴器の出力信号を前記低周波発振器により生成された低周波信号に基づいて同期検波し，前記スレーブ発振器の出力周波数を制御する制御信号を生成する制御信号生成回路とを備える
ことを特徴とするルビジウム原子発振器。
【請求項２】
ルビジウム原子発振器であって，
ＯＣＸＯによって構成されるスレーブ発振器と，
前記スレーブ発振器の出力信号を入力し，ルビジウム原子の原子共鳴周波数の１／Ｎ（Ｎは２以上の整数）の周波数に低周波の変調を加えた信号を生成して出力するＤＤＳと，
前記ＤＤＳの出力信号を逓倍して原子共鳴器に入力する信号を生成するＰＬＬと，
前記ＰＬＬの出力信号を入力してルビジウム原子の共鳴周波数との誤差信号を検出し出力する原子共鳴器と，
前記原子共鳴器の出力信号を低周波変調された信号に基づいて同期検波し，前記スレーブ発振器の出力周波数を制御する制御信号を生成する制御信号生成回路とを備える
ことを特徴とするルビジウム原子発振器。
【請求項３】
請求項２に記載のルビジウム原子発振器において，
前記ＤＤＳは，前記スレーブ発振器から入力された信号の周期で，低周波の変調周波数に応じて変化する制御値を加算する加算手段と，
前記加算手段の加算結果を予めメモリ蓄積された変調用ルークアップテーブルを用いてデジタルの振幅値に変換し，その振幅値をもとに前記ルビジウム原子の原子共鳴周波数の１／Ｎの周波数に低周波の変調を加えた信号を生成する信号生成手段とを備える
ことを特徴とするルビジウム原子発振器。
【請求項４】
請求項２または請求項３に記載のルビジウム原子発振器において，
前記制御信号生成回路は，前記原子共鳴器の出力信号を，前記スレーブ発振器の出力をそれ自身の周期でサンプリングすることにより抽出した変調周波数の信号によって同期検波し，前記スレーブ発振器の出力周波数を制御する制御信号を生成する
ことを特徴とするルビジウム原子発振器。
【請求項５】
請求項１から請求項４までのいずれか１項に記載のルビジウム原子発振器において，
前記ＤＤＳと，少なくとも前記ＰＬＬおよび前記制御信号生成回路の一部または全部を１つのＬＳＩで構成した
ことを特徴とするルビジウム原子発振器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は放送用基準周波数源，ディジタル同期網及び移動体通信クロック源等に用いるルビジウム原子発振器に関し，特に，出力の位相雑音特性及び周波数短期安定度に優れ，かつ，ＬＳＩ化が可能なルビジウム原子発振器に関する。
【背景技術】
【０００２】
近年，市場では小型・低価格でかつ高性能なルビジウム原子発振器が要求されており，これを実現すべく，回路構成の簡略化や低コストな部品の選択が進められている。その結果，スレーブ発振器となるＶＣＸＯ（Voltage Controlled X'tal Oscillator ）は，価格，大きさの面から，出力周波数の安定度の悪い（初期偏差や経時変化量が大きい）小型品が用いられるようになっている。
【０００３】
図９に従来のルビジウム原子発振器の構成を示す。ルビジウム原子発振器６において，１１はＶＣＸＯ，１２は逓倍・周波数合成回路，１３は原子共鳴器，１４はプリアンプ，１５は低周波発振器，１６は同期検波器，１７は積分回路である。
【０００４】
ルビジウム原子発振器６では，ルビジウム原子発振器６の出力となるＶＣＸＯ１１の出力を逓倍・周波数合成回路１２に入力する。逓倍・周波数合成回路１２は，入力された信号に低周波発振器１５の出力信号で変調を加え，ルビジウム原子の遷移周波数（原子共鳴周波数）である約６．８ＧＨｚまで逓倍した後，その信号を原子共鳴器１３に向けて出力する。
【０００５】
図１０は原子共鳴器１３の構成を示す図である。原子共鳴器１３は，ルビジウムランプ１３１と，フィルターセル１３２と，空洞共鳴器１３３と，光検出器１３４とから構成される。空洞共鳴器１３３中には，ルビジウムのガスが封入されている。
【０００６】
ルビジウムランプ１３１を発光させると，フィルターセル１３２を介して空洞共鳴器１３３中に光が照射される。図１１に示すように，逓倍・周波数合成回路１２から入力される被変調信号（マイクロ波）の周波数を変えていくと，照射された光の透過率が変わり，，光検出器１３４の出力が変化する。入力される被変調信号の周波数がルビジウム原子の原子共鳴周波数である6.834682・・・ ＧＨｚと一致すると，光・マイクロ波二重共鳴により光検出器１３４の出力が最小となる。
【０００７】
すなわち，光検出器１３４は，逓倍・周波数合成回路１２から入力された被変調信号の周波数とルビジウム原子の原子共鳴周波数との差に応じた共鳴信号を出力する。入力された被変調信号の周波数がルビジウム原子の遷移周波数と一致すれば，出力される共鳴信号は最小となり，誤差が大きいほど出力される共鳴信号は大きくなる。
【０００８】
この共鳴信号をプリアンプ１４で増幅し，同期検波器１６で低周波発振器１５の周波数，即ち原子共鳴器１３の入力信号における変調と同じ周波数で同期検波を行う。積分回路１７は，同期検波器１６の出力を直流信号に平滑し，誤差信号として出力する。この積分回路１７からの誤差信号出力をＶＣＸＯ１１の周波数制御電圧としてフィードバックすることにより，ＶＣＸＯ１１の出力周波数をルビジウム原子の共鳴周波数安定度と同等に保つ（周波数ロックする) ようになっている。
【０００９】
なお，周波数アンロック状態における周波数安定度の劣化を最小限に抑えるルビジウム原子発振器について，下記の特許文献１に記載されている。
【特許文献１】特開２００２−２７１１９７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
前述のように，従来の小型ルビジウム原子発振器は，ＶＣＸＯを用いた構成となっているため，ルビジウム原子発振器の位相雑音特性並びに短期安定度特性が比較的悪くなる傾向にあった。ＶＣＸＯは，外部制御電圧により周波数可変を可能としているが故に，固定周波数出力の水晶発振器と比較すると，温度・電源・雑音等の外部環境や経年変化に対する周波数変化が大きい。
【００１１】
製品の小型化につれ採用が進んでいる小型ＶＣＸＯは特にこの傾向が強く，これらの事項をカバーするため，一般的により急峻な周波数可変特性を持たせている。このため，周波数安定度は周囲雑音の影響を受け易く，ルビジウム原子発振器を構成した場合の短期安定度や位相雑音劣化の主要因となっている。
【００１２】
これらのＶＣＸＯに起因する問題を除去するためには，さらに高精度の発振器を用いる必要があるが，現在の製品では大型化してしまい実装上の制約から採用できない。また，高精度かつ小型品は高価なため，製造コストを考慮すると実用的ではない。
【００１３】
一方，周辺回路の小型化については，従来のルビジウム原子発振器では，例えば図１２に示すように，逓倍・周波数合成回路１２が，逓倍回路１２１と周波数合成回路１２２と分周回路１２３とから構成され，逓倍回路１２１および周波数合成回路１２２がコイル（Ｌ）及びコンデンサー（Ｃ）を含む回路構成であるため，単純にＬＳＩ化を行うことができない。
【００１４】
本発明は，上記従来技術の問題点を解決し，出力の位相雑音特性及び周波数短期安定度に優れ，かつ，ＬＳＩ化が可能なルビジウム原子発振器を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明では，出力周波数が周囲雑音の影響を受けにくく，また周波数偏差や周波数経時変化がＶＣＸＯより優れているＤＤＳ（Direct Digital Synthesizer）やＰＬＬ（Phase Locked Loop ）を用いた構成を採ることにより，短期安定度及び位相雑音特性を改善する。
【００１６】
体積の大きいＯＣＸＯ（Oven Controlled X'tal Oscillator）を使用することで懸念される装置の大型化については，ＤＤＳやＰＬＬによる構成により周辺回路を小型化し，現状と同等以下のサイズを達成することを可能とする。
【００１７】
また，光・マイクロ波二重共鳴のための変調・合成を，ＤＤＳを用いて行うことにより，従来のルビジウム原子発振器における低周波発振器を不要とし，ＰＬＬの構成部品であるＶＣＸＯをＶＣＯとして，ＬＳＩ化を実現する。これにより，更なる小型化・低価格化を達成することができるようにする。
【００１８】
すなわち，本発明のルビジウム原子発振器は，スレーブ発振器としてＯＣＸＯ（Oven Controlled X'tal Oscillator）を用い，この周波数を入力としたＤＤＳ（Direct Digital Synthesizer）で原子共鳴器の入力周波数の端数を合成し，これをＰＬＬ（Phase Locked Loop ）にて原子共鳴周波数まで逓倍する回路を持つ。また，位相変調のための低周波発振器，及び原子共鳴器とこれより出力された信号から原子共鳴周波数との誤差信号を検出する同期検波器を備える。
【００１９】
また，本発明は，ＤＤＳで生成された周波数をリファレンスとして数百ＭＨｚ帯のＰＬＬ(Phase Locked Loop) を介し，ＤＤＳで発生するＤＤＳの構造的欠点（位相切捨て誤差，ＤＡＣ分解能等）による雑音を除去する機能を有することを特徴とする。
【００２０】
本発明は，ルビジウム原子発振器の制御ループに必要な位相変調機能を，ＤＤＳ後段のＰＬＬループ内部に持たせることができる。
【００２１】
また，位相変調機能をＰＬＬループ内部の周波数変調器で実現するのでなはく，原子共鳴器の光量に応じた共鳴周波数の位相変調を，ＤＤＳ内部のメモリに予め格納した変調用ＳＩＮルックアップテーブルを用いてチューニングワードをスイープさせることで，ＤＤＳ出力に印加することにより実現することもできる。
【００２２】
原子共鳴器の光量に応じた共鳴周波数の位相変調をＤＤＳ内部にて行うことで，後段の雑音除去用ＬＰＦ（Low Pass Filter ）のカットオフ周波数を高くすることができる。これによりＤＤＳ後段のＰＬＬ内の原子共鳴周波数を発生するＶＣＯを，電気的特性の制限からこれまで水晶に限定されていたものをＬＳＩに代替させることが可能となり，またＤＤＳ〜ＰＬＬ〜ＶＣＯ  を１チップＩＣ化することも可能になる。したがって，ルビジウム原子発振器の小型化，低価格化を実現することができるようになる。
【００２３】
また，本発明は，スレーブ発振器の出力を自身と同じ周期でサンプリングすることにより変調周波数を抽出し同期検波する構成をとることができる。
【発明の効果】
【００２４】
本発明は，ルビジウム原子の共鳴周波数の発生源として出力の純度が高いＯＣＸＯや周囲雑音等の影響を受けにくいＤＤＳ及びＰＬＬを用いてルビジウム原子発振器を構成する。従って，本発明によれば，出力の位相雑音特性，及び周波数短期安定度に優れ，小型化の可能なルビジウム原子発振器を安価に実現できる。
【００２５】
本発明では，ＤＤＳを用いて原子共鳴器の二重共鳴部を構成するための位相変調を行う。従って，本発明によれば，低周波発振器等の部品点数を削減し，ＰＬＬのＩＣ化を進めることが可能となり，一層の低価格化を達成することもできる。以上より，本発明によれば，従来よりも低コスト・高精度なルビジウム原子発振器を実現可能となる。
【発明を実施するための最良の形態】
【００２６】
〔第１の実施の形態〕
図１は，本発明の第１の実施の形態に係るルビジウム原子発振器の構成を示す図である。図１において，１はルビジウム原子発振器，２１はスレーブ発振器としてのＯＣＸＯ，２２はルビジウム原子の原子共鳴周波数の１／Ｎの周波数を生成するＤＤＳ（Direct Digital Synthesizer），２３はＤＤＳ２２を駆動するスイッチ，２４はＬＰＦ（Low pass filter ），２５はＤＤＳ２２の出力を逓倍してルビジウム原子の原子共鳴周波数を生成するＰＬＬである。ＰＬＬ２５において，２５１は位相比較器，２５２はＬＰＦ，２５３は変調回路，２５４はＶＣＸＯ，２５５は分周器である。
【００２７】
なお，図１中，原子共鳴器１３，プリアンプ１４，低周波発振器１５，同期検波器１６，積分回路１７は，図９に示す従来のルビジウム原子発振器６中の同符号の構成要素と同様である。
【００２８】
図９に示す従来のルビジウム原子発振器６では，スレーブ発振器としてＶＣＸＯ１１を使用しているが，本発明では，出力の純度が高く（Ｑ値が高く），位相雑音特性の優れたＯＣＸＯ２１を採用する。
【００２９】
ＯＣＸＯ２１の出力周波数Ｆc は，ＤＤＳ２２にリファレンスクロックとして入力される。ＤＤＳ２２は，入力されたリファレンスクロック周波数Ｆc とチューニングワードと呼ぶ制御値とを用いて，ルビジウム原子の原子共鳴周波数の１／Ｎの周波数を生成する。
【００３０】
ＬＰＦ２４を経由したＤＤＳ２２の出力は，ＰＬＬ２５に入力される。ＰＬＬ２５は，位相比較器２５１，ＬＰＦ２５２，変調回路２５３，ＶＣＸＯ２５４，分周器２５５で構成され，以下のようにしてＤＤＳ２２の出力信号を原子共鳴周波数（６．８３・・・  ＭＨｚ  ）まで逓倍するとともに，変調を加える。
【００３１】
ＤＤＳ２２の出力周波数をリファレンスとして，位相比較器２５１が，ＶＣＸＯ２５４の出力を分周器２５５により分周した後のフィードバック周波数との誤差を検出する。ＬＰＦ２５２で雑音を除去した後，変調回路２５３において低周波発振器１５からの信号で位相変調し，ＶＣＸＯ２５４の周波数制御電圧に変調を加える。ＶＣＸＯ２５４の出力信号は原子共鳴器１３へ入力される。
【００３２】
原子共鳴器１３から出力された共鳴信号をプリアンプ１４で増幅し，同期検波器１６において，低周波発振器１５の周波数で同期検波を行う。そして，積分回路１７が，同期検波器１６の出力を直流信号に平滑し，誤差信号として出力する。この積分回路１７からの誤差信号出力をＯＣＸＯ２１の周波数制御電圧としてフィードバックすることにより，ＯＣＸＯ２１の出力周波数をルビジウム原子の共鳴周波数安定度と同等に保つ。
【００３３】
図２は，ＤＤＳの構成の詳細を示す図である。ＤＤＳ２２は，位相加算器２２１と，位相・振幅変換部２２２と，Ｄ／Ａコンバータ２２３とを備える。
【００３４】
まず，位相加算器２２１が，ＯＣＸＯ２１からの入力周波数Ｆc の周期でチューニングワードＭを加算していく。ＤＤＳ２２の分解能をｎとして，加算値が２n を超えると（すなわち位相が２πを超えると）オーバーフローし，０から再度加算を更新していく。位相・振幅変換部２２２では，位相加算器２２１から出力された値を，メモリに格納した変換テーブル（ＳＩＮルックアップテーブル）に従い，デジタルの振幅値（ＳＩＮ波形）へ変換し，最終的にＤ／Ａコンバータ２２３でアナログの正弦波Ｆo を出力する。なお，ＳＩＮルックアップテーブルは，位相（位相加算器２２１の出力）によって参照される正弦波の振幅値を格納したテーブルである。
【００３５】
出力周波数Ｆo は，リファレンスクロック周波数をＦc ，チューニングワードをＭ，ＤＤＳ分解能（チューニングワードのビット長）をｎとして，以下に示す（式１）で表される。
【００３６】
Ｆo ＝Ｆc  ×Ｍ／２n   （式１）
図１に示す構成を採る本発明では，ＤＤＳ２２の出力周波数は，原子共鳴器１３からのフィードバックで制御されるＯＣＸＯ２１の出力をリファレンス入力とするため，原子共鳴周波数に追従した精度が保障され，且つ位相雑音特性や短期安定度の優れた信号を抽出できる。
【００３７】
また，本発明は，従来技術のように逓倍・周波数合成回路を用いず，数百ＭＨｚ帯のＰＬＬ２５によって原子共鳴周波数を生成することから，ＤＤＳ２２の出力に重畳される雑音（例えば，位相切捨て誤差，ＤＡＣ分解能）を除去することができる。
【００３８】
また，本発明は，チップ化されたＩＣであるＤＤＳ２２とＰＬＬ２５を用いることにより，スレーブ発振器（ＯＣＸＯ２１）の周辺回路の小型化を達成することが可能となり，小型で位相雑音特性や短期安定度の優れたルビジウム原子発振器を構成することが可能である。
【００３９】
さらに，本発明は，出力周波数をＯＣＸＯ２１の後段から抽出することで，原子共鳴器１３およびＰＬＬ２５がアラーム状態（アンロック状態）となっても，ＯＣＸＯ２１単体の持つ長期／短期安定度を保証することができ，極めて安定度の高い発振状態を維持することができる。
【００４０】
図３に，ＶＣＸＯと比較したＯＣＸＯの一般的特性を示す。長期安定度，短期安定度ともにＯＣＸＯの方が優れていることがわかる。
【００４１】
本発明のルビジウム原子発振器１は，従来技術の逓倍・周波数合成回路の，サイドバンドスプリアス等の周囲雑音も増幅されてしまうという欠点を補い，位相雑音特性や短期安定度を向上させることも可能である。またＤＤＳ２２やＰＬＬ２５は，共に現在様々な分野で応用されており，そのコストも十分に安価である。このため低価格で高精度なルビジウム原子発振器を構成することが可能である。
【００４２】
〔第２の実施の形態〕
図４は本発明の第２の実施の形態に係るルビジウム原子発振器の構成を示す図であり，図５は，本発明の第２の実施の形態の変形例に係るルビジウム原子発振器の構成を示す図である。
【００４３】
図４または図５に示す構成は，原子共鳴器１３の二重共鳴部を構成するための変調方式の変形例を示すものである。図４のルビジウム原子発振器２のＰＬＬ２６と図５のルビジウム原子発振器３のＰＬＬ２７は，変調回路２５３の位置が図１に示すルビジウム原子発振器１のＰＬＬ２５と異なっている。
【００４４】
通常，原子共鳴周波数が約６．８ＧＨｚであるのに対し，位相変調周波数は５００Ｈｚ以下と微小である。図４に示すルビジウム原子発振器２のＰＬＬ２６は，ＶＣＸＯ２５４の出力を分周した後の信号に変調回路２５３で変調を掛けて位相比較器２５１に入力する回路構成をとる。ルビジウム原子発振器２は，分周器２５５による分周後の信号を低周波発振器１５の出力信号で変調することで，雑音を低減させるという長所がある。
【００４５】
一方，図５に示すルビジウム原子発振器３は，ＰＬＬ２７内において，位相比較器２５１の出力に変調回路２５３で変調を掛けることで，変調感度を高める回路構成を採る。
【００４６】
なお，図１に示すルビジウム原子発振器１と，図５に示すルビジウム原子発振器３との差異は，図１に示すルビジウム原子発振器１の場合，変調回路２５３をＬＰＦ２５２の後段に配置する構成を採り，原子共鳴器１３からの出力信号を同期検波器１６で同期検波する際にリファレンスとなる低周波信号を正弦波とするのに対し，図５に示すルビジウム原子発振器３の場合には，変調回路２５３をＬＰＦ２５２の前段に配置する構成を採り，同期検波の際にリファレンスとなる低周波信号を矩形波とする点である。
【００４７】
本例では，ＰＬＬループ内においてＶＣＸＯ２５４の周波数制御電圧に変調を加えることで，ＰＬＬのＬＰＦ２５２のカットオフ周波数を数百ＭＨｚ帯に設定することができ，出力スペクトルの優れた，すなわち出力周囲の不要スプリアスが抑制された信号を生成可能となる。
【００４８】
〔第３の実施の形態〕
図６は，本発明の第３の実施の形態に係るルビジウム原子発振器の構成を示す図である。図６において，４はルビジウム原子発振器，２８はＤＤＳ，２９はＨＰＦ（high pass filter），３０はＰＬＬである。
【００４９】
第１の実施の形態または第２の実施の形態では，低周波発振器１５を用いてＰＬＬ内で生成される信号の変調処理を行うのに対し，図６に示すルビジウム原子発振器４では，ＤＤＳ２８内部で信号の変調処理を行う。
【００５０】
図７は，ＤＤＳ２８の構成の詳細を示す図である。２８１は加算器，２８２はＥＰＲＯＭ等の不揮発性のメモリである。ＤＤＳチップ内（あるいは外部）のメモリ２８２に予め５００Ｈｚ以下の変調周波数Δφを変換情報（変換テーブル）として格納しておき，前述した出力周波数Ｆo を算出する際に，加算器２８１が以下の（式２）のように変調周波数ΔφをチューニングワードＭに加算していくことで，チューニングワードＭの設定値をスイープさせる。
【００５１】
Ｆo ＝Ｆc  ×（Ｍ＋Δφ）／２n   （式２）
また，ルビジウム原子発振器４では，位相復調方式として，スレーブ発振器としてのＯＣＸＯ２１の出力を，スレーブ発振器と同周期でサンプリングするデジタル方式によって位相変調周波数を検出し，同期検波器１６で同期検波を行う方法を用いる。すなわち，図６において，ＯＣＸＯ２１の出力は，ＨＰＦ２９を介してＤＤＳ２８の駆動信号としてＤＤＳ２８に入力される他，同期検波器１６に入力され，同期検波器１６は入力された信号を用いて原子共鳴器１３から出力された共鳴信号の同期検波を行う。
【００５２】
〔第４の実施の形態〕
図８は，本発明の第４の実施の形態に係るルビジウム原子発振器の構成を示す図である。図８において，５はルビジウム原子発振器，点線部で示される３１はＬＳＩである。３２はＶＣＯ（Voltage Controlled Oscillator ）である。
【００５３】
図６に示す第３の実施の形態のように，ＤＤＳ２８内部で信号の変調を行う位相変調方式を採用することによって，ＬＰＦ２４のカットオフ周波数を高く設定することができ，後段のＰＬＬの構成部品であるＶＣＸＯ２５４をＬＳＩ化（ＶＣＯ）することが可能になる。これにより，本発明の第４の実施の形態では，ＤＤＳ２８，ＰＬＬ（位相比較器２５１，ＬＰＦ２５２，ＶＣＯ３２，分周器２５５），同期検波器１６等をＬＳＩ３１として構成している。
【００５４】
このように，本発明の第４の実施の形態では，原子共鳴器１３内部の回路構成をＬＳＩ化することで，ルビジウム原子発振器５の小型化と低コスト化を実現することが可能となる。
【００５５】
以上から把握できるように，本発明の実施の形態の特徴を述べると以下のとおりである。
【００５６】
（付記１）  ルビジウム原子発振器であって，
ＯＣＸＯによって構成されるスレーブ発振器と，
前記スレーブ発振器の出力信号を入力し，ルビジウム原子の原子共鳴周波数の１／Ｎ（Ｎは２以上の整数）の周波数の信号を生成して出力するＤＤＳと，
前記ＤＤＳの出力信号を逓倍してルビジウム原子の原子共鳴周波数の信号を生成するとともに，入力した低周波信号で変調を加えるＰＬＬと，
前記ＰＬＬに前記変調を行わせるための低周波信号を生成して前記ＰＬＬに出力する低周波発振器と，
前記ＰＬＬの出力信号を入力してルビジウム原子の共鳴周波数との誤差信号を検出し出力する原子共鳴器と，
前記原子共鳴器の出力信号を前記低周波発振器により生成された低周波信号に基づいて同期検波し，前記スレーブ発振器の出力周波数を制御する制御信号を生成する制御信号生成回路とを備える
ことを特徴とするルビジウム原子発振器。
【００５７】
（付記２）  付記１に記載のルビジウム原子発振器において，
前記ＤＤＳは，前記スレーブ発振器から入力された信号の周期で，ある制御値を加算する加算手段と，
前記加算手段の加算結果を予めメモリ蓄積された変調用ルークアップテーブルを用いてデジタルの振幅値に変換し，その振幅値をもとに前記ルビジウム原子の原子共鳴周波数の１／Ｎの周波数の信号を生成する信号生成手段とを備える
ことを特徴とするルビジウム原子発振器。
【００５８】
（付記３）  ルビジウム原子発振器であって，
ＯＣＸＯによって構成されるスレーブ発振器と，
前記スレーブ発振器の出力信号を入力し，ルビジウム原子の原子共鳴周波数の１／Ｎ（Ｎは２以上の整数）の周波数に低周波の変調を加えた信号を生成して出力するＤＤＳと，
前記ＤＤＳの出力信号を逓倍して原子共鳴器に入力する信号を生成するＰＬＬと，
前記ＰＬＬの出力信号を入力してルビジウム原子の共鳴周波数との誤差信号を検出し出力する原子共鳴器と，
前記原子共鳴器の出力信号を低周波変調された信号に基づいて同期検波し，前記スレーブ発振器の出力周波数を制御する制御信号を生成する制御信号生成回路とを備える
ことを特徴とするルビジウム原子発振器。
【００５９】
（付記４）  付記３に記載のルビジウム原子発振器において，
前記ＤＤＳは，前記スレーブ発振器から入力された信号の周期で，低周波の変調周波数に応じて変化する制御値を加算する加算手段と，
前記加算手段の加算結果を予めメモリ蓄積された変調用ルークアップテーブルを用いてデジタルの振幅値に変換し，その振幅値をもとに前記ルビジウム原子の原子共鳴周波数の１／Ｎの周波数に低周波の変調を加えた信号を生成する信号生成手段とを備える
ことを特徴とするルビジウム原子発振器。
【００６０】
（付記５）  付記３または付記４に記載のルビジウム原子発振器において，
前記制御信号生成回路は，前記原子共鳴器の出力信号を，前記スレーブ発振器の出力をそれ自身の周期でサンプリングすることにより抽出した変調周波数の信号によって同期検波し，前記スレーブ発振器の出力周波数を制御する制御信号を生成する
ことを特徴とするルビジウム原子発振器。
【００６１】
（付記６）  付記１から付記５までのいずれかに記載のルビジウム原子発振器において，
前記ＤＤＳと，少なくとも前記ＰＬＬおよび前記制御信号生成回路の一部または全部を１つのＬＳＩで構成した
ことを特徴とするルビジウム原子発振器。
【図面の簡単な説明】
【００６２】
【図１】ルビジウム原子発振器の構成を示す図である。
【図２】ＤＤＳの構成の詳細を示す図である。
【図３】ＶＣＸＯと比較したＯＣＸＯの一般的特性を示す図である。
【図４】ルビジウム原子発振器の構成を示す図である。
【図５】ルビジウム原子発振器の構成を示す図である。
【図６】ルビジウム原子発振器の構成を示す図である。
【図７】ＤＤＳの構成の詳細を示す図である。
【図８】ルビジウム原子発振器の構成を示す図である。
【図９】従来のルビジウム原子発振器の構成を示す図である。
【図１０】原子共鳴器の構成を示す図である。
【図１１】入力周波数と光検出器出力との関係を示す図である。
【図１２】逓倍・周波数合成回路の構成を示す図である。
【符号の説明】
【００６３】
１，２，３，４，５，６  ルビジウム原子発振器
１１，２５４  ＶＣＸＯ
１２  逓倍・周波数合成回路
１３  原子共鳴器
１４  プリアンプ
１５  低周波発振器
１６  同期検波器
１７  積分回路
２１  ＯＣＸＯ
２２，２８  ＤＤＳ
２３  スイッチ
２４，２５２  ＬＰＦ
２５，２６，２７，３０  ＰＬＬ
２９  ＨＰＦ
３１  ＬＳＩ
３２  ＶＣＯ
１２１  逓倍回路
１２２  周波数合成回路
１２３  分周回路
１３１  ルビジウムランプ
１３２  フィルターセル
１３３  空洞共鳴器
１３４  光検出器
２５１  位相比較器
２５３  変調回路
２５５  分周器
２２１  位相加算器
２２２  位相・振幅変換部
２２３  Ｄ／Ａコンバータ
２８１  加算器
２８２  メモリ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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