(57)【要約】【課題】  ＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴの両方の閾値電圧が最適となるようにし、併せて大きな反転容量を確保することのできる半導体装置およびその製造方法を提供する。【解決手段】  シリコン基板１の素子領域の周囲には素子分離絶縁膜２が形成されている。また、素子領域内には、Ｎ型拡散層領域６、Ｐ型拡散層領域７、Ｐ型エクステンション領域１８、Ｎ型エクステンション領域１９、Ｐ型ソース・ドレイン領域２３、Ｎ型ソース・ドレイン領域２４およびニッケルシリサイド膜２５が形成されている。ゲート絶縁膜は、シリコン酸化膜８およびハフニウム珪酸窒化膜９からなる。また、Ｎ型ゲート電極は、Ｎ型シリコン膜１０ａおよびニッケルシリサイド膜２８からなり、Ｐ型ゲート電極はニッケルシリサイド膜２８からなる。各ゲート電極の側壁には、ハフニウム珪酸窒化膜９が形成されていない。【選択図】      図１
2005294799.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板上にＮＭＯＳＦＥＴとＰＭＯＳＦＥＴとで構成されるＣＭＯＳＦＥＴを備えた半導体装置において、
前記ＮＭＯＳＦＥＴおよび前記ＰＭＯＳＦＥＴのゲート絶縁膜は、前記シリコン基板上に形成された第１の絶縁膜と、該第１の絶縁膜上に形成された第２の絶縁膜とからなる積層構造を有し、
前記ＮＭＯＳＦＥＴのゲート電極は、前記ゲート絶縁膜上に形成されたＮ型シリコン膜と、該Ｎ型シリコン膜上に形成された第１の金属シリサイド膜とからなり、
前記ＰＭＯＳＦＥＴのゲート電極は、前記ゲート絶縁膜上に形成された第２の金属シリサイド膜からなり、
前記第２の絶縁膜は高誘電率絶縁膜であって、該高誘電率絶縁膜が、前記ＮＭＯＳＦＥＴのゲート電極および前記ＰＭＯＳＦＥＴのゲート電極のいずれの側壁にも形成されていないことを特徴とする半導体装置。
【請求項２】
シリコン基板上にＮＭＯＳＦＥＴとＰＭＯＳＦＥＴとで構成されるＣＭＯＳＦＥＴを備えた半導体装置において、
前記ＮＭＯＳＦＥＴおよび前記ＰＭＯＳＦＥＴのゲート絶縁膜は、前記シリコン基板上に形成された第１の絶縁膜と、該第１の絶縁膜上に形成された第２の絶縁膜とからなる積層構造を有し、
前記ＮＭＯＳＦＥＴのゲート電極は、前記ゲート絶縁膜上に形成されたＮ型シリコン膜と、該Ｎ型シリコン膜上に形成された第１の金属シリサイド膜とからなり、
前記ＰＭＯＳＦＥＴのゲート電極は、前記ゲート絶縁膜上に形成された金属膜と、該金属膜上に形成された第２の金属シリサイド膜との積層構造を有し、
前記第２の絶縁膜は高誘電率絶縁膜であって、該高誘電率絶縁膜が、前記ＮＭＯＳＦＥＴのゲート電極および前記ＰＭＯＳＦＥＴのゲート電極のいずれの側壁にも形成されていないことを特徴とする半導体装置。
【請求項３】
前記金属膜は、ニッケル、コバルト、パラジウム、ロジウム、ルテニウム、白金およびイリジウムよりなる群から選ばれる少なくとも１種類以上の金属を含む請求項２に記載の半導体装置。
【請求項４】
前記第１の金属シリサイド膜は、ニッケルシリサイド膜、コバルトシリサイド膜、パラジウムシリサイド膜、ロジウムシリサイド膜、ルテニウムシリサイド膜、白金シリサイド膜およびイリジウムシリサイド膜よりなる群から選ばれるいずれか１つの単層膜または２つ以上の膜により構成される積層膜である請求項１〜３に記載の半導体装置。
【請求項５】
前記第２の金属シリサイド膜は、ニッケルシリサイド膜、コバルトシリサイド膜、パラジウムシリサイド膜、ロジウムシリサイド膜、ルテニウムシリサイド膜、白金シリサイド膜およびイリジウムシリサイド膜よりなる群から選ばれるいずれか１つの単層膜または２つ以上の膜により構成される積層膜である請求項１〜４に記載の半導体装置。
【請求項６】
ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴとで構成されるＣＭＯＳＦＥＴを備えた半導体装置の製造方法において、
素子分離絶縁膜、Ｎ型拡散層領域およびＰ型拡散層領域が設けられたシリコン基板の上に、高誘電率絶縁膜を含むゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上にシリコン膜を形成する工程と、
前記シリコン膜の前記ＮＭＯＳＦＥＴの領域にＮ型不純物を注入する工程と、
前記シリコン膜をゲート電極の形状に加工して、Ｎ型シリコン膜パターンとアンドープのシリコン膜パターンとを形成する工程と、
前記Ｎ型シリコン膜パターンおよび前記アンドープのシリコン膜パターンの下部を除いて前記ゲート絶縁膜を除去する工程と、
前記ゲート絶縁膜除去後の前記シリコン基板の全面に第１の側壁絶縁膜を形成する工程と、
前記Ｎ型シリコン膜パターンおよび前記アンドープのシリコン膜パターンをマスクとして前記シリコン基板に不純物を注入し、Ｎ型エクステンション領域およびＰ型エクステンション領域を形成する工程と、
前記第１の側壁絶縁膜の上に第２の側壁絶縁膜を形成する工程と、
前記Ｎ型シリコン膜パターンおよび前記アンドープのシリコン膜パターンの側壁部を除いて、前記第１の側壁絶縁膜および前記第２の側壁絶縁膜を除去する工程と、
側壁部に前記第１の側壁絶縁膜および前記第２の側壁絶縁膜が形成された前記Ｎ型シリコン膜パターンおよび前記アンドープのシリコン膜パターンをマスクとして前記シリコン基板に不純物を注入し、Ｎ型ソース・ドレイン領域およびＰ型ソース・ドレイン領域を形成する工程と、
前記Ｎ型ソース・ドレイン領域および前記Ｐ型ソース・ドレイン領域の上に第１の金属シリサイド膜を形成する工程と、
前記第１の金属シリサイド膜形成後の前記シリコン基板の上に、前記Ｎ型シリコン膜パターンおよび前記アンドープのシリコン膜パターンを埋め込むようにして層間絶縁膜を形成する工程と、
前記層間絶縁膜を加工して、前記Ｎ型シリコン膜パターンおよび前記アンドープのシリコン膜パターンの表面を露出させる工程と、
前記アンドープのシリコン膜パターンを所定膜厚までエッチングする工程と、
前記シリコン基板の全面に金属膜を形成する工程と、
熱処理によって、前記Ｎ型シリコン膜パターンの上部および前記アンドープのシリコン膜パターンの全てを、前記金属膜がシリサイド化された第２の金属シリサイド膜に変える工程とを有することを特徴とする半導体装置の製造方法。
【請求項７】
ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴとで構成されるＣＭＯＳＦＥＴを備えた半導体装置の製造方法において、
素子分離絶縁膜、Ｎ型拡散層領域およびＰ型拡散層領域が設けられたシリコン基板の上に、高誘電率絶縁膜を含むゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上にシリコン膜を形成する工程と、
前記シリコン膜の前記ＮＭＯＳＦＥＴの領域にＮ型不純物を注入する工程と、
前記シリコン膜をゲート電極の形状に加工して、Ｎ型シリコン膜パターンとアンドープのシリコン膜パターンとを形成する工程と、
前記Ｎ型シリコン膜パターンおよび前記アンドープのシリコン膜パターンの下部を除いて前記ゲート絶縁膜を除去する工程と、
前記ゲート絶縁膜除去後の前記シリコン基板の全面に第１の側壁絶縁膜を形成する工程と、
前記Ｎ型シリコン膜パターンおよび前記アンドープのシリコン膜パターンをマスクとして前記シリコン基板に不純物を注入し、Ｎ型エクステンション領域およびＰ型エクステンション領域を形成する工程と、
前記第１の側壁絶縁膜の上に第２の側壁絶縁膜を形成する工程と、
前記Ｎ型シリコン膜パターンおよび前記アンドープのシリコン膜パターンの側壁部を除いて、前記第１の側壁絶縁膜および前記第２の側壁絶縁膜を除去する工程と、
側壁部に前記第１の側壁絶縁膜および前記第２の側壁絶縁膜が形成された前記Ｎ型シリコン膜パターンおよび前記アンドープのシリコン膜パターンをマスクとして前記シリコン基板に不純物を注入し、Ｎ型ソース・ドレイン領域およびＰ型ソース・ドレイン領域を形成する工程と、
前記Ｎ型ソース・ドレイン領域および前記Ｐ型ソース・ドレイン領域の上に第１の金属シリサイド膜を形成する工程と、
前記第１の金属シリサイド膜形成後の前記シリコン基板の上に、前記Ｎ型シリコン膜パターンおよび前記アンドープのシリコン膜パターンを埋め込むようにして層間絶縁膜を形成する工程と、
前記層間絶縁膜を加工して、前記Ｎ型シリコン膜パターンおよび前記アンドープのシリコン膜パターンの表面を露出させる工程と、
前記シリコン基板の全面に第１の金属膜を形成する工程と、
熱処理によって、前記Ｎ型シリコン膜パターンの上部および前記アンドープのシリコン膜パターンの上部を、前記第１の金属膜がシリサイド化された第２の金属シリサイド膜に変える工程と、
前記アンドープのシリコン膜パターン上にある前記第２の金属シリサイド膜を除去する工程と、
前記アンドープのシリコン膜パターン上に、第２の金属膜および第３の金属膜を順に形成する工程と、
熱処理によって、前記アンドープのシリコン膜、前記第２の金属膜および前記第３の金属膜を反応させて、前記第２の金属膜と、前記第３の金属膜がシリサイド化された第３の金属シリサイド膜とが順に積層された構造を前記ゲート絶縁膜の上に形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項８】
ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴとで構成されるＣＭＯＳＦＥＴを備えた半導体装置の製造方法において、
素子分離絶縁膜、Ｎ型拡散層領域およびＰ型拡散層領域が設けられたシリコン基板の上に、高誘電率絶縁膜を含むゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上にシリコン膜を形成する工程と、
前記シリコン膜の前記ＮＭＯＳＦＥＴの領域にＮ型不純物を注入する工程と、
前記シリコン膜をゲート電極の形状に加工して、Ｎ型シリコン膜パターンとアンドープのシリコン膜パターンとを形成する工程と、
前記Ｎ型シリコン膜パターンおよび前記アンドープのシリコン膜パターンの下部を除いて前記ゲート絶縁膜を除去する工程と、
前記ゲート絶縁膜除去後の前記シリコン基板の全面に第１の側壁絶縁膜を形成する工程と、
前記Ｎ型シリコン膜パターンおよび前記アンドープのシリコン膜パターンをマスクとして前記シリコン基板に不純物を注入し、Ｎ型エクステンション領域およびＰ型エクステンション領域を形成する工程と、
前記第１の側壁絶縁膜の上に第２の側壁絶縁膜を形成する工程と、
前記Ｎ型シリコン膜パターンおよび前記アンドープのシリコン膜パターンの側壁部を除いて、前記第１の側壁絶縁膜および前記第２の側壁絶縁膜を除去する工程と、
側壁部に前記第１の側壁絶縁膜および前記第２の側壁絶縁膜が形成された前記Ｎ型シリコン膜パターンおよび前記アンドープのシリコン膜パターンをマスクとして前記シリコン基板に不純物を注入し、Ｎ型ソース・ドレイン領域およびＰ型ソース・ドレイン領域を形成する工程と、
前記Ｎ型ソース・ドレイン領域および前記Ｐ型ソース・ドレイン領域の上に第１の金属シリサイド膜を形成する工程と、
前記第１の金属シリサイド膜形成後の前記シリコン基板の上に、前記Ｎ型シリコン膜パターンおよび前記アンドープのシリコン膜パターンを埋め込むようにして層間絶縁膜を形成する工程と、
前記層間絶縁膜を加工して、前記Ｎ型シリコン膜パターンおよび前記アンドープのシリコン膜パターンの表面を露出させる工程と、
前記シリコン基板の全面に第１の金属膜を形成する工程と、
熱処理によって、前記Ｎ型シリコン膜パターンの上部および前記アンドープのシリコン膜パターンの上部を、前記第１の金属膜がシリサイド化された第２の金属シリサイド膜に変える工程と、
前記ＰＭＯＳＦＥＴの領域にある前記第２の金属シリサイド膜の上に第２の金属膜を形成する工程と、
熱処理によって、前記アンドープのシリコン膜、前記第２の金属シリサイド膜および前記第２の金属膜を反応させて、前記第２の金属シリサイド膜と、前記第２の金属膜がシリサイド化された第３の金属シリサイド膜とが順に積層された構造を前記ゲート絶縁膜の上に形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項９】
ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴとで構成されるＣＭＯＳＦＥＴを備えた半導体装置の製造方法において、
素子分離絶縁膜、Ｎ型拡散層領域およびＰ型拡散層領域が設けられたシリコン基板の上に、高誘電率絶縁膜を含むゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上にシリコン膜を形成する工程と、
前記シリコン膜の前記ＮＭＯＳＦＥＴの領域にＮ型不純物を注入する工程と、
前記シリコン膜をゲート電極の形状に加工して、Ｎ型シリコン膜パターンとアンドープのシリコン膜パターンとを形成する工程と、
前記Ｎ型シリコン膜パターンおよび前記アンドープのシリコン膜パターンの下部を除いて前記ゲート絶縁膜を除去する工程と、
前記ゲート絶縁膜除去後の前記シリコン基板の全面に第１の側壁絶縁膜を形成する工程と、
前記Ｎ型シリコン膜パターンおよび前記アンドープのシリコン膜パターンをマスクとして前記シリコン基板に不純物を注入し、Ｎ型エクステンション領域およびＰ型エクステンション領域を形成する工程と、
前記第１の側壁絶縁膜の上に第２の側壁絶縁膜を形成する工程と、
前記Ｎ型シリコン膜パターンおよび前記アンドープのシリコン膜パターンの側壁部を除いて、前記第１の側壁絶縁膜および前記第２の側壁絶縁膜を除去する工程と、
側壁部に前記第１の側壁絶縁膜および前記第２の側壁絶縁膜が形成された前記Ｎ型シリコン膜パターンおよび前記アンドープのシリコン膜パターンをマスクとして前記シリコン基板に不純物を注入し、Ｎ型ソース・ドレイン領域およびＰ型ソース・ドレイン領域を形成する工程と、
前記Ｎ型ソース・ドレイン領域および前記Ｐ型ソース・ドレイン領域の上に第１の金属シリサイド膜を形成する工程と、
前記第１の金属シリサイド膜形成後の前記シリコン基板の上に、前記Ｎ型シリコン膜パターンおよび前記アンドープのシリコン膜パターンを埋め込むようにして層間絶縁膜を形成する工程と、
前記層間絶縁膜を加工して、前記Ｎ型シリコン膜パターンおよび前記アンドープのシリコン膜パターンの表面を露出させる工程と、
前記シリコン基板の全面に第１の金属膜を形成する工程と、
熱処理によって、前記Ｎ型シリコン膜パターンの上部および前記アンドープのシリコン膜パターンの上部を、前記第１の金属膜がシリサイド化された第２の金属シリサイド膜に変える工程と、
前記ＰＭＯＳＦＥＴの領域にある前記第２の金属シリサイド膜の上に前記第１の金属膜を形成する工程と、
熱処理によって、前記アンドープのシリコン膜、前記第２の金属シリサイド膜および前記第１の金属膜を反応させて、前記ゲート絶縁膜の上に前記第２の金属シリサイド膜を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項１０】
ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴとで構成されるＣＭＯＳＦＥＴを備えた半導体装置の製造方法において、
素子分離絶縁膜、Ｎ型拡散層領域およびＰ型拡散層領域が設けられたシリコン基板の上に、高誘電率絶縁膜を含むゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上にシリコン膜を形成する工程と、
前記シリコン膜の前記ＮＭＯＳＦＥＴの領域にＮ型不純物を注入する工程と、
前記シリコン膜をゲート電極の形状に加工して、Ｎ型シリコン膜パターンとアンドープのシリコン膜パターンとを形成する工程と、
前記Ｎ型シリコン膜パターンおよび前記アンドープのシリコン膜パターンの下部を除いて前記ゲート絶縁膜を除去する工程と、
前記ゲート絶縁膜除去後の前記シリコン基板の全面に第１の側壁絶縁膜を形成する工程と、
前記Ｎ型シリコン膜パターンおよび前記アンドープのシリコン膜パターンをマスクとして前記シリコン基板に不純物を注入し、Ｎ型エクステンション領域およびＰ型エクステンション領域を形成する工程と、
前記第１の側壁絶縁膜の上に第２の側壁絶縁膜を形成する工程と、
前記Ｎ型シリコン膜パターンおよび前記アンドープのシリコン膜パターンの側壁部を除いて、前記第１の側壁絶縁膜および前記第２の側壁絶縁膜を除去する工程と、
側壁部に前記第１の側壁絶縁膜および前記第２の側壁絶縁膜が形成された前記Ｎ型シリコン膜パターンおよび前記アンドープのシリコン膜パターンをマスクとして前記シリコン基板に不純物を注入し、Ｎ型ソース・ドレイン領域およびＰ型ソース・ドレイン領域を形成する工程と、
前記Ｎ型ソース・ドレイン領域および前記Ｐ型ソース・ドレイン領域の上に第１の金属シリサイド膜を形成する工程と、
前記第１の金属シリサイド膜形成後の前記シリコン基板の上に、前記Ｎ型シリコン膜パターンおよび前記アンドープのシリコン膜パターンを埋め込むようにして層間絶縁膜を形成する工程と、
前記層間絶縁膜を加工して、前記Ｎ型シリコン膜パターンおよび前記アンドープのシリコン膜パターンの表面を露出させる工程と、
前記シリコン基板の全面に第１の金属膜を形成する工程と、
熱処理によって、前記Ｎ型シリコン膜パターンの上部および前記アンドープのシリコン膜パターンの上部を、前記第１の金属膜がシリサイド化された第２の金属シリサイド膜に変える工程と、
前記ＰＭＯＳＦＥＴの領域にある前記第２の金属シリサイド膜の上に第２の金属膜を形成する工程と、
熱処理によって、前記アンドープのシリコン膜、前記第２の金属シリサイド膜および前記第２の金属膜を反応させて、前記第１の金属膜と、前記第２の金属膜がシリサイド化された第３の金属シリサイド膜とが順に積層された構造を前記ゲート絶縁膜の上に形成する工程とを有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、より詳しくは、シリコン基板上にＮＭＯＳＦＥＴとＰＭＯＳＦＥＴとで構成されるＣＭＯＳＦＥＴを備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置における高集積化が大きく進展しており、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型半導体装置ではトランジスタ等の素子の微細化、高性能化が図られている。特に、ＭＯＳ構造を構成する要素の一つであるゲート絶縁膜に関しては、上記トランジスタの微細化、高速動作および低電圧化に対応すべく薄膜化が急速に進んでいる。
【０００３】
ゲート絶縁膜を構成する材料としては、従来よりシリコン酸化膜（ＳｉＯ２膜）やシリコン酸窒化膜（ＳｉＯＮ膜）などが用いられてきた。しかしながら、これらの材料を用いた場合には、薄膜化に伴いリーク電流が増大するという問題があった。
【０００４】
一方、サブ０．１μｍ世代のＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）では、ゲート絶縁膜に対して、シリコン酸化膜換算膜厚で１．５ｎｍ以下の性能が必要とされる。このため、金属酸化膜または金属珪酸化膜（金属シリケート膜）などの比誘電率の大きい材料をゲート絶縁膜として用い、膜厚を大きくすることによってリーク電流を抑制することが提案されている。
【０００５】
以下に、高誘電率絶縁膜をゲート絶縁膜として用い、従来法により半導体装置を製造する場合について説明する。
【０００６】
まず、図３０(ａ)に示すように、シリコン基板３０１の所定の領域にシリコン酸化膜を埋め込み、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造の素子分離領域３０２および犠牲酸化膜３０３を形成する。
【０００７】
次に、図３０(ｂ)に示すように、レジスト３０４をマスクとして、シリコン基板３０１にＰ(リン)をイオン注入する。Ｐの注入は、拡散層の形成およびトランジスタの閾値電圧の調整を目的としており、複数回に渡って行われる。Ｐを注入した後はレジスト３０４を剥離し、さらに、同様の方法で、レジスト（図示せず）をマスクとしてＢ(ボロン)を注入する。レジストを剥離した後に熱処理を行い、不純物を拡散させることによって、Ｎ型拡散層３０６およびＰ型拡散層３０７を形成する(図３０(ｃ))。
【０００８】
拡散層を形成した後は、ＮＨ４Ｆ水溶液を用いて犠牲酸化膜３０３を除去する。その後、薄いシリコン酸化膜３０８をシリコン基板３０１の表面に形成し、さらに高誘電率絶縁膜としてハフニウム珪酸窒化膜３０９を形成する(図３１(ａ))。具体的には、シリコン酸化膜３０８の上にハフニウム珪酸化膜を形成した後、ＮＨ３雰囲気中またはＮ２プラズマ雰囲気中で熱処理することによってハフニウム珪酸窒化膜３０９とすることができる。
【０００９】
次に、図３１(ｂ)に示すように、アモルファスシリコン膜３０１０をＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法で成膜した後、Ｎ型ゲート電極を形成するために、レジスト３０１１をマスクとしてＰをイオン注入する。尚、アモルファスシリコン膜３０１０の代わりに多結晶シリコン膜を成膜してもよい。
【００１０】
レジスト３０１１を剥離した後、同様の方法によって、Ｐ型電極を形成するためにアモルファスシリコン膜３０１０にイオン注入する。マスクとして用いたレジスト（図示せず）を剥離した後、全面にシリコン酸化膜３０１３を形成してから、レジスト３０１４をマスクとしてシリコン酸化膜３０１３を加工する（図３１（ｃ））。図３１（ｃ）において、３０１０ａはＮ型アモルファスシリコン膜であり、３０１０ｂはＰ型アモルファスシリコン膜である。
【００１１】
次に、図３２(ａ)に示すように、レジスト３０１４を剥離した後に、Ｎ型アモルファスシリコン膜３０１０ａおよびＰ型アモルファスシリコン膜３０１０ｂを加工してゲート電極とする。その後、シリコン酸化膜３０１３をハードマスクとして、ゲート電極下部のみにゲート絶縁膜が残るように、ハフニウム珪酸窒化膜３０９およびシリコン酸化膜３０８をエッチングする（図３２（ｂ））。尚、シリコン酸化膜３０１３はエッチングによって消失する。
【００１２】
次に、酸素濃度が０．０５％〜１％の雰囲気中において、９００℃〜１，０００℃の温度でゲート電極３０１０ａ，３０１０ｂの側壁をわずかに酸化した後、ＣＶＤ法によってシリコン酸化膜３０１５を全面に堆積する(図３２(ｃ))。
【００１３】
次に、レジスト３０１６およびゲート電極３０１０ｂをマスクとして、Ｎ型拡散層３０６にＢをイオン注入する(図３３(ａ))。同様にして、Ｐ型拡散層３０７にもＰをイオン注入する。これにより、Ｐ型エクステンション領域３０１８およびＮ型エクステンション領域３０１９が形成される（図３３（ｂ））。
【００１４】
次に、図３３(ｃ)に示すように、シリコン窒化膜３０２０をＣＶＤ法で全面に形成する。この後、反応性イオンエッチングによって、ゲート電極３０１０ａ，３０１０ｂの側壁部を残してシリコン酸化膜３０１５およびシリコン窒化膜３０２０を除去する。
【００１５】
次に、図３４(ａ)に示すように、レジスト３０２１および側壁の形成されたゲート電極(３０１０ｂ，３０１５，３０２０)をマスクとして、Ｎ型拡散層３０６にＢをイオン注入する。レジスト３０２１を剥離した後、同様の方法でＰ型拡散層３０７にＰをイオン注入する。その後、９００℃〜１，１００℃の温度で熱処理を行い、不純物を活性化することによって、Ｐ型ソース・ドレイン拡散層３０２３およびＮ型ソース・ドレイン拡散層３０２４を形成する（図３４（ｂ））。
【００１６】
次に、全面にニッケル膜（図示せず）およびチタンナイトライド膜（図示せず）を成膜した後、熱処理を行う。その後、チタンナイトライド膜および未反応のニッケル膜をエッチング除去して、ソース・ドレイン拡散層３０２２，３０２３およびシリコンゲート電極３０１０ａ，３０１０ｂの上にのみ選択的にニッケルシリサイド膜３０２５を形成する(図３４（ｃ）)。
【００１７】
次に、層間絶縁膜３０２９を形成した後、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により平坦化する(図３５)。その後、コンタクトおよび配線等の形成を行う。
【００１８】
しかしながら、上記の方法で形成したトランジスタの特性を評価すると、ＮＭＯＳＦＥＴ（Ｎ−ｃｈａｎｎｅｌ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）では、閾値電圧が適正な値を取るのに対し、ＰＭＯＳＦＥＴ（Ｐ−ｃｈａｎｎｎｅｌ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）では、閾値電圧が大きく負側にシフトしてしまう。さらに、ＰＭＯＳＦＥＴでは、反転側の容量がＮＭＯＳＦＥＴに比べて小さくなる。このため、所望のドレイン電流を確保できなくなるという問題が生じる(例えば、非特許文献１参照。)。
【００１９】
そこで、閾値電圧のシフトを抑制し且つ大きな反転容量を得るために、シリコンに代わって金属をゲート電極に用いる検討が行われている。この場合の金属とは、金属、金属窒化物または金属珪化物等を言う。金属をゲート電極に用いると、仕事関数により閾値電圧が変化する。このため、仕事関数が最適な金属を用いることによって、閾値電圧を制御できるというメリットがある。また、シリコン電極に比較して電極の空乏化が起こりにくいため、大きな反転容量を確保できるというメリットもある。
【００２０】
しかし、金属電極はシリコン電極に比較して耐熱性に乏しいことから、上述の工程でトランジスタを形成することは困難である。すなわち、ゲート電極形成後にソース・ドレイン拡散層を形成する方法では、不純物の活性化に１，０００℃程度での高温の加熱処理が必要である。金属電極を用いた場合にこのような熱工程を経ると、金属電極の形状の変化やゲート絶縁膜への不純物拡散等が起こる。そこで、金属電極を用いる場合は、ゲート電極形成前にソース・ドレイン拡散層を形成する方法が提案されている(例えば、非特許文献２および３参照。)。
【００２１】
以下に、この方法について説明する。尚、簡単のため、ＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴのゲート電極に対して同じ種類の金属膜を用いる場合を例にとる。
【００２２】
まず、図３０（ａ）〜（ｃ）と同様にして、シリコン基板１に素子分離領域４０２および犠牲酸化膜４０３を形成した後、シリコン基板４０１にＰ(リン)およびＢ(ボロン)を順に注入し、熱処理を行ってＮ型拡散層４０６およびＰ型拡散層４０７を形成する。次に、犠牲酸化膜４０３の上にアモルファスシリコン膜４０１０をＣＶＤ法によって形成し、図３６（ａ）に示す構造とする。尚、アモルファスシリコン膜４０１０の代わりに多結晶シリコン膜を成膜してもよい。
【００２３】
次に、全面にシリコン酸化膜４０１３を形成した後、レジスト４０１４をマスクとしてシリコン酸化膜４０１３を加工する（図３６（ｂ））。さらに、レジスト４０１４を剥離した後、シリコン酸化膜４０１３をハードマスクとしてアモルファスシリコン膜４０１０を加工し、ゲート電極とする（図３６（ｃ））。
【００２４】
次に、酸素濃度が０．０５％〜１％の雰囲気中において、９００℃〜１，０００℃の温度でゲート電極１０の側壁をわずかに酸化した後、ＣＶＤ法によってシリコン酸化膜４０１５を全面に堆積する。その後、レジスト（図示せず）およびゲート電極４０１０をマスクとして、Ｎ型拡散層４０６にＢを、Ｐ型拡散層４０７にＰをそれぞれイオン注入し、Ｐ型のエクステンション領域４０１８およびＮ型のエクステンション領域４０１９を形成する（図３７（ａ））。
【００２５】
次に、ＣＶＤ法を用いてシリコン窒化膜４０２０を全面に形成した後、反応性イオンエッチングによって、ゲート電極４０１０の側壁部を残してシリコン酸化膜４０１５およびシリコン窒化膜４０２０を除去する。その後、レジスト４０２１および側壁の形成されたゲート電極(４０１０，４０１３，４０１５，４０２０)をマスクとして、Ｎ型拡散層４０６にＢをイオン注入する（図３７（ｂ））。
【００２６】
レジスト４０２１を剥離した後、同様の方法でＰ型拡散層４０７にもＰをイオン注入する。その後、９００℃〜１，１００℃の温度で熱処理を行うことによって不純物を活性化させて、Ｐ型ソース・ドレイン拡散層４０２３およびＮ型ソース・ドレイン拡散層４０２４を形成する（図３７（ｃ））。
【００２７】
次に、希フッ酸またはＮＨ４Ｆ水溶液を用いてゲート電極４０１０の下部以外の犠牲酸化膜４０３を除去した後、全面にニッケル膜およびチタンナイトライド膜を成膜して、熱処理を行う。その後、チタンナイトライド膜および未反応のニッケル膜をエッチング除去することによって、ソース・ドレイン拡散層４０２３，４０２４上にのみ選択的にニッケルシリサイド膜４０２５を形成する(図３８（ａ）)。
【００２８】
次に、層間絶縁膜４０２６をＣＶＤ法または塗布法によって形成した後、ＣＭＰ法によりアモルファスシリコン膜４０１０が露出するまで研磨する。その後、露出したアモルファスシリコン膜４０１０を反応性イオンエッチングによって除去する(図３８（ｂ）)。
【００２９】
次に、露出した犠牲酸化膜４０３を除去した後、薄いシリコン酸化膜４０８をシリコン基板４０１の表面に形成し、さらに高誘電率絶縁膜としてハフニウム珪酸化膜４０９を全面に形成する(図３８(ｃ))。
【００３０】
その後、チタンナイトライド膜４０３０およびタングステン膜４０３１を堆積し、ゲート電極４０１０部以外の層間絶縁膜４０２６上のタングステン膜４０３１およびチタンナイトライド膜４０３０をＣＭＰ法によって除去し、さらに層間絶縁膜４０２６上のハフニウム珪酸化膜４０９を除去した後に層間絶縁膜４０２９を堆積して平坦化する(図３９)。その後、コンタクト、配線等の形成を行う。
【００３１】
しかし、１種類の金属膜をＮＭＯＳＦＥＴとＰＭＯＳＦＥＴの両方のゲート電極に使用した場合、どちらかの閾値電圧が適正値よりも外れてしまう。例えば、上記のように、シリコンのバンドギャップの中心付近にフェルミ準位があるチタンナイトライド膜を高誘電率ゲート絶縁膜の電極に用いると、ＰＭＯＳＦＥＴでは適正な閾値電圧に近づくのに対し、ＮＭＯＳＦＥＴではシリコン電極を用いた場合よりも正側に閾値電圧がシフトしてしまうという問題がある(図２９（ｂ）)。この問題はチタンナイトライド膜を高誘電率ゲート絶縁膜のゲート電極に用いた場合のみでなく、ニッケルシリサイドやコバルトシリサイド等、チタンナイトライド同様にシリコンのバンドギャップの中心付近にフェルミ準位がある材料をＮＭＯＳＦＥＴの電極に用いた場合にも生じる。尚、シリコン酸化膜をゲート絶縁膜とし、ニッケルシリサイドをゲート電極とする場合にはこうした問題は生じないことから(例えば、非特許文献４および５参照。)、高誘電率絶縁膜をゲート絶縁膜として用いる場合にのみ生じる問題と考えられる。
【００３２】
これに対して、最近、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴに対して、仕事関数がそれぞれ異なる金属ゲート電極を用いる試みがなされている（例えば、特許文献１〜３参照。）。この場合、適正な閾値電圧と大きな反転容量とが期待できる。しかし、ＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴの金属ゲート電極を別々に形成するため、製造工程が増加し、コストの上昇を招くという問題がある。また、上記に述べた方法では、ゲート絶縁膜を形成する前にソース・ドレイン拡散層４０２３，４０２４上にニッケルシリサイド４０２５を形成しているが、ニッケルシリサイドの凝集耐性の観点から、ゲート絶縁膜の形成時に６００℃以上の熱をかけることができないという問題がある。このため、ゲート絶縁膜の熱工程は６００℃以下の温度で行わなければならないという制約があり、ゲート絶縁膜の膜質を向上させることが困難となる。
【００３３】
こうした問題を回避するために、犠牲酸化膜４０３の代わりに、予め高誘電率のゲート絶縁膜等を形成しておくことも考えられる。この場合、ゲート絶縁膜の形成時に十分な熱処理を行うことができるが、ダミーゲート電極となるシリコン電極４０１０をエッチング除去する際にゲート絶縁膜に損傷(ダメージ)が与えられる他、ゲート絶縁膜も一緒にエッチング除去されてしまうという問題がある。
【００３４】
【非特許文献１】ティー・アオヤマ（Ｔ．Ａｏｙａｍａ）ら、ゲート絶縁膜国際研究会（Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｗｏｒｈｓｈｏｐ  ｏｎ  Ｇａｔｅ  Ｉｎｓｕｌａｔｏｒ）、２００３年、ｐ．１７４
【非特許文献２】エイ・チャタジー（Ａ．Ｃｈａｔｔｅｒｊｅｅ）ら、国際電子素子会議（Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ  Ｍｅｅｔｉｎｇ，ＩＥＤＭ）、１９９７年、ｐ．８２１
【非特許文献３】エイ・ヤギシタ（Ａ．Ｙａｇｉｓｈｉｔａ）ら、国際電子素子会議（Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ  Ｍｅｅｔｉｎｇ，ＩＥＤＭ）、１９９８年、ｐ．７８５
【非特許文献４】ダブリュー・ピー・マスザラ（Ｗ．Ｐ．Ｍａｓｚａｒａ）ら、国際電子素子会議（Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ  Ｍｅｅｔｉｎｇ，ＩＥＤＭ）、２００２年、ｐ．３６７
【非特許文献５】ゼット・クリヴォカピック（Ｚ．Ｋｒｉｖｏｋａｐｉｃ）ら、国際電子素子会議（Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ  Ｍｅｅｔｉｎｇ，ＩＥＤＭ）、２００２年、ｐ．２７１
【特許文献１】特開２０００−２５２３７１号公報
【特許文献２】特開２００３−２５８１２１号公報
【特許文献３】特開２００３−４５９９５号公報
【発明の開示】
【発明が解決しようとする課題】
【００３５】
以上をまとめると次のようになる。
【００３６】
高誘電率絶縁膜をゲート絶縁膜として用いる場合、シリコン電極では、ＰＭＯＳＦＥＴの閾値電圧が大きく負側にシフトするとともに反転容量が小さくなるという問題がある。
【００３７】
この問題を解決するために金属電極を用いる方法では、大きな反転容量が確保できるというメリットがあるものの、ＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴのそれぞれに仕事関数が最適な金属電極を別個の工程で形成することが必要となる。このため、工程数が増え、コストの上昇につながるという問題が新たに生じる。また、金属電極の耐熱性を考えると、ゲート電極の形成前にソース・ドレイン拡散層を形成しなければならない。しかしながら、ソース・ドレイン拡散層の表面に形成するシリサイドの耐熱性が低いために、ゲート絶縁膜の形成時に高温で加熱処理を行うことができず、ゲート絶縁膜の膜質向上を図ることが困難になるという問題もある。
【００３８】
さらに、こうした問題を回避するために、ソース・ドレイン拡散層やソース・ドレイン拡散層上のシリサイドを形成する前にゲート絶縁膜を形成する方法では、ダミーゲート電極となるシリコン電極のエッチング除去時にゲート絶縁膜にダメージが加わるという問題がある。この場合、ゲート絶縁膜自身がエッチングされてしまうおそれもある。
【００３９】
本発明はこのような問題点に鑑みてなされたものである。即ち、本発明の目的は、ＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴの両方の閾値電圧が最適となるようにし、併せて大きな反転容量を確保することのできるゲート電極構造を有する半導体装置およびその製造方法を提供することにある。
【００４０】
本発明の他の目的および利点は、以下の記載から明らかとなるであろう。
【課題を解決するための手段】
【００４１】
本発明は、シリコン基板上にＮＭＯＳＦＥＴとＰＭＯＳＦＥＴとで構成されるＣＭＯＳＦＥＴを備えた半導体装置において、前記ＮＭＯＳＦＥＴおよび前記ＰＭＯＳＦＥＴのゲート絶縁膜は、前記シリコン基板上に形成された第１の絶縁膜と、該第１の絶縁膜上に形成された第２の絶縁膜とからなる積層構造を有し、前記ＮＭＯＳＦＥＴのゲート電極は、前記ゲート絶縁膜上に形成されたＮ型シリコン膜と、該Ｎ型シリコン膜上に形成された第１の金属シリサイド膜とからなり、前記ＰＭＯＳＦＥＴのゲート電極は、前記ゲート絶縁膜上に形成された第２の金属シリサイド膜からなり、前記第２の絶縁膜は高誘電率絶縁膜であって、該高誘電率絶縁膜が、前記ＮＭＯＳＦＥＴのゲート電極および前記ＰＭＯＳＦＥＴのゲート電極のいずれの側壁にも形成されていないことを特徴とするものである。
【００４２】
また、本発明は、シリコン基板上にＮＭＯＳＦＥＴとＰＭＯＳＦＥＴとで構成されるＣＭＯＳＦＥＴを備えた半導体装置において、前記ＮＭＯＳＦＥＴおよび前記ＰＭＯＳＦＥＴのゲート絶縁膜は、前記シリコン基板上に形成された第１の絶縁膜と、該第１の絶縁膜上に形成された第２の絶縁膜とからなる積層構造を有し、前記ＮＭＯＳＦＥＴのゲート電極は、前記ゲート絶縁膜上に形成されたＮ型シリコン膜と、該Ｎ型シリコン膜上に形成された第１の金属シリサイド膜とからなり、前記ＰＭＯＳＦＥＴのゲート電極は、前記ゲート絶縁膜上に形成された金属膜と、該金属膜上に形成された第２の金属シリサイド膜との積層構造を有し、前記第２の絶縁膜は高誘電率絶縁膜であって、該高誘電率絶縁膜が、前記ＮＭＯＳＦＥＴのゲート電極および前記ＰＭＯＳＦＥＴのゲート電極のいずれの側壁にも形成されていないことを特徴とするものである。
【００４３】
本発明の半導体装置において、前記金属膜は、ニッケル、コバルト、パラジウム、ロジウム、ルテニウム、白金およびイリジウムよりなる群から選ばれる少なくとも１種類以上の金属を含むものとすることができる。
【００４４】
また、本発明の半導体装置において、前記第１の金属シリサイド膜は、ニッケルシリサイド膜、コバルトシリサイド膜、パラジウムシリサイド膜、ロジウムシリサイド膜、ルテニウムシリサイド膜、白金シリサイド膜およびイリジウムシリサイド膜よりなる群から選ばれるいずれか１つの単層膜または２つ以上の膜により構成される積層膜とすることができる。
【００４５】
また、本発明の半導体装置において、前記第２の金属シリサイド膜は、ニッケルシリサイド膜、コバルトシリサイド膜、パラジウムシリサイド膜、ロジウムシリサイド膜、ルテニウムシリサイド膜、白金シリサイド膜およびイリジウムシリサイド膜よりなる群から選ばれるいずれか１つの単層膜または２つ以上の膜により構成される積層膜とすることができる。
【００４６】
また、本発明の半導体装置において、高誘電率絶縁膜は、ハフニウムおよびジルコニウムの少なくとも一方を含む珪酸窒化物、珪酸化物並びに酸化物よりなる群から選ばれる１の物質からなるものとすることができる。
【００４７】
また、本発明の半導体装置において、前記第１の絶縁膜は、シリコン酸化膜、シリコン窒化膜およびシリコン酸窒化膜よりなる群から選ばれるいずれか１の膜とすることができる。
【００４８】
さらに、本発明の半導体装置において、前記高誘電率絶縁膜の上にさらに第３の絶縁膜が形成されていてもよい。ここで、第３の絶縁膜は、シリコン酸化膜、シリコン窒化膜およびシリコン酸窒化膜よりなる群から選ばれるいずれか１の膜とすることができる。
【００４９】
本発明は、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴとで構成されるＣＭＯＳＦＥＴを備えた半導体装置の製造方法において、素子分離絶縁膜、Ｎ型拡散層領域およびＰ型拡散層領域が設けられたシリコン基板の上に、高誘電率絶縁膜を含むゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上にシリコン膜を形成する工程と、前記シリコン膜の前記ＮＭＯＳＦＥＴの領域にＮ型不純物を注入する工程と、前記シリコン膜をゲート電極の形状に加工して、Ｎ型シリコン膜パターンとアンドープのシリコン膜パターンとを形成する工程と、前記Ｎ型シリコン膜パターンおよび前記アンドープのシリコン膜パターンの下部を除いて前記ゲート絶縁膜を除去する工程と、前記ゲート絶縁膜除去後の前記シリコン基板の全面に第１の側壁絶縁膜を形成する工程と、前記Ｎ型シリコン膜パターンおよび前記アンドープのシリコン膜パターンをマスクとして前記シリコン基板に不純物を注入し、Ｎ型エクステンション領域およびＰ型エクステンション領域を形成する工程と、前記第１の側壁絶縁膜の上に第２の側壁絶縁膜を形成する工程と、前記Ｎ型シリコン膜パターンおよび前記アンドープのシリコン膜パターンの側壁部を除いて、前記第１の側壁絶縁膜および前記第２の側壁絶縁膜を除去する工程と、側壁部に前記第１の側壁絶縁膜および前記第２の側壁絶縁膜が形成された前記Ｎ型シリコン膜パターンおよび前記アンドープのシリコン膜パターンをマスクとして前記シリコン基板に不純物を注入し、Ｎ型ソース・ドレイン領域およびＰ型ソース・ドレイン領域を形成する工程と、前記Ｎ型ソース・ドレイン領域および前記Ｐ型ソース・ドレイン領域の上に第１の金属シリサイド膜を形成する工程と、前記第１の金属シリサイド膜形成後の前記シリコン基板の上に、前記Ｎ型シリコン膜パターンおよび前記アンドープのシリコン膜パターンを埋め込むようにして層間絶縁膜を形成する工程と、前記層間絶縁膜を加工して、前記Ｎ型シリコン膜パターンおよび前記アンドープのシリコン膜パターンの表面を露出させる工程と、前記アンドープのシリコン膜パターンを所定膜厚までエッチングする工程と、前記シリコン基板の全面に金属膜を形成する工程と、熱処理によって、前記Ｎ型シリコン膜パターンの上部および前記アンドープのシリコン膜パターンの全てを、前記金属膜がシリサイド化された第２の金属シリサイド膜に変える工程とを有することを特徴とするものである。
【００５０】
また、本発明は、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴとで構成されるＣＭＯＳＦＥＴを備えた半導体装置の製造方法において、素子分離絶縁膜、Ｎ型拡散層領域およびＰ型拡散層領域が設けられたシリコン基板の上に、高誘電率絶縁膜を含むゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上にシリコン膜を形成する工程と、前記シリコン膜の前記ＮＭＯＳＦＥＴの領域にＮ型不純物を注入する工程と、前記シリコン膜をゲート電極の形状に加工して、Ｎ型シリコン膜パターンとアンドープのシリコン膜パターンとを形成する工程と、前記Ｎ型シリコン膜パターンおよび前記アンドープのシリコン膜パターンの下部を除いて前記ゲート絶縁膜を除去する工程と、前記ゲート絶縁膜除去後の前記シリコン基板の全面に第１の側壁絶縁膜を形成する工程と、前記Ｎ型シリコン膜パターンおよび前記アンドープのシリコン膜パターンをマスクとして前記シリコン基板に不純物を注入し、Ｎ型エクステンション領域およびＰ型エクステンション領域を形成する工程と、前記第１の側壁絶縁膜の上に第２の側壁絶縁膜を形成する工程と、前記Ｎ型シリコン膜パターンおよび前記アンドープのシリコン膜パターンの側壁部を除いて、前記第１の側壁絶縁膜および前記第２の側壁絶縁膜を除去する工程と、側壁部に前記第１の側壁絶縁膜および前記第２の側壁絶縁膜が形成された前記Ｎ型シリコン膜パターンおよび前記アンドープのシリコン膜パターンをマスクとして前記シリコン基板に不純物を注入し、Ｎ型ソース・ドレイン領域およびＰ型ソース・ドレイン領域を形成する工程と、前記Ｎ型ソース・ドレイン領域および前記Ｐ型ソース・ドレイン領域の上に第１の金属シリサイド膜を形成する工程と、前記第１の金属シリサイド膜形成後の前記シリコン基板の上に、前記Ｎ型シリコン膜パターンおよび前記アンドープのシリコン膜パターンを埋め込むようにして層間絶縁膜を形成する工程と、前記層間絶縁膜を加工して、前記Ｎ型シリコン膜パターンおよび前記アンドープのシリコン膜パターンの表面を露出させる工程と、前記シリコン基板の全面に第１の金属膜を形成する工程と、熱処理によって、前記Ｎ型シリコン膜パターンの上部および前記アンドープのシリコン膜パターンの上部を、前記第１の金属膜がシリサイド化された第２の金属シリサイド膜に変える工程と、前記アンドープのシリコン膜パターン上にある前記第２の金属シリサイド膜を除去する工程と、前記アンドープのシリコン膜パターン上に、第２の金属膜および第３の金属膜を順に形成する工程と、熱処理によって、前記アンドープのシリコン膜、前記第２の金属膜および前記第３の金属膜を反応させて、前記第２の金属膜と、前記第３の金属膜がシリサイド化された第３の金属シリサイド膜とが順に積層された構造を前記ゲート絶縁膜の上に形成する工程とを有することを特徴とするものである。
【００５１】
また、本発明は、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴとで構成されるＣＭＯＳＦＥＴを備えた半導体装置の製造方法において、素子分離絶縁膜、Ｎ型拡散層領域およびＰ型拡散層領域が設けられたシリコン基板の上に、高誘電率絶縁膜を含むゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上にシリコン膜を形成する工程と、前記シリコン膜の前記ＮＭＯＳＦＥＴの領域にＮ型不純物を注入する工程と、前記シリコン膜をゲート電極の形状に加工して、Ｎ型シリコン膜パターンとアンドープのシリコン膜パターンとを形成する工程と、前記Ｎ型シリコン膜パターンおよび前記アンドープのシリコン膜パターンの下部を除いて前記ゲート絶縁膜を除去する工程と、前記ゲート絶縁膜除去後の前記シリコン基板の全面に第１の側壁絶縁膜を形成する工程と、前記Ｎ型シリコン膜パターンおよび前記アンドープのシリコン膜パターンをマスクとして前記シリコン基板に不純物を注入し、Ｎ型エクステンション領域およびＰ型エクステンション領域を形成する工程と、前記第１の側壁絶縁膜の上に第２の側壁絶縁膜を形成する工程と、前記Ｎ型シリコン膜パターンおよび前記アンドープのシリコン膜パターンの側壁部を除いて、前記第１の側壁絶縁膜および前記第２の側壁絶縁膜を除去する工程と、側壁部に前記第１の側壁絶縁膜および前記第２の側壁絶縁膜が形成された前記Ｎ型シリコン膜パターンおよび前記アンドープのシリコン膜パターンをマスクとして前記シリコン基板に不純物を注入し、Ｎ型ソース・ドレイン領域およびＰ型ソース・ドレイン領域を形成する工程と、前記Ｎ型ソース・ドレイン領域および前記Ｐ型ソース・ドレイン領域の上に第１の金属シリサイド膜を形成する工程と、前記第１の金属シリサイド膜形成後の前記シリコン基板の上に、前記Ｎ型シリコン膜パターンおよび前記アンドープのシリコン膜パターンを埋め込むようにして層間絶縁膜を形成する工程と、前記層間絶縁膜を加工して、前記Ｎ型シリコン膜パターンおよび前記アンドープのシリコン膜パターンの表面を露出させる工程と、前記シリコン基板の全面に第１の金属膜を形成する工程と、熱処理によって、前記Ｎ型シリコン膜パターンの上部および前記アンドープのシリコン膜パターンの上部を、前記第１の金属膜がシリサイド化された第２の金属シリサイド膜に変える工程と、前記ＰＭＯＳＦＥＴの領域にある前記第２の金属シリサイド膜の上に第２の金属膜を形成する工程と、熱処理によって、前記アンドープのシリコン膜、前記第２の金属シリサイド膜および前記第２の金属膜を反応させて、前記第２の金属シリサイド膜と、前記第２の金属膜がシリサイド化された第３の金属シリサイド膜とが順に積層された構造を前記ゲート絶縁膜の上に形成する工程とを有することを特徴とするものである。
【００５２】
また、本発明は、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴとで構成されるＣＭＯＳＦＥＴを備えた半導体装置の製造方法において、素子分離絶縁膜、Ｎ型拡散層領域およびＰ型拡散層領域が設けられたシリコン基板の上に、高誘電率絶縁膜を含むゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上にシリコン膜を形成する工程と、前記シリコン膜の前記ＮＭＯＳＦＥＴの領域にＮ型不純物を注入する工程と、前記シリコン膜をゲート電極の形状に加工して、Ｎ型シリコン膜パターンとアンドープのシリコン膜パターンとを形成する工程と、前記Ｎ型シリコン膜パターンおよび前記アンドープのシリコン膜パターンの下部を除いて前記ゲート絶縁膜を除去する工程と、前記ゲート絶縁膜除去後の前記シリコン基板の全面に第１の側壁絶縁膜を形成する工程と、前記Ｎ型シリコン膜パターンおよび前記アンドープのシリコン膜パターンをマスクとして前記シリコン基板に不純物を注入し、Ｎ型エクステンション領域およびＰ型エクステンション領域を形成する工程と、前記第１の側壁絶縁膜の上に第２の側壁絶縁膜を形成する工程と、前記Ｎ型シリコン膜パターンおよび前記アンドープのシリコン膜パターンの側壁部を除いて、前記第１の側壁絶縁膜および前記第２の側壁絶縁膜を除去する工程と、側壁部に前記第１の側壁絶縁膜および前記第２の側壁絶縁膜が形成された前記Ｎ型シリコン膜パターンおよび前記アンドープのシリコン膜パターンをマスクとして前記シリコン基板に不純物を注入し、Ｎ型ソース・ドレイン領域およびＰ型ソース・ドレイン領域を形成する工程と、前記Ｎ型ソース・ドレイン領域および前記Ｐ型ソース・ドレイン領域の上に第１の金属シリサイド膜を形成する工程と、前記第１の金属シリサイド膜形成後の前記シリコン基板の上に、前記Ｎ型シリコン膜パターンおよび前記アンドープのシリコン膜パターンを埋め込むようにして層間絶縁膜を形成する工程と、前記層間絶縁膜を加工して、前記Ｎ型シリコン膜パターンおよび前記アンドープのシリコン膜パターンの表面を露出させる工程と、前記シリコン基板の全面に第１の金属膜を形成する工程と、熱処理によって、前記Ｎ型シリコン膜パターンの上部および前記アンドープのシリコン膜パターンの上部を、前記第１の金属膜がシリサイド化された第２の金属シリサイド膜に変える工程と、前記ＰＭＯＳＦＥＴの領域にある前記第２の金属シリサイド膜の上に前記第１の金属膜を形成する工程と、熱処理によって、前記アンドープのシリコン膜、前記第２の金属シリサイド膜および前記第１の金属膜を反応させて、前記ゲート絶縁膜の上に前記第２の金属シリサイド膜を形成する工程とを有することを特徴とするものである。
【００５３】
さらに、本発明は、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴとで構成されるＣＭＯＳＦＥＴを備えた半導体装置の製造方法において、素子分離絶縁膜、Ｎ型拡散層領域およびＰ型拡散層領域が設けられたシリコン基板の上に、高誘電率絶縁膜を含むゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上にシリコン膜を形成する工程と、前記シリコン膜の前記ＮＭＯＳＦＥＴの領域にＮ型不純物を注入する工程と、前記シリコン膜をゲート電極の形状に加工して、Ｎ型シリコン膜パターンとアンドープのシリコン膜パターンとを形成する工程と、前記Ｎ型シリコン膜パターンおよび前記アンドープのシリコン膜パターンの下部を除いて前記ゲート絶縁膜を除去する工程と、前記ゲート絶縁膜除去後の前記シリコン基板の全面に第１の側壁絶縁膜を形成する工程と、前記Ｎ型シリコン膜パターンおよび前記アンドープのシリコン膜パターンをマスクとして前記シリコン基板に不純物を注入し、Ｎ型エクステンション領域およびＰ型エクステンション領域を形成する工程と、前記第１の側壁絶縁膜の上に第２の側壁絶縁膜を形成する工程と、前記Ｎ型シリコン膜パターンおよび前記アンドープのシリコン膜パターンの側壁部を除いて、前記第１の側壁絶縁膜および前記第２の側壁絶縁膜を除去する工程と、側壁部に前記第１の側壁絶縁膜および前記第２の側壁絶縁膜が形成された前記Ｎ型シリコン膜パターンおよび前記アンドープのシリコン膜パターンをマスクとして前記シリコン基板に不純物を注入し、Ｎ型ソース・ドレイン領域およびＰ型ソース・ドレイン領域を形成する工程と、前記Ｎ型ソース・ドレイン領域および前記Ｐ型ソース・ドレイン領域の上に第１の金属シリサイド膜を形成する工程と、前記第１の金属シリサイド膜形成後の前記シリコン基板の上に、前記Ｎ型シリコン膜パターンおよび前記アンドープのシリコン膜パターンを埋め込むようにして層間絶縁膜を形成する工程と、前記層間絶縁膜を加工して、前記Ｎ型シリコン膜パターンおよび前記アンドープのシリコン膜パターンの表面を露出させる工程と、前記シリコン基板の全面に第１の金属膜を形成する工程と、熱処理によって、前記Ｎ型シリコン膜パターンの上部および前記アンドープのシリコン膜パターンの上部を、前記第１の金属膜がシリサイド化された第２の金属シリサイド膜に変える工程と、前記ＰＭＯＳＦＥＴの領域にある前記第２の金属シリサイド膜の上に第２の金属膜を形成する工程と、熱処理によって、前記アンドープのシリコン膜、前記第２の金属シリサイド膜および前記第２の金属膜を反応させて、前記第１の金属膜と、前記第２の金属膜がシリサイド化された第３の金属シリサイド膜とが順に積層された構造を前記ゲート絶縁膜の上に形成する工程とを有することを特徴とするものである。
【００５４】
本発明の半導体装置の製造方法において、前記ゲート絶縁膜を形成する工程は、前記シリコン基板の上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜の上に前記高誘電率絶縁膜を形成する工程とを有するものとすることができる。
【発明の効果】
【００５５】
この発明は以上説明したように、ＮＭＯＳＦＥＴのゲート電極が、ゲート絶縁膜上に形成されたＮ型シリコン膜と、この上に形成された第１の金属シリサイド膜とからなり、ＰＭＯＳＦＥＴのゲート電極が、ゲート絶縁膜上に形成された第２の金属シリサイド膜からなるので、ＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴＴのそれぞれの閾値電圧を最適化することができ、かつ、反転容量を上昇させることが可能となる。また、高誘電率絶縁膜が、ＮＭＯＳＦＥＴのゲート電極およびＰＭＯＳＦＥＴのゲート電極のいずれの側壁にも形成されていないので、オフ電流を十分に抑制することが可能となる。
【００５６】
また、本発明によれば、ＮＭＯＳＦＥＴのゲート電極が、ゲート絶縁膜上に形成されたＮ型シリコン膜と、この上に形成された第１の金属シリサイド膜とからなり、ＰＭＯＳＦＥＴのゲート電極が、ゲート絶縁膜上に形成された金属膜と、この上に形成された第２の金属シリサイド膜との積層構造を有するので、ＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴＴのそれぞれの閾値電圧を最適化することができ、かつ、反転容量を上昇させることが可能となる。
【００５７】
また、本発明によれば、高誘電率絶縁膜をゲート電極よりも先に形成するので、シリサイドの耐熱性を考慮して熱処理温度を設定するなどの制約がなく、所望の温度で熱処理を行うことができる。したがって、高品質のゲート絶縁膜を得ることができる。
【発明を実施するための最良の形態】
【００５８】
上述したように、本発明は、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴの両方の閾値電圧が最適な状態となるように制御し、かつ、大きな反転容量を確保するためのゲート電極構造およびその製造方法を提供することを目的とする。
【００５９】
この問題を解決するために、本発明では以下の手法を用いる。
【００６０】
先ず、素子分離領域を形成後に高誘電率絶縁膜を用いたゲート絶縁膜を成膜し、必要十分な熱処理を行う。その後、シリコン膜を堆積し、Ｎ型のゲート電極が形成される領域のシリコン膜中にＰやＡｓ等の不純物をイオン注入する。そして、ゲート電極の加工、ゲート部以外のゲート絶縁膜の除去を行い、さらに、ゲート側壁、ソース・ドレインを形成した後にソース・ドレイン表面にＮｉやＣｏ等のシリサイドを自己整合的に形成する。次に、層間絶縁膜を全面に堆積し、ＣＭＰ法によりシリコン電極の表面を出す。Ｎ型のゲート電極が形成される領域を例えばレジストまたはＳｉＮ膜等でマスクして、Ｐ型のゲート電極が形成される領域のダミーシリコンゲート電極表面を後退させて薄くする。レジストまたはＳｉＮ膜等のマスクを除去した後にＮｉやＣｏ等を自己整合的にシリコン電極と反応させてシリサイドを形成する(サリサイド工程)。ＮｉやＣｏ等の膜厚をＰ型のダミーシリコンゲートの残り膜厚の５４％と同じかそれよりも厚くし、Ｎ型のシリコン電極の膜厚の５４％よりも薄くすることで、Ｎ型のゲート電極はゲート絶縁膜とＮ型のシリコン電極が接触し、Ｐ型のゲート電極はＮｉシリサイドやＣｏシリサイドがゲート絶縁膜と接触する構造となる。
【００６１】
Ｐ型ゲート電極部のダミーシリコンゲート電極を後退させる方法としては、反応性イオンエッチングを用いる方法やＴｉ等のシリサイドを自己整合的に形成し、このシリサイドをエッチング除去する方法がある。また、Ｐ型ゲート電極部のダミーシリコン電極を後退させなくても、シリコン置換法により、ＮｉやＣｏ等のシリサイドをゲート絶縁膜に接触させる方法がある。すなわち、Ｎ型ゲート電極部をマスクして、Ｎｉ膜あるいはＣｏ膜を成膜し、次にＴｉ膜等を成膜し、さらにＴｉＮ膜等を成膜して熱処理することにより、シリサイド形成時に金属が拡散種であるＮｉシリサイドやＣｏシリサイド等は金属成分のＮｉやＣｏ等がシリコン中を拡散し、Ｔｉシリサイド等はＳｉが拡散種であるため、下部に形成されたＮｉシリサイドやＣｏシリサイド等からＳｉを吸い取って、Ｔｉシリサイドを形成するため、反応が進むと、ゲート絶縁膜直上にＮｉやＣｏのシリサイドが形成され、その上にＴｉ等のシリサイドが形成される。ＴｉＮはキャップ膜として機能し、Ｔｉ膜の酸化やシリサイド膜のモフォロジーの劣化等を抑制する。このTi膜を厚くすることにより、ＮｉシリサイドやＣｏシリサイド中のＳｉが十分吸い出されて、金属のＮｉやＣｏがゲート絶縁膜と接触することもできる。また、ＮｉやＣｏに限らず、Ｒｕ，Ｒｈ，Ｉｒ，ＰｄおよびＰｔ等のＰｔ族金属はシリサイド形成時の拡散種が金属であることより、同様の手法を用いることができる。上記の方法では、Ｐ型ゲート電極部のダミーシリコン電極を全て除去しないため、ゲート絶縁膜に対するダメージを抑制するとともに、ゲート絶縁膜が除去されてしまうという問題を回避することができる。
【００６２】
このようにして形成した場合、Ｎ型ゲート電極にはＮ+多結晶シリコンがゲート絶縁膜と接触しており、Ｐ型ゲート電極にはＰｔ族の金属あるいは金属シリサイドがゲート絶縁膜と接触する構造となり、ＰＭＯＳＦＥＴの閾値電圧制御および十分な反転容量の確保が可能となる。
【００６３】
実施の形態１．
図１は、本実施の形態における半導体装置の断面図の一例である。
【００６４】
図１において、シリコン基板１の素子領域の周囲には素子分離絶縁膜２が形成されている。また、素子領域内には、Ｎ型拡散層領域６、Ｐ型拡散層領域７、Ｐ型エクステンション領域１８、Ｎ型エクステンション領域１９、Ｐ型ソース・ドレイン領域２３、Ｎ型ソース・ドレイン領域２４およびニッケルシリサイド膜２５が形成されている。
【００６５】
チャネル上に形成されたゲート絶縁膜は、第１の絶縁膜と、この第１の絶縁膜の上に形成された第２の絶縁膜とからなる。ここで、第１の絶縁膜は、下地界面層としてのシリコン酸化膜８である。一方、第２の絶縁膜は、高誘電率絶縁膜としてのハフニウム珪酸窒化膜９である。
【００６６】
Ｎ型ゲート電極は、Ｎ型シリコン膜１０ａおよびニッケルシリサイド膜２８からなる。一方、Ｐ型ゲート電極はニッケルシリサイド膜２８からなる。各ゲート電極の側壁には、シリコン酸化膜１５およびシリコン窒化膜２０が形成されている。但し、ゲート電極の側壁にはハフニウム珪酸窒化膜９は形成されていない。
【００６７】
図２および図３は、それぞれ本実施の形態における半導体装置の断面図の他の例である。尚、これらの図において、図１と同じ符号を付した部分は同じものであることを示している。
【００６８】
図２は、Ｐ型ゲート電極が、ニッケルシリサイド膜２８と、この上に形成されたチタンナイトライド膜３０およびタングステン膜３１とからなる点で図１と異なる。
【００６９】
また、図３は、Ｎ型ゲート電極が、Ｎ型シリコン膜１０ａおよびニッケルシリサイド膜２８と、これらの上に形成されたチタンナイトライド膜３０およびタングステン膜３１とからなる点で図２と異なる。尚、図３において、ニッケルシリサイド膜２８とチタンナイトライド膜３０との間にチタン膜等が形成されていてもよい。
【００７０】
このように、本実施の形態においては、ゲート絶縁膜がシリコン酸化膜８およびハフニウム珪酸窒化膜９からなり、ゲート絶縁膜に接触するゲート電極材料が、Ｎ型ゲート電極ではＮ型シリコン電極、Ｐ型ゲート電極ではニッケルシリサイドであり、さらに、ハフニウム珪酸窒化膜９がＮ型およびＰ型ともにゲート電極の側壁部にはなく、ゲート電極の下部のみにある点を特徴としている。
【００７１】
尚、上記の例では、高誘電率絶縁膜としてハフニウム珪酸窒化膜を用いたが、本発明はこれに限られるものではない。例えば、高誘電率絶縁膜として、ジルコニウム珪酸窒化膜などを用いてもよいし、（窒素を含まない）ハフニウム珪酸化膜またはジルコニウム珪酸化膜などを用いてもよいし、（シリコンを含まない）ハフニウム酸化膜またはジルコニウム酸化膜などを用いてもよい。また、高誘電率絶縁膜は、ハフニウムとジルコニウムの両元素を含む材料からなっていてもよい。
【００７２】
また、上記の例では、下地界面層としてシリコン酸化膜８を用いたが、本発明はこれに限られるものではない。下地界面層として、シリコン酸化膜の代わりにシリコン酸窒化膜またはシリコン窒化膜などを用いてもよい。
【００７３】
さらに、本実施の形態においては、高誘電率絶縁膜上にシリコン酸化膜またはシリコン窒化膜などが形成されていてもよい。
【００７４】
次に、図４〜図９を参照して、本実施の形態にかかる半導体装置の製造方法を説明する。尚、これらの図において、同じ符号を付した部分は同じものであることを示している。
【００７５】
まず、図４(ａ)に示すように、シリコン基板１の所定の領域にシリコン酸化膜を埋め込み、ＳＴＩ構造の素子分離領域２および犠牲酸化膜３を形成する。次に、図４(ｂ)に示すようにレジスト４をマスクとして、Ｐ(リン)をイオン注入する。Ｐの注入は拡散層の形成の他、トランジスタの閾値電圧の調整用であり、複数回行われる。また、場合によっては、Ｂ（ボロン）やＩｎ（インジウム）などをイオン注入して閾値電圧を調整することもある。Ｐを注入した後にレジスト４を剥離し、さらに、同様の方法でＢ(ボロン)を注入してレジストを剥離した後で熱拡散を行うことにより、Ｎ型拡散層６とＰ型拡散層７を形成する(図４(ｃ))。
【００７６】
この後、ＮＨ４Ｆ水溶液を用いて犠牲酸化膜３を除去する。その後、０．５％〜５％の希フッ酸で表面洗浄をした直後に、０．５ｎｍのシリコン酸化膜８をシリコン基板１の表面に形成し、さらにテトラ-t-ブトキシハフニウムとＳｉ２Ｈ６を用いて、膜厚２．０ｎｍのハフニウム珪酸化膜９ａを形成する。この後、温度２５０℃〜４００℃で、Ｏ２、Ｏ３、Ｎ２ＯおよびＮＯよりなる群から選ばれる少なくとも１種類以上のガスを０．００１％以上の濃度で含む雰囲気中において熱処理を行い、ハフニウム珪酸化膜９ａ中に含まれる炭素や水素等の不純物を除去する。次に、ＮＨ３雰囲気中または窒素プラズマ雰囲気中で熱処理を行い、ハフニウム珪酸化膜９ａをハフニウム珪酸窒化膜９に改質する (図５(ａ))。
【００７７】
次に、図５(ｂ)に示すように、多結晶のシリコン膜１０をＣＶＤ法で成膜し、レジスト１１をマスクとして、Ｐ型拡散層領域７上のシリコン膜１０にＰをイオン注入する。シリコン膜１０の膜厚は、後に形成するニッケルシリサイド膜２８の膜厚の２倍〜３倍程度であることが好ましい。尚、本実施の形態においては、多結晶シリコン膜の代わりにアモルファスシリコン膜を用いてもよい。また、シリコン膜の代わりにシリコンゲルマニウム膜を用いてもよい。
【００７８】
レジスト１１を剥離した後、シリコン酸化膜１３を堆積し、図５(ｃ)に示すように、レジスト１４をマスクとして、シリコン酸化膜１３を加工する。
【００７９】
レジスト１４を剥離した後、シリコン酸化膜１３をハードマスクとして、Ｎ型シリコン膜１０ａおよび不純物が注入されていないシリコン膜１０をゲート電極の形状に加工する(図６(ａ))。尚、図６（ａ）において、シリコン膜１０からなるゲート電極はダミーのゲート電極であり、実際に動作するゲート電極は後工程で形成される。
【００８０】
この後、希フッ酸等でハフニウム珪酸窒化膜９をエッチング除去する(図６(ｂ))。この時、ハードマスクとして使用したシリコン酸化膜１３が全て除去されないように、フッ酸の濃度およびエッチング時間を選択する。本実施の形態においては、フッ酸の濃度を１％以下とし、エッチング時間を３００秒以下とすることが望ましい。但し、これらの条件は、高誘電率絶縁膜の膜種や膜厚に応じて適宜決定する。尚、下地界面層であるシリコン酸化膜８は０．５ｎｍと非常に薄いので、通常は、ハフニウム珪酸窒化膜９のエッチング時に全て除去される。しかしながら、シリコン酸化膜８が除去されずに全面に残っていても特に問題はない。
【００８１】
次に、各ゲート電極の側壁と、シリコン基板１の表面とをわずかに酸化する。例えば、０．２％の酸素を含む雰囲気中において、１，０００℃で５秒間の熱処理を行うことによって、表面から約２ｎｍの深さまで酸化することができる。その後、第１の側壁絶縁膜としてのシリコン酸化膜１５をＣＶＤ法で全面に形成する(図６(ｃ))。尚、酸化によって形成された膜をシリコン酸化膜１５としてもよい。また、場合により、第１の側壁絶縁膜はなくてもよい。
【００８２】
次に、図７(ａ)に示すように、レジスト１６と、シリコン膜１０からなり、上にシリコン酸化膜１３およびシリコン酸化膜１５が形成されたゲート電極とをマスクにして、Ｎ型拡散層６にＢをイオン注入する。レジスト１６を剥離した後、同様の方法で、Ｐ型拡散層７にもＰをイオン注入し、レジストを剥離後に熱処理による活性化を行う。これにより、図７(ｂ)に示すように、Ｐ型エクステンション領域１８とＮ型エクステンション領域１９を形成する。
【００８３】
次に、図７(ｃ)に示すように、第２の側壁絶縁膜としてのシリコン窒化膜２０をＣＶＤ法で形成する。この後、反応性イオンエッチングによって、ゲート電極の側壁部を除いてシリコン酸化膜１５およびシリコン窒化膜２０を除去する。
【００８４】
次に、図８(ａ)に示すように、レジスト２１および側壁の形成されたゲート電極(１０，１３，１５，２０)をマスクとして、Ｎ型拡散層６にＢをイオン注入する。このとき、ハードマスク１３が薄い場合にはゲート電極１０中にＢが僅かに入る。しかしながら、その濃度は十分に低いものであるので、後工程での活性化熱処理によってＢがシリコン基板１まで突き抜けることはない。レジスト２０を剥離した後、同様の方法でＰ型拡散層７にもＰをイオン注入する。レジストを剥離した後、熱処理による活性化を行うことで、Ｐ型ソース・ドレイン拡散層２３とＮ型ソース・ドレイン拡散層２４を形成する（図８（ｂ））。
【００８５】
次に、全面にニッケル膜（図示せず）およびチタンナイトライド膜（図示せず）を堆積した後、熱処理を行って、ソース・ドレイン拡散層２３，２４上に、第１の金属シリサイド膜としてのニッケルシリサイド２５を形成し、チタンナイトライドと未反応のニッケルをエッチング除去する(図８(ｃ))。従来法においては、シリコンからなるゲート電極が表面に露出していたので、ゲート電極の上にもニッケルシリサイド膜が形成された（図３４（ｃ））。一方、本実施の形態によれば、ゲート電極上にはシリコン酸化膜１３が形成されており、シリコンは表面に露出していないので、ソース・ドレイン拡散層２３，２４上のみシリサイド化される。
【００８６】
次に、第１の層間絶縁膜２６をＣＶＤ法で堆積し、ＣＭＰ法によりＮ型シリコン膜１０ａからなるゲート電極の表面と、不純物が注入されていないシリコン膜１０からなるダミーのゲート電極の表面とが露出するように加工する(図９（ａ）)。ここで、第１の層間絶縁膜２６は、エッチングストッパーとしてのＳｉＮ膜および低誘電率のシリコン酸化膜からなるものとすることができる。
【００８７】
次に、Ｎ型シリコン膜１０ａからなるゲート電極をレジスト２７でマスキングし、図９(ｂ)に示すように、ダミーのゲート電極の表面を反応性イオンエッチングによって後退させる。これにより、ダミーのゲート電極部分におけるシリコン膜の膜厚が薄くなる。このとき、側壁に形成されているシリコン酸化膜１５も同様に後退するが、エッチングの条件を調整して側壁部にシリコン酸化膜１５が残るようにしてもよい。
【００８８】
次に、レジスト２７を除去した後、全面にニッケル膜（図示せず）およびチタンナイトライド膜（図示せず）を堆積する。続いて、熱処理を行うことによって、ゲート電極部分に第２の金属シリサイド膜としてのニッケルシリサイド２８を形成した後、チタンナイトライドと未反応のニッケルをエッチングにより除去する(図９(ｃ))。このとき、ニッケル膜が、ダミーのゲート電極の膜厚の５４％と同じまたはこれよりも厚い膜厚であって、Ｎ型シリコン膜１０ａからなるゲート電極の膜厚の５４％よりも薄い膜厚となるようにする。このようにすることによって、ハフニウム珪酸窒化膜９に接触する部分が、ＮＭＯＳＦＥＴではＮ型シリコン膜１０ａとなり、ＰＭＯＳＦＥＴではニッケルシリサイド膜２８となる。換言すると、上記の工程を経ることによって、シリコン膜１０からなるダミーのゲート電極は、ニッケルシリサイド膜２８からなるゲート電極に変化する。
【００８９】
図１０は、本実施の形態におけるニッケルシリサイド膜中のニッケルとシリコンの組成比（Ｎｉ／Ｓｉ）とフラットバンド電圧（Ｖｆｂ）との関係を、ポリシリコン電極を用いた従来例と比較したものである。図から分かるように、ＰＭＯＳＦＥＴでは、ニッケルの割合が多くなると、従来例に対してＶｆｂが正側にシフトするようになる。これにより、閾値電圧も正側にシフトするようになるので、駆動電圧が小さくなって低消費電力となる。図１０より、Ｎｉ／Ｓｉの値は１．０１〜１．４０であることが好ましく、１．１３〜１．４０であることがより好ましい。
【００９０】
尚、Ｎ型不純物としてのＰが注入されたシリコン膜上では、シリサイド化の速度が速くなる。このため、Ｐ型ゲート電極部に対してＮ型ゲート電極部の方が、ニッケルシリサイド膜２８は厚く形成される。しかしながら、本実施の形態では、シリコン膜１０の膜厚がニッケルシリサイド膜２８の膜厚の２倍〜３倍程度となるように成膜しているので、ハフニウム珪酸窒化膜９に接触する部分をＮ型シリコン膜１０ａとした状態でニッケルシリサイド膜２８を形成することができる。
【００９１】
また、本実施の形態によれば、ニッケルシリサイド膜２８を形成する際の熱処理によって、Ｎ型シリコン膜１０ａの内部にＮ型不純物が拡散するので、ゲート電極の空乏化を抑えるとともに反転容量を上昇させて、オン電流を多くすることが可能となる。尚、Ｎ型不純物としてはＰ以外にＡｓ（ヒ素）を用いることも可能であるが、拡散速度の大きいＰの方がシリコン膜の活性化には有効である。
【００９２】
さらに、従来は、シリコン電極表面をニッケルシリサイドにする工程は、ソース・ドレイン拡散領域上にニッケルシリサイドを形成するのと同じ工程であった。この場合、接合リーク（Ｊｕｎｃｔｉｏｎ  ｌｅａｋ）を抑制するためにニッケルシリサイドの膜厚を薄くするので、ゲート電極の抵抗は高くなる。一方、本実施の形態によれば、ゲート電極上に厚いニッケルシリサイド膜を形成できるので、ＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴのいずれにおいてもゲート電極の抵抗を従来より１桁程度低い値にすることができる。
【００９３】
尚、ゲート長が予定しているニッケル膜の膜厚よりも短い場合（例えば、３７ｎｍ以下である場合）、Ｐ型ゲート電極部分におけるニッケル膜の膜厚として、第１の層間絶縁膜２６から後退したシリコン膜１０の表面までの深さを考慮することができる。例えば、後退後のシリコン膜１０の膜厚を８０ｎｍとし、第１の層間絶縁膜２６の表面から後退した分の膜厚を２０ｎｍとする。Ｎ型ゲート電極部分におけるニッケル膜の膜厚を５０ｎｍとすれば、Ｐ型ゲート電極部分でのニッケル膜の膜厚は見かけ上９０ｎｍとなる。したがって、シリサイド化後のＰ型ゲート電極は全てニッケルシリサイド２８からなる一方、Ｎ型ゲート電極は下層がＮ型シリコンのままで、上層がニッケルシリサイド２８の二層構造となる。但し、この場合、性能試験として測定される長いゲート長のＰ型トランジスタでは上部のみしかニッケルシリサイド膜２８にならない場合があるので、注意が必要である。
【００９４】
次に、第２の層間絶縁膜２９をＣＶＤ法または塗布法によって堆積した後、ＣＭＰ法を用いて表面を平坦化する。これにより、図１に示す構造が得られる。平坦化後は、コンタクトおよび配線等の形成を行う。
【００９５】
尚、本実施の形態においては、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴにおける各ゲート電極の表面の位置を合わせるために、Ｐ型ゲート電極の窪み部分を適当な金属膜によって埋め込んでもよい。例えば、図９(ｃ)に示した工程の後に、チタンナイトライド膜３０およびタングステン膜３１を順に形成し、ＣＭＰ法によって窪み部分を除いてこれらの膜を除去する。その後、第２の層間絶縁膜２９を堆積してＣＭＰ法で平坦化すると、図２に示す構造が得られる。
【００９６】
さらに、図９(ｃ)に示した工程の後に、チタンナイトライド膜３０およびタングステン膜３１を順に形成し、マスク等を用いて反応性イオンエッチング等によって加工してもよい。その後、第２の層間絶縁膜２９を堆積してＣＭＰ法で平坦化すると、図３に示す構造が得られる。
【００９７】
また、本実施の形態では、金属珪酸化膜を形成する際に、有機金属原料として、テトラ−t−ブトキシハフニウムを用いたが、ハフニウムやジルコニウムの元素を含んでいる有機金属原料であれば同様に実施することができる。
【００９８】
本実施の形態によれば、ＮＭＯＳＦＥＴではＮ＋シリコン膜が高誘電率絶縁膜に接し、ＰＭＯＳＦＥＴではニッケルシリサイド膜が高誘電率絶縁膜に接している。したがって、ＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴのそれぞれの閾値電圧をチャネルイオン注入を併用して最適化することができ、かつ、反転容量を上昇させることが可能となる。
【００９９】
また、本実施の形態によれば、製造工程において、高誘電率絶縁膜をゲート電極よりも先に形成するので、シリサイドの耐熱性を考慮して熱処理温度を設定するなどの制約がなく、所望の温度で熱処理を行うことができる。したがって、高品質のゲート絶縁膜を得ることができる。
【０１００】
また、本実施の形態によれば、ゲート電極の形成前に、Ｎ型ゲート電極に用いるＮ＋シリコン膜およびソース・ドレイン拡散層の活性化を行うことができる。さらに、Ｐ型ゲート電極形成のために、ダミーのゲート電極を構成するシリコン膜を全てエッチング除去すると、下地のゲート絶縁膜にダメージが入ったり、あるいは、ゲート絶縁膜が一緒にエッチングされたりするおそれがある。一方、本実施の形態によれば、シリコン膜を全てエッチングせず、ゲート絶縁膜上にシリコン膜を残した状態でニッケルシリサイド膜を形成するので、ゲート絶縁膜にダメージが入ったり、エッチングされて消失したりする問題を解決することができる。
【０１０１】
さらに、本実施の形態によれば、高誘電率ゲート絶縁膜としてのハフニウム珪産窒化膜がＮ型、Ｐ型ともにゲート電極の側壁部にはなく、ゲート電極の下部のみにある構造をとる。一般に、高誘電率絶縁膜をゲート絶縁膜として用いる場合、高誘電率絶縁膜がゲート電極の長さ(ゲート長)よりも長い場合にはオフ電流が大きくなるのに対し、ゲート長と同じ長さまたは少し短い場合にはオフ電流が小さくなる。従来の金属ゲート電極を用いた製造方法では、ダミーゲート電極を構成するシリコン膜を全てエッチング除去し、さらに、犠牲酸化膜もエッチング除去した後に、シリコンの表面を酸化してから高誘電率絶縁膜を全面に形成していた。このため、図９（ｂ）に示したように、必ず高誘電率絶縁膜の２倍の膜厚分だけゲート長よりも高誘電率絶縁膜が長くなる。一方、本実施の形態によれば、図６(ｂ)で示したように、高誘電率絶縁膜がゲート電極の真下のみに残るか、または、ゲート長よりも少し短くなるようにエッチングすることができるので、オフ電流を十分抑制することが可能となる。
【０１０２】
図１１は、本実施の形態によるＰＭＯＳＦＥＴの実効移動度を従来例と比較したものである。図より、本実施の形態の移動度は従来例より向上していることが分かる。これは、本実施の形態で、ポリシリコン電極中のＢ（ボロン）の濃度が低いことによるものである。すなわち、従来のポリシリコン電極では、Ｂが基板まで突き抜けることによって移動度の低下が起こる。これに対して、本実施の形態では、Ｂの濃度が低いために基板へのＢの突き抜けが起こらず、結果として従来より移動度の向上を図ることができる。
【０１０３】
また、図１２は、本実施の形態によるＰＭＯＳＦＥＴのオン電流−オフ電流特性を従来例と比較したものである。図から分かるように、本実施の形態によれば、従来例に比べて高いオン電流が得られる。例えば、Ｉｏｆｆ＝２０ｐＡ／μｍのとき、本実施の形態によればＩｏｎ＝１５０μＡ／μｍであり、従来例（Ｉｏｎ＝１０６μＡ／μｍ）より４０％程度高くなる。
【０１０４】
実施の形態２．
図１３は、本実施の形態における半導体装置の断面図の一例である。
【０１０５】
図５に示すように、シリコン基板１０１の素子領域の周囲には素子分離絶縁膜１０２が形成されている。また、素子領域内には、Ｎ型拡散層領域１０６、Ｐ型拡散層領域１０７、Ｐ型エクステンション領域１０１８、Ｎ型エクステンション領域１０１９、Ｐ型ソース・ドレイン領域１０２３、Ｎ型ソース・ドレイン領域１０２４およびニッケルシリサイド膜１０２５が形成されている。
【０１０６】
チャネル上に形成されたゲート絶縁膜は、第１の絶縁膜と、この第１の絶縁膜の上に形成された第２の絶縁膜とからなる。ここで、第１の絶縁膜は、下地界面層としてのシリコン酸窒化膜１０８ａである。一方、第２の絶縁膜は、高誘電率絶縁膜としてのハフニウム珪酸化膜１０９ａである。
【０１０７】
Ｎ型ゲート電極は、Ｎ型シリコン膜１０１０ａと、この上に形成されたチタンシリサイド膜１０３２とからなる。一方、Ｐ型ゲート電極は、ルテニウム膜１０３４と、この上に形成されたチタンシリサイド膜１０３２とからなる。また、シリコン酸化膜１０１５およびシリコン窒化膜１０２０がゲート側壁に形成されているが、ハフニウム珪酸化膜１０９ａは側壁に形成されていない。
【０１０８】
また、図１４は、本実施の形態における半導体装置の他の例である。図１４は、図１３のチタンシリサイド膜１０３２の代わりに、チタンナイトライド膜１０３０およびタングステン膜１０３１が形成されている点で図１３と異なる。
【０１０９】
本実施の形態は、ゲート絶縁膜と接触するゲート電極材料が、Ｎ型ゲート電極ではＮ型シリコン電極であり、Ｐ型ゲート電極ではルテニウムである点を第１の特徴とする。また、ハフニウム珪酸化膜１０９ａが、Ｎ型およびＰ型ともにゲート電極の側壁部にはなく、ゲート電極の下部のみにある点を第２の特徴とする。
【０１１０】
尚、図１３および図１４の例では、高誘電率絶縁膜としてハフニウム珪酸窒化膜を用いたが、本発明はこれに限られるものではない。例えば、高誘電率絶縁膜として、ジルコニウム珪酸窒化膜などを用いてもよいし、（窒素を含まない）ハフニウム珪酸化膜またはジルコニウム珪酸化膜などを用いてもよいし、（シリコンを含まない）ハフニウム酸化膜またはジルコニウム酸化膜などを用いてもよい。また、高誘電率絶縁膜は、ハフニウムとジルコニウムの両元素を含む材料からなっていてもよい。
【０１１１】
また、上記の例では、下地界面層としてシリコン酸窒化膜１０８ａを用いたが、本発明はこれに限られるものではない。下地界面層として、シリコン酸窒化膜の代わりにシリコン酸化膜またはシリコン窒化膜などを用いてもよい。
【０１１２】
さらに、本実施の形態においては、高誘電率絶縁膜上にシリコン酸化膜、シリコン窒化膜またはシリコン酸窒化膜などが形成されていてもよい。
【０１１３】
次に、図１５〜図１７を参照して、本実施の形態にかかる半導体装置の製造方法を説明する。尚、これらの図において、同じ符号を付した部分は同じものであることを示している。
【０１１４】
本実施の形態において、第１の層間絶縁膜１０２６を形成した後、Ｎ型シリコン膜１０１０ａおよび不純物が注入されていないシリコン膜１０１０の表面が露出するようにＣＭＰ法によって加工するまでの工程は、実施の形態１と同様にして形成することができるため、説明を省略する。但し、ゲート絶縁膜としてシリコン酸窒化膜１０８ａおよびハフニウム珪酸化膜１０９ａを用いている点で実施の形態１と異なる。
【０１１５】
まず、図１５(ａ)の加工まで終了した後、第１の金属膜としてのチタン膜（図示せず）およびチタンナイトライド膜（図示せず）を全面に堆積する。次に、５４０℃の温度で１時間の熱処理をして、未反応のチタンナイトライド膜およびチタン膜を除去することにより、Ｎ型のシリコン膜１０１０ａおよび不純物が注入されていないシリコン膜１０１０の表面に、第２の金属シリサイド膜としてのチタンシリサイド膜１０３２を形成する(図１５(ｂ))。
【０１１６】
また、本実施の形態によれば、チタンシリサイド膜１０３２を形成する際の熱処理によって、Ｎ型シリコン膜１０１０ａの内部にＮ型不純物が移動するので、ゲート電極の空乏化を抑えるとともに反転容量を上昇させて、オン電流を多くすることが可能となる。尚、Ｎ型不純物としてはＰ以外にＡｓ（ヒ素）を用いることも可能であるが、拡散速度の大きいＰの方がシリコン膜の活性化には有効である。
【０１１７】
次に、図１５(ｃ)に示すように、全面にシリコン窒化膜１０３３を堆積した後、レジスト１０２７をマスクとしてシリコン窒化膜１０３３を加工し、Ｎ型ゲート絶縁膜領域にハードマスクとしてのシリコン窒化膜１０３３を形成する(図１６(ａ))。
【０１１８】
次に、希フッ酸等でＰ型ダミーシリコンゲート電極上のチタンシリサイド膜１０３２をエッチング除去する(図１６(ｂ))。この後、第２の金属膜としてのルテニウム膜１０３４、第３の金属膜としてのチタン膜１０３５およびチタンナイトライド膜１０３６を全面に堆積する(図１６(ｃ))。そして、５４０℃の温度で熱処理を行うと、ルテニウム膜１０３４がダミーシリコンゲート電極１０１０と反応してルテニウムシリサイドを形成するが、形成されたルテニウムシリサイド中のシリコンは、さらに上層のチタン膜１０３５と反応してチタンシリサイドを形成する。
【０１１９】
上記の反応時間は、（ダミーのゲート電極を構成する）不純物が注入されていないシリコン膜１０１０の膜厚に依存して異なる。例えば、チタン膜１０３５がシリコン膜１０１０の膜厚の半分以上の厚みであるとすると、最終的には、ルテニウム膜１０３４がハフニウム珪酸化膜１０９ａ上に形成され、第３の金属シリサイド膜としてのチタンシリサイド膜１０３７がその上に形成されるので、見かけ上、ルテニウム膜１０３４とシリコン膜１０１０が置換し、シリコン膜１０１０とチタン膜１０３５が反応したようになる。この後、チタンナイトライド膜１０３６と未反応のチタン膜１０３５をエッチング除去すると、図１７(ａ)に見られるような構造になる。
【０１２０】
その後、第一の層間絶縁膜１０２６上およびハードマスク用のシリコン窒化膜１０３３上のルテニウム膜１０３４を塩素を含む酸素プラズマによってエッチング除去し、さらに、反応性イオンエッチングまたはホットリン酸等によってシリコン窒化膜１０３３を除去する（図１７（ｂ））。次に、第２の層間絶縁膜１０２９をＣＶＤ法または塗布法によって堆積した後、ＣＭＰ法を用いて表面を平坦化する。これにより、図１３に示す構造が得られる。ここで、第２の層間絶縁膜１０２９は、エッチングストッパーとしてのＳｉＮ膜および低誘電率のシリコン酸化膜からなるものとすることができる。平坦化後は、コンタクトおよび配線等の形成を行う。
【０１２１】
尚、上記方法で形成されたゲート電極上のチタンシリサイド膜１０３２，１０３７は、低温で形成しているために、低抵抗相のＣ５４相ではなく高抵抗相のＣ４９相になる。この場合、チタンシリサイド膜１０３２，１０３７は、Ｎ型およびＰ型双方のゲート電極上にのみあるので、厚く形成することが可能である。したがって、チタンシリサイド膜１０３２，１０３７が高抵抗相であっても特に問題は生じない。しかし、より低抵抗のゲート電極を形成したい場合には、以下の方法を用いてもよい。
【０１２２】
まず、図１７（ａ）の構造で、チタンシリサイド膜１０３２，１０３７を希フッ酸等でエッチング除去する(図１７(ｃ))。次に、チタンナイトライド膜１０３０およびタングステン膜１０３１を全体に堆積させてから、ＣＭＰ法を用いて、Ｎ型およびＰ型のゲート電極の窪み部分にこれらの膜を埋め込む。その後、第２の層間絶縁膜１０２９を堆積してＣＭＰ法で平坦化すると、図１４の構造となる。
【０１２３】
さらに、図１７(ｃ)に示した工程の後に、チタンナイトライド膜１０３０およびタングステン膜１０３１を順に形成し、マスク等を用いて反応性イオンエッチング等によって加工してもよい。その後、第２の層間絶縁膜１０２９を堆積してＣＭＰ法で平坦化すると、図面は省略するが、実施の形態１で示した図３と類似の構造が得られる。
【０１２４】
本実施の形態が実施の形態１と異なる点は、第１に、チタンシリサイド膜１０３２を形成した後にチタンシリサイド膜１０３２をエッチング除去することによって、Ｐ型ゲート電極のダミーシリコン膜１０１０の膜厚を薄くしたことにある。また、第２に、シリコン置換法にてルテニウム膜１０３４をハフニウム珪酸化膜１０９ａ上に接触させたことにある。
【０１２５】
尚、本実施の形態においては、シリコン膜１０１０の表面の後退は、チタンシリサイド膜１０３２をエッチング除去することによって行ったが、シリコン膜１０１０を直接反応性イオンエッチングすることによって行ってもよい。また、チタンシリサイド膜１０３２の除去とシリコン膜１０１０の反応性イオンエッチングとの両方を併用することによって行ってもよい。
【０１２６】
また、本実施の形態においては、ダミーゲート電極を構成するシリコン膜１０１０をルテニウムで置換したが、本発明はこれに限られるものではない。金属元素がシリサイド化の拡散種の場合には同様に実施可能であるので、ルテニウムの代わりに、例えば、白金、パラジウム、ニッケルおよびコバルト等の金属膜を用いても同様に実施することができる。但し、ルテニウムのように酸素系のプラズマで容易にエッチングできない金属を使用する場合には、第１の層間絶縁膜１０２６上に残る未反応の金属膜を除去するために、スパッタエッチングまたはＣＭＰ等の化学的機械的除去方法を用いることが必要となる。
【０１２７】
また、本実施の形態においては、下地界面層としてシリコン酸窒化膜１０８ａを用いたが、実施の形態１と同様にシリコン酸化膜を用いてもよく、また、シリコン窒化膜を用いてもよい。
【０１２８】
さらに、本実施の形態においては、ソース・ドレイン拡散層表面にニッケルシリサイド膜１０２５を形成したが、コバルトシリサイドやチタンシリサイド等他のシリサイドを用いることもできる。
【０１２９】
実施の形態３．
図１８〜図２４は、本実施の形態における半導体装置の構成例を示した断面図である。
【０１３０】
図１８に示すように、シリコン基板２０１の素子領域の周囲には、素子分離絶縁膜２０２が形成されている。また、素子領域内には、Ｎ型拡散層領域２０６、Ｐ型拡散層領域２０７、Ｐ型エクステンション領域２０１８、Ｎ型エクステンション領域２０１９、Ｐ型ソース・ドレイン領域２０２３、Ｎ型ソース・ドレイン領域２０２４およびニッケルシリサイド膜２０２５が形成されている。
【０１３１】
チャネル上に形成されたゲート絶縁膜は、第１の絶縁膜と、この第１の絶縁膜の上に形成された第２の絶縁膜とからなる。ここで、第１の絶縁膜は、下地界面層としてのシリコン酸化膜２０８である。一方、第２の絶縁膜は高誘電率絶縁膜であり、ハフニウム酸化膜２０９ｂとこの上に形成されたシリコン窒化膜２０９ｃとからなる。
【０１３２】
Ｎ型ゲート電極は、Ｎ型シリコン膜２０１０ａと、この上に形成されたニッケルシリサイド膜２０２８とからなる。一方、Ｐ型ゲート電極は、ニッケルシリサイド膜２０２８と、この上に形成されたチタンシリサイド膜２０３７とからなる。また、シリコン酸化膜２０１５およびシリコン窒化膜２０２０がゲート側壁に形成されているが、ハフニウム酸化膜２０９ｂは側壁に形成されていない。
【０１３３】
図１９が図１８と異なるのは、Ｐ型ゲート電極がニッケルシリサイド膜２０２８だけで形成されている点である。
【０１３４】
図２０が図１８と異なるのは、ゲート絶縁膜と接触するのが、ニッケルシリサイド膜２０２８の代わりにニッケル膜２０３８であるという点である。
【０１３５】
図２１が図１８と異なるのは、ニッケル膜２０３８とチタンシリサイド膜２０３７の間にニッケルシリサイド膜２０２８が形成されている点である。
【０１３６】
また、図２２〜図２４が図１８〜図２０と異なる点は、Ｐ型ゲート電極の上部に形成されたチタンシリサイド膜２０３７の代わりに、チタンナイトライド膜２０３０とタングステン膜２０３１が形成されている点である。この場合、チタンナイトライド膜２０３０の下層にチタン膜が形成されていても同様に本発明を実施することができる。
【０１３７】
本実施の形態は、ゲート絶縁膜と接触するゲート電極材料が、Ｎ型ゲート電極ではＮ型シリコン電極であり、Ｐ型ゲート電極ではニッケルシリサイド膜２０２８またはニッケル膜２０３８である点を第１の特徴とする。また、ハフニウム酸化膜２０９ｂが、Ｎ型およびＰ型ともにゲート電極の側壁部にはなく、ゲート電極の下部のみにある点を第２の特徴とする。
【０１３８】
尚、図１８〜図２４の例では、高誘電率絶縁膜としてハフニウム酸化膜を用いたが、本発明はこれに限られるものではない。例えば、高誘電率絶縁膜として、ジルコニウム酸化膜などを用いてもよいし、（シリコンを含む）ハフニウム珪酸化膜またはジルコニウム珪酸化膜などを用いてもよいし、（窒素を含む）ハフニウム珪酸窒化膜またはジルコニウム珪酸窒化膜などを用いてもよい。また、高誘電率絶縁膜は、ハフニウムとジルコニウムの両元素を含む材料からなっていてもよい。
【０１３９】
また、上記の例では、下地界面層としてシリコン酸化膜２０８を用いたが、本発明はこれに限られるものではない。下地界面層として、シリコン酸化膜の代わりにシリコン酸窒化膜またはシリコン窒化膜などを用いてもよい。
【０１４０】
さらに、上記の例では、高誘電率絶縁膜上にシリコン窒化膜が形成されているが、本発明はこれに限られるものではない。例えば、高誘電率絶縁膜上にシリコン酸化膜またはシリコン酸窒化膜などが形成されていてもよい。また、高誘電率絶縁膜とゲート電極材料とが直接接触していてもよい。
【０１４１】
次に、図２５〜図２８を参照して、本実施の形態にかかる半導体装置の製造方法を説明する。尚、これらの図において、同じ符号を付した部分は同じものであることを示している。
【０１４２】
本実施の形態において、第１の層間絶縁膜２０２６を形成した後、Ｎ型シリコン膜２０１０ａおよび不純物が注入されていないシリコン膜２０１０の表面が露出するようにＣＭＰ法によって加工するまでの工程は、実施の形態１や実施の形態２と同様にして形成することができるため、説明を省略する。但し、ゲート絶縁膜としてシリコン酸化膜２０８、ハフニウム酸化膜２０９ｂおよびシリコン窒化膜２０９ｃを用いている点で実施の形態１および実施の形態２と異なる。尚、第１の層間絶縁膜２０２６は、エッチングストッパーとしてのＳｉＮ膜および低誘電率のシリコン酸化膜からなるものとすることができる。
【０１４３】
まず、図２５(ａ)の加工まで終了した後、第１の金属膜としてのニッケル膜（図示せず）およびチタンナイトライド膜（図示せず）を全面に堆積する。次に、熱処理をして、未反応のチタンナイトライド膜およびニッケル膜を除去することにより、Ｎ型シリコン膜２０１０ａおよび不純物が注入されていないシリコン膜２０１０の表面に、第２の金属シリサイド膜としてのニッケルシリサイド膜２０２８を形成する(図２５(ｂ))。
【０１４４】
尚、Ｎ型不純物としてのＰが注入されたシリコン膜上では、シリサイド化の速度が速くなる。このため、Ｐ型ゲート電極部に対してＮ型ゲート電極部の方が、ニッケルシリサイド膜２０２８は厚く形成される。本実施の形態では、シリコン膜２０１０の膜厚がニッケルシリサイド膜２０２８の膜厚の２倍〜３倍程度となるように成膜することによって、シリコン窒化膜２０９ｃに接触する部分をＮ型シリコン膜２０１０ａとした状態でニッケルシリサイド膜２０２８を形成することができる。
【０１４５】
また、本実施の形態によれば、ニッケルシリサイド膜２０２８を形成する際の熱処理によって、Ｎ型シリコン膜２０１０ａの内部にＮ型不純物が拡散するので、ゲート電極の空乏化を抑えるとともに反転容量を上昇させて、オン電流を多くすることが可能となる。尚、Ｎ型不純物としてはＰ以外にＡｓ（ヒ素）を用いることも可能であるが、拡散速度の大きいＰの方がシリコン膜の活性化には有効である。
【０１４６】
尚、図２５（ａ）では、ゲート側壁を形成した後にソース・ドレイン拡散層２０２３，２０２４の表面にニッケルシリサイド膜２０２５を形成している。本実施の形態では、ゲート電極の加工時に用いたハードマスク（図６〜図８のシリコン酸化膜１３に対応）を予め除去した上で、ソース・ドレイン拡散層２０２３，２０２４上にニッケルシリサイド膜２０２５を形成する際に、同時にゲート電極表面にもニッケルシリサイド膜２０２８を形成し、第１の層間絶縁膜２０２６の形成およびその後のＣＭＰ法によってゲート電極表面のニッケルシリサイド膜２０２８を露出させることによっても、図２５(ｂ)と同様の構造が得られる。
【０１４７】
次に、図２５(ｃ)に示すように全面にシリコン窒化膜２０３３を堆積し、レジスト２０２７をマスクとして、シリコン窒化膜２０３３を加工し、Ｎ型ゲート絶縁膜領域にハードマスクとしてシリコン窒化膜２０３３を形成する(図２６(ａ))。
【０１４８】
次に、第２の金属膜としてのチタン膜２０３５およびチタンナイトライド膜２０３６を全面に堆積する(図２６(ｂ))。この後、５４０℃で熱処理を行うと、ニッケルシリサイド膜２０２８中のニッケルが、ダミーゲート電極を構成するシリコン膜２０１０中に拡散するとともに、ニッケルシリサイド膜２０２８の上部では、シリコンがチタン膜２０３５中に拡散する反応が生じる。このときの反応時間は、シリコン膜２０１０の膜厚に依存して異なる。例えば、チタン膜２０３５がシリコン膜２０１０の膜厚に対してその半分の厚みであるとすると、最終的には、ニッケルシリサイド膜２０２８がシリコン窒化膜２０９ｃ上に形成され、第３の金属シリサイド膜としてのチタンシリサイド膜２０３７がその上に形成されるので、見かけ上、ニッケルシリサイド膜２０２８がシリコン膜２０１０と置換し、シリコン膜２０１０が上部チタン膜２０３５と反応したようになる。この後、チタンナイトライド膜２０３６と未反応のチタン膜２０３５をエッチング除去すると、図２６(ｃ)に見られるような構造となる。
【０１４９】
その後、ハードマスクとしてのシリコン窒化膜２０３３を反応性イオンエッチングまたはホットリン酸等によって除去する。次に、第２の層間絶縁膜２０２９をＣＶＤ法または塗布法によって堆積した後、ＣＭＰ法を用いて表面を平坦化する。これにより、図１８に示す構造が得られる。平坦化後は、コンタクトおよび配線等の形成を行う。
【０１５０】
また、図２７(ａ)に示すように、シリコン膜２０１０をニッケルシリサイド膜２０２８と置換する前に、厚いニッケル膜（第１の金属膜）２０３８およびチタンナイトライド膜２０３６を全面に形成することによって、Ｐ型ゲート電極を全てニッケルシリサイド膜（第２の金属シリサイド膜）２０２８にすることができる。この後、チタンナイトライド膜２０３６と未反応のニッケル膜２０３８を除去すると図２７(ｂ)のようになる。その後、シリコン窒化膜２０３３を反応性イオンエッチングまたはホットリン酸等によって除去し、第２の層間絶縁膜２０２９をＣＶＤ法または塗布法にて堆積し、ＣＭＰ法によって平坦化すると、図１９に示す構造となる。尚、この後、コンタクト、配線等の形成を行うのは上記と同様である。
【０１５１】
また、図２８(ａ)に示すように、ニッケルシリサイド膜２０２８をシリコン膜２０１０と置換する前に、全面に形成するチタン膜（第２の金属膜）２０３５の膜厚を十分厚くして、５４０℃で１時間熱処理する。このようにすると、ニッケルシリサイド膜２０２８がシリコン膜２０１０と置換するとともに、シリコンがチタン膜２０３５に拡散するので、最終的には、シリコン窒化膜２０９ｃにニッケル膜（第１の金属膜）２０３８が接触し、ニッケル膜２０３８の上にチタンシリサイド膜（第３の金属シリサイド膜）２０３７が形成された構造となる。この構造は、ニッケルシリサイド膜２０２８とシリコン膜２０１０の合計膜厚よりもチタン膜２０３５の膜厚の方が厚い場合に得られる。この後、チタンナイトライド膜２０３６と未反応のチタン膜２０３５を除去すると図２８(ｂ)のようになる。
【０１５２】
その後、シリコン窒化膜２０３３を反応性イオンエッチングまたはホットリン酸等によって除去し、さらに第２の層間絶縁膜２０２９をＣＶＤ法または塗布法にて堆積し、ＣＭＰ法によって平坦化すると、図２０に示す構造となる。尚、この後、コンタクト、配線等の形成を行うのは上記と同様である。
【０１５３】
上記の例では、シリコン窒化膜２０９ｃと接触するものがニッケルシリサイド膜２０２８とニッケル膜２０３８であった。これに対して、全面に形成するチタン膜２０３５の膜厚が、シリコン膜２０１０よりも厚く、ニッケルシリサイド膜２０２８の膜厚とダミーシリコン膜２０１０の膜厚の合計よりも薄くなるようにすると、図２１に示すように、ニッケル膜２０３８とニッケルシリサイド膜２０２８の積層構造の上部にチタンシリサイド膜２０３７が形成された構造となる。
【０１５４】
尚、実施の形態２と同様に、希フッ酸等でチタンシリサイド膜２０３２，２０３７をエッチング除去し、その後、チタンナイトライド膜２０３０およびタングステン膜２０３１を形成し、ＣＭＰ法によって、ゲート電極の窪み部分にこれらの膜を埋め込み、第２の層間絶縁膜２０２９を堆積してＣＭＰ法で平坦化すると図２２〜図２４の構造となる。ここで、窪み部分への埋め込みは、チタンナイトライド膜２０３０およびタングステン膜２０３１を順に形成し、マスク等を用いて反応性イオンエッチング等によりこれらの膜を加工することにより行ってもよい。その後、第２の層間絶縁膜２０２９を堆積してＣＭＰ法で平坦化すると、図面は省略するが、実施の形態１で示した図３と類似の構造が得られる。
【０１５５】
本実施の形態が実施の形態２と異なる点は、ダミーのＰ型ゲート電極を構成するシリコン膜２０１０の膜厚を薄くしない点にある。すなわち、Ｎ型ゲート電極と同様にしてシリコン膜２０１０上にニッケルシリサイド膜２０２８を形成した後、シリコン置換法を用いて、Ｐ型ゲート電極部のみ、ニッケルシリサイド膜２０２８またはニッケル膜２０３８が（ゲート絶縁膜である）シリコン窒化膜２０９ｃと接触するように形成することを特徴としている。
【０１５６】
尚、本実施の形態においては、ダミーゲート電極を構成するシリコン膜２０１０をニッケルシリサイド膜２０２８で置換したが、本発明はこれに限られるものではない。金属元素がシリサイド化の拡散種の場合には同様に実施可能であるので、ニッケルシリサイドの代わりに、例えば、白金シリサイド、パラジウムシリサイドおよびコバルトシリサイド等の金属シリサイド膜を用いても同様に実施することができる。但し、ルテニウムシリサイドは抵抗が高いことから適当でない。
【０１５７】
また、本実施の形態においては、下地界面層としてシリコン酸化膜２０８を用いたが、実施の形態２と同様にシリコン酸窒化膜を用いてもよく、また、シリコン窒化膜を用いてもよい。
【０１５８】
本発明により形成したゲート長４０ｎｍのトランジスタのサブスレッショルド特性を評価した結果を図２９（ａ）に示す。尚、比較のために、従来例としてシリコンゲート電極を用いた比較例１と、窒化チタン電極を用いた比較例２とについて評価した結果を図２９（ｂ）に示す。測定は、閾値電圧調整用の不純物イオン注入を行っていないチャネル上に、膜厚０．５ｎｍのシリコン酸化膜と膜厚２ｎｍのハフニウム珪酸窒化膜からなるゲート絶縁膜を形成したサンプルについて行った。
【０１５９】
図２９（ｂ）に示すように、比較例１では、ＮＭＯＳＦＥＴの閾値電圧が比較的小さいのに対して、ＰＭＯＳＦＥＴの閾値電圧は大きく負側にシフトしている。また、比較例２では、ＰＭＯＳＦＥＴの閾値電圧の絶対値は比較的小さい値であるのに対し、ＮＭＯＳＦＥＴの閾値電圧が正側にシフトしている。
【０１６０】
一方、図２９（ａ）から分かるように、本発明では、Ｎ型シリコン電極を用いたＮＭＯＳＦＥＴは比較例１と同様であるが、ＰＭＯＳＦＥＴは、ＮＭＯＳＦＥＴと対照的な形状を示す。ここで、ゲート電極に用いる材料の種類を変えると、閾値電圧の値は僅かながら変化する。しかしながら、その変化量は、チャネルのドーズ量によって十分調整可能な範囲である。
【０１６１】
また、図２９（ａ）より、本発明では、比較例１に比較して、ＰＭＯＳＦＥＴの電流値が十分に大きな値となっていることが分かる。このことは、本発明によって、ＰＭＯＳＦＥＴの閾値電圧の適正化とともに、ゲート電極の空乏化の抑制が可能になったことを示している。
【０１６２】
以上の結果より、本発明が、高誘電率絶縁膜をゲート絶縁膜として用いた場合に非常に有効であることが判明した。尚、本発明は上記各実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内において、種々変形して実施することができる。
【図面の簡単な説明】
【０１６３】
【図１】実施の形態１における半導体装置の断面図の一例である。
【図２】実施の形態１における半導体装置の断面図の一例である。
【図３】実施の形態１における半導体装置の断面図の一例である。
【図４】（ａ）〜（ｃ）は、実施の形態１による半導体装置の製造方法を示す断面図である。
【図５】（ａ）〜（ｃ）は、実施の形態１による半導体装置の製造方法を示す断面図である。
【図６】（ａ）〜（ｃ）は、実施の形態１による半導体装置の製造方法を示す断面図である。
【図７】（ａ）〜（ｃ）は、実施の形態１による半導体装置の製造方法を示す断面図である。
【図８】（ａ）〜（ｃ）は、実施の形態１による半導体装置の製造方法を示す断面図である。
【図９】（ａ）〜（ｃ）は、実施の形態１による半導体装置の製造方法を示す断面図である。
【図１０】実施の形態１で、ニッケルシリサイド膜中の（Ｎｉ／Ｓｉ）比とＶｆｂとの関係を示す図である。
【図１１】実施の形態１によるＰＭＯＳＦＥＴの実効移動度を示す図である。
【図１２】実施の形態１によるＰＭＯＳＦＥＴのオン電流−オフ電流特性を示す図である。
【図１３】実施の形態２における半導体装置の断面図の一例である。
【図１４】実施の形態２における半導体装置の断面図の一例である。
【図１５】（ａ）〜（ｃ）は、実施の形態２による半導体装置の製造方法を示す断面図である。
【図１６】（ａ）〜（ｃ）は、実施の形態２による半導体装置の製造方法を示す断面図である。
【図１７】（ａ）〜（ｃ）は、実施の形態２による半導体装置の製造方法を示す断面図である。
【図１８】実施の形態３における半導体装置の断面図の一例である。
【図１９】実施の形態３における半導体装置の断面図の一例である。
【図２０】実施の形態３における半導体装置の断面図の一例である。
【図２１】実施の形態３における半導体装置の断面図の一例である。
【図２２】実施の形態３における半導体装置の断面図の一例である。
【図２３】実施の形態３における半導体装置の断面図の一例である。
【図２４】実施の形態３における半導体装置の断面図の一例である。
【図２５】（ａ）〜（ｃ）は、実施の形態３による半導体装置の製造方法を示す断面図である。
【図２６】（ａ）〜（ｃ）は、実施の形態３による半導体装置の製造方法を示す断面図である。
【図２７】（ａ）および（ｂ）は、実施の形態３による半導体装置の製造方法を示す断面図である。
【図２８】（ａ）および（ｂ）は、実施の形態３による半導体装置の製造方法を示す断面図である。
【図２９】トランジスタのサブスレッショルド特性を評価した結果であり、（ａ）は本発明、（ｂ）は比較例である。
【図３０】（ａ）〜（ｃ）は、従来法による半導体装置の製造方法を示す断面図である。
【図３１】（ａ）〜（ｃ）は、従来法による半導体装置の製造方法を示す断面図である。
【図３２】（ａ）〜（ｃ）は、従来法による半導体装置の製造方法を示す断面図である。
【図３３】（ａ）〜（ｃ）は、従来法による半導体装置の製造方法を示す断面図である。
【図３４】（ａ）〜（ｃ）は、従来法による半導体装置の製造方法を示す断面図である。
【図３５】従来法による半導体装置の製造方法を示す断面図である。
【図３６】（ａ）〜（ｃ）は、従来法による半導体装置の製造方法を示す断面図である。
【図３７】（ａ）〜（ｃ）は、従来法による半導体装置の製造方法を示す断面図である。
【図３８】（ａ）〜（ｃ）は、従来法による半導体装置の製造方法を示す断面図である。
【図３９】従来法による半導体装置の製造方法を示す断面図である。
【符号の説明】
【０１６４】
１  シリコン基板
２  素子分離絶縁膜
６  Ｎ型拡散層領域
７  Ｐ型拡散層領域
８  シリコン酸化膜
９  ハフニウム珪酸窒化膜
１０ａ  Ｎ型シリコン膜
１５  シリコン酸化膜
１８  Ｐ型エクステンション領域
１９  Ｎ型エクステンション領域
２０  シリコン窒化膜
２３  Ｐ型ソース・ドレイン領域
２４  Ｎ型ソース・ドレイン領域
２５，２８  ニッケルシリサイド膜
２６  第１の層間絶縁膜
２９  第２の層間絶縁膜
１０１  シリコン基板
１０２  素子分離絶縁膜
１０６  Ｎ型拡散層領域
１０７  Ｐ型拡散層領域
１０８ａ  シリコン酸窒化膜
１０９ａ  ハフニウム珪酸化膜
１０１０ａ  Ｎ型シリコン膜
１０１５  シリコン酸化膜
１０１８  Ｐ型エクステンション領域
１０１９  Ｎ型エクステンション領域
１０２０  シリコン窒化膜
１０２３  Ｐ型ソース・ドレイン領域
１０２４  Ｎ型ソース・ドレイン領域
１０２５  ニッケルシリサイド膜
１０２６  第１の層間絶縁膜
１０２９  第２の層間絶縁膜
１０３２，１０３７  チタンシリサイド膜
１０３４  ルテニウム膜
２０１  シリコン基板
２０２  素子分離絶縁膜
２０６  Ｎ型拡散層領域
２０７  Ｐ型拡散層領域
２０８  シリコン酸化膜
２０９ｂ  ハフニウム酸化膜
２０９ｃ  シリコン窒化膜
２０１０ａ  Ｎ型シリコン膜
２０１５  シリコン酸化膜
【図１】
2005294799.tif 000003
【図２】
2005294799.tif 000004
【図３】
2005294799.tif 000005
【図４】
2005294799.tif 000006
【図５】
2005294799.tif 000007
【図６】
2005294799.tif 000008
【図７】
2005294799.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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