(57)【要約】  【課題】  分周比４、８、１２、・・、４Ｎを、回路規模が小さく低消費電力な構成で、かつ安定に実現すること。  【解決手段】  インバータ回路２１と容量４１とスイッチ回路３１からなる要素と同じ要素を２段縦続接続し、その終段にインバータ回路２３と容量４３からなる要素を接続して、インバータ回路２３の出力を出力端子２に接続するとともに、インバータ回路２１の入力に帰還接続する。スイッチ３１，３２の制御端子は入力端子１に接続する。容量４１と容量４３をそれぞれ容量４２の半分の容量値に設定する。【選択図】  図１
2005151284.tif 000002
【特許請求の範囲】
【請求項１】
インバータ手段と該インバータ手段の出力を通過または遮断して次段のインバータ手段に接続するスイッチ手段とを１つの要素とし、該要素が２Ｎ個（Ｎは自然数）縦続に接続され、
該２Ｎ個の要素の内の最終段の要素のスイッチ手段の出力に２Ｎ＋１個目のインバータ手段が接続され、該２Ｎ＋１個目のインバータ手段の出力が前記２Ｎ個の要素の内の初段の要素のインバータ手段の入力に帰還接続され、前記２Ｎ個の要素の各スイッチ手段の制御端子が共通に入力端子に接続されたダイナミック型分周器であって、
前記２Ｎ＋１個目のインバータ手段の遅延時間と前記２Ｎ個の要素の内の初段の要素のインバータ手段の遅延時間との合計の遅延時間が、前記２Ｎ個の要素の内の２段目から２Ｎ段目の各インバータ手段の遅延時間と一致するように設定したことを特徴とするダイナミック型分周器。
【請求項２】
インバータ回路と、一方の端子に前記インバータ回路の出力が接続され他方の端子が接地された容量と、前記インバータ回路の出力を通過または遮断して次段のインバータ回路に接続するスイッチ回路とを１つの要素として、該要素が２Ｎ個（Ｎは自然数）縦続に接続され、
該２Ｎ個の要素の内の最終段の要素のスイッチ回路の出力に２Ｎ＋１個目のインバータ回路が接続され、一方の端子が接地された２Ｎ＋１個目の容量の他端が前記２Ｎ＋１個目のインバータ回路の出力に接続され、前記２Ｎ＋１個目のインバータ回路の出力が前記２Ｎ個の要素の内の初段の要素のインバータ回路の入力に帰還接続され、前記２Ｎ個の要素の各スイッチ回路の制御端子が共通に入力端子に接続されたダイナミック型分周器であって、
前記２Ｎ個の要素の内の初段の要素の容量の値と前記２Ｎ＋１個目の容量の値を、それぞれ前記２Ｎ個の要素の内の２段目から２Ｎ段目の各要素の容量の半分の値に設定したことを特徴とするダイナミック型分周器。
【請求項３】
インバータ回路と、一方の端子に前記インバータ回路の出力が接続され他方の端子が接地された容量と、前記インバータ回路の出力を通過または遮断して次段のインバータ回路に接続するスイッチ回路とを１つの要素として、該要素が２Ｎ個（Ｎは自然数）縦続に接続され、
該２Ｎ個の要素の内の最終段の要素のスイッチ回路の出力に２Ｎ＋１個目のインバータ回路が接続され、一方の端子が接地された２Ｎ＋１個目の容量の他端が前記２Ｎ＋１個目のインバータ回路の出力に接続され、前記２Ｎ＋１個目のインバータ回路の出力が前記２Ｎ個の要素の内の初段の要素のインバータ回路の入力に帰還接続され、前記２Ｎ個の要素の各スイッチ回路の制御端子が共通に入力端子に接続されたダイナミック型分周器であって、
前記２Ｎ個の要素の内の初段の要素のインバータ回路の駆動力と前記２Ｎ＋１個目のインバータ回路の駆動力を、それぞれ前記２Ｎ個の要素の内の２段目から２Ｎ段目の各要素のインバータ回路の駆動力の２倍に設定したことを特徴とするダイナミック型分周器。
【請求項４】
インバータ回路と、一方の端子に前記インバータ回路の出力が接続され他方の端子が接地された容量と、前記インバータ回路の出力を通過または遮断して次段のインバータ回路へ接続するスイッチ回路とを１つの要素として、該要素が２Ｎ個（Ｎは自然数）縦続に接続され、
該２Ｎ個の要素の内の最終段の要素のスイッチ回路の出力に２Ｎ＋１個目のインバータ回路が接続され、前記２Ｎ＋１個目のインバータ回路の出力が前記２Ｎ個目の要素の内の初段の要素のインバータ回路の入力に帰還接続され、前記２Ｎ個の要素の各スイッチ回路の制御端子が共通に入力端子に接続されたダイナミック型分周器であって、
前記２Ｎ個の要素の内の初段の容量の値を前記２Ｎ個の要素の内の２段目から２Ｎ段目の容量の値よりも小さい値に選び、
前記２Ｎ＋１個目のインバータ回路の遅延時間と前記２Ｎ個の要素の内の初段の要素のインバータ回路および容量による遅延時間との合計の遅延時間が、前記２Ｎ個の要素の内の２段目から２Ｎ段目の各要素のインバータ回路および容量による遅延時間と一致するように設定したことを特徴とするダイナミック型分周器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はマイクロ波周波数帯の周波数シンセサイザに使用される分周器に関し、特に、電圧制御発振器からの高周波信号を直接分周するダイナミック型分周器に関するものである。
【背景技術】
【０００２】
従来のダイナミック型分周器の例は、例えば特許文献１に記載されている。図１１に従来のダイナミック型分周器の構成例を示す。インバータ回路２１とこの出力に接続されたスイッチ回路３１とからなる要素５１およびこれと同一の要素５２，５３により３段の要素が縦続に接続され、最終段のスイッチ回路３３の出力が出力端子２に接続されるとともに、初段のインバータ回路２１の入力に帰還接続され、各段のスイッチ回路の制御端子を共通に入力端子１に接続したものである。各スイッチ３１、３２、３３はその制御端子の入力がハイレベルのときに導通状態であり、ローレベルのときに開放状態である。また、各インバータ回路２１、２２、２３には動作に遅延があり、その入力が反転してから動作遅延時間ｔｄ後に出力が入力と反対のレベルに反転する。
【０００３】
従来のダイナミック型分周器は以下のように分周動作が実現する。入力端子１がハイレベルになる毎に各インバータ回路の出力電圧が次の段のインバータ回路の入力電圧として伝達する。従って、入力端子１が３回ハイレベルになると出力端子２が反転する。さらに入力端子１が３回ハイレベルになると出力端子２が元に戻る。すなわち、入力端子１のパルス６回で出力パルスが１回発生することになる。つまり分周比が６になる。
【０００４】
図１２に従来のダイナミック型分周器の動作のタイムチャートを示す。Ｖ１は入力端子１の電圧、Ｖ２１、Ｖ２２、Ｖ２３はインバータ回路２１、２２、２３の入力電圧、Ｖ３１、Ｖ３２、Ｖ３３は各スイッチ回路３１、３２、３３の入力電圧である。インバータ回路２１に着目すると、時刻ｔ＝３においてＶ１がハイレベルになると、各スイッチ３１、３２、３３は一斉に導通状態となり、入力電圧Ｖ２１はそれまでのローレベルから前段のＶ３３と等しいハイレベルに変化する。この後、インバータ回路２１の動作遅延時間ｔｄが経過すると、電圧Ｖ３１は入力電圧Ｖ２１の反対レベルすなわちローレベルに反転する（ｔ＝５）。このときすでに、Ｖ１はローレベルに戻っていて、各スイッチ回路３３は開放状態であるから、入力電圧Ｖ２１はハイレベルのまま維持され、次に電圧Ｖ３３がローレベルになり、かつスイッチ回路３３が導通状態になる時刻ｔ＝１２までこれが保たれる。
【０００５】
次段のインバータ回路２２についても、その次段のインバータ回路２３についても、同様の動作が時刻を順次ずらして行われる。そして、入力端子１に６個のパルスが入力されたときに、すべてのインバータ回路２１、２２、２３がはじめの状態に戻る。すなわち、入力端子１のパルス６回で出力端子２のパルスが１回送出されることになり、分周比６の分周器として動作する。
【０００６】
なお、従来のダイナミック型分周器では、分周比６の分周器として動作するためには、インバータ回路の動作遅延時間ｔｄと入力信号周期との間に分周動作が実現する条件が存在する。すなわち、上に示したタイムチャートのように理想的な状態では、動作遅延時間ｔｄはスイッチ回路が導通状態にある時間幅（入力信号のパルス幅に対応、デューティ比５０％の場合は入力信号の周期の半分）よりも大きく、かつ入力信号の周期よりも小さくなければならない。実用的な回路では、スイッチ回路にも動作遅延があるだけでなく、動作波形は時間軸に対して傾斜を持つ波形となるので、分周動作が実現する条件はさらに厳しくなる。条件が厳しくなることは、実用上分周器として動作する範囲が狭くなることを意味する。
【特許文献１】特許第２７４７６９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
従来のダイナミック型分周器では、インバータ回路とスイッチ回路の要素を奇数段接続した構成の場合、すなわち分周比を２、６、１０、・・・、２（２Ｎ＋１）に設定した場合で、かつ上記の分周動作が実現する条件が成り立つ場合に、分周動作が実現する。反対に、この要素を偶数段接続した構成では、各要素によるループが正帰還となり、出力端子２の論理はハイレベルまたはローレベルで安定するので、上記の条件を満たす場合であっても分周動作を実現できない。従って、分周比を４、８、１２、・・、４Ｎに設定することができない。
【０００８】
なお、分周比２に設計した従来のダイナミック型分周器をｎ段縦続接続することにより特定の分周比２nを得ることについては原理的には実現可能であるものの、各段のダイナミック型分周器に対して上記の分周動作が実現する条件を満たすように設計しなければならない。すなわち、初段のダイナミック型分周器の動作遅延時間ｔｄに対して、後段に接続するダイナミック型分周器の動作遅延時間ｔｄを極端に大きく設計しなければならなくなり、設計精度の悪化、回路規摸の増大、消費電力の悪化を招く。
【０００９】
本発明はこれらの問題を解決するもので、従来のダイナミック型分周器で実現できなかった分周比４、８、１２、・・、４Ｎを、回路規模が小さく低消費電力な構成で、かつ安定に実現することを目的とする。
【課題を解決するための手段】
【００１０】
請求項１にかかる発明のダイナミック型分周器は、インバータ手段と該インバータ手段の出力を通過または遮断して次段のインバータ手段に接続するスイッチ手段とを１つの要素とし、該要素が２Ｎ個（Ｎは自然数）縦続に接続され、該２Ｎ個の要素の内の最終段の要素のスイッチ手段の出力に２Ｎ＋１個目のインバータ手段が接続され、該２Ｎ＋１個目のインバータ手段の出力が前記２Ｎ個の要素の内の初段の要素のインバータ手段の入力に帰還接続され、前記２Ｎ個の要素の各スイッチ手段の制御端子が共通に入力端子に接続されたダイナミック型分周器であって、前記２Ｎ＋１個目のインバータ手段の遅延時間と前記２Ｎ個の要素の内の初段の要素のインバータ手段の遅延時間との合計の遅延時間が、前記２Ｎ個の要素の内の２段目から２Ｎ段目の各インバータ手段の遅延時間と一致するように設定したことを特徴とする。
請求項２にかかる発明のダイナミック型分周器は、インバータ回路と、一方の端子に前記インバータ回路の出力が接続され他方の端子が接地された容量と、前記インバータ回路の出力を通過または遮断して次段のインバータ回路に接続するスイッチ回路とを１つの要素として、該要素が２Ｎ個（Ｎは自然数）縦続に接続され、該２Ｎ個の要素の内の最終段の要素のスイッチ回路の出力に２Ｎ＋１個目のインバータ回路が接続され、一方の端子が接地された２Ｎ＋１個目の容量の他端が前記２Ｎ＋１個目のインバータ回路の出力に接続され、前記２Ｎ＋１個目のインバータ回路の出力が前記２Ｎ個の要素の内の初段の要素のインバータ回路の入力に帰還接続され、前記２Ｎ個の要素の各スイッチ回路の制御端子が共通に入力端子に接続されたダイナミック型分周器であって、前記２Ｎ個の要素の内の初段の要素の容量の値と前記２Ｎ＋１個目の容量の値を、それぞれ前記２Ｎ個の要素の内の２段目から２Ｎ段目の各要素の容量の半分の値に設定したことを特徴とする。
請求項３にかかる発明のダイナミック型分周器は、インバータ回路と、一方の端子に前記インバータ回路の出力が接続され他方の端子が接地された容量と、前記インバータ回路の出力を通過または遮断して次段のインバータ回路に接続するスイッチ回路とを１つの要素として、該要素が２Ｎ個（Ｎは自然数）縦続に接続され、該２Ｎ個の要素の内の最終段の要素のスイッチ回路の出力に２Ｎ＋１個目のインバータ回路が接続され、一方の端子が接地された２Ｎ＋１個目の容量の他端が前記２Ｎ＋１個目のインバータ回路の出力に接続され、前記２Ｎ＋１個目のインバータ回路の出力が前記２Ｎ個の要素の内の初段の要素のインバータ回路の入力に帰還接続され、前記２Ｎ個の要素の各スイッチ回路の制御端子が共通に入力端子に接続されたダイナミック型分周器であって、前記２Ｎ個の要素の内の初段の要素のインバータ回路の駆動力と前記２Ｎ＋１個目のインバータ回路の駆動力を、それぞれ前記２Ｎ個の要素の内の２段目から２Ｎ段目の各要素のインバータ回路の駆動力の２倍に設定したことを特徴とする。
請求項４にかかる発明のダイナミック型分周器は、インバータ回路と、一方の端子に前記インバータ回路の出力が接続され他方の端子が接地された容量と、前記インバータ回路の出力を通過または遮断して次段のインバータ回路へ接続するスイッチ回路とを１つの要素として、該要素が２Ｎ個（Ｎは自然数）縦続に接続され、該２Ｎ個の要素の内の最終段の要素のスイッチ回路の出力に２Ｎ＋１個目のインバータ回路が接続され、前記２Ｎ＋１個目のインバータ回路の出力が前記２Ｎ個目の要素の内の初段の要素のインバータ回路の入力に帰還接続され、前記２Ｎ個の要素の各スイッチ回路の制御端子が共通に入力端子に接続されたダイナミック型分周器であって、前記２Ｎ個の要素の内の初段の容量の値を前記２Ｎ個の要素の内の２段目から２Ｎ段目の容量の値よりも小さい値に選び、前記２Ｎ＋１個目のインバータ回路の遅延時間と前記２Ｎ個の要素の内の初段の要素のインバータ回路および容量による遅延時間との合計の遅延時間が、前記２Ｎ個の要素の内の２段目から２Ｎ段目の各要素のインバータ回路および容量による遅延時間と一致するように設定したことを特徴とする。
【発明の効果】
【００１１】
請求項１乃至４にかかる発明によれば、分周比４、８、１２、・・（一般に４Ｎ）を実現できる効果が得られる。また、これらの発明は、分周比２の従来のダイナミック型分周器を縦続接続する場合と比較して、精度の高い設計が可能であり、回路規模が小さく、低消費電力である効果が得られる。例えば、８分周器を設計する場合、従来例では、単独では８分周器を実現不可能（実現可能分周比＝２、６、１０、・・）であるので、従来の２分周器を３個使用して縦続接続して構成することになるが、２段目、３段目の遅延時間を１段目の２倍、４倍にそれぞれ設計する必要があるため、回路規模、消費電力は１段目の２分周器の約７倍となる。これに対し、本発明では、８分周器が後記する図３の構成で実現可能となり、回路規模、消費電力は２分周器の約５倍となる。以上より、回路規模、消費電力は、従来例：本発明で７：５となり、本発明では従来例の２分周器を３段で構成した場合よりも回路規模、消費電力において約３０％の削減効果が見積もられる。
【００１２】
さらに、請求項２にかかる発明によれば、「２Ｎ個の要素の内の初段の要素の容量の値と２Ｎ＋１個目の容量の値を、それぞれ２Ｎ個の要素の内の２段目から２Ｎ段目の各要素の容量の半分の値に設定」すればよいため、回路設計（パラメータの決定）が単純かつ容易である。レイアウト設計上も容量を半分に設計するためには面積を半分にすれば良く単純かつ容易である。さらに従来の分周器に対して受動素子を追加するだけで実現できるため、消費電力の増加を低く抑えることができる。
【００１３】
さらに、請求項３にかかる発明によれば、「２Ｎ個の要素の内の初段の要素のインバータ回路の駆動力と２Ｎ＋１個目のインバータ回路の駆動力を、それぞれ２Ｎ個の要素の内の２段目から２Ｎ段目の各要素のインバータ回路の駆動力の２倍に設定」すればよいため、回路設計（パラメータの決定）が単純かつ容易である。レイアウト設計上も駆動力を２倍に設計するためにはトランジスタの面積を２倍にすれば良く単純かつ容易である。さらに請求項１と比較して駆動力が上がるので低位相雑音（＝低ジッタ）となり、製造歩留り向上や誤動作の防止に効果がある。
【００１４】
さらに、請求項４にかかる発明によれば、「２Ｎ個の要素の内の初段の容量の値を２Ｎ個の要素の内の２段目から２Ｎ段目の容量の値よりも小さい値に選び、２Ｎ＋１個目のインバータ回路の遅延時間と２Ｎ個の要素の内の初段の要素のインバータ回路および容量による遅延時間との合計の遅延時間が、２Ｎ個の要素の内の２段目から２Ｎ段目の各要素のインバータ回路および容量による遅延時間と一致するように設定」することにより、各動作遅延が各インバータの駆動力と各容量値で決定されない場合（容量を付加しない場合の動作遅延が容量を付加した場合の動作遅延に対して無視できない場合）であっても、分周動作が実現する条件に最も余裕をもたせ、分周動作周波数範囲を最も広げることができる効果がある。
【発明を実施するための最良の形態】
【００１５】
本発明では、ダイナミック型分周器の要素を偶数個（２Ｎ個）縦続接続した従来構成に加えて、２Ｎ＋１個目のインバータ回路を接続することにより、分周比４Ｎの分周動作を実現する。ただし、これだけでは、新たなインバータ回路を付加した要素の動作遅延時間が、その他の要素の動作遅延時間の倍程度になってしまい、それぞれの動作遅延時間に対してすでに述べた分周動作の条件を満たす必要があり、それぞれの分周動作の条件を同時に満たす入力周波数範囲が存在しないか、存在したとしても著しく狭まるので、分周器の動作周波数範囲が著しく狭くなる問題が生じる。
【００１６】
そこで、本発明は、これを解決するために、インバータ回路単体またはインバータ回路とそのインバータ回路の出力に一端が接続され他端が接地された容量とからなる構成をインバータ手段として、２Ｎ＋１個目のインバータ手段の遅延時間と２Ｎ個の要素の内の初段の要素のインバータ手段の遅延時間との合計の遅延時間が、２Ｎ個の要素の内の２段目から２Ｎ段目の各インバータ手段の遅延時間と一致するように設定したことを基本とするものである（請求項１に対応）。各インバータ手段の遅延時間の設定は、そのインバータ手段を構成するインバータ回路の出力に接続された容量を調整したり、インバータ回路の駆動力を調整して行うことができる。
【００１７】
このように、本発明は、各インバータ回路の出力に所定の容量を接続することにより、新たなインバータ回路が付加された要素とその他の要素とで動作遅延時間に差が生じないように設計できるため、要素を偶数個接続した場合であっても、奇数個接続する従来のダイナミック型分周器と同様に一つの分周動作の条件を満たせば分周動作が可能であり、分周動作の周波数範囲を減少させることなしに、分周比４Ｎを筆現できる効果が得られる。本発明は、新たにインバータ回路を付加した要素とその他の要素とで動作遅延時間をすべて等しくする設計により分周動作を実現できるため、分周比２の従来のダイナミック型分周器を縦続接続する場合と比較して、精度が高く、回路規模が小さく、低消費電力である等の効果が得られる。
【実施例１】
【００１８】
図１は実施例１のダイナミック型分周器（請求項２に対応）を示す回路図である。インバータ回路２１と、一方の端子にこのインバータ回路２１の出力が接続され他方の端子が接地された容量４１と、インバータ回路２１の出力を通過または遮断して次段のインバータ回路へ接続するスイッチ回路３１とで一つの要素を構成し、これと同じ要素が２段縦続に接続され、さらに、最終段のスイッチ回路３２の出力に３個目のインバータ回路２３が接続され、一方の端子にこのインバータ回路２３の出力が接続され他方の端子が接地された容量４３が接続され、インバータ回路２３の出力が初段のインバータ回路２１の入力に帰還接続される。また、２個のスイッチ回路３１、３２の制御端子は共通に入力端子１に接続される。
【００１９】
各スイッチ３１、３２はその制御端子の入力がハイレベルのときに導通状態であり、ローレベルのときに開放状態である。また、インバータ回路２１と容量４１の組み合わせ、インバータ回路２２と容量４２の組み合わせ、インバータ回路２３と容量４３の組み合わせには動作に遅延があり、その入力が反転してからそれぞれ動作遅延時間Ｔｄ１、Ｔｄ２、Ｔｄ３の後に出力が入力と反対のレベルに反転する。
【００２０】
実施例１のダイナミック型分周器は、以下のように分周動作が実現する。入力端子１がハイレベルになる毎にインバータ回路２１、２２の出力電圧が次の段のインバータ回路の入力電圧として伝達する。従って、入力端子１が２回ハイレベルになると出力端子２が反転する。さらに入力端子１が２回ハイレベルになると出力端子２が反転する。すなわち、入力端子１のパルス４回で出力パルスが１回発生することになる。つまり分周比が４になる。
【００２１】
従来のダイナミック型分周器（図１１）との構成の違いは、要素を２段（偶数段）とし、初段の要素５１を２つのインバータ回路２１、２３を有する要素に置き換え、さらに各インバータ回路２１、２２、２３の出力に、他端が接地された容量４１、４２、４３の一端を接続した点にある。各インバータ回路と各容量のパラメータは次のように決定する。
【００２２】
各インバータ回路２１、２２、２３の駆動力（ＦＥＴの場合は相互コンダクタンスｇｍの値、バイポーラトランジスタの場合は電流増幅率の値）はすべて同等に設計する。インバータ回路２１、２２、２３に使用されるＦＥＴのｇｍをそれぞれｇｍ＿２１、ｇｍ＿２２、ｇｍ＿２３とすると、ｇｍ＿２１＝ｇｍ＿２２＝ｇｍ＿２３である。
【００２３】
一方、各容量４１、４２、４３の値をＣ１、Ｃ２、Ｃ３とすると、これらの値は、分周動作が実現する条件が最も余裕を持つように（分周動作周波数範囲が最も広くなるように）決定する。具体的には以下のように設計する。インバータ回路２１、２２、２３の入力信号をＶ２１、Ｖ２２、Ｖ２３、出力信号をＶ３１、Ｖ３２、Ｖ２１とする。また、入力端子１に入力される信号をＶ１とする。
【００２４】
分周動作が実現する条件を決定するのは、Ｖ３１の論理が変化する時刻とＶ１のパルス時刻の時間差（第１の動作遅延時間）と、Ｖ３２の論理が変化する時刻とＶ１のパルス時刻の時間差（第２の動作遅延時間）である。両者の時間差（動作遅延時間）がそれぞれ分周動作の条件を満たせば分周動作は実現できるが、これだけでは条件が二つあるので分周動作周波数範囲が狭められる原因となる。
【００２５】
そこで、この両者の時間差を等しくして、分周動作を実現する条件を一つに減らすことにより、分周動作が実現する条件に最も余裕をもたせ、分周動作周波数範囲を最も広げる設計をおこなう。このためには、Ｖ１のパルスは等間隔に入力されることを考慮すると、Ｖ３１の論理が変化するタイミングとＶ３２の論理が変化するタイミングが交互に等間隔に現れるように設計すればよく、このためにはＴｄ２＝Ｔｄ１＋Ｔｄ３を満たすように各容量値Ｃ１、Ｃ２、Ｃ３の値を決定すればよい。各動作遅延Ｔｄ１、Ｔｄ２、Ｔｄ３が各インバータ２１、２２，２３の駆動力と各容量値Ｃ１、Ｃ２、Ｃ３で決定されると仮定すると、Ｃ１、Ｃ２、Ｃ３の値をＣ１＝Ｃ３＝０．５×Ｃ２が成り立つように設計すればＴｄ２＝Ｔｄ１＋Ｔｄ３が成立し、分周動作周波数範囲を最も広げることができる。
【００２６】
図２は実施例１のダイナミック型分周器の動作のタイムチャートである。各信号Ｖ１、Ｖ２１、Ｖ２２、Ｖ２３、Ｖ３１、Ｖ３２は本来は連続的な電圧値を持つアナログ信号であるが、ここでは簡単のため二値化した論理を記載している。インバータ回路２２に着目すると、時刻ｔ＝６においてＶ１がハイレベルになると、各スイッチ３１、３２は一斉に導通状態となり、Ｖ２２はそれまでのハイレベルから前段のＶ３１と等しいローレベルに変化する。この後、インバータ回路２２と容量４２による動作遅延時間Ｔｄ２が経過すると、電圧Ｖ３２はＶ２２の反対レベルすなわちハイレベルに反転する（ｔ＝８）。このときすでに、Ｖ１はローレベルに戻っていて、スイッチ回路３１は開放状態であるから、Ｖ２２はローレベルのまま維持され、次にＶ３１がハイレベルになり、かつスイッチ回路３１が導通状態になる時刻ｔ＝１２までこれが保たれる。
【００２７】
次段のインバータ回路２３と容量４３との組み合わせ（動作遅延時間Ｔｄ３）およびインバータ回路２１と容量４１との組み合わせ（動作遅延時間Ｔｄ１）は、両者を合わせて第１の要素５１と考えることができ、インバータ回路２２と容量４２との組み合わせ（動作遅延時間Ｔｄ２）すなわち第２の要素５２と同等の動作が時刻を順次ずらして行われる。これは各容量値をＣ１＝Ｃ３＝０．５×Ｃ２が成り立つように設計し、Ｔｄ２＝Ｔｄ１＋Ｔｄ３が成立しているためである。そして入力端子１に４個のパルスが入力されたときに、すべてのインバータ回路２１、２２、２３がはじめの状態に戻る。すなわち、入力端子１のパルス４回で出力端子２のパルスが１回送出されることになり、分周比４の分周器として動作する。
【００２８】
実施例１は、偶数個（２Ｎ＝２個）の要素で構成し、かつ新たに設けた容量の容量値を所定の関係に決定することにより、分周動作の条件を一つに減らすことで分周動作の周波数範囲を従来同様レベルに維持しながら、分周比４（一般に４Ｎ）を実現できる効果が得られる。実施例１は、動作遅延時間がすべて等しい要素のみで分周動作を実現できるため、分周比２の従来のダイナミック型分周器を縦続接続する場合と比較して、精度の高い設計が可能であり、回路規模が小さく、低消費電力である効果が得られる。
【実施例２】
【００２９】
図３は実施例２のダイナミック型分周器（請求項２に対応）を示す回路図である。インバータ回路２１と、一方の端子にこのインバータ回路２１の出力が接続され他方の端子が接地された容量４１と、インバータ回路２１の出力を通過または遮断して次段のインバータ回路へ接続するスイッチ回路３１とで一つの要素を構成し、これと同じ要素が４段縦続に接続され、さらに、最終段のスイッチ回路３４の出力に５個目のインバータ回路２５が接続され、一方の端子にこのインバータ回路２５の出力が接続され他方の端子が接地された容量４５が接続され、インバータ回路２５の出力が初段のインバータ回路２１の入力に帰還接続される。また、４個のスイッチ回路３１、３２、３３、３４の制御端子は共通に入力端子１に接続される。
【００３０】
各スイッチ３１、３２、３３、３４はその制御端子の入力がハイレベルのときに導通状態であり、ローレベルのときに開放状態である。また、インバータ回路２１と容量４１の組み合わせ、インバータ回路２２と容量４２の組み合わせ、インバータ回路２３と容量４３の組み合わせ、インバータ回路２４と容量４４の組み合わせ、インバータ回路２５と容量４５の組み合わせには動作に遅延があり、その入力が反転してからそれぞれ動作遅延時間Ｔｄ１、Ｔｄ２、Ｔｄ３、Ｔｄ４、Ｔｄ５の後に出力が入力と反対のレベルに反転する。
【００３１】
実施例２のダイナミック型分周器は、以下のように分周動作が実現する。入力端子１がハイレベルになる毎にインバータ回路２１、２２、２３、２４の出力電圧が次の段のインバータ回路の入力電圧として伝達する。従って、入力端子１が４回ハイレベルになると出力端子２が反転する。さらに入力端子１が４回ハイレベルになると出力端子２が反転する。すなわち、入力端子１のパルス８回で出力パルスが１回発生することになる。つまり分周比が８になる。
【００３２】
実施例１のダイナミック型分周器との構成の違いは、要素が２段から４段に変更されている点のみである。各インバータ回路と、各容量のバラメータは次のように決定する。
【００３３】
各インバータ回路２１、２２、２３、２４、２５の駆動力（ＦＥＴの場合は相互コンダクタンスｇｍの値、バイポーラトランジスタの場合は電流増幅率の値）はすべて同等に設計する。インバータ回路２１、２２、２３、２４、２５に使用されるＦＥＴのｇｍをそれぞれｇｍ＿２１、ｇｍ＿２２、ｇｍ＿２３、ｇｍ＿２４、ｇｍ＿２５とすると、ｇｍ＿２１＝ｇｍ＿２２＝ｇｍ＿２３＝ｇｍ＿２４＝ｇｍ＿２５である。
【００３４】
一方、各容量４１、４２、４３、４４、４５の値をＣ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５とすると、これらの値は、分周動作が実現する条件が最も余裕を持つように（分周動作周波数範囲が最も広くなるように）決定する。具体的には以下のように設計する。インバータ回路２１、２２、２３、２４、２５の入力信号をＶ２１、Ｖ２２、Ｖ２３、Ｖ２４、Ｖ２５出力信号をＶ３１、Ｖ３２、Ｖ３３、Ｖ３４、Ｖ２１とする。また、入力端子１に入力される信号をＶ１とする。
【００３５】
分周動作が実現する条件を決定するのは以下の四つの時間差、すなわちＶ３１の論理が変化する時刻とＶ１のパルス時刻の時間差（第１の動作遅延時間）と、Ｖ３２の論理が変化する時刻とＶ１のパルス時刻の時間差（第２の動作遅延時間）と、Ｖ３３の論理が変化する時刻とＶ１のパルス時刻の時間差（第３の動作遅延時間）と、Ｖ３４の論理が変化する時刻とＶ１のパルス時刻の時間差（第４の動作遅延時間）である。この四つの時間差（動作遅延時間）がそれぞれ分周動作の条件を満たせば分周動作は実現できるが、それだけでは条件が四つあるので分周動作周波数範囲が狭められる原因となる。そこで、この両者の時間差を等しくして、分周動作を実現する条件を一つに減らすことにより、分周動作が実現する条件に最も余裕をもたせ、分周動作周波数範囲を最も広げる設計をおこなう。
【００３６】
このためには、Ｖ１のパルスは等間隔に入力されることを考慮すると、Ｖ３１の論理が変化するタイミングとＶ３２の論理が変化するタイミングとＶ３３の論理が変化するタイミングとＶ３４の論理が変化するタイミングが交互に等間隔に現れるように設計すればよく、このためにはＴｄ２＝Ｔｄ３＝Ｔｄ４＝Ｔｄ１＋Ｔｄ５を満たすように各容量値Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５の値を決定すればよい。各動作遅延Ｔｄ１、Ｔｄ２、Ｔｄ３、Ｔｄ４、Ｔｄ５が各インバータ２１、２２、２３、２４、２５の駆動力と各容量値Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５で決定されると仮定すると、Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５の値をＣ１＝Ｃ５＝０．５×Ｃ２＝０．５×Ｃ３＝０．５×Ｃ４が成り立つように設計すればＴｄ２＝Ｔｄ３＝Ｔｄ４＝Ｔｄ１＋Ｔｄ５が成立し、分周動作周波数範囲を最も広げることができる。
【００３７】
図４は実施例２のダイナミック型分周器の動作のタイムチャートである。インバータ回路２２に着目すると、時刻ｔ＝６においてＶ１がハイレベルになると、各スイッチ３１、３２、３３、３４は一斉に導通状態となり、Ｖ２２はそれまでのハイレベルから前段のＶ３１と等しいローレベルに変化する。この後、インバータ回路２２と容量４２の動作遅延時間Ｔｄ２が経過すると、電圧Ｖ３２はＶ２２の反対レベルすなわちハイレベルに反転する（ｔ＝８）。このときすでに、Ｖ１はローレベルに戻っていて、スイッチ回路３１は開放状態であるから、Ｖ２２はローレベルのまま維持され、次にＶ３１がハイレベルになり、かつスイッチ回路３１が導通状態になる時刻ｔ＝１８まで、これが保たれる。
【００３８】
次段のインバータ回路２３と容量４３との組み合わせ（動作遅延時間Ｔｄ３）、インバータ回路２４と容量４４との組み合わせ（動作遅延時間Ｔｄ４）、および、インバータ回路２５と容量４５との組み合わせ（動作遅延時間Ｔｄ５）とインバータ回路２１と容量４１との組み合わせ（動作遅延時間Ｔｄ１）との合成回路は、インバータ回路２２と容量４２との組み合わせ（動作遅延時間Ｔｄ２）と同等の動作が時刻を順次ずらして行われる。これは各容量値をＣ１＝Ｃ５＝０．５×Ｃ２＝０．５×Ｃ３＝０．５×Ｃ４が成り立つように設計し、Ｔｄ２＝Ｔｄ３＝Ｔｄ４＝Ｔｄ１＋Ｔｄ５が成立しているためである。そして入力端子１に８個のパルスが入力されたときに、すべてのインバータ回路２１、２２、２３、２４、２５がはじめの状態に戻る。すなわち、入力端子１のパルス８回で出力端子２のパルスが１回送出されることになり、分周比８の分周器として動作する。
【００３９】
実施例２は、偶数個（２Ｎ＝４個）の要素で構成し、かつ新たに設けた容量の容量値を所定の関係に決定することにより、分周動作の条件を一つに減らすことで分周動作の周波数範囲を従来同様レベルに維持しながら、分周比８（一般に４Ｎ）を実現できる効果が得られる。実施例２は、動作遅延時間がすべて等しい要素のみで分周動作を実現できるため、分周比２の従来のダイナミック型分周器を縦続接続する場合と比較して、精度の高い設計が可能であり、回路規模が小さく、低消費電力である効果が得られる。
【実施例３】
【００４０】
図５は実施例３のダイナミック型分周器（請求項３に対応）を示す回路図である。インバータ回路２１と、一方の端子にこのインバータ回路２１の出力が接続され他方の端子が接地された容量４１と、インバータ回路２１の出力を通過または遮断して次段のインバータ回路へ接続するスイッチ回路３１とで一つの要素を構成し、これと同じ要素が２段縦続に接続され、さらに、最終段のスイッチ回路３２の出力に３個目のインバータ回路２３が接続され、一方の端子にこのインバータ回路２３の出力が接続され他方の端子が接地された容量４３が接続され、インバータ回路２３の出力が初段のインバータ回路２１の入力に帰還接続される。また、２個のスイッチ回路３１、３２の制御端子は共通に入力端子１に接続される。
【００４１】
各スイッチ３１、３２はその制御端子の入力がハイレベルのときに導通状態であり、ローレベルのときに開放状態である。また、インバータ回路２１と容量４１の組み合わせ、インバータ回路２２と容量４２の組み合わせ、インバータ回路２３と容量４３の組み合わせには動作に遅延があり、その入力が反転してからそれぞれ動作遅延時間Ｔｄ１、Ｔｄ２、Ｔｄ３の後に出力が入力と反対のレベルに反転する。
【００４２】
実施例３のダイナミック型分周器は、以下のように分周動作が実現する。入力端子１がハイレベルになる毎にインバータ回路２１、２２の出力電圧が次の段のインバータ回路の入力電圧として伝達する。従って、入力端子１が２回ハイレベルになると出力端子２が反転する。さらに入力端子１が２回ハイレベルになると出力端子２が反転する。すなわち、入力端子１のパルス４回で出力パルスが１回発生することになる。つまり分周比が４になる。
【００４３】
実施例１のダイナミック型分周器との違いは、各インバータ回路と各容量のパラメータにある。各インバータ回路と、各容量のバラメータは次のように決定する。各容量４１、４２、４３の値Ｃ１、Ｃ２、Ｃ３の値はすべて同じ値に設計する。すなわち、Ｃ１＝Ｃ２＝Ｃ３である。
【００４４】
一方、各インバータ回路２１、２２、２３の駆動力（ＦＥＴの場合は相互コンダクタンスｇｍの値、バイポーラトランジスタの場合は電流増幅率の値）を分周動作が実現する条件が最も余裕を持つように（分周動作周波数範囲が最も広くなるように）決定する。インバータ回路２１、２２、２３に使用されるＦＥＴのｇｍをそれぞれｇｍ＿２１、ｇｍ＿２２、ｇｍ＿２３とすると、これらの値は、具体約には以下のように設計する。
【００４５】
インバータ回路２１、２２、２３の入力信号をＶ２１、Ｖ２２、Ｖ２３、出力信号をＶ３１、Ｖ３２、Ｖ２１とする。また、入力端子１に入力される信号をＶ１とする。分周動作が実現する条件を決定するのは、Ｖ３１の論理が変化する時刻とＶ１のパルス時刻の時間差（第１の動作遅延時間）と、Ｖ３２の論理が変化する時刻とＶ１のパルス時刻の時間差（第２の動作遅延時間）である。両者の時間差（動作遅延時間）がそれぞれ分周動作の条件を満たせば分周動作は実現できるが、これだけでは条件が二つあるので分周動作周波数範囲が狭められてしまう原因となる。
【００４６】
そこで、この両者の時間差を等しくして、分周動作を実現する条件を一つに減らすことにより、分周動作が実現する条件に最も余裕をもたせ、分周動作周波数範囲を最も広げる設計をおこなう。このためには、Ｖ１のパルスは等間隔に入力されることを考慮すると、Ｖ３１の論理が変化するタイミングとＶ３２の論理が変化するタイミングが交互に等間隔に現れるように設計すればよく、このためにはＴｄ２＝Ｔｄ１＋Ｔｄ３を満たすように各相互コンダクタンスｇｍ＿２１、ｇｍ＿２２、ｇｍ＿２３の値を決定すればよい。各動作遅延Ｔｄ１、Ｔｄ２、Ｔｄ３が各インバータ２１、２２，２３の相互コンダクタンスと各容量値Ｃ１、Ｃ２、Ｃ３で決定されると侯定すると、ｇｍ＿２１、ｇｍ＿２２、ｇｍ＿２３の値をｇｍ＿２１＝２×ｇｍ＿２２＝ｇｍ＿２３が成り立つように設計すればＴｄ２＝Ｔｄ１＋Ｔｄ３が成立し、分周動作周波数範囲を最も広げることができる。
【００４７】
図６は実施例３のダイナミック型分周器の動作のタイムチャートである。各信号Ｖ１、Ｖ２１、Ｖ２２、Ｖ２３、Ｖ３１、Ｖ３２は本来は連続的な電圧値を持つアナログ信号であるが、ここでは簡単のため二値化した論理を記載している。インバータ回路２２に着目すると、時刻ｔ＝６においてＶ１がハイレベルになると、各スイッチ３１、３２は一斉に導通状態となり、Ｖ２２はそれまでのハイレベルから前段のＶ３１と等しいローレベルに変化する。この後、インバータ回路２２と容量４２の動作遅延時間Ｔｄ２が経過すると、電圧Ｖ３２はＶ２２の反対レベルすなわちハイレベルに反転する（ｔ＝８）。このときすでに、Ｖ１はローレベルに戻っていて、スイッチ回路３１は開放状態であるから、Ｖ２２はローレベルのまま維持され、次にＶ３１がハイレベルになり、かつスイッチ回路３１が導通状態になる時刻ｔ＝１２までこれが保たれる。
【００４８】
次段のインバータ回路２３と容量４３との組み合わせ（動作遅延時間Ｔｄ３）およびインバータ回路２１と容量４１との組み合わせ（動作遅延時間Ｔｄ１）は、両者を合わせてインバータ回路２２と容量４２との組み合わせ（動作遅延時間Ｔｄ２）と同等の動作が時刻を順次ずらして行われる。これは各相互コンダクタンスをｇｍ＿２１＝２×ｇｍ＿２２＝ｇｍ＿２３が成り立つように設計し、Ｃ１＝Ｃ２＝Ｃ３が成立しているためである。そして入力端子１に４個のパルスが入力されたときに、すべてのインバータ回路２１、２２、２３がはじめの状態に戻る。すなわち、入力端子１のパルス４回で出力端子２のパルスが１回送出されることになり、分周比４の分周器として動作する。
【００４９】
実施例３は、偶数個（２Ｎ＝２個）の要素で構成し、かつ各段に容量を設け、かつ各インバータ回路の駆動力を所定の値に設定することにより、分周動作の条件を一つに減らすことで分周動作の周波数範囲を従来同様レベルに維持しながら、分周比４（一般に４Ｎ）を実現できる効果が得られる。実施例３は、動作遅延時間がすべて等しい要素のみで分周動作を実現できるため、分周比２の従来のダイナミック型分周器を縦続接続する場合と比較して、精度の高い設計が可能であり、回路規模が小さく、低消費電力である効果が得られる。
【実施例４】
【００５０】
図７は実施例４のダイナミック型分周器（請求項４に対応）を示す回路図である。インバータ回路２１と、一方の端子にこのインバータ回路２１の出力が接続され他方の端子が接地された容量４１と、インバータ回路２１の出力を通過または遮断して次段のインバータ回路へ接続するスイッチ回路３１とで一つの要素を構成し、これと同じ要素が２段縦続に接続され、さらに、最終段のスイッチ回路３２の出力に３個目のインバータ回路２３が接続され、インバータ回路２３の出力が初段のインバータ回路２１の入力に帰還接続される。また、２個のスイッチ回路３１、３２の制御端子は共通に入力端子１に接続される。
【００５１】
実施例４は、実施例１と同様に分周比４の分周動作が実現される。その回路構成は、実施例１においてインバータ回路２３の出力に接続されていた容量４３が削除され、容量値Ｃ１、Ｃ２は実施例１とは異なる方法により決定される。
【００５２】
各スイッチ３１、３２はその制御端子の入力がハイレベルのときに導通状態であり、ローレベルのときに開放状態である。また、インバータ回路２１と容量４１の組み合わせ、インバータ回路２２と容量４２の組み合わせ、インバータ回路２３には動作に遅延があり、その入力が反転してからそれぞれ動作遅延時間Ｔｄ１、Ｔｄ２、Ｔｄ３の後に出力が入力と反対のレベルに反転する。各インバータ回路と各容量のバラメータは次のように決定する。
【００５３】
各インバータ回路２１、２２、２３の駆動力（ＦＥＴの場合は相互コンダクタンスｇｍの値、バイポーラトランジスタの場合は電流増幅率の値）はすべて同等に設計する。インバータ回路２１、２２、２３に使用されるＦＥＴのｇｍをそれぞれｇｍ＿２１、ｇｍ＿２２、ｇｍ＿２３とすると、ｇｍ＿２１＝ｇｍ＿２２＝ｇｍ＿２３である。
【００５４】
一方、各容量４１、４２の値をＣ１、Ｃ２とすると、これらの値は、分周動作が実現する条件が最も余裕を持つように（分周動作周波数範囲が最も広くなるように）決定する。具体的には以下のように設計する。インバータ回路２１、２２、２３の入力信号をＶ２１、Ｖ２２、Ｖ２３、出力信号をＶ３１、Ｖ３２、Ｖ２１とする。また、入力端子１に入力される信号をＶ１とする。
【００５５】
分周動作が実現する条件を決定するのは、Ｖ３１の論理が変化する時刻とＶ１のパルス時刻の時間差（第１の動作遅延時間）と、Ｖ３２の論理が変化する時刻とＶ１のパルス時刻の時間差（第２の動作遅延時間）である。両者の時間差（動作遅延時間）がそれぞれ分周動作の条件を満たせば分周動作は実現できるが、これだけでは条件が二つあるので分周動作周波数範囲が狭められてしまう原因となる。
【００５６】
そこで、この両者の時間差を等しくして、分周動作を実現する条件を一つに減らすことにより、分周動作が実現する条件に最も余裕をもたせ、分周動作周波数範囲を最も広げる設計をおこなう。このためには、Ｖ１のパルスは等間隔に入力されることを考慮すると、Ｖ３１の論理が変化するタイミングとＶ３２の論理が変化するタイミングが交互に等間隔に現れるように設計すればよく、このためにはＴｄ２＝Ｔｄ１＋Ｔｄ３を満たすように各容量値Ｃ１、Ｃ２の値を決定すればよい。各動作遅延Ｔｄ１、Ｔｄ２、Ｔｄ３が各インバータ２１、２２，２３の駆動力と各容量値Ｃ１、Ｃ２で決定されると仮定すると、インバータ回路２３の動作遅延時間が無視できる場合にはＣ１、Ｃ２の値をＣ１＝Ｃ２とすればＴｄ２＝Ｔｄ１＋Ｔｄ３が成立し、分周動作周波数範囲を最も広げることができる。実際の回路ではインバータ回路２３の動作遅延時間が無視できないので、これを補償するためにＣ１をＣ２よりも小さく設計することが求められ、場合によってはＣ１＝０と決定されることも考えられる。すなわち、Ｔｄ２＝Ｔｄ１＋Ｔｄ３が成立するようにＣ１、Ｃ２の値を決定する。つまり、０≦Ｃ１≦Ｃ２（Ｃ３＝０）である。
【００５７】
図８は実施例４のダイナミック型分周器の動作のタイムチャートである。各信号Ｖ１、Ｖ２１、Ｖ２２、Ｖ２３、Ｖ３１、Ｖ３２は本来は連続的な電圧値を持つアナログ信号であるが、ここでは簡単のため二値化した論理を記載している。インバータ回路２２に着目すると、時刻ｔ＝６においてＶ１がハイレベルになると、各スイッチ３１、３２は一斉に導通状態となり、Ｖ２２はそれまでのハイレベルから前段のＶ３１と等しいローレベルに変化する。この後、インバータ回路２２と容量４２の動作遅延時間Ｔｄ２が経過すると、電圧Ｖ３２はＶ２２の反対レベルすなわちハイレベルに反転する（ｔ＝８）。このときすでに、Ｖ１はローレベルに戻っていて、スイッチ回路３１は開放状態であるから、Ｖ２２はローレベルのまま維持され、次にＶ３１がハイレベルになり、かつスイッチ回路３１が導通状態になる時刻ｔ＝１２までこれが保たれる。
【００５８】
次段のインバータ回路２３（動作遅延時間Ｔｄ３）およびインバータ回路２１と容量４１との組み合わせ（動作遅延時間Ｔｄ１）は、両者を合わせてインバータ回路２２と容量４２との組み合わせ（動作遅延時間Ｔｄ２）と同等の動作が時刻を順次ずらして行われる。これは各容量値を設計することで、Ｔｄ２＝Ｔｄ１＋Ｔｄ３が成立しているためである。そして入力端子１に４個のパルスが入力されたときに、すべてのインバータ回路２１、２２、２３がはじめの状態に戻る。すなわち、入力端子１のパルス４回で出力端子２のパルスが１回送出されることになり、分周比４の分周器として動作する。
【００５９】
実施例４は、実施例１と同様に分周比４（一般に４Ｎ）を実現できる効果が得られる。本発明は、動作遅延時間がすべて等しい要素のみで分周動作を実現できるため、分周比２の従来のダイナミック型分周器を縦続接続する場合と比較して、精度の高い設計が可能であり、回路規模が小さく、低消費電力である効果が得られる。
【実施例５】
【００６０】
図９は実施例５のダイナミック型分周器（請求項４に対応）を示す回路図である。インバータ回路２１と、一方の端子にこのインバータ回路２１の出力が接続され他方の端子が接地された容量４１と、インバータ回路２１の出力を通過または遮断して次段のインバータ回路へ接続するスイッチ回路３１とで一つの要素を構成し、これと同じ要素が４段縦続に接続され、さらに、最終段のスイッチ回路３４の出力に５個目のインバータ回路２５が接続され、インバータ回路２５出力が初段のインバータ回路２１の入力に帰還接続される。また、４個のスイッチ回路３１、３２、３３、３４の制御端子は共通に入力端子１に接続される。
【００６１】
実施例５は、実施例２と同様に分周比８の分周動作が実現される。その回路構成は、実施例２においてインバータ回路２５出力に接続されていた容量４５が削除され、容量値Ｃ１、Ｃ２、Ｃ３、Ｃ４は第２の実施の形態とは異なる方法により決定される。
【００６２】
実施例２での容量の設計と同じ考えに基づき、分周動作が実現する条件に最も余裕をもたせ、分周動作周波数範囲を最も広げる設計をおこなう。インバータ回路２１と容量４１の組み合わせ、インバータ回路２２と容量４２の組み合わせ、インバータ回路２３と容量４３の組み合わせ、インバータ回路２４と容量４４の組み合わせ、インバータ回路２５には動作に遅延があり、その入力が反転してからそれぞれ動作遅延時間Ｔｄ１、Ｔｄ２、Ｔｄ３、Ｔｄ４、Ｔｄ５の後に反転した信号を出力するものとする。本実施例５においても、実施例２と同様に、各動作遅延時間をＴｄ２＝Ｔｄ３＝Ｔｄ４＝Ｔｄ１＋Ｔｄ５とすれば、分周動作周波数範囲を最も広げることができる。すなわち、Ｔｄ２＝Ｔｄ３＝Ｔｄ４＝Ｔｄ１＋Ｔｄ５が成立するようにＣ１、Ｃ２、Ｃ３、Ｃ４の値を決定する。インバータ回路２５の動作遅延時間が無視できる場合には、Ｃ１＝Ｃ２＝Ｃ３＝Ｃ４とすればよいが、実際の回路ではインバータ回路２５の動作遅延時間を補償するためにＣ１としてＣ２、Ｃ３、Ｃ４に対して小さい値を選択する必要がある。場合によってはＣ１＝０と設計されることも考えられる。つまり、０≦Ｃ１≦Ｃ２＝Ｃ３＝Ｃ４（Ｃ５＝０）である。
【００６３】
図１０は実施例５のダイナミック型分周器の動作のタイムチャートである。インバータ回路２２に着目すると、時刻ｔ＝６においてＶ１がハイレベルになると、各スイッチ３１、３２、３３、３４は一斉に導通状態となり、Ｖ２２はそれまでのハイレベルから前段のＶ３１と等しいローレベルに変化する。この後、インバータ回路２２と容量４２の動作遅延時間Ｔｄ２が経過すると、電圧Ｖ３２はＶ２２の反対レベルすなわちハイレベルに反転する（ｔ＝８）。このときすでに、Ｖ１はローレベルに戻っていて、スイッチ回路３１は開放状態であるから、Ｖ２２はローレベルのまま維持され、次にＶ３１がハイレベルになり、かつスイッチ回路３１が導通状態になる時刻ｔ＝１８までこれが保たれる。
【００６４】
次段のインバータ回路２３と容量４３との組み合わせ（動作遅延時間Ｔｄ３）、インバータ回路２４と容量４４との組み合わせ（動作遅延時間Ｔｄ４）、および、インバータ回路２５（動作遅延時間Ｔｄ５）とインバータ回路２１と容量４１との組み合わせ（動作遅延時間Ｔｄ１）との合成回路は、インバータ回路２２と容量４２との組み合わせ（動作遅延時間Ｔｄ２）と同等の動作が時刻を順次ずらして行われる。これは各容量値を設計することで、Ｔｄ２＝Ｔｄ３＝Ｔｄ４＝Ｔｄ１＋Ｔｄ５が成立しているためである。そして入力端子１に８個のパルスが入力されたときに、すべてのインバータ回路２１、２２、２３、２４、２５がはじめの状態に戻る。すなわち、入力端子１のパルス８回で出力端子２のパルスが１回送出されることになり、分周比８の分周器として動作する。
【００６５】
実施例５は、実施例２と同様に分周比８（一般に４Ｎ）を実現できる効果が得られる。実施例５は、動作遅延時間がすべて等しい要素のみで分周動作を実現できるため、分周比２の従来のダイナミック型分周器を縦続接続する場合と比較して、精度の高い設計が可能であり、回路規模が小さく、低消費電力である効果が得られる。
【図面の簡単な説明】
【００６６】
【図１】実施例１のダイナミック型分周器を示す回路図である。
【図２】実施例１のダイナミック型分周器の動作のタイムチャートである。
【図３】実施例２のダイナミック型分周器を示す回路図である。
【図４】実施例２のダイナミック型分周器の動作のタイムチャートである。
【図５】実施例３のダイナミック型分周器を示す回路図である。
【図６】実施例３のダイナミック型分周器の動作のタイムチャートである。
【図７】実施例４のダイナミック型分周器を示す回路図である。
【図８】実施例４のダイナミック型分周器の動作のタイムチャートである。
【図９】実施例５のダイナミック型分周器を示す回路図である。
【図１０】実施例５のダイナミック型分周器の動作のタイムチャートである。
【図１１】従来のダイナミック型分周器の構成例を示す回路図である。
【図１２】従来のダイナミック型分周器の動作のタイムチャートである。
【符号の説明】
【００６７】
１：入力端子
２：出力端子
２１，２２，２３，２４，２５：インバータ回路
３１，３２，３３，３４：スイッチ回路
４１、４２，４３，４４，４５：容量
５１：第１の要素
５２：第２の要素
５３：第３の要素
【図１】
2005151284.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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