(57)【要約】【課題】電圧駆動型半導体素子（半導体素子）を複数個直列接続して構成される半導体スイッチング回路において、スイッチング時の各素子電圧アンバランスを抑制する抑制回路を小型，低損失化する。【解決手段】過渡電圧バランス回路Ｂ１を半導体素子Ｑ１，Ｑ２に対して最短距離で接続し、定常電圧バランス回路Ｂ２を半導体素子Ｑ１，Ｑ２から離れた構造的に最適な位置に接続する。これは、過渡時のスイッチング直後のモードでは、電圧アンバランスの時定数が非常に小さいため、配線長を長くすると寄生インダクタンスが大きくなり、回路Ｂ１のコンデンサ容量をさらに大きくする必要が生じるため、最短距離とするものであり、漏れ電流のアンバランスモードでは直流的に電圧バランスし、インダクタンスに関係ないので最適な任意の位置に接続するものである。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数個直列接続された電圧駆動型半導体素子（半導体素子）と、半導体素子をオン，オフするためにゲート端子に制御信号を供給するゲート駆動回路と、各半導体素子の過渡動作時に発生する電圧アンバランスを抑制する過渡電圧バランス回路と、各半導体素子の定常動作時に発生する電圧アンバランスを抑制する定常電圧バランス回路とを備え、
前記過渡電圧バランス回路を各半導体素子とは最短配線で接続し、前記定常電圧バランス回路を各半導体素子から離れた任意の位置に配置することを特徴とする半導体スイッチング回路。
【請求項２】
前記過渡電圧バランス回路は、前記半導体素子のテイル電流のばらつきによって生じる電圧アンバランスを抑制するものであることを特徴とする請求項１に記載の半導体スイッチング回路。
【請求項３】
前記ゲート駆動回路の出力端子と、前記半導体素子のゲート端子とを接続するゲート線を互いに磁気結合するコアを設けたことを特徴とする請求項１または２に記載の半導体スイッチング回路。
【請求項４】
前記過渡電圧バランス回路を、配線インダクタンスとの整合により、前記半導体素子から任意の位置に配置することを特徴とする請求項３に記載の半導体スイッチング回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、複数個直列接続された電圧駆動型半導体素子（以下、単に素子とも言う）を同時にオン，オフさせる場合における各素子の電圧分担のばらつきを低減するための回路方式に関する。
【背景技術】
【０００２】
図６に、例えば特許文献１や非特許文献１に開示されている従来例を示す。
同図において、Ｑ１〜Ｑ４は電圧駆動型半導体素子としてのＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）であり、Ｑ１とＱ２、Ｑ３とＱ４がそれぞれ２直列接続されている。また、各素子に並列接続されている抵抗Ｒ、コンデンサＣ、ダイオードＤからなる回路が過渡電圧バランス回路の一例であり、コンデンサが素子電圧アンバランスを抑制するように動作する。また、Ｒｄ１〜Ｒｄ４は定常電圧バランス回路、ＧＤＵ１〜ＧＤＵ４はゲート駆動回路、Ｅｄは直流電源電圧である。
【０００３】
上記の回路において、上アーム、すなわちＱ１，Ｑ２がターンオフ動作をする際に、Ｑ１がＱ２より早いタイミングでオフしたとき各電圧バランス回路がない場合の動作波形を図７（ａ）に、また、電圧バランス回路がある場合の動作波形を図７（ｂ）に示す。
これらの波形において、モード１はスイッチング直後の期間で、非常に早いアンバランスモード、モード２はテイル電流通流期間で、モード１よりは遅いアンバランスモード、モード３は素子の定常状態における漏れ電流のアンバランスモードを示している。
【０００４】
このモード１期間の波形のように、Ｑ１が先にターンオフ動作を開始し、この開始時点よりΔｔの期間ではＱ２がいまだオン状態にあることから、Ｑ１の素子電圧ＶＣＥ（Ｑ１）のみが上昇し、電圧アンバランスが生じる。しかし、過渡電圧バランス回路を接続すると、接続しないときに比べて素子電圧の上昇率ｄｖ／ｄｔを低減できるので、電圧アンバランス量が抑制される。このｄｖ／ｄｔは過渡電圧バランス回路のＣの容量に依存しており、これを増大させるほど過渡電圧アンバランス低減効果を増加させることができる。
【０００５】
また、モード２期間の波形のように、素子のテイル電流のアンバランスが大きいと、テイル電流が少ないＱ１の素子電圧を上昇させるが、上記と同様に過渡電圧バランス回路のＣの容量を大きくすることにより、この電圧アンバランス量を抑制することができる。モード３の電圧アンバランスは、素子の漏れ電流でアンバランスするため、例えば図６のように抵抗ｒｄ１〜Ｒｄ４を接続することで、見かけ上の漏れ電流がバランスし、素子電圧をバランスさせることができる。
【特許文献１】特開平０４−１２５０７１号公報（第２−３頁、図１）
【非特許文献１】平成１１年電気学会産業応用部門大会発表論文「平型ＩＧＢＴ直列接続時のスイッチング試験」
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記のように、２種類の電圧バランス回路を素子と並列に接続することで素子電圧の上昇率ｄｖ／ｄｔを低減し、その結果、スイッチング差による素子電圧のアンバランス、またはテイル電流差による素子電圧のアンバランスを抑制でき、回路のコンデンサ容量を大きくすることで、さらにアンバランス抑制効果を出すことができる。
しかし、モード１による電圧アンバランスにモード２の電圧アンバランスが重畳するような場合、これを抑制するためには大きい容量のコンデンサが必要になり、これに伴い抵抗Ｒでの消費電力も大きくなるため、過渡電圧バランス回路が大型化するという問題がある。
したがって、この発明の解決しようとする課題は、スイッチング時の素子電圧アンバランスを抑制しつつ、過渡電圧バランス回路を小型，低損失化することにある。
【課題を解決するための手段】
【０００７】
このような課題を解決するため、請求項１の発明では、複数個直列接続された電圧駆動型半導体素子（半導体素子）と、半導体素子をオン，オフするためにゲート端子に制御信号を供給するゲート駆動回路と、各半導体素子の過渡動作時に発生する電圧アンバランスを抑制する過渡電圧バランス回路と、各半導体素子の定常動作時に発生する電圧アンバランスを抑制する定常電圧バランス回路とを備え、前記過渡電圧バランス回路を各半導体素子とは最短配線で接続し、前記定常電圧バランス回路を各半導体素子から離れた任意の位置に配置することを特徴とする。
【０００８】
上記請求項１の発明においては、前記過渡電圧バランス回路は前記半導体素子のテイル電流のばらつきによって生じる電圧アンバランスを抑制するものであることができ（請求項２の発明）、または、上記請求項１または２の発明においては、前記ゲート駆動回路の出力端子と、前記半導体素子のゲート端子とを接続するゲート線を互いに磁気結合することができる（請求項３の発明）。この請求項３の発明においては、前記過渡電圧バランス回路を、配線インダクタンスとの整合により、前記半導体素子から任意の位置に配置することができる（請求項４の発明）。
【発明の効果】
【０００９】
この発明によれば、半導体素子を複数個直列接続するとき、各ゲート線を磁気結合させるコアと、過渡電圧バランス回路と、定常電圧バランス回路とを接続することにより、半導体素子を全領域で電圧バランスさせることができる。また、この回路構成により、半導体素子と等価的に並列に接続されていれば、過渡電圧バランス回路および定常電圧バランス回路は任意の位置に接続することができ、構造的に簡単化が可能である。
【発明を実施するための最良の形態】
【００１０】
図１はこの発明の第１の実施の形態を示す構成図である。
図示のように、これはＩＧＢＴであるＱ１，Ｑ２を２直列接続した半導体スイッチ回路であり、ＧＤＵ１，ＧＤＵ２はそれぞれＱ１，Ｑ２のゲート駆動回路である。ここで、過渡電圧バランス回路Ｂ１は配線インダクタンスが最小となるように素子間に最短配置し、定常電圧バランス回路Ｂ２は配線長に関わりなく任意の位置に配置する。これは過渡時、特にモード１での電圧アンバランスの時定数が非常に小さいため、配線が長いと寄生インダクタンスが大きくなり過渡電圧バランス回路Ｂ１のコンデンサ容量をさらに大きくしないと、アンバランス抑制効果が小さくなるためである。また、モード３では直流的にバランスし、インダクタンス分は特に影響無いので、構造的に任意の位置に設置する。
【００１１】
図２はこの発明の第２の実施の形態を示す構成図である。
コアＴｃ，過渡電圧バランス回路Ｂ１，定常電圧バランス回路Ｂ２はそれぞれ図７で説明したモード１，モード２，モード３の素子電圧アンバランスを抑制する回路である。この回路においても、定常電圧バランス回路Ｂ２は図１の場合と同様、任意の位置に配置可能である。また、入力信号１，入力信号２は制御回路からの各ＩＧＢＴのオン，オフ信号であり、これがゲート駆動回路ＧＤＵ１，２に入力される。
【００１２】
図３により、ターンオフ時の動作について説明する。
モード１、すなわちターンオフの過渡動作時において、ゲート駆動回路の伝達時間ばらつきによって、Ｑ１がＱ２よりも早くオフしたとする。ここで、コアＴｃ，過渡電圧バランス回路Ｂ１，定常電圧バランス回路Ｂ２が接続されていない場合は、図３に破線で示すように、Ｑ１の素子電圧ＶＣＥ（Ｑ１）がＱ２の素子電圧ＶＣＥ（Ｑ２）よりも先に上昇し始め、これらの電圧がアンバランスとなる。また、モード２では、ターンオフのテイル電流領域において、Ｑ２のテイル電流はＱ１よりも大きいものとする。
【００１３】
このときの等価回路を図４に示す。
同図において、Ｉｃ（Ｑ１），Ｉｃ（Ｑ２）はＱ１，Ｑ２のテイル電流、Ｃｏｅｓ１，Ｃｏｅｓ２はＱ１，Ｑ２の出力容量を示す。図４の回路において、Ｉｃ（Ｑ１）＜Ｉｃ（Ｑ２）となると、差分の電流はＣｏｅｓ１に流れるため、ＶＣＥ（Ｑ１）がＶＣＥ（Ｑ２）よりも上昇し、モード１のばらつきに重畳される。その結果、上記の回路条件では、ＶＣＥ（Ｑ１）とＶＣＥ（Ｑ２）は大きくアンバランスし、ＶＣＥ（Ｑ１）が過電圧となる可能性がある。
【００１４】
次に、コアＴｃ，過渡電圧バランス回路Ｂ１，定常電圧バランス回路Ｂ２が接続されている場合は、図３に実線で示すように、まず、コアＴｃによりゲート電流が互いに一致し、Ｑ１とＱ２のスイッチングタイミングは一致するため、素子電圧のばらつきが抑制される。コアによる素子電圧のバランス作用については、必要ならば、特開平２００２−２０４５７８号公報を参照されたい。また、モード２の期間では、各ＩＧＢＴの過渡電圧バランス回路Ｂ１によって、テイル電流による電圧アンバランスを抑制することができる。このとき、過渡電圧バランス回路Ｂ１の動作がモード２の電圧アンバランスに追従するように、時定数Ｃｓ，Ｒｓを電圧がアンバランスするときの時定数τよりも小さく設定する。
【００１５】
また、過渡電圧バランス回路Ｂ１の充放電経路において、振動が発生してＣｓ，Ｒｓの実効電流が増加しないよう、Ｒｓを振動が発生しない条件値に設定する。
図５に、過渡電圧バランス回路の等価回路を示す。図示のように、配線インダクタンスＬｓとＣｓ，Ｒｓ，ＩＧＢＴから構成される回路となる。この回路において、ＩＧＢＴがオンすると、Ｃｓの電荷は図示の矢印経路で放電される。この経路の振動係数ζを１以上とすれば、電流は振動することなく、放電することになる。すなわち、次式を満たせば良い。
ζ＝Ｒｓ√（Ｃｓ／Ｌｓ）／２≧１
従って、
Ｒｓ≧２√（Ｌｓ／Ｃｓ）
なる条件を満たせば、過渡電圧バランス回路は任意の位置に配置することができ、構造的にも簡単化することができる。
【図面の簡単な説明】
【００１６】
【図１】この発明の第1の実施の形態を示す構成図
【図２】この発明の第２の実施の形態を示す構成図
【図３】図２の動作を説明するための各部波形図
【図４】素子の等価回路を示す回路図
【図５】過渡電圧バランス回路の等価回路を示す回路図
【図６】従来例を示す構成図
【図７】図６の動作を説明するための各部波形図
【符号の説明】
【００１７】
Ｑ１，Ｑ２…ＩＧＢＴ（電圧駆動型半導体素子）、Ｔｃ…コア、ＧＤＵ１，ＧＤＵ２…ゲート駆動回路、Ｂ１…過渡電圧バランス回路、Ｂ２…定常電圧バランス回路、Ｃｓ１，ＣＳ２…コンデンサ、Ｒｄ１，Ｒｄ２，Ｒｓ１，Ｒｓ２…抵抗。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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