(57)【要約】【課題】  対ノイズ性能向上用のシュミットトリガー回路機能を付加する場合に、改めて製品の試作をすることを不要にした半導体集積回路を提供する。【解決手段】  複数の入力ＡＮＤ回路等（ＮＡＮＤ回路，ＯＲ回路，ＮＯＲ回路を含む）がシュミットトリガー回路機能を備えてなる半導体集積回路において、前記シュミットトリガー回路機能付きの複数の入力ＡＮＤ回路等（ＮＡＮＤ回路，ＯＲ回路，ＮＯＲ回路を含む）として動作可能とするか、シュミットトリガー回路機能無しの複数の入力ＡＮＤ回路等（ＮＡＮＤ回路，ＯＲ回路，ＮＯＲ回路を含む）とするかを、切り替え可能にした構成としてある。【選択図】    図１
2005236972.tif 000002
【特許請求の範囲】
【請求項１】
基本論理回路と、この基本論理回路素子の出力波形を整形するシュミットトリガー回路とを備えている半導体集積回路において、
前記シュミットトリガー回路の帰還トランジスター回路のゲートに電圧を印加する端子を備え、前記端子への入力電圧により選択的に前記シュミットトリガー回路の動作を有効又は無効とすることを特徴とする半導体集積回路。
【請求項２】
前記シュミットトリガー回路のシュミット幅を可変する回路を備えていることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記基本論理回路と当該基本論理回路の後段の回路とは駆動電圧が異なることを特徴とする請求項１又は２に記載の半導体集積回路。
【請求項４】
前記基本論理回路は各入力端子への入力に応じて異なる基本論理回路機能を発揮することを特徴とする請求項１〜３のいずれかの一項に記載の半導体集積回路。
【請求項５】
回路のホットキャリア性を向上させ、オフしたときには出力ノードの容量に蓄積された電化の形で出力信号を保持するスイッチング素子を備えていることを特徴とする請求項４に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、特に、対ノイズ性能向上用のシュミットトリガー回路機能を付加する場合に、改めて製品の試作をすることを不要にした半導体集積回路に関する。
また、対ノイズ性能向上用のシュミットトリガー回路機能を付加する場合に、ヒステリシス電圧を当該半導体集積回路に最適な値に設定することが可能な半導体集積回路に関する。
【背景技術】
【０００２】
近年、例えばＣＭＯＳを用いた半導体集積回路は、微細化・高速化が進み、ノイズによる影響が無視できなくなっている。
例えば、半導体集積回路の入力セルとして、図２３に示す２入力ＡＮＤゲート１００を選択し、製品（半導体集積回路）を作る場合を想定する。
この場合は、先ず２入力ＡＮＤゲート１００の出力端子１０１側に後続の回路を接続し、所望の機能を備えた製品（半導体集積回路）を作成する。そして、製品（半導体集積回路）を評価ボードにのせ、第１，第２の入力端子１０２ａ，１０２ｂから入力した信号が、ノイズにより誤動作を起こすか否かを、実験により確認する。
もし、この評価ボードがノイズにより誤動作を起こした場合には、対ノイズ性能を向上させるために、例えば、図２４に示すシュミットトリガー回路２００を、評価ボードに付加する。
【０００３】
図２５は、シュミットトリガー回路機能を付加した２入力ＡＮＤゲート３００の回路図である。
同様に、半導体集積回路の入力セルに、図２６に示す２入力ＮＯＲゲート４００を選択し、製品（半導体集積回路）を作る場合を想定する。
この２入力ＮＯＲゲート４００の対ノイズ性能を高めるためにシュミットトリガー回路２００の機能を付加した回路が、図２７に示す２入力ＮＯＲゲート５００である（非特許文献１の図３．９および図３．１０参照）。
また、半導体集積回路の回路規模の増大に伴い、端子数の増加や製品仕様の複雑化・高速化により、仕様通りのシュミットトリガー回路を使用した製品を評価ボードで実験すると、ノイズが思いのほか大きく、誤動作を起こす場合がある。
【０００４】
更に、例えば、携帯端末のように半導体集積回路を電池駆動する場合は、半導体集積回路の消費電力を抑制する必要がある（特許文献１参照）。
【特許文献１】特開平１０−１６３８２６号公報
【非特許文献１】鈴木八十二著「ＣＭＯＳ回路の使い方（II）」工業調査会１９８９年
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、前記図２３の２入力ＡＮＤゲート１００の構成を、前記図２５のシュミットトリガー回路を備えた２入力ＡＮＤゲート３００の構成に変更する場合においては、再度製品を作るわけであるが、金銭的（マスク代，製造費用）、時間的（再度の論理検証，レイアウト検証，再度出来上がった製品のテスト）にロスが発生する。
また、前記図２６の２入力ＮＯＲゲート４００の構成を、前記図２７のシュミットトリガー回路を備えた２入力ＮＯＲゲート５００の構成に変更する場合においては、再度製品を作るわけであるが、前述と同様に金銭的、時間的にロスが発生する。
更に、製品仕様通りのヒステリシス電圧を設定（作成）しても、思いがけないノイズで誤動作する場合がある。この場合も、再度製品を作るわけであるが、前述と同様に金銭的、時間的にロスが発生する。
【０００６】
本発明は上記の問題を解決すべくなされたものであり、対ノイズ性能向上用のシュミットトリガー回路機能を付加する場合に、改めて製品の試作をすることを不要にした半導体集積回路の提供を目的とする。
また、対ノイズ性能向上用のシュミットトリガー回路機能を付加する場合に、ヒステリシス電圧を当該半導体集積回路に最適な値に設定することが可能な半導体集積回路の提供を目的とする。
【課題を解決するための手段】
【０００７】
この目的を達成するために請求項１記載の発明は、基本論理回路と、この基本論理回路素子の出力波形を整形するシュミットトリガー回路とを備えている半導体集積回路において、前記シュミットトリガー回路の帰還トランジスター回路のゲートに電圧を印加する端子を備え、前記端子への入力電圧により選択的に前記シュミットトリガー回路の動作を有効又は無効とすることを特徴とする。
【０００８】
以上の構成を図示すると、例えば図１に示す「シュミットトリガー２入力ＡＮＤ／２入力ＡＮＤ切り替え回路１０」のようになる。この構成において、例えばＶＣＣ２＝３.３Ｖとし、第１の入力信号Ｉ１＝ＧＮＤ（０Ｖ）〜３.３Ｖに変化し、第２の入力信号Ｉ２＝３.３Ｖとした場合を想定する。
そして、半導体集積回路内部のレジスター信号等により、ＰＥＮトランジスターＶと、ＮＥＮ端子１４に３.３Ｖを入力させると、Ｐｃｈトランジスター１１とＮｃｈトランジスター１２とが、共にＯＮになり、シュミットトリガー２入力ＡＮＤゲートとして動作する。
逆に、ＰＥＮＢ端子１３に３.３Ｖと、ＮＥＮ端子１４に０ＶをトランジスターＰｃｈトランジスター１１とＮｃｈトランジスター１２とが、共にＯＦＦになり、２入力ＡＮＤゲートとして動作する。
【０００９】
従って、シュミットトリガー２入力ＡＮＤ／２入力ＡＮＤ切り替え回路１０のみで、製品の入力セルとして「図２３の２入力ＡＮＤゲート１００（単なる２入力ＡＮＤゲート）」が適しているか、「図２５の２入力ＡＮＤゲート３００（シュミットトリガー回路機能付きの２入力ＡＮＤゲート）」が適しているかを確認することが可能となる。よって、対ノイズ性能向上用のシュミットトリガー回路機能を付加する場合に、改めて製品の試作することが不要となり、従来の金銭的，時間的なロスの発生を防止することが可能となる。
【００１０】
また、請求項２記載の発明は、請求項１記載の半導体集積回路において、前記シュミットトリガー回路のシュミット幅を可変する回路を備えていることを特徴とする。
【００１１】
以上の構成を図示すると、例えば図６に示す「シュミットトリガーノンインバータ・ヒステリシス電圧切り替え回路５０」のようになる。この構成において、各制御端子に以下の電圧が印加された場合を考える。
（1）PENB1＝０Ｖ（Tr＝ON）、PENB２＝３.３Ｖ（Tr＝OFF）、NEN1＝３.３Ｖ（Tr＝ON）、NEN２＝０Ｖ（Tr＝OFF）とした場合のヒステリシス電圧と、
（2）PENB1＝３.３Ｖ（Tr＝OFF）、PENB２＝０Ｖ（Tr＝ON）、NEN1＝０Ｖ（Tr＝OFF）、NEN２＝３.３Ｖ（Tr＝ON）とした場合のヒステリシス電圧と、
（3）PENB1＝０Ｖ（Tr＝ON）、PENB２＝０Ｖ（Tr＝ON）、NEN1＝３.３Ｖ（Tr＝ON）、NEN２＝３.３Ｖ（Tr＝ON）、とした場合のヒステリシス電圧とを比較する。
【００１２】
すると、図１２に示すように、（1）＜（2）＜（3）の順番に、ヒステリシス電圧を任意に切り替えることができる。従って、「シュミットトリガーノンインバータ・ヒステリシス電圧切り替え回路５０」のみで、各制御端子に印加する電圧に応じて３種類のヒステリシス電圧を設定することが可能となる。よって、対ノイズ性能向上用のシュミットトリガー回路機能を付加する場合に、ヒステリシス電圧を当該半導体集積回路に最適な値に設定することが可能となる。
【００１３】
また、請求項３記載の発明は、請求項１または請求項２記載の半導体集積回路において、前記基本論理回路と当該基本論理回路の後段の回路とは駆動電圧が異なることを特徴とする。
【００１４】
以上の構成を図示すると、例えば図２に示す「複数電源時のシュミットトリガー２入力ＡＮＤ／２入力ＡＮＤ切り替え回路２０」のようになる。この構成において、ＶＣＣ＝１.８Ｖ、ＶＣＣ２＝３.３Ｖであり、第１の入力信号Ｉ１＝ＧＮＤ（０Ｖ）〜３.３Ｖに変化し、第２の入力信号Ｉ２＝３.３Ｖとした場合、ＰＥＮＢ端子１３に０Ｖと、ＮＥＮ端子１４に１.８Ｖを入力させると、レベルシフタ回路２１（図３）により、出力端子１０１からの出力信号О１は、３．３Ｖになり、図１の場合と同じ動作になる。
【００１５】
従って、「複数電源時のシュミットトリガー２入力ＡＮＤ／２入力ＡＮＤ切り替え回路２０」のみで、製品の入力セルとして「図１４の２入力ＡＮＤゲート１００」が適しているか、「図１６の２入力ＡＮＤゲート３００」が適しているかを確認することが可能となる。よって、対ノイズ性能向上用のシュミットトリガー回路機能を付加する場合に、改めて製品の試作することが不要となり、従来の金銭的，時間的なロスの発生を防止することが可能となる。
【００１６】
請求項４に記載の発明は、請求項１〜３のいずれかの一項に記載の半導体集積回路において、前記基本論理回路は各入力端子への入力に応じて異なる基本論理回路機能を発揮することを特徴とする。
【００１７】
具体的には、図１４に示すように、基本論理回路５０１は、入力端子１０２ａ〜１０２ｃの入力に応じて、回路をノンインバータ、インバータ、ＡＮＤ、ＮＡＮＤ、ＯＲ、ＮＯＲの各ゲートにすることができる。
【００１８】
請求項５に記載の発明は、請求項４に記載の半導体集積回路において、オンしたときには回路のホットキャリア性を向上させ、オフしたときには出力ノードの容量に蓄積された電化の形で出力信号を保持するスイッチング素子を備えていることを特徴とする。
例えば、図２０のヒステリシス電圧切り替え回路６００は、単一電源で動作する図１４の回路にスイッチング素子を追加した回路で、クロックドゲートにすることにより、耐ホットキャリア性を向上できる。
また、スイッチング素子をＯＦＦにすることにより、出力信号を保持することができる。
例えば、入力端子１０２ｄの入力電圧をＶｃｃにすると、入力端子１０２ａ〜１０２ｃの入力、トランジスターＰ１，Ｐ２，Ｎ１，Ｎ２がアクティブになるが、入力端子１０２ｄの入力電圧がＧＮＤレベル（０Ｖ）になると、入力端子１０２ａ〜１０２ｃの入力、トランジスターＰ１，Ｐ２，Ｎ１，Ｎ２がノンアクティブになり、回路は動作しなくなり、出力ノードの容量に蓄積された電荷の形で出力信号を保持することができる。
【発明の効果】
【００１９】
請求項１記載の発明によれば、例えば、「シュミットトリガー２入力ＡＮＤ／２入力ＡＮＤ切り替え回路１０」のみで、製品の入力セルとして「図１４の２入力ＡＮＤゲート１００（単なる２入力ＡＮＤゲート）」が適しているか、「図１６の２入力ＡＮＤゲート３００（シュミットトリガー回路機能付きの２入力ＡＮＤゲート）」が適しているかを確認することが可能となる。よって、対ノイズ性能向上用のシュミットトリガー回路機能を付加する場合に、改めて製品の試作することが不要となり、従来の金銭的，時間的なロスの発生を防止することが可能となる。
【００２０】
請求項２記載の発明によれば、例えば、「シュミットトリガーノンインバータ・ヒステリシス電圧切り替え回路５０」のみで、各制御端子に印加する電圧に応じて３種類のヒステリシス電圧を設定することが可能となる。よって、対ノイズ性能向上用のシュミットトリガー回路機能を付加する場合に、ヒステリシス電圧を当該半導体集積回路に最適な値に設定することが可能となる。
【００２１】
請求項３記載の発明によれば、「複数電源時のシュミットトリガー２入力ＡＮＤ／２入力ＡＮＤ切り替え回路２０」のみで、製品の入力セルとして「図１４の２入力ＡＮＤゲート１００（単なる２入力ＡＮＤゲート）」が適しているか、「図１６の２入力ＡＮＤゲート３００（シュミットトリガー回路機能付きの２入力ＡＮＤゲート）」が適しているかを確認することが可能となる。よって、対ノイズ性能向上用のシュミットトリガー回路機能を付加する場合に、改めて製品の試作することが不要となり、従来の金銭的，時間的なロスの発生を防止することが可能となる。
【００２２】
請求項４記載の発明によれば、基本論理回路を選択的にノンインバータ、インバータ、ＡＮＤ、ＮＡＮＤ、ＯＲ、ＮＯＲなどのゲートにすることができる。
【００２３】
請求項５記載の発明によれば、スイッチング素子により、耐ホットキャリア性を向上でき、また、出力ノードの容量に蓄積された電荷の形で出力信号を保持することができる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明を図示の実施形態を参照しつつ、説明する。なお、既に説明済みの部分には同一符号を付し、重複説明を省略する。
［実施形態１］
図１は、本実施形態の「シュミットトリガー２入力ＡＮＤ／２入力ＡＮＤ切り替え回路１０」を示す回路図である。
【００２５】
図１に示すように、シュミットトリガー２入力ＡＮＤ／２入力ＡＮＤ切り替え回路１０は、前記図２５に示したシュミットトリガー機能付きの２入力ＡＮＤゲート３００（基本論理回路）に、第１，第２の帰還トランジスター１０４ａ，１０４ｂを制御するために、Ｐｃｈトランジスター１１とＮｃｈトランジスター１２とを、帰還トランジスター１０４ａ，１０４ｂのゲートに追加し、更に制御信号の入力端子としてＰＥＮＢ端子１３と、ＮＥＮ端子１４とを追加した場合である。
【００２６】
このシュミットトリガー２入力ＡＮＤ／２入力ＡＮＤ切り替え回路１０において、例えばＶＣＣ２＝３.３Ｖとし、第１の入力信号Ｉ１＝ＧＮＤ（０Ｖ）〜３.３Ｖに変化し、第２の入力信号Ｉ２＝３.３Ｖとした場合を想定する。
そして、半導体集積回路内部のレジスター信号等により、ＰＥＮＢ端子１３に０Ｖと、ＮＥＮ端子１４に３.３Ｖを入力させると、Ｐｃｈトランジスター１１とＮｃｈトランジスター１２とが、共にＯＮになり、シュミットトリガー２入力ＡＮＤゲート（前記図２５の２入力ＡＮＤゲート３００と同等の機能）として動作する。
逆に、ＰＥＮＢ端子１３に３.３Ｖと、ＮＥＮ端子１４に０Ｖを入力させると、Ｐｃｈトランジスター１１とＮｃｈトランジスター１２とが、共にＯＦＦになり、２入力ＡＮＤゲート（前記図２３の２入力ＡＮＤゲート１００と同等の機能）として動作する。
【００２７】
即ち、図１に示したシュミットトリガー２入力ＡＮＤ／２入力ＡＮＤ切り替え回路１０のみで、製品（半導体集積回路）の入力セルとして前記図２３の２入力ＡＮＤゲート１００が適しているか、前記図２５の２入力ＡＮＤゲート３００が適しているかを確認することが可能となる。従って、対ノイズ性能向上用のシュミットトリガー回路機能を付加する場合に、改めて製品の試作することが不要となり、従来の金銭的，時間的なロスの発生を防止することが可能となる。
【００２８】
［変形例１−１］
一般に、大規模半導体集積回路においては、半導体集積回路全体の消費電力を抑制するために、入力セル部分は高電圧（例えば、３．３Ｖ）で駆動し、入力セルの後続回路は低電圧（例えば、１．８Ｖ）で駆動することがある。本変形例は、電圧電源を複数備えた半導体集積回路に、実施形態１を適用する場合である。
【００２９】
図２は、実施形態１の変形例である複数電源時のシュミットトリガー２入力ＡＮＤ／２入力ＡＮＤ切り替え回路２０であり、電圧の異なる複数の電源を備える。
図２において、ＶＣＣ＝１.８Ｖ、ＶＣＣ２＝３.３Ｖであり、第１の入力信号Ｉ１＝ＧＮＤ（０Ｖ）〜３.３Ｖに変化し、第２の入力信号Ｉ２＝３.３Ｖとした場合、ＰＥＮＢ端子１３に０Ｖと、ＮＥＮ端子１４に１.８Ｖを入力させると、レベルシフタ回路２１（図３参照）により、出力端子１０１からの出力信号О１は、３．３Ｖになり、前記図１の場合と同じ動作になる。
【００３０】
ここで、前記レベルシフタ回路２１の動作を説明する。
Ｉ１＝ＮＥＮ ：１．８ＶおよびＩ１Ｂ＝ＰＥＮＢ：０Ｖは、製品内部（レジスター信号）からの信号である。また、ＶＣＣ２＝３．３Ｖである。
上記の設トランジスタートランジスタの動きは、次のようになる。
Ｉ１＝１．８Ｖが入力されると、Ｎ１＝ＯＮ，Ｐ１＝ＯＦＦとなる。
Ｉ１Ｂ＝０Ｖが入力されると、Ｎ２＝ＯＦＦ，Ｐ３＝ＯＮとなる。
Ｎ１トラトランジスターしているので、Ｐ４トランジスターのゲート電圧が０Ｖになり、Ｐ４＝ＯＮとなる。
よって、Ｐ３とＰ４がＯＮしているので、ＶＣＣ２＝３．３Ｖが、Ｏ１に出力される。
また、Ｐ２＝ＯＦＦとなる。
【００３１】
即ち、図２に示した複数電源時のシュミットトリガー２入力ＡＮＤ／２入力ＡＮＤ切り替え回路２０のみで、製品（半導体集積回路）の入力セルとして前記図２３の２入力ＡＮＤゲート１００が適しているか、前記図２５の２入力ＡＮＤゲート３００が適しているかを確認することが可能となる。従って、対ノイズ性能向上用のシュミットトリガー回路機能を付加する場合に、改めて製品の試作することが不要となり、従来の金銭的，時間的なロスの発生を防止することが可能となる。
【００３２】
［実施形態２］
図４は、本実施形態の「シュミットトリガー２入力ＮＯＲ／２入力ＮＯＲ切り替え回路３０」を示す回路図である。
図４に示すように、シュミットトリガー２入力ＮＯＲ／２入力ＮＯＲ切り替え回路３０は、前記図２７に示したシュミットトリガー機能付きの２入力ＮＯＲゲート５００（基本論理回路）に、第１，第２の帰還トランジスター４０５ａ，４０５ｂを制御するために、Ｐｃｈトランジスター３１とＮｃｈトランジスター３２とを、帰還トランジスター４０５ａ，４０５ｂのゲートに追加し、更に制御信号の入力端子としてＰＥＮＢ端子３３と、ＮＥＮ端子３４とを追加した場合である。
【００３３】
このシュミットトリガー２入力ＮＯＲ／２入力ＮＯＲ切り替え回路３０において、例えばＶＣＣ２＝３.３Ｖとし、第１の入力信号Ｉ１＝ＧＮＤ（０Ｖ）〜３.３Ｖに変化し、第２の入力信号Ｉ２＝０Ｖとした場合を想定する。
そして、半導体集積回路内部のレジスター信号等により、ＰＥＮＢ端子３３に０Ｖと、ＮＥＮ端子３４に３.３Ｖを入力させると、Ｐｃｈトランジスター３１とＮｃｈトランジスター３２とが、共にＯＮになり、シュミットトリガー２入力ＮＯＲゲート（前記図２７の２入力ＮＯＲゲート５００と同等の機能）として動作する。
逆に、ＰＥＮＢ端子３３に３.３Ｖと、ＮＥＮ端子３４に０Ｖを入力させると、Ｐｃｈトランジスター３１とＮｃｈトランジスター３２とが、共にＯＦＦになり、２入力ＮＯＲゲート（前記図２６の２入力ＮＯＲゲート４００と同等の機能）として動作する。
【００３４】
即ち、図４に示したシュミットトリガー２入力ＮＯＲ／２入力ＮＯＲ切り替え回路３０のみで、製品（半導体集積回路）の入力セルとして前記図２６の２入力ＮＯＲゲート４００が適しているか、前記図２７の２入力ＮＯＲゲート５００が適しているかを確認することが可能となる。従って、対ノイズ性能向上用のシュミットトリガー回路機能を付加する場合に、改めて製品の試作することが不要となり、従来の金銭的，時間的なロスの発生を防止することが可能となる。
【００３５】
［変形例２−１］
図５は、実施形態２の変形例である複数電源時のシュミットトリガー２入力ＮＯＲ／２入力ＮＯＲ切り替え回路４０であり、前記変形例１−１と同様に、電源電圧が複数の場合である。
図５において、ＶＣＣ＝１.８Ｖ、ＶＣＣ２＝３.３Ｖであり、第１の入力信号Ｉ１＝ＧＮＤ（０Ｖ）〜３.３Ｖに変化し、第２の入力信号Ｉ２＝０Ｖとした場合、ＰＥＮＢ端子３３に０Ｖと、ＮＥＮ端子３４に１.８Ｖを入力させると、レベルシフタ回路２１（図３参照）により、出力端子４０１からの出力信号О１は、３．３Ｖになり、前記図４の場合と同じ動作になる。
【００３６】
即ち、図５に示した複数電源時のシュミットトリガー２入力ＮＯＲ／２入力ＮＯＲ切り替え回路４０のみで、製品（半導体集積回路）の入力セルとして前記図２６の２入力ＮＯＲゲート４００が適しているか、前記図２７の２入力ＮＯＲゲート５００が適しているかを確認することが可能となる。従って、対ノイズ性能向上用のシュミットトリガー回路機能を付加する場合に、改めて製品の試作することが不要となり、従来の金銭的，時間的なロスの発生を防止することが可能となる。
【００３７】
［実施形態３］
図６は、本実施形態の「シュミットトリガーノンインバータ・ヒステリシス電圧切り替え回路５０」を示す回路図である。
【００３８】
図６に示すように、シュミットトリガーノンインバータ・ヒステリシス電圧切り替え回路５０は、前記図２４に示したノンインバータ型のシュミットトリガー回路２００（基本論理回路）に、ヒステリシス電圧を制御するために、第１，第２の帰還トランジスター２０３ａ,２０３ｂのドレインに、それぞれＮｃｈトランジスター（Ｎ１，Ｎ２），Ｐｃｈトランジスタ（Ｐ１，Ｐ２）を追加し、更に制御信号の入力端子として、ＰＥＮＢ１端子５１，ＰＥＮＢ２端子５２，ＮＥＮ１端子５３，ＮＥＮ２端子５４を追加した場合である。
【００３９】
このシュミットトリガーノンインバータ・ヒステリシス電圧切り替え回路５０において、例えばトランジスターサイズ（トランジスターサイズ）をP1＜P２、N1＜N２とし、ＶＣＣ２＝３.３Ｖ、第１の入力信号Ｉ１＝ＧＮＤ（０Ｖ）〜３.３Ｖに変化し、内部のレジスター信号等により、各制御端子に以下の電圧が印加された場合を考える。
（1）PENB1＝０Ｖ（Tr＝ON）、PENB２＝３.３Ｖ（Tr＝OFF）、NEN1＝３.３Ｖ（Tr＝ON）、NEN２＝０Ｖ（Tr＝OFF）とした場合のヒステリシス電圧と、
（2）PENB1＝３.３Ｖ（Tr＝OFF）、PENB２＝０Ｖ（Tr＝ON）、NEN1＝０Ｖ（Tr＝OFF）、NEN２＝３.３Ｖ（Tr＝ON）とした場合のヒステリシス電圧と、
（3）PENB1＝０Ｖ（Tr＝ON）、PENB２＝０Ｖ（Tr＝ON）、NEN1＝３.３Ｖ（Tr＝ON）、NEN２＝３.３Ｖ（Tr＝ON）、とした場合のヒステリシス電圧とを比較する。
すると、（1）＜（2）＜（3）の順番（図１２の（1）（2）（3）参照）に、ヒステリシス電圧を任意に切り替えることができる。
【００４０】
即ち、図６に示したシュミットトリガーノンインバータ・ヒステリシス電圧切り替え回路５０のみで、各制御端子に印加する電圧に応じて３種類のヒステリシス電圧を設定することが可能となる。従って、対ノイズ性能向上用のシュミットトリガー回路機能を付加する場合に、ヒステリシス電圧、具体的にはシュミット幅を当該半導体集積回路に最適な値に設定することが可能となる。
【００４１】
なお、図６において、前述のトランジスターサイズをP1＜P２、N1＜N２、ＶＣＣ２＝３.３Ｖ、Ｉ１＝ＧＮＤ（０Ｖ）〜３.３Ｖに変化、内部のレジスター信号等の条件により、
（7）PENB1＝３.３Ｖ（Tr＝OFF）、PENB２＝３.３Ｖ（Tr＝OFF）、ＮＥＮ１＝０Ｖ（Ｔｒ＝ＯＦＦ）、ＮＥＮ２＝０Ｖ（Ｔｒ＝ＯＦＦ）とした場合は、シュミットトリガー回路ではなく、ノンインバータ回路として動作する（図１２の（7）参照）。
また、上記のように各Ｔｒ（Ｐ１,Ｐ２,Ｎ１,Ｎ２）をＯＦＦにすると、後述の図８（シュミットトリガー２入力ＡＮＤ・ヒステリシス電圧切り替え回路７０）、図１０（シュミットトリガー２入力ＮＯＲ・ヒステリシス電圧切り替え回路７０）は、ＡＮＤ回路、ＮＯＲ回路として動作する。
【００４２】
［変形例３−１］
図７は、実施形態３の第1の変形例であり、複数電源時のシュミットトリガーノンインバータ・ヒステリシス電圧切り替え回路６０である。
図７に示トランジスターミットトリガーノンインバータ・ヒトランジスター切り替え回路６０は、ヒステリシス電圧を制御するために、帰還トランジスター２０３ａ，２０３ｂのドレインにＰｃｈトランジスター（Ｐ１，Ｐ２）、Ｎｃｈトランジスタ（Ｎ１，Ｎ２）を追加する。
【００４３】
そして、更にＰトランジスタータ（Ｐ１，Ｐ２）、Ｎｃｈトランジスタ（Ｎ１，Ｎ２）のゲートと各制御端子５１〜５４の間にレベルシフタ回路２１を介在させ、レベルシフタ回路２１の入力側に、それぞれＰＥＮＢ１端子５１とＰＥＮＢ１Ｂ端子５１ａ、ＰＥＮＢ２端子５２とＰＥＮＢ２Ｂ端子５２ａ、ＮＥＮ１端子５３とＮＥＮ１Ｂ端子５３ａ、ＮＥＮ２端子５４とＮＥＮ２Ｂ端子５４ａを接続する。
【００４４】
この回路構成において、例えば、トランジスターサイズをP1＜P２、N1＜N２、ＶＣＣ＝１.８Ｖ、ＶＣＣ２＝３.３Ｖ、第１の入力信号Ｉ１＝ＧＮＤ（０Ｖ）〜３.３Ｖに変化、内部のレジスター信号等により、
（4）PENB1＝０Ｖ、PENB1B＝１.８Ｖ（Tr＝ON）、PENB２＝１.８Ｖ、PENB２B＝０Ｖ（Tr＝OFF）、NEN1＝１.８Ｖ、NEN1B＝０Ｖ（Tr＝ON）、NEN２＝０Ｖ、NEN２B＝１.８Ｖ（Tr＝OFF）、とした場合のヒステリシス電圧と、
（5）PENB1＝１.８Ｖ、PENB1B＝０Ｖ（Tr＝OFF）、PENB２＝０Ｖ、PENB２B＝１.８Ｖ（Tr＝ON）、NEN1＝０Ｖ、NEN1B＝１.８Ｖ（Tr＝OFF）、NEN２＝１.８Ｖ、NEN２B＝０Ｖ（Tr＝ON）、
とした場合のヒステリシス電圧と、
（6）PENB1＝０Ｖ、PENB1B＝１.８Ｖ（Tr＝ON）、PENB２＝０Ｖ、PENB２B＝１.８Ｖ（Tr＝ON）、NEN1＝１.８Ｖ、NEN1B＝０Ｖ（Tr＝ON）、NEN２＝１.８Ｖ、NEN２B＝０Ｖ（Tr＝ON）、とした場合のヒステリシス電圧とを比較する。
すると、（4）＜（5）＜（6）の順番（図１３の（4）（5）（6）参照）に、ヒステリシス電圧を任意に切り替えることができる。
【００４５】
即ち、複数電源時であっても、図７に示したシュミットトリガーノンインバータ・ヒステリシス電圧切り替え回路６０のみで、各制御端子に印加する電圧に応じて３種類のヒステリシス電圧を設定することが可能となる。従って、複数電源時であっても、対ノイズ性能向上用のシュミットトリガー回路機能を付加する場合に、ヒステリシス電圧を当該半導体集積回路に最適な値に設定することが可能となる。
【００４６】
［変形例３−２］
本変形例は、実施形態３の第２の変形例であり、複数電源時のシュミットトリガーノンインバータ・ヒステリシス電圧切り替え回路６０（図７参照）を対象とするものである。
例えば、トランジスターサイズをP1＜P２、N1＜N２、ＶＣＣ＝１.８Ｖ、ＶＣＣ２＝３.３Ｖ、Ｉ１＝ＧＮＤ（０Ｖ）〜３.３Ｖに変化、内部のレジスター信号等により、
（8）PENB1＝１.８Ｖ、PENB1B＝０Ｖ（Tr＝OFF）、PENB２＝１.８Ｖ、PENB２B＝０Ｖ（Tr＝OFF）、NEN1＝０Ｖ、NEN1B＝１.８Ｖ（Tr＝OFF）、NEN２＝０Ｖ、NEN２B＝１.８Ｖ（Tr＝OFF）となる。
【００４７】
従って、シュミットトリガー回路ではなく、ノンインバータ回路として動作する（図１３の（8）参照）。
また、上記のように各Tr（P1,P2,N1,N2）をOFFにすると、図９（複数電源時のシュミットトリガー２入力ＡＮＤ・ヒステリシス電圧切り替え回路８０）、図１１（複数電源時のシュミットトリガー２入力ＮＯＲ・ヒステリシス電圧切り替え回路９０Ａ）は、それぞれＡＮＤ回路、ＮＯＲ回路として動作する（後述）。
【００４８】
［実施形態４］
本実施形態を図８に示す。
本実施形態は、前記図２５のシュミットトリガー回路機能を備えた２入力ＡＮＤゲート３００（基本論理回路）に、ヒステリシス電圧切り替え回路機能（図６参照）を備えた場合であって、「シュミットトリガー２入力ＡＮＤ・ヒステリシス電圧切り替え回路７０」と称する。
【００４９】
このシュミットトリガー２入力ＡＮＤ・ヒステリシス電圧切り替え回路７０においても、前記シュミットトリガーノンインバータ・ヒステリシス電圧切り替え回路５０の場合と同様に、ヒステリシス電圧、具体的にはシュミット幅は、各制御端子に加える電圧によって、（1）＜（2）＜（3）の順番になる（図１２参照）。
【００５０】
即ち、図８に示したシュミットトリガー２入力ＡＮＤ・ヒステリシス電圧切り替え回路７０のみで、各制御端子に印加する電圧に応じて３種類のヒステリシス電圧を設定することが可能となる。従って、対ノイズ性能向上用のシュミットトリガー回路機能を付加する場合に、ヒステリシス電圧を当該半導体集積回路に最適な値に設定することが可能となる。
【００５１】
［変形例４−１］
図９は、実施形態４の変形例であり、複数電源の場合におけるシュミットトリガー２入力ＡＮＤ・ヒステリシス電圧切り替え回路８０である。
図９に示すようトランジスタートリガー２入力ＡＮＤ・ヒステリシス電圧切り替え回路８０は、ヒステリシス電圧を制御するために、帰還トランジスター２０３ａ，２０３ｂのドレインにＰｃｈトランジスター（Ｐ１，Ｐ２）、Ｎｃｈトランジスタ（Ｎ１，Ｎ２）を追加する。
【００５２】
そして、更にＰトランジスタータ（Ｐ１，Ｐ２）、Ｎｃｈトランジスタ（Ｎ１，Ｎ２）のゲートと各制御端子５１〜５４の間にレベルシフタ回路２１を介在させ、レベルシフタ回路２１の入力側に、それぞれＰＥＮＢ１端子５１とＰＥＮＢ１Ｂ端子５１ａ、ＰＥＮＢ２端子５２とＰＥＮＢ２Ｂ端子５２ａ、ＮＥＮ１端子５３とＮＥＮ１Ｂ端子５３ａ、ＮＥＮ２端子５４とＮＥＮ２Ｂ端子５４ａを接続する。
このような構成にすると、前記「変形例３−１」と同様に、（4）＜（5）＜（6）の順番（図１３の（4）（5）（6）参照）に、ヒステリシス電圧を任意に切り替えることができる。
【００５３】
即ち、複数電源時であっても、図９に示した複数電源時のシュミットトリガー２入力ＡＮＤ・ヒステリシス電圧切り替え回路８０のみで、各制御端子に印加する電圧に応じて３種類のヒステリシス電圧を設定することが可能となる。従って、複数電源時であっても、対ノイズ性能向上用のシュミットトリガー回路機能を付加する場合に、ヒステリシス電圧を当該半導体集積回路に最適な値に設定することが可能となる。
【００５４】
［実施形態５］
本実施形態を図１０に示す。
本実施形態は、前記図２７のシュミットトリガー回路機能を備えた２入力ＮＯＲゲート５００（基本論理回路）に、ヒステリシス電圧切り替え回路機能（図６参照）を備えた場合であって、「シュミットトリガー２入力ＮＯＲ・ヒステリシス電圧切り替え回路９０」と称する。
【００５５】
このシュミットトリガー２入力ＮＯＲ・ヒステリシス電圧切り替え回路９０においても、前記シュミットトリガーノンインバータ・ヒステリシス電圧切り替え回路５０の場合と同様に、ヒステリシス電圧、具体的にはシュミット幅は、各制御端子に加える電圧によって、（1）＜（2）＜（3）の順番になる（図１２参照）。
【００５６】
即ち、図１０に示したシュミットトリガー２入力ＮＯＲ・ヒステリシス電圧切り替え回路９０のみで、各制御端子に印加する電圧に応じて３種類のヒステリシス電圧を設定することが可能となる。従って、対ノイズ性能向上用のシュミットトリガー回路機能を付加する場合に、ヒステリシス電圧を当該半導体集積回路に最適な値に設定することが可能となる。
【００５７】
［変形例５−１］
図１１は、実施形態５の変形例であって、複数電源時のシュミットトリガー２入力ＮＯＲ・ヒステリシス電圧切り替え回路９０Ａである。
図１１に示すよトランジスタートトリガー２入力ＮＯＲ・ヒステリシス電圧切り替え回路９０Ａは、ヒステリシス電圧を制御するために、帰還トランジスター２０３ａ，２０３ｂのドレインにＰｃｈトランジスター（Ｐ１，Ｐ２）、Ｎｃｈトランジスタ（Ｎ１，Ｎ２）を追加する。
【００５８】
そして、更にＰトランジスタータ（Ｐ１，Ｐ２）、Ｎｃｈトランジスタ（Ｎ１，Ｎ２）のゲートと各制御端子５１〜５４の間にレベルシフタ回路２１を介在させ、レベルシフタ回路２１の入力側に、それぞれＰＥＮＢ１端子５１とＰＥＮＢ１Ｂ端子５１ａ、ＰＥＮＢ２端子５２とＰＥＮＢ２Ｂ端子５２ａ、ＮＥＮ１端子５３とＮＥＮ１Ｂ端子５３ａ、ＮＥＮ２端子５４とＮＥＮ２Ｂ端子５４ａを接続する。
このような構成にすると、前記「変形例３−１」と同様に、（4）＜（5）＜（6）の順番（図１３の（4）（5）（6）参照）に、ヒステリシス電圧を任意に切り替えることができる。
【００５９】
即ち、複数電源時であっても、図１１に示した複数電源時のシュミットトリガー２入力ＮＯＲ・ヒステリシス切り替え回路９０Ａのみで、各制御端子に印加する電圧に応じて３種類のヒステリシス電圧を設定することが可能となる。従って、複数電源時であっても、対ノイズ性能向上用のシュミットトリガー回路機能を付加する場合に、ヒステリシス電圧を当該半導体集積回路に最適な値に設定することが可能となる。
【００６０】
本発明は、前記実施形態およびその変形例に限定されるものではなく、目的および技術的視点を逸脱せずに変更および変形することができる。
例えば、前記実施形態およびその変形例ではＡＮＤ型、ＮＯＲ型で記述しているが、出力側インバータ回路を追加または削除するとＮＡＮＤ型、ＯＲ型にすることが可能である。
また、例えば、前記実施形態およびその変形例では、複数入力を２入力としているが３入力等に容易に変更することが可能である。
また、前記実施形態・変形例ではＣＭＯＳの場合について説明したが、本発明をバイポーラトランジスタにも適用可能であるのは、勿論である。
【００６１】
［実施形態６］
図１４は、半導体集積回路に実装されるヒステリシス電圧切り替え回路５００の回路図である。
基本論理回路５０１は、各入力端子への入力に応じて、様々な基本論理回路、この例ではＡＮＤ回路、ＮＡＮＤ回路、ＯＲ回路、ＮＯＲ回路のいずれかとして機能する。
符号１０２ａ，１０２ｂ，１０２ｃは、基本論理回路５０１の第１、第２、第３の入力端子である。また、符号１０４ａ，１０４ｂは、シュミットトリガー回路の機能を実現する第１、第２の帰還トランジスターである。符号１０１ａ，１０１ｂは、出力端子である。
【００６２】
ところで、シュミットトリガーノンインバータ、シュミットトリガー２入力ＡＮＤ、シュミットトリガー２入力ＮＯＲでの公知技術としては、前述の非特許文献１のものが知られているが（Ｐ７４図３.９、Ｐ７４図３.１０を参照）、これらの技術では、ヒステリシス電圧を任意に切り替えることができない。
また、基本論理回路をＡＮＤ、ＮＡＮＤ、ＯＲ、ＮＯＲの回路に切り替えることもできない。
【００６３】
そこで、本実施形態では、Ｖｃｃのみの単一電源でヒステリシス電圧を制御する為に、第１、第２の帰還トランジスター１０４ａ，１０４ｂのドレイン側に、ＰｃｈトランジスターＰ１，Ｐ２、ＮｃｈトランジスターＮ１，Ｎ２を介装している。この各トランジスターへの入力信号は、符号ＮＥＮ１，ＮＥＮ２，ＰＥＮＢ１，ＰＥＮＢ２で示している。
例えば、トランジスターサイズを、Ｐ１＜Ｐ２、Ｎ１＜Ｎ２とし、電圧Ｖｃｃ＝３.３Ｖ、入力端子１０２ｂの電圧をＶｃｃ、入力端子１０２ｃの電圧をＧＮＤレベル（０Ｖ）として、入力端子１０２ａの電圧をＧＮＤ（０Ｖ）〜３.３Ｖに変化させると、内部のレジスター信号等により、
（1）PENB1＝０Ｖ（Tr＝ON）、PENB２＝３.３Ｖ（Tr＝OFF）、NEN1＝３.３Ｖ（Tr＝ON）、NEN２＝０Ｖ（Tr＝OFF）、とした場合のヒステリシス電圧と、
（2）PENB1＝３.３Ｖ（Tr＝OFF）、PENB２＝０Ｖ（Tr＝ON）、NEN1＝０Ｖ（Tr＝OFF）、NEN２＝３.３Ｖ（Tr＝ON）、とした場合のヒステリシス電圧と、
（3）PENB1＝０Ｖ（Tr＝ON）、PENB２＝０Ｖ（Tr＝ON）、NEN1＝３.３Ｖ（Tr＝ON）、NEN２＝３.３Ｖ（Tr＝ON）、とした場合のヒステリシス電圧と、
を比べると、（1）＜（2）＜（3）の順番（図１５は、図１４の回路５００のシミュレーション結果であり、その（ａ）は出力端子１０１ａの出力電圧波形、（ｂ）は出力端子１０１ｂの出力電圧波形であり、（1）（2）（3）を参照。また、図１６には、図１５の（1）（2）（3）（7）における各端子の設定条件を示す。）にヒステリシス電圧、具体的にはシュミット幅を任意に切り替えることができる。
なお、出力端子の出力波形は、ノンインバータ型であるが、出力端子１０１ｂの出力波形は、インバータ型である。
【００６４】
そして、上記の条件で、入力端子１０２ａ，１０２ｂをアクティブ、入力端子１０２ｃをＧＮＤレベル（０Ｖ）にすると、出力端子１０１ａの出力はＡＮＤ回路として機能し、出力端子１０１ｂの出力はＮＡＮＤ回路として動作する。
また、入力端子１０２ａ，１０２ｃへの入力をアクティブ、入力端子１０２ｂの入力をＶｃｃにすると、出力端子１０１ａの出力はＯＲ回路、出力端子１０１ｂの出力はＮＯＲ回路として動作する。なお、ヒステリシス電圧は、前述と同様に（1）＜（2）＜（3）の順番になる。
【００６５】
［変形例６−１］
実施形態６の変形例について説明する。
図１７は、この変形例であるヒステリシス電圧切り替え回路５００の回路図である。図１７の回路が図１４と異なるのは、電源をＶｃｃ１，Ｖｃｃ２の複数用いている点である。
この図１７の回路で、例えば、トランジスターサイズをＰ１＜Ｐ２、Ｎ１＜Ｎ２とし、Ｖｃｃ１＝３.３Ｖ、Ｖｃｃ２＝１.８Ｖ、入力端子１０２ａへの入力をＧＮＤレベル（０Ｖ）〜３.３Ｖに変化し、内部のレジスター信号等により、
（4）PENB1＝０Ｖ（Tr＝ON）、PENB２＝１.８Ｖ（Tr＝OFF）、NEN1＝１.８Ｖ（Tr＝ON）、NEN２＝０Ｖ（Tr＝OFF）、とした場合のヒステリシス電圧と、
（5）PENB1＝１.８Ｖ（Tr＝OFF）、PENB２＝０Ｖ（Tr＝ON）、NEN1＝０Ｖ（Tr＝OFF）、NEN２＝１.８Ｖ（Tr＝ON）、とした場合のヒステリシス電圧と、
（6）PENB1＝０Ｖ（Tr＝ON）、PENB２＝０Ｖ（Tr＝ON）、NEN1＝１.８Ｖ（Tr＝ON）、NEN２＝１.８Ｖ（Tr＝ON）、とした場合のヒステリシス電圧とを比べると、（4）＜（5）＜（6）の順番（図１８は、図１７の回路５００のシミュレーション結果であり、その（ａ）は出力端子１０１ａの出力電圧波形、（ｂ）は出力端子１０１ｂの出力電圧波形であり、（4）（5）（6）を参照。また、図１９には、図１８の（4）（5）（6）（8）における各端子の設定条件を示す。）にヒステリシス電圧を任意に切り替えることができる。
【００６６】
そして、前述の条件で入力端子１０２ａ，１０２ｂへの入力をアクティブ、入力端子１０２ｃへの入力をＧＮＤレベル（０Ｖ）にすると、出力端子１０１ａの出力はＡＮＤ回路として機能し、出力端子１０１ｂの出力はＮＡＮＤ回路として動作する。
また、入力端子１０２ａ，１０２ｃへの入力をアクティブ、入力端子１０２ｂの入力をＶｃｃ２にすると、出力端子１０１ａの出力はＯＲ回路、出力端子１０１ｂの出力はＮＯＲ回路として動作する。なお、ヒステリシス電圧は、前述と同様に（4）＜（5）＜（6）の順番になる。
【００６７】
［変形例６−２］
図１４の回路において、例えば、トランジスターサイズをＰ１＜Ｐ２、Ｎ１＜Ｎ２、Ｖｃｃを３.３Ｖ、入力端子１０２ｂの入力電圧をＶｃｃ、入力端子１０２ｃの入力電圧をＧＮＤレベル（０Ｖ）とし、入力端子１０２ａの入力電圧をＧＮＤレベル（０Ｖ）〜３.３Ｖに変化させると、内部のレジスター信号等により、
（7）PENB1＝３.３Ｖ（Tr＝OFF）、PENB２＝３.３Ｖ（Tr＝OFF）、NEN1＝０Ｖ（Tr＝OFF）、NEN２＝０Ｖ（Tr＝OFF）、とした場合は、出力端子１０１ａからの出力波形は、シュミットトリガー回路のそれではなく、ノンインバータ回路として動作し、出力端子１０１ｂからの出力波形は、インバータ回路として動作する（図１５の（7）を参照）。
また、各トランジスターＰ１，Ｐ２，Ｎ１，Ｎ２をＯＦＦにし、入力端子１０２ａ，１０２ｂをアクティブ、入力端子１０２ｃの入力電圧をＧＮＤレベル（０Ｖ）にすると、出力端子１０１ａの出力がＡＮＤ回路、出力端子１０１ｂの出力がＮＡＮＤ回路として動作する。
さらに、入力端子１０２ａ，１０２ｃをアクティブ、入力端子１０２ｂをＶｃｃにすると、出力端子１０１ａの出力がＯＲ回路、出力端子１０１ｂの出力がＮＯＲ回路として動作する。
そのうえ、入出力セルで最初から、入力端子１０２ａ，１０２ｂをＧＮＤレベル（０Ｖ）、入力端子１０２ｃをＶｃｃにすることにより、回路動作しない。
【００６８】
［変形例６−３］
図１７の回路において、例えば、トランジスターサイズをＰ１＜Ｐ２、Ｎ１＜Ｎ２、Ｖｃｃ１＝３.３Ｖ、Ｖｃｃ２＝１.８Ｖ、入力端子１０２ａの入力をＧＮＤレベル（０Ｖ）〜３.３Ｖに変化させると、内部のレジスター信号等により、
（8）PENB1＝１.８Ｖ（Tr＝OFF）、PENB２＝１.８Ｖ（Tr＝OFF）、NEN1＝０Ｖ（Tr＝OFF）、NEN２＝０Ｖ（Tr＝OFF）、とした場合は、出力端子１０１ａからの出力波形は、シュミットトリガー回路ではなく、ノンインバータ回路として動作し、出力端子１０１ｂからの出力波形は、インバータ回路として動作する（図１８の（8）を参照）。
【００６９】
前述のように各トランジスターＰ１，Ｐ２，Ｎ１，Ｎ２をＯＦＦにし、入力端子１０２ａ，１０２ｂをアクティブ、入力端子１０２ｃをＧＮＤレベル（０Ｖ）、にすると、出力端子１０１ａの出力がＡＮＤ回路、出力端子１０１ｂの出力がＮＡＮＤ回路として動作する。
さらに、入力端子１０２ａ，１０２ｃをアクティブ、入力端子１０２ｂをＶｃｃ２にすると、出力端子１０１ａの出力がＯＲ回路、出力端子１０１ｂの出力がＮＯＲ回路として動作する。
そのうえ、入出力セルで最初から、入力端子１０２ａ，１０２ｂをＧＮＤレベル（０Ｖ）、入力端子１０２ｃをＶｃｃ２にすることにより、回路動作しない。
【００７０】
［実施形態７］
前述の非特許文献１（Ｐ７４図３.９、Ｐ７４図３.１０を参照）の技術では、スイッチング素子が設けられていない為に、耐ホットキャリア性や出力信号の保持性を備えていない。
【００７１】
そこで、本実施形態では、図２０に回路図を示す半導体集積回路に実装されるヒステリシス電圧切り替え回路６００を提案する。図２０において、図１４の回路と同様の回路要素などは図１４の回路と同様であり、詳細な説明は省略する。
【００７２】
図２０においえ、基本論理回路５０１は、各入力端子への入力に応じて、様々な基本論理回路、この例ではＡＮＤ回路、ＮＡＮＤ回路、ＯＲ回路、ＮＯＲ回路のいずれかとして機能する。
図２０のヒステリシス電圧切り替え回路６００は、単一電源で動作する図１４の回路にスイッチング素子を追加した回路で、クロックドゲートにすることにより、耐ホットキャリア性を向上できる。
また、スイッチング素子をＯＦＦにすることにより、出力信号を保持することができる。例えば、入力端子１０２ｄの入力電圧をＶｃｃにすると、入力端子１０２ａ〜１０２ｃの入力、トランジスターＰ１，Ｐ２，Ｎ１，Ｎ２がアクティブになるが、入力端子１０２ｄの入力電圧がＧＮＤレベル（０Ｖ）になると、入力端子１０２ａ〜１０２ｃの入力、トランジスターＰ１，Ｐ２，Ｎ１，Ｎ２がノンアクティブになり、回路は動作しなくなり、出力ノードの容量に蓄積された電荷の形で出力信号を保持することができる。
【００７３】
［変形例７−１］
図２１のヒステリシス電圧切り替え回路６００は、図２０の回路をＶｃｃ１，Ｖｃｃ２の複数電源とした例であり、同様に、クロックドゲートにすることにより耐ホットキャリア性を向上できる。また、スイッチング素子をＯＦＦにすることにより、出力信号を保持することができる。
【００７４】
例えば、入力端子１０２ｄをＶｃｃ１にすると、入力端子１０２ａ〜１０２ｃの入力、トランジスターＰ１，Ｐ２，Ｎ１，Ｎ２がアクティブになるが、入力端子１０２ｄの入力電圧がＧＮＤレベル（０Ｖ）になると、入力端子１０２ａ〜１０２ｃの入力、トランジスターＰ１，Ｐ２，Ｎ１，Ｎ２がノンアクティブになり、回路は動作しなくなり、出力ノードの容量に蓄積された電荷の形で出力信号を保持することができる。
【００７５】
［実施形態８］
図２２のヒステリシス電圧切り替え回路７００は、入力端子１０２ｄを入力端子１０２ｅ，１０２ｆの二つに分けている。図２２において、図２１の回路と同様の回路要素などは図２１の回路と同様であり、詳細な説明は省略する。
図２２の回路は、図１７の回路で、各Ｖｃｃ１，Ｖｃｃ２ごとにスイッチング素子を追加した回路で、クロックドゲートにすることにより、耐ホットキャリア性を向上できる。また、スイッチング素子をＯＦＦにする事により、出力信号を保持することができる。
【００７６】
例えば、入力端子１０２ｅにＶｃｃ１、入力端子１０２ｆにＶｃｃ２を入力すると、入力端子１０２ａ〜１０２ｃの入力、トランジスターＰ１，Ｐ２，Ｎ１，Ｎ２がアクティブになるが、入力端子１０２ｅ，１０２ｆがＧＮＤレベル（０Ｖ）になると、入力端子１０２ａ〜１０２ｃの入力、トランジスターＰ１，Ｐ２，Ｎ１，Ｎ２はノンアクティブになり、回路は動作しなくなり、出力ノードの容量に蓄積された電荷の形で出力信号を保持することができる。
【００７７】
なお、本発明は、上記各実施形態に限定されるものではなく、目的及び技術的視点を逸脱せずに変更及び変形することができる。
例えば、上記各実施形態では、複数入力を２入力としているが、３入力等に容易に変更できる事や、ノンインバータ、インバータ、ＡＮＤ、ＮＡＮＤ、ＯＲ、ＮＯＲ型で記載しているが、スイッチング素子追加により耐ホットキャリア性向上、出力信号の保持を図り、
入出力セルを出力セルに変更できる。
【図面の簡単な説明】
【００７８】
【図１】本発明の第１の実施形態の「シュミットトリガー２入力ＡＮＤ／２入力ＡＮＤ切り替え回路」の回路図である。
【図２】同第１の実施形態の変形例の「複数電源時のシュミットトリガー２入力ＡＮＤ／２入力ＡＮＤ切り替え回路」の回路図である。
【図３】同第１の実施形態の変形例におけるレベルシフタの回路図である。
【図４】同第２の実施形態の「シュミットトリガー２入力ＮＯＲ／２入力ＮＯＲ切り替え回路」の回路図である。
【図５】同第２の実施形態の変形例の「複数電源時のシュミットトリガー２入力ＮＯＲ／２入力ＮＯＲ切り替え回路」の回路図である。
【図６】同第３の実施形態の「シュミットトリガーノンインバータ・ヒステリシス電圧切り替え回路」の回路図である。
【図７】同第３の実施形態の変形例の「複数電源時のシュミットトリガーノンインバータ・ヒステリシス電圧切り替え回路」の回路図である。
【図８】同第４の実施形態の「シュミットトリガー２入力ＡＮＤ・ヒステリシス電圧切り替え回路」の回路図である。
【図９】同第４の実施形態の変形例の「複数電源時のシュミットトリガー２入力ＡＮＤ・ヒステリシス電圧切り替え回路」の回路図である。
【図１０】同第５の実施形態の「シュミットトリガー２入力ＮＯＲ・ヒステリシス電圧切り替え回路」の回路図である。
【図１１】同第５の実施形態の変形例の「複数電源時のシュミットトリガー２入力ＮＯＲ・ヒステリシス電圧切り替え回路」の回路図である。
【図１２】単一電源時におけるシュミットトリガーノンインバータ・ヒステリシス電圧切り替え回路のシミュレーション結果を示す図である。
【図１３】複数電源時におけるシュミットトリガーノンインバータ・ヒステリシス電圧切り替え回路のシミュレーション結果を示す図である。
【図１４】本発明の第６の実施の形態の「ヒステリシス電圧切り替え回路」の回路図である。
【図１５】同「ヒステリシス電圧切り替え回路」のシミュレーション結果を示す図である。
【図１６】同「ヒステリシス電圧切り替え回路」の各端子の設定条件を示す図である。
【図１７】第６の実施の形態の変形例の「ヒステリシス電圧切り替え回路」の回路図である。
【図１８】同「ヒステリシス電圧切り替え回路」のシミュレーション結果を示す図である。
【図１９】同「ヒステリシス電圧切り替え回路」の各端子の設定条件を示す図である。
【図２０】本発明の第７の実施の形態の「ヒステリシス電圧切り替え回路」の回路図である。
【図２１】同第６の実施の形態の変形例の「ヒステリシス電圧切り替え回路」の回路図である。
【図２２】本発明の第８の実施の形態の「ヒステリシス電圧切り替え回路」の回路図である。
【図２３】従来の２入力ＡＮＤゲートの回路図である。
【図２４】従来のシュミットトリガー回路の回路図である。
【図２５】従来のシュミットトリガー機能付き２入力ＡＮＤゲートの回路図である。
【図２６】従来の２入力ＮＯＲゲートの回路図である。
【図２７】従来のシュミットトリガー機能付き２入力ＮＯＲゲートの回路図である。
【符号の説明】
【００７９】
ＶＣＣ  電源電圧（低電圧）
ＶＣＣ２  電源電圧（高電圧）
Ｉ１  第１の入力信号
Ｉ２  第２の入力信号
О１  出力信号
１０  シュミットトリガー２入力ＡＮＤ／２入力ＡＮＤ切り替え回路
１１  Ｐｃｈトランジスター
１２  Ｎｃｈトランジスター
１３  ＰＥＮＢ端子
１４  ＮＥＮ端子
２０  複数電源時のシュミットトリガー２入力ＡＮＤ／２入力ＡＮＤ切り替え回路
２１  レベルシフタ回路
３０  シュミットトリガー２入力ＮＯＲ／２入力ＮＯＲ切り替え回路
３１  Ｐｃｈトランジスター
３２  Ｎｃｈトランジスター
３３  ＰＥＮＢ端子
３４  ＮＥＮ端子
４０  複数電源時のシュミットトリガー２入力ＮＯＲ／２入力ＮＯＲ切り替え回路
５０  シュミットトリガーノンインバータ・ヒステリシス電圧切り替え回路
５１  ＰＥＮＢ１端子
５１ａ  ＰＥＮＢ１Ｂ端子
５２  ＰＥＮＢ２端子
５２ａ  ＰＥＮＢ２Ｂ端子
５３  ＮＥＮ１端子
５３ａ  ＮＥＮ１Ｂ端子
５４  ＮＥＮ２端子
５４ａ  ＮＥＮ２Ｂ端子
６０  複数電源時のシュミットトリガーノンインバータ・ヒステリシス電圧切り替え回路
７０  シュミットトリガー２入力ＡＮＤ・ヒステリシス電圧切り替え回路
８０  複数電源の場合におけるシュミットトリガー２入力ＡＮＤ・ヒステリシス電圧切り替え回路
９０  シュミットトリガー２入力ＮＯＲ・ヒステリシス電圧切り替え回路
９０Ａ  複数電源時のシュミットトリガー２入力ＮＯＲ・ヒステリシス電圧切り替え回路
１００  ２入力ＡＮＤゲート
１０１  出力端子
１０２ａ，１０２ｂ  第１，第２の入力端子
１０３  ２入力ＮＡＮＤゲート
１０４ａ，１０４ｂ  第１，第２の帰還トランジスター
２００  シュミットトリガー回路
２０１  出力端子
２０２  入力端子
２０３ａ，２０３ｂ  第１，第２の帰還トランジスター
３００  シュミットトリガー回路機能付きの２入力ＡＮＤゲート
４００  ２入力ＮＯＲゲート
４０１  出力端子
４０２ａ，４０２ｂ  第１，第２の入力端子
４０３  ２入力ＮＯＲゲート
４０４  ノンインバータセル
４０５ａ，４０５ｂ  第１，第２の帰還トランジスター
５００  シュミットトリガー回路機能付きの２入力ＮＯＲゲート
【図１】
2005236972.tif 000003
【図２】
2005236972.tif 000004
【図３】
2005236972.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１６】
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【図１７】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図１５】
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【図１８】
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