(57)【要約】      （修正有）【課題】相互接続線に関連する寄生キャパシタンスが最小化されるようにＰＬＡ内のワイヤ・セグメント長をカスタマイズし、信号遅延の短縮と電力消費の低下を通じて性能改善を達成する。【解決手段】接合リーフ・セルから成る第１のアレイは、少なくとも１個の１−セルと少なくとも１個の０−セルを用いてタイルを並べたように構成され、アレイを構成するセル同士の相対的な位置関係によって少なくとも１つの論理式を定義する。長さを最適化した相互接続線がアレイに追加される。長さを最適化した各相互接続線は、その相互接続線が最後に接触するアレイ内のリーフ・セルで終了する。リーフ・セルは、フローティング・リーフ・セルとすることができる。フローティング・リーフ・セルでは、どの１対の接合リーフ・セル同士も、長さを最適化した相互接続線がその構成に追加されるまで、互いに電気的に絶縁されている。【選択図】図５
2005045221.tif 000002
【特許請求の範囲】
【請求項１】
論理回路を設計する方法であって、
少なくとも１個のトランジスタを含み、１−セルまたは０−セルとして利用するのに適したリーフ・セルを提供するステップと、
接合リーフ・セルから成る第１のアレイを、少なくとも１個の１−セルと少なくとも１個の０−セルを用いてタイル状に構成して、前記アレイを構成するリーフ・セルの相対的な位置関係が、少なくとも１つの論理式を定義するようにするステップと、
長さを最適化した相互接続線を前記タイル状に構成されたアレイに追加するステップとを含み、
前記長さを最適化した各相互接続線各々が、最後に接触する前記アレイ内のリーフ・セルで終了することを特徴とする方法。
【請求項２】
前記リーフ・セルを提供するステップが、フローティング・リーフ・セルを提供するステップであって、どの１対の接合フローティング・リーフ・セルも、前記長さを最適化した相互接続線の前記追加を行うまで互いに電気的に絶縁されているステップとしてさらに特徴づけられる、請求項１に記載の方法。
【請求項３】
前記リーフ・セル・アレイが、１組の行と１組の列によって特徴づけられ、各行の前記リーフ・セルが、対応する論理式を定義し、前記１組の列が、前記論理式の入力に対応する、請求項１に記載の方法。
【請求項４】
長さを最適化した相互接続線を追加するステップが、対応するアレイの列内の前記リーフ・セルを選択的に相互接続する長さを最適化した列方向の相互接続線を追加するステップを含む、請求項３に記載の方法。
【請求項５】
各列に対応する前記列方向の相互接続線が、前記列内の各０−セルに含まれる前記トランジスタのゲート電極と接触する真値入力相互接続線と、前記列内の各１−セルに含まれる前記トランジスタのゲート電極と接触する補数値入力相互接続線とを含み、各真値入力信号線は対応する列内の最後の０−セルで終了し、各補数値入力信号線は対応する列内の最後の１−セルで終了する、請求項４に記載の方法。
【請求項６】
各列に対応する前記相互接続線が、前記列内の各０−セルに含まれる前記トランジスタのゲート電極と接触する真値入力相互接続線と、前記列内の各１−セルに含まれる前記トランジスタのゲート電極と接触する補数値入力相互接続線とを含み、各真値入力信号線は対応する列内の最後の０−セルで終了し、各補数値入力信号線は対応する列内の最後の１−セルで終了する、請求項５に記載の方法。
【請求項７】
長さを最適化した相互接続線を追加するステップが、対応するアレイの行内の前記リーフ・セルを選択的に相互接続する長さを最適化した行方向の相互接続線を追加するステップを含む、請求項３に記載の方法。
【請求項８】
リーフ・セルから成る第２のアレイをタイル状に構成するステップをさらに含み、前記第１のアレイからの出力信号が、前記第２のアレイに入力信号を供給し、前記第１のアレイがＡＮＤ平面として特長づけられ、前記第２のアレイがＯＲ平面として特長づけられ、さらに前記ＯＲ平面内の相互接続線が、それらが接続される最後のセルで終了する、請求項１に記載の方法。
【請求項９】
少なくとも１個の１−セルと少なくとも１個の０−セルを含む接合セルから成るアレイを含む第１の論理平面であって、前記アレイの各行内の前記セルが、対応する論理式を定める第１の論理平面と、
前記第１の論理平面内の前記セルを選択的に相互接続する１組の長さを最適化した相互接続線であって、各長さを最適化した相互接続線が、前記相互接続線が接触する対応する列内の最後のセルで終了する１組の長さを最適化した相互接続線とを含むプログラマブル・ロジック・アレイ。
【請求項１０】
接合セルから成る第２のアレイを含む第２の論理平面をさらに含み、前記第１の論理平面からの出力信号が、前記第２の論理平面に入力信号を供給し、前記第２の論理平面が、第２の１組の長さを最適化した相互接続線を含み、その各々が、前記相互接続線が接触する前記第２の論理平面内の最後のセルで終了する、請求項９に記載のロジック・アレイ。
【請求項１１】
前記第１の１組の長さを最適化した相互接続線が、第１の１組の長さを最適化した列方向の相互接続線を含み、前記第１の長さを最適化した相互接続線の各々が、前記第１の論理平面の対応する列内のセルを選択的に接続する、請求項９に記載のロジック・アレイ。
【請求項１２】
前記第１の１組の長さを最適化した列方向の相互接続線が、前記第１の論理平面の各列について真値入力相互接続線と補数値入力相互接続線とを含み、各真値入力信号線は対応する列内の最後の０−セルで終了し、前記補数値入力信号線は前記列内の最後の１−セルで終了する、請求項１１に記載のロジック・アレイ。
【請求項１３】
各セルが、１個のｎ型トランジスタを含む、請求項９に記載のロジック・アレイ。
【請求項１４】
コンピュータ実行可能命令を含み、コンピュータ可読媒体に保存される、プログラマブル・ロジック・アレイを設計するためのコンピュータ・プログラム製品であって、
前記ロジック・アレイ内で１−セルまたは０−セルとして利用するのに適したリーフ・セルを定義するコンピュータ・コード手段と、
複数の行と複数の列から成る第１のアレイ内に１組のリーフ・セルを配列するコンピュータ・コード手段であって、各リーフ・セルが少なくとも１個の他のリーフ・セルと接合するコンピュータ・コード手段と、
前記リーフ・セルを少なくとも１本の長さを最適化した相互接続線で選択的に接続するコンピュータ・コード手段であって、前記長さを最適化した相互接続線が、前記相互接続線が接触する前記アレイ内の最後のセルで終了するコンピュータ・プログラム製品。
【請求項１５】
前記リーフ・セルを定義する前記コード手段が、フローティング・リーフ・セルを定義するコード手段であって、どの１対の接合フローティング・リーフ・セルも、前記長さを最適化した相互接続線の前記追加を行うまで互いに電気的に絶縁されているコード手段としてさらに特徴づけられる、請求項１４に記載のコンピュータ・プログラム製品。
【請求項１６】
各行の前記リーフ・セルが、対応する論理式を定義し、各列が、前記論理式の入力に対応する、請求項１４に記載のコンピュータ・プログラム製品。
【請求項１７】
長さを最適化した相互接続線で選択的に接続する前記コード手段が、アレイの列内の前記リーフ・セルを長さを最適化した列方向の相互接続線で選択的に接続するコード手段を含む、請求項１６に記載のコンピュータ・プログラム製品。
【請求項１８】
各列に対応する前記列方向の相互接続線が、前記列内の各０−セルに含まれるトランジスタのゲート電極と接触する真値入力相互接続線と、前記列内の各１−セルに含まれるトランジスタのゲート電極と接触する補数値入力相互接続線とを含み、各真値入力信号線は対応する列内の最後の０−セルで終了し、各補数値入力信号線は対応する列内の最後の１−セルで終了する、請求項１７に記載のコンピュータ・プログラム製品。
【請求項１９】
各列に対応する相互接続線が、前記列内の各０−セルに含まれるトランジスタのゲート電極と接触する真値入力相互接続線と、前記列内の各１−セルに含まれるトランジスタのゲート電極と接触する補数値入力相互接続線とを含み、各真値入力信号線は対応する列内の最後の０−セルで終了し、各補数値入力信号線は対応する列内の最後の１−セルで終了する、請求項１８に記載のコンピュータ・プログラム製品。
【請求項２０】
長さを最適化した相互接続線を追加する前記コード手段が、対応するアレイの行内の前記リーフ・セルを選択的に相互接続する長さを最適化した行方向の相互接続線を追加するコード手段を含む、請求項１６に記載のコンピュータ・プログラム製品。
【請求項２１】
リーフ・セルから成る第２のアレイをタイル状に構成するステップをさらに含み、前記第１のアレイからの出力信号が、前記第２のアレイに入力信号を供給し、前記第１のアレイがＡＮＤ平面として特長づけられ、前記第２のアレイがＯＲ平面として特長づけられ、さらに前記ＯＲ平面内の相互接続線が、それらが接続される最後のセルで終了する、請求項１４に記載のコンピュータ・プログラム製品。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、回路設計の分野に関し、より詳細には、プログラマブル・ロジック・アレイ回路の設計の分野に関する。
【背景技術】
【０００２】
プログラマブル・ロジック・アレイ（ＰＬＡ）は集積回路の分野で周知である。ＰＬＡは一般に実質的に同等のセルから成るアレイを含み、各セルは１個または複数個のトランジスタと１個または複数個の相互接続素子を含む。これらのセルはデバイス内に要望通りに配置することができる。所望の論理関数を実現するために、カスタマイズされたコンタクト層、相互接続（メタル）層、またはその両方を用いる所望の方式によって、個々のセルを接続することができる。このタイプの設計は、積和タイプの関数を含むある種の論理関数を生成するのに特に適している。この技法を用いれば、ウェハを加工して最終的な相互接続層まで構成しておけるので、製造業者はカスタマイズされた論理回路を短いターンアラウンドで生産することができる。加工済ウェハに僅かの追加加工を施すだけで、最終生産物を生産することができる。
【０００３】
ＰＬＡは高密度および高性能を達成できる点でも望ましい。ＰＬＡは一般に、擬似静的ＰＬＡか動的ＰＬＡかのいずれかである。これらの技法はともに、基本セル内で１個の（ＮＭＯＳ）トランジスタを利用する。フルＣＭＯＳ論理回路などの代替技法と比べて、ＰＬＡはより高速で、所要面積も少ない。しかし、ＰＬＡ技法は、電力消費がより大きくなりがちである。
【０００４】
周知の技法では、ＰＬＡセルは、１個のセルの境界が隣接するすべてのセルの境界と接合するように「タイル状に並べ」られる。この構成では、隣接セル間の配線は、セルを一方の境界から対向する境界へと横断する相互接続線またはワイヤ・セグメントをセル内に組み込むことによって実現することができる。そのようなワイヤ・セグメントを有するセルをタイル状に並べた場合、隣接セル同士のワイヤ・セグメントは連続した相互接続線を形成する。これらのワイヤ・セグメントは一般に、共通入力信号を１組のセルに供給するために、またはその１組のセルから出力を伝送するために用いられる。
【０００５】
上述したような接合ワイヤ・セグメントを用いた配線は、相互接続線を変数として扱う必要を排除することで、設計工程を簡略化する。必要なことは、所望の機能を実現するために、適切なタイプのセルを選択してタイル状アレイ内に配置することだけである。タイル状に並べられたセル間の配線は、接合ワイヤ・セグメントによって確保される。接合設計による配線に備わる簡潔性は望ましいものだが、実装する論理関数に応じてワイヤ・セグメント長をカスタマイズするなどして、設計を最適化する余地が残されていない。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
相互接続線に関連する寄生キャパシタンスが最小化されるようにＰＬＡ内のワイヤ・セグメント長をカスタマイズし、その結果、信号遅延の短縮と電力消費の低下を通じて性能改善を達成できることが望ましい。
【課題を解決するための手段】
【０００７】
上で明らかにした本発明の目的は、本発明による論理回路を設計する方法によって対処される。最初に、少なくとも１個のトランジスタを有するリーフ・セル（leaf cell）が設計され、提供される。リーフ・セルは、論理回路内で１−セルまたは０−セルとして使用するのに適している。接合リーフ・セルから成る第１のアレイは、少なくとも１個の１−セルと少なくとも１個の０−セルを用いてタイルを並べたように構成され、アレイを構成するセル同士の相対的な位置関係によって少なくとも１つの論理式を定義する。次に、長さを最適化した相互接続線がアレイに追加される。長さを最適化した各相互接続線は、その相互接続線が最後に接触するアレイ内のリーフ・セルで終了する。リーフ・セルは、フローティング・リーフ・セルとすることができる。フローティング・リーフ・セルでは、どの１対の接合リーフ・セル同士も、長さを最適化した相互接続線がその設計に追加されるまで、互いに電気的に絶縁されている。リーフ・セルのアレイは一般に、１組の列と１組の行を含む。各行内のセルは論理式または論理関数を定義し、１組の列のうちの各列は論理式への入力に対応する。長さを最適化した相互接続線は、アレイの対応する列内のリーフ・セルを選択的に相互接続する、長さを最適化した列方向の相互接続線を含む。この実施形態では、列方向の相互接続線は、アレイ内の各列に対応する、真値入力の相互接続線と補数値入力の相互接続線を含む。真値入力の相互接続線は、列内の各０−セルのトランジスタのゲート電極と接触し、補数値入力の相互接続線は、列内の各１−セルのトランジスタのゲート電極と接触する。各真値入力信号線は、対応する列内の最後の０−セルで終了し、各補数値入力信号線は、対応する列内の最後の１−セルで終了する。
【０００８】
本発明のその他の目的および利点は、以下の詳細な説明を添付の図面を参照しながら読むことによって明らかとなるであろう。
【発明を実施するための最良の形態】
【０００９】
本発明は様々な変更および代替形態を許容するが、本発明の具体的な実施形態を例として図面に示し、本明細書で詳細に説明する。しかし、本明細書に提示する図面および詳細な説明は、本発明を開示された特定の実施形態に限定するものではなく、添付の特許請求の範囲によって確定される本発明の主旨および範囲に含まれる、すべての変更形態、均等形態、および代替形態をも対象とする。
【００１０】
概して言えば、本発明は、実装する論理関数に応じて相互接続線の長さが最適化されたＰＬＡ回路を、リーフ・セルをタイル状に並べることによって製造する方法に関する。設計の「ＡＮＤ平面」および「ＯＲ平面」への入力信号線とそれらの平面からの出力信号線は、そこより先の場所では信号がもはや必要とされない、適切な平面内の場所で終了する。このようにすることで、ＰＬＡ平面内の相互接続線の平均長が短縮される。相互接続線が短くなることで、寄生キャパシタンスが減少し、その結果、信号遷移が速くなり（遅延が短縮され）、また電力消費が低下する。
【００１１】
ここで図面を参照すると、図１には、接合による配線設計（interconnection-by-abutmentdesign）において使用するのに適した、従来のセル（やはり、リーフ・セルと呼ぶ）１００が示されている。この実装では、リーフ・セル１００はトランジスタ１０１を含み、このトランジスタは一般に、ＭＯＳ技術分野の当業者に周知であるように、トランジスタ・ゲート１０５がソース／ドレイン領域１０２を横断することによって形成される、ｎ型またはｎ−ｍｏｓ型トランジスタである。トランジスタ・ゲート１０５とソース／ドレイン領域１０２の間に配置される誘電体膜は図１には図示されていない。
【００１２】
ＰＬＡは一般に、論理ＡＮＤ関数（Ａ  ＡＮＤ  Ｂ、またはＡＢなどの論理積）を生成するのに適したＡＮＤ平面と、論理ＯＲ関数（Ａ  ＯＲ  Ｂ、またはＡ＋Ｂなどの論理和）を生成するのに適したＯＲ平面を含む。ＡＮＤ平面によって生成される論理積は、ＯＲ平面への入力となる。ＯＲ平面によって生成される論理和は、積和論理関数を表す。図１に示すリーフ・セル１００は、入力信号Ｄとその反転Ｄ！を受信するＡＮＤ平面のリーフ・セルとして一般的である。ＯＲ平面のリーフ・セル（図示せず）は、リーフ・セル１００と類似しているが、入力を１つしか受信しないので、いくぶん簡単である。
【００１３】
リーフ・セル１００は、相互接続素子１０６、１０８、１１０を含む。相互接続素子１０６、１０８は、リーフ・セル１００に入力信号を供給し、相互接続素子１１０は、リーフ・セルの出力信号を表す。一般に、入力信号１０８は入力信号１０６の論理反転である。この転換は、信号１０６および信号１０８にそれぞれ付された表記ＤおよびＤ！によって図１に示されている。入力信号１０６、１０８とトランジスタ・ゲート１０５の間の接続が、リーフ・セル１００の型と機能を決定する。典型的なＰＬＡのＡＮＤ平面は、３種類の基本リーフ・セル、すなわち、Ｄ信号線１０６がゲート１０５に（図示されていない中間コンタクトによって）接続される「０」セルと、Ｄ！信号線１０８がゲート１０５に接続される「１」セルと、どちらの入力信号線もゲート１０５に接続されない「ドント・ケア（Don't care cell）」セル（「無接続」または「ＮＣ」セルとも呼ぶ）を利用する。出力信号線１１０は、見て分るように、ソース／ドレイン領域１０２のドレイン側１０３にバイアまたはコンタクト１０７を介して接続される。一般に、トランジスタ１０１のドレイン１０３は事前に電圧をかけられ、またはプルアップ（またはプルダウン）インピーダンス素子を介してＶｄｄに結合され、ソース１０４は接地される。ゲート１０５に接続された入力信号の電圧がトランジスタ１０１の閾値電圧より高くなければ（すなわち、入力信号が論理１または「ＨＩＧＨ」でなければ）、出力信号１１０は論理１またはＨＩＧＨになる。入力信号線１０６、１０８は一般に、製造工程で上位レベルのメタライゼーション層に実装され、出力信号線１１０は一般に、下位レベルのメタライゼーション層に実装される。
【００１４】
本発明の目的にとって、リーフ・セル１００の重要な特徴は、相互接続信号線１０６、１０８、１１０の延在の仕方である。具体的には、相互接続信号線１０６、１０８、１１０の各々は、リーフ・セル１００の一方の境界から対向する境界に向って延在する。リーフ・セル１００の集まりが、図２（各リーフ・セルのトランジスタ素子は図を見やすくするため省略してある）に示す２×２配列などの形にタイル状に並べられた場合、相互接続信号線１０６、１０８、１１０は、複数のリーフ・セルを横断してそれぞれの信号を伝送する連続した相互接続線を形成する。したがって、入力信号線Ｄ１ならびにＤ１！はリーフ・セル１００Ａとリーフ・セル１００Ｂの間で接続され、入力信号線Ｄ２ならびにＤ２！はリーフ・セル１００Ｃとリーフ・セル１００Ｄの間で接続され、出力信号線Ｑ１はリーフ・セル１００Ａからリーフ・セル１００Ｃへと接続され、出力信号線Ｑ２はリーフ・セル１００Ｂからリーフ・セル１００Ｄへと接続される。
【００１５】
次に図３および図４を参照すると、従来の接合による配線を利用するＰＬＡの選択された部分が、本発明で企図されているＰＬＡ設計との比較のために図示されている。図示されたＰＬＡ１２０の部分は、４×４に配列されたリーフ・セルを有するＡＮＤ平面を含む。図３には、入力信号線１０６Ａから１０６Ｄ（総称的または集合的に入力信号線１０６と呼ぶ）、入力信号線１０８Ａから１０８Ｄ（入力信号線１０８）、および出力信号線１１０Ａから１１０Ｄが、接合による配線の特徴を強調するように示されている。入力信号の各対において入力信号１０６と１０８が互いに論理的な補数となることを仮定すれば、４つの入力信号の任意の組み合せを用いて（信号１１０Ａから１１０Ｄ上に）４つのＡＮＤ積を生成するのに、図示のＡＮＤ平面が適していることが理解されよう。
【００１６】
図４には、図３のＡＮＤ平面で可能な１つの実装が示されている。この図示の例では、先に図１の説明の際に論じた３種類のリーフ・セルの１つを用いて、所望のＡＮＤ積を実現している。具体的には、リーフ・セルは４つのＡＮＤ積を実現するために図示するようにタイル状に並べられる。補数値信号線がトランジスタ・ゲートに接続されるセルが「１」セルであり、真値信号線がトランジスタ・ゲートに接続されるセルが「０」セルであり、出力信号線は事前に電圧がかけられ「１」になっており、それが「０」に引き下げられるのはトランジスタ・ゲートの１つに電圧「１」がかけられた場合だけであることを思い起せば、例えば、出力信号ＯＵＴ１が論理ＡＮＤ積ＡＢ’Ｄに相当し、出力信号ＯＵＴ２が論理ＡＮＤ積Ａ’ＢＣに相当することなどが理解されよう。
【００１７】
ＰＬＡ１２０の相互接続線を接合させる設計（interconnect-by-abutmentdesign）では本質的に、入力信号線１０６、１０８の長さは一様であり、出力信号線１１０の長さも一様である。これらの信号線は各々、アレイの一方の境界から対向する境界へと４×４のアレイを横断する。多くの場合、相互接続線は、その相互接続線を必要としないセルを横断して延在しており、さらに注目すべきは、対応する信号が用いられる最後のセルを超えた先にまで延びている。図４の入力信号線「Ａ」は、例えば、「０」セルで使用される（トランジスタ・ゲートと接続される）だけである。したがって、入力信号線「Ａ」は、列の最後すなわち最も下の「０」セルまで延ばせば十分である。同様に、入力信号線Ａ’は、列の最後の「１」セルである第１のセルまで延ばせば十分である。図示のＡＮＤ平面の右側に置かれるＯＲ平面（図示せず）に入力を供給するような方向に図示の例では向けられた出力信号線１１０に関しても、それが使用される最も左側の（すなわち、ＮＣセルではない）セルまで延ばせば十分である。
【００１８】
相互接続線を接合させるリーフ・セルを使用するために、しばしば不要に長い相互接続線が存在することを、本発明では認識している。図５および図６を参照すると、本発明の一実施形態によるＰＬＡ１５０の選択された要素が示されている。ＰＬＡ１５０は、接合セルすなわちタイル状に並べられたセルから成るＡＮＤ平面アレイ１６１を含む。図示の実施形態では、アレイ１６１の各行は論理式（例えば、ＡＢＣ！Ｄ）を定義し、各列はある特定の入力に対応する。したがって、４×４のアレイ１６１は、入力変数（およびその補数）を最大で４個もつ４種類の論理式を生成することができる。
【００１９】
タイル状に並べられたセルは、「１」セル、「０」セル、および「ＮＣ」セルを含む。これらの異なるセルは好ましくは、共通のリーフ・セル設計から製作され、相互接続線とトランジスタとの接触によって特殊化される。具体的には、先に説明したように、「１」セル中では、補数値入力信号の相互接続線がセルのトランジスタに接触し、「０」セル中では、真値入力信号の相互接続線がセルのトランジスタに接触し、「ＮＣ」セル中では、どちらの相互接続線もトランジスタ・ゲートと接触しない。各行の中での「１」セル、「０」セル、「ＮＣ」セルの相対的な位置関係によって、その行に対応する論理式が定義される。
【００２０】
図示の実施形態では、ＡＮＤ平面１６１は機能的に、図３に示すＰＬＡ１２０のＡＮＤ平面と等価である。しかし、ＰＬＡ１５０では、相互接続信号線は、実装する論理関数、入力信号線と出力信号線の向き、およびＡＮＤ平面とＯＲ平面の配置に基づいて長さが最適化されている。したがって、入力信号線が垂直方向すなわち列方向を向き、ＡＮＤ平面の出力信号線が水平方向を向いて、ＡＮＤ平面アレイ１６１の右側に位置する（図６に示す）ＯＲ平面アレイ１６３に入力を供給している、図５に示すように、各真値入力信号線１５６Ａから１５６Ｄと、各補数値入力信号線１５８Ａから１５８Ｄは、ＡＮＤ平面アレイ１６１の上側境界１５５から、対応する信号が使用される最後のセル（すなわち、相互接続線がセルのトランジスタと最後に接触するセル）まで延在する。同様に、各出力信号線１６０Ａから１６０Ｄは、右側境界１５７から、その出力信号線が接続される最後の（最も左側の）セルまで延在する。例えば、入力信号線１５８Ａは、ＡＮＤ平面アレイ１６１の「１」セルでのみ使用される補数値論理信号線である。図示のＡＮＤ平面の第１列では第１行のセルが唯一の「１」セルであるので、入力信号線１５８Ａはその第１のセルで終了する。類似の方法で、入力信号線１５６、１５８と出力信号線１６０の各々は、その信号線を必要とする最後のセルで終了するように、長さが最適化される。
【００２１】
図６には、ＰＬＡ１５０のＯＲ平面アレイ１６３が、長さを最適化した相互接続線の概念のＯＲ平面への拡張を強調するように図示されている。ＯＲ平面アレイ１６３は、各セルへの入力信号が１つであり（入力はＡＮＤ平面からの出力の１つに対応）、異なる２種類のセルだけが使用されることを特徴とする。ＯＲ平面１６３では、「１」セルは対応する入力信号線がトランジスタ・ゲートと接続されるセルを表し、「０」セルはトランジスタ・ゲートが接続されないセルである。したがって、ＯＲ平面内の「０」セルは、ＡＮＤ平面内の「ＮＣ」セルに類似している。ＯＲ平面での信号線の長さ最適化は、水平方向を向いたＡＮＤ平面からの出力信号線を最も右側の「１」セルまで延ばし、垂直方向を向いたＯＲ平面の出力信号線Ｆ１からＦ４を最も上側の「１」セルまで延ばすことによって実現される。
【００２２】
図５および図６は、本発明を説明するために特定の向きに描かれているが、図示の向きは具体例としての実施形態であり、ＰＬＡセルのＡＮＤ平面およびＯＲ平面内の相互接続信号線の長さの最適化に関する一般的概念はその他の信号線の向きと平面の配置にも等しく適用されることは理解されよう。
【００２３】
図５および図６に図示するＰＬＡ１５０は、図７のフローチャートに概念的に示す集積回路の設計方法を利用した本発明の一実施形態によって達成される。図示の設計方法２００では、１組の「フローティング」リーフ・セルが設計者に提供される（ブロック２０２）。図８を手短に参照すると、本発明において「１」セル、「０」セル、または「ＮＣ」セルとして使用するのに適した可能なフローティング・リーフ・セル１７０の一例が図示されている。図示の例では、フローティング・リーフ・セル１７０は、図１に図示するリーフ・セル１００と同じ機能素子を含む。したがって、フローティング・リーフ・セル１７０は、ソース／ドレイン領域１７２とトランジスタ・ゲート１７５で定義される、一般にｎ型であるトランジスタ１７１を１個含む。しかし、図１のリーフ・セル１００のワイヤ・セグメント１０６、１０８、１１０の代りに、図示の実施形態によるフローティング・リーフ・セル１７０は、フローティング相互接続入力素子１７６、１７８とフローティング相互接続出力素子１７９を含む。本適用例では、「フローティング」という語は、各セルの境界が最大４個の隣接セルの境界と接合するようにフローティング・セル１７０がタイル状に並べられた場合、相互接続素子がリーフ境界まで延びておらず、セル同士が配線されていないという意味で、すべてのセルが浮いていることを強調するために用いられる。したがって、接合フローティング・リーフ・セル１７０から成るタイル状アレイでは、どの１対の接合リーフ・セルも、後に相互接続線（具体的には長さを最適化した相互接続線）が追加されるまで、互いに電気的に絶縁されている。
【００２４】
したがって、図７のフローチャートに戻ると、本発明は、所望の論理関数を実現するように、フローティング・リーフ・セル１７０から成る少なくとも１つのアレイをタイル状に構成する工程を含む（ブロック２０４）。このタイリング工程は、従来の設計方法において実施されるタイリング工程と類似している。具体的には、タイリング工程とは、所望の関数を実現するように、いずれもフローティング・リーフ・セル１７０が元となっている「１」セル、「０」セル、および「ＮＣ」セルを配列することであり、フローティング・リーフ・セルを使用するため、この配列は変らない。しかし、本発明による設計方法２００では、長さを最適化した相互接続線を設計に追加することによってタイル状に並べられたセルを相互接続する（ブロック２０６）、追加の設計工程を加える必要がある。
【００２５】
本発明による配線工程は、タイリング工程に続き、アルゴリズムに則って実行することができる。設計アルゴリズムは、リーフ・セルの配置と種類に基づいて、各相互接続線毎にその相互接続線をどこで終了させるかを決定することができる。例えば、図５の向きにおいては、配線アルゴリズムは、「０」セルの位置を見定め、最も下の「０」セルに達するように真値信号線を延ばし、その先には延ばさないことによって、各真値データ信号線の終了点を決定することができる。他の相互接続線についても同様のアルゴリズムを用いて、配線アルゴリズムは、ＰＬＡ内の各相互接続線の終了点を定め、決定された相互接続線の終了点に従って、タイル状に構成されたレイアウトの配線を行う。構成内の各相互接続線の長さを最適化することの効果は、すべての相互接続線に内在する寄生キャパシタンスが減少することである。浮遊キャパシタンス（stray capacitance）が減少すると、その結果、この浮遊キャパシタンスを相互接続線がアサートされるたび充電するのに必要な電力が減少し、そのため、ＰＬＡの密度および性能の利点を犠牲にすることなく全体的な電力消費が減少する。
【００２６】
ＰＬＡにおいて電力消費を減少させるために長さを最適化した相互接続線を用いる回路および方法が本発明で企図されていることは、本開示を利用できる当業者には明らかであろう。詳細な説明および図面に示し、説明した本発明の実施形態が、現状での好ましい例として取り上げられたに過ぎないことは理解されよう。添付の特許請求の範囲は、開示された好ましい実施形態のすべての変形形態が包含されるように広く解釈されることが意図されている。
【図面の簡単な説明】
【００２７】
【図１】従来の実施形態による、ＰＬＡのリーフ・セルの配置図である。
【図２】図１のＰＬＡセルをタイル状に並べた構成の図である。
【図３】従来のＰＬＡ設計による、接合設計による配線を示した図である。
【図４】従来のＰＬＡ設計による、接合設計による配線を示した図である。
【図５】本発明の一実施形態による、ＰＬＡ設計において長さを最適化した相互接続線を示した図である。
【図６】本発明の一実施形態による、ＰＬＡ設計において長さを最適化した相互接続線を示した図である。
【図７】本発明の一実施形態による、長さを最適化した相互接続線を用いて集積回路を設計する方法のフローチャートである。
【図８】本発明の一実施形態による、相互接続線の長さを最適化したＰＬＡにおける使用に適したフローティング・リーフ・セルの回路図である。
【符号の説明】
【００２８】
１００  従来のリーフ・セル
１０１  トランジスタ
１０２  ソース／ドレイン領域
１０３  ドレイン
１０４  ソース
１０５  トランジスタ・ゲート
１０６  相互接続素子／入力信号線
１０７  バイアまたはコンタクト
１０８  相互接続素子／入力信号線
１１０  相互接続素子／出力信号線
１２０  ＰＬＡ
１５０  ＰＬＡ
１５５  アレイの上側境界
１５６  真値入力信号線
１５７  アレイの右側境界
１５８  補数値入力信号線
１６０  出力信号線
１６１  ＡＮＤ平面
１７０  フローティング・リーフ・セル
１７２  ソース／ドレイン領域
１７５  トランジスタ・ゲート
１７６  フローティング相互接続入力素子
１７８  フローティング相互接続入力素子
１７９  フローティング相互接続出力素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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