(57)【要約】【課題】ＳｉＰ形態の半導体装置として放熱性を高めたり、製造工程の個片処理における洗浄効果を高めることができる半導体装置とその製造方法を提供する。【解決手段】電子回路が設けられた半導体を含んでパッケージ化された半導体装置であって、基板１０ａ上に複数の樹脂層（１５，１７，１９，２３）が積層した絶縁層が形成されており、電子回路に接続するように絶縁層中に埋め込まれて配線層（１６，１８，２０，２４）が形成されており、絶縁層の外周側面を被覆するように基板に導電性壁ＣＷが形成されている構成とする。【選択図】図１
2005340500.tif 000002
【特許請求の範囲】
【請求項１】
電子回路が設けられた半導体を含んでパッケージ化された半導体装置であって、
基板と、
前記基板上に複数の樹脂層が積層して形成された絶縁層と、
前記電子回路に接続するように前記絶縁層中に埋め込まれて形成された配線層と、
前記絶縁層の外周側面を被覆するように前記基板に形成された導電性壁と
を有する半導体装置。
【請求項２】
外周側面を前記導電性壁に被覆されるように、前記絶縁層の上層に形成されたバッファ層をさらに有する
請求項１に記載の半導体装置。
【請求項３】
前記導電性壁は、前記基板を集積してなるウェハのスクライブラインにおいて形成されている
請求項１に記載の半導体装置。
【請求項４】
前記導電性壁が、Ｃｕメッキ用のシード層とＣｕ層とを含む
請求項１に記載の半導体装置。
【請求項５】
前記配線層に接続して、受動素子が形成されている
請求項１に記載の半導体装置。
【請求項６】
前記受動素子として、インダクタンス、静電容量素子および電気抵抗素子の少なくともいずれかが形成されている
請求項５に記載の半導体装置。
【請求項７】
前記絶縁層中に、前記電子回路が形成された半導体チップが前記配線層に接続して埋め込まれている
請求項１に記載の半導体装置。
【請求項８】
前記基板に前記電子回路が形成されており、前記基板が前記配線層に接続されている
請求項１に記載の半導体装置。
【請求項９】
電子回路が設けられた半導体を含んでパッケージ化された半導体装置の製造方法であって、
前記半導体装置用の基板がスクライブラインを介して集積されてなるウェハに、それぞれ複数の樹脂層と導電層を交互にパターン形成して積層し、複数の前記樹脂層が積層した絶縁層と、前記絶縁層中に埋め込まれて前記電子回路に接続するように複数の前記導電層が積層した配線層とを形成する工程と、
前記スクライブラインにおいて前記絶縁層の外周側面を被覆するように前記ウェハに導電性壁を形成する工程と、
前記スクライブラインにおいて前記ウェハを切断して個々の半導体装置とする工程と
を有する半導体装置の製造方法。
【請求項１０】
前記導電性壁を形成する工程において、前記導電性壁の頂部が前記絶縁層の表面よりも高くなるように形成するとともに、同時に前記配線層に接続するように導電性ポストを形成し、
前記導電性壁を形成する工程と前記ウェハを切断する工程の間に、前記導電性壁から溢れないように前記導電性壁で堰き止めながら前記絶縁層の上層に前記導電性ポストを埋め込んでバッファ層を形成する工程と、前記導電性ポストの表面が露出するまで前記バッファ層を研削する工程と、露出した前記導電性ポストに接続して前記バッファ層の表面から突出するようにバンプを形成する工程とをさらに有する
請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記ウェハを切断する工程が、前記スクライブラインにおいて前記ウェハをハーフカットしてダイシングストリートとする工程と、前記ダイシングストリートの底面に達するまで、前記絶縁層が形成されている面の裏面側から前記ウェハを研削する工程とを含む
請求項９に記載の半導体装置の製造方法。
【請求項１２】
前記導電性壁をＣｕメッキ用のシード層とＣｕ層とから形成する
請求項９に記載の半導体装置の製造方法。
【請求項１３】
前記導電層をパターン形成する工程のいずれかにおいて、前記導電層に接続するように受動素子を同時に形成する
請求項９に記載の半導体装置の製造方法。
【請求項１４】
前記受動素子として、インダクタンス、静電容量素子および電気抵抗素子の少なくともいずれかを形成する
請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記樹脂層および前記導電層をパターン形成する工程のいずれかにおいて、前記絶縁層中に、前記電子回路が形成されている半導体チップを前記配線層に接続するように埋め込む
請求項９に記載の半導体装置の製造方法。
【請求項１６】
前記ウェハは前記電子回路が形成された半導体ウェハであり、
前記導電層をパターン形成する工程において、前記ウェハの電子回路に接続するように形成する
請求項９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、特に受動素子を内蔵し、整合回路やフィルタなどを取り込んだＳｉＰ（システムインパッケージ）形態の半導体装置とその製造方法に関する。
【背景技術】
【０００２】
デジタルビデオカメラ、デジタル携帯電話、あるいはノートパソコンなど、携帯用電子機器の小型化、薄型化、軽量化に対する要求は強くなる一方であり、これに応えるために近年のＶＬＳＩなどの半導体装置においては３年で７割の縮小化を実現してきた一方で、このような半導体装置をプリント配線基板上に実装した電子回路装置としても、実装基板（プリント配線基板）上の部品実装密度をいかに向上させるかが重要な課題として研究および開発がなされてきた。
【０００３】
例えば、半導体装置のパッケージ形態としては、ＤＩＰ（Dual Inline Package）などのリード挿入型から表面実装型へと移行し、さらには半導体チップのパッド電極にはんだや金などからなるバンプ（突起電極）を設け、フェースダウンでバンプを介して配線基板に接続するフリップチップ実装法が開発された。
【０００４】
さらに、受動素子を内蔵し、整合回路やフィルタなどを取り込んだＳｉＰと呼ばれる複雑な形態のパッケージへと開発が進んでいる。
図１１は上述のＳｉＰ形態の半導体装置の一例の断面図である。
例えば、シリコン基板３０ａ上に酸化シリコンからなる下地絶縁膜３１が形成され、その上層に、例えばアルミニウムなどからなる下部電極３２、Ｔａ2Ｏ5などからなる誘電体膜３３、アルミニウムなどからなる下部電極の取り出し電極３４ｂおよび上部電極３４ａが積層されており、誘電体膜３３を介して下部電極３２と上部電極３４ａが対向している部分が静電容量素子（Ｃa，Ｃb）となっている。
【０００５】
静電容量素子を被覆してポリイミド樹脂などからなる第１樹脂層３５が形成されている。
第１樹脂層３５には、下部電極取り出し電極３４ｂおよび上部電極３４ａに達する開口部が形成されており、この開口部内に埋め込まれて下部電極取り出し電極３４ｂおよび上部電極３４ａに接続するプラグ部分と一体になって、第１樹脂層３５上にＴｉＣｕのシード層３６ａおよびＣｕ層３６ｂからなる第１導電層３６が形成されている。
第１導電層３６に接続して導電層がらせん状に形成され、インダクタンス（Ｌa，Ｌb）が構成されている。
【０００６】
また、第１導電層３６を被覆して第１樹脂層３５と同様のポリイミド樹脂などからなる第２樹脂層３７が形成され、第１導電層３６に達する開口部が形成されており、この開口部内に埋め込まれて第１導電層３６に接続するプラグ部分と一体になって、第２樹脂層３７上にＴｉＣｕのシード層３８ａおよびＣｕ層３８ｂからなる第２導電層３８が形成されている。
第２導電層３８に接続して導電層がらせん状に形成され、インダクタンスＬcが構成されている。
【０００７】
さらに、第２導電層３８を被覆して第１樹脂層３５と同様のポリイミド樹脂などからなる第３樹脂層３９が形成され、第２導電層３８に達する開口部が形成されており、この開口部内に埋め込まれて第２導電層３８に接続するプラグ部分と一体になって、第３樹脂層３９上にＴｉＣｕのシード層４０ａおよびＣｕ層４０ｂからなる第３導電層４０が形成されている。
第３導電層４０に接続して導電層がらせん状に形成され、インダクタンス（Ｌd，Ｌe）が構成されている。
【０００８】
第３樹脂層３９および第３導電層４０の上層に、能動素子が設けられた半導体チップ４１がダイアタッチフィルム４２により接着されている。半導体チップ４１は、半導体本体部分４１ａにパッド４１ｂが形成され、パッド４１ｂを除く領域は酸化シリコンの保護層４１ｃで覆われた構成であり、フェースアップで、即ち、パッド４１ｂ形成面の反対側の面側からマウントされている。
【０００９】
第３導電層４０および半導体チップ４１を被覆して第１樹脂層３５と同様のポリイミド樹脂などからなる第４樹脂層４３が形成されている。
第４樹脂層４３には、半導体チップ４１のパッド４１ｂおよび第３導電層４０に達する開口部が形成されており、この開口部内に埋め込まれてパッド４１ｂおよび第３導電層４０に接続するプラグ部分と一体になって、第４樹脂層４３上にＴｉＣｕのシード層４４ａおよびＣｕ層４４ｂからなる第４導電層４４が形成されている。
【００１０】
第４導電層４４に接続して、Ｃｕなどからなる導電性ポスト４５が形成されており、その間隙における第４樹脂層４３の上層にポリアミドイミド樹脂などからなる絶縁性のバッファ層４６が形成されている。
さらに、バッファ層４６の表面において導電性ポスト４５に接続するようにバンプ（突起電極）４７が形成されている。
【００１１】
ここで、上記のバッファ層４６は、第４樹脂層４３の上層のみではなく、第１〜第４樹脂層（３５，３７，３９，４３）の積層体である絶縁層の側面まで被覆するように形成されている。
【００１２】
上記のＳｉＰ形態の半導体装置の製造方法について説明する。
半導体装置用の基板がスクライブラインＳＬを介して集積されてなるシリコンウェハ３０に、電子回路などを形成し、これを被覆して酸化シリコンから下地絶縁膜３１を形成し、その上層に、例えばアルミニウムなどからなる下部電極３２、Ｔａ2Ｏ5などからなる誘電体膜３３、アルミニウムなどからなる下部電極の取り出し電極３４ａおよび上部電極３４ｂをパターン加工して積層し、静電容量素子（Ｃa，Ｃb）を形成する。
【００１３】
次に、静電容量素子（Ｃa，Ｃb）を被覆してシリコンウェハ３０の表面に第１樹脂層３５をパターン形成し、シード層３６ａを全面に形成してレジスト膜をパターン形成し、電解メッキ処理によりＣｕ層３６ｂを形成し、レジスト膜を剥離し、Ｃｕ層３６ｂをマスクとしてシード層３６ａをエッチングして、シード層３６ａおよびＣｕ層３６ｂからなる第１導電層３６を形成する。
上記の工程を繰り返して、第１〜第４樹脂層（３５，３７，３９，４３）をそれぞれパターン形成して積層し、これらの樹脂層が積層した絶縁層とする。また、絶縁層に埋め込むように、第１〜第４導電層（３６，３８，４０，４４）をそれぞれパターン形成して積層し、これらの導電層が積層した配線層とする。
ここで、上記の第１〜第４導電層（３６，３８，４０，４４）を形成する工程において、導電層をパターン形成してインダクタンス（Ｌa，Ｌb，Ｌc，Ｌd，Ｌe）を形成し、また、第１〜第４樹脂層（３５，３７，３９，４３）を積層する際に半導体本体部分４１ａにパッド４１ｂが形成され、パッド４１ｂを除く領域は酸化シリコンの保護層４１ｃで覆われた構成である半導体チップ４１をダイアタッチフィルム４２で固体して埋め込み、パッド４１ａと接続するように配線層をパターン形成する。
さらに、第４導電層４３に接続して導電性ポスト４５を形成する。
以上の工程により、図１２（ａ）に示す構成とする。
【００１４】
次に、図１２（ｂ）に示すように、例えば、スクライブラインＳＬを保護するようなパターンのマスクＭＫを用いたスクリーン印刷によりポリアミドイミド樹脂などの樹脂を成膜し、１２０μｍの膜厚で絶縁性のバッファ層４６を形成する。
このとき、成膜時の樹脂は固化していないため、第１〜第４樹脂層（３５，３７，３９，４３）の積層体である絶縁層の側面を被覆するように樹脂の一部４６ａがスクライブラインＳＬへと流れてしまう。
【００１５】
次に、バッファ層４６を樹脂硬化した後、図１３（ａ）に示すように、研削により導電性ポスト４５の頭出しを行い、ハンダボールを搭載してバンプ（突起電極）４７を形成する。
次に、シリコンウェハ３０のスクライブラインにおいてハーフカットして、ダイシングストリートＤＳとする。
【００１６】
次に、図１３（ｂ）に示すように、バンプ４７形成面側に表面保護テープ４８を貼り合わせ、シリコンウェハ３０の裏面側からダイシングストリートＤＳの底面に達するまで研削して個々のシリコン基板３０ａに分離して個片処理し、以上のようにして、図１１に示す構成のＳｉＰ形態の半導体装置が形成される。
【００１７】
上記のＳｉＰ形態の半導体装置は、シリコン基板上に第１〜第４樹脂層や樹脂のバッファ層が積層した構成であるが、これらの樹脂層の表面からの熱の放散性が低く、半導体装置全体としての放熱性を高めることが困難であり、装置を動作させたときの発熱を放散させる効果が不十分となってしまうことがある。
【００１８】
また、上記のＳｉＰ形態の半導体装置の製造方法においては、バッファ層の形成工程においてスクライブラインＳＬへと樹脂だれが生じてしまうため、ダイシング時にハーフカットすると、各半導体装置の側面は上方程間隔が広くなる順テーパー形状となり、即ち、表面保護テープ４８を貼り合わせてウェハの裏面側から研削するときの表面保護テープ４８と各半導体装置の側面で構成でされる空間は奥側（表面保護テープ４８側）程広い形状となる。このため、この部分では水の流れが悪くなり、研削時の洗浄水での置換が不十分となり、ゴミや汚れなどの異物を完全に除去することが困難となってしまう。
【発明の開示】
【発明が解決しようとする課題】
【００１９】
解決しようとする問題点は、ＳｉＰ形態の半導体装置として放熱性を高めたり、製造工程の個片処理における洗浄効果を高めることが困難である点である。
【課題を解決するための手段】
【００２０】
本発明の半導体装置は、電子回路が設けられた半導体を含んでパッケージ化された半導体装置であって、基板と、前記基板上に複数の樹脂層が積層して形成された絶縁層と、前記電子回路に接続するように前記絶縁層中に埋め込まれて形成された配線層と、前記絶縁層の外周側面を被覆するように前記基板に形成された導電性壁とを有する。
【００２１】
上記の本発明の半導体装置は、電子回路が設けられた半導体を含んでパッケージ化された半導体装置であって、基板上に複数の樹脂層が積層した絶縁層が形成されており、電子回路に接続するように絶縁層中に埋め込まれて配線層が形成されており、絶縁層の外周側面を被覆するように基板に導電性壁が形成されている構成である。
【００２２】
本発明の半導体装置の製造方法は、電子回路が設けられた半導体を含んでパッケージ化された半導体装置の製造方法であって、前記半導体装置用の基板がスクライブラインを介して集積されてなるウェハに、それぞれ複数の樹脂層と導電層を交互にパターン形成して積層し、複数の前記樹脂層が積層した絶縁層と、前記絶縁層中に埋め込まれて前記電子回路に接続するように複数の前記導電層が積層した配線層とを形成する工程と、前記スクライブラインにおいて前記絶縁層の外周側面を被覆するように前記ウェハに導電性壁を形成する工程と、前記スクライブラインにおいて前記ウェハを切断して個々の半導体装置とする工程とを有する。
【００２３】
上記の本発明の半導体装置の製造方法は、電子回路が設けられた半導体を含んでパッケージ化された半導体装置の製造方法であって、まず、半導体装置用の基板がスクライブラインを介して集積されてなるウェハに、それぞれ複数の樹脂層と導電層を交互にパターン形成して積層し、複数の樹脂層が積層した絶縁層と、絶縁層中に埋め込まれて電子回路に接続するように複数の導電層が積層した配線層とを形成する。次に、スクライブラインにおいて絶縁層の外周側面を被覆するようにウェハに導電性壁を形成する。次に、スクライブラインにおいてウェハを切断して個々の半導体装置とする。
【発明の効果】
【００２４】
本発明の半導体装置は、複数の樹脂層が積層した絶縁層の外周側面を被覆するように導電性壁が形成されていることから、樹脂層の表面がそのまま露出している場合よりも導電性壁からの熱の放散性が高く、半導体装置としての放熱性が高められている。
【００２５】
本発明の半導体装置の製造方法は、複数の樹脂層が積層した絶縁層の外周側面を被覆するように導電性壁を形成するので、放熱性が高められた半導体装置を製造でき、また、バッファ層を形成するときに導電性壁によって堰き止めることができるのでスクライブラインへの樹脂だれを防止でき、個片処理における洗浄効果を高めることができる。
【発明を実施するための最良の形態】
【００２６】
以下に、本発明に係る半導体装置およびその製造方法の実施の形態について、図面を参照して説明する。
【００２７】
図１（ａ）は本実施形態に係るＳｉＰ形態の半導体装置の斜視図であり、図１（ｂ）は断面図である。
例えば、シリコン基板１０ａ上に酸化シリコンからなる下地絶縁膜１１が形成され、その上層に、例えばアルミニウムあるいは銅からなる下部電極１２、Ｔａ2Ｏ5、ＢＳＴ、ＰＺＴ、ＢａＴｉＯ3、窒化シリコン、ポリイミド樹脂あるいは酸化シリコンなどからなる誘電体膜１３、アルミニウムあるいは銅からなる下部電極の取り出し電極１４ｂおよび上部電極１４ａが積層されており、誘電体膜１３を介して下部電極１２と上部電極１４ａが対向している部分が静電容量素子（Ｃa，Ｃb）となっている。
【００２８】
静電容量素子を被覆してポリイミド樹脂、エポキシ樹脂あるいはアクリル樹脂などからなる第１樹脂層１５が形成されている。
第１樹脂層１５には、下部電極取り出し電極１４ｂおよび上部電極１４ａに達する開口部が形成されており、この開口部内に埋め込まれて下部電極取り出し電極１４ｂおよび上部電極１４ａに接続するプラグ部分と一体になって、第１樹脂層１５上にＴｉＣｕのシード層１６ａおよびＣｕ層１６ｂからなる第１導電層１６が形成されている。
第１導電層１６に接続して導電層がらせん状に形成され、インダクタンス（Ｌa，Ｌb）が構成されている。
【００２９】
また、第１導電層１６を被覆して第１樹脂層１５と同様のポリイミド樹脂などからなる第２樹脂層１７が形成され、第１導電層１６に達する開口部が形成されており、この開口部内に埋め込まれて第１導電層１６に接続するプラグ部分と一体になって、第２樹脂層１７上にＴｉＣｕのシード層１８ａおよびＣｕ層１８ｂからなる第２導電層１８が形成されている。
第２導電層１８に接続して導電層がらせん状に形成され、インダクタンスＬcが構成されている。
【００３０】
さらに、第２導電層１８を被覆して第１樹脂層１５と同様のポリイミド樹脂などからなる第３樹脂層１９が形成され、第２導電層１８に達する開口部が形成されており、この開口部内に埋め込まれて第２導電層１８に接続するプラグ部分と一体になって、第３樹脂層１９上にＴｉＣｕのシード層２０ａおよびＣｕ層２０ｂからなる第３導電層２０が形成されている。
第３導電層２０に接続して導電層がらせん状に形成され、インダクタンス（Ｌd，Ｌe）が構成されている。
【００３１】
第３樹脂層１９および第３導電層２０の上層に、能動素子が設けられた半導体チップ２１がダイアタッチフィルム２２により接着されている。半導体チップ２１は、半導体本体部分２１ａにパッド２１ｂが形成され、パッド２１ｂを除く領域は酸化シリコンの保護層２１ｃで覆われた構成であり、フェースアップで、即ち、パッド２１ｂ形成面の反対側の面側からマウントされている。
【００３２】
第３導電層２０および半導体チップ２１を被覆して、第１樹脂層１５と同様のポリイミド樹脂などからなる第４樹脂層２３が形成されている。
第４樹脂層２３には、第３導電層２０および半導体チップ２１のパッド２１ｂに達する開口部が形成されており、この開口部内に埋め込まれて第３導電層２０およびパッド２１ｂに接続するプラグ部分と一体になって、第４樹脂層２３上にＴｉＣｕのシード層２４ａおよびＣｕ層２４ｂからなる第４導電層２４が形成されている。
【００３３】
第４導電層２４に接続して、Ｃｕなどからなる導電性ポスト２５ａが形成されており、その間隙における第４樹脂層２３の上層に、ポリアミドイミド樹脂、ポリイミド樹脂、エポキシ樹脂、フェノール樹脂あるいはポリパラフェニレンベンゾビスオキサゾール樹脂などからなる絶縁性のバッファ層２６が形成されている。
さらに、バッファ層２６の表面において導電性ポスト２５ａに接続するようにバンプ（突起電極）２７が形成されている。
【００３４】
上記の本実施形態に係る半導体装置においては、上記の第１〜第４樹脂層（１５，１７，１９，２３）からなる絶縁層の外周側面、さらにはその上層に形成されたバッファ層２６の外周側面を被覆するように、ＴｉＣｕのシード層２４ａとＣｕ層２５ｂなどの導電体からなる導電性壁ＣＷが形成されている。
【００３５】
上記の本実施形態に係る半導体装置は、電子回路が設けられた半導体を含んでパッケージ化された半導体装置であって、シリコンからなる基板上に複数の樹脂層（第１〜第４樹脂層（１５，１７，１９，２３））が積層した絶縁層およびバッファ層が形成されており、電子回路に接続するように絶縁層中に埋め込まれて配線層（第１〜第４導電層（１６，１８，２０，２４））が形成されており、絶縁層の外周側面を被覆するように基板に導電性壁ＣＷが形成されており、これによって樹脂層の表面がそのまま露出している場合よりも導電性壁からの熱の放散性が高く、半導体装置としての放熱性が高められている。
【００３６】
上記の本実施形態の半導体装置において、外周側面を導電性壁ＣＷに被覆されるように、第１〜第４樹脂層（１５，１７，１９，２３）からなる絶縁層の上層に形成されたバッファ層２６をさらに有することが好ましい。
バッファ層の外周側面が導電性壁に被覆された構成とすることで、後述の製造方法で示すように、導電性壁の堰止めの効果により、バッファ層の樹脂だれを防止することができる。
【００３７】
また、導電性壁ＣＷは、シリコン基板１０ａを集積してなるウェハのスクライブラインにおいて形成されていることが好ましい。
第１〜第４導電層（１６，１８，２０，２４）からなる配線層の設計を変更することなどなく、導電性壁をレイアウトする上での困難性が少なく、容易に形成することができる。
【００３８】
また、導電性壁ＣＷは、Ｃｕメッキ用のシード層２４ａとＣｕ層２５ｂとを含むことが好ましい。
第４導電層２４の上層に形成するＣｕの導電性ポストと同時にあるいは同様の工程で、容易に形成することができる。
【００３９】
また、上記の下層配線および上層配線を含む配線の一部が、受動素子を構成していることが好ましい。静電容量素子（Ｃa，Ｃb）やインダクタンス（Ｌa〜Ｌe）などの受動素子を組み合わせることで、例えばＬＰＦ（Low Pass Filter ）、ＢＰＦ（Band Pass Filter）あるいはＨＰＦ（High Pass Filter）などを構成することができ、また、これらと半導体チップ２１に設けられた能動素子との組み合わせで、いわゆるＳｉＰ形態の半導体装置を構成することができる。受動素子を構成する配線の層数は、例えば必要なフィルタの個数に合わせて設けることができる。
ここで、本実施形態にように、例えばシリコン基板１０と絶縁樹脂層（第４絶縁層２３）の間に、例えば複数の樹脂層（第１絶縁層１５、第２絶縁層１７、第３絶縁層１９）の積層体からなる下層絶縁樹脂層が形成されており、下層配線の一部が下層絶縁樹脂層に埋め込まれて形成されている構成として、下層絶縁樹脂層に埋め込まれた受動素子を下層配線の一部から構成することができる。
【００４０】
次に、上記の本実施形態の半導体装置の製造方法について図２〜１０を参照して説明する。本実施形態においては、例えば図２〜１０に示す全ての工程についてウェハレベルで行うことができる。
【００４１】
まず、図２（ａ）に示すように、例えば、半導体装置用の基板がスクライブラインＳＬを介して集積されてなるシリコンウェハ１０に、電子回路などを形成し、これを被覆して酸化シリコンから下地絶縁膜１１を形成し、その上層に、例えばアルミニウムなどからなる下部電極１２、Ｔａ2Ｏ5などからなる誘電体膜１３、アルミニウムなどからなる下部電極の取り出し電極１４ｂおよび上部電極１４ａをパターン加工して積層し、静電容量素子（Ｃa，Ｃb）を形成する。
【００４２】
次に、静電容量素子（Ｃa，Ｃb）を被覆して、例えば、スピンコート法などにより、ポリイミド樹脂、エポキシ樹脂あるいはアクリル樹脂などの感光性絶縁材料を供給し、１０μｍの膜厚で第１樹脂層１５を形成する。
次に、例えば露光量１５０ｍＪでパターン露光および現像し、下部電極の取り出し電極１４ｂおよび上部電極１４ａに達する開口部を第１樹脂層１５に形成し、さらに第１樹脂層１５を硬化（キュア）する。
次に、例えばシードスパッタリングによりＴｉＣｕあるいはＣｒＣｕを成膜し、第１樹脂層１５に形成した開口部の内壁を被覆して全面にシード層１６ａを形成し、Ｏ2アッシャー（３００Ｗ）で５分処理する。
次に、例えばレジスト塗布および現像を行って第１樹脂層１５に形成した開口部と第１導電層の形成領域を開口するパターンのレジスト膜を成膜し、レジスト膜をマスクとしてシード層１６ａを一方の電極とする電解メッキ処理により膜厚が５μｍ程度となるように第１樹脂層１５に形成した開口部と第１導電層の形成領域にＣｕ層１６ｂを形成する。
次に、例えばアッシング処理などによりレジスト膜を除去し、さらにＣｕ層１６ｂをマスクとしてシード層１６ａをエッチング加工する。
【００４３】
上記の樹脂層のパターン形成と導電層のパターン形成工程を繰り返して、第１〜第３樹脂層（１５，１７，１９）をそれぞれパターン形成して積層し、また、これらの樹脂層に埋め込んで、それぞれＴｉＣｕのシード層（１６ａ，１８ａ，２０ａ）とＣｕ層（１６ｂ，１８ｂ，２０ｂ）からなる第１〜第３導電層（１６，１８，２０）をそれぞれパターン形成する。
第１〜第３導電層（１６，１８，２０）をパターン形成する際に、同時に、導電層をパターン形成してインダクタンス（Ｌa，Ｌb，Ｌc，Ｌd，Ｌe）を形成する。
【００４４】
次に、図２（ｂ）に示すように、半導体本体部分２１ａにパッド２１ｂが形成され、パッド２１ｂを除く領域は酸化シリコンの保護層２１ｃで覆われた構成である半導体チップ２１をダイアタッチフィルム２２で固体する。
【００４５】
次に、図３（ａ）に示すように、例えば、スピンコート法などにより、ポリイミド樹脂、エポキシ樹脂あるいはアクリル樹脂などの感光性絶縁材料を供給し、第４樹脂層２３を形成する。例えば半導体チップ２１を被覆するように、硬化後に例えば５０μｍの膜厚となるように形成する。
次に、例えば露光量１５０ｍＪでパターン露光および現像し、第３導電層２０および半導体チップ２１のパッド２１ｂに達する開口部を形成し、その後に第４樹脂層２３を硬化（キュア）する。
【００４６】
次に、図３（ｂ）に示すように、例えば、シードスパッタリングによりＴｉＣｕあるいはＣｒＣｕを成膜し、第３導電層２０および半導体チップ２１のパッド２１ｂに達する開口部の内壁を被覆して、全面にシード層２４ａを形成し、Ｏ2アッシャー（３００Ｗ）で５分処理する。
【００４７】
次に、図４（ａ）に示すように、例えばレジスト塗布および現像処理を行い、第３導電層２０および半導体チップ２１のパッド２１ｂに達する開口部と第４導電層の形成領域を開口するパターンのレジスト膜Ｒ１を成膜する。
【００４８】
次に、図４（ｂ）に示すように、レジスト膜Ｒ１をマスクとし、シード層２４ａを一方の電極とする電解メッキ処理によりＣｕを５μｍの厚さでメッキして、第３導電層２０および半導体チップ２１のパッド２１ｂに達する開口部と第４導電層の形成領域にＣｕ層２４ｂを形成する。
次に、図５（ａ）に示すように、例えばアッシング処理などによりレジスト膜Ｒ１を除去する。
【００４９】
次に、図５（ｂ）に示すように、例えばレジスト塗布および現像処理を行い、導電性ポストの形成領域ＰPおよび導電性壁の形成領域ＰWをそれぞれ開口するパターンのレジスト膜Ｒ２を成膜する。
導電性壁の形成領域ＰWは、例えば第１〜第４樹脂層の積層体とバッファ層の外周側面部分を開口するようなパターンで形成する。
【００５０】
次に、図６（ａ）に示すように、レジスト膜Ｒ２をマスクとし、シード層２４ａを一方の電極とする電解メッキ処理によりＣｕをメッキして、導電性ポストの形成領域ＰPに導電性ポスト２５ａを形成し、また、導電性壁の形成領域ＰWに導電性壁となるＣｕ層２５ｂを形成する。
【００５１】
次に、図６（ｂ）に示すように、例えばアッシング処理などによりレジスト膜Ｒ２を除去する。
次に、図７（ａ）に示すように、Ｃｕ層（２４ｂ，２５ａ，２５ｂ）をマスクとしてシード層２４ａをエッチング加工する。
このようにして、第１〜第４樹脂層の積層体である絶縁膜の外周側面とバッファ層の外周側面を被覆するように導電性壁ＣＷを形成することができる。このとき同時に、シード層２４ａとＣｕ層２４ｂからなる第４導電層２４が形成される。
【００５２】
次に、図７（ｂ）に示すように、例えばメタルマスクＭＫを用いたスクリーン印刷法によって、第４樹脂層２３の上層に導電性ポスト２５ａを被覆してバッファ層２６を形成する。バッファ層材料としては、例えばポリアミドイミド樹脂、ポリイミド樹脂、エポキシ樹脂、フェノール樹脂あるいはポリパラフェニレンベンゾビスオキサゾール樹脂などを用いる。このとき、導電性壁ＣＷの存在によりバッファ層となる樹脂が堰止められて樹脂だれが防止される。
【００５３】
第４樹脂層２３含む樹脂層の積層体ＳＴの上層に導電性ポスト２５ａを被覆してバッファ層２６を形成するスクリーン印刷は、例えば以下のようにして行う。
図８（ａ）は印刷用マスクの斜視図である。印刷用マスクは、厚さ１０μｍ以下のメッシュスクリーンＳＣとメタルマスクＭＫを組み合わせた構成であり、メタルマスクＭＫは第１の方向に延伸する複数の第１のメタルマスクと、これに直交して延伸する複数の第２のメタルマスクから構成されている。
上記の印刷用マスクをウェハに位置合わせするには、図８（ｂ）に示すように、メタルマスクＭＫがスクライブラインを挟んで対向する１対の導電性壁（Ｃｕ層２５ｂ）の頂部を被覆して、ややバッファ層の形成領域側にはみ出す程度にする。
また、上記の印刷用マスクを用いてバッファ層を印刷して形成するには、図８（ｂ）に示すように、バッファ層を構成する樹脂材料ＲＳとして、例えば粘度が１３０Ｐａ・ｓのポリアミドイミド樹脂をメッシュスクリーンＳＣ上に供給し、スキージＳＱを例えば１×１０5〜１×１０6Ｐａの圧力で加圧し、メッシュスクリーンＳＣ上において所定の方向、即ち、図８（ａ）に示す第１のメタルマスクおよび第２のメタルマスクの延伸方向に対する角度θが４５°となって交差する方向ＤＲSQに、スキージＳＱを５〜１０ｍｍ／ｓの速度で摺動させて印刷する。
【００５４】
バッファ層の印刷工程において、２回以上に分けて印刷することもできる。１回で十分な膜厚が得られない場合においても、２回以上印刷することで十分な膜厚を得ることができる。
また、粘度の異なるバッファ層材料を２回以上印刷して形成することが好ましい。このとき、最初に低粘度のバッファ層材料を印刷し、次に、高粘度バッファ層材料を印刷することが好ましい。先に低粘度のバッファ層材料を印刷することで、導電性ポストの周囲などにボイドが形成されるのを防止できる。
【００５５】
上記のようにバッファ層を形成した後、例えば、５０〜１００℃、１５分程度のプリベーク処理を行い、バッファ層材料中の溶剤を気化させてバッファ層を硬化させる。プリベーク処理としては、例えば、温度や雰囲気を変えながら行うことにより、ボイドを消滅させることができるので好ましい。
【００５６】
次に、図９（ａ）に示すように、バッファ層２６の樹脂硬化後に、研削により導電性ポスト２５の頭出しを行う。このときの条件は、例えば＃６００砥石、スピンドル回転数１５００ｒｐｍ、送り速度（０．２ｍｍ／ｓ＋０．１ｍｍ／ｓ）とする。
【００５７】
次に、図９（ｂ）に示すように、導電性ポスト２５に接続するように、例えばハンダボールの搭載、ＬＧＡ、あるいはハンダバンプの印刷などにより、バンプ（突起電極）２７を形成する。
ハンダバンプの印刷の場合には、例えば無鉛ハンダを０．２ｍｍの径で印刷し、２６０℃以下の温度でリフローしてバンプに成形する。
【００５８】
次に、図１０（ａ）に示すように、シリコンウェハ１０のスクライブラインにおいてハーフカットＨＣして、ダイシングストリートＤＳとする。
【００５９】
次に、図１０（ｂ）に示すように、バンプ２７形成面側に表面保護テープ２８を貼り合わせ、シリコンウェハ１０の裏面側からダイシングストリートＤＳの底面に達するまで研削して個々のシリコン基板１０ａに分離して個片処理する。
このとき、バッファ層を形成するときに、導電性壁の存在により堰止められて樹脂だれが防止されたため、表面保護テープ２８を貼り合わせてウェハの裏面側から研削するときの表面保護テープ２８と各半導体装置の側面で構成でされる空間は従来よりも広く確保でき、水の流れが良くなって十分に洗浄水で置換することができ、ゴミや汚れなどの異物を除去することができる。
以上のようにして、図１（ａ）および（ｂ）に示す構成のＳｉＰ形態の半導体装置が形成される。
【００６０】
上記の本実施形態に係る半導体装置の製造方法によれば、複数の樹脂層が積層した絶縁層、さらにはバッファ層２６の外周側面を被覆するように導電性壁ＣＷを形成するので、放熱性が高められた半導体装置を製造でき、また、バッファ層２６を形成するときに導電性壁ＣＷによって堰き止めることができるのでスクライブラインＳＬへの樹脂だれを防止でき、個片処理における洗浄効果を高めることができる。
【００６１】
本発明に係る半導体装置によれば、以下の効果を享受できる。
（１）従来の半導体装置の樹脂層を積層した絶縁層の側面に樹脂表面が露出した部分の熱伝導率は０．１４Ｗ／ｍ℃程度であるが、本発明の絶縁層の側面を導電性壁が被覆している構成では、導電性壁を構成するＣｕの熱伝導率が３９５Ｗ／ｍ℃であり、放熱効果が向上する。
（２）従来の半導体装置の製造方法では、バッファ層の印刷はメタルマスクを使用するが、樹脂の粘性のために樹脂だれが発生してしまうが、本発明の半導体装置の製造方法では導電性壁が樹脂を堰止めるために樹脂だれが発生するのを防止することができる。
（３）ウェハを裏面側から研削して個片化する工程において、従来の製造方法では各半導体装置の側面部分の洗浄が不十分となってゴミや異物が残ってしまうことがあったが、本発明の製造方法では、各半導体装置の側面部分の水の流れが良くなって十分に洗浄水で置換することができ、ゴミや汚れなどの異物を除去することができる。
【００６２】
本発明は上記の説明に限定されない。
例えば、導電性壁はＣｕ以外の材料で構成してもよい。
絶縁層を構成する樹脂層や配線層を構成する導電層の層構成は実施形態に限らず、それぞれ何層構成としてもよい。
バッファ層や第１〜第４絶縁層に用いる樹脂は上記に限らず、その他の樹脂を用いることもできる。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【産業上の利用可能性】
【００６３】
本発明の半導体装置は、システムインパッケージ形態の半導体装置に適用できる。
【００６４】
本発明の半導体装置の製造方法は、システムインパッケージ形態の半導体装置の製造方法に適用できる。
【図面の簡単な説明】
【００６５】
【図１】図１（ａ）は本発明の実施形態に係る半導体装置の斜視図であり、図１（ｂ）は断面図である。
【図２】図２（ａ）および図２（ｂ）は本発明の実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図３】図３（ａ）および図３（ｂ）は本発明の実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図４】図４（ａ）および図４（ｂ）は本発明の実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図５】図５（ａ）および図５（ｂ）は本発明の実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図６】図６（ａ）および図６（ｂ）は本発明の実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図７】図７（ａ）および図７（ｂ）は本発明の実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図８】図８（ａ）は印刷用マスクの斜視図であり、図８（ｂ）は印刷用マスクを用いてバッファ層を印刷して形成する工程を示す断面図である。
【図９】図９（ａ）および図９（ｂ）は本発明の実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１０】図１０（ａ）および図１０（ｂ）は本発明の実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１１】図１１は従来例に係る半導体装置の断面図である。
【図１２】図１２（ａ）および図１２（ｂ）は従来例に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１３】図１３（ａ）および図１３（ｂ）は従来例に係る半導体装置の製造方法の製造工程を示す断面図である。
【符号の説明】
【００６６】
１０，３０…シリコン基板、１１，３１…下地絶縁膜、１２，３２…下部電極、１３，３３…誘電体膜、１４ａ，３４ａ…上部電極、１４ｂ，３４ｂ…下部電極取り出し電極、１５，３５…第１樹脂層、１６，３６…第１導電層、１６ａ，１８ａ，２０ａ，２４ａ，３６ａ，３８ａ，４０ａ，４４ａ…シード層、１６ｂ，１８ｂ，２０ｂ，２４ｂ，２５ｂ，３６ｂ，３８ｂ，４０ｂ，４４ｂ…Ｃｕ層、１７，３７…第２樹脂層、１８，３８…第２導電層、１９，３９…第３樹脂層、２０，４０…第３導電層、２１，４１…半導体チップ、２１ａ，４１ａ…半導体本体部分、２１ｂ，４１ｂ…パッド、２１ｃ，４１ｃ…保護層、２２，４２…ダイアタッチフィルム、２３，４３…第４樹脂層、２４，４４…第４導電層、２５ａ，４５…導電性ポスト、２６，４６…バッファ層、４６ａ…樹脂の一部、２７，４７…バンプ、２８，４８…表面保護テープ、Ｃa，Ｃb…静電容量素子、ＣＷ…導電性壁、Ｌa，Ｌb，Ｌc，Ｌd，Ｌe…インダクタンス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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