(57)【要約】【課題】入力信号の電圧がＦＥＴのしきい電圧より低い場合でも、遅れなく比較結果が得られるようにする。【解決手段】第１の入力信号処理回路１０により、第１の入力信号１２Ａと第２の入力信号２２Ａの逆相の第３の入力信号１２Ｂとを合成して得られる第１の評価信号１３を生成し、第２の入力信号処理回路２０により、第２の入力信号２２Ａと第１の入力信号１２Ａの逆相の第４の入力信号２２Ｂとを合成して得られる第２の評価信号２３を生成し、これら第１の評価信号１３と第２の評価信号２３とを信号レベル判定回路３０で比較する。【選択図】  図１
2005236944.tif 000002
【特許請求の範囲】
【請求項１】
入力された複数の入力信号の電圧を比較し、その比較結果を出力する電圧比較器において、
第１の入力信号が入力される第１の入力端子と、
第２の入力信号が入力される第２の入力端子と、
第３の入力信号が入力される第３の入力端子と、
第４の入力信号が入力される第４の入力端子と、
当該電圧比較器の動作切り替えを制御する制御信号が入力される制御端子と、
電圧比較の結果を示す第１の出力信号を出力する第１の出力端子と、
前記第１の出力信号とは逆相の第２の出力信号を出力する第２の出力端子と、
第１の電源電圧が供給される第１の電源端子と、
第２の電源電圧が供給される第２の電源端子と、
前記第１および第３の入力端子と前記第１の出力端子との間に設けられ、前記第１の入力信号および前記第３の入力信号を合成して得られる電位を示す第１の評価信号を前記第１の出力端子へ出力する第１の入力信号処理回路と、
前記第２および第４の入力端子と前記第２の出力端子との間に設けられ、前記第２の入力信号および前記第４の入力信号を合成して得られる電位を示す第２の評価信号を前記第２の出力端子へ出力する第２の入力信号処理回路と、
前記第１の出力端子と前記第２の出力端子との間に設けられ、前記第１の評価信号と前記第２の評価信号との電位を比較し、その比較結果に応じた電位を示す前記第１の評価信号と前記第２の評価信号を前記第１および第２の出力端子へ出力する信号レベル判定回路と、
前記第１の電源端子と前記信号レベル判定回路との間に設けられ、前記制御信号に応じて前記信号レベル判定回路に対する前記第１の電源電圧の供給を制御する制御回路と、
前記第１の出力端子と前記第２の電源端子との間に設けられ、前記制御信号に応じて前記第１の評価信号の電位を前記第２の電源電圧へ初期化する第１のリセット回路と、
前記第２の出力端子と前記第２の電源端子との間に設けられ、前記制御信号に応じて前記第２の評価信号の電位を前記第２の電源電圧へ初期化する第２のリセット回路とを備えることを特徴とする電圧比較器。
【請求項２】
請求項１に記載の電圧比較器において、
前記第１の入力信号処理回路は、ゲート端子が前記第１の入力端子に接続され、ドレイン端子が前記第１の出力端子に接続された第１のＭＯＳトランジスタと、ゲート端子が前記第３の入力端子に接続され、ドレイン端子およびソース端子が前記第１のＭＯＳトランジスタのドレイン端子およびソース端子にそれぞれ接続された第２のＭＯＳトランジスタと、入力が前記第１および第２のＭＯＳトランジスタのドレイン端子に接続された第１のインバータと、ゲート端子が前記第１のインバータの出力に接続され、ドレイン端子が前記第１および第２のＭＯＳトランジスタのソース端子に接続され、ソース端子が前記第２の電源端子に接続された第３のＭＯＳトランジスタとを備え、
前記第２の入力信号処理回路は、ゲート端子が前記第２の入力端子に接続され、ドレイン端子が前記第２の出力端子に接続された第４のＭＯＳトランジスタと、ゲート端子が前記第４の入力端子に接続され、ドレイン端子およびソース端子が前記第４のＭＯＳトランジスタのドレイン端子およびソース端子にそれぞれ接続された第５のＭＯＳトランジスタと、入力が前記第４および第５のＭＯＳトランジスタのドレイン端子に接続された第２のインバータと、ゲート端子が前記第２のインバータの出力に接続され、ドレイン端子が前記第４および第５のＭＯＳトランジスタのソース端子に接続され、ソース端子が前記第２の電源端子に接続された第６のＭＯＳトランジスタとを備えることを特徴とする電圧比較器。
【請求項３】
請求項１に記載の電圧比較器において、
前記信号レベル判定回路は、前記制御回路から供給される前記第１の電源電圧で動作し、入力端子が前記第１の出力端子に接続され、出力端子が前記第２の出力端子に接続された第３のインバータと、前記制御回路から供給される前記第１の電源電圧で動作し、入力端子が前記第３のインバータの出力に接続され、出力端子が前記第３のインバータの入力に接続された第４のインバータとを備えることを特徴とする電圧比較器。
【請求項４】
請求項１に記載の電圧比較器において、
前記第１のリセット回路は、ゲート端子が前記制御端子に接続され、ドレイン端子が前記第１の出力端子に接続され、ソース端子が前記第２の電源端子に接続された第７のＭＯＳトランジスタを備え、
前記第２のリセット回路は、ゲート端子が前記制御端子に接続され、ドレイン端子が前記第２の出力端子に接続され、ソース端子が前記第２の電源端子に接続された第８のＭＯＳトランジスタを備えることを特徴とする電圧比較器。
【請求項５】
請求項１に記載の電圧比較器において、
前記制御回路は、ゲート端子が前記制御端子に接続され、ソース端子が前記第１の電源端子に接続され、ドレイン端子が前記信号レベル判定回路に接続された第９のＭＯＳトランジスタを備えることを特徴とする電圧比較器。
【請求項６】
請求項１に記載の電圧比較器において、
前記制御信号は、当該電圧比較器の初期化動作を指示する第１の信号レベルと当該電圧比較器の比較動作を指示する第２の信号レベルとで交互に変化するパルス信号からなり、
前記制御回路は、前記制御信号が前記第１の信号レベルの際は前記信号レベル判定回路への前記第１の電源電圧の供給を停止し、前記制御信号が前記第２の信号レベルの際は前記信号レベル判定回路への前記第１の電源電圧を供給し、
前記第１および第２のリセット回路は、前記制御信号が前記第１の信号レベルの際は前記第１および第２の評価信号の電位をそれぞれ前記第２の電源電圧に初期化し、前記制御信号が前記第２の信号レベルの際は前記第１および第２の評価信号の電位をそれぞれ前記第２の電源電圧から開放することを特徴とする電圧比較器。
【請求項７】
請求項１に記載の電圧比較器において、
任意の比較電圧を所定の基準電圧と比較する際、前記第１の入力信号として前記比較電圧を用いるとともに、前記第２の入力信号として前記基準電圧を用い、前記第３の入力信号として前記基準電圧と逆相の逆相基準電圧を用い、前記第４の入力信号として前記比較電圧と逆相の逆相比較電圧を用いることを特徴とする電圧比較器。
【請求項８】
入力された複数の入力信号の電圧を比較しその比較結果を出力する電圧比較器で用いられる電圧比較方法において、
第１の入力信号および第３の入力信号を合成して得られる電位を示す第１の評価信号を生成する第１の入力信号処理ステップと、
第２の入力信号および第４の入力信号を合成して得られる電位を示す第２の評価信号を生成する第２の入力信号処理ステップと、
前記第１の評価信号と前記第２の評価信号との電位を比較し、その比較結果に応じた電位を示す前記第１の評価信号と前記第２の評価信号を出力する信号レベル判定ステップとを備えることを特徴とする電圧比較方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧比較技術に関し、特に電界効果トランジスタを用いて基準電圧と比較電圧との大小を比較する電圧比較器に関するものである。
【背景技術】
【０００２】
従来、電界効果トランジスタ（ＦＥＴ）を用いて基準電圧と比較電圧との大小を比較する電圧比較器として、図１０に示すような、電圧比較器が提案されている（例えば、特許文献１など参照）。同図において、電圧比較器２００は、第１の入力信号処理回路１１０、第２の入力信号処理回路１２０、信号レベル判定回路３０、第１のリセット回路４０、第２のリセット回路５０、および制御回路６０から構成されている。
【０００３】
第１の入力信号処理回路１１０は、第１の入力端子１１から入力された比較電圧を示す第１の入力信号１２を入力とし、この第１の入力信号１２に応じた電位Ｖａを持つ第１の評価信号１３を出力する回路部である。
第２の入力信号処理回路１２０は、第２の入力端子２１から入力された基準電圧を示す第２の入力信号２２を入力とし、この第２の入力信号２２に応じた電位Ｖｂを持つ第２の評価信号２３を出力する回路部である。
【０００４】
信号レベル判定回路３０は、第１の評価信号１３の電位Ｖａと第２の評価信号２３の電位Ｖｂとを比較し、第１の電源電圧または第２の電源電圧のうち、いずれか一方を第１の評価信号１３の電位Ｖａとして出力し、他方を第２の評価信号２３の電位Ｖｂとして出力する回路部である。
制御回路６０は、制御信号６２による初期化指示に応じて、信号レベル判定回路３０に対する第１の電源電圧の供給を停止し、制御信号６２による初期化指示終了に応じて信号レベル判定回路３０に対する第１の電源電圧の供給を開始する回路部である。
【０００５】
第１のリセット回路４０は、制御端子６１から入力された制御信号６２による初期化指示に応じて、第１の評価信号１３の電位Ｖａを第２の電源電位に初期化し、制御信号６２による初期化指示終了に応じて電位Ｖａを第２の電源電位から開放する回路部である。第２のリセット回路５０は、制御信号６２による初期化指示に応じて、第２の評価信号２３の電位Ｖｂを第２の電源電位に初期化し、制御信号６２による初期化指示終了に応じて電位Ｖｂを第２の電源電位から開放する回路部である。
【０００６】
図１１および図１２に、第１の入力信号処理回路１１０および第２の入力信号処理回路１２０の回路構成例を示す。
図１１に示す第１の入力信号処理回路１１０は、ＮＭＯＳ電界効果トランジスタＴ１，Ｔ３およびインバータＩ１から構成されており、図１２に示す第２の入力信号処理回路１２０は、ＮＭＯＳ電界効果トランジスタＴ４，Ｔ６およびインバータＩ２から構成されている。以下では、ＰＭＯＳ電界効果トランジスタ（ＰＭＯＳＦＥＴ）、ＮＭＯＳ電界効果トランジスタ（ＮＭＯＳＦＥＴ）を、必要な場合以外には、単に「トランジスタ」または「ＭＯＳトランジスタ」という。
【０００７】
第１の入力信号処理回路１１０において、トランジスタＴ１のゲート端子は第１の入力信号（比較電圧Ｖｉｎ）１２の入力端子１１に接続されている。トランジスタＴ１のソース端子はトランジスタＴ３のドレイン端子に接続され、トランジスタＴ３のソース端子は第２の電源端子７１Ｂに接続されている。
さらに、インバータＩ１の入力端子はトランジスタＴ１のドレイン端子に接続され、インバータＩ１の出力端子はトランジスタＴ３のゲート端子に接続されている。そして、トランジスタＴ１のドレイン端子から第１の評価信号１３が信号レベル判定回路３０へ出力されるものとなっている。
【０００８】
第２の入力信号処理回路１２０において、トランジスタＴ４のゲート端子は第２の入力信号（基準電圧Ｖｒｅｆ）２２の入力端子２１に接続されている。トランジスタＴ４のソース端子はトランジスタＴ６のドレイン端子に接続され、トランジスタＴ６のソース端子は第２の電源端子７１Ｂに接続されている。
さらに、インバータＩ２の入力端子はトランジスタＴ４のドレイン端子に接続され、インバータＩ２の出力端子はトランジスタＴ６のゲート端子に接続されている。そして、トランジスタＴ４のドレイン端子から第２の評価信号が信号レベル判定回路３０へ出力されるものとなっている。
【０００９】
次に、図１３を参照して、従来の電圧比較器２００の動作について説明する。図１３は従来の電圧比較器２００の動作を示すタイミングチャートである。以下では、第１の電源電圧として電源電圧ＶＤＤが供給され、第２の電源電圧として接地電位ＧＮＤ（ＶＤＤ＞ＧＮＤ）が供給される場合を例として説明する。
まず、時刻ｔ１において、制御信号６２が電源電圧ＶＤＤレベルに制御されて初期化動作期間が開始された場合、制御回路６０がオフになるとともに、第１のリセット回路４０および第２のリセット回路５０がオンになる。これにより、信号レベル判定回路３０が初期化され、第１の評価信号１３の電位Ｖａ、および第２の評価信号の電位Ｖｂが放電され、接地電位ＧＮＤに設定される。
【００１０】
この状態において、電位Ｖａ，Ｖｂは接地電位ＧＮＤレベルであるので、第１の入力信号処理回路１１０および第２の信号処理回路１２０において、インバータＩ１，Ｉ２の出力信号は電源電圧ＶＤＤレベルになり、トランジスタＴ３，Ｔ６がオンする。
このとき、第１の入力端子１１および第２の入力端子２１から、比較電圧Ｖｉｎと基準電圧Ｖｒｅｆとして、トランジスタＴ１，Ｔ４をオンさせる電位が供給されるが、制御回路６０がオフ状態にあるので、信号レベル判定回路３０には電流が流れず、電圧比較器２００は動作しない。この状態が初期状態である。
【００１１】
次の時刻ｔ２において、制御信号６２が接地電位ＧＮＤレベルに制御されて比較動作期間が開始された場合、制御回路６０がオンになるとともに、第１のリセット回路４０および第２のリセット回路５０がオフになる。
これにより、信号レベル判定回路３０に電流が流れて動作状態になる。また、電源電圧ＶＤＤ→制御回路６０→信号レベル判定回路３０→Ｔ１→Ｔ３→接地電位ＧＮＤの経路と、電源電圧ＶＤＤ→制御回路６０→信号レベル判定回路３０→Ｔ４→Ｔ６→接地電位ＧＮＤの経路とに電流が流れ、電位Ｖａ，Ｖｂがそれぞれ上昇する。
【００１２】
この際、比較電圧Ｖｉｎおよび基準電圧Ｖｒｅｆの違いに応じて、トランジスタＴ１，Ｔ４のオン抵抗も異なるため、電位Ｖａ，Ｖｂのうちオン抵抗の高い方の電位が高くなる。例えば、図１３に示すように、比較電圧Ｖｉｎ＞基準電圧Ｖｒｅｆの場合は、トランジスタＴ１に比較してトランジスタＴ４のオン抵抗が高く、電位Ｖａより電位Ｖｂの方が高くなる。
したがって、信号レベル判定回路３０で、第１および第２の評価信号１３，２３のわずかな電位差が増幅され、これら電位Ｖａ，Ｖｂの電位差がある程度大きくなった時点すなわち時刻ｔ３に、電位Ｖａ，Ｖｂのいずれか一方が電源電圧ＶＤＤレベルとなり、他方が接地電位ＧＮＤレベルとなる。
【００１３】
このときに、電位Ｖａ，Ｖｂのうち電源電圧ＶＤＤになった側において、電源電圧ＶＤＤ→制御回路６０→信号レベル判定回路３０→Ｔ４→Ｔ６→接地電位ＧＮＤの経路、または電源電圧ＶＤＤ→制御回路６０→信号レベル判定回路３０→Ｔ１→Ｔ３→接地電位ＧＮＤの経路が形成される。
しかし、電位Ｖａ，Ｖｂのうち電源電圧ＶＤＤになった側のインバータＩ１，Ｉ２の出力が接地電位ＧＮＤレベルになるため、トランジスタＴ３またはトランジスタＴ６がオフになり、これら経路を流れる直流電流が阻止される。
【００１４】
図１３では、時刻ｔ３において、電位Ｖａ，Ｖｂの電位差がある程度大きくなったため、これら電位差が増幅されて、低い方の電位Ｖａが接地電位ＧＮＤとなり、高い方の電位Ｖｂが電源電圧ＶＤＤとなる。
したがって、この電位Ｖｂが電圧比較器２００の出力Ｖｏｕｔとなり、比較電圧Ｖｉｎ＞基準電圧Ｖｒｅｆを示す電源電圧ＶＤＤレベルが第２の出力端子２４から出力される。また、電位Ｖｂとは逆位相の電位Ｖａが電圧比較器２００の出力Ｖｏｕｔ−となり、比較電圧Ｖｉｎ＞基準電圧Ｖｒｅｆを示す接地電位ＧＮＤレベルが第１の出力端子１４から出力される。
【００１５】
なお、出願人は、本明細書に記載した先行技術文献情報で特定される先行技術文献以外には、本発明に関連する先行技術文献を出願時までに発見するには至らなかった。
【特許文献１】特開２０００−１９６４２１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかしながら、このような従来の電圧比較器では、比較動作期間において、信号レベル判定回路３０に印加される第１の評価信号（Ｖａ）および第２の評価信号（Ｖｂ）は、第１および第２の入力信号処理回路１１０，１２０のトランジスタＴ１，Ｔ４のオン抵抗の大きさによってその変化速度が決定されるため、比較電圧Ｖｉｎおよび基準電圧ＶｒｅｆがともにトランジスタＴ１，Ｔ４のしきい電圧より低い場合には、トランジスタＴ１，Ｔ４のオン抵抗が大きくなって電位Ｖａ，Ｖｂの変化速度が遅く、比較結果が得られるまでに時間を要するという問題点があった。
【００１７】
すなわち、図１３において、時刻ｔ２から比較動作が開始されるが、トランジスタＴ１，Ｔ４のオン抵抗が大きい場合には、電位Ｖａ，Ｖｂの上昇速度が遅く、時刻ｔ３に比較結果が得られるまでの期間Δｔが比較的長くなり、電圧比較器の応答性が低下する原因となる。
本発明はこのような課題を解決するためのものであり、比較に用いる入力信号のいずれかの電圧がＦＥＴのしきい電圧より低い場合でも、これら入力信号の電圧がしきい電圧以上の場合と同程度の時間で比較結果が得られる電圧比較器および電圧比較方法を提供することを目的としている。
【課題を解決するための手段】
【００１８】
このような目的を達成するために、本発明にかかる電圧比較器は、入力された複数の入力信号の電圧を比較し、その比較結果を出力する電圧比較器において、第１の入力信号が入力される第１の入力端子と、第２の入力信号が入力される第２の入力端子と、第３の入力信号が入力される第３の入力端子と、第４の入力信号が入力される第４の入力端子と、当該電圧比較器の動作切り替えを制御する制御信号が入力される制御端子と、電圧比較の結果を示す第１の出力信号を出力する第１の出力端子と、第１の出力信号とは逆相の第２の出力信号を出力する第２の出力端子と、第１の電源電圧が供給される第１の電源端子と、第２の電源電圧が供給される第２の電源端子と、第１および第３の入力端子と第１の出力端子との間に設けられ、第１の入力信号および第３の入力信号を合成して得られる電位を示す第１の評価信号を第１の出力端子へ出力する第１の入力信号処理回路と、第２および第４の入力端子と第２の出力端子との間に設けられ、第２の入力信号および第４の入力信号を合成して得られる電位を示す第２の評価信号を第２の出力端子へ出力する第２の入力信号処理回路と、第１の出力端子と第２の出力端子との間に設けられ、第１の評価信号と第２の評価信号との電位を比較し、その比較結果に応じた電位を示す第１の評価信号と第２の評価信号を第１および第２の出力端子へ出力する信号レベル判定回路と、第１の電源端子と信号レベル判定回路との間に設けられ、制御信号に応じて信号レベル判定回路に対する第１の電源電圧の供給を制御する制御回路と、第１の出力端子と第２の電源端子との間に設けられ、制御信号に応じて第１の評価信号の電位を第２の電源電圧へ初期化する第１のリセット回路と、第２の出力端子と第２の電源端子との間に設けられ、制御信号に応じて第２の評価信号の電位を第２の電源電圧へ初期化する第２のリセット回路とを備えるものである。
【００１９】
回路構成の具体例として、第１の入力信号処理回路を、ゲート端子が第１の入力端子に接続され、ドレイン端子が第１の出力端子に接続された第１のＭＯＳトランジスタと、ゲート端子が第３の入力端子に接続され、ドレイン端子およびソース端子が第１のＭＯＳトランジスタのドレイン端子およびソース端子にそれぞれ接続された第２のＭＯＳトランジスタと、入力が第１および第２のＭＯＳトランジスタのドレイン端子に接続された第１のインバータと、ゲート端子が第１のインバータの出力に接続され、ドレイン端子が第１および第２のＭＯＳトランジスタのソース端子に接続され、ソース端子が第２の電源端子に接続された第３のＭＯＳトランジスタとから構成し、第２の入力信号処理回路を、ゲート端子が第２の入力端子に接続され、ドレイン端子が第２の出力端子に接続された第４のＭＯＳトランジスタと、ゲート端子が第４の入力端子に接続され、ドレイン端子およびソース端子が第４のＭＯＳトランジスタのドレイン端子およびソース端子にそれぞれ接続された第５のＭＯＳトランジスタと、入力が第４および第５のＭＯＳトランジスタのドレイン端子に接続された第２のインバータと、ゲート端子が第２のインバータの出力に接続され、ドレイン端子が第４および第５のＭＯＳトランジスタのソース端子に接続され、ソース端子が第２の電源端子に接続された第６のＭＯＳトランジスタとから構成してもよい。
【００２０】
回路構成の具体例として、信号レベル判定回路を、制御回路から供給される第１の電源電圧で動作し、入力が第１の出力端子に接続され、出力が第２の出力端子に接続された第３のインバータと、制御回路から供給される第１の電源電圧で動作し、入力が第３のインバータの出力に接続され、出力が第３のインバータの入力に接続された第４のインバータとから構成してもよい。
【００２１】
回路構成の具体例として、第１のリセット回路を、ゲート端子が制御端子に接続され、ドレイン端子が第１の出力端子に接続され、ソース端子が第２の電源端子に接続された第７のＭＯＳトランジスタから構成し、第２のリセット回路を、ゲート端子が制御端子に接続され、ドレイン端子が第２の出力端子に接続され、ソース端子が第２の電源端子に接続された第８のＭＯＳトランジスタから構成してもよい。
【００２２】
回路構成の具体例として、制御回路を、ゲート端子が制御端子に接続され、ソース端子が第１の電源端子に接続され、ドレイン端子が信号レベル判定回路に接続された第９のＭＯＳトランジスタから構成してもよい。
【００２３】
また、制御信号として、当該電圧比較器の初期化動作を指示する第１の信号レベルと当該電圧比較器の比較動作を指示する第２の信号レベルとで交互に変化するパルス信号を用い、制御回路で、制御信号が第１の信号レベルの際は信号レベル判定回路への第１の電源電圧の供給を停止し、制御信号が第２の信号レベルの際は信号レベル判定回路への第１の電源電圧を供給し、第１および第２のリセット回路で、制御信号が第１の信号レベルの際は第１および第２の評価信号の電位をそれぞれ第２の電源電圧に初期化し、制御信号が第２の信号レベルの際は第１および第２の評価信号の電位をそれぞれ第２の電源電圧から開放するようにしてもよい。
【００２４】
また、任意の比較電圧を所定の基準電圧と比較する際、第１の入力信号として比較電圧を用いるとともに、第２の入力信号として基準電圧を用い、第３の入力信号として基準電圧と逆相の逆相基準電圧を用い、第４の入力信号として比較電圧と逆相の逆相比較電圧を用いるようにしてもよい。
【００２５】
また、本発明にかかる電圧比較方法は、入力された複数の入力信号の電圧を比較しその比較結果を出力する電圧比較器で用いられる電圧比較方法において、第１の入力信号および第３の入力信号を合成して得られる電位を示す第１の評価信号を生成する第１の入力信号処理ステップと、第２の入力信号および第４の入力信号を合成して得られる電位を示す第２の評価信号を生成する第２の入力信号処理ステップと、第１の評価信号と第２の評価信号との電位を比較し、その比較結果に応じた電位を示す第１の評価信号と第２の評価信号を出力する信号レベル判定ステップとを備えるものである。
【発明の効果】
【００２６】
本発明によれば、第１の入力信号処理回路により、第１の入力信号と第３の入力信号のとを合成して得られる第１の評価信号が生成されるとともに、第２の入力信号処理回路により、第２の入力信号と第４の入力信号とを合成して得られる第２の評価信号が生成されて、これら第１の評価信号と第２の評価信号とが信号レベル判定回路で比較されるため、第１および第２の入力信号のみを入力する場合と比較して第１および第２の評価信号の電位差として大きな電位差が得られる。
【００２７】
したがって、第１および第２の評価信号の電位差をより短い時間で大きく変化させることができ、入力信号のうちのいずれかの電圧がＦＥＴのしきい電圧より低い場合でも、これら入力信号の電圧がしきい電圧以上の場合と同程度の時間で比較結果が得られる。これにより、電圧比較器として、入力信号の電圧とＦＥＴのしきい電圧と関係にあまり影響を受けることがなくなり、不感領域が小さく高い応答性の電圧比較器を実現できる。
【発明を実施するための最良の形態】
【００２８】
次に、本発明の実施の形態について図面を参照して説明する。
［第１の実施の形態］
まず、図１を参照して、本発明の第１の実施の形態にかかる電圧比較器１００について説明する。図１は本発明の第１の実施の形態にかかる電圧比較器１００の構成を示すブロック図である。なお、前述した図１０の電圧比較器２００と同じまたは同等部分には同一符号を付してある。
【００２９】
この電圧比較器１００は、第１の入力信号処理回路１０、第２の入力信号処理回路２０、信号レベル判定回路３０、第１のリセット回路４０、第２のリセット回路５０、および制御回路６０から構成されている。
【００３０】
本実施の形態では、第１の入力信号処理回路１０で、第１の入力信号１２Ａと第３の入力信号１２Ｂを合成して得られる電位Ｖａを第１の評価信号１３として出力するとともに、第２の入力信号処理回路２０で、第２の入力信号２２Ａと第４の入力信号２２Ｂとを合成して得られる電位Ｖｂを第２の評価信号２３として出力し、これら第１の評価信号１３および第２の評価信号２３を信号レベル判定回路３０で比較するようにしたものである。
【００３１】
図１において、第１の入力信号処理回路１０は、第１の入力端子１１Ａから入力された比較電圧を示す第１の入力信号１２Ａと、第３の入力端子１１Ｂから入力された逆相基準電圧を示す第３の入力信号１２Ｂとを入力とし、これら第１の入力信号１２Ａと第３の入力信号１２Ｂとの合成結果に応じた電位Ｖａを持つ第１の評価信号１３を出力する回路部である。
第２の入力信号処理回路２０は、第２の入力端子２１Ａから入力された基準電圧を示す第２の入力信号２２Ａと、第４の入力端子２１Ｂから入力された逆相比較電圧を示す第４の入力信号２２Ｂとを入力とし、これら第２の入力信号２２Ａと第４の入力信号２２Ｂとの合成結果に応じた電位Ｖｂを持つ第２の評価信号２３を出力する回路部である。
【００３２】
信号レベル判定回路３０は、第１の評価信号１３の電位Ｖａと第２の評価信号２３の電位Ｖｂとを比較し、第１の電源電圧または第２の電源電圧のうち、いずれか一方を第１の評価信号１３の電位Ｖａとして出力し、他方を第２の評価信号２３の電位Ｖｂとして出力する回路部である。
制御回路６０は、制御信号６２による初期化指示に応じて、信号レベル判定回路３０に対する第１の電源電圧７３Ａの供給を停止し、制御信号６２による初期化指示終了に応じて信号レベル判定回路３０に対する第１の電源電圧７３Ａの供給を開始する回路部である。
【００３３】
第１のリセット回路４０は、制御端子６１から入力された制御信号６２による初期化指示に応じて、第１の評価信号１３の電位Ｖａを第２の電源電位７２Ｂに初期化し、制御信号６２による初期化指示終了に応じて電位Ｖａを第２の電源電位７２Ｂから開放する回路部である。
第２のリセット回路５０は、制御信号６２による初期化指示に応じて、第２の評価信号２３の電位Ｖｂを第２の電源電位７２Ｂに初期化し、制御信号６２による初期化指示終了に応じて電位Ｖｂを第２の電源電位７２Ｂから開放する回路部である。
【００３４】
［第１の実施の形態の動作］
次に、図２を参照して、本発明の第２の実施の形態にかかる電圧比較器１００の動作について説明する。図２は、本発明の第２の実施の形態にかかる電圧比較器１００の動作を示すタイミングチャートである。以下では、第１の電源電圧として電源電圧ＶＤＤが供給され、第２の電源電圧として接地電位ＧＮＤ（ＶＤＤ＞ＧＮＤ）が供給される場合を例として説明する。
【００３５】
この電圧比較器１００では、制御信号６２として、電圧比較器１００の初期化動作を指示する第１の信号レベル（電源電圧ＶＤＤ）と当該電圧比較器の比較動作を指示する第２の信号レベル（接地電位ＧＮＤ）とで交互に変化するパルス信号か供給され、電圧比較器１００の動作が制御される。
【００３６】
時刻ｔ１において、制御信号６２が電源電圧ＶＤＤレベルに制御されて初期化動作期間が開始された場合、制御回路６０がオフになるとともに、第１のリセット回路４０および第２のリセット回路５０がオンになる。これにより、信号レベル判定回路３０が初期化され、第１の評価信号１３の電位Ｖａ、および第２の評価信号２３の電位Ｖｂが放電され、接地電位ＧＮＤに設定される。
【００３７】
このとき、第１の入力端子１１Ａ、第２の入力端子２１Ａ、第３の入力端子１１Ｂ、および第４の入力端子２１Ｂから、比較電圧Ｖｉｎ、基準電圧Ｖｒｅｆ、逆相基準電圧Ｖｒｅｆ−、および逆相比較電圧Ｖｉｎ−が、第１および第２の入力信号処理回路１０，２０へ供給されるが、制御回路６０がオフ状態にあるので、信号レベル判定回路３０には電流が流れず、電圧比較器１００は動作しない。この状態が初期状態である。
【００３８】
次の時刻ｔ２において、制御信号６２が接地電位ＧＮＤレベルに制御されて比較動作期間が開始された場合、制御回路６０がオンになるとともに、第１のリセット回路４０および第２のリセット回路５０がオフになる。
これにより、信号レベル判定回路３０に電流が流れて動作状態になる。また、電源電圧ＶＤＤ→制御回路６０→信号レベル判定回路３０→第１の入力信号処理回路１０→接地電位ＧＮＤの経路と、電源電圧ＶＤＤ→制御回路６０→信号レベル判定回路３０→第２の入力信号処理回路２０→接地電位ＧＮＤの経路とに電流が流れる。
【００３９】
これに応じて、第１の入力信号処理回路１０から、比較電圧Ｖｉｎと逆相基準電圧Ｖｒｅｆ−とを合成して得られる電位Ｖａが出力されるとともに、第２の入力信号処理回路２０から、基準電圧Ｖｒｅｆと逆相比較電圧Ｖｉｎ−とを合成して得られる電位Ｖｂが出力される。
ここで、Ｖｉｎ＞Ｖｒｅｆの場合、Ｖｒｅｆ−＞Ｖｉｎ−であることから、Ｖｉｎ＋Ｖｒｅｆ−＞Ｖｒｅｆ＋Ｖｉｎ−となり、結果として電位Ｖａより電位Ｖｂの方が高くなる。
【００４０】
したがって、信号レベル判定回路３０に電源が供給されていることから、上記のようにして発生した第１の評価信号１３の電位Ｖａと第２の評価信号２３の電位Ｖｂとのわずかな電位差が増幅され、これら電位Ｖａ，Ｖｂの電位差がある程度大きくなった時点、すなわち時刻ｔ２からΔｔだけ経過した時刻ｔ３に信号レベル判定回路３０が動作し、電位Ｖａ，Ｖｂのいずれか一方が電源電圧ＶＤＤレベルとなり、他方が接地電位ＧＮＤレベルとなる。
【００４１】
この際、本実施の形態にかかる第１および第２の入力信号処理回路１０，２０によれば、逆相基準電圧Ｖｒｅｆ−および逆相比較電圧Ｖｉｎ−により得られる電位を、それぞれ比較電圧Ｖｉｎおよび基準電圧Ｖｒｅｆと合成して得られる電位Ｖａ，Ｖｂを比較している。したがって、前述した図１０のように比較電圧Ｖｉｎおよび基準電圧Ｖｒｅｆのみを用いた場合と比較して、本実施の形態を適用したほうがより短い時間で大きく変化する電位差を得ることができる。
これにより、信号レベル判定回路３０が動作するレベルまでに要する時間が短くなって、ＶｉｎおよびＶｒｅｆがＶｔｈ以上の場合と同程度の時間Δｔで所望の比較結果が得られる。
【００４２】
図２では、時刻ｔ３において、電位Ｖａ，Ｖｂの電位差がある程度大きくなったため、これら電位差が増幅されて、低い方の電位Ｖａが接地電位ＧＮＤとなり、高い方の電位Ｖｂが電源電圧ＶＤＤとなる。
したがって、この電位Ｖｂが電圧比較器１００の出力Ｖｏｕｔとなり、比較電圧Ｖｉｎ＞基準電圧Ｖｒｅｆを示す電源電圧ＶＤＤレベルが第２の出力端子２４から出力される。また、電位Ｖｂとは逆位相の電位Ｖａが電圧比較器１００の出力Ｖｏｕｔ−となり、比較電圧Ｖｉｎ＞基準電圧Ｖｒｅｆを示す接地電位ＧＮＤレベルが第１の出力端子１４から出力される。
【００４３】
このように、本実施の形態によれば、第１の入力信号処理回路１０で、第１の入力信号１２Ａと第３の入力信号１２Ｂとの合成結果に応じた電位Ｖａを第１の評価信号１３として出力するとともに、第２の入力信号処理回路２０で、第２の入力信号２２Ａと第４の入力信号２２Ｂとの合成結果に応じた電位Ｖｂを第２の評価信号２３として出力するようにしたので、第１および第２の入力信号のみを入力する場合と比較して第１の評価信号１３および第２の評価信号２３の電位差が大きくなる。
【００４４】
したがって、これら第１の評価信号１３および第２の評価信号２３の電位差をより短い時間で大きく変化させることができ、比較電圧Ｖｉｎおよび基準電圧ＶｒｅｆがＦＥＴのしきい電圧より低い場合でも、比較電圧および基準電圧がしきい電圧以上の場合と同程度の時間で比較結果が得られる。
これにより、電圧比較器として、比較電圧および基準電圧とＦＥＴのしきい電圧と関係にあまり影響を受けることがなくなり、不感領域が小さく高い応答性の電圧比較器を実現できる。
【００４５】
なお、以上では、第３の入力信号として逆相基準電圧を用い、第４の入力信号として逆相比較電圧を用いた場合について説明したが、これに限定されるものではなく、他の信号を用いて比較動作を行ってもよい。また、第１および第３の入力信号は、入れ替えて用いてもよく、第２および第４の入力信号についても同様である。
【００４６】
［第２の実施の形態］
次に、図３および図４を参照して、本発明の第２の実施の形態にかかる電圧比較器について説明する。図３は、本発明の第２の実施の形態にかかる電圧比較器で用いられる第１の入力信号処理回路１０の回路構成例である。図４は、本発明の第１の実施の形態にかかる電圧比較器で用いられる第２の入力信号処理回路２０の回路構成例である。
本実施の形態では、第１の入力信号処理回路１０および第２の入力信号処理回路２０の回路構成例について詳細に説明する。
【００４７】
図３に示す第１の入力信号処理回路１０は、ＮＭＯＳ電界効果トランジスタＴ１，Ｔ２，Ｔ３およびインバータＩ１から構成されており、図４に示す第２の入力信号処理回路２０は、ＮＭＯＳ電界効果トランジスタＴ４，Ｔ５，Ｔ６およびインバータＩ２から構成されている。以下では、ＰＭＯＳ電界効果トランジスタ（ＰＭＯＳＦＥＴ）、ＮＭＯＳ電界効果トランジスタ（ＮＭＯＳＦＥＴ）を、必要な場合以外には、単に「トランジスタ」または「ＭＯＳトランジスタ」という。
【００４８】
図３の第１の入力信号処理回路１０において、トランジスタＴ１は、ゲート端子が第１の入力端子１１Ａに接続され、ドレイン端子が第１の出力端子１４に接続されている。トランジスタＴ２は、ゲート端子が第３の入力端子１１Ｂに接続され、ドレイン端子およびソース端子がトランジスタＴ１のドレイン端子およびソース端子にそれぞれ接続されている。インバータＩ１は、入力がトランジスタＴ１，Ｔ２のドレイン端子に接続されている。トランジスタＴ３は、ゲート端子がインバータＩ１の出力に接続され、ドレイン端子がトランジスタＴ１，Ｔ２のソース端子に接続され、ソース端子が第２の電源端子７１Ｂに接続されている。
【００４９】
第１の入力端子１１Ａには、第１の入力信号１２Ａとして比較電圧Ｖｉｎが入力される。第３の入力端子１１Ｂには、第３の入力信号１２Ｂとして基準電圧Ｖｒｅｆと逆相の電圧すなわち電源電圧ＶＤＤと接地電位ＧＮＤとの中点電位ＶＤＧ＝（ＶＤＤ＋ＧＮＤ）／２を挟んで基準電圧Ｖｒｅｆを反転した逆相基準電圧Ｖｒｅｆ−（＝ＶＤＤ−Ｖｒｅｆ＋ＧＮＤ）が、第２の入力端子２１Ａへの基準電圧Ｖｒｅｆと並行して外部から入力される。
【００５０】
図４の第２の入力信号処理回路２０において、トランジスタＴ４は、ゲート端子が第２の入力端子２１Ａに接続され、ドレイン端子が第２の出力端子２４に接続されている。トランジスタＴ５は、ゲート端子が第４の入力端子２１Ｂに接続され、ドレイン端子およびソース端子がトランジスタＴ４のドレイン端子およびソース端子にそれぞれ接続されている。インバータＩ２は、入力がトランジスタＴ４のドレイン端子に接続されている。トランジスタＴ６は、ゲート端子がインバータＩ２の出力に接続され、ドレイン端子がトランジスタＴ４，Ｔ５のソース端子に接続され、ソース端子が第２の電源端子７１Ｂに接続されている。
【００５１】
第２の入力端子２１Ａには、第２の入力信号２２Ａとして基準電圧Ｖｒｅｆが入力される。第４の入力端子２１Ｂには、第４の入力信号２２Ｂとして比較電圧Ｖｉｎと逆相の電圧すなわち電源電圧ＶＤＤと接地電位ＧＮＤとの中点電位ＶＤＧ＝（ＶＤＤ＋ＧＮＤ）／２を挟んで比較電圧Ｖｉｎを反転した逆相比較電圧Ｖｉｎ−（＝ＶＤＤ−Ｖｉｎ＋ＧＮＤ）が、第１の入力端子１１Ａへの比較電圧Ｖｉｎと並行して外部から入力される。
【００５２】
［第２の実施の形態の動作］
次に、前述した図３および図４を参照して、本発明の第２の実施の形態にかかる電圧比較器の動作として、第１の入力信号処理回路１０および第２の入力信号処理回路２０の動作について詳細に説明する。
【００５３】
前述した図２の時刻ｔ１において、制御信号６２が電源電圧ＶＤＤレベルに制御されて初期化動作期間が開始された場合、第１の評価信号１３の電位Ｖａおよび第２の評価信号２３の電位Ｖｂは、第１および第２のリセット回路４０，５０により接地電位ＧＮＤに設定される。
この状態において、電位Ｖａ，Ｖｂは接地電位ＧＮＤレベルであるので、第１の入力信号処理回路１０および第２の入力信号処理回路２０において、インバータＩ１，Ｉ２の出力信号は電源電圧ＶＤＤレベルになり、トランジスタＴ３，Ｔ６がオンする。
【００５４】
このとき、第１の入力端子１１Ａ、第２の入力端子２１Ａ、第３の入力端子１１Ｂ、および第４の入力端子２１Ｂから、比較電圧Ｖｉｎ、基準電圧Ｖｒｅｆ、逆相基準電圧Ｖｒｅｆ−、および逆相比較電圧Ｖｉｎ−として、トランジスタＴ１，Ｔ４，Ｔ２，Ｔ５をオンさせる電位が供給されるが、制御回路６０がオフ状態にあるので、信号レベル判定回路３０には電流が流れず、電圧比較器１００は動作しない。この状態が初期状態である。
【００５５】
次の時刻ｔ２において、制御信号６２が接地電位ＧＮＤレベルに制御されて比較動作期間が開始された場合、制御回路６０がオンになるとともに、第１のリセット回路４０および第２のリセット回路５０がオフになる。
これにより、信号レベル判定回路３０に電流が流れて動作状態になる。また、電源電圧ＶＤＤ→制御回路６０→信号レベル判定回路３０→（Ｔ１，Ｔ２）→Ｔ３→接地電位ＧＮＤの経路と、電源電圧ＶＤＤ→制御回路６０→信号レベル判定回路３０→（Ｔ４，Ｔ５）→Ｔ６→接地電位ＧＮＤの経路とに電流が流れ、電位Ｖａ，Ｖｂがそれぞれ上昇する。
【００５６】
この際、比較電圧Ｖｉｎ、逆相比較電圧Ｖｉｎ−、基準電圧Ｖｒｅｆ、および逆相基準電圧Ｖｒｅｆ−の違いに応じて、トランジスタＴ１，Ｔ２のオン抵抗が合成された並列抵抗値Ｒｉｎと、トランジスタＴ４，Ｔ５のオン抵抗が合成された並列抵抗値Ｒｒｅｆも異なるため、電位Ｖａ，Ｖｂのうち並列抵抗値の高い経路側の電位が高くなる。また、図２に示すように、Ｖｉｎ＞Ｖｒｅｆである場合は、Ｖｉｎ−＜Ｖｒｅｆ−となる。
【００５７】
これにより、比較電圧Ｖｉｎおよび基準電圧ＶｒｅｆがトランジスタＴ１，Ｔ４，Ｔ２，Ｔ５のしきい電圧Ｖｔｈより低い場合、トランジスタＴ１，Ｔ４のオン抵抗が比較的高く、並列抵抗値Ｒｉｎ，Ｒｒｅｆにおいて、トランジスタＴ２，Ｔ５のオン抵抗が支配的となる。さらにトランジスタＴ２のオン抵抗に比較してトランジスタＴ５のオン抵抗が高いことから、トランジスタＴ１，Ｔ２のオン抵抗の並列抵抗値Ｒｉｎより、トランジスタＴ４，Ｔ５のオン抵抗の並列抵抗値Ｒｒｅｆが大きくなり、結果として電位Ｖａより電位Ｖｂの方が高くなる。
【００５８】
したがって、信号レベル判定回路３０に電源が供給されていることから、上記のようにして発生した入力端子Ａ，Ｂのわずかな電位差が増幅され、これら電位Ｖａ，Ｖｂの電位差がある程度大きくなった時点、すなわち時刻ｔ２からΔｔだけ経過した時刻ｔ３に、電位Ｖａ，Ｖｂのいずれか一方が電源電圧ＶＤＤレベルとなり、他方が接地電位ＧＮＤレベルとなる。
【００５９】
なお、第１の評価信号１３および第２の評価信号２３のうち、電位Ｖａ，Ｖｂが電源電圧ＶＤＤになった方において、電源電圧ＶＤＤ→制御回路６０→信号レベル判定回路３０→（Ｔ４，Ｔ５）→Ｔ６→接地電位ＧＮＤの経路、または電源電圧ＶＤＤ→制御回路６０→信号レベル判定回路３０→（Ｔ１，Ｔ２）→Ｔ３→接地電位ＧＮＤの経路が形成される。
しかし、電位Ｖａ，Ｖｂのうち電源電圧ＶＤＤになった側のインバータＩ１，Ｉ２の出力が接地電位ＧＮＤレベルになるため、トランジスタＴ３またはトランジスタＴ６がオフになり、これら経路を流れる直流電流が阻止される。
【００６０】
図２では、時刻ｔ３において、電位Ｖａ，Ｖｂの電位差がある程度大きくなったため、これら電位差が増幅されて、低い方の電位Ｖａが接地電位ＧＮＤとなり、高い方の電位Ｖｂが電源電圧ＶＤＤとなる。
したがって、この電位Ｖｂが電圧比較器１００の出力Ｖｏｕｔとなり、比較電圧Ｖｉｎ＞基準電圧Ｖｒｅｆを示す電源電圧ＶＤＤレベルが第２の出力端子２４から出力される。また、電位Ｖｂとは逆位相の電位Ｖａが電圧比較器１００の出力Ｖｏｕｔ−となり、比較電圧Ｖｉｎ＞基準電圧Ｖｒｅｆを示す接地電位ＧＮＤレベルが第１の出力端子１４から出力される。
【００６１】
このように、本実施の形態によれば、比較電圧Ｖｉｎおよび基準電圧ＶｒｅｆがトランジスタＴ１，Ｔ４のしきい電圧Ｖｔｈより低い場合、比較電圧Ｖｉｎおよび基準電圧Ｖｒｅｆに応じたトランジスタＴ１，Ｔ４のオン抵抗に対して、逆相基準電圧Ｖｒｅｆ−および逆相比較電圧Ｖｉｎ−に応じたトランジスタＴ２，Ｔ５のオン抵抗がそれぞれ合成されて、第１および第２の評価信号の電位Ｖａ，Ｖｂが、比較的短い時間で変化するため、比較電圧および基準電圧がしきい電圧以上の場合と同程度の時間Δｔで比較結果が得られる。
したがって、電圧比較器として、ＦＥＴという極めて簡素な回路構成を追加するだけで、比較電圧および基準電圧とＦＥＴのしきい電圧と関係に影響を受けることなく、高い応答性が得られる。
【００６２】
また、第１の入力端子１１Ａおよび第３の入力端子１１Ｂと信号レベル判定回路３０とがトランジスタＴ１，Ｔ２によって回路的に分離され、また、第２の入力端子２１Ａおよび第４の入力端子２１Ｂと信号レベル判定回路３０とがトランジスタＴ４，Ｔ５によって回路的に分離されているので、電圧比較器で生じるキックバック雑音を防止することができ、しかも高速化と低電力化とを同時に実現することができる。
【００６３】
その後、次の新たな電圧比較動作を行うため、時刻ｔ４において、制御信号６２を制御して、電圧比較器１００全体を初期状態に移行させる。
すなわち、時刻ｔ４において、制御信号６２を電源電圧ＶＤＤとした場合、制御回路６０がオフとなり、信号レベル判定回路３０への電源供給が停止されるため、第１および第２の評価信号１３，２３の電位Ｖａ，Ｖｂはフローティング状態となる。
しかし、制御信号６２が電源電圧ＶＤＤへ変化した時点で、第１および第２のリセット回路４０，５０がともにオンとなるため、電位Ｖａ，Ｖｂが第１および第２のリセット回路４０，５０を介して接地電位ＧＮＤまで放電される。
【００６４】
このとき、第１および第２のリセット回路４０，５０には、制御信号６２として十分に高い電源電圧ＶＤＤが供給されるため、通常、電源電圧ＶＤＤより低い比較電圧Ｖｉｎや基準電圧Ｖｒｅｆ、さらにはこれらの逆相基準電圧Ｖｒｅｆ−や逆相比較電圧Ｖｉｎ−がゲート端子に供給されているトランジスタＴ１，Ｔ４，Ｔ２，Ｔ５のオン抵抗に比較して、十分小さいオン抵抗となる。
【００６５】
したがって、これらトランジスタＴ１，Ｔ４，Ｔ２，Ｔ５を介して電位Ｖａ，Ｖｂを放電する場合と比較して、トランジスタＴ７，Ｔ８により短時間で確実に電位Ｖａ，Ｖｂが接地電位ＧＮＤまで放電される。
これにより、制御信号６２を立ち上げてから、電位Ｖａ，Ｖｂが接地電位ＧＮＤレベルまで低下するのに要する時間、すなわち次の電圧比較動作の準備に要する時間を大幅に短縮でき、極めて短い時間で繰り返し電圧比較動作を行うことができる。
【００６６】
なお、以上では、しきい電圧Ｖｔｈ＞比較電圧Ｖｉｎ＞基準電圧Ｖｒｅｆであり、しきい電圧Ｖｔｈ＜逆相比較電圧Ｖｉｎ−＜逆相基準電圧Ｖｒｅｆ−の場合について説明したが、これに限定されるものではない。
一般に、動作電源電圧幅ＶＤＤ−ＧＮＤとしては、例えばＶＤＤとＧＮＤとの間に複数のＦＥＴを直列に配置して用いるため、ＦＥＴのしきい電圧Ｖｔｈの２倍以上の電圧が用いられる。
【００６７】
したがって、このような場合には、比較電圧Ｖｉｎ、基準電圧Ｖｒｅｆ、逆相比較電圧Ｖｉｎ−、および逆相基準電圧Ｖｒｅｆ−のいずれかが必ずしきい電圧Ｖｔｈより高くなる。
これにより前述と同様にして、しきい電圧Ｖｔｈより高くなったいずれかの入力電圧に対応するトランジスタのオン抵抗が小さくなって、短い時間で入力電位Ｖａ，Ｖｂに差が生じて動作し、所望の比較結果が得られる。
【００６８】
［第３の実施の形態］
次に、図５〜図７を参照して、本発明の第３の実施の形態にかかる電圧比較器を構成する信号レベル判定回路３０、第１のリセット回路４０、第２のリセット回路５０、および制御回路６０の回路構成例について詳細に説明する。
以上で説明した各実施の形態にかかる電圧比較器１００において、信号レベル判定回路３０、第１のリセット回路４０、第２のリセット回路５０、および制御回路６０については、次のような回路構成例を用いてもよい。
【００６９】
本実施の形態で説明するこれら信号レベル判定回路３０、第１のリセット回路４０、第２のリセット回路５０、および制御回路６０については、これらのうちいずれか１つまたは複数を組み合わせて、前述した各実施の形態に適用すればよく、すべてを適用する必要はない、
なお、これら信号レベル判定回路３０、第１のリセット回路４０、第２のリセット回路５０、および制御回路６０については、以下の回路構成例に限定されるものではなく、同等の機能を有する回路であれば、他の回路構成を用いてもよい。
【００７０】
［信号レベル判定回路］
まず、図５を参照して、信号レベル判定回路３０の具体的な回路構成例について説明する。図５は、信号レベル判定回路３０の回路構成例である。
信号レベル判定回路３０は、入力および出力が互いに逆方向で並列接続されたインバータＩ３とインバータＩ４とから構成されている。
【００７１】
インバータＩ３は、ＰＭＯＳ電界効果トランジスタＴ１１とＮＭＯＳ電界効果トランジスタＴ１２からなる一般的なインバータ回路から構成され、インバータＩ４は、ＰＭＯＳ電界効果トランジスタＴ２１とＮＭＯＳ電界効果トランジスタＴ２２からなる一般的なインバータ回路から構成されている。
インバータＩ３の出力端子はインバータＩ４の入力端子に接続され、インバータＩ４の出力端子はインバータＩ３の入力端子に接続されている。
【００７２】
インバータＩ３の出力端子とインバータＩ４の入力端子は、第１の評価信号１３が出力される第１の入力信号処理回路１０と第１の出力端子１４とに接続されている。インバータＩ４の出力端子とインバータＩ３の入力端子は、第２の評価信号２３が出力される第２の入力信号処理回路２０と第２の出力端子２４とに接続されている。
インバータＩ３の電源側端子はインバータＩ４の電源側端子と接続され、その接続点に制御回路６０からの第１の電源電圧７３Ａが印加される。また、インバータＩ３の接地側端子はインバータＩ４の接地側端子と接続され、その接続点に第２の電源電圧７２Ｂが印加される。
【００７３】
この際、トランジスタＴ１１，Ｔ１２，Ｔ２１，Ｔ２２に電流が流れ、インバータＩ３，Ｉ４が動作状態となった状態で、第１の評価信号１３の電位Ｖａと第２の評価信号２３の電位Ｖｂとの電位差が、トランジスタＴ１１，Ｔ１２，Ｔ２１，Ｔ２２のいずれかのしきい電圧Ｖｔｈを超えた場合、当該トランジスタが完全にオンして、インバータＩ３の出力すなわち第１の評価信号１３の電位Ｖａが電源電圧ＶＤＤレベルまたは接地電位ＧＮＤレベルに固定され、インバータＩ４の出力すなわち第２の評価信号２３の電位Ｖｂが電位Ｖｂとは逆の接地電位ＧＮＤレベルまたは電源電圧ＶＤＤレベルに固定される。
【００７４】
［リセット回路］
次に、図６を参照して、第１および第２のリセット回路４０，５０の具体的な回路構成例について説明する。図６は、第１および第２のリセット回路４０，５０の回路構成例である。
【００７５】
第１のリセット回路４０は、ドレイン端子が第１の評価信号１３の電位を示す第１の出力端子１４に接続され、ソース端子が第２の電源端子７１Ｂに接続されたＮＭＯＳ電界効果トランジスタＴ７から構成されており、トランジスタＴ７のゲート端子に制御信号６２が入力されている。
また、第２のリセット回路５０は、ドレイン端子が第２の評価信号２３の電位を示す第２の出力端子２４に接続され、ソース端子が第２の電源端子７１Ｂに接続されたＮＭＯＳ電界効果トランジスタＴ８から構成されており、トランジスタＴ８のゲート端子に制御信号６２が入力されている。
【００７６】
そして、制御信号６２が電源電圧ＶＤＤレベルに制御されて初期化動作期間が開始された場合、これらトランジスタＴ７，Ｔ８がオンし、第１の評価信号１３の電位Ｖａ、および第２の評価信号２３の電位Ｖｂが放電され、接地電位ＧＮＤに設定される。
また、制御信号６２が接地電位ＧＮＤレベルに制御されて比較動作期間が開始された場合、これらトランジスタＴ７，Ｔ８がオフし、電位Ｖａおよび電位Ｖｂが接地電位ＧＮＤから開放される。
【００７７】
［制御回路］
次に、図７を参照して、制御回路６０の具体的な回路構成例について説明する。図７は、制御回路６０の回路構成例である。
制御回路６０は、第１の電源電圧７２Ａが供給される第１の電源端子７１Ａにソース端子が接続され、信号レベル判定回路３０の電源側端子にドレイン端子が接続されたＰＭＯＳ電界効果トランジスタＴ９から構成されており、トランジスタＴ９のゲート端子に制御端子６１が入力されている。
そして、制御信号６２が接地電位ＧＮＤレベルに制御されて比較動作期間が開始された場合、トランジスタＴ９がオンし、第１の電源電圧７２Ａが第１の電源電圧７３Ａとして信号レベル判定回路３０へ供給される。
【００７８】
［第４の実施の形態］
次に、図８を参照して、本発明の第４の実施の形態にかかる電圧比較器１０１について説明する。図８は本発明の第４の実施の形態にかかる電圧比較器１０１を示す回路図である。
本実施の形態では、前述した第１の実施の形態にかかる電圧比較器１００の具体的回路構成として、前述の図３および図４で説明した第１および第２の入力信号処理回路１０，２０の回路構成例に加えて、前述の図５で説明した信号レベル判定回路３０の回路構成例、前述の図６で説明した第１および第２のリセット回路４０，５０の回路構成例、および前述の図７で説明した制御回路６０の回路構成例を、それぞれ適用したものである。
【００７９】
これにより、本実施の形態によれば、前述した第１および第２の実施の形態と同様に、第１の評価信号１３および第２の評価信号２３の電位差をより短い時間で大きく変化させることができる。
したがって、比較電圧Ｖｉｎおよび基準電圧ＶｒｅｆがＦＥＴのしきい電圧より低い場合でも、比較電圧および基準電圧がしきい電圧以上の場合と同程度の時間で比較結果が得られ、電圧比較器として、ＦＥＴという極めて簡素な回路構成を追加するだけで、比較電圧および基準電圧とＦＥＴのしきい電圧と関係に影響を受けることがなくなり、不感領域が小さく高い応答性の電圧比較器を実現できる。
【００８０】
［第５の実施の形態］
次に、図９を参照して、本発明の第５の実施の形態にかかる電圧比較器１０２について説明する。図９は本発明の第５の実施の形態にかかる電圧比較器１０２を示す回路図である。
前述した第４の実施の形態にかかる電圧比較器１０１では、第１および第２の入力信号処理回路１０，２０が信号レベル判定回路３０の電源電圧ＶＤＤ側に設けられている場合を例として説明したが、本実施の形態にかかる電圧比較器１０２のように、第１および第２の入力信号処理回路１０，２０を信号レベル判定回路３０の接地電位ＧＮＤ側に設けてもよい。
【００８１】
この場合、電圧比較器１０１と比べて、各ＦＥＴのチャネルとして逆チャネルのＦＥＴを用い、電圧比較器全体の動作論理を反転すればよい。すなわち、トランジスタＴ９，Ｔ１１，Ｔ２１としてＮＭＯＳＦＥＴを用い、トランジスタＴ１〜Ｔ８、Ｔ１２，Ｔ２２としてＰＭＯＳＦＥＴを用いればよく、各回路素子間の接続関係は、電圧比較器１０１と同一である。
また、第１の電源端子７１Ａに接地電位ＧＮＤ（第２の電源電圧）を印加し、第２の電源端子７１Ｂに動作電源ＶＤＤ（第１の電源電圧：ＶＤＤ＞ＧＮＤ）を印加すればよい。
【００８２】
これにより、電圧比較器１０１に対して相補的な構成の電圧比較器１０２であっても、前述した電圧比較器１０１と同様の作用効果が得られる。
【図面の簡単な説明】
【００８３】
【図１】本発明の第１の実施の形態にかかる電圧比較器の構成を示すブロック図である。
【図２】本発明の第１の実施の形態にかかる電圧比較器の動作を示すタイミングチャートである。
【図３】本発明の第２の実施の形態にかかる電圧比較器で用いる第１の入力信号処理回路の構成例を示す回路図である。
【図４】本発明の第２の実施の形態にかかる電圧比較器で用いる第２の入力信号処理回路の構成例を示す回路図である。
【図５】信号レベル判定回路の構成例を示す回路図である。
【図６】第１および第２のリセット回路の構成例を示す回路図である。
【図７】制御回路の構成例を示す回路図である。
【図８】本発明の第４の実施の形態にかかる電圧比較器の構成例を示す回路図である。
【図９】本発明の第５の実施の形態にかかる電圧比較器の構成例を示す回路図である。
【図１０】従来の電圧比較器の構成を示すブロック図である。
【図１１】従来の電圧比較器で用いる第１の入力信号処理回路の構成例を示す回路図である。
【図１２】従来の電圧比較器で用いる第２の入力信号処理回路の構成例を示す回路図である。
【図１３】従来の電圧比較器の動作を示すタイミングチャートである。
【符号の説明】
【００８４】
１００，１０１，１０２…電圧比較器、１０…第１の入力信号処理回路、１１Ａ…第１の入力端子、１１Ｂ…第３の入力端子、１２Ａ…第１の入力信号（比較電圧）、１２Ｂ…第３の入力信号（逆相基準電圧）、１３…第１の評価信号（Ｖａ）、１４…第１の出力端子、２０…第２の入力信号処理回路、２１Ａ…第２の入力端子、２１Ｂ…第４の入力端子、２２Ａ…第２の入力信号（基準電圧）、２２Ｂ…第４の入力信号（逆相比較電圧）、２３…第２の評価信号（Ｖｂ）、２４…第２の出力端子、３０…信号レベル判定回路、４０…第１のリセット回路、５０…第２のリセット回路、６０…制御回路、６１…制御端子、６２…制御信号、７１Ａ…第１の電源端子、７１Ｂ…第２の電源端子、７２Ａ，７３Ａ…第１の電源電圧、７２Ｂ…第２の電源電圧、Ｉ１〜Ｉ４…インバータ、Ｔ９，Ｔ１１，Ｔ２１…ＰＭＯＳＦＥＴ、Ｔ１〜Ｔ８，Ｔ１２，Ｔ２２…ＮＭＯＳＦＥＴ、ＶＤＤ…電源電圧、ＧＮＤ…接地電位、ＶＤＧ…中点電位、Ｖｉｎ…比較電圧、Ｖｉｎ−…逆相比較電圧、Ｖｒｅｆ…基準電圧、Ｖｒｅｆ−…逆相基準電圧、Ｖｏｕｔ，Ｖｏｕｔ−…出力電圧、Ｒｉｎ…並列抵抗値（Ｖｉｎ側）、Ｒｒｅｆ…並列抵抗値（Ｖｒｅｆ側）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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