(57)【要約】【課題】  音声処理システムの内部生成クロックを外部クロックに対して信号同期することを可能にし、内部の高逓倍ＰＬＬ回路を不要にする。【解決手段】  音声処理システムの信号処理ＬＳＩ１０１に、音声ＤＡＣ内蔵アナログＬＳＩ１０８から入力されるサンプリングクロックとシリアルデータクロックを信号処理ＬＳＩ１０１のシステムクロックに同期するための同期化部１０４と、システムクロックを分周して生成したシリアルデータクロックの周波数に近い周波数の内部生成クロックとシリアルデータクロックとの周波数のずれを検出する周波数誤差検出部１０３と、検出された周波数のずれに基づき内部生成クロックの周波数を補正して外部クロックに同期させる周波数誤差補正部１０２と、周波数補正情報に基づきシリアルデータ出力のタイミングを制御するタイミング制御部１０５とを備える。【選択図】  図１
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【特許請求の範囲】
【請求項１】
音声処理アプリケーションを実行し外部とシリアルデータの送受信を行う音声処理システムにおいて、
前記音声処理システムのシステムクロックを分周して生成される内部生成クロックと外部から供給される外部クロックとの周波数誤差を検出する周波数誤差検出手段と、
前記周波数誤差に基づき前記内部生成クロックの周波数を補正して前記外部クロックに同期させる周波数誤差補正手段と、を備えるクロック周波数補正システム。
【請求項２】
前記周波数誤差検出手段は、外部から入力されるシリアルデータクロックの周期を前記音声処理システムのシステムクロックで計測したカウント値と、前記内部生成クロックとして生成された内部データクロックの分周カウント値とを前記サンプリングクロックの周期毎に比較することにより、前記周波数誤差を検出し保持する請求項１記載のクロック周波数補正システム。
【請求項３】
前記周波数誤差検出手段は、外部から入力されるサンプリングクロックの周期を前記音声処理システムのシステムクロックで計測したカウント値と、前記内部生成クロックとして生成された内部サンプリングクロックの分周カウント値とを前記サンプリングクロックの周期毎に比較することにより、前記周波数誤差を検出し保持する請求項１または２記載のクロック周波数補正システム。
【請求項４】
前記周波数誤差に基づきシリアルデータの出力タイミングを補正するタイミング制御手段を備える請求項１から３のいずれか一項記載の周波数補正システム。
【請求項５】
前記タイミング制御手段は、前記サンプリングクロックの周期のカウント値と前記内部生成クロックの分周カウント値との差分だけ前記サンプリングクロックの周期内にあるシリアルデータ列のパルス幅を可変させる請求項４記載のクロック周波数補正システム。
【請求項６】
前記タイミング制御手段は、データ系列間のパルス幅の偏差を最小にするように、時系列的に離れたシリアルデータ列について分散的にパルス幅を可変させる請求項５のクロック周波数補正システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、音声や音楽用のシリアルデータの送受信を行う音声処理システムにおいて、内部生成されるクロックの外部クロックに対する信号同期を可能にするクロック周波数補正システムに関する。
【背景技術】
【０００２】
従来、音声処理システムのＬＳＩ構成としては、音声データ処理回路、音声ＤＡＣ、フィルタを組み合わせたものが一般的であり、音声ＤＡＣのサンプリングクロックに同期して音声データ処理回路が動作していた（例えば、特許文献１参照）。
【０００３】
近年の微細化技術の進展によりＬＳＩの集積度が飛躍的に向上したが、ＤＡＣ等のアナログ回路は、その特性的な問題からデジタル回路に比べて微細化を行い難いという側面がある。そのため、音声処理を含むシステムでは、音声用アナログ回路部を別個のアナログＬＳＩに内蔵させる傾向にある。
【０００４】
このようなアナログＬＳＩに内蔵された音声用ＤＡＣの用途が音声、音楽、ＭＩＤＩ再生等のアプリケーションに広がってきており、一つの音声用ＤＡＣでこれらのアプリケーションを切り替えて処理させることが望まれている。
【０００５】
その際に、音声、音楽、ＭＩＤＩ等はそれぞれサンプリング周波数が異なるため、音声用ＤＡＣのサンプリングクロックをクロックマスタにして、音声、音楽、ＭＩＤＩ等の処理回路に供給して動作させることができれば最も都合が良い。
【０００６】
しかし、音声、音楽、ＭＩＤＩ等の音声用ＤＡＣのサンプリングクロックは数十ＫＨｚ程度の周波数であり、このインターフェースクロックをアプリケーション処理回路側で使用すると、アプリケーション処理回路の動作周波数は一般に数十ＭＨｚであるため、高逓倍のアナログＰＬＬが必要となる。
【０００７】
図５は従来の音声処理システムの構成を示すブロック図である。図５において、音声処理システムは、信号処理ＬＳＩ５０１とアナログＬＳＩ５０３で構成される。アナログＬＳＩ５０３がクロックマスタとなり、このクロックから信号処理ＬＳＩ５０１に内蔵されたＰＬＬ５０２により逓倍して内部システムクロックを生成している。そのため、このＰＬＬ５０２は高逓倍のものが必要になる。
【特許文献１】特開平５−１５０００８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上述したように、音声用ＤＡＣのサンプリングクロックをクロックマスタとして、音声、音楽、ＭＩＤＩ等、音声処理アプリケーション用の信号処理ＬＳＩに供給して動作させる場合に、周波数が数十ＫＨｚ程度の音声用ＤＡＣのサンプリングクロックを動作周波数が数十ＭＨｚのアプリケーション処理回路側で使用すると高逓倍のアナログＰＬＬが必要になり、その実現性で問題があった。
【０００９】
また、アプリケーション処理回路側の信号処理ＬＳＩの内部クロックから分周信号を生成し、これをアナログＬＳＩに供給してＤＡＣの動作クロックとした場合は、アナログＬＳＩ内部においてアプリケーションに応じたクロック切り替えや複数のフィルタ構成が必要になり、ハードウェアリソース面で不利になるという問題があった。
【００１０】
本発明はかかる点に鑑みてなされたものであり、音声や音楽用のシリアルデータの送受信を行う音声処理システムにおいて、独自のクロックで動作する音声処理システムの内部で生成したシリアルデータクロックを音声ＤＡＣ内蔵アナログＬＳＩ等の外部クロックに対して信号同期することを可能にし、音声処理システムの内部に高逓倍ＰＬＬ回路を置くことを不要にして音声処理システムの省電力化を図ることができるクロック周波数補正システムを提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記課題を解決するために、本発明の第１の態様のクロック周波数補正システムは、音声処理アプリケーションを実行し外部と音声や音楽用のシリアルデータの送受信を行う音声処理システムにおいて、前記音声処理システムのシステムクロックを分周して生成される内部生成クロックと外部から供給される外部クロックとの周波数誤差を検出する周波数誤差検出手段と、前記周波数誤差に基づき前記内部生成クロックの周波数を補正して前記外部クロックに同期させる周波数誤差補正手段とを備える。この構成によれば、検出した周波数誤差により内部生成クロックの周波数を補正し、外部クロックの周波数に同期させることができるため、音声処理システムの内部に高逓倍ＰＬＬ回路を置かずに外部クロックに同期してシリアルデータを出力することが可能になり、携帯機器等においては省電力化を図ることができる。
【００１２】
本発明の第２の態様のクロック周波数補正システムは、第１の態様において、前記周波数誤差検出手段は、外部から入力されるシリアルデータクロックの周期を前記音声処理システムのシステムクロックで計測したカウント値と、前記内部生成クロックとして生成された内部データクロックの分周カウント値とを前記サンプリングクロックの周期毎に比較する構成を採ることにより、前記周波数誤差を検出し保持する。この構成によれば、外部から入力されるシリアルデータクロックのデューティに変化があった場合でも、保持された周波数誤差によりシリアルデータクロックに追随して補正ができるため、シリアルデータクロックに同期してシリアルデータを出力することができる。
【００１３】
本発明の第３の態様のクロック周波数補正システムは、第１または２の態様において、前記周波数誤差検出手段は、外部から入力されるサンプリングクロックの周期を前記音声処理システムのシステムクロックで計測したカウント値と、前記内部生成クロックとして生成された内部サンプリングクロックの分周カウント値とを前記サンプリングクロックの周期毎に比較する構成を採ることにより、前記周波数誤差を検出し保持する。この構成によれば、内部生成したサンプリングクロックの周期と、外部から入力されるサンプリングクロックの周期のずれを検出して全体の動作を補正することができる。
【００１４】
本発明の第４の態様のクロック周波数補正システムは、第１から３のうちいずれかの態様において、前記周波数誤差に基づきシリアルデータの出力タイミングを補正するタイミング制御手段を具備する構成を採る。この構成によれば、外部から入力されるシリアルデータクロックに同期して、最小の出力遅延でシリアルデータを出力することができる。
【００１５】
本発明の第５の態様のクロック周波数補正システムは、第４の態様において、前記サンプリングクロックの周期のカウント値と前記内部生成クロックの分周カウント値との差分だけ前記サンプリングクロックの周期内にあるシリアルデータ列のパルス幅を可変させる構成を採る。この構成によれば、外部から入力されるシリアルデータクロックからのシリアルデータ出力の出力遅延を常に最小に保つことが可能になる。
【００１６】
本発明の第６の態様のクロック周波数補正システムは、第５の態様において、前記タイミング制御手段は、データ系列間のパルス幅の偏差を最小にするように、時系列的に離れたシリアルデータ列について分散的にパルス幅を可変させる構成を採る。この構成によれば、周波数のずれをサンプリング周期で検出した場合に、あるひとつのシリアルデータ列のパルス幅を変化させるのではなく、補正対象を分散させるため、局所的なジッタを最小にすることができる。
【発明の効果】
【００１７】
本発明によれば、音声処理システムのシステムクロックを分周して生成された内部生成クロックを音声ＤＡＣ内蔵アナログＬＳＩ等の外部クロックマスタに対して信号同期することが可能になり、音声ＤＡＣ内蔵アナログＬＳＩと音声処理アプリケーションの信号処理ＬＳＩとを異なるクロックソースで構成できるようになり、消費電力やリソースに制約のある携帯機器等においては、高逓倍ＰＬＬを必要としないことで装置の省電力化を図ることができる。
【発明を実施するための最良の形態】
【００１８】
図１は本発明の一実施形態に係るクロック周波数補正システムを含む音声処理システムの構成を示すブロック図である。図１において、音声処理システムは、音声、音楽、ＭＩＤＩ等、音声処理アプリケーション用の信号処理ＬＳＩ１０１と、ＤＡＣを内蔵したアナログＬＳＩ１０８から構成される。
【００１９】
さらに、信号処理ＬＳＩ１０１は、アナログＬＳＩ１０８とのインターフェース部１０６、アナログＬＳＩ１０８からのクロックを信号処理ＬＳＩの内部クロックで同期する同期化部１０４、周波数のずれを検出する周波数誤差検出部１０３、その誤差を補正する周波数誤差補正部１０２、補正データによりアナログＬＳＩに出力するシリアルデータの出力タイミングを可変にするタイミング制御部１０５、信号処理ＬＳＩ内部のＰＬＬ部１０９、音声、音楽、ＭＩＤＩ等の処理ブロックである信号処理部１０７から構成される。
【００２０】
同期化部１０４は、アナログＬＳＩ１０８からのサンプリングクロックとシリアルデータクロックを、信号処理ＬＳＩの内部システムクロック（周波数ｆｓｙｓ）で動作する２段フリップフロップでラッチして同期化を行い、この信号を周波数誤差検出部１０３に出力する。
【００２１】
図２は周波数誤差検出部１０３の回路例を示すブロック図である。周波数誤差検出部１０３においては、同期化部１０４から入力されたシリアルデータクロックとサンプリングクロックの周期を、信号処理ＬＳＩの内部システムクロックでカウンタ２０１、２０２にてカウントする。
【００２２】
同時に、分周器２０３においては、内部システムクロックを分周してシリアルデータクロックにできるだけ近い周波数を持つ信号を生成する。この生成信号の分周カウント値が生成信号の周期を内部システムクロックでカウントした値に相当する。
【００２３】
これらのカウントはサンプリング信号の１周期毎に行い、カウンタ２０１、２０２のカウント値と分周器２０３のカウント値をコンパレータ２０４、２０５にて比較することにより、サンプリング周期毎の周波数誤差を検出する。この周波数誤差をラッチ２０６、２０７にそれぞれ保持し周波数誤差補正部１０２に出力する。
【００２４】
図３は周波数誤差補正部１０２の回路例を示すブロック図である。周波数誤差補正部１０２においては、周波数誤差検出部１０３から出力された周波数誤差に基づき、サンプリング信号の１周期内におけるシリアルデータクロックのパルス幅のばらつきが最小になるように設定された分散テーブル３０１、３０２の情報により分散させる。
【００２５】
例えば、アナログＬＳＩから入力されるシリアルデータクロック周波数が、内部システムクロックを分周して生成した信号周波数よりも低い場合、そのずれは周波数誤差検出部１０３により内部システムクロックによるカウント値の差分として得ることができる。
【００２６】
そこで、カウント値の差分だけシリアルデータのパルス幅を増加させる。増加させるシリアルデータのパルス幅は、シリアルデータクロックの系列において時間的に離れた系列を増加させるようにする。これにより局所的なジッタを低減させることができる。逆に、信号周波数よりも高い場合は、シリアルデータのパルス幅を減少させる。
【００２７】
これにより、アナログＬＳＩから入力されるシリアルデータクロックに対する、信号処理ＬＳＩから出力されるシリアルデータ出力の出力遅延を最小にすることができる。また、同時にアナログＬＳＩから入力されるサンプリング信号入力に同期してシリアルデータを出力することが可能になる。
【００２８】
図４は本実施形態のクロック周波数補正システムの動作を説明するタイムチャートである。図４において、シリアルデータクロックの周波数と内部システムクロックの周波数ｆｓｙｓとの関係は、Ａを分周に係る整数として、おおよそ次の様になる。
【００２９】
１／（シリアルデータクロック周波数）＝Ａ  ＊  １／ｆｓｙｓ
【００３０】
周波数誤差検出値に従って、Ａの値に対して＋１あるいは−１の補正をすることにより、信号処理ＬＳＩに入力されるシリアルデータクロックとシリアルデータ出力の出力遅延関係が大きくずれないように補正することが可能になる。
【００３１】
このように、本実施形態のクロック周波数補正システムによれば、ＤＡＣ内蔵ＬＳＩと信号処理ＬＳＩとを異なるクロックソースで構成しても、信号処理ＬＳＩの内部システムクロックから生成された分周クロックがクロックマスタに対して同期されることで、シリアルデータ出力をクロックマスタに対して同期することが可能になる。
【００３２】
その結果、ＤＡＣを内蔵したＬＳＩをクロックマスタとしたシステムにおいて、音声、音楽、ＭＩＤＩ等のアプリケーションを全てシリアルインターフェースで構成することが可能となり、同期ずれの問題を回避することができる。
【産業上の利用可能性】
【００３３】
本発明のクロック周波数補正システムは、音声処理システムのシステムクロックを分周して生成された内部生成クロックを音声ＤＡＣ内蔵アナログＬＳＩ等の外部クロックマスタに対して信号同期することが可能になり、音声ＤＡＣ内蔵アナログＬＳＩと音声処理アプリケーションの信号処理ＬＳＩとを異なるクロックソースで構成できるようになり、消費電力やリソースに制約のある携帯機器等においては、高逓倍ＰＬＬを必要としないことで装置の省電力化を図ることができるという効果を有し、音声や音楽用のシリアルデータの送受信を行う音声処理システムにおいて、内部生成されるクロックの外部クロックに対する信号同期を可能にするクロック周波数補正システム等として有用である。
【図面の簡単な説明】
【００３４】
【図１】本発明の一実施形態に係るクロック周波数補正システムの構成を示すブロック図
【図２】本発明のクロック周波数補正システムにおける周波数誤差検出部の回路例を示すブロック図
【図３】本発明のクロック周波数補正システムにおける周波数誤差補正部の回路例を示すブロック図
【図４】本発明のクロック周波数補正システムの動作を説明するタイムチャート
【図５】従来の音声処理システムの構成を示すブロック図
【符号の説明】
【００３５】
１０１、５０１  信号処理ＬＳＩ
１０２  周波数誤差補正部
１０３  周波数誤差検出部
１０４  同期化部
１０５  タイミング制御部
１０６  インターフェース部
１０７  信号処理部
１０８、５０３  アナログＬＳＩ
１０９、５０２  ＰＬＬ
２０１、２０２  カウンタ
２０３  分周器
２０４、２０５  コンパレータ
２０６、２０７  ラッチ
３０１、３０２  分散テーブル
３０３  カウンタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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