(57)【要約】【課題】  レーダ及び無線通信装置などに用いられるフラクショナル−Ｎ方式の位相同期回路形の周波数シンセサイザにおいて、可変分周器の分周数を設定に応じた割合で時間変化させる制御を行う必要があるために周期ノイズが発生する課題があった。【解決手段】  フラクショナル−Ｎ方式の位相同期回路において、ループフィルタと電圧制御発振器６の間に位相同期回路のループ帯域周波数より十分高くかつＰＬＬ制御回路８の分数分周比を決定する周期周波数より十分低い遮断周波数をもつ低域通過フィルタ９を備えたものである。【選択図】    図1
2005151444.tif 000002
【特許請求の範囲】
【請求項１】
入力された電圧信号に基づいて発振周波数を制御し、周波数シンセサイザの出力端子へ出力する電圧制御発振器と、
上記電圧制御発振器から出力される発振信号を分周し同期信号を生成する可変分周器と、
チャンネル設定入力データの入力端子からのチャネル設定データに基づいて上記可変分周器からの同期信号を入力し、整数分周用制御信号および分数分周用制御信号を上記可変分周器へ出力するＰＬＬ制御回路と、
上記ＰＬＬ制御回路からの分周数の設定データにより基準信号を発生する基準発振源と、
上記基準発振源からの基準信号と上記可変分周器からの同期信号との比較により位相比較信号を出力する位相比較器と、
上記位相比較器からの位相比較信号を平滑し、平滑した位相比較信号を出力するループフィルタと
からなるフラクショナル−Ｎ方式の位相同期回路形の周波数シンセサイザにおいて、
上記ループフィルタからの平滑した位相比較信号が入力され、ループ帯域周波数より高くかつ上記ＰＬＬ制御回路の周期周波数より低い遮断周波数を有して、上記電圧制御発振器へ低域周波数帯を通過した信号を出力する低域通過フィルタを具備することを特徴とする周波数シンセサイザ。
【請求項２】
上記基準発振源が水晶発振器と可変分周器を具備することを特徴とする請求項１記載の周波数シンセサイザ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラクショナル−Ｎ方式の位相同期回路形の周波数シンセサイザに関するものである。
【背景技術】
【０００２】
従来のフラクショナル−Ｎ方式の位相同期回路形の周波数シンセサイザは、基準信号を発生する基準発振源と、電圧制御発振器と、上記電圧制御発振器の発振信号を分周し同期信号を生成する可変分周器と、上記基準信号と上記同期信号を入力とする位相比較器と、上記位相比較器の出力を入力とするループフィルタと、チャネル設定入力データに基づいて上記分周器に制御信号を出力するPLL制御回路とから構成されている。位相同期回路としての動作は、電圧制御発振器より周期信号を発生し、その出力信号を可変分周器により分周して、位相比較器で基準発振源から出力される周期信号と比較して差分をとり、ループフィルタで差分に対応する誤差電圧を出力し、上記電圧制御発振器に制御電圧としてフィードバックすることにより、常に基準発振源から出力される周期信号の分周数倍の周波数になると同時に同位相になるように出力信号が制御されるものである。
【０００３】
このとき、PLL制御回路において設定周波数に応じたチャンネル設定入力データを外部から入力すると上記可変分周器の分周数を特定の割合で時間変化させる制御信号が生成され、この信号により分周器を制御することにより整数分周器である可変分周器を分数分周器として動作させて、周波数ステップを微少化することが可能となる（例えば、特許文献１、および非特許文献１参照）。
【０００４】
【特許文献１】特開平１０−２４７８５１号公報（第１−８頁、第１図）
【非特許文献１】Brian Miller,Robert J.Conley著、“A Multiple modulator fractional divider”、44th Annual Symposium on Frequency Control、1991年6月、P.578-583
【発明の開示】
【発明が解決しようとする課題】
【０００５】
一般的に、従来のフラクショナル−Ｎ方式の位相同期回路形の周波数シンセサイザは、設定された周波数出力を得るために可変分周器の分周数を設定に応じた割合で時間変化させる制御を行う必要があり、その分周数の特定の割合を定義する周期を繰返すため特定の周期変化が発生することになる。そのため、ループフィルタの出力である電圧制御発振器の制御電圧にも上記の周期の変化がノイズ成分として現れ、電圧制御発振器の出力にスプリアスが発生してしまうという課題があった。
【０００６】
本発明は上記のような課題を解決するためになされたもので、フラクショナル−Ｎ方式の位相同期回路形の周波数シンセサイザにおいて、フラクショナル動作に起因する周期ノイズを低減してフラクショナル−Ｎ方式の位相同期形周波数シンセサイザの低雑音化を実現することを目的とする。
【課題を解決するための手段】
【０００７】
この発明による周波数シンセサイザは、入力された電圧信号に基づいて発振周波数を制御し、周波数シンセサイザの出力端子へ出力する電圧制御発振器と、上記電圧制御発振器からの発振信号を分周し同期信号を生成する可変分周器と、チャンネル設定入力データの入力端子からのチャネル設定データに基づいて上記可変分周器からの同期信号を入力し、整数分周用制御信号および分数分周用制御信号を上記可変分周器へ出力するＰＬＬ制御回路と、上記ＰＬＬ制御回路からの分周数の設定データにより基準信号を発生する基準発振源と、上記基準発振源からの基準信号を入力し、上記可変分周器からの同期信号に基づき位相比較信号を出力する位相比較器と、上記位相比較器からの位相比較信号を入力するループフィルタとからなるフラクショナル−Ｎ方式の位相同期回路形の周波数シンセサイザにおいて、上記ループフィルタ５からの平滑した位相比較信号を入力し、上記電圧制御発振器へ低域通過位相比較信号を出力するために、ループ帯域周波数より高くかつ上記ＰＬＬ制御回路の分数分周比を決定する周期周波数より低い遮断周波数をもつ低域通過フィルタを具備するものである。
【発明の効果】
【０００８】
この発明によれば、フラクショナル動作に起因する周期ノイズを低減してフラクショナル−Ｎ方式の位相同期形周波数シンセサイザの低雑音化を図ることができる。
【発明を実施するための最良の形態】
【０００９】
実施の形態１．
図1は、この発明の実施の形態1による周波数シンセサイザを示す構成図であり、１はチャンネル設定入力データの入力端子、２は周波数シンセサイザの出力端子、３は基準発振源、４は位相比較器、５はループフィルタ、６は入力された電圧信号に基づいて発振周波数を制御する電圧制御発振器、７は可変分周器、８はＰＬＬ制御回路、９は低域通過フィルタである。
基準発振源３は、例えば図２に示すような構成であり、水晶発振器１０と可変分周器１１から構成される。
【００１０】
次に動作を説明する。
チャンネル設定データに応じた周波数となるようにＰＬＬ制御回路８より可変分周器に分周数の設定データを受けて、水晶発振器１０の出力信号を分周して基準信号（周波数ｆｒ）として位相比較器４に出力する。
【００１１】
可変分周器７では、電圧制御発振器６の出力信号を入力し、ＰＬＬ制御回路８から出力する制御信号に応じて分数分周比を決定する周波数を出力し、同期信号（周波数ｆｖ）を位相比較器４に出力する。
【００１２】
ここで、可変分周器７の制御動作について説明する。
図３は、フラクショナル動作を制御する回路構成の一例として上記の非特許文献1に示される回路図であり、１２は積分回路、１３は加算器である。
この制御回路は、ＰＬＬ制御回路８に設けられるが、可変分周器７内に設けても良い。
【００１３】
積分回路１２では、基準発信源の出力を分岐した外部クロックに同期して動作し、２つの入力信号の加算値を出力し、出力信号を一方の入力信号にフィードバックさせることで、他方の入力信号の積分を行う。
【００１４】
積分回路１２の出力信号は、時間とともに設定値（ｎ）ずつ増加し、積分回路１２の加算上限値（ｍ）を超えるとオーバーフローが生じ、オーバーフローが生じると、積分回路１２の出力信号は積分回路１２の加算上限値を超えた分を入力信号とし、かつオーバーフロー信号を加算器１３に出力する。
【００１５】
加算器１３では、外部から入力される分周数（Ｎ）と積分回路１２の出力信号とを加算し、外部（図１においては、可変分周器７）にＮ又はＮ＋１の分周数の設定データを出力する。
【００１６】
図４は、可変分周器７の分周数の時間変化を示す説明図であり、例としてｍが１０、ｎが３の場合を示している。
非特許文献1によると、図４に示すような時間変化する分周数のＦ−ＰＬＬシンセサイザの出力周波数ｆｏ及び周期周波数（ｆt）は次式で与えられる。
【００１７】
【数１】
2005151444.tif 000003
【００１８】
数１において、Ｎ、ｍ、ｎは上記と同様であり、ｆｒはＦ−ＰＬＬシンセサイザの位相比較周波数となる基準信号である。数１より、可変分周器７の分周数を時間変化させると、整数分周器である可変分周器７を分数分周器として扱うことが可能となる。但し、時間変化による周期ノイズ（ｆt及びｆtの高調波成分）が発生する。
【００１９】
位相比較器４では、基準発信源３の基準信号（ｆｒ）と可変分周器７の同期信号（ｆｖ）を入力し、位相比較信号をループフィルタ５に出力する。ループフィルタ５では、位相比較器４の位相比較信号を入力し、平滑した位相比較信号を低域通過フィルタ９に出力する。低域通過フィルタ９は平滑した位相比較信号を受けて低域周波数帯を通過した信号を電圧制御発振器６へ出力する。
【００２０】
低域通過フィルタ９はループフィルタ５からの平滑した位相比較信号を入力し、上記電圧制御発振器６へ低域通過位相比較信号を出力する。
電圧制御発振器６では、基準信号（ｆｒ）と同期信号（ｆｖ）とが等しくなるように動作し、高周波の出力信号を出力端子２および可変分周器７に出力する。
【００２１】
図５は、1例としてループフィルタ５の構成を示す図であり、１４、１５、１６は抵抗（Ｒ）、１７はコンデンサ（Ｃ）、１８は演算増幅器（ＯＰ−ＡＭＰ）である。
【００２２】
ループフィルタ５では、位相比較器４の出力電圧Ｖｉに基づいて得られる出力電圧（信号）Ｖｏを出力する。Ｖｉに対するＶｏの関係及び遮断周波数（ｆc）は次式で与えられる。同時に遮断周波数（ｆc）以上の周波数成分はループフィルタ５の周波数特性により濾波されるが、上記の周期ノイズは除去しきれずに減衰するが通過してしまう。
【００２３】
【数２】
2005151444.tif 000004
【００２４】
また、ループフィルタ５は、位相同期回路のループ特性を規定するものであり、周波数シンセサイザの出力端子２から出力される高周波信号の位相雑音の特性を規定とするとともに収束時間及び安定性を決定するループの時定数を規定するものである。
【００２５】
一般的にループフィルタ５は、低域通過フィルタの特性を有し、その次数及び数2に示される遮断周波数（ｆc）により上記の位相雑音特性及び時定数が規定される。そのため、上記の周期ノイズの除去のみを目的としてループフィルタ５の特性を決定すると位相同期回路としての特性が劣化する可能性がある。ループフィルタ５の出力電圧（信号）Ｖｏは低域通過フィルタ９に入力される。
【００２６】
図６は低域通過フィルタの周波数特性を示す図である。
この低域通過フィルタの周波数特性は、図６に示す特性を有しており、
位相同期回路のループ帯域周波数を規定するループフィルタ５の特性に干渉しないようにループフィルタ５の遮断周波数（ｆc）より低域通過フィルタ９の遮断周波数（ｆc'）を十分高くしている。
また、上記周期周波数（ｆt）を減衰できるように遮断周波数（ｆc'）を決めている。
【００２７】
図７はフラクショナル動作に起因するスプリアスと低域通過フィルタによる低減効果を示す図であり、図７（ａ）は従来の出力信号、図７（ｂ）は低域通過フィルタの効果を示す図である。
図7に示すように位相同期回路の特性を劣化させずに基準信号に同期した出力信号を出力端子２より出力できるとともにフラクショナル動作に起因する周期ノイズを減衰することが可能となる。
【００２８】
以上によれば、設定された周波数出力を得るために発生するフラクショナル動作に起因する周期ノイズを位相同期回路のループ帯域を阻害しない特性の低域通過フィルタで除去することにより出力信号の低雑音化を図ることができる。
【図面の簡単な説明】
【００２９】
【図１】この発明による周波数シンセサイザの実施の形態１を示す図である。
【図２】基準発振源の１構成例を示す図である。
【図３】フラクショナル動作を制御する回路構成の一例を示す図である。
【図４】可変分周器の分周数の時間変化を示す説明図である。
【図５】ループフィルタの１構成例を示す図である。
【図６】低域通過フィルタの周波数特性を示す図である。
【図７】フラクショナル動作に起因するスプリアスと低域通過フィルタによる低減効果を示す図である。
【符号の説明】
【００３０】
１  チャンネル設定入力データの入力端子、  ２  周波数シンセサイザの出力端子、  ３  基準発振源、  ４  位相比較器、  ５  ループフィルタ、  ６  電圧制御発振器、  ７  可変分周器、  ８  ＰＬＬ制御回路、  ９  低域通過フィルタ、  １０  水晶発振器、  １１  可変分周器、  １２  積分回路、  １３  加算器、  １４  抵抗、  １５  抵抗、  １６  抵抗、  １７  コンデンサ、  １８  演算増幅器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2005151444.tif 000009
【図６】
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【図７】
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