(57)【要約】【課題】  ＧＴＯ素子のターンオフ期間中の電位変動をなくし、そのＧＴＯ素子のターンオンを確実に実行させてゲート引き抜き電流の安定化を図る。【解決手段】  対をなすＧＴＯ素子UP，UN，VP，VN，WP，WNをブリッジ構成し、ＧＴＯ素子UP，UN，VP，VN，WP，WNにより直流電源１３の電源電圧を交流変換する三相インバータ１４を備えたインバータ装置１１において、任意のＧＴＯ素子、例えばＧＴＯ素子UPのオフ動作後の所定期間内にそのＧＴＯ素子UPと対極する他相のＧＴＯ素子VN，WNのオン指令信号が発生する場合に他相のＧＴＯ素子VN，WNのオン動作を前記所定期間だけ遅延させる同時スイッチング防止機能をインバータ制御部に付設する。【選択図】    図１
2005045964.tif 000002
【特許請求の範囲】
【請求項１】
対をなすスイッチング素子をブリッジ構成し、前記スイッチング素子により直流電源の電源電圧を交流変換する三相インバータを備えたインバータ装置において、任意のスイッチング素子のオフ動作後の所定期間内にそのスイッチング素子と対極する他相のスイッチング素子のオン指令信号が発生する場合に前記他相のスイッチング素子のオン動作を前記所定期間だけ遅延させる同時スイッチング防止機能をインバータ制御部に付設したことを特徴とするインバータ装置。
【請求項２】
対をなすスイッチング素子をブリッジ構成し、前記スイッチング素子により直流電源の電源電圧を交流変換する三相インバータを備えたインバータ装置において、任意のスイッチング素子のオン動作後の所定期間内にそのスイッチング素子と対極する他相のスイッチング素子のオフ指令信号が発生する場合に前記他相のスイッチング素子のオフ動作を前記所定期間だけ遅延させる同時スイッチング防止機能をインバータ制御部に付設したことを特徴とするインバータ装置。
【請求項３】
前記同時スイッチング防止機能を全てインバータ制御部のソフトウェアにて実現した請求項１又は２に記載のインバータ装置。
【請求項４】
前記スイッチング素子は、Ｓｉ−ＧＴＯ素子である請求項１乃至３のいずれか一項に記載のインバータ装置。
【請求項５】
前記スイッチング素子は、ＳｉＣ−ＧＴＯ素子である請求項１乃至３のいずれか一項に記載のインバータ装置。
【請求項６】
前記スイッチング素子は、ダイヤモンド、ＧａＮ等のワイドギャップ半導体である請求項１乃至３のいずれか一項に記載のインバータ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば大容量ＵＰＳや電池電力貯蔵システム等に組み込まれた三相インバータに用いられ、その三相インバータを構成するスイッチング素子のオンオフ動作時に同時スイッチングを防止し得るインバータ装置に関する。
【背景技術】
【０００２】
例えば、大容量ＵＰＳや電池電力貯蔵システム等に組み込まれた電力変換器の一種である三相インバータは、図７に示すように太陽電池や燃料電池などの直流電源Ｅからの直流電圧を交流変換して負荷UL，VL，WLに電力供給するものであり、上下で対をなすＵ相、Ｖ相およびＷ相のスイッチング素子、例えばＧＴＯ（ゲート・ターンオフ・サイリスタ）素子UP，UN，VP，VN，WP，WNをブリッジ構成した構造を具備する。
【０００３】
このインバータ装置では、各相で対をなすＧＴＯ素子、つまり、図示上方に位置するプラス極のＧＴＯ素子UP，VP，WPと図示下方に位置するマイナス極のＧＴＯ素子UN，VN，WNを交互にオンオフ動作させることにより、直流電源Ｅからの直流電圧を交流変換することでもって負荷UL，VL，WLに交流電力を供給するようにしている。
【０００４】
各ＧＴＯ素子UP，UN，VP，VN，WP，WNは、正弦波波形の制御信号を三角波波形のキャリア信号によりパルス状のゲート信号に変換し、そのゲート信号により順バイアス電圧を印加することでターンオンし、逆バイアス電圧を印加することでターンオフする。
【０００５】
このＧＴＯ素子UP，UN，VP，VN，WP，WNのオンオフ制御では、対をなすＧＴＯ素子のうち、上側のＧＴＯ素子UP，VP，WPがオン状態で、下側のＧＴＯ素子UN，VN，WNはオフした状態にあり、その下側のＧＴＯ素子UN，VN，WNがターンオンしようとする時には、そのＧＴＯ素子UN，VN，WNがターンオンする前に上側のＧＴＯ素子UP，VP，WPをターンオフさせるようにしている。
【０００６】
上側のＧＴＯ素子UP，VP，WPがターンオフして所定のインターバルが経過してから下側のＧＴＯ素子UN，VN，WNをターンオンさせるように、上下両方のＧＴＯ素子UP，UN，VP，VN，WP，WNが同時にターンオフした状態となるデッドタイムを設けることにより、上側のＧＴＯ素子UP，VP，WPと下側のＧＴＯ素子UN，VN，WNの両方が同時にターンオン状態になることを回避し、直流短絡を未然に防止するようにしている（例えば、特許文献１参照）。
【特許文献１】特開平１０−１１２９８４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、前述したインバータ装置では、一般的に図８に示すように出力配線間や出力配線とアース（筐体）間で、僅かな浮遊静電容量Ｃ1〜Ｃ6が形成されている。従って、前述したようにある相の上下のＧＴＯ素子の両方が同時にターンオフ状態となるデッドタイムが存在すると、浮遊静電容量に蓄積された電荷が放出されて、ある相のＧＴＯ素子に対する他相のＧＴＯ素子の中点電位を変動させてしまう。ここで、ゲート駆動回路Ａも同様に各主回路配線やアース間との間に浮遊静電容量Ｃ7〜Ｃ10を有しているため、前述の中点電位の変動はゲート駆動回路の電位変動となり、ゲート電流に外乱電流を与えてしまうことになる。
【０００８】
一方、ＧＴＯ素子は、サイリスタ構造（ｐｎｐｎ構成）を有するため、ターンオンゲインは大きいが、ターンオフゲインが極めて小さいことからターンオフ動作に数十μＳの時間を要する上、その間にターンオフのための大きなゲート引き抜き電流が必要である。この期間中のゲート引き抜き電流が前述したように外乱電流により不安定になると、ＧＴＯ素子がターンオフに失敗してターンオフできなくなり、最悪の場合、ＧＴＯ素子を破損する可能性がある。
【０００９】
前述の現象は、ある相のＧＴＯ素子のターンオフ動作後にそのＧＴＯ素子と対極する他相のＧＴＯ素子（ある相のＧＴＯ素子がＧＴＯ素子UPであれば、対極する他相のＧＴＯ素子とはＧＴＯ素子VN，WNである）のターンオン指令信号が発生する場合に生じる。この他相のＧＴＯ素子の同時スイッチングが発生することにより、ゲート引き抜き電流が不安定となる問題を招来していた。
【００１０】
そこで、本発明は前記問題点に鑑みて提案されたもので、その目的とするところは、対極する他相のＧＴＯ素子のスイッチング動作によるターンオフ動作中のＧＴＯ素子の対地電位変動をなくし、そのＧＴＯ素子のターンオフを確実に実行させてゲート引き抜き電流の安定化を図り得るインバータ装置を提供することにある。
【課題を解決するための手段】
【００１１】
前記目的を達成するための技術的手段として、本発明は、対をなすスイッチング素子をブリッジ構成し、前記スイッチング素子により直流電源の電源電圧を交流変換する三相インバータを備えたインバータ装置において、任意のスイッチング素子のオフ動作後の所定期間内にそのスイッチング素子と対極する他相のスイッチング素子のオン指令信号が発生する場合に、前記他相のスイッチング素子のオン動作を前記所定期間だけ遅延させ、また、任意のスイッチング素子のオン動作後の所定期間内にそのスイッチング素子と対極する他相のスイッチング素子のオフ指令信号が発生する場合に、前記他相のスイッチング素子のオフ動作を前記所定期間だけ遅延させる同時スイッチング防止機能をインバータ制御部に付設したことを特徴とする。
【００１２】
本発明では、同時スイッチング防止機能を設けたことにより、例えば、任意のスイッチング素子のオフ動作後の所定期間内にそのスイッチング素子と対極する他相のスイッチング素子のオン指令信号が発生する場合に、前記他相のスイッチング素子のオン動作を前記所定期間だけ遅延させることで、他相のスイッチング素子の同時スイッチングを回避することができるので、ＧＴＯ素子のターンオフ期間中の対地電位変動をなくし、そのＧＴＯ素子のターンオンを確実に実行させてゲート引き抜き電流の安定化を図ることができる。
【００１３】
なお、本発明は、前記スイッチング素子として、Ｓｉ−ＧＴＯ素子だけではなく、そのＳｉ−ＧＴＯ素子よりも高温動作可能で高耐圧のＳｉＣ−ＧＴＯ素子を使用することが可能である。また、ダイヤモンド、ＧａＮ等のワイドギャップ半導体を使用することも可能である。
【発明の効果】
【００１４】
本発明によれば、同時スイッチング防止機能を設けたことにより、任意のスイッチング素子のオフまたはオン動作後の所定期間内にそのスイッチング素子と対極する他相のスイッチング素子のオン指令信号またはオフ指令信号が発生する場合に、前記他相のスイッチング素子のオン動作またはオフ動作を前記所定期間だけ遅延させることで、他相のスイッチング素子の同時スイッチングを回避することができるので、例えばＧＴＯ素子のターンオフ期間中の電位変動をなくし、そのＧＴＯ素子のターンオンを確実に実行させてゲート引き抜き電流の安定化を図ることができ、直流短絡や素子破損が発生することなく、高品質のインバータ装置を提供できる。
【発明を実施するための最良の形態】
【００１５】
本発明に係るインバータ装置の実施形態を以下に詳述する。なお、以下の実施形態では、スイッチング素子として、Ｓｉ−ＧＴＯ素子１２を用いた場合（図１および図２参照）と、そのＳｉ−ＧＴＯ素子１２よりも高温動作可能で高耐圧のＳｉＣ−ＧＴＯ素子２２を用いた場合（図３および図４参照）について説明する。
【００１６】
図１に示す実施形態は、Ｓｉ−ＧＴＯ素子１２を用いたインバータ装置１１を例示する。図２（ａ）はＳｉ−ＧＴＯ素子１２を示し、同図（ｂ）はその内部構造を示す。Ｓｉ−ＧＴＯ素子１２は、図２（ａ）（ｂ）に示すようにｐ型半導体領域ＰE，ＰBとｎ型半導体領域ＮB，ＮEを接合し、その接合領域間で接合部Ｊ１，Ｊ２，Ｊ３を有するｐｎｐｎ構造を具備し、ｐ型半導体領域ＰEからアノードＡ、ｎ型半導体領域ＮEからカソードＫ、ｐ型半導体領域ＰBからゲートＧを引き出している。
【００１７】
一般的に、オン状態にあるＳｉ−ＧＴＯ素子１２は、ターンオン時とは逆向きのゲート電流を流すことによりターンオフさせることができる。つまり、アノードＡにプラス極性、カソードＫにマイナス極性の電圧を印加し、この電圧を接合部Ｊ２で阻止している状態で、カソードＫに対してゲートＧがプラス極性になるように順バイアス電圧を印加するとゲートＧから半導体領域ＰBにゲート電流の大きさに応じたホールが移動し、ＮＰＮトランジスタ部にベース電流を供給した状態と同様に、ゲート電流とＮＰＮトランジスタ部の電流増幅率の大きさに応じたエレクトロンが、半導体領域ＮEから半導体領域ＮBへ運ばれる。半導体領域ＮBへ運ばれたエレクトロンは、ＰＮＰトランジスタ部のベース電流と同じ働きをし、エレクトロンの数とＰＮＰトランジスタ部の電流増幅率に応じたホールが半導体領域ＰEから半導体領域ＰBへ運ばれる。このように、オフ状態にあるＳｉ−ＧＴＯ素子のＮＰＮトランジスタ部のゲートに順バイアス電圧を印加することによりホール、エレクトロンのいわゆるキャリアが接合部Ｊ２を通り抜け、Ｓｉ−ＧＴＯ素子はオフ状態が維持できなくなり電流が流れ始めてターンオンする。
【００１８】
一方、オン状態にあるＳｉ−ＧＴＯ素子１２は、カソードＫに対してゲートＧがマイナス極性（ゲートＧに対してカソードＫがプラス極性）となるように逆バイアス電圧を印加することにより、半導体領域ＰEから半導体領域ＰBへ運ばれたホールの一部がゲートＧから引き抜かれ、半導体領域ＮEからカソードＫにゲート電流の大きさに応じたエレクトロンが流れ込み、ＰＮＰ、ＮＰＮトランジスタ部の電流増幅率の合計が１以下になると、オン状態が維持できなくなりオフ状態へ移行する。
【００１９】
次に、図３に示す実施形態は、Ｓｉ−ＧＴＯ素子１２よりも高温動作可能で高耐圧のＳｉＣ−ＧＴＯ素子２２を用いたインバータ装置２１を例示する。図４（ａ）はＳｉＣ−ＧＴＯ素子２２を示し、同図（ｂ）はその内部構造を示す。ＳｉＣ−ＧＴＯ素子２２は、図４（ａ）（ｂ）に示すようにｐ型半導体領域ＰE，ＰBとｎ型半導体領域ＮB，ＮEを接合し、その接合領域間で接合部Ｊ１，Ｊ２，Ｊ３を有するｐｎｐｎ構造を具備し、ｐ型半導体領域ＰEからアノードＡ、ｎ型半導体領域ＮEからカソードＫ、ｎ型半導体領域ＮBからゲートＧを引き出している。
【００２０】
ＳｉＣ−ＧＴＯ素子２２は、前述したＳｉ−ＧＴＯ素子１２とほぼ同様な基本構造を有し、異なる点は、ＰＮＰトランジスタ部のベース部分がゲートＧになっていることである。従って、ＳｉＣ−ＧＴＯ素子２２におけるターンオンおよびターンオフ動作は、アノードＡとゲートＧ間に順バイアス電圧あるいは逆バイアス電圧を印加することにより行なわれる。
【００２１】
具体的に、アノードＡにプラス極性、カソードＫにマイナス極性の電圧を印加し、この電圧を接合部Ｊ２で阻止している状態で、アノードＡに対してゲートＧがマイナス極性（ゲートＧに対してアノードＡがプラス極性）になるように順バイアス電圧を印加するとゲートＧから半導体領域ＮBにゲート電流の大きさに応じたエレクトロンが流れ込み、ＰＮＰトランジスタ部にベース電流を供給した状態と同様に、ゲート電流とＰＮＰトランジスタ部の電流増幅率の大きさに応じたホールが、半導体領域ＰEから半導体領域ＰBへ運ばれる。半導体領域ＰBへ運ばれたホールは、ＮＰＮトランジスタ部のベース電流と同じ働きをし、ホールの数とＰＮＰトランジスタ部の電流増幅率に応じたエレクトロンが半導体領域ＮEから半導体領域ＮBへ運ばれる。このように、オフ状態にあるＳｉＣ−ＧＴＯ素子２２のＮＰＮトランジスタ部のゲートＧに順バイアス電圧を印加することによりホール、エレクトロンのいわゆるキャリアが接合部Ｊ２を通り抜け、Ｓｉ−ＧＴＯ素子２２はオフ状態が維持できなくなり電流が流れ始めてターンオンする。
【００２２】
一方、オン状態にあるＳｉＣ−ＧＴＯ素子２２は、アノードＡに対してゲートＧがプラス極性となるように逆バイアス電圧を印加することにより、半導体領域ＮEから半導体領域ＮBへ運ばれたエレクトロンの一部がゲートＧから引き抜かれ、ＰＮＰ、ＮＰＮトランジスタ部の電流増幅率の合計が１以下になると、オン状態が維持できなくなりオフ状態へ移行する。
【００２３】
以下の説明では、Ｓｉ−ＧＴＯ素子１２とＳｉＣ−ＧＴＯ素子２２で重複するため、図１および図３に示すようにＳｉ−ＧＴＯ素子１２とＳｉＣ−ＧＴＯ素子２２を共通してＧＴＯ素子UP，UN，VP，VN，WP，WNと表記する。
【００２４】
この実施形態のインバータ装置１１，２１は、図１および図３に示すように上下で対をなすＵ相、Ｖ相およびＷ相のＧＴＯ素子UP，UN，VP，VN，WP，WNをフルブリッジ構成し、それらＧＴＯ素子UP，UN，VP，VN，WP，WNにより直流電源１３の電源電圧を交流変換する三相インバータ１４，２４と、インバータ１４，２４の出力電圧を所定値とするために出力電圧指令信号Uref，Vref，Wref（図５参照）を生成して出力するインバータ制御回路１５と、そのインバータ制御回路１５からの出力電圧指令信号Uref，Vref，WrefをＰＷＭ変調することによりＧＴＯ素子UP，UN，VP，VN，WP，WNをオンオフ動作させるための駆動信号を生成して出力するＰＷＭパルス発生回路１６と、そのＰＷＭパルス発生回路１６からの駆動信号を後述する条件に基づいて所定時間だけ遅延させたゲート信号を生成して出力する同時スイッチング防止回路１７とで構成される。なお、インバータ制御回路１５、ＰＷＭパルス発生回路１６、同時スイッチング防止回路１７でインバータ制御部を構成する。
【００２５】
前述した三相インバータ１１，２１を駆動するためのＧＴＯ素子UP，UN，VP，VN，WP，WNのゲート信号を生成するインバータ制御回路１５、ＰＷＭパルス発生回路１６および同時スイッチング防止回路１７について以下に詳述する。
【００２６】
インバータ制御回路１５は、三相のＧＴＯ素子UP，UN，VP，VN，WP，WNを所定のタイミングでオンオフ動作させるため、図５に示すように各相で所定の位相差を持つ正弦波状の出力電圧指令信号Uref，Vref，Wrefを生成する。
【００２７】
ＰＷＭパルス発生回路１６は、インバータ制御回路１５から出力された出力電圧指令信号Uref，Vref，Wrefを三角波状のキャリア信号ＫによりＰＷＭ変調することによりＧＴＯ素子UP，UN，VP，VN，WP，WNをオンオフ動作させるための駆動信号であるUP，UN，VP，VN，WP，WN元信号（図１および図３参照）を生成する。
【００２８】
同時スイッチング防止回路１７は、図６に示すようにＯＦＦ後Δｔ1作成回路１８UP,
１８UN,１８VP,１８VN,１８WP,１８WN、ＯＮ後Δｔ2作成回路１９UP,１９UN,１９
VP,１９VN,１９WP,１９WN、同時スイッチング防止論理回路２０UP,２０UN,２０VP,２０VN,２０WP,２０WNおよびデッドタイム作成回路２３U,２３V,２３Wで構成される。
【００２９】
ＯＦＦ後Δｔ1作成回路１８UP,１８UN,１８VP,１８VN,１８WP,１８WNでは、ＧＴ
Ｏ素子UP，UN，VP，VN，WP，WNのオフ後、所定期間Δｔ1を作成し、ＯＮ後Δｔ2作成回
路１９UP,１９UN,１９VP,１９VN,１９WP,１９WNでは、ＧＴＯ素子UP，UN，VP，VN，WP，WNのオン後、所定期間Δｔ2を作成する。
【００３０】
同時スイッチング防止論理回路２０UP,２０UN,２０VP,２０VN,２０WP,２０WNはＰＷＭパルス発生回路１６から出力されるUP，UN，VP，VN，WP，WN元信号と、ＯＦＦ後Δｔ
1作成回路１８UP,１８UN,１８VP,１８VN,１８WP,１８WNおよびＯＮ後Δｔ2作成回
路１９UP,１９UN,１９VP,１９VN,１９WP,１９WNから出力される各信号とに基づいてＧＴＯ素子UP，UN，VP，VN，WP，WNのオン動作またはオフ動作を遅延させるか否かを判定してその判定結果を出力する。
【００３１】
デッドタイム作成回路２３U,２３V,２３Wは、同時スイッチング防止論理回路２０UP,２０UN,２０VP,２０VN,２０WP,２０WNの出力に基づいてデッドタイムを作成する。
【００３２】
この同時スイッチング防止回路１７では、例えばＧＴＯ素子UPのオフ動作後の所定期間Δｔ1内にそのＧＴＯ素子UPと対極する他相のＧＴＯ素子VN，WNのオン指令信号が発生す
る場合に他相のＧＴＯ素子VN，WNのオン動作を所定期間Δｔ1だけ遅延させる。なお、任
意のＧＴＯ素子のオン動作後の所定期間Δｔ2内にそのＧＴＯ素子と対極する他相のＧＴ
Ｏ素子のオフ指令信号が発生する場合には、他相のＧＴＯ素子のオフ動作を所定期間Δｔ
2だけ遅延させる。
【００３３】
この実施形態のインバータ装置１１，２１では、図１および図３に示すようにインバータ制御回路１５により、三相のＧＴＯ素子UP，UN，VP，VN，WP，WNを所定のタイミングでオンオフ動作させるため、図５に示すように各相で所定の位相差を持つ正弦波状の出力電圧指令信号Uref，Vref，Wrefを生成して出力する。このインバータ制御回路１５から出力された出力電圧指令信号Uref，Vref，WrefをＰＷＭパルス発生回路１６で三角波状のキャリア信号ＫによりＰＷＭ変調することによりＧＴＯ素子UP，UN，VP，VN，WP，WNをオンオフ動作させるための駆動信号であるUP，UN，VP，VN，WP，WN元信号を生成して出力する。
【００３４】
ここで、図５に示すように三相の出力電圧指令信号Uref，Vref，Wrefのうち、二つの出力電圧指令信号Uref，Vref，Wrefとキャリア信号Ｋとが交わる交点Ｐ1，Ｐ2，…では、ある相のＧＴＯ素子（例えばＧＴＯ素子UP）に対して、そのＧＴＯ素子と対極する他相のＧＴＯ素子（例えばＧＴＯ素子VN，WN）が同時スイッチングすることから、上下のＧＴＯ素子の両方が同時にターンオフ状態となるデッドタイムで、浮遊静電容量Ｃ7〜Ｃ10（図８参照）により、電位変動が生じてゲート引き抜き電流が不安定になる。
【００３５】
そこで、同時スイッチング防止回路１７では、図６に示すようにＯＦＦ後Δｔ1作成回
路１８UP,１８UN,１８VP,１８VN,１８WP,１８WNおよび同時スイッチング防止論理回路２０UP,２０UN,２０VP,２０VN,２０WP,２０WNの出力に基づいて、デッドタイム作成回路２３U,２３V,２３Wにより、ある相のＧＴＯ素子のオフ動作後の所定期間Δｔ1内
にそのＧＴＯ素子と対極する他相のＧＴＯ素子VN，WNのオン指令信号が発生する場合に他相のＧＴＯ素子のオン動作を所定期間Δｔ1だけ遅延させる。このようにして同時スイッ
チング防止回路１７から出力されるゲート信号によりＧＴＯ素子をオンオフ動作させれば、同時スイッチングが発生することはなく、前述した浮遊静電容量Ｃ7〜Ｃ10による不具合を解消した上で、ＧＴＯ素子をオンオフ動作させることができる。
【００３６】
ＰＷＭパルス発生回路１６と同時スイッチング防止回路１７は、同時スイッチング防止機能付きＰＷＭパルス発生回路として、全てソフトウェアで構成してもよい。
【図面の簡単な説明】
【００３７】
【図１】本発明の実施形態で、Ｓｉ−ＧＴＯ素子で構成した三相インバータを具備したインバータ装置を示す回路図である。
【図２】（ａ）はＳｉ−ＧＴＯ素子、（ｂ）はその内部構造を示す図である。
【図３】本発明の他の実施形態で、ＳｉＣ−ＧＴＯ素子で構成した三相インバータを具備したインバータ装置を示す回路図である。
【図４】（ａ）はＳｉＣ−ＧＴＯ素子、（ｂ）はその内部構造を示す図である。
【図５】出力電圧指令信号、キャリア信号およびゲート元信号を示す波形図である。
【図６】図１および図３の同時スイッチング防止回路の内部構成を示すブロック図である。
【図７】三相インバータの一例を示す回路図である。
【図８】三相インバータにおいて浮遊静電容量が形成されることを説明するための図である。
【符号の説明】
【００３８】
１１  インバータ装置
１２  スイッチング素子（Ｓｉ−ＧＴＯ素子）
１３  直流電源
１４  三相インバータ
１５  インバータ制御回路
１７  同時スイッチング防止回路
２１  インバータ装置
２２  スイッチング素子（ＳｉＣ−ＧＴＯ素子）
２４  三相インバータ
【図１】
2005045964.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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