(57)【要約】【課題】ＰＬＬ回路の安定動作を犠牲にすることなく、起動時の応答時間を短縮することのできるＰＬＬ回路を提供する。【解決手段】出力クロックの周波数が電圧により制御される電圧制御発振器と、この電圧制御発振器の出力信号を分周する分周器と、この分周器から出力される帰還信号と基準信号との位相を比較する位相比較器と、この位相比較器の出力信号で駆動されるチャージポンプ回路と、このチャージポンプ回路の出力を積分して得られた出力を前記電圧制御発振器に与えるループフィルタを備えたＰＬＬ回路において、  起動時や周波数設定変更時に、前記基準信号と帰還信号の周波数の比に対応して前記チャージポンプ回路の出力電流を変化させる手段を設け、応答時間を短縮するように構成する。【選択図】                    図１
2005045692.tif 000002
【特許請求の範囲】
【請求項１】
出力クロックの周波数が電圧により制御される電圧制御発振器と、この電圧制御発振器の出力信号を分周する分周器と、この分周器から出力される帰還信号と基準信号との位相を比較する位相比較器と、この位相比較器の出力信号で駆動されるチャージポンプ回路と、このチャージポンプ回路の出力を積分して得られた出力を前記電圧制御発振器に与えるループフィルタを備えたＰＬＬ回路において、
起動時や周波数設定変更時に、前記基準信号と帰還信号の周波数の比に対応して前記チャージポンプ回路の出力電流を変化させる手段を設け、応答時間を短縮するように構成したことを特徴とするＰＬＬ回路。
【請求項２】
前記チャージポンプ回路の出力電流を変化させる手段は、前記基準信号の周波数を検出する周波数検出器と、この周波数検出器の検出結果に対応してループフィルタの充電用電流を増加する起動用チャージポンプ回路より構成されたことを特徴とする請求項１に記載のＰＬＬ回路。
【請求項３】
前記チャージポンプ回路の出力電流を変化させる手段は、
（基準信号周波数）／（帰還信号周波数）≧２
のときにのみ充電用電流の増加を行うように構成されたことを特徴とする請求項１または２に記載のＰＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、通信機や測定器などで使用されるクロック生成回路のＰＬＬ（Phase Locked Loop）回路に関し、詳しくは応答特性の改善に関するものである。
【背景技術】
【０００２】
従来より、基準信号発生器、分周器、位相比較器、チャージポンプ回路、フィルタ、電圧制御発振器とから構成されるＰＬＬ回路はよく知られている（例えば、特許文献１）。
【０００３】
【特許文献１】特開平５−２０６８４８号公報  （第２頁、図４）
【０００４】
特許文献１の第２頁および図４に記載された従来のＰＬＬ回路と原理構成を同じくするＰＬＬ回路として、本願出願人が提案した特願２００２−１４８９７４号に記載のＰＬＬ回路がある。図５はそのＰＬＬ回路の構成を示す図である。基準発振回路（図示せず）からの発振信号（基準信号という）finがデジタル位相比較器（以下単に位相比較器という）１０の一方の入力端に供給される。
また、電圧制御発振器（以下ＶＣＯという）４０の発振出力foutが分周器５０で１／Ｎの周波数に分周され、その信号（以下帰還信号という）fdivが位相比較器１０の他方の入力端に入力される。
【０００５】
位相比較器１０は、図示のように２個のＤ型フリップフロップＤＦＦ１，２とアンドゲートＧより構成され、基準信号finと帰還信号fdivの位相差に対応してＵＰ，ＤＯＷＮ信号を出力する。すなわち、基準信号finに対して帰還信号fdivが遅れている場合（これを位相遅れと呼ぶ）には、ＵＰ信号の方がＤＯＷＮ信号のパルス幅（時間幅）よりも広くなる。
【０００６】
逆に、基準信号finに対して帰還信号fdivが進んでいる場合（これを位相進みと呼ぶ）には、ＵＰ信号よりもＤＯＷＮ信号のパルス幅の方が広くなる。信号finと信号fdivとに位相差がない場合は、ＵＰ信号とＤＯＷＮ信号とのパルス幅は等しくなる。
【０００７】
なお、reset信号は、アンドゲートＧの出力端から２つのＤＦＦのreset端子に入力される信号であり、ＵＰ，ＤＯＷＮ信号が共にＨＩＧＨレベルになったときに立ち上がり、少なくともＵＰ，ＤＯＷＮ信号のいずれかがＬＯＷレベルになると立ち下がる信号である。
【０００８】
このような信号ＵＰ，ＤＯＷＮによりチャージポンプ回路２０のスイッチs1，s2が開閉される。チャージポンプ回路２０では、信号ＵＰとＤＯＷＮの時間幅に対応した電流Icpすなわち充電用電流Iupと放電用電流Idn（大きさがIupに等しい）の各定電流が流れる。なお、ＵＰ，ＤＯＷＮ信号が共にＬＯＷレベルのときはスイッチs1，s2は共に開いた状態になり、充電用電流も放電用電流も流れない。
【０００９】
チャージポンプ回路２０の出力端はループフィルタ３０に接続されている。ループフィルタ３０は直列接続の抵抗Ｒ１とコンデンサＣ１から構成され、チャージポンプ回路２０の出力を積分する。ＶＣＯ４０はこの積分電圧により制御され、ＶＣＯ４０から出力される周波数信号は分周器５０に入力され、１／Ｎに分周され位相比較器１０に入力される。
【００１０】
このような構成における定常状態の動作のタイムチャートを図６に示す。図６の（ａ）、（ｂ）に示すように基準信号finに対して帰還信号fdivが進んでいる場合、ＵＰとＤＯＷＮ信号およびreset信号はそれぞれ同図（ｃ）、（ｄ）および（ｅ）のようになる。このＵＰ信号とＤＯＷＮ信号により、チャージポンプ回路２０の電流IupとIdnは同図（ｆ）のようになる。
【００１１】
また、起動時の出力信号の周波数は図７に示すようなステップ応答特性を示す。なお、図は、時間１．０で起動し、目的周波数で正規化した図である。この特性は、ＶＣＯ４０の発振周波数がほぼ制御電圧（ループフィルタ３０の出力）に比例し、また起動時にはチャージポンプ回路２０のチャージ電流が連続的に流れることから、ループフィルタ３０を定電流で充電する特性そのものである。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
ところで、測定器のシステムクロックなどに使用されるクロック生成回路では、起動時のステップ応答の高速応答が望まれる。起動時間は、チャージポンプ回路の出力電流とループフィルタの時定数で決るが、一般に定常時の安定動作が得られるように十分な位相余裕をもって定数設計されるため、応答速度は遅くなるという課題があった。
【００１３】
本発明は、このような課題を解決するもので、ＰＬＬ回路の安定動作を犠牲にすることなく、起動時の応答時間を短縮することのできるＰＬＬ回路を提供することを目的とする。
【課題を解決するための手段】
【００１４】
このような課題を達成するために、本発明に係る請求項１の発明は、
出力クロックの周波数が電圧により制御される電圧制御発振器と、この電圧制御発振器の出力信号を分周する分周器と、この分周器から出力される帰還信号と基準信号との位相を比較する位相比較器と、この位相比較器の出力信号で駆動されるチャージポンプ回路と、このチャージポンプ回路の出力を積分して得られた出力を前記電圧制御発振器に与えるループフィルタを備えたＰＬＬ回路において、
起動時や周波数設定変更時に、前記基準信号と帰還信号の周波数の比に対応して前記チャージポンプ回路の出力電流を変化させる手段を設け、応答時間を短縮するように構成したことを特徴とする。
【００１５】
この場合、前記チャージポンプ回路の出力電流を変化させる手段は、請求項２のように、前記基準信号の周波数を検出する周波数検出器と、この周波数検出器の検出結果に対応してループフィルタの充電用電流を増加する起動用チャージポンプ回路より構成する。
また、請求項３のように、チャージポンプ回路の出力電流を変化させる手段は、
（基準信号周波数）／（帰還信号周波数）≧２
のときにのみ充電用電流の増加を行うように構成することができる。
【発明の効果】
【００１６】
本発明によれば、起動時や周波数変更時において、基準信号と帰還信号の周波数比が大きいときは自動的にチャージポンプ回路からの充電用電流が増加するため、起動時間を容易に短縮することができる。
【発明を実施するための最良の形態】
【００１７】
以下図面を用いて本発明を詳しく説明する。図１は本発明に係るＰＬＬ回路の一実施例を示す構成図である。図１において、図５と異なるところは、位相比較器１０ａにおける周波数検出器１１とゲート回路１２、および起動用チャージポンプ回路２１である。他の部分は図５と同等であり、同一符号を付してある。
【００１８】
周波数検出器１１は、単純なカウンタで構成される。ここでは、反転Ｑ出力端をＤ入力端に接続したＤＦＦを用いて、ＤＦＦ１のＱ出力であるＵＰ１信号をクロック入力として受け、基準信号finの１／２倍の周波数であるＵＰ２信号を出力する。ゲート回路１２は、２つのアンドゲートと１つのオアゲートで構成され、ＵＰ１信号とＤＯＷＮ信号およびＵＰ２信号とＤＯＷＮ信号の各アンド出力をオアしたものをreset信号とする。このreset信号は各ＤＦＦに使用される。
【００１９】
起動用チャージポンプ回路２１は、メインのチャージポンプ回路２０と同等な回路で構成され、スイッチs3を介して充電用電流Iupのみが流れる。スイッチs3は、周波数検出器１１のＵＰ２の信号に応じて開閉する。
【００２０】
このような構成における動作を図２のタイムチャートを参照して次に説明する。いま、起動時には、帰還信号周波数に対する基準信号周波数の比が２以上、すなわち、（基準信号周波数）／（帰還信号周波数）≧２の式が成立するものとする。
【００２１】
比較開始より１回目の基準信号（２値信号）の立上がりで立上がるＵＰ１信号［同図（ｃ）］により同図（ｇ）に示すように充電用電流Iupが流れはじめ、その後基準信号の２回目の立上りで立上がるＵＰ２信号［同図（ｄ）］によりIup1（Iupに等しい電流）が流れる。つまり、２回目の立上りでは同図（ｇ）に示すようにチャージ出力電流が２倍のＰＬＬ回路として動作する。従来のＰＬＬ回路に比較すると、同図（ｇ）の斜線部の電荷量が追加されたことになる。
【００２２】
帰還信号の周波数が上昇し、（基準信号周波数）／（帰還信号周波数）＜２になると、図３に示すようにＵＰ２信号は立上がらず、したがって充電用電流Iup1は流れず、±Iupの出力を有するＰＬＬ回路として従来と同様に動作をする。
【００２３】
このように、基準信号と帰還信号の周波数の差が大きい場合のみチャージ電流を増加させ、スルーレートを高くすることにより、過渡時間を短縮することができる。図４に従来のＰＬＬ回路と本発明のＰＬＬ回路の起動時の周波数応答を対比して示す。
【００２４】
なお、本発明は、上記実施例に限定されることなく、その本質から逸脱しない範囲で更に多くの変更、変形をも含むものである。
例えば、チャージ電流を増加させて過渡時間を短縮するのは、起動時に限らず周波数設定変更時でも可能である。
【００２５】
また、充電用電流Iup1の印加は実施例のように基準信号周波数と出力信号周波数の比が２に固定されるものではなく、適宜任意の比に設定してよい。
また、周波数検出器１１と起動用チャージポンプ回路２１の対応をプログラマブルにすることにより、ループフィルタ設計に応じて安定性と応答性に最適なＰＬＬ回路を構成することができる。このような構成にすれば、広い周波数レンジに対応する周波数シンセサイザの周波数遷移時間の短縮化にも適用できる。
【図面の簡単な説明】
【００２６】
【図１】本発明に係るＰＬＬ回路の一実施例を示す構成図である。
【図２】本発明の動作を説明するためのタイムチャートである。
【図３】本発明の他の動作を説明するためのタイムチャートである。
【図４】起動時の周波数応答を示す図である。
【図５】従来のＰＬＬ回路の一例を示す構成図である。
【図６】従来の回路の動作を説明するためのタイムチャートである。
【図７】従来の回路における起動時の周波数応答を示す図である。
【符号の説明】
【００２７】
１０ａ  位相比較器
１１  周波数検出器
１２  ゲート回路
２０  チャージポンプ回路
２１  起動用チャージポンプ回路
３０  ループフィルタ
４０  ＶＣＯ
５０  分周器
s1，s2，s3  スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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