(57)【要約】【課題】  小さい面積で、製造プロセス中にゲート電極に印加されるサージ電圧を抑制することが可能な半導体装置及びその製造方法を提供する。【解決手段】  ゲート電極層１６の上面には、一部の領域（高抵抗領域２０）を除いて、ゲート電極層１６の電気抵抗を小さくするためのシリサイド膜２１ａが形成されている。  高抵抗領域２０は、ゲート電極１６ａと金属配線１９ａに接続されたコンタクト１８ａとの間に介在するポリシリコン配線１６ｂに備えられており、ポリシリコン配線１６ｂの一部をシリコン酸化膜２２ａによって被覆することによってシリサイド膜２１ａの形成が阻害されて、シリサイド膜２１ａが形成された領域に比べて高抵抗になっている。【選択図】  図２
2005340350.tif 000002
【特許請求の範囲】
【請求項１】
トランジスタが形成される素子領域を有する半導体基板と、
前記半導体基板上にポリシリコンにより形成され、表面にシリサイド膜が形成されたゲート電極層と、
前記ゲート電極層上に層間絶縁膜を隔てて形成され、前記層間絶縁膜を貫通するコンタクトによって前記ゲート電極層に接続される金属配線層と、
を備えた半導体装置であって、
前記ゲート電極層は、
前記素子領域上に形成されるとともに、前記金属配線層に形成された金属配線に接続され、前記トランジスタの動作を制御するための制御電圧が前記金属配線を介して印加されるゲート電極と、
前記ゲート電極と前記金属配線との接続に介在するとともに、表面にシリサイド膜が形成されないことによって他の領域より抵抗値が高い高抵抗領域を具備するポリシリコン配線と、
を備えることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、前記高抵抗領域を具備するポリシリコン配線は、前記ゲート電極と一体で形成されていることを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置を製造する製造方法であって、
前記ゲート電極と前記ポリシリコン配線とを含む前記ゲート電極層をパターニングする工程と、
前記ポリシリコン配線の一部の領域にシリサイド膜が形成されるのを阻害するためのマスクをする工程と、
前記ゲート電極層上で、前記一部以外の領域に前記シリサイド膜を形成するとともに、前記一部の領域を、前記シリサイド膜が形成された領域よりも抵抗値が高い高抵抗領域とする工程と、
前記ゲート電極層上に、前記層間絶縁膜を形成する工程と、
前記層間絶縁膜中に、前記コンタクトを形成する工程と、
前記層間絶縁膜上に、前記金属配線層を形成する工程と、
を備え、
前記ゲート電極と前記金属配線層に形成された金属配線とを、前記高抵抗領域を備えたポリシリコン配線を介して接続させることを特徴とする半導体装置の製造方法。
【請求項４】
請求項３に記載の半導体装置の製造方法において、前記高抵抗領域を具備するポリシリコン配線を、前記ゲート電極と一体で形成することを特徴とする半導体装置の製造方法。
【請求項５】
請求項３又は４に記載の半導体装置の製造方法において、前記高抵抗領域が所望の抵抗値を得られるように、前記高抵抗領域に不純物を導入する工程を備えたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プラズマ処理を伴って製造される半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置の製造プロセスにおいて、金属配線層やコンタクトを形成する工程で、プラズマ処理を行う際に発生する電子の一部は、金属配線層やコンタクトにチャージされる。トランジスタのゲート電極に接続された金属配線やコンタクトに多量の電子がチャージされると、ゲート電極に大きなサージ電圧が印加され、ゲート電極の下に位置するゲート絶縁膜が破壊されたり、劣化してトランジスタの特性が変動したりするため、製造歩留りの低下を招いてしまう。これを回避するため、金属配線やコンタクトにチャージされた電子を半導体基板に逃がす経路を備えたり、ゲート電極に印加されるサージ電圧のピーク値を抑えるために金属配線とゲート電極との間に抵抗を備えたりする提案がなされている（例えば特許文献１）。
【０００３】
特許文献１に示された提案では、半導体基板上に抵抗及びダイオードを構成する拡散層を形成し、この拡散層をゲート電極と金属配線との間に介在させている。
【０００４】
【特許文献１】特開平８−９７４１６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、拡散層を形成する場合は、素子分離のためにトランジスタ等と所定の距離を隔てて形成する必要があるため、大きな面積を要するとともに、拡散層への接続はコンタクトを介してなされるため、さらにスペース効率を悪化させるという問題を有している。
【０００６】
ゲート電極と金属配線との間に備える抵抗として、金属配線層又はゲート電極層に長い配線を形成してその配線抵抗を利用したり、ゲート電極層と金属配線層との間、或いは異なる金属配線層間にコンタクトを介した接続を多数形成してそのコンタクト抵抗を利用したりする方法が考えられる。しかし、いずれの場合にも、高い抵抗値を得るためには大きな面積が必要となってしまう。
【０００７】
本発明は上記問題を鑑みてなされたものであり、その目的は、小さい面積で、製造プロセス中にゲート電極に印加されるサージ電圧を抑制することが可能な半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の半導体装置は、トランジスタが形成される素子領域を有する半導体基板と、前記半導体基板上にポリシリコンにより形成され、表面にシリサイド膜が形成されたゲート電極層と、前記ゲート電極層上に層間絶縁膜を隔てて形成され、前記層間絶縁膜を貫通するコンタクトによって前記ゲート電極層に接続される金属配線層とを備えた半導体装置であって、前記ゲート電極層は、前記素子領域上に形成されるとともに、前記金属配線層に形成された金属配線に接続され、前記トランジスタの動作を制御するための制御電圧が前記金属配線を介して印加されるゲート電極と、前記ゲート電極と前記金属配線との接続に介在するとともに、表面にシリサイド膜が形成されないことによって他の領域より抵抗値が高い高抵抗領域を具備するポリシリコン配線とを備えることを特徴とする。
【０００９】
これによれば、金属配線とゲート電極との間に高抵抗領域を備えたポリシリコン配線を介在させており、このポリシリコン配線はゲート電極層に形成されている。このため、素子分離部を隔てた位置に形成しなければならない拡散層による抵抗と比較して、抵抗を素子領域の近傍に備えることが可能となる。この結果、ゲート電極に接続される金属配線やコンタクトを形成するためのプラズマ処理を施す際にゲート電極に印加されるサージ電圧を、より小さい面積で抑制することが可能となる。さらに、高抵抗領域は、シリサイド膜を形成しないことによって他の領域よりも高い抵抗値を有するようにしているため、配線の引き回しによる配線抵抗やコンタクト抵抗を利用するのに比べて、要する面積を低減することが可能となる。
【００１０】
この半導体装置において、前記高抵抗領域を具備するポリシリコン配線は、前記ゲート電極と一体で形成されていることが望ましい。
【００１１】
これによれば、高抵抗領域を具備するポリシリコン配線が、ゲート電極と一体で形成されているため、ゲート電極と高抵抗領域を具備するポリシリコン配線との接続に、コンタクトや他の配線を介する必要がなく、より小さい面積でサージ電圧の抑制が可能となる。
【００１２】
本発明の半導体装置の製造方法は、前記半導体装置を製造する製造方法であって、前記ゲート電極と前記ポリシリコン配線とを含む前記ゲート電極層をパターニングする工程と、前記ポリシリコン配線の一部の領域にシリサイド膜が形成されるのを阻害するためのマスクをする工程と、前記ゲート電極層上で、前記一部以外の領域に前記シリサイド膜を形成するとともに、前記一部の領域を、前記シリサイド膜が形成された領域よりも抵抗値が高い高抵抗領域とする工程と、前記ゲート電極層上に、前記層間絶縁膜を形成する工程と、前記層間絶縁膜中に、前記コンタクトを形成する工程と、前記層間絶縁膜上に、前記金属配線層を形成する工程とを備え、前記ゲート電極と前記金属配線層に形成された金属配線とを、前記高抵抗領域を備えたポリシリコン配線を介して接続させることを特徴とする。
【００１３】
これによれば、金属配線とゲート電極との間に高抵抗領域を備えたポリシリコン配線を介在させており、このポリシリコン配線はゲート電極層に形成されている。このため、素子分離部を隔てた位置に形成しなければならない拡散層による抵抗と比較して、抵抗を素子領域の近傍に備えることが可能となる。この結果、ゲート電極に接続される金属配線やコンタクトを形成するためのプラズマ処理を施す際にゲート電極に印加されるサージ電圧を、より小さい面積で抑制することが可能となる。さらに、高抵抗領域は、シリサイド膜を形成しないことによって他の領域よりも高い抵抗値を有するようにしているため、配線の引き回しによる配線抵抗やコンタクトによるコンタクト抵抗を利用するのに比べて、要する面積を低減することが可能となる。
【００１４】
この半導体装置の製造方法において、前記高抵抗領域を具備するポリシリコン配線を、前記ゲート電極と一体で形成することが望ましい。
【００１５】
これによれば、高抵抗領域を具備するポリシリコン配線が、ゲート電極と一体で形成されるため、ゲート電極と高抵抗領域を具備するポリシリコン配線との接続に、コンタクトや他の配線を介する必要がなく、より小さい面積でサージ電圧の抑制が可能となる。
【００１６】
この半導体装置の製造方法において、前記高抵抗領域が所望の抵抗値を得られるように、前記高抵抗領域に不純物を導入する工程を備えてもよい。
【００１７】
これによれば、高抵抗領域に導入する不純物の種類や量によって高抵抗領域の抵抗値を設定することが可能となり、高抵抗領域を所望の抵抗値に設定することが容易になる。
【発明を実施するための最良の形態】
【００１８】
（第１実施形態）
以下、本発明の第１実施形態に係る半導体装置について、図面を参照して説明する。図１は、本実施形態の半導体装置を示す平面図であり、図２は、そのＡ−Ａ断面図である。
【００１９】
図１及び図２に示すように、半導体装置１０のシリコン基板１１上には、素子分離部としてのＳＴＩ（Shallow Trench Isolation）部１２が形成されており、ＳＴＩ部１２で囲まれた領域が、ソース／ドレイン領域１３を含みトランジスタが形成される素子領域１４となる。ＳＴＩ部１２及び素子領域１４の上面には、ゲート絶縁膜１５を隔てて、ポリシリコンからなるゲート電極層１６が形成されており、ゲート電極層１６は、素子領域１４上に形成されたゲート電極１６ａと、ゲート電極１６ａがＳＴＩ部１２上に延在するように形成されたポリシリコン配線１６ｂとを有している。ポリシリコン配線１６ｂの端部は、層間絶縁膜１７を貫通するコンタクト１８ａによって、その上層に形成されている金属配線層１９の金属配線１９ａに接続されており、この金属配線１９ａを介してトランジスタの制御が可能になっている。
【００２０】
ここで、ゲート電極層１６の上面には、一部の領域（高抵抗領域２０）を除いて、ゲート電極層１６の電気抵抗を小さくするためのシリサイド膜２１ａが形成されている。
【００２１】
高抵抗領域２０は、ゲート電極１６ａと金属配線１９ａに接続されたコンタクト１８ａとの間に介在するポリシリコン配線１６ｂに備えられており、ポリシリコン配線１６ｂの一部をシリコン酸化膜２２ａによって被覆することによってシリサイド膜２１ａの形成が阻害されて、シリサイド膜２１ａが形成された領域に比べて高抵抗になっている。
【００２２】
なお、ソース／ドレイン領域１３の上面にもシリサイド膜が形成されており、コンタクト１８ｂ，１８ｃを介して金属配線層１９の金属配線１９ｂ，１９ｃにそれぞれ接続されている。
【００２３】
次に、この半導体装置１０の製造方法について、図面を参照して説明する。
図３及び図４は、本実施形態の半導体装置１０の製造方法を示す断面図である。
図３（ａ）に示すように、まず、ゲート電極層１６がパターニングされたシリコン基板１１上に、シリコン酸化膜２２を堆積した後、図３（ｂ）に示すように、シリサイド膜を形成する領域（高抵抗領域２０以外の領域）のシリコン酸化膜２２をフォトリソグラフィ法及びドライエッチング法により除去する。ここで、シリコン酸化膜２２を残す領域（高抵抗領域２０）の長さは、高抵抗領域２０が所望の抵抗値となるように定められている。残されたシリコン酸化膜２２ａは、ポリシリコン配線１６ｂの高抵抗領域２０上にシリサイド膜２１ａが形成されるのを阻害するためのマスクとして機能する。
【００２４】
次に、図４（ａ）に示すように、シリコン基板１１の表面に高融点金属膜（例えば、コバルト膜）２１をスパッタリング法によって形成する。次いで、シリコン基板１１を熱処理して、図４（ｂ）に示すように、ゲート電極層１６上にシリサイド膜（コバルトシリサイド膜）２１ａを形成する。このとき、ゲート電極層１６の高抵抗領域２０上は、シリコン酸化膜２２ａで被覆されているため、シリサイド膜２１ａは形成されない。次いで、図４（ｃ）に示すように、シリサイド化されなかった高融点金属膜２１をウェット処理によって除去する。
【００２５】
その後、シリコン基板１１上に層間絶縁膜１７をＣＶＤ（Chemical Vapor Deposition）法等によって堆積し、次いで、ポリシリコン配線１６ｂの一端に接続するコンタクト１８ａを形成する。さらに、層間絶縁膜１７上にスパッタ法によって堆積させたアルミニウム等からなる金属膜を、フォトリソグラフィ法及びドライエッチング法によってパターニングして、コンタクト１８ａに接続される金属配線１９ａを含む金属配線層１９を形成し、図２で示した状態となる。
【００２６】
ここで、金属配線層１９を形成する工程のドライエッチングは、プラズマエッチングによってなされており、エッチングの際には金属配線層１９の各金属配線に電子がチャージされる。このとき、金属配線１９ａにチャージされた電子は、高抵抗領域２０を介して素子領域１４上のゲート電極１６ａに達することになる。
【００２７】
以上説明したように、本実施形態の半導体装置及びその製造方法によれば、以下の効果を得ることができる。
【００２８】
本実施形態によれば、金属配線１９ａとゲート電極１６ａとの接続に、高抵抗領域２０を備えたポリシリコン配線１６ｂを介在させており、このポリシリコン配線１６ｂはゲート電極層１６に形成されている。このため、ＳＴＩ部１２を隔てた位置に形成しなければならない拡散層による抵抗と比較して、抵抗を素子領域１４の近傍に備えることが可能となり、金属配線層１９をプラズマエッチングによって形成する際にゲート電極１６ａに印加されるサージ電圧を、より小さい面積で抑制することが可能となる。
【００２９】
さらに、本実施形態によれば、高抵抗領域２０は、シリサイド膜２１ａを形成しないことによって他の領域よりも高い抵抗値を有するようにしているため、配線の引き回しによる配線抵抗やコンタクトによるコンタクト抵抗を利用するのに比べて、要する面積を低減することが可能となる。
【００３０】
さらに、本実施形態によれば、高抵抗領域２０を有するポリシリコン配線１６ｂが、ゲート電極１６ａと一体で形成されているため、ゲート電極１６ａと高抵抗領域２０を有するポリシリコン配線１６ｂとの接続に、コンタクトや他の配線を介する必要がなく、より小さい面積でサージ電圧の抑制が可能となる。
【００３１】
さらに、金属配線層１９を形成する前で、金属配線１９ａをポリシリコン配線１６ｂに接続するためのコンタクト１８ａを形成する際に、プラズマエッチングやプラズマＣＶＤ等のプラズマ処理を施す場合には、コンタクト１８ａやポリシリコン配線１６ｂにチャージされた電子は、高抵抗領域２０を介してゲート電極１６ａに達することになる。このため、コンタクト１８ａを形成する際にゲート電極１６ａに印加されるサージ電圧を、より小さい面積で抑制することが可能となる。
【００３２】
（第２実施形態）
以下、本発明の第２実施形態に係る半導体装置について、図面を参照して説明する。図５は、本実施形態の半導体装置を示す平面図である。
【００３３】
本実施形態では、素子領域１４の近傍に、ゲート電極１６ａに接続されないポリシリコン配線１６ｃが配置されており、高抵抗領域２０を有しゲート電極１６ａと金属配線１９ａとの接続に介在するポリシリコン配線１６ｂは、ポリシリコン配線１６ｃを避けるために、ゲート電極１６ａと離れた位置に形成されている。ゲート電極１６ａと高抵抗領域２０を有するポリシリコン配線１６ｂとは、コンタクト１８ｄ，１８ｅ及び金属配線層１９の金属配線１９ｄによって接続されており、これにより、ゲート電極１６ａと金属配線１９ａとが、高抵抗領域２０を介して接続される。
【００３４】
ここで、電子がチャージされる配線等の寄生容量と、ゲート電極１６ａの寄生容量との比は、アンテナ比と呼ばれ、アンテナ比が所定の値を超える箇所があると、チャージされた電子によるサージ電圧が、ゲート絶縁膜１５の耐圧を越え、ゲート絶縁膜１５にダメージを与えることになる。本実施形態では、金属配線１９ｄのアンテナ比が、ゲート絶縁膜１５に回復不可能なダメージを与える値よりも小さくなるように金属配線１９ｄの面積を決定している。
【００３５】
以上説明したように、本実施形態の半導体装置によれば、以下の効果を得ることができる。
【００３６】
本実施形態では、金属配線層１９をプラズマエッチングによって形成する際に、ゲート電極１６ａに接続された金属配線１９ａにチャージされる電子は、高抵抗領域２０を介してゲート電極１６ａに達するため、ゲート電極１６ａに印加されるサージ電圧を抑制することが可能となる。
【００３７】
一方、ゲート電極１６ａと高抵抗領域２０を有するポリシリコン配線１６ｂとの間に介在する金属配線１９ｄにチャージされた電子は、高抵抗な領域を介することなくゲート電極１６ａに達することになる。しかしながら、本実施形態によれば、金属配線１９ｄのアンテナ比が、ゲート絶縁膜１５に対して回復不可能なダメージを与える値よりも小さくなるように、金属配線１９ｄの面積を決定している。このため、金属配線１９ｄにチャージされた電子が、高抵抗な領域を介することなくゲート電極１６ａに達しても、ゲート絶縁膜１５が破壊したり、劣化したりするのを抑制することが可能となる。
【００３８】
（変形例）
なお、本発明の実施形態は、以下のように変更してもよい。
【００３９】
前記実施形態において、高抵抗領域２０を除くゲート電極層１６上にシリサイド膜２１ａを形成した後に、高抵抗領域２０に、イオン注入法により不純物を導入する工程を備えるようにしてもよい。これによれば、導入する不純物の種類や量によって高抵抗領域２０の抵抗値を設定することが可能となり、所望の抵抗値に応じて高抵抗領域２０の長さ変更する必要がなくなるため、高抵抗領域２０を所望の抵抗値に設定することが容易になる。
【００４０】
前記実施形態において、ポリシリコン配線１６ｂ上にシリサイド膜２１ａが形成されるのを阻害するためのマスクとして、シリコン酸化膜２２ａを用いる代わりに、シリコン窒化膜を用いるようにしてもよい。
【００４１】
前記実施形態において、素子分離部としてＳＴＩ構造を用いる代わりに、ＬＯＣＯＳ（Local Oxidation Of Silicon）、プレーナＬＯＣＯＳ等を用いることもできる。また、ＳＯＩ（Silicon On Insulator）基板を使用する場合には、メサ分離で素子分離部を形成してもよい。
【図面の簡単な説明】
【００４２】
【図１】第１実施形態の半導体装置を示す平面図。
【図２】図１のＡ−Ａ断面図。
【図３】（ａ）〜（ｂ）は、半導体装置の製造方法を示す断面図。
【図４】（ａ）〜（ｃ）は、半導体装置の製造方法を示す断面図。
【図５】第２実施形態の半導体装置を示す平面図。
【符号の説明】
【００４３】
１０…半導体装置、１１…半導体基板としてのシリコン基板、１２…素子分離部としてのＳＴＩ部、１３…ソース／ドレイン領域、１４…素子領域、１５…ゲート絶縁膜、１６…ゲート電極層、１６ａ…ゲート電極、１６ｂ…ポリシリコン配線、１７…層間絶縁膜、１８ａ…コンタクト、１９…金属配線層、１９ａ…金属配線、２０…高抵抗領域、２１ａ…シリサイド膜、２２ａ…マスクとしてのシリコン酸化膜。
【図１】
2005340350.tif 000003
【図２】
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【図３】
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【図４】
2005340350.tif 000006
【図５】
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