(57)【要約】    【課題】ＣＩＳ上の複数のＣＣＤチップが高速動作を行う場合においても、高精度なＣＤＳ出力を得ることができる画像読取り装置及び方法、並びにプログラムを提供する。    【解決手段】画像読取り装置は、アナログ画像信号φＯＳを出力するＣＣＤチップ列１１と、相関２重サンプリング動作モードを有すると共に、アナログ画像信号φＯＳをサンプリングするサンプルホールド回路１４と、サンプルホールド回路１４にサンプリングパルスφＣＬ，φＳＨを出力するサンプリングパルス生成回路１３とを備える。サンプリングパルス生成回路１４は、現在アナログ画像信号φＯＳを出力しているＣＣＤチップを、水平同期信号φＨｓｙｎｃからＣＣＤ駆動クロックφＭの個数をカウントすることにより特定し、この特定されたＣＣＤチップ毎に基本クロックφＣＬＫが該ＣＣＤチップに対して設定されたクロック数になったときにサンプリングパルスφＣＬ，φＳＨを出力する。【選択図】      図１
2005303934.tif 000002
【特許請求の範囲】
【請求項１】
ライン状のＣＣＤチップ列と、前記ＣＣＤチップ列から出力されたアナログ画像信号を所定のサンプリングパルスに基づいてサンプルホールドするサンプルホールド手段と、前記サンプリングパルスを所定の位相で生成するサンプリングパルス生成手段と、前記サンプリングパルスの所定の位相を設定する位相設定手段とを備える画像読取り装置において、
前記ＣＣＤチップ列のＣＣＤチップ毎のアナログ画像信号波形を検出する波形検出手段を備え、前記位相設定手段は、前記ＣＣＤチップ毎に前記ＣＣＤチップ毎に検出されたアナログ画像信号波形に基づいて前記サンプリングパルスの所定の位相を設定し、前記サンプリングパルス生成手段は、前記設定された所定の位相に基づいて前記ＣＣＤチップ毎に前記サンプリングパルスを生成する位相を切り替えることを特徴とする画像読取り装置。
【請求項２】
前記位相設定手段は、前記サンプリングパルスを生成する位相を前記ＣＣＤチップ毎のレジスタ値に基づいて設定することを特徴とする請求項１記載の画像読取り装置。
【請求項３】
ライン状のＣＣＤチップ列から出力されたアナログ画像信号を所定のサンプリングパルスに基づいてサンプルホールドするサンプルホールドステップと、前記サンプリングパルスを所定の位相で生成するサンプリングパルス生成ステップと、前記サンプリングパルスの所定の位相を設定する位相設定ステップとを備える画像読取り方法において、
前記ＣＣＤチップ列のＣＣＤチップ毎のアナログ画像信号波形を検出する波形検出ステップを備え、前記位相設定ステップは、前記ＣＣＤチップ毎に前記ＣＣＤチップ毎に検出されたアナログ画像信号波形に基づいて前記サンプリングパルスの所定の位相を設定し、前記サンプリングパルス生成ステップは、前記設定された所定の位相に基づいて前記ＣＣＤチップ毎に前記サンプリングパルスを生成する位相を切り替えることを特徴とする画像読取り方法。
【請求項４】
前記位相設定ステップは、前記サンプリングパルスを生成する位相を前記ＣＣＤチップ毎のレジスタ値に基づいて設定することを特徴とする請求項３記載の画像読取り方法。
【請求項５】
ライン状のＣＣＤチップ列から出力されたアナログ画像信号を所定のサンプリングパルスに基づいてサンプルホールドするサンプルホールドモジュールと、前記サンプリングパルスを所定の位相で生成するサンプリングパルス生成モジュールと、前記サンプリングパルスの所定の位相を設定する位相設定ステップとをコンピュータに実行させる画像読取り方法をプログラムにおいて、
前記ＣＣＤチップ列のＣＣＤチップ毎のアナログ画像信号波形を検出する波形検出モジュールをコンピュータに実行させ、前記位相設定モジュールは、前記ＣＣＤチップ毎に前記ＣＣＤチップ毎に検出されたアナログ画像信号波形に基づいて前記サンプリングパルスの所定の位相を設定し、前記サンプリングパルス生成モジュールは、前記設定された所定の位相に基づいて前記ＣＣＤチップ毎に前記サンプリングパルスを生成する位相を切り替えることを特徴とするプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像読取り装置及び方法、並びにプログラムに関し、特に、ＣＣＤから出力されるアナログ画像信号をサンプリングする画像読取り装置及び方法、並びにプログラムに関する。
【背景技術】
【０００２】
画像読取り装置がマルチチップ型のＣＭＯＳイメージセンサ（ＣＩＳ）を有する場合、ＣＣＤチップから出力されるアナログ画像信号は、その信号検出時に発生するリセットノイズや、出力バッファによる１／ｆノイズを含み、これらのノイズは、従来、相関２重サンプリング（ＣＤＳ）法により除去されていた（例えば、特許文献１参照）。
【０００３】
図５は、従来のＣＤＳ回路の概略構成を示す図であり、図６は、図５のＣＤＳ回路の作動を説明するのに用いられるタイミングチャートである。
【０００４】
図５において、従来の画像読取り装置は、ＣＣＤ型光電変換素子（以下「ＣＣＤ」という）５０１と、ＣＣＤ５０１を駆動する駆動回路５０２と、ＣＣＤ５０１に接続され、後述するクランプパルス生成回路５０６で生成されたクランプパルスｂに基づいて、ＣＣＤ５０１から出力されるアナログ画像信号ａをクランプするクランプ回路５０３と、クランプ回路５０３に接続され、後述するサンプリングパルス生成回路５０５で生成されたサンプリング周期決定用のサンプリングパルスｄ，φＳＨに基づいて、クランプ回路５０３から出力されたアナログ信号ｃをサンプリングして、出力信号ｅを出力するサンプルホールド回路５０４と、クランプ回路５０３にクランプパルスｂを出力するクランプパルス生成回路５０６と、サンプルホールド回路５０４にサンプリングパルスｄ，φＳＨを出力するサンプリングパルス生成回路５０５とを備える。
【０００５】
クランプ回路５０３は、ＣＣＤ５０１に接続された直流分遮断用コンデンサ５０７と、コンデンサ５０７に接続された出力バッファ５１０と、コンデンサ５０７と出力バッファ５１０の間にスイッチ５０８を介して接続され、クランプ電位を与える電圧源５０９とを備え、スイッチ５０８は、クランプパルス生成回路５０６からのクランプパルスｂに基づいて開閉する。
【０００６】
また、サンプルホールド回路５０４は、クランプ回路５０３の出力バッファ５１０にスイッチ５１１を介して接続された出力バッファ５１３と、スイッチ５１１と出力バッファ５１３の間に接続されたホールドコンデンサ５１２とを備え、スイッチ５１１は、サンプリングパルス生成回路１０からのサンプリングパルスｄ，φＳＨに基づいて開閉する。
【０００７】
ＣＣＤ５０１から出力されるアナログ画像信号の波形（負極性）は、図６（ａ）に示すように、その１画素に対応する期間がリセット期間ｔＲ、フィールドスルー期間ｔＦ、信号期間ｔＳから構成され、リセットノイズ及び１／ｆノイズ（ΔＶ）はフィールドスルー期間ｔＦ、信号期間ｔＳの両方に含まれる。
【０００８】
クランプ回路５０３は、これらのノイズΔＶを除去するために、フィールドスルー期間ｔＦの出力信号を図６（ｂ）に示すクランプパルスｂにより一定電位Ｖｒにクランプして、クランプ後の波形を取得する（図６（ｃ））。
【０００９】
サンプルホールド回路５０４は、図６（ｄ）に示すサンプリングパルスφＳＨにより信号期間の波形をサンプルホールドし、これにより、図６（ｅ）に示すようにノイズΔＶが除去された信号成分Ｖｓのみを取り出すことができる。
【００１０】
一般的に、この種の画像読取り装置において、良好な画像信号を取り出すためには、ＣＣＤ５０１からのアナログ画像信号に対して、サンプリングパルスｄ，φＳＨを適切なタイミング（位相）で与える必要がある。
【００１１】
従来、サンプリングパルスｄ，φＳＨの位相は、開発初期段階において最適な位相を予想してＬＳＩを作成するか、又は該ＬＳＩにおいてサンプリングパルスの位相を変更可能な設定手段を内蔵し、Ａ／Ｄ変換後の画像データを解析し、サンプリングパルスの位相を決定する手法がある（例えば、特許文献１参照）。
【特許文献１】特開２０００−１２５１２０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、マルチチップ型のＣＭＯＳイメージセンサ（ＣＩＳ）の場合、ＣＣＤ５０１からのアナログ画像信号出力はＣＣＤチップ毎、温度特性により位相差を生じ、この位相差は、現状の画像クロック（１ＭＨｚ程度）では、レベル確定時間がサンプリング時間に対して、十分にタイミングマージンがあるため、問題にならないレベルであるが、今後のより一層の高解像度化、高速化要求によりパルス周期が短くなることによって、該位相差の影響が大きくなりＣＤＳ動作後の出力信号の精度を低下させることが予想される。
【００１３】
本発明の目的は、マルチチップ型のＣＭＯＳイメージセンサ上の複数のＣＣＤチップが高速動作を行う場合においても、高精度な相関２重サンプリング（ＣＤＳ）出力を得ることができる画像読取り装置及び方法、並びにプログラムを提供することにある。
【課題を解決するための手段】
【００１４】
請求項１記載の画像読取り装置は、ライン状のＣＣＤチップ列と、前記ＣＣＤチップ列から出力されたアナログ画像信号を所定のサンプリングパルスに基づいてサンプルホールドするサンプルホールド手段と、前記サンプリングパルスを所定の位相で生成するサンプリングパルス生成手段と、前記サンプリングパルスの所定の位相を設定する位相設定手段とを備える画像読取り装置において、前記ＣＣＤチップ列のＣＣＤチップ毎のアナログ画像信号波形を検出する波形検出手段を備え、前記位相設定手段は、前記ＣＣＤチップ毎に前記ＣＣＤチップ毎に検出されたアナログ画像信号波形に基づいて前記サンプリングパルスの所定の位相を設定し、前記サンプリングパルス生成手段は、前記設定された所定の位相に基づいて前記ＣＣＤチップ毎に前記サンプリングパルスを生成する位相を切り替えることを特徴とする。
【００１５】
請求項２記載の画像読取り装置は、請求項１記載の画像読取り装置において、前記位相設定手段は、前記サンプリングパルスを生成する位相を前記ＣＣＤチップ毎のレジスタ値に基づいて設定することを特徴とする。
【００１６】
上記目的を達成するために、請求項３記載の画像読取り方法は、ライン状のＣＣＤチップ列から出力されたアナログ画像信号を所定のサンプリングパルスに基づいてサンプルホールドするサンプルホールドステップと、前記サンプリングパルスを所定の位相で生成するサンプリングパルス生成ステップと、前記サンプリングパルスの所定の位相を設定する位相設定ステップとを備える画像読取り方法において、前記ＣＣＤチップ列のＣＣＤチップ毎のアナログ画像信号波形を検出する波形検出ステップを備え、前記位相設定ステップは、前記ＣＣＤチップ毎に前記ＣＣＤチップ毎に検出されたアナログ画像信号波形に基づいて前記サンプリングパルスの所定の位相を設定し、前記サンプリングパルス生成ステップは、前記設定された所定の位相に基づいて前記ＣＣＤチップ毎に前記サンプリングパルスを生成する位相を切り替えることを特徴とする。
【００１７】
請求項４記載の画像読取り方法は、請求項３記載の画像読取り方法において、前記位相設定ステップは、前記サンプリングパルスを生成する位相を前記ＣＣＤチップ毎のレジスタ値に基づいて設定することを特徴とする。
【００１８】
上記目的を達成するために、請求項５記載のプログラムは、ライン状のＣＣＤチップ列から出力されたアナログ画像信号を所定のサンプリングパルスに基づいてサンプルホールドするサンプルホールドモジュールと、前記サンプリングパルスを所定の位相で生成するサンプリングパルス生成モジュールと、前記サンプリングパルスの所定の位相を設定する位相設定モジュールとをコンピュータに実行させるプログラムにおいて、前記ＣＣＤチップ列のＣＣＤチップ毎のアナログ画像信号波形を検出する波形検出手モジュールをコンピュータに実行させ、前記位相設定モジュールは、前記ＣＣＤチップ毎に前記ＣＣＤチップ毎に検出されたアナログ画像信号波形に基づいて前記サンプリングパルスの所定の位相を設定し、前記サンプリングパルス生成モジュールは、前記設定された所定の位相に基づいて前記ＣＣＤチップ毎に前記サンプリングパルスを生成する位相を切り替えることを特徴とする。
【発明の効果】
【００１９】
請求項１記載の画像読取り装置及び請求項３記載の画像読取り方法、並びに請求項５記載のプログラムによれば、ＣＣＤチップ毎にＣＣＤチップ毎に検出されたアナログ画像信号波形に基づいてサンプリングパルスの所定の位相を設定し、設定された所定の位相に基づいてＣＣＤチップ毎にサンプリングパルスを生成する位相を切り替えるので、マルチチップ型のＣＭＯＳイメージセンサ上の複数のＣＣＤチップが高速動作を行う場合においても、高精度な相関２重サンプリング（ＣＤＳ）出力を得ることができる。
【００２０】
請求項２記載の画像読取り装置及び請求項４記載の画像読取り方法によれば、サンプリングパルスを生成する位相をＣＣＤチップ毎のレジスタ値に基づいて設定するので、請求項１による効果を確実に奏することができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態を図面を用いて詳述する。
【００２２】
図１は、本発明の実施の形態に係る画像読取り装置のブロック図である。
【００２３】
図１において、本発明の実施の形態に係る画像読取り装置は、後述するＣＣＤ駆動回路１２から出力された水平同期信号φＨｓｙｎｃ、ＣＣＤ駆動クロックφＭ、及び画素リセット信号φＲＳに基づいてアナログ画像信号φＯＳを出力し、マルチチップ型のＣＭＯＳイメージセンサ（ＣＩＳ）を構成するライン状の複数、例えば３チップ構成のＣＣＤチップ列１１と、ＣＤＳ列１１に接続され、相関２重サンプリング（ＣＤＳ）動作モード、及び基準電圧Ｖｒｅｆを一定とするＤＣ直結モードを有すると共に、後述するパルス生成回路１３で生成されたサンプリング周期決定用のサンプリングパルスφＣＬ，φＳＨに基づいてＣＣＤチップ列１１から出力されたアナログ画像信号φＯＳをサンプリングするサンプルホールド回路１４と、サンプルホールド回路１４に接続され、後述するパルス生成回路１３で生成された変換速度設定パルスφＡＤに基づいて、サンプルホールド回路１４から出力されたアナログ画像信号をデジタル信号に変換するｎビット、例えば８ビットデータのＡ／Ｄ変換回路１５と、ＣＣＤチップ列１１を駆動するためにＣＣＤチップ列１１にＣＣＤ画素クロックφＭ、画素リセットパルスφＲＳ、水平同期信号φＨｓｙｎｃを出力するＣＣＤ駆動回路１２と、サンプルホールド回路１４にサンプリングパルスφＣＬ，φＳＨを出力すると共に、Ａ／Ｄ変換回路１５に変換速度決定パルスφＡＤを出力するサンプリングパルス生成回路１３と、Ａ／Ｄ変換回路１５から出力されるデジタル信号を受信すると共に、ＣＣＤ駆動回路１２及びパルス生成回路１３を制御する制御回路１６とを備える。
【００２４】
制御回路１６は、ＣＣＤ駆動回路１２及びパルス生成回路１３の駆動制御及び設定を行うＣＰＵ１７と、制御プログラム及び必要なデータを格納するメモリ１８とを備える。サンプリングパルス生成回路１３が変換速度決定パルスφＡＤを生成するタイミングは外部のレジスタにより可変である。ＣＣＤ駆動回路１２とサンプリングパルス生成回路１３は基本クロックφＣＬＫによって同期して動作し、これらはＧＡ（ゲートアレイ）としてもよい。
【００２５】
以下、図２を参照しながら図１の画像読取り装置の作動を説明する。
【００２６】
図２は、図１の画像読取り装置の作動を説明するためのタイミングチャートである。
【００２７】
ＣＰＵ１７は、１６進数表記の基本クロックφＣＬＫを出力する（図２（ａ））。ＣＣＤ駆動回路１２は、基本クロックφＣＬＫに基づいて、水平同期信号φＨｓｙｎｃ（図２（ｂ））、ＣＣＤ駆動クロックφＭ（図２（ｃ））、及び画素リセット信号φＲＳ（図２（ｄ））を出力する。ＣＣＤ駆動クロックφＭは、基本クロックφＣＬＫの１６クロック分を１周期としている。基本クロックφＣＬＫは、ＣＣＤ駆動クロックφＭの立ち上がり時を０とする。画像リセット信号φＲＳは、基本クロックφＣＬＫ２クロック分の正パルスとしている。
【００２８】
ＣＣＤチップ列１１は、ＣＣＤ駆動回路１２から出力された水平同期信号φＨｓｙｎｃ、ＣＣＤ駆動クロックφＭ、及び画素リセット信号φＲＳに基づいてアナログ画像信号φＯＳ（図２（ｅ））を出力する。
【００２９】
サンプリングパルス生成回路１３は、サンプリングパルスφＣＬ（図２（ｆ）），φＳＨ（図２（ｇ））を所定の位相で出力する。サンプリングパルスφＣＬ，φＳＨは、基本クロックφＣＬＫの１クロックの分解能を有する。具体的には、サンプリングパルス生成回路１３は、現在アナログ画像信号φＯＳを出力しているＣＣＤチップを、水平同期信号φＨｓｙｎｃからＣＣＤ駆動クロックφＭの個数をカウントすることにより特定することができ、この特定されたＣＣＤチップ毎に基本クロックφＣＬＫが該ＣＣＤチップに対して設定されたクロック数になったときにサンプリングパルスφＣＬ，φＳＨを出力する。これにより、アナログ画像信号φＯＳを出力しているＣＣＤチップが変わる毎にサンプリングパルスφＣＬ，φＳＨの位相を切り替えることができる。
【００３０】
ＣＣＤチップ毎に設定されるクロック数は、後述する図３のテストモード時に設定される。この設定は、マルチチップ型のＣＭＯＳイメージセンサ（ＣＩＳ）の場合、ＣＣＤチップ毎に高レベルと低レベルの電位差ｄＶのばらつきをなくすために必要である。
【００３１】
図１の画像読取り装置は、まず、図３のテストモード処理を実行して、ＣＤＳ動作時における各ＣＣＤチップ毎の最適なサンプリングパルスの位相を算出する。
【００３２】
図３は、図１の画像読取り装置によって実行されるテストモード処理のフローチャートである。
【００３３】
本テストモードは、ＣＤＳ動作時におけるＣＣＤチップ毎の最適なサンプリングパルスの位相を算出するものである。
【００３４】
図３において、まず、ＣＩＳ光源の光量調整を行って、該調整後の光量によりシェーディング板を照射することにより図２の（ｅ）に示すアナログ画像信号φＯＳを出力する状態にし（ステップＳ１）、次いで、サンプルホールド回路１４をＤＣ直結モードに設定する（ステップＳ２）。このＤＣ直結モードへの設定は、サンプルホールド回路１４をオフ状態として、サンプルホールド回路１４における一定の基準電圧に対する電位差を８ビットのデジタルデータを算出するモードにすることによって行われる。
【００３５】
サンプルホールド回路１４は、オン状態のときは、高レベルと低レベルの電位差ｄＶを出力して相関サンプリングを行うのに対して、オフ状態のときは、アナログ画像信号φＯＳの各サンプリング時における基準電圧に対する電位（絶対値）を出力する。
【００３６】
さらに、アナログ画像信号φＯＳをＣＣＤチップ列１１のＣＣＤチップ毎の所定画素分サンプリングする（ステップＳ３）。具体的には、サンプリングパルスφＳＨの位相を図２（ｈ）に示すように基本クロックφＣＬＫの「０」から「Ｆ」まで（１画素の１周期分）１クロックずつずらして、その都度デジタル出力値をメモリ１８に記憶することにより、ＣＣＤチップ列１１のＣＣＤチップ毎のアナログ画像信号φＯＳの波形をメモリ１８に記憶する。
【００３７】
最後に、該記憶されたアナログ画像信号φＯＳの波形に基づいて、サンプリングパルスφＣＬ，φＳＨの位相を示すＣＣＤチップ毎（レジスタ名称：ｒｅｇ１，ｒｅｇ２，ｒｅｇ３）のレジスタ値を算出し、これらのレジスタ値をサンプリングパルス生成回路１３に送出する（ステップＳ４）。ＣＰＵ１７は、上記算出されたレジスタ値から、高レベル値が安定して出力されている領域を基本パルスφＣＬＫのクロック数として特定することができる。
【００３８】
レジスタ値の算出は、アナログ画像信号φＯＳの高レベルと低レベルの電位差ｄＶが最大となる状態（シェーディング板直下で光量調整が終了した状態）で、アナログ画像信号φＯＳに対して、サンプリングパルスφＣＬの位相を基本クロックφＣＬＫの数値の「０」から「Ｆ」まで１クロックずつずらすときに、アナログ画像信号φＯＳの電位レベルが安定しているときの位相、つまり同じ電位レベルが続いた範囲の中間点における位相値とする。
【００３９】
次に、図１の画像読取り装置は、図４の読取り動作モード処理を実行して、実際の読取り動作時の制御を行う。
【００４０】
図４は、図１の画像読取り装置によって実行される読取り動作モード処理のフローチャートである。
【００４１】
図４において、まず、初期設定として、サンプルホールド回路１４をＣＤＳモードに設定し（ステップＳ５）、上記テストモード（図３）で算出されたサンプリングパルスφＣＬ，φＳＨのレジスタ値をＣＣＤチップ毎に設定し（ステップＳ６）、次いで、画像読取り動作を実行して、特定用途向け回路（ＡＳＩＣ）は水平同期信号φＨｓｙｎｃに基づいて基本クロックφＣＬＫをカウントし、現在アナログ画像信号φＯＳを出力しているＣＣＤチップを特定し、上記図３の処理で算出されたレジスタ値に基づいたサンプリングパルスφＣＬ，φＳＨの位相によりクランプパルスクロックφＣＬ−ＣＫ（高レベルの電位をホールドするクロック）、サンプルホールドパルスクロックφＳＨ−ＣＫ（低レベルの電位をホールドするクロック）を生成し、ＣＤＳ動作を行う（ステップＳ７）。
【００４２】
ＣＤＳモードにおいては、図中ＣＣＤチップ毎に高レベル（電位が高い部分）をサンプリングパルスφＣＬにより、低レベル（電位が低い部分）をサンプリングパルスφＳＨにより夫々サンプリングを行い、電位差ｄＶの振幅を有する信号を出力する（図２（ｅ））。電位差ｄＶは、ＣＣＤチップ列１１に入射する光量に比例した電位差である。
【００４３】
図３及び図４の処理によれば、アナログ画像信号φＯＳを出力しているＣＣＤチップが変わる毎にサンプリングパルスφＣＬ，φＳＨの位相を切り替えるので、マルチチップ型のＣＭＯＳイメージセンサ上の複数のＣＣＤチップが高速動作を行う場合においても、高精度な相関２重サンプリング（ＣＤＳ）出力を得ることができ、もってＣＣＤチップ毎のサンプリングパルスφＣＬ，φＳＨの位相によって生じるＡ／Ｄ変換後のデータ劣化及び画像の劣化を防止することができる。
【００４４】
また、本発明の目的は、上記実施形態の機能を実現するソフトウェアのプログラムコードを記録した記憶媒体（又は記録媒体）を、システム或いは装置に供給し、そのシステム或いは装置のコンピュータ（又はＣＰＵやＭＰＵ）が記憶媒体に格納されたプログラムコードを読み出し実行することによっても、達成されることは言うまでもない。
【００４５】
この場合、記憶媒体から読み出されたプログラムコード自体が前述した実施形態の機能を実現することになり、そのプログラムコードを記憶した記憶媒体は本発明を構成することになる。
【００４６】
また、コンピュータが読み出したプログラムコードを実行することにより、前述した実施形態の機能が実現されるだけでなく、そのプログラムコードの指示に基づき、コンピュータ上で稼働しているオペレーティングシステム(ＯＳ)などが実際の処理の一部または全部を行い、その処理によって前述した実施形態の機能が実現される場合も含まれることは言うまでもない。
【００４７】
さらに、記憶媒体から読み出されたプログラムコードが、コンピュータに挿入された機能拡張カードやコンピュータに接続された機能拡張ユニットに備わるメモリに書き込まれた後、そのプログラムコードの指示に基づき、その機能拡張カードや機能拡張ユニットに備わるＣＰＵなどが実際の処理の一部または全部を行い、その処理によって前述した実施形態の機能が実現される場合も含まれることは言うまでもない。
【００４８】
また、上記プログラムは、上述した実施の形態の機能をコンピュータで実現することができればよく、その形態は、オブジェクトコード、インタプリタにより実行されるプログラム、ＯＳに供給されるスクリプトデータ等の形態を有するものでもよい。
【００４９】
プログラムを供給する記録媒体としては、例えば、ＲＡＭ、ＮＶ−ＲＡＭ、フロッピー（登録商標）ディスク、光ディスク、光磁気ディスク、ＣＤ−ＲＯＭ、ＭＯ、ＣＤ−Ｒ、ＣＤ−ＲＷ、ＤＶＤ（ＤＶＤ−ＲＯＭ、ＤＶＤ−ＲＡＭ、ＤＶＤ−ＲＷ、ＤＶＤ＋ＲＷ）、磁気テープ、不揮発性のメモリカード、他のＲＯＭ等の上記プログラムを記憶できるものであればよい。或いは、上記プログラムは、インターネット、商用ネットワーク、若しくはローカルエリアネットワーク等に接続される不図示の他のコンピュータやデータベース等からダウンロードすることにより供給される。
【図面の簡単な説明】
【００５０】
【図１】本発明の実施の形態に係る画像読取り装置のブロック図である。
【図２】図１の画像読取り装置の作動を説明するためのタイミングチャートである。
【図３】図１の画像読取り装置によって実行されるテストモード処理のフローチャートである。
【図４】図１の画像読取り装置によって実行される読取り動作モード処理のフローチャートである。
【図５】従来のＣＤＳ回路の概略構成を示す図である。
【図６】図５のＣＤＳ回路の作動を説明するためのタイミングチャートである。
【符号の説明】
【００５１】
１１  ＣＣＤ列
１２  ＣＣＤ駆動回路
１３  サンプリングパルス生成回路
１４  サンプリングホールド回路
１５  Ａ／Ｄ変換回路
１６  制御回路
１７  ＣＰＵ
１８  メモリ
【図１】
2005303934.tif 000003
【図２】
2005303934.tif 000004
【図３】
2005303934.tif 000005
【図４】
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【図５】
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【図６】
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