(57)【要約】【課題】サイクリック型の構成を含むＡＤ変換器の設計自由度を高める。【解決手段】入力アナログ信号は、増幅回路１１およびＡＤ変換回路１２に入力される。ＡＤ変換回路１２は、入力されたアナログ信号を所定のビット数のデジタル値に変換して、図示しないエンコーダに出力する。ＤＡ変換回路１３は、ＡＤ変換回路１２から出力された所定ビットのデジタル値をアナログ信号に変換する。減算回路１４は、増幅回路１１の出力からＤＡ変換回路１３の出力を減算する。第２増幅回路１５は、減算回路１４の出力を４倍に増幅して第１増幅回路１１およびＡＤ変換回路１２へフィードバックする。リファレンス電圧制御回路１７は、１周回毎に、ＡＤ変換回路１２の基準電圧レンジが１／２になるように制御するといった設計も可能である。【選択図】図１
2005223461.tif 000002
【特許請求の範囲】
【請求項１】
入力アナログ信号を所定ビット数のデジタル値に変換するＡＤ変換回路と、
前記ＡＤ変換回路の出力をアナログ信号に変換するＤＡ変換回路と、
前記入力アナログ信号から、前記ＤＡ変換回路の出力を減算する減算回路と、
前記減算回路の出力を所定の増幅率で増幅して、前記ＡＤ変換回路の入力にフィードバックする増幅回路と、
前記ＡＤ変換回路内に設けられる複数の電圧比較素子に供給するリファレンス電圧を可変するリファレンス電圧制御回路と、
を有することを特徴とするアナログデジタル変換器。
【請求項２】
入力アナログ信号を所定ビット数のデジタル値に変換するＡＤ変換回路と、
前記ＡＤ変換回路の出力をアナログ信号に変換するＤＡ変換回路と、
前記ＡＤ変換回路と並列に設けられ、前記入力アナログ信号を所定の増幅率で増幅する第１増幅回路と、
前記第１増幅回路の出力から、前記第１増幅回路により増幅された増幅率と実質的に同一の増幅率で増幅された前記ＤＡ変換回路の出力を減算する減算回路と、
前記減算回路の出力を所定の増幅率で増幅して、前記ＡＤ変換回路および前記第１増幅回路の入力にフィードバックする第２増幅回路と、
前記ＡＤ変換回路内に設けられる複数の電圧比較素子に供給するリファレンス電圧を可変するリファレンス電圧制御回路と、
を有することを特徴とするアナログデジタル変換器。
【請求項３】
前記第１増幅回路の増幅率を時間的に可変する増幅制御回路、
をさらに有することを特徴とする請求項２に記載のアナログデジタル変換器。
【請求項４】
アナログデジタル変換処理を複数段階に分けて行う変換器であって、
前記複数段階のうち少なくともいずれかの段階において入力アナログ信号を所定ビット数のデジタル値に変換するＡＤ変換回路と、
前記ＡＤ変換回路の出力をアナログ信号に変換するＤＡ変換回路と、
前記ＤＡ変換回路の出力を前記入力アナログ信号から減算する減算回路と、
前記減算回路の出力を増幅してフィードバックする増幅回路と、
前記増幅回路からフィードバックを受けるいずれかのＡＤ変換回路内に設けられる複数の電圧比較素子に供給するリファレンス電圧を可変するリファレンス電圧制御回路と、
を有することを特徴とするアナログデジタル変換器。
【請求項５】
前記入力アナログ信号をサンプルホールドして、前記減算回路に入力するタイミングを調整するサンプルホールド回路、
をさらに有することを特徴とする請求項１または４に記載のアナログデジタル変換器。
【請求項６】
前記ＡＤ変換回路へのフィードバックを１循環とするタイミングを生成し、前記リファレンス電圧制御回路に供給するタイミング制御回路、
をさらに有し、
前記リファレンス電圧制御回路は、
前記タイミング制御回路により供給されるタイミングに応じて、前記リファレンス電圧を時間的に可変することを特徴とする請求項１から５のいずれかに記載のアナログデジタル変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログデジタル変換器に関する。本発明は特に、サイクリック型のアナログデジタル変換部分を含むアナログデジタル変換器に関する。
【背景技術】
【０００２】
近年、携帯電話等の携帯機器に画像撮影機能、画像再生機能、動画撮影機能、および動画再生機能等、様々な付加機能が搭載されるようになってきている。これに伴い、アナログデジタル変換器（以下、「ＡＤ変換器」という。）の小型化や省電力化の要求が高まっている。そうしたＡＤ変換器の形態として、循環型に構成されたサイクリックＡＤ変換器が知られている（例えば、特許文献１参照）。
【０００３】
図１３は、従来のサイクリックＡＤ変換器の一例を示す。このＡＤ変換器において、第１スイッチＳＷ１を介して入力されるアナログ信号Ｖｉｎは、サンプルホールド回路１１によって入力信号と等価なアナログ信号がサンプルホールドされるとともに、ＡＤ変換回路１２によりデジタル値に変換される。最初は、上位４ビットが取り出される。ＡＤ変換回路により変換されたデジタル値は、ＤＡ変換回路１３によりアナログ値に変換される。減算回路１４は、サンプルホールド回路１１にサンプルホールドされている入力アナログ信号Ｖｉｎから、ＤＡ変換回路１３から入力されるアナログ信号を減算する。減算回路１４の出力アナログ信号は、第２増幅回路１５により増幅される。なお、減算回路１４および第２増幅回路は、一体型の減算増幅回路１６であってもよい。増幅されたアナログ信号は、第２スイッチＳＷ２を介してサンプルホールド回路１１およびＡＤ変換回路１２へフィードバックされる。２循目からは３ビット取り出すため、第２増幅回路１５は、入力信号を８倍に増幅する。この循環処理を繰り返すことにより、１３ビットのデジタル値を得ている。
【特許文献１】特開平４−２６２２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上述したサイクリックＡＤ変換器は、上位ビットを取り出した後にそれに対応するアナログ信号を減算する。よって、後段のＡＤ変換回路の取り出すビット数に応じて、減算後のアナログ信号を増幅しなければならない。
【０００５】
しかしながら、増幅回路にはＧＢ積（Gain Bandwidth product）の限界が存在する。即ち、高い増幅率を得ようとすると増幅回路の動作周波数が低くなってしまい、高速動作が困難となる。そこで、サイクリック型のＡＤ変換回路において、２周目以降の変換の際に必要な信号レンジの変更を、入力アナログ信号の増幅以外の手法により代替できれば、増幅回路の制約を緩和し、ＡＤ変換器全体の設計自由度を高めることができる。
【０００６】
本発明はこうした状況に鑑みなされたものであり、その目的は、ＡＤ変換器の設計自由度を高める点にある。
【課題を解決するための手段】
【０００７】
本発明のある態様は、アナログデジタル変換器である。このアナログデジタル変換器は、入力アナログ信号を所定ビット数のデジタル値に変換するＡＤ変換回路と、ＡＤ変換回路の出力をアナログ信号に変換するＤＡ変換回路と、入力アナログ信号から、ＤＡ変換回路の出力を減算する減算回路と、減算回路の出力を所定の増幅率で増幅して、ＡＤ変換回路の入力にフィードバックする増幅回路と、ＡＤ変換回路内に設けられる複数の電圧比較素子に供給するリファレンス電圧を可変するリファレンス電圧制御回路と、を有する。
【０００８】
本態様によれば、リファレンス電圧制御回路が、ＡＤ変換回路内に設けられる複数の電圧比較素子に供給するリファレンス電圧を可変することができることにより、例えば増幅回路における増幅率を下げることができる。また、回路構成の変更なしにＡＤ変換器の仕様を変更することができる。したがって、ＡＤ変換器全体の設計自由度を高めることができる。
【０００９】
本発明の別の態様もまた、アナログデジタル変換器である。このアナログデジタル変換器は、入力アナログ信号を所定ビット数のデジタル値に変換するＡＤ変換回路と、ＡＤ変換回路の出力をアナログ信号に変換するＤＡ変換回路と、ＡＤ変換回路と並列に設けられ、入力アナログ信号を所定の増幅率で増幅する第１増幅回路と、第１増幅回路の出力から、第１増幅回路により増幅された増幅率と実質的に同一の増幅率で増幅されたＤＡ変換回路の出力を減算する減算回路と、減算回路の出力を所定の増幅率で増幅して、ＡＤ変換回路および第１増幅回路の入力にフィードバックする第２増幅回路と、ＡＤ変換回路内に設けられる複数の電圧比較素子に供給するリファレンス電圧を時間的に可変するリファレンス電圧制御回路と、を有する。
【００１０】
本態様によれば、リファレンス電圧制御回路が、ＡＤ変換回路内に設けられる複数の電圧比較素子に供給するリファレンス電圧を可変することができることにより、例えば、入力信号が入力される場合とフィードバック信号が入力される場合とで、リファレンス電圧を変更することができる。このように、低電圧化と高速化の両立といった設定も可能であり、ＡＤ変換器全体の設計自由度を高めることができる。
【００１１】
本発明の別の態様もまた、アナログデジタル変換器である。このアナログデジタル変換器は、入力アナログ信号を所定ビット数のデジタル値に変換するＡＤ変換回路と、ＡＤ変換回路の出力をアナログ信号に変換するＤＡ変換回路と、ＡＤ変換回路と並列に設けられ、入力アナログ信号を所定の増幅率で増幅する第１増幅回路と、第１増幅回路の出力から、第１増幅回路により増幅された増幅率と実質的に同一の増幅率で増幅されたＤＡ変換回路の出力を減算する減算回路と、減算回路の出力を所定の増幅率で増幅して、ＡＤ変換回路および第１増幅回路の入力にフィードバックする第２増幅回路と、ＡＤ変換回路内に設けられる複数の電圧比較素子に供給するリファレンス電圧を可変するリファレンス電圧制御回路と、第１増幅回路の増幅率を時間的に可変する増幅制御回路と、を有する。
【００１２】
本態様によれば、リファレンス電圧制御回路が、ＡＤ変換回路内に設けられる複数の電圧比較素子に供給するリファレンス電圧を小さくし、電圧制御回路が、ＡＤ変換回路と並列に設けられる第１増幅回路の増幅率を上昇させるといった設定も可能である。これによれば、第２増幅回路の増幅率をさらに下げることができる。その際、入力信号が低下してきてから第１増幅回路の増幅率を上昇させることにより、第１増幅回路の出力範囲を超えて信号誤差を抑えることも可能である。よって、ＡＤ変換器全体の設計自由度を高めることができる。
【００１３】
本発明の別の態様もまた、アナログデジタル変換器である。このアナログデジタル変換器は、アナログデジタル変換処理を複数段階に分けて行う変換器であって、複数段階のうち少なくともいずれかの段階において入力アナログ信号を所定ビット数のデジタル値に変換するＡＤ変換回路と、ＡＤ変換回路の出力をアナログ信号に変換するＤＡ変換回路と、ＤＡ変換回路の出力を入力アナログ信号から減算する減算回路と、減算回路の出力を増幅してフィードバックする増幅回路と、増幅回路からフィードバックを受けるいずれかのＡＤ変換回路内に設けられる複数の電圧比較素子に供給するリファレンス電圧を可変するリファレンス電圧制御回路と、を有する。
【００１４】
本態様によれば、リファレンス電圧制御回路が、ＡＤ変換回路内に設けられる複数の電圧比較素子に供給するリファレンス電圧を可変することができることにより、例えば増幅回路における増幅率を下げることができる。また、回路構成の変更なしにＡＤ変換器の仕様を変更することができる。したがって、サイクリック型のＡＤ変換ステージを含む複数ステージからなるＡＤ変換器全体の設計自由度を高めることができる。
【００１５】
本発明の別の態様もまた、アナログデジタル変換器である。このアナログデジタル変換器は、入力アナログ信号を所定ビット数のデジタル値に変換するＡＤ変換回路と、ＡＤ変換回路の出力をアナログ信号に変換するＤＡ変換回路と、入力アナログ信号から、ＤＡ変換回路の出力を減算する減算回路と、減算回路の出力を所定の増幅率で増幅して、ＡＤ変換回路の入力にフィードバックする増幅回路と、ＡＤ変換回路内に設けられる複数の電圧比較素子に供給するリファレンス電圧を可変するリファレンス電圧制御回路と、入力アナログ信号をサンプルホールドして、減算回路に入力するタイミングを調整するサンプルホールド回路と、を有する。
【００１６】
本態様によれば、リファレンス電圧制御回路が、ＡＤ変換回路内に設けられる複数の電圧比較素子に供給するリファレンス電圧を可変することができることにより、ＡＤ変換器全体の設計自由度を高めることができる。これと共に、サンプルホールド回路がサンプリングしたアナログ信号をＡＤ変換の間保持することにより、タイミングずれを防止し、高周波特性も改善される。
【００１７】
本発明の別の態様もまた、アナログデジタル変換器である。このアナログデジタル変換器は、入力アナログ信号を所定ビット数のデジタル値に変換するＡＤ変換回路と、ＡＤ変換回路の出力をアナログ信号に変換するＤＡ変換回路と、入力アナログ信号から、ＤＡ変換回路の出力を減算する減算回路と、減算回路の出力を所定の増幅率で増幅して、ＡＤ変換回路の入力にフィードバックする増幅回路と、ＡＤ変換回路内に設けられる複数の電圧比較素子に供給するリファレンス電圧を可変するリファレンス電圧制御回路と、ＡＤ変換回路へのフィードバックを１循環とするタイミングを生成し、リファレンス電圧制御回路に供給するタイミング制御回路と、を有し、リファレンス電圧制御回路は、タイミング制御回路により供給されるタイミングに応じて、リファレンス電圧を時間的に可変する。
【００１８】
本態様によれば、リファレンス電圧制御回路が、タイミング制御回路により生成されるタイミングに応じて、ＡＤ変換回路内に設けられる複数の電圧比較素子に供給するリファレンス電圧を小さくしていく設計により、増幅回路における増幅率を下げることもできる。したがって、ＡＤ変換器全体の設計自由度を高めることができる。
【００１９】
なお、以上の構成要素の任意の組合せや、本発明の構成要素や表現を方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００２０】
本発明によれば、サイクリック型の構成を含むＡＤ変換器の設計自由度を高めることができる。
【発明を実施するための最良の形態】
【００２１】
（第１実施形態）
本実施形態においては、サイクリック型のＡＤ変換器に含まれるＡＤ変換回路のリファレンス電圧生成ための基準電圧レンジを、その循環処理の経過に応じて変化させる。具体的には、２周目以降から上記基準電圧レンジを半分にしていく。これにより、増幅回路の増幅率を抑えることができ、ＡＤ変換器全体を高速化することができる。
【００２２】
図１は、第１実施形態におけるＡＤ変換器の構成を示す。ＡＤ変換器において、入力アナログ信号Ｖｉｎは、第１スイッチＳＷ１を介して、第１増幅回路１１およびＡＤ変換回路１２に入力される。ＡＤ変換回路１２は、入力されたアナログ信号を最大４ビットのデジタル値に変換して、図示しないエンコーダおよびＤＡ変換回路１３に出力する。ＤＡ変換回路１３は、ＡＤ変換回路１２から出力された最大４ビットのデジタル値をアナログ信号に変換する。
【００２３】
第１増幅回路１１は、入力されたアナログ信号をサンプリングして保持する回路である。本実施形態においては、入力されたアナログ信号を増幅しない。減算回路１４は、第１増幅回路１１が保持するアナログ値から、ＤＡ変換回路１３から出力されたアナログ値を減算する。第２増幅回路１５は、減算回路１４の出力を増幅して第１増幅回路１１およびＡＤ変換回路１２へフィードバックする回路であり、その増幅率は４倍である。なお、減算回路１４および第２増幅回路１５の代わりに、減算機能を備えた増幅回路である減算増幅回路１６を用いてもよい。これによれば、回路を簡素化することができる。リファレンス電圧制御回路１７は、周回毎に、ＡＤ変換回路１２の基準電圧レンジが１／２になるように制御する。タイミング制御回路１８は、第１スイッチＳＷ１および第２スイッチＳＷ２のオンオフ制御を行う。また、リファレンス電圧制御回路１７に単位周回毎のタイミングを供給する。
【００２４】
第２増幅回路１５の出力は、第２スイッチＳＷ２を介してフィードバックされる。ＡＤ変換回路１２は、フィードバックされたアナログ値を３ビットのデジタル値に変換して、図示しないエンコーダおよびＤＡ変換回路１３に出力する。
【００２５】
第２増幅回路１５のフィードバックによる循環処理の回数は４回である。初期の段階である１周目においては、第１スイッチＳＷ１がオンされて第２スイッチＳＷ２がオフされる。最終的にＡＤ変換器が出力する１３ビットのデジタル値の上位から１〜４ビット（Ｄ１２〜Ｄ９）の値をＡＤ変換回路１２が生成する。
【００２６】
２〜４周目においては、第１スイッチＳＷ１がオフされて第２スイッチＳＷ２がオンされる。最終的な１３ビットのデジタル値のうち上位から５〜７ビット（Ｄ８〜Ｄ６）の値と、８〜１０ビット（Ｄ５〜Ｄ３）の値と、１１〜１３ビット（Ｄ２〜Ｄ０）の値をＡＤ変換回路１２が生成する。
【００２７】
図２は、リファレンス電圧生成用の基準電圧レンジの周回毎の遷移を示すイメージ図である。リファレンス電圧制御回路１７は、ＡＤ変換回路１２の基準電圧レンジを１周回毎に１／２にしていく。これにより、当該基準電圧レンジを基に等間隔に生成されるリファレンス電圧も、周回を重ねるごとに１／２になっていく。
【００２８】
このように、ＡＤ変換回路のリファレンス電圧を生成するための基準電圧レンジを周回毎に１／２にしていくことにより、第２増幅回路１５の増幅率を、従来８倍必要だったところを４倍にすることができる。よって、第２増幅回路１５の速度向上を図ることができ、ＡＤ変換器全体の速度向上を図ることができる。周回を重ねるごとにＡＤ変換回路１２に求められる精度はゆるくなっていくため、リファレンス電圧を周回ごとに小さくすることができる。
【００２９】
なお、リファレンス電圧制御回路１７が、周回毎にＡＤ変換回路１２の基準電圧レンジを１／４にするように制御する場合、第２増幅回路１５の増幅率は、２倍になる。
【００３０】
図３は、ＡＤ変換回路の詳細な構成を示す。図３のＡＤ変換回路は、全並列比較、即ちフラッシュ方式である。図３において、ＡＤ変換回路は、ｎ＋１個の抵抗Ｒ１〜ｎ＋１、ｎ個の電圧比較素子（Ｄ１〜Ｄｎ）およびエンコーダ１２１により構成される。
【００３１】
最上位の抵抗Ｒｎ＋１は可変抵抗であり、リファレンス電圧制御回路１７からの制御により１周回毎に抵抗値が増大していく。図１に示した例においては、基準電圧レンジを周回毎に１／２倍にしていくため、当該抵抗値を２倍にしていく。最上位の抵抗Ｒｎ＋１を除いた抵抗Ｒ１〜ｎは、同じ抵抗値を有し、ｎ個のレファレンス電圧を生成する。ここで、ｎは出力するビット数に対応する。これらの抵抗Ｒ１〜ｎ＋１は、高電位側基準電圧ＶＲＴを受ける高電位側ノードＮ３１と、低電位側基準電圧ＶＲＢを受ける低電位側ノードＮ３２との間に直列に接続されている。ここで、高電位側ノードＮ３１と低電位側ノードＮ３２との間の最上位の抵抗Ｒｎ＋１を除くｎ個の抵抗Ｒ１〜ｎに挟まれた、または最下位の抵抗Ｒ１と低電位側ノードＮ３２とに挟まれた各々のノードＮ４１〜Ｎ４ｎの電位をそれぞれ電位ＶＲ（１）〜ＶＲ（ｎ１）とする。
【００３２】
各電圧比較素子Ｄ１〜Ｄｎの非反転入力端子には、アナログ信号Ｖｉｎが入力される。また、各電圧比較素子Ｄ１〜Ｄｎの反転入力端子には、それぞれのノードＮ４１〜Ｎ４ｎの電位ＶＲ（１）〜ＶＲ（ｎ）が与えられる。
【００３３】
それにより、各電圧比較素子Ｄ１〜Ｄｎの出力信号ＶＤ１〜ＶＤｎは、それぞれアナログ信号Ｖｉｎが電位ＶＲ（１）〜ＶＲ（ｎ）よりも高い場合にはハイレベルとなる。それぞれアナログ信号Ｖｉｎが電位ＶＲ（１）〜ＶＲ（ｎ）よりも低い場合にはローレベルとなる。エンコーダ１２１は、電圧比較素子Ｄ１〜Ｄｎの出力信号ＶＤ１〜ＶＤｎをエンコードし、ｎビットのデジタル信号Ｄｏｕｔを出力する。
【００３４】
図１に示した例においては、例えば可変抵抗Ｒ５：抵抗Ｒ４：抵抗Ｒ３：抵抗Ｒ２：抵抗Ｒ１の抵抗比を、リファレンス電圧制御回路１７は、可変抵抗Ｒ５を制御して、１循目４：１：１：１：１に設定する。そして、２循目８：１：１：１：１に、３循目１６：１：１：１：１に、４循目３２：１：１：１：１に設定する。ここで、２循目以降は３ビット変換になるため、３つの抵抗Ｒ２〜Ｒ４を用いる。また、第２増幅回路１５の増幅率を２倍にする場合は、リファレンス電圧制御回路１７は、可変抵抗Ｒ５を制御して、１循目４：１：１：１：１に、２循目１６：１：１：１：１に、３循目６４：１：１：１：１に、４循目２５６：１：１：１：１に設定する。
【００３５】
このように、高電位側基準電圧ＶＲＴと低電位側基準電圧ＶＲＢとにより生成される基準電圧レンジを、周回を重ねるごとに小さくしていき、リファレンス電圧を小さくすることができる。
【００３６】
図４は、リファレンス電圧を可変するＡＤ変換回路の他の構成を示す図である。このＡＤ変換回路は、冗長ビットなしの２ビット変換の例である。高電位側基準電圧ＶＲＴと低電位側基準電圧ＶＲＢとの間には、同じ抵抗値の８個の抵抗Ｒ１１〜１８が直列に接続されている。上位から３つ目の抵抗Ｒ１３と４つ目の抵抗Ｒ１４との間からスイッチＳＷ１１を介して電圧比較素子Ｄ１１に接続されている。４つ目の抵抗Ｒ１４と５つ目の抵抗Ｒ１５との間からスイッチＳＷ１２を介して電圧比較素子Ｄ１１に接続されている。抵抗列の真ん中から電圧比較素子Ｄ１２に接続されている。また、５つ目の抵抗Ｒ１５と６つ目の抵抗Ｒ１６との間からスイッチＳＷ１３を介して電圧比較素子Ｄ１３に接続されている。５つ目の抵抗Ｒ１５と６つ目の抵抗Ｒ１６との間からスイッチＳＷ１４を介して電圧比較素子Ｄ１３に接続されている。また、入力アナログ信号Ｖｉｎは、各電圧比較素子Ｄ１１〜１３に入力される。
【００３７】
この回路において、スイッチＳＷ１１およびスイッチＳＷ１４をオンにしたとき、高電位側基準電圧ＶＲＴと低電位側基準電圧ＶＲＢとの間の基準電圧レンジを４分割にしたリファレンス電圧を３つの電圧比較素子Ｄ１１〜１３に供給することができる。また、スイッチＳＷ１１およびスイッチＳＷ１４をオフにし、スイッチＳＷ１２およびスイッチＳＷ１２をオンにしたとき、上記基準電圧レンジを半分にした基準電圧レンジを４分割したレファレンス電圧を３つの電圧比較素子Ｄ１１〜１３に供給することができる。
【００３８】
各電圧比較素子Ｄ１１〜１３は、入力アナログ信号Ｖｉｎと各々入力される入力アナログ信号Ｖｉｎとを比較する。ある電圧比較素子Ｄｎ以上の出力がロー、それ以下の電圧比較素子Ｄｎ−１の出力がハイとなるようなパラレルになったグレイコードが出力される。このグレイコードは、その後バイナリコードに変換される。
【００３９】
なお、図４は各電圧比較素子Ｄ１１〜１３にシングル入力される例であるが、差動入力の場合でも同様にリファレンス電圧を変更することができる。また、２ビット変換に限るものではなく、勿論それ以上の多ビット変換に応用することができる。
【００４０】
次に、ＡＤ変換回路内の電圧比較素子に供給されるリファレンス電圧の変更を、抵抗分圧を利用する以外の手法により行う例を説明する。リファレンス電圧は、差動入力からシングル入力、またはシングル入力から差動入力といったように入力方式が変更されて、上記電圧比較素子に供給される。同じ数だけ電圧比較素子を用意することにより、シングル入力の方が差動入力と比較して半分の間隔での比較が可能となる。
【００４１】
図５は、シングル入力および差動入力のリファレンス電圧範囲のイメージを示す図である。図５ａは、シングル入力の場合であり、図５ｂは、差動入力の場合である。シングル入力の場合の生成可能なリファレンス電圧範囲は、（低電位側基準電圧ＶＲＢ−高電位側基準電圧ＶＲＴ）〜（高電位側基準電圧ＶＲＴ−低電位側基準電圧ＶＲＢ）となる。差動入力の場合の生成可能なリファレンス電圧範囲は、１／２（低電位側基準電圧ＶＲＢ−高電位側基準電圧ＶＲＴ）〜１／２（高電位側基準電圧ＶＲＴ−低電位側基準電圧ＶＲＢ）となる。このように、差動入力の場合は高電位側電圧と低電位側電圧との差の入力になるため、シングル入力の場合と比較し、リファレンス電圧範囲が狭くなる。図５ｂは、リファレンス電圧ＶＲＥＦ（−）を固定し、リファレンス電圧範囲をシングル入力の半分にしている。
【００４２】
次に、第１実施形態におけるＡＤ変換器の全体動作を説明する。図６は、第１実施形態におけるＡＤ変換器の動作過程を示すタイミングチャートである。２つの信号波形は、クロック信号ＣＬＫ１、スイッチ信号ＣＬＫＳを示す。スイッチ信号ＣＬＫＳは、同期して動作する第１スイッチＳＷ１および第２スイッチＳＷ２のオンオフ制御を行う。第１スイッチＳＷ１は、スイッチ信号ＣＬＫＳがハイのときオンし、スイッチ信号ＣＬＫＳがローのときオフする。第２スイッチＳＷ２は、スイッチ信号ＣＬＫＳがローのときオンし、スイッチ信号ＣＬＫＳがハイのときオフする。
【００４３】
第１増幅回路１１は、クロック信号ＣＬＫ１がローのときに入力されるアナログ信号を増幅して減算回路１４に出力し、クロック信号ＣＬＫ１がハイのときにオートゼロ動作をする。減算増幅回路１６は、クロック信号ＣＬＫ１がハイのときに入力されるアナログ信号を増幅して第１増幅回路１１およびＡＤ変換回路１２に出力し、クロック信号ＣＬＫ１がローのときにオートゼロ動作をする。ＡＤ変換回路１２は、クロック信号ＣＬＫ１がローのときに変換動作をしてデジタル値を出力し、クロック信号ＣＬＫ１がハイのときにオートゼロ動作をする。ＡＤ変換回路１２を構成している複数の電圧比較素子のリファレンス電圧を生成するための基準電圧レンジの大きさは、クロック信号ＣＬＫ１のローからハイへの立ち上がり時に１／２になる。４周期で１／８となり、ＡＤ変換回路１２が１３ビットを変換すると、初期値に戻る。
【００４４】
本実施形態において、例えば高速化を目的として、第１増幅回路１１および減算増幅回路１６の増幅率の積を小さくしたり大きくしたりして、周回によってアナログ信号のレンジが異なる場合でも、リファレンス電圧制御回路１７が、ＡＤ変換回路１２の基準電圧レンジを制御することにより、変換精度を確保したＡＤ変換が可能である。
【００４５】
（第２実施形態）
本実施形態は、第１実施形態の第１増幅回路１１の増幅率が１倍、第２増幅回路１５の増幅率が４倍であることに対して、第１増幅回路の増幅率が２倍、第２増幅回路の１５の増幅率が２倍である。これにより、第１実施形態よりさらに高速化することができる。
【００４６】
図７は、第２実施形態におけるＡＤ変換器の構成を示す。ＡＤ変換器において、入力アナログ信号Ｖｉｎは、第１スイッチＳＷ１を介して、第１増幅回路１１およびＡＤ変換回路１２に入力される。ＡＤ変換回路１２は、入力されたアナログ信号を最大４ビットのデジタル値に変換して、図示しないエンコーダおよびＤＡ変換回路１３に出力する。ＤＡ変換回路１３は、ＡＤ変換回路１２から出力された最大４ビットのデジタル値をアナログ信号に変換する。
【００４７】
第１増幅回路１１は、入力されたアナログ信号をサンプリングして保持し、２倍に増幅して減算回路１４に出力する。減算回路１４は、第１増幅回路１１が出力するアナログ値から、ＤＡ変換回路１３から出力されたアナログ値を減算する。ここで、ＤＡ変換回路１３から出力されたアナログ値は、第１増幅回路１１の増幅率に対応して、２倍に増幅されている。第２増幅回路１５は、減算回路１４の出力を増幅して、第１増幅回路１１およびＡＤ変換回路１２へフィードバックする回路であり、その増幅率は２倍である。なお、減算回路１４および第２増幅回路１５の代わりに、減算機能を備えた増幅回路である減算増幅回路１６を用いてもよい。リファレンス電圧制御回路１７は、周回毎に、ＡＤ変換回路１２の基準電圧レンジが１／２になるように制御する。タイミング制御回路１８は、第１スイッチＳＷ１および第２スイッチＳＷ２のオンオフ制御を行う。また、リファレンス電圧制御回路１７に単位周回毎のタイミングを供給する。
【００４８】
第２増幅回路１５の出力は、第２スイッチＳＷ２を介してフィードバックされる。ＡＤ変換回路１２は、フィードバックされたアナログ値を３ビットのデジタル値に変換して、図示しないエンコーダおよびＤＡ変換回路１３に出力する。
【００４９】
第２増幅回路１５のフィードバックによる循環処理の回数は４回である。初期の段階である１周目においては、第１スイッチＳＷ１がオンされて第２スイッチＳＷ２がオフされる。最終的にＡＤ変換器が出力する１３ビットのデジタル値の上位から１〜４ビット（Ｄ１２〜Ｄ９）の値をＡＤ変換回路１２が生成する。
【００５０】
２〜４周目においては、第１スイッチＳＷ１がオフされて第２スイッチＳＷ２がオンされる。最終的な１３ビットのデジタル値のうち上位から５〜７ビット（Ｄ８〜Ｄ６）の値と、８〜１０ビット（Ｄ５〜Ｄ３）の値と、１１〜１３ビット（Ｄ２〜Ｄ０）の値をＡＤ変換回路１２が生成する。リファレンス電圧生成用の基準電圧レンジの遷移は、図２に示したものと同様である。
【００５１】
このように、ＡＤ変換回路１２のリファレンス電圧生成用の基準電圧レンジを周回毎に１／２にしていき、第１増幅回路１１の増幅率を２倍にすることにより、第２増幅回路１５の増幅率を、第１実施形態において４倍必要だったところを２倍にすることができる。よって、第２増幅回路１５の速度向上を図ることができ、ＡＤ変換器全体の速度向上を図ることができる。周回を重ねるごとにＡＤ変換回路１２に求められる精度はゆるくなっていくため、リファレンス電圧を周回ごとに小さくすることができる。
【００５２】
次に、ＤＡ変換回路の出力を第１増幅回路１１の増幅率に対応して、２倍に増幅する手法について説明する。図８は、ＡＤ変換回路およびＤＡ変換回路を示す回路図である。ＡＤ変換回路１２は、全並列比較、即ちフラッシュ方式である。ＡＤ変換回路１２は、ｎ個の抵抗Ｒ１〜ｎ、１個の倍率設定用抵抗Ｒｎ＋１、１個のレンジ制御用抵抗Ｒｎ＋２、ｎ個の電圧比較素子Ｄ１〜Ｄｎを備える。電圧比較素子Ｄ１〜Ｄｎの出力は、ＤＡ変換回路１３および図示しないエンコーダに入力される。
【００５３】
抵抗Ｒ１〜ｎ、倍率設定用抵抗Ｒｎ＋１およびレンジ制御用抵抗Ｒｎ＋２は、高電位側基準電圧ＶＲＴを受ける高電位側ノードＮ３１と、低電位側基準電圧ＶＲＢを受ける低電位側ノードＮ３２との間に直列に接続されている。ここで、低電位側ノードＮ３２と高電位側ノードＮ３１との間の倍率設定用抵抗Ｒｎ＋１およびレンジ制御用抵抗Ｒｎ＋２を除いたｎ個の抵抗Ｒ１〜ｎに挟まれた、または最下位の抵抗Ｒ１と低電位側ノードＮ３２とに挟まれた各々のノードＮ４１〜Ｎ４ｎの電位をそれぞれリファレンス電圧ＶＲ（１）〜ＶＲ（ｎ）とする。これらの抵抗Ｒ１〜Ｒｎは、同じ抵抗値を有し、等間隔のリファレンス電圧ＶＲ（１）〜ＶＲ（ｎ）が生成される。
【００５４】
ＡＤ変換回路１２はシングル入力のため、その基準電圧レンジは、単純に（高電位側基準電圧ＶＲＴ−低電位側基準電圧ＶＲＢ）となる。ＤＡ変換回路１３は差動出力のため、その基準電圧レンジは、｜高電位側基準電圧ＶＲＴ−低電位側基準電圧ＶＲＢ｜と、｜低電位側基準電圧ＶＲＢ−高電位側基準電圧ＶＲＴ｜とを合わせたものとなる。したがって、倍率設定用抵抗Ｒｎ＋１が接続されない状態または短絡している状態において、ＤＡ変換回路１３の基準電圧レンジは、ＡＤ変換回路１２の基準電圧レンジの２倍となっている。なお、ＡＤ変換回路１２も差動入力にすれば、ＡＤ変換回路１２とＤＡ変換回路１３との基準電圧レンジの比は、１：１となる。
【００５５】
倍率設定用抵抗Ｒｎ＋１を挿入することにより、２倍以外の増幅率を設定することができる。例えば、４倍にしたい場合、それ以降の抵抗Ｒｎ〜Ｒ１の合成抵抗値と等しい値に設定すればよい。また、倍率設定用抵抗Ｒｎ＋１を可変抵抗にすれば、任意の増幅率を設定することができる。
【００５６】
レンジ制御用抵抗Ｒｎ＋２は、高電位側基準電圧ＶＲＴを降圧するための可変抵抗である。ノードＮ４ｎ＋２の電位を１／（Ｘ＋１）ＶＲＴと表すと、まず、ノードＮ４ｎ＋２の電位を高電位側基準電圧ＶＲＴにするためには、レンジ制御用抵抗Ｒｎ＋２の抵抗値を非常に小さくして０にするか、高電位側基準電圧源とノードＮ４ｎ＋２とを短絡させる。次に、リファレンス電圧を１／２の大きさにするためには、Ｘ＝１となるようにレンジ制御用抵抗Ｒｎ＋２の抵抗値を設定する。リファレンス電圧を１／４の大きさにするためには、Ｘ＝３となるようにレンジ制御用抵抗Ｒｎ＋２の抵抗値を設定する。
【００５７】
各電圧比較素子Ｄ１〜Ｄｎの非反転入力端子には、アナログ信号Ｖｉｎが入力される。また、各電圧比較素子Ｄ１〜Ｄｎの反転入力端子には、それぞれのノードＮ４１〜Ｎ４ｎのリファレンス電圧ＶＲ（１）〜ＶＲ（ｎ）が与えられる。
【００５８】
それにより、各電圧比較素子Ｄ１〜Ｄｎの出力信号ＶＤ１〜ＶＤｎは、それぞれアナログ信号Ｖｉｎがリファレンス電圧ＶＲ（１）〜ＶＲ（ｎ）よりも高い場合にはハイレベルとなる。それぞれアナログ信号Ｖｉｎがリファレンス電圧ＶＲ（１）〜ＶＲ（ｎ）よりも低い場合にはローレベルとなる。
【００５９】
図示しないエンコーダは、各電圧比較素子Ｄ１〜Ｄｎの出力信号ＶＤ１〜ＶＤｎをエンコードし、電圧比較素子Ｄ１〜Ｄｎの個数に対応したビット数のデジタル信号Ｄｏｕｔを出力する。
【００６０】
ＤＡ変換回路１３は、容量アレイ式ＤＡ変換回路である。ＤＡ変換回路１３は、アレイ状に接続されたそれぞれｎ個の正側ＶＲＴスイッチＥ１〜Ｅｎ，負側ＶＲＴスイッチＦ１〜Ｆｎ，正側ＶＲＢスイッチＧ１〜Ｇｎ，負側ＶＲＢスイッチＨ１〜Ｈｎ、ｎ個の正側コンデンサＢ１〜Ｂｎ、およびｎ個の負側コンデンサＣ１〜Ｃｎから構成される。
【００６１】
正側コンデンサＢ１〜Ｂｎ，負側コンデンサＣ１〜Ｃｎは、すべて同じ容量値ｃを有する。正側コンデンサＢ１〜Ｂｎの一方の端子（以下、出力端子と呼ぶ）からは差動正側出力電圧ＶＤＡ（＋）が生成される。負側コンデンサＣ１〜Ｃｎの一方の端子（以下、出力端子と呼ぶ）からは差動負側出力電圧ＶＤＡ（−）が生成される。なお、正側コンデンサＢ１〜Ｂｎ，負側コンデンサＣ１〜Ｃｎの他方の端子を入力端子と呼ぶ。
【００６２】
正側ＶＲＴスイッチＥ１〜Ｅｎの一方の端子は高電位側ノードＮ４ｎ＋２に接続され、他方の端子は正側コンデンサＢ１〜Ｂｎの入力端子に接続されている。負側ＶＲＴスイッチＦ１〜Ｆｎの一方の端子は高電位側ノードＮ４ｎ＋２に接続され、他方の端子は負側コンデンサＣ１〜Ｃｎの入力端子に接続されている。正側ＶＲＢスイッチＧ１〜Ｇｎの一方の端子は低電位側ノードＮ３２に接続され、他方の端子は正側コンデンサＢ１〜Ｂｎの入力端子に接続されている。負側ＶＲＢスイッチＨ１〜Ｈｎの一方の端子は低電位側ノードＮ３２に接続され、他方の端子は負側コンデンサＣ１〜Ｃｎの入力端子に接続されている。
【００６３】
正側ＶＲＴスイッチＥ１〜Ｅｎ，負側ＶＲＴスイッチＦ１〜Ｆｎ，正側ＶＲＢスイッチＧ１〜Ｇｎ，負側ＶＲＢスイッチＨ１〜Ｈｎは、それぞれ同一番号のスイッチで４連スイッチを構成する。例えば、正側ＶＲＴスイッチＥ１，負側ＶＲＴスイッチＦ１，正側ＶＲＢスイッチＧ１，負側ＶＲＢスイッチＨ１は一連であり、正側ＶＲＴスイッチＥｎ，負側ＶＲＴスイッチＦｎ，正側ＶＲＢスイッチＧｎ，負側ＶＲＢスイッチＨｎも一連である。そして、正側ＶＲＴスイッチＥ１〜Ｅｎ，負側ＶＲＴスイッチＦ１〜Ｆｎ，正側ＶＲＢスイッチＧ１〜Ｇｎ，負側ＶＲＢスイッチＨ１〜Ｈｎは、それぞれ各電圧比較素子Ｄ１〜Ｄｎの出力レベルに従ってオンオフ動作する。例えば、電圧比較素子Ｄｎの出力がハイレベルの場合、正側ＶＲＴスイッチＥｎ，負側ＶＲＢスイッチＨｎがオンし、正側ＶＲＢスイッチＧｎ，負側ＶＲＴスイッチＦｎはオフする。逆に、電圧比較素子Ｄｎの出力がローレベルの場合、正側ＶＲＴスイッチＥｎ，負側ＶＲＢスイッチＨｎがオフし、正側ＶＲＢスイッチＧｎ，負側ＶＲＴスイッチＦｎはオンする。
【００６４】
次に、ＤＡ変換回路１３の動作を説明する。初期条件においては、各正側コンデンサＢ１〜Ｂｎの入力端子および出力端子の電位が共に０Ｖである。正側ＶＲＴスイッチＥ１〜Ｅｎ，負側ＶＲＴスイッチＦ１〜Ｆｎ，正側ＶＲＢスイッチＧ１〜Ｇｎ，負側ＶＲＢスイッチＨ１〜Ｈｎは、すべてオフしている。したがって、初期条件においては、すべての正側コンデンサＢ１〜Ｂｎ，負側コンデンサＣ１〜Ｃｎに蓄えられた電荷Ｑ１＝０である。
【００６５】
ここで、ｎ個の電圧比較素子Ｄ１〜Ｄｎのうちｍ個の出力がハイレベルになった場合、正側ＶＲＴスイッチＥ１〜Ｅｎのうちｍ個がオンして（ｎ−ｍ）個がオフし、正側ＶＲＢスイッチＧ１〜Ｇｎのうち（ｎ−ｍ）個がオンしてｍ個がオフする。この正側ＶＲＴスイッチ１〜Ｅｎ，正側ＶＲＢスイッチＧ１〜Ｇｎのオンオフ動作に従って、すべての正側コンデンサＢ１〜Ｂｎに蓄えられる電荷Ｑ２は次式（Ａ１）で表される。
【００６６】
Ｑ２＝ｍ｛ＶＲＴ−（Ｒｎ＋２の電圧降下分）−ＶＤＡ（＋）｝ｃ＋（ｎ−ｍ）｛ＶＲＢ−ＶＤＡ（＋）｝ｃ…（Ａ１）
【００６７】
電荷保存則より、Ｑ１＝Ｑ２である。したがって、アナログＶＤＡ（＋）は、次式（Ａ２）で表せる。
【００６８】
ＶＤＡ（＋）＝ＶＲＢ＋ｍ｛ＶＲＴ−（Ｒｎ＋２の電圧降下分）−ＶＲＢ｝／ｎ…（Ａ２）
【００６９】
一方、ｎ個の電圧比較素子Ｄ１〜Ｄｎのうちｍ個の出力がハイレベルになった場合、負側ＶＲＢスイッチＨ１〜Ｈｎのうちｍ個がオンして（ｎ−ｍ）個がオフし、負側ＶＲＴスイッチＦ１〜Ｆｎのうち（ｎ−ｍ）個がオンしてｍ個がオフする。この負側ＶＲＢスイッチＨ１〜Ｈｎ，負側ＶＲＴスイッチＦ１〜Ｆｎのオンオフ動作に従って、すべての負側コンデンサＣ１〜Ｃｎに蓄えられる電荷Ｑ３は次式（Ａ３）で表される。
【００７０】
Ｑ３＝（ｎ−ｍ）｛ＶＲＴ−（Ｒｎ＋２の電圧降下分）−ＶＤＡ（−）｝ｃ＋ｍ｛ＶＲＢ−ＶＤＡ（−）｝ｃ…（Ａ３）
【００７１】
電荷保存則より、Ｑ１＝Ｑ３である。したがって、アナログＶＤＡ（−）は、次式（Ａ４）で表せる。
【００７２】
ＶＤＡ（−）＝ＶＲＴ−（Ｒｎ＋２の電圧降下分）−ｍ｛ＶＲＴ−（Ｒｎ＋２の電圧降下分）−ＶＲＢ｝／ｎ…（Ａ４）
【００７３】
したがって、上記式（Ａ２），（Ａ４）より、アナログ信号ＶＤＡは次式（Ａ５）で表せる。
【００７４】
ＶＤＡ＝ＶＤＡ（＋）−ＶＤＡ（−）
＝ＶＲＢ−ＶＲＴ−（Ｒｎ＋２の電圧降下分）＋２ｍ｛ＶＲＴ−（Ｒｎ＋２の電圧降下分）−ＶＲＢ｝／ｎ…（Ａ５）
【００７５】
このように、ＡＤ変換回路１２に供給される基準レンジ｛ＶＲＴ−（Ｒｎ＋２による電圧降下分）−（Ｒｎ＋１による電圧降下分）−ＶＲＢ｝と、ＤＡ変換回路１３に供給される基準レンジ｛ＶＲＴ−（抵抗Ｒｎ＋２による電圧降下分）−ＶＲＢ｝とを所定の比率に設定することにより、ＤＡ変換回路１３の出力を所定の倍率で増幅することができる。よって、第１増幅回路１１の増幅率に対応して、ＤＡ変換回路１３の出力を増幅することができる。
【００７６】
本実施形態においても、第１実施形態と同様に、周回によってアナログ信号のレンジが異なる場合でも、リファレンス電圧制御回路１７が、ＡＤ変換回路１２の基準電圧レンジを制御することにより、変換精度を確保したＡＤ変換が可能である。
【００７７】
（第３実施形態）
第３実施形態は、ＡＤ変換回路１２のリファレンス電圧を変更すると共に、第１増幅回路１１の増幅率も変更する構成のサイクリック型ＡＤ変換器である。
【００７８】
図９ａは、第３実施形態におけるＡＤ変換器の１周目の構成を示す。図９ｂは、第３実施形態におけるＡＤ変換器の２周目以降の構成を示す。ＡＤ変換器において、入力アナログ信号Ｖｉｎは、第１スイッチＳＷ１を介して、第１増幅回路１１およびＡＤ変換回路１２に入力される。ＡＤ変換回路１２は、入力されたアナログ信号を最大４ビットのデジタル値に変換して、図示しないエンコーダおよびＤＡ変換回路１３に出力する。ＤＡ変換回路１３は、ＡＤ変換回路１２から出力された最大４ビットのデジタル値をアナログ信号に変換する。
【００７９】
第１増幅回路１１は、入力されたアナログ信号をサンプリングして保持する回路である。本実施形態においては、１周目は入力されたアナログ信号を増幅しない。増幅制御回路１９は、第１増幅回路１１の増幅率を制御する。減算回路１４は、第１増幅回路１１が保持するアナログ値から、ＤＡ変換回路１３から出力されたアナログ値を減算する。第２増幅回路１５は、減算回路１４の出力を増幅して第１増幅回路１１およびＡＤ変換回路１２へフィードバックする回路であり、その増幅率は４倍である。リファレンス電圧制御回路１７は、２周目以降に、ＡＤ変換回路１２の基準電圧レンジが１／２になるように制御する。タイミング制御回路１８は、第１スイッチＳＷ１および第２スイッチＳＷ２のオンオフ制御を行う。また、リファレンス電圧制御回路１７および増幅制御回路１９に単位循環毎のタイミングを供給する。
【００８０】
第２増幅回路１５の出力は、第２スイッチＳＷ２を介してフィードバックされる。ＡＤ変換回路１２は、フィードバックされたアナログ値を３ビットのデジタル値に変換して、図示しないエンコーダおよびＤＡ変換回路１３に出力する。
【００８１】
第２増幅回路１５のフィードバックによる循環処理の回数は３回である。初期の段階である１周目においては、第１スイッチＳＷ１がオンされて第２スイッチＳＷ２がオフされる。最終的にＡＤ変換器が出力する１０ビットのデジタル値の上位から１〜４ビット（Ｄ９〜Ｄ６）の値をＡＤ変換回路１２が生成する。
【００８２】
ＡＤ変換回路１２内の図示しない電圧比較素子は、４ビットを変換するために、１６（２の４乗）個必要である。入力アナログ信号が１Ｖｐｐとすると、ＡＤ変換回路１２は、１／１６Ｖ毎のリファレンス電圧を有する上記電圧比較素子を１６個備えることになる。
【００８３】
２，３周目においては、第１スイッチＳＷ１がオフされて第２スイッチＳＷ２がオンされる。最終的な１０ビットのデジタル値のうち上位から５〜７ビット（Ｄ５〜Ｄ３）の値と、８〜１０ビット（Ｄ２〜Ｄ０）の値をＡＤ変換回路１２が生成する。
【００８４】
上述した例によると、１／１６Ｖ毎のリファレンス電圧を有する上記電圧比較素子の出力は、ＤＡ変換回路１３によりアナログ値に変換され、減算回路１４により第１増幅回路１１の出力信号から減算される。減算回路１４の出力信号は、第２増幅回路１５により４倍に増幅される。第２増幅回路１５の出力信号は、再び第１増幅回路１１およびＡＤ変換回路１２に戻ってくる。この信号の最大振幅は、１／１６×４＝１／４Ｖｐｐである。この信号を３ビット変換するためには、１／４÷８（２の３乗）＝１／３２Ｖ毎のリファレンス電圧を有する電圧比較素子が必要となる。そのため、リファレンス電圧制御回路１７は、２周目以降の基準電圧レンジを１周目の基準電圧レンジの１／２にすることにより、リファレンス電圧を変更する。
【００８５】
さらに、２周目以降においては第１増幅回路１１への入力電圧がそれほど大きくならないため、出力電圧が足りなくなる問題が生じない。そこで、増幅制御回路１９は、第１増幅回路１１の増幅率を２倍に変更する。２周目の信号が、１／３２×２（第１増幅回路１１の増幅率）×４（第２増幅回路１５の増幅率）＝１／４Ｖｐｐで再び第１増幅回路１１およびＡＤ変換回路１２に戻ってくる。
【００８６】
図１０は、増幅制御回路１９および第１増幅回路１１の詳細な構成を示す。第１増幅回路１１は、主にオペアンプ１１１、第１容量１１２および第２容量１１３を含む。第１容量１１２は、オペアンプ１１１の入力側に位置し、その容量値は固定である。第２容量１１３は、オペアンプ１１１の入出力間に位置し、その容量値が可変である。第２容量１１３の容量値は、増幅制御回路１９が出力する増幅切替信号ＡＭＣによって切り替えられる。第１容量１１２の容量値をＣ１とし、第２容量１１３の容量値をＣ２とすると、第１増幅回路１１の増幅率はＣ１／Ｃ２となる。本実施形態においては、第１増幅回路１１の増幅率として１倍と２倍で切り替えるために、第２容量１１３の容量値として２通りの値を設定できる構成とする。例えば、第２容量１１３を、スイッチを介して並列接続した二つの同容量のコンデンサで構成してもよい。その場合、コンデンサの接続数をスイッチで切り替えるために、増幅切替信号ＡＭＣがそのスイッチのオンオフを制御する。
【００８７】
次に、第３実施形態におけるＡＤ変換器の全体動作を説明する。図１１は、第３実施形態におけるＡＤ変換器の動作過程を示すタイミングチャートである。２つの信号波形は、クロック信号ＣＬＫ１、スイッチ信号ＣＬＫＳを示す。スイッチ信号ＣＬＫＳは、同期して動作する第１スイッチＳＷ１および第２スイッチＳＷ２のオンオフ制御を行う。第１スイッチＳＷ１は、スイッチ信号ＣＬＫＳがハイのときオンし、スイッチ信号ＣＬＫＳがローのときオフする。第２スイッチＳＷ２は、スイッチ信号ＣＬＫＳがローのときオンし、スイッチ信号ＣＬＫＳがハイのときオフする。
【００８８】
第１増幅回路１１は、クロック信号ＣＬＫ１がローのときに入力されるアナログ信号を増幅して減算回路１４に出力し、クロック信号ＣＬＫ１がハイのときにオートゼロ動作をする。減算増幅回路１６は、クロック信号ＣＬＫ１がハイのときに入力されるアナログ信号を増幅して第１増幅回路１１およびＡＤ変換回路１２に出力し、クロック信号ＣＬＫ１がローのときにオートゼロ動作をする。ＡＤ変換回路１２は、クロック信号ＣＬＫ１がローのときに変換動作をしてデジタル値を出力し、クロック信号ＣＬＫ１がハイのときにオートゼロ動作をする。ＡＤ変換回路１２を構成している複数の電圧比較素子のリファレンス電圧を生成するための基準電圧レンジの大きさは、クロック信号ＣＬＫ１のローからハイへの立ち上がり時に１／２になる。３周期で１／４となり、ＡＤ変換回路１２が１０ビットを変換すると、初期値に戻る。増幅制御回路１９は、スイッチ信号ＣＬＫＳがハイのとき増幅回路１１の増幅率を１倍にし、スイッチ信号ＣＬＫＳがローのとき増幅回路１１の増幅率を２倍にする。
【００８９】
本実施形態によれば、入力アナログ信号Ｖｉｎを入力するときのみ、増幅回路１１の増幅率を小さくすることにより、低電圧化を図ることができる。第１増幅回路１１は、増幅後の出力がその出力範囲に十分収まる時点から増幅を開始することができる。よって、信号誤差を発生させることがない。そして、２周目以降は、第１増幅回路１１の増幅率を高くすることにより、減算増幅回路１６の増幅率を抑えたまま、必要増幅率を確保することができる。よって、図１３に示した従来構成より高速化することができる。したがって、本実施形態によれば、低電圧化と高速化を両立することができる。
【００９０】
（第４実施形態）
第４実施形態は、第２実施形態のサイクリック型ＡＤ変換器に、上位４ビット（Ｄ９〜Ｄ６）および最下位２ビット（Ｄ１〜Ｄ０）を出力する回路を前段に付加したものである。これにより、第２ＡＤ変換回路２０を共有することができ、周回数を減らすことができ、高速化することができる。
【００９１】
図１２は、第４実施形態におけるＡＤ変換器の構成を示す。ＡＤ変換器において、入力アナログ信号Ｖｉｎは、第４スイッチＳＷ４を介して、第２ＡＤ変換回路２０に入力される。第２ＡＤ変換回路２０は、入力されたアナログ信号を最大４ビットのデジタル値に変換して、図示しないエンコーダおよび第２ＤＡ変換回路２１に出力する。第２ＤＡ変換回路２１は、第２ＡＤ変換回路２０から出力された最大４ビットのデジタル値をアナログ信号に変換する。
【００９２】
第２減算回路２２は、入力アナログ値から、第２ＤＡ変換回路２１から出力されたアナログ値を減算する。第３増幅回路２３は、第２減算回路２２の出力を増幅して、第１スイッチＳＷ１を介して第１増幅回路１１および第１ＡＤ変換回路１２へ出力する。その増幅率は２倍である。なお、第２減算回路２２および第３増幅回路２３の代わりに、減算機能を備えた増幅回路である第２減算増幅回路２４を用いてもよい。また、第２減算回路２２の前段にサンプルホールド回路を挿入してもよい。図１２の例は、第２減算増幅回路２４への入力タイミングを調整して減算している。リファレンス電圧制御回路１７は、第２ＡＤ変換回路２０が上位４ビット（Ｄ９〜Ｄ６）を図示しないエンコーダに出力した後の２周目に第２ＡＤ変換回路２０の基準電圧レンジが１／２になるように制御する。タイミング制御回路１８は、第１スイッチＳＷ１，第２スイッチＳＷ２，第３スイッチＳＷ３，および第４スイッチＳＷ４のオンオフ制御を行う。また、リファレンス電圧制御回路１７に単位循環毎のタイミングを供給する。
【００９３】
第１ＡＤ変換回路１２は、入力されたアナログ信号を最大２ビットのデジタル値に変換して、図示しないエンコーダおよび第１ＤＡ変換回路１３に出力する。第１ＤＡ変換回路１３は、第１ＡＤ変換回路１２から出力された最大２ビットのデジタル値をアナログ信号に変換する。
【００９４】
第１増幅回路１１は、入力されたアナログ信号をサンプリングして保持し、２倍に増幅して第１減算回路１４に出力する。第１減算回路１４は、第１増幅回路１１が出力するアナログ値から、第１ＤＡ変換回路１３から出力されたアナログ値を減算する。ここで、第１ＤＡ変換回路１３から出力されたアナログ値は、第１増幅回路１１の増幅率に対応して、２倍に増幅されている。この増幅は、図８に示した手法を用いることができる。第２増幅回路１５は、第１減算回路１４の出力を増幅して、第２スイッチＳＷ２を介して第１増幅回路１１および第１ＡＤ変換回路１２、または第３スイッチＳＷ３を介して第２ＡＤ変換回路２０へフィードバックする。その増幅率は２倍である。なお、第１減算回路１４および第２増幅回路１５の代わりに、減算機能を備えた増幅回路である第１減算増幅回路１６を用いてもよい。
【００９５】
初期の段階である１周目においては、第４スイッチＳＷ４がオンされる。最終的にＡＤ変換器が出力する１０ビットのデジタル値の上位から１〜４ビット（Ｄ９〜Ｄ６）の値を第２ＡＤ変換回路２０が生成する。
【００９６】
第２ＡＤ変換回路２０内の図示しない電圧比較素子は、４ビットを変換するために、１６（２の４乗）個必要である。入力アナログ信号が１Ｖｐｐとすると、第２ＡＤ変換回路２０は、１／１６Ｖ毎のリファレンス電圧を有する上記電圧比較素子を１６個備えることになる。
【００９７】
上記電圧比較素子の出力は、第２ＤＡ変換回路２１によりアナログ値に変換され、第２減算回路２２により入力アナログ信号から減算される。第２減算回路２２の出力信号は、第３増幅回路２３により２倍に増幅される。第３増幅回路２３の出力信号は、第１増幅回路１１および第１ＡＤ変換回路１２に入力される。この信号の最大振幅は、１／１６×２（第３増幅回路２３の増幅率）＝１／８Ｖｐｐである。この信号を２ビット変換するためには、１／８÷４（２の２乗）＝１／３２Ｖ毎のリファレンス電圧を有する電圧比較素子が第１ＡＤ変換回路１２内に必要となる。第１ＡＤ変換回路１２は、上位から５〜６ビット（Ｄ５〜Ｄ４）を図示しないエンコーダに出力する。
【００９８】
上記電圧比較素子の出力は、第１ＤＡ変換回路１３によりアナログ値に変換され、第１減算回路１４により入力アナログ信号から減算される。ここで、第１ＤＡ変換回路１３から出力されたアナログ値は、第１増幅回路１１の増幅率に対応して、２倍に増幅されている。第１減算回路１４の出力信号は、第２増幅回路１５で２倍に増幅される。
【００９９】
この段階において、タイミング制御回路１８の制御により、第１スイッチＳＷ１がオフ，第２スイッチＳＷ２がオン，第３スイッチＳＷ３がオン，第４スイッチＳＷ４がオフ状態となっている。第２増幅回路１５の出力信号は、再び第１増幅回路１１および第１ＡＤ変換回路１２に戻る。この信号は、１／３２×２（第１増幅回路１１の増幅率）×２（第２増幅回路１５の増幅率）＝１／８Ｖｐｐである。第１ＡＤ変換回路１２は、上位から７〜８ビット（Ｄ３〜Ｄ２）を図示しないエンコーダに出力する。
【０１００】
同時に、第２増幅回路１５の１／８Ｖｐｐの出力信号は、第３スイッチＳＷ３を介して、第２ＡＤ変換回路２０に入力される。第２ＡＤ変換回路２０は、１６個の電圧比較素子の内、４個を使用する。この信号を２ビット変換するためには、１／８÷４（２の２乗）＝１／３２Ｖ毎のリファレンス電圧を有する電圧比較素子が第２ＡＤ変換回路２０内に必要である。そこで、リファレンス電圧制御回路１７は、上位から９〜１０ビット（Ｄ１〜Ｄ０）を変換する時の基準電圧レンジを、上位から１〜４ビット（Ｄ９〜Ｄ６）を変換する時の基準電圧レンジの１／２に設定することにより、リファレンス電圧を変更する。第２ＡＤ変換回路２０は、上位から９〜１０ビット（Ｄ１〜Ｄ０）を図示しないエンコーダに出力する。
【０１０１】
本実施形態においては、リファレンス電圧を可変することにより、信号のレンジとリファレンス電圧のレンジとを合わせた。この代替手段としては、第２増幅回路１５から第２ＡＤ変換回路２０へ信号を受け渡すときに、第２増幅回路１５の増幅率を２倍から４倍に変更することにより信号のレンジとリファレンス電圧のレンジとを合わせてもよい。この場合と比較して、本実施形態においては第２増幅回路１５の増幅率が２倍のままなので、第２増幅回路１５の高速化を実現している。
【０１０２】
本実施形態によれば、第２ＡＤ変換回路のリファレンス電圧を可変することにより、入力アナログ信号Ｖｉｎと、減算増幅回路１６の出力信号という２つの信号のレンジが異なっている場合にも対応することができる。
【０１０３】
上述した全実施形態を通して、外部から入力されるアナログ信号Ｖｉｎのレンジが時間ごとに変更される場合、その信号のレンジに合わせて、リファレンス電圧制御回路１７は、ＡＤ変換回路１２の基準電圧レンジを制御することが可能である。これにより、変換精度を高めることができる。
【０１０４】
また、ＡＤ変換器の仕様変更が容易になる。例えば図１０に示したＡＤ変換器において、４ビット→３ビット→３ビットの１０ビット仕様から３ビット→２ビット→２ビットの７ビット仕様に変更する際、ＡＤ変換回路１２のリファレンス電圧を変更することにより、同一構成で容易に仕様変更することができる。
【０１０５】
以上、本発明を実施の形態をもとに説明した。この実施の形態は例示であり、その各構成要素や各処理プロセスの組合せにいろいろな変形例が可能である。また、そうした変形例も本発明の範囲にあることは当業者に理解されるところである。
【０１０６】
各実施形態に記載したＡＤ変換回路の変換ビット数とその配分、増幅回路の増幅率、容量値等のパラメータは一例に過ぎず、変形例においてはこれらのパラメータに他の数値を採用してもよい。
【０１０７】
また、第４の実施形態において説明したように、本発明のＡＤ変換回路のリファレンス電圧を変更する構成は、複数ステージからなるＡＤ変換器においても、サイクリック型の構成を含んでいれば適用可能である。もちろん、複数のサイクリック型の構成を含んでいるＡＤ変換器にも適用可能である。また、ＡＤ変換回路を共有する場合等、使用ごとにリファレンス電圧を任意に可変してもよい。この場合、回路面積の縮小につながる。
【図面の簡単な説明】
【０１０８】
【図１】第１実施形態におけるＡＤ変換器の構成を示す図である。
【図２】ＡＤ変換回路のリファレンス電圧生成用の基準電圧レンジの遷移を示すイメージ図である。
【図３】ＡＤ変換回路の構成を示す図である。
【図４】ＡＤ変換回路の他の構成を示す図である。
【図５ａ】シングル入力のリファレンス電圧範囲のイメージを示す図である。
【図５ｂ】差動入力のリファレンス電圧範囲のイメージを示す図である。
【図６】第１実施形態におけるＡＤ変換器の動作過程を示すタイミングチャートである。
【図７】第２実施形態におけるＡＤ変換器の構成を示す図である。
【図８】第２実施形態におけるＡＤ変換回路およびＡＤ変換回路の構成を示す図である。
【図９ａ】第３実施形態におけるＡＤ変換器の１周目の構成を示す図である。
【図９ｂ】第３実施形態におけるＡＤ変換器の２周目以降の構成を示す図である。
【図１０】第３実施形態における第１増幅回路の構成を示す図である。
【図１１】第３実施形態におけるＡＤ変換器の動作過程を示すタイミングチャートである。
【図１２】第４実施形態におけるＡＤ変換器の構成を示す図である。
【図１３】従来のサイクリック型ＡＤ変換器の構成を示す図である。
【符号の説明】
【０１０９】
ＳＷ１〜４，ＳＷ１１〜１４  スイッチ、  １１  （第１）増幅回路、  １２  （第１）ＡＤ変換回路、  １３  （第１）ＤＡ変換回路、  １４  （第１）減算回路、  １５  第２増幅回路、  １６  （第１）減算増幅回路、  １７  リファレンス電圧制御回路、  １８  タイミング制御回路、  １９  増幅制御回路、  ２０  第２ＡＤ変換回路、  ２１  第２ＤＡ変換回路、  ２２  第２減算回路、  ２３  第３増幅回路、  ２４  第２減算増幅回路、  １１１  オペアンプ、  １１２  第１容量、  １１３  第２容量、  １２１  エンコーダ、  Ｒ１〜ｎ＋２，Ｒ１１〜１８  抵抗、  Ｄ１〜ｎ，Ｄ１１〜１３  電圧比較素子、  Ｅ１〜ｎ，Ｆ１〜ｎ，Ｇ１〜ｎ，Ｈ１〜ｎ  スイッチ、  Ｂ１〜ｎ，Ｃ１〜ｎ  コンデンサ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５ａ】
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【図５ｂ】
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【図６】
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【図７】
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【図８】
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【図９ａ】
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【図９ｂ】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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