(57)【要約】【課題】  複数の機能ブロックを有する半導体チップの電源配線のレイアウトを、自動レイアウトツールを用いて設計する方法において、電源資源を無駄に圧迫することなく、回路部に十分な電源を供給する半導体チップを設計する。【解決手段】  自動レイアウトツール上で、半導体チップに対して位置決めされたチップ側電源配線１１１〜１１４と、機能ブロック１０ａに対して位置決めされたメッシュ状電源配線とを接続する際、該機能ブロック内のメッシュ状電源配線から、該機能ブロック最外周に沿って延びる直線状部５ａ及び５ｂをＶＳＳピン及びＶＤＤピンとして抽出し、チップ側電源配線１１１〜１１４を、上記抽出したＶＳＳピン５ａ及びＶＤＤピン６ａに接続する。【選択図】  図３
2005294766.tif 000002
【特許請求の範囲】
【請求項１】
複数の機能ブロックを有する半導体チップの電源配線のレイアウトを、入力情報に応じて該レイアウトを表示するレイアウトツールを用いて設計する方法であって、
上記レイアウトツール上で、上記機能ブロックに対して位置決めされた、該機能ブロック内のメッシュ状電源配線から接続ピンを抽出して、上記半導体チップに対して位置決めされたチップ側電源配線を、上記抽出された接続ピンに接続するステップを含み、
上記機能ブロック内のメッシュ状電源配線から抽出する接続ピンは、該機能ブロック最外周に沿って延びる直線状部である、
ことを特徴とする半導体集積回路の電源配線設計方法。
【請求項２】
請求項１記載の半導体集積回路の電源配線設計手法において、
上記接続ピンとして抽出し、チップ側高電位電源配線に接続する直線状部と、上記接続ピンとして抽出し、チップ側低電位電源配線に接続する直線状部とは、半導体チップ内の異なるレイヤに位置する、
ことを特徴とする半導体集積回路の電源配線設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の電源配線設計方法に関し、特に、複数の機能ブロックを有する半導体集積回路の電源配線のレイアウトを、ＥＤＡ（Electronic Design Automation）自動レイアウトツールを用いて設計する方法に関するものである。
【背景技術】
【０００２】
近年、半導体回路の微細化、ＳＯＣ（System On Chip）化に伴い、ますます大規模な回路を有する半導体回路の設計が増加しており、一方では、省エネ化によって、半導体回路の低電圧化が進んでいる。
【０００３】
そこで、半導体集積回路（以下半導体チップともいう。）においては、電源資源を無駄に圧迫することなく、個々の機能を有する回路部である機能ブロック（以下マクロともいう。）に十分な電源を供給する必要があり、電源配線を全面メッシュ構造とした半導体チップがある（特許文献１参照）。
【０００４】
次に、このようなメッシュ構造の電源配線を有する半導体チップのレイアウトを、オペレータの入力情報に応じて該レイアウトを表示する自動レイアウトツールを用いて設計する方法について、図７〜図１２を用いて説明する。
【０００５】
自動レイアウトツールを用いて半導体チップのレイアウトを設計する方法では、半導体チップにおける機能ブロックのレイアウトの設計、半導体チップにおけるメッシュ状電源配線のレイアウトの設計、及び各機能ブロックにおけるメッシュ状電源配線のレイアウトの設計などが行われる。
【０００６】
上記機能ブロックのレイアウトの設計では、自動レイアウトツールを用いて、各機能ブロックが所定の位置に位置するよう設計される。
【０００７】
図７は、設計された半導体チップ内の機能ブロックのレイアウトを示す図である。
例えば、半導体チップ１００が５つの機能ブロックを有する場合、自動レイアウトツールの表示部Ｌには、図７に示すように、半導体チップ１００の基準位置に対して位置決めされた、半導体チップ１００を構成する各機能ブロック１０，２０，３０，４０，５０が表示される。
【０００８】
また、半導体チップにおけるメッシュ状電源配線のレイアウトの設計では、自動レイアウトツールを用いて、複数の電源配線がメッシュ状構造をなすよう設計される。
【０００９】
図８は、設計された半導体チップ１００におけるメッシュ状電源配線のレイアウトを示す図である。
例えば、半導体チップ１００が、縦方向Ｄ１に平行な複数の縦電源配線１１０と、横方向Ｄ２に平行な複数の横電源配線１２０とを有する場合は、自動レイアウトツールの表示部Ｌには、図８に示すように、半導体チップの基準位置に対して位置決めされた、直交する複数の縦電源配線１１０及び複数の横電源配線１２０が表示される。ここで、複数の縦電源配線１１０は、半導体チップにおける基板側から第６番目のレイヤ内に位置するもの、また、複数の横電源配線１２０は、半導体チップにおける、第６番目のレイヤの下側の第５番目のレイヤー内に位置するものである。また、これらの複数の縦電源配線１１０と複数の横電源配線１２０とは、半導体チップ内で立体的に交差し、これらの交差部が必要に応じてバイアホールにより接続される。
【００１０】
さらに、各機能ブロックにおけるメッシュ状電源配線のレイアウトの設計では、自動レイアウトツールを用いて、各機能ブロックにおける複数の電源配線がメッシュ状構造をなすよう設計される。
【００１１】
図９は、設計された機能ブロック１０におけるメッシュ状電源配線のレイアウトを示す図である。
例えば、1つの機能ブロック１０に対して、縦方向Ｄ１に平行な４つの縦電源配線と、横方向Ｄ２に平行な３つの横電源配線とがこれを横切って走る場合には、自動レイアウトツールの表示部Ｌには、図９に示すように、該機能ブロック１０の基準位置に対して位置決めされた、４つの縦電源配線１１〜１４及び３つの横電源配線１５〜１７が表示される。ここで、４つの縦電源配線１１〜１４は、半導体チップにおける第６番目のレイヤー内に位置するもの、また、３つの横電源配線１５〜１７は、半導体チップにおける、第６番目のレイヤより一層下側の第５番目のレイヤー内に位置するものであり、該縦電源配線１１〜１４及び横電源配線１５〜１７は、ブロック内メッシュ電源配線１０１を構成している。また、これら４つの縦電源配線１１〜１４と３つの横電源配線１５〜１７とは、半導体チップ内で立体的に交差し、これらの交差部にて必要に応じてバイアホールで接続される。
【００１２】
なお、以下の説明では、チップに対して位置決めされた縦電源配線及び横電源配線は、チップ側縦電源配線及びチップ側横電源配線といい、また、機能ブロックに対して位置決めされた縦電源配線及び横電源配線は、ブロック内縦電源配線及びブロック内横電源配線という。
そして、トップ側から機能ブロック側への電源配線の接続、つまりチップ側電源配線からブロック内電源配線への接続が行われる。
【００１３】
図１０は、自動レイアウトツールの表示部Ｌに表示された、機能ブロック１０内及びその周辺におけるチップ側電源配線のレイアウトを示す図である。但し、図１０では、説明の簡略化のため、チップ側横電源配線は図示していない。
【００１４】
図１０に示すように、自動レイアウトツールでは、その表示部Ｌにチップ側縦電源配線１１０〜１１４が表示されている状態では、ブロック内電源配線は表示されない。そこで、ブロック内電源配線の端部を接続ピンとして抽出して、チップ側縦電源配線１１０とともに表示する。
【００１５】
図１１は、ブロック内電源配線の端部を接続ピンとして抽出した状態を説明する図である。
例えば、機能ブロック１０では、ブロック内縦電源配線１１〜１４の端部が接続ピン１１ａ〜１４ａとして抽出され、表示されている（但し、図１１では、自動レイアウトツールの表示部Ｌに表示されるチップ側電源配線１１０〜１１４は示していない）。従って、ブロック内縦電源配線１１〜１４の端部を、接続ピン１１ａ〜１４ａとして抽出することにより、自動レイアウトツールの表示部Ｌには、実際は、図１０に示すチップ側縦電源配線１１０〜１１４のレイアウトに、図１１に示すブロック内縦電源配線１１〜１４の端部１１ａ〜１４ａのレイアウトを、半導体チップ１０の領域が一致するよう重ね合わせたレイアウトが表示される。
【００１６】
このように、自動レイアウトツールの表示部Ｌに、チップ側縦電源配線１１０〜１１４のレイアウトと、ブロック内縦電源配線１１〜１４の端部１１ａ〜１４ａのレイアウトとが表示されている状態で、チップ側縦電源配線とブロック内電源配線との接続が行われる。
【特許文献１】特開昭６３−３１８１４４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
ところが、従来の自動レイアウトツールを用いた半導体チップのレイアウト方法では、１つのチップの設計と、該チップ内の機能ブロックの設計とが同時開発であるため、チップと機能ブロックであるマクロとの整合がとれない場合や、フロアプランの修正、つまり機能ブロックのレイアウトの変更を行った場合には、トップ、つまりチップ側から機能ブロックへの電源配線部分で配線の折曲がりが発生する。
【００１８】
図１２は、チップ側から機能ブロックへの電源配線部分での配線の折曲がりを説明する図であり、チップ側電源配線１１０〜１１４と、ブロック内縦電源配線１１〜１４の端部１１ａ〜１４ａとが接続された状態を示している。但し、図１２では、説明の簡略化のため、自動レイアウトツールの表示部Ｌに表示されるチップ側電源配線のうちの、ブロック内縦電源配線１１〜１４の端部１１ａ〜１４ａに接続されたチップ側電源配線のみを示している。
【００１９】
図１２に示すように、ブロック内縦電源配線１１の端部１１ａである接続ピンは、折れ曲がり配線部２０１によりチップ側縦電源配線１１１に接続され、ブロック内縦電源配線１２の端部１２ａである接続ピンは、折れ曲がり配線部２０２によりチップ側縦電源配線１１２に接続されている。同様に、ブロック内縦電源配線１３、１４の端部１３ａ、１４ａである接続ピンは、折れ曲がり配線部２０３、２０４によりチップ側縦電源配線１１３、１１４に接続されている。
【００２０】
このようにチップとマクロとの整合がとれない場合などには、チップ側から機能ブロックへの電源配線部分２００で配線の折曲がりが発生し、その結果、チップ上での電源配線の占める割合は大きくなり、無駄な配線領域が発生してしまう。
【００２１】
また、現状の自動レイアウトツールでの電源配線のレイアウトはマニュアルでしか設計できないため、上記のような配線の折曲がりが発生してしまうと、多大な作業工数が発生してしまう。
【００２２】
本発明は、上記のような課題を解決するためになされたものであり、チップ側からマクロ側への電源配線のレイアウトを、チップとマクロとの間での電源配線のレイアウトの整合性にかかわらず、直線的なレイアウトとすることができ、これによりチップとマクロとの間での電源配線の無駄な配線領域を削減できるとともに、マニュアルでの電源配線設計における工数をも削減することができる半導体集積回路の電源配線設計方法を得ることを目的とする。
【課題を解決するための手段】
【００２３】
本願請求項１に係る発明は、複数の機能ブロックを有する半導体チップの電源配線のレイアウトを、入力情報に応じて該レイアウトを表示するレイアウトツールを用いて設計する方法であって、上記レイアウトツール上で、上記機能ブロックに対して位置決めされた、該機能ブロック内のメッシュ状電源配線から接続ピンを抽出して、上記半導体チップに対して位置決めされたチップ側電源配線を、上記抽出された接続ピンに接続するステップを含み、上記機能ブロック内のメッシュ状電源配線から抽出する接続ピンは、該機能ブロック最外周に沿って延びる直線状部である、ことを特徴とするものである。
【００２４】
本願請求項２に係る発明は、請求項１記載の半導体集積回路の電源配線設計手法において、上記接続ピンとして抽出し、チップ側高電位電源配線に接続する直線状部と、上記接続ピンとして抽出し、チップ側低電位電源配線に接続する直線状部とは、半導体チップ内の異なるレイヤに位置する、ことを特徴とするものである。
【発明の効果】
【００２５】
本願請求項１の発明によれば、入力情報に応じて半導体チップのレイアウトを表示するレイアウトツール上で、半導体チップに対して位置決めされたチップ側電源配線と、機能ブロックに対して位置決めされたメッシュ状電源配線とを接続する際、該機能ブロック内のメッシュ状電源配線から、該機能ブロック最外周に沿って延びる直線状部を接続ピンとして抽出し、チップ側電源配線を該抽出した接続ピンに接続するので、チップ側からマクロとしての機能ブロック側への電源配線部分を、チップとマクロとの間での電源配線のレイアウトの整合性にかかわらず、直線的なレイアウトとすることができる。これによりチップとマクロとの間での電源配線の無駄な配線領域を削減できるとともに、マニュアルでの電源配線設計における工数をも削減することができる。
【００２６】
本願請求項２の発明によれば、請求項１記載の半導体集積回路の電源配線設計方法において、上記接続ピンとして抽出し、チップ側高電位電源配線に接続する直線状部と、上記接続ピンとして抽出し、チップ側低電位電源配線に接続する直線状部とを、半導体チップ内の異なるレイヤに位置するものとしたので、機能ブロック内での低電位電源配線と高電位電源配線のレイアウトの自由度を高めることができる。
【発明を実施するための最良の形態】
【００２７】
（実施の形態１）
本発明の実施の形態１による半導体集積回路（以下半導体チップという。）の電源配線設計方法について説明する。
【００２８】
この実施の形態１の電源配線設計方法では、半導体チップにおける機能ブロックのレイアウトの設計、半導体チップにおけるメッシュ状電源配線のレイアウトの設計、及び各機能ブロックにおけるメッシュ状電源配線のレイアウトの設計は、従来の方法と同様に、入力情報に応じて該レイアウトを表示する自動レイアウトツールを用いて行われる。
【００２９】
この実施の形態１では、半導体チップにおける機能ブロックのレイアウトは、図７に示すもの、半導体チップにおけるメッシュ状電源配線は図８に示すものと同一である。但し、本実施の形態１では、各機能ブロックにおけるメッシュ状電源配線のレイアウトの設計は、従来のものとは若干異なっている。
【００３０】
図１は、この実施の形態１で設計された、機能ブロック１０ａにおけるメッシュ状電源配線のレイアウトを示す図である。この機能ブロック１０ａは、従来の方法で設計された機能ブロック１０に対応するものである。
【００３１】
上記自動レイアウトツールにより設計された機能ブロック１０ａは、縦方向Ｄ１に平行な複数の縦電源配線と、横方向Ｄ２に平行な複数の横電源配線を有しており、自動レイアウトツールの表示部Ｌには、図１に示すように、該機能ブロック１０ａの基準位置に対して位置決めされた、４つの縦電源配線１ａ〜４ａと、機能ブロックの最外周に沿って延びる横電源配線５ａ及び６ａとが表示される。なお、上記機能ブロック１０ａは、機能ブロックの最外周に沿って延びる横電源配線５ａ及び６ａ以外にも横電源配線を有しているが、ここでは説明の都合上省略する。
【００３２】
ここで、４つの縦電源配線１ａ〜４ａは、半導体チップにおけるチップ基板側から第６番目のレイヤ内に位置するもの、また、２つの横電源配線５ａ及び６ａは、半導体チップにおける、第６番目のレイヤより一層下側の第５番目のレイヤー内に位置するものである。また、これら４つの縦電源配線１ａ〜４ａと２つの横電源配線５ａ及び６ａとは、半導体チップ内で立体的に交差し、これらの交差部にて必要に応じてバイアホールＨｖで接続される。
【００３３】
具体的には、横電源配線５ａと縦電源配線２ａ及び４ａとは、バイアホールＨｖにより接続され、これらは、低電位電源配線（ＶＳＳ電源配線）として用いられるものである。横電源配線６ａと、縦電源配線１ａ及び３ａとは、バイアホールＨｖにより接続され、これらは、高電位電源配線（ＶＤＤ電源配線）として用いられるものである。
【００３４】
そして、トップ側から機能ブロック側への電源配線の接続、つまりチップ側電源配線からブロック内電源配線への接続が行われる。
【００３５】
図２（ａ）は、自動レイアウトツールの表示部Ｌに表示された、機能ブロック１０ａ内及びその周辺におけるチップ側電源配線のレイアウトを示す図である。但し、図２（ａ）では、説明の簡略化のため、チップ側横電源配線は図示せずに、チップ側縦電源配線のみ示している。
【００３６】
図２（ａ）に示すように、自動レイアウトツールでは、その表示部Ｌにチップ側電源配線１１０〜１１４が表示されている状態では、ブロック内電源配線は表示されない。そこで、機能ブロック１０ａにおけるメッシュ状電源配線の、機能ブロック１０ａの最外周に沿って延びる直線状部である横電源配線５ａ及び６ａを、接続用のＶＳＳピン及びＶＤＤピンとして抽出して、チップ側縦電源配線１１０とともに表示する。
【００３７】
図２（ｂ）は、ブロック内電源配線の最外周に位置する直線状部を接続ピンとして抽出した状態を説明する図である。但し、図２（ｂ）では、自動レイアウトツールの表示部Ｌに表示されるチップ側電源配線１１０〜１１４は示していない。従って、ブロック内電源配線の横電源配線５ａ及び６ａを接続ピンとして抽出することにより、自動レイアウトツールの表示部Ｌには、実際は、図２（ａ）に示すチップ側電源配線１１０〜１１４のレイアウトに、図２（ｂ）に示すブロック内電源配線の横電源配線５ａ及び６ａのレイアウトを、半導体チップ１０ａの領域が一致するよう重ね合わせたレイアウトが表示される。
【００３８】
このように、自動レイアウトツールの表示部Ｌに、チップ側電源配線１１０〜１１４のレイアウトとブロック内電源配線の横電源配線５ａ及び６ａのレイアウトとが表示されている状態で、トップ側電源配線とブロック内電源配線との接続が行われる。
【００３９】
次に作用効果について説明する。
本実施の形態１では、機能ブロック１０ａにおけるメッシュ状電源配線の、機能ブロック１０ａの最外周に沿って延びる直線状部である横電源配線５ａ及び６ａを接続ピンとして抽出しているので、トップ側電源配線とブロック内電源配線との接続は、チップ側から機能ブロックへの電源配線部分で電源配線の折曲がりを発生させることなく行うことができる。
【００４０】
つまり、１つのチップの設計と、該チップ内の機能ブロックの設計とが同時開発であることから、チップと機能ブロックであるマクロとの整合がとれない場合や、フロアプランの修正、つまり機能ブロックのレイアウトの変更を行った場合でも、ブロック内電源配線の、接続ピンとして抽出した部分は、機能ブロック１０ａの最外周に沿って延びる直線状の横電源配線５ａ及び６ａであるので、チップ側縦電源配線と、機能ブロック内の横電源配線５ａ及び６ａとは、これらの交差部でバイアホールにより接続することができる。
【００４１】
図３は、本実施の形態１の方法により設計された、チップ側から機能ブロックへの電源配線部分のレイアウトを説明する図である。
【００４２】
図３に示すように、チップ側電源配線１１１及び１１３は、ＶＤＤピンとして抽出されたブロック内横電源配線６ａにバイアホールＨｖを介して接続され、チップ側電源配線１１２及び１１４は、ＶＳＳピンとして抽出されたブロック内横電源配線５ａにバイアホールＨｖを介して接続されている。
【００４３】
このように本実施の形態１の電源配線設計方法では、チップとマクロとの整合がとれない場合などでも、チップ側電源配線１１１〜１１４と、機能ブロック内の接続ピンとは交差することとなり、これらの配線をバイアホールにより簡単に接続することができる。この結果、チップ側からマクロ側への電源配線部分を、チップとマクロとの間での電源配線のレイアウトの整合性にかかわらず、直線的なレイアウトとすることができ、これによりチップとマクロとの間での電源配線の無駄な配線領域を削減するとともに、マニュアルでの電源配線設計における工数も削減することができる。
【００４４】
（実施の形態２）
次に本発明の実施の形態２による半導体集積回路（以下半導体チップという。）の電源配線設計方法について説明する。
【００４５】
この実施の形態２の電源配線設計方法では、半導体チップにおける機能ブロックのレイアウトの設計、半導体チップにおけるメッシュ状電源配線のレイアウトの設計、及び各機能ブロックにおけるメッシュ状電源配線のレイアウトの設計は、従来の方法と同様に、入力情報に応じて該レイアウトを表示する自動レイアウトツールを用いて行われる。
【００４６】
この実施の形態２では、半導体チップにおける機能ブロックのレイアウト、及び半導体チップにおけるメッシュ状電源配線のレイアウトは、実施の形態１と同様に行われる。但し、本実施の形態２では、各機能ブロックにおけるメッシュ状電源配線のレイアウトの設計は、実施の形態１のものとは若干異なっている。
【００４７】
図４は、この実施の形態２で設計された、機能ブロック１０ｂにおけるメッシュ状電源配線のレイアウトを示す図である。この機能ブロック１０ｂは、実施の形態１の方法で設計された機能ブロック１０ａに対応するものである。
【００４８】
上記自動レイアウトツールにより設計された機能ブロック１０ｂは、縦方向Ｄ１に平行な複数の縦電源配線と、横方向Ｄ２に平行な複数の横電源配線とを有しており、自動レイアウトツールの表示部Ｌには、図４に示すように、該機能ブロック１０ｂの基準位置に対して位置決めされた、４つの縦電源配線１ｂ，２ｂ，３ｂ，５ｂと、機能ブロックの最外周に沿って延びる横方電源配線４１ｂ及び５１ｂとが表示される。なお、上記機能ブロック１０ｂは、機能ブロックの最外周に沿って延びる横電源配線４１ｂ及び５１ｂ以外にも横電源配線を有しているが、ここでは説明の都合上省略する。
【００４９】
ここで、縦電源配線１ｂ、３ｂ、５ｂ及び横電源配線５１ｂは、半導体チップにおけるチップ基板側から第６番目のレイヤ内に位置するもの、また、縦電源配線２ｂ、４ｂ及び横電源配線４１ｂは、半導体チップにおける、第６番目のレイヤより一層下側の第５番目のレイヤー内に位置するものである。
【００５０】
ここで、上記縦電源配線１ｂと横電源配線４１ｂとはバイアホールＨｖにより、上記縦電源配線４ｂと横電源配線４１ｂとは直接接続されており、さらに、縦電源配線３ｂと横電源配線４ｂとはバイアホールＨｖにより接続されている。これらの電源配線は、高電位電源配線（ＶＤＤ電源配線）として用いられるものである。また、上記縦電源配線２ｂと横電源配線５１ｂとはバイアホールＨｖにより接続され、上記縦電源配線５ｂと横電源配線５１ｂとは直接接続されている。これらの電源配線は、低電位電源配線（ＶＳＳ電源配線）として用いられるものである。
【００５１】
そして、この実施の形態２においても、実施の形態１と同様、トップ側から機能ブロック側への電源配線の接続、つまりチップ側電源配線からブロック内電源配線への接続が行われる。
【００５２】
図５（ａ）は、自動レイアウトツールの表示部Ｌに表示された、機能ブロック１０ｂ内及びその周辺におけるチップ側電源配線のレイアウトを示す図である。但し、図５（ａ）では、説明の簡略化のため、チップ側横電源配線は図示せずに、チップ側縦電源配線のみ示している。
【００５３】
図５（ａ）に示すように、自動レイアウトツールでは、その表示部Ｌにチップ側電源配線１１０〜１１４が表示されている状態では、ブロック内電源配線は表示されない。そこで、図５（ｂ）に示すように、機能ブロック１０ｂにおけるメッシュ状電源配線の、機能ブロック１０ｂの最外周に沿って延びる直線状部である横電源配線４１ｂ及び５１ｂを接続ピンとして抽出して、チップ側縦電源配線１１０とともに表示する。
【００５４】
図５（ｂ）は、ブロック内電源配線の端部を接続ピンとして抽出した状態を説明する図である。但し、図５（ｂ）では、自動レイアウトツールの表示部Ｌに表示されるチップ側電源配線１１０〜１１４は示していない。従って、ブロック内電源配線の横電源配線５ａ及び６ａを接続ピンとして抽出することにより、自動レイアウトツールの表示部Ｌには、実際は、図５（ａ）に示すチップ側電源配線１１０〜１１４のレイアウトに、図５（ｂ）に示すブロック内電源配線の横電源配線４１ｂ及び５１ｂのレイアウトを、半導体チップ１０ｂの領域が一致するよう重ね合わせたレイアウトが表示される。
【００５５】
このように、自動レイアウトツールの表示部Ｌに、チップ側電源配線１１０〜１１４のレイアウトと、ブロック内電源配線の横電源配線４１ｂ及び５１ｂのレイアウトとが表示されている状態で、トップ側電源配線とブロック内電源配線との接続が行われる。
【００５６】
次に作用効果について説明する。
本実施の形態２では、機能ブロック１０ｂにおけるメッシュ状電源配線の、機能ブロック１０ｂの最外周に沿って延びる直線状部である横電源配線４１ｂ及び５１ｂを接続ピンとして抽出しているので、トップ側電源配線とブロック内電源配線との接続は、チップ側から機能ブロックへの電源配線部分で配線の折曲がりを発生させることなく行うことができる。
【００５７】
つまり、１つのチップの設計と、該チップ内の機能ブロックの設計とが同時開発であることから、チップと機能ブロックであるマクロとの整合がとれない場合や、フロアプランの修正、つまり機能ブロックのレイアウトの変更を行った場合でも、ブロック内電源配線の、接続ピンとして抽出した部分は、機能ブロック１０ａの最外周に沿って延びる直線状の横電源配線４１ｂ及び５１ｂであるので、チップ側縦電源配線と、機能ブロック内の横電源配線４１ｂ及び５１ｂとは、これらの交差部で接続することができる。
【００５８】
図６は、本実施の形態２の方法により設計されたチップ側から機能ブロックへの電源配線部分のレイアウトを説明する図である。
図６に示すように、チップ側電源配線１１１及び１１３は、ＶＤＤピンとして抽出されたブロック内横電源配線４１ｂにバイアホールＨｖを介して接続され、チップ側電源配線１１２及び１１４は、ＶＳＳピンとして抽出されたブロック内横電源配線５１ｂに直接接続されている。
【００５９】
このように本実施の形態２の電源配線設計方法では、チップとマクロとの整合がとれない場合などでも、チップ側電源配線１１１〜１１４と、機能ブロック内の接続ピンとは、交差することとなり、これらの配線を交差部で簡単に接続することができる。この結果、チップ側からマクロ側への電源配線部分を、チップとマクロとの間での電源配線のレイアウトの整合性にかかわらず、直線的なレイアウトとすることができ、これによりチップとマクロとの間での電源配線の無駄な配線領域を削減するとともに、マニュアルでの電源配線設計における工数も削減することができる。
【００６０】
また、この実施の形態２では、ＶＤＤピンとして抽出されたブロック内横電源配線４１ｂが位置するレイヤと、ＶＳＳピンとして抽出されたブロック内横電源配線５１ｂが位置するレイヤとを、半導体チップにおける異なるレイヤにしているので、例えば、ブロック内横電源配線４１ｂとブロック内縦電源配線３ｂとの接続を、これらの接続部分をＶＳＳピンであるブロック内横電源配線５１ｂとショートさせることなく行うことができ、機能ブロック内での低電位電源配線と高電位電源配線のレイアウトの自由度を高めることができる。
【産業上の利用可能性】
【００６１】
本発明は、複数の機能ブロックを有する半導体チップのレイアウトを、自動レイアウトツールを用いて設計する方法において、機能ブロックの電源設計を工夫することにより、無駄な配線領域を削減し、工数を削減する電源設計手法であり、メッシュ構造の電源配線など、多層電源配線を有する半導体チップのレイアウトの設計に有効なものである。
【図面の簡単な説明】
【００６２】
【図１】本発明の実施の形態１による電源配線設計方法を説明する図であり、機能ブロックにおける電源配線のレイアウトを示している。
【図２（ａ）】本発明の実施の形態１の説明図であり、機能ブロック内及びその周辺におけるチップ側電源配線のレイアウトを示している。
【図２（ｂ）】本発明の実施の形態１の説明図であり、ブロック内電源配線の最外周に沿って位置する直線状部を接続ピンとして抽出した状態を示している。
【図３】本発明の実施の形態１の説明図であり、チップ側から機能ブロックへの電源配線部分のレイアウトを示している。
【図４】本発明の実施の形態２による電源配線設計方法を説明する図であり、機能ブロックにおける電源配線のレイアウトを示している。
【図５（ａ）】本発明の実施の形態２の説明図であり、機能ブロック内及びその周辺におけるチップ側電源配線のレイアウトを示している。
【図５（ｂ）】本発明の実施の形態２の説明図であり、ブロック内電源配線の最外周に沿って位置する直線状部を接続ピンとして抽出した状態を示している。
【図６】本発明の実施の形態２の説明図であり、チップ側から機能ブロックへの電源配線部分のレイアウトを示している。
【図７】従来の電源配線設計方法を説明する図であり、半導体チップ内の機能ブロックのレイアウトを示している。
【図８】従来の電源配線設計方法を説明する図であり、半導体チップにおけるメッシュ状電源配線のレイアウトを示している。
【図９】従来の電源配線設計方法を説明する図であり、機能ブロックにおけるメッシュ状電源配線のレイアウトを示している。
【図１０】従来の電源配線設計方法を説明する図であり、機能ブロック内及びその周辺におけるチップ側電源配線のレイアウトを示している。
【図１１】従来の電源配線設計方法を説明する図であり、ブロック内電源配線の端部を接続ピンとして抽出した状態を示している。
【図１２】従来の電源配線設計方法を説明する図であり、チップ側から機能ブロックへの電源配線部分における折曲がり部を示している。
【符号の説明】
【００６３】
１ａ〜４ａ，１ｂ〜４ｂ，１１〜１４  ブロック内縦電源配線
５ａ，４１ｂ  ＶＳＳピン
６ａ，５１ｂ  ＶＤＤピン
１０，１０ａ，１０ｂ，２０，３０，４０，５０  機能ブロック
１１ａ〜１４ａ  接続ピン
１５〜１７  ブロック内横電源配線
１００  半導体チップ
１０１  ブロック内メッシュ電源配線
１１０〜１１４  チップ側縦電源配線
１２０  チップ側横電源配線
２００  電源配線部分
２０１〜２０４  折れ曲がり配線部
Ｈｖ  バイアホール
Ｌ  レイアウトツールの表示部
【図１】
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【図２（ａ）】
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【図２（ｂ）】
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【図３】
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【図４】
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【図５（ａ）】
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【図５（ｂ）】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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