(57)【要約】【課題】   少なくとも一つの回路ユニットを含み、回路ユニットのサイズほど全体大きさが減少された小型のジャイロセンサを提供する。【解決手段】  複数個の構成ユニットを含むジャイロセンサが開示される。本ジャイロセンサは、基板、一表面上の所定領域にキャビティが形成され、前記基板の上部に結合して外部回転力に比例する振動信号を出力するＭＥＭＳ構造物、及び前記キャビティ内に位置し、前記振動信号を回転角速度に比例する所定の電気的信号に変換して出力する回路ユニットを含む。【選択図】      図４
2005345473.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
一表面上の所定領域にキャビティが形成され、前記基板の上部に結合して外部回転力に比例する振動信号を出力するＭＥＭＳ構造物と、
前記キャビティ内に位置し、前記振動信号を所定の電気的信号に変換し出力する回路ユニットとを含むことを特徴とするジャイロセンサ。
【請求項２】
前記ＭＥＭＳ構造物は、
前記キャビティが形成された表面が前記基板と対向するように前記基板の上部に結合されることを特徴とする請求項１に記載のジャイロセンサ。
【請求項３】
前記ＭＥＭＳ構造物及び前記回路ユニットをそれぞれ前記基板と電気的に連結する連結部をさらに含むことを特徴とする請求項２に記載のジャイロセンサ。
【請求項４】
前記ＭＥＭＳ構造物は、
前記キャビティが形成された表面が前記基板の反対方向に向かうように前記基板の上部表面に結合されることを特徴とする請求項１に記載のジャイロセンサ。
【請求項５】
前記キャビティ内で前記ＭＥＭＳ構造物及び前記回路ユニットを電気的に連結させる連結部をさらに含むことを特徴とする請求項４に記載のジャイロセンサ。
【請求項６】
前記回路ユニットは、
前記振動信号を回転角速度に比例する所定のアナログ信号に変換するアナログＡＳＩＣと、
前記アナログ信号をディジタル信号に変換するディジタルＡＳＩＣとを含むことを特徴とする請求項１に記載のジャイロセンサ。
【請求項７】
前記ＭＥＭＳ構造物は、
一表面上の所定領域に前記キャビティが形成された下位ガラス基板と、
前記下位ガラス基板上で前記キャビティが形成された表面の反対方向の表面に結合し、所定の振動構造体形態にパタニングされたシリコン膜と、
前記下位ガラス基板上に形成され前記シリコン膜と連結される導電体膜と、
前記下位ガラス基板と結合された反対方向に前記シリコン膜に結合した上位ガラス基板とを含むことを特徴とする請求項１に記載のジャイロセンサ。
【請求項８】
一表面上の所定領域にキャビティが形成された第１素子と、
前記第１素子のキャビティ内に位置する第２素子と、
前記第１素子及び前記第２素子とそれぞれ導電性物質を通じて連結され各素子を支持する基板とを含むことを特徴とする単一チップ。
【請求項９】
(ａ) 外部回転力に比例する振動信号を出力するＭＥＭＳ構造物を製造する段階と、
(ｂ) 前記ＭＥＭＳ構造物の一表面上の所定領域をエッチングしてキャビティを製造する段階と、
(ｃ)前記振動信号を所定の電気的信号に変換して出力する回路ユニットを基板の上部表面に結合する段階と、
(ｄ)前記キャビティ内に前記回路ユニットが位置するように前記ＭＥＭＳ構造物を前記基板の上部表面に結合する段階とを含むことを特徴とするジャイロセンサの製造方法。
【請求項１０】
前記(ａ)段階は、
表面上の所定領域がエッチングされた第１ガラス基板上にシリコン膜を接合する段階と、
前記シリコン膜の所定領域をエッチングして所定の振動構造体形態にパタニングする段階と、
前記振動構造体が振動できる空間が確保された第２ガラス基板を前記シリコン膜に接合する段階、及び
前記シリコン膜と外部端子を電気的に連結させるための導電体膜を積層する段階とを含むことを特徴とする請求項９に記載のジャイロセンサの製造方法。
【請求項１１】
(ａ)外部回転力に比例する振動信号を出力するＭＥＭＳ構造物を製造する段階と、
(ｂ)前記ＭＥＭＳ構造物の一表面上の所定領域をエッチングしてキャビティを製造する段階と、
(ｃ)前記振動信号を回転角速度に比例する所定の電気的信号に変換して出力する回路ユニットを前記キャビティ内に接合する段階と、
(ｄ) 前記ＭＥＭＳ構造物を基板の上部表面に結合する段階とを含むことを特徴とするジャイロセンサの製造方法。
【請求項１２】
前記(ａ)段階は、
表面上の所定領域がエッチングされた第１ガラス基板上にシリコン膜を接合する段階と、
前記シリコン膜の所定領域をエッチングして所定の振動構造体形態にパタニングする段階と、
前記振動構造体が振動できる空間が確保された第２ガラス基板を前記シリコン膜に接合する段階と、
前記シリコン膜と外部端子を電気的に連結させるための導電体膜を積層する段階とを含むことを特徴とする請求項１１に記載のジャイロセンサの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数個の構成ユニットを含むジャイロセンサ及びその製造方法に関する。
【背景技術】
【０００２】
電子技術の発展に伴って最近の電気機器は多様であり優秀な機能を備えながらも同時に次第に小型化、軽量化する傾向である。特に、最近はＭＥＭＳ(Micro Electro Mechanical System)技術に対する研究が行なわれ、このような小型軽量化傾向をさらに加速化しつつある。ＭＥＭＳ技術とは、電気と機械部品を超小型に一体化して作る技術であってマイクロスケール(Micro Scale)の機械的、電気的構造体を結合して新たな機能を果たすシステムを製造する技術を意味する。
【０００３】
このようなＭＥＭＳ技術を用いて製造された構造物及び回路ユニットを複数個以上連結して多様な単一チップを開発することができる。
図１はこのような単一チップの一例であって、複数個の構造物及び回路ユニットが平面的に配置されたジャイロセンサの構成を示している。図１Ａはジャイロセンサの平面図、図１Ｂは断面図である。
【０００４】
ジャイロセンサは第１軸方向に一定に振動する質量体(mass)に対して垂直な第２軸方向に一定角速度の回転力を受けると、第１軸及び第２軸に対して直交する第３軸方向にコリオリの力(Coriolis force)が発生する原理を用いて回転角速度を検出する機器である。すなわち、コリオリの力により質量体が第３軸方向に回転移動されれば回転移動された変位を静電容量(Capacitance)の変化に変更して回転角速度を検出する。従って、ジャイロセンサはコリオリの力を発生させ、またこれを検知するため、その内部に所定方向に振動可能な質量体及び検知電極を必要とする。このような質量体及び検知電極はＭＥＭＳ技術を用いて製造することができる。
【０００５】
図１Ａに示しているように、ジャイロセンサは基板１０上にＭＥＭＳ構造物１１、アナログＡＳＩＣ(Application Specific Integrated Circuit)１２、及びディジタルＡＳＩＣ１３が一定形態に配置され具現される。ＭＥＭＳ構造物１１は質量体及び検知電極などを含む部分である。一方、アナログＡＳＩＣ１２はＭＥＭＳ構造物１１からキャパシタンスの変化を検出し回転角速度に比例する電圧信号に変換される。これにより、ディジタルＡＳＩＣ１３はアナログＡＳＩＣ１２から出るアナログ電圧信号をディジタル信号に変換して外部に出力される。
【０００６】
図１Ｂは図１Ａのジャイロセンサに対する断面図である。図１Ｂによれば、ＭＥＭＳ構造物１１及びアナログＡＳＩＣ１２は導電物質１４を通じて電気的に連結される。
また、図２はＭＥＭＳ構造物２１、アナログＡＳＩＣ２２、ディジタルＡＳＩＣ２３などが積層された構造で形成された従来のジャイロセンサの構成を示す模式図である。図２Ａによれば、基板２０上にＭＥＭＳ構造物２１が形成され、ＭＥＭＳ構造物２１の上部に各種ＡＳＩＣ２２、２３等の回路ユニットが形成された後、ワイヤ２４を通じて電気的に連結される。図２Ｂは図２Ａに示されたジャイロセンサに対する断面図である。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、上記図１に示すジャイロセンサは、各種構造物及び回路ユニットが平面的に配置されるため、全体単一チップの面積が大きくなるという問題点がある。従って、最近の小型化傾向に合わないという問題点がある。
また、図２に示すジャイロセンサは、平面的に配置された場合より全体の面積を小さくすることができるが、複数個の素子が積層された後ワイヤボンディングされるため、体積は同様に増加するという問題点がある。これにより、最近の小型、軽量の電子機器に使用し難い。また、ワイヤボンディングが発生すればワイヤ部分で損失が発生する恐れもある。
【０００８】
本発明は前述したような問題点を解決するために案出されたもので、本発明の目的はジャイロセンサの小型化を図るための技術を提供するところにある。
【課題を解決するための手段】
【０００９】
前述したような課題を達成するための本願第１発明の一実施形態に係るジャイロセンサは、基板、一表面上の所定領域にキャビティが形成され、前記基板上部に結合して外部回転力に比例する振動信号を出力するＭＥＭＳ構造物、及び前記キャビティ内に位置し、前記振動信号を所定の電気的信号に変換して出力する回路ユニットを含む。このように回路ユニットがＭＥＭＳ構造物内部のキャビティに位置するので、全体の単一チップのサイズを回路ユニットの面積分及び体積分だけ小さくすることができる。
【００１０】
本願第２発明は、第１発明において、前記ＭＥＭＳ構造物は、前記キャビティが形成された表面が前記基板方向と対向するように前記基板の上部に結合され得る。
本願第３発明は、第２発明において、前記ＭＥＭＳ構造物及び前記回路ユニットをそれぞれ前記基板と電気的に連結する連結部をさらに含むことが好ましい。前記連結部はバンピング方式で製造された導電性バンプであり得る。このようなバンピング方式で連結部を製造するようになれば、電気線路の経路が短縮されることにより電気抵抗及び電気的雑音を減らして電気的性能が向上される効果がある。
【００１１】
本願第４発明は、第１発明において、前記ＭＥＭＳ構造物は、前記キャビティが形成された表面が前記基板の反対方向に向かうように前記基板の上部表面に結合され得る。
本願第５発明は、第４発明において、前記キャビティ内で前記ＭＥＭＳ構造物及び前記回路ユニットを電気的に連結させる連結部をさらに含むことができる。同様に、連結部は導電性バンプを使用することができる。
【００１２】
本願第６発明は、第１発明において、前記回路ユニットは前記振動信号を所定のアナログ信号に変換するアナログＡＳＩＣ及び前記アナログ信号をディジタル信号に変換するディジタルＡＳＩＣを含むことができる。
さらに望ましくは、本願第７発明は、第１発明において、ジャイロセンサを構成するＭＥＭＳ構造物は、一表面上の所定領域に前記キャビティが形成された下位ガラス基板、前記下位ガラス基板上で前記キャビティが形成された表面の反対方向の表面に結合し、所定の振動構造体形態にパタニングされたシリコン膜、前記下位ガラス基板上に形成され前記シリコン膜と連結される導電体膜、及び前記下位ガラス基板と結合された反対方向に前記シリコン膜に結合した上位ガラス基板を含むことができる。
【００１３】
一方、本発明の内容はジャイロセンサだけではなく、単一チップよりなる他の電子部品にも適用できる。本願第８発明の単一チップは、一表面上の所定領域にキャビティが形成された第１素子、該第１素子のキャビティ内に位置する第２素子、及び前記第１素子及び前記第２素子とそれぞれ導電性物質を通じて連結され各素子を支持する基板を含むことができる。
【００１４】
一方、本願第９発明の一実施形態に係るジャイロセンサの製造方法は、(ａ)外部回転力に比例する振動信号を出力するＭＥＭＳ構造物を製造する段階、(ｂ)前記ＭＥＭＳ構造物の一表面上の所定領域をエッチングしてキャビティを製造する段階、(ｃ)前記振動信号を回転角速度に比例する所定の電気的信号に変換して出力する回路ユニットを基板の上部表面に結合する段階、及び(ｄ)前記キャビティ内に前記回路ユニットが位置するように前記ＭＥＭＳ構造物を前記基板の上部表面に結合する段階を含む。
【００１５】
本願第１０発明は、第９発明において、ＭＥＭＳ構造物を製造する段階は、表面上の所定領域がエッチングされた第１ガラス基板上にシリコン膜を接合する段階と、前記シリコン膜の所定領域をエッチングして所定の振動構造体形態にパタニングする段階と、前記振動構造体が振動できる空間が確保された第２ガラス基板を前記シリコン膜に接合する段階、及び前記シリコン膜と外部端子を電気的に連結させるための導電体膜を積層する段階を含むのが好ましい。
【００１６】
一方、本願第１１発明の他の実施形態に係るジャイロセンサの製造方法は、(ａ)外部回転力に比例する振動信号を出力するＭＥＭＳ構造物を製造する段階と、(ｂ)前記ＭＥＭＳ構造物の一表面上の所定領域をエッチングしてキャビティを製造する段階と、(ｃ)前記振動信号を所定の電気的信号に変換して出力する回路ユニットを前記キャビティ内に接合する段階、及び(ｄ)前記ＭＥＭＳ構造物を基板の上部表面に結合する段階とを含む。
【００１７】
本願第１２発明は、第１１発明において、ＭＥＭＳ構造物を製造する段階は、表面上の所定領域がエッチングされた第１ガラス基板上にシリコン膜を接合する段階と、前記シリコン膜の所定領域をエッチングして所定の振動構造体形態にパタニングする段階と、前記振動構造体が振動できる空間が確保された第２ガラス基板を前記シリコン膜に接合する段階、及び前記シリコン膜と外部端子を電気的に連結させるための導電体膜を積層する段階を含むのが好ましい。
【発明の効果】
【００１８】
以上述べたように、本発明によれば複数個の回路素子を立体的に配置することにより超小型にパッケージングすることができる。これにより、全体単一チップの体積を減少させられる。また、各素子をバンピング方式を用いて電気的に連結することにより電気的損失を減らせる。
【発明を実施するための最良の形態】
【００１９】
以下、添付した図面に基づき本発明の実施形態を詳述する。
【００２０】
図３は本発明に係る単一チップの構成を示す断面図である。図３によれば、本単一チップは基板１１０、第１素子１３０、第２素子１２０、及び連結部１４０を含む。
基板１１０は一般のＰＣＢ(Printed Circuit Board)基板を意味する。第１素子１３０は一定領域がエッチングされキャビティ(cavity)を形成するようになる。一方、キャビティ内には第２素子１２０が位置する。第１素子１３０及び第２素子１２０はそれぞれ連結部１４０を通じて基板１１０に電気的に連結される。従って、第１素子１３０及び第２素子１２０は基板１１０の内部に形成された電気的配線(図示せず)により相互連結される。
【００２１】
連結部１４０は基板１１０上に形成されたパッド(図示せず)上に金(gold)、ソルダ(solder)、あるいはその他金属などの素材で数十μｍサイズから数百μｍサイズの突起状の外部接続端子、すなわち導電性バンプ(Bump)１５０ａ、１５０ｂを形成することにより製造することができる。このようなバンピング方式で連結部１４０を製造するようになれば、電気線路の経路が短縮されることにより電気抵抗及び電気的雑音を減らして電気的性能が向上される効果がある。例えば、ワイヤにより電気的に接続する場合よりも電気線路の経路が短縮される。
【００２２】
ジャイロセンサを具現したい場合、第１素子１３０は回転角速度により振動する質量体及び検知電極などを含む構造物になり得るし、第２素子１２０は第１素子１３０の動作から回転角速度を検出するアナログＡＳＩＣまたはディジタルＡＳＩＣなどになり得る。
また、第１素子１３０がアナログＡＳＩＣまたはディジタルＡＳＩＣになり、第２素子１２０が質量体及び検知電極などを含む構造物になることもできる。このような構造は製造者の意図により任意に決定できる。図３によれば、第２素子１２０が第１素子１３０内部のキャビティに位置するので、全体の単一チップのサイズが第２素子１２０のサイズほど減少されることが分かる。例えば、この図３の構成によれば、第１素子１３０と第２素子１２０を基板１１０上に平面的に配置する場合よりも、第２素子１２０の分だけチップ面積を小さくすることができる。また、第１素子１３０及び第２素子１２０を互いに積層する場合よりも、チップの体積を小さくすることができる。
【００２３】
図４は本発明の一実施形態に係るジャイロセンサの構成を示す断面図である。同図に示したように、基板２１０上に所定の回路ユニット２３０が連結部２２０を通じて連結されており、回路ユニット２３０の上部にはジャイロセンサに必要なＭＥＭＳ構造物２４０が位置する。ＭＥＭＳ構造物２４０は外部から印加される回転力によりコリオリの力が発生すれば、これにより振動する質量体２４５と、その振動を検知する検知電極(図示せず)等を含む部分である。
【００２４】
ＭＥＭＳ構造物２４０は上下部ガラス基板２４４、２４２と、その間に形成されるシリコン膜２４３、シリコン膜２４３と連結部２２０を連結する電気的通路である導電膜２４１などを含む。シリコン膜２４３は外部回転力により振動する質量体２４５、質量体２４５を駆動する駆動電極及び振動を検知する検知電極などを形成するために一定形態にパタニングされている。また、上下部ガラス基板２４４、２４２は質量体２４５が振動できる一定空間を確保するため質量体２４５が形成された部分が一定領域エッチングされている。
【００２５】
一方、下部ガラス基板２４２は一定領域がエッチングされキャビティを形成することにより、回路ユニット２３０がキャビティ内に位置できるようにする。これにより、回路ユニット２３０の体積に相当する分ほど全体の単一チップの体積を減少することができる。
この場合、回路ユニット２３０の下部をエッチングして一定領域を確保した後、その領域内にＭＥＭＳ構造物２４０が位置するように具現することもできる。
【００２６】
図４に示すジャイロセンサは、例えば次のように動作する。コリオリの力の発生により第１素子１３０の質量体２４５が回転移動されると、その回転移動された変位は電気信号として導電膜２４１、基板上のプリント配線及び連結部２２０を介して第２素子１２０に伝達される。第２素子は、その電気信号に基づいて回転角速度を検出する。
一方、図５は本発明の他の実施形態に係るジャイロセンサの構成を示す断面図である。図５によれば、ジャイロセンサは基板３１０、ＭＥＭＳ構造物３４０、及び回路ユニット３３０を含む。図４に示された実施形態とは違って、図５の実施形態によれば、ＭＥＭＳ構造物３４０の上部ガラス基板３４４がエポキシ(epoxy)等の接合物質３５０を通じて基板３１０上に接合される。そして、ＭＥＭＳ構造物３４０の下部ガラス基板３４２部分に形成されたキャビティ内に回路ユニット３３０が連結部３２０を通じて連結される。ＭＥＭＳ構造物３４０は前述したように質量体３４５及び検知電極などにパタニングされたシリコン膜３４３を含む。シリコン膜３４３は導電膜３４１と電気的に連結され、導電膜３４１は再び連結部３２０に連結されることによりＭＥＭＳ構造物３４０のキャパシタンス変化を回路ユニット３３０に伝達できるようにする。
【００２７】
図６Ａないし図６Ｃは図４に示されたジャイロセンサの製造方法の一実施形態を説明するための工程図である。図６Ａによれば、まずジャイロセンサの質量体及び駆動電極、検知電極などを含むＭＥＭＳ構造物２４０を製造する。ＭＥＭＳ構造物２４０の製造方法を詳細に見れば、上部ガラス基板２４４の一表面上で一定領域をエッチングする。次いで、一定領域がエッチングされた表面上にシリコン膜２４３をエポキシ等の接合物質を用いて接合する。それから、フォトレジスト膜を一定パターンに積層した後、シリコン膜２４３をエッチングすることにより質量体２４５などのパターンを形成するようになる。
【００２８】
一方、別に下部ガラス基板２４２の一表面をエッチングして複数個の領域でキャビティ２４６、２４７を製造する。キャビティのうち回路ユニット２３０が位置する第１キャビティ２４６は回路ユニット２３０のサイズを考慮して適当な深さ及び面積に製造する。その他のキャビティ２４７はシリコン膜２４３が露出できるほどの深さに製造する。次いで、導電膜２４１を積層してシリコン膜２４３に電気的に連結され得るよう施す。
【００２９】
次いで、図６Ｂに示したように、基板２１０上に回路ユニット２３０を電気的に連結させる。この場合、バンピング方法により導電体バンプよりなる連結部２２０を製造して、回路ユニット２３０を連結することができる。
最後に、図６Ｃに示したように、ＭＥＭＳ構造物２４０を基板２１０に連結してジャイロセンサを完成するようになる。この場合、基板２１０上に形成された回路ユニット２３０がＭＥＭＳ構造物２４０の下部ガラス基板２４２に形成されたキャビティ２４６内に位置するように連結する。これにより、全体単一チップの体積を減少することができる。
【００３０】
一方、図７Ａないし図７Ｃは図４のジャイロセンサの製造方法の他の実施形態を説明するための工程図である。まず、図７Ａでは前述した方法でＭＥＭＳ構造物２４０を製造する。
次いで、図７ＢではＭＥＭＳ構造物２４０の下部ガラス基板２４２に形成されたキャビティ２４６内に接合物質を用いて回路ユニット２３０を接合するようになる。   次いで、図７Ｃのように回路ユニット２３０が接合されたＭＥＭＳ構造物２４０を基板２１０上に電気的に連結させる。図７Ａないし図７Ｃに示された工程を用いると、図６ＣのようにＭＥＭＳ構造物２４０を連結するにおいて、回路ユニット２３０の位置及びキャビティ２４６の位置を考慮せずに済む。
【００３１】
以上のような方法で、回路ユニット２３０及びＭＥＭＳ構造物２４０を含むジャイロセンサを製造することができる。この場合、回路ユニット２３０は前述したようなアナログＡＳＩＣまたはディジタルＡＳＩＣなどになり得る。
一方、回路ユニット２３０自体もシリコン基板上に製造されたものなので、その基板の下部に一定サイズのキャビティを製造した後、そのキャビティ内にＭＥＭＳ構造物２４０が位置するように製造することができる。この場合はＭＥＭＳ構造物２４０のサイズほど全体サイズが減少され得る。
【００３２】
一方、図４及び図５に示した実施形態は、一つのＭＥＭＳ構造物２４０、３４０及び一つの回路ユニット２３０、３３０だけを示しているが、複数個のＭＥＭＳ構造物及び回路ユニットを実装して一つの単一チップを具現することもできる。
以上では本発明の好ましい実施形態について示しかつ説明したが、本発明は前述した特定の実施形態に限らず、請求の範囲で請求する本発明の要旨を逸脱せず当該発明の属する技術分野において通常の知識を有する者により多様な変形実施が可能なことは勿論、このような変形実施は本発明の技術的思想や展望から個別的に理解されてはいけない。
【産業上の利用可能性】
【００３３】
本発明はジャイロセンサだけではなく、単一チップよりなる他の電子部品にも適用できる。
【図面の簡単な説明】
【００３４】
【図１Ａ】複数個の構造物が平面に配置された従来の単一チップの構成を示す平面図。
【図１Ｂ】複数個の構造物が平面に配置された従来の単一チップの構成を示す断面図。
【図２Ａ】複数個の構造物が積層形成された従来の単一チップの構成を示す平面図。
【図２Ｂ】複数個の構造物が積層形成された従来の単一チップの構成を示す断面図。
【図３】本発明に係る単一チップの構成を示す断面図である。
【図４】本発明の一実施形態に係るジャイロセンサの構成を示す断面図である。
【図５】本発明の他の実施形態に係るジャイロセンサの構成を示す断面図である。
【図６Ａ】図４のジャイロセンサを製造する方法に対する一実施形態を示す工程図（１）。
【図６Ｂ】図４のジャイロセンサを製造する方法に対する一実施形態を示す工程図（２）。
【図６Ｃ】図４のジャイロセンサを製造する方法に対する一実施形態を示す工程図（３）。
【図７Ａ】図４のジャイロセンサを製造する方法に対する他の実施形態を示す工程図（１）。
【図７Ｂ】図４のジャイロセンサを製造する方法に対する他の実施形態を示す工程図（２）。
【図７Ｃ】図４のジャイロセンサを製造する方法に対する他の実施形態を示す工程図（３）。
【符号の説明】
【００３５】
２１０、 ３１０ : 基板
２２０、 ３２０ : 連結部
２３０、 ３３０ : 回路ユニット
２４０、 ３４０ : ＭＥＭＳ構造物
【図１Ａ】
2005345473.tif 000003
【図１Ｂ】
2005345473.tif 000004
【図２Ａ】
2005345473.tif 000005
【図２Ｂ】
2005345473.tif 000006
【図３】
2005345473.tif 000007
【図４】
2005345473.tif 000008
【図５】
2005345473.tif 000009
【図６Ａ】
2005345473.tif 000010
【図６Ｂ】
2005345473.tif 000011
【図６Ｃ】
2005345473.tif 000012
【図７Ａ】
2005345473.tif 000013
【図７Ｂ】
2005345473.tif 000014
【図７Ｃ】
2005345473.tif 000015