(57)【要約】  【課題】  差動増幅回路に関し、低歪みで高帯域のＣＭＯＳドライバ回路を得るための差動増幅回路を提供することを目的とする。  【解決手段】  差動対で構成された入力段差動増幅回路Ａ１と、ＰチャンネルトランジスタＴｒ７とＮチャンネルトランジスタＴｒ８で構成された出力段増幅回路Ａ３からなる２段増幅回路であって、出力段増幅回路Ａ３のＰチャンネルトランジスタＴｒ７を駆動するための第１のソースフォロワ回路Ａ４と、出力段増幅回路Ａ３のＮチャンネルトランジスタＴｒ８を駆動するためのソース接地増幅回路Ａ７と、ソース接地増幅回路Ａ７のソースに信号を入力するための第２のソースフォロワ回路Ａ６とを具備した構成とする。【選択図】  図１
2005045702.tif 000002
【特許請求の範囲】
【請求項１】
２つの入力端子と２つの出力端子を具備する入力段差動増幅回路と、第１の極性のトランジスタと第２の極性トランジスタの縦続接続で構成された出力段増幅回路とを有する差動増幅回路において、
第１の極性のトランジスタによる第１および第２のソースフォロワ回路と、
第１の極性のトランジスタとこのトランジスタのドレインに接続された負荷から構成されるソース接地増幅回路とを有し、
前記第１のソースフォロワ回路の入力は前記入力段差動増幅回路の一方の出力に、前記第１のソースフォロワ回路の出力は前記出力段増幅回路の前記第１の極性のトランジスタのゲートに接続され、前記ソース接地増幅回路の入力は前記入力段差動増幅回路の他方の出力に、前記ソース接地増幅回路の出力は前記出力段増幅回路の前記第２の極性のトランジスタのゲートに接続され、前記第２のソースフォロワ回路の入力は前記第１のソースフォロワ回路の入力に、前記第２のソースフォロワ回路の出力は前記ソース接地増幅回路のソースに接続される構成を有することを特徴とする差動増幅回路。
【請求項２】
前記ソース接地増幅回路の負荷は、第２の極性のトランジスタのダイオード接続により構成されていることを特徴とする請求項１に記載の差動増幅回路。
【請求項３】
前記入力段差動増幅回路は、線形抵抗を用いたソース負帰還回路を具備する差動対を有することを特徴とする請求項１または請求項２に記載の差動増幅回路。
【請求項４】
前記入力段差動増幅回路は、負荷抵抗部に流れる電流を減少させるための回路を具備することを特徴とする請求項１から請求項３までのいずれかに記載の差動増幅回路。
【請求項５】
前記出力段増幅回路は、零点補償用回路を具備していることを特徴とする請求項１から請求項４までのいずれかに記載の差動増幅回路。
【請求項６】
前記出力段増幅回路は、出力インピーダンスを調整するための回路を具備していることを特徴とする請求項１から請求項５までのいずれかに記載の差動増幅回路。
【請求項７】
前記入力段差動増幅回路は、差動入力段トランジスタと定電流源で構成された差動対の非線形特性を打ち消すための回路を具備することを特徴とする請求項１から請求項６までのいずれかに記載の差動増幅回路。
【請求項８】
請求項１から請求項７までのいずれかに記載の差動増幅回路をテスト用の入力アンプまたは出力アンプとすることを特徴とするＬＳＩのテスト回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動増幅回路および差動増幅回路を搭載したテスト回路に関する。
【背景技術】
【０００２】
アナログ信号を増幅して伝達するために用いられる差動増幅回路において、そのテクノロジーは、低歪みや高速といった用途を満足させるために、バイポーラやＢｉＣＭＯＳが用いられるのが一般的である。ところが、昨今のＬＳＩにおける低消費電力化やシステムオンチップ化においては、ＣＭＯＳで低歪みや高速といった用途を満足させる差動増幅回路が求められている。
【０００３】
図１４は従来例のＣＭＯＳ演算増幅器である。これは、入力段差動増幅回路Ａ１と出力段増幅回路Ａ２とを有し、入力段差動増幅回路Ａ１の出力DiffOUTに出力段増幅回路Ａ２を接続した２段増幅回路となっている。入力段差動増幅回路Ａ１は、定電流源Ｅ１と、入力ＩＮＰを有する差動入力段トランジスタＴｒ１と、入力ＩＮＭを有する差動入力段トランジスタＴｒ２と、負荷抵抗用トランジスタＴｒ３，Ｔｒ４とで構成されている。出力段増幅回路Ａ２は、定電流源Ｅ２と、増幅用トランジスタＴｒ５と、位相補償容量Ｃ１とで構成され、出力ＯＵＴを有している。
【０００４】
このような構成の演算増幅器はＡ級出力の演算増幅器と呼ばれていて、出力段増幅回路Ａ２の出力ＯＵＴに抵抗性の負荷が接続される場合に、増幅用トランジスタＴｒ５に流れる電流が減少するため、信号伝達速度が遅くなり、結果的に演算増幅器の応答が発振気味になってしまうという問題点がある。
【０００５】
そこで抵抗性の負荷が接続される場合には、図１５に示すようなＡＢ級出力のＣＭＯＳ演算増幅器が一般的に用いられる。これは、入力段差動増幅回路Ａ１と出力段増幅回路Ａ３とソースフォロワ回路Ａ４とを有している。入力段差動増幅回路Ａ１の構成については、図１４と同じであるため、説明を省略する。出力段増幅回路Ａ３は、入力ＯＵＴＰを有する出力段トランジスタＴｒ７と、入力ＯＵＴＭを有する出力段トランジスタＴｒ８と、位相補償容量Ｃ１から構成されている。ソースフォロワ回路Ａ４は、定電流源Ｅ３と、増幅用トランジスタＴｒ６とから構成されている。出力段増幅回路Ａ３の入力ＯＵＴＭに、入力段差動増幅回路Ａ１の出力DiffOUTが接続されているとともに、ソースフォロワ回路Ａ４の入力が接続されている。さらに、ソースフォロワ回路Ａ４の出力が出力段増幅回路Ａ３の入力ＯＵＴＰに接続された構成となっている。
【０００６】
このような構成にすることによって、信号の伝達パスが２つできるので、どちらかのトランジスタの応答が悪くなっても、反対側のトランジスタの応答は速いままであり、電流を取り出した場合でも演算増幅器の応答は劣化しない。
【０００７】
また、特許文献１に開示されているような図１６に示す構成の回路においても、出力段増幅回路Ａ３をプッシュプルにすることで、出力信号振幅を大きくすることにより、低歪み化を実現することが可能である。
【特許文献１】特開平１０−６４２６１号公報（第５−７頁、第１，５図）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、前述したように、演算増幅器の出力に抵抗性の負荷が接続されるような場合、例えば、５０Ω系の伝送路に信号を伝達させるためのドライバ回路として従来例にあるような差動増幅器を用いる場合、以下に述べるような問題点があった。
【０００９】
１）伝送信号帯域が狭い（低速動作）
Ａ級出力の演算増幅器に比べて段数が多いため、高速動作に不向きであるばかりか、出力段トランジスタの能力を上げる目的で、出力段トランジスタのサイズを大きくすると、入力段差動増幅回路Ａ１の出力DiffOUTが過負荷となって動作スピードが落ちるという問題点があった。
【００１０】
２）低歪み化が困難
ＡＢ級出力であることから、出力段トランジスタＴｒ７を駆動させるための入力ＯＵＴＰの信号と出力段トランジスタＴｒ８を駆動させるための入力ＯＵＴＭの信号が別々となっているため、出力信号の歪みが劣化しやすいという問題点があった。
【００１１】
本発明は、前述した問題点を解決し、高帯域で、かつ、低歪みの信号を出力することのできるドライバ回路を得るための差動増幅回路の提供を目的としている。
【課題を解決するための手段】
【００１２】
本発明は、上記の課題を解決するために次のような手段を講じる。
【００１３】
本発明による差動増幅器は、２つの入力端子と２つの出力端子を具備する入力段差動増幅回路と、第１の極性のトランジスタと第２の極性のトランジスタの縦続接続で構成された出力段増幅回路とを有する差動増幅回路において、さらに、第１の極性のトランジスタによる第１および第２のソースフォロワ回路と、第１の極性のトランジスタとこのトランジスタのドレインに接続された負荷から構成されるソース接地増幅回路とを有するものであって、さらに、次のように構成されていることを特徴とする。すなわち、前記第１のソースフォロワ回路の入力は前記入力段差動増幅回路の一方の出力に、前記第１のソースフォロワ回路の出力は前記出力段増幅回路の前記第１の極性のトランジスタのゲートに接続されている。前記ソース接地増幅回路の入力は前記入力段差動増幅回路の他方の出力に、前記ソース接地増幅回路の出力は前記出力段増幅回路の前記第２の極性のトランジスタのゲートに接続されている。前記第２のソースフォロワ回路の入力は前記第１のソースフォロワ回路の入力に、前記第２のソースフォロワ回路の出力は前記ソース接地増幅回路のソースに接続されている。
【００１４】
この構成による作用は次のとおりである。出力段増幅回路における第１の極性のトランジスタと第２の極性トランジスタの駆動信号がともにソースフォロワ回路によってバッファされているので、前記両トランジスタを能力アップのためにサイズを大きくした場合でも、差動増幅回路としての帯域が狭くなることはない。さらに、前記両駆動信号を入力段差動増幅回路における一つの信号から作っているため、出力段増幅回路の出力の歪みの劣化を抑えられる。
【００１５】
上記構成において、前記ソース接地増幅回路の負荷については、これを第２の極性のトランジスタのダイオード接続により構成することができる。
【００１６】
上記構成において好ましい態様は、前記入力段差動増幅回路が、線形抵抗を用いたソース負帰還回路を具備する差動対を有していることである。この構成によれば、差動対に線形抵抗を用いたソース負帰還回路を接続して差動対の線形性を高め、さらに低歪み化を進めることができる。
【００１７】
また、上記構成において好ましい態様は、前記入力段差動増幅回路が、負荷抵抗部に流れる電流を減少させるための回路を具備していることである。この構成によれば、負荷抵抗部の利得を下げ、入力段差動増幅回路の差動利得を上げることができる。加えて、差動入力段トランジスタの利得を上げるために、定電流源の電流を増加させようとしたときに、負荷抵抗部における電圧降下を抑制することができ、より低電圧での動作が可能になる。
【００１８】
また、上記構成において好ましい態様は、前記出力段増幅回路が、零点補償用回路を具備していることである。この構成によれば、位相補償容量による位相補償によって原点近くに現れた零点を、零点補償抵抗により再度原点から分離させることができ、周波数帯域を向上させることができる。
【００１９】
また、上記構成において好ましい態様は、前記出力段増幅回路が、出力インピーダンスを調整するための回路を具備していることである。この構成によれば、差動増幅回路をドライバアンプとして使用する場合に、インピーダンスマッチングがとりやすくなり、伝送路の設計が容易になる。
【００２０】
また、上記構成において好ましい態様は、前記入力段差動増幅回路が、差動入力段トランジスタと定電流源で構成された差動対の非線形特性を打ち消すための回路を具備することである。この構成によれば、差動対の非線形特性を打ち消すことにより、差動対の線形性を高めることができ、低歪み化をより向上させることができる。また、差動増幅回路の外部にコモンモードフィードバック回路を設ける必要性を解消することができる。
【００２１】
また、上記構成のいずれかの差動増幅回路をテスト用の入力アンプまたは出力アンプとしたＬＳＩのテスト回路も有用である。これによれば、信号振幅や信号帯域の制限なしにＬＳＩのテストを実現できる。併せて、ＬＳＩの入力信号を整形するための入力バッファを削減することができ、ＬＳＩの検査コストを削減できる。
【発明の効果】
【００２２】
本発明の差動増幅回路を用いることによって、低歪みで高帯域のＣＭＯＳドライバ回路を得ることができる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明にかかわる差動増幅回路の実施の形態を図面に基づいて詳細に説明する。
【００２４】
（実施の形態１）
図１は本発明の実施の形態１における差動増幅回路の構成を示す回路図である。ここでは、第１の極性のトランジスタをＰＭＯＳトランジスタ、第２の極性のトランジスタをＮＭＯＳトランジスタとしている。
【００２５】
入力段差動増幅回路Ａ１および第１のソースフォロワ回路Ａ４および出力段増幅回路Ａ３の構成については、図１５と同じであるため、説明を省略する。
【００２６】
入力段差動増幅回路Ａ１の出力DiffOUTＰに、出力段バッファとして定電流源Ｅ４と増幅用トランジスタＴｒ９からなる第２のソースフォロワ回路Ａ６が接続されている。
【００２７】
第１のソースフォロワ回路Ａ４の出力は、図１５に示す従来例のＡＢ級出力の差動増幅回路と同様に、出力段トランジスタＴｒ７を駆動するための信号ＯＵＴＰとして用いられる。一方、第２のソースフォロワ回路Ａ６の出力ＯＵＴＭ′は、入力段差動増幅回路Ａ１のもう片方の出力DiffOUTＭを入力信号とする、増幅用トランジスタＴｒ１０と負荷抵抗用トランジスタＴｒ１１からなるソース接地増幅回路Ａ７のソースとして接続され、ソース接地増幅回路Ａ７の出力が出力段トランジスタＴｒ８を駆動するための信号ＯＵＴＭとして用いられる。ソース接地増幅回路Ａ７の負荷は、出力段増幅回路Ａ３の出力段トランジスタＴｒ８と同じ極性のトランジスタＴｒ１１を用い、そのトランジスタＴｒ１１のゲートをドレインに接続したダイオードに構成されている。
【００２８】
本実施の形態の差動増幅回路においては、出力段トランジスタＴｒ７およびＴｒ８を駆動するための信号ＯＵＴＰ，ＯＵＴＭがともにバッファされているので、出力段トランジスタＴｒ７およびＴｒ８の能力を上げるために出力段トランジスタＴｒ７およびＴｒ８のサイズを大きくした場合でも、差動増幅回路としての帯域が狭くならない、といった効果が得られる。
【００２９】
さらに、出力段トランジスタＴｒ７を駆動するための信号ＯＵＴＰが、入力段差動増幅回路Ａ１の出力DiffOUTＰを第１のソースフォロワ回路Ａ４でバッファした信号であるのに対して、出力段トランジスタＴｒ８を駆動するための信号ＯＵＴＭは、入力段差動増幅回路Ａ１の出力DiffOUTＰを第２のソースフォロワ回路Ａ６でバッファした信号ＯＵＴＭ′と、入力段差動増幅回路Ａ１の出力DiffOUTＰの反転信号である入力段差動増幅回路Ａ１の出力DiffOUTＭとの差をソース接地増幅回路Ａ７で増幅した信号となっている。このことから、出力段増幅回路Ａ３を駆動させる信号ＯＵＴＰと信号ＯＵＴＭが一つの信号から作られた信号となるため、出力段増幅回路Ａ３の出力ＯＵＴの歪みの劣化を抑えられる、といった効果も同時に得られる。
【００３０】
（実施の形態２）
図２から図７は、本発明の実施の形態２における差動増幅回路の構成を示す回路図である。
【００３１】
第１のソースフォロワ回路Ａ４および出力段増幅回路Ａ３の基本構成については、図１と同じであるため、説明を省略する。
【００３２】
実施の形態２では、実施の形態１の差動増幅回路の入力段差動増幅回路Ａ１の差動対あるいは第２のソースフォロワ回路Ａ６とソース接地増幅回路Ａ７で構成された差動対に線形抵抗を用いたソース負帰還回路を接続して差動対の線形性を高めることで、実施の形態１と比較した場合に低歪み化をより向上させることができる、といった効果が得られる。
【００３３】
以下に具体例を挙げて説明する。
【００３４】
図２に示す差動増幅回路は、入力段差動増幅回路Ａ１の差動対の線形性を高めるために、差動入力段トランジスタＴｒ１のソースと定電流源Ｅ１の間に線形抵抗Ｒ１を、差動入力段トランジスタＴｒ２のソースと定電流源Ｅ１の間に線形抵抗Ｒ２を接続したものである。その他の構成については実施の形態１の場合の図１と同様であるので、同一部分に同一符号を付すにとどめ、説明を省略する。
【００３５】
このように構成することによって、差動対の線形性を高め、実施の形態１と比較した場合に低歪み化をより向上させることができる。
【００３６】
図３に示す差動増幅回路は、第２のソースフォロワ回路Ａ６とソース接地増幅回路Ａ７で構成された差動対の線形性を高めるために、増幅用トランジスタＴｒ９のソースと定電流源Ｅ４の間に線形抵抗Ｒ３を、増幅用トランジスタＴｒ１０のソースと定電流源Ｅ４の間に線形抵抗Ｒ４を接続したものである。その他の構成については実施の形態１の場合の図１と同様であるので、同一部分に同一符号を付すにとどめ、説明を省略する。
【００３７】
このように構成することによって、前記効果を実現すると同時に、図２の回路構成と比較した場合に、入力段差動増幅回路Ａ１での開放利得の減少を考慮しなくてすむという効果も有する。
【００３８】
図４に示す差動増幅回路は、入力段差動増幅回路Ａ１の差動対の線形性を高めるために、差動入力段トランジスタＴｒ１および差動入力段トランジスタＴｒ２のソース間を線形抵抗Ｒ５で接続し、さらに、定電流源Ｅ１を定電流源Ｅ１ａと定電流源Ｅ１ｂに分割して、差動入力段トランジスタＴｒ１のソースは定電流源Ｅ１ａに、差動入力段トランジスタＴｒ２のソースは定電流源Ｅ１ｂに接続したものである。その他の構成については実施の形態１の場合の図１と同様であるので、同一部分に同一符号を付すにとどめ、説明を省略する。
【００３９】
このように構成することによって、前記効果を実現すると同時に、図２の回路構成と比較した場合に、入力電圧範囲を広くとることができるという効果も有する。
【００４０】
図５に示す差動増幅回路は、入力段差動増幅回路Ａ１の差動対の線形性を高めるために、差動入力段トランジスタＴｒ１および差動入力段トランジスタＴｒ２のソース間を、図４の線形抵抗Ｒ５の代わりに、差動入力段トランジスタと同じ極性のトランジスタＴｒ１２およびＴｒ１３をパラレルに接続した構成の線形抵抗Ｒ６で接続し、トランジスタＴｒ１２のゲートは差動入力段トランジスタＴｒ１のゲートに、トランジスタＴｒ１３のゲートは差動入力段トランジスタＴｒ２のゲートに接続したものである。その他の構成については実施の形態１の場合の図１と同様であるので、同一部分に同一符号を付すにとどめ、説明を省略する。
【００４１】
このように構成することによって、前記効果を実現すると同時に、図４の回路構成と比較した場合に、高精度の抵抗素子を用いることなく回路を構成することができるという効果も有する。
【００４２】
図６に示す差動増幅回路は、第２のソースフォロワ回路Ａ６とソース接地増幅回路Ａ７で構成された差動対の線形性を高めるために、増幅用トランジスタＴｒ９および増幅用トランジスタＴｒ１０のソース間を線形抵抗Ｒ７で接続し、さらに、定電流源Ｅ４を定電流源Ｅ４ａと定電流源Ｅ４ｂに分割して、増幅用トランジスタＴｒ９のソースは定電流源Ｅ４ａに、増幅用トランジスタＴｒ１０のソースは定電流源Ｅ４ｂに接続したものである。その他の構成については実施の形態１の場合の図１と同様であるので、同一部分に同一符号を付すにとどめ、説明を省略する。
【００４３】
このように構成することによって、前記効果を実現すると同時に、図３の回路構成と比較した場合に、入力電圧範囲を広くとることができるという効果も有する。
【００４４】
図７に示す差動増幅回路は、第２のソースフォロワ回路Ａ６とソース接地増幅回路Ａ７で構成された差動対の線形性を高めるために、増幅用トランジスタＴｒ９および増幅用トランジスタＴｒ１０のソース間を、図４の線形抵抗Ｒ５の代わりに、差動入力段トランジスタと同じ極性のトランジスタＴｒ１４およびＴｒ１５をパラレルに接続した構成の線形抵抗Ｒ８で接続し、トランジスタＴｒ１４のゲートは増幅用トランジスタＴｒ９のゲートに、トランジスタＴｒ１５のゲートは増幅用トランジスタＴｒ１０のゲートに接続したものである。その他の構成については実施の形態１の場合の図１と同様であるので、同一部分に同一符号を付すにとどめ、説明を省略する。
【００４５】
このように構成することによって、前記効果を実現すると同時に、図６の回路構成と比較した場合に、高精度の抵抗素子を用いることなく回路を構成することができるという効果も有する。
【００４６】
なお、図２から図７までに示す回路構成において、その他の任意の組み合わせも可能であり、組み合わせの各要素によるそれぞれの効果を同様に得ることができることは言うまでもない。
【００４７】
（実施の形態３）
図８および図９は本発明の実施の形態３における差動増幅回路の構成を示す回路図である。
【００４８】
第１のソースフォロワ回路Ａ４および第２のソースフォロワ回路Ａ６、ソース接地増幅回路Ａ７および出力段増幅回路Ａ３の基本構成については、図１と同じであるため、説明を省略する。
【００４９】
入力段差動増幅回路Ａ１の差動対の負荷抵抗部に流れる電流の一部を肩代わりするための回路が負荷抵抗部に接続された構成となっている。
【００５０】
上記の構成をとることにより、負荷抵抗部のデバイスの利得を下げ、これにより、入力段差動増幅回路Ａ１の差動利得を上げることができる。加えて、差動入力段トランジスタＴｒ１およびＴｒ２の利得を上げるために、定電流源Ｅ１の電流を増加させようとしたときに、負荷抵抗部のデバイスにおける電圧降下を抑制することができるために、より低電圧での動作が可能になるといった効果が得られる。
【００５１】
以下に具体例を挙げて説明する。
【００５２】
図８に示す差動増幅回路は、負荷抵抗用トランジスタＴｒ３，Ｔｒ４に流れ込む電流のパスとなるように、ゲートとソースが接続されたトランジスタＴｒ１６およびＴｒ１７が負荷抵抗用トランジスタＴｒ３，Ｔｒ４のソースにそれぞれ接続された構成としている。その他の構成については実施の形態１の場合の図１と同様であるので、同一部分に同一符号を付すにとどめ、説明を省略する。
【００５３】
このように構成することによって、定電流源Ｅ１の電流を増加させても、負荷抵抗部のデバイスにおける電圧降下を抑制することができ、より低電圧での動作が可能になるといった効果を実現できる。
【００５４】
図９に示す差動増幅回路は、負荷抵抗用トランジスタＴｒ３，Ｔｒ４に流れ込む電流のパスとなるように、ゲートとソースが接続されたトランジスタＴｒ１６およびＴｒ１７が負荷抵抗用トランジスタＴｒ３，Ｔｒ４のソースにそれぞれ接続され、さらに、トランジスタＴｒ３のゲートをトランジスタＴｒ４のソースに接続し、トランジスタＴｒ４のゲートをトランジスタＴｒ３のソースに接続した構成としている。その他の構成については実施の形態１の場合の図１と同様であるので、同一部分に同一符号を付すにとどめ、説明を省略する。
【００５５】
このように構成することによって、前記効果を実現すると同時に、図８の回路構成と比較した場合に、入力段差動増幅回路Ａ１の開放利得の減少を抑えることができるといった効果を有する。
【００５６】
（実施の形態４）
図１０は本発明の実施の形態４における差動増幅回路の構成を示す回路図である。
【００５７】
入力段差動増幅回路Ａ１、第１のソースフォロワ回路Ａ４および第２のソースフォロワ回路Ａ６、ソース接地増幅回路Ａ７の基本構成については、図１と同じであるため、同一部分に同一符号を付すにとどめ、説明を省略する。
【００５８】
出力段増幅回路Ａ３の位相補償容量Ｃ１と入力段差動増幅回路Ａ１の出力DiffOUTＰとの間に零点補償用回路として零点補償抵抗Ｒ９が接続された構成となっている。
【００５９】
上記の構成をとることにより、位相補償容量Ｃ１による位相補償によって原点近くに現れた零点を、零点補償抵抗Ｒ９により再度原点から分離できるため、周波数帯域を向上させることができるといった効果が得られる。
【００６０】
（実施の形態５）
図１１は本発明の実施の形態５における差動増幅回路の構成を示す回路図である。
【００６１】
入力段差動増幅回路Ａ１、第１のソースフォロワ回路Ａ４および第２のソースフォロワ回路Ａ６、ソース接地増幅回路Ａ７および出力段増幅回路Ａ３の基本構成については、図１と同じであるため、同一部分に同一符号を付すにとどめ、説明を省略する。
【００６２】
出力段増幅回路Ａ３に一定の出力インピーダンス（例えば５０Ω）を持つ出力インピーダンス調整抵抗Ｒ１０を具備したＩ／Ｏ素子Ａ８が接続された構成となっている。
【００６３】
上記の構成をとることにより、ドライバアンプとして使用する場合に、インピーダンスマッチングがとりやすくなり、伝送路の設計が容易になるいった効果が得られる。
【００６４】
（実施の形態６）
図１２は本発明の実施の形態６における差動増幅回路の構成を示す回路図である。
【００６５】
第１のソースフォロワ回路Ａ４および第２のソースフォロワ回路Ａ６、ソース接地増幅回路Ａ７および出力段増幅回路Ａ３の基本構成については、図１と同じであるため、同一部分に同一符号を付すにとどめ、説明を省略する。
【００６６】
入力段差動増幅回路Ａ１の負荷抵抗用トランジスタＴｒ３′，Ｔｒ４′は差動入力段トランジスタと同じ極性のトランジスタで構成され、それぞれのゲートとドレイン（接地）が接続されている。
【００６７】
上記の構成をとることにより、定電流源Ｅ１と差動入力段トランジスタＴｒ１およびＴｒ２からなる非線形Ｉ／Ｖ特性を持った差動対と、負荷抵抗用トランジスタＴｒ３′，Ｔｒ４′からなる非線形Ｖ／Ｉ特性を持ったダイオード接続素子が縦続接続された構成となる。その結果、差動入力段トランジスタＴｒ１およびＴｒ２からなる差動対の非線形性を負荷抵抗用トランジスタＴｒ３′，Ｔｒ４′からなるダイオード接続素子の非線形性で打ち消すことにより、差動対の線形性を高めることができ、低歪み化をより向上させることができる、といった効果が得られる。これと同時に、従来技術あるいは実施の形態１から実施の形態５までは差動増幅回路の外部に必要であったコモンモードフィードバック回路が不要になるという効果も有する。
【００６８】
なお、上記各実施の形態１〜６の差動増幅回路では、第１の極性のトランジスタをＰｃｈトランジスタ、第２の極性のトランジスタをＮｃｈトランジスタとして説明したが、これとは逆に、第１の極性のトランジスタをＮｃｈトランジスタ、第２の極性のトランジスタをＰｃｈトランジスタとした場合でも同様の効果が得られることは言うまでもない。
【００６９】
（実施の形態７）
図１３は本発明の実施の形態７である差動増幅回路を用いたテスト回路のブロック図である。
【００７０】
多チャンネルのＡ／Ｄ変換器（ＡＤＣ）、特にビデオ信号帯域レベルのＡＤＣが組み込まれたＬＳＩにおいて、ＡＤＣの各チャンネルの特性をテストするに当って、従来は、
１）ＬＳＩテスターから出力されるテスト信号の帯域が広がると、ＬＳＩテスター側で信号振幅が制限されるため、増幅機能のある入力バッファなしではテストできない。
【００７１】
２）ＬＳＩテスターから出力されるテスト信号の帯域が広がると、アナログスイッチのオン抵抗が帯域を制限するため、テストできない。
といった問題点があった。そのため、図１７で示すように、各ＡＤＣ１１，１２の入力部分にアナログスイッチ１３，１４を接続し、かつ、ＬＳＩ２００の外部に入力バッファ３００を設置するようなテスト回路構造でもテストは容易ではなかった。
【００７２】
そこで、図１３に示すように、本発明の差動増幅回路１００を、多チャンネルＡＤＣ１１，１２が組み込まれたＬＳＩ２００の入力に組み込むことにより、前述したような信号振幅や信号帯域の制限なしにＡＤＣのテストを実現できるという効果を発揮させることができる。併せて、ＡＤＣの入力信号を整形するための入力バッファ３００を削減できるために、ＬＳＩ２００の検査コストを削減できるという効果も発揮させることができる。なお、１５はセレクタ、１６は入力端子、１７は出力端子である。
【００７３】
なお、上記で説明したテスト方法は、多チャンネルＡＤＣの測定を例としたが、多チャンネルＤＡＣ（Ｄ／Ａ変換器）や差動のＡＤＣや差動のＤＡＣでも同様の効果を有することは言うまでもない。
【産業上の利用可能性】
【００７４】
本発明の差動増幅回路は、低歪みで高帯域のＣＭＯＳドライバ回路として有用であり、特には、Ａ／Ｄ変換器やＤ／Ａ変換器などのテスト回路への応用に有用である。
【図面の簡単な説明】
【００７５】
【図１】本発明の実施の形態１における差動増幅回路の構成を示す回路図
【図２】本発明の実施の形態２における差動増幅回路の構成例１を示す回路図
【図３】本発明の実施の形態２における差動増幅回路の構成例２を示す回路図
【図４】本発明の実施の形態２における差動増幅回路の構成例３を示す回路図
【図５】本発明の実施の形態２における差動増幅回路の構成例４を示す回路図
【図６】本発明の実施の形態２における差動増幅回路の構成例５を示す回路図
【図７】本発明の実施の形態２における差動増幅回路の構成例６を示す回路図
【図８】本発明の実施の形態３における差動増幅回路の構成例１を示す回路図
【図９】本発明の実施の形態３における差動増幅回路の構成例２を示す回路図
【図１０】本発明の実施の形態４における差動増幅回路の構成を示す回路図
【図１１】本発明の実施の形態５における差動増幅回路の構成を示す回路図
【図１２】本発明の実施の形態６における差動増幅回路の構成を示す回路図
【図１３】本発明の実施の形態７におけるＡＤＣのテスト回路の構成を示すブロック図
【図１４】従来の技術におけるＡ級出力の演算増幅器の構成を示す回路図
【図１５】従来の技術におけるＡＢ級出力の演算増幅器の構成を示す回路図
【図１６】別の従来の技術における演算増幅器の構成を示す回路図
【図１７】従来のＡＤＣのテスト回路の構成を示すブロック図
【符号の説明】
【００７６】
Ａ１  入力段差動増幅回路
Ａ２，Ａ３  出力段増幅回路
Ａ４  第１のソースフォロワ回路
Ａ６  第２のソースフォロワ回路
Ａ７  ソース接地増幅回路
Ａ８  Ｉ／Ｏ素子
Ｃ１  位相補償容量
Ｅ１〜Ｅ４，Ｅ１ａ，Ｅ１ｂ，Ｅ４ａ，Ｅ４ｂ  定電流源
Ｒ１〜Ｒ８  線形抵抗
Ｒ９  零点補償抵抗
Ｒ１０  出力インピーダンス調整抵抗
Ｔｒ１，Ｔｒ２  差動入力段トランジスタ
Ｔｒ３，Ｔｒ４，Ｔｒ３′，Ｔｒ４′，Ｔｒ１１  負荷抵抗用トランジスタ
Ｔｒ５，Ｔｒ６，Ｔｒ９，Ｔｒ１０  増幅用トランジスタ
Ｔｒ７，Ｔｒ８  出力段トランジスタ
Ｔｒ１２，Ｔｒ１３，Ｔｒ１４，Ｔｒ１５  線形抵抗を構成するトランジスタ
Ｔｒ１６，Ｔｒ１７  電流パス用のトランジスタ
ＩＮＰ  入力段差動増幅回路のプラス側入力
ＩＮＭ  入力段差動増幅回路のマイナス側入力
DiffOUTＰ  入力段差動増幅回路のプラス側出力
DiffOUTＭ  入力段差動増幅回路のマイナス側出力
ＯＵＴＰ  出力段増幅回路のＰｃｈトランジスタ側入力
ＯＵＴＭ  出力段増幅回路のＮｃｈトランジスタ側入力
ＯＵＴ  出力段増幅回路の出力
ＯＵＴＭ′  第２のソースフォロワ回路の出力
１１，１２  ＡＤＣ
１３，１４  アナログスイッチ
１００  差動増幅回路
２００  ＬＳＩ
３００  入力バッファ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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