(57)【要約】【課題】  検出精度を向上できる過電流保護回路を提供すること。【解決手段】  本発明にかかる過電流保護回路は、負荷５への出力電位を検出する出力電位検出回路１４と、出力トランジスタ４による負荷５への出力開始後の第１のタイミングにおいて、出力電位検出回路１４によって検出された出力電位と第１の基準値とを比較し、比較結果を判定する第１の判定回路と、前記第１のタイミングの後の第２のタイミングにおいて、出力電位検出回路１４によって検出された出力電位と第２の基準値とを比較し、比較結果を判定する第２の判定回路と、前記第１もしくは第２の判定回路の少なくともいずれか一つにおいて、前記検出された出力が、前記第１もしくは第２の基準値の範囲内であると判定する場合、前記出力回路による前記負荷への出力を停止するものである。【選択図】  図１
2005236731.tif 000002
【特許請求の範囲】
【請求項１】
負荷へ電位を出力する出力回路を過電流から保護する過電流保護回路であって、
前記負荷への出力電位を検出する検出回路と、
前記出力回路による前記負荷への出力開始後の第１のタイミングにおいて、前記検出回路によって検出された出力電位と第１の基準値とを比較し、比較結果を判定する第１の判定回路と、
前記第１のタイミングの後の第２のタイミングにおいて、前記検出回路によって検出された出力電位と第２の基準値とを比較し、比較結果を判定する第２の判定回路と、
前記第１もしくは第２の判定回路の少なくともいずれか一つにおいて、前記検出された出力が、前記第１もしくは第２の基準値の範囲内であると判定する場合、前記出力回路による前記負荷への出力を停止する出力制御回路と、
を備える、過電流保護回路。
【請求項２】
前記出力回路による前記負荷への出力開始を検出する出力開始検出回路と、
前記出力開始検出回路によって前記出力開始が検出されてから第１の期間経過した時に、前記第１のタイミングを出力する、第１のタイマー回路と、
前記第１の判定回路によって前記出力電位が前記第１の基準値の範囲外であると判定されてから第２の期間経過した時に、前記第２のタイミングを出力する、第２のタイマー回路と、
をさらに備える、請求項１に記載の過電流保護回路。
【請求項３】
前記第１のタイマー回路は、
前記第２の期間において、前記第１の判定回路によって前記出力電位が前記第１の基準値の範囲内であると判定されてから前記第１の期間経過した時に、前記第１のタイミングをさらに出力する、
請求項２に記載の過電流保護回路。
【請求項４】
負荷を駆動する出力トランジスタを過電流から保護する過電流保護回路であって、
前記出力トランジスタのオン・オフを制御する制御部と、
前記負荷に出力される出力電位が第１及び第２の電位であることを検出する電位検出部と、
前記出力トランジスタのターンオンから第１の期間の経過と、前記電位検出部によって前記第１の電位が検出されてから第２の期間の経過と、を検出する時間検出部と、を備え、
前記制御部は、
前記時間検出部によって前記第１の期間の経過が検出されるまでの間に、前記電位検出部によって前記第１の電位が検出されない場合には、前記出力トランジスタをオフし、
前記時間検出部によって前記第２の期間の経過が検出された後に、前記電位検出部によって前記第２の電位が検出されない場合には、前記出力トランジスタをオフする、
過電流保護回路。
【請求項５】
前記第２の電位は、前記第１の電位よりも大きい、請求項４に記載の過電流保護回路。
【請求項６】
前記電位検出部は、前記負荷に出力される出力電位が第３の電位であることを、さらに検出し、
前記時間検出部は、前記出力電位部によって前記第１の電位が検出されてから、前記第２の期間よりも短い第３の期間の経過を、さらに検出し、
前記制御部は
前記時間検出部によって前記第３の期間の経過が検出された後に、前記電位検出部によって前記第３の電位が検出されない場合には、前記出力トランジスタをさらにオフする、
請求項４又は５に記載の過電流保護回路。
【請求項７】
前記第３の電位は、前記第１の電位よりも大きく、前記第２の電位よりも小さい、請求項６に記載の過電流保護回路。
【請求項８】
負荷を駆動する出力トランジスタと、
前記出力トランジスタのオン・オフを制御する制御回路と、
前記負荷に出力される出力電位が第１の電位であることを検出する第１の電位検出回路と、
前記出力電位が前記第１の電位よりも大きい第２の電位であることを検出する第２の電位検出回路と、
前記出力トランジスタのターンオンから第１の期間の経過を検出する第１のタイマー回路と、
前記第１の電位検出回路によって前記第１の電位が検出されてから第２の期間の経過を検出する第２のタイマー回路と、を備え、
前記制御回路は、
前記第１のタイマー回路によって前記第１の期間の経過が検出されるまでの間に、前記第１の電位検出回路によって前記第１の電位が検出されない場合には、前記出力トランジスタをオフし、
前記第２のタイマー回路によって前記第２の期間の経過が検出された後に、前記第２の電位検出回路によって前記第２の電位が検出されない場合には、前記出力トランジスタをオフする、
半導体装置。
【請求項９】
負荷を駆動する駆動回路の出力の開始及び停止を制御する、駆動回路の制御方法であって、
前記負荷に出力される出力電位が第１の電位であることを検出するステップと、
前記出力電位が前記第１の電位よりも大きい第２の電位であることを検出するステップと、
前記駆動回路の出力開始から第１の期間の経過を検出するステップと、
前記第１の電位を検出するステップによって前記第１の電位が検出されてから第２の期間の経過を検出するステップと、を備え、
前記第１の期間を検出するステップによって前記第１の期間の経過が検出されるまでの間に、前記第１の電位を検出するステップによって前記第１の電位が検出されない場合には、前記駆動回路を出力を停止し、
前記第２の期間を検出するステップによって前記第２の期間の経過が検出された後に、前記第２の電位を検出するステップによって前記第２の電位が検出されない場合には、前記駆動回路の出力を停止する、
駆動回路の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、過電流保護回路及び半導体装置に関し、特に、出力素子の過電流を保護するための過電流保護回路及び半導体装置に関する。
【背景技術】
【０００２】
自動車や家電製品等において、電圧や電流を制御するためにパワースイッチと呼ばれる半導体装置が利用されている。
【０００３】
例えば、自動車には、燃料制御やトランスミッション制御用に、電気信号を機械動作へ変換するアクチュエータが設けられており、このアクチュエータに流れる電流のオン／オフを、パワースイッチに設けられた出力トランジスタにより制御している。この出力トランジスタをオフからオンへ切替えることをターンオンといい、オンやターンオン中の状態からオフへ切替えることをシャットダウンという。また、出力トランジスタには、例えば、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor。以下、ＭＯＳという）等が用いられている。
【０００４】
自動車電装用のパワースイッチでは、出力端子からアクチュエータ等の負荷につながるワイヤーハーネスが外れシャーシなどに接触したまま（以下、負荷短絡状態と呼ぶ）ターンオンを始めると、出力トランジスタのドレイン−ソース間にバッテリ電圧がかかったまま大電流が流れるため、発熱により出力トランジスタが破壊に至ってしまう。また、異常負荷で過電流状態になった場合にも出力トランジスタのドレイン−ソース間にある程度の電圧がかかったまま大電流が流れるため、同様に出力トランジスタが破壊される恐れがある。このような過電流から出力トランジスタの破壊を防ぐためにも、上記のような場合にはいち早く回路（出力トランジスタ）をシャットダウンする必要があるため、過電流保護回路が用いられている。
【０００５】
過電流保護回路の１つの構成例として、出力トランジスタのドレイン−ソース間の電圧をモニターする回路とタイマー回路を組み合わせたものが知られている（特許文献１参照）。この回路は、ある一定時間経過しても、出力トランジスタのドレイン−ソース間電圧が小さくならなければ回路をシャットダウンする構成になっている。
【０００６】
特に、出力トランジスタにストレス（負荷）のかかる、負荷短絡状態では出力トランジスタのストレスを軽減するために少しでも早く回路をシャットダウンしたいが、タイマーを短くしすぎると、負荷が正常な状態で誤検出をしてシャットダウンしてしまう恐れがある。このため、出力トランジスタをより安全に保護するためには、誤検出することなく、負荷短絡時にいち早く回路をシャットダウンできるようなタイマー回路が必要となる。
【０００７】
図７に、従来のパワースイッチの回路図の例を示す。このパワースイッチ７００は、図に示すように、出力トランジスタ７０４、出力電位検出回路７０７、タイマー回路７５０及び制御回路７１３を備えている。また、タイマー回路７５０は、定電流素子７０８、ＰｃｈエンハンスメントＭＯＳ（以下、ＰｃｈＭＯＳという）７０９、ＰｃｈＭＯＳ７１０、コンデンサ７１１、インバータ７１２を有している。
【０００８】
出力トランジスタ７０４は、負荷７０５に出力する電流及び電圧を制御するスイッチであり、例えば、ＮｃｈＭＯＳである。出力トランジスタ７０４は、ドレインが第１の電源７０１に接続され、ゲートが制御回路７１３の出力端に接続され、ソースが出力端子７０６を介して負荷７０５の一端に接続される。さらに、負荷７０５の他端は、第３の電源７０３に接続される。
【０００９】
ＰｃｈＭＯＳ７０９とＰｃｈＭＯＳ７１０は、カレントミラー回路を構成しており、それぞれのソースが第１の電源７０１に接続され、それぞれのゲートが互いに接続され、さらに、これらのゲートがＰｃｈＭＯＳ７０９のドレインに接続される。また、ＰｃｈＭＯＳ７０９のドレインは、定電流素子７０８を介して第２の電源７０２に接続される。ＰｃｈＭＯＳ７１０のドレインは、コンデンサ７１１を介して第２の電源７０２に接続され、さらに、インバータ７１２を介して制御回路７１３にも接続される。
【００１０】
インバータ７１２は、第１の電源７０１及び第２の電源７０２が供給され、入力端がＰｃｈＭＯＳ７１０のドレインに接続され、出力端が制御回路７１３の入力端に接続される。出力電位検出回路７０７は、入力端が出力端子７０６に接続され、出力端が制御回路７１３の入力端に接続される。
【００１１】
制御回路７１３は、入力端に、インバータ７１２及び出力電位検出回路７０７の出力信号、マイコン（マイクロコンピュータ）等からの入力信号７４０が入力され、これらの入力に基づいて、出力端から、出力トランジスタ７０４のゲート信号、第２の電源７０２を出力する。
【００１２】
パワースイッチ７００において、マイコン等から入力信号７４０が入力される前は、第２の電源７０２は第１の電源７０１と等しい電圧である。入力信号７４０が入力されると、第２の電源７０２と第１の電源７０１に電位差が生じ、そこからタイマー回路７５０が動作し始める。同時に、出力トランジスタ７０４をＯＮするためのゲート信号が制御回路７１３から出力され、出力トランジスタ７０４のターンオンが始まる。
【００１３】
タイマー回路７５０が動作すると、定電流素子７０８の電流をＰｃｈＭＯＳ７０９、７１０で構成されたカレントミラー回路で減少させた電流がコンデンサ７１１に充電される。コンデンサ７１１にある程度電荷が充電され、インバータ７１２のしきい値に達すると、インバータ７１２の出力が反転する。この時間がタイマー時間ｔ１となる。
【００１４】
出力トランジスタ７０４のドレイン−ソース間の電位は、出力電位検出回路７０７でモニターされる。例えば出力電位検出回路７０７がインバータの場合、出力端子７０６の電位（以下出力電位と呼ぶ）がインバータのしきい値Ｖ１に達すると出力電位検出回路７０７の出力が反転する。インバータ７１２と出力電位検出回路７０７の出力を、制御回路７１３で受けタイマー時間ｔ１までに出力電位がＶ１に達しなければ、異常状態とみなし回路をシャットダウンする。
【００１５】
図８に、従来のパワースイッチの出力波形の例を示す。図８（ａ）から（ｃ）において、実線（ｉ）は負荷７０５が正常な状態でターンオンした場合、破線（ｊ）は出力端子７０６が第３の電源７０３に短絡した状態（負荷短絡状態）でターンオンした場合、二重破線（ｋ）は過電流状態でターンオンした場合、における出力電位Ｖ及び出力電流Ｉを示している。また、出力電位検出回路７０７の検出する電位をＶ１、タイマー回路７５０のタイマー値をｔ１とする。本明細書において、過電流の検出基準であるｔ１とＶ１のグラフの交点、Ｐ１(ｔ１、Ｖ１)を検出基準点という。
【００１６】
図８（ａ）は、Ｖ１を大きく、ｔ１を長く設定した場合の出力波形である。図中（ｉ）に示すように、正常な状態では、ｔ１において出力電位ＶがＶ１に達しているため、正常とみなし、シャットダウンしない。また、図中（ｋ）に示すように、過電流状態では、ｔ１において出力電位ＶがＶ１に達しないため、異常を検出し、シャットダウンする。しかし、図中（ｊ）に示すように、負荷短絡状態では、ターンオン直後に大電流が流れ、この大電流をｔ１まで検出できないため、発熱により出力トランジスタ７０４を破壊する恐れがある。
【００１７】
尚、図中（ｉ）の正常な状態で、ｔ１後に出力電位ＶがＶ１よりも下がった場合には、即シャットダウンする。
【００１８】
図８（ｂ）は、図８（ａ）よりもｔ１を短く設定した場合の出力波形である。図中（ｊ）及び（ｋ）に示すように、負荷短絡状態及び過電流状態では、ｔ１において出力電位ＶがＶ１に達しないため、異常を検出し、シャットダウンする。しかし、図中（ｉ）に示すように、正常な状態でも、ｔ１において出力電位ＶがＶ１に達しないため、これも異常と誤検出し、シャットダウンしてしまう恐れがある。
【００１９】
図８（ｃ）は、図８（ａ）よりもＶ１を小さく、かつ、ｔ１を短く設定した場合の出力波形である。図中（ｉ）に示すように、正常な状態では、ｔ１において出力電位ＶがＶ１に達しているため、正常とみなし、シャットダウンしない。また、図中（ｊ）に示すように、負荷短絡状態では、ｔ１において出力電位ＶがＶ１に達しないため、異常を検出し、シャットダウンする。しかし、図中（ｋ）に示すように、過電流状態では、ｔ１において出力電位ＶがＶ１に達してしまうため、異常を検出できず、シャットダウンしないため、発熱により出力トランジスタ７０４を破壊する恐れがある。
【００２０】
このように、検出する出力電位とタイマー値がそれぞれ１つの場合、誤検出や検出もれがあるため、検出精度が悪いという問題がある。
【００２１】
尚、２つのタイマーを有する保護回路が知られている（特許文献２参照）。しかし、この回路では、センスＭＯＳを用いて電流をモニターすることにより過電流を検出しているため、センスＭＯＳを設ける必要があり、さらに、検出するしきい値やタイマー値を変更することが困難である。
【特許文献１】特許第２８８２５９７号公報（図３及び図４）
【特許文献２】特開２００２−３３６４７号公報（図３）
【発明の開示】
【発明が解決しようとする課題】
【００２２】
このように、従来の過電流保護回路では、誤検出や検出もれがあるため、検出精度が悪いという問題点があった。
【００２３】
本発明は、このような問題点を解決するためになされたもので、検出精度を向上できる過電流保護回路を提供することを目的とする。
【課題を解決するための手段】
【００２４】
本発明にかかる過電流保護回路は、負荷へ電位を出力する出力回路を過電流から保護する過電流保護回路であって、前記負荷への出力電位を検出する検出回路と、前記出力回路による前記負荷への出力開始後の第１のタイミングにおいて、前記検出回路によって検出された出力電位と第１の基準値とを比較し、比較結果を判定する第１の判定回路と、前記第１のタイミングの後の第２のタイミングにおいて、前記検出回路によって検出された出力電位と第２の基準値とを比較し、比較結果を判定する第２の判定回路と、前記第１もしくは第２の判定回路の少なくともいずれか一つにおいて、前記検出された出力が、前記第１もしくは第２の基準値の範囲内であると判定する場合、前記出力回路による前記負荷への出力を停止する出力制御回路と、を備えるものである。これにより、過電流の検出精度を向上することができる。
【００２５】
上述の過電流保護回路は、前記出力回路による前記負荷への出力開始を検出する出力開始検出回路と、前記出力開始検出回路によって前記出力開始が検出されてから第１の期間経過した時に、前記第１のタイミングを出力する、第１のタイマー回路と、前記第１の判定回路によって前記出力電位が前記第１の基準値の範囲外であると判定されてから第２の期間経過した時に、前記第２のタイミングを出力する、第２のタイマー回路と、をさらに備えていてもよい。これにより、過電流の検出精度を効果的に向上することができる。
【００２６】
上述の過電流保護回路において、前記第１のタイマー回路は、前記第２の期間において、前記第１の判定回路によって前記出力電位が前記第１の基準値の範囲内であると判定されてから前記第１の期間経過した時に、前記第１のタイミングをさらに出力してもよい。これにより、過電流の検出精度をさらに向上することができる。
【００２７】
本発明にかかる過電流保護回路は、負荷を駆動する出力トランジスタを過電流から保護する過電流保護回路であって、前記出力トランジスタのオン・オフを制御する制御部と、前記負荷に出力される出力電位が第１及び第２の電位であることを検出する電位検出部と、前記出力トランジスタのターンオンから第１の期間の経過と、前記電位検出部によって前記第１の電位が検出されてから第２の期間の経過と、を検出する時間検出部と、を備え、前記制御部は、前記時間検出部によって前記第１の期間の経過が検出されるまでの間に、前記電位検出部によって前記第１の電位が検出されない場合には、前記出力トランジスタをオフし、前記時間検出部によって前記第２の期間の経過が検出された後に、前記電位検出部によって前記第２の電位が検出されない場合には、前記出力トランジスタをオフするものである。これにより、過電流の検出精度を向上することができる。
【００２８】
上述の過電流保護回路において、前記第２の電位は、前記第１の電位よりも大きくてもよい。これにより、過電流の検出精度をさらに向上することができる。
【００２９】
上述の過電流保護回路において、前記電位検出部は、前記負荷に出力される出力電位が第３の電位であることを、さらに検出し、前記時間検出部は、前記出力電位部によって前記第１の電位が検出されてから、前記第２の期間よりも短い第３の期間の経過を、さらに検出し、前記制御部は前記時間検出部によって前記第３の期間の経過が検出された後に、前記電位検出部によって前記第３の電位が検出されない場合には、前記出力トランジスタをさらにオフしてもよい。これにより、過電流の検出精度をより効果的に向上することができる。
【００３０】
上述の過電流保護回路において、前記第３の電位は、前記第１の電位よりも大きく、前記第２の電位よりも小さくてもよい。これにより、過電流の検出精度をさらに向上することができる。
【００３１】
本発明にかかる半導体装置は、負荷を駆動する出力トランジスタと、前記出力トランジスタのオン・オフを制御する制御回路と、前記負荷に出力される出力電位が第１の電位であることを検出する第１の電位検出回路と、前記出力電位が前記第１の電位よりも大きい第２の電位であることを検出する第２の電位検出回路と、前記出力トランジスタのターンオンから第１の期間の経過を検出する第１のタイマー回路と、前記第１の電位検出回路によって前記第１の電位が検出されてから第２の期間の経過を検出する第２のタイマー回路と、を備え、前記制御回路は、前記第１のタイマー回路によって前記第１の期間の経過が検出されるまでの間に、前記第１の電位検出回路によって前記第１の電位が検出されない場合には、前記出力トランジスタをオフし、前記第２のタイマー回路によって前記第２の期間の経過が検出された後に、前記第２の電位検出回路によって前記第２の電位が検出されない場合には、前記出力トランジスタをオフするものである。これにより、過電流の検出精度を向上することができる。
【００３２】
本発明にかかる駆動素子の制御方法は、負荷を駆動する駆動回路の出力の開始及び停止を制御する、駆動回路の制御方法であって、前記負荷に出力される出力電位が第１の電位であることを検出するステップと、前記出力電位が前記第１の電位よりも大きい第２の電位であることを検出するステップと、前記駆動回路の出力開始から第１の期間の経過を検出するステップと、前記第１の電位を検出するステップによって前記第１の電位が検出されてから第２の期間の経過を検出するステップと、を備え、前記第１の期間を検出するステップによって前記第１の期間の経過が検出されるまでの間に、前記第１の電位を検出するステップによって前記第１の電位が検出されない場合には、前記駆動回路を出力を停止し、前記第２の期間を検出するステップによって前記第２の期間の経過が検出された後に、前記第２の電位を検出するステップによって前記第２の電位が検出されない場合には、前記駆動回路の出力を停止するものである。これにより、過電流の検出精度をより向上することができる。
【発明の効果】
【００３３】
本発明によれば、検出精度を向上できる過電流保護回路を提供することができる。
【発明を実施するための最良の形態】
【００３４】
発明の実施の形態１．
まず、図１の回路図を用いて、本発明の実施の形態１にかかるパワースイッチの構成について説明する。このパワースイッチ１００は、負荷５に出力する電流及び電圧を制御する回路であり、例えば、ワンチップの半導体装置である。また、パワースイッチ１００は、例えば、図示しないマイコン等から出力される入力信号４０によりオン／オフされる。
【００３５】
パワースイッチ１００は、図に示すように、出力トランジスタ４、出力電位検出回路７及び１４、タイマー回路５０及び６０、制御回路１３を備えている。出力トランジスタ４を過電流から保護する過電流保護回路は、ここでは、出力電位検出回路７及び１４、タイマー回路５０及び６０、制御回路１３を含む回路である。
【００３６】
また、タイマー回路５０は、インバータ１５、定電流素子１６、ＮｃｈエンハンスメントＭＯＳ（以下、ＮｃｈＭＯＳと呼ぶ）１７、ＰｃｈＭＯＳ９、ＰｃｈＭＯＳ１０、コンデンサ１１、インバータ１２、ＮｃｈＭＯＳ１８を有しており、タイマー回路６０は、ＰｃｈＭＯＳ１９、コンデンサ２０、ＮｃｈＭＯＳ２１、インバータ２２を有している。尚、タイマー回路５０及び６０は、この例の構成に限らず、その他の定電流源と遅延回路等により構成してもよい。
【００３７】
また、パワースイッチ１００には、第１の電源１及び第３の電源３が供給され、例えば、第１の電源１をバッテリ側とすると、出力トランジスタ４が負荷５よりもバッテリ側に接続されるため、ハイサイドスイッチとなる。
【００３８】
出力トランジスタ４は、負荷５への出力を制御するスイッチであり、例えば、
【００３９】
ＭＯＳである。出力トランジスタ４は、ＮｃｈＭＯＳでもＰｃｈＭＯＳでもよく、ここでは、ＮｃｈＭＯＳとして説明する。ＮｃｈＭＯＳの場合、ソースフォロワの構成となり、ソース電位がゲート電位に追随する特性を示す。
【００４０】
一般にＭＯＳには、構造上の違いにより、電流が基板面に対し平行な方向に流れる横型素子と、垂直な方向に流れる縦型素子とがある。縦型素子は、主電極の一方が半導体素子の底面側にあり、横型素子に比べて単位面積当たりの通電能力に優れるため、主に高電力を取り扱う素子として利用されている。ここでは、一例として、出力トランジスタ４に縦型ＭＯＳ、その他のＭＯＳに横型ＭＯＳが用いられる。
【００４１】
出力トランジスタ４は、ドレインが第１の電源１に接続され、ゲートが制御回路１３の出力端に接続され、ソースが出力端子６を介して負荷５の一端に接続される。さらに、負荷５の他端は、第３の電源３に接続される。
【００４２】
ＰｃｈＭＯＳ９、ＰｃｈＭＯＳ１０及びＰｃｈＭＯＳ１９は、カレントミラー回路を構成しており、それぞれのソースが第１の電源１に接続され、それぞれのゲートが互いに接続され、さらに、これらのゲートがＰｃｈＭＯＳ９のドレインに接続される。これにより、各ＰｃｈＭＯＳにおいて、カレントミラー比に応じた電流を得ることができる。
【００４３】
ＰｃｈＭＯＳ９のドレインは、定電流素子８を介して第２の電源２と接続され、さらに、タイマー時間を短くするための定電流素子１６を介してＮｃｈＭＯＳ１７にも接続される。ＮｃｈＭＯＳ１７は、タイマー速度切替え用スイッチであり、ドレインが定電流素子１６に接続され、ソースが第２の電源２に接続され、ゲートが出力電位検出回路１４の出力端に接続される。
【００４４】
ＰｃｈＭＯＳ１０のドレインは、コンデンサ１１を介して第２の電源２に接続され、さらに、インバータ１２を介して制御回路１３に接続され、ＮｃｈＭＯＳ１８にも接続される。ＮｃｈＭＯＳ１８は、タイマー切り替え用スイッチであり、ドレインがＰｃｈＭＯＳ１０のドレインに接続され、ソースが第２の電源２に接続され、ゲートがインバータ１５を介して出力電位検出回路１４に接続される。
【００４５】
インバータ１５は、第１の電源１及び第３の電源３が供給され、入力端が出力電位検出回路１４の出力端に接続され、出力端がＰｃｈＭＯＳ１８のゲートに接続される。インバータ１２は、第１の電源１及び第２の電源２が供給され、入力端がＰｃｈＭＯＳ１０のドレインに接続され、出力端が制御回路１３の入力端に接続される。
【００４６】
ＰｃｈＭＯＳ１９のドレインは、コンデンサ２０を介して第２の電源２に接続され、さらに、インバータ２２を介して制御回路１３に接続され、ＮｃｈＭＯＳ２１にも接続される。ＮｃｈＭＯＳ２１は、タイマー切り替え用スイッチであり、ドレインがＰｃｈＭＯＳ１９のドレインに接続され、ソースが第２の電源２に接続され、ゲートが出力電位検出回路１４の出力端に接続される。インバータ２２は、第１の電源１及び第２の電源２が供給され、入力端がＰｃｈＭＯＳ１９のドレインに接続され、出力端が制御回路１３の入力端に接続される。
【００４７】
出力電位検出回路７は、入力端が出力端子６に接続され、出力端が制御回路１３の入力端に接続される。出力電位検出回路１４は、入力端が出力端子６に接続され、上述の通り、出力端がＮｃｈＭＯＳ１７、インバータ１５、ＮｃｈＭＯＳ２１に接続される。
【００４８】
制御回路１３は、入力端に、インバータ１２、２２、出力電位検出回路７の出力信号、マイコン等からの入力信号４０が入力され、これらの入力に基づいて、出力端から、出力トランジスタ４のゲート信号、第２の電源２を出力する。
【００４９】
図２の回路図は、本実施形態にかかるパワースイッチの具体的な構成例である。このパワースイッチ１００は、図１で示したパワースイッチと同様の回路である。図２では、一例として、出力電位検出回路１４にインバータ２５、出力電位検出回路７にインバータ２６、定電流素子１６にゲート−ソースをショートしたＮｃｈデプレッションＭＯＳ２３、定電流素子８にゲート−ドレインをショートしたＮｃｈＭＯＳ２４を用いた。尚、この例に限らず、その他の電位検出回路や定電流回路を用いてもよい。
【００５０】
インバータ２５及び２６には、第１の電源１及び第３の電源３が供給される。ＮｃｈデプレッションＭＯＳ２３は、ドレインがＰｃｈＭＯＳ９のドレインに接続され、ソースがＮｃｈＭＯＳ１７のドレインに接続される。ＮｃｈＭＯＳ２４は、ドレインがＰｃｈＭＯＳ９のドレインに接続され、ソースが第２の電源２に接続される。その他の構成については、図１と同様であり、説明を省略する。
【００５１】
本実施形態では、出力電位検出回路及びタイマー回路をそれぞれ２つ設けることにより、異常を検出するための検出基準点を２箇所とした。例えば、出力電位検出回路１４となるインバータ２５のしきい値は低く（第３の電源電圧寄り）、出力電位検出回路７となるインバータ２６のしきい値は高く（第１の電源電圧寄り）、タイマー回路５０のタイマー値は短く、タイマー回路６０のタイマー値は長く設定することができる。
【００５２】
図３の回路図は、本実施形態にかかるパワースイッチで用いられるインバータの構成例を示している。このインバータは、図２における、インバータ１２、１５、２２、２５、２６として用いることができる。
【００５３】
図３（ａ）はＣＭＯＳインバータである。このインバータは、ＰｃｈＭＯＳ４１とＮｃｈＭＯＳ４２を有している。例えば、ＰｃｈＭＯＳ４１のソースにはハイレベルの電源が供給され、ＮｃｈＭＯＳ４２のソースにはローレベルの電源が供給される。ＰｃｈＭＯＳ４１とＮｃｈＭＯＳ４２のそれぞれのゲートが互いに接続され、このゲート間のノードを入力とし、それぞれのＭＯＳのドレインが互いに接続され、このドレイン間のノードが出力となる。入力がローレベルの場合、ＰｃｈＭＯＳ４１がオン、ＮｃｈＭＯＳ４２がオフとなり、出力がハイレベルとなる。また、入力がハイレベルの場合、ＰｃｈＭＯＳ４１がオフ、ＮｃｈＭＯＳ４２がオンとなり、出力がローレベルとなる。
【００５４】
図３（ｂ）はＰｃｈ受け定電流負荷インバータである。このインバータは、ＰｃｈＭＯＳ４１と、定電流負荷となるＮｃｈデプレッションＭＯＳ４３を有している。例えば、ＰｃｈＭＯＳ４１は、ソースにハイレベルの電源が供給され、ゲートが入力となる。ＮｃｈデプレッションＭＯＳ４３は、ソースにローレベルの電源が供給され、ゲートとソースがショートされている。ＰｃｈＭＯＳ４１とＮｃｈデプレッションＭＯＳ４３のそれぞれのドレインが互いに接続され、このドレイン間のノードが出力となる。入力がローレベルの場合、ＰｃｈＭＯＳ４１がオンとなり、出力がハイレベルとなる。入力がハイレベルの場合、ＰｃｈＭＯＳ４１がオフとなり、出力がローレベルとなる。
【００５５】
図３（ｃ）はＮｃｈ受け定電流負荷インバータである。このインバータは、定電流負荷となるＮｃｈデプレッションＭＯＳ４４と、ＮｃｈＭＯＳ４２を有している。例えば、ＮｃｈデプレッションＭＯＳ４４は、ドレインにハイレベルの電源が供給され、ゲートとソースがショートされている。ＮｃｈＭＯＳ４２は、ソースにローレベルの電源が供給され、ゲートが入力となる。ＮｃｈデプレッションＭＯＳ４４のソースとＮｃｈＭＯＳ４２のドレインが接続され、この間のノードが出力となる。入力がローレベルの場合、ＮｃｈＭＯＳ４２がオフとなり、出力がハイレベルとなる。入力がハイレベルの場合、ＮｃｈＭＯＳ４２がオンとなり、出力がローレベルとなる。
【００５６】
尚、これらの構成は、一例であり、その他の構成のインバータとしてもよい。例えば、ＮｃｈデプレッションＭＯＳ４３、４４の代わりに、ゲート−ソースをショートしたＰｃｈデプレッションＭＯＳや抵抗等を用いてもよい。
【００５７】
次に、図４を用いて、本実施形態にかかるパワースイッチの動作について説明する。図４（ａ）から（ｃ）において、出力電位検出回路７であるインバータ２６の検出するしきい値をＶ１、出力電位検出回路１４であるインバータ２５の検出するしきい値をＶ２とする。入力信号４０が入力されてからインバータ２２の出力が反転するまでの時間をｔ１とし、入力信号４０が入力されてからインバータ１２の出力が反転するまでの時間をｔ２とする。また、これらの交点である検出基準点をＰ１(ｔ１、Ｖ１)、Ｐ２(ｔ２、Ｖ２)とする。以下、３つの状態を場合に分けて説明する。
【００５８】
図４（ａ）は、正常な負荷状態においてターンオンした場合の出力波形である。Ｐ１及びＰ２における、出力電位のしきい値Ｖ１及びＶ２、タイマー値ｔ１及びｔ２は、正常な負荷状態で誤検出が起きないような値に設定されている。図中の実線（ｉ）に示すように、正常な負荷状態の場合、時間ｔ２において出力電位はＶ２以上になり、さらに、時間ｔ１において出力電位はＶ１以上になる。このため、回路をシャットダウンせずに正常に動作することができる。
【００５９】
図４（ｂ）は、負荷短絡状態においてターンオンした場合の出力波形である。図中の実線（ｉ）に示すように、負荷短絡状態では、出力電位が時間とともに上昇せず、時間ｔ２において出力電位がＶ２に達しないため、異常状態とみなして回路をシャットダウンする。また、図中の点線（ｊ）に示すように、入力信号４０が入力された直後は正常な負荷状態で、時間ｔ２から時間ｔ１の間に負荷短絡状態になった場合には、出力電位がＶ２以下になってから時間ｔ２後に回路をシャットダウンする。
【００６０】
図４（ｃ）は、過電流状態においてターンオンした場合の出力波形である。図中の実線（ｉ）に示すように、出力電位が時間ｔ２においてＶ２に達することができても、時間ｔ１においてＶ１に達することができない場合には、異常負荷による過電流状態とみなしシャットダウンする。また、図中の点線（ｊ）に示すように、出力電位が時間ｔ１の前にＶ1に達した後、負荷に異常が起こり出力電位がＶ１以下になった場合には時間ｔ１に過電流状態とみなしシャットダウンする。図中の二重破線（ｋ）に示すように、時間ｔ１より後に負荷に異常が起こり出力電位がＶ１以下になった場合は、即シャットダウンする。
【００６１】
パワースイッチ１００の動作について、さらに詳述する。マイコン等から制御回路１３に入力信号４０が入力される前は、第２の電源２は第１の電源１と等しい電圧、例えば「Ｈ（ハイレベル）」であるため、タイマー回路５０、６０には電流が流れずタイマー機能が動作しない。
【００６２】
まず、制御回路１３に入力信号４０が入力されると、制御回路１３は、第２の電源に「Ｌ（ローレベル）」を出力する。これにより、第２の電源２と第１の電源１に電位差が生じて、タイマー回路５０、６０に電流が流れ出し、そこからタイマー機能が動作し始める。
【００６３】
これと同時に、制御回路１３は、出力トランジスタ４をオンするためのゲート信号を出力し、出力トランジスタ４のターンオンが始まる。入力信号４０が入力された直後、つまり、ターンオン開始直後における出力電位は、図４（ａ）に示すように、第３の電源３の電位（例えば、グランド電位）に近い値となる。出力電位が、Ｖ１及びＶ２よりも小さいため、インバータ２５、２６の出力は反転せず、「Ｈ」を出力したままである。
【００６４】
このとき、ＮｃｈＭＯＳ１７はゲートに「Ｈ」が入力されているためオンであり、ＮｃｈＭＯＳ１８はゲートに「Ｌ」が入力されているためオフであり、ＮｃｈＭＯＳ２１はゲートに「Ｈ」が入力されているためオンである。
【００６５】
ＮｃｈＭＯＳ１７がオンのため、ＮｃｈデプレッションＭＯＳ２３とＮｃｈＭＯＳ２４に流れる電流を足し合わせた電流が、ＰｃｈＭＯＳ９、ＰｃｈＭＯＳ１０およびＰｃｈＭＯＳ１９でカレントミラーされ、コンデンサ１１やコンデンサ２０に充電が可能となる。ＮｃｈＭＯＳ１８がオフのため、ＰｃｈＭＯＳ１０のドレイン電流が全てコンデンサ１１に充電される。また、ＮｃｈＭＯＳ２１がオンのため、ＰｃｈＭＯＳ１９のドレイン電流が全てＮｃｈＭＯＳ２１を通して流れ、コンデンサ２０には電荷が蓄えられない。つまり、この状態においては、タイマー回路５０のみが動作し、タイマー回路６０は動作しない。
【００６６】
尚、コンデンサ１１およびコンデンサ２０のコンデンサ容量を小さくするために、カレントミラー比は上記の足し合わせた電流を極端に減らすようなトランジスタサイズ比になっている。
【００６７】
次いで、正常な負荷の場合には、図４（ａ）に示すように、インバータ１２のしきい値に達する（ｔ２になる）前に、出力電位がインバータ２５のしきい値Ｖ２に到達する。出力電位がインバータ２５のしきい値に達すると、インバータ２５の出力は「Ｌ」、インバータ２６の出力は「Ｈ」となる。
【００６８】
このとき、ＮｃｈＭＯＳ１７はゲートに「Ｌ」が入力されてオフとなり、ＮｃｈＭＯＳ１８はゲートに「Ｈ」が入力されてオンとなり、ＮｃｈＭＯＳ２１はゲートに「Ｌ」が入力されてオフとなる。
【００６９】
ＮｃｈＭＯＳ１７がオフとなるため、ＰｃｈＭＯＳ１０、ＰｃｈＭＯＳ１９にミラーされる電流は、ＮｃｈＭＯＳ２４の電流のみとなり、ＮｃｈデプレッションＭＯＳ２３の電流だけ減少する。コンデンサ１１やコンデンサ２０に充電可能な電流が減るため、タイマーの速度が遅くなる。また、ＮｃｈＭＯＳ１８がオン、ＮｃｈＭＯＳ２１がオフとなるため、電荷が蓄えられるコンデンサがコンデンサ１１からコンデンサ２０へと変化する。つまり、この状態においては、タイマー回路６０のみが動作し、タイマー回路５０は動作しない。
【００７０】
次いで、出力電位が上昇していき、インバータ２６のしきい値Ｖ１に達すると、インバータ２６の出力が反転し「Ｌ」となる。その後、コンデンサ２０に所定の電荷が充電され、インバータ２２のしきい値に達する（ｔ１になる）と、インバータ２２の出力が反転し「Ｌ」となる。制御回路１３は、インバータ２２の出力が「Ｌ」のときに、インバータ２６の出力が「Ｌ」なので正常にターンオンしたと判定し、出力トランジスタ４をオフしない。
【００７１】
また、負荷短絡状態の場合には、図４（ｂ）の実線（ｉ）に示すように、出力電位がインバータ２５のしきい値Ｖ２、インバータ２６のしきい値Ｖ１に達する前に、コンデンサ１１に所定の電荷が充電され、インバータ１２のしきい値に達する（ｔ２になる）。インバータ１２のしきい値に達すると、インバータ１２の出力が反転し「Ｌ」となる。制御回路１３は、インバータ１２の出力が「Ｌ」のときに、インバータ２６の出力が「Ｈ」なので、異常状態と判断し、入力信号４０にかかわらず、出力トランジスタ４をオフするゲート信号を出力する。
【００７２】
出力トランジスタ４をオフするまでの時間は、図中（ｉ）の場合、ターンオンからｔ２の期間経過後となるが、図中（ｊ）の場合には、出力電位がＶ２以下に下がった時に、再度タイマー回路５０が動作するため、出力電位がＶ２以下に下がった時からｔ２の期間経過後となる。図中（ｊ）で、出力電位がＶ２以下になった後のｔ２経過前に、再度、出力電位がＶ２に達した場合、そこからタイマー回路６０が動作し始める。
【００７３】
尚、制御回路１３は、さらにインバータ２５の出力を参照し、インバータ１２の出力が「Ｌ」のときに、インバータ２５の出力が「Ｈ」の場合、異常状態と判断してもよい。
【００７４】
また、過電流状態の場合には、図４（c）の実線（ｉ）に示すように、インバータ１２のしきい値に達する（ｔ２になる）前に、出力電位がインバータ２５のしきい値Ｖ２に達するが、出力電位がインバータ２６のしきい値Ｖ１に達する前にインバータ２２のしきい値に達する（ｔ１になる）。インバータ２２のしきい値に達すると、インバータ２２の出力が反転し「Ｌ」となる。制御回路１３は、インバータ２２の出力が「Ｌ」のときに、インバータ２６の出力が「Ｈ」なので、異常状態と判断し、入力信号４０にかかわらず出力トランジスタ４をオフするゲート信号を出力する。
【００７５】
上述の通り、出力電位がＶ２に達した時に、タイマー回路６０が動作し始めるため、出力トランジスタ４をオフするまでの時間は、出力電位がＶ２に達した時からｔ２の期間経過後となる。図中（ｊ）においても、ｔ１の時点で、図中（ｉ）と同じ動作となり、出力トランジスタ４をオフする。また、図中（ｋ）においては、ｔ１後に出力電位がＶ１よりも下がった時点で、インバータ２２の出力が「Ｌ」、インバータ２６の出力が「Ｈ」となるため、同様に、出力トランジスタ４をオフする。
【００７６】
尚、ここでｔ１は、出力電位がＶ２に達した時からの経過時間であるが、これに限らず、ターンオンからの経過時間としてもよい。この場合は、ターンオン時にＮｃｈＭＯＳ２１をオンせずにタイマー回路６０を動作させる必要がある。
【００７７】
このように、従来の回路では、異常を検出するための出力電位とタイマー値である検出基準点が１箇所であったが、本実施形態では、検出基準点を２箇所としたため、出力トランジスタにストレスのかかる負荷短絡状態時に素早くシャットダウンし、出力トランジスタにかかるストレスを軽減することができる。また、検出基準点を更に増やすことにより、より安全な保護が可能である。
【００７８】
また、「短いタイマー時間で低い出力電位検出値」＋「長いタイマー時間で高い出力電位検出値」という構成にすることにより、従来技術で問題となった負荷短絡時の素早いシャットダウンと、検出値を超えてしまうような出力電位での過電流状態時のシャットダウンを誤検出させることなく同時に実現できるようになる。
【００７９】
負荷状態に合わせて、制御回路が異常状態と認識し、出力トランジスタをオフするまでの時間を変えることができる。検出基準点となる出力電位は、出力電位検出回路であるインバータ２５、２６のしきい値を変えるだけで容易に変更することができ、タイマー値は、定電流素子であるＮｃｈデプレッションＭＯＳ２３、ＮｃｈＭＯＳ２４の電流値、カレントミラーを構成するＰｃｈＭＯＳ９、１０、１９のミラー比、コンデンサ１１、２０の容量のいずれかを変更することにより、容易に変更することができる。
【００８０】
発明の実施の形態２．
次に、図５の回路図を用いて、本発明の実施の形態２にかかるパワースイッチの構成について説明する。このパワースイッチ１００は、図１及び図２に示したパワースイッチ１００の構成に加えて、タイマー回路７０、出力電位検出回路となるインバータ３１を備えている。タイマー回路７０は、ＰｃｈＭＯＳ２７、コンデンサ２８、ＮｃｈＭＯＳ２９、インバータ３０を有している。尚、図５において、図１及び図２と同一の符号を付された要素は、同様の要素を示している。
【００８１】
タイマー回路７０は、タイマー回路６０と同様の構成及び動作の回路であり、タイマー値のみ異なるものである。インバータ３１は、インバータ２６と同様の構成及び動作の回路であり、しきい値のみが異なるものである。
【００８２】
本実施形態では、検出基準点Ｐ１、Ｐ２に加えて、Ｐ３（ｔ３、Ｖ３）を設けた。出力電位検出用のインバータ３１の出力が反転する（Ｖ３になる）前にインバータ３０の出力が反転してしまった（ｔ３になった）場合を追加した。インバータ３１のしきい値Ｖ３は、図４で示したＶ２とＶ１の間の任意の値で設定し、それに合わせてインバータ３０が反転する時間ｔ３を、図４で示したｔ２とｔ１の間で決定する。パワースイッチ１００の動作については、図２及び図４と同様である。
【００８３】
尚、追加した検出基準点Ｐ３（ｔ３、Ｖ３）は、正常な負荷で誤検出しないような値に設定する。こうすることにより、異常負荷の検出基準点が３箇所となり、負荷異常が起こったときに出力トランジスタにかかるストレスをより軽減できる。
【００８４】
発明の実施の形態３．
次に、図６の回路図を用いて、本発明の実施の形態３にかかるパワースイッチの構成について説明する。このパワースイッチ１００は、図５に示したパワースイッチ１００におけるタイマー回路７０の構成を変更したものである。このタイマー回路７０は、図５のＰｃｈＭＯＳ２７、ＮｃｈＭＯＳ２９、コンデンサ２８を省略し、インバータ３０のみの構成とした。尚、図６において、図５と同一の符号を付された要素は、同様の要素を示している。
【００８５】
本実施形態では、インバータ３０の入力をインバータ２２の入力と同じにした。ｔ１とｔ３の時間差はインバータ２２とインバータ３０のしきい値の差で作る。ｔ３の方がタイマー値が短いので、インバータ３０のしきい値を第２の電源２の電圧寄りに設定する。こうすることにより、機能を変えることなく素子を減らすことができる。
【００８６】
その他の発明の実施の形態．
尚、上述のパワースイッチ１００において、制御回路１３の出力端と出力トランジスタ４のゲートとの間に、任意の回路を設けてもよい。例えば、チャージポンプやゲート抵抗を設け、制御回路１３の出力に応じて、チャージポンプから昇圧電圧を出力し、この昇圧電圧により出力トランジスタ４をオンしてもよい。さらに、チャージポンプと出力トランジスタ４のゲート間のゲート抵抗として、ＮｃｈデプレッションＭＯＳを用いてもよい。このゲート抵抗値と、定電流素子であるＮｃｈデプレッションＭＯＳ２３の電流値に相関を持たせることにより、ばらつきに強い設計が可能となる。
【００８７】
また、上述の例では、出力トランジスタをＭＯＳとして説明したが、これに限らず、その他のスイッチング素子でもよい。例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）やＧＴＯ（Gate Turn Off）サイリスタ等でもよい。
【図面の簡単な説明】
【００８８】
【図１】本発明にかかるパワースイッチの回路図である。
【図２】本発明にかかるパワースイッチの回路図である。
【図３】本発明にかかるパワースイッチで用いるインバータの回路図である。
【図４】本発明にかかるパワースイッチの出力波形である。
【図５】本発明にかかるパワースイッチの回路図である。
【図６】本発明にかかるパワースイッチの回路図である。
【図７】従来のパワースイッチの回路図である。
【図８】従来のパワースイッチの出力波形である。
【符号の説明】
【００８９】
１  第１の電源  ２  第２の電源  ３  第３の電源
４  出力トランジスタ  ５  負荷  ６  出力端子
７  出力電位検出回路  ８  定電流素子  ９  ＰｃｈＭＯＳ
１０  ＰｃｈＭＯＳ  １１  コンデンサ  １２  インバータ
１３  制御回路  １４  出力電位検出回路  １５  インバータ
１６  定電流素子  １７  ＮｃｈＭＯＳ  １８  ＮｃｈＭＯＳ
１９  ＰｃｈＭＯＳ  ２０  コンデンサ  ２１  ＮｃｈＭＯＳ
２２  インバータ  ４０  入力信号
５０、６０  タイマー回路  １００  パワースイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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