(57)【要約】【課題】  ＰＮ接合リークの発生を抑制した半導体装置およびその製造方法を提供する。【解決手段】  ＣＭＯＳ素子部と抵抗素子部とを有する半導体装置の製造工程において、酸化膜１５（シリサイドプロテクション）とサイドウォール１６とを形成した後に、Ｎウエル４内におけるゲート電極７Ａの両側に不純物を注入してＰ＋ソース／ドレイン領域１４を形成する。さらに好ましくは、Ｎ＋ソース／ドレイン領域１３の注入についても、酸化膜１５およびサイドウォール１６の形成後に行なう。【選択図】        図９
2005236105.tif 000002
【特許請求の範囲】
【請求項１】
ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）素子部と抵抗素子部とを有する半導体装置の製造方法であって、
基板上に第１導電型の第１活性領域と、第２導電型の第２活性領域と、素子分離絶縁膜とを形成する工程と、
前記第１および第２活性領域上にそれぞれゲート絶縁膜を介して第１および第２ゲート電極と、前記素子分離絶縁膜上に導電膜とを形成する工程と、
前記第１と第２ゲート電極の側壁上に第１サイドウォール絶縁膜を形成する工程と、
前記第２活性領域内における前記第２ゲート電極の両側に第１導電型の第１ソース／ドレイン領域を形成する工程と、
前記導電膜上から前記第１と第２活性領域上に絶縁層を形成し、該絶縁層をエッチングして、前記導電膜上の一部に絶縁膜を形成するとともに、前記第１サイドウォール絶縁膜上に第２サイドウォール絶縁膜を形成する工程と、
前記絶縁膜と前記第２サイドウォール絶縁膜とを形成した後に、前記第１活性領域内における前記第１ゲート電極の両側に第２導電型の第２ソース／ドレイン領域を形成する工程と、
前記第１と第２ゲート電極上と、前記第１と第２ソース／ドレイン領域上と、前記導電膜上とにシリサイド膜を形成する工程とを備えた半導体装置の製造方法。
【請求項２】
前記第１ソース／ドレイン領域を、前記絶縁膜および前記第２サイドウォール絶縁膜の形成後に形成する、請求項１に記載の半導体装置の製造方法。
【請求項３】
ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）素子部と抵抗素子部とを有する半導体装置の製造方法であって、
基板上に第１導電型の第１活性領域と、第２導電型の第２活性領域と、素子分離絶縁膜とを形成する工程と、
前記第１および第２活性領域上にそれぞれゲート絶縁膜を介して第１および第２ゲート電極と、前記素子分離絶縁膜上に導電膜とを形成する工程と、
前記導電膜上から前記第１と第２活性領域上に絶縁層を形成する工程と、
前記第２活性領域上に開口を有する第１マスク膜を形成する工程と、
前記第１マスク膜をマスクとして前記絶縁層をエッチングして前記第２ゲート電極の側壁上にサイドウォール絶縁膜を形成する工程と、
前記第１マスク膜と前記サイドウォール絶縁膜とをマスクとして前記第２活性領域内における前記第２ゲート電極の両側に第１導電型の不純物を導入することにより第１ソース／ドレイン領域を形成する工程と、
前記第１活性領域上および前記導電膜上の一部に開口を有する第２マスク膜を形成する工程と、
前記第２マスク膜をマスクとして前記絶縁層をエッチングして前記第１ゲート電極の側壁上に他のサイドウォール絶縁膜を形成するとともに、前記導電膜上の一部に絶縁膜を形成する工程と、
前記第２マスク膜と前記他のサイドウォール絶縁膜とをマスクとして前記第１活性領域内における前記第１ゲート電極の両側に第２導電型の不純物を導入することにより第２ソース／ドレイン領域を形成する工程と、
前記第１と第２ゲート電極上と、前記第１と第２ソース／ドレイン領域上と、前記導電膜上とにシリサイド膜を形成する工程とを備えた半導体装置の製造方法。
【請求項４】
ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタと抵抗素子部とを有する半導体装置の製造方法であって、
基板上に第１導電型の活性領域と素子分離絶縁膜とを形成する工程と、
前記活性領域上にゲート絶縁膜を介してゲート電極と、前記素子分離絶縁膜上に導電膜とを形成する工程と、
前記ゲート電極の側壁上に第１サイドウォール絶縁膜を形成する工程と、
前記導電膜上から前記活性領域上に絶縁層を形成し、該絶縁層をエッチングして、前記導電膜上の一部に絶縁膜を形成するとともに、前記第１サイドウォール絶縁膜上に第２サイドウォール絶縁膜を形成する工程と、
前記絶縁膜と前記第２サイドウォール絶縁膜とを形成した後に、前記活性領域内における前記ゲート電極の両側に第２導電型のソース／ドレイン領域を形成する工程と、
前記ゲート電極上と、前記ソース／ドレイン領域上と、前記導電膜上とにシリサイド膜を形成する工程とを備えた半導体装置の製造方法。
【請求項５】
主表面を有する基板と、
前記基板の主表面上に選択的に形成された素子分離絶縁膜と、
前記素子分離絶縁膜によって囲まれた第１導電型の活性領域と、
前記活性領域上にゲート絶縁膜を介して形成されたゲート電極と、
前記活性領域上であって前記ゲート電極の両側に、それぞれ絶縁膜を介して形成された第１と第２ダミーゲートと、
前記第１ダミーゲートと前記ゲート電極との間および前記第２ダミーゲートと前記ゲート電極との間にそれぞれ形成された第２導電型のソース／ドレイン領域と、
前記第１ダミーゲートと前記素子分離絶縁膜との間に形成された第１不純物領域と、
前記第２ダミーゲートと前記素子分離絶縁膜との間に形成された第２不純物領域と、
前記ソース／ドレイン領域の表面上および前記第１と第２不純物領域の表面上に形成されたシリサイド膜とを備えた半導体装置。
【請求項６】
主表面を有する基板と、
前記基板の主表面上に選択的に形成された素子分離絶縁膜と、
前記素子分離絶縁膜によって囲まれた第１導電型の活性領域と、
前記活性領域の両側に位置する前記素子分離絶縁膜に達するように前記活性領域内に形成された第２導電型のソース／ドレイン領域と、
前記ソース／ドレイン領域の両端部において、それぞれ前記素子分離絶縁膜の端部上から前記ソース／ドレイン領域の端部上に延在する絶縁膜と、
前記絶縁膜間に位置する前記ソース／ドレイン領域上に形成されたシリサイド膜と、
前記活性領域上にゲート絶縁膜を介して形成されたゲート電極とを備えた半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタのソース／ドレイン領域上に金属シリサイド膜を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体集積回路において、トランジスタだけではなく、抵抗素子などの受動素子が含まれる場合がある。
【０００３】
この場合、工程数をできるだけ増加させずに、トランジスタと受動素子とを同一基板内に形成する必要がある。
【０００４】
上記のトランジスタとしては、たとえば、ＰＭＯＳ（Ｐ−Ｃｈａｎｎｅｌ  ＭＯＳ）およびＮＭＯＳ（Ｎ−Ｃｈａｎｎｅｌ  ＭＯＳ）を有するＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  ＭＯＳ）デバイスが、よく用いられる。
【０００５】
ＣＭＯＳデバイスは、基板上に設けられたＰ型／Ｎ型のウエル上に、それぞれゲート酸化膜を介してゲート電極を設け、ゲート電極およびその両側に設けられたサイドウォールをマスクとして、ソース／ドレイン領域となるＮ型不純物領域とＰ型不純物領域とを注入することにより形成される。
【０００６】
上記の抵抗素子としては、フィールド酸化膜上に設けられたポリシリコンなどの導電層上の一部に、シリサイド化を防止するための酸化膜（シリサイドプロテクション）を設け、導電層上における上記酸化膜が形成された部分以外の領域をシリサイド化するなどして形成される。
【０００７】
また、特開平１０−２７５８７１号公報においては、ＭＯＳトランジスタ、バイポーラトランジスタ、抵抗素子および容量素子を同一基板上に混載した半導体装置の製造方法が開示されている。
【特許文献１】特開平１０−２７５８７１号公報
【特許文献２】特開２００３−１７５８０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記のような半導体装置およびその製造方法においては、以下のような問題があった。
【０００９】
ＭＯＳトランジスタのソース／ドレイン領域となる不純物領域上をシリサイド化する場合がある。
【００１０】
上述した抵抗素子に用いる酸化膜を形成するためのエッチングの際に、フィールド酸化膜が膜減りする。この結果、シリサイド膜が不純物領域とウエルとの間の境界（ＰＮ接合面）を突き抜けることにより、ＰＮ接合リークが発生する場合がある。半導体集積回路の動作の信頼性向上の観点から、このＰＮ接合リークを可能な限り抑制することが好ましい。
【００１１】
ところで、特開２００３−１７５８０号公報において、素子分離酸化膜上に設けられたポリシリコン層上の一部にシリサイド化防止絶縁膜（抵抗素子絶縁膜）を形成した後にＮ型／Ｐ型高濃度拡散層を形成し、その後、シリサイド層を形成する半導体装置の製造方法が開示されている。
【００１２】
しかしながら、特開２００３−１７５８０号公報においては、１つの観点では、ゲート電極のサイドウォールと抵抗素子絶縁膜とを同一の酸化膜で形成しているため、ゲート電極のサイドウォールの厚みが抵抗素子絶縁膜の厚みに拘束される。また、上記とは別の観点では、ＰＭＯＳとＮＭＯＳとにおけるサイドウォールを同一の工程において形成しているため、サイドウォールの形成工程とソース／ドレイン領域の注入工程とを、それぞれ別のマスク膜を用いて行なう必要がある。
【００１３】
本発明は、上記のような問題に鑑みてなされたものであり、本発明の目的は、ＰＮ接合リークの発生を抑制した半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１４】
本発明に係る半導体装置の製造方法は、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）素子部と抵抗素子部とを有する半導体装置の製造方法であって、基板上に第１導電型の第１活性領域と、第２導電型の第２活性領域と、素子分離絶縁膜とを形成する工程と、第１および第２活性領域上にそれぞれゲート絶縁膜を介して第１および第２ゲート電極と、素子分離絶縁膜上に導電膜とを形成する工程と、第１と第２ゲート電極の側壁上に第１サイドウォール絶縁膜を形成する工程と、第２活性領域内における第２ゲート電極の両側に第１導電型の第１ソース／ドレイン領域を形成する工程と、導電膜上から第１と第２活性領域上に絶縁層を形成し、該絶縁層をエッチングして、導電膜上の一部に絶縁膜を形成するとともに、第１サイドウォール絶縁膜上に第２サイドウォール絶縁膜を形成する工程と、絶縁膜と第２サイドウォール絶縁膜とを形成した後に、第１活性領域内における第１ゲート電極の両側に第２導電型の第２ソース／ドレイン領域を形成する工程と、第１と第２ゲート電極上と、第１と第２ソース／ドレイン領域上と、導電膜上とにシリサイド膜を形成する工程とを備える。
【００１５】
本発明に係る半導体装置は、主表面を有する基板と、基板の主表面上に選択的に形成された素子分離絶縁膜と、素子分離絶縁膜によって囲まれた第１導電型の活性領域と、活性領域上にゲート絶縁膜を介して形成されたゲート電極と、活性領域上であってゲート電極の両側に、それぞれ絶縁膜を介して形成された第１と第２ダミーゲートと、第１ダミーゲートとゲート電極との間および第２ダミーゲートとゲート電極との間にそれぞれ形成された第２導電型のソース／ドレイン領域と、第１ダミーゲートと素子分離絶縁膜との間に形成された第１不純物領域と、第２ダミーゲートと素子分離絶縁膜との間に形成された第２不純物領域と、ソース／ドレイン領域の表面上および第１と第２不純物領域の表面上に形成されたシリサイド膜とを備える。
【発明の効果】
【００１６】
本発明によれば、ＭＯＳトランジスタのソース／ドレイン領域上に金属シリサイド膜を有する半導体装置において、ＰＮ接合リークの発生を抑制することができる。
【発明を実施するための最良の形態】
【００１７】
以下に、本発明に基づく半導体装置およびその製造方法の実施の形態について、図１から図３９を用いて説明する。
【００１８】
（実施の形態１）
図９は、本発明の実施の形態１に係る半導体装置におけるＣＭＯＳ素子部を示した断面図である。
【００１９】
本実施の形態に係る半導体装置においては、図９に示すように、Ｐ型のシリコン基板１上に、Ｎ＋型の埋め込み層２と、Ｐ＋型の埋め込み層３とが形成されている。埋め込み層２上にはＮ型ウエル４（第１活性領域）が形成され、埋め込み層３上にはＰ型ウエル５（第２活性領域）が形成される。Ｎ型ウエル４とＰ型ウエル５との間には、素子分離のためにフィールド酸化膜６（素子分離絶縁膜）が設けられている。
【００２０】
Ｎ型ウエル４上には、ゲート酸化膜７Ｃを介してゲート電極７Ａ（第１ゲート電極）が設けられる。ゲート電極７Ａは、たとえばＮ＋型ポリシリコン層などにより形成される。このゲート電極７Ａの両側に、Ｐ＋型ソース／ドレイン領域１４（第２ソース／ドレイン領域）が形成されている。ゲート電極７ＡおよびＰ＋型ソース／ドレイン領域１４上には、たとえばＣｏＳｉ２などを含むシリサイド膜１９が形成されている。以上によりＰＭＯＳ部が構成される。
【００２１】
Ｐ型ウエル５上には、Ｎ型ウエル４上と同様にゲート電極７Ｂ（第２ゲート電極）が設けられる。このゲート電極７Ｂの両側に、Ｎ＋型ソース／ドレイン領域１３（第１ソース／ドレイン領域）が形成されている。ゲート電極７ＢおよびＮ＋型ソース／ドレイン領域１３上にはシリサイド膜１９が形成されている。以上によりＮＭＯＳ部が構成される。
【００２２】
フィールド酸化膜６上にポリシリコン膜８（導電膜）が形成されている。ポリシリコン膜８上の一部には酸化膜１５（絶縁膜）が設けられ、ポリシリコン膜８上における酸化膜１５が形成されていない領域には、シリサイド膜１９が形成される。以上により抵抗素子が構成される。
【００２３】
ゲート電極７Ａ，７Ｂおよびポリシリコン膜８の壁面上には、サイドウォール１２（第１サイドウォール絶縁膜）が形成され、サイドウォール絶縁膜１２上にサイドウォール絶縁膜１６（第２サイドウォール絶縁膜）が形成されている。
【００２４】
上述した構成の半導体装置の製造方法について、以下に説明する。
【００２５】
図１〜図６と図８とは、図９に示すＣＭＯＳ素子部の製造工程における各工程を示した断面図である。
【００２６】
図１に示すように、Ｐ型のシリコン基板１に、フィールド酸化膜６と埋め込み層２（Ｎ＋型）と埋め込み層３（Ｐ＋型）とを設ける。そして、埋め込み層２上にＮ型ウエル４と、埋め込み層３上にＰ型ウエル５とが形成される。さらに、Ｎ型ウエル４上とＰ型ウエル５上とに、それぞれゲート酸化膜７Ｃを介してゲート電極７Ａ，７Ｂが設けられ、フィールド酸化膜６上にポリシリコン膜８が形成される。ポリシリコン膜８は、ゲート電極７Ａ，７Ｂのパターニング時に同時に形成することができる。
【００２７】
図１の状態から、Ｎ型ウエル４およびＰ型ウエル５ならびにフィールド酸化膜６を覆うようにレジスト膜が形成される。レジスト膜は、図２に示すように、ＮＭＯＳトランジスタが設けられる領域に開口部を有するようにパターニングされ、レジストマスク９Ａが形成される。この開口部に、比較的低濃度のＮ型不純物が注入され（たとえばリン注入、７０ＫｅＶ、１．８×１０１３ｃｍ−２、４５度回転注入など）、Ｎ−ソース／ドレイン領域１０が形成される。
【００２８】
図２の状態から、レジストマスク９Ａが除去され、再度レジスト膜が形成される。レジスト膜は、図３に示すように、ＰＭＯＳトランジスタが設けられる領域に開口部を有するようにパターニングされ、レジストマスク９Ｂが形成される。この開口部に、比較的低濃度のＰ型不純物が注入され（たとえばボロン注入、１０ＫｅＶ、１．０×１０１３ｃｍ−２、７度回転注入など）、Ｐ−ソース／ドレイン領域１１が形成される。
【００２９】
図３の状態から、レジストマスク９Ｂが除去され、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などにより、Ｎ型ウエル４およびＰ型ウエル５ならびにフィールド酸化膜６を覆うように酸化膜（ＣＶＤ酸化膜）が形成される。そして、この酸化膜に対するドライエッチングを行なうことにより、図４に示すように、ゲート電極７Ａ，７Ｂとポリシリコン膜８とにサイドウォール１２（側壁酸化膜）が形成される。ここで、ドライエッチングは、フィールド酸化膜６上のＣＶＤ酸化膜が十分に除去されるように行なわれる（たとえばＣＶＤ酸化膜の膜厚に対して１２５パーセント以上）。したがって、このドライエッチング工程によりフィールド酸化膜６は膜減りし、フィールド酸化膜６のエッジ部上面は、Ｎ−ソース／ドレイン領域１０およびＰ−ソース／ドレイン領域１１の上面よりも下側に下がった状態となる。
【００３０】
図４の状態から、再度レジスト膜が形成される。レジスト膜は、図５に示すように、ＮＭＯＳトランジスタが設けられる領域に開口部を有するようにパターニングされ、レジストマスク９Ａが形成される。この開口部に、上記よりも高濃度のＮ型不純物が注入され（たとえばリン注入、１００ＫｅＶ、２．０×１０１４ｃｍ−２、６０度回転注入や、ヒ素注入、５０ＫｅＶ、４．０×１０１５ｃｍ−２など）、Ｎ＋ソース／ドレイン領域１３が形成される。
【００３１】
図５の状態から、レジストマスク９Ａが除去され、ＣＶＤ法などにより、Ｎ型ウエル４およびＰ型ウエル５ならびにフィールド酸化膜６を覆うように酸化膜（ＣＶＤ酸化膜）が形成される。そして、抵抗素子用の酸化膜が形成される領域をレジスト膜で保護しながら、酸化膜に対するドライエッチングを行なうことにより、図６に示すように、サイドウォール１２の外側にサイドウォール１６と、ポリシリコン膜８上の一部に酸化膜１５とが形成される。酸化膜１５が形成された部分には、後述するシリサイド膜が形成されない。すなわち、酸化膜１５は、シリサイドプロテクションとして機能する。これにより、シリサイド膜が形成される領域と比べて抵抗値が異なる領域が形成され、抵抗素子が形成される。ここで、ドライエッチングは、フィールド酸化膜６上のＣＶＤ酸化膜が十分に除去されるように行なわれる（たとえばＣＶＤ酸化膜の膜厚に対して１２５パーセント以上）。したがって、このドライエッチング工程によりフィールド酸化膜６は、さらに膜減りする。
【００３２】
ところで、シリコン基板１上には、上述したＮ型ウエル４およびＰ型ウエル５とは別に、図７に示すＮ型ウエル４ＡおよびＰ型ウエル５Ａが設けられている。Ｎ型ウエル４Ａ上には、Ｐ型拡散領域１８が設けられ、Ｐ型ウエル５Ａ上には、Ｎ型拡散領域１７が設けられる。Ｎ型拡散領域１７上の一部とＰ型拡散領域１８上の一部とに、酸化膜１５Ａが形成されている。酸化膜１５Ａが形成された部分には、後述するシリサイド膜が形成されない。これにより、シリサイド膜が形成される領域と抵抗値が異なる領域が設けられ、抵抗素子が形成される。なお、酸化膜１５Ａは、酸化膜１５と同一の工程で形成することができる。
【００３３】
このように、抵抗素子としては、ポリシリコン膜８上に形成された構成を用いてもよいし、Ｎ型拡散領域１７およびＰ型拡散領域１８上に形成された構成を用いてもよい。
【００３４】
図６の状態から、再度レジスト膜が形成される。レジスト膜は、図８に示すように、ＰＭＯＳトランジスタが設けられる領域に開口部を有するようにパターニングされ、レジストマスク９Ｂが形成される。この開口部に、上記よりも高濃度のＰ型不純物が注入され（たとえばＢＦ２注入、４０ＫｅＶ、４．０×１０１５ｃｍ−２など）、Ｐ＋ソース／ドレイン領域１４が形成される。
【００３５】
図８の状態から、ゲート電極７、ポリシリコン膜８、Ｎ＋ソース／ドレイン領域１３およびＰ＋ソース／ドレイン領域１４上にシリサイド膜１９が形成される。これにより、図９に示す構造が得られる。
【００３６】
図９の状態から、図１０に示すように、抵抗素子と、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタとを覆うように層間絶縁膜２３が堆積される。層間絶縁膜２３内にはシリサイド膜１９に達するコンタクトホール２０が設けられ、コンタクトホール２０内には、その内周面にバリアメタル２１Ａと、バリアメタル２１Ａに囲まれる領域内に金属配線２１（たとえばタングステンなどを含む）とが設けられる。金属配線２１は、層間絶縁膜２３上の金属配線２２（たとえばアルミニウムなどを含む）に接続される。
【００３７】
また、図７の状態から、図１１に示すように、Ｎ型拡散領域１７とＰ型拡散領域１８とを覆うように層間絶縁膜２３が堆積される。層間絶縁膜２３内および層間絶縁膜２３上には、上記と同様に、コンタクトホール２０、バリアメタル２１Ａ、金属配線２１，２２が設けられる。
【００３８】
一般に、ＭＯＳトランジスタのソース／ドレイン領域を構成する不純物は、トランジスタのショートチャネル特性を考慮しながら注入される。したがって、フィールド酸化膜６の上面からみて、ソース／ドレイン領域とウエル領域とのＰＮ接合面の深さを無制限に深くすることはできない。
【００３９】
ソース／ドレイン領域を構成する不純物を注入した後に、上述したフィールド酸化膜６の膜減りが過度に生じた場合、ソース／ドレイン領域とウエル領域とのＰＮ接合面の深さ（フィールド酸化膜６のエッジ部上面からみた深さ）が減じられる。
【００４０】
本実施の形態においては、抵抗素子を構成する酸化膜１５がドライエッチングにより形成された後に、Ｐ＋ソース／ドレイン領域１４を形成するための不純物の注入が行なわれる。したがって、図９中のａ部において、フィールド酸化膜６の膜減りによって上記のＰＮ接合面の深さが減じられることがなく、シリサイド膜１９がＰ＋ソース／ドレイン領域１４とＮ型ウエル４との接合面を突き抜けてＮ型ウエル４内に達するのを抑制することができる。この結果、ＰＮ接合リークが生じるのを抑制することができ、半導体集積回路の動作の信頼性が向上する。
【００４１】
なお、ここでいうＰＮ接合リークとは、ＰＮ接合（ここではＰ＋ソース／ドレイン領域１４とＮ型ウエル４との接合）間に導電膜（シリサイド膜）が挿入され、ＰＮ接合の特性が損なわれることをいう。
【００４２】
本実施の形態において、Ｎ＋ソース／ドレイン領域１３の注入は、抵抗素子を構成する酸化膜１５をエッチングにより形成する前に行なわれている。しかしながら、トランジスタのショートチャネル特性を損なわない範囲で、Ｎ＋ソース／ドレイン領域１３を十分に深く注入することで、シリサイド膜１９が、Ｎ＋ソース／ドレイン領域１３とＰ型ウエル５との接合面を突き抜けてＰ型ウエル５内に達するのを抑制することができる。この結果、ＮＭＯＳ部においてＰＮ接合リークが生じるのを抑制することができる。
【００４３】
さらに、本実施の形態において、ＰＭＯＳトランジスタとＮＭＯＳトランジスタにおけるゲート電極７Ａ，７Ｂのサイドウォールは、抵抗素子を構成する酸化膜１５を構成する酸化膜と同じ酸化膜からなるサイドウォール１６と、酸化膜１５とは別の酸化膜からなるサイドウォール１２とを含む積層構造を有する。したがって、抵抗素子用の酸化膜１５の厚みによらずに、ゲート電極７のサイドウォールの厚み（サイドウォール１２，１６の合計の厚み）を決定することができる。
【００４４】
本実施の形態に係る半導体装置の製造方法について要約すると、以下のようになる。
【００４５】
本実施の形態に係る半導体装置の製造方法は、ＣＭＯＳ素子部と抵抗素子部とを有する半導体装置の製造方法であって、基板１上にＮ型（第１導電型）不純物が注入されたＮ型ウエル４（第１活性領域）と、Ｐ型（第２導電型）不純物が注入されたＰ型ウエル５（第２活性領域）と、フィールド酸化膜６（素子分離絶縁膜）とを形成する工程と、Ｎ型ウエル４上およびＰ型ウエル５上にそれぞれゲート酸化膜７Ｃ（ゲート絶縁膜）を介してゲート電極７Ａ，７Ｂ（第１および第２ゲート電極）と、フィールド酸化膜６上にポリシリコン膜８（導電膜）とを形成する工程（以上、図１）と、ゲート電極７Ａ，７Ｂの側壁上にサイドウォール１２（第１サイドウォール絶縁膜）を形成する工程（図４）と、Ｐ型ウエル５内におけるゲート電極７Ｂの両側にＮ＋ソース／ドレイン領域１３（第１ソース／ドレイン領域）を形成する工程（図５）と、ポリシリコン膜８上からＮ型ウエル４上およびＰ型ウエル５上にＣＶＤ酸化膜（絶縁層）を形成し、該酸化膜をエッチングして、ポリシリコン膜８上の一部にシリサイドプロテクションとしての酸化膜１５（絶縁膜）を形成するとともに、サイドウォール１２上にサイドウォール１６（第２サイドウォール絶縁膜）を形成する工程（図６）と、酸化膜１５とサイドウォール１６とを形成した後に、Ｎ型ウエル４内におけるゲート電極７Ａの両側にＰ＋ソース／ドレイン領域１４（第２ソース／ドレイン領域）を形成する工程（図８）と、ゲート電極７Ａ，７Ｂ上と、ソース／ドレイン領域１３，１４上と、ポリシリコン膜８上とにシリサイド膜１９を形成する工程（図９）とを備える。
【００４６】
なお、上述した半導体装置において、ＮＭＯＳ部（Ｐ型ウエル５およびＮ＋ソース／ドレイン領域１３）を省略しても、ＰＭＯＳ部において、上記と同様の効果（ＰＮ接合リークの抑制効果）を奏する。
【００４７】
この場合、半導体装置の製造方法は、基板１上にＮ型（第１導電型）不純物が注入されたＮ型ウエル４（活性領域）とフィールド酸化膜６（素子分離絶縁膜）とを形成する工程と、Ｎ型ウエル４上にゲート酸化膜７Ｃ（ゲート絶縁膜）を介してゲート電極７Ａと、フィールド酸化膜６上にポリシリコン膜８（導電膜）とを形成する工程（以上、図１）と、ゲート電極７Ａの側壁上にサイドウォール１２（第１サイドウォール絶縁膜）を形成する工程（図４）と、ポリシリコン膜８上からＮ型ウエル４上にＣＶＤ酸化膜（絶縁層）を形成し、該酸化膜をエッチングして、ポリシリコン膜８上の一部にシリサイドプロテクションとしての酸化膜１５（絶縁膜）を形成するとともに、サイドウォール１２上にサイドウォール１６（第２サイドウォール絶縁膜）を形成する工程（図６）と、酸化膜１５とサイドウォール１６とを形成した後に、Ｎ型ウエル４内におけるゲート電極７Ａの両側にＰ＋ソース／ドレイン領域１４を形成する工程（図８）と、ゲート電極７Ａ上と、ソース／ドレイン領域１４上と、ポリシリコン膜８上とにシリサイド膜１９を形成する工程（図９）とを備える。
【００４８】
（実施の形態２）
図１４は、本発明の実施の形態２に係る半導体装置におけるＣＭＯＳ素子部を示した断面図である。
【００４９】
本実施の形態に係る半導体装置は、実施の形態１に係る半導体装置の変形例であって、図１４に示すように、ゲート電極７のサイドウォールが単層構造（サイドウォール１２のみ）で構成される点などにおいて、実施の形態１と異なる。
【００５０】
図１２，図１３は、図１４に示すＣＭＯＳ素子部の製造工程における各工程を示した断面図である。
【００５１】
なお、上述した図１〜図３に示す工程は、本実施の形態においても、実施の形態１と同様に実施される。
【００５２】
図３の状態から、レジストマスク９Ｂが除去され、図１２に示すように、酸化膜１６Ｃ（絶縁層）と、酸化膜１６Ｃ上にレジスト膜とが形成される。酸化膜１６Ｃとレジスト膜とは、ＮＭＯＳトランジスタが設けられる領域に開口部を有するようにパターニングされ、レジストマスク９Ａ（第１マスク膜）が形成される。
【００５３】
次に、酸化膜１２Ａに対するドライエッチングを行なうことにより、ＮＭＯＳトランジスタのゲート電極７の両側にサイドウォール１６Ａ（サイドウォール絶縁膜）が形成される。
【００５４】
そして、上記開口部に、Ｎ−ソース／ドレイン領域１０よりも高濃度のＮ型不純物が注入され、Ｎ＋ソース／ドレイン領域１３（第１ソース／ドレイン領域）が形成される。
【００５５】
図１２の状態から、レジストマスク９Ａが除去され、再度レジスト膜が形成される。レジスト膜は、図１３に示すように、ＰＭＯＳトランジスタおよび抵抗素子が設けられる領域に開口部を有するようにパターニングされ、レジストマスク９Ｃ（第２マスク膜）が形成される。なお、抵抗素子が設けられる領域のうち、ポリシリコン膜８上に酸化膜１５が形成される部分については、レジスト膜は残される。
【００５６】
次に、酸化膜１６Ｃに対するドライエッチングを行なうことにより、ＰＭＯＳトランジスタのゲート電極７Ａの両側にサイドウォール１６Ｂ（他のサイドウォール絶縁膜）と、ポリシリコン膜８（導電膜）上の一部に抵抗素子用の酸化膜１５（絶縁膜）とが形成される。
【００５７】
そして、ＰＭＯＳトランジスタ形成部における上記開口部に、Ｐ−ソース／ドレイン領域１１よりも高濃度のＰ型不純物が注入され、Ｐ＋ソース／ドレイン領域１４（第２ソース／ドレイン領域）が形成される。
【００５８】
図１２および図１３に示される工程において、酸化膜１６Ｃに対するドライエッチングは、フィールド酸化膜６上のＣＶＤ酸化膜が十分に除去されるように行なわれる。したがって、このドライエッチング工程により、フィールド酸化膜６は膜減りする。
【００５９】
図１３の状態から、ゲート電極７Ａ，７Ｂ、ポリシリコン膜８、Ｎ＋ソース／ドレイン領域１３およびＰ＋ソース／ドレイン領域１４上にシリサイド膜１９が形成される。これにより、図１４に示す構造が得られる。
【００６０】
その後、トランジスタおよび抵抗素子を覆う層間絶縁膜と、層間絶縁膜上からシリサイド膜上に達する金属配線とが、実施の形態１と同様に設けられる。
【００６１】
本実施の形態においても、抵抗素子を構成する酸化膜１５がドライエッチングにより形成された後に、Ｐ＋ソース／ドレイン領域１４を形成するための不純物の注入が行なわれる。よって、フィールド酸化膜６の膜減りによって、Ｐ＋ソース／ドレイン領域１４とＮ型ウエル４との接合面の深さが減じられることがない。したがって、図１４中のｂ１部において、シリサイド膜１９が、Ｐ＋ソース／ドレイン領域１４とＮ型ウエル４との接合面を突き抜けてＮ型ウエル４内に達するのを抑制することができる。この結果、ＰＮ接合リークが生じるのを抑制することができ、半導体集積回路の動作の信頼性が向上する。
【００６２】
一方、本実施の形態において、Ｎ＋ソース／ドレイン領域１３の注入は、抵抗素子用の酸化膜１５を形成するドライエッチングの前に行なわれている。しかしながら、酸化膜１５を形成するためのドライエッチングを行なう際、フィールド酸化膜６のＮ＋ソース／ドレイン領域１３側のエッジ部（図１４中のｂ２部）は、レジストマスク９Ｃにより覆われている。よって、Ｎ＋ソース／ドレイン領域１３の不純物の注入後に、ｂ２部においてフィールド酸化膜６がさらに膜減りすることはない。したがって、シリサイド膜１９が、Ｎ＋ソース／ドレイン領域１３とＰ型ウエル５との接合面を突き抜けてＰ型ウエル５内に達するのを抑制することができる。この結果、ＰＮ接合リークが生じるのを抑制することができる。
【００６３】
さらに、本実施の形態においては、サイドウォール１６ＡとＮ＋ソース／ドレイン領域１３とを同一のレジストマスク９Ａを用いて形成し、サイドウォール１６ＢとＰ＋ソース／ドレイン領域１４と酸化膜１５(抵抗素子用）とを、同一のレジストマスク９Ｃを用いて形成しているため、トランジスタおよび抵抗素子を形成するために要する工程を少なくすることができる。
【００６４】
本実施の形態に係る半導体装置の製造方法について要約すると、以下のようになる。
【００６５】
本実施の形態に係る半導体装置の製造方法は、ＣＭＯＳ素子部と抵抗素子部とを有する半導体装置の製造方法であって、Ｎ型（第１導電型）不純物が注入されたＮ型ウエル４（第１活性領域）と、Ｐ型（第２導電型）不純物が注入されたＰ型ウエル５（第２活性領域）と、フィールド酸化膜６（素子分離絶縁膜）とを形成する工程と、Ｎ型ウエル４上およびＰ型ウエル５上にそれぞれゲート酸化膜７Ｃ（ゲート絶縁膜）を介してゲート電極７Ａ，７Ｂ（第１および第２ゲート電極）と、フィールド酸化膜６上にポリシリコン膜８（導電膜）とを形成する工程（以上、図１）と、ポリシリコン膜８上からＮ型ウエル４上およびＰ型ウエル５上に酸化膜１６Ｃ（絶縁層）を形成する工程と、Ｐ型ウエル５上に開口を有するレジストマスク９Ａ（第１マスク膜）を形成する工程と、レジストマスク９Ａをマスクとして酸化膜１６Ｃをエッチングしてゲート電極７Ｂの側壁上にサイドウォール１６Ａ（サイドウォール絶縁膜）を形成する工程と、レジストマスク９Ａとサイドウォール１６ＡとをマスクとしてＰ型ウエル５内におけるゲート電極７Ｂの両側にＮ型の不純物を導入することによりＮ＋ソース／ドレイン領域１３（第１ソース／ドレイン領域）を形成する工程（以上、図１２）と、Ｎ型ウエル４上およびポリシリコン膜８上の一部に開口を有するレジストマスク９Ｃ（第２マスク膜）を形成する工程と、レジストマスク９Ｃをマスクとして酸化膜１６Ｃをエッチングしてゲート電極７Ａの側壁上にサイドウォール１６Ｂ（他のサイドウォール絶縁膜）を形成するとともに、ポリシリコン膜８上の一部にシリサイドプロテクションとしての酸化膜１５（絶縁膜）を形成する工程と、レジストマスク９Ｂとサイドウォール１６ＢとをマスクとしてＮ型ウエル４内におけるゲート電極７Ａの両側にＰ型の不純物を導入することによりＰ＋ソース／ドレイン領域１４（第２ソース／ドレイン領域）を形成する工程（以上、図１３）と、ゲート電極７Ａ，７Ｂ上と、ソース／ドレイン領域１３，１４上と、ポリシリコン膜８上とにシリサイド膜１９を形成する工程（図１４）とを備える。
【００６６】
なお、本実施の形態において、実施の形態１と同様の事項については、詳細な説明は繰り返さない。
【００６７】
（実施の形態３）
図１８は、本発明の実施の形態３に係る半導体装置におけるＣＭＯＳ素子部を示した断面図である。
【００６８】
本実施の形態に係る半導体装置は、実施の形態１に係る半導体装置の変形例であって、その製造工程において、抵抗素子用の酸化膜１５を形成した後にＮ＋型ソース／ドレイン領域１３となる不純物を注入する点で、実施の形態１と異なる。
【００６９】
図１５〜図１７は、図１８に示すＣＭＯＳ素子部の製造工程における各工程を示した断面図である。
【００７０】
なお、上述した図１〜図４に示す工程は、本実施の形態においても、実施の形態１と同様に実施される。
【００７１】
図４の状態から、ＣＶＤ法などにより、Ｎ型ウエル４およびＰ型ウエル５ならびにフィールド酸化膜６を覆うように酸化膜（ＣＶＤ酸化膜）が形成される。そして、抵抗素子用の酸化膜が形成される領域をレジストで保護しながら、ＣＶＤ酸化膜に対するドライエッチングを行なうことにより、図１５に示すように、サイドウォール１２（第１サイドウォール絶縁膜）の外側にサイドウォール１６（第２サイドウォール絶縁膜）と、ポリシリコン膜８（導電膜）上の一部に酸化膜１５（絶縁膜）とが形成される。ここで、ドライエッチングは、ポリシリコン膜８上のＣＶＤ酸化膜が十分に除去されるように行なわれる。したがって、このドライエッチング工程によりフィールド酸化膜６は、さらに膜減りする。
【００７２】
図１５の状態から、再度レジスト膜が形成される。レジスト膜は、図１６に示すように、ＮＭＯＳトランジスタが設けられる領域に開口部を有するようにパターニングされ、レジストマスク９Ａが形成される。この開口部に、Ｎ−ソース／ドレイン領域１０よりも高濃度のＮ型不純物が注入され、Ｎ＋ソース／ドレイン領域１３（第１ソース／ドレイン領域）が形成される。
【００７３】
図１６の状態から、レジストマスク９Ａが除去され、再度レジスト膜が形成される。レジスト膜は、図１７に示すように、ＰＭＯＳトランジスタが設けられる領域に開口部を有するようにパターニングされ、レジストマスク９Ｂが形成される。この開口部に、Ｐ−ソース／ドレイン領域１１よりも高濃度のＰ型不純物が注入され、Ｐ＋ソース／ドレイン領域１４（第２ソース／ドレイン領域）が形成される。
【００７４】
図１７の状態から、ゲート電極７Ａ，７Ｂ、ポリシリコン膜８、Ｎ＋ソース／ドレイン領域１３およびＰ＋ソース／ドレイン領域１４上にシリサイド膜１９が形成される。これにより、図１８に示す構造が得られる。
【００７５】
その後、トランジスタおよび抵抗素子を覆う層間絶縁膜と、層間絶縁膜上からシリサイド膜上に達する金属配線とが、実施の形態１と同様に設けられる。
【００７６】
本実施の形態においては、抵抗素子を構成する酸化膜１５がドライエッチングにより形成された後に、Ｎ＋ソース／ドレイン領域１３およびＰ＋ソース／ドレイン領域１４を形成するための不純物の注入が行なわれる。したがって、図１８中のＣ１部およびＣ２部において、シリサイド膜１９が、ソース／ドレイン領域（Ｐ＋ソース／ドレイン領域１４およびＮ＋ソース／ドレイン領域１３）とウエル（Ｎ型ウエル４およびＰ型ウエル５）との接合面を突き抜けてウエル内に達するのを抑制することができる。この結果、ＰＮ接合リークが生じるのを抑制することができ、半導体集積回路の動作の信頼性が向上する。
【００７７】
さらに、本実施の形態において、ＰＭＯＳトランジスタとＮＭＯＳトランジスタにおけるゲート電極７Ａ，７Ｂのサイドウォールは、抵抗素子を構成する酸化膜１５を構成する酸化膜と同じ酸化膜からなるサイドウォール１６と、酸化膜１５とは別の酸化膜からなるサイドウォール１２とを含む積層構造を有する。したがって、抵抗素子用の酸化膜１５の厚みによらずに、ゲート電極７Ａ，７Ｂのサイドウォールの厚み（サイドウォール１２，１６の合計の厚み）を決定することができる。
【００７８】
本実施の形態に係る半導体装置の製造方法について要約すると、以下のようになる。
【００７９】
本実施の形態に係る半導体装置の製造方法は、ＣＭＯＳ素子部と抵抗素子部とを有する半導体装置の製造方法であって、基板１上にＮ型（第１導電型）不純物が注入されたＮ型ウエル４（第１活性領域）と、Ｐ型（第２導電型）不純物が注入されたＰ型ウエル５（第２活性領域）と、フィールド酸化膜６（素子分離絶縁膜）とを形成する工程と、Ｎ型ウエル４上およびＰ型ウエル５上にそれぞれゲート酸化膜７Ｃ（ゲート絶縁膜）を介してゲート電極７Ａ，７Ｂ（第１および第２ゲート電極）と、フィールド酸化膜６上にポリシリコン膜８（導電膜）とを形成する工程（以上、図１）と、ゲート電極７Ａ，７Ｂの側壁上にサイドウォール１２（第１サイドウォール絶縁膜）を形成する工程（図４）と、ポリシリコン膜８上からＮ型ウエル４上およびＰ型ウエル５上にＣＶＤ酸化膜（絶縁層）を形成し、該酸化膜をエッチングして、ポリシリコン膜８上の一部にシリサイドプロテクションとしての酸化膜１５（絶縁膜）を形成するとともに、サイドウォール１２上にサイドウォール１６（第２サイドウォール絶縁膜）を形成する工程（図１５）と、酸化膜１５とサイドウォール１６とを形成した後に、Ｐ型ウエル５内におけるゲート電極７Ｂの両側にＮ＋ソース／ドレイン領域１３（第１ソース／ドレイン領域）を形成する工程（図１６）と、さらにその後に、Ｎ型ウエル４内におけるゲート電極７Ａの両側にＰ＋ソース／ドレイン領域１４（第２ソース／ドレイン領域）を形成する工程（図１７）と、ゲート電極７Ａ，７Ｂ上と、ソース／ドレイン領域１３，１４上と、ポリシリコン膜８上とにシリサイド膜１９を形成する工程（図１８）とを備える。
【００８０】
なお、本実施の形態において、実施の形態１と同様の事項については、詳細な説明は繰り返さない。
【００８１】
（実施の形態４）
図１９は、本発明の実施の形態４に係る半導体装置を示す上面図である。また、図２０は、図１９におけるＸＸ−ＸＸ断面を示す図であり、図２１は、図１９におけるＸＸI−ＸＸI断面を示す図である。
【００８２】
一方、図２２は、図１９に示す半導体装置と比較される従来の半導体装置を示す上面図である。また、図２３は、図２２におけるＸＸIII−ＸＸIII断面を示す図であり、図２４は、図２２におけるＸＸIＶ−ＸＸIＶ断面を示す図である。
【００８３】
なお、本実施の形態においては、Ｎ型ウエル４上に形成されるＰＭＯＳ部について説明するが、Ｐ型ウエル５上に形成されるＮＭＯＳ部についても、同様の構造を採用することが可能である。
【００８４】
図１９〜図２４を参照して、フィールド酸化膜６で囲まれた領域であるＮ型ウエル４内に、ゲート電極７ＡおよびＰ＋ソース／ドレイン領域１４が設けられている。これにより、ＰＭＯＳトランジスタが構成される。
【００８５】
ＰＭＯＳトランジスタ上の層間絶縁膜２３には、Ｐ＋ソース／ドレイン領域１４上のシリサイド膜１９に達するコンタクトホール２０が設けられ、コンタクトホール２０内に、バリアメタル２１Ａと金属配線２１とが充填される。これにより、コンタクト部２５において、Ｐ＋ソース／ドレイン領域１４と上層の金属配線２２とが電気的に接続される。
【００８６】
図１９，図２０と図２２，図２３とを対比して、従来の半導体装置（図２２，図２３）においては、ゲート電極７Ａとフィールド酸化膜６との間に延在するようにＰ＋ソース／ドレイン領域１４が設けられるのに対し、本実施の形態に係る半導体装置（図１９，図２０）においては、上層配線に接続されるゲート電極７Ａの両側に、半導体装置の電気的特性に寄与しないダミーゲート７０Ａ，７０Ｂが設けられている。
【００８７】
したがって、ゲート電極７Ａの両側に位置するＰ＋ソース／ドレイン領域１４が、フィールド酸化膜６のエッジ部に達することがなく、上述した各実施の形態と同様に、ＭＯＳトランジスタのソース／ドレイン領域におけるＰＮ接合リークを抑制することができる。したがって、半導体装置の動作の信頼性を向上させることができる。
【００８８】
また、ゲート電極７Ａとフィールド酸化膜６とが離間しているため、ゲート電極７Ａのパターニング時に、フィールド酸化膜６のエッジ部における段差により生じるハレーションの影響を受けにくくなる。したがって、ゲート電極７Ａが安定した形状で形成される。
【００８９】
なお、酸化膜７０Ｃはゲート酸化膜７Ｃと同一の工程で作成され、ダミーゲート７０Ａ，７０Ｂはゲート電極７Ａと同一の工程で作成される。したがって、上記構成を採用することにより、半導体装置の製造工程が煩雑になることはない。
【００９０】
また、図２１と図２４とを対比して、従来の半導体装置（図２４）においては、Ｐ＋ソース／ドレイン領域１４が延在する方向において、Ｐ＋ソース／ドレイン領域１４上に設けられたシリサイド膜１９がフィールド酸化膜６のエッジ部に達するのに対し、本実施の形態に係る半導体装置（図２１）においては、シリサイド膜１９とフィールド酸化膜６との間に酸化膜２６が設けられている。
【００９１】
これにより、シリサイド膜１９が、Ｐ＋ソース／ドレイン領域１４とＮ型ウエル４との接合面を突き抜けてＮ型ウエル４内に達するのを抑制することができる。この結果、ＰＮ接合リークが生じるのを抑制することができ、半導体集積回路の動作の信頼性が向上する。
【００９２】
酸化膜２６は、Ｐ＋ソース／ドレイン領域１４を形成した後、Ｎ型ウエル４上にＣＶＤ法などにより酸化膜層を形成し、図１９に示す領域（一点鎖線で囲まれる領域）上にレジストマスクを設け、エッチングを行なうことにより形成される。
【００９３】
本実施の形態に係る半導体装置について要約すると、以下のようになる。
【００９４】
本実施の形態に係る半導体装置は、１つの局面（図２０）では、基板の主表面上に選択的に形成されたフィールド酸化膜６（素子分離絶縁膜）と、フィールド酸化膜６によって囲まれたＮ型ウエル４（活性領域）と、Ｎ型ウエル４上にゲート酸化膜７Ｃ（ゲート絶縁膜）を介して形成されたゲート電極７Ａと、Ｎ型ウエル４上であってゲート電極７Ａの両側に、それぞれ酸化膜７０Ｃ（絶縁膜）を介して形成されたダミーゲート７０Ａ，７０Ｂ（第１と第２ダミーゲート）と、ダミーゲート７０Ａとゲート電極７Ａとの間およびダミーゲート７０Ｂとゲート電極７Ａとの間にそれぞれ形成されたＰ＋ソース／ドレイン領域１４と、ダミーゲート７０Ａとフィールド酸化膜６との間に形成された不純物領域１４Ａ（第１不純物領域）と、ダミーゲート７０Ｂとフィールド酸化膜６との間に形成された不純物領域１４Ｂ（第２不純物領域）と、Ｐ＋ソース／ドレイン領域１４の表面上および不純物領域１４Ａ，１４Ｂの表面上に形成されたシリサイド膜１９とを備える。
【００９５】
また、本実施の形態に係る半導体装置は、他の局面（図２１）では、基板の主表面上に選択的に形成されたフィールド酸化膜６（素子分離絶縁膜）と、フィールド酸化膜６によって囲まれたＮ型ウエル４（活性領域）と、Ｎ型ウエル４の両側に位置するフィールド酸化膜６に達するようにＮ型ウエル４内に形成されたＰ＋ソース／ドレイン領域１４と、Ｐ＋ソース／ドレイン領域１４の両端部において、それぞれフィールド酸化膜６の端部上からＰ＋ソース／ドレイン領域１４の端部上に延在する酸化膜２６（絶縁膜）と、酸化膜２６間に位置するＰ＋ソース／ドレイン領域１４上に形成されたシリサイド膜１９と、Ｎ型ウエル４上にゲート酸化膜７Ｃ（ゲート絶縁膜）を介して形成されたゲート電極７Ａとを備える。
【００９６】
また、上述した酸化膜２６を実施の形態１〜３に係る半導体装置に設けることも可能である。
【００９７】
なお、本実施の形態において、上述した各実施の形態と同様の事項については、詳細な説明は繰り返さない。
【００９８】
（実施の形態５）
図３８は、本発明の実施の形態５に係る半導体装置を示した断面図である。
【００９９】
本実施の形態に係る半導体装置は、実施の形態１に係る半導体装置の変形例であって、実施の形態１に係る半導体装置をＢｉＣＭＯＳ型半導体装置に適用したものである。
【０１００】
本実施の形態に係る半導体装置においては、図３８に示すように、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタに隣接して、ＮＰＮバイポーラトランジスタが形成されている。
【０１０１】
ＮＰＮバイポーラトランジスタの構成について説明する。
【０１０２】
図３８を参照して、Ｐ型のシリコン基板１に、埋め込み層２（Ｎ＋型）が設けられる。埋め込み層２上にＮ型エピタキシャル層２７が形成される。コレクタ電極３７としては、Ｎ＋ソース／ドレイン領域１３と同じ拡散領域が形成されている。ベース電極３６は、Ｐ型ポリシリコン膜からなる。Ｎ型エピタキシャル層２７内に、真性ベース領域３３Ｂが形成されている。真性ベース領域３３Ｂは、注入により形成される。真性ベース領域３３Ｂ上には、エミッタ領域３４およびエミッタ電極３５が形成されている。エミッタ領域３４は、Ｎ型ポリシリコン膜から不純物を拡散させることにより形成される。エミッタ電極３５上、ベース電極３６上およびコレクタ電極３７上には、シリサイド膜１９が形成されている。
【０１０３】
上述した構成の半導体装置の製造方法について、以下に説明する。
【０１０４】
図２５〜図３７は、図３８に示す半導体装置の製造工程における各工程を示した断面図である。
【０１０５】
なお、図２５〜図３９において、（ａ）は半導体装置のＢｉＣＭＯＳ素子部を示し、（ｂ）は抵抗素子部を示す。
【０１０６】
図２５に示すように、Ｐ型のシリコン基板１に、フィールド酸化膜６と埋め込み層２（Ｎ＋型）と埋め込み層３（Ｐ＋型）とＮ型エピタキシャル層２７を設ける。そして、埋め込み層２上にＮ型ウエル４と、埋め込み層３上にＰ型ウエル５とが形成される。さらに、Ｎ型ウエル４上とＰ型ウエル５上とＮ型エピタキシャル層２７上とに、それぞれゲート酸化膜７Ｃを介してＮ型ポリシリコン膜２９とＣＶＤ酸化膜２８Ａが設けられる。Ｎ型ポリシリコン膜２９およびＣＶＤ酸化膜２８Ａは、抵抗素子部（図２５（ｂ））におけるフィールド酸化膜６上にも形成される。その後、ＣＭＯＳトランジスタの活性領域上と、バイポーラトランジスタのコレクタ領域上と、抵抗素子形成領域上とにＮ型ポリシリコン膜２９およびＣＶＤ酸化膜２８Ａの積層構造が形成されるようにＮ型ポリシリコン膜２９および酸化膜２８Ａのパターニングを行なう。
【０１０７】
図２５の状態から、Ｎ型ポリシリコン膜２９および酸化膜２８Ａの積層膜の側壁に、サイドウォール３１Ａ（側壁酸化膜）が形成され、図２６に示すように、ＢｉＣＭＯＳ素子部および抵抗素子部の全体（以下、全面と称する場合がある。）を覆うようにＰ型ポリシリコン膜３０が形成される。Ｐ型ポリシリコン膜３０は、全面に不純物がドープされていないポリシリコン膜を堆積し、その後にＰ型の不純物を注入する（たとえばＢＦ２注入、５０ＫｅＶ、１．０×１０１４ｃｍ−２など）ことにより形成される。
【０１０８】
図２６の状態から、全面にわたってＰ型ポリシリコン膜３０上にＣＶＤ酸化膜２８Ｂと、酸化膜２８Ｂ上にレジスト膜とが形成される。レジスト膜をパターニングした後、Ｐ型ポリシリコン膜３０および酸化膜２８Ｂに対してエッチングを施すことにより、図２７に示すように、エミッタ領域およびベース領域形成部近傍に、開口部３２が形成される。さらに、開口部３２からＰ型不純物が注入され（ＢＦ２注入、２０ＫｅＶ、３．０×１０１３ｃｍ−２など）、ベース領域３３Ａが形成される。
【０１０９】
図２７の状態から、開口部３２の側壁にサイドウォール３１Ｂ（側壁酸化膜）が形成され、Ｐ型不純物が注入され（ＢＦ２注入、２０ＫｅＶ、６．０×１０１３ｃｍ−２など）、さらに約８００℃の熱処理を施すことにより、図２８に示すように、真性ベース領域３３Ｂが形成される。
【０１１０】
図２８の状態から、全面にわたってＮ型ポリシリコン膜が形成される。Ｎ型ポリシリコン膜は、全面に不純物がドープされていないポリシリコン膜を堆積し、その後にＮ型の不純物を注入する（たとえばＡｓ注入、５０ＫｅＶ、１．０×１０１６ｃｍ−２など）ことにより形成される。さらに、約８００℃の熱処理を施すことにより、図２９に示すように、エミッタ領域３４が形成される。その後、レジストマスク９Ｄが形成され、Ｎ型ポリシリコン膜をエッチングすることにより、エミッタ電極３５が形成される。
【０１１１】
図２９の状態から、レジストマスク９Ｄをそのまま利用してＣＶＤ酸化膜２８Ｂが除去される。これにより、図３０に示すように、Ｐ型ポリシリコン膜３０が露出する。
【０１１２】
図３０の状態から、Ｐ型ポリシリコン膜３０がパターニングされ、図３１に示すように、ベース電極３６が形成される。その後、ＣＶＤ酸化膜２８Ａとサイドウォール３１Ａとが除去され、Ｎ型ポリシリコン膜２９が露出する。
【０１１３】
図３１の状態から、全面にわたってレジスト膜が形成される。レジスト膜がパターニングされ、図３２に示すように、レジストマスク９Ｅが形成される。レジストマスク９Ｅは、バイポーラトランジスタのエミッタおよびベース領域と、ＭＯＳトランジスタのゲート電極形成部と、抵抗素子用のポリシリコン膜形成部とをマスクするように設けられる。さらに、レジストマスク９ＥをマスクとしてＮ型ポリシリコン膜２９がエッチングされる。これにより、ゲート電極７と抵抗素子用のポリシリコン膜８とが形成される。
【０１１４】
図３２の状態から、レジストマスク９Ｅが除去され、再度レジスト膜が形成される。レジスト膜は、図３３に示すように、ＮＭＯＳトランジスタが設けられる領域とバイポーラトランジスタのコレクタ領域近傍とに開口部を有するようにパターニングされ、レジストマスク９Ａが形成される。この開口部に、比較的低濃度のＮ型不純物が注入され（たとえばリン注入、７０ＫｅＶ、１．８×１０１３ｃｍ−２、４５度回転注入など）、Ｎ−ソース／ドレイン領域１０とＮ−不純物領域１０Ａとが形成される。
【０１１５】
図３３の状態から、レジストマスク９Ａが除去され、再度レジスト膜が形成される。レジスト膜は、図３４に示すように、ＰＭＯＳトランジスタが設けられる領域に開口部を有するようにパターニングされ、レジストマスク９Ｂが形成される。この開口部に、比較的低濃度のＰ型不純物が注入され（たとえばボロン注入、１０ＫｅＶ、１．０×１０１３ｃｍ−２、７度回転注入など）、Ｐ−ソース／ドレイン領域１１が形成される。
【０１１６】
図３４の状態から、レジストマスク９Ｂが除去され、ＣＶＤ法などにより、全面にわたって酸化膜（ＣＶＤ酸化膜）が形成される。そして、この酸化膜に対するドライエッチングを行なうことにより、図３５に示すように、ゲート電極７とポリシリコン膜８とにサイドウォール１２（側壁酸化膜）が形成される。サイドウォール１２は、酸化膜２８Ａおよびエミッタ電極３５の積層構造の側壁上と、ベース電極３６の側壁上とにも形成される。ここで、ドライエッチングは、フィールド酸化膜６上のＣＶＤ酸化膜が十分に除去されるように行なわれる（たとえばＣＶＤ酸化膜の膜厚に対して１２５パーセント以上）。したがって、このドライエッチング工程によりフィールド酸化膜６は膜減りする。
【０１１７】
この状態から、再度レジスト膜が形成される。レジスト膜は、ＮＭＯＳトランジスタが設けられる領域に開口部を有するようにパターニングされ、レジストマスク９Ａが形成される。この開口部に、上記よりも高濃度のＮ型不純物が注入され（たとえばリン注入、１００ＫｅＶ、２．０×１０１４ｃｍ−２、６０度回転注入や、ヒ素注入、５０ＫｅＶ、４．０×１０１５ｃｍ−２など）、Ｎ＋ソース／ドレイン領域１３およびコレクタ電極３７が形成される。
【０１１８】
図３５の状態から、レジストマスク９Ａが除去され、ＣＶＤ法などにより、Ｎ型ウエル４およびＰ型ウエル５ならびにフィールド酸化膜６を覆うように酸化膜（ＣＶＤ酸化膜）が形成される。そして、抵抗素子用の酸化膜が形成される領域をレジストで保護しながら、酸化膜に対するドライエッチングを行なうことにより、図３６に示すように、サイドウォール１２の外側にサイドウォール１６と、ポリシリコン膜８上の一部に酸化膜１５とが形成される。酸化膜１５が形成された領域には、後述するシリサイド膜１９が形成されない。ここで、ドライエッチングは、ポリシリコン膜８上のＣＶＤ酸化膜が十分に除去されるように行なわれる（たとえばＣＶＤ酸化膜の膜厚に対して１２５パーセント以上）。したがって、このドライエッチング工程によりフィールド酸化膜６は、さらに膜減りする。
【０１１９】
図３６の状態から、再度レジスト膜が形成される。レジスト膜は、図３７に示すように、ＰＭＯＳトランジスタが設けられる領域に開口部を有するようにパターニングされ、レジストマスク９Ｂが形成される。この開口部に、上記よりも高濃度のＰ型不純物が注入され（たとえばＢＦ２注入、４０ＫｅＶ、４．０×１０１５ｃｍ−２など）、Ｐ＋ソース／ドレイン領域１４が形成される。
【０１２０】
図３７の状態から、ゲート電極７、ポリシリコン膜８、Ｎ＋ソース／ドレイン領域１３、Ｐ＋ソース／ドレイン領域１４、エミッタ電極３５上、ベース電極３６上およびコレクタ電極３７上にシリサイド膜１９が形成される。これにより、図３８に示す構造が得られる。
【０１２１】
図３８の状態から、図３９に示すように、全面にわたって層間絶縁膜２３が堆積される。層間絶縁膜２３内にはシリサイド膜１９に達するコンタクトホール２０が設けられ、コンタクトホール２０内には、その内周面にバリアメタル２１Ａと、バリアメタル２１Ａに囲まれる領域内に金属配線２１（たとえばタングステンなどを含む）とが設けられる。金属配線２１は、層間絶縁膜２３上の金属配線２２（たとえばアルミニウムなどを含む）に接続される。
【０１２２】
本実施の形態においては、実施の形態１に係る半導体装置の構造が、上述した工程により、ＢｉＣＭＯＳ型の半導体装置に適用された。これにより、ＢｉＣＭＯＳ型の半導体装置において、実施の形態１と同様に、シリサイド膜１９が、Ｐ＋ソース／ドレイン領域１４とＮ型ウエル４との接合面を突き抜けてＮ型ウエル４内に達するのを抑制することができる。この結果、ＰＮ接合リークが生じるのを抑制することができ、半導体集積回路の動作の信頼性が向上する。また、その他の効果についても、実施の形態１と同様に奏する。
【０１２３】
また、上述したバイポーラトランジスタを形成する工程を、実施の形態２，３に係る半導体装置の製造工程と組み合わせることも可能である。
【０１２４】
なお、本実施の形態において、上述した各実施の形態と同様の事項については、詳細な説明は繰り返さない。
【０１２５】
以上、本発明の実施の形態について説明したが、上述した各実施の形態の特徴部分を適宜組み合わせることは当初から予定されている。また、今回開示された実施の形態は全ての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内での全ての変更が含まれることが意図される。
【図面の簡単な説明】
【０１２６】
【図１】本発明の実施の形態１に係る半導体装置におけるＣＭＯＳ素子部の製造工程における第１工程を示した断面図である。
【図２】本発明の実施の形態１に係る半導体装置におけるＣＭＯＳ素子部の製造工程における第２工程を示した断面図である。
【図３】本発明の実施の形態１に係る半導体装置におけるＣＭＯＳ素子部の製造工程における第３工程を示した断面図である。
【図４】本発明の実施の形態１に係る半導体装置におけるＣＭＯＳ素子部の製造工程における第４工程を示した断面図である。
【図５】本発明の実施の形態１に係る半導体装置におけるＣＭＯＳ素子部の製造工程における第５工程を示した断面図である。
【図６】本発明の実施の形態１に係る半導体装置におけるＣＭＯＳ素子部の製造工程における第６工程を示した断面図である。
【図７】本発明の実施の形態１に係る半導体装置におけるＮ型／Ｐ型拡散領域部の製造工程における中間工程を示した断面図である。
【図８】本発明の実施の形態１に係る半導体装置におけるＣＭＯＳ素子部の製造工程における第７工程を示した断面図である。
【図９】本発明の実施の形態１に係る半導体装置におけるＣＭＯＳ素子部を示した断面図である。
【図１０】本発明の実施の形態１に係る半導体装置におけるＣＭＯＳ素子部に上部配線層を設けた状態を示した断面図である。
【図１１】本発明の実施の形態１に係る半導体装置におけるＮ型／Ｐ型拡散領域部に上部配線層を設けた状態を示した断面図である。
【図１２】本発明の実施の形態２に係る半導体装置におけるＣＭＯＳ素子部の製造工程における第１工程を示した断面図である。
【図１３】本発明の実施の形態２に係る半導体装置におけるＣＭＯＳ素子部の製造工程における第２工程を示した断面図である。
【図１４】本発明の実施の形態２に係る半導体装置におけるＣＭＯＳ素子部を示した断面図である。
【図１５】本発明の実施の形態３に係る半導体装置におけるＣＭＯＳ素子部の製造工程における第１工程を示した断面図である。
【図１６】本発明の実施の形態３に係る半導体装置におけるＣＭＯＳ素子部の製造工程における第２工程を示した断面図である。
【図１７】本発明の実施の形態３に係る半導体装置におけるＣＭＯＳ素子部の製造工程における第３工程を示した断面図である。
【図１８】本発明の実施の形態３に係る半導体装置におけるＣＭＯＳ素子部を示した断面図である。
【図１９】本発明の実施の形態４に係る半導体装置を示す上面図である。
【図２０】図１９におけるＸＸ−ＸＸ断面を示す図である。
【図２１】図１９におけるＸＸI−ＸＸI断面を示す図である。
【図２２】図１９に示す半導体装置と比較される従来の半導体装置を示す上面図である。
【図２３】図２２におけるＸＸIII−ＸＸIII断面を示す図である。
【図２４】図２２におけるＸＸIＶ−ＸＸIＶ断面を示す図である。
【図２５】本発明の実施の形態５に係る半導体装置の製造工程における第１工程を示した断面図であり、（ａ）はＢｉＣＭＯＳ素子部を示し、（ｂ）は抵抗素子部を示す。
【図２６】本発明の実施の形態５に係る半導体装置の製造工程における第２工程を示した断面図であり、（ａ）はＢｉＣＭＯＳ素子部を示し、（ｂ）は抵抗素子部を示す。
【図２７】本発明の実施の形態５に係る半導体装置の製造工程における第３工程を示した断面図であり、（ａ）はＢｉＣＭＯＳ素子部を示し、（ｂ）は抵抗素子部を示す。
【図２８】本発明の実施の形態５に係る半導体装置の製造工程における第４工程を示した断面図であり、（ａ）はＢｉＣＭＯＳ素子部を示し、（ｂ）は抵抗素子部を示す。
【図２９】本発明の実施の形態５に係る半導体装置の製造工程における第５工程を示した断面図であり、（ａ）はＢｉＣＭＯＳ素子部を示し、（ｂ）は抵抗素子部を示す。
【図３０】本発明の実施の形態５に係る半導体装置の製造工程における第６工程を示した断面図であり、（ａ）はＢｉＣＭＯＳ素子部を示し、（ｂ）は抵抗素子部を示す。
【図３１】本発明の実施の形態５に係る半導体装置の製造工程における第７工程を示した断面図であり、（ａ）はＢｉＣＭＯＳ素子部を示し、（ｂ）は抵抗素子部を示す。
【図３２】本発明の実施の形態５に係る半導体装置の製造工程における第８工程を示した断面図であり、（ａ）はＢｉＣＭＯＳ素子部を示し、（ｂ）は抵抗素子部を示す。
【図３３】本発明の実施の形態５に係る半導体装置の製造工程における第９工程を示した断面図であり、（ａ）はＢｉＣＭＯＳ素子部を示し、（ｂ）は抵抗素子部を示す。
【図３４】本発明の実施の形態５に係る半導体装置の製造工程における第１０工程を示した断面図であり、（ａ）はＢｉＣＭＯＳ素子部を示し、（ｂ）は抵抗素子部を示す。
【図３５】本発明の実施の形態５に係る半導体装置の製造工程における第１１工程を示した断面図であり、（ａ）はＢｉＣＭＯＳ素子部を示し、（ｂ）は抵抗素子部を示す。
【図３６】本発明の実施の形態５に係る半導体装置の製造工程における第１２工程を示した断面図であり、（ａ）はＢｉＣＭＯＳ素子部を示し、（ｂ）は抵抗素子部を示す。
【図３７】本発明の実施の形態５に係る半導体装置の製造工程における第１３工程を示した断面図であり、（ａ）はＢｉＣＭＯＳ素子部を示し、（ｂ）は抵抗素子部を示す。
【図３８】本発明の実施の形態５に係る半導体装置を示した断面図であり、（ａ）はＢｉＣＭＯＳ素子部を示し、（ｂ）は抵抗素子部を示す。
【図３９】本発明の実施の形態５に係る半導体装置に上部配線層を設けた状態を示した断面図であり、（ａ）はＢｉＣＭＯＳ素子部を示し、（ｂ）は抵抗素子部を示す。
【符号の説明】
【０１２７】
１  シリコン基板、２  埋め込み層（Ｎ＋型）、３  埋め込み層（Ｐ＋型）、４，４Ａ  Ｎ型ウエル、５，５Ａ  Ｐ型ウエル、６  フィールド酸化膜、７Ａ，７Ｂ  ゲート電極、７Ｃ  ゲート酸化膜、８  ポリシリコン膜、９Ａ，９Ｂ，９Ｃ，９Ｄ，９Ｅ  レジストマスク、１０  Ｎ−ソース／ドレイン領域、１０Ａ  Ｎ−不純物領域、１１  Ｐ−ソース／ドレイン領域、１２，１６，１６Ａ，１６Ｂ，３１Ａ，３１Ｂ  サイドウォール（側壁酸化膜）、１５，１５Ａ，１６Ｃ，２６，２８Ａ，２８Ｂ  酸化膜、１３  Ｎ＋ソース／ドレイン領域、１４  Ｐ＋ソース／ドレイン領域、１４Ａ，１４Ｂ  不純物領域、１７  Ｎ型拡散領域、１８  Ｐ型拡散領域、１９  シリサイド膜、２０  コンタクトホール、２１，２２  金属配線、２１Ａ  バリアメタル、２３  層間絶縁膜、２５  コンタクト部、２７  Ｎ型エピタキシャル層、２９  Ｎ型ポリシリコン層、３０  Ｐ型ポリシリコン層、３２  開口部、３３Ａ  ベース領域、３３Ｂ  真性ベース領域、３４  エミッタ領域、３５  エミッタ電極、３６  ベース電極、３７  コレクタ電極、７０Ａ，７０Ｂ  ダミーゲート、７０Ｃ  酸化膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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