(57)【要約】【課題】  データ送信を早期に完了する。【解決手段】  第１のヘッダと、前記第１のヘッダに付加されたコンテンツデータとを含む第１のパケットのデータ列がバッファに逐次入力される。前記バッファに入力され且つ前記バッファから未だ読み出されていない前記コンテンツデータのデータサイズを、逐次入力される前記コンテンツデータのデータ列に応じて計算する。前記データサイズが閾値サイズによる条件を満たした場合はバス使用要求信号を出力し、バス使用許可信号を受け取った場合は、前記データサイズに基づき、送出するコンテンツデータのサイズを決定する。決定された前記サイズ及び前記第１のヘッダに基づいて第２のヘッダを生成し、決定された前記サイズ分の前記コンテンツデータを前記バッファから読み出し、読み出した前記コンテンツデータに前記第２のヘッダを付加して第２のパケットを生成し、前記第２のパケットをバスに出力する。【選択図】  図１
2005303787.tif 000002
【特許請求の範囲】
【請求項１】
第１のヘッダと、前記第１のヘッダに付加されたコンテンツデータとを含む第１のパケットのデータ列が逐次入力されるバッファと、
前記バッファに入力され且つ前記バッファから未だ読み出されていない前記コンテンツデータのデータサイズを、逐次入力される前記コンテンツデータのデータ列に応じて計算する計算部と、
閾値サイズを格納した閾値サイズ記憶部と、
前記データサイズが前記閾値サイズによる条件を満たした場合は、バスの使用を要求するバス使用要求信号を出力し、前記バスの使用を許可するバス使用許可信号を受け取った場合は、前記データサイズに基づき、送出するコンテンツデータのサイズを決定するサイズ決定部と、
決定された前記サイズ及び前記第１のヘッダに基づいて第２のヘッダを生成するヘッダ生成部と、
決定された前記サイズ分の前記コンテンツデータを前記バッファから読み出し、読み出した前記コンテンツデータに前記第２のヘッダを付加して第２のパケットを生成するパケット生成部と、
前記第２のパケットを前記バスに出力する出力部と、
を備えたパケット生成装置。
【請求項２】
前記サイズ決定部は、前記バス使用要求信号を出力した後、前記バス使用許可信号を受け取る前に、前記データサイズが上昇した場合は、上昇後の前記データサイズを、前記送出するコンテンツデータのサイズとして決定することを特徴とする請求項１に記載のパケット生成装置。
【請求項３】
第１のヘッダと、前記第１のヘッダに付加されたコンテンツデータとを含む第１のパケットのデータ列が逐次入力されるバッファと、
前記バッファに入力され且つ前記バッファから未だ読み出されていないコンテンツデータのデータサイズを、逐次入力される前記コンテンツデータのデータ列に応じて計算する計算部と、
閾値時間を記憶した閾値時間記憶部と、
前記閾値時間毎にバスの使用を要求するバス使用要求信号を出力し、前記バスの使用を許可するバス使用許可信号を受け取った場合は、前記データサイズに基づき、送出するコンテンツデータのサイズを決定し、決定した前記サイズ及び前記第１のヘッダに基づいて第２のヘッダを生成するヘッダ生成部と、
決定された前記サイズ分の前記コンテンツデータを前記バッファから読み出し、読み出した前記コンテンツデータに前記第２のヘッダを付加して第２のパケットを生成するパケット生成部と、
前記第２のパケットを前記バスに出力する出力部と、
を備えたパケット生成装置。
【請求項４】
前記ヘッダ生成部は、前記データサイズがゼロである場合は、前記バス使用要求信号を出力しないことを特徴とする請求項３に記載のパケット生成装置。
【請求項５】
前記バッファには、前記第１のパケットのデータ列として、IEEE1394規格に従ったアシンクロナスパケットのデータ列が入力されることを特徴とする請求項１乃至４のいずれかに記載のパケット生成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パケット生成装置に関し、より詳しくは、例えばＩＥＥＥ１３９４シリアルインターフェースに用いられる送信回路に搭載されるパケット生成装置に関する。
【背景技術】
【０００２】
従来では、送信装置においては、パケットを送出するに当たって、まず、ＰＩＯ（Programmed I/O）もしくはＤＭＡ（Direct Memory Access）によって、ＣＰＵバスを介して、送信するパケットを記憶装置（例えばＦＩＦＯ：First In First Out）に書き込む（パケット準備動作）。
【０００３】
送信装置は、パケット準備動作が完了すると、ＩＥＥＥ１３９４ケーブル（バス）上に送信要求を送出する。送信装置は、ＩＥＥＥ１３９４バスに接続されたパスマネージャから送信許可（送信権）を取得すると、記憶装置内のパケットをＩＥＥＥ１３９４バス上に出力する。即ち、送信装置は、パケットを送信先に送信する。
【０００４】
以上のように、送信装置は、パケット準備動作が完了した後でパケットの送信を開始する。従って、送信するパケットのサイズが大きい場合など、上述のパケット準備動作に多くの時間を要し、この結果、データ送信の完了が遅くなる問題があった。
【０００５】
また、送信するパケットのサイズが大きい場合、ＩＥＥＥ１３９４バスを連続して占有する時間が大きくなる。送信の間は他のＩＥＥＥ１３９４機器はデータ送信できない。従って、他の機器は、たとえ少量データを送信する場合でも、長時間送信を待機しなければならない。このため、大きなサイズのパケットを送信することは、他のＩＥＥＥ１３９４機器の送信効率を低下させる原因になっていた。
【特許文献１】特開２００１−１６２０９公報
【特許文献２】特開２００２−７３１２公報
【特許文献３】特開２００１−３２６６７８公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、データ送信を早期に完了できるパケット生成装置を提供することにある。
【課題を解決するための手段】
【０００７】
本発明のパケット生成装置は、第１のヘッダと、前記第１のヘッダに付加されたコンテンツデータとを含む第１のパケットのデータ列が逐次入力されるバッファと、前記バッファに入力され且つ前記バッファから未だ読み出されていない前記コンテンツデータのデータサイズを、逐次入力される前記コンテンツデータのデータ列に応じて計算する計算部と、  閾値サイズを格納した閾値サイズ記憶部と、前記データサイズが前記閾値サイズによる条件を満たした場合は、バスの使用を要求するバス使用要求信号を出力し、前記バスの使用を許可するバス使用許可信号を受け取った場合は、前記データサイズに基づき、送出するコンテンツデータのサイズを決定するサイズ決定部と、決定された前記サイズ及び前記第１のヘッダに基づいて第２のヘッダを生成するヘッダ生成部と、決定された前記サイズ分の前記コンテンツデータを前記バッファから読み出し、読み出した前記コンテンツデータに前記第２のヘッダを付加して第２のパケットを生成するパケット生成部と、前記第２のパケットを前記バスに出力する出力部と、を備える。
【０００８】
本発明のパケット生成装置は、第１のヘッダと、前記第１のヘッダに付加されたコンテンツデータとを含む第１のパケットのデータ列が逐次入力されるバッファと、前記バッファに入力され且つ前記バッファから未だ読み出されていないコンテンツデータのデータサイズを、逐次入力される前記コンテンツデータのデータ列に応じて計算する計算部と、閾値時間を記憶した閾値時間記憶部と、前記閾値時間毎にバスの使用を要求するバス使用要求信号を出力し、前記バスの使用を許可するバス使用許可信号を受け取った場合は、前記データサイズに基づき、送出するコンテンツデータのサイズを決定し、決定した前記サイズ及び前記第１のヘッダに基づいて第２のヘッダを生成するヘッダ生成部と、決定された前記サイズ分の前記コンテンツデータを前記バッファから読み出し、読み出した前記コンテンツデータに前記第２のヘッダを付加して第２のパケットを生成するパケット生成部と、前記第２のパケットを前記バスに出力する出力部と、を備える。
【発明の効果】
【０００９】
本発明により、データ送信を早期に完了できる。
【発明を実施するための最良の形態】
【００１０】
図１は、本発明の第１の実施の形態に従ったパケット生成装置１０の構成を概略的に示すブロック図である。
【００１１】
このパケット生成装置１０は、例えばＩＥＥＥ１３９４シリアルインターフェースに用いられる送信機器に搭載され、同じＩＥＥＥ１３９４バスに接続された他の機器との間で、いわゆるアシンクロナス（Asynchronous）転送を実行する。
【００１２】
図２は、それぞれＩＥＥＥ１３９４シリアルインターフェースを備えた端末Ａ、Ｂ、ＣがＩＥＥＥ１３９４バス（ケーブル）ＢＳ１、ＢＳ２によってシリアル接続された状態を示す図である。
【００１３】
端末Ａは、図１に示すパケット生成装置１０を、送信機器３１内に備える。送信機器３１は、メモリ３２及びＣＰＵ３３と、同一のＣＰＵバス３４に接続されている。端末Ｃは、バスの使用権を管理するバスマネージャとして選出されている。端末Ａが端末Ｂにパケットを送信する場合は、パケット生成装置１０が、バスマネージャとしての端末Ｃに対して送信要求信号を出力する。この送信要求信号は、例えばバス使用要求信号に対応する。パケット生成装置１０は、端末Ｃからバス使用許可信号を受け取ると（バス使用権を獲得すると）、端末Ｂ宛てのパケットをＩＥＥＥ１３９４バスＢＳ１上に出力する。
【００１４】
以下、このパケット生成装置１０について図１を用いて詳細に説明する。
【００１５】
図１に示すように、レジスタ方式入力回路１１は、ＣＰＵ３３（図２参照）即ちレジスタからアシンクロナスパケットを受け取り、受け取ったアシンクロナスパケットをオリジナルパケットとして送信ＦＩＦＯ１２に入力する。即ち、レジスタ方式入力回路１１は、アシンクロナスパケットのビットデータ列を先頭ビットから逐次、送信ＦＩＦＯ１２に入力する。
【００１６】
図３は、アシンクロナスパケットの構造例を概略的に示す図である。
【００１７】
図３に示すように、アシンクロナスパケットは大きくアシンクロナスパケット・ヘッダ（アシンクロナスヘッダ）と、アシンクロナスパケット・データ（アシンクロナスデータ）とから構成される。アシンクロナスヘッダには、送信先のアドレス（ノードＩＤ）、データサイズ、送信先でデータを書き込む際の先頭アドレス等が含まれる。一方、アシンクロナスデータには、例えば、リアルタイム性の無い文書データ等が含まれる。
【００１８】
図１に戻って、送信ＦＩＦＯ１２は、入力されたオリジナルパケットからアシンクロナスヘッダを分離して、ヘッダ記憶部１３に出力する。
【００１９】
一方、送信ＦＩＦＯ１２は、入力されたアシンクロナスデータのデータサイズ、より詳細には、送信ＦＩＦＯ１２に入力され且つ未だ送信ＦＩＦＯ１２から読み出されていないアシンクロナスデータのデータサイズ（送信可能サイズ）を特定するための情報（リードポインタ及びライトポインタ）を送信可能サイズ計算部１４に出力する。
【００２０】
図４は、送信ＦＩＦＯ１２におけるアシンクロナスデータが格納される部分（データ格納部）１５を概略的に示した図である。
【００２１】
図４に示すように、データ格納部１５にはリードポインタ（ＲＤポインタ）と、ライトポインタ（ＷＲポインタ）とが設定される。アシンクロナスデータが書き込まれるごとにＷＲポインタが、順次増加する。一方、アシンクロナスデータが読み出されると、それに応じて、ＲＤポインタが増加する。
【００２２】
現時点では、データ格納部１５にアシンクロナスデータが書き込まれるのみで、アシンクロナスデータは未だ読み出されないので、ＷＲポインタは上昇するものの、ＲＤポインタは、アシンクロナスデータの先頭ビット（あるいは先頭ブロック（１ブロックは複数ビットからなる））を示す位置Ｐ１に固定されたままである。
【００２３】
上述のように、送信ＦＩＦＯ１２は、これらＲＤポインタ及びＷＲポインタの値を送信可能サイズ計算部１４に出力する。
【００２４】
送信可能サイズ計算部１４は、受け取ったＲＤポインタ及びＷＲポインタの値に基づいて、送信ＦＩＦＯ１２に入力され且つ未だ読み出されていないアシンクロナスデータのデータサイズ（送信可能サイズ）を計算する。具体的には、送信可能サイズ計算部１４は、「ＷＲポインタの値−ＲＤポインタの値」を計算することで、送信可能サイズを計算する。
【００２５】
即ち、送信ＦＩＦＯ１２には、まずアシンクロナスヘッダが入力された後、アシンクロナスデータのデータ列が、先頭ビットから末尾ビットまで逐次入力されるが、送信可能サイズ計算部１４は、アシンクロナスデータのビットが送信ＦＩＦＯ１２に入力されるごとに（あるいは１ワード分のデータが入力されるごとに）、送信可能サイズ（例えばビット単位あるいはワード単位）を計算する。
【００２６】
送信可能サイズ計算部１４は、送信可能サイズを計算するごとに、計算した送信可能サイズを送信要求回路１６及び分割ヘッダ生成部１７に出力する。
【００２７】
送信要求回路１６は、入力される送信可能サイズを、最小サイズ記憶部１８内に格納された最小サイズと比較する。最小サイズ記憶部１８内の最小サイズは、入力回路１９が、ＣＰＵ３３（図２参照）から受け取った設定指示に基づいて、あらかじめ入力したものである。
【００２８】
送信要求回路１６は、比較の結果、送信可能サイズが最小サイズ以上になった場合は、送信要求信号をバスマネージャ（図２の端末Ｃ参照）及び分割パケット生成部２０に送出する。送信要求回路１６は、バスマネージャから送信許可を得るまで、送信要求信号を送出する。送信要求回路１６は、バスマネージャから送信許可信号を受け取ると、送信要求信号の生成を停止する。バスマネージャからの送信許可信号は分割パケット生成部２０及び分割ヘッダ生成部１７にも入力される。
【００２９】
分割ヘッダ生成部１７は、バスマネージャから送信許可信号を受け取ると、ヘッダ記憶部１３からアシンクロナスヘッダをオリジナルヘッダとして取得する。また、分割ヘッダ生成部１７には、上述のように、送信可能サイズ計算部１４により送信可能サイズが計算されるごとに、この送信可能サイズが入力される。分割ヘッダ生成部１７は、現時点までに入力された送信可能サイズに基づいて、送信先に送信するアシンクロナスデータのサイズを決定する。例えば、分割ヘッダ生成部１７は、最後に取得した送信可能サイズ（最大サイズ）を、送信するアシンクロナスデータのサイズとして決定する。即ち、分割ヘッダ生成部１７は、例えば、最小サイズ以上の可変長データを、送信するアシンクロナスデータのサイズとして決定する。分割ヘッダ生成部１７は、取得したオリジナルヘッダ内のデータサイズを、決定したアシンクロナスデータのサイズ（≦オリジナルヘッダ内のデータサイズ）に書き換えて新たなヘッダ（分割ヘッダ）を生成する。分割ヘッダ生成部１７は、生成した分割ヘッダを分割パケット生成部２０に出力する。
【００３０】
分割パケット生成部２０は、入力された分割ヘッダ内のデータサイズ分のアシンクロナスデータを、送信ＦＩＦＯ１２から分割パケットデータとして読み出す。送信ＦＩＦＯ１２は、読み出されたデータの分だけＲＤポインタを増加する（図４参照）。分割パケット生成部２０は、読み出した分割パケットデータに、入力された分割ヘッダを付加して新たなパケット（分割パケット）を生成する。分割パケット生成部２０は、生成した分割パケットをＩＥＥＥ１３９４バスＢＳ１（図２参照）上に出力する。即ち、分割パケット生成部２０は、生成した分割パケットを送信先に送出する。分割パケット生成部２０は、分割パケットを送出すると、送出完了信号（図示せず）を送信要求回路１６に出力し、送信完了信号を受け取った送信要求回路１６は、送信要求信号を生成可能になる。
【００３１】
この後、以上に述べた処理を繰り返すことにより、１つのアシンクロナスパケットの送出が終了する。
【００３２】
即ち、送信可能サイズ計算部１４は、新たなＲＤポインタと、入力されるＷＲポインタとに基づいて、送信可能サイズを計算する。送信可能サイズ計算部１４は、計算した送信可能サイズを、送信要求回路１６及び分割ヘッダ生成部１７に出力する。
【００３３】
送信要求回路１６は、送信可能サイズが最小サイズ以上になった場合は、送信要求信号をバスマネージャ（図２参照）及び分割パケット生成部２０に送出する。あるいは、送信要求回路１６は、送信可能サイズが最小サイズ未満ではあるけれども、入力される送信可能サイズが固定になった場合（送信ＦＩＦＯ１２内へのアシンクロナスデータの入力が終了した場合）も同様に、送信要求信号を送信する。
【００３４】
分割ヘッダ生成部１７は、バスマネージャからの送信許可信号が入力された場合は、送信可能サイズ計算部１４からの送信可能サイズに基づいて、送信するアシンクロナスデータのサイズを決定する。分割ヘッダ生成部１７は、オリジナルヘッダ内のデータサイズを決定したサイズに書き換えて、分割ヘッダを生成する。分割ヘッダ生成部１７は、生成した分割ヘッダを分割パケット生成部２０に出力する。
【００３５】
分割パケット生成部２０は、入力された分割ヘッダ内のデータサイズ分のアシンクロナスデータを、送信ＦＩＦＯ１２から読み出す。即ち、新たなＲＤポインタの位置から、分割ヘッダ内のデータサイズ分のアシンクロナスデータを読み出す。分割パケット生成部２０は、読み出したアシンクロナスデータ（分割パケットデータ）に分割ヘッダを付加して分割パケットを生成し、生成した分割パケットを送信先に送出する。送信ＦＩＦＯ１２は、ＲＤポインタの位置を、読み出されたデータの分だけ増加する。以降同様にして以上の処理を繰り返す。
【００３６】
次に、本実施の形態による効果について説明する。
【００３７】
図５は、従来におけるアシンクロナスパケットの送信手順を説明する図である。
【００３８】
従来では、送信するアシンクロナスパケットの送信ＦＩＦＯへの書込みが完了した後で、パケット生成装置がバスマネージャへの送信要求信号をＩＥＥＥ１３９４バスに出力する。パケット生成装置は、送信許可が得られた場合は、送信ＦＩＦＯ内のアシンクロナスパケットを送信先に送出する。このように、従来では、アシンクロナスパケットの書込みが完了してから送信を開始するため、データ送信の完了が遅くなる問題があった。この例では、図５に示すように、１度目の送信要求は、ＩＥＥＥ１３９４バス上に他のパケットが流れているため、却下され、２度目の送信要求において、送信許可が得られている。このような場合、データ送信の完了はますます遅くなる。
【００３９】
図６は、本実施の形態によるアシンクロナスパケットの送信手順を説明する図である。
【００４０】
図６に示すように、時間ｔ０は、アシンクロナスヘッダの書込み時間である。時間ｔ１〜ｔ３は、それぞれアシンクロナスデータ（分割データ）の書込み時間である。分割パケットＤ１〜Ｄ３は、時間ｔ１〜ｔ３に書き込まれた各アシンクロナスデータにそれぞれ分割ヘッダを付加したものである。
【００４１】
図６に示すように、本実施の形態では、送信する全てのアシンクロナスデータの書込みが完了しなくとも、最小サイズ（設定サイズ）以上のデータが送信ＦＩＦＯ内に蓄積された時点（例えば時間ｔ１の途中）で、パケット生成装置がバスマネージャに送信要求信号を出力する。パケット生成装置は、送信許可が得られたら、例えば現時点（例えば時間ｔ１の終了時）までに蓄積されたアシンクロナスデータ（例えば分割パケットＤ１中のアシンクロナスデータ）を送信する。即ち、本実施の形態では、アシンクロナスデータの書込み途中であっても、ＩＥＥＥ１３９４バスが空き状態であれば、途中まで書き込まれたデータを送信する。よって、ＩＥＥＥ１３９４バスを効率良く使用でき、アシンクロナスデータの送信も早期に完了する。
【００４２】
以上に説明したパケット生成装置１０（図１参照）においては、アシンクロナスパケットを送信ＦＩＦＯ１２に入力するレジスタ方式入力回路１１は、このアシンクロナスパケットをＣＰＵ３３から取得した。即ち、レジスタ方式入力回路１１は、メモリ３２内のデータ転送をＣＰＵ３３が管理するＰＩＯ（Programmed I/O）方式に従って、アシンクロナスパケットを取得した。
【００４３】
これに対し、パケット生成装置の別例（パケット生成装置２１）を示す図７のように、ＤＭＡ（Direct Memory Access）方式の入力回路２２を用い、入力回路２２が、メモリ３２から直接、アシンクロナスパケットを取得するようにしてもよい。これにより、ＣＰＵ３３の負荷を軽減できる効果がある。
【００４４】
以上のように、本実施の形態によれば、送信ＦＩＦＯ内にアシンクロナスデータが最小サイズ以上蓄積され、且つ、バスが空き状態であれば、アシンクロナスデータの蓄積が完了していなくとも、データ送信を実行するようにしたので、データ送信を早期に完了できる。また、送信データが小さく分割されるので、長い時間連続的にバスが占有されず、従って、例えば、ある端末が、少量のデータを送出するのに長時間待機させられることを防止できる。
【００４５】
図８は、本発明の第２の実施の形態に従ったパケット生成装置２３の構成を概略的に示すブロック図である。
【００４６】
上述した第１の実施の形態では、アシンクロナスデータが最小サイズ以上送信ＦＩＦＯ１２内に蓄積された場合に送信要求信号をバスマネージャに送出したが、本実施の形態では、最小タイムが経過するごとに、送信要求信号をバスマネージャに送出する。以下、本実施の形態について詳しく説明する。
【００４７】
図８に示すように、最小タイム記憶部２４には、最小タイムが格納される。最小タイムは、入力回路２５が、例えばＣＰＵ３３による指示に基づき、格納する。
【００４８】
送信要求回路１６は、最小タイムに示される時間を、タイマ２６に基づいて計測する。送信要求回路１６は、最小タイムが経過した時点で、送信要求信号をバスマネージャに送出する。但し、送信ＦＩＦＯ１２内にアシンクロナスデータが存在しない場合（例えば送信可能サイズ計算部１４から入力された送信可能サイズがゼロの場合）は送信要求信号を送出しないようにしてもよい。
【００４９】
このように、最小タイムごとに送信要求信号を送出することで、より早期にデータ送信を完了でき得る。即ち、第１の実施の形態のように最小サイズ以上のデータが蓄積されたら送信要求信号を送出するようにすると、データ蓄積の間はバスが空き状態であるけれども送信要求信号を送出する時点ではバスが使用状態であることもあり得る。これに対し、本実施の形態では、最小タイムごとに送信要求信号を送出し、送信可能である場合はデータ送信するので、空き状態のバスをより有効に使用でき、この結果、データ送信をより早期に完了することが期待できる。
【００５０】
なお、本実施の形態では、図８に示すように、送信ＦＩＦＯ１２内にアシンクロナスパケットを格納するレジスタ方式入力回路１１は、このアシンクロナスパケットをＣＰＵ３３から取得するが、図９に示すパケット生成装置の別例（パケット生成装置２８）のように、ＤＭＡ方式の入力回路２２を用い、メモリ３２から直接、アシンクロナスパケットを取得してもよい。これによりＣＰＵ３３の負荷を軽減できる。
【図面の簡単な説明】
【００５１】
【図１】本発明の第１の実施の形態に従ったパケット生成装置の構成を概略的に示すブロック図である。
【図２】ＩＥＥＥ１３９４シリアルインターフェースを備えた３つの端末がそれぞれＩＥＥＥ１３９４バス（ケーブル）によってシリアル接続された状態を示す図である。
【図３】アシンクロナスパケットの構造例を概略的に示す図である。
【図４】送信ＦＩＦＯにおけるアシンクロナスデータを格納する部分を概略的に示す図である。
【図５】従来における、アシンクロナスデータの送信手順を説明する図である。
【図６】本実施の形態による、アシンクロナスデータの送信手順を説明する図である。
【図７】図１のパケット生成装置の別例を示す図である。
【図８】本発明の第２の実施の形態に従ったパケット生成装置の構成を概略的に示すブロック図である。
【図９】図８のパケット生成装置の別例を示す図である。
【符号の説明】
【００５２】
１０、２１、２３、２８：パケット生成装置
１１：レジスタ方式入力回路
１２：送信ＦＩＦＯ
１３：ヘッダ記憶部
１４：送信可能サイズ計算部
１５：データ格納部
１６：送信要求回路
１７：分割ヘッダ生成部
１８：最小サイズ記憶部
１９：入力回路
２０：分割パケット生成部
２２：ＤＭＡ方式入力回路
２４：最小タイム記憶部
２５：入力回路
２６：タイマ
３１：送信機器
３２：メモリ
３３：ＣＰＵ
３４：ＣＰＵバス
Ａ、Ｂ、Ｃ：端末
ＢＳ１、ＢＳ２：ＩＥＥＥ１３９４バス（ケーブル）
Ｄ１、Ｄ２、Ｄ３：分割パケット
【図１】
2005303787.tif 000003
【図２】
2005303787.tif 000004
【図３】
2005303787.tif 000005
【図４】
2005303787.tif 000006
【図５】
2005303787.tif 000007
【図６】
2005303787.tif 000008
【図７】
2005303787.tif 000009
【図８】
2005303787.tif 000010
【図９】
2005303787.tif 000011