(57)【要約】【課題】埋め込みトレンチによって素子形成領域が確実に絶縁分離されると共に、高い集積度を有する半導体装置を提供する。【解決手段】半導体基板１の表層部における素子形成領域が、埋め込みトレンチ２０による絶縁分離によって、複数の素子形成領域１ａ，１ｂに分割され、半導体基板１上に形成されたフィールド酸化膜（図示省略）を介して、分割された素子形成領域１ａ，１ｂに接続する下層配線４が形成され、層間絶縁膜５を介して、下層配線４に接続する上層配線６が形成されてなる半導体装置１００において、下層配線４と上層配線６のコンタクトＣ２が、埋め込みトレンチ２０上に形成されたキャップ絶縁膜３０上に配置されてなる半導体装置とする。【選択図】        図２
2005223093.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表層部における素子形成領域が、埋め込みトレンチによる絶縁分離によって、複数の素子形成領域に分割され、
前記半導体基板上に形成されたフィールド酸化膜を介して、前記分割された素子形成領域に接続する下層配線が形成され、
層間絶縁膜を介して、前記下層配線に接続する上層配線が形成されてなる半導体装置において、
前記下層配線と上層配線のコンタクトが、
前記埋め込みトレンチ上に形成されたキャップ絶縁膜上に配置されてなることを特徴とする半導体装置。
【請求項２】
前記半導体基板が単結晶シリコンからなり、
前記埋め込みトレンチが、
前記半導体基板の表層部に形成されたトレンチの側壁酸化膜と、前記トレンチ内に埋め込まれた埋設多結晶シリコンとからなり、
前記キャップ絶縁膜が、前記埋設多結晶シリコンの表面を熱酸化して形成されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記キャップ絶縁膜の表面が、前記埋設多結晶シリコンの直上において窪み部となっており、
当該窪み部の最下点を覆って、前記コンタクトが配置されてなることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記キャップ絶縁膜の表面が、前記側壁酸化膜の直上においてくびれ部となっており、
当該くびれ部を除いて、前記コンタクトが前記埋設多結晶シリコンの直上に配置されてなることを特徴とする請求項２または３に記載の半導体装置。
【請求項５】
前記キャップ絶縁膜の表面が、平坦化されてなることを特徴とする請求項１または２に記載の半導体装置。
【請求項６】
前記下層配線が、ｎ導電型の多結晶シリコン（ポリＳｉ）からなり、前記上層配線が、アルミニウム（Ａｌ）からなることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
【請求項７】
前記下層配線上にバリアメタルが積層形成され、
前記上層配線が、前記バリアメタルを介して、下層配線に接続することを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
【請求項８】
前記バリアメタルが、チタンシリサイド（ＴｉＳｉ）またはタングステンシリサイド（ＷＳｉ）であることを特徴とする請求項７に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、埋め込みトレンチにより半導体基板の表層部における素子形成領域が分割されてなる半導体装置に関する。
【背景技術】
【０００２】
多数の素子が形成される半導体装置においては、同じ半導体基板に形成される素子同士の相互干渉を防止するため、埋め込みトレンチによる絶縁分離やＰＮ接合分離を用いて、素子形成領域が複数の素子形成領域に分割されている。埋め込みトレンチによる絶縁分離は、ＰＮ接合分離に較べて、複数に分割された半導体基板の表層部における素子形成領域同士のより確実な分離が可能である。
【０００３】
埋め込みトレンチ上には、通常、埋め込みトレンチを蓋するキャップ絶縁膜が形成される。単結晶シリコン基板を用いた半導体装置では、埋め込みトレンチは、一般的に側壁酸化膜と埋設多結晶シリコンにより形成され、キャップ絶縁膜は、埋設多結晶シリコンの表面を熱酸化して形成される。
【０００４】
上記のように、埋め込みトレンチにより半導体基板の表層部における素子形成領域が分割された半導体装置では、フィールド酸化膜を介して、分割された素子形成領域同士を接続する下層配線が、埋め込みトレンチを跨いで多数形成される。また、層間絶縁膜を介して、下層配線に接続する上層配線が形成される。通常、下層配線にはｎ導電型の多結晶シリコン（ポリＳｉ）が用いられ、上層配線にはアルミニウム（Ａｌ）が用いられる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
図１１は、従来の半導体装置９０における埋め込みトレンチ２の周りを模式的に示した平面図である。
【０００６】
従来の半導体装置９０では、埋め込みトレンチ２により、Ｓｉ基板１の素子形成領域が２つの素子形成領域１ａ，１ｂに分割されている。半導体装置９０における下層配線４と上層配線６のコンタクトＣ１は、埋め込みトレンチ２の表面が平坦でなくスパイクやボイド等の不具合が発生し易いため、埋め込みトレンチ２の直上を避けて、素子形成領域１ａ中に配置される。また、コンタクトＣ１の直下に素子を配置すると、コンタクトＣ１の形成時に、素子に不具合が発生し易い。このため、コンタクトＣ１周りの図中の一点鎖線ＤＳで囲った領域は、素子形成ができないデッドスペースとなっており、半導体装置９０の集積度を高める妨げとなっている。
【０００７】
そこで、本発明は、埋め込みトレンチによって素子形成領域が確実に絶縁分離されると共に、高い集積度を有する半導体装置を提供することを目的としている。
【課題を解決するための手段】
【０００８】
請求項１に記載の発明は、半導体基板の表層部における素子形成領域が、埋め込みトレンチによる絶縁分離によって、複数の素子形成領域に分割され、前記半導体基板上に形成されたフィールド酸化膜を介して、前記分割された素子形成領域に接続する下層配線が形成され、層間絶縁膜を介して、前記下層配線に接続する上層配線が形成されてなる半導体装置において、前記下層配線と上層配線のコンタクトが、前記埋め込みトレンチ上に形成されたキャップ絶縁膜上に配置されてなることを特徴としている。
【０００９】
これによれば、下層配線と上層配線のコンタクトが埋め込みトレンチ上に形成されたキャップ絶縁膜上に配置されるため、従来存在していたコンタクトを素子形成領域に配置したことに伴うデッドスペースが、存在しなくなる。従って、当該半導体装置は、埋め込みトレンチによって素子形成領域が確実に絶縁分離されると共に、高い集積度を有する半導体装置とすることができる。
【００１０】
請求項２に記載のように、前記半導体装置は、前記半導体基板が単結晶シリコンからなり、前記埋め込みトレンチが、前記半導体基板の表層部に形成されたトレンチの側壁酸化膜と、前記トレンチ内に埋め込まれた埋設多結晶シリコンとからなり、前記キャップ絶縁膜が、前記埋設多結晶シリコンの表面を熱酸化して形成される半導体装置とすることができる。
【００１１】
上記埋め込みトレンチ構造を有する半導体装置は、一般的な半導体の製造技術により容易に製造できる半導体装置である。従って、当該半導体装置を、素子形成領域が確実に絶縁分離されると共に高い集積度を有する、安価な半導体装置とすることができる。
【００１２】
請求項３に記載の半導体装置は、前記キャップ絶縁膜の表面が、前記埋設多結晶シリコンの直上において窪み部となっており、当該窪み部の最下点を覆って、前記コンタクトが配置されてなることを特徴としている。
【００１３】
製造工程によっては、埋設多結晶シリコンの直上において、キャップ絶縁膜の表面に窪み部が形成され易い。このようにキャップ絶縁膜の表面が平坦でない場合であっても、上記のように窪み部の最下点を覆ってコンタクトを配置することで、下層配線に対してコンタクトホールの側壁がなす角度を、９０°以上（順テーパ）となるようすることができる。これによって、下層配線に対しコンタクトホール側壁のなす角度が９０°より小さいこと（逆テーパ）に起因して発生する、上層配線のカバレッジの悪化を防止でき、それに伴うスパイクやボイド等の不具合の発生を抑制することができる。従って、当該半導体装置は、キャップ絶縁膜の表面に特別な処理を施さずにキャップ絶縁膜上にコンタクトが配置された、安価で高い集積度を有する半導体装置であって、スパイクやボイド等によるコンタクト不具合に起因した抵抗増大のない良好な電気特性を有する半導体装置とすることができる。
【００１４】
請求項４に記載の半導体装置は、前記キャップ絶縁膜の表面が、前記側壁酸化膜の直上においてくびれ部となっており、当該くびれ部を除いて、前記コンタクトが前記埋設多結晶シリコンの直上に配置されてなることを特徴としている。
【００１５】
製造工程によっては、トレンチの側壁酸化膜の直上において、キャップ絶縁膜の表面にくびれ部が形成され易い。このようにキャップ絶縁膜の表面が平坦でない場合であっても、上記のようにくびれ部を除いて埋設多結晶シリコンの直上にコンタクトを配置することで、くびれ部の上方における上層配線のカバレッジの悪化を防止でき、それに伴うスパイクやボイド等の不具合の発生を抑制することができる。従って、当該半導体装置も、キャップ絶縁膜の表面に特別な処理を施さずにキャップ絶縁膜上にコンタクトが配置された、安価で高い集積度を有する半導体装置であって、スパイクやボイド等によるコンタクト不具合に起因した抵抗増大のない良好な電気特性を有する半導体装置とすることができる。
【００１６】
請求項５に記載の半導体装置は、前記キャップ絶縁膜の表面が、平坦化されてなることを特徴としている。
【００１７】
これによれば、キャップ絶縁膜の表面が平坦化されるため、コンタクトホール側壁の逆テーパが発生せず、キャップ絶縁膜表面のくびれ部による下層配線の凹凸も存在しない。このため、上層配線のカバレッジの悪化を防止でき、それに伴うスパイクやボイド等の不具合の発生を抑制することができる。従って、当該半導体装置は、キャップ絶縁膜上にコンタクトが配置された高い集積度を有する半導体装置であって、コンタクト不具合のない良好な電気特性を有する半導体装置とすることができる。
【００１８】
請求項６に記載のように、前記半導体装置は、前記下層配線が、ｎ導電型の多結晶シリコン（ポリＳｉ）からなり、前記上層配線が、アルミニウム（Ａｌ）からなる半導体装置とすることができる。
【００１９】
安価で良好な電気特性を持つ配線材料として、下層配線にはｎ導電型のポリＳｉが、上層配線にはＡｌが、半導体装置にはよく用いられる。ｎ導電型のポリＳｉとＡｌが直接コンタクトすると、ｎ導電型のポリＳｉにＡｌが拡散して、ポリＳｉがｐ導電型に変わったり、ポリＳｉにＡｌのアロイスパイクが形成されたりし易い。このため、一般的にはコンタクトホールの形成後にバリアメタルを堆積し、その後、上層配線であるＡｌを堆積する。前記バリアメタルは、膜厚が薄いため、コンタクトホール側壁の逆テーパが発生したり、コンタクトホール内のキャップ絶縁膜表面にくびれ部が存在したりすると、カバレッジが悪化する。しかしながら、ｎ導電型のポリＳｉからなる下層配線とＡｌからなる上層配線を有する上記半導体装置においては、前記バリアメタルのカバレッジの悪化を防止でき、安価で良好な電気特性を持つ半導体装置とすることができる。
【００２０】
請求項７に記載の発明は、前記下層配線上にバリアメタルが積層形成され、前記上層配線が、前記バリアメタルを介して、下層配線に接続することを特徴としている。
【００２１】
これによれば、層間絶縁膜の形成前に、先に下層配線上にバリアメタルを積層形成しておくことで、前記バリアメタルの下層配線に対するカバレッジが向上する。これによって、良好な電気特性を持つ半導体装置とすることができる。
【００２２】
請求項８に記載のように、前記バリアメタルとしては、例えば、チタンシリサイド（ＴｉＳｉ）またはタングステンシリサイド（ＷＳｉ）を用いることができる。
【００２３】
上記材料からなるバリアメタルは、ｎ導電型のポリＳｉからなる下層配線とＡｌからなる上層配線に対して良好なバリア性能を有しており、一般的な半導体の製造技術により、下層配線上に安価に形成することができる。従って、当該バリアメタルを用いた半導体装置を、良好な電気特性を持つ安価な半導体装置とすることができる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明を実施するための最良の形態を、図に基づいて説明する。
【００２５】
図１は、本発明の半導体装置１００における埋め込みトレンチ２０の周りを模式的に示した平面図である。図２は、図１の半導体装置１００におけるＡ−Ａ断面図で、埋め込みトレンチ２０の断面構造をより詳細に示した図である。尚、図１，２に示す半導体装置１００において、図１１に示す従来の半導体装置９０と同様の部分については同じ符号をつけ、その説明は省略する。
【００２６】
図１および図２に示すように、半導体装置１００では、図１１に示す従来の半導体装置９０と同様に、半導体基板１の表層部における素子形成領域が、埋め込みトレンチ２０による絶縁分離によって、２つの素子形成領域１ａ，１ｂに分割されている。一方、図１に示すように、半導体装置１００における下層配線４と上層配線６のコンタクトＣ２は、従来の半導体装置９０と異なり、埋め込みトレンチ２０の直上に配置されている。尚、図２に示すように、埋め込みトレンチ２０周りの素子形成領域１ａ，１ｂ上には、ＬＯＣＯＳ（LOCal Oxidation of Silicon）３が形成されている。
【００２７】
半導体装置１００における半導体基板１は、単結晶シリコンからなる。埋め込みトレンチ２０は、シリコン基板１の表層部に形成されたトレンチの側壁酸化膜２０ａと、トレンチ内に埋め込まれた埋設多結晶シリコン２０ｂとからなる。また、埋設多結晶シリコン２０ｂの表面は熱酸化されて、埋め込みトレンチ２０上に、埋め込みトレンチ２０を蓋するキャップ絶縁膜３０が、ＬＯＣＯＳ３と連結して形成されている。上記埋め込みトレンチ構造は、一般的な半導体の製造技術を用いて容易に製造することができる。
【００２８】
半導体装置１００においては、フィールド酸化膜（図示省略）、ＬＯＣＯＳ３およびキャップ絶縁膜３０上に、下層配線４が形成されている。下層配線４は、半導体基板１上に形成されたフィールド酸化膜を介して、分割された素子形成領域１ａ，１ｂに接続している。下層配線４には、安価で良好な電気特性を有する、ｎ導電型の多結晶シリコン（ポリＳｉ）が用いられる。また、下層配線４上には層間絶縁膜５と上層配線６が形成され、層間絶縁膜５に形成されたコンタクトホール５ｈを介して、上層配線６が下層配線４に接続している。層間絶縁膜５には、ＢＰＳＧ（Boron-doped Phospho-Silicate Glass）が用いられる。上層配線６には、安価で良好な電気特性を有する、アルミニウム（Ａｌ）が用いられる。尚、下層配線４のｎ導電型のポリＳｉと上層配線６のＡｌが直接コンタクトすると、ｎ導電型のポリＳｉにＡｌが拡散して、ポリＳｉがｐ導電型に変わったり、ポリＳｉにＡｌのアロイスパイクが形成されたりし易い。このため、コンタクトホール５ｈの形成後にチタン（Ｔｉ）もしくは窒化チタン（ＴｉＮ）等のバリアメタル（図示省略）を堆積し、その後、上層配線６であるＡｌを堆積している。
【００２９】
前述したように、図１，２に示す半導体装置１００においては、図１１に示す従来の半導体装置９０と異なり、下層配線４と上層配線６のコンタクトＣ２が、埋め込みトレンチ２０上に形成されたキャップ絶縁膜３０上に配置されている。このため、従来の半導体装置９０においてコンタクトＣ１を素子形成領域１ａに配置したことに伴うデッドスペースＤＳが、半導体装置１００においては存在しなくなる。従って、半導体装置１００は、埋め込みトレンチ２０によって素子形成領域１ａ，１ｂが確実に絶縁分離されると共に、高い集積度を有する半導体装置とすることができる。
【００３０】
図２に示すように、半導体装置１００では、キャップ絶縁膜３０の表面が埋設多結晶シリコン２０ｂの直上において窪み部Ｋ１となっており、キャップ絶縁膜３０の表面が平坦でない。このような窪み部Ｋ１を有するキャップ絶縁膜３０は、埋め込みトレンチ２０の幅が狭く、埋設多結晶シリコン堆積後のエッチバック工程で、ＣＭＰ（Chemical Mechanical Polishing）等を用いずに、ドライエッチングのみで平坦化する場合に形成され易い。図２の半導体装置１００は、キャップ絶縁膜３０の表面が平坦でないにも拘わらず、キャップ絶縁膜３０の表面に特別な処理を施していないため、安価に製造できる半導体装置である。
【００３１】
図２の半導体装置１００では、下層配線４と上層配線６のコンタクトＣ２が、キャップ絶縁膜３０における表面の窪み部Ｋ１の最下点ＬＫ１を覆って配置されている。一方、図３に、別の半導体装置１０１の断面図を示す。図３の半導体装置１０１では、下層配線４と上層配線６のコンタクトＣ３が、キャップ絶縁膜３０における表面の窪み部Ｋ１の最下点ＬＫ１から外れて配置されている。
【００３２】
図３の半導体装置１０１では、コンタクトＣ３が窪み部Ｋ１の最下点ＬＫ１から外れて配置されるため、下層配線４に対しコンタクトホール５ｈの側壁のなす角度θ２が９０°より小さい部分（逆テーパ）が生じる。コンタクトホール５ｈに逆テーパが生じると、上層配線６のカバレッジが悪化する。特に、上層配線６の形成前に堆積する前述したバリアメタル（図示省略）は、膜厚が薄いため影響が大きく、逆テーパが生じた部分でカバレッジが悪化してバリア機能を果たさなくなる。このため、半導体装置１０１では、下層配線４のｎ導電型のポリＳｉにＡｌが拡散して、ポリＳｉがｐ導電型に変わったり、ポリＳｉにＡｌのアロイスパイク６ｓが形成されたりする。
【００３３】
一方、図２の半導体装置１００では、窪み部Ｋ１の最下点ＬＫ１を覆ってコンタクトＣ２を配置することで、下層配線４に対するコンタクトホール５ｈの側壁がなす角度θ１を、９０°以上（順テーパ）となるようすることができる。従って、コンタクトホール５ｈに逆テーパが生じないため、それに伴うスパイクやボイド等の不具合の発生を抑制することができる。このようにして、図１，２に示す半導体装置１００は、コンタクト不具合のない良好な電気特性を有する半導体装置とすることができる。
【００３４】
以上示したように、図１，２に示す本発明の半導体装置１００は、キャップ絶縁膜３０の表面が平坦でないにも拘わらず、特別な処理を施すことなくキャップ絶縁膜３０上にコンタクトＣ２が配置された、安価で高い集積度を有する半導体装置であって、スパイクやボイド等によるコンタクト不具合に起因した抵抗増大のない良好な電気特性を有する半導体装置となっている。
【００３５】
図４に、本発明における別の半導体装置１０２の断面図を示す。尚、図４に示す半導体装置１０２において、図１，２に示す半導体装置１００と同様の部分については同じ符号をつけ、その説明は省略する。
【００３６】
図４の半導体装置１０２では、図１，２に示す半導体装置１００と同様に、半導体基板１の表層部における素子形成領域が、埋め込みトレンチ２１による絶縁分離によって、２つの素子形成領域１ａ，１ｂに分割されている。半導体装置１０２における埋め込みトレンチ２１は、シリコン基板１の表層部に形成されたトレンチの側壁酸化膜２１ａと、トレンチ内に埋め込まれた埋設多結晶シリコン２１ｂとからなる。また、埋設多結晶シリコン２１ｂの表面は熱酸化されて、埋め込みトレンチ２１上に、埋め込みトレンチ２１を蓋するキャップ絶縁膜３１が、ＬＯＣＯＳ３と連結して形成されている。上記埋め込みトレンチ構造も、一般的な半導体の製造技術を用いて容易に製造することができる。
【００３７】
図４の半導体装置１０２についても、図１，２に示す半導体装置１００と同様に、下層配線４と上層配線６のコンタクトＣ４が、埋め込みトレンチ２１上に形成されたキャップ絶縁膜３１上に配置されている。このため、図１１の従来の半導体装置９０においてコンタクトＣ１を素子形成領域１ａに配置したことに伴うデッドスペースＤＳが、半導体装置１０２においては存在しなくなる。従って、半導体装置１０２も、埋め込みトレンチ２１によって素子形成領域１ａ，１ｂが確実に絶縁分離されると共に、高い集積度を有する半導体装置とすることができる。
【００３８】
図２に示す半導体装置１００では、キャップ絶縁膜３０の表面が埋設多結晶シリコン２０ｂの直上において窪み部Ｋ１となっており、キャップ絶縁膜３０の表面が平坦でなかった。一方、図４の半導体装置１０２では、キャップ絶縁膜３１の表面が側壁酸化膜２１ａの直上においてくびれ部Ｋ２となっており、キャップ絶縁膜３１の表面が平坦でなくなっている。このような窪み部Ｋ２を有するキャップ絶縁膜３１は、埋め込みトレンチ２１の幅が広く、埋設多結晶シリコン堆積後のエッチバック工程で、ＣＭＰ（Chemical Mechanical Polishing）を用いて平坦化する場合に形成され易い。図４の半導体装置１０２も、キャップ絶縁膜３１の表面が平坦でないにも拘わらず、キャップ絶縁膜３１の表面に特別な処理を施していないため、安価に製造できる半導体装置である。
【００３９】
図４の半導体装置１０２では、下層配線４と上層配線６のコンタクトＣ４が、キャップ絶縁膜３１における表面のくびれ部Ｋ２を除いて、図中の矢印Ｌで示した埋設多結晶シリコン２１ｂの直上に配置されている。一方、図５に、別の半導体装置１０３の断面図を示す。図５の半導体装置１０３では、下層配線４と上層配線６のコンタクトＣ５が、キャップ絶縁膜３１における表面のくびれ部Ｋ２を含んで、図中の矢印Ｌで示した埋設多結晶シリコン２１ｂの直上からずれて配置されている。
【００４０】
図５の半導体装置１０３では、コンタクトＣ５がくびれ部Ｋ２を含んで配置されるため、くびれ部Ｋ２の上方において、下層配線４の表面に角度が９０°より小さい部分が生じる。このため、上層配線６のカバレッジが悪化して、ボイド６ｖが発生する。また、上層配線６の形成前に堆積する前述したバリアメタル（図示省略）は、膜厚が薄いため影響が大きく、カバレッジが悪化してバリア機能を果たさなくなる。このため、半導体装置１０３では、下層配線４のｎ導電型のポリＳｉにＡｌが拡散して、ポリＳｉがｐ導電型に変わったり、ポリＳｉにＡｌのアロイスパイク６ｓが形成されたりする。
【００４１】
一方、図４の半導体装置１０２では、くびれ部Ｋ２を除いて、埋設多結晶シリコン２１ｂの直上にコンタクトＣ４を配置することで、くびれ部Ｋ２の上方における上層配線６のカバレッジの悪化を防止でき、それに伴うスパイクやボイド等の不具合の発生を抑制することができる。このようにして、図４に示す半導体装置１０２についても、コンタクト不具合のない良好な電気特性を有する半導体装置とすることができる。
【００４２】
以上示したように、図４に示す本発明の半導体装置１０２も、キャップ絶縁膜３１の表面が平坦でないにも拘わらず、特別な処理を施すことなくキャップ絶縁膜３１上にコンタクトＣ４が配置された、安価で高い集積度を有する半導体装置であって、スパイクやボイド等によるコンタクト不具合に起因した抵抗増大のない良好な電気特性を有する半導体装置となっている。
【００４３】
図６と図７に、本発明における別の半導体装置１０４，１０５の断面図を示す。尚、図６，７に示す半導体装置１０４，１０５において、図４に示す半導体装置１０２と同様の部分については同じ符号をつけ、その説明は省略する。
【００４４】
図６，７に示す半導体装置１０４，１０５は、いずれも、下層配線４上にバリアメタル４ａ，４ｂが積層形成されている点で、図４に示す半導体装置１０２と異なっている。半導体装置１０４，１０５においては、上層配線６が、バリアメタル４ａ，４ｂを介して、コンタクトＣ６，Ｃ７で下層配線４に接続している。バリアメタル４ａ，４ｂとしては、例えば、チタンシリサイド（ＴｉＳｉ）またはタングステンシリサイド（ＷＳｉ）を用いることができる。これらの材料からなるバリアメタルは、ｎ導電型のポリＳｉからなる下層配線とＡｌからなる上層配線に対して良好なバリア性能を有しており、一般的な半導体の製造技術により、下層配線４上に安価に形成することができる。尚、図６に示す半導体装置１０４は、下層配線４の材料であるｎ導電型のポリＳｉを堆積した後、チタン（Ｔｉ）またはタングステン（Ｗ）を堆積し、シリサイド形成した後、下層配線４にパターニングして形成している。一方、図７に示す半導体装置１０５は、ｎ導電型のポリＳｉを堆積した後、下層配線４にパターニングし、チタン（Ｔｉ）またはタングステン（Ｗ）によりサリサイド形成している。
【００４５】
図６，７に示す半導体装置１０４，１０５では、層間絶縁膜５の形成前に、先に下層配線４上にバリアメタル４ａ，４ｂを積層形成しておくことで、バリアメタル４ａ，４ｂの下層配線４に対するカバレッジが向上する。これによって、良好な電気特性を持つ半導体装置とすることができる。
【００４６】
図８に、本発明における別の半導体装置１０６の断面図を示す。尚、図８に示す半導体装置１０６において、図４に示す半導体装置１０２と同様の部分については同じ符号をつけ、その説明は省略する。
【００４７】
図８に示す半導体装置１０６は、くびれ部Ｋ２に酸化シリコン膜３３が埋め込まれ、キャップ絶縁膜３２およびＬＯＣＯＳ３の表面が平坦化されている点で、図４に示す半導体装置１０２と異なっている。
【００４８】
図９（ａ）〜（ｃ）は、図８の半導体装置１０６の製造工程におけるキャップ絶縁膜３２の平坦化工程を示す工程別断面図である。
【００４９】
最初に、図９（ａ）に示すように、半導体基板１の全面にＣＶＤにより酸化シリコン（ＳｉＯ２）膜３３を堆積して、くびれ部Ｋ２に酸化シリコン膜３３を埋め込む。酸化シリコン膜３３は、オゾン（Ｏ３）−ＴＥＯＳ（Tetra-Etyl Ortho-Silicate）あるいは高密度プラズマ（ＨＤＰ）−ＴＥＯＳ等を用いた形成であってもよい。
【００５０】
次に、図９（ｂ）に示すように、レジスト７０を用いたフォトエッチング工程により、ＬＯＣＯＳ３およびキャップ絶縁膜３２上にのみ、酸化シリコン膜３３を残す。
【００５１】
最後に、図９（ｃ）に示すように、研磨により平坦化を行う。
【００５２】
図１０（ａ）〜（ｃ）は、図８の半導体装置１０６の製造工程におけるキャップ絶縁膜３２の別の平坦化工程を示す工程別断面図である。
【００５３】
図１０（ａ）に示すように、この工程では、半導体基板１上にＬＯＣＯＳ３形成時の窒化シリコン（Ｓｉ３Ｎ４）マスク３ｍが残されており、その上に酸化シリコン膜３３を堆積して、くびれ部Ｋ２に酸化シリコン膜３３を埋め込む。
【００５４】
次に、図１０（ｂ）に示すように、酸化シリコン膜３３の全面にレジスト７１を堆積する。レジスト７１の代わりに、ＳＯＧ（Spin On Glass）であってもよい。
【００５５】
最後に、図１０（ｃ）に示すように、ドライエッチングにより全面エッチバックして平坦化を行う。
【００５６】
図８に示す半導体装置１０６においては、キャップ絶縁膜３２の表面が平坦化されるため、コンタクトホール５ｈ側壁の逆テーパが発生せず、キャップ絶縁膜３２表面のくびれ部Ｋ２による下層配線４の凹凸も存在しない。このため、上層配線６のカバレッジの悪化を防止でき、それに伴うスパイクやボイド等の不具合の発生を抑制することができる。従って、図８の半導体装置１０６も、キャップ絶縁膜３２上にコンタクトＣ８が配置された高い集積度を有する半導体装置であって、コンタクト不具合のない良好な電気特性を有する半導体装置とすることができる。
【００５７】
以上のようにして、図１，２に示す半導体装置１００、図４に示す半導体装置１０２および図６〜８に示す半導体装置１０４〜１０６は、埋め込みトレンチによって素子形成領域が確実に絶縁分離されると共に、高い集積度を有する半導体装置とすることができる。
【図面の簡単な説明】
【００５８】
【図１】本発明の半導体装置における埋め込みトレンチの周りを模式的に示した平面図である。
【図２】図１の半導体装置におけるＡ−Ａ断面図で、埋め込みトレンチの断面構造をより詳細に示した図である。
【図３】コンタクトがキャップ絶縁膜における表面の窪み部の最下点から外れて配置された、別の半導体装置の断面図である。
【図４】本発明における別の半導体装置の断面図である。
【図５】コンタクトがキャップ絶縁膜における表面のくびれ部Ｋ２を含んで埋設多結晶シリコンの直上からずれて配置された、別の半導体装置の断面図である。
【図６】本発明における別の半導体装置の断面図である。
【図７】本発明における別の半導体装置の断面図である。
【図８】本発明における別の半導体装置の断面図である。
【図９】（ａ）〜（ｃ）は、図８の半導体装置の製造工程におけるキャップ絶縁膜の平坦化工程を示す工程別断面図である。
【図１０】（ａ）〜（ｃ）は、図８の半導体装置の製造工程におけるキャップ絶縁膜の別の平坦化工程を示す工程別断面図である。
【図１１】従来の半導体装置における埋め込みトレンチの周りを模式的に示した平面図である。
【符号の説明】
【００５９】
９０，１００〜１０６  半導体装置
１  半導体基板
１ａ，１ｂ  素子形成領域
２，２０，２１  埋め込みトレンチ
２０ａ，２１ａ  側壁酸化膜
２０ｂ，２１ｂ  埋設多結晶シリコン
３０〜３２  キャップ絶縁膜
３  ＬＯＣＯＳ
３３  酸化シリコン膜
４  下層配線
４ａ，４ｂ  バリアメタル
５  層間絶縁膜
５ｈ  コンタクトホール
６  上層配線
Ｃ１〜Ｃ８  コンタクト
Ｋ１  窪み部
Ｋ２  くびれ部
【図１】
2005223093.tif 000003
【図２】
2005223093.tif 000004
【図３】
2005223093.tif 000005
【図４】
2005223093.tif 000006
【図５】
2005223093.tif 000007
【図６】
2005223093.tif 000008
【図７】
2005223093.tif 000009
【図８】
2005223093.tif 000010
【図９】
2005223093.tif 000011
【図１０】
2005223093.tif 000012
【図１１】
2005223093.tif 000013