(57)【要約】【課題】  スイッチングレギュレータの停止直後に、形成される寄生ダイオードの破壊を防止する。【解決手段】  Ｖｄｄと出力端子Ｖｏｕｔの間に第１のスイッチング素子１１とインダクタＬ１を直列に接続し、第１のスイッチング素子１１とインダクタＬ１の交点とＧＮＤ間に、同期整流用の第２のスイッチング素子１２を接続したスイッチングレギュレータにおいて、スイッチングレギュレータ１の動作を制御する制御手段と、スイッチングレギュレータのスイッチングを行うためのクロック信号を出力する発振手段（１５，１６，１７，１８）と、スイッチングレギュレータのスイッチング周期と非同期で出力されたスイッチングレギュレータの動作を停止するためのスリープ信号をスイッチング周期に同期させるスリープ信号同期化回路３と、を備え、制御手段は、同期回路３から出力される信号に応じてスイッチングレギュレータの動作を制御する。【選択図】  図１ 
2005137182.tif 000002
【特許請求の範囲】
【請求項１】
入力電圧が与えられる入力端子と出力端子の間に第１のスイッチング素子とインダクタを直列に接続し、前記第１のスイッチング素子と前記インダクタの交点とＧＮＤ間に、同期整流用の第２のスイッチング素子を接続し、前記第１のスイッチング素子のオン期間に前記インダクタに蓄えたエネルギーをオフ期間に前記同期整流用の第２のスイッチング素子を介して放出することで、前記入力電圧を所定の電圧に変換して出力するスイッチングレギュレータにおいて、前記第２のスイッチング素子がオンからオフに移行した後、前記スイッチングレギュレータの動作を停止するように制御することを特徴とするスイッチングレギュレータ。
【請求項２】
前記スイッチングレギュレータの動作を制御する制御手段と、前記スイッチングレギュレータのスイッチングを行うためのクロック信号を出力する発振手段と、前記スイッチングレギュレータのスイッチング周期と非同期で出力された前記スイッチングレギュレータの動作を停止するためのスリープ信号をスイッチング周期に同期させる同期化回路と、を備え、前記制御手段は、前記同期回路から出力される信号に応じてスイッチングレギュレータの動作を制御することを特徴とする請求項１に記載のスイッチングレギュレータ。
【請求項３】
前記同期化回路は、前記発振手段から出力されるクロック信号の周期に応じて生成される前記第１のスイッチング素子をオン／オフする第１の制御信号、および前記第２のスイッチング素子をオン／オフする第２の制御信号と、前記スリープ信号を入力し、前記スリープ信号を前記第２のスイッチング素子がオンからオフに移行した後のタイミングで、前記スイッチングレギュレータの動作を停止する内部スリープ信号を生成することを特徴とする請求項２に記載のスイッチングレギュレータ。
【請求項４】
前記同期化回路から出力される内部スリープ信号に応じて、前記第１のスイッチング素子と前記第２のスイッチング素子を共にオフにすることを特徴とする請求項３に記載のスイッチングレギュレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、各種電子機器などの電源用に用いられるスイッチングレギュレータに係り、詳しくは、スイッチングレギュレータのスイッチング周期と非同期で入力されるスリープ信号によってスイッチングレギュレータの動作を停止する際に、スリープ信号をスイッチング周期に同期させることによって過大電流やオーバーシュート電圧の発生を防止することができる降圧型スイッチングレギュレータに関する。
【背景技術】
【０００２】
近年、携帯電話やデジタルカメラなど、電池を電源とした携帯機器の電源回路としては、高効率でしかも小型化が可能な、インダクタを用いた非絶縁型の降圧型スイッチングレギュレータ（以下、スイッチングレギュレータという。）が広く用いられている。
【０００３】
しかし、スイッチングレギュレータは、定格負荷においては高効率であるが、スイッチングレギュレータ自体の消費電流は比較的多いため、機器が待機状態、あるいは、スリープモードなどの低消費電流動作の場合は、著しく効率を低下させてしまう。そのため、待機状態やスリープモードの場合は、スイッチングレギュレータの動作を停止して、電池の電圧を直接機器の回路に供給したり、低消費電流で動作するシリーズレギュレータに切り換えたりしていた。電源を供給する負荷の大きさ等に応じてスイッチングレギュレータとシリーズレギュレータを切り替えて作動させ、消費電力の低減を図った直流安定化電源装置が提案されている（例えば、特許文献１参照）。
【０００４】
待機状態やスリープモードの場合には、動作が停止する従来のスイッチングレギュレータの構成を図３に示す。図３は、待機状態やスリープモードの場合には、動作が停止するスイッチングレギュレータを示す回路図である。図４は、図３に示すスイッチングレギュレータの回路の動作を示すタイミングチャートである。
【０００５】
スイッチングレギュレータ１のＤＣ−ＤＣコンバータ１０の端子ＬＸと出力端子Ｖｏｕｔとの間には、インダクタ（Ｌ１）が接続され、出力端子Ｖｏｕｔと接地（ＧＮＤ）との間にはコンデンサ（Ｃ１）が接続されている。出力端子Ｖｏｕｔから負荷に電力が与えられる。また、図示はしないが、出力端子Ｖｏｕｔには、スイッチングレギュレータ１の動作を停止した際に、機器の回路に電圧を供給するために、シリーズレギュレータ等の出力から電力が与えられる。インダクタ（Ｌ１）とコンデンサ（Ｃ１）は平滑回路を構成し、また、コンデンサＣ１はシリーズレギュレータの出力電圧を安定させる働きもする。
【０００６】
図示はしないが、ＤＣ−ＤＣコンバータ１０の電源端子（Ｖｄｄ）とＧＮＤとの間には直流電源が接続されている。そして、図示しない、負荷のとなる機器本体より、機器が待機状態、あるいは、スリープモードなどの低消費電流動作の場合に、スイッチングレギュレータ１とシリーズレギュレータを切り替えて作動させるように制御される。
【０００７】
スイッチングレギュレータ１は、入力端子（電源電圧Ｖｄｄ）が与えられる第１のスイッチング素子１１、同期整流用の第２のスイッチング素子１２、インダクタ（Ｌ１）、コンデンサ（Ｃ１）、第１のスイッチング素子１１をドライブするためのＰｃｈドライブ回路１３、第２のスイッチング素子１２をドライブするためのＮｃｈドライブ回路１４、発振回路１９、スリープ信号（ＳＬＰｂ）を反転するインバータ（ＩＮＶ）１９ａを備える
【０００８】
Ｐｃｈドライブ回路１３は、３入力ノア回路（ＮＯＲ）１３ａ、２入力ノア回路（ＮＯＲ）１３ｂ、２入力ナンド回路（ＮＡＮＤ）１３ｄ、２つのインバータ（ＩＮＶ）１３ｃ、１３ｅと、ＰｃｈＭＯＳトランジスタ１３ｆ及びＮｃｈＭＯＳトランジスタ１３ｇで構成されている。
【０００９】
３入力ノア回路（ＮＯＲ）１３ａには、発振回路１９からのクロック信号、インバータ（ＩＮＶ）１９ａで反転されたスリープ信号並びにＮｃｈドライブ回路１４の出力が与えられる。
【００１０】
３入力ノア回路（ＮＯＲ）１３ａの出力は、２入力ノア回路（ＮＯＲ）１３ｂと２入力ナンド回路（ＮＡＮＤ）１３ｄに与えられる。２入力ノア回路（ＮＯＲ）１３ｂの出力はインバータ（ＩＮＶ）１３ｃを介してＰｃｈＭＯＳトランジスタ１３ｆのゲート及び２入力ナンド回路（ＮＡＮＤ）１３ｄに与えられる。２入力ナンド回路（ＮＡＮＤ）１３ｄの出力はインバータ（ＩＮＶ）１３ｅを介してＮｃｈＭＯＳトランジスタ１３ｇのゲート及び２入力ノア回路（ＮＯＲ）１３ｂに与えられる。ＰｃｈＭＯＳトランジスタ１３ｆの一端はＶｄｄに接続され、他端はＮｃｈＭＯＳトランジスタ１３ｇを介してＧＮＤに接続される。ＰｃｈＭＯＳトランジスタ１３ｆとＮｃｈＭＯＳトランジスタ１３ｇの接続点からＰｃｈドライブ回路１３の出力ＰＨＳが出力され、第１のスイッチングトランジスタ１１のゲートに与えられる。
【００１１】
Ｎｃｈドライブ回路１４は、３入力ナンド回路（ＮＡＮＤ）１４ａ、２入力ノア回路（ＮＯＲ）１４ｂ、２入力ナンド回路（ＮＡＮＤ）１４ｄ、２つのインバータ（ＩＮＶ）１４ｃ、１４ｅと、ＰｃｈＭＯＳトランジスタ１４ｆ及びＮｃｈＭＯＳトランジスタ１４ｇで構成されている。
【００１２】
３入力ナンド回路（ＮＡＮＤ）１４ａには、発振回路１９からのクロック信号、スリープ信号並びにＰｃｈドライブ回路１３の出力が与えられる。
【００１３】
３入力ナンド回路（ＮＡＮＤ）１４ａの出力は、２入力ノア回路（ＮＯＲ）１４ｂと２入力ナンド回路（ＮＡＮＤ）１４ｄに与えられる。２入力ノア回路（ＮＯＲ）１４ｂの出力はインバータ（ＩＮＶ）１４ｃを介してＰｃｈＭＯＳトランジスタ１４ｆのゲート及び２入力ナンド回路（ＮＡＮＤ）１４ｄに与えられる。２入力ナンド回路（ＮＡＮＤ）１４ｄの出力はインバータ（ＩＮＶ）１４ｅを介してＮｃｈＭＯＳトランジスタ１４ｇのゲート及び２入力ノア回路（ＮＯＲ）１４ｂに与えられる。ＰｃｈＭＯＳトランジスタ１４ｆの一端はＶｄｄに接続され、他端はＮｃｈＭＯＳトランジスタ１４ｇを介してＧＮＤに接続される。ＰｃｈＭＯＳトランジスタ１４ｆとＮｃｈＭＯＳトランジスタ１４ｇの接続点からＮｃｈドライブ回路１４の出力ＮＬＳが出力され、第２のスイッチングトランジスタ１２のゲートに与えられる。
【００１４】
発振回路１９から出力されるクロック信号がローレベルのときは、Ｐｃｈドライブ回路１３の出力電圧（ＰＨＳ）とＮｃｈドライブ回路１４の出力電圧（ＮＬＳ）が共にローレベルになるので、第１のスイッチング素子１１がオン、第２のスイッチング素子１２がオフとなる。また、クロック信号がハイレベルのときは、Ｐｃｈドライブ回路１３の出力電圧（ＰＨＳ）とＮｃｈドライブ回路１４の出力電圧（ＮＬＳ）が共にハイレベルになるので、第１のスイッチング素子１１がオフ、第２のスイッチング素子１２がオンとなる。なお、両ドライブ回路内ではＰｃｈとＮｃｈのＭＯＳトランジスタ（１３ｆ、１３ｇ、１４ｆ、１４ｇ）が同時にオンしないように、クロック信号が変化した直後はＰｃｈとＮｃｈのＭＯＳトランジスタ（１３ｆ、１３ｇ、１４ｆ、１４ｇ）を共にオフになるように制御している。
【００１５】
さらに、第１のスイッチング素子１１と第２のスイッチング素子１２も同時にオンしないように、クロック信号が変化した直後は両スイッチング素子を共にオフになるように制御している。
【００１６】
スリープ信号（ＳＬＰｂ）がハイレベルからローレベルになると、即ち、スリープ期間中は、Ｐｃｈドライブ回路１３の出力（ＰＨＳ）をハイレベルに、Ｎｃｈドライブ回路１４の出力（ＮＬＳ）をローレベルに設定する。このため、第１のスイッチング素子１１と第２のスイッチング素子１２は共にオフとなり、スイッチングレギュレータ１の動作は停止する。
【００１７】
次に、図３の回路動作について、図４のタイミングチャートを参照しながら説明を行う。
【００１８】
スリープ信号（ＳＰＬｂ）がハイレベル、即ち、スリープモードが解除されており、定格モード動作の場合は、発振回路１９からクロック信号が出力される。
【００１９】
３入力ノア回路（ＮＯＲ）１３ａと３入力ナンド回路（ＮＡＮＤ）１４ａの入力には、発振回路１９の出力が接続されているので、出力されるクロック信号は、両３入力ノア回路（ＮＯＲ）１３ａと３入力ナンド回路（ＮＡＮＤ）１４ａを通って、第１のスイッチング素子１１のゲート（ＰＨＳ）と第２のスイッチング素子１２のゲート（ＮＬＳ）に印加され、スイッチングレギュレータ１の動作を行っている。
【００２０】
スリープ信号（ＳＬＰｂ）がハイレベルからローレベルになると、即ち、スリープ期間になると、発振回路（ＯＳＣ）１８が動作を停止する。
【００２１】
また、この期間は、この信号が３入力ノア回路（ＮＯＲ）１３ａ、インバータ（ＩＮＶ）１３ｂを介して、第１のスイッチング素子１１のゲート電圧（ＰＨＳ）をハイレベルに保ち、第１のスイッチング素子１１をオフにする。さらに、インバータ（ＩＮＶ）１９、３入力ナンド回路（ＮＡＮＤ）１４ａ、インバータ（ＩＮＶ）１４ｂを介して第２のスイッチング素子１２のゲート電圧（ＮＬＳ）をローレベルに保に設定する。このため、第１のスイッチング素子１１と第２のスイッチング素子１２は共にオフとなり、スイッチングレギュレータ１の動作は停止する。
【特許文献１】特開２００３−２１６２４７号公報
【発明の開示】
【発明が解決しようとする課題】
【００２２】
ところで、上記スイッチングレギュレータ１を集積回路にした場合、第２のスイッチング素子１２に並列に図３の一点鎖線で示すような寄生ダイオード（Ｄ１）が作り込まれることになる。
【００２３】
スリープ信号（ＳＬＰｂ）が第１のスイッチング素子１１がオンしているタイミングで入力された場合は、スリープ信号（ＳＬＰｂ）に応じて生成された制御信号により第１のスイッチング素子１１がオフしてもインダクタ（Ｌ１）の電流は現状の電流を流そうとするので、第２のスイッチング素子１２に並列に作り込まれているダイオード（Ｄ１）を通して電流が流し続けようとする。この結果、出力電圧（Ｖｏｕｔ）が上昇すると共に、最悪、寄生ダイオード（Ｄ１）を破壊してしまうという問題があった。
【００２４】
この発明は、上記した従来の問題点を解消するためになされたものにして、スイッチングレギュレータの停止直後に、スイッチングレギュレータの集積回路に形成される寄生ダイオードの破壊を防止し、装置の損傷等を回避することをその課題とする。
【課題を解決するための手段】
【００２５】
この発明のスイッチングレギュレータは、上記課題を達成するため、入力電圧が与えられる入力端子と出力端子の間に第１のスイッチング素子とインダクタを直列に接続し、前記第１のスイッチング素子と前記インダクタの交点とＧＮＤ間に、同期整流用の第２のスイッチング素子を接続し、前記第１のスイッチング素子のオン期間に前記インダクタに蓄えたエネルギーをオフ期間に前記同期整流用の第２のスイッチング素子を介して放出することで、前記入力電圧を所定の電圧に変換して出力するスイッチングレギュレータにおいて、前記第２のスイッチング素子がオンからオフに移行した後、前記スイッチングレギュレータの動作を停止するように制御することを特徴とする。
【００２６】
上記した構成によれば、スイッチングレギュレータの動作を停止する場合に、同期整流用の第２のスイッチング素子がオンからオフに移行した後のタイミングで行うようにしたので、インダクタに流れる電流が最小の時にスイッチングレギュレータを停止することになり、寄生ダイオードに流れる電流を最小にすることができると共に、出力電圧の上昇も抑えることができる。
【００２７】
また、この発明は、前記スイッチングレギュレータの動作を制御する制御手段と、前記スイッチングレギュレータのスイッチングを行うためのクロック信号を出力する発振手段と、前記スイッチングレギュレータのスイッチング周期と非同期で出力された前記スイッチングレギュレータの動作を停止するためのスリープ信号をスイッチング周期に同期させる同期化回路と、を備え、前記制御手段は、前記同期回路から出力される信号に応じてスイッチングレギュレータの動作を制御するように構成することができる。
【００２８】
前記同期化回路は、前記発振手段から出力されるクロック信号の周期に応じて生成される前記第１のスイッチング素子をオン／オフする第１の制御信号、および前記第２のスイッチング素子をオン／オフする第２の制御信号と、前記スリープ信号を入力し、前記スリープ信号を前記第２のスイッチング素子がオンからオフに移行した後のタイミングで、前記スイッチングレギュレータの動作を停止する内部スリープ信号を生成するように構成することができる。
【００２９】
また、前記同期化回路から出力される内部スリープ信号に応じて、前記第１のスイッチング素子と前記第２のスイッチング素子を共にオフに制御すると良い。
【発明の効果】
【００３０】
この発明によれば、スイッチングレギュレータを停止するタイミングを、同期整流用の第２のスイッチング素子がオンからオフに移行した後、例えば直後、すなわち、インダクタに流れる電流が最小の時に設定したので、スイッチングレギュレータの停止直後に寄生ダイオードに流れる電流が小さくでき、寄生ダイオードの破壊を防止し、しかも出力電圧の電圧上昇も抑えることができるようになった。
【発明を実施するための最良の形態】
【００３１】
以下、この発明の実施形態につき図１に従い説明する。図１は、この発明の実施形態にかかる待機状態やスリープモードの場合は、動作を停止するスイッチングレギュレータを示す回路図、図２は、図１に示すスイッチングレギュレータの回路の動作を示すタイミングチャートである。尚、従来例と同一部分には、同一符号を付し、説明の重複を避けるためにその説明を割愛する。
【００３２】
図１に示すように、降圧型スイッチングレギュレータ１のＤＣ−ＤＣコンバータ１０の入力端子（電源電圧Ｖｄｄが与えられる端子部）と出力端子Ｖｏｕｔの間にＰｃｈＭＯＳトランジスタで構成される第１のスイッチング素子１１とインダクタＬ１が直列に接続されている。そして、第１のスイッチング素子１１とインダクタＬ１の交点とＧＮＤ間に、同期整流用のＮｃｈＭＯＳトランジスタで構成される第２のスイッチング素子１２が接続されている。
【００３３】
また、図示はしないが、出力端子Ｖｏｕｔには、スイッチングレギュレータ１の動作を停止した際に、機器の回路に電圧を供給するために、シリーズレギュレータ等の出力から電力が与えられる。インダクタ（Ｌ１）とコンデンサ（Ｃ１）は平滑回路を構成し、また、コンデンサＣ１はシリーズレギュレータの出力電圧を安定させる働きもする。
【００３４】
図示はしないが、ＤＣ−ＤＣコンバータ１０の電源端子ＶｄｄとＧＮＤとの間には直流電源が接続されている。そして、図示しない、負荷となる機器本体より、機器が待機状態、あるいは、スリープモードなどの低消費電流動作の場合に、スイッチングレギュレータ１とシリーズレギュレータを切り替えて作動させるように制御される。
【００３５】
スイッチングレギュレータ１は、第１のスイッチング素子１１をドライブするためのＰｃｈドライブ回路１３、第２のスイッチング素子１２をドライブするためのＮｃｈドライブ回路１４を備える。
【００３６】
Ｐｃｈドライブ回路１３は、従来例と同様に、３入力ノア回路（ＮＯＲ）１３ａ、２入力ノア回路（ＮＯＲ）１３ｂ、２入力ナンド回路（ＮＡＮＤ）１３ｄ、２つのインバータ（ＩＮＶ）１３ｃ、１３ｅと、ＰｃｈＭＯＳトランジスタ１３ｆ及びＮｃｈＭＯＳトランジスタ１３ｇで構成されている。
【００３７】
３入力ノア回路（ＮＯＲ）１３ａには、クロック発生手段を構成するコンパレータ１８からのクロック信号、後述するスリープ同期化回路３から出力される信号に基づいて生成された信号（ＤＣＳＬＰ）並びにＮｃｈドライブ回路１４の出力が与えられる。
【００３８】
３入力ノア回路（ＮＯＲ）１３ａの出力は、２入力ノア回路（ＮＯＲ）１３ｂと２入力ナンド回路（ＮＡＮＤ）１３ｄに与えられる。２入力ノア回路（ＮＯＲ）１３ｂの出力はインバータ（ＩＮＶ）１３ｃを介してＰｃｈＭＯＳトランジスタ１３ｆのゲート及び２入力ナンド回路（ＮＡＮＤ）１３ｄに与えられる。２入力ナンド回路（ＮＡＮＤ）１３ｄの出力はインバータ（ＩＮＶ）１３ｅを介してＮｃｈＭＯＳトランジスタ１３ｇのゲート及び２入力ノア回路（ＮＯＲ）１３ｂに与えられる。ＰｃｈＭＯＳトランジスタ１３ｆの一端はＶｄｄに接続され、他端はＮｃｈＭＯＳトランジスタ１３ｇを介してＧＮＤに接続される。ＰｃｈＭＯＳトランジスタ１３ｆとＮｃｈＭＯＳトランジスタ１３ｇの接続点からＰｃｈドライブ回路１３の出力ＰＨＳが出力され、第１のスイッチングトランジスタ１１のゲートに与えられる。
【００３９】
Ｎｃｈドライブ回路１４は、従来例と同様に、３入力ナンド回路（ＮＡＮＤ）１４ａ、２入力ノア回路（ＮＯＲ）１４ｂ、２入力ナンド回路（ＮＡＮＤ）１４ｄ、２つのインバータ（ＩＮＶ）１４ｃ、１４ｅと、ＰｃｈＭＯＳトランジスタ１４ｆ及びＮｃｈＭＯＳトランジスタ１４ｇで構成されている。
【００４０】
３入力ナンド回路（ＮＡＮＤ）１４ａには、クロック発生手段を構成するコンパレータ１８からのクロック信号、後述するスリープ同期化回路３から出力される信号に基づいて生成された信号をインバータ（ＩＮＶ）３６で反転された信号（ＤＣＳＬＰｂ）並びにＰｃｈドライブ回路１３の出力が与えられる。
【００４１】
３入力ナンド回路（ＮＡＮＤ）１４ａの出力は、２入力ノア回路（ＮＯＲ）１４ｂと２入力ナンド回路（ＮＡＮＤ）１４ｄに与えられる。２入力ノア回路（ＮＯＲ）１４ｂの出力はインバータ（ＩＮＶ）１４ｃを介してＰｃｈＭＯＳトランジスタ１４ｆのゲート及び２入力ナンド回路（ＮＡＮＤ）１４ｄに与えられる。２入力ナンド回路（ＮＡＮＤ）１４ｄの出力はインバータ（ＩＮＶ）１４ｅを介してＮｃｈＭＯＳトランジスタ１４ｇのゲート及び２入力ノア回路（ＮＯＲ）１４ｂに与えられる。ＰｃｈＭＯＳトランジスタ１４ｆの一端はＶｄｄに接続され、他端はＮｃｈＭＯＳトランジスタ１４ｇを介してＧＮＤに接続される。ＰｃｈＭＯＳトランジスタ１４ｆとＮｃｈＭＯＳトランジスタ１４ｇの接続点からＮｃｈドライブ回路１４の出力ＮＬＳが出力され、第２のスイッチングトランジスタ１２のゲートに与えられる。
【００４２】
スイッチングレギュレータ１には、スイッチングを行うためのクロック発生手段を有し、この実施形態では、クロック発生手段は、出力電圧（Ｖｏｕｔ）に比例した電圧を出力する２つの直列抵抗（Ｒ１）６１と（Ｒ２）６２、基準電圧（Ｖｒｅｆ）を生成するデジタル−アナログコンバータ（ＤＡＣ）１６、出力電圧（Ｖｏｕｔ）に比例した電圧（Ａ）と基準電圧（Ｖｒｅｆ）との電圧差を増幅する演算増幅回路（ＡＭＰ）１７、三角波を出力する発振回路（ＯＳＣ）１５、演算増幅回路（ＡＭＰ）１７の出力電圧と三角波電圧を比較し、方形波のクロック信号を出力するコンパレータ（ＣＭＰ）１８と、で構成されている。また、スリープ期間中は前記抵抗に流れる電流を遮断するための第３のスイッチング素子２１が設けられている。第３のスイッチング手段２１のゲートには、制御回路２２から出力されるスリープ同期化回路３からの出力に基づいて生成されるスリープ信号（ＤＣＳＬＰｂ）が与えられる。
【００４３】
更に、この発明においては、図示しない機器本体より与えられるスリープ信号（ＳＰＬｂ）を入力して、スイッチングレギュレータ１のスイッチング周期と同期させるためのスリープ同期化回路３が制御回路２２内に設けられる。スイッチングレギュレータ１の動作を停止するためのスリープ信号は、スイッチングレギュレータ１のスイッチング周期とは非同期で出力されるので、この実施形態では、スリープ信号に対応してスイッチングレギュレータ１の動作の停止を制御する制御信号をスリープ同期化回路３により同期させて出力する。
【００４４】
スリープ信号（ＳＰＬｂ）は制御回路２２に与えられ、制御回路２２のスリープ信号同期回路３からの出力に基づいて、スリープ信号に対応してスイッチングレギュレータ１の動作の停止を制御する制御信号（ＡＮＡＳＬＰｂ）を生成し、発振回路（ＯＳＣ）１５及びデジタル−アナログコンバータ（ＤＡＣ）１６のチップイネーブル端子（ＣＥ）に与える。
【００４５】
コンパレータ（ＣＭＰ）１８の出力端子（ＯＵＴ）から出力されるクロック信号は、３入力ノア回路（ＮＯＲ）１３ａの入力と、３入力ナンド回路（ＮＡＮＤ）１４ａの入力に接続されている。
【００４６】
３入力ノア回路（ＮＯＲ）１３ａには、スリープ同期化回路３から出力される信号に基づいて生成される内部スリープ信号（ＤＣＳＬＰ）が、３入力ナンド回路（ＮＡＮＤ）１４ａには、スリープ同期化回路３から出力される内部スリープ信号をインバータ３６で反転した反転内部スリープ信号（ＤＣＳＬＰｂ）が与えられる。さらに、３入力ノア回路（ＮＯＲ）１３ａには、第２のスイッチング素子１２のゲートに与える電圧（ＮＬＳ）が供給され、また、３入力ナンド回路（ＮＡＮＤ）１４ａには、第１のスイッチング素子１１のゲートに与える電圧（ＰＨＳ）が供給される。
【００４７】
制御回路２２には、Ｐｃｈドライブ回路１３の出力である第１のスイッチング素子１１のゲートに与える電圧（ＰＨＳ）並びにＮｃｈドライブ回路１４の出力である第２のスイッチング素子１２のゲートに与える電圧（ＮＬＳ）がそれぞれ与えられる。
【００４８】
クロック信号がローレベルのときは、Ｐｃｈドライブ回路１３の出力電圧（ＰＨＳ）とＮｃｈドライブ回路１４の出力電圧（ＮＬＳ）が共にローレベルになるので、第１のスイッチング素子１１がオン、第２のスイッチング素子１２がオフとなる。また、クロック信号がハイレベルのときは、Ｐｃｈドライブ回路１３の出力電圧（ＰＨＳ）とＮｃｈドライブ回路１４の出力電圧（ＮＬＳ）が共にハイレベルになるので、第１のスイッチング素子１１がオフ、第２のスイッチング素子１２がオンとなる。なお、両ドライブ回路内ではＰｃｈとＮｃｈのＭＯＳトランジスタ（１３ｆ、１３ｇ、１４ｆ、１４ｇ）が同時にオンしないように、クロック信号が変化した直後はＰｃｈとＮｃｈのＭＯＳトランジスタ（１３ｆ、１３ｇ、１４ｆ、１４ｇ）が共にオフになるように制御している。
【００４９】
スリープ同期化回路３に基づいて生成される信号（ＡＮＡＳＬＰｂ）は、デジタル−アナログコンバータ（ＤＡＣ）１６、発振回路（ＯＳＣ）１５のチップイネーブル信号（ＣＥ）として与えられ、信号（ＡＮＡＳＬＰｂ）がローレベルの時には、デジタル−アナログコンバータ（ＤＡＣ）１６は、基準電圧（Ｖｒｅｆ）を発生し、発振回路（ＯＳＣ）１５は三角波を出力する。そしてコンパレータ１８からクロック信号が出力される。また、信号（ＡＮＡＳＬＰｂ）がハイレベル、即ち、スイッチングレギュレータ１の動作が停止する時には、デジタル−アナログコンバータ（ＤＡＣ）１６、発振回路（ＯＳＣ）１５は、動作を停止する。
【００５０】
スリープ信号同期化回路３は、コンパレータ１８から出力されるクロック信号の周期に応じて生成される前記第１のスイッチング素子１１をオン／オフする第１の制御信号（ＰＨＳ）、および前記第２のスイッチング素子１２をオン／オフする第２の制御信号（ＮＬＳ）と、スリープ信号（ＳＬＰｂ）を入力し、スイッチングレギュレータの停止信号（ＤＣＳＬＰ）と（ＤＣＳＬＰｂ）及びクロック発生手段の停止信号（ＡＮＡＳＬＰｂ）を生成するものである。
【００５１】
次に、この発明の特徴とするスリープ信号同期化回路３を図１及び図２のタイミングチャートを参照して更に説明する。
【００５２】
制御回路２２内に設けられたスリープ信号同期化回路３は、Ｐｃｈドライブ回路１３の出力信号（ＰＨＳ）とＮｃｈドライブ回路１４の出力信号（ＮＬＳ）とスリープ信号（ＳＬＰｂ）を入力し、スイッチングレギュレータの停止信号（ＤＣＳＬＰ）と（ＤＣＳＬＰｂ）、および発振手段を構成するデジタル−アナログコンバータ（ＤＡＣ）１６、発振回路（ＯＳＣ）１５の停止信号（ＡＮＡＳＬＰｂ）を出力する。
【００５３】
スリープ信号（ＳＬＰｂ）は、インバータ（ＩＮＶ）３１を介してＤタイプフリップフロップ回路（ＦＦ）３２のデータ入力端子（Ｄ）に接続されている。
【００５４】
Ｐｃｈドライブ回路１３の出力信号（ＰＨＳ）は、ラッチ回路を構成しているナンド回路（ＮＡＮＤ）３７の入力とアンド回路（ＡＮＤ）４０の一方の入力に接続されている。Ｎｃｈドライブ回路１３の出力信号（ＮＬＳ）は、インバータ（ＩＮＶ）３９を介してラッチ回路を構成しているもう一方のナンド回路（ＮＡＮＤ）３８の入力とアンド回路（ＡＮＤ）４０の他方の入力に接続されている。ラッチ回路の出力であるナンド回路（ＮＡＮＤ）３７の出力は、バッファ回路（ＢＵＦ）４１を通して遅延され、この遅延された信号（ＢＵＦ２＿Ｏ）は、アンド回路（ＡＮＤ）４４の一方の入力とインバータ（ＩＮＶ）４２の入力に接続されている。
【００５５】
アンド回路（ＡＮＤ）４０の出力（ＡＮＤ１＿Ｏ）は、アンド回路（ＡＮＤ）４４の他方の入力と、アンド回路（ＡＮＤ）４３の他方の入力に接続されている。
【００５６】
アンド回路（ＡＮＤ）４４の出力（ＡＮＤ２＿Ｏ）は、Ｄタイプフリップフロップ（ＦＦ）３２のクロック入力（ＣＬ）に接続されている。また、アンド回路（ＡＮＤ）４３の出力（ＡＮＤ３＿Ｏ）は、Ｄタイプフリップフロップ（ＦＦ）３３のクロック入力（ＣＬ）に接続されている。
【００５７】
Ｄタイプフリップフロップ（ＦＦ）３２の出力（Ｑ）は、Ｄタイプフリップフロップ（ＦＦ）３３のデータ入力端子（Ｄ）に接続されている。Ｄタイプフリップフロップ（ＦＦ）３３の出力（Ｑ）はナンド回路（ＮＡＮＤ）３４の一方の入力と、ナンド回路（ＮＡＮＤ）４９の一方の入力に接続されている。
【００５８】
ナンド回路（ＮＡＮＤ）３４の出力は、インバータ（ＩＮＶ）３５を介してＰｃｈドライブ回路１３に入力されている。また、インバータ（ＩＮＶ）３５の出力は、インバータ（ＩＮＶ）３６を介してＮｃｈドライブ回路に入力されている。
【００５９】
ナンド回路（ＮＡＮＤ）４９の出力は、インバータ（ＩＮＶ）５０とインバータ（ＩＮＶ）５１を介してクロック発生手段のチップイネーブルに入力されると共に、バッファ回路（ＢＵＦ）３７を介して二つのＤタイプフリップフロップ（ＦＦ）３２と（ＦＦ）３３のセット入力（Ｓｂ）に接続されている。
【００６０】
Ｐｃｈドライブ回路とＮｃｈドライブ回路の各々の出力信号（ＰＨＳ）と（ＮＬＳ）から、図２に示すように、アンド回路（ＡＮＤ）４４とアンド回路（ＡＮＤ）４３の出力として２相のクロック信号（ＡＮＤ２＿Ｏ）と（ＡＮＤ３＿Ｏ）が生成される。
【００６１】
スリープ信号（ＳＬＰｂ）がハイレベルからローレベルに変化すると、この変化は２つのＤタイプフリップフロップ（ＦＦ）３２と（ＦＦ）３３によって遅延されると共に、Ｐｃｈドライブ回路１３とＮｃｈドライブ回路１４の出力信号（ＰＨＳ）と（ＮＬＳ）と同期が取られる。
【００６２】
その結果、スリープ信号（ＳＬＰｂ）がハイレベルからローレベルに変化した後、最初にＮｃｈドライブ回路１４の信号（ＮＬＳ）がハイレベルからローレベルに変化した時点で、Ｄタイプフリップフロップ（ＦＦ）３３の出力信号（ＦＦ２＿Ｏ）は、ローレベルからハイレベルに変化する。
【００６３】
ナンド回路（ＮＡＮＤ）３４の他方の入力にはインバータ（ＩＮＶ）５０の出力が接続されており、この時点ではハイレベルに設定されているので、Ｄタイプフリップフロップ（ＦＦ）３３の出力信号（ＦＦ２＿Ｏ）はナンド回路（ＮＡＮＤ）３４を通ることができる。この信号は、さらにインバータ（ＩＮＶ）３５を介してＰｃｈドライブ回路１３に入力され、Ｐｃｈドライブ回路１３の出力（ＰＨＳ）をハイレベルにし、第１のスイッチング素子１１をオフにする。インバータ（ＩＮＶ）３５の出力信号（ＤＣＳＬＰ）が第１の内部スリープ信号である。
【００６４】
さらに、インバータ（ＩＮＶ）３５の出力はインバータ（ＩＮＶ）３６で反転され、Ｎｃｈドライブ回路１４に入力され、Ｎｃｈドライブ回路の出力（ＮＬＳ）をローレベルにし、同期整流用第２のスイッチング素子１２をオフにする。インバータ（ＩＮＶ）３６の出力信号（ＤＣＳＬＰｂ）が第２の内部スリープ信号である。
【００６５】
ナンド回路（ＮＡＮＤ）４９の他方の入力には、スリープ信号をインバータ（ＩＮＶ）３１で反転した信号が入力されているので、ハイレベルになっている。このため、Ｄタイプフリップフロップ（ＦＦ）３３の出力信号（ＦＦ２＿Ｏ）はナンド回路（ＮＡＮＤ）４９を通り、さらに２つのインバータ（ＩＮＶ）５０と（ＩＮＶ）５１を介してデジタル−アナログコンバータ（ＤＡＣ）１６、発振回路（ＯＳＣ）１５のチップイネーブル端子（ＣＥ）に入力され、発振を停止する。
【００６６】
また、この信号はバッファ回路（ＢＵＦ）３７を介して２つのＤタイプフリップフロップ（ＦＦ）３２と（ＦＦ）３３にセット信号を送り、２つのＤタイプフリップフロップ（ＦＦ）３２と（ＦＦ）３３のセットを行う。インバータ（ＩＮＶ）５１の出力信号（ＡＮＡＳＬＰｂ）が第３の内部スリープ信号である。
【００６７】
このように、スイッチングレギュレータ１を停止するタイミングを、第２のスイッチング素子１２がオンからオフに移行した直後にしている。これは、図２のインダクタ電流に示すように、インダクタに流れる電流が最小のタイミングで行っていることになるので、停止直後に寄生ダイオード（Ｄ１）に流れる電流が小さく、寄生ダイオード（Ｄ１）の破壊防止が行えると共に、出力電圧（Ｖｏｕｔ）の上昇も抑えることができる。
【図面の簡単な説明】
【００６８】
【図１】この発明の実施形態にかかるスイッチングレギュレータを示す回路図である。
【図２】図１に示すスイッチングレギュレータの回路の動作を示すタイミングチャートである。
【図３】待機状態やスリープモードの場合に動作が停止するスイッチングレギュレータを示す回路図である。
【図４】図３に示すスイッチングレギュレータの回路の動作を示すタイミングチャートである。
【符号の説明】
【００６９】
１  スイッチングレギュレータ
３  スリープ同期化回路
１０  ＤＣ−ＤＣコンバータ
１１  第１のスイッチング素子
１２  第２のスイッチング素子
２２  制御回路
２１  第３のスイッチング素子
１３  Ｐｃｈドライブ回路
１４  Ｎｃｈドライブ回路
１５  発振回路（ＯＳＣ）
１６  デジタル−アナログコンバータ（ＤＡＣ）
１７  演算増幅回路（ＡＭＰ）
１８  コンパレータ（ＣＭＰ）
Ｌ１  インダクタ
Ｃ１  コンデンサ
【図１】
2005137182.tif 000003
【図２】
2005137182.tif 000004
【図３】
2005137182.tif 000005
【図４】
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