(57)【要約】【課題】  シリサイド・コンタクトと金属シリサイド・ゲートを備えたＣＭＯＳ構造体の製造において、付随する複雑性とコストを最小化する。【解決手段】  自己整合プロセス（サリサイド）と少なくとも１つのリソグラフィ工程を用いてシリサイド・コンタクト（Ｓ／Ｄおよびゲート）と金属シリサイド・ゲートを組み込むことを可能にする、ＣＭＯＳのシリサイド金属を集積化する方法を提供する。本発明の集積化方法によれば、半導体基板上に堆積する金属の厚さを少なくとも２種類にすることができるから、一部のＣＭＯＳトランジスタの上に薄いシリサイド金属を形成してゲート・コンタクトを形成する際に使用し、他のＣＭＯＳトランジスタの上に厚いシリサイド金属を形成して金属シリサイド・ゲートを形成する際に使用することも可能になる。本発明の集積化方法は金属の堆積厚さを変え金属ゲートを形成する間に存在する金属の量を変化させることにより、複数の相の金属シリサイド・ゲートを形成するのに使用することもできる。【選択図】          図４
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【特許請求の範囲】
【請求項１】
ＣＭＯＳ構造体を形成する方法であって、
複数の被パターニング・ポリシリコン・ゲート領域を備えた平坦化構造体を準備するステップであって、前記複数の被パターニング・ポリシリコン・ゲート領域の各々は基板の表面に設けられ露出した上部ポリシリコン含有表面を有し、前記基板はその中に形成されたシリサイド化ソース／ドレイン・コンタクトを備えている、ステップと、
第１の金属含有層を備えた第１の２層構造体を形成するステップであって、前記第１の金属含有層は各被パターニング・ポリシリコン・ゲート領域の前記露出した上部ポリシリコン含有表面と接触している、ステップと、
前記第１の２層構造体をパターニングして被パターニング構造体を形成するステップであって、前記第１の２層構造体は被パターニング・ポリシリコン・ゲート領域のうちの事前選択したものから除去されている、ステップと、
前記被パターニング構造体上に、第２の金属含有層を備えた第２の２層構造体を形成するステップであって、前記第２の金属含有層は被パターニング・ポリシリコン・ゲート領域のうちの事前選択したものの各々の露出した上部ポリシリコン含有表面と接触している、ステップと、
サリサイド・プロセスを実行して前記第１の金属含有層および前記第２の金属含有層を金属シリサイドに変換するステップと
を備えた
方法。
【請求項２】
平坦化構造体を準備する前記ステップが、
前記基板表面に被パターニング・ポリシリコン・ゲート領域を形成するステップと、
前記基板中に前記シリサイド化ソース／ドレイン領域を形成するステップと、
前記基板および前記被パターニング・ポリシリコン・ゲート領域の表面に、第１の誘電体および第２の誘電体を備えた誘電体積層体を形成するステップと、
前記第２の誘電体を平坦化するステップと
を備えている、
請求項１に記載の方法。
【請求項３】
さらに、
各被パターニング・ポリシリコン・ゲート領域に隣接して少なくとも１つのスペーサを形成するステップ
を備えた、
請求項２に記載の方法。
【請求項４】
前記少なくとも１つのスペーサの厚さは前記被パターニング・ポリシリコン・ゲート領域直下の前記シリサイド化ソース／ドレイン・コンタクトに対する侵入を防止するのに十分なほど厚い、
請求項３に記載の方法。
【請求項５】
前記複数の被パターニング・ポリシリコン・ゲート領域はドープしたポリシリコン・ゲート導電体を備えている、
請求項１に記載の方法。
【請求項６】
前記ポリシリコン・ゲート導電体はＡｓ、Ｐ、Ｂ、Ｓｂ、Ｂｉ、Ｉｎ、Ａｌ、Ｔｌ、Ｇａ、およびこれらの混合物から選択したドーパントによってドープされている、
請求項５に記載の方法。
【請求項７】
前記シリサイド化ソース／ドレイン領域は
前記基板に設け活性化したソース／ドレイン領域の表面の金属をドープする工程と、
第１のアニールを実行して金属シリサイドを形成する工程と、
反応しなかった金属を選択的にエッチング除去する工程と、
第２のアニールを任意事項として実行する工程と
を備えたサリサイド・プロセスを用いて形成する、
請求項１に記載の方法。
【請求項８】
前記金属はＴｉ、Ｔａ、Ｗ、Ｃｏ、Ｎｉ、Ｐｔ、Ｐｄ、およびこれらの合金から成る群から選択する、
請求項７に記載の方法。
【請求項９】
前記第１のアニールはＨｅ、Ａｒ、Ｎ2 、または形成ガス雰囲気中、約３００℃〜約６００℃の温度で実行する、
請求項７に記載の方法。
【請求項１０】
前記任意事項の第２のアニールはＨｅ、Ａｒ、Ｎ2 、または形成ガス雰囲気中、約６００℃〜約８００℃の温度で実行する、
請求項７に記載の方法。
【請求項１１】
前記第１の金属含有層はＮｉ、Ｃｏ、Ｐｔ、Ｔｉ、Ｗ、Ｍｏ、Ｔａ、およびこれらの合金から成る群から選択した金属を含んでいる、
請求項１に記載の方法。
【請求項１２】
前記第１の金属含有層がＣｏまたはＮｉを含んでいる、
請求項１１に記載の方法。
【請求項１３】
前記第１の金属含有層はさらに合金化添加剤を含んでいる、
請求項１２に記載の方法。
【請求項１４】
前記合金化添加物はＣ、Ａｌ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｇｅ、Ｚｒ、Ｎｂ、Ｍｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｉｎ、Ｓｎ、Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｉｒ、Ｐｔ、およびこれらの混合物から成る群から選択する、
請求項１３に記載の方法。
【請求項１５】
前記第１の金属含有層はシリサイド・ゲート・コンタクトを形成する際に使用する、
請求項１に記載の方法。
【請求項１６】
前記第１の金属含有層は金属シリサイド・ゲートを形成する際に使用する、
請求項１に記載の方法。
【請求項１７】
前記パターニング工程はリソグラフィ工程とエッチング工程とを備えている、
請求項１に記載の方法。
【請求項１８】
前記第２の金属含有層はＮｉ、Ｃｏ、Ｐｔ、Ｔｉ、Ｗ、Ｍｏ、Ｔａ、およびこれらの合金から成る群から選択した金属を含んでいる、
請求項１に記載の方法。
【請求項１９】
前記第２の金属含有層はＣｏまたはＮｉを含んでいる、
請求項１８に記載の方法。
【請求項２０】
前記第２の金属含有層はさらに合金化添加物を含んでいる、
請求項１９に記載の方法。
【請求項２１】
前記合金化添加物はＣ、Ａｌ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｇｅ、Ｚｒ、Ｎｂ、Ｍｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｉｎ、Ｓｎ、Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｉｒ、Ｐｔ、およびこれらの混合物から成る群から選択されている、
請求項２０に記載の方法。
【請求項２２】
前記第２の金属含有層はシリサイド・ゲート・コンタクトを形成する際に使用する、
請求項１に記載の方法。
【請求項２３】
前記第２の金属含有層は金属シリサイド・ゲートを形成する際に使用する、
請求項１に記載の方法。
【請求項２４】
前記サリサイド・プロセスは
金属シリサイドを形成する第１のアニール工程と、
反応しなかった金属を選択的にエッチング除去する工程と、
第２のアニールを任意事項として実行する工程と
を備えている、
請求項１に記載の方法。
【請求項２５】
前記第１のアニールはＨｅ、Ａｒ、Ｎ2 、または形成ガス雰囲気中、約３００℃〜約６００℃の温度で実行する、
請求項２４に記載の方法。
【請求項２６】
前記任意事項の第２のアニールはＨｅ、Ａｒ、Ｎ2 、または形成ガス雰囲気中、約６００℃〜約８００℃の温度で実行する、
請求項２４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体基板上への回路装置の製造に関し、特にシリサイド・コンタクトとシリサイド金属ゲートを形成する、ＣＭＯＳ（complementary metal oxide semiconductor)トランジスタの製造方法に関する。
【背景技術】
【０００２】
従来技術を通じて、ＣＭＯＳ用の既存のプロセス・フロー中で金属ゲートの集積化を実行するのは困難であることが判明している。大部分の金属ゲート材料はソース／ドレイン（Ｓ／Ｄ）接合活性化アニールに必要な高温処理中にゲート誘電体と相互作用する。金属ゲート積層体が高温アニールの影響を受けないようにする必要性から、「ゲートは最後（gate last)」プロセスすなわち「置換ゲート（replacement gate）」プロセスが開発された。このプロセスでは、ゲート積層体を最後に形成するとともに、引き続く処理の間に５００℃未満に保つ。従来技術の置換ゲート・プロセスによって金属ゲート用の材料の選択肢が増えるが、プロセスの複雑性とコストが増大する。
【０００３】
本出願人の出願に係る米国特許出願第１０／３００１６５号（２００２年１１月２０日出願）には、「置換ゲート」プロセスを使用しない既存のＣＭＯＳトランジスタのプロセス・フローにおいて金属ゲートのシリサイドを形成する方法が記載されている。この別の方法では、付加する処理工程数が最小化しているから、複雑性が最小限になるとともにコストが低減する。
【０００４】
「置換ゲート」プロセスを使用していないのは大きな利点である。米国特許出願第１０／３００１６５号に記載された別の方法の第２の利点は標準のＰＶＤ（physical vapor deposition)によってシリサイド金属ゲート形成用の金属を堆積することができる点である。米国特許出願第１０／３００１６５号ではゲート誘電体上に金属を直接に堆積していないから、ＣＶＤ（chemical vapor deposition)やＡＬＤ（atomic layer deposition)を使用する必要がない。すなわち、プラズマを使用していないから、ゲート誘電体が受ける損傷を最小限にすることができる。
【０００５】
さらなる利点はシリサイド金属ゲートを形成した後におけるゲート誘電体のパッシベーションが容易になる点である。水素はシリサイド中を容易に拡散するから、既存の炉アニール・プロセス中でのパッシベーションが可能になる。
【０００６】
現在のＣＭＯＳ技術では装置のソース／ドレイン（Ｓ／Ｄ）領域およびゲート領域へのコンタクトとしてシリサイドを使用している。現在使用されている低抵抗率かつ低コンタクト抵抗のシリサイドの例としてＴｉＳｉ2 、ＣｏＳｉ2 、ＮｉＳｉのＣ５４相が挙げられる。これら３つのシリサイドはすべて自己整合シリサイド・プロセス（すなわちサリサイド・プロセス）を用いて集積化する。このプロセスはキャップ層（たとえばＴｉＮ、Ｔｉ、またはＷ）を備えた金属（Ｔｉ、Ｃｏ、またはＮｉ）のブランケット（全面敷きつめ）堆積と、第１の低温でのアニールによる第１のシリサイド相（すなわちＴｉＳｉ2 、ＣｏＳｉ2 、ＮｉＳｉのＣ４９相）の形成と、キャップ層、およびシリコンとコンタクトしていない未反応の金属の選択ウエットエッチング除去と、第２の高温でのアニールによる低抵抗金属シリサイド相（ＴｉＳｉ2 またはＣｏＳｉ2 のＣ５４相）の形成とから成る。ＮｉＳｉは抵抗が小さいから第２のアニールを必要としない。
【０００７】
Ｎｉシリサイド用のさらなる方法は第１のアニールの間に金属に富んだＮｉシリサイドを形成したのち第２のアニールの間にＮｉＳｉを形成するものである。これら特定のシリサイドの利点はそれらはすべて自己整合プロセスで実現できるからさらなるリソグラフィ工程を必要としない点である。
【特許文献１】米国特許出願第１０／３００１６５号
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上述した観点から、Ｓ／Ｄ領域およびゲート領域へのシリサイド・コンタクトならびに金属シリサイド・ゲートを集積化しうる集積化方法を実現する必要性が以前として存在する。また、ゲート金属およびコンタクトとして複数のシリサイド相すなわちシリサイド種別を実現しうる集積化方法を実現することが求められている。
【課題を解決するための手段】
【０００９】
本発明は自己整合プロセス（サリサイド）と少なくとも１つのリソグラフィ工程を用いてシリサイド・コンタクト（Ｓ／Ｄおよびゲート）と金属シリサイド・ゲートを組み込むことを可能にする、ＣＭＯＳのシリサイド金属を集積化する方法を提供する。本発明の集積化方法によれば、シリサイド・コンタクトと金属シリサイド・ゲートを備えたＣＭＯＳ構造体を製造する際に付随する複雑性とコストを最小化することができる。
【００１０】
本発明の集積化方法によれば、半導体基板上に堆積する金属の厚さを少なくとも２種類にすることができるから、一部のＣＭＯＳトランジスタの上に薄いシリサイド金属を形成してゲート・コンタクトを形成する際に使用し、他のＣＭＯＳトランジスタの上に厚いシリサイド金属を形成して金属シリサイド・ゲートを形成する際に使用することも可能になる。本発明の集積化方法は金属の堆積厚さを変え金属ゲートを形成する間に存在する金属の量を変化させることにより、複数の相の金属シリサイド・ゲートを形成するのに使用することもできる。
【００１１】
本発明のさらなる利点は本発明の集積化方法は複数のシリサイド種別のコンタクトと金属シリサイド・ゲートを形成するのに使用することができる点である。
【００１２】
異なる相の例を挙げる。
Ｎｉの厚さを変化させると、一部の金属シリサイド・ゲートは金属豊富相（metal rich phase）になり、他の金属シリサイド・ゲートはＮｉＳｉ相になる。異なるシリサイド種別の例を挙げる。ＣｏＳｉ2 は一部のデバイスへのコンタクトとして使用することができる（その場合、ゲートは過剰ドープされたポリシリコンから成り上部にシリサイド・コンタクトを備えている）。ＮｉＳｉは他のデバイス上の金属シリサイドとして使用することができる（その場合、ゲート・ポリシリコンはすべて利用済みになる）。
【００１３】
本発明の方法は半導体基板上に設けられた複数の被パターニング・ポリシリコン・ゲート領域を備えた平坦化構造体を準備することで開始する。各被パターニング・ポリシリコン・ゲート（すなわちポリシリコン・ゲート導電体）の上表面は露出している。初期構造体では、各ＣＭＯＳトランジスタはポリシリコン・ゲート領域とシリサイド化ソース／ドレイン領域を備えている。
【００１４】
そのような構造体を準備したら、各被パターニング・ポリシリコン・ゲート領域の露出した上表面を備えた平坦化構造体の表面に第１の金属含有層と第１のキャップ層を備えた第１の２層構造体を堆積する。
【００１５】
次に、第１の２層構造体を備えた構造体をリソグラフィによってパターニングして一部のポリシリコン・ゲートを露出させ、他のポリシリコン・ゲートは保護されたままにする。次いで、この構造体の表面に、第２の金属含有層と第２のキャップ層を備えた第２の２層構造体を形成する。第２の金属含有層は露出したポリシリコン・ゲートの表面に直接に形成する。
【００１６】
第１の金属含有層および第２の金属含有層の厚さならびにそれらの層で使用している金属の種別に応じて、最終ゲート構造体中に存在するものを調製することができる。したがって、ポリＳｉへのコンタクトおよび金属ゲート用に様々なシリサイド種別とシリサイド相を形成することができる。
【００１７】
次いで、サリサイド・プロセスを実行する。これにより、第１の金属含有層および第２の金属含有層とその下に存在するＳｉ含有材料との間に反応が生じるから、引き続いてシリサイド・ゲートと金属シリサイド・ゲートを形成することができる。
【発明を実施するための最良の形態】
【００１８】
図１〜図５を参照する。図１〜図５は本発明の様々な段階における半導体ＣＭＯＳ構造体の断面図である。図面では２つのポリシリコン・ゲートの存在（すなわちｐＦＥＴトランジスタとｎＦＥＴトランジスタを備えたＣＭＯＳトランジスタ構造体）を示しているが、本発明はこのようなポリＳｉゲート数に限定されない。それどころか、本発明に係る集積化プロセスは任意個数のポリＳｉゲートについて機能する。したがって、単一の半導体構造体を横切って複数のポリＳｉゲートが存在している。
【００１９】
留意点を挙げると、図１〜図５は本発明の可能性のある一実施形態を示すものであり、第１の金属含有層は薄い層でありシリサイド金属ゲート・コンタクトを形成する際に使用し、第２の金属含有層は厚い層でありシリサイド金属ゲートを形成する際に使用する。この実施形態を説明したが、２層構造体の各々に堆積する金属の厚さと種別を変更することにより、本発明を変更することができる。これにより、様々な種別と相のシリサイド・ゲート・コンタクトとシリサイド金属ゲートを実現することが可能になる。
【００２０】
図１は本発明で使用する初期平坦化構造体を示す図である。特に、図１に示す初期平坦化構造体は半導体基板１０を備えている。半導体基板１０はその中に形成した分離領域１２とシリサイド化ソース／ドレイン・コンタクト２６を備えている。本発明の初期平坦化構造体は複数の被パターニング・ポリＳｉゲート領域１８も備えている。被パターニング・ポリＳｉゲート領域１８の各々は半導体基板１０の表面に形成したゲート誘電体１４とポリＳｉゲート導電体１６を備えている。被パターニング・ポリＳｉゲート領域１８の各々はその各側壁上に形成した少なくとも１つのスペーサ２０も備えている。図面では、２つのスペーサ２２、２４が示されている。
【００２１】
平坦化構造体は半導体基板１０の表面の、被パターニング・ポリＳｉゲート領域１８に隣接する領域に配置された第１の誘電体３０と第２の誘電体３２を備えた平坦化構造体２８も備えている。第２の誘電体３２は各被パターニング・ポリＳｉゲート領域１８の上表面、すなわち各ポリＳｉゲート導電体１６の上表面と同一平面をなす上表面を有する。
【００２２】
図１に示す初期構造体の半導体基板１０としては、次に示す半導体材料を使用することができるが、それらに限定されない。すなわち、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、Ｇａ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、および他のすべてのIII-Ｖ族化合物半導体である。半導体基板１０としては層化半導体、たとえばＳｉ／Ｇｅ、ＳＯＩ（silicon-on-insulator）、ＳＧＯＩ（SiGe-on-insulstor)も使用することができる。本発明の一部の実施形態では、半導体基板１０はＳｉ含有半導体材料から成るのが望ましい。半導体基板１０はドープされていてもよいしアンドープでもよい、あるいはその中にドープした領域とアンドープの領域を備えていてもよい。
【００２３】
図１において、参照番号１１ａは第１のドープ（ｎまたはｐ）領域を指し、参照番号１１ｂは第２のドープ（ｎまたはｐ）領域を指している。第１のドープ領域および第２のドープ領域の導電型は同じでもよいし、異なっていてもよい。これらイオン打ち込み（I/I)ドープした領域は「ウェル」は呼ばれている。
【００２４】
次いで、半導体基板１０中に分離領域１２を形成する。分離領域１２は図示するようにトレンチ分離領域であってもよいし、フィールド酸化膜分離領域であってもよい。トレンチ分離領域は当業者に周知の既存のトレンチ分離プロセスを用いて形成する。たとえば、トレンチ分離領域を形成する際にリソグラフィ工程、エッチング工程、およびトレンチ誘電体を用いたトレンチ充填工程を使用する。任意実行事項として、トレンチ充填工程に先行してトレンチにライナ（下敷き層）を形成してもよいし、トレンチ充填工程の後に焼きしめ（densification)工程を実行してもよいし、トレンチ充填工程の次に平坦化工程を実行してもよい。フィールド酸化膜領域はいわゆるローカル・オクシデーション・オブ・シリコン（local oxidation of silicon: シリコンの局所酸化）プロセスを用いて形成する。
【００２５】
半導体基板１０中に分離領域１２を形成した後、半導体基板１０および（それが堆積した誘電体である場合には）分離領域１２の表面を含む構造体の表面全体にゲート誘電体１４を形成する。ゲート誘電体１４は熱成長プロセス、たとえば酸化、窒化、またはオキシナイトライド化によって形成することができる。あるいは、ゲート誘電体１４は堆積プロセス、たとえばＣＶＤ（chemical vapor deposition)、プラズマ支援ＣＶＤ、ＡＬＤ（atomic layer deposition)、蒸着、反応性スパッタリング、化学溶液堆積（chemical solution deposition）、および他の同様の堆積プロセスによって形成することができる。ゲート誘電体１４は上述したプロセスの任意の組み合わせを用いても形成することができる。
【００２６】
ゲート誘電体１４はたとえば次に示す絶縁材料から成るが、それらに限定されない。すなわち、酸化物、窒化物、オキシナイトライド、および／またはシリケートである。（「Ａおよび／またはＢ」は「ＡおよびＢ、Ａ、またはＢ」を表わす。）一実施形態では、ゲート誘電体１４は酸化物、たとえばＳｉＯ2 、ＨｆＯ2 、ＺｒＯ2 、Ａｌ2 Ｏ3 、ＴｉＯ2 、Ｌａ2 Ｏ3 、ＳｒＴｉＯ3 、ＬａＡｌＯ3 から成るのが望ましい。
【００２７】
ゲート誘電体１４の物理的厚さは変動しうる。しかし、ゲート誘電体１４の厚さは典型的には約０．５ｎｍ〜約１０ｎｍであるが、約０．５ｎｍ〜約３ｎｍの厚さがより典型的である。
【００２８】
ゲート誘電体１４を形成した後、既知の堆積プロセス（たとえばＰＶＤ（physical vapor deposition)、ＣＶＤ、蒸着など）を用いてゲート誘電体１４上にポリシリコン（すなわちポリＳｉ）のブランケット層１６を形成する。ポリシリコンのブランケット層１６はドープされていてもよいし、アンドープでもよい。ドープする場合には、ポリシリコンのブランケット層１６を形成する際にインサイチュ（in-situ)ドーピング・プロセスを使用する。あるいは、ドープト・ポリＳｉ層１６は堆積、イオン打ち込み、およびアニールによって形成することができる。
【００２９】
ポリＳｉ層１６をドープすると、形成したシリサイド・ゲートの仕事関数がシフトする。ドープに使用するイオンの例としてはＡｓ、Ｐ、Ｂ、Ｓｂ、Ｂｉ、Ｉｎ、Ａｌ、Ｔｌ、Ｇａ、またはこれらの混合物が挙げられる。本発明のこの時点におけるポリシリコン層１６の厚さ（すなわち高さ）は使用する堆積プロセスに応じて変化する。ポリシリコン層１６の垂直方向厚さは典型的には約２０ｎｍ〜約１８０ｎｍであるが、約４０ｎｍ〜約１５０ｎｍの厚さがより典型的である。
【００３０】
次いで、リソグラフィとエッチングによってブランケット・ポリシリコン層１６（および任意実行事項としてゲート誘電体１４）をパターニングして被パターニング・ポリシリコン・ゲート領域１８を形成する。被パターニング・ポリシリコン・ゲート領域１８の寸法（すなわち長さ）は同じである。あるいは、被パターニング・ポリシリコン・ゲート領域１８の寸法は装置性能を改善するために可変にしてもよい。リソグラフィ工程にはブランケット堆積ポリシリコン１６の上表面へのフォトレジストの塗布と、所望の照射パターンに合わせたフォトレジストの露出と、既存のレジスト現像液を用いた被露出フォトレジストの現像とが含まれる。次いで、ドライ・エッチング・プロセスを用いてフォトレジストのパターンをポリシリコンのブランケット層１６に転写する。エッチングが完了したら、被パターニング・フォトレジストを剥離する。一部の実施形態では、フォトレジストを形成する前にハードマスクを形成し、ポリシリコンのブランケット層１６をパターニングする際に使用する。
【００３１】
被パターニング・ポリシリコン・ゲート領域１８を形成する際に本発明で使用しうる好適なドライ・エッチング・プロセスには次に示すものがあるが、それらに限定されない。すなわち、ＲＩＥ（reactive ion etching）、イオン・ビーム・エッチング、プラズマ・エッチング、レーザ・アブレーションである。使用するドライ・エッチング・プロセスには通常、下に存在するゲート誘電体１４に対して選択性がある。したがって、このエッチング工程によって通常、ゲート誘電体１４は除去されない。しかし、一部の実施形態では、このエッチング工程を用いて、被パターニング・ポリシリコン・ゲート領域１８によって保護されていない、ゲート誘電体１４の部分を除去している。
【００３２】
次に、各被パターニング・ポリシリコン・ゲート領域１８の露出した側壁上に少なくとも１つのスペーサ２０を形成する。少なくとも１つのスペーサ２０は絶縁体（たとえば酸化物、窒化物、オキシナイトライド、および／またはそれらの任意の組み合わせ）から成る。少なくとも１つのスペーサ２０は堆積とエッチングによって形成する。図面では、２つのスペーサが示されている。
【００３３】
特に、図１には、第１の幅を有する第１のスペーサ２２と第２の幅を有する第２のスペーサ２４とを備えた構造体が示されている。第１の幅は第２の幅よりも狭い。別の実施形態では、２スペーサ方式を単一スペーサで置換する。この場合、この単一スペーサは図１に示す第１の幅と第２の幅の合計と実質的に等しい幅を有する幅広スペーサである。
【００３４】
第１のスペーサと第２のスペーサを使用する場合、第１のスペーサと第２のスペーサば異なる材料から成る。たとえば、第１のスペーサ２２はＳｉＯ2 から成り、第２のスペーサ２４はＳｉ3 Ｎ4 から成る。
【００３５】
スペーサの幅は（引き続いて形成する）ソース／ドレイン・シリサイド・コンタクトがポリシリコン・ゲート導電体１６の端の直下からトランジスタのチャネル領域中に侵入しないよう十分に広くする必要がある。通常、底部で計測したスペーサの幅が約２０ｎｍ〜約８０ｎｍの場合、ソース／ドレイン・シリサイド・コンタクトはゲート積層体の端の直下から侵入することはない。
【００３６】
スペーサを形成した後、基板中にソース／ドレイン拡散領域（特に図示せず）を形成する。ソース／ドレイン拡散領域はイオン打ち込み工程とアニール工程を用いて形成する。アニール工程は先行するイオン打ち込み工程で打ち込んだドーパントを活性化させるように機能する。イオン打ち込みとアニールの条件は当業者に周知である。
【００３７】
次に、先行して除去していない場合、ゲート誘電体１４を選択的に除去する化学エッチング・プロセスを用いてゲート誘電体１４の露出した部分を除去する。このエッチング工程は半導体基板１０の上表面および分離領域１２の上表面で停止させる。ゲート誘電体１４の露出した部分を除去する際には任意の化学エッチャントを使用しうるが、一実施形態では希フッ酸（ＤＨＦ）を使用する。
【００３８】
次いで、サリサイド・プロセスを用いてソース／ドレイン（Ｓ／Ｄ）シリサイド・コンタクト２６を形成する。サリサイド・プロセスはソースドレイン拡散領域を備えた半導体基板１０の露出した表面に金属を堆積する工程と、金属シリサイドを形成する第１のアニール工程と、反応しなかった金属をすべて選択的にエッチング除去する工程と、（必要な場合には）第２のアニールを実行する工程とを備えている。Ｓ／Ｄシリサイド化工程中にゲートがシリサイド化するのを防止するためにポリＳｉゲート領域１６の表面に絶縁キャップ層を設けてもよい。
【００３９】
半導体基板１０がシリコンを含んでいない場合、半導体基板１０の露出した表面にシリコン層（図示せず）を成長させ、ソース／ドレイン・シリサイド・コンタクト２６を形成する際にそれを使用してもよい。
【００４０】
ソース／ドレイン・シリサイド・コンタクト２６を形成する際に用いる金属はシリコンと反応して金属シリサイドを形成しうる任意の金属から成る。そのような金属の例には次に示すものが挙げられるが、それらに限定さない。すなわち、Ｔｉ、Ｔａ、Ｗ、Ｃｏ、Ｎｉ、Ｐｔ、Ｐｄ、およびこれらの合金である。一実施形態では、Ｃｏが好適な金属である。そのような実施形態では、第２のアニール工程が必要である。別の実施形態では、ＮｉまたはＰｔが好適である。この実施形態では、第２のアニール工程は通常、実行しない。
【００４１】
金属は既存の任意の堆積プロセス、たとえばスパッタリング、ＣＶＤ、蒸着、化学溶液堆積、めっきなどを用いて堆積することができる。
【００４２】
通常、第１のアニールは第２のアニールよりも低い温度で実行する。通常、第１のアニール（これは高抵抗シリサイド相材料を形成することもあるし、そうでないこともある）は連続加熱方式または様々な定率変動・飽和加熱サイクル（ramp and soak heating cycle)を用いて約３００℃〜約６００℃の温度で実行する。第１のアニール工程は約３５０℃〜約５５０℃の温度で実行するのがより望ましい。第２のアニールは連続加熱方式または様々な定率変動・飽和加熱サイクルを用いて約６００℃〜約８００℃の温度で実行する。第２のアニール工程は約６５０℃〜約７５０℃の温度で実行するのがより望ましい。通常、第２のアニールによって、高抵抗シリサイドが低抵抗のシリサイド相に変換される。
【００４３】
サリサイド・アニールはガス（たとえばＨｅ、Ａｒ、Ｎ2 、または形成ガス）雰囲気中で行なう。ソース／ドレイン・シリサイド・コンタクト・アニール工程では異なる雰囲気を使用する。あるいは、同工程は同じ雰囲気中で実行する。たとえば、両アニール工程でＨｅを使用する。あるいは、第１のアニール工程ではＨｅを使用し、第２のアニール工程では形成ガスを使用してもよい。
【００４４】
選択エッチング工程には反応しなかった金属を選択的に除去しうる既存の任意のエッチング・プロセスがある。例としては、硫酸／過酸化水素溶液を用いたウエット・エッチングが挙げられる。
【００４５】
次いで、第１の誘電体層３０と第２の誘電体層３２を備えた被パターニング誘電体積層体２８を形成する。第１の誘電体層３０はエッチング停止層として機能し、第２の誘電体層３２は層間誘電体として機能する。被パターニング誘電体積層体２８の第１の誘電体層３０と第２の誘電体層３２は異なる絶縁材料（たとえば酸化物、窒化物、オキシナイトライドなど）から成る。
【００４６】
本発明の一実施形態では、誘電体積層体の第１の誘電体層３０はＳｉ3 Ｎ4 から成り、第２の誘電体層３２はＳｉＯ2 から成る。図示するように、被パターニング誘電体積層体２８は分離領域１２とソース／ドレイン・シリサイド・コンタクト２６を覆っているが、各被パターニング・ポリシリコン・ゲート領域２０の上表面は露出されたままにしている。特に、この露出された上表面はポリシリコン・ゲート導電体１６の上表面である。
【００４７】
第１の誘電体層３０と第２の誘電体層３２は同じまたは異なる堆積プロセスを用いて形成する。誘電体積層体の第１の誘電体層３０と第２の誘電体層３２を形成する際に使用しうる好適な堆積プロセスの例として次に示すものが挙げられるが、それらに限定されない。すなわち、ＣＶＤ、ＡＬＤ、ＰＶＤ、化学溶液堆積、蒸着、および他の同様の堆積プロセスである。平坦化する前の誘電体積層体の元の厚さは変動しうるが、その厚さはポリシリコン・ゲート領域２０の高さよりも高い必要がある。
【００４８】
第１の誘電体層と第２の誘電体層を形成したら、既存の平坦化プロセス（たとえばＣＭＰ（chemical mechanical polishing)および／または研磨など）によって第２の誘電体層３２を平坦化する。
【００４９】
次に、たとえば図２に示すように、図１に示す構造体全体の表面に第１の２層構造体３４を形成する。第１の２層構造体３４は第１の金属含有層３６と第１のキャップ層３８から成る。図２に示すように、まず第１の金属含有層３６を形成し、その後、第１のキャップ層３８を形成する。本発明では、第１の金属含有層３６の厚さによっては、第１の金属含有層３６はシリサイド・ゲート・コンタクトおよびシリサイド金属ゲートのうちの一方を形成する際に使用してもよい。
【００５０】
第１の２層構造体３４の第１の金属含有層３６はポリシリコンと反応して金属シリサイドを形成しうる任意の金属から成る。そのような金属の例として次に示すものが挙げられるが、それらに限定さない。すなわち、Ｎｉ、Ｃｏ、Ｐｔ、Ｔｉ、Ｗ、Ｍｏ、Ｔａ、またはこれらの合金である。これらの金属の積層体も第１の金属含有層３６として使用することができる。これら様々な金属のうちではＣｏまたはＮｉを使用するのが望ましい。
【００５１】
本発明の一部の実施形態では、第１の金属含有層３６に含まれる金属として金属シリサイドの形成を促進しうる合金化添加剤（alloying additive)を用いている。本発明で使用しうる合金化添加剤の例として次に示すものが挙げられる。すなわち、Ｃ、Ａｌ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｇｅ、Ｚｒ、Ｎｂ、Ｍｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｉｎ、Ｓｎ、Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｉｒ、Ｐｔ、またはこれらの混合物である（ただし、これらの合金化添加剤は第１の金属含有層３６中の金属と同じものではない）。合金化添加剤は、それが存在する場合、約０．１〜約５０原子パーセントの量だけ存在する。
【００５２】
本発明の一実施形態では、第１の２層構造体３４の第１の金属含有層３６は薄い層であり、その厚さは典型的には約５ｎｍ〜約１５ｎｍであるが、約８ｎｍ〜約１２ｎｍの厚さがより典型的である。本発明の別の実施形態では、第１の２層構造体３４の第１の金属含有層３６は厚い層であり、その厚さは典型的には約５ｎｍ〜約１００ｎｍであるが、約１０ｎｍ〜約６０ｎｍの厚さがより典型的である。
【００５３】
第１の２層構造体３４の第１の金属含有層３６は既存の任意の堆積プロセス（たとえばスパッタリング、ＣＶＤ、化学溶液堆積、めっきなど）を用いて形成する。
【００５４】
第１の２層構造体３４の第１のキャップ層３８は第１の金属含有層３６の表面に形成するものであるが、シリサイドを形成するために使用し下に存在する金属中に酸素が侵入するのを防止しうる任意の金属を用いることができる。そのようなキャップ層の例としてＴｉＮ、Ｗ、またはＴｉを挙げることができる。第１のキャップ層３８の厚さは典型的には約５ｎｍ〜約５０ｎｍであるが、約１０ｎｍ〜約２５ｎｍの厚さがより典型的である。第１のキャップ層３８は既存の堆積プロセス（たとえばＰＶＤやＣＶＤ）を用いて形成する。
【００５５】
次に、図２に示す構造体にフォトレジストを塗布する。次いで、塗布したフォトレジストにリソグラフィを適用する。この結果、被パターニング・ポリシリコン・ゲート２０のうちの事前選択したものを覆う、第１の２層構造体３４の部分を露出させるとともに被パターニング・ポリシリコン・ゲート２０の他のものを保護する被パターニング・フォトレジスト４０（図３参照）が形成される。次いで、被パターニング・ポリシリコン・ゲート２０のうちの事前選択したものを覆う露出した材料（すなわち第１の２層構造体３４）を除去してポリシリコン・ゲート２０のうちの事前選択したものの各々のポリシリコン含有表面を少なくとも露出させる。特に、第１のキャップ層３８の露出した部分をまず除去した後、下に存在する第１の金属含有層３６を除去する。
【００５６】
この除去プロセスはウエット・エッチング・プロセスを用いて実行する。このウエット・エッチング・プロセスでは、第１のキャップ層３８の露出した部分を選択的に除去した後、下に存在する第１の金属含有層３６を除去し、その下に存在するポリシリコン・ゲート２０および第２の誘電体３２の表面でエッチングを停止させる。一例として、上記ウエット・エッチング・プロセスとしてＨ2 Ｏ：Ｈ2 Ｏ2 ：ＨＣｌ＝２０：１：１を含有するエッチャントを使用するものが挙げられる。留意点を挙げると、上記ウエット・エッチング・プロセスでは、露出した第１のキャップ層３８とその下に存在する第１の金属含有層３６を被パターニング・フォトレジスト４０に損傷を与えることなく選択的に除去する必要がある。
【００５７】
図３は上記ウエット・エッチングの後に形成される構造体を示す図である。図示する構造体において、事前選択したポリシリコン・ゲート２０のポリシリコン含有表面は露出されているが、他のゲート領域は上に存在する被パターニング・フォトレジスト４０によって保護されている。
【００５８】
図示しない別の実施形態では、構造体上にフォトレジストを形成する前に第１のキャップ層３８上に低温酸化膜（ＬＴＯ）を形成する。フォトリソグラフィによってフォトレジストをパターニングした後、露出した事前選択のゲート領域からウエットＨＦエッチングを用いてこのＬＴＯを除去する。フォトレジストを除去した後、このＬＴＯをハードマスクとして使用し、露出した第１のキャップ層３８とその下に存在する第１の金属含有層３６をウエット・エッチング・プロセスまたはＲＩＥプロセスによって除去する。
【００５９】
露出した第１のキャップ層３８とその下に存在する第１の金属含有層３６のエッチングが事前選択したポリシリコン・ゲート領域２０上で完了したら、当業者に周知の既存の剥離プロセスを用いて被パターニング・フォトレジスト４０またはＬＴＯを除去する。
【００６０】
本発明のこの時点において、事前選択したポリシリコン・ゲート２０の各々の露出したポリシリコン表面１６をクリーニングし露出したポリシリコン表面からシリコン酸化物を除去する必要がある。本発明では、シリコン酸化物を除去しうる任意のクリーニング・プロセスを使用することができる。そのようなクリーニング・プロセスの一例として、希フッ酸を挙げることができる。
【００６１】
図４は図３に示す構造体上に第２の２層構造体４２を形成した後の構造体を示す図である。第２の２層構造体４２は第２の金属含有層４４と第２のキャップ層４６から成る。図４に示すように、第２の金属含有層４４をまず形成した後、第２のキャップ層４６を形成する。本発明では、第２の金属含有層４４はシリサイド・ゲート・コンタクトおよびシリサイド金属ゲートのうちの一方を形成する際に使用することができる。
【００６２】
第２の２層構造体４２の第２の金属含有層４４はポリシリコンと反応して金属シリサイドを形成しうる任意の金属から成る。第２の金属含有層４４は第１の金属含有層３６と同じ金属から構成されていてもよいし、異なる金属から構成されていてもよい。第２の金属含有層４４として使用しうるような金属の例として次に示すものが挙げられるが、それらに限定さない。すなわち、Ｎｉ、Ｃｏ、Ｐｔ、Ｔｉ、Ｗ、Ｍｏ、Ｔａ、またはこれらの合金である。本発明では、これらの金属の積層体も第２の金属含有層４４として考えることができる。これら様々な金属のうちでは第２の金属含有層４４としてＣｏまたはＮｉを使用するのが望ましい。
【００６３】
本発明の一部の実施形態では、第２の金属含有層４４に含まれる金属として金属シリサイドの形成を促進しうる合金化添加剤を用いている。本発明で使用しうる合金化添加剤の例として次に示すものが挙げられる。すなわち、Ｃ、Ａｌ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｇｅ、Ｚｒ、Ｎｂ、Ｍｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｉｎ、Ｓｎ、Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｉｒ、Ｐｔ、またはこれらの混合物である（ただし、これらの合金化添加剤は第２の金属含有層４４中の金属と同じものではない）。合金化添加剤は、それが存在する場合、約０．１〜約５０原子パーセントの量だけ存在する。
【００６４】
本発明の一実施形態では、第２の金属含有層４４の厚さは第１の金属含有層３６の厚さよりも厚い。その実施形態では、第２の金属含有層４４の厚さは典型的には約５ｎｍ〜約１００ｎｍであるが、約１０ｎｍ〜約６０ｎｍの厚さがより典型的である。
【００６５】
本発明の別の実施形態では、第２の金属含有層４４の厚さは第１の金属含有層３６の厚さよりも薄い。その実施形態では、第２の金属含有層４４の厚さは典型的には約５ｎｍ〜約１５ｎｍであるが、約８ｎｍ〜約１２ｎｍの厚さがより典型的である。
【００６６】
本発明のさらに別の実施形態では、第２の金属含有層４４の厚さは第１の金属含有層３６の厚さと実質的に等しい。
【００６７】
第２の金属含有層４４は既存の任意の堆積プロセス（たとえばスパッタリング、ＣＶＤ、蒸着、化学溶液堆積、めっきなど）を用いて形成する。
【００６８】
第２の２層構造体４２の第２のキャップ層４６にはシリサイドを形成するために使用し下に存在する金属中に酸素が侵入するのを防止しうる任意の金属を用いることができる。そのようなキャップ層の例としてＴｉＮ、Ｗ、またはＴｉを挙げることができる。第２のキャップ層４６の厚さは典型的には約５ｎｍ〜約５０ｎｍであるが、約１０ｎｍ〜約２５ｎｍの厚さがより典型的である。第２のキャップ層４６は既存の堆積プロセス（たとえばＰＶＤやＣＶＤ）を用いて形成する。
【００６９】
本発明の一実施形態では、図３〜図５に示す処理工程を複数回繰り返してゲート・コンタクトおよび金属シリサイド・ゲート用に複数のシリサイド種別すなわちシリサイド相を形成することができる。異なるシリサイド種別を使用する場合、アニール温度と熱劣化温度が異なる可能性がある点に留意することが重要である。
【００７０】
図５は被パターニング・ポリシリコン・ゲートの１つの表面にシリサイド・コンタクト４８を形成し、金属シリサイド・ゲート５０を形成した後のＣＭＯＳ装置を示す図である。特に、図５に示すシリサイドはサリサイド・プロセスを用いて形成する。このサリサイド・プロセスは金属シリサイドを形成するのに十分な第１の温度における第１のアニールと、反応しなかった金属およびキャップ層を除去する選択エッチングと、最も抵抗率の小さなシリサイド相を形成するのに十分な第２の温度における任意事項としての第２のアニールとから成る。
【００７１】
通常、第１のアニールは第２のアニール工程よりも低い温度で実行する。通常、第１のアニール工程（これは高抵抗シリサイド相材料を形成することもあるし、そうでないこともある）は連続加熱方式または様々な定率変動・飽和加熱サイクルを用いて約３００℃〜約６００℃の温度で実行する。第１のアニール工程は約３５０℃〜約５５０℃の第１の温度で実行するのがより望ましい。第２のアニール工程は連続加熱方式または様々な定率変動・飽和加熱サイクルを用いて約６００℃〜約８００℃の第２の温度で実行する。第２のアニール工程は約６５０℃〜約７５０℃の第２の温度で実行するのがより望ましい。通常、第２のアニールによって、高抵抗シリサイドが低抵抗のシリサイド相に変換される。サリサイド・アニールはガス（たとえばＨｅ、Ａｒ、Ｎ2 、または形成ガス）雰囲気中で行なう。第１のアニール工程と第２のアニール工程とで同じまたは異なる雰囲気を使用することができる。
【００７２】
サリサイド・プロセスで使用する選択エッチング・プロセスには反応しなかった金属とキャップ層を構造体から選択的に除去しうる任意のエッチング・プロセスが含まれる。使用しうる選択エッチング・プロセスの例としては、硫酸／過酸化水素溶液またはそれらの組み合わせ用いたウエット・エッチングが挙げられる。
【００７３】
以上、その好適な実施形態について本発明を特に示すとともに記述したが、当業者が理解しうる点を挙げると、本発明の範囲と本旨の内で形態および詳細において上述した変更および他の変更をなしうる。したがって、本発明は記述するとともに説明した正確な形態および詳細に限定すべきでなく、特許請求の範囲の範囲に属すべきものである。
【図面の簡単な説明】
【００７４】
【図１】シリサイド化Ｓ／Ｄ領域を有する複数のポリシリコン・ゲート領域を備えた初期の平坦化構造体を（断面図によって）示す模式図である。
【図２】図１の構造体において第１の金属含有層と第１のキャップ層を有する第１の２層構造体を備えた状態を（断面図によって）示す模式図である。
【図３】図２に示す構造体において第１の２層構造体を選択的にパターニングして事前選択した被パターニング・ポリシリコン・ゲート領域を露出させた後の状態を（断面図によって）示す模式図である。
【図４】図３に示す構造体において第２の金属含有層と第２のキャップ層を有する第２の２層構造体を形成した後の状態を（断面図によって）示す模式図である。
【図５】サリサイド・プロセスを実行してシリサイド化コンタクトとシリサイド化ゲートを形成した後の構造体を（断面図によって）示す模式図である。
【符号の説明】
【００７５】
１０  半導体基板
１１ａ  第１のドープ領域
１１ｂ  第２のドープ領域
１２  分離領域
１４  ゲート誘電体
１６  ドープト・ポリＳｉ層
１８  ポリシリコン・ゲート領域
２０  スペーサ
２２  第１のスペーサ
２４  第２のスペーサ
２６  シリサイド・コンタクト
２８  誘電体積層体
３０  第１の誘電体層
３２  第２の誘電体層
３４  第１の２層構造体
３６  第１の金属含有層
３８  第１のキャップ層
４０  フォトレジスト
４２  第２の２層構造体
４４  第２の金属含有層
４６  第２のキャップ層
４８  シリサイド・コンタクト
５０  金属シリサイド・ゲート
【図１】
2005167251.tif 000003
【図２】
2005167251.tif 000004
【図３】
2005167251.tif 000005
【図４】
2005167251.tif 000006
【図５】
2005167251.tif 000007