(57)【要約】【課題】  試験時間を短縮できるＩＣテスタを実現することを目的にする。【解決手段】  本発明は、被試験対象を各種試験パターンで試験するＩＣテスタに改良を加えたものである。本装置は、被試験対象の測定データを順次入力し、格納するキャプチャメモリと、このキャプチャメモリのデータを、データ格納の試験パターン以外の試験パターンの実行中に、転送させる転送制御部と、この転送制御部が転送させたキャプチャメモリのデータにより、被試験対象の良否の演算を行う演算部とを備えたことを特徴とする装置である。【選択図】      図１
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【特許請求の範囲】
【請求項１】
被試験対象を各種試験パターンで試験するＩＣテスタにおいて、
前記被試験対象の測定データを順次入力し、格納するキャプチャメモリと、
このキャプチャメモリのデータを、データ格納の前記試験パターン以外の試験パターンの実行中に、転送させる転送制御部と、
この転送制御部が転送させた前記キャプチャメモリのデータにより、前記被試験対象の良否の演算を行う演算部と
を備えたことを特徴とするＩＣテスタ。
【請求項２】
被試験対象の測定データを入力し、キャプチャメモリに出力するＦＩＦＯメモリを設けたことを特徴とする請求項１記載のＩＣテスタ。
【請求項３】
被試験対象を各種試験パターンで試験するＩＣテスタにおいて、
前記被試験対象の測定データを入力するＦＩＦＯメモリと、
このＦＩＦＯメモリの出力を格納するキャプチャメモリと、
前記ＦＩＦＯメモリの読み書きを制御すると共に、前記キャプチャメモリの書き込み制御を行うＦＩＦＯ制御部と、
このキャプチャメモリのデータを転送させる転送制御部と、
この転送制御部が転送させた前記キャプチャメモリのデータにより、前記被試験対象の良否の演算を行う演算部と、
前記ＦＩＦＯ制御部の前記キャプチャメモリの書き込み制御と前記転送制御部の転送制御とを、前記ＦＩＦＯ制御部の前記キャプチャメモリへの書き込み制御が終了後、切り替える切替部と
を設けたことを特徴とするＩＣテスタ。
【請求項４】
被試験対象の出力を所望の処理を行い、測定データとして出力する処理回路を設けたことを特徴とする請求項１〜３のいずれかに記載のＩＣテスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、被試験対象、例えばＩＣ，ＬＳＩ等を各種試験パターンで試験するＩＣテスタに関し、試験時間を短縮できるＩＣテスタに関するものである。
【背景技術】
【０００２】
ＩＣテスタは、被試験対象（以下ＤＵＴ）に各種試験パターンを与え、ＤＵＴの出力により良否の判定を行うものである。このような装置は例えば特許文献１等に示されている。以下図２を用いて説明する。
【０００３】
【特許文献１】特開平５−２３２１８７号公報
【０００４】
図２において、バッファ１は、ＤＵＴ、例えばＡ／Ｄ変換器、及び論理回路の混在回路からなるＩＣ，ＬＳＩ等の出力が入力される。処理回路２は、反転、不使用データビットの固定値処理等の所望の処理を行い、測定データとして出力する。ＦＩＦＯメモリ３は、クロックに基づいて動作し、処理回路２からの測定データが入力される。入出力バッファ４は、システムラン信号により入出力が切り替えられ、ＦＩＦＯメモリ３の出力が入力される。キャプチャメモリ５は例えばＤＲＡＭで、入出力バッファ４の出力が格納される。演算部６は、入出力バッファ４のデータにより、ＤＵＴの良否の判定を行う。
【０００５】
ＦＩＦＯライト制御回路７は、ＦＩＦＯメモリ３にライト信号を出力する。ＦＩＦＯリード制御回路８は、リード命令を受けて、ＦＩＦＯメモリ３にリード信号を出力する。メモリライト制御回路９は、ＦＩＦＯリード制御回路８にリード命令を出力し、キャプチャメモリ５にライト信号を出力し、ＦＩＦＯメモリ３からのエンプティフラグを入力し、ライト信号を停止する。ここで、ＦＩＦＯライト制御回路７、ＦＩＦＯリード制御回路８、メモリライト制御回路９は、ＦＩＦＯ制御部を構成する。そして、転送制御部１０は、キャプチャメモリ５のリード信号を出力する。セレクタ１１は、システムラン信号を受けて、メモリライト制御回路９のライト信号と転送制御部１０のリード信号とを切り替える。
【０００６】
このような装置の動作を以下に説明する。ＩＣテスタが動作開始し、システムラン信号が出力され、入出力バッファ４がＦＩＦＯメモリ３に切り替えられ、セレクタ１１がメモリライト制御回路９側に切り替えられる。試験パターンを与えられたＤＵＴが出力し、バッファ１を介して、処理回路２で所望の処理が行われ、ＦＩＦＯライト制御回路７のライト信号により、クロックごとに、ＦＩＦＯメモリ３に測定データが順次格納される。そして、メモリライト制御回路９が、リード命令をＦＩＦＯリード制御回路８に出力し、ＦＩＦＯリード制御回路８はＦＩＦＯメモリ３にリード信号を出力する。ＦＩＦＯメモリ３が、クロックごとに、測定データを入出力バッファ４を介してキャプチャメモリ５に出力する。また、メモリライト制御回路９は、セレクタ１１を介して、キャプチャメモリ５にライト信号を出力し、キャプチャメモリ５は測定データを格納する。
【０００７】
そして、ＦＩＦＯライト制御回路７は、測定データの取り込みが終了すると、ライト信号を止め、ＦＩＦＯメモリ３への書き込みを終了する。ＦＩＦＯメモリ３がデータがなくなると、エンプティーフラグを出力し、メモリライト制御回路９がＦＩＦＯリード制御回路８へのリード命令、キャプチャメモリ５へのライト信号を停止し、ＦＩＦＯメモリ３のデータ書き込みが終了する。
【０００８】
その他の試験パターンの試験、つまり、データ収集を行わない試験パターン、例えば論理回路部分の試験を行い、すべての試験パターンによる試験が終了すると、ＩＣテスタはシステムラン信号の出力を止め、入出力バッファ４が演算部６側に切り替えられ、セレクタ１１が転送制御部１０側に切り替えられる。転送制御部１０が、セレクタ１１を介して、リード信号をキャプチャメモリ５に出力し、キャプチャメモリ５が、入出力バッファ４を介して、演算部６に測定データを転送する。このデータにより、演算部６はＤＵＴの良否の判定を行い、他の試験パターンでの試験を合わせて、ＤＵＴの最終的な良否の判定が行われる。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
このような装置では、すべての試験パターンが終わらなければ、キャプチャメモリ５のデータを演算部６に転送しないので、ＤＵＴの試験時間がかかってしまうという問題点があった。
【００１０】
そこで、本発明の目的は、試験時間を短縮できるＩＣテスタを実現することにある。
【課題を解決するための手段】
【００１１】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
被試験対象を各種試験パターンで試験するＩＣテスタにおいて、
前記被試験対象の測定データを順次入力し、格納するキャプチャメモリと、
このキャプチャメモリのデータを、データ格納の前記試験パターン以外の試験パターンの実行中に、転送させる転送制御部と、
この転送制御部が転送させた前記キャプチャメモリのデータにより、前記被試験対象の良否の演算を行う演算部と
を備えたことを特徴とするＩＣテスタ。
請求項２記載の発明は、請求項１記載の発明において、
被試験対象の測定データを入力し、キャプチャメモリに出力するＦＩＦＯメモリを設けたことを特徴とするものである。
請求項３記載の発明は、
被試験対象を各種試験パターンで試験するＩＣテスタにおいて、
前記被試験対象の測定データを入力するＦＩＦＯメモリと、
このＦＩＦＯメモリの出力を格納するキャプチャメモリと、
前記ＦＩＦＯメモリの読み書きを制御すると共に、前記キャプチャメモリの書き込み制御を行うＦＩＦＯ制御部と、
このキャプチャメモリのデータを転送させる転送制御部と、
この転送制御部が転送させた前記キャプチャメモリのデータにより、前記被試験対象の良否の演算を行う演算部と、
前記ＦＩＦＯ制御部の前記キャプチャメモリの書き込み制御と前記転送制御部の転送制御とを、前記ＦＩＦＯ制御部の前記キャプチャメモリへの書き込み制御が終了後、切り替える切替部と
を設けたことを特徴とするものである。
請求項４記載の発明は、請求項１〜３のいずれかに記載の発明において、
被試験対象の出力を所望の処理を行い、測定データとして出力する処理回路を設けたことを特徴とするものである。
【発明の効果】
【００１２】
本発明によれば、転送制御部により、他の試験パターン中に、データを転送できるので、他の試験パターン中に、演算部が被試験対象の良否の判定が行える。つまり、試験時間を短縮することができる。
【発明を実施するための最良の形態】
【００１３】
以下本発明を図面を用いて詳細に説明する。図１は本発明の一実施例を示した構成図である。ここで、図２と同一のものは同一符号を付し説明を省略する。
【００１４】
図１において、フラグメモリ１２は、ＦＩＦＯライト制御回路７のライト信号が停止している時、データの取り込み終了を示す取込終了信号が入力された場合、取込終了信号をクロックごとに書き込み、出力する。切替制御部１３は、ＦＩＦＯメモリ３のエンプティフラグとフラグメモリ１２の出力とにより、入出力バッファ４、セレクタ１１を切り替える。ここで、セレクタ１１、フラグメモリ１２、切替制御部１３は、切替部を構成する。
【００１５】
このような装置の動作を以下に説明する。切替制御部１３が、入出力バッファ４をＦＩＦＯメモリ３側に切り替え、セレクタ１１をメモリライト制御回路９側に切り替える。試験パターンを与えられたＤＵＴが出力し、バッファ１を介して、処理回路２で所望の処理が行われ、ＦＩＦＯライト制御回路７のライト信号により、クロックごとに、ＦＩＦＯメモリ３に測定データが順次格納される。そして、メモリライト制御回路９が、リード命令をＦＩＦＯリード制御回路８に出力し、ＦＩＦＯメモリ３が、クロックごとに、データを入出力バッファ４を介してキャプチャメモリ５に出力する。また、メモリライト制御回路９は、セレクタ１１を介して、キャプチャメモリ５にライト信号を出力し、キャプチャメモリ５は測定データを格納する。
【００１６】
そして、キャプチャメモリ５へデータを書き込むための試験パターンが終了し、取込終了信号をフラグメモリ１２に出力する。また、ＦＩＦＯライト制御回路７は、データが終了すると、ライト信号を止め、ＦＩＦＯメモリ３への書き込みを終了する。フラグメモリ１２は、ＦＩＦＯライト制御回路７のライト信号が停止すると、クロックにより、取込終了信号を格納し、切替制御部１３に出力する。
【００１７】
また、ＦＩＦＯメモリ３はデータがなくなると、エンプティーフラグをメモリライト制御回路９、切替制御部１３に出力し、メモリライト制御回路９がリード命令、ライト信号を停止し、キャプチャメモリ５へのデータ書き込みが終了する。そして、切替制御部１３は、入出力バッファ４を演算部６に切り替え、セレクタ１１が転送制御部１０側に切り替える。
【００１８】
転送制御部１０が、セレクタ１１を介して、リード信号をキャプチャメモリ５に出力し、キャプチャメモリ５が、入出力バッファ４を介して、演算部６にデータを転送する。このデータにより、演算部６はＤＵＴの良否の判定を行い、他の試験パターンでの試験と合わせて、ＤＵＴの最終的な良否の判定が行われている。
【００１９】
このように、取込終了信号に基づいて、切替制御部１３が入出力バッファ４、セレクタ１１を切り替え、転送制御部１０により、キャプチャメモリ５のデータを転送できるので、他の試験パターン中に、演算部６がＤＵＴの良否の判定が行える。つまり、試験時間を短縮することができる。
【００２０】
なお、本発明はこれに限定されるものではなく、バッファ１、処理回路２、入出力バッファ４を設けた構成を示したが、設けない構成でもよい。
【００２１】
また、入出力バッファ４、セレクタ１１の切り替えを、誤動作防止のため、ＦＩＦＯライト制御回路１１の出力、取込終了信号、ＦＩＦＯメモリ３のエンプティフラグの組み合わせで行う構成を示したが、ＦＩＦＯメモリ３のエンプティフラグにより入出力バッファ４、セレクタ１１を切り替える構成でもよい。要するに、キャプチャメモリ５への書き込み制御終了後、切り替える構成であればよい。
【００２２】
また、ＦＩＦＯメモリ３を設ける構成を示したが、ＦＩＦＯメモリ３を設けずに、キャプチャメモリ５に直接測定データを書き込む構成にしてもよい。
【００２３】
また、切替制御部１３を設ける構成を示したが、メモリライト制御部９にフラグメモリ１２の出力を入力し、メモリライト制御部９が切替制御部１３の役割を行う構成にしてもよい。
【図面の簡単な説明】
【００２４】
【図１】本発明の一実施例を示した構成図である。
【図２】従来のＩＣテスタの構成を示した図である。
【符号の説明】
【００２５】
２  処理回路
３  ＦＩＦＯメモリ
５  キャプチャデータメモリ
６  演算部
７  ＦＩＦＯライト制御回路
８  ＦＩＦＯリード制御回路
９  メモリライト制御回路
１０  転送制御部
１１  セレクタ
１２  フラグメモリ
１３  切替制御部
【図１】
2005345239.tif 000003
【図２】
2005345239.tif 000004