(57)【要約】【課題】  ＤＣ−ＤＣコンバータ用の半導体モジュールの実装スペースの小面積化、配線インピーダンスの低減及び放熱性の向上を図ること。【解決手段】  パワーＭＯＳチップ（制御側素子）５及びパワーＭＯＳチップ（同期整流側素子）及びこれらのチップに形成されたＭＯＳＦＥＴのゲートを駆動するための駆動用ＩＣチップ９が、フリップチップボンディングにより実装基板３に実装されている。パワーＭＯＳチップ５の裏面上には、ヒートシンク５３が配置されている。ヒートシンク５３は駆動用ＩＣチップ９を覆う位置まで延びている。樹脂部材６１により、パワーＭＯＳチップ５及び駆動用ＩＣチップ９が一つのパッケージとして封止されている。【選択図】  図９
2005223008.tif 000002
【特許請求の範囲】
【請求項１】
実装基板と、
表面及び裏面を有すると共に前記表面が前記実装基板と面するように前記実装基板にフリップチップボンディングで実装された複数のパワーＭＩＳチップと、    
前記実装基板にフリップチップボンディングで実装されると共に前記複数のパワーＭＩＳチップに形成されたＭＩＳＦＥＴのゲートを駆動するための駆動用ＩＣチップと、
前記複数のパワーＭＩＳチップの前記裏面上に配置された複数のヒートシンクと、
前記複数のパワーＭＩＳチップ及び前記駆動用ＩＣチップを一つのパッケージとして封止する樹脂部材と、を備える  
ことを特徴とする半導体モジュール。
【請求項２】
前記複数のヒートシンクのうち少なくとも一つが、前記駆動用ＩＣチップと絶縁されて前記駆動用ＩＣチップの上まで延びている、
ことを特徴とする請求項１に記載の半導体モジュール。
【請求項３】
前記複数のヒートシンクは、それぞれ、前記複数のパワーＭＩＳチップのうち対応するパワーＭＩＳチップの前記裏面のソース電極又はドレイン電極と電気的に接続されていると共に前記実装基板の端子と電気的に接続されている、
ことを特徴とする請求項１又は２に記載の半導体モジュール。
【請求項４】
実装基板と、
表面及び裏面を有すると共に前記表面が前記実装基板と面するように前記実装基板にフリップチップボンディングで実装されたパワーＭＩＳチップと、    
前記実装基板にフリップチップボンディングで実装されると共に前記パワーＭＩＳチップに形成されたＭＩＳＦＥＴのゲートを駆動するための駆動用ＩＣチップと、
前記パワーＭＩＳチップの前記裏面上に配置されると共に前記駆動用ＩＣチップの上まで延びているヒートシンクと、
前記パワーＭＩＳチップ及び前記駆動用ＩＣチップを一つのパッケージとして封止する樹脂部材と、を備える  
ことを特徴とする半導体モジュール。
【請求項５】
実装基板と、
表面及び裏面を有すると共に前記表面が前記実装基板と面するように前記実装基板にフリップチップボンディングで実装されたパワーＭＩＳチップと、
前記実装基板にフリップチップボンディングで実装されると共に前記パワーＭＩＳチップに形成されたＭＩＳＦＥＴのゲートを駆動するための駆動用ＩＣチップと、
前記パワーＭＩＳチップの前記裏面上に配置されると共に前記裏面及び前記実装基板の端子に電気的に接続されたヒートシンクと、
前記パワーＭＩＳチップ及び前記駆動用ＩＣチップを一つのパッケージとして封止する樹脂部材と、を備える  
ことを特徴とする半導体モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばマルチチップモジュールのような半導体モジュールに関する。
【背景技術】
【０００２】
ＤＣ−ＤＣコンバータは、ある電圧の直流電流を異なる電圧の直流電圧に変換する装置である。ＤＣ−ＤＣコンバータは高効率で小型化が可能であるため、小型の電子機器（例えばノートパソコンや携帯電話のような情報通信機器）に組み込まれる電源として利用されている。  
【０００３】
パソコン等の情報通信機器は、ＣＰＵの微細化・高速化により電源（駆動電源）の低電圧・大電流化が進んでいる。ＣＰＵ用の電源電圧は１９９５年において、５．０（Ｖ）や３．３（Ｖ）が主流であったが、クロック周波数が１ＧＨｚを超える高性能ＣＰＵの登場で近年では、１．５（Ｖ）にまで低電圧化し、電流も１００（Ａ）クラスが必要となっている。また、ＣＰＵの動作速度に対応するため電源回路の動作周波数も１ＭＨｚ以上が要求されている。このため、電源回路を構成するトランジスタのスイッチングの高速化も重要となっている。
【０００４】
電源の低電圧・大電流化によって、これまでの電源システムの形態も変化している。ひとつの電源で複数の回路に電力を供給する形態は、配線の僅かな寄生インピーダンスによっても電圧降下が発生するため、回路に必要な電圧が供給されず誤動作を起こす原因となる。そのため現在は電源の分散化が進み、それぞれの負荷に対応した電源を負荷の近くに置く形態に移行している。
【０００５】
例えば、ノートパソコンで説明すると、ノートパソコンはＣＰＵ、液晶画面及びハードディスク等の負荷を備えている。それぞれの負荷に対応した電源（つまり、ＤＣ−ＤＣコンバータ）が負荷の近くに配置されている。
【０００６】
従来、大電力用のＤＣ−ＤＣコンバータのうち、同期整流方式の非絶縁型降圧式のコンバータは、Ｎチャネル型のパワーＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)、ＳＢＤ(Schottky Barrier Diode：ショットキーバリアダイオード)及びＰＷＭ(Pulse Width Modulation)制御ＩＣ等により構成されている。これらの部品は個別にパッケージされており、パッケージされたこれらの部品がプリント基板に取り付けられている。
【０００７】
通常、電源回路で使用されるパワーＭＯＳＦＥＴのようなパワーデバイスは、オン抵抗やスイッチングによる電力損失が原因で発熱する。このため、パワーＭＯＳＦＥＴのチップにヒートシンクを取り付けて熱をチップの外部に放出させる必要がある。なお、半導体チップにヒートシンクを取り付けた構造を有する高周波マルチチップモジュールが、特許文献１に開示されている。
【特許文献１】特開平１１−４５９７６（図１）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、実装スペースの小面積化、配線インピーダンスの低減及び放熱性の向上を図ることが可能な半導体モジュールを提供することである。
【課題を解決するための手段】
【０００９】
本発明に係る半導体モジュールの一態様は、実装基板と、表面及び裏面を有すると共に前記表面が前記実装基板と面するように前記実装基板にフリップチップボンディングで実装された複数のパワーＭＩＳチップと、前記実装基板にフリップチップボンディングで実装されると共に前記複数のパワーＭＩＳチップに形成されたＭＩＳＦＥＴのゲートを駆動するための駆動用ＩＣチップと、前記複数のパワーＭＩＳチップの前記裏面上に配置された複数のヒートシンクと、前記複数のパワーＭＩＳチップ及び前記駆動用ＩＣチップを一つのパッケージとして封止する樹脂部材と、を備えることを特徴とする。
【００１０】
本発明に係る半導体モジュールの他の態様は、実装基板と、表面及び裏面を有すると共に前記表面が前記実装基板と面するように前記実装基板にフリップチップボンディングで実装されたパワーＭＩＳチップと、前記実装基板にフリップチップボンディングで実装されると共に前記パワーＭＩＳチップに形成されたＭＩＳＦＥＴのゲートを駆動するための駆動用ＩＣチップと、前記パワーＭＩＳチップの前記裏面上に配置されると共に前記駆動用ＩＣチップの上まで延びているヒートシンクと、前記パワーＭＩＳチップ及び前記駆動用ＩＣチップを一つのパッケージとして封止する樹脂部材と、を備えることを特徴とする。
【００１１】
本発明に係る半導体モジュールのさらに他の態様は、実装基板と、表面及び裏面を有すると共に前記表面が前記実装基板と面するように前記実装基板にフリップチップボンディングで実装されたパワーＭＩＳチップと、前記実装基板にフリップチップボンディングで実装されると共に前記パワーＭＩＳチップに形成されたＭＩＳＦＥＴのゲートを駆動するための駆動用ＩＣチップと、前記パワーＭＩＳチップの前記裏面上に配置されると共に前記裏面及び前記実装基板の端子に電気的に接続されたヒートシンクと、前記パワーＭＩＳチップ及び前記駆動用ＩＣチップを一つのパッケージとして封止する樹脂部材と、を備えることを特徴とする。
【発明の効果】
【００１２】
本発明によれば、実装スペースの小面積化、配線インピーダンスの低減及び放熱性の向上を図ることが可能な半導体モジュールを実現することができる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を用いて本発明の実施形態について説明する。各実施形態を説明する図において、既に説明した図の符号で示すものと同一のものについては、同一符号を付すことにより説明を省略する。本実施形態に係る半導体モジュールは、パワーＭＯＳチップ及び駆動用ＩＣチップを一つのパッケージに封止したマルチチップモジュールである。このモジュールはＤＣ−ＤＣコンバータの一部として機能する。
【００１４】
なお、パワーＭＯＳチップは、ゲート絶縁膜がシリコン酸化膜を含むＦＥＴで構成されるが、本発明はこれに限定されず、ゲート絶縁膜がシリコン酸化膜以外の絶縁膜（例えば高誘電体膜）からなるＦＥＴで構成されるパワーＭＩＳ(Metal Insulator Semiconductor)チップにも適用される。また、本実施形態に係る半導体モジュールはＤＣ−ＤＣコンバータ用である。しかしながら、本発明はこれに限定されず、他の電子機器（例えばオーディオ等のデジタル機器）に使用することもできる。
【００１５】
［第１実施形態］
第１実施形態に係る半導体モジュールの構造について図１〜図３を用いて説明する。図１は、第１実施形態に係る半導体モジュール１の平面図である。図２は、図１のII（ａ）−II（ｂ）線に沿った断面図であり、図３は、図１のIII（ａ）−III（ｂ）線に沿った断面図である。
【００１６】
半導体モジュール１は、実装基板（例えばプリント基板）３と、この上に実装された二つのパワーＭＯＳチップ５，７及び駆動用ＩＣチップ９と、を備える。駆動用ＩＣチップ９は、パワーＭＯＳチップ５，７に形成されたＭＯＳＦＥＴのゲートを駆動するためのチップである。
【００１７】
図４は、パワーＭＯＳチップ５，７の一部の断面図である。チップ５，７は、多数の縦型のＭＯＳＦＥＴが並列接続された構造を有する。詳しく説明すると、チップ５，７は、ｎ型のエピタキシャル層１１を有するｎ＋型のシリコン基板１３を備える。エピタキシャル層１１の上層はｐ型のボディ領域１５である。多数のトレンチゲート１７がボディ領域１５を貫通するように、エピタキシャル層１１に形成されている。トレンチゲート１７の周囲にはゲート酸化膜１９が形成されている。ボディ領域１５の表面にｎ＋型のソース領域２１が形成されている。トレンチゲート１７やソース領域２１を覆うようにパッシベーション膜２３が形成されている。シリコン基板１３がｎ＋型のドレイン領域となる。
【００１８】
図１〜図３に示すように、実装基板３は、四角形状の樹脂板２５を有する。樹脂板２５の縁には、多数の端子２７が設けられており、これらの端子２７は樹脂板２５の一方の面から側面を通り他方の面に延びている。樹脂板２５の両面には、端子２７と接続された配線２９が形成されている。端子２７及び配線２９は、銅箔等の導体から構成される。
【００１９】
樹脂板２５の両面には、配線２９を覆うように絶縁膜（例えばソルダーレジスト）３１が形成されている。絶縁膜３１は、端子２７を覆っておらず、また配線２９のうちチップ５，７，９と接続される箇所の上に開口を有する。これらの開口に半田などの導電性ペースト材３３がスクリーン印刷により形成されている。
【００２０】
樹脂板２５には多数のスルーホールが形成されている。スルーホールの側面にはシリコン酸化膜等の絶縁膜３５が形成されている。スルーホール内には銅等の埋込導電膜３７が埋め込まれている。埋込導電膜３７により樹脂板２５の両面の配線２９が電気的に接続されている。
【００２１】
パワーＭＯＳチップ５，７及び駆動用ＩＣチップ９が実装基板３にフリップチップボンディングで実装されている。詳しくは、パワーＭＯＳチップ５，７の表面には、ゲート電極３９及びソース電極４１が形成され、裏面にドレイン電極４３が形成されている。ゲート電極３９は、図４に示す多数のトレンチゲート１７とパワーＭＯＳチップ５，７の表面４５側で共通接続されている。ソース電極４１は、図４に示す多数のソース領域２１とパワーＭＯＳチップ５，７の表面４５側で共通接続されている。ドレイン電極４３は、図４に示すシリコン基板（ドレイン領域）１３とパワーＭＯＳチップ５，７の裏面４７側で接続されている。
【００２２】
パワーＭＯＳチップ５，７のゲート電極３９及びソース電極４１並びに駆動用ＩＣチップ９の電極４９は、導電性ペースト材３３により実装基板３に半田付けされている。チップ５，７，９と実装基板３との隙間は、アンダーフィル材５１で埋められている。
【００２３】
パワーＭＯＳチップ５の裏面４７（図４）上には、パワーＭＯＳチップ５を覆うようにヒートシンク５３が配置され、同様に、パワーＭＯＳチップ７の裏面４７（図４）上には、パワーＭＯＳチップ７を覆うようにヒートシンク５５が配置されている。ヒートシンク５３，５５は、それぞれ、パワーＭＯＳチップ５，７の裏面のドレイン電極４３に導電性ペースト材５７により半田付けされている。したがって、ヒートシンクは、それぞれ、パワーＭＯＳチップのうち対応するパワーＭＯＳチップの裏面のドレイン電極（なお、チップの裏面側にソース電極がある場合はソース電極）と電気的に接続される。
【００２４】
ヒートシンク５３，５５の材料は、銅やアルミニウムのような金属である。ヒートシンク５３，５５は金属フレーム状を有しており、側部が折曲部５９となっている。折曲部５９が導電性ペースト材５７により実装基板３に半田付けされている。したがって、ヒートシンク５３，５５は、実装基板３の端子２７と電気的に接続されている。
【００２５】
パワーＭＯＳチップ５，７及び駆動用ＩＣチップ９を一つのパッケージとして封止する樹脂部材６１が実装基板３の上に固定されている。ヒートシンク５３，５５は、それぞれ、対応するパワーＭＯＳチップ５，７の裏面と面する一方の面６３及びこれの反対側にある他方の面６５を有している。他方の面６５が半導体モジュール１の外部に露出している。
【００２６】
次に、半導体モジュール１を含むＤＣ−ＤＣコンバータの回路構成及び動作について説明する。図５は、このＤＣ−ＤＣコンバータ６７の回路図である。ＤＣ−ＤＣコンバータ６７は、同期整流方式の非絶縁型降圧式である。この回路が最も電力損失を低減し変換効率を高めることができる。
【００２７】
パワーＭＯＳチップ（制御側素子）５及びパワーＭＯＳチップ（同期整流側素子）７は、ともにオン抵抗が低く、かつ低ゲート容量のＮチャネル型ＭＯＳＦＥＴが使用されている。パワーＭＯＳチップ（同期整流側素子）７は、ＶＦの低いＳＢＤ（ショットキーバリアダイオード）６９が並列に接続されている。パワーＭＯＳチップ５，７のゲート端子には、ゲートを駆動するための駆動用ＩＣチップ９が接続されている。
【００２８】
チップ５，７のゲートは通常時、ＰＷＭ制御によって駆動されている。ＰＷＭ制御とは、スイッチング式電源の直流出力電圧を安定化させるための制御方式である。つまり、スイッチング・トランジスタ（パワーＭＯＳチップ５）のＯＮ時間とＯＦＦ時間の割合を変えて，出力電圧を制御する。出力電圧が低下するとＯＮ時間を長くし，上昇すると短くすることによって，常に一定の電圧を保つことができる。
【００２９】
ＤＣ−ＤＣコンバータ６７の出力側には、インダクタ７１およびコンデンサ７３が接続されている。ＤＣ−ＤＣコンバータ６７の出力には、例えばＣＰＵ７５のような負荷が接続される。
【００３０】
次に、ＤＣ−ＤＣコンバータ６７の基本的な動作について、図５及び図６を用いて説明する。図６は、パワーＭＯＳチップ５，７に入力される信号のタイミングチャートである。入力電圧Ｖｉｎが例えば２４Ｖの場合、このコンバータ６７により、例えば１．５Ｖに変換されてＣＰＵ７５に供給される。
【００３１】
まず、時刻ｔ１において、パワーＭＯＳチップ７のＭＯＳＦＥＴ（Ｍ２）がオフの状態でパワーＭＯＳチップ５のＭＯＳＦＥＴ（Ｍ１）をオンさせる。これにより、入力電圧Ｖｉｎによって矢印（１）に示す電流が流れ、インダクタ７１を介してＣＰＵ７５に電力が供給される。つぎに、時刻ｔ２でＭＯＳＦＥＴ（Ｍ１）をオフさせる。これにより、入力電圧ＶｉｎによるＣＰＵ７５への電力の供給は停止される。その替わり、インダクタ７１に蓄えられた電力によって、矢印（２）に示す電流がＳＢＤ６９を介して転流することにより、ＣＰＵ７５に電力が供給される。
【００３２】
ＭＯＳＦＥＴ（Ｍ１）とＭＯＳＦＥＴ（Ｍ２）の貫通防止のために設定された所定のデッドタイムＤＴが経過したのち、時刻ｔ３において、ＭＯＳＦＥＴ（Ｍ２）をオンさせる。ＭＯＳＦＥＴ（Ｍ２）はＳＢＤ６９よりも抵抗が小さいため、インダクタ７１に蓄えられた電力により生じる電流は、ＳＢＤ６９でなく、矢印（３）に示すようにＭＯＳＦＥＴ（Ｍ２）を介して転流する。これにより、ＣＰＵ７５に電力が供給される。コンデンサ７３は出力電圧波形を平滑化するため使用される。パワーＭＯＳチップ７、つまりＭＯＳＦＥＴ（Ｍ２）がなくても、ＤＣ−ＤＣコンバータとして機能する。したがって、パワーＭＯＳチップが複数でなく一つの場合も本発明に含まれる。
【００３３】
ここで、ＭＯＳＦＥＴ（Ｍ２）を設けた理由を説明する。時刻ｔ２により、ＳＢＤ６９を介して矢印（２）の電流が流れる。ＳＢＤ６９に電流が流れると、それにより電圧降下が生じ、その分だけＣＰＵ７５に供給される電力にロスが生じる。ＭＯＳＦＥＴはＳＢＤよりも電圧降下を小さくできる。そこで、デッドタイムＤＴ中は、ＳＢＤ６９を経由させて電流を流し、デッドタイムＤＴ経過後は、ＭＯＳＦＥＴ（Ｍ２）を経由させて電流を流すことにより、ＣＰＵ７５に効率良く電力を供給している。
【００３４】
次に、第１実施形態の主な効果を説明する。第１実施形態によれば、半導体モジュール１を含む半導体装置（例えばＤＣ−ＤＣコンバータ６７）の実装スペースの小面積化、配線インピーダンスの低減及び放熱性の向上を図ることができる。以下、詳細に説明する。
【００３５】
従来のＤＣ−ＤＣコンバータは、パワーＭＯＳチップ、駆動用ＩＣチップ、ＳＢＤ（ショットキーバリアダイオード）等の部品が個別にパッケージされており、パッケージされたこれらの部品がプリント基板に取り付けられている。近年、パソコン等の低電圧化及び大電流化が急激に進んでおり、このような構造のＤＣ−ＤＣコンバータでは、実装スペースの増大、配線インピーダンスの増加、熱の放散が難しくなるといった問題が生じる。
【００３６】
まず、実装スペースの増大について説明する。現在のＤＣ−ＤＣコンバータで必要な電流容量は、ＭＯＳＦＥＴ単体（一個のパワーＭＯＳチップ）の定格電流を超えることがある。このような場合、複数個のパワーＭＯＳチップを並列接続することにより、上記必要な電流容量を賄っている。したがって、大電流化に対応するためにはパワーＭＯＳチップの数を増やさなければならない。この結果、実装スペースが増えるので、ＤＣ−ＤＣコンバータを小型化できない問題が生じる。
【００３７】
つぎに、配線インピーダンスの増加について説明する。実装スペースが増えることにより実装基板が大面積化すると、必然的に配線長が増えるため抵抗やインダクタンスの増加につながる。抵抗の増加は電圧降下の原因となり、負荷に供給する電圧が不足し誤動作を起こす原因となる。また、インダクタンスの増加は高速化や高周波化を妨げ、さらにリンギングも増加するためこれも誤動作の原因となる。
【００３８】
最後に熱の放散が難しくなる問題について説明する。ＣＰＵのような負荷は、発熱量が多いため負荷自身に大きなヒートシンクを取り付ける必要がある。したがって、上記負荷の近くでは、パワーＭＯＳチップのヒートシンクの取り付けスペースを確保することが難しい。パワーＭＯＳチップにヒートシンクを取り付けない場合、パワーＭＯＳチップの過大な電力損失を避けるためには、パワーＭＯＳチップの個数を増やしてＭＯＳＦＥＴの抵抗を下げなければならない。しかし、パワーＭＯＳチップの個数が増えるため、実装スペースの増大や配線インピーダンスの増加という問題が生じる。
【００３９】
第１実施形態に係る半導体モジュール１によれば、パワーＭＯＳチップ５，７及び駆動用ＩＣチップ９が一つのパッケージに収容されている、つまり、これらのチップが同一外囲器に搭載されている。このため、ＤＣ−ＤＣコンバータ６７の実装スペースの小面積化（小型化）を図ることができる。
【００４０】
また、小型化により実装密度が向上するため、素子間の配線を短くできる。これにより、ＤＣ−ＤＣコンバータ６７の配線インピーダンスを低減できる。よって、ＤＣ−ＤＣコンバータ６７の高速化および高周波化が可能となる。
【００４１】
さらに、ヒートシンク５３，５５により、パワーＭＯＳチップ５，７から発生した熱を効率的に放散できる。特に、ヒートシンク５３，５５の他方の面６５が半導体モジュール１の外部に露出しているため、放熱性をさらに向上させることができる。また、第１実施形態によれば、パワーＭＯＳチップ５，７をフリップチップボンディングにより実装し、パワーＭＯＳチップ５，７の裏面の上にそれぞれヒートシンク５３，５５が配置されている。これにより、実装面積を増やすことなくヒートシンク５３，５５を配置できると共にパワーＭＯＳチップ５，７がＣＰＵの近くに配置されていても、ＣＰＵにヒートシンクを取り付ける際の障害とならない。さらに、ヒートシンク５３，５５が導電性ペースト材５７によりパワーＭＯＳチップ５，７に取り付けられている。導電性ペースト材５７は熱伝導性が優れているので、チップ５，７で発生した熱は速やかに導電性ペースト材５７を介してヒートシンク５３，５５に伝わる。この点からも熱を効率的に放散することができる。
【００４２】
なお、駆動用ＩＣチップ９にはヒートシンクが取り付けられていない。つまり、駆動用ＩＣチップ９は、パワーＭＯＳチップ５，７のようにヒートシンクで覆われていない。しかしながら、駆動用ＩＣチップ９から発生する熱を効率的に放散するために、駆動用ＩＣチップ９の裏面上にヒートシンクを配置してもよい。
【００４３】
また、第１実施形態によれば、次の効果も生じる。ヒートシンク５３，５５はパワーＭＯＳチップ５，７のドレイン電極４３と実装基板３の端子２７とを接続する配線としての機能も有する。ヒートシンク５３，５５は面積が大ききため、寄生抵抗や寄生インダクタが小さい配線となる。
【００４４】
次に、半導体モジュール１の組み立て方法について、図７を用いて説明する。図７は、図３に示す構造を分解した図である。導電性ペースト材３３がスクリーン印刷された実装基板３を用意する。パワーＭＯＳチップ５，７を、それぞれ、表面４５（図４）が実装基板３と面するようにマウントし、ゲート電極３９及びソース電極４１を導電性ペースト材３３と接触させる。図示しないが、駆動用ＩＣチップ９も実装基板３と面するようにマウントし、チップ９の電極４９（図２）を導電性ペースト材３３と接触させる。そして、導電性ペースト材３３をリフローすることで、パワーＭＯＳチップ５，７のゲート電極３９及びソース電極４１や駆動用ＩＣチップ９の電極４９を実装基板３の配線２９に半田付けする。
【００４５】
次に、チップ５，７，９と実装基板３との隙間に、アンダーフィル材５１をディスペンサーによって供給する。その後、熱処理によりアンダーフィル材５１を硬化させる。なお、上記隙間をこの後の樹脂封止にて使用する樹脂で充填でき、この方法でも特性上および信頼性上問題なければ、アンダーフィル材を使用しなくとも良い。
【００４６】
次に、パワーＭＯＳチップ５，７のドレイン電極４３上及びドレイン電極４３と接続される実装基板３の所定の位置に、導電性ペースト材５７をディスペンサーによって供給する。そして、チップ５，７，９を覆うように、予め作製しておいたキャップ７７を実装基板３上にマウントする。キャップ７７は、ヒートシンク５３，５５と樹脂部材６１で構成されている。
【００４７】
その後、リフローして樹脂部材６１によりチップ５，７，９を封止する。また、このリフローにより、ヒートシンク５３，５５がそれぞれパワーＭＯＳチップ５，７の裏面に固定かつ電気的に接続されると共にヒートシンク５３，５５の折曲部５９が実装基板３の配線２９に固定かつ電気的に接続される。
【００４８】
なお、導電性ペースト材５７をディスペンサーにより供給した後の工程は、以下のような工程でもよい。導電性ペースト材５７上にヒートシンク５３，５５をマウントする。その後、リフローすることで、ヒートシンク５３，５５をそれぞれパワーＭＯＳチップ５，７の裏面に固定かつ電気的に接続すると共にヒートシンク５３，５５の折曲部５９を実装基板３の配線２９に固定かつ電気的に接続する。最後に、ヒートシンク５３，５５の最表面が外部に露出するよう樹脂部材６１にて封止する。なお、半導体モジュール１の取り出し端子がＢＧＡ(Ball Grid Array)のように、実装基板３の裏面から取り出すようにする場合は、実装基板３の表面を全面樹脂封止しても良い。
【００４９】
［第２実施形態］
図８は、第２実施形態に係る半導体モジュール８１の平面図である。図９は、図８のIX（ａ）−IX（ｂ）線に沿った断面図である。図８及び図９を用いて、第２実施形態を第１実施形態と相違する点を中心に説明する。
【００５０】
第２実施形態では、パワーＭＯＳチップ５を覆うヒートシンク５３が、駆動用ＩＣチップ９を覆うように駆動用ＩＣチップ９の上まで延びている。パワーＭＯＳチップ５と駆動用ＩＣチップ９とでヒートシンク５３を共用している。したがって、ヒートシンク５３とは別に駆動用ＩＣチップ９を覆うヒートシンクを配置した場合に比べて、ヒートシンクを大面積にでき、その分だけ放熱性を向上させることができる。
【００５１】
但し、駆動用ＩＣチップ９の裏面８３はグランド電位であり、パワーＭＯＳチップ５のドレイン領域の電位と異なる。したがって、ヒートシンク５３と駆動用ＩＣチップ９との間は樹脂部材６１で絶縁されている。つまり、ヒートシンク５３は、駆動用ＩＣチップ９と絶縁されて駆動用ＩＣチップ９の上まで延びている。
【００５２】
逆の構造、つまり、ヒートシンク５３が駆動用ＩＣチップ９の裏面８３と導電性ペースト材により接続され、ヒートシンク５３とパワーＭＯＳチップ５との間が樹脂部材６１で絶縁された構造も可能である。熱は、樹脂よりも導電性ペースト材を介した方がヒートシンク５３に伝導しやすい。パワーＭＯＳチップ５は駆動用ＩＣチップ９よりも発熱量が多い。このため、第２実施形態では、パワーＭＯＳチップ５がヒートシンク５３と導電性ペースト材５７より接続されている。
【００５３】
上記接続により、ヒートシンク５３の電位がパワーＭＯＳチップ５のドレイン電位と同じになる。よって、駆動用ＩＣチップ９は、電位が固定されたヒートシンク５３によりシールドされることになる。駆動用ＩＣチップ９の裏面８３はグランド電位である。ＤＣ−ＤＣコンバータが高周波化すると、高周波によりグランド電位が変動し、駆動用ＩＣチップ９が誤動作する可能性がある。第２実施形態では、駆動用ＩＣチップ９が電位の固定されたヒートシンク５３でシールドされるので、高周波によるグランド電位の変動を防止することが可能となる。
【００５４】
ヒートシンク５３と駆動用ＩＣチップ９との間の絶縁を確保するために、この間の樹脂部材６１の厚みを所定値（例えば１０μｍ）以上にしなければならない（なお、パワーＭＯＳチップ５の上の導電性ペースト材５７の厚みは、上記所定値よりかなり小さい。）。よって、駆動用ＩＣチップ９の厚みがパワーＭＯＳチップ５の厚みと同じであると、ヒートシンク５３が駆動用ＩＣチップ９上で盛り上がった構造となる。そこで、第２実施形態では、駆動用ＩＣチップ９を薄く研磨することにより、駆動用ＩＣチップ９の厚み（例えば１４０μｍ）をパワーＭＯＳチップ５の厚み（例えば１５０μｍ）より小さくしている。これにより、ヒートシンク５３を平坦（略平坦）にし、平坦な半導体モジュール８１を実現している。
【００５５】
［第３実施形態］
第３実施形態では、ＳＢＤ６９が内蔵されたパワーＭＯＳチップ（同期整流側素子）７を備えたことがこれまでの実施形態と異なる。図１０は、第３実施形態に備えられるパワーＭＯＳチップ（同期整流側素子）７の一部の断面図であり、図４と対応する。ＭＯＳＦＥＴの形成領域の終端８５から所定の距離を離して、ＳＢＤ６９が形成されている。この所定の距離とは、ＭＯＳＦＥＴとＳＢＤとが互いに干渉しない距離である。
【００５６】
ＳＢＤ６９は、エピタキシャル層１１と、この上に形成されたアルミニウム等からなる金属膜８７と、で構成される。エピタキシャル層１１と金属膜８７とが接触することにより、この接触部分にショットキーバリアが形成される。ＳＢＤ６９は、パワーＭＯＳチップ７のＭＯＳＦＥＴと並列接続されている。なお、ＳＢＤ６９の替りにｐｎ接合を有するダイオードを用いることも可能である。
【００５７】
第３実施形態のように、ＳＢＤ６９を内蔵したパワーＭＯＳチップ７を半導体モジュールに使用すれば、ＳＢＤ６９のチップを使用した場合に比べて部品点数を削減出来る。このため、半導体モジュールの組立時間を短縮できると共に半導体モジュールの小型化も可能となる。また、パワーＭＯＳチップ７とＳＢＤ６９のチップとを接続する配線が不要となる。よって、この配線のインピーダンスを無くすことができるため、高速性能の良い半導体モジュールが得られる。
【００５８】
［第４実施形態］  
図１１は、第４実施形態に係る半導体装置９１の平面図である。半導体装置９１は、プリント基板９３と、この上に実装された半導体モジュール９５及びＰＷＭ制御用ＩＣチップ９７と、を備える。半導体モジュール９５が図１に示す半導体モジュール１と異なる点は、次ぎの通りである。半導体モジュール１の駆動用ＩＣチップ９にはＰＷＭ制御回路が内蔵されているが、半導体モジュール９５の駆動用ＩＣチップ９にはＰＷＭ制御回路が内蔵されていない。このため、第４実施形態では、ＰＷＭ制御用ＩＣチップ９７を駆動用ＩＣチップ９と別個に設けている。
【００５９】
駆動用ＩＣチップ９によるパワーＭＯＳチップ５，７のＭＯＳＦＥＴのゲートの駆動は、ＰＷＭ制御される。高速化を図る上で重要となるのは、パワーＭＯＳチップ５，７のＭＯＳＦＥＴのゲート端子と直結しゲートの電荷の充放電を制御する駆動回路である。そのため、パワーＭＯＳチップ５，７のＭＯＳＦＥＴのゲート端子と駆動用ＩＣチップ９の駆動回路とは可能な限り低インピーダンスで接続する必要がある。よって、パワーＭＯＳチップ５，７と駆動用ＩＣチップ９を半導体モジュール９５に組み入れている。一方、ＰＷＭ制御回路自体は、配線インピーダンスの影響はあまり受けない。また、ＰＷＭ制御回路は駆動回路に比べて面積が大きい。第４実施形態では、ＰＷＭ制御用ＩＣチップ９７を別個設けているため、駆動用ＩＣチップ９を小型化でき、したがって、駆動用ＩＣチップ９の配置の自由度を向上させることができる。
【００６０】
［第５実施形態］
図１２は、第５実施形態に係る半導体装置１０１の一部の断面図である。半導体装置１０１は、プリント基板１０３に半導体モジュール１０５及びＣＰＵ１０７が実装された構造を有する。ＣＰＵ１０７には、半導体モジュール１０１を含むＤＣ−ＤＣコンバータにより電力が供給される。
【００６１】
半導体モジュール１０５が図２の半導体モジュール１と相違する点は、半導体モジュール１のヒートシンク５３，５５（ヒートシンク５５は図１２に表れていない。）の全体が樹脂部材６１で覆われていることである。つまり、ヒートシンクは外部に露出している部分を有さない。
【００６２】
ＣＰＵ１０７の上にはヒートシンク１０９が配置されており、ヒートシンク１０９は半導体モジュール１０５を覆う位置まで延びている。これによりヒートシンク１０９の大面積化を図っている。半導体モジュール１０５のヒートシンクの全体が樹脂部材６１で覆われている。よって、半導体モジュール１０５がヒートシンク１０９を介して外部とショートするのを防止することができる。
【００６３】
以上説明した発明を実施するための最良の形態の構成について要約すると、次のようになる。  
（１）実装基板と、
表面及び裏面を有すると共に前記表面が前記実装基板と面するように前記実装基板にフリップチップボンディングで実装された複数のパワーＭＩＳチップと、
前記実装基板にフリップチップボンディングで実装されると共に前記複数のパワーＭＩＳチップに形成されたＭＩＳＦＥＴのゲートを駆動するための駆動用ＩＣチップと、
前記複数のパワーＭＩＳチップの前記裏面上に配置された複数のヒートシンクと、
前記複数のパワーＭＩＳチップ及び前記駆動用ＩＣチップを一つのパッケージとして封止する樹脂部材と、を備える  
ことを特徴とする半導体モジュール。
（２）前記複数のヒートシンクのうち少なくとも一つが、前記駆動用ＩＣチップと絶縁されて前記駆動用ＩＣチップの上まで延びている、
ことを特徴とする（１）に記載の半導体モジュール。
（３）前記駆動用ＩＣチップは、前記駆動用ＩＣチップの上まで延びている前記ヒートシンクが前記裏面上に配置されている前記パワーＭＩＳチップよりも厚みが薄い、
ことを特徴とする（２）に記載の半導体モジュール。
（４）前記駆動用ＩＣチップの上まで延びている前記ヒートシンクは平坦である、
ことを特徴とする（３）に記載の半導体モジュール。
（５）前記複数のヒートシンクは、それぞれ、前記複数のパワーＭＩＳチップのうち対応するパワーＭＩＳチップの前記裏面のソース電極又はドレイン電極と電気的に接続されていると共に前記実装基板の端子と電気的に接続されている、
ことを特徴とする（１）に記載の半導体モジュール。
（６）前記複数のヒートシンクは、それぞれ、前記複数のパワーＭＩＳチップのうち対応するパワーＭＩＳチップの前記裏面と面する一方の面及びこれの反対側にある他方の面を有しており、
前記他方の面が前記半導体モジュールの外部に露出している、
ことを特徴とする（１）に記載の半導体モジュール。
（７）前記複数のパワーＭＩＳチップの前記表面にはゲート電極及びソース電極が形成されており、前記裏面にはドレイン電極が形成されている、
ことを特徴とする（１）に記載の半導体モジュール。
（８）前記駆動用ＩＣチップはヒートシンクで覆われていない、
ことを特徴とする（１）に記載の半導体モジュール。
（９）前記複数のパワーＭＩＳチップのうち少なく一つのチップに前記ＭＩＳＦＥＴと並列接続されたダイオードが内蔵されている、
ことを特徴とする（１）に記載の半導体モジュール。
（１０）前記複数のヒートシンクの全体が前記樹脂部材で覆われている、
ことを特徴とする（１）に記載の半導体モジュール。
（１１）実装基板と、
表面及び裏面を有すると共に前記表面が前記実装基板と面するように前記実装基板にフリップチップボンディングで実装されたパワーＭＩＳチップと、    
前記実装基板にフリップチップボンディングで実装されると共に前記パワーＭＩＳチップに形成されたＭＩＳＦＥＴのゲートを駆動するための駆動用ＩＣチップと、
前記パワーＭＩＳチップの前記裏面上に配置されると共に前記駆動用ＩＣチップの上まで延びているヒートシンクと、
前記パワーＭＩＳチップ及び前記駆動用ＩＣチップを一つのパッケージとして封止する樹脂部材と、を備える  
ことを特徴とする半導体モジュール。
（１２）実装基板と、
表面及び裏面を有すると共に前記表面が前記実装基板と面するように前記実装基板にフリップチップボンディングで実装されたパワーＭＩＳチップと、
前記実装基板にフリップチップボンディングで実装されると共に前記パワーＭＩＳチップに形成されたＭＩＳＦＥＴのゲートを駆動するための駆動用ＩＣチップと、
前記パワーＭＩＳチップの前記裏面上に配置されると共に前記裏面及び前記実装基板の端子に電気的に接続されたヒートシンクと、
前記パワーＭＩＳチップ及び前記駆動用ＩＣチップを一つのパッケージとして封止する樹脂部材と、を備える  
ことを特徴とする半導体モジュール。
（１３）  （１）に記載の前記半導体モジュールを含む、
ことを特徴とするＤＣ−ＤＣコンバータ。
（１４）  （１）に記載の前記半導体モジュールと、
前記駆動用ＩＣチップによる前記ゲートの駆動を、ＰＷＭ(Pulse Width Modulation) 制御するＰＷＭ制御用ＩＣチップと、を備える
ことを特徴とする半導体装置。
（１５）  （１）に記載の前記半導体モジュールを含むＤＣ−ＤＣコンバータと、
前記ＤＣ−ＤＣコンバータにより電力が供給されるＣＰＵと、
前記ＣＰＵの上に配置されると共に前記半導体モジュールを覆う位置まで延びる他のヒートシンクと、を備える
ことを特徴とする半導体装置。
【図面の簡単な説明】
【００６４】
【図１】第１実施形態に係る半導体モジュールの平面図である。
【図２】図１のII（ａ）−II（ｂ）線に沿った断面図である。
【図３】図１のIII（ａ）−III（ｂ）線に沿った断面図である。
【図４】第１実施形態に備えられるパワーＭＯＳチップの一部の断面図である。
【図５】第１実施形態に係るＤＣ−ＤＣコンバータの回路図である。
【図６】図５のパワーＭＯＳチップ５，７に入力される信号のタイミングチャートである。
【図７】図３に示す構造を分解した図である。
【図８】第２実施形態に係る半導体モジュールの平面図である。
【図９】図８のIX（ａ）−IX（ｂ）線に沿った断面図である。
【図１０】第３実施形態に備えられるパワーＭＯＳチップ（同期整流側素子）の一部の断面図である。
【図１１】第４実施形態に係る半導体装置の平面図である。
【図１２】第５実施形態に係る半導体装置の一部の断面図である。
【符号の説明】
【００６５】
１・・・半導体モジュール、３・・・実装基板、５，７・・・パワーＭＯＳチップ、９・・・駆動用ＩＣチップ、１１・・・エピタキシャル層、１３・・・シリコン基板、１５・・・ボディ領域、１７・・・トレンチゲート、１９・・・ゲート酸化膜、２１・・・ソース領域、２３・・・パッシベーション膜、２５・・・樹脂板、２７・・・端子、２９・・・配線、３１・・・絶縁膜、３３・・・導電性ペースト材、３５・・・絶縁膜、３７・・・埋込導電膜、３９・・・ゲート電極、４１・・・ソース電極、４３・・・ドレイン電極、４５・・・パワーＭＯＳチップの表面、４７・・・パワーＭＯＳチップの裏面、４９・・・電極、５１・・・アンダーフィル材、５３，５５・・・ヒートシンク、５７・・・導電性ペースト材、５９・・・折曲部、６１・・・樹脂部材、６３・・・ヒートシンクの一方の面、６５・・・ヒートシンクの他方の面、６７・・・ＤＣ−ＤＣコンバータ、６９・・・ＳＢＤ（ショットキーバリアダイオード）、７１・・・インダクタ、７３・・・コンデンサ、７５・・・ＣＰＵ、７７・・・キャップ、８１・・・半導体モジュール、８３・・・駆動用ＩＣチップの裏面、８５・・・ＭＯＳＦＥＴの形成領域の終端、８７・・・金属膜、９１・・・半導体装置、９３・・・プリント基板、９５・・・半導体モジュール、９７・・・ＰＷＭ制御用ＩＣチップ、１０１・・・半導体装置、１０３・・・プリント基板、１０５・・・半導体モジュール、１０７・・・ＣＰＵ、１０９・・・ヒートシンク
【図１】
2005223008.tif 000003
【図２】
2005223008.tif 000004
【図３】
2005223008.tif 000005
【図４】
2005223008.tif 000006
【図５】
2005223008.tif 000007
【図６】
2005223008.tif 000008
【図７】
2005223008.tif 000009
【図８】
2005223008.tif 000010
【図９】
2005223008.tif 000011
【図１０】
2005223008.tif 000012
【図１１】
2005223008.tif 000013
【図１２】
2005223008.tif 000014
【手続補正書】
【提出日】平成16年6月10日(2004.6.10)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
実装基板と、
表面及び裏面を有すると共に前記表面が前記実装基板と面するように前記実装基板にフリップチップボンディングで実装された複数のパワースイッチングデバイスチップと、    前記実装基板にフリップチップボンディングで実装されると共に前記複数のパワースイッチングデバイスチップに形成されたトランジスタのゲートを駆動するための駆動用ＩＣチップと、
前記複数のパワースイッチングデバイスチップの前記裏面上に配置された複数のヒートシンクと、
前記複数のパワースイッチングデバイスチップ及び前記駆動用ＩＣチップを一つのパッケージとして封止する樹脂部材と、を備える  
ことを特徴とする半導体モジュール。
【請求項２】
前記複数のヒートシンクのうち少なくとも一つが、前記駆動用ＩＣチップと絶縁されて前記駆動用ＩＣチップの上まで延びている、
ことを特徴とする請求項１に記載の半導体モジュール。
【請求項３】
前記複数のヒートシンクは、それぞれ、前記複数のパワースイッチングデバイスチップのうち対応するパワースイッチングデバイスチップの前記裏面のソース電極又はドレイン電極と電気的に接続されていると共に前記実装基板の端子と電気的に接続されている、
ことを特徴とする請求項１又は２に記載の半導体モジュール。
【請求項４】
実装基板と、
表面及び裏面を有すると共に前記表面が前記実装基板と面するように前記実装基板にフリップチップボンディングで実装されたパワースイッチングデバイスチップと、    
前記実装基板にフリップチップボンディングで実装されると共に前記パワースイッチングデバイスチップに形成されたトランジスタのゲートを駆動するための駆動用ＩＣチップと、
前記パワースイッチングデバイスチップの前記裏面上に配置されると共に前記駆動用ＩＣチップの上まで延びているヒートシンクと、
前記パワースイッチングデバイスチップ及び前記駆動用ＩＣチップを一つのパッケージとして封止する樹脂部材と、を備える  
ことを特徴とする半導体モジュール。
【請求項５】
実装基板と、
表面及び裏面を有すると共に前記表面が前記実装基板と面するように前記実装基板にフリップチップボンディングで実装されたパワースイッチングデバイスチップと、
前記実装基板にフリップチップボンディングで実装されると共に前記パワースイッチングデバイスチップに形成されたトランジスタのゲートを駆動するための駆動用ＩＣチップと、
前記パワースイッチングデバイスチップの前記裏面上に配置されると共に前記裏面及び前記実装基板の端子に電気的に接続されたヒートシンクと、
前記パワースイッチングデバイスチップ及び前記駆動用ＩＣチップを一つのパッケージとして封止する樹脂部材と、を備える  
ことを特徴とする半導体モジュール。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
本発明に係る半導体モジュールの一態様は、実装基板と、表面及び裏面を有すると共に前記表面が前記実装基板と面するように前記実装基板にフリップチップボンディングで実装された複数のパワースイッチングデバイスチップと、前記実装基板にフリップチップボンディングで実装されると共に前記複数のパワースイッチングデバイスチップに形成されたトランジスタのゲートを駆動するための駆動用ＩＣチップと、前記複数のパワースイッチングデバイスチップの前記裏面上に配置された複数のヒートシンクと、前記複数のパワースイッチングデバイスチップ及び前記駆動用ＩＣチップを一つのパッケージとして封止する樹脂部材と、を備えることを特徴とする。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
本発明に係る半導体モジュールの他の態様は、実装基板と、表面及び裏面を有すると共に前記表面が前記実装基板と面するように前記実装基板にフリップチップボンディングで実装されたパワースイッチングデバイスチップと、前記実装基板にフリップチップボンディングで実装されると共に前記パワースイッチングデバイスチップに形成されたトランジスタのゲートを駆動するための駆動用ＩＣチップと、前記パワースイッチングデバイスチップの前記裏面上に配置されると共に前記駆動用ＩＣチップの上まで延びているヒートシンクと、前記パワースイッチングデバイスチップ及び前記駆動用ＩＣチップを一つのパッケージとして封止する樹脂部材と、を備えることを特徴とする。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
本発明に係る半導体モジュールのさらに他の態様は、実装基板と、表面及び裏面を有すると共に前記表面が前記実装基板と面するように前記実装基板にフリップチップボンディングで実装されたパワースイッチングデバイスチップと、前記実装基板にフリップチップボンディングで実装されると共に前記パワースイッチングデバイスチップに形成されたトランジスタのゲートを駆動するための駆動用ＩＣチップと、前記パワースイッチングデバイスチップの前記裏面上に配置されると共に前記裏面及び前記実装基板の端子に電気的に接続されたヒートシンクと、前記パワースイッチングデバイスチップ及び前記駆動用ＩＣチップを一つのパッケージとして封止する樹脂部材と、を備えることを特徴とする。