(57)【要約】【課題】電源電圧を１Ｖ以下の低電圧に低減できアナログ入力電圧範囲を接地電位から電圧まで拡大できる。【解決手段】制御論理回路１１は、標本化及び保持時に、ＤＡ変換器２の各キャパシタ２０−１〜２０−Ｎの他端を接地電位に接続し、スイッチトアンプ１から標本化されたアナログ入力信号を保持キャパシタ７の一端に出力して保持させる。逐次比較時に、スイッチトアンプ１の出力端子をハイインピーダンスにさせ、保持キャパシタ７の一端を接地電位に接続するように制御し、ＤＡ変換器２の各キャパシタ２０−１〜２０−Ｎの他端を逐次比較レジスタ４で保持されたディジタル値に基づいて逐次接地電位から電源電圧Ｖｄｄに切り換えて接続して保持キャパシタ７の他端の出力電圧をＤＡ変換器２の出力電圧として比較器３に出力し、保持キャパシタ７の他端の出力電圧を中間基準電圧と比較して逐次比較レジスタ４からディジタル値を得る。【選択図】図１
2005223888.tif 000002
【特許請求の範囲】
【請求項１】
アナログ入力信号を標本化して保持するサンプルホールド回路と、
ディジタル値をアナログ電圧にディジタルアナログ変換して出力するディジタルアナログ変換器と、
上記アナログ入力信号を、上記ディジタルアナログ変換器からのアナログ電圧と比較して比較結果信号を出力する比較器と、
上記比較器からの比較結果信号を保持して保持したディジタル値を出力する逐次比較レジスタと、
アナログディジタル変換回路の動作を制御する制御手段とを備えた逐次比較型アナログディジタル変換回路において、
上記ディジタルアナログ変換器は、
各一端が互いに共通端子で接続されかつ互いに異なる静電容量をそれぞれ有する複数のキャパシタと、
上記複数のキャパシタを選択的に動作可能に切り換える複数のスイッチとを含むキャパシタアレイ型ディジタルアナログ変換器であり、
上記サンプルホールド回路は、
上記アナログ入力信号を標本化して出力することと、スイッチトアンプの出力端子をハイインピーダンスにすることとを選択的に切り換えるように動作するスイッチトアンプと、
一端と、上記各キャパシタの共通端子と直列に接続された他端とを有し、上記スイッチトアンプから出力される標本化されたアナログ入力信号を保持する保持キャパシタとを含み、
上記制御手段は、標本化及び保持時に、上記ディジタルアナログ変換器の各キャパシタの他端を第１の電位に接続し、上記スイッチトアンプから上記標本化されたアナログ入力信号を上記保持キャパシタの一端に出力して保持させた後、逐次比較時に、上記スイッチトアンプの出力端子をハイインピーダンスにさせるように上記スイッチトアンプを制御し、上記保持キャパシタの一端を上記第１の電位に接続するように制御し、上記ディジタルアナログ変換器の各キャパシタの他端を上記逐次比較レジスタで保持されたディジタル値に基づいて逐次、上記第１の電位から、上記第１の電位よりも高い第２の電位に切り換えて接続して上記保持キャパシタの他端の出力電圧を上記ディジタルアナログ変換器の出力電圧として上記比較器に出力し、上記比較器により上記保持キャパシタの他端の出力電圧を、上記第１の電位と上記第２の電位との間の電位である第３の電位と比較することにより、上記逐次比較レジスタからディジタル値を得ることを特徴とするアナログディジタル変換回路。
【請求項２】
アナログ入力信号を標本化して保持するサンプルホールド回路と、
ディジタル値をアナログ電圧にディジタルアナログ変換して出力するディジタルアナログ変換器と、
上記アナログ入力信号を、上記ディジタルアナログ変換器からのアナログ電圧と比較して比較結果信号を出力する比較器と、
上記比較器からの比較結果信号を保持して保持したディジタル値を出力する逐次比較レジスタと、
アナログディジタル変換回路の動作を制御する制御手段とを備えた逐次比較型アナログディジタル変換回路において、
上記ディジタルアナログ変換器は、
各一端が互いに共通端子で接続されかつ互いに異なる静電容量をそれぞれ有する複数のキャパシタと、
上記複数のキャパシタを選択的に動作可能に切り換える複数のスイッチとを含むキャパシタアレイ型ディジタルアナログ変換器であり、
上記サンプルホールド回路は、
上記アナログ入力信号を標本化して出力することと、スイッチトアンプの出力端子をハイインピーダンスにすることとを選択的に切り換えるように動作するスイッチトアンプと、
一端と、上記各キャパシタの共通端子と直列に接続された他端とを有し、上記スイッチトアンプから出力される標本化されたアナログ入力信号を保持する保持キャパシタとを含み、
上記制御手段は、標本化及び保持時に、上記ディジタルアナログ変換器の各キャパシタの他端を第１の電位よりも高い第２の電位に接続し、上記スイッチトアンプから上記標本化されたアナログ入力信号を上記保持キャパシタの一端に出力して保持させた後、逐次比較時に、上記スイッチトアンプの出力端子をハイインピーダンスにさせるように上記スイッチトアンプを制御し、上記保持キャパシタの一端を上記第２の電位に接続するように制御し、上記ディジタルアナログ変換器の各キャパシタの他端を上記逐次比較レジスタで保持されたディジタル値に基づいて逐次、上記第２の電位から、上記第１の電位に切り換えて接続して上記保持キャパシタの他端の出力電圧を上記ディジタルアナログ変換器の出力電圧として上記比較器に出力し、上記比較器により上記保持キャパシタの他端の出力電圧を、上記第１の電位と上記第２の電位との間の電位である第３の電位と比較することにより、上記逐次比較レジスタからディジタル値を得ることを特徴とするアナログディジタル変換回路。
【請求項３】
上記逐次比較時において、上記保持キャパシタに対して並列に接続される付加保持キャパシタをさらに備えたことを特徴とする請求項１又は２記載のアナログディジタル変換回路。
【請求項４】
上記スイッチトアンプは、上記ディジタルアナログ変換器の複数のキャパシタの数と同一の数の出力電圧をそれぞれ、上記ディジタルアナログ変換器の各キャパシタに出力して保持させるように構成したことを特徴とする請求項１乃至３のうちのいずれか１つに記載のアナログディジタル変換回路。
【請求項５】
上記アナログディジタル変換回路のサンプルホールド回路及びＤＡ変換器を差動回路で構成し、差動アナログ入力信号をディジタル値にアナログディジタル変換することを特徴とする請求項１乃至４のうちのいずれか１つに記載のアナログディジタル変換回路。
【請求項６】
上記アナログディジタル変換回路を、ＰチャンネルＭＯＳＦＥＴとＮチャンネルＭＯＳＦＥＴとを含むＣＭＯＳ回路で構成し、
上記第１の電位を、接地電位から「接地電位＋ＮチャンネルＭＯＳＦＥＴのしきい値電圧」までの範囲内の一電位に設定し、
上記第２の電位を、正の電源電圧Ｖｄｄから「正の電源電圧Ｖｄｄ−ＰチャンネルＭＯＳＦＥＴのしきい値電圧の絶対値」の範囲内の一電位に設定したことを特徴とする請求項１乃至５のうちのいずれか１つに記載のアナログディジタル変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ信号をディジタル信号に変換するアナログディジタル変換回路（以下、ＡＤ変換回路という。）に関し、特に、主として低電圧で動作する逐次比較型ＡＤ変換回路に関する。
【背景技術】
【０００２】
近年の微細化されたＣＭＯＳプロセスでは、デバイスのスケーリング則に従って電源電圧（Ｖｄｄ）の低電圧化が進んでいる。しかしながら、大規模なディジタル回路の待機時消費電力を低減するため、ＣＭＯＳデバイスを構成するＰチャンネルＭＯＳＦＥＴとＮチャンネルＭＯＳＦＥＴのしきい値電圧Ｖｔｈはスケーリング則に従って低電圧化されておらず、電源電圧Ｖｃｃに対するしきい値電圧Ｖｔｈの比であるＶｔｈ／Ｖｄｄは増加している。例えば、０．３５ミクロン技術を用いて製造されたＣＭＯＳデバイスでは、電源電圧源Ｖｄｄ＝３．３Ｖ、しきい値Ｖｔｈ＝０．７Ｖであり、０．１８ミクロン技術を用いて製造されたＣＭＯＳデバイスでは、電源電圧源Ｖｄｄ＝１．５Ｖ、しきい値Ｖｔｈ＝０．５Ｖ程度である。
【０００３】
また、ＣＭＯＳデバイスを高密度に集積した論理ＬＳＩでは、消費電力を低減するため、電源電圧源Ｖｄｄを低下させることが有効である。しかしながら、比Ｖｔｈ／Ｖｄｄが増加すると、ＰチャンネルＭＯＳＦＥＴとＮチャンネルＭＯＳＦＥＴで構成した一般的なＣＭＯＳアナログスイッチが使用できなくなる。
【０００４】
図２１は従来技術に係るＣＭＯＳアナログスイッチ回路の構成を示す回路図であり、図２２は図２１のＣＭＯＳアナログスイッチ回路の動作を示す、入力電圧Ｖｉｎに対する各ＭＯＳＦＥＴＰ１０１，Ｎ１０１のコンダクタンスＧｐ，Ｇｎを示すグラフである。
【０００５】
図２１において、入力端子Ｔ１０１と出力端子Ｔ１０２との間に、２個のＭＯＳＦＥＴＰ１０１，Ｎ１０１が並列接続された回路が挿入され、出力端子Ｔ１０２に負荷キャパシタＣｌｏａｄが接続されている。図２２に示すように、入力電圧Ｖｉｎを０Ｖから上昇させると、ＰチャンネルＭＯＳＦＥＴＰ１０１のコンダクタンスＧｐはしきい値電圧Ｖｔｈｐ（なお、電源電圧源Ｖｄｄとしきい値電圧Ｖｔｈｐとの間のしきい値電圧をＶｔｈｐａとする。）で０から立ち上がり、オンからオフの状態に遷移する。また、入力電圧Ｖｉｎを電源電圧源Ｖｄｄから下降させると、ＮチャンネルＭＯＳＦＥＴＮ１０１のコンダクタンスＧｎはしきい値電圧Ｖｔｈｎ（なお、接地電圧Ｖｓｓとしきい値電圧Ｖｔｈｎとの間のしきい値電圧をＶｔｈｎａとする。）で０から立ち上がり、オンからオフの状態に遷移する。
【０００６】
【非特許文献１】Jens Sauerbrey et al., "A 0.5V, 1mW Successive Approximation ADC", Proceedings of 28th European Solid-State Circuit Conference (ESSCIRC 2002), September 2002, Firenze, Italy, pp.247-250。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
図２１のＣＭＯＳアナログスイッチを構成しているＮチャンネルＭＯＳＦＥＴＰ１０１及びＰチャンネルＭＯＳＦＥＴＮ１０１は、電源電圧源Ｖｄｄを例えば１Ｖに低下させるとオン時でも入力電圧がＶｄｄ／２付近でコンダクタンスＧｐ，Ｇｎが低下し、当該アナログスイッチはオンしなくなる。このような条件では、アナログスイッチを使用するＡＤ変換回路やディジタルアナログ変換器（以下、ＤＡ変換器という。）の実現が困難になるという問題点があった。
【０００８】
上記問題点を解決するためにＭＯＳＦＥＴのしきい値電圧を下げると、オン抵抗は低下するがオフ時の抵抗が十分に高くなく、リーク電流が大きくなるので、アナログスイッチには使えない。他の解決方法として、アナログスイッチを構成するＭＯＳＦＥＴのゲート電圧を電源電圧Ｖｄｄより上昇させる方法がある。そのためには、チャージポンプを用いて、高い電源電圧を得る方法と、キャパシタに充電した電荷を保持して電源に直列接続し、高いゲート電圧を得るブートストラップ法がある。いずれも、通常のデバイスの耐圧より高い耐圧のデバイスが必要であり、プロセスの複雑化、信頼性の低下、回路面積の増加という問題点があった。
【０００９】
図２３は第１の従来例に係るＡＤ変換回路の構成を示す回路図であり、図２４は図２３のキャパシタアレイ型ＤＡ変換器１６の構成を示す回路図である。図２３のＡＤ変換回路は、キャパシタアレイ型ＤＡ変換器１６と、比較器１３と、逐次比較レジスタ（ＳＡＲ）１４と、制御論理回路１５とを備えて構成される。図２３のキャパシタアレイ型ＤＡ変換器１６において、キャパシタアレイの各キャパシタ１６０−０乃至１６０−Ｎがサンプルホールドのためのキャパシタを兼ねている。また、キャパシタアレイ型ＤＡ変換器１６は、上記キャパシタ１６０−０乃至１６０−Ｎと、それに接続されたＣＭＯＳアナログスイッチ１６１−０乃至１６１−Ｎとを備えて構成され、ＣＭＯＳ技術で数多くのＬＳＩが開発されている。
【００１０】
図２４のキャパシタアレイ型ＤＡ変換器１６において、より高い電位の基準電圧Ｖｒｅｆｐ（例えば、電源電圧源Ｖｄｄ）、もしくはより低い電位の基準電圧ｖｒｅｆｎ（例えば、接地電圧Ｖｓｓ）に接続されたスイッチ１６１−０乃至１６１−ＮはそれぞれＰチャンネルＭＯＳＦＥＴ及びＮチャンネルＭＯＳＦＥＴで実現でき、また、そのスイッチ構成は一端が接地又はより高い電位の電源電圧源に接続されたグランディッドスイッチなので低電源電圧でもオン・オフ動作を行うことができる。しかしながら、アナログ信号入力端子９０ａに接続されるスイッチ１６２，１６１−０乃至１６１−Ｎは両端電位がフローティングになるので、図２１に示したように低い電源電圧ではオン抵抗が非常に高くなり正常に動作しない。
【００１１】
上記の問題点を解決するために、グランディッドスイッチによるＤＡ変換器を用いて、１Ｖ程度の低電圧で動作する逐次比較型ＡＤ変換回路（以下、第２の従来例という。）が非特許文献１において提案されている。図２５は第２の従来例に係るＡＤ変換回路の構成を示す回路図であり、図２６は図２５のキャパシタアレイ型ＤＡ変換器１９の構成を示す回路図である。第２の従来例に係るＡＤ変換回路は、図２５に示すように、
（ａ）アナログ信号入力端子９０ａを介して入力されるアナログ入力信号を標本化し、ＡＤ変換が終了するまで値を保持するサンプルホールド回路１８と、
（ｂ）キャパシタアレイ型ＤＡ変換器１９と、
（ｃ）サンプルホールド回路１８からの出力電圧１８ａとＤＡ変換器１９からの出力電圧１９ａとを比較して比較結果信号を出力する比較器１３と、
（ｄ）比較器１３からの比較結果信号に基づいてＤＡ変換器１９を制御する逐次比較レジスタ（ＳＡＲ）１４と、
（ｅ）各回路１３，１４，１８，１９の動作タイミングを制御する制御論理回路１５と
を備えて構成される。
【００１２】
ＤＡ変換器１９は、図２５に示すように、
（ａ）静電容量Ｃ０乃至ＣＮをそれぞれ有するキャパシタ１９０−０乃至１９０−Ｎと、
（ｂ）各キャパシタ１９０−０乃至１９０−Ｎを、より高い電位の基準電圧源Ｖｒｅｆｐ又はより低い電位の基準電圧源Ｖｒｅｆｎに選択的に接続するためのスイッチ１９１−１乃至１９１−Ｎと、
（ｃ）ＤＡ変換器１９からの出力電圧１９ａを接地するためのスイッチ１９２−０と、
（ｄ）ＤＡ変換器１９からの出力電圧１９ａの最大値を、Ｖｄｄ／２に減衰させるための、静電容量ＣＳを有するキャパシタ１９２−１と
を備えて構成される。ここで、Ｃ０＝Ｃｕｎｉｔを単位容量とすると、次式のように設定される。
【００１３】
［数１］
Ｃ１＝Ｃ０＝Ｃｕｎｉｔ      （１）
［数２］
Ｃｉ＋１＝２Ｃｉ（ｉ＝１，２，…，Ｎ−１）      （２）
［数３］
ＣＳ＝２ＣＮ      （３）
【００１４】
ＤＡ変換器１９のすべてのスイッチ１９１−１乃至１９１−Ｎは、より高い電位の基準電圧源Ｖｒｅｆｐ、もしくはより低い電位の基準電圧源Ｖｒｅｆｎに接続されたグランディッドスイッチ（接地されるスイッチ）であるので、より高い電位側のスイッチはＰチャンネルＭＯＳＦＥＴで実現できるとともに、低電位側のスイッチはＮチャンネルＭＯＳＦＥＴで実現でき、低電源電圧でもオン・オフ動作を行うことができる。
【００１５】
また、ＤＡ変換器１９の最大出力電圧Ｖ１９ａｍａｘは、スイッチ１９１−１乃至１９１−Ｎをより高い電位の基準電圧源Ｖｒｅｆｐに接続したときに得られ、次式で表される。
【００１６】
［数４］
Ｖ１９ａｍａｘ
＝Ｖｒｅｆｐ×（ＣＮ＋ＣＮ−１＋…＋Ｃ１＋Ｃ０）
／（ＣＳ＋ＣＮ＋ＣＮ−１＋…＋Ｃ１＋Ｃ０）
＝Ｖｒｅｆｐ／２      （４）
【００１７】
従って、ＡＤ変換回路の入力信号範囲は、電圧Ｖｒｅｆｎから電圧Ｖｒｅｆｐ／２までの範囲となる。入力電圧範囲を大きくするために、より高い電位の基準電圧源Ｖｒｆｅｐの電圧を電源電圧源Ｖｄｄに等しくなるように設定し、より低い電位の基準電圧源Ｖｒｅｆｎの電圧を接地電位（０Ｖ）に等しくなるように設定することが可能であり、この場合、入力信号範囲は０Ｖから電圧Ｖｄｄ／２までの範囲となる。
【００１８】
通常のアナログスイッチを用いた第１の従来例に係るキャパシタアレイ型の逐次比較型ＡＤ変換回路では、スイッチがオンしないために１Ｖ以下では動作しない。これを改良した第２の従来例に係るＡＤ変換回路においては、１Ｖの電源電圧で動作するが、入力電圧範囲が接地電位から電圧Ｖｄｄ／２に限定され、また、比較器１３には０Ｖから電圧Ｖｄｄ／２までという比較的広い同相電圧範囲の入力電圧に対して高速に動作しなければならない。このように広い同相電圧に対して動作する差動形の比較器１３を通常の回路構成で実現することは困難である。
【００１９】
図２５の比較器１３は、サンプルホールド回路１８からの出力電圧１８ａを基準電圧とし、その基準電圧とＤＡ変換器１９からの出力電圧１９ａとの電位差を比較している。ＡＤ変換回路のアナログ入力信号の電圧範囲を接地電位から電源電圧源の電圧Ｖｄｄまでとするためには、比較器１３は接地電位付近から電圧Ｖｄｄ付近までの広い電圧範囲において微小な電位差を比較する必要があり、通常の回路構成の比較器では実現することが困難である。また、レール・ツー・レール（rail to rail）（供給電源の下端電圧から上端電圧までのフルレンジをいう。）構成の増幅回路を用いて比較器１３を構成した場合、入力電圧範囲を拡大できる可能性があるが、回路が複雑になり、動作速度の低下や消費電力の増加などの欠点がある。
【００２０】
本発明の目的は以上の問題点を解決し、電源電圧を１Ｖ以下の低電圧に低減でき、同時にアナログ入力電圧範囲を接地電位から電圧Ｖｄｄまで拡大できる逐次比較型ＡＤ変換回路を提供することにある。
【課題を解決するための手段】
【００２１】
第１の発明に係るアナログディジタル変換回路は、アナログ入力信号を標本化して保持するサンプルホールド回路と、
ディジタル値をアナログ電圧にディジタルアナログ変換して出力するディジタルアナログ変換器と、
上記アナログ入力信号を、上記ディジタルアナログ変換器からのアナログ電圧と比較して比較結果信号を出力する比較器と、
上記比較器からの比較結果信号を保持して保持したディジタル値を出力する逐次比較レジスタと、
アナログディジタル変換回路の動作を制御する制御手段とを備えた逐次比較型アナログディジタル変換回路において、
上記ディジタルアナログ変換器は、
各一端が互いに共通端子で接続されかつ互いに異なる静電容量をそれぞれ有する複数のキャパシタと、
上記複数のキャパシタを選択的に動作可能に切り換える複数のスイッチとを含むキャパシタアレイ型ディジタルアナログ変換器であり、
上記サンプルホールド回路は、
上記アナログ入力信号を標本化して出力することと、スイッチトアンプの出力端子をハイインピーダンスにすることとを選択的に切り換えるように動作するスイッチトアンプと、
一端と、上記各キャパシタの共通端子と直列に接続された他端とを有し、上記スイッチトアンプから出力される標本化されたアナログ入力信号を保持する保持キャパシタとを含み、
上記制御手段は、標本化及び保持時に、上記ディジタルアナログ変換器の各キャパシタの他端を第１の電位に接続し、上記スイッチトアンプから上記標本化されたアナログ入力信号を上記保持キャパシタの一端に出力して保持させた後、逐次比較時に、上記スイッチトアンプの出力端子をハイインピーダンスにさせるように上記スイッチトアンプを制御し、上記保持キャパシタの一端を上記第１の電位に接続するように制御し、上記ディジタルアナログ変換器の各キャパシタの他端を上記逐次比較レジスタで保持されたディジタル値に基づいて逐次、上記第１の電位から、上記第１の電位よりも高い第２の電位に切り換えて接続して上記保持キャパシタの他端の出力電圧を上記ディジタルアナログ変換器の出力電圧として上記比較器に出力し、上記比較器により上記保持キャパシタの他端の出力電圧を、上記第１の電位と上記第２の電位との間の電位である第３の電位と比較することにより、上記逐次比較レジスタからディジタル値を得ることを特徴とする。
【００２２】
また、第２の発明に係るアナログディジタル変換回路は、アナログ入力信号を標本化して保持するサンプルホールド回路と、
ディジタル値をアナログ電圧にディジタルアナログ変換して出力するディジタルアナログ変換器と、
上記アナログ入力信号を、上記ディジタルアナログ変換器からのアナログ電圧と比較して比較結果信号を出力する比較器と、
上記比較器からの比較結果信号を保持して保持したディジタル値を出力する逐次比較レジスタと、
アナログディジタル変換回路の動作を制御する制御手段とを備えた逐次比較型アナログディジタル変換回路において、
上記ディジタルアナログ変換器は、
各一端が互いに共通端子で接続されかつ互いに異なる静電容量をそれぞれ有する複数のキャパシタと、
上記複数のキャパシタを選択的に動作可能に切り換える複数のスイッチとを含むキャパシタアレイ型ディジタルアナログ変換器であり、
上記サンプルホールド回路は、
上記アナログ入力信号を標本化して出力することと、スイッチトアンプの出力端子をハイインピーダンスにすることとを選択的に切り換えるように動作するスイッチトアンプと、
一端と、上記各キャパシタの共通端子と直列に接続された他端とを有し、上記スイッチトアンプから出力される標本化されたアナログ入力信号を保持する保持キャパシタとを含み、
上記制御手段は、標本化及び保持時に、上記ディジタルアナログ変換器の各キャパシタの他端を第１の電位よりも高い第２の電位に接続し、上記スイッチトアンプから上記標本化されたアナログ入力信号を上記保持キャパシタの一端に出力して保持させた後、逐次比較時に、上記スイッチトアンプの出力端子をハイインピーダンスにさせるように上記スイッチトアンプを制御し、上記保持キャパシタの一端を上記第２の電位に接続するように制御し、上記ディジタルアナログ変換器の各キャパシタの他端を上記逐次比較レジスタで保持されたディジタル値に基づいて逐次、上記第２の電位から、上記第１の電位に切り換えて接続して上記保持キャパシタの他端の出力電圧を上記ディジタルアナログ変換器の出力電圧として上記比較器に出力し、上記比較器により上記保持キャパシタの他端の出力電圧を、上記第１の電位と上記第２の電位との間の電位である第３の電位と比較することにより、上記逐次比較レジスタからディジタル値を得ることを特徴とする。
【００２３】
さらに、上記アナログディジタル変換回路において、上記逐次比較時において、上記保持キャパシタに対して並列に接続される付加保持キャパシタをさらに備えたことを特徴とする。
【００２４】
またさらに、上記アナログディジタル変換回路において、上記スイッチトアンプは、上記ディジタルアナログ変換器の複数のキャパシタの数と同一の数の出力電圧をそれぞれ、上記ディジタルアナログ変換器の各キャパシタに出力して保持させるように構成したことを特徴とする。
【００２５】
また、上記アナログディジタル変換回路において、上記アナログディジタル変換回路のサンプルホールド回路及びＤＡ変換器を差動回路で構成し、差動アナログ入力信号をディジタル値にアナログディジタル変換することを特徴とする。
【００２６】
さらに、上記アナログディジタル変換回路において、上記アナログディジタル変換回路を、ＰチャンネルＭＯＳＦＥＴとＮチャンネルＭＯＳＦＥＴとを含むＣＭＯＳ回路で構成し、
上記第１の電位を、接地電位から「接地電位＋ＮチャンネルＭＯＳＦＥＴのしきい値電圧」までの範囲内の一電位に設定し、
上記第２の電位を、正の電源電圧Ｖｄｄから「正の電源電圧Ｖｄｄ−ＰチャンネルＭＯＳＦＥＴのしきい値電圧の絶対値」の範囲内の一電位に設定したことを特徴とする。
【発明の効果】
【００２７】
従って、本発明に係るアナログディジタル変換回路によれば、上記スイッチトアンプを低電圧で動作するグランディッドスイッチで実現でき、接地電位から電源電圧の範囲の入出力電圧で動作可能なレール・ツー・レールのアンプで実現できる。また、上記サンプルホールド回路の保持キャパシタの出力電圧を、上記ディジタルアナログ変換器の共通端子であってその出力電圧として出力し、上記ディジタルアナログ変換器からの出力電圧を、適当な値に設定した第３の電位とを比較器により比較することにより逐次比較動作してアナログディジタル変換することができる。従って、上記比較器は上記第３の電位の基準電圧と、上記ディジタルアナログ変換器からの出力電圧の差を検出するだけでよいので、単純な回路構成で実現できる。また、アナログ入力信号の直流電圧に依存しないため、上記アナログディジタル変換回路の入力電圧範囲は接地電位から電源電圧源Ｖｄｄまでの範囲で設定することができる。すなわち、本発明に係るアナログディジタル変換回路によれば、１Ｖ程度以下の電源電圧で動作し、アナログ入力信号の電圧範囲を接地電位から電源電圧源Ｖｄｄまでに拡大でき、かつ同相入力電圧範囲が狭い比較器で構成でき、そのオフセット電圧や、キャパシタアレイにおける寄生キャパシタの影響を受けないで高精度な変換を実行できる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明に係る実施形態について図面を参照して説明する。なお、同様の構成要素については同一の符号を付している。
【００２９】
第１の実施形態．
図１は本発明の第１の実施形態に係るＡＤ変換回路の構成を示す回路図である。第１の実施形態に係るＡＤ変換回路は逐次比較型アナログディジタル変換器において、一端を接地電位（又はその近傍電位）Ｖｒｅｆｎ又は基準電圧源Ｖｒｅｆｐに接続したグランディッドスイッチを用いた局部のＤＡ変換器２と、スイッチトアンプ１と保持キャパシタ７とにより構成されたサンプルホールド回路７Ａと、同相入力電圧範囲が従来例に比較して広くない簡単な構成の比較器３とを備えて構成することにより、１Ｖ以下の電源電圧Ｖｄｄでの動作を可能にすることを特徴としている。
【００３０】
図１において、スイッチトアンプ１は、アナログ入力信号端子９０ａを介して入力されるアナログ入力信号を標本化して、その標本化されたサンプル値を保持する静電容量ＣＮ＋１の保持キャパシタ７に出力する。ここで、スイッチトアンプ１と保持キャパシタ７とはサンプルホールド回路７を構成する。ＤＡ変換器２は、Ｎ個のキャパシタ２０−１乃至２０−Ｎと、各キャパシタ２０−１乃至２０−Ｎにそれぞれ直列に各共通端子が接続され当該ＡＤ変換回路の第２のコントローラである逐次比較レジスタ４により制御信号４ａを用いて制御されるＮ個のスイッチ２１−１乃至２１−Ｎとを備えて構成される。ここで、各キャパシタ２０−１乃至２０−Ｎはそれぞれ互いに異なる静電容量Ｃ１乃至ＣＮを有し、これら静電容量Ｃ１乃至ＣＮは、第２の従来例における式（１）及び（２）と同様に設定される。スイッチトアンプ１からのサンプリングされた電圧は保持キャパシタ７の一端に印加され、当該保持キャパシタ７の一端はまた、例えばＮチャンネルＭＯＳＦＥＴで構成され当該ＡＤ変換回路の第１のコントローラである制御論理回路１１により制御信号１１ａを用いて制御されるスイッチ８及び端子６を介して基準電圧源Ｖｒｅｆｎに接続される。ここで、基準電圧源Ｖｒｅｆｎは、図示するように例えば接地電位であり、詳細後述するように、接地電位から図２５のしきい値電圧Ｖｔｈｎａまでの範囲の中間電位であってもよい。
【００３１】
端子６はＤＡ変換器２のスイッチ２１−１乃至２１−Ｎの各接点ａに接続され、スイッチ２１−１乃至２１−Ｎの各接点ｂはともに端子５及び基準電圧源Ｖｒｅｆｐを介して接地される。ここで、基準電圧源Ｖｒｅｆｐは、図示するように例えば電圧Ｖｒｅｆｐを有し、詳細後述するように、電源電圧源Ｖｄｄから図２５のしきい値電圧Ｖｔｈｎｐ（＝Ｖｄｄ−Ｖｔｈｎｐａ）までの範囲の中間電位であってもよい。保持キャパシタ７の他端はＤＡ変換器２内の各キャパシタ２０−１乃至２０−Ｎの一端及び比較器３の非反転入力端子に接続され、さらに、例えばＮチャンネルＭＯＳＦＥＴで構成され制御論理回路１１により制御されるスイッチ９を介して比較器３の反転入力端子に接続される。比較器３の非反転入力端子には、端子１０を介して中間基準電圧源Ｖｒｅｆｃに接続され、ここで、中間基準電圧源Ｖｒｅｆｃの電圧（以下、中間基準電圧Ｖｒｅｆｃという。）は、比較器３とスイッチ９とが動作可能な電圧に設定され、接地電位から電源電圧源Ｖｄｄの電位までの間の中間電位であって、例えば電圧Ｖｄｄ／２近傍に設定できる。
【００３２】
比較器３は、ＤＡ変換器２からの出力電圧２ａを、中間基準電圧Ｖｒｅｆｃと比較して比較結果信号を逐次比較レジスタ４に出力し、逐次比較レジスタ４は比較器３からの比較結果信号に基づいてディジタル値Ｄ１乃至ＤＮを保持して出力し、保持されたディジタル値に基づいて制御信号４ａを用いてＤＡ変換器２のスイッチ２１−１乃至２１−Ｎを制御する。そして、本実施形態に係るＡＤ変換回路においては、逐次比較レジスタ４及び制御論理回路１１は、後述する逐次比較アルゴリズムを用いて逐次比較処理を実行することにより、ＤＡ変換器２に供給するディジタル値を求め、比較器３及び逐次比較レジスタ４による逐次比較終了時にＡＤ変換出力のディジタル値を示すディジタル信号Ｄ１乃至ＤＮを出力する。
【００３３】
図２は図１のスイッチトアンプ１の構成を示す回路図であり、図３は図２のレプリカ回路の構成を示す回路図である。スイッチトアンプ１は、図２に示すように、演算増幅回路２０１と、レベルシフタ回路２０２と、ＣＭＯＳ出力回路２０３と、レプリカ回路２０４とを、同一の半導体基板上で形成してなり、ＣＭＯＳ出力回路２０３のバイアス電圧Ｖｂｐ０及びＶｂｎ０を、ＣＭＯＳ出力回路２０３と実質的に同様又は相似なサイズを有する各ＭＯＳＦＥＴからなるレプリカ回路２０４により発生して供給したことを特徴としている。
【００３４】
図２において、演算増幅回路２０１は、６個のＰチャンネルＭＯＳＦＥＴＰ１乃至Ｐ６及び６個のＮチャンネルＭＯＳＦＥＴＮ１乃至Ｎ６とを備えて、多段で積み上げられた公知の差動増幅式の演算増幅回路であり、電源電圧Ｖｄｄと、接地電圧Ｖｓｓとの間に接続されたＣＭＯＳ回路で形成される。入力端子Ｔ１１及びＴ１２に入力される差動入力信号Ｖｉｐ，Ｖｉｎは、演算増幅回路１０１により増幅された後、レベルシフタ回路２０２に出力される。ここで、初段のＰチャンネルＭＯＳＦＥＴＰ１のゲートに接続されたバイアス入力端子Ｔ２１にはバイアス電圧Ｖｂｐ１が印加される一方、初段のＮチャンネルＭＯＳＦＥＴＮ１のゲートに接続されたバイアス入力端子Ｔ２２にはバイアス電圧Ｖｂｎ１が印加される。
【００３５】
レベルシフタ回路２０２は、２個のＰチャンネルＭＯＳＦＥＴＰ７及びＰ８と、２個のＮチャンネルＭＯＳＦＥＴＮ７及びＮ８とを備えて構成され、ＰチャンネルＭＯＳＦＥＴＰ８のゲートに接続されたバイアス入力端子Ｔ３１に印加されるバイアス電圧Ｖｂｐ２と、ＮチャンネルＭＯＳＦＥＴＮ８のゲートに接続されたバイアス入力端子Ｔ３２に印加されるバイアス電圧Ｖｂｎ２に印加されるバイアス電圧Ｖｂｎ０とを変化することにより、演算増幅回路２０１から出力される差動出力電圧信号のレベルをシフトさせた後、バイアス電圧を分離するための結合用キャパシタＣ１，Ｃ２を介して、ＣＭＯＳ出力回路２０３に出力する。レベルシフタ回路２０２において、電源電圧源Ｖｄｄは、ＰチャンネルＭＯＳＦＥＴＰ７のソース及びドレインを介して端子Ｔ７１に接続され、端子Ｔ７１はＰチャンネルＭＯＳＦＥＴＰ８のソース及びドレインを介して端子Ｔ７２に接続される。また、端子Ｔ７２は、ＮチャンネルＭＯＳＦＥＴＮ７のドレイン及びソースを介して接地される。さらに、端子Ｔ７１は、ＮチャンネルＭＯＳＦＥＴＮ８のドレイン及びソースを介して端子Ｔ７２に接続される。
【００３６】
ＣＭＯＳ出力回路２０３は、２個のＰチャンネルＭＯＳＦＥＴＰ９及びＰ１０と、２個のＮチャンネルＭＯＳＦＥＴＮ９及びＮ１０とを備えて構成される。電源電圧源Ｖｄｄは、ＰチャンネルＭＯＳＦＥＴＰ９のソース及びドレインを介してＰチャンネルＭＯＳＦＥＴＰ１０のソースに接続され、ＰチャンネルＭＯＳＦＥＴＰ１０のソースはそのドレインを介して出力端子Ｔ１３に接続される。出力端子Ｔ１３は、ＮチャンネルＭＯＳＦＥＴＮ１０のドレイン及びソースを介してＮチャンネルＭＯＳＦＥＴＮ９のドレインに接続され、ＮチャンネルＭＯＳＦＥＴＮ９のドレインはそのソースを介して接地される。また、結合用キャパシタＣｃ１の出力側端子は、バイアス入力端子Ｔ４１及びＰチャンネルＭＯＳＦＥＴＰ１０のゲートに接続され、結合用キャパシタＣｃ２の出力側端子は、バイアス入力端子Ｔ４２及びＮチャンネルＭＯＳＦＥＴＮ１０のゲートに接続される。ここで、バイアス入力端子Ｔ４１，Ｔ４２には、レプリカ回路２０４から所定のバイアス電圧が詳細後述するように印加される。
【００３７】
図２のスイッチトアンプ１において、バイアス電圧Ｖｂｐ１及びＶｂｎ１はそれぞれ、ＰチャンネルＭＯＳＦＥＴＰ１及びＮチャンネルＭＯＳＦＥＴＮ１がそれぞれ電流源として動作できるようなバイアス電圧に設定され、具体的には、次式のように設定される。
【００３８】
［数５］
Ｖｔｈｎ＜Ｖｂｎ１＜Ｖｄｄ      （５）
［数６］
｜Ｖｔｈｐ｜＞Ｖｂｎ１＞Ｖｓｓ      （６）
【００３９】
ここで、Ｖｄｄは電源電圧源の電圧であり、Ｖｓｓは接地電圧である。また、ＶｔｈｎはＮチャンネルＭＯＳＦＥＴＮ１のしきい値電圧であり、ＶｔｈｐはＰチャンネルＭＯＳＦＥＴＰ１のしきい値電圧である。さらに、バイアス電圧Ｖｂｐ２，Ｖｂｎ２はそれぞれＣＭＯＳ出力回路２０３がＡＢ級ＣＭＯＳ出力回路として動作する出力平衡時に動作電流Ｉ０が流れるように設定される。
【００４０】
以上のように構成されたＣＭＯＳ出力回路２０３において、ＰチャンネルＭＯＳＦＥＴＰ９のゲートに接続されたバイアス入力端子Ｔ５１に、ＰチャンネルＭＯＳＦＥＴＰ９のしきい値電圧Ｖｔｈｐ以上の切り換え信号Ｃｋｐが印加されてＰチャンネルＭＯＳＦＥＴＰ９をオフとし、かつ、ＮチャンネルＭＯＳＦＥＴＮ９のゲートに接続されたバイアス入力端子Ｔ５２に、ＮチャンネルＭＯＳＦＥＴＮ９のしきい値電圧Ｖｔｈｎ以下の切り換え信号Ｃｋｎが印加されてＮチャンネルＭＯＳＦＥＴＮ９をオフとしたとき、ＰチャンネルＭＯＳＦＥＴＰ１０のドレイン及びＮチャンネルＭＯＳＦＥＴＮ１０のドレインに接続された出力端子Ｔ１３はハイインピーダンスとなり、いわゆるオープン状態となる。一方、バイアス入力端子Ｔ５１に、ＰチャンネルＭＯＳＦＥＴＰ９のしきい値電圧Ｖｔｈｐ未満の切り換え信号Ｃｋｐが印加されてＰチャンネルＭＯＳＦＥＴＰ９をオンとし、かつ、バイアス入力端子Ｔ５２に、ＮチャンネルＭＯＳＦＥＴＮ９のしきい値電圧Ｖｔｈｎ以上の切り換え信号Ｃｋｎが印加されてＮチャンネルＭＯＳＦＥＴＮ９をオンとしたとき、電源電圧源Ｖｄｄから、ＰチャンネルＭＯＳＦＥＴＰ９及びＰ１０、並びに、ＮチャンネルＭＯＳＦＥＴＮ１０及びＮ９に動作電流Ｉ０が流れ、結合用キャパシタＣ１，Ｃ２を介して入力される佐道入力信号は、ＣＭＯＳ出力回路２０３を介して出力端子Ｔ１３から出力される。
【００４１】
図３のレプリカ回路２０４は、３個のＰチャンネルＭＯＳＦＥＴＰ１１乃至Ｐ１３と、４個のＮチャンネルＭＯＳＦＥＴＮ１１乃至Ｎ１４と、基準電流源Ｉｒｅｆとを備えて構成され、図２のスイッチトアンプ１と同一の半導体基板上に形成される。
【００４２】
図３において、電源電圧源Ｖｄｄは、ＰチャンネルＭＯＳＦＥＴＰ１１のソース及びドレインを介してＮチャンネルＭＯＳＦＥＴＮ１２のドレインに接続され、当該ＮチャンネルＭＯＳＦＥＴＮ１２のソースは接地される。ＰチャンネルＭＯＳＦＥＴＰ１１のドレインはそのゲートに接続されるとともに、ＣＭＯＳ出力回路２０３のバイアス入力端子Ｔ４１に接続されたバイアス出力端子Ｔ６１に接続される。ＮチャンネルＭＯＳＦＥＴＮ１２のゲートは、ＮチャンネルＭＯＳＦＥＴＮ１４のゲート及びドレイン、並びに、ＮチャンネルＭＯＳＦＥＴＮ１３のゲートに接続される。
【００４３】
また、電源電圧源Ｖｄｄは、ＰチャンネルＭＯＳＦＥＴＰ１２のソース及びドレインを介してＮチャンネルＭＯＳＦＥＴＮ１２のドレイン及びゲートに接続されるとともに、ＣＭＯＳ出力回路２０３のバイアス入力端子Ｔ４２に接続されたバイアス出力端子Ｔ６２に接続される。ＮチャンネルＭＯＳＦＥＴＮ１２のソースは接地される。ＰチャンネルＭＯＳＦＥＴＰ１２のゲートはＰチャンネルＭＯＳＦＥＴＰ１３のゲート及びドレインに接続されるとともに、ＮチャンネルＭＯＳＦＥＴＮ１３のドレイン及びソースを介して接地される。さらに、電源電圧源Ｖｄｄは、基準電流源Ｉｒｅｆ及びＮチャンネルＭＯＳＦＥＴＮ１４のドレイン及びソースを介して接地される。
【００４４】
図３のレプリカ回路２０４において、ＰチャンネルＭＯＳＦＥＴＰ１１及びＮチャンネルＭＯＳＦＥＴＮ１２はそれぞれ、図２のＰチャンネルＭＯＳＦＥＴＰ１０及びＮチャンネルＭＯＳＦＥＴＮ１０と実質的に同一もしくは同様又は相似のサイズ（ここで、サイズは、ゲート長及びゲート幅を含み、相似のサイズは、ゲート長とゲート幅との比が実質的に同一であることを意味し、以下同様である。）を有するように、同一の半導体基板上で形成される。また、ＰチャンネルＭＯＳＦＥＴＰ１２及びＮチャンネルＭＯＳＦＥＴＮ１１はそれぞれ、図１のＰチャンネルＭＯＳＦＥＴＰ１０及びＮチャンネルＭＯＳＦＥＴＮ１０と実質的に同一もしくは同様又は相似のサイズを有するように、同一の半導体基板上で形成される。
【００４５】
以上のように構成されたレプリカ回路２０４において、図２の動作電流Ｉ０に対応する基準電流Ｉｒｅｆを流すと、当該基準電流Ｉｒｅｆに対応して、ＰチャンネルＭＯＳＦＥＴＰ１１のゲートに印加されるバイアス電圧Ｖｂｏｐ０と、ＮチャンネルＭＯＳＦＥＴＮ１１に印加されるバイアス電圧Ｖｂｎ０とが定まる。当該バイアス電圧Ｖｂｏｐ０及びＶｂｎ０をそれぞれ、ＰチャンネルＭＯＳＦＥＴＰ１０のゲート及びＮチャンネルＭＯＳＦＥＴＮ１０のゲートに印加して図１のバイアス電圧として用いることにより、基準電流Ｉｒｅｆに対応した動作電流Ｉ０に設定できる。
【００４６】
以上説明したように、レプリカ回路２０４によって図２のＣＭＯＳ出力回路２０３のバイアス電圧を供給するＡＢ級ＣＭＯＳ出力回路２０３を構成することができる。トランジスタの多段積み上げによってバイアス回路を実現できない低電圧回路においても、ＡＢ級ＣＭＯＳ出力回路２０３を実現できるという特有の作用効果を有する。すなわち、本実施形態に係るＡＢ級ＣＭＯＳ出力回路２０３は、１Ｖ以下の電源電圧で動作し、ＡＢ級出力回路２０３の定常電流を外部から任意に設定できる。なお、図２のスイッチトアンプ１の入力回路は差動入力で構成しているが、本発明はこれに限らず、図１のごとく１つの入力で構成してもよい。
【００４７】
図４乃至図１１はそれぞれ図２のＣＭＯＳ出力回路２０３の第１乃至第８の実施例２０３−Ａ１乃至２０３−Ａ８を示す回路図である。ＣＭＯＳ出力回路２０３は、図４乃至図１１に示すように、ＮチャンネルＭＯＳＦＥＴとＰチャンネルＭＯＳＦＥＴによる相補型ソース接地アンプや、相補型ソースフォロワーアンプで構成してもよい。ここで、スイッチングのために、図４乃至図７に示すように、アンプを構成するＮチャンネルＭＯＳＦＥＴとＰチャンネルＭＯＳＦＥＴのゲートにグランディッドスイッチ（接地されたＭＯＳＦＥＴスイッチ）又は電源電圧源Ｖｄｄに接続されたＭＯＳＦＥＴスイッチを接続して、遮断領域にバイアスすることにより出力端子をハイインピーダンスにする回路構成を使用できる。また、図８乃至図１１に示すように、アンプを構成するＮチャンネルＭＯＳＦＥＴとＰチャンネルＭＯＳＦＥＴの接地電位と電源電圧源Ｖｄｄとの間に直列にグランディッドスイッチ（接地されたＭＯＳＦＥＴスイッチ）又は電源電圧源Ｖｄｄに接続されたＭＯＳＦＥＴスイッチを接続して、遮断領域にバイアスすることにより出力端子をハイインピーダンスにする回路構成をまた使用できる。
【００４８】
なお、スイッチトアンプ１は図２に示す回路以外に、入力端子から出力端子への信号伝達をカットすることができ、かつ出力端子をハイインピーダンス状態であるフローティングにできる構成であれば、どのような構成でも構わない。
【００４９】
図１のスイッチトアンプ１の出力端子は保持キャパシタ７の一端に接続され、スイッチトアンプ１の出力端子がハイインピーダンス状態になるときには、保持キャパシタ７の一端はスイッチ８及び端子６を介して基準電圧源Ｖｒｅｆｎに接続される。図１では、保持キャパシタ７を基準電圧源Ｖｒｅｆｎに接続するスイッチ８を用いているが、その場合において、スイッチトアンプ１がその出力電圧を基準電圧源Ｖｒｅｆｎに接続する機能を有するならばスイッチ８を省略してもよい。
【００５０】
図１２は図１のＤＡ変換器２の構成を示す回路図である。図１２のＤＡ変換器２において、基準電圧源Ｖｒｅｆｐに接続される各スイッチ（図１の各スイッチ２１−１乃至２１−Ｎの接点ｂ側の回路）をそれぞれＰチャンネルＭＯＳＦＥＴＰ４０−１乃至Ｐ４０−Ｎで構成し、基準電圧源Ｖｒｅｆｐの電圧は電源電圧源Ｖｄｄから当該ＰチャンネルＭＯＳＦＥＴＰ４０−１乃至Ｐ４０−Ｎが正常にオン・オフ動作する電圧、すなわち電源電圧源ＶｄｄＶｄｄからしきい値電圧｜Ｖｔｈｐ｜までの範囲内の一電圧に設定される。また、基準電圧源Ｖｒｅｆｎ接続される各スイッチ（図１の各スイッチ２１−１乃至２１−Ｎの接点ａ側の回路）をそれぞれＰチャンネルＭＯＳＦＥＴＮ４０−１乃至Ｎ４０−Ｎで構成し、基準電圧源Ｖｒｅｆｎの電圧は接地電位からＮチャンネルＭＯＳＦＥＴＮ４０−１乃至Ｎ４０−Ｎが動作する電圧、すなわち電源電圧源Ｖｄｄからしきい値電圧Ｖｔｈｎまでの範囲内の一電圧に設定される。
【００５１】
図１３は図１のＡＤ変換回路により実行される逐次比較型ＡＤ変換処理を示すフローチャートであり、図１４は図１のＡＤ変換回路により実行される逐次比較型ＡＤ変換処理の動作を示すタイミングチャートである。以下に、図１３及び図１４を参照して、図１のＡＤ変換回路の回路動作を詳細に説明する。
【００５２】
図１３において、まず、ステップＳ１で、スイッチ８をオフし、アナログ入力信号Ｖｉｎをサンプルホールド回路７Ａによりサンプルホールドして保持キャパシタ７に印加する。同時に、ステップＳ２で、スイッチ９をオンにしてＤＡ変換器２の出力電圧Ｖｃｉｎ（２ａ）を中間基準電圧Ｖｒｅｆｃに設定する。ここで、Ｖｔｈｎａ＜Ｖｒｅｆｃ＜Ｖｄｄ−Ｖｔｈｐａである。また、ＤＡ変換器２のスイッチ２１−１乃至２１−Ｎはすべて接点ａ側に切り換えられて、各キャパシタ２０−１乃至２０−Ｎの下側一端はすべて接地される。次いで、ＡＤ変換回路は比較動作を行うため、ステップＳ３において、まず、計数パラメータｉを０にリセットした後、ステップＳ４において、スイッチ８及び９をともにオフにし、スイッチトアンンプ１の出力端子をフローティング状態（ハイインピーダンス状態）にしてサンプリング信号を保持キャパシタ７に保持する。
【００５３】
次いで、ステップＳ５において、ＳＡＲの出力信号は最上位ビットＤＮ（ＭＳＢ）の判定を行うためスイッチ８をオンして接地し、同時にスイッチ２１−Ｎを接点ｂ側に切り換えてキャパシタ２０−Ｎの下側一端を電源電圧源Ｖｄｄに接続する。ここで、ＤＡ変換器２の出力電圧Ｖｃｉｎは、サンプルホールド回路７Ａの出力電圧をＶｉｎとすると、次式で表される。
【００５４】
［数７］
Ｖｃｉｎ
＝Ｖｒｅｆｃ−Ｖｉｎ×（ＣＮ／Ｃｔｏｔａｌ）
＋Ｖｄｄ×（ＣＮ−１／Ｃｔｏｔａｌ）      （７）
ここで、
［数８］
Ｃｔｏｔａｌ＝ＣＮ＋ＣＮ−１＋…＋Ｃ０      （８）
【００５５】
ここで、ＣｔｏｔａｌはＤＡ変換器２のキャパシタアレイの全容量加算値を表す。なお、ステップＳ５の処理により、ＤＡ変換器２の出力電圧Ｖｃｉｎは、電圧Ｖｃｉｎ＋Ｖｄｄ／２ｉの電圧になる。
【００５６】
そして、ステップＳ６において、比較器３は中間基準電圧ＶｒｅｆｃとＤＡ変換器２からの出力電圧Ｖｃｉｎとを比較し、もし出力電圧Ｖｃｉｎが中間基準電圧Ｖｒｅｆｃ以下であれば（ステップＳ６でＹＥＳ）、比較器３はローレベルの比較結果信号を出力し、逐次比較レジスタ４からの出力信号ＤＮ−ｉはディジタル値の”１”になり（ステップＳ７）、ステップＳ１０に進む。一方、ステップＳ６でＮＯであれば、ステップＳ８で比較器３はハイレベルの比較結果信号を出力し、逐次比較レジスタ４からの出力信号ＤＮ−ｉはディジタル値の”０”になり、ステップＳ９においてスイッチ２１−（Ｎ−ｉ）を接点ａ側に切り換えた後（ここで、ＤＡ変換器２の出力電圧Ｖｃｉｎは、Ｖｃｉｎ−Ｖｄｄ／２ｉに設定される。）、ステップＳ１０に進む。ステップＳ１０では、計数パラメータｉを１だけインクリメントした後、ステップＳ１１において、計数パラメータｉはＮ−１よりも大きいか否かが判断され、ＮＯであるときはステップＳ５に戻り、上述の処理を繰り返す。一方、ステップＳ１１においてＹＥＳであるときは、すべての出力ビットの値が確定したので当該変換処理を終了する。図１３の処理において、最上位ビットＭＳＢから最下位ビットＬＳＢまで同様の動作を行うことにより、全ビットのディジタル出力信号ＤＮ乃至Ｄ１を得る。
【００５７】
以上のように構成されたＡＤ変換回路においては、比較器３はサンプルホールドされた入力信号Ｖｉｎと、ＤＡ変換器２からの出力電圧Ｖｃｉｎとの電位差を、適当に設定した基準電圧Ｖｒｅｆｃと比較すればよいので、中間基準電圧Ｖｒｅｆｃ付近の狭い電圧範囲で動作する比較器３で実現可能である。また、キャパシタアレイ型ＡＤ変換回路では負帰還構成のアンプを比較器３に用いてオフセット補償する方法が用いられるが、比較器３の動作速度が遅く、オフセット補償時に電源電流が流れるという欠点がある。提案するＡＤ変換回路では、帰還をかける必要が無いので、この欠点を解決することができる。
【００５８】
さらに、比較器３のオフセット電圧があっても、判定点がオフセット電圧分ずれるのみであり、変換精度には影響しない。接地電位よりも低い電圧が入力した場合、ＤＡ変換器２のキャパシタアレイのスイッチ２１−１乃至２１−Ｎをすべて接点ａ側に切り換えて接地電位に接続しても、ＤＡ変換器２からの出力電圧Ｖｃｉｎは中間基準電圧Ｖｒｅｆｃを超えるため、逐次比較レジスタ４のディジタル出力信号Ｄ１乃至ＤＮはすべて”０”となる。同様に、電源電圧源Ｖｄｄの電圧よりも高い電圧が入力した場合、キャパシタアレイのスイッチ２１−１乃至２１−Ｎをすべて接点ｂ側に切り換えて基準電圧源Ｖｒｅｆｐに接続してもＤＡ変換器２からの出力電圧Ｖｃｉｎは中間基準電圧Ｖｒｅｆｃを超えないため、逐次比較レジスタ４からのディジタル出力信号Ｄ１乃至ＤＮはすべて”１”となる。従って、接地電位及び電源電圧源Ｖｄｄの電圧はそれぞれＡＤ変換回路の最大入力電圧及び最少入力電圧を規定している。また、キャパシタアレイの上部共通電極には寄生キャパシタが存在するが、比較器３は中間基準電圧Ｖｒｅｆｃ付近で比較動作が行われるので、従来例に係るキャパシタアレイ型ＡＤ変換回路と同様にこの寄生キャパシタによる変換精度劣化は起きない。
【００５９】
以上説明したように、本実施形態に係るＡＤ変換回路はアナログ入力信号の電圧範囲を接地電位から電源電圧源Ｖｄｄの電圧までに拡大でき、かつ同相入力電圧範囲が狭い比較器３で構成でき、そのオフセット電圧や、キャパシタアレイの寄生キャパシタの影響を受けないで高精度な変換ができる。以上述べた特徴は以下に述べる実施形態においても共通である。
【００６０】
以上の実施形態においては、制御論理回路１１と逐次比較レジスタ４とを別の回路で構成しているが、本発明はこれに限らず、制御論理回路１１と逐次比較レジスタ４とを、例えばメモリを有する１個のディジタル計算機、コントローラなどの制御手段により構成してもよい。
【００６１】
第２の実施形態．
図１５は本発明の第２の実施形態に係るＡＤ変換回路の構成を示す回路図である。第２の実施形態に係るＡＤ変換回路は、図１の第１の実施形態に係るＡＤ変換回路に比較して、各キャパシタ２０−１乃至２０−Ｎの電圧極性を反転した構成を有し、保持キャパシタ７の一端はスイッチ８を介して端子５に接続され、標本化及び保持時において、各キャパシタ２０−１乃至２０−Ｎの下側一端は基準電圧源Ｖｒｅｆｐに接続された後、逐次比較時において、制御論理回路１１Ａの逐次比較処理は、後述するように、サンプル値の電圧を上昇させてから逐次下げて比較するように変形されたことを特徴としている。
【００６２】
図１５の逐次比較型ＡＤ変換回路においては、アナログ入力信号をサンプルホールド回路７Ａにより標本化し、保持キャパシタ７に標本化した値の出力電圧Ｖｉｎを出力する。同時にスイッチ９はオンされて、ＤＡ変換器２からの出力電圧Ｖｃｉｎを、上述のように適当に設定した中間基準電圧Ｖｒｅｆｃに設定する。また、ＤＡ変換器２の各キャパシタ２０−１乃至２０−Ｎはそれぞれスイッチ２１−１乃至２１−Ｎを介して基準電圧源Ｖｒｅｆｐに接続される。次いで、ＡＤ変換回路は比較動作を行うため、スイッチ９をオフにし、スイッチトアンプ１からの出力電圧１ａをフローティング状態にして標本化電圧を保持キャパシタ７に保持する。そして、逐次比較レジスタ４は最上位ビットＤＮ（ＭＳＢ）の判定を行うため、スイッチ８をオンして中間基準電圧Ｖｒｅｆｃに接続し、同時にスイッチ２１−Ｎを接点ａ側に切り換えて端子６を介して接地電位Ｖｒｅｆｎに接続する。ここで、ＤＡ変換器２からの出力電圧をＶｃｉｎとし、スイッチトアンプ１からの出力電圧１ａをＶｉｎとすると、次式で表される。
【００６３】
［数９］
Ｖｃｉｎ
＝Ｖｒｅｆｃ＋Ｖｉｎ×（ＣＮ＋１／（ＣＮ＋１＋Ｃｔｏｔａｌ））
−Ｖｒｅｆｐ×（ＣＮ／（ＣＮ＋１＋Ｃｔｏｔａｌ））      （９）
【００６４】
そして、比較器３は中間基準電圧Ｖｒｅｆｃと、ＤＡ変換器２からの出力電圧Ｖｃｉｎとを比較し、もし出力電圧Ｖｃｉｎが中間基準電圧Ｖｒｅｆｃよりも大きければ、比較器３はローレベルの比較結果信号を出力し、逐次比較レジスタ４の最上位ビットＭＳＢであるディジタル信号ＤＮはディジタル値の”０”になり、スイッチ２１−Ｎを接点ａ側に切り換えたまま、すなわち接地電位Ｖｒｅｆｎに接続したままとする。一方、もし出力電圧Ｖｃｉｎが中間基準電圧Ｖｒｅｆｃ以下であれば、比較器３はハイレベルの比較結果信号を出力し、逐次比較レジスタ４の最上位ビットＭＳＢであるＤＮはディジタル値の”１”になり、スイッチ２１−Ｎを接点ａ側から接点ｂ側に切り換え、すなわち、基準電圧源Ｖｒｅｆｐに接続するように切り換える。以降の動作は図１と同様に進み、最下位ビットＬＳＢのディジタル値を得る。
【００６５】
以上説明したように、本実施形態に係るＡＤ変換回路は第１の実施形態のＡＤ変換回路と同様の効果を有し、すなわち、アナログ入力信号の電圧範囲を接地電位から電源電圧源Ｖｄｄの電圧までに拡大でき、かつ同相入力電圧範囲が狭い比較器３で構成でき、そのオフセット電圧や、キャパシタアレイの寄生キャパシタの影響を受けないで高精度な変換ができる。
【００６６】
第３の実施形態．
図１６は本発明の第３の実施形態に係るＡＤ変換回路の構成を示す回路図である。第３の実施形態に係るＡＤ変換回路は、図１の第１の実施形態に係るＡＤ変換回路に比較して、ＤＡ変換器２からの出力電圧２ａの接続線と、端子６との間に、静電容量ＣＳの付加キャパシタＣｓをさらに備えたことを特徴としている。以上のように構成された第３の実施形態に係るＡＤ変換回路においては、付加保持キャパシタ１２によって、ＤＡ変換器２からの出力電圧Ｖｃｉｎの最大振幅を制御できる。付加保持キャパシタ１２が無い場合（図１のとき）、ＤＡ変換器２からの出力電圧をＶｃｉｎとし、スイッチトアンプ１の出力電圧をＶｉｎとすると、次式で表される。
【００６７】
［数１０］
Ｖｃｉｎ
＝Ｖｒｅｆｃ−Ｖｉｎ×（ＣＮ＋１／（ＣＮ＋１＋Ｃｔｏｔａｌ）      （１０）
【００６８】
ここで、例えば、Ｖｒｅｆｃ＝０．３Ｖ、Ｖｉｎ＝０．９Ｖの場合、Ｖｃｉｎ＝−０．１５Ｖの電圧が比較器３の非反転入力端子に印加される。この電圧Ｖｃｉｎが比較器３やスイッチ９に印加されると、デバイスの信頼性を低下することは無いが、蓄積された電荷のリークが発生する可能性がある。
【００６９】
付加保持キャパシタ１２を図１のＡＤ変換回路に加えると（図１６のとき）、ＤＡ変換器２からの出力電圧Ｖｃｉｎは、次式で表される。
【００７０】
［数１１］
Ｖｃｉｎ
＝Ｖｒｅｆｃ−Ｖｉｎ×（ＣＮ＋１／（ＣＳ＋ＣＮ＋１＋Ｃｔｏｔａｌ）      （１１）
【００７１】
ここで、例えば、ＣＳ＝ＣＮ＋１、Ｖｒｅｆｃ＝０．３Ｖ、Ｖｉｎ＝０．９Ｖとすると、Ｖｃｉｎ＝０Ｖとなる。従って、比較器３や例えばＮチャンネルＭＯＳＦＥＴで構成されるスイッチ９は逆バイアス状態になることが無く、従って、予期せぬ電荷のリークは発生しない。
【００７２】
以上説明したように、本実施形態に係るＡＤ変換回路は第１の実施形態に係るＡＤ変換回路と同様の作用効果を有するとともに、予期せぬ電荷のリークが発生しないという特有の効果を有する。
【００７３】
第４の実施形態．
図１７は本発明の第４の実施形態に係るＡＤ変換回路の構成を示す回路図である。第４の実施形態に係るＡＤ変換回路は、図１５の第２の実施形態に係るＡＤ変換回路に比較して、ＤＡ変換器２からの出力電圧２ａの接続線と、端子５との間に、静電容量ＣＳの付加キャパシタＣｓをさらに備えたことを特徴としている。以上のように構成された第４の実施形態に係るＡＤ変換回路においては、付加保持キャパシタ１２によって、ＤＡ変換器２からの出力電圧Ｖｃｉｎの最大振幅を制御できる。従って、本実施形態に係るＡＤ変換回路は第２の実施形態に係るＡＤ変換回路と同様の作用効果を有するとともに、予期せぬ電荷のリークが発生しないという特有の効果を有する。
第５の実施形態．
図１８は本発明の第５の実施形態に係るＡＤ変換回路の構成を示す回路図であり、図１９は図１８のスイッチトアンプ１００の構成を示すブロック図である。第５の実施形態に係るＡＤ変換回路は、図１の第１の実施形態に係るＡＤ変換回路に比較して、図１９に示すように、Ｎ個のＣＭＯＳ出力回路２０３−１乃至２０３−Ｎを有し、これらＮ個のＣＭＯＳ出力回路２０３−１乃至２０３−Ｎからの出力電圧１００ａ−１乃至１００ａ−Ｎに基づいて、ホールドキャパシタとしてキャパシタアレイ型ＤＡ変換器２のキャパシタ２０−１乃至２０−Ｎを用いて、サンプルホールド及びＤＡ変換を実行することを特徴としている。
【００７４】
図１９のスイッチトアンプ１００は、演算増幅回路２０１と、レベルシフタ回路２０２と、スイッチ２１−１乃至２１−Ｎと同一の数Ｎを有するＣＭＯＳ出力回路２０３−１乃至２０３−Ｎを備えて構成される。レベルシフタ回路２０２からの２本の差動出力信号は、２個の結合用キャパシタＣｃ１−１及びＣｃ２−１を介してＣＭＯＳ出力回路２０３−１に出力され、２個の結合用キャパシタＣｃ１−２及びＣｃ２−２を介してＣＭＯＳ出力回路２０３−２に出力され、同様に、２個の結合用キャパシタＣｃ１−Ｎ及びＣｃ２−Ｎを介してＣＭＯＳ出力回路２０３−Ｎに出力される。そして、各ＣＭＯＳ出力回路２０３−１乃至２０３−Ｎからそれぞれ出力電圧１００ａ−１乃至１００ａ−Ｎが出力されて、それぞれ図１８のＤＡ変換器２のキャパシタ２０−１乃至２０−Ｎの下側一端に印加される。
【００７５】
以上のように構成された図１８のＡＤ変換回路において、サンプル時に入力電圧がスイッチトアンプ１００を介してキャパシタアレイの各キャパシタ２０−１乃至２０−Ｎの下側一端に印加されてサンプリングされる。その他の構成と動作は図１の回路と同一である。本実施形態では、保持キャパシタ７が不要になるので、ＡＤ変換回路のチップ面積が小さくなるという大きな利点がある。しかしながら、スイッチトアンプ１００内のＣＭＯＳ出力回路２０３がＮ個必要になるので、そのチップ面積と消費電力が増加する。また、各ＣＭＯＳ出力回路２０３−１乃至２０３−Ｎの特性偏差が変換精度に影響する。さらに、本実施形態では、スイッチトアンプ１００のＣＭＯＳ出力回路２０３−１乃至２０３−Ｎをキャパシタアレイのスイッチ２０−１乃至２０−Ｎと等しい数Ｎだけ設けたが、本発明はこれに限らず、スイッチトアンプ１００をキャパシタアレイのスイッチ２０−１乃至２０−Ｎと等しい数Ｎだけ設けて実現してもよい。
【００７６】
第６の実施形態．
図２０は本発明の第６の実施形態に係るＡＤ変換回路の構成を示す回路図である。第６の実施形態に係るＡＤ変換回路は、図１の第１の実施形態に係るＡＤ変換回路に比較して以下の点が異なる。
（１）スイッチトアンプ１に代えて、差動入力端子９０ａ，９０ｂ及び差動出力電圧１ａ，１ｂを有するスイッチトアンプ１Ａを備える。
（２）保持キャパシタ７に代えて、２個の保持キャパシタ７ａ，７ｂを備える。
（３）スイッチ８に代えて、２個のスイッチ８ａ，８ｂを備える。
（４）端子５に代えて、それぞれ基準電圧源Ｖｒｅｆｐが接続された端子５ａ，５ｂを備える。
（５）端子６に代えて、それぞれ接地電位Ｖｒｅｆｎが接続された端子６ａ，６ｂを備える。
（６）ＤＡ変換器２に代えて、２個のＤＡ変換器２２ａ，２２ｂを備える。ここで、ＤＡ変換器２２ａはＮ個のキャパシタ２０ａ−１乃至２０ａ−Ｎとスイッチ２１ａ−１乃至２１ａ−Ｎとを備える。また、ＤＡ変換器２２ｂはＮ個のキャパシタ２０ｂ−１乃至２０ｂ−Ｎとスイッチ２１ｂ−１乃至２１ｂ−Ｎとを備える。
（７）スイッチ９に代えて、２個のスイッチ９ａ，９ｂを備える。
（８）逐次比較レジスタ４は、制御信号４ａ，４ｂを用いてスイッチ２１ａ−１乃至２１ａ−Ｎ及びスイッチ２１ｂ−１乃至２１ｂ−Ｎを切り換え制御する。
（９）制御論理回路１１に代えて、制御論理回路１１Ｃを備え、制御論理回路１１Ｃは制御信号１１ａを用いてスイッチトアンプ１Ａ、スイッチ８ａ，８ｂ及びスイッチ９ａ，９ｂを制御する。
【００７７】
図２０のＡＤ変換回路は、図１のＡＤ変換回路をすべて差動回路構成にしたものであり、図１のＡＤ変換回路と同様に、プラス側の回路と、マイナス側の回路とを同時に制御する。これにより、電源や基板から混入する雑音を同相雑音としてキャンセルすることが可能であり、特に、ディジタル回路とアナログ回路とを混載するシステムＬＳＩに適用する場合に有効である。
【産業上の利用可能性】
【００７８】
以上詳述したように、本発明に係るアナログディジタル変換回路によれば、上記スイッチトアンプを低電圧で動作するグランディッドスイッチで実現でき、接地電位から電源電圧の範囲の入出力電圧で動作可能なレール・ツー・レールのアンプで実現できる。また、上記サンプルホールド回路の保持キャパシタの出力電圧を、上記ディジタルアナログ変換器の共通端子であってその出力電圧として出力し、上記ディジタルアナログ変換器からの出力電圧を、適当な値に設定した第３の電位とを比較器により比較することにより逐次比較動作してアナログディジタル変換することができる。従って、上記比較器は上記第３の電位の基準電圧と、上記ディジタルアナログ変換器からの出力電圧の差を検出するだけでよいので、単純な回路構成で実現できる。また、アナログ入力信号の直流電圧に依存しないため、上記アナログディジタル変換回路の入力電圧範囲は接地電位から電源電圧源Ｖｄｄまでの範囲で設定することができる。すなわち、本発明に係るアナログディジタル変換回路によれば、１Ｖ程度以下の電源電圧で動作し、アナログ入力信号の電圧範囲を接地電位から電源電圧源Ｖｄｄまでに拡大でき、かつ同相入力電圧範囲が狭い比較器で構成でき、そのオフセット電圧や、キャパシタアレイにおける寄生キャパシタの影響を受けないで高精度な変換を実行できる。
【図面の簡単な説明】
【００７９】
【図１】本発明の第１の実施形態に係るＡＤ変換回路の構成を示す回路図である。
【図２】図１のスイッチトアンプ１の構成を示す回路図である。
【図３】図２のレプリカ回路の構成を示す回路図である。
【図４】図２のＣＭＯＳ出力回路２０３の第１の実施例２０３−Ａ１を示す回路図である。
【図５】図２のＣＭＯＳ出力回路２０３の第２の実施例２０３−Ａ２を示す回路図である。
【図６】図２のＣＭＯＳ出力回路２０３の第３の実施例２０３−Ａ３を示す回路図である。
【図７】図２のＣＭＯＳ出力回路２０３の第４の実施例２０３−Ａ４を示す回路図である。
【図８】図２のＣＭＯＳ出力回路２０３の第５の実施例２０３−Ａ５を示す回路図である。
【図９】図２のＣＭＯＳ出力回路２０３の第６の実施例２０３−Ａ６を示す回路図である。
【図１０】図２のＣＭＯＳ出力回路２０３の第７の実施例２０３−Ａ７を示す回路図である。
【図１１】図２のＣＭＯＳ出力回路２０３の第８の実施例２０３−Ａ８を示す回路図である。
【図１２】図１のＤＡ変換器２の構成を示す回路図である。
【図１３】図１のＡＤ変換回路により実行される逐次比較型ＡＤ変換処理を示すフローチャートである。
【図１４】図１のＡＤ変換回路により実行される逐次比較型ＡＤ変換処理の動作を示すタイミングチャートである。
【図１５】本発明の第２の実施形態に係るＡＤ変換回路の構成を示す回路図である。
【図１６】本発明の第３の実施形態に係るＡＤ変換回路の構成を示す回路図である。
【図１７】本発明の第４の実施形態に係るＡＤ変換回路の構成を示す回路図である。
【図１８】本発明の第５の実施形態に係るＡＤ変換回路の構成を示す回路図である。
【図１９】図１８のスイッチトアンプ１００の構成を示すブロック図である。
【図２０】本発明の第６の実施形態に係るＡＤ変換回路の構成を示す回路図である。
【図２１】従来技術に係るＣＭＯＳアナログスイッチ回路の構成を示す回路図である。
【図２２】図２１のＣＭＯＳアナログスイッチ回路の動作を示す、入力電圧Ｖｉｎに対する各ＭＯＳＦＥＴＰ１０１，Ｎ１０１のコンダクタンスＧｐ，Ｇｎを示すグラフである。
【図２３】第１の従来例に係るＡＤ変換回路の構成を示す回路図である。
【図２４】図２３のキャパシタアレイ型ＤＡ変換器１６の構成を示す回路図である。
【図２５】第２の従来例に係るＡＤ変換回路の構成を示す回路図である。
【図２６】図２５のキャパシタアレイ型ＤＡ変換器１９の構成を示す回路図である。
【符号の説明】
【００８０】
１，１Ａ，１００…スイッチトアンプ、
１ａ，１ｂ，１００ａ−１乃至１００ａ−Ｎ…出力電圧、
２，３０，３１…ディジタルアナログ変換器（ＤＡ変換器）、
２ａ…出力電圧、
３，３ａ，３ｂ…比較器、
４…逐次比較レジスタ（ＳＡＲ）、
４ａ，４ｂ…制御信号、
５，５ａ，５ｂ，６，６ａ，６ｂ，１０，１２ａ，１２ｂ…端子、
７，７ａ，７ｂ，１２…保持キャパシタ、
７Ａ，７Ｂ，７Ａａ，７Ａｂ…サンプルホールド回路、
８，８ａ，８ｂ，９，９ａ，９ｂ…スイッチ、
１１，１１Ａ，１１Ｂ，１１Ｃ，１１Ｄ，１１Ｅ…制御論理回路、
１１ａ…制御信号、
１２…付加保持キャパシタ、
９０ａ，９０ｂ…アナログ信号入力端子、
２０−１乃至２０−Ｎ，２０ａ−１乃至２０ａ−Ｎ，２０ｂ−１乃至２０ｂ−Ｎ…キャパシタ、
２１−１乃至２１−Ｎ，２１ａ−１乃至２１ａ−Ｎ，２１ｂ−１乃至２１ｂ−Ｎ…スイッチ、
２２ａ，２２ｂ…ＤＡ変換器、
２０１…演算増幅回路、
２０２…レベルシフタ回路、
２０３，２０３−１乃至２０３−Ｎ，２０３−Ａ１乃至２０３−Ａ８…ＣＭＯＳ出力回路、
２０４…レプリカ回路、
Ｃｃ１−１乃至Ｃｃ１−Ｎ，Ｃｃ２−１乃至Ｃｃ２−Ｎ…結合用キャパシタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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