(57)【要約】【課題】  バランス抵抗素子のペアにおいて、抵抗素子間での高い相対精度が実現可能な半導体集積回路のレイアウト方法を提供する。【解決手段】  回路抵抗素子の抵抗値に基づいて下地抵抗素子の素子構成を選択する抵抗素子構成選択過程Ｓ１０１と、バランス抵抗素子の素子構成を再選択するバランス抵抗素子構成再選択過程Ｓ１０２と、過程Ｓ１０１及びＳ１０２で求めた素子構成に基づいて下地抵抗素子へ割り当てを行う抵抗素子割り当て過程Ｓ１０３とからなる。過程Ｓ１０２において、バランス抵抗素子のペアを、できるだけ多くの下地抵抗素子を用い、且つバランス抵抗素子の個々の構成本数の差を少なくするように素子構成を選択しなおすことにより、バランス抵抗素子のペアにおいて、高い相対精度を実現できる。また、バランス抵抗素子は個々の配置位置の中心が近いように割り当てられることが好ましい。【選択図】  図１
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【特許請求の範囲】
【請求項１】
マスタースライス方式に用いられる基板上にあらかじめ形成された下地抵抗素子等の下地素子に電気回路中の抵抗素子等の素子を割り当てて配線することにより、マスク設計する半導体集積回路のレイアウト方法であって、
前記電気回路中の抵抗素子を前記下地抵抗素子に割り当てるための前記電気回路中の各抵抗素子の素子構成を選択する過程は、
前記電気回路中の各抵抗素子についてその抵抗値に基づいて前記下地抵抗素子の構成本数の最も少ない素子構成を選択するとともに、全下地抵抗素子の本数から前記選択した素子構成に用いられる本数を減算した残り下地抵抗素子の本数を求める第１の過程と、
前記電気回路中の抵抗素子のうち高い相対精度が必要なバランス抵抗素子のペアについて、前記下地抵抗素子の構成本数の最も少ない素子構成が選択されているバランス抵抗素子を選択する第２の過程と、
前記第２の過程で選択したバランス抵抗素子とペアになるバランス抵抗素子の素子構成における下地抵抗素子の構成本数との差が少なくなるように、前記第２の過程で選択したバランス抵抗素子について下地抵抗素子の構成本数を増加させた素子構成を再選択する第３の過程と、
前記第３の過程により素子構成を再選択したことによる下地抵抗素子の増加本数を減算することにより、前記残り下地抵抗素子の本数を更新する第４の過程とを含み、
前記第４の過程で更新した残り下地抵抗素子の本数が０以上のときは前記第２過程から第４の過程を繰り返し、０より小さいときは前記第３の過程の処理結果を破棄することを特徴とする半導体集積回路のレイアウト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マスタースライス方式を用いた半導体集積回路のレイアウト方法に関する。
【背景技術】
【０００２】
近年、アナログ半導体集積回路の分野は多品種少量生産化が顕著であり、開発製造期間の短縮が求められている。そこで、半導体基板上にトランジスタ素子、抵抗素子、容量素子の素子形成工程までをあらかじめ準備しておき、その後に必要な配線のみを行なって半導体集積回路を構成する、いわゆるマスタースライス方式が利用されている。マスタースライス方式において半導体基板上に形成される素子を「下地素子」という。以下、図を用いてマスタースライス方式を用いた従来の半導体集積回路のレイアウト方法について説明する。
【０００３】
図１０は、電気回路の一部を示している。図１０において、１００１、１００２は電気回路中の高い相対精度が必要な抵抗素子（以下、バランス抵抗素子と呼ぶ）のペアを示している。バランス抵抗素子１００１、１００２の抵抗値はそれぞれ４ｋΩ、１ｋΩである。また、１００３、１００４は回路トランジスタ素子、１００５は１ｋΩの一般抵抗素子を示している。なお、抵抗素子間の相対精度が高いということは、抵抗素子間の実際の抵抗値の比率が設計した抵抗値の比率に近いということであり、例えば図１０に示すバランス抵抗素子１００１とバランス抵抗素子１００２との場合は、抵抗値の比（設計比率）が４：１であり、実際に作製した場合にもこの設計比率が高い精度で維持されている必要がある。
【０００４】
図１１は、マスタースライス下地の一部を示している。図１１において、１１０１は複数の下地トランジスタ素子が形成された下地トランジスタ素子領域である。また、１１０２は複数の下地抵抗素子が形成された下地抵抗素子領域である。下地抵抗素子の抵抗値は１本当たり１ｋΩとする。
【０００５】
図１２に、従来の半導体集積回路のレイアウト方法を用いて、図１０に示す電気回路中のトランジスタ素子及び抵抗素子を図１１に示すマスタースライス上の下地素子に割り当てた一例を示す。図１２において、１２０１、１２０２、１２０５はそれぞれ１００１、１００２、１００５の抵抗素子が割り当てられた下地抵抗素子を示す。また、１２０３、１２０４はそれぞれ１００３、１００４のトランジスタ素子が割り当てられた下地トランジスタ素子を示す。さらに１２０６は、電気回路の接続関係に基づいて配線した配線を示す。
【０００６】
従来のレイアウト方法では、回路抵抗素子の抵抗値を実現する下地抵抗素子の組み合わせを求める際に、利用する下地抵抗素子の本数が少なくなるような素子構成を選択し、その素子構成に基づいて回路抵抗素子を下地抵抗素子に割り当てを行っていた。
【特許文献１】特公平７−９５５９０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
一般に、半導体集積回路上に抵抗素子を構成する場合、抵抗素子の相対精度は構成する下地抵抗素子の本数が多い程、良くなることが分かっている。しかしながら、従来のレイアウト方法では、バランス抵抗素子ペアに対して、抵抗値を実現する下地抵抗素子の組み合わせを求める際に、下地抵抗素子の構成本数が少なくなるように素子を構成する為、ペアとなる回路抵抗素子の構成本数の差が大きくなり、希望する相対精度が得られない場合があった。
【０００８】
そこで、本発明は、バランス抵抗素子のペアにおいて、要求される抵抗素子間での高い相対精度が実現可能な半導体集積回路のレイアウト方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
この目的を達成するために、本発明の半導体集積回路のレイアウト方法は、電気回路中の抵抗素子を下地抵抗素子に割り当てるための電気回路中の各抵抗素子の素子構成を選択する過程は、電気回路中の各抵抗素子についてその抵抗値に基づいて下地抵抗素子の構成本数の最も少ない素子構成を選択するとともに、全下地抵抗素子の本数から選択した素子構成に用いられる本数を減算した残り下地抵抗素子の本数を求める第１の過程と、電気回路中の抵抗素子のうち高い相対精度が必要なバランス抵抗素子のペアについて、下地抵抗素子の構成本数の最も少ない素子構成が選択されているバランス抵抗素子を選択する第２の過程と、第２の過程で選択したバランス抵抗素子とペアになるバランス抵抗素子の素子構成における下地抵抗素子の構成本数との差が少なくなるように、第２の過程で選択したバランス抵抗素子について下地抵抗素子の構成本数を増加させた素子構成を再選択する第３の過程と、第３の過程により素子構成を再選択したことによる下地抵抗素子の増加本数を減算することにより、残り下地抵抗素子の本数を更新する第４の過程とを含み、第４の過程で更新した残り下地抵抗素子の本数が０以上のときは第２過程から第４の過程を繰り返し、０より小さいときは第３の過程の処理結果を破棄することを特徴とする。
【発明の効果】
【００１０】
本発明の半導体集積回路のレイアウト方法によれば、電気回路中のバランス抵抗素子のペアを、できるだけ多くの下地抵抗素子を用い、且つバランス抵抗素子の個々の構成本数の差を少なくすることができるため、バランス抵抗素子のペアにおいて、抵抗素子間での高い相対精度を実現することができる。
【発明を実施するための最良の形態】
【００１１】
以下、この発明の実施の形態を図１から図９を用いて説明する。マスタースライス方式では、予め半導体基板上にトランジスタ素子、抵抗素子、容量素子の素子形成工程までを準備したマスタースライス下地に、電気回路上の素子を割り当て、その素子間の配線を行なうことにより半導体集積回路を構成する。なお、本実施の形態では、トランジスタ素子、容量素子に関するレイアウト方法については従来と同様であり、以下では、本実施の形態の特徴である抵抗素子に関するレイアウト方法を、主に説明する。
【００１２】
図１は、本発明の実施の形態である半導体集積回路のレイアウト方法における抵抗素子割り当ての処理手順を示すフローチャートである。図１において、Ｓ１０１は回路抵抗素子の抵抗値を実現する為の下地抵抗素子の素子構成を求める抵抗素子構成選択過程、Ｓ１０２はバランス抵抗素子の素子構成を求めるバランス抵抗素子構成再選択過程、Ｓ１０３は過程Ｓ１０１及びＳ１０２で求めた素子構成に基づいて下地抵抗素子へ割り当てを行う抵抗素子割り当て過程である。
【００１３】
図２は、抵抗素子構成選択過程Ｓ１０１のより詳細な処理の流れを示すフローチャートである。抵抗素子構成選択過程Ｓ１０１では、はじめに回路抵抗素子の抵抗値を実現する下地抵抗素子の組み合わせパターンが登録されている抵抗素子構成テーブルを読み込み（Ｓ２０１）、次に回路抵抗素子の中から処理対象の抵抗素子ｒT をひとつ選択する（Ｓ２０２）。次に抵抗素子ｒTの抵抗値を実現する素子構成として素子構成テーブルより構成本数が一番少ない構成パターンを選択する（Ｓ２０３）。
【００１４】
図３は、素子構成テーブルの一例を示す。図３において、３０１は回路抵抗素子の抵抗値、３０２は素子構成、３０３は構成に必要な下地抵抗素子の構成本数を示している。このように素子構成テーブルには、回路抵抗素子の抵抗値を実現する下地抵抗素子の素子構成及びその利用下地抵抗素子数が複数パターン登録されている。
【００１５】
次に全下地抵抗素子数と既に素子構成が選択されている抵抗素子の構成本数との差、すなわち残り下地抵抗素子数Ｎｍｓを求める（Ｓ２０４）。次に全回路抵抗素子の素子構成が選択されたか否かの判定を行い（Ｓ２０５）、選択が完了している場合は処理を終了し、選択されていない回路抵抗素子がある場合はＳ２０２へ戻り、次の処理対象の抵抗素子を選択する。以降、同様である。
【００１６】
図４は、バランス抵抗素子構成再選択過程Ｓ１０２のより詳細な処理の流れを示すフローチャートである。バランス抵抗素子構成再選択過程Ｓ１０２では、はじめに抵抗素子構成選択過程Ｓ１０２で求めた素子構成より、バランス抵抗素子の個々の抵抗素子の構成本数が最も少ない抵抗素子ｒa を処理対象として選択する（Ｓ４０１）。次に選択した抵抗素子ｒa の構成本数を増加させた素子構成を素子構成テーブルより選択する（Ｓ４０２）。次に抵抗素子ｒa とそのペアの抵抗素子ｒb との素子構成本数の差Ｎｏを求める（Ｓ４０３）。
【００１７】
次に、再度、抵抗素子ｒa の構成本数を増加させた素子構成を素子構成テーブルより選択する（Ｓ４０４）。次に抵抗素子ｒa とｒb の素子構成本数の差Ｎｘを求める（Ｓ４０５）。次にＮｏがＮｘより小さいかどうかの判定を行う（Ｓ４０６）。Ｓ４０６において、ＮｏがＮｘ以上の場合はＳ４０７へ進む。Ｓ４０７では、ＮｏにＮｘの値を代入する。また、Ｓ４０６において、ＮｏがＮｘより小さい場合はＳ４０８へ進む。Ｓ４０８は、残り下地抵抗素子本数Ｎｍｓから抵抗素子ｒa の増加本数を差し引き、Ｎｍｓを更新する。次に、Ｎｍｓの値を判定し（Ｓ４０９）、Ｎｍｓが０より小さい場合は、Ｓ４１０へ進む。Ｓ４０９においてＮｍｓが０以上の場合は、Ｓ４０１へ戻り処理を繰り返す。Ｓ４１０では、抵抗素子ｒa を構成本数を増加させる前の素子構成に戻す。
【００１８】
次に、抵抗素子割り当て過程Ｓ１０３により、下地抵抗素子上へ割り当てを行う。抵抗素子割り当て過程Ｓ１０３は、マスタースライスシステムにおける一般的な割り当て手法を用いるものとする。但し、バランス抵抗素子の相対精度をできるだけ高くする為に、バランス抵抗素子のペアをひとつの抵抗素子として構成本数分の下地抵抗素子に割り当て、その割り当てられた下地抵抗素子を利用して、例えば、ペアを構成する個々のバランス抵抗素子の配置位置の中心ができるだけ近くなるように個々のバランス抵抗素子の割り当てを行う。
【００１９】
図５の割り当て結果の例を用いて、配置位置の中心の求め方を説明する。図５において、５０１〜５０４は、バランス抵抗素子が割り当てられた下地抵抗素子を示している。また、５０５〜５０８は下地抵抗素子５０１〜５０４のそれぞれの中心座標を示している。配置位置の中心は、５０５〜５０８のｘ座標、ｙ座標のそれぞれの和を素子構成本数で割り、その値をｘ，ｙ座標とする点として求めることができる。図５に示す割り当て結果では、５０９が配置位置の中心となる。
【００２０】
図６に、本レイアウト方法を用いて下地素子へ割り当てを試みる電気回路Ａを示す。図６において、６０１、６０２はバランス抵抗素子のペアであり、６０５は一般抵抗素子を示している。それぞれの抵抗値は、４ｋΩ、１ｋΩ、１ｋΩである。また、６０３及び６０４は、抵抗素子６０１、６０２と接続関係にあるトランジスタ素子を示している。
【００２１】
図７に、電気回路Ａの割り当てを試みるマスタースライス下地を示す。図７において、７０１は複数の下地トランジスタ素子が形成された下地トランジスタ素子領域、７０２は複数の下地抵抗素子が形成された下地抵抗素子領域を示している。また、下地抵抗素子領域７０２中に形成されている各下地抵抗素子の抵抗値は全て１ｋΩである。
【００２２】
図８に、抵抗素子６０１及び６０２の素子構成を本レイアウト方法を用いて求めた結果を示す。図８において、８０１は１ｋΩの抵抗素子を表している。また、８０２、８０３は、バランス抵抗素子６０１、６０２の素子構成を抵抗素子構成選択過程Ｓ１０１により求めた結果を示し、８０４、８０５は、バランス抵抗素子６０１、６０２の素子構成をバランス抵抗素子構成再選択過程Ｓ１０２により再選択した結果を示している。
【００２３】
図９に、図６に示す電気回路Ａ中の素子を図７のマスタースライス下地へ割り当て、配線を行った結果を示す。図９において、右上がり斜線のハッチング部分で示された９０１は、バランス抵抗素子６０１が８０４に示す素子構成で割り当てられた下地の抵抗素子であり、右下がり斜線のハッチング部分で示された９０２は、バランス抵抗素子６０２が８０５に示す素子構成で割り当てられた下地の抵抗素子であり、９０３はトランジスタ素子６０３が割り当てられた下地のトランジスタ素子であり、９０４はトランジスタ素子６０４が割り当てられた下地のトランジスタ素子であり、９０７は抵抗素子６０５が割り当てられた下地の抵抗素子である。また、９０５、９０６はバランス抵抗素子６０１、６０２が割り当てられた抵抗素子９０１、９０２の配置位置の中心を示している。さらに９０８に示す実線は、８０４、８０５の素子構成に基づいて配線を行った第１層のアルミ配線、９０９に示す破線は第２層のアルミ配線を示している。また、９１０は第１層のアルミ配線９０８と第２層のアルミ配線９０９との接続部（コンタクト部）を示している。
【００２４】
本実施の形態によれば、電気回路中のバランス抵抗素子のペアを、できるだけ多くの下地抵抗素子を用い、且つバランス抵抗素子の個々の構成本数の差を少なくすることができるため、バランス抵抗素子のペアにおいて、抵抗素子間での高い相対精度を実現することができる。また、バランス抵抗素子の個々の配置位置の中心が近くなるように下地抵抗素子に割り当てることにより、より高い相対精度の抵抗素子ペアを実現することができる。
【図面の簡単な説明】
【００２５】
【図１】本発明の実施の形態における半導体集積回路のレイアウト方法の処理手順を示すフローチャート。
【図２】本発明の実施の形態に係る抵抗素子構成選択過程内の詳細手順を示すフローチャート。
【図３】本発明の実施の形態に係る抵抗素子構成テーブルのデータ構造を説明するための図。
【図４】本発明の実施の形態に係るバランス抵抗素子構成再選択過程内の詳細手順を示すフローチャート。
【図５】本発明の実施の形態に係るバランスの必要な複数の抵抗素子の中心点の求め方を説明するための図。
【図６】本発明の実施の形態における電気回路を示す回路図。
【図７】本発明の実施の形態を説明するための図であり、下地素子を予め配置したマスタースライスのレイアウト図。
【図８】本発明の所望の抵抗値を実現するための下地抵抗素子の結線構造を示す図。
【図９】本発明の実施の形態を説明するための図であり、マスタースライス上の下地素子へ電気回路中の素子を割り当てた結果を示す図。
【図１０】従来例における電気回路を示す回路図。
【図１１】従来例において電気回路の割り当てを試みるマスタースライス上の下地素子の一部を示す図。
【図１２】従来例を説明するための図であり、マスタースライス上の下地素子へ電気回路中の素子を割り当てた結果を示す図。
【符号の説明】
【００２６】
５０１〜５０４  回路構成のために選択した下地抵抗素子
５０５〜５０８  下地抵抗素子の中心点
５０９  バランス抵抗素子の配置位置の中心
６０１〜６０２、６０５  電気回路中の抵抗素子
６０３〜６０４  電気回路中のトランジスタ素子
７０１  下地トランジスタ素子領域
７０２  下地抵抗素子領域
８０１  素子構成を説明する１ｋΩの抵抗素子
８０２〜８０５  抵抗素子の素子構成図
９０１〜９０２  回路構成のために選択した下地の抵抗素子
９０３〜９０４  回路構成のために選択した下地のトランジスタ素子
９０５〜９０６  抵抗素子の配置位置の中心
９０７  回路構成のために選択した下地の抵抗素子
９０８  第１層アルミ配線
９０９  第２層アルミ配線
９１０  第１層アルミ配線と第２層アルミ配線との接続部
１００１，１００２  電気回路中の抵抗素子
１００３，１００４  電気回路中のトランジスタ素子
１００４  電気回路中の抵抗素子
１１０１  下地トランジスタ素子領域
１１０２  下地抵抗素子領域
１２０１，１２０２，１２０５  下地抵抗素子
１２０３，１２０４  下地トランジスタ素子
１２０６  配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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