(57)【要約】【課題】  高速動作を実現することが可能な半導体記憶装置を提供する。また、高集積化でなおかつ高速動作を実現することが可能な半導体記憶装置を提供する。【解決手段】  情報を記憶するキャパシタＣＡＰが接続される拡散層領域ＤＩＦＦ（ＳＮ）の両側にトランジスタＭＴ１，ＭＴ２を配置し、それぞれのトランジスタＭＴ１，ＭＴ２の他の拡散層領域ＤＩＦＦを同じビット線ＢＬに接続する。メモリセルＭＣに対してアクセスを行う際には、２つのトランジスタＭＴ１，ＭＴ２を活性化して読出す。またメモリセルＭＣに対して書き込み動作を行う際には、２つのトランジスタＭＴ１，ＭＴ２を用いてキャパシタに電荷の書き込みを行う。【選択図】  図１
2005340356.tif 000002
【特許請求の範囲】
【請求項１】
ビット線と、
前記ビット線が延伸する方向に配置される第１のトランジスタ及び第２のトランジスタと、
情報を保持するキャパシタ素子とを有する半導体記憶装置であって、
前記第１のトランジスタの第１ノードは、前記第２のトランジスタの第１ノードと共有し、さらに、前記キャパシタ素子の一端が共通に接続され、
前記第１のトランジスタの第２ノードと前記第２のトランジスタの第２ノードは、それぞれ独立に前記ビット線に接続されることを特徴する半導体記憶装置。
【請求項２】
請求項１記載の半導体記憶装置において、
前記第１のトランジスタのゲートに接続される第１のワード線と、
前記第１のワード線と平行して配置され、前記第２のトランジスタのゲートに接続される第２のワード線とを有することを特徴とする半導体記憶装置。
【請求項３】
請求項２記載の半導体記憶装置において、
前記第１のワード線と前記第２のワード線は、同時に活性化されることを特徴とする半導体記憶装置。
【請求項４】
ビット線と、
前記ビット線と平行に配置される複数の第１拡散層領域と、
前記ビット線と前記複数の第１拡散層領域のそれぞれを接続する複数の第１コンタクトと、
前記複数の第１拡散層領域のそれぞれの間に１つずつ配置される複数の第２拡散層領域と、
前記複数の第２拡散層領域のそれぞれに配置される複数の第２コンタクトと、
前記複数の第２コンタクトのそれぞれに接続される複数のキャパシタと、
前記複数の第１拡散層領域および前記複数の第２拡散層領域のそれぞれの間に１本ずつ配置され、前記ビット線と交差する方向に延伸する複数のワード線とを有することを特徴とする半導体記憶装置。
【請求項５】
請求項４記載の半導体記憶装置において、
前記ビット線は複数本からなり、
前記複数のワード線の片側には、前記複数のワード線が延伸する方向に、前記複数の第１コンタクトからなる第１コンタクト列が配置され、
前記複数のワード線の他の片側には、前記複数のワード線が延伸する方向に、前記複数の第２コンタクトからなる第２コンタクト列が配置され、
前記第１コンタクト列と前記第２コンタクト列のそれぞれのコンタクト数が同数であることを特徴とする半導体記憶装置。
【請求項６】
請求項４記載の半導体記憶装置において、
前記ビット線は複数本からなり、
前記複数のビット線と前記複数のワード線を含み、第１の辺と第２の辺と第３の辺と第４の辺からなる四角形の領域を備えたメモリセルアレーと、
前記第１の辺に沿って設けられる第１センスアンプ群と、
前記第２の辺に沿って設けられる第１ワードドライバ群と、
前記第２の辺と一つの角を共有し、前記第１の辺と平行する前記第３の辺に沿って設けられる第２センスアンプ群と、
前記第１の辺と前記第３の辺とそれぞれ一つの角を共有し、前記第２の辺と平行する前記第４の辺に沿って設けられる第２ワードドライバ群とを有し、
前記複数のビット線は、前記第１センスアンプ群に接続される複数の第１ビット線と、前記第２センスアンプ群に接続される複数の第２ビット線からなり、
前記複数のワード線は、前記第１ワードドライバ群に接続される複数の第１ワード線と、前記第２ワードドライバ群に接続される複数の第２ワード線からなることを特徴とする半導体記憶装置。
【請求項７】
請求項６記載の半導体記憶装置において、
前記第２コンタクトは、前記第１ワード線と前記第２ワード線の間に配置されることを特徴とする半導体記憶装置。
【請求項８】
請求項７記載の半導体記憶装置において、
前記第１ワード線と前記第２ワード線は、前記メモリセルアレー中で１本おきに配置されることを特徴とする半導体記憶装置。
【請求項９】
請求項７記載の半導体記憶装置において、
前記第１ワード線と前記第２ワード線は、前記メモリセルアレー中で２本おきに配置されることを特徴とする半導体記憶装置。
【請求項１０】
請求項６記載の半導体記憶装置において、
前記第１ワード線と前記第２ワード線は、前記メモリセルアレー中で２本おきに配置され、
隣接する２本の前記第１ワード線の間及び、隣接する２本の前記第２ワード線の間に前記第２コンタクトが配置されることを特徴とする半導体記憶装置。
【請求項１１】
請求項１０記載の半導体記憶装置において、
前記隣接する２本の第１ワード線は、前記第１ワードドライバ群と前記メモリセルアレーの境界部で接続され、
前記隣接する２本の第２ワード線は、前記第２ワードドライバ群と前記メモリセルアレーの境界部で接続されることを特徴とする半導体記憶装置。
【請求項１２】
請求項８記載の半導体記憶装置において、
前記第１ワード線と前記第２ワード線は、前記メモリセルアレーの境界部で共通に接続されることを特徴とする半導体記憶装置。
【請求項１３】
請求項６記載の半導体記憶装置において、
前記複数の第１拡散層領域と前記複数の第２拡散層領域と前記複数のワード線によって複数のメモリセルトランジスタが形成され、
前記複数のメモリセルトランジスタの基板領域は、前記第１センスアンプ群の基板領域に接続され、
前記複数のメモリセルトランジスタの基板領域の電圧は、前記第１センスアンプ群の基板領域から供給されることを特徴とする半導体記憶装置。
【請求項１４】
ビット線と、
前記ビット線と平行する方向に電流パスを備え、第１及び第２拡散層領域を備えた複数のトランジスタと、
前記ビット線と交差し、前記複数のトランジスタのそれぞれのゲートである複数のワード線と、
情報を記憶するための複数のキャパシタと、
前記第１拡散層領域と前記ビット線を接続する複数の第１コンタクトと、
前記複数のキャパシタのそれぞれと前記第２拡散層領域を接続する第２コンタクトとを有する半導体記憶装置であって、
前記ビット線と平行する方向で前記第１コンタクトと前記第２コンタクトが交互に配置されることを特徴とする半導体記憶装置。
【請求項１５】
請求項４または１４記載の半導体記憶装置において、
前記複数のキャパシタは、前記ビット線の上層に配置されることを特徴とする半導体記憶装置。
【請求項１６】
請求項４または１４記載の半導体記憶装置において、
前記複数のキャパシタは、前記ビット線の下層に配置されることを特徴とする半導体記憶装置。
【請求項１７】
複数のビット線と、
情報を記憶するための複数のキャパシタと、
前記複数のビット線と交差する方向に延伸し、前記複数のビット線が延伸する方向に対して２本一組で複数配置された複数のワード線対と、
前記複数のビット線のそれぞれに平行して配置され、前記複数のビット線が延伸する方向に連続した形状を備えた複数の素子活性領域と、
前記複数のワード線対のそれぞれに含まれる２本のワード線の間と、前記複数の素子活性領域との交点近辺に形成された複数の第２拡散層領域と、
前記複数のワード線対の間と、前記複数の素子活性領域との交点付近に形成された複数の第１拡散層領域と、
前記複数のビット線のそれぞれに接続され、前記複数の第１拡散層領域のそれぞれに形成された複数の第１コンタクトと、
前記複数のキャパシタのそれぞれに接続され、前記複数の第２拡散層領域のそれぞれに形成された複数の第２コンタクトとを有することを特徴とする半導体記憶装置。
【請求項１８】
請求項１７記載の半導体記憶装置において、
前記複数の素子活性領域のそれぞれは、前記複数のビット線が延伸する方向に連続した三角波形状を備え、
前記複数のビット線のそれぞれは、前記複数のビット線が延伸する方向を軸として前記複数の素子活性領域のそれぞれの三角波形状に対して軸対象となる形状を備えることを特徴とする半導体記憶装置。
【請求項１９】
請求項６記載の半導体記憶装置において、
前記第１センスアンプ群は、複数の第１センスアンプ回路からなり、
前記第１センスアンプ回路には、２本の前記第１ビット線からなる第１ビット線対が接続されることを特徴とする半導体記憶装置。
【請求項２０】
請求項１９記載の半導体記憶装置において、
前記第１センスアンプ回路は、
それぞれのゲートに前記第１ビット線対のそれぞれが接続され、ソースが共通に接続される第１トランジスタ対と、
前記第１トランジスタ対のそれぞれのドレインにソースが接続され、ゲートにカラム選択信号が入力され、ドレインを出力とする第２トランジスタ対とを有することを特徴とする半導体記憶装置。
【請求項２１】
請求項１９記載の半導体記憶装置において、
前記第１センスアンプ回路は、クロスカップル型アンプ回路を有し、
前記第１クロスカップル型アンプ回路の共通ソースノードは、前記第１センスアンプ回路に隣接して配置される他の前記第１センスアンプ回路のクロスカップル型アンプ回路の共通ソースノードと電気的に分離されていることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ダイナミック半導体記憶装置に関し、特にその装置の記憶素子部分の構成に適用して有効な技術に関するものである。
【背景技術】
【０００２】
例えば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）では、メモリセルのトランジスタを介して、キャパシタに電荷を蓄積することで情報を記憶する。ＤＲＡＭにおいては、高集積化、微細化を進めるに従って、メモリセルが占有する面積が小さくなる。
【０００３】
従来のＤＲＡＭのメモリセル構成としては、例えば、非特許文献１に記載されたものが挙げられる。すなわち、そのメモリセル構成は、図２８〜図３０に示すようなものとなっている。図２８は、本発明の前提として検討した従来技術の半導体記憶装置において、メモリセルのレイアウト構成の一例を示す図である。図２９は、図２８のＡ−Ａ’における断面構成の一例を示す図である。図３０は、図２８の等価回路を示す図である。図３０に示すように、従来技術のＤＲＡＭは、メモリセルアレーＭＣＡ内のワード線ＷＬとビット線ＢＬの所望の交点にメモリセルＭＣを有し、一つのメモリセルＭＣは、１つのメモリセルトランジスタＭ１と１つのキャパシタＣｓから構成されている。
【０００４】
メモリセルアレーＭＣＡのレイアウトは、図２８に示すように、島状の素子活性領域ＡＡ内において、ワード線ＷＬとなる２本のゲートＧＭの間とその両側にそれぞれ拡散層領域ＤＩＦＦを有したものとなっている。この内、２本のゲートＧＭ（ワード線ＷＬ）の間の拡散層領域ＤＩＦＦは、ビット線コンタクトＢＣを介してビット線ＢＬに接続されている。一方、２本のゲートＧＭの両側の拡散層領域ＤＩＦＦは、ストレージノードＳＮであり、ストレージノードコンタクトＳＣを介してキャパシタＣＡＰ（図示せず）に接続されている。
【０００５】
なお、この素子活性領域ＡＡ以外の箇所は、絶縁膜で形成される素子分離領域ＳＴＩとなっている。これによって、ストレージノードＳＮとなる拡散層領域ＤＩＦＦ（ＳＮ）は、その境界部となる４辺の内、ビット線コンタクトＢＣに接続する辺を除く３辺が素子分離領域ＳＴＩによって被われることになる。また、メモリセルアレーＭＣＡの断面構造は、図２９にあるように、隣接するキャパシタＣＡＰの間に２本のゲートＧＭ（ワード線ＷＬ）があり、２つのメモリセルのストレージノードＳＮとなる２つの拡散層領域ＤＩＦＦ（ＳＮ）間が、素子分離領域ＳＴＩで分離されたものとなっている。
【０００６】
図２８に示すメモリセルレイアウトは、いわゆる折り返し型ビット線の構成で用いられる。そのメモリセルＭＣの大きさは、ワード線ピッチの１／２を最小加工寸法Ｆとするとゲート長、ゲート幅ＷともにＦであり、メモリセル面積ＳはＳ＝４Ｆ（Ｗ＋Ｆ）となる。したがって、メモリセルトランジスタＭ１のゲートサイズを大きくした場合、メモリセル面積Ｓは、メモリセルトランジスタのゲート幅ＷをＦずつ大きくするに従い４Ｆ2ずつ大きくなり、チップ面積が増大していく。
【非特許文献１】ジョン・ワン・ジュン（Jong-Wan Jung）,他７名、ポリメタルゲートを用いた０．１４μｍのＤＲＡＭ技術（A fully working 0.14μm DRAM technology with polymetal(W/WNX/Poly-Si)gate）、「２０００年アイ・イー・ディー・エム  技術資料ダイジェスト（IEDM（International Electron Devices Meeting）2000 Technical Digest）」、ｐ．３６５−３６８
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、前記のようなＤＲＡＭの技術について、本発明者が検討した結果、以下のようなことが明らかとなった。
【０００８】
例えば、ＤＲＡＭにおいては、高集積化の実現とともに、高速動作を実現することが必要である。高速動作のためには、メモリセルキャパシタからの電荷の読み出し、メモリセルキャパシタへの電荷の書き込みを高速化することが重要である。
【０００９】
このような中、例えば、背景技術で述べたような折り返し型ビット線構成のメモリセルにおいては、リソグラフィーの発展に伴いメモリセルトランジスタのゲートサイズ、ゲート幅を縮小し、メモリセル面積を低減させている。この面積低減に対して、情報を記憶するためのキャパシタの容量は、新材料の適用、キャパシタの立体化などにより、容量の減少を抑えている。それによって、情報保持時間を従来と同等の性能を維持し続けている。
【００１０】
一方、メモリセルトランジスタについては、キャパシタ蓄積電荷の漏洩防止の観点から、しきい値電圧を低下することができないため、微細化が進んでも、ワード線振幅電圧が低減できず、ゲート酸化膜厚の薄膜化を進められない。このため、微細化に従って、電流駆動力が低下してしまう。この結果、メモリセルキャパシタに所定の電荷量を書き込む場合、あるいは、メモリセルキャパシタから蓄積された電荷を読出した場合において、書き込み時間、読出し時間が長くなる問題が生じる。
【００１１】
具体的に述べると、メモリセルトランジスタの電流駆動力と、アクセス時間、サイクル時間の関係は、ライト動作とリード動作において次のような関係がある。ＤＲＡＭでは、ライトコマンドの後にプリチャージコマンドを入れる場合に、リード動作後のプリチャージ動作と異なり、ライトリカバリ時間を待って、プリチャージコマンドを入れなければならない。これは、書き込みデータをメモリセルへ確実に書き込むための時間を確保するためである。このライトリカバリ時間は、メモリセルトランジスタの電流駆動力が低下するとより長くなる。また、これに伴い、サイクル時間が長くなる。特に、メモリセルトランジスタをＮＭＯＳトランジスタで構成した場合には、メモリセルキャパシタに高電圧を印加して‘Ｈ’を記憶する動作が遅延する。
【００１２】
一方、リード動作において、メモリセルキャパシタの電荷をビット線に読み出す際の速度は、メモリセルトランジスタの電流駆動力に強く依存している。駆動力の低下に従って、メモリセルデータのビット線への読み出し時間が長くなり、アクセス時間とサイクル時間が長くなる。
【００１３】
したがって、高速アクセス、短サイクル時間を実現するためには、メモリセルトランジスタの電流駆動力を向上することが必要となる。メモリセルトランジスタの電流駆動力を向上するには、ゲート電圧の上昇や、メモリセルトランジスタサイズを大きくする方法が考えられる。しかしながら、ゲート電圧の昇圧は、微細トランジスタの信頼性を低下させるうえに、昇圧電源回路の回路規模が大きくなることによるチップ面積の増大を伴ってしまう。
【００１４】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１５】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１６】
本発明による半導体記憶装置は、ビット線と、ビット線が延伸する方向に配置される第１のトランジスタ及び第２のトランジスタと、情報を保持するキャパシタ素子とを有する半導体記憶装置であって、第１のトランジスタの第１ノードは、第２のトランジスタの第１ノードと共有し、さらに、キャパシタ素子の一端が共通に接続され、第１のトランジスタの第２ノードと第２のトランジスタの第２ノードは、それぞれ独立にビット線に接続されるものである。
【００１７】
すなわち、ビット線とキャパシタ素子の間に、第１のトランジスタおよび第２のトランジスタからなる２つのメモリセルトランジスタが並列に接続された構成となっており、この２つのメモリセルトランジスタを用いてキャパシタ素子に読み書きすることで、電流駆動能力を向上させることが可能になる。
【００１８】
ここで、前記第１のトランジスタのゲートと前記第２のトランジスタのゲートには、例えば、第１のワード線と第２のワード線がそれぞれ接続される。そして、動作時には、これらのワード線を、同時かまたは時差をつけて活性化するとよい。
【００１９】
また、本発明による半導体記憶装置は、ビット線と、ビット線と平行に配置される複数の第１拡散層領域と、ビット線と複数の第１拡散層領域のそれぞれを接続する複数の第１コンタクトと、複数の第１拡散層領域のそれぞれの間に１つずつ配置される複数の第２拡散層領域と、複数の第２拡散層領域のそれぞれに配置される複数の第２コンタクトと、複数の第２コンタクトのそれぞれに接続される複数のキャパシタと、複数の第１拡散層領域および複数の第２拡散層領域のそれぞれの間に１本ずつ配置され、ビット線と交差する方向に延伸する複数のワード線とを有するものである。
【００２０】
また、本発明による半導体記憶装置は、複数のビット線と、情報を記憶するための複数のキャパシタと、複数のビット線と交差する方向に延伸し、複数のビット線が延伸する方向に対して２本一組で複数配置された複数のワード線対と、複数のビット線のそれぞれに平行して配置され、複数のビット線が延伸する方向に連続した形状を備えた複数の素子活性領域と、複数のワード線対のそれぞれに含まれる２本のワード線の間と複数の素子活性領域との交点近辺に形成された複数の第２拡散層領域と、複数のワード線対の間と複数の素子活性領域との交点付近に形成された複数の第１拡散層領域と、複数のビット線のそれぞれに接続され、複数の第１拡散層領域のそれぞれに形成された複数の第１コンタクトと、複数のキャパシタのそれぞれに接続され、複数の第２拡散層領域のそれぞれに形成された複数の第２コンタクトとを有するものである。
【００２１】
すなわち、本発明による半導体記憶装置は、ビット線方向に向かって、ビット線に接続される第１拡散層領域とキャパシタに接続される第２拡散層領域とが交互に配置され、これらの拡散層領域の合間にワード線を備えたような構成となっている。そして、これらの第１拡散層領域および第２拡散層領域は、ビット線方向に連続した形状を備えた素子活性領域上に形成され、また、第１拡散層領域は、隣接するメモリセル間で共有される構成となっている。
【００２２】
このような構成によって、前述したような、キャパシタ素子に対して２つのメモリセルトランジスタが並列に接続された構成をメモリセルアレー構成として実現できる。そして、このメモリアレー構成は、高集積化に好適な配置構成となっている。また、前記素子活性領域およびビット線の形状を、例えば、ビット線方向に連続した三角波形状などにすることによって、キャパシタ面積を確保可能な配置構成にすることなどが可能になる。
【００２３】
また、メモリアレーを構成する際には、前述したメモリセルアレー構成の周辺において、例えば、その上下にそれぞれ第１ワードドライバ群，第２ワードドライバ群などを備え、左右にそれぞれ第１センスアンプ群，第２センスアンプ群などを備える。そして、メモリセルアレー内の２つのメモリセルトランジスタのゲート電圧は、第１ワードドライバ群と第２ワードドライバ群を用いて様々な組み合わせで供給することができる。
【００２４】
その一例としては、例えば、第１ワードドライバ群と第２ワードドライバ群から２つのメモリセルトランジスタにそれぞれ一つずつ供給したり、一方のワードドライバ群から２つのメモリセルトランジスタ両方に供給したりなどが挙げられる。これらの組み合わせによって、ワード線の駆動能力や、ワードドライバ群の回路面積や、プロセスの容易性などが変わるため、必要に応じて最適な組み合わせを選べばよい。
【００２５】
そして、これまでに述べたような構成は、いわゆる開放型ビット線構成のＤＲＡＭや、ツインセルアレー方式のＤＲＡＭ等に適用して特に最適なものとなる。
【発明の効果】
【００２６】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、半導体記憶装置の高速動作又は高集積化を実現できる。
【発明を実施するための最良の形態】
【００２７】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の回路記号は矢印をつけないものはＮ形ＭＯＳＦＥＴ（ＮＭＯＳトランジスタ）を表し、矢印をつけたものはＰ形ＭＯＳＦＥＴ（ＰＭＯＳトランジスタ）と区別される。以下ＭＯＳＦＥＴをＭＯＳトランジスタと呼ぶことにする。
【００２８】
（実施の形態１）
図１は、本発明の実施の形態１による半導体記憶装置において、そのメモリセルレイアウトの一例を示すレイアウト図である。図２は、図１のメモリセルレイアウトに対応した等価回路図を示すものである。
【００２９】
図２にあるように、本発明の実施の形態１による半導体記憶装置は、メモリセルアレーＭＣＡ内のワード線ＷＬとビット線ＢＬの所望の交点にメモリセルＭＣを有し、１つのメモリセルＭＣは、２つのメモリセルトランジスタＭＴ１，ＭＴ２と、情報を電荷として記憶するための１つのキャパシタＣｓから構成されている。メモリセルＭＣ内では、ストレージノードＳＮ（第１ノード）に対して、２つのメモリセルトランジスタＭＴ１，ＭＴ２のソース端子／ドレイン端子の一端とキャパシタＣｓの一端が共通に接続され、ビット線ＢＬ１に対して、メモリセルトランジスタＭＴ１，ＭＴ２の他端（第２ノード）がそれぞれ独立に接続されている。
【００３０】
図１に示すレイアウトにおいて、ワード線ＷＬの配線ピッチを２Ｆ（Ｆ：最小加工寸法）とした場合、ビット線ＢＬも、約２Ｆのピッチで配線される。このとき、メモリセルトランジスタのゲート幅である拡散層領域ＤＩＦＦの幅はＦとなり、１つのメモリセルキャパシタに対して２つのメモリセルトランジスタが接続されるため、メモリセルトランジスタの総ゲート幅は２Ｆとなる。
【００３１】
また、この場合、図１から判るように、メモリセルＭＣの面積は、８Ｆ2（２Ｆ×４Ｆ）となる。さらに拡散層領域ＤＩＦＦの幅を広げることでメモリセルトランジスタのゲート幅を大きくすることも可能で、その場合のメモリセル面積Ｓとゲート幅Ｗの関係は、Ｓ＝４Ｆ（Ｗ／２＋Ｆ）で表される。メモリセルトランジスタの総ゲート幅をＦだけ増やした場合の面積増加分は、２Ｆ2である。
【００３２】
ここで、レイアウト図の詳細について説明する。図１のレイアウトでは、１つのストレージノードコンタクトＳＣ（第２コンタクト）が配置され、そしてストレージノードＳＮとなる拡散層領域ＤＩＦＦ（ＳＮ）（第２拡散層領域）の両側に、トランジスタＭＴ１とＭＴ２が配置される。２つのトランジスタＭＴ１，ＭＴ２は、拡散層領域ＤＩＦＦ（ＳＮ）をドレイン、あるいは、ソースとして共通にしている。この拡散層領域ＤＩＦＦ（ＳＮ）の両側に配置されるトランジスタＭＴ１，ＭＴ２のゲートＧＭは、それぞれワード線ＷＬとして用いられ、互いに平行に配置される。同一のメモリセルに接続される２本のワード線は、メモリセルアレーＭＣＡ中の任意のビット線との交点においてメモリセルＭＣを構成する。
【００３３】
ペアとなるワード線ＷＬの間には、ワード線ＷＬが延伸する方向にストレージノードコンタクトＳＣの列（第２コンタクト列）だけが配置される。ストレージノードコンタクトＳＣは、情報を記憶するためのキャパシタＣＡＰの片側の電極とメモリセルトランジスタの拡散層領域ＤＩＦＦ（ＳＮ）を接続するためのコンタクトである。
【００３４】
一方、隣接するメモリセルに接続される２本のワード線の間（ワード線ＷＬペアと隣のメモリセルに接続されるワード線ＷＬペアとの間）には、ワード線ＷＬが延伸する方向にビット線コンタクトＢＣ（第１コンタクト）の列（第１コンタクト列）のみが配置される。言い換えると、ストレージノードコンタクトＳＣが配置され、ストレージノードＳＮとなる拡散層領域ＤＩＦＦ（ＳＮ）に対して、その両側に配置されるゲートＧＭの反対側の拡散層領域ＤＩＦＦ（第１拡散層領域）には、それぞれビット線コンタクトＢＣが配置される。
【００３５】
それぞれのビット線コンタクトＢＣは、さらに隣接するメモリセルのメモリセルトランジスタとそれぞれソース、あるいは、ドレインを共有する。そして、それぞれのビット線コンタクトＢＣは、ストレージノードコンタクトＳＣ及びビット線コンタクトＢＣが配置される拡散層列（素子活性領域ＡＡ）に平行して配線される共通のビット線ＢＬに接続される。このようなレイアウトでは、ビット線ＢＬと平行に配置される拡散層列には、交互にストレージノードコンタクトＳＣとビット線コンタクトＢＣが配置される。また、本実施の形態１においては、共通のビット線ＢＬに接続されるメモリセルのストレージノードコンタクトＳＣは、ビット線ＢＬに対して、すべて同じ側に配置されている。
【００３６】
ワード線ＷＬとなるゲートＧＭは、互いに直線で平行に配線される。一方、ビット線ＢＬは、４Ｆ周期の例えば三角波形状の波形となるように配線される。ビット線ＢＬと同様に、ビット線ＢＬと平行して配置される拡散層列（素子活性領域ＡＡ）も、４Ｆ周期の波型且つ、ビット線ＢＬと半周期異なる位相で配置されている。すなわち、ビット線ＢＬと拡散層列は、ビット線ＢＬが延伸する方向を軸としてそれぞれ軸対象となる形状を有している。
【００３７】
そして、ビット線コンタクトＢＣは、ビット線ＢＬと拡散層列が鉛直方向に重なった部分に配置され、ストレージノードコンタクトＳＣは、ビット線ＢＬと拡散層列が鉛直方向に重ならずちょうどＦずれた部分に配置される。そのため、同一ビット線ＢＬ上のビット線コンタクトＢＣの中心線とビット線ＢＬに接続されるメモリセルＭＣのストレージノードコンタクトＳＣの中心線は、約Ｆ／２だけ離れる。１つのメモリセルＭＣあたり、１つのストレージノードコンタクトＳＣと１つのビット線コンタクトＢＣを含むことから、メモリアレーＭＣＡ上のストレージノードコンタクトＳＣとビット線コンタクトＢＣの数は等しくなる。
【００３８】
ところで、図２８で述べたような従来技術のメモリセルレイアウトでは、ストレージノードＳＮの境界部となる４辺の内、メモリセルトランジスタを構成する辺以外の３辺が素子分離領域ＳＴＩとの境界部となっていた。しかしながら、図１のメモリセルレイアウトでは、すべての拡散層領域ＤＩＦＦの両側をトランジスタに用いているため、各拡散層領域ＤＩＦＦにおける２辺が素子分離領域ＳＴＩとの境界部となり、素子分離領域ＳＴＩとの境界部の長さが従来のレイアウトに比べて約２／３になる。
【００３９】
本レイアウトを適用したＤＲＡＭメモリアレーの断面構造の一例について説明する。
【００４０】
図１６は、図１におけるＡ−Ａ’間の断面構造の一例を示す要部断面図である。図１６は、情報を記憶するキャパシタＣＡＰが、ビット線ＢＬよりも上層に配置される場合の例である。なお、本レイアウトは、キャパシタＣＡＰがビット線ＢＬの配線層よりも下に配置される断面構造に対しても適用可能である。
【００４１】
図１６において、メモリセルアレーＭＣＡは、Ｐ型半導体領域ＰＷＥＬに配置される。このＰ型半導体領域ＰＷＥＬは、図のように、下層に配置されるＮ型半導体領域ＤＷＥＬの上に配置される。Ｐ型半導体領域ＰＷＥＬ、Ｎ型半導体領域ＤＷＥＬは、Ｐ型基板ｐ−Ｓｕｂに通常のＣＭＯＳプロセスにおける不純物拡散などの技術を用いて形成される。図１６に示す構成のほかに、Ｐ型半導体領域ＰＷＥＬをＰ型基板ｐ−Ｓｕｂ．の上に直接形成する構成でもかまわない。
【００４２】
メモリセルアレーＭＣＡにおいて、Ｐ型半導体領域ＰＷＥＬ上に、メモリセルトランジスタのチャネルと拡散層ＤＩＦＦがそれぞれ約Ｆの幅で交互に配置される。図１にあるように、すべての拡散層領域ＤＩＦＦの両側をトランジスタとして利用しているため、図１６において、メモリセルアレーＭＣＡ内に素子分離領域ＳＴＩは含まれない。このため、素子分離領域ＳＴＩと拡散層領域ＤＩＦＦの境界部が存在しないため、両者の間の応力の違いによる結晶欠陥などが起こりにくく、メモリセルＭＣの不良を防止できる利点がある。
【００４３】
Ｐ型半導体領域ＰＷＥＬは、メモリセルアレーＭＣＡに隣接して配置されるセンスアンプブロックＳＡＢあるいは、サブワードドライバブロックＳＷＤＢにおいて、所望の基板電位ＶＢＢが供給される。図１６では、隣接するセンスアンプブロックＳＡＢの断面図の一部を示しおり、この場合、センスアンプブロックＳＡＢにおいて、例えばＰ型半導体領域ＰＷＥＬに対してＰ型拡散領域ＰＤＩＦＦを配置して基板電位ＶＢＢを供給する。基板電位ＶＢＢには、メモリセルトランジスタのしきい値電圧が所望の電圧に設定されるように、メモリセルトランジスタがＮＭＯＳトランジスタの場合には、負電源が用いられる。
【００４４】
センスアンプブロックＳＡＢのＰ型半導体領域とメモリセルアレーＭＣＡのＰ型半導体領域は、電気的に接続してもよいし、電気的に分離されていても良い。共通に接続することで、分離領域の面積が不要となるため、面積を低減できる利点がある。一方、メモリセルアレーＭＣＡのＰ型半導体領域とセンスアンプブロックＳＡＢのＰ型半導体領域の電位を分離すると、センスアンプブロックＳＡＢのＮＭＯＳトランジスタの基板電位ＶＢＢをメモリセルアレーＭＣＡと別に設定でき、しきい値電圧の上昇を防止でき、高速動作を実現できる利点がある。
【００４５】
また、図１６には示していないが、メモリセルトランジスタのゲートＧＭは、例えば、Ｎ型不純物を添加したポリシリコンと、それをタングステン（Ｗ）などで裏打ちした構成となっている。タングステン（Ｗ）で裏打ちすることで低抵抗化を実現している。また、センスアンプブロックＳＡＢやサブワードドライバブロックＳＷＤＢにおけるＮＭＯＳトランジスタのゲートＧＮも同様の構成である。
【００４６】
一方、センスアンプブロックＳＡＢやサブワードドライバブロックＳＷＤＢにおけるＰＭＯＳトランジスタのゲートＧＰは、前述のメモリセルトランジスタのゲートＧＭや、ＮＭＯＳトランジスタのゲートＧＮと同様の構成でもよいし、Ｐ型不純物を添加したポリシリコンとそれを低抵抗化するためにタングステン（Ｗ）を裏打ちした構成でもかまわない。ＰＭＯＳトランジスタのゲートＧＰを、Ｎ型不純物を添加したポリシリコンで構成するとプロセス工程が簡略化できる利点がある。一方、Ｐ型不純物を添加したポリシリコンで構成すると、ＰＭＯＳトランジスタのチャネル構成が表面チャネル構成となるため、トランジスタの電流駆動力の向上、短チャネル特性の改善が図れる利点がある。さらに、このとき、メモリセルトランジスタのゲートＧＭをＰＭＯＳトランジスタと同様の構成とすると、ゲートＧＭと基板の仕事関数差が大きくなり、基板に不純物を添加しなくても大きなしきい値電圧に設定することができる利点がある。
【００４７】
メモリセルトランジスタのソースおよびドレインとなる２つの拡散層領域ＤＩＦＦに対して、一方の拡散層領域ＤＩＦＦ上にはビット線コンタクトＢＣが設けられ、他方の拡散層領域ＤＩＦＦ（ＳＮ）上にはストレージノードコンタクトＳＣが設けられている。このビット線コンタクトＢＣ及びストレージノードコンタクトＳＣは、ゲートＧＭに対して自己整合的に形成されるのが望ましい。これにより、ゲートＧＭとコンタクト中心間の距離を縮めることができ、メモリセル面積、チップ面積を縮小することができる。
【００４８】
また、ビット線コンタクトＢＣとストレージノードコンタクトＳＣは拡散層領域ＤＩＦＦに対しても自己整合的にコンタクトを形成しているため、メモリセル面積を縮小することができる。また、ビット線コンタクトＢＣとストレージノードコンタクトＳＣは、同じプロセスで同時に形成しても良い。それにより、プロセス工程が簡素化でき、さらに、すべての拡散層領域ＤＩＦＦにビット線コンタクトＢＣあるいは、ストレージノードコンタクトＳＣのいずれかがあるため、ビット線コンタクトＢＣ、ストレージノードコンタクトＳＣを形成する際に拡散層領域ＤＩＦＦのマスクパターンを用いることができる利点がある。
【００４９】
ビット線コンタクトＢＣ上には、第２ビット線コンタクトＢＣ２が配置される。第２ビット線コンタクトＢＣ２上には、ビット線ＢＬが配線される。ビット線ＢＬは、タングステン（Ｗ）など低抵抗の金属で構成するほうが高速動作の観点で望ましい。さらに、メモリセルアレーＭＣＡ上でビット線ＢＬに用いた配線層は、センスアンプブロックＳＡＢにおいてもビット線ＢＬとして利用される。センスアンプブロックＳＡＢにおいて、拡散層領域とビット線ＢＬの接続には、通常のＣＭＯＳプロセスで形成されるコンタクトＣＮＴが用いられる。
【００５０】
ストレージノードコンタクトＳＣ上には、第２ストレージノードコンタクトＳＣ２が配置される。第２ストレージノードコンタクトＳＣ２は、図１で示したレイアウトから判るように２本のビット線ＢＬの間に配置されるため、ビット線ＢＬに対して自己整合型で形成されるのが望ましい。あるいは、ビット線ＢＬの配線幅を最小加工寸法Ｆよりも細く形成するのが望ましい。
【００５１】
第２ストレージコンタクトＳＣ２上には、情報を記憶するためのキャパシタＣＡＰが形成される。キャパシタＣＡＰは、立体化にすることで、表面積を大きくして容量を大きくすることができる。図１６では、例えば凹型のキャパシタを示している。キャパシタＣＡＰは、その絶縁層Ｉに、例えば五酸化タンタル（Ｔａ２Ｏ５）や、窒化シリコン（ＳｉＮ）、また、アルミナ（ＡｌＯ）、酸化ハフニウム（ＨｆＯ）などの高誘電率材料を用い、絶縁層Ｉを挟みストレージノードコンタクトＳＣが接続される電極に、例えば窒化チタン（ＴｉＮ）やルテニウム（Ｒｕ）などの金属や、ポリシリコンＰｏｌｙ−Ｓｉなどを用いる。
【００５２】
ストレージノードコンタクトＳＣが接続される電極と反対側の電極は、メモリセルアレーＭＣＡ上で共通のプレートＰＬＴとなっている。プレートＰＬＴは、金属材料など低抵抗材料で構成されるのが望ましい。そうすることにより、メモリセルアレーＭＣＡを動作させたときに発生するプレート電源の変動に起因したビット線ＢＬや、ワード線ＷＬに対するノイズを低減できる。
【００５３】
図１７は、図１における断面構造の一例を示す要部断面図であり、（ａ）はＢ−Ｂ’間の断面構造、（ｂ）はＣ−Ｃ’間の断面構造を示すものである。このＢ−Ｂ’間の断面では、ストレージノードコンタクトＳＣ，ＳＣ２を通る断面を示している。図１７（ａ）にあるように、拡散層領域ＤＩＦＦと素子分離領域ＳＴＩは、それぞれ最小加工寸法Ｆのピッチで配置されている。ストレージノードコンタクトＳＣは、幅Ｆの拡散層領域ＤＩＦＦ（ＳＮ）上に配置される。同様に、図１７（ｂ）にあるように、拡散層領域ＤＩＦＦと素子分離領域ＳＴＩはそれぞれ最小加工寸法Ｆのピッチで配置されている。ビット線コンタクトＢＣは幅Ｆの拡散層領域ＤＩＦＦ上に配置されている。
【００５４】
以上、本実施の形態１の半導体記憶装置を用いることによって、例えば次のような効果を得ることができる。
【００５５】
図１に示したようなレイアウトを用いることで、最小加工寸法Ｆに対して面積８Ｆ2のメモリセルＭＣにおいて、トランジスタのゲート幅を最小加工寸法Ｆの２倍にすることができ、電流駆動力を大きくすることができる。これにより、書き込み時間と読み出し時間を短くでき、高速動作を実現できる。
【００５６】
また、メモリセルトランジスタのゲート幅Ｗを大きくした場合、ゲート幅Ｆあたり、従来レイアウトではメモリセル面積が４Ｆ2増えるのに対して、本レイアウトでは２Ｆ2しか増えないため、ゲート幅を大きくした場合のメモリセル面積を小さくでき、高集積化と電流駆動力の確保を両立することができる。
【００５７】
また、拡散層領域ＤＩＦＦと素子分離領域ＳＴＩの境界部では、結晶欠陥を起こす可能性が高く、リーク電流の原因となる。本レイアウトのように、拡散層領域ＤＩＦＦと素子分離領域ＳＴＩとの境界部の長さが短くなることで、この境界部でのリーク電流を低減でき、リテンション時間を向上することができる。また、これによって、低消費電力化を実現できる。
【００５８】
さらに、素子活性領域ＡＡを、従来技術による島状の配置から波状の配置にすることで、微細加工が容易となる利点がある。また、１つのキャパシタに対してメモリセルトランジスタが２つあるため、１つのトランジスタが動作不良の状態でも、読出し、書き込み動作が可能であり、セルの不良率を低減することができる。
【００５９】
（実施の形態２）
図３は、本発明の実施の形態２による半導体記憶装置において、そのメモリセルレイアウトの一例を示すレイアウト図である。図３に示すメモリセルレイアウトは、前述した図１と異なり、ビット線及び、拡散層列の配線パターンが、８Ｆ周期の波型となるように配線されているのが特徴である。
【００６０】
ビット線コンタクトＢＣは、ビット線ＢＬと拡散層列（素子活性領域ＡＡ）が交差している部分に配置され、ストレージノードコンタクトＳＣは、ビット線ＢＬと拡散層列が鉛直方向に重ならずちょうどＦずれた位置に配置される。ビット線ＢＬに接続されるメモリセルＭＣのストレージノードコンタクトＳＣは、ビット線ＢＬに対して交互に上下に配置されている。このようにすると、前述のようにビット線ＢＬ、拡散層列の波型の周期が８Ｆになるだけでなく、ストレージノードコンタクトＳＣ上に配置されるキャパシタの中心間距離が長くなるため、キャパシタの形成が容易あるいは、キャパシタ容量が大きくできる利点がある。
【００６１】
そのほかの構成は、前述の図１と同様である。本実施の形態２の等価回路は、図１と同様に図２で表される。断面構成についても、前述の図１と同様、図１６、図１７に示したようなビット線ＢＬの配線層の上にキャパシタＣＡＰが配置される構成が好適である。また、キャパシタＣＡＰがビット線ＢＬの配線層よりも下に配置される構成にも適用可能である。
【００６２】
メモリセルトランジスタのゲート幅である拡散層領域ＤＩＦＦの幅はＦとなるため、１つのメモリセルキャパシタとビット線ＢＬの間に接続されるメモリセルトランジスタの総ゲート幅は、２Ｆとなる。このときのメモリセルＭＣの面積は、１ビット当たり８Ｆ2となる。さらにゲート幅を大きくすることも可能で、その場合のメモリセル面積Ｓとゲート幅Ｗの関係は、Ｓ＝４Ｆ（Ｗ／２＋Ｆ）で表され、従来レイアウトに比べて、面積あたりのゲート幅を大きくすることができる。
【００６３】
以上、本実施の形態２の半導体記憶装置を用いることによって、例えば次のような効果を得ることができる。
【００６４】
前述した実施の形態１の場合と同様に、従来型のレイアウトに比べて単位面積あたりのトランジスタゲート幅を大きくすることができ、電流駆動力を向上させることが可能になる。また、高い電流駆動力と高集積化を両立することができる。また、拡散層領域と素子分離領域の境界長を短くできるため、リーク電流を低減でき、リテンション時間を向上することができる。さらに、メモリセルの２つのトランジスタのうち１つのトランジスタが動作不良の状態でも読出し、書き込み動作が可能であり、セルの不良率を低減できる利点がある。
【００６５】
そして、本実施の形態１に比べてキャパシタ中心間距離が大きくなるため、キャパシタ形成が容易になるとともに、容量を大きくできる。さらに、ビット線、及び拡散層列の波型配線の周期が図１の４Ｆから８Ｆと大きくすることができ、微細加工に向いている。
【００６６】
（実施の形態３）
図４は、本発明の実施の形態３による半導体記憶装置において、そのメモリセルレイアウトの一例を示すレイアウト図である。図４に示すメモリセルレイアウトは、前述した実施の形態１，２の場合と異なり、ビット線と拡散層列が鉛直方向で完全に平行して配置されており、ビット線配線層よりも下にキャパシタを形成するのに好適なレイアウトとなっている。
【００６７】
このようなレイアウトによると、ビット線と拡散層列が鉛直方向で完全に平行して配置されるため、ビット線、拡散層列の加工、形成が容易となる。また、前述した実施の形態１，２の場合と同様に、メモリセルトランジスタのゲート幅である拡散層領域の幅はＦとなるため、１つのメモリセルキャパシタとビット線の間に接続されるメモリセルトランジスタの総ゲート幅は、２Ｆとなる。このときのメモリセルＭＣの面積は、１ビット当たり８Ｆ2となる。さらにゲート幅を大きくすることも可能で、その場合のメモリセル面積Ｓとゲート幅Ｗの関係は、Ｓ＝４Ｆ（Ｗ／２＋Ｆ）で表され、従来レイアウトに比べて、面積あたりのゲート幅を大きくすることができる。
【００６８】
本レイアウトを適用したＤＲＡＭメモリアレーの断面構造の一例について説明する。
【００６９】
図１８は、図４におけるＡ−Ａ’間の断面構造の一例を示す要部断面図である。本断面構造は、情報を記憶するキャパシタＣＡＰが、ビット線ＢＬよりも下層に配置されているのが特徴となっている。なお、この断面構造は、前述の図１あるいは図３のレイアウトにも適用できるが、図４のレイアウトに適用した場合が最も好適となる。
【００７０】
図１８において、基板、Ｐ型、Ｎ型半導体領域の構成及び、ゲートＧＭ，ＧＮ，ＧＰの構成は、前述した図１６と同様である。さらに、図１６の場合と同様に、メモリセルトランジスタのソースあるいは、ドレインに配置されるビット線コンタクトＢＣ及びストレージノードコンタクトＳＣは、ゲートＧＭに対して自己整合的に形成されるのが望ましい。このようにすることで、ゲートＧＭとコンタクト間の距離を縮めることができ、メモリセル面積を縮小することができる。
【００７１】
ビット線コンタクトＢＣ上には、第２ビット線コンタクトＢＣ２が配置される。第２ビット線コンタクトＢＣ２は、キャパシタＣＡＰの上層に配置されるビット線ＢＬとビット線コンタクトＢＣを接続するために形成される。第２ビット線コンタクトＢＣ２は、隣接するキャパシタの間を通るため、完成寸法が最小加工寸法より小さい径で形成されるのが望ましい。そうすることで、キャパシタの電極との短絡を防止できるだけでなく、キャパシタ占有面積を大きくすることができ、キャパシタ容量を増大することができる利点がある。
【００７２】
なお、図１８では、ビット線コンタクトＢＣと第２ビット線コンタクトＢＣ２が別の工程によって形成された図を示しているが、ビット線コンタクトＢＣと第２ビット線コンタクトＢＣ２を同時に形成してもよい。この場合、プロセス工程の簡素化が実現できる利点がある。
【００７３】
また、図１６と同様に、第２ビット線コンタクトＢＣ２上には、ビット線ＢＬが配線される。ビット線ＢＬは、タングステン（Ｗ）やアルミニウム（Ａｌ）などの低抵抗の金属で構成するほうが高速動作の観点で望ましい。さらに、メモリアレーＭＣＡ上でビット線ＢＬに用いた配線層は、センスアンプブロックＳＡＢにおいてもビット線として利用される。
【００７４】
センスアンプブロックＳＡＢにおいて、拡散層領域とビット線ＢＬの接続には、通常のＣＭＯＳプロセスで形成されるコンタクトＣＮＴが用いられる。また、このコンタクトＣＮＴは、前述のビット線コンタクトＢＣと第２ビット線コンタクトＢＣ２と同様のプロセスで形成してもかまわない。その場合には、プロセス工程を簡素化できる利点がある。ストレージノードコンタクトＳＣ上には、第２ストレージノードコンタクトＳＣ２が配置される。第２ストレージコンタクトＳＣ２上には、情報を記憶するためのキャパシタＣＡＰが形成される。キャパシタＣＡＰの構成は、前述の図１６と同様である。
【００７５】
図１９は、図４における断面構造の一例を示す要部断面図であり、（ａ）はＢ−Ｂ’間の断面構造、（ｂ）はＣ−Ｃ’間の断面構造を示すものである。Ｂ−Ｂ’間の断面では、ストレージノードコンタクトＳＣ，ＳＣ２を通る断面を示している。
【００７６】
図１９（ａ）に示すように、拡散層領域ＤＩＦＦと素子分離領域ＳＴＩは、前述した図１７（ａ）と同様に、それぞれ最小加工寸法Ｆのピッチで配置されている。ストレージノードコンタクトＳＣは、幅Ｆの拡散層領域ＤＩＦＦ（ＳＮ）上に配置される。これと同様に、図１９（ｂ）においても、拡散層領域ＤＩＦＦと素子分離領域ＳＴＩはそれぞれ最小加工寸法Ｆのピッチで配置されている。ビット線コンタクトＢＣは幅Ｆの拡散層領域ＤＩＦＦ上に配置されている。
【００７７】
以上、本実施の形態３の半導体記憶装置を用いることによって、例えば次のような効果を得ることができる。
【００７８】
これまでに説明した実施の形態１，２と同様に、従来型のレイアウトに比べて単位面積あたりのトランジスタゲート幅を大きくすることができ、電流駆動力の向上、または電流駆動力の向上と高集積化の両立が可能となる。また、拡散層領域と素子分離領域の境界長を短くできるため、リーク電流を低減でき、リテンション時間を向上することができる。さらに、メモリセルの２つのトランジスタのうち１つのトランジスタが動作不良の状態でも読出し、書き込み動作が可能であり、セルの不良率を低減できる利点がある。
【００７９】
そして、前述した実施の形態１，２の場合と比べて、ビット線及び拡散層領域のパターンが直線となるため、それぞれのパターンを形成するのが容易になり、微細加工に適している利点がある。
【００８０】
（実施の形態４）
実施の形態４においては、実施の形態１〜３で説明したメモリセルアレーをシンクロナスＤＲＡＭ（ＳＤＲＡＭ）に適用した場合を例として、そのＳＤＲＡＭの構成および動作などについて説明する。なお、ここではダブルデータレート型のＳＤＲＡＭ（ＤＤＲ−ＳＤＲＡＭ）を例に説明を行う。
【００８１】
図５は、本発明の実施の形態４による半導体記憶装置において、実施の形態１〜３によるメモリセルアレーを備えたＤＤＲ−ＳＤＲＡＭに関し、その全体ブロック構成内の一部のブロックを示す回路ブロック図である。各回路ブロックは、制御信号が入力されるタイミング信号生成回路ＴＣＧで形成される内部制御信号のタイミングで動作する。
【００８２】
タイミング生成回路ＴＣＧに入力される制御信号には、クロック信号ＣＬＫ，／ＣＬＫのタイミングで入力される、チップ選択信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥがある。これらの制御信号とアドレス信号との組合せはコマンドと呼ばれる。クロックイネーブル信号ＣＫＥは、クロック信号の有効無効を決定する。また、入出力マスク信号ＤＱＭは、入出力端子（ＤＱ０，…，ＤＱｎ）から入出力されるデータをマスクするためにデータ入出力バッファＩ／Ｏ  Ｂを制御するための信号である。
【００８３】
電源発生回路ＶＧは、ワード線昇圧レベル（ＶＷＨ）、基板電位（ＶＢＢ）、アレー電圧（ＶＤＬ）、周辺回路電圧（ＶＣＬ）、ワード線非選択レベル（ＶＷＬ）などを回路に供給する。
【００８４】
ＳＤＲＡＭでは、アドレス入力端子（Ａ０，Ａ１，…，Ａｎ）からロウアドレスやカラムアドレスが時分割に入力されるアドレスマルチ方式が採られる。アドレス入力端子からロウアドレスバッファＸＡＢに入力されたロウアドレスは、ロウアドレスデコーダＸ−ＤＥＣでデコードされ、一つのメモリアレー（ＭＡ）中の特定ワード線が選択される。それに応じて１ワード分のメモリセルが選択状態となる。引き続き、カラムアドレスがカラムアドレスバッファＹＡＢに入力されるとカラムアドレスデコーダＹ−ＤＥＣにより、読み出し又は書き込みを行うメモリセルが更に選択される。尚、ＳＤＲＡＭは通常バンクアドレスで指定される複数のメモリアレー（又はメモリバンク）を持つが、この図では一つのメモリアレーＭＡ（ＢＡＮＫ０）だけを代表的に示した。
【００８５】
図６は、図５の回路ブロックにおいて、メモリアレー内の構成の一例を示す詳細ブロック図である。図６に示すように、１つのメモリアレーＭＡ（バンクＢＡＮＫ０）では、行アドレスからワード線を選択するＸ−ＤＥＣと列アドレスからデータ線を選択するＹ−ＤＥＣで囲われた複数のメモリ領域からなり、そのメモリ領域はマトリクス状に配置された複数のサブメモリアレー（メモリセルアレーＭＣＡ）を含む。特に制限されないが、このメモリアレーＭＡは、階層ワード線方式を採り、メモリアレーＭＡの一辺には、複数のメインワードドライバＭＷＤ（図示せず）を含むメインワードドライバブロックＭＷＤＢが配置される。
【００８６】
メインワードドライバブロックＭＷＤＢに接続されるメインワード線ＭＷＬは、複数のサブメモリアレーに渡ってまたがるように上層の金属配線層に設けられる。また、カラム方向の選択は、カラムアドレスデコーダＹ−ＤＥＣから出力される複数のカラム選択線（ＹＳ線）が複数のサブメモリアレーに渡ってまたがるように設けられる共通Ｙデコーダ方式が採られる。ここで、サブメモリアレーとは、複数のサブワードドライバＳＷＤからなるサブワードドライバブロックＳＷＤＢと複数のセンスアンプ回路からなるセンスアンプブロック（ＳＡＢ）とで囲われた最小メモリアレーブロックを示している。そして、これらのサブメモリアレーに対して、実施の形態１〜３で示したようなメモリセルアレーＭＣＡが適用される。
【００８７】
図７は、図６のメモリアレーにおいて、サブワードドライバブロックの構成の一例を示す回路図である。サブワードドライバブロックＳＷＤＢ上には、メインワードドライバＭＷＤから駆動されるメインワード線ＭＷＬと、ロウアドレスデコーダＸ−ＤＥＣから駆動されるプリデコード信号ＦＸＢと、その反転信号でクロスエリアＸＡから駆動されるプリデコード信号ＦＸが配線される。
【００８８】
サブワードドライバＳＷＤは、プリデコード信号ＦＸがソースに入力され、ゲートにメインワード線ＭＷＬが入力され、ドレインがワード線ＷＬに接続されるＰＭＯＳトランジスタと、ゲートにメインワード線ＭＷＬ、ドレインにワード線ＷＬ、ソースにワード線待機時電圧ＶＷＬが接続されるＮＭＯＳトランジスタと、ゲートにプリデコード信号ＦＸＢ、ドレインにワード線ＷＬ、ソースにワード線待機時電圧ＶＷＬが接続されるＮＭＯＳトランジスタなどから構成される。このサブワードドライバブロックＳＷＤＢは、複数のメインワード線ＭＷＬから１本が選択され、また、複数のプリデコード信号ＦＸから１本が選択されると、両方で選択されるワード線ＷＬが活性化される構成となっている。
【００８９】
図８は、図６のメモリアレーにおいて、メモリセルアレーとサブワードドライバブロックの接続構成の一例を示す図である。本構成では、１つのメモリセルＭＣを駆動する２本のワード線ＷＬを、メモリセルアレーＭＣＡの上下に配置されたサブワードドライバブロックＳＷＤＢ−ＵとＳＷＤＢ−Ｄ（第１ワードドライバ群と第２ワードドライバ群）から１本ずつ引き出している。そして、このようなメモリセルＭＣが集まったメモリセルアレーＭＣＡ内においては、ワード線ＷＬが、２本おきに上下のサブワードドライバブロックＳＷＤＢ−ＵとＳＷＤＢ−Ｄに接続される構成となっている。
【００９０】
本構成では、選択されるメモリセルＭＣのワード線ＷＬが上下のサブワードドライバブロックＳＷＤＢ−Ｕ，ＳＷＤＢ−Ｄから駆動されるため、メモリデータを読み出す際のサブワードドライバブロックからの遠近端差を小さくすることができる利点がある。また、メモリセルアレーＭＣＡにおいて、ワード線ＷＬを２本ごとにサブワードドライバブロックＳＷＤＢ−Ｕ，ＳＷＤＢ−Ｄから引き出すことにより、ゲート層を加工する際のリソグラフィー工程に位相シフト法を用いた際に、メモリセルアレーとサブワードドライバブロック間でのワード線の断線・短絡を防止できる利点がある。
【００９１】
図９は、図６のメモリアレーにおいて、メモリセルアレーとサブワードドライバブロックの接続構成の他の一例を示す図である。本構成では、図８の構成と同様に、１つのメモリセルの２本のワード線ＷＬを、メモリセルアレーＭＣＡの上下に配置されたサブワードドライバブロックＳＷＤＢ−Ｕ、ＳＷＤＢ−Ｄからそれぞれ１本ずつ駆動している。ただし、前述の構成と異なり、メモリセルアレーＭＣＡのワード線ＷＬが１本おきに上下のサブワードドライバブロックＳＷＤＢ−ＵとＳＷＤＢ−Ｄに接続されているのが特徴である。
【００９２】
図１０は、図６のメモリアレーにおいて、メモリセルアレーとサブワードドライバブロックの接続構成の更に他の一例を示す図である。本構成では、メモリセルＭＣの２本のワード線ＷＬを、上下のサブワードドライバブロックＳＷＤＢ−Ｕ，ＳＷＤＢ−Ｄを用いて共通に駆動する構成である。２本のワード線ＷＬは、メモリセルアレーＭＣＡの境界部（メモリセルアレーＭＣＡとサブワードドライバブロックの間）で共通に接続され、上下両方のサブワードドライバブロックＳＷＤＢ−Ｕ，ＳＷＤＢ−Ｄから同時に駆動される。これによって、メモリセルデータを読み出す際のサブワードドライバブロックからの遠近端差を小さくすることができる。
【００９３】
図１１は、図６のメモリアレーにおいて、メモリセルアレーとサブワードドライバブロックの接続構成の更に他の一例を示す図である。本構成では、１つのメモリセルに接続される２本のワード線ＷＬが、上下のサブワードドライバブロックＳＷＤＢ−Ｕ、ＳＷＤＢ−ＤのいずれかとメモリセルアレーＭＣＡとの間となるメモリセルアレーＭＣＡの境界部において接続され、上下どちらかのサブワードドライバブロックから駆動される構成である。図１１の構成は、図１０の構成に比べて、遠近端差は小さくならないが、サブワードドライバの数が半分にできるため、サブワードドライバブロックＳＷＤＢ−Ｕ，ＳＷＤＢ−Ｄの面積を低減でき、チップ面積の低減が可能になる。
【００９４】
図１２は、図６のメモリアレーにおいて、メモリセルアレーとサブワードドライバブロックの接続構成の更に他の一例を示す図である。本構成では、特定のビット線ＢＬと交差するすべてのワード線ＷＬが、メモリセルアレーＭＣＡの一辺に配置されたサブワードドライバブロックから駆動されるのが特徴である。これによって、すべてのワード線ＷＬが同じタイミングで動作するため、ワード線ＷＬとセンスアンプ間の起動タイミングマージンを容易に設定することができる利点がある。
【００９５】
図１３は、図６のメモリアレーにおいて、センスアンプブロックの構成の一例を示す回路図である。センスアンプブロックＳＡＢ（第１センスアンプ群および第２センスアンプ群）は、図６に示したように、メモリアレーＭＡ内でメモリセルアレーＭＣＡの両側にそれぞれ配置される。そして、図１３に示すセンスアンプブロックＳＡＢは、いわゆる開放型ビット線の構成を示している。すなわち、左右のメモリセルアレーＭＣＡからそれぞれ１本ずつ引き出されたビット線ペアＢＬｔ／ｂに対して１つのセンスアンプ回路が接続され、引き出されたビット線ペアＢＬｔ／ｂの数だけセンスアンプ回路が配置されている。
【００９６】
センスアンプ回路は、ビット線ペアＢＬｔ／ｂ間の微小信号を所定の電圧振幅まで増幅するクロスカップル型アンプＣＣと、待機時にビット線ペアＢＬｔ／ｂを所望のビット線プリチャージレベルに設定するプリチャージ回路ＰＣと、センスアンプに保持されたデータを出力し、また、外部からの書き込みデータをセンスアンプに書き込むためのＩＯゲートＩＯＧが配置される。
【００９７】
クロスカップル型アンプＣＣは、互いのソースを共通にし、互いのドレインにゲートが接続された１対のＮＭＯＳトランジスタと、同様にソースを共通にし、互いのドレインにゲートが接続された１対のＰＭＯＳトランジスタからなる。ＮＭＯＳトランジスタとＰＭＯＳトランジスタのソースは、それぞれ、センスアンプブロックＳＡＢ内にあるクロスカップル型アンプＣＣで共通にＮＭＯＳコモンソース線ＮＣＳとＰＭＯＳコモンソース線ＰＣＳに接続される。
【００９８】
コモンソース線ＮＣＳ，ＰＣＳは、それぞれ、センスアンプ活性化信号φｎ，φｐによって電源ＶＳＳ，ＶＤＬに接続される。また、コモンソース線ＮＣＳ，ＰＣＳは、待機時の間、ビット線プリチャージ信号φＰＣに従って、クロスエリアＸＡに配置されるコモンソースプリチャージ回路ＣＳＰＣによってビット線プリチャージレベルに設定される。
【００９９】
プリチャージ回路ＰＣは、プリチャージ信号φＰＣによって制御される、ビット線ペアＢＬｔ／ｂにビット線プリチャージレベルを供給するスイッチと、ビット線ペアＢＬｔ／ｂ間をショートするスイッチからなる。図では、すべてＮＭＯＳトランジスタで構成している。ＩＯゲートＩＯＧは、カラム選択信号ＹＳで制御されるスイッチによって、入出力線ＩＯｔ／ｂとビット線ペアＢＬｔ／ｂ間を接続する。カラム選択信号ＹＳは、カラムアドレスデコーダＹ−ＤＥＣから駆動される。
【０１００】
なお、センスアンプブロックＳＡＢの回路構成は、ここに示したものに限られるわけではなく、同様の機能を有する回路構成であれば、別の構成でもかまわない。例えば、公知の文献（例えば、特開平２−２４６０８９号）に開示されるようなオーバードライブ方式を適用してもかまわない。この場合には、高速動作を実現できる利点がある。
【０１０１】
つぎに、図５のＤＤＲ−ＳＤＲＡＭの動作について図１４を用いて説明する。
【０１０２】
図１４は、図５のＤＤＲ−ＳＤＲＡＭにおいて、その読出し動作の一例を示す波形図である。図６におけるメモリセルアレーＭＣＡとサブワードドライバブロックＳＷＤＢ−Ｕ、ＳＷＤＢ−Ｄの接続方法は、図８から図１２のいずれでも同様の動作が可能である。
【０１０３】
図１４において、アクティブコマンドＡＣＴがロウアドレスと一緒に入力されると、内部でアドレスのデコードが行われる。それにより、対応するアドレスのセンスアンプブロックＳＡＢにおいて、ビット線プリチャージ信号φＰＣが非活性化状態に遷移する。ここでは、プリチャージ回路ＰＣがＮＭＯＳトランジスタで構成されているため、活性化状態の高電位レベル（例えば、ワード線昇圧電源ＶＷＨあるいはビット線振幅電圧ＶＤＬ）からグランドレベルＶＳＳに遷移する。これによって、対応するメモリセルアレーＭＣＡのビット線ＢＬ０ｔ／ｂ及び、センスアンプブロックＳＡＢのコモンソース線ＮＣＳ，ＰＣＳのプリチャージが停止する。
【０１０４】
次に、入力されたアドレスに対応したワード線ＷＬが選択される。このとき、選択されるワード線ＷＬは、１つのメモリセルに接続された２つのワード線（例えば、図２のＷＬ０，ＷＬ１、図１３ではＢＬ０ｔなどに交差する２本のワード線ＷＬに該当）が同時に活性化される。あるいは、ワード線昇圧電源ＶＷＨのピーク電流を低減するために、ワード線ＷＬ０，ＷＬ１の活性化タイミングをずらしてもよい。
【０１０５】
活性化されるワード線ＷＬ０，ＷＬ１は、ワード線待機時レベルＶＷＬからワード線選択レベルＶＷＨに遷移する。これに従って、メモリセルＭＣでは、２つのトランジスタのゲートが選択状態となり、ストレージノードＳＮとビット線ＢＬｔが接続され、メモリセルＭＣのデータがビット線ＢＬｔに読み出される。図１４では、図１３のＢＬ０ｔに接続されるメモリセルＭＣのストレージノードＳＮに‘Ｈ’のデータが保存されている場合を示している。このときビット線ＢＬ０ｔは、プリチャージレベルからストレージノードＳＮに蓄積されていた電荷分高い電圧になる。
【０１０６】
ワード線ＷＬが活性化されて所定の期間経過後、ＮＭＯＳセンスアンプ活性化信号φｎが非選択状態のグランドレベルＶＳＳから活性化状態の高電位ＶＣＬ（例えば、ビット線振幅電圧ＶＤＬまたはワード線電圧ＶＷＨなど）に遷移して、ＮＭＯＳクロスカップルが活性化される。これとほぼ同時か、あるいは、遅れてＰＭＯＳセンスアンプ活性化信号φｐが非選択状態の高電位ＶＣＬ（例えば、ビット線振幅電圧ＶＤＬまたはワード線電圧ＶＷＨなど）から活性化状態のグランドレベルＶＳＳに遷移して、ＰＭＯＳクロスカップルが活性化される。これによって、ビット線ＢＬ０ｔ／ｂに発生していた微小信号電圧がビット線振幅電圧まで増幅される。この状態でカラムコマンド入力待ち状態になる。
【０１０７】
実際のカラムコマンドは、このビット線振幅が十分な振幅になるのと同時か、あるいはその前に入力可能となる。ここでは、外部からリードコマンドＲＥＡＤが入力された例を示している。リードコマンドＲＥＡＤと同時に読み出したいカラムアドレスが入力される。リードコマンドが入力されると、同時に入力されたアドレスに従って、カラムアドレスデコーダＹ−ＤＥＣからのカラム選択線ＹＳが、待機時状態のグランドレベルＶＳＳから選択状態の高電位ＶＣＬ（例えば、ビット線振幅電圧ＶＤＬなど）に遷移して活性化状態となる。これによって、センスアンプに保持されていたデータが入出力線ＩＯｔ／ｂに読み出される。その後、図１４には示していないが、メインアンプ、及び、入出力部を介して外部にデータが出力される。
【０１０８】
次にプリチャージコマンドＰＲＥが入力されたときの動作について説明する。コマンド入力待ち状態のときに、プリチャージコマンドが入力されると、選択されているワード線ＷＬが非選択状態のワード線待機時レベルＶＷＬに遷移する。これに従って、センスアンプ活性化信号φｎ，φｐが非選択状態となる。センスアンプが非活性化状態となった後、ビット線プリチャージ信号φＰＣが活性化状態となり、活性化されていたメモリセルアレーＭＣＡのすべてのビット線ＢＬとリファレンスビット線がすべてビット線プリチャージレベルに設定される。本図では、ビット線プリチャージレベルは、ビット線振幅電圧の１／２のＶＤＬ／２に設定される。これでプリチャージ動作が完了する。
【０１０９】
次に、書き込み動作について説明する。図１５は、図５のＤＤＲ−ＳＤＲＡＭにおいて、その書き込み動作の一例を示す波形図である。図１５において、アクティブコマンドＡＣＴが入力されてから、センスアンプが活性化されて、カラムコマンドが入力される前までは、前述の読出し動作と同様である。
【０１１０】
書き込み動作を行う場合は、カラムコマンド入力待ち状態で、ライトコマンドＷＲＩＴと書き込みアドレスを同時に入力することで行われる。つまり、図１５のようにアクティブコマンドのすぐ後に入力される場合や、前述のリードコマンドＲＥＡＤ後に入力される場合もある。書き込みデータは、コマンド、アドレスと同時かまたは、１クロックサイクル時間後の立ち上がり、あるいは立下りクロックのエッジで入力される。書き込みデータは、入出力ピンＤＱから入力され、内部入出力線ＩＯｔ／ｂに転送される。転送されたデータは、ライトコマンドと一緒に入力されたライトアドレスに従って選択されるカラム選択線ＹＳによって、書き込み先のメモリセルＭＣが接続されているセンスアンプ回路に書きこまれる。
【０１１１】
センスアンプ回路では、入出力線ＩＯｔ／ｂから書き込まれたデータに従って、ビット線ペア（例えばＢＬ０ｔ／ｂ）を駆動し、メモリセルＭＣのストレージノードＳＮにデータを書き込む。図１５では、読出しデータが‘Ｌ’のセルに対して、‘Ｈ’データを書き込んだ波形図を示している。プリチャージコマンドＰＲＥが入力されてからの内部動作は、前述の読出し動作の際に説明したものと同様である。
【０１１２】
なお、本動作は、ＤＤＲ−ＳＤＲＡＭの動作の一部を説明しているが、本発明のメモリセルレイアウトは、通常のＳＤＲＡＭや、ＤＤＲ２−ＳＤＲＡＭに適用することも可能である。さらに、本メモリセルレイアウトは、メモリセルトランジスタのゲート酸化膜の薄膜化が困難になりメモリセルトランジスタの電流駆動力の低下が問題となる最小加工寸法が０．１３ｕｍ以下のプロセスを用いた半導体記憶装置に適用して特に有益なものとなる。
【０１１３】
（実施の形態５）
実施の形態５においては、１ビットを２つのメモリセルに記憶するツインセルアレー方式のＳＤＲＡＭに対して、実施の形態１〜３で説明したメモリセルアレーを適用した場合を例として、その構成および動作などについて説明する。なお、ここでは、実施の形態４と同様、ＤＤＲ−ＳＤＲＡＭを例に説明を行う。
【０１１４】
図２０は、本発明の実施の形態５による半導体記憶装置において、実施の形態１〜３によるメモリセルアレーを備えたツインアレー方式のＤＤＲ−ＳＤＲＡＭに関し、そのメモリセルアレーおよびセンスアンプブロックの構成の一例を示す回路図である。図２０に示すように、本実施の形態５の構成は、実施の形態４の構成と異なり、同一のワード線ＷＬに対してペアとなるビット線（例えば、ＢＬ０ｔ、ＢＬ０ｂ）の両方にメモリセルＭＣが接続されるように、メモリセルアレーＭＣＡとセンスアンプブロックＳＡＢ間でビット線を接続している。つまり、同一のメモリセルアレーＭＣＡから２本のビット線をペアのビット線（第１ビット線対）としてセンスアンプブロックＳＡＢ内の各センスアンプ回路（第１センスアンプ回路）に引き出している。
【０１１５】
この場合、２つのメモリセルＭＣのいずれかに‘Ｈ’データ、他方に‘Ｌ’データを記憶する。そのため、メモリセルデータの読出し時間が‘Ｌ’データで決まるため、高速な読出しが実現できるとともに、読み出し時間のデータパターン依存性が小さい。さらに、読出し信号量が、１セルでの動作に比べて約２倍まで大きくなるため、タイミングマージンを大きくとる必要がない。このようなことから、高速動作に適した構成となっている。
【０１１６】
また、センスアンプブロックＳＡＢの構成において、クロスカップル型アンプＣＣ、プリチャージ回路ＰＣ、入出力ゲートＩＯＧは、実施の形態４と同様である。ただし、本回路構成では、１つのセンスアンプブロックＳＡＢを、両側に配置されるメモリセルアレーＭＣＡで共有している構成となっている。このため、センスアンプブロックＳＡＢ内のメモリセルアレーＭＣＡ側にシェアードゲートＳＨＲが配置されている。シェアードゲートＳＨＲは、メモリセルアレー内のビット線とセンスアンプ内のビット線の接続／分離をそのゲート信号ＳＨＲＲ，ＳＨＲＬで制御する回路ブロックである。このように、隣接するメモリセルアレーでセンスアンプブロックＳＡＢを共有することによって、センスアンプブロック数を低減できチップ面積を低減できる利点がある。
【０１１７】
なお、それ以外の構成に関しては、実施の形態４の場合と同様である。
【０１１８】
次に、本実施の形態５の半導体記憶装置の動作について説明する。図２１は、図２０の構成を備えたＤＤＲ−ＳＤＲＡＭにおいて、その読出し動作の一例を示す波形図である。メモリセルアレーＭＣＡとサブワードドライバブロックＳＷＤＢ−Ｕ、ＳＷＤＢ−Ｄの接続方法は、図８から１２のいずれの場合でも同様の動作が可能である。
【０１１９】
図２１において、アクティブコマンドＡＣＴがロウアドレスと一緒に入力されると、内部でアドレスのデコードが行われる。それにより、対応するアドレスのセンスアンプブロックＳＡＢにおいて、ビット線プリチャージ信号φＰＣが非活性化状態に遷移する。ここでは、プリチャージ回路ＰＣがＮＭＯＳトランジスタで構成されているため、活性化状態の高電位レベル（例えば、ワード線昇圧電源ＶＷＨあるいは、ビット線振幅電圧ＶＤＬ）からグランドレベルＶＳＳに遷移する。これによって、対応するメモリセルアレーＭＣＡのビット線ＢＬｔ／ｂ及び、センスアンプブロックＳＡＢのコモンソース線ＰＣＳ，ＮＣＳのプリチャージが停止する。
【０１２０】
これと前後して、センスアンプブロックＳＡＢに接続するメモリセルアレーＭＣＡを選択するためにシェアードゲートＳＨＲＲ，ＳＨＲＬのいずれかがワード線昇圧電源ＶＷＨからグランドレベルＶＳＳに遷移する。図２１では、シェアードゲート信号ＳＨＲＬがグランドレベルＶＳＳに遷移している。
【０１２１】
次に、入力されたアドレスに対応したワード線ＷＬが選択される。このとき、選択されるワード線ＷＬは、１つのメモリセルに接続された２つのワード線（例えば、図２のＷＬ０、ＷＬ１、図２０ではＢＬ０ｔ／ｂなどに交差する２本のワード線ＷＬに該当）が同時に活性化される。あるいは、ワード線昇圧電源ＶＷＨのピーク電流を低減するために、ワード線ＷＬ０，ＷＬ１の活性化タイミングをずらしてもよい。
【０１２２】
活性化されるワード線ＷＬ０，ＷＬ１は、ワード線待機時レベルＶＷＬからワード線選択レベルＶＷＨに遷移する。これに従って、メモリセルＭＣでは、２つのメモリセルトランジスタのゲートが選択状態となり、ストレージノードＳＮとビット線ＢＬｔ／ｂが接続され、メモリセルＭＣのデータがビット線ＢＬｔ／ｂに読み出される。このとき、ビット線対ＢＬ０ｔ／ｂ、ＢＬ１ｔ／ｂ・・・のいずれにもメモリセルが接続され、さらに、メモリセルに記憶しているデータが相補の関係にあるため、ビット線ＢＬ０ｔ／ｂのいずれか一方には、必ず‘Ｈ’データが、他方には、‘Ｌ’データが読み出され、ビット線ＢＬ０ｔ／ｂは、読出し前のプリチャージレベルＶＤＬ／２に対して上下に駆動される。
【０１２３】
ワード線ＷＬが活性化されて所定の期間経過後、ＮＭＯＳセンスアンプ活性化信号φｎが非選択状態のグランドレベルＶＳＳから活性化状態の高電位ＶＣＬ（例えばビット線振幅電圧ＶＤＬあるいは、ワード線電圧ＶＷＨ）などに遷移して、ＮＭＯＳクロスカップルが活性化される。これとほぼ同時か、あるいは、遅れてＰＭＯＳセンスアンプ活性化信号φｐが非選択状態の高電位状態ＶＣＬ（例えばビット線振幅電圧ＶＤＬあるいは、ワード線電圧ＶＷＨ）から活性化状態のグランドレベルＶＳＳに遷移して、ＰＭＯＳクロスカップルが活性化される。これによって、ビット線ＢＬｔ／ｂに発生していた微小信号電圧がビット線振幅電圧まで増幅される。この状態でカラムコマンド入力待ち状態になる。
【０１２４】
実際のカラムコマンドは、このビット線振幅が十分な振幅になるのと同時か、あるいは前に入力可能となる。ここでは、外部からリードコマンドＲＥＡＤが入力された例を示している。リードコマンドＲＥＡＤと同時に読み出したいカラムアドレスが入力される。リードコマンドが入力されると、同時に入力されたアドレスに従って、カラムアドレスデコーダＹ−ＤＥＣからのカラム選択線ＹＳが待機時状態のグランドレベルＶＳＳから選択状態の高電位ＶＣＬ（例えばビット線振幅電圧ＶＤＬ）などに遷移して活性化状態となる。これによって、センスアンプに保持されていたデータが入出力線ＩＯｔ／ｂに読み出される。その後、図２１には示していないが、メインアンプ、及び、入出力部を介して外部にデータが出力される。
【０１２５】
次にプリチャージコマンドＰＲＥが入力されたときの動作について説明する。コマンド入力待ち状態のときに、プリチャージコマンドが入力されると、選択されているワード線ＷＬが、非選択状態のワード線待機時レベルＶＷＬに遷移する。これに従って、センスアンプ活性化信号φｎ，φｐが非選択状態となる。センスアンプが非活性化状態となった後、ビット線プリチャージ信号φＰＣが活性化状態となり、活性化されていたメモリセルアレーＭＣＡのすべてのビット線およびリファレンスビット線がすべてビット線プリチャージレベルに設定される。本図では、ビット線プリチャージレベルは、ビット線振幅電圧の１／２のＶＤＬ／２に設定される。これでプリチャージ動作が完了する。
【０１２６】
次に書き込み動作について説明する。図２２は、図２０の構成を備えたＤＤＲ−ＳＤＲＡＭにおいて、その書き込み動作の一例を示す波形図である。図２２において、アクティブコマンドＡＣＴが入力されてから、センスアンプが活性化されて、カラムコマンドが入力される前までは、前述の読出し動作と同様である。書き込み動作を行う場合は、カラムコマンド入力待ち状態で、ライトコマンドＷＲＩＴと書き込みアドレスを同時に入力することで行われる。つまり、図２２のようにアクティブコマンドのすぐ後に入力される場合や、前述のリードコマンドＲＥＡＤ後に入力される場合もある。
【０１２７】
書き込みデータは、コマンド、アドレスと同時または、１クロックサイクル時間後の立ち上がり、あるいは立下りクロックのエッジで入力される。書き込みデータは、入出力ピンＤＱから入力され、内部入出力線ＩＯｔ／ｂに転送される。転送されたデータは、ライトコマンドと一緒に入力されたライトアドレスに従って選択されるカラム選択線ＹＳによって、書き込み先のメモリセルＭＣが接続されているセンスアンプ回路に書きこまれる。
【０１２８】
センスアンプでは、入出力線ＩＯｔ／ｂから書き込まれたデータに従って、ビット線を駆動し、メモリセルＭＣのストレージノードＳＮにデータを書き込む。この際、ビット線対のそれぞれにメモリセルＭＣが接続されるため、２つのメモリセルＭＣに‘Ｌ’データと‘Ｈ’データを書き込むこととなる。書き込み動作が終了すると、カラムコマンド入力待ち状態となる。プリチャージコマンドが入力されてからの内部動作は、前述の読出し動作の際に説明したものと同様である。
【０１２９】
以上、本実施の形態５の半導体記憶装置を用いることによって、例えば次のような効果を得ることができる。
【０１３０】
本構成では、１つのメモリセルＭＣに２つのメモリセルトランジスタを備えているため、そのゲートサイズを従来技術に比べて２倍にすることができ、読出し／書き込み速度の高速化およびチップの動作速度の向上が可能となる。さらに、２つのメモリセルＭＣに相補データを記憶することによって、読出し速度の高速化が実現できる。さらに、１ビットを２つのメモリセルＭＣを用いて記憶するため、読出し信号量が大きくなり、高速動作が実現できる。さらに、２つのメモリセルＭＣを用いて記憶しているため、１ビットを記憶している電荷量が多く、リテンション時間を長くできる。
【０１３１】
なお、本実施の形態５の構成および動作は、ＤＤＲ−ＳＤＲＡＭを例に説明しているが、これに限らず通常のＳＤＲＡＭや、ＤＤＲ２−ＳＤＲＡＭに適用することも可能である。さらに、本実施の形態５の構成は、メモリセルトランジスタのゲート酸化膜の薄膜化が困難になりメモリセルトランジスタの電流駆動力の低下が問題となる最小加工寸法が０．１３ｕｍ以下のプロセスを用いた半導体記憶装置に適用することが望ましい。
【０１３２】
（実施の形態６）
実施の形態６においては、１ビットを２つのメモリセルに記憶するツインセルアレー方式と、既存のＳＲＡＭのようなアドレスが一括して入力される方式とを備えた半導体記憶装置に対して、実施の形態１〜３で説明したメモリセルアレーを適用した場合を例として、その構成および動作などについて説明する。
【０１３３】
図２３は、本発明の実施の形態６による半導体記憶装置において、アドレス一括入力方式と実施の形態１〜３によるメモリセルアレーからなるツインアレー方式とを備えたメモリに関して、そのメモリセルアレーおよびセンスアンプブロックの構成の一例を示す回路図である。
【０１３４】
図２３においては、実施の形態５と同様に、同一のメモリセルアレーＭＣＡから引き出される２本のビット線（例えばＢＬ０ｔ／ｂ）をペアビット線（第１ビット線対）として同一のセンスアンプ回路（第１センスアンプ回路）に接続している。ここで、クロスカップル型アンプＣＣ、プリチャージ回路ＰＣの構成は、実施の形態５と同様である。ただし、クロスカップル型アンプＣＣ（第１クロスカップル型アンプ回路）のコモンソース線ＮＣＳ、ＰＣＳは、図２３に示すように、共通に接続されておらず、個々のクロスカップル回路毎に独立にセンスアンプドライバＳＡＮＤ、ＳＡＰＤに接続されている。
【０１３５】
書き込みゲートＷＧは、入出力線ＩＯ０ｔ／ｂ，ＩＯ１ｔ／ｂを介して外部より送られてきたデータを、カラム選択線ＹＳとロウライトマスク信号ＲＷＭ＜０：１＞によりセンスアンプ及びメモリセルＭＣに書き込むための回路ブロックである。読出しゲートＲＧは、メモリセルＭＣからセンスアンプに読み出したデータを入出力線ＩＯ０ｔ／ｂ，ＩＯ１ｔ／ｂに出力するための回路ブロックである。
【０１３６】
読み出しゲートＲＧは、例えばＢＬ０ｔ／ｂといったペアビット線に対してそれぞれゲートが接続され、ソースが共通に接続された２つのＮＭＯＳトランジスタ（第１トランジスタ対）と、このＮＭＯＳトランジスタのそれぞれのドレインにそれぞれソースが接続され、ゲートにカラム選択信号ＹＳが接続され、ドレインがそれぞれ入出力線ＩＯｔ／ｂに接続された２つのＮＭＯＳトランジスタ（第２トランジスタ対）から構成されている。
【０１３７】
なお、読出しゲートＲＧに関し、本図面では、前述したようなビット線ＢＬｔ／ｂをゲートに受けた差動アンプの形式を取っているがこの限りではない。また、読出しゲートＲＧと書き込みゲートＷＧが分離された構成になっているが、実施の形態５のＩＯゲートＩＯＧのような回路構成でもかまわない。また、本図では、省略しているが、前述の図２０のようにセンスアンプブロックＳＡＢとメモリセルアレーＭＣＡの間にシェアードゲートＳＨＲを入れることで、隣接するメモリセルアレーＭＣＡ間でセンスアンプブロックＳＡＢを共有化する構成も可能である。これにより、センスアンプブロックＳＡＢの面積を低減できる利点がある。
【０１３８】
次に、本実施の形態６の半導体記憶装置の動作について説明する。図２４は、図２３の構成を備えたメモリにおいて、その読出し動作の一例を示す波形図である。図２４において、クロックＣＬＫの立ち上がりエッジにあわせて、読出しコマンドＲＥＡＤが入力される。このとき、読出し動作を示すピンあるいは、入力信号の組み合わせをリード・ライト制御信号／ＲＷで示し、コマンド入力時にリード・ライト制御信号／ＲＷが‘Ｈ’で読み出し動作を示し、‘Ｌ’の時で書き込み動作を示すものとする。
【０１３９】
読み出しコマンドと同時に入力されるアドレスに従って、対応するアドレスのセンスアンプブロックＳＡＢにおいて、ビット線プリチャージ信号φＰＣが非活性化状態に遷移する。ここでは、プリチャージ回路ＰＣがＮＭＯＳで構成されているため、活性化状態の高電位レベル（例えば、ワード線昇圧電源ＶＷＨあるいは、ビット線振幅電圧ＶＤＬ）からグランドレベルＶＳＳに遷移する。これによって、対応するメモリセルアレーＭＣＡのビット線ＢＬｔ／ｂのプリチャージが停止する。
【０１４０】
次に、入力されたアドレスに対応したワード線ＷＬが選択される。このとき、選択されるワード線ＷＬは、１つのメモリセルＭＣに接続された２つのワード線（例えば、図２のＷＬ０、ＷＬ１、図２３ではＢＬ０ｔ／ｂなどに交差する２本のワード線ＷＬに該当）が同時に活性化される。あるいは、ワード線昇圧電源ＶＷＨのピーク電流を低減するために、ワード線ＷＬ０，ＷＬ１の活性化タイミングをずらしてもよい。
【０１４１】
活性化されるワード線ＷＬ０，ＷＬ１は、ワード線待機時レベルＶＷＬからワード線選択レベルＶＷＨに遷移する。これに従って、メモリセルＭＣでは、２つのメモリセルトランジスタのゲートが選択状態となり、ストレージノードＳＮとビット線ＢＬｔ／ｂが接続され、メモリセルＭＣのデータがビット線ＢＬｔ／ｂに読み出される。本構成では、センスアンプに接続さえる２本のビット線ＢＬｔ／ｂの両方にメモリセルＭＣが接続される構成のため、例えばビット線対ＢＬ０ｔ／ｂのうちＢＬ０ｔ、ＢＬ０ｂのいずれか一方には、必ず‘Ｈ’データが、他方には、‘Ｌ’データが読み出され、ビット線ＢＬ０ｔ／ｂは、読出し前のプリチャージレベルＶＤＬ／２に対して上下に駆動される。
【０１４２】
ワード線ＷＬが活性化されるのと前後して、カラム選択信号ＹＳが活性化される。それと同時に、読出しゲートＲＧにおいて、ビット線ＢＬｔ／ｂをゲートに受けている２つのＮＭＯＳトランジスタ（第１トランジスタ対）の共通ソース線であるロウリードイネーブル信号ＲＲＥが、高電圧レベルＶＤＬあるいは、ビット線プリチャージレベルＶＤＬ／２からグランドレベルＶＳＳに遷移する。これによって、ゲート受け差動アンプ型の読出しゲートＲＧが活性化される。このゲート受け差動アンプ型の読み出しゲートＲＧは、ビット線ＢＬｔ／ｂと入出力線ＩＯ０ｔ／ｂ，ＩＯ１ｔ／ｂを直接的に接続しないため、ビット線ＢＬｔ／ｂのデータをセンスアンプ活性化前に入出力線ＩＯ０ｔ／ｂ，ＩＯ１ｔ／ｂに出力することができる。これによって、高速読み出し動作が可能となる。
【０１４３】
入出力線ＩＯ０ｔ／ｂ、ＩＯ１ｔ／ｂに読み出されたデータは、周辺回路領域の回路や、出力バッファを介して外部に出力される。その後、ワード線ＷＬが活性化されて所定の期間経過後、ＮＭＯＳセンスアンプ活性化信号φｎが非選択状態のグランドレベルＶＳＳから活性化状態の高電位ＶＣＬ（例えばビット線振幅電圧ＶＤＬあるいは、ワード線電圧ＶＷＨなど）に遷移して、ＮＭＯＳクロスカップルが活性化される。これとほぼ同時か、あるいは、遅れてＰＭＯＳセンスアンプ活性化信号φｐが非選択状態の高電位状態ＶＣＬ（例えばビット線振幅電圧ＶＤＬあるいは、ワード線電圧ＶＷＨなど）から活性化状態のグランドレベルＶＳＳに遷移して、ＰＭＯＳクロスカップルが活性化される。これによって、ビット線ＢＬｔ／ｂに発生していた微小信号電圧がビット線振幅電圧まで増幅される。これによって、ビット線ＢＬｔ／ｂのそれぞれに接続された２つのメモリセルＭＣに、相補のデータが書き戻される。
【０１４４】
ワード線ＷＬが選択されてから所定の期間たった後、選択されているワード線ＷＬが非選択状態のワード線待機時レベルＶＷＬに遷移する。これに従って、センスアンプ活性化信号φｎ，φｐが非選択状態となる。センスアンプが非活性化状態となった後、ビット線プリチャージ信号φＰＣが活性化状態となり、活性化されていたメモリセルアレーＭＣＡのすべてのビット線とリファレンスビット線がすべてビット線プリチャージレベルに設定される。本図では、ビット線プリチャージレベルは、ビット線振幅電圧の１／２のＶＤＬ／２に設定される。これでプリチャージ動作が完了する。
【０１４５】
次に、書き込み動作について説明する。図２５は、図２３の構成を備えたメモリにおいて、その書き込み動作の一例を示す波形図である。本構成では、前述した高速読出し動作にあわせて書き込みサイクル時間を短くするために、センスアンプ活性化前に、書き込みデータをセンスアンプに書き込む動作を行っている例である。
【０１４６】
図２５において、クロックＣＬＫの立ち上がりエッジにあわせて、ライトコマンドＷＲＩＴが入力される。このとき、ライト動作を示すピンあるいは、入力信号の組み合わせをリード・ライト制御信号／ＲＷで示し、コマンド入力時にリード・ライト制御信号／ＲＷが‘Ｈ’で読み出し動作を示し、‘Ｌ’の時で書き込み動作を示すものとする。
【０１４７】
ライトコマンドと同時に入力されるアドレス、あるいは、チップ内部にあるアドレスバッファに保持されたアドレスに従って、対応するアドレスのセンスアンプブロックＳＡＢにおいて、ビット線プリチャージ信号φＰＣが非活性化状態に遷移する。ここでは、プリチャージ回路ＰＣがＮＭＯＳトランジスタで構成されているため、活性化状態の高電位レベル（例えば、ワード線昇圧電源ＶＷＨあるいは、ビット線振幅電圧ＶＤＬ）からグランドレベルＶＳＳに遷移する。これによって、対応するメモリセルアレーＭＣＡのビット線ＢＬｔ／ｂのプリチャージが停止する。
【０１４８】
次に、アドレスに対応したワード線ＷＬが選択される。このとき、選択されるワード線ＷＬは、１つのメモリセルに接続された２つのワード線（例えば、図２のＷＬ０、ＷＬ１、図２３ではＢＬ０ｔ／ｂなどに交差する２本のワード線ＷＬに該当）が同時に活性化される。あるいは、ワード線昇圧電源ＶＷＨのピーク電流を低減するために、ワード線ＷＬ０，ＷＬ１の活性化タイミングをずらしてもよい。活性化されるワード線ＷＬ０，ＷＬ１は、ワード線待機時レベルＶＷＬからワード線選択レベルＶＷＨに遷移する。
【０１４９】
ここで、ワード線活性化と同時か前後して、入力アドレスに対応したカラム選択信号ＹＳおよびロウライトマスク信号ＲＷＭを活性化し、センスアンプ内のビット線と入出力線ＩＯ０ｔ／ｂ、ＩＯ１ｔ／ｂとを接続することで、書き込みデータをビット線ＢＬｔ／ｂ上に書き込む。これによって、１ビットの相補のデータを記憶している２つのメモリセルＭＣのデータにかかわらず、この書き込みデータに従ってそれぞれ‘Ｈ’及び‘Ｌ’がストレージノードＳＮに記憶される。
【０１５０】
また、この書き込みが行われているタイミングで、書き込み非選択のセンスアンプでは、メモリセルＭＣの２つのメモリセルトランジスタのゲートが選択状態となり、ストレージノードＳＮとビット線が接続され、メモリセルＭＣのデータが読み出される。このとき、隣接するクロスカップル型アンプＣＣのソースノードは、センスアンプドライバＳＡＮＤ，ＳＡＰＤのＯＦＦによって分離されているため、書き込み選択センスアンプが書き込み非選択センスアンプのソースを駆動することによる誤動作を避けることができる。これによって、書き込み非選択センスアンプでの安定した読出し動作と書き込み選択センスアンプでの高速な書き込み動作を両立することができる。
【０１５１】
その後、ワード線ＷＬが活性化されて所定の期間経過後、ＮＭＯＳセンスアンプ活性化信号φｎが非選択状態のグランドレベルＶＳＳから活性化状態の高電位ＶＣＬ（例えばビット線振幅電圧ＶＤＬあるいは、ワード線電圧ＶＷＨなど）に遷移して、ＮＭＯＳクロスカップルが活性化される。これとほぼ同時か、あるいは、遅れてＰＭＯＳセンスアンプ活性化信号φｐが非選択状態の高電位ＶＣＬ（例えばビット線振幅電圧ＶＤＬあるいは、ワード線電圧ＶＷＨ）から活性化状態のグランドレベルＶＳＳに遷移して、ＰＭＯＳクロスカップルが活性化される。これによって、ビット線に発生していた微小信号電圧がビット線振幅電圧まで増幅される。これによって、センスアンプ内のビット線のデータがメモリセルＭＣに書き込まれる。
【０１５２】
ワード線が選択されてから所定の期間たったのち、選択されているワード線が非選択状態のワード線待機時レベルＶＷＬに遷移する。これに従って、センスアンプ活性化信号φｎ，φｐが非選択状態となる。センスアンプが非活性化状態となった後、ビット線プリチャージ信号φＰＣが活性化状態となり、活性化されていたメモリセルアレーＭＣＡのすべてのビット線とリファレンスビット線がすべてビット線プリチャージレベルに設定される。本図では、ビット線プリチャージレベルは、ビット線振幅電圧の１／２のＶＤＬ／２に設定される。これでプリチャージ動作が完了する。
【０１５３】
次に、本実施の形態６の半導体記憶装置の全体構成および外部動作について図２６と図２７を用いて説明する。図２６は、本発明の実施の形態６による半導体記憶装置において、アドレス一括入力方式と実施の形態１〜３によるメモリセルアレーからなるツインアレー方式とを備えたメモリに関して、その全体ブロック構成内の一部のブロックを示す回路ブロック図である。図２７は、図２６に示すメモリにおいて、その外部動作の一例を示すタイミングチャートである。
【０１５４】
図２６に示す半導体記憶装置は、例えば、情報を記憶するメモリセルを備えたメモリアレーＭＡと、メモリアレーＭＡに対する入出力データをコントロールするＩ／Ｏ制御部（Ｉ／Ｏ  ＣＴＬ）と、外部アドレスに対応したメモリセルを選択するロウアドレスデコーダＸ−ＤＥＣおよびカラムアドレスデコーダＹ−ＤＥＣと、外部入力アドレスＡ０−Ａｎ、データマスクＤＭおよびリード・ライト制御信号／ＲＷなどを受けて入力アドレスに対する処理を行うアドレスバッファ１（Ａｄｄｒｅｓｓ  Ｂｕｆｆｅｒ１）、アドレス比較回路（Ａｄｄｒｅｓｓ  Ｃｏｍｐａｒｅ）およびマルチプレクサＭＵＸと、リード・ライト制御信号／ＲＷなどを受けて外部入出力データＤＱ０−ＤＱｍに対する処理を行うデータバッファ１（Ｄａｔａ  Ｂｕｆｆｅｒ１およびＤＩＢ）、出力バッファ（Ｏｕｔｐｕｔ  Ｂｕｆｆｅｒ）およびマルチプレクサＭＵＸなどを含んでいる。そして、このメモリアレーＭＡが、図２３で述べたような構成を備えている。
【０１５５】
本半導体記憶装置の構成では、１回のリード或いはライトサイクルで、入出力ピン１本あたり４データが入出力される４ビットプリフェッチで、さらにこの４ビットをバースト長４として出力する場合を想定している。このプリフェッチ動作は、同時に読み出した４ビットのパラレルデータをアドレスにしたがって、パラレル−シリアル変換し、外部に出力する。ライト時は、この逆で、４ビットのシリアルデータを、パラレル変換してメモリアレーＭＡに転送する。本構成でのタイミングは、ライト・リードのサイクル時間が、２クロックサイクル、リードコマンド入力からリードデータ出力までの遅延時間は、１．５クロックサイクルを想定しているが、これに限られるわけではない。
【０１５６】
まず、図２７を用いて、ライト動作の説明を行う。データバッファ１、アドレスバッファ１は初期化されているものとする。ライトコマンドＷ０入力されると同時に対応するアドレスＡ００−Ａ０ｎが入力される。本動作では、ライト動作を行う場合、ライトデータＷ００−Ｗ０３は、この入力されたコマンドからクロックサイクルの１クロック遅れて入力される。ライトデータＷ００−Ｗ０３及び対応したアドレスＡ００−Ａ０ｎはそれぞれ、次のライトコマンドが入力されるまでデータバッファ１、アドレスバッファ１に保持される。ここで、入力されるデータを無効にする場合には、データマスクＤＭが入力され、アドレスバッファ１に保持される。
【０１５７】
続くサイクルでさらにライトコマンドＷ１が入力されると、データバッファ１及びアドレスバッファ１に保持されていたライトデータＷ００−Ｗ０３及びアドレスＡ００−Ａ０ｎ、データマスクＤＭは、マルチプレクサＭＵＸに送られ、さらに、マルチプレクサＭＵＸからロウアドレスデコーダＸ−ＤＥＣ、カラムアドレスデコーダＹ−ＤＥＣに送られ、そこで特定のアドレスが選択される。同時に、データバッファ１に保持されていたデータＷ００−Ｗ０３がＩＯ制御部に送られメモリアレーＭＡの特定アドレスに書き込まれる。このときデータマスクＤＭの入力情報に従って、センスアンプのロウライトマスク信号ＲＷＭ＜１：０＞が駆動され、書き込むセンスアンプが選択される。この際、データ入力時にライトマスクが入力されている場合には、ロウライトマスク信号ＲＷＭが駆動されず、書き込み動作が行われない。
【０１５８】
本サイクルで入力されたライトデータＷ１０−Ｗ１３はデータバッファ１に保持され、対応するアドレスＡ１０−Ａ１ｎがアドレスバッファ１に転送され、次のライトコマンドが入力されるまで保持される。このように、過去１回分のライトデータを保持することにより、ライトデータを特定のアドレスを活性化するのと同時にメモリアレーＭＡに転送することが可能になるため、センスアンプ活性化前にライトデータをセンスアンプに書き込むような動作が可能となる。
【０１５９】
次にリード動作を説明する。図２７にはライトコマンドＷ１の後にリードコマンドＲ２及びアドレスが入力されている例を示している。この場合、入力されたアドレスＡ２０−Ａ２ｎは図２６のアドレス比較回路とマルチプレクサＭＵＸに転送され、アドレスバッファ１に保持されているアドレスと比較される。
【０１６０】
比較結果が不一致の場合には、図２７にあるように，メモリアレーＭＡの特定のアドレスが活性化され、そこから読み出したリードデータＲ２０−Ｒ２３が出力バッファに転送され、外部に出力される。一方、一致した場合には、一致信号ＨＩＴが活性化し、データバッファ１に保持しているデータが出力バッファに転送され、そのデータが外部に出力される。本実施の形態６は、データ入出力がサイクル時間内に終わるようなサイクル時間の比較的長いメモリアレーに適用するのが望ましい。
【０１６１】
以上、本実施の形態６の半導体記憶装置を用いることによって、例えば次のような効果を得ることができる。
【０１６２】
本構成では、メモリセル面積を大きくせずにメモリセルトランジスタのゲートサイズが大きく取れるため、読出し動作が高速となる。また、１ビットを２セル用いて記憶することにより、読出し時間のデータパターン依存性を小さくでき、タイミングマージンを大きく取る必要がなくなり、高速動作を実現できる。さらに、センスアンプ活性化前に書き込み動作を行うことができ、メモリセルトランジスタのゲート幅も２倍であることから、サイクル時間を短くした場合においても、メモリセルのストレージノードに十分な書き込み電圧を確保できるため高速サイクル動作を実現できる。
【０１６３】
また、図２６，２７で示したように、書き込みデータとアドレスを内部で一旦保持することによって、次のライトサイクルのセンスアンプ活性化前にセンスアンプ上にデータを書き込むことが実現でき、書き込む時間が十分に確保できる利点がある。
【０１６４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１６５】
例えば、本発明は、単体のＤＲＡＭに限ったものでなく、演算器と混載されるメモリにも適用できる。混載メモリでは、単品のメモリに比べて、より高速動作が望まれるため、本発明が好適である。
【０１６６】
また、実施の形態４〜６で述べたような半導体記憶装置は、その電圧関係が例えば次のようなものである場合に特に有益なものとなる。
【０１６７】
外部電源電圧は、２．６Ｖ以下が望ましい。ビット線振幅電圧ＶＤＬは１．５Ｖ以下にすることが望ましい。それにより、ビット線充放電電流が低減できるとともに、外部電圧ＶＣＣの低電圧化に対して、内部昇圧電源回路を不要にすることができる利点がある。ワード線昇圧電源ＶＷＨは、ビット線振幅電圧に対して、約１．７Ｖ高電圧にするのが望ましい。ワード線昇圧電源を低電圧化することは、メモリセルトランジスタの信頼性を向上させることができるとともに、昇圧電源回路ブロックの面積を低減することができる利点がある。
【０１６８】
ワード線非選択電圧ＶＷＬは、グランドレベル、あるいは、負電源−０．５Ｖ程度にすることが望ましい。負電源を用いることで、ワード線昇圧電源ＶＷＨを低減できるとともに、ワード線が非選択状態におけるメモリセルトランジスタのサブスレッショルドリーク電流を低減でき、リテンション時間を向上することがかのうとなり、待機時電力の低減が実現できる。
【０１６９】
以上のように、本願により開示される発明により、同一キャパシタ素子に対して２つのメモリセルトランジスタを用いて読み出し動作及び書き込み動作を行うことによって、電流駆動能力が向上し、高速動作を実現することが可能になる。
【０１７０】
また、この２つのメモリセルトランジスタを用いた構成によりメモリセルアレーを構築する際に、連続した形状の素子活性領域上に、ビット線に接続する拡散層領域とキャパシタに接続する拡散層領域とが交互に配置されるようなレイアウトを用いることで、高速動作でなおかつ高集積化を実現することができる。
【図面の簡単な説明】
【０１７１】
【図１】本発明の実施の形態１による半導体記憶装置において、そのメモリセルレイアウトの一例を示すレイアウト図である。
【図２】図１のメモリセルレイアウトに対応した等価回路図を示すものである。
【図３】本発明の実施の形態２による半導体記憶装置において、そのメモリセルレイアウトの一例を示すレイアウト図である。
【図４】本発明の実施の形態３による半導体記憶装置において、そのメモリセルレイアウトの一例を示すレイアウト図である。
【図５】本発明の実施の形態４による半導体記憶装置において、実施の形態１〜３によるメモリセルアレーを備えたＤＤＲ−ＳＤＲＡＭに関し、その全体ブロック構成内の一部のブロックを示す回路ブロック図である。
【図６】図５の回路ブロックにおいて、メモリアレー内の構成の一例を示す詳細ブロック図である。
【図７】図６のメモリアレーにおいて、サブワードドライバブロックの構成の一例を示す回路図である。
【図８】図６のメモリアレーにおいて、メモリセルアレーとサブワードドライバブロックの接続構成の一例を示す図である。
【図９】図６のメモリアレーにおいて、メモリセルアレーとサブワードドライバブロックの接続構成の他の一例を示す図である。
【図１０】図６のメモリアレーにおいて、メモリセルアレーとサブワードドライバブロックの接続構成の更に他の一例を示す図である。
【図１１】図６のメモリアレーにおいて、メモリセルアレーとサブワードドライバブロックの接続構成の更に他の一例を示す図である。
【図１２】図６のメモリアレーにおいて、メモリセルアレーとサブワードドライバブロックの接続構成の更に他の一例を示す図である。
【図１３】図６のメモリアレーにおいて、センスアンプブロックの構成の一例を示す回路図である。
【図１４】図５のＤＤＲ−ＳＤＲＡＭにおいて、その読出し動作の一例を示す波形図である。
【図１５】図５のＤＤＲ−ＳＤＲＡＭにおいて、その書き込み動作の一例を示す波形図である。
【図１６】図１におけるＡ−Ａ’間の断面構造の一例を示す要部断面図である。
【図１７】図１における断面構造の一例を示す要部断面図であり、（ａ）はＢ−Ｂ’間の断面構造、（ｂ）はＣ−Ｃ’間の断面構造を示すものである。
【図１８】図４におけるＡ−Ａ’間の断面構造の一例を示す要部断面図である。
【図１９】図４における断面構造の一例を示す要部断面図であり、（ａ）はＢ−Ｂ’間の断面構造、（ｂ）はＣ−Ｃ’間の断面構造を示すものである。
【図２０】本発明の実施の形態５による半導体記憶装置において、実施の形態１〜３によるメモリセルアレーを備えたツインアレー方式のＤＤＲ−ＳＤＲＡＭに関し、そのメモリセルアレーおよびセンスアンプブロックの構成の一例を示す回路図である。
【図２１】図２０の構成を備えたＤＤＲ−ＳＤＲＡＭにおいて、その読出し動作の一例を示す波形図である。
【図２２】図２０の構成を備えたＤＤＲ−ＳＤＲＡＭにおいて、その書き込み動作の一例を示す波形図である。
【図２３】本発明の実施の形態６による半導体記憶装置において、アドレス一括入力方式と実施の形態１〜３によるメモリセルアレーからなるツインアレー方式とを備えたメモリに関して、そのメモリセルアレーおよびセンスアンプブロックの構成の一例を示す回路図である。
【図２４】図２３の構成を備えたメモリにおいて、その読出し動作の一例を示す波形図である。
【図２５】図２３の構成を備えたメモリにおいて、その書き込み動作の一例を示す波形図である。
【図２６】本発明の実施の形態６による半導体記憶装置において、アドレス一括入力方式と実施の形態１〜３によるメモリセルアレーからなるツインアレー方式とを備えたメモリに関して、その全体ブロック構成内の一部のブロックを示す回路ブロック図である。
【図２７】図２６に示すメモリにおいて、その外部動作の一例を示すタイミングチャートである。
【図２８】本発明の前提として検討した従来技術の半導体記憶装置において、メモリセルのレイアウト構成の一例を示す図である。
【図２９】図２８のＡ−Ａ’における断面構成の一例を示す図である。
【図３０】図２８の等価回路を示す図である。
【符号の説明】
【０１７２】
Ｆ  最小加工寸法
ＢＬ，ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３  ビット線
ＢＣ  ビット線コンタクト
ＢＣ２  第２ビット線コンタクト
ＳＣ  ストレージノードコンタクト
ＳＣ２  第２ストレージノードコンタクト
ＧＭ  メモリセルトランジスタゲート
ＣＡＰ  キャパシタ
ＭＣ  メモリセル
ＤＩＦＦ  拡散層領域
ＷＬ，ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４，ＷＬ５、ＷＬ６，ＷＬ７  ワード線
ＰＬＴ  プレート
ＭＴ１，ＭＴ２，Ｍ１  メモリセルトランジスタ
ＳＮ  ストレージノード
ＭＣＡ  メモリセルアレー
ＭＡ  メモリアレー
Ｉ／Ｏ  ＣＴＬ  Ｉ／Ｏ制御部
Ｙ−ＤＥＣ  カラムアドレスデコーダ
Ｘ−ＤＥＣ  ロウアドレスデコーダ
ＸＡＢ  ロウアドレスバッファ
ＹＡＢ  カラムアドレスバッファ
Ａ０，Ａ１，・・・Ａｎ  アドレスピン
Ｉ／Ｏ  Ｂ  データ入出力バッファ
ＤＱ，ＤＱ０，ＤＱ１，・・・  入出力データピン
ＶＷＨ  ワード線昇圧レベル
ＶＤＬ  アレー電圧およびビット線振幅電圧
ＶＣＬ  周辺回路電圧
ＧＮＤ，ＶＳＳ  グランドレベル
ＶＷＬ  ワード線非選択レベル
ＶＢＢ  基板電位
ＶＣＣ  外部電圧
ＣＬＫ，／ＣＬＫ  クロック
ＣＫＥ  クロックイネーブル信号
／ＣＳ  チップ選択信号
／ＲＡＳ  ロウアドレスストローブ信号
／ＣＡＳ  カラムアドレスストローブ信号
ＤＱＭ  データマスク
ＤＱＳ  ＤＱストローブ信号
ＳＡＢ  センスアンプブロック
ＳＷＤＢ，ＳＷＤＢ−Ｕ，ＳＷＤＢ−Ｄ  サブワードドライバブロック
ＭＷＤＢ  メインワードドライバブロック
ＸＡ  クロスエリア
ＳＷＤ  サブワードドライバ
ＭＷＬ  メインワード線
ＦＸ１，ＦＸ２，ＦＸ３，ＦＸ４、ＦＸＢ１，ＦＸＢ２，ＦＸＢ３，ＦＸＢ４  ロウアドレスプリデコード信号
ＩＯＧ  入出力ゲート
ＣＣ  クロスカップル型アンプ
ＰＣ  ビット線プリチャージ回路
ＩＯｔ／ｂ，ＩＯ０ｔ／ｂ，ＩＯ１ｔ／ｂ  入出力線
ＣＳＰＣ  コモンソースプリチャージ回路
ＮＣＳ  ＮＭＯＳコモンソース線
ＰＣＳ  ＰＭＯＳコモンソース線
φＰＣ  ビット線プリチャージ信号
φｐ  ＰＭＯＳセンスアンプ活性化信号
φｎ  ＮＭＯＳセンスアンプ活性化信号
ＹＳ，ＹＳ１，ＹＳ０，  カラム選択信号
ＤＷＥＬ、ＮＷＥＬ  Ｎ型半導体領域
ＰＷＥＬ  Ｐ型半導体領域
ｐ−Ｓｕｂ  Ｐ型基板
ＧＰ  ＰＭＯＳゲート
ＧＮ  ＮＭＯＳゲート
ＳＴＩ  素子分離領域
ＡＡ  素子活性領域
ＢＬ，ＢＬ０ｔ／ｂ，ＢＬ１ｔ／ｂ，ＢＬ２ｔ／ｂ，ＢＬ３ｔ／ｂ，  ＢＬｎｔ／ｂ  ビット線
ＢＬＳＡ０ｔ／ｂ，ＢＬＳＡ１ｔ／ｂ，ＢＬＳＡ２ｔ／ｂ，ＢＬＳＡ３ｔ／ｂ，  ＢＬＳＡｎｔ／ｂ  センスアンプ内ビット線
／ＲＷ  リード・ライト制御信号
ＲＧ  読出しゲート
ＳＨＲ  シェアードゲート
ＳＨＲＲ、ＳＨＲＬ  シェアードゲート信号
ＷＧ  ライトゲート
ＲＷＭ  ロウライトマスク信号
ＲＲＥ  ロウリードイネーブル信号
ＳＡＰＤ  ＰＭＯＳクロスカップル用センスドライバ
ＳＡＮＤ  ＮＭＯＳクロスカップル用センスドライバ
ＤＩＢ  入力データバッファ
【図１】
2005340356.tif 000003
【図２】
2005340356.tif 000004
【図３】
2005340356.tif 000005
【図４】
2005340356.tif 000006
【図５】
2005340356.tif 000007
【図６】
2005340356.tif 000008
【図７】
2005340356.tif 000009
【図８】
2005340356.tif 000010
【図９】
2005340356.tif 000011
【図１０】
2005340356.tif 000012
【図１１】
2005340356.tif 000013
【図１２】
2005340356.tif 000014
【図１３】
2005340356.tif 000015
【図１４】
2005340356.tif 000016
【図１５】
2005340356.tif 000017
【図１６】
2005340356.tif 000018
【図１７】
2005340356.tif 000019
【図１８】
2005340356.tif 000020
【図１９】
2005340356.tif 000021
【図２０】
2005340356.tif 000022
【図２１】
2005340356.tif 000023
【図２２】
2005340356.tif 000024
【図２３】
2005340356.tif 000025
【図２４】
2005340356.tif 000026
【図２５】
2005340356.tif 000027
【図２６】
2005340356.tif 000028
【図２７】
2005340356.tif 000029
【図２８】
2005340356.tif 000030
【図２９】
2005340356.tif 000031
【図３０】
2005340356.tif 000032