(57)【要約】【課題】  Ｓｉ１−ｘＧｅｘ層の選択的エッチングを用いるシリコンオンナッシング（ＳＯＮ）ＭＯＳＦＥＴの製造方法を提供する。【解決手段】  本発明による方法は、シリコン基板を準備する工程と、該シリコン基板上にエピタキシャルＳｉ１−ｘＧｅｘ層を成長させる工程と、該エピタキシャルＳｉ１−ｘＧｅｘ層上に薄いエピタキシャル上部シリコン層を成長させる工程と、該上部シリコンおよびＳｉ１−ｘＧｅｘを該シリコン基板内部までトレンチエッチングする工程と、該Ｓｉ１−ｘＧｅｘ層を選択的にエッチングする工程と、ＣＶＤによってＳｉＯ２の層を堆積して、該第１のトレンチを充填する工程と、トレンチエッチングして、第２のトレンチを形成する工程と、残りの該Ｓｉ１−ｘＧｅｘ層を選択的にエッチングする工程と、該第２のトレンチを充填する工程と、現在の技術レベルのＣＭＯＳ製造技術によって構造を完成させる工程とを含む。【選択図】  図１４
2005045258.tif 000002
【特許請求の範囲】
【請求項１】
Ｓｉ１−ｘＧｅｘ層の選択的エッチングを用いるシリコンオンナッシング（ＳＯＮ）ＭＯＳＦＥＴの製造方法であって、
シリコン基板を準備する工程と、
該シリコン基板上にエピタキシャルＳｉ１−ｘＧｅｘ層を成長させる工程と、
該エピタキシャルＳｉ１−ｘＧｅｘ層上に薄いエピタキシャル上部シリコン層を成長させる工程と、
該上部シリコンおよびＳｉ１−ｘＧｅｘを該シリコン基板内部までトレンチエッチングして、第１のトレンチを形成する工程と、
エアーギャップを形成するようにほとんどのＳｉ１−ｘＧｅｘを除去するために、該Ｓｉ１−ｘＧｅｘ層を選択的にエッチングする工程と、
ＣＶＤによってＳｉＯ２の層を堆積して、該第１のトレンチを充填する工程と、
トレンチエッチングして、第２のトレンチを形成する工程と、
該Ｓｉ１−ｘＧｅｘ層の残りを選択的にエッチングする工程と、
ＣＶＤによってＳｉＯ２の第２の層を堆積して、第２のトレンチを充填する工程であって、ソース、ドレインおよびチャネルを該基板から切り離す、工程と、
現在の技術レベルのＣＭＯＳ製造技術によって構造を完成させる工程と
を包含する、方法。
【請求項２】
Ｓｉ１−ｘＧｅｘの厚さは、緩和が起きず、前記Ｓｉ１−ｘＧｅｘ層において欠陥が形成されないようにＳｉ１−ｘＧｅｘの限界の厚さよりも薄く、約３〜５０ｎｍの間の厚さである、請求項１に記載の方法。
【請求項３】
前記エッチングの時間は、前記上部シリコン層のはがれを防止するため、前記構造の少なくとも一部のＳｉＧｅが残るように前記第１のエッチング工程の間制御される、請求項１に記載の方法。
【請求項４】
前記シリコン基板上にエピタキシャルＳｉ１−ｘＧｅｘ層を成長させる工程は、約１０％〜８０％の間のＧｅ含有量を有するＳｉ１−ｘＧｅｘ層を成長させる工程を含む、請求項１に記載の方法。
【請求項５】
前記エピタキシャルＳｉ１−ｘＧｅｘ層上に薄いエピタキシャル上部シリコン層を成長させる工程は、約３ｎｍ〜１００ｎｍの間の厚さを有するシリコン層を成長させる工程を含む、請求項１に記載の方法。
【請求項６】
Ｓｉ１−ｘＧｅｘ層の選択的エッチングを用いるシリコンオンナッシング（ＳＯＮ）ＭＯＳＦＥＴの製造方法であって、
シリコン基板を準備する工程と、
該シリコン基板上にエピタキシャルＳｉ１−ｘＧｅｘ層を成長させる工程であって、Ｓｉ１−ｘＧｅｘの厚さが、緩和が起きず、該Ｓｉ１−ｘＧｅｘ層において欠陥が形成されないようにＳｉ１−ｘＧｅｘの限界の厚さよりも薄い、工程と、
該エピタキシャルＳｉ１−ｘＧｅｘ層上に薄いエピタキシャル上部シリコン層を成長させる工程と、
該上部シリコンおよびＳｉ１−ｘＧｅｘを該シリコン基板内部までトレンチエッチングして、第１のトレンチを形成する工程と、
エアーギャップを形成するようにほとんどのＳｉ１−ｘＧｅｘを除去するために、該Ｓｉ１−ｘＧｅｘ層を選択的にエッチングする工程と、
ＣＶＤによってＳｉＯ２の層を堆積して、該第１のトレンチを充填する工程と、
トレンチエッチングして、第２のトレンチを形成する工程と、
該Ｓｉ１−ｘＧｅｘ層の残りを選択的にエッチングする工程と、
ＣＶＤによってＳｉＯ２の第２の層を堆積して、該第２のトレンチを充填する工程であって、ソース、ドレインおよびチャネルを該基板から切り離す、工程と、
公知のＣＭＯＳ製造技術によって構造を完成させる工程と
を包含する、方法。
【請求項７】
前記エッチングの時間が、前記上部シリコン層のはがれを防止するため、前記構造の少なくとも一部のＳｉＧｅが残るように前記第１のエッチング工程の間制御される、請求項６に記載の方法。
【請求項８】
前記シリコン基板上にエピタキシャルＳｉ１−ｘＧｅｘ層を成長させる工程は、約１０％〜８０％の間のＧｅ含有量を有するＳｉ１−ｘＧｅｘ層を成長させる工程を含む、請求項６に記載の方法。
【請求項９】
前記エピタキシャルＳｉ１−ｘＧｅｘ層上に薄いエピタキシャル上部シリコン層を成長させる工程は、約３ｎｍ〜１００ｎｍの間の厚さを有するシリコン層を成長させる工程を含む、請求項６に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高速ＣＭＯＳ集積回路、具体的には、ＳｉＧｅ層の選択的エッチングを通じてエアギャップを形成することによるシリコンオンナッシング（ＳＯＮ）デバイスの形成に関する。
【背景技術】
【０００２】
シリコンオンインシュレータ（ＳＯＩ）基板上に形成されたＭＯＳＦＥＴは、ＳＯＩ構造においてある低寄生容量および低ボディ効果のため、高速および低電力適用例において利点を提供する。ＣＭＯＳ  ＩＣ技術は、５０ｎｍ以下の範囲に入り、シリコンチャネルおよび埋め込み酸化物の厚さは、ショートチャネル効果（ＳＣＥ）を防止するため、それぞれ、５０ｎｍおよび１００ｎｍ未満になる必要がある。これは、非特許文献１および２に記載されている。
【０００３】
多くの技術がＳＯＩウェハ製造に用いられてきた。その中でも、酸素の注入による分離（ＳＩＭＯＸ）およびＳｍａｒｔＣｕｔ（登録商標）は、高密度ＣＭＯＳ  ＩＣに関して、最も有望である。５０ｎｍ以下の領域におけるＣＭＯＳ技術において、シリコンチャネルおよび埋め込み酸化物の厚さは、ショートチャネル効果（ＳＣＥ）を防止するため、それぞれ、５０ｎｍおよび１００ｎｍよりずっと薄くなる必要がある。５ナノメートルの厚さのシリコン膜および２０ｎｍの厚さの埋め込み酸化物を有する超ＳＯＩは、２０ｎｍチャネル長のＣＭＯＳ縮小限界までＳＣＥを抑えることができるが、非常に薄いシリコンおよび埋め込み酸化膜の要件は、現行のＳＯＩウェハの製造能力を超えている。
【０００４】
デバイス性能をさらに向上させるため、埋め込み酸化物は、より低い誘電率を有する絶縁体と交換され得る。絶縁体の最も低い誘電率は「１」であり、これは、シリコン層の下にエアギャップがあることを意味する。これが、シリコンオンナッシング（ＳＯＮ）という名前につながった。理論上のデバイスについてのＳＯＮデバイスシミュレーションは、３．９の誘電率を有する、埋め込み酸化物を用いるＳＯＩデバイスと比較して向上した性能を示す。上記の非特許文献１を参照されたい。
【０００５】
ソースおよびドレイン領域が基板に接続された、各種のＳＯＮデバイス製造プロセスが提案されてきた。このようなデバイスは、向上した性能を示すが、このようなデバイスの構造は、寄生ソースおよびドレイン容量がより高くなることにつながり、表面下のパンチスルーについて起こり得る問題の原因となり得る。非特許文献３〜５を参照されたい。
【０００６】
図１は、従来技術によるＳＯＮデバイスを、全体に参照符号１０を付けて示す。ＳＯＮデバイス１０は、基板１２上に形成され、デバイスチャネルを通って延びるゲート電極１４、ゲート誘電体１６、ソース１８、およびドレイン２０と、ソース延長部分１８ａおよびドレイン延長部分２０ａとを含む。デバイス１０は、トレンチアイソレーション２２によって絶縁され、エアギャップ２４上に「浮いている」。しかし、エアギャップ２４は、デバイスチャネル２６、ソース延長部分１８ａおよびドレイン延長部分２０ａに限定されている。ソース１８およびドレイン２０は、依然として基板１２に接続されている。図２に、デバイス１０の上面図を示す。
【非特許文献１】Ｒ．Ｋｏｈ、「Ｂｕｒｉｅｄ  Ｌａｙｅｒ  Ｅｎｇｉｎｅｅｒｉｎｇ  ｔｏ  Ｒｅｄｕｃｅ  ｔｈｅ  Ｄｒａｉｎ−Ｉｎｄｕｃｅｄ  Ｂａｒｒｉｅｒ  Ｌｏｗｅｒｉｎｇ  ｏｆ  Ｓｕｂ−０．０５ｕｍ  ＳＯＩ−ＭＯＳＦＥＴ」（Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．、Ｖｏｌ．３８、Ｐ．２２９４（１９９９）
【非特許文献２】Ｒ．Ｃｈａｕら、「Ａ  ５０ｎｍ  Ｄｅｐｌｅｔｅｄ−Ｓｕｂｓｔｒａｔｅ  ＣＭＯＳ  Ｔｒａｎｓｉｓｔｏｒ」（ＩＥＤＭ、ｐ．６２１、２００１）
【非特許文献３】Ｍ．Ｊｕｒｃｚａｋら、「ＳＯＮ（Ｓｉｌｉｃｏｎ−ｏｎ−Ｎｏｔｈｉｎｇ）−Ａ  Ｎｅｗ  Ｄｅｖｉｃｅ  Ａｒｃｈｉｔｅｃｔｕｒｅ  ｆｏｒ  ｔｈｅ  ＵＬＳＩ  Ｅｒａ」（ＶＬＳＩ  Ｔｅｃｈ．Ｄｉｇ．、ｐ．２９、１９９９）
【非特許文献４】Ｍ．Ｊｕｒｃｚａｋら、「Ｓｉｌｉｃｏｎ−ｏｎ−Ｎｏｔｈｉｎｇ（ＳＯＮ）−ａｎ  ｉｎｎｏｖａｔｉｖｅ  Ｐｒｏｃｅｓｓ  ｆｏｒ  Ａｄｖａｎｃｅｄ  ＣＭＯＳ」（ＩＥＥＥ  Ｔｒａｎｓ．Ｅｌ．Ｄｅｖ．Ｖｏｌ．４７、ｐｐ２１７９−２１８７（２０００））
【非特許文献５】Ｔ．Ｓａｔｏら、「ＳＯＮ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｎｏｔｈｉｎｇ）ＭＯＳＦＥＴ  Ｕｓｉｎｇ  ＥＳＳ（Ｅｍｐｔｙ  Ｓｐａｃｅ  ｉｎ  Ｓｉｌｉｃｏｎ）Ｔｅｃｈｎｉｑｕｅ  ｆｏｒ  ＳｏＣ  Ａｐｐｌｉｃａｔｉｏｎ」（ＩＥＤＭ、ｐ．８０９、２００１）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
多くの技術がＳＯＩウェハ製造に用いられてきた。その中でも、酸素の注入による分離（ＳＩＭＯＸ）およびＳｍａｒｔＣｕｔ（登録商標）は、高密度ＣＭＯＳ  ＩＣに関して、最も有望である。５０ｎｍ以下の領域におけるＣＭＯＳ技術において、シリコンチャネルおよび埋め込み酸化物の厚さは、ショートチャネル効果（ＳＣＥ）を防止するため、それぞれ、５０ｎｍおよび１００ｎｍよりずっと薄くなる必要がある。５ナノメートルの厚さのシリコン膜および２０ｎｍの厚さの埋め込み酸化物を有する超ＳＯＩは、２０ｎｍチャネル長のＣＭＯＳ縮小限界までＳＣＥを抑えることができるが、非常に薄いシリコン及び埋め込み酸化膜の要件は、現行のＳＯＩウェハの製造能力を超えている。
【課題を解決するための手段】
【０００８】
（発明の要旨）
Ｓｉ１−ｘＧｅｘ層の選択的エッチングを用いるシリコンオンナッシング（ＳＯＮ）ＭＯＳＦＥＴの製造方法は、シリコン基板を準備する工程と、該シリコン基板上にエピタキシャルＳｉ１−ｘＧｅｘ層を成長させる工程と、該エピタキシャルＳｉ１−ｘＧｅｘ層上に薄いエピタキシャル上部シリコン層を成長させる工程と、該上部シリコンおよびＳｉ１−ｘＧｅｘを該シリコン基板内部までトレンチエッチングして、第１のトレンチを形成する工程と、エアーギャップを形成するように実質的に全てのＳｉ１−ｘＧｅｘを除去するために、該Ｓｉ１−ｘＧｅｘ層を選択的にエッチングする工程と、ＣＶＤによってＳｉＯ２の層を堆積して、該第１のトレンチを充填する工程と、トレンチエッチングして、第２のトレンチを形成する工程と、残りの該Ｓｉ１−ｘＧｅｘ層を選択的にエッチングする工程と、ＣＶＤによってＳｉＯ２の第２の層を堆積して、該第２のトレンチを充填する工程であって、これにより、ソース、ドレインおよびチャネルを該基板から切り離す、工程と、現在の技術レベルのＣＭＯＳ製造技術によって構造を完成させる工程とを含む。
【０００９】
本発明の目的は、基板から切り離されたソース、ドレインおよびチャネルを提供することである。
【００１０】
本発明の他の目的は、ＳｉＧｅ層の選択的エッチングによって、エアーギャップの形成を提供することである。
【００１１】
本発明のさらなる目的は、ＳｉＧｅ層の選択的エッチングによるエアーギャップの形成を通じて、基板から切り離されたソース、ドレインおよびチャネルを提供し、シリコンオンナッシング構造を形成することである。
【００１２】
本発明の他の目的は、薄く欠陥がないシリコンオンナッシング（ＳＯＮ）上にＣＭＯＳデバイスを製造することである。
【００１３】
この要旨および本発明の目的は、本発明の性質を大まかに理解する事を可能にするために提供される。本発明のより完全な理解は、図面と共に、以下の本発明の好適な実施形態の詳細な説明を参照することによって得られる。
【００１４】
本発明による方法は、Ｓｉ１−ｘＧｅｘ層の選択的エッチングを用いるシリコンオンナッシング（ＳＯＮ）ＭＯＳＦＥＴの製造方法であって、シリコン基板を準備する工程と、該シリコン基板上にエピタキシャルＳｉ１−ｘＧｅｘ層を成長させる工程と、該エピタキシャルＳｉ１−ｘＧｅｘ層上に薄いエピタキシャル上部シリコン層を成長させる工程と、該上部シリコンおよびＳｉ１−ｘＧｅｘを該シリコン基板内部までトレンチエッチングして、第１のトレンチを形成する工程と、エアーギャップを形成するようにほとんどのＳｉ１−ｘＧｅｘを除去するために、該Ｓｉ１−ｘＧｅｘ層を選択的にエッチングする工程と、ＣＶＤによってＳｉＯ２の層を堆積して、該第１のトレンチを充填する工程と、トレンチエッチングして、第２のトレンチを形成する工程と、該Ｓｉ１−ｘＧｅｘ層の残りを選択的にエッチングする工程と、ＣＶＤによってＳｉＯ２の第２の層を堆積して、第２のトレンチを充填する工程であって、ソース、ドレインおよびチャネルを該基板から切り離す、工程と、現在の技術レベルのＣＭＯＳ製造技術によって構造を完成させる工程とを包含し、これにより上記目的を達成する。
【００１５】
Ｓｉ１−ｘＧｅｘの厚さは、緩和が起きず、前記Ｓｉ１−ｘＧｅｘ層において欠陥が形成されないようにＳｉ１−ｘＧｅｘの限界の厚さよりも薄く、約３〜５０ｎｍの間の厚さであってもよい。
【００１６】
前記エッチングの時間は、前記上部シリコン層のはがれを防止するため、前記構造の少なくとも一部のＳｉＧｅが残るように前記第１のエッチング工程の間制御されてもよい。
【００１７】
前記シリコン基板上にエピタキシャルＳｉ１−ｘＧｅｘ層を成長させる工程は、約１０％〜８０％の間のＧｅ含有量を有するＳｉ１−ｘＧｅｘ層を成長させる工程を含んでもよい。
【００１８】
前記エピタキシャルＳｉ１−ｘＧｅｘ層上に薄いエピタキシャル上部シリコン層を成長させる工程は、約３ｎｍ〜１００ｎｍの間の厚さを有するシリコン層を成長させる工程を含んでもよい。
【００１９】
本発明による方法は、Ｓｉ１−ｘＧｅｘ層の選択的エッチングを用いるシリコンオンナッシング（ＳＯＮ）ＭＯＳＦＥＴの製造方法であって、シリコン基板を準備する工程と、該シリコン基板上にエピタキシャルＳｉ１−ｘＧｅｘ層を成長させる工程であって、Ｓｉ１−ｘＧｅｘの厚さが、緩和が起きず、該Ｓｉ１−ｘＧｅｘ層において欠陥が形成されないようにＳｉ１−ｘＧｅｘの限界の厚さよりも薄い、工程と、該エピタキシャルＳｉ１−ｘＧｅｘ層上に薄いエピタキシャル上部シリコン層を成長させる工程と、該上部シリコンおよびＳｉ１−ｘＧｅｘを該シリコン基板内部までトレンチエッチングして、第１のトレンチを形成する工程と、エアーギャップを形成するようにほとんどのＳｉ１−ｘＧｅｘを除去するために、該Ｓｉ１−ｘＧｅｘ層を選択的にエッチングする工程と、ＣＶＤによってＳｉＯ２の層を堆積して、該第１のトレンチを充填する工程と、トレンチエッチングして、第２のトレンチを形成する工程と、該Ｓｉ１−ｘＧｅｘ層の残りを選択的にエッチングする工程と、ＣＶＤによってＳｉＯ２の第２の層を堆積して、該第２のトレンチを充填する工程であって、ソース、ドレインおよびチャネルを該基板から切り離す、工程と、公知のＣＭＯＳ製造技術によって構造を完成させる工程とを包含し、これにより上記目的を達成する。
【００２０】
前記エッチングの時間が、前記上部シリコン層のはがれを防止するため、前記構造の少なくとも一部のＳｉＧｅが残るように前記第１のエッチング工程の間制御されてもよい。
【００２１】
前記シリコン基板上にエピタキシャルＳｉ１−ｘＧｅｘ層を成長させる工程は、約１０％〜８０％の間のＧｅ含有量を有するＳｉ１−ｘＧｅｘ層を成長させる工程を含んでもよい。
【００２２】
前記エピタキシャルＳｉ１−ｘＧｅｘ層上に薄いエピタキシャル上部シリコン層を成長させる工程は、約３ｎｍ〜１００ｎｍの間の厚さを有するシリコン層を成長させる工程を含んでもよい。
【発明の効果】
【００２３】
基板から切り離されたソース、ドレインおよびチャネルを提供することができる。
【００２４】
ＳｉＧｅ層の選択的エッチングによって、エアーギャップの形成を提供することができる。
【００２５】
ＳｉＧｅ層の選択的エッチングによるエアーギャップの形成を通じて、基板から切り離されたソース、ドレインおよびチャネルを提供し、シリコンオンナッシング構造を形成することができる。
【００２６】
本発明の他の目的は、薄く欠陥がないシリコンオンナッシング（ＳＯＮ）上にＣＭＯＳ
【発明を実施するための最良の形態】
【００２７】
本発明の方法において、エピタキシャルＳｉ１−ｘＧｅｘ層が、シリコン基板上に形成される。薄い、例えば、１００ｎｍ未満のシリコン層が、シリコン基板上のＳｉ１−ｘＧｅｘ上にエピタキシャル成長される。シリコンとＳｉ１−ｘＧｅｘとの間の格子不整合のため、Ｓｉ１−ｘＧｅｘの厚さは、緩和が起こらず、欠陥が形成されないように、Ｓｉ１−ｘＧｅｘの限界の厚さよりも薄くなる必要がある。第１のトレンチを形成するためのシリコン基板内部までの上部シリコンおよびＳｉ１−ｘＧｅｘのトレンチエッチング後、Ｓｉ１−ｘＧｅｘ層はエッチングによって選択的に除去される。エッチング時間は、シリコンの持ち上がりを防止するため、構造の最も小さいフィーチャ上に一部のＳｉＧｅが残るように制御される。その後、ＳｉＯ２の層がＣＶＤによって堆積されて、第１のトレンチが充填される。第２のトレンチエッチング工程およびＳｉ１−ｘＧｅｘ層の選択的なエッチングがその後に続く。第１の選択的なＳｉ１−ｘＧｅｘエッチング後にＣＶＤによって堆積されたＳｉＯ２層は、第２の選択的なＳｉ１−ｘＧｅｘエッチングの間、シリコンアイランドを適切な位置に繋ぎとめる。ＳｉＯ２の第２の層がＣＶＤによって堆積されて、第２のトレンチが充填される。その後、従来のＣＭＯＳ技術が適用され得、薄いＳＯＮデバイスが完成する。本発明の方法においては、Ｓｉ１−ｘＧｅｘ層は全て除去され、ソース／ドレインおよびチャネル領域は全て、ＳｉＧｅ層の除去によって形成されるエアギャップによって、基板から電気的に切り離される。
【００２８】
次に、図３を参照すると、単結晶基板である、シリコンウェハ３０が、本発明の方法によるデバイスの製造のために準備されている。ＳｉＧｅ層３２は、エピタキシャル成長によって形成される。ＳｉＧｅ層３２は、Ｇｅの含有量が約１０〜８０％である。層３２の厚さは、層３２において緩和が起きないように、限界の厚さより薄くなる必要があり、３ｎｍ〜５０ｎｍの間であることが最も好ましい。シリコン層３４は、ＳｉＧｅ層３２の上部にエピタキシャル成長によって形成される。シリコン層３４の厚さは、約３ｎｍ〜１００ｎｍの間である必要があり、デバイスの要件によって決定される。
【００２９】
次に、図４を参照すると、ＣＶＤまたはシリコンの熱酸化によって、ゲート誘電層３６が形成されることが適当である。ポリシリコン３８のキャップ層は、デバイスがゲートポリシリコンデバイスになる場合は、ＣＶＤによって堆積され得る。あるいは、キャップ層は、金属ゲートデバイスの製造においては、ＣＭＰストップ層として用いられる、ポリシリコン、二酸化シリコン、または窒化シリコンであってもよい。アクティブ領域は、２ステップシャロートレンチアイソレーション（ＳＴＩ）プロセスによって定義される。このプロセスは、従来の１ステップＳＴＩプロセスとは異なる。アクティブ層のレイアウトは、１ステップＳＴＩプロセスにおいて形成されるレイアウトと同様であるが、本発明の方法の好ましい実施形態においては、レイアウト内の全ての多角形上で最小の設計ルールが一方向、例えば、ｙ方向に用いられる。第１のＳＴＩプロセスにおいて、フォトレジスト４０が付与され、第１のＳＴＩエッチング工程が行われる。第１のＳＴＩプロセスフォトマスクの製造において、アクティブ層は、多角形の長い方の辺、例えば、ｘ方向に沿って、両側で、定められた長さ分伸長される。２つのアクティブ領域がｘ方向において互いに近すぎる場合は、併合され得る。断面Ａ−Ａ’は、フォトマスクの配置を表す。
【００３０】
図５に示すように、ＳＴＩエッチングの深さは、ＳｉＧｅ層３２よりも１０ｎｍだけ低いところまで伸長し得る第１のトレンチ４２が得られるものである。デバイスが上部シリコン層３４上に製造され、ＳｉＧｅ３２が最終的には空気によっておきかえられるので、深いアイソレーションは必要ない。図５において、断面Ａ−Ａ’は、図５の部分の上面図を表す。
【００３１】
図６は、選択的なＳｉＧｅウェットエッチング後の構造を示す。上昇した温度、例えば、約２５℃から１００℃の間の温度で付与される水酸化アンモニアおよび過酸化水素の混合物が、選択的ＳｉＧｅエッチングに用いられ得る。また、上記のＪｕｒｃｚａｋらによる文献において記載されているように、プラズマドライエッチングが、ウェットエッチングの代わりに適用されてもよい。ＳｉＧｅからシリコンへのエッチングの選択性は、ＳｉＧｅ層３２のＧｅの含有量をより高くすることによって向上し得る。断面Ａ−Ａ’は、ポリシリコン層３８と比較した場合の除去されたＳｉＧｅ層３２の量を示す。トレンチ４２は、ＳｉＧｅ層３２のレベルでわずかに拡大される。ここで、ＳｉＧｅ層３２の構造内に残っている部分は、上部シリコン層３４を、固定、すなわち、繋ぎとめる。
【００３２】
次に、図７を参照すると、第１のトレンチ４２には酸化物４４が充填される。ＳｉＯ２の高密度プラズマ（ＨＤＰ）ＣＶＤは、このボトムアップトレンチ充填に用いられ得る。
【００３３】
図８は、フォトレジスト４８のパターニングを含む、第２のＳＴＩエッチング工程を示す。今回は、アクティブ層は、両側で、マスク製造のロジカル演算によってｙ方向に定められた長さだけ伸長される。断面Ａ−Ａ’は、それぞれ、第１および第２のＳＴＩ工程において用いられる第１および第２のマスクを示す。第１および第２のＳＴＩマスク層の重なりは、アクティブ領域を定義する。
【００３４】
酸化物層４４を残す第２のＳＴＩエッチング工程は、図９に示される。第２のトレンチ５４は、第２のＳＴＩエッチング工程の間、形成される。ＳＴＩエッチングは、シリコンと酸化シリコンとの間の選択性が高いので、シリコン酸化物の第１の層は、無傷で残り、ＳｉＧｅエッチング工程の間、シリコン膜３４を繋ぎとめる。
【００３５】
図１０は、ＳｉＧｅ層３２を除去した後の構造を示す。ＳｉＧｅ層３２は、断面Ｂ−Ｂ’に示すように、酸化プラグ５０によって支持された、上部シリコン層３４およびその上に重なる任意の層を残して、選択的エッチングによって完全に除去される。熱酸化プロセスは、シリコン層３４およびシリコン基板３０を不動態化するために適用される。エアーギャップ４６が残り、ＳｉＧｅ層３２が以前に占めていた空間を占める。この工程に用いられる他の技術は、デバイスがＳＯＩ上に製造される場合、シリコンを酸化して、熱酸化物がエアーギャップ４６を充填することを可能にすることである。
【００３６】
図１１は、トレンチ５４に酸化物５６を充填する工程を示す。この構造は、様々な酸化物部分を除去するためにＣＭＰによって研磨される。研磨は、図１２に示すようにポリシリコン３８のレベルでストップする。
【００３７】
図１３は、第２のポリシリコン層５８の堆積を示す。その後、フォトレジストの付与およびパターニング、ならびにエッチングが続き、図１４に示すトランジスタ構造が得られる。
【００３８】
ポリシリコンゲートが形成された後、デバイスは、現在の技術レベルのＣＭＯＳプロセス技術によって完成され得る。薄いシリコン層２４は、ソース／ドレイン領域に位置するので、トランジスタの直列抵抗を低減させるために、隆起ソース／ドレイン技術が適用され得る。
【００３９】
従って、Ｓｉ１−ｘＧｅｘ層の選択的エッチングを用いるシリコンオンナッシング（ＳＯＮ）ＭＯＳＦＥＴの製造方法が開示されてきた。以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
【００４０】
（要約）
Ｓｉ１−ｘＧｅｘ層の選択的エッチングを用いるシリコンオンナッシング（ＳＯＮ）ＭＯＳＦＥＴの製造方法は、シリコン基板を準備する工程と、該シリコン基板上にエピタキシャルＳｉ１−ｘＧｅｘ層を成長させる工程と、該エピタキシャルＳｉ１−ｘＧｅｘ層上に薄いエピタキシャル上部シリコン層を成長させる工程と、該上部シリコンおよびＳｉ１−ｘＧｅｘを該シリコン基板内部までトレンチエッチングして、第１のトレンチを形成する工程と、エアーギャップを形成するように実質的に全てのＳｉ１−ｘＧｅｘを除去するために、該Ｓｉ１−ｘＧｅｘ層を選択的にエッチングする工程と、ＣＶＤによってＳｉＯ２の層を堆積して、該第１のトレンチを充填する工程と、トレンチエッチングして、第２のトレンチを形成する工程と、残りの該Ｓｉ１−ｘＧｅｘ層を選択的にエッチングする工程と、ＣＶＤによってＳｉＯ２の第２の層を堆積して、該第２のトレンチを充填する工程であって、これにより、ソース、ドレインおよびチャネルを該基板から切り離す、工程と、現在の技術レベルのＣＭＯＳ製造技術によって構造を完成させる工程とを含む。
【図面の簡単な説明】
【００４１】
【図１】図１は、従来技術によるエアーギャップＳＯＮデバイスを示す図である。
【図２】図２は、従来技術によるエアーギャップＳＯＮデバイスを示す図である。
【図３】図３は、本発明の方法の実施における連続的な工程を示す図である。
【図４】図４は、本発明の方法の実施における連続的な工程を示す図である。
【図５】図５は、本発明の方法の実施における連続的な工程を示す図である。
【図６】図６は、本発明の方法の実施における連続的な工程を示す図である。
【図７】図７は、本発明の方法の実施における連続的な工程を示す図である。
【図８】図８は、本発明の方法の実施における連続的な工程を示す図である。
【図９】図９は、本発明の方法の実施における連続的な工程を示す図である。
【図１０】図１０は、本発明の方法の実施における連続的な工程を示す図である。
【図１１】図１１は、本発明の方法の実施における連続的な工程を示す図である。
【図１２】図１２は、本発明の方法の実施における連続的な工程を示す図である。
【図１３】図１３は、本発明の方法の実施における連続的な工程を示す図である。
【図１４】図１４は、本発明の方法の実施における連続的な工程を示す図である。
【符号の説明】
【００４２】
３０  シリコン基板
３４  上部シリコン層
３６  ゲート誘電層
３８  ポリシリコン
４６  エアーギャップ
５６  酸化物
５８  第２のポリシリコン層
【図１】
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【図２】
2005045258.tif 000004
【図３】
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【図４】
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【図５】
2005045258.tif 000007
【図６】
2005045258.tif 000008
【図７】
2005045258.tif 000009
【図８】
2005045258.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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