(57)【要約】【課題】メモリ用トランジスタのソース・ドレイン領域上に、所望のコンタクトサイズを有する導電性プラグを形成する。【解決手段】ＤＲＡＭ領域AreaDには、ソース領域７ａ及びドレイン領域７ｂ上にシリサイド膜が形成されていないメモリ用トランジスタが形成されている。一方、ロジック領域AreaLには、ソース・ドレイン領域６上にシリサイド膜１０が形成されたるロジック用トランジスタが形成されている。メモリ用トランジスタのソース領域７ａ、ドレイン領域７ｂ上には、シリサイド化防止保護膜８及び第１の層間絶縁膜１２を貫通するコンタクトホール１３内にポリシリコンプラグ１４ａ、１４ｂが形成されている。ロジック用トランジスタのソース・ドレイン領域６上のコバルトシリサイド膜１０上には、エッチング保護膜１１及び第１の層間絶縁膜１２を貫通するコンタクトホール内にＷプラグ２２が形成されている。【選択図】図１
2005167127.tif 000002
【特許請求の範囲】
【請求項１】
ソース・ドレイン領域上にシリサイド膜が形成されたロジック用トランジスタと、ソース・ドレイン領域上にシリサイド膜が形成されていないメモリ用トランジスタとを有する半導体記憶装置において、
前記メモリ用トランジスタのソース・ドレイン領域上に形成された第１の保護膜と、
前記ロジック用トランジスタのソース・ドレイン領域上の前記シリサイド膜上に形成された第２の保護膜と、
前記第１の保護膜及び前記第２の保護膜の上に形成された層間絶縁膜と、
前記メモリ用トランジスタのソース・ドレイン領域上に形成されている前記第１の保護膜及び前記層間絶縁膜を貫通して設けられた第１のコンタクトホールと、
前記第１のコンタクトホール内に形成された第１の導電性プラグと
を備えていることを特徴とする半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置において、
前記ロジック用トランジスタのソース・ドレイン領域上の前記シリサイド膜上に形成されている前記第２の保護膜及び前記層間絶縁膜を貫通して設けられた第２のコンタクトホールと、
前記第２のコンタクトホール内に形成され、前記シリサイド膜に接続する第２の導電性プラグを備えていることを特徴とする半導体記憶装置。
【請求項３】
請求項１又は２に記載の半導体記憶装置において、
前記第１の保護膜は、シリコン酸化膜であり、
前記第２の保護膜は、シリコン窒化膜であることを特徴とする半導体記憶装置。
【請求項４】
ソース・ドレイン領域上にシリサイド膜が形成されたロジック用トランジスタと、ソース・ドレイン領域上にシリサイド膜が形成されていないメモリ用トランジスタとを有する半導体記憶装置において、
前記ロジック用トランジスタのソース・ドレイン領域及び前記メモリトランジスタのソース・ドレイン領域の上に形成された第１の保護膜と
前記第１の保護膜上に形成された層間絶縁膜と、
前記メモリ用トランジスタのソース・ドレイン領域上に形成されている前記第１の保護膜及び前記層間絶縁膜を貫通して設けられた第１のコンタクトホールと、
前記第１のコンタクトホール内に形成された第１の導電性プラグと
を備えていることを特徴とする半導体記憶装置。
【請求項５】
請求項４に記載の半導体記憶装置において、
前記ロジック用トランジスタのソース・ドレイン領域上の前記シリサイド膜上に形成されている前記第１の保護膜及び前記層間絶縁膜を貫通して設けられた第２のコンタクトホールと、
前記第２のコンタクトホール内に形成された第２の導電性プラグを備えていることを特徴とする半導体記憶装置。
【請求項６】
請求項４又は５に記載の半導体記憶装置において、
前記ロジック用トランジスタのソース・ドレイン領域の前記シリサイド膜と前記層間絶縁膜との間には、第２の保護膜が形成されていることを特徴とする半導体記憶装置。
【請求項７】
ソース・ドレイン領域上にシリサイド膜が形成されたロジック用トランジスタと、ソース・ドレイン領域上にシリサイド膜が形成されていないメモリ用トランジスタとを有する半導体記憶装置の製造方法において、
前記メモリ用トランジスタのソース・ドレイン領域上に第１の保護膜を形成する工程（ａ）と、
前記工程（ａ）の後に、前記ロジック用トランジスタのソース・ドレイン領域上に選択的にシリサイド膜を形成する工程（ｂ）と、
前記工程（ｂ）の後に、前記ロジック用トランジスタのソース・ドレイン領域の前記シリサイド膜上に第２の保護膜を形成する工程（ｃ）と、
前記工程（ｃ）の後に、前記第１の保護膜及び前記第２の保護膜の上に層間絶縁膜を形成する工程（ｄ）と、
前記メモリ用トランジスタのソース・ドレイン領域上に形成されている前記第１の保護膜及び前記層間絶縁膜を貫通する第１のコンタクトホールを形成する工程（ｅ）と、
前記第１のコンタクトホール内に第１の導電性プラグを形成する工程（ｆ）と
を備えていることを特徴とする半導体記憶装置の製造方法。
【請求項８】
請求項７に記載の半導体記憶装置の製造方法において、
前記工程（ｆ）の後に、前記ロジック用トランジスタのソース・ドレイン領域の前記シリサイド膜上に形成されている前記第１の保護膜及び前記層間絶縁膜を貫通する第２のコンタクトホールを形成する工程と、
前記第２のコンタクトホール内に第２の導電性プラグを形成する工程とを有していることを特徴とする半導体記憶装置の製造方法。
【請求項９】
ソース・ドレイン領域上にシリサイド膜が形成されたロジック用トランジスタと、ソース・ドレイン領域上にシリサイド膜が形成されていないメモリ用トランジスタとを有する半導体記憶装置の製造方法において、
前記メモリ用トランジスタのソース・ドレイン領域上にシリサイド化防止保護膜を形成する工程（ａ）と、
前記工程（ａ）の後に、前記ロジック用トランジスタのソース・ドレイン領域上に選択的にシリサイド膜を形成する工程（ｂ）と、
前記工程（ｂ）の後に、前記シリサイド化防止保護膜を除去する工程（ｃ）と、
前記工程（ｃ）の後に、前記メモリ用トランジスタのソース・ドレイン領域及び前記ロジック用トランジスタのソース・ドレイン領域の前記シリサイド膜上に第１の保護膜を形成する工程（ｄ）と、
前記第１の保護膜上に層間絶縁膜を形成する工程（ｅ）と、
前記メモリ用トランジスタのソース・ドレイン領域上に形成されている前記第１の保護膜及び前記層間絶縁膜を貫通する第１のコンタクトホールを形成する工程（ｆ）と、
前記第１のコンタクトホール内に第１の導電性プラグを形成する工程（ｇ）と
を備えていることを特徴とする半導体記憶装置の製造方法。
【請求項１０】
請求項９に記載の半導体記憶装置の製造方法において、
前記工程（ｇ）の後に、前記ロジック用トランジスタのソース・ドレイン領域の前記シリサイド膜上に形成されている前記第１の保護膜及び前記層間絶縁膜を貫通する第２のコンタクトホールを形成する工程と、
前記第２のコンタクトホール内に第２の導電性プラグを形成する工程とを有していることを特徴とする半導体記憶装置の製造方法。
【請求項１１】
請求項９又は１０に記載の半導体記憶装置の製造方法において、
前記工程（ｃ）の後で前記工程（ｄ）の前に、前記ロジック用トランジスタのソース・ドレイン領域の前記シリサイド膜上に第２の保護膜を形成する工程を有し、
前記工程（ｄ）では、前記ロジック用トランジスタのソース・ドレイン領域の前記シリサイド膜上には、前記第２の保護膜を介して前記第１の保護膜を形成することを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及びの製造方法に関し、特にＤＲＡＭをロジックチップに混載する所謂ＤＲＡＭ混載ロジックＬＳＩに適用されるものである。
【背景技術】
【０００２】
近年、大容量のメモリー容量と高速のデータ転送速度を要求されるマルチメディア機器向けに、高性能ロジック回路にＤＲＡＭを混載したＤＲＡＭ混載プロセスが実用化されている。
【０００３】
このＤＲＡＭ混載プロセスでは、基板表面にキャパシタ電極を三次元的に積み上げるスタック型のメモリセルでは、一般にメモリセル領域のソース・ドレイン領域（シリコン基板）及びゲート電極表面はシリサイド化しないため、シリサイド化を防止するシリサイド化防止保護膜を形成している（例えば、特許文献１）。
【０００４】
また、ロジック部分の集積度を上げるために拡散層に対してボーダーレスコンタクトを形成するためにいわゆるエッチング保護膜を形成して、ロジック部コンタクト開口時のエッチングによる素子分離領域の過剰エッチングを防止するプロセスが採用されている。
【０００５】
図７（ａ）〜図７（ｄ）は、従来のＤＲＡＭを混載した半導体記憶装置の製造工程を示す断面図である。図７において、左側の領域にＤＲＡＭ回路を形成するＤＲＡＭ領域AreaDを示し、右側の領域にロジック回路を形成するロジック領域AreaLを示している。
【０００６】
まず、図７（ａ）に示す工程で、Ｐ型の半導体基板（シリコン基板）１０１にトレンチ型の素子分離領域１０２を形成した後、素子分離領域１０２によって囲まれた半導体基板からなる活性領域上に、ゲート絶縁膜１０３及びゲート電極１０４を順次形成する。その後、ゲート電極１０４の側面上に絶縁性のサイドウォール１０５を形成する。そして、ロジック領域AreaLには、ゲート電極１０４の側方下の半導体基板１０１にロジック用トランジスタのｎ型のソース・ドレイン領域１０６を形成する。また、ＤＲＡＭ領域AreaDには、ゲート電極１０４の側方下の半導体基板１０１にメモリ用トランジスタのｎ型ソース・ドレイン領域１０７を形成する。その後、基板上の全面にシリサイド化防止用保護膜１０８Ａを形成した後、シリサイド化防止用保護膜１０８Ａ上に、ＤＲＡＭ領域AreaDを覆い、ロジック領域AreaLに開口を有するレジスト１０９を形成する。
【０００７】
次に、図７（ｂ）に示す工程で、レジスト１０９をマスクにして、ロジック領域AreaLのシリサイド化防止用保護膜１０８Ａを除去して、ロジック領域AreaLのゲート電極１０４及びソース・ドレイン領域１０６の表面を露出させる。これにより、ＤＲＡＭ領域AreaDを覆うシリサイド化防止保護膜１０８が形成される。その後、露出しているシリコン上に選択的にシリサイド膜を形成する、いわゆるサリサイド技術を用いて、ロジック領域AreaLのゲート電極１０４上及びソース・ドレイン領域１０６上にシリサイド膜１１０を選択的に形成する。このとき、ＤＲＡＭ領域AreaDのゲート電極１０４上及びソース・ドレイン領域１０７上には、シリサイド化防止保護膜１０８が形成されているため、シリサイド膜は形成されない。
【０００８】
次に、図７（ｃ）に示す工程で、基板上に層間絶縁膜をエッチングする際のエッチングストッパーとなるエッチング保護膜１１１を形成する。
【０００９】
次に、図７（ｄ）に示す工程で、エッチング保護膜１１１上に層間絶縁膜１１２を形成した後、ＤＲＡＭ領域AreaDに、層間絶縁膜１１２、エッチング保護膜１１１及びシリサイド化防止保護膜１０８を貫通し、ソース・ドレイン領域１０７に到達するコンタクトホール１１３を形成する。その後、コンタクトホール１１３内にポリシリコンを埋め込んで、ソース・ドレイン領域１０７に接続するプラグ１１４を形成する。
【００１０】
その後、層間絶縁膜１１２上にキャパシタ素子、配線等を形成することにより、ＤＲＡＭを混載した半導体記憶装置を形成する。
【特許文献１】特開２００２−１００６１２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、上記のような従来の半導体記憶装置の製造方法では、メモリ用トランジスタのコンタクト形成において下記のような不具合があった。
【００１２】
図７（ｄ）に示すように、メモリ用トランジスタのソース・ドレイン領域１０７に到達するコンタクトホール１１３は、層間絶縁膜１１２、エッチング保護膜１１１及びシリサイド化防止保護膜１０８を貫通して形成する。このとき、所望のコンタクトサイズで、確実にコンタクトホール１１３を形成することが困難になってきている。これは、図７（ｃ）に示すように、ＤＲＡＭ領域AreaDに形成されている隣接するゲート電極１０４の間隔が狭く、ゲート電極１０４の間がシリサイド化防止保護膜１０８及びエッチング保護膜１１１によって埋め込まれる。このため、ソース・ドレイン領域１０７上のシリサイド化防止保護膜１０８及びエッチング保護膜１１１の膜厚が堆積膜厚よりも厚くなるため、コンタクトホール１１３を形成する際に、ソース・ドレイン領域１０７上のシリサイド化防止保護膜１０８及びエッチング保護膜１１１の膜厚に応じてエッチング条件やエッチング時間を変える必要があるため、コンタクトホールのエッチング制御が難しいという課題がある。この課題は、半導体素子の微細化が進むにつれて一層顕著になり、コンタクト面積の確保がメモリセル面積の縮小化を制限してしまうことになってくる。
【００１３】
本発明の目的は、メモリ用トランジスタのソース・ドレイン領域上に、所望のコンタクトサイズを有する導電性プラグを形成することができる半導体記憶装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１４】
本発明の第１の半導体記憶装置は、ソース・ドレイン領域上にシリサイド膜が形成されたロジック用トランジスタと、ソース・ドレイン領域上にシリサイド膜が形成されていないメモリ用トランジスタとを有する半導体記憶装置において、メモリ用トランジスタのソース・ドレイン領域上に形成された第１の保護膜と、ロジック用トランジスタのソース・ドレイン領域上のシリサイド膜上に形成された第２の保護膜と、第１の保護膜及び第２の保護膜の上に形成された層間絶縁膜と、メモリ用トランジスタのソース・ドレイン領域上に形成されている第１の保護膜及び層間絶縁膜を貫通して設けられた第１のコンタクトホールと、第１のコンタクトホール内に形成された第１の導電性プラグとを備えていることを特徴とする。
【００１５】
上記第１の半導体記憶装置において、ロジック用トランジスタのソース・ドレイン領域上のシリサイド膜上に形成されている第２の保護膜及び層間絶縁膜を貫通して設けられた第２のコンタクトホールと、第２のコンタクトホール内に形成され、シリサイド膜に接続する第２の導電性プラグを備えていることを特徴とする。
【００１６】
上記第１の半導体記憶装置において、第１の保護膜は、シリコン酸化膜であり、第２の保護膜は、シリコン窒化膜であることを特徴とする。
【００１７】
本発明の第２の半導体記憶装置は、ソース・ドレイン領域上にシリサイド膜が形成されたロジック用トランジスタと、ソース・ドレイン領域上にシリサイド膜が形成されていないメモリ用トランジスタとを有する半導体記憶装置において、ロジック用トランジスタのソース・ドレイン領域及びメモリトランジスタのソース・ドレイン領域の上に形成された第１の保護膜と第１の保護膜上に形成された層間絶縁膜と、メモリ用トランジスタのソース・ドレイン領域上に形成されている第１の保護膜及び層間絶縁膜を貫通して設けられた第１のコンタクトホールと、第１のコンタクトホール内に形成された第１の導電性プラグとを備えていることを特徴とする。
【００１８】
上記第２の半導体記憶装置において、ロジック用トランジスタのソース・ドレイン領域上のシリサイド膜上に形成されている第１の保護膜及び層間絶縁膜を貫通して設けられた第２のコンタクトホールと、第２のコンタクトホール内に形成された第２の導電性プラグを備えていることを特徴とする。
【００１９】
上記第２の半導体記憶装置において、ロジック用トランジスタのソース・ドレイン領域のシリサイド膜と層間絶縁膜との間には、第２の保護膜が形成されていることを特徴とする。
【００２０】
本発明の第１の半導体記憶装置の製造方法は、ソース・ドレイン領域上にシリサイド膜が形成されたロジック用トランジスタと、ソース・ドレイン領域上にシリサイド膜が形成されていないメモリ用トランジスタとを有する半導体記憶装置の製造方法において、メモリ用トランジスタのソース・ドレイン領域上に第１の保護膜を形成する工程（ａ）と、工程（ａ）の後に、ロジック用トランジスタのソース・ドレイン領域上に選択的にシリサイド膜を形成する工程（ｂ）と、工程（ｂ）の後に、ロジック用トランジスタのソース・ドレイン領域のシリサイド膜上に第２の保護膜を形成する工程（ｃ）と、工程（ｃ）の後に、第１の保護膜及び第２の保護膜の上に層間絶縁膜を形成する工程（ｄ）と、メモリ用トランジスタのソース・ドレイン領域上に形成されている第１の保護膜及び層間絶縁膜を貫通する第１のコンタクトホールを形成する工程（ｅ）と、第１のコンタクトホール内に第１の導電性プラグを形成する工程（ｆ）とを備えていることを特徴とする。
【００２１】
上記第１の半導体記憶装置の製造方法において、工程（ｆ）の後に、ロジック用トランジスタのソース・ドレイン領域のシリサイド膜上に形成されている第１の保護膜及び前記層間絶縁膜を貫通する第２のコンタクトホールを形成する工程と、第２のコンタクトホール内に第２の導電性プラグを形成する工程とを有していることを特徴とする。
【００２２】
本発明の第２の半導体記憶装置の製造方法は、ソース・ドレイン領域上にシリサイド膜が形成されたロジック用トランジスタと、ソース・ドレイン領域上にシリサイド膜が形成されていないメモリ用トランジスタとを有する半導体記憶装置の製造方法において、メモリ用トランジスタのソース・ドレイン領域上にシリサイド化防止保護膜を形成する工程（ａ）と、工程（ａ）の後に、ロジック用トランジスタのソース・ドレイン領域上に選択的にシリサイド膜を形成する工程（ｂ）と、工程（ｂ）の後に、シリサイド化防止保護膜を除去する工程（ｃ）と、工程（ｃ）の後に、メモリ用トランジスタのソース・ドレイン領域及びロジック用トランジスタのソース・ドレイン領域のシリサイド膜上に第１の保護膜を形成する工程（ｄ）と、第１の保護膜上に層間絶縁膜を形成する工程（ｅ）と、メモリ用トランジスタのソース・ドレイン領域上に形成されている第１の保護膜及び層間絶縁膜を貫通する第１のコンタクトホールを形成する工程（ｆ）と、第１のコンタクトホール内に第１の導電性プラグを形成する工程（ｇ）とを備えていることを特徴とする半導体記憶装置の製造方法。
【００２３】
上記第２の半導体記憶装置の製造方法において、工程（ｇ）の後に、ロジック用トランジスタのソース・ドレイン領域のシリサイド膜上に形成されている第１の保護膜及び層間絶縁膜を貫通する第２のコンタクトホールを形成する工程と、第２のコンタクトホール内に第２の導電性プラグを形成する工程とを有していることを特徴とする。
【００２４】
上記第２の半導体記憶装置の製造方法において、工程（ｃ）の後で工程（ｄ）の前に、ロジック用トランジスタのソース・ドレイン領域のシリサイド膜上に第２の保護膜を形成する工程を有し、工程（ｄ）では、ロジック用トランジスタのソース・ドレイン領域のシリサイド膜上には、第２の保護膜を介して第１の保護膜を形成することを特徴とする。
【発明の効果】
【００２５】
本発明の半導体記憶装置及びその製造方法によれば、メモリ用トランジスタのソース・ドレイン領域上には、第１の保護膜及び層間絶縁膜が形成された構成となるため、所望のホールサイズを有する第１のコンタクトホールを容易に形成することが可能となり、所望のコンタクトサイズを有する第１の導電性プラグを形成することができる。
【発明を実施するための最良の形態】
【００２６】
（第１の実施形態）
以下、本発明の第１の実施形態について、図面を参照しながら説明する。
【００２７】
図１は、本発明の第１の実施形態に係る半導体記憶装置を示す断面図であり、左側の領域にＤＲＡＭ回路を形成するＤＲＡＭ領域AreaDを示し、右側の領域にロジック回路を形成するロジック領域AreaLを示している。なお、本実施形態では、ＤＲＡＭ回路のメモリ用トランジスタ及びロジック回路のロジック用トランジスタとして、ｎ型ＭＩＳトランジスタを用いて説明する。
【００２８】
この第１の実施形態に係る半導体記憶装置において、ＤＲＡＭ領域AreaDには、Ｐ型の半導体基板１に形成されたトレンチ型の素子分離領域２と、素子分離領域２によって囲まれた半導体基板１からなる活性領域上に形成されたゲート絶縁膜３と、ゲート絶縁膜３上に形成されたゲート電極４と、ゲート電極４の側面上に形成された絶縁性のサイドウォール５と、ゲート電極４の側方下に位置する半導体基板１に形成されたソース領域７ａ及びドレイン領域７ｂと、ゲート電極４及びソース領域７ａ、ドレイン領域７ｂ上を覆うようにＤＲＡＭ領域AreaDの基板上に形成されたシリサイド化防止保護膜８と、シリサイド化防止保護膜８上に形成された第１の層間絶縁膜１２と、第１の層間絶縁膜１２及びシリサイド化防止保護膜８を貫通して形成されたソース領域７ａ及びドレイン領域７ｂに到達するコンタクトホール１３と、コンタクトホール１３内に埋め込まれたポリシリコンプラグ１４ａ、１４ｂと、第１の層間絶縁膜１２上に形成された第２の層間絶縁膜１５と、第２の層間絶縁膜１５を貫通しポリシリコンプラグ１４ａに到達するように形成された凹部内に形成された凹部状の下部電極１６と容量絶縁膜１７と上部電極１８からなるキャパシタ２４と、第２の層間絶縁膜１５上に形成された第３の層間絶縁膜１９と、第２の層間絶縁膜１５及び第３の層間絶縁膜１９を貫通しポリシリコンプラグ１４ｂに接続されたタングステン（Ｗ）プラグ２０と、第３の層間絶縁膜１９上にＷプラグ２０に接続するように形成された金属配線層からなるビット配線２１とが設けられている。
【００２９】
一方、ロジック領域AreaLには、Ｐ型の半導体基板１に形成されたトレンチ型の素子分離領域２と、素子分離領域２によって囲まれた半導体基板１からなる活性領域上に形成されたゲート絶縁膜３と、ゲート絶縁膜３上に形成されたゲート電極４と、ゲート電極４の側面上に形成された絶縁性のサイドウォール５と、ゲート電極４の側方下に位置する半導体基板１に形成されたソース・ドレイン領域６と、ゲート電極４上及びソース・ドレイン領域６上に形成されたコバルトシリサイド膜１０と、コバルトシリサイド膜１０が形成されたロジック領域AreaLの基板上に形成されたエッチング保護膜１１と、エッチング保護膜１１上に形成された第１の層間絶縁膜１２と、第１の層間絶縁膜１２上に形成された第２の層間絶縁膜１５と、第２の層間絶縁膜１５上に形成された第３の層間絶縁膜１９と、第１の層間絶縁膜１２、第２の層間絶縁膜１５及び第３の層間絶縁膜１９を貫通しコバルトシリサイド膜１０に接続されたタングステン（Ｗ）プラグ２２と、第３の層間絶縁膜１９上にＷプラグ２２に接続するように形成された金属配線２３とが設けられている。
【００３０】
以下、本発明の第１の実施形態に係る半導体記憶装置の製造方法について、図２及び図３を参照しながら説明する。
【００３１】
図２（ａ）〜（ｃ）及び図３（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体記憶装置の製造工程を示す断面図である。図面において、左側の領域にＤＲＡＭ回路を形成するＤＲＡＭ領域AreaDを示し、右側の領域にロジック回路を形成するロジック領域AreaLを示している。なお、本実施形態では、ＤＲＡＭ回路のメモリ用トランジスタ及びロジック回路のロジック用トランジスタとして、ｎ型ＭＩＳトランジスタを用いて説明する。
【００３２】
まず、図２（ａ）に示す工程で、周知の技術を用いて、Ｐ型の半導体基板１に形成されたトレンチ型の素子分離領域２と、素子分離領域２によって囲まれた半導体基板１からなる活性領域上に形成されたゲート絶縁膜３と、ゲート絶縁膜３上に形成されたゲート電極４と、ゲート電極４の側面上に形成された絶縁性のサイドウォール５と、ロジック領域AreaLのゲート電極４の側方下に位置する半導体基板１に形成されたソース・ドレイン領域６と、ＤＲＡＭ領域AreaDのゲート電極４の側方下に位置する半導体基板１に形成されたソース領域７ａ及びドレイン領域７ｂとを形成する。その後、基板上に、ＤＲＡＭ領域AreaDのゲート電極４及びソース領域７ａ、ドレイン領域７ｂ上にシリサイド膜が形成されないようにするためのシリコン酸化膜からなる厚さ５０ｎｍのシリサイド化防止用保護膜８Ａを形成する。その後、シリサイド化防止用保護膜８Ａ上に、ＤＲＡＭ領域AreaDを覆い、ロジック領域AreaLに開口を有するレジスト９を形成する。
【００３３】
次に、図２（ｂ）に示す工程で、レジスト９をマスクにして、ロジック領域AreaLのシリサイド化防止用保護膜８Ａを除去して、ロジック領域AreaLのゲート電極４及びソース・ドレイン領域６の表面を露出させる。これにより、ＤＲＡＭ領域AreaDを覆うシリサイド化防止保護膜８が形成される。その後、レジスト９を除去した後、露出しているシリコン上に選択的にシリサイド膜を形成する、いわゆるサリサイド技術を用いて、ロジック領域AreaLのゲート電極４上及びソース・ドレイン領域６上にコバルトシリサイド膜１０を選択的に形成する。このとき、ＤＲＡＭ領域AreaDのゲート電極４上及びソース領域７ａ、ドレイン領域７ｂ上には、シリサイド化防止保護膜８が形成されているため、シリサイド膜は形成されない。
【００３４】
次に、図２（ｃ）に示す工程で、基板上の全面に、ロジック領域AreaLの層間絶縁膜にコンタクトホール形成する際のエッチングストッパーとなるシリコン窒化膜からなる厚さ３０ｎｍのエッチング用保護膜１１Ａを形成する。その後、エッチング用保護膜１１Ａ上に、ロジック領域AreaLを覆い、ＤＲＡＭ領域AreaDに開口を有するレジスト２５を形成する。
【００３５】
次に、図３（ａ）に示す工程で、レジスト２５をマスクにして、ＤＲＡＭ領域AreaDのエッチング用保護膜１１Ａを除去して、ロジック領域AreaLを覆うエッチング保護膜１１を形成する。このとき、エッチング保護膜１１の端部がシリサイド化防止保護膜８上にオーバーラップするように形成してもよい。その後、レジスト２５を除去した後、基板上に、ＣＭＰ等によって表面が平坦化されたＢＰＳＧ膜から第１の層間絶縁膜１２を形成する。
【００３６】
次に、図３（ｂ）に示す工程で、第１の層間絶縁膜１２及びシリサイド化防止保護膜８を貫通し、ソース領域７ａ及びドレイン領域７ｂに到達するコンタクトホール１３を形成する。その後、コンタクトホール１３内にポリシリコンを埋め込んで、ソース領域７ａ及びドレイン領域７ｂに接続するポリシリコンプラグ１４ａ、１４ｂを形成する。
【００３７】
次に、図３（ｃ）に示す工程で、基板上に、第２の層間絶縁膜１５と、下部電極１６と容量絶縁膜１７と上部電極１８からなるキャパシタ２４と、Ｗプラグ２０と、ビット配線２１と、Ｗプラグ２２と、金属配線２３とを形成することによって、シリサイド膜が形成されていないメモリ用トランジスタを有するＤＲＡＭ回路とゲート電極及びソース・ドレイン領域上にシリサイド膜が形成されたロジック用トランジスタを有するロジック回路が混載された半導体記憶装置を作製することができる。このとき、ロジック領域AreaLのソース・ドレイン領域６上のコバルトシリサイド膜１０に到達するＷプラグ２２は、エッチング保護膜１１をエッチングストッパーにして、第１の層間絶縁膜１２、第２の層間絶縁膜１５及び第３の層間絶縁膜１９を貫通するコンタクトホールを形成した後、コンタクトホール内のエッチング保護膜１１を除去し、その後タングステンをコンタクトホール内に埋め込むことによって形成する。
【００３８】
この第１の実施形態によると、ＤＲＡＭ領域AreaDに形成されたエッチング保護膜１１は除去するので、ＤＲＡＭ領域AreaDのソース領域７ａ及びドレイン領域７ｂ上には、シリサイド化防止保護膜８及び第１の層間絶縁膜１２が形成された構成となる。これにより、第１の層間絶縁膜１２を貫通しソース領域７ａ及びドレイン領域７ｂに到達するコンタクトホール１３を形成する際、第１の層間絶縁膜１２の下には、エッチング保護膜１１はなく、シリサイド化防止保護膜８が形成されているだけなので、容易に所望のホールサイズで形成することができる。従って、このコンタクトホール１３内にポリシリコンを埋め込むことにより、ソース領域７ａ及びドレイン領域７ｂに確実に接続する、所望のコンタクトサイズを有するポリシリコンプラグ１４ａ、１４ｂを形成することができる。
【００３９】
（第２の実施形態）
以下、本発明の第２の実施形態について、図面を参照しながら説明する。
【００４０】
図４は、本発明の第２の実施形態に係る半導体記憶装置を示す断面図であり、左側の領域にＤＲＡＭ回路を形成するＤＲＡＭ領域AreaDを示し、右側の領域にロジック回路を形成するロジック領域AreaLを示している。なお、本実施形態では、ＤＲＡＭ回路のメモリ用トランジスタ及びロジック回路のロジック用トランジスタとして、ｎ型ＭＩＳトランジスタを用いて説明する。
【００４１】
この第１の実施形態に係る半導体記憶装置において、ＤＲＡＭ領域AreaDには、Ｐ型の半導体基板１に形成されたトレンチ型の素子分離領域２と、素子分離領域２によって囲まれた半導体基板１からなる活性領域上に形成されたゲート絶縁膜３と、ゲート絶縁膜３上に形成されたゲート電極４と、ゲート電極４の側面上に形成された絶縁性のサイドウォール５と、ゲート電極４の側方下に位置する半導体基板１に形成されたソース領域７ａ及びドレイン領域７ｂと、ゲート電極４及びソース領域７ａ、ドレイン領域７ｂ上を覆うようにＤＲＡＭ領域AreaDの基板上に形成されたエッチング保護膜２７と、エッチング保護膜２７上に形成された第１の層間絶縁膜１２と、第１の層間絶縁膜１２及びエッチング保護膜２７を貫通して形成されたソース領域７ａ及びドレイン領域７ｂに到達するコンタクトホール１３と、コンタクトホール１３内に埋め込まれたポリシリコンプラグ１４ａ、１４ｂと、第１の層間絶縁膜１２上に形成された第２の層間絶縁膜１５と、第２の層間絶縁膜１５を貫通しポリシリコンプラグ１４ａに到達するように形成された凹部内に形成された凹部状の下部電極１６と容量絶縁膜１７と上部電極１８からなるキャパシタ２４と、第２の層間絶縁膜１５上に形成された第３の層間絶縁膜１９と、第２の層間絶縁膜１５及び第３の層間絶縁膜１９を貫通しポリシリコンプラグ１４ｂに接続されたタングステン（Ｗ）プラグ２０と、第３の層間絶縁膜１９上にＷプラグ２０に接続するように形成された金属配線層からなるビット配線２１とが設けられている。
【００４２】
一方、ロジック領域AreaLには、Ｐ型の半導体基板１に形成されたトレンチ型の素子分離領域２と、素子分離領域２によって囲まれた半導体基板１からなる活性領域上に形成されたゲート絶縁膜３と、ゲート絶縁膜３上に形成されたゲート電極４と、ゲート電極４の側面上に形成された絶縁性のサイドウォール５と、ゲート電極４の側方下に位置する半導体基板１に形成されたソース・ドレイン領域６と、ゲート電極４上及びソース・ドレイン領域６上に形成されたコバルトシリサイド膜１０と、コバルトシリサイド膜１０が形成されたロジック領域AreaLの基板上に形成された下地絶縁膜２６と、下地絶縁膜２６上に形成されたエッチング保護膜２７と、エッチング保護膜２７上に形成された第１の層間絶縁膜１２と、第１の層間絶縁膜１２上に形成された第２の層間絶縁膜１５と、第２の層間絶縁膜１５上に形成された第３の層間絶縁膜１９と、下地絶縁膜２６、第１の層間絶縁膜１２、第２の層間絶縁膜１５及び第３の層間絶縁膜１９を貫通しコバルトシリサイド膜１０に接続されたタングステン（Ｗ）プラグ２２と、第３の層間絶縁膜１９上にＷプラグ２２に接続するように形成された金属配線２３とが設けられている。
【００４３】
以下、本発明の第２の実施形態に係る半導体記憶装置の製造方法について、図５及び図６を参照しながら説明する。
【００４４】
図５（ａ）〜（ｃ）及び図６（ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導体記憶装置の製造工程を示す断面図である。図面において、左側の領域にＤＲＡＭ回路を形成するＤＲＡＭ領域AreaDを示し、右側の領域にロジック回路を形成するロジック領域AreaLを示している。なお、本実施形態では、ＤＲＡＭ回路のメモリ用トランジスタ及びロジック回路のロジック用トランジスタとして、ｎ型ＭＩＳトランジスタを用いて説明する。
【００４５】
まず、図５（ａ）に示す工程で、周知の技術を用いて、Ｐ型の半導体基板１に形成されたトレンチ型の素子分離領域２と、素子分離領域２によって囲まれた半導体基板１からなる活性領域上に形成されたゲート絶縁膜３と、ゲート絶縁膜３上に形成されたゲート電極４と、ゲート電極４の側面上に形成された絶縁性のサイドウォール５と、ロジック領域AreaLのゲート電極４の側方下に位置する半導体基板１に形成されたソース・ドレイン領域６と、ＤＲＡＭ領域AreaDのゲート電極４の側方下に位置する半導体基板１に形成されたソース領域７ａ及びドレイン領域７ｂとを形成する。その後、基板上に、ＤＲＡＭ領域AreaDのゲート電極４及びソース領域７ａ、ドレイン領域７ｂ上にシリサイド膜が形成されないようにするためのシリコン酸化膜（ＮＳＧ膜）からなる厚さ５０ｎｍのシリサイド化防止用保護膜８Ａを形成する。その後、シリサイド化防止用保護膜８Ａ上に、ＤＲＡＭ領域AreaDを覆い、ロジック領域AreaLに開口を有するレジスト９を形成する。
【００４６】
次に、図５（ｂ）に示す工程で、レジスト９をマスクにして、ロジック領域AreaLのシリサイド化防止用保護膜８Ａを除去して、ロジック領域AreaLのゲート電極４及びソース・ドレイン領域６の表面を露出させる。これにより、ＤＲＡＭ領域AreaDを覆うシリサイド化防止保護膜８が形成される。その後、レジスト９を除去した後、露出しているシリコン上に選択的にシリサイド膜を形成する、いわゆるサリサイド技術を用いて、ロジック領域AreaLのゲート電極４上及びソース・ドレイン領域６上にコバルトシリサイド膜１０を選択的に形成する。このとき、ＤＲＡＭ領域AreaDのゲート電極４上及びソース領域７ａ、ドレイン領域７ｂ上には、シリサイド化防止保護膜８が形成されているため、シリサイド膜は形成されない。その後、基板上の全面に、不純物を含まないシリコン酸化膜からなる厚さ１０ｎｍの下地用絶縁膜２６Ａを形成する。
【００４７】
次に、図５（ｃ）に示す工程で、下地用絶縁膜２６Ａ上に、ロジック領域AreaLを覆い、ＤＲＡＭ領域AreaDに開口を有するレジスト２８を形成する。その後、レジスト２８をマスクにして、ＤＲＡＭ領域AreaDの下地用絶縁膜２６Ａを除去して、ロジック領域AreaLを覆う下地絶縁膜２６を形成する。続けて、レジスト２８をマスクにして、ＤＲＡＭ領域AreaDに形成されているシリサイド化防止保護膜８を除去する。なお、下地絶縁膜２６は、後工程でシリコン窒化膜を形成する際に、ＤＲＡＭ領域AreaDのシリコン基板表面へのコバルトシリサイド膜１０からのＣｏ汚染を防止するためのものであり、Ｃｏ汚染がなければ必ずしも必要はない。
【００４８】
次に、図６（ａ）に示す工程で、レジスト２８を除去した後、基板上の全面に、ロジック領域AreaLの層間絶縁膜にコンタクトホールを形成する際のエッチングストッパーとなるシリコン窒化膜からなる厚さ３０ｎｍのエッチング保護膜２７を形成する。
【００４９】
次に、図６（ｂ）に示す工程で、第１の層間絶縁膜１２及びエッチング保護膜２７を貫通し、ソース領域７ａ及びドレイン領域７ｂに到達するコンタクトホール１３を形成する。その後、コンタクトホール１３内にポリシリコンを埋め込んで、ソース領域７ａ及びドレイン領域７ｂに接続するポリシリコンプラグ１４ａ、１４ｂを形成する。
【００５０】
次に、図６（ｃ）に示す工程で、基板上に、第２の層間絶縁膜１５と、下部電極１６と容量絶縁膜１７と上部電極１８からなるキャパシタ２４と、Ｗプラグ２０と、ビット配線２１と、Ｗプラグ２２と、金属配線２３とを形成することによって、シリサイド膜が形成されていないメモリ用トランジスタを有するＤＲＡＭ回路とゲート電極及びソース・ドレイン領域上にシリサイド膜が形成されたロジック用トランジスタを有するロジック回路が混載された半導体記憶装置を作製することができる。このとき、ロジック領域AreaLのソース・ドレイン領域６上のコバルトシリサイド膜１０に到達するＷプラグ２２は、エッチング保護膜２７をエッチングストッパーにして、第１の層間絶縁膜１２、第２の層間絶縁膜１５及び第３の層間絶縁膜１９を貫通するコンタクトホールを形成した後、コンタクトホール内のエッチング保護膜２７及び下地絶縁膜２６を除去し、その後タングステンをコンタクトホール内に埋め込むことによって形成する。
【００５１】
この第２の実施形態によると、ロジック領域AreaLのソース・ドレイン領域６及びゲート電極４上にコバルトシリサイド膜１０を形成する際に、ＤＲＡＭ領域AreaDのソース領域７ａ、ドレイン領域７ｂ及びゲート電極４上にシリサイド膜を形成しないために用いたシリサイド化防止保護膜８を除去した後、エッチング保護膜２７及び第１の層間絶縁膜１２を形成する。これにより、第１の層間絶縁膜１２を貫通しソース領域７ａ及びドレイン領域７ｂに到達するコンタクトホール１３を形成する際、第１の層間絶縁膜１２の下には、シリサイド化防止保護膜８はなく、エッチング保護膜２７が形成されているだけなので、容易に所望のホールサイズで形成することができる。従って、このコンタクトホール１３内にポリシリコンを埋め込むことにより、ソース領域７ａ及びドレイン領域７ｂに確実に接続する、所望のコンタクトサイズを有するポリシリコンプラグ１４ａ、１４ｂを形成することができる。
【産業上の利用可能性】
【００５２】
以上説明したように、シリサイド膜が形成されていないメモリ用トランジスタを有するＤＲＡＭ回路とゲート電極及びソース・ドレイン領域上にシリサイド膜が形成されたロジック用トランジスタを有するロジック回路が混載された半導体記憶装置等に有用である。
【図面の簡単な説明】
【００５３】
【図１】本発明の第１の実施形態に係る半導体記憶装置を示す断面図
【図２】（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体記憶装置の製造工程を示す断面図
【図３】（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体記憶装置の製造工程を示す断面図
【図４】本発明の第２の実施形態に係る半導体記憶装置を示す断面図
【図５】（ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導体記憶装置の製造工程を示す断面図
【図６】（ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導体記憶装置の製造工程を示す断面図
【図７】（ａ）〜（ｄ）は、従来の半導体記憶装置の製造工程を示す断面図
【符号の説明】
【００５４】
１  半導体基板
２  素子分離領域
３  ゲート絶縁膜
４  ゲート電極
５  サイドウォール
６  ソース・ドレイン領域
７ａ  ソース領域
７ｂ  ドレイン領域
８  シリサイド化防止保護膜
８Ａ  シリサイド化防止用保護膜
９  レジスト
１０  コバルトシリサイド膜
１１  エッチング保護膜
１２  第１の層間絶縁膜
１３  コンタクトホール
１４ａ、１４ｂ  ポリシリコンプラグ
１５  第２の層間絶縁膜
１６  下部電極
１７  容量絶縁膜
１８  上部電極
１９  第３の層間絶縁膜
２０  タングステンプラグ
２１  ビット配線
２２  タングステンプラグ
２３  金属配線
２４  キャパシタ
２５  レジスト
２６  下地絶縁膜
２６Ａ  下地用絶縁膜
２７  エッチング保護膜
２８  レジスト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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