(57)【要約】【課題】従来の構成のスイッチ回路では、寄生ダイオードが構成されるため、スイッチ回路の入出力端子に、電源電位より寄生ダイオードのフォワード電圧分高い電圧、あるいは、ＧＮＤ電位より寄生ダイオードのフォワード電圧分低い電圧が印加されると、寄生ダイオードがオンとなり、スイッチ回路としての機能が損なわれるという問題を生じる。【解決手段】バックゲートとソースを電気的に共通にした第１のＮｃｈＭＯＳと第２のＮｃｈＭＯＳを、バックゲートとソースが電気的に共通となるように逆直列接続して構成した第１のスイッチ回路と、バックゲートとソースを電気的に共通にした第１のＰｃｈＭＯＳと第２のＰｃｈＭＯＳを、バックゲートとソースが電気的に共通となるように逆直列接続して構成した第２のスイッチ回路とを並列接続した構成としたため、寄生ダイオードの影響を受けず、スイッチ回路としての機能を保つことが可能である。【選択図】図１
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【特許請求の範囲】
【請求項１】
バックゲートとソースを電気的に共通にした第１のＮｃｈＭＯＳと第２のＮｃｈＭＯＳを、バックゲートとソースが電気的に共通となるように逆直列接続して構成した第１のスイッチ回路と、バックゲートとソースを電気的に共通にした第１のＰｃｈＭＯＳと第２のＰｃｈＭＯＳを、バックゲートとソースが電気的に共通となるように逆直列接続して構成した第２のスイッチ回路とを並列接続して構成したスイッチ回路。
【請求項２】
電気的に分離し、且つバックゲートとソースを電気的に共通にした第１のＮｃｈＭＯＳと第２のＮｃｈＭＯＳを、バックゲートとソースが電気的に共通となるように逆直列接続して構成した第１のスイッチ回路と、電気的に分離し、且つバックゲートとソースを電気的に共通にした第１のＰｃｈＭＯＳと第２のＰｃｈＭＯＳを、バックゲートとソースが電気的に共通となるように逆直列接続して構成した第２のスイッチ回路とを並列接続して構成したスイッチ回路。
【請求項３】
モノリシックな半導体装置にて、電気的に分離し、且つバックゲートとソースを電気的に共通にした第１のＮｃｈＭＯＳと第２のＮｃｈＭＯＳを、バックゲートとソースが電気的に共通となるように逆直列接続して構成した第１のスイッチ回路と、電気的に分離し、且つバックゲートとソースを電気的に共通にした第１のＰｃｈＭＯＳと第２のＰｃｈＭＯＳを、バックゲートとソースが電気的に共通となるように逆直列接続して構成した第２のスイッチ回路とを並列接続して構成したスイッチ回路。
【請求項４】
ＰＮ接合分離を使用する半導体プロセスを用い、電気的に分離し、且つバックゲートとソースを電気的に共通にした第１のＮｃｈＭＯＳと第２のＮｃｈＭＯＳを、バックゲートとソースが電気的に共通となるように逆直列接続して構成した第１のスイッチ回路と、電気的に分離し、且つバックゲートとソースを電気的に共通にした第１のＰｃｈＭＯＳと第２のＰｃｈＭＯＳを、バックゲートとソースが電気的に共通となるように逆直列接続して構成した第２のスイッチ回路とを並列接続して構成したスイッチ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子によるスイッチ回路に関するものである。
【背景技術】
【０００２】
半導体素子によるスイッチ回路は、集積回路において、アンプゲインの切替えその他に広く用いられている。
【０００３】
従来例におけるスイッチ回路について、図３及び図４を用いて詳細に説明する。図３は従来例におけるスイッチ回路の構成図であり、図４はその素子断面であり、素子構造を簡単に示した図である。
【０００４】
図３の構成において、１は第１のＰｃｈＭＯＳ、２は第１のＮｃｈＭＯＳであり、１と２でスイッチ回路を構成する。３ａはスイッチ回路の第１の入出力端子、３ｂはスイッチ回路の第２の入出力端子である。４は電位を電源にとった第１のＰｃｈＭＯＳのバックゲート端子、５は電位をＧＮＤにとった第１のＮｃｈＭＯＳのバックゲート端子であり、６ａは第１のＰｃｈＭＯＳ１のドレイン−バックゲート間の寄生ダイオード、６ｂはソース−バックゲート間の寄生ダイオード、６ｃは第１のＮｃｈＭＯＳ２のドレイン−バックゲート間の寄生ダイオード、６ｄはソース−バックゲート間の寄生ダイオードである。また、７は第１のＰｃｈＭＯＳのゲート端子、８は第１のＮｃｈＭＯＳのゲート端子、９はスイッチ回路のＯＮ／ＯＦＦの制御端子であり、１０はインバータ回路である。
【０００５】
制御端子９の電位が例えばＧＮＤレベルである場合、第１のＰｃｈＭＯＳのゲート端子７には電源電位が、第１のＮｃｈＭＯＳのゲート端子８にはＧＮＤレベルが印加されるため、スイッチ回路はＯＮの状態となる。スイッチ回路は第１のＰｃｈＭＯＳ１と第１のＮｃｈＭＯＳ２を並列接続し、抱き合わせる構成となっているため、各々のソースの電位、ドレインの電位が変動しても、オン抵抗を補い合うように動作する。
【０００６】
図４は、従来例におけるスイッチ回路をモノリシックな半導体装置に構成した場合の従来例の構造断面図である。なお、図３で説明した同一作用効果のものには同一符号を付し、その詳細な説明は省略する。図４の構成において、１１はＰ型サブストレート基板であり、１２はＮ型エピタキシャル層、１３はＰ型分離層である。１４は第１のＰｃｈＭＯＳのソースを形成するＰ型層、１５は第１のＰｃｈＭＯＳのドレインを形成するＰ型層、１６は第１のＮｃｈＭＯＳのソースを構成するＮ型層、１７は第１のＮｃｈＭＯＳのドレインを構成するＮ型層である。１８は第１のＮｃｈＭＯＳのバックゲートを構成するＰ型層であり、１９はＮｃｈＭＯＳのバックゲート１８の電位をとるＰ型層であり、本従来例では、ＧＮＤ電位となっている。第１のＰｃｈＭＯＳトランジスタ１のバックゲートは、Ｎ型エピタキシャル層１２にて構成されており、２０のＮ型層により電源電位となっている。また、２１は第１のＰｃｈＭＯＳのゲート、２２は第１のＮｃｈＭＯＳのゲートである。
【０００７】
しかしながら、バックゲート電圧以上の電圧が入出力端子に印加される場合、スイッチ回路をオンオフすることができない。そこで、バックゲート電圧か入出力端子電圧のうち高い方の電圧をスイッチ回路を構成するＭＯＳのバックゲートに入力するという手段が提案されており、特許文献１に示されている。
【特許文献１】特開平０９−２５２２４１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら従来の構成のスイッチ回路では、第１のＰｃｈＭＯＳ１に関しては、ソースＰ型層１４−Ｎ型エピタキシャル層１２間に寄生ダイオード６ａ、ドレインＰ型層１５−Ｎ型エピタキシャル層１２間に寄生ダイオード６ｂが構成され、第１のＮｃｈＭＯＳ２に関しては、ソースＮ型層１６−Ｐ型バックゲート層１８間に寄生ダイオード６ｃ、ドレインＮ型層１７−Ｐ型バックゲート層１８間に寄生ダイオード６ｄが構成されるため、スイッチ回路の入出力端子３ａ、３ｂに、電源電位より寄生ダイオードのフォワード電圧分高い電圧、あるいは、ＧＮＤ電位より寄生ダイオードのフォワード電圧分低い電圧が印加されると、寄生ダイオード６ａ、６ｂ、６ｃ、６ｄのいずれかがオンとなり、スイッチ回路としての機能が損なわれるという問題を生じる。
【０００９】
本発明は上記従来の問題点を解決するもので、スイッチ回路の入出力端子に電源電位より寄生ダイオードのフォワード電圧分高い電圧、あるいは、ＧＮＤ電位より寄生ダイオードのフォワード電圧分低い電圧が印加されても寄生ダイオードの影響を受けず、スイッチ回路としての機能を保つことが可能である。
【課題を解決するための手段】
【００１０】
この目的を達成するために、請求項１に示される本発明のスイッチ回路は、バックゲートとソースを電気的に共通にした第１のＮｃｈＭＯＳと第２のＮｃｈＭＯＳを、バックゲートとソースが電気的に共通となるように逆直列接続して構成した第１のスイッチ回路と、バックゲートとソースを電気的に共通にした第１のＰｃｈＭＯＳと第２のＰｃｈＭＯＳを、バックゲートとソースが電気的に共通となるように逆直列接続して構成した第２のスイッチ回路とを並列接続した構成を持っている。
【００１１】
また、請求項２に示される本発明のスイッチ回路は、電気的に分離し、且つバックゲートとソースを電気的に共通にした第１のＮｃｈＭＯＳと第２のＮｃｈＭＯＳを、バックゲートとソースが電気的に共通となるように逆直列接続して構成した第１のスイッチ回路と、電気的に分離し、且つバックゲートとソースを電気的に共通にした第１のＰｃｈＭＯＳと第２のＰｃｈＭＯＳを、バックゲートとソースが電気的に共通となるように逆直列接続して構成した第２のスイッチ回路とを並列接続した構成を持っている。
【００１２】
また、請求項３に示される本発明のスイッチ回路は、モノリシックな半導体装置にて、電気的に分離し、且つバックゲートとソースを電気的に共通にした第１のＮｃｈＭＯＳと第２のＮｃｈＭＯＳを、バックゲートとソースが電気的に共通となるように逆直列接続して構成した第１のスイッチ回路と、電気的に分離し、且つバックゲートとソースを電気的に共通にした第１のＰｃｈＭＯＳと第２のＰｃｈＭＯＳを、バックゲートとソースが電気的に共通となるように逆直列接続して構成した第２のスイッチ回路とを並列接続した構成を持っている。
【００１３】
また、請求項４に示される本発明のスイッチ回路は、ＰＮ接合分離を使用する半導体プロセスを用い、電気的に分離し、且つバックゲートとソースを電気的に共通にした第１のＮｃｈＭＯＳと第２のＮｃｈＭＯＳを、バックゲートとソースが電気的に共通となるように逆直列接続して構成した第１のスイッチ回路と、電気的に分離し、且つバックゲートとソースを電気的に共通にした第１のＰｃｈＭＯＳと第２のＰｃｈＭＯＳを、バックゲートとソースが電気的に共通となるように逆直列接続して構成した第２のスイッチ回路とを並列接続した構成を持っている。
【発明の効果】
【００１４】
この請求項１に示される構成によって本発明のスイッチ回路は、バックゲートとソースを電気的に共通にした第１のＮｃｈＭＯＳと第２のＮｃｈＭＯＳを、バックゲートとソースが電気的に共通となるように逆直列接続して構成した第１のスイッチ回路と、バックゲートとソースを電気的に共通にした第１のＰｃｈＭＯＳと第２のＰｃｈＭＯＳを、バックゲートとソースが電気的に共通となるように逆直列接続して構成した第２のスイッチ回路とを並列接続した構成をもっているため、スイッチ回路の入出力端子に電源電位より寄生ダイオードのフォワード電圧分高い電圧、あるいは、ＧＮＤ電位より寄生ダイオードのフォワード電圧分低い電圧が印加されても寄生ダイオードの影響を受けず、スイッチ回路としての機能を保つことが可能であり、スイッチ回路の性能の向上を図ることが可能である。
【００１５】
また、請求項２に示される構成においては、電気的に分離し、且つバックゲートとソースを電気的に共通にした第１のＮｃｈＭＯＳと第２のＮｃｈＭＯＳを、バックゲートとソースが電気的に共通となるように逆直列接続して構成した第１のスイッチ回路と、電気的に分離し、且つバックゲートとソースを電気的に共通にした第１のＰｃｈＭＯＳと第２のＰｃｈＭＯＳを、バックゲートとソースが電気的に共通となるように逆直列接続して構成した第２のスイッチ回路とを並列接続する構成をもっているため、同じ作用を得ることができる。
【００１６】
また、請求項３に示される構成においては、モノリシックな半導体装置にて、電気的に分離し、且つバックゲートとソースを電気的に共通にした第１のＮｃｈＭＯＳと第２のＮｃｈＭＯＳを、バックゲートとソースが電気的に共通となるように逆直列接続して構成した第１のスイッチ回路と、電気的に分離し、且つバックゲートとソースを電気的に共通にした第１のＰｃｈＭＯＳと第２のＰｃｈＭＯＳを、バックゲートとソースが電気的に共通となるように逆直列接続して構成した第２のスイッチ回路とを並列接続する構成をもっているため、同じ作用を得ることができる。
【００１７】
また、請求項４に示される構成においては、ＰＮ接合分離を使用する半導体プロセスを用い、電気的に分離し、且つバックゲートとソースを電気的に共通にした第１のＮｃｈＭＯＳと第２のＮｃｈＭＯＳを、バックゲートとソースが電気的に共通となるように逆直列接続して構成した第１のスイッチ回路と、電気的に分離し、且つバックゲートとソースを電気的に共通にした第１のＰｃｈＭＯＳと第２のＰｃｈＭＯＳを、バックゲートとソースが電気的に共通となるように逆直列接続して構成した第２のスイッチ回路とを並列接続する構成をもっているため、同じ作用を得ることができる。
【発明を実施するための最良の形態】
【００１８】
次に本発明の実施の形態におけるスイッチ回路について、図面を参照しながら詳細に説明する。また、従来例の図３及び図４で説明した同一作用効果のものには同一符号を付し、その詳細な説明は省略する。
【００１９】
図１は請求項１に示される本発明の一実施の形態におけるスイッチ回路の構成図であり、図２は本発明のスイッチ回路をモノリシックな半導体装置に構成した場合の実施の形態の構造断面図である。
【００２０】
図１の構成において、２３は第２のＰｃｈＭＯＳ、２４は第３のＰｃｈＭＯＳであり、２３と２４は各々のドレインを入出力端子に取り出す構成で逆直列接続され、第１のスイッチ回路を構成する。２５は第２のＮｃｈＭＯＳ、２６は第３のＮｃｈＭＯＳであり、２５と２６は各々のドレインを入出力端子に取り出す構成で逆直列接続され、第２のスイッチ回路を構成する。２７ａは、第２のＰｃｈＭＯＳ２３のドレイン−バックゲート間の寄生ダイオード、２７ｂは第３のＰｃｈＭＯＳ２４のドレイン−バックゲート間の寄生ダイオード、２７ｃは第２のＮｃｈＭＯＳ２５のドレイン−バックゲート間の寄生ダイオード、２７ｄは第３のＮｃｈＭＯＳ２６のドレイン−バックゲート間の寄生ダイオードである。
【００２１】
図２の構成において、２８は第２のＰｃｈＭＯＳのゲート、２９は第３のＰｃｈＭＯＳのゲート、３０は第２のＮｃｈＭＯＳのゲート、３１は第３のＮｃｈＭＯＳのゲートであり、３２、３３はそれぞれ第２のＰｃｈＭＯＳのソースとドレインを形成するＰ型層、３４、３５はそれぞれ第３のＰｃｈＭＯＳのソースとドレインを形成するＰ型層、３６、３７はそれぞれ第２のＮｃｈＭＯＳのソースとドレインを形成するＮ型層、３８、３９はそれぞれ第３のＮｃｈＭＯＳのソースとドレインを形成するＮ型層である。４０はＮｃｈＭＯＳのバックゲート１８の電位をとるＰ型層であり、第２のＮｃｈＭＯＳのソース３６、第３のＮｃｈＭＯＳのソース３８、Ｐ型層４０は電気的に接続されている。第２のＰｃｈＭＯＳ２３と第３のＰｃｈＭＯＳ２４のバックゲートは、Ｎ型エピタキシャル層１２にて構成され、４１のＮ型層により電位をとれるようになっており、第２のＰｃｈＭＯＳのソース３２、第３のＰｃｈＭＯＳのソース３４、Ｎ型層４１は電気的に接続されている。このようにスイッチ回路を構成するＰｃｈＭＯＳ、ＮｃｈＭＯＳが逆直列接続され、寄生ダイオード２７ａ、２７ｂ、２７ｃ、２７ｄがお互いに向き合う構成となるため、スイッチ回路の入出力端子３ａ、３ｂに電源電位より寄生ダイオードのフォワード電圧分高い電圧、あるいは、ＧＮＤ電位より寄生ダイオードのフォワード電圧分低い電圧が印加されても寄生ダイオードの影響を受けず、スイッチ回路としての機能を保つことが可能である。
【産業上の利用可能性】
【００２２】
以上のように、本発明の請求項１に示されるスイッチ回路は、従来技術と比べて、バックゲートとソースを電気的に共通にした第１のＮｃｈＭＯＳと第２のＮｃｈＭＯＳを、バックゲートとソースが電気的に共通となるように逆直列接続して構成した第１のスイッチ回路と、バックゲートとソースを電気的に共通にした第１のＰｃｈＭＯＳと第２のＰｃｈＭＯＳを、バックゲートとソースが電気的に共通となるように逆直列接続して構成した第２のスイッチ回路とを並列接続した構成をもっているため、スイッチ回路の入出力端子に電源電位より寄生ダイオードのフォワード電圧分高い電圧、あるいは、ＧＮＤ電位より寄生ダイオードのフォワード電圧分低い電圧が印加されても寄生ダイオードの影響を受けず、スイッチ回路としての機能を保つことが可能であり、スイッチ回路の性能の向上を図ることが可能である。
【００２３】
本発明の請求項２に示されるスイッチ回路は、電気的に分離し、且つバックゲートとソースを電気的に共通にした第１のＮｃｈＭＯＳと第２のＮｃｈＭＯＳを、バックゲートとソースが電気的に共通となるように逆直列接続して構成した第１のスイッチ回路と、電気的に分離し、且つバックゲートとソースを電気的に共通にした第１のＰｃｈＭＯＳと第２のＰｃｈＭＯＳを、バックゲートとソースが電気的に共通となるように逆直列接続して構成した第２のスイッチ回路とを並列接続する構成をもっているため、スイッチ回路の入出力端子に電源電位より寄生ダイオードのフォワード電圧分高い電圧、あるいは、ＧＮＤ電位より寄生ダイオードのフォワード電圧分低い電圧が印加されても寄生ダイオードの影響を受けず、スイッチ回路としての機能を保つことが可能であり、スイッチ回路の性能の向上を図ることが可能である。
【００２４】
本発明の請求項３に示されるスイッチ回路は、モノリシックな半導体装置にて、電気的に分離し、且つバックゲートとソースを電気的に共通にした第１のＮｃｈＭＯＳと第２のＮｃｈＭＯＳを、バックゲートとソースが電気的に共通となるように逆直列接続して構成した第１のスイッチ回路と、電気的に分離し、且つバックゲートとソースを電気的に共通にした第１のＰｃｈＭＯＳと第２のＰｃｈＭＯＳを、バックゲートとソースが電気的に共通となるように逆直列接続して構成した第２のスイッチ回路とを並列接続する構成をもっているため、スイッチ回路の入出力端子に電源電位より寄生ダイオードのフォワード電圧分高い電圧、あるいは、ＧＮＤ電位より寄生ダイオードのフォワード電圧分低い電圧が印加されても寄生ダイオードの影響を受けず、スイッチ回路としての機能を保つことが可能であり、スイッチ回路の性能の向上を図ることが可能である。
【００２５】
本発明の請求項４に示されるスイッチ回路は、ＰＮ接合分離を使用する半導体プロセスを用い、電気的に分離し、且つバックゲートとソースを電気的に共通にした第１のＮｃｈＭＯＳと第２のＮｃｈＭＯＳを、バックゲートとソースが電気的に共通となるように逆直列接続して構成した第１のスイッチ回路と、電気的に分離し、且つバックゲートとソースを電気的に共通にした第１のＰｃｈＭＯＳと第２のＰｃｈＭＯＳを、バックゲートとソースが電気的に共通となるように逆直列接続して構成した第２のスイッチ回路とを並列接続する構成をもっているため、スイッチ回路の入出力端子に電源電位より寄生ダイオードのフォワード電圧分高い電圧、あるいは、ＧＮＤ電位より寄生ダイオードのフォワード電圧分低い電圧が印加されても寄生ダイオードの影響を受けず、スイッチ回路としての機能を保つことが可能であり、スイッチ回路の性能の向上を図ることが可能である。
【図面の簡単な説明】
【００２６】
【図１】本発明のスイッチ回路の構成図
【図２】本発明のスイッチ回路の構造断面図
【図３】従来例のスイッチ回路の構成図
【図４】従来例のスイッチ回路の構造断面図
【符号の説明】
【００２７】
１  第１のＰｃｈＭＯＳ
２  第１のＮｃｈＭＯＳ
３ａ  スイッチ回路の第１の入出力端子
３ｂ  スイッチ回路の第２の入出力端子
４  第１のＰｃｈＭＯＳのバックゲート端子
５  第１のＮｃｈＭＯＳのバックゲート端子
６ａ  第１のＰｃｈＭＯＳのドレイン−バックゲート間の寄生ダイオード
６ｂ  第１のＰｃｈＭＯＳのソース−バックゲート間の寄生ダイオード
６ｃ  第１のＮｃｈＭＯＳのドレイン−バックゲート間の寄生ダイオード
６ｄ  第１のＮｃｈＭＯＳのソース−バックゲート間の寄生ダイオード
７  第１のＰｃｈＭＯＳのゲート端子
８  第１のＮｃｈＭＯＳのゲート端子
９  スイッチ回路のＯＮ／ＯＦＦ制御端子
１０  インバータ回路
１１  Ｐ型サブストレート基板
１２  Ｎ型エピタキシャル層
１３  Ｐ型分離層
１４  第１のＰｃｈＭＯＳのソースを形成するＰ型層
１５  第１のＰｃｈＭＯＳのドレインを形成するＰ型層
１６  第１のＮｃｈＭＯＳのソースを形成するＮ型層
１７  第１のＮｃｈＭＯＳのドレインを形成するＮ型層
１８  第１のＮｃｈＭＯＳのバックゲートを形成するＰ型層
１９  第１のＮｃｈＭＯＳのバックゲートの電位をとるＰ型層
２０  第１のＰｃｈＭＯＳのバックゲートの電位をとるＮ型層
２１  第１のＰｃｈＭＯＳのゲート
２２  第１のＮｃｈＭＯＳのゲート
２３  第２のＰｃｈＭＯＳ
２４  第３のＰｃｈＭＯＳ
２５  第２のＮｃｈＭＯＳ
２６  第３のＮｃｈＭＯＳ
２７ａ  第２のＰｃｈＭＯＳのドレイン−バックゲート間の寄生ダイオード
２７ｂ  第３のＰｃｈＭＯＳのドレイン−バックゲート間の寄生ダイオード
２７ｃ  第２のＮｃｈＭＯＳのドレイン−バックゲート間の寄生ダイオード
２７ｄ  第３のＮｃｈＭＯＳのドレイン−バックゲート間の寄生ダイオード
２８  第２のＰｃｈＭＯＳのゲート
２９  第３のＰｃｈＭＯＳのゲート
３０  第２のＮｃｈＭＯＳのゲート
３１  第３のＮｃｈＭＯＳのゲート
３２  第２のＰｃｈＭＯＳのソースを形成するＰ型層
３３  第２のＰｃｈＭＯＳのドレインを形成するＰ型層
３４  第３のＰｃｈＭＯＳのソースを形成するＰ型層
３５  第３のＰｃｈＭＯＳのドレインを形成するＰ型層
３６  第２のＮｃｈＭＯＳのソースを形成するＮ型層
３７  第２のＮｃｈＭＯＳのドレインを形成するＮ型層
３８  第３のＮｃｈＭＯＳのソースを形成するＮ型層
３９  第３のＮｃｈＭＯＳのドレインを形成するＮ型層
４０  ＮｃｈＭＯＳのバックゲートの電位をとるＰ型層
４１  ＰｃｈＭＯＳのバックゲートの電位をとるＮ型層
【図１】
2005167754.tif 000003
【図２】
2005167754.tif 000004
【図３】
2005167754.tif 000005
【図４】
2005167754.tif 000006