(57)【要約】  【課題】  高速の周波数切替えと良好なＣ／Ｎ特性の両立を図った周波数シンセサイザーを提供する。  【解決手段】  チャージポンプ３の出力端と低域通過フィルタ４を構成する固定容量の一端との間に設けられ、スイッチ制御信号ＳＷＣに応じて複数の値を可変設定する可変抵抗１１と、周波数シンセサイザーの周波数切替え時にループゲインを大きくし、その後徐々に小さくするように、可変抵抗の切替え幅と切替え時間を制御するスイッチ制御信号を出力する可変抵抗切替時間制御回路１２とを備える。【選択図】  図１
2005236431.tif 000002
【特許請求の範囲】
【請求項１】
基準信号を発生する発振器と、前記基準信号と出力信号を分周した信号との位相を比較して位相差信号を出力する周波数位相比較器と、前記位相差信号に応じたチャージポンプ電流を生成するチャージポンプと、固定抵抗と固定容量とで構成され前記チャージポンプ電流を平滑化および電圧変換して制御電圧信号を出力する低域通過フィルタと、前記制御電圧信号に応じた周波数を有する前記出力信号を生成する電圧制御発振器と、前記出力信号を分周する可変分周器とでＰＬＬループを構成する周波数シンセサイザーであって、
前記チャージポンプの出力端と前記低域通過フィルタを構成する固定容量の一端との間に設けられ、抵抗制御信号に応じて複数の値を可変設定する可変抵抗と、
前記周波数シンセサイザーの周波数切替え時にループゲインを大きくし、その後徐々に小さくするように、前記可変抵抗の切替え幅と切替え時間を制御する前記抵抗制御信号を出力する可変抵抗切替時間制御回路とを備えたことを特徴とする周波数シンセサイザー。
【請求項２】
前記可変抵抗は、前記抵抗制御信号に応じて２n段階に抵抗値を変化させるために、ｎ
個の抵抗と、該抵抗の両端にそれぞれ並列接続されたｎ個のスイッチとを備えた請求項１記載の周波数シンセサイザー。
【請求項３】
前記可変抵抗は、前記抵抗制御信号に応じて２n段階に電圧もしくは電流能力を変化さ
せる請求項１記載の周波数シンセサイザー。
【請求項４】
前記可変抵抗は、前記抵抗制御信号に応じて連続的に電圧もしくは電流能力を変化させる請求項１記載の周波数シンセサイザー。
【請求項５】
前記可変抵抗切替時間制御回路は、
前記発振器からの基準信号をＮ分周するＮ分周器と、
前記Ｎ分周器から出力されるクロック信号を受けて、前記可変抵抗の切替え幅と切替え時間を制御する前記抵抗制御信号としてスイッチ制御信号を出力する２nカウンタと、
前記スイッチ制御信号の状態を検出し、検出結果に応じて前記Ｎ分周器を活性化するスイッチ制御信号検出器とを備えた請求項１から３のいずれか一項記載の周波数シンセサイザー。
【請求項６】
前記スイッチ制御信号検出器は、前記前記Ｎ分周器の分周比を周波数切替えの最中に切り替える請求項５記載の周波数シンセサイザー。
【請求項７】
前記可変抵抗切替時間制御回路は、内部容量への充放電を用いて前記抵抗制御信号の値を可変設定する請求項１記載の周波数シンセサイザー。
【請求項８】
前記可変抵抗切替時間制御回路は、内部容量への充放電を用いて前記抵抗制御信号の値を連続的に可変設定し、かつ充放電の速度を周波数切替えの最中に切り替える請求項４記載の周波数シンセサイザー。
【請求項９】
前記周波数シンセサイザーがロックしたことを検出するロック検出回路を備え、前記ロック検出回路がロックを検出した後に、前記可変抵抗切替時間制御回路が動作する請求項６から８のいずれか一項に記載の周波数シンセサイザー。
【請求項１０】
基準信号を発生する発振器と、前記基準信号と出力信号を分周した信号との位相を比較して位相差信号を出力する周波数位相比較器と、前記位相差信号に応じたチャージポンプ電流を生成するチャージポンプと、固定抵抗と固定容量とで構成され前記チャージポンプ電流を平滑化および電圧変換して制御電圧信号を出力する低域通過フィルタと、前記制御
電圧信号に応じた周波数を有する前記出力信号を生成する電圧制御発振器と、前記出力信号を分周する可変分周器とでＰＬＬループを構成する周波数シンセサイザーであって、
前記チャージポンプの出力端と前記低域通過フィルタを構成する固定容量の一端との間に設けられ、容量制御信号に応じて複数の容量値を可変設定する可変容量と、
前記周波数シンセサイザーの周波数切替時に前記可変容量の容量値を小さくし、その後徐々に大きくするように、前記可変容量の容量値の切替え幅と切替え時間を制御する前記容量制御信号を出力する可変容量切替時間制御回路とを備えたことを特徴とする周波数シンセサイザー。
【請求項１１】
前記可変容量は、前記容量制御信号に応じて２n段階に容量値を変化させるために、ｎ
個の容量と、該容量と接地電位との間にそれぞれ直列接続されたｎ個のスイッチとを備えた請求項１０記載の周波数シンセサイザー。
【請求項１２】
前記可変容量は、前記容量制御信号の電圧値を２n段階に変化させることで容量値が変
化する構成を有する請求項１０記載の周波数シンセサイザー。
【請求項１３】
前記可変容量は、前記容量制御信号の電圧値を連続的に変化させることで容量値が変化する構成を有する請求項１０記載の周波数シンセサイザー。
【請求項１４】
前記可変容量切替時間制御回路は、
前記発振器からの基準信号をＮ分周するＮ分周器と、
前記Ｎ分周器から出力されるクロック信号を受けて、前記可変容量の容量値の切替え幅と切替え時間を制御する前記容量制御信号としてスイッチ制御信号を出力する２nカウン
タと、
前記スイッチ制御信号の状態を検出し、検出結果に応じて前記Ｎ分周器を活性化するスイッチ制御信号検出器とを備えた請求項１０から１２のいずれか一項記載の周波数シンセサイザー。
【請求項１５】
前記スイッチ制御信号検出器は、前記Ｎ分周器の分周比を周波数切替えの最中に切り替える請求項１４記載の周波数シンセサイザー。
【請求項１６】
前記可変容量切替時間制御回路は、内部容量への充放電を用いて前記容量制御信号の値を可変設定する請求項１０記載の周波数シンセサイザー。
【請求項１７】
前記可変容量切替時間制御回路は、内部容量への充放電を用いて前記容量制御信号の電圧値を連続的に可変設定し、かつ充放電の速度を周波数切替えの最中に切り替える請求項１３記載の周波数シンセサイザー。
【請求項１８】
前記周波数シンセサイザーがロックしたことを検出するロック検出回路を備え、前記ロック検出回路がロックを検出した後に、前記可変容量切替時間制御回路が動作する請求項１５から１７のいずれか一項記載の周波数シンセサイザー。
【請求項１９】
基準信号を発生する発振器と、第１の分周信号と第２の分周信号との位相を比較して位相差信号を出力する周波数位相比較器と、前記位相差信号に応じたチャージポンプ電流を生成するチャージポンプと、固定抵抗と固定容量とで構成され前記チャージポンプ電流を平滑化および電圧変換して制御電圧信号を出力する低域通過フィルタと、前記制御電圧信号に応じた周波数を有する前記出力信号を生成する電圧制御発振器と、前記出力信号を分周する可変分周器と、前記発振器からの基準信号を分周して前記第１の分周信号を出力する第１の可変分周器と、前記可変分周器からの分周信号を分周して前記第２の分周信号を出力する第２の可変分周器とでＰＬＬループを構成する周波数シンセサイザーであって、
前記周波数シンセサイザーの周波数切替え時に前記第１の可変分周器と前記第２の可変分周器の分周比を徐々に大きくするように、前記第１の可変分周器と前記第２の可変分周器の分周比の切替え幅と切替え時間を制御する分周比切替時間制御回路を備えたことを特徴とする周波数シンセサイザー。
【請求項２０】
前記分周比切替時間制御回路は、
前記発振器からの基準信号をＮ分周するＮ分周器と、
前記Ｎ分周器から出力されるクロック信号を受けて、前記前記第１の可変分周器と前記第２の可変分周器の分周比の切替え幅と切替え時間を制御するスイッチ制御信号を出力する２nカウンタと、
前記スイッチ制御信号の状態を検出し、検出結果に応じて前記Ｎ分周器を活性化するスイッチ制御信号検出器とを備えた請求項１９記載の周波数シンセサイザー。
【請求項２１】
前記周波数シンセサイザーがロックしたことを検出するロック検出回路を備え、前記ロック検出回路がロックを検出した後に、前記分周比切替時間制御回路が動作する請求項１９または２０記載の周波数シンセサイザー。
【請求項２２】
基準信号を発生する発振器と、前記基準信号と出力信号を分周した信号との位相を比較して位相差信号を出力する周波数位相比較器と、前記位相差信号に応じたチャージポンプ電流を生成するチャージポンプと、固定抵抗と固定容量とで構成され前記チャージポンプ電流を平滑化および電圧変換して制御電圧信号を出力する低域通過フィルタと、前記制御電圧信号に応じた周波数を有する前記出力信号を生成する可変ゲイン電圧制御発振器と、前記出力信号を分周する可変分周器とでＰＬＬループを構成する周波数シンセサイザーであって、
前記周波数シンセサイザーの周波数切替え時に、前記可変ゲイン電圧制御発信器のゲインを高くし、その後徐々に小さくするように、前記可変ゲイン電圧制御発信器のゲインの切替え幅と切替え時間を制御するゲイン切替時間制御回路を備えたことを特徴とする周波数シンセサイザー。
【請求項２３】
前記ゲイン切替時間制御回路は、
前記発振器からの基準信号をＮ分周するＮ分周器と、
前記Ｎ分周器から出力されるクロック信号を受けて、前記可変ゲイン電圧制御発振器のゲインの切替え幅と切替え時間を制御するスイッチ制御信号を出力する２nカウンタと、
前記スイッチ制御信号の状態を検出し、検出結果に応じて前記Ｎ分周器を活性化するスイッチ制御信号検出器とを備えた請求項２２記載の周波数シンセサイザー。
【請求項２４】
前記周波数シンセサイザーがロックしたことを検出するロック検出回路を備え、前記ロック検出回路がロックを検出した後に、前記ゲイン切替時間制御回路が動作する請求項２２または２３記載の周波数シンセサイザー。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、周波数シンセサイザーに関し、特に周波数シンセサイザーを高速化する技術に関する。
【背景技術】
【０００２】
図１２に、周波数シンセサイザーのブロック構成を示す。まず、水晶発信器１から出力される基準信号（Ｆｒｅｆ）と、電圧制御発振器５の出力信号（ｆｏ）を可変分周器６により分周した信号（Ｆｄｉｖ）との位相差を周波数位相比較器２で検出し、その位相差に応じたパルス幅の電圧パルスが周波数位相比較器２からチャージポンプ３に送られる。チャージポンプ３は、周波数位相比較器２の出力信号に応じて、電流の吐き出し、吸い込み、もしくはハイインピーダンスの状態のどれかとなり、チャージポンプ出力電流を出力する。
【０００３】
このチャージポンプ出力電流は、低域通過フィルタ４で平滑化および電圧変換されて、電圧制御発振器５の制御電圧となる。電圧制御発振器５の出力信号ｆｏは、可変分周器６により周波数を分周された可変分周器出力信号Ｆｄｉｖとして周波数位相比較器２へフィードバックされる。従って、電圧制御発振器５の出力信号ｆｏは、可変分周器６の分周比をＭ、基準信号Ｆｒｅｆの周波数をｆｒｅｆとすると、以下の式（１）で表される。
【０００４】
ｆｏ＝Ｍ×ｆｒｅｆ                                ・・・（１）
また、一般的に周波数シンセサイザーのループゲインＧは、周波数位相比較器２のゲインをＫＰＦＤ、チャージポンプ３のゲインをＫＣＰ、低域通過フィルタ４のゲインをＫＬＰＦ、電圧制御発振器５のゲインをＫＶＣＯとすると、以下の式（２）にて表される。
【０００５】
Ｇ＝（ＫＰＦＤ×ＫＣＰ×ＫＬＰＦ×ＫＶＣＯ）      ・・・（２）
ここで、周波数シンセサイザーのループゲインＧが大きいと、出力信号の周波数が所望精度にて一定の値に落着くまでの時間（以下、周波数切替時間と称する）が速いが、ＰＬＬのループ帯域外ノイズキャリア比（以下、Ｃ／Ｎと称する）が悪くなる。逆に、周波数シンセサイザーのループゲインＧが小さいと、Ｃ／Ｎは良いが、周波数切替時間が遅くなる。
【特許文献１】特開平７−２１２２２８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従来の周波数シンセサイザーにおいて、可変分周器６の分周比であるＭ値を変更した際、電圧制御発振器５の出力信号の周波数の周波数切替時間は、上記式（２）で表される周波数シンセサイザーのループゲインＧに反比例するので、高速に周波数切替えを行うためには、周波数シンセサイザーのループゲインＧを大きくする必要がある。しかし、Ｃ／Ｎは、周波数シンセサイザーのループゲインＧに比例するので、良好なＣ／Ｎを得るためには、周波数シンセサイザーのループゲインＧを小さくしなければならない。このため、高速の周波数切替えと良好なＣ／Ｎ特性の両立は困難である、という問題があった。
【０００７】
本発明は、かかる問題点に鑑みてなされたものであり、その目的は、高速の周波数切替えと良好なＣ／Ｎ特性の両立を図った周波数シンセサイザーを提供することにある。
【課題を解決するための手段】
【０００８】
前記の目的を達成するため、本発明に係る第１の周波数シンセサイザーは、チャージポ
ンプの出力端と低域通過フィルタを構成する固定容量の一端との間に設けられ、抵抗制御信号に応じて複数の値を可変設定する可変抵抗と、周波数シンセサイザーの周波数切替え時にループゲインを大きくし、その後徐々に小さくするように、可変抵抗の切替え幅と切替え時間を制御する抵抗制御信号を出力する可変抵抗切替時間制御回路とを備えた構成を有する。
【０００９】
すなわち、周波数引込み時は、ループゲインを高くするために、チャージポンプから、低域通過フィルタの入力端だけでなく、充放電に時間がかかる低域フィルタを構成する固定容量の両方に信号を入力して、高速に周波数引込みを完了させ、同時にチャージポンプの出力端と固定容量の一端との間に設けられた可変抵抗の抵抗値をゼロから無限大へと滑らかに可変設定し、ループゲインを徐々に下げるものである。
【００１０】
前記の目的を達成するため、本発明に係る第２の周波数シンセサイザーは、チャージポンプの出力端と低域通過フィルタを構成する固定容量の一端との間に設けられ、容量制御信号に応じて複数の容量値を可変設定する可変容量と、周波数シンセサイザーの周波数切替時に可変容量の容量値を小さくし、その後徐々に大きくするように、可変容量の容量値の切替え幅と切替え時間を制御する容量制御信号を出力する可変容量切替時間制御回路とを備えた構成を有する。
【００１１】
すなわち、周波数引込み時は、ループゲインを高くするために、チャージポンプから、低域通過フィルタの入力端だけでなく、充放電に時間がかかる固定容量の両方に信号を入力して、高速に周波数引込みを完了させ、同時にチャージポンプの出力端と固定容量との間に設けられた可変容量の容量値を小さな値から大きな値に滑らかに可変設定し、ループゲインを下げるものである。
【００１２】
前記の目的を達成するため、本発明に係る第３の周波数シンセサイザーは、発振器からの基準信号を分周して第１の分周信号を出力する第１の可変分周器と、可変分周器からの分周信号を分周して第２の分周信号を出力する第２の可変分周器と、周波数シンセサイザーの周波数切替え時に第１の可変分周器と第２の可変分周器の分周比を徐々に大きくするように、第１の可変分周器と第２の可変分周器の分周比の切替え幅と切替え時間を制御する分周比切替時間制御回路を備えた構成を有する。
【００１３】
すなわち、従来と比べ、周波数位相比較器への入力側に第１および第２の可変分周器を設け、周波数引き込み時は、両方の分周比は小さく設定し、ロック検出後、もしくは一定時間後、分周比が大きくなるよう設定変更する。この様に、段階的に分周比を大きくし、ロックを保持したまま、ループゲインを下げる。
【００１４】
前記の目的を達成するため、本発明に係る第４の周波数シンセサイザーは、周波数シンセサイザーの周波数切替え時に、可変ゲイン電圧制御発信器のゲインを高くし、その後徐々に小さくするように、可変ゲイン電圧制御発信器のゲインの切替え幅と切替え時間を制御するゲイン切替時間制御回路を備えた構成を有している。
【００１５】
すなわち、周波数引き込み時は、ループゲインを高くするために、可変ゲイン電圧制御発信器の感度（ゲイン）を高くして、高速に周波数引き込みを完了させ、同時に可変ゲイン電圧制御発信器の感度を低い値へと滑らかに可変設定し、ループゲインを下げるものである。
【発明の効果】
【００１６】
本発明によれば、高速の周波数切替えと良好なＣ／Ｎ特性の両立を図った周波数シンセサイザーを提供することが可能になる、という格別な効果を奏する。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の好適な実施の形態について、図面を参照しながら詳細に説明する。
【００１８】
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る周波数シンセサイザーの一構成例を示す回路ブロック図である。図１において、本実施の形態による周波数シンセサイザーは、図１２に示した従来の周波数シンセサイザーの構成に加えて、チャージポンプ３の出力端と低域通過フィルタ４を構成する固定容量の一端との間に設けられ、抵抗制御信号（以下、スイッチ制御信号ＳＷＣ）に応じて複数の値を可変設定できる可変抵抗１１と、可変抵抗１１の切替え幅と切替え時間を制御する可変抵抗切替時間制御回路１２とから構成されている。
【００１９】
可変抵抗１１は、ｎ個の抵抗１３と、該抵抗１３の両端にそれぞれ並列接続されたｎ個のスイッチ１４より構成され、スイッチ制御信号ＳＷＣ（ＳＷ１、ＳＷ２、・・・、ＳＷ２ｎ）に応じて２n段階に値を可変設定できる。
【００２０】
可変抵抗切替時間制御回路１２は、水晶発振器１からの基準信号をＮ分周するＮ分周器１５と、Ｎ分周器１５から出力されるクロック信号を受けて、可変抵抗１１の切替え幅と切替え時間を制御するスイッチ制御信号ＳＷＣを出力する２nカウンタ１６と、スイッチ
制御信号ＳＷＣの状態を検出し、検出結果に応じてＮ分周器１５を初期化するスイッチ制御信号検出器１７とから構成され、チャンネル切替えの瞬間より、スイッチ制御信号ＳＷＣの値を切り替えることが出来る。
【００２１】
次に、以上のように構成された本実施の形態による周波数シンセサイザーの動作について説明する。
【００２２】
チャンネル切替えパワーセーブ解除信号ＰＳｏｆｆが、可変抵抗切替時間制御回路１２に入力されると、それまで停止していた２nカウンタ１６の出力端子Ｑ１〜Ｑ２nの全てから論理“Ｈ”レベルが出力される。これにより、２nカウンタ１６の出力信号であるスイ
ッチ制御信号ＳＷＣが、可変抵抗１１のｎ個のスイッチ１４を全てＯＮに制御し、可変抵抗１１の抵抗値は約ゼロになる。
【００２３】
また、同時に、スイッチ制御信号ＳＷＣは、スイッチ制御信号検出器１７にて検出され、それまで停止していたＮ分周器１５を動作させ、Ｎ分周器１５は、水晶発信器１からの基準信号を１／Ｎした周波数の信号を出力する。その結果、その周波数の信号をクロック信号とする２nカウンタ１６が動作し始める。
【００２４】
上記のように制御された周波数シンセサイザーは、チャージポンプの出力端から、低域通過フィルタ４の入力端だけでなく、可変抵抗１１を経由して充放電に時間がかかる固定容量に対しても信号を入力することが出来るため、低域通過フィルタ部ゲイン（ＫＬＰＦ）が高くなり、高速に周波数引込みが出来る。
【００２５】
また、ダウンカウントを始めた２nカウンタ１６の出力信号であるスイッチ制御信号Ｓ
ＷＣが、可変抵抗１１のｎ個のスイッチ１４を制御し、少しずつ滑らかに可変抵抗１１の抵抗値を大きくする。この際、切替えの時間間隔は、水晶発振器１からの基準信号をＮ分周器１５にて１／Ｎした周波数を有する信号の周期にて切り替わる。（基準信号の周期）×Ｎ×２nの時間経過後、２nカウンタ１６の出力端子Ｑ１〜Ｑ２nの全てが論理“Ｌ”レ
ベルを出力する。
【００２６】
この結果、スイッチ制御信号ＳＷＣが可変抵抗１１の抵抗値をほぼ無限大にすると同時に、スイッチ制御信号検出器１７にて検出された信号により、Ｎ分周器１５にリセットがかかり、Ｎ分周器１５の出力信号であるクロック信号の周波数がゼロとなる。これにより、クロック供給が停止された２nカウンタ１６も停止する。この状態は、新たなチャンネ
ル切替えパワーセーブ解除信号ＰＳｏｆｆが、可変抵抗切替時間制御回路１２に入力されるまで維持される。
【００２７】
（第２の実施の形態）
図２は、本発明の第２の実施の形態に係る周波数シンセサイザーの一構成例を示す回路ブロック図である。なお、図２において、第１の実施の形態の説明で参照した図１と同じ構成または機能を有する部分については、同一の符号を付している。
【００２８】
第１の実施の形態では、可変抵抗１１を、ｎ個の抵抗１３と、該抵抗１３の両端にそれぞれ並列接続されたｎ個のスイッチ１４とで構成し、チャージポンプ３の出力端と低域通過フィルタ４を構成する固定容量との間に設けたのに対して、本実施の形態では、可変抵抗１１を、スイッチ制御信号ＳＷＣに応じて２n段階に電圧もしくは電流能力を可変でき
る能力切替チャージポンプ２０で構成し、周波数位相比較器２の出力端と低域通過フィルタ４を構成する固定容量の一端との間に設けた点が異なる。他の構成は第１の実施の形態と同じであるので説明を省略する。
【００２９】
能力切替チャージポンプ２０は、電圧または電流能力が１倍のチャージポンプ、電圧または電流能力が２倍のチャージポンプ、・・・、電圧または電流能力が２n倍のチャージ
ポンプで構成されており、それぞれにスイッチ制御信号ＳＷＣによりＯＮ／ＯＦＦ制御されるスイッチＳＷ１、ＳＷ２、・・・、ＳＷが直列に接続されている。
【００３０】
なお、本実施の形態による周波数シンセサイザーの動作は、第１の実施の形態による周波数シンセサイザーの動作と等価であるので説明を省略する。
【００３１】
（第３の実施の形態）
図３は、本発明の第３の実施の形態に係る周波数シンセサイザーの一構成例を示す回路ブロック図である。なお、図３において、第２の実施の形態の説明で参照した図２と同じ構成または機能を有する部分については、同一の符号を付している。
【００３２】
本実施の形態では、能力切替チャージポンプ２０の構成、可変抵抗切替時間制御回路１２の構成が、第２の実施の形態のそれらとは異なる。
【００３３】
可変抵抗１１は、周波数位相比較器２の出力端と低域通過フィルタ４を構成する固定容量の一端との間に設けられ、可変抵抗切替時間制御回路１２から出力される電流値Ｉに比例して、連続的に出力電流能力を可変設定できる能力切替チャージポンプ２０で構成されている。
【００３４】
可変抵抗切替時間制御回路１２は、電圧／電流（Ｖ→Ｉ）変換回路２１と、内部容量２２と、定電流源２３と、スイッチ１４とで構成され、チャンネル切替えの瞬間に、スイッチ１４をＯＮさせ、内部容量２２に充電された電荷を放電させることが出来る。
【００３５】
次に、以上のように構成された本実施の形態による周波数シンセサイザーの動作について説明する。
【００３６】
チャンネル切替えパワーセーブ解除信号ＰＳｏｆｆが、可変抵抗切替時間制御回路１２に入力されると、スイッチ１４が一瞬ＯＮし、内部容量２２を放電させる。また、内部容
量２２に充電された電圧値に反比例した電流値を出力するＶ→Ｉ変換回路２１の出力電流は最大値になる。これにより、可変抵抗切替時間制御回路１２から出力される電流値に比例して、連続的に出力電流能力を可変設定できる能力切替チャージポンプ２０の出力電流も最大になる。
【００３７】
上記のように制御された周波数シンセサイザーは、チャージポンプ２０の出力端から低域通過フィルタ４の入力端だけでなく、周波数位相比較器２の出力端から可変抵抗１１を経由して充放電に時間がかかる低域通過フィルタ４の固定容量に対しても信号を入力することが出来るため、低域通過フィルタ部ゲイン（ＫＬＰＦ）が高くなり、高速に周波数引込みが出来る。
【００３８】
その後、定電流源２３によって内部容量２２に充電がなされ、内部容量２２の端子間電圧が連続的に大きくなり、この結果、電圧値に反比例した電流値を出力するＶ→Ｉ変換回路２１の出力電流は連続的に小さくなっていく。
【００３９】
最終的には、定電流源２３によって内部容量２２への充電が進み、内部容量２２の端子間電圧が更に大きくなり、この結果、電圧値に反比例した電流値を出力するＶ→Ｉ変換回路２１の出力電流がゼロになる。この状態は、その後、新たなチャンネル切替えパワーセーブ解除信号ＰＳｏｆｆが、可変抵抗切替時間制御回路１２に入力されるまで維持される。
【００４０】
（第４の実施の形態）
図４は、本発明の第４の実施の形態に係る周波数シンセサイザーの一構成例を示す回路ブロック図である。なお、図４において、第１の実施の形態の説明で参照した図１と同じ構成または機能を有する部分については、同一の符号を付している。
【００４１】
本実施の形態は、第１の実施の形態の構成に加えて、周波数シンセサイザーがロックしたことを検出するロック検出回路２４と、チャンネル切替えが始まり、ロック検出回路２４からのロック検出信号ＬＤｓｉｇｎａｌを検出すると、可変抵抗切替時間制御回路１２の２nカウンタ１６から出力されるスイッチ制御信号ＳＷＣの値を切り替えるロック制御
信号検出器２６を設けた構成を有している。
【００４２】
次に、以上のように構成された本実施の形態による周波数シンセサイザーの動作について説明する。
【００４３】
チャンネル切替えパワーセーブ解除信号ＰＳｏｆｆが、可変抵抗切替時間制御回路１２に入力されると、それまで停止していた２nカウンタ１６の出力端子Ｑ１〜Ｑ２nの全てが論理“Ｈ”レベルを出力する。これにより、２nカウンタ１６の出力信号であるスイッチ
制御信号ＳＷＣが、可変抵抗１１のｎ個のスイッチ１４を全てＯＮに制御し、可変抵抗１１の抵抗値は約ゼロになる。
【００４４】
ロック検出回路２４が、周波数シンセサイザーのロックを検出し、ロック検出信号ＬＤｓｉｇｎａｌを出力すると同時に、スイッチ制御信号ＳＷＣは、スイッチ制御信号検出器１７にて検出され、それまで停止していたＮ分周器１５が動作し、Ｎ分周器１５は、水晶発信器１からの基準信号を１／Ｎした周波数の信号を出力する。その結果、その周波数の信号をクロック信号とする２nカウンタ１６が動作し始める。
【００４５】
上記のように制御された周波数シンセサイザーは、チャージポンプ３の出力端から、低域通過フィルタ４の入力端だけでなく、可変抵抗１１を経由して充放電に時間がかかる低域通過フィルタ４の固定容量に対しても信号を入力することが出来るため、低域通過フィ
ルタ部ゲイン（ＫＬＰＦ）が高くなり、高速に周波数引込みが出来る。
【００４６】
また、ダウンカウントを始めた２nカウンタ１６の出力信号であるスイッチ制御信号Ｓ
ＷＣが、可変抵抗１１のｎ個のスイッチ１４を制御し、少しずつ滑らかに可変抵抗１１の抵抗値を大きくする。この際、切替えの時間間隔は、水晶発振器１からの基準信号をＮ分周器１５にて１／Ｎした周波数を有する信号の周期にて切り替わる。（基準信号の周期）×Ｎ×２nの時間経過後、２nカウンタ１６の出力端子Ｑ１〜Ｑ２nの全てが論理“Ｌ”レ
ベルを出力する。
【００４７】
この結果、スイッチ制御信号ＳＷＣが可変抵抗１１の抵抗値をほぼ無限大にすると同時に、スイッチ制御信号検出器１７にて検出された信号により、Ｎ分周器１５にリセットがかかり、Ｎ分周器１５の出力信号であるクロック信号の周波数がゼロとなる。これにより、クロック供給が停止された２nカウンタ１６も停止する。この状態は、新たなチャンネ
ル切替えパワーセーブ解除信号ＰＳｏｆｆが、可変抵抗切替時間制御回路１２に入力されるまで維持される。
【００４８】
（第５の実施の形態）
図５は、本発明の第５の実施の形態に係る周波数シンセサイザーの一構成例を示す回路ブロック図である。なお、図５において、第１の実施の形態の説明で参照した図１と同じ構成または機能を有する部分については、同一の符号を付している。
【００４９】
第１の実施の形態では、可変抵抗１１、可変抵抗切替時間制御回路１２を用いたが、本実施の形態では、これらに代えて、可変容量２８、可変容量切替時間制御回路２９を用いる。なお、可変容量切替時間制御回路２９の構成は、可変抵抗切替時間制御回路１２の構成と同じである。
【００５０】
可変容量２８は、チャージポンプ３の出力端と低域通過フィルタ４を構成する固定容量の一端との間に設けられ、ｎ個の容量２２と、該容量の一端と接地電位間にそれぞれ接続されたｎ個のスイッチ１４と、チャージポンプ３の出力端と容量２２の他端との間に設けられた可変容量スイッチ２７とから構成される。
【００５１】
可変容量２８は、可変容量切替時間制御回路２９からの容量制御信号であるスイッチ制御信号ＳＷＣに応じて、容量２２とスイッチ１４により２n段階に容量値が可変設定でき
る。
【００５２】
次に、以上のように構成された本実施の形態による周波数シンセサイザーの動作について説明する。
【００５３】
まず、チャンネル切替えパワーセーブ解除信号ＰＳｏｆｆが、可変容量切替時間制御回路２９に入力されると、可変容量２８の可変容量スイッチ２７がＯＮし、またそれまで停止していた２nカウンタ１６の出力端子Ｑ１〜Ｑ２nの全てが論理“Ｈ”レベルを出力する。これにより、２nカウンタ１６の出力信号であるスイッチ制御信号ＳＷＣが、可変容量
２８のｎ個のスイッチ１４を全てＯＦＦに制御し、可変容量２８の容量値は、小さい値になる。
【００５４】
また、同時に、スイッチ制御信号ＳＷＣは、スイッチ制御信号検出器１７にて検出され、それまで停止していたＮ分周器１５を動作させ、Ｎ分周器１５は、水晶発振器１からの基準信号を１／Ｎした周波数の信号を出力する。その結果、その周波数の信号をクロック信号とする２nカウンタ１６が動作し始める。
【００５５】
上記のように制御された周波数シンセサイザーは、チャージポンプ３の出力端から、低域通過フィルタ４の入力端だけでなく、可変容量２８を経由して充放電に時間がかかる低域通過フィルタ４の固定容量に対しても信号を入力することが出来るため、低域通過フィルタ部ゲイン（ＫＬＰＦ）が高くなり、高速に周波数引込みが出来る。
【００５６】
また、ダウンカウントを始めた２nカウンタ１６の出力信号であるスイッチ制御信号Ｓ
ＷＣが、可変容量２８のｎ個スイッチ１４を制御し、少しずつ滑らかに可変容量２８の容量値を大きくする。この際、切替えの時間間隔は、水晶発振器１からの基準信号をＮ分周器１５にて１／Ｎした周波数を有する信号の周期にて切り替わる。
【００５７】
（基準信号の周期）×Ｎ×２nの時間経過後、２nカウンタ１６の出力端子Ｑ１〜Ｑ２n
の全てが論理“Ｌ”レベルを出力する。この結果、スイッチ制御信号ＳＷＣが、可変容量２８の容量値を大きな値にすると同時に、スイッチ制御信号検出器１７にて検出された信号により、Ｎ分周器１５にリセットがかかり、Ｎ分周器１５から出力されるクロック信号の周波数がゼロとなる。これにより、クロック供給が停止された２nカウンタ１６も停止
する。この状態は、新たなチャンネル切替えパワーセーブ解除信号ＰＳｏｆｆが、可変容量切替時間制御回路２９に入力されるまで維持される。
【００５８】
（第６の実施の形態）
図６は、本発明の第６の実施の形態に係る周波数シンセサイザーの一構成例を示す回路ブロック図である。
【００５９】
本実施の形態による周波数シンセサイザーは、図１２に示した従来の周波数シンセサイザーの構成に加えて、容量制御信号の電圧値によって容量値が変化する可変容量２８と、可変容量２８の切替え幅と切替え時間を制御する容量制御信号を出力する可変容量切替時間制御回路２９とが設けられた構成を有している。
【００６０】
可変容量２８は、可変容量切替時間制御回路２９から出力される容量制御信号の電圧値に比例して、連続的に容量値が変化する。
【００６１】
また、可変容量切替時間制御回路２９は、内部容量２２と、定電流源２３と、スイッチ１４とで構成され、チャンネル切替えの瞬間に、スイッチ１４をＯＮさせ、内部容量２２に充電された電荷を放電させることが出来る。
【００６２】
次に、以上のように構成された本実施の形態による周波数シンセサイザーの動作について説明する。
【００６３】
チャンネル切替えパワーセーブ解除信号ＰＳｏｆｆが、可変容量切替時間制御回路２９に入力されると、スイッチ１４が一瞬ＯＮし、内部容量２２を放電させ、容量制御信号の電圧値は最小になる。これにより、可変容量切替時間制御回路２９から出力される容量制御信号の電圧値に比例して、連続的に容量値を変化させることができる可変容量２８の容量値も最小になる。
【００６４】
上記のように制御された周波数シンセサイザーは、チャージポンプ３の出力端から、低域通過フィルタ４の入力端だけでなく、可変容量２８を経由して充放電に時間がかかる低域通過フィルタ４の容量に対しても信号を入力することが出来るため、低域通過フィルタ部ゲイン（ＫＬＰＦ）が高くなり、高速に周波数引込みが出来る。
【００６５】
その後、定電流源２３によって内部容量２２に充電がされ、内部容量２２の端子間電圧が連続的に大きくなり、可変容量２８の容量値も連続的に大きくなる。最終的には、定電
流源２３によって内部容量２２への充電が進み、内部容量２２の端子間電圧が更に大きくなり、この結果、容量制御信号の電圧値が最大になり、可変容量２８の容量値が最大になる。この状態は、その後、新たなチャンネル切替えパワーセーブ解除信号ＰＳｏｆｆが、可変容量切替時間制御回路２９に入力されるまで維持される。
【００６６】
（第７の実施の形態）
図７は、本発明の第７の実施の形態に係る周波数シンセサイザーの一構成例を示す回路ブロック図である。なお、図７において、第５の実施の形態の説明で参照した図５と同じ構成または機能を有する部分については、同一の符号を付している。
【００６７】
本実施の形態は、第５の実施の形態の構成に加えて、周波数シンセサイザーがロックしたことを検出するロック検出回路２４と、チャンネル切替えが始まり、ロック検出回路２４からのロック検出信号ＬＤｓｉｇｎａｌを検出すると、可変容量切替時間制御回路２９の２nカウンタ１６から出力されるスイッチ制御信号ＳＷＣの値を切り替えるロック制御
信号検出器２６を設けた構成を有している。
【００６８】
次に、以上のように構成された本実施の形態による周波数シンセサイザーの動作について説明する。
【００６９】
チャンネル切替えパワーセーブ解除信号ＰＳｏｆｆが、可変容量切替時間制御回路２９に入力されると、それまで停止していた２nカウンタ１６の出力端子Ｑ１〜Ｑ２nの全てが論理“Ｈ”レベルを出力する。これにより、２nカウンタ１６の出力信号であるスイッチ
制御信号ＳＷＣが、可変容量２８のｎ個のスイッチ１４を全てＯＦＦに制御し、可変容量２８は、小さい値になる。
【００７０】
ロック検出回路２４が、周波数シンセサイザーのロックを検出し、ロック検出信号ＬＤｓｉｇｎａｌを出力すると同時に、スイッチ制御信号ＳＷＣは、スイッチ制御信号検出器１７にて検出され、それまで停止していたＮ分周器１５が動作し、Ｎ分周器１５は、水晶発信器１からの基準信号を１／Ｎした周波数の信号を出力する。その結果、その周波数の信号をクロック信号とする２nカウンタ１６が動作し始める。
【００７１】
上記のように制御された周波数シンセサイザーは、チャージポンプ３の出力端から、低域通過フィルタ４の入力端だけでなく、可変容量２８を経由して充放電に時間がかかる低域通過フィルタ４の固定容量に対しても信号を入力することが出来るため、低域通過フィルタ部ゲイン（ＫＬＰＦ）が高くなり、高速に周波数引込みが出来る。
【００７２】
また、ダウンカウントを始めた２nカウンタ１６の出力信号であるスイッチ制御信号Ｓ
ＷＣが、可変容量２８のｎ個のスイッチ１４を制御し、少しずつ滑らかに可変容量２８の容量値を大きくする。この際、切替えの時間間隔は、水晶発振器１からの基準信号をＮ分周器１５にて１／Ｎした周波数を有する信号の周期にて切り替わる。（基準信号の周期）×Ｎ×２nの時間経過後、２nカウンタ１６の出力端子Ｑ１〜Ｑ２nの全てが論理“Ｌ”レ
ベルを出力する。
【００７３】
この結果、スイッチ制御信号ＳＷＣが可変容量の容量値を大きな値にすると同時に、スイッチ制御信号検出器１７にて検出された信号により、Ｎ分周器１５にリセットがかかり、Ｎ分周器１５の出力信号であるクロック信号の周波数がゼロとなる。これにより、クロック供給が停止された２nカウンタ１６も停止する。この状態は、新たなチャンネル切替
えパワーセーブ解除信号ＰＳｏｆｆが、可変容量切替時間制御回路２９に入力されるまで維持される。
【００７４】
（第８の実施の形態）
図８は、本発明の第８の実施の形態に係る周波数シンセサイザーの一構成例を示す回路ブロック図である。なお、図８において、第１の実施の形態の説明で参照した図１と同じ構成または機能を有する部分については、同一の符号を付している。
【００７５】
本実施の形態による周波数シンセサイザーは、図１２に示した従来の周波数シンセサイザーの構成に加えて、水晶発振器１から出力される基準信号を分周する第１の可変分周器３０、可変分周器６の分周信号を分周する第２の可変分周器３１、および周波数位相比較器２からなる可変ゲイン位相比較器３２と、第１の可変分周器３０および第２の可変分周器３１の分周比の切替え幅と切替時間を制御する分周比切替時間制御回路３３とから構成されている。なお、分周比切替え時間制御回路３３の構成は、図１に示す可変抵抗切替時間制御回路１２の構成と同じである。
【００７６】
次に、以上のように構成された本実施の形態による周波数シンセサイザーの動作について説明する。
【００７７】
チャンネル切替えパワーセーブ解除信号ＰＳｏｆｆが、分周比切替時間制御回路３３に入力されると、それまで停止していた２nカウンタ１６の出力端子Ｑ１〜Ｑ２nの全てが論理“Ｈ”レベルを出力する。この結果、２nカウンタ１６の出力信号であるスイッチ制御
信号ＳＷＣにより、第１の可変分周器３０、第２の可変分周器３１の分周比が１（＝２0
）になる。
【００７８】
また、同時に、スイッチ制御信号ＳＷＣは、スイッチ制御信号検出器１７にて検出され、それまで停止していたＮ分周器１５を動作させ、Ｎ分周器１５は、水晶発信器１からの基準信号を１／Ｎした周波数の信号を出力する。その結果、その周波数の信号をクロック信号とする２nカウンタ１６が動作し始める。
【００７９】
上記のように制御された周波数シンセサイザーは、可変ゲイン位相比較器３２のゲイン（ＫＰＦＤ）が高くなり、高速に周波数引込みが出来る。
【００８０】
また、ダウンカウントを始めた２nカウンタ１６の出力信号であるスイッチ制御信号Ｓ
ＷＣが、第１の可変分周器３０と第２の可変分周器３１の分周比を制御し、少しずつ滑らかに分周比を大きくする。この際、切替えの時間間隔は、水晶発振器１からの基準信号をＮ分周器１５にて１／Ｎした周波数を有する信号の周期にて切り替わる。
【００８１】
（基準信号の周期）×Ｎ×２nの時間経過後、２nカウンタ１６の出力端子Ｑ１〜Ｑ２n
全てが論理“Ｌ”レベルを出力する。この結果、スイッチ制御信号ＳＷＣにより、第１の可変分周器３０と第２の可変分周器３１の分周比が最大の２nになり、同時に、スイッチ
制御信号検出器１７にて検出された信号により、Ｎ分周器１５にリセットがかかり、Ｎ分周器１５の出力信号の周波数はゼロとなる。これにより、クロック供給が停止された２n
カウンタ１６も停止する。この状態は、新たなチャンネル切替えパワーセーブ解除信号ＰＳｏｆｆが、分周比切替時間制御回路３３に入力されるまで維持される。
【００８２】
（第９の実施の形態）
図９は、本発明の第９の実施の形態に係る周波数シンセサイザーの一構成例を示す回路ブロック図である。なお、図９において、第８の実施の形態の説明で参照した図８と同じ構成または機能を有する部分については、同一の符号を付している。
【００８３】
本実施の形態による周波数シンセサイザーは、図８に示した第８の実施の形態による周波数シンセサイザーの構成に加えて、ロック検出回路２４と、ロック検出信号検出器２６
とを備えた構成を有している。チャンネル切替えが始まり、周波数シンセサイザーがロックしたことがロック検出回路２４で検出され、ロック検出信号ＬＤｓｉｇｎａｌをロック制御信号検出器２６が検出すると、スイッチ制御信号ＳＷＣの値を切り替えることが出来る。
【００８４】
次に、以上のように構成された本実施の形態による周波数シンセサイザーの動作について説明する。
【００８５】
チャンネル切替えパワーセーブ解除信号ＰＳｏｆｆが、分周比切替時間制御回路３３に入力されると、それまで停止していた２nカウンタ１６の出力端子Ｑ１〜Ｑ２n全てが論理“Ｈ”レベルを出力する。これにより、２nカウンタ１６の出力信号であるスイッチ制御
信号ＳＷＣにより、第１の可変分周器３０、第２の可変分周器３１の分周比が１（＝２0
）になる。
【００８６】
ロック検出回路２４が、周波数シンセサイザーのロックを検出し、ロック検出信号ＬＤｓｉｇｎａｌを出力すると同時に、ロック制御信号検出器２６が動作し、スイッチ制御信号ＳＷＣは、スイッチ制御信号検出器１７にて検出され、それまで停止していたＮ分周器１５を動作させ、Ｎ分周器１５は、水晶発信器１からの基準信号を１／Ｎした周波数の信号を出力する。その結果、その周波数の信号をクロック信号とする２nカウンタ１６が動
作し始める。
【００８７】
上記のように制御された周波数シンセサイザーは、可変ゲイン位相比較器３２のゲイン（ＫＰＦＤ）が高くなり、高速に周波数引込みが出来る。
【００８８】
また、ダウンカウントを始めた２nカウンタ１６の出力信号であるスイッチ制御信号Ｓ
ＷＣが、第１の可変分周器３０と第２の可変分周器３１の分周比を制御し、少しずつ滑らかに分周比を大きくする。この際、切替えの時間間隔は、水晶発振器１からの基準信号をＮ分周器１５にて１／Ｎした周波数を有する信号の周期にて切り替わる。
【００８９】
（基準信号の周期）×Ｎ×２nの時間経過後、２nカウンタ１６の出力端子Ｑ１〜Ｑ２n
全てが論理“Ｌ”レベルを出力する。この結果、スイッチ制御信号ＳＷＣにより、第１の可変分周器３０と第２の可変分周器３１の分周比が最大の２nになり、同時に、スイッチ
制御信号検出器１７にて検出された信号により、Ｎ分周器１５にリセットがかかり、Ｎ分周器１５の出力信号の周波数はゼロとなる。これにより、クロック供給が停止された２n
カウンタ１６も停止する。この状態は、新たなチャンネル切替えパワーセーブ解除信号ＰＳｏｆｆが、分周比切替時間制御回路３３に入力されるまで維持される。
【００９０】
（第１０の実施の形態）
図１０は、本発明の第１０の実施の形態に係る周波数シンセサイザーの一構成例を示す回路ブロック図である。なお、図１０において、第１の実施の形態の説明で参照した図１と同じ構成または機能を有する部分については、同一の符号を付している。
【００９１】
本実施の形態は、第１の実施の形態における可変抵抗１１を削除し、電圧制御発振器５に代えて、可変ゲイン電圧制御発振器３４を設け、可変抵抗切替時間制御回路１２に代えて、可変ゲイン電圧制御発振器３４のゲインの切替え幅および切替え時間を制御するゲイン切替時間制御回路３５を設けたものである。なお、ゲイン切替時間制御回路３５は、可変抵抗切替時間制御回路１２と同じ構成を有する。
【００９２】
次に、以上のように構成された本実施の形態による周波数シンセサイザーの動作について説明する。
【００９３】
チャンネル切替えパワーセーブ解除信号ＰＳｏｆｆが、可変ゲイン電圧制御発振器切替時間制御回路３５に入力されると、それまで停止していた２nカウンタ１６の出力端子Ｑ
１〜Ｑ２n全てが論理“Ｈ”レベルを出力する。これにより、２nカウンタ１６の出力信号であるスイッチ制御信号ＳＷＣが、可変ゲイン電圧制御発振器３４のゲインを高くする。
【００９４】
また、同時に、スイッチ制御信号ＳＷＣは、スイッチ制御信号検出器１７にて検出され、それまで停止していたＮ分周器１５を動作させ、Ｎ分周器１５は、水晶発振器１からの基準信号を１／Ｎした周波数の信号を出力する。その結果、その周波数の信号をクロック信号とする２nカウンタ１６が動作し始める。
【００９５】
上記のように制御された周波数シンセサイザーは、可変ゲイン電圧制御発振器３４のゲイン（ＫＶＣＯ）が高くなり、高速に周波数引込みが出来る。
【００９６】
また、ダウンカウントを始めた２nカウンタ１６の出力信号であるスイッチ制御信号Ｓ
ＷＣが、可変ゲイン電圧制御発振器３４のゲインを滑らかに低くしていく。この際、切替えの時間間隔は、水晶発振器１からの基準信号をＮ分周器１５にて１／Ｎした周波数を有する信号の周期にて切り替わる。
【００９７】
（基準信号の周期）×Ｎ×２nの時間経過後、２nカウンタ１６の出力端子Ｑ１〜Ｑ２n
全てが論理“Ｌ”レベルを出力する。この結果、スイッチ制御信号ＳＷＣが、可変ゲイン電圧制御発振器３４のゲインを最低にすると同時に、スイッチ制御信号検出器１７にて検出された信号により、Ｎ分周器１５にリセットがかかり、Ｎ分周器１５の出力信号の周波数がゼロとなる。これにより、クロック供給が停止された２nカウンタ１６も停止する。
この状態は、新たなチャンネル切替えパワーセーブ解除信号ＰＳｏｆｆが、ゲイン切替時間制御回路３５に入力されるまで維持される。
【００９８】
（第１１の実施の形態）
図１１は、本発明の第１１の実施の形態に係る周波数シンセサイザーの一構成例を示す回路ブロック図である。なお、図１１において、第１０の実施の形態の説明で参照した図１０と同じ構成または機能を有する部分については、同一の符号を付している。
【００９９】
本実施の形態による周波数シンセサイザーは、図１０に示した第１０の実施の形態による周波数シンセサイザーの構成に加えて、ロック検出回路２４と、ロック検出信号検出器２６を備えた構成を有している。チャンネル切替えが始まり、周波数シンセサイザーがロックしたことがロック検出回路２４で検出され、ロック検出信号ＬＤｓｉｇｎａｌをロック制御信号検出器２６が検出すると、スイッチ制御信号ＳＷＣの値を切り替えることが出来る。
【０１００】
次に、以上のように構成された本実施の形態による周波数シンセサイザーの動作について説明する。
【０１０１】
チャンネル切替えパワーセーブ解除信号ＰＳｏｆｆが、ゲイン切替時間制御回路３５に入力されると、それまで停止していた２nカウンタ１６の出力端子Ｑ１〜Ｑ２n全てが論理“Ｈ”レベルを出力する。これにより、２nカウンタ１６の出力信号であるスイッチ制御
信号ＳＷＣが、可変ゲイン電圧制御発振器３４のゲインを高くする。
【０１０２】
ロック検出回路２４が、周波数シンセサイザーのロックを検出し、ロック検出信号ＬＤｓｉｇｎａｌを出力すると同時に、ロック制御信号検出器２６が動作し、スイッチ制御信号ＳＷＣは、スイッチ制御信号検出器１７にて検出され、それまで停止していたＮ分周器
１５を動作させ、Ｎ分周器１５は、水晶発信器１からの基準信号を１／Ｎした周波数の信号を出力する。その結果、その周波数の信号をクロック信号とする２nカウンタ１６が動
作し始める。
【０１０３】
上記のように制御された周波数シンセサイザーは、可変ゲイン電圧制御発振器３２のゲイン（ＫＶＣＯ）が高くなり、高速に周波数引込みが出来る。
【０１０４】
また、ダウンカウントを始めた２nカウンタ１６の出力信号であるスイッチ制御信号Ｓ
ＷＣが、可変ゲイン電圧制御発振器３４のゲインを滑らかに低くしていく。この際、切替えの時間間隔は、水晶発振器１からの基準信号をＮ分周器１５にて１／Ｎした周波数を有する信号の周期にて切り替わる。
【０１０５】
（基準信号の周期）×Ｎ×２nの時間経過後、２nカウンタ１６の出力端子Ｑ１〜Ｑ２n
全てが論理“Ｌ”レベルを出力する。この結果、スイッチ制御信号ＳＷＣが、可変ゲイン電圧制御発振器３４のゲインを最低にすると同時に、スイッチ制御信号検出器１７にて検出された信号により、Ｎ分周器１５にリセットがかかり、Ｎ分周器１５の出力信号の周波数がゼロとなる。これにより、クロック供給が停止された２nカウンタ１６も停止する。
この状態は、新たなチャンネル切替えパワーセーブ解除信号ＰＳｏｆｆが、ゲイン切替時間制御回路３５に入力されるまで維持される。
【産業上の利用可能性】
【０１０６】
本発明に係る周波数シンセサイザーは、高速の周波数切替えと良好なＣ／Ｎ特性の両立を図ることができるという利点を有し、移動型通信機器等の用途に有用である。
【図面の簡単な説明】
【０１０７】
【図１】本発明の第１の実施の形態に係る周波数シンセサイザーの一構成例を示す回路ブロック図
【図２】本発明の第２の実施の形態に係る周波数シンセサイザーの一構成例を示す回路ブロック図
【図３】本発明の第３の実施の形態に係る周波数シンセサイザーの一構成例を示す回路ブロック図
【図４】本発明の第４の実施の形態に係る周波数シンセサイザーの一構成例を示す回路ブロック図
【図５】本発明の第５の実施の形態に係る周波数シンセサイザーの一構成例を示す回路ブロック図
【図６】本発明の第６の実施の形態に係る周波数シンセサイザーの一構成例を示す回路ブロック図
【図７】本発明の第７の実施の形態に係る周波数シンセサイザーの一構成例を示す回路ブロック図
【図８】本発明の第８の実施の形態に係る周波数シンセサイザーの一構成例を示す回路ブロック図
【図９】本発明の第９の実施の形態に係る周波数シンセサイザーの一構成例を示す回路ブロック図
【図１０】本発明の第１０の実施の形態に係る周波数シンセサイザーの一構成例を示す回路ブロック図
【図１１】本発明の第１１の実施の形態に係る周波数シンセサイザーの一構成例を示す回路ブロック図
【図１２】従来の周波数シンセサイザーの一構成例を示す回路ブロック図
【符号の説明】
【０１０８】
１  水晶発振器
２  周波数位相比較器
３  チャージポンプ
４  低域通過フィルタ
５  電圧制御発振器
６  可変分周器
１１  可変抵抗
１２  可変抵抗切替時間制御回路
１３  抵抗
１４  スイッチ
１５  Ｎ分周器
１６  ２nカウンタ
１７  スイッチ制御信号検出器
２０  能力切替チャージポンプ
２１  Ｖ→Ｉ変換回路
２２  内部容量
２３  定電流源
２４  ロック検出回路
２６  ロック検出信号検出器
２７  可変容量スイッチ
２８  可変容量
２９  可変容量切替時間制御回路
３０  第１の可変分周器
３１  第２の可変分周器
３２  可変ゲイン位相比較器
３３  分周比切替時間制御回路
３４  可変ゲイン電圧制御発振器
３５  ゲイン切替時間制御回路
【図１】
2005236431.tif 000003
【図２】
2005236431.tif 000004
【図３】
2005236431.tif 000005
【図４】
2005236431.tif 000006
【図５】
2005236431.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
2005236431.tif 000011
【図１０】
2005236431.tif 000012
【図１１】
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【図１２】
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