(57)【要約】【課題】  プラグの合わせマージンを確保し、かつコンタクト抵抗を低減させる。【解決手段】  半導体基板或いは導体膜上に絶縁膜を介して積層された導体膜を、前記絶縁膜を貫通するプラグによって接続する半導体装置において、前記プラグの断面形状が順テーパ形状となっている。その製造方法において、前記プラグとなる金属膜を半導体基板全面に形成する工程と、前記金属膜をプラグの形状にパターニングする工程と、前記プラグ間に絶縁膜を充填する工程とを有する。これらの構成によれば、プラグの形状を下方に拡がった順テーパ形状とすることができることにより、プラグのコンタクト抵抗を低減させることできるという効果がある。加えて、プラグの接続面積が拡大するので、プラグの合わせマージンの確保に有効である。更に、加工幅に余裕があるので、更なるメモリセルの縮小にも対応することが可能となる。【選択図】        図４
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【特許請求の範囲】
【請求項１】
半導体基板或いは導体膜上に絶縁膜を介して積層された導体膜を、前記絶縁膜を貫通するプラグによって接続する半導体装置において、
前記プラグの断面形状が順テーパ形状となっていることを特徴とする半導体装置。
【請求項２】
前記プラグの断面形状は壁面の傾斜が５°〜１０°程度の下方が拡がった順テーパ形状であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板或いは導体膜上に絶縁膜を介して積層された導体膜を、前記絶縁膜を貫通するプラグによって接続する半導体装置の製造方法において、
前記プラグとなる金属膜を半導体基板全面に形成する工程と、
前記金属膜をプラグの形状にパターニングする工程と、
前記プラグ間に絶縁膜を充填する工程とを有することを特徴とする半導体装置の製造方法。
【請求項４】
半導体基板或いは導体膜上に絶縁膜を介して積層された導体膜を、前記絶縁膜を貫通するプラグによって接続する半導体装置の製造方法において、
前記プラグとなる金属膜を半導体基板全面に形成する工程と、
前記金属膜を平坦化処理する工程と、
一の方向に延在するスリット状のレジストマスクを形成し、このレジストマスクを用いて、前記金属膜をラインパターンにパターニングする工程と、
前記一の方向とは直交する他の方向に延在するスリット状のレジストマスクを形成し、このレジストマスクを用いて、前記ラインパターンの金属膜をプラグの形状にパターニングする工程と、
前記半導体基板全面に絶縁膜を形成する工程と、
前記絶縁膜を平坦化処理し、この平坦化処理によって前記プラグの上面を露出させ、前記プラグ間に絶縁膜を充填する工程とを有することを特徴とする半導体装置の製造方法。
【請求項５】
前記パターニングを、ガスを使ったドライエッチングによって行なうことを特徴とする請求項３又は請求項４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、微細なコンタクトを有する半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
ＳＲＡＭ(Static Random Access Memory)等の半導体記憶装置では、メモリセルが多数形成されたメモリセルアレイの周囲に、メモリセルとデータの授受を行なうためのデコーダ或いはＩ／Ｏ制御回路等の周辺回路が形成されている。半導体記憶装置のメモリセルアレイでは、メモリセルが通常Ｍビットの膨大な規模で形成されており、単位メモリセルのわずかな縮小でも、チップ全体では大きな縮小となるため、限界までメモリセルを縮小する必要がある。
【０００３】
ＳＲＡＭのメモリセルは、２個のインバータの入出力を互いに結線した構成となっており、転送用、駆動用及び負荷用のＦＥＴ２つずつ計６つのＦＥＴが形成され、これらのＦＥＴを半導体基板主面上に層間絶縁膜を介して形成された金属配線が接続している。金属配線と半導体基板主面若しくは他の金属配線とは、層間絶縁膜を貫通するプラグによって接続されている。
【０００４】
前述したメモリセル面積を縮小してコストの低減或いは記憶容量の大容量化を図るためにＳＲＡＭを構成するＦＥＴの微細化が進められており、このため配線を接続するためのコンタクトプラグを形成する場合に、ゲート電極に隣接する狭いソース領域或いはドレイン領域に、プラグを形成するための微細なコンタクト孔を形成しなければならなくなっており、コンタクト孔の合わせマージンが低下している。
【０００５】
このため、例えば下記特許文献１には、ゲート電極のサイドウォールと層間絶縁膜とにエッチング選択比の異なる材料を用いることにより合わせマージンを確保する技術が開示されている。
【０００６】
【特許文献１】特開平１１−８７６５７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、特許文献１に開示されている技術では層間絶縁膜及びサイドウォールに用いる絶縁膜材料にエッチング選択比の制限が課せられ、場合によっては最適な材料を選択できないことがある。
【０００８】
また、ガスを用いたドライエッチングによってコンタクト孔の加工を行なう場合には、孔の形状は壁面の傾斜が５°〜１０°程度の上方が拡がった逆テーパ形状となる。このため、例えば５００ｎｍの厚さの層間絶縁膜に１６０ｎｍ幅の開口を設ける場合には、コンタクト孔の底面では傾斜によって幅が１１６ｎｍ〜７２ｎｍ程度と狭くなってしまい、面積比では開口に対して底面の面積が半分から１／４程度となるために、基板とのコンタクト抵抗が増加してしまうという問題がある。これを防止するために層間絶縁膜を薄くした場合には、層間絶縁耐圧が劣化してしまう。
【０００９】
本発明の課題は、これらの問題点を解決し、プラグの合わせマージンを確保し、かつコンタクト抵抗を低減させることが可能な技術を提供することにある。
本発明の前記ならびにその他の課題と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
半導体基板或いは導体膜上に絶縁膜を介して積層された導体膜を、前記絶縁膜を貫通するプラグによって接続する半導体装置において、前記プラグの断面形状が順テーパ形状となっている。
【００１１】
その製造方法において、前記プラグとなる金属膜を半導体基板全面に形成する工程と、前記金属膜をプラグの形状にパターニングする工程と、前記プラグ間に絶縁膜を充填する工程とを有する。
【００１２】
上述した本発明によれば、プラグの形状を下方に拡がった順テーパ形状とすることができることにより、プラグのコンタクト抵抗を低減させることできるという効果がある。加えて、プラグの接続面積が拡大するので、プラグの合わせマージンの確保に有効である。更に、エッチング加工の幅に余裕があるので、更なるメモリセルの縮小にも対応することが可能となる。
【発明の効果】
【００１３】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
（１）本発明によれば、プラグの形状を下方に拡がった順テーパ形状とすることができるという効果がある。
（２）本発明によれば、上記効果（１）により、プラグの接続面積が確保されるので、プラグのコンタクト抵抗を低減させることができるという効果がある。
（３）本発明によれば、上記効果（１）により、プラグの接続面積が拡大するので、プラグの合わせマージンの確保に有効であるという効果がある。
（４）本発明によれば、金属膜をエッチング除去して形成したプラグ間に層間絶縁膜を充填するので、加工が容易となるという効果がある。
（５）本発明によれば、上記効果（４）により、加工幅に余裕があるので、更なるメモリセルの縮小にも対応することができるという効果がある。
（６）本発明によれば、上記効果（４）により、更なるメモリセル縮小の際にも、プラグの合わせマージンを確保することができるという効果がある。
（７）本発明によれば、上記効果（５）により、プラグの位置不良が低減するので半導体装置の歩留が向上するという効果がある。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態を説明する。
なお、実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００１５】
図１及び図２は、本発明の一実施の形態の半導体装置であるＳＲＡＭのメモリセルを示す部分平面図であり、図１はプラグ形成前の状態を図２はプラグ形成後の状態を示している。図３は図１中のａ‐ａ線に沿った部分縦断面図であり、図４は図２中のａ‐ａ線に沿った部分縦断面図である。
【００１６】
図１または図２に示すＳＲＡＭでは、二点鎖線にて囲まれた領域が１つのメモリセルになっており、ｎ型の駆動用ＦＥＴＱｄ及び転送用ＦＥＴＱｔと、ｐ型の負荷用ＦＥＴＱｌとを組み合わせた相補型のインバータをクロス接続した構成となっている。
【００１７】
各ＦＥＴの形成される活性領域は、シリコンを用いた半導体基板１に形成されたウェル２をトレンチ状の分離絶縁膜３によって分離したＦＥＴの活性領域にＦＥＴのソース領域４及びドレイン領域４が形成されており、半導体基板主面上にゲート絶縁膜５を介してゲート電極６が形成されている。ゲート電極６の側面にはサイドウォール７が形成され、ゲート電極６の上面は酸化シリコン等の絶縁膜８によって覆われている。
【００１８】
メモリセル回路としては、一方のインバータの入力となる共通ゲート電極４と他方のインバータの出力となる駆動用ＦＥＴのドレイン領域４及び負荷用ＦＥＴのドレイン領域４と転送用ＦＥＴＱｔの一端とが、破線にて示すセル内配線Ｌによって接続されている。メモリセルの各ゲート電極４は図１，２中のｘ方向に延在させてある。
【００１９】
メモリセルアレイでは、このメモリセルが対称パターンで縦横に配列させて多数形成されており、上層の金属配線によって互いに接続されてメモリセルアレイが構成されている。上層の金属配線では、負荷用ＦＥＴＱｌのソース領域４に電源配線が接続され、駆動用ＦＥＴＱｄのソース領域４に接地配線が接続され、転送用ＦＥＴＱｔのゲート電極４はワード線に接続され、転送用ＦＥＴＱｔの他端４はデータ線に接続されている。金属配線と半導体基板主面とはコンタクトプラグ９によって接続されており、隣接するメモリセルではコンタクトプラグ９を共有し、コンタクトプラグ９間は層間絶縁膜１０によって充填されている。
【００２０】
半導体記憶装置では、このメモリセルが多数形成されたメモリセルアレイが複数形成され、各メモリセルアレイの周囲に、メモリセルアレイとデータの授受を行なうためのデコーダ或いはＩ／Ｏ制御回路等の周辺回路が形成されている。
【００２１】
メモリセルの場合には、全体の回路規模が大きいので、メモリセルのわずかな縮小でもチップ全体では大きな面積となるために、限界までメモリセルを縮小する必要がある。しかし、周辺回路の場合には、回路規模が小さいので、半導体チップ全体に与える縮小の影響は小さいために、図５に部分平面図を示すようにＦＥＴは素子面積に余裕をもたせて形成されている。
【００２２】
各ＦＥＴのソース領域４、ドレイン領域４及びゲート電極６には、上層の配線層と導通させるためのプラグ９が接続されており、本実施の形態のコンタクト層のプラグ９では、図４に示すように、その形状は壁面の傾斜が５°〜１０°程度に下方が拡がった順テーパ形状となっている。
【００２３】
本実施の形態では、形状が逆テーパ形状となる従来のプラグとは異なり、プラグ９の形状が下方に拡がった順テーパ形状となっているため、ソース領域４或いはドレイン領域４とプラグ９との接続面積を確保することができるので、プラグ９のコンタクト抵抗を低減させることが可能である。
【００２４】
続いて、このプラグ９の形成される半導体装置の製造方法について、図１乃至図１０を用いて工程毎に説明する。
先ず、ｎ型単結晶シリコン等の半導体基板１に、酸化膜をパターニングしたマスクを用いて不純物を注入し、注入した不純物のアニールを行なってウェル２を形成する。続いて、半導体基板１主面にトレンチ状の分離絶縁膜３を形成して各ＦＥＴの活性領域を分離する。ＦＥＴの活性領域に酸化シリコン等のゲート絶縁膜５を形成した上に、多結晶シリコン膜に金属膜を積層し、絶縁膜８によって上面を覆ってパターニング加工したゲート電極６を形成する。
【００２５】
続いて、ゲート電極６をマスクとして用い不純物を注入し、熱処理によって注入した不純物のアニールを行なってソース領域４及びドレイン領域４を形成し、半導体基板１全面に例えば酸化シリコンを堆積させ、異方性エッチングを行ないゲート電極６の側面にサイドウォール７を形成する。この状態が図１及び図３に示す状態である。
【００２６】
次に、図６に図１中のｂ‐ｂ線に沿った縦断面図を示すように、タングステンを用いた金属膜９´を半導体基板全面に形成しＣＭＰ(Chemical Mechanical Polishing)により平坦化処理を行ない、ホトリソグラフィによってｙ方向に延在するスリット状のレジストマスク１１を形成する。このレジストマスク１１を用いて、ガスを使ったドライエッチングによって、図７に部分平面図を示すように、金属膜９´を図１，２中のｙ方向に延在するラインパターンにパターニングする。ラインパターンの断面形状は壁面の傾斜が５°〜１０°程度の下方が拡がった順テーパ形状となっている。
【００２７】
次に、図８にａ‐ａ線に沿った縦断面図を示すように、ホトリソグラフィによってｘ方向に延在するスリット状のレジストマスク１２を形成し、このレジストマスク１２を用いて、ガスを使ったドライエッチングによってラインパターンの金属膜９´を、図９に示すようにｙ方向に分離してコンタクトプラグ９にパターニングする。
【００２８】
なお、周辺回路のＦＥＴについては、同様にラインパターンの金属膜９´からコンタクトプラグ９にパターニングしてもよいし、一回のパターニングによって金属膜９´をコンタクトプラグ９にパターニングしてもよい。微細化の必要性がメモリセルよりも低いので、プラグ形成については多種の方法が考えられる。
【００２９】
次に、図１０に図中のａ‐ａ線に沿った縦断面図を示すように、酸化シリコン膜等を用いた層間絶縁膜１０を半導体基板全面に形成し、ＣＭＰによって平坦化処理し、図４に示すようにプラグ９の上面を露出させる。こうして、各プラグ９間を層間絶縁膜１０によって埋めて、配線層のコンタクト層を形成する。
【００３０】
この後、このコンタクト層上に、銅を用いた金属膜の金属配線層を層間絶縁膜によって分離して積層し、メモリセル間の配線或いは電源配線として、各メモリセル間及びメモリセルアレイと周辺回路とを接続して記憶回路を構成し、全体を覆う保護膜を形成して、この保護膜にパッド等の開口を設けて半導体記憶装置が完成する。
【００３１】
これに対して、従来のプラグ形成では、図１及び図３に示す状態から、先ず図１１に縦断面図を示すように、酸化シリコンを用いた層間絶縁膜１０を半導体基板１全面に形成しＣＭＰ(Chemical Mechanical Polishing)により平坦化処理を行ない、ホトリソグラフィによってプラグ形成領域を開口させたレジストマスク１３を形成する。このレジストマスク１３を用いて、ガスを使ったドライエッチングによって、図１２に示すようにプラグ９のパターンの孔を形成し、レジストマスク１３を除去する。次に、図１３に示すように、タングステン等を用いた金属膜９´を半導体基板１全面に形成し、ＣＭＰによって平坦化処理を行なって、図１４に示すようにプラグ９を形成する。
【００３２】
このように、層間絶縁膜１０をエッチング加工してコンタクトプラグを形成する従来の方法とは異なり、本実施の形態では金属膜９´をエッチング加工してコンタクトプラグ９を形成するので、プラグ９の形状が下方に拡がった順テーパ形状となっている。このため、ソース領域４或いはドレイン領域４との接続面積を確保することができるので、コンタクト抵抗を低減させることができる。
【００３３】
また、図２に示すメモリセルでは、メモリセル全体のサイズが２０００ｎｍ×８７０ｎｍとなっており、配線層の加工では、ｘ方向に延在するゲート電極６とは直交するｙ方向の加工に精度が求められることになる。例えばｙ方向の加工では、ゲート電極６の幅が８０ｎｍ、サイドウォール７の幅が５５ｎｍ〜６０ｎｍとすると、サイドウォール７の両端までの幅は１９０ｎｍ〜２００ｎｍとなり、残った４７０ｎｍ〜４９０ｎｍの幅に１６０ｎｍのコンタクトプラグ９を２つ形成することになる。
【００３４】
層間絶縁膜１０をエッチングして孔を形成する従来の方法ではプラグ９のために１６０ｎｍの孔を形成しなければならなかったが、金属膜９´をエッチング除去して形成したプラグ９間に層間絶縁膜１０を充填する本実施の形態のプラグでは、層間絶縁膜１０のために２３５ｎｍ〜２４５ｎｍの幅の加工を行なうことになるため、加工が容易となる。
【００３５】
また、メモリセルを縮小するために、より微細な加工を行なう場合にも、従来のコンタクト孔形成では、解像度限界からコンタクト孔の縮小が困難であり、図１５に示すように合わせマージンを縮小せざるを得なかったが、本実施の形態の方法では加工幅に余裕があるので、図１６に示すように層間絶縁膜１０の加工幅を縮小して、更なるメモリセルの縮小にも対応することが可能である。
【００３６】
このため本実施の形態では、プラグ９の合わせマージンを縮小しなくてもよいので、プラグ９の位置不良が低減するので半導体装置の歩留が向上する。加えて、プラグ９の形状が順テーパ形状となり、接続面積が拡大するので、プラグ９の合わせマージンの確保に有効である。
【００３７】
また、本実施の形態ではエッチングによって除去するのが金属膜９´であり、その後に絶縁体の層間絶縁膜１０を充填するので、仮にエッチングがサイドウォール７或いは絶縁膜８に及んだ場合でも、続く層間絶縁膜１０の形成によって絶縁体が充填されるため、短絡の生じるおそれがない。
【００３８】
以上、本発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【００３９】
例えば前述した説明では、ソース領域、ドレイン領域或いはゲート電極と接続するプラグを例として説明したが、層間絶縁膜を介して積層された配線と配線とを接続するプラグに本発明を適用してもよい。また、半導体記憶装置について説明したがＳＲＡＭ混載システムＬＳＩ等の他の半導体装置であっても、プラグを有する半導体装置であれば、適用が可能である。
【図面の簡単な説明】
【００４０】
【図１】本発明の一実施の形態である半導体装置のメモリセルを示す部分平面図である。
【図２】本発明の一実施の形態である半導体装置のメモリセルを示す部分平面図である。
【図３】図１中のａ−ａ線に沿った縦断面図である。
【図４】図２中のａ−ａ線に沿った縦断面図である。
【図５】本発明の一実施の形態である半導体装置の周辺回路のＦＥＴを示す部分平面図である。
【図６】本発明の一実施の形態である半導体装置を工程毎に示す縦断面図である。
【図７】本発明の一実施の形態である半導体装置を工程毎に示す部分平面図である。
【図８】本発明の一実施の形態である半導体装置を工程毎に示す縦断面図である。
【図９】本発明の一実施の形態である半導体装置を工程毎に示す縦断面図である。
【図１０】本発明の一実施の形態である半導体装置を工程毎に示す縦断面図である。
【図１１】従来の半導体装置を工程毎に示す縦断面図である。
【図１２】従来の半導体装置を工程毎に示す縦断面図である。
【図１３】従来の半導体装置を工程毎に示す縦断面図である。
【図１４】従来の半導体装置を工程毎に示す縦断面図である。
【図１５】従来の半導体装置を微細化した場合を示す縦断面図である。
【図１６】本発明の一実施の形態である半導体装置を微細化した場合を示す縦断面図である。
【符号の説明】
【００４１】
１…半導体基体、２…ウェル、３…分離絶縁膜、４…ソース領域，ドレイン領域、５…ゲート絶縁膜、６…ゲート電極、７…サイドウォール、８…絶縁膜、９…プラグ、１０…層間絶縁膜、１１，１２，１３…レジストマスク、Ｌ…セル内配線、Ｑｄ…駆動用ＦＥＴ、Ｑｔ…転送用ＦＥＴ、Ｑｌ…負荷用ＦＥＴ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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