(57)【要約】【課題】製品歩留まりの高い液晶表示装置の製造方法を提供する。【解決手段】ＳＲＡＭ６０と、ゲート電極、半導体膜、並びにこの半導体膜に接続された第１電極および第２電極を有した第２薄膜トランジスタ５３および第３薄膜トランジスタ５４で構成されたＳＲＡＭ駆動回路５０と、を含む複数の画素２６を備えたアレイ基板を形成する。アレイ基板の各画素２６に駆動電圧を印加して欠陥の有無を検査する際、ＳＲＡＭ駆動回路５０を構成する第２薄膜トランジスタ５３の第１電極に、通常駆動用の電圧よりも高い電圧を印加する。【選択図】      図１
2005258007.tif 000002
【特許請求の範囲】
【請求項１】
画素電極と、前記画素電極に印加された電圧を保持するスタティックメモリ部と、前記画素電極およびスタティックメモリ部に互いに並列に接続されているとともに、それぞれゲート電極、チャネル層、並びにこのチャネル層に接続された第１電極および第２電極を有した複数の薄膜トランジスタで構成されたスタティックメモリ部駆動回路と、を含む複数の画素を備えたアレイ基板を有した液晶表示装置の製造方法において、
スタティックメモリ部およびスタティックメモリ部駆動回路を含む複数の画素を備えたアレイ基板を形成し、
前記アレイ基板の各画素に駆動電圧を印加して欠陥の有無を検査し、
前記欠陥の有無を検査する際、前記スタティックメモリ部駆動回路を構成する複数の薄膜トランジスタの少なくとも１つの薄膜トランジスタの第１電極に、通常駆動用の電圧よりも高い電圧を印加することを特徴とする液晶表示装置の製造方法。
【請求項２】
前記通常駆動用の電圧よりも高い電圧を印加する際、７ボルトないし２０ボルトの電圧を印加することを特徴とする請求項１に記載の液晶表示装置の製造方法。
【請求項３】
前記通常駆動用の電圧よりも高い電圧を印加する際、前記薄膜トランジスタのゲート電極に電圧を印加して導通状態として印加することを特徴とする請求項１に記載の液晶表示装置の製造方法。
【請求項４】
画素電極と、前記画素電極に印加された電圧を保持するスタティックメモリ部と、前記画素電極およびスタティックメモリ部に互いに並列に接続されているとともに、それぞれゲート電極、チャネル層、並びにこのチャネル層に接続された第１電極および第２電極を有した複数の薄膜トランジスタで構成されたスタティックメモリ部駆動回路と、を含む複数の画素を備えたアレイ基板を有した液晶表示装置の製造方法において、
スタティックメモリ部およびスタティックメモリ部駆動回路を含む複数の画素を備えたアレイ基板を形成し、
前記アレイ基板の各画素に駆動電圧を印加して欠陥の有無を検査し、
前記欠陥の有無を検査する際、前記スタティックメモリ部駆動回路を構成する複数の薄膜トランジスタの少なくとも１つの薄膜トランジスタの第１電極に、複数回電圧を印加することを特徴とする液晶表示装置の製造方法。
【請求項５】
前記複数回電圧を印加する際、５ボルトないし２０ボルトの電圧を印加することを特徴とする請求項４に記載の液晶表示装置の製造方法。
【請求項６】
前記複数回電圧を印加する際、前記薄膜トランジスタのゲート電極に電圧を印加して導通状態として印加することを特徴とする請求項４に記載の液晶表示装置の製造方法。
【請求項７】
前記薄膜トランジスタのゲート電極に電圧を印加して導通状態とする際、通常このゲート電極に印加する電圧よりも高い電圧を印加することを特徴とする請求項３または６に記載の液晶表示装置の製造方法。
【請求項８】
前記アレイ基板を形成する際、基板を用意し、前記基板上に前記チャネル層を形成し、前記基板およびチャネル層上に絶縁膜を成膜し、
前記絶縁膜を成膜した後、ドライエッチング法を用いて前記絶縁膜中に前記チャネル層に至るコンタクトホールを２個所に形成し、
一方のコンタクトホールに前記チャネル層に接続される前記第１電極を形成するとともに、他方のコンタクトホールに前記チャネル層に接続される前記第２電極を形成することにより前記複数の薄膜トランジスタをそれぞれ形成してアレイ基板を形成することを特徴とする請求項１または４に記載の液晶表示装置の製造方法。
【請求項９】
前記複数の薄膜トランジスタを形成する際、ドライエッチング法を用いて前記絶縁膜中に前記チャネル層に至るコンタクトホールをそれぞれ形成し、
前記第１電極および第２電極を形成する際、前記チャネル層上に付着した前記絶縁物上に前記第１電極および第２電極をそれぞれ形成することにより前記複数の薄膜トランジスタをそれぞれ形成し、
前記電圧を印加する際、前記薄膜トランジスタの第１電極に前記電圧を印加することにより、前記コンタクトホール内に付着している絶縁物中の複数の正孔に電子を充足させることを特徴とする請求項８に記載の液晶表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、液晶表示装置の製造方法に関する。
【背景技術】
【０００２】
近年、表示装置として液晶表示装置が広く利用されている。液晶表示装置は、小型、かつ、軽量であるため、ＰＤＡ（パーソナル・デジタル・アシスタント）、モバイルフォンあるいはタブレットＰＣ（パーソナルコンピュータ）のような携帯型の電子機器の表示装置として利用されている。このため、液晶表示装置は、低消費電力化が求められている。
【０００３】
一般に、液晶表示装置は、アレイ基板と、このアレイ基板に対向した対向基板と、これら両基板間に狭持された液晶層と、を備えている。アレイ基板は、複数の走査線と、これら走査線に交差した複数の信号線と、を有し、隣接した２本の走査線および隣接した２本の信号線で囲まれた各領域には画素が形成されている。
【０００４】
各画素には、走査線および信号線に接続されたスイッチング素子としての薄膜トランジスタ（以下、画素ＴＦＴと称する）、および画素電極が形成されている。更に、各画素には、低消費電力化を図るためのＳＲＡＭ（Static Random Access Memory）と、ＳＲＡＭおよび画素電極を接続するためのＳＲＡＭ駆動回路と、が形成されている（例えば、特許文献１参照）。画素ＴＦＴは画素電極と接続されている。ＳＲＡＭ駆動回路は、画素電極に対して並列に接続された駆動用の第１駆動ＴＦＴおよび第２駆動ＴＦＴで構成されている。
【０００５】
上記した液晶表示装置を用いて画像表示する際、走査線および信号線に特定の電圧を印加する。これにより、信号線に印加された電圧は、画素ＴＦＴを介して画素電極に印加される。ＳＲＡＭ駆動時、ＳＲＡＭ駆動回路は導通状態に作動するため、電圧は画素電極に印加されるとともに、ＳＲＡＭ駆動回路を介してＳＲＡＭに印加される。
【０００６】
ＳＲＡＭは印加された電圧を保持する。そのため、信号線への電圧の印加が停止した後でも、ＳＲＡＭが駆動することにより、ＳＲＡＭの保持した電圧がＳＲＡＭ駆動回路を介して画素電極に印加される。上記したことから、静止した画像表示を行う際、信号配線に電圧を頻繁に印加することなく画像表示を行うことができ、低消費電力化を図ることができる。
【０００７】
ここで、各ＴＦＴの製造方法について説明する。まず、ガラス基板を用意し、このガラス基板上にチャネル層として半導体膜を成膜する。続いて、ガラス基板および半導体膜上にゲート絶縁膜を成膜した後、半導体膜に重なった領域のゲート絶縁膜上にゲート電極を形成する。
【０００８】
その後、ゲート絶縁膜およびゲート電極上に絶縁膜を成膜する。次いで、半導体膜と重なったゲート絶縁膜および絶縁膜にコンタクトホールを形成する。これにより、半導体膜のソース領域およびドレイン領域に至る２つのコンタクトホールが形成される。その後、２つのコンタクトホールにそれぞれ電極を形成する。
【特許文献１】特開２００３−２２８３３６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、上記した各ＴＦＴのコンタクトホールを形成する工程において、半導体膜のソース領域およびドレイン領域の表面に薄く絶縁物が付着する場合がある。この場合、絶縁物が付着した個所でコンタクト不良が生じる。そのため、ＴＦＴを駆動するための微小なオン電流不足が生じる。ＳＲＡＭでは、この微小なオン電流不足が原因で電荷を保持できずにＳＲＡＭ駆動時に点欠点不良を引き起こすという課題がある。  
この発明は以上の点に鑑みなされたもので、その目的は、製品歩留まりの高い液晶表示装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
上記課題を解決するため、本発明の態様に係る液晶表示装置の製造方法は、画素電極と、前記画素電極に印加された電圧を保持するスタティックメモリ部と、前記画素電極およびスタティックメモリ部に互いに並列に接続されているとともに、それぞれゲート電極、チャネル層、並びにこのチャネル層に接続された第１電極および第２電極を有した複数の薄膜トランジスタで構成されたスタティックメモリ部駆動回路と、を含む複数の画素を備えたアレイ基板を有した液晶表示装置の製造方法において、スタティックメモリ部およびスタティックメモリ部駆動回路を含む複数の画素を備えたアレイ基板を形成し、前記アレイ基板の各画素に駆動電圧を印加して欠陥の有無を検査し、前記欠陥の有無を検査する際、前記スタティックメモリ部駆動回路を構成する複数の薄膜トランジスタの少なくとも１つの薄膜トランジスタの第１電極に、通常駆動用の電圧よりも高い電圧を印加することを特徴としている。
【００１１】
また、本発明の他の態様に係る液晶表示装置の製造方法は、画素電極と、前記画素電極に印加された電圧を保持するスタティックメモリ部と、前記画素電極およびスタティックメモリ部に互いに並列に接続されているとともに、それぞれゲート電極、チャネル層、並びにこのチャネル層に接続された第１電極および第２電極を有した複数の薄膜トランジスタで構成されたスタティックメモリ部駆動回路と、を含む複数の画素を備えたアレイ基板を有した液晶表示装置の製造方法において、スタティックメモリ部およびスタティックメモリ部駆動回路を含む複数の画素を備えたアレイ基板を形成し、前記アレイ基板の各画素に駆動電圧を印加して欠陥の有無を検査し、前記欠陥の有無を検査する際、前記スタティックメモリ部駆動回路を構成する複数の薄膜トランジスタの少なくとも１つの薄膜トランジスタの第１電極に、複数回電圧を印加することを特徴としている。
【発明の効果】
【００１２】
この発明によれば、製品歩留まりの高い液晶表示装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照しながらこの発明の実施の形態に係る液晶表示装置の製造方法について詳細に説明する。  
図３に示すように、液晶表示装置は、アレイ基板１と、このアレイ基板に所定の隙間を保持して対向配置された対向基板２と、これら両基板間に狭持された液晶層３と、を備えている。アレイ基板１は、透明な絶縁基板として、例えばガラス基板１０を備えている。
【００１４】
図２に示すように、ガラス基板１０上には、画素部１１と、この画素部の外側に位置した走査線駆動回路１２および信号線駆動回路１３と、第１方向に延びた複数の走査線２１と、第１方向と交差する第２方向に延びた複数の信号線２２と、が配設されている。各走査線２１は走査線駆動回路１２と接続され、各信号線２２は信号線駆動回路１３と接続されている。
【００１５】
また、ガラス基板１０上には、走査線駆動回路１２と接続され、かつ、第１方向に延びた複数の第１極性切替え線２４、および複数の第２極性切替え線２５が配設されている。隣接する２本の走査線２１および２本の信号線２２で囲まれた各領域に画素２６が形成されている。
【００１６】
次に、画素２６について説明する。  
各画素２６は、スイッチング素子としてのＴＦＴ（以下、第１薄膜トランジスタと称する）３０と、補助容量素子４０と、スタティックメモリ部としてのＳＲＡＭ６０と、スタティックメモリ部駆動回路としてのＳＲＡＭ駆動回路５０と、を有している。
【００１７】
図３に示すように、第１薄膜トランジスタ３０は、例えば、ダブルゲート構造を有したＮチャネル薄膜トランジスタにより構成されている。ガラス基板１０上にチャネル層として、例えばポリシリコン（ｐ−Ｓｉ）からなる半導体膜３１が成膜され、ガラス基板および半導体膜上にゲート絶縁膜３２が成膜されている。半導体膜３１と重なった領域において、ゲート絶縁膜３２上には、ゲート電極３３、３４が形成されている。
【００１８】
ゲート絶縁膜３２、およびゲート電極３３、３４上には、例えば水素含有量の多いＳｉＯ２からなる絶縁膜３５が堆積されている。ゲート絶縁膜３２および絶縁膜３５中には、半導体膜３１のソース領域Ｒｓに至る第１コンタクトホール３６、およびドレイン領域Ｒｄに至る第２コンタクトホール３７が形成されている。
【００１９】
以上のように形成された絶縁膜３５、第１コンタクトホール３６、および第２コンタクトホール３７上には、信号線２２、およびコンタクト配線３９が形成されている。半導体膜３１のソース領域Ｒｓは信号線２２と、そのドレイン領域Ｒｄはコンタクト配線３９と、それぞれ接続されている。ここで、第１コンタクトホール３６内の信号線２２を電極としての第１電極Ｅ１、第２コンタクトホール３７内のコンタクト配線３９を電極としての第２電極Ｅ２とする。
【００２０】
図１および図３に示すように、上記したように構成された第１薄膜トランジスタ３０において、ゲート電極３３、３４は走査線２１の一部を延在して形成されている。半導体膜３１のドレイン領域Ｒｄ（第１ノードｎ１）は第２ノードｎ２と接続されている。また、第１ノードｎ１は上記したコンタクト配線３９を介して第３ノードｎ３（後述する画素電極７２）と接続されている。第３ノードｎ３は、補助容量線２３で構成された補助容量素子４０と接続されている。
【００２１】
第１薄膜トランジスタ３０は、走査線２１からの走査信号（以下、走査電圧と称する）によって駆動されたときに信号線２２上の通常駆動用の電圧（以下、駆動電圧と称する）を画素電極７２に印加するよう構成されている。
【００２２】
補助容量素子４０について説明する。補助容量素子の容量は、画素電極７２に印加された駆動電圧により充放電される。補助容量素子４０がこの充放電により駆動電圧を保持すると、通常駆動時において、第１薄膜トランジスタ３０が非導通となった場合であっても、この補助容量素子で保持された駆動電圧により、画素電極７２および後述する対向電極８１間の電位差が維持される。
【００２３】
図１に示すように、ＳＲＡＭ６０は、第１インバータ６１、第２インバータ６２、およびこれらインバータをループする電流を制御するためのスイッチング素子として第４薄膜トランジスタ６３を有している。この実施の形態において、第４薄膜トランジスタ６３はＰチャネル薄膜トランジスタであり、そのゲート電極は、走査線２１の一部を延在して形成されている。
【００２４】
走査線２１からの走査電圧がＨ（ハイ）レベルのときであり、第１薄膜トランジスタ３０が導通する期間において、第４薄膜トランジスタ６３は導通しない。第４薄膜トランジスタ６３は、走査電圧がＬ（ロウ）レベルのときに導通する。
【００２５】
第６ノードｎ６は第１インバータ６１の入力端と、第１インバータの出力端は第７ノードｎ７を介して第２インバータ６２の入力端と、それぞれ接続されている。第２インバータ６２の出力端は、走査電圧により制御される第４薄膜トランジスタ６３を介して第１インバータ６１の入力端と接続されている。
【００２６】
ＳＲＡＭ駆動回路５０は、第１駆動部５１、および第２駆動部５２を有している。この実施の形態において、第１駆動部５１はダブルゲート構造を有したＮチャネル薄膜トランジスタとしての第２薄膜トランジスタ５３で構成され、第２駆動部５２もダブルゲート構造を有したＮチャネル薄膜トランジスタとしての第３薄膜トランジスタ５４で構成されている。ここで、第２薄膜トランジスタ５３および第３薄膜トランジスタ５４は、上述した第１薄膜トランジスタ３０と同様に構成されている。
【００２７】
第２薄膜トランジスタ５３のゲート電極は、第１極性切替え線２４の一部を延在して形成されている。第３薄膜トランジスタ５４のゲート電極は、第２極性切替え線２５の一部を延在して形成されている。
【００２８】
第２薄膜トランジスタ５３は第２ノードｎ２および第６ノードｎ６に、第３薄膜トランジスタ５４は第２ノードｎ２および第７ノードｎ７に、それぞれ接続されている。上記したことから、第２薄膜トランジスタ５３および第３薄膜トランジスタ５４は、画素電極７２およびＳＲＡＭ６０に互いに並列に接続されている。
【００２９】
ＳＲＡＭ駆動回路５０は、画素電極７２およびＳＲＡＭ６０間の電気的な接続を制御する他、ＳＲＡＭで保持された駆動電圧の出力極性の制御にも寄与している。静止画表示モードにおいて、これら第２薄膜トランジスタ５３および第３薄膜トランジスタ５４は、例えば１フレーム毎に第１極性切替え線２４および第２極性切替え線２５にＨレベルの電圧を交互に印加することにより制御される。ここで、１フレームとは、全ての画素を順次走査し再び同一の画素を走査するまでの時間である。
【００３０】
図２、および図３に示すように、複数の薄膜トランジスタ、補助容量素子４０、ＳＲＡＭ駆動回路５０、ＳＲＡＭ６０、および各種配線が形成されたガラス基板１０上の画素部１１には、着色層７１が形成されている。それぞれ隣接した２本の走査線２１および２本の信号線２２で囲まれた領域の着色層７１上には、ＩＴＯ（Indium Tin Oxide）等の透明な導電膜により画素電極７２が形成されている。
【００３１】
ここで、画素電極７２は、コンタクト配線３９を介して第１薄膜トランジスタ３０と接続されているとともに、補助容量素子４０およびＳＲＡＭ駆動回路５０とも接続されていることはいうまでもない。着色層７１および画素電極７２上には配向膜７３が成膜されている。
【００３２】
一方、対向基板２は、透明な絶縁基板として、例えばガラス基板８０を備えている。ガラス基板８０上には、ＩＴＯ等の透明な導電膜からなる対向電極８１、および配向膜８２が順次形成されている。
【００３３】
アレイ基板１および対向基板２は、図示しない複数のスペーサにより所定の隙間を保持して対向配置され、画素部１１の周縁に配設された図示しないシール材により接合されている。アレイ基板１、対向基板２、およびシール材で囲まれた領域には液晶層３が形成されている。なお、シール材の一部に形成された液晶注入口は、図示しない封止材で封止されている。アレイ基板１の外面側には図示しないバックライトが配設されている。上記したように液晶表示装置が構成されている。
【００３４】
次に、上記した液晶表示装置の動作を説明する。  
始めに、ＳＲＡＭ６０を用いずに画像表示を行う通常表示モードについて説明する。  
まず、第１極性切替え線２４および第２極性切替え線２５をＬレベルに維持した状態で、走査線駆動回路１２が走査電圧を１フレーム期間ごとに順次複数の走査線２１に印加する。各走査線２１は、走査電圧により１水平走査期間だけＨレベルまたはＬレベルに維持される。信号線駆動回路１３は、水平走査期間毎にレベル反転される１行分の駆動電圧をそれぞれ複数の信号線２２に印加する。
【００３５】
第１薄膜トランジスタ３０は、対応走査線２１からのＨレベルの走査電圧により導通し、対応信号線２２に印加された駆動電圧を取り込み、画素電極７２に印加する。第１薄膜トランジスタ３０が１水平走査期間後に非導通となり、画素電極７２を電気的なフローティング状態にすると、この駆動電圧は再び第１薄膜トランジスタが導通するまで補助容量素子４０によって保持される。これにより、補助容量素子４０で保持された電圧を用いて画像表示が行われる。
【００３６】
次に、ＳＲＡＭ６０を用いて画像表示を行う静止画表示モードについて説明する。  
静止画表示モードに移行する場合、まず、第１極性切替え線２４を最初の１フレーム期間である静止画書込み期間Ｈレベルに、第２極性切替え線２５をＬレベルに維持する。上記したようにＨレベルまたはＬレベルに維持した状態で、静止画用の駆動電圧がこのフレーム期間において１水平走査期間毎に信号線２２印加される。
【００３７】
続く、静止画保持期間において、ＳＲＡＭ６０の出力極性を反転させるために１フレーム期間毎に、第１極性切替え線２４および第２極性切替え線２５に交互にＨレベルの電圧が印加される。
【００３８】
上記したように、静止画表示モードの静止画書込み期間に相当する第１フレーム期間において、第１極性切替え線２４にＨレベルの電圧が印加され、第１極性切替え線がＨレベルに維持されると、２値の静止画情報に対応する駆動電圧が、第１薄膜トランジスタ３０を介して画素電極７２に印加されるとともに、第２薄膜トランジスタ５３を介してＳＲＡＭ６０に印加される。
【００３９】
静止画保持期間において、例えば、第１極性切替え線２４にＬレベル、第２極性切替え線２５にＨレベルの電圧が印加されると、上記した駆動電圧は第１インバータ６１によってレベル反転され出力駆動電圧として第３薄膜トランジスタ５４を介して画素電極７２に印加される。上記したように、静止画表示モードの期間、画素電極７２にＨレベルおよびＬレベルの電圧を交互に印加することにより表示特性を安定化できる。
【００４０】
次に、信号線２２にＬレベルの駆動電圧を印加する場合の通常表示モードおよび静止画表示モードについて説明する。  
第１極性切替え線２４および第２極性切替え線２５にＬレベルの電圧を印加した状態で、走査線２１にＨレベルの走査電圧が印加され第１薄膜トランジスタ３０が導通する。このため、信号線２２に印加されたＬレベルの駆動電圧は、第１薄膜トランジスタ３０を介して画素電極７２に印加される。
【００４１】
更に、第１極性切替え線２４にＨレベルの電圧を印加して第２薄膜トランジスタ５３を導通させることにより、Ｌレベルの駆動電圧が第１インバータ６１に印加される。その後、走査線２１にＬレベルの走査電圧を印加して第１薄膜トランジスタ３０を非導通状態にすると同時に、第４薄膜トランジスタ６３を導通させる。これにより、第１インバータ６１および第２インバータ６２は、画素電極７２に印加されたＬレベルの駆動電圧の記憶保持を開始するため、静止画表示モード（ＳＲＡＭ駆動モード）となる。これにより、ＳＲＡＭ６０で記憶保持された電圧を用いて画像表示が行われる。
【００４２】
次に、上記した液晶表示装置の製造方法について説明する。  
図３に示すように、まず、ガラス基板１０を用意し、用意したガラス基板上に、成膜やパターニングを繰り返し、第１薄膜トランジスタ３０および各種配線を形成する。
【００４３】
より詳しくは、ガラス基板１０上に半導体膜３１を成膜する。続いて、ガラス基板１０および半導体膜３１上にゲート絶縁膜３２を成膜した後、半導体膜に重なった領域のゲート絶縁膜上にゲート電極３３、３４を形成する。その後、ゲート絶縁膜３２およびゲート電極３３、３４上に絶縁膜３５を成膜する。次いで、半導体膜３１と重なったゲート絶縁膜３２および絶縁膜３５に第１コンタクトホール３６、および第２コンタクトホール３７を形成する。
【００４４】
各薄膜トランジスタの第１コンタクトホール３６、および第２コンタクトホール３７を形成する際、水素を含有した絶縁膜３５をドライエッチング法を用いて除去することにより形成する。ドライエッチング法としては、例えばイオンビームを照射して絶縁膜３５を除去する方法が挙げられる。
【００４５】
上記したようにドライエッチング法を用いた場合、図４に示すように、半導体膜３１のソース領域Ｒｓおよびドレイン領域Ｒｄ上には、絶縁膜３５の残渣が絶縁物３８となり付着する場合がある。
【００４６】
その後、第１コンタクトホール３６に第１電極Ｅ１を形成するとともに、第２コンタクトホール３７に第２電極Ｅ２を形成する。このため、上記したように絶縁物３８が付着した場合、例えば第１薄膜トランジスタ３０において、実際の信号線２２は絶縁物３８を介して半導体膜３１と接続されている。図示しないコンタクト配線３９も絶縁物３８を介して半導体膜３１と接続されている。これにより、半導体膜３１と、信号線２２およびコンタクト配線３９と、の接続個所において、コンタクト不良が生じる。第１薄膜トランジスタ３０を形成する際、第２薄膜トランジスタ５３や第３薄膜トランジスタ５４等の他の複数の薄膜トランジスタも同時に形成する。
【００４７】
絶縁物３８は第１薄膜トランジスタ３０に限らず、第２薄膜トランジスタ５３や第３薄膜トランジスタ５４等、他の薄膜トランジスタに付着する場合があることはいうまでもない。次いで、図３に示すように、ガラス基板１０上に着色層７１、画素電極７２、および配向膜７３を順次形成することにより、アレイ基板１が完成する。
【００４８】
ここで、薄膜トランジスタにコンタクト不良が生じる点を説明する。各薄膜トランジスタ、例えば第１薄膜トランジスタ３０を形成する際、絶縁膜３５をドライエッチングすることにより、第１コンタクトホール３６および第２コンタクトホール３７が形成される。このため、ドライエッチング法を用いた場合、半導体膜３１上に絶縁物３８が付着する恐れがある。上記したことは、ドライエッチング法特有であり、ウエットエッチング法を用いた場合、半導体膜３１上に絶縁物３８が付着することはない。また、絶縁膜３５が水素を含有している場合、再結合しやすい水素の性質上、半導体膜３１上に絶縁物３８が付着することが多くなる。
【００４９】
一方、対向基板２において、ガラス基板８０を用意し、用意したガラス基板上に対向電極８１、および配向膜８２を順次形成することにより、対向基板２が完成する。  
次いで、アレイ基板１の画素部１１の周縁部に、シール材を塗布する。このシール材を塗布する際、液晶注入口を除いて塗布する。続いて、アレイ基板１および対向基板２を複数のスペーサにより所定の隙間を保持して対向配置し、アレイ基板１および対向基板２をシール材により貼り合せる。
【００５０】
次に、シール材の一部に形成された液晶注入口から液晶を注入した後、液晶注入口を封止する。これにより、アレイ基板１および対向基板２の間に液晶が封入され、液晶層３が形成される。その後、アレイ基板１の外面側にバックライトを配設する。
【００５１】
製造工程の一工程として、上記した画素２６の欠陥の有無を検査し、点欠陥が有る場合はリペア工程を行う。  
検査工程では、まず、走査線駆動回路１２、および信号線駆動回路１３を通じて走査線２１、信号線２２、補助容量線２３、第１極性切替え線２４、および第２極性切替え線２５にそれぞれ通常表示モード用の電圧を印加し、画素２６に電荷をチャージする。
【００５２】
そして、各画素２６の点欠陥の有無を検査する。より詳しくは、ＳＲＡＭ駆動回路５０およびＳＲＡＭ６０を除く各画素２６の欠陥の有無を検査する。各画素２６に電荷をチャージする際、例えば黒色表示用の電圧を印加する。これにより、各画素２６は黒色表示となるが、欠陥の画素はバックライトからの光が抜けるため白色表示となる。このため、例えば、通常表示モード時に画素部１１（表示画面）を目視することで欠陥の画素２６の有無を判別できる。
【００５３】
第１薄膜トランジスタ３０の半導体膜３１上に絶縁物３８が付着している場合、その絶縁物が付着した画素２６は通常表示モード時に欠陥画素となることが考えられる。しかしながら、絶縁物３８は薄膜状のため、その電気的抵抗は低い。このため、第１薄膜トランジスタ３０に絶縁物３８が付着している場合であっても、その絶縁物が付着した画素２６は通常表示モード時に欠陥画素とはならない。
【００５４】
この実施の形態において、各画素２６の点欠陥はないものとする。通常表示モード時に欠陥の画素２６が検出された場合、このリペア工程において、修復されることはいうまでもない。
【００５５】
続いて、走査線駆動回路１２、および信号線駆動回路１３を通じて走査線２１、信号線２２、補助容量線２３、第１極性切替え線２４、および第２極性切替え線２５にそれぞれ静止画表示モード用の電圧を印加し、画素２６に電荷をチャージする。
【００５６】
そして、ＳＲＡＭ６０の駆動状態を検査する。各画素２６に電荷をチャージする際、まず、走査線２１にＨレベルの走査電圧、第１極性切替え線２４にＨレベルの電圧、第２極性切替え線２５にＬレベルの電圧をそれぞれ印加する。これにより、第１薄膜トランジスタ３０のゲート電極および第２薄膜トランジスタ５３のゲート電極にＨレベルの電圧が印加され、第１薄膜トランジスタおよび第２薄膜トランジスタが導通状態となる。
【００５７】
この状態で、信号線２２に駆動電圧として例えばＬレベルの電圧を印加する。これより、信号線２２に印加したＬレベルの電圧は、第１薄膜トランジスタ３０、および第２薄膜トランジスタ５３を介して第１インバータ６１の入力端に印加される。
【００５８】
その後、走査電圧をＨレベルからＬレベルに反転することにより、ＳＲＡＭ６０がＬレベルの電圧を記憶保持する。ＳＲＡＭ６０で記憶保持されたＬレベルの電圧は第２薄膜トランジスタ５３を介して画素電極７２に印加される。
【００５９】
上記したように、静止画表示モード時、画素電極７２にＬレベルの電圧が印加され、この画素電極と対向電極８１とに電位差が生じるため白色表示となる。これにより、各画素２６は白色表示となるが、欠陥の画素のみ黒色表示となる。このため、静止画表示モード時に、例えば、画素部１１（表示画面）を目視することで欠陥の画素２６の有無を判別できる。そこで、静止画表示モード時に、欠陥の画素２６の有無を判別したところ、画素部１１に１２個の欠陥画素が検出された。
【００６０】
ここで、第１駆動部５１を構成する第２薄膜トランジスタ５３の半導体膜３１上に絶縁物３８が付着している場合、その絶縁物が付着した画素２６は静止画表示モード時に欠陥画素となることが考えられる。すなわち、駆動電圧を第１インバータ６１に印加する時に、第２薄膜トランジスタ５３が微小なコンタクト不良状態である場合、第１インバータ６１の入力端に十分にＬレベルの駆動電圧を印加することが困難である。これにより、静止画表示モード（ＳＲＡＭ駆動モード）時に表示不良を引き起こす恐れがある。
【００６１】
静止画表示モード時に欠陥画素が検出された場合、第１薄膜トランジスタ３０および第２薄膜トランジスタ５３が導通した状態で、信号線２２に通常駆動電圧（５Ｖ）よりも高い電圧として、例えば１０Ｖの電圧を瞬間的に印加する。これにより、導通状態の第２薄膜トランジスタ５３の第１電極Ｅ１に通常駆動用の電圧よりも高い電圧が印加され、半導体膜３１を介して接続された第２電極Ｅ２にも高い電圧が印加される。
【００６２】
その後、第１薄膜トランジスタ３０および第２薄膜トランジスタ５３が導通した状態で、信号線２２に駆動電圧として例えばＬレベルの電圧を印加する。そして、静止画表示モードとして、再び欠陥の画素２６の有無を判別したところ、画素部１１で検出された１２個の欠陥画素の内、７個の欠陥画素は正常化された。  
以上の工程により、リペア工程が終了し、液晶表示装置が得られる。
【００６３】
以上のように構成された、液晶表示装置の製造方法によれば、導通状態の第２薄膜トランジスタ５３の第１電極Ｅ１および第２電極Ｅ２に通常駆動電圧よりも高い電圧を瞬間的に印加している。このため、第２薄膜トランジスタ５３の絶縁物３８中の複数の正孔に電子が充足される。これにより、第２薄膜トランジスタ５３のコンタクト不良に起因した欠陥画素は正常化される。正常化された画素２６は、半永久的に正常であるため、静止画表示モード時に良好な画像表示を行うことができる。
【００６４】
ＳＲＡＭ６０の駆動状態を検査する際、ＳＲＡＭ駆動回路５０およびＳＲＡＭを除く各画素２６の欠陥の有無を検査している。このため、各画素２６と、ＳＲＡＭ６０の駆動状態と、を同時に検査することができる。これにより、効率良く液晶表示装置を製造することができる。
【００６５】
上記した実施の形態において、信号線２２に通常駆動用の電圧よりも高い電圧を印加する際、１０Ｖの電圧を印加したが、７Ｖないし２０Ｖ、より好ましくは７Ｖないし１７Ｖの電圧を印加すれば良い。これにより、信号線２２に印加された電圧が第１薄膜トランジスタ３０を介して第２薄膜トランジスタ５３にも印加され、コンタクト不良に起因した欠陥画素は正常化される。
【００６６】
第１薄膜トランジスタ３０および第２薄膜トランジスタ５３のゲート電極に電圧を印加して導通状態とする際、通常これらのゲート電極に印加する電圧よりも高い電圧を印加しても良い。これにより、信号線２２に印加された駆動電圧を一層保持した状態で第１薄膜トランジスタ３０および第２薄膜トランジスタ５３に電圧を供給することができる。
【００６７】
ここで、静止画表示モード時、第２薄膜トランジスタ５３のゲート電極に印加する電圧を高くすれば、駆動電圧はＳＲＡＭ６０で良好に記憶保持されるとともに、第２薄膜トランジスタを介して画素電極７２にも良好に印加できる。しかしながら、常時ゲート電極に高電圧を印加するとゲート絶縁破壊を起こす恐れがある。このため、ゲート電極に通常の電圧よりも高い電圧を印加する際は、製造工程において、静止画表示モード時の表示不良が解消されるまで印加すれば良い。  
上記したことにより、製造歩留まりの高い液晶表示装置の製造方法を提供することができる。
【００６８】
なお、この発明は、上述した実施の形態に限定されることなく、この発明の範囲内で種々変形可能である。例えば、上記した実施の形態において、第２薄膜トランジスタ５３には、信号線２２を介して１回のみ通常駆動用の電圧よりも高い電圧を印加したが、複数回印加しても良く、静止画表示モード時の表示不良が解消されるまで印加すれば良い。上記したように、第２薄膜トランジスタ５３に信号線２２を介して複数回電圧を印加する際、通常駆動用の電圧を印加した場合であっても、静止画表示モード時の表示不良の解消に有効である。
【００６９】
ここで、通常駆動用の電圧よりも高い電圧を複数回印加する際、第２薄膜トランジスタ５３のコンタクト不良に起因した欠陥画素の正常化をモニターする（例えば、表示画面を目視することで欠陥画素の状態を判断する）ため、信号線２２に通常駆動用の電圧と、通常駆動用の電圧よりも高い電圧と、を交互にサイクルして印加しても良い。このため、各画素２６と、ＳＲＡＭ６０の駆動状態と、を同時に検査する際、交互に検査することができる。ここで、上述したように、第２薄膜トランジスタ５３に複数回電圧を印加する場合、５Ｖ（通常駆動電圧）ないし２０Ｖの電圧を印加すれば良い。
【００７０】
各画素２６およびＳＲＡＭ６０の駆動状態を検査する際、上述した目視による検査に限らず、電気的に検査しても良い。電気的に検査する場合は、アレイ基板１と対向基板２とを接合する前に検査することもできる。
【００７１】
また、上記した実施の形態において、第２薄膜トランジスタ５３を正常化する場合について説明したが、第３薄膜トランジスタ５４を正常化する場合も静止画表示モードに有効である。これにより、静止画表示モード時に第３薄膜トランジスタ５４に電圧が印加される場合に有効である。
【００７２】
第１駆動部５１および第２駆動部５２は、それぞれダブルゲート構造を有した薄膜トランジスタでそれぞれ構成されているが、これらは、２つの薄膜トランジスタを直列に並べて構成しても良く、１つの薄膜トランジスタで構成しても良い。
【図面の簡単な説明】
【００７３】
【図１】この発明の実施の形態に係る液晶表示装置の画素の等価回路を示した図。
【図２】図１に示した液晶表示装置の回路構成を示した図。
【図３】この発明の実施の形態に係る液晶表示装置の断面図。
【図４】図３に示した液晶表示装置のコンタクトホールの一部を拡大して示す図。
【符号の説明】
【００７４】
１…アレイ基板、２…対向基板、３…液晶層、１０…ガラス基板、１１…画素部、２１…走査線、２２…信号線、２４…第１極性切替え線、２５…第２極性切替え線、２６…画素、３０…第１薄膜トランジスタ、３１…半導体膜、３３，３４…ゲート電極、３５…絶縁膜、３６…第１コンタクトホール、３７…第２コンタクトホール、３８…絶縁物、５０…ＳＲＡＭ駆動回路、５３…第２薄膜トランジスタ、５４…第３薄膜トランジスタ、６０…ＳＲＡＭ、６１…第１インバータ、６２…第２インバータ、６３…第４薄膜トランジスタ、７２…画素電極、８１…対向電極、Ｅ１…第１電極、Ｅ２…第２電極、Ｒｓ…ソース領域、Ｒｄ…ドレイン領域。
【図１】
2005258007.tif 000003
【図２】
2005258007.tif 000004
【図３】
2005258007.tif 000005
【図４】
2005258007.tif 000006