(57)【要約】【課題】  周波数特性及び／又は線形性の調整を行うことが容易なイコライザ回路を提供することを課題とする。【解決手段】  イコライザ本体回路（１０３）と入力バイアス調整回路（１０２）と出力バイアス調整回路（１１０）とを有するイコライザ回路が提供される。イコライザ本体回路は、周波数特性が伝送線路の逆特性となるように調整可能で、かつ、線形性も調整可能である。入力バイアス調整回路は、イコライザ本体回路の入力信号のバイアス点を調整する。出力バイアス調整回路は、イコライザ本体回路の出力信号のバイアス点を調整する。【選択図】        図１
2005223419.tif 000002
【特許請求の範囲】
【請求項１】
周波数特性が伝送線路の逆特性となるように調整可能で、かつ、線形性も調整可能であるイコライザ本体回路を有するイコライザ回路。
【請求項２】
さらに、前記イコライザ本体回路の入力信号のバイアス点を調整するための入力バイアス調整回路を有する請求項１記載のイコライザ回路。
【請求項３】
さらに、前記イコライザ本体回路の出力信号のバイアス点を調整するための出力バイアス調整回路を有する請求項１記載のイコライザ回路。
【請求項４】
イコライザ本体回路と、
前記イコライザ本体回路の入力又は出力信号のバイアス点を調整するための入力又は出力バイアス調整回路と
を有するイコライザ回路。
【請求項５】
前記イコライザ本体回路は、高域通過フィルタである請求項４記載のイコライザ回路。
【請求項６】
前記高域通過フィルタは、制御信号により調整可能であるアナログ素子で構成される請求項５記載のイコライザ回路。
【請求項７】
前記高域通過フィルタは、
入力信号がゲートに接続される電界効果トランジスタと、
前記電界効果トランジスタのソース側に接続される定電流源と
を有する請求項５記載のイコライザ回路。
【請求項８】
さらに、前記電界効果トランジスタのソース側に接続される可変抵抗を有する請求項７記載のイコライザ回路。
【請求項９】
さらに、前記電界効果トランジスタのソース側に接続される可変容量を有する請求項７記載のイコライザ回路。
【請求項１０】
さらに、前記電界効果トランジスタのドレイン側に接続される可変抵抗を有する請求項７記載のイコライザ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、イコライザ回路に関し、特にＬＳＩチップ間の信号伝送又はチップ内の複数の素子や回路ブロック間での信号伝送、又はボード間や匡体間の信号伝送を高速で行うために用いることができるイコライザ回路に関する。
【背景技術】
【０００２】
コンピュータやその他の情報処理機器を構成する部品の性能は大きく向上してきた。例えばDRAMおよびプロセッサの性能向上が挙げられる。これに伴い、これらの部品あるいは要素の間の信号伝送速度を向上させていかなければ、システムの性能を向上できないという事態になっている。例を挙げると、DRAMとプロセッサの間の速度のギャップは大きくなる傾向にあり、近年はこの速度ギャップがコンピュータの性能向上の妨げになりつつある。
【０００３】
また、これらのチップ間の信号伝送だけでなく、チップの大型化に伴いチップ内の素子や回路ブロック間の信号伝送速度も、チップの性能を制限する大きな要因となってきている。
【０００４】
信号波形の歪を補正するイコライザ回路の特性を調整することにより、より高速なデータレートで誤り無くデータを送受信することができる。
【０００５】
伝送線路による信号波形歪を補正するために、伝送線路の入力側あるいは出力側、あるいはその両側に伝送線路の逆特性を与えるイコライザ回路を配置することにより実現する手法が知られている。図１３にその一例を示す。
【０００６】
図１３は、イコライザ回路の配置例を示す。イコライザ回路付送信回路１３１１、送信回路１３１２及びイコライザ回路付送信回路１３１３は、送信側回路１３０１である。受信回路１３３１、イコライザ回路付受信回路１３３２及びイコライザ回路付受信回路１３３３は、受信側回路１３０２である。イコライザ回路付送信回路１３１１は、信号を補正し、伝送線路１３２１を介して、受信回路１３３１に送信する。送信回路１３１２は、伝送線路１３２２を介してイコライザ回路付受信回路１３３２へ送信する。イコライザ回路付受信回路１３３２は、受信した信号を補正する。イコライザ回路付送信回路１３１３は、信号を補正し、伝送線路１３２３を介してイコライザ回路付受信回路１３３３に送信する。イコライザ回路付受信回路１３３３は、受信した信号を補正する。
【０００７】
伝送線路による信号波形歪を補正する受信側のイコライザ回路として、振幅調整回路、微分回路、増幅回路からなる回路が知られている。図１４に、２次のフィルタにより構成したイコライザ回路の一例を示す。
【０００８】
図１４は、従来技術によるイコライザ回路の構成例を示す。振幅調整回路１４０１は、入力信号の振幅を調整する。イコライザ本体回路１４０２は、微分回路１４０３，１４０４、増幅回路１４０６〜１４０８及び合成器１４０９を有する。微分回路１４０３は、制御信号１４０５に応じて、振幅調整回路１４０１の出力信号を微分した信号を出力する。微分回路１４０４は、制御信号１４０５に応じて、微分回路１４０３の出力信号を微分した信号を出力する。増幅回路１４０６〜１４０８は、それぞれ振幅調整回路１４０１、微分回路１４０３及び１４０４の出力信号を増幅して出力する。合成器１４０９は、増幅回路１４０６〜１４０８の出力信号を加算（合成）して出力する。
【０００９】
微分回路１４０３への入力振幅を振幅調整回路１４０１により調整し、外部制御信号１４０５によりその特性を変化可能である複数の微分回路１４０３及び１４０４の出力を適当に増幅し和をとることで伝送線路の逆特性を得ることができる。
【００１０】
図１５は、典型的に用いられている微分回路の一例を示す。この微分回路は、差動入力信号ｉｎ及びｉｎｘを入力し、それを微分した差動出力信号ｏｕｔ及びｏｕｔｘを出力する。以下、ＭＯＳ電界効果トランジスタ（ＦＥＴ）を、単にトランジスタという。ｐチャネルトランジスタ１５０１ａは、ゲートがバイアス信号ｂｉａｓｎの線に接続され、ソースが電源電圧に接続される。ｎチャネルトランジスタ１５０１ｂは、ゲートがバイアス信号ｂｉａｓｎの線に接続され、ソースが電源電圧に接続される。可変抵抗１５０２は、トランジスタ１５０１ａ及び１５０１ｂのドレイン間に接続される。ｎチャネルトランジスタ１５０３ａは、ゲートが入力信号ｉｎの線に接続され、ドレインがトランジスタ１５０１ａのドレインに接続される。ｎチャネルトランジスタ１５０３ｂは、ゲートが入力信号ｉｎｘの線に接続され、ドレインがトランジスタ１５０１ｂのドレインに接続される。容量１５０４は、トランジスタ１５０３ａ及び１５０３ｂのソース間に接続される。ｎチャネルトランジスタ１５０５ａは、ゲートがバイアス信号ｂｉａｓｎの線に接続され、ドレインがトランジスタ１５０３ａのソースに接続され、ソースがグランドに接続される。ｎチャネルトランジスタ１５０５ｂは、ゲートがバイアス信号ｂｉａｓｎの線に接続され、ドレインがトランジスタ１５０３ｂのソースに接続され、ソースがグランドに接続される。出力信号ｏｕｔの線は、トランジスタ１５０１ｂ及び１５０３ｂのドレインの相互接続点に接続される。出力信号ｏｕｔｘの線は、トランジスタ１５０１ａ及び１５０３ａのドレインの相互接続点に接続される。
【００１１】
この微分回路は差動回路であり、入力トランジスタ１５０３ａ，１５０３ｂ、電流源１５０５ａ，１５０５ｂ，１５０１ａ，１５０１ｂ、容量１５０４、抵抗１５０２が付けられている。入力トランジスタ１５０３ａ及び１５０３ｂのソースを容量１５０４により接続することで周波数特性にゼロを導入し、微分回路を構成している。抵抗１５０２の値を制御することにより、周波数特性を調整し、イコライザ回路の特性を伝送線路の逆特性となるようにしている。
【００１２】
伝送線路による信号波形歪を補正するためには、イコライザ回路の特性には、ある程度の精度で伝送線路の逆特性の周波数特性と線形性が要求される。図１４の構成では、入出力のバイアス点が制御されておらず、入力トランジスタのgmのバイアス依存性により、周波数特性と線形性の制御性が良好でない。また、イコライザ本体回路１４０２の出力レベルの調整がなされていないため、必ずしも次段のバッファに最適なレベルとなっておらず、そのためにイコライザ回路の出力波形に歪を与える可能性がある。さらに、図１５の構成では、周波数特性を変化させることを目的とした抵抗１５０２を挿入することで、副次的にDCゲインを抑え線形性の改善が得られているが、ポールの制御と線形性の制御が独立ではないため、必ずしも最適な周波数特性と線形性とはならない。これらの理由から、伝送線路による信号波形歪みの補正が困難となってしまう。
【００１３】
また、下記の特許文献１には、低電圧・低消費電力で低歪かつ周波数偏差の少ないフィルタ回路が記載されている。
【００１４】
【特許文献１】特開平７−２１２１８５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本発明の目的は、周波数特性及び／又は線形性の調整を行うことが容易なイコライザ回路を提供することである。
【課題を解決するための手段】
【００１６】
本発明の一観点によれば、周波数特性が伝送線路の逆特性となるように調整可能で、かつ、線形性も調整可能であるイコライザ本体回路を有するイコライザ回路が提供される。
【発明の効果】
【００１７】
イコライザ回路の周波数特性及び／又は線形性の調整を行うことが容易になり、伝送線路による信号波形歪を除去することが可能となる。このため、ブロック間の信号伝送速度、誤り率、伝送距離を改善することが可能となる。
【発明を実施するための最良の形態】
【００１８】
（実施形態の原理）
図１は、本発明の実施形態によるイコライザ回路の原理的説明図である。振幅調整回路１０１は、入力信号の振幅を調整する。イコライザ回路１００は、入力バイアス調整回路１０２、イコライザ本体回路１０３及び出力バイアス調整回路１１０を有する。出力バイアス調整回路１１０は、レベル発生回路１０５、コモンモード検出回路１０６及びバイアス調整回路１０７を有する。
【００１９】
入力バイアス調整回路１０２は、振幅調整回路１０１の出力信号を入力し、バイアス点を調整してイコライザ本体回路１０３に出力する。すなわち、入力バイアス調整回路１０２は、イコライザ本体回路１０３の入力信号のバイアス点を調整することにより、イコライザ回路の周波数特性と線形性の調整を容易にすることができる。
【００２０】
イコライザ本体回路１０３は、周波数特性が伝送線路の逆特性となるように調整可能で、かつ、線形性も調整可能であり、差動入力信号を補正して出力する。イコライザ本体回路１０３は、例えば高域通過フィルタであり、伝送線路補正制御信号１０４により調整可能であるアナログ素子で構成される。
【００２１】
レベル発生回路１０５は、所定のレベルを発生する。コモンモード検出回路１０６は、レベル発生回路１０５が生成するレベルを基に、イコライザ本体回路１０３の差動出力信号のコモンモードを検出する。バイアス調整回路１０７は、検出されたコモンモードを基に、イコライザ本体回路１０３の出力信号のバイアス点を調整するための制御信号をイコライザ本体回路１０３に出力する。イコライザ本体回路１０３は、その制御信号を基に、出力信号のバイアス点を補正する。出力バイアス調整回路１１０は、イコライザ本体回路１０３の出力のバイアス点をイコライザ回路に最適に調整することで、周波数特性と線形性の調整を容易にすることができる。
【００２２】
本実施形態では、振幅調整回路１０１の後に入力バイアス調整回路１０２を備えることにより、イコライザ本体回路１０３への入力電圧のレベル調整を行い、イコライザ本体回路１０３の周波数特性と線形性の制御性を向上する。また、イコライザ本体回路１０３の出力レベルを調整する出力バイアス調整回路１１０を備えることにより、同様な効果を狙う。
【００２３】
図２は、イコライザ本体回路１０３の原理説明図である。このイコライザ本体回路は、差動微分回路であり、差動入力信号ｉｎ及びｉｎｘを入力し、それを微分した差動出力信号ｏｕｔ及びｏｕｔｘを出力する。ｎチャネルトランジスタ２０２ａのゲートは入力信号ｉｎの線に接続され、ｎチャネルトランジスタ２０２ｂのゲートは入力信号ｉｎｘの線に接続される。トランジスタ２０２ａのドレインはバイアス及び線形性調整回路２０１を介して電源電圧に接続され、トランジスタ２０２ｂのドレインはバイアス及び線形性調整回路２０１を介して電源電圧に接続される。トランジスタ２０２ａのソースは線形性及び周波数特性調整回路２０３及び電流源２０４ａを介してグランドに接続され、トランジスタ２０２ｂのソースは線形性及び周波数特性調整回路２０３及び電流源２０４ｂを介してグランドに接続される。出力信号ｏｕｔの線はトランジスタ２０２ｂのドレインに接続され、出力信号ｏｕｔｘの線はトランジスタ２０２ａのドレインに接続される。なお、入力トランジスタ２０２ａ及び２０２ｂは、ｎチャネルトランジスタの場合を例に説明したが、ｐチャネルトランジスタでもよい。
【００２４】
イコライザ本体回路において、周波数特性と線形性を制御可能となるように、出力信号のバイアスと線形性とを調整可能な回路（ロード）２０１を入力トランジスタ２０２ａ及び２０２ｂのドレイン側に接続し、線形性及び周波数特性を調整可能な回路２０３を入力トランジスタ２０２ａ及び２０２ｂのソース側を備えることにより、やはり周波数特性と線形性の調整を行うことが可能となる。
【００２５】
（第１の実施形態）
図３は、本発明の第１の実施形態によるイコライザ回路の構成例を示す。入力バイアス調整回路１０２は、ｎチャネルトランジスタ３０１ａ，３０１ｂ，３０２ａ，３０２ｂを有する。ｎチャネルトランジスタ３０１ａは、ゲートが入力信号ｉｎの線に接続され、ドレインが電源電圧（正電位）に接続され、ソースが信号ｉｍｘの線に接続される。ｎチャネルトランジスタ３０１ｂは、ゲートが入力信号ｉｎｘの線に接続され、ドレインが電源電圧（正電位）に接続され、ソースが信号ｉｍの線に接続される。ｎチャネルトランジスタ３０２ａは、ゲートがバイアス信号ｂｉａｓの線に接続され、ソースがグランドに接続され、ドレインが信号ｉｍｘの線に接続される。ｎチャネルトランジスタ３０２ｂは、ゲートがバイアス信号ｂｉａｓの線に接続され、ソースがグランドに接続され、ドレインが信号ｉｍの線に接続される。入力バイアス調整回路１０２は、バイアス信号ｂｉａｓに応じて、差動入力信号ｉｎ，ｉｎｘのバイアス点を調整して、差動出力信号ｉｍ，ｉｍｘを出力する。
【００２６】
イコライザ本体回路１０３は、差動微分回路であり、ｐチャネルトランジスタ３１１ａ，３１１ｂ、ｎチャネルトランジスタ３１３ａ，３１３ｂ，３１５ａ，３１５ｂ、抵抗３１２及び容量３１４を有する。ｐチャネルトランジスタ（電流源）３１１ａ及び３１１ｂのゲートは相互に接続され、その相互接続点はコンパレータ３２２の出力に接続される。ｐチャネルトランジスタ３１１ａは、ソースが電源電圧に接続され、ドレインが信号ｏｍの線に接続される。ｐチャネルトランジスタ３１１ｂは、ソースが電源電圧に接続され、ドレインが信号ｏｍｘの線に接続される。抵抗３１２は、トランジスタ３１１ａ及び３１１ｂのドレイン間に接続される。ｎチャネルトランジスタ３１３ａは、ゲートが信号ｉｍｘの線に接続され、ドレインが信号ｏｍの線に接続され、ソースがｎチャネルトランジスタ３１５ａのドレインに接続される。ｎチャネルトランジスタ３１３ｂは、ゲートが信号ｉｍの線に接続され、ドレインが信号ｏｍｘの線に接続され、ソースがｎチャネルトランジスタ３１５ｂのドレインに接続される。容量３１４は、トランジスタ３１３ａ及び３１３ｂのソース間に接続される。ｎチャネルトランジスタ（定電流源）３１５ａ及び３１５ｂは、ゲートがバイアス信号ｂｉａｓｎの線に接続され、ソースがグランドに接続される。イコライザ本体回路１０３は、入力差動信号ｉｍ，ｉｍｘを微分して差動出力信号ｏｍ，ｏｍｘを出力する。
【００２７】
出力バイアス調整回路１１０は、抵抗３２１ａ，３２１ｂ及びコンパレータ３２２を有する。抵抗３２１ａ及び３２１ｂの直列接続は、イコライザ本体回路１０３が出力する差動信号ｏｍ，ｏｍｘの間の電圧を抵抗分割するために、差動信号ｏｍ及びｏｍｘの線間に接続される。コンパレータ３２２は、抵抗３２１ａ及び３２１ｂの相互接続点の抵抗分割された電圧と参照電圧ｖｒｅｆとを比較し、バイアス信号をトランジスタ３１１ａ，３１１ｂのゲートに出力する。これにより、イコライザ本体回路１０３の差動出力信号ｏｍ，ｏｍｘのバイアス点が制御される。すなわち、抵抗３２１ａ及び３２１ｂの相互接続点において差動出力信号ｏｍ，ｏｍｘのコモンモードが検出される。コンパレータ３２２は、そのコモンモードが参照電圧ｖｒｅｆに一致するようにイコライザ本体回路１０３をフィードバック制御する。増幅回路３２３は、差動信号ｏｍ，ｏｍｘを増幅して差動信号ｏｕｔ，ｏｕｔｘを出力する。
【００２８】
この実施形態では、入力バイアス調整回路１０２としてレベルシフタを使用している。レベルシフタは、差動入力信号ｉｎ，ｉｎｘのレベルをシフトさせる。また、出力バイアス調整回路１１０として、抵抗３２１ａ，３２１ｂによりイコライザ本体回路１０３の差動出力信号ｏｍ，ｏｍｘの中心電圧（コモンモード）を検出し、そのレベルが参照電圧ｖｒｅｆとなるようにトランジスタ３１１ａ，３１１ｂのゲートにフィードバックを行っている。本実施形態により、イコライザ本体回路１０３（本実施例では一つの部分回路のみ記している）への入力と出力のレベルを調整することにより、イコライザ本体回路１０３の周波数特性と線形性の調整が抵抗３１２と容量３１４により容易に行うことができる。
【００２９】
（第２の実施形態）
図４は、本発明の第２の実施形態によるイコライザ回路の構成例を示す。第２の実施形態は、第１の実施形態に対して、入力バイアス調整回路１０２及び出力バイアス調整回路１１０が異なる。
【００３０】
まず、入力バイアス調整回路１０２について説明する。ｐチャネルトランジスタ４０５は、ゲート及びドレインが相互に接続され、ソースが電源電圧に接続される。ｐチャネルトランジスタ４０６は、ゲートがグランドに接続され、ソースがトランジスタ４０５のドレインに接続され、ドレインがｎチャネルトランジスタ４０７のドレインに接続される。ｎチャネルトランジスタ４０７は、ゲートが電源電圧に接続され、ソースがｎチャネルトランジスタ４０８のドレインに接続される。ｎチャネルトランジスタ４０８は、ゲート及びドレインが相互に接続され、ソースがグランドに接続される。
【００３１】
ｐチャネルトランジスタ４０１は、ゲートがトランジスタ４０５のゲートに接続され、ソースが電源電圧に接続され、ドレインがｐチャネルトランジスタ４０２ａ及び４０２ｂのソースに接続される。ｐチャネルトランジスタ４０２ａは、ゲートが入力信号ｉｎの線に接続され、ドレインが信号ｉｍｘの線に接続される。ｐチャネルトランジスタ４０２ｂは、ゲートが入力信号ｉｎｘの線に接続され、ドレインが信号ｉｍの線に接続される。ｎチャネルトランジスタ４０３ａは、ゲートが入力信号ｉｎの線に接続され、ソースがｎチャネルトランジスタ４０４のドレインに接続される。ｎチャネルトランジスタ４０３ｂは、ゲートが入力信号ｉｎｘの線に接続され、ソースがｎチャネルトランジスタ４０４のドレインに接続される。ｎチャネルトランジスタ４０４は、ゲートがトランジスタ４０８のゲートに接続され、ソースがグランドに接続される。
【００３２】
抵抗４０９ａ及び４０９ｂの直列接続は、信号ｉｍ及びｉｍｘの線間に接続される。抵抗４０９ａ及び４０９ｂの相互接続点には、参照電圧ｖｒｅｆ１の線が接続される。入力バイアス調整回路１０２は、差動入力信号ｉｎ，ｉｎｘを増幅して出力するための差動増幅回路と、その増幅された差動信号間の電圧を抵抗分割してクランプするための抵抗４０９ａ，４０９ｂとを有する。
【００３３】
次に、出力バイアス調整回路１１０について説明する。ｎチャネルトランジスタ４２２ａは、ゲートが信号ｏｍの線に接続され、ソースがグランドに接続され、ドレインが抵抗４２１を介して電源電圧に接続される。ｎチャネルトランジスタ４２２ｂは、ゲートが信号ｏｍｘの線に接続され、ソースがグランドに接続され、ドレインが抵抗４２１を介して電源電圧に接続される。コンパレータ３２２は、トランジスタ４２２ａ及び４２２ｂのドレインの相互接続点の電圧（コモンモード）と参照電圧ｖｒｅｆ２とを比較し、バイアス信号をトランジスタ３１１ａ及び３１１ｂのゲートに出力する。
【００３４】
第１の実施形態では、入力バイアス調整回路１０２において、入力のバイアス点が低いときには、その出力電圧は入力よりも低い電圧となるため、イコライザ本体回路１０３に最適なバイアス点よりも低い入力を与える可能性がある。そこで、第２の実施形態では、ｐチャネルトランジスタ４０１とｎチャネルトランジスタ４０３ａ，４０３ｂの電流源を入力トランジスタ４０２ａ，４０２ｂの上下に配置し、その出力を抵抗４０９ａ，４０９ｂ又はトランジスタにより一定電圧ｖｒｅｆ１にクランプすることで、入力のバイアス点を電圧ｖｒｅｆ１とすることができる。また、イコライザ本体回路１０３の出力のコモンモード検出回路として、小さいサイズのゲート入力の出力バイアス調整回路１１０を用いることにより、より低負荷でコモンモードを検出することが可能となり、イコライザ本体回路１０３の周波数特性の合わせこみが容易となる。
【００３５】
（第３の実施形態）
図５は、本発明の第３の実施形態によるイコライザ回路の構成例を示す。第３の実施形態は、第２の実施形態に対して、入力バイアス調整回路１０２のみが異なる。入力バイアス調整回路１０２について説明する。容量５０１ａ及び５０１ｂは、差動入力信号ｉｎ及びｉｎｘの線と差動出力信号ｉｍ及びｉｍｘの線との間にそれぞれ接続される。抵抗５０２ａ及び５０２ｂの直列接続は、差動出力信号ｉｍ及びｉｍｘの線間の電圧を抵抗分割してクランプするために、差動出力信号ｉｍ及びｉｍｘの線間に接続される。抵抗５０２ａ及び５０２ｂの相互接続点には、参照電圧ｖｒｅｆ１の線が接続される。
【００３６】
入力バイアス調整回路１０２の入力段に容量５０１ａ，５０１ｂを配置し、その出力を抵抗５０２ａ，５０２ｂ又はトランジスタにより一定電圧ｖｒｅｆ１にクランプすることで、入力のバイアス点を電圧ｖｒｅｆ１とすることができる。本実施形態では、入力バイアス調整回路１０２の容量値と抵抗値を可変とすることで高域通過フィルタを構成することが可能であり、周波数特性の調整という点でイコライザ本体回路１０３の補助的な回路とすることができる。
【００３７】
（第４の実施形態）
図６は、本発明の第４の実施形態によるイコライザ回路の構成例を示す。第４の実施形態は、第１の実施形態に対して、イコライザ本体回路１０３の一部が異なる。第４の実施形態では、第１の実施形態（図３）の容量３１４の代わりに、ｎチャネルトランジスタ６１１及び可変容量６１２を設ける。ｎチャネルトランジスタ６１１は、ゲートが電圧ｖｂの線に接続され、ソース及びドレインがトランジスタ３１３ａ及び３１３ｂのソースに接続され、抵抗として機能する。可変容量６１２は、トランジスタ３１３ａ及び３１３ｂのソース間に接続される。
【００３８】
イコライザ本体回路１０３の差動間の入力トランジスタ３１３ａ，３１３ｂのソースを抵抗６１１で接続することにより、入力トランジスタ３１３ａ，３１３ｂのgmの依存性を低くすることが可能となり、線形性を向上することが可能となる。本実施形態では、抵抗としてｎチャネルトランジスタ６１１を使用し、線形性の制御はゲート電圧ｖｂを可変とすることで行っている。
【００３９】
（第５の実施形態）
図７は、本発明の第５の実施形態によるイコライザ回路の構成例を示す。第５の実施形態は、第４の実施形態に対して、イコライザ本体回路１０３の一部のみが異なる。第５の実施形態では、第４の実施形態（図６）のｎチャネルトランジスタ６１１の代わりに、ｎチャネルトランジスタ７１１及びｐチャネルトランジスタ７１２を設ける。ｎチャネルトランジスタ７１１のソース及びドレインは、トランジスタ３１３ａ及び３１３ｂのソースに接続される。ｐチャネルトランジスタ７１２のソース及びドレインも、トランジスタ３１３ａ及び３１３ｂのソースに接続される。トランジスタ７１１のゲートは電圧ｖｂ１の線に接続され、トランジスタ７１２のゲートは電圧ｖｂ２の線に接続される。
【００４０】
本実施形態は、第４の実施形態にｐチャネルトランジスタ７１２を追加することにより、入力トランジスタ３１３ａ，３１３ｂのソースの電位に対する抵抗値の依存性を小さくすることが可能となり、線形性の制御性が向上する。すなわち、ｎチャネルトランジスタ７１１及びｐチャネルトランジスタ７１２を用いることにより、相互に抵抗値の依存性を相殺し合い抵抗値のばらつきを小さくすることができる。
【００４１】
（第６の実施形態）
図８（Ａ）は、本発明の第６の実施形態によるイコライザ回路の構成例を示す。第６の実施形態は、第４の実施形態に対して、イコライザ本体回路１０３の一部のみが異なる。第６の実施形態では、第４の実施形態（図６）のｎチャネルトランジスタ６１１の代わりに、可変抵抗８１１を設ける。可変抵抗８１１は、トランジスタ３１３ａ及び３１３ｂのソース間に接続される。
【００４２】
図８（Ｂ）は、可変抵抗８１１の構成例を示す。抵抗８２１、ｎチャネルトランジスタ８２２及び抵抗８２３の直列接続の組みが複数並列に接続される。各組のトランジスタ８２２のゲートには、それぞれ電圧ｖｂ０，ｖｂ１，・・・，ｖｂｋの線が接続される。電圧ｖｂ０〜ｖｂｋは、それぞれデジタル信号のビット値に対応する。この可変抵抗８１１は、デジタル信号により抵抗値を設定可能である。
【００４３】
本実施形態は、第４の実施形態のトランジスタ６１１の代わりに、抵抗８２１，８２３とｎチャネルトランジスタ８２２のスイッチを使用したものである。制御電圧ｖｂｉ（ｉ＝０，１，…，ｋ）を制御することにより、ソースの差電圧依存性の低い任意の抵抗値を実現することが可能となり、線形性の制御が容易となる。
【００４４】
（第７の実施形態）
図９は、本発明の第７の実施形態によるイコライザ回路の構成例を示す。第７の実施形態は、第１の実施形態に対して、イコライザ本体回路１０３の一部のみが異なる。第７の実施形態では、第１の実施形態（図３）の容量３１４の代わりに、バラクタ９１１及び９１２を設ける。バラクタ９１１及び９１２の直列接続は、トランジスタ３１３ａ及び３１３ｂのソース間に接続される。バラクタ９１１及び９１２の相互接続点には、電圧ｖｂの線が接続される。
【００４５】
本実施形態は、差動間の入力トランジスタ３１３ａ，３１３ｂのソースを容量で接続したものである。容量は２つのバラクタ９１１，９１２から構成され、制御電圧ｖｂで容量値を変化させることができる。容量値を変化させることにより、周波数特性のゼロを調整することが可能であり、所望の周波数特性を得ることができる。
【００４６】
（第８の実施形態）
図１０（Ａ）は、本発明の第８の実施形態によるイコライザ回路の構成例を示す。第８の実施形態は、第６の実施形態に対して、イコライザ本体回路１０３の一部のみが異なる。第８の実施形態では、第６の実施形態（図８）の抵抗３１２及び可変抵抗８１１の代わりに、可変抵抗１００１及び抵抗１００２を設ける。可変抵抗１００１は、トランジスタ３１３ａ及び３１３ｂのドレイン間に接続される。抵抗１００２は、トランジスタ３１３ａ及び３１３ｂのソース間に接続される。
【００４７】
図１０（Ｂ）は、抵抗１００２の構成例を示す。図８（Ｂ）と同様に、抵抗８２１、ｎチャネルトランジスタ８２２及び抵抗８２３の直列接続の組みが複数並列に接続される。各組のトランジスタ８２２のゲートには、それぞれ電圧ｖｂ０，ｖｂ１，・・・，ｖｂｋの線が接続される。電圧ｖｂ０〜ｖｂｋは、それぞれデジタル信号のビット値に対応し、デジタル信号により抵抗値を設定可能である。
【００４８】
入力トランジスタ３１３ａ，３１３ｂのドレイン側の抵抗１００１を可変とすることで、例えば入力トランジスタ３１３ａ，３１３ｂのドレインに接続されているｐチャネルトランジスタ３１１ａ，３１１ｂが飽和領域で動作しており、ポールが低周波側に配置された場合には、可変抵抗１００１を挿入することによりより高周波側へとポールをシフトさせることができる。これにより、イコライザ回路の線形性を向上させることができる。抵抗の代替案として、ｐチャネルトランジスタやトランスファーゲートで構成することも可能である。
【００４９】
（第９の実施形態）
図１１は、本発明の第９の実施形態によるイコライザ回路の構成例を示す。第９の実施形態は、第８の実施形態に対して、イコライザ本体回路１０３の一部のみが異なる。第９の実施形態では、第８の実施形態（図１０）の抵抗１００２及びトランジスタ（定電流源）３１５ａ，３１５ｂの代わりに、可変抵抗１１０１及びトランジスタ（定電流源）１１０２ａ，１１０２ｂ，１１０３ａ，１１０３ｂを設ける。可変抵抗１１０１は、第６の実施形態の可変抵抗８１１と同様に、トランジスタ３１３ａ及び３１３ｂのソース間に接続される。
【００５０】
ｎチャネルトランジスタ１１０２ａは、ゲートがバイアス信号ｂｉａｓｎ１の線に接続され、ドレインがトランジスタ３１３ａのソースに接続され、ソースがｎチャネルトランジスタ１１０３ａのドレインに接続される。ｎチャネルトランジスタ１１０３ａは、ゲートがバイアス信号ｂｉａｓｎ０の線に接続され、ドレインがトランジスタ１１０２ａのソースに接続され、ソースがグランドに接続される。
【００５１】
ｎチャネルトランジスタ１１０２ｂは、ゲートがバイアス信号ｂｉａｓｎ１の線に接続され、ドレインがトランジスタ３１３ｂのソースに接続され、ソースがｎチャネルトランジスタ１１０３ｂのドレインに接続される。ｎチャネルトランジスタ１１０３ｂは、ゲートがバイアス信号ｂｉａｓｎ０の線に接続され、ドレインがトランジスタ１１０２ｂのソースに接続され、ソースがグランドに接続される。
【００５２】
トランジスタ１１０２ａ，１１０２ｂ，１１０３ａ，１１０３ｂを定電流源として機能させることにより、イコライザ本体回路１０３の定電流源の特性を向上させることができ、周波数特性（ポール）の制御性の改善を図ったものである。本実施形態は、ｎチャネルトランジスタをカスコード接続することにより、これを実現している。
【００５３】
（第１０の実施形態）
図１２は、本発明の第１０の実施形態によるイコライザ回路の構成例を示す。第１０の実施形態は、第９の実施形態に対して、イコライザ本体回路１０３の一部のみが異なる。第１０の実施形態では、第９の実施形態（図１１）のトランジスタ１１０３ａ，１１０３ｂの代わりに、抵抗１２０１ａ，１２０１ｂを設ける。抵抗１２０１ａは、トランジスタ１１０２ａのソース及びグランド間に接続される。抵抗１２０１ｂは、トランジスタ１１０２ｂのソース及びグランド間に接続される。
【００５４】
本実施形態は、第９の実施形態のｎチャネルトランジスタ１１０３ａ，１１０３ｂの代わりに抵抗１２０１ａ，１２０１ｂを設けることで、出力インピーダンスを高めることが可能であり、定電流源の定電流特性が向上し、周波数特性（ポール）の制御性が向上する。
【００５５】
以上説明したように、第１〜第１０の実施形態によれば、イコライザ回路の周波数特性と線形性の調整を行うことが容易になり、伝送線路による信号波形歪を除去することが可能となる。このため、ブロック間の信号伝送速度、誤り率、伝送距離を改善することが可能となる。
【００５６】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
【００５７】
本発明の実施形態は、例えば以下のように種々の適用が可能である。
【００５８】
（付記１）
周波数特性が伝送線路の逆特性となるように調整可能で、かつ、線形性も調整可能であるイコライザ本体回路を有するイコライザ回路。
（付記２）
さらに、前記イコライザ本体回路の入力信号のバイアス点を調整するための入力バイアス調整回路を有する付記１記載のイコライザ回路。
（付記３）
さらに、前記イコライザ本体回路の出力信号のバイアス点を調整するための出力バイアス調整回路を有する付記１記載のイコライザ回路。
（付記４）
イコライザ本体回路と、
前記イコライザ本体回路の入力又は出力信号のバイアス点を調整するための入力又は出力バイアス調整回路と
を有するイコライザ回路。
（付記５）
前記イコライザ本体回路は、高域通過フィルタである付記４記載のイコライザ回路。
（付記６）
前記高域通過フィルタは、制御信号により調整可能であるアナログ素子で構成される付記５記載のイコライザ回路。
（付記７）
前記高域通過フィルタは、
入力信号がゲートに接続される電界効果トランジスタと、
前記電界効果トランジスタのソース側に接続される定電流源と
を有する付記５記載のイコライザ回路。
（付記８）
さらに、前記電界効果トランジスタのソース側に接続される可変抵抗を有する付記７記載のイコライザ回路。
（付記９）
さらに、前記電界効果トランジスタのソース側に接続される可変容量を有する付記７記載のイコライザ回路。
（付記１０）
さらに、前記電界効果トランジスタのドレイン側に接続される可変抵抗を有する付記７記載のイコライザ回路。
（付記１１）
さらに、前記イコライザ本体回路の入力信号のバイアス点を調整するための入力バイアス調整回路と、
前記イコライザ本体回路の出力信号のバイアス点を調整するための出力バイアス調整回路とを有する付記１記載のイコライザ回路。
（付記１２）
前記入力バイアス調整回路は、差動入力信号のレベルをシフトさせるためのレベルシフタを有し、
前記出力バイアス調整回路は、前記イコライザ本体回路が出力する差動信号間の電圧を抵抗分割するための抵抗と、前記抵抗分割された電圧と参照電圧を比較するためのコンパレータとを有する付記１１記載のイコライザ回路。
（付記１３）
前記入力バイアス調整回路は、差動入力信号を増幅して出力するための差動増幅回路と、該増幅された差動信号間の電圧を抵抗分割してクランプするための抵抗とを有し、
前記出力バイアス調整回路は、前記イコライザ本体回路が出力する差動信号をそれぞれゲートに入力する２個のｎチャネル電界効果トランジスタと、前記２個のｎチャネル電界効果トランジスタのドレインの相互接続点に接続される抵抗と、前記２個のｎチャネル電界効果トランジスタのドレインの相互接続点の電圧と参照電圧を比較するためのコンパレータとを有する付記１１記載のイコライザ回路。
（付記１４）
前記入力バイアス調整回路は、差動入力信号線と差動出力信号線との間に接続される容量と、前記差動出力信号線間の電圧を抵抗分割してクランプするための抵抗とを有し、
前記出力バイアス調整回路は、前記イコライザ本体回路が出力する差動信号をそれぞれゲートに入力する２個のｎチャネル電界効果トランジスタと、前記２個のｎチャネル電界効果トランジスタのドレインの相互接続点に接続される抵抗と、前記２個のｎチャネル電界効果トランジスタのドレインの相互接続点の電圧と参照電圧を比較するためのコンパレータとを有する付記１１記載のイコライザ回路。
（付記１５）
前記イコライザ本体回路は、
差動入力信号がゲートに接続される２個の第１の電界効果トランジスタと、
前記２個の第１の電界効果トランジスタのソース間に接続される可変容量と
前記２個の第１の電界効果トランジスタのソース間に接続される一又は複数の第２の電界効果トランジスタと
を有する付記１１記載のイコライザ回路。
（付記１６）
前記第２の電界効果トランジスタは、ｎチャネル電界効果トランジスタ及びｐチャネル電界効果トランジスタで構成される付記１５記載のイコライザ回路。
（付記１７）
前記イコライザ本体回路は、
差動入力信号がゲートに接続される２個の第１の電界効果トランジスタと、
前記２個の第１の電界効果トランジスタのソース間に接続される可変容量と
前記２個の第１の電界効果トランジスタのソース間に接続され、デジタル信号により抵抗値を設定可能な第１の抵抗と
を有する付記１１記載のイコライザ回路。
（付記１８）
前記イコライザ本体回路は、
差動入力信号がゲートに接続される２個の電界効果トランジスタと、
前記２個の電界効果トランジスタのソース間に接続され、制御信号により容量値を設定可能な２個のバラクタと
を有する付記１１記載のイコライザ回路。
（付記１９）
前記イコライザ本体回路は、
さらに、前記２個の第１の電界効果トランジスタのドレイン間に接続される可変抵抗を有する付記１７記載のイコライザ回路。
（付記２０）
前記イコライザ本体回路は、
さらに、前記２個の第１の電界効果トランジスタのソースにそれぞれ２個ずつカスコード接続される第２の電界効果トランジスタを有する付記１９記載のイコライザ回路。
（付記２１）
前記イコライザ本体回路は、
さらに、前記２個の第１の電界効果トランジスタのソースにそれぞれ接続される電界効果トランジスタ及び抵抗の直列接続を有する付記１９記載のイコライザ回路。
【図面の簡単な説明】
【００５９】
【図１】本発明の実施形態によるイコライザ回路の原理的説明図である。
【図２】イコライザ本体回路の原理説明図である。
【図３】本発明の第１の実施形態によるイコライザ回路の構成例を示す回路図である。
【図４】本発明の第２の実施形態によるイコライザ回路の構成例を示す回路図である。
【図５】本発明の第３の実施形態によるイコライザ回路の構成例を示す回路図である。
【図６】本発明の第４の実施形態によるイコライザ回路の構成例を示す回路図である。
【図７】本発明の第５の実施形態によるイコライザ回路の構成例を示す回路図である。
【図８】図８（Ａ）及び（Ｂ）は本発明の第６の実施形態によるイコライザ回路の構成例を示す回路図である。
【図９】本発明の第７の実施形態によるイコライザ回路の構成例を示す回路図である。
【図１０】図１０（Ａ）及び（Ｂ）は本発明の第８の実施形態によるイコライザ回路の構成例を示す回路図である。
【図１１】本発明の第９の実施形態によるイコライザ回路の構成例を示す回路図である。
【図１２】本発明の第１０の実施形態によるイコライザ回路の構成例を示す回路図である。
【図１３】イコライザ回路の配置例を示す図である。
【図１４】従来技術によるイコライザ回路の構成例を示す図である。
【図１５】典型的に用いられている微分回路の回路図である。
【符号の説明】
【００６０】
１００  イコライザ回路
１０１  振幅調整回路
１０２  入力バイアス調整回路
１０３  イコライザ本体回路
１０４  伝送線路補正制御信号
１０５  レベル発生回路
１０６  コモンモード検出回路
１０７  バイアス調整回路
２０１  バイアス及び線形性調整回路
２０３  線形性及び周波数特性調整回路
【図１】
2005223419.tif 000003
【図２】
2005223419.tif 000004
【図３】
2005223419.tif 000005
【図４】
2005223419.tif 000006
【図５】
2005223419.tif 000007
【図６】
2005223419.tif 000008
【図７】
2005223419.tif 000009
【図８】
2005223419.tif 000010
【図９】
2005223419.tif 000011
【図１０】
2005223419.tif 000012
【図１１】
2005223419.tif 000013
【図１２】
2005223419.tif 000014
【図１３】
2005223419.tif 000015
【図１４】
2005223419.tif 000016
【図１５】
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