(57)【要約】【課題】高耐圧半導体装置におけるターミネーション部の専有面積を減らし高耐圧化を実現する。【解決手段】半導体装置の主接合部１の周囲を取り囲むように複数のトレンチ９を形成し、各トレンチ９の底部とトレンチ９の間にそれぞれｐ＋層あるいはショットキーコンタクトを設け、トレンチ底部ｐ＋層２とトレンチ間ｐ＋層３の間に空乏層が拡がるようにトレンチ間ｎ−層４を設けてターミネーション部を構成する。ターミネーション部のｐ＋層３は、主接合の面から所定距離だけ離れており、その距離は隣り合う溝の間隔より小さくなされている。【選択図】図１
2005223349.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置の第１の導電型の半導体層の第１の主面の一部分に形成された第２の導電型の第１の半導体層、
前記第１の導電型の半導体層の前記第１の主面のうち前記第１の半導体層を有しない領域において、前記第１の半導体層との間に所定の間隔を保って、前記第１の導電型の半導体層の第１の主面から所定の深さの位置に底をもつ溝により隔てられて前記第１の半導体層を囲むように設けられた少なくとも１個の第２の導電型の第２の半導体層、
隣りあう２つの第２の導電型の前記第２の半導体層の間の前記溝の底部から前記第１の導電型の半導体層の内部に形成された第２の導電型の半導体領域、
前記第１の半導体層に設けられた第１の電極、及び
前記第１の導電型の半導体層の第２の主面に設けられた第２の電極、
を有し、
前記第１の導電型の半導体層と前記第１の半導体層との接合である主接合部の面と前記溝の底面との距離が、隣り合う溝の間隔より小さく、かつ前記溝の底面は、前記第１の導電型の半導体層の第２の主面に向かう方向で前記主接合部の面から離れていることを特徴とする高耐圧半導体装置。
【請求項２】
前記第２の導電型の第１の半導体層及び第２の半導体層の表面と前記溝の内面に形成された絶縁物層を有する請求項１記載の高耐圧半導体装置。
【請求項３】
前記第１の導電型の半導体層の不純物濃度より濃い不純物濃度を有する第１の導電型の他の半導体層が、最外周の第２の半導体層より外周の領域における前記第１の導電型の半導体層の表面部に設けられた請求項１記載の高耐圧半導体装置。
【請求項４】
前記主接合部の面と、前記溝の底面との距離は、隣り合う溝の間隔の２分の１以下であることを特徴とする請求項１記載の高耐圧半導体装置。
【請求項５】
前記第１の導電型の半導体層の前記第１の主面における、前記第２の半導体層の高さを、前記第１の半導体層の高さより低くしたことを特徴とする請求項１記載の高耐圧半導体装置。
【請求項６】
半導体装置の第１の導電型の半導体層の第１の主面の一部分に形成された第２の導電型の第１の半導体層、
前記第１の導電型の半導体層の前記第１の主面のうち前記第１の半導体層を有しない領域において、前記第１の半導体層との間に所定の間隔を保って、前記第１の導電型の半導体層の表面から所定の深さの位置に底をもつ溝により隔てられて前記第１の半導体層を囲むように設けられた少なくとも１個の第２の導電型の第２の半導体層、
隣りあう２つの第２の導電型の前記第２の半導体層の間の前記溝の底部から前記第１の導電型の半導体層の内部に形成された第２の導電型の半導体領域、
前記第１の半導体層に設けた第１の電極、
前記第１の導電型の半導体層の第２の主面に設けられた第２の電極、
前記第２の半導体層の接続部以外の表面及び前記溝の内面にそれぞれ形成された絶縁物層、及び
前記第２の半導体層の前記接続部の表面と前記溝の底部の絶縁物層の表面にわたって連続的に設けられた導電層、
を有し、
前記第１の導電型の半導体層と前記第１の半導体層との接合である主接合部の面と前記溝の底面との距離が、隣り合う溝の間隔より小さく、かつ前記溝の底面は、前記第１の導電型の半導体層の第２の主面に向かう方向で前記主接合部の面から離れていることを特徴とする高耐圧半導体装置。
【請求項７】
半導体装置の第１の導電型の半導体層の第１の主面の一部分に形成された第２の導電型の第１の半導体層、
前記第１の導電型の半導体層の前記第１の主面のうち前記第１の半導体層を有しない領域において、前記第１の半導体層との間に所定の間隔を保って、前記第１の導電型の半導体層の表面から所定の深さの位置に底をもつ溝により隔てられて前記第１の半導体層を囲むように設けられた少なくとも１個の第２の導電型の第２の半導体層、
隣りあう２つの第２の導電型の前記第２の半導体層の間の前記溝の底部から前記第１の導電型の半導体層の内部に形成された第２の導電型の半導体領域、
前記第１の半導体層に設けられた第１の電極、
前記第１の導電型の半導体層の第２の主面に設けられた第２の電極、
前記の第２半導体層の表面に形成された絶縁物層、及び
前記第２の半導体層の絶縁物層の表面と前記溝の底面にわたって連続的に設けられた導電層、
を有し、
前記第１の導電型の半導体層と前記第１の半導体層との接合である主接合部の面と前記溝の底面との距離が、隣り合う溝の間隔より小さく、かつ前記溝の底面は、前記第１の導電型の半導体層の第２の主面に向かう方向で前記主接合部の面から離れていることを特徴とする高耐圧半導体装置。
【請求項８】
半導体装置の第１の導電型の半導体層の第１の主面の一部分に形成された第２の導電型の第１の半導体層、
前記第１の導電型の半導体層の前記第１の主面のうち前記第１の半導体層を有しない領域において、前記第１の半導体層との間に所定の間隔を保って、前記第１の導電型の半導体層の表面から段差をもつ溝を前記第１の半導体層を囲むように設け、前記溝の底及び隣りあう２つの溝の間の前記半導体層に設けた少なくとも１個のショットキー接合を形成するための導電層、
前記第１の半導体層に設けられた第１の電極、及び
前記第１の導電型の半導体層の第２の主面に設けられた第２の電極、
を有する高耐圧半導体装置。
【請求項９】
互いに隣接する複数の導電層は前記第１の導電型の半導体層の前記第１の主面に設けられた互いに段差を有する領域にそれぞれ形成された請求項８記載の高耐圧半導体装置。
【請求項１０】
最外周の導電層が設けられた前記第１の導電型の半導体層の表面部において、前記最外周の導電層の内周の端部から所定距離離れた外周領域に、前記第１の導電型の半導体層の不純物濃度より濃い不純物濃度を有する第１の導電型の他の半導体層を設けた請求項８記載の高耐圧半導体装置。
【請求項１１】
半導体装置の第１の導電型の半導体層の第１の主面の一部分に形成された第２の導電型の第１の半導体層、
前記第１の導電型の半導体層の前記第１の主面のうち前記第１の半導体層を有しない領域において、前記第１の半導体層との間に所定の間隔を保って、前記第１の導電型の半導体層の第１の主面から所定の深さの位置に底をもつ溝により隔てられて前記第１の半導体層を囲むように設けられた少なくとも１個の第２の導電型の第２の半導体層、
前記第２の半導体層の表面及び前記溝の側面に形成された絶縁物層、
前記溝の底面に形成された導電層、
前記第１の半導体層に設けられた第１の電極、及び
前記第１の導電型の半導体層の第２の主面に設けられた第２の電極、
を有し、
前記溝の底面が、前記第１の導電型の半導体層の第２の主面に向かう方向で前記第１の導電型の半導体層と前記第１の半導体層との接合である主接合部の面から離れた位置に形成されていることを特徴とする高耐圧半導体装置。
【請求項１２】
前記第１の導電型の半導体層の前記第１の主面の周辺部に形成した導電層、及び
前記導電層を形成した前記第１の導電型の半導体層の表面部において、前記導電層の内周の端部から所定距離離れた外周領域に、前記第１の導電型の半導体層の不純物濃度より濃い濃度の第１の導電型の他の半導体領域を設けたことを特徴とする請求項１１記載の高耐圧半導体装置。
【請求項１３】
前記導電層が溝の底面において両側面の絶縁物層にはさまれた部分に形成されたことを特徴とする請求項１１記載の高耐圧半導体装置。
【請求項１４】
半導体装置の第１の導電型の半導体層の第１の主面の一部分に形成され第２の導電型の第１の半導体層、
前記第１の導電型の半導体層の前記第１の主面のうち前記第１の半導体層を有しない領域において、前記第１の半導体層との間に所定の間隔を保って、前記第１の導電型の半導体層の第１の主面から所定の深さの位置に底をもつ溝により隔てられて前記第１の半導体層を囲むように設けられた少なくとも１個の第２の導電型の第２の半導体層、
隣りあう２つの第２の導電型の前記第２の半導体層の間の前記溝の底面に形成した導電層、
前記第１の半導体層に設けた第１の電極、及び
前記第１の導電型の半導体層の第２の主面に設けた第２の電極、
を有し、
前記第１の導電型の半導体層と前記第１の半導体層との接合である主接合部の面と前記溝の底面との距離が、隣り合う溝の間隔より小さく、かつ前記溝の底面は、前記第１の導電型の半導体層の第２の主面に向かう方向で前記主接合部の面から離れていることを特徴とする高耐圧半導体装置。
【請求項１５】
前記第２の導電型の半導体領域は、最内周のものが最も高い不純物濃度を有し、外周部のものは、外周に向かって順次不純物濃度が斬減するように形成された請求項１、６又は７記載の高耐圧半導体装置。
【請求項１６】
前記の第２の導電型の第２の半導体層は、最内周のものが最も高い不純物濃度を有し、外周部のものは外周に向かって順次不純物濃度が斬減するように形成された請求項１、６、７、１１又は１４記載の高耐圧半導体装置。
【請求項１７】
前記の第２の導電型の複数の半導体領域は、それぞれ１０１６ａｔｍ／ｃｍ３以上の不純物濃度を有することを特徴とする請求項１、６又は７記載の高耐圧半導体装置。
【請求項１８】
前記の第２の導電型の複数の第２の半導体層は、それぞれ１０１６ａｔｍ／ｃｍ３以上の不純物濃度を有することを特徴とする請求項１、６、７、１１又は１４記載の高耐圧半導体装置。
【請求項１９】
前記半導体装置は、ＭＯＳ型ＦＥＴ、ダイオ−ド、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、ゲートターンオフサイリスタ（ＧＴＯサイリスタ）、ＳＩサイリスタで構成された群から選択された１種である請求項１、６、７、８、１１又は１４記載の高耐圧半導体装置。
【請求項２０】
前記半導体装置は、炭化珪素（ＳｉＣ）、ダイヤモンド、ガリウムナイトライド、シリコン及びガリウム砒素から構成された群から選択した材料を基材とするダイオードである請求項１、６、７、８、１１又は１４記載の高耐圧半導体装置。
【請求項２１】
前記半導体装置は、前記第１の半導体層の近傍のトレンチゲート内に設けられたゲート電極を有し、炭化珪素（ＳｉＣ）、ダイヤモンド、ガリウムナイトライド、シリコン及びガリウム砒素から構成された群から選択した材料を基材とするＭＯＳ型のＦＥＴであることを特徴とする請求項１、６、７、８、１１又は１４記載の高耐圧半導体装置。
【請求項２２】
前記半導体装置は、プレーナ型トランジスタ、トレンチ型トランジスタ及び埋め込み型トランジスタから構成される群から選択された請求項１、６、７、８、１１又は１４記載の高耐圧半導体装置。
【請求項２３】
一対の直流入力端子と、
前記一対の直流入力端子間に並列に接続された、少なくとも２対の、２個の半導体素子が直列接続された接続体及び前記各半導体素子に逆方向に並列接続されたダイオード、を有し、
前記半導体素子が
半導体素子の第１の導電型の半導体層の第１の主面の一部分に形成された第２の導電型の第１の半導体層、
前記第１の導電型の半導体層の前記第１の主面のうち前記第１の半導体層を有しない領域において、前記第１の半導体層との間に所定の間隔を保って、前記第１の導電型の半導体層の表面から所定の深さの位置に底をもつ溝により隔てられて前記第１の半導体層を囲むように設けられた少なくとも１個の第２の導電型の第２の半導体層、
隣りあう２つの第２の導電型の前記第２の半導体層の間の前記溝の底部から前記第１の導電型の半導体層の内部に形成された第２の導電型の半導体領域、
前記第１の半導体層に設けられた第１の電極、
前記第１の導電型の半導体層の第２の主面に設けられた第２の電極、及び
前記第１の半導体層の近傍に設けられたゲート電極、
を有し、
前記第１の導電型の半導体層と前記第１の半導体層との接合である主接合部の面と前記溝の底面との距離が、隣り合う溝の間隔より小さく、かつ前記溝の底面は、前記第１の導電型の半導体層の第２の主面に向かう方向で前記主接合部の面から離れていることを特徴とする高耐圧半導体装置、
であることを特徴とする電力変換器。
【請求項２４】
一対の交流入力端子と、
前記一対の交流入力端子間にブリッジ接続された、少なくとも４組の、半導体素子とダイオードの並列接続体とを有し、
前記半導体素子が
半導体素子の第１の導電型の半導体層の第１の主面の一部分に形成された第２の導電型の第１の半導体層、
前記第１の導電型の半導体層の前記第１の主面のうち前記第１の半導体層を有しない領域において、前記第１の半導体層との間に所定の間隔を保って、前記第１の導電型の半導体層の表面から所定の深さの位置に底をもつ溝により隔てられて前記第１の半導体層を囲むように設けられた少なくとも１個の第２の導電型の第２の半導体層、
隣りあう２つの第２の導電型の前記第２の半導体層の間の前記溝の底部から前記第１の導電型の半導体層の内部に形成された第２の導電型の半導体領域、
前記第１の半導体層に設けられた第１の電極、
前記第１の導電型の半導体層の第２の主面に設けられた第２の電極、及び
前記第１の半導体層の近傍に設けられたゲート電極、
を有し、
前記第１の導電型の半導体層と前記第１の半導体層との接合である主接合部の面と前記溝の底面との距離が、隣り合う溝の間隔より小さく、かつ前記溝の底面は、前記第１の導電型の半導体層の第２の主面に向かう方向で前記主接合部の面から離れていることを特徴とする高耐圧半導体装置、
であることを特徴とする整流装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高耐圧半導体装置及びこれを用いた電力変換器に関する。
【背景技術】
【０００２】
高電圧かつ大電流を扱う電力供給分野において電力変換を行うための高耐圧半導体装置としては、従来からシリコンを素子材料として用いる高耐圧・大電流のための構造が採用されている。しかし、高耐圧半導体装置のさらなる小型化および低ロス化のためには、シリコンを用いたのでは限界がある。そこで各種の物性がシリコンの物性限界を越える新たな材料による半導体装置の開発が望まれていた。シリコンの物性限界をはるかに越える材料として、シリコンカーバイド（以下ＳｉＣと表記する）やダイヤモンドなどがある。これら材料の、例えば臨界電界は、シリコンのものの１０倍以上であり非常に高く、高臨界電界材料とも呼ばれている。このため、半導体装置のドリフト層の厚みを約１０分の１以下にすることができるとともに、キャリア濃度を１０倍以上にできる。その結果として電気抵抗を約１００分の１以下にできるので、これらの材料を用いた半導体装置は大幅な低ロス化が実現できるものとして期待されている。しかし、ＳｉＣ等の高臨界電界材料で形成した半導体装置では、オフ状態の半導体装置の内部において、シリコンの半導体装置の１０倍以上の高い電界が生じるため、電界集中による破壊が起きやすい。そこで電界を効果的に緩和するために設けるターミネーション部の構造が重要となる。「ターミネーション部」とは、半導体装置の主接合部近傍の電界集中を緩和するために主接合部の周囲に設けた種々の半導体層をいう。
【０００３】
一般にシリコンの半導体装置では、高耐圧を得るために、ＪＴＥ（Junction Termination Extention）、ＦＬＲ（Field Limitting Ring）やＦＭＲ（Floating Metal Rings）等のターミネーション部を設けるターミネーション技術を用いている。これらのターミネーション部は半導体チップの周辺部に、主接合部を取り囲むように形成されており、主接合端部の電界を緩和する。
【特許文献１】特開平０７−１４２７１３号公報
【特許文献２】特開平０２−１４２１８６号公報
【特許文献３】特開平０８−０７８６６１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ＳｉＣ等の高臨界電界材料で高耐圧半導体装置を製作する場合、主接合端部の電界を緩和する前記従来のターミネーション技術は適していない。その理由は、上記のターミネーション技術ではドリフト層に広がる空乏層の幅が小さく、十分に電界を緩和できないためである。
【０００５】
図１３はＪＴＥによるターミネーション部を有する半導体装置の断面図である。この半導体装置の場合、主接合部５の端部周辺にＪＴＥ領域１８を形成し、高電圧印加時にはＪＴＥ領域１８内の全体に空乏層１９を拡げることにより、主接合部５の外周方向においてもｎ−ドリフト層６の深さ方向に空乏層１９を拡げ、主接合部５の端部の電界を緩和する。ＪＴＥ領域１８を高濃度にすると、空乏層１９はｎ−ドリフト層６内に拡がるがＪＴＥ領域１８の端部の空乏層１９の幅は小さくなる。また、ＪＴＥ領域１８を低濃度にしすぎると、空乏層１９は拡がらず、主接合部５の端部の電界が高くなり、耐圧が低下する。このため、空乏層１９の幅をＪＴＥ領域１８一杯に拡げて高耐圧を達成しようとすると、ＪＴＥ領域１８の濃度依存特性が急峻となり、高耐圧を達成できる最適許容濃度の幅がきわめて狭く、イオン打ち込み等の高精度な濃度制御技術を用いても製作できない。
【０００６】
図１４はＦＬＲによるターミネーション部を有する半導体装置の断面図である。この半導体装置ではターミネーション部として複数のＦＬＲ層２０を用いて空乏層２１をＦＬＲ層２０間のドリフト層６内に拡げている。空乏層２１をＦＬＲ層２０内一杯には拡げなくてすむので、ＦＬＲ層２０を一定濃度以上の高濃度にすればよく、実現しやすい。しかし、複数のターミネーション用ＦＬＲ層２０を並列配置して用いるので、専有面積が大きくなってしまう。すなわち複数のＦＬＲ層２０を活性領域５の外周を取り囲むように形成するので、その幅は狭くても大きな面積を占有する。そのため、半導体装置の限られた面積において、ＦＬＲ層２０の面積に相当する分だけ活性領域５の面積を減らさざるを得ず電流容量の減少やオン抵抗の増大を招くという点で問題がある。
【０００７】
上記のように高耐圧半導体装置を実現するためには、効果的に電界を緩和するターミネーション構造が必要であるが、ＳｉＣなどの高臨界電界材料の半導体装置では、ターミネーション部を形成するために超高精度の濃度制御技術が必要であった。また、ターミネーション部のために大きな専有面積が必要である。
【０００８】
本発明は超高精度の濃度制御技術を必要とせず、かつ占有面積の少ないターミネーション構造を有する高耐圧半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の高耐圧半導体装置は、半導体装置の第１の導電型の半導体層の第１の主面の一部分に形成された第２の導電型の第１の半導体層、前記第１の導電型の半導体層の前記第１の主面のうち前記第１の半導体層を有しない領域において、前記第１の半導体層との間に所定の間隔を保って、前記第１の導電型の半導体層の第１の主面から所定の深さの位置に底をもつ溝により隔てられて前記第１の半導体層を囲むように設けられた少なくとも１個の第２の導電型の第２の半導体層、隣りあう２つの第２の導電型の前記第２の半導体層の間の前記溝の底部から前記第１の導電型の半導体層の内部に形成された第２の導電型の半導体領域、前記第１の半導体層に設けられた第１の電極、及び前記第１の導電型の半導体層の第２の主面に設けられた第２の電極、を有し、前記第１の導電型の半導体層と前記第１の半導体層との接合である主接合部の面と前記溝の底面との距離が、隣り合う溝の間隔より小さく、かつ前記溝の底面は、前記第１の導電型の半導体層の第２の主面に向かう方向で前記主接合部の面から離れていることを特徴とする。
【００１０】
この発明の高耐圧半導体装置では、主接合部の周囲を取り囲むように複数の溝を形成し、各溝の底部の第１の導電型の半導体層内に、第２の導電型の半導体領域を設け、かつ隣り合う溝の間には第２の導電型の第２の半導体層を設けている。この構成により主接合部の周囲にターミネーション部が形成される。このターミネーション部により溝の底部の半導体領域と第２の半導体層の間から、前記第１の導電型の半導体層内に空乏層が拡がって主接合部近傍の電界集中が回避され、半導体装置内の電界が緩和される。その結果半導体装置の耐電圧性が向上する。
また、前記第１の導電型の半導体層と前記第１の半導体層との接合である主接合部の面と前記溝の底面との距離が、隣り合う溝の間隔より小さく、かつ前記溝の底面は前記第１の導電型の半導体層の第２の主面に向かう方向で前記主接合部の面から離れているので、溝の底面と主接合部の面との間に存在する第１の導電型の半導体層が、空乏層の第１の導電型の半導体層内への拡がりに寄与する。主接合部の面と溝の底面との距離を、隣り合う溝の間隔より小さくしたことにより、前記半導体領域と第２の半導体層の不純物濃度を所定値以上の高濃度にしさえすれば空乏層は前記のように拡がる。このため前記の半導体領域と第２の半導体層の不純物濃度の制御精度が低くてもよいので製造工程が簡略化される。
さらに、溝の底面と主接合部の面との間で、ターミネーション部の構成要素となる第１の導電型の半導体層の部分が、第１の導電型の半導体層の深さ方向に存在するので、ターミネーション部の表面積の増加に影響を与えない。従って半導体装置の限られた表面積において、隣り合う溝間の第１の導電型の半導体層の深さ方向の寸法に相当する分だけ、活性領域である主接合部の面積を大きくすることができ、電流容量の増加とオン抵抗の低減に有利に働く。
【００１１】
本発明の他の観点の高耐圧半導体装置は、半導体装置の第１の導電型の半導体層の第１の主面の一部分に形成された第２の導電型の第１の半導体層、前記第１の導電型の半導体層の前記第１の主面のうち前記第１の半導体層を有しない領域において、前記第１の半導体層との間に所定の間隔を保って、前記第１の導電型の半導体層の表面から所定の深さの位置に底をもつ溝により隔てられて前記第１の半導体層を囲むように設けられた少なくとも１個の第２の導電型の第２の半導体層、隣りあう２つの第２の導電型の前記第２の半導体層の間の前記溝の底部から前記第１の導電型の半導体層の内部に形成された第２の導電型の半導体領域、前記第１の半導体層に設けた第１の電極、及び前記第１の導電型の半導体層の第２の主面に設けられた第２の電極、前記第２の半導体層の接続部以外の表面及び前記溝の内面にそれぞれ形成された絶縁物層、及び前記第２の半導体層の前記接続部の表面と前記溝の底部の絶縁物層の表面にわたって連続的に設けられた導電層を有し、前記第１の導電型の半導体層と前記第１の半導体層との接合である主接合部の面と前記溝の底面との距離が、隣り合う溝の間隔より小さく、かつ前記溝の底面は、前記第１の導電型の半導体層の第２の主面に向かう方向で前記主接合部の面から離れていることを特徴とする。
【００１２】
この発明の高耐圧半導体装置では、主接合部の周囲を取り囲むように複数の溝を形成し、各溝の底部の第１の導電型の半導体層内に、第２の導電型の半導体領域を設け、かつ隣り合う溝の間には第２の導電型の第２の半導体層を設けている。この構成により主接合部の周囲にターミネーション部が形成される。このターミネーション部により溝の底部の半導体領域と第２の半導体層の間から、前記第１の導電型の半導体層内に空乏層が拡がって主接合部近傍の電界集中が回避され、半導体装置内の電界が緩和される。その結果半導体装置の耐電圧性が向上する。
また、前記第１の導電型の半導体層と前記第１の半導体層との接合である主接合部の面と前記溝の底面との距離が、隣り合う溝の間隔より小さく、かつ前記溝の底面は前記第１の導電型の半導体層の第２の主面に向かう方向で前記主接合部の面から離れているので、溝の底面と主接合部の面との間に存在する第１の導電型の半導体層が、空乏層の第１の導電型の半導体層内への拡がりに寄与する。主接合部の面と溝の底面との距離を、隣り合う溝の間隔より小さくしたことにより、前記半導体領域と第２の半導体層の不純物濃度を所定値以上の高濃度にしさえすれば空乏層は前記のように拡がる。このため前記の半導体領域と第２の半導体層の不純物濃度の制御精度が低くてもよいので製造工程が簡略化される。
【００１３】
さらに、溝の底面と主接合部の面との間で、ターミネーション部の構成要素となる第１の導電型の半導体層の部分が、第１の導電型の半導体層の深さ方向に存在するので、ターミネーション部の表面積の増加に影響を与えない。従って半導体装置の限られた表面積において、隣り合う溝間の第１の導電型の半導体層の深さ方向の寸法に相当する分だけ、活性領域である主接合部の面積を大きくすることができ、電流容量の増加とオン抵抗の低減に有利に働く。
さらに、前記第２の半導体層の前記接続部の表面と前記溝の底部の絶縁物層の表面にわたって連続的に設けられた導電層により、第２の半導体層と前記半導体領域近傍の空乏層が更に第３の電極の方向に拡がる。これにより主接合部の外周部にも空乏層が拡がり、主接合部近傍の電界が更に緩和されて、その結果半導体装置の耐圧を高くすることが可能となる。
【００１４】
本発明の他の観点の高耐圧半導体装置は、半導体装置の第１の導電型の半導体層の第１の主面の一部分に形成された第２の導電型の第１の半導体層、前記第１の導電型の半導体層の前記第１の主面のうち前記第１の半導体層を有しない領域において、前記第１の半導体層との間に所定の間隔を保って、前記第１の導電型の半導体層の表面から所定の深さの位置に底をもつ溝により隔てられて前記第１の半導体層を囲むように設けられた少なくとも１個の第２の導電型の第２の半導体層、隣りあう２つの第２の導電型の前記第２の半導体層の間の前記溝の底部から前記第１の導電型の半導体層の内部に形成された第２の導電型の半導体領域、前記第１の半導体層に設けられた第１の電極、前記第１の導電型の半導体層の第２の主面に設けられた第２の電極、前記の第２半導体層の表面に形成された絶縁物層、及び前記第２の半導体層の絶縁物層の表面と前記溝の底面にわたって連続的に設けられた導電層、を有し、前記第１の導電型の半導体層と前記第１の半導体層との接合である主接合部の面と前記溝の底面との距離が、隣り合う溝の間隔より小さく、かつ前記溝の底面は、前記第１の導電型の半導体層の第２の主面に向かう方向で前記主接合部の面から離れていることを特徴とする。
【００１５】
この発明の高耐圧半導体装置では、主接合部の周囲を取り囲むように複数の溝を形成し、各溝の底部の第１の導電型の半導体層内に、第２の導電型の半導体領域を設け、かつ隣り合う溝の間には第２の導電型の第２の半導体層を設けている。この構成により主接合部の周囲にターミネーション部が形成される。このターミネーション部により溝の底部の半導体領域と第２の半導体層の間から、前記第１の導電型の半導体層内に空乏層が拡がって主接合部近傍の電界集中が回避され、半導体装置内の電界が緩和される。その結果半導体装置の耐電圧性が向上する。
また、前記第１の導電型の半導体層と前記第１の半導体層との接合である主接合部の面と前記溝の底面との距離が、隣り合う溝の間隔より小さく、かつ前記溝の底面は前記第１の導電型の半導体層の第２の主面に向かう方向で前記主接合部の面から離れているので、溝の底面と主接合部の面との間に存在する第１の導電型の半導体層が、空乏層の第１の導電型の半導体層内への拡がりに寄与する。主接合部の面と溝の底面との距離を、隣り合う溝の間隔より小さくしたことにより、前記半導体領域と第２の半導体層の不純物濃度を所定値以上の高濃度にしさえすれば空乏層は前記のように拡がる。このため前記の半導体領域と第２の半導体層の不純物濃度の制御精度が低くてもよいので製造工程が簡略化される。
【００１６】
さらに、溝の底面と主接合部の面との間で、ターミネーション部の構成要素となる第１の導電型の半導体層の部分が、第１の導電型の半導体層の深さ方向に存在するので、ターミネーション部の表面積の増加に影響を与えない。従って半導体装置の限られた表面積において、隣り合う溝間の第１の導電型の半導体層の深さ方向の寸法に相当する分だけ、活性領域である主接合部の面積を大きくすることができ、電流容量の増加とオン抵抗の低減に有利に働く。
さらに、前記第２の半導体層の絶縁物層の表面と前記溝の底面にわたって連続的に設けられた導電層が、溝の底面の半導体領域に接触しているので、第２の半導体層の表面に形成された絶縁物層の電界が緩和される。その結果として、主接合部の近傍の電界が緩和され半導体装置の耐圧が高くなる。
【００１７】
本発明の他の観点の高耐圧半導体装置は、半導体装置の第１の導電型の半導体層の第１の主面の一部分に形成された第２の導電型の第１の半導体層、前記第１の導電型の半導体層の前記第１の主面のうち前記第１の半導体層を有しない領域において、前記第１の半導体層との間に所定の間隔を保って、前記第１の導電型の半導体層の表面から段差をもつ溝を前記第１の半導体層を囲むように設け、前記溝の底及び隣りあう２つの溝の間の前記半導体層に設けた少なくとも１個のショットキー接合を形成するための導電層、前記第１の半導体層に設けられた第１の電極、及び前記第１の導電型の半導体層の第２の主面に設けられた第２の電極を有する。
前記第１の導電型の半導体層の前記第１の主面のうち前記第１の半導体層を有しない領域において、前記第１の半導体層との間に所定の間隔を保って、前記第１の導電型の半導体層の表面から段差をもつ溝を前記第１の半導体層を囲むように設け、前記溝の底及び隣り合う２つの溝の間の前記半導体層に設けた少なくとも１個のショットキー接合を形成するための導電層を設けたことにより、空乏層が第２の電極の方向に拡がる。その結果主接合部の近傍の電界が緩和され高い耐電圧を有する半導体装置が実現できる。
【００１８】
本発明の他の観点の高耐圧半導体装置は、半導体装置の第１の導電型の半導体層の第１の主面の一部分に形成された第２の導電型の第１の半導体層、前記第１の導電型の半導体層の前記第１の主面のうち前記第１の半導体層を有しない領域において、前記第１の半導体層との間に所定の間隔を保って、前記第１の導電型の半導体層の第１の主面から所定の深さの位置に底をもつ溝により隔てられて前記第１の半導体層を囲むように設けられた少なくとも１個の第２の導電型の第２の半導体層、前記第２の半導体層の表面及び前記溝の側面に形成された絶縁物層、前記溝の底面に形成された導電層、前記第１の半導体層に設けられた第１の電極、及び前記第１の導電型の半導体層の第２の主面に設けられた第２の電極、を有し、前記溝の底面が、前記第１の導電型の半導体層の第２の主面に向かう方向で前記第１の導電型の半導体層と前記第１の半導体層との接合である主接合部の面から離れた位置に形成されていることを特徴とする。
【００１９】
この発明の高耐圧半導体装置では、主接合部の周囲を取り囲むように複数の溝を形成し、各溝の底部の第１の導電型の半導体層内に、第２の導電型の半導体領域を設け、かつ隣り合う溝の間には第２の導電型の第２の半導体層を設けている。この構成により主接合部の周囲にターミネーション部が形成される。このターミネーション部により溝の底部の半導体領域と第２の半導体層の間から、前記第１の導電型の半導体層内に空乏層が拡がって主接合部近傍の電界集中が回避され、半導体装置内の電界が緩和される。その結果半導体装置の耐電圧性が向上する。
また、前記第１の導電型の半導体層と前記第１の半導体層との接合である主接合部の面と前記溝の底面との距離が、隣り合う溝の間隔より小さく、かつ前記溝の底面は前記第１の導電型の半導体層の第２の主面に向かう方向で前記主接合部の面から離れているので、溝の底面と主接合部の面との間に存在する第１の導電型の半導体層が、空乏層の第１の導電型の半導体層内への拡がりに寄与する。主接合部の面と溝の底面との距離を、隣り合う溝の間隔より小さくしたことにより、前記半導体領域と第２の半導体層の不純物濃度を所定値以上の高濃度にしさえすれば空乏層は前記のように拡がる。このため前記の半導体領域と第２の半導体層の不純物濃度の制御精度が低くてもよいので製造工程が簡略化される。
【００２０】
さらに、溝の底面と主接合部の面との間で、ターミネーション部の構成要素となる第１の導電型の半導体層の部分が、第１の導電型の半導体層の深さ方向に存在するので、ターミネーション部の表面積の増加に影響を与えない。従って半導体装置の限られた表面積において、隣り合う溝間の第１の導電型の半導体層の深さ方向の寸法に相当する分だけ、活性領域である主接合部の面積を大きくすることができ、電流容量の増加とオン抵抗の低減に有利に働く。
また、溝の底面に形成した導電層によりショットキーコンタクトが形成されるので、空乏層が第１の導電型の半導体層内に深く拡がり、主接合部の電界集中を緩和する。
【００２１】
本発明の他の観点の高耐圧半導体装置は、半導体装置の第１の導電型の半導体層の第１の主面の一部分に形成され第２の導電型の第１の半導体層、前記第１の導電型の半導体層の前記第１の主面のうち前記第１の半導体層を有しない領域において、前記第１の半導体層との間に所定の間隔を保って、前記第１の導電型の半導体層の第１の主面から所定の深さの位置に底をもつ溝により隔てられて前記第１の半導体層を囲むように設けられた少なくとも１個の第２の導電型の第２の半導体層、隣りあう２つの第２の導電型の前記第２の半導体層の間の前記溝の底面に形成した導電層、前記第１の半導体層に設けた第１の電極、及び前記第１の導電型の半導体層の第２の主面に設けた第２の電極を有し、前記第１の導電型の半導体層と前記第１の半導体層との接合である主接合部の面と前記溝の底面との距離が、隣り合う溝の間隔より小さく、かつ前記溝の底面は、前記第１の導電型の半導体層の第２の主面に向かう方向で前記主接合部の面から離れていることを特徴とする。
【００２２】
この発明の高耐圧半導体装置では、主接合部の周囲を取り囲むように複数の溝を形成し、各溝の底部の第１の導電型の半導体層内に、第２の導電型の半導体領域を設け、かつ隣り合う溝の間には第２の導電型の第２の半導体層を設けている。この構成により主接合部の周囲にターミネーション部が形成される。このターミネーション部により溝の底部の半導体領域と第２の半導体層の間から、前記第１の導電型の半導体層内に空乏層が拡がって主接合部近傍の電界集中が回避され、半導体装置内の電界が緩和される。その結果半導体装置の耐電圧性が向上する。
また、前記第１の導電型の半導体層と前記第１の半導体層との接合である主接合部の面と前記溝の底面との距離が、隣り合う溝の間隔より小さく、かつ前記溝の底面は前記第１の導電型の半導体層の第２の主面に向かう方向で前記主接合部の面から離れているので、溝の底面と主接合部の面との間に存在する第１の導電型の半導体層が、空乏層の第１の導電型の半導体層内への拡がりに寄与する。主接合部の面と溝の底面との距離を、隣り合う溝の間隔より小さくしたことにより、前記半導体領域と第２の半導体層の不純物濃度を所定値以上の高濃度にしさえすれば空乏層は前記のように拡がる。このため前記の半導体領域と第２の半導体層の不純物濃度の制御精度が低くてもよいので製造工程が簡略化される。
【００２３】
さらに、溝の底面と主接合部の面との間で、ターミネーション部の構成要素となる第１の導電型の半導体層の部分が、第１の導電型の半導体層の深さ方向に存在するので、ターミネーション部の表面積の増加に影響を与えない。従って半導体装置の限られた表面積において、隣り合う溝間の第１の導電型の半導体層の深さ方向の寸法に相当する分だけ、活性領域である主接合部の面積を大きくすることができ、電流容量の増加とオン抵抗の低減に有利に働く。
また、溝の底面に形成した導電層により、半導体装置のオフ時に溝の底面の端部からも第１の導電型の半導体層内に空乏層が拡がる。その結果溝の底部の側面近傍の電界が緩和され高耐圧の半導体装置が得られる。
【００２４】
本発明の電力変換器は、一対の直流入力端子と、前記一対の直流入力端子間に並列に接続された、少なくとも２対の、２個の半導体素子が直列接続された接続体及び前記各半導体素子に逆方向に並列接続されたダイオード、を有し、前記半導体素子が半導体素子の第１の導電型の半導体層の第１の主面の一部分に形成された第２の導電型の第１の半導体層、前記第１の導電型の半導体層の前記第１の主面のうち前記第１の半導体層を有しない領域において、前記第１の半導体層との間に所定の間隔を保って、前記第１の導電型の半導体層の表面から所定の深さの位置に底をもつ溝により隔てられて前記第１の半導体層を囲むように設けられた少なくとも１個の第２の導電型の第２の半導体層、隣りあう２つの第２の導電型の前記第２の半導体層の間の前記溝の底部から前記第１の導電型の半導体層の内部に形成された第２の導電型の半導体領域、前記第１の半導体層に設けられた第１の電極、前記第１の導電型の半導体層の第２の主面に設けられた第２の電極、及び前記第１の半導体層の近傍に設けられたゲート電極、を有し、前記第１の導電型の半導体層と前記第１の半導体層との接合である主接合部の面と前記溝の底面との距離が、隣り合う溝の間隔より小さく、かつ前記溝の底面は、前記第１の導電型の半導体層の第２の主面に向かう方向で前記主接合部の面から離れていることを特徴とする高耐圧半導体装置であることを特徴とする。
この発明の電力変換器は、スイッチング素子として本発明の高耐圧半導体装置を用いた電力変換装置である。本発明の高耐圧半導体装置の特徴である高い耐電圧、大きな電流容量、低いオン抵抗により、高耐圧、大電流かつ低損失の電力変換器が実現できる。
【００２５】
本発明の整流装置は、一対の交流入力端子と、前記一対の交流入力端子間にブリッジ接続された、少なくとも４組の、半導体素子とダイオードの並列接続体とを有し、前記半導体素子が半導体素子の第１の導電型の半導体層の第１の主面の一部分に形成された第２の導電型の第１の半導体層、前記第１の導電型の半導体層の前記第１の主面のうち前記第１の半導体層を有しない領域において、前記第１の半導体層との間に所定の間隔を保って、前記第１の導電型の半導体層の表面から所定の深さの位置に底をもつ溝により隔てられて前記第１の半導体層を囲むように設けられた少なくとも１個の第２の導電型の第２の半導体層、隣りあう２つの第２の導電型の前記第２の半導体層の間の前記溝の底部から前記第１の導電型の半導体層の内部に形成された第２の導電型の半導体領域、前記第１の半導体層に設けられた第１の電極、前記第１の導電型の半導体層の第２の主面に設けられた第２の電極、及び前記第１の半導体層の近傍に設けられたゲート電極、を有し、前記第１の導電型の半導体層と前記第１の半導体層との接合である主接合部の面と前記溝の底面との距離が、隣り合う溝の間隔より小さく、かつ前記溝の底面は、前記第１の導電型の半導体層の第２の主面に向かう方向で前記主接合部の面から離れていることを特徴とする高耐圧半導体装置であることを特徴とする。
この発明の整流装置は、スイッチング素子として本発明の高耐圧半導体装置を用いた電力変換装置である。本発明の高耐圧半導体装置の特徴である高い耐電圧、大きな電流容量、低いオン抵抗により、高耐圧、大電流かつ低損失の整流装置が実現できる。
【発明の効果】
【００２６】
本発明によれば、半導体装置の主接合部を囲むように複数のトレンチを設け、各トレンチ底部及び隣り合うトレンチ間に、ドリフト層とは逆の導電型の半導体層をそれぞれ形成する。これによって、逆電圧印加時に空乏層がトレンチ底部とトレンチ間のドリフト層に拡がり活性領域の端部の主接合部の電界を緩和する。またトレンチ間ｎ−層がドリフト層の深さ方向のトレンチ間ｐ＋層とトレンチ底部ｐ＋層の間に形成されることによりターミネーション部の面積が削減される。同一サイズの半導体装置で比較すると、本発明の半導体装置では従来のものに比べて活性領域の面積を大きくできるので、電流容量を増加することができるとともにオン抵抗を低減することができる。本発明の半導体装置では、トレンチ底部ｐ＋層とトレンチ間ｐ＋層の不純物濃度をある程度以上高濃度にすれば、それぞれの機能が得られるので、不純物濃度を精密に制御する必要はない。すなわち濃度の制御に高い精度を有しないので製造が容易であり製造コストも比較的安価である。
【発明を実施するための最良の形態】
【００２７】
以下、本発明の半導体装置の好適な実施例を図１から図１０を参照しながら詳細に説明する。
【００２８】
《第１実施例》
本発明の第１実施例を図１ないし図３を参照して説明する。図１は、本発明の第１の実施例の、等間隔のトレンチ型ターミネーション部を設けたトレンチ型ＭＯＳＦＥＴの平面図であり、図２は図１のII−II断面図である。図１及び図２において、トレンチ型ターミネーション部３９は、活性領域１Ａの主接合部１を取り囲むように環状に形成されている。この半導体装置の具体例における各部の寸法は以下のとおりである。ｎ−ドリフト層６の厚さは５０μｍ、ｎ＋ドレイン層７の厚さは３００μｍである。ｐ＋ボディ層５の厚さは２．５μｍであり、ｐ＋ボディ層５に設けられているｎ＋ソース層の接合深さは０．５μｍである。各トレンチ９の深さおよび幅は４μｍである。トレンチゲート１０を絶縁するゲート絶縁物層３５の厚さはトレンチ底部で１μｍ、トレンチ側面で０．１μｍである。
【００２９】
ターミネーション部３９のトレンチ９の底面および側面の絶縁物層３６の厚さは１μｍである。ターミネーション部３９の隣り合うトレンチ９の間隔は４μｍである。なお、トレンチゲート１０用のトレンチの底面および側面の絶縁物層３５の厚さは、ともに０．４μｍ程度の厚さでも良い。また、主接合部１の面とトレンチ９の底面の距離は、４μｍ以下であればよいが、望ましくは１．５μｍ以下がよい。本実施例では、ゲート電極１３はストライプ状であるが、その形状は例えば円形や四角形等であってもかまわない。またゲート電極１３は、例えば１０個以上のストライプ状のものでもかまわない。
【００３０】
本実施例の半導体装置の製作工程は、次のとおりである。最初にドレイン層７として機能する１０１８から１０２０atm/cm３の不純物濃度のｎ＋形ＳｉＣ（炭化珪素）の基板を用意し、この一方の表面に１０１４から１０１６atm/cm３の不純物濃度のＳｉＣのｎ−ドリフト層６（第１の導電型の半導体層）を気相成長法等により形成する。次にｎ−ドリフト層６の上に１０１６から１０１８atm/cm３程度の不純物濃度の、後の工程を経てｐ＋ボディ層５（第１の半導体層）及びトレンチ間ｐ＋層３（第２の半導体層）となる、ＳｉＣのｐ＋層を気相成長法（エピタキシャル法）等により形成する。そして、後の工程で、図１にｎ＋で示す領域となる、１０１８atm/cm３程度の不純物濃度のｎ＋領域を窒素、りん等のイオン打ち込み法等により所望の領域に選択的に形成する。次に、上記の工程を経た基板を異方性エッチングして、ｐ＋層を貫通し底部がｎ−ドリフト層６内に所定距離進入する、トレンチゲート１０及びターミネーション部３９用のトレンチ（溝）９を形成する。次にトレンチ９の底から深さ０．５μｍの範囲に、１０１６から１０１８atm/cm３程度の不純物濃度のトレンチ底部ｐ＋層２（第２の導電型の半導体領域）をホウ素、アルミニウム等のイオン打ち込み等により形成する。続いて、トレンチゲート１０用のトレンチの内壁およびターミネーション部３９用トレンチ９の内壁にＳｉＯ２の絶縁物層３５、３６を形成する。トレンチゲート１０の内壁の絶縁物層３５は、厚さ０．１μｍ程度であるが、ターミネーション部３９用トレンチ９の内壁の絶縁物層の厚さは、０．５から１μｍと厚くてもよい。その後トレンチ部９及びトレンチゲート１０用のトレンチ内に、りんを高濃度に含んだポリシリコンを堆積して埋め込む。次に、トレンチゲート１０用のトレンチ内のポリシリコンを残し、他の部分のポリシリコンを除去してポリシリコンのゲート電極１３を形成する。最後に、アルミニウム、ニッケル等でｐ＋層５の表面にソース電極１２（第１の電極）を形成する。また基板のドレイン層７の表面にドレイン電極１１（第２の電極）を形成して完成する。なお、トレンチ間ｐ＋層３及びｐ＋ボディ層５はエピタキシャル法で形成したが、イオン打ち込み法を用いても形成できる。
【００３１】
本発明の特徴の構造と動作原理について以下に詳細に述べる。
構造の特徴の第一として、ＦＬＲ（Field Limitting Ring）として用いている半導体領域であるトレンチ底部ｐ＋層２がトレンチ９の底部にあり、かつトレンチ間ｐ＋層３が隣接するトレンチ９の間にある。
第二にトレンチ９の底部のトレンチ底部ｐ＋層２と隣接するトレンチ９の間のトレンチ間ｐ＋層３の間には一定の間隔があり、その間にｎ−ドリフト層６の上層部であるトレンチ間ｎ−層４がある。トレンチ間ｎ−層４が、主接合部１の面とトレンチ底部ｐ＋層２の間に介在していることにより、次に述べる効果が得られる。
【００３２】
上記の構造を有する半導体装置のドレイン電極１１に、ソース電極１２より高い電圧を印加すると、点線で示す空乏層３０は、ｐ＋ボディ層５とｎ−ドリフト層６の間の主接合部１からドレイン電極１１およびソース電極１２の方向に広がり電圧を阻止する。活性領域１Ａの周辺では、空乏層３０が主にトレンチ底部ｐ＋層２とトレンチ間ｐ＋層３間のトレンチ間ｎ−層４に拡がり、活性領域１Ａの端部の主接合部１の電界を緩和する。この時、空乏層３０をトレンチ底部ｐ＋層２とトレンチ間ｐ＋層３内にはほとんど拡げなくてすむので、トレンチ底部ｐ＋層２とトレンチ間ｐ＋層３の不純物濃度を１０１６atm/cm３以上の高濃度にしさえすればよく、濃度を精密に制御する必要はない。このように濃度制御技術の精度が低くてよいので製造が容易であり実現しやすい。また、トレンチ間ｎ−層４はトレンチ９の壁面に沿ってドリフト層６の深さ方向（半導体装置の表面に垂直な方向）の領域において、トレンチ間ｐ＋層３とトレンチ底部ｐ＋層２との間に形成されるので、表面積の増加に影響を与えることはない。従って半導体装置の限られた表面積において、トレンチ間ｎ−層４の深さ方向の寸法に相当する分だけ活性領域１Ａの面積を大きくできることになる。活性領域１Ａの面積が大きくなることから、電流容量の増大やオン抵抗の低減を達成できる。さらに、ＭＯＳＦＥＴの活性領域１Ａにトレンチゲート１０用のトレンチを形成する時、同時にターミネーション部３９用のトレンチ９を形成できるので、プロセスを簡略化できる。さらに、トレンチ９及びトレンチゲート１０用のトレンチの内部をポリシリコンやＳｉＯ２等で埋めることにより、半導体装置の表面の汚染を防止することができ高い信頼性を実現できる。
【００３３】
本実施例のトレンチ型ターミネーション部３９の各部の寸法の一例を図３の（ａ）に示す。また、この半導体装置と同程度の耐圧を持つ従来の半導体装置のＦＬＲ付ＭＯＳＦＥＴのターミネーション部の寸法を図３の（ｂ）に示す。図３の（ａ）においてトレンチ底部ｐ＋層２とトレンチ間ｐ＋層３の水平方向の寸法はそれぞれ２μｍであり、合計寸法は４μｍである。またトレンチ間ｐ＋層３とトレンチ底部ｐ＋層２間の距離、すなわちトレンチ間ｎ−層４の深さ方向の寸法は１μｍである。これに対して図３の（ｂ）においては、２個のｐ＋層２Ａ、２Ｂの水平方向の寸法はそれぞれ２μｍであり合計寸法は４μｍである。２個のｐ＋層２Ａと２Ｂの間のｎ−層４Ｂの距離は１μｍであり、ｐ＋層２Ａとｐ＋ボディ層５との間のｎ−層４Ａの距離は１μｍである。従って合計寸法は６μｍである。本実施例のターミネーション部３９では、図３の（ｂ）におけるｎ−層４Ａ及び４Ｂに対応するトレンチ間ｎ−層４が、ドリフト層６の深さ方向のトレンチ間ｐ＋層３とトレンチ底部ｐ＋層の間に形成されることになる。その結果、トレンチ間ｎ−層４がターミネーション部３９の面積の増大に無関係となり、トレンチ間ｎ−層４の存在がターミネーション部３９の表面積の増大につながらない。そなわち、その分従来のものに比べて表面積が減少する。本実施例のターミネーション部３９の面積は、従来技術のＦＬＲの場合に比べ、３分の２の面積になり、同一サイズの半導体装置ではその分活性領域１Ａの面積を大きくできるので電流容量の増大やオン抵抗の低減を達成できる。
【００３４】
本実施例では、図１に示すように３個のトレンチ９を含むターミネーション部３９を有する半導体装置を例に挙げたが、さらに多数のトレンチ９を有するターミネーション部３９を設けることにより更なる高耐圧を実現できる。例えば、３個のトレンチ９を有するターミネーション部３９を設けた場合の４８００Ｖの耐圧が、５個のトレンチ９を有するターミネーション部３９を設けたものでは５３００Ｖに上昇した。本実施例ではトレンチ底部ｐ＋層２とトレンチ間ｐ＋層３とをほとんど同一不純物濃度にしてプロセスを簡略化したが、これらの不純物濃度を個々にかえることによりＭＯＳＦＥＴのオン特性と耐圧をそれぞれ独立して改善できるので更なる高性能化が図れる。また複数のトレンチ底部ｐ＋層２の不純物濃度をそれぞれ所定の値にし、かつ複数のトレンチ間ｐ＋層３の不純物濃度をそれぞれ所定の値にすることにより、オン特性と耐圧を更に改善することができる。例えば、トレンチ底部ｐ＋層２の不純物濃度を３×１０１７atm/cm３、トレンチ間ｐ＋層３の不純物濃度を１０１８atm/cm３とした場合には、耐圧は４８００Ｖと変わらないが、オン抵抗を３５ｍΩｃｍ２から２８ｍΩｃｍ２に低減できた。さらに、複数のトレンチ底部ｐ＋層２及びトレンチ間ｐ＋層３の不純物濃度について、それぞれの最内周のものの不純物濃度を最も高くし、それより外周にあるものは不純物濃度が外周へ向かって順次漸減するように形成してもよい。例えば、ターミネーション部３９に１０個のトレンチ９を設けた場合に、最内周のトレンチ９のトレンチ底部ｐ＋層２及びトレンチ間ｐ＋層３の不純物濃度を１０１９atm/cm３とし、それより外周の９個のトレンチ９のトレンチ底部ｐ＋層２及びトレンチ間ｐ＋層３を、不純物濃度が５×１０１８から１０１６atm/cm３に順次漸減するように形成した。それに加えてｎ−ドリフト層６の厚さを１５０μｍ、不純物濃度を１０１４atm/cm３としたとき、耐圧を２０ＫＶに上昇させることができた。
【００３５】
《第２実施例》
図４は、本発明の第２の実施例の半導体装置の断面図である。本実施例の半導体装置は不等間隔のトレンチ９Ａ、９Ｂを有するターミネーション部３９を有するトレンチ型ＭＯＳＦＥＴである。図４において、活性領域１Ａに隣接する第１段目のトレンチ型ターミネーション部３９Ａのトレンチ９Ａの幅が他のトレンチ９Ｂの幅より大きくなされている。またトレンチゲート１０の底部にｐ＋電界緩和層４０を形成している。その他の構成は第１の実施例と同じであるので説明を省略する。
本実施例の半導体装置では、電圧を阻止する際に、第１段目の幅の広いトレンチ９Ａの底部に形成したトレンチ底部ｐ＋層２Ａにより、空乏層を主接合部１より更に離れたところまで拡げることができる。したがって主接合部１の端部の電界は更に緩和され、高耐圧の半導体装置を実現できる。例えば、第１段目のトレンチ９Ａの幅を３０μｍにした時、耐圧を５８００Ｖにすることができた。その結果、幅４μｍのトレンチ９を等間隔に形成したトレンチ型ターミネーション部を有する第１実施例の半導体装置に比べ、２５％程度耐圧を上げることができた。第１段目のトレンチ９Ａの幅を更に拡げることにより、更なる高耐圧化ができる。例えば、６０μｍにすると、耐圧は６０００Ｖと更に高耐圧化することができた。この場合のオン抵抗は、３５ｍΩ／ｃｍ２と第１実施例のものと同等の値にすることができた。
【００３６】
≪第３実施例≫
図５は、本発明の第３の実施例の半導体装置の断面図である。本実施例の半導体装置は、補助電極（フィールドプレート）１４を有する等間隔のトレンチ型ターミネーション部を備えたトレンチ型ＭＯＳＦＥＴである。まず、図１に示す第１実施例の半導体装置と同様に、ターミネーション部３９のトレンチ９の底部および側面にそれぞれＳｉＯ２等の絶縁物層１５Ａ及び１５を形成する。次にトレンチ９の底面の絶縁物層１５Ａに一端が接する補助電極１４を形成する。補助電極１４の他端はトレンチ間ｐ＋層３の頂部の接続部３Ａに接触させる。補助電極１４を設けた結果、トレンチ底部ｐ＋層２およびトレンチ間ｐ＋層３近傍の空乏層３０が、ドレイン電極１１の方向に更に拡げられた。それにつれて活性領域１Ａの外周部に空乏層が更に拡がり、主接合部１近傍の電界が更に緩和される。その結果第１実施例のものに比べて３５％以上耐圧が高くなった。また、第１の実施例と同様に、従来のターミネーション部に比べ、ターミネーション部の専有面積を約３分の２に減らすことができた。
【００３７】
≪第４実施例≫
図６は、本発明の第４の実施例の半導体装置の、補助電極１４（フィールドプレート）と等間隔トレンチ型ターミネーション部３９を有するトレンチ型ＭＯＳＦＥＴの断面図を示す。第４の実施例ではターミネーション部３９のトレンチ９の側面およびトレンチ間ｐ＋層３の上面にＳｉＯ２等の絶縁物層１５を形成する。第４の実施例は、トレンチ間ｐ＋層３の上面の絶縁物層１５に一端が接し、他端がトレンチ底部ｐ＋層２に接する補助電極１４Ａを形成した点が第３の実施例と異なる。補助電極１４Ａをトレンチ底部ｐ＋層に接触させることにより、トレンチ９内の絶縁物層１５の電界が緩和される。その結果第３の実施例の場合と同様に主接合部１近傍の電界が緩和され、第１実施例のものに比べて３５％以上耐圧が高くなった。また、第１の実施例と同様に、従来のターミネーション部と比べ、ターミネーション部３９の専有面積を約３分の２に減らすことができた。
【００３８】
《第５実施例》
図７は、本発明の第５の実施例の半導体装置の、浅い等間隔のトレンチ９を有するターミネーション部３９を備えるトレンチ型ＭＯＳＦＥＴの断面図である。図において、ターミネーション部３９のトレンチ間ｎ−層４とトレンチ間ｐ＋層３の接合部４３の面の、活性領域１Ａの主表面４６からの距離が第１の実施例のものより大きく、主接合部１の位置よりドレイン電極１１側に寄っている。またトレンチ間ｐ＋層３の厚さがトレンチ底部ｐ＋層２より薄い点も、第１の実施例と異なる。トレンチ間ｐ＋層３が、ドレイン電極１１に近づくことにより、空乏層３０がドレイン電極１１の方向に向って拡がりやすくなり、その結果高耐圧の半導体装置が実現できる。また、ターミネーション部３９の専有面積も第１の実施例と同様に従来のものに比べて３分の２に減らすことができる。
【００３９】
《第６実施例》
図８は、本発明の第６の実施例の半導体装置の、ショットキー接合（以下ショットキーコンタクトと称する）を有するトレンチ型ターミネーション部３９を備えるトレンチ型ＭＯＳＦＥＴの断面図である。本実施例では、前記の各実施例のターミネーション部３９に設けたトレンチ底部ｐ＋層２およびトレンチ間ｐ＋層３を形成していない。本実施例では各トレンチ９の底部及び各トレンチ９間のｎ−ドリフト層６の表面に、金や白金等の薄膜でショットキーコンタクト１７Ａ、１７Ｂ、１７Ｃ、１７Ｄ、１７Ｅ及び１７Ｆを形成する。隣り合うショットキーコンタクト、例えばショットキーコンタクト１７Ａ、１７Ｂは互いに段差を有するｎ−ドリフト層６の上に設けられ、各ショットキーコンタクト１７Ａないし１７Ｆは活性領域１Ａを囲むように環状になされている。ターミネーション部３９の最外周のフィールドリミッタｎ＋層１６の表面にも金や白金等でショットキーコンタクト１７Ｇを形成し、ショットキーコンタクト１７Ｇの内縁は前記フィールドリミッタｎ＋層１６の内縁よりも更に内側にくるようになされている。トレンチ９の底部のショットキーコンタクト１７Ａ、１７Ｃ、１７Ｅおよびトレンチ９間のショットキーコンタクト１７Ｂ、１７Ｄ、１７Ｆ、１７Ｇにより、空乏層３０がドレイン電極１１の方向に拡がる。その結果主接合部１の近傍の電界が緩和され、第１の実施例のものと同様の耐電圧特性が得られる。また、半導体装置の表面が汚染した場合でも、フィールドリミッタｎ＋層１６は、空乏層３０がｎ−ドリフト層６の表面に沿って端部まで拡がることを防ぎ、耐圧の低下を防ぐ。
【００４０】
フィールドリミッタｎ＋層１６の内側のショットキーコンタクト１７Ｇについては、表面に沿って拡がってできた空乏層３０の延びをフィールドリミッタｎ＋層１６だけでなくショットキーコンタクト１７Ｇの電界効果によっても抑える。これによって、フィールドリミッタｎ＋層１６で電界強度が高くなり、耐圧が低下するのを防ぐことができる。
【００４１】
例えば、第１の実施例と概略同じ構造諸元の半導体装置において、表面汚染が存在した場合、耐圧が４５００Ｖになったが、第６の実施例の半導体装置では４８００Ｖに保つことができた。なお、パッケイジングの工夫などにより、表面汚染が防止できる場合は、このフィールドリミッタｎ＋層１６のショットキーコンタクト１７Ｇを設けなくとも所期の効果を達成できることはいうまでもない。
【００４２】
《第７実施例》
図９は、本発明の第７の実施例の半導体装置の断面図である。第７の実施例では、第６の実施例の半導体装置におけるトレンチ間ショットキーコンタクト１７Ｂ、１７Ｄ、１７Ｆの代わりに、イオン打ち込み法によりトレンチ間ｐ＋層５３を形成した点が、第６の実施例と異なる。ターミネーション部３９の各トレンチ９の側面とトレンチ間ｐ＋層５３の表面には絶縁物層１５が形成されている。トレンチ９の底面の絶縁物層１５にはさまれた部分にそれぞれショットキーコンタクト１７Ａ、１７Ｃ、１７Ｅが設けられている。第７の実施例の半導体装置も第６の実施例のものと同様に、高耐圧性を示し、ターミネーション部３９の専有面積も小さい。
【００４３】
《第８実施例》
図１０は、本発明の第８の実施例の半導体装置の断面図である。第８の実施例では、ターミネーション部３９のトレンチ９の底面の全面にそれぞれショットキーコンタクト１７Ａ、１７Ｃ、１７Ｅを形成した点が第７の実施例のものと異なる。ショットキーコンタクト１７Ａ、１７Ｃ、１７Ｅをトレンチ９の底面の全面に形成することにより、半導体装置がオフの時にターミネーション部３９のトレンチ９の底面端部からも空乏層が拡がり、トレンチ９の底部の側面近傍のトレンチ間ｎ−層４の電界がより緩和され、高耐圧化が達成できる。
【００４４】
本発明の前記各実施例１から８の半導体装置において、ゲートＧをソースＳに接続して、ソースＳとドレンＤの２極の半導体装置すなわちダイオードとして機能させることができる。このようにして構成されたダイオードにおいても前記の各実施例で説明したＭＯＳＦＥＴと同様に高耐圧化ができるとともに、低損失かつ大きな電流容量のダイオードを得ることができる。
【００４５】
《インバータ装置》
図１１は、本発明を適用したＭＯＳＦＥＴおよびダイオードを用いて構成した電力変換装置である、三相のインバータの例を示す回路図である。スイッチング素子としての６個のＭＯＳＦＥＴＳＷ１１、ＳＷ１２、ＳＷ２１、ＳＷ２２、ＳＷ３１、ＳＷ３２が、当技術分野では周知の接続方法で接続されている。各ＭＯＳＦＥＴＳＷ１１、ＳＷ１２、ＳＷ２１、ＳＷ２２、ＳＷ３１、ＳＷ３２には、ダイオードＤ１１、Ｄ１２、Ｄ２１、Ｄ２２、Ｄ３１、Ｄ３２がそれぞれ逆並列に接続されている。ＭＯＳＦＥＴＳＷ１１〜ＳＷ３２は、図示を省略した制御回路によりスイッチング制御され、入力の直流電圧は三相の交流電圧に変換されて交流出力６０が得られる。ＭＯＳＦＥＴ  ＳＷ１１・・・ＳＷ３２は、本発明の前記第１から第８の実施例のいずれかのＭＯＳＦＥＴであり、高耐圧であるとともに、スイッチング速度の大きなスイッチング素子である。このＭＯＳＦＥＴおよびダイオードに本発明を適用することにより、インバータの高耐圧化ができる。ＳｉＣを用いた従来のＭＯＳＦＥＴでは、５００Ｖ以上の高耐圧のものではオン抵抗が大きくなり、高耐圧インバータの高性能化が困難であった。本発明の各実施例による半導体装置を適用すれば、高耐圧インバータ装置の高性能化、すなわちコンパクト化、低損失化、低雑音化を達成できる。その結果インバータ装置を用いたシステムの低コスト化、高効率化が実現できる。
【００４６】
《整流装置》
図１２は、本発明を適用したＭＯＳＦＥＴおよびダイオードを用いて構成した、整流装置の例を示す回路図である。ブリッジ接続した４個のＭＯＳＦＥＴＳＷ１１、ＳＷ１２、ＳＷ２１、ＳＷ２２および、ＭＯＳＦＥＴＳＷ１１、ＳＷ１２、ＳＷ２１、ＳＷ２２にそれぞれ逆並列に接続したダイオードＤ１１、Ｄ１２、Ｄ２１、Ｄ２２に、本発明の第１から第８の実施例のいずれかの半導体装置を用いる。この整流回路により、交流電源６１の交流電圧は直流電圧に変換される。本発明のＭＯＳＦＥＴは、高耐圧であるとともに、スイッチング速度の大きな素子であり、この素子とダイオードに本発明を適用することにより、高耐圧整流装置のコンパクト化、低損失化、低雑音化などの効果が得られる。したがって、整流装置を用いたシステムの低コスト、高効率化が達成できる。
【００４７】
以上、本発明の実施例を説明したが、本発明はさらに多くの適用範囲あるいは派生構造をカバーするものである。
前記の第２ないし第５、第７及び第８の実施例において、複数のトレンチ底部ｐ＋層２及びトレンチ間ｐ＋層３の不純物濃度について、それぞれの最内周のものの不純物濃度を最も高くし、それより外周にあるものは不純物濃度が外周に向かって順次漸減するように形成してもよい。また、両者の不純物濃度はそれぞれ任意の値にしてもよい。
前記の各実施例では、ＳｉＣ素子の場合のみを述べたが、シリコン、ガリウムヒ素等の他の半導体材料にも適用できる。特に、ダイヤモンド、ガリウムナイトライドなどのワイドギャップ半導体材料に有効である。
【００４８】
前記各実施例の説明では、ドリフト層６がｎ型の素子の場合のみを述べたが、ドリフト層６がｐ型の素子の場合でも、各ｎ型層をｐ型層に変え、各ｐ型層をｎ型層に変えることにより、本発明の構造を適用できる。また、適用できる素子は、ＭＯＳＦＥＴに限定されるものではなく、ＩＧＢＴ、ＧＴＯ、ＳＩトランジスタ、ＳＩサイリスタ、ダイオード、サイリスタ等にも幅広く適用できる。また各半導体装置の活性領域あるいは主接合部の構造としては、プレーナ型、トレンチ型、埋め込み型等いずれの場合にも適用できる。
【産業上の利用可能性】
【００４９】
本発明は、高耐電圧の電力用半導体装置に利用可能である。
【図面の簡単な説明】
【００５０】
【図１】本発明の第１実施例の半導体装置である等間隔トレンチ型ターミネーション部を有するトレンチ型ＭＯＳＦＥＴの平面図
【図２】図１のII−II断面図
【図３】（ａ）は第１実施例の半導体装置の要部断面図、（ｂ）は従来のＦＬＲ（Field Limitting Ring）を有する半導体装置の要部断面図
【図４】本発明の第２実施例の半導体装置である不等間隔のトレンチ型ターミネーション部を有するトレンチ型ＭＯＳＦＥＴの断面図
【図５】本発明の第３実施例の半導体装置である補助電極（フィールドプレート）と等間隔トレンチ型ターミネーション部を有するトレンチ型ＭＯＳＦＥＴの断面図
【図６】本発明の第４実施例の半導体装置である補助電極（フィールドプレート）と等間隔トレンチ型ターミネーション部を有するトレンチ型ＭＯＳＦＥＴの断面図
【図７】本発明の第５実施例の半導体装置である浅い等間隔トレンチ型ターミネーション部を有するトレンチ型ＭＯＳＦＥＴの断面図
【図８】本発明の第６実施例の半導体装置であるショットキーコンタクトを有するトレンチ型ターミネーション型部を有するＭＯＳＦＥＴの断面図
【図９】本発明の第７実施例の半導体装置であるショットキーコンタクトを有するトレンチ型ターミネーション型部を有するＭＯＳＦＥＴの断面図
【図１０】本発明の第８実施例の半導体装置であるショットキーコンタクトを有するトレンチ型ターミネーション型部を有するＭＯＳＦＥＴの断面図
【図１１】本発明の半導体装置を用いたインバータ装置の回路図
【図１２】本発明の半導体装置を用いた整流装置の回路図
【図１３】従来のＪＴＥ（Junction Termination Extention）を有する半導体装置の断面図
【図１４】従来のＦＬＲ（Field Limitting Ring）を有する半導体装置の断面図
【符号の説明】
【００５１】
１  主接合部
１Ａ  活性領域
２、２Ａ、２Ｂ  トレンチ底部ｐ＋層
３、３Ａ  トレンチ間ｐ＋層
４  トレンチ間ｎ−層
４Ａ、４Ｂ  ｎ−層
５  ｐ＋ボディ層
６  ｎ−ドリフト層
７  ドレイン領域
９、９Ａ、９Ｂ  ターミネーション用トレンチ
１０  トレンチゲート
１１  ドレイン電極
１２  ソース電極
１３  ゲート電極
１４、１４Ａ  補助電極
１５  ターミネーション用トレンチ絶縁物層
１６  フィールドリミッタ
１７、１７Ａ、１７Ｂ、１７Ｃ、１７Ｄ、１７Ｅ、１７Ｆ、１７Ｇ  ショットキーコンタクト
１８  ＪＴＥ領域
１９  空乏層
２０  ＦＬＲ層
２１  空乏層
３０  空乏層
３５、３６  絶縁物層
３９、３９Ａ  ターミネーション部
４０  ｐ＋電界緩和層
４３  接合部
４６  主表面
５３  トレンチ間ｐ＋層
ＭＯＳＦＥＴ  ＳＷ１１、ＳＷ１２、ＳＷ２１、ＳＷ２２、ＳＷ３１、ＳＷ３２
ダイオード  Ｄ１１、Ｄ１２、Ｄ２１、Ｄ２２、Ｄ３１、Ｄ３２
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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