(57)【特許請求の範囲】
【請求項１】
メモリ性液晶層、複数のスキャンラインおよび複数のデータラインを有するドットマトリクス型液晶表示素子と、
前記複数のスキャンラインを駆動するコモンドライバと、
前記複数のデータラインを駆動するセグメントドライバと、
前記コモンドライバおよび前記セグメントドライバを制御する制御回路と、を備え、
前記制御回路は、前記コモンドライバおよび前記セグメントドライバを、表示データを書き込む前に、第１極性のリセット電圧を印加する前記スキャンラインの本数を所定本数まで順次増加させた後、前記第１極性のリセット電圧の印加を停止させ、前記第１極性のリセット電圧を印加した前記所定本数のスキャンラインに第２極性のリセット電圧を印加する際に、第２極性のリセット電圧を印加する前記スキャンラインの本数を前記所定本数まで順次増加させた後、前記第２極性のリセット電圧の印加を停止させるように制御し、
前記第１および第２極性のリセット電圧の印加停止は、前記第１および第２極性のリセット電圧を印加する前記スキャンラインの本数を０本まで順次減少させることで行うことにより、前記ドットマトリクス型液晶表示素子を初期状態にすることを特徴とするドットマトリクス型液晶表示装置。
【請求項２】
メモリ性液晶層、複数のスキャンラインおよび複数のデータラインを有するドットマトリクス型液晶表示素子と、
前記複数のスキャンラインを駆動するコモンドライバと、
前記複数のデータラインを駆動するセグメントドライバと、
前記コモンドライバおよび前記セグメントドライバを制御する制御回路と、を備え、
前記制御回路は、前記コモンドライバおよび前記セグメントドライバを、表示データを書き込む前に、第１極性のリセット電圧を印加する前記スキャンラインの本数を所定本数まで順次増加させた後、前記第１極性のリセット電圧の印加を停止させ、前記第１極性のリセット電圧を印加した前記所定本数のスキャンラインに第２極性のリセット電圧を印加する際に、第２極性のリセット電圧を印加する前記スキャンラインの本数を前記所定本数まで順次増加させた後、前記第２極性のリセット電圧の印加を停止させるように制御し、
前記第１および第２極性のリセット電圧の印加停止は、前記所定数の前記スキャンラインへの前記第１および第２極性のリセット電圧の印加を同時に停止することで行うことにより、前記ドットマトリクス型液晶表示素子を初期状態にすることを特徴とするドットマトリクス型液晶表示装置。
【請求項３】
前記メモリ性液晶層は、コレステリック相を形成する液晶層であることを特徴とする請求項１または２に記載のドットマトリクス型液晶表示装置。
【請求項４】
前記第２極性のリセット電圧を印加する前記スキャンラインの本数を順次増加する時間間隔は、１度に増加される本数の前記スキャンラインの画素の充電時間より長いことを特徴とする請求項１から３のいずれか１項に記載のドットマトリクス型液晶表示装置。
【請求項５】
メモリ性液晶層、複数のスキャンラインおよび複数のデータラインを有するドットマトリクス型液晶表示素子に表示データを書き込む前に、前記ドットマトリクス型液晶表示素子に第１極性のリセット電圧と第２極性のリセット電圧を印加して前記ドットマトリクス型液晶表示素子を初期状態にするドットマトリクス型液晶表示素子のリセット方法であって、
前記第１極性のリセット電圧を印加する前記スキャンラインの本数を所定本数まで順次増加させ、
前記第１極性のリセット電圧の印加を停止し、
前記第１極性のリセット電圧を印加した前記所定本数のスキャンラインに第２極性のリセット電圧を印加する際に、前記第２極性のリセット電圧を印加する前記スキャンラインの本数を前記所定本数まで順次増加させ、
前記第２極性のリセット電圧の印加を停止し、
前記第１および第２極性のリセット電圧の印加停止は、前記第１および第２極性のリセット電圧を印加する前記スキャンラインの本数を０本まで順次減少させることで行う、ことを特徴とするドットマトリクス型液晶表示素子のリセット方法。
【請求項６】
メモリ性液晶層、複数のスキャンラインおよび複数のデータラインを有するドットマトリクス型液晶表示素子に表示データを書き込む前に、前記ドットマトリクス型液晶表示素子に第１極性のリセット電圧と第２極性のリセット電圧を印加して前記ドットマトリクス型液晶表示素子を初期状態にするドットマトリクス型液晶表示素子のリセット方法であって、
前記第１極性のリセット電圧を印加する前記スキャンラインの本数を所定本数まで順次増加させ、
前記第１極性のリセット電圧の印加を停止し、
前記第１極性のリセット電圧を印加した前記所定本数のスキャンラインに第２極性のリセット電圧を印加する際に、前記第２極性のリセット電圧を印加する前記スキャンラインの本数を前記所定本数まで順次増加させ、
前記第２極性のリセット電圧の印加を停止し、
前記第１および第２極性のリセット電圧の印加停止は、前記所定数の前記スキャンラインへの前記第１および第２極性のリセット電圧の印加を同時に停止する、ことを特徴とするドットマトリクス型液晶表示素子のリセット方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ドットマトリクス型液晶表示装置に関し、特にコレステリック液晶を使用し、表示データの書込み前に第１ステップでプレーナ状態またはフォーカルコニック状態にリセットするリセット動作を行うドットマトリクス型液晶表示装置に関する。
【背景技術】
【０００２】
液晶表示素子のようなドットマトリクス型表示素子が、テレビ受像機やコンピュータシステムのモニタとして広く使用されている。ドットマトリクス型表示素子は、平行に配列された複数のスキャンラインと、スキャンラインと垂直に交差するように配置された複数のデータライン（セグメントライン）とを有し、複数のスキャンラインと複数のセグメントラインの交差部に画素が形成される。表示する画像の書込みは、スキャンラインに順次スキャンパルスを印加し、スキャンパルスの印加に同期して複数のセグメントラインに１ライン分のデータを出力することにより行われる。ドットマトリクス型表示素子には、ＣＲＴ、ＰＤＰ、ＥＬ、液晶表示素子など各種の方式があるが、特に液晶表示素子が広く使用されている。
【０００３】
近年、電源を切っても表示内容を保持できる書換え可能な表示デバイスとして、各企業および大学などにおいて、電子ペーパーの開発が盛んに進められている。電子ペーパーの利用が期待されている応用分野として、電子書籍を筆頭に、モバイル端末機器のサブディスプレイやＩＣカードの表示部など、多様な応用形態が提案されている。電子ペーパーの有力な方式の１つに、コレステリック液晶がある。コレステリック液晶は、半永久的な表示保持（メモリ性）や鮮やかなカラー表示、高コントラスト、高解像度といった優れた特徴を有している。
【０００４】
コレステリック液晶は、カライラルネマティック液晶とも称されることがあり、ネマティック液晶にキラル性の添加剤（カイラル材）を比較的多く（数十％）添加することにより、ネマティック液晶の分子がらせん状のコレステリック相を形成する液晶である。
【０００５】
図１は、コレステリック液晶の状態を説明する図である。図１の（Ａ）および（Ｂ）に示すように、コレステリック液晶を利用した表示素子１０は、上側基板１１と、コレステリック液晶層１２と、下側基板１３と、有する。コレステリック液晶には、図１の（Ａ）に示すように入射光を反射するプレーナ状態と、図１の（Ｂ）に示すように入射光を透過するフォーカルコニック状態と、があり、これらの状態は、無電界下でも安定してその状態が保持される。
【０００６】
プレーナ状態の時には、液晶分子のらせんピッチに応じた波長の光を反射する。反射が最大となる波長λは、液晶の平均屈折率ｎ、らせんピッチｐから次の式で表される。
【０００７】
λ＝ｎ・ｐ
一方、反射帯域Δλは、液晶の屈折率異方性Δｎにより大きく異なる。
【０００８】
プレーナ状態の時には、入射光が反射するので「明」状態、すなわち白を表示することができる。一方、フォーカルコニック状態の時には、下側基板１３の下に光吸収層を設けることにより、液晶層を透過した光が吸収されるので「暗」状態、すなわち黒を表示することができる。
【０００９】
上記のように、プレーナ状態の時には、液晶分子のらせんピッチに応じた波長の光を反射するので、液晶材料およびカイラル材を選択し、カイラル材の含有率を決定し、青（ブルー）、緑（グリーン）および赤（レッド）の各波長を選択反射する３つのパネルを得、それらを積層して、カラー表示素子が得られる。
【００１０】
次に、コレステリック液晶を利用した表示素子の駆動方法を説明する。
【００１１】
図２は、一般的なコレステリック液晶の電圧−反射特性の一例を示している。横軸は、コレステリック液晶を挟む電極間に所定のパルス幅で印加されるパルス電圧の電圧値（Ｖ）を表し、縦軸はコレステリック液晶の反射率（％）を表している。図２に示す実線の曲線Ｐは、初期状態がプレーナ状態のコレステリック液晶の電圧−反射率特性を示し、破線の曲線ＦＣは、初期状態がフォーカルコニック状態のコレステリック液晶の電圧−反射率特性を示す。
【００１２】
図２において、電極間に所定の高電圧ＶＰ１００（例えば±３６Ｖ）を印加して、コレステリック液晶中に相対的に強い電界を発生させると、液晶分子のらせん構造は完全にほどけて、すべての分子が電界の方向に従うホメオトロピック状態になる。次に、液晶分子がホメオトロピック状態の時に、印加電圧をＶＰ１００から所定の低電圧（例えば、ＶＦ０＝±４Ｖ）に急激に低下させて、液晶中の電界を急激にほぼゼロにすると、液晶のらせん軸は電極に垂直になり、らせんピッチに応じた光を選択的に反射するプレーナ状態になる。
【００１３】
一方、電極間に所定の低電圧ＶＦ１００ｂ（例えば、±２４Ｖ）を印加し、コレステリック液晶中の相対的に弱い電界を発生させると、液晶分子のらせん構造が完全には解けない状態になる。この状態において、印加電圧をＶＦ１００ｂから低電圧ＶＦ０に急激に低下させて、液晶中の電界を急激にほぼゼロにするか、あるいは強い電界を印加し緩やかに電界を除去した場合は、液晶分子のらせん軸が電極に平行になり、入射光を透過するフォーカルコニック状態になる。
【００１４】
また、中間的な強さの電界を印加し、急激に電界を除去すると、プレーナ状態とフォーカルコニック状態が混在し、中間調の表示が可能となる。
【００１５】
ここで、図２に示す曲線Ｐにおいて、破線枠Ａ内では、印加する電圧パルスの電圧値を高くするに従ってフォーカルコニック状態の割合を増加させてコレステリック液晶の反射率を低下させることができる。また、図２に示す曲線ＰおよびＦＣにおいて、破線枠Ｂ内では、印加する電圧値を低くするに従ってフォーカルコニック状態の割合を増加させてコレステリック液晶の反射率を低下させることができる。
【００１６】
中間調を表示するためには、Ａ領域またはＢ領域を利用する。Ａ領域を利用する場合には、画素を初期化してプレーナ状態にした後に、ＶＦ０とＶＦ１００ａの間の電圧パルスを印加して一部をフォーカルコニック状態にする。また、Ｂ領域を利用する場合には、画素を初期化してフォーカルコニック状態にした後に、ＶＦ１００ｂとＶＰ０の間の電圧パルスを印加して一部をプレーナ状態にする。
【００１７】
以上説明した電圧応答特性に基づく駆動方法の原理を、図３および図４を参照して説明する。図３の（Ａ）、図４の（Ａ）および（Ｃ）は電圧パルスの波形を示す。図３の（Ｂ）、図４の（Ｂ）および（Ｄ）は、図３の（Ａ）、図４の（Ａ）および（Ｃ）の電圧パルスをそれぞれ印加した時のパルス応答特性を示す。図３の（Ａ）は、電圧値が±３６Ｖで、パルス幅が数十ｍｓの電圧パルスを示す。図４の（Ａ）は、オン（ＯＮ）時の電圧値が±２０Ｖで、オフ（ＯＦＦ）時の電圧値が±１０Ｖで、パルス幅が２ｍｓの電圧パルスを示す。図４の（Ｃ）は、オン（ＯＮ）時の電圧値が±２０Ｖで、オフ（ＯＦＦ）時の電圧値が±１０Ｖで、パルス幅が１ｍｓの電圧パルスを示す。図３の（Ｂ）、図４の（Ｂ）および（Ｄ）において、横軸は電圧（Ｖ）を表し、縦軸は反射率（％）を表す。図３の（Ｂ）の電圧−反射率特性は、図２の曲線ＰおよびＦＣを模式化して示し、図４の（Ｂ）および（Ｄ）の電圧−反射率特性は、図２の曲線Ｐのみを模式化して示す。ここで使用する電圧パルスは、液晶の駆動パルスとしてよく知られているように、分極による表示の劣化を防止するために、正極性と負極性のパルスを組み合わせている。
【００１８】
図３の（Ａ）および（Ｂ）に示すように、パルス幅が大きい場合には、初期状態がプレーナ状態だと、電圧をある範囲に上げると、フォーカルコニック状態となり、さらに電圧を上げると、再度プレーナ状態となる。初期状態がフォーカルコニック状態だと、パルス電圧を上げるにつれて次第にプレーナ状態になる。
【００１９】
パルス幅が大きい場合に、初期状態がプレーナ状態とフォーカルコニック状態のいずれでも必ずプレーナ状態になるパルス電圧は、図３の（Ｂ）では±３６Ｖである。また、この中間のパルス電圧では、プレーナ状態とフォーカルコニック状態が混在した状態になり、中間調が得られる。
【００２０】
一方、図４の（Ａ）および（Ｂ）に示すように、パルス幅が２ｍｓの場合には、初期状態がプレーナ状態では、パルス電圧が±１０Ｖでは反射率変化しないが、それ以上大きな電圧なるとプレーナ状態とフォーカルコニック状態が混在した状態になり、反射率が低下する。反射率の低下量は電圧が大きくなるに従って大きくなるが、±３６Ｖよりさらに大きな電圧になると反射率の低下量は一定となる。これは、初期状態がプレーナ状態とフォーカルコニック状態が混在した状態でも同じである。従って、初期状態がプレーナ状態である場合に、パルス幅が２ｍｓでパルス電圧が±２０Ｖの電圧パルスを１回印加すると、反射率はある程度低下する。このようにしてプレーナ状態とフォーカルコニック状態が混在した状態で反射率が少し低下した状態で、パルス幅が２ｍｓでパルス電圧が±２０Ｖの電圧パルスをさらに印加すると、反射率はさらに低下する。これを繰り返すと、反射率は所定値まで低下する。
【００２１】
図４の（Ｃ）および（Ｄ）に示すように、パルス幅が１ｍｓの場合には、パルス幅が２ｍｓの場合と同様に、電圧パルスを印加することにより反射率が低下するが、反射率の低下具合はパルス幅が２ｍｓの場合と比べて小さい。
【００２２】
以上のことから、数十ｍｓのパルス幅で３６Ｖのパルスを印加すればプレーナ状態になり、２ｍｓ程度のパルス幅で十数Ｖから２０Ｖ程度のパルスを印加すればプレーナ状態からプレーナ状態とフォーカルコニック状態が混在した状態になって反射率が低下し、反射率の低下量は、パルスの累積時間に関係すると考えられる。
【００２３】
そこで、コレステリック液晶表示素子では、第１ステップにおいて書き換える画素にパルス幅数十ｍｓの±３６Ｖの初期化（リセット）パルスを印加してプレーナ状態にし、次の第２ステップでは、中間調にする画素に狭いパルス幅の約±２０．０Ｖの階調パルスを印加し、その累積印加時間を中間調のレベルに応じた値にする。言い換えれば、この表示方法は、図２の領域Ａを利用して中間調レベルを表示する。
【００２４】
上記の説明では、初期化状態がプレーナ状態の場合を説明したが、初期化状態がフォーカルコニック状態で、第１ステップにおいてフォーカルコニック状態にリセットした後、第２ステップで中間調にする画素に狭いパルス幅の約±２０．０Ｖの階調パルスを印加して、プレーナ状態とフォーカルコニック状態が混在した状態にすることにより中間調を表示することも可能である。なお、以下の説明では、初期化（リセット）状態がプレーナ状態の場合を例として説明を行う。
【００２５】
表示素子では、表示材料層の一方の面に互いに平行な複数のスキャン電極を設け、表示材料層の他方の面に前記複数のスキャン電極と交差する互いに平行な複数のデータ電極を設け、スキャン電極とデータ電極の交差部分に画素が形成される。ここでは、スキャン電極をスキャンライン、データ電極をデータラインと称する。表示素子では、コモンドライバがスキャンラインにスキャンパルスを印加し、セグメントドライバがデータラインにデータパルスを印加する。ドライバは、２値出力の汎用ＳＴＮドライバを使用することが、コストの点からも好ましい。
【００２６】
後述するように、第１ステップでは、時間短縮のために、全スキャンラインと全データラインに同時にパルスを印加してリセット動作を行う。第２ステップでは、画素ごとに階調レベルを設定するため、１本のスキャンラインにスキャンパルスを印加している時に、全データラインにデータパルスを印加することにより、１スキャンライン内の画素への電圧パルスの印加が行われる。以下、スキャンパルスを印加するスキャンラインを順次シフトしながら全スキャンラインの画素への電圧パルスの印加が終了する。
【００２７】
第２ステップでは、１本のスキャンラインにスキャンパルスに対応する選択スキャン電圧が印加される間、他のスキャンラインには非選択スキャン電圧が印加される。また、階調書込みを行う画素のデータラインにはデータパルスに対応する選択データ電圧が印加され、階調書込みを行わない画素のデータラインには非選択データ電圧が印加される。従って、選択スキャン電圧と選択データ電圧が印加された画素、非選択スキャン電圧と選択データ電圧が印加された画素、選択スキャン電圧と非選択データ電圧が印加された画素、および非選択スキャン電圧と非選択データ電圧が印加された画素が存在することになる。選択スキャン電圧と選択データ電圧が印加された画素のみで反射率（階調）が低下し、他の３種類の画素では反射率（階調）が低下しないように、選択スキャン電圧、非選択スキャン電圧、選択データ電圧および非選択データ電圧を設定する必要がある。
【００２８】
コレステリック液晶を利用した表示装置では、プレーナ状態から中間調レベルに変化させるために印加する階調パルスとしてセグメントドライバおよびコモンドライバは、例えば図５の（Ａ）に示すようなパルスを出力する。このようなパルスを印加することにより、画素には図５の（Ｂ）に示すような電圧が印加される。なお、正極フェーズと負極フェーズを有するのは、前述の分極を防止するためである。
【００２９】
セグメントドライバには、Ｖ０として２０Ｖが、Ｖ２１ＳおよびＶ３４Ｓとして１０Ｖが、供給され、ベース電圧は１０Ｖで、正極フェーズ（ＦＲ＝１）ではＶ０のパルスが、負極フェーズ（ＦＲ＝０）では０Ｖのパルスが、出力される。
【００３０】
コモンライバには、Ｖ０として２０Ｖが、Ｖ２１Ｃとして１５Ｖが、Ｖ３４１Ｃとして５Ｖが、供給され、正極フェーズ（ＦＲ＝１）では、ベース電圧は１５Ｖで０Ｖのパルスが、負極フェーズ（ＦＲ＝０）では、ベース電圧は５Ｖで２０Ｖのパルスが、出力される。
【００３１】
図５の（Ａ）のようなパルスが印加されることにより、スキャンラインが選択状態（コモンがオン）で、データラインも選択状態（セグメントがオン）では、正極フェーズ（ＦＲ＝１）においては２０Ｖが、負極フェーズ（ＦＲ＝０）では−２０Ｖが印加される。スキャンラインが選択状態（コモンがオン）で、データラインが非選択状態（セグメントがオフ）では、正極フェーズ（ＦＲ＝１）においては１０Ｖが、負極フェーズ（ＦＲ＝０）では−１０Ｖが印加される。スキャンラインが非選択状態（コモンがオフン）で、データラインが選択状態（セグメントがオン）では、正極フェーズ（ＦＲ＝１）においては５Ｖが、負極フェーズ（ＦＲ＝０）では−５Ｖが印加される。スキャンラインが非選択状態（コモンがオフン）で、データラインが非選択状態（セグメントがオフ）では、正極フェーズ（ＦＲ＝１）においては−５Ｖが、負極フェーズ（ＦＲ＝０）では５Ｖが印加される。
【００３２】
従って、選択状態のスキャンラインの各画素に印加される電圧パルスの波形は図６の（Ａ）に示すようになり、非選択状態のスキャンラインの各画素に印加される電圧パルスの波形は図６の（Ｂ）に示すようになり、どちらの場合も、選択状態のデータラインの波形を実線で、非選択状態のデータラインの波形を点線で示す。図４の（Ｂ）に示すように、パルス幅が２ｍｓの電圧パルスの場合、電圧が±２０Ｖでは液晶の状態、すなわち反射率が変化するが、電圧が±１０Ｖでは反射率は変化しないので、上記のような波形であれば、スキャンラインとデータラインの両方がＯＮの場合に、階調パルスによる書き込みが行われ、それ以外の場合には書き込みは行われないことになる。実際にはクロストークの問題があるが、本発明には直接関係しないので、説明は省略する。
【００３３】
上記のように、表示装置において実際に印加される電圧パルスは図６に示すような波形であるが、以下の記載では説明を簡単にするために、０Ｖを中心にして対称な正負のパルスで表す場合がある。また、ＯＦＦパルスの電圧は、書き込みが行われないようなレベルに設定されるものとし、パルスの電圧は、ＯＮパルスの電圧を指すものとする。
【００３４】
コレステリック液晶による多階調表示方法については各種の駆動方法が提案されている。コレステリック液晶の多階調表示の駆動方法は、ダイナミック駆動とコンベンショナル駆動の２つの方法に分けられる。
【００３５】
特許文献１は、ダイナミック駆動法を記載している。しかし、ダイナミック駆動法は、駆動波形が複雑なため、複雑な制御回路およびドライバＩＣを必要とし、パネルの透明電極も低抵抗ものが必要であるため、製造コストが高くなるという問題がある。また、ダイナミック駆動法は、消費電力も大きいという問題がある。
【００３６】
非特許文献１は、コンベンショナル駆動法を記載している。非特許文献１は、液晶特有の累積時間を利用し、短いパルスを印加する回数を調整することで、徐々にプレーナ状態からフォーカルコニック状態へ、あるいはフォーカルコニックからプレーナ状態へ準動画レートの比較的高速で駆動する方法を記載している。
【００３７】
コンベンショナル駆動法で累積時間を利用して階調を設定する場合、短いパルスの印加回数を調整する方法と、パルス幅Ｗを異ならせる方法がある。パルス幅を異ならせる方法の方が、短いパルスの印加回数を調整するよりも、消費電力を抑制する上では有利である。さらに、パルス幅とパルスの印加回数の両方でパルス印加の累積時間を変える方法もある。図７はそのような方法における電圧パルスの例を示す図であり、電圧パルスとそれを印加することにより変化する階調状態を示す。
【００３８】
図７の（Ａ）は、第１ステップで使用するリセットパルスであり、パルス電圧が±３６Ｖで、比較的大きなパルス幅を有する。このリセットパルスを印加することにより、画素の液晶はプレーナ状態になり、最大の階調状態になる。図７の（Ｂ）から（Ｄ）は、第２ステップで使用する第１から第３階調パルスであり、それぞれパルス電圧は±２０Ｖであるが、第１から第３階調パルスの順にパルス幅が狭くなる。図７の（Ｂ）から（Ｄ）のパルスを印加すると、画素内で液晶は一部がプレーナ状態からフォーカルコニック状態に変化して階調が低下し、階調の低下具合は、（Ｂ）から（Ｄ）になるに従って小さくなる。言い換えれば、（Ｂ）から（Ｄ）のパルスを印加すると、相対的に低階調、中程度の階調、高階調になる。ここでは、（Ｂ）を低階調パルス、（Ｃ）を中階調パルス、（Ｄ）を高階調パルスと称する。これでは（Ｂ）から（Ｄ）のパルスのいずれかを印加するかまたはいずれも印加しないというだけでは４階調を表現できるだけであるが、図７に示す３種類のパルスを組み合わせることも可能である。例えば、周期Ｔをｎ個合わせて１ライン周期ｎＴとし、各周期Ｔにおけるパルス幅を選択することにより、多数の階調を表現することが可能である。また、階調パルスの印加を複数のフレームで行い、各フレームで（Ｂ）から（Ｄ）のパルスのいずれかを印加するかまたはいずれも印加しないという選択を行うことにより、多数の階調を表現することが可能である。
【００３９】
以上説明したように、コレステリック液晶表示素子の表示方法は、ツイストネマティック液晶などを使用する通常の液晶表示素子とは大きく異なり、それに応じて駆動方法も大きく異なる。
【００４０】
図８は、コレステリック液晶表示素子の駆動シーケンスを説明する図であり、（Ａ）はリセット動作前の状態を示し、（Ｂ）はリセット動作後の状態を示し、（Ｃ）は表示データを書き込んでいる途中の状態を示す。図示のように、表示素子（パネル）１０には、パネル１０のスキャンラインを駆動するコモンドライバ２８と、パネル１０のデータラインを駆動するセグメントドライバ２９と、が接続される。図８の（Ａ）に示すようなパネル１０に表示されていた画像は、リセット動作を行うことにより、図８の（Ｂ）に示すように消去され、画面全体が均一な状態になる。その後、図８の（Ｃ）に示すように表示データを書き込む。
【００４１】
コレステリック液晶は、表示保持特性（メモリ性）を有しているため、表示装置への書込みを行う場合、書込み前に以前の表示内容を消去するリセット動作が必要である。リセット動作は、図２のＶＰ１００以上の幅の広い電圧パルスを印加することで、コレステリック液晶をプレーナ状態にする。
【００４２】
図９は、コモンドライバ２８およびセグメントドライバ２９を、汎用の２値ＳＴＮドライバで構成した場合のリセット動作における、コモンドライバ２８の駆動信号のタイムチャートである。強制ＯＦＦ信号／ＤＳＰＯＦを”Ｌ（０）”にしてドライバ出力をオフにした状態で、入力データＤＩＯを”Ｈ（１）”にしてデータ取り込みクロックＬＰ−ＣＯＭを入力して全ラインを選択状態にする。そして、極性制御信号ＦＲを”１”にして、／ＤＳＰＯＦを”１”に変化させると、全スキャンラインにリセット電圧が出力される。同時に、セグメントドライバ２９からも全データラインにリセット電圧が出力され、全画素に正極フェーズのリセット電圧が印加される。所定時間（数十ｍｓ）後、ＦＲを”０”に変化させると、全スキャンラインおよび全データラインにリセット電圧が出力され、全画素に負極フェーズのリセット電圧が印加される。
【００４３】
図１０は、リセット動作時に、コモンドライバ２８およびセグメントドライバ２９が出力する電圧と、画素への印加電圧を示す図である。ここでは、±３６Ｖのリセット電圧パルスが印加される。
【００４４】
リセット動作の消費電力は、パネルサイズに比例するため、ライン数の多い大型の表示装置では、リセット動作は大きな消費電力を必要とした。特に、突入電流が大きいと電源回路にも大きな負担となるだけでなく、駆動能力の高いドライバを使用する必要があり、その分コスト増となる。上記のように、リセット動作で全画素に同時にリセット電圧パルスを印加する場合、突入電流が非常に大きくなるという問題がある。
【００４５】
特許文献２は、各スキャンラインに印加するリセット電圧パルスの位相をずらすことにより、突入電流を低減することを記載している。
【００４６】
特許文献３は、同時にリセット電圧パルスを印加するスキャンラインの本数の少なくすることにより、およびリセット電圧パルスの位相をずらすことにより、突入電流を低減することを記載している。
【００４７】
【特許文献１】特開２００１−２２８４５９号公報
【特許文献２】特開２００１−１００１７６号公報
【特許文献３】特開２００５−２６６１６３号公報
【非特許文献１】Y.-M. Zhu, D-K. Yang, Cumulative Drive Schemes for Bistable Reflective Cohlesteric LCDs, SID 98 DIGEST, pp798-801, 1998
【発明の開示】
【発明が解決しようとする課題】
【００４８】
特許文献２および３に記載された技術により突入電流が低減されるが、ドットマトリクス液晶表示装置、特に電子ペーパーでは、突入電流を更に低減することが求められている。
【００４９】
特許文献２および３は、同時にリセット電圧パルスを印加するスキャンラインの本数を少なくすること、およびリセット電圧パルスの位相をずらすこと、を記載しているが、各画素には正極フェーズと負極フェーズのリセットパルスを連続して印加しており、極性反転は一方の極性（例えば＋）に充電された電荷を放電し、その後他方の極性（例えば−）に充電するため、電源にとっては２倍の充電量になるため、電源負荷が大きくなるという問題がある。
【００５０】
本発明は、突入電流が低く、電源負荷が小さいドットマトリクス液晶表示装置の実現を目的とする。
【課題を解決するための手段】
【００５１】
ここに開示するドットマトリクス型液晶表示装置は、表示データを書き込む前に、第１極性のリセット電圧を印加するスキャンラインの本数を所定本数まで徐々に増加させた後第１極性のリセット電圧の印加を停止し、第２極性のリセット電圧を印加するスキャンラインの本数を所定本数まで徐々に増加させた後第２極性のリセット電圧の印加を停止することにより、表示素子を初期状態にするリセット動作を行う。
【００５２】
開示のドットマトリクス型液晶表示装置では、第１および第２極性のリセット電圧をそれぞれ印加するスキャンラインの本数を所定本数まで徐々に増加させるため、充電量が分散されて突入電流を低くできる。さらに、第１極性のリセット電圧の印加と第２極性のリセット電圧の印加は別々に行われるため、電源負荷は第１および第２極性のリセット電圧の印加を連続して行う場合に比べて１／２である。
【発明を実施するための最良の形態】
【００５３】
図１１は、実施形態で使用する表示素子１０の構成を示す図である。図１１に示すように、この表示素子１０は、見る側から順番に、青（ブルー）用パネル１０Ｂ、緑（グリーン）用パネル１０Ｇ、および赤（レッド）用パネル１０Ｒの３枚のパネルが積層されており、レッド用パネル１０Ｒの下側には光吸収層１７が設けられている。パネル１０Ｂ、１０Ｇおよび１０Ｒは、同じ構成を有するが、パネル１０Ｂは反射の中心波長が青色（約４８０ｎｍ）、パネル１０Ｇは反射の中心波長が緑色（約５５０ｎｍ）、パネル１０Ｒは反射の中心波長が赤色（約６３０ｎｍ）になるように、液晶材料およびカイラル材が選択され、カイラル材の含有率が決定されている。パネル１０Ｂ、１０Ｇおよび１０Ｒは、青層用制御回路１８Ｂ、緑層用制御回路１８Ｇおよび赤層用制御回路１８Ｒで、それぞれ駆動される。
【００５４】
図１２は、図１１の表示素子１０を構成する３枚のパネル１０Ｂ、１０Ｇ、１０Ｒのうちの１枚のパネル１０Ａの基本構成を示す図である。３枚のパネル１０Ｂ、１０Ｇ、１０Ｒは、反射波長以外はほぼ共通の構成を有する。実施形態で使用するパネルについて、図１２を参照して説明する。
【００５５】
図１２に示すように、表示素子１０Ａは、上側基板１１と、上側基板１１の表面に設けられた上側電極層１４と、下側基板１３の表面に設けられた下側電極層１５と、シール材１６と、を有する。上側基板１１と下側基板１３は、電極が対向するように配置され、間に液晶材料を封入した後シール材１６で封止される。なお、液晶層１２内にスペーサが配置されるが図示は省略している。上側電極層１４と下側電極層１５の電極には、駆動回路１８から電圧パルス信号が印加され、それにより液晶層１２に電圧が印加される。液晶層１２に電圧を印加して、液晶層１２の液晶分子をプレーナ状態またはフォーカルコニック状態にして表示を行う。前述のように、この表示素子１０Ａは、メモリ性を有しており、プレーナ状態およびフォーカルコニック状態は、パルス電圧の印加を停止した後も維持される。
【００５６】
上側基板１１と下側基板１３は、いずれも透光性を有しているが、パネル１０Ｒの下側基板１３は不透光性でもよい。透光性を有する基板としては、ガラス基板があるが、ガラス基板以外にも、ＰＥＴ（ポリエチレンテレフタレート）やＰＣ（ポリカーボネート）などのフィルム基板を使用してもよい。
【００５７】
上側電極層１４と下側電極層１５の電極の材料としては、例えば、インジウム錫酸化物(ITO: Indium Tin Oxide)が代表的であるが、その他インジウム亜鉛酸化物(IZO: Indium Zic Oxide)などの透明導電膜を使用することが可能である。
【００５８】
上側電極層１４の透明電極は、上側基板１１上に互いに平行な複数の帯状の上側透明電極として形成され、下側電極層１５の透明電極は、下側基板１３上に互いに平行な複数の帯状の下側透明電極として形成されている。そして、上側基板１１と下側基板１３は、基板に垂直な方向から見た時に、上側電極と下側電極が交差するように配置され、交差部分に画素が形成される。電極上には絶縁性のある機能膜が形成される。機能膜は、液晶表示素子の電極間の短絡を防止したり、ガスバリア層として液晶表示素子の信頼性を向上させる機能を有する薄膜である。この薄膜が厚いと駆動電圧を高くする必要があり、汎用ＳＴＮドライバで駆動回路を構成するのが難しくなる。逆に、薄膜がないとリーク電流が流れるため、消費電力が増大するという問題を生じる。ここでは、薄膜は比誘電率が約５であり、液晶よりもかなり低いため、薄膜の厚さは約０．３μｍ以下とするのが適している。
【００５９】
なお、この絶縁性薄膜は、ＳｉＯ2の薄膜、あるいは配向安定化膜として知られているポリイミド樹脂、アクリル樹脂などの有機膜で実現できる。
【００６０】
上記のように、液晶層１２内にスペーサが配置され、上側基板１１と下側基板１３の間隔、すなわち液晶層１２の厚さを一定にする。スペーサは、一般に樹脂製または無機酸化物製の球体であるが、基板表面に熱可塑性の樹脂をコーティングした固着スペーサを使用することも可能である。このスペーサによって形成されるセルギャップは３．５μｍ〜６μｍの範囲が適正である。セルギャップがこの値より小さいと反射率が低下して暗い表示になり、逆のこの値より大きいと駆動電圧が上昇して汎用ドライバＩＣによる駆動が困難になる。
【００６１】
液晶層１２を形成する液晶組成物は、ネマティック液晶混合物にカイラル材を１０〜４０重量％（ｗｔ％）添加したコレステリック液晶である。ここで、カイラル材の添加量は、ネマティック液晶成分とカイラル材の合計量を１００ｗｔ％とした時の値である。
【００６２】
ネマティック液晶としては、従来から公知の各種のものを使用可能であるが、誘電率異方性（Δε）が１５〜５０の範囲の液晶材料であることが望ましい。誘電率異方性がこの範囲より低すぎると、駆動電圧が高くなってしまい、逆にこの範囲より高すぎると駆動電圧自体は低下するが比抵抗が小さくなり、特に高温時の消費電力が増大し、素子としての安定性や信頼性が低下し、画像欠陥、画像ノイズが発生しやすくなる。誘電率異方性が１５以上であれば、駆動電圧が比較的低くなり、２０以上であれば、使用可能なカイラル材の選択範囲が広くなる。
【００６３】
また、屈折率異方性（Δｎ）は、０．１８〜０．２４であることが望ましい。屈折率異方性が、この範囲より小さいと、プレーナ状態の反射率が低くなり、明るさの不足した暗い表示となり、この範囲より大きいと、フォーカルコニック状態での散乱反射が大きくなるため、色純度とコントラストが不足したぼやけた表示となってしまうのに加えて、粘度も高くなり、応答速度が低下する。粘度は低い方が低温時の電圧上昇やコントラスト低下を抑制できる。
【００６４】
図１３は、実施形態の表示装置の全体構成を示す図である。表示素子１０は、Ａ４判ＸＧＡ仕様で、１０２４×７６８画素を有する。電源２１は、例えば３Ｖ〜５Ｖの電圧を出力する。昇圧部２２は、ＤＣ−ＤＣコンバータなどのレギュレータにより、電源２１からの入力電圧を３６Ｖ〜４０Ｖに昇圧する。この昇圧レギュレータは、専用ＩＣが広く使用されており、そのＩＣにはフィードバック電圧を設定することにより、昇圧電圧を調整する機能を有している。従って、抵抗による分圧などにより生成した複数の電圧を選択してフィードバック端子に供給するように構成することで、昇圧電圧を変化させることが可能である。
【００６５】
電圧切替部２３は、抵抗分割などにより各種の電圧を生成する。電圧切替部２３におけるリセット電圧と階調書込み電圧のスイッチングには、高耐圧のアナログスイッチを用いてもよいが、トランジスタによる単純なスイッチング回路を使用することも可能である。電圧安定部２４は、電圧切替部２３から供給される各種の電圧を安定化させるために、オペアンプのボルテージフォロア回路を使用することが望ましい。オペアンプは、容量性負荷に対して強い特性を有するものを使用するのが望ましい。なお、オペアンプに接続する抵抗を切り替えることにより増幅率を切り替える構成が広く知られており、この構成を使用すれば、電圧安定部２４から出力する電圧を容易に切り替えることが可能である。
【００６６】
原振クロック部２５は、動作の基本となる基本クロックを発生する。分周部２６は、基本クロックを分周して、後述する動作に必要な各種クロックを生成する。
【００６７】
制御回路２７は、基本クロック、各種クロックおよび画像データＤに基づいて制御信号を生成して、コモンドライバ２８およびセグメントドライバ２９に供給する。制御回路２７は、マイクロコンピュータやＦＰＧＡなどで実現される。コモンドライバ２８およびセグメントドライバ２９は、３枚のパネル１０Ｂ、１０Ｇ、１０Ｒをそれぞれ独立に駆動する。
【００６８】
コモンドライバ２８は各パネルの１０２４本のスキャンラインを駆動し、セグメントドライバ２９は７６８本のデータラインを駆動する。ＲＧＢの各画素に与える画像データが異なるため、セグメントドライバ２９は各データラインを独立して駆動する。本実施形態では、ドライバＩＣは、汎用の２値出力のＳＴＮドライバを使用した。利用可能な汎用ＳＴＮドライバは、様々なものが使用可能である。
【００６９】
セグメントドライバ２９へ入力する画像データは、フルカラーの原画像を誤差拡散法によりＲＧＢ各１６階調の４０９６色のデータに変換した、４ビットのデータＤ０−Ｄ３である。この階調変換は、高い表示品質を得られる方法が好ましく、誤差拡散法のほかにブルーノイズマスク法などが使用できる。
【００７０】
図１４は、３枚のパネル１０Ｂ、１０Ｇ、１０Ｒを駆動するコモンドライバ２８とセグメントドライバ２９を汎用ＳＴＮドライバを使用して構成した時の回路図である。図示のように、青色パネル１０Ｂのスキャンラインを駆動するコモンドライバ２８Ｂは、２個のドライバＩＣ２８Ｂ−１および２８Ｂ−２で構成され、データラインを駆動するセグメントドライバ２９Ｂは、１個のドライバＩＣ２９Ｂで構成される。他のパネルについても同様である。汎用ＳＴＮドライバＩＣを使用した駆動回路は広く知られており、図８および図９で説明したのでこれ以上の説明は省略する。また、表示データの書込み処理についても広く知られており、開示の技術は書込み処理の方法に限定されないので、書込み処理についての説明も省略する。
【００７１】
図１５は、第１の実施形態の表示装置におけるリセット動作を説明する図である。パネル１０における黒部分はコモンドライバ２８からスキャンパルスが印加されている選択ラインを示し、白部分はスキャンパルスが印加されていない非選択ラインを示す。図１６は、図１５のリセット動作時にコモンドライバに印加される制御信号と、パネル１０のスキャンラインに印加されるスキャンパルスを示す図である。
【００７２】
コモンドライバ２８およびセグメントドライバ２９には、図１０に示した電圧が供給されている。図示のように、ＦＲ＝１の正極性シーケンスでは、ＦＲを”１”にした後、ＤＩＯおよび／ＤＳＰＯＦを選択状態を示す値”１”にし、ＬＰ−ＣＯＭにクロック信号を入力する。クロック信号の立下りに同期してデータが取り込まれるので、コモンドライバ２８の１番目の出力ラインにはクロックの最初の立下りで正極性のリセット電圧（０Ｖ）が出力される。この時、セグメントドライバ２９は、正極性のリセット電圧（３６Ｖ）を出力しているので、１ライン目のスキャンラインＳＰ１に正極性のリセットパルス電圧３６Ｖが印加される。なお、コモンドライバ２８のほかの出力ラインには非選択電圧（３６Ｖ）が出力されているので、２ライン目以降のスキャンラインＳＰ２−ＳＰｎの画素には、０Ｖが印加される。
【００７３】
次のクロック信号の立下りに同期して、コモンドライバ２８の２番目の出力ラインにもリセット電圧が出力されて、１ライン目と２ライン目のスキャンラインＳＰ１とＳＰ２の画素に正極性のリセットパルス電圧３６Ｖが印加される。以下、図１５に示すように選択状態のスキャンライン数が徐々に増加し、全スキャンラインが選択状態になる。これにより、全画素に正極性のリセットパルス電圧３６Ｖが印加される。
【００７４】
次に、ＤＩＯを非選択状態を示す値”０”にすると、コモンドライバ２８の１番目の出力ラインは非選択状態になり、３６Ｖを出力するので、１ライン目のスキャンラインＳＰ１へ０Ｖが出力される。以下、図１５に示すように非選択状態のスキャンライン数が徐々に増加し、全スキャンラインが非選択状態になる。この時、全画素に０Ｖが印加される。
【００７５】
次に、図１６に示すように、ＦＲを”０”に、ＤＩＯを”１”にして負極性シーケンスを開始する。ＤＩＯが”１”なので、クロック信号の立下りに同期して、コモンドライバ２８の１番目の出力ラインは選択状態になり、負極性のリセット電圧（３６Ｖ）を出力する。この時、セグメントドライバ２９は、負極性のリセット電圧（０Ｖ）を出力しているので、１ライン目のスキャンラインＳＰ１に負極性のリセットパルス電圧−３６Ｖが印加される。なお、２ライン目以降のスキャンラインＳＰ２−ＳＰｎの画素には、０Ｖが印加される。以下、図１５に示すように選択状態のスキャンライン数が徐々に増加し、全スキャンラインが選択状態になる。これにより、全画素に負極性のリセットパルス電圧−３６Ｖが印加される。
【００７６】
次に、ＤＩＯを非選択状態を示す値”０”にすると、コモンドライバ２８の１番目の出力ラインは非選択状態になり、０Ｖを出力するので、１ライン目のスキャンラインＳＰ１の画素に０Ｖが出力される。以下、図１５に示すように非選択状態のスキャンライン数が徐々に増加し、全スキャンラインが非選択状態になる。この時、全画素に０Ｖが印加される。
【００７７】
以上のようにして、パネル１０の全面がリセットされる。
【００７８】
図１７および図１８は、実施形態におけるリセット動作の原理を説明する図である。コレステリック液晶の電子ペーパーは、画素が容量性負荷であるため、図１７では、画素を容量Ｃとして示している。コモンドライバ２８により駆動されるスキャンラインとセグメントドライバ２９により駆動されるデータラインの交差部に対応して画素が形成され、画素はスキャンラインとデータラインとの間に接続される容量Ｃとして示される。
【００７９】
図１８の（Ａ）に示されるように、１番目のスキャンラインが選択状態になると、０Ｖが印加される状態になり、３６Ｖが印加されるデータラインとスキャンラインの間に接続される容量Ｃが充電される。ほかのスキャンラインは非選択状態で３６Ｖが印加されるので、データラインとスキャンラインは共に３６Ｖであり、容量Ｃは充電されない。このように、充電が行われるのは１スキャンライン分の画素なので、充電電流は小さい。
【００８０】
１番目のスキャンラインの画素の充電が終了すると、充電電流は減少する。この状態で２番目のスキャンラインも選択状態になると、図１８の（Ｂ）に示されるように、２番目のスキャンラインの画素に充電が行われる。この場合も、充電が行われるのは１スキャンライン分の画素なので、充電電流は小さい。以下、選択状態のスキャンラインを増加させながら、全スキャンラインの画素の充電を行うが、同時に充電するのは１スキャンライン分の画素なので、充電電流は小さい。
【００８１】
図１８の（Ｃ）は、充電電流Ｉｍａｘの変化を示す図である。図示のように、Ｉｍａｘは、一旦所定値まで上昇した後、１スキャンライン分の画素の合計容量と抵抗の積を時定数として減衰するパルス形状を示す。ここで、パルスの間隔Δｔは、選択状態のスキャンラインを１ライン増加させる時間間隔である。充電電流を小さくするには、パルスの間隔Δｔが、充電電流のパルスがほぼゼロに減衰するまでの時間より長いことが望ましい。
【００８２】
非選択状態のスキャンラインの本数を増加させる場合には容量Ｃから放電電流が流れるが、放電が行われるのは１スキャンライン分の画素なので、放電電流は小さい。
【００８３】
また、負極性の場合には、コモンドライバ２８とセグメントドライバ２９の出力する電圧が逆になるだけであり、充電電流および放電電流は小さい。
【００８４】
第１実施形態では、負極性の充電および放電は、パネル全面で正極性の充電および放電が行われた後に行われるので、特許文献３のように１ラインずつ行う場合に比べて、電源負荷は小さい。
【００８５】
なお、上記の説明では、選択状態または非選択状態に変化させるスキャンラインの本数は１本ずつであったが、ドライバの駆動性能および電源負荷に余裕があれば、変化させるスキャンラインの本数を複数本、例えば２本のスキャンラインを選択状態または非選択状態に変化させるようにしてもよい。これにより、充電電量および放電電流は、１本ずつ変化させる場合に比べて増加するが（ｎ本であればｎ倍になるが）、リセット動作の時間を短縮できる。
【００８６】
図１９は、第２の実施形態の表示装置におけるリセット動作を説明する図である。図２０は、図１９のリセット動作時にコモンドライバに印加される制御信号を示す図である。
【００８７】
第１の実施形態の表示装置においては、全スキャンラインを選択状態にした後、非選択状態にする場合、すなわち放電させる場合も、非選択状態のスキャンラインの本数を徐々に増加させて放電を行った。これにより放電電流を小さくできるが、現状では放電電流は無駄に消費されるだけで、全画素の放電を全画素同時に行っても電源負荷にはならない。そこで、第２の実施形態の表示装置では、正極性および負極性の充電は第１の実施形態と同様に行うが、放電は図８および図９で説明したのと同様に全画素同時に行う。
【００８８】
図２０に示すように、正極性シーケンスの前半では第１の実施形態と同様に、ＦＲ、ＤＩＯおよびＤＳＰＯＦを”１”にし、ＬＰ−ＣＯＭを供給する。これにより、図１９に示すように、第１の実施形態と同様に、正極性の選択状態のスキャンラインの本数が徐々に増加し、全スキャンラインが選択状態になる。ＬＰ−ＣＯＭの供給を停止し、この状態を所定期間（数十ｍｓ）維持する。そして、ＤＳＰＯＦおよびＤＩＯを”０”にして、ＬＰ−ＣＯＭとして周波数の高いクロックを供給して、スキャンドライバの内部の出力を全ライン非選択状態にした上で、ＤＳＰＯＦを”１”にして、全スキャンラインを非選択状態にする。負極性シーケンスについても同様で、第１の実施形態と同様に負極性の選択状態のスキャンラインの本数を徐々に増加させ、全スキャンラインが選択状態になった後、ＤＳＰＯＦを”０”にして、スキャンドライバの内部の出力を全ライン非選択状態にした上で、ＤＳＰＯＦを”１”にして、全スキャンラインを非選択状態にする。
【００８９】
図２１は、第３の実施形態の表示装置におけるリセット動作を説明する図である。
【００９０】
第１および第２の実施形態では、全スキャンラインが選択状態になるまで、選択状態のスキャンラインの本数を徐々に増加させたが、図２１に示すようにスキャンラインを複数のグループ（ここでは４グループ）に分割し、各グループごとに第１または第２の実施形態のリセット動作を行うことも可能である。第３の実施形態では、正極性と負極性のパルスを印加する時間間隔が短くなるので、分極しやすい液晶材料をしようする場合などに有利である。
【００９１】
以上、実施形態を説明したが、各種の変形例が可能であるのは言うまでもない。
【００９２】
例えば、図１３に示した３層構造のカラーコレステリック液晶表示素子の例を説明したが、開示の技術は単層のコレステリック液晶表示素子、２層のコレステリック液晶表示素子にも同様に適用可能である。また、各層の駆動信号に、特許文献２および３に記載された位相をずらす構成を適用することも可能である。
【００９３】
また、リセット動作終了後に画像データを書き込む方法は、どのような方法でもよい。
【図面の簡単な説明】
【００９４】
【図１】図１は、コレステリック液晶の双安定状態（プレーナ状態とフォーカルコニック状態）を説明する図である。
【図２】図２は、パルス電圧によるコレステリック液晶の状態変化を説明する図である。
【図３】図３は、コレステリック液晶に印加する大きな電圧と広いパルス幅のパルスによる反射率の変化を説明する図である。
【図４】図４は、コレステリック液晶に印加する中間電圧と狭い２種類のパルス幅のパルスによる反射率の変化を説明する図である。
【図５】図５は、階調パルス印加時のドライバ出力電圧と液晶印加電圧を示す図である。
【図６】図６は、実際に印加される対称パルスの例を示す図である。
【図７】図７は、液晶に印加する初期化パルス、パルス幅の異なる複数の階調パルスの例を示す図である。
【図８】図８は、従来の全面プレーナリセット処理を説明する図である。
【図９】図９は、従来の全面プレーナリセット処理におけるコモンドライバの信号を示すタイムチャートである。
【図１０】図１０は、全面プレーナリセット処理におけるドライバ出力電圧と印加電圧を示す図である。
【図１１】図１１は、実施形態のカラー表示装置のコレステリック液晶素子の積層構造を示す図である。
【図１２】図１２は、実施形態のカラー表示装置の１枚のコレステリック液晶素子の構造を示す図である。
【図１３】図１３は、実施形態のカラー表示装置の概略構成を示す図である。
【図１４】図１４は、実施形態において汎用ＳＴＮドライバで構成した駆動回路の構成を示す図である。
【図１５】図１５は、第１の実施形態におけるリセット動作を説明する図である。
【図１６】図１６は、第１の実施形態のリセット動作におけるコモンドライバの信号を示すタイムチャートである。
【図１７】図１７は、第１の実施形態におけるリセット動作を説明するためのパネルの等価回路を示す図である。
【図１８】図１８は、第１の実施形態におけるリセット動作を等価回路を使用して説明する図である。
【図１９】図１９は、第２の実施形態におけるリセット動作を説明する図である。
【図２０】図２０は、第２の実施形態のリセット動作におけるコモンドライバの信号を示すタイムチャートである。
【図２１】図２１は、第３の実施形態におけるリセット動作を説明する図である。
【符号の説明】
【００９５】
１０    表示素子
１１    上側基板
１２    液晶層
１３    下側基板
１４    上側電極層
１５    下側電極層
１７    吸光層
１８    制御回路
２１    電源
２２    昇圧部
２３    電圧切替部
２４    電圧安定部
２７    制御回路
２８    コモンドライバ
２９    セグメントドライバ
【図１】
0005115217.tif 000002
【図２】
0005115217.tif 000003
【図３】
0005115217.tif 000004
【図４】
0005115217.tif 000005
【図５】
0005115217.tif 000006
【図６】
0005115217.tif 000007
【図７】
0005115217.tif 000008
【図８】
0005115217.tif 000009
【図９】
0005115217.tif 000010
【図１０】
0005115217.tif 000011
【図１１】
0005115217.tif 000012
【図１２】
0005115217.tif 000013
【図１３】
0005115217.tif 000014
【図１４】
0005115217.tif 000015
【図１５】
0005115217.tif 000016
【図１６】
0005115217.tif 000017
【図１７】
0005115217.tif 000018
【図１８】
0005115217.tif 000019
【図１９】
0005115217.tif 000020
【図２０】
0005115217.tif 000021
【図２１】
0005115217.tif 000022