(57)【要約】【課題】  ディジタル入力コードによる出力インピーダンスの変動を抑え、アナログ出力の誤差が少なく、直線性を有する高速動作可能な電流出力型ディジタル・アナログコンバータを提供する。【解決手段】  電流出力型ディジタル・アナログコンバータのアナログ出力ラインに、出力インピーダンス調整回路を付加し、ディジタル入力コードによる出力インピーダンスの変動を補正することで、出力インピーダンスの変動を抑えることで、アナログ出力の誤差が少なく、直線性を有する高速動作可能な電流出力型ＤＡＣが得る。【選択図】    図１
2005236675.tif 000002
【特許請求の範囲】
【請求項１】
電流出力型ディジタル・アナログコンバータ回路において、アナログ出力ラインに出力インピーダンス調整回路を付加したことを特徴とする電流出力型ディジタル・アナログコンバータ回路 。
【請求項２】
前記出力インピーダンス調整回路は、ディジタル入力コードが小さい時に低いインピーダンスを有し、前記ディジタル入力コードが大きい時に高いインピーダンスを有することを特徴とする請求項１記載の電流出力型ディジタル・アナログコンバータ回路。
【請求項３】
前記出力インピーダンス調整回路のインピーダンスは、電流セルの出力インピーダンスのディジタル入力コード依存性と反対のディジタル入力コード依存性を有することを特徴とする請求項１記載の電流出力型ディジタル・アナログコンバータ回路。
【請求項４】
前記出力インピーダンス調整回路は、ＭＯＳトランジスタのソースとドレインをアナログ出力ラインに接続し、ゲートには基準電圧を印加することを特徴とする請求項２または３記載の電流出力型ディジタル・アナログコンバータ回路。
【請求項５】
前記基準電圧は、アナログ出力電圧の最大値であることを特徴とする請求項４記載の電流出力型ディジタル・アナログコンバータ回路。
【請求項６】
前記出力インピーダンス調整回路は、複数のＭＯＳトランジスタを備え、該複数のＭＯＳトランジスタはそれぞれソースとドレインを前記アナログ出力ラインに接続し、それぞれのゲートには異なる基準電圧を印加されたことを特徴とする請求項２または３記載の電流出力型ディジタル・アナログコンバータ回路。
【請求項７】
前記出力インピーダンス調整回路は、複数の容量とスイッチとを備え、ディジタル入力コードにより前記スイッチを切り換えることを特徴とする請求項１記載の電流出力型ディジタル・アナログコンバータ回路。
【請求項８】
前記複数の容量はアナログ出力ラインと基準電位間に直列接続され、前記ディジタル入力コードが小さいときに大きな容量値を、前記ディジタル入力コードが大きいときに小さな容量値を形成するように前記スイッチを制御することを特徴とする請求項７記載の電流出力型ディジタル・アナログコンバータ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ディジタル・アナログコンバータに関し、特に高速動作する電流出力型ディジタル・アナログコンバータに係わる。
【背景技術】
【０００２】
電流出力型ディジタル・アナログコンバータ（以下、電流出力型ＤＡＣと記す）は高速動作に適しているとして、通信や映像系のシステムに利用されている。しかし、電流出力型ＤＡＣはディジタル入力コードにより選択される電流セルの個数が変化するため出力インピーダンスが変化する構成になっている。 さらに動作が高速になるに従い全体の出力インピーダンスの低下が生じる。 このため特に高速動作の場合には、出力負荷と電流出力型ＤＡＣのディジタル入力コードにより変化する出力インピーダンスの差が小さくなり、 ディジタル入力コードの違いによる出力電流値の変化が理想の変化値に対してずれ、歪を生じることになる。この出力歪はアナログ出力の誤差、あるいはアナログ出力の直線性を失わせることになり、動作の安定性に影響を及ぼし、ディジタル・アナログコンバータの変換誤差となる。
【０００３】
従来から、これら出力インピーダンスの変動に対して内部回路のインピーダンスを上げるような工夫がなされてきた。図１１には電流セルの回路図を示す。電流セルは、定電流源トランジスタＭＰ１１及び差動スイッチングトランジスタＭＰ２１、ＭＰ３１から構成されている。定電流源トランジスタＭＰ１１のソースは電源電圧に、ゲートは基準バイアス電圧に、ドレインは差動スイッチングトランジスタＭＰ２１、ＭＰ３１とのソースに接続され、定電流源となる。
【０００４】
差動スイッチングトランジスタＭＰ２１のソースは定電流源トランジスタＭＰ１１のドレインに、ゲートは反転変換制御信号に、ドレインは接地電位に接続される。差動スイッチングトランジスタＭＰ３１のソースは定電流源トランジスタＭＰ１１のドレインに、ゲートは変換制御信号に、ドレインはアナログ出力ラインに接続される。電流セルは変換制御信号と反転変換制御信号とにより定電流をアナログ出力ラインまたは接地電位に切替えることで常に定電流を供給させ、出力電圧を一定にしている。この構成によりアナログ出力ラインから見た内部回路のインピーダンスを上げることにより、出力電位が変動しても、定電流性を保つような構成される。
【０００５】
以下に、この電流セルを使用した従来の電流出力型ＤＡＣを示す。図９には電流出力型ＤＡＣの回路図、図１０にはマトリクス型の電流出力型ＤＡＣの回路図を示す。
【０００６】
図９に示す電流出力型ＤＡＣは複数の電流セル１２１〜１２ｎと、入力されるディジタル入力コード１０をデコードするデコーダ回路１１とを備えている。デコーダ回路は入力されるディジタル入力コード１０をデコードし、それぞれの電流セルに対してディジタル入力コードに対応した変換制御信号Ｄ１〜ｎ、およびその反転信号である反転変換制御信号ＤＢ１〜ｎを出力する（以下、添え字１〜ｎを省略した場合は、そのうちの任意のひとつを代表として呼称するものとする）。
【０００７】
各電流セルは入力された変換制御信号に従って電流セルの差動スイッチトランジスタＭＰ３をＯＮ, 差動スイッチトランジスタＭＰ２をＯＦＦさせるか、または逆に差動スイッチトランジスタＭＰ３をＯＦＦ、差動スイッチトランジスタＭＰ２をＯＮさせることで、アナログ出力ライン２０、またはダミー出力ライン（ＧＮＤ）にそれぞれ定電流を流す。差動スイッチトランジスタＭＰ３からアナログ出力ライン２０に流れる定電流を加算する事で所望のアナログ値を得る。電流セルからの定電流がアナログ出力ライン側に流れるとき、その電流セルが選択された、あるいはＯＮしたと呼ばれる。
【０００８】
図１０に示すマトリクス型の電流出力型ＤＡＣは電流セルをマトリクス状に配置させ、上位ビットのディジタル入力コードをデコードするデコーダ回路１１−１と、下位ビットのディジタル入力コードをデコードするデコーダ回路１１−２とに分け、行と列とに配置させたデコーダ回路１１−１、１１−２からの信号に対応させる論理回路（ロジック）をそれぞれの電流セルが備え、変換制御信号Ｄ／反転変換制御信号ＤＢを生成している点が図９と異なるがその他の動作は図９の電流出力型ＤＡＣと同じである。
【０００９】
しかし、これらの電流出力型ＤＡＣはディジタル入力コードにより選択される電流セルの個数が変化することにより出力インピーダンスが変化する構成になっている。アナログ出力ライン２０からみた電流セルのインピーダンスにつき説明する。図１１に示す電流セルの差動スイッチングトランジスタＭＰ３１がＯＮまたはＯＦＦ状態における電流セルの等価回路を図１２、図１３に示す。
【００１０】
差動スイッチングトランジスタＭＰ３１がＯＮ状態の場合の等価回路につき説明する。差動スイッチトランジスタＭＰ３１のドレイン−ゲート間容量をＣ１とし、その高周波インピーダンスはＺ＝1/jωC1となる。定電流源トランジスタＭＰ１１のドレイン・ソース間抵抗rdsMP11と、ドレインに寄生する容量性負荷Ｃ２との合成インピーダンスをＸとする。さらに、差動スイッチングトランジスタＭＰ３１のドレイン・ソース間抵抗rdsMP31と ドレイン−ソース間容量等の容量性負荷Ｃ３との合成インピーダンスをＹとする。
【００１１】
差動スイッチングトランジスタＭＰ３１の相互コンダクタンス（gmMP31）から、 Ｘ＋Ｙ（１＋gmMP31・Ｘ）で示される内部回路の出力インピーダンスと、Ｚとの合成インピーダンスをＡとする。一方、差動スイッチングトランジスタＭＰ３１がＯＦＦ状態の等価回路は、 内部回路のインピーダンスが無視でき、Ｚとなり、以下Ｂとする。
【００１２】
このことは、電流セルの選択／非選択状態の電流セルのインピーダンスに差があることを示している。アナログ出力ラインから見た出力インピーダンスは、ＯＮしている電流セルの個数、出力電位の変動によって、違いが生じる。たとえば、全電流セル数をｎ、選択されている電流セル数をｍとすると、
出力インピーダンスＲは  Ｒ＝Ａ×Ｂ／{（ ｎ−ｍ）×Ａ＋ｍＢ}で表され
全電流セルが選択されている場合（フルスケール出力）は、Ａ／ｎとなり、選択されている電流セルが０の場合（ゼロスケール出力）は、Ｂ／ｎとなり、異なるインピーダンスを有している。
【００１３】
このように電流セルの出力インピーダンスを大きくしているが、選択される電流セルの数により、アナログ出力ラインからみた内部回路の出力インピーダンスは変化することになる。これらの電流出力型ＤＡＣの特性を以下に説明する。図１４に高周波でのディジタル入力コードに対する出力インピーダンスの変動のグラフを示す。図４（ｂ）ディジタル入力コードに対する出力インピーダンスの変動、図５（ｂ）にディジタル入力コードに対するＩＬＥ（Ｉｎｔｅｇｒａｌ  Ｌｉｎｅａｒｉｔｙ  Ｅｒｒｏｒ）換算値のグラフを示す。図６（ｂ）にはアナログ出力のスペクトラム特性を示す。
【００１４】
動作が高速になるに従い、図１４の信号周波数に対する出力インピーダンスの変動のグラフを見ればわかる通り、出力インピーダンスの絶対値が下がる為、全体の出力インピーダンス値の低下が生じる。また、図４（ｂ）からディジタル入力コードにより選択される電流セルがおおくなると出力インピーダンスが低下する。このことから高周波においては、 これら「ディジタル入力コードによる出力インピーダンスの差」がアナログ出力の歪みに大きく影響する事となる。以下、選択される電流セルが少ない場合（図におけるコード数が小さい）をディジタル入力コードが小さい、逆に、選択される電流セルが多い場合（図におけるコード数が大きい）をディジタル入力コードが大きいと、表す。
【００１５】
図５（ｂ）には、ディジタル入力コードに対するＩＬＥ換算値を示す。図９の電流出力型ＤＡＣにおいては、アナログ出力電流と出力負荷ＲＬから電圧値に変換すると、アナログ出力電圧はアナログ出力電流×出力負荷で表されるが、これは、内部出力インピーダンス値が十分大きい場合に成り立つ。 しかし高周波においては、図１４に示すように内部出力インピーダンス値が小さくなるため、アナログ出力電圧は、アナログ出力電流×（出力負荷と内部出力インピーダンスの合成インピーダンス）と置き換えられ、変動することになる。
【００１６】
図４のＩＬＥ値は、出力負荷２００Ω、内部出力インピーダンスとしてエンドポイント法により算出したものであり、 ゼロスケール出力電位とフルスケール出力電位を直線で結んだ理想出力値からの誤差を表現したもので、単位はＬＳＢとしている。１０ビットの変換器において約１ＬＳＢの歪を有している。
【００１７】
【特許文献１】特開昭６３−１７８６２４号公報
【特許文献２】特開平１０−１１２６５４号公報
【特許文献３】特公平７−１０５７２２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
通信や映像系のシステムの高速化にともない、これらのシステムに使用される電流出力型ＤＡＣはますます高速動作が要求されている。しかし、上記したように電流出力型ＤＡＣはディジタル入力コードにより選択される電流セルの個数が変化するため出力インピーダンスが変化し、ディジタル入力コードの違いによる出力電流値の変化が理想の変化値に対してずれを生じることになる。この出力歪はアナログ出力の誤差、あるいはアナログ出力の直線性を失わせることになり、動作の安定性に影響を及ぼし、ディジタル・アナログコンバータの変換誤差となる問題を抱えている。
【００１９】
本願発明の課題は、ディジタル入力コードによる出力インピーダンスの変動を抑え、アナログ出力の誤差が少なく、直線性を有する高速動作可能な電流出力型ディジタル・アナログコンバータを提供することである。
【課題を解決するための手段】
【００２０】
本願発明の電流出力型ディジタル・アナログコンバータ回路は、アナログ出力ラインに出力インピーダンス調整回路を付加したことを特徴とする。
【００２１】
出力インピーダンス調整回路は、ディジタル入力コードが小さい時に低いインピーダンスを有し、ディジタル入力コードが大きい時に高いインピーダンスを有する。出力インピーダンス調整回路のインピーダンスは、電流セルの出力インピーダンスのディジタル入力コード依存性と反対のディジタル入力コード依存性を有することを特徴とする
出力インピーダンス調整回路は、ＭＯＳトランジスタのソースとドレインをアナログ出力ラインに接続し、ゲートには基準電圧が印加される。基準電圧は、アナログ出力電圧の最大値であってもよい。
【００２２】
出力インピーダンス調整回路は、複数のＭＯＳトランジスタを備え、該複数のＭＯＳトランジスタはそれぞれソースとドレインをアナログ出力ラインに接続し、それぞれのゲートには異なる基準電圧を印加されたＭＯＳ容量することを特徴とする。
【００２３】
出力インピーダンス調整回路は、複数の容量とスイッチとを備え、ディジタル入力コードにより前記スイッチを切り換えることができ、ディジタル入力コードが小さいときに大きな容量値を、ディジタル入力コードが大きいときに小さな容量値を形成するように前記スイッチを制御することを特徴とする。
【発明の効果】
【００２４】
本願発明の電流出力型ディジタル・アナログコンバータ（以下、電流出力型ＤＡＣと記す。）は、アナログ出力ラインに、出力インピーダンス調整回路を付加し、ディジタル入力コードによる出力インピーダンスの変動を補正することで、出力インピーダンスの変動を抑えることが出来る。本願によればアナログ出力の誤差が少なく、直線性を有する高速動作可能な電流出力型ＤＡＣが得られる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の電流出力型ＤＡＣについて、図を参照して詳述する。
【実施例１】
【００２６】
図１が本発明における、第１実施例の電流出力型ＤＡＣである。図９の電流出力型ＤＡＣの構成に、出力インピーダンス調整回路１３が付加されている。複数の電流セル１２と、入力されるディジタル入力コード１０をデコードするデコーダ回路１１とを備えた従来の電流出力型ＤＡＣに、出力インピーダンス調整回路１３が付加されて構成される。複数の電流セル１２１〜１２ｎと、入力されるディジタル入力コード１０をデコードするデコーダ回路１１とを備えている。デコーダ回路は入力されるディジタル入力コード１０をデコードし、それぞれの電流セルに対してディジタル入力コードに対応した変換制御信号Ｄ１〜ｎ、およびその反転信号である反転変換制御信号ＤＢ１〜ｎを出力する。これらの図９と同じ構成要素は同じ符号とし、その構成、動作は同じであるため説明を省略する。
【００２７】
本発明で付加された出力インピーダンス調整回路１３は入力されるディジタル入力コード１０による出力インピーダンスの変動を抑える働きをする。本発明では例として、出力インピーダンス調整回路１３はＰｃｈトランジスタのゲート容量を用いる構成として説明する。図２に示すように、Ｐｃｈトランジスタのゲートを基準電圧ＲＥＦに接続し、ソース、ドレイン、バルクをアナログ出力ライン１０に接続する。 基準電圧ＲＥＦは、アナログ出力の最大レベルに設定する。アナログ出力ライン２０の出力電圧レベルが０〜１Ｖの場合は、基準電圧は１Ｖに設定する。
【００２８】
ＭＯＳトランジスタのゲート容量は、図３に示すようにバイアス依存特性をもっている。このＣ−Ｖ曲線において直線性のよい領域、例えば図示した０〜１Ｖの領域を使用する。ゲート電圧をＶｇ、ソース、ドレイン、バルクをアナログ出力ラインに共通に接続し、その電圧をＶｓとする。
【００２９】
ここでディジタル入力コードの値が小さく、選択された電流セルが少ない場合は、アナログ出力電圧は低く、ソース電圧は０Ｖに近い電圧が印加される。従ってゲート・ソース間電圧には大きな電圧が印加されるのでゲート容量は大きな容量値となる。逆に、ディジタル入力コードの値が大きく、選択された電流セルが多い場合は、アナログ出力電圧は高く、ソース電圧はアナログ出力の最大値に近い電圧が印加され、ゲート・ソース間電圧はほぼ０Ｖとなるためゲート容量は小さな容量値となる。ＭＯＳトランジスタのゲート容量値はこのようにディジタル入力コードにより変化することになる。
【００３０】
図４（ｂ）の従来例における出力インピーダンスのディジタル入力コード依存性のグラフを参照すると、ディジタル入力コードが小さい場合の出力インピーダンスは大きく、ディジタル入力コードが大きい場合の出力インピーダンスは小さくなっている。出力インピーダンス調整回路のインピーダンスと反対の傾向を有している。このことから、高周波では、出力ラインから見た内部回路の出力インピーダンスの変動と、上記出力インピーダンス調整回路の容量値の変動が逆の傾向であるため合成インピーダンスとしては変動が相殺され、図４（ａ）に示すように本発明における出力インピーダンスはディジタル入力コード依存性を抑えることができる。
【００３１】
ここで、出力インピーダンスのディジタル入力コード依存性は選択された電流セルのインピーダンスＡと、選択されていない電流セルのインピーダンスＢの合成インピーダンスの変化により生じている。この依存性を打ち消すためには全電流セル数の半分ずつが選択、あるいは選択されていない条件における出力インピーダンスのディジタル入力コードの対する依存性の傾きと、出力インピーダンス調整回路のインピーダンスの傾き反対になるように設定すればよい。これらの結果 、図４（ａ）に示すように本発明における出力インピーダンスはディジタル入力コード依存性を抑えることができる。
【００３２】
出力インピーダンスの変動を抑えることにより、実施例においては図５（ａ）に示すようにディジタル入力コードに対するＩＬＥ換算値を改善され、また図６（ａ）に示すように高周波特性（ＳＩＮＡＤ、ＳＦＤＲ）も従来回路でＳＩＮＡＤ（ｓｉｇｎａｌ  ｐｌｕｓ  ｎｏｉｓｅ  ｐｕｌｓｅ  ｄｉｓｔｏｒｔｉｏｎ  ｔｏ  ｎｏｉｓｅ  ｐｕｌｓ  ｄｉｓｔｏｒｔｉｏｎ）＝５８．５ｄＢ、ＳＦＤＲ（ｓｐｕｒｉｏｕｓ  ｆｒｅｅ  ｄｙｎａｍｉｃ  ｒａｎｇｅ）＝−６２．３ｄＢから 発明回路ではＳＩＮＡＤ＝５９．７ｄＢ、ＳＦＤＲ＝−６６．６ｄＢと改善されることがわかる。
【００３３】
本発明のトランジスタ構成はＰｃｈトランジスタで説明を行ったが、この構成はＮｃｈトランジスタでも可能である。 またマトリックス上に電流セルを配置し、ローとカラムで選択する、 図１０に示すようなマトリクス電流出力型ＤＡＣもこの電流出力型ＤＡＣと同様に適用可能である。
【００３４】
上述したように、出力インピーダンス調整回路は、ディジタル入力コードが小さい時に低いインピーダンスを有し、ディジタル入力コードが大きい時に高いインピーダンスを有する、つまり、出力インピーダンス調整回路のインピーダンスは、電流セルの出力インピーダンスのディジタル入力コード依存性と反対のディジタル入力コード依存性を有するように構成される。また、出力インピーダンス調整回路は、ＭＯＳトランジスタのソースとドレインをアナログ出力ラインに接続されたＭＯＳ容量で構成するようにし、そのゲートに印加される基準電圧としては、アナログ出力電圧の最大値とする。このように出力インピーダンスの合わせ込みにより、出力インピーダンスの変動が抑えられる。
【００３５】
第１実施例の電流出力型ＤＡＣにおいて、アナログ出力ラインに出力インピーダンス調整回路を付加し、電流セルの出力インピーダンスを調整することにより、ディジタル入力コードによる出力インピーダンスの変動を抑え、アナログ出力の誤差が少なく、直線性を有する高速動作可能な電流出力型ディジタル・アナログコンバータが得られる。
【実施例２】
【００３６】
図７に第２実施例を示す。図１の第１実施例では出力インピーダンス調整回路を大きな容量値を有する１つのＭＯＳトランジスタ容量と、基準電位により構成していた。第２実施例では、出力インピーダンス調整回路を、異なる基準電圧を印加された複数のＭＯＳトランジスタ容量で構成するものである。第２実施例の構成は第１実施例と比較して、出力インピーダンス調整回路の構成が異なるのみであり、第１実施例と同じ構成要素は同じ符号とし、説明を省略する。
【００３７】
第２実施例の出力インピーダンス調整回路１４は、複数のＭＯＳトランジスタと基準電圧を供給する制御回路から構成される。複数のＭＯＳトランジスタのそれぞれのソース、ドレイン及びバルクをアナログ出力ラインに接続し、それぞれのゲートには異なる基準電圧が制御回路から供給される。図３においてディジタル入力コード依存性を大きくする場合は、例えば、図３において傾きの大きな領域０．５〜１Ｖ程度の基準電圧を設定し、ディジタル入力コード依存性を小さくする場合は、図３において傾きの小さい領域１Ｖ以上の電圧を基準電圧として設定すればよい。複数の容量に対してディジタル入力コード依存性を少なくするように基準電圧を異ならせる。
【００３８】
このように出力インピーダンス調整回路１４を複数のインピーダンス調整素子により構成することでさらに正確に容量値を合わせ、細かなインピーダンスの調整が可能となる。また、制御回路からの基準電圧をデコーダ回路からのディジタル入力コードに従ってさらに制御する手段を追加することを出来る。
【００３９】
第２実施例の電流出力型ＤＡＣにおいて、出力インピーダンス調整回路１４は、複数のＭＯＳトランジスタを備え、複数のＭＯＳトランジスタはそれぞれソースとドレインをアナログ出力ラインに接続し、それぞれのゲートには異なる基準電圧を印加されたＭＯＳ容量とすることで、電流セルの出力インピーダンスをさらに細かに調整することができる。このようにしてディジタル入力コードによる出力インピーダンスの変動を抑え、アナログ出力の誤差が少なく、直線性を有する高速動作可能な電流出力型ディジタル・アナログコンバータが得られる。
【実施例３】
【００４０】
図８に実施例３を示す。第３実施例においては第１実施例と異なる点は、デコーダ回路からの制御信号を入力される制御回路と、スイッチと、容量とを有する出力インピーダンス調整回路１５を備えたことである。他の構成要素には第１実施例と同じであり、同じ符号を与え、説明を省略する。
【００４１】
第３実施例の出力インピーダンス回路１５はアナログ出力ライン２０と基準電圧との間に直列接続された複数の容量と、それぞれの容量の接続点には、接続点を基準電圧へ切替接続するスイッチと、デコーダ回路からの信号によりスイッチの切替を制御する制御回路から構成される。
【００４２】
出力インピーダンス調整回路１５は、ディジタル入力コードが最も小さい場合は、デコーダ回路１１からの制御信号により第１のスイッチは第１と第２の容量の接続点を基準電圧に接続し、出力インピーダンス回路の容量は第１の容量値Ｃ１のみで構成される。次にディジタル入力コードが少し大きくなると、デコーダ回路１１からの制御信号により第１のスイッチは第１と第２の容量の接続点を基準電圧から切り離し、第２のスイッチは第２と第３の容量の接続点を基準電圧に接続することで、出力インピーダンス回路の容量は第１と第２の容量の合成容量Ｃ１×Ｃ２／Ｃ１＋Ｃ２となる。つまり、ディジタル入力コードが大きくなるに従い、直列接続される容量の数を増やし、容量値を小さくする。このようにデコーダ回路からの制御信号で接続点を切替制御することで、ディジタル入力コードに応じて出力インピーダンスを調整する。
【００４３】
第３実施例の出力インピーダンス調整回路は、複数の容量とスイッチとを備え、複数の容量はアナログ出力ラインと基準電位間に直列接続され、ディジタル入力コードが小さいときに大きな容量値を、前記ディジタル入力コードが大きいときに小さな容量値を形成するように前記スイッチを制御すること出力インピーダンスを調整することで、ディジタル入力コードによる出力インピーダンスの変動を補正し、アナログ出力の誤差が少なく、直線性を有する高速動作可能な電流出力型ディジタル・アナログコンバータが得られる。
【００４４】
以上本願発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００４５】
本願発明の電流出力型ＤＡＣは、アナログ出力ラインに、出力インピーダンス調整回路を付加し、ディジタル入力コードによる出力インピーダンスの変動を補正することで、出力インピーダンスの変動を抑えることが出来る。本願によればアナログ出力の誤差が少なく、直線性を有する高速動作可能な電流出力型ＤＡＣが得られる。
【図面の簡単な説明】
【００４６】
【図１】第１実施例の電流出力型ＤＡＣの回路図である。
【図２】ＭＯＳトランジスタの容量接続図である。
【図３】ＭＯＳトランジスタのＣ−Ｖ特性図である。
【図４】（ａ）は第１実施例、（ｂ）は従来例、出力インピーダンスのディジタル入力コード依存性を示す図である。
【図５】（ａ）は第１実施例、（ｂ）は従来例、ＩＬＥ換算値のディジタル入力コード依存性を示す図である。
【図６】（ａ）は第１実施例、（ｂ）は従来例、アナログ出力のスペクトラムを示す。
【図７】第２実施例の電流出力型ＤＡＣの回路図である。
【図８】第３実施例の電流出力型ＤＡＣの回路図である。
【図９】従来例の電流出力型ＤＡＣの回路図である。
【図１０】従来例のマトリクス電流出力型ＤＡＣの回路図である。
【図１１】電流セルの回路図である。
【図１２】電流セルのＯＮ時の小信号等価回路図である。
【図１３】電流セルのＯＦＦ時の小信号等価回路図である。
【図１４】出力インピーダンスの周波数依存特性を示す図である。
【符号の説明】
【００４７】
１０    ディジタル入力コード
１１    デコーダ回路
１２、１２１、１２２、・・１２ｎ  電流セル
１３、１４，１５    出力インピーダンス調整回路
２０    アナログ出力ライン
２１    出力負荷
【図１】
2005236675.tif 000003
【図２】
2005236675.tif 000004
【図３】
2005236675.tif 000005
【図４】
2005236675.tif 000006
【図５】
2005236675.tif 000007
【図６】
2005236675.tif 000008
【図７】
2005236675.tif 000009
【図８】
2005236675.tif 000010
【図９】
2005236675.tif 000011
【図１０】
2005236675.tif 000012
【図１１】
2005236675.tif 000013
【図１２】
2005236675.tif 000014
【図１３】
2005236675.tif 000015
【図１４】
2005236675.tif 000016