(57)【要約】      （修正有）【課題】  少なくとも１つの電子コンポーネントをパッケージするための多層モジュールを提供すること。より具体的には、低インダクタンス・モジュールのパワー分配ネットワーク設計を提供すること。【解決手段】  多層モジュールは、電子コンポーネントが取り付けられる最上の導電層Ｌ１と、複数の絶縁層６と、絶縁層相互間にそれぞれが配設されている複数の導電層Ｌ２〜Ｌ８とを有する。モジュール表面近くの導電層Ｌ１〜Ｌ４は、電位層および／または接地層の少なくとも３つの層のうちの２つを、信号層を挟まずに交互に配置。さらに、対応する信号層、電位層、および接地層の相互が、また最上部の導電層Ｌ１とも電気的に接続されるバイアを有する。さらに表面近くに２つの電位層および接地層を、それらの間に信号層のないよう交互配置したものと、ソリッド面の電気的効果を達成するためのローカル領域内にはバイアが配置されない構造としたものとを有する。【選択図】      図３
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【特許請求の範囲】
【請求項１】
少なくとも１つの電子コンポーネントをパッケージするための多層モジュールにして、
前記電子コンポーネントを取り付けることが可能な最上部の導電層と、
複数の導電層と、
前記複数の導電層相互間にそれぞれ配設された複数の絶縁層と、
信号導体を有する信号層と、
前記複数の導電層は、前記多層モジュールの表面の近くにおいて、電位層および接地層の少なくとも３つの層のうちの２つが、前記信号層を挟まずに、互いに重畳した位置関係で配設された構成を含むことと、
前記絶縁層および前記導電層を貫通する導電経路を形成するバイアであって、前記信号層、前記電位層および前記接地層が相互に電気的に接続され且つ前記最上部の導電層とも電気的に接続されるように構成されたバイアと、
を含む多層モジュール。
【請求項２】
前記導電層がメッシュ面である、請求項１に記載の多層モジュール。
【請求項３】
前記層の重畳した位置関係は、前記電位層および前記接地層を交互に配設した位置関係であり、前記少なくとも３つの導電層のうちの最上部の導電層は、電位層である、請求項１に記載の多層モジュール。
【請求項４】
前記層の重畳した位置関係は、前記電位層および前記接地層を交互に配設した位置関係であり、前記少なくとも３つの導電層のうちの最上部の導電層は、前記接地層である、請求項１に記載の多層モジュール。
【請求項５】
前記絶縁層はセラミック材料からなるものである、請求項１に記載の多層モジュール。
【請求項６】
前記絶縁層は柔軟なフォイルからなるものである、請求項１に記載の多層モジュール。
【請求項７】
前記導電層の間にある前記絶縁層は薄く、３５μｍを超えないものである、請求項１に記載の多層モジュール。
【請求項８】
前記バイアは、ソリッド面の電気的効果を達成するための、前記電位層および前記接地層の両方または一方のローカル領域内には配設されない構成である、請求項１に記載の多層モジュール。
【請求項９】
前記ローカル領域は最も近いモジュール・デキャップのうちの少なくとも１つまで延在するものである、請求項８に記載の多層モジュール。
【請求項１０】
前記ローカル領域はチップの高スイッチング動作領域の下に配置構成されるものである、請求項８に記載の多層モジュール。
【請求項１１】
少なくとも１つの電子コンポーネントをパッケージするための多層モジュールにして、
前記電子コンポーネントを取り付けることが可能な最上部の導電層と、
複数の導電層と、
前記複数の導電層相互間にそれぞれ配設された複数の絶縁層と、
信号導体を有する信号層と、
前記複数の導電層は、前記多層モジュールの表面の近くにおいて、電位層および接地層を、前記信号層を挟まず、互いに重畳した位置関係で配設された構成を含むことと、
前記絶縁層および前記導電層を貫通する導電経路を形成するバイアであって、前記信号層、前記電位層および前記接地層が相互に電気的に接続され且つ前記最上部の導電層とも電気的に接続されるように構成されたバイアと、
前記バイアは、ソリッド面の電気的効果を達成するための、前記電位層および前記接地層の両方または一方のローカル領域内には配設されない構成であることと、
を含む多層モジュール。
【請求項１２】
前記絶縁層はセラミック材料からなるものである、請求項１１に記載の多層モジュール。
【請求項１３】
前記絶縁層は柔軟なフォイルからなるものである、請求項１１に記載の多層モジュール。
【請求項１４】
前記導電層の間にある前記絶縁層は薄く、３５μｍを超えないものである、請求項１１に記載の多層モジュール。
【請求項１５】
前記バイアは、小さな孔を備えた層に対して直角の方向に前記絶縁層を介して延在するように形成されるものである、請求項１１に記載の多層モジュール。
【請求項１６】
前記ローカル領域は最も近いモジュール・デキャップのうちの少なくとも１つまで延在するものである、請求項１１に記載の多層モジュール。
【請求項１７】
前記ローカル領域はチップの高スイッチング動作領域の下に配設されるものである、請求項１１に記載の多層モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、少なくとも１つの電子コンポーネントをパッケージングするための多層モジュール用の新しいパワー分配ネットワークに関する。より具体的に言えば、低インダクタンス・モジュールのパワー分配ネットワーク設計に関する。
【背景技術】
【０００２】
多層モジュールは、電子コンポーネント、特に集積回路チップのパッケージングに使用される。シングル・チップ・モジュール（ＳＣＭ）およびマルチ・チップ・モジュール（ＭＣＭ）のどちらも、幅広く使用される。こうしたモジュールの中で最も一般的なタイプが、多層セラミック・パッケージング・モジュールである。このタイプのモジュールでは、層はセラミックまたはガラスセラミック材料からなる。しかしながら、ガラス、エポキシ、またはテフロンなどの他のタイプの厚膜技術が知られている。
【０００３】
今日では、セラミック製のモジュール、通常は多層セラミック・モジュールをカードまたは基板上に取り付けて、コンピュータの中央処理ユニット（ＣＰＵ）が形成される。通常、多層セラミック（ＭＬＣ）モジュールの最上面にはチップが取り付けられている。
【０００４】
集積回路の速度およびパッケージング密度が上がるにつれて、パッケージング技術の重要性はますます重要になる。たとえば、デバイスがギガヘルツ速度に近づくにつれて、スイッチングからインダクタンス効果が生じる可能性があり、特に電位線および接地線が問題になる。
【０００５】
前述の当分野の標準技術について、以下で説明する。従来の多層モジュールの上述の問題を解決するために、たとえば、欧州公開特許公報ＥＰ第１２９８９７２号Ａ２は、回路のインダクタンスを下げることによって高周波ノイズの生成を抑制しながら、回路上で高周波スイッチング・オペレーションが実行可能な多層配線回路基板を開示している。多層配線回路基板には、部品が取り付けられる第１の層として指定された最上層と、接地層および電源層のうちの一方が配置構成された第２の層と、そのうちの他方が配置構成された第３の層と、接地層と電源層との間に配置構成された絶縁層とが含まれる。両面に熱可塑性粘着特性を有する樹脂層が、電源層と接地層との間に配置構成された絶縁層の材料として使用される。
【０００６】
この欧州特許出願の多層配線回路基板の最上面には、はんだバンプを有するボール・グリッド・アレイの技術を使用して、いずれかのチップを取り付けることができる。半導体チップの電極パッドは、はんだバンプを介して多層配線回路基板上の導体パッドと接続される。
【０００７】
直交するグリッド接地および電位面を有する他の多層回路基板が、米国特許第６１８４４７７号Ｂ１に開示されている。当該多層回路基板は、たとえ信号導体が高密度で設置される場合であっても、こうした導体に対する均一なインピーダンス特徴を保証するように設計される。当該デバイスは、互いに積層された複数の平面絶縁層からなる。上記米国特許の開示では、第１の絶縁層が、直交グリッドとして形成された第１の接地を支承する。第２の絶縁層は第１の層に積層され、第１の信号配線セットを支承するものであって、そのトレースは接地面の直交軸のうちの１つに対して平行に配設される。第３の絶縁層は第２の層に積層され、直交グリッドとして形成された第２の接地面または直交グリッドとして形成された電圧面のいずれかを支承するものである。第４の絶縁層は第３の層に積層され、第２の信号配線セットを支承するものであって、そのトレースは第１の接地面の他方の直交軸に対して平行に配設される。第１および第２の信号配線セットは、デバイスの表面に対して直角な導体を使用して電気的に接続されている。第５の絶縁層は第４の層に積層され、直交グリッドとして形成された第２または第３のいずれかの接地面を支承する。
【特許文献１】欧州公開特許公報ＥＰ第１２９８９７２号Ａ２
【特許文献２】米国特許第６１８４４７７号Ｂ１
【発明の開示】
【発明が解決しようとする課題】
【０００８】
したがって、本発明の目的は、パワー・ノイズ特性を向上させるための半導体デバイス構造を提供することである。中間周波数のパワー・ノイズを減少させることで、将来のマイクロプロセッサおよびコンピュータ・システムの重要性が増加する。
【０００９】
本発明の他の目的は、製造コストの削減および配線可能性の増加と共にインダクタンスの低下を伴う優れた電気的特性を有する多層モジュールを提供することである。これらおよび他の目的ならびに利点は、添付の特許請求の範囲に従ったモジュール構造によって達成される。
【課題を解決するための手段】
【００１０】
本発明は、モジュール表面付近では、いくつかの電位層および接地層を、それらの間に信号層を置かずに配置することを含む、少なくとも１つの電子コンポーネントをパッケージングするための多層モジュールに関する。
【００１１】
本発明の第１の実施形態では、多層セラミック（ＭＬＣ）モジュールに、最低３つの電位層／接地層のメッシュ面と、それらの間に最小バイア距離で最大数の接続バイアとを提供する。
【００１２】
本発明の第２の実施形態では、モジュール表面の電位層と接地層とのペアは最小間隔の最小誘電体厚さを有するものであり、メッシュ面の代わりにソリッド面の電気的効果を達成するために、面内にスルー・バイア用の小孔を備える。これは、有機モジュール技術によって実現可能である。
【００１３】
本発明の第３の実施形態では、電位層と接地層とは、チップの高スイッチング動作領域（ホット・スポット）の下に配置され、最も近いモジュール・デキャップ（ｄｅｃａｐ）まで延在する。
【００１４】
本発明に関する主題は、本明細書の結論部分で具体的に指摘され、また明白に記載される。本発明ならびにその他の目的および利点は、添付の図面と共に以下の説明を参照することによって、最も良く理解することができる。
【発明を実施するための最良の形態】
【００１５】
図１は、パワー分配方式を使用したカードとモジュールとのパッケージを示す。中間周波数のパワー・ノイズを削減することは、将来のマイクロプロセッサおよびコンピュータ・システムにとって益々重要になってくる。オンチップでパワー消費量が変化した後に生じる第１の電圧ドループＶ１は、多くのパッケージにとって主要なパワー・ノイズ・イベントである。この第１の電圧ドループは、合計オンチップ減結合キャパシタンスＣ１と、最も近いモジュールの減結合キャパシタのキャパシタンスＣ２と、両方のキャパシタ・セット間のループ・インダクタンスＬ＿ｌｏｏｐとによって形成される、パッケージ・パワー分配の共振によって発生する。
【００１６】
通常、Ｃ２はＣ１よりもかなり大きい。したがって、Ｖ１は以下のように減少させなければならない。
・チップ・サイズおよび増加するリーク電流によって制限されたオンチップ減結合キャパシタンスＣ１を増加させること。
・Ｌ＿ｌｏｏｐを減少させること。ループ・インダクタンスＬ＿ｌｏｏｐは、以下によって決定される。
ａ． チップからモジュールＶ／Ｇ面への電圧（Ｖ）／接地（Ｇ）接続のインダクタンス
ｂ．実効モジュールＶ／Ｇ面の経路インダクタンスＬ＿ｐａｔｈ
ｃ．モジュールＶ／Ｇ面からモジュール・デキャップへのＶ／Ｇ接続のインダクタンス
ｄ．モジュール・デキャップ接続（取り付け）インダクタンスＬ＿ｐａｄ
ｅ．モジュール・デキャップの固有インダクタンス（ＥＳＬ）
【００１７】
現在、Ｌ＿ｌｏｏｐを減少させるにはいくつかの解決策があり、その一部が図２で説明されている。
【００１８】
図２は、以下の場合のパワー・ノイズ・シミュレーションの結果を示す図である。
・誘電体厚さ８４μｍの１対のＧ／Ｖメッシュ面を使用した従来のモジュール設計（基準）の場合（線Ｇ１）
・この例では基準設計に比べてＶ１を１６％減少させる、有機技術を使用する３４μｍ間隔の２つのソリッド面を使用したモジュール設計の場合（線Ｇ２）
【００１９】
平面経路インダクタンスＬ＿ｐａｔｈは、主に配線可能性を増加するために採用される、薄膜モジュール技術を使用することによって減少する。ただし、薄膜技術は非常にコストがかかるため、現在では使用されない。さらに、モジュール・デキャップはできる限りチップ近くに隣接するように、またチップの４つの縁部すべてに配置される。
【００２０】
図３に示されるように、本発明の一実施形態は、いくつかのＶ／Ｇ層を、それらの間に信号層を置かないが、最小バイア距離で最大数のＶ／Ｇバイアを接続し、モジュール表面近くに交互に配置することによって、平面経路インダクタンスＬ＿ｐａｔｈを費用効果的に減少させるものである。図３の実施形態では、一例としてモジュール表面に３つの電位層および接地層（Ｖ／Ｇ／Ｖ）が示される。誘電体厚さ８４μｍの３つのメッシュ面を使用したモジュール設計の場合、この例ではＶ１を５％減少させる（図２の線Ｇ３）。
【００２１】
図３の断面図は、多層モジュールを示すものである。多層モジュールの最上部の導電表面層Ｌ１上には導電パッド４が提供され、これは半導体チップ１またはデキャップ２などの電子部品を取り付けるために使用される。ボール・グリッド・アレイ（ＢＧＡ）タイプの半導体チップ１は、はんだバンプ３によってモジュールの導電パッド４上に取り付けられる。回路のスイッチングが切換えられるときにインダクタンスによって生成されるノイズを減少させるために、モジュール表面上に取り付けられるデキャップ２が、電源と接地との間に配置構成される。
【００２２】
最上表面の導電パッド４と第１の電位層の役割を果たす第２の層Ｌ２との間には、表面層としてたとえば樹脂膜などの絶縁膜６が提供され、その上でレーザ・ビームのパターニングが実行される。
【００２３】
第３の層Ｌ３は、第１の接地層として形成される。第４の層Ｌ４は、第２の電位層として形成される。代替例として、第２の層Ｌ２は第１の接地層として形成可能であるのに対して、第３の層Ｌ３は第１の電位層として形成可能であり、第４の層Ｌ４は第２の接地層として形成可能である。
【００２４】
異なる電位層と接地層の間に提供される絶縁膜６の材料について考えてみると、両方の面上に熱可塑性粘着特性を有する有機膜またはセラミック層が使用される。絶縁膜の一例はポリイミド膜であり、その上でレーザ・ビームのパターニングを実行することができる。
【００２５】
さらに、モジュール表面の最も近くに設置された第１の電位層Ｌ２とその下方の第２の電位層Ｌ４とは、その間に横たわる絶縁層を介して導電経路を形成するバイアによって、互いに電気的に接続され、また最上部の導電表面層Ｌ１とも電気的に接続される。
【００２６】
前述と同様に、第１の接地層Ｌ３および表面の導電パッド４は、絶縁層を介するバイアによって互いに電気的に接続され、また第１の電位層Ｌ２と電気的に接続される。
【００２７】
第１の信号層Ｌ５は第２の電位層Ｌ４の下に配置構成される。第４の層の第２の電位面Ｌ４と第５の層Ｌ５との間、さらにその下の層との間にも配置構成される絶縁膜は、セラミック技術を使用しておよそ８０μｍの厚さで作成することができる。
【００２８】
さらに、第１の信号層Ｌ５の下の第６の層内に第２の接地層Ｌ６が続く。第２の接地層Ｌ６および第１の接地層Ｌ３は、その間に横たわる絶縁層を貫通するバイアによって互いに電気的に接続される。
【００２９】
さらに同様に、第２の接地層Ｌ６の下に信号層Ｌ７および電位層Ｌ８が続き、これらは、それらの間に横たわる絶縁層を貫通するバイアによって、互いに上の信号層および電位層と接続される。
【００３０】
図４は、本発明の第２の実施形態の配線方式を示す側面図である。最小間隔（誘電体厚さ）でモジュール表面近くに交互に配置された、３つの層Ｖ／Ｇ／Ｖが示されており、それらの間には信号層がなく、メッシュ面の代わりにソリッド面の電気的効果を達成するために面内にスルー・バイア用の小さな孔を備える。チップとモジュール信号バイアとの信号接続は、ソリッド面の電気的効果を達成するためのローカル領域内には配置構成されない。Ｖ／Ｇ／Ｖ面はモジュール領域全体には配置されず、好ましくはチップの高スイッチング動作領域「ホット・スポット」の下に配置され、最も近いモジュール・デキャップまで延在する。これは有機モジュール技術によって実現可能である。
【００３１】
本発明の他の態様によれば、図５は多層モジュールを示す断面図である。
【００３２】
モジュール表面近くに交互に配置された２つの層Ｖ／Ｇが示され、それらの間に信号層はない。図４と同様に、チップとモジュール信号バイアとの信号接続は、ローカル領域内では配置構成されない。電位層および／または接地層はモジュール領域全体には配置されず、好ましくはチップの高スイッチング動作領域「ホット・スポット」の下に配置され、最も近いモジュール・デキャップまで延在する。これは有機モジュール技術によって実現可能である。
【００３３】
多層モジュールの最上部の導電表面層Ｌ１上には、半導体チップ１またはデキャップ２などの電子部品を取り付けるための導電パッド４が提供される。ボール・グリッド・アレイ（ＢＧＡ）タイプの半導体チップ１は、はんだバンプ３によってモジュールの導電パッド４上に取り付けられる。半導体チップ１の電極パッド３は、はんだバンプ３のアレイを介してモジュール上の導電パッド４と接続される。回路のスイッチング動作が変更された場合にインダクタンスによって生成されるノイズを減少させるために、デキャップ２は電源と接地との間に配置構成される。
【００３４】
最上表面の導電パッド４と第１の電位層Ｌ２との間には表面層として絶縁膜６が提供され、たとえばここではプレプレッグの層が提供される。
【００３５】
第３の層Ｌ３は、第１の接地層として形成される。第２の層Ｌ２は接地層として形成可能であるのに対して、第３の層Ｌ３は第１の電位層として形成可能である。これらの層は薄いことが好ましい。
【００３６】
異なる電位層と接地層の間に提供される絶縁膜６の材料について考えてみると、有機膜またはセラミック層が使用される。絶縁膜の一例はポリイミド膜であり、その上でレーザ・ビームのパターニングを実行することができる。
【００３７】
さらに、モジュール表面の最も近くに設置された第１の電位層Ｌ２は、その間に横たわる絶縁層を介して導電経路を形成するバイアによって互いに、および最上部の導電表面層Ｌ１と電気的に接続される。
【００３８】
前述と同様に、第１の接地層Ｌ３および表面の導電パッド４は、絶縁層を介するバイアによって互いに電気的に接続され、また第１の電位層Ｌ２と電気的に接続される。
【００３９】
第１の信号層Ｌ４は第１の接地層Ｌ３の下に配置構成される。第２の層の第１の接地面Ｌ３と第３の層との間、さらにその下の層との間にも配置構成される絶縁膜は、セラミック技術を使用しておよそ８０μｍの厚さで作成することができる。
【００４０】
さらに、第１の信号層Ｌ４の下の第５の層内に第２の接地層Ｌ５が続く。第２の接地層Ｌ５および第１の接地層Ｌ３は、その間に横たわる絶縁層を貫通するバイアによって互いに電気的に接続される。
【００４１】
さらに同様に、第２の接地層Ｌ５の下に信号層Ｌ６および電位面Ｌ７が続き、これらは、それらの間に横たわる絶縁層を貫通するバイアによって、互いに上の信号層および電位層と接続される。
【００４２】
以上、本発明について特定の好ましい実施形態と共に詳細に説明してきたが、当業者であれば、前述の説明に照らして多くの代替形態、修正形態、および変形形態が明らかとなることは明白である。したがって、添付の特許請求の範囲は、本発明の真の範囲および趣旨に含まれるいかなるこうした代替形態、修正形態、および変形形態をも包含するものであることが企図される。
【図面の簡単な説明】
【００４３】
【図１】モジュールとパワー方式を使用したカードのパッケージを示す図である。
【図２】パワー・ノイズ・シミュレーションの結果を示す図である。
【図３】本発明の実施形態の配線方式を示す側面図である。
【図４】本発明の他の実施形態の配線方式を示す側面図である。
【図５】本発明の他の態様の配線方式を示す側面図である。
【符号の説明】
【００４４】
１  半導体チップ
２  デキャップ
３  はんだバンプ
４  導電パッド
５  バイア
６  絶縁膜
Ｌ１  最上部の導電表面層
Ｌ２  第２の層（第１の電位層又は他の実施例の第１の接地層）
Ｌ３  第３の層（第１の接地層又は第１の電位層）
Ｌ４  第４の層（第２の電位層又は第２の接地層）
Ｌ５  第５の層（第１の信号層）
Ｌ６  第６の層（第２の接地層）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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