(57)【要約】    【課題】  FinFETの改良されたパフォーマンスを達成する。    【解決手段】  本発明の実施例に係るマルチゲート・デバイスは、少なくとも二つのゲートを備える。デバイスの半導体ボディでのドーパント分布は、ボディの表面の近くの小さな値からデバイスのボディ内側の大きな値の方に変動する。【選択図】図１ａ
2005045245.tif 000002
【特許請求の範囲】
【請求項１】
ソース領域（104）と、
ドレイン領域（105）と、
前記ソース領域（104）とドレイン領域（105）との間にあって、前記ソース領域（104）と前記ドレイン領域（105）とを結合する半導体ボディ（106）と、
前記ボディ（106）の少なくとも二つの面に形成されたゲート構造（107）と、を備え、
前記半導体ボディ（106）は、第一のドーパントレベルを有する第一の領域（106b）と、前記ゲート構造（107）および前記第一の領域（106b）の間にあって、前記第一のドーピングレベルより低い第二のドーパントレベルを有する第二の領域（106a）とを備えることを特徴とする、マルチゲート半導体デバイス。
【請求項２】
前記マルチゲート半導体デバイスがFinFETデバイスであり、前記半導体ボディ（106）が前記FinFETデバイスのフィンを備えることを特徴とする、請求項１記載のデバイス。
【請求項３】
前記第一のドーパントレベルが、前記第一の領域（106b）を通じて一定であることを特徴とする、請求項１又は２記載のデバイス。
【請求項４】
前記第二のドーパントレベルが、前記第二の領域（106a）を通じて一定であることを特徴とする、請求項１乃至３のいずれかに記載のデバイス。
【請求項５】
前記第二の領域（106b）でのドーパント濃度が、前記第二の領域内で前記第一のドーパントレベルから前記第二のドーパントレベルまで減少することを特徴とする、請求項１、２または３記載のデバイス。
【請求項６】
ソース(104)と、ドレイン（105）と、前記ソース(104)および前記ドレイン（105）を結合して第一のドーパントレベルを有するフィン（106）とを備える基板（101）を提供するステップを備えるとともに、
前記第一のドーパントレベルより低い第二のドーパントレベルを有する層（108）を、少なくともフィン（106）の露出面の上に形成するステップをさらに備えることを特徴とする、逆行的な（retrograde）FinFETの製造方法。
【請求項７】
層（108）を形成するステップが、層（108）の自然な状態の（in-situ）ドーピングを備えることを特徴とする、請求項６記載の方法。
【請求項８】
前記層（108）が、エピタキシャル層成長を用いて形成されることを特徴とする、請求項６または７記載の方法。
【請求項９】
前記第二のドーパントレベルが、前記層（108）を通じて一定であることを特徴とする、請求項６、７または８のいずれかに記載の方法。
【請求項１０】
前記層でのドーパント濃度は、前記層（108）内において、前記第一のドーパントレベルから前記第二のドーパントレベルまで減少することを特徴とする、請求項６、７または８に記載の方法。
【請求項１１】
前記第一のドーパントレベルが、前記フィン（106）を通じて一定であることを特徴とする、請求項６、７、８，９または１０のいずれかに記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路および当該集積回路の製造方法に関する。より詳しくは、本発明は、それらのデバイスのチャネル領域においてマルチの（multiple）ゲートおよび一定ではないドーピング・プロフィールを有する半導体デバイスに関する。
【背景技術】
【０００２】
現在の最先端の半導体チップは、180ナノメートルの回路形状を有する技術を特徴とする。構成要素（component）は、ちょうど市場に出始めている130ナノメートルの形状を有する技術によって製造される。工業化計画は、2004年に90ナノメートルの技術を、2007年に65ナノメートルの技術を、2010年に45ナノメートルの技術を、2013年に32ナノメートルの技術を、および2016年に22ナノメートルの技術を供給することになっている。この予定は、2001年に半導体工業協会（Semiconductor Industry Association)（SIA）によって画定された半導体インターナショナルテクノロジーのロードマップ（International Technology Roadmap）（ＩＴＲＳ）に提出されている。予定は、以前に考えられていたものより時間的により早く小さなチップ寸法に変わっている。メイン・トランジスタの中で、解決されるべきスケーリング（scaling）問題は、より大きな開電流（on-current）、半導体デバイスでの増加するスイッチング速度、より小さな閉電流（off-current）、このようなゲート酸化膜スケーリングを可能にする低い閾電圧となる薄いゲート酸化物を必要とすること、および低い電源電圧、より大きなチャネル移動度（mobility）およびソース/ドレイン領域のより小さな直列抵抗を使用することである。これらの予測された厳しいスケーリング要求を満たすために、古典的でないCMOS（相捕型金属酸化膜半導体）デバイス、および金属ゲート材料および高kのゲート誘電体のような新規な材料は、現在調査中である。
【０００３】
これらの古典的でないCMOSデバイスのうちの一つは、いわゆるFinFET（ひれ形状の電界効果トランジスタ）である。ゲート電極がチャネル領域の上面にある一平面に形成される古典的なプレーナ型デバイスに対して、FinFETにおいて、ゲートは少なくとも部分的にチャネル領域を囲繞する。そこでは、チャネル領域が基板の一部である。このような基板は、チャネル領域に隣接してソース領域およびドレイン領域を更に備える。導電性チャネルとして乾式エッチングされたシリコンフィンの側壁を用いてダブルゲートのトランジスタを作るという考えは、1998年に発行されたIEDM Technical Digest誌の1032-1034頁にある「deep-sub-tenth Micron Eraの折り重ねられたチャネルMOSFET」において、1998年にD.ヒサモトその他によって発表されている。FinFETにおいて、細いゲート線は、薄膜シリコン・チャネル・フィンにまたがる。ビン  ユーその他は、IEDM Technical Digest誌の251-254頁、8-11、2002年12月に発行された「10ナノメートルのゲート長に対するFinFETのスケーリング」で、FinFETデバイスを製造するための他のプロセスを論じている。ポリシリコンがゲート電極材料として使われており、デバイスのチャネルが低濃度で（lightly）ドーピングされている。
【０００４】
FinFETがプレーナ型に近似したCMOS互換の方法で製造されるが、このようなFinFETがそのプレーナ型CMOSの同等物（counterpart）を越えるパフォーマンスを改良するために、さまざまな問題が対処されなければならない。このようなデバイスの上記各パフォーマンスは、さまざまなパラメータ、例えば、閾値電圧（Vt）より低いゲート電圧に対するゲート電圧で駆動電流の変化である副閾値の揺動（sub-threshold swing）（S,  mV/dec）や、最大または飽和の駆動電流（Ion）や、オフ状態またはリークの電流（Ioff）や、チャネル長（Lg）に対する閾値電圧の依存性を表している閾値電圧ロールオフ（roll-off）（ΔVt）や、ドレイン電圧（Vds）によって示される。
【０００５】
FinFETデバイスのパラメータを改良するために、二つのアプローチが現在使用されている。第一のアプローチは、フィン（fin）のドーパントレベル（Nfin）を増やすことである。このアプローチは、低い副閾値（sub-threshold）の傾斜および制御可能な閾値電圧を与えるにもかかわらず、逆転（inversion）がフィンの表面の近くで起こるので、キャリア移動度はイオン化不純物散乱（ionized impurity scattering）のために低下する。この散乱で飽和電流が小さくなることになる。そして、デバイスを遅くする。高濃度にドーピングされたフィンが完全には減少しないので、閾値電圧のロールオフ（roll-off）はより顕著である。
【０００６】
第二のアプローチは、フィン（fin）のドーピング濃度を下げることと、可変の仕事関数ゲート技術を構築することを備える。ヤン・キュウ・チェその他は、IEDMの2002年12月のダイジェストの259−262頁で「改善された移動度およびゲート仕事関数工学に対するFinFETプロセスの改良」で、この方法を概説する。フィンとゲート誘電体との間での高品質な接合部分（interface）を形成することは別として、キャリアの移動度は、フィンを低濃度でドーピングすることによって改良される。その結果、イオン化不純物散乱がより少なくなり、それゆえに、飽和電流がより大きくなる。低濃度でドーピングされたフィンも、ドーパント分布プロフィールの変動に閾値電圧のイミュニティ（immunity）を増やすという利点を提供する。しかしながら、フィン（fin）の低濃度のドーピングのため、閾値電圧はゲート電極の仕事関数で決定される。ｎ型またはｐ型のFinFETに対して所望の閾値電圧を得るために、ゲート電極は慎重に選ばれなければならない。限られた材料から選択され、これらの材料の仕事関数を目標値に調整するために、追加的な効果をさらに必要とするので、このアプローチはまた、扱いにくいものである。このような材料の導入によって、製造工程が複雑になる。キヨウ・チェンその他による、Electronic Devices、第49巻、No.6、2002年6月、1086頁のIEEE論文集の「ダブルゲートMOSFETに対する総合モデル分析の副閾値の揺動（S）モデル（Comprehensive Model Analytical Sub-threshold Swing（S）Model）」に開示されているように、フィンの低濃度なドーピングにより、副閾値（sub-threshold）の傾斜が大きくなり、その結果、リーク電流が大きくなり、消費電力が大きくなる。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
したがって、本発明の目的は、従来の技術の課題を解決することであり、FinFETの改良されたパフォーマンスを達成することである。他の本発明の目的は、他のデバイスパラメータ（例えば、副閾値の傾斜、飽和電流、リーク電流および閾値電圧のロールオフ）を低下させることなく、FinFETの閾値電圧を調整することである。
【発明を解決するための手段】
【０００８】
本発明の第一の態様において、ソース領域およびドレイン領域と、ソース領域とドレイン領域との間にあってそれらを結合する半導体ボディと、少なくとも前記ボディの二つの面にあるゲート電極と、を備え、半導体ボディは、第一のドーパントレベルを有する第一の領域と、ゲート電極と第一の領域との間にある第二の領域を備え、この第二の領域が第一のドーピングレベルより低い第二のドーパントレベルを有するマルチゲート半導体デバイスが開示されている。このマルチゲート半導体デバイスは、ボディがFinFETデバイスのフィンであるFinFETデバイスを備えることができる。ある実施例において、第一のドーパントレベルは、第一の領域を通じて一定である。他の実施例では、第二のドーパントレベルは、第二の領域を通じて一定である。他の実施例では、第二の領域でのドーパント濃度は、第二の領域内で第一のドーパントレベルから第二のドーパントレベルまで減少する。
【０００９】
本発明の第二の態様において、本発明の第一の態様に係る逆行的に（retrograde）ドーピングされたマルチゲートデバイスを製造するための方法が開示される。典型的な実施例において、本発明に係るFinFETを製造するための方法が開示される。当該方法は、ソースと、ドレインと、前記ソース及び前記ドレインを結合するフィンとを含む基板を準備するステップを備え、前記フィンは、第一のドーパントレベルを有して、少なくともフィンの露出面で層を形成しており、前記層は、前記第一のドーパントレベルより低いドーパントレベルを有する。
【００１０】
添付の図面を適切に参照しながら以下の詳細な説明を読むことによって、これらの同様な他の態様および効果は、当業者にとって明らかであろう。
【００１１】
添付図面は、本発明の態様および実施例を図示することを目的とする。図面でのデバイスは、明瞭にするために簡略的に表示されている。全ての変形例およびオプションが示されるというわけではない。したがって、本発明は、図面によって示された範囲に制限されるものではない。さまざまな図面の類似した部分には、同じ参照符号が使用されていることに気付くであろう。
【発明を実施するための最良の形態】
【００１２】
図面を参照しながら、本発明が以下に詳細に説明される。しかしながら、本発明を実施する多数の他の等価な実施例または他の方法が存在することは、当業者にとって明らかである。
【００１３】
本発明の第一の態様では、少なくとも二つのゲートを備える半導体デバイスが開示されている。この半導体デバイスのボディ（例えば、これらの二つのゲート間のボリューム）は、一定ではなくドーピングされる。ボディと各ゲートとの間の接合部分（interface）からボディのバルクの方に向けて、ドーパント濃度は、小さな値から大きな値まで変動する。Research及びDevelopment IBMジャーナル、第46巻、No.23 2002年に発表された「従来のトランジスタを越えて」において、H.S.ウォンは、様々なタイプのマルチゲートデバイスを開示する。この論文の図１４、１５および１７において、ダブル又はトリプルのこのようなゲートデバイスの他の配置は、146頁〜152頁において詳述されている対応するプロセス・シーケンスによって表示されている。この論文は、本願明細書に完全に組み入れられている。本発明を教示するために、FinFETデバイスは、本発明のさまざまな実施例を図示するために用いられる。しかしながら、本発明は、このタイプのマルチゲートデバイスに限定されるものではない。
【００１４】
図１ａは、従来技術に係るFinFETデバイスを示している。基板（101）上の半導体層（102）において、FinFETデバイス、そして、選択的な他の半導体デバイスが形成される。基板は、半導体基板（例えばシリコン）であってもよい。絶縁層（103）は、半導体層（102）を基板（101）から絶縁するために、この基板（101）の上面に形成することができる。この方法、例えばシリコン−オン−絶縁体（SOI）またはゲルマニウム−オン−絶縁体（GeOI）の基板が形成される。図１ａに示されたFinFETデバイスは、このソース領域およびドレイン領域の間に位置するフィン（106）によって結合されたソース領域(104)およびドレイン領域（105）を備える。フィン（106）は、このマルチゲートデバイスのボディを構成する。プロセスフローに従い、３つの構成要素（104、105、106）が、半導体材料の単層においてまたはこの半導体材料の異なる層において形成される。ゲート誘電体及びゲート電極層を備えるゲート（107）は、３つの面（上面および二つの側面）でフィン（106）を覆うように形成されている。FinFETのチャネルは、ゲート誘電体でカバーされて、対応するゲート(107)の電気制御の下で、ゲート誘電体の厚みに依存するフィン（106）の部分である。
【００１５】
図１ａに示したFinFETのゲート（107）に沿った横断面は、図１ｂに与えられる。図１ｂは、ゲート誘電体（107a）及びゲート電極層（107b）から構成されるゲート（107）によって上面と同様に両方の側壁でフィン（106）を囲繞していることを図示している。フィンの上面にある厚いゲート誘電体（ttopox）の場合には、反転がフィンの直立した側壁に沿って起こるダブルのゲートが得られる（図１ｂに示す）。その一方で、薄い上部ゲート誘電体に対して上面チャネルの反転も、フィンの上面で起こることができる。FinFETデバイスの形成方法は、公知技術である。実施例は、2001年に発行されたJ. Kedzierskiその他によるIEDM Technical Digestの437-440頁の「高いパフォーマンスの対称なゲートおよびCMOS互換のVt 非対称なゲートのFinFETデバイス」に開示される。そこでは、ソース/ドレイン領域またはパッド（ラベルをつけられるように）が、光リソグラフィとハード・マスク・トリミング技術を使用して、ＳＯＩ層にあるフィン・チャネルと共に形成される。
【００１６】
最適な性能をデバイスから達成するために、その他のデバイスパラメータ、飽和電流、リーク電流、副閾値の傾斜（sub-threshold）、閾値電圧のロールオフが低下しないように、閾値電圧が調整されなければならない。本発明の典型的な実施例は、逆行的に（retrograde）ドーピングされたチャネルを形成するものである。逆行的であるということ（with retrograde）は、フィンのドーピングがフィンの表面で低濃度であるが、フィンのバルクの方に向かって増加することを意味している。このように、イオン化不純物散乱が低減されるので、キャリアの高い表面移動度が得られる。その一方で、高いバルク濃度はデバイスの閾値電圧を調整する方法を提供する。この点で、古典的なMOSデバイスの場合と同様に、ポリシリコンをゲート材料（107）として使うことができるが、金属のような新しいゲート材料を使用することもできる。後者の場合、バルクのドーピングは、ゲート電極材料の仕事関数の調整の次に、所望の閾値電圧を得るためのさらなる自由度を提供する。
【００１７】
図２の（ａ）は、このような逆行的な（retrograde）ドーピングプロフィールの実施例を示し、図２の（ｂ）は、線AAに沿ったFinFETの模式断面図を示す。この実施例では、表面ドーパントレベルは、フィンへの深さdwにわたって一定値Nsurfaceおよび距離Wfin-2dwにわたってフィンのバルクの中で高い一定値Nbulkを有する。ダブルゲートのFinFETの場合には、水平方向に沿ってフィンにドーパントの勾配を有するだけで、十分かもしれない。図２の（ｂ）に示すように、フィンの各側壁に沿って、フィン（106）とゲート誘電体（107b）との間の接合部分の近くに低濃度ドーピング領域（106a）が存在する。この実施例では、ドーパント濃度は垂直方向において、すなわち基板（101）に対して垂直な方向に一定である。選択的に、層（109）はフィン（106）の上面にある。そして、その層は、フィン（106）の上面で低濃度ドーピング領域（106a）が形成されることを防止するために用いられている。
【００１８】
トリプルゲートのFinFETが形成されている、すなわちフィンの上面に薄い誘電体を有することによって形成されている場合、好ましくは、ドーパント勾配が、垂直方向に形成される。図３の（ｂ）は、このようなトリプルゲートのFinFETデバイスの模式断面図を示している。図３の（ａ）は、断面BBに沿った水平方向のドーパントプロフィールを示している。このプロフィールは、図２の（ａ）で示したドーパントプロフィールと類似している。トリプルゲートデバイスにおいて、伝導はフィンの側壁に沿って起こるだけでなく、基板（101）と平行なフィンの上面で起こる。図３の（ｃ）は、線C-Cに沿ったフィンのドーパントプロフィールを示している。フィンとゲート誘電体との間の接合部分から、低濃度ドーピング領域（106a）は、距離tfin-2dwにわたって低濃度Nsurfaceとフィンのバルクより高い一定値Nbulkを有する深さdwに沿って存在している。図４ａ、４ｂ、４ｃ、４ｄは、従来技術を越える本発明の効果を図示している。100mVの閾値電圧を有するFinFETデバイスは、フィン全体にわたって3e18 cm-3の一定なドーピングプロフィールを使用して、仕事関数工学（work function engineering）すなわち適当なゲート材料（107a）を選ぶことを使用して、図４ａに示すような逆行的な（retrograde）ドーパントプロフィールを使用して、シミュレーションされる。図４ｂは、ゲート電圧の関数として飽和電流を対数目盛で示している。0のゲート電圧で、各々の選択肢に対する飽和領域でのリーク電流が示されている。「仕事関数」の選択肢が最も大きいリーク電流を有するが、「逆行的なプロフィール」が「一定のプロフィール」と同じ挙動をしている。図４ｃは、ゲート電圧に対応する飽和電流を示している。最大ゲート電圧で、各選択肢に対する駆動電流が示されている。「一定のプロフィール」の選択肢は、最も小さな駆動電流を有する。その一方で、「逆行的なプロフィール」は「仕事関数」と同じ挙動をしている。図４ｄにおいて、ゲート長Lgに対応する副閾値の揺動は、三つのアプローチとして示されている。45ナノメートルのゲート長（それは図４ｂおよび４ｃで使用されて、100mVの閾値電圧を有するデバイスである）に対して、「逆行的なプロフィール」の副閾値の揺動は「一定のプロフィール」の副閾値の揺動と同じ低さであるが、ゲート長の減少と共に、「逆行的なプロフィール」の副閾値の揺動は、全ての三つのアプローチで最も小さいものになる。そして、デバイスの寸法を小さくするときには有用であることを示している。
【００１９】
図２の（ａ）、図３の（ａ）および（ｃ）においてボックス状プロフィールが示されているが、他のプロフィールも本発明の範囲内である。第一の一定なドーピングレベルを有するフィンの中心部（106a）と、ドーピングレベルが第二のドーピングレベルに減少しており第一のドーピングレベルより低いフィンの外部分（106b）とを持ったプロフィールを使用することができるであろう。この境界領域（106b）の中で、ドーピングレベルは、線形的や指数的といったさまざまな方法で減少することができる。ドーピングレベルは、この領域（106b）の完全な幅dwにわたって２値（第一のドーピングレベルおよび第２のドーピングレベル）の間で変動することができる。好ましい実施例において、ドーピング濃度は、中心部（106a）の境界にある第一のドーピングレベルから、外側領域（106b）内にある第二のドーピングレベルまで減少し、フィンの端が達するまで一定であることが、図５に示されている。動作している間、電荷キャリアが領域（106b）のこの一定な部分に主に流れるので、キャリアが不純物散乱されにくくなり、より大きな駆動電流が得られる。好ましくは、幅diの一定領域が、反転層領域の幅に対応する。概して、第一のドーピングレベルは、1e18乃至1e20の範囲にあり、好ましくは1e19 cm-3である。第二のドーピングレベルは、1e15乃至1e17の範囲にあり、好ましくは1e16 cm-3である。第一および第２のドーピングレベルの値は、得られることを必要とする閾値電圧に依存している。本発明の好ましい実施例において、第一のドーピングレベルは1e19 cm-3のオーダーであり、第二のドーピングレベルは1e16 cm-3のオーダーである。フィンは、おおよそWfin =45ナノメートルの総厚みを有する。中心部（106a）が約25ナノメートルの厚みであり、外側領域（106b）がdw=10ナノメートル／面の厚みである。概して、逆転（inversion）層の厚みは、数ナノメートル未満である。
【００２０】
本発明の第二の態様において、各ゲートからデバイスのバルクに向けて増加するドーパントプロフィールを備えるマルチゲートデバイスを製造するための方法が開示されている。
【００２１】
第二の態様の層の一実施例において、二層構造となるデバイスのボディを囲繞する層を形成するために、堆積技術が使用される。そして、この二層構造の各層（すなわちボディおよび囲繞する層）が異なったドーパント濃度を有する。この囲繞する層は、少なくとも伝導があって、そして、ゲート（107）が形成されるボディ（106）のこれらの表面に存在する。さまざまな技術が、層を堆積させるための半導体技術に存在する。これらの技術の一つがＣＶＤ法である。そして、それはプロセス（エピタキシャル層成長、原子層ＣＶＤ、プラズマ励起ＣＶＤ）の広い範囲をカバーする。それらのすべてが当業者には公知である。ゲート誘電体（106b）と層（108）とを堆積させるステップの前に、好ましくは、共形（conformal）層が形成され、そして、共形（conformal）層がデバイスのフィン（106）の上に存在する。この層はその場でドーピングされ、すなわち、ドーパントは、共形（conformal）層が形成されることになっているガス混合原料体に加えられる。これらのドーパントは、堆積層（108）に組み入れられる。それゆえに、この堆積層のドーパント濃度は、最初のボディまたはデバイスのパターン形成されたままのフィンのドーパント濃度と異なることができる。この堆積層の上面に、ゲート誘電体（106b）が形成され、そして、FinFETの処理が続く。フィン（106）の上面が層で覆われること、または、堆積雰囲気の種と化学反応しないように取り扱われることによって、選択的に形成されるので、層（108）は、ウェーハ上に一様に形成されることができるかまたは選択的にすなわちフィン（106）の露出面の上だけに形成することができる。この選択堆積はエピタキシャル層成長または選択的なＡＬＤを用いることによって得られ、両方の技術は当業者にとって公知である。ウルフとタウバーは、「ＶＬＳＩ時代のシリコン処理、第一巻、プロセス技術」第２版、Lattice Pressにおいて、225-226頁でエピタキシャル成長の概念を教示し、236頁（セクション7.4.3）でこのような層の自然な状態の（in-situ）ドーピングの概念を教示し、245-247頁（セクション7.7）で選択的なエピタキシャル成長の概念を教示する。発表されたＰＣＴ出願WO 01/15220は、選択された表面だけに層を形成するために原子層付着（ＡＬＤ）を使用することの概念を教示する（その内容が引用文献として本願明細書に組み込まれている）。選択性は、選択された表面を形成するために異なる表面化学を有する層を用いること、または、これらの前処理表面に層の堆積を阻止するために選択された表面を前処理することによって得られる。
【００２２】
この第二の態様の好ましい実施例では、エピタキシャル層の成長は、デバイスのボディにおけるドーパント勾配をつくるために用いられている。プロセスシーケンスは、図６ａ乃至６ｄに示されている。
【００２３】
図６ａは、幅Wfinを有するフィン（106）をパターン化した後のデバイスを示している。この実施例では、ソース（104）、ドレイン（105）およびフィン（106）が、同じ半導体層（102）においてパターン形成されているが、本発明はそれに制限されるものではない。フィン（106）は、ボディのバルクのために選ばれた第一のドーピングレベルNbulkまで注入される。他のシーケンスにおいて、このNbulkの注入は、フィン（106）のパターン形成ステップの前になされる。この注入は、すなわち、フィン（106）だけを注入するというマスクの方法で、または、ソース(104)およびドレイン（105）、またはソース(104)、ドレイン（105）およびフィン（106）が形成された層（102）の全体を注入するという非マスクの方法で、なされる。後者の場合、ソース(104)およびドレイン（105）の高濃度の接合ドーピングは、これらのソース領域およびドレイン領域でのこの低濃度のNbulkを補償する。電子がキャリアとして用いられることになっているならば、フィンは、B、BF2のようなドーパントを用いてｐ型ドーピングがなされるであろう。その一方で、ソース領域およびドレイン領域は、P、Asのようなドーパントを用いてｎ型ドーピングがなされるであろう。
【００２４】
好ましくは、犠牲酸化物（sacrificial oxide）が成長して、その後、湿式エッチングによって除去される。この犠牲酸化物は、フィン（106）の露出面で、例えばパターン形成ステップから生じる全てのダメージ（damage）を取り除く。エピタキシャル層成長を用いることにより、図６ｂに示すように、フィン（106）およびソース（104）とドレイン（105）の領域を囲繞しながら、層（108）が形成される。この層（108）は、自然な状態で（in-situ）、第二のドーパントレベルNsurfaceまでドーピングされる。第二のドーパントレベルNsurfaceはバルク濃度Nbulkよりも低い。この実施例の更なる利点は、フィン上にエピタキシャル層を形成することが、フィンとその上に形成されたエピタキシャル層との間の接合部分の粗さを低減し、その結果、最終的なデバイスのパフォーマンスを改良するということである。
【００２５】
図６ｃに示すように、ゲート（107）が形成され、ソース(104)及びドレイン（105）の領域が注入される。前述したように、ソースおよびドレインを囲繞するエピタキシャル層（108）のその部分は、ソースおよびドレインのこの反対のドーピング（counter-doping）によって補償される。その一方で、ゲート（107）によってマスキングされているので、チャネルと一致するフィン(106)を囲繞するこの層（108）のその部分は、ドーピングされたまま（as-doped）である。当業者にとって公知の他の工程は、デバイスの完全な処理のときに実行される（例えば、デバイスを覆う絶縁層を形成することや、デバイス等の端子（104、105、106）と接触させるための電気接点を形成すること）。
【００２６】
図６ｄは、デバイスの断面AAを示している。第一のドーパントレベルを有するボディ（106）は、側壁およびこの上面において、層（108）で覆われている。ボディ（106）は、第一のドーパントレベルより低い第二のドーパントレベルを有している。この２層構造は、ゲート（107）及び、２層構造と、チャネル長Lgを規定するゲート（107）との間のオーバレイ領域によって覆われている。
【００２７】
ダブルゲートが図２の（ｂ）に示すように形成されているならば、上記プロセスはいくつかの軽微な修正を必要とする。層（108）を形成するステップの前に、図６ｂに示したように、空乏層がフィン（106）の上面に形成される。この空乏層がパターン形成されていない（unpatterned）半導体層（102）の上に形成されて、その後、フィン（106）の上面に対応するある領域においてパターン形成されるということは、当業者は理解するであろう。その後、フィン（106）、ソース領域(104)およびドレイン領域（105）が、 パターン形成された空乏層（109）に位置合わせされた半導体層(102)においてパターン形成される。別の方法において、空乏層はパターン形成されていない半導体層（102）の上に一様に堆積する。両方の層すなわち空乏層および半導体層（102）は、同じパターニングステップの間に、パターン形成される。この場合、パターン形成された空乏層（109）は、ソース(104)やドレイン（105）および半導体層（102）に形成されるフィン（106）のパターンと一致する。上記説明のように、例えばエピタキシャル層成長または原子層付着（ＡＬＤ）のような選択的な堆積プロセスが適用される。その場合において、層（108）は、フィン（106）の露出面（すなわち側壁）だけに形成され、フィン（106）の上面にパターン形成された空乏層（109）の上に形成されることがない。
【００２８】
このように、本発明の典型的な実施例が、図示され且つ記載されている。しかしながら、請求項で規定されている本発明の精神及び範囲から逸脱しない範囲内で、変更及び改造を行うことができることは理解されるであろう。
【００２９】
本出願は、米国特許出願第60/488,328号（2003年7月18日に出願）及びヨーロッパ特許出願第03447238.1号（2003年9月25日に出願）を基礎とする優先権主張を行うものである。
【図面の簡単な説明】
【００３０】
【図１ａ】ＳＯＩ層において形成された従来の技術に係るFinFETデバイスの斜視図である。
【図１ｂ】ゲートに沿ったフィンのAA断面である。
【図２】（ａ）はダブルゲート半導体デバイスの線BBに沿ったドーパントプロフィールを示す。（ｂ）は低濃度ドープ領域と高濃度ドープ領域とを図示するダブルゲート半導体デバイスの模式断面図である。
【図３】（ａ）はトリプルゲート半導体デバイスの線BBに沿ったドーパントプロフィールを示す。（ｂ）は低濃度ドープ領域と高濃度ドープ領域とを図示するトリプルゲート半導体デバイスの模式断面図である。（ｃ）はトリプルゲート半導体デバイスの線CCに沿ったドーパントプロフィールを示す。
【図４ａ】(i)フィンの一定なドーピングを有するデバイスと、(ii)本発明に係る逆行的な（retrograde）ドーピングを有するデバイスと、(iii)ゲート電極材料の仕事関数工学を有するデバイスという100mVの閾値電圧を有する三つのFinFETデバイス間の比較を示しており、ドーピングプロフィールを示している。
【図４ｂ】三つのFinFETデバイスにおける飽和電流（等分目盛）を示している。
【図４ｃ】三つのFinFETデバイスにおける飽和電流（対数目盛）を示している。
【図４ｄ】三つのFinFETデバイスにおける副閾値の揺動（sub-threshold swing）を示す。
【図５】本発明の一実施例に係るFinFETのフィンのドーピングプロフィールを示す。
【図６ａ】発明の一実施例に係る他のFinFETデバイスでの、高濃度ドープボディを有するパターン形成されたフィンを示している。
【図６ｂ】本発明の一実施例に係る他のFinFETデバイスでの、少なくともデバイスの高濃度ドープボディを囲繞している低濃度ドープ表面層の形成を示している。
【図６ｃ】本発明の一実施例に係る他のFinFETデバイスでの、チャネルを注入から保護するためにマスクとしてゲートを使用するときのソースおよびドレインのドーピングを示している。
【図６ｄ】本発明の一実施例に係る他のFinFETデバイスでの横断面AAを示している。
【符号の説明】
【００３１】
１０１  基板
１０２  半導体層
１０４  ソース領域
１０５  ドレイン領域
１０６  フィン（fin）
１０６ａ  低濃度ドーピング領域
１０６ｂ  ゲート誘電体
１０７  ゲート
１０８  堆積層
１０９  阻止層（空乏層）
【図１ａ】
2005045245.tif 000003
【図１ｂ】
2005045245.tif 000004
【図２】
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【図３】
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【図４ａ】
2005045245.tif 000007
【図４ｂ】
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【図４ｃ】
2005045245.tif 000009
【図４ｄ】
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【図５】
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【図６ａ】
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【図６ｂ】
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【図６ｃ】
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【図６ｄ】
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