(57)【要約】【課題】  本発明は、電力があるメイン回路から除かれる低電力モードの間データを保持するデータ保持回路及び方法を提供する。【解決手段】  本発明の超低電力のデータ保持ラッチ回路は、正常動作中にメイン回路(例えば、メインラッチ(ML))にロードされる同じデータを同時に取り込む(ラッチする)スレーブラッチ(SL)を有する。前記回路が低電力(データ保持)モードに入ると、前記メインラッチ(ML)への電力(VCC)が除去され、前記スレーブラッチ(SL)が最新のデータ保持する(保持されたデータSA、SA-)。電力がメインラッチ(ML)に回復されると、スレーブラッチ(SL)が保持したデータ(SA，SA-)は、メインラッチ(ML)のSet及びReset入力(SAR、SAR-)を構成するものを通してメインラッチ(ML)に素早く回復される。この装置は、電力がメインラッチ(ML)に再び印加される前に、安定にされる出力データパス(DATA-)を必要とする従来の装置よりデータ回復が非常に早いことを補償する。【選択図】          図１
2005151552.tif 000002
【特許請求の範囲】
【請求項１】
低電力モード中にメイン回路からのデータ出力を保持し、低電力モードが終わると前記保持されたデータを前記メイン回路に回復するための装置であって、
前記メイン回路からのデータ出力を前記低電力中に前記保持されたデータとしてストアするように構成されたスレーブラッチと、
前記低電力モードが終わると、回復されるデータ出力を一義的に決めるように、メイン回路へのセット及びリセット入力を通して前記保持されたデータを前記メイン回路に回復するすように構成された制御部分と、
を有することを特徴とする装置。
【請求項２】
低電力モード中にメイン回路からのデータ出力を保持するため、及び前記低電力モードが終わると、前記保持されたデータを前記メイン回路に回復するための方法であって、
前記メイン回路からのデータ出力を低電力モード中に保持されたデータとしてスレーブラッチへストアするステップと、
前記低電力モードが終わると、回復されるデータ出力を一義的に決めるように、前記メイン回路へのセット及びリセット入力を通して前記保持されたデータを前記メイン回路に回復するステップと、
を有することを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、電力があるメイン回路から除去される“低電力モード”の間、データを保持(保存)するデータ保持(保存)回路及び出力データを保持(保存)する方法に関する。特に、本発明は、正常な動作中にメインデータラッチのデータを出力ラインに最小限度にロードしている間中、メイン(主)ラッチからスレーブ(従)ラッチへデータを速くセーブすること、及びメインのデータラッチを保存されたデータで素早く再び満たすことが必要とされ、超低電力のデータ保持回路及び出力データを保持する方法に関する。
【背景技術】
【０００２】
低電力チップにおいて、多くの回路は、使用しないとき(低電力モードのとき)電力を節約するために、止められる。しかし、回路のある部分は、低電力モードの間データを保持するために電源が入れられたままである。この保持されたデータは、チップが低電力モードから脱出すると、再び使用される。
【０００３】
いろいろなバックアップデータのラッチ装置は良く知られた技術である。しかし、幾つかの既知の装置において、安定した電力回復を待つ間、または安定した電力回復の間、メインラッチをはっきりとディスエーブルにする必要がある。幾つかの従来の装置において、メインラッチをディスエーブルにするために、電力が安定的に回復されるまで、追加のゲートまたは信号が必要とされる。また、幾つかの既知のラッチ装置は、付加的な絶縁またはバッファ回路、または回路構成を必要とし、それらはラッチを通してデータを送るのに必要な時間が実際上かかり、データのスループットを不必要に遅くする。例えば、ある従来の保存ラッチにおいて、バックアップラッチのラインは、メインラッチのデータ出力ノードに接続され、メインラッチ経路(パス)に負荷を与え、メインデータパスが安全にイネーブルされる前に、メインラッチが正しく回復するのに不必要に多くの時間が必要とされる。また、ある既知の装置は、回路のノーマルな(正常な)動作への復帰を遅くして、データが正常な出力パスに戻されるまで、オフに保たれるメインラッチに電力を必要とする。更に、ある従来のラッチ装置は、不必要に大きな量の電力を簡単に消費する。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
したがって、メインラッチの明らかな無力化を行う必要性を避け、そしてメインデータパスの無力化を達成するために、追加のゲートまたは信号を必要としない、速い超低電力装置に対する必要性がある。
【課題を解決するための手段】
【０００５】
本装置は、低電力モードの間、メイン(主)回路(ML)からのデータ出力を保持し、そして低電力モードが停止すると、保持されたデータをメイン回路(ML)に回復する。この装置は、低電力モードを通して保持されるデータとして、メイン回路(ML)からのデータ出力をストアするように構成されたスレーブラッチ、及び低電力モードが停止すると、回復されるデータ出力(DATA and/or DATA-)を一義的に決定するように、メイン回路へのセット(Set)及びリセット(Reset)入力を通してメイン回路に、保持されたデータを回復するように構成された制御部分を含む。一つの実施例において、Set及びReset信号は、論理ゲートの伝播遅延以外に遅れのない少なくとも一つのメイン回路のデータ出力を直接制御する。他の実施例において、Set(セット)及びReset(リセット)信号は、電力がメインラッチへ安定して復元される前に、安定してアサートされる。更に、他の実施例において、低電力モードとは異なるノーマル(正常)モードにおいて、スレーブラッチ及びメインラッチは、同時に入力データをストアする。
【発明を実施するための最良の形態】
【０００６】
図示された実施例において、明りょうにするために特定の技術用語が用いられている。しかし、本発明は、選ばれた特定の技術用語に限定されることを意図しないし、同様な目的を達成する同様な方法で動作する全ての技術的に等価なものを含むと理解するべきものである。この明細書に用いられるいろいろな用語には、請求項を解釈するために用いられる場合、それらの最も広い合理的な解釈を与えるべきである。
【０００７】
更に、当業者に実現化が良く知られている特徴及び手続は、簡単にするために省略される。例えば、基本電子回路、例えば、信号レベルシフター、バッファ、論理回路素子、電流及び電圧源、ダイオード、バイポーラトランジスタ、MOSFET、伝送ゲート、遅延回路素子などの設計、選択、及び実現は、当業者の能力の範囲内であり、したがって、それらの詳細な説明は省略される。
【０００８】
本明細書は、メイン回路、例えばラッチ回路及び新しいデータがメインラッチに取り込まれる（ラッチされる）場合、メインラッチのデータを超低電力スレーブラッチにセーブ(保存)するための素子を含む。スレーブラッチにセーブされたデータ(例えば、低電力モードの初めに)は、電力が完全に回復するや否やメインラッチに直ちに戻される（ロードされる）。図１は、このような超低電力データ保存ラッチ装置の一つの実施例を示す。
【０００９】
簡単に説明すると、３安定バッファB１は、ラッチ信号LATCH-がアクティブである限り、ラインDATAIN上の入力バイナリーデータをメインラッチにバッファする。メインラッチMLは、ラッチ信号LATCH-の制御の下で、ノードDATA上のデータをラッチし、DATAINの反転バージョンであるバイナリーデータ出力DATA-、及びDATAを与える。
【００１０】
メインの電圧VCCが最早メインラッチMLに与えられないと、メインラッチMLのデータは失われる。しかし、常時オンの保持電圧VRによって電力が与えられるスレーブラッチは、VCCが失われる間データを保持しており、メイン電圧VCCが安定して回復されるにしたがって、メインラッチMLにデータを補給する。
【００１１】
図１を詳細に参照すると、メインラッチMLは、DATA信号及び信号SAR(以下に説明される)を受信する第１の論理NANDゲートNAND１を含む。NAND１は、信号SAR-(以下に説明される)を受信する第２の論理NANDゲートNAND２を駆動する。スイッチSW１は、LATCH-の制御の下で、３安定バッファB１とスイッチSW１間の衝突を避けるような方法で、NAND２の出力をNAND１のデータ入力へ戻す。SW１は、反対導電型のMOSFETsのソース及びドレインが共に接続され、それらのそれぞれのゲートが、反対極性型のLATCH-に接続される従来の伝送ゲートとして実現されることができる。NAND１及びNAND２は、従来のMOSFET技術を用いて実現することができる。
【００１２】
メインラッチMLの入力SARとSAR-が“セット”及び“リセット”の入力として動作することを容易に理解するであろう。すなわち、SARまたはSAR-のいずれかがローになると、その対応するNANDゲートの出力NAND１またはNAND２は、論理ゲートNAND１またはNAND２を通る伝播遅延以外の遅延はなく、ハイに強制される。NAND１及びNAND２は、開発または試験中に使用するために追加の入力(図示せず)を有することができる。
【００１３】
スレーブラッチSLは、２つのインバータI１及びI２を用いて実現され、各々の出力は、他方の入力に接続される。インバータI１は、セーブされたデータ出力SAを与え、インバータI２は、反転され、セーブされたデータ出力SA-を与える。
【００１４】
２対のP-チャネルMOSFETs P１、P２及びP３、P４が設けられ、それらのソースは、ターンオフされる電圧、VCCに接続される。P１及びP２のドレインは、P３のゲート(ノードSAR)に接続される。対称的に、P３及びP４のドレインは、P２のゲート(ノードSAR-)に接続される。P１及びP４のゲートは、RESTORE(回復)信号(以下に説明される)によって駆動(ドライブ)される。
【００１５】
ノードSARは、一連の、ゲートがRESTORE信号によって制御されるｎ-チャネルMOSFET N１及びゲートがSA-によって制御されるｎ-チャネルMOSFET N３を介して グランドに接続される(接地される）。対称的に、ノードSAR-は、一連の、ゲートがRESTORE信号によって制御されｎ-チャネルMOSFET N２及びゲートがSAによって制御されるｎ-チャネルMOSFET N４を介して接地される。
【００１６】
反転され、セーブされたデータ出力信号SA-は、一連の、ゲートがSAVE信号によって制御されるｎ-チャネルMOSFET N５及びゲートがDATA信号によって制御されるｎ-チャネルMOSFET N７を介して接地される。対称的に、反転され、セーブされたデータ出力信号SAは、一連の、ゲートがSAVE信号によって制御されるｎ-チャネルMOSFET N６及びゲートがDATA-信号によって制御されるｎ-チャネルMOSFET N８を介して接地される。
【００１７】
２つの信号RETAIN及びREADY-は、図２のタイミング図に示されるように、その動作を通してデータ保存ラッチの動作を支配する。
【００１８】
・RETAINがアクティブ(ハイ)であると、回路は、低電力モードにあり、そしてメインラッチMLが停止される前に、スレーブラッチSLがメインラッチMLからの最後のデータを保持すると、スレーブラッチSLは、メインラッチMLから絶縁される。回路が再びパワーアップされると、RETAINは非アクティブ(ロー)になる。
【００１９】
・RETAINがアクティブになった後、READY-は、直ちにハイ(非アクティブ)になり、メインラッチMLは電力を失うので、回路が準備できていないことを指示する。回路が再びパワーアップされ、RETAINが非アクティブ(ロー)になると、READY-信号は、電力が安定して回復したとみなされるまで、安定遅延期間の間、非アクティブ(ハイ)のままである。この安定遅延期間の間に、データはスレーブラッチSLからメインラッチMLに回復される。
【００２０】
論理NORゲートNOR１及びNOR２は、以下の方法でそれぞれの信号RESTORE及びSAVEを与える。図２のタイミング図を再び参照されたい。
【００２１】
・RESTORE信号を与えるために、NOR１は、RETAIN及びREADY-の反転バージョン(インバータI３によって反転された）を受信する。RESTOREは、保持 (低電力モード)期間にすぐに続く安定遅延期間の間のみハイである。安定遅延期間の間に、データはSLからMLへ戻される。
【００２２】
・SAVE信号を与えるために、NOR２は、RETAIN及びREADY-を受信する。SAVEは保持(低電力モード)期間及び安定遅延期間を通してローである。
【００２３】
NOR１、NOR２、I１、I２及びI３は、常時オンの保持電圧VRによって電力供給されるので、電圧VCCが失われたときでもこれらの素子は電力供給される。
【００２４】
電力消費を最小にするために、特に、スレーブラッチSLのようなVRによって電力供給される回路のこれらの部分において、低い漏洩(リーク)または長いチャネルのトランジスタを用いることができる。
【００２５】
図２のタイミング図を参照して図１の回路の動作を説明する。
【００２６】
正常な(ノーマルな)動作中は、VCCが与えられ、且つLATCH-がデータをメインラッチMLにラッチする(取り込む)ので、DATA及びDATA-が得られる。RETAIN及びREADY-はローである。したがって、SAVEはハイでN５及びN６をターンオンし、DATA及びDATA-がN７及びN８を通してそれぞれのノードSA及びSA-にそれぞれストアされる。RESTOREはローであり、N１およびN２をターンオンし、SA及びSA-のどちらかがSARまたはSAR-のいずれかの状態を支配する。
【００２７】
保存(保持)(低電力)モード中は、電圧VCCが与えられず、メインラッチMLがDATA及びDATA-を正しく与えることができないと考えられる。RETAIN及びREADY-信号はハイである。したがって、RESTOREはローのままである。しかし、SAVEはハイからローへ変化し、N５及びN６をターンオフし、電力停止(VCCがゼロになる)前に、最後のDATA及びDATA-がスレーブラッチSLのノードSA及びSA-においてそれぞれ保持されることを確かにする。したがって、非アクティブなSAVE信号は、メインラッチMLの出力が信頼できない場合、メインラッチMLからスレーブラッチSLを分離する。
【００２８】
データ回復(安定遅延)期間の間、RETAINはローに変化するが、しかし、READY-は、全ての電力(電圧VCC)が安定して保持されるようになる十分長いと考えられる安定遅延期間の間、ハイのままである。したがって、SAVEはローのままである(ので、N５、N６は、回復されないDATA及びDATA-がSAまたはSA-をそこなうのを防止する)。しかし、RESTOREはハイに変化し、N１及びN２をターンオンして、SA及びSA-がDATA、DATA-を補充するのを可能にする。
【００２９】
MOSFETs P１-P４及びN１-N４は、VCCは回復されるプロセスにあるので、回復の間、追加の制御機能を行う。データの回復期間の間、回路の動作は、スレーブラッチのデータSA及びSA-の状態によって支配される。
【００３０】
例えば、SAがハイならば、
・RESTOREは、ハイであり、N１及びN２をターンオンし、P１及びP４をターンオフするので、P１及びP４は、回路に影響を及ぼさない。
【００３１】
・I２はSAを反転するので、SA-はローである。
【００３２】
・SA-はローであるので、N３はオフであり、N１/N３は回路に影響を及ぼさない。
【００３３】
・SAはハイであるので、N４はオンである。
【００３４】
・RESTOREはハイであるので、N２はオンである。
【００３５】
・N２及びN４は共にオンであるので、SAR-はローに引っ張られる。
【００３６】
・SAR-(ローである)は、NAND２の出力がハイであることを確かにする。
【００３７】
・NAND２の出力はハイであるので、SW１はDATAがハイであることを確かにする。
【００３８】
・SAR-(ローである)は、P２をターンオンする。
【００３９】
・P２(オンである)は、SARをハイに引っ張る。
【００４０】
・SAR(ハイである)はP３をターンオフするので、P３は回路に影響を及ぼさない。
【００４１】
・SAR(ハイである)は、DATA(SW１を介してNAND２からのハイの出力)がメインラッチMLにおけるNAND１を通過するようにするのでDATA-はローである。
【００４２】
重要なことは、DATA-回路の出力であり、VCCの電力停止時間の後まで残った、ストアされたビットSAの反転バージョンである。このようにして、スレーブラッチSLにセーブされたデータは、VCCが回復した後メインラッチMLに再び入れられる。
【００４３】
上述の動作(SA=ハイ)は、表１の第１のデータの行に要約される。
【００４４】
表１  データ回復
2005151552.tif 000003
【００４５】
図示された装置における素子の接続の対称性により、SAがロー(表１の下の行)の場合の回路の動作は、上に詳細に説明されたと同じ原理によって支配される。
【００４６】
正常(ノーマル)モードに戻って、データの回復(安定遅延)期間の終わりの後に、READY-はローに戻り、回路が用意できたこと(すなわち、マスタラッチのDATA-出力が信頼できること）を知らせる。SAVEはハイになり、スレーブラッチSLがメインラッチMLから来るデータをストアすることができるようになる。回路は、上述したように正常モードに戻る。
【００４７】
正常モードにおいて、RESTOREはローである。ローのRestore(回復)信号は、N１及びN２の両方をターンオフし、そしてP１およびP４の両方をターンオンし、SAR及びSAR-ノードの両方をハイの電圧(論理１)にプリチャージする。したがって、正常モードの間、SAR及びSAR-の論理１は、NAND１およびNAND２に影響を及ぼさないので、入力データDATAINは、SW１が閉じられたとき、ラッチされる。この正常モード動作は、P１及びP４はターンオフされるが、しかし、P２及びP３トランジスタはSAR及びSAR-の一方のみによってセットされる、データの回復期間における動作と対照的である。
【００４８】
説明された本発明の実施例は、従来のデータ保持(保存)装置よりいろいろな利点を提供する。
【００４９】
例えば、説明された実施例において、安定した電力回復を待つ間または電力回復の間メインラッチを明らかにディスエーブルする必要はない。同様に、安定した電力回復までメインデータをディスエーブルする追加のゲートまたは信号は必要とされない。
【００５０】
説明された実施例は、メインラッチのデータ出力は、メインラッチへの事実上“セット”及び“リセット”入力SAR及びSAR-であるものから引き出されるので、(スレーブラッチからメインラッチへの)速いデータ回復時間を提供する。従来の装置と比較すると、メインラッチにおけるデータのコンテンションは避けられるので、メインラッチが正しく回復し、メインのデータ経路(パス)をイネーブルすることができる時間は殆どかからない。データがスレーブラッチSLからメインラッチMLに回復されると、メインラッチMLを立ち上げる特別の電力シーケンスは必要とされない。特に、スレーブラッチSLからメインラッチMLにデータを回復する前に安定させるためにメインラッチMLへの電力を待つ必要がなく、従来のデータ保存ラッチよりデータ回復速度が増加する。
【００５１】
説明された実施例は、特に、低いい漏洩または長いチャネルのトランジスタがスレーブラッチ及び関連回路に用いられた場合、非常に低い電力消費ですむ。
【００５２】
DATA及びDATA-信号の各々に対してメインラッチからスレーブラッチへ送られる単一の信号経路(パス)のみが必要とされるだけである。したがって、実際上、不必要なローディングがデータ出力パス(DATA-)に負担を与えることがなく、それによってラッチを通る遅延を最小にする。NANDゲートNAND１、NAND２は、従来のメインラッチのNANDゲート(またはインバータ)より一つ多い入力を有し、わずかな遅れがあると認められるが、この遅れは重要でない。
【００５３】
前述の実施例は、低電力モードの間中、メイン回路(ML)からのデータ出力(DATA及び/またはDATA-)を保持するため、及び低電力モードが終わると、保持されたデータ(SA、SA-)をメイン回路(ML)に回復するための装置をサポートする。この装置は、メイン回路(ML)からのデータ出力(DATA及び/又はDATA-)を低電力モード中に保持されたデータ(SA、SA-)としてストアするように構成されたスレーブラッチ(SL)、及び低電力モードが終わると戻されるデータ出力(DATA及び/またはDATA-)を一義的に決めるように、メイン回路(ML)へのSet及びReset入力(SAR、SAR-を受信する)を通して保持されたデータ(SA、SA-)をメイン回路(ML)に回復するように構成された制御部分(NOR１、I３、P１-P４、N１-N４)を有する。
【００５４】
メイン回路は、そのSet及びReset入力で、保持されたデータ(SA、SA-)の値にマッチングする値を有するSet及びReset信号(SAR、SAR-)を受信するメインラッチ(ML)であり；及びSet及びReset(SAR、SAR-)信号は、論理ゲート(NAND１及び/またはNAND２)の伝播遅延以外の遅延のない少なくとも一つのメインラッチ(ML)のデータ出力(DATA及び/またはDATA-)を直接制御することができる。
【００５５】
Set及びReset信号(SAR、SAR-)は、メインラッチ(ML)への電力(VCC)が安定して回復される前に安定してアサートされることができる。
【００５６】
Set及びReset信号(SAR、SAR-)は、保持されたデータ(SA、SA-)がメインラッチ(ML)に戻されると、メインラッチ(ML)におけるデータのコンテンションを避けるように、反対の値であることができる。
【００５７】
Set及びReset信号(SAR、SAR-)は、保持されたデータ(SA、SA-)と同じ値を有する。
【００５８】
制御部分は、第１と第２のスイッチ(N１、N２)を有し、それらのそれぞれの制御入力(ゲート)は、低電力モードに続くアクティベーション遅延期間の間のみアクティブであるRestore信号によって制御され、；及び第３と第４のスイッチ(N３、N４)を有し、それらのそれぞれの制御入力(ゲート)は、保持されたデータ(SA、SA-)によって制御される。第１と第３のスイッチ(N１、N３)は、第１の定電圧レベル(GND)及びSetとReset信号の第１の信号(SAR)間に接続され、第２と第４のスイッチ(N２、N４)は、第１の定電圧レベル(GND)及びSetとReset信号の第２の信号(SAR-)間に接続される。
【００５９】
第１、第２、第３及び第４のスイッチ（N１、N２、N３、N４)は、ｎ-チャネルMOSFETsであることができる。
【００６０】
本装置は、更に、第２の低電圧レベル(VCC)及びSetとReset信号の第１の入力（SAR)間に接続される第５及び第６のスイッチ(P１、P２)を有し、それらのそれぞれの制御入力(ゲート)は、Restore信号及びSetとReset信号の第２の信号(SAR-)によって制御され；及び第２の低電圧レベル(VCC)及びSetとReset信号の第２の信号(SAR-)間に接続される第７及び第８のスイッチ(P３、P４)を有し、それらのそれぞれの制御入力(ゲート)は、Restore信号及びSetとReset信号の第１の信号(SAR)によって制御される。
【００６１】
第５、第６、第７及び第８のスイッチ（P1、P2、P3、P4)は、ｐ-チャネルMOSFETsであることができる。
【００６２】
本装置は、更に、(a)スレーブラッチ(SL)の第１の入力(SA)及び第１の低電圧レベル(GND)間に接続される第９及び第１０スイッチ(N５、N７)を含み、それらのそれぞれの制御入力(ゲート)は、(1)低電力モードとは異なる正常モード中のみアクティブであるSave信号；及び(2)メイン回路のデータ出力である第１(DATA)によって制御され、(b)スレーブラッチ(SL)の第２の入力(SA-)及び第１の低電圧(GND)間に接続され、それらのそれぞれの制御入力(ゲート)は、Save信号及びメイン回路のデータ出力である第２(DATA-)によって制御される第１１及び第１２のスイッチ（N６、N８)を有する。
【００６３】
第９、第１０、第１１及び第１２のスイッチ(N５-N８)は、ｎ-チャネルMOSFETsであることができる。
【００６４】
スレーブラッチ(SL)は、メイン回路(ML)のデータ出力(DATA及び/またはDATA-)のローディングを最小にするように、メイン回路のそれぞれのデータ出力(DATA、DATA-)のための単一の入力(N７またはN８)のみをその動作のために必要とする。
【００６５】
スレーブラッチ(SL)は、電力消費を最小にするように、低漏洩のトランジスタと長いチャネルのトランジスタを含むグループからの全てのトランジスタを含む。
【００６６】
メインラッチ(ML)は、Set及びReset信号のそれぞれを受信する２つのクロス結合した論理ゲート(NAND１、NAND２)を含むラッチ回路である。
【００６７】
低電力モードと異なる正常モードにおいて、スレーブラッチ(SL)及びメインラッチ(ML)は、入力データ(DATAIN)を同時にストアすることができる。
【００６８】
本装置は、更に、低電力モード中でさえも、電力をスレーブラッチ(SL)に連続して与えるRetain(保持)電圧源(VR)を含むことができる。
【００６９】
また、低電力モード中にメイン回路からのデータ出力を保持するため、及び低電力が終わると保持されたデータをメイン回路に回復するための方法が提供される。本方法は、メイン回路からのデータ出力を低電力モード中に保持されたデータとしてスレーブラッチにストアし；且つ、低電力モードが終わると回復されるデータ出力を一義的に決めるように、メイン回路へのSet及びReset入力を通して保持されたデータをメイン回路に回復するステップを含む。
【００７０】
回復するステップは、メイン回路のSet及びReset入力において、保持されたデータの値にマッチした値を有するメイン回路のSet及びReset信号を受信し；且つSet及びReset信号で、論理ゲートの伝播遅延以外の遅延のない少なくとも一つのメイン回路のデータ出力を直接制御するステップを含む。
【００７１】
本方法は、更に、低電力モードとは異なる正常モードにおいて、入力データをスレーブラッチへ及びメイン回路へ同時にストアするステップを含む。
【００７２】
以上の記載に関連して、以下の項を開示する。
(1)低電力モード中にメイン回路からのデータ出力を保持し、低電力モードが終わると前記保持されたデータを前記メイン回路に回復する(戻す)ための装置であって、
前記メイン回路からのデータ出力を前記低電力中に前記保持されたデータとしてストアするように構成されたスレーブラッチと、
前記低電力モードが終わると、前記回復される(戻される)データ出力を一義的に決めるように、メイン回路へのSet及びReset入力を通して前記保持されたデータを前記メイン回路に回復する(戻す)ように構成された制御部分と、
を有することを特徴とする装置。
【００７３】
(2)前記メイン回路は、そのSet及びReset入力において、前記保持データの値にマッチした値を有するSet及びReset信号を受信するメインラッチであり、且つ
前記Set及びReset信号は、論理ゲートの伝播遅延以外に遅れのない少なくとも一つのメインラッチのデータ出力を直接制御することを特徴とする前記(1)項に記載の装置。
【００７４】
(3)前記Set及びReset信号は、電力がメインラッチに安定して回復される前に、安定してアサートされることを特徴とする前記(2)項に記載の装置。
【００７５】
(4)前記Set及びReset信号は、前記保持データが前記メインラッチに戻されたとき、前記メインラッチにおけるデータのコンテンションを防ぐように、反対の値であることを特徴とする前記(2)項に記載の装置。
【００７６】
(5)前記Set及びReset信号は、前記保持データと同じ値を有することを特徴とする前記(4)項に記載の装置。
【００７７】
(6)前記制御部分は、
それぞれの制御入力が前記低電力モードに続くアクティベーション遅延期間の間のみアクティブであるRestore信号によって制御される第１及び第２のスイッチと、
それぞれの制御入力が前記保持されたデータによって制御される第３及び第４のスイッチと、
を有し、
前記第１と第３のスイッチは、第１の低電圧レベル及び前記Set及びReset信号の第１の信号間に接続され、且つ
前記第２と第４のスイッチは、第１の低電圧レベル及び前記Set及びReset信号の第２の信号間に接続されることを特徴とする前記(2)項に記載の装置。
【００７８】
(7)前記第１、第２、第３及び第４のスイッチは、ｎ-チャネルMOSFETsであることを特徴とする前記(6)に記載の装置。
【００７９】
(8)更に、第２の低電圧レベル及び前記Set及びReset信号の前記第１の信号間に接続される第５及び第６のスイッチを有し、そのそれぞれの制御入力は、前記Restore信号、及びSet及びReset信号の第２の信号によって制御され、且つ
前記第２の低電圧レベル及び前記Set及びReset信号の前記第２の信号間に接続される第７及び第８のスイッチを有し、そのそれぞれの制御入力は、前記Restore信号、及びSet及びReset信号の第１の信号によって制御されることを特徴とする前記(6)に記載の装置。
【００８０】
(9)前記第５、第６、第７及び第８のスイッチは、ｐ-チャネルMOSFETsであることを特徴とする前記(8)項に記載の装置。
【００８１】
(10)更に、ａ)前記スレーブラッチの第１の入力及び第１の低電圧レベル間に接続される第９及び第１０スイッチを有し、そのそれぞれの制御入力は、
１)前記低電力モードと異なる正常モードの間のみアクティブであるSave信号、及び
２)前記メイン回路のデータ出力の第１の出力によって制御され、
ｂ)前記スレーブラッチの第２の入力及び前記第１の低電圧間に接続される第１１及び第１２のスイッチを有し、そのそれぞれの制御入力は、前記Save信号及び前記メイン回路のデータ出力の第２の出力によって制御されることを特徴とする前記(2)項に記載の装置。
【００８２】
(11)前記第９、第１０、第１１及び第１２のスイッチは、ｎ-チャネルMOSFETsであることを特徴とする前記(10)項に記載の装置。
【００８３】
(12)前記スレーブラッチは、前記メイン回路のデータ出力のローディングを最小にするように、前記メイン回路の各データ出力に対する単一入力のみをその動作のために必要とすることを特徴とする前記(2)項に記載の装置。
【００８４】
(13)前記スレーブラッチは、電力消費を最小にするように、低漏洩のトランジスタと長いチャネルのトランジスタを含むグループから全てのトランジスタを含むことを特徴とする前記(2)項に記載の装置。
【００８５】
(14)前記メイン回路は、前記Set及びReset信号のそれぞれの信号を受信する２つのクロス結合した論理ゲートを含むラッチ回路であることを特徴とする前記(2)項に記載の装置。
【００８６】
(15)低電力モードと異なる正常モードにおいて、前記スレーブラッチ及びメイン回路は入力データを同時にストアすることを特徴とする前記(2)項に記載の装置。
【００８７】
(16)前記スレーブラッチは、前記メイン回路のデータ出力のローディングを最小にするように、前記メイン回路の各データ出力に対する単一入力のみをその動作に対して必要とすることを特徴とする前記(1)項に記載の装置。
【００８８】
(17)前記スレーブラッチは、電力消費を最小にするように、低漏洩のトランジスタと長いチャネルのトランジスタを含むグループから全てのトランジスタを含むことを特徴とする前記(1)項に記載の装置。
【００８９】
(18)前記メイン回路は、前記低電力モードが終わると前記データ出力を完全に制御する、前記Set及びReset信号の１つを受信する２つのクロス結合した論理ゲートを含むラッチ回路であることを特徴とする前記(1)項に記載の装置。
【００９０】
(19)低電力モードと異なる正常モードにおいて、前記スレーブラッチ及びメイン回路は入力データを同時にストアすることを特徴とする前記(1)項に記載の装置。
【００９１】
(20)更に、前記低電力モード中でさえ、電力を前記スレーブラッチへ連続して与えるRetain(保持)電圧源を有することを特徴とする前記(1)項に記載の装置。
【００９２】
(21)低電力モード中にメイン回路からのデータ出力を保持するため、及び前記低電力モードが終わると前記保持されたデータを前記メイン回路に回復する(戻す)ための方法であって、
前記メイン回路からのデータ出力を低電力モード中に保持されたデータとしてスレーブラッチへストアするステップと、
前記低電力モードが終わると、回復される(戻される)データ出力を一義的に決めるように、前記メイン回路へのSet及びReset入力を通して前記保持されたデータを前記メイン回路に回復する(戻す)ステップと、
を有することを特徴とする方法。
【００９３】
(22)前記保持されたデータの値と一致する値を有するSet及びReset信号を、マイン回路のSet及びReset入力で受信するステップと、
前記Set及びReset信号で、論理ゲートの伝播遅延以外の遅延のない少なくとも一つのメイン回路のデータ出力を直接制御するステップと、
を有することを特徴とする前記(21)項に記載の方法。
【００９４】
(23)更に、電力を前記メイン回路へ安定して戻す前に、前記Set及びReset信号を安定してアサートするステップを有することを特徴とする前記(22)項に記載の方法。
【００９５】
(24)更に、前記低電力モードと異なる正常モードにおいて、入力データを前記スレーブラッチと前記メイン回路へ同時にストアするステップを有することを特徴とする前記(22)に記載の方法。
【００９６】
(25)超低電力データ保持ラッチ回路の実施例は、正常動作中にメイン回路(例えば、メインラッチ(ML))にロードされる同じデータを同時に取り込む(ラッチする)スレーブラッチ(SL)を有する。前記回路が低電力(データ保存)モードに入ると、前記メインラッチ(ML)への電力(VCC)が除かれ、前記スレーブラッチ(SL)が最新のデータ保持する(保持されたデータSA、SA-)。電力がメインラッチ(ML)に回復されると、スレーブラッチが保持したデータ(SA，SA-)は、メインラッチ(ML)のSet及びReset入力(SAR、SAR-)を構成するものを通してメインラッチ(ML)に素早く回復される。この装置は、電力がメインラッチ(ML)に再び印加される前に、安定にされる出力データパス(DATA-)を必要とする従来の装置よりデータ回復が非常に早いことを補償する。更に、スレーブラッチ(SL)からメインラッチ(ML)へデータを戻す前に安定しているメインラッチ(ML)への電力を待つ必要がなく、従来のデータ保存ラッチよりデータ回復スピードが増大する。Set及びReset入力を制御するために保持されたデータ(SA、SA-)(SAR、SAR-においてミラー化される)を使用することは、メインラッチ(ML)におけるデータのコンテンションを防止する。更に、既知の装置と比較すると、本装置は、DATA、DATA-出力パス(N7、N8のみを駆動する)上に最小のローディングを与え、したがって、正常な動作中にメインラッチをとしてデータパス(DATAIN...DATA/DATA-)上でのスピードを落とさない。
【００９７】
上述の教示に照らして多くの代替、変更及び変化が当業者に明らかであろう。例えば、MOSFETs以外の素子、または異なる導電型の素子の選択、及び異なる回路要素及び構成の選択は、本発明の範囲内にある。更に、デバイスの寸法及び特性の設計及び調整は、本発明の考えの中にある。したがって、請求項及びそれらの均等物の範囲内で、本発明は特にここで説明されたものとは別の方法で実施されることをできることを理解すべきである。
【図面の簡単な説明】
【００９８】
【図１】超低電力データ保存ラッチ装置の実施例を示す。
【図２】図１の実施例の動作を示すタイミング図である。
【図１】
2005151552.tif 000004
【図２】
2005151552.tif 000005