(57)【要約】【課題】  リセスチャンネルＭＯＳＦＥＴの製造方法を提供する。【解決手段】  半導体基板上に絶縁膜パターンを形成した後、その上にシリコン酸化膜を蒸着する。絶縁膜パターンを平坦化終了点としてシリコン酸化膜を平坦化させることで、絶縁膜パターンの間にシリコン酸化膜マスクパターンを形成して絶縁膜パターンを除去する。シリコン酸化膜マスクパターンをエッチングマスクとして利用して基板をエッチングすることでリセストレンチを形成するリセスチャンネルＭＯＳＦＥＴの製造方法。これにより、シリコン酸化膜の蒸着時に、基板に形成されているリセスを除去する効果がある。【選択図】  図１０Ａ
2005340840.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に絶縁膜パターンを形成するステップと、
前記絶縁膜パターンが形成された基板上にシリコン酸化膜を蒸着した後、前記絶縁膜パターンを平坦化終了点として前記シリコン酸化膜を平坦化させることによって、前記絶縁膜パターンの間にシリコン酸化膜マスクパターンを形成するステップと、
前記シリコン酸化膜マスクパターンが形成された結果物から前記絶縁膜パターンを除去するステップと、
前記シリコン酸化膜マスクパターンをエッチングマスクとして利用して前記基板をエッチングすることでリセストレンチを形成するステップと、
前記リセストレンチが形成された結果物から前記シリコン酸化膜マスクパターンを除去するステップと、
前記リセストレンチ内で延びるゲートを形成するステップと、
を含むことを特徴とするリセスチャンネルＭＯＳＦＥＴの製造方法。
【請求項２】
前記絶縁膜は、パッド酸化膜とシリコン窒化膜との組合せまたはパッド酸化膜とシリコン酸化窒化膜との組合せで形成することを特徴とする請求項１に記載のリセスチャンネルＭＯＳＦＥＴの製造方法。
【請求項３】
前記絶縁膜パターンは、各絶縁膜パターンの幅よりも絶縁膜パターンの間隔を広く形成することを特徴とする請求項１に記載のリセスチャンネルＭＯＳＦＥＴの製造方法。
【請求項４】
前記絶縁膜パターンの形成中に前記基板にリセスが形成され、前記シリコン酸化膜マスクパターンを形成するステップでシリコン酸化膜で前記リセスを埋め込むことを特徴とする請求項１に記載のリセスチャンネルＭＯＳＦＥＴの製造方法。
【請求項５】
前記ゲートをイオン注入マスクとして前記基板内部にソース／ドレインイオン注入を行うステップを更に含むことを特徴とする請求項１に記載のリセスチャンネルＭＯＳＦＥＴの製造方法。
【請求項６】
半導体基板上にパッド酸化膜とシリコン酸化窒化膜とを順に形成して絶縁膜を形成するステップと、
前記絶縁膜上にリセストレンチが形成される領域を覆うフォトレジストパターンを形成するステップと、
前記フォトレジストパターンをエッチングマスクとして利用して前記絶縁膜をエッチングすることで、それぞれパッド酸化膜パターンとシリコン酸化窒化膜パターンとからなる絶縁膜パターンを形成するステップと、
前記フォトレジストパターンを除去するステップと、
前記絶縁膜パターンが形成された基板上にシリコン酸化膜を蒸着した後、前記シリコン酸化窒化膜パターンを平坦化終了点として前記シリコン酸化膜を平坦化させることで前記絶縁膜パターンの間にシリコン酸化膜マスクパターンを形成するステップと、
前記シリコン酸化膜マスクパターンが形成された結果物から前記シリコン酸化窒化膜パターンを除去するステップと、
前記シリコン酸化膜マスクパターンをエッチングマスクとして利用して前記パッド酸化膜パターンと前記基板とをエッチングすることでリセストレンチを形成するステップと、
前記リセストレンチが形成された結果物から前記シリコン酸化膜マスクパターンを除去するステップと、
前記リセストレンチ内で延びるゲートを形成するステップと、
を含むことを特徴とするリセスチャンネルＭＯＳＦＥＴの製造方法。
【請求項７】
前記フォトレジストパターンは、各フォトレジストパターンの幅よりも絶縁膜パターンの間隔を広く形成することを特徴とする請求項６に記載のリセスチャンネルＭＯＳＦＥＴの製造方法。
【請求項８】
前記フォトレジストパターンは、目標幅よりも広い幅に形成した後、フォトレジストトリミングの工程で目標幅に合わせることを特徴とする請求項７に記載のリセスチャンネルＭＯＳＦＥＴの製造方法。
【請求項９】
前記絶縁膜パターンの形成中に前記基板にリセスが形成され、前記シリコン酸化膜マスクパターンを形成するステップでシリコン酸化膜で前記リセスを埋め込むことを特徴とする請求項６に記載のリセスチャンネルＭＯＳＦＥＴの製造方法。
【請求項１０】
前記基板に素子分離膜を形成するステップを更に含み、前記リセスが前記素子分離膜に形成されることを特徴とする請求項９に記載のリセスチャンネルＭＯＳＦＥＴの製造方法。
【請求項１１】
前記リセストレンチを形成するステップは、
前記シリコン酸化膜マスクパターンを利用して露出された前記パッド酸化膜パターンを先ず除去した後に、前記基板をエッチングして前記リセストレンチを形成する２ステップ方法によることを特徴とする請求項６に記載のリセスチャンネルＭＯＳＦＥＴの製造方法。
【請求項１２】
前記リセストレンチを形成するステップでは、前記パッド酸化膜パターンと前記基板とを同時にエッチングすることを特徴とする請求項６に記載のリセスチャンネルＭＯＳＦＥＴの製造方法。
【請求項１３】
前記リセストレンチを形成した後、前記シリコン酸化膜マスクパターンがある状態で前記リセストレンチの底部にローカルイオン注入を行うステップを更に含むことを特徴とする請求項６に記載のリセスチャンネルＭＯＳＦＥＴの製造方法。
【請求項１４】
前記ゲートをイオン注入マスクとして前記基板内部にソース／ドレインイオン注入を行うステップを更に含むことを特徴とする請求項６に記載のリセスチャンネルＭＯＳＦＥＴの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）製造方法に係り、特に、高集積半導体回路に更に適当な構造を有するリセスチャンネルＭＯＳＦＥＴの製造方法に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴの高集積化によりチャンネルの長さも短くなり、短チャンネル効果及びソース／ドレインパンチスルー現象による影響を排除しがたい。特に、デザインルールが徐々に縮小するにつれて短チャンネル効果及びイオン注入量の増加などによって漏れ電流が増加して、ＤＲＡＭのリフレッシュタイム確保が難しくなる。次第に微細化されるＭＯＳＦＥＴで使用するために、例えば、特許文献１及び特許文献２に開示されたような多様なＭＯＳＦＥＴが提示されている。
【０００３】
リセスチャンネルＭＯＳＦＥＴは、デバイス縮小によるチャンネル長の縮小を克服するために、トランジスタのチャンネルとなる領域にリセストレンチを形成してチャンネル長を増加させることで、結果的にデバイス面積を縮小させる構造の素子である。そして、ソースとドレインとの距離を長くしてセルの閾電圧を確保した状態でチャンネル領域へのカウンタドーピング（Ｂ／ＢＦ２イオン注入）を最小化することで、動的リフレッシュはもとより、静的リフレッシュも向上させうる素子である。
【０００４】
従来には、図１ないし図４に示したような方法でリセスチャンネルＭＯＳＦＥＴのリセスチャンネル形成のためのリセストレンチを形成している。
【０００５】
まず、図１を参照すれば、シリコン酸化膜を利用して基板１０に素子の活性領域を定義するように素子分離膜１５を形成した後、リセストレンチを形成するためのマスク層３０としてパッド酸化膜２０とシリコン酸化窒化膜（ＳｉＯＮ）２５とを基板１０の前面に形成する。次いで、リセストレンチの定義のためにマスク層３０上にフォトレジストパターン３５を形成する。ここで、フォトレジストパターン３５の間隔ｄがリセストレンチの幅となる。ところが、素子デザインルールの縮小によって、狭い間隔のフォトレジストパターン３５を形成することはブリッジ問題により次第に難しくなっている。
【０００６】
次いで、図２のように、フォトレジストパターン３５をエッチングマスクとして利用してマスク層３０をエッチングすることで、パッド酸化膜パターン２０ａとシリコン酸化窒化膜パターン２５ａとからなるマスクパターン３０ａを形成する。ところが、この過程でシリコン酸化窒化膜２５と素子分離膜１５との間に、選択比不足により素子分離膜１５が凹んでリセス４０が発生するという問題がある。
【０００７】
フォトレジストパターン３５を除去した後、図３を参照して、マスクパターン３０ａをエッチングマスクとして利用して基板１０をエッチングすることでリセストレンチ４５を形成する。その時、図２のステップで発生したリセス４０が更に深くなるという問題がある。
【０００８】
図４は、マスクパターン３０ａを除去した状態の図面である。図２のステップで発生したリセス４０は、マスクパターン３０ａの除去のための洗浄により更に深くなる。そのようなリセス４０は、素子分離膜１５の部位に寄生トランジスタの形成を引き起こすか、または静的リフレッシュの低下を引き起こし得る。さらに、後続工程でリセス４０にゲート導電層が満たされて、リセストレンチ４５に満たされるゲート導電層と短絡する恐れがある。
【特許文献１】特開平１１−０７４５２７号公報
【特許文献２】特開２００１−０１５５９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、基板の素子分離膜の部位にリセスを発生させずにリセストレンチを形成できるリセスチャンネルＭＯＳＦＥＴの製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の一態様によれば、半導体基板上に絶縁膜パターンを形成する。前記絶縁膜パターンが形成された基板上にシリコン酸化膜を蒸着した後、前記絶縁膜パターンを平坦化終了点として前記シリコン酸化膜を平坦化させることで、前記絶縁膜パターンの間にシリコン酸化膜マスクパターンを形成する。前記シリコン酸化膜マスクパターンが形成された結果物から前記絶縁膜パターンを除去した後、前記シリコン酸化膜マスクパターンをエッチングマスクとして利用して、前記基板をエッチングすることでリセストレンチを形成する。前記リセストレンチが形成された結果物から前記シリコン酸化膜マスクパターンを除去する。
【００１１】
ここで、前記絶縁膜パターンは、各絶縁膜パターンの幅よりも絶縁膜パターンの間隔を広く形成することが好ましい。
【００１２】
本発明の他の態様によれば、半導体基板上にパッド酸化膜とシリコン酸化窒化膜とを順に形成して絶縁膜を形成する。前記絶縁膜上にリセストレンチが形成される領域を覆うフォトレジストパターンを形成する。前記フォトレジストパターンをエッチングマスクとして利用して前記絶縁膜をエッチングすることで、それぞれパッド酸化膜パターンとシリコン酸化窒化膜パターンとからなる絶縁膜パターンを形成する。前記フォトレジストパターンを除去した後、前記絶縁膜パターンが形成された基板上にシリコン酸化膜を蒸着した後、前記シリコン酸化窒化膜パターンを平坦化終了点として前記シリコン酸化膜を平坦化させることで、前記絶縁膜パターンの間にシリコン酸化膜マスクパターンを形成する。前記シリコン酸化膜マスクパターンが形成された結果物で前記シリコン酸化窒化膜パターンを除去し、前記シリコン酸化膜マスクパターンをエッチングマスクとして利用して、前記パッド酸化膜パターンと前記基板とをエッチングすることでリセストレンチを形成する。前記リセストレンチが形成された結果物で前記シリコン酸化膜マスクパターンを除去する。
【発明の効果】
【００１３】
本発明によるリセスチャンネルＭＯＳＦＥＴの製造方法によれば、マスクパターンのためのシリコン酸化膜蒸着により素子分離膜に発生されうるリセスが埋め込まれる。したがって、従来方法に比べて素子分離膜リセスが最小化し、後続工程でリセスが更に深くなるなどの問題がない。リセスが基板表面に露出されないため、素子分離膜の部位に寄生トランジスタの形成が引き起こされるか、または静的リフレッシュが低下する問題もない。さらに、後続工程でリセスにゲート導電層が満たされる恐れがないため、リセストレンチに満たされるゲート導電層と短絡する恐れがまったくない。
【発明を実施するための最良の形態】
【００１４】
以下、添付した図面を参照して本発明の好ましい実施例を詳細に説明する。しかし、本発明の実施例は、多様な形態に変形でき、本発明の範囲が下記で記述する実施例に限定されるものではない。
【００１５】
図５は、本発明の製造方法によって製造しようとするリセスチャンネルＭＯＳＦＥＴのセルアレイレイアウトである。
【００１６】
図５を参照すれば、行及び列に沿って活性領域１１２が反復的に配置されている。活性領域１１２以外の部分は素子分離膜１１５である。活性領域１１２当り２つずつのゲートＧが活性領域１１２を横切って延びるように配置される。
【００１７】
図６Ａ、図７Ａ、図８Ａ、図９Ａ、図１０Ａ及び図１１Ａは、図５のＡ−Ａ’線の断面に対応する本発明の製造方法による工程別断面図である。そして、図６Ｂ、図７Ｂ、図８Ｂ、図９Ｂ、図１０Ｂ及び図１１Ｂは、図５のＢ−Ｂ’線の断面に対応する本発明の製造方法による工程別断面図である。
【００１８】
まず、図６Ａ及び図６Ｂを参照すれば、シリコン酸化膜を利用して半導体基板１１０に素子の活性領域（図５の１１２）を定義する素子分離膜１１５を形成する。その後、パッド酸化膜１２０とシリコン酸化窒化膜（ＳｉＯＮ）１２５とを基板１１０の前面に順に形成して絶縁膜１３０を形成する。
【００１９】
素子分離膜１１５としては、公知のＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）を形成できる。そして、絶縁膜１３０を形成する前に、所望のリセストレンチの深さに合わせてチャンネル調整用のイオン注入と表面ソース／ドレインイオン注入とを行ってもよい。
【００２０】
絶縁膜１３０のうちパッド酸化膜１２０は、シリコン酸化膜などで形成でき、通常的な蒸着方法、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、ＳＡＣＶＤ（Ｓｕｂ−Ａｔｍｏｓｐｈｅｒｉｃ ＣＶＤ）、ＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ ＣＶＤ）またはＰＥＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ）、または熱酸化法で形成してもよい。ＣＶＤを利用する場合に、ＳｉＨ４、Ｓｉ２Ｈ６及びＮ２Ｏガスを反応ガスとして使用してＭＴＯ（ｍｉｄｄｌｅ ｔｅｍｐｅｒａｔｕｒｅ ｏｘｉｄｅ）で形成できる。パッド酸化膜１２０は、例えば約１００Åの厚さに形成する。
【００２１】
絶縁膜１３０のうちシリコン酸化窒化膜１２５の厚さは、例えば、約８００ないし８５０Åに形成する。しかし、それより小さく形成してもよい。ここで、シリコン酸化窒化膜１２５の代りにシリコン窒化膜を形成してもよい。シリコン窒化膜は、５００℃ないし８５０℃の温度でＳｉＨ４とＮＨ３との反応を利用して蒸着できる。シリコン酸化窒化膜は、シリコン窒化膜を蒸着する工程条件に酸素ソースを更に追加して蒸着すればよい。
【００２２】
次いで、絶縁膜１３０上にリセストレンチが形成される領域を覆うフォトレジストパターン１３５を形成する。フォトレジストパターン１３５の幅よりもフォトレジストパターン１３５内のパターン間隔を広く形成する。そのような構造では、フォトレジストパターン１３５の幅ＣＤがリセストレンチの幅となる。しかし、従来には、フォトレジストパターンの間隔によりリセストレンチの幅が決定され、狭い間隔のフォトレジストパターンを具現することが難しいため、素子デザインルールの縮小に難しさがあった。本発明のように、小さなＣＤのフォトレジストパターンを具現することは、小さなＣＤのバータイプのフォトリソグラフィプロファイルを具現するか、または具現できるサイズ（すなわち、目標幅よりも広い幅）のフォトリソグラフィ工程後にフォトレジストトリミングなどの工程進行で目標幅を合わせることが可能であるため、フォトレジストパターン１３５の幅ＣＤによりリセストレンチの幅が決定される本発明の方法が素子デザインルールの縮小に更に適しているという長所がある。
【００２３】
次いで、図７Ａ及び図７Ｂのように、フォトレジストパターン１３５をエッチングマスクとして利用して絶縁膜１３０をエッチングすることで、それぞれパッド酸化膜パターン１２０ａとシリコン酸化窒化膜パターン１２５ａとからなる絶縁膜パターン１３０ａを形成する。シリコン酸化窒化膜１２５のエッチング時にはフッ化炭素系ガスを使用する。例えば、ＣｘＦｙ系、ＣａＨｂＦｃ系ガス、例えば、ＣＦ４、ＣＨＦ３、Ｃ２Ｆ６、Ｃ４Ｆ８、ＣＨ２Ｆ２、ＣＨ３Ｆ、ＣＨ４、Ｃ２Ｈ２、Ｃ４Ｆ６などのようなガスまたはそれらの混合ガスを使用する。その時、雰囲気ガスとしては、Ａｒガスを使用できる。絶縁膜パターン１３０ａは、フォトレジストパターン１３５状にエッチングされるため、絶縁膜パターン１３０ａの幅よりも絶縁膜パターン１３０ａパターンの間隔を広く形成する。その過程で、シリコン酸化窒化膜１２５と素子分離膜１１５との間に選択比の不足により素子分離膜１１５にリセス１４０が発生することもある。
【００２４】
フォトレジストパターン１３５を除去した後、図８Ａ及び図８Ｂを参照すれば、基板１１０上にシリコン酸化膜を蒸着する。シリコン酸化膜としては、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜、ＵＳＧ（Ｕｎｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、ＦＯＸ（Ｆｌｏｗａｂｌｅ Ｏｘｉｄｅ；Ｓｉ−Ｏ−Ｈ系）膜、ＨＤＰ−ＣＶＤ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ−Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を利用して形成したシリコン酸化膜、プラズマを利用して形成したＴＥＯＳ（ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）膜などを蒸着できる。その後、シリコン酸化窒化膜パターン１２５ａを平坦化終了点としてシリコン酸化膜を平坦化させることで、絶縁膜パターン１３０ａの間にシリコン酸化膜マスクパターン１４２を形成する。そのように、本発明でシリコン酸化膜マスクパターン１４２は、一種のダマシン工程を利用して形成する。
【００２５】
シリコン酸化膜マスクパターン１４２のためのシリコン酸化膜蒸着により、図７Ａ及び図７Ｂを参照して説明したステップで発生したリセス１４０は、シリコン酸化膜で埋め込まれる。したがって、従来方法に比べて素子分離膜リセスが最小化し、後続工程でリセス１４０が更に深くなるなどの問題がない。リセス１４０が基板１１０表面に露出されないため、素子分離膜１１５の部位に寄生トランジスタの形成が引き起こされるか、または静的リフレッシュが低下するという問題もない。さらに、後続工程でリセス１４０にゲート導電層が満たされる恐れがないため、リセストレンチに満たされるゲート導電層と短絡する恐れもまったくない。
【００２６】
図９Ａ及び図９Ｂは、図８Ａ及び図８Ｂの結果物でシリコン酸化窒化膜パターン１２５ａを除去した状態の図面である。シリコン酸化窒化膜パターン１２５ａの除去にはリン酸ストリップなどの湿式エッチング方法を利用できる。そのように、リセストレンチが形成される領域には、パッド酸化膜パターン１２０ａが覆っている状態となり、リセストレンチのためのエッチングマスクとしてはシリコン酸化膜マスクパターン１４２が残る。
【００２７】
図１０Ａ及び図１０Ｂを参照して、シリコン酸化膜マスクパターン１４２をエッチングマスクとして利用して、パッド酸化膜パターン１２０ａと基板１１０とをエッチングすることでリセストレンチ１４５を形成する。その時、シリコン酸化膜マスクパターン１４２を利用して露出されたパッド酸化膜パターン１２０ａを先ず除去した後に、基板１１０をエッチングしてリセストレンチ１４５を形成する２ステップ方法で形成できる。その代りに、パッド酸化膜パターン１２０ａと基板１１０とを同時にエッチングしてもよい。リセストレンチ１４５の深さは、例えば、約１０００−１５００Åに形成できる。基板１１０のエッチングとしては、Ｃｌ２とＳＦ６との混合ガスを使用する反応性イオンエッチング（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈ：ＲＩＥ）法を利用できる。リセストレンチ１４５の形成後、シリコン酸化膜マスクパターン１４２がある状態でリセストレンチ１４５の底部にローカルイオン注入を行っても良い。
【００２８】
そのように、本発明によれば、従来のマスク層パターニング工程を応用してシリコン酸化窒化膜パターン１２５ａの形成後に、シリコン酸化膜蒸着及びシリコン酸化窒化膜パターン１２５ａの除去を通じて、シリコン酸化膜マスクパターン１４２の構造を形成して素子分離膜１１５のリセスを補完し、次世代級ＤＲＡＭで従来のような狭い間隔のフォトリソグラフィ工程の難しさを克服できる。
【００２９】
図１１Ａ及び図１１Ｂは、シリコン酸化膜マスクパターン１４２を除去した状態の図面である。シリコン酸化膜マスクパターン１４２の除去には、ＨＦ希釈液またはＢＯＥ（Ｂｕｆｆｅｒｅｄ Ｏｘｉｄｅ Ｅｔｃｈａｎｔ）を利用できる。基板１１０上のシリコン酸化膜マスクパターン１４２が除去され、一部のシリコン酸化膜マスクパターン残留物１４２’の素子分離膜１１５の一部を形成する。リセストレンチ１４５のエッチング後に残ったシリコン酸化膜マスクパターン１４２の除去時に素子分離膜１１５にリセスが発生することもある。しかし、そのような問題は、シリコン酸化膜マスクパターン１４２の高さを最小化して、エッチング後の残量を最少化することで克服できる。シリコン酸化膜マスクパターン１４２は、リセストレンチ１４５のエッチングが進められる間に選択比を考慮してその高さを決定するが、既存のリセストレンチエッチング条件の場合には酸化膜選択比が１０：１以上であるため、本発明では約３００Åならば十分であると判断される。それは、最初の絶縁膜１３０、特に、シリコン酸化窒化膜１２５の蒸着の厚さを従来の工程に比べて減らして具現してもよい。
【００３０】
次いで、ＣＤＥ（ｃｈｅｍｉｃａｌ ｄｒｙ ｅｔｃｈ）法を利用して半導体基板１１０を選択的に更にエッチングしてもよい。そのＣＤＥの目的は、リセストレンチ１４５の曲がった上部コーナー側でエッチングされていないシリコンを除去し、曲がった下部コーナーを丸くするためのものである。
【００３１】
図１２は、本発明による方法で形成したリセストレンチ１４５にそれぞれゲートＧを形成した状態を示す。そのようなゲートＧを形成するには、リセストレンチ１４５の内壁にゲート酸化膜１５０を形成する。ゲート酸化膜１５０は、例えば、シリコン酸化膜、チタン酸化膜あるいはタンタル酸化膜を蒸着して形成する。ゲートポリシリコン層１５５を十分に蒸着してリセストレンチ１４５を完全に満たした後、金属層、例えば、ゲートＷＳｉ層１６０とキャッピング膜１６５とを順次に積層してパターニングする。ゲートポリシリコン層１５５は、ＬＰＣＶＤで５００℃ないし７００℃の温度で蒸着できる。不純物がドーピングされていない状態で蒸着した後、ヒ素（Ａｓ）またはリン（Ｐ）をイオン注入でドーピングさせて導電性を持たせてもよく、蒸着時にインシチュ（ｉｎ−ｓｉｔｕ）で不純物をドーピングしてドープトポリシリコン状態に蒸着してもよい。キャッピング膜１６５は、ゲートポリシリコン層１５５とゲートＷＳｉ層１６０とを保護するために形成するものであって、キャッピング膜用の絶縁物質としてはシリコン窒化物を蒸着できる。
【００３２】
このようにゲートポリシリコン層１５５、ゲートＷＳｉ層１６０及びキャッピング膜１６５からなるゲートスタック側壁を取り囲むスペーサ１７０を形成する。ゲートＧ、特に、キャッピング膜１６５とスペーサ１７０とをイオン注入マスクとしてソース／ドレインイオン注入を行うことで基板１１０内部にソース／ドレイン１７５を形成する。ソース／ドレイン１７５は、ゲート酸化膜１５０によりゲートポリシリコン層１５５及びゲートＷＳｉ層１６０と絶縁されている。
【００３３】
以上では、本発明の実施例について説明したが、本発明は、前記した実施例に限定されるものではなく多様な変形が可能である。本発明は、特許請求の範囲により定義される本発明の思想及び範囲内に含まれうる代案、変形及び等価を含む。
【産業上の利用可能性】
【００３４】
本発明によるリセスチャンネルＭＯＳＦＥＴの製造方法は、小さなＣＤのバータイプのフォトリソグラフィプロファイルを具現するか、または具現可能なサイズのフォトリソグラフィ工程後にフォトレジストトリミングなどの工程を進めてリセストレンチ幅を減らしうるため、素子デザインルールの縮小に適している。
【図面の簡単な説明】
【００３５】
【図１】従来のリセスチャンネルＭＯＳＦＥＴのリセストレンチの形成方法をステップ別に示した断面図である。
【図２】従来のリセスチャンネルＭＯＳＦＥＴのリセストレンチの形成方法をステップ別に示した断面図である。
【図３】従来のリセスチャンネルＭＯＳＦＥＴのリセストレンチの形成方法をステップ別に示した断面図である。
【図４】従来のリセスチャンネルＭＯＳＦＥＴのリセストレンチの形成方法をステップ別に示した断面図である。
【図５】本発明の製造方法によって製造しようというリセスチャンネルＭＯＳＦＥＴのセルアレイレイアウトである。
【図６Ａ】図５のＡ−Ａ’断面に対応する本発明の製造方法による工程別断面図である。
【図６Ｂ】図５のＢ−Ｂ’断面に対応する本発明の製造方法による工程別断面図である。
【図７Ａ】図５のＡ−Ａ’断面に対応する本発明の製造方法による工程別断面図である。
【図７Ｂ】図５のＢ−Ｂ’断面に対応する本発明の製造方法による工程別断面図である。
【図８Ａ】図５のＡ−Ａ’断面に対応する本発明の製造方法による工程別断面図である。
【図８Ｂ】図５のＢ−Ｂ’断面に対応する本発明の製造方法による工程別断面図である。
【図９Ａ】図５のＡ−Ａ’断面に対応する本発明の製造方法による工程別断面図である。
【図９Ｂ】図５のＢ−Ｂ’断面に対応する本発明の製造方法による工程別断面図である。
【図１０Ａ】図５のＡ−Ａ’断面に対応する本発明の製造方法による工程別断面図である。
【図１０Ｂ】図５のＢ−Ｂ’断面に対応する本発明の製造方法による工程別断面図である。
【図１１Ａ】図５のＡ−Ａ’断面に対応する本発明の製造方法による工程別断面図である。
【図１１Ｂ】図５のＢ−Ｂ’断面に対応する本発明の製造方法による工程別断面図である。
【図１２】本発明の方法で形成したリセストレンチにゲートを形成した状態を示す。
【符号の説明】
【００３６】
１１０  半導体基板
１１５  素子分離膜
１２０  パッド酸化膜
１２５  シリコン酸化窒化膜
１３０  絶縁膜
１３５  フォトレジストパターン
１４０  リセス
１４２  シリコン酸化膜マスクパターン
１４５  リセストレンチ
【図１】
2005340840.tif 000003
【図２】
2005340840.tif 000004
【図３】
2005340840.tif 000005
【図４】
2005340840.tif 000006
【図５】
2005340840.tif 000007
【図６Ａ】
2005340840.tif 000008
【図６Ｂ】
2005340840.tif 000009
【図７Ａ】
2005340840.tif 000010
【図７Ｂ】
2005340840.tif 000011
【図８Ａ】
2005340840.tif 000012
【図８Ｂ】
2005340840.tif 000013
【図９Ａ】
2005340840.tif 000014
【図９Ｂ】
2005340840.tif 000015
【図１０Ａ】
2005340840.tif 000016
【図１０Ｂ】
2005340840.tif 000017
【図１１Ａ】
2005340840.tif 000018
【図１１Ｂ】
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【図１２】
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