(57)【要約】【課題】  ヘテロ接合電界効果型半導体装置において、飽和出力を高めかつゲート耐圧を高くする。【解決手段】  ヘテロ接合電界効果型トランジスタにおいて、半絶縁性のＧａＡｓ基板１２上にチャネル層としてｎ−ＩｎＧａＡｓ層１６を配設し、このｎ−ＩｎＧａＡｓ層１６の上にｉ−ＡｌＧａＡｓ層１８ａと実質的にすべて空乏化しているで形成されたｐ−ＡｌＧａＡｓ層１８ｂとｉ−ＡｌＧａＡｓ層１８ｃとから形成された障壁層１８を配設し、この障壁層１８上に障壁層１８とショットキ接合されたゲート電極２０を配設したもので、障壁層１８における障壁高さがｐ型半導体層によりショットキ障壁より高く引き上げられて順方向ゲート電流の流れを抑制するとともに、ゲートとドレインとの間の逆バイアス時のドレイン側への空乏層の伸びが増大し、ゲート耐圧を向上することができる。【選択図】        図１
2005340417.tif 000002
【特許請求の範囲】
【請求項１】
半絶縁性の半導体基板と、  
この基板上に配設されたｎ型半導体層のチャネル層と、
このチャネル層の上に配設され実質的にすべて空乏化しているｐ型半導体層のみ、もしくは実質的にすべて空乏化しているｐ型半導体層とノンドープの半導体層とだけで形成された障壁層と、
この障壁層上に配設され上記障壁層とショットキ接合されたゲート電極と、
このゲート電極を介して互いに対向して上記障壁層上に配設されたソース電極およびドレイン電極と、を備えたヘテロ接合電界効果型半導体装置。
【請求項２】
ｐ型半導体層とノンドープの半導体層とだけで形成された障壁層は、ｐ型半導体層を２層のノンドープの半導体層に介在させたことを特徴とする請求項１記載のヘテロ接合電界効果型半導体装置。
【請求項３】
半絶縁性の半導体基板と、
この基板上に配設されたｎ型半導体のチャネル層と、
このチャネル層の上に配設されたノンドープ層の障壁層と、
この障壁層上に配設され上記障壁層とショットキ接合されたゲート電極と、
このゲート電極の側面の一部を埋め込み上記障壁層上に配設された、実質的にすべて空乏化しているｐ型半導体層と、
このｐ型半導体層上に配設され、上記ゲート電極を介して互いに対向するソース電極およびドレイン電極と、を備えたヘテロ接合電界効果型半導体装置。
【請求項４】
ｐ型半導体層の上にさらにノンドープ半導体層が配設されたことを特徴とする請求項３記載のヘテロ接合電界効果型半導体装置。
【請求項５】
ソース電極およびドレイン電極の直下の領域であって、チャネル層を含みこのチャネル層からソース電極およびドレイン電極の裏面に到る領域に配設されたｎ型の不純物領域をさらに備えたことを特徴とする請求項１ないし４のいずれか１項に記載のヘテロ接合電界効果型半導体装置。
【請求項６】
半絶縁性または絶縁性の基板と、
この基板上に配設されたノンドープの半導体のチャネル層と、
このチャネル層の上に配設され実質的にすべて空乏化しているｐ型半導体層のみ、もしくは実質的にすべて空乏化しているｐ型半導体層とノンドープの半導体層とだけで形成された障壁層と、
この障壁層の上に配設されたゲート電極と、
このゲート電極を介して互いに対向し、上記障壁層の上に配設されたソース電極およびドレイン電極と、を備えたヘテロ接合電界効果型半導体装置。
【請求項７】
ｐ型半導体層とノンドープの半導体層とだけで形成された障壁層は、ｐ型半導体層を２層のノンドープの半導体層に介在させたことを特徴とする請求項６記載のヘテロ接合電界効果型半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ヘテロ接合を用いた電界効果型半導体装置に係り、特にマイクロ波帯からミリ波帯の高出力増幅器などにおいて使用されるヘテロ接合電界効果型半導体装置に関する。
【背景技術】
【０００２】
近年、マイクロ波帯からミリ波帯において使用される増幅器はますます高出力化が要求され、これに伴って変調ドープ構造を用いた高電子移動度トランジスタ（以下、ＨＥＭＴという）やドープチャネルヘテロ接合電界効果トランジスタ（以下、ＤＣＨＦＥＴという）などのヘテロ接合電界効果型トランジスタは、高利得が得られるエンハンスメントモードで使用されるようになってきた。
ＨＥＭＴやＤＣＨＦＥＴではゲート電極と障壁層とがショットキ障壁を形成している。エンハンスメントモードで使用される場合には、ゲート電極に印加できる順方向電圧の最大値はショットキ障壁の高さで決まり、このショットキ障壁の高さはショットキ接合を行う材料で決まり、ショットキ障壁の高さを高くすることが困難であった。
従って、ヘテロ接合電界効果型トランジスタにおいて、３端子動作状態でゲート電極に正バイアスが印加されているときに、順方向ゲート電流が増大し、ゲートバイアスに負帰還が働く。このために、特にしきい値電圧Ｖthが低く、ゲート電極に正バイアスが印加されている状態で動作させるヘテロ接合電界効果型トランジスタにおいては、飽和出力が低下するという問題があった。
【０００３】
この問題を解決する公知の方法として、例えば障壁層内にｐ型層とｎ型層のｐｎ接合を形成することにより、障壁高さを高くすることが開示されている。すなわち、ｐｎ接合ではｐ型層とｎ型層の伝導帯エネルギー差が障壁高さに相当するために、ｎ型層とショットキ電極材料で決まる障壁高さに比較して障壁高さを高くすることができ、順方向電圧を大きくすることができる。（例えば、特許文献１、段落番号［００１１］の記載、および図１参照）
【０００４】
【特許文献１】特開２００２−１２４６６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記に記載した障壁層内にｐ型層とｎ型層のｐｎ接合を形成することにより、障壁高さを高くしたヘテロ接合電界効果型トランジスタにおいては、障壁層内に高濃度のｎ型半導体層が存在することになる。このために、順方向ゲート電流の抑制が可能と考えられるが、ゲートの逆方向バイアスが印加された状態では高濃度ｎ型半導体層内のポテンシャル勾配が急峻になり、このｎ型半導体層内における電界強度が強くなるため、ゲート耐圧が高くならないという問題点があった。
さらに、ゲート電極における順方向電流を抑制するためにｐ型半導体層およびｎ型半導体層の不純物濃度を高くしていった場合、ｐｎ接合部分での電界強度が強くなりその部分でゲート逆方向耐圧が規定されてしまうという問題点があった。
この発明は上記の問題点を解決するためになされたもので、第１の目的は障壁層内における障壁高さをショットキー障壁よりも高くすることによりゲート順方向バイアス時におけるゲート電流を抑制するとともにゲート耐圧を向上することができるヘテロ接合電界効果型半導体装置を提供することである。
【課題を解決するための手段】
【０００６】
この発明に係るヘテロ接合電界効果型半導体装置は、半絶縁性の半導体基板と、この基板上に配設されたｎ型半導体層のチャネル層と、このチャネル層の上に配設され実質的にすべて空乏化しているｐ型半導体層のみ、もしくは実質的にすべて空乏化しているｐ型半導体層とノンドープの半導体層とだけで形成された障壁層と、この障壁層上に配設され障壁層とショットキ接合されたゲート電極と、このゲート電極を介して互いに対向して障壁層上に配設されたソース電極およびドレイン電極と、を備えたものである。
【０００７】
また、半絶縁性の半導体基板と、この基板上に配設されたｎ型半導体のチャネル層と、このチャネル層の上に配設されたノンドープ層の障壁層と、この障壁層上に配設され障壁層とショットキ接合されたゲート電極と、このゲート電極の側面の一部を埋め込み障壁層上に配設された、実質的にすべて空乏化しているｐ型半導体層と、このｐ型半導体層上に配設され、ゲート電極を介して互いに対向するソース電極およびドレイン電極と、を備えたものである。
【０００８】
また、半絶縁性または絶縁性の基板と、この基板上に配設されたノンドープの半導体のチャネル層と、このチャネル層の上に配設され実質的にすべて空乏化しているｐ型半導体層のみ、もしくは実質的にすべて空乏化しているｐ型半導体層とノンドープの半導体層とだけで形成された障壁層と、この障壁層の上に配設されたゲート電極と、このゲート電極を介して互いに対向し、上記障壁層の上に配設されたソース電極およびドレイン電極と、を備えたものである。
【発明の効果】
【０００９】
この発明に係るヘテロ接合電界効果型半導体装置においては、障壁層が実質的にすべて空乏化しているｐ型半導体層のみ、もしくは実質的にすべて空乏化しているｐ型半導体層とノンドープの半導体層とだけで形成されているので、障壁層における障壁高さがｐ型半導体層によりショットキ障壁より高く引き上げられて順方向ゲート電流の流れを抑制するとともに、ゲートとドレインとの間の逆バイアス時のドレイン側への空乏層の伸びが増大し、ゲート耐圧を向上することができる。
【発明を実施するための最良の形態】
【００１０】
実施の形態１．
図１はこの発明の一実施の形態に係るヘテロ接合電界効果型トランジスタの断面図である。
図１において、この実施の形態１の一例であるＤＣＨＦＥＴ１０が示されている。
ＤＣＨＦＥＴ１０は半絶縁性の半導体基板として半絶縁性のＧａＡｓ基板１２が使用されている。このＧａＡｓ基板１２上にバッファ層１４が配設されている。バッファ層１４はＧａＡｓ基板１２側からまず５ｎｍ厚さのＧａＡｓ層を形成し、このＧａＡｓ層の上に５ｎｍ厚さのＡｌＧａＡｓ層を形成し、この順序で積層を繰り返す４５０ｎｍ厚さの超格子構造とこの超格子構造の上に配設された層厚が５０ｎｍのノンドープ（以下、"ｉ−"と表記する。さらにまたｎ導電型を"ｎ−"と、ｐ導電型を"ｐ−"と表記する。）のＧａＡｓ層とにより形成されている。
このバッファ層１４の上にチャネル層として、層厚が３０ｎｍのｎ−ＩｎＧａＡｓ層１６が配設されている。このｎ−ＩｎＧａＡｓ層１６の不純物濃度は１×１０１８ｃｍ−３である。
【００１１】
このｎ−ＩｎＧａＡｓ層１６の上に障壁層１８が配設されている。この実施の形態１の一例として、障壁層１８は層厚みが、例えば２５ｎｍである。そして障壁層１８は、ｎ−ＩｎＧａＡｓ層１６に接して配設されたｉ−ＡｌＧａＡｓ層１８ａとこのｉ−ＡｌＧａＡｓ層１８ａの表面上に配設された層厚さが、例えば５ｎｍのｐ−ＡｌＧａＡｓ層１８ｂとこのｐ−ＡｌＧａＡｓ層１８ｂの表面上に配設されたｉ−ＡｌＧａＡｓ層１８ｃとから形成されている。ｐ−ＡｌＧａＡｓ層１８ｂの不純物濃度は１×１０１８ｃｍ−３〜３×１０１８ｃｍ−３の範囲である。そしてこの構成の障壁層１８においては、ｐ−ＡｌＧａＡｓ層１８ｂは熱平衡的にほぼ全体が空乏化している。
障壁層１８のｉ−ＡｌＧａＡｓ層１８ｃの表面上に、ゲート電極２０が配設されている。このＤＣＨＦＥＴ１０においては、ゲート電極２０はＴ型ゲートが使用されているが必ずしもＴ型ゲートでなくてもよい。
【００１２】
このゲート電極２０は、ｉ−ＡｌＧａＡｓ層１８ｃとショットキ接合されており、ゲート電極２０のショットキメタル２０ａはタングステンシリサイド（ＷＳｉ）により形成される。このショットキメタル２０ａの上部に配設されワイヤとの接続に使用される上部メタル２０ｂは金（Ａｕ）により形成される。
ｐ−ＡｌＧａＡｓ層１８ｂは、ｉ−ＡｌＧａＡｓ層１８ｃの表面に形成されたゲート電極２０の底面からの深さが５ｎｍと１５ｎｍとの間の範囲内に収まるように５ｎｍの厚さで配設されるのがより効果的である。
ゲート電極２０におけるＴ字の脚部の側面の一部を埋め込むように、埋込層２２が障壁層１８のｉ−ＡｌＧａＡｓ層１８ｃの表面上に配設される。この埋込層２２は、この実施の形態１のＤＣＨＦＥＴ１０においては、層厚みが１３０ｎｍのｉ−ＧａＡｓ層で形成されている。
このこの埋込層２２の表面上に、ゲート電極２０を間に挟んで互いに対向するように、ソース電極２４およびドレイン電極２６が配設される。
【００１３】
次に動作について説明する。
ＤＣＨＦＥＴ１０は、例えばソース電極２４を接地し、ソース電極２４およびドレイン電極２６との間に１２Ｖの電圧が印加され、ゲート電極２０に−０．２Ｖのバイアスを印加した状態で、ソース電極２４とゲート電極２０との間にＲＦ信号が入力され、ドレイン電極２６から出力信号が出力される。
ＤＣＨＦＥＴ１０は、障壁層１８にｐ−ＡｌＧａＡｓ層１８ｂが挿入されているために、障壁層１８におけるポテンシャル障壁の高さがｐ−ＡｌＧａＡｓ層１８ｂによりショットキ障壁に基づくポテンシャル障壁より高く引き上げられるとともに、ゲート電極２０とソース電極２４との間、もしくはゲート電極２０とドレイン電極２６との間のゲート電極２０近傍においても、ポテンシャル障壁がショットキ障壁に基づくポテンシャル障壁の高さに加えて、ｐ−ＡｌＧａＡｓ層１８ｂによりポテンシャルが引き上げられる。
このためにゲート電極２０近傍のポテンシャル障壁はショットキ障壁に基づくポテンシャル障壁の高さよりも一層高くなり、ゲート電極２０に順方向バイアスが印加された状態におけるゲート電流が抑制される。従ってＤＣＨＦＥＴ１０においては飽和出力を高くすることができる。
【００１４】
さらに、障壁層１８内に高濃度ｎ型層がないために、ゲート電極２０とドレイン電極２６との間に逆方向バイアスが印加された状態において、ドレイン電極２６側への空乏層の伸びが増大することにより、ゲート電極２０近傍の障壁層１８内での電界集中を緩和することができ、ゲート耐圧を高くすることができる。
ゲート耐圧を向上させることで、飽和出力状態まで入力信号を高めた状態におけるゲート漏れ電流を抑制することができ、入力電力が効率よく増幅されるので、ＤＣＨＦＥＴ１０においては高出力で高効率動作が可能となる。
例えば、ＤＣＨＦＥＴ１０の高耐圧素子としての実使用に際して、ドレイン電圧Ｖdを１２Ｖ、ゲート電圧Ｖgを−０．４Ｖに、それぞれバイアスを印加して、ゲート電極２０にＲＦ信号を入力し、飽和出力状態まで入力信号を高めた状態では、入力信号は最大Ｖd＝３０Ｖ程度まで達している。この状態においては、ゲート電極２０とドレイン電極２６との間に３０Ｖの逆方向電圧が印加されていることになる。
またゲート電極２０とドレイン電極２６との間に逆方向バイアスが印加された状態において、ドレイン電極２６側への空乏層の伸びが増大することにより、ＲＦ動作時におけるゲート−ドレイン間容量Ｃgdを低減することができる。このために、利得ｇmを向上することができる。
【００１５】
なお、障壁層１８はｉ−ＡｌＧａＡｓ層１８ａとｐ−ＡｌＧａＡｓ層１８ｂとｉ−ＡｌＧａＡｓ層１８ｃとから形成された３層構造にすることにより、ｐ−ＡｌＧａＡｓ層１８ｂが熱平衡的にほぼ全体が空乏化された状態での、ｐ−ＡｌＧａＡｓ層１８ｂの不純物濃度を高くすることができるので、ｐ−ＡｌＧａＡｓ層１８ｂにより引き上げられるポテンシャル障壁の高さを高くすることができる。
また、障壁層１８はｉ−ＡｌＧａＡｓ層１８ａとｐ−ＡｌＧａＡｓ層１８ｂとｉ−ＡｌＧａＡｓ層１８ｃとから形成された３層構造にすることにより、ｐ−ＡｌＧａＡｓ層を２層のｉ−ＡｌＧａＡｓ層に介在させた例を説明したが、必ずしもｐ−ＡｌＧａＡｓ層を２層のｉ−ＡｌＧａＡｓ層に介在させなくてもよく、例えばｐ−ＡｌＧａＡｓ層とｉ−ＡｌＧａＡｓ層との２層構造にしてもよい。
【００１６】
変形例１
図２はこの発明の一実施の形態に係るヘテロ接合電界効果型トランジスタの変形例の断面図である。なお、各図において同じ符号は同じものか相当のものであることを示す。
図２に示されたＤＣＨＦＥＴ３０においては、障壁層３２が、ｐ型半導体層のみで構成された例である。障壁層３２は層厚さが、例えば２５ｎｍのｐ−ＡｌＧａＡｓ層で形成されている。ただし、実施の形態１におけるＤＣＨＦＥＴ１０の障壁層１８場合と異なり、不純物濃度は３×１０１７ｃｍ−３程度と若干低くしている。これはＤＣＨＦＥＴ３０の障壁層３２の構成においては、不純物濃度が高いと温度が高くなると空乏化しにくくなるので、不純物濃度を低くしている。
他の構成は実施の形態１におけるＤＣＨＦＥＴ１０と同じである。この変形例においても、実施の形態と同様の効果を奏するが、障壁層３２がｐ−ＡｌＧａＡｓ層のみで形成されているので、構成が簡単になる。
【００１７】
変形例２
図３はこの発明の一実施の形態に係るヘテロ接合電界効果型トランジスタの変形例の断面図である。
図３に示されたＤＣＨＦＥＴ３５においては、ソース電極２４およびドレイン電極２６直下のオーミック領域にｎ型不純物注入領域３８を形成したものである。
ｎ型不純物注入領域３８はソース電極２４およびドレイン電極２６直下の領域であって、埋込層２２、障壁層１８、チャネル層としてのｎ−ＩｎＧａＡｓ層１６を含むものである。このソース電極２４およびドレイン電極２６直下の領域であって、埋込層２２、障壁層１８、チャネル層としてのｎ−ＩｎＧａＡｓ層１６を含む領域に選択的にＳｉ注入を行った後にアニールを行うことにより、高濃度のｎ型不純物注入領域３８が形成されている。ｎ型不純物注入領域３８におけるＳｉの不純物濃度は３×１０１８ｃｍ−３程度である。
このほかの構成は、ＤＣＨＦＥＴ１０と同じである。またここではＤＣＨＦＥＴ１０を例にして説明したが、ＤＣＨＦＥＴ３０において高濃度ｎ型不純物注入領域３８を設けても同様の効果がある。
【００１８】
この高濃度ｎ型不純物注入領域３８を形成することにより、ソース電極２４およびドレイン電極２６直下におけるｐ−ＡｌＧａＡｓ層１８ｂを高濃度ｎ型領域にすることができる。これにより、ソース電極２４およびドレイン電極２６からチャネル層としてのｎ−ＩｎＧａＡｓ層１６に到る直流抵抗を低減することができる。従ってＤＣＨＦＥＴ１０について説明した効果に加えてさらに高利得化を実現することができる。
以上のように、この実施の形態１のヘテロ接合電界効果型トランジスタにおいては、チャネル層の上に配設され実質的にすべて空乏化しているｐ型半導体層のみ、もしくは実質的にすべて空乏化しているｐ型半導体層とノンドープの半導体層とだけで形成された障壁層を備えているので、障壁層におけるポテンシャル障壁の高さがｐ型半導体層によりショットキ障壁に基づくポテンシャル障壁より高く引き上げられるとともに、ゲート電極近傍のポテンシャル障壁もショットキ障壁に基づくポテンシャル障壁の高さよりも一層高くなる。このために順方向ゲート電流の流れを抑制することができ、この結果、飽和出力を高くすることができる。
【００１９】
またゲートとドレインとの間の逆バイアス時のドレイン側への空乏層の伸びが増大し、ゲート近傍における電界集中を緩和することが可能となり、ゲート耐圧を向上することができる。このため入力電力が効率よく増幅され高出力で高効率動作が可能となる。
またゲートとドレインとの間の逆方向バイアス時のドレイン側への空乏層の伸びが増大することにより、ＲＦ動作時におけるゲート−ドレイン間容量Ｃgdを低減することができ、利得ｇmを向上することができる。
延いては、高出力、高効率で高利得なヘテロ接合電界効果型トランジスタを簡単な構成により安価に提供することができる。
【００２０】
実施の形態２．
図４はこの発明の一実施の形態に係るヘテロ接合電界効果型トランジスタの断面図である。
図４において、この実施の形態２のヘテロ接合電界効果型トランジスタの一例であるＤＣＨＦＥＴ４０が示されている。ＣＨＦＥＴ４０は大略実施の形態１のＤＣＨＦＥＴ１０と同様であるが、ＣＨＦＥＴ４０がＤＣＨＦＥＴ１０と異なるところは次の２点である。、まず第１点は、障壁層４２が、層厚みが２５ｎｍのｉ−ＡｌＧａＡｓ層で形成されていることである。第２点は、この障壁層４２の上に配設された層厚みが１３０ｎｍの埋込層４４が２層で形成されていることである。この埋込層４４は、障壁層４２と接する下層埋込層４４ａが熱平衡的にほぼ全体が空乏化されたｐ−ＧａＡｓ層で形成され、上層埋込層４４ｂがｉ−ＧａＡｓ層で形成されている。その他の構成は実施の形態１のＤＣＨＦＥＴ１０と同様である。
下層埋込層４４ａの層厚みは５〜２０ｎｍ程度で、不純物濃度は１×１０１８ｃｍ−３〜３×１０１８ｃｍ−３程度の範囲である。
【００２１】
このように埋込層４４を２層に分けることにより、下層埋込層４４ａが熱平衡的にほぼ全体が空乏化された状態での、下層埋込層４４ａの不純物濃度を高くすることができるので、下層埋込層４４ａのｐ−ＧａＡｓ層により引き上げられるポテンシャル障壁の高さを高くすることができる。
この実施の形態２のＤＣＨＦＥＴ４０においては、ゲート電極２０におけるＴ字の脚部の側面の一部を埋め込むように形成された埋込層４４の下層埋込層４４ａが熱平衡的にほぼ全体が空乏化されたｐ−ＧａＡｓ層で形成されているので、ゲート電極２０とソース電極２４との間、もしくはゲート電極２０とドレイン電極２６との間のゲート電極２０近傍においては、ポテンシャル障壁がショットキ障壁に基づくポテンシャル障壁の高さに加えて、下層埋込層４４ａによりポテンシャルが引き上げられる。
このためにゲート電極２０とソース電極２４との間、もしくはゲート電極２０とドレイン電極２６との間におけるゲート電極２０近傍のポテンシャル障壁はショットキ障壁に基づくポテンシャル障壁の高さよりも一層高くなり、ゲート電極２０に順方向バイアスが印加された状態におけるゲート電流が抑制される。従ってＤＣＨＦＥＴ４０においては飽和出力を高くすることができる。
【００２２】
さらに障壁層１８がノンドープ層で形成されているために、実施の形態１と同様に、ゲート電極２０とドレイン電極２６との間に逆方向バイアスが印加された状態において、ドレイン電極２６側への空乏層の伸びが増大し、ゲート電極２０近傍での電界集中を緩和することができ、ゲート耐圧を高くすることができる。
ゲート耐圧を向上させることで、飽和出力状態まで入力信号を高めた状態におけるゲート漏れ電流を抑制することができ、入力電力が効率よく増幅されるので、ＤＣＨＦＥＴ１０においては高出力で高効率動作が可能となる。
またゲート電極２０とドレイン電極２６との間に逆方向バイアスが印加された状態において、ドレイン電極２６側への空乏層の伸びが増大することにより、ＲＦ動作時におけるゲート−ドレイン間容量Ｃgdを低減することができる。このために、利得ｇmを向上することができる。
この実施の形態２の上記説明ではｐ−ＧａＡｓ層の下層埋込層４４ａの上にｉ−ＧａＡｓ層の上層埋込層４４ｂを配設した例を説明したが、必ずしもこれに限らず、ｐ−ＧａＡｓ層を２層のｉ−ＧａＡｓ層に介在させてもかまわない。
【００２３】
変形例３
図５はこの発明の一実施の形態に係るヘテロ接合電界効果型トランジスタの変形例の断面図である。
図５に示された変形例３のＤＣＨＦＥＴ４６は、大略ＤＣＨＦＥＴ４０と同じであるが、ＤＣＨＦＥＴ４０と異なる点は、ＤＣＨＦＥＴ４６の埋込層４８は層厚み１３０ｎｍで、熱平衡的にほぼ全体が空乏化されたｐ−ＧａＡｓ層のみで形成されている点である。他の構成はＤＣＨＦＥＴ４０と同様である。従って、ＤＣＨＦＥＴ４０と同様の効果を奏する。
ただ埋込層４８はＤＣＨＦＥＴ４０の下層埋込層４４ａより層厚みが厚くなるので、下層埋込層４４ａより不純物濃度を低くしないと高温時には空乏化しにくくなる。
従って埋込層４８により引き上げられるポテンシャル障壁の高さは、下層埋込層４４ａのｐ−ＧａＡｓ層により引き上げられるポテンシャル障壁の高さよりも低くはなるが、ＤＣＨＦＥＴ４６の埋込層４８はｐ−ＧａＡｓ層のみで形成されているので、構成が簡単になる。
【００２４】
変形例４
図６はこの発明の一実施の形態に係るヘテロ接合電界効果型トランジスタの変形例の断面図である。
図６に示されたＤＣＨＦＥＴ３５においては、ソース電極２４およびドレイン電極２６直下のオーミック領域にｎ型不純物注入領域３８を形成したものである。
ｎ型不純物注入領域３８はソース電極２４およびドレイン電極２６直下の領域であって、埋込層４４、障壁層４２、チャネル層としてのｎ−ＩｎＧａＡｓ層１６を含むものである。このソース電極２４およびドレイン電極２６直下の領域であって、埋込層４４、障壁層４２、チャネル層としてのｎ−ＩｎＧａＡｓ層１６を含む領域に選択的にＳｉ注入を行った後にアニールを行うことにより、高濃度のｎ型不純物注入領域３８が形成されている。ｎ型不純物注入領域３８におけるＳｉの不純物濃度は３×１０１８ｃｍ−３程度である。
このほかの構成は、ＤＣＨＦＥＴ４０と同じである。またここではＤＣＨＦＥＴ４０を例にして説明したが、ＤＣＨＦＥＴ４６において高濃度ｎ型不純物注入領域３８を設けても同様の効果がある。
【００２５】
この高濃度ｎ型不純物注入領域３８を形成することにより、ソース電極２４およびドレイン電極２６直下における下層埋込層４４ａのｐ−ＧａＡｓ層を高濃度ｎ型領域にすることができる。これにより、ソース電極２４およびドレイン電極２６からチャネル層としてのｎ−ＩｎＧａＡｓ層１６に到る直流抵抗を低減することができる。これによりＤＣＨＦＥＴ４０について説明した効果に加えてさらに高利得化を実現することができる。
以上のように、この実施の形態２のヘテロ接合電界効果型トランジスタにおいては、チャネル層の上に配設されたノンドープ層の障壁層と、この障壁層上に配設され障壁層とショットキ接合されたゲート電極の側面の一部を埋め込み、障壁層上に配設された、実質的にすべて空乏化しているｐ型半導体層を備えているので、ゲート電極近傍のポテンシャル障壁がショットキ障壁に基づくポテンシャル障壁の高さよりも一層高くなる。このために順方向ゲート電流の流れを抑制することができ、この結果、飽和出力を高くすることができる。
またゲートとドレインとの間の逆バイアス時のドレイン側への空乏層の伸びが増大し、ゲート近傍における電界集中を緩和することが可能となり、ゲート耐圧を向上することができる。このため入力電力が効率よく増幅され高出力で高効率動作が可能となる。
またゲートとドレインとの間に逆方向バイアス時のドレイン側への空乏層の伸びが増大することにより、ＲＦ動作時におけるゲート−ドレイン間容量Ｃgdを低減することができ、利得ｇmを向上することができる。
延いては、高出力、高効率で高利得なヘテロ接合電界効果型トランジスタを簡単な構成により安価に提供することができる。
【００２６】
実施の形態３．
図７はこの発明の一実施の形態に係るヘテロ接合電界効果型トランジスタの断面図である。
図７において、この実施の形態３のヘテロ接合電界効果型トランジスタの一例であるＨＥＭＴ６０が示されている。
ＨＥＭＴ６０は絶縁性の基板としてＳｉＣ基板６２が使用されている。このＳｉＣ基板６２に替えて、サファイア基板を用いてもよい。また半絶縁性の半導体基板を用いてもよい。このＳｉＣ基板６２上にチャネル層として、層厚みが、例えば３０ｎｍのｉ−ＧａＮ層６４が配設されている。このｉ−ＧａＮ層６４の上に障壁層６６が配設されている。この実施の形態３の一例として、障壁層６６は層厚みが、例えば３０ｎｍであって、ｉ−ＧａＮ層６４に接して配設されたｉ−Ａｌ０．２５ＧａＮ層６６ａとこのｉ−Ａｌ０．２５ＧａＮ層６６ａの表面上に配設されたｐ−Ａｌ０．２５ＧａＮ層６６ｂとこのｐ−Ａｌ０．２５ＧａＮ層６６ｂの表面上に配設されたｉ−Ａｌ０．２５ＧａＮ層６６ｃとから形成されている。そしてこの構成の障壁層６６においては、ｐ−Ａｌ０．２５ＧａＮ層６６ｂは熱平衡的にほぼ全体が空乏化している。
ｐ−Ａｌ０．２５ＧａＮ層６６ｂの層厚みは５ｎｍ〜２０ｎｍ程度で、不純物濃度は１×１０１８ｃｍ−３〜２×１０１９ｃｍ−３程度の範囲である。このｐ−Ａｌ０．２５ＧａＮ層６６ｂは、ＧａＡｓ系のｐ型層と比較して、層の厚みは同程度であるが、不純物濃度は若干高くなる。これはＧａＮ系材料においては電子キャリア濃度が高いために、補償するためには高濃度の不純物濃度が必要とされるためである。
【００２７】
ｉ−ＧａＮ層６４とｉ−Ａｌ０．２５ＧａＮ層６６ａとの接合面においては、それぞれの格子間隔により、ｉ−ＧａＮ層６４とｉ−Ａｌ０．２５ＧａＮ層６６ａとの接合面のｉ−ＧａＮ層６４側に２次元電子ガス層が形成されるので、チャネル層としてのｉ−ＧａＮ層６４の上に接合する層、この実施の形態ではｉ−Ａｌ０．２５ＧａＮ層６６ａを、敢えてｎ型層にしなくてもよい。このｉ−Ａｌ０．２５ＧａＮ層６６ａが十分に電子供給層の役割を果たしている。
障壁層６６の上には、層厚みが例えば３ｎｍのｎ−Ａｌ０．２５ＧａＮ層で形成されたコンタクト層６８が配設されている。コンタクト層６８の表面上にゲート電極７０が配設されている。このＨＥＭＴ６０においては、ゲート電極７０はＴ型ゲートが使用されているが必ずしもＴ型ゲートでなくてもよい。
このゲート電極７０は、ｎ−Ａｌ０．２５ＧａＮ層のコンタクト層６８とショットキ接合されており、ゲート電極７０のショットキメタル７０ａはニッケル（Ｎｉ）により形成される。このショットキメタル７０ａの上部に配設されワイヤとの接続に使用される上部メタル７０ｂは金（Ａｕ）により形成される。
このコンタクト層６８の表面上に、ゲート電極７０を間に挟んで互いに対向するように、ソース電極２４およびドレイン電極２６が配設される。
図８はこの発明の一実施の形態に係るヘテロ接合電界効果型トランジスタの変形例の断面図である。
図７においてはゲート電極７０は、ｎ−Ａｌ０．２５ＧａＮ層のコンタクト層６８とショットキ接合されているが、図８に示すように、ゲート電極７０が障壁層６６のｉ−Ａｌ０．２５ＧａＮ層６６ｃの表面上に配設され、ｉ−Ａｌ０．２５ＧａＮ層６６ｃとショットキ接合されてもよい。
【００２８】
ＨＥＭＴ６０においては、障壁層６６にｐ−Ａｌ０．２５ＧａＮ層６６ｂ挿入されているために、障壁層６６におけるポテンシャル障壁の高さがｐ−Ａｌ０．２５ＧａＮ層６６ｂによりショットキ障壁に基づくポテンシャル障壁より高く引き上げられるとともに、ゲート電極７０とソース電極２４との間、もしくはゲート電極７０とドレイン電極２６との間のゲート電極７０近傍においても、ポテンシャル障壁がショットキ障壁に基づくポテンシャル障壁の高さに加えて、ｐ−Ａｌ０．２５ＧａＮ層６６ｂによりポテンシャルが引き上げられる。
このためにゲート電極７０近傍のポテンシャル障壁はショットキ障壁に基づくポテンシャル障壁の高さよりも一層高くなり、ゲート電極７０に順方向バイアスが印加された状態におけるゲート電流が抑制される。従ってＨＥＭＴ６０においては飽和出力を高くすることができる。
さらに、障壁層６６内に高濃度ｎ型層がないために、ゲート電極７０とドレイン電極２６との間に逆方向バイアスが印加された状態において、ドレイン電極２６側への空乏層の伸びが増大することにより、ゲート電極７０近傍の障壁層６６内での電界集中を緩和することができ、ゲート耐圧を高くすることができる。
ゲート耐圧を向上させることで、飽和出力状態まで入力信号を高めた状態におけるゲート漏れ電流を抑制することができ、入力電力が効率よく増幅されるので、ＨＥＭＴ６０においては高出力で高効率動作が可能となる。
【００２９】
またゲート電極７０とドレイン電極２６との間に逆方向バイアスが印加された状態において、ドレイン電極２６側への空乏層の伸びが増大することにより、ＲＦ動作時におけるゲート−ドレイン間容量Ｃgdを低減することができる。このために、利得ｇmを向上することができる。
なお、障壁層６６はｉ−Ａｌ０．２５ＧａＮ層６６ａとｐ−Ａｌ０．２５ＧａＮ層６６ｂとｉ−Ａｌ０．２５ＧａＮ層６６ｃと形成された３層構造にすることにより、ｐ−Ａｌ０．２５ＧａＮ層６６ｂが熱平衡的にほぼ全体が空乏化された状態での、ｐ−Ａｌ０．２５ＧａＮ層６６ｂの不純物濃度を高くすることができるので、ｐ−Ａｌ０．２５ＧａＮ層６６ｂにより引き上げられるポテンシャル障壁の高さを高くすることができる。
【００３０】
なお、上記の説明においてＨＥＭＴ６０が、障壁層６６をｐ−Ａｌ０．２５ＧａＮ層６６ｂをｉ−Ａｌ０．２５ＧａＮ層６６ａとｉ−Ａｌ０．２５ＧａＮ層６６ｃとの間に介在させた３層構造を有する構成について説明したが、必ずしもこの構成でなくてもよい。例えば障壁層６６を、ｐ−Ａｌ０．２５ＧａＮ層とｉ−Ａｌ０．２５ＧａＮ層６６ａとの２層構造にしてもよい。
さらに、障壁層６６をｐ−Ａｌ０．２５ＧａＮ層のみで構成しても良い。この場合にはＨＥＭＴ６０と同様な効果を奏し、構成が簡単になる。
以上のように、この実施の形態３のヘテロ接合電界効果型トランジスタにおいては、ノンドープの半導体のチャネル層と、このチャネル層の上に配設され実質的にすべて空乏化しているｐ型半導体層の、もしくは実質的にすべて空乏化しているｐ型半導体層とノンドープの半導体層とだけで形成された障壁層とを備えているので、障壁層におけるポテンシャル障壁の高さがｐ型半導体層によりショットキ障壁に基づくポテンシャル障壁より高く引き上げられるとともに、ゲート電極近傍のポテンシャル障壁もショットキ障壁に基づくポテンシャル障壁の高さよりも一層高くなる。このために順方向ゲート電流の流れを抑制することができ、この結果、飽和出力を高くすることができる。
【００３１】
またゲートとドレインとの間の逆バイアス時のドレイン側への空乏層の伸びが増大し、ゲート近傍における電界集中を緩和することが可能となり、ゲート耐圧を向上することができる。このため入力電力が効率よく増幅され高出力で高効率動作が可能となる。
またゲートとドレインとの間に逆方向バイアス時のドレイン側への空乏層の伸びが増大することにより、ＲＦ動作時におけるゲート−ドレイン間容量Ｃgdを低減することができ、利得ｇmを向上することができる。
延いては、高出力、高効率で高利得なヘテロ接合電界効果型トランジスタを簡単な構成により安価に提供することができる。
【産業上の利用可能性】
【００３２】
以上のように、この発明に係るヘテロ接合電界効果型半導体装置は、マイクロ波帯からミリ波帯において使用される高出力増幅器などに使用する半導体装置に適している。
【図面の簡単な説明】
【００３３】
【図１】この発明の一実施の形態に係るヘテロ接合電界効果型トランジスタの断面図である。
【図２】この発明の一実施の形態に係るヘテロ接合電界効果型トランジスタの変形例の断面図である。
【図３】この発明の一実施の形態に係るヘテロ接合電界効果型トランジスタの変形例の断面図である。
【図４】この発明の一実施の形態に係るヘテロ接合電界効果型トランジスタの断面図である。
【図５】この発明の一実施の形態に係るヘテロ接合電界効果型トランジスタの変形例の断面図である。
【図６】この発明の一実施の形態に係るヘテロ接合電界効果型トランジスタの変形例の断面図である。
【図７】この発明の一実施の形態に係るヘテロ接合電界効果型トランジスタの断面図である。
【図８】この発明の一実施の形態に係るヘテロ接合電界効果型トランジスタの変形例の断面図である。
【符号の説明】
【００３４】
１２  ＧａＡｓ基板、    １６  ｎ−ＩｎＧａＡｓ層、    １８ｂ  ｐ−ＡｌＧａＡｓ層、    ３２  障壁層、    １８  障壁層、    ２０  ゲート電極、    ２４  ソース電極、    ２６  ドレイン電極、    ４２  障壁層、    ４４ａ  下層埋込層、    ６２  ＳｉＣ基板、    ６４  ｉ−ＧａＮ層、    ６６ｂ  ｐ−Ａｌ０．２５ＧａＮ層、    ６６  障壁層、    ６８  コンタクト層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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