(57)【要約】【課題】不揮発性半導体記憶装置において、書き込み電圧の低減でき、かつ大容量で高速化を図ることが困難であった。【解決手段】浮遊ゲート１３と、浮遊ゲートの両側に位置する基板内に形成された拡散層１４と、浮遊ゲートの両側に形成され、浮遊ゲートを駆動する制御ゲート１６とを有するメモリセルと、浮遊ゲートと同一の導電体層からなり、ゲート間絶縁膜１５を介して制御ゲート１６と隣接し、かつ基板上にゲート絶縁膜１２を介して形成された第１の部分１９と、制御ゲートと同一の導電体層からなり、第１の部分１９と隣接し、第１の部分１９と電気的に接続され、基板上に絶縁膜２０を介して形成された第２の部分２１と、浮遊ゲートと同一の導電体層からなり、第２の部分２１と隣接し、第２の部分２１と電気的に接続され、かつ基板上にゲート絶縁膜１２を介して形成された第３の部分２２とを有する選択ゲート及び配線２３と、選択ゲート及び配線の上記第２の部分２１に対応した基板内に形成された拡散層１４とを有するメモリセル選択用のトランジスタとを具備している。【選択図】      図２
2005045224.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を介して形成された第１導電体層からなる浮遊ゲートと、上記浮遊ゲートの両側に位置する上記基板内に形成されたソース又はドレイン領域となる第１の拡散層と、上記浮遊ゲートの両側に形成され、上記浮遊ゲートを駆動する第２導電体層からなる第１、第２の制御ゲートと、上記第１、第２の制御ゲートと上記浮遊ゲートとの間に形成されたゲート間絶縁膜とを有するメモリセルと、
上記第１導電体層と同一の導電体層からなり、上記ゲート間絶縁膜を介して上記第１、第２の制御ゲートの一方と隣接し、かつ上記基板上に上記ゲート絶縁膜を介して形成された第１の部分と、上記第２導電体層と同一の導電体層からなり、上記第１の部分と隣接し、上記第１の部分と電気的に接続され、上記基板上に絶縁膜を介して形成された第２の部分とを有する選択ゲート及び配線と、上記選択ゲート及び配線の上記第２の部分に対応した上記基板内に形成された第２の拡散層とを有するメモリセル選択用のトランジスタ
とを具備したことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記メモリセル選択用のトランジスタは、
前記第１導電体層と同一の導電体層からなり、前記第２の部分と隣接し、前記第２の部分と電気的に接続され、かつ前記基板上に前記ゲート絶縁膜を介して形成された第３の部分と、
上記第３の部分の両側のうち前記第２の拡散層が形成されている側とは反対側の前記基板内に形成された第３の拡散層とをさらに具備したことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
半導体基板上にゲート絶縁膜を介して形成された第１導電体層からなる浮遊ゲートと、上記浮遊ゲートの両側に位置する上記基板内に形成されたソース又はドレイン領域となる第１の拡散層と、上記浮遊ゲートの両側に形成され、上記浮遊ゲートを駆動する第２導電体層からなる第１、第２の制御ゲートと、上記第１、第２の制御ゲートと上記浮遊ゲートとの間に形成されたゲート間絶縁膜とを有するメモリセルと、
上記第１導電体層と同一の導電体層からなり、上記ゲート間絶縁膜を介して上記第１、第２の制御ゲートの一方と隣接し、かつ上記基板上に上記ゲート絶縁膜を介して形成された第１の部分と、上記第２導電体層と同一の導電体層からなり、上記第１の部分と隣接し、かつ上記第１の部分とは上記ゲート間絶縁膜を介して接する第２の部分と、上記第１の部分の上部の一部と上記第２の部分の上部側面及び上部とを連続して覆うように形成され、上記第１の部分と第２の部分とを電気的に接続する導電体膜とを有する選択ゲート及び配線と、上記選択ゲート及び配線の上記第２の部分に対応した上記基板内に形成された第２の拡散層とを有するメモリセル選択用のトランジスタ
とを具備したことを特徴とする不揮発性半導体記憶装置。
【請求項４】
前記メモリセル選択用のトランジスタは、
前記第１導電体層と同一の導電体層からなり、前記ゲート間絶縁膜を介して前記第２の部分と接し、かつ前記基板上に前記ゲート絶縁膜を介して形成され、前記導電体膜がその上部の一部上まで延長された第３の部分と、
上記第３の部分の両側のうち前記第２の拡散層が形成されている側とは反対側の前記基板内に形成された第３の拡散層とをさらに具備したことを特徴とする請求項４記載の不揮発性半導体記憶装置。
【請求項５】
前記第１、第２の制御ゲートと前記浮遊ゲートとの間に形成された前記ゲート間絶縁膜は、前記第１、第２の制御ゲートと前記第１の拡散層との間の位置まで延長して形成されていることを特徴とする請求項１乃至４のいずれか１項記載の不揮発性半導体記憶装置。
【請求項６】
前記第１、第２の拡散層の配列方向と平行する方向に延長するように前記基板に形成された素子分離用の溝と、
上記溝内に形成された素子分離用の絶縁膜
とをさらに具備したことを特徴とする請求項１乃至４のいずれか１項記載の不揮発性半導体記憶装置。
【請求項７】
前記第１、第２の制御ゲートの上面には金属サリサイド層が形成されていることを特徴とする請求項１乃至４のいずれか１項記載の不揮発性半導体記憶装置。
【請求項８】
前記第１、第２導電体層がポリシリコンであることを特徴とする請求項１乃至４のいずれか１項記載の不揮発性半導体記憶装置。
【請求項９】
前記第１、第２導電体層が、チタン、タングステン、チタン窒化物のいずれか１つあるいは、これらの少なくとも２つの積層膜により形成されることを特徴とする請求項１乃至４のいずれか１項記載の不揮発性半導体記憶装置。
【請求項１０】
前記第１、第２導電体層が、チタン、コバルトあるいはニッケル金属のサリサイド構造であることを特徴とする請求項１乃至４のいずれか１項記載の不揮発性半導体記憶装置。
【請求項１１】
前記ゲート絶縁膜は、シリコン酸化物、シリコン窒化物、アルミニウム酸化物、ハフニウム酸化物、ジルコニア酸化物のいずれか１つあるいは、これらの少なくとも２つの積層膜により構成されていることを特徴とする請求項１乃至４のいずれか１項記載の不揮発性半導体記憶装置。
【請求項１２】
前記ゲート間絶縁膜は、シリコン酸化物、シリコン窒化物、アルミニウム酸化物、ハフニウム酸化物、ジルコニア酸化物のいずれか１つあるいは、これらの少なくとも２つの積層膜により構成されていることを特徴とする請求項１乃至４のいずれか１項記載の不揮発性半導体記憶装置。
【請求項１３】
前記導電体膜は、金属サリサイド層で構成されていることを特徴とする請求項３または４記載の不揮発性半導体記憶装置。
【請求項１４】
前記メモリセルは複数個設けられ、これら複数個のメモリセルがＮＡＮＤ型に接続されていることを特徴とする請求項１乃至４のいずれか１項記載の不揮発性半導体記憶装置。
【請求項１５】
前記メモリセルは複数個設けられ、これら複数個のメモリセルがＡＮＤ型に接続されていることを特徴とする請求項１乃至４のいずれか１項記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は浮遊ゲートを有する不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
図４４乃至図４７は、従来のＳＴＩ（Shallow Trench Isolation）を用いたＮＡＮＤ型ＥＥＰＲＯＭを示している、図４４は平面図であり、図４５は図４４のIVXV−IVXV線に沿った断面図であり、図４６は図４４のIVXVI−IVXVI線に沿った断面図である。図４４に示すように、シリコン基板（Si-sub）上にトンネル絶縁膜としてのゲート絶縁膜ＧＩが形成され、その上に浮遊ゲートＦＧが形成されている。浮遊ゲートＦＧは隣接するセル間で切断され、電気的に絶縁されている。この浮遊ゲートＦＧを切断する構造を、スリットと呼ぶ。スリット内の浮遊ゲートＦＧの側壁及び浮遊ゲートＦＧ上部はゲート間絶縁膜ＩＧＩで覆われている。トンネル絶縁膜及びゲート間絶縁膜で浮遊ゲートＦＧを覆うことにより、浮遊ゲートＦＧに長期間電荷を保持することが可能となる。
【０００３】
ゲート間絶縁膜ＩＧＩの上に制御ゲートＣＧが形成されている。制御ゲートＣＧは、通常多数のセルトランジスタで共有され、同時に多数のセルトランジスタを駆動する機能を有し、ワード線ＷＬと表記する。
【０００４】
図４６に示す断面方向は、通常ビット線ＢＬ方向と表記される。ビット線ＢＬ方向では、スタックゲート構造が基板上に並んだ構造となる。各セルトランジスタは、レジストあるいは加工マスク層を用いて自己整合的に加工される。選択ゲート（メモリセル選択用のトランジスタ）を介して複数のセルが直列接続されるＮＡＮＤ型メモリでは、隣接するセル間でそれぞれのソースとドレインが共有され、セル面積の縮小が図られている。各ワード線ＷＬの相互間は微細加工の最小寸法で加工されている。
【０００５】
浮遊ゲートＦＧへの電子の注入は、制御ゲートＣＧに高い書き込み電位を与え、基板をグランドに接地することにより行われる。セルトランジスタの微細化に伴い隣接セル間及び浮遊ゲートＦＧと周辺構造との寄生容量が増大している。このため、セルトランジスタの書き込み電圧は、書き込み速度の高速化を図るために高電圧化する傾向にある。書き込み電圧の高電圧化のためには、制御ゲートＣＧ間の絶縁耐圧の確保及び、ワード線駆動回路の高耐圧化が必要である。このため、メモリ素子の高密度化及び高速化にとって大きな問題となる。
【０００６】
図４６の構造から書き込み時の電位を概算する。制御ゲートＣＧと浮遊ゲートＦＧ間、及び浮遊ゲートＦＧと基板間は、それぞれゲート絶縁膜、トンネル絶縁膜を挟んだキャパシタとみなすことができる。このため、制御ゲートＣＧからみたメモリセルは２つのキャパシタが直列に接続された構造と等価である。
【０００７】
図４７は、制御ゲートＣＧと浮遊ゲートＦＧ間のキャパシタ容量をＣip、浮遊ゲートＦＧと基板間のキャパシタ容量をＣtoxとした場合のセル１個分の等価回路を示している。制御ゲートＣＧに書き込み用高電位（Ｖpgm＝Ｖcg）を与えたときの浮遊ゲートＦＧの電位Ｖfgは、ＣipとＣtoxとの容量結合により決定され、次の式で概算される。
【０００８】
Ｖfg＝Ｃｒ×（Ｖcg−Ｖｔ＋Ｖt0）
Ｃｒ＝Ｃip／（Ｃip＋Ｃtox）
上式において、Ｖｔはセルトランジスタの閾値電圧、Ｖt0は浮遊ゲートＦＧに電荷が全く入っていない場合の閾値電圧（中性閾値電圧）を表している。
【０００９】
浮遊ゲートＦＧの電位Ｖfgが大きいほどトンネル絶縁膜には高電界がかかり、浮遊ゲートＦＧへの電子の注入が起こり易くなる。上式より、Ｖcgを一定とした場合において、Ｖfgを大きくするためには、容量比（Ｃｒ）を大きくすれば良いことが分かる。すなわち、書き込み電位を低減するためには、ＣipをＣtoxに対して大きくすることが必要である。
【００１０】
キャパシタの容量は、電極間に設けられた薄膜の誘電率及び対向電極の面積に比例し、対向電極間の距離に反比例する。書き込み／消去のため電荷を通過させるトンネル絶縁膜にリーク電流が流れると書き込み／消去を阻害する。このため、Ｃipを増大させるためには通常、ゲート絶縁膜と浮遊ゲートＦＧ、制御ゲートＣＧとの接触面積を増大させる手法が用いられている。例えば、スリット幅を抑制して浮遊ゲートＦＧ上面の幅（図４５中の寸法１ａ）を大きくする。あるいは、浮遊ゲートＦＧの膜厚を厚くして浮遊ゲートＦＧの側壁の長さ（図４５中の寸法１ｂ）を伸ばすといった技術が開発されている。
【００１１】
しかし、その結果、ゲートや配線材と比較してスリット加工寸法を極端に微細化する必要があり、且つ、浮遊ゲートＦＧの厚膜化によりゲートの加工難易度が増大している。さらに、微細化に伴い、ワード線ＷＬの相互間で対向するＦＧ−ＦＧ間の寄生容量が増大する。このように、容量比を維持することはセルトランジスタの微細化に対して大きな阻害要因となってきている。
【００１２】
そこで、浮遊ゲートＦＧや制御ゲートＣＧの構成を変えることにより、書き込み電圧を低電圧化する技術が考えられている。
【００１３】
例えば、ブースタプレートと浮遊ゲート間の容量を増大させ、低電圧で書き込み／消去／読み出し動作が可能なＮＡＮＤ型ＥＥＰＲＯＭが開発されている（特許文献１）。
【００１４】
また、浮遊ゲートと制御ゲートとのカップリング比を大きくし、書き込み電圧を低減させ、素子の微細化を図った不揮発性記憶素子が開発されている（特許文献２）。
【００１５】
さらに、制御ゲートの両側壁に浮遊ゲートを形成し、書き込み、消去、読出し特性を向上させたＭＯＳＦＥＴを記憶素子とする不揮発性半導体記憶装置が開発されている（特許文献３）。
【００１６】
また、浮遊ゲートに隣接してアシストゲートを配置したＡＧ−ＡＮＤメモリセルが開発されている（非特許文献１）。
【００１７】
しかし、上記した従来の技術によっても、制御ゲート浮遊ゲート間の容量を増大することが困難であり、書き込み電圧を低減し、高集積化、高速化を図ることが困難であった。
【００１８】
さらに、従来では、メモリセル選択用トランジスタの選択ゲートは、端部に位置する制御ゲートと浮遊ゲートとを電気的に接続することで構成される。
【００１９】
このように、メモリセルトランジスタ及びメモリセル選択用トランジスタを２層のゲート構造とすると、メモリセルを微細化する際に、微細前と同じカップリング容量を維持するためにはゲートの高さをより高くする必要が生じる。このため、このような構造では、メモリセル選択用トランジスタもゲートの高さが高くなり、ゲート加工が困難となる。
【００２０】
また、メモリセル選択用トランジスタは、メモリセルトランジスタに比較して優れたカットオフ特性が必要であるため、メモリセルトランジスタと比べてチャネル長が十分に大きくなるように形成される。このため、メモリセル選択用トランジスタの形成により、メモリセルの周期性が大幅に崩れ、メモリセル列の両端に位置するメモリセルのチャネル長の調整が困難になる。さらに、メモリセル列のリソグラフィのマージンが低下するという問題が生じる。
【特許文献１】特開平１１−１４５４２９号公報
【特許文献２】特開２００２−２１７３１８号公報
【特許文献３】特開２００２−５０７０３号公報
【非特許文献１】2002 IEEE, 952-IEDM, 21.6.1, 10-MB/s Multi-Level Programming of Gb-Scale Flash Memory Enabled by New AG-AND Cell Technology
【発明の開示】
【発明が解決しようとする課題】
【００２１】
この発明は上記のような事情を考慮してなされたものであり、その目的は、書き込み電圧の低減でき、かつ大容量で高速化が実現できると共に、カットオフ特性の優れたメモリセル選択用トランジスタをメモリセルに影響を与えないで形成することができる不揮発性半導体記憶装置を提供することである。
【課題を解決するための手段】
【００２２】
この発明の不揮発性半導体記憶装置は、半導体基板上にゲート絶縁膜を介して形成された第１導電体層からなる浮遊ゲートと、上記浮遊ゲートの両側に位置する上記基板内に形成されたソース又はドレイン領域となる第１の拡散層と、上記浮遊ゲートの両側に形成され、上記浮遊ゲートを駆動する第２導電体層からなる第１、第２の制御ゲートと、上記第１、第２の制御ゲートと上記浮遊ゲートとの間に形成されたゲート間絶縁膜とを有するメモリセルと、上記第１導電体層と同一の導電体層からなり、上記ゲート間絶縁膜を介して上記第１、第２の制御ゲートの一方と隣接し、かつ上記基板上に上記ゲート絶縁膜を介して形成された第１の部分と、上記第２導電体層と同一の導電体層からなり、上記第１の部分と隣接し、上記第１の部分と電気的に接続され、上記基板上に絶縁膜を介して形成された第２の部分とを有する選択ゲート及び配線と、上記選択ゲート及び配線の上記第２の部分に対応した上記基板内に形成された第２の拡散層とを有するメモリセル選択用のトランジスタとを具備している。
【００２３】
さらに、この発明の不揮発性半導体記憶装置は、半導体基板上にゲート絶縁膜を介して形成された第１導電体層からなる浮遊ゲートと、上記浮遊ゲートの両側に位置する上記基板内に形成されたソース又はドレイン領域となる第１の拡散層と、上記浮遊ゲートの両側に形成され、上記浮遊ゲートを駆動する第２導電体層からなる第１、第２の制御ゲートと、上記第１、第２の制御ゲートと上記浮遊ゲートとの間に形成されたゲート間絶縁膜とを有するメモリセルと、上記第１導電体層と同一の導電体層からなり、上記ゲート間絶縁膜を介して上記第１、第２の制御ゲートの一方と隣接し、かつ上記基板上に上記ゲート絶縁膜を介して形成された第１の部分と、上記第２導電体層と同一の導電体層からなり、上記第１の部分と隣接し、かつ上記第１の部分と上記ゲート間絶縁膜を介して接する第２の部分と、上記第１の部分の上部の一部と上記第２の部分の上部側面及び上部とを連続して覆うように形成され、上記第１の部分と第２の部分とを電気的に接続する導電体膜とを有する選択ゲート及び配線と、上記選択ゲート及び配線の上記第２の部分に対応した上記基板内に形成された第２の拡散層とを有するメモリセル選択用のトランジスタとを具備している。
【発明の効果】
【００２４】
この発明によれば、書き込み電圧の低減でき、かつ大容量で高速化が実現できると共に、カットオフ特性の優れたメモリセル選択用トランジスタをメモリセルに影響を与えないで形成できる不揮発性半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００２５】
以下、この発明を実施の形態により説明する。
【００２６】
（第１の実施形態）
図１乃至図４は、第１の実施形態に係る不揮発性半導体記憶装置におけるセルアレイの構成を示している。図１はセルアレイの平面図であり、図２は図１のII−II線に沿った断面図であり、図３は図１のIII−III線に沿った断面図であり、図４は図１のIV−IV線に沿った断面図である。
【００２７】
第１の実施形態に係るセルアレイは、直列接続されてメモリセル列を構成する複数のメモリセルと、メモリセル列に接続されたメモリセル選択用トランジスタとから構成されている。
【００２８】
メモリセルには、シリコン半導体基板１１上にゲート絶縁膜１２を介して形成された浮遊ゲート１３（ＦＧ）と、浮遊ゲート１３の両側に位置する基板１１内に形成されたソース又はドレイン領域としての拡散層１４と、浮遊ゲート１３の両側にゲート間絶縁膜１５を介して形成された第１、第２の制御ゲート（ＣＧ）１６とが設けられている。なお、第１、第２の制御ゲート（ＣＧ）１６は、隣接するメモリセル間で共有されている。上記ゲート間絶縁膜１５は、第１、第２の制御ゲート１６の上部を除く周囲を囲むように、つまり拡散層１４との間の位置まで延長して形成されている。さらに第１、第２の制御ゲート１６の上部には金属サリサイド層１７が形成されている。また、浮遊ゲート１３上には絶縁物からなるマスク層１８が形成されている。
【００２９】
メモリセル選択用のトランジスタには、浮遊ゲート１３と同一の導電体層からなり、ゲート間絶縁膜１５を介して上記第１、第２の制御ゲート１６の一方と隣接し、かつ基板１１上にゲート絶縁膜１２を介して形成された第１の部分１９と、制御ゲート１６と同一の導電体層からなり、第１の部分１９と隣接し、かつ第１の部分１９と電気的に接続され、基板１１上に絶縁膜２０を介して形成された第２の部分２１と、制御ゲート１６と同一の導電体層からなり、第２の部分２１と隣接し、第２の部分２１と電気的に接続され、かつ基板１１上にゲート絶縁膜１２を介して形成された第３の部分２２とからなる選択ゲート及び配線２３が形成されている。
【００３０】
そして、浮遊ゲート１３と同様に、選択ゲート及び配線２３の第１、第３の部分１９、２２の上部にはマスク層１８が形成され、制御ゲート１６と同様に、選択ゲート及び配線２３の第２の部分２１の上部には金属サリサイド層１７が形成されている。第２の部分２１に対応した基板１１内には拡散層１４が形成されている。また、第３の部分２２の両側のうち拡散層１４が形成されている側とは反対側の基板１１内には拡散層２４が形成されている。この拡散層２４は共通ソース線あるいはビット線に接続される。この拡散層２４の表面にも金属サリサイド層１７が形成されている。
【００３１】
選択ゲート及び配線２３の第３の部分２２の側壁上には、絶縁物からなるスペーサ２５が形成されている。このスペーサ２５は単一層の絶縁膜で構成してもよく、あるいは複数層の絶縁膜で構成してもよい。さらに、基板全面には層間絶縁膜２６が堆積されている。
【００３２】
図３及び図４に示すように、基板１１には、上記拡散層１４、２４の配列方向と平行するように延長された素子分離用（ＳＴＩ）の浅い溝２７が形成される。そして、この溝２７内に素子分離用の絶縁膜２８が埋め込まれることにより、複数のメモリセル列が相互に分離される。
【００３３】
従来のセルは、１つの制御ゲートにより１つの浮遊ゲートを駆動していた。これに対して、第１の実施形態におけるメモリセルでは、浮遊ゲート１３はその両側に位置する２つの制御ゲート１６により駆動される。
【００３４】
また、メモリセル選択用トランジスタは、選択ゲート及び配線２３と、第２の部分２１の下部に位置する拡散層１４と、拡散層２４と、拡散層１４相互間のチャネル領域と、拡散層１４、２４相互間のチャネル領域とから構成されている。ここで、選択ゲート及び配線２３の第１の部分１９と第３の部分２２とが選択ゲートとして働き、第２の部分２１は選択ゲートの配線として使用される。すなわち、第２の部分２１に駆動電圧が印加され、この電圧がその両側に位置する第１の部分１９と第３の部分２２に供給されることで、第１の部分１９と第３の部分２２の下部に位置する基板１１の表面に反転チャネルが形成され、これによりメモリセル列端部の拡散層１４と拡散層２４との間が電気的に接続され、メモリセル列が選択される。
【００３５】
図５は、第１の実施形態のセルの等価回路を示している。ここで、Ｃipは２つの制御ゲートＣＧと浮遊ゲートＦＧ間の容量、Ｃip_extは２つの制御ゲートＣＧと基板間の容量、Ｃtoxは浮遊ゲートＦＧと基板間の容量である。この等価回路において、１つの浮遊ゲートＦＧに隣接する２つの制御ゲートＣＧが同電位（Ｖcg）であったとすると、浮遊ゲートの電位Ｖfgを決定する容量比（Ｃｒ）は、次式で概算される。
【００３６】
Ｃｒ＝Ｃip／（Ｃip＋Ｃtox）
＝（２・εip・Ｗ・Ｔfg／Ｔip）／（（２・εip・Ｗ・Ｔfg／Ｔip)
＋εtox・Ｗ・Ｌ／Ｔtox）
ここで、εipはゲート間絶縁膜の誘電率、εtoxはゲート絶縁膜の誘電率、Ｗはセルトランジスタのチャネル幅、Ｌはセルトランジスタのゲート長、Ｔfgは浮遊ゲートＦＧの膜厚、Ｔtoxはゲート絶縁膜の膜厚、Ｔipはゲート間絶縁膜の膜厚である。
【００３７】
上記式より、本実施形態のセルトランジスタは、最小加工寸法となるべきトランジスタのチャネル幅やゲート長を変えなくとも、浮遊ゲート１３の膜厚Ｔfgを大きくすることにより、Ｃｒを大きくすることが可能であることが分かる。これは、セルを微細化しても、容量比を改善できることを意味する。
【００３８】
また、図２に示すように、浮遊ゲート１３相互間のスペースは、制御ゲート１６によりほぼ完全に埋め込まれている。このため、従来のセルで問題となっていたワード線ＷＬ方向に隣接する浮遊ゲート相互間の結合容量、及び、セルトランジスタのソース／ドレイン領域が形成される基板と浮遊ゲートとのフリンジ容量の２つの寄生容量が殆んど遮蔽されている。
【００３９】
以上のことから、第１の実施形態のセルは、寄生容量の増加を考慮することなく、浮遊ゲート１３の膜厚を厚くすることにより、容量比を確保することができる。その結果、セルトランジスタのゲート長や、チャネル幅などを微細化しても容量比を増大させることができる。しかも、容量比を増大できるため、書き込み電圧を低減化することができる。したがって、第１の実施形態によれば、セルの微細化と書き込み電圧の低減化とを同時に満たすことが可能である。
【００４０】
さらに、メモリセルを選択する選択用トランジスタの選択ゲート及び配線２３は、従来のような２層構造ではなく、単層構造なので、ゲートの高さが低くなり、容易にゲート加工ができる。
【００４１】
しかも、メモリセル選択用トランジスタの選択ゲート及び配線２３は、その中央にメモリセル列の制御ゲート１６とほぼ同じ構造の第２の部分２１と、それぞれメモリセル列の浮遊ゲート１３とほぼ同じ構造の第１、第３の部分１９、２２とを一列に配置し、これらを相互に接続した構成を有する。すなわち、メモリセル選択用トランジスタは、メモリセルトランジスタと比べてチャネル長が十分に大きいため、メモリセルトランジスタに比較して優れたカットオフ特性を有する。
【００４２】
次に、第１の実施形態に係る不揮発性半導体記憶装置の製造方法について、図６乃至図１３を参照して説明する。なお、図６乃至図１３は図２の断面に相当している。
【００４３】
先ず、図６に示すように、シリコン半導体基板１１上に、シリコン酸化物、シリコン窒化物、アルミニウム酸化物、ハフニウム酸化物、ジルコニア酸化物のいずれか１つあるいは、これらの少なくとも２つの積層膜からなるゲート絶縁膜１２が形成される。このゲート絶縁膜１２の上に浮遊ゲートとなる導電材料、例えばポリシリコン層３０、マスク層１８が順次形成される。このマスク層１８は、例えばシリコン酸化膜、又はシリコン窒化膜等の絶縁物が使用される。このマスク層１８は、ポリシリコン層３０をエッチングする際、ポリシリコン層３０と選択比が得られることが最低条件である。しかし、後述するＳＴＩを形成する際のＣＭＰ（Chemical Mechanical Polishing）工程においては、埋め込み用絶縁膜と選択比が得られ、制御ゲートを形成する際のＣＭＰ工程においては制御ゲートとの選択比が得られることがより望ましい。この後、マスク層１８はリソグラフィ工程と選択エッチング工程によりパターニングされる。このパターニングされたマスク層１８を用いてポリシリコン層３０、ゲート絶縁膜１２、基板１１が順次にエッチングされ、図３及び図４に示す素子分離用の浅い溝２７が形成される。次に、全面に例えばシリコン酸化膜からなる絶縁膜２８が、例えばＣＶＤ(Chemical Vapor Deposition)により形成され、基板１１に形成された溝２７（図３及び図４に図示）が埋め込まれる。続いて、マスク層１８をストッパーとして、ＣＭＰ工程により絶縁膜２８がマスク層１８まで研磨され、ＳＴＩが形成される。
【００４４】
続いて、図７に示すように、リソグラフィ工程と選択エッチング工程が行なわれ、マスク層１８、ポリシリコン層３０及びゲート絶縁膜１２がエッチングされ、浮遊ゲートの加工が行われる。この結果、メモリセル列ではポリシリコン層３０からなる各メモリセルの浮遊ゲート１３が形成される。このとき、メモリセル列の最端部の浮遊ゲート１３と隣り合うように、選択ゲート及び配線２３の第１の部分１９がポリシリコン層３０により形成される。また、一対の第１の部分１９の相互間には、図２中に示される選択ゲート及び配線２３の第３の部分２２と拡散層２４を形成するためのスペース分だけ、マスク層１８、ポリシリコン層３０及びゲート絶縁膜１２が残される。続いて、全面に酸化膜が形成された後、基板１１内に不純物イオンが注入され、セルトランジスタのソース／ドレイン領域（Ｓ／Ｄ）となる拡散層１４が形成される。次に、イオン注入の際に使用された酸化膜が全面剥離された後、全面にゲート間絶縁膜１５が形成される。このゲート間絶縁膜１５は、例えばシリコン酸化物、シリコン窒化物、アルミニウム酸化物、ハフニウム酸化物、ジルコニア酸化物のいずれか１つあるいは、これらの少なくとも２つの積層膜により形成される。一例として、シリコン酸化物、シリコン窒化物及びシリコン酸化物からなる３層のいわゆるＯＮＯ膜を用いることができる。
【００４５】
続いて、図８に示すように、メモリセル列及びこれに続く選択ゲート及び配線２３の第１の部分１９の一部上を連続して覆うようなパターンを有するマスク層３１が形成され、このマスク層３１でマスクされた状態でゲート間絶縁膜１５が剥離される。
【００４６】
この後、図９に示すように、マスク層３１が剥離され、さらに露出している基板表面に絶縁膜２０が形成された後に、制御ゲート及び選択ゲート及び配線の一部となる導電材料、例えばポリシリコン層３２がＣＶＤにより形成される。
【００４７】
続いて、図１０に示すように、ＣＭＰ工程によりポリシリコン層３２が浮遊ゲート１３上のマスク層１８まで研磨され、平坦化される。このとき、マスク層１８上に残っているゲート間絶縁膜１５も除去される。これにより、メモリセル列では、浮遊ゲート１３相互間にポリシリコン層３２からなる制御ゲート１６が形成され、メモリセル選択用トランジスタの領域では選択ゲート及び配線２３の第１の部分１９と隣接するようにポリシリコン層３２からなる第２の部分２１が形成される。
【００４８】
次に、図１１に示すように、全面にレジスト層が堆積され、リソグラフィ工程と選択エッチング工程が行なわれ、パターニングされたレジスト層をマスクに、メモリセル選択用トランジスタの領域で残っているマスク層１８、ポリシリコン層３０及びその下部のゲート絶縁膜１２がエッチングされる。この結果、メモリセル選択用トランジスタの領域において、選択ゲート及び配線２３の第２の部分２０と隣接するようにポリシリコン層３０からなる第３の部分２２が形成される。続いて、レジスト層が全面剥離された後、スペーサを形成するための絶縁物が全面に堆積され、この後、ＲＩＥにより絶縁物がエッチングされ、第３の部分２２の側壁上にスペーサ２５が形成される。先に説明したように、このスペーサ２５は単一の絶縁膜で構成してもよく、あるいは複数層の絶縁膜で構成してもよい。スペーサ２５が形成された後、全面に酸化膜が形成され、基板１１内に不純物イオンが注入されて、メモリセル選択用トランジスタのソース／ドレイン領域（Ｓ／Ｄ）の一方となる拡散層２４が形成される。この後、イオン注入の際に使用された酸化膜が全面剥離される。
【００４９】
次に、図１２に示すように、全面に金属薄膜が堆積された後に加熱処理が行われ、マスク層１８をサリサイド反応の制御膜として使用することにより、制御ゲート１６の上部に金属サリサイド層１７が形成され、かつ選択ゲート及び配線２３の第２の部分２０の上部、拡散層２４の表面に金属サリサイド層１７がそれぞれ形成される。未反応の金属薄膜は、この後、除去される。
【００５０】
この後、図１３に示すように全面に層間絶縁膜２６が形成され、さらにこの層間絶縁膜２６に対し、拡散層２４の表面に通じる開口が形成された後、この開口を埋めるようにコンタクトが形成される。
【００５１】
なお、制御ゲート１６はサリサイド構造を有する場合を説明したが、本実施形態において、制御ゲート１６は浮遊ゲート１３に対して自己整合的に形成されるため、制御ゲート１６上面に金属配線を形成することも可能である。さらに、制御ゲート１６自体を金属材料で形成することももちろん可能である。このような態様に対応して、制御ゲート１６及び選択ゲート及び配線２３の第２の部分２１には、次のような材料を適用できる。
【００５２】
サリサイド構造に適用される金属材料としては、例えばチタン、コバルトあるいはニッケルがある。また、制御ゲート１６及び選択ゲート及び配線２３の第２の部分２１自体を金属材料とする場合、例えばチタン、タングステン、タングステン窒化物、チタン窒化物のいずれか１つあるいは少なくとも２つの積層膜を適用することが可能である。
【００５３】
本実施形態において、制御ゲート１６はゲート間絶縁膜１５を介して浮遊ゲート１３の両側面に形成される。このため、浮遊ゲート１３と制御ゲート１６の容量結合が従来に比較して増加する。制御ゲート１６の配線は抵抗値が十分低い材料とする必要があり、上部に形成された金属サリサイド層１７は制御ゲート１６の配線抵抗値を下げることに役立つ。
【００５４】
また、メモリセル選択用トランジスタの選択ゲート及び配線２３は、メモリセル列の浮遊ゲート１３及び制御ゲート１６との配列状態をそのまま踏襲して形成される。このため、メモリセル選択用トランジスタを形成することにより、メモリセルの周期性が大幅に崩れ、メモリセル列の両端に位置するメモリセルのチャネル長が変動するおそれはなくなる。これにより、メモリセル列のリソグラフィのマージンが低下する問題も解消できる。
【００５５】
（第２の実施形態）
図１４は、第２の実施形態に係る不揮発性半導体記憶装置におけるセルアレイの構成を示しており、第１の実施形態における図２の断面と対応している。なお、図１４において、図２と対応する箇所には同じ符号を付してその説明は省略する。
【００５６】
第１の実施形態に係るセルアレイでは、選択ゲート及び配線２３が第１、第２及び第３の部分１９、２１、２２からなる３つの部分で構成される場合について説明した。
【００５７】
これに対し、この第２の実施形態では、選択ゲート及び配線２３が第１及び第２の部分１９、２１からなり、第３の部分２２は省略されている。
【００５８】
このような構成において、第１の部分１９は選択ゲートとして働き、第２の部分２１は選択ゲートに駆動電圧を供給する配線として働く。
【００５９】
なお、この第２実施形態では、第２の部分２１下部の基板１１に形成される拡散層１４は拡散層２４と接続され、スペーサ２５は第２の部分２１の側壁上に形成されている。
【００６０】
第２の実施形態におけるメモリセルでも、浮遊ゲート１３はその両側に位置する２つの制御ゲート１６により駆動される。このことから、第２の実施形態のセルは、寄生容量の増加を考慮することなく、浮遊ゲートの膜厚を厚くすることにより、容量比を確保することができる。その結果、セルトランジスタのゲート長や、チャネル幅などを微細化しても容量比を増大させることができる。しかも、容量比を増大できるため、書き込み電圧を低減化することができる。したがって、第２の実施形態によれば、セルの微細化と書き込み電圧の低減化とを同時に満たすことが可能である。
【００６１】
さらに、選択用トランジスタの選択ゲート及び配線２３は、従来のような２層構造ではなく、単層構造なので、ゲートの高さが低くなり、容易にゲート加工ができる。
【００６２】
しかも、メモリセル選択用トランジスタの選択ゲート及び配線２３は、メモリセル列の浮遊ゲート１３とほぼ同じ構造の第１の部分１９と、制御ゲート１６とほぼ同じ構造の第２の部分２１とを一列に配置し、これらを相互に接続した構成を有する。すなわち、メモリセル選択用トランジスタは、メモリセルトランジスタと比べてチャネル長が十分に大きいため、メモリセルトランジスタに比較して優れたカットオフ特性を有する。
【００６３】
第２の実施形態に係る不揮発性半導体記憶装置は、第１の実施形態に係る不揮発性半導体記憶装置を製造するときの図１１の工程の際に、第２の部分２１と接しているポリシリコン層３０及びその上部のマスク層１８が全て除去されるようにし、その後は第１の実施形態の場合と同様の工程を実施することで製造できる。
【００６４】
（第３の実施形態）
図１５は、第３の実施形態に係る不揮発性半導体記憶装置におけるセルアレイの構成を示しており、第１の実施形態における図２の断面と対応している。なお、図１５において、図２と対応する箇所には同じ符号を付してその説明は省略する。
【００６５】
第１の実施形態に係るセルアレイでは、選択ゲート及び配線２３を構成する第１、第２及び第３の部分１９、２１、２２が直接に接している場合について説明した。
【００６６】
これに対し、この第３の実施形態では、第２の部分２１を囲むようにその周囲にゲート間絶縁膜１５が残されており、第２の部分２１と第１及び第３の部分１９、２２は直接に接していない。
【００６７】
そこで、この第３の実施形態では、第２の部分２１の周囲に形成されているゲート間絶縁膜１５の上部の一部が、これと接しているマスク層１８の一部と共に除去され、これによって露出した面に、第２の部分２１の上部に金属サリサイド層１７を形成する際に、同時に金属サリサイド層１７を形成することで、この金属サリサイド層１７によって第１、第２及び第３の部分１９、２１、２２が相互に接続されるようにしたものである。
【００６８】
つまり、選択ゲート及び配線２３は、浮遊ゲート１６と同一の導電体層からなり、ゲート間絶縁膜１５を介して制御ゲート１６と隣接し、かつ基板１１上にゲート絶縁膜１２を介して形成された第１の部分１９と、制御ゲート１６と同一の導電体層からなり、ゲート間絶縁膜１５を介して第１の部分１９と接する第２の部分２１と、浮遊ゲート１６と同一の導電体層からなり、ゲート間絶縁膜１５を介して第２の部分２１と接し、かつ基板１１上にゲート絶縁膜１２を介して形成された第３の部分２２と、第１の部分１９の上部の一部と第２の部分２１の上部側面及び上部と第３の部分２２の上部の一部を連続して覆うように形成され、第１の部分１９と第２の部分２１と第３の部分２２とを電気的に接続する導電体膜としての金属サリサイド層１７とを有している。
【００６９】
第３の実施形態におけるメモリセルでも、浮遊ゲート１３はその両側に位置する２つの制御ゲート１６により駆動される。このことから、第３の実施形態のセルは、寄生容量の増加を考慮することなく、浮遊ゲートの膜厚を厚くすることにより、容量比を確保することができる。その結果、セルトランジスタのゲート長や、チャネル幅などを微細化しても容量比を増大させることができる。しかも、容量比を増大できるため、書き込み電圧を低減化することができる。したがって、第３の実施形態によれば、セルの微細化と書き込み電圧の低減化とを同時に満たすことが可能である。
【００７０】
さらに、メモリセルを選択する選択用トランジスタの選択ゲート及び配線２３は、従来のような２層構造ではなく、単層構造なので、ゲートの高さが低くなり、容易にゲート加工ができる。
【００７１】
しかも、メモリセル選択用トランジスタの選択ゲート及び配線２３は、その中央にメモリセル列の制御ゲート１６とほぼ同じ構造の第２の部分２１と、それぞれメモリセル列の浮遊ゲート１３とほぼ同じ構造の第１、第３の部分１９、２２とを一列に配置し、これらを相互に接続した構成を有する。すなわち、メモリセル選択用トランジスタは、メモリセルトランジスタと比べてチャネル長が十分に大きいため、メモリセルトランジスタに比較して優れたカットオフ特性を有する。
【００７２】
次に、第３の実施形態に係る不揮発性半導体記憶装置の製造方法について、図１６乃至図２３を参照して説明する。なお、図１６乃至図２３は図２の断面に相当している。
【００７３】
先ず、図１６に示すように、シリコン半導体基板１１上に例えばシリコン酸化物からなるゲート絶縁膜１２が形成される。このゲート絶縁膜１２の上に浮遊ゲートとなる例えばポリシリコン層３０、マスク層１８が順次形成される。このマスク層１８は、例えばシリコン酸化膜、又はシリコン窒化膜等の絶縁物が使用される。この後、マスク層１８はリソグラフィ工程と選択エッチング工程によりパターニングされる。このパターニングされたマスク層１８を用いてポリシリコン層３０、ゲート絶縁膜１２、基板１１が順次にエッチングされ、図３及び図４に示す素子分離用の浅い溝２７が形成される。次に、全面に例えばシリコン酸化膜からなる絶縁膜２８（図３及び図４に図示）が、例えばＣＶＤ(Chemical Vapor Deposition)により形成され、基板１１に形成された溝２７が埋め込まれる。続いて、マスク層３１をストッパーとして、ＣＭＰ工程により絶縁膜２８がマスク層１８まで研磨され、ＳＴＩが形成される。
【００７４】
続いて、図１７に示すように、リソグラフィ工程と選択エッチング工程が行なわれ、マスク層１８、ポリシリコン層３０及びゲート絶縁膜１２がエッチングされ、浮遊ゲートの加工が行われる。この結果、メモリセル列ではポリシリコン層３０からなる各メモリセルの浮遊ゲート１３が形成される。このとき、メモリセル列の最端部の浮遊ゲート１３と隣り合うように、選択ゲート及び配線２３の第１の部分１９がポリシリコン層３０により形成される。また、一対の第１の部分１９の相互間には、図１５中に示される選択ゲート及び配線２３の第３の部分２２と拡散層２４を形成するためのスペース分だけ、マスク層１８、ポリシリコン層３０及びゲート絶縁膜１２が残される。続いて、全面に酸化膜が形成された後、基板１１内に不純物イオンが注入され、セルトランジスタのソース／ドレイン領域（Ｓ／Ｄ）となる拡散層１４が形成される。次に、イオン注入の際に使用された酸化膜が全面剥離された後、全面にゲート間絶縁膜１５が形成される。このゲート間絶縁膜１５は、例えばシリコン酸化物、シリコン窒化物、アルミニウム酸化物、ハフニウム酸化物、ジルコニア酸化物のいずれか１つあるいは、これらの少なくとも２つの積層膜により形成される。一例として、シリコン酸化物、シリコン窒化物及びシリコン酸化物からなる３層のいわゆるＯＮＯ膜を用いることができる。
【００７５】
続いて、図１８に示すように、制御ゲート及び選択ゲート及び配線の一部となる例えばポリシリコン層３２がＣＶＤにより形成される。
【００７６】
続いて、図１９に示すように、ＣＭＰ工程によりポリシリコン層３２が浮遊ゲート１３上のマスク層１８まで研磨され、平坦化される。続いて、マスク層１８上に残っているゲート間絶縁膜１５が除去される。これにより、メモリセル列では、浮遊ゲート１３相互間にポリシリコン層３２からなる制御ゲート１６が形成され、メモリセル選択用トランジスタの領域では選択ゲート及び配線２３の第１の部分１９と隣接するようにポリシリコン層３２からなる第２の部分２１が形成される。
【００７７】
次に、図２０に示すように、全面にレジスト層が堆積され、リソグラフィ工程と選択エッチング工程が行なわれ、パターニングされたレジスト層をマスクに、メモリセル選択用トランジスタの領域で残っているマスク層１８、ポリシリコン層３０及びその下部のゲート絶縁膜１２がエッチングされる。この結果、メモリセル選択用トランジスタの領域において、選択ゲート及び配線２３の第２の部分２１と隣接するようにポリシリコン層３０からなる第３の部分２２が形成される。続いて、レジスト層が全面剥離された後、スペーサを形成するための絶縁物が全面に堆積され、この後、ＲＩＥにより絶縁物がエッチングされ、第３の部分２２の側壁上にスペーサ２５が形成される。スペーサ２５が形成された後、全面に酸化膜が形成され、基板１１内に不純物イオンが注入されて、メモリセル選択用トランジスタのソース／ドレイン領域（Ｓ／Ｄ）の一方となる拡散層２４が形成される。この後、イオン注入の際に使用された酸化膜が全面剥離される。
【００７８】
次に、図２１に示すように、マスク層が形成され、このマスク層を用いてエッチングが行われることで、選択ゲート及び配線２３の第２の部分２１の周囲に形成されているゲート間絶縁膜１５の上部の一部が、これと接しているマスク層１８の一部と共に除去され、開口部３３が形成される。
【００７９】
次に、図２２に示すように、全面に金属薄膜が堆積された後に加熱処理が行われ、マスク層１８をサリサイド反応の制御膜として使用することにより、制御ゲート１６の上部に金属サリサイド層１７が形成され、かつ選択ゲート及び配線２３の第２の部分２１の上部、拡散層２４の表面に金属サリサイド層１７がそれぞれ形成される。このとき、同時に、第１の部分１９の上部の一部と、第２の部分２１の上部側面及び上部と、第３の部分２２の上部の一部を連続して覆うように金属サリサイド層１７が形成される。この後、未反応の金属薄膜は除去される。
【００８０】
次に、図２３に示すように全面に層間絶縁膜２６が形成され、さらにこの層間絶縁膜２６に対し、拡散層２４の表面に通じる開口が形成された後、この開口を埋めるようにコンタクトが形成される。
【００８１】
本実施形態において、制御ゲート１６はゲート間絶縁膜１５を介して浮遊ゲート１３の両側面に形成される。このため、浮遊ゲート１３と制御ゲート１６の容量結合が従来に比較して増加する。制御ゲート１６の配線は抵抗値が十分低い材料とする必要があり、上部に形成された金属サリサイド層１７は制御ゲート１６の配線抵抗値を下げることに役立つ。
【００８２】
また、メモリセル選択用トランジスタの選択ゲート及び配線２３は、メモリセル列の浮遊ゲート１３及び制御ゲート１６との配列状態をそのまま踏襲して形成される。このため、メモリセル選択用トランジスタを形成することにより、メモリセルの周期性が大幅に崩れ、メモリセル列の両端に位置するメモリセルのチャネル長が変動するおそれはなくなる。これにより、メモリセル列のリソグラフィのマージンが低下する問題も解消できる。
【００８３】
なお、図２２の工程の後に、全面に配線用金属を形成し、これをパターニングして選択ゲート及び配線２３の金属サリサイド層１７上に配線を形成することで、配線抵抗を削減することもできる。
【００８４】
（第４の実施形態）
図２４は、第４の実施形態に係る不揮発性半導体記憶装置におけるセルアレイの構成を示しており、第３の実施形態における図１５の断面と対応している。なお、図２４において、図１５と対応する箇所には同じ符号を付してその説明は省略する。
【００８５】
第３の実施形態に係るセルアレイでは、選択ゲート及び配線２３が第１、第２及び第３の部分１９、２１、２２とこれらを相互に接続する金属サリサイド層１７とで構成される場合について説明した。
【００８６】
これに対し、この第４の実施形態では、選択ゲート及び配線２３が第１及び第２の部分１９、２１とこれらを相互に接続する金属サリサイド層１７とからなり、第３の部分２２は省略されている。
【００８７】
このような構成において、第１の部分１９は選択ゲートとして働き、第２の部分２１は選択ゲートに駆動電圧を供給する配線として働く。
【００８８】
なお、この第４の実施形態では、第２の部分２１下部の基板１１に形成される拡散層１４は拡散層２４と接続され、スペーサ２５は第２の部分２１の側壁上に形成されている。また、本例では、選択ゲート及び配線２３の第１及び第２の部分１９、２１における金属サリサイド層１７上に配線３４が形成されている場合を示している。
【００８９】
第４の実施形態におけるメモリセルでも、浮遊ゲート１３はその両側に位置する２つの制御ゲート１６により駆動される。このことから、第４の実施形態のセルは、寄生容量の増加を考慮することなく、浮遊ゲートの膜厚を厚くすることにより、容量比を確保することができる。その結果、セルトランジスタのゲート長や、チャネル幅などを微細化しても容量比を増大させることができる。しかも、容量比を増大できるため、書き込み電圧を低減化することができる。したがって、第４の実施形態によれば、セルの微細化と書き込み電圧の低減化とを同時に満たすことが可能である。
【００９０】
さらに、選択用トランジスタの選択ゲート及び配線２３は、従来のような２層構造ではなく、単層構造なので、ゲートの高さが低くなり、容易にゲート加工ができる。
【００９１】
しかも、メモリセル選択用トランジスタの選択ゲート及び配線２３は、メモリセル列の浮遊ゲート１３とほぼ同じ構造の第１の部分１９と、制御ゲート１６とほぼ同じ構造の第２の部分２１とを一列に配置し、これらを相互に接続した構成を有する。すなわち、メモリセル選択用トランジスタは、メモリセルトランジスタと比べてチャネル長が十分に大きいため、メモリセルトランジスタに比較して優れたカットオフ特性を有する。
【００９２】
第４の実施形態に係る不揮発性半導体記憶装置は、第３の実施形態に係る不揮発性半導体記憶装置を製造するときの図２０の工程の際に、第２の部分２１と接しているポリシリコン層３０及びその上部のマスク層１８が全て除去されるようにし、その後は第３の実施形態の場合と同様の工程を実施することで製造できる。
【００９３】
（第５の実施形態）
図２５は、第５の実施形態に係る不揮発性半導体記憶装置におけるセルアレイの構成を示しており、第１の実施形態における図２の断面と対応している。
【００９４】
メモリセルでは、シリコン半導体基板１１上にゲート絶縁膜１２を介して形成された浮遊ゲート１３（ＦＧ）と、浮遊ゲート１３の両側に位置する基板１１内に形成されたソース又はドレイン領域としての拡散層１４と、浮遊ゲート１３の両側にゲート間絶縁膜１５を介して形成された第１、第２の制御ゲート（ＣＧ）１６とが設けられている。なお、第１、第２の制御ゲート（ＣＧ）１６は、隣接するメモリセル間で共有されている。また、各浮遊ゲート１３の断面形状は、上部よりも下部が広くなるように形成されており、各浮遊ゲート１３の側面に沿ってゲート間絶縁膜１５が形成されている。
【００９５】
上記ゲート間絶縁膜１５は、第１、第２の制御ゲート１６の上面を除く周囲を囲むように、つまり拡散層１４との間の位置まで延長して形成されている。この場合、第１の実施の形態とは異なり、第１、第２の制御ゲート１６の上部には金属サリサイド層１７は形成されていない。また、浮遊ゲート１３上には絶縁物からなるマスク層１８が形成されている。
【００９６】
メモリセル選択用のトランジスタには、浮遊ゲート１３と同一の導電体層からなり、ゲート間絶縁膜１５を介して上記第１、第２の制御ゲート１６の一方と隣接し、かつ基板１１上にゲート絶縁膜１２を介して形成された第１の部分１９が設けられている。この第１の部分１９は、浮遊ゲート１３と同様に、断面形状が、上部よりも下部が広くなるように形成されており、第１の部分１９の制御ゲート１６と隣接する側の側面に沿うようにゲート間絶縁膜１５が形成されている。また、メモリセル選択用のトランジスタには、制御ゲート１６と同一の導電体層からなり、第１の部分１９と隣接し、かつマスク層１８が形成されていない部分で第１の部分１９と電気的に接続され、基板１１上にゲート絶縁膜１２を介して形成された第２の部分２１が設けられている。そして、上記第１の部分１９と第２の部分２１とは、メモリセル選択用のトランジスタの選択ゲート及び配線２３を構成している。
【００９７】
浮遊ゲート１３と同様に、選択ゲート及び配線２３の第１の部分１９の上部にはマスク層１８が形成されている。この場合、第１の実施の形態とは異なり、選択ゲート及び配線２３の第２の部分２１の上面には金属サリサイド層１７は形成されていないが、必要に応じて形成することができる。また、第２の部分２１に対応した基板１１内には拡散層２４が延長して形成されている。この拡散層２４は、隣接するメモリセル列に接続されたメモリセル選択用のトランジスタと一体化されている。この拡散層２４は共通ソース線あるいはビット線に接続される。さらに、基板全面には層間絶縁膜２６が堆積されている。
【００９８】
従来のセルは、１つの制御ゲートにより１つの浮遊ゲートを駆動していた。これに対して、第５の実施形態におけるメモリセルでも、浮遊ゲート１３はその両側に位置する２つの制御ゲート１６により駆動される。
【００９９】
また、メモリセル選択用トランジスタは、選択ゲート及び配線２３と、第２の部分２１の下部に位置する拡散層２４と、拡散層１４と、拡散層１４、２４相互間のチャネル領域とから構成されている。ここで、選択ゲート及び配線２３の第１の部分１９が選択ゲートとして働き、第２の部分２１は選択ゲートの配線として使用される。すなわち、第２の部分２１に駆動電圧が印加され、この電圧が第１の部分１９に供給されることで、第１の部分１９の下部に位置する基板１１の表面に反転チャネルが形成され、これによりメモリセル列端部の拡散層１４と拡散層２４との間が電気的に接続され、メモリセル列が選択される。
【０１００】
また、図２５に示すように、浮遊ゲート１３相互間のスペースは、制御ゲート１６によりほぼ完全に埋め込まれている。このため、従来のセルで問題となっていたワード線ＷＬ方向に隣接する浮遊ゲート相互間の結合容量、及び、セルトランジスタのソース／ドレイン領域が形成される基板と浮遊ゲートとのフリンジ容量の２つの寄生容量が殆んど遮蔽されている。
【０１０１】
以上のことから、第５の実施形態のセルは、寄生容量の増加を考慮することなく、浮遊ゲートの膜厚を厚くすることにより、容量比を確保することができる。その結果、セルトランジスタのゲート長や、チャネル幅などを微細化しても容量比を増大させることができる。しかも、容量比を増大できるため、書き込み電圧を低減化することができる。したがって、第５の実施形態においても、セルの微細化と書き込み電圧の低減化とを同時に満たすことが可能である。
【０１０２】
さらに、メモリセルを選択する選択用トランジスタの選択ゲート及び配線２３は、従来のような２層構造ではなく、単層構造なので、ゲートの高さが低くなり、容易にゲート加工ができる。
【０１０３】
次に、第５の実施形態に係る不揮発性半導体記憶装置の製造方法について、図２６乃至図３２を参照して説明する。
【０１０４】
先ず、図２６に示すように、シリコン半導体基板１１上に例えばシリコン酸化物からなるゲート絶縁膜１２が形成される。このゲート絶縁膜１２の上に浮遊ゲートとなる導電材料、例えばポリシリコン層３０、マスク層１８が順次形成される。このマスク層１８は、例えばシリコン酸化膜、又はシリコン窒化膜等の絶縁物が使用される。この後、マスク層１８はリソグラフィ工程と選択エッチング工程によりパターニングされる。このパターニングされたマスク層１８を用いてポリシリコン層３０、ゲート絶縁膜１２、基板１１が順次にエッチングされ、先の図３及び図４に示す素子分離用の浅い溝２７が形成される。次に、全面に例えばシリコン酸化膜からなる絶縁膜２８が形成され、基板１１に形成された溝２７が埋め込まれる。続いて、マスク層１８をストッパーとして、ＣＭＰ工程により絶縁膜２８がマスク層１８まで研磨され、ＳＴＩが形成される。
【０１０５】
続いて、図２７に示すように、リソグラフィ工程と選択エッチング工程が行なわれ、マスク層１８、ポリシリコン層３０がエッチングされ、浮遊ゲートの加工が行われる。この際、ポリシリコン層３０のエッチングを途中で止めることにより、先に説明したように、浮遊ゲート１３と、選択ゲート及び配線２３の第１の部分１９とは、それぞれの断面形状が上部よりも下部が広くなるように形成される。続いて、基板１１内に不純物イオンが注入され、セルトランジスタのソース／ドレイン領域（Ｓ／Ｄ）となる拡散層１４及びメモリセル選択用のトランジスタのソース／ドレイン領域（Ｓ／Ｄ）の一方となる拡散層２４が形成される。
【０１０６】
次に、図２８に示すように、全面にゲート間絶縁膜１５が形成される。このゲート間絶縁膜１５は、例えばシリコン酸化物、シリコン窒化物、アルミニウム酸化物、ハフニウム酸化物、ジルコニア酸化物のいずれか１つあるいは、これらの少なくとも２つの積層膜により形成される。一例として、シリコン酸化物、シリコン窒化物及びシリコン酸化物からなる３層のいわゆるＯＮＯ膜を用いることができる。
【０１０７】
続いて、図２９に示すように、拡散層２４上及びこれに隣接する選択ゲート及び配線２３の第１の部分１９の一部上のゲート間絶縁膜１５が剥離される。
【０１０８】
この後、図３０に示すように、制御ゲート及び選択ゲート及び配線の一部となる導電材料、例えばポリシリコン層３２がＣＶＤにより形成される。
【０１０９】
続いて、図３１に示すように、ＣＭＰ工程によりポリシリコン層３２が浮遊ゲート１３上のマスク層１８まで研磨され、平坦化される。このとき、マスク層１８上に残っているゲート間絶縁膜１５も除去される。これにより、メモリセル列では、浮遊ゲート１３相互間にポリシリコン層３２からなる制御ゲート１６が形成される。このとき、拡散層２４上にはポリシリコン層３２が残っている。
【０１１０】
次に、全面にレジスト層が堆積され、リソグラフィ工程と選択エッチング工程が行なわれ、パターニングされたレジスト層をマスクに、図３２に示すように、メモリセル選択用トランジスタの領域で残っているポリシリコン層３２がエッチングされる。この結果、メモリセル選択用トランジスタの領域において、選択ゲート及び配線２３の第１の部分１９と隣接するようにポリシリコン層３２からなる第２の部分２１が形成される。この後は、レジスト層が全面剥離され、図２５に示すように全面に層間絶縁膜２６が堆積され、さらにこの層間絶縁膜２６に対し、拡散層２４の表面に通じる開口が形成された後、この開口を埋めるようにコンタクトが形成される。
【０１１１】
次に、第１乃至第５の実施形態の不揮発性半導体記憶装置の動作を説明する。
【０１１２】
先ず、図３３、図３４を参照して従来のＮＡＮＤ型ＥＥＰＲＯＭについて説明する。図３３はＮＡＮＤ型ＥＥＰＲＯＭの回路構成を示し、図３４はこのＮＡＮＤ型ＥＥＰＲＯＭにおいて、メモリセルにデータを書き込む場合の電位の一例を示している。図３３及び図３４において同一部分には同一符号を付している。
【０１１３】
ＮＡＮＤ型ＥＥＰＲＯＭには複数のメモリユニットが設けられている。各メモリユニットでは、メモリセルＭＣとしての複数のセルトランジスタが直列に接続されており、セルユニットの一端とビット線ＢＬとの間には選択ゲートＳＴ１が接続され、セルユニットの他端とソース線ＳＬとの間に選択ゲートＳＴ２が接続されている。
【０１１４】
データの書き込み時、ビット線ＢＬ側の選択ゲート線ＳＧＤに所定のゲート電位Ｖsgが印加される。ビット線ＢＬには十分低い電位Ｖblが供給される。ゲート電位Ｖsgは、Ｖblに対して選択ゲートＳＴ１を十分にオンできる電位に設定する。ビット線にＶblが供給されると、選択ゲートＳＴ１がオンしてＶblがセルトランジスタに伝えられる。このため、セルトランジスタのチャネル電位が十分低下して書き込みが行われる。
【０１１５】
従来のＥＥＰＲＯＭは、データの書き込み時に、選択ワード線ＷＬ（図３４中のＣＧ３）に書き込み電位Ｖpgmを与えてセルに書き込みを行う動作、及び非選択ワード線ＷＬ（図３４中のＣＧ３以外）に転送電位Ｖpassを与えてチャネルを形成する動作のいずれも制御ゲートと浮遊ゲートの容量結合を利用している。
【０１１６】
図３５は、上記第１乃至第５の実施形態に係る複数個のメモリセルが直列接続されたＮＡＮＤ型の不揮発性半導体記憶装置の回路構成を示し、図３６はその概略的な断面と共にデータ書き込みを行う場合に各部に印加される電位の一例を示している。
【０１１７】
前述したように１つの浮遊ゲートＦＧは２つの制御ゲートＣＧを共有しており、２つの制御ゲートＣＧにより１つの浮遊ゲートＦＧが選択される。つまり、２つの制御ゲートＣＧとの容量結合により浮遊ゲートＦＧが駆動される。
【０１１８】
データの書き込み時に、ビット線ＢＬ側の選択ゲート線ＳＧＤには所定のゲート電位Ｖsgが印加され、選択ゲートＳＴ１がオン状態にされる。これに対し、ソース線ＳＬ側の選択ゲート線ＳＧＳには低いゲート電位、例えば０Ｖが印加され、選択ゲートＳＴ２はオフ状態にされる。さらに、ビット線ＢＬには十分低い電位Ｖblが供給される。選択ゲート線ＳＧＤの電位Ｖsgは、ビット線ＢＬのＶblに対して、選択ゲートＳＴ１が十分にオンできる電位に設定する。書き込みが行われる書き込みセルの浮遊ゲートＦＧに隣接する２つの制御ゲートＣＧに、例えば同一の書き込み電圧Ｖpgmが印加され、基板（Ｐ型基板）が例えば０Ｖに設定される。この書き込みセルの等価回路を図３７に示す。この状態において、基板から浮遊ゲートＦＧに電荷が注入される。
【０１１９】
第１乃至第５の実施形態で説明したように、素子の微細化に関わらず容量比を増大することができ、従来と比べＶpgmを低減することができる。
【０１２０】
なお、上記各制御ゲートＣＧ及び選択ゲートＳＧＤ、ＳＧＳに印加される電位は、制御ゲート駆動回路としてのロウデコーダ回路で生成される。
【０１２１】
上記の書き込み動作では、２つの制御ゲートＣＧに同一の電圧を供給して１つの浮遊ゲートＦＧを駆動する場合について説明した。しかし、これは２つの制御ゲートＣＧに互いに異なる電位を供給することもできる。
【０１２２】
図３８は、一方の制御ゲートＣＧにＶpgm、他方の制御ゲートＣＧに０Ｖを供給する場合の書き込みセルの等価回路を示している。図３８において、ＣipとＣtoxの容量比を1.5：１と仮定し、浮遊ゲートＦＧに電荷が全く注入されていない中性の閾値電圧、及び現在の閾値電圧は０Ｖとする。
【０１２３】
図３７に示す場合、浮遊ゲートＦＧの電位Ｖfgは次のようになる。
【０１２４】
Ｖfg＝Ｖpgm×２×Ｃip／（２×Ｃip＋Ｃtox）
＝0.75×Ｖpgm
これに対して、図３８に示す場合、浮遊ゲートＦＧの電位Ｖfgは、次のようになる。
【０１２５】
Ｖfg＝Ｖpgm×Ｃip／（２×Ｃip＋Ｃtox）
＝0.375×Ｖpgm
このように、２つの制御ゲートＣＧのうち、一方の電位を変化させることにより、容量比を大幅に制御することが可能である。
【０１２６】
図３９は、上記特性を利用したデータ書き込みの例を示している。図３９において、書き込みセルの両側の制御ゲートＣＧにはそれぞれＶpgmが印加されている。上記仮定を用いると、書き込みセルの浮遊ゲートＦＧには0.75×Ｖpgmの電位が印加される。また、書き込みセルの左側に隣接しているセルの２つの制御ゲートＣＧの一方には０Ｖが、他方にはＶpgmが印加されている。このため、書き込みセルの左側に隣接したセルの浮遊ゲートＦＧには0.375×Ｖpgmの電位が印加される。したがって、この隣接セルへの電界ストレスは、選択セルの浮遊ゲートＦＧに比べて１／２となり、誤書き込みを抑制することが可能である。上記セルからさらに離れた制御ゲートＣＧ２には、電位の転送、あるいはチャネル電位を昇圧するための所定の電位Ｖpassが印加される。実際のデバイス動作時には、書き込み特性、チャネル昇圧特性、電位転送特性などを考慮し、制御ゲートＣＧの電位が適切に組み合わされる。
【０１２７】
図４０は、上記第１乃至第５の実施形態に係る不揮発性半導体記憶装置の断面を示しており、データ消去を行う場合に各部に印加される電位の一例を示している。
【０１２８】
データ消去を行う場合、メモリセルが配置されている基板（Ｐ型基板）を消去電位Ｖeraに昇圧する。これと同時に、ビット線ＢＬ及びソース線ＳＬが接続されている拡散層及び選択ゲートＳＧＳ、ＳＧＤは、破壊を防ぐため基板と同電位Ｖeraに昇圧する。さらに、消去するセルに隣接する制御ゲートＣＧに十分低い電位、例えば０Ｖを供給する。すると、浮遊ゲートＦＧから昇圧された基板へ電荷が引き抜かれ、データが消去される。
【０１２９】
なお、消去しないセルは、制御ゲートＣＧをフローティングとする。このようにすると、基板との容量結合により制御ゲートＣＧの電位が基板電位まで昇圧され、データの消去が抑制される。
【０１３０】
このように、浮遊ゲートＦＧの両側に制御ゲートＣＧを配置したセル構造のメモリにおいても、確実にデータを消去できる。
【０１３１】
図４１は、上記第１乃至第５の実施形態に係る不揮発性半導体記憶装置の断面を示しており、データ読み出しを行う場合に各部に印加される電位の一例を示している。
【０１３２】
図４１において、読み出しセルの浮遊ゲートＦＧ（ＦＧ４５）に隣接する２つの制御ゲートＣＧ（ＣＧ４、ＣＧ５）には、読み出し電圧Ｖwlが供給される。読み出し電圧Ｖwlは、書き込み特性、データ保持特性、セルトランジスタ閾値電圧の動作範囲などを考慮して適切な電位に設定されていることが望ましい。仮に読み出し電圧Ｖwl＝０Ｖと設定すると、読み出しセルの浮遊ゲートＦＧには０Ｖの電位が与えられる。
【０１３３】
一方、読み出しセルに隣接する２つの制御ゲートＣＧのさらに隣の制御ゲートＣＧには、セル電流を流すための電位Ｖreadが印加される。Ｖreadは、読み出しセルに接続されている非選択セルの影響を除き、読み出しセルの閾値電圧を判定するために適切な電位に設定されていることが望ましい。
【０１３４】
ビット線ＢＬにはラッチ機能を有するセンスアンプ回路が接続され、読み出し時に、読み出しセルの閾値電圧がセンスアンプ回路で判定されてデータがセンスされる。ここで、読み出し時に、セルの両側に配置された２つの制御ゲートＣＧの両方が読み出し電圧Ｖwlになったセルのみ閾値電圧が判定され、２つの制御ゲートＣＧの電位が上記と異なる組み合わせとなったセルは、記憶されたデータに拘わらずオン状態となるように設定されている。
【０１３５】
図４２は、上記第１乃至第５の実施形態に係る不揮発性半導体記憶装置の断面を示しており、データ読み出しを行う場合に各部に印加される電位の他の例を示している。
【０１３６】
この例では、読み出しセルの浮遊ゲートＦＧ（ＦＧ４５）に隣接する２つの制御ゲートＣＧ（ＣＧ４、ＣＧ５）には読み出し電圧Ｖwlが供給される。他の制御ゲートＣＧ（ＣＧ１、ＣＧ２等）には、セル電流を流すための電位Ｖread2が印加されている。
【０１３７】
ところで、図３５中の各メモリセル列において、ビット線ＢＬ側で最も端部に位置し、選択ゲートＳＴ１に隣接する制御ゲートＣＧ９は、ゲート間絶縁膜を介して選択ゲートＳＴ１と接している。このため、書き込み時などで高電圧が制御ゲートＣＧ９に印加された場合に、選択ゲートＳＴ１との間の耐圧不良が生じるおそれがある。そこで、メモリセル列において最も端部に位置する制御ゲート、例えば図３５中のＣＧ９に対しては他の制御ゲートと比べて低い電圧を印加する。ただし、このようにすると、メモリセル列において最も端部に位置するメモリセルの浮遊ゲートへの書き込みスピードが遅くなる。これを防止するために、メモリセル列においてビット線ＢＬ側で最も端部に位置するメモリセルにデータの書き込みを行う場合にのみ、メモリセル列においてビット線ＢＬ側で最も端部に位置する制御ゲート、すなわち図３５中のＣＧ９に印加する電圧は通常の電圧よりも低くし、これよりも１本内側の制御ゲート、つまり図３５中のＣＧ８に印加する電圧は通常の電圧よりも高くする。すなわち、図３８に示したような原理を利用することで、選択ゲートとの間の耐圧低下を起こさないようにして、メモリセル列においてビット線ＢＬ側で最も端部に位置するメモリセルに対するデータ書き込みを、他のメモリセルに対する書き込み時と同等のスピードで行うことができる。
【０１３８】
一方、図３５において、データの書き込み時に、ソース線ＳＬに接続された選択ゲートＳＴ２のゲートには低い電位、例えば０Ｖが印加され、選択ゲートＳＴ２はオフ状態にされる。ここで、ソース線ＳＬ側で最も端部に位置し、選択ゲートＳＴ２に隣接する制御ゲートＣＧ１も、ゲート間絶縁膜を介して選択ゲートＳＴ２と接している。このため、書き込み時などで高電圧が制御ゲートＣＧ１に印加された場合に、選択ゲートＳＴ２との間の容量結合により、選択ゲート線ＳＧＳの電位が０Ｖから浮くおそれがある。これによって、データ書き込み時は、本来ならばオフ状態となるべき選択ゲートＳＴ２がオフとはならず、電流が流れて十分な書き込みが行えなくなるおそれが生ずる。そこで、メモリセル列において、ソース線ＳＬ側で最も端部に位置する制御ゲート、例えば図３５中のＣＧ１に対しては他の制御ゲートと比べて低い電圧を印加することで、選択ゲート線ＳＧＳの電位の上昇を抑える。ただし、このようにすると、メモリセル列において、ソース線ＳＬ側で最も端部に位置するメモリセルの浮遊ゲートへの書き込みスピードが遅くなる。これを防止するために、メモリセル列において、ソース線ＳＬ側で最も端部に位置するメモリセルにデータの書き込みを行う場合にのみ、メモリセル列において、ソース線ＳＬ側で最も端部に位置する制御ゲート、すなわち図３５中のＣＧ１に印加する電圧は通常の電圧よりも低くし、これよりも１本内側の制御ゲート、つまり図３５中のＣＧ２に印加する電圧は通常の電圧よりも高くする。すなわち、図３８に示したような原理を利用することで、選択ゲート線ＳＧＳの電位上昇を起こさないようにして、メモリセル列においてソース線ＳＬ側で最も端部に位置するメモリセルにおいても十分な書き込みを行うことができる。
【０１３９】
次に、この発明の不揮発性半導体記憶装置の応用例を説明する。図４３は、この発明に係る不揮発性半導体記憶装置を応用したフラッシュメモリシステムの概略的な構成を示すブロック図である。図示するように、この応用例のフラッシュメモリシステムは、ホストプラットホーム１０１とユニバーサル・シリアル・バス（ＵＳＢ）フラッシュ装置１０２とから構成される。
【０１４０】
ホストプラットホーム１０１は、ＵＳＢケーブル１０３を介してＵＳＢフラッシュ装置１０２と接続されている。ホストプラットホーム１０１は、ＵＳＢホストコネクタ１０４を介してＵＳＢケーブル１０３に接続され、ＵＳＢフラッシュ装置１０２はＵＳＢフラッシュ装置コネクタ１０５を介してＵＳＢケーブル１０３と接続されている。ホストプラットホーム１０１は、ＵＳＢバス１０３上のパケット伝送を制御するＵＳＢホスト制御器１０６を有する。
【０１４１】
ＵＳＢフラッシュ装置１０２は、同装置１０２内の他の要素を制御し、かつ同装置１０２のＵＳＢバス１０３へのインタフェースを制御するＵＳＢフラッシュ装置制御器１０７と、ＵＳＢフラッシュ装置コネクタ１０５と、この発明の不揮発性半導体記憶装置で構成された少なくとも一つのフラッシュメモリモジュール１０８とを含む。
【０１４２】
ＵＳＢフラッシュ装置１０２がホストプラットホーム１０１に接続されると、標準ＵＳＢ列挙処理が始まる。この処理において、ホストプラットホーム１０１は、ＵＳＢフラッシュ装置１０２を認知してＵＳＢフラッシュ装置１０２との通信モードを選択し、エンドポイントという、転送データを格納するＦＩＦＯバッファを介して、ＵＳＢフラッシュ装置１０２との間でデータの送受信を行う。ホストプラットホーム１０１は、他のエンドポイントを介してＵＳＢフラッシュ装置１０２の脱着等の物理的、電気的状態の変化を認識し、受け取るべきパケットがあれば、それを受け取る。
【０１４３】
ホストプラットホーム１０１は、ＵＳＢホスト制御器１０６へ要求パケットを送ることによって、ＵＳＢフラッシュ装置１０２からのサービスを求める。ＵＳＢホスト制御器１０６は、ＵＳＢケーブル１０３上にパケットを送信する。ＵＳＢフラッシュ装置１０２がこの要求パケットを受け入れたエンドポイントを有する装置であれば、これらの要求はＵＳＢフラッシュ装置制御器１０７によって受け取られる。
【０１４４】
ＵＳＢフラッシュ装置制御器１０７は、フラッシュメモリモジュール１０８から、あるいはフラッシュメモリモジュール１０８へ、データの読み出し、書き込み、あるいは消去等の種々の操作を行う。それとともに、ＵＳＢアドレスの取得等の基本的なＵＳＢ機能をサポートする。ＵＳＢフラッシュ装置制御器１０７は、フラッシュメモリモジュール１０８の出力を制御する制御ライン１０９を介して、また、例えば、チップイネーブル信号／ＣＥ等の種々の信号や読み取り書き込み信号を介して、フラッシュメモリモジュール１０８を制御する。また、フラッシュメモリモジュール１０８は、アドレスデータバス１１０を介してＵＳＢフラッシュ装置制御器１０７に接続されている。アドレスデータバス１１０は、フラッシュメモリモジュール１０８に対する読み出し、書き込みあるいは消去のコマンドと、フラッシュメモリモジュール１０８のアドレス及びデータを転送する。
【０１４５】
ホストプラットホーム１０１が要求した種々の操作に対する結果及び状態に関してホストプラットホーム１０１へ知らせるために、ＵＳＢフラッシュ装置１０２は、状態エンドポイント（エンドポイント０）を用いて状態パケットを送信する。この処理において、ホストプラットホーム１０１は、状態パケットがないかをチェックし（ポーリング）、ＵＳＢフラッシュ装置１０２は、新しい状態メッセージのパケットが存在しない場合に空パケットを、あるいは状態パケットそのものを返す。
【０１４６】
以上のようにＵＳＢフラッシュ装置のさまざまな機能が実施可能である。なお、図４３において、ＵＳＢケーブル１０３を省略し、コネクタ１０４、１０５間を直接接続することも可能である。
【０１４７】
なお、この発明は上記各実施形態に限定されるものではなく、この発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。
【０１４８】
例えば、図３５に示すように、複数個のメモリセルを直列接続して、複数個のメモリセルをＮＡＮＤ型に接続する場合を説明したが、これは複数個のメモリセルトランジスタをＡＮＤ型に接続するようにしてもよい。
【図面の簡単な説明】
【０１４９】
【図１】第１の実施形態に係る不揮発性半導体記憶装置におけるセルアレイの構成を示す平面図。
【図２】図１のII−II線に沿った断面図。
【図３】図１のIII−III線に沿った断面図。
【図４】図１のIV−IV線に沿った断面図。
【図５】第１の実施形態のセルの等価回路図。
【図６】第１の実施形態に係る不揮発性半導体記憶装置の製造方法の最初の工程を示す断面図。
【図７】図６に続く工程を示す断面図。
【図８】図７に続く工程を示す断面図。
【図９】図８に続く工程を示す断面図。
【図１０】図９に続く工程を示す断面図。
【図１１】図１０に続く工程を示す断面。
【図１２】図１１に続く工程を示す断面図。
【図１３】図１２に続く工程を示す断面図。
【図１４】第２の実施形態に係る不揮発性半導体記憶装置におけるセルアレイの構成を示す断面図。
【図１５】第３の実施形態に係る不揮発性半導体記憶装置におけるセルアレイの構成を示す断面図。
【図１６】第３の実施形態に係る不揮発性半導体記憶装置の製造方法の最初の工程を示す断面図。
【図１７】図１６に続く工程を示す断面図。
【図１８】図１７に続く工程を示す断面図。
【図１９】図１８に続く工程を示す断面図。
【図２０】図１９に続く工程を示す断面図。
【図２１】図２０に続く工程を示す断面図。
【図２２】図２１に続く工程を示す断面図。
【図２３】図２２に続く工程を示す断面図。
【図２４】第４の実施形態に係る不揮発性半導体記憶装置におけるセルアレイの構成を示す断面図。
【図２５】第５の実施形態に係る不揮発性半導体記憶装置におけるセルアレイの構成を示す断面図。
【図２６】第５の実施形態に係る不揮発性半導体記憶装置の製造方法の最初の工程を示す断面図。
【図２７】図２６に続く工程を示す断面図。
【図２８】図２７に続く工程を示す断面図。
【図２９】図２８に続く工程を示す断面図。
【図３０】図２９に続く工程を示す断面図。
【図３１】図３０に続く工程を示す断面図。
【図３２】図３１に続く工程を示す断面図。
【図３３】従来のＮＡＮＤ型ＥＥＰＲＯＭを示す回路図。
【図３４】図３３に示すメモリセルにデータを書き込む場合の電位の一例を示す図。
【図３５】第１乃至第５の実施形態に係る不揮発性半導体記憶装置の構成を示す回路図。
【図３６】図３５の回路の概略的な断面と共にデータ書き込みを行う場合に各部に印加される電位の一例を示す図。
【図３７】図３５に示すセルにデータを書き込む場合の電位設定の一例を示す等価回路図。
【図３８】図３５に示すセルにデータを書き込む場合の電位設定の他の例を示す等価回路図。
【図３９】図３８に示す電位設定を用いたデータの書き込みの例を示す図。
【図４０】第１乃至第５の実施形態に係る不揮発性半導体記憶装置でデータ消去を行う場合に各部に印加される電位の一例を示す図。
【図４１】第１乃至第５の実施形態に係る不揮発性半導体記憶装置でデータ読み出し時に各部に印加される電位の一例を示す図。
【図４２】第１乃至第５の実施形態に係る不揮発性半導体記憶装置でデータ読み出し時に各部に印加される電位の他の例を示す図。
【図４３】この発明の応用例の構成を示すブロック図。
【図４４】従来の不揮発性半導体記憶装置の一例を示す平面図。
【図４５】図４４のVIXV−VIXV線に沿った断面図。
【図４６】図４４のVIXVI−VIXVI線に沿った断面図。
【図４７】図４４の等価回路図。
【符号の説明】
【０１５０】
１１…シリコン半導体基板、１２…ゲート絶縁膜、１３…浮遊ゲート、１４…拡散層、１５…ゲート間絶縁膜、１６…制御ゲート、１７…金属サリサイド層、１８…マスク層、１９…第１の部分、２０…絶縁膜、２１…第２の部分、２２…第３の部分、２３…選択ゲート及び配線、２４…拡散層、２５…スペーサ、２６…層間絶縁膜、２７…素子分離用の浅い溝、２８…素子分離用の絶縁膜、ＭＣ…メモリセル、ＦＧ…浮遊ゲート、ＣＧ…制御ゲート、ＢＬ…ビット線、ＳＬ…ソース線、Ｓ／Ｄ…拡散層、ＳＴ１，ＳＴ２…選択ゲートトランジス、ＳＧＳ，ＳＧＤ…選択ゲート。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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