(57)【要約】【課題】  ソース―ドレイン間のリーク電流量を少なくすることができ、かつ小型化できるようにする。【解決手段】半導体基板１に互いに離間して設けられ、ソース及びドレインとして機能する２つの第１導電型の不純物領域７と、半導体基板１の上方に設けられ、２つの不純物領域７の間に位置するゲート電極４と、２つの不純物領域それぞれを個別に囲むように２つ設けられ、不純物領域７より不純物濃度の低い第１導電型の不純物領域であるオフセット領域８と、２つのオフセット領域８及びチャネル領域４ａの双方を囲むように設けられ、第２導電型の不純物領域からなるチャネルストッパ領域９とを具備する。チャネルストッパ領域９とオフセット領域８の間隔を、該チャネルストッパ領域と該オフセット領域の間の耐圧を確保しつつ狭くする。【選択図】      図１
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【特許請求の範囲】
【請求項１】
半導体基板に互いに離間して設けられ、ソース及びドレインとして機能する２つの第１導電型の不純物領域と、
前記半導体基板の上方に設けられ、前記２つの不純物領域の間に位置するゲート電極と、
前記２つの不純物領域それぞれを個別に囲むように２つ設けられ、前記不純物領域より不純物濃度の低い第１導電型の不純物領域であるオフセット領域と、
前記ゲート電極の下方に位置するチャネル領域、及び前記２つのオフセット領域の双方を囲むように設けられ、第２導電型の不純物領域からなるチャネルストッパ領域と
を具備し、
前記チャネルストッパ領域と前記オフセット領域の間隔を、該チャネルストッパ領域と該オフセット領域の間の耐圧を確保しつつ狭くした半導体装置。
【請求項２】
前記オフセット領域及び前記チャネルストッパ領域それぞれは、略口字形状である請求項１に記載の半導体装置。
【請求項３】
前記２つの不純物領域及び前記ゲート電極が形成された素子領域は、前記半導体基板上に形成された素子分離膜により、平面形状において凹凸がない状態で他の領域から分離されている請求項１又は２に記載の半導体装置。
【請求項４】
前記チャネルストッパ領域と前記オフセット領域の間の耐圧は３９V以下であり、前記チャネルストッパ領域と前記オフセット領域の間隔は０．４μｍ以上３．０μｍ以下である請求項１〜３のいずれか一項に記載の半導体装置。
【請求項５】
前記チャネルストッパ領域と前記オフセット領域の間の耐圧は３９V超４２V以下であり、前記チャネルストッパ領域と前記オフセット領域の間隔は０．８μｍ以上３．０μｍ以下である請求項１〜３のいずれか一項に記載の半導体装置。
【請求項６】
前記チャネルストッパ領域と前記オフセット領域の間の耐圧は４２V超４７V以下であり、前記チャネルストッパ領域と前記オフセット領域の間隔は１．２μｍ以上３．０μｍ以下である請求項１〜３のいずれか一項に記載の半導体装置。
【請求項７】
前記チャネルストッパ領域と前記オフセット領域の間の耐圧は４７V超５１V以下であり、前記チャネルストッパ領域と前記オフセット領域の間隔は１．６μｍ以上３．０μｍ以下である請求項１〜３のいずれか一項に記載の半導体装置。
【請求項８】
半導体基板にゲート酸化膜を形成する工程と、
前記ゲート酸化膜上にゲート電極を形成する工程と、
前記半導体基板に、ソース及びドレインとして機能する２つの第１導電型の不純物領域を互いに離間して形成する工程と、
前記半導体基板に、前記不純物領域より不純物濃度の低い第１導電型の不純物領域であるオフセット領域を、前記２つの不純物領域それぞれを個別に囲むように２つ形成する工程と、
前記半導体基板に、第２導電型の不純物領域からなるチャネルストッパ領域を、前記ゲート電極の下方に位置するチャネル領域、及び前記２つのオフセット領域の双方を囲むように形成する工程と、
を具備し、
前記チャネルストッパ領域と前記オフセット領域の間隔が、該チャネルストッパ領域と該オフセット領域の間の耐圧を確保しつつ狭くされている半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。特に本発明は、リーク電流量を少なくすることができ、かつ小型化に有利な構造を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
図５（Ａ）は従来の半導体装置の一例を示す平面概略図であり、図５（Ｂ）は（Ａ）のＡ−Ａ断面図である。これらの図に示す半導体装置は、ＬＯＣＯＳ法により形成された素子分離膜１０２により素子領域間が分離されている。素子分離膜１０２には素子領域を露出する略長方形の開口部１０２ａが形成されている。
【０００３】
素子領域にはトランジスタが形成されている。すなわち素子領域において、シリコン基板１０１にはソース領域及びドレイン領域となる第1導電型（例えばＮ型）の不純物領域１０７及び低濃度不純物領域１０６が２組形成されている。シリコン基板１０１の表層にはゲート酸化膜１０３が形成されており、ゲート酸化膜１０３の上にはゲート電極１０４が形成されている。ゲート電極１０４は２つの不純物領域１０７の間に位置しており、その側壁はサイドウォール１０５に被覆されている。サイドウォール１０５は低濃度不純物領域１０６の上方に位置している。またシリコン基板１０１のゲート電極１０４の下方に位置する部分がチャネル領域１０４ａとして機能する。
【０００４】
またシリコン基板１０１には、２組の不純物領域１０７及び低濃度不純物領域１０６それぞれを個別に囲むようにオフセット領域１０８が２つ形成されている。オフセット領域１０８は第１導電型の不純物が低濃度不純物領域１０６より低濃度に注入された領域である。
【０００５】
このような構造のトランジスタが高電圧で動作する場合、シリコン基板１のうち素子分離膜１０２の下に位置する部分を経由して２つの不純物領域１０７間にリーク電流が流れることがある。そこでシリコン基板１０１に、第２導電型（例えばＰ型）の不純物が導入されたチャネルストッパ領域１０９を形成することがある。チャネルストッパ領域１０９は２つのオフセット領域１０８の双方を囲むように形成される。このときチャネルストッパ領域１０９とオフセット領域１０８の距離は１０μｍ以上としている。このためチャネルストッパ領域１０９とオフセット領域１０８の間のスペースを介して２つの不純物領域１０７間にリーク電流が流れることがある。
【０００６】
図６は従来の半導体装置の他の例を示す平面概略図である。本例において図５に示した例と同一の構成については同一の符号を付し、説明を省略する。またゲート電極及びサイドウォールは図を分かりやすくするために省略している。本例において素子分離膜の開口部１０２ａは、ゲート電極の下方に位置する部分１０２ｂが外側に向けて凸になっており、その端部がチャネルストッパ領域１０９に近づいている。これにより２つの不純物領域１０７間に流れるリーク電流を少なくしようとしている。
【特許文献１】特開２０００−２９９４４１号公報
【特許文献２】特開平７−１６１８２１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記したように図５を参照して説明した構造では、図中矢印Ｘで示すように、チャネルストッパ領域１０９とオフセット領域１０８の間のスペースを介して２つの不純物領域１０７間にリーク電流が流れることがある。また図６を参照して説明した構造では、２つの不純物領域１０７間に流れるリーク電流を少なくするためにチャネル領域を長くしている。このためトランジスタの小型化に不利であった。
【０００８】
本発明は上記のような事情を考慮してなされたものであり、その目的は、ソース―ドレイン間のリーク電流量を少なくすることができ、かつ小型化に有利な構造を有する半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
上記課題を解決するため、本発明に係る半導体装置は、
半導体基板に互いに離間して設けられ、ソース及びドレインとして機能する２つの第１導電型の不純物領域と、
前記半導体基板の上方に設けられ、前記２つの不純物領域の間に位置するゲート電極と、
前記２つの不純物領域それぞれを個別に囲むように２つ設けられ、前記不純物領域より不純物濃度の低い第１導電型の不純物領域であるオフセット領域と、
前記ゲート電極の下方に位置するチャネル領域、及び前記２つのオフセット領域の双方を囲むように設けられ、第２導電型の不純物領域からなるチャネルストッパ領域と
を具備し、
前記チャネルストッパ領域と前記オフセット領域の間隔を、該チャネルストッパ領域と該オフセット領域の間の耐圧を確保しつつ狭くしたものである。
【００１０】
この半導体装置によれば、チャネルストッパ領域とオフセット領域の間隔を、該チャネルストッパ領域と該オフセット領域の間の耐圧を確保しつつ狭くしているため、従来と比べてソース―ドレイン間のリーク電流量を少なくすることができる。またトランジスタを小型化することができる。
【００１１】
オフセット領域及びチャネルストッパ領域それぞれは、略口字形状であるのが好ましい。この場合チャネルストッパ領域の形状及びオフセット領域の形状が従来と略同じであるため、既存のソフトウェアに大幅な変更を加えなくても、ソフトウェアを用いてトランジスタの設計を行うことができる。
【００１２】
２つの不純物領域及びゲート電極が形成された素子領域は、半導体基板上に形成された素子分離膜により、平面形状において凹凸がない状態で他の領域から分離されているのが好ましい。この場合、トランジスタの形状は従来と略同じであるため、既存のソフトウェアに大幅な変更を加えなくても、ソフトウェアを用いてトランジスタの設計を行うことができる。
【００１３】
チャネルストッパ領域とオフセット領域の間隔は、チャネルストッパ領域とオフセット領域の間の耐圧が３９Ｖ以下である場合は０．４μｍ以上３．０μｍ以下であるのが好ましく、上記した耐圧が３９V超４２V以下である場合は０．８μｍ以上３．０μｍ以下であるのが好ましく、上記した耐圧が４２V超４７V以下である場合は１．２μｍ以上３．０μｍ以下であるのが好ましく、上記した耐圧が４７V超５１V以下である場合は１．６μｍ以上３．０μｍ以下であるのが好ましい。
【００１４】
本発明に係る半導体装置の製造方法は、
半導体基板にゲート酸化膜を形成する工程と、
前記ゲート酸化膜上にゲート電極を形成する工程と、
前記半導体基板に、ソース及びドレインとして機能する２つの第１導電型の不純物領域を互いに離間して形成する工程と、
前記半導体基板に、前記不純物領域より不純物濃度の低い第１導電型の不純物領域であるオフセット領域を、前記２つの不純物領域それぞれを個別に囲むように２つ形成する工程と、
前記半導体基板に、第２導電型の不純物領域からなるチャネルストッパ領域を、前記ゲート電極の下方に位置するチャネル領域、及び前記２つのオフセット領域の双方を囲むように形成する工程と、
を具備し、
前記チャネルストッパ領域と前記オフセット領域の間隔が、該チャネルストッパ領域と該オフセット領域の間の耐圧を確保しつつ狭くされている。
【発明を実施するための形態】
【００１５】
以下、図面を参照して本発明の実施形態について説明する。図１（Ａ）は第１の実施形態に係る半導体装置の平面概略図であり、図１（Ｂ）は（Ａ）のＡ−Ａ断面図である。この半導体装置は、ＬＯＣＯＳ法により形成された素子分離膜２により素子領域間が分離されている。素子分離膜２には素子領域を露出する略長方形の開口部２ａが形成されている。
【００１６】
素子領域には高電圧トランジスタが形成されている。すなわち素子領域において、シリコン基板１にはソース領域及びドレイン領域となる第1導電型（例えばＮ型）の不純物領域７及び低濃度不純物領域６が２組形成されている。シリコン基板１の表層にはゲート酸化膜３が形成されており、ゲート酸化膜３上にはゲート電極４が形成されている。ゲート電極４は２つの不純物領域７の間に位置しており、その側壁はサイドウォール５により被覆されている。サイドウォール５は低濃度不純物領域６の上方に位置している。またシリコン基板１のゲート電極４の下方に位置する部分はチャネル領域４ａとして機能する。チャネル領域４ａの長手方向の長さは不純物領域７の長手方向の長さに略等しい。
【００１７】
シリコン基板１には、２組の不純物領域７及び低濃度不純物領域６それぞれを個別に囲むようにオフセット領域８が２つ形成されている。オフセット領域８は第１導電型の不純物が低濃度不純物領域６より低濃度に注入された領域であり、平面形状が略ロ字形状である。
【００１８】
またシリコン基板１には、第２導電型（例えばＰ型）の不純物が導入されたチャネルストッパ領域９が形成されている。チャネルストッパ領域９は２つのオフセット領域８の双方を囲むように略ロ字形状に形成される。チャネルストッパ領域９とオフセット領域８の間の距離Ｌは、高電圧トランジスタの動作電圧への耐圧を確保しつつ、従来と比べて狭くなっている（例えば０．８μｍ以上３μｍ以下）。このため従来と比べて２つの不純物領域７間にリーク電流が流れにくくなっている。
【００１９】
次に、図２の各図及び図１（Ｂ）を用いて本実施形態に係る半導体装置の製造方法について説明する。なお図２の（Ａ）及び（Ｂ）が示す断面は、図１（Ａ）のＡ−Ａ断面に相当する。
まず図２（Ａ）に示すようにシリコン基板１にＬＯＣＯＳ法により素子分離膜２及び開口部２ａを形成する。
【００２０】
次いでシリコン基板１のうち開口部２ａ内に位置する部分を含む全面上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像することによりレジストパターンを形成する。このレジストパターンは、素子領域上のうちオフセット領域８を形成すべき領域が開口している。次いでこのレジストパターンをマスクとして第１導電型の不純物イオンを注入することによりオフセット領域８を形成する。
【００２１】
次いでレジストパターンを除去した後、素子分離膜２上を含む全面上にフォトレジスト膜を塗布する。次いでこのフォトレジスト膜を露光及び現像することによりレジストパターンを形成する。このレジストパターンは素子領域及び素子分離膜２を覆っているが、素子分離膜２上に位置する部分のうちチャネルストッパ領域９が形成される部分に開口部を有している。次いでこのレジストパターンをマスクとして第２導電型の不純物イオンを注入することによりチャネルストッパ領域９を形成する。このとき不純物イオンの注入エネルギーを、第２導電型の不純物イオンが素子分離膜２を透過するように調整する。
次いでレジストパターンを除去した後、シリコン基板１を熱酸化する。これによりシリコン基板１のうち素子領域内に位置する部分にゲート酸化膜３が形成される。
【００２２】
次いで図２（Ｂ）に示すようにゲート酸化膜３上を含む全面上にポリシリコン膜を形成する。次いでこのポリシリコン膜をパターニングすることによりゲート電極４を形成する。
次いでゲート電極４及び素子分離膜２をマスクとしてシリコン基板１に第１導電型の不純物イオンを注入する。これによりシリコン基板１に低濃度不純物領域６が形成される。
【００２３】
次いで図１（Ｂ）に示すようにゲート酸化膜３上を含む全面上に酸化シリコン膜を形成する。次いでこの酸化シリコン膜をエッチバックすることによりゲート電極４の側壁にサイドウォール５を形成する。次いでゲート電極４、サイドウォール５及び素子分離膜２をマスクとして第１導電型の不純物イオンを注入する。これによりシリコン基板１に不純物領域７が形成される。
【００２４】
このように第１の実施形態においてトランジスタは、チャネルストッパ領域９とオフセット領域８の間の距離Ｌが従来と比べて小さくなっている。このため従来と比べて２つの不純物領域７間にリーク電流が流れにくくなっている。また距離Ｌが小さくなっていることに加え、図１（Ａ）に示すようにチャネル領域４ａなど特定の部材を大きくする必要がない。このためトランジスタを小型化することができる。
【００２５】
またチャネルストッパ領域９及びオフセット領域８の平面形状は略ロ字型であり、特定の部分に凹凸が形成されていない。このようにチャネルストッパ領域９の形状及びオフセット領域８の形状が従来と略同じであるため、既存のソフトウェアに大幅な変更を加えなくても、ソフトウェアを用いてトランジスタの設計を行うことができる。
【００２６】
図３は、図１に示した構造のトランジスタにおいて、ソース―ドレイン間の電圧（Ｖs）とリーク電流量（Ｉ）の関係を、オフセット領域とチャネルストッパ領域の距離Ｌを変えて測定した結果を示すグラフである。距離Ｌが０．４μｍである場合、電圧（Ｖs）が３９Ｖ以下ではリーク電流（Ｉ）は２Ｅ-12Ａ以下と非常に小さいが、４０Ｖ以上になると急激に大きくなる。距離Ｌが０．８μｍである場合、リーク電流（Ｉ）は、電圧（Ｖs）が４２Ｖ以下では３Ｅ-12Ａ以下と非常に小さいが、４３Ｖ以上になると急激に大きくなる。
【００２７】
また距離Ｌが１．２μｍである場合、電圧（Ｖs）が４７Ｖ以下ではリーク電流（Ｉ）は８Ｅ-12Ａ以下と非常に小さいが、４８Ｖ以上になると急激に大きくなる。さらに距離Ｌが１．６μｍ以上である場合、電圧（Ｖs）が５１Ｖ以下ではリーク電流（Ｉ）は１Ｅ-11Ａ以下と非常に小さいが、５２Ｖ以上になると急激に大きくなる。
【００２８】
以上のことから、トランジスタの動作電圧すなわちオフセット領域とチャネルストッパ領域の間に要求される耐圧が３９Ｖ以下である場合、距離Ｌは０．４μｍ以上であるのが好ましい。また要求される耐圧が３９Ｖ超４２Ｖ以下である場合、距離Ｌは０．８μｍ以上であるのが好ましい。また要求される耐圧が４２Ｖ超４７Ｖ以下である場合、距離Ｌは１．２μｍ以上であるのが好ましい。さらに要求される耐圧が４７Ｖ超５１Ｖ以下である場合、距離Ｌは１．６μｍ以上であるのが好ましい。なおトランジスタを小型化するためには、距離Ｌは３．０μｍ以下であるのが好ましい。
なお、製造上のばらつきを考慮した場合、上記した各距離Ｌに対して、製造上のばらつきを吸収するためのマージン（０．５μｍ前後が好ましい）を下限値に加えてもよい。
【００２９】
図４の各図は第２の実施形態に係る半導体装置の製造方法を説明する断面図である。本実施形態では同一のシリコン基板１上にＰチャネルトランジスタとＮチャネルトランジスタが形成される。以下第１の実施形態と同一の構成については同一の符号を付し、説明を省略する。
【００３０】
まず図４（Ａ）に示すように、シリコン基板１にＬＯＣＯＳ法により素子分離膜２、開口部２ａ及び開口部２ｂを形成する。本実施形態において開口部２ａはＮチャネルトランジスタが形成される素子領域上に位置し、開口部２ｂはＰチャネルトランジスタが形成される素子領域上に位置する。
【００３１】
次いでシリコン基板１のうち開口部２ａ,２ｂそれぞれの内側に位置する部分及び素子分離膜２を含む全面上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像することによりレジストパターン２０を形成する。レジストパターン２０は、Ｎチャネルトランジスタのチャネルストッパ領域９を形成すべき部分の上方が開口していると共に、Ｐチャネルトランジスタのオフセット領域１８を形成すべき部分の上方が開口している。次いでレジストパターン２０をマスクとしてＰ型不純物イオンを注入することにより、Ｎチャネルトランジスタのチャネルストッパ領域９及びＰチャネルトランジスタのオフセット領域１８を同時に形成する。
【００３２】
次いで図４（Ｂ）に示すようにレジストパターン２０を除去した後、シリコン基板１のうち開口部２ａ,２ｂそれぞれの内側に位置する部分及び素子分離膜２を含む全面上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像することによりレジストパターン２２を形成する。レジストパターン２２は、Ｎチャネルトランジスタのオフセット領域８を形成すべき部分の上方が開口していると共に、Ｐチャネルトランジスタのチャネルストッパ領域１９を形成すべき部分の上方が開口している。次いでレジストパターン２２をマスクとしてＮ型不純物イオンを注入することにより、Ｎチャネルトランジスタのオフセット領域８及びＰチャネルトランジスタのチャネルストッパ領域１９を同時に形成する。
【００３３】
次いで図４（Ｃ）に示すようにレジストパターン２２を除去した後、シリコン基板１を熱酸化する。これによりシリコン基板１のうち開口部２ａ内に位置する部分にＮチャネルトランジスタのゲート酸化膜３が形成されると共に、開口部２ｂ内に位置する部分にＰチャネルトランジスタのゲート酸化膜１３が形成される。次いでゲート酸化膜３,１３上を含む全面上にポリシリコン膜を形成し、このポリシリコン膜をパターニングすることにより、Ｎチャネルトランジスタのゲート電極４及びＰチャネルトランジスタのゲート電極１４を形成する。
【００３４】
次いでＰチャネルトランジスタが形成される部分をレジスト膜で覆う。次いでこのレジスト膜、ゲート電極４及び素子分離膜２をマスクとしてシリコン基板１にＮ型不純物イオンを注入する。これによりシリコン基板１にＮチャネルトランジスタの低濃度不純物領域６が形成される。
次いでレジスト膜を除去した後、Ｎチャネルトランジスタが形成される部分をレジスト膜で覆う。次いでこのレジスト膜、ゲート電極１４及び素子分離膜２をマスクとしてシリコン基板１にＰ型不純物イオンを注入する。これによりシリコン基板１にＰチャネルトランジスタの低濃度不純物領域１６が形成される。
【００３５】
次いで図４（Ｄ）に示すようにレジスト膜を除去した後、ゲート酸化膜３上を含む全面上に酸化シリコン膜を形成する。次いでこの酸化シリコン膜をエッチバックすることによりゲート電極４,１４それぞれの側壁にサイドウォール５,１５を形成する。
次いでＰチャネルトランジスタが形成される部分をレジスト膜で覆う。次いでこのレジスト膜、ゲート電極４、サイドウォール５及び素子分離膜２をマスクとしてシリコン基板１にＮ型不純物イオンを注入する。これによりシリコン基板１にＮチャネルトランジスタのソース及びドレインとなる２つの不純物領域７が形成される。
【００３６】
次いでＮチャネルトランジスタが形成される部分をレジスト膜で覆う。次いでこのレジスト膜、ゲート電極１４、サイドウォール１５及び素子分離膜２をマスクとしてシリコン基板１にＰ型不純物イオンを注入する。これによりシリコン基板１にＰチャネルトランジスタのソース及びドレインとなる２つの不純物領域１７が形成される。
【００３７】
図４（Ｄ）に示すように第２の実施形態で形成されるＮチャネルトランジスタ及びＰチャネルトランジスタそれぞれは、第１の実施形態と略同一の構成を有する。従って第１の実施形態と同一の効果を得ることができる。
またチャネルストッパ領域９の不純物濃度をオフセット領域８の不純物濃度と同程度まで下げてもリーク電流を防止することができる。このため上記したように、Ｎチャネルトランジスタのオフセット領域８とＰチャネルトランジスタのチャネルストッパ領域１９を同一のイオン注入工程で形成することができ、またＰチャネルトランジスタのオフセット領域１８とＮチャネルトランジスタのチャネルストッパ領域９を同一のイオン注入工程で形成することができる。従って従来と比べて半導体チップの製造工程を少なくすることができる。
【００３８】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。
【図面の簡単な説明】
【００３９】
【図１】（Ａ）は本実施形態に係る半導体装置の平面概略図、（Ｂ）は（Ａ）のＡ−Ａ断面図。
【図２】（Ａ）は半導体装置の製造方法を示す断面図、（Ｂ）は（Ａ）の次の工程を示す断面図。
【図３】ソース―ドレイン間の電圧とリーク電流量の関係を、オフセット領域とチャネルストッパ領域の距離Ｌを変えて測定した結果を示すグラフ。
【図４】（Ａ）は第２の実施形態に係る半導体装置の製造方法を示す断面図、（Ｂ）は（Ａ）の次の工程を示す断面図、（Ｃ）は（Ｂ）の次の工程を示す断面図、（Ｄ）は（Ｃ）の次の工程を示す断面図。
【図５】従来の半導体装置の一例を示す平面概略図。
【図６】従来の半導体装置の他の例を示す平面概略図。
【符号の説明】
【００４０】
１,１０１…シリコン基板、２,１０２…素子分離膜、２ａ,１０２ａ…開口部、３,１０３…ゲート酸化膜、４,１０４…ゲート電極、４ａ,１０４ａ…チャネル領域、５,１０５…サイドウォール、６,１０６…低濃度不純物領域、７,１０７…不純物領域、８,１０８…オフセット領域、９,１０９…チャネルストッパ領域
【図１】
2005340508.tif 000003
【図２】
2005340508.tif 000004
【図３】
2005340508.tif 000005
【図４】
2005340508.tif 000006
【図５】
2005340508.tif 000007
【図６】
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