(57)【要約】【課題】薄膜トランジスタを用いたＤＣ−ＤＣ変換回路の出力電圧のバラツキを抑制する。【解決手段】昇圧型のＤＣ−ＤＣ変換回路に、第２のＮ型薄膜トランジスタＮ２、第２のＰ型薄膜トランジスタＰ２を新たに設ける。第２のＮ型薄膜トランジスタＮ２は、そのゲート電極を第２キャパシタＣ２の第２端に、ソース電極を第１基準電圧源ＹＶＤＤに、ドレイン電極を第１キャパシタＣ１の第２端にそれぞれ接続する。第２のＰ型薄膜トランジスタＰ２は、そのゲート電極を第２キャパシタＣ２の第２端に、ソース電極を第３キャパシタＣ３に、ドレイン電極を第１キャパシタＣ１の第２端にそれぞれ接続する。これにより、第１キャパシタＣ１の第２端における電圧が第１ダイオードＤ１のソース・ドレイン間のしきい値電圧の影響を受け難くいようにし、第１のＮ型薄膜トランジスタＮ１、第１のＰ型薄膜トランジスタＰ１を完全にオフさせてリーク電流の発生を抑制する。【選択図】図１
2005151634.tif 000002
【特許請求の範囲】
【請求項１】
第１基準電圧源と、
第１クロック信号源が第１端に接続された第１キャパシタと、
第１クロック信号の反転信号を出力する第２クロック信号源に第１端が接続された第２キャパシタと、
端子間電圧が出力電圧となる第３キャパシタと、
第１キャパシタの第２端にゲート電極が接続され、第１基準電圧源にソース電極が接続され、第２キャパシタの第２端にドレイン電極が接続された第１のＮ型薄膜トランジスタと、
第１キャパシタの第２端にゲート電極が接続され、第３キャパシタにソース電極が接続され、第２キャパシタの第２端にドレイン電極が接続された第１のＰ型薄膜トランジスタと、
第１キャパシタの第２端から第１基準電圧源に向かって順方向に接続された第１ダイオードと、
第２キャパシタの第２端にゲート電極が接続され、第１基準電圧にソース電極が接続され、第１キャパシタの第２端にドレイン電極が接続された第２のＮ型薄膜トランジスタと、
第２キャパシタの第２端にゲート電極が接続され、第３キャパシタにソース電極が接続され、第１キャパシタの第２端にドレイン電極が接続された第２のＰ型薄膜トランジスタと、
を有することを特徴とするＤＣ−ＤＣ変換回路。
【請求項２】
第２基準電圧源と、
第３クロック信号源が第１端に接続された第４キャパシタと、
第３クロック信号の反転信号を出力する第４クロック信号源に第１端が接続された第５キャパシタと、
端子間電圧が出力電圧となる第６キャパシタと、
第４キャパシタの第２端にゲート電極が接続され、第２基準電圧源にソース電極が接続され、第５キャパシタの第２端にドレイン電極が接続された第３のＰ型薄膜トランジスタと、
第４キャパシタの第２端にゲート電極が接続され、第６キャパシタの第２端にソース電極が接続され、第５キャパシタの第２端にドレイン電極が接続された第３のＮ型薄膜トランジスタと、
第４キャパシタの第２端から第２基準電圧源に向かって順方向に接続された第２ダイオードと、
第５キャパシタの第２端にゲート電極が接続され、第２基準電圧にソース電極が接続され、第４キャパシタの第２端にドレイン電極が接続された第４のＰ型薄膜トランジスタと、
第５キャパシタの第２端にゲート電極が接続され、第６キャパシタの第２端にソース電極が接続され、第４キャパシタの第２端にドレイン電極が接続された第４のＮ型薄膜トランジスタと、
を有することを特徴とするＤＣ−ＤＣ変換回路。
【請求項３】
第１クロック信号源および第２クロック信号源の出力信号は、それぞれオン・オフデューティ比が略５０％であることを特徴とする請求項１記載のＤＣ−ＤＣ変換回路。
【請求項４】
第３クロック信号源および第４クロック信号源の出力信号は、それぞれオン・オフデューティ比が略５０％であることを特徴とする請求項２記載のＤＣ−ＤＣ変換回路。
【請求項５】
第１基準電圧源の出力段と第３キャパシタの入力段にそれぞれスイッチング素子を設け、第１クロック信号および第２クロック信号が反転する直前から反転した直後までの期間において各スイッチング素子をオフさせることを特徴とする請求項１又は３記載のＤＣ−ＤＣ変換回路。
【請求項６】
第２基準電圧源の出力段と第６キャパシタの入力段にそれぞれスイッチング素子を設け、第３クロック信号および第４クロック信号が反転する直前から反転した直後までの期間において各スイッチング素子をオフさせることを特徴とする請求項２又は４記載のＤＣ−ＤＣ変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置の駆動回路等に用いられるＤＣ−ＤＣ変換回路に関し、特にポリシリコンを材料とする薄膜トランジスタを用いて形成されるＤＣ−ＤＣ変換回路に関する。
【背景技術】
【０００２】
液晶表示装置は、複数の信号線および複数の走査線の各交差部に画素が配置された画素表示部を備えたガラス製のアレイ基板と、このアレイ基板に対向配置された対向基板との間隙に液晶層を保持した構成である。
【０００３】
近年は、アレイ基板上にポリシリコンを材料とする薄膜トランジスタ（Thin film transistor）を形成する製造技術が進歩してきており、この技術を利用することにより画素表示部と、信号線および走査線を駆動する駆動回路とを同一のアレイ基板上に形成することが可能になった。これは、各画素内に配置されるトランジスタと、駆動回路内に配置されるトランジスタとをいずれも薄膜トランジスタとし、同一の製造工程で形成するものである（例えば特許文献１参照）。
【０００４】
液晶の駆動に際しては複数の駆動用電圧が必要であり、駆動回路はＤＣ−ＤＣ変換回路を要する。このＤＣ−ＤＣ変換回路を形成するトランジスタを薄膜トランジスタとすることで、ＤＣ−ＤＣ変換回路についてもアレイ基板上に形成することが可能となった。
【特許文献１】特開２００１−３４３９４５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、薄膜トランジスタは諸特性のバラツキが大きく、ＤＣ−ＤＣ変換回路の出力電圧がばらつくという問題があった。
【０００６】
本発明は、上記に鑑みてなされたものであり、その目的とするところは、薄膜トランジスタを用いた場合の出力電圧のバラツキを抑制し得るＤＣ−ＤＣ変換回路を提供することにある。
【課題を解決するための手段】
【０００７】
第１の本発明に係るＤＣ−ＤＣ変換回路は、第１基準電圧源と、第１クロック信号源が第１端に接続された第１キャパシタと、第１クロック信号の反転信号を出力する第２クロック信号源に第１端が接続された第２キャパシタと、端子間電圧が出力電圧となる第３キャパシタと、第１キャパシタの第２端にゲート電極が接続され、第１基準電圧源にソース電極が接続され、第２キャパシタの第２端にドレイン電極が接続された第１のＮ型薄膜トランジスタと、第１キャパシタの第２端にゲート電極が接続され、第３キャパシタにソース電極が接続され、第２キャパシタの第２端にドレイン電極が接続された第１のＰ型薄膜トランジスタと、第１キャパシタの第２端から第１基準電圧源に向かって順方向に接続された第１ダイオードと、第２キャパシタの第２端にゲート電極が接続され、第１基準電圧にソース電極が接続され、第１キャパシタの第２端にドレイン電極が接続された第２のＮ型薄膜トランジスタと、第２キャパシタの第２端にゲート電極が接続され、第３キャパシタにソース電極が接続され、第１キャパシタの第２端にドレイン電極が接続された第２のＰ型薄膜トランジスタと、を有することを特徴とする。
【０００８】
本発明にあっては、昇圧型のＤＣ−ＤＣ変換回路について、第２のＮ型薄膜トランジスタおよび第２のＰ型薄膜トランジスタを新たに設ける。第２のＮ型薄膜トランジスタのゲート電極を第２キャパシタの第２端に、ソース電極を第１基準電圧源に、ドレイン電極を第１キャパシタの第２端にそれぞれ接続すると共に、第２のＰ型薄膜トランジスタのゲート電極を第２キャパシタの第２端に、ソース電極を第３キャパシタに、ドレイン電極を第１キャパシタの第２端にそれぞれ接続することで、第１キャパシタの第２端における電圧が第１ダイオードのソース・ドレイン間のしきい値電圧の影響を受け難いようにし、第１のＮ型薄膜トランジスタあるいは第１のＰ型薄膜トランジスタを完全にオフさせてリーク電流の発生を抑制し、第３キャパシタの端子間電圧のバラツキを抑制するようにしている。
【０００９】
第２の本発明に係るＤＣ−ＤＣ変換回路は、第２基準電圧源と、第３クロック信号源が第１端に接続された第４キャパシタと、第３クロック信号の反転信号を出力する第４クロック信号源に第１端が接続された第５キャパシタと、端子間電圧が出力電圧となる第６キャパシタと、第４キャパシタの第２端にゲート電極が接続され、第２基準電圧源にソース電極が接続され、第５キャパシタの第２端にドレイン電極が接続された第３のＰ型薄膜トランジスタと、第４キャパシタの第２端にゲート電極が接続され、第６キャパシタの第２端にソース電極が接続され、第５キャパシタの第２端にドレイン電極が接続された第３のＮ型薄膜トランジスタと、第４キャパシタの第２端から第２基準電圧源に向かって順方向に接続された第２ダイオードと、第５キャパシタの第２端にゲート電極が接続され、第２基準電圧にソース電極が接続され、第４キャパシタの第２端にドレイン電極が接続された第４のＰ型薄膜トランジスタと、第５キャパシタの第２端にゲート電極が接続され、第６キャパシタの第２端にソース電極が接続され、第４キャパシタの第２端にドレイン電極が接続された第４のＮ型薄膜トランジスタと、を有することを特徴とする。
【００１０】
本発明にあっては、降圧型のＤＣ−ＤＣ変換回路について、第４のＮ型薄膜トランジスタおよび第４のＰ型薄膜トランジスタを新たに設ける。第４のＮ型薄膜トランジスタのゲート電極を第５キャパシタの第２端に接続し、ソース電極を第６キャパシタに接続し、ドレイン電極を第４キャパシタの第２端に接続すると共に、第４のＰ型薄膜トランジスタのゲート電極を第５キャパシタＣ５の第２端に接続し、ソース電極を第２基準電圧源に接続し、ドレイン電極を第４キャパシタの第２端に接続することで、第４キャパシタの第２端における電圧が第２ダイオードのソース・ドレイン間のしきい値電圧の影響を受け難いようにし、第３のＮ型薄膜トランジスタあるいは第３のＰ型薄膜トランジスタを完全にオフさせてリーク電流の発生を抑制し、第６キャパシタの端子間電圧のバラツキを抑制するようにしている。
【発明の効果】
【００１１】
本発明に係るＤＣ−ＤＣ変換回路によれば、薄膜トランジスタを用いた場合の出力電圧のバラツキを抑制することができる。
【発明を実施するための最良の形態】
【００１２】
以下、一実施の形態における液晶表示装置について図面を用いて説明する。
【００１３】
［第１の実施の形態］
本実施の形態では、入力電圧を昇圧して出力電圧とする昇圧型のＤＣ−ＤＣ変換回路について説明する。図１の回路図に示すように、本ＤＣ−ＤＣ変換回路は、第１基準電圧源ＹＶＤＤ、第１キャパシタＣ１、第２キャパシタＣ２、第３キャパシタＣ３、第１のＮ型薄膜トランジスタＮ１、第１のＰ型薄膜トランジスタＰ１、第２のＮ型薄膜トランジスタＮ２、第２のＰ型薄膜トランジスタＰ２、第１ダイオードＤ１を有する構成である。
【００１４】
第１のＮ型薄膜トランジスタＮ１、第１のＰ型薄膜トランジスタＰ１、第２のＮ型薄膜トランジスタＮ２、第２のＰ型薄膜トランジスタＰ２は、いずれもポリシリコンを材料とする薄膜トランジスタである。第１ダイオードＤ１は、ポリシリコンを材料とするＮ型薄膜トランジスタのゲート・ソース間を接続して形成される。
【００１５】
第１基準電圧源ＹＶＤＤは、直流電圧（５Ｖ）を出力する電圧源であり、この直流電圧が本ＤＣ−ＤＣ変換回路の入力電圧である。第１キャパシタＣ１は、第１端が第１クロック信号源に接続され、第２キャパシタＣ２は第１端が第２クロック信号源に接続される。第１クロック信号源は、第１クロック信号ＹＣＫ＋を出力し、第２クロック信号源は、第１クロック信号ＹＣＫ＋の反転信号として第２クロック信号ＹＣＫ−を出力する。第３キャパシタＣ３の端子間電圧（１０Ｖ）は、本ＤＣ−ＤＣ変換回路の出力電圧となる。
【００１６】
第１のＮ型薄膜トランジスタＮ１は、そのゲート電極が第１キャパシタＣ１の第２端に接続され、ソース電極が第１基準電圧源ＹＶＤＤに接続され、ドレイン電極が第２キャパシタＣ２の第２端に接続される。
【００１７】
第１のＰ型薄膜トランジスタＰ１は、そのゲート電極が第１キャパシタＣ１の第２端に接続され、ソース電極が第３キャパシタＣ３に接続され、ドレイン電極が第２キャパシタＣ２の第２端に接続される。
【００１８】
第１ダイオードＤ１は、第１キャパシタＣ１の第２端から第１基準電圧源ＹＶＤＤに向かって順方向に接続される。
【００１９】
第２のＮ型薄膜トランジスタＮ２は、そのゲート電極が第２キャパシタＣ２の第２端に接続され、ソース電極が第１基準電圧源ＹＶＤＤに接続され、ドレイン電極が第１キャパシタＣ１の第２端に接続される。
【００２０】
第２のＰ型薄膜トランジスタＰ２は、そのゲート電極が第２キャパシタＣ２の第２端に接続され、ソース電極が第３キャパシタＣ３に接続され、ドレイン電極が第１キャパシタＣ１の第２端に接続される。
【００２１】
図２は、本ＤＣ−ＤＣ変換回路の各部における電圧波形を示す図である。同図に示すように、第１クロック信号ＹＣＫ＋と第２クロック信号ＹＣＫ−は反転の関係にある。第１クロック信号ＹＣＫ＋、第２クロック信号ＹＣＫ−のオン・オフデューティ比は、それぞれ５０％とする。Ａ１点の電圧は、第１キャパシタＣ１の第２端における電圧であり、Ａ２点の電圧は第３キャパシタＣ３の端子間電圧である。
【００２２】
次に、第１クロック信号ＹＣＫ＋がロー電位（０Ｖ）で、第２クロック信号ＹＣＫ−がハイ電位（５Ｖ）のときの動作について図３を用いて説明する。
【００２３】
第１キャパシタＣ１では充電が行われるのでその出力はロー電位５Ｖとなり、第１キャパシタＣ１にゲート電極が接続された第１のＮ型薄膜トランジスタＮ１はオフし、第１のＰ型薄膜トランジスタＰ１はオンする。これによって、第１のＰ型薄膜トランジスタＰ１を通じて第２キャパシタＣ２から第３キャパシタＣ３へ向かって電流Ｉｄ１が流れる。
【００２４】
また、第２キャパシタＣ２でも充電が行われるのでその出力はハイ電位１０Ｖとなり、第２キャパシタＣ２にゲート電極が接続された第２のＮ型薄膜トランジスタＮ２はオンし、第２のＰ型薄膜トランジスタＰ２はオフする。これによって、第２のＮ型薄膜トランジスタＮ２を通じて第１基準電圧源ＹＶＤＤから第１キャパシタＣ１へ向かって電流Ｉｄ３が流れる。
【００２５】
本ＤＣ−ＤＣ変換回路では、このように第２のＮ型薄膜トランジスタＮ２と第２のＰ型薄膜トランジスタＰ２を動作させることで、Ａ１点における電圧が第１ダイオードＤ１のソース・ドレイン間のしきい値電圧−Ｖｔｈｎの影響を受けることを抑制し、Ａ１点における電圧がゲート電極に印加される第１のＮ型薄膜トランジスタＮ１を完全にオフさせ、Ｎ型薄膜トランジスタＮ１にリーク電流が流れないようにして、第３キャパシタＣ３の出力電圧であるＡ２点における電圧のばらつきを抑制する。
【００２６】
続いて、第１クロック信号ＹＣＫ＋がハイ電位（５Ｖ）で、第２クロック信号ＹＣＫ−がロー電位（０Ｖ）のときの動作について図４を用いて説明する。
【００２７】
第１キャパシタＣ１では充電が行われるのでその出力はハイ電位１０Ｖとなり、第１キャパシタＣ１にゲート電極が接続された第１のＮ型薄膜トランジスタＮ１はオンし、第１のＰ型薄膜トランジスタＰ１はオフする。これによって、第１のＮ型薄膜トランジスタＮ１を通じて第１基準電圧源ＹＶＤＤから第２キャパシタＣ２へ向かって電流Ｉｄ２が流れる。
【００２８】
また、第２キャパシタＣ２でも充電が行われるのでその出力はロー電位５Ｖとなり、第２キャパシタＣ２にゲート電極が接続された第２のＮ型薄膜トランジスタＮ２はオフし、第２のＰ型薄膜トランジスタＰ２はオンする。これによって、第２のＰ型薄膜トランジスタＰ２を通じて第１キャパシタＣ１から第３キャパシタＣ３へ向かって電流Ｉｄ４が流れる。
【００２９】
本ＤＣ−ＤＣ変換回路では、このように第２のＮ型薄膜トランジスタＮ２と第２のＰ型薄膜トランジスタＰ２を動作させることで、Ａ１点における電圧が第１ダイオードＤ１のソース・ドレイン間のしきい値電圧−Ｖｔｈｎの影響を受けることを抑制し、Ａ１点における電圧がゲート電極に印加される第１のＰ型薄膜トランジスタＰ１を完全にオフさせ、Ｐ型薄膜トランジスタＰ１にリーク電流が流れないようにして、第３キャパシタＣ３の出力電圧であるＡ２点における電圧のばらつきを抑制する。
【００３０】
続いて、本ＤＣ−ＤＣ変換回路における出力電圧のバラツキの状態を確認するために行った回路シュミレーションについて説明する。シミュレーションの条件は、第１キャパシタＣ１と第２キャパシタＣ２の容量を０．０８μＦ、第３キャパシタＣ３の容量を１μＦ、周波数を１６．７ｋＨｚ、各薄膜トランジスタＮ１，Ｐ１のＷ／Ｌ長を４０００μｍ／４．５μｍ、電子移動度を１００ｃｍ２／Ｖｓ、薄膜トランジスタＮ２，Ｐ２のＷ／Ｌ長を５μｍ／４．５μｍとした。
【００３１】
図５は、Ｐ型薄膜トランジスタのしきい値電圧が１〜３Ｖの範囲でばらつき、Ｎ型薄膜トランジスタのしきい値が−１〜−３Ｖの範囲でばらつくときの第３キャパシタＣ３の端子間電圧のばらつき分布を示す図である。本回路では、第３キャパシタＣ３の端子間電圧の最小値は９．８７Ｖであり、第３キャパシタＣ３の端子間電圧のばらつきを１０〜９．８７Ｖの狭い範囲に抑制できることが確認された。
【００３２】
次に、比較例１のＤＣ−ＤＣ変換回路について説明する。図６、図７の回路図に示すように、比較例１のＤＣ−ＤＣ変換回路は、第２のＮ型薄膜トランジスタＮ２および第２のＰ型薄膜トランジスタＰ２がない構成である。その他の部分については本ＤＣ−ＤＣ変換回路の構成と同様であるので、図１と同一物には同一の符号を付すこととし、ここでは重複した説明は省略する。
【００３３】
図６に示すように、第１クロック信号ＹＣＫ＋がロー電位（０Ｖ）で、第２クロック信号ＹＣＫ−がハイ電位（５Ｖ）のときは、第１のＮ型薄膜トランジスタＮ１がオフし、第１のＰ型薄膜トランジスタＰ１がオンする。このとき、第１キャパシタＣ１の第２端の電圧であるＣ１点の電圧は、第１ダイオードＤ１のしきい値電圧−Ｖｔｈｎの影響を受け、５Ｖ−Ｖｔｈｎとなる。このため、しきい値電圧−Ｖｔｈｎのバラツキによっては第１のＮ型薄膜トランジスタＮ１が完全にオフせず、Ｎ型薄膜トランジスタＮ１にリーク電流が流れて第３キャパシタＣ３への電流Ｉｄ１がばらつくことになり、第３キャパシタＣ３の端子間電圧のバラツキが大きくなる。
【００３４】
また、図７に示すように、第１クロック信号ＹＣＫ＋がハイ電位（５Ｖ）で、第２クロック信号ＹＣＫ−がロー電位（０Ｖ）のときは、第１のＮ型薄膜トランジスタＮ１がオンし、第１のＰ型薄膜トランジスタＰ１がオフする。この場合は、Ｃ１点の電圧は第１ダイオードＤ１のしきい値電圧−Ｖｔｈｎの影響を受け、１０Ｖ−Ｖｔｈｎとなる。このため、第１のＰ型薄膜トランジスタＰ１が完全にオフせず、Ｐ型薄膜トランジスタＰ１に流れるリーク電流が大きくなり、第３キャパシタＣ３の端子間電圧のバラツキが大きくなる。
【００３５】
比較例１のＤＣ−ＤＣ変換回路について、本ＤＣ−ＤＣ変換回路と同じ条件でシミュレーションを実行したところ、第３キャパシタＣ３の端子間電圧は、その最小値が９．４６Ｖとなり、図９に示すように１０〜９．４６Ｖの広い範囲で分布した。同図は、動作原理からも予想されることであるが、Ｎ型薄膜トランジスタのしきい値電圧ＶｔｈｎがＰ型薄膜トランジスタのしきい値電圧｜Ｖｔｈｐ｜よりも大きい領域においては、第３キャパシタＣ３の端子間電圧の降下現象が顕著であることを示している。
【００３６】
したがって、本実施の形態によれば、昇圧型のＤＣ−ＤＣ変換回路に第２のＮ型薄膜トランジスタＮ２、第２のＰ型薄膜トランジスタＰ２を新たに設けたことで、第１キャパシタＣ１の第２端における電圧が第１ダイオードＤ１のソース・ドレイン間のしきい値電圧−Ｖｔｈｎの影響を受け難くなるので、第１のＮ型薄膜トランジスタＮ１あるいは第１のＰ型薄膜トランジスタＰ１を完全にオフさせてリーク電流の発生を抑制でき、もって第３キャパシタＣ３の端子間電圧のバラツキを抑制することができる。
【００３７】
本実施の形態では、図３、図４に示したように、第１クロック信号ＹＣＫ＋をロー電位とし第２クロック信号ＹＣＫ−をハイ電位とした場合と、第１クロック信号ＹＣＫ＋をハイ電位とし第２クロック信号ＹＣＫ−をロー電位とした場合のいずれにおいても、第３キャパシタＣ３へ向かって電流が流れることになる。本ＤＣ−ＤＣ変換回路では、第１クロック信号ＹＣＫ＋、第２クロック信号ＹＣＫ−のオン・オフデューティ比をそれぞれ５０％としたことで、双方の場合について均等に電流が第３キャパシタＣ３に流れるので、第３キャパシタＣ３の端子間電圧のバラツキをさらに抑制することができる。
【００３８】
［第２の実施の形態］
本実施の形態では、入力電圧を降圧して出力電圧とする降圧型のＤＣ−ＤＣ変換回路について説明する。図１０の回路図に示すように、本ＤＣ−ＤＣ変換回路は、第２基準電圧源ＧＮＤ、第４キャパシタＣ４、第５キャパシタＣ５、第６キャパシタＣ６、第３のＰ型薄膜トランジスタＰ３、第３のＮ型薄膜トランジスタＮ３、第４のＰ型薄膜トランジスタＰ４、第４のＮ型薄膜トランジスタＮ４、第２ダイオードＤ２を有する構成である。
【００３９】
第３のＰ型薄膜トランジスタＰ３、第３のＮ型薄膜トランジスタＮ３、第４のＰ型薄膜トランジスタＰ４、第４のＮ型薄膜トランジスタＮ４は、いずれもポリシリコンを材料とする薄膜トランジスタである。第２ダイオードＤ２は、ポリシリコンを材料とするＰ型薄膜トランジスタのゲート・ソース間を接続して形成される。
【００４０】
第２基準電圧源ＧＮＤは、直流電圧（０Ｖ）を出力する電圧源であり、この直流電圧が本ＤＣ−ＤＣ変換回路の入力電圧である。第４キャパシタＣ４は、第１端が第３クロック信号源に接続され、第５キャパシタＣ５は第１端が第４クロック信号源に接続される。第３クロック信号源は、第３クロック信号ＹＣＫ＋を出力し、第４クロック信号源は、第３クロック信号ＹＣＫ＋の反転信号として第４クロック信号ＹＣＫ−を出力する。第６キャパシタＣ６の端子間電圧（−５Ｖ）は、本ＤＣ−ＤＣ変換回路の出力電圧となる。
【００４１】
第３のＰ型薄膜トランジスタＰ３は、そのゲート電極が第４キャパシタＣ４の第２端に接続され、ソース電極が第２基準電圧源ＧＮＤに接続され、ドレイン電極が第５キャパシタＣ５の第２端に接続される。
【００４２】
第３のＮ型薄膜トランジスタＮ３は、そのゲート電極が第４キャパシタＣ４の第２端に接続され、ソース電極が第６キャパシタＣ６に接続され、ドレイン電極が第５キャパシタＣ５の第２端に接続される。
【００４３】
第２ダイオードＤ２は、第４キャパシタＣ４の第２端から第２基準電圧源ＧＮＤに向かって順方向に接続される。
【００４４】
第４のＰ型薄膜トランジスタＰ４は、そのゲート電極が第５キャパシタＣ５の第２端に接続され、ソース電極が第２基準電圧源ＧＮＤに接続され、ドレイン電極が第４キャパシタＣ４の第２端に接続される。
【００４５】
第４のＮ型薄膜トランジスタＮ４は、そのゲート電極が第５キャパシタＣ５の第２端に接続され、ソース電極が第６キャパシタＣ６に接続され、ドレイン電極が第４キャパシタＣ４の第２端に接続される。
【００４６】
図１１は、本ＤＣ−ＤＣ変換回路の各部における電圧波形を示す図である。同図に示すように、第３クロック信号ＹＣＫ＋と第４クロック信号ＹＣＫ−は反転の関係にある。第３クロック信号ＹＣＫ＋、第４クロック信号ＹＣＫ−のオン・オフデューティ比は、それぞれ５０％とする。Ｂ１点の電圧は、第４キャパシタＣ４の第２端における電圧であり、Ｂ２点の電圧は、第６キャパシタＣ６の端子間電圧である。
【００４７】
次に、第３クロック信号ＹＣＫ＋がロー電位（０Ｖ）で、第４クロック信号ＹＣＫ−がハイ電位（５Ｖ）のときの動作について図１２を用いて説明する。
【００４８】
第４キャパシタＣ４の出力はロー電位の−５Ｖとなり、第４キャパシタＣ４にゲート電極が接続された第３のＰ型薄膜トランジスタＰ３はオンし、第３のＮ型薄膜トランジスタＮ３はオフする。これによって、第３のＰ型薄膜トランジスタＰ３を通じて第５キャパシタＣ５から電流Ｉｄ５が流れる。
【００４９】
また、第５キャパシタＣ５の出力はハイ電位の０Ｖとなり、第５キャパシタＣ５にゲート電極が接続された第４のＰ型薄膜トランジスタＰ４はオフし、第４のＮ型薄膜トランジスタＮ４はオンする。これによって、第４のＮ型薄膜トランジスタＮ４を通じて第６キャパシタＣ６から第４キャパシタＣ４へ向かって電流Ｉｄ７が流れる。
【００５０】
本ＤＣ−ＤＣ変換回路では、このように第４のＮ型薄膜トランジスタＮ４と第４のＰ型薄膜トランジスタＰ４を動作させることで、Ｂ１点における電圧が第２ダイオードＤ２のソース・ドレイン間のしきい値電圧−Ｖｔｈｐの影響を受けることを抑制し、Ｂ１点における電圧がゲート電極に印加される第３のＮ型薄膜トランジスタＮ３を完全にオフさせ、Ｎ型薄膜トランジスタＮ３にリーク電流が流れないようにして、第６キャパシタＣ６の出力電圧であるＢ２点における電圧のばらつきを抑制する。
【００５１】
続いて、第３クロック信号ＹＣＫ＋がハイ電位（５Ｖ）で、第４クロック信号ＹＣＫ−がロー電位（０Ｖ）のときの動作について図１３を用いて説明する。
【００５２】
第４キャパシタＣ４の出力はハイ電位０Ｖとなり、第４キャパシタＣ４にゲート電極が接続された第３のＰ型薄膜トランジスタＰ３はオフし、第３のＮ型薄膜トランジスタＮ３はオンする。これによって、第３のＮ型薄膜トランジスタＮ３を通じて第６キャパシタＣ６から第５キャパシタＣ５へ向かって電流Ｉｄ６が流れる。
【００５３】
また、第５キャパシタＣ５の出力はロー電位の−５Ｖとなり、第５キャパシタＣ５にゲート電極が接続された第４のＰ型薄膜トランジスタＰ４はオンし、第４のＮ型薄膜トランジスタＮ４はオフする。これによって、第４のＰ型薄膜トランジスタＰ４を通じて第４キャパシタＣ４からの電流Ｉｄ８が流れる。
【００５４】
本ＤＣ−ＤＣ変換回路では、このように第４のＮ型薄膜トランジスタＮ４と第４のＰ型薄膜トランジスタＰ４を動作させることで、Ｂ１点における電圧が第２ダイオードＤ２のソース・ドレイン間のしきい値電圧−Ｖｔｈｐの影響を受けることを抑制し、Ｂ１点における電圧がゲート電極に印加される第３のＰ型薄膜トランジスタＰ３を完全にオフさせ、Ｐ型薄膜トランジスタＰ３にリーク電流が流れないようにして、第６キャパシタＣ６の出力電圧であるＢ２点における電圧のばらつきを抑制する。
【００５５】
続いて、本ＤＣ−ＤＣ変換回路における出力電圧のバラツキの状態を確認するために行った回路シュミレーションについて説明する。シミュレーションの条件は、第４キャパシタＣ４と第５キャパシタＣ５の容量を０．０８μＦ、第６キャパシタＣ６の容量を１μＦ、周波数を１６．７ｋＨｚ、各薄膜トランジスタＮ３，Ｐ３のＷ／Ｌ長を４０００μｍ／４．５μｍ、電子移動度を１００ｃｍ２／Ｖｓ、薄膜トランジスタＮ４，Ｐ４のＷ／Ｌ長を５μｍ／４．５μｍとした。
【００５６】
図１４は、Ｐ型薄膜トランジスタのしきい値電圧が１〜３Ｖの範囲でばらつき、Ｎ型薄膜トランジスタのしきい値が−１〜−３Ｖの範囲でばらつくときの第６キャパシタＣ６の端子間電圧のばらつき分布を示す図である。本回路では、第６キャパシタＣ６の端子間電圧の最大値は−４．８８Ｖであり、第６キャパシタＣ６の端子間電圧のばらつきを−５〜−４．８８Ｖの狭い範囲に抑制できることが確認された。
【００５７】
次に、比較例２のＤＣ−ＤＣ変換回路について説明する。図１５、図１６の回路図に示すように、比較例２のＤＣ−ＤＣ変換回路は、第４のＮ型薄膜トランジスタＮ４および第４のＰ型薄膜トランジスタＰ４がない構成である。その他の部分については本ＤＣ−ＤＣ変換回路と同様であるので、図１０と同一物には同一の符号を付すこととし、ここでは重複した説明は省略する。
【００５８】
図１５に示すように、第３クロック信号ＹＣＫ＋がロー電位（０Ｖ）で、第４クロック信号ＹＣＫ−がハイ電位（５Ｖ）のときは、第３のＰ型薄膜トランジスタＰ３がオンし、第３のＮ型薄膜トランジスタＮ３がオフする。このとき、第４キャパシタＣ４の第２端の電圧であるＤ１点の電圧は、第２ダイオードＤ２のしきい値電圧−Ｖｔｈｐの影響を受け、−５Ｖ−Ｖｔｈｐとなる。このため、第３のＮ型薄膜トランジスタＮ３が完全にオフせず、Ｎ型薄膜トランジスタＮ３にリーク電流が流れて、第６キャパシタＣ６の端子間電圧のばらつきが大きくなる。
【００５９】
また、図１６に示すように、第３クロック信号ＹＣＫ＋がハイ電位（５Ｖ）で、第４クロック信号ＹＣＫ−がロー電位（０Ｖ）のときは、第３のＰ型薄膜トランジスタＰ３がオフし、第３のＮ型薄膜トランジスタＮ３がオンする。この場合は、Ｄ１点の電圧は第２ダイオードＤ２のしきい値電圧−Ｖｔｈｎの影響を受け、−Ｖｔｈｐとなる。このため、しきい値電圧−Ｖｔｈｐのばらつきによっては第３のＰ型薄膜トランジスタＰ３が完全にオフせず、Ｐ型薄膜トランジスタＰ３にリーク電流が流れて、第６キャパシタＣ６の端子間電圧のばらつきが大きくなる。
【００６０】
比較例２のＤＣ−ＤＣ変換回路について、本ＤＣ−ＤＣ変換回路と同じ条件でシミュレーションを実行したところ、第６キャパシタＣ６の端子間電圧は、その最大値が−４．４９Ｖとなり、図１７に示すように−５〜−４．４９Ｖの広い範囲で分布した。
【００６１】
したがって、本実施の形態によれば、降圧型のＤＣ−ＤＣ変換回路に第４のＮ型薄膜トランジスタＮ４、第４のＰ型薄膜トランジスタＰ４を新たに設けたことで、第４キャパシタＣ４の第２端における電圧が第２ダイオードＤ２のソース・ドレイン間のしきい値電圧−Ｖｔｈｐの影響を受け難くなるので、第３のＰ型薄膜トランジスタＰ３あるいは第３のＮ型薄膜トランジスタＮ３を完全にオフさせてリーク電流を抑制でき、もって第６キャパシタＣ６の端子間電圧のバラツキを抑制することができる。
【００６２】
本実施の形態では、図１２、図１３に示したように、第３クロック信号ＹＣＫ＋をロー電位とし第４クロック信号ＹＣＫ−をハイ電位とした場合と、第３クロック信号ＹＣＫ＋をハイ電位として第４クロック信号ＹＣＫ−をロー電位とした場合のいずれにおいても、第６キャパシタＣ６から電流が流れ出すことになる。本ＤＣ−ＤＣ変換回路では、第３クロック信号ＹＣＫ＋、第４クロック信号ＹＣＫ−のオン・オフデューティ比をそれぞれ５０％としたことで、双方の場合について第６キャパシタＣ６から均等に電流が流れ出すので、第６キャパシタＣ６の端子間電圧のバラツキをさらに抑制することができる。
【００６３】
［第３の実施の形態］
本実施の形態における昇圧型のＤＣ−ＤＣ変換回路は、図１８、図１９の回路図に示すように、第１基準電圧源ＹＶＤＤの出力段にスイッチング素子Ｐ５を接続するとともに、第３キャパシタＣ３の入力段にスイッチング素子Ｐ６を接続した構成である。スイッチング素子Ｐ５，Ｐ６は、一例として、それぞれポリシリコンを材料とするＰ型薄膜トランジスタとする。それぞれのゲート電極にはイネーブル信号ＯＥ＋が供給される。その他の部分は、第１の実施の形態のものと同様であるので、図３、図４と同一物には同一の符号を付すこととし、ここでは重複した説明は省略する。
【００６４】
第１のＮ型薄膜トランジスタＮ１、第１のＰ型薄膜トランジスタＰ１は、第１クロック信号ＹＣＫ＋、第２クロック信号ＹＣＫ−がそれぞれ反転した時にリーク電流が流れることになる。そこで、本実施の形態では、図２０の電圧波形図に示すように、第１クロック信号ＹＣＫ＋、第２クロック信号ＹＣＫ−が反転する直前から反転した直後までの期間にイネーブル信号ＯＥ＋をハイ電位とし、スイッチング素子Ｐ５，Ｐ６を双方ともオフさせる。
【００６５】
本実施の形態によれば、第１クロック信号ＹＣＫ＋、第２クロック信号ＹＣＫ−が反転する直前から反転した直後までの期間においては、スイッチング素子Ｐ５，Ｐ６をオフさせることで、第１のＮ型薄膜トランジスタＮ１、第１のＰ型薄膜トランジスタＰ１にリーク電流が流れることを防止することができる。
【００６６】
なお、図１８，１９における各電流Ｉｄ１〜Ｉｄ４の波形については図２１に示すものとし、イネーブル信号ＯＥ＋を生成する回路の構成については図２２に示す。
【００６７】
［第４の実施の形態］
本実施の形態における降圧型のＤＣ−ＤＣ変換回路は、図２３、図２４の回路図に示すように、第１基準電圧源ＹＶＤＤの出力段にスイッチング素子Ｎ５を接続するとともに、第３キャパシタＣ３の入力段にスイッチング素子Ｎ６を接続した構成である。スイッチング素子Ｎ５，Ｎ６は、一例として、それぞれポリシリコンを材料とするＮ型薄膜トランジスタとする。それぞれのゲート電極にはイネーブル信号ＯＥ−が供給される。その他の部分は、第２の実施の形態のものと同様であるので、図１２、図１３と同一物には同一の符号を付すこととして、ここでは重複した説明は省略する。
【００６８】
第３のＮ型薄膜トランジスタＮ３、第３のＰ型薄膜トランジスタＰ３は、第３クロック信号ＹＣＫ＋、第４クロック信号ＹＣＫ−がそれぞれ反転した時にリーク電流が流れることになる。そこで、本実施の形態では、図２５の電圧波形図に示すように、第３クロック信号ＹＣＫ＋、第４クロック信号ＹＣＫ−が反転する直前から反転した直後までの期間にイネーブル信号ＯＥ−をロー電位とし、スイッチング素子Ｎ５，Ｎ６を双方ともオフさせる。なお、図２３，２４における各電流Ｉｄ５〜Ｉｄ８の波形については図２１に示す。
【００６９】
本実施の形態によれば、第１クロック信号ＹＣＫ＋、第２クロック信号ＹＣＫ−が反転する直前から反転した直後までの期間においては、スイッチング素子Ｎ５，Ｎ６をオフさせることで、第３のＮ型薄膜トランジスタＮ３、第３のＰ型薄膜トランジスタＰ３にリーク電流が流れることを防止することができる。
【図面の簡単な説明】
【００７０】
【図１】第１の実施形態におけるＤＣ−ＤＣ変換回路の構成を示す回路図である。
【図２】図１の回路図における各部の電圧を示す電圧波形図である。
【図３】図１の回路図についての第１クロック信号ＹＣＫ＋がロー電位で第２クロック信号ＹＣＫ−がハイ電位のときの電流の流れを示す図である。
【図４】図１の回路図についての第１クロック信号ＹＣＫ＋がハイ電位で第２クロック信号ＹＣＫ−がロー電位のときの電流の流れを示す図である。
【図５】図１の回路図における第３キャパシタＣ３の端子間電圧についての薄膜トランジスタのバラツキへの依存特性を示す図である。
【図６】比較例１のＤＣ−ＤＣ変換回路についての第１クロック信号ＹＣＫ＋がロー電位で第２クロック信号ＹＣＫ−がハイ電位のときの電流の流れを示す図である。
【図７】比較例１のＤＣ−ＤＣ変換回路についての第１クロック信号ＹＣＫ＋がハイ電位で第２クロック信号ＹＣＫ−がロー電位のときの電流の流れを示す図である。
【図８】比較例１のＤＣ−ＤＣ変換回路における各部の電圧を示す電圧波形図である。
【図９】比較例１のＤＣ−ＤＣ変換回路における第６キャパシタＣ６の端子間電圧についての薄膜トランジスタのバラツキへの依存特性を示す図である。
【図１０】第２の実施形態におけるＤＣ−ＤＣ変換回路の構成を示す回路図である。
【図１１】図１０の回路図における各部の電圧を示す電圧波形図である。
【図１２】図１０の回路図についての第３クロック信号ＹＣＫ＋がロー電位で、第４クロック信号ＹＣＫ−がハイ電位のときの電流の流れを示す図である。
【図１３】図１０の回路図についての第３クロック信号ＹＣＫ＋がハイ電位で、第４クロック信号ＹＣＫ−がロー電位のときの電流の流れを示す図である。
【図１４】図１０の回路図における第６キャパシタＣ６の端子間電圧についての薄膜トランジスタのバラツキへの依存特性を示す図である。
【図１５】比較例２のＤＣ−ＤＣ変換回路についての第３クロック信号ＹＣＫ＋がロー電位で第４クロック信号ＹＣＫ−がハイ電位のときの電流の流れを示す図である。
【図１６】比較例２のＤＣ−ＤＣ変換回路についての第３クロック信号ＹＣＫ＋がハイ電位で第４クロック信号ＹＣＫ−がロー電位のときの電流の流れを示す図である。
【図１７】比較例２のＤＣ−ＤＣ変換回路における第６キャパシタＣ６の端子間電圧についての薄膜トランジスタのバラツキへの依存特性を示す図である。
【図１８】第３の実施形態におけるＤＣ−ＤＣ変換回路の構成を示す回路図であり、電流の流れは、第１クロック信号ＹＣＫ＋がロー電位、第２クロック信号ＹＣＫ−がハイ電位のときのものを示す。
【図１９】第３の実施形態におけるＤＣ−ＤＣ変換回路の構成を示す回路図であり、電流の流れは、第１クロック信号ＹＣＫ＋がハイ電位、第２クロック信号ＹＣＫ−がロー電位のときのものを示す。
【図２０】第３の実施形態におけるＤＣ−ＤＣ変換回路の各部の電圧を示す電圧波形図である。
【図２１】第３の実施形態におけるＤＣ−ＤＣ変換回路の各部の電流を示す電流波形図である。
【図２２】イネーブル信号ＯＥを生成する回路の構成を示す回路図である。
【図２３】第４の実施形態におけるＤＣ−ＤＣ変換回路の構成を示す回路図であり、電流の流れは、第３クロック信号ＹＣＫ＋がロー電位、第４クロック信号ＹＣＫ−がハイ電位のときのものを示す。
【図２４】第４の実施形態におけるＤＣ−ＤＣ変換回路の構成を示す回路図であり、電流の流れは、第３クロック信号ＹＣＫ＋がハイ電位、第４クロック信号ＹＣＫ−がロー電位のときのものを示す。
【図２５】第４の実施形態におけるＤＣ−ＤＣ変換回路の各部の電圧を示す電圧波形図である。
【図２６】第４の実施形態におけるＤＣ−ＤＣ変換回路の各部の電流を示す電流波形図である。
【符号の説明】
【００７１】
Ｃ１…第１キャパシタ
Ｃ２…第２キャパシタ
Ｃ３…第３キャパシタ
Ｃ４…第４キャパシタ
Ｃ５…第５キャパシタ
Ｃ６…第６キャパシタ
Ｄ１…第１ダイオード
Ｄ２…第２ダイオード
Ｎ１…第１のＮ型薄膜トランジスタ
Ｎ２…第２のＮ型薄膜トランジスタ
Ｎ３…第３のＮ型薄膜トランジスタ
Ｎ４…第４のＮ型薄膜トランジスタ
Ｐ１…第１のＰ型薄膜トランジスタ
Ｐ２…第２のＰ型薄膜トランジスタ
Ｐ３…第３のＰ型薄膜トランジスタ
Ｐ４…第４のＰ型薄膜トランジスタ
Ｎ５，Ｎ６…スイッチング素子
Ｐ５，Ｐ６…スイッチング素子
ＹＶＤＤ…第１基準電圧源  
ＧＮＤ…第２基準電圧源
【図１】
2005151634.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2005151634.tif 000007
【図６】
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【図７】
2005151634.tif 000009
【図８】
2005151634.tif 000010
【図９】
2005151634.tif 000011
【図１０】
2005151634.tif 000012
【図１１】
2005151634.tif 000013
【図１２】
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【図１３】
2005151634.tif 000015
【図１４】
2005151634.tif 000016
【図１５】
2005151634.tif 000017
【図１６】
2005151634.tif 000018
【図１７】
2005151634.tif 000019
【図１８】
2005151634.tif 000020
【図１９】
2005151634.tif 000021
【図２０】
2005151634.tif 000022
【図２１】
2005151634.tif 000023
【図２２】
2005151634.tif 000024
【図２３】
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【図２４】
2005151634.tif 000026
【図２５】
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【図２６】
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