(57)【要約】  【課題】  強誘電体キャパシタの劣化を抑制しつつ、かつ、簡易な回路で実現することが可能な、強誘電体キャパシタを用いた不揮発論理回路等を提供する。  【解決手段】  強誘電体キャパシタ１０３および１０４と、強誘電体キャパシタ１０３および１０４の一方の電極に接続されたデータ線ＡおよびＣと、データ線ＡおよびＣと強誘電体キャパシタ１０３および１０４の他方の電極との間に接続された遅延素子１０５および１０６と、データ線Ａに接続されたデータラッチ回路１０１および１０２とを備える。  【選択図】  図１
2005236355.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性の論理回路であって、
第１強誘電体キャパシタと、
前記第１強誘電体キャパシタの一方の電極に接続された第１データ線と、
前記第１データ線と前記第１強誘電体キャパシタの他方の電極との間に接続された第１遅延回路と、
前記第１データ線に接続されたデータラッチ回路と
を備えることを特徴とする不揮発性論理回路。
【請求項２】
前記不揮発性論理回路はさらに、
前記データラッチ回路の出力端子に接続された第２データ線と、
前記第２データ線に一方の電極が接続された第２強誘電体キャパシタと、
前記第２データ線と前記第２強誘電体キャパシタの他方の電極との間に接続された第２遅延回路とを備え、
前記データラッチ回路は、相互に入力端子と出力端子とが接続された２つのインバータ回路からなる
ことを特徴とする請求項１記載の不揮発性論理回路。
【請求項３】
前記不揮発性論理回路はさらに、
前記第１データ線に一方の電極が接続された第２強誘電体キャパシタと、
前記第１データ線と前記第２強誘電体キャパシタの他方の電極との間に接続された第２遅延回路とを備える
ことを特徴とする請求項１記載の不揮発性論理回路。
【請求項４】
前記不揮発性論理回路はさらに、
前記第１強誘電体キャパシタの他の電極と第２誘電体キャパシタの他の電極との間に読み出し電圧を印加するためのスイッチ回路を備える
ことを特徴とする請求項３記載の不揮発性論理回路。
【請求項５】
前記データラッチ回路の入力のしきい値は、前記不揮発性論理回路がデータ「１」を記憶しているときに前記第１データ線に生じる電圧と、データ「０」を記憶しているときに前記第１データ線に生じる電圧との間の電圧に設定されている
ことを特徴とする請求項３記載の不揮発性論理回路。
【請求項６】
前記第１および第２遅延回路は、インバータ回路と、ＮＡＮＤ回路またはＮＯＲ回路とから構成され、
前記ＮＡＮＤ回路または前記ＮＯＲ回路には、前記第１および第２強誘電体キャパシタへのデータの書き込みと読み出しとを切り替える制御信号線が接続されている
ことを特徴とする請求項２又は３記載の不揮発性論理回路。
【請求項７】
前記不揮発性論理回路はさらに、
前記第１強誘電体キャパシタの両端を短絡および開放させる第１スイッチ回路と、
前記第２強誘電体キャパシタの両端を短絡および開放させる第２スイッチ回路とを備える
ことを特徴とする請求項２又は３記載の不揮発性論理回路。
【請求項８】
前記不揮発性論理回路はさらに、
前記第１データ線と前記データラッチ回路との間に直列に接続された２つのインバータ回路を備える
ことを特徴とする請求項２又は３記載の不揮発性論理回路。
【請求項９】
前記不揮発性論理回路はさらに、
前記第１データ線と所定の電位との間を短絡および開放する第３スイッチ回路を備える
ことを特徴とする請求項２又は３記載の不揮発性論理回路。
【請求項１０】
強誘電体キャパシタを用いた不揮発性論理回路の駆動方法であって、
前記強誘電体キャパシタの一方の電極に信号電圧を印加するとともに、他方の電極に前記信号電圧を遅延させて印加することによってデータを書き込むステップと、
前記強誘電体キャパシタの分極状態に応じてラッチ回路にデータを読み出すステップと
を含むことを特徴とする不揮発性論理回路の駆動方法。
【請求項１１】
強誘電体キャパシタを用いた不揮発性論理回路の駆動方法であって、
インバータ回路を介して接続された２つの強誘電体キャパシタについて、一方の電極に信号電圧を印加するとともに、他方の電極に前記信号電圧を遅延させて印加することによってデータを書き込むステップと、
前記強誘電体キャパシタの分極状態に応じてラッチ回路にデータを読み出すステップと
を含むことを特徴とする不揮発性論理回路の駆動方法。
【請求項１２】
強誘電体キャパシタを用いた不揮発性論理回路の駆動方法であって、
直列に接続された２つの強誘電体キャパシタについて、相互に接続された側の電極に信号電圧を印加するとともに、他方の電極に前記信号電圧を遅延させた電圧を印加することによってデータを書き込むステップと、
前記強誘電体キャパシタの分極状態に応じてラッチ回路にデータを読み出すステップと
を含むことを特徴とする不揮発性論理回路の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性メモリを内蔵した論理回路、特に強誘電体キャパシタを用いた不揮発性論理回路に関するものであり、書き込み動作の簡素化および信頼性の向上を実現するための回路装置およびその駆動方法を提供するものである。
【背景技術】
【０００２】
近年、論理回路の構成をソフトウェアで定義することにより、容易にその構成を変更できるＦｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ  （ＦＰＧＡ）等のプログラマブル論理回路に注目が集められている。
これらのプログラマブル論理回路においてはソフトウェアの格納に別チップ上のＥＥＰＲＯＭ等のプログラマブルＲＯＭが主に使われている。しかしこれらの構成ではプログラマブルＲＯＭの内容が比較的に読み出しやすいものの、起動時にデータの読み込みが必要であり時間がかかる等の理由から不揮発メモリを内蔵した不揮発プログラマブル論理回路が開発されている。
【０００３】
不揮発プログラマブル論理回路等に用いられる不揮発メモリとして、従来、強誘電体キャパシタを用いた不揮発性論理回路が各種提案されている（例として、特許文献１等参照）。
【０００４】
従来の強誘電体キャパシタを用いた不揮発論理回路においては、動作中に常に強誘電体キャパシタにどちらかの極性の電圧が印加される方式か、必要時にのみスイッチを閉じて電圧を印加する方式がとられている。
【特許文献１】特開２００３−１５２５０６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、前者の方式では、強誘電体キャパシタに電圧が印加されつづけるためＴｉｍｅ  Ｄｅｐｅｎｄｅｎｔ  Ｄｉｅｌｅｃｔｒｉｃ  Ｂｒｅａｋｄｏｗｎ  （ＴＤＤＢ）により強誘電体膜が劣化し強誘電体キャパシタが短時間で破壊されるという課題がある。また、後者の方式では、電源遮断前にデータ格納用の信号を各セルに送る必要があり、電源管理が複雑になるという課題がある。
【０００６】
そこで、本発明は、このような課題に鑑みてなされたものであり、強誘電体キャパシタの劣化を抑制しつつ、かつ、簡易な回路で実現することが可能な、強誘電体キャパシタを用いた不揮発論理回路等を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明に係る不揮発性論理回路は、不揮発性の論理回路であって、第１強誘電体キャパシタと、前記第１強誘電体キャパシタの一方の電極に接続された第１データ線と、前記第１データ線と前記第１強誘電体キャパシタの他方の電極との間に接続された第１遅延回路と、前記第１データ線に接続されたデータラッチ回路とを備えることを特徴とする。これによって、入力データ（第１データ線の電圧）が変化した時にのみ、入力データの変化に応じた方向の電圧が強誘電体キャパシタに短時間だけ印加され、自動的に書き込みが行われ、データに変化が生じないときは強誘電体キャパシタには電圧が印加されないことから、強誘電体キャパシタの劣化が抑制される。
【０００８】
ここで、前記不揮発性論理回路はさらに、前記データラッチ回路の出力端子に接続された第２データ線と、前記第２データ線に一方の電極が接続された第２強誘電体キャパシタと、前記第２データ線と前記第２強誘電体キャパシタの他方の電極との間に接続された第２遅延回路とを備え、前記データラッチ回路は、相互に入力端子と出力端子とが接続された２つのインバータ回路から構成してもよい。これによって、データラッチ回路を、データの読み出しを行う差動増幅回路として用いることで、２つの強誘電体キャパシタそれぞれに反対状態を記憶させることができ、強誘電体キャパシタからの読み出しのために新たに差動増幅回路を追加する必要がなく、素子の面積を小さくすることができる。
【０００９】
また、前記不揮発性論理回路はさらに、前記第１データ線に一方の電極が接続された第２強誘電体キャパシタと、前記第１データ線と前記第２強誘電体キャパシタの他方の電極との間に接続された第２遅延回路とを備えてもよい。そして、読み出し用として、前記第１強誘電体キャパシタの他の電極と第２誘電体キャパシタの他の電極との間に読み出し電圧を印加するためのスイッチ回路を備えるように構成してもよい。これによって、２つに強誘電体キャパシタを直列に接続し、相補の分極を持つ強誘電体キャパシタを負荷として読み出すこととなり、常誘電体のキャパシタを負荷として用いる場合に比べて読み出しマージンが大きくなる。
【００１０】
また、前記データラッチ回路の入力のしきい値は、前記不揮発性論理回路がデータ「１」を記憶しているときに前記第１データ線に生じる電圧と、データ「０」を記憶しているときに前記第１データ線に生じる電圧との間の電圧に設定しておくのが好ましい。これによって、強誘電体キャパシタからの読み出しのために新たに回路を追加する必要がなく、素子サイズを小さくできる。
【００１１】
また、前記第１および第２遅延回路は、インバータ回路と、ＮＡＮＤ回路またはＮＯＲ回路とから構成され、前記ＮＡＮＤ回路または前記ＮＯＲ回路には、前記第１および第２強誘電体キャパシタへのデータの書き込みと読み出しとを切り替える制御信号線が接続されているように構成してもよい。これによって、遅延回路の一部と書き込み・読み出し切替え回路とをまとめることができ、素子の面積を小さくできる。
【００１２】
また、前記不揮発性論理回路はさらに、前記第１強誘電体キャパシタの両端を短絡および開放させる第１スイッチ回路と、前記第２強誘電体キャパシタの両端を短絡および開放させる第２スイッチ回路とを備えてもよい。これによって、データ書き込み後の電源遮断時および投入時に発生するノイズによる強誘電体キャパシタへの電圧印加を回避することができ、より信頼性を高めることができる。
【００１３】
また、前記不揮発性論理回路はさらに、前記第１データ線と前記データラッチ回路との間に直列に接続された２つのインバータ回路を備えてもよい。これによって、読み出しとデータ保持とが分離され、制御が簡素化される。
また、前記不揮発性論理回路はさらに、前記第１データ線と所定の電位との間を短絡および開放する第３スイッチ回路を備えてもよい。これによって、データの読み出し時のデータ線の初期電圧を安定化することができ、読み出し動作をより確実に行うことができる。
【００１４】
なお、本発明は、不揮発性論理回路として実現できるだけでなく、不揮発性論理回路の駆動方法として実現することもできる。つまり、強誘電体キャパシタを用いた不揮発性論理回路の駆動方法であって、前記強誘電体キャパシタの一方の電極に信号電圧を印加するとともに、他方の電極に前記信号電圧を遅延させて印加することによってデータを書き込むステップと、前記強誘電体キャパシタの分極状態に応じてラッチ回路にデータを読み出すステップとを含むことを特徴とする不揮発性論理回路の駆動方法として実現することができる。
【００１５】
ここで、前記書き込みステップでは、インバータ回路を介して接続された２つの強誘電体キャパシタについて、一方の電極に信号電圧を印加するとともに、他方の電極に前記信号電圧を遅延させて印加することによってデータを書き込むようにしてもよいし、直列に接続された２つの強誘電体キャパシタについて、相互に接続された側の電極に信号電圧を印加するとともに、他方の電極に前記信号電圧を遅延させた電圧を印加することによってデータを書き込むようにしてもよい。いずれにしても、入力データが変化した時にのみ、データの変化に応じた方向の電圧が強誘電体キャパシタに短時間だけ印加され、入力データに変化が生じないときは強誘電体キャパシタには電圧が印加されないことから、強誘電体キャパシタの劣化が抑制されるという効果が発揮される。
【発明の効果】
【００１６】
以上のように本発明を用いることで、データが変化した時に自動的に強誘電体キャパシタへ書き込み電圧が短時間印加されることにより、書き込み動作の簡略化、および電圧印加時間を短時間にしたことによる信頼性の向上などの大きな効果を得ることが可能となる。また、本発明を用いることで電源を切っても状態を保持するレジューム機能を実現することができる。
【発明を実施するための最良の形態】
【００１７】
本発明の実施の形態について、図１から図６を用いて説明する。
（実施の形態１）
図１に本発明による強誘電体キャパシタを用いた不揮発論理回路の第一の例を示す。
２つのインバータ回路１０１および１０２がラッチ回路を構成し、データを保持する。第一の強誘電体キャパシタ１０３の一方の電極はデータ線Ａに直接接続されており、もう一方の電極は遅延素子１０５を介してデータ線Ａに接続される。また、第二の強誘電体キャパシタ１０４の一方の電極はラッチ回路の逆論理側であるデータ線Ｃに接続されており、もう一方の電極は遅延素子１０６を介してデータ線Ｃに接続される。これにより、相反するデータを２つの強誘電体キャパシタ１０３および１０４に記録することになり、データの読み出しにおいて有利となる。また遅延素子１０５と強誘電体キャパシタ１０３の間にはスイッチ１０７が接続され、読み出し時に強誘電体キャパシタ１０３に読み出し電圧を印加するためのスイッチ１０９が接続されている。同様に遅延素子１０６と強誘電体キャパシタ１０４の間にはスイッチ１０８が接続され、読み出し時に強誘電体キャパシタ１０４に読み出し電圧を印加するためのスイッチ１１０が接続されている。
【００１８】
通常動作では端子（または信号）ＣＡは”Ｈ”となり、端子ＣＢおよびＣＣは端子ＣＬＫの逆相とする。また端子Ｒは”Ｌ”とする。
端子ＣＬＫが”Ｈ”のとき端子ＤＩＮの変化に応じてデータ線Ａが変化する。これに対し、接続点Ｂ１は遅延素子１０５を介して端子ＤＩＮに接続されているため、データ線Ａより遅れて変化する。この間データ線Ａと接続点Ｂ１の電圧が異なり、強誘電体キャパシタ１０３に電圧が印加され、データの書き込みが行われる。このデータ線Ａの電圧変化に対する接続点Ｂ１の電圧変化の遅延は数ナノ秒が望ましい。同様にデータ線Ｃの電圧変化に対して接続点Ｄ１の電圧変化が遅延することにより強誘電体キャパシタ１０４に電圧が印加されデータが書き込まれる。
【００１９】
ただし、数ナノ秒の遅延時間後にはデータ線Ａと接続点Ｂ１、およびデータ線Ｃと接続点Ｄ１はそれぞれ同電圧となるため強誘電体キャパシタ１０３および１０４には電圧が印加されない。これによって、強誘電体キャパシタ１０３および１０４の劣化が抑制される。
端子ＣＬＫが”Ｌ”の期間であればデータ線Ａが変化しないため、回路の電源を遮断しても強誘電体キャパシタ１０３および１０４には電圧が印加されず、データを分極状態として保持し続けることができる。
【００２０】
電源再投入時、または強誘電体キャパシタからのデータ読み出し時には端子ＣＬＫ、ＣＡ，ＣＢ，ＣＣを”Ｌ”とし、端子Ｒを”Ｌ”とした状態で回路の電源を接続する。その後端子Ｒを”Ｈ”とすることで強誘電体キャパシタ１０３および１０４の一方の電極が”Ｈ”となる。このときデータ線ＡおよびＣの寄生容量との分配により、データ線ＡおよびＣに強誘電体キャパシタ１０３および１０４の分極状態に応じた電圧が生じる。この状態で端子ＣＡおよびＣＢを”Ｈ”にしてラッチ回路を差動増幅器として使用することにより、データ線Ａ、Ｃの電圧差を増幅し、強誘電体キャパシタに保持されていた状態を復元することができる。
【００２１】
このときデータ線ＡおよびＣの寄生容量が少ない場合は別途容量を追加することにより読み出し特性を改善することができる。また、容量として強誘電体キャパシタを用いることにより小面積で大きな効果を得ることができる。
【００２２】
（実施の形態２）
図２に本発明による強誘電体キャパシタを用いた不揮発論理回路の第二の例を示す。
【００２３】
２つのインバータ回路２０１および２０２がラッチ回路を構成し、データを保持する。２つの強誘電体キャパシタ２０３および２０４の一方の電極はデータ線Ａに接続され、もう一方の電極は遅延素子２０５および２０６を介してデータ線Ａに接続されている。また遅延素子２０５と強誘電体キャパシタ２０３の間にはスイッチ２０７が接続され、読み出し時に強誘電体キャパシタ２０３に読み出し電圧を印加するためのスイッチ２０９が接続されている。同様に遅延素子２０６と強誘電体キャパシタ２０４の間にはスイッチ２０８が接続され、読み出し時に強誘電体キャパシタ２０４に読み出し電圧を印加するためのスイッチ２１０が接続されている。
【００２４】
図３に通常動作時の電圧遷移図を示す。
通常動作では端子ＣＡは”Ｈ”とし、端子ＣＢはＣＬＫの逆相とし、端子Ｒは”Ｌ”とする。この状態で端子ＣＬＫの信号に同期してデータの保持を通常のＤ−フリップフロップとして動作する。
端子ＣＬＫが”Ｈ”のとき端子ＤＩＮの変化に応じてデータ線Ａが変化する。これに対し、接続点Ｂ１およびＢ２は遅延素子２０５および２０６を介して端子ＤＩＮに接続されているため、データ線Ａより遅れて変化する。この間データ線Ａと接続点Ｂ１、ＡとＢ２の電圧が異なり、強誘電体キャパシタ２０３および２０４に電圧が印加され、データの書き込みが行われる。このデータ線Ａの電圧変化に対すると接続点Ｂ１、Ｂ２の電圧変化の遅延は数ナノ秒が望ましい。
【００２５】
ただし、数ナノ秒の遅延時間後にはデータ線Ａと接続点Ｂ１、およびデータ線Ａと接続点Ｂ２はそれぞれ同電圧となるため強誘電体キャパシタ２０３および２０４には電圧が印加されない。これによって、強誘電体キャパシタ２０３および２０４の劣化が抑制される。
端子ＣＬＫが”Ｌ”の期間であればデータ線Ａが変化しないため、回路の電源を遮断しても強誘電体キャパシタ２０３および２０４には電圧が印加されず、データを分極状態として保持し続けることができる。
【００２６】
図４に読み出し動作時の電圧遷移図を示す。
電源再投入時、または強誘電体キャパシタからのデータ読み出し時には端子ＣＬＫ、ＣＡ、ＣＢを”Ｌ”とし端子Ｒを”Ｌ”とした状態で回路の電源を接続する。その後、端子Ｒを”Ｈ”とすることで強誘電体キャパシタ２０３の一方の電極が”Ｈ”となり強誘電体キャパシタ２０４の一方の電極が”Ｌ”となる。このときデータ線Ａには強誘電体キャパシタ２０３および２０４の容量分配により電圧が生じる。このとき強誘電体キャパシタ２０３および２０４が直列接続されており、これらの分極は逆方向を向くこととなり、強誘電体キャパシタに書き込んだデータに応じてデータ線Ａの電圧が異なる。このとき、データ”１”を保持していたときに生じる電圧とデータ”０”を保持していたときに生じる電圧との間にインバータ回路２０１のしきい値電圧が入るように回路を構成する。この状態で端子ＣＡを”Ｈ”にすることによりインバータ回路２０１が駆動し、強誘電体キャパシタに保持していたデータを反転した出力が生じる。この後、端子ＣＢを”Ｈ”とすることでデータが保持され、データ記憶状態に戻すことができる。その後、端子Ｒを”Ｌ”としＣＬＫを駆動することで、電源遮断前の状態に復元できる。
【００２７】
図５に読み出し動作時の動作点図を示す。
強誘電体キャパシタ２０３のヒステリシス曲線６０１において、データ”１”を記録したときは分極６０２の状態となり、データ”０”を記録したときは分極６０３の状態となる。このとき強誘電体キャパシタ２０４の分極はそれぞれ逆の状態となる。読み出し時には強誘電体キャパシタ２０４が負荷として働くため、データ”１”を記録していたときの強誘電体キャパシタ２０４の負荷曲線は６０４となり、データ線Ａの電圧は図のＶＡ１で示すように求められる。同様にデータ”０”を記録していたときの強誘電体キャパシタ２０４の負荷曲線は６０５となり、データ線Ａの電圧は図のＶＡ０で示すように求められる。このときＶＡ１＞ＶＡ０となり、インバータ回路２０１のしきい値電圧ＶＴＩをＶＡ１＞ＶＴＩ＞ＶＡ０の関係が成り立つように回路定数を設定することでインバータ回路の出力をデータ記録時の状態にすることができる。
【００２８】
なお、遅延素子２０５および２０６を共有し一つの素子としても良い。同様にスイッチ２０７および２０８を共有し一つの素子としても良い。
また、図６に示すように遅延素子２０５およびスイッチ２０７、２０９をインバータ回路群３０５およびＮＡＮＤ回路３０７で置き換えても良い。同様に遅延素子２０６およびスイッチ２０８、２１０をインバータ回路群３０６およびＮＯＲ回路３０８で置き換えても良い。インバータ回路群３０５および３０６は奇数個の複数段のインバータ回路を直列につなげた構成とすることで遅延時間を調整する。また、インバータ回路群３０５、３０６を共有しても良い。
【００２９】
（その他の実施の形態）
図７から図９に本発明による強誘電体キャパシタを用いた不揮発論理回路の他の例を示す。
図７に示される不揮発性論理回路は、図２に示される回路に、強誘電体キャパシタ２０３および２０４それぞれの両端を短絡／開放するスイッチ７１１および７１２を付加したものに相当する。図７のスイッチ７１１および７２２を用いてデータ記録後の電源遮断時および投入時に各強誘電体キャパシタの両端を短絡させておくことで、この時に発生するノイズによる強誘電体キャパシタへの電圧印加を抑制することができ信頼性を高めることができる。
【００３０】
図８に示される不揮発性論理回路は、図７に示される回路に、データ線Aの電圧を読み出す２つの直列接続されたインバータ回路８１３および８１４を付加したものに相当する。図８のスイッチ８１１および８２２は上記（図７のスイッチ７１１および７１２）と同様の効果を得ることができる。
またインバータ回路８１３、８１４を設ける事で、しきい値判定による読み出し動作と後続する２つのインバータ回路によるデータ保持とが分離されるので、制御が容易となる。
【００３１】
図９に示される不揮発性論理回路は、図２に示される回路に、データ線Aをグランドに短絡／開放するスイッチ９１１を付加したものに相当する。図９のスイッチ９１１を用いてデータ線の電荷を放電させることでデータの読み出し時のデータ線Ａの初期電圧を安定化することができ、読み出し動作をより確実に行うことができる。
（その他の変形例）
なお、本発明を上記の実施の形態に基づいて説明してきたが、本発明は上記の実施に形態に限定されないのはもちろんである。
【００３２】
以下のような場合も本発明に含まれる。
（１）Ｄ−ＦＦタイプの論理回路を用いて説明したが、その他の形態の論理回路であってもよい。
（２）強誘電体キャパシタへの書き込みパルス印加時間を２ｎｓ程度として説明したが、それ以上であってもよい。
（３）図６〜図９に示された不揮発性論理回路は、図２に示された実施の形態２における回路の変形例であったが、同様の変形を図１に示された実施の形態１における回路に施してもよい。つまり、図１に示された不揮発性論理回路において、遅延素子をインバータ回路、ＮＡＮＤ回路、ＮＯＲ回路等を用いて実現してもよいし、強誘電体キャパシタの両端を短絡するためのスイッチを付加してもよいし、データ線Ａとラッチ回路との間に２つの直列接続されたインバータ回路を付加してもよいし、データ線Ａとグランドとを接続するためのスイッチを付加してもよい。
【産業上の利用可能性】
【００３３】
本発明は、強誘電体キャパシタを用いた不揮発性論理回路として、特に、論理回路の演算に使用していない部分のデータを一時的に退避させ、電源を遮断して消費電力の削減を図ることが可能な低消費電力メモリデバイス等として利用することができる。
【図面の簡単な説明】
【００３４】
【図１】本発明の実施の形態１における不揮発論理回路の一例を示す図である。
【図２】本発明の実施の形態２における不揮発論理回路の一例を示す図である。
【図３】書き込み動作のタイミングチャートである。
【図４】読み出し動作のタイミングチャートである。
【図５】強誘電体キャパシタのヒステリシス曲線および動作点を示す図である。
【図６】本発明における不揮発論理回路の一例を示す図である。
【図７】本発明における不揮発論理回路の一例を示す図である。
【図８】本発明における不揮発論理回路の一例を示す図である。
【図９】本発明における不揮発論理回路の一例を示す図である。
【符号の説明】
【００３５】
１０１、１０２、２０１、２０２、３０１、３０２、３０５、３０６、８１３、８１４  インバータ回路
１０３、１０４、２０３、２０４、３０３、３０４  強誘電体キャパシタ
１０５、１０６、２０５、２０６  遅延素子
１０７〜１１０、２０７〜２１０、７１１、７１２、８１１、８１２、９１１  スイッチ
３０７  ＮＡＮＤ回路
３０８  ＮＯＲ回路
【図１】
2005236355.tif 000003
【図２】
2005236355.tif 000004
【図３】
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【図４】
2005236355.tif 000006
【図５】
2005236355.tif 000007
【図６】
2005236355.tif 000008
【図７】
2005236355.tif 000009
【図８】
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【図９】
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