(57)【要約】【課題】  ショットキーバリアダイオードの金属と半導体との仕事関数差φＢを下げることで低容量を確保した上で順方向抵抗を低減させ、バリアメタルのコンタクト端にクラックが発生するのを防止する。【解決手段】  半導体層に金属膜を接触させてある半導体装置において、前記半導体層と前記金属膜との間に、膜応力の大きな金属のシリサイド膜を形成し、前記金属膜には柱状構造をとらない金属を用い、前記シリサイド膜を介して前記金属膜が半導体層に接触する。また、その製造方法において、前記半導体層と膜応力の大きな金属とのシリサイド膜を形成する工程と、前記シリサイド膜に積層して、柱状構造をとらない金属を前記金属膜として形成する工程とを有し、前記シリサイド膜を介して前記金属膜が半導体層に接触する。【選択図】        図１
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【特許請求の範囲】
【請求項１】
半導体層に金属膜を接触させてある半導体装置において、
前記半導体層と前記金属膜との間に、膜応力の大きな金属のシリサイド膜を形成し、前記金属膜には柱状構造をとらない金属を用い、前記シリサイド膜を介して前記金属膜が半導体層に接触することを特徴とする半導体装置。
【請求項２】
前記膜応力の大きな金属が半導体に対して仕事関数差が小さな金属であり、具体的にはパラジウムであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記金属膜がチタンを用いたバリアメタルであることを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記半導体装置がショットキーバリアダイオードを有することを特徴とする請求項１乃至請求項３の何れか一項に記載の半導体装置。
【請求項５】
半導体層に金属膜を接触させてある半導体装置の製造方法において、
前記半導体層と膜応力の大きな金属とのシリサイド膜を形成する工程と、
前記シリサイド膜に積層して、柱状構造をとらない金属を前記金属膜として形成する工程とを有し、前記シリサイド膜を介して前記金属膜が半導体層に接触することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、半導体と金属との接合部分を有する半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
ショットキーバリアダイオードのショットキーバリア接合或いはバンプ電極のＵＢＭ（Under Bump Metal）では、仕事関数差φＢの調整或いはコンタクト抵抗の低減を目的として、半導体層と金属膜との間にシリサイド層を形成する場合がある。特に、ショットキーバリア接合の場合には、半導体基板シリコンの極表面での金属接触によって特性をだしており、通常はショットキーバリアメタルと半導体基板とを反応させてシリサイド層を形成、ショットキーバリアメタルの界面部分をシリサイド化しており、シリサイド層を形成した後にバリアメタルを形成する場合は少ない。
【０００３】
下記特許文献１には、シリサイド層をシリサイド層の厚さを変えることによってショットキ―バリアダイオードの順方向抵抗Ｖｆを変化させる例が開示されている。
【０００４】
【特許文献１】特開平５−１２１７２８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
高周波検波用のショットキーバリアダイオードでは、順方向抵抗ＶＦ、直列抵抗Ｒｓ、容量Ｃｄの低減が求められているが、順方向抵抗Ｖｆと容量Ｃｄとは、トレードオフの関係にあるため、低容量を確保した上で順方向抵抗を低減するためには、金属と半導体との仕事関数差φＢを下げることで実現することができる。
【０００６】
このため、ｐ型半導体基板に対して仕事関数差が小さな金属としてはパラジウムがあるが、パラジウムのシリサイドを半導体基板とバリアメタルとの間に形成した場合に、パラジウムの膜応力が大きく、加えてパラジウムと酸化シリコンとの反応が少ないため、バリアメタルのコンタクト端にクラックを発生させることがある。バリアメタルにクラックが発生すると、バリアメタルにアルミニュウムが積層されている場合には、前記クラックからアルミニュウムが析出し、逆方向電流を増加させてしまう、更にはアルミニュウムが半導体基板に達して短絡を生じてしまうという問題がある。
【０００７】
本発明の課題は、これらの問題点を解決し、ショットキーバリアダイオードの金属と半導体との仕事関数差φＢを下げることで低容量を確保した上で順方向抵抗を低減させ、バリアメタルのコンタクト端にクラックが発生するのを防止することが可能となる技術を提供することにある。
本発明の前記ならびにその他の課題と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
半導体層に金属膜を接触させてある半導体装置において、前記半導体層と前記金属膜との間に、膜応力の大きな金属のシリサイド膜を形成し、前記金属膜には柱状構造をとらない金属を用い、前記シリサイド膜を介して前記金属膜が半導体層に接触する。
【０００９】
また、その製造方法において、前記半導体層と膜応力の大きな金属とのシリサイド膜を形成する工程と、前記シリサイド膜に積層して、柱状構造をとらない金属を前記金属膜として形成する工程とを有し、前記シリサイド膜を介して前記金属膜が半導体層に接触する。
【発明の効果】
【００１０】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
（１）本発明によれば、パラジウムシリサイドを用いることにより仕事関数差φＢを下げることができるという効果がある。
（２）本発明によれば、上記効果（１）により、低容量を確保した上でショットキーバリアダイオードの順方向抵抗を低減させることができるという効果がある。
（３）本発明によれば、バリアメタルにチタンを用いることによりコンタクト端にクラックが発生するのを防止することができるという効果がある。
（４）本発明によれば、上記効果（３）により、逆方向電流の増加を防止する、或いはアルミニュウムが半導体基板に達して短絡を生じるといった特性不良の発生を防止することができるという効果がある。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態を説明する。
なお、実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００１２】
図１は、本発明の一実施の形態である半導体装置に用いられるショットキーバリアダイオードの半導体チップを示す縦断面図である。
【００１３】
このショットキーバリアダイオード１は、高不純物濃度のｐ＋型単結晶シリコン等の半導体基体２に高不純物濃度のｐ型エピタキシャル層３を形成した半導体基板主面を保護絶縁膜４によって被覆し、保護絶縁膜４を部分的に除去して露出させた半導体基板主面中央部の接続領域に厚さ２０ｎｍ程度のパラジウムシリサイド膜５を形成し、シリサイド膜５上にチタンからなる厚さ３５０ｎｍ程度のバリアメタル６を積層し、バリアメタル６の上に例えばアルミニュウムを主成分とした厚さ２μｍ程度の表面電極７を形成し、シリサイド膜５、バリアメタル６及び表面電極７の金属積層膜と半導体基板主面とがショットキーバリア接合した構成となっており、半導体基板裏面の半導体基体２には、例えば金を主成分とした裏面電極８を接続してある。
【００１４】
本実施の形態のショットキーバリアダイオード１では、ｐ型エピタキシャル層３である半導体層と金属との接合面にパラジウムシリサイド膜５を用いることにより、仕事関数差φＢを下げて、低容量を確保した上でショットキーバリアダイオード１の順方向抵抗を低減させることができる。
【００１５】
本実施の形態のようにパラジウムシリサイド膜５を形成した場合には、パラジウムの膜応力が大きいために積層されるバリアメタル６に大きな力が加わってしまう。例えばタングステンのような通常の柱状構造をとる金属をバリアメタル６とした場合には、柱状の結晶が垂直方向に整列した状態となっているために、最も応力が強くなるコンタクト端では、膜応力により水平方向に力が加えられると、結晶の粒界に水平・垂直方向の力が加わることとなり粒界で割れてしまい、クラックが発生することがある。
【００１６】
このため、本実施の形態では、バリアメタル６に柱状構造をとらない金属であるチタンを用いることにより、膜応力を吸収することで結晶の粒界で割れてしまうのを防止し、バリアメタル６のコンタクト端にクラックが発生するのを防止することができる。なお、他に膜応力が大きい金属としては、タングステン、モリブデン等があり、他に柱状構造をとらない金属としては、チタンタングステン等がある。
【００１７】
図２に実装状態の縦断面図を示すように、このショットキーバリアダイオード１は、以降の実装工程によって、ショットキーバリアダイオード１の裏面電極８側が一方のリード９に接着導通され、また表面電極７と他方のリード１０とが金等のボンディングワイヤ１１により接続導通されており、ショットキーバリアダイオード１、ボンディングワイヤ１１及びリード９，１０の一部がレジン等の封止体１２によって樹脂封止され、封止体１２の側面からリード９，１０の端部が露出した半導体装置となる。この半導体装置を実装基板等に実装する際には、リード９，１０をハンダ等によって実装基板の配線に接続する。製品外形としては、例えば、通常１００６と呼称される１ｍｍ×０．６ｍｍのサイズとなっている。
【００１８】
続いて、この半導体装置の製造方法について、図３乃至図９を用いて工程毎に説明する。
先ず、高不純物濃度のｐ＋型半導体基体２に高不純物濃度のｐ型エピタキシャル層３を形成した半導体基板の主面に、図３に示すように、熱酸化等により酸化シリコン膜４ａを全面に形成し、この酸化シリコン膜４ａ上に、ＰＳＧ(Phospho Silicate Glass)膜４ｂを全面に形成し、このＰＳＧ膜４ｂ上に、バリアメタルの接続領域となる半導体基板主面の中央を開口したレジストマスク１３をホトリソグラフィにより形成する。なお、酸化シリコン膜４ａとＰＳＧ膜４ｂとによって、保護絶縁膜４が構成されている。続いて、このレジストマスク１３を用いたドライエッチングによって酸化シリコン膜４ａ及びＰＳＧ膜４ｂを選択的に除去し、半導体基板主面を露出させる。この状態を図４に示す。
【００１９】
次に、レジストマスク１３を除去した後に、図５に示すように、パラジウム５´を全面に堆積させる。この状態で熱処理を加えて、図６に示すように、パラジウム５´と半導体基板のエピタキシャル層３との界面に、厚さ２０ｎｍ程度のパラジウムシリサイド膜５を形成し、未反応のパラジウム５´を除去する。この状態を図７に示す。
【００２０】
次に、半導体基板主面の全面にスパッタ等によりバリアメタル６となるチタン膜を堆積させ、バリアメタル６の形成領域を覆うレジストマスク１４をホトリソグラフィにより形成し、このレジストマスク１４を用いたドライエッチングによって前記チタン膜を選択的に除去して、厚さ３５０ｎｍ程度のバリアメタル６を形成する。この状態を図８に示す。なお、バリアメタル６について、通常は２００ｎｍ程度の厚さに形成するが、パラジウムシリサイド膜５を形成した場合には、上層の表面電極８のアルミニュウムを引き寄せるため、本実施の形態ではバリアメタル６を３５０ｎｍ程度に厚くしてある。
【００２１】
次に、レジストマスク１４を除去した後に、半導体基板主面の全面にスパッタ等によりアルミニュウムを主とした金属膜を堆積させ、表面電極７の形成領域を覆うレジストマスク１５をホトリソグラフィにより形成し、このレジストマスク１５を用いたドライエッチングによって前記金属膜を選択的に除去して、厚さ２μｍ程度の表面電極７を形成する。この状態を図９に示す。
【００２２】
続いて、レジストマスク１５を除去した後に、半導体基板主面とは反対側の裏面の半導体基体２に蒸着等により、金を主とした金属膜を堆積させ、裏面電極８を形成すると、図１に示す状態となる。
【００２３】
以上、本発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【００２４】
例えば、前述した説明ではショットキーバリアダイオードにショットキーバリア接合を形成する場合について記述したが、半導体基板にシリサイド膜を介してバンプ電極のＵＢＭを形成する場合についても、同様に適用することができる。
【００２５】
また、前述した説明ではｐ型半導体基板にショットキーバリア接合を形成する場合について記述したが、ｎ型半導体基板に金属膜を形成する場合についても、同様に適用することができる。
【図面の簡単な説明】
【００２６】
【図１】本発明の一実施の形態である半導体装置に用いられるショットキーバリアダイオードの半導体チップを示す縦断面図である。
【図２】図１に示すショットキーバリアダイオードの半導体チップの実装状態を示す縦断面図である。
【図３】本発明の一実施の形態である半導体装置に用いられるショットキーバリアダイオードの半導体チップを工程毎に示す縦断面図である。
【図４】本発明の一実施の形態である半導体装置に用いられるショットキーバリアダイオードの半導体チップを工程毎に示す縦断面図である。
【図５】本発明の一実施の形態である半導体装置に用いられるショットキーバリアダイオードの半導体チップを工程毎に示す縦断面図である。
【図６】本発明の一実施の形態である半導体装置に用いられるショットキーバリアダイオードの半導体チップを工程毎に示す縦断面図である。
【図７】本発明の一実施の形態である半導体装置に用いられるショットキーバリアダイオードの半導体チップを工程毎に示す縦断面図である。
【図８】本発明の一実施の形態である半導体装置に用いられるショットキーバリアダイオードの半導体チップを工程毎に示す縦断面図である。
【図９】本発明の一実施の形態である半導体装置に用いられるショットキーバリアダイオードの半導体チップを工程毎に示す縦断面図である。
【符号の説明】
【００２７】
１…ショットキーバリアダイオード、２…半導体基体、３…エピタキシャル層、４…保護絶縁膜、４ａ…酸化シリコン膜、４ｂ…ＰＳＧ膜、５…シリサイド膜、５´…パラジウム、６…バリアメタル、７…表面電極、８…裏面電極、９，１０…リード、１１…ボンディングワイヤ、１２…封止体、１３，１４，１５…レジストマスク。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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