(57)【要約】【課題】  ＭＯＳ型イメージセンサにおいてソースコンタクト部の結晶欠陥発生を抑制し、非選択初期化動作時のソース領域表面の電界強度を十分低下させる。【解決手段】 ｐ型基板１３上のｎ型層１６上に、受光ダイオード１１と光信号検出用ＭＯＳトランジスタ１２を含むｐ型ウェル領域１７ａおよび１７ｂを有する単位画素部１０が複数配列され、ＭＯＳトランジスタ２１のソース領域１９近傍にホールポケット領域１８が設けられた固体撮像素子において、ソース領域１９に隣接する表層部に、表面近傍の不純物濃度が４×１０１９ｃｍ−３以上９×１０１９ｃｍ−３以下のソースコンタクト層２２を設け、このソースコンタクト層２２を介してソース領域１９とソース配線とを接続する。【選択図】  図３
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【特許請求の範囲】
【請求項１】
光照射により電荷を発生可能とする受光部と、該受光部からの電荷を蓄積可能とする電荷蓄積領域とを有し、該電荷蓄積領域の蓄積電荷量に応じた信号読み出しを可能とする信号検出用トランジスタ手段を備えた単位画素部が複数配列された固体撮像素子において、 
該信号検出用トランジスタ手段には、ソース領域およびドレイン領域が所定間隔を置いて設けられ、
該ソース領域に所定電位を印加するためのソース配線と該ソース領域間に設けられ、該ソース領域よりも高い不純物濃度のソースコンタクト層と、該ドレイン領域に所定電位を印加するためのドレイン配線と該ドレイン領域間に設けられ、該ドレイン領域よりも高い不純物濃度のドレインコンタクト層とのうち少なくとも該ソースコンタクト層は、その界面準位により暗電流の発生が抑えられると共に不純物導入による結晶欠陥が回避されるように、該コンタクト層表面近傍の不純物濃度が設定されている固体撮像素子。
【請求項２】
前記ドレインコンタクト層およびソースコンタクト層のうち少なくとも該ソースコンタクト層は、該コンタクト層表面近傍の不純物濃度が４×１０１９ｃｍ−３以上９×１０１９ｃｍ−３以下に設定されている請求項１に記載の固体撮像素子。
【請求項３】
前記ドレインコンタクト層およびソースコンタクト層のうち少なくとも該ソースコンタクト層は、該コンタクト層表面近傍の不純物濃度が６×１０１９ｃｍ−３以上８×１０１９ｃｍ−３以下に設定されている請求項１に記載の固体撮像素子。
【請求項４】
前記受光部と電荷蓄積領域は、第１導電型半導体基板上の第２導電型ウェル領域内に設けられた第１導電型ウェル領域内に設けられ、
前記信号検出用トランジスタ手段は、該第１導電型ウェル領域の表面上に所定の間隔を開けて設けられた第２導電型ソース領域および第２導電型ドレイン領域を有する請求項１に記載の固体撮像素子。
【請求項５】
前記第１導電型がｐ型であり、前記第２導電型がｎ型である請求項４に記載の固体撮像素子。
【請求項６】
前記第１導電型がｎ型であり、前記第２導電型がｐ型である請求項４に記載の固体撮像素子。
【請求項７】
前記ソースコンタクト層は、前記第１導電型ウェル領域の表面に沿って前記ソース領域に隣接する該第１導電型ウェル領域の表層部に形成されている請求項４〜６のいずれかに記載の固体撮像素子。
【請求項８】
前記ドレインコンタクト層は、前記ドレイン領域の外周端部に接して、前記受光部および信号検出用トランジスタ手段を囲むように、前記第２導電型ウェル領域の表層部に形成されている請求項４〜６のいずれかに記載の固体撮像素子。
【請求項９】
前記電荷蓄積領域は、高濃度第１導電型半導体領域からなり、前記第１導電型ウェル領域内で該第２導電型ソース領域近傍位置に該第２導電型ソース領域を囲むように平面視リング状に設けられた高濃度埋込層であり、
該高濃度埋込層は、前記ドレイン領域から該第２導電型ソース領域に至る経路を構成するチャネル領域の直下に設けられている請求項４〜６のいずれかに記載の固体撮像素子。
【請求項１０】
前記高濃度埋込層は、チャネル幅方向全域にわたって形成されている請求項９に記載の固体撮像素子。
【請求項１１】
前記光信号検出用トランジスタ手段は、前記第１導電型ウェル領域上にゲート絶縁膜を介して設けられた平面視リング状のゲート電極を有し、前記ソース領域は該ゲート電極に囲まれた該第１導電型ウェル領域の表層部に形成されている請求項４〜６のいずれかに記載の固体撮像素子。
【請求項１２】
前記ドレイン領域は前記ゲート電極を囲むように前記第１導電型ウェル領域の表層部に形成されている請求項１１に記載の固体撮像素子。
【請求項１３】
前記基板上に、前記複数の単位画素部が設けられた画素領域と、該複数の画素領域を駆動する駆動回路が設けられた駆動回路領域とを有し、
該駆動回路を構成するＣＭＯＳ回路は、前記光信号検出用トランジスタ手段のソースコンタクト層およびドレインコンタクト層よりも高い不純物濃度のソースコンタクト層およびドレインコンタクト層を有する請求項１に記載の固体撮像素子。
【請求項１４】
請求項１〜１３のいずれかに記載の固体撮像素子を製造する固体撮像素子の製造方法であって、
前記光信号検出用トランジスタ手段のゲート電極の形成後に、該ゲート電極をマスクとして低濃度の第２導電型不純物を表面側から導入することによりソース領域およびドレイン領域を形成するトランジスタ駆動領域形成工程と、
該トランジスタ駆動領域形成工程の後に、該ゲート電極の側壁にサイドウォールを形成するサイドウォール形成工程と、
該サイドウォール形成工程の後に、該第１導電型ウェル領域に形成された受光部を覆うようにマスクパターンを形成するマスクパターン形成工程と、
該マスクパターン形成工程の後に、該ゲート電極、該ゲート電極のサイドウォールおよび該マスクパターンをそれぞれマスクとして該ソース領域およびドレイン領域よりもそれぞれ狭い範囲に第２導電型不純物を、コンタクト層の界面準位により暗電流の発生が抑えられると共に不純物導入による結晶欠陥が回避される該コンタクト層表面近傍の不純物濃度で導入することにより、前記コンタクト層を形成するコンタクト層形成工程とを有する固体撮像素子の製造方法。
【請求項１５】
請求項１４に記載の画素領域のソースコンタクト層およびドレインコンタクト層を第２導電型不純物導入により形成する前記コンタクト層形成工程とは別に、
前記ＣＭＯＳ回路を構成する第２導電型ＣＭＯＳ領域のソース領域およびドレイン領域を第２導電型不純物導入により形成する工程を更に有する請求項１４に記載の固体撮像素子の製造方法。
【請求項１６】
請求項１〜１３のいずれかに記載の固体撮像素子と、
該固体撮像素子からの撮像信号を信号処理する画像処理部とを有する電子情報機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば閾値電圧変調方式のＭＯＳ型イメージセンサなどの固体撮像素子とその製造方法、これを撮像部に用いた例えばビデオカメラ、デジタルカメラ、カメラ付き携帯電話装置などの電子情報機器に関する。
【背景技術】
【０００２】
従来、例えばＣＣＤ型イメージセンサやＭＯＳ型イメージセンサなどの半導体イメージセンサは、量産性に優れているため、例えばビデオカメラ、デジタルカメラ、カメラ付き携帯電話装置などの携帯型電子情報機器において画像入力デバイスとして利用されている。このような携帯型電子情報機器では、電池で駆動するため、駆動電力の低電圧化および低消費電力化が重要であり、さらに、低コスト化およびモジュールサイズの縮小化が重要である。このため、この分野において、ＭＯＳ型イメージセンサは、ＣＣＤ型イメージセンサに比べて、消費電力が少なく、従来のＣＭＯＳプロセス技術を利用することにより低コスト化が可能で、センサ素子と周辺回路素子とを同一チップ上に作製することによりモジュールサイズの縮小化が可能となることから、ＭＯＳ型イメージセンサが見直されている。
【０００３】
このようなＭＯＳ型イメージセンサとして、例えば特許文献１および特許文献２には、閾値電圧変調方式のＭＯＳ型イメージセンサが開示されている。以下に、このＭＯＳ型イメージセンサについて、図９および図１０を用いて詳細に説明する。
【０００４】
図９は、従来の閾値電圧変調方式のＭＯＳ型イメージセンサにおける単位画素部の構成例を示す平面図であり、図１０は図９の単位画素部のＡＡ’線断面図である。なお、ここでは図示していないが、このＭＯＳ型イメージセンサは、複数の単位画素部が行方向および列方向に２次元状でマトリックス状に配置されている。
【０００５】
図９および図１０に示すように、単位画素部２１０には、光電変換用の受光部を持つ受光ダイオード２１１と、光信号検出用のＭＯＳトランジスタ２１２とが隣接して設けられている。単位画素部２１０の図中の上下には、列方向に並ぶ複数の単位画素部２１０に接続されて、ドレイン配線２２７およびゲート配線２２８が設けられている。また、ＭＯＳトランジスタ２１２上を通るように、行方向に並ぶ複数の単位画素部２１０に接続されてソース配線２２６が設けられている。
【０００６】
シリコン基板またはシリコン基板上のエピタキシャル半導体層２１３（以下、ｐ型基板２１３という）内には、受光ダイオード２１１の形成領域および光信号検出用ＭＯＳトランジスタ２１２の形成領域にわたってｎ型層２１６が設けられ、このｎ型層２１６上の受光ダイオード２１１領域にｐ型ウェル領域２１７ａが設けられ、ＭＯＳトランジスタ２１２の領域にはｐ型ウェル領域２１７ｂが設けられている。また、ｎ型層２１６下の受光ダイオード２１１の形成領域にはｎ型層２１４が設けられ、ｎ型層２１６下の光信号検出用ＭＯＳトランジスタ２１２の形成領域にはｐ型埋め込み層２１５が設けられている。
【０００７】
受光ダイオード２１１は、光電変換された信号電荷の発生領域であるｐ型ウェル領域２１７ａと、そのｐ型ウェル領域２１７ａの表面側に設けられたｎ型領域２２０とを有している。
【０００８】
ＭＯＳトランジスタ２１２は、平面視リング状のゲート電極２２５と、ゲート電極２２５で囲まれた中央部のｎ型ソース領域２１９と、ｎ型ドレイン領域２２０と、電流担体が移動可能とするチャネル領域２２１と、キャリアポケット領域２１８と、ｎ型ソースコンタクト層２２２と、ｎ型ドレインコンタクト層２２３とを有している。
【０００９】
ゲート電極２２５は、ｐ型ウェル領域２１７ｂの上方にゲート絶縁膜２２４を介して平面視リング状に形成されており、ゲートコンタクトホール２２８ａを介してゲート配線２２８と接続されている。
【００１０】
ｎ型ソース領域２１９は、このリング状のゲート電極２２５の内側中央部（平面視）でｐ型ウェル領域２１７ｂの表層部に設けられている。
【００１１】
ｎ型ドレイン領域２２０は、リング状のゲート電極２２５の外周側を更に囲むようにｐ型ウェル領域２１７ａの表層部に設けられている。受光ダイオード２１１において、このｎ型ドレイン領域２２０に対して、光発生電荷が得られるｐ型ウェル領域２１７ａが埋め込み構造になっている。
【００１２】
ｎ型ソース領域２１９およびドレイン領域２２０はＭＯＳトランジスタ２１２の低濃度ソース／ドレインとして働くため、表面付近での不純物濃度は約３．０×１０１８ｃｍ−３程度に設定されている。
【００１３】
ソースコンタクト層２２２は、ｎ型ソース領域２１９の更に中央部に設けられており、ソースコンタクトホール２２６ａを介してソース配線（ソース電極）２２６が接続されている。
【００１４】
ドレインコンタクト層２２３は、ドレイン領域２２０外周端部に接して、受光ダイオード２１１のｐ型ウェル領域２１７ａおよびＭＯＳトランジスタ２１２のｐ型ウェル領域２１７ｂを囲むようにｎ型層２１６の表層部に設けられており、このドレインコンタクト層２２３とドレインコンタクトホール２２７ａを介してドレイン領域２２０とドレイン配線（ドレイン電極）２２７とが接続されている。
【００１５】
ソースコンタクト層２２２およびドレインコンタクト層２２３の表面不純物濃度は、金属界面とのコンタクト抵抗を減らすため、通常、シリコン中の不純物固溶度限界付近である約３．０×１０２０ｃｍ−３程度に設定されている。
【００１６】
チャネル領域２２１は、ゲート電極２２５下にゲート絶縁膜２２４を介して、ｎ型ソース領域２１９とｎ型ドレイン領域２２０との間のｐ型ウェル領域２１７ｂ上の表層部に、ｎ型チャネルドープ層として設けられている。
【００１７】
キャリアポケット領域２１８（電荷蓄積領域；例えばホールポケット領域）は、チャネル領域２２１下であって、ｎ型ソース領域２１９近傍のｐ型ウェル領域２１７ｂ内にソース領域２１９を囲むようにリング状に形成されている。このホールポケット領域２１８は、ｐ型ウェル領域２１７ｂよりも不純物濃度が高い高濃度埋込層として形成されている。このホールポケット領域２１８に、受光ダイオード２１１で光照射により発生した正孔（ホール；光信号キャリア）が蓄積され、このホールポケット領域２１８内の光信号キャリアの蓄積量に比例してＭＯＳトランジスタ２１２の閾値が変化するようになっている。
【００１８】
さらに、ＭＯＳイメージセンサを駆動する駆動回路などの周辺回路をＣＭＯＳプロセスによりｐ型基板２１３上に作製することも可能である。
【００１９】
図１１は、この固体撮像素子において、周辺回路領域に設けられるＣＭＯＳ回路の構成例を示す断面図である。
【００２０】
図１１に示すように、このＣＭＯＳ回路は、ｐ型基板２１３上に、ｎ−ＭＯＳ領域２３１とｐ−ＭＯＳ領域２３２とが隣接して設けられており、フィールド酸化膜２４４によって互いに素子分離されている。
【００２１】
ｎ−ＭＯＳ領域２３１は、ｐ型基板２１３上に設けられたｐ型層２３３の表層部に低濃度ｎ型ソース領域およびドレイン領域２３５が所定の間隔を開けて設けられている。また、低濃度ｎ型ソース領域およびドレイン領域２３５間の外側表層部にはそれぞれ、高濃度ｎ型（ｎ＋）ソースコンタクト層およびドレインコンタクト層２３７がそれぞれ設けられており、各コンタクトホール２４５ａをそれぞれ介してソース配線およびドレイン配線２４５とそれぞれ接続されている。
【００２２】
また、低濃度ｎ型ソース領域およびドレイン領域２３５の間のｐ型層２３３上には、ゲート絶縁膜２４１を介してゲート電極２４２が設けられており、その側壁はサイドウォール２４３で覆われている。チャネル領域２３６は、ゲート電極２４２の下方で、低濃度ｎ型ソース領域およびドレイン領域２３５間のｐ型層２３３の表層部に低濃度ｐ型層として形成される。
【００２３】
ｐ−ＭＯＳ領域２３２は、ｐ型基板２１３上に設けられたｎ型層２３４の表層部に低濃度ｐ型ソース領域およびドレイン領域２３８が所定の間隔を開けて設けられている。また、低濃度ｐ型ソース領域およびドレイン領域２３８間の外側表層部にはそれぞれ、高濃度ｐ型（ｐ＋）ソースコンタクト層およびドレインコンタクト層２４０がそれぞれ設けられており、各コンタクトホール２４５ａをそれぞれ介してソース配線およびドレイン配線２４５とそれぞれ接続されている。
【００２４】
また、低濃度ｐ型ソース領域およびドレイン領域２３８の間のｎ型層２３４上には、ゲート絶縁膜２４１を介してゲート電極２４２が設けられており、その側壁はサイドウォール２４３で覆われている。チャネル領域２３９は、低濃度ｐ型ソース領域およびドレイン領域２３８間のｎ型層２３４の表層部に低濃度ｐ型層として形成される。
【００２５】
上記構成により、この固体撮像装置（例えばＭＯＳ型イメージセンサ）の基本動作について説明する。なお、この固体撮像装置の単位画素部においては、その一連の撮像動作として、初期化（リセット）動作、電荷蓄積動作および信号読み出し動作という各動作が繰り返して行われる。
【００２６】
まず、初期化期間には、ゲート電極２２５、ソース配線２２６およびドレイン配線２２７に正の高電圧が印加されてホールポケット領域２１８に残存する光信号キャリアがｐ型埋め込み層２１５を介して基板２１３側に排出される。
【００２７】
次に、電荷蓄積期間には、受光ダイオード２１１への光照射により発生した光信号キャリアである正孔（ホール）が、ホールポケット領域２１８内に蓄積される。
【００２８】
さらに、信号読み出し期間には、ホールポケット領域２１８への光信号キャリアの蓄積量に比例した信号がｎ型ソース領域２１９から出力されて検出される。
【００２９】
図１２は、上記単位画素部２１０が行方向および列方向に２次元状でマトリクス状に複数配列されたＭＯＳ型イメージセンサの撮像動作時における入出力タイミングを示すタイミング図である。ここでは、ある行（選択行）のゲート電位、ドレイン電位およびソース電位と、他の行（非選択行）のゲート電位およびドレイン電位を示している。
【００３０】
図１２に示すように、まず、初期化期間には、選択行においてゲート電極２２５のゲート電位およびドレイン配線２２７のドレイン電位として６Ｖ程度の高電圧が印加される。これにより、ゲート電極２２５下ではチャネル領域が形成され、ｎ型ソース領域２１９のソース電位も６Ｖ程度となる。ホールポケット領域２１８に残存する信号電荷（ホール）がｐ型埋め込み層２１５を介して基板２１３側に排出される。このとき、非選択行では、ゲート電極２２５のゲート電位が接地電位付近に固定されている。
【００３１】
次に、電荷蓄積期間には、選択行においてドレイン配線２２７のドレイン電位が３Ｖに下げられ、受光ダイオード２１１のｐ型ウェル領域２１７ａ内にて光電変換により信号電荷が生成され、ホールポケット領域２１８に信号電荷（ホール）が蓄積される。このとき、ゲート電位は３Ｖ程度に下げられて、光信号検出用トランジスタ２１２は飽和領域で動作しており、ソース電位は１．５Ｖ程度となっている。
【００３２】
さらに、信号読み出し期間には、ソース配線２２６に定電流源が接続され、ドレイン領域２２０、ゲート電極２２５およびｎ型ソース領域２１９によってソースフォロワ回路が構成される。この状態でゲート電位Ｖｇに３Ｖ程度の電位を印加してＭＯＳトランジスタ２１２を飽和領域で動作させることにより、ホールポケット領域２１８に蓄積された信号電荷量に応じてソース電位が変調されて信号電荷が検出される。
【００３３】
ここで、単位画素部２１０が行方向および列方向に複数配列されたＭＯＳ型イメージセンサでは、ソース配線２２６が行方向に接続されている。このため、行毎に順次画素信号を出力させる場合、ある行（選択行）の電荷蓄積期間中に他の行（非選択行）の初期化動作（非選択初期化）および読み出し動作（非選択読み出し）が行われる。
【００３４】
これにより、例えば非選択行の初期化動作時には、ソース配線２２６に６Ｖ程度の高電圧が印加される。しかしながら、図１２に示すように選択行のゲート電極２２５のゲート電位を接地電位（０Ｖ）付近に保つことにより、チャネルドープ層（チャネル領域２２１）の電位が接地電位付近に固定され、ホールポケット領域２１８のポテンシャルは低い状態に保たれる。これにより、選択行のホールポケット領域２１８に蓄積された信号電荷（ホール）は基板２１３側に排出されることなく保存される。この期間が非選択初期化期間である。
【００３５】
また、非選択行の信号読み出し動作時にも、選択行のゲート電極２２５の電圧を接地電位付近に保つことにより、ソース配線２２６に選択行の信号が出力されることを防いでいる。この期間が非選択信号読み出し期間である。
【００３６】
次に、上記ＭＯＳ型イメージセンサの製造方法について、図１３（ａ）〜図１３（ｄ）を用いて説明する。
【００３７】
図１３（ａ）〜図１３（ｄ）は、従来のＭＯＳ型イメージセンサの製造工程について説明するための各製造工程の基板部の断面図である。ここでも、単位画素部２１０の右側に受光ダイオード２１１の形成領域、左側に光信号検出用ＭＯＳトランジスタ２１２の形成領域が示されている。
【００３８】
図１３（ａ）は、ゲート電極２２５が形成された直後の状態を示している。ここでは、ｐ型半導体基板または半導体基板上のｐ型エピタキシャル成長半導体層（ｐ型基板）２１３上にｎ型層２１６が形成されている。
【００３９】
受光ダイオード２１１の形成領域には、ｐ型基板２１３およびｎ型層２１６に接するようにｎ型埋め込み層２１４が形成されている。その上方のｎ型層２１６内に、ｎ型埋め込み層２１４とほぼ同じ寸法を有するｐ型ウェル領域２１７ａが形成されている。これらのｎ型埋め込み層２１４とｐ型ウェル領域２１７ａは、共に第１のマスク層を通してイオン注入により形成されている。
【００４０】
また、ＭＯＳトランジスタ２１２の形成領域にはｐ型基板２１３およびｎ型層２１６に接するようにｐ型埋め込み層２１５が形成されている。その上方のｎ型層２１６内に、ｐ型埋め込み層２１５とほぼ同じ寸法を有するｐ型ウェル領域２１７ｂが形成されている。これらのｐ型埋め込み層２１５とｐ型ウェル領域２１７ｂとは、共に第２のマスクを通してイオン注入により形成されている。
【００４１】
ｐ型ウェル領域２１７ｂの表層部側には、ｎ型チャネルドープ層（チャネル領域２２１）が形成されている。また、このチャネルドープ層（チャネル領域２２１）下に接してｐ型ウェル領域２１７ｂ内にｐ型高濃度埋め込み層（ホールポケット領域２１８）が形成されている。このｐ型高濃度埋め込み層（ホールポケット領域２１８）は第３のマスクを通してイオン注入により形成されている。
【００４２】
このように、ゲート電極２２５が形成された状態で、図１３（ｂ）に示すように、ゲート電極２２５をマスクとして、ゲート絶縁膜２２４を通してｎ型不純物をイオン注入することにより、ゲート電極２２５の両側に低濃度のｎ型ソース領域２１９およびドレイン領域２２０を形成する。この固体撮像素子において、ｐ型基板２１３上に図１１に示すようなＣＭＯＳ回路を形成する場合には、この製造工程と同時に、例えばｎ−ＣＭＯＳ領域２３１のゲート電極２４２の両側に低濃度ｎ型ソース領域およびドレイン領域２３５を形成する。
【００４３】
さらに、上記基板部上に、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などにより絶縁膜を形成し、異方性エッチングを行って、図１３（ｃ）に示すように、ゲート電極２２５の側面にその絶縁膜からなるサイドウォール２２９を形成する。
【００４４】
図１３（ｄ）に示すように、受光ダイオード２１１の受光領域を覆うようにレジストマスク２３０を形成した後、ゲート電極２２５、サイドウォール２２９およびレジストマスク２３０をマスクとしてｎ型不純物をイオン注入する。これにより、ｎ型ソース領域２１９の中央部およびｎ型ドレイン領域２２０の周辺部にはそれぞれ、高濃度ｎ型ソースコンタクト層２２２および高濃度ｎ型ドレインコンタクト層２２３がそれぞれ形成される。
【００４５】
この固体撮像素子において、ｐ型基板２１３上に図１１に示すようなＣＭＯＳ回路を形成する場合には、この工程と同時に、例えばｎ−ＣＭＯＳ領域２３１のゲート電極の両側であって、低濃度ｎ型ソース領域およびドレイン領域２３５の外側に高濃度ｎ型ソースコンタクト層およびドレインコンタクト層２３７を形成する。
【００４６】
以降、図示は省略するが、レジストマスク２３０を除去した後、層間絶縁膜を形成し、コンタクトホール２２６ａ〜２２８ａをそれぞれ形成し、ゲート配線２２８、ソース配線２２６およびドレイン配線２２７を形成することにより、図９および図１０に示すようなＭＯＳ型イメージセンサが作製される。
【特許文献１】特開平１１−１９５７７８号公報
【特許文献２】特開２００１−２２３３５号公報
【発明の開示】
【発明が解決しようとする課題】
【００４７】
上記従来のＭＯＳ型イメージセンサでは、受光ダイオード２１１および光信号検出用ＭＯＳトランジスタ２１２が、光発生電荷（この場合にはホール）に対して埋込構造を有しているため、光発生電荷以外の電荷による雑音や暗電流を低く維持することができるとされている。
【００４８】
しかしながら、本願発明者らが上記従来のＭＯＳ型イメージセンサを試作したところ、初期化動作電圧に比例した暗電流ノイズの発生が見られた。以下に、この暗電流発生のメカニズムについて、図１４を用いて詳細に説明する。
【００４９】
図１４は、従来のＭＯＳ型イメージセンサにおけるソースコンタクト部近傍の構造、対応する基板表面付近のｎ型不純物濃度分布、および非選択初期化動作時の電界分布を示す図である。ここでは、横軸にソースコンタクト部（ソース領域とソース配線とのコンタクト部）からの距離（μｍ）を示し、縦軸は非選択初期化動作時の電界強度（Ｖ／ｃｍ）と基板表面付近のｎ型不純物濃度（ｃｍ−３）を示している。
【００５０】
図１４の基板表面付近のｎ型不純物濃度分布に示すように、ＭＯＳトランジスタのソース／ゲート領域では高濃度ソースコンタクト層２２２からチャネルドープ層２２１にかけて急激に不純物濃度が低下している。一般に、高濃度ソースコンタクト層の表面不純物濃度は、金属−半導体界面のコンタクト抵抗を可能な限り低くし、かつ、オームの法則に従うオーミック接触を得ることが可能なように、約３．０×１０２０ｃｍ−３程度まで高められている。また、低濃度ドレイン領域２２０は、図１３に示す従来の製造方法によれば、受光ダイオード２１１におけるｐ型ウェル領域２１７ａの表層側のｎ型不純物層と同程度の表面不純物濃度であり、その値は約３．０×１０１８ｃｍ−３程度である。また、チャネルドープ層２２１の表面不純物濃度は約３．０×１０１７ｃｍ−３程度である。
【００５１】
非選択初期化動作時には、図１２に示すように、ソース配線２２６を通じてソース領域２１９および高濃度ソースコンタクト層２２２に正の高電圧が印加され、同時にチャネルドープ層２２１の電位が接地電位付近に保たれる。このような状態では、図１４の非選択初期化動作時の電界強度分布に示すように、高濃度ソースコンタクト層２２２からチャネルドープ層２２１にかけて急激に電界が高くなる。
【００５２】
暗電流の発生原因は、半導体基板中の結晶構造の乱れや不純物によってミドルギャップに生じた準位が電子−ホール対の発生中心として働き、そこに高電界が働くことにより発生した電子−ホール対が電流となることである。よって、図１４に示すように、高濃度ソースコンタクト層２２２からチャネルドープ層２２１にかけて急激に電界が高くなった領域に、このような電子−ホール対の発生中心が存在したことにより暗電流が発生したものと考えられる。
【００５３】
このような電子−ホール対の発生中心の生成要因としては、良好な金属−半導体結合を形成するために形成された高濃度ソースコンタクト層２２２への不純物イオン注入が考えられる。実際に本願発明者らが上記従来のＭＯＳ型イメージセンサを試作して高濃度ソースコンタクト層２２２を透過型電子顕微鏡にて観察したところ、大規模な結晶欠陥の発生が見られた。
【００５４】
これらの考察から、初期化動作電圧に比例した暗電流の発生は、高濃度ソースコンタクト層２２２とチャネルドープ層２２１の遷移領域に結晶欠陥が達したことにより存在した電子−ホール対の発生中心が、非選択初期化動作時に発生する高電界状態と結びついたことによるものと考えられる。
【００５５】
上記従来のＭＯＳ型イメージセンサにおいては、信号読み出し時以外にソース／ドレイン電極に殆ど電流が流れることはなく、信号読み出し時においても、その読み出し電流値はソース配線２２６に接続された定電流源により制御され、大きく変動することはない。したがって、ソース／ドレインコンタクト部において非オーミック接触であることは、動作上問題ではない。
【００５６】
そこで、本願発明者らは、高濃度イオン注入による結晶欠陥の導入を回避するため、高濃度ソースコンタクト層２２２を設けない構造についても試作したが、従来技術と同様に、初期化動作電圧に比例した暗電流ノイズの発生が見られた。以下に、この暗電流発生のメカニズムについて、図１５を用いて詳細に説明する。
【００５７】
図１５は、高濃度ソースコンタクト層を設けないＭＯＳ型イメージセンサにおけるソースコンタクト部近傍の構造、対応する基板表面付近のｎ型不純物濃度分布、および非選択初期化動作時の電界分布を示す図である。ここでは、横軸にソースコンタクト部（ソース領域とソース配線とのコンタクト部）からの距離（μｍ）を示し、縦軸は非選択初期化動作時の電界強度（Ｖ／ｃｍ）と基板表面付近のｎ型不純物濃度（ｃｍ−３）を示している。
【００５８】
図１５の基板表面付近のｎ型不純物濃度分布に示すように、ソースコンタクトホール２２６ａと半導体基板との接触領域の不純物濃度は低濃度ソース領域であり、その不純物濃度は約３．０×１０１８ｃｍ−３程度である。また、チャネルドープ層２２１の表面不純物濃度は約３．０×１０１７ｃｍ−３程度である。
【００５９】
ここで、図１５の非選択初期化動作時の電界強度分布に着目すると、図１４に示す従来の構造と比較して、ソースコンタクトホール２２６ａを介してソース配線２２６と接触する領域の電界強度が大幅に上昇し、１．０×１０４Ｖ／ｃｍ以上となっていることが分かる。
【００６０】
ソース領域２１９の表面には、サイドウォールエッチング時のエッチングダメージにより界面準位が発生する。また、ソースコンタクトホール形成のためのドライエッチングにより、コンタクトホール２２６ａの周辺にも界面準位が発生する。図１４に示す従来の構造では、これらの界面準位の発生領域は、高濃度不純物注入によって、その電界が十分低くなっていたのに対して、図１５に示すように、高濃度ソースコンタクト層２２２を設けない構造では、これらの界面準位の存在領域において電界強度が強くなり、暗電流が発生したものと考えられる。
【００６１】
以上ではソースコンタクト部について説明したが、ソースコンタクト部と同時に作製されるドレインコンタクト部（ドレイン領域とドレイン配線とのコンタクト部）についてもソースコンタクト部と同様の問題が生じる。
【００６２】
本発明は、上記従来の課題を解決するもので、コンタクト部近傍の結晶欠陥発生を抑制し、かつ、非選択初期化動作時にコンタクト部近傍の電界強度を低減して、暗電流が少なく、初期化動作時の電圧に依存する白点欠陥の発生を抑制し、安定した高い感度特性が得られる固体撮像素子およびその製造方法、これを撮像部に用いた電子情報機器を提供することを目的とする。
【課題を解決するための手段】
【００６３】
本発明の固体撮像素子は、光照射により電荷を発生可能とする受光部と、該受光部からの電荷を蓄積可能とする電荷蓄積領域とを有し、該電荷蓄積領域の蓄積電荷量に応じた信号読み出しを可能とする信号検出用トランジスタ手段を備えた単位画素部が複数配列された固体撮像素子において、該信号検出用トランジスタ手段には、ソース領域およびドレイン領域が所定間隔を置いて設けられ、該ソース領域に所定電位を印加するためのソース配線と該ソース領域間に設けられ、該ソース領域よりも高い不純物濃度のソースコンタクト層と、該ドレイン領域に所定電位を印加するためのドレイン配線と該ドレイン領域間に設けられ、該ドレイン領域よりも高い不純物濃度のドレインコンタクト層とのうち少なくとも該ソースコンタクト層は、その界面準位により暗電流の発生が抑えられると共に不純物導入による結晶欠陥が回避されるように、該コンタクト層表面近傍の不純物濃度が設定されており、そのことにより上記目的が達成される。
【００６４】
また、好ましくは、本発明の固体撮像素子におけるドレインコンタクト層およびソースコンタクト層のうち少なくとも該ソースコンタクト層は、該コンタクト層表面近傍の不純物濃度が４×１０１９ｃｍ−３以上９×１０１９ｃｍ−３以下に設定されている。
【００６５】
さらに、好ましくは、本発明の固体撮像素子におけるドレインコンタクト層およびソースコンタクト層のうち少なくとも該ソースコンタクト層は、該コンタクト層表面近傍の不純物濃度が６×１０１９ｃｍ−３以上８×１０１９ｃｍ−３以下に設定されている。
【００６６】
さらに、好ましくは、本発明の固体撮像素子における受光部と電荷蓄積領域は、第１導電型半導体基板上の第２導電型ウェル領域内に設けられた第１導電型ウェル領域内に設けられ、前記信号検出用トランジスタ手段は、該第１導電型ウェル領域の表面上に所定の間隔を開けて設けられた第２導電型ソース領域および第２導電型ドレイン領域を有する。
【００６７】
さらに、好ましくは、本発明の固体撮像素子における第１導電型がｐ型であり、前記第２導電型がｎ型である。
【００６８】
さらに、好ましくは、本発明の固体撮像素子における第１導電型がｎ型であり、前記第２導電型がｐ型である。
【００６９】
さらに、好ましくは、本発明の固体撮像素子におけるソースコンタクト層は、前記第１導電型ウェル領域の表面に沿って前記ソース領域に隣接する該第１導電型ウェル領域の表層部に形成されている。
【００７０】
さらに、好ましくは、本発明の固体撮像素子におけるドレインコンタクト層は、前記ドレイン領域の外周端部に接して、前記受光部および信号検出用トランジスタ手段を囲むように、前記第２導電型ウェル領域の表層部に形成されている。
【００７１】
さらに、好ましくは、本発明の固体撮像素子における電荷蓄積領域は、高濃度第１導電型半導体領域からなり、前記第１導電型ウェル領域内で該第２導電型ソース領域近傍位置に該第２導電型ソース領域を囲むように平面視リング状に設けられた高濃度埋込層であり、 該高濃度埋込層は、前記ドレイン領域から該第２導電型ソース領域に至る経路を構成するチャネル領域の直下に設けられている。
【００７２】
さらに、好ましくは、本発明の固体撮像素子における高濃度埋込層は、チャネル幅方向全域にわたって形成されている。
【００７３】
さらに、好ましくは、本発明の固体撮像素子における光信号検出用トランジスタ手段は、前記第１導電型ウェル領域上にゲート絶縁膜を介して設けられた平面視リング状のゲート電極を有し、前記ソース領域は該ゲート電極に囲まれた該第１導電型ウェル領域の表層部に形成されている。
【００７４】
さらに、好ましくは、本発明の固体撮像素子におけるドレイン領域は前記ゲート電極を囲むように前記第１導電型ウェル領域の表層部に形成されている。
【００７５】
さらに、好ましくは、本発明の固体撮像素子における基板上に、前記複数の単位画素部が設けられた画素領域と、該複数の画素領域を駆動する駆動回路が設けられた駆動回路領域とを有し、該駆動回路を構成するＣＭＯＳ回路は、前記光信号検出用トランジスタ手段のソースコンタクト層およびドレインコンタクト層よりも高い不純物濃度のソースコンタクト層およびドレインコンタクト層を有する。
【００７６】
本発明の固体撮像素子の製造方法は、請求項１〜１３のいずれかに記載の固体撮像素子を製造する固体撮像素子の製造方法であって、前記光信号検出用トランジスタ手段のゲート電極の形成後に、該ゲート電極をマスクとして低濃度の第２導電型不純物を表面側から導入することによりソース領域およびドレイン領域を形成するトランジスタ駆動領域形成工程と、該トランジスタ駆動領域形成工程の後に、該ゲート電極の側壁にサイドウォールを形成するサイドウォール形成工程と、該サイドウォール形成工程の後に、該第１導電型ウェル領域に形成された受光部を覆うようにマスクパターンを形成するマスクパターン形成工程と、該マスクパターン形成工程の後に、該ゲート電極、該ゲート電極のサイドウォールおよび該マスクパターンをそれぞれマスクとして該ソース領域およびドレイン領域よりもそれぞれ狭い範囲に第２導電型不純物を、コンタクト層の界面準位により暗電流の発生が抑えられると共に不純物導入による結晶欠陥が回避される該コンタクト層表面近傍の不純物濃度で導入することにより、前記コンタクト層を形成するコンタクト層形成工程とを有し、そのことにより上記目的が達成される。
【００７７】
また、好ましくは、本発明の固体撮像素子の製造方法において、請求項１４に記載の画素領域のソースコンタクト層およびドレインコンタクト層を第２導電型不純物導入により形成する前記コンタクト層形成工程とは別に、前記ＣＭＯＳ回路を構成する第２導電型ＣＭＯＳ領域のソース領域およびドレイン領域を第２導電型不純物導入により形成する工程を更に有する。
【００７８】
本発明の電子情報機器は、請求項１〜１３のいずれかに記載の固体撮像素子と、該固体撮像素子からの撮像信号を信号処理する画像処理部とを有し、そのことにより上記目的が達成される。
【００７９】
上記構成により、以下に、本発明の作用について説明する。
【００８０】
本発明においては、ゲート電極やサイドウォール部を形成後に、これらをマスクとして用いて、第１導電型高濃度埋込層（キャリアポケット領域；電荷蓄積領域）に隣接したソース領域の表層部に第２導電型不純物を更に導入することにより、表面近傍の不純物濃度（ピーク不純物濃度）が４×１０１９ｃｍ−３以上９×１０１９ｃｍ−３以下であるソースコンタクト層を形成する。また同様に、ゲート電極やサイドウォール部を形成後に、受光部にマスクパターンを形成し、これらをマスクとして用いて、ドレイン領域に接して受光部と光信号検出用トランジスタ手段とを囲むように第２導電型半導体層の表層部に第２導電型不純物を導入することにより、ピーク不純物濃度が４×１０１９ｃｍ−３以上９×１０１９ｃｍ−３以下であるドレインコンタクト層を形成する。
【００８１】
ソースコンタクト層のピーク不純物濃度を、通常良好な半導体／金属界面コンタクト特性を得るために設定される３×１０２０ｃｍ−３よりも低く、９×１０１９ｃｍ−３以下に設定することにより、例えばイオン注入法などによる不純物導入に伴う結晶欠陥や非晶質化が回避される。これにより、高濃度不純物層であるソースコンタクト層と低濃度不純物層である低濃度ソース領域やチャネルドープ層との界面に、結晶欠陥により導かれた暗電流発生中心が存在することを回避して、暗電流の発生を回避することができる。
【００８２】
また、ソースコンタクト層の不純物濃度がピーク不純物濃度を、４×１０１９ｃｍ−３以上に設定することにより、固体撮像素子の撮像動作サイクル中、ソース電極（ソース配線）とチャネルドープ層の電位差が最大となる非選択初期化動作時において、サイドウォールエッチング時のエッチングダメージにより界面準位により暗電流が発生するソース領域表面、およびソースコンタクトホール形成のためのドライエッチングにより界面準位により暗電流が発生するコンタクト電極周辺部などの電界強度を２×１０３Ｖ／ｃｍ以下に抑制し、暗電流の発生を回避することができる。
【００８３】
さらに、周辺回路（駆動回路）領域を構成するＣＭＯＳ回路のソースコンタクト層およびドレインコンタクト層については、光信号検出用トランジスタ手段のソースコンタクト層およびドレインコンタクト層と異なる不純物導入工程で形成することにより、ピーク不純物濃度を高くして、良好な半導体／金属界面コンタクト特性（オーミックコンタクト）を得るための３×１０２０ｃｍ−３程度に設定することができる。
【発明の効果】
【００８４】
以上説明したように、本発明によれば、周辺回路の特性劣化を招くことなく、固体撮像素子を構成する単位画素部のソースコンタクト層のピーク不純物濃度を４×１０１９ｃｍ−３以上９×１０１９ｃｍ−３以下に設定することにより、暗電流が少なく、初期化動作時の電圧に依存する白点欠陥の発生を抑制し、安定して高い感度特性が得られる固体撮像素子を作製し、これを撮像部に用いた携帯型電子機器などの電子情報機器を実現することが可能となる。
【発明を実施するための最良の形態】
【００８５】
以下に、本発明の固体撮像素子を閾値電圧変調方式のＭＯＳ型イメージセンサに適用した場合の実施形態について、図面を参照しながら説明する。なお、本発明の固体撮像素子は、ＭＯＳ型イメージセンサに限定されるものではない。
【００８６】
図１は、本発明の固体撮像素子の一実施形態であるＭＯＳ型イメージセンサの構成例を模式的に示す一部平面図であり、図２は図１の単位画素部の構成例を示す平面図であり、図３は図２の単位画素部のＡＡ’線断面図である。なお、図２および図３では、一つの単位画素部の構造について示しているが、他の単位画素部についても同様の構造を有している。
【００８７】
図１に示すように、固体撮像素子１００は、閾値電圧変調方式のＭＯＳ型イメージセンサとして機能し、複数の単位画素部１０が行方向および列方向に２次元上でマトリックス状に配置されている。複数の単位画素部１０は、行方向にソース配線２６によって接続され、列方向にドレイン配線２７およびゲート配線２８によって接続されている。
【００８８】
図２および図３に示すように、単位画素部１０には、図９および図１０に示した従来の固体撮像素子の単位画素部２１０の場合と同様に、光電変換用の受光ダイオード１１と、光信号検出用トランジスタ手段としてのＭＯＳトランジスタ１２とが隣接して設けられている。
【００８９】
単位画素部１０の図中の上下位置には、列方向に並ぶ複数の単位画素部１０に接続されて、ドレイン配線２７およびゲート配線２８が設けられている。また、ＭＯＳトランジスタ１２の上を通るように、行方向に並ぶ複数の単位画素部１０に接続されて、ソース配線２６が設けられている。
【００９０】
シリコン基板またはシリコン基板上のエピタキシャル半導体層１３（以下、ｐ型基板１３という）上には、受光ダイオード１１の形成領域および光信号検出用ＭＯＳトランジスタ１２の形成領域にわたってｎ型層１６が設けられ、このｎ型層１６上の受光ダイオード１１の領域にｐ型ウェル領域１７ａが設けられ、ｎ型層１６上のＭＯＳトランジスタ１２の領域にはｐ型ウェル領域１７ｂが設けられている。
【００９１】
また、ｎ型層１６下の受光ダイオード１１の形成領域側には、ｐ型基板１３との間にｎ型層１４が設けられ、ｎ型層１６下の光信号検出用ＭＯＳトランジスタ１２側の形成領域には、ｐ型基板１３との間にｐ型埋め込み層１５が設けられている。
【００９２】
受光ダイオード１１は、光電変換された信号電荷の発生領域であるｐ型ウェル領域１７ａと、そのｐ型ウェル領域１７ａの表面側に設けられたｎ型領域２０とを有している。
【００９３】
ＭＯＳトランジスタ１２は、ｐ型ウェル領域１７ａ内で光電変換された信号電荷を蓄積可能とするキャリアポケット領域１８と、ｎ型ソース領域１９と、受光ダイオード１１のｎ型領域２０と一体的に形成されたｎ型ドレイン領域２０と、電流担体が移動するためのチャネル領域２１と、ｎ型ソース領域１９とソース配線２６の先端部間に設けられたｎ型ソースコンタクト層２２と、ｎ型ドレイン領域２０とドレイン配線２７の先端部間に設けられたｎ型ドレインコンタクト層２３と、チャネル領域２１の上方にゲート絶縁膜２４を介して設けられた平面視リング状のゲート電極２５とを有している。
【００９４】
キャリアポケット領域１８（電荷蓄積領域；例えばホールポケット領域）は、チャネル領域２１下にあって、ｎ型ソース領域１９の近傍のｐ型ウェル領域１７ｂ内にソース領域１９を囲むように平面視リング状に形成されている。このホールポケット領域１８は、ｐ型ウェル領域１７ｂよりも不純物濃度が高い高濃度埋込層として形成されている。このホールポケット領域１８に、受光ダイオード１１で光照射により発生した正孔（ホール；光信号キャリア）が蓄積され、このホールポケット領域１８内の光信号キャリアの蓄積量に比例してＭＯＳトランジスタ１２の閾値が変化するようになっている。
【００９５】
ｎ型ソース領域１９は、平面視リング状のゲート電極２５の内側中央でｐ型ウェル領域１７ｂの表層部に設けられている。
【００９６】
ｎ型ドレイン領域２０は、平面視リング状のゲート電極２５の外周を囲むようにｐ型ウェル領域１７ｂの表層部に設けられている。このｎ型ドレイン領域２０は、受光ダイオード１１部において、ｐ型ウェル領域１７ａの表面側に設けられたｎ型領域２０と一体的に形成されており、これによって光発生電荷に対する埋め込み構造が形成されている。
【００９７】
ソース領域１９およびドレイン領域２０はＭＯＳトランジスタ１２の低濃度ソース／ドレインとして働くため、表面付近での不純物濃度は約３．０×１０１８ｃｍ−３程度に設定されている。
【００９８】
チャネル領域２１は、ゲート電極２５下にゲート絶縁膜２４を介して、ｎ型ソース領域１９とｎ型ドレイン領域２０との間のｐ型ウェル領域１７ｂの表層部に、ｎ型チャネルドープ層として設けられている。
【００９９】
ソースコンタクト層２２はソース領域１９の表層部に設けられており、このソースコンタクト層２２およびソースコンタクトホール２６ａを介してソース領域１９とソース配線（ソース電極）２６とが接続されている。
【０１００】
ドレインコンタクト層２３は、ドレイン領域２０の外周端部に接して、受光ダイオード１１のｐ型ウェル領域１７ａおよびＭＯＳトランジスタ１２のｐ型ウェル領域１７ｂを囲むようにｎ型層１６の表層部に設けられており、このドレインコンタクト層２３およびドレインコンタクトホール２７ａを介してドレイン領域２０とドレイン配線２７（ドレイン電極）とが接続されている。
【０１０１】
これらのソースコンタクト層２２およびドレインコンタクト層２３の表面不純物濃度は、本実施形態では４×１０１９ｃｍ−３以上９×１０１９ｃｍ−３以下に設定されている。これは本発明の特徴構成であり、その理由について説明すると、４×１０１９ｃｍ−３以上に設定することにより、サイドウォールエッチング時やコンタクトホール形成時にエッチングダメージにより界面準位により暗電流が生じるソース領域表面やコンタクト部の周辺部において、不純物注入により電界を低くすることができるため、非選択初期化動作時に電界強度を２×１０３Ｖ／ｃｍ以下に抑制して暗電流を防ぐことができる。また、９×１０１９ｃｍ−３以下に設定することにより、不純物導入に伴う結晶欠陥や非晶質化が回避され、ソースコンタクト層２２とソース領域１９やチャネルドープ層（チャネル領域２１）との界面に結晶欠陥による暗電流発生中心が生じるのを防ぐことができる。以下に詳細に説明する。
【０１０２】
ゲート電極２５は、ｐ型ウェル領域１７ｂの上方にゲート絶縁膜２４を介してリング状に形成されており、ゲートコンタクトホール２８ａを介してゲート配線２８と接続されている。なお、ここでは特に図示していないが、ゲート電極２５の側壁はサイドウォールで覆われていてもよい。
【０１０３】
さらに、図１には示していないが、ｐ型基板１３上に、図２および図３に示すような単位画素部１０が複数設けられた画素領域を駆動する駆動回路などの周辺回路領域（駆動回路領域）をＣＭＯＳプロセスにより設ける構成も可能である。この場合のＣＭＯＳ回路について図４を用いて説明する。
【０１０４】
図４は、本実施形態の固体撮像素子（ＭＯＳ型イメージセンサ）１００において、周辺回路領域に設けられるＣＭＯＳ回路の構成例を示す断面図である。
【０１０５】
図４に示すように、このＣＭＯＳ回路は、図１１に示す従来の固体撮像素子のＣＭＯＳ回路の場合と同様に、ｐ型基板１３上に、ｎ−ＭＯＳ領域３１とｐ−ＭＯＳ領域３２とが互いに隣接して設けられており、フィールド酸化膜４４によって素子分離されている。
【０１０６】
ｎ−ＭＯＳ領域３１は、ｐ型基板１３上に設けられたｐ型層３３の表層部に低濃度ｎ型ソース領域およびドレイン領域３５が所定の間隔を開けて設けられている。また、低濃度ｎ型ソース領域およびドレイン領域３５に隣接する表層部にはそれぞれ、高濃度ｎ型（ｎ＋）ソースコンタクト層およびドレインコンタクト層３７がそれぞれ設けられており、各コンタクトホール４５ａをそれぞれ介してソース配線およびドレイン配線４５とそれぞれ接続されている。また、低濃度ｎ型ソース領域およびドレイン領域３５の間のｐ型層３３上には、ゲート絶縁膜４１を介してゲート電極４２が設けられており、その側壁はサイドウォール４３で覆われている。チャネル領域３６は、ゲート電極４２の下方にあって、低濃度ｎ型ソース領域およびドレイン領域３５間のｐ型層３３の表層部に低濃度ｎ型層として形成されている。
【０１０７】
ｐ−ＭＯＳ領域３２は、ｐ型基板１３上に設けられたｎ型層３４の表層部に低濃度ｐ型ソース領域およびドレイン領域３８が所定の間隔を開けて設けられている。また、低濃度ｐ型ソース領域およびドレイン領域３８に隣接する表層部にはそれぞれ、高濃度ｐ型（ｐ＋）ソースコンタクト層およびドレインコンタクト層４０がそれぞれ設けられており、各コンタクトホール４５ａをそれぞれ介してソース配線およびドレイン配線４５とそれぞれ接続されている。また、低濃度ｐ型ソース領域およびドレイン領域３９の間のｎ型層３４上には、ゲート絶縁膜４１を介してゲート電極４２が設けられており、その側壁はサイドウォール４３で覆われている。チャネル領域３９は、ゲート電極４２の下方にあって、低濃度ｐ型ソース領域およびドレイン領域３８間のｎ型層３４の表層部に低濃度ｐ型層として形成されている。
【０１０８】
以下に、上記構成の固体撮像素子１００（例えばＭＯＳ型イメージセンサ）の基本動作について説明する。なお、この固体撮像装置１００の単位画素部１０においては、その一連の撮像動作として、初期化（リセット）動作、電荷蓄積動作および信号読み出し動作という各動作が繰り返して行われる。
【０１０９】
まず、初期化期間には、ゲート電極２５、ソース配線２６およびドレイン配線２７に正の高電圧が印加されてホールポケット領域１８に残存する光信号キャリアがｐ型埋め込み層１５を介して基板１３側に排出される。
【０１１０】
次に、電荷蓄積期間には、受光ダイオード１１への光照射により発生した光信号キャリアである正孔（ホール）が、ホールポケット領域１８内に蓄積される。
【０１１１】
さらに、信号読み出し期間には、ホールポケット領域１８への光信号キャリアの蓄積量に比例した信号がソース領域１９から出力されて検出される。
【０１１２】
図５は、上記単位画素部１０が行方向および列方向に複数配列されたＭＯＳ型イメージセンサの撮像動作時における入出力タイミングを示すタイミング図である。ここでは、選択行のゲート電位、ドレイン電位およびソース電位と、非選択行のゲート電位およびドレイン電位を示している。
【０１１３】
図５に示すように、まず、初期化期間には、選択行においてゲート電極２５のゲート電位およびドレイン配線２７のドレイン電位として６Ｖ程度の高電圧が印加される。これにより、ゲート電極２５下ではチャネル領域２１が形成され、ソース領域１９のソース電位も６Ｖ程度となる。ホールポケット領域１８に残存する信号電荷（ホール）がｐ型埋め込み層１５を介して基板１３側に排出される。このとき、非選択行では、ゲート電極２５のゲート電位が０Ｖとされている。
【０１１４】
次に、電荷蓄積期間には、選択行においてドレイン配線２７のドレイン電位が３Ｖに下げられ、受光ダイオード１１のｐ型ウェル領域１７ａ内にて光電変換により信号電荷が生成されて、ホールポケット領域１８に信号電荷（ホール）が蓄積される。このとき、ゲート電位は３Ｖ程度に下げられて、光信号検出用トランジスタ１２は飽和領域で動作しており、ソース電位は１．５Ｖ程度となっている。
【０１１５】
さらに、信号読み出し期間には、ソース配線２６に定電流源が接続され、ドレイン領域２０、ゲート電極２５およびソース領域１９によってソースフォロワ回路が構成される。この状態でゲート電位Ｖｇに３Ｖ程度の電位を印加してＭＯＳトランジスタ１２を飽和領域で動作させることにより、ホールポケット領域１８に蓄積された信号電荷量に応じてソース電位が変調されて信号電荷が検出される。
【０１１６】
ここで、単位画素部１０が行方向および列方向に２次元状に複数配列されたＭＯＳ型イメージセンサでは、ソース配線２６が行方向に接続されている。このため、行毎に順次画素信号を出力させる場合、ある行（選択行）の電荷蓄積期間中に他の行（非選択行）の初期化動作（非選択初期化）および読み出し動作（非選択読み出し）が行われる。これにより、非選択行の初期化動作時には、ソース配線２６に６Ｖ程度の正の高電圧（例えば６Ｖ程度）が印加される。
【０１１７】
しかしながら、図５に示すように選択行のゲート電極２５のゲート電位を接地電位（０Ｖ）付近に保つことにより、チャネルドープ層（チャネル領域２１）の電位が接地電位付近に固定され、ホールポケット領域１８のポテンシャルは低い状態に保たれる。これにより、選択行のホールポケット領域１８に蓄積された信号電荷（ホール）は基板１３側に排出されることなく保存される。この期間が非選択初期化期間であり、撮像動作期間においてｐ型基板１３の表面付近の電位差および電界強度が最大となる。
【０１１８】
また、非選択行の信号読み出し動作時にも、選択行のゲート電極２５の電圧を接地電位付近に保つことにより、ソース配線２６に選択行の信号が出力されることを防いでいる。この期間が非選択信号読み出し期間である。
【０１１９】
次に、本実施形態の固体撮像素子（ＭＯＳ型イメージセンサ）１００の製造方法について、図６（ａ）〜図６（ｄ）を用いて詳細に説明する。
【０１２０】
図６（ａ）〜図６（ｄ）は、本実施形態の固体撮像素子１００の製造工程について説明するための各製造工程における単位画素部の断面図である。ここでは、単位画素部１０の右側に受光ダイオード１１の形成領域、左側に光信号検出用ＭＯＳトランジスタ１２の形成領域が示されている。
【０１２１】
図６（ａ）では、ゲート電極２５が形成された直後の状態を示している。ここでは、不純物濃度約１×１０１５ｃｍ−３のｐ型半導体基板または半導体基板上のｐ型エピタキシャル成長半導体層１３（ｐ型基板）上に、ピーク位置約０．５５μｍで、ピーク不純物濃度約３×１０１６ｃｍ−３のｎ型層１６が形成されている。
【０１２２】
受光ダイオード１１の形成領域にはｐ型基板１３およびｎ型層１６間にそれらに接するように、ピーク位置約１．５μｍ、ピーク不純物濃度約１×１０１７ｃｍ−３のｎ型埋め込み層１４が形成されている。その上方のｎ型層１６内に、ｎ型埋め込み層１４とほぼ同じ寸法を有し、ピーク位置約０．３μｍ、ピーク不純物濃度約６×１０１６ｃｍ−３およびピーク位置約０．５５μｍ、ピーク不純物濃度約２×１０１６ｃｍ−３のｐ型ウェル領域１７ａが形成されている。これらのｎ型埋め込み層１４とｐ型ウェル領域１７ａは、ともに第１のマスク層を通してイオン注入により形成される。
【０１２３】
また、ＭＯＳトランジスタ１２の形成領域にはｐ型基板１３およびｎ型層１６間にそれらに接するように、ピーク位置約１．２μｍ、ピーク不純物濃度約５×１０１６ｃｍ−３のｐ型埋め込み層１５が形成されている。その上方のｎ型層１６内に、ｐ型埋め込み層１５とほぼ同じ寸法を有し、ピーク位置約０．３μｍ、ピーク不純物濃度約６×１０１６ｃｍ−３のｐ型ウェル領域１７ｂが形成されている。これらのｐ型埋め込み層１５とｐ型ウェル領域１７ｂは、ともに第２のマスクを通してイオン注入により形成されている。
【０１２４】
ｐ型ウェル領域１７ｂの表層部には、ピーク不純物濃度約２×１０１７ｃｍ−３のｎ型チャネルドープ層（チャネル領域２１）が形成されている。また、チャネルドープ層２１下に接してｐ型ウェル領域１７ｂにピーク位置約０．２μｍ、ピーク不純物濃度約１×１０１７ｃｍ−３のｐ型高濃度埋め込み層（ホールポケット領域１８）が形成されている。ｐ型高濃度埋め込み層（ホールポケット領域１８）は第３のマスクを通してイオン注入により形成される。
【０１２５】
このように、ゲート電極２５が形成された状態で、図６（ｂ）に示すように、ゲート電極２５をマスクとして、ゲート絶縁膜２４を通してｎ型不純物をイオン注入する。これにより、ゲート電極２５の両側にピーク不純物濃度約３×１０１８ｃｍ−３の低濃度ｎ型ソース領域１９およびドレイン領域２０を形成する。この固体撮像素子において、ｐ型基板１３上に図４に示すような駆動回路領域を構成するＣＭＯＳ回路を形成する場合には、この工程と同時に、ｎ−ＣＭＯＳ領域３１のゲート電極４２の両側に低濃度ｎ型ソース領域およびドレイン領域３５を形成する。
【０１２６】
さらに、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などにより厚み約１４０ｎｍの絶縁膜を形成し、異方性エッチングを行って、図６（ｃ）に示すように、ゲート電極２５の側面にその絶縁膜からなるサイドウォール２９を形成する。
【０１２７】
さらに、図６（ｄ）に示すように、受光ダイオード１１の受光領域を覆うようにレジストマスク（パターンマスク）３０を形成した後、ゲート電極２５、サイドウォール２９およびレジストマスク３０をマスクとしてｎ型不純物をイオン注入する。これにより、ソース領域１９の中央部およびドレイン領域２０の周辺部にピーク不純物濃度約８×１０１９ｃｍ−３の高濃度ｎ型ソースコンタクト層２２および高濃度ｎ型ドレインコンタクト層２３が形成される。
【０１２８】
この固体撮像素子において、ｐ型基板１３上に図４に示すような駆動回路領域を構成するＣＭＯＳ回路を形成する場合には、レジストマスク３０はＣＭＯＳ回路も覆うように形成する。このレジストマスク３０を除去した後、単位画素部１０およびｐ−ＣＭＯＳ領域３２を覆うようにレジストマスク（マスクパターン）を形成し、ｎ型不純物イオンを注入することによって、ｎ−ＣＭＯＳ領域３１のゲート電極の両側であって、低濃度ｎ型ソース領域およびドレイン領域３５の外側にピーク不純物濃度約３×１０２０ｃｍ−３の高濃度ｎ型ソースコンタクト層およびドレインコンタクト層３７を形成することができる。
【０１２９】
以降、図示は省略するが、レジストマスクを除去した後、層間絶縁膜を形成し、コンタクトホール２６ａ〜２８ａを形成し、ゲート配線２８、ソース配線２６およびドレイン配線２７を形成することにより、図１〜図３に示すＭＯＳ型イメージセンサ（および図４に示す周辺回路）が作製される。
【０１３０】
ここで、周辺回路領域（駆動回路領域）を構成するＣＭＯＳ回路では、ソース／ドレイン領域とソース／ドレイン電極（配線）とのコンタクト部において、金属−半導体界面におけるコンタクト抵抗を可能な限り低くし、かつ、オームの法則に従うオーミック接触を得ることが必要である。したがって、ソースコンタクト層およびドレインコンタクト層３７の不純物濃度として、固溶度限界付近の約３．０×１０２０ｃｍ−３程度が必要とされる。
【０１３１】
しかしながら、単位画素部１０のソースコンタクト層２２およびドレインコンタクト層２３と、その周辺回路領域のｎ−ＣＭＯＳ領域におけるソース／ドレインコンタクト層３７とを同時に形成する従来の固体撮像素子の製造方法では、周辺回路領域を構成するＣＭＯＳ回路に合わせて単位画素部１０のソースコンタクト層２２およびドレインコンタクト層２３の不純物濃度も約３．０×１０２０ｃｍ−３程度となる。ピーク不純物濃度を約３．０×１０２０ｃｍ−３程度とするためには、イオン注入法において約２．０×１０１５ｉｏｎｓ／ｃｍ−２程度以上のドーズ量が必要とされるが、この場合には、ｐ型基板１３の表面およびイオン注入領域への欠陥導入を回避することが不可能である。
【０１３２】
これに対して、本実施形態では、単位画素部１０のソースコンタクト層２２およびドレインコンタクト層２３と、周辺回路領域のｎ−ＣＭＯＳ領域におけるソース／ドレインコンタクト層３７とを異なるイオン注入工程で形成するため、単位画素部１０のソースコンタクト層２２およびドレインコンタクト層２３を形成する際に、イオン注入ドーズ量を約６．０×１０１４ｉｏｎｓ／ｃｍ−２程度とし、ピーク不純物濃度を約８．０×１０１９ｃｍ−３程度とすることが可能になる。これにより、ｐ型基板１３の表面およびイオン注入領域への欠陥導入を大幅に抑制することができる。
【０１３３】
半導体−金属界面のピーク不純物濃度が約８．０×１０１９ｃｍ−３程度まで低下すると、周辺回路領域で必要とされるオーミックなコンタクト特性は得られなくなる。しかしながら、単位画素部１０では、信号読み出し時以外にソース／ドレイン電極（ソース配線２６およびドレイン配線２７）に殆ど電流が流れることはない。また、信号読み出し時においても、読み出し電流値はソース配線２６に接続された定電流源により制御され、大きく変動することはない。したがって、単位画素部１０の動作において、ソースコンタクト層２２とソース配線２６との接続および、ドレインコンタクト層２３とドレイン配線２７との接続が非オーミック接触であることは問題とならない。
【０１３４】
以上により、本実施形態によれば、周辺駆動回路の特性劣化を招くことなく、固体撮像素子１００を構成する単位画素部１０のソースコンタクト層２２およびドレインコンタクト層２３のピーク不純物濃度を４×１０１９ｃｍ−３以上９×１０１９ｃｍ−３以下に設定することが可能となる。この単位画素部１０のソースコンタクト層２２およびドレインコンタクト層２３のピーク不純物濃度を４×１０１９ｃｍ−３以上９×１０１９ｃｍ−３以下に設定することにより、以下のような効果が得られる。
【０１３５】
まず、ソースコンタクト層２２の不純物濃度が９×１０１９ｃｍ−３以下であることにより、ｐ型基板１３の表面およびイオン注入領域への欠陥導入を大幅に抑制することができる。これにより、ソースコンタクト層２２と低濃度ソース領域１９との界面に結晶欠陥が達することにより存在する電子−ホール対の発生中心が、非選択初期化動作時に発生する高電界状態と結びつくことにより暗電流が発生する現象を、回避することが可能となる。
【０１３６】
図７は、本実施形態の固体撮像素子（ＭＯＳ型イメージセンサ）１００におけるソースコンタクト部２２近傍の積層構造、対応する基板表面付近のｎ型不純物濃度分布、および非選択初期化動作時の電界分布を示す図である。ここでは、横軸にソースコンタクト部２２（ソース領域１９とソース配線２６とのコンタクト部）からの距離（μｍ）を示し、縦軸は非選択初期化動作時の電界強度（Ｖ／ｃｍ）と基板表面付近のｎ型不純物濃度（ｃｍ−３）を示している。
【０１３７】
非選択初期化動作時には、図５に示すように、ソース配線２６を通じてソース領域１９および高濃度ソースコンタクト層２２に正の高電圧が印加され、同時にチャネルドープ層２１の電位が接地電位付近に保たれる。このような状態では、図７の非選択初期化動作時の電界強度分布に示すように、高濃度ソースコンタクト層２２からチャネルドープ層２１にかけて急激に電界が高くなる。
【０１３８】
また、図７の基板表面付近のｎ型不純物濃度分布に示すように、ＭＯＳトランジスタ１２のソース／ゲート領域では高濃度ソースコンタクト層２２からチャネルドープ層２１にかけて不純物濃度が低下しており、高濃度ソースコンタクト層２２の表面不純物濃度は、従来と同様に約３．０×１０２０ｃｍ−３程度である。また、低濃度ドレイン領域２０の表面不純物濃度は、４×１０１９ｃｍ−３以上（例えば約８．０×１０１９ｃｍ−３程度）である。また、チャネルドープ層２１の表面不純物濃度は、従来と同様に約３．０×１０１７ｃｍ−３程度である。
【０１３９】
このように、ソースコンタクト層２２の不純物濃度が４×１０１９ｃｍ−３以上であることにより、固体撮像素子１００の撮像動作サイクル中、ソース電極（ソース配線２６）とチャネルドープ層２１（チャネル領域）との電位差が最大となる非選択初期化動作時において、サイドウォールエッチング時のエッチングダメージによりソース領域表面に発生する界面準位およびソースコンタクトホール形成のためのドライエッチングにより発生するコンタクト部の周辺部の界面準位などが存在する領域において、図７に示すように電界強度が２×１０３Ｖ／ｃｍ以下に抑制され、暗電流の発生が回避される。
【０１４０】
なお、上記実施形態では特に説明しなかったが、本実施形態の固体撮像素子１００を、その製品として携帯型電話装置などの携帯型電子機器の撮像部に用いることができる。これについて図８を用いて説明する。
【０１４１】
図８は、本実施形態の固体撮像素子１００を用いた携帯型電子機器の構成例を示すブロック図である。
【０１４２】
図８に示すように、この携帯型電子機器１５０は、上述した本実施形態の固体撮像素子１００と、この固体撮像素子１００から得られる撮像信号を信号処理する画像処理部１５１と、ユーザからの入力操作命令を受け取る操作部１５２と、ワークメモリとして機能するＲＡＭ１５３と、コンピュータプログラムメモリとして機能するコンピュータ読み出し可能な可読記録媒体としてのＲＯＭ１５４と、画像を表示可能とする表示部１５５と、これらの画像処理部１５１、操作部１５２、ＲＡＭ１５３、ＲＯＭ１５４および表示部１５５をそれぞれ制御可能とする制御部１５６とを備えている。なお、制御部１５６は、各携帯型電子機器１５０間などで画像を通信可能とする通信部（図示せず）を備えていてもよい。
【０１４３】
制御部１５６は、ＣＰＵ（中央演算処理装置）を有しており、操作部１５２からの入力操作指令に基づいて、画像を表示部１５５にて画像表示させたり、通信部によって画像を別のデバイスに通信させたりする。ＲＯＭ１５４およびＲＡＭ１５３には、制御プログラムおよびデータが格納されており、制御部１５６は、ＲＯＭ１５４およびＲＡＭ１５３の制御プログラムおよびそのデータに基づいて、画像処理部１５１および表示部１５５などを制御することができる。
【０１４４】
この携帯型電子機器１５０によれば、本実施形態の固体撮像素子１００において、暗電流が少なく、初期化動作時の電圧に依存する白点欠陥が抑制され、安定した高い感度特性の撮像信号が得られるため、良好な表示品位の画像を表示部１５５に画像表示させたり、通信部によって別のデバイスに通信させたりすることができる。
【０１４５】
このように、例えばビデオカメラ、デジタルカメラ、画像入力カメラ、スキャナ、ファクシミリ、カメラ付き携帯電話機などの画像入力デバイス装置や、このような画像入力デバイス装置を搭載したパーソナルコンピュータなどの各種デバイス（電子情報機器）としての携帯型電子機器１５０の撮像部に本実施形態の固体撮像素子１００を広く利用することができる。
【０１４６】
以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
【産業上の利用可能性】
【０１４７】
本発明は、例えば閾値電圧変調方式のＭＯＳ型イメージセンサなどの固体撮像素子とその製造方法、これを撮像部に用いた例えばビデオカメラ、デジタルカメラ、カメラ付き携帯電話装置などの電子情報機器の分野において、周辺回路の特性劣化を招くことなく、固体撮像素子を構成する単位画素部のソースコンタクト層のピーク不純物濃度を４×１０１９ｃｍ−３以上９×１０１９ｃｍ−３以下に設定し、これによって、暗電流が少なく、初期化動作時の電圧に依存する白点欠陥の発生を抑制し、安定して高い感度特性が得られる固体撮像素子１００を作製し、これを用いた携帯型電子機器などの電子情報機器を実現することが可能となる。
【０１４８】
本発明の固体撮像素子１００は、例えばビデオカメラ、デジタルカメラ、画像入力カメラ、スキャナ、ファクシミリ、カメラ付き携帯電話機などの画像入力デバイス装置や、このような画像入力デバイス装置を搭載したパーソナルコンピュータなどの各種デバイスとしての電子情報機器に広く利用することが可能である。
【図面の簡単な説明】
【０１４９】
【図１】本発明の固体撮像素子の一実施形態であるＭＯＳ型イメージセンサの構成例を模式的に示す平面図である。
【図２】図１の固体撮像素子における単位画素部のレイアウト例を示す平面図である。
【図３】図２の単位画素部のＡＡ’線断面図である。
【図４】本発明の固体撮像素子の一実施形態において、周辺回路領域に設けられるＣＭＯＳ回路の構成例を示す要部断面図である。
【図５】図２の単位画素部が行方向および列方向に複数配列されたＭＯＳ型イメージセンサの撮像動作時における入出力タイミングを示すタイミング図である。
【図６】（ａ）〜（ｄ）は、図１の固体撮像素子の要部製造工程について説明するための各工程の基板部の断面図である。
【図７】図１の固体撮像素子におけるソースコンタクト部近傍の構造、対応する基板表面付近のｎ型不純物濃度分布、および非選択初期化動作時の電界分布を示す図である。
【図８】本実施形態の固体撮像素子を用いた携帯型電子機器の構成例を示すブロック図である。
【図９】従来の閾値電圧変調方式のＭＯＳ型イメージセンサにおける単位画素部のレイアウト例を示す平面図である。
【図１０】図９の単位画素部のＡＡ’線断面図である。
【図１１】従来の固体撮像素子において、周辺回路領域に設けられるＣＭＯＳ回路の構成例を示す断面図である。
【図１２】図９の単位画素部が行方向および列方向に複数配列されたＭＯＳ型イメージセンサの撮像動作時における入出力タイミングを示すタイミング図である。
【図１３】（ａ）〜（ｄ）は、従来の固体撮像素子の要部製造工程について説明するための各工程の基板部の断面図である。
【図１４】従来の固体撮像素子におけるソースコンタクト部近傍の構造、対応する基板表面付近のｎ型不純物濃度分布、および非選択初期化動作時の電界分布を示す図である。
【図１５】高濃度ソースコンタクト層を設けない場合のＭＯＳ型イメージセンサにおけるソースコンタクト部近傍の構造、対応する基板表面付近のｎ型不純物濃度分布、および非選択初期化動作時の電界分布を示す図である。
【符号の説明】
【０１５０】
１０ 単位画素部
１１ 受光ダイオード
１２ 光信号検出用ＭＯＳトランジスタ
１３ ｐ型基板
１４ ｎ型層
１５ ｐ型埋め込み層
１６ ｎ型層
１７ａ，１７ｂ ｐ型ウェル領域
１８ キャリアポケット領域
１９ ｎ型ソース領域
２０ 光信号検出用ＭＯＳトランジスタのｎ型ドレイン領域および受光ダイオードのｎ型領域
２１ チャネルドープ層（チャネル領域）
２２ ｎ型ソースコンタクト層
２３ ｎ型ドレインコンタクト層
２４ ゲート絶縁膜
２５ ゲート電極
２６ ソース配線
２６ａ ソースコンタクトホール
２７ ドレイン配線
２７ａ ドレインコンタクトホール
２８ａ ゲートコンタクトホール
２８ ゲート配線
２９ サイドウォール
３０ レジストマスク
３１ ｎ−ＭＯＳ領域
３２ ｐ−ＭＯＳ領域
３３ ｐ型層
３４ ｎ型層
３５ ｎ型ソース／ドレイン領域
３６ チャネル領域
３７ ｎ型ソース／ドレインコンタクト層
３８ ｐ型ソース／ドレイン領域
３９ チャネル領域
４０ ｐ型ソース／ドレインコンタクト層
４１ ゲート絶縁膜
４２ ゲート電極
４３ サイドウォール
４４ フィールド酸化膜
４５ａ ソース／ドレインコンタクトホール
４５ ソース／ドレイン配線
１００ 固体撮像素子
１５０  携帯型電子機器    
１５１ 画像処理部
１５２ 操作部
１５３ ＲＡＭ
１５４ ＲＯＭ
１５５ 表示部
１５６ 制御部
【図１】
2005294555.tif 000003
【図２】
2005294555.tif 000004
【図３】
2005294555.tif 000005
【図４】
2005294555.tif 000006
【図５】
2005294555.tif 000007
【図６】
2005294555.tif 000008
【図７】
2005294555.tif 000009
【図８】
2005294555.tif 000010
【図９】
2005294555.tif 000011
【図１０】
2005294555.tif 000012
【図１１】
2005294555.tif 000013
【図１２】
2005294555.tif 000014
【図１３】
2005294555.tif 000015
【図１４】
2005294555.tif 000016
【図１５】
2005294555.tif 000017