(57)【要約】【課題】  ソースストラッピングを有する記憶素子のセルアレイを提供する。【解決手段】  このセルアレイは半導体基板に形成された素子分離膜と、素子分離膜によって限定されて一定のピッチで形成された複数個の活性領域を有する。複数個のワードラインが活性領域の上部を行方向に横切り、共通ソースラインが各ワードライン対の二ワードラインの間の活性領域を電気的に連結する。複数個のドレイン領域が前記ワードライン対の間の複数個の活性領域に各々形成される。【選択図】            図２Ａ
2005223338.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成された素子分離膜と、
前記素子分離膜によって限定されて一定のピッチで形成された複数個の活性領域と、
前記活性領域の上部を行方向に横切る複数個のワードライン対と、
各ワードライン対の二ワードラインの間の活性領域を電気的に連結する共通ソースラインと、
前記ワードライン対の間の複数個の活性領域に各々形成されて行方向および列方向に配置されたドレイン領域と、
前記各ワードライン対の二ワードラインの間に定義されて行方向および列方向に配置されたソースストラッピング領域とを含み、
各々のソースストラッピング領域は複数個の活性領域と交差されたことを特徴とする記憶素子のセルアレイ。
【請求項２】
前記ドレイン領域に各々接続された複数個のドレインコンタクトと、
前記ソースストラッピング領域と交差された活性領域に各々接続された複数個のソースコンタクトを含むことを特徴とする請求項１に記載の記憶素子のセルアレイ。
【請求項３】
各活性領域に対応し、一定のピッチで配置されて、前記ワードラインの上部を横切るビットラインおよびソースストラッピングラインをさらに含み、
前記各ビットラインは列方向に配列されたドレインコンタクトに接続され、
前記各ソースストラッピングラインは列方向に配列されたソースコンタクトに接続されたことを特徴とする請求項２に記載の記憶素子のセルアレイ。
【請求項４】
前記ワードラインの上部を横切るビットラインおよびソースストラッピングラインをさらに含み、
前記各ビットラインは列方向に配列されたドレインコンタクトに接続され、
前記各ソースストラッピングラインは前記ソースストラッピング領域を横切る複数個の活性領域の上部に配置されてソースコンタクトに接続され、同一のソースストラッピング領域上のソースコンタクトは同一のソースストラッピングラインに連結されることを特徴とする請求項２に記載の記憶素子のセルアレイ。
【請求項５】
前記ドレイン領域に各々接続された複数個のドレインコンタクトと、
前記各ソースストラッピング領域と交差された活性領域に同時に接続されたソースコンタクトとを含むことを特徴とする請求項１に記載の記憶素子のセルアレイ。
【請求項６】
前記各活性領域に対応して一定のピッチで形成されて前記ワードラインの上部を横切るビットラインおよびソースストラッピングラインをさらに含み、
前記各ビットラインは列方向に配列されたドレインコンタクトに接続され、
前記各ソースストラッピングラインは列方向に配列されたソースコンタクトに接続され、
各ソースコンタクトは前記ソースストラッピング領域の上部を横切る複数個のソースストラッピングラインに同時に接続されたことを特徴とする請求項５に記載の記憶素子のセルアレイ。
【請求項７】
前記ワードラインの上部を横切るビットラインおよびソースストラッピングラインをさらに含み、
前記各ビットラインは列方向に配列されたドレインコンタクトに接続され、
前記各ソースストラッピングラインは前記ソースストラッピング領域を横切る複数個の活性領域の上部に形成されて列方向に配列されたソースコンタクトに接続されたことを特徴とする請求項５に記載の記憶素子のセルアレイ。
【請求項８】
前記各ワードライン対をなす二ワードラインの間の素子分離膜が除去されて前記活性領域が共通ソースラインによって電気的に連結されたことを特徴とする請求項１に記載の記憶素子のセルアレイ。
【請求項９】
前記素子分離膜は前記ソースストラッピング領域で連結された活性領域を限定することを特徴とする請求項１に記載の記憶素子のセルアレイ。
【請求項１０】
前記ドレイン領域の各々に接続された複数個のドレインコンタクトと、
前記ソースストラッピング領域に各々接続されたソースコンタクトとを含むことを特徴とする請求項９に記載の記憶素子のセルアレイ。
【請求項１１】
前記各活性領域に対応して一定のピッチで形成されて前記ワードラインの上部を横切るビットラインおよびソースストラッピングラインをさらに含み、
前記各ビットラインは列方向に配列されたドレインコンタクトに接続され、
前記各ソースストラッピングラインは列方向に配列されたソースコンタクトに接続され、
各ソースコンタクトは前記ソースストラッピング領域の上部を横切る複数個のソースストラッピングラインに同時に接続されたことを特徴とする請求項１０に記載の記憶素子のセルアレイ。
【請求項１２】
前記ワードラインの上部を横切るビットラインおよびソースストラッピングラインをさらに含み、
前記各ビットラインは列方向に配列されたドレインコンタクトに接続され、
前記各ソースストラッピングラインは前記ソースストラッピング領域を横切る複数個の活性領域の上部に形成されて列方向に配列されたソースコンタクトに接続されたことを特徴とする請求項１０に記載の記憶素子のセルアレイ。
【請求項１３】
前記ドレイン領域に各々接続された複数個のドレインコンタクトと、
前記ソースストラッピング領域と交差された活性領域に各々接続された複数個のソースコンタクトとを含むことを特徴とする請求項９に記載の記憶素子のセルアレイ。
【請求項１４】
各活性領域に対応して一定のピッチに配置されて前記ワードラインの上部を横切るビットラインおよびソースストラッピングラインをさらに含み、
前記各ビットラインは列方向に配列されたドレインコンタクトに接続され、
前記各ソースストラッピングラインは列方向に配列されたソースコンタクトに接続されたことを特徴とする請求項１３に記載の記憶素子のセルアレイ。
【請求項１５】
前記ワードラインの上部を横切るビットラインおよびソースストラッピングラインをさらに含み、
前記各ビットラインは列方向に配列されたドレインコンタクトに接続され、
前記各ソーストラッピングラインは前記ソースストラッピング領域を横切る複数個の活性領域の上部に配置されてソースコンタクトに接続され、同一のソースストラッピング領域上のソースコンタクトは同一のソースストラッピングラインに連結されることを特徴とする請求項１３に記載の記憶素子のセルアレイ。
【請求項１６】
互いに離隔された複数個の活性領域を限定する素子分離膜と、
前記活性領域の上部を横切る複数個のワードライン対と、
各ワードライン対のワードラインの間に形成された共通ソースラインとを含み、
前記共通ソースラインは第１領域と第１領域より広い第２領域とを含み、前記第２領域は離隔された活性領域と交差することを特徴とする記憶素子のセルアレイ。
【請求項１７】
ソースストラッピングラインをさらに含み、前記第２領域は前記ソースストラッピングラインに電気的に連結されたことを特徴とする請求項１６に記載の記憶素子のセルアレイ。
【請求項１８】
ソースストラッピングラインと、
複数個のソースコンタクトとを含み、
前記ソースコンタクトのうちのいずれか一つは複数個が離隔された活性領域と交差して前記第２領域を各々の前記ソースストラッピングラインに電気的に連結することを特徴とする請求項１６に記載の記憶素子のセルアレイ。
【請求項１９】
ソースストラッピングラインと、
複数個のソースコンタクトグループとを含み、
各々のソースコンタクトグループは前記第２領域を各々の前記ソースストラッピングラインに連結し、グループ内のソースコンタクトは各々の複数個の離隔された活性領域のうちのいずれか一つに連結されたことを特徴とする記憶素子のセルアレイ。
【請求項２０】
隣接した活性領域は前記共通ソースラインの第２領域に重畳された連結部で合わせられることを特徴とする特徴とする請求項１６に記載の記憶素子のセルアレイ。
【請求項２１】
複数個の活性領域は互いに一定の間隔に離隔されたことを特徴とする請求項１６に記載の記憶素子のセルアレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子に関するものであり、さらに具体的には、ソーストラッピングを有する記憶素子のセルアレイに関するものである。
【背景技術】
【０００２】
一般的に使用される不揮発性記憶素子はフラッシュ記憶素子である。フラッシュ記憶素子のセルアレイは複数個のセルトランジスタで構成される。各々のセルトランジスタはワードラインとビットラインによって選択され、複数個のセルトランジスタのソース領域は電気的に互いに連結されている。前記ソース領域は共通ソースラインによって連結される。前記共通ソースラインの抵抗およびキャパシタンスによる電力損失を減少させるため、および信号伝送速度の低下を防止するために前記共通ソースラインに一定の間隔にソーストラッピング領域が形成され、前記ソースストラッピング領域に導電性が優れたソースストラッピングラインが接続される。
【０００３】
図１Ａ及び図１Ｂは通常のＮＯＲ型フラッシュ記憶素子のセルアレイを示した図面である。
【０００４】
図１Ａ及び図１Ｂを参照すれば、半導体基板に素子分離膜によって限定された複数個の活性領域１０、１２が配置される。前記活性領域１０、１２の上部を横切って複数個のワードラインＷＬが配置される。隣接した二つのワードラインＷＬは互いに対向してワードライン対ＷＰをなす。前記ワードライン対ＷＰの二つのワードラインの間の活性領域１０に各々のソース領域１４が形成され、前記ソース領域１４は共通ソースラインＣＳＬによって電気的に連結される。ワードライン対の間の活性領域１０の各々にドレイン領域１６が形成される。各ワードライン対ＷＰをなす二つのワードラインの間の素子分離膜が除去されて前記共通ソースラインＣＳＬは複数個の活性領域１０、１２を電気的に連結することができる。
【０００５】
前記ドレイン領域１６に各々のドレインコンタクトＢＣが接続され、前記共通ソースラインＣＳＬに一定の間隔にソースコンタクトＳＣが接続される。集積度を向上させるために前記共通ソースラインＣＳＬの幅は前記ドレイン領域１６の幅より狭く形成する。したがって、前記ソースコンタクトＳＣを形成するための領域が要求される。前記ソースコンタクトＳＣを形成するために前記共通ソースラインＣＳＬは一定の間隔に拡張された領域を含む。前記拡張された領域がソースストラッピング領域ＳＲに該当する。前記ワードラインＷＬは前記ソースストラッピング領域ＳＲで曲がって前記ソースコンタクトＳＣを形成する領域が確保される。メモリ素子の集積度が低いときは活性領域のピッチが大きいので、前記ソースストラッピング領域ＳＲで曲がったワードラインＷＬによる隣接したセルトランジスタの劣化が問題にならなかった。したがって、前記活性領域１０、１２はセルアレイで一定のピッチで形成されることができた。しかし、メモリ素子の集積度が高くなることによって活性領域１０、１２のピッチが小さくなる場合、前記ソースストラッピング領域ＳＲで曲がったワードラインＷＬは前記ストラッピング領域ＳＲに隣接したセルトランジスタの劣化をもたらす。したがって、セルアレイのピッチが小さくなるほど前記ソースストラッピング領域ＳＲを過ぎる活性領域１２は他の活性領域１０より広い幅を有するように形成しなければならない。これによって、前記ソースストラッピング領域ＳＲに隣接したセルトランジスタが、曲がったワードラインの構造的な影響によって劣化することを防止することができる。
【０００６】
前記ワードラインＷＬを含む基板の全面は層間絶縁膜１８によって覆われ、前記ドレインコンタクトＢＣは前記層間絶縁膜１８を貫通して前記ドレイン領域１６に接続される。前記共通ソースラインＣＳＬは前記素子分離膜が除去された前記ワードラインの間の活性領域に注入された不純物領域で形成される。前記各活性領域１０に対応して前記層間絶縁膜１８上に前記ワードラインＷＬの上部を横切る複数個のビットラインＢＬ及びソースストラッピングラインＳＳＬが形成される。前記ビットラインＢＬはドレインコンタクトＢＣに接続され、前記ソースストラッピングラインＳＳＬはソースコンタクトＳＣに接続される。
【特許文献１】米国特許第５，９４５，７１７号
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上述の従来技術によれば、ストラッピング領域が形成される活性領域の幅を増加させることによって、ソースストラッピング領域に隣接したセルトランジスタが、曲がったワードラインの構造によって劣化することを防止することができる。一方、前記ソースストラッピング領域で活性領域のピッチが変化することによって活性領域を定義する過程で近接効果が発生し、前記近接効果によって前記ストラッピング領域に隣接した活性領域が変形されてセルトランジスタが劣化するという新たな問題を引き起こす。
【０００８】
本発明の課題はこのような従来技術の問題点を解決するためにワードラインの変形によってソースストラッピング領域に隣接したセルトランジスタの特性が劣化することを防止すると同時に、前記ソースストラッピング領域に隣接した活性領域が変形することを防止することができるセルアレイ構造を有する記憶素子を提供することにある。
【課題を解決するための手段】
【０００９】
前記技術的課題を達成するために本発明は一定のピッチの活性領域を有する記憶素子のセルアレイを提供する。このセルアレイは半導体基板に形成された素子分離膜と、前記素子分離膜によって限定されて一定のピッチで形成された複数個の活性領域とを含む。複数個のワードラインが前記活性領域の上部を行方向に横切り、共通ソースラインが各ワードライン対の二ワードラインの間の活性領域を電気的に連結する。複数個のドレイン領域が前記ワードライン対の間の複数個の活性領域に各々形成される。したがって、前記ドレイン領域はセルアレイで行方向及び列方向に配置される。前記各ワードライン対の二ワードラインの間にソースストラッピング領域が定義される。したがって、前記ソースストラッピング領域はセルアレイで行方向および列方向に配置されるようになる。本発明で、各々のソースストラッピング領域は複数個の活性領域と交差されている。
【００１０】
さらに、このセルアレイは複数個のドレインコンタクト及びソースコンタクトを含む。前記ドレインコンタクトはドレイン領域に接続され、前記ソースコンタクトは前記ソースストラッピング領域と交差された活性領域に接続される。各ソースストラッピング領域で前記ソースコンタクトは複数個の活性領域に各々接続されるか、一つのソースコンタクトが複数個の活性領域に同時に接続される。このセルアレイは前記ドレインコンタクトに接続されたビットラインと前記ソースコンタクトに接続されたソースストラッピングラインをさらに含む。前記ビットライン及び前記ソースコンタクトは前記活性領域の上部に対応して同一のピッチで形成されるか、ソースストラッピング領域と交差する複数個の活性領域の上部に一つのソースストラッピング領域が配置されて一定の間隔に変化されたピッチを有することもできる。
【発明の効果】
【００１１】
本発明によれば、記憶素子のセルアレイで活性領域を一定のピッチで配置することによって近接効果による活性領域の変形を防止することができる。また、ソースストラッピング領域が複数個の活性領域を含むので、パターンピッチの減少によってソースストラッピング領域に隣接したセルトランジスタが構造的に変形されることを防止することができる。結論的には、本発明はセルアレイの特性のばらつきが小さい記憶素子のセルアレイを提供することができる。
【発明を実施するための最良の形態】
【００１２】
以下、添付の図面を参照して本発明の望ましい実施形態を詳細に説明する。しかし、本発明はここで説明される実施形態に限定されず、他の形態で具体化されることもできる。むしろ、ここで紹介される実施形態は開示された内容が徹底して完全になれるように、そして当業者に本発明の思想が十分に伝達されるようにするために提供されるものである。図面において、層及び領域の厚さは明確性のために誇張されたものである。また、層が他の層または基板“上”にあると言及される場合に、それは他の層または基板上に直接形成されることができるもの、またはそれらの間に第３の層が介在されることもできるものである。明細書の全体にわたって同一の参照番号で表示された部分は同一の構成要素を示す。
【００１３】
図２Ａは本発明の第１実施形態による記憶素子のセルアレイを示した平面図である。
【００１４】
図２Ｂは図２ＡのＩＩ−ＩＩに沿って切断した本発明の第１実施形態による記憶素子のセルアレイを示した断面図である。
【００１５】
図２Ｃは図２ＡのＩＩ−ＩＩに沿って切断した本発明の第１実施形態の変形例による記憶素子のセルアレイを示した断面図である。
【００１６】
図２Ａ及び図２Ｂを参照すれば、半導体基板に素子分離膜によって限定された複数個の活性領域５０、５２が配置されている。前記活性領域５０、５２は互いに平行に一定のピッチで配置されている。前記活性領域５０、５２の上部を横切って複数個のワードラインＷＬが配置される。互いに対向する二ワードラインＷＬはワードライン対ＷＰをなす。したがって、複数個のワードライン対ＷＰが前記活性領域５０、５２の上部を横切る。各ワードライン対ＷＰをなす二ワードラインＷＬの間の活性領域に各々ソース領域５４が形成される。二ワードラインＷＬの間のソース領域５４は電気的に連結されて共通ソース領域ＣＳＬを形成する。図２Ｂに示したように前記共通ソースラインＣＳＬは素子分離膜が除去された基板に注入された不純物層からなることができる。隣接したワードライン対ＷＰの間の活性領域に各々ドレイン領域１６が形成される。
【００１７】
ドレイン領域１６に各々ドレインコンタクトＢＣが接続され、共通ソースラインＣＳＬに一定の間隔でソースコンタクトＳＣが接続される。したがって、コンタクト領域を確保するために前記ドレイン領域１６は前記共通ソースラインＣＳＬの幅より広い。ただ、前記ソースコンタクトＳＣが形成される領域の共通ソースラインＣＳＬの幅が拡張されてソースストラッピング領域ＳＲを形成する。前記ソースストラッピング領域ＳＲはワードラインが曲がって定義される。従来のセルアレイは、前記ソースストラッピング領域ＳＲは活性領域(図１Ａの１２)の一つと共通ソースラインＣＳＬの一つが交差する領域に定義された。そして、曲がったワードライン構造によってストラッピング領域に隣接したセルトランジスタの特性が変形されることを防止するためにストラッピング領域と交差する活性領域が広い幅を有するように形成した。その結果、活性領域のピッチが周期的に変わってピッチが変わる部分で活性領域の形状が変形される結果をもたらした。これに比べて、本発明によるセルアレイは前記ソースストラッピング領域ＳＲが共通ソースラインＣＳＬと交差する複数個の活性領域５２で構成される。したがって、ソースコンタクト領域を確保すると同時にピッチの変化による活性領域の変形を防止することができる。図示したように、前記ソースコンタクトＳＣは前記ソースストラッピング領域ＳＲの活性領域に同時に接続されることができる。
【００１８】
前記半導体基板の全面に層間絶縁膜５８が覆われており、前記ドレインコンタクトＢＣ及び前記ソースコンタクトＳＣは前記層間絶縁膜５８を貫通してドレイン領域１６及びストラッピング領域ＳＲに各々接続される。したがって、前記セルアレイは行方向及び列方向に配列された複数個のドレインコンタクトＢＣ及び前記ドレインコンタクトＢＣと異なるピッチで配列されるが、行方向及び列方向に配列された複数個のソースコンタクトＳＣを含む。前記層間絶縁膜５８の上部に複数個のビットラインＢＬ及び複数個のソースストラッピングラインＳＳＬが配置される。前記ビットラインＢＬは前記活性領域５０に対応して列方向のドレインコンタクトＢＣを並列に連結し、前記ソースストラッピングラインＳＳＬは前記活性領域５２に対応して列方向のソースコンタクトＳＣを並列に連結する。
【００１９】
図２Ｂに示したように、前記ソースストラッピングラインＳＳＬ及び前記ビットラインＢＬは前記活性領域５０、５２に対応するので、同一のピッチで形成される。したがって、ソースストラッピングラインＳＳＬ及びビットラインＢＬ、また近接効果の影響による変形を最小化することができる。各々のソースコンタクトＳＣは複数個のソースストラッピングラインＳＳＬに同時に接続される。これに比べて、図２Ｃに示したように、前記ソースコンタクトＳＣの上部に一つのソースストラッピングラインＳＳＬが形成されることもできる。結果的に、前記ビットラインＢＬと異なる幅を有して配線のピッチが変わることによってパターンの形状が変形されることもできる。しかし、活性領域の変形と異なって、配線パターンの変形はセルアレイ特性のばらつきに大きく影響を与えず、ソースストラッピングラインＳＳＬの幅の増加によって電力消耗及び信号遅延を減らすことができる。
【００２０】
図３Ａは本発明の第２実施形態による記憶素子のセルアレイを示した平面図である。
【００２１】
図３Ｂは図３ＡのＩＩＩ−ＩＩＩに沿って切断した本発明の第２実施形態による記憶素子のセルアレイを示した断面図である。
【００２２】
図３Ｃは図３ＡのＩＩＩ−ＩＩＩに沿って切断した本発明の第２実施形態の変形例による記憶素子のセルアレイを示した断面図である。
【００２３】
図３Ａ及び図３Ｂを参照すれば、半導体基板に素子分離膜によって限定された複数個の活性領域６０、６２が配置されている。前記活性領域６０、６２は互いに平行に一定のピッチで配置されている。前記活性領域６０、６２の上部を横切って複数個のワードラインＷＬが配置される。互いに対向する二ワードラインＷＬはワードライン対ＷＰをなす。したがって、複数個のワードライン対ＷＰが前記活性領域６０、６２の上部を横切る。各ワードライン対ＷＰをなす二ワードラインＷＬの間の活性領域に各々ソース領域６４が形成される。二ワードラインＷＬの間のソース領域６４は電気的に連結されて共通ソース領域ＣＳＬを形成する。図３Ｂに示したように、前記共通ソースラインＣＳＬは素子分離膜が除去された基板に注入された不純物層からなることができる。隣接したワードライン対ＷＰの間の活性領域に各々ドレイン領域６６が形成される。
【００２４】
ドレイン領域６６に各々ドレインコンタクトＢＣが接続され、共通ソースラインＣＳＬに一定の間隔で複数個のソースコンタクトＳＣが接続される。コンタクト領域を確保するために前記ドレイン領域６６は前記共通ソースラインＣＳＬの幅より広い。ただ、前記ソースコンタクトＳＣが形成される領域の共通ソースラインＣＳＬの幅が拡張されてソースストラッピング領域ＳＲを形成する。前記ソースストラッピング領域ＳＲは曲がったワードラインによって定義される。従来のセルアレイはセルアレイのピッチが小さくなることによってソースストラッピング領域と交差する活性領域でピッチが変わるので、活性領域の形状が変形される結果をもたらした。これに比べて、本発明によるセルアレイは前記ソースストラッピング領域ＳＲが共通ソースラインＣＳＬと交差する複数個の活性領域６２で構成される。したがって、ソースコンタクト領域を確保すると同時にピッチの変化による活性領域の変形を防止することができる。図示したように、前記ソースコンタクトＳＣは前記ソースストラッピング領域ＳＲの活性領域の各々に接続される。第２実施形態の変形例は第１実施形態に比べて、ソースコンタクトと基板の接触面積を減らすことができ、活性領域の間の領域と活性領域の段差によるコンタクト形成工程の困難さをなくすことができる。
【００２５】
前記半導体基板の全面に層間絶縁膜６８が覆われており、前記ドレインコンタクトＢＣ及び前記ソースコンタクトＳＣは前記層間絶縁膜６８を貫通してドレイン領域６６及びソースストラッピング領域ＳＲに各々接続される。したがって、前記セルアレイは行方向及び列方向に配列された複数個のドレインコンタクトＢＣを含む。また、前記セルアレイは行方向及び列方向に配列された複数個のソースコンタクトＳＣを含む。前記層間絶縁膜６８の上部に複数個のビットラインＢＬ及び複数個のソースストラッピングラインＳＳＬが配置される。前記ビットラインＢＬは前記活性領域６０に対応して列方向のドレインコンタクトＢＣを並列に連結し、前記ソースストラッピングラインＳＳＬは前記活性領域６２に対応して列方向のソースコンタクトＳＣを並列に連結する。
【００２６】
図３Ｂに示したように、前記ソースストラッピングラインＳＳＬ及び前記ビットラインＢＬは前記活性領域６０、６２に対応するので、同一のピッチで形成される。したがって、ソースストラッピングラインＳＳＬ及びビットラインＢＬも近接効果の影響による変形を最小化することできる。列方向に配列されたソースストラッピング領域ＳＲの上部に複数個のソースストラッピングラインＳＳＬが配置され、前記ソースストラッピングラインＳＳＬは各々列方向に配列された複数個のソースコンタクトＳＣを並列に連結する。これに比べて、図３Ｃに示したように、前記ソースコンタクトＳＣの上部に一つのソースストラッピングラインＳＳＬが形成されることもできる。したがって、各ソースストラッピング領域ＳＲの複数個のソースコンタクトＳＣはソースストラッピングラインＳＳＬに同時に接続される。結果的に、前記ビットラインＢＬと異なる幅を有して配線のピッチが変わることによってパターンの形状が変形されることもできる。しかし、活性領域の変形と異なって、配線パターンの変形はセルアレイ特性のばらつきに大きく影響を与えず、ソースストラッピングラインＳＳＬの幅の増加によって電力消耗及び信号遅延を減らすことができる。
【００２７】
図４Ａは本発明の第３実施形態による記憶素子のセルアレイを示した平面図である。
【００２８】
図４Ｂは図４ＡのＩＩ−ＩＩに沿って切断した本発明の第３実施形態による記憶素子のセルアレイを示した断面図である。
【００２９】
図４Ｃは図４ＡのＩＩ−ＩＩに沿って切断した本発明の第３実施形態の変形例による記憶素子のセルアレイを示した断面図である。
【００３０】
図４Ａ及び図４Ｂを参照すれば、半導体基板に素子分離膜によって限定された複数個の活性領域７０、７２が配置されている。前記活性領域７０、７２は互いに平行に一定のピッチで配置されている。所定個数ごとに一対の活性領域７２は互いに連結された部分を有する。すなわち、前記素子分離膜は複数個の平行な活性領域を限定し、セルアレイで隣接した活性領域が連結された部分が行方向及び列方向に配置されるように活性領域を限定する。前記活性領域が連結された部分はソースストラッピング領域ＳＲに含まれる。前記活性領域７０、７２の上部を横切って複数個のワードラインＷＬが配置される。互いに対向する二ワードラインＷＬはワードライン対ＷＰをなす。したがって、複数個のワードライン対ＷＰが前記活性領域７０、７２の上部を横切る。各ワードライン対ＷＰをなす二ワードラインＷＬの間の活性領域に各々ソース領域７４が形成される。二ワードラインＷＬの間のソース領域７４は電気的に連結されて共通ソース領域ＣＳＬを形成する。図３Ｂに示したように、前記共通ソースラインＣＳＬは素子分離膜が除去された基板に注入された不純物層からなることができる。隣接したワードライン対ＷＰの間の活性領域に各々ドレイン領域７６が形成される。
【００３１】
先の実施形態と同様に、ドレイン領域７６に各々ドレインコンタクトＢＣが接続され、共通ソースラインＣＳＬに一定の間隔で複数個のソースコンタクトドルＳＣが接続される。コンタクト領域を確保するために前記ドレイン領域７６は前記共通ソースラインＣＳＬの幅より広い。ただ、前記ソースコンタクトＳＣが形成される領域の共通ソースラインＣＳＬの幅が拡張されてソースストラッピング領域ＳＲを形成する。前記ソースストラッピング領域ＳＲは曲がったワードラインによって定義される。本発明によるセルアレイは前記ソースストラッピング領域ＳＲが共通ソースラインＣＳＬと交差する複数個の活性領域７２で構成され、前記ソースストラッピング領域ＳＲで複数個の活性領域が連結されている。したがって、ソースコンタクト領域を確保すると同時にピッチの変化による活性領域の変形を防止することができる。図示したように、前記ソースコンタクトＳＣは前記ソースストラッピング領域ＳＲが連結された活性領域に接続される。前記ソースストラッピング領域ＳＲで活性領域が連結されて定義されるので、前記ソースコンタクトＳＣと基板の接触面積は減らないが、活性領域の間の領域と活性領域の段差によるコンタクト形成工程の困難さはなくすことができる。
【００３２】
前記半導体基板の全面に層間絶縁膜７８が覆われており、前記ドレインコンタクトＢＣ及び前記ソースコンタクトＳＣは前記層間絶縁膜７８を貫通してドレイン領域７６及びストラッピング領域ＳＲに各々接続される。したがって、前記セルアレイは行方向及び列方向に配列された複数個のドレインコンタクトＢＣを含む。また、前記セルアレイは行方向及び列方向に配列された複数個のソースコンタクトＳＣを含む。前記層間絶縁膜７８の上部に複数個のビットラインＢＬ及び複数個のソースストラッピングラインＳＳＬが配置される。前記ビットラインＢＬ及び前記ソースストラッピングラインＳＳＬは前記活性領域７０、７２に対応して列方向のドレインコンタクトＢＣを並列に連結し、列方向のソースコンタクトＳＣを並列に連結する。
【００３３】
図４Ｂに示したように、前記ソースストラッピングラインＳＳＬ及び前記ビットラインＢＬは前記活性領域７０、７２に対応するので、同一のピッチで形成される。したがって、ソースストラッピングラインＳＳＬ及びビットラインＢＬも近接効果の影響による変形を最小化することができる。列方向に配列されたソースストラッピング領域ＳＲの上部に複数個のソースストラッピングラインＳＳＬが配置され、前記ソースストラッピングラインＳＳＬは各々列方向に配列された複数個のソースコンタクトＳＣを並列に連結する。したがって、前記ソースコンタクトＳＣは複数個のソースストラッピングラインＳＳＬに同時に接続される。これに比べて、図４Ｃに示したように、前記ソースコンタクトＳＣの上部に一つのソースストラッピングラインＳＳＬが形成されることもできる。
【００３４】
図５Ａは本発明の第４実施形態による記憶素子のセルアレイを示した平面図である。
【００３５】
図５Ｂは図５ＡのＩＩ−ＩＩに沿って切断した本発明の第４実施形態による記憶素子のセルアレイを示した断面図である。
【００３６】
図５Ｃは図５ＡのＩＩ−ＩＩに沿って切断した本発明の第４実施形態の変形例による記憶素子のセルアレイを示した断面図である。
【００３７】
図５Ａ及び図５Ｂを参照すれば、半導体基板に素子分離膜によって限定された複数個の活性領域８０、８２が配置されている。前記活性領域８０、８２は互いに平行に一定のピッチで配置されている。所定個数ごとに一対の活性領域８２は互いに連結された部分を有する。すなわち、前記素子分離膜は複数個の平行な活性領域を限定し、セルアレイで隣接した活性領域が連結された部分が行方向及び列方向に配置されるように活性領域を限定する。前記活性領域が連結された部分はソースストラッピング領域ＳＲに含まれる。前記活性領域７０、７２の上部を横切って複数個のワードラインＷＬが配置される。互いに対向する二ワードラインＷＬはワードライン対ＷＰをなす。したがって、複数個のワードライン対ＷＰが前記活性領域７０、７２の上部を横切る。各ワードライン対ＷＰをなす二ワードラインＷＬの間の活性領域に各々ソース領域８４が形成される。二ワードラインＷＬの間のソース領域８４は電気的に連結されて共通ソース領域ＣＳＬを形成する。図３Ｂに示したように、前記共通ソースラインＣＳＬは素子分離膜が除去された基板に注入された不純物層からなることができる。隣接したワードライン対ＷＰの間の活性領域に各々ドレイン領域８６が形成される。
【００３８】
先の実施形態と同様に、ドレイン領域８６に各々ドレインコンタクトＢＣが接続され、共通ソースラインＣＳＬに一定の間隔で複数個のソースコンタクトＳＣが接続される。コンタクト領域を確保するために前記ドレイン領域８６は前記共通ソースラインＣＳＬの幅より広い。ただ、前記ソースコンタクトＳＣが形成される領域の共通ソースラインＣＳＬの幅が拡張されてソースストラッピング領域ＳＲを形成する。前記ソースストラッピング領域ＳＲは曲がったワードラインによって定義される。本発明によるセルアレイは前記ソースストラッピング領域ＳＲが共通ソースラインＣＳＬと交差する複数個の活性領域８２で構成され、前記ソースストラッピング領域ＳＲで複数個の活性領域が連結されている。したがって、ソースコンタクト領域を確保すると同時にピッチの変化による活性領域の変形を防止することができる。図示したように、前記ソースコンタクトＳＣは前記ソースストラッピング領域ＳＲの活性領域に各々接続される。すなわち、前記活性領域８２の連結部位とかかわらず、前記ソースストラッピング領域ＳＲと交差する活性領域８２の各々にソースコンタクトＳＣが形成される。
【００３９】
前記半導体基板の全面に層間絶縁膜８８が覆われており、前記ドレインコンタクトＢＣ及び前記ソースコンタクトＳＣは前記層間絶縁膜８８を貫通してドレイン領域８６及びソースストラッピング領域ＳＲに各々接続される。したがって、前記セルアレイは行方向及び列方向に配列された複数個のドレインコンタクトＢＣを含む。また、前記セルアレイは行方向及び列方向に配列された複数個のソースコンタクトＳＣを含む。前記層間絶縁膜８８の上部に複数個のビットラインＢＬ及び複数個のソースストラッピングラインＳＳＬが配置される。前記ビットラインＢＬ及び前記ソースストラッピングラインＳＳＬは前記活性領域８０、８２に対応して列方向のドレインコンタクトＢＣを並列に連結し、列方向のソースコンタクトＳＣを並列に連結する。
【００４０】
図５Ｂに示したように、前記ソースストラッピングラインＳＳＬ及び前記ビットラインＢＬは前記活性領域８０、８２に対応するので、同一のピッチで形成される。したがって、ソースストラッピングラインＳＳＬ及びビットラインＢＬも近接効果の影響による変形を最小化することができる。列方向に配列されたソースストラッピング領域ＳＲの上部に複数個のソースストラッピングラインＳＳＬが配置され、前記ソースストラッピングラインＳＳＬは各々列方向に配列された複数個のソースコンタクトＳＣを並列に連結する。したがって、前記ソースコンタクトＳＣは一つのソースストラッピングラインＳＳＬに接続される。これに比べて、図５Ｃに示したように、前記ソースストラッピング領域ＳＲの上部に一つのソースストラッピングラインＳＬが形成されて各ソースストラッピング領域ＳＲのソースコンタクトＳＣは同一のソースストラッピングラインＳＳＬに並列に接続される。
【産業上の利用可能性】
【００４１】
本発明は、トランジスタの特性の劣化が抑えられた記憶素子が提供できるため、半導体製造の分野で利用可能である。
【図面の簡単な説明】
【００４２】
【図１Ａ】通常のＮＯＲ型フラッシュ記憶素子のセルアレイを示した図面である。
【図１Ｂ】通常のＮＯＲ型フラッシュ記憶素子のセルアレイを示した図面である。
【図２Ａ】本発明の第１実施形態による記憶素子のセルアレイを示した平面図である。
【図２Ｂ】図２ＡのＩＩ−ＩＩに沿って切断した本発明の第１実施形態による記憶素子のセルアレイを示した断面図である。
【図２Ｃ】図２ＡのＩＩ−ＩＩに沿って切断した本発明の第１実施形態の変形例による記憶素子のセルアレイを示した断面図である。
【図３Ａ】本発明の第２実施形態による記憶素子のセルアレイを示した平面図である。
【図３Ｂ】図３ＡのＩＩＩ−ＩＩＩに沿って切断した本発明の第２実施形態による記憶素子のセルアレイを示した断面図である。
【図３Ｃ】図３ＡのＩＩＩ−ＩＩＩに沿って切断した本発明の第２実施形態の変形例による記憶素子のセルアレイを示した断面図である。
【図４Ａ】本発明の第３実施形態による記憶素子のセルアレイを示した平面図である。
【図４Ｂ】図４ＡのＩＩ−ＩＩに沿って切断した本発明の第３実施形態による記憶素子のセルアレイを示した断面図である。
【図４Ｃ】図４ＡのＩＩ−ＩＩに沿って切断した本発明の第３実施形態の変形例による記憶素子のセルアレイを示した断面図である。
【図５Ａ】本発明の第４実施形態による記憶素子のセルアレイを示した平面図である。
【図５Ｂ】図５ＡのＩＩ−ＩＩに沿って切断した本発明の第４実施形態による記憶素子のセルアレイを示した断面図である。
【図５Ｃ】図５ＡのＩＩ−ＩＩに沿って切断した本発明の第４実施形態の変形例による記憶素子のセルアレイを示した断面図である。
【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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