(57)【要約】  【課題】ＡＤコンバータのテストを行う際、ＤＣ測定ユニットを必要としないＬＳＩテスタを用いて短時間でテストを行うことを可能にするＡＤコンバータ測定回路を提供する。  【解決手段】デジタル信号をアナログ信号に変換して測定対象のＡＤコンバータ１０２に入力するＤＡコンバータ２０４と、ＡＤコンバータ１０２の出力の期待値を生成するカウンタ２０８と、ＡＤコンバータ１０２の出力である実測値とカウンタ２０８の出力である期待値を比較し比較結果を出力するＥＸ−ＯＲゲート２１１およびフリップフロップ２１２とを備えている。さらに、比較結果の信号をシフトするフリップフロップ４０２と、比較結果およびフリップフロップ４０２の出力を入力とするＡＮＤゲート４０４で構成した精度補正回路４０１を有する。【選択図】  図３
2005303602.tif 000002
【特許請求の範囲】
【請求項１】
デジタル信号をアナログ信号に変換して測定対象のＡＤコンバータに入力するＤＡコンバータと、前記ＡＤコンバータの出力の期待値を生成する期待値生成手段と、前記ＡＤコンバータの出力である実測値と前記期待値を比較し比較結果を出力する比較手段と備えたＡＤコンバータ測定回路。
【請求項２】
比較結果の信号をシフトするフリップフロップと、前記比較結果および前記フリップフロップの出力を入力とするＡＮＤゲートで構成した精度補正回路を有する請求項１記載の
ＡＤコンバータ測定回路。
【請求項３】
セレクタを介して直列に接続したＨ個の精度補正回路と、前記セレクタを制御して前記精度補正回路の直列接続数を制御する精度調整回路とを有する請求項２記載のＡＤコンバータ測定回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路（以下、LSI：Large Scale Integrationと称す）に搭載されたＡＤコンバータの単体テストを可能とするＡＤコンバータ測定回路に関するものである。
【背景技術】
【０００２】
従来のＡＤコンバータの単体テストの方法について説明する。 図６において、１０１はＬＳＩ半導体デバイス、１０２はＡＤコンバータであり、ＬＳＩテスタの任意の電圧を出力できるＤＣ測定ユニット１０３を接続して入力端子１０４にアナログ電圧を供給する。ＡＤコンバータ１０２によりアナログ−デジタル変換されたデジタル出力(ｍビット) １０５をＬＳＩテスタのメモリに取り込む。同様にアナログ入力電圧をインクリメントもしくはデクリメントに変化させ、デジタル出力値をメモリに格納していく。そして、メモリに格納したデジタル出力値を理想の値と比較するソフト演算を行うことにより、ＡＤコンバータの精度が算出できる。その精度を元に判定を行い、製品保証の許容範囲内であれば良品、範囲外であれば不良品と判定する。
【０００３】
尚、先行特許として出願されている特許文献１は、ＡＤコンバータとＤＡコンバータを混載するＬＳＩにおいて、ＡＤコンバータの出力を外部に出力すること無しに、ＡＤコンバータとＤＡコンバータのテストを同時に行うことを可能にする回路であるということだけは知られている。
【特許文献１】特開平１１−３２６４６５号
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来のテスト方法では、任意の電圧を出力できるＤＣ測定ユニットを必要とするＬＳＩテスタを用いないとテストできない。また、ＤＣ測定ユニットによるアナログ入力電圧の印加、演算および判定にテスト時間が大幅に必要になるという問題点がある。
【０００５】
本発明は、ＤＣ測定ユニットを必要とせず、デジタル（入力）−デジタル（出力）のみのＬＳＩテスタを用いてＡＤコンバータのテストを可能とすると共に、テスト時間を短縮できるＡＤコンバータ測定回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明のＡＤコンバータ測定回路は、デジタル信号をアナログ信号に変換して測定対象のＡＤコンバータに入力するＤＡコンバータと、ＡＤコンバータの出力の期待値を生成する期待値生成手段と、ＡＤコンバータの出力である実測値と期待値を比較し比較結果を出力する比較手段と備えたものである。
【０００７】
上記構成において、比較結果の信号をシフトするフリップフロップと、比較結果およびフリップフロップの出力を入力とするＡＮＤゲートで構成した精度補正回路を有する。
【０００８】
上記構成において、セレクタを介して直列に接続したＨ個の精度補正回路と、セレクタを制御して精度補正回路の直列接続数を制御する精度調整回路とを有する。
【発明の効果】
【０００９】
本発明のＡＤコンバータ測定回路は、被測定ＡＤコンバータの外部に接続してテストを行うものである。ＡＤコンバータの入力端子にはＤＡコンバータの出力端子を接続する構造を持つため、テスタからの入力信号はＤＡコンバータへの入力であり、デジタル値で済む。また、ＡＤ変換した値をカウンタにて発生させた理想値と比較し、ＬまたはＨの値を出力することにより判定する仕組みを設け、テスト出力はＬまたはＨの判定結果のみとなる。よって、入力、出力共にデジタル値であるため、ＤＣ測定ユニットを用いることなくデジタル（入力）−デジタル（出力）のＬＳＩテスタにてテストを実施することが可能となる。
【００１０】
したがって、ＡＤコンバータのテストをＤＣ測定ユニットを必要とせずデジタル（入力）−デジタル（出力）のＬＳＩテスタにてテスト時間を短時間で行うことを実現し、任意の許容範囲内の精度でのテストを可能とする。
【００１１】
この発明により、使用できるＬＳＩテスタが幅広くなると共に、大幅なテスト時間の短縮が可能なため、テストコストの削減が実現できる。
【００１２】
精度補正回路により、被テスト用ＡＤコンバータの特性を許容範囲内の精度に合わせてデジタル値で良否判定が可能となる。
【００１３】
フリップフロップとＡＮＤゲートで構成した精度補正回路を内部にＨ個持ち、セレクタとそれを制御する為の精度調整回路を用いて、任意の許容範囲内の精度に合わせてデジタル値で良否判定を可能とする。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００１５】
（実施の形態１）
図１は本発明に係わるＡＤコンバータ測定回路の第１の実施形態の構成を示す図である。
【００１６】
図１において、２０１はＡＤコンバータ測定回路、２０２はデジタル値を供給するＤＡコンバータ入力端子、２０３はｎビットのデジタル入力信号、２０４はｎビットＤＡコンバータ、２０５はクロック、２０６はクロック発生器、２０７はクロック周波数決定信号、２０８はｍビットカウンタ、２０９はカウントアップ・ダウン指定信号、２１０はｍビットのカウンタ出力、２１１はＥＸ−ＯＲゲート、２１２はＥＸ−ＯＲゲート出力信号、２１３はフリップフロップ、２１４はフリップフロップの出力、２１５はＯＲゲート、２１６は出力データを表す。
【００１７】
以上のように構成されたＡＤコンバータ測定回路について、簡単に信号の流れを述べる。
【００１８】
ＡＤコンバータ測定回路２０１にＤＡコンバータ入力端子２０２からのｎビットのデジタル値とクロック信号２０５を入力する。入力されたデジタル信号２０３はｎビットＤＡコンバータ２０４により、アナログ値に変換され入力端子１０４に入力される。このＤＡコンバータ２０４により変換されたアナログ値を測定対象となるｍビットＡＤコンバータ１０２に入力し、デジタル出力１０５を得ることができる。
【００１９】
次に、期待値生成手段はクロック発生器２０６と動作セレクト可能なカウンタ２０８により構成される。すなわち、ＡＤコンバータ１０２の理想期待値をインクリメントおよびデクリメントするｍビットカウンタ２０８を用いて発生させる。クロック信号２０５をクロック発生器２０６に入力し、クロック周波数決定信号２０７を入力することにより、入力されたクロック信号２０５をＤＡコンバータ２０４およびＡＤコンバータ１０２の仕様を考慮した周波数に分周させてクロック変換を行う。このクロックをｍビットカウンタ２０８に入力し、カウントアップ・ダウン指定信号２０９を入力することにより、カウンタ出力２１０からクロック発生器２０６の出力に同期してカウントアップもしくはカウントダウンを行い、ＡＤコンバータ１０２の理想期待値を発生することを実現する。
【００２０】
比較手段はＡＤコンバータ１０２の出力１０５である実測値と期待値を比較し比較結果を出力する。すなわち、上記より得られるＡＤコンバータ１０２の実際のデジタル出力値と期待値をビット毎にＥＸ−ＯＲゲート２１１を用いて比較を行う。但し、実際の値と期待値が変化点においてずれが発生することを考慮して、フリップフロップ２１３を通すことにより変化点でのデータを整える。ビット毎に比較した結果２１４をさらにｍ入力のＯＲゲート２１５を通すことにより、出力データ２１６は良品の場合はＬを出力し、不良の場合はＨを出力する。
【００２１】
このＡＤコンバータ測定回路１０２の各部でのデータの変化を図２のタイミングチャートを用いて説明する。図２は測定対象のＡＤコンバータ１０２が８ビットＡＤコンバータであり、Ｖｐｐが２Ｖ、ＶＲＥＦＨが２Ｖ、ＶＲＥＦＬが０Ｖ、１ＬＳＢが７．８ｍＶ、２．５クロック後に変換するものを例にしている。また、ＡＤコンバータ測定回路内部のＤＡコンバータ２０４は１０ビットＤＡコンバータであり、Ｖｐｐが２Ｖ、ＶＲＥＦが２Ｖ、１ＬＳＢが１．９５ｍＶのものを用いるとする。
【００２２】
図２において、２０５はクロック信号、２０３は１０ビットのＤＡコンバータ入力データ、１０４はＤＡコンバータ出力データを受けＡＤコンバータ入力データを入力する入力端子、１０５は８ビットのＡＤコンバータ出力（データ）、２１０は８ビットのカウンタ出力（データ）、２１２はＥＸ−ＯＲの出力信号（データ）、２１４はフリップフロップ２１３の出力（データ）である。
【００２３】
ＬＳＩテスタから入力するデジタル信号２０３を０から１０ビットでの最大値である１０２３までインクリメントさせる。ＤＡコンバータ２０４によりデジタル（入力）-アナログ（出力）変換され、デジタル入力を１インクリメントする毎に１ＬＳＢ、つまり１．９５ｍＶずつ増加するアナログ値を入力端子１０４に得る。このＤＡコンバータ２０４の出力電圧がＡＤコンバータ１０２の入力に接続されているため、入力端子１０４のアナログ値をＡＤコンバータ１０２によりアナログ（入力）-デジタル（出力）変換を行う。アナログ入力値がＡＤコンバータ１０２の１ＬＳＢ、つまり７．８ｍＶ増加する毎に１ずつインクリメントされたデジタル出力を得る。但し、ここでは２．５クロック後に変換する特性のＡＤコンバータ１０２を例にしており、２．５クロック待った後に変換を行うため、図２に示すデジタル出力１０５が得られる。
【００２４】
次に、ＡＤコンバータ１０２の理想期待値を発生する経路について説明する。まず、入力されたクロック信号２０５をクロック発生器２０６に入力する。ここではＡＤコンバータ１０２の変換が２．５クロック後に変換する特性のため、ＤＡコンバータ２０４の入力をインクリメントし始めてから２．５クロック待った後に立ち上がるタイミングのクロックを発生させる。
【００２５】
その後、この例ではＡＤコンバータ１０２の１ＬＳＢが７．８ｍＶとＤＡコンバータ２０４の１ＬＳＢである１．９５ｍＶの４倍であるため、入力したクロック信号を４分周したクロックを発生させる。このクロック発生器２０６で発生させたクロックをｍビットカウンタ２０８に入力するとクロックの立ち上がるポイントで０からインクリメントさせたｍビットのデジタル値のカウンタ出力２１０を発生させる。これがＡＤコンバータ１０２での期待値となる。
【００２６】
上記のデジタル出力１０５とカウンタ出力２１０の値をＥＸ−ＯＲゲート２１１を用いて比較した結果が出力信号２１２となる。デジタル出力１０５とカウンタ出力２１０の値が同じ場合はＬ、異なる場合はＨが出力される。しかし、デジタル出力１０５とカウンタ出力２１０においてデータが変化するポイントでは誤差が生じてしまう可能性がある。そのため、フリップフロップ２１３を用いることにより、出力信号２１２の値から変化点での誤差を取り除き、その結果が出力（データ）２１４となる。出力２１４のｍビットのＯＲゲート２１５による論理和がＡＤコンバータ測定回路２０１の出力データ２１６となり、ＡＤコンバータ１０２が良品の場合はＬが出力され、不良の場合はＨが出力される。
【００２７】
第１の実施の形態の発明によって、入力、出力共にデジタル値であるデジタル（入力）−デジタル（出力）のＬＳＩテスタにてテストを実施することが可能となる。また、ロジック部のファンクションテストにてテストを実施することが可能となり、従来の方法に比べてＤＣ測定ユニットを用いたアナログ入力の印加が不要であり、ソフト演算によるテストを必要としないため、テスト時間を大幅に短縮することが可能となる。
（実施の形態２）
本発明の第２の実施の形態を図３および図４を用いて説明する。 第１の実施の形態の発明では、ＡＤコンバータ１０２の精度が良い場合や低速度で安定動作する場合や低ビットの場合でＮＬＥ＝０ＬＳＢの実力があるものは問題なく測定可能であるが、ビットの変化点での誤動作など少しでも精度が悪い場合は不良となってしまうという問題がある。
【００２８】
そこで、第２の実施の形態の発明では、第１の実施の形態での問題点を解決するため、許容範囲内の精度を補正するＡＤコンバータ測定回路を提供する。
【００２９】
図３は本発明に係わるＡＤコンバータ測定回路の第２の実施形態の構成を示す図である。
【００３０】
図３において、４０１は精度補正回路、４０２はフリップフロップ、４０３はフリップフロップ出力、４０４はＡＮＤゲート、４０５はＡＮＤゲートの出力である。第１の実施の形態の図１に新規に追加されたのは、フリップフロップ４０２とＡＮＤゲート４０４で構成した精度補正回路４０１であり、フリップフロップ２１３の出力データ２１４をフリップフロップ４０２で１クロックシフトさせて、そのフリップフロップ４０２の入力データ（２１４）と出力データ４０３の論理積をＡＮＤ４０４で取ることにより、許容範囲内の精度を補正した出力４０５を得ることが可能となる。
【００３１】
この精度補正回路４０１の各部でのデータの変化を図４のタイミングチャートを用いて説明する。図４は第１の実施の形態の説明の際に使用した図２と同じＡＤコンバータ１０２およびＤＡコンバータ２０４の例を用いたものである。図４のようにＡＤコンバータ出力１０５で１を期待しているところで０および２の出力が得られたとする。ここで、この精度の誤差が製品保証の許容範囲内であるとする。この場合、カウンタ２０８の出力２１０は期待値であるため１となっており、ＥＸ−ＯＲゲート２１１で比較するとＥＸ−ＯＲゲート出力２１２は出力１０５と出力２１０の値が異なる箇所で１を出力する。この出力２１２をフリップフロップ２１３に通すことにより出力データ２１４が得られる。ここまでは第１の実施の形態の回路と同じであるが、このフリップフロップ２１３をフリップフロップ４０２に通すことにより、出力２１４のデータを１クロックだけシフトさせた出力４０３を得ることができ、出力２１４と４０３のＡＮＤ４０４による論理積を考慮することにより、許容範囲内の誤差を補正した出力４０５を得ることが可能となる。出力４０５のｍビットのＯＲゲート２１５による論理和がＡＤコンバータ２０１の出力となり、出力データ２１６には、ＡＤコンバータ１０２が製品の保証精度を考慮して良品の場合は、“０”期待値ならばＰＡＳＳとしてＬが出力され、不良の場合はＨが出力される。
【００３２】
また、本発明の精度補正回路４０１を直列にＨ個接続することにより、許容範囲を任意の値に設定することが可能である。
【００３３】
第２の実施の形態の発明によって、第１の実施の形態の発明の問題である許容範囲内の精度でのテストを可能とする。
（実施の形態３）
本発明の第３の実施の形態を図５により説明する。 第２の実施の形態の発明の精度補正回路４０１を直列にＨ個接続することにより、許容範囲を任意の値に設定することが可能となる。しかしながら、この方法では精度補正回路４０１の接続数の決定は、パフォーマンスボード製作時から決定しなければならず、評価の段階において許容範囲の変更をすることは容易ではないという問題がある。
【００３４】
そこで、第３の実施の形態の発明では、第２の実施の形態での問題点を解決するため、許容範囲をパフォーマンスボードの接続数の再設計なしに、外部信号でコントロールすることにより調整する機能を備えたＡＤコンバータ測定回路を提供する。
【００３５】
図５は本発明に係わるＡＤコンバータ測定回路の第３の実施形態の構成を示す図である。
図５は図３の精度補正回路４０１の入力２１４について示したものであり、６０１は許容範囲を指定する精度指定信号、６０２は精度調整回路、６０３は精度調整信号、６０４はセレクタである。第２の実施の形態の図３に新規に追加された構成は、精度調整回路６０２、Ｈ個のセレクタ６０４およびＨ個の精度補正回路４０１である。精度調整回路６０２では精度指定信号６０１から、調整したい許容範囲とするにはＨ個の精度補正回路４０１のどの入力端子に２１４の信号を接続すれば良いかを設定する精度調整信号６０３を出力する。この信号６０３によりＨ個の精度補正回路４０１の入力部に設けたセレクタ６０４を制御して、必要な数の精度補正回路４０１を連結させる。
【００３６】
信号の伝達経路を説明するために、図５において出力（信号）２１４が伝わる順にＨ個の精度補正回路４０１を補正回路１〜Ｈと呼び、その精度補正回路４０１間のセレクタ６０４を信号が伝わる順にセレクタ１〜Ｈと呼ぶ。精度調整回路４０１により、セレクタＨを制御して出力２１４とＯＲゲート２１５を接続すると、出力２１４が精度補正回路４０１を伝わらず直接ＯＲゲート２１５に接続される回路となり、これは第１の実施の形態の発明である図１と等価の保証ができる。次に、セレクタＨ−１を制御して出力２１４と精度補正回路Ｈを接続し、セレクタＨを制御して精度補正回路ＨとＯＲゲート２１５を接続すると、出力２１４が精度補正回路１つを介してＯＲゲート２１５に接続される回路となり、これは第２の実施の形態の発明である図３と等価の保証ができる。このように許容範囲を調整するために、Ｊ個の精度補正回路４０１を接続する必要がある場合に、出力に近い方のＪ個の精度補正回路４０１を連結できるように、セレクタＨ−Ｊを制御して出力２１４を精度補正回路Ｈ−Ｊ＋１に接続し、セレクタＨ−Ｊ＋１からセレクタＨまでを精度補正回路４０１の出力が次段に出力されるように制御すると、出力２１４は精度補正回路Ｈ−Ｊ＋１から精度補正回路ＨまでのＪ個の精度補正回路４０１を介してＯＲゲート２１５に接続される回路となる。
【００３７】
この構造により、外部から許容範囲を指定することにより、ＡＤコンバータ測定回路内の使用する精度補正回路４０１の数を制御することができるため、任意の許容範囲内の精度でテストを行うことが可能となる。
【００３８】
第３の実施の形態の発明によって、第２の本実施の形態の発明の問題であるハード構成を任意の許容範囲内の精度に合わせて再設計することなくテストする事を可能とする。
【産業上の利用可能性】
【００３９】
本発明のＡＤコンバータ測定回路は、ＤＣ測定ユニットを必要とせず、デジタル（入力）−デジタル（出力）のみのＬＳＩテスタを用いてＡＤコンバータのテストを可能とすると共に、テスト時間を短縮できる等の効果があり、ＡＤコンバータ測定回路等として有用である。
【図面の簡単な説明】
【００４０】
【図１】本発明に係わる第１の実施の形態のＡＤコンバータ測定回路の構成図である。
【図２】本発明に係わる第１の実施の形態のタイミングチャートである。
【図３】本発明に係わる第２の実施の形態のＡＤコンバータ測定回路の構成図である。
【図４】本発明に係わる第２の実施の形態のタイミングチャートである。
【図５】本発明に係わる第３の実施の形態のＡＤコンバータ測定回路の構成図である。
【図６】従来の測定法に係わるＡＤコンバータの測定の説明図である。
【符号の説明】
【００４１】
１０１    ＬＳＩ半導体デバイス
１０２    ＡＤコンバータ（ｍビット）
１０３    ＤＣ測定ユニット
１０４    アナログ入力端子
１０５    デジタル出力信号（ｍビット）
１０６    ロジック部
２０１    ＡＤコンバータ測定回路
２０２    ＤＡコンバータ入力端子（デジタル）
２０３    デジタル入力信号（ｎビット）
２０４    ＤＡコンバータ（ｎビット）
２０５    クロック
２０６    クロック発生器
２０７    クロック周波数決定信号
２０８    カウンタ（ｍビット）
２０９    カウントアップ・ダウン指定信号
２１０    カウンタ出力（ｍビット）
２１１    ＥＸ−ＯＲゲート
２１２    ＥＸ−ＯＲゲート出力
２１３    フリップフロップ
２１４    フリップフロップ出力
２１５    ＯＲゲート
２１６    出力データ
４０１    精度補正回路
４０２    フリップフロップ
４０３    フリップフロップ出力
４０４    ＡＮＤゲート
４０５    ＡＮＤゲート出力
６０１    精度指定信号
６０２    精度調整回路
６０３    精度調整信号
６０４    セレクタ
【図１】
2005303602.tif 000003
【図２】
2005303602.tif 000004
【図３】
2005303602.tif 000005
【図４】
2005303602.tif 000006
【図５】
2005303602.tif 000007
【図６】
2005303602.tif 000008