(57)【要約】      （修正有）【課題】インターポーザ構造を使用することなく、最短距離にデカップリングコンデンサを配置した半導体集積回路素子を提供する。【解決手段】集積回路が形成されたシリコン基板１１の配線層１３形成面と対向する反対側の面に薄膜コンデンサ１４を形成し、配線層１３の電源、グランドと薄膜コンデンサ１４を貫通スルーホール１６で接続する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体集積回路が形成されたシリコン基板の配線層形成面と対向する反対の面に薄膜コンデンサを形成し、配線層と薄膜コンデンサを貫通スルーホールで接続したことを特徴とする半導体集積回路素子。
【請求項２】
請求項1の半導体集積回路素子において、前記貫通スルーホールの配列を、格子状かつ電源配線用とグランド配線用が交互に隣接するようにしたことを特徴とする半導体集積回路素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、特に高周波スイッチングノイズを抑制することができる半導体集積回路素子に関する。
【背景技術】
【０００２】
近年、半導体集積回路素子の高集積化/高速化に伴い、半導体集積回路素子動作時に同時に切り替わる論理回路が増大し、同時切り替えノイズ（スイッチングノイズ）が誤動作の原因として問題となっている。
【０００３】
図４は、通常の半導体集積回路素子の実装状態を示す縦断面図である。ＬＳＩの如き半導体集積回路素子４０を半田ボール４１を介して実装しているＭＣＭ等の基板４２の上に、チップセラミックコンデンサ等、比較的周波数特性が良いコンデンサ４３が半導体集積回路素子４０の近傍に実装され、基板４２のスルーホール４４、電源内層４５、グランド内層４６を介して、半導体集積回路素子４０の電源-グランド間にデカップリングキャパシタが構成されている。
【０００４】
この実装形態では、半導体集積回路素子- コンデンサ間の電源ライン、接続スルーホール、コンデンサ自身の内部インダクタンスが大きく、デカップリングキャパシタの高周波特性を妨げているため、高周波スイッチングノイズに対応する事が困難である。
【０００５】
この問題を解決するには、半導体集積回路素子の電源、グランドからデキャップリングキャパシタまでの配線引き回しを最短にする事により、配線のインダクタンスを低減する事が重要である。
【０００６】
従来の解決策として、例えば特開平２００１−３３８８３６号公報（特許文献１）ように、半導体集積回路素子直下の実装基板との間にインターポーザを設け、そのインターポーザに薄膜コンデンサを形成する方法があるが、実装プロセスが増える事による実装コストの増大、半田接続点が倍増する事により接続信頼性が低下するという問題がある。
【０００７】
また、インターポーザを用いない解決策として、例えば特開平２００４−５５７６９号公報(特許文献２)のように、半導体集積回路素子の半田付け面にＢＧＡの高さより薄い薄膜コンデンサを実装する方法等があるが、半導体集積回路素子と実装基板の接続ＰＡＤ数確保のため、薄膜コンデンサの実装面積が限られ、デカップリングキャパシタとして必要な容量の確保が困難であるという問題点がある。
【０００８】
【特許文献１】特開平２００１−３３８８３６号公報
【特許文献２】特開平２００４−５５７６９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、高速で動作する半導体集積回路素子のスイッチングノイズ抑制に有効なデキャップリングキャパシタを、コストが高くなるインターポーザ構造や別部品を使用せずに構成する事にある。
【課題を解決するための手段】
【００１０】
上記課題を解決するため、請求項１に記載の発明は、半導体集積回路素子において、半導体集積回路が形成されたシリコン基板の配線層形成面と対向する反対の面に薄膜コンデンサを形成し、配線層と薄膜コンデンサを貫通スルーホールで接続した構造とした。
【００１１】
また、請求項２に記載の発明は、請求項1の半導体集積回路素子において、貫通スルーホールの配列を、格子状かつ電源配線用とグランド配線用が交互に隣接するようにした。
【００１２】
シリコン基板に貫通スルーホールを形成する方法としては、ドリルによる穴加工後、金属充填して貫通スルーホールとする方法や、イオンエッチングによる穴形成後にＮｉ等の金属メッキを施して貫通スルーホールとする方法などが一般的に知られている。
【００１３】
この貫通スルーホールにより、半導体集積回路の電源、グランドから薄膜コンデンサ電極に配線され、薄膜コンデンサがデキャップリングキャパシタとして機能する。
【００１４】
なお、半導体集積回路の電源種数が1種類の場合は、薄膜コンデンサ形成面全体を1つの薄膜コンデンサで形成し、電源種数が数種に及ぶ場合は、各電源の電流変動割合に応じて面積を分割し、複数の薄膜コンデンサを内蔵する事が可能である。
【００１５】
薄膜コンデンサの誘電体層を構成する誘電体酸化物として適する構成材料としては、ストロンチウム（Sr）、バリウム（Ba）、鉛（Pb）、ジルコニウム（Zr）、ビスマス（Bi）、タンタル（Ta）、チタン（Ti）、マグネシウム（Mg）、ニオブ（Nb）等の元素の内、少なくとも１つを含む複合酸化物で実現でき、代表的なものとしては、TiBaO3、TiSrO3、PbMgO3、PbNbO3、SrBi2Ta2O9、Ta2O5等を挙げる事が出来る。
【００１６】
また、薄膜コンデンサの誘電体層を挟み込む形で形成される上部電極および下部電極として適する構成材料としては、白金（Pt）、金（Au）、銅（Cu）、アルミ（Al）、クロム（Cr）等が挙げられる。
【発明の効果】
【００１７】
本発明によれば，半導体集積回路−デキャップリングキャパシタ間の配線を最短に出来るため、配線のインダクタンスを低減でき、高速で動作する半導体集積回路素子のスイッチングノイズ抑制に有効である。
【００１８】
また、デキャップリングキャパシタを、コストが高くなるインターポーザ構造や別部品を使用せず、半導体集積回路素子に効率よく内蔵出来るため，実装プロセス増加による実装コストアップおよび半田接続点増加による接続信頼性低下を防止する事が出来る。
【発明を実施するための最良の形態】
【００１９】
以下本発明の一実施例を説明する。
【００２０】
図１に、本発明に基づく半導体集積回路素子を基板に実装した状態の縦断面図を示す。
【００２１】
１０はＭＣＭ等の基板３０上に実装されたＬＳＩの如き半導体集積回路素子である。この半導体集積回路素子１０においては、シリコン基板１１の下面に絶縁層１２を介して配線層１３が形成されており、シリコン基板１１と配線層１３とにより半導体集積回路が構成されている。
【００２２】
配線層１３の電源、グランド、信号は、半田ボール１５によって基板３０と接続され、基板３０の内層を介して電源の供給、他素子との信号の入出力が行われる。
【００２３】
またシリコン基板１１の上面には、絶縁層１２を介して薄膜コンデンサ１４が形成されている。この薄膜コンデンサ１４は、金属導体からなる上部電極１４１と下部電極１４２の間に誘電体１４３を挟んだ基本構造を持ち、本実施例においては、配線層１３のグランドが上部電極１４１に、配線層１３の電源が下部電極１４２に、それぞれ貫通スルーホール１６を介して接続されている。なお、１７は薄膜コンデンサ１４の上面に形成された絶縁層である。
【００２４】
この薄膜コンデンサ１４は、半導体集積回路のデカップリングコンデンサとして機能する。
【００２５】
図２に、図１の薄膜コンデンサ１４の各層のパターンを、半導体集積回路素子１０の全体にわたってシリコン基板１１側から見た図を示す。ここでは半導体集積回路の電源種が３種の場合を示す。
【００２６】
上部電極１４１はグランド配線１８によって配線層１３のグランドと接続されており、各種電源に共通になっている。
【００２７】
下部電極１４２は下部電極１４２ａ〜１４２ｃに分割されており、それぞれ格子状に配列された電源配線１９で対応する配線層１３の各種電源に接続されている。
【００２８】
誘電体１４３も同様に下部電極１４２ａ〜１４２ｃと同じ形状に分割されている。誘電体１４３はグランド配線１８には接続されていない。
【００２９】
図２は半導体集積回路の電源種が３種の場合であるが、電源の種類によって、下部電極、誘電体を自由に分割する事により、電源の数に応じたデキャップリングキャパシタのデザインが可能である。各デキャップリングキャパシタの大きさの割合は、通常各電源のノイズの大きさに応じて割り振るのが一般的である。
【００３０】
貫通スルーホール１６の配列は、格子状に、かつグランド配線１８と電源配線1９とが交互に隣接するようにする事により、隣接する貫通スルーホール１６を流れる電流の向きが互いに逆向きとなる。これにより、貫通スルーホール１６に流れる電流によって発生する磁界の向きも隣接間で逆向きとなりキャンセルされるため，貫通スルーホール１６の接続インダクタンスが抑制されて、薄膜コンデンサ１４は、より高周波特性のよいデキャップリングキャパシタとして機能する。
【００３１】
図３に、図２の薄膜コンデンサ１４の各層のパターンを、シリコン基板１１側から見た配線接続点の拡大図を示す。
【００３２】
上部電極１４１のパターンは、配線層１３から導かれてきたグランド配線１８と接続される。下部電極１４２のパターンは、貫通スルーホール１６によって配線層１３から導かれた電源配線１９と接続されており、電源層として機能する。
【００３３】
同じく貫通スルーホール１６によって配線層１３から導かれたグランド配線１８は、下部電極１４２とは接続しないため、グランド配線１８の周りには空間を設けて絶縁する。
【００３４】
誘電体１４３のパターンについても、下部電極１４２のパターンと同じく、グランド配線１８と接続しないため、グランド配線１８の周りに空間を設けて絶縁する。
【００３５】
以上のように、本発明によれば、半導体集積回路素子にデキャップリングキャパシタを効率よく内蔵できる。そのため、半導体集積回路−デキャップリングキャパシタ間の配線を最短にして配線のインダクタンスを低減し、高速で動作する半導体集積回路素子のスイッチングノイズ抑制する事が出来る。
【００３６】
また、デキャップリングキャパシタを、コストが高くなるインターポーザ構造や別部品を使用せず、半導体集積回路素子に効率よく内蔵出来るため、実装プロセス増加による実装コストアップおよび半田接続点増加による接続信頼性低下を防止する事が出来る。
【図面の簡単な説明】
【００３７】
【図１】本発明の一実施例となる半導体集積回路素子を基板に実装した状態を示す縦断面図である。
【図２】図１の薄膜コンデンサの各層のパターンを、半導体集積回路素子の全体にわたってシリコン基板側から見た図を示す。
【図３】図１の薄膜コンデンサの各層のパターンを、シリコン基板側から見た配線接続点の拡大図を示す。
【図４】通常の半導体集積回路素子の実装状態を示す縦断面図である。
【符号の説明】
【００３８】
１０：半導体集積回路素子、１１：シリコン基板、１２、１７：絶縁層、１３：配線層、１４：薄膜コンデンサ、１５：半田ボール、１６：貫通スルーホール、１８：グランド配線、１９：電源配線、３０：基板、１４１：上部電極、１４２:下部電極、１４３：誘電体
【図１】
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【図２】
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【図３】
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【図４】
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