(57)【要約】【課題】入力信号の周波数が広範囲な場合でも１個のA/D変換器でアナログ／ディジタル変換し、部品コスト削減及び基板占有面積縮小を図る。【解決手段】アナログ／ディジタル変換しようとする複数種の信号のうち最も高いサンプリング周波数を要する信号に対応したA/D変換器１個を選定する。そのA/D変換器の動作周波数に満たないサンプリング周波数を要する信号をアナログ／ディジタル変換する場合は、n倍（nは自然数）のサンプリングクロックを生成しオーバーサンプリングを行う。オーバーサンプリングを施した２相ディジタルデータは1/nに間引き元のデータレート信号として扱う。【選択図】図１
2005151372.tif 000002
【特許請求の範囲】
【請求項１】
広範囲なサンプリング周波数（例えば、VESA規格であるVGA/SVGA/XGA/SXGA/UXGA）に対してもアナログ／ディジタル（以下、A/Dと表記）変換器１個でA/D変換し２相のディジタルデータを処理するシステムであって、高速A/D変換器と、n倍（nは自然数）サンプリングクロックを生成するPLL(Phase Locked Loop)と、n倍にオーバーサンプリングされた２相データを1/nに間引く間引き回路と、入力信号のフォーマットを自動検出しnの値を決め、前記PLLにn倍の分周比を与える回路とを備えたことを特徴とするオーバーサンプリング２相データ処理システム。
【請求項２】
n倍にオーバーサンプリングされた２相ディジタルデータを簡単な回路で1/nに間引き元のデータレートに戻すシステムであって、入力フォーマットを自動検出しnの値を決める回路と、1/n間引きパルスを発生する回路と、前記パルスを利用し元のデータレートで処理する手段とを備えたことを特徴とするオーバーサンプリング２相データ処理システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は画像処理技術に係わり、オーバーサンプリングしたディジタル画像データを元のデータレートで扱うデータ処理方式に係わる。
【背景技術】
【０００２】
一部の画像処理においては、広範囲な周波数の画像データをアナログ／ディジタル変換（以下、A/D変換と表記）する場合、複数種のA/D変換器を用いそれらを対応サンプリング周波数ごとに切り替えてA/D変換を行っている。特開2003-115763公報に開示されるようなサンプリング周波数（変換速度）等を外部から可変できるA/D変換LSIもあるが、このLSIも前記と同様複数個のA/D変換器で構成されており、回路も複雑である。
【０００３】
また、２相データのn倍オーバーサンプリング及び1/n間引きをする場合、nの値に２のべき乗を用い回路を簡単化する場合が多い。前記公報上でも「変換速度をk倍にする場合、kの値は２の冪（べき）乗の整数にすると回路が簡単になる」と記述されている。
【特許文献１】特開２００３−１１５７６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記従来技術では、複数種のA/D変換器を用いるため、その部品コストが増加し基板占有面積が大きくなるという問題があった。
本発明は、係る問題を解決し部品コスト削減及び基板占有面積縮小を図ることにある。また、その実現のために２相データのn倍オーバーサンプリング及び1/n間引きが必要となるが、このnの値がどんな自然数でも対応することができる回路を提供する。
【課題を解決するための手段】
【０００５】
上記課題を解決するために、本発明では、高速A/D変換器 11と、n倍（nは自然数）サンプリングクロックを生成するPLL 13と、n倍にオーバーサンプリングされた２相データを1/nに間引く間引き回路 12と、入力信号のフォーマットを自動検出しnの値を決め、前記PLLにn倍分周比を与える回路 14とを備えるように構成する。
【０００６】
また、オーバーサンプリング２相データ処理方法において、n倍にオーバーサンプリングされた２相ディジタルデータを簡単な回路で1/nに間引き元のデータレートで扱うために、入力フォーマットを自動検出しnの値を決める回路 14と、1/n間引きパルスを発生する回路 12と、前記パルスを利用し元のデータレートで処理する手段とを備えるように構成する。
【発明の効果】
【０００７】
本発明により、A/D変換器やクロック発生器、加えて後段に使用するメモリ等の部品点数を最小限に抑えることができ、コスト削減や基板占有面積の縮小を図ることができる。
【０００８】
また、２相処理において、従来行ってきた片相データのみを扱いクロックを単純分周して行う２のべき乗間引きに加え、簡単な構成で両相データを任意に間引くことができる回路を考案したことで、周波数的に制限され使用不可能と思われた部品でもオーバーサンプリング及び間引きを組み合わせれば使用可能とすることができる。
【実施例１】
【０００９】
以下、本発明の一実施形態を説明する。図１は本発明の構成を表すブロック図である。図１において、11はA/D変換器、12は1/n間引き回路、13はｎ倍クロック発生器（PLL）、14は入力信号フォーマットが何であるかを検出しnの値を決めPLLに分周比を与える回路、Ｔ11はアナログ画像データ入力端子、Ｔ12は水平及び垂直同期信号入力端子である。
【００１０】
Ｔ11から入力したアナログデータADa〜ADeはA/D変換器 11へ入力する。ここでアナログ／ディジタル変換を行うが、このA/D変換器の動作周波数条件を満たすことが絶対条件である。いま、この動作周波数範囲をxMHz〜yMHzと仮定する。ADaのサンプリング周波数をaMHz、ADbのサンプリング周波数をbMHz、…、ADeのサンプリング周波数をeMHzとそれぞれ置く。a〜eの条件は、a,b,c,d＜x、x≦e≦yであり、x≦a×5, b×４, c×３, d×2≦yであるとする。
【００１１】
フォーマット検出回路 14は、水平及び垂直同期信号を利用し入力信号の画像フォーマットを検出しnの値と分周比を決める。ここで検出した信号がA/D変換器 11の動作条件を満たさない場合、本来必要な分周比のn倍の値をPLL 13に設定しPLL 13がn倍クロックを生成する。このクロックをA/D変換器 11に入力することでn倍オーバーサンプリングが行われる。
【００１２】
前記したアナログデータADa〜ADeを入力する場合、nの値は前記仮定よりそれぞれna＝5、nb＝4、nc＝3、nd＝2、ne＝1となる。
【００１３】
A/D変換器 11の出力がディジタル２相データであって、アナログ入力信号がADcである場合の入出力波形を図２に示す。（イ）（ハ）（ニ）に示す「必要十分」とは通常のサンプリング周波数でサンプリングを行うことを表す。nc＝３であるから（ホ）（ヘ）は（ハ）（ニ）に対して3倍のレートでサンプリングされており、3データに１つ必要十分データが現れる。これを（ト）（チ）のように表現を変え、「３の倍数が必要十分データである」とし、それ以外のデータを間引く処理を間引き回路 12が行う。
【００１４】
図３にA/D変換器 11のオーバーサンプリング出力データ波形を表す。波形(a)はn＝na＝５のときのデータ、(b)はn＝nb＝４のときの出力データ、…、(e)はn＝ne＝１のときの出力データである。 
【００１５】
図３が示す通り、nが奇数の場合は１相２相各相に必要十分データが、偶数の場合は片相（１相目）に必要十分データが現れる。このことを基に間引き回路を図４のように構成する。
【００１６】
図４は1/n間引き回路である。41はnの値が奇数であるか偶数であるかで切り替えるセレクタ、42はnの値により遅延段数が決まる遅延器、43は1/n間引きパルスを発生させるカウンタ回路、44及び45はクロックイネーブル付きフリップフロップである。
【００１７】
まず最初にnが奇数であるn＝nc＝３の場合について説明する。入力データは図３(c)であるとする。このとき図４セレクタ41はnが奇数であるため２相目データとしてDD２を選択する。次に遅延器 42は図５（イ）に示すように、１相目データを１段（１クロック）遅延すれば必要十分データが１相及び２相各相同じ位置に揃うため、１相目データを１段遅延させる。図４のカウンタ回路 43は入力同期信号に同期しn回に１回パルスを発生する回路であり、そのパルスは後段の回路でクロックイネーブルとして使用される。フリップフロップ 44及び45のクロックイネーブルにこのパルスを入力しラッチすれば、出力データは図５（ロ）のようになり必要十分データのみ出力されることになる。
【００１８】
次にnが偶数であるn＝nb＝４の場合について説明する。入力データは図３(b)に示す。ここに示す通り、必要十分データは１相目に片寄っている。従って、図４セレクタ 41はDD１を選択し両相に同じデータを並べる。次に遅延器 42が２段遅延を行うと図６（イ）に示すように必要十分データが両相に並び、これを前記と同様に間引きパルス発生カウンタが出力するパルスをクロックイネーブルとしフリップフロップ 44及び45でラッチすれば、図６（ロ）のように必要十分データだけを取り出すことができる。
【００１９】
以上のように、nの値が奇数であるか偶数であるかで２相目データを切り替え、片相データを遅延器でn/2の整数値分だけ遅延させ、n回に１回のパルスをクロックイネーブルとしてラッチすればn倍オーバーサンプリングデータを元レートのデータ列にすることができる。
【００２０】
この後段の回路においても、例えばメモリにデータを書き込み又は読み出しする場合でも、間引きパルスを利用することで、n倍クロックを使用しても書き込み又は読み出しデータは1/nの必要十分データのみを扱うことができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の構成を表すブロック図である。
【図２】３倍オーバーサンプリングの説明図である。
【図３】n倍オーバーサンプリングの２相出力データ波形図である。
【図４】1/n間引き回路の構成図である。
【図５】３倍オーバーサンプリングデータを1/3に間引く処理の波形図である。
【図６】４倍オーバーサンプリングデータを1/4に間引く処理の波形図である。
【符号の説明】
【００２２】
Ｔ１１…アナログデータ入力端子
Ｔ１２…同期信号入力端子
１１…A/D変換器
１２…1/n間引き回路
１３…n倍クロック発生器（PLL）
１４…入力フォーマット検出回路
４１…セレクタ
４２…遅延器（シフトレジスタ）
４３…カウンタ回路
４４、４５…クロックイネーブル付きフリップフロップ
【図１】
2005151372.tif 000003
【図２】
2005151372.tif 000004
【図３】
2005151372.tif 000005
【図４】
2005151372.tif 000006
【図５】
2005151372.tif 000007
【図６】
2005151372.tif 000008