(57)【要約】      （修正有）【課題】  ゲート電極パターニング時に非対称トランジスタを形成するための不純物導入用のゲート開口部を微細に形成する際に、ゲート開口部にレジスト残りが生じるのを回避する。【解決手段】  開示される半導体装置の製造方法は、非対称トランジスタから構成されるメモリセルトランジスタ２２を有するＤＲＡＭを製造する場合、容量素子１３側に容量コンタクト１２を接続する高濃度Ｎ型拡散領域１１を形成するためのゲート電極パターニング工程と、ビット線２０側にビットコンタクト１９を接続する高濃度Ｎ型拡散領域８を形成するためのゲート電極パターニング工程とを個別に行う。【選択図】図８
2005236135.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体層上にゲート絶縁膜を介してゲート電極が形成され、該ゲート電極の一方側の前記半導体層に容量素子が接続される第２導電型の半導体領域が形成される一方、前記ゲート電極の他方側の前記半導体層にビット線が接続される第２導電型の半導体領域が形成され、前記容量素子側の前記第２導電型の半導体領域と前記ビット線側の前記第２導電型の半導体領域とを前記ゲート電極のパターニング時に形成する半導体装置の製造方法であって、
前記容量素子側の前記第２導電型の半導体領域を形成するためのゲート電極パターニング工程と、前記ビット線側の前記第２導電型の半導体領域を形成するためのゲート電極パターニング工程とを個別に行うことを特徴とする半導体装置の製造方法。
【請求項２】
前記容量素子側の前記第２導電型の半導体領域を形成するためのゲート電極パターニング工程を、前記ビット線側の前記第２導電型の半導体領域を形成するためのゲート電極パターニング工程よりも先に行うことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記ビット線側の前記第２導電型の半導体領域を形成するためのゲート電極パターニング工程を、前記容量素子側の前記第２導電型の半導体領域を形成するためのゲート電極パターニング工程よりも先に行うことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記容量素子側の前記第２導電型の半導体領域を、前記ビット線側の前記第２導電型の半導体領域よりも深く形成することを特徴とする請求項１、２又は３記載の半導体装置の製造方法。
【請求項５】
前記ビット線側の前記第２導電型の半導体領域を、前記容量素子側の前記第２導電型の半導体領域よりも高不純物濃度に形成することを特徴とする請求項１乃至４のいずれか一に記載の半導体装置の製造方法。
【請求項６】
第１導電型の半導体層上にゲート絶縁膜を介してゲート電極が形成され、該ゲート電極の一方側の前記半導体層に容量素子が接続される第２導電型の半導体領域が形成される一方、前記ゲート電極の他方側の前記半導体層にビット線が接続される第２導電型の半導体領域が形成され、前記容量素子側の前記第２導電型の半導体領域と前記ビット線側の前記第２導電型の半導体領域とを前記ゲート電極のパターニング時に形成する半導体装置の製造方法であって、
予め前記ビット線を形成すべき略中央位置に溝部を形成した前記第１導電型の半導体層を用意する工程と、
前記第１導電型の半導体層に前記容量素子側の前記第２導電型の半導体領域を形成するためのゲート電極パターニング工程と、
前記第１導電型の半導体層に前記ビット線側の前記第２導電型の半導体領域を形成するためのゲート電極パターニング工程と、
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置の製造方法に係り、詳しくは、非対称トランジスタから構成されるメモリセルトランジスタを有するＤＲＡＭ（Dynamic Random Access Memory）のような半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の代表として知られているＬＳＩ（大規模集積回路）は、メモリデバイスとロジックデバイスとに大別されるが、最近の半導体製造技術の進歩につれて、特に前者における発展がめざましい。このメモリデバイス（半導体メモリ）は、大別して揮発性メモリと不揮発性メモリに分類され、揮発性メモリはさらにＳ（Static）ＲＡＭとＤＲＡＭとに分類されるが、これら半導体メモリはほとんどが、集積度の点で優れているＭＯＳ(Metal Oxide Semiconductor)型トランジスタによって構成されている。また、特にＤＲＡＭはＳＲＡＭに比較して上述したような高集積化の利点をより大きく生かせるため、コストダウンが図れるので、情報機器等における各種の記憶装置に広く適用されている。
【０００３】
ＤＲＡＭは、スイッチング動作を行うＭＯＳ型トランジスタから成るメモリセル選択用トランジスタ（以下、メモリセルトランジスタと称する）と、このメモリセルトランジスタに接続されたキャパシタ（容量素子）とにより１つのメモリセルを構成して、容量素子の電荷の有無により情報を記憶する。ここで、ＤＲＡＭは集積度の向上につれて個々のメモリセルの寸法は益々微細化されてきており、これに伴ってデバイスサイズは縮小される傾向にある。また、メモリセルを構成する各半導体領域に接続するための配線を形成する場合、配線を半導体基板の平面方向に形成するだけでは高集積度に対応した高い配線密度が確保できないので、配線を半導体基板の厚さ方向に多層にわたって形成するようにした多層配線技術が採用されてきている。このようなＤＲＡＭにおいては、配線の抵抗値が動作速度等の特性に大きな影響を与えるので、低抵抗の配線を形成することが望まれている。
【０００４】
上述したような構成のメモリセルを有するＤＲＡＭが、例えば特許文献１あるいは特許文献２に開示されている。同ＤＲＡＭは、図１９に示すように、例えばＰ型シリコン基板５１には、周知のＳＴＩ(Shallow Trench Isolation)法等により例えば二酸化シリコン（ＳｉＯ2）から成る素子分離用絶縁膜（フィールド絶縁膜）５２が形成され、この素子分離用絶縁膜５２により囲まれた素子形成領域には例えば二酸化シリコンから成るゲート絶縁膜５３を介して例えば多結晶シリコンから成るゲート電極（ワード線）５４が形成され、さらにゲート電極５４の表面は例えば二酸化シリコンから成る第１層間絶縁膜５５で覆われている。また、ゲート電極５４の周囲の基板５１の表面にはソース領域又はドレイン領域となるＮ型拡散領域５６、５７が選択的に形成されている。そして、ゲート絶縁膜５３を介したゲート電極５４及び複数の拡散領域５６、５７によりＭＯＳ型トランジスタから成るメモリセルトランジスタ５８が構成されている。
【０００５】
容量素子が接続される容量素子側の拡散領域５６の表面のゲート絶縁膜５３、ゲート電極５４及び第１層間絶縁膜５５には第１開口部５９が形成されて、この第１開口部５９には容量コンタクト６０が形成されている。この容量コンタクト６０上には容量下部電極６１が形成され、さらに容量下部電極６１上には容量絶縁膜６２を介して容量上部電極６３が形成されている。そして、容量下部電極６１、容量絶縁膜６２及び容量上部電極６３により容量素子６４が構成され、この容量素子６４は容量コンタクト６０を介してメモリセルトランジスタ５８の拡散領域５６に接続されている。
【０００６】
容量素子６４を含む第１層間絶縁膜５５の表面は例えば二酸化シリコンから成る第２層間絶縁膜６５で覆われて、ビット線側のビットコンタクトが接続される拡散領域５７の表面のゲート絶縁膜５３、ゲート電極５４、第１層間絶縁膜５５及び第２層間絶縁膜６５の表面には第２開口部６６が形成されて、この第２開口部６６にはビットコンタクト６７が形成されている。このビットコンタクト６７上にはビット線６８が形成され、このビット線６８を含む第２層間絶縁膜６５上には例えば二酸化シリコンから成る保護絶縁膜６９が形成されている。以上により、メモリセルトランジスタ５８とこれに接続された容量素子６４とにより一つのメモリセル７０が構成される。そして、メモリセル７０が多数マトリクス状に配置されることによりＤＲＡＭが構成される。なお、特許文献１、２のメモリセルは、容量素子がビット線の上部位置に配置された、いわゆる、ＣＯＢ（Capacitor Over Bitline）構造が示されているのに対して、図１９のメモリセルは、容量素子６４がビット線６８の下部位置に配置された、いわゆる、ＣＵＢ（Capacitor Under Bitline）構造を示しているが、ＤＲＡＭの動作は同じである。
【０００７】
ところで、上述のようなＤＲＡＭにおいては、メモリセルトランジスタ７０を高信頼度で動作させるために、ゲート電極５４の一方側である容量素子６４側では電界緩和を図ってリークを減少させ、かつゲート電極５４の他方側であるビット線６８側では低抵抗化を図って動作速度を向上させることが望まれている。具体的には、容量素子６４に容量コンタクト６０を介して接続されるＮ型拡散領域５６と、ビット線６８にビットコンタクト６７を介して接続されるＮ型拡散領域５７との仕様（拡散深さ、不純物濃度分布等）を異ならせるようにメモリセルトランジスタ７０を形成する、いわゆる、非対称トランジスタからメモリセルトランジスタ７０を構成することが必要になる。このために、図２０に示すように、例えば、ビットコンタクト６７が接続されるＮ型拡散領域５７のみを、第１Ｎ+型（高濃度Ｎ型と称する）拡散領域５７Ａと第２高濃度Ｎ型拡散領域５７Ｂとにより形成して、ビット線６８側の低抵抗化を図ることが行われている。
【０００８】
次に、図２１〜図２５を参照して、上述のようにメモリセルトランジスタ７０を非対称トランジスタから構成するようにした従来の半導体装置（ＤＲＡＭ）の製造方法を、工程順に説明する。なお、該当図において（ａ）は（ｂ）のＡ−Ａ矢視断面図である。
まず、図２１に示すように、例えばＰ型シリコン基板５１を用いて、周知のＳＴＩ法等により選択的に二酸化シリコンから成る素子分離用絶縁膜５２を形成する。次に、基板５１表面に熱酸化法により二酸化シリコンから成るゲート絶縁膜５３を形成した後、ＣＶＤ（Chemical Vapor Deposition）法等により多結晶シリコンから成るゲート導電膜５４Ａ及び二酸化シリコンから成る第１層間絶縁膜５５を順次に形成する。次に、図２２（ａ）、（ｂ）に示すように、全面にフォトレジストを塗布した後、露光、現像を行って所望の形状の第１フォトレジスト膜７１を形成する。すなわち、前述したような容量素子側の容量コンタクト６０を接続すべきＮ型拡散領域５６及びビット線側のビットコンタクト６７を接続すべきＮ型拡散領域５７の形成予定領域を露出するような深さ寸法Ｈ１の所望の形状の第１フォトレジスト膜７１を形成する。
【０００９】
次に、図２３（ａ）、（ｂ）に示すように、第１フォトレジスト膜７１をマスクとして、第１層間絶縁膜５５、ゲート導電膜５４Ａ、ゲート絶縁膜５３を選択的にドライエッチングして、容量素子側のＮ型拡散領域５６の形成予定領域を露出する第１開口部（ゲート開口部）５９及びビット線側のＮ型拡散領域５７の形成予定領域を露出する第２開口部（ゲート開口部）６６を同時に形成する。これによって、ゲート導電膜５４Ａが所望の形状にパターニングされてゲート電極５４が形成される。次に、第１フォトレジスト膜７１をマスクとして、燐（Ｐ）、砒素（Ａｓ）等のＮ型不純物を第１及び第２開口部５９、６６を通じて基板５１に同時にイオン注入（導入）して、高濃度Ｎ型拡散領域５６及び第１高濃度Ｎ型拡散領域５７Ａを同時に形成する。
【００１０】
次に、第１フォトレジスト膜７１を除去した後、図２４（ａ）、（ｂ）に示すように、全面に新たにフォトレジストを塗布した後、露光、現像を行って、ビット線側の第１高濃度Ｎ型拡散領域５７Ａを露出する第２開口部６６を再び形成するように深さ寸法Ｈ２の所望の形状の新たな第２フォトレジスト膜７２を形成する。次に、第２フォトレジスト膜７２をマスクとして、Ｐ、Ａｓ等のＮ型不純物を第２開口部６６を通じて基板５１にイオン注入して、第１高濃度Ｎ型拡散領域５７Ａに重なるように第２高濃度Ｎ型拡散領域５７Ｂを形成して、Ｎ型拡散領域５７を形成する。続いて、図２５（ａ）、（ｂ）に示すように第２フォトレジスト膜７２を除去する。続いて、第１開口部５９に容量コンタクト６０を形成した後、容量コンタクト６０に接続するように容量素子６４を形成する。次に、全面に第２層間絶縁膜６５を形成した後、第１及び第２層間絶縁膜５５、６５等にＮ型拡散領域５７に接続するようにビットコンタクト６７を形成し、さらにビット線６８、保護絶縁膜６９を順次に形成することにより、図２０に示したようＤＲＡＭ７０を完成させる。
【特許文献１】特開２０００−１７４２３２号公報
【特許文献２】特開２００３−３１６９０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ところで、従来のＤＲＡＭの製造方法では、ＤＲＡＭの集積度の向上につれて個々のメモリセルの寸法が微細化されてきているので、ゲート電極パターニング時に非対称トランジスタを形成するための不純物導入用のゲート開口部を微細に形成する際に、ゲート開口部にレジスト残りが生じ易い、という問題がある。
すなわち、従来のＤＲＡＭの製造方法では、図２４（ａ）、（ｂ）の工程において、非対称トランジスタを形成すべくビット線側の第１高濃度Ｎ型拡散領域５７Ａを露出するゲート開口部である第２開口部６６を再び形成するように新たな第２フォトレジスト膜７２を形成する際に、この第２フォトレジスト膜７２の深さ寸法Ｈ２を先に形成した第１フォトレジスト膜７１の深さ寸法Ｈ１よりも大きいＨ２（Ｈ２＞Ｈ１）に形成しなければならないので、第２開口部６６の底付近には第２フォトレジスト膜７２´が残り易くなる。この結果として、この後に第２フォトレジスト膜７２をマスクとして、Ｐ、Ａｓ等のＮ型不純物を第２開口部６６を通じて基板５１にイオン注入する際に、第２フォトレジスト膜７２だけでなく第２開口部６６の底付近に残っている第２フォトレジスト膜７２´もマスクとして作用してしまうために、第２高濃度Ｎ型拡散領域５７Ｂが正常に形成されなくなる。したがって、正常なソース領域又はドレイン領域が形成されなくなるので、製造されるＭＯＳ型トランジスタの閾値電圧Vtのばらつきが大きくなるため、歩留まりの低下を引き起こすことになる。
【００１２】
この発明は、上述の事情に鑑みてなされたもので、ゲート電極パターニング時に非対称トランジスタを形成するための不純物導入用のゲート開口部を微細に形成する際に、ゲート開口部にレジスト残りが生じるのを回避することができるようにした半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記課題を解決するために、請求項１記載の発明は、第１導電型の半導体層上にゲート絶縁膜を介してゲート電極が形成され、該ゲート電極の一方側の上記半導体層に容量素子が接続される第２導電型の半導体領域が形成される一方、上記ゲート電極の他方側の上記半導体層にビット線が接続される第２導電型の半導体領域が形成され、上記容量素子側の上記第２導電型の半導体領域と上記ビット線側の上記第２導電型の半導体領域とを上記ゲート電極のパターニング時に形成する半導体装置の製造方法に係り、上記容量素子側の上記第２導電型の半導体領域を形成するためのゲート電極パターニング工程と、上記ビット線側の上記第２導電型の半導体領域を形成するためのゲート電極パターニング工程とを個別に行うことを特徴としている。
【００１４】
また、請求項２記載の発明は、請求項１記載の半導体装置の製造方法に係り、上記容量素子側の上記第２導電型の半導体領域を形成するためのゲート電極パターニング工程を、上記ビット線側の上記第２導電型の半導体領域を形成するためのゲート電極パターニング工程よりも先に行うことを特徴としている。
【００１５】
また、請求項３記載の発明は、請求項１記載の半導体装置の製造方法に係り、上記ビット線側の上記第２導電型の半導体領域を形成するためのゲート電極パターニング工程を、上記容量素子側の上記第２導電型の半導体領域を形成するためのゲート電極パターニング工程よりも先に行うことを特徴としている。
【００１６】
また、請求項４記載の発明は、請求項１、２又は３記載の半導体装置の製造方法に係り、上記容量素子側の上記第２導電型の半導体領域を、上記ビット線側の上記第２導電型の半導体領域よりも深く形成することを特徴としている。
【００１７】
また、請求項５記載の発明は、請求項１乃至４のいずれか一に記載の半導体装置の製造方法に係り、上記ビット線側の上記第２導電型の半導体領域を、上記容量素子側の上記第２導電型の半導体領域よりも高不純物濃度に形成することを特徴としている。
【００１８】
また、請求項６記載の発明は、第１導電型の半導体層上にゲート絶縁膜を介してゲート電極が形成され、該ゲート電極の一方側の上記半導体層に容量素子が接続される第２導電型の半導体領域が形成される一方、上記ゲート電極の他方側の上記半導体層にビット線が接続される第２導電型の半導体領域が形成され、上記容量素子側の上記第２導電型の半導体領域と上記ビット線側の上記第２導電型の半導体領域とを上記ゲート電極のパターニング時に形成する半導体装置の製造方法に係り、予め上記ビット線を形成すべき略中央位置に溝部を形成した上記第１導電型の半導体層を用意する工程と、上記第１導電型の半導体層に上記容量素子側の上記第２導電型の半導体領域を形成するためのゲート電極パターニング工程と、上記第１導電型の半導体層に上記ビット線側の上記第２導電型の半導体領域を形成するためのゲート電極パターニング工程とを有することを特徴としている。
【発明の効果】
【００１９】
この発明の半導体装置の製造方法によれば、ゲート電極パターニング時に非対称トランジスタを形成するための不純物導入用のゲート開口部を微細に形成する際に、ゲート開口部にレジスト残りが生じるのを回避することができる。
【発明を実施するための最良の形態】
【００２０】
第１導電型の半導体層上にゲート絶縁膜を介してゲート電極が形成され、ゲート電極の一方側の半導体層に容量素子が接続される第２導電型の半導体領域が形成される一方、ゲート電極の他方側の半導体層にビット線が接続される第２導電型の半導体領域が形成され、容量素子側の第２導電型の半導体領域とビット線側の第２導電型の半導体領域とをゲート電極のパターニング時に形成する構成において、容量素子側の第２導電型の半導体領域を形成するためのゲート電極パターニング工程と、ビット線側の第２導電型の半導体領域を形成するためのゲート電極パターニング工程とを個別に行う。
【実施例１】
【００２１】
図１〜図８は、この発明の実施例１である半導体装置の製造方法を工程順に示す工程図である。以下、図１〜図８を参照して、同半導体装置の製造方法を工程順に説明する。なお、該当図において、（ａ）は（ｂ）のＡ−Ａ矢視断面図である。
まず、図１に示すように、例えばＰ型シリコン基板１を用いて、周知のＳＴＩ法等により選択的に二酸化シリコンから成る素子分離用絶縁膜２を形成する。次に、基板１表面に熱酸化法により膜厚が２〜１０ｎｍの二酸化シリコンから成るゲート絶縁膜３を形成した後、ＣＶＤ法等により膜厚が０．２〜１．０μｍの多結晶シリコンから成るゲート導電膜４Ａ及び膜厚が０．３〜１．２μｍの二酸化シリコンから成る第１層間絶縁膜５を順次に形成する。
【００２２】
次に、図２（ａ）、（ｂ）に示すように、全面にフォトレジストを塗布した後、露光、現像を行って、ビット線側のビットコンタクトを接続すべき拡散領域の形成予定領域を露出するために第１層間絶縁膜５の一部を露出するような深さ寸法Ｈ１の所望の形状の第１フォトレジスト膜６を形成する。
【００２３】
次に、図３（ａ）、（ｂ）に示すように、第１フォトレジスト膜６をマスクとして、第１層間絶縁膜５、ゲート導電膜４Ａ及びゲート絶縁膜３を選択的にドライエッチングして、ビット線側のビットコンタクトを接続するＮ型拡散領域の形成予定領域を露出する第１開口部（ゲート開口部）７を形成する。次に、第１フォトレジスト膜６をマスクとして、第１開口部７を通じてＰ、Ａｓ等のＮ型不純物を１×１０12〜１×１０14／ｃｍ2のドーズ量となるように基板１にイオン注入し、次にアニール処理して高濃度Ｎ型拡散領域８を形成する。この高濃度Ｎ型拡散領域８は、この後の工程で形成するビットコンタクトを接続すべき拡散領域となるので、ビット線側の要求条件である低抵抗化を満足するような仕様となるように形成する。このためには、高濃度Ｎ型拡散領域８を比較的浅く形成するのが望ましく、少なくとも後述するように容量素子側に形成する高濃度Ｎ型拡散領域１１よりも深く形成するのが望ましい。
【００２４】
次に、第１フォトレジスト膜６を除去した後、図４（ａ）、（ｂ）に示すように、新たに全面にフォトレジストを塗布した後、露光、現像を行って、容量素子側の容量コンタクトを接続すべき拡散領域の形成予定領域を露出するために第１層間絶縁膜５の一部を露出するような深さ寸法Ｈ１の所望の形状の第２フォトレジスト膜９を形成する。この例では、このように容量素子側の拡散領域を形成するための第２フォトレジスト膜９の深さ寸法を、前述のようなビット線側の拡散領域を形成するための第１フォトレジスト膜６の深さ寸法と同じくＨ１に設定することが特徴になっている。このように第１及び第２のフォトレジスト膜６、９の深さ寸法を等しく形成することにより、後述のように第２フォトレジスト膜９を形成した後に、第２開口部（ゲート開口部）１０を形成する際に、従来の図２４（ａ）、（ｂ）の工程におけるように、第２開口部１０に第２フォトレジスト膜９が残ることはない。
【００２５】
次に、図５（ａ）、（ｂ）に示すように、第２フォトレジスト膜９をマスクとして、第１層間絶縁膜５、残りのゲート導電膜４Ａ、ゲート絶縁膜３を選択的にドライエッチングして、容量素子側の容量コンタクトを接続するＮ型拡散領域の形成予定領域を露出する第２開口部（ゲート開口部）１０を形成する。これによって、残りのゲート導電膜４Ａも所望の形状にパターニングされるのでゲート電極４が形成される。次に、第２フォトレジスト膜９をマスクとして、第２開口部１０を通じてＰ、Ａｓ等のＮ型不純物を１×１０12〜１×１０14／ｃｍ2のドーズ量となるように基板１にイオン注入し、次にアニール処理して高濃度Ｎ型拡散領域１１を形成する。この高濃度Ｎ型拡散領域１１は、この後の工程で形成する容量コンタクトを接続すべき拡散領域となるので、容量素子側の要求条件である電界緩和を満足するような仕様となるように形成する。このためには、高濃度Ｎ型拡散領域１１を比較的深く、少なくともビット線側に形成した高濃度Ｎ型拡散領域８よりも深く形成するのが望ましい。なお、高濃度Ｎ型拡散領域１１を形成する際に、上述したように第２開口部１０に第２フォトレジスト膜９が残ることはないので、第２フォトレジスト膜９をマスクとして、Ｐ、Ａｓ等のＮ型不純物を第２開口部１０を通じて基板１にイオン注入する際に、第２フォトレジスト膜９だけがマスクとして作用するために、高濃度Ｎ型拡散領域１１は正常に形成される。したがって、正常なソース領域又はドレイン領域が形成されるので、製造されるＭＯＳ型トランジスタの閾値電圧Vtのばらつきが抑えられるため、歩留まりを向上させることができるようになる。
【００２６】
次に、図６（ａ）、（ｂ）に示すように、第２フォトレジスト膜９を除去した後、図７に示すように、ＣＶＤ法等により第２開口部７に例えばタングステン（Ｗ）から成る容量コンタクト１２を形成する。次に、この容量コンタクト１２に接続するように、容量素子１３を形成する。これには、まず、容量コンタクト１２に接続するようにＣＶＤ法等により例えば不純物がドープされた多結晶シリコンから成る容量下部電極１４を形成し、次にＣＶＤ法等により例えば窒化シリコン（ＳｉＮ）から成る容量絶縁膜１５を形成し、最後にＣＶＤ法等により例えば窒化チタン（ＴｉＮ）から成る容量上部電極１６を形成することにより、容量素子１３を完成させる。
【００２７】
次に、図８に示すように、ＣＶＤ法等により、全面に二酸化シリコンから成る第２層間絶縁膜１７を形成した後、ドライエッチングにより第２層間絶縁膜１７に高濃度Ｎ型拡散領域９を露出する第３開口部１８を形成する。次に、ＣＶＤ法等により第３開口部１８に例えばＷから成るビットコンタクト１９を形成する。次に、第２層間絶縁膜１７上にビットコンタクト１９と接続するように、ＣＶＤ法等により例えばＴｉ／Ｗ積層膜から成るビット線２０を形成する。次に、ＣＶＤ法等により全面に二酸化シリコンから成る保護絶縁膜２１を形成することにより、図２０に相当したようなＤＲＡＭを完成させる。
【００２８】
上述したような半導体装置の製造方法によれば、ビット線２０側に高濃度Ｎ型拡散領域８を形成するための第１開口部７（ゲート開口部）を形成する第１フォトレジスト膜６と、容量素子１３側に高濃度Ｎ型拡散領域１１を形成するための第２開口部１０（ゲート開口部）を形成する第２フォトレジスト膜９とは、ともに同じ深さ寸法Ｈ１に設ければよいので、特に深くフォトレジスト膜を形成する必要はないので、ゲート開口部にフォトレジスト膜が残ることなくなる。この結果として、各フォトレジスト膜をマスクとして、不純物を各開口部７、１０を通じてイオン注入する際にフォトレジスト膜は開口部に残っていないので、各拡散領域８、１１が正常に形成されるようになる。したがって、正常なソース領域又はドレイン領域が形成されるので、製造されるＭＯＳ型トランジスタの閾値電圧Vtのばらつきが抑えられるため、歩留まりを向上させることができる。
【００２９】
そして、上述したような半導体装置の製造方法により製造されたＤＲＡＭのメモリセルトランジスタ２２は、図８に示すように、ゲート電極４の一方側である容量素子１３側に形成された高濃度Ｎ型拡散領域８と、ゲート電極４の他方側であるビット線２０側に形成された高濃度Ｎ型拡散領域１１とは深さが異なる非対称トランジスタから構成されている。すなわち、容量素子１３側に形成された高濃度Ｎ型拡散領域８は比較的浅く形成されているので、容量素子１３側の要求条件である電界緩和を満足するような仕様となっている。一方、ビット線２０側に形成されら高濃度Ｎ型拡散領域１１は比較的深く形成されているので、ビット線２０側の要求条件である低抵抗化を満足するような仕様となっている。
【００３０】
このように、この例の半導体装置の製造方法によれば、非対称トランジスタから構成されるメモリセルトランジスタ２２を有するＤＲＡＭを製造する場合、容量素子１３側に容量コンタクト１２を接続する高濃度Ｎ型拡散領域９を形成するためのゲート電極パターニング工程と、ビット線２０側にビットコンタクト１９を接続する高濃度Ｎ型拡散領域１１を形成するためのゲート電極パターニング工程とを個別に行うようにしたので、いずれのパターニング工程においても、狭くてかつ深いフォトレジスト膜を形成する必要はなくなる。
したがって、ゲート電極パターニング時に非対称トランジスタを形成するための不純物導入用のゲート開口部を微細に形成する際に、ゲート開口部にレジスト残りが生じるのを回避することができる。
【実施例２】
【００３１】
図９〜図１２は、この発明の実施例２である半導体装置の製造方法の主要工程を示す工程図である。この例の半導体装置の製造方法の構成が、上述の実施例１のそれと大きく異なるところは、容量素子側の容量コンタクトを接続する半導体領域を形成するためのゲート電極パターニング工程を、ビット線側のビットコンタクトを接続する半導体領域を形成するためのゲート電極パターニング工程よりも先に行うようにした点である。以下、図９〜図１２を参照して、同半導体装置の製造方法を工程順に説明する。
まず、図９に示すように、周知のＳＴＩ法等により選択的に二酸化シリコンから成る素子分離用絶縁膜２を形成し、表面に膜厚が２〜１０ｎｍの二酸化シリコンから成るゲート絶縁膜３、膜厚が０．２〜１．０μｍの多結晶シリコンから成るゲート導電膜４Ａ及び膜厚が０．３〜１．２μｍの二酸化シリコンから成る第１層間絶縁膜５を順次に形成したＰ型シリコン基板１を用意する。次に、全面にフォトレジストを塗布した後、露光、現像を行って、容量素子側の容量コンタクトを接続すべき拡散領域の形成予定領域を露出するために第１層間絶縁膜５の一部を露出するような深さ寸法Ｈ１の所望の形状の第１フォトレジスト膜２３を形成する。
【００３２】
次に、図１０に示すように、第１フォトレジスト膜２３をマスクとして、第１層間絶縁膜５、ゲート導電膜４Ａ及びゲート絶縁膜３を選択的にドライエッチングして、容量素子側の容量コンタクトを接続するＮ型拡散領域の形成予定領域を露出する第１開口部（ゲート開口部）２４を形成する。次に、第１フォトレジスト膜２３をマスクとして、第１開口部２４を通じてＰ、Ａｓ等のＮ型不純物を１×１０12〜１×１０14／ｃｍ2のドーズ量となるように基板１にイオン注入し、次にアニール処理して高濃度Ｎ型拡散領域１１を形成する。この高濃度Ｎ型拡散領域１１は、この後の工程で形成する容量コンタクトを接続すべき拡散領域となるので、容量素子側の要求条件である電界緩和を満足するような仕様となるように形成する。このためには、高濃度Ｎ型拡散領域１１を比較的深く、少なくとも後述するようにビット線側に形成する高濃度Ｎ型拡散領域８よりも深く形成するのが望ましい。
なお、高濃度Ｎ型拡散領域１１を形成する際に、上述したように第２開口部１０に第２フォトレジスト膜９が残ることはないので、第２フォトレジスト膜９をマスクとして、Ｐ、Ａｓ等のＮ型不純物を第２開口部１０を通じて基板１にイオン注入する際に、第２フォトレジスト膜９だけがマスクとして作用するために、高濃度Ｎ型拡散領域１１は正常に形成される。したがって、正常なソース領域又はドレイン領域が形成されるので、製造されるＭＯＳ型トランジスタの閾値電圧Vtのばらつきが抑えられるため、歩留まりを向上させることができるようになる。  
【００３３】
次に、第１フォトレジスト膜２３を除去した後、図１１に示すように、新たに全面にフォトレジストを塗布した後、露光、現像を行って、ビット線側のビットコンタクトを接続すべき拡散領域の形成予定領域を露出するために第１層間絶縁膜５の一部を露出するような深さ寸法Ｈ１の所望の形状の第２フォトレジスト膜２５を形成する。この例では、このようにビット線側の拡散領域を形成するための第２フォトレジスト膜２５の深さ寸法を、前述のような容量素子側の拡散領域を形成するための第１フォトレジスト膜２３の深さ寸法と同じくＨ１に設定することが特徴になっている。このように第１及び第２フォトレジスト膜２３、２５の深さ寸法を等しく形成することにより、後述のように第２フォトレジスト膜２５を形成した後に、第２開口部（ゲート開口部）２６を形成する際に、従来の図２４（ａ）、（ｂ）の工程におけるように、第２開口部２６に第２フォトレジスト膜２５が残ることはない。
【００３４】
次に、図１２に示すように、第２フォトレジスト膜２５をマスクとして、第１層間絶縁膜５、残りのゲート導電膜４Ａ及びゲート絶縁膜３を選択的にドライエッチングして、ビット線側のビットコンタクトを接続するＮ型拡散領域の形成予定領域を露出する第２開口部（ゲート開口部）２６を形成する。これによって、残りのゲート導電膜４Ａも所望の形状にパターニングされるのでゲート電極４が形成される。次に、第２フォトレジスト膜２５をマスクとして、第２開口部２６を通じてＰ、Ａｓ等のＮ型不純物を１×１０12〜１×１０14／ｃｍ2のドーズ量となるように基板１にイオン注入し、次にアニール処理して高濃度Ｎ型拡散領域８を形成する。この高濃度Ｎ型拡散領域８は、この後の工程で形成するビットコンタクトを接続すべき拡散領域となるので、ビット線側の要求条件である低抵抗化を満足するような仕様となるように形成する。このためには、高濃度Ｎ型拡散領域８を比較的浅く形成するのが望ましく、少なくとも容量素子側に形成した高濃度Ｎ型拡散領域１１よりも浅く形成するのが望ましい。なお、高濃度Ｎ型拡散領域８を形成する際に、上述したように第２開口部２６に第２フォトレジスト膜２５が残ることはないので、第２フォトレジスト膜２５をマスクとして、Ｐ、Ａｓ等のＮ型不純物を第２開口部２６を通じて基板１にイオン注入する際に、第２フォトレジスト膜２５だけがマスクとして作用するために、高濃度Ｎ型拡散領域８は正常に形成される。したがって、正常なソース領域又はドレイン領域が形成されるので、製造されるＭＯＳ型トランジスタの閾値電圧Vtのばらつきが抑えられるため、歩留まりを向上させることができるようになる。
以下の工程は、実施例１の図６（ａ）、（ｂ）の工程と略同様な工程を繰り返すことにより、図２０に相当したようなＤＲＡＭを完成させる。
【００３５】
このように、この例の構成によっても容量素子側の拡散領域とビット線側の拡散領域を形成する順序を逆にした点が異なるだけなので、実施例１と略同様な効果を得ることができる。
【実施例３】
【００３６】
図１３〜図１８は、この発明の実施例３である半導体装置の製造方法の主要工程を示す工程図である。この例の半導体装置の製造方法の構成が、上述の実施例１、２のそれと大きく異なるところは、メモリセルトランジスタを溝型トランジスタによる非対称トランジスタから構成するようにした点である。以下、図１３〜図１８を参照して、同半導体装置の製造方法を工程順に説明する。
まず、図１３に示すように、周知のＳＴＩ法等により選択的に二酸化シリコンから成る素子分離用絶縁膜２を形成するとともに、略中央位置に溝部２７を形成し、表面に膜厚が２〜１０ｎｍの二酸化シリコンから成るゲート絶縁膜３、膜厚が０．２〜１．０μｍの多結晶シリコンから成るゲート導電膜４Ａ及び膜厚が０．３〜１．２μｍの二酸化シリコンから成る第１層間絶縁膜５を順次に形成したＰ型シリコン基板２８を用意する。
【００３７】
次に、図１４に示すように、全面にフォトレジストを塗布した後、露光、現像を行って、ビット線側のビットコンタクトを接続すべき拡散領域の形成予定領域を露出するために第１層間絶縁膜５の一部を露出するような深さ寸法Ｈ１の所望の形状の第１フォトレジスト膜３０を形成する。
【００３８】
次に、図１５に示すように、第１フォトレジスト膜３０をマスクとして、第１層間絶縁膜５、ゲート導電膜４Ａ及びゲート絶縁膜３を選択的にドライエッチングして、ビット線側のビットコンタクトを接続するＮ型拡散領域の形成予定領域を露出する第１開口部（ゲート開口部）３１を形成する。次に、第１フォトレジスト膜３０をマスクとして、第１開口部３１を通じてＰ、Ａｓ等のＮ型不純物を１×１０12〜１×１０14／ｃｍ2のドーズ量となるように基板１にイオン注入し、次にアニール処理して高濃度Ｎ型拡散領域８を形成する。この高濃度Ｎ型拡散領域８は、この後の工程で形成するビットコンタクトを接続すべき拡散領域となるので、ビット線側の要求条件である低抵抗化を満足するような仕様となるように形成する。このためには、高濃度Ｎ型拡散領域８を比較的浅く形成するのが望ましく、少なくとも後述するように容量素子側に形成する高濃度Ｎ型拡散領域１１よりも深く形成するのが望ましい。
【００３９】
次に、第１フォトレジスト膜３０を除去した後、図１６に示すように、新たに全面にフォトレジストを塗布した後、露光、現像を行って、容量素子側の容量コンタクトを接続すべき拡散領域の形成予定領域を露出するために第１層間絶縁膜５の一部を露出するような深さ寸法Ｈ１の所望の形状の第２フォトレジスト膜３２を形成する。この例では、このように容量素子側の拡散領域を形成するための第２フォトレジスト膜３２の深さ寸法を、前述のようなビット線側の拡散領域を形成するための第１フォトレジスト膜３０の深さ寸法と同じくＨ１に設定することが特徴になっている。このように第１及び第２のフォトレジスト膜３０、３２の深さ寸法を等しく形成することにより、後述のように第２フォトレジスト膜３２を形成した後に、第２開口部（ゲート開口部）３３を形成する際に、従来の図２４（ａ）、（ｂ）の工程におけるように、第２開口部３３に第２フォトレジスト膜３２が残ることはない。
【００４０】
次に、図１７に示すように、第２フォトレジスト膜３２をマスクとして、第１層間絶縁膜５、残りのゲート導電膜４Ａ、ゲート絶縁膜３を選択的にドライエッチングして、容量素子側の容量コンタクトを接続するＮ型拡散領域の形成予定領域を露出する第２開口部（ゲート開口部）３３を形成する。これによって、残りのゲート導電膜４Ａも所望の形状にパターニングされるのでゲート電極４が形成される。次に、第２フォトレジスト膜３２をマスクとして、第２開口部３３を通じてＰ、Ａｓ等のＮ型不純物を１×１０12〜１×１０14／ｃｍ2のドーズ量となるように基板１にイオン注入し、次にアニール処理して高濃度Ｎ型拡散領域１１を形成する。この高濃度Ｎ型拡散領域１１は、この後の工程で形成する容量コンタクトを接続すべき拡散領域となるので、容量素子側の要求条件である電界緩和を満足するような仕様となるように形成する。このためには、高濃度Ｎ型拡散領域１１を比較的深く、少なくともビット線側に形成した高濃度Ｎ型拡散領域８よりも深く形成するのが望ましい。なお、高濃度Ｎ型拡散領域１１を形成する際に、上述したように第２開口部３３に第２フォトレジスト膜３２が残ることはないので、第２フォトレジスト膜３２をマスクとして、Ｐ、Ａｓ等のＮ型不純物を第２開口部３３を通じて基板１にイオン注入する際に、第２フォトレジスト膜３２だけがマスクとして作用するために、高濃度Ｎ型拡散領域１１は正常に形成される。したがって、正常なソース領域又はドレイン領域が形成されるので、製造されるＭＯＳ型トランジスタの閾値電圧Vtのばらつきが抑えられるため、歩留まりを向上させることができるようになる。
【００４１】
次に、図１８に示すように、第２フォトレジスト膜３２を除去する。以下の工程は、実施例１の図６（ａ）、（ｂ）の工程と略同様な工程を繰り返すことにより、図２０に相当したようなＤＲＡＭを完成させる。なお、この例の半導体装置の製造方法により製造されたＤＲＡＭは、溝部２７の側面のゲート絶縁膜３に隣接した縦方向にチャネルが形成されるようになる。
【００４２】
この例の半導体装置の製造方法によれば、予め溝部２７を設けた基板２８を用いて、この溝部２７の側面のゲート絶縁膜３に隣接して縦方向チャネルを形成するタイプのメモリセルトランジスタを製造するので、実施例１、２に示した製造方法に比べて、容量素子側とビット線側との二度にわたってゲート電極パターニングを行うことで生じ易い目ずれによるゲート寸法バラツキを防止することができる。
【００４３】
このように、この例の構成によっても実施例１、２と略同様な効果を得ることができる。
加えて、この例の構成によれば、二度にわたってゲート電極パターニングを行うことで生じ易い目ずれによるゲート寸法バラツキを防止することができる。
【００４４】
以上、この発明の実施例を図面により詳述してきたが、具体的な構成はこの実施例に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもこの発明に含まれる。例えば、各実施例では容量素子側及びビット線側にそれぞれ拡散領域を形成する場合は、第１あるいは第２フォトレジスト膜をマスクとして不純物をイオン注入する例で説明したが、イオン注入時にこれら第１あるいは第２フォトレジスト膜は必ずしも必要ではない。すなわち、第１あるいは第２フォトレジスト膜を除去しても、ゲート電極等をマスクとして用いることにより自己整合的に各拡散領域を形成することができる。また、それらの拡散領域を形成する場合にはこの形成を確実にするために予め同ドーズ量の反対導電型の不純物を導入しておくようにしてもよい。また、ゲート絶縁膜、層間絶縁膜、保護絶縁膜としては二酸化シリコンを用いる例で示したが、各絶縁膜としては二酸化シリコンに限らずに、ＳｉＮ、ＢＳＧ(Bron-Silicate Glass)、ＰＳＧ（Phospho-Silicate Glass）、ＢＰＳＧ(Boron-Phospho-Silicate Glass)等の他の絶縁材料を用いてもよい。また、ドレイン領域とソース領域とは、原理的に同じように作用するので相互に入れ替えて動作させることも可能である。また、各半導体層あるいは各半導体領域の導電型はＰ型とＮ型とを入れ替えてもよい。
【図面の簡単な説明】
【００４５】
【図１】この発明の実施例１である半導体装置の製造方法を工程順に示す工程図である。
【図２】同半導体装置の製造方法を工程順に示す工程図である。
【図３】同半導体装置の製造方法を工程順に示す工程図である。
【図４】同半導体装置の製造方法を工程順に示す工程図である。
【図５】同半導体装置の製造方法を工程順に示す工程図である。
【図６】同半導体装置の製造方法を工程順に示す工程図である。
【図７】同半導体装置の製造方法を工程順に示す工程図である。
【図８】同半導体装置の製造方法を工程順に示す工程図である。
【図９】この発明の実施例２である半導体装置の製造方法の主要工程を示す工程図である。
【図１０】同半導体装置の製造方法の主要工程を示す工程図である。
【図１１】同半導体装置の製造方法の主要工程を示す工程図である。
【図１２】同半導体装置の製造方法の主要工程を示す工程図である。
【図１３】この発明の実施例３である半導体装置の製造方法の主要工程を示す工程図である。
【図１４】同半導体装置の製造方法の主要工程を示す工程図である。
【図１５】同半導体装置の製造方法の主要工程を示す工程図である。
【図１６】同半導体装置の製造方法の主要工程を示す工程図である。
【図１７】同半導体装置の製造方法の主要工程を示す工程図である。
【図１８】同半導体装置の製造方法の主要工程を示す工程図である。
【図１９】従来の半導体装置を示す断面図である。
【図２０】従来の半導体装置を示す断面図である。
【図２１】従来の半導体装置の製造方法を工程順に示す工程図である。
【図２２】従来の半導体装置の製造方法を工程順に示す工程図である。
【図２３】従来の半導体装置の製造方法を工程順に示す工程図である。
【図２４】従来の半導体装置の製造方法を工程順に示す工程図である。
【図２５】従来の半導体装置の製造方法を工程順に示す工程図である。
【符号の説明】
【００４６】
１、２８    Ｐ型シリコン基板
２    素子分離用絶縁膜
３    ゲート絶縁膜
４    ゲート電極
４Ａ    ゲート導電膜
５    第１層間絶縁膜
６、２３、３０    第１フォトレジスト膜
７、２４、３１    第１開口部（ゲート開口部）
８    高濃度Ｎ型拡散領域
９、２５、３２    第２フォトレジスト膜
１０、２６、３３    第２開口部（ゲート開口部）
１１    高濃度Ｎ型拡散領域
１２    容量コンタクト
１３    容量素子
１４    容量下部電極
１５    容量絶縁膜
１６    容量上部電極
１７    第２層間絶縁膜
１８    第３開口部
１９    ビットコンタクト
２０    ビット線
２１    保護絶縁膜
２２    メモリセルトランジスタ
２７    溝部
【図１】
2005236135.tif 000003
【図２】
2005236135.tif 000004
【図３】
2005236135.tif 000005
【図４】
2005236135.tif 000006
【図５】
2005236135.tif 000007
【図６】
2005236135.tif 000008
【図７】
2005236135.tif 000009
【図８】
2005236135.tif 000010
【図９】
2005236135.tif 000011
【図１０】
2005236135.tif 000012
【図１１】
2005236135.tif 000013
【図１２】
2005236135.tif 000014
【図１３】
2005236135.tif 000015
【図１４】
2005236135.tif 000016
【図１５】
2005236135.tif 000017
【図１６】
2005236135.tif 000018
【図１７】
2005236135.tif 000019
【図１８】
2005236135.tif 000020
【図１９】
2005236135.tif 000021
【図２０】
2005236135.tif 000022
【図２１】
2005236135.tif 000023
【図２２】
2005236135.tif 000024
【図２３】
2005236135.tif 000025
【図２４】
2005236135.tif 000026
【図２５】
2005236135.tif 000027