(57)【要約】【課題】【解決手段】  不揮発性メモリーセルを形成するための方法には、第一導電層上方の誘電層に含まれる素子スタックの上に酸化物層を堆積することが含まれている。酸化物層の上部部分を取り除いて誘電層が表にでるようにする。誘電層と酸化物上部部分の残りを取り除いて、酸化物層および第一導電層の上部表面が大体平坦になるようにする。第一導電層および酸化物層の上面に第二導電層を形成する。基板表面に間隔を設けて平行な多数のビット線を含めて不揮発性メモリーアレイを形成する。電子トラップ層を含む多数の積層した層が基板表面のビット線上方にある。間隔を設けた多数のワード線が積層した層の上方にある。ワード線はお互いに平行でビット線に直角である。【選択図】  図５
2005045202.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも一つの不揮発性メモリーセルを形成するための方法であって、
基板表面上に順番に第一酸化物層、電子トラップ層、第二酸化物層、第一導電層、誘電層を形成し、
誘電層および第一導電層をパターン化して少なくとも一つの素子スタックを形成し、
少なくとも一つの素子スタックの上方および近傍に第三の酸化物層を堆積し、
第二酸化物層に対向する第三酸化物層の上部部分の一部を取り除き、第三酸化物層を通過して誘電層の上部部分を表に出し、
誘電層および第三酸化物層上部部分の残部を取り除いて、基板表面上方にある第三酸化物層の上面の高さをパターン化した第一導電層の上面の高さと実質的に等しくし、
第二導電層をパターン化した第一導電層および第三酸化物層の上面の上方に形成する
ことを特徴とする方法。
【請求項２】
第三酸化物層の堆積を高密度プラズマ化学気相成長（ＨＤＰ  ＣＶＤ）プロセスにより素子スタックの上方および近傍に第三酸化物層を堆積することを特徴とする請求項１に記載の方法。
【請求項３】
第三酸化物を熱的に成長させるために必要な温度よりも低い温度で、第三酸化物層の堆積を行うことを特徴とする請求項１に記載の方法。
【請求項４】
第三酸化物層が約１２００オングストロームおよび凡そ１４００オングストロームの間の厚みを有するように、第三酸化物の堆積を行うことを特徴とする請求項１に記載の方法。
【請求項５】
第三酸化物層上部部分の除去を、上部部分を腐食液に浸すことにより構成することを特徴とする請求項１に記載の方法。
【請求項６】
パターン化において更に第二酸化物層、電子トラップ層、第一酸化物層をパターン化してそれにより少なくとも一つの素子スタックを形成し、少なくとも一つ素子スタック上方および近傍に酸化物層の堆積をして素子スタックの近傍に酸化物層を形成することを特徴とする請求項１に記載の方法。
【請求項７】
請求項６に記載の方法を使用して形成した半導体構造。
【請求項８】
請求項１に記載の方法を使用して形成した半導体構造。
【請求項９】
請求項３に記載の方法を使用して形成した半導体構造。
【請求項１０】
少なくとも一つの不揮発性メモリーセルを形成する方法であって、
基板表面上に順番に第一酸化物層、第一窒化物、第二酸化物層、第一導電層、第二窒化物層を形成し、
第二窒化物層および第一導電層をパターン化して少なくとも一つの素子スタックを形成し、
少なくとも一つの素子スタックをドーピングマスクとして使用して選択的にドーパント原子を基板表面に注入し、少なくとも一つの素子スタックに隣接する基板にビット線を形成し、
素子スタックの上方および近傍に第三酸化物層を堆積し、
第二酸化物層に対向する第三酸化物層の上部部分の一部を取り除き、第三酸化物層を通過して第二窒化物層の上部部分を表に出し、
第二窒化物層および第三酸化物層上部部分の残部を取り除いて、基板表面上方にある第三酸化物層の上面の高さをパターン化した第一導電層の上面の高さと実質的に等しくし、
第二導電層をパターン化した第一導電層および第三酸化物層の上面の上方に形成することを特徴とする方法。
【請求項１１】
第三酸化物層の堆積を高密度プラズマ化学気相成長（ＨＤＰ  ＣＶＤ）プロセスにより素子スタックの上方および近傍に第三酸化物層を堆積することを特徴とする請求項１０に記載の方法。
【請求項１２】
第三酸化物を熱的に成長させるために必要な温度よりも低い温度で、第三酸化物層の堆積を行うことを特徴とする請求項１０に記載の方法。
【請求項１３】
第三酸化物層上部部分の除去を、上部部分を腐食液に浸すことにより構成することを特徴とする請求項１０に記載の方法。
【請求項１４】
第一および第二導電層をドーピングしたポリシリコンで構成することを特徴とする請求項１０に記載の方法。
【請求項１５】
パターン化において更に第二酸化物層、第一窒化物層、第一酸化物層をパターン化してそれにより少なくとも一つの素子スタックを形成し、そして少なくとも一つ素子スタック上方に酸化物層の堆積をして素子スタックの近傍に酸化物層を形成することを特徴とする請求項１０に記載の方法。
【請求項１６】
請求項１５に記載の方法を使用して形成した半導体構造。
【請求項１７】
請求項１０に記載の方法を使用して形成した半導体構造。
【請求項１８】
請求項１２に記載の方法を使用して形成した半導体構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性メモリーデバイスに関するものであり、さらに詳しくは、セル当りに多くのビットを蓄積できる局所トラップ電荷メモリーセル構造に関するものである。
【背景技術】
【０００２】
不揮発性半導体メモリーデバイスは、電源を切っている時でもプログラムした情報を保持するために設計されている。リードオンリーメモリー（ＲＯＭ）は、マイクロプロセッサを基本にしたデジタル電子機器のような電子機器や携帯電話のようなポータブルの電子デバイスで一般的に使用される不揮発性メモリーである。
【０００３】
ＲＯＭデバイスには一般的に多数のメモリーセルアレイが含まれている。各メモリーセルアレイを、交差するワード線とビット線を含むものとして心に描くことができる。各ワード線とビット線の交点を、１ビットメモリーに対応させることが出来る。マスクプログラマブル金属酸化物半導体（ＭＯＳ）ＲＯＭデバイスにおいては、ワード線とビット線交点でのＭＯＳトランジスタの有無がメモリーロジック“０”とロジック“１”を区別する。
【０００４】
プログラマブルリードオンリーメモリー（ＰＲＯＭ）は、ＰＲＯＭプログラマーを使ってユーザーがデータ値をメモリーできること（即ちＰＲＯＭのプログラム）を除いて、マスクプログラマブルＲＯＭに似ている。ＰＲＯＭデバイスは一般的にワード線とビット線の交点すべてを可融結合してつくる。これは、全てのビットが特定のロジック値、代表的にはロジック“１”であることに相当する。一般的には希望するビットに相当する可融結合を気化する高電圧を使って希望するビットを反対のロジック値に設定するために、ＰＲＯＭプログラマーを使う。一般的にＰＲＯＭデバイスは一度だけプログラムすることができる。
【０００５】
イレーザブル（消去可能）プログラマブルリードオンリーメモリー（ＥＰＲＯＭ）はＰＲＯＭのようにプログラム可能であるが、加えて紫外線を照射することにより消去（例えば全てロジック“１”状態に）することもできる。一般的なＥＰＲＯＭデバイスは全てのワードビット線交点（即ち各ビット位置）で浮遊ゲートＭＯＳトランジスタを有している。各ＭＯＳトランジスタは浮遊ゲートおよび非浮遊ゲートの二つのゲートを有している。浮遊ゲートはいずれの導体とも電気的に接続しておらず、高インピーダンス絶縁材料で囲まれている。ＥＰＲＯＭデバイスをプログラムするためには、ロジック値（例えばロジック“０”）をメモリーする各ビット位置の非浮遊ゲートに高電圧を使用する。これにより絶縁材料でブレークダウン（降伏）を起こし、マイナス電荷を浮遊ゲートに蓄積できるようにする。高電圧を取り除くとマイナス電荷が浮遊ゲートに残る。引き続く読み取り動作中、トランジスタを選択する時にマイナス電荷はＭＯＳトランジスタがドレイン端子とソース端子間の低抵抗チャネルを形成（即ちスイッチオン）することを防ぐ。
【０００６】
ＥＰＲＯＭ集積回路は一般的に石英リッドを有する容器に入っており、石英リッドを通過する紫外線にＥＰＲＯＭ集積回路を曝すとＥＰＲＯＭが消去される。浮遊ゲートを囲む絶縁材料は紫外線を浴びると僅かに導電性となり、浮遊ゲートに蓄積されたマイナス電荷を放散する。
【０００７】
代表的な電気的に消去できるプログラマブルリードオンリーメモリー（ＥＥＰＲＯＭ）デバイスは、個々に蓄積したビットを電気的に消去できるということを除いて、ＥＰＲＯＭに似ている。ＥＥＰＲＯＭデバイスにある浮遊ゲートは非常に薄い絶縁層で囲まれており、浮遊ゲートに蓄積されたマイナス電荷はプログラム電圧と逆の極を有する電圧を非浮遊ゲートにかけて放散できる。
【０００８】
フラッシュメモリーデバイスは、時にはフラッシュＥＥＰＲＯＭデバイスと言われるが、電気的消去がフラッシュメモリーデバイスの大半部分あるいは全ての内容を含んでいるという点において、ＥＥＰＲＯＭとは異なっている。
【０００９】
不揮発性メモリーで比較的最近進んでいるのは局所トラップ電荷デバイスである。これらのデバイスは一般的に窒化物リードオンリーメモリー（ＮＲＯＭ）デバイスと呼ばれる一方、頭字語“ＮＲＯＭ”はサイフン半導体会社（Saifun Semiconductors Ltd.）（ネターニャ、イスラエル）の組み合わせ商標の一部である。局所トラップ電荷アレイの各メモリーセルは一般的に、ゲート誘電体を形成する酸化物−窒化物−酸化物（ＯＮＯ）誘電体構造をもつｎチャネルＭＯＳ（ｎＭＯＳ）トランジスタである。データはｎＭＯＳトランジスタのソースおよびドレイン端子に隣接する二つの分かれた位置に蓄積され、２ビットのデータをｎＭＯＳトランジスタ構造に蓄積する。局所トラップ電荷メモリーセルは一般的に、ＯＮＯ誘電体構造の底部酸化物層を通じて、チャネルホット電子（ＣＨＥ）投射によりプログラムする。プログラムにより電荷がＯＮＯ誘電体構造に捕獲される。局所トラップ電荷メモリーセルはＯＮＯ誘電体構造の底部酸化物層を通じてトンネル強化ホットホール（ＴＥＨＨ）投射により消去する。
【００１０】
集積回路製造時に半導体基板に形成および／または配置した材料は、熱的（加熱）エネルギーの影響を受ける物理的化学的メカニズムに曝される。さらに言えば、熱エネルギーが集積回路の適切な作動に有害な物理的化学的メカニズムを加速することもある。この理由から、半導体ウエハー製造プロセスのために“熱バジェット（熱許容量）”が決められる。この熱バジェットはウエハーの浴びることができる最大全熱エネルギーを規定しており、一般的に規定の熱バジェットを超えないようにウエハープロセスが行われる。
【００１１】
局所トラップ電荷メモリーセル構造を形成するための公知の方法においては、ｎＭＯＳトランジスタ構造の埋め込みソース／ドレイン領域を形成するために、ドーパント原子（例えばリン原子）を基板内に入れる。このソース／ドレイン領域はメモリーセルのビット線として機能する。比較的厚い酸化物層が埋め込みソース／ドレイン領域の上方で成長し、後で酸化物層上に形成したワード線と埋め込みソース／ドレイン領域を電気的に絶縁する。
【００１２】
比較的厚い酸化物層を成長させる場合に、一般的には基板を比較的長時間に亘って比較的高温度に曝すことが必要となる、という問題が公知の方法でおきる。基板が酸化物成長プロセス中に曝される熱エネルギーの総量は、上昇した温度の下で移る（即ち拡散する）ために少なくとも部分的に前に形成したソース／ドレイン領域でドーパント原子の状況により決まるプロセス用の熱バジェット物質的部分に相当する、あるいは超えることもある。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
よって、酸化物の成長よりも少ない熱エネルギーを使って形成できる材料の層によりワード線とビット線間の絶縁ができる、  局所トラップ電荷メモリーセル構造があると有利である。
【課題を解決するための手段】
【００１４】
少なくとも一つの不揮発性メモリーセルを形成するための本発明による方法には、基板表面上に順番に第一酸化物層、電子トラップ層、第二酸化物層、第一導電層、誘電層を形成することが含まれる。誘電層および第一導電層をパターン化して少なくとも一つの素子スタック（積層）を形成する。少なくとも一つの素子スタックの上方および傍に第三の酸化物層を堆積する。好ましい実施方法においては、パターン化には更に第二酸化物層、電子トラップ層、第一酸化物層のパターン化を含んでおり、それにより少なくとも一つの素子スタックを形成する。そして、少なくとも一つ素子スタックの上方および近傍に第三の酸化物層の堆積をして、素子スタックの傍に酸化物層を形成する。
【００１５】
第二酸化物層の反対にある第三酸化物層の上部部分の一部を取り除き、第三酸化物層を通過して誘電層の上部部分を表に出す。誘電層および第三酸化物層上部部分の残部を取り除いて、基板表面上方にある第三酸化物層の上面の高さを、パターン化した第一導電層の上面の高さと実質的に等しくする。第二導電層をパターン化した第一導電層および第三酸化物層の上面の上に形成する。
【００１６】
記述の不揮発性メモリーアレイには、基板表面に間隔をおいて大体は平行な多数のビット線が含まれている。積層状の多数の層は基板の上でビット線の上方に位置しており、積層状の層には電子トラップ層が含まれる。間隔をおいた多数のワード線は積層状の層の上方に位置しており、そのときワード線はお互いに大体は平行でありビット線に対して大体は直角である。上記の方法を使って不揮発性メモリーアレイの不揮発性メモリーセルを形成する。実施例においては、第三酸化物層を熱的に成長させるために必要な温度より低い温度で、第三酸化物層の堆積を行う。
【００１７】
ここで記載の特徴またはその組み合わせは、そのような組み合わせに含まれる特徴が文脈、この明細書、当分野において通常のスキルを有したものの知識で明らかな相互に相反しないならば、本発明の範囲内に含まれる。本発明をまとめる目的で、本発明についての特定の外観、利点、新しい特徴を述べている。もちろん、そのような外観、利点、または特徴の全てを、本発明の特定の実施例において実施する必要がないことを理解する必要がある。本発明の追加の利点や外観を以下の詳細な説明および請求範囲で明らかにする。
【発明を実施するための最良の形態】
【００１８】
添付の図で示している本発明の好ましい実施例を詳細に参照されたい。可能な限り図および説明において、同じまたは類似の部品を照合するために同じ参照番号を使用している。図は簡素化した形態であり正確な縮尺ではないことに注意されたい。この明細書に関して便宜上の目的および明確にするために、添付図面に関して上部、底部、左、右、上へ、下へ、超えて、上方、下方、近傍、後方、前方などの方向用語を使用している。そのような方向用語は、いかなる場合も本発明の範囲を制限するために解釈されるものではない。
【００１９】
この明細書では特定の実施例について述べているが、これらの実施例は例として表されているものであり、制限するためのものではないことを理解されたい。例としての実施例で論じているが、付属の特許請求範囲で定義しているような本発明の精神と範囲内にあるならば、以下の詳細な説明の意図するところは本発明の全ての修正、代替、同等のものをカバーする。ここで記載のプロセスステップおよび構成は、局所トラップ電荷メモリーセル構造を生産するための完全なプロセスフローをカバーするものではないことを、理解し認識されたい。本発明は当技術分野で従来から使われている種々の集積回路製造技術と結びついて実施されるものであり、一般的に実施されているプロセスステップで本発明を理解するために必要な部分のみを含んでいる。本発明は半導体デバイスおよびプロセス分野全般に適用できる。しかしながら、例示目的のために以下の説明では、局所トラップ電荷メモリーセル構造およびそのような構造を形成する方法に関している。
【実施例１】
【００２０】
図に関して言えば、図１〜１０を用いて局所トラップ電荷メモリーセル構造、およびその構造を含む不揮発性メモリーデバイスを形成する方法の実施例について説明する。図１は、上部面に形成した第一シリコン二酸化物（酸化物）層２２、第一酸化物層２２の上方に形成したシリコン窒化物（窒化物）層２４、窒化物層２４の上方に形成した第二酸化物層２６、第二酸化物層２６の上方に形成した多結晶シリコン（ポリシリコン）層２８を有する半導体基板２０の断面図である。
【００２１】
半導体基板２０は例えば半導体ウエハー（例えばシリコンウエハー）であってもよい。酸化物層２２と２６は基本的にシリコン二酸化物（ＳｉＯ2）で出来ており、半導体基板２０の上面に成長および／または堆積させる。窒化物層２４は基本的にシリコン窒化物（Ｓｉ3Ｎ4）で出来ており、酸化物層２２の上側面の上に堆積させる。
【００２２】
酸化物層２２、窒化物層２４、酸化物層２６が酸化物・窒化物・酸化物（ＯＮＯ）構造を形成する。データを蓄積するために、上述のようなＯＮＯ構造の窒化物層２４に電子を捕獲する。窒化物層２４は酸化物層２２および２６により電気的に絶縁されている。窒化物層２４に捕獲された電子が酸化物層２２および２６を容易に通り抜けられないように、酸化物層２２および２６が充分に厚いことが好ましい。例えば酸化物層２２および２６の厚みが約５０オングストローム（Å）以下であると、そのような通り抜けが起きることがある。実施例においては、酸化物層２２は約５０〜１００Åの厚みに成長または堆積させ、窒化物層２４は約３５〜７５Åの厚みに堆積させ、酸化物層２６は約５０〜１５０Åの厚みに成長または堆積させている。
【００２３】
酸化物層２６を窒化物層２４の上方で堆積でなく成長させる時には、酸化物層２６の形成時に、形成される酸化物２Åに対して窒化物約１Åの割合で窒化物層２４の部分が消費される。よって例えば、窒化物層２４を３５〜７５Åの希望厚み、プラス酸化物層２６の希望厚みの半分まで堆積する。例えば、酸化物層２６が１５０Åの厚み、窒化物層２４の厚みは５０Åが求められる時には、当初は窒化物層２４を１２５Å（５０Å＋７５Å）の厚みに堆積する必要がある。
【００２４】
ポリシリコン層２８は、例えば化学気相成長（ＣＶＤ）プロセスを用いて酸化物層２６の上面に堆積する。導電性を向上させるために、ポリシリコンをドーピングすることが好ましい。ドーピングによりドーパント（例えばリン）がポリシリコン内に入り込む。拡散プロセスまたはイオン注入プロセスによりドーピングを行ってもよい。ポリシリコン層２８の注入ドーピングは、“ｎ型ポリ注入”と呼ぶことがある。前述のＣＶＤプロセス中にポリシリコンをドーピングすることも可能である。実施例においては、ポリシリコン層２８を約６００〜８００Åの厚みに堆積している。
【００２５】
図２は、図１のポリシリコン層２８の上面に窒化物層３０を形成した断面図である。窒化物層３０は基本的にシリコン窒化物（Ｓｉ3Ｎ4）で出来ており、ポリシリコン層２８の上面への堆積であってもよい。実施例においては、窒化物３０は約８００Å〜２０００Åの厚みで堆積している。
【００２６】
図３は、図２においてパターンプロセスを経て半導体基板２０上面の保護されていない領域にｎ型ドーパント原子（ｎ＋）を入れている断面図である。ポリシリコン層２８の上面にフォトレジスト材料の層を形成してパターンをつくり、得られたフォトレジストの輪郭をエッチングのマスクとして使用して窒化物層３０とポリシリコン層２８の形をつくってもよい。例示している実施例では、パターンプロセスで窒化物層３０とポリシリコン層２８の保護していない部分を腐食し、さらに酸化物層２６、窒化物層２４、酸化物層２２の保護していない部分を腐食し、その後、腐食ダメージを取り除くために酸化物層３３を成長させる。
【００２７】
エッチング操作には、例えば連続して行うマルチ腐食プロセスが含まれることもある。例えば、第一腐食プロセスはポリシリコンに対する窒化物の選択比が高い選択腐食プロセス（例えばドライプラズマ腐食プロセス）であることもある。第二腐食プロセスは酸化物に対するポリシリコンの選択比が高い選択腐食プロセス（例えばドライプラズマ腐食プロセス）でもよい。第三腐食プロセスはシリコン基板に対するＯＮＯの選択比が高い選択腐食プロセス（例えばドライプラズマ腐食プロセス）でもよい。
【００２８】
窒化物層３０のパターン化で窒化物層３０Ａ−３０Ｃをつくり、ポリシリコン層２８のパターン化でポリシリコン層２８Ａ−２８Ｃをつくり、酸化物層２６のパターン化で酸化物層２６Ａ−２６Ｃをつくり、窒化物層２４のパターン化により窒化物層２４Ａ−２４Ｃをつくり、酸化物層２２のパターン化により酸化物層２２Ａ−２２Ｃをつくる。図３に示しているように、積層した酸化物層２２Ａ、窒化物層２４Ａ、酸化物層２６Ａ、ポリシリコン層２８Ａ、窒化物層３０Ａが素子スタック３２Ａを形成する。積層した酸化物層２２Ｂ、窒化物層２４Ｂ、酸化物層２６Ｂ、ポリシリコン層２８Ｂ、窒化物層３０Ｂが素子スタック３２Ｂを形成する。積層した酸化物層２２Ｃ、窒化物層２４Ｃ、酸化物層２６Ｃ、ポリシリコン層２８Ｃ、窒化物層３０Ｃが素子スタック３２Ｃを形成する。窒化物層３０、ポリシリコン層２８、酸化物層２６、窒化物層２４、酸化物層２２のパターン化により、シリコン基板２０は図３に示すように基本的に影響を受けない。
【００２９】
素子スタック３２Ａ−３２Ｃを形成するために窒化物層３０、ポリシリコン層２８、酸化物層２６、窒化物層２４、酸化物層２２をパターン化した後に、酸化物層３３（腐食ダメージを取り除くための酸化）を、例えば炉プロセスを用いて基板上に例えば約２０Å〜１００Åの厚みで形成する。酸化プロセスに続いて、ｎ型ドーパント原子（ｎ＋）を、素子スタック３２Ａ−３２Ｃを囲む半導体基板２０の上面の領域に注入する。ｎ型ドーパント原子は例えばリン原子であってもよく、化学拡散やイオン注入により半導体基板２０の上面の保護していない領域に注ぐ。そして半導体基板２０は押し込み（化学拡散に続く）またはアニール（イオン注入に続く）のために加熱工程を経る。
【００３０】
ｎ型ドーパント原子を注入することにより、ｎ型ドーパント原子が酸化物層３３を通過し、図３に示すように半導体基板２０に埋め込まれたソース／ドレイン領域３４Ａ−３４Ｄを形成する。埋め込みソース／ドレイン領域３４Ａ−３４Ｄが素子スタック３２Ａ−３２Ｃと位置が揃っていると好都合である。
【００３１】
図４は、図3において素子スタック３２Ａ−３２Ｃの上方、および素子スタック３２Ａ−３２Ｃの近傍にある酸化物３３の領域の上方に酸化物層３６を堆積した後の断面図である。酸化物層３６はＣＶＤにより堆積し、約１２００Å〜３０００Åの厚みを有することが好ましい。
【００３２】
酸化物層３６が、高密度プラズマ（ＨＤＰ）ＣＶＤ酸化物層であると好ましい。適切なＨＤＰ  ＣＶＤプロセスにおいては、半導体基板２０を反応チャンバー内にある一対の電極間に置いて、ＳｉＨ4、Ｏ2、Ａｒガスを反応チャンバー内にそれぞれ約１５０ｓｃｃｍ、２２５ｓｃｃｍ、１００ｓｃｃｍの流量割合で入れる。このようにして、ＨＤＰ−ＣＶＤ酸化物層を酸化物層３３の上面上で素子スタック３２Ａ−３２Ｃの上方および素子スタック３２Ａ−３２Ｃを囲むまたは近傍にある酸化物層３３の上面領域の上方に形成する。
【００３３】
以下で明らかになるように、酸化物層３６を使って、ビット線として機能する埋め込みソース／ドレイン領域を酸化物層３６上方に後に形成するワード線から電気的に絶縁する。比較的低い温度で堆積して酸化物層３６を形成することはソース／ドレイン領域３４Ａ−３４Ｄからドーパント原子の移動を有利に減らすことができるし、別の利点もある。酸化物層３６を成長させるに必要な温度よりも低い温度で酸化物層３６を堆積することは、プロセスの熱バジェットに対する酸化物層３６を形成する時の影響を減らすことができ、プロセスの熱バジェットを小さくすることもある。上記したように、上昇した温度の下で移動（例えば拡散）するために、少なくとも部分的には先に形成したソース／ドレイン領域（例えばソース／ドレイン領域３４Ａ−３４Ｄ）にあるドーパント原子の状況により、プロセスの熱的バジェットが決められる。さらに、堆積した酸化物層３６は成長させた酸化物層より、厚さにおいてもスキマができないことにおいても均一である。結果として、堆積酸化物層３６は成長酸化物よりもビット線とワード線の間で高い電気的耐圧を有することができる。
【００３４】
図５は、図４において酸化物層３６の上部部分４０にある部分３８を取り除いた断面図である。部分３８の除去は例えば、酸化物層３６をウェット腐食浸漬して行ってもよい。ウェット腐食浸漬は、半導体基板２０を反転し酸化物層３６の上部部分４０を例えばフッ化水素酸（ＨＦ）からなる腐食溶液に浸すことで行ってもよい。腐食液は例えば希釈したＨＦ溶液であってもよく、必要としない水素イオン（例えばフッ化アンモニアＮＨ4Ｆ）発生に対応するためのバッファーを含むこともある。図５で示すように、上部部分４０で酸化物層３６を通過して窒化物層３０Ａ−３０Ｃの上部エッジが曝されると、除去プロセスを停止する。
【００３５】
図６は、図５における窒化物層３０Ａ−３０Ｃおよび酸化物層３６の上部部分４０の残りを取り除いた断面図である。窒化物層３０Ａ−３０Ｃは例えば、（図６に示す）大量の酸化物層３６の残部分を取り除くことなく窒化物層３０Ａ−３０Ｃと酸化物層３６の上部部分４０の残りを取り除くために、酸化物に対する窒化物の選択比を調整できる選択ウェット腐食プロセスにより取り除いてもよい。
【００３６】
図６で示すように、窒化物層３０Ａ−３０Ｃおよび酸化物層３６の上部部分４０の残りが取り除かれるので、半導体基板２０の面上にある酸化物層３６の上面の高さはポリシリコン層２８Ａ−２８Ｃ上部面の高さと実質的に同じになる。
【００３７】
図７は、図６においてポリシリコン層２８Ａ−２８Ｃおよび酸化物層３６の残部分の上にポリシリコン層４２を形成し、ポリシリコン層４２の上に導電層４４を形成した断面図である。ポリシリコン層４２は、例えば化学気相成長（ＣＶＤ）プロセスを使ってポリシリコン層２８Ａ−２８Ｃおよび酸化物層３６の残部分の上に堆積してもよい。ポリシリコン層４２とポリシリコン層２８Ａ−２８Ｃの間の界面は界面汚染なしでオーミックコンタクトとなる必要がある。導電性を増加するために、好ましくはポリシリコン層４２をドーピングする。ドーピングによりドーパント原子（例えばリン）がポリシリコンに入り込む。ドーピングは拡散プロセスまたはイオン注入プロセスにより行うこともある。上述のＣＶＤプロセスの間にポリシリコンにドーピングすることも可能である。
【００３８】
導電層４４は例えば金属−珪素化合物層であってもよい。実施例においては、導電層４４はタングステン珪素化合物層（ＷＳｉｘ）である。タングステン珪素化合物のような金属−珪素化合物は一般的にＣＶＤにより堆積して導電層を形成する。
【００３９】
図７で、３つの局所トラップ電荷メモリーセル構造４６Ａ−４６Ｃを形成した。３つの局所トラップ電荷メモリーセル構造４６Ａ−４６Ｃ全てが、酸化物層２２、窒化物層２４、酸化物層２６を含んでいる。３つの局所トラップ電荷メモリーセル構造４６Ａ−４６Ｃ全てにおいて、窒化物層２４は電子捕獲層として機能する。局所トラップ電荷メモリーセル構造４６Ａにはポリシリコン層２８Ａおよび埋め込みソース／ドレイン領域３４Ａと３４Ｂの部分を含んでいる。局所トラップ電荷メモリーセル構造４６Ｂにはポリシリコン層２８Ｂおよび埋め込みソース／ドレイン領域３４Ｂと３４Ｃの部分を含んでおり、局所トラップ電荷メモリーセル構造４６Ｃにはポリシリコン層２８Ｃおよび埋め込みソース／ドレイン領域３４Ｃと３４Ｄの部分を含んでいる。
【００４０】
図８は、図７において導電層４４、ポリシリコン層４２、ポリシリコン２８Ａ−２８Ｃをパターン化してワード線４４Ａ、４４Ｂ、４４Ｃを形成した局所トラップ電荷メモリーセル構造４６Ａ−４６Ｃを含む不揮発性メモリーアレイ４８の上面図である。図８において、埋め込みソース／ドレイン領域５０は図７に示す４つのビット線のうちの３つを形成する。
【００４１】
図９は図８で示す断面での図８の不揮発性メモリーアレイ４８の断面図であり、図１０は図８で示す断面での図８の不揮発性メモリーアレイ４８の断面図である。
【００４２】
前述の内容において、当分野に精通したものであれば、本発明の方法によりリードオンメモリーデバイス、殊に集積回路で局所電荷トラッピングを示すリードオンリーメモリーデバイスの形成が容易にできることが理解される。前述の実施例はサンプルを使って示しているが、本発明がこのサンプルに制限されるものではない。当分野に精通したものであれば前記の説明を考慮して、公開の実施例に対してお互いに矛盾しない数多くの変形体や修正が思い浮かぶであろう。加えて、当分野に精通したものであれば、ここで公開された観点で別の組み合わせ、省略、代用、修正が明かであろう。よって、本発明は公開された実施例により制限されるものではなく、付属の特許請求範囲を参照して定義されるものである。
【図面の簡単な説明】
【００４３】
【図１】上部面に形成した第一シリコン二酸化物（酸化物）層、第一酸化物層の上方に形成したシリコン窒化物（窒化物）層、窒化物層の上方に形成した第二酸化物層、第二酸化物層の上方に形成した多結晶シリコン（ポリシリコン）層を有する半導体基板の断面図。
【図２】図１のポリシリコン層の上面に第二窒化物層を形成した断面図。
【図３】図２において第二窒化物層とポリシリコン層をパターン化して第二酸化物層の上面に素子スタックを形成し、半導体基板上面の保護されていない領域にｎ型ドーパント原子（ｎ＋）を入れている断面図。
【図４】図3において第二酸化物層上面の上にある素子スタックの上方および素スタック子を囲む第二酸化物層上面の領域の上方に第三酸化物層を堆積した断面図。
【図５】図４において第三酸化物層の上部部分にある部分を取り除いた断面図。
【図６】図５におけて残っている窒化物層および第三酸化物層の上部部分の残りを取り除いた断面図。
【図７】図６において残っている第一ポリシリコン層および第三酸化物層の残り部分の上に第二ポリシリコン層を形成し、第二ポリシリコン層の上に導電層を形成して、３つの局所トラップ電荷メモリーセルを形成した断面図。
【図８】図７において導電層、第二ポリシリコン層をパターン化してワード線を形成した局所トラップ電荷メモリーセル構造を含む不揮発性メモリーアレイの上面図。
【図９】図８で示す断面での図８の不揮発性メモリーアレイの断面図。
【図１０】図８で示す断面での図８の不揮発性メモリーアレイの断面図。
【符号の説明】
【００４４】
２０    半導体基板
２２    第一シリコン酸化物層
２４    シリコン窒化物層
２６    第二酸化物層
２８    ポリシリコン層
３０    シリコン窒化物層
３２    素子スタック
３３    酸化物層
３４    埋め込みソース／ドレイン領域
３６    酸化物層
４２    ポリシリコン層
４４    導電層、ワード線
４６    局所トラップ電荷メモリーセル
４８    不揮発性メモリーアレイ
５０    埋め込みソース／ドレイン領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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