(57)【要約】【課題】キャパシタ下部電極の形成時に傾斜及びリフティングによる下部電極間の短絡を防止でき、有効キャパシタ面積を広くして電荷貯蔵容量を十分に確保できる半導体素子の製造方法を提供する。【解決手段】キャパシタの下部電極形成用マスクを従来のホール状から島状に変え、ストーリージノードコンタクトプラグの上部に形成するエッチング停止膜を導電性物質として用いてキャパシタ下部電極の一部に用いることによって、シリンダ型の下部電極の形成時にプラズマエッチング特性により有していた従来の下部電極の壷状形状を垂直エッチングに近い形状に変えて傾斜による下部電極間のブリッジの発生を防止できるようにした。【選択図】図２０
2005167188.tif 000002
【特許請求の範囲】
【請求項１】
層間絶縁膜を貫通して基板に電気的に接続されるプラグを形成するステップと、
前記層間絶縁膜及び前記プラグ上に導電性エッチング停止膜を形成するステップと、
前記エッチング停止膜上にキャパシタ犠牲膜を形成するステップと、
前記キャパシタ犠牲膜上に島状のフォトレジストパターンを形成するステップと、
前記フォトレジストパターンをエッチングマスクとして前記キャパシタ犠牲膜をエッチングしてキャパシタ下部電極形成以外の領域の前記エッチング停止膜を露出させるステップと、
露出された前記エッチング停止膜を除去するステップと、
前記フォトレジストパターンを除去するステップと、
前記キャパシタ犠牲膜及び前記エッチング停止膜がエッチングされた形状に沿って下部電極用導電膜を形成するステップと、
前記キャパシタ犠牲膜が露出されるまで平坦化工程を行うステップと、
前記キャパシタ犠牲膜を除去するステップと、
前記層間絶縁膜上の下部電極用導電膜を除去して互いに離隔されたシリンダ型のキャパシタ下部電極を形成するステップとを有することを特徴とする半導体素子の製造方法。
【請求項２】
前記島状のフォトレジストパターンを形成するステップにおいて、キャパシタ下部電極が形成される前記プラグ上にのみがマスキングされ、それ以外の領域では前記キャパシタ犠牲膜がオープンされるようにすることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記エッチング停止膜は、前記下部電極の一部として用いられることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項４】
前記エッチング停止膜は、ポリシリコン膜、Ｔｉ膜、ＴｉＮ膜、ＷＳｉｘ膜、及びＡｌ膜からなる群から選ばれる何れか１つ、又はそれ以上を組み合わせたものであることを特徴とする請求項３に記載の半導体素子の製造方法。
【請求項５】
前記キャパシタ犠牲膜を形成するステップの後にハードマスク用物質膜を形成するステップをさらに有し、
前記フォトレジストパターンを形成するステップの後に、前記フォトレジストパターンをエッチングマスクとして前記ハードマスク用物質膜をエッチングすることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項６】
前記キャパシタ犠牲膜は、酸化膜を備えることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項７】
前記下部電極は、Ｐｔ、Ｒｈ、Ｒｕ、Ｉｒ、Ｏｓ、Ｐｄ、ＰｔＯｘ、ＲｈＯｘ、ＲｕＯｘ、ＩｒＯｘ、ＯｓＯｘ、ＰｄＯｘ、ＣａＲｕＯ３、ＳｒＲｕＯ３、ＢａＲｕＯ３、ＢａＳｒＲｕＯ３、ＣａＩｒＯ３、ＳｒＩｒＯ３、ＢａＩｒＯ３、（Ｌａ、Ｓｒ）ＣｏＯ３、Ｃｕ、Ａｌ、Ｔａ、Ｍｏ、Ｗ、Ａｕ、Ａｇ、ＷＳｉｘ、ＴｉＳｉｘ、ＭｏＳｉｘ、ＣｏＳｉｘ、ＮｏＳｉｘ、ＴａＳｉｘ、ＴｉＮ、ＴａＮ、ＷＮ、ＴｉＳｉＮ、ＴｉＡｌＮ、ＴｉＢＮ、ＺｒＳｉＮ、ＺｒＡｌＮ、ＭｏＳｉＮ、ＭｏＡｌＮ、ＴａＳｉＮ及びＴａＡｌＮからなる群から選ばれる何れか１つ、又はそれ以上を組み合わせたものであることを特徴とする請求項１に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子の製造方法に関し、特に半導体メモリ素子のキャパシタ用下部電極の形成方法に関する。
【背景技術】
【０００２】
半導体素子のセルサイズの微細化に伴い、必要な電荷貯蔵容量を確保するために多様な方向に技術開発が行われている。その１つの方法がキャパシタの形状を３次元構造として形成する方法であり、このような３次元形状のキャパシタの代表的な例にはコンケーブ構造またはシリンダ型のキャパシタがある（例えば、特許文献１参照）。
【０００３】
「第１の従来技術」
図１乃至図４は、第１の従来技術に係る半導体素子の下部電極の形成工程を説明するための断面図であり、これらを参照して通常の下部電極の形成工程を説明する。
まず、図１に示すように、トランジスタなどの半導体素子を形成するための複数の要素が形成された基板１０上に酸化膜系の第１絶縁膜１１を形成した後、第１絶縁膜１１を貫通して基板１０にコンタクトされる第１プラグ１２を形成するが、第１プラグ１２は基板１０のソース／ドレインなどの不純物拡散領域に電気的に接続（コンタクト）される。
【０００４】
ここで、第１絶縁膜１１は通常ＴＥＯＳ（ＴｅｔｒａＥｔｈｙｌ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ）膜を用い、第１プラグ１２はポリシリコンを用いる。また、図では省略しているが、通常第１プラグ１２の上部にオーミックコンタクトと下部電極物質の基板１０への拡散を防止するためにＴｉ／ＴｉＳｉ２／ＴｉＮ構造のバリア膜を備える。
次に、化学機械的研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ；以下、ＣＭＰと記す）などの平坦化工程を行い、第１プラグ１２と第１絶縁膜１１の上部を平坦化した後、その上に第２絶縁膜１３を形成する。
【０００５】
次に、第１プラグ１２とオーバーラップしないように第２絶縁膜１３上にビットライン１４を形成した後、ビットライン１４を含む全体形状に沿って窒化膜系の第１エッチング停止膜１５を薄く蒸着する。
第１エッチング停止膜１５は後続のキャパシタのストレージノードのコンタクト形成のためのエッチング工程においてビットライン１４の損失を防止するためのものであり、特に酸化膜系の第３絶縁膜１６とのエッチング選択比を得るために窒化膜系、例えばシリコン窒化膜またはシリコン酸化窒化膜を用いる。
【０００６】
次に、第１エッチング停止膜１５上に酸化膜系の第３絶縁膜１６を厚く蒸着した後、全面エッチングまたはＣＭＰ工程を行ってその上部を平坦化する。
次に、ストレージノードコンタクト形成のためのフォトレジストパターン１７を形成する。
【０００７】
次に、図２に示すように、フォトレジストパターン１７をエッチングマスクとして第３絶縁膜１６と第１エッチング停止膜１５及び第２絶縁膜１３を順次エッチングして第１プラグ１２を露出させるキャパシタコンタクトホール１００を形成する。その後、フォトレジストパターン１７を除去する。
キャパシタコンタクトホール１００の形成の際に第３絶縁膜１６をエッチングして第１エッチング停止膜１５で１次的にエッチングを停止した後、第１エッチング停止膜１５と第２絶縁膜１３を再度エッチングする。このようにエッチング工程のステップごとにエッチング方法を変更することによって、所望のエッチング形状を得ることができる。
【０００８】
次に、図３に示すように、全面にポリシリコンなどのプラグ物質を蒸着してキャパシタコンタクトホールを埋め込み、第１プラグ１２と電気的にコンタクトするように第２プラグ１８を形成した後、ＣＭＰ工程によってその上部を平坦化する。ここで、第２プラグ１８はキャパシタコンタクトプラグになる。
次に、後続するキャパシタの下部電極形成のためのエッチング工程時に第２プラグ１８へのアタックを防止するために、窒化膜系の第２エッチング停止膜１９を形成し、エッチング停止膜１９上にキャパシタの垂直高さを決定し、その電極容量に影響を与える酸化膜系のキャパシタ形成用犠牲絶縁膜２０を形成した後、下部電極を形成するためのフォトレジストパターン２１を形成する。
ここで、後続するキャパシタの下部電極形成のためのエッチング工程時にはエッチング工程の制御が比較的容易であるので、第２エッチング停止膜１９は省略可能である。
【０００９】
次に、図４に示すように、フォトレジストパターン２１をエッチングマスクとして犠牲絶縁膜２０をエッチングするとき、エッチング停止膜１９でエッチングを停止した後、エッチング停止膜１９を除去して第２プラグ１８の表面が露出したオープン部を形成する。
フォトレジストパターン２１を除去した後、犠牲絶縁膜２０がエッチングされてオープンされた形状、すなわちオープン部が形成された全体形状に沿ってキャパシタの下部電極用導電膜を蒸着して第２プラグ１８とコンタクトさせ、コンケーブ構造のオープン部の導電膜の間を十分に埋め込める程度にフォトレジストを塗布した後、犠牲絶縁膜２０の表面が露出するまで全面エッチングまたはＣＭＰ工程によって導電膜を平坦化及び隔離する。
【００１０】
次に、緩衝酸化膜エッチング剤（Ｂｕｆｆｅｒｅｄ  Ｏｘｉｄｅ  Ｅｔｃｈａｎｔ；以下、ＢＯＥと記す）またはフッ酸（ＨＦ）などを利用したウェットディップアウト（Ｄｉｐ−ｏｕｔ）工程により残っている犠牲絶縁膜２０を除去することによって、図４のようなコンケーブ構造の下部電極２２構造を形成する。
次に、残留するフォトレジストをドライストリップ工程により除去するが、Ｏ２／ＣＦ４／Ｈ２Ｏ／Ｎ２またはＯ２／Ｎ２を利用してエッチングした後、溶剤を用いて洗浄することで、エッチング時に生じた副産物と残留するフォトレジストを除去する。
【００１１】
次に、エッチングによって低下した下部電極２２の特性を回復するために熱処理を行い、また誘電体膜の形成前にＢＯＥなどを利用して短く洗浄工程を行ってさらに不純物を除去する。
次に、図には示していないが、下部電極２２上に誘電体膜と上部電極を形成することによってキャパシタ形成のための一連の工程が完了する。
【００１２】
図５は、上述した図４の下部電極形成が完了した断面の構造を上部から見た、複数の下部電極を含むように示した平面図である。
つまり、図５は第１の従来技術に係る下部電極の平面的配列を示す。
図５を参照すると、複数のビットライン１４が一方向に配列され、ビットライン１４の間に複数の第２プラグ１８がマトリックス状に配置され、対応する各第２プラグ１８とオーバーラップされ第２プラグ１８とコンタクトする複数の下部電極２２が配置されている。
【００１３】
従来、楕円形のマスクパターン（実際のマスクパターンの平面形状は楕円ではなく四角形であるが、エッチング過程でエッチングされる形状が楕円形になる）を用いて犠牲絶縁膜２０をエッチングし、コンケーブ構造（またはシリンダ型）の下部電極２２のパターンを形成していた。この場合、図４の下部電極２２形成のための犠牲絶縁膜２０のディップアウト工程において、であるＨＦやＢＯＥの界面張力により下部電極２２が傾斜して形成され、隣接する下部電極２２と電気的に短絡が発生するという問題点があった。
【００１４】
図６は、上述した傾斜による下部電極間の短絡２３を概略的に示す断面図であり、このような現象は高集積化されるほど、すなわち、図５の下部電極２２間の間隔Ｄが狭くなり、下部電極２２の大きさが小さくなり、その高さが高くなるほど、より一層高い頻度で発生する。
【００１５】
「第２の従来技術」
シリンダ型のキャパシタ下部電極を上述したような第１の従来技術のマトリックス状に配列する代わりに、例えば、ビットラインを境界として反対側に位置して対をなす下部電極をジグザグに配置して、１対の下部電極間の隣接する面積を低減することにより、ウェットディップアウト工程におけるエッチング溶液の界面張力によって下部電極が短絡することを防止しようとする方法が工夫された（例えば、特許文献２参照）。
【００１６】
図７は第２の従来技術に係る複数の下部電極を含む半導体素子を示す平面図である。
図７を参照すると、複数のビットライン４０がＸ軸方向に配置されており、Ｘ軸方向と実質的に同じ方向である複数のＸ軸仮想線（ここでは、Ｘ１、Ｘ２の２つのみを例として示す）と、Ｘ軸仮想線Ｘ１、Ｘ２と実質的に直交する複数のＹ軸仮想線（ここでは、Ｙ１、Ｙ２の２つのみを例として示す）が示されている。
Ｘ軸仮想線Ｘ１、Ｘ２とＹ軸仮想線Ｙ１、Ｙ２とは、互いにマトリックス構造（または格子構造）の複数の交点０１、０２をなし、これらの交点にその中心部が位置する複数のキャパシタプラグ４１がマトリックス状に配置されている。
【００１７】
具体的には、キャパシタプラグ４１は基板の活性領域にコンタクトされた第１プラグに接続されており、Ｘ軸仮想線方向（Ｘ軸方向）には、隣接するキャパシタプラグ４１は「Ｄ２」の間隔で配置されており、Ｙ軸仮想線方向（Ｙ軸方向）には隣接するキャパシタプラグ４１とビットライン４０の幅に相当する「Ｄ１」の間隔で配置されている。
ここで、実際隣接するキャパシタプラグ４１間の間隔は、上述した「Ｄ１」及び「Ｄ２」よりも短い。それは下部のコンタクトは高集積化に対応するために最小にし、その上部にはそれより大きい面積を有するようにするランディングプラグ構造を主に用いるためである。
【００１８】
キャパシタプラグ４１の上部には、各キャパシタプラグ４１と１対１に対応して電気的に接続するようにＸ軸方向に隣接する下部電極（４２Ａ１〜４２Ｂ２）が「Ｄ３」間隔で配置されている。
ここで、任意のＹ軸仮想線（例えば、キャパシタプラグ４１の中心点を通るＹ軸仮想線Ｙ１）上には、互いに隣接する１対のキャパシタの下部電極４２Ａ１、４２Ｂ１がキャパシタプラグ４１の中心点を通るＹ軸仮想線Ｙ１方向に対向する面積が最小となるようにそれぞれのＸ軸仮想線Ｘ１、Ｘ２上で（すなわち、それぞれの中心点を通るＸ軸仮想線が変化することなく）その中心部が互いにずれるように配置されている。
【００１９】
図では１対のキャパシタ下部電極４２Ａ１、４２Ｂ１の下部のプラグの中心点０１は互いに一致しているが、それらの中心点０１”、０１’におけるＹ軸仮想線はそれぞれＹ１”とＹ１’に変化していることが分かる。
ここで、１対の下部電極４２Ａ１、４２Ｂ１はそれぞれの中心点が任意のＹ軸仮想線Ｙ１で互いに異なるＸ軸方向に配置されており、互いに反対方向にずれて配置されることが分かる。
【００２０】
このように下部電極（４２Ａ１〜４２Ｂ２）を互いにジグザグに配置することにより、Ｙ軸方向に隣接する１対の下部電極４２Ａ１、４２Ｂ１間の対向する面積が最小となる。したがって、従来技術での問題点の１つである、下部電極の形成後に犠牲絶縁膜（図示せず）をウェットディップアウト工程によって除去する時に発生するウェットエッチング溶液による界面張力を減少できるので、下部電極が傾斜して隣接する下部電極同士が電気的に短絡するという問題を解決できる。
【００２１】
下部電極同士のブリッジを解決するのに提案された１つの方法は、キャパシタプラグが上述した下部電極の配列のようにマトリックス状ではなく、ジグザグ状に配列されるように設定することである。
しかし、この場合、下部のビットラインとワードラインなど従来のレイアウトを全面変更しなければならないという問題が発生し、それによる追加費用が発生してしまう。したがって、上述したような方法を実際的な工程への適用可能性などを考慮してジグザグ状の下部電極配列が試みられた。
【００２２】
しかし、上述した第２の従来技術においても、次のような問題が依然として存在する。
（１）パターン崩壊現象（Ｐａｔｔｅｒｎ  Ｃｏｌｌａｐｓｅ）
下部電極をジグザグ状に配列することにより、犠牲絶縁膜のウェットディップアウトによる傾斜現象によるパターンが崩壊する現象は防止できるが、パターンの微細化によって近いうちにその限界が現われる。
また、パターン崩壊現象のもう１つの原因である下部電極のリフティングによる下部電極間の電気的短絡現象は依然として発生する。
【００２３】
（２）電荷貯蔵容量の減少
楕円形の下部電極構造のため、犠牲絶縁膜のエッチング時にそのエッチング特性が長軸方向と短軸方向に依存して大きく異なり、これにより長軸方向に傾斜したエッチング形状が発生し、したがってキャパシタの有効面積が減少する。
また、傾斜した形状によって上部よりもその底面の限界寸法が小さくなり、電荷貯蔵容量の増加のために実施するＭＰＳ（Ｍｅｔａ−ｓｔａｂｌｅ  Ｐｏｌｙ  Ｓｉｌｉｃｏｎ）グレイン形成のようなバンプの形成時、下部電極の底面におけるバンプ間の短絡により、バンプ形成と誘電膜及び上部電極の形成が非常に困難となる。
【００２４】
図８は、図７のＹ１”及びＸ１仮想線方向に沿った下部電極のみ概略的に示す断面図である。
図８（ａ）は、楕円形の長軸方向に沿った下部電極４２Ａ１の断面を示し、図８（ｂ）は、楕円形の短軸方向に沿った下部電極４２Ａ１の断面を示す。
上述したように、シリンダ型キャパシタの形状は楕円形であり、その長軸と短軸との縦横比が非常に大きい特徴を有している。これは短軸にエッチングの中心をおいて実施するエッチング特性によるものである。
【００２５】
問題は、エッチング特性がアスペクト比に非常に敏感であるため、楕円形キャパシタの長軸と短軸のエッチング形状が一致しないことにある。したがって、犠牲絶縁膜のエッチング特性により、概ね短軸方向には、図８（ｂ）の図面符号４５のように垂直のエッチング形状を有し、長軸方向には図８（ａ）の図面符号４４のように傾斜したエッチング形状を有する。このような傾斜した形状は、垂直形状に比べてキャパシタの有効電荷貯蔵容量が低下する原因となる。また、上述したように、バンプ形成が困難であるので、電荷貯蔵容量を低下させる原因となる。
【００２６】
一方、垂直形状を得るために、オーバエッチングを行うと、長軸方向では垂直形状が得られても短軸方向では犠牲絶縁膜がオーバエッチングされて、弓が曲がったようなボーイング形状になる。このようなボーイング形状は、上述した図６の下部電極間の短絡を誘発するもう１つの原因となる。
尚、長軸方向でのこのような傾斜した形状により、最初の設計の際に考慮した下部電極の接触面積に比べて、その接触面積が減少することにより、ディップアウトやその他の後続する工程を実施するときに、下部電極がリフティングされる可能性が増大し、狭い限界寸法のために、蒸着される下部電極の厚さも減少するようになって、下部電極が折れる可能性も増大する。
【００２７】
素子の大きさが小さくなるにつれ、一定の電荷貯蔵容量を確保するために、エッチングされる深さが深くなり、したがって次第にアスペクト比は大きくなり、これにより長軸方向と短軸方向のエッチング形状の差は次第に大きくなり、結局は、有効キャパシタ面積が減少して電荷貯蔵容量の確保が困難となるか、ブリッジによる下部電極間の電気的短絡が発生する危険性は増大する。
【００２８】
「第３の従来技術」
上述した問題点を解決するために、シリンダ型のキャパシタ下部電極をマトリックス状で配列する代わりに、例えば、ビットラインを境界として反対側に位置して対をなす下部電極をジグザグに配置して、１対の下部電極間の隣接する面積を低減することにより、ウェットディップアウトによる界面張力によって下部電極が短絡するのを防止し、ジグザグの下部電極を第２の従来技術のような楕円形から実質的な円形に換えることによって、長軸方向と短軸方向との間のエッチング形状の差から生じる傾斜による下部電極間のブリッジを防止して電荷貯蔵容量を増大することができるようにした。
【００２９】
図９は、第３の従来技術に係る下部電極が形成された半導体素子を概略的に示す平面図である。
図９を参照すると、複数のビットライン６０がＸ軸方向に配置されており、Ｘ軸方向と実質的に同じ方向である複数のＸ軸仮想線（ここでは、Ｘ１、Ｘ２の２つのみを例として示す）と、Ｘ軸仮想線Ｘ１、Ｘ２と実質的に直交する複数のＹ軸仮想線（ここでは、Ｙ１、Ｙ２の２つのみを例として示す）が示されている。
Ｘ軸仮想線Ｘ１、Ｘ２とＹ軸仮想線Ｙ１、Ｙ２とは、マトリックス構造（または格子構造）の複数の交点０１、０２をなし、これらの交点にその中心部が位置する複数のキャパシタプラグ６１がマトリックス状に配置されている。
【００３０】
具体的に、キャパシタプラグ６１は、基板の活性領域にコンタクトされた第１プラグに接続されており、Ｘ軸仮想線方向（Ｘ軸方向）には、隣接するキャパシタプラグ６１と「Ｄ２」の間隔で配置されており、Ｙ軸仮想線方向（Ｙ軸方向）には隣接するキャパシタプラグ６１とビットライン６０の幅に相当する「Ｄ１」の間隔で配置されている。
ここで、実際隣接するキャパシタプラグ６１間の間隔は上述した「Ｄ１」及び「Ｄ２」よりも短い。それは下部のコンタクトは高集積化に対応するために最小にし、その上部にはそれより大きい面積を有するようにするランディングプラグ構造を主に用いるためである。
【００３１】
キャパシタプラグ６１の上部には、各キャパシタプラグ６１と１対１に対応して電気的に接続するようにＸ軸方向に相互に隣接する下部電極（６２Ａ１〜６２Ｂ２）が「Ｄ３」の間隔で配置されている。
ここで、任意のＹ軸仮想線（例えば、キャパシタプラグ６１の中心点を通るＹ軸仮想線Ｙ１）上には、互いに隣接する１対のキャパシタの下部電極６２Ａ１、６２Ｂ１がキャパシタプラグ６１の中心点を通るＹ軸仮想線Ｙ１方向に対向する面積が最小になるようにそれぞれのＸ軸仮想線Ｘ１、Ｘ２上で（すなわち、それぞれの中心を通るＸ軸仮想線が変化することなく）その中心部が互いに反対方向にずれてジグザグに配置されている。
【００３２】
図では１対のキャパシタ下部電極６２Ａ１、６２Ｂ１の下部のプラグの中心点０１は互いに一致するが、それらの中心点０１”、０１’でＹ軸仮想線はそれぞれＹ１”とＹ１’とに変化していることが分かる。
ここで、１対の下部電極６２Ａ１、６２Ｂ１はそれぞれの中心点が任意のＹ軸仮想線Ｙ１で互いに異なるＸ軸方向の位置に配置されてジグザグに配置されていることが分かる。
このように下部電極（６２Ａ１〜６２Ｂ２）をジグザグに配置することにより、Ｙ軸方向に隣接する１対の下部電極６２Ａ１、６２Ｂ１間の対向する面積が最小となる。したがって、下部電極（６２Ａ１〜６２Ｂ２）の形成後に犠牲絶縁膜（図示せず）をウェットディップアウト工程によって除去する時にウェットエッチング溶液による界面張力を減少できるので、下部電極（６２Ａ１〜６２Ｂ２）がリフティングされて電気的に短絡する問題も解決できる。
【００３３】
また、各下部電極（例えば、６２Ａ１、６２Ｂ１）が自身に対応するプラグ６１とＸ軸方向に隣接する各下部電極（例えば、６２Ａ２、６２Ｂ２）に対応するプラグ６１との間、すなわち「Ｄ２」に位置するようにして、１対の下部電極６２Ａ１、６２Ｂ１同士の隣接する面積がないようにすることができ、この場合には下部電極の大きさを拡大することができるため、電荷貯蔵容量を増加できるという効果をさらに得ることができる。
【００３４】
図１０乃至１２は、第１の従来技術、第２の従来技術、及び第３の従来技術をそれぞれ採用した場合のウェットディップアウト工程後の下部電極のＳＥＭ（Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）写真である。
図１０を参照すると、上述した第１の従来技術（楕円形のマトリックス配列された下部電極）に係る下部電極７０Ａのパターン崩壊現象Ｘが発生しているのが確認できる。
図１１を参照すると、上述した第２の従来技術（楕円形のジグザグに配列された下部電極）の場合、図１０よりもレイアウト、すなわち、下部電極の配置による傾斜現象は減少していることが確認できる。しかし、この場合も高集積化に伴う工程上の限界と長軸方向と短軸方向との間のエッチング形状の特性差に起因するボーイング形状による傾斜現象などによりパターン崩壊現象Ｙが依然として発生していることが確認できる。
また、図１２を参照すると、第３の従来技術（円形のジグザグに配列された下部電極）の場合はパターン崩壊現象が全く発生していないことが確認できる。しかし、第３の従来技術の場合もデザインルールがさらに縮小されるか、下部電極の高さが大きくなれば、傾斜現象が生じる。
【００３５】
図１３（ａ）〜（ｄ）は、第３の従来技術に係るキャパシタの下部電極の形成工程を説明するための概略的な断面図である。
以下、図１３を参照して、第３の従来技術の限界点を説明する。
【００３６】
図１３（ａ）は、キャパシタ犠牲膜８３のパターニングのためのフォトレジストパターン８４が形成された断面図である。図１３（ａ）を参照すると、ストレージノードコンタクトプラグ８０が層間絶縁膜８１により離隔されて配置され、その上部に窒化膜系のエッチング停止膜８２が形成され、エッチング停止膜８２上に酸化膜系のキャパシタ犠牲膜８３とホール状のフォトレジストパターン８４が形成されている。
【００３７】
図１３（ｂ）は、フォトレジストパターン８４をマスクとしてキャパシタ犠牲膜８３Ａをエッチングした後、フォトレジストパターン８４を除去した断面図であり、図１３（ｃ）は、エッチング停止膜８２を選択的に除去してストレージノードコンタクトプラグ８０が露出された断面図であり、図１３（ｄ）はパターニングされたキャパシタ犠牲膜８３Ａの形状に沿って下部電極物質を蒸着した後、ＣＭＰまたはエッチバック工程を行って電極間を分離した後、ウェット工程によりキャパシタ酸化膜８３Ａを除去してシリンダ型のキャパシタ下部電極８５が形成された断面図である。
【００３８】
上述した第３の従来技術では図１３（ａ）でのように、ホール状のフォトレジストパターン８４を用いてキャパシタ犠牲膜８３をパターニングするため、プラズマエッチング時に入射するプラズマ粒子が集中的に特定部位に集まって下部電極８５の形状が符号８６のように壷状（上部が閉口するような形状）に形成される（図１３（ｄ）参照）。
【００３９】
図１４は、従来技術に係るキャパシタの下部電極形成用のホール状フォトレジストパターンを示す平面図である。
従来技術ではフォトレジストパターン８４が互いに接続されキャパシタ犠牲膜が露出される部分８３が円形のホール状であることが分かる。したがって、従来技術の場合はストレージノードコンタクトプラグ８０の上部でキャパシタ犠牲膜８３が除去される。
【００４０】
図１５（ａ）〜（ｃ）は、シリンダ型の下部電極の傾斜現象を説明するための模式図である。
図１５（ａ）は、シリンダ型構造を有する下部電極８５の断面図である。ここで、「Ｆｅ」は下部電極８５のせん断変形及び曲げ応力を表わし、「Ｆｓ」は２つの下部電極間の表面張力を、「θ」は下部電極８５と基板８６との間のコンタクト角を、「Ｈ」は下部電極８５の高さをそれぞれ表わす。
図１５（ｂ）は、シリンダ型構造を有する下部電極８５の平面図である。ここで、「Ｄ」は２つの下部電極８５間の間隔を表し、「ＬＬ」は下部電極の長軸方向の長さを表し、「ＬＬｉｎ」は下部電極の内部の長軸方向の長さを表し、「ＬＳ」は下部電極の短軸方向の長さを表し、「ＬＳｉｎ」は下部電極内部の短軸方向の長さを表わす。
図１５（ｃ）は、シリンダ型構造を有する下部電極８５間のブリッジが発生した後の平面を示しているが、「δｘ」は変形距離を表わす。
【００４１】
ここで、せん断変形及び曲げ応力「Ｆｅ」と表面張力「Ｆｓ」が等しい状態、すなわち「Ｆｅ＝Ｆｓ」の関係から変形距離「δｘ」を求めることができる。
下記の数式１はせん断変形及び曲げ応力「Ｆｅ」を示す。
（数１）
Ｆｅ＝３ＥＩδｘ／Ｈ３
ここで、せん断変形及び曲げ応力「Ｆｅ」は力の単位（Ｎ）であり、変形距離（δｘ）は長さの単位（ｍ）であり、「Ｅ（Ｎ／ｍ）」はヤング率（Ｙｏｕｎｇ’ｓ  Ｍｏｄｕｌｕｓ）を表し、Ｉ（ｍ４）は水平交差断面の弾性モーメント（Ｉｎｅｒｔｉａｌ  ｍｏｍｅｎｔ  ｏｆ  ｈｏｒｉｚｏｎｔａｌ  ｃｒｏｓｓ−ｓｅｃｔｉｏｎ）を表わす。
【００４２】
下記の数式２は表面張力「Ｆｓ」を示す。
（数２）
Ｆｓ＝２γＳｉＮθ（Ｌ＋Ｈ）
ここで、表面張力「Ｆｓ」は力の単位（Ｎ）であり、「γ」は水の表面張力係数（Ｎ／ｍ）を表わす。
【００４３】
したがって、数１と数２を利用して「Ｆｅ＝Ｆｓ」を解けば、下記の数式３のように変形距離（δｘ）を求めることができる。
（数３）
δｘ＝２γＳｉＮθ（Ｌ＋Ｈ）Ｈ３／３ＥＩ
数３を参照すると、表面張力「Ｆｓ」とせん断変形及び曲げ応力「Ｆｓ」が等しくなるように下部電極（ストレージノード）が変形される距離、すなわち変形距離「δｘ」が下部電極間の距離の１／２以上になる場合に傾斜による下部電極間のブリッジが発生することが分かる。
【００４４】
従って、変形距離「δｘ」を最小化するためには、数３から分かるように、下部電極の構造的安定性を強化するか、キャパシタ犠牲膜の除去時に溶液の表面張力を減少させなければならない。しかし、このような方法は傾斜による下部電極間のブリッジを根本的に防止することは難しい。
したがって、素子の集積度が高くなってもシリンダ型キャパシタの電荷貯蔵容量を十分に確保することができ、下部電極間のブリッジ（短絡）問題を解決できる根本的な解決策が必要である。
【００４５】
【特許文献１】米国特許出願公開第２００３／０２１５９８３号明細書
【特許文献２】米国特許第６３８１１６５号明細書
【発明の開示】
【発明が解決しようとする課題】
【００４６】
そこで、本発明は上記従来の半導体素子の製造方法における問題点に鑑みてなされたものであって、本発明の目的は、キャパシタ下部電極の形成時に傾斜及びリフティングによる下部電極間の短絡を防止でき、有効キャパシタ面積を広くして電荷貯蔵容量を十分に確保できる半導体素子の製造方法を提供することにある。
【課題を解決するための手段】
【００４７】
上記目的を達成するためになされた、本発明による半導体素子の製造方法は、層間絶縁膜を貫通して基板に電気的に接続されるプラグを形成するステップと、前記層間絶縁膜及び前記プラグ上に導電性エッチング停止膜を形成するステップと、前記エッチング停止膜上にキャパシタ犠牲膜を形成するステップと、前記キャパシタ犠牲膜上に島状のフォトレジストパターンを形成するステップと、前記フォトレジストパターンをエッチングマスクとして前記キャパシタ犠牲膜をエッチングしてキャパシタ下部電極形成以外の領域の前記エッチング停止膜を露出させるステップと、露出された前記エッチング停止膜を除去するステップと、前記フォトレジストパターンを除去するステップと、前記キャパシタ犠牲膜及び前記エッチング停止膜がエッチングされた形状に沿って下部電極用導電膜を形成するステップと、前記キャパシタ犠牲膜が露出されるまで平坦化工程を行うステップと、前記キャパシタ犠牲膜を除去するステップと、前記層間絶縁膜上の下部電極用導電膜を除去して互いに離隔されたシリンダ型のキャパシタ下部電極を形成するステップとを有することを特徴とする。
【００４８】
本発明はキャパシタの下部電極形成用マスクを従来のホール状から島状に変え、ストーリージノードコンタクトプラグの上部に形成するエッチング停止膜を導電性物質として用いてキャパシタ下部電極の一部に用いることによって、シリンダ型の下部電極の形成時にプラズマエッチング特性により有していた従来の下部電極の壷状形状を垂直エッチングに近い形状に変えて傾斜による下部電極間のブリッジの発生を防止できるようにした。
【発明の効果】
【００４９】
本発明による半導体素子の製造方法によれば、シリンダ型の下部電極の形成時に下部電極間のブリッジによる電気的短絡を防止し、電荷貯蔵容量を増加させることができる効果があり、最終的には半導体素子の収率及び生産性を向上させることができる効果がある。
【発明を実施するための最良の形態】
【００５０】
次に、本発明に係る半導体素子の製造方法を実施するための最良の形態の具体例を図面を参照しながら説明する。
図１６は、１つのトランジスタが１つのキャパシタを有する１Ｔ１Ｃ構造のセルを備える半導体メモリ素子のレイアウトを示す平面図である。
図１６を参照すると、一方向に複数のゲート電極、例えばワードラインＷＬ１、ＷＬ２、ＷＬ３が配置されており、ワードラインＷＬ１、ＷＬ２、ＷＬ３と直交する方向に２つのビットラインＢＬ１、ＢＬ２が配置されている。ワードラインＷＬ１、ＷＬ２、ＷＬ３間の基板（例えば、基板の不純物拡散領域）を露出させるＴ型のマスクパターンにより形成されたコンタクトホール（図示せず）により基板とコンタクトされたランディングポリプラグＬＰＣ１が形成されている。ランディングポリプラグＬＰＣ１の中央部にはビットラインコンタクトＢＬＣが形成されビットラインＢＬ１とコンタクトされており、ランディングポリプラグＬＰＣ１の両端部のビットラインコンタクトはストレージノードコンタクト（Ｓｔｏｒａｇｅ  ｎｏｄｅ  Ｃｏｎｔａｃｔ；ＳＮＣ１、ＳＮＣ２）によりそれぞれのセルキャパシタＣａｐ１、Ｃａｐ２に電気的に接続されている。
【実施例】
【００５１】
図１７乃至図２０は、本発明の実施例に係る半導体素子のシリンダ型キャパシタの下部電極の形成工程を説明するための断面図であり、上述した図１６のＡ−Ａ’線に沿った断面図である。以下、図１７乃至図２０を参照して本発明の実施例に係る半導体素子の製造工程を説明する。
【００５２】
半導体素子をなすための複数の要素が形成された基板１１０にフィールド絶縁膜１１１を形成してフィールド領域とアクティブ領域１１２を画定する。フィールド絶縁膜１１１は酸化膜系を用い、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）またはＬＯＣＯＳ（ＬＯＣａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）方式を採用する。
基板１１０上に絶縁膜と導電膜とゲートハードマスク用絶縁膜を順次蒸着した後、ゲート電極マスクを利用したフォトリソグラフィ工程を行ってゲートハードマスク１１５／ゲート導電膜１１４／ゲート絶縁膜１１３の積層構造を有する複数のゲート電極パターンＧを形成する。
【００５３】
ゲート絶縁膜１１３は主にシリコン酸化膜などの酸化膜系を用い、ゲート導電膜１１４はポリシリコン、タングステン、タングステン窒化膜またはタングステンシリサイドなどを単独または積層して用いる。ゲートハードマスク１１５はシリコン窒化膜またはシリコン酸化窒化膜などの窒化膜系を用いる。
ゲートハードマスク１１５として窒化膜系の物質を用いるのは、酸化膜系である層間絶縁用絶縁膜とのエッチング選択比を有する窒化膜系を用いることによって、プラグ形成のための自己整合コンタクト（Ｓｅｌｆ  Ａｌｉｇｎ  Ｃｏｎｔａｃｔ；以下、ＳＡＣと記す）エッチング工程で良好な（垂直な）エッチング形状が得られるとともにセル領域のプラグ形成のためのＳＡＣエッチング工程でゲート電極パターンの損失を防止するためである。
【００５４】
次に、エッチング停止膜１１６を蒸着するが、ゲート電極パターンが形成された形状に沿って薄く蒸着されるようにする。エッチング停止膜１１６はＳＡＣエッチング工程でゲートハードマスク１１５のアタックを防止するために、酸化膜とのエッチング選択比を有するシリコン窒化膜またはシリコン酸化窒化膜などの窒化膜系の物質膜を用いる。
一方、アスペクト比の増加によりＳＡＣエッチング工程のマージンが次第に減少するにつれて単独の窒化膜のみではエッチング停止膜１１６としての機能を十分にできず、本実施例においてはエッチング停止膜１１６は複数の窒化膜を積層して用いる。
【００５５】
また、窒化膜は基板１１０に接続されるときにストレスを誘発するという問題があり、さらに、酸化膜に比べて誘電率が大きいため、寄生容量を増加させる原因となる。したがって、これらを解決するために最近は主に窒化膜と酸化膜を積層して用いる。
【００５６】
エッチング停止膜１１６が形成された基板１１０の全面に層間絶縁及びゲート電極パターン間を電気的に分離させるための酸化膜系の第１層間絶縁膜１１７を蒸着する。
第１層間絶縁膜１１７としては、ＢＰＳＧ（Ｂｏｒｏ  Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜、ＢＳＧ（Ｂｏｒｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜、ＰＳＧ（Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜、ＴＥＯＳ（Ｔｅｔｒａ  Ｅｔｈｙｌ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ）膜、ＡＰＬ（Ａｄｖａｎｃｅｄ  ＰｌａｎＡｒｒｉｚａｔｉｏｎ  Ｌａｙｅｒ）膜、ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）膜またはＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ）酸化膜などを単独または組み合わせて用いる。
【００５７】
次に、第１層間絶縁膜１１７上にＦ２露光源用またはＡｒＦ露光源用フォトレジスト、例えばＡｒＦ露光源用フォトレジストであるＣＯＭＡ（Ｃｙｃｌｉｃ  Ｏｌｅｆｉｎ  Ｍａｌｅｉｃ  Ａｎｈｙｄｒｉｄｅ）またはアクリル酸をスピンコーティングなどの方法により適切な厚さで塗布した後、Ｆ２露光源またはＡｒＦ露光源を用いコンタクトプラグの幅を画定するための所定のレチクル（図示せず）を利用してフォトレジストの所定部分を選択的に露光し、現像工程を介して露光工程により露光するか、あるいは露光されていない部分を残留させた後、後続する洗浄工程などによりエッチング残留物などを除去することで、セルコンタクトオープンマスクであるフォトレジストパターン（図示せず）を形成する。
【００５８】
ここで、フォトレジストパターン（セルコンタクトオープンマスク）はホール状（Ｈｏｌｅ  ｔｙｐｅ）、バー状（Ｂａｒ  ｔｙｐｅ）またはＴ字状（Ｔ  ｔｙｐｅ）などの形態を用いることができ、ここではＴ字状を用いた。
パターン形成のための露光時に下部、すなわち第１層間絶縁膜１１７の光反射度が高くて、乱反射が起き、望ましくないパターンが形成されることを防止し、第１層間絶縁膜１１７とフォトレジストパターンとの接着力を向上させるためにフォトレジストパターンと第１層間絶縁膜１１７との間に反射防止膜（図示せず）を形成することもできるが、反射防止膜はフォトレジストとそのエッチング特性が類似の有機系の物質を主に用い、工程によってはこれを省略することもできる。
また、第１層間絶縁膜１１７とフォトレジストとの間、または第１層間絶縁膜１１７と反射防止膜との間にハードマスクを形成することもできる。このとき、用いられるハードマスク材料としては窒化膜系の絶縁性物質やタングステンまたはポリシリコンなどの導電性物質を用いることができる。
【００５９】
次に、フォトレジストパターンをエッチングマスクとして被エッチング層である第１層間絶縁膜１１７をエッチングして隣接するゲート電極パターン間のエッチング停止膜１１６を露出させるＳＡＣエッチング工程を行ってコンタクトホール２００を形成する。
このとき、第１層間絶縁膜１１７のエッチングは通常のＳＡＣエッチング工程条件を採用するが、フッ素系のプラズマ、例えば、Ｃ２Ｆ４、Ｃ２Ｆ６、Ｃ３Ｆ８、Ｃ４Ｆ６、Ｃ５Ｆ８、またはＣ５Ｆ１０などのＣｘＦｙ（ｘ、ｙは１〜１０）を主なエッチングガスとし、ここにＳＡＣ工程時にポリマーを発生させるためのガス、すなわち、ＣＨ２Ｆ２、Ｃ３ＨＦ５、またはＣＨＦ３などのガスを加え、このときのキャリアガスとしてＨｅ、Ｎｅ、ＡｒまたはＸｅなどの非活性ガスを用いる。
【００６０】
次に、エッチング停止膜１１６を除去して基板（１１０、具体的には不純物拡散領域）を露出させる。エッチング停止膜１１６のエッチングはブランケットエッチングを主に用いる。このとき、コンタクトホール２００が形成されたゲート電極パターンの側面ではエッチング停止膜１１６が除去されてスペーサ１１６Ａ状に残る。次に、フォトレジストパターンを除去するが、通常のフォトレジストストリップ工程を採用する。
続いて、コンタクトホール２００の底面のＣＤ（Ｃｒｉｔｉｃａｌ  Ｄｉｍｅｎｓｉｏｎ）を確保し、ブランケットエッチング工程後に残留するエッチング副産物を除去するために、ＢＯＥなどの洗浄液を利用してウェット洗浄工程を行う。洗浄時にはＢＯＥまたはフッ酸を利用するが、フッ酸の場合は、水とフッ酸との割合が５０：１〜５００：１である薄いフッ酸を用いることが好ましい。
【００６１】
次に、コンタクトホール２００が形成された基板１１０の全面にプラグ形成用導電膜（図示せず）を蒸着してコンタクトホール２００を十分に埋め込む。
ここで、プラグ形成用の導電物質として最も多く用いられる物質は、ポリシリコンであり、ポリシリコンとＴｉ、ＴｉＮなどのバリアメタル層とを積層して形成することもでき、また、ポリシリコンの代わりにタングステンなどの金属を用いることもできる。
【００６２】
次に、ゲートハードマスク１１５が露出されるようにＣＭＰ工程を行ってコンタクトホール２００を介して基板１１０、例えば、基板１１０の不純物拡散領域と電気的に接続されゲートハードマスク１１５と上部が平坦化され、アイソレーションがなされたプラグ１１８を形成する。
次に、プラグ１１８が形成された全面に第２層間絶縁膜１１９を形成した後、ビットラインコンタクトを画定するためのフォトレジストパターン（図示せず）を形成した後、フォトレジストパターンをエッチングマスクとして第２層間絶縁膜１１９を選択的にエッチングし、図には示していないが、プラグ１１８中の一部の表面をオープンさせるビットラインコンタクトホール（図示せず）を形成する。
【００６３】
次に、オープンされたプラグ１１８の表面にコンタクトされたビットラインコンタクトプラグ（図示せず）を形成した後、タングステン、タングステン窒化膜、ポリサイド、またはポリシリコンなどが単独または積層されたビットライン用導電膜と窒化膜系のビットラインハードマスク用絶縁膜を蒸着する。
ビットラインパターンを形成するためのフォトレジストパターンを形成した後、これをエッチングマスクとしてハードマスク用絶縁膜とビットライン用導電膜をエッチングして導電膜とハードマスク用絶縁膜が積層された構造のビットラインを形成する。
ここで、本実施例の工程断面図ではビットラインが表れない。
【００６４】
次に、ビットライン上に第３層間絶縁膜１２０を形成する。
ここで、第２層間絶縁膜１１９と第３層間絶縁膜１２０は酸化膜系の物質膜よりなり、第１層間絶縁膜１１７のような物質膜を用いる。
第３層間絶縁膜１２０上にプラグ１１８のうち、ストレージノードコンタクトが行われるプラグ１１８の表面をオープンさせてストレージノードコンタクトホールを形成するためのフォトレジストパターン（図示せず）を形成する。
一方、ビットラインの形成後、ビットラインが形成された形状に沿って窒化膜系のエッチング停止膜をさらに蒸着できるが、これは後続するストレージノードコンタクト形成のためのエッチング工程において、ビットラインがアタックされることを防止するためである。
【００６５】
次に、フォトレジストパターンをエッチングマスクとして第３層間絶縁膜１２０と第２層間絶縁膜１１９を順次エッチングしてプラグ１１８の一部を露出させるオープン部、すなわち、ストレージノードコンタクトホール３００を形成する。
次に、全面にポリシリコンなどのプラグ物質を蒸着してストレージノードコンタクトホール３００を埋め込んでプラグ１１８中の一部と電気的にコンタクトされるようにストレージノードコンタクトプラグ１２１を形成した後、ＣＭＰ工程によりその上部を平坦化する。ここで、ストレージノードコンタクトプラグ１２１はキャパシタの下部電極（ストレージノード）とプラグ１１８中の一部とを電気的に接続（コンタクト）するための役目を果たす。
【００６６】
次に、後続するコンタクトパッドを形成するためのエッチング工程時に、ストレージノードコンタクトプラグ１２１へのアタックを防止するためのエッチング停止膜１２２を形成する。
本発明ではエッチング停止膜１２２が下部電極の一部として用いられなければならないので、導電性物質を用いる。その例としては、ポリシリコン膜、Ｔｉ膜、ＴｉＮ膜、ＷＳｉｘ膜、Ａｌ膜などを単独または組合わせて用いることができる。
【００６７】
次に、エッチング停止膜１２２上にキャパシタの垂直高さを決定して、その電荷容量に影響を与える酸化膜系のキャパシタ犠牲膜１２３を形成する。
一方、ストレージノードコンタクトプラグ１２１と接続される上述のコンタクトパッドをさらに形成することができる。
【００６８】
図１８を参照すると、キャパシタ犠牲膜１２３上にキャパシタの下部電極形成のためのマスクパターンであるフォトレジストパターン１２４を形成した後、フォトレジストパターン１２４をエッチングマスクとしてキャパシタ犠牲膜１２３をエッチングするが、エッチング停止膜１２２でエッチングを停止する。
ここで、本発明ではフォトレジストパターンを従来のホール状ではなく、島状に形成してキャパシタ下部電極が形成されるストレージノードコンタクトプラグ１２１上にのみマスキングし、それ以外の領域ではキャパシタ犠牲膜１２３がオープンされるようにする。
図１８ではパターニングされたキャパシタ犠牲膜１２３Ａの工程断面を示す。
【００６９】
一方、キャパシタ犠牲膜１２３のエッチング時にフォトリソグラフィ工程のマージンを確保するために、キャパシタ犠牲膜１２３とフォトレジストパターン１２４との間にハードマスクをさらに形成することができる。このとき、ハードマスクとしては、ポリシリコン膜、ＴｉＮ膜、Ｗ膜、ＷＳｉｘ膜、Ｔｉ膜、Ａｌ膜などを単独または組み合わせて用いることができる。
このハードマスクの厚さを調節してキャパシタ犠牲膜１２３Ａのエッチング形状を制御することも可能である。
【００７０】
次に、図１９を参照すると、キャパシタ犠牲膜１２３Ａが形成された以外の領域でエッチング停止膜１２２をエッチングして除去する。フォトレジストストリップ工程を行って、フォトレジストパターン１２４を除去する。
【００７１】
次に、図２０を参照すると、キャパシタ犠牲膜１２３Ａがエッチングされてオープンされた形状、すなわちオープン部が形成された全体形状に沿ってキャパシタの下部電極用導電膜を蒸着して導電性のエッチング停止膜１２２Ａ及びストレージノードコンタクトプラグ１２１とコンタクトした後、コンケーブ状の導電膜間を十分に埋め込めるほどにフォトレジストを塗布した後、キャパシタ犠牲膜１２３Ａの表面が露出されるまでエッチバックまたはＣＭＰ工程により導電膜を平坦化及び離隔する。
【００７２】
次に、第３層間絶縁膜１２０上に存在する下部電極用導電膜を除去して隣接する下部電極間を互いに分離する。
次に、ＢＯＥ、フッ酸（ＨＦ）、または硫酸（Ｈ２ＳＯ４）と過酸化水素（Ｈ２Ｏ２）が４：１の割合で混合された溶液などを用いたウェットディップアウト工程により残っているキャパシタ犠牲膜１２３Ａを除去することによって、図２０のようなシリンダ型の下部電極１２５構造を形成する。
【００７３】
次に、残留するフォトレジストをドライストリップ工程により除去するが、Ｏ２、ＣＦ４、Ｈ２Ｏ、Ｎ２の混合ガス、またはＯ２とＮ２の混合ガスを利用してエッチングした後、溶媒を用いて洗浄することで、エッチング時に生じた副産物と残留するフォトレジストを除去する。
次に、上記エッチング工程により低下した下部電極１２５の特性を回復するために熱処理を実施する。また誘電体膜の形成前にＢＯＥなどを用いて短く洗浄工程をしてさらに不純物を除去する。
図には示していないが、下部電極１２５上に誘電体膜と上部電極を形成することによって、キャパシタ形成のための一連の工程が完了する。
【００７４】
ここで、下部電極用導電膜としては、Ｐｔ、Ｒｈ、Ｒｕ、Ｉｒ、Ｏｓ、Ｐｄ、ＰｔＯｘ、ＲｈＯｘ、ＲｕＯｘ、ＩｒＯｘ、ＯｓＯｘ、ＰｄＯｘ、ＣａＲｕＯ３、ＳｒＲｕＯ３、ＢａＲｕＯ３、ＢａＳｒＲｕＯ３、ＣａＩｒＯ３、ＳｒＩｒＯ３、ＢａＩｒＯ３、（Ｌａ、Ｓｒ）ＣｏＯ３、Ｃｕ、Ａｌ、Ｔａ、Ｍｏ、Ｗ、Ａｕ、Ａｇ、ＷＳｉｘ、ＴｉＳｉｘ、ＭｏＳｉｘ、ＣｏＳｉｘ、ＮｏＳｉｘ、ＴａＳｉｘ、ＴｉＮ、ＴａＮ、ＷＮ、ＴｉＳｉＮ、ＴｉＡｌＮ、ＴｉＢＮ、ＺｒＳｉＮ、ＺｒＡｌＮ、ＭｏＳｉＮ、ＭｏＡｌＮ、ＴａＳｉＮ、及びＴａＡｌＮからなる群から選ばれる何れか１つまたはそれ以上を組み合わせたものを用いることができる。
【００７５】
図２１は、本発明のキャパシタの下部電極形成用フォトレジストパターンを示す平面図である。
図２１を参照すると、従来技術ではフォトレジストパターンが互いに接続されキャパシタ犠牲膜が露出される部分が円形のホール状であるのに対して、本発明ではフォトレジストパターン１２４が各下部電極の形成領域ごとに分離された島状であることが分かる。
したがって、従来の場合はストレージノードコンタクトプラグの上部でキャパシタ犠牲膜が除去されたのに対して、本発明ではストレージノードコンタクトプラグ１２１の上部でキャパシタ犠牲膜１２３が残る。
【００７６】
第３の従来技術での場合のように、プラズマエッチング時にプラズマが集中する一定の深さでキャパシタ犠牲膜に対するオーバエッチングが生じ、後続する下部電極が壷状形状（上部が閉口するような形状）であったが、本発明ではその反対の形状（垂直エッチングに近い形状）を有する。
【００７７】
上述したようになされた本発明によれば、キャパシタの下部電極形成用のマスクを従来のホール状から島状に変え、ストレージノードコンタクトプラグの上部に形成するエッチング停止膜を導電性物質として用い、キャパシタ下部電極の一部として用いることによって、シリンダ型の下部電極の形成時にプラズマエッチング特性により形成された従来の下部電極の壷状形状を垂直エッチングに近い形状に変えて傾斜による下部電極間のブリッジ発生を防止できる。
【００７８】
尚、本発明は、上述の実施例に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【図面の簡単な説明】
【００７９】
【図１】第１の従来技術に係る半導体素子の下部電極の形成工程を説明するための断面図である。
【図２】第１の従来技術に係る半導体素子の下部電極の形成工程を説明するための断面図である。
【図３】第１の従来技術に係る半導体素子の下部電極の形成工程を説明するための断面図である。
【図４】第１の従来技術に係る半導体素子の下部電極の形成工程を説明するための断面図である。
【図５】図４の第１の従来技術に係る下部電極の形成が完了した断面の構造を上部から見た、複数の下部電極を含むように示した平面図である。
【図６】傾斜よる下部電極間の短絡を概略的に示す断面図である。
【図７】第２の従来技術に係る複数の下部電極を含む半導体素子を示す平面図である。
【図８】図７のＹ１”及びＸ１仮想線方向に沿った下部電極のみ概略的に示す断面図であり、（ａ）は楕円形の長軸方向に沿った下部電極４２Ａ１の断面を示し、（ｂ）は楕円形の短軸方向に沿った下部電極４２Ａ１の断面を示す。
【図９】第３の従来技術に係る下部電極が形成された半導体素子を概略的に示す平面図である。
【図１０】第１の従来技術に係るウェットディップアウト工程後の下部電極のＳＥＭ写真である。
【図１１】第２の従来技術に係るウェットディップアウト工程後の下部電極のＳＥＭ写真である。
【図１２】第３の従来技術に係るウェットディップアウト工程後の下部電極のＳＥＭ写真である。
【図１３】（ａ）〜（ｄ）は第３の従来技術に係るキャパシタの下部電極の形成工程を説明するための概略的な断面図である。
【図１４】従来技術に係るキャパシタの下部電極形成用のホール状フォトレジストパターンを示す平面図である。
【図１５】シリンダ型の下部電極の傾斜現象を説明するための模式図であり、（ａ）はシリンダ型構造を有する下部電極の断面図であり、（ｂ）はシリンダ型構造を有する下部電極の平面図であり、（ｃ）はシリンダ型構造を有する下部電極間のブリッジが発生した後の平面図である。
【図１６】半導体メモリ素子のレイアウトを示す平面図である。
【図１７】本発明の実施例に係る半導体素子のシリンダ型キャパシタの下部電極の形成工程を説明するための断面図である。
【図１８】本発明の実施例に係る半導体素子のシリンダ型キャパシタの下部電極の形成工程を説明するための断面図である。
【図１９】本発明の実施例に係る半導体素子のシリンダ型キャパシタの下部電極の形成工程を説明するための断面図である。
【図２０】本発明の実施例に係る半導体素子のシリンダ型キャパシタの下部電極の形成工程を説明するための断面図である。
【図２１】本発明のキャパシタの下部電極形成用フォトレジストパターンを示す平面図である。
【符号の説明】
【００８０】
１１０      基板
１１１      フィールド絶縁膜
１１２      アクティブ領域
１１３      ゲート絶縁膜
１１４      ゲート導電膜
１１５      ゲートハードマスク
１１６      エッチング停止膜
１１６Ａ    スペーサ
１１７      第１層間絶縁膜
１１８      プラグ
１１９      第２層間絶縁膜
１２０      第３層間絶縁膜
１２１      ストレージノードコンタクトプラグ
１２２、１２２Ａ    エッチング停止膜
１２３、１２３Ａ    キャパシタ犠牲膜
１２４      フォトレジストパターン
１２５      下部電極
２００      コンタクトホール
３００      ストレージノードコンタクトホール
【図１】
2005167188.tif 000003
【図２】
2005167188.tif 000004
【図３】
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【図４】
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【図５】
2005167188.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
2005167188.tif 000011
【図１０】
2005167188.tif 000012
【図１１】
2005167188.tif 000013
【図１２】
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【図１３】
2005167188.tif 000015
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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