(57)【要約】【課題】ドライエッチング技術を用いないで強誘電体キャパシタを形成する。【解決手段】強誘電体記憶装置は、半導体基板１１と、この半導体基板１１に形成されたトランジスタ１５ａと、このトランジスタ１５ａに電気的に接続され、下部電極２７と強誘電体膜２８と上部電極２９とを有するキャパシタ材料層で形成され、このキャパシタ材料層の中央部の膜厚がキャパシタ材料層の端部の膜厚よりも厚い強誘電体キャパシタ３０とを具備する。【選択図】      図１
2005223060.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に形成された第１のトランジスタと、
前記第１のトランジスタに電気的に接続され、第１の下部電極と第１の強誘電体膜と第１の上部電極とを有する第１のキャパシタ材料層で形成され、前記第１のキャパシタ材料層の中央部の膜厚が前記第１のキャパシタ材料層の端部の膜厚よりも厚い第１の強誘電体キャパシタと
を具備することを特徴とする強誘電体記憶装置。
【請求項２】
前記半導体基板に形成された第２のトランジスタと、
前記第２のトランジスタに電気的に接続され、第２の下部電極と第２の強誘電体膜と第２の上部電極とを有する第２のキャパシタ材料層で形成され、前記第２のキャパシタ材料層の中央部の膜厚が前記第２のキャパシタ材料層の端部の膜厚よりも厚い第２の強誘電体キャパシタと
をさらに具備し、
前記第１の上部電極及び前記第１の下部電極と前記第１のトランジスタの第１のソース／ドレインとが電気的に並列接続された第１のセルと、前記第２の上部電極及び前記第２の下部電極と前記第２のトランジスタの第２のソース／ドレインとが電気的に並列接続された第２のセルとが、電気的に直列接続されていることを特徴とする請求項１に記載の強誘電体記憶装置。
【請求項３】
前記第１の上部電極と前記第１のソース／ドレインの一方とを電気的に接続し、前記第１の上部電極と隣接して設けられた第１のコンタクトと、
前記第２の上部電極と前記第２のソース／ドレインの一方とを電気的に接続し、前記第２の上部電極と隣接して設けられた第２のコンタクトと
をさらに具備することを特徴とする請求項２に記載の強誘電体記憶装置。
【請求項４】
前記第１の強誘電体キャパシタは、円錐状であることを特徴とする請求項１に記載の強誘電体記憶装置。
【請求項５】
半導体基板に第１のトランジスタを形成する工程と、
前記第１のトランジスタ及び前記半導体基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上にマスク層を形成する工程と、
前記マスク層に第１の開口部を形成する工程と、
前記マスク層を用いて前記第１の絶縁膜を除去し、前記第１の絶縁膜内に第１の溝を形成する工程と、
スパッタリングを用いて第１の下部電極、第１の強誘電体膜及び第１の上部電極を前記マスク層上及び前記第１の溝内に堆積し、前記第１の溝内に第１の強誘電体キャパシタを自己整合的に形成する工程と、
前記マスク層上の前記第１の下部電極、前記第１の強誘電体膜及び前記第１の上部電極を除去する工程と
を具備することを特徴とする強誘電体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体キャパシタを有する強誘電体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体メモリの一つとして、強誘電体キャパシタを用いた不揮発性メモリ（ＦｅＲＡＭ：Ferro-electric Random Access Memory）が注目されている。
【０００３】
従来のＦｅＲＡＭは、例えば次のようなプロセスで形成されている。まず、半導体基板にトランジスタが形成される。次に、トランジスタ上に層間絶縁膜が堆積され、この層間絶縁膜が平坦化される。次に、層間絶縁膜上に強誘電体キャパシタを構成する下部電極、強誘電体膜及び上部電極が順に堆積される。その後、下部電極、強誘電体膜及び上部電極がドライエッチングにより加工され、強誘電体キャパシタが形成される。
【０００４】
このような従来のＦｅＲＡＭでは、次のような問題あった。上述するように強誘電体キャパシタの加工には、ドライエッチング技術が用いられている。しかし、このドライエッチングにより、強誘電体キャパシタへダメージが生じ、さらに、フェンスができることよりキャパシタリークが生じてしまう。このようなキャパシタダメージ及びキャパシタリークの影響は、強誘電体キャパシタの高集積化に伴ってキャパシタの微細化が進むと甚大となり無視できなくなる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は上記課題を解決するためになされたものであり、その目的とするところは、ドライエッチング技術を用いないで強誘電体キャパシタを形成することが可能な強誘電体記憶装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明は、前記目的を達成するために以下に示す手段を用いている。
【０００７】
本発明の第１の視点による強誘電体記憶装置は、半導体基板と、前記半導体基板に形成された第１のトランジスタと、前記第１のトランジスタに電気的に接続され、第１の下部電極と第１の強誘電体膜と第１の上部電極とを有する第１のキャパシタ材料層で形成され、前記第１のキャパシタ材料層の中央部の膜厚が前記第１のキャパシタ材料層の端部の膜厚よりも厚い第１の強誘電体キャパシタとを具備する。
【０００８】
本発明の第２の視点による強誘電体記憶装置の製造方法は、半導体基板に第１のトランジスタを形成する工程と、前記第１のトランジスタ及び前記半導体基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上にマスク層を形成する工程と、前記マスク層に第１の開口部を形成する工程と、前記マスク層を用いて前記第１の絶縁膜を除去し、前記第１の絶縁膜内に第１の溝を形成する工程と、スパッタリングを用いて第１の下部電極、第１の強誘電体膜及び第１の上部電極を前記マスク層上及び前記第１の溝内に堆積し、前記第１の溝内に第１の強誘電体キャパシタを自己整合的に形成する工程と、前記マスク層上の前記第１の下部電極、前記第１の強誘電体膜及び前記第１の上部電極を除去する工程とを具備する。
【発明の効果】
【０００９】
以上説明したように本発明によれば、ドライエッチング技術を用いないで強誘電体キャパシタを形成することが可能な強誘電体記憶装置及びその製造方法を提供できる。
【発明を実施するための最良の形態】
【００１０】
本発明の実施の形態を以下に図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１１】
［第１の実施形態］
第１の実施形態は、層間絶縁膜内に溝を形成し、この溝内にスパッタリングにより下部電極、強誘電体膜及び上部電極を順に堆積することで、ドライエッチングを用いることなしにキャパシタを形成する例である。
【００１２】
図１は、本発明の第１の実施形態に係る強誘電体記憶装置の断面図を示す。以下に、第１の実施形態に係る強誘電体記憶装置の構造について説明する。
【００１３】
図１に示すように、シリコン基板１１内にソース／ドレイン拡散層１４が形成され、シリコン基板１１上にゲート電極１３ａ，１３ｂが形成されることで、トランジスタ１５ａ，１５ｂが形成されている。トランジスタ１５ａ，１５ｂのソース／ドレイン拡散層１４の一方には、コンタクト２１ａが接続され、トランジスタ１５ａ，１５ｂのソース／ドレイン拡散層１４の他方には、コンタクト１７ａ，１７ｂが接続されている。
【００１４】
コンタクト２１ａ上には、下部電極２７と強誘電体膜２８と上部電極２９とを有する強誘電体キャパシタ３０が形成されている。下部電極２７、強誘電体膜２８及び上部電極２９のそれぞれは中央部の膜厚が端部の膜厚よりも厚くなっているため、強誘電体キャパシタ３０の高さは均一でなく、強誘電体キャパシタ３０の中央部が最も高くなっている。そして、強誘電体キャパシタ３０の上面には従来のような角張った端部がないため、強誘電体キャパシタ３０の上面がなだらかに湾曲したお椀状の強誘電体キャパシタ３０が形成されている。
【００１５】
強誘電体キャパシタ３０は、層間絶縁膜２２で囲まれている。言い換えると、層間絶縁膜２２内にキャパシタ溝２６が形成され、このキャパシタ溝２６内に強誘電体キャパシタ３０が形成されている。ここで、キャパシタ溝２６は層間絶縁膜２２を等方性エッチングにより除去することで形成されているため、キャパシタ溝２６の側面はキャパシタ溝２６の外側に突出するように（層間絶縁膜２２の側面が内側に窪むように）湾曲している。
【００１６】
尚、下部電極２７は、導電性の酸素拡散防止効果を持つ材料で形成されており、例えば、Ｉｒ，ＩｒＯ２，Ｒｕ，ＲｕＯ２，Ｐｔなどが含まれている材料で形成されている。また、コンタクト１７ａ，１７ｂ上には、例えばＴｉＮ，ＴｉＡｌＮ等からなる絶縁性の酸素拡散防止膜１８が形成されている。このように、酸素拡散防止効果を有する下部電極２７によりコンタクト２１ａの酸化を防止し、酸素拡散防止膜１８によりコンタクト１７ａ，１７ｂの酸化を防止している。尚、キャパシタ直下の全面（層間絶縁膜１９の上面）に酸素バリア膜を設けてもよい。
【００１７】
図２乃至図１１は、本発明の第１の実施形態に係る強誘電体記憶装置の製造工程の断面図を示す。以下に、第１の実施形態に係る強誘電体記憶装置の製造方法について説明する。ここでは、強誘電体キャパシタが存在するキャパシタ回路部とこのキャパシタ回路部を制御する周辺回路部とを同時に形成する場合を例にあげる。
【００１８】
まず、図２に示すように、シリコン基板１１内に素子分離を行うためのＳＴＩ（Shallow Trench Isolation）領域１２が形成される。その後、シリコン基板１１上にゲート電極１３ａ，１３ｂ，１３ｃ，１３ｄが形成され、このゲート電極１３ａ，１３ｂ，１３ｃ，１３ｄを挟むようにソース／ドレイン拡散層１４が形成される。このようにして、キャパシタ回路部のトランジスタ１５ａ，１５ｂと周辺回路部のトランジスタ１５ｃ，１５ｄが形成される。
【００１９】
次に、図３に示すように、シリコン基板１１及びトランジスタ１５ａ，１５ｂ，１５ｃ，１５ｄ上に層間絶縁膜１６が堆積され、この層間絶縁膜１６の上面が例えばＣＭＰ（Chemical Mechanical Polish）で平坦化される。この層間絶縁膜１６の材料としては、例えば、ＢＰＳＧ（Boron Phosphorous Silicate Glass），Ｐ−ＴＥＯＳ（Plasma-Tetra Ethoxy Silane）などがあげられる。
【００２０】
次に、図４に示すように、層間絶縁膜１６内にソース／ドレイン拡散層１４に接続するコンタクト１７ａ，１７ｂが形成される。次に、コンタクト１７ａ，１７ｂ及び層間絶縁膜１６上に酸素拡散防止膜１８が形成され、この酸素拡散防止膜１８上に層間絶縁膜１９が堆積される。ここで、酸素拡散防止膜１８の材料としては、例えばＴｉＮ，ＴｉＡｌＮなどがあげられ、層間絶縁膜１９の材料としては、例えばＢＰＳＧ，Ｐ−ＴＥＯＳなどがあげられる。
【００２１】
次に、図５に示すように、層間絶縁膜１６，１９及び酸素拡散防止膜１８が選択的に除去され、コンタクトホール２０ａ，２０ｂ，２０ｃが開口される。その後、コンタクトホール２０ａ，２０ｂ，２０ｃ内に金属材が埋め込まれ、この金属材が平坦化される。これにより、コンタクト２１ａ，２１ｂ，２１ｃが形成される。このコンタクト２１ａ，２１ｂ，２１ｃの材料としては、例えば、Ｗ（タングステン）やドープした多結晶シリコンなどがあげられる。ここで、キャパシタ回路部のコンタクト２１ａはソース／ドレイン拡散層１４に接続され、周辺回路部のコンタクト２１ｂ、２１ｃはゲート電極１３ｃ，１３ｄにそれぞれ接続される。
【００２２】
次に、図６に示すように、コンタクト２１ａ，２１ｂ，２１ｃ及び層間絶縁膜１９上に層間絶縁膜２２が形成され、この層間絶縁膜２２上にピンホールマスク層２３が形成される。ここで、ピンホールマスク層２３は層間絶縁膜２２と加工選択比のある材料で形成されることが望ましく、例えば、層間絶縁膜２２をＳｉＯ２膜で形成した場合は、ピンホールマスク層２３はＳｉＯＮ膜，ＳｉＮ膜，ポリシリコン膜，ＴｉＯ２膜，Ａｌ２Ｏ３膜などで形成するとよい。
【００２３】
次に、図７に示すように、ピンホールマスク層２３が所定のパターンに加工され、開口部２４が形成される。その後、このピンホールマスク層２３を用いて例えばＲＩＥ（Reactive Ion Etching）のような異方性エッチングによって層間絶縁膜２２が除去され、コンタクト２１ａを露出する溝２５が形成される。
【００２４】
次に、図８に示すように、ピンホールマスク層２３を用いて例えばＣＤＥ（Chemical Dry Etching）やウエットエッチングのような等方性エッチングによって層間絶縁膜２２がさらに除去され、溝２５の幅が大きくされる。これにより、開口部２４の幅よりも大きな幅を有するキャパシタ溝２６が形成される。
【００２５】
次に、図９に示すように、スパッタリングにより、ピンホールマスク層２３上に下部電極２７、強誘電体膜２８、上部電極２９が順に堆積される。この際、ピンホールマスク層２３の開口部２４からキャパシタ溝２６内にも下部電極２７、強誘電体膜２８、上部電極２９が順に堆積されるため、キャパシタ溝２６内に下部電極２７、強誘電体膜２８、上部電極２９からなる強誘電体キャパシタ３０が自己整合的に形成される。
【００２６】
尚、下部電極２７は、例えば、Ｐｔ，Ｉｒ，ＩｒＯ２，ＳＲＯ，Ｒｕ，ＲｕＯ２などのいずれかを含む材料で形成され、強誘電体膜２８は、例えば、ＰＺＴ，ＳＢＴなどのいずれかを含む材料で形成され、上部電極２９は、例えば、Ｐｔ，Ｉｒ，ＩｒＯ２，ＳＲＯ，Ｒｕ，ＲｕＯ２などのいずれかを含む材料で形成されている。
【００２７】
次に、図１０に示すように、例えばＣＭＰやリフトオフにより、層間絶縁膜２２上のピンホールマスク層２３、下部電極２７、強誘電体膜２８、上部電極２９が除去される。
【００２８】
次に、図１１に示すように、層間絶縁膜２２及びキャパシタ３０上に層間絶縁膜３１が形成され、この層間絶縁膜３１の上面がＣＭＰで平坦化される。この層間絶縁膜３１の材料としては、例えば、Ｐ−ＴＥＯＳ，Ｏ３−ＴＥＯＳ，ＳＯＧ，Ａｌ２Ｏ３，ＳｉＮ，ＳｉＯＮなどがあげられる。次に、層間絶縁膜３１が選択的に除去され、コンタクトホール３２及び配線溝３３が形成される。その後、例えば６５０℃の酸素雰囲気中に１時間などの条件で、高温の酸素アニールが行われる。次に、コンタクトホール３２及び配線溝３３内に例えばＷ，Ａｌ，ＴｉＮなどを含む金属材が埋め込まれて平坦化され、コンタクト３４及び配線３５が形成される。
【００２９】
上記第１の実施形態によれば、ピンホールマスク層２３の開口部２４を用いて層間絶縁膜２２内にキャパシタ溝２６をセル毎に形成した後に、強誘電体キャパシタ材料をスパッタリングで堆積する。これにより、強誘電体キャパシタ材料は、ピンホールマスク層２３上に堆積されるとともに、開口部２４からキャパシタ溝２６内にも堆積される。従って、開口部２４により強誘電体キャパシタ材料はセル毎に分離され、強誘電体キャパシタ３０が自己整合的に形成される。このように、従来は、ドライエッチングを用いて強誘電体キャパシタ材料を加工しなければならなかったのに対し、第１の実施形態では、スパッタリングのみで強誘電体キャパシタ３０をセル毎に形成することができる。従って、ドライエッチング技術を用いないで強誘電体キャパシタを形成することができるため、従来の強誘電体キャパシタにおけるドライエッチングによる加工ダメージの発生や、ドライエッチング時に形成されるフェンスによるキャパシタリークの発生を抑制できるため、信頼性の高い微細キャパシタを容易に実現できる。
【００３０】
また、強誘電体キャパシタ３０はスパッタリングによってお椀状に形成されている。従って、実効的なキャパシタ面積を拡大できるため、高集積化に対しても信号量を減少させずに強誘電体記憶装置を製造できる。
【００３１】
また、キャパシタ溝２６は、層間絶縁膜２２を異方性エッチングで除去した後に、等方性エッチングで除去することで形成されている。このため、キャパシタ溝２６の幅は、ピンホールマスク層２３の開口部２４の幅よりも大きく形成できる。これにより、キャパシタ溝２６の入り口を小さくできるため、お椀状の強誘電体キャパシタ３０の形成が可能となる。
【００３２】
［第２の実施形態］
第２の実施形態は、第１の実施形態における強誘電体キャパシタの構造をＴＣ並列ユニット直列接続型にしたものである。このＴＣ並列ユニット直列接続型とは、セルトランジスタ（Ｔ）のソースドレイン間にキャパシタ（Ｃ）の両端をそれぞれ接続し、これをユニットセルとし、このユニットセルを複数直列に接続した構造のことをいう。
【００３３】
図１２は、本発明の第２の実施形態に係る強誘電体記憶装置の断面図を示す。図１２に示すように、第２の実施形態において、第１の実施形態と異なる点は、強誘電体キャパシタの構造がＴＣ並列ユニット直列接続型になっている点である。具体的には次のような構造になっている。
【００３４】
第１のセルにおいて、トランジスタ１５ａのソース／ドレイン拡散層１４の一方には、キャパシタ３０ａの下部電極２７がコンタクト２１ａを介して電気的に接続され、ソース／ドレイン拡散層１４の他方には、コンタクト１７ａ，３４ａ，３４ｃ及び配線３５ａを介してキャパシタ３０ａの上部電極２９が電気的に接続されている。これにより、トランジスタ１５ａのソース／ドレイン拡散層１４とキャパシタ３０ａの上部電極２９及び下部電極２７とが電気的に並列接続されている。
【００３５】
第２のセルにおいて、トランジスタ１５ｂのソース／ドレイン拡散層１４の一方には、キャパシタ３０ｂの下部電極２７がコンタクト２１ａを介して電気的に接続され、ソース／ドレイン拡散層１４の他方には、コンタクト１７ｂ，３４ｂ，３４ｄ及び配線３５ｂを介してキャパシタ３０ｂの上部電極２９が電気的に接続されている。これにより、トランジスタ１５ｂのソース／ドレイン拡散層１４とキャパシタ３０ｂの上部電極２９及び下部電極２７とが電気的に並列接続されている。
【００３６】
そして、第１及び第２のセルにおいては、トランジスタ１５ａ，１５ｂと下部電極２７とを接続するコンタクト２１ａを共有することで、第１及び第２のセルが電気的に直列接続されている。
【００３７】
図１３乃至図１７は、本発明の第２の実施形態に係る強誘電体記憶装置の製造工程の断面図を示す。以下に、第２の実施形態に係る強誘電体記憶装置の製造方法について説明する。ここでも、第１の実施形態と同様、キャパシタ回路部と周辺回路部とを同時に形成する場合を例にあげる。
【００３８】
まず、図２乃至図６に示すように、第１の実施形態と同様、コンタクト２１ａ，２１ｂ，２１ｃ及び層間絶縁膜１９上に層間絶縁膜２２が形成され、この層間絶縁膜２２上にピンホールマスク層２３が形成される。
【００３９】
次に、図１３に示すように、ピンホールマスク層２３が所定のパターンに加工され、開口部２４ａ，２４ｂが形成される。その後、このピンホールマスク層２３を用いて、異方性エッチングによって層間絶縁膜２２が除去された後、さらに、等方性エッチングによって層間絶縁膜２２が除去され、コンタクト２１ａを露出するキャパシタ溝２６ａ，２２ｂが形成される。
【００４０】
次に、図１４に示すように、スパッタリングにより、ピンホールマスク層２３上に下部電極２７，強誘電体膜２８，上部電極２９が順に堆積される。この際、ピンホールマスク層２３の開口部２４ａ，２４ｂからキャパシタ溝２６ａ，２６ｂ内にも下部電極２７，強誘電体膜２８、上部電極２９が順に堆積されるため、キャパシタ溝２６ａ，２６ｂ内に下部電極２７、強誘電体膜２８、上部電極２９からなる強誘電体キャパシタ３０ａ，３０ｂが自己整合的に形成される。
【００４１】
次に、図１５に示すように、例えばＣＭＰやリフトオフにより、層間絶縁膜２２上のピンホールマスク層２３，下部電極２７，強誘電体膜２８，上部電極２９が除去される。
【００４２】
次に、図１６に示すように、層間絶縁膜２２及びキャパシタ３０ａ，３０ｂ上に層間絶縁膜３１が形成される。次に、層間絶縁膜３１が選択的に除去され、コンタクトホール３２ａ，３２ｂ形成される。その後、例えば６５０℃の酸素雰囲気中に１時間などの条件で、高温の酸素アニールが行われる。次に、コンタクトホール３２ａ，３２ｂ内に金属材が埋め込まれて平坦化され、コンタクト３４ａ，３４ｂが形成される。
【００４３】
次に、図１７に示すように、コンタクト１７ａ，１７ｂに接続するコンタクト３４ｃ，３４ｄが形成される。次に、コンタクト３４ｃ，３４ｄとコンタクト３４ａ，３４ｂとを接続する配線３５ａ，３５ｂがそれぞれ形成される。
【００４４】
上記第２の実施形態によれば、上記第１の実施形態と同様の効果を得ることができるだけでなく、さらに次のような効果も得ることができる。
【００４５】
従来、ＴＣ並列ユニット直列接続型構造をドライエッチング技術により形成する場合、キャパシタへのダメージやフェンスによるリークの問題の他に、リソグラフィ工程が２工程も必要であるという問題があった。これに対し、第２の実施形態では、ドライエッチング技術を用いないため、キャパシタへのダメージやフェンスによるリークの問題を回避できるだけでなく、リソグラフィ工程を１回に減らすことができるため、コストを削減することもできる。
【００４６】
［第３の実施形態］
第３の実施形態は、第２の実施形態の変形例であり、ＴＣ並列ユニット直列接続型の構造において、強誘電体キャパシタの上部電極へのコンタクトとソース／ドレイン上のコンタクトプラグへのコンタクトとを一括形成する例である。
【００４７】
図１８は、本発明の第３の実施形態に係る強誘電体記憶装置の断面図を示す。強誘電体キャパシタ３０ａ，３０ｂの上部電極２９とソース／ドレイン拡散層１４上のコンタクト１７ａ，１７ｂとを接続する際、第２の実施形態では、コンタクト３４ａ，３４ｂ，３４ｃ，３４ｄ及び配線３５ａ，３５ｂを用いていたのに対し、第３の実施形態では、コンタクト３４ａ，３４ｂのみを用いる。
【００４８】
具体的には、上部電極２９に隣接してコンタクト３４ａ，３４ｂを設けることで、このコンタクト３４ａ，３４ｂを用いて上部電極２９とコンタクト１７ａ，１７ｂとが接続されている。この際、下部電極２７の幅よりも上部電極２９の幅の方が大きくし、上部電極２９が下部電極２７を覆うように形成するため、コンタクト１７ａ，１７ｂには下部電極２７は接触せずに上部電極２９のみ接触するようになっている。
【００４９】
図１９乃至図２３は、本発明の第３の実施形態に係る強誘電体記憶装置の製造工程の断面図を示す。以下に、第３の実施形態に係る強誘電体記憶装置の製造方法について説明する。
【００５０】
まず、図２乃至図６に示すように、第１の実施形態と同様、コンタクト２１ａ，２１ｂ，２１ｃ及び層間絶縁膜１６上に層間絶縁膜２２が形成され、この層間絶縁膜２２上にピンホールマスク層２３が形成される。
【００５１】
次に、図１９に示すように、ピンホールマスク層２３が所定のパターンに加工され、開口部２４ａ，２４ｂが形成される。その後、このピンホールマスク層２３を用いて、異方性エッチングによって層間絶縁膜２２が除去された後、さらに、等方性エッチングによって層間絶縁膜２２が除去され、キャパシタ溝２６ａ，２６ｂが形成される。
【００５２】
次に、図２０に示すように、スパッタリングにより、ピンホールマスク層２３上に下部電極２７が堆積される。この際、ピンホールマスク層２３の開口部２４ａ，２４ｂからキャパシタ溝２６ａ，２６ｂ内にも下部電極２７が堆積される。
【００５３】
次に、図２１に示すように、等方性エッチングによって層間絶縁膜２２がさらに除去され、幅がさらに大きく広げられたキャパシタ溝２６ａ’，２６ｂ’が形成される。
【００５４】
次に、図２２に示すように、スパッタリングにより、強誘電体膜２８、上部電極２９が順に堆積される。この際、ピンホールマスク層２３の開口部２４ａ，２４ｂからキャパシタ溝２６ａ’，２６ｂ’内にも強誘電体膜２８、上部電極２９が順に堆積されるため、キャパシタ溝２６ａ’，２６ｂ’内に下部電極２７、強誘電体膜２８、上部電極２９からなる強誘電体キャパシタ３０ａ，３０ｂが自己整合的に形成される。
【００５５】
次に、図２３に示すように、例えばＣＭＰやリフトオフにより、層間絶縁膜２２上のピンホールマスク層２３、下部電極２７、強誘電体膜２８、上部電極２９が除去される。
【００５６】
次に、図１８に示すように、層間絶縁膜２２及びキャパシタ３０ａ，３０ｂ上に層間絶縁膜３１が形成される。次に、層間絶縁膜１９，２２，３１及び酸素拡散防止膜１８が選択的に除去され、コンタクトホール３２ａ，３２ｂ形成される。その後、例えば６５０℃の酸素雰囲気中に１時間などの条件で、高温の酸素アニールが行われる。次に、コンタクトホール３２ａ，３２ｂ内に金属材が埋め込まれ。この金属材の上面が平坦化される。これにより、コンタクト３４ａ，３４ｂが自己整合的に形成される。
【００５７】
上記第３の実施形態によれば、上記第１の実施形態の同様の効果を得ることができるだけでなく、さらに次のような効果も得ることができる。
【００５８】
第３の実施形態では、キャパシタ溝２６ａ，２６ｂ内に下部電極２７を形成した後、溝２６ａ，２６ｂよりも幅が広げられた溝２６ａ’，２６ｂ’を形成し、この溝２６ａ’，２６ｂ’内の下部電極２７上に強誘電体膜２８及び上部電極２９を堆積する。このため、下部電極２７を覆うように上部電極２９を形成することができる。これにより、強誘電体キャパシタ３０ａ，３０ｂの上部電極２９とトランジスタ１５ａ，１５ｂのソース／ドレイン拡散層１４上に形成されたコンタクト１７ａ，１７ｂとを電気的に接続させるコンタクト３４ａ，３４ｂを自己整合的に形成できる。従って、第３の実施形態は、第２の実施形態よりも、工程数の削減や強誘電体記憶装置の高集積化が可能となる。
【００５９】
［第４の実施形態］
第４の実施形態は、第１の実施形態における強誘電体キャパシタを３次元キャパシタに変形させたものである。ここで、３次元キャパシタとは、キャパシタを構成する上部電極、強誘電体膜及び下部電極のうち少なくとも一層が、ＸＹ方向に平面的に延在するだけでなく、Ｚ方向にも立体的に延在する構造のキャパシタのことをいう。
【００６０】
図２４は、本発明の第４の実施形態に係る強誘電体記憶装置の断面図を示す。図２４に示すように、第４の実施形態において、第１の実施形態と異なる点は、強誘電体キャパシタ３０が３次元的に形成されている点である。つまり、下部電極２７の膜厚を厚くして、強誘電体キャパシタ３０を三角錐状にすることで、強誘電体膜２８及び上部電極２９が３次元的に形成されるため、３次元キャパシタが実現できる。
【００６１】
尚、このような３次元キャパシタは、第１の実施形態におけるプロセスにおいて、層間絶縁膜２２を厚く堆積し、下部電極２７を厚く堆積させることで実現できる。
【００６２】
上記第４の実施形態によれば、上記第１の実施形態の同様の効果を得ることができるだけでなく、さらに次のような効果も得ることができる。
【００６３】
強誘電体記憶装置の高集積化に伴って強誘電体キャパシタの微細化が進むと、信頼性からより大きな信号量が必要となるため、強誘電体キャパシタの３次元化が必須である。強誘電体キャパシタの３次元化は技術的な困難度が高い。しかし、第４の実施形態によれば、容易に３次元キャパシタ３０が形成できる。このように３次元的に強誘電体キャパシタ３０を形成することによって、実効的に広いキャパシタ面積を実現できるため、微細化したキャパシタにおいても十分な信号量を保持できる。
【００６４】
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。例えば、コンタクトの酸化を防止するために、層間絶縁膜２２を絶縁性の酸素バリア膜との積層構造にしてもよい。すなわち、図２５に示すように、コンタクト２１ａと下部電極２７との電気的な接続を妨げない範囲で、コンタクト２１ａの一部の上に酸素バリア膜４０を形成してもよい。
【００６５】
さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００６６】
【図１】本発明の第１の実施形態に係わる強誘電体記憶装置を示す断面図。
【図２】本発明の第１の実施形態に係わる強誘電体記憶装置の製造工程を示す断面図。
【図３】図２に続く、本発明の第１の実施形態に係わる強誘電体記憶装置の製造工程を示す断面図。
【図４】図３に続く、本発明の第１の実施形態に係わる強誘電体記憶装置の製造工程を示す断面図。
【図５】図４に続く、本発明の第１の実施形態に係わる強誘電体記憶装置の製造工程を示す断面図。
【図６】図５に続く、本発明の第１の実施形態に係わる強誘電体記憶装置の製造工程を示す断面図。
【図７】図６に続く、本発明の第１の実施形態に係わる強誘電体記憶装置の製造工程を示す断面図。
【図８】図７に続く、本発明の第１の実施形態に係わる強誘電体記憶装置の製造工程を示す断面図。
【図９】図８に続く、本発明の第１の実施形態に係わる強誘電体記憶装置の製造工程を示す断面図。
【図１０】図９に続く、本発明の第１の実施形態に係わる強誘電体記憶装置の製造工程を示す断面図。
【図１１】図１０に続く、本発明の第１の実施形態に係わる強誘電体記憶装置の製造工程を示す断面図。
【図１２】本発明の第２の実施形態に係わる強誘電体記憶装置を示す断面図。
【図１３】本発明の第２の実施形態に係わる強誘電体記憶装置の製造工程を示す断面図。
【図１４】図１３に続く、本発明の第２の実施形態に係わる強誘電体記憶装置の製造工程を示す断面図。
【図１５】図１４に続く、本発明の第２の実施形態に係わる強誘電体記憶装置の製造工程を示す断面図。
【図１６】図１５に続く、本発明の第２の実施形態に係わる強誘電体記憶装置の製造工程を示す断面図。
【図１７】図１６に続く、本発明の第２の実施形態に係わる強誘電体記憶装置の製造工程を示す断面図。
【図１８】本発明の第３の実施形態に係わる強誘電体記憶装置を示す断面図。
【図１９】本発明の第３の実施形態に係わる強誘電体記憶装置の製造工程を示す断面図。
【図２０】図１９に続く、本発明の第３の実施形態に係わる強誘電体記憶装置の製造工程を示す断面図。
【図２１】図２０に続く、本発明の第３の実施形態に係わる強誘電体記憶装置の製造工程を示す断面図。
【図２２】図２１に続く、本発明の第３の実施形態に係わる強誘電体記憶装置の製造工程を示す断面図。
【図２３】図２２に続く、本発明の第３の実施形態に係わる強誘電体記憶装置の製造工程を示す断面図。
【図２４】本発明の第４の実施形態に係わる強誘電体記憶装置を示す断面図。
【図２５】本発明の各実施形態に係わる強誘電体記憶装置を示す断面図。
【符号の説明】
【００６７】
１１…シリコン基板、１２…ＳＴＩ領域、１３ａ，１３ｂ，１３ｃ，１３ｄ…ゲート電極、１４…ソース／ドレイン拡散層、１５ａ，１５ｂ，１５ｃ，１５ｄ…トランジスタ、１６，１９，２２，３１…層間絶縁膜、１７ａ，１７ｂ，２１ａ，２１ｂ，２１ｃ，３４，３４ａ，３４ｂ，３４ｃ，３４ｄ…コンタクト、１８…酸素拡散防止膜、２０ａ，２０ｂ，２０ｃ，３２，３２ａ，３２ｂ…コンタクトホール、２３…ピンホールマスク層、２４，２４ａ，２４ｂ…開口部、２５，２６，２６ａ，２６ｂ，２６ａ’，２６ｂ’…キャパシタ溝、２７…下部電極、２８…強誘電体膜、２９…上部電極、３０，３０ａ，３０ｂ…強誘電体キャパシタ、３３…配線溝、３５，３５ａ，３５ｂ…配線、４０…酸素バリア膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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