(57)【要約】【課題】  素子耐圧の確保、並びにオン抵抗及びオフ容量の低減が可能な電界効果トランジスタ及びそれを用いた半導体リレーを提供する。【解決手段】  ＳＯＩ基板の半導体薄膜１２に、Ｐ型ベース層２１、Ｎ＋型ソース層２２、Ｎ＋型ドレイン層２４が形成され、Ｐ型ベース層２１とＮ＋型ドレイン層２４との間に高抵抗なＰ−型ゲートドレイン間オフセット層２３が形成されており、素子耐圧が向上する。Ｐ型ベース層２１の上部に膜厚Ｈ１の第１のゲート酸化膜を介して第１のゲート電極３１ａ、Ｐ−型ゲートドレイン間オフセット層２３の上部により厚い膜厚Ｈ２を有する第２のゲート酸化膜を介して第２のゲート電極３２ａが設けられており、高抵抗なゲートドレイン間オフセット層２３にも第２のゲート電極３２ａにより十分な電界が加わりオン抵抗が低減される。またゲートドレイン間オフセット層２３を設けたことで、ベース層２１のみの距離Ｘ１がゲートドレイン間オフセット層２３まで加えた距離Ｘ２まで拡張され、オフ容量が低減される。【選択図】  図１
2005167155.tif 000002
【特許請求の範囲】
【請求項１】
基板の表面上に設けられた半導体層と、
前記半導体層に形成された第１導電型ベース層と、
前記第１導電型ベース層の表面部分に選択的に形成された第２導電型ソース層と、
前記第１導電型ベース層の表面部分において前記第２導電型ソース層と離間して形成された第２導電型ドレイン層と、
前記第１導電型ベース層と第２導電型ドレイン層との間に形成され、前記第１導電型ベース層より高抵抗の第１導電型ゲートドレイン間オフセット層と、
前記第１導電型ベース層の表面上に、第１のゲート絶縁膜を介して形成された第１のゲート電極と、
少なくとも前記第１導電型ゲートドレイン間オフセット層の表面上に、前記第１のゲート絶縁膜より厚い第２のゲート絶縁膜を介して形成された第２のゲート電極と、
を備えることを特徴とする電界効果トランジスタ。
【請求項２】
前記基板は、半導体基板と、その表面上に形成された絶縁層とを有し、前記半導体層は前記絶縁層の表面上に形成されていることを特徴とする請求項１記載の電界効果トランジスタ。
【請求項３】
前記第２のゲート電極における一部が、絶縁膜を介して前記第１のゲート電極の上部に位置し、他の部分が前記第２のゲート絶縁膜を介して前記第１導電型ゲートドレイン間オフセット層の表面上に位置していることを特徴とする請求項１又は２記載の電界効果トランジスタ。
【請求項４】
前記第１のゲート電極及び前記第２のゲート電極が電気的に接続されており、前記第１のゲート電極と前記第２のゲート電極とに同一のゲート電圧が印加されることを特徴とする請求項１乃至３のいずれかに記載された電界効果トランジスタ。
【請求項５】
前記第１のゲート電極及び前記第２のゲート電極が電気的に分離されており、前記第１のゲート電極と前記第２のゲート電極とにそれぞれ同一又は異なるゲート電圧が印加されることを特徴とする請求項１乃至３のいずれかに記載された電界効果トランジスタ。
【請求項６】
スイッチング制御信号が入力されて発光する発光素子と、
前記発光素子が発光した光を受光し、受光電圧を発生する受光素子と、
前記受光電圧を与えられて駆動される、第１及び第２の電界効果トランジスタであって、
前記第１、第２の電界効果トランジスタは、それぞれ
基板の表面上に設けられた半導体層と、
前記半導体層に形成された第１導電型ベース層と、
前記第１導電型ベース層の表面部分に選択的に形成された第２導電型ソース層と、
前記第１導電型ベース層の表面部分において前記第２導電型ソース層と離間して形成された第２導電型ドレイン層と、
前記第１導電型ベース層と第２導電型ドレイン層との間に形成され、前記第１導電型ベース層より高抵抗の第１導電型ゲートドレイン間オフセット層と、
前記第１導電型ベース層の表面上に、第１のゲート絶縁膜を介して形成された第１のゲート電極と、
少なくとも前記第１導電型ゲートドレイン間オフセット層の表面上に、前記第１のゲート絶縁膜より厚い第２のゲート絶縁膜を介して形成された第２のゲート電極とを備え、
前記第１の電界効果トランジスタの前記第２導電型ドレイン層に電源電圧が入力され、
前記第１及び第２の電界効果トランジスタが有するそれぞれの前記第２導電型ソース層が共通に接続され、前記第１及び第２の電界効果トランジスタが有するそれぞれの第１及び第２のゲート電極が全て共通に接続されており、前記第２導電型ソース層と前記ゲート電極との間に前記受光電圧が印加され、
前記第２の電界効果トランジスタの前記第２導電型ドレイン層に印加された信号を伝達することを特徴とする半導体リレー。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタおよび半導体リレーに関する。
【背景技術】
【０００２】
半導体リレーに代表される高耐圧系電界効果トランジスタには、素子耐圧の向上、並びにオン抵抗（Ｒｏｎ）及びオフ容量（Ｃｏｕｔ）の低減という要求がある。
【０００３】
しかし、電界効果トランジスタにおける素子耐圧の確保、オン抵抗Ｒｏｎ及びオフ容量Ｃｏｕｔの低減の間には、トレードオフが存在する。
【０００４】
例えば、従来の１μｍ程度の厚膜ＳＯＩ（Silicon On Insulator）を用いた４０Ｖ系電界効果トランジスタの断面構造を図６に示す。
【０００５】
半導体基板４０上にシリコン酸化膜４１が形成され、その表面上にＰ型ベース層４３、Ｎ＋型ドレイン層４５、Ｎ−型オフセットドレイン層４２、Ｎ＋型ソース層４４が形成され、Ｐ型ベース層４３上にゲート電極４６が設けられている。
【０００６】
このような従来の電界効果トランジスタでは、オン抵抗Ｒｏｎ及びオフ容量Ｃｏｕｔを共に低減させることができず、Ｃｏｕｔ×Ｒｏｎ＞１０［ｐ・ＦΩ］が限界であった。
【０００７】
ところで、ストレインシリコンが電界効果トランジスタにおけるチャネル移動度を高めることは知られている。しかし、オフ容量Ｃｏｕｔを低減させるために、拡散層を例えば数ｎｍ程度の薄膜で形成しようとすると、素子耐圧を確保することが困難であった。
【０００８】
以下に、従来の半導体リレーに関する技術を開示する文献名を記載する。
【特許文献１】特開平９−３１２３９２号公報。
【０００９】
また、従来のＳＯＩ構造を有する半導体リレーに関する技術を開示する文献名を記載する。
【特許文献２】特開平１１−１８６５６２号公報。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上述したように、従来は素子耐圧を確保すると共に、オン抵抗Ｒｏｎ及びオフ容量Ｃｏｕｔとを低減することが困難であった。
【００１１】
本発明は上記事情に鑑み、素子耐圧の確保、並びにオン抵抗及びオフ容量の低減が可能な電界効果トランジスタ及びそれを用いた半導体リレーを提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明の一態様による電界効果トランジスタは、
基板の表面上に設けられた半導体層と、
前記半導体層に形成された第１導電型ベース層と、
前記第１導電型ベース層の表面部分に選択的に形成された第２導電型ソース層と、
前記第１導電型ベース層の表面部分において前記第２導電型ソース層と離間して形成された第２導電型ドレイン層と、
前記第１導電型ベース層と第２導電型ドレイン層との間に形成され、前記第１導電型ベース層より高抵抗の第１導電型ゲートドレイン間オフセット層と、
前記第１導電型ベース層の表面上に、第１のゲート絶縁膜を介して形成された第１のゲート電極と、
少なくとも前記第１導電型ゲートドレイン間オフセット層の表面上に、前記第１のゲート絶縁膜より厚い第２のゲート絶縁膜を介して形成された第２のゲート電極と、
を備えることを特徴とする。
【００１３】
本発明の一態様による半導体リレーは、
スイッチング制御信号が入力されて発光する発光素子と、
前記発光素子が発光した光を受光し、受光電圧を発生する受光素子と、
前記受光電圧を与えられて駆動される、第１及び第２の電界効果トランジスタであって、
前記第１、第２の電界効果トランジスタは、それぞれ
基板の表面上に設けられた半導体層と、
前記半導体層に形成された第１導電型ベース層と、
前記第１導電型ベース層の表面部分に選択的に形成された第２導電型ソース層と、
前記第１導電型ベース層の表面部分において前記第２導電型ソース層と離間して形成された第２導電型ドレイン層と、
前記第１導電型ベース層と第２導電型ドレイン層との間に形成され、前記第１導電型ベース層より高抵抗の第１導電型ゲートドレイン間オフセット層と、
前記第１導電型ベース層の表面上に、第１のゲート絶縁膜を介して形成された第１のゲート電極と、
少なくとも前記第１導電型ゲートドレイン間オフセット層の表面上に、前記第１のゲート絶縁膜より厚い第２のゲート絶縁膜を介して形成された第２のゲート電極とを備え、
前記第１の電界効果トランジスタの前記第２導電型ドレイン層に電源電圧が入力され、
前記第１及び第２の電界効果トランジスタが有するそれぞれの前記第２導電型ソース層が共通に接続され、前記第１及び第２の電界効果トランジスタが有するそれぞれの第１及び第２のゲート電極が全て共通に接続されており、前記第２導電型ソース層と前記ゲート電極との間に前記受光電圧が印加され、
前記第２の電界効果トランジスタの前記第２導電型ドレイン層に印加された信号を伝達することを特徴とする。
【発明の効果】
【００１４】
本発明の電界効果トランジスタ及びこれを用いた半導体リレーは、ベース層とドレイン層との間にベース層と同一導電型でより高抵抗なゲートドレイン間オフセット層を有し、ベース層上に第１のゲート電極、ゲートドレイン間オフセット層上に第２のゲート電極を有することにより、ベース層とゲートドレイン間オフセット領域とに同時にゲート電圧を印加することができるので、必要な素子耐圧を確保しつつ、オン抵抗並びにオフ容量の低減が可能となる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態について図面を参照して説明する。
【００１６】
（１）実施の形態１
図１に、本発明の実施の形態１による電界効果トランジスタの構成を示す。
【００１７】
半導体基板１０、シリコン酸化膜１１、並びに半導体薄膜１２を有するＳＯＩ（Silicon On Insulator）基板において、半導体薄膜１２にＰ型ベース層２１が形成され、このＰ型ベース層２１の表面部分に選択的にＮ＋型ソース層２２が形成され、Ｎ＋型ソース層２２と離間してＮ＋型ドレイン層２４が形成されている。
【００１８】
Ｐ型ベース層２１とＮ＋型ドレイン層２４との間には、Ｐ型ベース層２１より高抵抗なＰ−型ゲートドレイン間オフセット層２３が形成されている。これにより、素子耐圧が確保される。
【００１９】
さらに、Ｐ型ベース層２１の上部には、図示されていない膜厚Ｈ１を有する第１のゲート酸化膜を介して第１のゲート電極３１ａが設けられ、Ｐ−型ゲートドレイン間オフセット層２３の上部には、前記第１のゲート酸化膜より厚い膜厚Ｈ２を有する図示されていない第２のゲート酸化膜を介して第２のゲート電極３２ａが設けられている。
【００２０】
尚、第１のゲート電極３１ａに印加するゲート電圧と、第２のゲート電極３２ｂに印加するゲート電圧とは、同一あるいは異なっていてもよい。異なる場合にはいずれが高くともよいが、第２のゲート電極３２ｂの方がゲート酸化膜が厚いため、第２のゲート電極３２ｂに印加するゲート電圧の方を高くすることが望ましい。
【００２１】
このような構成を備えた本実施の形態１による電界効果トランジスタは、次のような作用、効果を奏する。
【００２２】
この電界効果トランジスタをオンさせるとき、第１のゲート電極３１ａにゲート電圧を印加し、Ｐ型ベース層２１におけるチャネル領域を開いてＮ＋型ソース層２２とＮ＋型ドレイン層との間を導通させる。
【００２３】
この際に、高抵抗なＰ−型ゲートドレイン間オフセット層２３には、第１のゲート電極３１ａからは十分な電界が加わらないため、オン抵抗Ｒｏｎが大きくなる。本実施の形態１では、Ｐ−型ゲートドレイン間オフセット層２３の上部にも第２のゲート電極３２ａを設けてゲート電圧を印加することで、Ｐ−型ゲートドレイン間オフセット層２３にも十分な電界が加わりオン抵抗Ｒｏｎを低減することができる。
【００２４】
Ｐ−型ゲートドレイン間オフセット層２３を設けたことにより、Ｐ型ベース層２１のみの距離Ｘ１を、Ｐ−型ゲートドレイン間オフセット層２３まで加えた距離Ｘ２まで拡張することができるので、オフ容量Ｃｏｕｔを低減することができる。
【００２５】
また、Ｐ型ベース層２１とＮ＋型ドレイン層２４との間に、高抵抗なＰ−型ゲートドレイン間オフセット層２３を設けることで、Ｐ型ベース層２１の端部に電界集中が発生することを緩和し、素子耐圧を確保することができる。
【００２６】
さらに、第２のゲート電極３２ａは、第１のゲート電極３１ａより膜厚の厚いゲート酸化膜を介して設けることで、素子耐圧の向上に寄与することができる。
【００２７】
従って、本実施の形態１による電界効果トランジスタによれば、オン抵抗及びオフ容量の低減、並びに素子耐圧の向上が可能である。
【００２８】
（２）実施の形態２
図２に、本発明による実施の形態２による電界効果トランジスタの構成を示す。
【００２９】
本実施の形態２は、上記実施の形態１と比較し第１のゲート電極３１ｂと第２のゲート電極３２ｂとが電気的に短絡されている点で相違する。他の上記実施の形態１と同一の構成要素には、同一の番号を付して説明を省略する。
【００３０】
これにより、単一のゲート電圧を用いて、第１のゲート電極３１ｂ並びに第２のゲート電極３２ｂとを駆動することができる。
【００３１】
本実施の形態２においても、上記実施の形態１と同様に、高抵抗なＰ−型ゲートドレイン間オフセット層２３に、第２のゲート電極３２ｂから十分な電界が加わるため、オン抵抗Ｒｏｎが低減される。
【００３２】
同時に、Ｐ−型ゲートドレイン間オフセット層２３を設けたことにより、オフ容量Ｃｏｕｔが低減され、またＰ−型ゲートドレイン間オフセット層２３の存在により、Ｐ型ベース層２１の端部への電界集中が緩和され、素子耐圧が向上する。また、第２のゲート電極３２ａを膜厚の厚いゲート酸化膜を介して設けていることで、素子耐圧の向上に寄与する。
【００３３】
従って、本実施の形態２によれば、上記実施の形態１と同様に、オン抵抗及びオフ容量の低減、並びに素子耐圧の向上が実現される。
【００３４】
（３）実施の形態３
本発明による実施の形態３による電界効果トランジスタの構成を図３に示す。
【００３５】
本実施の形態３は、上記実施の形態１と比較して、第２のゲート電極３２ｃの一方の端部を図示されていない絶縁膜を介して第１のゲート電極３１ｃの上部にまで延在させて、両者が上下に重複する領域を設けた点で相違する。他の上記実施の形態１と同一の構成要素には、同一の番号を付して説明を省略する。
【００３６】
上記実施の形態１では、第１のゲート電極３１ａと第２のゲート電極３２ａとが上下に重複する領域を殆ど有していない。この両者の間が離れていると、ｐ−型ゲートドレイン間オフセット層２３への電圧の印加を十分に行うことができないおそれがある。しかし、第１のゲート電極３１ａのドレイン側の面と、第２のゲート電極３２ａのソース側の面とが一致するように形成することはマスク合わせずれ等により困難である。
【００３７】
そこで、本実施の形態３のように両者が重複する領域を設けることで、面位置を一致させる製造上の困難性が回避されるので、第１、第２のゲート電極３１ｃ、３２ｃを容易に形成することができる。
【００３８】
但し、第１、第２のゲート電極３１ｃ、３２ｃが上下に重複している領域において、両者の間に寄生容量が存在する。よって、特性を重視する場合は上記実施の形態１の方が望ましく、製造上の容易性を重視する場合は本実施の形態３の方が望ましい。
【００３９】
本実施の形態３においても、上記実施の形態１と同様に、ｐ−型ゲートドレイン間オフセット層２３に、第２のゲート電極３２ｃから十分な電界が加わるため、オン抵抗Ｒｏｎが低減される。
【００４０】
同時に、Ｐ−型ゲートドレイン間オフセット層２３によりオフ容量Ｃｏｕｔが低減され、またＰ型ベース層２１の端部への電界集中が緩和されるので、素子耐圧が向上する。また、第２のゲート電極３２ｃを膜厚の厚いゲート酸化膜を介して設けていることで、素子耐圧の向上に寄与する。
【００４１】
従って、本実施の形態３によれば、上記実施の形態１、２と同様に、オン抵抗及びオフ容量の低減、並びに素子耐圧の向上が実現される。
【００４２】
（４）実施の形態４
図４に、本発明の実施の形態４による電界効果トランジスタの構成を示す。
【００４３】
本実施の形態４は、上記実施の形態３に対し、第１のゲート電極３１ｄと第２のゲート電極３２ｄとが電気的に短絡されている点で相違する。他の上記実施の形態３と同一の構成要素には、同一の番号を付して説明を省略する。
【００４４】
本実施の形態４によれば、単一のゲート電圧を用いて、第１のゲート電極３１ｄ及び第２のゲート電極３２ｄを駆動することができる。
【００４５】
本実施の形態４によっても、上記実施の形態３と同様にオン抵抗Ｒｏｎ及びオフ容量Ｃｏｕｔが低減され、また素子耐圧が向上する。
【００４６】
（５）実施の形態５
本発明の実施の形態５による半導体リレーについて、図５を用いて説明する。
【００４７】
発光ダイオード１００の両端に、スイッチング制御信号が入力されて発光する。
【００４８】
複数の受光ダイオード１０１が直列に接続された受光素子リレー１０２が受光し、放電回路１０３を経て、出力段に２つ並列接続されて設けられたＭＯＳＦＥＴ１０４及び１０５のソース、ゲート間に受光電圧が入力される。ＭＯＳＦＥＴ１０４のドレインには電源電圧Ｖccが供給されており、ＭＯＳＦＥＴ１０５のドレインには出力端子１０６が接続されている。
【００４９】
ここで、放電回路１０３はＭＯＳＦＥＴ１０４及び１０５がオフする際にゲート酸化膜に蓄積された電荷を放電し、ゲート電圧を０［Ｖ］にするために設けられている。
【００５０】
ここで、ＭＯＳＦＥＴ１０４、１０５には、上記実施の形態１乃至４のいずれかによる電界効果トランジスタを用いており、それぞれ第１、第２のゲート電極を共通接続している。このような電界効果トランジスタを用いることで、本実施の形態５の半導体リレーによれば、オン抵抗Ｒｏｎ並びにオフ容量Ｃｏｕｔを低減することができると共に、高耐圧化が実現される。
【００５１】
上述した実施の形態はいずれも一例であり、本発明を限定するものではなく、本発明の技術的範囲内において様々に変形することができる。例えば、上記実施の形態における導電型を全て反転させたものであってもよい。
【図面の簡単な説明】
【００５２】
【図１】本発明の第１の実施の形態による電界効果トランジスタの構成を示す縦断面図。
【図２】本発明の第２の実施の形態による電界効果トランジスタの構成を示す縦断面図。
【図３】本発明の第３の実施の形態による電界効果トランジスタの構成を示す縦断面図。
【図４】本発明の第４の実施の形態による電界効果トランジスタの構成を示す縦断面図。
【図５】上記実施の形態１乃至４のいずれかによる電界効果トランジスタを用いて構成した実施の形態５による半導体リレーの回路構成を示した回路図。
【図６】従来の電界効果トランジスタの構成を示す縦断面図。
【符号の説明】
【００５３】
１０  半導体基板
１１  シリコン酸化膜
２１  Ｐ型ベース層
２２  Ｎ＋型ソース層
２３  Ｐ−型オフセット層
２４  Ｎ型ドレイン層
３１ａ〜３１ｄ  第１のゲート電極
３２ａ〜３２ｄ  第２のゲート電極
１００  発光ダイオード
１０１  受光ダイオード
１０２  受光素子リレー
１０３  放電回路
１０４、１０５  ＭＯＳＦＥＴ
１０６  出力端子
【図１】
2005167155.tif 000003
【図２】
2005167155.tif 000004
【図３】
2005167155.tif 000005
【図４】
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【図５】
2005167155.tif 000007
【図６】
2005167155.tif 000008