(57)【要約】【課題】デジタル回路とアナログ回路との間での、クロストークを抑制することができる半導体装置及びその製造方法を提供する。【解決手段】デジタル回路形成領域２とアナログ回路形成領域が形成されているシリコン基板１のデジタル回路形成領域２とアナログ回路形成領域３との間の回路分離領域４に、シリコン基板１の表面から内部にかけてクロストーク防止用の導電部５を形成する。あるいは、回路分離領域４に、シリコン基板１の裏面から内部にかけてクロストーク防止用の導電部５を形成する。導電部５が基板電位となるようにシリコン基板１の裏面に裏面電極１１を形成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
デジタル回路形成領域とアナログ回路形成領域を有する半導体基板であって、
前記デジタル回路形成領域と前記アナログ回路形成領域との間の回路分離領域と、
前記回路分離領域の前記半導体基板の表面から前記半導体基板の内部にかけて形成されたクロストーク防止用の導電部と、
を備えた半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記導電部は複数形成されている半導体装置。
【請求項３】
請求項１または２に記載の半導体装置であって、
前記導電部は、前記アナログ回路形成領域に対向し、かつ交差している方向の前記デジタル回路形成領域よりも長く形成されている半導体装置。
【請求項４】
請求項１乃至３のいずれか一項に記載の半導体装置であって、
デジタル回路形成領域とアナログ回路形成領域を有する半導体基板であって、
前記導電部は、前記デジタル回路形成領域の略周辺を囲うように形成されている半導体装置。
【請求項５】
請求項２または４に記載の半導体装置であって、
前記導電部は、千鳥状に配置されている半導体装置。
【請求項６】
請求項１乃至５のいずれか一項に記載の半導体装置であって、
前記半導体基板の表面に、前記導電部が基板電位となるように電気的接続された電極を有する半導体装置。
【請求項７】
デジタル回路形成領域とアナログ回路形成領域を有する半導体基板であって、
前記デジタル回路形成領域と前記アナログ回路形成領域との間の回路分離領域と、
前記回路分離領域の前記半導体基板の裏面から前記半導体基板の内部にかけて形成されたクロストーク防止用の導電部と、
を備えた半導体装置。
【請求項８】
請求項７に記載の半導体装置であって、
前記導電部は複数形成されている半導体装置。
【請求項９】
請求項７または８に記載の半導体装置であって、
前記導電部は、千鳥状に配置されている半導体装置。
【請求項１０】
請求項７乃至９のいずれか一項に記載の半導体装置であって、
前記導電部は、前記アナログ回路形成領域に対向し、かつ交差している方向の前記デジタル回路形成領域よりも長く形成されている半導体装置。
【請求項１１】
請求項７乃至１０に記載の半導体装置であって、
前記半導体基板の裏面に、前記導電部が基板電位となるように電気的接続された裏面電極が形成された半導体装置。
【請求項１２】
デジタル回路形成領域とアナログ回路形成領域を有する半導体基板であって、
前記デジタル回路形成領域と前記アナログ回路形成領域との間の回路分離領域と、
前記回路分離領域の前記半導体基板の表面から内部にかけて請求項１乃至６のいずれか一項に記載の導電部と、
前記回路分離領域の前記半導体基板の裏面から内部にかけて請求項７乃至１１のいずれか一項に記載の導電部と、
を備えた半導体装置。
【請求項１３】
請求項１乃至１２のいずれか一項に記載の半導体装置であって、
前記導電部は、前記半導体基板の裏面から前記半導体基板の表面へ貫通するように形成されている半導体装置。
【請求項１４】
デジタル回路形成領域とアナログ回路形成領域が形成されている半導体基板における前記デジタル回路形成領域と前記アナログ回路形成領域との間の回路分離領域の表面の少なくとも一部に開口部を有するマスクを形成するマスク形成工程と、
前記回路分離領域表面に凹部を形成する凹部形成工程と、
前記半導体基板の表面と前記凹部に導電性材料を埋め込むように導電層を形成する導電層形成工程と、
前記マスクを除去することにより前記半導体基板の表面に形成された前記導電層を除去するマスク除去工程と、
前記凹部及び前記半導体基板の表面に余分に残存している前記導電層を除去することにより導電部を形成する導電部形成工程と、
を有する半導体装置の製造方法。
【請求項１５】
請求項１４に記載の半導体装置の製造方法であって、
前記凹部形成工程では、前記凹部を複数形成する半導体装置の製造方法。
【請求項１６】
請求項１４または１５に記載の半導体装置の製造方法であって、
前記凹部形成工程での凹部は、前記アナログ回路形成領域に対向し、かつ交差している方向の前記デジタル回路形成領域よりも長い凹部として形成する半導体装置の製造方法。
【請求項１７】
請求項１４乃至１６のいずれか一項に記載の半導体装置の製造方法であって、
前記凹部形成工程では、前記凹部を前記回路分離領域を含む前記デジタル回路形成領域の略周辺に形成する半導体装置の製造方法。
【請求項１８】
請求項１７に記載の半導体装置の製造方法であって、
前記凹部形成工程では、前記凹部を前記回路分離領域を含む前記デジタル回路形成領域の略周辺に千鳥状に形成する半導体装置の製造方法。
【請求項１９】
デジタル回路形成領域とアナログ回路形成領域を有する半導体基板における前記デジタル回路形成領域と前記アナログ回路形成領域との間の回路分離領域の裏面の少なくとも一部に開口部を有するマスクを形成するマスク形成工程と、
前記回路分離領域の裏面に凹部を形成する凹部形成工程と、
前記マスクを除去するマスク除去工程と、
前記半導体基板の裏面と前記凹部に導電性材料を埋め込むように導電層を形成し、導電部及び裏面電極を同時に形成する導電層形成工程と、
を有する半導体装置の製造方法。
【請求項２０】
請求項１９記載の半導体装置の製造方法であって、
前記凹部形成工程では、前記凹部を複数形成する半導体装置の製造方法。
【請求項２１】
請求項１９または２０に記載の半導体装置の製造方法であって、
前記凹部形成工程では、前記凹部を前記アナログ回路形成領域に対向し、かつ交差している方向の前記デジタル回路形成領域よりも長く形成する半導体装置の製造方法。
【請求項２２】
請求項１９乃至２１のいずれか一項に記載の半導体装置の製造方法であって、
前記凹部形成工程では、前記凹部を前記回路分離領域に千鳥状に形成する半導体装置の製造方法。
【請求項２３】
デジタル回路形成領域とアナログ回路形成領域を有する半導体基板における前記デジタル回路形成領域と前記アナログ回路形成領域との間の回路分離領域の表面と裏面の両方に導電部を形成し、
前記回路分離領域の表面に形成される前記導電部は、請求項１４乃至１８のうちいずれか一項に記載の半導体装置の製造方法を用い、前記回路分離領域の裏面に形成される前記導電部は、請求項１９乃至２２のうちいずれか一項に記載の半導体装置の製造方法を用いる半導体装置の製造方法。
【請求項２４】
請求項１９乃至２３のいずれか一項に記載の半導体装置の製造方法であって、
前記凹部形成工程では、前記凹部を前記半導体基板の裏面から前記半導体基板の表面へ貫通するように形成されている半導体装置の製造方法。
【請求項２５】
デジタル回路形成領域とアナログ回路形成領域を有する半導体基板における前記デジタル回路形成領域と前記アナログ回路形成領域との間の回路分離領域の表面の少なくとも一部に開口部を有するマスクを形成するマスク形成工程と、
前記回路分離領域に凹部を形成する凹部形成工程と、
前記マスクを除去するマスク除去工程と、
インクジェット法により、前記凹部に導電性インクを充填する導電性インク充填工程と、
前記半導体基板を熱処理して、前記凹部に充填された導電性インクを導体化させて導電部を形成する導電部形成工程と、
を有する半導体装置の製造方法。
【請求項２６】
デジタル回路形成領域とアナログ回路形成領域を有する半導体基板における前記半導体基板の裏面に裏面電極を形成する裏面電極形成工程と、
前記デジタル回路形成領域と前記アナログ回路形成領域との間の回路分離領域の裏面の少なくとも一部に開口部を有するマスクを形成するマスク形成工程と、
前記回路分離領域の裏面に凹部を形成する凹部形成工程と、
インクジェット法により、前記凹部に導電性インクを充填する導電性インク充填工程と、
前記半導体基板を熱処理して、前記凹部に充填された導電性インクを導体化させて導電部を形成する熱処理工程と、
を有する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル回路とアナログ回路とが形成されている半導体装置に係り、特にデジタル回路とアナログ回路との間におけるクロストークを抑制する半導体装置とその製造方法に関する。
【背景技術】
【０００２】
半導体集積回路の高集積化の要請により、同一の半導体基板内にデジタル回路とアナログ回路を混載するようになってきた。クロック等に起因したデジタル回路で発生した電気的ノイズがアナログ回路に干渉する、いわゆるクロストークが問題となっている。
【０００３】
ここで、クロストークのメカニズムの一例について説明する。デジタル回路が動作すると、電源ラインに比較的大きい電流が流れ込む。その結果、その大電流により電源電圧が変動したり、あるいは、回路を構成するトランジスタの拡散層と半導体基板との間に形成される接合容量が、トランジスタの動作に伴いチャージあるいはディスチャージされる。これらが半導体基板を通じて電気的ノイズを発生させる。このような電気的ノイズが、例えば、アナログ／デジタル変換回路あるいはデジタル／アナログ変換回路が有しているキャパシタの電荷量を変化させ、そのキャパシタの電荷量を基準にしてスイッチングを行っているアナログ回路等に誤差を生じさせる。これにより、アナログ回路等の動作精度が低下する。
【０００４】
このようなデジタル回路の電気的ノイズが起因のクロストークの発生を防止するため、従来はデジタル回路とアナログ回路とは別々のチップとして製造を行っていた。しかし、半導体集積回路の高集積化の要請により、同一の半導体基板内にデジタル回路とアナログ回路を混載する要求が高まっている。
【０００５】
同一の半導体基板に形成されたデジタル回路とアナログ回路との間のクロストークの発生を防止するために、以下のような方法が提案されている。例えば、特許文献１においては、デジタル回路とアナログ回路の間の回路分離層にｐｎ接合層を形成している。また、特許文献２及び特許文献３においては、デジタル回路あるいはアナログ回路が形成されている領域の直下に導電性の埋め込み層、あるいは低抵抗の不純物領域を形成している。また、特許文献４においては、高抵抗のエピタキシャル層にデジタル回路とアナログ回路を形成し、デジタル回路とアナログ回路との間の分離層の部分に低抵抗の不純物領域を形成している。
【０００６】
【特許文献１】特開平１１−２２４９３２号公報
【特許文献２】特開２０００−５８８４４号公報
【特許文献３】特開平１０−１２７１７号公報
【特許文献４】特開２００２−１３４７０２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところが、上記に記載した各特許文献において、デジタル回路とアナログ回路との間のクロストークを防止する機能を有していても、以下に示す点が問題となる懸念がある。まず、特許文献１の場合、クロストーク防止対策として分離層にｐｎ接合層を形成することは、工程が複雑になる懸念があることや、ｐｎ接合層自体が半導体基板内で面積を消費してしまい、高集積化に対応できない可能性がある。また、特許文献２及び３については、デジタル回路あるいはアナログ回路の直下に導電層を形成するが、低抵抗の不純物領域により導電層を形成する場合には、回路が形成される半導体基板の深い部分に多量のイオンを打ち込まなければならないため、半導体基板表面が荒れる可能性があり、回路を形成する半導体素子の形成に悪影響を及ぼす。また、回路が形成される半導体基板の直下に導電体を金属等で形成するのは製造工程が複雑になる等の問題があり、また、金属導電層から半導体基板に悪影響を及ぼす不純物が導入される懸念もある。また、特許文献４については、分離層に導電層を形成しているが、回路を形成する層は高抵抗のエピタキシャル層で形成されており、通常の半導体基板、例えばシリコン基板において実現しているわけではない。
【０００８】
本発明の目的は、デジタル回路とアナログ回路との間のクロストークを抑制することができる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明は、デジタル回路形成領域とアナログ回路形成領域を有する半導体基板であって、前記デジタル回路形成領域と前記アナログ回路形成領域との間の回路分離領域と、前記回路分離領域の前記半導体基板の表面から前記半導体基板の内部にかけて形成されたクロストーク防止用の導電部とを備えたことを要旨とする。
この構成によれば、デジタル回路形成領域とアナログ回路形成領域との間の回路分離領域の表面に導電部を形成することにより、主にデジタル回路形成領域から発生するクロストークの発生源となる電気的ノイズが、半導体基板表面あるいは内部の電位よりも低くなっている導電部に引き寄せられる可能性が高くなる。その結果、電気的ノイズはアナログ回路形成領域に到達する可能性が低くなるため、クロストークの発生を抑制することができる。また、導電部の面積を調整することにより、クロストーク防止のために使用される半導体基板の表面の面積を抑制することができる。したがって、アナログ回路とデジタル回路の混載した半導体装置の高集積化に有利となる。
【００１０】
また、本発明は、前記導電部は複数形成されていることを要旨とする。
この構成によれば、電気的ノイズを捉える導電部は、１つの領域ではなく複数で形成されていてもよい。複数で導電部が形成されることにより、電気的ノイズを捉える効率が高くなる。
【００１１】
また、本発明は、前記導電部は、前記アナログ回路形成領域に対向し、かつ交差している方向の前記デジタル回路形成領域よりも長く形成されていることを要旨とする。
この構成によれば、電気的ノイズの発生源であるデジタル回路が形成されている領域よりも長い導電部を形成することにより電気的ノイズを導電部に捉える確率が高くなり、その結果、クロストークの発生を抑制することができる。
【００１２】
また、本発明は、前記導電部は、前記デジタル回路形成領域の略周辺を囲うように形成されていることを要旨とする。
この構成によれば、電気的ノイズの発生源であるデジタル回路形成領域を囲うように導電部を形成することにより、電気的ノイズを導電部にさらに捉えることができる。その結果、クロストークの発生を抑制することができる。
【００１３】
また、本発明は、前記導電部は、千鳥状に配置されていることを要旨とする。
この構成によれば、導電部を千鳥状に形成することにより、導電部形成時の半導体基板の強度の低下を低減することができる。したがって、製造工程を安定化させることができ、工程不良を低減することができる。複数で導電部が形成されることにより、電気的ノイズを捉える効率が高くなる。また、アナログ回路形成領域に対向する方向における導電部間の隙間を少なくする等、導電部の分布密度を高くすることができる。その結果、クロストークの発生をさらに抑制することができる。
【００１４】
また、本発明は、前記半導体基板の表面に、前記導電部が基板電位となるように電気的接続された電極を有することを要旨とする。
この構成によれば、導電部を基板電位となるような電極を有することにより、導電部は確実に半導体基板よりも低抵抗となり、デジタル回路等から発生する電気的ノイズを導電部に捉えることができ、クロストークの発生をより抑制することができる。
【００１５】
また、本発明は、デジタル回路形成領域とアナログ回路形成領域を有する半導体基板であって、前記デジタル回路形成領域と前記アナログ回路形成領域との間の回路分離領域と、前記回路分離領域の前記半導体基板の裏面から前記半導体基板の内部にかけて形成されたクロストーク防止用の導電部とを備えたことを要旨とする。
この構成によれば、デジタル回路形成領域とアナログ回路形成領域との間の回路分離領域の裏面に導電部を形成しても、電気的ノイズを導電部により捉えることができる。その結果、クロストークの発生を抑制することができる。
【００１６】
また、本発明は、前記導電部は複数形成されていることを要旨とする。
この構成によれば、電気的ノイズを捉える導電部は、１つの領域ではなく複数で形成されていてもよい。複数の導電部が形成されることにより、電気的ノイズを捉える効率が高くなる。
【００１７】
また、本発明は、前記導電部は、千鳥状に配置されていることを要旨とする。
導電部を千鳥状に形成することにより、導電部形成時の半導体基板の強度の低下を低減することができる。したがって、製造工程を安定化させることができ、工程不良を低減することができる。複数で導電部が形成されることにより、電気的ノイズを捉える効率が高くなる。その結果、クロストークの発生を抑制することができる。また、アナログ回路形成領域に対向する方向における導電部間の隙間を少なくする等、導電部の分布密度を高くすることができる。その結果、クロストークの発生をさらに抑制することができる。
【００１８】
また、本発明は、前記導電部は、前記アナログ回路形成領域に対向し、かつ交差している方向の前記デジタル回路形成領域よりも長く形成されていることを要旨とする。
この構成によれば、電気的ノイズの発生源であるデジタル回路形成領域よりも長い導電部を形成することにより電気的ノイズを導電部に捉える確率が高くなり、その結果、クロストークの発生を抑制することができる。
【００１９】
また、本発明は、前記半導体基板の裏面に、前記導電部が基板電位となるように電気的接続された裏面電極が形成されたことを要旨とする。
この構成によれば、導電部を基板電位となるような裏面電極を有することにより、導電部は確実に半導体基板よりも低抵抗となり、デジタル回路等から発生する電気的ノイズを導電部に捉えることができ、クロストークの発生をより抑制することができる。
【００２０】
また、本発明は、デジタル回路形成領域とアナログ回路形成領域を有する半導体基板であって、前記デジタル回路形成領域と前記アナログ回路形成領域との間の回路分離領域と、前記半導体基板の表面から内部にかけて上記に記載の導電部と、前記半導体基板の裏面から内部にかけて上記に記載の導電部とを備えたことを要旨とする。
この構成によれば、デジタル回路形成領域とアナログ回路形成領域との間の回路分離領域での半導体基板表面と裏面の両方に導電部を形成することにより、より確実に電気的ノイズを導電部に捉えることができる。その結果、クロストークの発生をよりよく抑制することができる。
【００２１】
また、本発明は、前記導電部は、前記半導体基板の裏面から前記半導体基板の表面へ貫通するように形成されていることを要旨とする。
この構成によれば、半導体基板を貫通するように導電部を形成することにより、デジタル回路から主に発生する電気的ノイズが半導体基板表面を通っても、あるいは半導体基板の内部を通っても、確実に捉えることができる。その結果、クロストークの発生をよりよく抑制することができる。
【００２２】
また、本発明は、デジタル回路形成領域とアナログ回路形成領域が形成されている半導体基板における前記デジタル回路形成領域と前記アナログ回路形成領域との間の回路分離領域の表面の少なくとも一部に開口部を有するマスクを形成するマスク形成工程と、前記回路分離領域表面に凹部を形成する凹部形成工程と、前記半導体基板の表面と前記凹部に導電性材料を埋め込むように導電層を形成する導電層形成工程と、前記マスクを除去することにより前記半導体基板の表面に形成された前記導電層を除去するマスク除去工程と、前記凹部及び前記半導体基板の表面に余分に残存している前記導電層を除去することにより導電部を形成する導電部形成工程とを有することを要旨とする。
この方法によれば、本半導体装置の他の製造工程での条件が許す限り、導電部を形成するための凹部を所望の形状、大きさに形成することができる。また、デジタル回路形成領域とアナログ回路形成領域との間の回路分離領域の表面に導電部を形成することにより、電気的ノイズを導電部に捉える確率が高くなり、その結果、クロストークの発生を抑制することができる。
【００２３】
また、本発明は、前記凹部形成工程では、前記凹部を複数形成することを要旨とする。
この方法によれば、複数の溝部で導電部が形成されることにより、電気的ノイズを捉える効率が高くなる。
【００２４】
また、本発明は、前記凹部形成工程では、前記凹部を前記アナログ回路形成領域に対向し、かつ交差している方向の前記デジタル回路形成領域よりも長い凹部として形成することを要旨とする。
この方法によれば、電気的ノイズの発生源であるデジタル回路が形成されている領域よりも長い導電部を形成することにより電気的ノイズを導電部に捉える確率が高くなり、その結果、クロストークの発生を抑制することができる。
【００２５】
また、本発明は、前記凹部形成工程では、前記凹部を前記回路分離領域を含む前記デジタル回路形成領域の略周辺に形成することを要旨とする。
この方法によれば、電気的ノイズの発生源であるデジタル回路形成領域を囲うように導電部を形成することにより、電気的ノイズを導電部により捉えることができる。これにより、クロストークの発生を抑制することができる。
【００２６】
また、本発明は、前記凹部形成工程での凹部は、前記回路分離領域を含む前記デジタル回路形成領域の略周辺に千鳥状に形成することを要旨とする。
この方法によれば、回路分離領域を含む前記デジタル回路形成領域の周辺に千鳥状に形成することにより、電気的ノイズをさらに捉えることができるので、クロストークの発生を抑制することができる。また、アナログ回路形成領域に対向する方向における導電部間の隙間を少なくする等、導電部の分布密度を高くすることができる。その結果、クロストークの発生をさらに抑制することができる。
【００２７】
また、本発明は、デジタル回路形成領域とアナログ回路形成領域を有する半導体基板における前記デジタル回路形成領域と前記アナログ回路形成領域との間の回路分離領域の裏面の少なくとも一部に開口部を有するマスクを形成するマスク形成工程と、前記回路分離領域の裏面に凹部を形成する凹部形成工程と、前記マスクを除去するマスク除去工程と、前記半導体基板の裏面と前記凹部に導電性材料を埋め込むように導電層を形成し、導電部及び裏面電極を同時に形成する導電層形成工程とを有することを要旨とする。
この方法によれば、回路分離領域の裏面に導電部を形成することにより、導電部を形成する各工程での悪影響を半導体表面に与えないようにすることができる。また、本半導体装置の他の製造工程での条件が許す限り、導電部を形成するための凹部を所望の形状、大きさに形成することができる。また、回路分離領域の裏面に導電部を形成することにより、電気的ノイズを導電部により捉えることができる。その結果、クロストークの発生を抑制することができる。また、導電部と裏面電極を同時に形成することにより、製造工程を簡略化することができる。
【００２８】
また、本発明は、前記凹部形成工程では、前記凹部を複数形成することを要旨とする。
この方法によれば、導電部を形成する各工程での悪影響を半導体表面に与えないようにすることができる。また、導電部を形成する凹部を複数で形成することにより、電気的ノイズを捉える効率が高くなる。
【００２９】
また、本発明は、前記凹部形成工程では、前記凹部を前記アナログ回路形成領域に対向し、かつ交差している方向の前記デジタル回路形成領域よりも長く形成することを要旨とする。
この方法によれば、導電部を形成する各工程での悪影響を半導体表面に与えないようにすることができる。また、電気的ノイズの発生源であるデジタル回路が形成されている領域よりも長い導電部を形成することにより電気的ノイズを導電部に捉える確率が高くなり、その結果、クロストークの発生を抑制することができる。
【００３０】
また、本発明は、前記凹部形成工程では、前記凹部を前記回路分離領域に千鳥状に形成することを要旨とする。
この方法によれば、導電部を形成する各工程での悪影響を半導体表面に与えないようにすることができる。また、回路分離領域を含む前記デジタル回路の周辺に千鳥状に形成することにより、半導体装置の製造工程における半導体基板の強度を保つことができる。また、デジタル回路の周辺を囲うように形成された導電部を千鳥状に形成しても電気的ノイズを捉えることができるので、クロストークの発生を抑制することができる。また、アナログ回路形成領域に対向する方向における導電部間の隙間を少なくする等、導電部の分布密度を高くすることができる。その結果、クロストークの発生をさらに抑制することができる。
【００３１】
また、本発明は、デジタル回路形成領域とアナログ回路形成領域を有する半導体基板における前記デジタル回路形成領域と前記アナログ回路形成領域との間の回路分離領域の表面と裏面の両方に導電部を形成し、前記回路分離領域の表面に形成される前記導電部は、上記に記載の半導体装置の製造方法を用い、前記回路分離領域の裏面に形成される前記導電部は、上記に記載の半導体装置の製造方法を用いることを要旨とする。
この方法によれば、デジタル回路形成領域とアナログ回路形成領域との間の回路分離領域での半導体基板表面と裏面の両方に導電部を形成することにより、より確実に電気的ノイズを導電部に捉えることができる。その結果、クロストークの発生をよりよく抑制することができる。
【００３２】
また、本発明は、前記凹部形成工程では、前記凹部を前記半導体基板の裏面から前記半導体基板の表面へ貫通するように形成されていることを要旨とする。
この方法によれば、導電部を形成する各工程での悪影響を半導体表面に与えないようにすることができる。また、半導体基板を貫通するように凹部を形成することにより、デジタル回路から主に発生する電気的ノイズが半導体基板表面を通っても、あるいは半導体基板の内部を通っても、確実に捉えることができる。その結果、クロストークの発生をよりよく抑制することができる。
【００３３】
また、本発明は、デジタル回路形成領域とアナログ回路形成領域を有する半導体基板における前記デジタル回路形成領域と前記アナログ回路形成領域との間の回路分離領域の表面の少なくとも一部に開口部を有するマスクを形成するマスク形成工程と、前記回路分離領域に凹部を形成する凹部形成工程と、前記マスクを除去するマスク除去工程と、インクジェット法により、前記凹部に導電性インクを充填する導電性インク充填工程と、前記半導体基板を熱処理して、前記凹部に充填された導電性インクを導体化させて導電部を形成する導電部形成工程とを有することを要旨とする。
この方法によれば、導電部を形成するための凹部に、所望の導電性インクをインクジェット法で充填させることにより、よりよく導電部を形成することができる。特に凹部の深さが大きくなると、例えば、ＰＶＤ（Physical Vapor Deposition）法やＣＶＤ（Chemical Vapor Deposition）法で凹部に導電性材料を充填させるのは困難となる。しかし、インクジェット法においては、インクジェットヘッドから導電性インクを打ち出すことにより凹部に導電性材料を形成することが可能となる。
【００３４】
また、本発明は、デジタル回路形成領域とアナログ回路形成領域を有する半導体基板における前記半導体基板の裏面に裏面電極を形成する裏面電極形成工程と、前記デジタル回路形成領域と前記アナログ回路形成領域との間の回路分離領域の裏面の少なくとも一部に開口部を有するマスクを形成するマスク形成工程と、前記回路分離領域の裏面に凹部を形成する凹部形成工程と、インクジェット法により、前記凹部に導電性インクを充填する導電性インク充填工程と、前記半導体基板を熱処理して、前記凹部に充填された導電性インクを導体化させて導電部を形成する熱処理工程とを有することを要旨とする。
この方法によれば、導電部を形成するための凹部に、所望の導電性インクをインクジェット法で充填させることにより、よりよく導電部を形成することができる。特に凹部の深さが大きくなると、例えば、ＰＶＤ（Physical Vapor Deposition）法やＣＶＤ（Chemical Vapor Deposition）法で凹部に導電性材料を充填させるのは困難となる。しかし、インクジェット法においては、インクジェットヘッドから導電性インクを打ち出すことにより凹部に導電性材料を形成することが可能となる。
【発明を実施するための最良の形態】
【００３５】
（第１実施形態）
第１実施形態について、図１〜図３を用いて説明する。
図１は本実施形態での半導体装置の断面模式図を示している。半導体基板としてはシリコン基板１を用いており、同図では左側にデジタル回路形成領域２、右側にアナログ回路形成領域３が示されている。デジタル回路形成領域２とアナログ回路形成領域３の間を回路分離領域４が形成されている。回路分離領域４の中央付近にクロストーク防止用の導電部５が形成されている。
【００３６】
図１（ｂ）は半導体装置の平面模式図を示している。左側にデジタル回路形成領域２、右側にアナログ回路形成領域３が形成されている。デジタル回路形成領域２とアナログ回路形成領域３の間の回路分離領域４の中央に矩形形状のクロストーク防止用の導電部５が形成されている。また、導電部５は、その下に形成されている電極６と電気配線で接続されている。電極６は、基板電位と同電位となっている。電極６を、本明細書では基板電位取得用電極と称する。
【００３７】
次に本実施形態における半導体装置の製造工程を説明する。
図２（ａ）はアナログ回路とデジタル回路が形成されたシリコン基板１を示している。同図では左側にデジタル回路形成領域２、右側にアナログ回路形成領域３が示されている。デジタル回路形成領域２とアナログ回路形成領域３の間を回路分離領域４が形成されている。
【００３８】
図２（ｂ）は、マスク形成工程を示している。シリコン基板１上にフォトレジスト７を形成し、フォトリソグラフィ法によりフォトレジスト７をパターン形成し、開口部７ａを形成する。このフォトレジスト７が凹部８（図２（ｃ）参照）を形成するためのマスクとなる。本実施形態では、フォトレジスト７に開口部７ａは、回路分離領域４の中央近傍に形成される。なお、フォトレジスト７の代わりに、例えば、樹脂ペースト等を用いることもできる。
【００３９】
図２（ｃ）は、凹部形成工程を示している。フォトレジスト７をマスクとしてドライエッチング法により、回路分離領域４を形成している材料を除去する。ここで、回路分離領域４は、例えば、酸化シリコン層や高抵抗化したシリコン基板等で構成されている場合もある。これにより回路分離領域４内の中央近傍に導電部５を形成するための凹部８が形成される。なお、凹部８の形状や大きさによっては、ドライエッチング法ではなく、ウェットエッチング法でも形成することができる。
【００４０】
図３（ａ）は、導電層形成工程を示している。導電層９は、ＣＶＤ（Chemical Vapor Deposition）法によりタングステン層９を凹部８内に埋め込むようにして、シリコン基板１の表面に形成する。
【００４１】
なお、導電層９の形成は、上記の他にスパッタリング法、真空蒸着法、めっき法等でも形成することができる。また、導電層９の材料としてはタングステンの他に、アルミニウム、銅、金、銀、チタン、あるいはその化合物等を用いることもできる。
【００４２】
図３（ｂ）は、マスク除去工程を示している。マスクとしてのフォトレジスト７を剥離することにより、フォトレジスト７の上に形成された導電層９としてのタングステン層も同時に除去される。
【００４３】
図３（ｃ）は、導電層除去工程を示している。フォトレジスト７の除去後に、凹部８上に余分に残存している導電層９をドライエッチング法により除去する。これにより、凹部８内にのみ導電層９が残り、この導電層９が導電部５となる。なお、導電層９の除去は、ドライエッチング法の代わりにＣＭＰ（Chemical Vapor Deposition）法を用いてより高精度に除去することもできる。
【００４４】
次に、本実施形態の作用について説明する。クロストークの原因となる電気的ノイズは、主にデジタル回路形成領域２のデジタル回路から発生する。デジタル回路から発生した電気的ノイズは、回路分離領域４に形成された導電部５に捉えられる。導電部５は、電気抵抗がシリコン基板１等よりも低いため、すなわち電位が低いため、電気的ノイズが引き寄せられるからである。したがって、アナログ回路形成領域３に形成されたアナログ回路には電気的ノイズが到達する確率が低くなる。これにより、デジタル回路から発生する電気的ノイズによるクロストークを抑制することができる。さらに、本実施形態では導電部５は、基板電位取得電極６と電気的に接続されているので、ほぼ確実に導電部５の電位を低くすることができる。したがって、さらにクロストークの発生を抑制することができる。ここで、導電部５は、０．２μｍ以上１００μｍ以下で形成する。望ましくは０．５μｍ以上７０μｍ以下、さらに望ましくは１μｍ以上５０μｍ以下で形成する。シリコン基板１の表面に形成される導電部５の深さが０．２μｍ未満の場合、シリコン基板１の内部を通るクロストークの発生源である電気的ノイズを捉える確率が低下し、クロストークの防止を十分に果たせない可能性が高くなる。また、導電部５の深さが１００μｍを超えて形成された場合、シリコン基板１の強度が低下し、製造工程でのシリコン基板１の強度低下による不良が多発する可能性が高くなる。したがって、導電部の深さは０．２μｍ以上１００μｍ以下で形成することが望ましい。
【００４５】
第１実施形態の効果について以下に記載する。
（１）回路分離領域４の表面に導電部５を形成することにより、主にデジタル回路形成領域２から発生するクロストークの発生源となる電気的ノイズが、シリコン基板１の表面あるいは内部の電位よりも低くなっている導電部５に引き寄せられる可能性が高くなる。その結果、電気的ノイズはアナログ回路形成領域３に到達する可能性が低くなるため、クロストークの発生を抑制することができる。
（２）導電部５を基板電位となるような基板電位取得電極６を有することにより、導電部５は確実にシリコン基板１よりも低抵抗となり、デジタル回路形成領域２から発生する電気的ノイズを導電部５に捉えることができ、クロストークの発生を抑制することができる。
（３）導電部５を形成するための凹部８を所望の形状、大きさに形成することができる。また、回路分離領域４の表面に導電部５を形成することにより、電気的ノイズを導電部５に捉える確率が高くなり、その結果、クロストークの発生を抑制することができる。
（４）導電部５の深さを０．２μｍ以上１００μｍ以下で形成しているので、製造工程も安定化し、また、クロストークを十分に防止することができる。
【００４６】
（第２実施形態）
第２実施形態について、図４を用いて説明する。
図４（ａ）は、本実施形態における半導体装置の断面図を示している。シリコン基板１の表面に形成されているデジタル回路形成領域２とアナログ回路形成領域３の間の回路分離領域４に導電部５が複数の領域に形成されている。同図では、導電部５は３つの領域で構成されている。導電部５の断面方向の深さは０．２μｍ以上１００μｍ以下で形成されている。
【００４７】
図４（ｂ）は、本実施形態における半導体装置の平面図を示している。導電部５は３つの矩形で構成されている。導電部５を構成する矩形の長手方向の長さは、アナログ回路形成領域３に対向するデジタル回路形成領域２よりも長く形成されている。
【００４８】
本実施形態における半導体装置の製造方法は、第１実施形態とほぼ同様である、第１実施形態との違いは凹部の平面形状の違いである。すなわち、フォトレジストパターン形成工程でのフォトレジスト７の開口部７ａを所望の位置に形成することにより、導電部５の形状を決定できる。また、凹部８を複数の矩形で形成することにより、凹部８の形成によるシリコン基板１の強度の低下を抑制することができる。
【００４９】
本実施形態の作用について説明する。導電部５が回路分離領域４に複数で形成されていることにより、デジタル回路から発生する電気的ノイズを捉える確率が高くなる。したがって、クロストークをより抑制することができる。また、アナログ回路形成領域３に対向するデジタル回路形成領域２よりも導電部５を長く形成しているので、電気的ノイズをより確実に捉えることができる。したがって、クロストークをより抑制することができる。
【００５０】
第２実施形態でも第１実施形態と同様の効果（１）〜（４）が得られる。さらに以下の効果も得られる。
（５）電気的ノイズを捉える導電部５は、１つの領域ではなく複数の矩形で形成されているので、電気的ノイズを捉える効率が高くなる。したがって、クロストークをより抑制することができる。
（６）アナログ回路形成領域３に対向するデジタル回路形成領域２よりも導電部５を長く形成することにより電気的ノイズを導電部５に捉える確率が高くなり、その結果、クロストークの発生を抑制することができる。
（７）導電部５を複数の矩形で形成することにより、製造工程でのシリコン基板１の強度の劣化を抑制することができる。
【００５１】
（第３実施形態）
第３実施形態について、図５を用いて説明する。
図５は、本実施形態における半導体装置の平面模式図である。導電部５は、回路分離領域４を含むデジタル回路形成領域２を囲うように形成されている。ただし、アナログ回路形成領域３と対向していない反対側に一部、導電部５を形成されない領域がある。また、シリコン基板１の所望の領域に基板電位取得電極６が形成されている。基板電位取得電極６は導電部５と電気的に接続されている。
【００５２】
本実施形態における半導体装置の製造方法は、第１実施形態とほぼ同様である、第１実施形態との違いは凹部の平面形状の違いである。すなわち、フォトレジストパターン形成工程でのフォトレジスト７の開口部７ａを所望の位置に形成することにより、導電部５の形状を決定できる。
【００５３】
本実施形態の作用について説明する。デジタル回路形成領域２を導電部５で囲うことにより、デジタル回路周辺から発生する電気的ノイズをより確実に捉えることができる。また、導電部５は、基板電位取得電極６と電気的接続されているので、電気的ノイズをより確実に捉えることができる。したがって、クロストークをより抑制することができる。
【００５４】
第３実施形態でも第１実施形態と同様の効果（１）〜（４）が得られる。さらに以下の効果も得られる。
（８）電気的ノイズの発生源であるデジタル回路が形成されている領域を囲うように導電部５を形成することにより、電気的ノイズを導電部により捉えることができる。その結果、クロストークの発生を抑制することができる。
【００５５】
（第４実施形態）
第４実施形態について、図６〜図８を用いて説明する。
図６は、本実施形態における半導体装置の平面模式図を示している。導電部５は、回路分離領域４を含むデジタル回路形成領域２の周辺に形成されている。また、導電部５は、一辺が５〜５０μｍの正方形状であり、複数の領域に形成されている。また、複数の領域に形成されている導電部５は千鳥状に配置されている。
【００５６】
本実施形態における半導体装置の製造方法は、第１実施形態とほぼ同様である、第１実施形態との違いは凹部の平面形状の違いである。すなわち、フォトレジストパターン形成工程でのフォトレジスト７の開口部７ａを所望の位置に形成することにより、導電部５の形状を決定できる。ただし、導電部５のアスペクト比（導電部を形成する凹部の深さ／凹部の開口径）が大きくなると、第１実施形態で説明した半導体装置の製造工程では、導電部５の形成が困難となる可能性が高くなる。したがって、本実施形態では以下の図７及び図８で説明するインクジェット法を用いた製造方法で形成するのが好ましい。以下に、インクジェット法を用いた製造方法について説明する。
【００５７】
図７（ａ）は、半導体基板の表面にアナログ回路とデジタル回路が形成された半導体基板を示しており、第１実施形態の図２（ａ）と同様である。
【００５８】
図７（ｂ）は、マスク形成工程を示している。この工程も、第１実施形態での図２（ｂ）と同様である。フォトレジスト７のシリコン基板１の表面でのパターンは、デジタル回路形成領域２を囲うように、複数の正方形状の開口部７ａを形成し、その複数の開口部７ａは千鳥状に形成されている。
【００５９】
図７（ｃ）は、凹部形成工程を示している。この工程は、第１実施形態での図２（ｃ）と同様である。なお、アスペクト比の高い凹部８を形成する場合には、ドライエッチングの条件が厳しくなるため、フォトレジスト７だけではマスクとして耐えられない場合がある。そのような場合には、フォトレジスト７の形成前にハードマスク（図示せず）を形成する。ハードマスクは、一般的に酸化シリコン層あるいは窒化シリコン層等が用いられるが、ドライエッチングの条件にフォトレジスト７よりも耐性を有する層を形成すればよい。フォトレジスト７がドライエッチングによりマスクとしての機能を失っても、ハードマスクがあることにより、深く凹部８を形成することができる。すなわち、アスペクト比の高い凹部８を形成することができる。また、凹部８を複数の正方形状の領域で形成することにより、凹部８の形成によるシリコン基板１の強度の低下を抑制することができる。
【００６０】
図８（ａ）は、マスク除去工程を示している。シリコン基板１の表面に形成されたフォトレジスト７を硫酸等で剥離する。また、シリコン基板１の表面や特に凹部８内に残留している可能性がある、例えば、フォトレジスト７に起因する有機物の残渣を除去するために、アッシング処理や洗浄処理を行う。
【００６１】
図８（ｂ）は、インクジェット法による導電材料としての導電性インク充填工程を示している。インクジェット装置（図示せず）にシリコン基板１をセットし、凹部８の上にインクジェットヘッド１０が来るように位置調整する。インクジェットヘッド１０のインクジェットノズル１０ａから導電性インク９ａを吐出して、凹部８内にのみ導電性インク９ａを充填する。
【００６２】
インクジェット法においては、導電部５を形成したい部分、すなわち凹部８にのみ導電材料を形成できる。また、アスペクト比が高い凹部８の場合でも、導電性インク９ａの吐出条件を制御することにより、導電性インク９ａを凹部８の底面まで充填することが可能である。これは、第１実施形態での導電層９の形成方法では困難である。例えばスパッタリング法においては、凹部８内の側壁への金属材料の付き回りが悪く、凹部８内の底面まで到達しない、あるいは、側面で連続的な層が形成できない可能性が高い。また、ＣＶＤ法やめっき法においては、凹部８内の開口部付近の側壁には導電層９の形成が容易に進むが、その開口部付近の導電層９の影響で底面には形成されにくくなる。したがって、アスペクト比が高い凹部８への導電材料の形成はインクジェット法が適している。
【００６３】
なお、インクジェット法による導電層９の形成では、減圧雰囲気下で行うことが望ましい。減圧雰囲気にすることにより導電性インク９ａがより凹部８の底面までより確実に到達させることができる。また、導電性インク９ａの吐出前に凹部８内を、導電性インク９ａとの濡れ性が良い溶媒で前処理することもできる。これにより、凹部８内の導電性インク９ａの充填性を良くすることができる。また、導電性インク９ａの溶媒に、凹部８内との濡れ性がよくなるようなものを予め選択しておくことにより、凹部８への充填性を良くすることもできる。
【００６４】
図８（ｃ）は、導電部形成工程を示している。シリコン基板１を熱処理し、前工程で凹部８内に形成された導電性インク９ａの余分な溶媒等の成分を除去することにより、導電性インク９ａを導体化する。これにより、凹部８内に導電部５が形成される。
【００６５】
本実施形態の作用について説明する。導電部５を複数の正方形状に形成し、かつデジタル回路形成領域２を囲うように千鳥状に形成することにより、電気的ノイズを導電部５でより確実に捉えることができる。これにより、クロストークの発生をより抑制することができる。また、アナログ回路形成領域３に対向する方向における導電部５の間の隙間を少なくする等、導電部５の分布密度を高くすることができる。その結果、クロストークの発生をさらに抑制することができる。
【００６６】
ここで、導電部５の間隔を５μｍ未満で形成した場合、回路分離領域４の表面に対する導電部５の面積が大きくなりすぎる可能性があり、シリコン基板１の強度を低下させるおそれがある。また、導電部５の間隔を５０μｍを超えて形成されている場合、クロストークの発生源である電気的ノイズが千鳥状に形成された導電部５をすり抜けてアナログ回路形成領域３に到達する確率が高くなる。したがって、クロストークの防止を十分に果たせない可能性が高くなる。したがって、千鳥状に形成された導電部５の間隔は５μｍ以上５０μｍ以下で形成することが望ましい。
【００６７】
第４実施形態でも第１実施形態と同様の効果（１）〜（４）、第２実施形態と同様の効果（６）が得られる。さらに以下の効果も得られる。
（９）デジタル回路形成領域２を囲うように導電部５を千鳥状に形成することにより、電気的ノイズをより確実に捉えることができる。したがって、クロストークをより抑制することができる。また、アナログ回路形成領域３に対向する方向における導電部５の間の隙間を少なくする等、導電部５の分布密度を高くすることができる。その結果、クロストークの発生をさらに抑制することができる。
（１０）導電部５を形成するための凹部８に、所望の導電性インク９ａをインクジェット法で充填させることにより、よりよく導電部５を形成することができる。特に凹部８のアスペクト比が大きくなると、例えば、スパッタリング法やＣＶＤ法で凹部８に導電性材料を充填させるのは困難となる。しかし、インクジェット法においては、インクジェットヘッドから導電性インク９ａをより凹部８に充填することが可能となる。
【００６８】
（第５実施形態）
第５実施形態について、図９〜図１１を用いて説明する。
【００６９】
図９（ａ）は、本実施形態における半導体装置の断面模式図である。シリコン基板１は表面にデジタル回路形成領域２とアナログ回路形成領域３を有している。デジタル回路形成領域２とアナログ回路形成領域３の間には回路分離領域４を有している。回路分離領域４のシリコン基板１の裏面側に導電部５が形成されている。さらに、シリコン基板１の裏面全体に裏面電極１１が形成されている。
【００７０】
図９（ｂ）は、本実施形態における半導体装置の平面模式図である。左側にデジタル回路形成領域２、右側にアナログ回路形成領域３が形成されている。デジタル回路形成領域２とアナログ回路形成領域３の間の回路分離領域４の中央に矩形形状のクロストーク防止用の導電部５が形成されている。ただし、導電部５はシリコン基板の裏面側に形成されている。
【００７１】
次に、本実施形態における半導体装置の製造方法について説明する。
【００７２】
図１０（ａ）は、半導体基板の表面にアナログ回路とデジタル回路が形成された半導体基板を示しており、第１実施形態の図３（ａ）と同様であるが、後の工程を説明するためにシリコン基板１の表面を下側にして図示している。
【００７３】
図１０（ｂ）は、裏面研磨工程を示している。シリコン基板１を裏面側から研磨することにより、シリコン基板１の厚みを１５０〜２００μｍに形成する。
【００７４】
図１０（ｃ）は、マスク形成工程を示している。この工程は、第１実施形態の図２（ｂ）と同様である。相違点は、シリコン基板１の裏面にフォトレジスト７をパターン形成していることである。なお、フォトレジスト７のパターンは、回路分離領域４の範囲内で所望のパターンに形成することが可能である。
【００７５】
図１１（ａ）は、凹部形成工程を示している。この工程は、第１実施形態の図２（ｃ）と同様である。相違点は、シリコン基板１の裏面に凹部８を形成していることである。なお、凹部８の形成深さは３０μｍで形成する。
図１１（ｂ）は、マスク除去工程を示している。この工程は、第４実施形態における図８（ａ）とほぼ同様である。
【００７６】
図１１（ｃ）は、導電層形成工程を示している。導電層９の形成は、第１実施形態と同様にＣＶＤ法によりタングステン層９を形成する。これにより、凹部８内に、タングステン層９が形成される。また、シリコン基板１の裏面上にもタングステン層９が形成される。シリコン基板１上に形成されているタングステン層９はそのまま裏面電極１１となり、凹部８内に形成されたタングステン層９は導電部５となる。すなわち、１つの工程で導電部５の形成と裏面電極１１の形成を同時に行っている。
【００７７】
なお、導電層９の形成は、上記の他にスパッタリング法、真空蒸着法、めっき法等でも形成することができる。また、導電層９の材料としてはタングステンの他に、アルミニウム、銅、金、銀、チタン、あるいはその化合物等の導電性材料を用いることもできる。
【００７８】
また、裏面電極１１の平坦性を重視するならば、第１実施形態と同様に、フォトレジスト除去工程の前に導電層９を形成し、凹部８内に導電層９を埋め込み、その後フォトレジスト７を除去し、余分な導電層９を一緒に除去する。さらに、凹部８上にある余分な導電層９をＣＭＰ法あるいはドライエッチング法で平坦化しながら除去する。続いて、シリコン基板１の裏面全体に裏面電極１１を形成する。これにより、シリコン基板１の裏面が平坦化されている半導体装置を製造することができる。
【００７９】
本実施形態の作用について説明する。デジタル回路から発生した電気的ノイズは、回路分離領域４のシリコン基板１の裏面に形成された導電部５に捉えられる。導電部５は、電気抵抗がシリコン基板１等よりも低い、あるいは電位が低いため、電気的ノイズが引き寄せられるからである。したがって、アナログ回路形成領域３に形成されたアナログ回路には電気的ノイズが到達する確率が低くなる。これにより、デジタル回路から発生する電気的ノイズによるクロストークを抑制することができる。また、導電部５は、裏面電極１１と電気的に接続されているので、裏面電極１１を基板電位にすれば、導電部５の電位も基板電位まで低くなる。したがって、より電気的ノイズを捉えることができるので、クロストークの発生を抑制することができる。また、裏面研磨してシリコン基板１を薄くしていることにより、導電部５とデジタル回路形成領域２との距離が相対的に近くなるので、より電気的ノイズを捉えることができる。
【００８０】
ここで、導電部５の形成深さは、１０μｍ以上１００μｍ以下で形成する。望ましくは１５μｍ以上８０μｍ以下、さらに望ましくは２０μｍ以上７０μｍ以下とする。導電部５の形成深さが１０μｍ以下の場合には、デジタル回路形成領域２と導電部５との距離が大きくなり、シリコン基板１の内部を通る電気的ノイズを引き寄せることが困難になるため、クロストークを抑制することができなくなる。また、１００μｍを超えて形成された場合、上記に説明した導電部５の形成工程での凹部８の形成時にシリコン基板１の強度が低下し、基板の破損等による工程不良が多発する可能性が高くなる。したがって、導電部５の形成深さは１０μｍ以上１００μｍ以下で形成することが望ましい。
【００８１】
第５実施形態の効果を以下に記載する。
（１１）回路分離領域４の裏面に導電部５を形成することにより、電気的ノイズを導電部５で捉えることができる。その結果、クロストークの発生を抑制することができる。
（１２）導電部５が裏面電極１１と電気的に接続されており、その裏面電極１１を基板電位にすることにより、導電部５は確実にシリコン基板１よりも低抵抗となり、デジタル回路等から発生する電気的ノイズを導電部５に捉えることができ、クロストークの発生をより抑制することができる。
（１３）シリコン基板１の裏面に導電部５を形成することにより、導電部５を形成する各工程での悪影響をシリコン基板１の表面に与えないようにすることができる。また、本半導体装置の他の製造工程での条件が許す限り、導電部５を形成するための凹部８を所望の形状、大きさに形成することができる。
（１４）導電層９の形成工程で、同時に導電部５と裏面電極１１を形成することができるので、導電部５及び裏面電極１１を有する半導体装置の製造方法が簡略化できる。
（１５）導電部５の深さを１０μｍ以上１００μｍ以下で形成しているので、製造工程も安定化し、また、クロストークを十分に防止することができる。
【００８２】
（第６実施形態）
第６実施形態について、図１２を用いて説明する。
図１２（ａ）は、本実施形態における半導体装置の断面模式図を示している。シリコン基板１の表面に形成されているデジタル回路形成領域２とアナログ回路形成領域３の間の回路分離領域４のシリコン基板１の裏面側に導電部５が複数の領域に形成されている。同図では、導電部５は３つの領域で構成されている。導電部５の断面方向の深さは１０μｍ以上１００μｍ以下で形成されている。また、シリコン基板１の裏面には裏面電極１１が形成されており、導電部５と電気的に接続されている。
【００８３】
図１２（ｂ）は、本実施形態における半導体装置の平面模式図を示している。導電部５は３つの矩形で構成されている。導電部５を構成する矩形の１つの長手方向の長さは、アナログ回路形成領域３に対向するデジタル回路形成領域２よりも長く形成されている。
【００８４】
本実施形態における半導体装置の製造方法は、第５実施形態とほぼ同様である、第５実施形態との違いは凹部の平面形状の違いである。すなわち、フォトレジストパターン形成工程でのフォトレジスト７の開口部７ａを所望の位置に形成することにより、導電部５の形状を決定できる。
【００８５】
本実施形態の作用について説明する。導電部５が回路分離領域４のシリコン基板１の裏面に複数で形成されていることにより、デジタル回路から発生する電気的ノイズを捉える確率が高くなる。したがって、クロストークをより抑制することができる。また、アナログ回路形成領域３に対向するデジタル回路形成領域２よりも導電部５を長く形成しているので、電気的ノイズをより確実に捉えることができる。したがって、クロストークをより抑制することができる。
【００８６】
第６実施形態でも第５実施形態と同様の効果（１１）〜（１５）が得られる。さらに以下の効果も得られる。
（１６）電気的ノイズを捉えるシリコン基板１の裏面に形成された導電部５は、１つの領域ではなく複数の矩形で形成されているので、複数の矩形で導電部５が形成されることにより、電気的ノイズを捉える効率が高くなる。
（１７）デジタル回路形成領域２よりも長い導電部５を形成することにより電気的ノイズを導電部５に捉える確率が高くなり、その結果、クロストークの発生を抑制することができる。
【００８７】
（第７実施形態）
第７実施形態について、図１３〜図１５を用いて説明する。
【００８８】
図１３は、本実施形態における半導体装置の平面模式図を示している。導電部５は、回路分離領域４を含むデジタル回路形成領域２の周辺のシリコン基板１の裏面に形成されている。また、導電部５は、一辺が５〜５０μｍの正方形状であり、複数の領域に形成されている。また、複数の領域に形成されている導電部５は千鳥状に配置されている。また、本図では導電部５は５列で形成されている。また、導電部５の形成深さは第６実施形態と同様に１０〜１００μｍの範囲で形成される。
【００８９】
本実施形態における半導体装置の製造方法は、第５実施形態とほぼ同様である、第５実施形態との違いは凹部８の平面形状の違いである。ただし、導電部５のアスペクト比（導電部を形成する凹部の深さ／凹部の開口径）が大きくなると、第５実施形態で説明した半導体装置の製造工程では、導電部５の形成が困難となる可能性が高くなる。したがって、本実施形態では以下の図１４及び図１５で説明するインクジェット法を用いた製造方法で形成するのが好ましい。以下に、インクジェット法を用いた製造方法について説明する。
【００９０】
図１４（ａ）は、裏面研磨工程を示している。なお、研磨するシリコン基板１は図１０（ｂ）で示したものと同様である。
【００９１】
図１４（ｂ）は、裏面電極形成工程を示している。裏面電極１１は、スパッタリング法により銅層等の導電層９を形成する。なお、裏面電極１１の形成は、上記の他にＣＶＤ法、真空蒸着法、めっき法等でも形成することができる。また、裏面電極１１の材料としては銅の他に、アルミニウム、タングステン、金、銀、チタン、あるいはその化合物等の導電性材料を用いることもできる。
【００９２】
図１４（ｃ）は、マスク形成工程及び凹部形成工程を示している。まずシリコン基板１の裏面にフォトレジスト７をパターン形成し、凹部８の形成用のマスクを形成する。フォトレジスト７の開口部７ａはフォトリソグラフィ法により回路分離領域４上に正方形状の千鳥状に配列されたパターンで形成される。次にドライエッチング法により、裏面電極１１としての銅及びシリコン基板１を除去することにより凹部８を形成する。
【００９３】
図１５（ａ）は、マスク除去工程を示している。この工程は、第４実施形態における図８（ａ）とほぼ同様である。ただし、本実施形態においては、フォトレジスト７の下部に裏面電極１１としての銅が形成されている。したがって、特にウェット処理を行う場合、銅層１１が除去されないような薬剤を使用する。
【００９４】
図１５（ｂ）は、インクジェット法による導電材料としての導電性インク充填工程を示している。この工程は、第４実施形態における図８（ｂ）とほぼ同様である。
【００９５】
図１５（ｃ）は、導電部形成工程について示している。この工程は、第４実施形態における図８（ｃ）とほぼ同様である。
【００９６】
本実施形態の作用について説明する。回路分離領域４に千鳥状に導電部５を複数形成することにより、デジタル回路形成領域２から発生する電気的ノイズをより捉えることができる。ここで、千鳥形状の配列の列数は２以上８以下であることが望ましい。当然列数が２以上でなければ、千鳥状に導電部５を形成することができないし、また、列数が８を超えて形成された場合には、導電部５の形成領域が大きくなりすぎてしまい、半導体装置の高集積化がしにくくなる。
【００９７】
また、正方形状に形成される導電部５の間隔は５μｍ以上５０μｍ以下が望ましい。この理由は、第４実施形態で述べた理由とほぼ同様である。
【００９８】
第７実施形態でも第５実施形態と同様の効果（１１）〜（１５）が得られる。さらに以下の効果も得られる。
（１８）導電部５を千鳥状に形成しても電気的ノイズを捉えることができるので、クロストークの発生を抑制することができる。また、導電部５を千鳥状に形成することにより、導電部５の形成時のシリコン基板１の強度の低下を低減することができる。したがって、製造工程を安定化させることができ、工程不良を低減することができる。また、アナログ回路形成領域３に対向する方向における導電部５の間の隙間を少なくする等、導電部５の分布密度を高くすることができる。その結果、クロストークの発生をさらに抑制することができる。
（１９）導電部５を形成するためのシリコン基板１の裏面に形成された凹部８に、所望の導電性インク９ａをインクジェット法で充填させることにより、よりよく導電部５を形成することができる。特に凹部８の深さが大きくなると、例えば、スパッタリング法やＣＶＤ法で凹部８に導電性材料を充填させるのは困難となる。しかし、インクジェット法においては、インクジェットヘッドから導電性インク９ａを打ち出すことにより凹部８に導電性材料を形成することが可能となる。
【００９９】
（第８実施形態）
第８実施形態について、図１６を用いて説明する。
図１６は、本実施形態における半導体装置の断面模式図を示している。回路分離領域４に導電部５がシリコン基板１の裏面から表面にかけて貫通するように形成されている。さらに、シリコン基板１の裏面には裏面電極１１が形成されており、導電部５と電気的に接続されている。
【０１００】
本実施形態における半導体装置は第７実施形態で説明したインクジェット法を用いた製造方法によって製造される。凹部８の形成工程では、裏面から形成してもよいし、あるいは表面から形成しても良い。また、裏面から凹部８をシリコン基板１の途中まで形成した後に、表面から凹部８を形成することによって凹部８を開孔してもよい。
【０１０１】
本実施形態の作用について説明する。回路分離領域４に導電部５が貫通するように形成されていることにより、シリコン基板１の表面及び内部を通る電気的ノイズをほぼ確実に導電部５で捉えることができる。
【０１０２】
第８実施形態でも第１実施形態と同様の効果（１）、（２）が得られる。あるいは、第５実施形態と同様の効果（１１）〜（１５）が得られる。さらに以下の効果も得られる。
（２０）半導体基板を貫通するように導電部５を形成することにより、デジタル回路から主に発生する電気的ノイズが半導体基板表面を通っても、あるいは半導体基板の内部を通っても、確実に捉えることができる。その結果、クロストークの発生をよりよく抑制することができる。
【０１０３】
（第９実施形態）
第９実施形態を、図１７を用いて説明する。
【０１０４】
図１７は、本実施形態における半導体装置の断面模式図を示している。回路分離領域４に導電部５がシリコン基板１の表面及び裏面に形成されている。また、シリコン基板１の裏面には裏面電極１１が形成されており、裏面に形成された導電部５と電気的に接続されている。なお、場合によっては、シリコン基板１の表面に形成されている導電部５がシリコン基板１の表面に形成された基板電位取得電極６と電気的に接続されているように形成してあっても良い。
【０１０５】
本実施形態での半導体装置の製造方法において、シリコン基板１の表面に形成される導電部５は第１実施形態〜第４実施形態で説明した方法のいずれかを用いて形成される。また、シリコン基板１の裏面に形成される導電部５は第５実施形態〜第７実施形態で説明した方法のいずれかを用いて形成される。ここで、場合によっては、第８実施形態のように導電部５の一部あるいは全部を貫通した構造に形成しても良い。
【０１０６】
本実施形態の作用について説明する。回路分離領域４のシリコン基板の両面に導電部５を形成することにより、シリコン基板１の表面あるいは内部を通る電気的ノイズを捉える確率がより高くなる。したがって、クロストークをより抑制することができる。
【０１０７】
第９実施形態でも第１実施形態と同様の効果（１）〜（４）が得られる。あるいは、第５実施形態と同様の効果（１１）〜（１５）が得られる。さらに以下の効果も得られる。
（２１）デジタル回路とアナログ回路との間の回路分離層での半導体基板表面と裏面の両方に導電部を形成することにより、より確実に電気的ノイズを導電部５で捉えることができる。その結果、クロストークの発生をよりよく抑制することができる。
【実施例】
【０１０８】
本発明の一実施例として、第７実施形態で説明した導電部５を有する構造の実施例について説明する。
【０１０９】
図１８は、第７実施形態における入力周波数と電気的ノイズＳの関係を示すグラフである。図１８（ａ）は、千鳥状に形成された導電部５の配列数を２で形成したものであり、図１８（ｂ）は同じく配列数を６で形成したものである。
【０１１０】
導電部５は、一辺が１０μｍの正方形状であり、その列での導電部５同士の間隔は３０μｍで形成されている。配列の幅は１０μｍであり、また、ある列の導電部５と別の列の導電部５は、お互いに導電部５の間隔の中央に位置するように千鳥状に配置されている。
【０１１１】
同図に示されているグラフの右に示されている数値は、シリコン基板１の表面から導電部５までの距離Ｌを示している。基本構造とは、導電部５を形成していない半導体装置のデータであり、０μｍとは導電部５が貫通している構造、すなわち第８実施形態の構造のデータである。このグラフから、図１８（ａ）、（ｂ）ともに導電部５とシリコン基板１の表面との距離が小さい方が電気的ノイズＳの値が小さくなっている。図１８（ａ）での導電部５の配列数が２の場合には距離Ｌが５０μｍでは、若干のノイズ低減効果があるが、３０μｍ以下では顕著に効果が見られるようになる。また、図１８（ｂ）での導電部５の配列数が６の場合には、Ｌが５０μｍでも顕著にノイズ低減の効果が見られるようになっている。
【０１１２】
このグラフからわかるように、回路分離領域４に導電部５を形成することによりクロストークの元となる電気的ノイズＳを低減する効果があることがわかる。また、より電気的ノイズの低減を行うには、一つは導電部５の配列数を増やすことと、導電部５とシリコン基板１の表面との距離を小さくすることが効果的である。
【０１１３】
本発明の実施形態は上記に限らず、以下のように変形してもよい。
【０１１４】
（変形例１）第２、４実施形態では、第１実施形態での基板電位取得電極６を形成していない例を示している。しかし、本実施形態においても、基板電位取得電極６を形成し導電部５と電気的接続をしてもよい。導電部５を基板電位にすることにより、電気的ノイズをより捉えることができるので、クロストークの抑制をより効果的に行うことができる。
【０１１５】
（変形例２）第１〜第４実施形態において、シリコン基板１の裏面を研磨する工程を入れても良い。より導電部５が電気的ノイズを捉える確率が高くなる。
【０１１６】
（変形例３）本実施形態においては、デジタル回路とアナログ回路のクロストークの抑制について説明したが、アナログ回路を含む集積回路、高周波動作を行うデジタル回路にも効果がある。さらに、高周波動作のディスクリートデバイス（バイポーラトランジスタ、ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field Effect Transistor）においても効果がある。
【０１１７】
以下、上記実施形態から導き出される技術的思想を記載する。
【０１１８】
（１）請求項１乃至５のうちいずれか一項に記載の半導体装置であって、前記導電部の半導体基板の断面方向の深さは前記半導体基板の表面から０．２μｍ以上１００μｍ以下で形成されている半導体装置。
この構成によれば、半導体基板の表面に形成される導電部の深さが０．２μｍ未満の場合、半導体基板内部を通るクロストークの発生源である電気的ノイズを捉える確率が低下し、クロストークの防止を十分に果たせない可能性が高くなる。また、１００μｍを超えて形成された場合、特に導電部が単一であり、かつ、平面の面積が大きい場合には半導体基板の強度が低下し、半導体装置の製造工程での基板強度低下による不良が多発する可能性が高くなる。したがって、導電部の深さは５μｍ以上１００μｍ以下で形成することが望ましい。
【０１１９】
（２）請求項９に記載の半導体装置であって、前記導電部は、前記アナログ回路に対向し、かつ交差している方向の配列がｎ列で形成され、ｎは２以上１０以下である半導体装置。
この構成によれば、導電部の平面形状を千鳥状に形成しているので、導電部の配列は２列以上は必要である。また、導電部の配列が１０列を超えて形成されている場合、回路分離領域表面に対する導電部の面積が大きくなりすぎる可能性があり、半導体基板の強度を低下させるおそれがある。したがって、千鳥状に形成された導電部の配列は２列以上１０列以下が望ましい。
【０１２０】
（３）請求項９または１０に記載の半導体装置であって、前記導電部を形成する間隔は５μｍ以上５０μｍ以下で形成した半導体装置。
この構成によれば、導電部の間隔を５μｍ未満で形成した場合、回路分離領域表面に対する導電部の面積が大きくなりすぎる可能性があり、半導体基板の強度を低下させるおそれがある。また、導電部の間隔を５０μｍを超えて形成されている場合、クロストークの発生源である電気的ノイズが千鳥状に形成された導電部をすり抜けてアナログ回路に到達する確率が高くなる。したがって、クロストークの防止を十分に果たせない可能性が高くなる。したがって、千鳥状に形成された導電部の間隔は５μｍ以上５０μｍ以下で形成することが望ましい。
【０１２１】
（４）請求項１９乃至２４、あるいは２６のうちいずれか一項に記載の半導体装置の製造方法であって、前記半導体装置の製造方法が有する工程の中に、前記半導体基板の裏面を研磨する裏面研磨工程を有する半導体装置の製造方法。
この方法によれば、半導体基板の厚みが大きい場合、裏面に導電部を形成しても半導体基板表面にデジタル回路とアナログ回路が形成されているので、半導体基板の表面近傍で発生する電気的ノイズを十分に捉えることが困難となる。また、半導体基板表面で発生する電気的ノイズを捉えるために導電部を裏面から深く形成するのは、導電部の製造工程上非常に困難となる可能性が高くなる。したがって、導電部を形成する前に半導体基板の裏面を研磨して所望の厚みに形成することが望ましい。
【０１２２】
（５）請求項４または５に記載の半導体装置であって、前記デジタル回路形成領域の周辺に形成されている前記導電部は、少なくとも前記アナログ回路形成領域に直接面していない前記デジタル回路形成領域の周囲に前記導電部が形成されていない半導体装置。
この構成によれば、デジタル回路形成領域の周辺を囲うように形成された導電部において、アナログ回路形成領域に直接面していない部分に導電部が形成されていない領域を形成することによって、デジタル回路形成領域に形成されたデジタル回路とアナログ回路形成領域に形成されたアナログ回路との電気的接続を２次元的にとることができる。
【０１２３】
（６）請求項１７または１８に記載の半導体装置の製造方法であって、前記凹部形成工程での凹部は、少なくとも前記アナログ回路形成領域に直接面していない周囲に前記凹部が形成されていないように形成する半導体装置の製造方法。
この方法によれば、デジタル回路形成領域の周辺を囲うように形成された導電部において、アナログ回路形成領域に直接面していない部分に導電部が形成されていない領域を形成することによって、デジタル回路とアナログ回路との電気的接続を２次元的にとることができる。
【０１２４】
（７）請求項１４乃至１８のいずれか一項に記載の半導体装置の製造方法であって、前記導電部形成工程は、インクジェット法により、前記凹部に導電性インクを充填する導電性インク充填工程と、前記半導体基板を熱処理して、前記裏面凹部に充填された導電性インクを導体化させて導電部を形成する導電部工程と、を有する半導体装置の製造方法。
この方法によれば、導電部を形成するための凹部に、所望の導電性インクをインクジェット法で充填させることにより、よりよく導電部を形成することができる。特に凹部の深さが大きくなると、例えば、ＰＶＤ（Physical Vapor Deposition）法やＣＶＤ（Chemical Vapor Deposition）法で凹部に導電性材料を充填させるのは困難となる。しかし、インクジェット法においては、インクジェットヘッドから導電性インクを打ち出すことにより凹部に導電性材料を形成することが可能となる。
【０１２５】
（８）デジタル回路形成領域とアナログ回路形成領域を有する半導体基板であって、前記半導体基板を薄く加工するために裏面を研磨する裏面研磨工程と、前記デジタル回路形成領域と前記アナログ回路形成領域との間の回路分離領域の裏面に開口部を有するマスクを形成するマスク形成工程と、前記回路分離領域の裏面に凹部を形成する凹部形成工程と、前記マスクを除去するマスク除去工程と、前記半導体基板の裏面と前記凹部に導電性材料を埋め込むように導電層を形成し、導電部及び裏面電極を同時に形成する導電層形成工程とを有する半導体装置の製造方法。
この方法によれば、デジタル回路及びアナログ回路が形成されていない半導体基板の裏面に導電部を形成することにより、導電部を形成する各工程での悪影響を半導体表面に与えないようにすることができる。また、本半導体装置の他の製造工程での条件が許す限り、導電部を形成するための凹部を所望の形状、大きさに形成することができる。また、デジタル回路とアナログ回路との間の回路分離領域の裏面に導電部を形成しても、電気的ノイズを導電部により捉えることができる。その結果、クロストークの発生を抑制することができる。
【０１２６】
（９）デジタル回路形成領域とアナログ回路形成領域を有する半導体基板であって前記半導体基板の裏面に導電層を形成することにより裏面電極を形成する裏面電極形成工程と、前記導電膜の上にフォトレジストを形成し、該フォトレジストを前記デジタル回路と前記アナログ回路との間の回路分離領域に、請求項１９乃至２４のいずれか一項に記載の凹部と同形状のパターン形成した開口部を有するマスクを形成するマスク形成工程と、パターン形成された前記フォトレジストをマスクとして前記導電膜を除去する導電膜除去工程と、前記フォトレジスト及び前記導電膜をマスクとして前記半導体基板材料を除去して請求項１９乃至２４のいずれか一項に記載の凹部を形成する凹部形成工程と、前記マスクを除去するマスク除去工程と、インクジェット法により、前記凹部に導電性インクを充填する導電性インク充填工程と、前記半導体基板を熱処理して、前記裏面凹部に充填された導電性インクを金属化させ導電部を形成する熱処理工程とを有する半導体装置の製造方法。
この方法によれば、導電部を形成するための凹部に、所望の導電性インクをインクジェット法で充填させることにより、よりよく導電部を形成することができる。特に凹部の深さが大きくなると、例えば、ＰＶＤ（Physical Vapor Deposition）法やＣＶＤ（Chemical Vapor Deposition）法で凹部に導電性材料を充填させるのは困難となる。しかし、インクジェット法においては、インクジェットヘッドから導電性インクを打ち出すことにより凹部に導電性材料を形成することが可能となる。
【０１２７】
（１０）請求項７から１２のいずれか一項に記載の半導体装置であって、裏面に形成される導電部の形成深さは１０μｍ以上１００μｍ以下である半導体装置。
この構成によれば、導電部の形成深さが１０μｍ以下の場合には、デジタル回路と導電部との距離が大きくなり、半導体基板の内部を通る電気的ノイズを引き寄せることが困難になるため、クロストークを抑制することができなくなる。また、１００μｍを超えて形成された場合、導電部の形成時に半導体基板の強度が低下し、基板の破損等による工程不良が多発する可能性が高くなる。
【０１２８】
（１１）デジタル回路形成領域とアナログ回路形成領域を有する半導体基板であって、前記デジタル回路形成領域と前記アナログ回路形成領域との間の回路分離領域の裏面に開口部を有するマスクを形成するマスク形成工程と、前記回路分離領域の裏面に凹部を形成する凹部形成工程と、前記マスクを除去するマスク除去工程と、前記半導体基板の裏面と前記凹部に導電性材料を埋め込むように導電層を形成し、導電部及び裏面電極を同時に形成する導電層形成工程と、余分な前記導電層を除去する導電層除去工程と、を有する半導体装置の製造方法。
この方法によれば、回路分離領域の裏面に導電部を形成することにより、導電部を形成する各工程での悪影響を半導体表面に与えないようにすることができる。また、本半導体装置の他の製造工程での条件が許す限り、導電部を形成するための凹部を所望の形状、大きさに形成することができる。また、回路分離領域の裏面に導電部を形成することにより、電気的ノイズを導電部により捉えることができる。その結果、クロストークの発生を抑制することができる。また、導電部と裏面電極を同時に形成することにより、製造工程を簡略化することができる。また、導電部と同時に形成した裏面電極が凹部の形状によって半導体基板の裏面に凹凸が生じるが、余分な導電層をドライエッチング法でエッチバックする、あるいは、ＣＭＰ法で除去することによって平坦化させることができる。これにより、半導体基板の裏面を平坦化することにより、導電部形成後の半導体装置の製造方法の不良の発生を低減することができる。
【０１２９】
（１２）デジタル回路形成領域とアナログ回路形成領域が形成されている半導体基板であって、前記デジタル回路形成領域と前記アナログ回路形成領域との間の回路分離領域の裏面に開口部を有するマスクを形成するマスク形成工程と、前記回路分離領域の裏面に凹部を形成する凹部形成工程と、前記半導体基板の裏面と前記凹部に導電性材料を埋め込むように導電層を形成する導電層形成工程と、前記マスクを除去することにより前記半導体基板の裏面に形成された前記導電層を除去するマスク除去工程と、前記凹部及び前記半導体基板の裏面に余分に残存している前記導電層を除去することにより導電部を形成する導電部形成工程とを有する半導体装置の製造方法。
この方法によれば、回路分離領域の裏面に導電部を形成することにより、導電部を形成する各工程での悪影響を半導体表面に与えないようにすることができる。また、本半導体装置の他の製造工程での条件が許す限り、導電部を形成するための凹部を所望の形状、大きさに形成することができる。また、回路分離領域の裏面に導電部を形成することにより、電気的ノイズを導電部により捉えることができる。その結果、クロストークの発生を抑制することができる。
【図面の簡単な説明】
【０１３０】
【図１】（ａ）は、本発明の第１実施形態での導電部が形成された半導体装置の断面模式図、（ｂ）は同じく導電部が形成された半導体装置の平面模式図。
【図２】（ａ）〜（ｃ）は第１実施形態での導電部の形成を示す工程断面図。
【図３】（ａ）〜（ｃ）は第１実施形態での導電部の形成を示す工程断面図。
【図４】（ａ）は第２実施形態での導電部が形成された半導体装置の断面模式図、（ｂ）は同じく導電部が形成された半導体装置の平面模式図。
【図５】第３実施形態での導電部が形成された半導体装置の平面模式図。
【図６】第４実施形態での導電部が形成された半導体装置の平面模式図。
【図７】（ａ）〜（ｃ）は第４実施形態での導電部の形成を示す工程断面図。
【図８】（ａ）〜（ｃ）は第４実施形態での導電部の形成を示す工程断面図。
【図９】（ａ）は第５実施形態での導電部が形成された半導体装置の断面模式図、（ｂ）は同じく導電部が形成された半導体装置の平面模式図。
【図１０】（ａ）〜（ｃ）は第５実施形態での導電部の形成を示す工程断面図。
【図１１】（ａ）〜（ｃ）は第５実施形態での導電部の形成を示す工程断面図。
【図１２】（ａ）は第６実施形態での導電部が形成された半導体装置の断面模式図、（ｂ）は同じく導電部が形成された半導体装置の平面模式図。
【図１３】第７実施形態での導電部が形成された半導体装置の断面模式図。
【図１４】（ａ）〜（ｃ）は第７実施形態での導電部の形成を示す工程断面図。
【図１５】（ａ）〜（ｃ）は第７実施形態での導電部の形成を示す工程断面図。
【図１６】第８実施形態での導電部が形成された半導体装置の断面模式図。
【図１７】第９実施形態での導電部が形成された半導体装置の断面模式図。
【図１８】第７実施形態における入力周波数とノイズの関係を示すグラフ。
【符号の説明】
【０１３１】
１…半導体基板としてのシリコン基板、２…デジタル回路形成領域、３…アナログ回路形成領域、４…回路分離領域、５…導電部、６…基板電位取得電極、７…マスクとしてのフォトレジスト、７ａ…フォトレジスト開口部、８…凹部、９…導電層、９ａ…導電性インク、１０…インクジェットヘッド、１０ａ…インクジェットノズル、１１…裏面電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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