(57)【要約】  【課題】  従来構成に対して少量の変更、かつ、同一のソフトウェアで、アナログＯＳＤ出力とディジタルＯＳＤ出力との誤差を制御し、出力する色信号の出力値の誤差が極めて少なくなるＤＡＣ制御回路を提供する。  【解決手段】  ＯＳＤ回路１０１からの所定ビット数の出力信号を、前記所定ビット数より少ないビット数で入力されるＤＡＣ１０２において、前記所定ビット数の出力信号の上位ビット側からＤＡＣ１０２に入力するか、下位ビット側からＤＡＣ１０２に入力するかを、４ビット目の出力値に応じて切り替えることで、特に黒色に近い色をアナログＯＳＤ出力１０３から出力する場合に、ディジタルＯＳＤ出力１０４との誤差をなくすようにした。  【選択図】  図１
2005236430.tif 000002
【特許請求の範囲】
【請求項１】
所定ビット数のディジタル信号を出力するディジタル信号出力回路と、
前記ディジタル信号出力回路からのディジタル信号を前記所定ビット数より少ないビット数分、入力するＤＡコンバータと、
前記ディジタル信号出力回路の最上位ビットがＨレベルの信号を出力する際は上位ビット側より、該最上位ビットがＬレベルの信号を出力する際は下位ビット側より、前記ディジタル信号出力回路からのディジタル信号を選択して、前記所定ビット数より少ないビット数分前記ＤＡコンバータに入力する複数の選択回路と、を備え、
前記ディジタル信号出力回路からディジタル信号を出力し、前記ＤＡコンバータからアナログ信号を出力する、
ことを特徴とするＤＡＣ制御回路。
【請求項２】
所定ビット数のディジタル信号を出力するディジタル信号出力回路と、
前記ディジタル信号出力回路からのディジタル信号を前記所定ビット数より少ないビット数分、入力するＤＡコンバータと、
前記ディジタル信号出力回路からのディジタル信号を上位ビット側より、又は下位ビット側より選択して、前記所定ビット数より少ないビット数分前記ＤＡコンバータに入力する複数の選択回路と、
前記複数の選択回路が前記所定ビット数より少ないビット数分の信号を上位ビット側か、又は下位ビット側より選択するのを制御する制御レジスタと、を備え、
前記ディジタル信号出力回路からディジタル信号を出力し、前記ＤＡコンバータからアナログ信号を出力する、
ことを特徴とするＤＡＣ制御回路。
【請求項３】
請求項１又は請求項２記載のＤＡＣ制御回路において、
上記ディジタル信号出力回路は、
赤を示すディジタル信号、青を示すディジタル信号、もしくは緑を示すディジタル信号のいずれかを出力するものである、
ことを特徴とするＤＡＣ制御回路。
【請求項４】
請求項１又は請求項２記載のＤＡＣ制御回路において、
上記ディジタル信号出力回路と、上記ＤＡコンバータの組として、
赤を示すディジタル信号用、青を示すディジタル信号用、及び緑を示すディジタル信号用を備えた、
ことを特徴とするＤＡＣ制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、異なるビット数を持つ回路間の制御回路に関し、特にオンスクリーン表示回路（以下ＯＳＤ回路という）とディジタルアナログコンバータ回路（以下ＤＡＣという）間の制御回路に関するものである。
【背景技術】
【０００２】
以下、従来のＤＡＣ制御回路について説明する。
ディジタル輝度データをビット単位で制御する装置としては、輝度を減衰させるものがある（特許文献１参照）。
【０００３】
また、図５は、本件出願人による出願にかかる特願２００３−３７４０２４に記載されたＤＡＣ制御回路の構成図である。
図５において、５０１はＯＳＤ回路（ディジタル信号出力回路）、５０２は４ビットＤＡＣ、５０３はアナログＯＳＤ出力、５０４はディジタルＯＳＤ出力である。ＯＳＤ回路５０１の出力は、５ビットの色信号Ｒ（赤）、色信号Ｂ（青）が４ビットＤＡＣ５０２と接続されていた。
【０００４】
図６は、上記特願２００３−３７４０２４に記載された他のＤＡＣ制御回路の構成図である。
図６において、６０１はＯＳＤ回路、６０２は４ビットＤＡＣ、６０３はアナログＯＳＤ出力、６０４はディジタルＯＳＤ出力である。ＯＳＤ回路６０１の出力は、６ビットの色信号Ｇ（緑）が４ビットＤＡＣ６０２と接続されていた。
【０００５】
従来、図５に示すように、ＯＳＤ回路５０１の出力と４ビットＤＡＣ５０２の入力が異なるビットの場合の接続は、ＯＳＤ回路５０１の４、３、２、１ビット目の出力を４ビットＤＡＣに接続していた。また、図６に示すように、ＯＳＤ回路６０１の出力と４ビットＤＡＣ６０２の入力が異なるビットの場合の接続は、ＯＳＤ回路６０１の５、４、３、２ビット目の出力を４ビットＤＡＣに接続していた。
【特許文献１】特開平０３−２０７８５号公報
【特許文献２】特願２００３−３７４０２４
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記従来の構成では、以下のような課題がある。
図７は、図５に示す従来のＤＡＣ制御回路における、ＯＳＤ回路の出力５ビットに対するアナログＯＳＤ出力とディジタルＯＳＤ出力の入出力の関係を示す図である。
【０００７】
図７において、Ａ点は、図５に示すＯＳＤ回路５０１と４ビットＤＡＣ５０２を接続した場合の４ビットＤＡＣ５０２に入力されるＯＳＤ回路５０１からの信号と、アナログＯＳＤ出力５０３との入出力関係を示し、Ｂ点は、ディジタルＯＳＤ出力５０４の入出力関係を示す。図７のＡ点、Ｂ点の関係が示すように、アナログＯＳＤ出力５０３とディジタルＯＳＤ出力５０４との誤差は、ＯＳＤ回路５０１からの出力が奇数の場合に最も誤差が増加し、図５に示すＯＳＤ回路５０１の出力が５ビットの場合では、アナログＯＳＤ出力５０３の出力値とディジタルＯＳＤ出力５０４との誤差の最大値は「１」となる。
【０００８】
図８は、図６に示す従来のＤＡＣ制御回路における、ＯＳＤ回路の出力６ビットに対するアナログＯＳＤ出力とディジタルＯＳＤ出力の入出力の関係を示す図である。
図８において、Ａ点は、図６に示すＯＳＤ回路６０１と４ビットＤＡＣ６０２を接続した場合の４ビットＤＡＣ６０２に入力されるＯＳＤ回路６０１からの信号と、アナログＯＳＤ出力６０３との入出力関係を示し、Ｂ点は、ディジタルＯＳＤ出力６０４の入出力関係を示す。図８のＡ点、Ｂ点の関係が示すように、アナログＯＳＤ出力６０３とディジタルＯＳＤ出力６０４との誤差は、ＯＳＤ回路６０１からの出力が（３＋４の倍数）の場合に最も誤差が増加し、図６に示すＯＳＤ回路６０１の出力が６ビットの場合では、アナログＯＳＤ出力６０３の出力値とディジタルＯＳＤ出力６０４との誤差の最大値は「３」となる。
【０００９】
ここで、ＯＳＤ回路５０１、６０１から色信号ＲＧＢを出力するために、ＯＳＤ回路５０１、６０１の制御レジスタをソフトウェアにより制御する場合、図５に示す４ビットＤＡＣ５０２の出力を色信号ＲとＢに用い、図６に示す４ビットＤＡＣ６０２の出力を色信号Ｇに用いて色を出力する場合と、図５に示すディジタルＯＳＤ出力５０４の出力値を色信号Ｒと色信号Ｂに用い、図６に示すディジタルＯＳＤ出力６０４の出力値を色信号Ｇに用いて色を出力する場合とでは、黒色（ＯＳＤ回路５０１、６０１からの出力が全てＬレベル）に近い色信号を出力する場合、ディジタルＯＳＤ出力５０４、６０４の出力値を色信号に用いると、黒色に近い色を完全に出力する。これに対してアナログＯＳＤ出力５０３、６０３の出力値を色信号に用いると、色信号Ｒ、色信号Ｂの最大誤差は「１」、色信号Ｇの最大誤差は「３」となるため、黒がかった色が出力されてしまうので、アナログＯＳＤ出力５０３、６０３を使用し、黒色に近い色を完全に出力するためには、ＯＳＤ回路５０１、６０１の制御レジスタを制御するソフトウェアを変更しなくてはならないという問題があった。
【００１０】
本発明は、上記のような従来の問題を解決するためになされたもので、同一のＯＳＤ回路の制御レジスタを制御するソフトウェアを用いてもアナログＯＳＤ出力とディジタルＯＳＤ出力との出力値の誤差を補正し、どちらの出力値を使用してもＯＳＤ回路の制御レジスタを制御するソフトウェアを変更することなく、色の誤差を極めて少なくすることのできるＤＡＣ制御回路を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記課題を解決するために、本発明の請求項１によるＤＡＣ制御回路は、所定ビット数のディジタル信号を出力するディジタル信号出力回路と、前記ディジタル信号出力回路からのディジタル信号を前記所定ビット数より少ないビット数分、入力するＤＡコンバータと、前記ディジタル信号出力回路の最上位ビットがＨレベルの信号を出力する際は上位ビット側より、該最上位ビットがＬレベルの信号を出力する際は下位ビット側より、前記ディジタル信号出力回路からのディジタル信号を選択して、前記所定ビット数より少ないビット数分前記ＤＡコンバータに入力する複数の選択回路と、を備え、前記ディジタル信号出力回路からディジタル信号を出力し、前記ＤＡコンバータからアナログ信号を出力することを特徴とするものである。
【００１２】
本発明の請求項２によるＤＡＣ制御回路は、所定ビット数のディジタル信号を出力するディジタル信号出力回路と、前記ディジタル信号出力回路からのディジタル信号を前記所定ビット数より少ないビット数分、入力するＤＡコンバータと、前記ディジタル信号出力回路からのディジタル信号を上位ビット側より、又は下位ビット側より選択して、前記所定ビット数より少ないビット数分前記ＤＡコンバータに入力する複数の選択回路と、前記複数の選択回路が前記所定ビット数より少ないビット数分の信号を上位ビット側か、又は下位ビット側より選択するのを制御する制御レジスタと、を備え、前記ディジタル信号出力回路からディジタル信号を出力し、前記ＤＡコンバータからアナログ信号を出力することを特徴とするものである。
【００１３】
本発明の請求項３によるＤＡＣ制御回路は、請求項１又は請求項２記載のＤＡＣ制御回路において、上記ディジタル信号出力回路は、赤を示すディジタル信号、青を示すディジタル信号、もしくは緑を示すディジタル信号のいずれかを出力することを特徴とするものである。
【００１４】
本発明の請求項４によるＤＡＣ制御回路は、請求項１又は請求項２記載のＤＡＣ制御回路において、上記ディジタル信号出力回路と、上記ＤＡコンバータの組として、赤を示すディジタル信号用、青を示すディジタル信号用、及び緑を示すディジタル信号用を備えたことを特徴とするものである。
【００１５】
本発明の構成により、アナログＯＳＤ出力とディジタルＯＳＤ出力との出力値の誤差を補正することで、アナログＯＳＤ出力とディジタルＯＳＤ出力のどちらの出力値を使用しても、ＯＳＤ回路の制御レジスタを制御するソフトウェアを変更することなく、色の誤差を極めて少なくすることができる。
【発明の効果】
【００１６】
本発明のＤＡＣ制御回路によれば、ＯＳＤ回路から出力されるビット数よりも少ないビット数で入力されるＤＡＣ制御回路において、ＯＳＤ回路から出力されるディジタル信号の最上位ビットの出力値に応じて、該ＯＳＤ回路からのディジタル信号を上位ビット側、又は下位ビット側よりＤＡＣに入力する構成をとることにより、ＤＡＣから出力するアナログＯＳＤ出力と、ＯＳＤ回路から出力するディジタルＯＳＤ出力のどちらの出力値を使用しても、ＯＳＤ回路の制御レジスタを制御するソフトウェアを変更することなく、色の誤差を極めて少なくすることができるため、所望の誤差のない信号を出力するのにソフトウェアを変更する煩雑さをなくすことが可能となるという効果がある。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態について、図面を用いて説明する。
（実施の形態１）
図１は、本発明の実施の形態１によるＤＡＣ制御回路の構成図である。
【００１８】
図１において、１０１はＯＳＤ回路（ディジタル信号出力回路）、１０２は４ビットＤＡＣ、１０３はアナログＯＳＤ出力、１０４はディジタルＯＳＤ出力、１０５〜１０７はセレクト回路、１０８はＯＲ回路である。
【００１９】
図１に示すように、ＯＳＤ回路１０１の出力が５ビット（色信号Ｒ、Ｂ）のうち、０ビット目と１ビット目を４ビット目が「０」の時は０ビット目を選択し、４ビット目が「１」の時は１ビット目を選択するセレクト回路１０５と、１ビット目と２ビット目を４ビット目が「０」の時は１ビット目を選択し、４ビット目が「１」の時は２ビット目を選択するセレクト回路１０６と、２ビット目と３ビット目を４ビット目が「０」の時は２ビット目を選択し、４ビット目が「１」の時は３ビット目を選択するセレクト回路１０７と、３ビット目と４ビット目のどちらか、もしくはどちらとも「１」の時は、「１」を出力し、３ビット目と４ビット目のどちらとも「０」の時は、「０」を出力するＯＲ回路１０８について、セレクト回路１０５、１０６、１０７の出力と、ＯＲ回路１０８の出力が、４ビットＤＡＣ１０２と接続されている。また、４ビットＤＡＣの出力をアナログＯＳＤ出力１０３とし、ＯＳＤ回路１０１の出力のうち、前記４ビットＤＡＣ１０２に入力される出力とは別の出力をディジタルＯＳＤ出力１０４とする。
【００２０】
なお、ＯＲ回路１０８は実質上、３ビット目と４ビット目を４ビット目が「０」の時は３ビット目を選択し、４ビット目が「１」の時は４ビット目を選択するセレクト回路と等価な回路であって、以降は、セレクト回路と見なして説明を行う。
【００２１】
図２は、本発明の実施の形態１によるＤＡＣ制御回路の構成図である。
図２において、２０１はＯＳＤ回路（ディジタル信号出力回路）、２０２は４ビットＤＡＣ、２０３はアナログＯＳＤ出力、２０４はディジタルＯＳＤ出力、２０５〜２１１はセレクト回路、２１２はＯＳＤ回路２０１の出力が６ビット（色信号Ｇ）のうち、４ビット目と５ビット目のどちらか、もしくはどちらとも「１」の時は、「１」を出力し、４ビット目と５ビット目のどちらとも「０」の時は、「０」を出力するＯＲ回路、２１３はセレクト回路２０８の出力とＯＲ回路２１２の出力のどちらか、もしくはどちらとも「１」の時は、「１」を出力し、セレクト回路２０８の出力とＯＲ回路２１２の出力のどちらとも「０」の時は、「０」を出力するＯＲ回路である。
【００２２】
図２に示すように、ＯＳＤ回路２０１の出力が６ビット（色信号Ｇ）のうち、０ビット目と１ビット目をＯＲ回路２１２が「０」の時は０ビット目を選択し、「１」の時は１ビット目を選択するセレクト回路２０５と、１ビット目と２ビット目をＯＲ回路２１２が「０」の時は１ビット目を選択し、「１」の時は２ビット目を選択するセレクト回路２０６と、２ビット目と３ビット目をＯＲ回路２１２が「０」の時は２ビット目を選択し、「１」の時は３ビット目を選択するセレクト回路２０７と、３ビット目と４ビット目をＯＲ回路２１２が「０」の時は３ビット目を選択し、「１」の時は４ビット目を選択するセレクト回路２０８と、セレクト回路２０５の出力値とセレクト回路２０６の出力値をＯＲ回路２１２が「０」の時はセレクト回路２０５の出力値を選択し、「１」の時はセレクト回路２０６の出力値を選択するセレクト回路２０９と、セレクト回路２０６の出力値とセレクト回路２０７の出力値をＯＲ回路２１２が「０」の時はセレクト回路２０６の出力値を選択し、「１」の時はセレクト回路２０７の出力値を選択するセレクト回路２１０と、セレクト回路２０７の出力値とセレクト回路２０８の出力値をＯＲ回路２１２が「０」の時はセレクト回路２０７の出力値を選択し、「１」の時はセレクト回路２０８の出力値を選択するセレクト回路２１１と、ＯＲ回路２１３とについては、セレクト回路２０９、２１０、２１１の出力と、ＯＲ回路２１３の出力が、４ビットＤＡＣ２０２と接続されている。また、４ビットＤＡＣの出力をアナログＯＳＤ出力２０３とし、ＯＳＤ回路２０１の出力のうち、前記４ビットＤＡＣ２０２に入力される出力とは別の出力をディジタルＯＳＤ出力２０４とする。
【００２３】
なお、ＯＲ回路２１２は実質上、４ビット目と５ビット目を５ビット目が「０」の時は４ビット目を選択し、５ビット目が「１」の時は５ビット目を選択するセレクト回路と等価な回路であって、また、ＯＲ回路２１３は実質上、３ビット目と５ビット目を５ビット目が「０」の時は３ビット目を選択し、５ビット目が「１」の時は５ビット目を選択するセレクト回路と等価な回路であって、以降では、それらＯＲ回路をセレクト回路と見なして説明を行う。
【００２４】
以上のように構成されたＤＡＣ制御回路について、以下その動作を説明する。
図９は、本発明の実施の形態１によるＤＡＣ制御回路における、ＯＳＤ回路の出力５ビットに対するアナログＯＳＤ出力とディジタルＯＳＤ出力の入出力の関係を示す図である。図１のようなＯＳＤ回路１０１と４ビットＤＡＣ１０２を接続した場合の４ビットＤＡＣ１０２の入力と、アナログＯＳＤ出力１０３との入出力関係は図９のＡ点で示し、ＯＳＤ回路１０１の５ビットの出力をディジタルＯＳＤ出力１０４とする入出力関係は図９のＢ点で示す。
【００２５】
図１０は、本発明の実施の形態１によるＤＡＣ制御回路における、ＯＳＤ回路の出力６ビットに対するアナログＯＳＤ出力とディジタルＯＳＤ出力の入出力の関係を示す図である。図２のようなＯＳＤ回路２０１と４ビットＤＡＣ２０２を接続した場合の４ビットＤＡＣ２０２の入力と、アナログＯＳＤ出力２０３との入出力関係は図１０のＡ点で示し、ＯＳＤ回路２０１の６ビットの出力をディジタルＯＳＤ出力２０４とする入出力関係は図１０のＢ点で示す。
【００２６】
図１１は、本発明の実施の形態１によるＤＡＣ制御回路における、ＯＳＤ回路の出力５ビットに対するアナログＯＳＤ出力とディジタルＯＳＤ出力の誤差を示す図である。アナログＯＳＤ出力１０３とディジタルＯＳＤ出力１０４の出力値の誤差を図１１のＡ点で示す。図１１のＡ点で示すように、アナログＯＳＤ出力１０３とディジタルＯＳＤ出力１０４との誤差は、ＯＳＤ回路１０１からの出力が「１６」までの場合は「０」であり、ＯＳＤ回路１０１からの出力が「１７」以上の場合の最大誤差は「１」となる。
【００２７】
図１２は、本発明の実施の形態１によるＤＡＣ制御回路における、ＯＳＤ回路の出力６ビットに対するアナログＯＳＤ出力とディジタルＯＳＤ出力の誤差を示す図である。アナログＯＳＤ出力２０３とディジタルＯＳＤ出力２０４の出力値の誤差を図１２のＡ点で示す。図１２のＡ点で示すように、アナログＯＳＤ出力２０３とディジタルＯＳＤ出力２０４との誤差は、ＯＳＤ回路２０１からの出力が「１６」までの場合は「０」であり、ＯＳＤ回路２０１からの出力が「１７」以上の場合の最大誤差は「３」となる。
【００２８】
ここで、図９に示すように、図１に示すＯＳＤ回路１０１の出力が５ビットの場合について、ＯＳＤ回路１０１からの出力が「１６」の時のアナログＯＳＤ出力１０３の出力値は「１６」、ディジタルＯＳＤ出力１０４の出力値は「１６」となり、ＯＳＤ回路１０１からの出力が「３１」の時のアナログＯＳＤ出力１０３の出力値は「３０」、ディジタルＯＳＤ出力１０４の出力値は「３１」となり、また、図１０に示すように、図２に示すＯＳＤ回路２０１の出力が６ビットの場合について、ＯＳＤ回路２０１からの出力が「１６」の時のアナログＯＳＤ出力２０３の出力値は「１６」、ディジタルＯＳＤ出力２０４の出力値は「１６」となり、ＯＳＤ回路２０１からの出力が「６３」の時のアナログＯＳＤ出力２０３の出力値は「６０」、ディジタルＯＳＤ出力２０４の出力値は「６３」となる。従って、図１に示すアナログＯＳＤ出力１０３もしくはディジタルＯＳＤ出力１０４の出力を色信号Ｒと色信号Ｂに用い、図２に示すアナログＯＳＤ出力２０３もしくはディジタルＯＳＤ出力２０４の出力を色信号Ｇに用いて色を出力する場合、アナログＯＳＤ出力１０３とディジタルＯＳＤ出力１０４、及びアナログＯＳＤ出力２０３とディジタルＯＳＤ出力２０４の色信号ＲＧＢの出力値の誤差を極めて少なくすることが可能となる。
【００２９】
このように、本実施の形態１によるＤＡＣ制御回路では、５ビット数のディジタル信号を出力するＯＳＤ回路１０１と、該ＯＳＤ回路１０１からのディジタル信号を上記５ビット数より少ない４ビット数分、入力するＤＡＣ回路１０２と、該ＯＳＤ回路１０１の最上位ビットがＨレベルの信号を出力する際は上位ビット側より、該最上位ビットがＬレベルの信号を出力する際は下位ビット側より、該ＯＳＤ回路１０１からのディジタル信号を選択して前記ＤＡＣ回路１０２に入力する複数のセレクト回路１０５〜１０８とを備え、上記ＯＳＤ回路１０１からディジタルＯＳＤ出力１０４を出力し、上記ＤＡＣ回路１０２からアナログＯＳＤ出力１０３を出力し、また、６ビット数のディジタル信号を出力するＯＳＤ回路２０１と、該ＯＳＤ回路２０１からのディジタル信号を上記６ビット数より少ない４ビット数分、入力するＤＡＣ回路２０２と、該ＯＳＤ回路２０１の最上位ビットがＨレベルの信号を出力する際は上位ビット側より、該最上位ビットがＬレベルの信号を出力する際は下位ビット側より、該ＯＳＤ回路２０１からのディジタル信号を選択して前記ＤＡＣ回路２０２に入力する複数のセレクト回路２０５〜２１３とを備え、上記ＯＳＤ回路２０１からディジタルＯＳＤ出力２０４を出力し、上記ＤＡＣ回路２０２からアナログＯＳＤ出力２０３を出力するようにしたので、アナログＯＳＤ出力１０３とディジタルＯＳＤ出力１０４との出力値の誤差、及びアナログＯＳＤ出力２０３とディジタルＯＳＤ出力２０４との出力値の誤差を小さくすることができる。
【００３０】
従って、本実施の形態１に係るＤＡＣ制御回路によれば、ＯＳＤ回路の制御レジスタを制御するソフトウェアを変更することなく、ＤＡＣから出力するアナログＯＳＤ出力と、ＯＳＤ回路から出力するディジタルＯＳＤ出力のどちらの出力値を使用しても、同等な色が得られ、特に、黒色を出力する場合、アナログＯＳＤ出力は、ディジタルＯＳＤ出力と同様に完全な黒色を出力することができるため、所望のアナログ信号を出力するのにソフトウェアを変更する煩雑さをなくすことが可能となるという効果がある。
【００３１】
（実施の形態２）
図３は、本発明の実施の形態２によるＤＡＣ制御回路の構成図である。
図３において、３０１はＯＳＤ回路（ディジタル信号出力回路）、３０２は４ビットＤＡＣ、３０３はアナログＯＳＤ出力、３０４はディジタルＯＳＤ出力、３０５〜３０８はセレクト回路、３０９は制御レジスタである。
【００３２】
図３に示すように、ＯＳＤ回路３０１の出力が５ビット（色信号Ｒ、Ｂ）のうち、０ビット目と１ビット目を制御レジスタ３０９が「０」の時は０ビット目を選択し、「１」の時は１ビット目を選択するセレクト回路３０５と、１ビット目と２ビット目を制御レジスタ３０９が「０」の時は１ビット目を選択し、「１」の時は２ビット目を選択するセレクト回路３０６と、２ビット目と３ビット目を制御レジスタ３０９が「０」の時は２ビット目を選択し、「１」の時は３ビット目を選択するセレクト回路３０７と、３ビット目と４ビット目を制御レジスタ３０９が「０」の時は３ビット目を選択し、「１」の時は４ビット目を選択するセレクト回路３０８については、セレクト回路３０５、３０６、３０７、３０８の出力が、４ビットＤＡＣ３０２と接続されている。また、４ビットＤＡＣの出力をアナログＯＳＤ出力３０３とし、ＯＳＤ回路３０１の出力のうち、前記４ビットＤＡＣ３０２に入力される出力とは別の出力をディジタルＯＳＤ出力３０４とする。
【００３３】
図４は、本発明の実施の形態２によるＤＡＣ制御回路の構成図である。
図４において、４０１はＯＳＤ回路（ディジタル信号出力回路）、４０２は４ビットＤＡＣ、４０３はアナログＯＳＤ出力、４０４はディジタルＯＳＤ出力、４０５〜４１１、４１３はセレクト回路、４１２はＯＳＤ回路４０１の出力が６ビット（色信号Ｇ）のうち、４ビット目と５ビット目のどちらか、もしくはどちらとも「１」の時は、「１」を出力し、４ビット目と５ビット目のどちらとも「０」の時は、「０」を出力するＯＲ回路、４１４は制御レジスタである。
【００３４】
図４に示すように、ＯＳＤ回路４０１の出力が６ビット（色信号Ｇ）のうち、０ビット目と１ビット目を制御レジスタ４１４が「０」の時は０ビット目を選択し、「１」の時は１ビット目を選択するセレクト回路４０５と、１ビット目と２ビット目を制御レジスタ４１４が「０」の時は１ビット目を選択し、「１」の時は２ビット目を選択するセレクト回路４０６と、２ビット目と３ビット目を制御レジスタ４１４が「０」の時は２ビット目を選択し、「１」の時は３ビット目を選択するセレクト回路４０７と、３ビット目と４ビット目を制御レジスタ４１４が「０」の時は３ビット目を選択し、「１」の時は４ビット目を選択するセレクト回路４０８と、セレクト回路４０５の出力値とセレクト回路４０６の出力値を制御レジスタ４１４が「０」の時はセレクト回路４０５の出力値を選択し、「１」の時はセレクト回路４０６の出力値を選択するセレクト回路４０９と、セレクト回路４０６の出力値とセレクト回路４０７の出力値を制御レジスタ４１４が「０」の時はセレクト回路４０６の出力値を選択し、「１」の時はセレクト回路４０７の出力値を選択するセレクト回路４１０と、セレクト回路４０７の出力値とセレクト回路４０８の出力値を制御レジスタ４１４が「０」の時はセレクト回路４０７の出力値を選択し、「１」の時はセレクト回路４０８の出力値を選択するセレクト回路４１１と、セレクト回路４０８の出力とＯＲ回路４１２の出力を制御レジスタ４１４が「０」の時はセレクト回路４０８の出力値を選択し、「１」の時はＯＲ回路４１２の出力値を選択するセレクト回路４１３については、セレクト回路４０９〜４１１、４１３の出力が、４ビットＤＡＣ４０２と接続されている。また、４ビットＤＡＣの出力をアナログＯＳＤ出力４０３とし、ＯＳＤ回路４０１の出力のうち、前記４ビットＤＡＣ４０２に入力される出力とは別の出力をディジタルＯＳＤ出力４０４とする。
【００３５】
なお、ＯＲ回路４１２は実質上、４ビット目と５ビット目を５ビット目が「０」の時は４ビット目を選択し、５ビット目が「１」の時は５ビット目を選択するセレクト回路と等価な回路であって、以降では、上記ＯＲ回路をセレクト回路と見なして説明を行う。
【００３６】
以上のように構成されたＤＡＣ制御回路について、以下その動作を説明する。
図９は、本発明の実施の形態２によるＤＡＣ制御回路における、ＯＳＤ回路の出力５ビットに対するアナログＯＳＤ出力とディジタルＯＳＤ出力の入出力の関係を示す図である。図３のようなＯＳＤ回路３０１と４ビットＤＡＣ３０２を接続した場合の４ビットＤＡＣ３０２の入力と、アナログＯＳＤ出力３０３との入出力関係は図９のＡ点で示し、ＯＳＤ回路３０１の５ビットの出力をディジタルＯＳＤ出力３０４とする入出力関係は図９のＢ点で示す。
【００３７】
図１０は、本発明の実施の形態２によるＤＡＣ制御回路における、ＯＳＤ回路の出力６ビットに対するアナログＯＳＤ出力とディジタルＯＳＤ出力の入出力の関係を示す図である。図４のようなＯＳＤ回路４０１と４ビットＤＡＣ４０２を接続した場合の４ビットＤＡＣ４０２の入力と、アナログＯＳＤ出力４０３との入出力関係は図１０のＡ点で示し、ＯＳＤ回路４０１の６ビットの出力をディジタルＯＳＤ出力４０４とする入出力関係は図１０のＢ点で示す。
【００３８】
図１１は、本発明の実施の形態２によるＤＡＣ制御回路における、ＯＳＤ回路の出力５ビットに対するアナログＯＳＤ出力とディジタルＯＳＤ出力の誤差を示す図である。アナログＯＳＤ出力３０３とディジタルＯＳＤ出力３０４の出力値の誤差を図１１のＡ点で示す。図１１のＡ点で示すように、アナログＯＳＤ出力３０３とディジタルＯＳＤ出力３０４との誤差は、ＯＳＤ回路３０１からの出力が「１６」までの場合は「０」であり、ＯＳＤ回路３０１からの出力が「１７」以上の場合の最大誤差は「１」となる。
【００３９】
図１２は、本発明の実施の形態２によるＤＡＣ制御回路における、ＯＳＤ回路の出力６ビットに対するアナログＯＳＤ出力とディジタルＯＳＤ出力の誤差を示す図である。アナログＯＳＤ出力４０３とディジタルＯＳＤ出力４０４の出力値の誤差を図１２のＡ点で示す。図１２のＡ点で示すように、アナログＯＳＤ出力４０３とディジタルＯＳＤ出力４０４との誤差は、ＯＳＤ回路４０１からの出力が「１６」までの場合は「０」であり、ＯＳＤ回路４０１からの出力が「１７」以上の場合の最大誤差は「３」となる。
【００４０】
ここで、図９に示すように、図３に示すＯＳＤ回路３０１の出力が５ビットの場合について、ＯＳＤ回路３０１からの出力が「１６」の時のアナログＯＳＤ出力３０３の出力値は「１６」、ディジタルＯＳＤ出力３０４の出力値は「１６」となり、ＯＳＤ回路３０１からの出力が「３１」の時のアナログＯＳＤ出力３０３の出力値は「３０」、ディジタルＯＳＤ出力３０４の出力値は「３１」となり、また、図１０に示すように、図４に示すＯＳＤ回路４０１の出力が６ビットの場合について、ＯＳＤ回路４０１からの出力が「１６」の時のアナログＯＳＤ出力４０３の出力値は「１６」、ディジタルＯＳＤ出力４０４の出力値は「１６」となり、ＯＳＤ回路４０１からの出力が「６３」の時のアナログＯＳＤ出力４０３の出力値は「６０」、ディジタルＯＳＤ出力４０４の出力値は「６３」となる。従って、図３に示すアナログＯＳＤ出力３０３もしくはディジタルＯＳＤ出力３０４の出力を色信号Ｒと色信号Ｂに用い、図４に示すアナログＯＳＤ出力４０３もしくはディジタルＯＳＤ出力４０４の出力を色信号Ｇに用いて色を出力する場合、アナログＯＳＤ出力３０３とディジタルＯＳＤ出力３０４、及びアナログＯＳＤ出力４０３とディジタルＯＳＤ出力４０４の色信号ＲＧＢの出力値の誤差を極めて少なくすることが可能となる。
【００４１】
即ち、制御レジスタ３０９は、ＯＳＤ回路３０１の最上位ビット、即ち４ビット目がＨｉｇｈのとき、「１」を、４ビット目がＬｏｗのとき、「０」をとれば、本実施の形態２の図３に示すＤＡＣ制御回路は、前述実施の形態１の図１に示すＤＡＣ制御回路と等価である。
【００４２】
また、制御レジスタ４１４は、ＯＳＤ回路４０１の最上位ビット、即ち５ビット目がＨｉｇｈのとき、「１」を、５ビット目がＬｏｗのとき、「０」をとれば、本実施の形態２の図４に示すＤＡＣ制御回路は、前述実施の形態１の図２に示すＤＡＣ制御回路と等価である。
【００４３】
なお、本実施の形態２は、実施の形態１における複数のセレクト回路を制御レジスタ３０９、４１４で制御するものであって、制御レジスタ３０９、４１４をソフトウェアにより制御することで、実施の形態１と同じ効果を実現することが可能である。
【００４４】
このように、本実施の形態２によるＤＡＣ制御回路では、５ビット数のディジタル信号を出力するＯＳＤ回路３０１と、該ＯＳＤ回路３０１からのディジタル信号を上記５ビット数より少ない４ビット数分、入力するＤＡＣ回路３０２と、該ＯＳＤ回路３０１からのディジタル信号を上位ビット側より、又は下位ビット側より選択して前記ＤＡＣ回路３０２に入力するセレクト回路３０５〜３０８と、前記セレクト回路３０５〜３０８が前記所定ビット数より少ないビット数分の信号を上位ビット側か、又は下位ビット側より選択するのを制御する制御レジスタ３０９とを備え、上記ＯＳＤ回路３０１からディジタルＯＳＤ出力３０４を出力し、上記ＤＡＣ回路３０２からアナログＯＳＤ出力３０３を出力し、６ビット数のディジタル信号を出力するＯＳＤ回路４０１と、該ＯＳＤ回路４０１からのディジタル信号を上記６ビット数より少ない４ビット数分、入力するＤＡＣ回路４０２と、該ＯＳＤ回路４０１からのディジタル信号を上位ビット側より、又は下位ビット側より選択して前記ＤＡＣ回路４０２に入力するセレクト回路４０５〜４１３と、前記セレクト回路４０５〜４１３が前記所定ビット数より少ないビット数分の信号を上位ビット側か、又は下位ビット側より選択するのを制御する制御レジスタ４１４とを備え、上記ＯＳＤ回路４０１からディジタルＯＳＤ出力４０４を出力し、上記ＤＡＣ回路４０２からアナログＯＳＤ出力４０３を出力するようにしたので、アナログＯＳＤ出力３０３とディジタルＯＳＤ出力３０４との出力値の誤差、及びアナログＯＳＤ出力４０３とディジタルＯＳＤ出力４０４との出力値の誤差を小さくすることができる。
【００４５】
従って、本実施の形態２に係るＤＡＣ制御回路によれば、ＯＳＤ回路の制御レジスタを制御するソフトウェアを変更することなく、ＤＡＣから出力するアナログＯＳＤ出力と、ＯＳＤ回路から出力するディジタルＯＳＤ出力のどちらの出力値を使用しても、同等な色が得られ、特に、黒色を出力する場合、アナログＯＳＤ出力は、ディジタルＯＳＤ出力と同様に完全な黒色を出力することができるため、所望のアナログ信号を出力するのにソフトウェアを変更する煩雑さをなくすことが可能となるという効果がある。
【００４６】
なお、上述した実施の形態１及び実施の形態２では、ビット数が異なる各々の信号を色信号としたが、一般的な信号としてもよい。
また、上述した実施の形態１及び実施の形態２では、ＯＳＤ回路は、５ビットもしくは６ビットのディジタル信号を出力する例について説明したが、別のビット数のディジタル信号を出力するようにしてもよい。
【００４７】
また、上述した実施の形態１及び実施の形態２では、色信号Ｒ、色信号Ｂ、もしくは色信号Ｇのいずれかを出力するＯＳＤ回路を備えた例について説明したが、色信号Ｒを出力するＯＳＤ回路と、色信号Ｂを出力するＯＳＤ回路と、色信号Ｇを出力するＯＳＤ回路を備えるようにしてもよい。
【００４８】
また、上述した実施の形態１及び実施の形態２では、色信号Ｒ、色信号Ｂ、もしくは色信号Ｇのいずれかを出力するＯＳＤ回路からのディジタル信号を入力するＤＡＣを備えた例について説明したが、色信号Ｒを出力するＯＳＤ回路からのディジタル信号を入力するＤＡＣと、色信号Ｂを出力するＯＳＤ回路からのディジタル信号を入力するＤＡＣと、色信号Ｇを出力するＯＳＤ回路からのディジタル信号を入力するＤＡＣを備えるようにしてもよい。
【産業上の利用可能性】
【００４９】
本発明に係るＤＡＣ制御回路は、ＯＳＤとＤＡＣを使用する機器において、ＤＡＣから出力するアナログＯＳＤ出力と、ＯＳＤ回路から出力するディジタルＯＳＤ出力のどちらの出力値を使用しても、ＯＳＤ回路の制御レジスタを制御するソフトウェアを変更することなく、色の誤差が極めて少なくなる効果を有するものであって、特に黒色に近い色を表示させる場合は色の誤差をなくすことができるＤＡＣ制御回路として有用である。
【図面の簡単な説明】
【００５０】
【図１】本発明の実施の形態１によるＯＳＤ回路が出力５ビットであるＤＡＣ制御回路の構成図である。
【図２】本発明の実施の形態１によるＯＳＤ回路が出力６ビットであるＤＡＣ制御回路の構成図である。
【図３】本発明の実施の形態２によるＯＳＤ回路が出力５ビットであるＤＡＣ制御回路の構成図である。
【図４】本発明の実施の形態２によるＯＳＤ回路が出力６ビットであるＤＡＣ制御回路の構成図である。
【図５】従来のＯＳＤ回路が出力５ビットであるＤＡＣ制御回路の構成図である。
【図６】従来のＯＳＤ回路が出力６ビットであるＤＡＣ制御回路の構成図である。
【図７】従来のＤＡＣ制御回路における、ＯＳＤ回路の出力５ビットに対するアナログＯＳＤ出力とディジタルＯＳＤ出力の入出力関係を示す図である。
【図８】従来のＤＡＣ制御回路における、ＯＳＤ回路の出力６ビットに対するアナログＯＳＤ出力とディジタルＯＳＤ出力の入出力関係を示す図である。
【図９】本発明の実施の形態１と本発明の実施の形態２によるＤＡＣ制御回路における、ＯＳＤ回路の出力５ビットに対するアナログＯＳＤ出力とディジタルＯＳＤ出力の入出力関係を示す図である。
【図１０】本発明の実施の形態１と本発明の実施の形態２によるＤＡＣ制御回路における、ＯＳＤ回路の出力６ビットに対するアナログＯＳＤ出力とディジタルＯＳＤ出力の入出力関係を示す図である。
【図１１】本発明の実施の形態１と本発明の実施の形態２によるＤＡＣ制御回路における、ＯＳＤ回路の出力５ビットに対するアナログＯＳＤ出力とディジタルＯＳＤ出力の誤差を示す図である。
【図１２】本発明の実施の形態１と本発明の実施の形態２によるＤＡＣ制御回路における、ＯＳＤ回路の出力６ビットに対するアナログＯＳＤ出力とディジタルＯＳＤ出力の誤差を示す図である。
【符号の説明】
【００５１】
１０１、３０１、５０１  ＯＳＤ回路（出力５ビット）
１０２、２０２、３０２、４０２、５０２、６０２  ＤＡＣ（入力４ビット）
１０３、２０３、３０３、４０３、５０３、６０３  アナログＯＳＤ出力
１０４、２０４、３０４、４０４、５０４、６０４  ディジタルＯＳＤ出力
１０５〜１０７、２０５〜２１１、３０５〜３０８、４０５〜４１１、４１３  セレクト回路
１０８、２１２、２１３、４１２  ＯＲ回路
２０１、４０１、６０１  ＯＳＤ回路（出力６ビット）
３０９、４１４  制御レジスタ
【図１】
2005236430.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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