(57)【要約】      （修正有）【課題】差動増幅器を無くすかあるいは数を減らして、回路面積や消費電流を減らし、ノイズによる発振の問題を解決すると共に、高い駆動能力をもつ低電圧差動信号用差動駆動回路およびそれを内蔵する電子機器を提供する。【解決手段】差動信号が入力され電流信号を出力するＭＯＳトランジスタからなるスイッチ回路と、一方が高電位側の電源電位に接続され、他方がスイッチ回路の一方のノードに接続され、ソースフォロワとして動作するＮＭＯＳトランジスタと、一方が低電位側の電源電位に接続され、他方がスイッチ回路の他方のノードに接続され、ソースフォロワとして動作するＰＭＯＳトランジスタとから構成される出力回路と、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのそれぞれのゲートに基準電位を供給する基準電位生成回路とを備え、基準電位生成回路は、オフセット電位一定で差動電位を可変してなる電位可変手段を備えて成る。【選択図】図１
2005223872.tif 000002
【特許請求の範囲】
【請求項１】
差動信号が入力され電流信号を出力するＭＯＳトランジスタからなるスイッチ回路と、
一方が高電位側の電源電位に接続され、他方が前記スイッチ回路の一方のノードに接続され、ソースフォロワとして動作するＮＭＯＳトランジスタと、一方が低電位側の電源電位に接続され、他方が前記スイッチ回路の他方のノードに接続され、ソースフォロワとして動作するＰＭＯＳトランジスタとから構成される出力回路と、
前記ＮＭＯＳトランジスタと前記ＰＭＯＳトランジスタのそれぞれのゲートに基準電位を供給する基準電位生成回路とを備え、
前記基準電位生成回路は、オフセット電位一定で差動電位を可変してなる電位可変手段を備えることを特徴とする低電圧差動信号用差動駆動回路。
【請求項２】
請求項１に記載の低電圧差動信号用差動駆動回路において、
前記スイッチ回路が、前記ＮＭＯＳトランジスタのソースに一方の端子が接続されノードを形成した第１トランジスタおよび第２トランジスタと、前記ＰＭＯＳトランジスタのソースに一方の端子が接続されノードを形成した第３トランジスタおよび第４トランジスタとからなり、
前記第１トランジスタと前記第３トランジスタの他方の端子が接続されたノードと前記第２トランジスタと前記第４トランジスタの他方の端子が接続されたノードとが、前記出力回路の出力端子を形成し、
前記第１トランジスタと前記第４トランジスタのゲートが接続されたノードと前記第２トランジスタと前記第３トランジスタのゲートが接続されたノードとが、前記差動信号の入力端子を形成することを特徴とする低電圧差動信号用差動駆動回路。
【請求項３】
請求項１に記載の低電圧差動信号用差動駆動回路において、
前記基準電位生成回路が、前記高電位側の電源電位と前記ＮＭＯＳトランジスタのゲートとの間に接続された第１抵抗と、
前記ＮＭＯＳトランジスタのゲートと前記ＰＭＯＳトランジスタのゲートとの間に接続された第２抵抗と、
前記ＰＭＯＳトランジスタのゲートと前記低電位の電源電位との間に接続された第３抵抗とからなることを特徴とする低電圧差動信号用差動駆動回路。
【請求項４】
請求項３に記載の低電圧差動信号用差動駆動回路において、
前記基準電位生成回路の前記第１抵抗と、前記第３抵抗とは抵抗値が等しいことを特徴とする低電圧差動信号用差動駆動回路。
【請求項５】
請求項１に記載の低電圧差動信号用差動駆動回路において、
前記基準電位生成回路が、直列に接続されたＰＭＯＳトランジスタと抵抗とを複数個並列に接続してなる第１回路群と、
直列に接続されたＮＭＯＳトランジスタと抵抗とを複数個並列に接続してなる第２回路群と、
前記第１回路群の抵抗と前記第２回路群の抵抗との間に接続された抵抗とを備え、
前記第１回路群の抵抗と、前記第２回路群の抵抗とはそれぞれ抵抗値が等しく設定され、前記第１および第２回路群のトランジスタのゲートを制御することにより、抵抗値を可変することを特徴とする低電圧差動信号用差動駆動回路。
【請求項６】
請求項１に記載の低電位差動信号用差動駆動回路において、
前記基準電位生成回路が、前記高電位側の電源電位にドレインを接続された第１ＮＭＯＳトランジスタと、
前記第１ＮＭＯＳトランジスタのソースにドレインを接続され且つゲートが前記高電位の側電源電位に接続された第２ＮＭＯＳトランジスタと、
前記低電位側の電源電位にソースを接続された第３ＮＭＯＳトランジスタと、
前記第３ＮＭＯＳトランジスタのドレインにソースを接続され且つゲートが前記高電位側の電源電位に接続された第４ＮＭＯＳトランジスタと、
前記第２ＮＭＯＳトランジスタのソースと前記第４ＮＭＯＳトランジスタのドレインとの間に接続された第１抵抗および第２抵抗と、
前記第１ＮＭＯＳトランジスタと第５ＮＭＯＳトランジスタとのゲートに出力端子が接続され前記ゲート電位を制御し、前記第１抵抗と前記第２抵抗との接続されたノード電位を、第１基準電位に近づくように動作する第１差動増幅器と、
前記低電位側の電源電位にソースを接続された前記第３ＮＭＯＳトランジスタの電流を制御する前記電流源可変手段とを備える第１回路群と、
前記高電位側の電源電位にドレインを接続された前記第５ＮＭＯＳトランジスタと、
前記第５ＮＭＯＳトランジスタのソースにドレインを接続され且つゲートが前記高電位側の電源電位に接続された第６ＮＭＯＳトランジスタと、前記低電位側の電源電位にドレインを接続された第７ＰＭＯＳトランジスタと、
前記第７ＰＭＯＳトランジスタのソースにソースを接続され且つゲートが前記高電位側の電源に接続された第８のＮＭＯＳトランジスタと、前記第６のＮＭＯＳトランジスタのソースと前記第８ＮＭＯＳトランジスタのドレインとの間に接続された第３抵抗および第４抵抗と、
前記第７ＰＭＯＳトランジスタのゲートに出力端子が接続され前記ゲート電位を制御し、前記第３抵抗と前記第４抵抗との接続されたノード電位を、前記第１基準電位に近づくように動作する第２差動増幅器とを備える第２回路群とを備えることを特徴とする低電圧差動信号用差動駆動回路。
【請求項７】
請求項６に記載の低電圧差動信号用差動駆動回路において、
前記基準電位生成回路の前記第１抵抗、前記第２抵抗、前記第３抵抗および前記第４抵抗の抵抗値が、前記出力回路の出力端子に接続される終端抵抗の抵抗値のｎ／２（ｎは正の整数値）倍であることを特徴とする低電圧差動信号用差動駆動回路。
【請求項８】
請求項６に記載の低電圧差動信号用差動駆動回路において、
前記基準電位生成回路の前記第１ＮＭＯＳトランジスタおよび前記第５ＮＭＯＳトランジスタのサイズが、前記ＮＭＯＳトランジスタのサイズの１／ｎ（ｎは正の整数値）のサイズを有し、
前記第７ＰＭＯＳトランジスタのサイズが、前記ＰＭＯＳトランジスタのサイズの１／ｎ（ｎは正の整数値）のサイズを有することを特徴とする低電圧差動信号用差動駆動回路。
【請求項９】
請求項１に記載の低電圧差動信号用差動駆動回路において、
前記出力回路の出力端子とエンファシス回路の出力端子とが互いに接続され、
前記エンファシス回路は、さらに異なる差動信号が入力され電流信号を出力するＭＯＳトランジスタからなるエンファシス回路用スイッチ回路の一方のノードがＰＭＯＳトランジスタのドレインと接続され、前記ＰＭＯＳトランジスタのソースが前記高電位側の電源電位に接続され、前記ＰＭＯＳトランジスタのゲートがエンファシス回路用バイアス電源の一方に端子に接続され、
前記エンファシス回路用スイッチ回路の他方のノードがＮＭＯＳトランジスタのドレインと接続され、前記ＮＭＯＳトランジスタのソースが前記低電位側の電源に接続され、前記ＮＭＯＳトランジスタのゲートが前記エンファシス回路用バイアス電源の他方の端子に接続されて構成されて成ることを特徴とする低電圧差動信号用差動駆動回路。
【請求項１０】
請求項９に記載の低電圧差動信号用差動駆動回路の前記エンファシス回路用スイッチ回路が、
請求項２のスイッチ回路であることを特徴とする低電圧差動信号用差動駆動回路。
【請求項１１】
請求項９に記載の低電圧差動信号用差動駆動回路の前記エンファシス回路が、
前記エンファシス回路用スイッチ回路の一方のノードがＮＭＯＳトランジスタのソースと接続され、前記ＮＭＯＳトランジスタのドレインが前記高電位側の電源に接続され、前記ＮＭＯＳトランジスタのゲートがエンファシス回路用バイアス電源の一方の端子に接続され、
前記エンファシス回路用スイッチ回路の他方のノードがＰＭＯＳトランジスタのソースと接続され、前記ＰＭＯＳトランジスタのドレインが前記低電位側の電源に接続され、前記ＰＭＯＳトランジスタのゲートが前記エンファシス回路用バイアス電源の他方の端子に接続されて成ることを特徴とする低電圧差動信号用差動駆動回路。
【請求項１２】
請求項１１に記載の低電圧差動信号用差動駆動回路の前記エンファシス回路用スイッチ回路が、
請求項２のスイッチ回路であることを特徴とする低電圧差動信号用差動駆動回路。
【請求項１３】
請求項１乃至１２のいずれかに記載の低電圧差動信号用差動駆動回路を内蔵することを特徴とする電子機器。
【請求項１４】
請求項１３に記載の電子機器は、携帯端末であることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗終端された一対の差動伝送路の電流方向を変えることによって信号を伝送する、ＬＶＤＳ（Ｌｏｗ−Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｓ：低電圧駆動信号）インターフェース用の差動駆動回路及びそれを内蔵する電子機器に関する。
【背景技術】
【０００２】
ＬＶＤＳインターフェース用差動駆動回路として、下記特許文献１に記載されるものが知られている。ここに提案されている駆動回路は、差動増幅器を３つ使うことにより、オフセット電位を一定に保ちながら差動電圧を変化させる構成をとっている。このため、回路が複雑となり回路面積が大きくなる、全体の消費電流が大きくなる、また終段のトランジスタを駆動する２つの差動増幅器は電源ノイズ等がトリガーとなって発振し易いという問題がある。さらに駆動回路能力に関して下記特許文献２に記載されるものが知られている。ここに提案されている駆動回路は、主駆動回路とプリエンファシス回路とから構成されているが、いずれも電流源でバイアスされる構成となっている。従って、回路は負荷の変動やバラツキに関係なく定電流を供給しようとするため、負荷の変化に対しソースドレイン間の電圧（ＶＳＤ）が変動し、コモンモード電圧が定まらない結果となる。特に待機状態にある時、ＥＭＩ障害が発生しやすい状況となるため、高速駆動に伴うノイズの障害に問題があった。
【特許文献１】ＵＳＰ６１１１４３１号公報
【特許文献２】ＵＳＰ６５９０４３２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明はこのような問題を解決するためになされたものであり、差動増幅器を無くすかあるいは数を減らして、回路面積や消費電流を減らし、ノイズによる発振の問題を解決すると共に、コモンモードレベルを安定にすることでＥＭＩ障害の発生を少なくし、高い駆動能力をもつ低電圧差動信号用差動駆動回路およびそれを内蔵する電子機器を提供することを目的とする。
【課題を解決するための手段】
【０００４】
請求項１に記載の低電圧差動信号用差動駆動回路は、差動信号が入力され電流信号を出力するＭＯＳトランジスタからなるスイッチ回路と、
一方が高電位側の電源電位に接続され、他方が前記スイッチ回路の一方のノードに接続され、ソースフォロワとして動作するＮＭＯＳトランジスタと、一方が低電位側の電源電位に接続され、他方が前記スイッチ回路の他方のノードに接続され、ソースフォロワとして動作するＰＭＯＳトランジスタとから構成される出力回路と、
前記ＮＭＯＳトランジスタと前記ＰＭＯＳトランジスタのそれぞれのゲートに基準電位を供給する基準電位生成回路とを備え、
前記基準電位生成回路は、オフセット電位一定で差動電位を可変してなる電位可変手段を備えることを特徴とする。
【０００５】
請求項２に記載の低電圧差動信号用差動駆動回路は、請求項１に記載の低電圧差動信号用差動駆動回路において、
前記スイッチ回路が、前記ＮＭＯＳトランジスタのソースに一方の端子が接続されノードを形成した第１トランジスタおよび第２トランジスタと、前記ＰＭＯＳトランジスタのソースに一方の端子が接続されノードを形成した第３トランジスタおよび第４トランジスタとからなり、
前記第１トランジスタと前記第３トランジスタの他方の端子が接続されたノードと前記第２トランジスタと前記第４トランジスタの他方の端子が接続されたノードとが、前記出力回路の出力端子を形成し、
前記第１トランジスタと前記第４トランジスタのゲートが接続されたノードと前記第２トランジスタと前記第３トランジスタのゲートが接続されたノードとが、前記差動信号の入力端子を形成することを特徴とする。
【０００６】
請求項３に記載の低電圧差動信号用差動駆動回路は、請求項１に記載の低電圧差動信号用差動駆動回路において、
前記基準電位生成回路が、前記高電位側の電源電位と前記ＮＭＯＳトランジスタのゲートとの間に接続された第１抵抗と、
前記ＮＭＯＳトランジスタのゲートと前記ＰＭＯＳトランジスタのゲートとの間に接続された第２抵抗と、
前記ＰＭＯＳトランジスタのゲートと前記低電位の電源電位との間に接続された第３抵抗とからなることを特徴とする。
【０００７】
請求項４に記載の低電圧差動信号用差動駆動回路は、請求項３に記載の低電圧差動信号用差動駆動回路において、
前記基準電位生成回路の前記第１抵抗と、前記第３抵抗とは抵抗値が等しいことを特徴とする。
【０００８】
請求項５に記載の低電圧差動信号用差動駆動回路は、請求項１に記載の低電圧差動信号用差動駆動回路において、
前記基準電位生成回路が、直列に接続されたＰＭＯＳトランジスタと抵抗とを複数個並列に接続してなる第１回路群と、
直列に接続されたＮＭＯＳトランジスタと抵抗とを複数個並列に接続してなる第２回路群と、
前記第１回路群の抵抗と前記第２回路群の抵抗との間に接続された抵抗とを備え、
前記第１回路群の抵抗と、前記第２回路群の抵抗とはそれぞれ抵抗値が等しく設定され、前記第１および第２回路群のトランジスタのゲートを制御することにより、抵抗値を可変することを特徴とする。
【０００９】
請求項６に記載の低電圧差動信号用差動駆動回路は、請求項１に記載の低電位差動信号用差動駆動回路において、
前記基準電位生成回路が、前記高電位側の電源電位にドレインを接続された第１ＮＭＯＳトランジスタと、
前記第１ＮＭＯＳトランジスタのソースにドレインを接続され且つゲートが前記高電位の側電源電位に接続された第２ＮＭＯＳトランジスタと、
前記低電位側の電源電位にソースを接続された第３ＮＭＯＳトランジスタと、
前記第３ＮＭＯＳトランジスタのドレインにソースを接続され且つゲートが前記高電位側の電源電位に接続された第４ＮＭＯＳトランジスタと、
前記第２ＮＭＯＳトランジスタのソースと前記第４ＮＭＯＳトランジスタのドレインとの間に接続された第１抵抗および第２抵抗と、
前記第１ＮＭＯＳトランジスタと第５ＮＭＯＳトランジスタとのゲートに出力端子が接続され前記ゲート電位を制御し、前記第１抵抗と前記第２抵抗との接続されたノード電位を、第１基準電位に近づくように動作する第１差動増幅器と、
前記低電位側の電源電位にソースを接続された前記第３ＮＭＯＳトランジスタの電流を制御する前記電流源可変手段とを備える第１回路群と、
前記高電位側の電源電位にドレインを接続された前記第５ＮＭＯＳトランジスタと、
前記第５ＮＭＯＳトランジスタのソースにドレインを接続され且つゲートが前記高電位側の電源電位に接続された第６ＮＭＯＳトランジスタと、前記低電位側の電源電位にドレインを接続された第７ＰＭＯＳトランジスタと、
前記第７ＰＭＯＳトランジスタのソースにソースを接続され且つゲートが前記高電位側の電源に接続された第８のＮＭＯＳトランジスタと、前記第６のＮＭＯＳトランジスタのソースと前記第８ＮＭＯＳトランジスタのドレインとの間に接続された第３抵抗および第４抵抗と、
前記第７ＰＭＯＳトランジスタのゲートに出力端子が接続され前記ゲート電位を制御し、前記第３抵抗と前記第４抵抗との接続されたノード電位を、前記第１基準電位に近づくように動作する第２差動増幅器とを備える第２回路群とを備えることを特徴とする。
【００１０】
請求項７に記載の低電圧差動信号用差動駆動回路は、請求項６に記載の低電圧差動信号用差動駆動回路において、
前記基準電位生成回路の前記第１抵抗、前記第２抵抗、前記第３抵抗および前記第４抵抗の抵抗値が、前記出力回路の出力端子に接続される終端抵抗の抵抗値のｎ／２（ｎは正の整数値）倍であることを特徴とする。
【００１１】
請求項８に記載の低電圧差動信号用差動駆動回路は、請求項６に記載の低電圧差動信号用差動駆動回路において、
前記基準電位生成回路の前記第１ＮＭＯＳトランジスタおよび前記第５ＮＭＯＳトランジスタのサイズが、前記ＮＭＯＳトランジスタのサイズの１／ｎ（ｎは正の整数値）のサイズを有し、
前記第７ＰＭＯＳトランジスタのサイズが、前記ＰＭＯＳトランジスタのサイズの１／ｎ（ｎは正の整数値）のサイズを有することを特徴とする。
【００１２】
請求項９に記載の低電圧差動信号用差動駆動回路は、請求項１に記載の低電圧差動信号用差動駆動回路において、
前記出力回路の出力端子とエンファシス回路の出力端子とが互いに接続され、
前記エンファシス回路は、さらに異なる差動信号が入力され電流信号を出力するＭＯＳトランジスタからなるエンファシス回路用スイッチ回路の一方のノードがＰＭＯＳトランジスタのドレインと接続され、前記ＰＭＯＳトランジスタのソースが前記高電位側の電源電位に接続され、前記ＰＭＯＳトランジスタのゲートがエンファシス回路用バイアス電源の一方に端子に接続され、
前記エンファシス回路用スイッチ回路の他方のノードがＮＭＯＳトランジスタのドレインと接続され、前記ＮＭＯＳトランジスタのソースが前記低電位側の電源に接続され、前記ＮＭＯＳトランジスタのゲートが前記エンファシス回路用バイアス電源の他方の端子に接続されて構成されて成ることを特徴とする。
【００１３】
請求項１０に記載の低電圧差動信号用差動駆動回路は、請求項９に記載の低電圧差動信号用差動駆動回路の前記エンファシス回路用スイッチ回路が、
請求項２のスイッチ回路であることを特徴とする。
【００１４】
請求項１１に記載の低電圧差動信号用差動駆動回路は、請求項９に記載の低電圧差動信号用差動駆動回路の前記エンファシス回路が、
前記エンファシス回路用スイッチ回路の一方のノードがＮＭＯＳトランジスタのソースと接続され、前記ＮＭＯＳトランジスタのドレインが前記高電位側の電源に接続され、前記ＮＭＯＳトランジスタのゲートがエンファシス回路用バイアス電源の一方の端子に接続され、
前記エンファシス回路用スイッチ回路の他方のノードがＰＭＯＳトランジスタのソースと接続され、前記ＰＭＯＳトランジスタのドレインが前記低電位側の電源に接続され、前記ＰＭＯＳトランジスタのゲートが前記エンファシス回路用バイアス電源の他方の端子に接続されて成ることを特徴とする。
【００１５】
請求項１２に記載の低電圧差動信号用差動駆動回路は、請求項１１に記載の低電圧差動信号用差動駆動回路の前記エンファシス回路用スイッチ回路が、
請求項２のスイッチ回路であることを特徴とする。
【００１６】
請求項１３に記載の電子機器は、請求項１乃至１２のいずれかに記載の低電圧差動信号用差動駆動回路を内蔵することを特徴とする。
【００１７】
請求項１４に記載の電子機器は、請求項１３に記載の電子機器が、携帯端末であることを特徴とする
【発明の効果】
【００１８】
本発明の低電圧差動信号用差動駆動回路によれば、回路面積や消費電流を減らし、ノイズによる発振の問題を解決すると共に、コモンモードレベルを安定にすることでＥＭＩ障害の発生を少なくし、高い駆動能力をもつ低電圧差動信号用差動駆動回路およびそれを内蔵する電子機器を提供することができる。
【発明を実施するための最良の形態】
【００１９】
［実施例１］
本発明による低電圧差動信号用差動駆動回路の第１の実施の形態について、図１を用いて説明する。図１は、本発明の低電圧差動信号用差動駆動回路の構成を説明する回路ブロック図である。本発明の低電圧差動信号用差動駆動回路３００は、ＬＶＤＳインターフェース規格（ＩＥＥＥ  Ｐ１５９６，３）に準拠する出力回路１００と基準電圧生成回路１０２から構成される。
【００２０】
出力回路１００は、差動信号が入力され終端抵抗ＲＬへ電流信号を出力するスイッチ回路１０１と、一方が低電位側の電源電位１４に接続され、他方がスイッチ回路１０１のノード１２に接続されて、ソースフォロワとして動作するＰＭＯＳトランジスタ２と、一方が高電位側の電源電位１３に接続され、他方がスイッチ回路１０１のノード１１に接続されて、ソースフォロワとして動作するＮＭＯＳトランジスタ１とからなる。
【００２１】
スイッチ回路１０１はＮＭＯＳトランジスタ３〜６で構成されており、トランジスタ３およびトランジスタ５のドレインがトランジスタ１のソースに共通接続され、ノード１１を形成している。トランジスタ４およびトランジスタ６のソースがＰＭＯＳトランジスタ２のソースに共通接続され、ノード１２を形成している。トランジスタ３とトランジスタ４とが直列に接続された接続点であるノード８と、トランジスタ５とトランジスタ６とが直列に接続された接続点であるノード７とが出力回路１００の出力端子を形成する。トランジスタ３とトランジスタ６の各ゲートが共通接続された接続点であるノード９と、トランジスタ５とトランジスタ４の各ゲートが接続された接続点であるノード１０とが入力端子を形成する。ノード９とノード１０の入力端子には、低電位側の電源電圧と高電位側の電源電位まで振れる互いに反転された差動信号が入力される。ノード７とノード８との間には、外部の終端抵抗ＲＬが接続される。
【００２２】
ノード８の電位をＶ１、ノード７の電位をＶ２とすると、出力の差動電位ＶＯＤは、ＶＯＤ＝Ｖ１−Ｖ２と表わされる。出力のオフセット電圧ＶＯＣは、ＶＯＣ＝（Ｖ１＋Ｖ２）／２と表わされる。この構成で、ＮＭＯＳトランジスタ１とＰＭＯＳトランジスタ２のゲートに、基準電位生成回路１０２で生成した基準電位を入力すると、全体がソースフォロワ構成であるために、ノード１１の電位とノード１２の電位が決定される。基準電位生成回路１０２で生成し、ＮＭＯＳトランジスタ１のゲートにかかる電圧をＶ３、ＰＭＯＳトランジスタ２のゲートにかかる電圧をＶ４、ノード１１の電位をＶ５、ノード１２の電位をＶ６とする。終端抵抗ＲＬを流れる電流をＩ１とすると、Ｉ１が小さくＮＭＯＳトランジスタ１およびＰＭＯＳトランジスタ２が飽和領域で動作する場合、Ｉ１＝βｎ（Ｖ３−Ｖ５−Ｖｔｈｎ）２／２＝βｐ（Ｖ６−Ｖ４−Ｖｔｈｐ）２／２となる。ここでβｎ、βｐおよびＶｔｈｎ、ＶｔｈｐはそれぞれＮＭＯＳトランジスタおよびＰＭＯＳトランジスタのβ値と閾値電圧である。そのとき、ＶＯＤ＝Ｉ１×ＲＬ、ＶＯＣ≒Ｖ５−Ｉ１×ＲＬ／２≒Ｖ６＋Ｉ１×ＲＬ／２となる。これらの値ＶＯＣとＶＯＤが目標の値となるようにＶ３とＶ４の基準電位が決定される。ＬＶＤＳの規格によると、ＶＯＣの標準的な値は１．２Ｖ、ＶＯＤの標準的な値は２５０ｍＶ、ＲＬの値は１００Ωである。この場合ＶＯＣとＶＯＤが目標の値となるような基準電位Ｖ３、Ｖ４を決める例を示す。簡単のためにβｎ＝βｐ＝２、Ｖｔｈｎ＝Ｖｔｈｐ＝０．５と仮定する。これから、Ｖ３＝１．２＋０．２５０／２＋１＝２．４５Ｖ、Ｖ４＝１．２−０．２５／２−１＝０．１２Ｖとすればよいと計算できる。このとき、スイッチトランジスタ３〜６のβ値はＯＮ抵抗が十分小さくなるように大きくすることに注意する必要がある。なお、スイッチ回路１０１は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとを使用したＣＭＯＳ回路としても構成することができる。
【００２３】
図２は、本発明による基準電位生成回路１０２の実施の形態を説明する回路図である。基準電位生成回路１０２は、一端が高電位側の第１電源電位１３に接続された抵抗Ｒ１と、一端が低電位側の第２電源電位１４に接続された抵抗Ｒ３と、Ｒ１およびＲ３に直列に接続された抵抗Ｒ２とで構成される。Ｒ１とＲ２の接続ノード２１を出力回路１００のＮＭＯＳトランジスタ１のゲートへ接続し、基準電位Ｖ３を供給する。Ｒ２とＲ３の接続ノード２２を出力回路１００のＰＭＯＳトランジスタ２のゲートへ接続し、基準電位Ｖ４を供給する。図３は、抵抗Ｒ１およびＲ３を可変するための可変抵抗を備えた基準電位生成回路を示す。抵抗Ｒ１及びＲ３を可変することにより、オフセット電位一定で差動電位を可変する。高電位側の第１電源電位１３の電位をＶＤＤ、低電位側の第２電源電位１４の電位をＶＳＳ、ノード２１の電位をＶ２１、ノード２２の電位をＶ２２、抵抗値の和Ｒ１＋Ｒ２＋Ｒ３をＲとすると、Ｖ２１＝（ＶＤＤ−ＶＳＳ）×（Ｒ２＋Ｒ３）／Ｒ、Ｖ２２＝（ＶＤＤ−ＶＳＳ）×（Ｒ３）／Ｒと表わされる。ＮＭＯＳトランジスタ１およびＰＭＯＳトランジスタ２のゲート幅とゲート長との比をゲート・ソース間電圧に対して流れる電流が等しくなるように調整し、Ｒ３＝Ｒ１とすると、オフセット電位ＶＯＣ＝（ＶＤＤ＋ＶＥＥ）／２となる。この状態で、差動電圧ＶＯＤはノード２１とノード２２の差動電位に連動する。
【００２４】
図４は、電位可変手段を備えた基準電位生成回路を示す。基準電位生成回路１０２は、第１回路群３０１と、第２回路群３０２と、それら第１回路群３０１と第２回路群３０２との間に直列に接続される抵抗Ｒ２とからなる。第１回路群３０１は、複数個のＰＭＯＳトランジスタＰ１〜Ｐｎのソース側が高電位側の電源電位１３に接続され、複数個の抵抗Ｒｐ１〜Ｒｐｎの一方の端子が、それぞれ、上記複数個のＰＭＯＳトランジスタＰ１〜Ｐｎのドレイン側に接続され、他方の端子が、ノード２１に接続されて構成される。第２回路群３０２は、複数個のＮＭＯＳトランジスタＮ１〜Ｎｎのソース側が低電位側の電源電位１４に接続され、複数個の抵抗Ｒｎ１〜Ｒｎｎの一方の端子が、それぞれ、上記複数個のＮＭＯＳトランジスタＮ１〜Ｎｎのドレイン側に接続され、他方の端子が、ノード２２に接続されて構成される。第１回路群の各ＰＭＯＳトランジスタと抵抗と、第２回路群の各ＮＭＯＳトランジスタと抵抗とは、お互いに対になっており、抵抗Ｒｐ１とＲｎ１との組み合わせ、抵抗ＲｐｎとＲｎｎの組み合わせの抵抗値はそれぞれ等しく設定される。ここで、抵抗Ｒｐ１---Ｒｐｎの合成抵抗値は、第１回路群のトランジスタのゲートで制御され、抵抗Ｒｎ１---Ｒｎｎの合成抵抗値は、第２回路群のトランジスタのゲートで制御されることにより、ＶＯＣ一定でＶＯＤを変化させることができる。
【００２５】
図５は、他の電位可変手段を備えた基準電位生成回路を示す。基準電位生成回路１０２は、第１回路群４０１と第２回路群４０２とを備える。第１回路群４０１は、ドレインが高電位側の電源電位１３に接続され、ゲート幅が図１におけるＮＭＯＳトランジスタ１の１／ｎのＮＭＯＳトランジスタ４１と、ドレインがＮＭＯＳトランジスタ４１のソースに接続され、ゲートが電源電位１３に接続され、ゲート幅がＭＯＳトランジスタ３およびＭＯＳトランジスタ５の１／ｎのＮＭＯＳトランジスタ４２と、ＮＭＯＳトランジスタ４２のソースに接続された抵抗値が終端抵抗ＲＬのｎ／２である直列に接続された抵抗４５および抵抗４６と、ドレインが抵抗４６のもう一方の端子に接続され、ゲートが電源電位１３に接続されたゲート幅がＭＯＳトランジスタ４およびＭＯＳトランジスタ６の１／ｎのＮＭＯＳトランジスタ４３と、ドレインがＮＭＯＳトランジスタ４３のソースに接続され、ソースが低電位側の電源電位１４に接続され、ゲートがカレントミラー回路ＣＭＣに接続されたＮＭＯＳトランジスタ４４と、ＮＭＯＳトランジスタ４１およびＮＭＯＳトランジスタ４９のゲート電位を制御する第１基準電位４８が非反転入力端子に接続された差動増幅器４７とからなる。なお、差動増幅器４７の反転入力端子は、抵抗４５と抵抗４６との接続点に接続されている。
【００２６】
第２回路群４０２は、ドレインが高電位側の電源電位１３に接続され、ゲート幅が図１におけるＮＭＯＳトランジスタ１の１／ｎのＮＭＯＳトランジスタ４９と、ドレインがＮＭＯＳトランジスタ４９のソースに接続され、ゲートが電源電位１３に接続され、ゲート幅がＭＯＳトランジスタ４およびＭＯＳトランジスタ６の１／ｎのＮＭＯＳトランジスタ５０と、ＮＭＯＳトランジスタ５０のソースに接続された抵抗値が終端抵抗ＲＬのｎ／２である直列に接続された抵抗５４および抵抗５４と、ドレインが抵抗５４のもう一方の端子に接続され、ゲートが電源電位１３に接続されたゲート幅がＭＯＳトランジスタ４およびＭＯＳトランジスタ６の１／ｎのＮＭＯＳトランジスタ５１と、ソースがＮＭＯＳトランジスタ５１のソースに接続され、ドレインが低電位側の電源電位１４に接続され、ゲートがＰＭＯＳトランジスタ２の１／ｎのＰＭＯＳトランジスタ５２と、ＰＭＯＳトランジスタ５２のゲート電位を制御する基準電位５６が非反転入力端子に接続された差動増幅器５５とからなる。なお、差動増幅器５５の反転入力端子は、抵抗５３と抵抗５４との接続点に接続されている。
【００２７】
差動増幅器４７は、抵抗４５と抵抗４６との接続されたノードの電位を、差動増幅器４７に接続された基準電位４８に近づくように制御する。差動増幅器５５は、抵抗５３と抵抗５４との接続されたノードの電位を、差動増幅器５５に接続された基準電位５６に近づくように制御する。出力の差動電位は、ノード８とノード７との電位差であり、終端抵抗ＲＬを流れる電流Ｉから、ＶＯＤ＝Ｉ×ＲＬとなる。このとき、基準電位生成回路１０２のＮＭＯＳトランジスタ４１およびＮＭＯＳトランジスタ４９には、Ｉ／ｎの電流が流れている。ＮＭＯＳトランジスタ４２と抵抗４５との接続ノードと、抵抗４６とＮＭＯＳトランジスタ４３との接続ノード間の電位差、およびＮＭＯＳトランジスタ５０と抵抗５３との接続ノードと、抵抗５４とＮＭＯＳトランジスタ５１との接続ノード間の電位差は、Ｉ／ｎ×（ｎＲＬ／２＋ｎＲＬ／２）＝Ｉ×ＲＬとなる。この値が目標の値となるようにＮＭＯＳトランジスタ４４を流れる電流Ｉ／ｎが決定される。出力のオフセット電位ＶＯＣは、ノード８の電位Ｖ１とノード７の電位Ｖ２から、ＶＯＣ＝（Ｖ１＋Ｖ２）／２と表わされる。このオフセット電位ＶＯＣは、抵抗４５と抵抗４６とが接続されるノード５７および抵抗５３と抵抗５４とが接続されるノード５８の電位と連動する。従って、オフセット電位ＶＯＣは、ノード５７およびノード５８の電位が目標の値となるように基準電位４８および基準電位５６を設定することで決定される。このように、オフセット電位ＶＯＣ一定で、差動電圧ＶＯＤを変化させることができる。
【００２８】
以上説明したとおり、本発明は、ＮＭＯＳトランジスタ１のゲートに供給する電圧Ｖ３およびＰＭＯＳトランジスタ２のゲートに供給する電圧Ｖ４を差動増幅器を必要としないで供給できるため、消費電力が小さく、且つ回路面積も大きくならない。さらに差動増幅器を介さないで制御できるため、電源ノイズなどによる発振に強い構成となっており、負荷の駆動能力も高い。
【００２９】
［実施例２］
本発明による低電圧差動信号用差動駆動回路の第２の実施の形態について、図６を用いて説明する。図６は、本発明の高出力差動駆動回路の構成を説明する回路ブロック図である。本発明の低電圧差動信号用差動駆動回路３００は、出力回路１００とエンファシス回路３００およびこれらのバイアス回路（図示されず）例えば基準電位生成回路１０２から構成される。
【００３０】
ドライブ回路１００は、図１で説明した回路である。エンファシス回路４００は、ドライブ回路１００とは異なる差動信号が入力され電流信号を出力するＭＯＳトランジスタからなるエンファシス回路用スイッチ回路のノード７１に、ＰＭＯＳトランジスタ６１のドレインが接続されている。そのＰＭＯＳトランジスタ６１のソースが電源の高電位側１３に接続され、さらにＰＭＯＳトランジスタ６１のゲートがエンファシス回路用バイアス電源（図示されず）の一方の端子６７に接続されている。また、エンファシス回路用スイッチ回路のノード７２には、ＮＭＯＳトランジスタ６２のドレインが接続されている。
そのＮＭＯＳトランジスタ６２のソースが低電位側の電源１４に接続され、さらにＮＭＯＳトランジスタ６２のゲートがエンファシス回路用バイアス電源の他方の端子６８に接続されている。
【００３１】
エンファシス回路用スイッチ回路は、図１のスイッチ回路１０１と同様の回路である。ＮＭＯＳトランジスタ６３および６５のドレインが互いに接続されて、ノード７１を形成し、ＮＭＯＳトランジスタ６４および６６のソースが互いに接続されて、ノード７２を形成している。ＮＭＯＳトランジスタ６３および６４、ＮＭＯＳトランジスタ６５および６６のソースとドレインがそれぞれ接続されて、ノード７３およびノード７４を形成している。ＮＭＯＳトランジスタ６３および６６のゲートは、互いに正側の差動信号出力端子６９（図示されず）に接続され、ＮＭＯＳトランジスタ６４および６５のゲートは、互いに負側の差動出力端子２０に接続されている。ドライブ回路１００のノード８とエンファシス回路４００のノード７３およびドライブ回路１００のノード７とエンファシス回路４００のノード７４が互いに接続されて、高出力差動駆動回路３００の出力端子２１および２２を形成している。
【００３２】
図７は、ドライブ回路１００に入力される正側の差動入力信号と、エンファシス回路４００に入力される正側の差動入力信号に対して現れる、高出力差動駆動回路３００の出力信号の入出力信号トレインを、各ステップで示した図である。
【００３３】
図７のステップ１において、図６のドライブ回路１００に入力される正側の差動入力信号と、エンファシス回路４００に入力される正側の差動入力信号が共に高電位であれば、それに対応する各々の負側の差動入力信号は低電位にある。すなわち、ドライブ回路側のＮＭＯＳトランジスタ３および６はスイッチオン状態にあり、ＮＭＯＳトランジスタ４および５はスイッチオフ状態にある。同様にエンファシス回路４００のＮＭＯＳトランジスタ６３および６６はスイッチオン状態にあり、ＮＭＯＳトランジスタ６４および６５はスイッチオフ状態にある。
【００３４】
一方図７のステップに関わりなく、図６のドライブ回路１００のＮＭＯＳトランジスタ１およびＰＭＯＳトランジスタ２のゲートには、それぞれドライブ回路用バイアス電源である基準電位生成回路１０２からのバイアス電圧により活性化されソースフォロアーとして動作する。従って、基準電位生成回路１０２のバイアス電圧で決まる一定電圧が、電圧ドライブの出力としてノード１１および１２に発生している。またエンファシス回路４００のＰＭＯＳトランジスタ６１およびＮＭＯＳトランジスタ６２は、エンファシス回路用バイアス電源端子６７および６８で、カレントミラー等に見られる電流源により活性化されている。そのため、バイアスの電流で決まる電流駆動回路として動作している。
【００３５】
今ステップ１において、ドライブ回路１００のスイッチ回路のＮＭＯＳトランジスタ３および６がオンし、エンファシス回路４００のスイッチ回路のＮＭＯＳトランジスタ６３および６６がオンしているため、差動駆動回路３００の出力端子８の電位はハイレベル、出力端子７の電位はローレベルとなる。このハイレベルは、ドライブ回路１００の電圧ドライブで急速に立ち上がり、さらにエンファシス回路４００の電流ドライブにより電流を供給し、長い信号線負荷の浮遊容量を吸収する駆動能力を有する。同様にローレベルは、ドライブ回路１００の電圧ドライブで急速に立ち下がり、さらにエンファシス回路３００の電流ドライブにより、長い信号線負荷の浮遊容量のチャージを引き抜く駆動能力を有する。エンファシス回路４００は電流ドライブであるため、ＰＭＯＳトランジスタ６１およびＮＭＯＳトランジスタ６２のソースドレイン間電圧ＶＳＤは負荷に対応して自動可変し、差動駆動回路３００のドライブパルス振幅を拡大すると等価の能力を有し、負荷の増加に対しても高速ドライブが可能となる。
【００３６】
ステップ２においては、ドライブ回路１００およびエンファシス回路４００の各スイッチ回路の差動信号入力が反転するため、スイッチ回路の動作が反転し、差動駆動回路３００の出力端子７および８の電位も反転する。ステップ３およびステップ４は、これらの動作の繰り返しとなる。
【００３７】
ステップ５〜７において、図６のドライブ回路１００に入力される正側の差動入力信号が低電位で、エンファシス回路４００に入力される正側の差動入力信号が高電位であれば、それに対応する各々の負側の差動入力信号はそれらの反転電位にある。すなわち、ドライブ回路側のＮＭＯＳトランジスタ３および６はスイッチオフ状態にあり、ＮＭＯＳトランジスタ４および５はスイッチオン状態にある。同様にエンファシス回路４００のＮＭＯＳトランジスタ６３および６６はスイッチオン状態にあり、ＮＭＯＳトランジスタ６４および６５はスイッチオフ状態にある。
【００３８】
今ステップ５〜７において、ドライブ回路１００のスイッチ回路のＮＭＯＳトランジスタ３および６がオフし、エンファシス回路４００のスイッチ回路のＮＭＯＳトランジスタ６３および６６がオンしている。従って差動駆動回路３００の出力端子８の電位は、ドライブ回路１００のＰＭＯＳトランジスタ２の電圧ドライブで決まる電圧を、エンファシス回路４００のＰＭＯＳトランジスタ６１を流れる電流の分だけ高くした値となる。一方出力端子７の電位は、ドライブ回路１００のＮＭＯＳトランジスタ１の電圧となる電圧ドライブで決まる電圧を、エンファシス回路４００のＮＭＯＳトランジスタ６２を流れる電流の分だけ低くした値となる。従って、図７の出力波形に示されるように、振幅が低減し、また定まった電位が設定され、安定したコモンモード電圧を得ることができるため、ＥＭＩ障害を防ぐことが可能となる。
【００３９】
図８は、他の入出力信号トレインを示す。今ステップ１において、ドライブ回路１００のスイッチ回路のＮＭＯＳトランジスタ３および６がオンし、エンファシス回路４００のスイッチ回路のＮＭＯＳトランジスタ６３および６６がオンしているため、差動駆動回路３００の出力端子８の電位はハイレベル、出力端子７の電位はローレベルとなる。このハイレベルは、ドライブ回路１００の電圧ドライブで急速に立ち上がり、さらにエンファシス回路４００の電流ドライブにより電流を供給され、同様にローレベルは、ドライブ回路１００の電圧ドライブで急速に立ち下がり、さらにエンファシス回路３００の電流ドライブにより、電流が供給されることにより、振幅が通常時よりも大きくなる。これにより、信号線が長く、また信号の高周波成分が減衰した場合でも、前もって振幅が拡大されているため、一定の信号品質を保つことができる。また、エンファシス回路４００は電流ドライブであるため、出力電流をＩとし、ドライブ回路用スイッチトランジスタ群のスイッチ抵抗をＲｓｗとすると、電流ドライブにより、ＲｓｗＩだけ振幅を増やすことができる。
【００４０】
ステップ２においては、ドライブ回路１００およびエンファシス回路４００の各スイッチ回路の差動信号入力が反転するため、スイッチ回路の動作が反転し、差動駆動回路３００の出力端子７および８の電位も反転する。ステップ３およびステップ４は、これらの動作の繰り返しとなる。
【００４１】
ステップ５〜７において、図６のドライブ回路１００に入力される差動入力信号はすべてローになっている。すなわち、ドライブ回路側のＮＭＯＳトランジスタ３および６はスイッチオフ状態にあり、ＮＭＯＳトランジスタ４および５はスイッチオン状態にある。同様にエンファシス回路４００のＮＭＯＳトランジスタ６３から６６はスイッチオフの状態にある。
【００４２】
今ステップ５〜７において、ドライブ回路１００のスイッチ回路のＮＭＯＳトランジスタ３および６がオフし、エンファシス回路４００のスイッチ回路のＮＭＯＳトランジスタ６３から６６がオフしている。従って差動駆動回路３００の出力端子８の電位は、ドライブ回路１００のみで決まり、振幅が増えることはない。エンファシス回路がオンしている場合は、オフしている場合に比べ、ハイレベルはＲｓｗＩだけ上がり、ローレベルはＲｓｗＩだけ下がる。従ってコモンモード電圧はどちらの場合も変わらず、安定したコモンモード電圧を得ることができるため、ＥＭＩ障害を防ぐことが可能となる
【００４３】
図９は、図６のエンファシス回路４００のＰＭＯＳトランジスタ６１とＮＭＯＳトランジスタ６２を、ドライブ回路１００のＮＭＯＳトランジスタ１とＰＭＯＳトランジスタ２と同種のトランジスタにそれぞれ置き換えソースフォロアーとした第３の実施例の入出力信号トレインを示す。
【００４４】
図９のステップ１〜４において、エンファシス回路４００に入力される差動入力信号は、ハイインピーダンスとなっている。従って差動駆動回路３００の出力端子７および８の電位は、ドライブ回路１００のドライブ電圧によって決定される。この場合、回路負荷に応じて高電位出力が得られるように、エンファシス回路４００と切り離した独自の回路設計が可能となる。またステップ５〜７において、ドライブ回路１００に入力される差動入力信号は、ハイインピーダンスとなっている。従って差動駆動回路３００の出力端子７および８の電位は、エンファシス回路４００のドライブ電圧により決定される。この場合も同様に、ドライブ回路１００と切り離して、回路負荷に応じた一定の待機状態の電圧を設定することが可能となる。動作は、図７の場合と同様に読み取ることができる。
【００４５】
以上説明したとおり、本発明は、電流注入により送信端での振幅を増大するエンファシス手段により、出力のドライブ能力を高め、電圧ドライブによりコモンモードレベルを安定にすることでＥＭＩ障害の発生を少なくすることができるため、低電圧差動信号用ではあるが、高速長距離ドライブが可能となる。
【産業上の利用可能性】
【００４６】
本発明の低電圧差動信号用差動駆動回路は、ＬＶＤＳインターフェースへの適用以外に、差動駆動回路自身に適用できる。
【図面の簡単な説明】
【００４７】
【図１】本発明による実施例１の差動駆動回路の構成を示す回路ブロック図である。
【図２】本発明による実施例１の基準電位生成回路の構成を示す回路ブロック図である。
【図３】本発明による可変抵抗を備えた基準電位生成回路である。
【図４】本発明による電位可変手段を備えた基準電位生成回路。
【図５】本発明による他の電位可変手段を備えた基準電位生成回路。
【図６】本発明による実施例２の差動駆動回路の構成を示す回路ブロック図である。
【図７】本発明による実施例２の差動駆動回路の入出力信号トレインを示した図である。
【図８】本発明による実施例２の差動駆動回路の他の入出力信号トレインを示した図である。
【図９】本発明の他のエンファシス回路による差動駆動回路の入出力信号トレインを示した図である。
【符号の説明】
【００４８】
１〜６、４１〜４４、４９〜５２、６１〜６６  トランジスタ
４５、４６、５３、５４  抵抗
７、８、１１、１２、２１、２２、７１〜７４  ノード
９、１０、６９、７０  差動入力端子
１３、１４  高電位側および低電位側電源電位
４７、５５  第１および第２差動増幅器
４８  第１基準電位
１００  出力回路
１０１  スイッチ回路
１０２  基準電位生成回路
３００  低電圧差動信号用差動駆動回路
４００  エンファシス回路
４０１，４０２  第１および第２回路群
Ｒ１〜３、Ｒｐ１、Ｒｐｎ、Ｒｎ１、Ｒｎｎ  抵抗
Ｐ１〜Ｐｎ、Ｎ１〜Ｎｎ  トランジスタ
ＣＭＣ  カレントミラー回路
ＩＮ＋  ドライブ回路差動入力信号正側
ＩＮ−  ドライブ回路差動入力信号負側
ＥＭＰ＋  エンファシス回路差動入力信号正側
ＥＭＰ−  エンファシス回路差動入力信号負側
ＯＵＴ＋  高出力差動駆動回路出力正側
ＯＵＴ−  高出力差動駆動回路出力負側
ＨｉＺ  ハイインピーダンス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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