(57)【要約】【課題】半導体素子として、例えばＩＧＢＴを有する半導体装置の製造歩留まりを向上させることのできる技術を提供する。【解決手段】半導体基板１の表面側に配線１７，１８を形成した後、配線１７，１８の上部に配線１７，１８を覆う支持基板２１を貼り付け、さらに支持基板２１の上にＢＧテープ２２を重ねて貼り付けて、半導体基板１を裏面から研削する。その後、ＢＧテープ２２を剥離して、半導体基板１の裏面にイオン注入により不純物を導入し、続いて支持基板２１を剥離して、半導体基板１に熱処理を施す。【選択図】図１４
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【特許請求の範囲】
【請求項１】
以下を含む半導体装置：
半導体基板の第１の面側に形成された半導体素子、
前記第１の面側に形成され、前記半導体素子と電気的に接続する電極、
前記電極の表面の外周部および側面を覆う保護膜、
前記保護膜に覆われていない前記電極の表面を覆う第１のメタル膜、
前記半導体基板の第２の面に、不純物の導入により形成された半導体領域、
前記半導体領域と電気的に接続する第２のメタル膜。
【請求項２】
請求項１記載の半導体装置において、前記第１のメタル膜と前記第２のメタル膜とは同じ材質で構成され、ほぼ同じ厚さを有している半導体装置。
【請求項３】
請求項２記載の半導体装置において、前記第１および第２のメタルは、ニッケルを主成分とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、前記半導体基板の厚さは５０〜２００μｍ程度である半導体装置。
【請求項５】
請求項１記載の半導体装置において、前記電極は前記第１のメタル膜を介してバンプ電極に接続している半導体装置。
【請求項６】
以下を含む半導体装置：
半導体基板の第１の面側に形成された半導体素子、
前記第１の面側に形成され、前記半導体素子と電気的に接続する電極、
前記電極の表面および側面を覆う第１のメタル膜、
前記第１のメタル膜の表面の外周部および側面を覆う保護膜、
前記半導体基板の第２の面に、不純物の導入により形成された半導体領域、
前記半導体領域と電気的に接続する第２のメタル膜。
【請求項７】
請求項６記載の半導体装置において、前記第１のメタル膜と前記第２のメタル膜とは同じ材質で構成され、ほぼ同じ厚さを有している半導体装置。
【請求項８】
請求項７記載の半導体装置において、前記第１および第２のメタルは、ニッケルを主成分とする半導体装置。
【請求項９】
請求項６記載の半導体装置において、前記半導体基板の厚さは５０〜２００μｍ程度である半導体装置。
【請求項１０】
請求項６記載の半導体装置において、前記電極は前記第１のメタル膜を介してバンプ電極に接続している半導体装置。
【請求項１１】
以下の工程を含む半導体装置の製造方法：
（ａ）半導体基板の第１の面側に半導体素子および配線を形成する工程、
（ｂ）前記半導体素子および配線の上部に、これらを覆う第１のテープを貼り付けた後、前記第１のテープの上に第２のテープを重ねて貼り付ける工程、
（ｃ）前記半導体基板を第２の面から研削する工程、
（ｄ）前記第２のテープを剥離する工程、
（ｅ）前記第２の面にイオン注入により不純物を導入する工程、
（ｆ）前記第１のテープを剥離する工程、
（ｇ）前記半導体基板に熱処理を施す工程。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、前記第１のテープは、高剛性テープ、ガラスまたはセラミックである半導体装置の製造方法。
【請求項１３】
さらに以下の工程を含む請求項１１記載の半導体装置の製造方法：
（ｈ）前記（ａ）工程と前記（ｂ）工程との間に、前記半導体素子および配線の上部に、これらを覆う最上層の絶縁膜である保護膜を形成する工程、
（ｉ）前記（ｇ）工程の後、前記第２の面に第１のメタル膜を形成し、前記配線の露出した面に第２のメタル膜を形成する工程。
【請求項１４】
請求項１３記載の半導体装置の製造方法において、前記第１のメタル膜はスパッタリング法または真空蒸着法により形成され、前記第２のメタル膜はメッキ法により形成される半導体装置の製造方法。
【請求項１５】
さらに以下の工程を含む請求項１１記載の半導体装置の製造方法：
（ｊ）前記（ｇ）工程の後、前記第２の面に第１のメタル膜を形成し、前記配線の露出した面に第２のメタル層を形成する工程、
（ｋ）前記（ｊ）工程の後、前記半導体素子および配線の上部に、これらを覆う最上層の絶縁膜である保護膜を形成する工程。
【請求項１６】
請求項１５記載の半導体装置の製造方法において、前記保護膜は印刷技術により形成される半導体装置の製造方法。
【請求項１７】
請求項１４記載の半導体装置の製造方法において、前記第１のメタル膜はスパッタリング法または真空蒸着法により形成され、前記第２のメタル膜はメッキ法により形成される半導体装置の製造方法。
【請求項１８】
さらに以下の工程を含む請求項１１記載の半導体装置の製造方法：
（ｌ）前記（ａ）工程と前記（ｂ）工程との間に、前記半導体素子および配線の上部に、これらを覆う最上層の絶縁膜である保護膜を形成する工程、
（ｍ）前記（ｌ）工程の後、前記第２の面および前記配線の露出した面にメタル膜を同時に形成する工程。
【請求項１９】
請求項１８記載の半導体装置の製造方法において、前記メタル膜は無電解メッキ法により形成される半導体装置の製造方法。
【請求項２０】
さらに以下の工程を含む請求項１１記載の半導体装置の製造方法：
（ｎ）前記（ｇ）工程の後、前記第２の面および前記配線の露出した面にメタル膜を同時に形成する工程、
（ｏ）前記（ｎ）工程の後、前記半導体素子および配線の上部に、これらを覆う最上層の絶縁膜である保護膜を形成する工程。
【請求項２１】
請求項２０記載の半導体装置の製造方法において、前記保護膜は印刷技術により形成される半導体装置の製造方法。
【請求項２２】
請求項２０記載の半導体装置の製造方法において、前記メタル膜は無電解メッキ法により形成される半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、絶縁ゲート型電界効果バイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor）を有する半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
半導体装置を実装回路基板に搭載する様々な技術が提案されている。
【０００３】
例えばシリコン半導体面上に設けられ、シリコン半導体とオーミック接合をなす第１の金属層と、第１の金属層の全露出表面を完全に覆うように積層する第２の金属層とからなり、第２の金属層の金属は第１の金属層の金属より有機酸に対して腐食性が高く、かつ半田濡れ性が良いことからなるシリコン半導体素子の電極構造が特開平１１−１３５５３３号公報（特許文献１）に開示されている。
【０００４】
また、半導体素子と電気的に接続される表面電極は複数の導電層からなり、複数の導電層のうち、表面パッド電極と物理的に接続される導電層は表面パッド電極の材料と密着性が良い材料からなり、バンプと物理的に接続される導電層はバンプの材料と密着性が良い材料からなる半導体装置が特開２００１−２７１４９４号公報（特許文献２）に開示されている。
【０００５】
また、基板表面に加工を施した後、基板裏面への電極用の裏面金属膜蒸着に先だって基板表面に表面保護用のテープを貼り付け、基板裏面側よりダイシングラインに沿って基板に切れ目を入れる第１のダイシングを施し、さらに裏面金属膜蒸着後、基板表面保護用のテープを取り除き、第２のダイシングを行う電力用半導体素子の製造方法が特開２００２−１３４４４１号公報（特許文献３）に開示されている。
【０００６】
また、半導体ウエハの裏面の内部領域を研磨することにより半導体ウエハの裏面の外周部に突起を形成した後、半導体ウエハを、その表面が半導体ウエハの内部領域より小さい支持台に搭載し、半導体ウエハの裏面の内部領域を支持台により支持し、半導体ウエハの表面のスクライブ領域を切断して、薄膜化した後の半導体ウエハの強度を維持する技術が特開２００３−３３２２７１号公報（特許文献４）に記載されている。
【特許文献１】特開平１１−１３５５３３号公報
【特許文献２】特開２００１−２７１４９４号公報
【特許文献３】特開２００２−１３４４４１号公報
【特許文献４】特開２００３−３３２２７１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本願では半導体素子として、例えばｐｎｐ型ＩＧＢＴを用いて検討を行った。ｐｎｐ型ＩＧＢＴでは、単結晶シリコンからなるｎ型の半導体ウエハをベース層とし、そのベース層の表面側にｐ型のチャネル領域、ｎ型のエミッタ領域、エミッタ電極、ゲート絶縁膜およびゲート電極などが形成され、裏面側にｐ型のコレクタ層が形成された構成となっている。
【０００８】
ＩＧＢＴの製造方法は、例えば次のとおりである。まず、半導体ウエハの表面側に半導体素子を形成し、これに電気的に接続する電極を形成した後、電極の一部を露出させて半導体ウエハの表面側をポリイミド樹脂膜で覆う。続いて、半導体ウエハの表面側にバックグラインドテープ（以下、ＢＧテープと記す）を貼り付けて、半導体ウエハを裏面から研削し、半導体ウエハを所定の厚さとする。ＩＧＢＴでは、半導体ウエハの厚さ方向に電流が流れるため、半導体ウエハの厚さがＩＧＢＴの性能に大きく影響する。さらに、ＩＧＢＴの放熱特性を向上させるためには、半導体ウエハの厚さを薄くして、熱抵抗を低減させる必要がある。そこで、半導体ウエハの表面側に半導体素子を形成した後、半導体ウエハを裏面から研削することにより、例えば５５０μｍ程度から５０〜２００μｍ程度の厚さにまで薄くしている。
【０００９】
次いで、半導体ウエハを洗浄した後、ＢＧテープにより半導体ウエハを補強した状態で、半導体ウエハの裏面にｐ型不純物をイオン注入する。その後、ＢＧテープを剥離し、さらに熱処理を行うことにより、ｐ型不純物を活性化させてコレクタ層が形成される。続いて、半導体ウエハの裏面にスパッタリング法または真空蒸着法により第１のメタル膜を堆積してコレクタ電極を形成する。さらに半導体ウエハの表面側の露出した電極の表面に電解メッキ法により第２のメタル膜を形成する。
【００１０】
しかしながら、半導体ウエハを研削した後のＢＧテープの表面には、研削により発生した異物、例えばシリコン屑が付着する。この異物は半導体ウエハの裏面にも付着し、洗浄により除去することが難しい。このため、半導体ウエハの裏面にｐ型不純物をイオン注入する際、異物がｐ型不純物の導入を阻害し、その後の熱処理により形成されるコレクタ層に欠陥を生じさせて、ＩＧＢＴの製造歩留まりを低下させる。
【００１１】
また、半導体ウエハの裏面にｐ型不純物をイオン注入した後に熱処理が実行されるが、半導体ウエハの表面側にポリイミド樹脂膜が形成されているため、熱処理の温度はポリイミド樹脂膜の耐熱温度により制約を受ける。ｐ型不純物を活性化するためには、８００℃程度の熱処理が必要であるが、ポリイミド樹脂膜に対する加熱温度の上限は４２０℃程度であり、この温度におけるｐ型不純物の活性化率は１０％未満となる。このため、ＩＧＢＴの所望する特性が得られないという問題が生ずる。さらに、電極の表面に無電解メッキ法により第２のメタル膜を形成する際、ポリイミド樹脂膜上に不正にメタル層が形成されるブリッジング現象が生じて、電気的な短絡不良を引き起こすこともある。
【００１２】
本発明の目的は、半導体素子として、例えばＩＧＢＴを有する半導体装置の製造歩留まりを向上させることのできる技術を提供することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
本発明は、半導体基板の表面側に半導体素子および配線を形成した後、半導体素子および配線の上部に、これらを覆う支持基板を貼り付け、さらに支持基板の上にＢＧテープを重ねて貼り付けて、半導体基板の裏面から研削するものであり、ＢＧテープを剥離した後、半導体基板の裏面にイオン注入により不純物を導入し、続いて支持基板を剥離した後、半導体基板に熱処理を施すものである。
【発明の効果】
【００１６】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１７】
半導体素子として、例えばＩＧＢＴを有する半導体装置の製造歩留まりを向上させることができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１９】
（実施の形態１）
本実施の形態１による半導体装置は、半導体素子として、例えばＩＧＢＴを有するものである。このような本実施の形態１の半導体装置について図１〜図３１を用いて製造工程に従って説明する。図１に、本実施の形態１である半導体装置の製造方法の工程図を示す。
【００２０】
まず、図２に示すように、ｎ型の導電型を有する不純物（例えば、ヒ素（Ａｓ））がドープされたｎ+型単結晶シリコンからなる半導体基板（以下、単に基板と記す）１を準備する。この段階の基板１は、半導体ウエハと称する平面略円形状の半導体の薄板であり、その厚さは、例えば５５０μｍ程度である。続いて、基板１の表面（第１の面）を、例えば熱酸化することによって酸化シリコン膜２を形成する。
【００２１】
次いで、酸化シリコン膜２上に、フォトリソグラフィ技術を用いてパターニングされた窒化シリコン膜を形成し、続いて、基板１に熱処理を施すことによって、上記窒化シリコン膜のない基板１の表面において、フィールド絶縁膜４が形成される。このフィールド絶縁膜４は素子分離領域であり、この領域で区画される領域が素子形成領域となる。その後、フッ酸を用いた基板１の洗浄および熱リン酸を用いた基板１の洗浄によって、上記窒化シリコン膜を除去する。
【００２２】
次に、図３に示すように、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとしてｐ型の導電型を有する不純物（例えばボロン（Ｂ））を基板１にイオン注入する。続いて、基板１に熱処理を施すことによってその不純物を拡散させ、ｐ-型半導体領域５を形成する。このｐ-型半導体領域５はＩＧＢＴのチャネル領域となる。
【００２３】
次いで、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとして酸化シリコン膜２および基板１を順次エッチングし、溝７を形成する。続いて、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとしてｎ型の導電型を有する不純物（例えばヒ素）を基板１にイオン注入する。続いて、基板１に熱処理を施すことによってその不純物を拡散させ、ｎ+型半導体領域６を形成する。このｎ+型半導体領域６はＩＧＢＴのエミッタ領域となる。
【００２４】
次に、図４に示すように、基板１に熱処理を施すことにより、溝７の底部および側壁に熱酸化膜８を形成する。この熱酸化膜８はＩＧＢＴのゲート絶縁膜となる。
【００２５】
次いで、ｎ型の導電型を有する不純物（例えばリン（Ｐ））がドープされた多結晶シリコン膜を溝７の内部を含む酸化シリコン膜２上に堆積し、その多結晶シリコン膜で溝７を埋め込む。続いて、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとしてその多結晶シリコン膜をエッチングし、多結晶シリコン膜を溝７内に残すことによって、溝７内にＩＧＢＴのゲート電極９を形成する。また、この時、フィールド絶縁膜４上の一部にも多結晶シリコン膜を残し、多結晶シリコンパターン１０を形成する。多結晶シリコンパターン１０とゲート電極９とは、電気的に接続されている。ここまでの工程により、基板１の表面側に、ＩＧＢＴのうち基板１からなるベース領域、ｎ+型半導体領域６からなるエミッタ領域が形成される（図１の工程Ｐ０１）。
【００２６】
次に、図５に示すように、例えば基板１上にＰＳＧ（Phospho Silicate Glass）膜を堆積した後、そのＰＳＧ膜上にＳＯＧ（Spin On Glass）膜を塗布することにより、そのＰＳＧ膜およびＳＯＧ膜からなる絶縁膜１１を形成する。続いて、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとして絶縁膜１１および酸化シリコン膜２を順次エッチングし、コンタクト溝１２を形成する。また、この時、多結晶シリコンパターン１０上の絶縁膜１１もパターニングされて、多結晶シリコンパターン１０に達するコンタクト溝１３が形成される。
【００２７】
次に、図６に示すように、コンタクト溝１２，１３の内部を含む絶縁膜１１上に、バリア導体膜１５を形成する。このバリア導体膜１５は、例えばスパッタリング法を用いてチタンタングステン（ＴｉＷ）膜を薄く堆積した後、基板１に熱処理を施すことにより成膜できる。
【００２８】
図７に、半導体装置の製造に用いるＤＣマグネトロンスパッタリング装置の概略図を示す。スパッタリング装置１００は、クライオポンプまたはドライポンプ等の真空ポンプによって真空排気されるスパッタリング室１０１を備えている。スパッタリング室１０１には基板１を出し入れするための搬入搬出口が設けられており、搬入搬出口はゲートバルブによって開閉されるように構成されている。また、スパッタリング室１０１には、イオンを生成するための不活性で、かつ質量の大きい放電ガスとしてのアルゴン（Ａｒ）ガス１０２を供給するガス供給管１０３が挿入されている。
【００２９】
スパッタリング室１０１の上部には、カソード電極１０４に接してターゲット１０５が交換可能に装着されている。ターゲット１０５は、例えばチタンタングステンによって円板形状に形成されている。スパッタリング室１０１の底部には、ターゲット１０５に対向してウエハクランパ１０６により保持された基板１が配置されており、基板１はアノード電極１０７と電気的に接続している。カソード電極１０４とアノード電極１０７との間には、直流電圧を印加するための電源装置ＤＣが接続されている。
【００３０】
ターゲット１０５を陰極、基板１を陽極にして、直流電圧を印加すると、高電界によりプラズマ状態となったアルゴンイオンが高速に加速されてターゲット１０５に衝突する。すると、アルゴンイオンによってターゲット１０５の組成物が飛び出し、基板１の上に被着し、チタンタングステン膜を形成させる。
【００３１】
次いで、コンタクト溝１２，１３の内部を埋め込んで、バリア導体膜１５の上部に導電性膜１６を形成する。この導電性膜１６は、例えばスパッタリング法により成膜されるアルミニウム合金（ＡｌＳｉ）膜を例示することができる。
【００３２】
次に、図８に示すように、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとして導電性膜１６およびバリア導体膜１５を順次エッチングする。これにより、導電性膜１６およびバリア導体膜１５からなる配線１７，１８を形成する（図１の工程Ｐ０２）。配線１７は、ｎ+型半導体領域６と電気的に接続するエミッタ電極となる。また、配線１８は、多結晶シリコンパターン１０を介してゲート電極９と電気的に接続するゲート配線となる。
【００３３】
次に、図９に示すように、例えば厚さ１０μｍ程度のポリイミド樹脂膜（保護膜）１９を、例えば塗布法により形成する。本実施の形態１において、ポリイミド樹脂膜１９は、感光性または非感光性のどちらであってもよい。このポリイミド樹脂膜１９は、基板１の表面側に堆積される膜の最上層の膜であり、素子や配線を保護する役割を果たす（図１の工程Ｐ０３）。
【００３４】
続いて、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとしてポリイミド樹脂膜１９をエッチングし、エミッタ電極である配線１７上および多結晶シリコンパターン１０と電気的に接続する配線１８上に開口部２０を形成し、それ以外の領域にポリイミド樹脂膜１９を残す。
【００３５】
次に、図１０に示すように、ポリイミド樹脂膜１９上に支持基板（第１のテープ）２１を貼り付ける（図１の工程Ｐ０４）。支持基板２１には、例えば材質をＰＥＴ（ポリエチレンテレフタレート）とする高剛性テープを用いることができる。高剛性テープの厚さは、例えば１６５μｍ程度である。
【００３６】
図１１に、半導体装置の製造に用いる支持基板貼り付け方法の説明図を示す。支持基板には高剛性テープを用いる。高剛性テープ１０８には粘着剤が塗布されており、貼付回転ローラ１０９により押さえられて高剛性テープ１０８は基板１の表面側の最上層であるポリイミド樹脂膜１９上に貼着される。高剛性テープ１０８は、例えばＰＥＴを基材とし、粘着剤が塗布され、さらにその上にポリエステルからなる剥離材が貼られている。剥離材は、例えば離形紙であり、剥離材を剥がして高剛性テープ１０８は基板１に貼り付けられる。なお、剥離材がなく、基板の背面を離形処理した高剛性テープを用いてもよい。また、高剛性テープ１０８に代わり、ガラスまたはセラミックを用いることができる。ガラスの厚さは、例えば７００μｍ程度とすることができ、ガラスには、含まれる不純物が少ないという利点がある。また、セラミックの厚さは、例えば６５０μｍ程度とすることができ、約４００℃までの耐熱性が良好である。
【００３７】
次に、図１２に示すように、支持基板２１上にＢＧテープ（第２のテープ）２２を貼り付けることで、２層構造の保護テープにより基板１の表面を保護する（図１の工程Ｐ０５）。ＢＧテープ２２には、例えば材質をＰＥＴとする熱発砲テープを用いることができる。ＢＧテープ２２の厚さは、例えば５０〜１００μｍ程度である。
【００３８】
図１３に、半導体装置の製造に用いるＢＧテープ貼り付け方法の説明図を示す。ＢＧテープ２２には粘着剤が塗布されており、貼付回転ローラ１１１により押さえられてＢＧテープ２２は支持基板２１上に貼着される。ＢＧテープ２２は、例えばＰＥＴを基材とし、粘着剤が塗布され、さらにその上にポリエステルからなる剥離材が貼られている。剥離材は、例えば離形紙であり、剥離材を剥がしてＢＧテープ２２は支持基板２１に貼り付けられる。なお、剥離材がなく、基板の背面を離形処理したＢＧテープを用いてもよい。
【００３９】
次に、図１４に示すように、支持基板２１およびＢＧテープ２２により保護された表面を下側とし、基板１を裏面（第２の面）から研削して、基板１の厚さを、例えば５０〜２００μｍ程度にまで薄くする（図１の工程Ｐ０６）。より好ましくは１２０μｍ以下の厚さとする。基板１の表面側に保護テープ（支持基板２１およびＢＧテープ２２）が貼り付けてあるので、素子や配線が破壊されることはない。
【００４０】
図１５に、半導体装置の製造に用いるバックグラインド方法の説明図を示す。基板１をグラインダ装置１１２に搬送し、基板１の表面側をチャックテーブル１１３に真空吸着させた後、基板１の裏面に回転する研削材（例えば研削砥石）１１４を押し当てて研削することにより、基板１の厚さを所定の厚さまで減少させる。
【００４１】
次に、図１６に示すように、ＢＧテープ２２を支持基板２１上から剥離する（図１の工程Ｐ０７）。ＢＧテープ２２の表面には基板１の裏面を研削した際に発生した異物、例えばシリコン屑が付着しているが、ＢＧテープ２２を剥離すると同時に異物が除去されて、後の工程に異物が持ち込まれるのを防ぐことができる。
【００４２】
図１７に、半導体装置の製造に用いる保護テープ剥離方法の説明図を示す。回転機構を備えたステージ１１５（ホットプレート）に基板１を固定させる。次に、ステージ１１５の温度を上げることで、熱発泡性を有するＢＧテープ２２は自己剥離する。この他、ＢＧテープ２２を剥離させる方法として、紫外線により剥離する材料を使って行ってもよい。
【００４３】
次いで、フッ酸およびアンモニアを用いて基板１の裏面を洗浄し、研削時に生じた基板１の裏面の歪みおよび異物を除去する（図１の工程Ｐ０８）。
【００４４】
図１８に、半導体装置の製造に用いるウエットエッチング方法の説明図を示す。回転機構を備えたスピンヘッド１１９に基板１を真空吸着または機械的に固定する。続いて、基板１を回転させながら基板１の上方に設けられたノズル１２０から基板１の裏面にエッチング液１２１を流すことにより、基板１の裏面の歪みおよび異物を除去する。
【００４５】
次に、図１９に示すように、基板１の裏面に、ｎ型の導電型を有する不純物（例えばリン）をイオン注入し、イオン注入領域２３ａを形成する（図１の工程０９）。例えばリンをイオン注入する際のエネルギーは、例えば２００〜２０００ｋｅＶ程度、ドーズ量は、例えば１０12〜１０13ｃｍ-2程度である。
【００４６】
図２０に、半導体装置の製造に用いるイオン注入方法の説明図を示す。まず、添加される不純物をアークチャンバ内で放電によりイオン化する。イオン化した不純物（以下、不純物イオンと記す）１２２は電界で加速された後、質量分析器によりイオン種と荷電種が選択され、選ばれた不純物イオン１２２はさらに加速されて、ステージ１２３に固定された基板１の裏面に打ち込まれる。
【００４７】
イオン注入の際は、支持基板２１により基板１が補強されているので、基板１の割れを防ぐことができる。また、前の工程（図１の工程０７）でＢＧテープ２２を剥離し、ＢＧテープ２２に付着した異物を除去した後にイオン注入を行っているので、異物が基板１の裏面に付着するのを防ぐことができる。
【００４８】
次に、図２１に示すように、基板１の裏面のイオン注入領域２３ａよりも浅い領域に、ｐ型の導電型を有する不純物（例えばボロン）をイオン注入し、イオン注入領域２４ａを形成する（図１の工程１０）。例えばボロンをイオン注入する際のエネルギーは、例えば３０〜６０ｋｅＶ程度、ドーズ量は、例えば１０15〜１０16ｃｍ-2程度である。
【００４９】
次に、図２２に示すように、支持基板２１を基板１の表面側から剥離する（図１の工程１１）。図２３に、半導体装置の製造に用いる支持基板剥離方法の説明図を示す。基板１をポーラスステージ１２４に真空吸着で固定し、基板１の表面側から支持基板２１を剥離する。
【００５０】
次に、図２４に示すように、有機溶剤を用いて基板１の表面側および裏面を洗浄し、有機物を除去する（図１の工程１２）。その後、例えば４２０℃程度の温度で熱処理を行うことにより、基板１の裏面にイオン注入された不純物を活性化させて、ｎ+型半導体領域２３およびｐ+型半導体領域２４を形成する（図１の工程１３）。ｐ+型半導体領域２４はコレクタ領域を形成し、基板１の最裏面に形成される。
【００５１】
図２５に、半導体装置の製造に用いる熱処理方法の説明図を示す。熱処理は、例えば拡散炉１２５を用いる。複数枚（図２５では３枚の基板１を例示したが、基板１の数はこれに限定されるものではない。）の基板１は、それぞれステージ１２６上に載せられて石英管１２７内に置かれている。拡散炉１２５の加熱には、例えば石英管１２７の周りに設けられた抵抗線を巻いた円筒ヒータ１２８が用いられており、石英管１２７および円筒ヒータ１２８等はベースプレート１２９上に置かれている。
【００５２】
ところで、基板１にイオン注入された不純物イオンを活性化させるためには、約８００℃以上の熱処理が必要となる。しかし、本実施の形態１では、ポリイミド樹脂膜１９を形成しているため、熱処理の温度はポリイミド樹脂膜１９の耐熱温度により決まる。ポリイミド樹脂膜１９の耐熱温度の上限である４２０℃で熱処理を行った場合、不純物イオンの活性化率は１０％未満となる。
【００５３】
次に、図２６に示すように、フッ酸を用いて基板１の表面側および裏面を洗浄した後（図１の工程１４）、基板１の裏面上に、導電性膜として、例えばニッケル（Ｎｉ）膜２５、チタン（Ｔｉ）膜２６、ニッケル膜２７および金（Ａｕ）膜２８をスパッタリング法または真空蒸着法により順次成膜し、これらの積層膜を形成する（図１の工程１５）。ニッケル膜２５の厚さは、例えば１００μｍ程度、チタン膜２６の厚さは、例えば１００ｎｍ程度、ニッケル膜２７の厚さは、例えば６００ｎｍ程度、金膜２８の厚さは、例えば１００ｎｍ程度である。この積層膜は、コレクタ領域の引き出し電極であるコレクタ電極（第１のメタル膜）２９となる。なお、ニッケル膜２５およびチタン膜２６に代えて、アルミニウム（Ａｌ）膜を用いてもよい。
【００５４】
図２７に、半導体装置の製造に用いるメタル膜の成膜方法の説明図を示す。メタルの材料にはニッケルを用いる。基板１を自転式のウエハホルダ１３０に取り付け、さらにこのウエハホルダ１３０を公転式のウエハホルダセットプレート１３１に取り付ける。ウエハホルダ１３０およびウエハホルダセットプレート１３１を回転させながら、例えばニッケル蒸着ソース１３２が入れられたるつぼ１３３を加熱し、ニッケル粒子１３４を蒸発させて、基板１の裏面にニッケル膜を成膜する。
【００５５】
次いで、アロイ処理を行い、ニッケル膜２５と基板（単結晶シリコン）１とを反応させて化合物を形成し、オーミック接触とする（図１の工程１６）。
【００５６】
次に、図２８に示すように、上記開口部２０の底部に現れた配線１７，１８の表面に電解メッキ法によって薄い導電性膜（第２のメタル膜）３１を形成する（図１の工程１７）。導電性膜３１としては、ニッケル膜および金膜を順次堆積した積層膜を例示することができる。ニッケル膜の厚さは、例えば４μｍ程度、金膜の厚さは、例えば８０ｎｍ程度である。導電性膜３１は、後の工程において形成されるバンプ電極のバンプ下地膜となる。
【００５７】
次に、図２９に示すように、開口部２０の平面パターンに合わせてパターニングされたメタルマスクを用いて、例えば銀（Ａｇ）、スズ（Ｓｎ）および銅（Ｃｕ）からなる半田ペースト３３ａを印刷し、開口部２０を埋め込む。続いて、図３０に示すように、リフロー処理することにより、配線１７，１８と電気的に接続する厚さ１５０μｍ程度のバンプ電極３３を形成する（図１の工程１８）。このバンプ電極３３および配線１７は、ＩＧＢＴのエミッタ領域となるｎ+型半導体領域６と電気的に接続するエミッタ電極となる。その後、ウエハ状態の基板１を、例えば分割領域に沿ってダイシングし、個々の半導体チップＳＣへと分割する。
【００５８】
次に、図３１に示すように、半導体チップＳＣを、例えばリードフレーム３４上に固着する。続いて半導体チップＳＣの表面のパッド部とリード３５とを金線３６等を用いて接続し、さらにリードフレーム３４を金型等で挟持して金型の内部に溶融樹脂を注入し、硬化させることにより、半導体チップＳＣおよび金線３６の周囲を樹脂３７により封止する。続いて、樹脂３７から突出したリード３５を必要に応じて所望の形状に成形し、半導体装置が完成する。
【００５９】
このように、本実施の形態１によれば、基板１の表面側を支持基板２１およびＢＧテープ２２からなる２層構造の保護テープにより保護し、基板１の裏面から研削して基板１を薄くした後、ＢＧテープ２２を剥離してＢＧテープ２２の表面に付着した異物、例えばシリコン屑を除去することにより、異物が基板１の裏面に付着することを防止することができる。これにより、その後、不純物のイオン注入および熱処理により基板１の裏面に形成されるコレクタ領域（ｐ+型半導体領域２４）に欠陥が発生するのを防ぐことができて、半導体装置の製造歩留まりを向上させることができる。さらに、イオン注入の際には、支持基板２１が基板１を補強しているので、基板１の割れを防ぐことができる。
【００６０】
（実施の形態２）
前記実施の形態１では、基板１の表面側に形成される最上層の膜である保護膜（ポリイミド樹脂膜１９）を形成した後に、基板１の裏面を研削し、基板１の裏面にイオン注入によりコレクタ領域（ｐ+型半導体領域２４）を形成したが、イオン注入によりコレクタ領域を形成した後に、保護膜を形成してもよい。
【００６１】
本実施の形態２の半導体装置について図３２〜図４１を用いて製造工程に従って説明する。図３２に、本実施の形態２である半導体装置の製造方法の工程図を示す。なお、導電性膜からなる配線を形成するまでの工程は、前記実施の形態１の図２〜図８に示した工程（図１の工程Ｐ０１〜工程Ｐ０２）と同一であるため、その説明は省略し、以降の工程についてのみ説明する。
【００６２】
前記実施の形態１の工程Ｐ０２（図１）に続いて、図３３に示すように、配線１７，１８上に支持基板２１を貼り付け、さらに、支持基板２１上にＢＧテープ２２を貼り付けることで、２層構造の保護テープにより基板１の表面を保護する（図３２の工程Ｐ０３、Ｐ０４）。配線１７，１８は導電性膜およびバリア導体膜からなり、導電性膜は、例えばアルミニウム合金膜を例示することができる。なお、導電性膜１６は、アルミニウム合金膜に限定されるものではなく、例えばタングステン（Ｗ）膜またはチタン膜を用いることもできる。
【００６３】
次に、図３４に示すように、支持基板２１およびＢＧテープ２２により保護された保護面を下側とし、基板１を裏面から研削して、基板１の厚さを、例えば５０〜２００μｍ程度にまで薄くする（図３２の工程Ｐ０５）。より好ましくは１２０μｍ以下の厚さにする。
【００６４】
次に、図３５に示すように、ＢＧテープ２２を支持基板２１上から剥離した後（図３２の工程０６）、フッ酸を用いて基板１の裏面を洗浄する（図３２の工程Ｐ０７）。次いで、図３６に示すように、基板１の裏面に、ｎ型の導電型を有する不純物（例えばリン）をイオン注入してイオン注入領域２３ａを形成し（図３２の工程Ｐ０８）、続いて、基板１の裏面に、ｐ型の導電型を有する不純物（例えばボロン）をイオン注入してイオン注入領域２４ａを形成する（図３２の工程Ｐ０９）。その後、図３７に示すように、支持基板２１を基板１の表面側から剥離する（図３２の工程Ｐ１０）。
【００６５】
次に、図３８に示すように、有機溶剤を用いて基板１の表面側および裏面を洗浄し、有機物を除去した後（図３２の工程Ｐ１１）、例えば５００℃程度の温度で熱処理を行うことにより、基板１の裏面にイオン注入された不純物を活性化させて、ｎ+型半導体領域２３およびｐ+型半導体領域２４を形成する（図３２の工程Ｐ１２）。ｐ+型半導体領域２４はコレクタ領域を形成する。
【００６６】
前記実施の形態１では、不純物イオンを活性化させる熱処理をポリイミド樹脂膜１９の耐熱で決まる温度、例えば４２０℃で行ったが、本実施の形態２では、ポリイミド樹脂膜が形成されていないことから、ポリイミド樹脂膜以外の材料の耐熱温度により、熱処理の温度は決まる。本実施の形態２では、熱処理の温度は配線１７，１８を構成するアルミニウムの耐熱温度により決定することができる。例えば、アルミニウムが変質しないような温度、例えば４７０℃で熱処理を行った場合、不純物イオンの活性化率は１０から２０％程度とすることができる。また、配線１７，１８をタングステン膜またはチタン膜により形成した場合は、配線１７，１８の耐熱温度が制約となることはなく、既に作り込んだ半導体構造が変わらない温度、すなわち半導体素子の特性に影響を与えない程度の温度、例えば８００℃程度で熱処理を行うことができて、不純物の活性化率はほぼ１００％に近い値で形成することができる。
【００６７】
次に、図３９に示すように、フッ酸を用いて基板１の表面側および裏面を洗浄した後（図３２の工程Ｐ１３）、基板１の裏面上に、コレクタ領域の引き出し電極（コレクタ電極）２９となる導電性膜を形成する（図３２の工程Ｐ１４）。
【００６８】
次いで、アロイ処理を行った後（図３２の工程Ｐ１５）、図４０に示すように、上記開口部２０の底部に現れた配線１７，１８の表面に電解メッキ法によって薄い導電性膜（バンプ下地膜）３１を形成する（図３２の工程Ｐ１６）。ところで、ポリイミド樹脂膜が露出した状態で電解メッキを行うと、ブリッジングと呼ばれるポリイミド樹脂膜の表面に不要なメッキ層が形成される現象が生ずることがあり、不要なメッキ層によって電気的な短絡不良が生ずる。しかし、この段階では、未だポリイミド樹脂膜が形成されておらず、上記のような現象は生じない。
【００６９】
次に、図４１に示すように、例えば厚さ１０μｍ程度のポリイミド樹脂膜（保護膜）３８を形成する。基板１が薄く、例えば塗布法では基板１の搬送または保持が難しいため、ポリイミド樹脂膜３８は印刷技術により形成する。ポリイミド樹脂膜３８は、感光性または非感光性のどちらであってもよい（図３２の工程Ｐ１７）。
【００７０】
次に、図４２に示すように、開口部２０の平面パターンに合わせてパターニングされたメタルマスクを用いて半田ペーストを印刷し、開口部２０を埋め込む。続いて、リフロー処理することにより、配線１７，１８と電気的に接続するバンプ電極３３を形成する（図３２の工程１８）。その後、ウエハ状態の基板１を、例えば分割領域に沿ってダイシングし、個々の半導体チップへと分割する。
【００７１】
このように、本実施の形態２によれば、基板１の裏面に不純物イオンをイオン注入し、熱処理した後に、ポリイミド樹脂膜３８を形成することにより、熱処理の温度がポリイミド樹脂膜３８の耐熱温度に律速されず、例えば配線１７，１８を構成するメタル膜が変質しないような温度で決まることになる。これにより、配線１７，１８を、例えばアルミニウムにより構成した場合、５００℃の熱処理を行うことができて、不純物イオンの活性化率を１０〜２０％とすることができる。さらに、ポリイミド樹脂膜３８を形成する前に、電解メッキ法により配線１７，１８の表面に導電性膜３１を形成しているので、ポリイミド樹脂膜３８の表面に不要なメッキ層が形成されることがなく、不要なメッキ層による電気的な短絡不良を防ぐことができる。
【００７２】
（実施の形態３）
前記実施の形態１では、コレクタ電極２９をスパッタリング法または真空蒸着法により形成し、配線１７，１８の表面に形成されるバンプ下地膜（導電性膜３１）を電解メッキ法により形成して互いに異なる工程で形成したが、コレクタ電極とバンプ下地膜とを同一工程で形成してもよい。
【００７３】
本実施の形態３の半導体装置について図４３〜図４５を用いて製造工程に従って説明する。図４３に、本実施の形態３である半導体装置の製造方法の工程図を示す。なお、基板の裏面にイオン注入によりコレクタ領域を形成し、フッ酸により洗浄するまでの工程は、前記実施の形態１の図２〜図２４に示した工程（図１の工程Ｐ０１〜工程Ｐ１４）と同一であるため、その説明は省略し、以降の工程についてのみ説明する。
【００７４】
前記実施の形態１の工程Ｐ１４（図１）に続いて、図４４に示すように、基板１の裏面および開口部２０の底部に現れた配線１７，１８の表面に、無電解メッキ法によって導電性膜（第１および第２のメタル膜）３９を形成する（図４３の工程Ｐ１５）。導電性膜３９は、例えばニッケル膜および金膜を順次堆積して形成された積層膜であり、ニッケル膜の厚さは、例えば４μｍ程度、金膜の厚さは、例えば８０ｎｍ程度である。その後、アロイ処理を行い。基板１の裏面において、ニッケル膜と基板（単結晶シリコン）１とを反応させる（図４３の工程Ｐ１６）。
【００７５】
次に、図４５に示すように、開口部２０の平面パターンに合わせてパターニングされたメタルマスクを用いて半田ペーストを印刷し、開口部２０を埋め込む。続いて、リフロー処理することにより、配線１７，１８と電気的に接続するバンプ電極３３を形成する（図４３の工程１７）。その後、ウエハ状態の基板１を、例えば分割領域に沿ってダイシングし、個々の半導体チップへと分割する。
【００７６】
このように、本実施の形態３によれば、無電解メッキ法により、基板１の表面側である配線１７，１８の露出した表面と基板１の裏面に、同時にメッキ層（導電性膜３９）を形成することにより、工程を短縮することができる。
【００７７】
（実施の形態４）
本実施の形態４においては、イオン注入によりコレクタ領域を形成した後に、基板の表面側に形成される最上層の膜である保護膜を形成し、さらにコレクタ電極とバンプ下地膜とを同一工程で形成する。
【００７８】
本実施の形態４の半導体装置について図４６〜図４８を用いて製造工程に従って説明する。図４６に、本実施の形態４である半導体装置の製造方法の工程図を示す。なお、基板の裏面にイオン注入によりコレクタ領域を形成し、フッ酸により洗浄するまでの工程は、前記実施の形態２の図３２〜図３７に示した工程（図３２の工程Ｐ０１〜工程Ｐ１３）と同一であるため、その説明は省略し、以降の工程についてのみ説明する。
【００７９】
前記実施の形態２の工程Ｐ１３（図３２）に続いて、図４７に示すように、基板１の裏面および開口部２０の底部に現れた配線１７，１８の表面に、無電解メッキ法によって導電性膜（第１および第２のメタル膜）４０を形成する（図４６の工程Ｐ１４）。導電性膜４０は、前記実施の形態３の導電性膜３９と同様であり、例えばニッケル膜と金膜との積層膜からなる。その後、アロイ処理を行い、基板１の裏面において、ニッケル膜と基板（単結晶シリコン）１とを反応させる（図４６の工程Ｐ１５）。
【００８０】
次に、図４８に示すように、例えば厚さ１０μｍ程度のポリイミド樹脂膜（保護膜）４２を堆積する。本実施の形態１において、ポリイミド樹脂膜４２は、感光性または非感光性のどちらであってもよい（図４６の工程Ｐ１６）。続いて、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとしてポリイミド樹脂膜４２をエッチングする。これにより開口部２０を形成し、それ以外の領域にポリイミド樹脂膜４２を残す。
【００８１】
次いで、開口部２０の平面パターンに合わせてパターニングされたメタルマスクを用いて半田ペーストを印刷し、開口部２０を埋め込む。続いて、リフロー処理することにより、配線１７，１８と電気的に接続するバンプ電極３３を形成する（図４６の工程１７）。その後、ウエハ状態の基板１を、例えば分割領域に沿ってダイシングし、個々の半導体チップへと分割する。
【００８２】
このように、本実施の形態４によれば、基板１の裏面に不純物イオンをイオン注入し、熱処理した後に、ポリイミド樹脂膜４２を形成する製造方法においても、基板１の表面側である配線１７，１８の表面と基板１の裏面に、同時にメッキ層（導電性膜４０）を形成することができて、工程を短縮することができる。
【００８３】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００８４】
例えば半導体基板に形成される素子としてＩＧＢＴを例に説明したが、例えばパワーＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）等の素子が形成された半導体装置にも適用することができる。また、パワートランジスタに限定されるものではなく、薄く加工した半導体ウエハの表面に半田バンプが接続される半導体装置にも適用することができる。
【００８５】
本実施の形態において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００８６】
ＢＧテープを剥離することにより、ＢＧテープの表面に付着した異物を除去することができるので、半導体基板の裏面への異物の付着を防ぐことができる。これにより、その後、半導体基板の裏面への不純物のイオン注入および熱処理により形成される半導体領域では、異物に起因した欠陥の発生を防ぐことができて、半導体素子として、例えばＩＧＢＴを有する半導体装置の製造歩留まりを向上させることができる。
【産業上の利用可能性】
【００８７】
本発明の半導体装置は、たとえば自動車に搭載されるモーター駆動用モジュールに適用することができる。
【図面の簡単な説明】
【００８８】
【図１】本発明の実施の形態１である半導体装置の製造方法を説明する工程図である。
【図２】本発明の実施の形態１である半導体装置の製造方法を説明する要部断面図である。
【図３】図２に続く半導体装置の製造工程中の要部断面図である。
【図４】図３に続く半導体装置の製造工程中の要部断面図である。
【図５】図４に続く半導体装置の製造工程中の要部断面図である。
【図６】図５に続く半導体装置の製造工程中の要部断面図である。
【図７】本発明の実施の形態１である半導体装置の製造に用いたＤＣマグネトロンスパッタリング装置の概略図である。
【図８】図６に続く半導体装置の製造工程中の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の要部断面図である。
【図１１】本発明の実施の形態１である半導体装置の製造に用いた支持基板貼り付け方法の説明図である。
【図１２】図１０に続く半導体装置の製造工程中の要部断面図である。
【図１３】本発明の実施の形態１である半導体装置の製造に用いたＢＧテープ貼り付け方法の説明図である。
【図１４】図１２に続く半導体装置の製造工程中の要部断面図である。
【図１５】本発明の実施の形態１である半導体装置の製造に用いたバックグラインド方法の説明図である。
【図１６】図１４に続く半導体装置の製造工程中の要部断面図である。
【図１７】本発明の実施の形態１である半導体装置の製造に用いた保護テープ剥離方法の説明図である。
【図１８】本発明の実施の形態１である半導体装置の製造に用いたウエットエッチング方法の説明図である。
【図１９】図１６に続く半導体装置の製造工程中の要部断面図である。
【図２０】本発明の実施の形態１である半導体装置の製造に用いたイオン注入方法の説明図である。
【図２１】図１９に続く半導体装置の製造工程中の要部断面図である。
【図２２】図２１に続く半導体装置の製造工程中の要部断面図である。
【図２３】本発明の実施の形態１である半導体装置の製造に用いた支持基板剥離方法の説明図である。
【図２４】図２２に続く半導体装置の製造工程中の要部断面図である。
【図２５】本発明の実施の形態１である半導体装置の製造に用いた熱処理方法の説明図である。
【図２６】図２４に続く半導体装置の製造工程中の要部断面図である。
【図２７】本発明の実施の形態１である半導体装置の製造に用いたメタル膜の成膜方法の説明図である。
【図２８】図２６に続く半導体装置の製造工程中の要部断面図である。
【図２９】図２８に続く半導体装置の製造工程中の要部断面図である。
【図３０】図２９に続く半導体装置の製造工程中の要部断面図である。
【図３１】図３０に続く半導体装置の製造工程中の要部断面図である。
【図３２】本発明の実施の形態２である半導体装置の製造方法を説明する工程図である。
【図３３】本発明の実施の形態２である半導体装置の製造方法を説明する要部断面図である。
【図３４】図３３に続く半導体装置の製造工程中の要部断面図である。
【図３５】図３４に続く半導体装置の製造工程中の要部断面図である。
【図３６】図３５に続く半導体装置の製造工程中の要部断面図である。
【図３７】図３６に続く半導体装置の製造工程中の要部断面図である。
【図３８】図３７に続く半導体装置の製造工程中の要部断面図である。
【図３９】図３８に続く半導体装置の製造工程中の要部断面図である。
【図４０】図３９に続く半導体装置の製造工程中の要部断面図である。
【図４１】図４０に続く半導体装置の製造工程中の要部断面図である。
【図４２】図４１に続く半導体装置の製造工程中の要部断面図である。
【図４３】本発明の実施の形態３である半導体装置の製造方法を説明する工程図である。
【図４４】本発明の実施の形態３である半導体装置の製造方法を説明する要部断面図である。
【図４５】図４４に続く半導体装置の製造工程中の要部断面図である。
【図４６】本発明の実施の形態４である半導体装置の製造方法を説明する工程図である。
【図４７】本発明の実施の形態４である半導体装置の製造方法を説明する要部断面図である。
【図４８】図４７に続く半導体装置の製造工程中の要部断面図である。
【符号の説明】
【００８９】
１  半導体基板
２  酸化シリコン膜
４  フィールド絶縁膜
５  ｐ-型半導体領域
６  ｎ+型半導体領域
７  溝
８  熱酸化膜
９  ゲート電極
１０  多結晶シリコンパターン
１１  絶縁膜
１２  コンタクト溝
１３  コンタクト溝
１５  バリア導体膜
１６  導電性膜
１７  配線
１８  配線
１９  ポリイミド樹脂膜（保護膜）
２０  開口部
２１  支持基板（第１のテープ）
２２  バックグラインドテープ（第２のテープ）
２３  ｎ+型半導体領域
２３ａ  イオン注入領域
２４  ｐ+型半導体領域
２４ａ  イオン注入領域
２５  ニッケル膜
２６  チタン膜
２７  ニッケル膜
２８  金膜
２９  コレクタ電極（第１のメタル膜）
３１  導電性膜（第２のメタル膜）
３３  バンプ電極
３３ａ  半田ペースト
３４  リードフレーム
３５  リード
３６  金線
３７  樹脂
３８  ポリイミド樹脂膜（保護膜）
３９  導電性膜（第１および第２のメタル膜）
４０  導電性膜（第１および第２のメタル膜）
４２  ポリイミド樹脂膜（保護膜）
１００  スパッタリング装置
１０１  スパッタリング室
１０２  アルゴンガス
１０３  ガス供給管
１０４  カソード電極
１０５  ターゲット
１０６  ウエハクランパ
１０７  アノード電極
１０８  高剛性テープ
１０９  貼付回転ローラ
１１１  貼付回転ローラ
１１２  グラインダ装置
１１３  チャックテーブル
１１４  研削材
１１５  ステージ
１１９  スピンヘッド
１２０  ノズル
１２１  エッチング液
１２２  不純物イオン
１２３  ステージ
１２４  ポーラスステージ
１２５  拡散炉
１２６  ステージ
１２７  石英管
１２８  円筒ヒータ
１２９  ベースプレート
１３０  ウエハホルダ
１３１  ウエハホルダセットプレート
１３２  ニッケル蒸着ソース
１３３  るつぼ
１３４  ニッケル粒子
ＳＣ  半導体チップ
ＤＣ  電源装置
【図１】
2005303218.tif 000003
【図２】
2005303218.tif 000004
【図３】
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【図４】
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【図５】
2005303218.tif 000007
【図６】
2005303218.tif 000008
【図７】
2005303218.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
2005303218.tif 000015
【図１４】
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【図１５】
2005303218.tif 000017
【図１６】
2005303218.tif 000018
【図１７】
2005303218.tif 000019
【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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