(57)【要約】【課題】ＭＯＳトランジスタを使用したアナログスイッチの導通時の抵抗を増加させることなくサブスレッショルド電流の影響を抑える。【解決手段】入力／出力端子間に第１、第２のＮＭＯＳトランジスタ（Ｑ１ａ、Ｑ１ｂ）をソースを共通にして直列接続してゲートには共に選択信号（ＳＥＬ１）を印加する。更に入力／端子間に第１、第２のＰＭＯＳトランジスタ（Ｑ１ｃ、Ｑ１ｄ）をソースを共通にして直列接続してゲートには共に選択信号の反転信号を印加する。出力端子の電位を増幅率１でバッファし、入力／出力端子間が非導通状態となった場合のみ第２のＮＭＯＳトランジスタと第２のＰＭＯＳトランジスタのソース電位がそのバッファした電位と等しくなるようなスイッチ回路を設ける。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力端子（２）と出力端子（３）との間でアナログ信号の開閉を行なうアナログスイッチであって、前記入力端子と出力端子間に第１、第２のＮＭＯＳトランジスタ（Ｑ１ａ、Ｑ１ｂ）をソースを共通に直列接続して両トランジスタのゲートには選択信号（ＳＥＬ１）を印加し、
更に前記入力端子と出力端子間に第１、第２のＰＭＯＳトランジスタ（Ｑ１ｃ、Ｑ１ｄ）をソースを共通に直列接続して両トランジスタのゲートには前記選択信号の反転信号を印加し、
前記第１、第２のＮＭＯＳトランジスタの共通のソースと前記第１、第２のＰＭＯＳトランジスタの共通ソースとの間に、第３のＮＭＯＳトランジスタ（Ｑ１ｅ）と第３のＰＭＯＳトランジスタ（Ｑ１ｆ）とを並列接続した第１の並列回路（４）と、第４のＮＭＯＳトランジスタ（Ｑ１ｈ）と第４のＰＭＯＳトランジスタ（Ｑ１ｇ）とを並列接続した第２の並列回路（５）とを直列に接続し、
前記第３、第４のＮＭＯＳトランジスタ（Ｑ１ｅ、Ｑ１ｈ）のゲートには前記選択信号の反転信号を印加し、
前記第３、第４のＰＭＯＳトランジスタ（Ｑ１ｆ、Ｑ１ｇ）のゲートには前記選択信号を印加し、
前記第１の並列回路（４）と第２の並列回路（５）の相互接続点（６）に前記出力端子の電圧を増幅率１の非反転バッファ回路（７）でバッファした電圧を印加する回路構成とし、
前記入力端子と出力端子間を導通状態とする場合には、前記選択信号として回路中の最高電位（Ｖdd）を、前記選択信号の反転信号として回路中の最低電位（Ｖss）を与え、
前記入力端子と出力端子間を非導通状態とする場合には、前記選択信号として回路中の最低電位を、前記選択信号の反転信号として回路中の最高電位を与えることを特徴とするアナログスイッチ。
【請求項２】
請求項１に記載のアナログスイッチを前記出力端子（３）を共通にして複数個接続し、各アナログスイッチの前記第１の並列回路（４）と第２の並列回路（５）の相互接続点（６）には、前記共通にした出力端子（３ｃ）の電圧を増幅率１の非反転バッファ回路（７ｃ）でバッファした電圧を印加する回路構成とし、
導通状態とする選択アナログスイッチの前記選択信号（ＳＥＬ１）としては回路中の最高電位（Ｖdd）を、前記選択信号の反転信号としては回路中の最低電位（Ｖss）を与え、
非導通状態とする非選択アナログスイッチの前記選択信号としては回路中の最低電位を、前記選択信号の反転信号としては回路中の最高電位を与えることを特徴とするマルチプレクサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳトランジスタを用いたアナログスイッチ及びそれを用いたマルチプレクサに関し、特にＭＯＳトランジスタの非導通時のリーク電流であるサブスレッショルド電流の低減を図ったアナログスイッチ及びマルチプレクサに関する。
【背景技術】
【０００２】
多点のアナログ信号をディジタル信号に変換してマイコン等に取り込む際には、Ａ／Ｄ変換器を１個で済ませるためにその前段にアナログ信号を切り換えるマルチプレクサが使用される。図３は、このような場合に多く採用される回路構成である。ｎ個のアナログ電圧Ｖ１〜Ｖｎはマルチプレクサ２０に入力される。マルチプレクサ２０内のｎ個のアナログスイッチＳＷ１〜ＳＷｎは、何れか１個が選択的に導通状態とされ残りは非導通状態とされる。導通したアナログスイッチに入力されたアナログ電圧はバッファ増幅器２１でバッファされ、サンプルホールド回路２２でサンプリングされた後Ａ／Ｄ変換器２３によってディジタル値に変換されマイコン等に送られる。
【０００３】
マルチプレクサ２０内に使用されるアナログスイッチには、ＭＯＳトランジスタが使用されることが多い。図４は、そのようなＭＯＳトランジスタを用いたアナログスイッチ回路の一例である。このアナログスイッチ回路は、入力端子２５と出力端子２６との間にＰチャネル型のＭＯＳトランジスタＱ１とＮチャネル型のＭＯＳトランジスタＱ２とを並列接続したものである。トランジスタＱ２のゲートには制御端子２７に入力された制御信号Ｖconがそのまま印加され、トランジスタＱ１のゲートには制御信号Ｖconをインバータ２８で反転した信号が印加される。このような構成により制御信号Ｖconが高レベルの時にはトランジスタＱ１、Ｑ２は共に導通し、低レベルの時には共に非導通となる。
【０００４】
ＭＯＳトランジスタは非導通状態におけるソース−ドレイン間抵抗が非常に高いため、単体でみれば良好なオフ特性を示すとみなせる。しかし、図３に示したようにアナログ入力点数ｎの値が非常に大きなマルチプレクサに使用した場合には事情が異なってくる。ＭＯＳトランジスタの非道通状態における抵抗は非常に高いといっても、ソース−ドレイン間に電位差が存在すると僅かではあるがリーク電流が流れる。この非導通状態におけるリーク電流はサブスレッショルド電流と呼ばれる。
【０００５】
例えば、図３において入力電圧Ｖ１の値が５Ｖで、アナログスイッチＳＷ１のみが導通しその他は非導通である場合を考える。相互接続点２４に接続されているアナログスイッチＳＷ２〜ＳＷｎは非導通状態であり、各アナログスイッチを構成しているＰチャネル型のＭＯＳトランジスタのゲート−ソース間電圧Ｖgsは、Ｖgs≒０となる。この状態におけるドレイン電流Ｉdの値は、ドレイン−ソース間電圧Ｖdsがおよそ２００ｍＶより大きい時は、
Ｉd≒Ｉo・exp（Ｖgs／（ζ・Ｖｔ））
で表わされ、ゲート−ソース間電圧Ｖgsの減少と共に指数関数的に減少する。ここでζ（＞１）は理想からのずれを表わす係数であり、Ｖｔ＝ｋ・Ｔ／ｑでｋはボルツマン定数、Ｔは絶対温度、ｑは電子の電荷量である。
【０００６】
アナログスイッチの個々のサブスレッショルド電流の値は小さくとも、それらがバッファ増幅器２１の入力端子に多数接続されると、それらサブスレッショルド電流の総和が導通しているアナログスイッチを通して流れるためにバッファ増幅器２１の入力電圧Ｖinは選択されたアナログ信号電圧Ｖ１に対して無視できない誤差をもつようになる。
また通常、各アナログスイッチの前段にはノイズ除去のためのフィルタ回路が設けられるため、上記のサブスレッショルド電流が流れるとフィルタ回路内で電圧降下を生じ、各アナログスイッチの入力電圧Ｖ１〜Ｖｎ自体にも誤差が生じて変換誤差の要因となる。
【０００７】
図５は、このようなサブスレッショルド電流、寄生容量に起因する入力電圧誤差を小さくするために提案されたマルチプレクサの回路構成例である（特許文献１参照）。図の回路では、１ＣＨ〜３０ＣＨの各測定チャネルに３本の信号線を設け、各測定チャネル毎に３個のアナログスイッチＡＳを設けている。そして、１ＣＨ〜１０ＣＨ、１１ＣＨ〜２０ＣＨ及び２１ＣＨ〜３０ＣＨをそれぞれグループＧ１〜Ｇ３に分けて、各グループＧ１〜Ｇ３の出力信号線Ｌ１〜Ｌ３を、それぞれスイッチＳ１〜Ｓ３を介して共通の信号線Ｌ０に接続している。このようにスイッチＳ１〜Ｓ３を設けることによって共通の信号線Ｌ０につながるスイッチの数を減らし、サブスレッショルド電流と寄生容量の影響を抑えるようにしている。
【０００８】
しかし、この回路構成では各入力チャネルから共通信号線Ｌ０に至るまでの間にスイッチＳ１〜Ｓ３が余分に入るためにアナログスイッチの導通時抵抗が高くなってしまう。この導通時抵抗を下げるためトランジスタのサイズを大きくすると、今度はサブスレッショルド電流が大きくなるという問題がある。
【特許文献１】特開平０５−１６０６９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、このような従来技術の問題点を解決するためになされたもので、その課題は、アナログスイッチの導通時の抵抗を増加させることなく、サブスレッショルド電流の影響を抑えることができるアナログスイッチ及びそれを用いたマルチプレクサを提供することにある。
【課題を解決するための手段】
【００１０】
前記課題を達成するための請求項１に記載の発明は、入力端子（２）と出力端子（３）との間でアナログ信号の開閉を行なうアナログスイッチであって、前記入力端子と出力端子間に第１、第２のＮＭＯＳトランジスタ（Ｑ１ａ、Ｑ１ｂ）をソースを共通に直列接続して両トランジスタのゲートには選択信号（ＳＥＬ１）を印加し、
更に前記入力端子と出力端子間に第１、第２のＰＭＯＳトランジスタ（Ｑ１ｃ、Ｑ１ｄ）をソースを共通に直列接続して両トランジスタのゲートには前記選択信号の反転信号を印加し、
前記第１、第２のＮＭＯＳトランジスタの共通のソースと前記第１、第２のＰＭＯＳトランジスタの共通ソースとの間に、第３のＮＭＯＳトランジスタ（Ｑ１ｅ）と第３のＰＭＯＳトランジスタ（Ｑ１ｆ）とを並列接続した第１の並列回路（４）と、第４のＮＭＯＳトランジスタ（Ｑ１ｈ）と第４のＰＭＯＳトランジスタ（Ｑ１ｇ）とを並列接続した第２の並列回路（５）とを直列に接続し、
前記第３、第４のＮＭＯＳトランジスタ（Ｑ１ｅ、Ｑ１ｈ）のゲートには前記選択信号の反転信号を印加し、
前記第３、第４のＰＭＯＳトランジスタ（Ｑ１ｆ、Ｑ１ｇ）のゲートには前記選択信号を印加し、
前記第１の並列回路（４）と第２の並列回路（５）の相互接続点（６）に前記出力端子の電圧を増幅率１の非反転バッファ回路（７）でバッファした電圧を印加する回路構成とし、
前記入力端子と出力端子間を導通状態とする場合には、前記選択信号として回路中の最高電位（Ｖdd）を、前記選択信号の反転信号として回路中の最低電位（Ｖss）を与え、
前記入力端子と出力端子間を非導通状態とする場合には、前記選択信号として回路中の最低電位を、前記選択信号の反転信号として回路中の最高電位を与えることを特徴とするアナログスイッチである。
【００１１】
このような構成のアナログスイッチでは、入力端子と出力端子間を非導通状態とした場合には、第３、第４のＰＭＯＳトランジスタ（Ｑ１ｆ、Ｑ１ｇ）、及び第３、第４のＮＭＯＳトランジスタ（Ｑ１ｅ、Ｑ１ｈ）が全て導通状態となる。このため、第１、第２のＮＭＯＳトランジスタ（Ｑ１ａ、Ｑ１ｂ）の共通のソース、第１、第２のＰＭＯＳトランジスタ（Ｑ１ｃ、Ｑ１ｄ）の共通のソースの電位が共に出力端子（３）の電位と等しくなり、第２のＮＭＯＳトランジスタ（Ｑ１ｂ）、第２のＰＭＯＳトランジスタ（Ｑ１ｄ）のソース−ドレイン間の電位差は共にゼロとなる。従って、第２のＮＭＯＳトランジスタ（Ｑ１ｂ）、第２のＰＭＯＳトランジスタ（Ｑ１ｄ）にはサブスレッショルド電流は流れない。また、第２のＮＭＯＳトランジスタ（Ｑ１ｂ）、第２のＰＭＯＳトランジスタ（Ｑ１ｄ）のドレイン−ソース間電圧Ｖdsの値がゼロでなくても十分に小さい（約１００ｍＶ以下）場合は、ドレイン電流は小さくなるので非反転バッファ回路（７）のオフセットは無視できる。
【００１２】
このようなアナログスイッチを出力端子を共通にして複数個接続してマルチプレクサを構成した場合には、非選択アナログスイッチにサブスレッショルド電流が流れず、共通の出力端子には選択されたアナログスイッチの入力電圧が誤差なく現れる効果を奏する。
【００１３】
また、請求項２に記載の発明は、請求項１に記載のアナログスイッチを前記出力端子（３）を共通にして複数個接続し、各アナログスイッチの前記第１の並列回路（４）と第２の並列回路（５）の相互接続点（６）には、前記共通にした出力端子（３ｃ）の電圧を増幅率１の非反転バッファ回路（７ｃ）でバッファした電圧を印加する回路構成とし、
導通状態とする選択アナログスイッチの前記選択信号（ＳＥＬ１）としては回路中の最高電位（Ｖdd）を、前記選択信号の反転信号としては回路中の最低電位（Ｖss）を与え、
非導通状態とする非選択アナログスイッチの前記選択信号としては回路中の最低電位を、前記選択信号の反転信号としては回路中の最高電位を与えることを特徴とするマルチプレクサである。
【００１４】
このような構成のマルチプレクサでは、非選択アナログスイッチの第１、第２のＮＭＯＳトランジスタ（Ｑ１ａ、Ｑ１ｂ）の共通のソース、第１、第２のＰＭＯＳトランジスタ（Ｑ１ｃ、Ｑ１ｄ）の共通のソースの電位が共に共通の出力端子（３ｃ）の電位と等しくなる。このため、非選択アナログスイッチの第２のＮＭＯＳトランジスタ（Ｑ１ｂ）、第２のＰＭＯＳトランジスタ（Ｑ１ｄ）のソース−ドレイン間の電位差は共にゼロとなってサブスレッショルド電流は流れず、共通の出力端子には選択されたアナログスイッチの入力電圧が誤差なく現れる効果を奏する。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態を図面を参照して詳しく説明する。図１は、本発明に係るアナログスイッチの一実施形態の回路構成を示したものである。入力のアナログ電圧Ｖinが入力端子２に印加され、アナログスイッチ１によって開閉されて出力端子３に出力電圧Ｖoutとして現れる。
【００１６】
入力端子２と出力端子３との間には、第１、第２のＮＭＯＳトランジスタＱ１ａ、Ｑ１ｂの直列回路と、第１、第２のＰＭＯＳトランジスタＱ１ｃ、Ｑ１ｄの直列回路の２つの直列回路が並列に接続されている。第１、第２のＮＭＯＳトランジスタＱ１ａ、Ｑ１ｂのソースは共通に接続され、第１のＮＭＯＳトランジスタＱ１ａのドレインは入力端子に、第２のＮＭＯＳトランジスタＱ１ｂのドレインは出力端子３に接続されている。同様に、第１、第２のＰＭＯＳトランジスタＱ１ｃ、Ｑ１ｄのソースは共通に接続され、第１のＰＭＯＳトランジスタＱ１ｃのドレインは入力端子に、第２のＰＭＯＳトランジスタＱ１ｄのドレインは出力端子３に接続されている。
【００１７】
第１、第２のＮＭＯＳトランジスタＱ１ａ、Ｑ１ｂのゲートには、選択信号ＳＥＬ１が共通に印加され、第１、第２のＰＭＯＳトランジスタＱ１ｃ、Ｑ１ｄのゲートには、選択信号ＳＥＬ１の反転信号が共通に印加される。
第１、第２のＮＭＯＳトランジスタＱ１ａ、Ｑ１ｂの共通のソースと第１、第２のＰＭＯＳトランジスタＱ１ｃ、Ｑ１ｄの共通ソースとの間には、第３のＮＭＯＳトランジスタＱ１ｅと第３のＰＭＯＳトランジスタＱ１ｆとを並列に接続した第１の並列回路４と、第４のＮＭＯＳトランジスタＱ１ｈと第４のＰＭＯＳトランジスタＱ１ｇとを並列に接続した第２の並列回路５とが直列に接続されている。
【００１８】
第３、第４のＰＭＯＳトランジスタＱ１ｆ、Ｑ１ｇのゲートには前記選択信号ＳＥＬ１が共通に印加され、第３、第４のＮＭＯＳトランジスタＱ１ｅ、Ｑ１ｈのゲートには選択信号ＳＥＬ１の反転信号が共通に印加される。また、第１の並列回路４と第２の並列回路５の相互接続点６には、出力端子３の出力電圧Ｖoutを増幅率１の非反転バッファ回路７でバッファした電圧が印加される。
【００１９】
次に、このような構成のアナログスイッチ１の動作について説明する。最初にアナログスイッチ１を導通状態とさせる場合を説明する。導通状態とするためは、選択信号ＳＥＬ１として回路中の最高電位Ｖddを、選択信号ＳＥＬ１の反転信号として最低電位Ｖssを与える。
選択信号ＳＥＬ１として最高電位Ｖddを与えると第１、第２のＮＭＯＳトランジスタＱ１ａ、Ｑ１ｂは導通状態、第３、第４のＰＭＯＳトランジスタＱ１ｆ、Ｑ１ｇは非導通状態となる。また、選択信号ＳＥＬ１の反転信号として最低電位Ｖssを与えると第１、第２ＰＭＯＳトランジスタＱ１ｃ、Ｑ１ｄは導通状態、第３、第４のＮＭＯＳトランジスタＱ１ｅ、Ｑ１ｈは非導通状態となる。
【００２０】
この結果、第３のＮＭＯＳトランジスタＱ１ｅと第３のＰＭＯＳトランジスタＱ１ｆからなる第１の並列回路４は非導通状態、第４のＮＭＯＳトランジスタＱ１ｈと第４のＰＭＯＳトランジスタＱ１ｇからなる第１の並列回路４も非導通状態となる。
一方、第１、第２のＮＭＯＳトランジスタＱ１ａ、Ｑ１ｂは共に導通状態となって入力端子２、出力端子３間を導通状態とする。同じく、第１、第２ＰＭＯＳトランジスタＱ１ｃ、Ｑ１ｄも共に導通状態となって入力端子２、出力端子３間を導通状態とする。
【００２１】
このように選択信号ＳＥＬ１として回路中の最高電位Ｖdd、選択信号ＳＥＬ１の反転信号として最低電位Ｖssが与えられると、アナログスイッチ１は導通状態となり入力端子２、出力端子３間は導通して出力端子３には入力端子２に印加された入力電圧Ｖinに等しい電圧が現れる。
【００２２】
次に、アナログスイッチ１を非導通状態とさせる場合を説明する。非導通状態とするためには、選択信号ＳＥＬ１として回路中の最低電位Ｖssを、選択信号ＳＥＬ１の反転信号として最高電位Ｖddを与える。
選択信号ＳＥＬ１として最低電位Ｖssを与えると第１、第２のＮＭＯＳトランジスタＱ１ａ、Ｑ１ｂは非導通状態、第３、第４のＰＭＯＳトランジスタＱ１ｆ、Ｑ１ｇは導通状態となる。また、選択信号ＳＥＬ１の反転信号として最高電位Ｖddを与えると第１、第２ＰＭＯＳトランジスタＱ１ｃ、Ｑ１ｄは非導通状態、第３、第４のＮＭＯＳトランジスタＱ１ｅ、Ｑ１ｈは導通状態となる。
【００２３】
この結果、第１、第２のＮＭＯＳトランジスタＱ１ａ、Ｑ１ｂは共に非導通状態となり、同じく第１、第２ＰＭＯＳトランジスタＱ１ｃ、Ｑ１ｄも共に非導通状態となるために入力端子２、出力端子３間は非導通状態となる。
このとき、第３のＮＭＯＳトランジスタＱ１ｅと第３のＰＭＯＳトランジスタＱ１ｆからなる第１の並列回路４は導通状態、第４のＮＭＯＳトランジスタＱ１ｈと第４のＰＭＯＳトランジスタＱ１ｇからなる第２の並列回路５も導通状態となる。第１の並列回路４と第２の並列回路５の相互接続点６には、出力端子３の出力電圧Ｖoutを増幅率１の非反転バッファ回路７でバッファした電圧が印加されている。このバッファされた電圧は出力端子３の出力電圧Ｖoutに殆ど等しい。
【００２４】
従って、第１、第２のＮＭＯＳトランジスタＱ１ａ、Ｑ１ｂの共通ソース、及び第１、第２ＰＭＯＳトランジスタＱ１ｃ、Ｑ１ｄの共通ソースの電位は、共に出力端子３の電位Ｖoutに等しくなる。このため、第２のＮＭＯＳトランジスタＱ１ｂ、第２のＰＭＯＳトランジスタＱ１ｄのソース−ドレイン間の電位差は共にゼロとなる。
【００２５】
このように選択信号ＳＥＬ１として回路中の最低電位Ｖss、選択信号ＳＥＬ１の反転信号として最高電位Ｖddが与えられるとアナログスイッチ１は非導通状態となる。またこのときには第２のＮＭＯＳトランジスタＱ１ｂ、第２のＰＭＯＳトランジスタＱ１ｄのソース−ドレイン間の電位差は共にゼロとなる。このため、それらのトランジスタにはサブスレッショルド電流は流れない。
このようにしてアナログスイッチ１は、選択信号ＳＥＬ１及びその反転信号の電圧を制御することでアナログスイッチとして動作する。
【００２６】
図２は、図１に示したアナログスイッチ１と同じ回路構成の２個のアナログスイッチ８、８ｂを用いたマルチプレクサの構成例である。２個のアナログスイッチ８、８ｂはその出力端子が共通の出力端子３ｃに接続してある。また、このマルチプレクサ１０では、一つの非反転バッファ回路７ｃを２つのアナログスイッチ８、８ｂに対して共通に使用している。即ち、共通の出力端子３ｃの出力電圧Ｖoutを増幅率１の非反転バッファ回路７ｃに入力し、その出力電圧を各アナログスイッチ８、８ｂの相互接続点６、６ｂに印加している。
【００２７】
このような回路構成のマルチプレクサ１０において、アナログスイッチ８を選択しアナログスイッチ８ｂを非選択とした場合の動作について説明する。アナログスイッチ８を選択して導通させるために、アナログスイッチ８の選択信号ＳＥＬ１としては最高電位Ｖddを、選択信号ＳＥＬ１の反転信号としては最低電位Ｖssを与える。すると先に説明したようにアナログスイッチ８は導通状態となり、共通の出力端子３ｃにはアナログスイッチ８の入力電圧Ｖin１が現れる。
【００２８】
一方、アナログスイッチ８ｂを非選択として非導通とするために、アナログスイッチ８ｂの選択信号ＳＥＬ２としては最低電位Ｖssを、選択信号ＳＥＬ２の反転信号としては最高電位Ｖddを与える。すると先に説明したようにアナログスイッチ８ｂは非導通状態となる。
このとき、アナログスイッチ８ｂ内の第２のＮＭＯＳトランジスタＱ２ｂのソース、及び第２のＰＭＯＳトランジスタＱ２ｄのソースの電位は、先に説明したように第３、第４のＮＭＯＳトランジスタＱ２ｅ、Ｑ２ｈ、第３、第４のＰＭＯＳトランジスタＱ２ｆ、Ｑ２ｇが共に導通状態となるために相互接続点６ｂの電位に等しくなる。その相互接続点６ｂには、共通の出力端子３ｃの出力電圧Ｖouを増幅率１の非反転バッファ回路７ｃでバッファした電圧が印加されている。従って、第２のＮＭＯＳトランジスタＱ２ｂ及び第２のＰＭＯＳトランジスタＱ２ｄのソース−ドレイン間の電位差はゼロとなる。
【００２９】
このように、非選択とされたアナログスイッチ８ｂ内の第２のＮＭＯＳトランジスタＱ２ｂ及び第２のＰＭＯＳトランジスタＱ２ｄのソース−ドレイン間の電位差がゼロとなるために、それらのトランジスタのサブスレッショルド電流はゼロとなる。
図２に示したマルチプレクサ１０はアナログスイッチが２個の場合の例であるが、アナログスイッチの数を増やした場合も同様の動作を行なう。即ち、非選択とされたアナログスイッチにはサブスレッショルド電流が流れない。従って、共通の出力端子３ｃには選択されたアナログスイッチの入力端子に入力されたアナログ電圧が精度良く出力される効果を奏する。
【００３０】
なお、図２より明らかなように、非反転バッファ回路７ｃの出力側には、共通の出力端子３ｃに現われる出力電圧Ｖoutに殆ど等しく、且つバッファされた電圧が出力されている。従って、特定の入力電圧を取り出す目的であれば、共通の出力端子３ｃから取り出す代わりに非反転バッファ回路７ｃの出力から取り出すようにしてもよい。
【図面の簡単な説明】
【００３１】
【図１】本発明に係るアナログスイッチの一実施形態の回路構成である。
【図２】本発明に係るマルチプレクサの一実施形態の回路構成である。
【図３】従来技術に係るマルチプレクサの回路構成例である。
【図４】従来技術に係るアナログスイッチの回路構成例である。
【図５】従来技術に係るマルチプレクサの他の回路構成例である。
【符号の説明】
【００３２】
図面中、１、８、８ｂはアナログスイッチ、２、２ｂは入力端子、３、３ｃは出力端子、４は第１の並列回路、５は第２の並列回路、６、６ｂは相互接続点、７、７ｃは非反転バッファ回路、１０はマルチプレクサ、Ｑ１ａは第１ＮＭＯＳトランジスタ、Ｑ１ｂは第２のＮＭＯＳトランジスタ、Ｑ１ｃは第１のＰＭＯＳトランジスタ、Ｑ１ｄは第２のＰＭＯＳトランジスタ、Ｑ１ｅは第３のＮＭＯＳトランジスタ、Ｑ１ｆは第３のＰＭＯＳトランジスタ、Ｑ１ｇは第４のＰＭＯＳトランジスタ、Ｑ１ｈは第４のＮＭＯＳトランジスタ、ＳＥＬ１、ＳＥＬ２は選択信号を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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