(57)【要約】【課題】全てのキャパシタのバイパス電流を均一にすることが可能な１チップの半導体装置に集積したキャパシタ充電回路を実現する。【解決手段】直流電源Vddを、直列接続された複数のキャパシタC1〜Cnに印加して、前記キャパシタを均等に充電するために、前記キャパシタの各々の電圧があらかじめ設定された基準電圧を超えると、充電電流をバイパスする並列モニタ回路を、全ての前記キャパシタに備え、キャパシタの充電電流をバイパスするために、前記キャパシタの正側の端子Cell1に抵抗R22を介してエミッタを接続し、負側の端子Cell2にコレクタを接続したＰＮＰトランジスタTR2と、ＰＮＰトランジスタTR2のベース電流のオン／オフ制御を行うために、ドレインを前記ＰＮＰトランジスタTR2のベースに抵抗R21を介して接続し、ソースを前記キャパシタの負側の端子Cell2に接続した第１のＮｃｈＭＯＳＦＥＴ(M21)を備え、第１のＮｃｈＭＯＳＦＥＴ(M21)をオンさせるために、第１のＮｃｈＭＯＳＦＥＴ(M21)のゲートに印加する電圧の振幅を、キャパシタC1の１セルの満充電電圧になるようにする。【選択図】  図１
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【特許請求の範囲】
【請求項１】
直流電源を、直列接続された複数のキャパシタに印加して、前記キャパシタを均等に充電するために、前記キャパシタの各々の電圧があらかじめ設定された基準電圧を超えると、充電電流をバイパスする並列モニタ回路を、全ての前記キャパシタに備えた１チップの半導体装置に集積したキャパシタ充電回路において、
前記並列モニタ回路は、前記充電電流をバイパスするために、前記キャパシタの正側の端子に抵抗を介してエミッタを接続し、負側の端子にコレクタを接続したＰＮＰトランジスタと、該ＰＮＰトランジスタのベース電流のオン／オフ制御を行うために、ドレインを前記ＰＮＰトランジスタのベースに抵抗を介して接続し、ソースを前記キャパシタの負側の端子に接続した第１のＮｃｈＭＯＳＦＥＴとを備え、
該第１のＮｃｈＭＯＳＦＥＴをオンさせるために、該第１のＮｃｈＭＯＳＦＥＴのゲートに印加する電圧の振幅を、前記キャパシタの１セルの満充電電圧になるようにし、
前記ＰＮＰトランジスタ以外の能動素子を１チップの半導体装置に集積したことを特徴とするキャパシタ充電回路。
【請求項２】
請求項１記載のキャパシタ充電回路において、
前記第１のＮｃｈＭＯＳＦＥＴのゲートと前記キャパシタの正側の端子間に、第２のＮｃｈＭＯＳＦＥＴのドレインとソースを、第１のＰｃｈＭＯＳＦＥＴのソースとドレインに接続したスイッチ回路を設け、
前記第１のＮｃｈＭＯＳＦＥＴのゲートと前記キャパシタの負側の端子間に第３のＮｃｈＭＯＳＦＥＴのドレインとソースを接続し、
前記第１のＮｃｈＭＯＳＦＥＴをオンさせる場合は、前記スイッチ回路を構成している第１のＰｃｈＭＯＳＦＥＴと、前記第３のＮｃｈＭＯＳＦＥＴのゲートに、前記半導体装置の負側の電源電圧(以下ＧＮＤとする)レベルの信号を与え、且つ前記スイッチ回路を構成している第２のＮｃｈＭＯＳＦＥＴのゲートに前記半導体装置の正側の電源電圧(以下電源とする)レベルの信号を印加し、
前記第１のＮｃｈＭＯＳＦＥＴをオフさせる場合は、前記スイッチ回路を構成している第１のＰｃｈＭＯＳＦＥＴと、前記第３のＮｃｈＭＯＳＦＥＴのゲートに、電源レベルの信号を与え、且つ前記スイッチ回路を構成している第２のＮｃｈＭＯＳＦＥＴのゲートにＧＮＤレベルの信号を印加することを特徴とする１チップの半導体装置に集積したキャパシタ充電回路。
【請求項３】
請求項１または２に記載の１チップの半導体装置に集積したキャパシタ充電回路において、
前記ＰＮＰトランジスタをＮＰＮトランジスタに、前記ＮｃｈＭＯＳＦＥＴをＰｃｈＭＯＳＦＥＴに、前記ＰｃｈＭＯＳＦＥＴをＮｃｈＭＯＳＦＥＴにそれぞれ置き換え、
かつ、前記各素子を含む能動素子の電源への接続を全て逆にして回路を構成し、前記トランジスタ以外の能動素子を１チップの半導体装置に集積したことを特徴とするキャパシタ充電回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、１チップの半導体装置に集積したキャパシタ充電回路に関し、詳しくは直列接続された複数の電気二重層キャパシタを充電する回路と、そのキャパシタを均等に充電するために、複数の並列モニタ回路を集積した半導体装置に関するものである。
【背景技術】
【０００２】
電気二重層キャパシタは、充電に時間がかかる２次電池と比較して、急速充電が可能である。しかしながら、電気二重層キャパシタは定格電圧が３Ｖ程度と低いため、通常複数のキャパシタを直列に接続して必要な電圧を確保している。
このように、直列接続された複数の大容量キャパシタを充電する際に問題となるのが、キャパシタの容量差や自己充電、自己放電などによって生ずる充電の不均一である。
【０００３】
この対策には通常、並列モニタと呼ばれる充電均一化回路が用いられている（例えば、特開2000-50495号公報参照（特許文献１）。
図３に、上記の従来の並列モニタ回路の構成を示す。図３から分かるように、並列モニタ回路は直列に接続されたキャパシタ毎に設けられており、半導体装置内部と一部外付けで設けられる。各キャパシタＣ１，Ｃ２，Ｃｎに設けられている並列モニタ回路(モニタ回路＋ＴＲ回路)は全て同じ構成をしているので、そのうちの１つである電源から２番目の並列モニタ回路(モニタ回路２とＴＲ回路２)について説明を行う。
【０００４】
ＴＲ回路２はＮＰＮトランジスタ(TR2)と、抵抗(R21)と、抵抗(R22)で構成されている。
ＮＰＮトランジスタ(TR2)のコレクタには抵抗(R22)が接続されている。抵抗(R22)の他端はキャパシタ(C2)の正側の端子に接続され、さらに半導体装置の端子(Cell1)にも接続されている。ＮＰＮトランジスタ(TR2)のエミッタはキャパシタ(C2)の負側の端子に接続され、さらに半導体装置の端子(Cell2)にも接続されている。ＮＰＮトランジスタ(TR2)のベースは抵抗(R21)を介して半導体装置の端子(OUT2)に接続されている。
【０００５】
半導体装置内では、端子(OUT2)と端子(Cell2)間にＮｃｈＭＯＳＦＥＴ(M21)のドレインとソースが接続されており、電源(Vdd)と端子(OUT2)の間にＰｃｈＭＯＳＦＥＴ(M22)のソースとドレインが接続されている。ＮｃｈＭＯＳＦＥＴ(M21)のゲートとＰｃｈＭＯＳＦＥＴ(M22)のゲートは共通接続されている。さらに、制御信号２をＮｃｈＭＯＳＦＥＴ(M21)とＰｃｈＭＯＳＦＥＴ(M22)のゲートに印加するための増幅回路(AMP2)が設けられている。この増幅回路(AMP2)の電源は半導体装置と同じ電源を用いている。
制御信号２がハイレベルのときは、増幅回路(AMP2)の出力電圧は電源電圧(Vdd)となるので、ＰｃｈＭＯＳＦＥＴ(M22)はオフ、ＮｃｈＭＯＳＦＥＴ(M21)はオンとなり、ＮＰＮトランジスタ(TR2)のベースをショートするので、ＮＰＮトランジスタ(TR2)はオフである。
この状態では、バイパス電流は流れず、キャパシタ(C2)の充電が行われる。
【０００６】
キャパシタ(C2)の電圧が満充電に達すると、図示しない制御回路からの指示で、制御信号２がローレベルに変化する。その結果、増幅回路(AMP2)の出力電圧は０Ｖ(GND)となるので、ＰｃｈＭＯＳＦＥＴ(M22)はオン、ＮｃｈＭＯＳＦＥＴ(M21)はオフとなる。ＰｃｈＭＯＳＦＥＴ(M22)がオンになると、電源(Vdd)からＰｃｈＭＯＳＦＥＴ(M22)を介して、ＮＰＮトランジスタ(TR2)のベース電流が供給され、ＮＰＮトランジスタ(TR2)はオンとなり、キャパシタ(C2)の充電電流をバイパスして、過充電を防止する。なお、満充電または充電電圧を任意に設定できる電源装置としては、例えば特開平6-343225号公報に記載の装置がある（特許文献２参照）。
【０００７】
【特許文献１】特開２０００−５０４９５号公報
【特許文献２】特開平６−３４３２２５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、従来の回路では、半導体装置の基板としてＮ型基板を用いると、ＰｃｈＭＯＳＦＥＴ(M22)のソースは最高電圧である電源(Vdd)に接続されてしまう。ＰｃｈＭＯＳＦＥＴ(M22)のドレインはＮＰＮトランジスタ(TR2)のベースに接続されている。この構成は、他のモニタ回路に含まれるＰｃｈＭＯＳＦＥＴ(M12〜Mn2（図示省略)）でも同じなので、ＰｃｈＭＯＳＦＥＴ(M12〜Mn2)のＯＮ時のドレイン電圧は電源電圧(Vdd)となり、各ＮＰＮトランジスタ(TR1〜TRn)のエミッタとベース抵抗(R11〜Rn1)間（OUT1とCell1間〜 OUTnとCelln間)の電圧がモニタ回路毎に異なっている。すなわち、最もVddに近いキャパシタ(C1)のモニタ回路１のＮＰＮトランジスタ(TR1)のエミッタとベース抵抗間電圧は最も小さく、ＮＰＮトランジスタ(TR1)のベース電流が少なくなり、バイパス電流を生成するＮＰＮトランジスタ(TR1)のコレクタ電流が最も少ない。最もＧＮＤに近いモニタ回路ｎのＮＰＮトランジスタ(TRn)のエミッタとベース抵抗間電圧が最も大きく、ＮＰＮトランジスタ(TRn)のベース電流が多くなり、バイパス電流を生成するＮＰＮトランジスタ(TRn)のコレクタ電流が最も多い。
その結果、バイパス電流がキャパシタ毎に異なってしまい、充電の不均一の解消が困難になるという問題があった。
【０００９】
（目的）
本発明の目的は、上記の課題を解決し、全てのキャパシタのバイパス電流を均一にすることが可能な１チップの半導体装置に集積したキャパシタ充電回路を提供することである。
【課題を解決するための手段】
【００１０】
上記課題を達成するため、本発明の１チップの半導体装置に集積したキャパシタ充電回路は、（１）直流電源を、直列接続された複数のキャパシタに印加して、前記キャパシタを均等に充電するために、前記キャパシタの各々の電圧が、あらかじめ設定された基準電圧を超えると、充電電流をバイパスする並列モニタ回路を、全ての前記キャパシタに備えたキャパシタ充電回路において、前記並列モニタ回路は、前記充電電流をバイパスするために、前記キャパシタの正側の端子に抵抗を介してエミッタを接続し、負側の端子にコレクタを接続したＰＮＰトランジスタと、該ＰＮＰトランジスタのベース電流のオンまたはオフ制御を行うために、ドレインを前記ＰＮＰトランジスタのベースに抵抗を介して接続し、ソースを前記キャパシタの負側の端子に接続した第１のＮｃｈＭＯＳＦＥＴを備え、該第１のＮｃｈＭＯＳＦＥＴをオンさせるために、該第１のＮｃｈＭＯＳＦＥＴのゲートに印加する電圧の振幅を、前記キャパシタのセル電圧になるようにしたことを特徴としている。
【００１１】
また、（２）前記第１のＮｃｈＭＯＳＦＥＴのゲートと前記キャパシタの正側の端子間に、第２のＮｃｈＭＯＳＦＥＴのドレインとソースを、第１のＰｃｈＭＯＳＦＥＴのソースとドレインに接続したスイッチ回路を設け、前記第１のＮｃｈＭＯＳＦＥＴのゲートと前記キャパシタの負側の端子間に第３のＮｃｈＭＯＳＦＥＴのドレインとソースを接続し、前記第１のＮｃｈＭＯＳＦＥＴをオンさせる場合は、前記スイッチ回路を構成している第１のＰｃｈＭＯＳＦＥＴと、前記第３のＮｃｈＭＯＳＦＥＴのゲートに、前記半導体装置の負側の電源電圧(以下ＧＮＤとする)レベルの信号を与え、且つ前記スイッチ回路を構成している第２のＮｃｈＭＯＳＦＥＴのゲートに前記半導体装置の正側の電源電圧(以下電源とする)レベルの信号を印加し、前記第１のＮｃｈＭＯＳＦＥＴをオフさせる場合は、前記スイッチ回路を構成している第１のＰｃｈＭＯＳＦＥＴと、前記第３のＮｃｈＭＯＳＦＥＴのゲートに、電源レベルの信号を与え、且つ前記スイッチ回路を構成している第２のＮｃｈＭＯＳＦＥＴのゲートにＧＮＤレベルの信号を印加することを特徴としている。
このようにすることで、キャパシタを均等に充電することができるようになった。
【００１２】
また、（３）前記（１）または（２）記載のＰＮＰトランジスタをＮＰＮトランジスタに、ＮｃｈＭＯＳＦＥＴをＰｃｈＭＯＳＦＥＴに、ＰｃｈＭＯＳＦＥＴをＮｃｈＭＯＳＦＥＴに置き換え、かつ、これら能動素子の電源への接続を全て逆にして回路を構成し、前記トランジスタ以外の能動素子を１チップの半導体装置に集積したことも特徴としている。
このようにすることで、Ｐ型基板においてもＩＣの製作が可能になった。
【発明の効果】
【００１３】
本発明によれば、外付けのバイパストランジスタをドライブするＭＯＳＦＥＴのゲート電圧の振幅をキャパシタ１セル分の電圧に揃えたため、ドライブするＭＯＳＦＥＴのオン抵抗が均一になり、バイパストランジスタのベース電流を均一化した結果、バイパス電流の均一化が行えるようになった。
【発明を実施するための最良の形態】
【００１４】
（第１の実施例）
図１は、本発明の第１の実施例を示すキャパシタ充電回路の構成図である。
図１においては、モニタ回路１からｎ、およびＴＲ回路１からｎの構成は全て同じであるため、２番目のモニタ回路２、およびＴＲ回路２について説明を行う。
ＴＲ回路２は、ＰＮＰトランジスタ(TR2)と抵抗(R21)および抵抗(R22)で構成されている。ＰＮＰトランジスタ(TR2)のエミッタには、抵抗(R22)が接続されている。抵抗(R22)の他端はキャパシタ(C2)の正側の端子に接続され、さらに半導体装置の端子(Cell1)にも接続されている。ＰＮＰトランジスタ(TR2)のコレクタはキャパシタ(C2)の負側の端子に接続され、さらに半導体装置の端子(Cell2)にも接続されている。ＰＮＰトランジスタ(TR2)のベースは、抵抗(R21)を介して半導体装置の端子(OUT2)に接続されている。
【００１５】
半導体装置内では、端子(OUT2)と端子(Cell2)間にＮｃｈＭＯＳＦＥＴ(M21)のドレインとソースが接続されている。ＮｃｈＭＯＳＦＥＴ(M21)のゲートと端子(Cell1)間に、ＰｃｈＭＯＳＦＥＴ(M23)のドレインとソースを、ＮｃｈＭＯＳＦＥＴ(M24)のソースとドレインに接続したスイッチ回路が設けられている。さらに、ＮｃｈＭＯＳＦＥＴ(M21)のゲートと端子(Cell2)間にＮｃｈＭＯＳＦＥＴ(M22)のドレインとソースが接続されている。
ＰｃｈＭＯＳＦＥＴ(M23)のゲートとＮｃｈＭＯＳＦＥＴ(M22)のゲートは共通接続され、インバータ(INV2)の出力に接続されている。また、ＮｃｈＭＯＳＦＥＴ(M24)のゲートはインバータ(INV2)の入力に接続されている。なお、インバータ(INV2)の電源は半導体装置の電源と同じであるので、インバータ(INV2)の出力電圧の振幅は電源(Vdd)からＧＮＤまで振れる。さらに、インバータ(INV2)の入力には、図示しない制御回路から制御信号２が印加されている。
【００１６】
制御信号２がローレベルのときには、インバータ(INV2)の出力はハイレベルとなるので、スイッチを構成しているＰｃｈＭＯＳＦＥＴ(M23)のゲートはハイレベル、ＮｃｈＭＯＳＦＥＴ(M24)のゲートはローレベルとなり、スイッチ回路はオフとなる。また、ＮｃｈＭＯＳＦＥＴ(M22)のゲートはハイレベルであるから、ＮｃｈＭＯＳＦＥＴ(M22)はオンとなる。このため、ＮｃｈＭＯＳＦＥＴ(M21)のゲートはローレベル(キャパシタ(C2)の負側の電圧)となるのでＮｃｈＭＯＳＦＥＴ(M21)はオフとなる。ＮｃｈＭＯＳＦＥＴ(M21)がオフの時は、ＰＮＰトランジスタ(TR2)のベース電流は流れないので、ＰＮＰトランジスタ(TR2)はオフとなり、キャパシタ(C2)は充電される。
【００１７】
キャパシタ(C2)の充電が進んで、キャパシタ(C2)の電圧が所定の電圧を超えると、制御信号２がハイレベルになる。その結果、インバータ(INV2)の出力はローレベルとなるので、スイッチを構成しているＰｃｈＭＯＳＦＥＴ(M23)のゲートはローレベル、ＮｃｈＭＯＳＦＥＴ(M24)のゲートはハイレベルとなり、スイッチ回路はオンとなる。また、ＮｃｈＭＯＳＦＥＴ(M22)のゲートはローレベルであるから、ＮｃｈＭＯＳＦＥＴ(M22)はオフとなる。このため、ＮｃｈＭＯＳＦＥＴ(M21)のゲートはハイレベル(キャパシタ(C2)の正側の電圧)となるのでＮｃｈＭＯＳＦＥＴ(M21)はオンとなる。ＮｃｈＭＯＳＦＥＴ(M21)がオンになると、ＰＮＰトランジスタ(TR2)のベース電流が流れ、ＰＮＰトランジスタ(TR2)はオンとなり、キャパシタ(C2)の充電電流をバイパスする。
【００１８】
ここで重要なことは、ＮｃｈＭＯＳＦＥＴ(M21)がオンするときのゲート電圧が前述のようにキャパシタ(C2)の正側の電圧であると言うことである。モニタ回路は全て同じ構成であるから、ＮｃｈＭＯＳＦＥＴ(M21)に相当する他のモニタ回路のＮｃｈＭＯＳＦＥＴ(M11〜n1)がオンするときのゲート電圧も、キャパシタ1セル分の電圧と同じである。
すなわち、モニタ回路のＮｃｈＭＯＳＦＥＴ(M11〜n1)がオンするときのゲート電圧は全て同じになるので、ＮｃｈＭＯＳＦＥＴ(M11〜n1)のオン抵抗も同じになる。この結果、ＰＮＰトランジスタ(TR1〜TRn)のベース電流も同じになるので、ＰＮＰトランジスタ(TR1〜TRn)のコレクタ電流も同じになり、バイパス電流を均等にすることができる。
【００１９】
（第２の実施例）
図２は、本発明の第２の実施例を示すキャパシタ充電回路の要部構成図である。
第１の実施例では、半導体装置にＮ型基板を用いて構成したため、バイパス用の素子としてＰＮＰトランジスタを用いた場合を説明したが、半導体装置にＰ型基板を用いた場合には、図２に示すように、バイパストランジスタにＮＰＮトランジスタを用い、前述したＰｃｈＭＯＳＦＥＴをＮｃｈＭＯＳＦＥＴに、ＮｃｈＭＯＳＦＥＴをＰｃｈＭＯＳＦＥＴに変更し、電源への接続を逆にすれば同じ回路構成が使用可能である。
なお、図１、図２の実施例では、トランジスタ(TR2)のベースと端子(OUT2)間に抵抗(R21)が接続されているが、この抵抗はトランジスタ(TR2)のベース電流を制限するためのもので、キャパシタの充電電流が小さい場合は、抵抗(R21)を省略しても構わない。
さらに、トランジスタ(TR2)のエミッタに接続されている抵抗(R22)は、コレクタ側に接続してもよい、しかしこの場合は前記したベース抵抗(R21)の省略は行うことができない。
【図面の簡単な説明】
【００２０】
【図１】本発明の第１の実施例を示すキャパシタ充電回路の構成図である。
【図２】本発明の第２の実施例を示すキャパシタ充電回路の要部構成図である。
【図３】従来における並列モニタ回路例の構成図である。
【符号の説明】
【００２１】
Vdd…電源電圧、C1〜Cn…キャパシタ、Cell1〜Celln…キャパシタの正／負側接続端子、
OUT1〜OUTn…バイパス用トランジスタへの出力端子、
TR1〜TRn…バイパス用トランジスタ、INV1〜INV2…インバータ、GND…グランド電位、
M21,M22,M24…Ｎｃｈ（Ｐｃｈ）ＭＯＳＦＥＴ、M23…Ｐｃｈ（Ｎｃｈ）ＭＯＳＦＥＴ、
R21,R22…抵抗。
【図１】
2005151708.tif 000003
【図２】
2005151708.tif 000004
【図３】
2005151708.tif 000005