(57)【要約】【課題】  機能マクロ回路の試験時に機能マクロ回路に不必要なデータが入力されることを防止する。【解決手段】  複数段にわたって直列に接続されたフリップフロップ１２ａ、１３ａ、１４ａによって、第１のクロック信号に同期して、前段のフリップフロップ（例えば、フリップフロップ１２ａ）にラッチされたシリアルのテストパターンデータが後段のフリップフロップ（例えば、フリップフロップ１３ａ）にラッチされる。それぞれの段におけるフリップフロップ１２ａ、１３ａ、１４ａにラッチされたテストパターンデータは、フリップフロップ１２ｂ、１３ｂ、１４ｂに入力される第２のクロック信号に同期して同時に機能マクロ回路１１に出力される。【選択図】  図１
2005069752.tif 000002
【特許請求の範囲】
【請求項１】
機能マクロ回路を試験する半導体装置試験回路において、
第１のクロック信号に同期して、前段でラッチされたシリアルのテストパターンデータが、後段でラッチされるように直列に接続された複数の第１のフリップフロップ回路と、
第２のクロック信号に同期して、前記第１のフリップフロップ回路にラッチされている前記テストパターンデータを前記機能マクロ回路に出力する第２のフリップフリップ回路と、
を有することを特徴とする半導体装置試験回路。
【請求項２】
前記第１及び第２のフリップフロップ回路は、Ｄ型フリップフロップ回路であることを特徴とする請求項１記載の半導体装置試験回路。
【請求項３】
制御信号に応じて、前記第２のフリップフロップ回路から出力される前記テストパターンデータまたは、ユーザロジックからの信号の何れかを選択して前記機能マクロ回路に出力するセレクタ回路をさらに有することを特徴とする請求項１記載の半導体装置試験回路。
【請求項４】
セレクタ回路と、第３のフリップフロップ回路からなる回路を複数段さらに有し、
前記セレクタ回路は、前記機能マクロ回路の出力信号及び、初段は最後段の前記第１のフリップフロップ回路からの前記テストパターンデータ、次段以降は前段の前記第３のフリップフロップ回路から出力された信号を入力し、
前記第３のフリップフロップ回路は、前記セレクタ回路で選択された信号を前記第１のクロック信号に同期してラッチすることを特徴とする請求項１記載の半導体装置試験回路。
【請求項５】
前記第３のフリップフロップ回路は、Ｄ型フリップフロップ回路であることを特徴とする請求項４記載の半導体装置試験回路。
【請求項６】
最後段の前記回路における前記第３のフリップフロップ回路は、前記テストパターンデータまたは前記機能マクロ回路の出力信号をシリアルに出力することを特徴とする請求項４記載の半導体装置試験回路。
【請求項７】
複数の機能マクロ回路と、
第１のクロック信号に同期して、前段でラッチされたシリアルのテストパターンデータが、後段でラッチされるように直列に接続された複数の第１のフリップフロップ回路と、第２のクロック信号に同期して、前記第１のフリップフロップ回路にラッチされている前記テストパターンデータを対応する前記機能マクロ回路に出力する第２のフリップフリップ回路と、をそれぞれ有する複数の半導体装置試験回路と、
第３のクロック信号に同期して前記半導体装置試験回路を特定するための制御信号を出力する、前記半導体装置試験回路の数に応じて複数段、直列に接続された第３のフリップフロップ回路と、
前記制御信号に応じて前記第１のクロック信号を入力する前記半導体装置試験回路を選択する第１のセレクタ回路と、
前記制御信号に応じて前記第２のクロック信号を入力する前記半導体装置試験回路を選択する第２のセレクタ回路と、
前記制御信号に応じて複数の前記半導体装置試験回路からの出力信号の１つを選択する第３のセレクタ回路と、
を有することを特徴とする半導体装置。
【請求項８】
初段の前記第３のフリップフロップ回路に入力される前記半導体装置試験回路を特定するための信号は、前記テストパターンデータを入力する試験データ入力端子により入力されることを特徴とする請求項７記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置試験回路及び半導体装置に関し、特に機能マクロ回路を試験する半導体装置試験回路及び複数の機能マクロ回路を有した半導体装置に関する。
【背景技術】
【０００２】
近年、半導体装置の高集積化が進むなか、ＡＳＩＣ（Application Specific Integrated Circuit：特定用途向け集積回路）等の半導体装置の１チップにＣＰＵ（Central Processing Unit）、ＲＡＭ（Random Access Memory）やＲＯＭ（Read Only Memory）などのメモリ、その他複数の機能を集積させたＳＯＣ（System On a Chip）製品が実現している。
【０００３】
このような半導体装置は、機能ごとに複数のハードマクロ回路（以下機能マクロ回路と称す）を搭載し、さらに、機能マクロ回路を用いた演算処理などを行う順序回路からなる論理回路（以下ユーザロジックと称す）を有している。また、機能マクロ回路の試験を考慮した設計もなされている。
【０００４】
機能マクロ回路の試験を行うためには、各端子に設計者の意図したタイミングでデータを入力し、意図したタイミングで半導体装置の端子の状態を測定しなければならない。試験に必要な端子が全て半導体装置の外部に定義されていない場合、例えば、以下のような方法が行われていた。
【０００５】
１つめとして、機能マクロ回路に接続する端子を、セレクタなどを経由して半導体装置の入出力端子と接続することにより、テストパターンデータを入力し試験する方法があった。
【０００６】
また、マスタスレーブ型のラッチ回路を機能マクロ回路の前段に設け、機能マクロ回路の通常動作時では、入力データをそのまま機能マクロ回路に出力するスルーモードとし、機能マクロ回路のテスト時には、ラッチ回路にラッチしたテストパターンデータを機能マクロ回路に出力するような方法もあった（例えば、特許文献１参照）。
【０００７】
しかしこれらの方法では、半導体装置上に搭載する機能マクロ回路の個数や、各機能マクロ回路の端子が増えた場合、半導体装置上の端子数制限があるため問題であった。
一方、テストパターンデータを入力する端子数を減少可能な方法として、ユーザロジックのスキャンフリップフロップ回路（以下ＳＦＦ回路と称す）を用いる方法がある。特許文献２には、機能マクロ回路の単体検査とスキャンパス検査を併用して試験を行う回路が開示されている。
【０００８】
図３は、従来のＳＦＦ回路を用いた従来の半導体装置試験回路の概略の回路図である。
また、図４は、ＳＦＦ回路の構成を示す回路図である。
図３では、簡単のため４つの入力端子を有する機能マクロ回路２００に、テストパターンデータを入力する半導体装置試験回路を示している。このような回路の場合、４つのＳＦＦ回路２１０、２１１、２１２、２１３を有している。ＳＦＦ回路２１０、２１１、２１２、２１３は、それぞれ直列に接続されており、ユーザロジックからの信号を入力する端子Ｄ、テストパターンデータを入力する端子ＳＩ、機能マクロ回路２００に入力する信号をユーザロジックからの信号またはテストパターンデータの信号のいずれにするかを図４で示すセレクタ２１０ａで選択するための制御信号を入力する端子ＳＭと、クロック信号を入力する端子ＣＫと、出力ポートとして、２つの端子Ｑ、ＳＯ、リセット用の端子ＲＳＴを有する。
【０００９】
このような半導体装置試験回路においては、１段目のＳＦＦ回路２１０の端子ＳＩからシリアルで入力されたテストパターンデータは、端子ＳＭからの制御信号によりセレクタ２１０ａで端子ＳＩから入力された信号が選択された場合、端子ＣＫからのクロック信号に同期してＤ型フリップフロップ２１０ｂでラッチされ、端子ＳＯと端子Ｑから出力される。１段目のＳＦＦ回路２１０の端子ＳＯから出力された信号は、２段目のＳＦＦ回路２１１の端子ＳＩに入力され、同様に次のクロック信号に応じてラッチされて２段目のＳＦＦ回路２１１の端子ＳＯと端子Ｑから出力される。以下同様に後段のＳＦＦ回路２１２、２１３に入力されてゆく。このようにシリアルに入力されたテストパターンデータが最終的に端子Ｑによってパラレルで機能マクロ回路２００に入力される。
【００１０】
このようなＳＦＦ回路を用いてテストパターンデータを入力することで、１つの機能マクロ回路に対し、１つのテストパターンデータの入力端子だけで済み、機能マクロ回路の端子数の増加に対応することができる。
【特許文献１】特開平４−１８６１７７号公報（第１図）
【特許文献２】特開２００１−２０８８１０号公報（段落番号〔００３７〕〜〔００７１〕，第１図）
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかし、従来のＳＦＦ回路を用いたテストパターンデータの入力においては、図４で示したようにＳＦＦ回路の仕様上、端子ＳＩから入力したテストパターンデータが端子ＳＯと端子Ｑから出力される。この場合、端子ＳＩからシリアルに入力されるテストパターンデータのデータのシフト動作時に、各ＳＦＦ回路の端子Ｑから不必要なデータが出力され、設計者の意図したテストパターンデータが入力できないという問題点があった。
【００１２】
本発明はこのような点に鑑みてなされたものであり、機能マクロ回路を試験するための適切なテストパターンデータを入力可能な半導体装置試験回路及び半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明では上記問題を解決するために、機能マクロ回路を試験する半導体装置試験回路において、図１に示すように、第１のクロック信号に同期して、前段でラッチされたシリアルのテストパターンデータが、後段でラッチされるように直列に接続された複数のフリップフロップ回路１２ａ、１３ａ、１４ａと、第２のクロック信号に同期して、フリップフロップ回路１２ａ、１３ａ、１４ａにラッチされているテストパターンデータを出力するフリップフリップ回路１２ｂ、１３ｂ、１４ｂと、を有することを特徴とする半導体装置試験回路１０が提供される。
【００１４】
このような構成によれば、複数段にわたって直列に接続されたフリップフロップ回路１２ａ、１３ａ、１４ａによって、第１のクロック信号に同期して、前段のフリップフロップ回路（例えば、フリップフロップ回路１２ａ）にラッチされたシリアルのテストパターンデータが後段のフリップフロップ回路（例えば、フリップフロップ回路１３ａ）にラッチされる。それぞれの段におけるフリップフロップ回路１２ａ、１３ａ、１４ａにラッチされたテストパターンデータは、フリップフロップ回路１２ｂ、１３ｂ、１４ｂに入力される第２のクロック信号に同期して同時に機能マクロ回路１１に出力される。
【００１５】
このように、第２のクロック信号に同期してテストパターンデータが機能マクロ回路１１に出力されるので、適切なテストパターンデータが任意のタイミングで機能マクロ回路１１に入力される。
【発明の効果】
【００１６】
本発明の半導体装置試験回路は、第１のフリップフロップ回路に入力されラッチされるシリアルのテストパターンデータが、そのまま機能マクロ回路に出力されず、第２のフリップフロップ回路に入力される第２のクロック信号に同期してテストパターンを機能マクロ回路に出力するようにしたので、機能マクロ回路に不必要なデータが入力されることを防止することができる。
【００１７】
このため機能マクロ回路の適切な試験を行うことができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態を、図面を参照して詳細に説明する。
図１は、本発明の実施の形態の半導体装置試験回路の構成を示す回路図である。
なお、図１では、簡単のため機能マクロ回路１１への入力及び出力が３端子ずつの場合について図示している。
【００１９】
機能マクロ回路１１を試験する半導体装置試験回路１０は、外部の図示しない第１クロック端子に入力される第１のクロック信号に同期してテストパターンデータ（以下単にテストパターンと称す）をラッチする複数のフリップフロップ回路（以下単にフリップフロップと称す）１２ａ、１３ａ、１４ａと、フリップフロップ１２ａ、１３ａ、１４ａにラッチされたテストパターンを、外部の図示しない第２クロック端子に入力される第２のクロック信号に同期して出力するフリップフロップ１２ｂ、１３ｂ、１４ｂを有する。
【００２０】
外部の図示しない試験データ入力端子により入力されるテストパターンは、初段のフリップフロップ１２ａに入力される。
ここで、フリップフロップ１２ａ、１３ａ、１４ａは、Ｄ型フリップフロップであり、第１のクロック信号に同期して、前段にラッチされたシリアルのテストパターンが後段ラッチされるように直列に接続されている。すなわち、初段のフリップフロップ１２ａの出力は、その後段のフリップフロップ１３ａに入力され、フリップフロップ１３ａの出力は、３段目のフリップフロップ１４ａに入力されるように接続されている。
【００２１】
さらに、フリップフロップ１２ａ、１３ａ、１４ａの出力は、それぞれＤ型フリップフロップであるフリップフロップ１２ｂ、１３ｂ、１４ｂに入力されるように接続されている。
【００２２】
以下、２つのフリップフロップ１２ａ、１２ｂ、フリップフロップ１３ａ、１３ｂ、フリップフロップ１４ａ、１４ｂからなる回路を第１モジュール１２、１３、１４と呼ぶ。
半導体装置試験回路１０は、さらに、外部の図示しない試験モード端子に入力された制御信号に応じて、フリップフロップ１３ｂ、１４ｂから出力されるテストパターンまたは、ユーザロジック２０からの信号の何れかを選択して機能マクロ回路１１に出力するセレクタ回路１８、１９をさらに有する。
【００２３】
なお、図１において、第１モジュール１２の出力はセレクタ回路を介さず機能マクロ回路１１に入力されている。このときの機能マクロ回路１１の入力端子は、ユーザには公開されない試験専用の入力端子となる。
【００２４】
一方、機能マクロ回路１１の出力側には、第２モジュール１５、１６、１７が複数段にわたって配置される。
第２モジュール１５、１６、１７は、それぞれ、セレクタ回路とフリップフロップを１つずつ有した回路である。すなわち、第２モジュール１５はセレクタ回路１５ａとフリップフロップ１５ｂ、第２モジュール１６はセレクタ回路１６ａとフリップフロップ１６ｂ、第２モジュール１７はセレクタ回路１７ａとフリップフロップ１７ｂを有している。
【００２５】
初段の第２モジュール１５において、セレクタ回路１５ａには入力側の第１モジュールの最後段のフリップフロップ１４ａから出力されるテストパターンと、機能マクロ回路１１からの出力信号が入力される。セレクタ回路１５ａは、半導体装置試験回路１０の外部の図示しない取りこみモード端子に入力される制御信号に応じて、テストパターンまたは機能マクロ回路１１からの出力信号の何れかを選択し、フリップフロップ１５ｂに入力する。フリップフロップ１５ｂは、第１のクロック信号に同期して、テストパターンまたは出力信号をラッチし、後段の第２モジュール１６に出力する。
【００２６】
第２モジュール１６において、セレクタ回路１６ａには、前段のフリップフロップ１５ｂから出力される信号と機能マクロ回路１１からの出力信号が入力される。セレクタ回路１６ａは、半導体装置試験回路１０の外部の図示しない取りこみモード端子に入力される制御信号に応じて、前段のフリップフロップ１５ｂから出力される信号または機能マクロ回路１１からの出力信号の何れかを選択し、フリップフロップ１６ｂに入力する。フリップフロップ１６ｂは、第１のクロック信号に同期して、フリップフロップ１５ｂから出力される信号、または機能マクロ回路１１からの出力信号を取りこみ、後段の第２モジュール１７に出力する。
【００２７】
最後段の第２モジュール１７においても同様に、セレクタ回路１７ａには、前段のフリップフロップ１６ｂから出力される信号と機能マクロ回路１１からの出力信号が入力される。セレクタ回路１７ａは制御信号に応じて、この２つの信号の何れかを選択して、フリップフロップ１７ｂに入力する。フリップフロップ１７ｂは、第１のクロック信号に同期して、セレクタ回路１７ａにおいて選択された信号をラッチし、この半導体装置試験回路１０の外部の図示しない試験データ出力端子に出力する。
【００２８】
以下、半導体装置試験回路１０の動作を説明する。
まず、ユーザロジック２０、３０を用いた通常動作時について説明する。
通常動作時には、制御信号によりセレクタ回路１８、１９は、第１モジュール１３、１４からのテストパターンではなく、ユーザロジック２０からの信号を選択して、機能マクロ回路１１に入力する。機能マクロ回路１１は、入力された信号に応じて所定の動作を行い、信号を出力側のユーザロジック３０に出力する。なお、ここで、入力側のユーザロジック２０と、出力側のユーザロジック３０と分けて図示しているが、同じであってもよい。
【００２９】
次に、機能マクロ回路１１の試験時の半導体装置試験回路１０の動作を説明する。
試験時には、制御信号によりセレクタ回路１８、１９は、ユーザロジック２０からの信号ではなく、第１モジュール１３、１４からのテストパターンを選択して、機能マクロ回路１１に入力する。
【００３０】
図示しない試験データ入力端子によりシリアルのテストパターンが、初段の第１モジュール１２に入力されると、フリップフロップ１２ａは第１のクロック信号に同期して、そのテストパターンの先頭ビットをラッチする。例えばテストパターンが"１１０"の場合、まず始めの第１のクロック信号により"１"が第１モジュール１２のフリップフロップ１２ａに取り込まれラッチされる。テストパターンは、次の第１のクロック信号に同期して後段のフリップフロップ、すなわち第１モジュール１３のフリップフロップ１３ａに取り込まれラッチされる。このとき、第１モジュール１２のフリップフロップ１２ａにも、第１のクロック信号に同期して次ビットの"１"がラッチされる。
【００３１】
さらに次の第１のクロック信号に応じて、第１モジュール１３のフリップフロップ１３ａにラッチされたテストパターンの"１"が第１モジュール１４のフリップフロップ１４ａにラッチされる。このとき、第１モジュール１２のフリップフロップ１２ａには、最後のビットである"０"がラッチされ、第１モジュール１３のフリップフロップ１３ａには"１"がラッチされる。
【００３２】
このようにシリアルに入力されたテストパターンが複数段にわたって直列に接続されたフリップフロップ１２ａ、１３ａ、１４ａによってシフトされていく。このとき、各フリップフロップ１２ａ、１３ａ、１４ａの出力は、それぞれの第１モジュール１２、１３、１４に配置されているフリップフロップ１２ｂ、１３ｂ、１４ｂに入力されている。しかし、フリップフロップ１２ｂ、１３ｂ、１４ｂにおいては、信号をラッチするための第２のクロック信号が入力されていない状態（例えばロウレベル）である。このため、第１モジュール１２、１３、１４からは、テストパターンが入力されているフリップフロップ１２ａ、１３ａ、１４ａからの信号は出力されない。
【００３３】
全てのテストパターンがシリアルに入力し終わると、第２のクロック信号が入力される（例えばハイレベルになる）。これに同期してフリップフロップ１２ｂ、１３ｂ、１４ｂには、フリップフロップ１２ａ、１３ａ、１４ａから出力されるテストパターンがラッチされ、機能マクロ回路１１にテストパターンがパラレルに入力される。
【００３４】
このように、第１モジュール１２、１３、１４からは、フリップフロップ１２ｂ、１３ｂ、１４ｂにアップロード用の第２のクロック信号が入力されたときのみにテストパターンを出力するようにしたので、機能マクロ回路１１に不必要なデータが入力されることを防止することができる。
【００３５】
一方、最後段の第１モジュール１４におけるフリップフロップ１４ａより出力されるテストパターンは、出力側に設けられた初段の第２モジュール１５のセレクタ回路１５ａに入力される。
【００３６】
以下、第２モジュール１５、１６、１７の動作を説明する。
まず、機能マクロ回路１１からの信号を取りこむモード（以下取りこみモードと称す）ではない場合について説明する。
【００３７】
図示しない取りこみモード端子により入力される制御信号が、例えばロウレベルで、取りこみモードではない場合、初段の第２モジュール１５において、セレクタ回路１５ａは、最後段の第１モジュール１４のフリップフロップ１４ａから出力されるシリアルのテストパターンを選択して、フリップフロップ１５ｂに入力する。
【００３８】
第１のクロック信号に同期してフリップフロップ１５ｂは、入力されたテストパターンをラッチし、後段の第２モジュール１６のセレクタ回路１６ａに入力する。第２モジュール１６のセレクタ回路１６ａは、制御信号に基づいて前段のフリップフロップ１５ｂから出力されたテストパターンを選択し、フリップフロップ１６ｂに入力する。フリップフロップ１６ｂは、次の第１のクロック信号に同期してテストパターンをラッチする。このとき、初段の第２モジュール１５のフリップフロップ１５ｂには、第１のクロック信号に同期してシリアルに入力されるテストパターンの次のビットがラッチされる。
【００３９】
第２モジュール１６のフリップフロップ１６ｂにラッチされたテストパターンは、最後段の第２モジュール１７のセレクタ回路１７ａに入力される。セレクタ回路１７ａにおいても同様に、制御信号に基づいて前段のフリップフロップ１６ｂから出力されたテストパターンが選択され、フリップフロップ１７ｂに入力される。
【００４０】
ここでさらに次の第１のクロック信号が入力されると、この信号に同期して、テストパターンがフリップフロップ１７ｂにラッチされる。このとき、初段のフリップフロップ１５ｂ及びその後段のフリップフロップ１６ｂには、テストパターンの次のビットがラッチされる。
【００４１】
フリップフロップ１７ｂの出力は、図示しない試験データ出力端子に出力され、第１のクロック信号に同期して、図示しない試験データ入力端子から入力されたテストパターンがシリアルに出力される。
【００４２】
次に、取りこみモードの場合の動作を説明する。
取りこみモードの場合、例えば、図示しない取りこみモード端子により入力される制御信号がハイレベルとなり、各第２モジュール１５、１６、１７のセレクタ回路１５ａ、１６ａ、１７ａは、機能マクロ回路１１からの出力信号を選択する。これによって、入力されたテストパターンに応じた機能マクロ回路１１の出力信号がフリップフロップ１５ｂ、１６ｂ、１７ｂにパラレルに入力される。入力された出力信号は、第１のクロック信号に同期してフリップフロップ１５ｂ、１６ｂ、１７ｂにラッチされる。出力信号が取り込まれると、制御信号は、例えば、ロウレベルになり取りこみモードが終了する。その後、再び第１のクロック信号に同期して、第２モジュール１５、１６、１７のフリップフロップ１５ｂ、１６ｂ、１７ｂにラッチされた出力信号がシフトされていき、最終的に最後段のフリップフロップ１７ｂより、入力したテストパターンに応じた機能マクロ回路１１の出力信号が、シリアル信号として図示しない試験データ出力端子に出力される。
【００４３】
これにより、例えば、設計者は、出力された信号を検討して機能マクロ回路が正しく動作しているか否かなどを判断することができる。
なお、上記では機能マクロ回路１１の入力及び出力が３端子ずつの場合について説明したが、実際は数百端子ある場合があり、その場合についても同様に適用できる。
【００４４】
すなわち、そのような端子数が多い場合でも、テストパターンを入力する試験モード端子及び試験データ出力端子は１つだけ有していればよく、なおかつ従来のＳＦＦ回路を用いた場合のように、不必要なデータが機能マクロ回路１１に入力されることを防止することができる。
【００４５】
また、必ずしも機能マクロ回路１１の端子全てに、上記のような第１モジュールまたは第２モジュールが接続される必要はない。ユーザロジックからの信号が直接入力されるだけの端子を有していてもよい。
【００４６】
次に、本発明の実施の形態の半導体装置試験回路を制御する制御部を含めた半導体装置について説明する。
図２は、本発明の実施の形態の半導体装置試験回路を制御する制御回路を含む半導体装置の回路図である。
【００４７】
ここで示す半導体装置１００は、例えば、複数の機能マクロ回路を有した１チップの集積回路に相当する。
図２では、図１で示したような機能マクロ回路１１を試験する４つの半導体装置試験回路１０ａ、１０ｂ、１０ｃ、１０ｄを有した半導体装置１００を図示している。また、図１で示した半導体装置試験回路１０ａ、１０ｂ、１０ｃ、１０ｄの機能マクロ回路１１に接続されるユーザロジックについては図示を省略している。
【００４８】
これらの半導体装置試験回路１０ａ、１０ｂ、１０ｃ、１０ｄには、前述したような、制御信号を入力する試験モード端子ＴＭ、取りこみモード端子ＣＡＰ、テストパターンなどを入力する試験データ入力端子ＴＤが接続されている。さらに、いずれの半導体装置試験回路１０ａ、１０ｂ、１０ｃ、１０ｄに、前述した第１および第２のクロック信号（第１クロック端子および第２クロック端子より入力される）を入力するかを選択するためのセレクタ回路４１、４２を有する。また、半導体装置試験回路１０ａ、１０ｂ、１０ｃ、１０ｄの何れかの出力信号を選択して試験データ出力端子ＯＵＴに出力するセレクタ回路４３を有する。また、このセレクタ回路４１、４２、４３を制御するための信号を出力する２つのフリップフロップ５１、５２を有する。このフリップフロップ５１、５２は、Ｄ型フリップフロップ回路である。
【００４９】
フリップフロップ５１、５２は直列に接続されており、初段のフリップフロップ５１は、試験データ入力端子ＴＤと接続されている。また、それぞれの出力は信号線６１で２ビットの信号となりセレクタ回路４１、４２、４３に入力される。さらに、これら２つのフリップフロップ５１、５２は、第３のクロック信号を入力する第３クロック端子ＣＫ３と接続されている。
【００５０】
このような半導体装置１００において、試験データ入力端子ＴＤに、例えば、"０１"という信号がシリアルに入力されると、第３のクロック信号に同期して、フリップフロップ５１、５２にラッチされる。これにより、セレクタ回路４１、４２、４３において、例えば、２番目の半導体装置試験回路１０ｂが選択されることになる。選択する半導体装置試験回路１０ｂが決定すると、第３のクロック信号は例えばロウレベルとなり、試験中に選択されている半導体装置試験回路１０ｂが変わらないようにする。これによって、試験時に引き続き試験データ入力端子ＴＤに入力されたテストパターンによる半導体装置試験回路１０ｂの試験が前述したように行われ、試験データ出力端子ＯＵＴからその結果が出力される。
【００５１】
このように上記の半導体装置１００によれば、複数の機能マクロ回路の中から所望の機能マクロ回路を適切に選択して試験することができる。さらに、試験する機能マクロ回路を特定するための信号を入力する端子を、テストパターンを入力する試験データ入力端子ＴＤと共通にしたので端子数の削減が可能である。
【００５２】
なお、上記では、半導体装置試験回路１０ａ、１０ｂ、１０ｃ、１０ｄと４つの場合（機能マクロ回路が４つの場合）について説明したが、この数には限定されない。例えば、５つ以上８つ以下の場合は前述したセレクタ回路４１、４２、４３を制御する信号を出力するフリップフロップは３つ以上設ければよく、機能マクロ回路の数によってフリップフロップの数を調整すればよい。
【産業上の利用可能性】
【００５３】
１チップに複数の機能を集積させたＳＯＣ製品などにおける、機能マクロ回路の試験の際に適用できる。
【図面の簡単な説明】
【００５４】
【図１】本発明の実施の形態の半導体装置試験回路の構成を示す回路図である。
【図２】本発明の実施の形態の半導体装置試験回路を制御する制御回路を含む半導体装置の回路図である。
【図３】従来のＳＦＦ回路を用いた従来の半導体装置試験回路の回路図である。
【図４】ＳＦＦ回路の構成を示す回路図である。
【符号の説明】
【００５５】
１０  半導体装置試験回路
１１  機能マクロ回路
１２、１３、１４  第１モジュール
１２ａ、１２ｂ、１３ａ、１３ｂ、１４ａ、１４ｂ、１５ｂ、１６ｂ、１７ｂ  フリップフロップ
１５、１６、１７  第２モジュール
１５ａ、１６ａ、１７ａ、１８、１９  セレクタ回路
２０、３０  ユーザロジック
【図１】
2005069752.tif 000003
【図２】
2005069752.tif 000004
【図３】
2005069752.tif 000005
【図４】
2005069752.tif 000006