(57)【要約】【課題】  回路装置における消費電流を削減し、さらに高速なデータの転送を可能とする信号線駆動回路を提供する。【解決手段】  判定回路は、第１の信号線と第２の信号線の現在の信号が同じであるか否か判定する。制御回路は、２２，２３は、第１の信号線と第２の信号線の現在の信号が同じであるか否かに応じて、第１の信号線と第２の信号線間のカップリング容量の充放電電流の少ない駆動手順を選択する。信号線駆動回路は、制御回路２２，２３で選択された駆動手順に従って第１の信号線と第２の信号線を駆動して信号を出力する。その際、信号線駆動回路は、制御回路２２，２３は、第１の信号線と第２の信号線の現在の信号が同じであれば、第１の信号線と第２の信号線に同じタイミングで次の信号を出力する。また、信号線駆動回路は、第１の信号線と第２の信号線の現在の信号が異なれば、第１の信号線と第２の信号線に異なるタイミングで次の信号を出力する。【選択図】      図２
2005116131.tif 000002
【特許請求の範囲】
【請求項１】
隣接して配置された対をなす第１の信号線と第２の信号線に信号を出力するための信号線駆動方法であって、
前記第１の信号線と前記第２の信号線の現在の信号が同じであるか否か判定するステップと、
前記第１の信号線と前記第２の信号線の現在の信号が同じであるか否かに応じて、前記第１の信号線と前記第２の信号線間のカップリング容量の充放電電流の少ない駆動手順を選択するステップと、
選択された前記駆動手順に従って前記第１の信号線と前記第２の信号線を駆動して信号を出力するステップとを有する信号線駆動方法。
【請求項２】
前記第１の信号線と前記第２の信号線の現在の信号が同じであれば、前記第１の信号線と前記第２の信号線に同じタイミングで次の信号を出力する駆動手順で前記第１の信号線および前記第２の信号線を駆動し、
前記第１の信号線と前記第２の信号線の現在の信号が異なれば、前記第１の信号線と前記第２の信号線に異なるタイミングで次の信号を出力する駆動手順で前記第１の信号線および前記第２の信号線を駆動する、請求項１記載の信号線駆動方法。
【請求項３】
前記第１の信号線と前記第２の信号線の現在の信号が同じであれば、まず、前記第１の信号線または前記第２の信号線のいずれか一方をフローティングにした状態で他方に次の信号を出力し、次に、フローティングにしていた信号線に次の信号を出力するという駆動手順で前記第１の信号線および前記第２の信号線を駆動し、
前記第１の信号線と前記第２の信号線の現在の信号が異なれば、まず、前記第１の信号線または前記第２の信号線のいずれか一方で前記現在の信号の出力を継続した状態で他方に次の信号を出力し、次に、前記現在の信号の出力を継続していた信号線に次の信号を出力するという駆動手順で前記第１の信号線および前記第２の信号線を駆動する、請求項１記載の信号線駆動方法。
【請求項４】
隣接して配置された対をなす第１の信号線と第２の信号線に信号を出力する信号線駆動回路であって、
前記第１の信号線と前記第２の信号線の現在の信号が同じであるか否か判定する判定回路と、
前記第１の信号線と前記第２の信号線の現在の信号が同じであるか否かに応じて、前記第１の信号線と前記第２の信号線間のカップリング容量の充放電電流の少ない駆動手順を選択する制御回路と、
前記制御回路で選択された前記駆動手順に従って前記第１の信号線と前記第２の信号線を駆動して信号を出力する駆動回路とを有する信号線駆動回路。
【請求項５】
前記第１の信号線と前記第２の信号線の現在の信号が同じであれば、前記第１の信号線と前記第２の信号線に同じタイミングで次の信号を出力する駆動手順で前記第１の信号線および前記第２の信号線を駆動し、
前記第１の信号線と前記第２の信号線の現在の信号が異なれば、前記第１の信号線と前記第２の信号線に異なるタイミングで次の信号を出力する駆動手順で前記第１の信号線および前記第２の信号線を駆動する、請求項４記載の信号線駆動回路。
【請求項６】
前記第１の信号線と前記第２の信号線の現在の信号が同じであれば、まず、前記第１の信号線または前記第２の信号線のいずれか一方をフローティングにした状態で他方に次の信号を出力し、次に、フローティングにしていた信号線に次の信号を出力するという駆動手順で前記第１の信号線および前記第２の信号線を駆動し、
前記第１の信号線と前記第２の信号線の現在の信号が異なれば、まず、前記第１の信号線または前記第２の信号線のいずれか一方で前記現在の信号の出力を継続した状態で他方に次の信号を出力し、次に、前記現在の信号の出力を継続していた信号線に次の信号を出力するという駆動手順で前記第１の信号線および前記第２の信号線を駆動する、請求項４記載の信号線駆動回路。
【請求項７】
対をなす信号線同士の間隔が他の信号線との間隔より狭くなるように前記対をなす信号線が配置された、請求項４〜６のいずれか１項に記載の信号線駆動回路。
【請求項８】
メモリアレイにデータを蓄積する半導体メモリ装置であって、
互いに隣接して配置された対をなす２つのデータバス信号線と、
読出し動作時、前記２つのデータバス信号線の現在のデータが同じであるか否かに応じて選択した、前記２つのデータバス信号線間のカップリング容量の充放電電流の少ない駆動手順に従って前記データバス信号線を駆動して、前記メモリアレイのデータを前記データバス信号線に出力する読み出し回路と、
書き込み動作時、入出力パッドからのデータを前記データバス信号線に出力する入出力回路とを有する半導体メモリ装置。
【請求項９】
前記読み出し回路は、前記２つのデータバス信号線の現在のデータが同じであれば、前記２つのデータバス信号線に同じタイミングで次のデータを出力し、前記２つのデータバス信号線の現在のデータが異なれば、前記２つのデータバス信号線に異なるタイミングで次のデータを出力する、請求項８記載の半導体メモリ装置。
【請求項１０】
前記読み出し回路は、前記２つのデータバス信号線の現在のデータが同じであれば、まず、前記データバス信号線のいずれか一方をフローティングにした状態で他方に次のデータを出力し、次に、フローティングにしていた信号線に次のデータを出力し、前記２つのデータバス信号線の現在のデータが異なれば、まず、前記データバス信号線のいずれか一方で前記現在のデータの出力を継続した状態で他方に次のデータを出力し、次に、前記現在のデータの出力を継続していた信号線に次のデータを出力する、請求項８記載の半導体メモリ装置。
【請求項１１】
前記入出力パッドで装置外部とシリアルでデータを入出力し、前記メモリアレイのデータをパラレルに入出力するＤＤＲメモリである、請求項８〜１０のいずれか１項に記載の半導体メモリ装置。
【請求項１２】
メモリアレイにデータを蓄積する半導体メモリ装置であって、
前記メモリアレイ内の２ビットのメモリセルを指定する隣接して配置された対をなす２つのアドレスバス信号線と、
前記２つのアドレスバス信号線の現在の値が同じであるか否かに応じて選択した、前記２つのアドレスバス信号線間のカップリング容量の充放電電流の少ない駆動手順に従い前記アドレスバス信号線を駆動して、装置外部から与えられたアドレスを前記アドレスバス信号線に出力するアドレスバス駆動回路とを有する半導体メモリ装置。
【請求項１３】
前記アドレスバス駆動回路は、前記２つのアドレスバス信号線の現在の値が同じであれば、前記２つのアドレスバス信号線に同じタイミングで次の値を出力し、前記２つのアドレスバス信号線の現在の値が異なれば、前記２つのアドレスバス信号線に異なるタイミングで次の値を出力する、請求項１２記載の半導体メモリ装置。
【請求項１４】
前記アドレスバス駆動回路は、前記２つのアドレスバス信号線の現在の値が同じであれば、まず、前記データバス信号線のいずれか一方をフローティングにした状態で他方に次の値を出力し、次に、フローティングにしていた信号線に次の値を出力し、前記２つのアドレスバス信号線の現在の値が異なれば、まず、前記アドレスバス信号線のいずれか一方で前記現在の値の出力を継続した状態で他方に次の値を出力し、次に、前記現在の値の出力を継続していた信号線に次の値を出力する、請求項１２記載の半導体メモリ装置。
【請求項１５】
対をなす信号線同士の間隔が他の信号線との間隔より狭くなるように前記対をなす信号線が配置された、請求項８〜１４のいずれか１項に記載の半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路内の信号線駆動回路に関し、特に、信号線の充放電電流の削減を可能とする信号線駆動回路に関する。
【背景技術】
【０００２】
近年の半導体分野の技術動向として、デバイス間のデータ転送速度が高速化されている。例えば、ＤＲＡＭ（ダイナミックランダムアクセスメモリ）のような半導体メモリ装置では、ＩＯバスやデータバスの内部インタフェースを複数にし、プリフェッチを用いることにより、デバイス内部の動作速度を上げることなくデバイス間のデータ転送速度を高速化している。これはＤＤＲ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ）技術と呼ばれ、その技術を用いたメモリはＤＤＲメモリと呼ばれる。
【０００３】
ＤＤＲにはプリフェッチをするビット数により、ＤＤＲI、ＤＤＲII、ＤＤＲIIIが
ある。ＤＤＲIはプリフェッチビット数が２、ＤＤＲIIはプリフェッチビット数が４
、ＤＤＲIIIはプリフェッチビット数が８である。プリフェッチビット数が増える程、
データ転送速度の高速化の度合いが大きくなっている。これにより半導体メモリ装置内部の動作速度をほぼ一定に保ちながら、デバイス間のデータ転送速度の高速化が図られている。
【０００４】
図１４は、従来の半導体メモリ装置の構成を示す図である。図１４を参照すると、従来の半導体メモリ装置は、入出力パッド１４１、入出力回路１４２、２つのデータバス信号線Ｄ１、Ｄ２、読み出し書き込み回路１４３、およびメモリアレイ１４４を有している。入出力パッド１４１はチップ外部とデータをやり取りする。入出力回路１４２は入出力パットのデータ入出力を制御する。
【０００５】
読み出し書き込み回路１４３は、読み出し回路１４５、書き込み回路１４６、およびＩＯバス信号線ＩＯ１、ＩＯ２を有している。書き込み回路１４６はデータバス信号線Ｄ１、Ｄ２およびＩＯバス信号線ＩＯ１、ＩＯ２に接続されている。また、読み出し回路１４５もデータバス信号線Ｄ１、Ｄ２およびＩＯバス信号線ＩＯ１、ＩＯ２に接続されている。
【０００６】
ＩＯバス信号線ＩＯ１、ＩＯ２は、メモリアレイ１４４とデータをやり取りする。読み出し回路１４５はＩＯバス信号線ＩＯ１、ＩＯ２のデータをデータバス信号線Ｄ１、Ｄ２に読み出す。書き込み回路１４６は、データバス信号線Ｄ１、Ｄ２のデータをＩＯバス信号線ＩＯ１、ＩＯ２に転送する。
【０００７】
図では読み出し書き込み回路１４３が１つだけ示されているが、通常、データバス信号線Ｄ１、Ｄ２からなる対に対して複数個が備えられる。そして、与えられたアドレスに従って複数の読み出し書き込み回路のうちいずれか１つが選択され、選択された回路が動作する。また、図では、入出力パット１４１も１つだけ示されているが、通常、１つの半導体メモリ装置に複数の入出力パット１４１が備えられる。
【０００８】
図１５は、図１４に示された従来の半導体メモリ装置の動作を示すタイミングチャートである。図１５中、（Ａ）は読み出し動作のタイミングチャートであり、（Ｂ）は書き込み動作のタイミングチャートである。
【０００９】
読み出し動作において、半導体メモリ装置には読み出し命令と共にアドレス（外部アドレス）が与えられる。図１５（Ａ）において、外部クロック信号の立上りタイミングｃｋ１で読出し命令が読み出し回路１４５に与えられたとする。
【００１０】
読み出し回路１４５は、外部アドレスに従いメモリアレイ１４４内の２ビットのメモリセルを選択する。ＩＯバス信号線ＩＯ１、ＩＯ２の各々には、それらメモリセルからデータＤＡＴＡ１、ＤＡＴＡ２が同時に出力される。
【００１１】
次に、読み出し回路１４５は、タイミングｔ１に、ＩＯバス信号線ＩＯ１、ＩＯ２のデータＤＡＴＡ１、ＤＡＴＡ２をデータバス信号線Ｄ１、Ｄ２にそれぞれ出力する。
【００１２】
次に、入出力回路１４２は、外部クロック信号に同期したタイミングｃｋ３でデータバス信号線Ｄ１のデータＤＡＴＡ１を入出力パッド１４１に出力する。次に、入出力回路１４２は、外部クロック信号から半周期遅れたタイミングｃｋ３ｄでデータバス信号線Ｄ２のデータＤＡＴＡ２を入出力パッド１４１に出力する。
【００１３】
なお、データＤＡＴＡ１、ＤＡＴＡ２のどちらを先に入出力パット１４１に出力するかは、例えば外部アドレスの最下桁のビットの値に従って決まる。すなわち、アドレスの最下位ビットＡ０がＬｏｗであれば、データＤＡＴＡ１をタイミングｃｋ３で出力し、データＤＡＴＡ２をタイミングｃｋ３ｄで出力することとし、最下位ビットＡ０がＨｉｇｈであればデータＤＡＴＡ２をタイミングｃｋ３で出力し、データＤＡＴＡ１をタイミングｃｋ３ｄで出力することとする。図１５（Ａ）は最下位ビットＡ０がＬｏｗの場合を例示している。
【００１４】
書き込み動作において、半導体メモリ装置には書き込み命令と共にアドレス（外部アドレス）およびデータが与えられる。図１５（Ｂ）において、外部クロック信号の立上りタイミングｃｋ１で書き込み命令が書き込み回路１４６に与えられたとする。
【００１５】
入出力回路１４２は、次の外部クロック信号の立上りタイミングｃｋ２で入出力パッド１４１のデータＤＡＴＡ１を取り込む。また、入出力回路１４２は、さらに半周期遅れたタイミングｃｋ２ｄで入出力パッド１４１のデータＤＡＴＡ２を取り込む。
【００１６】
次に、入出力回路１４２は、タイミングｔ１で、データＤＡＴＡ１をデータバス信号線Ｄ１に、データＤＡＴＡ２をデータバス信号線Ｄ２に出力する。次に、書き込み回路１４６は、データバス信号線Ｄ１のデータＤＡＴＡ１をＩＯバス信号線ＩＯ１に、データバス信号線Ｄ２のデータＤＡＴＡ２をＩＯバス信号線ＩＯ２に同時に出力し、所定のアドレスの２ビットのメモリセルに書き込む。
【００１７】
なお、データＤＡＴＡ１、ＤＡＴＡ２のどちらを先に入出力パット１４１に入力するかは、読出し動作と同様、例えば外部アドレスの最下桁のビットの値に従って決まる。すなわちアドレスの最下位ビットＡ０がＬｏｗであれば、データＤＡＴＡ１が先に入力され、ＨｉｇｈであればデータＤＡＴＡ２が先に入力される。以降、特に記述が無い限り外部アドレスの最下桁のビットＡ０はＬｏｗであるものとして説明する。
【００１８】
以上、図１５（Ａ）、（Ｂ）に示したように、従来のＤＤＲIの半導体メモリ装置
は、メモリアレイ１４４内の２ビットのメモリセルの読出し書込み動作をパラレルに１回で行なう一方で、入出力パット１４１での２ビットのデータの入出力を互いに異なるタイミングでシリアルに行なっている。これにより、メモリセルの読み出し書き込み動作を高速化することなく、データ転送速度を高速化することができる。
【００１９】
なお、ここでは２ビットプリフェッチを用いたＤＤＲIを示したが、４ビットプリ
フェッチを用いたＤＤＲIIや、８ビットプリフェッチを用いたＤＤＲIIIも同様の原理
である。ＤＤＲIIでは４つの内部インタフェースが必要となり、ＤＤＲIIIでは８つの
内部インタフェースが必要となる。
【００２０】
ＤＤＲIからＤＤＲII、ＤＤＲIIIへと高速化が進むと、内部インタフェースのデー
タバス幅が拡大し、データバス配線の充放電電流が増大し、またデータバスへデータを転送するときの電源ノイズが増大する。一方、半導体構造の微細化に伴い、データバス配線などの信号線の配線容量に占める、隣接信号配線とのカップリングにより生じる容量の割合が増大する。そのため現在では隣接信号配線とのカップリング容量が配線容量の大部分を占めることとなる。
【００２１】
カップリング容量の充放電による消費電流を削減し、充放電により生じる電源ノイズを削減することが望まれている。近年ではカップリング容量の充放電による消費電流を削減する様々な方法が検討されている。
【００２２】
カップリング容量の充放電による消費電流を削減する方法として、データバスインバーションと呼ばれる技術が開示されている（例えば、特許文献１参照）。データバスインバーション技術では、複数信号線からなる構成のデータバスに対して１つの判定出力信号が付与される。そして、各信号線について、現在出力しているデータと、次に出力するデータとが比較される。
【００２３】
過半数の信号線のデータが変化する場合、全ての信号線の次のデータの論理を反転して出力する。そして、それと共に判定出力信号を活性化させる。また、データが変化する信号線が過半数に満たない場合、次のデータの論理を非反転で出力する。そして、それと共に判定出力信号を非活性にする。
【００２４】
これによれば、レベルが変化する信号線の数は、常にデータバスの全信号線数の過半数未満となるので、データ転送の消費電流および電源ノイズが削減される。
【００２５】
カップリング容量の充放電による消費電流を削減する他の方法として、データバスの各信号線の転送タイミングをシリアルに分割するというものがある（例えば、特許文献２参照）。
【００２６】
図１６は、各信号の転送タイミングをシリアルに分割した従来の半導体メモリ装置の動作を示すタイミングチャートである。半導体メモリ装置の構成は図１４のものと同様とする。図１６中、（Ａ）は読み出し動作のタイミングチャートであり、（Ｂ）は書き込み動作のタイミングチャートである。
【００２７】
読み出し動作において、半導体メモリ装置には読み出し命令と共にアドレス（外部アドレス）が与えられる。図１６（Ａ）において、外部クロック信号の立上りタイミングｃｋ１で読出し命令が読み出し回路１４５に与えられたとする。
【００２８】
読み出し回路１４５は、外部アドレスに従いメモリアレイ１４４内の２ビットのメモリセルを選択する。ＩＯバス信号線ＩＯ１、ＩＯ２の各々には、それらメモリセルからデータＤＡＴＡ１、ＤＡＴＡ２が同時に出力される。
【００２９】
次に、読み出し回路１４５は、タイミングｔ１に、ＩＯバス信号線ＩＯ１のデータＤＡＴＡ１をデータバス信号線Ｄ１に出力する。次に、読み出し回路１４５は、タイミングｔ２に、ＩＯバス信号線ＩＯ２のデータＤＡＴＡ２をデータバス信号線Ｄ２に出力する。
【００３０】
次に、入出力回路１４２は、外部クロック信号に同期したタイミングｃｋ３でデータバス信号線Ｄ１のデータＤＡＴＡ１を入出力パッド１４１に出力する。次に、入出力回路１４２は、外部クロックから半周期遅れたタイミングｃｋ３ｄでデータバス信号線Ｄ２のデータＤＡＴＡ２を入出力パッド１４１に出力する。
【００３１】
この読み出し動作では、データＤＡＴＡ１が先にデータＤＡＴＡ２が後に入出力パッド１２１に出力されるので、データＤＡＴＡ１の転送には高速性が要求される一方で、データＤＡＴＡ２の転送に対する高速性の要求は低い。データＤＡＴＡ１が変化するときデータＤＡＴＡ２は変化しないので、そのときの電源ノイズは同時変化に比べて低減される。そのためデータＤＡＴＡ１の転送を高速化することができる。
【００３２】
書き込み動作において、半導体メモリ装置には書き込み命令と共にアドレス（外部アドレス）およびデータが与えられる。図１６（Ｂ）において、外部クロック信号の立上りタイミングｃｋ１で書き込み命令が書き込み回路１４６に与えられたとする。
【００３３】
入出力回路１４２は、次の外部クロック信号の立上りタイミングｃｋ２で入出力パッド１４１のデータＤＡＴＡ１を取り込む。また、入出力回路１４２は、さらに半周期遅れたタイミングｃｋ２ｄで入出力パッド１４１のデータＤＡＴＡ２を取り込む。
【００３４】
次に、入出力回路１４２は、タイミングｔ１で、データＤＡＴＡ１をデータバス信号線Ｄ１に出力する。次に、入出力回路１４２は、タイミングｔ２で、データＤＡＴＡ２をデータバス信号線Ｄ２に出力する。次に、書き込み回路１４６は、データバス信号線Ｄ１のデータＤＡＴＡ１をＩＯバス信号線ＩＯ１に、データバス信号線Ｄ２のＤＡＴＡ２をＩＯバス信号線ＩＯ２に同時に出力し、所定のアドレスの２ビットのメモリセルに書き込む。
【００３５】
この書き込み動作では、データＤＡＴＡ１が先にデータＤＡＴＡ２が後に入出力パッド１４１に入力されるので、データＤＡＴＡ１の転送には高速性が要求されない一方で、データＤＡＴＡ２の転送には高速性が要求される。データＤＡＴＡ２が変化するときデータＤＡＴＡ１は変化しないので、そのときの電源ノイズは同時変化に比べて低減される。そのためデータＤＡＴＡ２の転送を高速化することができる。
【００３６】
なお、図１６（Ｂ）のタイミングｔ１は図１５（Ｂ）のタイミングｔ１よりも先行したタイミングである。また、図１６（Ｂ）のタイミングｔ２は、図１５（Ｂ）のタイミングｔ１と同タイミングである。
【００３７】
図１７は、図１４に示した読み出し回路の一般的な構成例を示す図である。図１７を参照すると、読み出し回路１４５は、信号線駆動回路１７１、１７２、制御回路１７３、１７４、およびタイミング発生回路１７５を有している。
【００３８】
また、読み出し回路１４５には、内部クロック信号ＩＣＬＫ、活性化信号ＡＣＴ、およびアドレス信号Ａ０が入力されている。内部クロック信号ＩＣＬＫは外部クロックに基づいて生成されたクロックである。活性化信号ＡＣＴは、読み出し命令および外部アドレスに応じて読み出し回路１４５を活性化させる信号である。アドレス信号Ａ０は、外部アドレスの最下位桁のアドレス信号である。
【００３９】
なお、図１７には１つの読み出し回路１４５が示してあり、ＩＯバス信号線、データバス信号線は各バスをなす複数信号線のうちの１つを示している。
【００４０】
タイミング発生回路１７５は、制御回路１７３、１７４の各々に動作のタイミング信号を与える。
【００４１】
制御回路１７３はＩＯバス信号線ＩＯ１が接続されており、タイミング発生回路１７５からのタイミング信号に応じて、信号線駆動回路１７１からデータバス信号線Ｄ１への出力を制御する。制御回路１７４はＩＯバス信号線ＩＯ２が接続されており、タイミング発生回路１７５からのタイミング信号に応じて、信号線駆動回路１７２からデータバス信号線Ｄ２への出力を制御する。
【００４２】
信号線駆動回路１７１はＮチャネルトランジスタＱＮ１とＰチャネルトランジスタＱＰ１が直列接続された構成である。信号線駆動回路１７１は、２つのトランジスタＱＮ１、ＱＰ１を制御回路１７３により制御され、データバス信号線Ｄ１の信号を駆動する。
【００４３】
信号線駆動回路１７２はＮチャネルトランジスタＱＮ２とＰチャネルトランジスタＱＰ２が直列接続された構成である。信号線駆動回路１７２は、２つのトランジスタＱＮ２、ＱＰ２を制御回路１７４により制御され、データバス信号線Ｄ２の信号を駆動する。
【００４４】
さらに、データバス信号線Ｄ１とデータバス信号線Ｄ２の間にはカップリング容量Ｃがあり、またデータバス信号線Ｄ１、Ｄ２の各々には他の配線容量ｃ１、ｃ２がある。
【００４５】
半導体の微細化に伴い、バスなどの信号線では隣接信号線とのカップリング容量が大きくなる傾向にある。そのため近年では信号線の配線容量においてはカップリング容量が支配的となっている。図１７のデータバス信号線Ｄ１、Ｄ２においては、カップリング容量Ｃが配線容量の中の大きな割合を占めている。また、通常、信号線間のカップリング容量Ｃの値は数ピコ（１０-12）ファラッドのオーダーであるのに対し、読み出し回路１４５の内部配線や各トランジスタのゲート、拡散層等の容量は数フェムト（１０-15）ファラッドのオーダーである。そのため読み出し回路１４５内の全ての容量を合計しても数百フィムトファラットのオーダーである。そして、読み出し回路１４５を通して消費される消費電流のうち、カップリング容量の充放電電流が大きな比重を占めている。
【００４６】
読み出し回路１４５には、Ｖｓｓパッド１７６を通じて基準電圧Ｖｓｓが供給されている。基準電圧Ｖｓｓの供給において配線抵抗はｒ１であるとする。また、読み出し回路１４５には、Ｖｄｄパッド１７７を通じて正の電源電圧Ｖｄｄが供給されている。電源電圧Ｖｄｄの供給において配線抵抗はｒ２であるとする。
【００４７】
信号線駆動回路１７１、１７２がデータバス信号線Ｄ１、Ｄ２を駆動すると、その瞬間にピーク電流が抵抗ｒ１、ｒ２を流れる。その結果、読み出し回路１４５内のＶｄｄ配線の電圧はは抵抗ｒ２における電圧降下により電源電圧Ｖｄｄよりも低くなる。また、読み出し回路１４５内のＶｓｓ配線の電圧は抵抗ｒ１における電圧降下により電源電圧Ｖｓｓよりも高くなる。このようにして電源電圧や基準電圧が変動して電源ノイズを生じさせる。
【００４８】
電源ノイズがあると、読み出し回路１４５内の実効的な基準電圧Ｖｄｄと電源電圧Ｖｓｓの電位差が小さくなり、読み出し回路１４５の動作速度が遅くなる。このピーク電流を小さくすることができれば、読み出し回路１４５の動作を高速化することができる。
【００４９】
図１５（Ａ）と図１４（Ａ）の動作を比較すると、図１６（Ａ）ではデータバス信号線Ｄ１、Ｄ２が異なるタイミングで出力されるため、読み出し回路１４５において消費されるピーク電流が小さくなり、そのため図１５（Ａ）の動作よりも高速で動作可能である。
【００５０】
図１８は、図１７に示したタイミング発生回路の詳細な構成を示す図である。図１８を参照すると、タイミング発生回路１７５は、遅延回路ＤＥＬＡＹ１、ＤＥＬＡＹ２およびタイミング切換回路１８１を有している。
【００５１】
遅延回路ＤＥＬＡＹ１、ＤＥＬＡＹ２は、内部クロック信号ＩＣＬＫをそれぞれ所定の遅延時間だけ遅延させてタイミング切換回路１８１に与える。タイミング切換回路１８１は、外部アドレスの最下桁のアドレス信号Ａ０および遅延回路ＤＥＬＡＹ１、ＤＥＬＡＹ２で遅延されたクロックからタイミング信号を生成し、制御回路１７３、１７４へ与える。
【００５２】
例えば、読み出し回路１４５が図１６（Ａ）に示したタイミングで動作するには、遅延回路ＤＥＬＡＹ１は内部クロック信号ＩＣＬＫからタイミングｔ１が得られるような遅延時間に設定される。また、遅延回路ＤＥＬＡＹ２は内部クロック信号ＩＣＬＫからタイミングｔ２が得られるような遅延時間に設定される。
【００５３】
タイミング切換回路１８１は、アドレス信号Ａ０がＬｏｗのとき、遅延回路ＤＥＬＡＹ１からのクロックを制御回路１７３に与え、遅延回路ＤＥＬＡＹ２からのクロックを制御回路１７４に与える。また、タイミング切換回路１８１は、アドレス信号Ａ０がＨｉｇｈのとき、遅延回路ＤＥＬＡＹ２からのクロックを制御回路１７３に与え、遅延回路ＤＥＬＡＹ１からのクロックを制御回路１７４に与える。
【００５４】
また、例えば、読み出し回路１４５が図１５（Ａ）に示したタイミングで動作するには、遅延回路ＤＥＬＡＹ１、ＤＥＬＡＹ２は共に内部クロック信号ＩＣＬＫからタイミングｔ１得られるような遅延時間が設定されればよい。あるいは遅延回路を１つとしてもよい。
【００５５】
図１９は、図１７に示した制御回路の詳細な構成を示す図である。制御回路１７３と制御回路１７４とは同じ構成であり、図１９には制御回路１７４が例示されている。
【００５６】
図１９を参照すると、制御回路１７４は、アンプ１９１、トランスファーゲートＴＧ１、ＴＧ２、インバータＩＮＶ１〜ＩＮＶ５、ナンド回路ＮＡＮＤ１、ノア回路ＮＯＲ１を有している。
【００５７】
アンプ１９１は、活性化信号ＡＣＴにより活性化され、ＩＯバス信号線ＩＯ２の信号を増幅してトランスファーゲートＴＧ１に与える。トランスファーゲートＴＧ１は、内部クロック信号ＩＣＬＫが活性化されたときオンする。インバータＩＮＶ１、ＩＮＶ２からなる回路はトランスファーゲートＴＧ１の出力に接続された節点ノードＮ１の値を保持する。トランスファーゲートＴＧ１の出力はトランスファーゲートＴＧ２に与えられる。トランスファーゲートＴＧ２はタイミング発生回路１７５からのタイミング信号が活性化したときオンする。インバータＩＮＶ３、ＩＮＶ４からなる回路はトランスファーゲートＴＧ２の出力に接続された節点ノードＮ２の値を保持する。
【００５８】
ナンド回路ＮＡＮＤ１は節点ノードＮ２の値と活性化信号ＡＣＴの値のＮＡＮＤ論理を求め、トランジスタＱＰ２のゲートに与える。ノア回路ＮＯＲ１は節点Ｎ２の値と、活性化信号ＡＣＴをインバータＩＮＶ５で反転した信号の値のＮＯＲ論理を求め、トランジスタＱＮ２のゲートに与える。
【００５９】
制御回路１７４の動作としては、まず活性化信号ＡＣＴが活性化されると、アンプ１９１が活性化される。読み出し時メモリアレイからＩＯバス信号線ＩＯ２に微小電位が出力されるが、アンプ１９１によりその電位が論理レベルに増幅される。また、活性化信号ＡＣＴが活性化されていると、節点ノードＮ２の値に従ってトランジスタＱＮ２またはトランジスタＱＰ２がオンし、データバス信号線Ｄ２がドライブされる。
【００６０】
内部クロック信号ＩＣＬＫが活性化されるとトランスファーゲートＴＧ１がオンし、アンプ１９１の出力は節点ノードＮ１に転送される。次に、タイミング発生回路１７５からのタイミング信号に従ってトランスファーゲートＴＧ２がオンし、節点ノードＮ１の値が節点ノードＮ２に転送される。トランスファーゲートＴＧ２の出力は、ナンド回路ＮＡＮＤ１、ノア回路ＮＯＲ１を通じてトランジスタＱＮ２、トランジスタＱＰ２のゲートに与えられる。
【００６１】
なお、ここまで読み出し回路１４５について詳細に説明したが、書き込み回路１４６も図１７〜１９と類似した回路により構成することができる。
【００６２】
図２０は、図１７に示した読み出し回路を単純化した回路を示す図である。図２０を参照すると、単純化した回路は信号線駆動回路２０１からなっており、データバス信号線Ｄ１、Ｄ２の双方を駆動する。なお、ここでも図１７と同様にデータバス信号線は、データバスの中の１つの信号線のことを指すものとする。
【００６３】
信号線駆動回路２０１は、ＮチャネトランジスタＱＮ１、ＱＮ２およびＰチャネルトランジスタＱＰ１、ＱＰ２を有している。
【００６４】
トランジスタＱＰ１とトランジスタＱＮ１が、正の電源電圧Ｖｓｓを印加されるＶｓｓパッド２０２と基準電圧Ｖｄｄを印加されるＶｄｄパッド２０３の間に直列接続されている。同様に、トランジスタＱＰ２とトランジスタＱＮ２も、正の電源電圧Ｖｓｓを印加されるＶｓｓパッド２０２と基準電圧Ｖｄｄを印加されるＶｄｄパッド２０３の間に直列接続されている。
【００６５】
トランジスタＱＰ１とトランジスタＱＮ１の接続点によりデータバス信号線Ｄ１が駆動されている。トランジスタＱＰ２とトランジスタＱＮ２の接続点によりデータバス信号線Ｄ２が駆動されている。データバス信号線Ｄ１とデータバス信号線Ｄ２の間には隣接信号配線のカップリング容量Ｃがある。図２０では、図１７に示されていた他の配線容量は省略されている。
【００６６】
以下、図２０の回路を用いて、読み出し動作および書き込み動作時のカップリング容量Ｃの充放電により消費される電流を考察する。
【００６７】
図２１は、図１５（Ａ）および（Ｂ）に示した動作におけるデータバス信号線Ｄ１、Ｄ２の関係を示すタイミングチャートである。図２１を参照すると、データバス信号線Ｄ１、Ｄ２のデータはタイミングｔ１で同時に切り換わっている。ここでタイミングｔ１より前の期間をＮとし、タイミングｔ１よりも後の期間をＮ＋１とする。
【００６８】
期間Ｎのデータバス信号線Ｄ１のデータの論理、期間Ｎのデータバス信号線Ｄ２のデータの論理、期間Ｎ＋１のデータバス信号線Ｄ１のデータの論理、期間Ｎ＋１のデータバス信号線Ｄ２のデータの論理はそれぞれＨｉｇｈまたはＬｏｗの２通りが可能である。したがって、その組み合わせは１６通りが可能である。
【００６９】
図２２は、図２１における論理の１６通りの組み合わせの各々について、カップリング容量Ｃの充放電により消費される電荷を示した表である。図２２の表では、組み合わせの各々に組み合わせ番号（Ｎｏ．）が付与されている。また、表中のＬはＬｏｗレベルすなわち基準電圧Ｖｓｓ、ＨはＨｉｇｈレベルすなわち電源電圧Ｖｄｄであることを示している。電源電圧Ｖｄｄと基準電圧Ｖｓｓの電位差はＶであり、カップリング容量の容量値はＣであるとする。
【００７０】
１６通りの各組み合わせの消費電荷は以下の５パターンに分類することができる。
【００７１】
（パターン１）
パターン１は組み合わせ番号１に代表されるものであり、データバス信号線Ｄ１、Ｄ２共に、期間Ｎと期間Ｎ＋１の間にデータの変化が無いため、カップリング容量Ｃの充放電が行われず消費電荷は０である。
【００７２】
（パターン２）
パターン２は組み合わせ番号６に代表されるものである。組み合わせ番号６では、データバス信号線Ｄ１は期間ＮのＬから期間Ｎ＋１のＨへと変化している。同様に、データバス信号線Ｄ２も期間ＮのＬから期間Ｎ＋１のＨへと変化している。この場合も、カップリング容量Ｃの充放電は行われず消費電荷は０である。
【００７３】
（パターン３）
パターン３は組み合わせ番号１０に代表されるものである。組み合わせ番号１０では、データバス信号線Ｄ１は期間ＮのＨから期間Ｎ＋１のＬへと変化している。一方、データバス信号線Ｄ２は期間ＮのＬから期間Ｎ＋１のＨへと変化している。
【００７４】
図２３は、パターン３での電荷の流れを示す図である。図２３を参照すると、電荷はＶｄｄパッド２０３からトランジスタＱＰ２を通ってデータバス信号線Ｄ２に流れる。さらに電荷はカップリング容量Ｃを通ってデータバス信号線Ｄ１に流れる。さらに電荷はトランジスタＱＮ１を通ってＶｓｓパッド２０２に流れる。
【００７５】
また、この動作によりデータバス信号線Ｄ１とデータバス信号線Ｄ２の電位差はＶから−Ｖへと変化する。つまり電位差には２Ｖの電圧の変化が起こる。そのためＶｄｄパッド２０３、Ｖｓｓパッド２０２の間に流れた電荷、すなわちカップリング容量Ｃで消費された電荷は２・ＣＶとなる。
【００７６】
（パターン４）
パターン４は組み合わせ番号２に代表されるものである。組み合わせ番号２では、データバス信号線Ｄ１は期間Ｎと期間Ｎ＋１の間にデータの変化がないが、データバス信号線Ｄ２は期間ＮのＬから期間Ｎ＋１のＨへと変化している。
【００７７】
このときカップリング容量Ｃを介したデータバス信号線Ｄ１とデータバス信号線Ｄ２の電位差は０からＶへと変化する。つまり電位差にはＶの電圧の変化が起こる。そのためＶｄｄパッド２０３、Ｖｓｓパッド２０２の間に流れた電荷は１・ＣＶとなる。
【００７８】
（パターン５）
パターン５は組み合わせ番号９に代表されるものである。組み合わせ番号９では、データバス信号線Ｄ１は期間ＮのＨから期間Ｎ＋１のＬへと変化するが、データバス信号線Ｄ２は期間Ｎと期間Ｎ＋１の間にデータの変化がない。
【００７９】
図２４は、パターン５での電荷の流れを示す図である。図２４を参照すると、期間Ｎではデータバス信号線Ｄ１はＨで、データバス信号線Ｄ２はＬである。そのためカップリング容量Ｃ両端の電位差はＶであり、カップリング容量Ｃには１・ＣＶの電荷が蓄えられた状態である。タイミングｔ１にデータバス信号線Ｄ１がＨからＬに変化すると、カップリング容量Ｃに蓄えられていた電荷はデータバス信号線Ｄ１からトランジスタＱＮ１を通過する。これによりカップリング容量Ｃに蓄えられていた電荷は放電されて０となる。また、トランジスタＱＮ１を通過した電荷はトランジスタＱＮ２を通ってデータバス信号線Ｄ２に流れ込むこととなる。
【００８０】
この動作では、Ｖｄｄパッド２０３、Ｖｓｓパッド２０２へ電荷が流れないため消費電荷は０である。またＶｄｄおよびＶｓｓの配線抵抗にも電荷が流れないので電源ノイズも発生しない。
【００８１】
図２２には、１６通りの各組み合わせをパターン１〜５に分類して消費電荷が示されている。データバス信号線Ｄ１、Ｄ２にデータがランダムに発生するとすると、１回の動作におけるカップリング容量Ｃの充放電により消費される電荷の平均は、（８／１６）・ＣＶ＝０．５ＣＶとなる。
【００８２】
図２５は、図１６（Ａ）および（Ｂ）に示した動作におけるデータバス信号線Ｄ１、Ｄ２の関係を示すタイミングチャートである。図２５を参照すると、データバス信号線Ｄ１のデータはタイミングｔ１で切り換わり、データバス信号線Ｄ２のデータはタイミングｔ２で切り換わっている。ここでタイミングｔ１より前の期間をＮとし、タイミングｔ２よりも後の期間をＮ＋１とする。
【００８３】
この場合も期間Ｎ、Ｎ＋１およびデータバス信号線Ｄ１、Ｄ２の論理の組み合わせは１６通りが可能である。
【００８４】
図２６は、図２５における論理の１６通りの組み合わせの各々について、カップリング容量Ｃの充放電により消費される電荷を示した表である。図２６の表と図２２の表の消費電荷を比較すると、組み合わせ番号６、７、１０、１１で値が異なっている。
【００８５】
図２６の組み合わせ番号６では、データバス信号線Ｄ１、Ｄ２は共に期間ＮのＬから期間Ｎ＋１のＨへと変化する。ただしタイミングｔ１ではデータバス信号線Ｄ１のみが変化するので、カップリング容量Ｃの充電に１・ＣＶの電荷が消費される。タイミングｔ２ではカップリング容量Ｃの放電が行われるので消費電荷は０である。その結果、期間Ｎから期間Ｎ＋１までの消費電荷は１・ＣＶである。同様に、組み合わせ番号１１の消費電荷も１・ＣＶとなっている。
【００８６】
図２６の組み合わせ番号１０では、データバス信号線Ｄ１は期間ＮのＨから期間Ｎ＋１のＬに変化し、データバス信号線Ｄ２は期間ＮのＬから期間Ｎ＋１のＨに変化する。この場合、タイミングｔ１ではカップリング容量Ｃの放電が行われるため消費電荷は０であり、タイミングｔ２ではカップリング容量Ｃへの充電が行われるため消費電荷は１・ＣＶである。その結果、期間Ｎから期間Ｎ＋１までの消費電荷は１・ＣＶである。同様に、組み合わせ番号７の消費電荷も１・ＣＶとなっている。
【００８７】
図２６の動作において、データバス信号線Ｄ１、Ｄ２にデータがランダムに発生するとすると、１回の動作におけるカップリング容量Ｃの充放電により消費される電荷の平均は、（８／１６）・ＣＶ＝０．５ＣＶとなる。
【００８８】
なお、理解を容易にするために、消費電流の代わりに消費電荷を用いて説明してきたが、この消費電荷をデータの切り換わるサイクルの周期で除算すれば消費電流を求めることができる。
【特許文献１】特許第２６４７３４４号公報
【特許文献２】特開２００２−２５２６５号公報
【発明の開示】
【発明が解決しようとする課題】
【００８９】
データバスインバーション技術においては、半導体メモリ装置は、例えば図２１のタイミングチャート図にて、期間Ｎのデータと期間Ｎ＋１のデータの間に変化があるか否かをデータバスの複数の信号線の各々について求め、さらにデータの変化が起こる信号線が過半数以上か以下かを求め、その後に期間Ｎ＋１のデータを出力する。そのため演算時間分だけデータ出力が遅れてしまうという問題点があった。
【００９０】
一方、図１６に示した動作は、図１５の動作に比べて高速化は可能であるが、カップリング容量の充放電による消費電流を削減するという効果は得られない。この動作による消費電流削減効果として、特開２００２−２５２６５号公報では、遅く転送するデータのアンプや出力回路などを簡略化できるので低電力化が可能であると説明されている。しかし、アンプや出力回路などの素子の消費する電流はカップリング容量での消費電流に比べて小さいので低電力化の効果は大きなものではない。
【００９１】
また、図２６によれば、図２２の組み合わせ番号７、１０において流れる最大のピーク電流を半分にすることにより、電源ノイズを低減しデータ転送の高速化を図ることができる。しかし、それでもタイミングｔ１において、ある程度の電源ノイズが発生するので、データ転送の遅れが生じるという問題があった。
【００９２】
本発明の目的は、回路装置における消費電流を削減し、さらに高速なデータの転送を可能とすることである。
【課題を解決するための手段】
【００９３】
上記目的を達成するために、本発明の信号線駆動回路は、隣接して配置された対をなす第１の信号線と第２の信号線に信号を出力する信号線駆動回路であって、
前記第１の信号線と前記第２の信号線の現在の信号が同じであるか否か判定する判定回路と、
前記第１の信号線と前記第２の信号線の現在の信号が同じであるか否かに応じて、前記第１の信号線と前記第２の信号線間のカップリング容量の充放電電流の少ない駆動手順を選択する制御回路と、
前記制御回路で選択された前記駆動手順に従って前記第１の信号線と前記第２の信号線を駆動して信号を出力する駆動回路とを有している。
【００９４】
本発明によれば、判定回路が、隣接して配置された２つの信号線の信号が同じであるか否か判定し、制御回路がその判定結果に最適な駆動手順を選択し、駆動回路がその駆動手順で２つの信号線を駆動することができる。
【００９５】
また、前記第１の信号線と前記第２の信号線の現在の信号が同じであれば、前記第１の信号線と前記第２の信号線に同じタイミングで次の信号を出力する駆動手順で前記第１の信号線および前記第２の信号線を駆動し、
前記第１の信号線と前記第２の信号線の現在の信号が異なれば、前記第１の信号線と前記第２の信号線に異なるタイミングで次の信号を出力する駆動手順で前記第１の信号線および前記第２の信号線を駆動することとしてもよい。
【００９６】
また、前記第１の信号線と前記第２の信号線の現在の信号が同じであれば、まず、前記第１の信号線または前記第２の信号線のいずれか一方をフローティングにした状態で他方に次の信号を出力し、次に、フローティングにしていた信号線に次の信号を出力するという駆動手順で前記第１の信号線および前記第２の信号線を駆動し、
前記第１の信号線と前記第２の信号線の現在の信号が異なれば、まず、前記第１の信号線または前記第２の信号線のいずれか一方で前記現在の信号の出力を継続した状態で他方に次の信号を出力し、次に、前記現在の信号の出力を継続していた信号線に次の信号を出力するという駆動手順で前記第１の信号線および前記第２の信号線を駆動することとしてもよい。
【００９７】
また、対をなす信号線同士の間隔が他の信号線との間隔より狭くなるように前記対をなす信号線が配置されていてもよい。
【発明の効果】
【００９８】
本発明によれば、判定回路が、隣接して配置された２つの信号線の信号が同じであるか否か判定し、制御回路がその判定結果に最適な駆動手順を選択し、駆動回路がその駆動手順で２つの信号線を駆動するので、隣接して配置された２つの信号線間のカップリング容量の充放電による消費電流を良好に低減することができる。
【発明を実施するための最良の形態】
【００９９】
本発明の一実施形態について図面を参照して詳細に説明する。
【０１００】
図１は、本発明の一実施形態の半導体メモリ装置の構成を示す図である。図１を参照すると、本実施形態の半導体メモリ回路は、入出力パッド１１、入出力回路１２、２つのデータバス信号線Ｄ１，Ｄ２、読み出し書き込み回路１３、およびメモリアレイ１４を有している。入出力パッド１１はチップ外部とデータをやり取りする。入出力回路１２は入出力パットのデータ入出力を制御する。
【０１０１】
読み出し書き込み回路１３は、読み出し回路１５、書き込み回路１６、およびＩＯバス信号線ＩＯ１，ＩＯ２を有している。書き込み回路１６はデータバス信号線Ｄ１，Ｄ２およびＩＯバス信号線ＩＯ１，ＩＯ２に接続されている。また、読み出し回路１５もデータバス信号線Ｄ１，Ｄ２およびＩＯバス信号線ＩＯ１，ＩＯ２に接続されている。
【０１０２】
ＩＯバス信号線ＩＯ１，ＩＯ２は、メモリアレイ１４とデータをやり取りする。読み出し回路１５はＩＯバス信号線ＩＯ１，ＩＯ２のデータをデータバス信号線Ｄ１，Ｄ２に読み出す。書き込み回路１６は、データバス信号線Ｄ１，Ｄ２のデータをＩＯバス信号線ＩＯ１，ＩＯ２に転送する。
【０１０３】
図では読み出し書き込み回路１３が１つだけ示されているが、通常、データバス信号線Ｄ１、Ｄ２からなる対に対して複数個が備えられる。そして、与えられたアドレスに従って複数の読み出し書き込み回路のうちいずれか１つが選択され、選択された回路が動作する。また、図では、入出力パット１１も１つだけ示されているが、通常、１つの半導体メモリ装置に複数の入出力パット１１が備えられる。
【０１０４】
図２は、図１に示した読み出し回路の構成例を示す図である。図３は、図２の読み出し回路に含まれる信号線駆動回路の構成を示す図である。図３を参照すると、図２に示されたトランジスタＱＰ１，ＱＰ２，ＱＮ１，ＱＮ２により信号線駆動回路３１が構成されている。図２および図３を参照すると、読み出し回路１５は、信号線駆動回路３１、制御回路２１，２２、およびタイミング発生回路２３を有している。
【０１０５】
また、読み出し回路１５には、内部クロック信号ＩＣＬＫ、活性化信号ＡＣＴ、およびアドレス信号Ａ０が入力されている。内部クロック信号ＩＣＬＫは外部クロックに基づいて生成されたクロックである。活性化信号ＡＣＴは、読み出し命令および外部アドレスに応じて読み出し回路１５を活性化させる信号である。アドレス信号Ａ０は、外部アドレスの最下位桁のアドレス信号である。
【０１０６】
なお、図２には１つの読み出し回路１５が示してあり、ＩＯバス信号線、データバス信号線は各バスをなす複数の信号線のうちの１つが示してある。
【０１０７】
タイミング発生回路２３は、データバス信号線Ｄ１、Ｄ２のデータに応じて制御回路２１，２２の各々に動作のタイミング信号を与える。タイミング発生回路２３は、データバス信号線Ｄ１とデータバス信号線Ｄ２のデータが同じか否か判定する判定回路（不図示）を含み、その判定結果に応じたタイミング信号を制御回路２１，２２に与える。
【０１０８】
制御回路２１はＩＯバス信号線ＩＯ１が接続されており、タイミング発生回路２３からのタイミング信号に応じて、信号線駆動回路３１からデータバス信号線Ｄ１への出力を制御する。制御回路２２はＩＯバス信号線ＩＯ２が接続されており、タイミング発生回路２３からのタイミング信号に応じて、信号線駆動回路３１からデータバス信号線Ｄ２への出力を制御する。
【０１０９】
トランジスタＱＮ１、ＱＮ２はＮチャネルトランジスタであり、トラジスタＱＰ１，ＱＰ２はＰチャネルトランジスタである。
【０１１０】
信号線駆動回路３１は、制御回路２１により制御されるＮチャネルトランジスタＱＮ１およびＰチャネルトランジスタＱＰ１が直列接続された回路と、制御回路２２により制御されるＮチャネルトランジスタＱＮ２とＰチャネルトランジスタＱＰ２が直列接続された回路を有している。そして、トランジスタＱＮ１とトランジスタＱＰ１が直列接続された回路と、トランジスタＱＮ２とトランジスタＱＰ２が直列接続された回路とは共に基準電圧Ｖｓｓの配線と正の電源電圧Ｖｄｄの配線の間に接続されている。また、トランジスタＱＮ１とトランジスタＱＰ１が直列接続された回路はデータバス信号線Ｄ１を駆動する。トランジスタＱＮ２とトランジスタＱＰ２が直列接続された回路はデータバス信号線Ｄ２を駆動する。
【０１１１】
また、データバス信号線Ｄ１とデータバス信号線Ｄ２は隣接して配置されており、そのためそれらの間にはカップリング容量Ｃがある。またデータバス信号線Ｄ１、Ｄ２の各々には他の配線容量ｃ１、ｃ２もある。
【０１１２】
半導体の微細化に伴い、バスなどの信号線では隣接信号線とのカップリング容量が大きくなる傾向にある。そのため近年では信号線の配線容量においてはカップリング容量が支配的となっている。図２のデータバス信号線Ｄ１，Ｄ２においては、カップリング容量Ｃが配線容量の中の大きな割合を占めている。そして、読み出し回路１５を通して消費される消費電流のうち、カップリング容量Ｃの充放電電流が大きな比重を占めている。
【０１１３】
読み出し回路１５には、Ｖｓｓパッド２４を通じて基準電圧Ｖｓｓが供給されている。基準電圧Ｖｓｓの供給において配線抵抗はｒ１であるとする。また、読み出し回路１５には、Ｖｄｄパッド２５を通じて電源電圧Ｖｄｄが供給されている。電源電圧Ｖｄｄの供給において配線抵抗はｒ２であるとする。
【０１１４】
図４は、図２に示したタイミング発生回路の詳細な構成を示す図である。図４を参照すると、タイミング発生回路２３は、遅延回路ＤＥＬＡＹ１，ＤＥＬＡＹ２、排他的論理和回路ＥＸＯＲ１、ラッチ回路４１、およびタイミング切換回路４２を有している。
【０１１５】
遅延回路ＤＥＬＡＹ１は、内部クロック信号ＩＣＬＫを所定の遅延時間だけ遅延させてタイミングｔ１を作成し、タイミング切換回路１６１に与える。遅延回路ＤＥＬＡＹ２は、内部クロック信号ＩＣＬＫを所定の遅延時間だけ遅延させてタイミングｔ１より遅れたタイミングｔ２を作成し、タイミング切換回路４２に与える。
【０１１６】
排他的論理和回路ＥＸＯＲ１は、データバス信号線Ｄ１とデータバス信号線Ｄ２のデータの排他的論理和をとりラッチ回路４１に与える。この排他的論理和により、データバス信号線Ｄ１とデータバス信号線Ｄ２のデータが同じかあるいは異なるかが算出される。ラッチ回路４１は内部クロック信号ＩＣＬＫに同期してＥＸＯＲ１の出力をラッチし、ラッチした信号ＦＬをタイミング切換回路４２に与える。つまり、データバス信号線Ｄ１とデータバス信号線Ｄ２のデータが同じであるか否かを判定する回路が排他的論理和回路ＥＸＩＲ１とラッチ回路４１により構成されている。
【０１１７】
タイミング切換回路４２は、タイミングｔ１，ｔ２、アドレス信号Ａ０、および信号ＦＬに基づいて生成したタイミング信号を制御回路２１，２２に与える。
【０１１８】
ここではアドレス信号Ａ０がＬｏｗであるとする。ラッチ回路４１からの信号ＦＬが、期間Ｎでデータバス信号線Ｄ１とデータバス信号線Ｄ２のデータが同じであることを示していれば、タイミング切換回路４２は制御回路２１，２２に同じタイミングｔ１のタイミング信号を与える。また、ラッチ回路４１からの信号ＦＬが、期間Ｎでデータバス信号線Ｄ１とデータバス信号線Ｄ２のデータが異なることを示していれば、タイミング切換回路４２は制御回路２１にタイミングｔ１のタイミング信号を与え、制御回路２２にタイミングｔ２のタイミング信号を与える。
【０１１９】
図５は、本実施形態の半導体メモリ装置の読み出し動作を示すタイミングチャートである。読み出し動作において、半導体メモリ装置には読み出し命令と共にアドレス（外部アドレス）が与えられる。図５において、外部クロック信号の立上りタイミングｃｋ１で読出し命令が読み出し回路１５に与えられたとする。
【０１２０】
読み出し回路１５は、外部アドレスに従いメモリアレイ１４内の２ビットのメモリセルを選択する。ＩＯバス信号線ＩＯ１，ＩＯ２の各々には、それらメモリセルからデータＤＡＴＡ１，ＤＡＴＡ２が同時に出力される。
【０１２１】
次に、読み出し回路１５は、タイミングｔ１でＩＯバス信号線ＩＯ１のデータＤＡＴＡ１をデータバス信号線Ｄ１に出力する。
【０１２２】
一方、ＩＯバス信号線ＩＯ２のデータＤＡＴＡ２については、読み出し回路１５は、タイミングｔ１またはタイミングｔ２のいずれかのタイミングでデータバス信号線Ｄ２に出力する。いずれのタイミングでデータＤＡＴＡ２をデータバス信号線Ｄ２に出力するかは、タイミング切換回路４２が選択し、制御回路２２へタイミング信号により指示する。
【０１２３】
図６は、図５に示した動作におけるデータバス信号線Ｄ１、Ｄ２の関係を示すタイミングチャートである。ここでタイミングｔ１より前の期間をＮとし、タイミングｔ２よりも後の期間をＮ＋１とする。図６（Ａ）（Ｂ）を参照すると、データバス信号線Ｄ１のデータは常にタイミングｔ１で切り換わっている。
【０１２４】
一方、データバス信号線Ｄ２のデータは、図６（Ａ）を参照すると、期間Ｎのデータバス信号線Ｄ１とデータバス信号線Ｄ２のデータが同じであればタイミングｔ１に切り換わる。図６（Ｂ）を参照すると、期間Ｎのデータバス信号線Ｄ１とデータバス信号線Ｄ２のデータが異なれば、データバス信号線Ｄ２のデータはタイミングｔ２に切り換わる。これが本実施形態の特徴的な部分であり、これにより消費電荷を有効に低減することが可能となる。
【０１２５】
期間Ｎのデータバス信号線Ｄ１のデータの論理、期間Ｎのデータバス信号線Ｄ２のデータの論理、期間Ｎ＋１のデータバス信号線Ｄ１のデータの論理、期間Ｎ＋１のデータバス信号線Ｄ２のデータの論理はそれぞれＨｉｇｈまたはＬｏｗの２通りが可能である。したがって、その組み合わせは１６通りが可能である。
【０１２６】
図５に戻って、入出力回路１２は、外部クロック信号に同期したタイミングｃｋ３でデータバス信号線Ｄ１のデータＤＡＴＡ１を入出力パッド１１に出力する。次に、入出力回路１２は、外部クロックから半周期遅れたタイミングｃｋ３ｄでデータバス信号線Ｄ２のデータＤＡＴＡ２を入出力パッド１２１に出力する。
【０１２７】
図７は、図６における論理の１６通りの組み合わせの各々について、カップリング容量Ｃの充放電により消費される電荷を示した表である。図７の表では、組み合わせの各々に組み合わせ番号（Ｎｏ．）が付与されている。また、表中のＬはＬｏｗレベルすなわち基準電圧Ｖｓｓ、ＨはＨｉｇｈレベルすなわち電源電圧Ｖｄｄであることを示している。電源電圧Ｖｄｄと基準電圧Ｖｓｓの電位差はＶであり、カップリング容量の容量値はＣであるとする。また、期間Ｎのデータバス信号線Ｄ１，Ｄ２が同じ場合、タイミングｔ２ではデータが切り換わらないので、その欄には消費電荷は“−”が記してある。
【０１２８】
本実施形態の図７と従来の図２２，２６とを比較する。組み合わせ番号６，１１の消費電力については、従来の図２２では０・ＣＶ、図２６では１・ＣＶとなっている。本実施形態では、期間Ｎのデータバス信号線Ｄ１とデータバス信号線Ｄ２が同じので、データバス信号線Ｄ１，Ｄ２のデータは共にタイミングｔ１に切り換わる。そのため、図７に示したように本実施形態では図２２と同様に消費電荷は０・ＣＶとなる。
【０１２９】
組み合わせ番号７，１０の消費電荷については、従来の図２２では２・ＣＶ、図２６では１・ＣＶとなっている。本実施形態では、期間Ｎのデータバス信号線Ｄ１とデータバス信号線Ｄ２が異なるので、データバス信号線Ｄ１はタイミングｔ１、データバス信号線Ｄ２はタイミングｔ２に切り換わる。そのため、図７に示した様に本実施形態では図２６と同様に消費電力は１・ＣＶとなる。
【０１３０】
このように本実施形態における組み合わせ番号６，７，１０，１１での消費電荷は、図２２または図２６の消費電荷の少ない方と同じとなっている。その結果、本実施形態ではデータバス信号線Ｄ１，Ｄ２に１６通りの組合せがランダムに発生したとすると、１回の動作におけるカップリング容量Ｃの充放電により消費される電荷の平均は、（６／１６）・ＣＶ＝０．３７５ＣＶとなる。すなわち、本実施形態によればカップリング容量Ｃの充放電電流を従来（図２２，２６）と比べて３／４に削減できる。
【０１３１】
次に、本実施形態と従来のデータバスインバーション技術とを比較する。データバスインバーション技術では、上述したように、現在出力しているデータと次に出力するデータとを比較する。そのため期間Ｎ＋１に出力すべきデータが確定し、それに基づく比較演算がされた後に、データの切り換えが行われることとなり、データを出力するタイミングがそれだけ遅れることとなる。これに対して、本実施形態では期間Ｎ＋１のデータを切り換えるタイミングを期間Ｎのデータに基づいて算出している。そのため本実施形態は従来のデータバスインバーション技術よりも高速にデータを転送できる。
【０１３２】
以上説明したように、本実施形態によれば、タイミング発生回路２３が、次のデータを出力する前における、隣接して配置されたデータバス信号線Ｄ１とデータバス信号線Ｄ２のデータを比較し、比較結果に応じて、カップリング容量Ｃの充放電電流を少なくするようなタイミングを制御回路２１、２２に与え、制御回路２１，２２の各々が与えられたタイミングでデータバス信号線Ｄ１，Ｄ２のデータを切り換えるので、従来の回路に僅かな変更を加えただけの構成で、期間Ｎのデータから最適なタイミングを選択して期間Ｎ＋１のデータを切り換えることができ、カップリング容量Ｃの充放電による消費電流を良好に（３／４に）低減することができる。
【０１３３】
なお、本実施形態では読み出し回路および動作に着目して説明したが、本発明は書き込み動作に適用することも可能である。書き込み動作では入出力回路１２がデータバス信号線Ｄ１，Ｄ２にデータを出力することになるので、本発明は入出力回路１２に適用される。入出力回路１２は、隣接配置されたデータバス信号線Ｄ１，Ｄ２に入出力パッド１１からのデータを出力する際、その直前（例えば、外部クロック信号の直前の立上りタイミング）でのデータバス信号線Ｄ１，Ｄ２のデータに基づいてデータ出力タイミングを選択する。直前でのデータバス信号線Ｄ１とデータバス信号線Ｄ２のデータが同じであれば、入出力回路１２はデータバス信号線Ｄ１，Ｄ２のデータを同時に切り換えればよい。また、直前でのデータバス信号線Ｄ１とデータバス信号線Ｄ２のデータが異なれば、入出力回路１２はデータバス信号線Ｄ１とデータバス信号線Ｄ２のデータを異なるタイミングで切り換えればよい。これにより書き込み動作においても、読み出し動作と同様に、カップリング容量Ｃの充放電による消費電流を低減することができる。
【０１３４】
本発明の他の実施形態について図面を用いて説明する。
【０１３５】
本実施形態の半導体メモリ装置は、データバス信号線Ｄ１とデータバス信号線Ｄ２の現在のデータが同じであれば、データバス信号線Ｄ１のデータを切り換えるときデータバス信号線Ｄ２をフローティングにし、その後にデータバス信号線Ｄ２のデータを切り換える。また、本実施形態の半導体メモリ装置は、データバス信号線Ｄ１とデータバス信号線Ｄ２の現在のデータが異なれば、データバス信号線Ｄ１のデータを切り換えるとき、データバス信号線Ｄ２のデータを現在のままドライブを継続し、その後にデータバス信号線Ｄ２のデータを切り換える。これが本実施形態の半導体メモリ装置の図１のものと異なる点である。
【０１３６】
本実施形態の半導体メモリ装置の構成は図１と同じである。本実施形態では読み出し回路の構成が図２のものと異なっている。図８は、本発明の他の実施形態の読み出し回路の構成を示す図である。図８の読み出し回路に含まれる信号線駆動回路は図３と同じ構成である。図８を参照すると、読み出し回路８１は、信号線駆動回路３１、制御回路８２，８３、タイミング発生回路８４、およびインバータＩＮＶ８を有している。
【０１３７】
また、読み出し回路８１には、内部クロック信号ＩＣＬＫ、活性化信号ＡＣＴ、およびアドレス信号Ａ０が入力されている。アドレス信号Ａ０は制御回路８３に与えられている。インバータＩＮＶ８はアドレス信号Ａ０を反転して制御回路８２に与える。データバス信号線Ｄ１のレベルが制御回路８２に、データバス信号線Ｄ２のレベルが制御回路８３に入力されている。また、タイミング発生回路８４は、制御回路８２，８３の各々へタイミング信号ＴＭ１，ＴＭ２を与える他、制御回路８２，８３の双方に信号ＦＬを与えている。
【０１３８】
図９は、図８に示したタイミング発生回路の詳細な構成を示す図である。図９を参照すると、タイミング発生回路８４は、遅延回路ＤＥＬＡＹ１，ＤＥＬＡＹ２、排他的論理和回路ＥＸＯＲ１、ラッチ回路９１、およびタイミング切換回路９２を有している。
【０１３９】
遅延回路ＤＥＬＡＹ１は図４と同じものであり、タイミングｔ１をタイミング切り替え回路９２に与える。また遅延回路ＤＥＬＡＹ２も図４と同じものであり、タイミングｔ２をタイミング切り替え回路９２に与える。排他的論理和回路ＥＸＯＲ１も図４と同じものであり、データバス信号線Ｄ１とデータバス信号線Ｄ２のデータの排他的論理和を取り、ラッチ回路９１に与える。
【０１４０】
ラッチ回路９１は内部クロック信号ＩＣＬＫに同期してＥＸＯＲ１の出力をラッチし、ラッチした信号ＦＬを制御回路８２，８３に与える。タイミング切り替え回路９２は、タイミングｔ１，ｔ２、および信号Ａ０に基づいて生成したタイミング信号を制御回路２１，２２に与える。
【０１４１】
ここではアドレス信号の最下位ビットＡ０がＬｏｗであるとする。タイミング切換回路９２は制御回路８２にタイミングｔ１のタイミング信号を与え、制御回路８３にタイミングｔ２のタイミング信号を与える。
【０１４２】
図１０は、図８に示した制御回路の詳細な構成を示す図である。制御回路８２と制御回路８３は同じ構成である。ただし、制御回路８３にはアドレス信号Ａ０およびタイミング信号ＴＭ２が入力されている一方で、制御回路８２にはアドレス信号Ａ０の反転およびタイミング信号ＴＭ１が入力されている。図１０には制御回路８３が例示してある。
【０１４３】
図１０を参照すると、制御回路８３は、アンプ１０１、トランスファーゲートＴＧ１〜３、インバータＩＮＶ１〜７、ナンド回路ＮＡＮＤ１、ノア回路ＮＯＲ１，ＮＯＲ２を有している。
【０１４４】
アンプ１０１は、活性化信号ＡＣＴにより活性化され、ＩＯバス信号線ＩＯ２の信号を増幅してトランスファーゲートＴＧ１に与える。トランスファーゲートＴＧ１は、内部クロック信号ＩＣＬＫが活性化されたときオンする。インバータＩＮＶ１，ＩＮＶ２からなる回路はトランスファーゲートＴＧ１の出力に接続された節点ノードＮ１の値を保持する。トランスファーゲートＴＧ１の出力はトランスファーゲートＴＧ２に与えられる。トランスファーゲートＴＧ２はタイミング発生回路８４からのタイミング信号ＴＭ２が活性化したときオンする。インバータＩＮＶ３、ＩＮＶ４からなる回路はトランスファーゲートＴＧ２の出力に接続された節点ノードＮ２の値を保持する。ノア回路ＮＯＲ２はタイミング信号ＴＭ２、アドレス信号Ａ０、および信号ＦＬのＮＯＲ論理をとる。インバータＩＮＶ５は活性化信号ＡＣＴを反転してノア回路ＮＯＲ１に入力する。インバータＩＮＶ６はタイミング信号ＴＭ２を反転し、トランスファーゲットＴＧ３を制御する。インバータＩＮＶ７はノア回路ＮＯＲ２の出力を反転し、ナンド回路ＮＡＮＤ１は、節点ノードＮ２の値と、活性化信号ＡＣＴと、ノア回路ＮＯＲ２の出力の反転値とのナンド論理をとり、トランジスタＱＰ２のゲートに与える。ＮＯＲ回路ＮＯＲ１は、節点Ｎ２の値と、活性化信号ＡＣＴの反転値と、ノア回路ＮＯＲ２の出力とのノア論理をとり、トランジスタＱＮ２のゲートに与える。トランスファーゲートＴＧ３は、データバス信号線Ｄ２の値を入力とし、タイミング信号ＴＭ２が非活性化のときオンし、節点ノードＮ２にデータバス信号線Ｄ２の値を出力する。
【０１４５】
特に、図１０の構成では、制御回路８３は、ノア回路ＮＯＲ２の出力がＨｉｇｈになるとトランジスタＱＮ２およびトランジスタＱＰ２を強制的にオフさせ、データバス信号線Ｄ２をフローティングにする機能を備えているのが特徴である。ノア回路ＮＯＲ２の出力がＨｉｇｈになる状態は、アドレス信号Ａ０がＬｏｗであり、かつ出力信号ＦＬがＬｏｗすなわちデータバス信号線Ｄ１とデータバス信号線Ｄ２が同じあったという値がラッチ回路９１にラッチされており、かつタイミングｔ２より前のタイミング信号ＴＭ２が非活性な期間に発生する。
【０１４６】
制御回路８３の動作としては、まず活性化信号ＡＣＴが活性化されると、アンプ１０１が活性化される。読み出し時メモリアレイからＩＯバス信号線ＩＯ２に微小電位が出力されるが、アンプ１０１によりその電位が論理レベルに増幅される。
【０１４７】
また、活性化信号ＡＣＴが活性化されていると、節点ノードＮ２の値に従ってトランジスタＱＮ２またはトランジスタＱＰ２がオンし、データバス信号線Ｄ２がドライブされる。
【０１４８】
内部クロック信号ＩＣＬＫが活性化されるとトランスファーゲートＴＧ１がオンし、アンプ１０１の出力は節点ノードＮ１に転送される。
【０１４９】
次に、タイミング発生回路８４からのタイミング信号に従ってトランスファーゲートＴＧ２がオンし、節点ノードＮ１の値が節点ノードＮ２に転送される。トランスファーゲートＴＧ２の出力は、ナンド回路ＮＡＮＤ１、ノア回路ＮＯＲ１を通じてトランジスタＱＮ２、トランジスタＱＰ２のゲートに与えられる。
【０１５０】
一方、活性化信号ＡＣＴが活性化されていると、ノア回路ＮＯＲ２の出力がＬｏｗの場合、節点ノードＮ２の値に従ってトランジスタＱＮ２またはトランジスタＱＰ２がオンし、データバス信号線Ｄ２がドライブされ、またノア回路ＮＯＲ２の出力がＨｉｇｈの場合、トランジスタＱＮ２及びトランジスタＱＰ２はオフし、データバス信号線Ｄ２がフローティングにされる。
【０１５１】
さらに言えば、直前の期間にデータバス信号線Ｄ１とデータバス信号線Ｄ２のデータが異なっていれば、タイミングｔ２よりも前の期間ではデータバス信号線Ｄ２が直前の期間のデータバス信号線Ｄ２のデータと同じ論理でドライブされ続け、直前の期間にデータバス信号線Ｄ１とデータバス信号線Ｄ２のデータが同じであれば、タイミングｔ２よりも前の期間ではデータバス信号線Ｄ２がフローティングにされる。
【０１５２】
図１１は、図８に示した読み出し回路による読み出し動作時のデータバス信号線Ｄ１，Ｄ２の関係を示すタイミングチャートである。図１１においてデータのレベルが点線で示されている部分はフローティングすなわち直列接続されたトランジスタＱＮ２とトランジスタＱＰ２の双方がオフしていることを示す。
【０１５３】
図１１（Ａ）を参照すると、データバス信号線Ｄ１およびデータバス信号線Ｄ２の期間Ｎのデータは共にＬである。期間Ｎのデータバス信号線Ｄ１とデータバス信号線Ｄ２のデータが同じなので、タイミングｔ１にデータバス信号線Ｄ１には期間Ｎ＋１のデータ出力され、データバス信号線Ｄ２はフローティングにされる。
【０１５４】
図１１（Ａ）では、期間Ｎ＋１のデータバス信号線Ｄ１のデータがＬの場合が示されている。データバス信号線Ｄ２はフローティングであり、カップリング容量Ｃの対極であるデータバス信号線Ｄ１はタイミングｔ１においてデータが変化しない。そのためデータバス信号線Ｄ１は基準電圧ＶｓｓすなわちＬに保たれる。その後タイミングｔ２でデータバス信号線Ｄ２は期間Ｎ＋１のデータでドライブされる。データがＨであればデータバス信号線Ｄ２は電源電圧ＶｄｄすなわちＨに変化し、データがＬであればデータバス信号線Ｄ２は基準電圧Ｖｓｓに保たれる。
【０１５５】
図１１（Ｂ）を参照すると、データバス信号線Ｄ１およびデータバス信号線Ｄ２の期間Ｎのデータは共にＬである。期間Ｎのデータバス信号線Ｄ１とデータバス信号線Ｄ２のデータが同じなので、タイミングｔ１にデータバス信号線Ｄ１には期間Ｎ＋１のデータが出力され、データバス信号線Ｄ２はフローティングにされる。
【０１５６】
図１１（Ｂ）では、タイミングｔ１でデータバス信号線Ｄ１にはＨのデータが出力され、データバス信号線Ｄ２のレベルはカップリング容量Ｃにより上昇する。その後、タイミングｔ２にデータバス信号線Ｄ２は期間Ｎ＋１のデータでドライブされる。期間Ｎ＋１のデータがＨであればデータバス信号線Ｄ２は電源電圧Ｖｄｄに上昇し、データがＬであればデータバス信号線Ｄ２は基準電圧Ｖｓｓに引き落とされる。
【０１５７】
なお、データバス信号線Ｄ１，Ｄ２の配線容量が全てカップリング容量Ｃであるとすれば、タイミングｔ１でデータバス信号線Ｄ１にＨのデータが出力されたときにデータバス信号線Ｄ２はデータバス信号線Ｄ１と同じ電源電圧Ｖｄｄまで上昇することになる。しかし、実際にはデータバス信号線Ｄ１，Ｄ２にはカップリング容量Ｃ以外の配線容量ｃ１，ｃ２が寄生しているので、データバス信号線Ｄ２のレベルは電源電圧Ｖｄｄよりも低いレベルまで上昇することになる。
【０１５８】
図１１（Ｃ）を参照すると、期間Ｎにおいて、データバス信号線Ｄ１のデータはＨであり、データバス信号線Ｄ２のデータはＬである。期間Ｎのデータバス信号線Ｄ１とデータバス信号線Ｄ２のデータが異なるので、タイミングｔ１にデータバス信号線Ｄ１には期間Ｎ＋１のデータが出力され、データバス信号線Ｄ２は期間Ｎのデータによるドライブが継続される。
【０１５９】
図１１（Ｃ）では、データバス信号線Ｄ１の期間Ｎ＋１のデータがＨなので、データバス信号線Ｄ１は電源電圧Ｖｄｄに保たれる。その後、データバス信号線Ｄ２にはタイミングｔ２に期間Ｎ＋１のデータが出力される。データバス信号線Ｄ２の期間Ｎ＋１のデータがＨであればデータバス信号線Ｄ２のレベルは変化し、Ｌであれば変化しない。
【０１６０】
図１１（Ｄ）を参照すると、期間Ｎにおいて、データバス信号線Ｄ１のデータはＨであり、データバス信号線Ｄ２のデータはＬである。期間Ｎのデータバス信号線Ｄ１とデータバス信号線Ｄ２のデータが異なるので、タイミングｔ１にデータバス信号線Ｄ１には期間Ｎ＋１のデータが出力され、データバス信号線Ｄ２は期間Ｎのデータによるドライブが継続される。
【０１６１】
図１１（Ｄ）では、データバス信号線Ｄ１の期間Ｎ＋１のデータはなので、データバス信号線Ｄ１のレベルは変化する。その後、データバス信号線Ｄ２にはタイミングｔ２に期間Ｎ＋１のデータが出力される。データバス信号線Ｄ２の期間Ｎ＋１のデータがＨであればデータバス信号線Ｄ２のレベルは変化し、Ｌであれば変化しない。
【０１６２】
図１２は、図１１における論理の１６通りの組み合わせの各々について、カップリング容量Ｃの充放電により消費される電荷を示した表である。
【０１６３】
図１２の表と図７の表を比較すると、期間Ｎのデータバス信号線Ｄ１とデータバス信号線Ｄ２のデータが異なる組合せにおいて、タイミングｔ１、タイミングｔ２、およびタイミングｔ１とタイミングｔ２の合計の消費電荷が全て同じである。これは期間Ｎでのデータバス信号線Ｄ１とデータバス信号線Ｄ２のデータが異なる場合、図８の読み出し回路８１と図２の読み出し回路１５の動作が完全に同じであるからである。
【０１６４】
また、期間Ｎのデータバス信号線Ｄ１とデータバス信号線Ｄ２のデータが同じ組み合わせにおいて、図７の表におけるタイミングｔ１の消費電荷と、図１２の表におけるタイミングｔ２の消費電荷が同じである。これは、図８の読み出し回路８１では、タイミングｔ１にデータバス信号線Ｄ２がフローティングとなるためカップリング容量Ｃの充放電が行なわれず消費電荷は０・ＣＶとなり、タイミングｔ２でデータバス信号線Ｄ２がドライブされたときに充放電が行なわれるからである。なお、実際には、データバス信号線Ｄ１，Ｄ２にはカップリング容量Ｃ以外の配線容量ｃ１，ｃ２が寄生しているため、タイミングｔ１で完全にカップリング容量Ｃの充放電に使われる消費電荷が０・ＣＶとなることはないが、カップリング容量Ｃと配線容量ｃ２を直列接続した容量の充放電になるため消費電荷は小さい。
【０１６５】
本実施形態によれば、データバス信号線Ｄ１，Ｄ２に１６通りの組み合わせがランダムに発生したとすると、１回の動作におけるカップリング容量Ｃの充放電により消費される電荷の平均は、（６／１６）・ＣＶ＝０．３７５ＣＶとなる。この値は、図２に示した回路と同じであり、従来（図２２、２６）に比べて３／４に削減されている。すなわち、本実施形態によればカップリング容量Ｃの充放電で消費する消費電流を従来に対して３／４に削減できる。
【０１６６】
また、図１２を参照すると、タイミングｔ１でカップリング容量Ｃの充放電により消費される電荷は、１６通りの全ての組み合わせで０・ＣＶである。したがって、本実施形態によれば、読出し動作の際に高速のデータ転送が必要とされるタイミングｔ１において、カップリング容量Ｃの充放電によるピーク電流が発生しない、すなわち電源ノイズが小さいので、高速のデータ転送が可能である。
【０１６７】
次に、本実施形態と従来のデータバスインバーション技術とを比較する。本実施形態では、図２の読み出し回路と同様に、期間Ｎのデータに基づいてデータバス信号線Ｄ１，Ｄ２へのデータの出力方法が決まるので、従来のデータバスインバーション技術よりも高速にデータを転送できる。
【０１６８】
以上説明したように、本実施形態によれば、タイミング発生回路８４が、次にデータを出力する前における、隣接して配置されたデータバス信号線Ｄ１とデータバス信号線Ｄ２のデータを比較し、比較結果を制御回路８２，８３に与え、制御回路８２，８３が比較結果に応じた出力方法でデータバスＤ１，Ｄ２にデータを出力するので、従来の回路に僅かな変更を加えただけの構成で、期間Ｎのデータから、カップリング容量Ｃの充放電を少なくするような最適な出力方法を選択して期間Ｎ＋１のデータを出力することができ、カップリング容量Ｃの充放電による消費電流を良好に低減することができる。
【０１６９】
なお、本実施形態では読み出し回路および動作に着目して説明したが、本発明は書き込み動作に適用することも可能である。書き込み動作では入出力回路１２がデータバス信号線Ｄ１，Ｄ２にデータを出力することになるので、本発明は入出力回路１２に適用される。入出力回路１２は、隣接配置されたデータバス信号線Ｄ１，Ｄ２にデータを出力する際、その直前（例えば、外部クロック信号の直前の立上りタイミング）でのデータバス信号線Ｄ１，Ｄ２のデータに基づいてデータ出力方法を選択すればよい。これにより書き込み動作においても、読み出し動作と同様に、カップリング容量Ｃの充放電による消費電流を低減することができる。
【０１７０】
ここまで本発明の実施形態として、対をなす２つの隣接したデータバスについて説明してきたが、実際の半導体メモリ装置では、図１に示した１つの入出力パットに対応する回路が複数存在するのが一般的である。この場合、図１に示したデータバス信号線Ｄ１，Ｄ２からなる対が複数存在し、それら対同士が隣接して配置されることとなる。
【０１７１】
図１３は、データバス配線の対が複数ある配線レイアウトの一例を示す図である。図１３において、データバス信号線Ｄ１Ａおよびデータバス信号線Ｄ２Ａは１つの入出力パッドに対応した対をなすデータバス信号線である。同様に、データバス信号線Ｄ１Ｂおよびデータバス信号線Ｄ２Ｂは１つの入出力パッドに対応した対をなすデータバス信号線である。データバス信号線Ｄ１Ｃおよびデータバス信号線Ｄ２Ｃは１つの入出力パッドに対応した対をなすデータバス信号線である。
【０１７２】
対をなすデータバス間の間隔はＳ１であり、隣接する異なる対のデータバス間の間隔はＳ２であるとする。隣接配線間の間隔がＳ１のときのカップリング容量をＣ１とし、間隔がＳ２のときのカップリング容量をＣ２とする。また、ここで単純化のため各データバスの配線長が全て同じであると仮定すると、カップリング容量Ｃ１，Ｃ２は配線間隔Ｓ１，Ｓ２に反比例する。
【０１７３】
消費電流の削減および電源ノイズの削減の効果があるのは、対をなすデータバスの配線間のカップリング容量すなわち図１３におけるカップリング容量Ｃ１である。したがって、本発明の効果をより有効に得るためには単純に配線間隔Ｓ２を大きくすればよい。例えば、異なる対のデータバス間の間隔Ｓ２を無限に広くすれば、カップリング容量Ｃ２＝０となって図１と同様になる。しかし、実際の半導体メモリ装置において配線間隔を無限に広くすることは不可能である。
【０１７４】
ここでは配線間隔Ｓ１とＳ２の和を一定の幅Ｓとする。カップリング容量Ｃ１は充放電電流の削減効果により３／４となる。一方、カップリング容量Ｃ２には削減効果がない。したがって、カップリング容量Ｃ１の消費電荷とカップリング容量Ｃ２の消費電荷の合計は、（３／４）・（１／Ｓ１）＋１・（１／Ｓ２）に比例する。この式において消費電荷が最小となるのは、Ｓ１＝Ｓ・（−３＋２√３）、Ｓ２＝Ｓ・（４−２√３）のときである。すなわち、実際の一般的な半導体メモリ装置において、トータルの消費電流を低減するにはＳ１＜Ｓ２とすることが好ましく、Ｓ１：Ｓ２≒０．４６：０．５４とするのが最適である。
【０１７５】
一方、図１５、１６に示した従来の半導体メモリ装置の動作を図１３の配線レイアウトに適用した場合、充放電電流の削減効果がないので、カップリング容量Ｃ１の消費電荷とカップリング容量Ｃ２の消費電荷の合計は、１・（１／Ｓ１）＋１・（１／Ｓ２）に比例する。この式において消費電荷が最小となるのは、Ｓ１＝Ｓ・（１／２）、Ｓ２＝Ｓ・（１／２）のときである。すなわち、Ｓ１：Ｓ２＝１：１とすれば、トータルの消費電流を最小とすることができる。
【０１７６】
また、上述した本発明の実施形態による場合と従来方法による場合とで最小のときの消費電荷を比較すると、本発明の実施形態による場合には従来に比べて約０．８７倍の消費電荷となる。つまり、本発明によればデータバスの対が複数存在する一般的な配線レイアウトにおいて、消費電流を約１３％削減することができる。
【０１７７】
また、ここまで本発明の実施形態として、ＤＤＲIすなわち２ビットプリフェッチ
動作における、２つのデータバスからなる対について説明してきた。しかし、本発明はＤＤＲIIの４ビットプリフェッチに適用することも可能である。その場合、例えば
ＤＤＲIIの４つのデータバスの組を２つずつの２対に分割すればよく、それにより同
様の効果が得られる。
【０１７８】
さらに、本発明はＤＤＲIIIの８ビットプリフェッチに適用することも可能である。
その場合も同様に、２つずつのデータバスからなる４対に分割すればよく、それにより同様の効果が得られる。
【０１７９】
また、ここまで本発明の実施形態としてデータバスの制御に適用する例を示してきたが、本発明はそれに限定されるものではなく、広く一般に適用可能なものである。
【０１８０】
上述した他にも隣接する２つの配線の一方または双方が高速な信号の転送を必要としない場合に、本発明を適用すれば、高速動作と低消費電力を得ることができる。例えば、本発明をアドレスバス信号線を駆動する駆動回路に用いることができる。半導体メモリ装置におけるアドレス配線において、あるアドレスがリダンダンシ演算に使われ、他のアドレスはリダンダンシ演算が終了するまでに転送されればよいという場合が考えられる。その場合、それら２つのアドレスは同時に半導体メモリ装置に与えられるため、前者のアドレスでは高速な信号の転送が必要とされるが、後者のアドレスでは高速性が求められない。このような場合に本発明が適用可能であり、上述と同様の効果を得ることができる。
【図面の簡単な説明】
【０１８１】
【図１】本発明の一実施形態の半導体メモリ装置の構成を示す図である。
【図２】図１に示した読み出し回路の構成例を示す図である。
【図３】図２の読み出し回路に含まれる信号線駆動回路の構成を示す図である。
【図４】図２に示したタイミング発生回路の詳細な構成を示す図である。
【図５】本実施形態の半導体メモリ装置の読み出し動作を示すタイミングチャートである。
【図６】図５に示した動作におけるデータバス信号線Ｄ１、Ｄ２の関係を示すタイミングチャートである。
【図７】図６における論理の１６通りの組み合わせの各々について、カップリング容量Ｃの充放電により消費される電荷を示した表である。
【図８】本発明の他の実施形態の読み出し回路の構成を示す図である。
【図９】図８に示したタイミング発生回路の詳細な構成を示す図である。
【図１０】図８に示した制御回路の詳細な構成を示す図である。
【図１１】図８に示した読み出し回路による読み出し動作時のデータバス信号線Ｄ１，Ｄ２の関係を示すタイミングチャートである。
【図１２】図１１における論理の１６通りの組み合わせの各々について、カップリング容量Ｃの充放電により消費される電荷を示した表である。
【図１３】データバス配線の対が複数ある配線レイアウトの一例を示す図である。
【図１４】従来の半導体メモリ装置の構成を示す図である。
【図１５】図１４に示された従来の半導体メモリ装置の動作を示すタイミングチャートである。
【図１６】各信号の転送タイミングをシリアルに分割した従来の半導体メモリ装置の動作を示すタイミングチャートである。
【図１７】図１４に示した読み出し回路の一般的な構成例を示す図である。
【図１８】図１７に示したタイミング発生回路の詳細な構成を示す図である。
【図１９】図１７に示した制御回路の詳細な構成を示す図である。
【図２０】図１７に示した読み出し回路を単純化した回路を示す図である。
【図２１】図１５（Ａ）および（Ｂ）に示した動作におけるデータバス信号線Ｄ１、Ｄ２の関係を示すタイミングチャートである。
【図２２】図２１における論理の１６通りの組み合わせの各々について、カップリング容量Ｃの充放電により消費される電荷を示した表である。
【図２３】パターン３での電荷の流れを示す図である。
【図２４】パターン５での電荷の流れを示す図である。
【図２５】図１６（Ａ）および（Ｂ）に示した動作におけるデータバス信号線Ｄ１、Ｄ２の関係を示すタイミングチャートである。
【図２６】図２５における論理の１６通りの組み合わせの各々について、カップリング容量Ｃの充放電により消費される電荷を示した表である。
【符号の説明】
【０１８２】
１１    入出力パッド
１２    入出力回路
１３    読み出し書き込み回路
１４    メモリアレイ
１５    読み出し回路
１６    書き込み回路
２１，２２    制御回路
２３    タイミング発生回路
２４    Ｖｓｓパッド
２５    Ｖｄｄパッド
３１    信号線駆動回路
４１，９１    ラッチ回路
４２，９２    タイミング切り換え回路
８１    読み出し回路
８２，８３    制御回路
８４    タイミング発生回路
１０１    アンプ
Ｃ    カップリング容量
ｃ１，ｃ２    配線容量
Ｄ１，Ｄ２    データバス信号線
ＤＥＬＡＹ１，ＤＥＬＡＹ２    遅延回路
ＥＸＯＲ１    排他的論理和回路
ＩＯ１，ＩＯ２    ＩＯバス
ＩＮＶ１〜ＩＮＶ８    インバータ
ＮＡＮＤ１    ナンド回路
ＮＯＲ１，ＮＯＲ２    ノア回路
ＱＰ１，ＱＰ２，ＱＮ１，ＱＮ２    トランジスタ
ｒ１，ｒ２    配線抵抗
ＴＧ１〜ＴＧ３    トランスファーゲート
【図１】
2005116131.tif 000003
【図２】
2005116131.tif 000004
【図３】
2005116131.tif 000005
【図４】
2005116131.tif 000006
【図５】
2005116131.tif 000007
【図６】
2005116131.tif 000008
【図７】
2005116131.tif 000009
【図８】
2005116131.tif 000010
【図９】
2005116131.tif 000011
【図１０】
2005116131.tif 000012
【図１１】
2005116131.tif 000013
【図１２】
2005116131.tif 000014
【図１３】
2005116131.tif 000015
【図１４】
2005116131.tif 000016
【図１５】
2005116131.tif 000017
【図１６】
2005116131.tif 000018
【図１７】
2005116131.tif 000019
【図１８】
2005116131.tif 000020
【図１９】
2005116131.tif 000021
【図２０】
2005116131.tif 000022
【図２１】
2005116131.tif 000023
【図２２】
2005116131.tif 000024
【図２３】
2005116131.tif 000025
【図２４】
2005116131.tif 000026
【図２５】
2005116131.tif 000027
【図２６】
2005116131.tif 000028