(57)【要約】【課題】  本発明は、電子を蓄えるための浮遊ゲートを有する不揮発性メモリセルのプログラミング効率を改善するための方法を創出する。【解決手段】  セルをプログラムする方法は、チャネルの第２部分に逆転層を作成する段階を含んでいる。電子の流れは、逆転層に隣接するドレイン領域に発生し、この電子の流れは、逆転層を通過してピンチオフ点に到る。電子は、散乱が殆ど又は全く無い状態で、浮遊ゲートからの磁力線により空乏領域を通して加速され、これにより、電子は、絶縁体を貫通して加速され、浮遊ゲートを基板から分離させ、浮遊ゲートに注入されることになる。【選択図】      図４
2005203801.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型式の半導体材料の基板を有し、第２導電型式の基板に非共面チャネル領域を間に形成して間隔を空けて設けられた第１及び第２の領域を有する電気的にプログラム可能で消去可能なメモリデバイスであって、前記非共面チャネル領域は、２つの部分、即ち第１部分と第２部分を有し、導電性の制御ゲートは、前記チャネル領域の第１部分に隣接し且つこれから絶縁されて、そこに逆転層を作成するために設けられた部分を有し、浮遊ゲートは、前記チャネル領域の第２部分に隣接し且つこれから絶縁体によって絶縁されて、前記浮遊ゲートに向かう磁力線を有する空乏領域を作成するために設けられた部分を有し、且つ前記第１領域は前記逆転層に隣接するように構成されているメモリデバイスをプログラムする方法において、
前記逆転層を作成する段階と、
前記第１領域に電子の流れを生成し、前記電子の流れに前記逆転層を通って横断させる段階と、
殆ど又は全く散乱無しに、前記磁力線によって、前記空乏領域を通る前記電子の流れを加速して、前記電子が加速されて前記絶縁体を通り前記浮遊ゲートに注入されるようにする段階と、から成ることを特徴とする方法。
【請求項２】
前記チャネル領域は、水平面に沿う第１部分とトレンチ内の第２部分を有していることを特徴とする、請求項１に記載の方法。
【請求項３】
前記チャネル領域は、トレンチ内の第１部分と水平面に沿う第２部分を有していることを特徴とする、請求項１に記載の方法。
【請求項４】
前記第１部分は第２部分に対して実質的に垂直であることを特徴とする、請求項２に記載の方法。
【請求項５】
前記逆転層は、前記空乏領域に隣接して又は前記空乏領域内にピンチオフ点を有しており、前記電子の流れは、前記空乏領域を通して加速するため前記ピンチオフ点から開始していることを特徴とする、請求項４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、浮遊ゲートメモリセルの半導体メモリ配列を形成する自己整列法に関する。本発明は、上記型式の浮遊ゲートメモリセルの半導体メモリ配列にも関する。
【背景技術】
【０００２】
本出願は、２００３年２月４日出願の同時係属出願第１０／３５８，６２３号の一部継続出願であり、同出願は、２００２年４月５日出願の米国仮特許出願第６０／３７０，８８８号 “High Coupling Non-Volatile Trench Memory Cell”; ２００２年７月２日出願の米国仮特許出願第６０／３９３，６９６号 “Non-Volatile Trench Memory Cell and Method of Making Same”;及び、２００２年７月２３日出願の米国仮特許出願第６０／３９８，１４６号 “Non-Volatile Memory Trench Cell With Buried Floating Gate”の恩典を主張し、上記各出願を全て参考文献として本願に援用する。
【０００３】
浮遊ゲートを使用してその上に電荷を蓄えている不揮発性半導体メモリセル、並びに半導体基板に形成されたそのような不揮発性メモリセルのメモリ配列は、当技術では周知である。通常、このような浮遊ゲートメモリセルは、分割ゲート型又は積層ゲート型であった。
【０００４】
半導体浮遊ゲートメモリセルの製造可能性が直面している問題の１つは、ソース、ドレイン、制御ゲート、及び浮遊ゲートの様な各種構成要素の整列であった。半導体加工の集積に関するデザインルールが緩和され、最小のリソグラフィー造形が小さくなったことから、正確な整列の必要性がより重要になっている。各部品の整列が、半導体製品の製造の生産高を左右することにもなる。
【０００５】
自己整列は当技術では周知である。自己整列とは、段階的加工工程において造形同士が互いに自動的に整列するように、１つ又は複数の材料が関わる１つ又は複数の工程を処理する行為をいう。従って、本発明は、この自己整列の技術を使用して浮遊ゲートメモリセル型の半導体メモリ配列の製造を実現する。
【０００６】
１枚のウェーハ上のメモリセルの個数を最大化するために、メモリセル配列のサイズを縮小することが常に求められている。メモリセルを対で形成して、対毎に１つのソース領域を共有し、隣接するセルの対同士で共通のドレイン領域を共有するようにすると、メモリセル配列のサイズを小さくできることは周知である。しかしながら、配列内の大きな区域が、通常はドレイン領域へのビットライン接続に割かれている。ビットライン区域は、メモリセル対間の接点孔及びワード線スペーシングへの接点で占められていることが多く、これはリソグラフィー生成、接点整列、及び接点の完全性により大きく異なる。更に、ワード線トランジスタ用に非常に広い空間が割かれており、このワード線トランジスタのサイズは、リソグラフィー生成と接合スケーリングで設定される。
【０００７】
従来、浮遊ゲートは、ファウラー−ノルドハイム・トンネルを強化するために、制御ゲートに面する鋭利なエッジを備えて形成されており、これを使って消去動作時に浮遊ゲートから電子を取り払う。鋭利なエッジは、通常、浮遊ゲートポリの上面に非均一に酸化又は部分エッチングを施すことにより形成される。しかしながら、浮遊ゲートの寸法が小さくなるにつれて、この鋭利なエッジをこの方法で形成するのが難しくなる。
【０００８】
メモリセル配列のプログラミング効率を改善する必要性も存在する。図１０Ａは、先行技術によるフラッシュメモリセル２００の部分断面図を示している（米国特許第５，０２９，１３０号に開示されており、開示内容全体を参考文献として本願に援用する）。プログラミング時、領域２１０は接地電圧又は略接地電圧に保たれる。領域２２０には＋１０ボルト程度の高電圧が供給される。次いで、領域２２０の周りに空乏領域２５０が形成される。更に、領域２２０と浮遊ゲート２３０の間の高容量結合のために、浮遊ゲート２３０は約＋７ボルトの電圧に「遭遇する」。閾値電圧よりも僅かに正の電圧、例えば＋１．５ボルト程度が、制御ゲート２４０に印加される。制御ゲート２４０の電圧は浮遊ゲート２３０の電圧よりも低いので、浮遊ゲート２３０から基板２６０に磁力線が発生して、次いで磁力線は制御ゲート２４０に到る。正の電圧が制御ゲート２４０に印加されると、制御ゲート２４０の下方のチャネル領域の部分が「オンになる」、即ち逆転層２８０が形成される。電子は、ピンチオフ点２９５に達するまで、逆転層２８０の基板２６０表面付近の第１領域２１０から流れる。この点２９５で、電子は磁力線により加速される。しかしながら、電子を浮遊ゲート２３０に「注入する」ためには、第１領域２１０からの電子は、基板２６０内の不純物又は格子欠陥の何れかと衝突して（散乱して）、垂直方向の運動量を生成せねばならない。更に、酸化物とシリコンの間のエネルギーバリヤーに打ち勝てるだけの垂直速度を有する電子のみが、浮遊ゲート２３０に注入されることになる。その結果、逆転層２８０内の電子電流からの電子の非常に少ない割合（１０００分の１程度）の電子しか、浮遊ゲート２３０に注入できるだけのエネルギーを持てないことになる。従って、このプログラミング機構では、散乱はプログラミング機構の必須要素である。
【０００９】
図１０Ｂは、ＥＰＲＯＭセル３００を組み込んだ先行技術による別のプログラミング機構の例を示している。図１０Ａに示したフラッシュセル２００に関する説明と同じく、プログラミングの間、第１領域２１０は接地電圧又は略接地電圧に保たれる。領域２２０には、＋１２ボルト程度の高電圧が供給される。次いで、第２領域２２０の周りに空乏領域２５０が形成される。制御ゲート２４０にも＋１２ボルト程度の高電圧が印加され、その結果、浮遊ゲート２３０は＋７ボルトに「遭遇する」。浮遊ゲート２３０の電圧が空乏領域２５０の電圧よりも低いことから、空乏領域２５０から浮遊ゲート２３０に磁力線が発生する。更には、浮遊ゲートが約＋７ボルトに「遭遇する」と、浮遊ゲート２３０の下方のチャネル領域の部分は「オンになり」、即ち逆転層２８０が形成される。電子は、ピンチオフ点２９５に達するまで、逆転層２８０内の基板２６０表面付近の第１領域２１０から流れ出る。この点２９５で、電子は磁力線により加速される。しかしながら、電子は実際には磁力線により基板２６０の表面から跳ね返される。その結果、電子は「下向き」に移動する。電子を浮遊ゲート２３０に「注入する」ためには、第１領域２１０からの電子は、基板２６０内の不純物又は格子欠陥の何れかと衝突して、垂直方向の運動量成分を生成せねばならない。１）基板内の反発磁場と、２）シリコン−酸化物インターフェースにおけるエネルギーバリヤーと、３）酸化物内の反発磁場とに打ち勝てるだけの初期垂直速度と、その後の垂直方向上向きの速度を有する電子だけが、浮遊ゲート２３０に注入されることになる。その結果、電子は、最初は実際には「下向き」に移動しているので、フラッシュセル２００内の電子の割合より更に小さな割合の電子（逆転層２８０内の電子電流の十万分の１又は百万分の１）だけが、浮遊ゲート２３０に注入されるに足るエネルギーを持つことになる。従って、このプログラミング機構でも同様に、散乱がプログラミング機構に欠かせない構成要素である。
【００１０】
従って、本発明の１つの目的は、電子を蓄えるための浮遊ゲートを有する不揮発性メモリセルのプログラミング効率を改善するための方法を創出することである。
【００１１】
メモリセル素子は基板の非平面部分に形成されることが知られている。例えば、米国特許第５，７８０，３４１号（オグラ）は、基板表面に段状チャネルが形成された数多くのメモリデバイス構成を開示している。段状チャネルの目的は、熱い電子をもっと効率的に浮遊ゲートに注入することであるが、上記メモリデバイスの設計では、メモリセル素子のサイズと形成、並びに効率的且つ信頼性の高い動作に求められる必要な作動パラメータ、を最適化するのが困難であるという点でなお不十分である。
【００１２】
プログラミング効率を強化しつつセルサイズを大幅に小型化した不揮発性の浮遊ゲート型メモリセル配列が必要とされている。
【００１３】
【特許文献１】米国特許出願第１０／３５８，６２３号
【特許文献２】米国仮特許出願第６０／３７０，８８８号
【特許文献３】米国仮特許出願第６０／３９３，６９６号
【特許文献４】米国仮特許出願第６０／３９８，１４６号
【特許文献５】米国特許第５，０２９，１３０号
【特許文献６】米国特許第５，７８０，３４１号
【特許文献７】米国特許第５，５７２，０５４号
【発明の開示】
【課題を解決するための手段】
【００１４】
本発明では、プログラミング効率は、第１導電型式の半導体材料の基板内のメモリセルを使うこと、及び第２導電型式の基板内に間隔を空けて設けられた第１及び第２の領域を有していることによって生じる。基板内の第１と第２領域の間に、非共面チャネル領域が形成される。非共面チャネル領域には、第１部分と第２部分の２つの部分が存在する。導電性の制御ゲートは、チャネル領域の第１部分に隣接し且つこれから絶縁されて、そこに逆転層を作成するために設けられた部分を有している。浮遊ゲートは、チャネル領域の第２部分に隣接し且つこれから絶縁体によって絶縁されて、正電圧が浮遊ゲートに接続されたときには、浮遊ゲートに向かう磁力線を有する空乏領域を作成するために設けられた部分を有している。第１領域は逆転層に隣接しており、デバイスをプログラムする方法は、この逆転層を作成する段階を含んでいる。電子の流れは第１領域で生成され、電子はこの逆転層を横切る。電子は次いで空乏領域内で磁力線により加速され、散乱は殆ど或いは全く無く、電子は絶縁体を通して加速され、浮遊ゲートに注入されることになる。
【発明を実施するための最良の形態】
【００１５】
本発明の方法を、図１Ａから図１Ｆ、図２Ａから図２Ｑ（本発明のメモリセル配列を製作する加工工程を示す）、及び図３Ａから図３Ｑ（半導体構造の周辺領域を製作する際の加工工程を示す）に示している。本方法は、半導体基板１０で始まり、この基板１０は、Ｐ型が望ましく当技術では周知である。以下に説明する層の厚さは、デザインルール並びに加工技術の世代によって異なることになる。ここに説明しているものは、０．１０ミクロン加工用のものである。しかしながら、当業者には理解頂けるように、本発明は特定の加工技術世代に限定されるものでも、以下に説明する何れの加工パラメータの特定の値に限定されるものでもない。
【００１６】
分離領域の形成
図１Ａから図１Ｆは、基板上に分離領域を形成する周知のＳＴＩ法を示している。図１Ａには、Ｐ型が好ましく、当技術では周知の半導体基板１０（又は半導体井戸）の上面図を示している。基板上には第１及び第２の材料の層１２、１４を形成する（例えば、成長又は堆積させる）。例えば、第１層１２は二酸化珪素（以下、酸化物）で、これを、基板１０上に酸化又は酸化物堆積（例えば、化学蒸着即ちＣＶＤ法）の様な周知の技術で、厚さ約５０Åから１５０Åに形成する。窒素ドープされた酸化物又は他の絶縁誘電体を使用してもよい。第２層１４は、例えば窒化珪素（以下、窒化物）で、これを酸化物層１２の上に、望ましくはＣＶＤ又はＰＥＣＶＤ法で、厚さ約１０００Åから５０００Åに形成する。図１Ｂは、出来上がった構造の断面図を示している。
【００１７】
第１及び第２層１２／１４が形成されると、適したフォトレジスト材料１６が窒化物層１４上に塗布され、図１Ｃに示すようにＹ方向又は列方向に伸びる或る一定の領域（ストライプ１８）からフォトレジスト材料を選択的に除去するために、マスキング工程が行われる。フォトレジスト材料１６が除去された箇所では、露出した窒化物層１４と酸化物層１２が、標準的なエッチング技術（例えば、異方性窒化物及び酸化物／誘電体エッチング処理）を使って、ストライプ１８状にエッチング除去され、構造内にトレンチ２０が形成される。隣接するストライプ１８の間の距離Ｗは、使用される加工処理の最小リソグラフィー造形と同じほどに小さくできる。次いで、シリコンエッチング処理を用いて、図１Ｄに示すように、トレンチ２０をシリコン基板１０の中に掘り下げていく（例えば、約５００Åから数ミクロンの深度まで）。フォトレジスト１６が除去されない箇所では、窒化物層１４と酸化物層１２が維持される。図１Ｄに示す加工後の構造は、この時点では、活性領域２２と分離領域２４が交錯した構造を成している。
【００１８】
構造には更に加工が施され、残りのフォトレジスト１６が除去される。その後、二酸化ケイ素の様な絶縁材料が厚い酸化物層を堆積させることによりトレンチ２０内に形成され、次いで化学機械研磨即ちＣＭＰエッチングが施され（窒化物層１４をエッチング・ストップとして使用）、図１Ｅに示すように、トレンチ２０内の酸化物ブロック２６以外の酸化物層が除去される。その後、残りの窒化物層及び酸化物層１４／１２が窒化物／酸化物エッチング処理を使って除去され、その結果、図１Ｆに示すように、分離領域２４に沿って伸張するＳＴＩ酸化物ブロック２６が残される。
【００１９】
上記ＳＴＩ分離法は、分離領域２４を形成する好適な方法である。しかしながら、周知のＬＯＣＯＳ分離法（例えば、リセスＬＯＣＯＳ、ポリバッファ式ＬＯＣＯＳなど）を代わりに用いてもよく、その場合は、トレンチ２０が基板内へ伸張するわけではなく、絶縁材料が基板表面上のストライプ領域１８に形成される。図１Ａから図１Ｆは、基板のメモリセル配列領域を示しており、メモリセルの列が、分離領域２４で分離されている活性領域２２内に形成されることになる。なお、基板１０は、メモリセル配列領域に形成されたメモリセルを作動させるために使用されることになる制御回路が形成される少なくとも１つの周辺領域２８も含んでいる点に留意されたい。好適にも、上記の同じＳＴＩ又はＬＯＣＯＳ処理中に、周辺領域２８にも分離ブロック２６が形成される。
【００２０】
メモリセルの形成
図１Ｆに示す構造には、更に以下のように加工が施される。図２Ａから図２Ｑは、図１Ｆの断面に直交する方向から見た（図１Ｃ及び図１Ｆの２Ａ−２Ａ線に沿う）活性領域２２の構造の断面図を示し、図３Ａから図３Ｑは、周辺領域２８の構造の断面図を示しており、本発明の加工における次の工程が両方の領域で同時に行われる。
【００２１】
先ず、絶縁層３０（酸化物又は窒化物ドープされた酸化物が望ましい）が、図２Ａ及び図３Ａに示すように、基板１０上に形成される。基板１０の活性領域部分は、メモリデバイスのセル配列部分を周辺領域２８に対してより独立して制御できるようにするため、この時点でドープされる。このようなドーピングは、しばしばＶt注入又はセル井戸注入と呼ばれ、当技術では周知である。この注入時、周辺領域は、構造全体を覆って堆積させ基板のメモリセル配列領域だけから除去されたフォトレジスト層で保護されている。
【００２２】
次に、窒化物などの硬いマスク材料３２の厚い層が酸化物層３０上に形成される（例えば、厚さ３５００Åまで）。窒化物層３２上にフォトレジスト（マスキング）材料を塗布し、次いでマスキング工程を行ってフォトレジスト材料を選択された平行なストライプ領域から除去することにより、窒化物層３２内に複数の平行な第２トレンチ３４が形成される。異方性窒化物エッチングを用いて、このストライプ領域の窒化物層３２の露出した部分を除去すると、酸化物層３０へ下向きに伸張し酸化物層３０を露出する第２トレンチ３４が残る。フォトレジストを除去した後、異方性酸化物エッチングを用いて、酸化物層３０の露出した部分を取り除き、第２トレンチ３４を基板１０まで下に伸張させる。次に、シリコン異方性エッチング処理を用いて、第２トレンチ３４を、各活性領域２２において基板１０内へと下に伸張させる（例えば、造形約１個分の深度まで、例えば０．１５ｕｍ技術では約５００Åから数ミクロンまで）。或いは、フォトレジストは、トレンチ３４が基板１０内へと形成された後、除去してもよい。加工後の活性／周辺領域２２／２８を図２Ｂ／３Ｂに示している。
【００２３】
次に、第２トレンチ３４内の露出したシリコンに沿って絶縁材料３６の層を（望ましくは、熱酸化又はＣＶＤ酸化処理を用いて）形成するが、これが第２トレンチ３４の底部及び下部側壁となる（例えば、厚さ６０Åから１５０Åまで）。次に、構造を覆って第２トレンチ３４を埋めるポリシリコンの厚い層３８（以後、ポリ）を形成する。ポリ層３８は、イオン注入、又は現場ドープ・ポリ処理により、ドープされる（例えば、ｎ＋）。加工後の活性／周辺領域２２／２８を図２Ｃ／３Ｃに示している。
【００２４】
ポリ・エッチング処理（例えば、窒化物層３２をエッチング・ストップとして使用したＣＭＰ処理）を用いて、ポリ層を、ポリシリコン３８のブロック４０を除いて除去し、その部分はそのまま第２トレンチ内に残される。次いで、制御されたポリ・エッチングを使ってポリブロック４０の高さを低くするが、その際ポリブロック４０の上面は、図２Ｄ／３Ｄに示すように、基板の表面よりも上にあり、分離領域２４のＳＴＩブロック２６の上面よりも下にある。
【００２５】
次に、図２Ｅに示すように、ポリブロック４０の上面に（第２トレンチの側壁に隣接して）傾斜部４２を作るため、再度随意的にポリ・エッチングを行う。次いで、傾斜部分４２の先端を成形又は際立たせるために熱酸化処理を行い、図２Ｆに示すように、ポリブロック４０の露出した表面を酸化する（上に酸化物層４６を形成する）。次に、第２トレンチ３４の側壁に沿って酸化物スペーサ４８を形成する。スペーサの形成は当技術では周知であり、構造の輪郭を覆って材料を堆積させることを含んでおり、これに続いて異方性エッチング処理を行い、それにより材料を構造の水平面から除去するが、一方で（丸みを帯びた上面を有する）構造の縦方向に向いた面では材料は大部分そのまま残る。構造上に酸化物を（例えば、３００Åから１０００Åの厚さ）堆積させ、次いで異方性酸化物エッチングを行うことにより、スペーサ４８が形成される。酸化物エッチングにより、第２トレンチ３４それぞれの酸化物層４６の中央部分も除去される。周辺領域２８は影響を受けずそのまま残る。加工後の活性／周辺領域２２／２８を図２Ｇ／３Ｇに示している。
【００２６】
次に、異方性ポリ・エッチングを何らかの酸化物エッチング（トレンチ３４に沿ってＳＴＩ酸化物の高さを調整するためのエッチング）と組み合わせて実施し、酸化物スペーサ４８で保護されていないポリブロック４０の中央部分を除去すると、図２Ｈに示すように、第２トレンチ３４それぞれに１対の相対するポロブロック４０ａが残る。次に、絶縁層の堆積と異方性エッチバック処理を用いて、第２トレンチ３４内側のポリブロック４０ａの露出した側面に沿って絶縁層５０を形成する。絶縁材料は、どの様な絶縁材料でもよい（例えば、ＯＮＯ、即ち酸化物／窒化物／酸化物、又は他の高誘電体材料）。望ましくは、絶縁材料を酸化物にして、酸化物の堆積／エッチング処理により酸化物スペーサ４８の厚みも増すようにし、結果的に、図２Ｉ／３Ｉに示すように、各第２トレンチ３４の底部の酸化物層３６の露出した部分が除去され基板が露出するようにする。
【００２７】
適したイオン注入は、基板がＰ型かＮ型かで違うが、砒素、リン、ホウ素、及び／又はアンチモン（そして恐らくはアニール）を含んでおり、このイオン注入を構造の表面に亘って施し、露出した基板部分の第２トレンチ３４の底部に第１（ソース）領域５２を形成する。ソース領域５２は、第２トレンチ３４と自己整列し、基板の第１導電型式（例えばＰ型）とは異なる第２導電型式（例えばＮ型）を有する。イオンは窒化物層３２に何ら大きな影響を与えない。加工後の活性／周辺領域２２／２８を図２Ｊ／３Ｊに示している。
【００２８】
ポリ堆積工程並びにその後のポリＣＭＰエッチング（エッチングストップとして窒化物層３２を使用）を用いて、図２Ｋに示すように第２トレンチ３４をポリブロック５４で満たす。次いで窒化物エッチングを行って窒化物３２を除去し、ポリブロック４０ａの上縁部を露出させる。次に、熱酸化と酸化物堆積の一方又は両方により、ポリブロック４０ａの露出した上縁部上にトンネル酸化物層５６を形成する。この酸化物形成工程により、ポリブロック５４の露出した上面上にも酸化物層５８が形成されると共に、恐らくは基板１０上の酸化物層３０も厚みを増すことになる。この時点で、活性領域２２をマスキングすることにより、周辺領域２８に随意的Ｖt注入を実施してもよい。加工後の活性／周辺領域２２／２８を図２Ｌ／３Ｌに示す。
【００２９】
酸化物層３０は、活性領域内のメモリセル及び周辺領域内の制御回路の両方に対してゲート酸化物として働く。各デバイス毎に、ゲート酸化物の厚さによってその最大動作電圧が決まる。従って、制御回路の幾つかがメモリセル又は制御回路の他のデバイスと異なる電圧で作動するのが望ましい場合、ゲート酸化物３２の厚さを加工中のこの時点で変更する。限定ではなく一例を挙げると、フォトレジスト６０を構造上に形成し、次いで、周辺領域のフォトレジスト部分を選択的に除去するためのマスキング工程を行い、酸化物層３０の部分を露出させる。酸化物層３０の露出した部分は、図２Ｍ／３Ｍに示すように、（例えば、制御されたエッチングを用いて）肉薄にし、又は（例えば、酸化物エッチング及び酸化物堆積で）所望の厚さの酸化物層３０ａに置き換えられる。
【００３０】
フォトレジスト６０の除去後、ポリ堆積工程を使って、構造上に（例えば、約５００Åから３００Åの厚さの）ポリ層６２を形成する。次にフォトレジスト堆積及びマスキング工程が続き、図２Ｎ／３Ｎに示すように、周辺領域２８のポリ層上にフォトレジスト６４のブロックを形成する。次いで、異方性ポリ・エッチングを用いて、（周辺領域２８の）フォトレジストブロック６４の下のポリブロック６６、及び（活性領域２２の）酸化物スペーサ４８に隣接するポリスペーサ６８を除き、ポリ層６２を除去する。適したイオン注入（及びアニール）を使って、領域内のデバイス用として、基板活性領域に第２（ドレイン）領域７０と基板周辺領域２８にソース・／ドレイン領域７２／７４を形成する。加工後の活性／周辺領域２２／２８を図２Ｏ／３Ｏに示す。
【００３１】
次いでフォトレジストブロック６４が除去された後、絶縁材料堆積と異方性エッチング（例えば、窒化物又は酸化物）により絶縁スペーサ７６が形成され、ポリスペーサ６８、酸化物スペーサ４８、及びポリブロック６６に当たるように設けられる。次いで金属蒸着工程を行い、タングステン、コバルト、チタニウム、ニッケル、プラチナ、又はモリブデンの様な金属を活性領域及び周辺領域２２／２８上に堆積させる。次に、構造をアニール処理し、高温の金属が流れてポリスペーサ６８とポリブロック６６の露出した上部に浸透し、そこに金属化ポリシリコン７８（ポリサイド）の導電層を形成するようにする。残りの構造部分に堆積した金属を、金属エッチング処理で取り除く。加工後の活性／周辺領域２２／２８を図２Ｐ／３Ｐに示している。
【００３２】
その後、構造全体を覆ってＢＰＳＧ又は酸化物の様な絶縁材料８０を形成する。ドレイン領域７０／７４上のエッチング区域を画定するためにマスキング工程を行う。絶縁材料８０は、ドレイン領域７０／７４へと下に伸びる接点孔を作るために、マスクされた領域で選択的にエッチングされる。次に接点孔には導電体金属（例えば、タングステン）が充填され、ドレイン領域７０／７４と電気的に接続された金属接点部８２が形成される。絶縁材料８０上に金属マスキングを施すことにより、ドレイン線接点部８４／８６（例えば、アルミニウム、銅など）を、活性及び周辺領域２２／２８それぞれに加えて、各活性領域２２内の全ての接点８２（従って全てのドレイン領域７０）を一体に接続し、周辺領域２８内の複数のドレイン領域７４を一体に接続する。最終的な活性領域メモリセル構造を図２Ｑに示し、最終的な周辺領域制御回路構造を図３Ｑに示す。
【００３３】
図２Ｑに示すように、本発明の加工処理では、メモリセルがポリブロック５４の各側に形成されたミラー形状のメモリセルの対が形成される。メモリセル毎に、第１及び第２領域５２／７０が、それぞれソース領域とドレイン領域を形成する（しかしながら、当業者には承知のように、ソースとドレインは動作時には入切り替わることがある）。ポリブロック４０ａは浮遊ゲートを構成し、ポリスペーサ６８は制御ゲートを構成する。各メモリセル毎のチャネル領域９０は、基板の表面部分に画定され、ソースとドレイン５２／７０の間に存在する。各チャネル領域９０は、略直角に接合された２つの部分を含んでおり、その第１（垂直方向）部分９２は充填された第２トレンチ３４の垂直壁に沿って伸張し、第２（水平方向）部分９４は充填された第２トレンチ３４の側壁とドレイン領域７０の間に伸張している。メモリセルの各対は、充填された第２トレンチ３４の下に配置されポリブロック５４と電気的に接触している共通のソース領域５２を共有している。同様に、各ドレイン領域７０は、メモリセルの別々のミラーセットの隣接するメモリセル同士の間に共有されている。
【００３４】
図４は、ビットライン８４とドレイン領域７０の間の相互接続、並びに活性領域と分離領域２２／２４の両方を横切って伸張する制御（ワード）線として連続的に形成されている制御ゲート６８を示す加工後の構造の上面図である。上記加工では、分離領域２４を横切って伸張するソース領域５２は作られない（これは、深部注入により、又はイオン注入前に第２トレンチ３４の分離領域部分からＳＴＩ絶縁材料を除去することにより容易に行える）。しかしながら、ポリブロック５４（ソース領域５２と電気的に接触している）は、分離領域を横切って隣接する活性領域まで連続的に形成され、ソースラインを成し、各ソースラインは対になったメモリセルの各行毎にソース領域５２の全てと一体に電気的に接続している。
【００３５】
浮遊ゲート４０ａは、第２トレンチ３４内に配置され、各浮遊ゲートは、チャネル領域の縦部分９２の１つ、ソース領域５２の１つ、及びポリブロック５４の１つに面し、且つそれらから絶縁されている。各浮遊ゲート４０ａは、基板表面の上方に伸張し制御ゲート６８の１つに面し且つこれから絶縁されている縁部９６で終端している上側部分を含んでおり、而して、酸化物層５６を通るファウラー−ノルトハイム・トンネル用の経路を提供している。ポリブロック５４は、それぞれ浮遊ゲート４４ａに沿って伸張し、且つそれらから（酸化物層５０で）絶縁されており、その間の電圧結合の強化を図っている。何れの制御ゲートと何れの浮遊ゲートの間でも垂直方向の重なりは最大でも部分的にすることが重要であり、そうすると、相互間の過剰な容量結合によって以下に説明するメモリセルの動作が妨げられることはない。これは、制御ゲートと浮遊ゲートの間に少しでも垂直方向の重なりがあると、制御ゲートは浮遊ゲートと（垂直方向に）完全に重なるだけ（水平方向に）伸張することはないことを意味している。
【００３６】
メモリセルの動作
メモリの動作についてこれより説明する。このようなメモリの動作及び動作理論については米国特許第５，５７２，０５４号にも記載されており、その開示内容を、浮遊ゲートと制御ゲートを有する不揮発性メモリセルの動作及び動作理論、浮遊ゲート対制御ゲートのトンネル効果、及びこれにより形成されたメモリセルの配列に関する参考文献として本願に援用する。
【００３７】
初めに、所与の活性領域２２内の選択されたメモリセルを消去するために、接地電位をそのソース５２とドレイン７０の両方に印加する。正の高電圧（例えば、＋７から＋１５ボルト）を制御ゲート６８に印加する。浮遊ゲート４０ａの電子は、ファウラー−ノルトハイムのトンネル機構により誘導されて、浮遊ゲート４０ａの上端から（主に縁部９６から）酸化物層５６を通り制御ゲート６８まで進むので、浮遊ゲート４０ａが正の電荷を帯びることになる。トンネル効果は縁部９６が鋭利なことにより強化される。なお、制御ゲート６８は、それぞれ、連続した制御（ワード）線として活性及び分離領域を横切って伸張しているので、各活性領域内の１つのメモリセルが同時に「消去」される。
【００３８】
選択されたメモリセルをプログラムする場合は、そのドレイン領域７０に低電圧（例えば０．５から２．０Ｖ）を印加する。ＭＯＳ構造の閾値電圧に近い正電圧レベル（ドレインノード７０より約＋０．２から１ボルト高い程度）が、その制御ゲート６８に印加される。正の高電圧（例えば、５から１０ボルト程度）がそのソース領域５２に印加される。浮遊ゲート４０は、ソース領域５２と同じ電圧電位であるポリブロック５４に高容量結合されているので、浮遊ゲート４０は＋４から＋８ボルト程度の電圧電位に「遭遇」する。これにより、基板１０に深い空乏領域２５０が形成される。更に、浮遊ゲート４０の電圧は制御ゲート６８の電圧よりも高いので、図１０Ｃに示すように、磁力線が浮遊ゲート４０から制御ゲート６８へと放射される。更に、制御ゲート６８には正電圧が印加されるので、基板１０には逆転層２８０が形成される。逆転層２８０はドレイン領域７０に繋がっている。すると、プログラム電子の流れ（周知のように、電流は電子の流れと逆方向に流れる）がドレイン領域７０に発生する。電子は逆転層２８０を通ってピンンチオフ点２９５に到る。ピンチオフ点２９５は空乏領域２５０に又はその内側にあるが、このピンチオフ点２９５で、電子は浮遊ゲート４０からの磁力線により加速される。図１０Ｃから分かるように、浮遊ゲート４０から制御ゲート６８に向けて磁力線４０が発生するので、電子は磁力線の全体的方向と同じ方向に単純に加速される。電子は、加速されてエネルギーを得るので、十分なエネルギーを持った電子が絶縁層３６を横切って浮遊ゲート４０に注入されることになる。従って、先行技術によるプログラミング機構とは違って、空乏領域２５０の電子は、浮遊ゲート４０の全体的方向に運動量成分を発生させるための散乱を必要としない。事実、散乱は、ピンチオフ点２９５からの電子に実際には浮遊ゲート４０に向かう方向の運動量とエネルギーを失わせるので、望ましくない。この様に、本発明のプログラミング機構では、空乏領域の電子は、散乱が殆ど或いは全くない状態で、加速されて浮遊ゲート４０に注入される。
【００３９】
選択されなかったメモリセルについては、選択されたメモリセルを含んでいないメモリセル行／列のソース／ドレイン領域５２／７０及び制御ゲートに、低い又は接地電位が印加される。従って、選択された行と列のメモリセルしかプログラムされない。
【００４０】
浮遊ゲート４０ａに対する電子の注入は、浮遊ゲート４０ａの電荷の減少が、熱い電子を生成するための垂直チャネル領域部分９２に沿う高い表面電位を維持できなくなるまで継続する。この時点で、浮遊ゲート４０ａの電子即ち負の電荷が、ドレイン領域７０から浮遊ゲート４０ａへの電子の流れを低下させることになる。
【００４１】
最終的には、選択されたメモリセルを読み出すために、そのソース領域５２に接地電位が印加される。読取電圧（例えば、０．５から２ボルトまで）がそのドレイン領域７０に印加され、約１から４ボルト（装置の電源電圧により異なる）が制御ゲート６８に印加される。浮遊ゲート４０ａが正に帯電している場合（即ち、浮遊ゲートが電子を放出している場合）には、（浮遊ゲート４０ａに直接隣接している）垂直チャネル領域部分９２がオンになる。制御ゲート６８が読取電位まで上がると、（制御ゲート６８に直接隣接している）水平チャネル領域部分９４もオンになる。こうして、チャネル領域９０全体がオンになり、電子がソース領域５２からドレイン領域７０に流れるようになる。この感知された電流が「１」の状態となる。
【００４２】
一方、浮遊ゲート４０ａが負に帯電している場合、垂直チャネル領域部分９２は弱くオンになるか全面的に閉止されるかの何れかとなる。制御ゲート６８とドレイン領域７０が読取電位まで上がっても、電流は、垂直チャネル領域部分９２を通って殆ど又は全く流れない。この場合、電流は「１」状態に比較して非常に低いか、又は電流が一切存在していないかの何れかである。この様にして、メモリセルは感知され「０」の状態でプログラムされる。選択されていない列及び行のソース／ドレイン領域５２／７０と制御ゲート６８には接地電位が印加されるので、選択されたメモリセルだけが読取られる。
【００４３】
メモリセル配列は、当技術では周知の、従来型の行アドレスデコーディング回路、列アドレスデコーディング回路、感知増幅回路、出力バッファ回路、及び入力バッファ回路を含む周辺回路類を含んでいる。
【００４４】
本発明は、小型化され優れたプログラム効率を備えたメモリセル配列を提供する。ソース領域５２が基板１０の内部に埋め込まれ、第２トレンチ３４と自己整列するので、メモリセルのサイズを大幅に縮小でき、リソグラフィー生成時の制限、接点整列、及び接点の完全性により空間が無駄になることはない。各浮遊ゲート４０ａは、プログラム動作時のトンネル効果電子を受け取るため、及び読取動作時に垂直チャネル領域部分９２をオンにするために、基板内に形成された第２トレンチ３４に設けられた下側部分を有している。各浮遊ゲート４０ａは、更に、消去動作時のファウラー−ノルドハイム・トンネル効果のために、基板内に形成された第２トレンチから伸張し制御ゲートに面する縁部で終端している上側部分も有している。
【００４５】
プログラム効率は、本発明の方法では、浮遊ゲートから発生する磁力線により加速されている電子により、且つ電子に運動量又はエネルギーを失わせてしまう衝突イオン化が殆ど或いは全くないことによって、大幅に上がる。図１０Ａに示す先行技術における装置の推定されるプログラム効率（総電子数に対する注入電子の個数）は、約１／１０００と推定される。しかしながら、本発明では、プログラム効率は１０倍或いは１００倍にも改善され、殆ど全ての電子が浮遊ゲートに注入される。
【００４６】
本発明では、更に、各浮遊ゲート４０ａと、対応するソース領域５２との間には、ポリブロック５４（ソース領域５２に電気的に接続されている）を介して強化された電圧結合が存在する。同時に、浮遊ゲート４０ａと制御ゲート６８の間の電圧結合は比較的低い。更には、ソース領域５２とドレイン領域７０を垂直方向並びに水平方向に分離していることにより、セルのサイズに影響を及ぼすこと無く信頼性パラメータを容易に最適化することができる。
【００４７】
第１の代わりの実施形態
図５Ａから図５Ｊは、本発明のメモリセル配列を製作するための代わりの方法における活性領域２２内の構造の断面図を示している。この第１の代わりの加工は、図２Ａに示す構造で開始される。簡潔さを期して、上記第１の実施形態と共通している要素は同じ構成要素番号を使って示している。
【００４８】
厚い窒化物層３２（例えば、厚さ１０００から１０，０００Å）を酸化物層３０の上に形成する。窒化物層３２の上にフォトレジスト材料を塗布し、次いでマスキング工程を実施して選択された平行なストライプ領域からフォトレジスト材料を除去することにより、窒化物層３２内に平行な第２トレンチ３４を形成する。異方性窒化物エッチングを用いて、ストライプ領域内の窒化物層３２の露出した部分を除去し、酸化物層３０まで下向きに伸張して酸化物層３０を露出させる第２トレンチ３４を形成する。フォトレジスト層を除去した後、酸化物堆積工程及びその後の酸化物異方性エッチング工程により第２トレンチ３４内に酸化物スペーサ１０２を形成する。この酸化物エッチング工程中に、第２トレンチの底部中央の酸化物層３０の部分も除去され、下層の基板１０が露出する。加工後の構造を図５Ａに示している。
【００４９】
シリコン異方性エッチング処理を使って、第２トレンチ３４を、各活性領域２２において基板１０内へと下方に伸ばす（例えば、０．１５ｕｍ技術では、約５００Åから数ミクロンの深さまで）。基板１０内の第２トレンチ３４の幅は、基本的に酸化物スペーサ１０２の間の間隔となる。次いで、構造の表面に亘って適したイオン注入を（及び多分アニールも）行って、第２トレンチ３４の底部の露出した基板部分に第１（ソース）領域５２を形成する。ソース領域５２は、第２トレンチ３４と自己整列し、基板の第１導電型式（例えばＰ型）とは異なる第２導電型式（例えばＮ型）を有する。イオンは窒化物層３２には何ら大きな影響を与えない。加工後の構造を図５Ｂに示す。
【００５０】
次に、望ましくは熱酸化により、酸化物層１００を、（第２トレンチ３４の底部と下部側壁を形成している）露出したシリコン基板１０上に形成する（例えば、厚さは７０から１５０Å）。次に、構造を覆うように厚いポリ層を形成し、これによって第２トレンチ３４を充填する。窒化物層３２をエッチングストップとして使用し、ポリＣＭＰエッチング処理を使って、第２トレンチ３４にポリブロック５４が残るようにして、それ以外のポリ層を除去する。次いで制御されたポリ・エッチングを使って、ポリブロック５４の高さを窒化物層３２の上面より低くする。次に、ポリブロック５４上に（例えば、熱酸化で）随意的な酸化物層１０４を形成する。次いで、構造を覆って薄い窒化物層１０６を堆積させ、その後マスキング工程及び窒化物エッチングにより、酸化物層１０４とポリブロック５４を覆う部分以外の窒化物層１０６を除去する。これは、構造上にフォトレジストを堆積させ、その後、第２トレンチ３４内のフォトレジストだけが堆積した窒化物を覆って残るように、制御された露光を行うことによって実現できる。加工後の構造を図５Ｃに示す。
【００５１】
窒化物層１０６をマスクとして使用し、ドライ及び／又はウェット酸化物エッチングを使って酸化物スペーサ１０２を除去する。これに続き熱酸化処理を行い、ポリブロック５４の露出した側部と基板の露出した部分の上に酸化物層１０８を形成する。異方性酸化物エッチングを使って、基板上に形成されたばかりの酸化物層１０８を除去する。加工後の構造を図５Ｄに示す。
【００５２】
窒化物層３２と１０６をマスクとして使用し、シリコンエッチングを使って、第２トレンチ３４内の露出したシリコン基板を、ポリブロック５４の底部と同じ深さまで下向きにエッチングして除去する。追加的なイオン注入を（及び多分アニールも）使って、図５Ｅに示すように、第２トレンチ３４の下のソース領域５２を広げる。
【００５３】
次に、望ましくは酸化物のＣＶＤ蒸着により、第２トレンチの側壁上に（例えば厚さ７０から１５０Åの）絶縁層１１０を形成する。構造を覆って厚いポリ層を形成して第２トレンチ３４を充填し、その後、（窒化物層３２をエッチングストップとして使用する）ＣＭＰポリ・エッチングと、追加的なポリ・エッチングを行って、上面が分離領域２４内のＳＴＩ酸化物ブロック２６よりも低いポリブロック４０ａを形成する。次に、傾斜エッチング又は酸化を使って、ポリブロック４０ａの上面の縁部９６を鋭くする。次に、酸化物の堆積とエッチバック処理を使って、第２トレンチ３４の上部分を酸化物１１２で充填し、これによりポリブロック４０ａをシールして、第２トレンチ３４の上部に酸化物スペーサを作り出す。加工後の構造は図５Ｆに示しているが、各第２トレンチ内に、酸化物で取り囲まれシールされた３つのポリブロックが含まれている。ポリブロック５４はソース領域５２と電気的に接触しており、（ソース領域５２から絶縁されている）１対のポリブロック４０ａの間に配置されている。
【００５４】
制御された窒化物及び酸化物エッチングによって、窒化物層１０６と酸化物層１０４を除去し、その後、ポリ堆積とポリＣＭＰエッチバックを施すことにより、ポリブロック５４を随意的に伸ばすことができる。酸化処理を使ってポリブロック５４を覆う保護用酸化物層１１４を形成する前に、図５Ｇに示すように、随意的ポリ・エッチングを使ってポリブロック５４の新しい上面を下げてもよい。次に窒化物エッチングを使って窒化物層３２を除去する。次いで制御された酸化物エッチングを使って、露出した酸化物を約１０ないし数百オングストロームだけ掘り込み、その後、熱酸化処理を行って、酸化物層３０と１１４を再形成すると、ポリブロック４０ａの上面を取り囲む酸化物に凹みができる。加工後の構造を図５Ｈに示す。
【００５５】
ポリ堆積と異方性ポリ・エッチングを使って、酸化物スペーサ１１２に隣接するポリスペーサ６８を形成する。適したイオン注入（及びアニール）を用いて、基板内に第２（ドレイン）領域を形成する。次に、絶縁材料の堆積及び異方性エッチング（例えば、窒化物又は酸化物）により、絶縁スペーサ７６を形成し、ポリスペーサ６８に面して配置する。次いで、金属堆積工程を行い、タングステン、コバルト、チタニウム、ニッケル、プラチナ、又はモリブデンの様な金属を構造上に堆積させ、その状態でアニールして高温の金属がポリスペーサ６８の露出した上面部分に流れ込んで浸透し、その上にポリサイド７８が形成されるようにする。残りの構造の上に堆積した残りの金属は、金属エッチング処理によって取り除く。加工後の構造を図５Ｉに示す。
【００５６】
絶縁材料８０、金属接点８２、及びドレイン配線接点８４が、図２Ｑに関連して先に説明したように形成され、その結果図５Ｊに示す最終的な構造ができあがる。この実施形態の利点は、固体ソースライン・ポリブロック５４及びそれらとソース領域５２との電気的接点を容易に形成できることにある。更に、ポリブロック５４を使って、後で形成された浮遊ゲート・ポリブロック４０ａを分離することにより、浮遊ゲート間の短絡を容易に防止できるようになる。
【００５７】
第２の代わりの実施形態
図６Ａから図６Ｇ並びに図７Ａから図７Ｇは、本発明のメモリセル配列を製作するための第２の代わりの方法を示している。この第２の代わりの処理は、図２Ｂ及び３Ｂに示す構造で始まるが、窒化物層３２の下に酸化物層３０が形成されておらず、酸化物層３０はこの実施形態では随意のものである。図２Ｃに関連して先に説明した絶縁材料３６を形成した後、イオン注入を（及び多分アニールも）使って、第２トレンチ３４の底部の露出した基板部分に第１(ソース)領域５２を形成する。次いで、図６Ａ及び図７Ａに示すように、構造を覆って薄いポリ層１１８を形成する。ポリ層１１８は、イオン注入により、又は現場処理により、（例えばｎ＋）ドープしてもよい。ポリ層１１８の厚さは、望ましくは５０から５００Åであるが、最終的なメモリセルデバイス用の浮遊ゲートの最終的な厚さを決定付ける。
【００５８】
構造を覆って酸化物を形成し、続いて平坦化酸化物エッチング（例えば、窒化物層３２上のポリ層１１８の部分をエッチングストップとして使用したＣＭＰエッチング）を行い、第２トレンチ３４を酸化物ブロック１２０で充填する。これに続くポリ・エッチングで、ポリ層１１８の露出した部分（即ち、窒化物層３２上の部分）を除去する。次に酸化物エッチングを使って、酸化物ブロック１２０を、分離領域２４内のＳＴＩブロック２６上に残されたポリ層１１８部分と面一になるまで掘り込む（例えば、非活性領域内のポリ層１１８のＳＴＩブロック２６を覆っている部分を酸化物エッチングストップとして使用する）。加工後の活性／周辺領域構造を図６Ｂ／７Ｂに示す。
【００５９】
なお、ポリ層１１８の２つの異なる微細構成レベルに位置する２つの別々の部分を、先に説明したばかりの酸化物エッチング、ポリ・エッチング、酸化物エッチングでエッチングストップとして使用することに留意されたい。具体的には、図６Ａに示すように、ポリ層１１８はトレンチ３４の外側の窒化物層３２の上に形成された第１部分１１９ａを有している。図６Ｈは、図６Ａに示す第２トレンチ３４と同じ図であるが、活性領域２２ではなく分離領域２４のものである。図６Ｈに示すように、ポリ層１１８は、ＳＴＩブロック２６上に形成された第２部分１１９ｂを有している。この様に、ポリ層部分１１９ａは、ポリ層部分１１９ｂの微細構成レベルよりも高い微細構成レベルに設けられている。酸化物ブロック１２０を活性領域に形成するために、ポリ層部分１１９ａをエッチングストップとして使って第１の酸化物エッチングを行い、活性及び分離領域２２／２４両方で第２トレンチ３４をむらなく充填する。次の酸化物エッチングでは、ポリ層部分１１９ｂをエッチングストップとして使用して、活性領域では酸化物ブロック１２０の適切なレベルを設定し、分離領域２４ではポリ層１１８を完全に露出させる。
【００６０】
次いで、ポリ・エッチングを使用して、ポリ層１１８の露出した（即ち、活性領域では第２トレンチ３４の上側部分に沿う、そして分離領域２４ではＳＴＩブロック２６を覆っている）部分を除去する。その後、酸化処理を施して、ポリ層１１８の露出した端部上に酸化物ブロック１２２を形成する。次に、図６Ｃに示すように、第２トレンチの内側に、酸化物ブロック１２２を覆い、且つ酸化物ブロック１２０を部分的に覆うように、酸化物堆積とエッチバックにより、酸化物の様な誘電スペーサ１２４を形成する。再度酸化物エッチングを用いて、酸化物ブロック１２０の露出した中央部分を除去し（スペーサ１２４の間の部分で、酸化物エッチングにより高さが削られる）、第２トレンチ３４の中央部のポリ層１１８を露出させる。続けてポリ・エッチングと酸化物エッチングを行い、第２トレンチ３４の底部中央のポリ層１１８と酸化物層３６の露出部分を除去し、基板の部分を露出させる。加工後の構造を図６Ｄ／７Ｄに示す。
【００６１】
次に、窒化物（又は酸化物）を構造上に堆積させ、次いで異方性窒化物エッチングを行うことにより、第２トレンチ３４内側に誘電スペーサ１２５を形成する。次に、第２トレンチ３４を、図６Ｅに示すように、ポリ堆積及び（窒化物層３２をエッチングストップとする）ＣＭＰエッチバック処理を使って、ポリブロック５４で充填する。窒化物層３２を、窒化物エッチングを使って活性及び分離領域２２／２４及び周辺領域２８から除去する。次に、熱酸化、酸化物堆積の何れか又は両方により、ポリ層１１８の露出した上縁部の上にトンネル酸化物層５６を形成する。酸化物層３２がこの処理では先に形成されていないので、酸化物層５６は基板１０の露出した部分も覆うように広がる。この酸化物形成工程では、ポリブロック５４の露出した上面の上にも酸化物層５８が形成される。活性領域２２をマスキングすることにより、この時点で周辺領域２８に随意的なＶt注入を行ってもよい。加工後の活性／周辺領域２２／２８を図６Ｆ／７Ｆに示す。
【００６２】
次に、図２Ｍから図２Ｑに関連付けて先に説明した残りの処理工程を、図６Ｆと図７Ｆに示す構造に実施すると、結果的に、図６Ｇに示す最終的な活性領域メモリセル構造と、図７Ｇに示す最終的な周辺領域制御回路構造ができあがる。
【００６３】
図６Ｇに示すように、Ｌ字型のポリ層１１８が、各メモリセル毎の浮遊ゲートを構成している。各浮遊ゲート１１８は、近位端で一体に接合された一対の直交する細長い部分１１８ａ／１１８ｂを含んでいる。浮遊ゲート部分１１８ａは、第２トレンチ３４の基板側壁に沿って伸張し且つこれから絶縁されており、上側部分１１８ｃは基板表面上方に伸びている。浮遊ゲート部分１１８ｂは、第２トレンチ３４の底部基板壁に沿って伸張し且つこれから絶縁されている（即ち、ソース領域５２を覆って伸張し且つこれから絶縁されている）。制御ゲートスペーサ６８は、浮遊ゲートの上側部分１１８ｃに横方向に隣接し且つこれから絶縁されている第１部分と、上側部分１１８ｃを覆って配置され且つこれから絶縁されている第２部分を有している。浮遊ゲート部分１１８ｃは、遠位端が、制御ゲート６８に直接対面し且つこれから絶縁された縁部９６を有する薄い先端部分で終端しており、こうして、ファウラー−ノルドハイム・トンネル用の経路を、浮遊ゲート１１８と制御ゲート６８の間に形成している。
【００６４】
本発明の第２の代わりの実施形態は、小型化され優れたプログラム効率を備えたメモリセルを提供している。メモリセルのサイズは、ソール領域５２が基板１０の内側に埋め込まれ、トレンチ３４と自己整列しているので、リソグラフィー生成、接点整列、及び接点の完全性における制約で空間が無駄になることもなく、大幅に縮小することができる。浮遊ゲート１１８のチャネル領域９０の水平部分９４を「狙うこと」により、プログラム効率が大幅に高められる。本発明のＬ字型浮遊ゲート構成は、多くの利点をもたらす。浮遊ゲート部分１１８ａ／１１８ｂがポリ材料の薄層で製作されているので、その上部先端は細く、制御ゲート６８に対するファウラー−ノルドハイム・トンネル効果が高まる。トンネル効果の強化を目指して鋭利な縁部を形成するために、広範な熱酸化工程を行う必要はなくなる。各浮遊ゲート１１８と、対応するソース領域５２との間の電圧結合率も、水平方向の浮遊ゲート部分１１８ｂとソース領域５２とが接近した（薄い酸化層３６のみで分離されている）ことにより強化されている。浮遊ゲート部分１１８ａの浮遊ゲート上側部分１１８ｃの上部先端は、酸化物処理を使って形成されてはおらず、代わりにポリシリコンの薄層の堆積によって形成されているので、動作時のポリ空乏問題を防ぐために、より濃密にドープしたポリシリコンを使用することができる。更に、ソース領域５２とドレイン領域７０を垂直方向並びに水平方向にも分離したことにより、セルのサイズに影響を与えることなく、信頼性パラメータの最適化を容易行えるようになった。
【００６５】
なお、この実施形態では、浮遊ゲート１１８とソース領域５２の間の電圧結合が十分なので、ポリブロック５４との追加の電圧結合は、好ましいが、必要ではない。この実施形態のポリブロック５４は、主に、対になったメモリセルの各行の全てのソース領域５２を電気的に一体に接続する働きをする。従って、接点８２と同様の電気的接点が各ソース領域５２まで形成されている限り、ポリブロック５４は、この実施形態から省くこともできる。なお、各ポリブロック５４は、分離領域と交差する場合には、基板と短絡しないために、基板から絶縁する必要がある点にも留意されたい。これは、分離領域のＳＴＩブロック２６の深さを第２トレンチ３４の底よりも深くすることにより、又はＳＴＩブロック２６の材料が酸化物ブロック１２０の形成に使用された材料よりも確実にゆっくりとエッチングされるようにすることによって実現される。
【００６６】
第３の代わりの実施形態
図８Ａから図８Ｄ及び図９Ａから図９Ｄは、本発明のメモリセル配列を製作するための第３の代わりの方法を示している。この第３の代わりの加工は、図２Ｂ及び３Ｂに示す構造で始まる。図２Ｃに関連付けて先に説明した絶縁材料３６の形成後、イオン注入を（及び多分アニールも）使用して、第２トレンチ３４の底部の露出した基板部分に、第１（ソース）領域５２を形成する。次いで、構造上にポリシリコン層を形成し、その後、異方性ポリ・エッチングを行ってポリスペーサ１２６以外のポリ層を除去することにより、図８Ａ及び図９Ａに示すように、第２トレンチ３４内にポリスペーサ１２６を形成する。ポリスペーサは、高さが分離領域２４のＳＴＩブロック２６以上ではないことが望ましく（例えば、非活性領域のＳＴＩブロック２６をエッチングストップとして使用）、これにより全てのポリシリコンが分離領域から確実に除去される。
【００６７】
図８Ａ／９Ａの構造上に酸化物を形成し、その後、平坦化酸化物エッチング（例えば、窒化物層３２をエッチングストップとして使用したＣＭＰ）によりエッチングを施し、第２トレンチ３４を酸化物ブロック１２８で充填する。次に酸化物エッチングを使用して、酸化物ブロック１２８を（例えば、ポリスペーサ１２６を酸化物エッチングストップとして使用し）ポリスペーサ１２６の上面と面一になるように掘り下げる。次いで、図８に示すように、酸化物堆積とエッチバックを介して、第２トレンチ３４の内側とポリスペーサ１２６上に酸化物の様な誘電スペーサ１３０を形成する。ここで再度酸化物エッチングを使って、酸化物ブロック１２８と酸化物層３６の露出した中央部分を除去し（スペーサ１３０の間の部分で、酸化物エッチングにより高さが削られる）、基板部分を露出させる。加工後の構造を図８Ｃ／９Ｃに示す。
【００６８】
次に、図２Ｋから図２Ｑに関連付けて先に説明した残りの処理を、図８Ｃ及び図９Ｃに示す構造に施すと、その結果、図８Ｄに示す最終的な活性領域メモリセル構造と、図９Ｄに示す最終的な周辺領域制御回路構造ができあがる。この実施形態では、ポリスペーサ１２６が浮遊ゲートを構成し、この浮遊ゲートは酸化物５６を介して制御ゲート６８から絶縁されている。浮遊ゲートをスペーサとして形成することにより、処置工程の数及び／又は複雑さが低減される。浮遊ゲートスペーサ１２６は、それぞれ、制御ゲート６８と直接対面し且つこれから絶縁されている鋭利な縁部９６で終端しており、こうして、浮遊ゲート１２６と制御ゲート６８の間にファウラー−ノルドハイム・トンネル用の経路を提供している。
【００６９】
なお、本発明は、以上に説明しここに示した実施形態に限定されるものではなく、特許請求の範囲に述べる内容に当てはまる全ての変形を含むものである旨理解頂きたい。例えば、トレンチ２０／３４は、基板内にどの様な形状で伸張し終わっていてもよく、図に示す細長い矩形に限定されるものではない。更に、上記方法では、適切にドープされたポリシリコンをメモリセル形成に使用する導電材料として使用する例を説明しているが、当業者には自明のように、本開示及び特許請求の範囲において、「ポリシリコン」という用語は、不揮発性メモリセルの構成要素を形成するのに使用できるあらゆる適切な導電材料を指している。また、適切であればどの様な絶縁材でも、二酸化珪素又は窒化硅素の代わりに使用することができる。更に、エッチング特性が二酸化硅素（又は何れかの絶縁体）及びポリシリコン（又は何れかの導体）とは異なる適切な材料を、窒化ケイ素の代わりに使用してもよい。更に、請求項の内容から明らかなように、全ての方法段階は、説明又は請求項に記載の順序通りに実施する必要はなく、本発明のメモリセルを正しく形成できるのであればどの様な順序で実施してもよい。更に、上記発明は、均一にドープされたものとして示されている基板に形成されるように示されているが、メモリセル要素を、基板の他の部分とは異なる導電型式を有するようにドープされている基板の井戸領域に形成できることも、周知であり本発明で考慮している。最後に、絶縁材料又は導電性材料の単層を、そのような材料の複数の層として形成することも、またその逆も可能である。
【図面の簡単な説明】
【００７０】
【図１Ａ】分離領域を形成するための、本発明の方法の第１の工程に使用される半導体基板の上面図である。
【図１Ｂ】本発明の初期の加工工程を示す、図１Ａの１Ｂ−１Ｂ線に沿う構造の断面図である。
【図１Ｃ】図１Ｂの構造の、分離領域が画定される次の加工工程を示す構造の上面図である。
【図１Ｄ】構造に形成された分離トレンチを示す、図１Ｃの１Ｄ−１Ｄ線に沿う構造の断面図である。
【図１Ｅ】分離トレンチ内に材料の分離ブロックが形成された状態を示す、図１Ｄの構造の断面図である。
【図１Ｆ】分離領域の最終的構造を示す、図１Ｅの構造の断面図である。
【図２Ａ】本発明の浮遊ゲートメモリセルの不揮発性メモリ配列を形成する際の、半導体構造の加工工程を順に示している、図１Ｆの２Ａ−２Ａに沿う、半導体構造の断面図である。
【図２Ｂ】本発明の浮遊ゲートメモリセルの不揮発性メモリ配列を形成する際の、半導体構造の加工工程を順に示している、図１Ｆの２Ａ−２Ａに沿う、半導体構造の断面図である。
【図２Ｃ】本発明の浮遊ゲートメモリセルの不揮発性メモリ配列を形成する際の、半導体構造の加工工程を順に示している、図１Ｆの２Ａ−２Ａに沿う、半導体構造の断面図である。
【図２Ｄ】本発明の浮遊ゲートメモリセルの不揮発性メモリ配列を形成する際の、半導体構造の加工工程を順に示している、図１Ｆの２Ａ−２Ａに沿う、半導体構造の断面図である。
【図２Ｅ】本発明の浮遊ゲートメモリセルの不揮発性メモリ配列を形成する際の、半導体構造の加工工程を順に示している、図１Ｆの２Ａ−２Ａに沿う、半導体構造の断面図である。
【図２Ｆ】本発明の浮遊ゲートメモリセルの不揮発性メモリ配列を形成する際の、半導体構造の加工工程を順に示している、図１Ｆの２Ａ−２Ａに沿う、半導体構造の断面図である。
【図２Ｇ】本発明の浮遊ゲートメモリセルの不揮発性メモリ配列を形成する際の、半導体構造の加工工程を順に示している、図１Ｆの２Ａ−２Ａに沿う、半導体構造の断面図である。
【図２Ｈ】本発明の浮遊ゲートメモリセルの不揮発性メモリ配列を形成する際の、半導体構造の加工工程を順に示している、図１Ｆの２Ａ−２Ａに沿う、半導体構造の断面図である。
【図２Ｉ】本発明の浮遊ゲートメモリセルの不揮発性メモリ配列を形成する際の、半導体構造の加工工程を順に示している、図１Ｆの２Ａ−２Ａに沿う、半導体構造の断面図である。
【図２Ｊ】本発明の浮遊ゲートメモリセルの不揮発性メモリ配列を形成する際の、半導体構造の加工工程を順に示している、図１Ｆの２Ａ−２Ａに沿う、半導体構造の断面図である。
【図２Ｋ】本発明の浮遊ゲートメモリセルの不揮発性メモリ配列を形成する際の、半導体構造の加工工程を順に示している、図１Ｆの２Ａ−２Ａに沿う、半導体構造の断面図である。
【図２Ｌ】本発明の浮遊ゲートメモリセルの不揮発性メモリ配列を形成する際の、半導体構造の加工工程を順に示している、図１Ｆの２Ａ−２Ａに沿う、半導体構造の断面図である。
【図２Ｍ】本発明の浮遊ゲートメモリセルの不揮発性メモリ配列を形成する際の、半導体構造の加工工程を順に示している、図１Ｆの２Ａ−２Ａに沿う、半導体構造の断面図である。
【図２Ｎ】本発明の浮遊ゲートメモリセルの不揮発性メモリ配列を形成する際の、半導体構造の加工工程を順に示している、図１Ｆの２Ａ−２Ａに沿う、半導体構造の断面図である。
【図２Ｏ】本発明の浮遊ゲートメモリセルの不揮発性メモリ配列を形成する際の、半導体構造の加工工程を順に示している、図１Ｆの２Ａ−２Ａに沿う、半導体構造の断面図である。
【図２Ｐ】本発明の浮遊ゲートメモリセルの不揮発性メモリ配列を形成する際の、半導体構造の加工工程を順に示している、図１Ｆの２Ａ−２Ａに沿う、半導体構造の断面図である。
【図２Ｑ】本発明の浮遊ゲートメモリセルの不揮発性メモリ配列を形成する際の、半導体構造の加工工程を順に示している、図１Ｆの２Ａ−２Ａに沿う、半導体構造の断面図である。
【図３Ａ】本発明の浮遊ゲートメモリセルの不揮発性メモリ配列を形成する際の、半導体構造の加工工程を順に示している、半導体構造の周辺領域の断面図である。
【図３Ｂ】本発明の浮遊ゲートメモリセルの不揮発性メモリ配列を形成する際の、半導体構造の加工工程を順に示している、半導体構造の周辺領域の断面図である。
【図３Ｃ】本発明の浮遊ゲートメモリセルの不揮発性メモリ配列を形成する際の、半導体構造の加工工程を順に示している、半導体構造の周辺領域の断面図である。
【図３Ｄ】本発明の浮遊ゲートメモリセルの不揮発性メモリ配列を形成する際の、半導体構造の加工工程を順に示している、半導体構造の周辺領域の断面図である。
【図３Ｅ】本発明の浮遊ゲートメモリセルの不揮発性メモリ配列を形成する際の、半導体構造の加工工程を順に示している、半導体構造の周辺領域の断面図である。
【図３Ｆ】本発明の浮遊ゲートメモリセルの不揮発性メモリ配列を形成する際の、半導体構造の加工工程を順に示している、半導体構造の周辺領域の断面図である。
【図３Ｇ】本発明の浮遊ゲートメモリセルの不揮発性メモリ配列を形成する際の、半導体構造の加工工程を順に示している、半導体構造の周辺領域の断面図である。
【図３Ｈ】本発明の浮遊ゲートメモリセルの不揮発性メモリ配列を形成する際の、半導体構造の加工工程を順に示している、半導体構造の周辺領域の断面図である。
【図３Ｉ】本発明の浮遊ゲートメモリセルの不揮発性メモリ配列を形成する際の、半導体構造の加工工程を順に示している、半導体構造の周辺領域の断面図である。
【図３Ｊ】本発明の浮遊ゲートメモリセルの不揮発性メモリ配列を形成する際の、半導体構造の加工工程を順に示している、半導体構造の周辺領域の断面図である。
【図３Ｋ】本発明の浮遊ゲートメモリセルの不揮発性メモリ配列を形成する際の、半導体構造の加工工程を順に示している、半導体構造の周辺領域の断面図である。
【図３Ｌ】本発明の浮遊ゲートメモリセルの不揮発性メモリ配列を形成する際の、半導体構造の加工工程を順に示している、半導体構造の周辺領域の断面図である。
【図３Ｍ】本発明の浮遊ゲートメモリセルの不揮発性メモリ配列を形成する際の、半導体構造の加工工程を順に示している、半導体構造の周辺領域の断面図である。
【図３Ｎ】本発明の浮遊ゲートメモリセルの不揮発性メモリ配列を形成する際の、半導体構造の加工工程を順に示している、半導体構造の周辺領域の断面図である。
【図３Ｏ】本発明の浮遊ゲートメモリセルの不揮発性メモリ配列を形成する際の、半導体構造の加工工程を順に示している、半導体構造の周辺領域の断面図である。
【図３Ｐ】本発明の浮遊ゲートメモリセルの不揮発性メモリ配列を形成する際の、半導体構造の加工工程を順に示している、半導体構造の周辺領域の断面図である。
【図３Ｑ】本発明の浮遊ゲートメモリセルの不揮発性メモリ配列を形成する際の、半導体構造の加工工程を順に示している、半導体構造の周辺領域の断面図である。
【図４】本発明のメモリセル配列の上部平面図である。
【図５Ａ】本発明の半導体構造の第１の別の加工実施形態における工程を順に示している、図１Ｆの２Ａ−２Ａ線に沿う半導体構造の断面図である。
【図５Ｂ】本発明の半導体構造の第１の別の加工実施形態における工程を順に示している、図１Ｆの２Ａ−２Ａ線に沿う半導体構造の断面図である。
【図５Ｃ】本発明の半導体構造の第１の別の加工実施形態における工程を順に示している、図１Ｆの２Ａ−２Ａ線に沿う半導体構造の断面図である。
【図５Ｄ】本発明の半導体構造の第１の別の加工実施形態における工程を順に示している、図１Ｆの２Ａ−２Ａ線に沿う半導体構造の断面図である。
【図５Ｅ】本発明の半導体構造の第１の別の加工実施形態における工程を順に示している、図１Ｆの２Ａ−２Ａ線に沿う半導体構造の断面図である。
【図５Ｆ】本発明の半導体構造の第１の別の加工実施形態における工程を順に示している、図１Ｆの２Ａ−２Ａ線に沿う半導体構造の断面図である。
【図５Ｇ】本発明の半導体構造の第１の別の加工実施形態における工程を順に示している、図１Ｆの２Ａ−２Ａ線に沿う半導体構造の断面図である。
【図５Ｈ】本発明の半導体構造の第１の別の加工実施形態における工程を順に示している、図１Ｆの２Ａ−２Ａ線に沿う半導体構造の断面図である。
【図５Ｉ】本発明の半導体構造の第１の別の加工実施形態における工程を順に示している、図１Ｆの２Ａ−２Ａ線に沿う半導体構造の断面図である。
【図５Ｊ】本発明の半導体構造の第１の別の加工実施形態における工程を順に示している、図１Ｆの２Ａ−２Ａ線に沿う半導体構造の断面図である。
【図６Ａ】図２Ｂに示す半導体構造の第２の別の加工実施形態における工程を順に示している、半導体構造の断面図である。
【図６Ｂ】図２Ｂに示す半導体構造の第２の別の加工実施形態における工程を順に示している、半導体構造の断面図である。
【図６Ｃ】図２Ｂに示す半導体構造の第２の別の加工実施形態における工程を順に示している、半導体構造の断面図である。
【図６Ｄ】図２Ｂに示す半導体構造の第２の別の加工実施形態における工程を順に示している、半導体構造の断面図である。
【図６Ｅ】図２Ｂに示す半導体構造の第２の別の加工実施形態における工程を順に示している、半導体構造の断面図である。
【図６Ｆ】図２Ｂに示す半導体構造の第２の別の加工実施形態における工程を順に示している、半導体構造の断面図である。
【図６Ｇ】図２Ｂに示す半導体構造の第２の別の加工実施形態における工程を順に示している、半導体構造の断面図である。
【図６Ｈ】図２Ｂに示す半導体構造の第２の別の加工実施形態における工程を順に示している、半導体構造の断面図である。
【図７Ａ】図３Ｂに示す構造の第２の別の加工実施例における工程を順に示している、半導体構造の分離領域の断面図である。
【図７Ｂ】図３Ｂに示す構造の第２の別の加工実施例における工程を順に示している、半導体構造の分離領域の断面図である。
【図７Ｃ】図３Ｂに示す構造の第２の別の加工実施例における工程を順に示している、半導体構造の分離領域の断面図である。
【図７Ｄ】図３Ｂに示す構造の第２の別の加工実施例における工程を順に示している、半導体構造の分離領域の断面図である。
【図７Ｅ】図３Ｂに示す構造の第２の別の加工実施例における工程を順に示している、半導体構造の分離領域の断面図である。
【図７Ｆ】図３Ｂに示す構造の第２の別の加工実施例における工程を順に示している、半導体構造の分離領域の断面図である。
【図７Ｇ】図３Ｂに示す構造の第２の別の加工実施例における工程を順に示している、半導体構造の分離領域の断面図である。
【図８Ａ】図２Ｂに示す半導体構造の第３の別の加工実施形態における工程を順に示している、半導体構造の断面図である。
【図８Ｂ】図２Ｂに示す半導体構造の第３の別の加工実施形態における工程を順に示している、半導体構造の断面図である。
【図８Ｃ】図２Ｂに示す半導体構造の第３の別の加工実施形態における工程を順に示している、半導体構造の断面図である。
【図８Ｄ】図２Ｂに示す半導体構造の第３の別の加工実施形態における工程を順に示している、半導体構造の断面図である。
【図９Ａ】図３Ｂに示す構造の第３の別の加工実施形態における工程を順に示している、半導体構造の分離用領域の断面図である。
【図９Ｂ】図３Ｂに示す構造の第３の別の加工実施形態における工程を順に示している、半導体構造の分離用領域の断面図である。
【図９Ｃ】図３Ｂに示す構造の第３の別の加工実施形態における工程を順に示している、半導体構造の分離用領域の断面図である。
【図９Ｄ】図３Ｂに示す構造の第３の別の加工実施形態における工程を順に示している、半導体構造の分離用領域の断面図である。
【図１０Ａ】先行技術のフラッシュ型不揮発性メモリセル並びにそのプラグラミング機構の部分断面図である。
【図１０Ｂ】先行技術のＥＰＲＯＭ型不揮発性メモリセル並びにそのプラグラミング機構の部分断面図である。
【図１０Ｃ】本発明の不揮発性メモリセルの一部とそのプログラミン機構の部分断面図である。
【図１Ａ】
2005203801.tif 000003
【図１Ｂ】
2005203801.tif 000004
【図１Ｃ】
2005203801.tif 000005
【図１Ｄ】
2005203801.tif 000006
【図１Ｅ】
2005203801.tif 000007
【図１Ｆ】
2005203801.tif 000008
【図２Ａ】
2005203801.tif 000009
【図２Ｂ】
2005203801.tif 000010
【図２Ｃ】
2005203801.tif 000011
【図２Ｄ】
2005203801.tif 000012
【図２Ｅ】
2005203801.tif 000013
【図２Ｆ】
2005203801.tif 000014
【図２Ｇ】
2005203801.tif 000015
【図２Ｈ】
2005203801.tif 000016
【図２Ｉ】
2005203801.tif 000017
【図２Ｊ】
2005203801.tif 000018
【図２Ｋ】
2005203801.tif 000019
【図２Ｌ】
2005203801.tif 000020
【図２Ｍ】
2005203801.tif 000021
【図２Ｎ】
2005203801.tif 000022
【図２Ｏ】
2005203801.tif 000023
【図２Ｐ】
2005203801.tif 000024
【図２Ｑ】
2005203801.tif 000025
【図３Ａ】
2005203801.tif 000026
【図３Ｂ】
2005203801.tif 000027
【図３Ｃ】
2005203801.tif 000028
【図３Ｄ】
2005203801.tif 000029
【図３Ｅ】
2005203801.tif 000030
【図３Ｆ】
2005203801.tif 000031
【図３Ｇ】
2005203801.tif 000032
【図３Ｈ】
2005203801.tif 000033
【図３Ｉ】
2005203801.tif 000034
【図３Ｊ】
2005203801.tif 000035
【図３Ｋ】
2005203801.tif 000036
【図３Ｌ】
2005203801.tif 000037
【図３Ｍ】
2005203801.tif 000038
【図３Ｎ】
2005203801.tif 000039
【図３Ｏ】
2005203801.tif 000040
【図３Ｐ】
2005203801.tif 000041
【図３Ｑ】
2005203801.tif 000042
【図４】
2005203801.tif 000043
【図５Ａ】
2005203801.tif 000044
【図５Ｂ】
2005203801.tif 000045
【図５Ｃ】
2005203801.tif 000046
【図５Ｄ】
2005203801.tif 000047
【図５Ｅ】
2005203801.tif 000048
【図５Ｆ】
2005203801.tif 000049
【図５Ｇ】
2005203801.tif 000050
【図５Ｈ】
2005203801.tif 000051
【図５Ｉ】
2005203801.tif 000052
【図５Ｊ】
2005203801.tif 000053
【図６Ａ】
2005203801.tif 000054
【図６Ｂ】
2005203801.tif 000055
【図６Ｃ】
2005203801.tif 000056
【図６Ｄ】
2005203801.tif 000057
【図６Ｅ】
2005203801.tif 000058
【図６Ｆ】
2005203801.tif 000059
【図６Ｇ】
2005203801.tif 000060
【図６Ｈ】
2005203801.tif 000061
【図７Ａ】
2005203801.tif 000062
【図７Ｂ】
2005203801.tif 000063
【図７Ｃ】
2005203801.tif 000064
【図７Ｄ】
2005203801.tif 000065
【図７Ｅ】
2005203801.tif 000066
【図７Ｆ】
2005203801.tif 000067
【図７Ｇ】
2005203801.tif 000068
【図８Ａ】
2005203801.tif 000069
【図８Ｂ】
2005203801.tif 000070
【図８Ｃ】
2005203801.tif 000071
【図８Ｄ】
2005203801.tif 000072
【図９Ａ】
2005203801.tif 000073
【図９Ｂ】
2005203801.tif 000074
【図９Ｃ】
2005203801.tif 000075
【図９Ｄ】
2005203801.tif 000076
【図１０Ａ】
2005203801.tif 000077
【図１０Ｂ】
2005203801.tif 000078
【図１０Ｃ】
2005203801.tif 000079
【外国語明細書】
2005203801.tif 000080
2005203801.tif 000081
2005203801.tif 000082
2005203801.tif 000083
2005203801.tif 000084
2005203801.tif 000085
2005203801.tif 000086
2005203801.tif 000087
2005203801.tif 000088
2005203801.tif 000089
2005203801.tif 000090
2005203801.tif 000091
2005203801.tif 000092
2005203801.tif 000093
2005203801.tif 000094
2005203801.tif 000095
2005203801.tif 000096
2005203801.tif 000097
2005203801.tif 000098
2005203801.tif 000099
2005203801.tif 000100
2005203801.tif 000101
2005203801.tif 000102
2005203801.tif 000103
2005203801.tif 000104
2005203801.tif 000105
2005203801.tif 000106
2005203801.tif 000107
2005203801.tif 000108
2005203801.tif 000109
2005203801.tif 000110
2005203801.tif 000111
2005203801.tif 000112
2005203801.tif 000113
2005203801.tif 000114
2005203801.tif 000115
2005203801.tif 000116
2005203801.tif 000117
2005203801.tif 000118
2005203801.tif 000119
2005203801.tif 000120
2005203801.tif 000121
2005203801.tif 000122