(57)【要約】【課題】 所定周期におけるパルス幅に応じてコードを判定するコード判定方法及びコード判定装置に関し、コードを正確に、かつ、効率よく判定できるコード判定方法及びコード判定装置を提供することを目的とする。【解決手段】本発明は、入力信号の所定期間における第１の論理と第２の論理との割合に応じて１つのコードを判定するときに、入力信号を所定期間で分割された複数のビットを所定数のブロックにブロック分けし、所定数のブロック毎に各ブロックに含まれるビットの論理に基づいて各ブロックの論理を判定し、判定された所定数のブロックの論理に基づいて入力信号のコードを判定することを特徴とする。【選択図】図３
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【特許請求の範囲】
【請求項１】
入力信号の所定期間における第１の論理と第２の論理との割合に応じて１つのコードを判定するコード判定方法において、
入力信号を所定期間で分割された複数のビットを所定数のブロックにブロック分けするブロック分け手順と、
前記所定数のブロック毎に各ブロックに含まれるビットの論理に基づいて各ブロックの論理を判定するブロック論理判定手順と、
前記ブロック論理判定手順で判定された前記所定数のブロックの論理に基づいて前記入力信号のコードを判定するコード判定手順とを有することを特徴とするコード判定方法。
【請求項２】
前記ブロック論理判定手順は、前記複数のビットのうち予め選択された所定のビットの論理に基づいて前記ブロックの論理を判定することを特徴とする請求項１記載のコード判定方法。
【請求項３】
前記コード判定手順は、前記所定数のブロックのうち予め選択された所定のブロックの論理に基づいて前記コードを判定することを特徴とする請求項１又は２記載のコード判定方法。
【請求項４】
前記入力信号の前記第１の論理と前記第２の論理との間での反転回数に基づいて前記入力信号をコード判定するか否かを判定するエラー判定手順を有することを特徴とする請求項１乃至３のいずれか一項記載のコード判定方法。
【請求項５】
入力信号の所定期間における第１の論理と第２の論理との割合に応じて１つのコードを判定するコード判定方法において、
前記入力信号に含まれる前記第１の論理と前記第２の論理との間での反転回数を検出し、
前記反転回数に基づいて前記入力信号のコード判定するか否かを判定することを特徴とするコード判定方法。
【請求項６】
入力信号の所定期間における第１の論理と第２の論理との割合に応じて１つのコードを判定するコード判定装置において、
入力信号を所定期間で分割された複数のビットを所定数のブロックにブロック分けするブロック分け手段と、
前記所定数のブロック毎に各ブロックに含まれるビットの論理に基づいて各ブロックの論理を判定するブロック論理判定手段と、
前記ブロック論理判定手順で判定された前記所定数のブロックの論理に基づいて前記入力信号のコードを判定するコード判定手段とを有することを特徴とするコード判定装置。
【請求項７】
前記ブロック論理判定手段は、前記複数のビットのうち予め選択された所定のビットの論理に基づいて前記ブロックの論理を判定することを特徴とする請求項６記載のコード判定装置。
【請求項８】
前記コード判定手段は、前記所定数のブロックのうち予め選択された所定のブロックの論理に基づいて前記コードを判定することを特徴とする請求項６又は７記載のコード判定装置。
【請求項９】
前記入力信号の前記第１の論理と前記第２の論理との間での反転回数に基づいて前記入力信号をコード判定するか否かを判定するエラー判定手段を有することを特徴とする請求項６乃至８のいずれか一項記載のコード判定装置。
【請求項１０】
入力信号の所定期間における第１の論理と第２の論理との割合に応じて１つのコードを判定するコード判定装置において、
前記入力信号に含まれる前記第１の論理と前記第２の論理との間での反転回数を検出する反転回数検出手段と、
前記反転回数に基づいて前記入力信号のコード判定するか否かを判定するエラー判定手段とを有することを特徴とするコード判定装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はコード判定方法及びコード判定装置に係り、特に、所定周期におけるパルス幅に応じてコードを判定するコード判定方法及びコード判定装置に関する。
【背景技術】
【０００２】
電波時計は、時刻と周波数の標準となる標準電波を受信し、標準時刻を検出し、時計の表示時刻を調整するものである。この電波時計は、現在、掛置き時計や腕時計等に用いられている。
【０００３】
図９に電波時計のブロック図を示す。
【０００４】
電波時計１００は、主に、受信部１１１、計時部１１２、表示部１１３から構成されている（特許文献１参照）。
【０００５】
受信部１１１は、アンテナ１２１及び受信回路１２２から構成されており、アンテナ１２１で受信した標準電波を受信回路１２２で検波する。受信部１１１で検波された検波信号は、計時部１１２に供給される。
【０００６】
計時部１１２は、振動子１３１、計時回路１３２から構成されている。振動子１３１は、所定の周波数で発振を行い、その発振出力を計時回路１３２に供給する。計時回路１３２は、振動子１３１からの発振出力を分周して、時刻の歩進のタイミングを生成し、時刻の歩進を行う。計時回路１３２で歩進されている時刻情報は、表示部１１３に供給される。
【０００７】
表示部１１３は、ドライバ１４１及びディスプレイ１４２から構成されている。ドライバ１４１は、計時回路１３２から供給される時刻情報に基づいてディスプレイ１４２を駆動するための駆動信号を生成する。ディスプレイ１４２は、例えば、ＶＦＤ（vacuum fluoresce display）、ＬＣＤ（liquid crystal display）などから構成され、ドライバ１４１から供給される駆動信号に応じて駆動され、時刻を表示する。
【０００８】
〔標準電波〕
日本においては時間と周波数の標準、並びに協定世界時（ＵＴＣ）に基づく日本標準時（ＪＳＴ）を国内外に知らせるために、標準電波ＪＪＹが所定の送信局から送信されている。標準電波ＪＪＹは、周波数４０ｋＨｚ又は６０ｋＨｚの搬送波にタイムコードを重畳したものである。電波時計１００は、標準電波からタイムコードを検出することにより標準時刻を取得している。
【０００９】
標準電波に重畳されるタイムコードについて説明する。
図１０は標準電波の１秒に含まれるコードを説明するための図を示す。
【００１０】
タイムコードは、１周期６０秒で、１秒に１パルスの信号が含まれた構成とされている。パルス幅に応じてポジションマーカ「Ｐ」、符号「０」、「１」などのコードが表現されている。ポジションマーカ「Ｐ」は、図３（Ａ）に示すようにパルス幅が０．２ｓ±５ｍｓのパルスで表現される。また、符号「０」は、図３（Ｂ）に示すようにパルス幅が０．８ｓ±５ｍｓのパルスで表現される。さらに、符号「１」は、図３（Ｃ）に示すようにパルス幅が０．５ｓ±５ｍｓのパルスで表現される。
【００１１】
【特許文献１】特開２００２−１４１８３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかるに、電波時計で受信しようとする標準電波は波長が長いため、ノイズなどの影響を受け易い。よって、時刻情報を構成する“Ｐ”、“０”、“１”などのコードを検出する場合、誤検出が多く、受信が行われた場合でも異なる時刻に修正されてしまうなどの問題点があった。
【００１３】
本発明は、上記の点に鑑みてなされたもので、コードを正確に、かつ、効率よく判定できるコード判定方法及びコード判定装置を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明は、入力信号の所定期間における第１の論理と第２の論理との割合に応じて１つのコードを判定するときに、入力信号を所定期間で分割された複数のビットを所定数のブロックにブロック分けし、所定数のブロック毎に各ブロックに含まれるビットの論理に基づいて各ブロックの論理を判定し、判定された所定数のブロックの論理に基づいて入力信号のコードを判定することを特徴とする。
【００１５】
また、本発明は、複数のビットのうち予め選択された所定のビットの論理に基づいてブロックの論理を判定することを特徴とする。
【００１６】
さらに、本発明は、所定数のブロックのうち予め選択された所定のブロックの論理に基づいてコードを判定することを特徴とする。
【００１７】
さらに、本発明は、入力信号の第１の論理と第２の論理との間での反転回数に基づいて入力信号をコード判定するか否かを判定することを特徴とする。
【発明の効果】
【００１８】
本発明によれば、入力信号を所定期間で分割された複数のビットを所定数のブロックにブロック分けし、所定数のブロック毎に各ブロックに含まれるビットの論理に基づいて各ブロックの論理を判定し、判定された所定数のブロックの論理に基づいて入力信号のコードを判定することにより、ノイズをブロック中に丸め込むことができるため、ノイズの影響を低減でき、よって、精度良くコードを判定できる。
【００１９】
また、複数のビットのうち予め選択された所定のビットの論理に基づいてブロックの論理を判定することにより、ノイズの乗りやすいビットを判定から除外できるため、精度良くコードを判定できる。
【００２０】
さらに、所定数のブロックのうち予め選択された所定のブロックの論理に基づいてコードを判定することにより、ノイズの影響を受けやすいブロックをコード判定から除外できるため、精度良くコードを判定できる。
【００２１】
さらに、入力信号の第１の論理と第２の論理との間での反転回数に基づいて入力信号をコード判定から除外することにより、ノイズが多く、コードの判定が困難な入力信号を除去できるため、不要なコード判定を行わずに済み、効率よくコード判定を行え、また、誤った判定を低減できる。
【発明を実施するための最良の形態】
【００２２】
〔システム構成〕
図１は本発明の一実施例のブロック構成図を示す。
【００２３】
本実施例の計時装置１は、例えば、自動車に搭載する計時装置であり、受信部１１、計時部１２、表示部１３から構成される。受信部１１は、アンテナ２１、増幅回路２２、フィルタ２３、検波回路２４から構成される。アンテナ２１は、電波を受信し、電気信号に変換する。アンテナ２１で変換された電気信号は、増幅回路２２に供給される。
【００２４】
増幅回路２２は、アンテナ２１から供給された電気信号を増幅し、フィルタ２３に供給する。フィルタ２３は、増幅回路２２で増幅された信号から標準電波を含む周波数帯域の信号を通過させる。フィルタ２３を通過した信号は、検波回路２４に供給される。検波回路２４は、フィルタ２３を通過した信号から標準電波に応じた信号を検波する。検波回路２４で検波された検波信号は、計時部１２に供給される。
【００２５】
計時部１２は、計時回路３１、メモリ３２、発振回路３３から構成される。計時回路３１には、受信部１１から検波信号が供給されるとともに、メモリ３２、発振回路３３が接続されるとももに、端子Ｔacc、Ｔbが接続されている。
【００２６】
図２は計時回路３１の機能ブロック図を示す。
【００２７】
計時回路３１は、波形整形部３１１、コード判定部３１２、情報抽出部３１３、修正部３１４、計時時刻情報生成部３１５から構成される。
【００２８】
波形整形部３１１は、受信部１１から供給される検波信号をパルス状に波形整形する。波形整形部３１１で波形整形されたパルス信号は、コード判定部３１２に供給される。
【００２９】
コード判定部３１２は、本発明の主要部を構成しており、ＣＰＵあるいは、ロジックにより構成されており、波形整形部３１１から供給されたパルス信号の所定期間、１秒間におけるハイレベルとローレベルとの割合に応じてコード“Ｐ”、“０”、“１”の判定を行うとともに、エラー“Ｅ”判定を行う。コード判定部３１２で判定されたコードは、情報抽出部３１３に供給される。なお、コード判定部３１２での動作については後に説明する。
【００３０】
情報抽出部３１３は、コード判定部３１２から供給されたコードに基づいて標準時刻情報を抽出する。コード判定部３１２の処理については後で説明する。情報抽出部３１３で抽出された標準時刻情報は、修正部３１４に供給される。
【００３１】
修正部３１４は、情報抽出部３１３から供給された標準時刻情報をメモリ３２に記憶し、メモリ３２に記憶された複数の標準時刻情報から抽出された標準時刻情報の正常性を判定し、標準時刻情報が正常に受信された場合に、計時情報生成部３１５に標準時刻情報を供給し、計時時刻情報生成部３１５で生成されている計時時刻情報を標準時刻情報に修正する。
【００３２】
計時時刻情報生成部３１５には、発振回路３３から発振出力が供給されている。計時時刻情報生成部３１５は、発振回路３３からの発振出力をカウントして、計時時刻情報の歩進を行うとともに、修正部３１４からの指示に応じて計時時刻情報を標準時刻情報に修正可能とされている。計時時刻情報生成部３１５で生成された計時時刻情報は、表示部１３に供給される。
【００３３】
表示部１３は、ドライバ回路４１及びディスプレイ４２から構成されている。ドライバ回路４１には、計時回路３１から計時時刻情報が供給される。ドライバ回路４１は、計時回路３１から供給された計時時刻情報に基づいてディスプレイ４２を駆動するための駆動信号を生成する。ディスプレイ４２は、ＶＦＤ（vacuum fluoresce display）、ＬＣＤ（liquid crystal display）などから構成され、ドライバ回路４１から供給される駆動信号に応じて駆動され、計時時刻情報に応じた計時時刻を表示する。
【００３４】
〔コード判定部３１２の動作〕
次に、計時回路３１を構成するコード判定部３１２の動作について説明する。
【００３５】
図３はコード判定部３１２の処理フローチャートを示す。
【００３６】
コード判定部３１２は、ステップＳ１−１で１秒毎に波形整形部３１１からのパルス信号を３２分割する。コード判定部３１２は、以降の処理で、分割された各期間の状態を１ビットの情報として扱う。
【００３７】
コード判定部３１２は、ステップＳ１−２で３２ビットの状態が全てハイレベルか否かを判定する。コード判定部３１２は、ステップＳ１−２で３２ビット全てがハイレベルのときには、標準電波が受信状態にないと判定できるため、ステップＳ１−３でエラーと判定する。
【００３８】
また、コード判定部３１２は、ステップＳ１−２で３２ビットに少なくとも１ビットがローレベルである場合には、ステップＳ１−４で立下り回数が４回以上あるか否かを判定する。コード判定部３１２は、立下り回数が４回以上ある場合には、ノイズが多く、コード判定に用いることはできないと判断して、ステップＳ１−３でエラーと判定する。
【００３９】
さらに、コード判定部３１２は、ステップＳ１−４で立下り回数が４回未満場合には、コードの判定が可能であると判断して、ステップＳ１−５で３２ビットの情報をＡブロック、Ｂブロック、Ｃブロック、Ｄブロックの４つのブロックにブロック分けする。このとき、３２ビットのうち、第１〜第７ビットはＡブロック、第８〜第１６ビットはＢブロック、第１７〜第２５ビットはＣブロック、第２６〜第３２ビットはＤブロックにブロック分けされる。
【００４０】
コード判定部３１２は、ステップＳ１−６でＡブロック値判定処理を実行する。Ａブロック値判定処理は、第１〜第７ビットの各ビットの状態からＡブロックのブロック値を判定する処理である。また、コード判定部３１２は、ステップＳ１−７でＢブロック値判定処理を実行する。Ｂブロック値判定処理は、第８〜第１６ビットの各ビットの状態からＢブロックのブロック値を判定する処理である。
【００４１】
コード判定部３１２は、ステップＳ１−８でＣブロック値判定処理を実行する。Ｃブロック判定処理は、第８〜第２５ビットの各ビットの状態からＣブロックのブロック値を判定する処理である。また、コード判定部３１２は、ステップＳ１−９でＤブロック判定処理を実行する。Ｄブロック判定処理は、第２６〜第３２ビットの各ビットの状態からＤブロックのブロック値を判定する処理である。
【００４２】
次にコード判定部３１２は、ステップＳ１−１０で、Ａブロック、Ｂブロック、Ｃブロック、Ｄブロックの論理値からコードを判定する。
【００４３】
〔Ａブロック値判定処理〕
次に、ステップＳ１−６のＡブロック値判定処理について説明を行う。
【００４４】
図４はＡブロック値判定処理の処理フローチャートを示す。
【００４５】
コード判定部３１２は、Ａブロック値判定処理においては、まず、ステップＳ２−１でＡブロックを構成する第１〜第７ビットのうち第２〜第６ビットのビット値を抽出する。なお、第１ビット目及び第８ビット目は、ノイズなどの影響を受け易く、ビット値が不安定であるので、Ａブロック値の判定からは除外している。
【００４６】
次に、コード判定部３１２は、ステップＳ２−２で第２〜第６ビットのうち３ビット以上がハイレベルか否かを判定する。コード判定部３１２は、ステップＳ２−２で第２〜第６ビットのうち３ビット以上がハイレベルであると判定した場合には、ステップＳ２−３でＡブロックのブロック値をローレベルと判定する。また、コード判定部３１２は、ステップＳ２−２で第２〜第６ビットのうちハイレベルのビットが２ビット以下であると判定した場合には、ステップＳ２−４でＡブロック値をハイレベルと判定する。
【００４７】
以上により、Ａブロックのブロック値がハイレベル又はローレベルに決定される。
【００４８】
〔Ｂブロック値判定処理〕
次に、ステップＳ１−７のＢブロック値判定処理について説明を行う。
【００４９】
図５はＢブロック値判定処理の処理フローチャートを示す。
【００５０】
コード判定部３１２は、Ｂブロック値判定処理においては、まず、ステップＳ３−１でＢブロックを構成する第８〜第１６ビットのビット値を抽出する。次にコード判定部３１２は、ステップＳ３−２で第８〜第１６ビットのうち７ビット以上のビットがハイレベルか否かを判定する。
【００５１】
コード判定部３１２は、ステップＳ３−２で第８〜第１６ビットのうち７ビット以上のビットがハイレベルであると判定したときには、ステップＳ３−３でＢブロックのブロック値をローレベルと判定する。また、コード判定部３１２は、ステップＳ３−２で第８〜第１６ビットのうち６ビット以下のビットがハイレベルであると判定した場合には、ステップＳ３−４で第８〜第１６ビットのうち３ビット以上、６ビット以下のビットがハイレベルか否かを判定する。
【００５２】
コード判定部３１２は、ステップＳ３−４で第８〜第１６ビットのうち３ビット以上、６ビット以下のビットがハイレベルであると判定した場合には、ノイズなどの影響が大きく、判定が困難であると判断できるため、ステップＳ３−５でＢブロックのブロック値をエラーと判定する。また、コード判定部３１２は、ステップＳ３−４で第８〜第１６ビットのうちハイレベルのビットが３ビット以下であると判定した場合には、ステップＳ３−６でＢブロックのブロック値をハイレベルと判定する。
【００５３】
以上により、Ｂブロックのブロック値がハイレベル又はローレベルに決定される。
【００５４】
〔Ｃブロック値判定処理〕
次に、ステップＳ１−８のＣブロック値判定処理について説明を行う。
【００５５】
図６はＣブロック値判定処理の処理フローチャートを示す。
【００５６】
コード判定部３１２は、Ｃブロック値判定処理においては、まず、ステップＳ４−１でＣブロックを構成する第１７〜第２５ビットのビット値を抽出する。次にコード判定部３１２は、ステップＳ４−２で第１７〜第２５ビットのうち７ビット以上のビットがハイレベルか否かを判定する。
【００５７】
コード判定部３１２は、ステップＳ４−２で第１７〜第２５ビットのうち７ビット以上のビットがハイレベルであると判定した場合には、ステップＳ４−３でＣブロックのブロック値をローレベルと判定する。また、コード判定部３１２は、ステップＳ３−２で第１７〜第２５ビットのうち６ビット以下のビットがハイレベルであると判定した場合には、ステップＳ４−４で第１７〜第２５ビットのうち３ビット以上、６ビット以下のビットがハイレベルか否かを判定する。
【００５８】
コード判定部３１２は、ステップＳ４−４で第１７〜第２５ビットのうち３ビット以上、６ビット以下のビットがハイレベルであると判定した場合には、ノイズなどの影響が大きく、判定が困難であると判断できるため、ステップＳ４−５でＣブロックのブロック値をエラーと判定する。また、コード判定部３１２は、ステップＳ４−４で第１７〜第２５ビットのうちハイレベルのビットが３ビット以下であると判定した場合には、ステップＳ４−６でＣブロックのブロック値をハイレベルと判定する。
【００５９】
以上により、Ｃブロックのブロック値がハイレベル又はローレベルに決定される。
【００６０】
〔Ｄブロック値判定処理〕
次に、ステップＳ１−９のＤブロック値判定処理について説明を行う。
【００６１】
図７はＤブロック値判定処理の処理フローチャートを示す。
【００６２】
コード判定部３１２は、Ａブロック値判定処理においては、まず、ステップＳ５−１でＤブロックを構成する第２６〜第３２ビットのビット値を抽出する。
【００６３】
次に、コード判定部３１２は、ステップＳ５−２で第２６〜第３２ビットのうち３ビット以上がハイレベルか否かを判定する。コード判定部３１２は、ステップＳ５−２で第２６〜第３２ビットのうち３ビット以上がハイレベルと判定した場合には、ステップＳ５−３でＤブロックのブロック値をローレベルと判定する。また、コード判定部３１２は、ステップＳ５−２で第２６〜第３２ビットのうちハイレベルのビットが２ビット以下であると判定した場合には、ステップＳ５−４でＤブロック値をハイレベルと判定する。
【００６４】
以上により、Ｄブロックのブロック値がハイレベル又はローレベルに決定される。
【００６５】
〔コード判定処理〕
次に、ステップＳ１−１０のコード判定処理について説明する。
【００６６】
図８はコード判定処理の処理フローチャートを示す。
【００６７】
コード判定部３１２は、コード判定処理においては、まず、ステップＳ６−１でＡブロックのブロック値ＶA、Ｂブロックのブロック値ＶB、Ｃブロックのブロック値ＶCを取り込む。次にコード判定部３１２は、ステップＳ６−２で、Ａブロックのブロック値ＶAがハイレベル（Ｈ）、すなわち、（ＶA＝Ｈ）、かつ、Ｂブロックのブロック値ＶBがローレベル（Ｌ）、すなわち、（ＶB＝Ｌ）、かつ、Ｃブロックのブロック値ＶCがローレベル（Ｌ）又はエラー（Ｅ）、すなわち、（ＶC＝ＬorＥ）であるか否かを判定する。
【００６８】
コード判定部３１２は、ステップＳ６−２で、（ＶA＝Ｈ）＆（ＶB＝Ｌ）＆（ＶC＝ＬorＥ）であると判定した場合には、ステップＳ６−３でその期間のコードは“Ｐ”であると判定する。また、コード判定部３１２は、ステップＳ６−２で、（ＶA＝Ｈ）＆（ＶB＝Ｌ）＆（ＶC＝ＬorＥ）でなはいと判定した場合には、ステップＳ６−４でＡブロックのブロック値ＶAがローレベル（Ｌ）、すなわち、（ＶA＝Ｌ）、かつ、Ｂブロックのブロック値ＶBがローレベル（Ｌ）、すなわち、（ＶB＝Ｌ）、かつ、Ｃブロックのブロック値ＶCがハイレベル（Ｈ）、すなわち、（ＶC＝Ｈ）であるか否かを判定する。
【００６９】
コード判定部３１２は、ステップＳ６−４で（ＶA＝Ｌ）＆（ＶB＝Ｌ）＆（ＶC＝Ｈ）であると判定した場合には、ステップＳ６−５でその期間のコードは“１”であると判定する。また、コード判定部３１２は、ステップＳ６−４で（ＶA＝Ｌ）＆（ＶB＝Ｌ）＆（ＶC＝Ｈ）ではないと判定した場合には、ステップＳ６−６でＡブロックのブロック値ＶAがローレベル（Ｌ）、すなわち、（ＶA＝Ｌ）、かつ、Ｂブロックのブロック値ＶBがローレベル（Ｌ）、すなわち、（ＶB＝Ｌ）、かつ、Ｃブロックのブロック値ＶCがハイレベル（Ｈ）、すなわち、（ＶC＝Ｌ）であるか否かを判定する。
【００７０】
コード判定部３１２は、ステップＳ６−６で（ＶA＝Ｌ）＆（ＶB＝Ｌ）＆（ＶC＝Ｌ）であれば、ステップＳ６−７でその期間のコードは“０”であると判定する。また、コード判定部３１２は、ステップＳ６−６で（ＶA＝Ｌ）＆（ＶB＝Ｌ）＆（ＶC＝Ｌ）でなければ、ノイズによる影響が大きく、コードを判定できないと判断して、その期間のコードをエラー“Ｅ”と判定する。
【００７１】
以上のようにして、コード判定部３１２は、１秒間のコードを“Ｐ”、“０”、“１”、“Ｅ”のいずれかに判定する。
【００７２】
なお、コード判定部３１２は、ステップＳ１−９でＤブロック値判定処理によりＤブロックのブロック値を判定したが、ステップＳ１−１０のコード判定処理でのコード判定にはＤブロックのブロック値は用いていない。これは、Ｄブロックは、第２６〜第３２ビットであり、この部分はコードの判定にかかわっていない、よって、ノイズの影響を受け易く、Ｄブロックのブロック値を含めることによりエラーとなる確率が増大し、コードを確定することができなくなるためである。
【００７３】
〔効果〕
本実施例によれば、波形整形部３１１からのパルス信号を、ステップＳ１−１で１秒間のパルス信号を３２ビットに分割し、ステップＳ１−５で分割された３２ビットをＡ〜Ｄブロックの４つのブロックにブロック分けし、ステップＳ１−６〜Ｓ１−９でＡ〜Ｄブロック毎にビットの論理に基づいて各ブロックの論理を判定し、ステップＳ１−１０でＡ〜Ｄブロックの論理に基づいてパルス信号のコードを判定することにより、ノイズをブロック中に丸め込むことができるため、ノイズの影響を低減でき、よって、精度良くコードを判定できる。
【００７４】
また、本実施例によれば、例えば、ステップＳ１−６で、Ａブロックを構成する１〜７ビットのうち、ノイズの影響を受けやすい第１ビットの論理を除いた第２〜第７ビットの論理に基づいてＡブロックの論理を判定することにより、ノイズの乗りやすい第１ビットの論理を判定から除外できるため、精度良くコードを判定できる。
【００７５】
さらに、本実施例によれば、ステップＳ１−１０で、Ａ〜Ｄブロックのうちノイズの影響が多く、かつ、コード判定への寄与が少ないＤブロックをコード判定から除外することにより、ノイズの影響が受け難いので、精度良くコードを判定できる。
【００７６】
さらに、本実施例によれば、ステップＳ１−３で、波形整形部３１１からの入力パルス信号の論理の反転回数が４回以上のときにエラーと判定し、コード判定を行わないようにすることにより、ステップＳ１−５〜Ｓ１−１０のコード判定前に、ノイズが多く、コードの判定が困難な入力信号を除去できるため、不要なコード判定を行わずに済み、効率よくコード判定を行え、また、誤った判定を低減できる。
【００７７】
〔その他〕
なお、計時回路３１は、マイコンなどで構成し、プログラムにより上記の動作を実行してもよいし、ロジックを上記動作が実行されるように構成してもよい。
【図面の簡単な説明】
【００７８】
【図１】本発明の一実施例のブロック構成図である。
【図２】計時回路３１の機能ブロック図である。
【図３】コード判定部３１２の処理フローチャートである。
【図４】Ａブロック値判定処理の処理フローチャートである。
【図５】Ｂブロック値判定処理の処理フローチャートである。
【図６】Ｃブロック値判定処理の処理フローチャートである。
【図７】Ｄブロック値判定処理の処理フローチャートである。
【図８】コード判定処理の処理フローチャートである。
【図９】電波時計のブロック構成図である。
【図１０】標準電波の１秒に含まれるコードを説明するための図である。
【符号の説明】
【００７９】
１  計時装置
１１  受信部
２１  アンテナ、２２  増幅回路、２３  フィルタ、２４  検波回路
１２  計時部
３１  計時回路
３１１  波形整形部、３１２  コード判定部、３１３  情報抽出部
３１４  修正部、３１５  計時時刻情報生成部
３２  メモリ、３３  発振回路
１３  表示部
４１  ドライバ回路、４２  ディスプレイ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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