(57)【要約】【課題】ＰＣＩバスをＰＣＩバスモードと汎用メモリモードとで共有して、汎用メモリモードで使用した後においてもＰＣＩバスをフローティング状態に放置することなく、ＰＣＩバスに接続された各デバイスを安全に共有すること。【解決手段】ＰＣＩバスに接続されたＰＣＩデバイスにアクセスするＰＣＩバスインターフェースと、ＰＣＩバスに接続されたメモリデバイスにアクセスする汎用メモリインターフェースと、ＰＣＩバスをどのデバイスに使用させるかの調停を行うＰＣＩバスアービタ機能と、を備えたインターフェース制御装置であって、ＰＣＩバスインターフェースと汎用メモリインターフェースとの端子は共有しており、共有端子を汎用メモリモードで使用した後、ＰＣＩデバイスからバス使用要求があるまでの間、汎用メモリインタフェースは、ＰＣＩバスをＬｏｗにドライブする構成とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
ＰＣＩバスに接続されたＰＣＩデバイスにアクセスするＰＣＩバスインターフェースと、前記ＰＣＩバスに接続されたメモリデバイスにアクセスする汎用メモリインターフェースと、前記ＰＣＩバスをどのデバイスに使用させるかの調停を行うＰＣＩバスアービタ機能と、を備えたインターフェース制御装置であって、
前記ＰＣＩバスインターフェースと前記汎用メモリインターフェースの出力端子はそれぞれの大多数の端子を共有して用いる共有端子であり、
前記汎用メモリインタフェースは、前記共有端子を汎用メモリモードで使用した後に前記ＰＣＩバスをＬｏｗにドライブする
ことを特徴とするインターフェース制御装置。
【請求項２】
請求項１において、
前記Ｌｏｗにドライブするのは、前記共有端子を汎用メモリモードで使用した後であって、前記ＰＣＩデバイスから前記ＰＣＩバスアービタ機能に対してバス使用要求があるまでの間であることを特徴とするインターフェース制御装置。
【請求項３】
請求項１又は２において、
前記汎用メモリインタフェースは、前記ＰＣＩバスの動作周波数が異なる場合、前記動作周波数に対応する設定条件に基づいて、前記メモリデバイスへのチップセレクト信号、アウトプットイネーブル信号、ライトイネーブル信号を含む制御信号の出力幅を制御して、異なる動作周波数においても前記メモリデバイスに規定のアクセスを実行できる
ことを特徴とするインターフェース制御装置。
【請求項４】
請求項３において、
前記出力幅は、前記設定条件を決めるディップスイッチと、前記ＰＣＩバスの動作クロックをカウントするカウンタと、に基づいて制御されることを特徴とするインターフェース制御装置。
【請求項５】
請求項１、２又は３において、
前記共有端子を前記汎用メモリモードで使用する場合、前記メモリデバイスへのチップセレクト信号は、前記共有端子を介させずに、専用端子を設けて各メモリデバイスに接続することを特徴とするインターフェース制御装置。
【請求項６】
請求項１、２、３又は５において、
前記ＰＣＩバスと各メモリデバイス間にバッファを設け、
前記バッファへのバッファイネーブル信号は、前記共有端子を介させずに、専用端子を設けて各バッファに接続し、
前記メモリデバイスへのアドレスバス、データバス、イネーブル信号は、前記バッファを介して前記メモリデバイスへ接続する
ことを特徴とするインターフェース制御装置。
【請求項７】
請求項１ないし６のいずれか１つの請求項に記載のインターフェース制御装置を適用したプロッタ又はスキャナを含む画像形成装置。
【請求項８】
ＰＣＩバスに接続されたＰＣＩデバイスにアクセスするＰＣＩバスインターフェースと、前記ＰＣＩバスに接続されたメモリデバイスにアクセスする汎用メモリインターフェースと、前記ＰＣＩバスをどのデバイスに使用させるかの調停を行うＰＣＩバスアービタ機能と、前記ＰＣＩバスインターフェースと前記汎用メモリインターフェースのそれぞれの大多数の出力端子を共有して用いる共有端子と、を備えて、前記ＰＣＩデバイスと前記メモリデバイスのいずれのデバイスを前記ＰＣＩバスを通して使用するかを制御するインターフェース制御方法であって、
前記共有端子を汎用メモリモードで使用した後に、前記汎用メモリインタフェースによって、前記ＰＣＩバスをＬｏｗにドライブする
ことを特徴とするインターフェース制御方法。
【請求項９】
請求項８において、
前記Ｌｏｗにドライブするのは、前記共有端子を汎用メモリモードで使用した後であって、前記ＰＣＩデバイスから前記ＰＣＩバスアービタ機能に対してバス使用要求があるまでの間であることを特徴とするインターフェース制御方法。
【請求項１０】
ＰＣＩバスに接続されたＰＣＩデバイスにアクセスするＰＣＩバスインターフェースと、前記ＰＣＩバスに接続されたメモリデバイスにアクセスする汎用メモリインターフェースと、前記ＰＣＩバスをどのデバイスに使用させるかの調停を行うＰＣＩバスアービタ機能と、前記ＰＣＩバスインターフェースと前記汎用メモリインターフェースのそれぞれの大多数の出力端子を共有して用いる共有端子と、を備えて、前記ＰＣＩデバイスと前記メモリデバイスのいずれのデバイスを前記ＰＣＩバスを通して使用するかを制御するインターフェース制御方法であって、
前記ＰＣＩバスの動作周波数が異なる場合、前記汎用メモリインタフェースは、前記動作周波数に対応する設定条件に基づいて、前記メモリデバイスへのチップセレクト信号、アウトプットイネーブル信号、ライトイネーブル信号を含む制御信号の出力幅を制御し、
異なる動作周波数においても前記メモリデバイスに規定のアクセスを実行可能とし、
前記共有端子を汎用メモリモードで使用した後に、前記汎用メモリインタフェースによって、前記ＰＣＩバスをＬｏｗにドライブする
ことを特徴とするインターフェース制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＣＩバスインターフェースと汎用メモリインターフェースを備えて、これらのインターフェースの端子を共有することのできるインターフェース制御装置及び制御方法、並びにこのインターフェース制御装置を用いた画像形成装置又は印刷機器に関する。
【背景技術】
【０００２】
近年の情報技術の発展に伴い多種多様な外部装置（例えば、ＰＣＩデバイス、ＲＯＭ、ＲＡＭなど）が提案されている。このような多種多様な外部装置に対応するようなインターフェース制御装置を設計する場合、それぞれの外部装置のインターフェイスに対応するため、インターフェース制御装置側の端子数増加は避けられない。例えば、ＰＣＩバスインターフェイスや汎用メモリインターフェイスはバス構造のため信号線数が多く、自ずと端子数も増加することになる。ところが、端子数の増加は、チップサイズの増加、最終的にはコストの増加に繋がるという課題がある。
【０００３】
従来技術として、多種多様な外部装置との接続に対する汎用性を高めるため、アドレス信号又はチップセレクト信号を出力する共有端子を選択的に使用するにあたって、共有端子をアドレス信号用又はチップセレクト信号用として使用するかを示すデータをレジスタに保持させ、そのデータに基づき、共有端子をアドレス信号用又はチップセレクト信号用として選択的に使用する技術が提案されていた（例えば、特許文献１を参照）。
【特許文献１】特開２０００−１８１８９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上述した特許文献１に示すような従来技術によると、共有端子における外部装置の切替えはデバイス内部のプロセッサがソフトウェアにしたがい処理を実行して行われる。しかし、ソフトウェアにより切替える場合は、そのソフトウェアが立上がり、動作可能状態になっていなければ切替え自体を行えないという課題がある。
【０００５】
また、端子を共有させて汎用性を高めるために、ＰＣＩバスモードの時間と汎用メモリモードの時間を分割するためのＰＣＩバスアービタを設け、このＰＣＩバスアービタに汎用メモリ制御回路を接続して制御を行うことによって、ＰＣＩバスモードと汎用メモリモードを動的に切り替えようとする手法が考えられるが、この手法では、ＰＣＩバスを共有する以上、汎用メモリモードで使用した場合もＰＣＩバスの規定の仕様に準ずる動作をすることが望ましいが、汎用メモリモードでＰＣＩバスを使用した後のＰＣＩバスの動作についてまでの配慮には欠けている。
【０００６】
本発明の目的は、ＰＣＩバスをＰＣＩバスモードと汎用メモリモードとで共有することを前提として、汎用メモリモードで使用した後においてもＰＣＩバスをフローティング状態に放置することなく安全に共有することのできるインターフェース制御装置及び制御方法を提供することにある。
【課題を解決するための手段】
【０００７】
前記課題を解決するために、本発明は次のような構成を採用する。  
ＰＣＩバスに接続されたＰＣＩデバイスにアクセスするＰＣＩバスインターフェースと、前記ＰＣＩバスに接続されたメモリデバイスにアクセスする汎用メモリインターフェースと、前記ＰＣＩバスをどのデバイスに使用させるかの調停を行うＰＣＩバスアービタ機能と、を備えたインターフェース制御装置であって、前記ＰＣＩバスインターフェースの端子と、前記汎用メモリインターフェースの端子は共有しており、前記共有端子を汎用メモリモードで使用した後、前記ＰＣＩデバイスから前記ＰＣＩバスアービタ機能に対してバス使用要求があるまでの間、前記汎用メモリインタフェースは、前記ＰＣＩバスをＬｏｗにドライブする構成とする。
【０００８】
また、前記インターフェース制御装置において、前記汎用メモリインタフェースは、前記ＰＣＩバスの動作周波数が異なる場合、前記動作周波数に対応する設定条件に基づいて、前記メモリデバイスへのチップセレクト信号、アウトプットイネーブル信号、ライトイネーブル信号を含む制御信号の出力幅を制御して、異なる動作周波数においても前記メモリデバイスに規定のアクセスを実行できる構成とする。
【０００９】
また、前記インターフェース制御装置において、前記出力幅は、前記設定条件を決めるディップスイッチと、前記ＰＣＩバスの動作クロックをカウントするカウンタと、に基づいて制御される構成とする。
【００１０】
また、前記インターフェース制御装置において、前記共有端子を前記汎用メモリモードで使用する場合、前記メモリデバイスへのチップセレクト信号は、前記共有端子を介させずに、専用端子を設けて各メモリデバイスに接続する構成とする。
【００１１】
また、前記インターフェース制御装置において、前記ＰＣＩバスと各メモリデバイス間にバッファを設け、前記バッファへのバッファイネーブル信号は、前記共有端子を介させずに、専用端子を設けて各バッファに接続し、前記メモリデバイスへのアドレスバス、データバス、イネーブル信号は、前記バッファを介して前記メモリデバイスへ接続する構成とする。
【００１２】
また、ＰＣＩバスに接続されたＰＣＩデバイスにアクセスするＰＣＩバスインターフェースと、前記ＰＣＩバスに接続されたメモリデバイスにアクセスする汎用メモリインターフェースと、前記ＰＣＩバスをどのデバイスに使用させるかの調停を行うＰＣＩバスアービタ機能と、前記ＰＣＩバスインターフェースと前記汎用メモリインターフェースのそれぞれの大多数の出力端子を共有して用いる共有端子と、を備えて、前記ＰＣＩデバイスと前記メモリデバイスのいずれのデバイスを前記ＰＣＩバスを通して使用するかを制御するインターフェース制御方法であって、前記共有端子を汎用メモリモードで使用した後に、前記汎用メモリインタフェースによって、前記ＰＣＩバスをＬｏｗにドライブするインターフェース制御方法。
【００１３】
このような構成と方法を採用することによって、ＰＣＩバスをＰＣＩバスモードと汎用メモリモードとで共有して、汎用メモリモードで使用した後においてもＰＣＩバスをフローティング状態に放置することなく、ＰＣＩバスに接続された各デバイスを安全に共有することができる。
【発明の効果】
【００１４】
本発明によれば、ＰＣＩバスの仕様に則り、自分がＰＣＩバスを使用した後に、誰もバスの使用権を要求していないときにＰＣＩバスをドライブする機能（バスパーク）を持っているので、ＰＣＩバスのアドレスバス、コマンドバス、パリティ線がフローティング状態で放置されることがなくなり、ＰＣＩバスを安全に共有することが可能になる。
【００１５】
また、外部端子を操作し、その端子の論理により、回路内部のカウンタの設定値を変化させることにより、ブート時などのレジスタ設定の出来ない場合でも、外部のメモリデバイスに対して、そのときの動作クロックに応じた最適なアクセスを行うことができる。また、この結果、異なる機種間での搭載が可能になり、開発コスト等の削減ができる。
【００１６】
また、チップセレクト信号を共有端子に含まず、別に専用端子として設けているので、メモリデバイスへの誤書込みや、バスの衝突を避けることができる。
【００１７】
また、汎用メモリＩ／Ｆとメモリデバイスを、ボード上でバッファを介して接続し、そのバッファのイネーブル信号を専用端子として持つことにより、ＰＣＩバスモードでのアクセス時にも、メモリデバイスの端子はプルアップ抵抗等で固定され、メモリデバイスの誤動作を防ぐことが出来る。
【発明を実施するための最良の形態】
【００１８】
本発明の実施形態に係る、ＰＣＩバスインターフェースの端子と汎用メモリインターフェースの端子を共有するインターフェース制御装置について、図１〜図６を参照しながら以下詳細に説明する。ここで、インターフェース制御装置は、ＰＣＩデバイスやメモリデバイスなどの外部装置を使用するいかなる機器種別にも適用可能な汎用性を備えたものであるが、適用技術範囲としては、具体的にはスキャナやプロッタ等の画像形成装置であっても良い。
【００１９】
図１は本発明の実施形態に係るインターフェイス制御装置及びその周辺機器の接続構成例を示すブロック図であり、図２は図１のＰＣＩアービタ周辺における信号の詳細を示す図である。図３は本実施形態に係るインタフェース制御装置の汎用メモリ制御部におけるＡＳＩＣ（Ａｐｐｌｉｃａｉｏｎ  Ｓｐｅｃｉｆｉｅｄ  ＩＣ）のブロック図であり、図４は本実施形態に関する汎用メモリ制御部がメモリデバイスを制御する制御出力の波形を示す図である。
【００２０】
また、図５は本実施形態に関する汎用メモリモードで共有端子を使用する場合におけるメモリデバイスへのアクセス態様を示す図であり、図６は本実施形態に関する汎用メモリモードで共有端子を使用する場合におけるメモリデバイスへの他のアクセス態様を示す図である。
【００２１】
ここで、１は本発明の実施形態に係るインターフェース制御装置、２はインターフェース制御装置１に接続されてプログラムを実行するＣＰＵ、３はＰＣＩバス、４ａはＰＣＩバスインターフェースを持ち機能を実現するＰＣＩデバイスＡ、４ｂはＰＣＩバスインターフェースを持ち機能を実現するＰＣＩデバイスＢ、５ａはプログラムやデータなどが格納されていてＣＰＵブート用のＲＯＭ、５ｂはＲＡＭであり、例えば、ＮＶＲＡＭの不揮発性メモリであって、ＦＡＸ用電話帳や、プリント枚数、ジャム回数、課金情報などのログ情報や、コントラスト、明るさ、閾値など（スキャナ関係）や、利用者制限、印字位置、ネットワーク設定（ＩＰアドレス、プロトコル、サーバ名）や、メール送受信設定（ＳＭＴＰ／ＰＯＰ３サーバ名、受信メールサイズ制限）等を記憶し読み出すものである。
【００２２】
また、６はＣＰＵバスとのインターフェース及びＣＰＵ２からアクセスされたアドレスをデコードしてＰＣＩデバイスＡ，Ｂへアクセスするか、ＲＯＭ５ａ又はＲＡＭ５ｂにアクセスするかなどを決定しているＣＰＵインターフェースであり、また、７はＰＣＩバス３の制御を行うＰＣＩ制御部、８はＲＯＭ５ａ又はＲＡＭ５ｂなどの汎用メモリの制御を行う汎用メモリ制御部である。
【００２３】
また、９はＰＣＩバス３をどのデバイスに使用させるかの調停を行うＰＣＩアービタであり、１０はＰＣＩバス３の端子をＰＣＩ制御部７で制御するか汎用メモリ制御部８で制御を行うかの選択を行うセレクタである（ＰＣＩ制御部７からの例えば略１００本程度の信号線と、汎用メモリ制御部８からの数１０本程度の信号線が、セレクタ１０に入力されて、その内の一方がセレクタで選択されてＩ／Ｏバッファと出力端子を通してＰＣＩバス３に伝達される（図３参照））。１１はセレクタ１０の選択信号であって汎用メモリ制御部８から出力する。即ち、ＰＣＩ制御部からのＰＣＩバスモードの信号と汎用メモリ制御部からの汎用メモリモードの信号のいずれかが、セレクタと出力端子を通してＰＣＩバス３に接続され、その際の出力端子は、ＰＣＩバスモードと汎用メモリモードの２つの出力機能を果たし得るので、当該出力端子を共有端子と称する。
【００２４】
出力端子（図３参照）におけるＰＣＩバスインターフェースと汎用メモリインターフェースの端子共有の一具体例を示すと、ＰＣＩバスインターフェースのアドレスバスを汎用メモリインターフェースのアドレスバスとデータバスに割り振り、また、ＰＣＩバスインターフェースのコマンドバスを汎用メモリインターフェースのアウトプットイネーブル（ＯＥ）信号とライトイネーブル（ＷＥ）信号に割り振るものであり、出力端子は双方のインターフェースでそれぞれの機能を果たす共有の端子である。なお、汎用メモリインターフェースのチップセッレクト信号は端子を共有しない（後述する）。このように、ＰＣＩバスインターフェースと汎用メモリインターフェースの出力端子は、それぞれのインターフェースの出力端子が併存しているのではなくて、両インタフェースが一部を除いて大多数の出力端子を共有しているのである。
【００２５】
また、ＰＣＩアービタ９には、ＰＣＩデバイスＡとの信号線２１とＰＣＩデバイスＢとの信号線２２が接続されており、これによりインターフェース制御装置１はセントラルマスタとして機能する。さらに、ＰＣＩアービタ９にはＰＣＩ制御部７との信号線２３と汎用メモリ制御部８との信号線２４も接続されている。セレクタ１０には汎用メモリ制御部８からセレクト信号１１が入力される。
【００２６】
このように構成することにより、ＰＣＩインターフェース用の端子（ＰＣＩバス３）を、ＰＣＩバスとして使用したり、汎用メモリ用として使用したりすることが可能となる。ＰＣＩインターフェース用の端子を、ＰＣＩバスとして使用したり、汎用メモリ用として使用するので、デバイスの端子数を大幅に減らすことができ、コストを削減することができるとともに、実装面積を小さくすることが可能となる。
【００２７】
図２はＰＣＩアービタ周辺の詳細信号を表したものである。図２に示す図示構造を図１のそれを含めて説明すると、ＰＣＩバス３へアクセスを行うＰＣＩデバイスＡ，Ｂ（４ａ，４ｂ）のようなデバイスと、ＰＣＩ制御部７及び汎用メモリ制御部８のようなモジュールは、全てＰＣＩアービタ９とポイントツーポイントでリクエスト（ＲＥＱ）信号と許可（ＧＮＴ）信号が入出力される。すなわち、ＰＣＩアービタ９とＰＣＩデバイスＡ（４ａ）とを接続する信号線２１にはＲＥＱ＿Ａ及びとＧＮＴ＿Ａの信号が印加され、ＰＣＩアービタ９とＰＣＩデバイスＢ（４ｂ）とを接続する信号線２２には、ＲＥＱ＿Ｂ及びＧＮＴ＿Ｂの信号が印加され、これらの信号線２１，２２はインターフェイス制御装置１の外部で接続されている。
【００２８】
ＰＣＩアービタ９とＰＣＩ制御部７と接続する信号線２３には、ＲＥＱ＿Ｃ及びＧＮＴ＿Ｃの信号が印加され、信号線２３はインターフェイス制御装置１内で接続されている。また、汎用メモリ制御部８もＰＣＩバス３を使用するので、インターフェイス制御装置１の内部で信号線２４によりＰＣＩアービタ９との間でＲＥＱ＿Ｄ及びＧＮＴ＿Ｄの信号でやりとりを行い、ＰＣＩアービタ９に調停されてはじめてＰＣＩバス３上に信号を出力する。
【００２９】
ＰＣＩアービタ９により調停された場合、汎用メモリ制御部８はＢＵＳＹという信号を信号線１１を介してセレクタ１０に出力し、セレクタ１０はこの信号によって、ＰＣＩ制御部７からの信号か、汎用メモリ制御部８からの信号かを選択する。この場合、ＰＣＩアービタ９はＰＣＩバス３のセントラルマスタであり、端子をＰＣＩバスモードで使用する場合と、汎用メモリモードで使用する場合の調停を行うものである。
【００３０】
そして、本実施形態では、汎用メモリ制御部８はメモリアクセス終了後もＧＮＴ＿Ｄがアサートされていたならば、ｂｕｓｙをアサートしたままで、メモリデバイスへのアドレスバス、データバス、各制御信号（チップセレクト（ＣＳ）信号、アウトプットイネーブル（ＯＥ）信号、ライトイネーブル（ＷＥ）信号）を全て「Ｌ」にドライブする。これにより、ＰＣＩバス３のアドレスバス、コマンドバス、パリティ線はフローティング状態（ＬｏｗでもＨｉｇｈでもない状態）にはならずに「Ｌｏｗ」にドライブされる。即ち、パスパーキングされるのである。
【００３１】
付言すると、ＰＣＩバスを誰も使用していない空白の時間があり得るが、この時間はＰＣＩバスをＬｏｗにドライブしておかなければならないというＰＣＩの規格があり、ＰＣＩデバイスはこの規格を遵守してＰＣＩバス上に実装されている。しかし、ＰＣＩバスを使ってメモリを制御する場合には通常Ｌｏｗにドライブするということは為されず（Ｌｏｗドライブされていなくてもメモリが動作する上で特別な不都合性はないから）、メモリへのアクセス後はＰＣＩバスは通常浮いた状態となっているのである。この浮いた状態では、ＰＣＩデバイスはバスからの信号で誤動作を起こすおそれがあり得る。
【００３２】
このように、ＰＣＩバスを共有する以上、汎用メモリモードで使用した場合もＰＣＩバスの規定の仕様に準ずる動作をすることが望ましい。本発明の実施形態では、汎用メモリモードでバスを使用した後も、ＰＣＩアービタからこの汎用メモリ制御部に対してバスの使用許可が出ている間は、汎用メモリ制御部の制御によって、ＰＣＩバスのアドレスバス、コマンドバス、パリティ線を「Ｌ」にドライブする（ＰＣＩにおける規格上の規定であって、信号が浮いていて不安定な状態にならないように、Ｌｏｗにドライブすることで信号レベルを安定化する）ことにより、破綻をきたすことなく、ＰＣＩバスを共有することができる。
【００３３】
次に、図３において、インターフェース制御装置１における汎用メモリ制御部８の詳細構成を示す。図３で、インターフェース制御装置１がＡＳＩＣで構成されているとして図示されているが、このＡＳＩＣには、インターフェース制御装置１のみならず、画像形成装置における他の構成要素をも含ませても良い。
【００３４】
本実施形態に係るインタフェース制御装置１においては、ＰＣＩバス３を共有するため、ＰＣＩ制御部７、汎用メモリ制御部８には共にＰＣＩバス３の仕様に則した周波数（動作クロック３４であり、例えば、３３ＭＨｚ又は６６ＭＨｚ）が入力される。デコーダ３２には外部端子３５が接続され、外部端子３５には、初期設定で選定される、例えばディップスイッチ（ＤＩＰ．ＳＷ）からの信号が入力される。外部端子３２からのレベルをデコード３２し、カウンタ３３に対して、信号線制御部３１からの制御信号（図４に示すようなチップセッレクト信号、アウトプットイネーブル信号、ライトイネーブル信号）の出力幅を設定する。信号線制御部３１はこのカウンタ３３の設定値に従い、メモリデバイスへのチップセレクト信号、アウトプットイネーブル信号、ライトイネーブル信号を、図４に示すような波形タイミングを持たせるように制御する。
【００３５】
上述したＣＳ、ＯＥ等の出力幅として、図４に示すｔ１〜ｔ４などが例として挙げられる。図４はメモリデバイスからのデータ読み出し時の種々の信号波形のタイミングを示している。メモリデバイスの種別（ＮＶＲＡＭ、フレッシュＲＡＭ、マスクＲＯＭなど）によって、ｔ１〜ｔ４の幅がそれぞれ異なって規定されていて、この規定の幅設定で動作させると正常なメモリ読み出しが可能となるものである。
【００３６】
このように、使用するメモリデバイスによって決まる上述の出力幅は、ディップスイッチ等の外部端子の初期設定に基づき、カウンタによる動作クロックのカウント値によって決められるのであるが、動作クロックが３３ＭＨｚと６６ＭＨｚとで前記カウント値のタイミングが異なってくるので（例えば、６６ＭＨｚでカウントすると３３ＭＨｚのときに比べて同数カウントで半分の時間になり、図４に示す出力幅ｔ３，ｔ４等のタイミングがずれることとなる）、動作クロックの相違についてもディップスイッチで設定してカウンタの設定値を切り換えるようにすることで、出力幅のタイミングずれを無くするようにしている。したがって、異なる動作クロック（ＣＬＫ）においても、外部端子３２の設定により不具合のない、最適なアクセスを行うことができる。この結果、動作クロックの異なる異機種間でも使い廻すことができるので、結果として開発コスト等の削減につながる。
【００３７】
ここで、出力幅の設定の具体的構成例として、例えば、ディップスイッチからの０（３３ＭＨｚ）と１（６６ＭＨｚ）の信号を入力とする設定値切替器を設け、この設定値切替器からの出力をコンパレータの一方の入力とし、コンパレータの他方の入力端子には、動作クロックをカウントしてそのカウント値を出力するカウンタの出力端を接続する構成例が挙げられる。これによると、設定値切替器からは０入力のとき３３を出力し、１入力のとき６６を出力してコンパレータに一方の入力とし、片や、カウンタではカウント数を出力し３３や６６を出力する。そうすると、動作クロックが３３ＭＨｚの場合、ディップスイッチの０によってカウンタが３３カウントしたときにコンパレータは１又は０を出力して信号線制御部３１に与えて制御信号の出力幅を規定するのである。一方、動作クロックが６６ＭＨｚの場合、ディップスイッチの１によってカウンタが６６カウントしたときにコンパレータは１又は０を出力するのであり、そのタイミングは３３ＫＨｚのときと同一となるのである。
【００３８】
また、他の構成例として、動作クロックが３３ＭＨｚのときに、カウンタは３３カウントすると１を出力し、動作クロックが６６ＭＨｚのときに、カウンタは６６カウントすると１を出力するような回路構成とすればよい。一方、ディップスイッチは３３ＭＨｚと６６ＭＨｚに対応してそれぞれ０と１が設定されていれば、この設定値の０と１によって、カウンタのカウント数がそれぞれ３３と６６のときにカウンタ出力１を出すように構成すれば良い。
【００３９】
このように、汎用メモリ制御部はＰＣＩバスを共有するために、ＰＣＩバスアービタに接続される。そのため、ＰＣＩ制御部と同一のクロックで動作する。また、汎用メモリ制御部はブート時などのレジスタ設定（従来技術欄の記載参照）が反映されない状態でメモリデバイスへアクセスするときには、汎用メモリ制御部内のカウンタによりメモリデバイスへの制御信号の出力幅を従来設定していたが、ＰＣＩ制御部が３３ＭＨｚ，６６ＭＨｚなど異なる周波数のクロックで動作する場合、メモリデバイスへの制御信号の出力幅が不十分で誤動作したり、冗長なためアクセスが遅くなるということが考えられるが、本発明の実施形態では、動作クロックに対応して出力幅を規定しているので、誤動作を防ぎ、冗長なアクセス時間もない、最適なアクセスを実現することができる。
【００４０】
次に、図５において、ＰＣＩバスとの共有端子には、メモリデバイスにアクセスするために必要とされる信号の内で、アドレスバス、データバス、ＯＥ（アウトプットイネーブル）、ＷＥ（ライトイネーブル）を共有端子として割り当てていて、チップセレクト信号５０については専用端子として独立させて（共有端子を使わずに）制御できるようになっている。メモリデバイス５１はチップセレクト信号５０がアサートされることによりアクティブになるので、共有端子をＰＣＩバスモードで使用する際に、独立して設けたチップセレクト信号をディアサートにすることにより、メモリデバイスへの誤書込みやバスの衝突を避けることができる。
【００４１】
これに反して、メモリデバイスへのアドレスバス、コマンドバス、制御信号などをすべてＰＣＩバスで共有すると、ＰＣＩバスモードでのアクセス時に、制御信号用線が動いてしまい（制御信号用線の電圧レベルがオンオフを繰り返すことになってしまい）、メモリデバイスへの誤書込み、あるいはバスの衝突が起こる。本発明の実施形態では、メモリデバイスへの制御信号のうち、メモリデバイスを動作させる上で基幹となるチップセレクト信号は、共有端子に含ませずに別に専用端子として設けることにより（チップセレクト信号によりメモリデバイスを不動作状態としている）、端子の共有に伴う、上述した不具合を防止することができる。
【００４２】
また、図６において、共有しているＰＣＩバスとメモリデバイス６１の間にバッファ６０を配置している。これらのバッファに対するバッファイネーブルは汎用メモリ制御部から専用端子により供給される。共有端子をＰＣＩバスモードで使用する際に、このバッファイネーブル信号をディアサートすることによって、ＰＣＩバスが動いてもそれにつられてメモリデバイス６１の端子が動くということがなくなり、メモリデバイスへの誤書込みやバスの衝突を避けられる。また、バッファイネーブルがアサートされていない間も、メモリデバイスの端子を安全に固定するために、バッファ６０とメモリデバイス６１の間にはプルアップ抵抗６２を備えていて、メモリデバイスの入力端がＨｉｇｈに固定されフローティング状態を回避している。図６の構成では、不使用時には各メモリデバイスの入力端にオンオフの信号が印加されることは無く、図５に比べて一層、動作安定が図れる。なお、ＣＳ信号は各メモリデバイスに専用線として接続される。
【００４３】
このように、本発明の実施形態では、汎用メモリ制御部とメモリデバイスを、ボード上でバッファを介して接続し、そのバッファのイネーブル信号を専用端子として持つことにより、ＰＣＩバスモードでのアクセス時にメモリデバイスの端子は固定され、誤動作を防ぐことができる。
【図面の簡単な説明】
【００４４】
【図１】本発明の実施形態に係るインターフェイス制御装置及びその周辺機器の接続構成例を示すブロック図である。
【図２】図１のＰＣＩアービタ周辺における信号の詳細を示す図である。
【図３】本実施形態に係るインタフェース制御装置の汎用メモリ制御部におけるＡＳＩＣのブロック図である。
【図４】本実施形態に関する汎用メモリ制御部がメモリデバイスを制御する制御出力の波形を示す図である。
【図５】本実施形態に関する汎用メモリモードで共有端子を使用する場合におけるメモリデバイスへのアクセス態様を示す図である。
【図６】本実施形態に関する汎用メモリモードで共有端子を使用する場合におけるメモリデバイスへの他のアクセス態様を示す図である。
【符号の説明】
【００４５】
１  インターフェイス制御装置
２  ＣＰＵ
３  ＰＣＩバス
４ａ，４ｂ  ＰＣＩデバイス
５ａ  ＲＯＭ
５ｂ  ＲＡＭ
６  ＣＰＵインターフェイス（ｃｐｕｉｆ）
７  ＰＣＩ制御部
８  汎用メモリ制御部
９  ＰＣＩアービタ
１０  セレクタ
１１  セレクタ選択信号
３１  信号線制御部
３２  デコーダ
３３  カウンタ
３４  動作クロック
３５  外部端子
５０  チップセッレクト信号
５１  メモリデバイス
６０  バッファ
６１  メモリデバイス
６２  プルアップ抵抗
【図１】
2005092762.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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