(57)【要約】【課題】画像信号処理回路における回路規模、実装面積及び価格を低減可能、かつ、データドライバＩＣへの出力信号数を削減可能で、より好ましくは、高速データ転送を好適に実行可能な表示装置及び表示装置用画像信号処理方法を提供する。【解決手段】画像信号を処理する画像信号処理部１と、該画像信号処理部１による処理後の画像信号に基づいて画像を表示する表示部と、を備える表示装置である。フレームレート変換を行うフレームレート変換処理部４と、フレームレート変換された画像信号を表示部に対応した配列に配列変換する配列変換処理部６を備える。個別に読出及び書込が可能な複数のメモリ領域２１〜２８を有するフレームメモリ１１〜１４を備える。配列変換処理部６による書き込みを、フレームレート変換処理部４による読み出しが終了したメモリ領域に対して行うことで、フレームレート変換処理部４と配列変換処理部６とでフレームメモリを共用する。【選択図】    図１
2005017725.tif 000002
【特許請求の範囲】
【請求項１】
入力される画像信号を処理する画像信号処理部と、該画像信号処理部による処理後の画像信号に基づいて画像を表示する表示部と、を備える表示装置において、
前記画像信号処理部は、
画像信号をフレームメモリへ書き込むことと、該書き込まれた画像信号を周期的にスキップして読み出すことと、を繰り返すことによってフレームレート変換を行うフレームレート変換処理部と、
前記フレームレート変換処理部によりフレームレート変換された画像信号を前記表示部に対応した配列に配列変換してフレームメモリに書き込む配列変換処理部と、
個別に読出及び書込が可能な複数のメモリ領域を有するフレームメモリと、
を備え、
前記配列変換処理部による書き込みを、フレームメモリのメモリ領域のうち、前記フレームレート変換処理部による読み出しが終了したメモリ領域に対して順次行うことで、前記フレームレート変換処理部と前記配列変換処理部とでフレームメモリを共用するようにしたことを特徴とする表示装置。
【請求項２】
フレームメモリの各メモリ領域から前記フレームレート変換処理部により画像信号を読み出す処理と、該各メモリ領域へ前記配列変換処理部により書き込む処理と、を１フレーム期間内に完了させるようにしたことを特徴とする請求項１に記載の表示装置。
【請求項３】
フレームメモリのメモリ領域のうち、一のメモリ領域からの前記フレームレート変換処理部による読み出しに続いて、該一のメモリ領域に対する前記配列変換処理部による書き込みを行うようにしたことを特徴とする請求項１又は２に記載の表示装置。
【請求項４】
フレームメモリのメモリ領域のうち、一のメモリ領域からの前記フレームレート変換処理部による読み出しと並行して、他のメモリ領域に対する前記配列変換処理部による書き込みを行うようにしたことを特徴とする請求項１又は２に記載の表示装置。
【請求項５】
前記配列変換処理部によりフレームメモリに書き込まれた画像信号を前記表示部に転送する転送処理部を更に備え、
フレームメモリの各メモリ領域は、複数の小領域からなり、
前記配列変換処理部は、
各メモリ領域の小領域に対し前記表示部における所定数ずつの走査線に対応する画像信号を表示順序に従って書き込む一方で、
前記転送処理部は、同一の表示順序の画像信号を各メモリ領域の小領域より読み出すとともに、これら画像信号を同期させて前記表示部に転送することを特徴とする請求項１乃至４のいずれか一項に記載の表示装置。
【請求項６】
前記フレームレート変換処理部と、前記配列変換処理部と、を同一のチップに備えることを特徴とする請求項１乃至５のいずれか一項に記載の表示装置。
【請求項７】
前記チップは、各フレームメモリを更に備えることを特徴とする請求項６に記載の表示装置。
【請求項８】
前記配列変換後の画像信号を前記表示部へデータ転送するに際し、低振幅差動信号を用いることを特徴とする請求項１乃至７のいずれか一項に記載の表示装置。
【請求項９】
当該表示装置は、前記表示部としてプラズマディスプレイモジュールを備えるプラズマ表示装置であることを特徴とする請求項１乃至８のいずれか一項に記載の表示装置。
【請求項１０】
入力される画像信号を処理し、該処理後の画像信号に基づき画像を表示する表示装置のための画像信号処理方法において、
画像信号をフレームメモリへ書き込むことと、該書き込まれた画像信号を周期的にスキップして読み出すことと、を繰り返すことによってフレームレート変換を行うフレームレート変換工程と、
前記フレームレート変換工程にてフレームレート変換された画像信号を表示部に対応した配列に配列変換してフレームメモリに書き込む配列変換工程と、
を備え、
前記配列変換工程での書き込みを、個別に読出及び書込が可能な複数のメモリ領域を有するフレームメモリのメモリ領域のうち、前記フレームレート変換工程での読み出しが終了したメモリ領域に対して行うことで、前記フレームレート変換工程と前記配列変換工程とでフレームメモリを共用することを特徴とする表示装置用画像信号処理方法。
【請求項１１】
フレームメモリの各メモリ領域から前記フレームレート変換処理部により画像信号を読み出す処理と、該各メモリ領域へ前記配列変換処理部により書き込む処理と、を１フレーム期間内に完了させることを特徴とする請求項１０に記載の表示装置用画像信号処理方法。
【請求項１２】
フレームメモリのメモリ領域のうち、一のメモリ領域からの前記フレームレート変換処理部による読み出しに続いて、該一のメモリ領域に対する前記配列変換処理部による書き込みを行うことを特徴とする請求項１０又は１１に記載の表示装置用画像信号処理方法。
【請求項１３】
フレームメモリのメモリ領域のうち、一のメモリ領域からの前記フレームレート変換処理部による読み出しと並行して、他のメモリ領域に対する前記配列変換処理部による書き込みを行うことを特徴とする請求項１０又は１１に記載の表示装置用画像信号処理方法。
【請求項１４】
フレームメモリの各メモリ領域は、複数の小領域からなり、
前記配列変換工程では、各メモリ領域の小領域に対し前記表示装置の表示部における所定数ずつの走査線に対応する画像信号を表示順序に従って書き込み、
前記配列変換工程にて書き込まれた画像信号のうち、同一の表示順序の画像信号を各メモリ領域の小領域より読み出すとともに、これら画像信号を同期させて前記表示部に転送することを特徴とする請求項１０乃至１３のいずれか一項に記載の表示装置用画像信号処理方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、表示装置及び表示装置用画像信号処理方法に関する。
【０００２】
【従来の技術】
例えば、面放電型のプラズマ表示装置は、２枚のガラス基板を備え、これら２枚のガラス基板の各々には、行方向に延在する行電極（走査電極及び共通電極）と、列方向に延在する列電極（データ電極）とが設けられている。行電極が設けられた方のガラス基板の行電極上には誘電体層及び保護層が設けられ、列電極が設けられた方のガラス基板の列電極上には誘電体層及び蛍光体層が設けられている。さらに、各列電極間に隔壁を設け、この隔壁による微少な間隔を隔てて２枚のガラス基板を対向配置するとともに、隔壁により区画されマトリクス状に配列された複数のセルに放電ガスを封入することにより、マトリクス構造の平面型プラズマディスプレイパネルが形成される。
【０００３】
このプラズマディスプレイパネルは、行電極と列電極とをそれぞれ別個に駆動することにより、駆動された行電極と列電極との交点部分のセル内の放電ガスにプラズマ放電を発生させ、このプラズマ放電により列電極上に設けられた蛍光体を励起して発光させるような構成となっている。なお、カラー表示を行うディスプレイパネルの場合は、各列電極が、それぞれＲ（赤），Ｇ（緑），Ｂ（青）の蛍光体を使用した電極からなり、各列毎に各色の電極をそれぞれ別個に駆動することによって、カラー表示を行うことができるようになっている。
【０００４】
そして、この場合における各電極の駆動方法としては、行電極として、例えば各行に共通に設けられたＸ電極と、各行ごとに設けられたＹ電極とを交互に配置して、Ｘ電極とＹ電極間に交互に電圧パルスを印加して、半周期ごとに極性の反転する放電を起こさせる、ＡＣ（交流）駆動方式が一般に用いられている。
【０００５】
このようなＡＣ駆動方式のプラズマディスプレイパネル（ＡＣ−ＰＤＰ）においては、各セルの電極間でひとたび放電が生じると、放電空間で生成された電子やイオンが誘電体層上に蓄積して壁電荷が形成される。壁電荷が形成されたセルにおいては、壁電荷の電界の作用によって低い電圧での放電が可能になり、この低い電圧を半周期ごとに反転させることによって放電を維持できるようになる。この機能はメモリ機能と呼ばれ、この機能により低い印加電圧で維持される放電は維持放電と呼ばれている。
【０００６】
ＡＣ−ＡＤＰにおいて画像の階調表示を行うためには、１フレーム期間の画像信号を複数のサブフレームに分割し、サブフレームごとに維持放電で発光させる時間（回数）を制御するサブフレーム表示方式がとられる。具体的には、１フレームごとにリセットしながら、各サブフレーム毎に、例えば、２のべき乗倍の割合で増加する維持放電期間を割り当てる。これにより、維持放電回数が多いセルほど明るく発光するので、階調表示が行うことができる。
【０００７】
以下、ＡＣ型カラーＰＤＰ装置の構成と、最終的にディジタル信号として表示データを画像信号処理回路（後述）より受取ってプラズマディスプレイパネルに供給するデータドライバＩＣの構成及び動作について説明する。
【０００８】
図１４は一般的なＡＣ型カラーＰＤＰ装置の構成を示すブロック図、図１５はデータドライバＩＣの構成を示す図、図１６はデータドライバＩＣの表示データ入力の形式を示すタイミングチャートである。
【０００９】
図１４に示すように、ＡＣ型カラーＰＤＰ装置１００は、複数のデータドライバＩＣ１０１と、ＡＣ型プラズマディスプレイパネル（ＡＣ−ＰＤＰ）１０２と、複数の走査ドライバＩＣ１０３と、画像信号処理回路１０４と、駆動信号発生回路１０５と、高圧駆動回路１０６とを備える。
【００１０】
このうちデータドライバＩＣ１０１は、画像信号処理回路１０４からの総数Ｌ列の列電極に対応するシリアル表示データ信号を、所定本数（ｎ）分ずつ受け取って、駆動信号発生回路１０５からの並列ラッチ制御信号に応じて、走査期間ごとにそれぞれの列電極へ並列にデータ信号を出力する。
【００１１】
ＡＣ−ＰＤＰ１０２は、メモリ機能を利用したサブフレーム表示方式による駆動を行うＡＣ駆動方式のプラズマディスプレイパネルであって、Ｋ行の行電極と、Ｒ，Ｇ，Ｂの３色に対応する電極を順番にＬ列に配置した列電極（データ電極）とをマトリクス状に配列した電極配置を有している。
【００１２】
走査ドライバＩＣ１０３は、駆動信号発生回路１０５からの行駆動信号に応じて、Ｋ行の行電極に対して走査信号を順次に出力する。
【００１３】
画像信号処理回路１０４は、Ｒ，Ｇ，Ｂの３色に対応する画像信号を、データドライバＩＣ１０１が受取るデータ配列であるシリアル表示データ信号へ変換し、このシリアル表示データ信号を、サブフレーム表示方式のタイミングに同期してデータドライバＩＣ１０１に出力する。
【００１４】
駆動信号発生回路１０５は、図示しない垂直同期信号検出回路で検出された画像データに含まれる垂直同期信号に応じて、１フレームごとにサブフレーム表示方式の所定のシーケンスに従い行駆動信号及び列駆動信号を発生して、データドライバＩＣ１０１と走査ドライバＩＣ１０３に供給する。
【００１５】
高圧駆動回路１０６は、駆動信号発生回路１０５からの駆動信号に応じて、各データドライバＩＣ１０１と走査ドライバＩＣ１０３へ高圧電源を供給する。
【００１６】
図１５に示すように、データドライバＩＣ１０１は、ｎ段のシフトレジスタからなるシフトレジスタ回路１１１と、ｎ回路分の並列ラッチ回路１１２と、ｎ個の出力制御用論理ゲート回路Ｇ１，Ｇ２，Ｇ３，Ｇ４，…，Ｇｎと、ｎ個の高耐圧ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ドライバＢ１，Ｂ２，Ｂ３，Ｂ４，…，Ｂｎとを備える。
【００１７】
このうちシフトレジスタ回路１１１は、画像信号処理回路１０４から入力されたシリアル表示データ信号Ｄ１を、駆動信号発生回路１０５からのシフトクロック信号ＳＣＫに応じて１走査周期ごとにシフト入力する。
【００１８】
並列ラッチ回路１１２は、シフトレジスタ回路１１１のｎ段のシフトレジスタからの出力を、駆動信号発生回路１０５からの並列ラッチ制御信号ＬＥに応じてラッチする。
【００１９】
出力制御用論理ゲート回路Ｇ１，Ｇ２，Ｇ３，Ｇ４，…，Ｇｎは、駆動信号発生回路１０５からの出力制御信号ＯＥに応じて、並列ラッチ回路１１２からの並列入力信号Ｑ１，Ｑ２，Ｑ３，Ｑ４，…，Ｑｎを１走査周期ごとに並列に出力する。
【００２０】
高耐圧ＣＭＯＳドライバＢ１，Ｂ２，Ｂ３，Ｂ４，…，Ｂｎは、高圧駆動回路１０６からの高圧電源Ｖｄを用いて、出力制御用論理ゲート回路Ｇ１，Ｇ２，Ｇ３，Ｇ４，…，Ｇｎからの並列入力信号Ｑ１，Ｑ２，Ｑ３，Ｑ４，…，Ｑｎを、高圧の書き込みパルスからなるデータ信号Ｏ１，Ｏ２，Ｏ３，Ｏ４，…，Ｏｎに変換して、ＡＣ−ＰＤＰ１０２の各データ電極へ出力する。
【００２１】
データドライバＩＣ１０１の表示データ入力形態の例としては、図１６に１ビットデータ入力の場合を示す。
【００２２】
１ビットデータ入力の場合は、入力データＤ１は、Ｒ，Ｇ，Ｂの順に繰り返し配列されていて、シフトクロック信号ＳＣＫの立ち上がりごとに順次、シフトレジスタ回路１１１をシフトされ、最後までシフトされたとき、並列ラッチ制御信号ＬＥの立ち下がりで、並列ラッチ回路１１２に並列にラッチされて、シリアル表示データ信号Ｏｎ，Ｏｎ−１，Ｏｎ−２，…，Ｏ３，Ｏ２，Ｏ１のように、１ビットずつ出力される。
【００２３】
この場合、並列入力信号Ｑのハイレベルを高圧電源電圧Ｖｄに変換し、ロウレベルを０Ｖに変換して出力するので、並列入力信号Ｑに応じて、高圧電源電圧Ｖｄがデータ電極（列電極）に印加されて、走査が行われた行電極との交点のセルで放電が生じてパネルへの表示データの書込が行われる。
【００２４】
サブフレーム期間では表示に必要なライン数分だけ表示データ転送−データ電極出力−セル書込を繰り返した後、維持期間に画像の明るさに相当する数だけ放電発光し表示を行う。例えばＲＧＢ各色８ビットの画像信号として入力された１フレームの画像は、１フレーム期間内に各ビット毎のサブフレーム期間を有し、全体として画像の階調を表示する。
【００２５】
次に、画像信号処理回路１０４の回路構成と動作について説明する。図１７は従来のカラーＰＤＰ装置の画像信号処理回路１０４の構成例を示すブロック図である。
【００２６】
図１７に示すように、画像信号処理回路１０４は、解像度変換回路１０４１、逆γ補正回路１０４２、フレームレート変換回路１０４３、サブフレームデータ変換回路１０４４、データ配列変換回路１０４５及びサブフレームデータ読出回路１０４６を備えている。
【００２７】
カラーＰＤＰ装置に入力された画像信号は、８ビット並列信号処理を基調とする解像度変換回路１０４１、逆γ補正回路１０４２、フレームレート変換回路１０４３を経て、後半のＰＤＰ特有の信号処理回路であるサブフレームデータ変換回路１０４４及びデータ配列変換回路１０４５を必ず通過して、サブフレーム表示方式のタイミングに従って表示データをデータドライバＩＣ１０１へシリアル転送する。
【００２８】
画像信号処理回路１０４における個々の回路は、以下のように機能する。
【００２９】
先ず、図１８及び図１９を参照して、解像度変換回路１０４１について説明する。ここでは、簡単のため、画像信号の走査線数を、例えば２４０本から４８０本へと２倍に増加させるような解像度変換を行う例について説明する。
【００３０】
図１８に示すように走査線数を２倍にするためには、表示画面上にて上下に隣接する走査線Ｌ１０１、Ｌ１０２の中間位置に、新たに走査線Ｌ１０３を追加する。ここで、この走査線Ｌ１０３は、上下両方の走査線Ｌ１０１、Ｌ１０２の画像の性質をあわせ持った走査線とする。そのために、走査線Ｌ１０３上に対応する画素データには、上下の走査線Ｌ１０１、Ｌ１０２の画像信号における各画素データを加算して２で割ることにより得られる平均のデータを割り当てる。
【００３１】
このように上下の走査線Ｌ１０１、Ｌ１０２の画像信号を加算するに際しては、下の走査線Ｌ１０２の画像信号が入力されている期間に、対応する上の走査線Ｌ１０１の画像信号も同時に得る必要がある。そのためには、例えば図１９に示すように、画像信号を丁度、１走査期間遅延させる遅延線としてのラインメモリ１０４１ａを備えると良い。さらに、信号を加算するための加算器１０４１ｂ、２で割るためのビットシフト回路１０４１ｃ、走査線追加後に連続した走査線として次の段の画像信号処理回路に出力するための書込み側、読出し側各２ライン分のラインメモリ１０４１ｄ、１０４１ｅを備える。
【００３２】
ここで、解像度変換回路１０４１では、入力信号に対し２倍の走査線を持つ信号に変換されるため、フレームレートが例えば６０Ｈｚで変わらないときは、走査線周期は半分となる。従って２ライン分のラインメモリ１０４１ｅは、その読出しクロックの周期を、入力画像信号のクロック周期の半分の周期として動作させる。
【００３３】
次に、図２０を参照して、逆γ補正回路１０４２について説明する。
【００３４】
一般に放送画像信号などの画像信号はブラウン管を使用した表示装置の表示特性に合わせてγ補正と呼ぶ特性を付加されて出力されている。カラーＰＤＰ装置などでは、ブラウン管の場合とは異なり、画像信号レベルと表示される明るさとがほぼ比例の関係にあるため、入力画像信号をそのまま表示すると画像の本来暗い部分が明るめに表示され、不自然な画像表示となる。このためプラズマディスプレイ装置の画像信号処理回路１０４では、画像信号に付加されているγ補正をキャンセルする補正を行っている。この補正を行うのが逆γ補正回路１０４２であり、例えば図２０（ｂ）に示すような変換特性にて逆γ補正を行う。このような逆γ補正をディジタル信号処理で実現する場合、図２０（ａ）に示すようにＲＯＭデータに変換特性を持たせ、ＲＯＭ１０４２ａをルックアップテーブルとして使用するのが一般的である。
【００３５】
次に、図２１、図２２を参照して、フレームレート変換回路１０４３について説明する。
【００３６】
一般にカラーＰＤＰ装置などに入力される画像信号のフレームレート（垂直周波数）は１種類とは限らず、例えば、６０Ｈｚの他に、５０Ｈｚ或いは７５Ｈｚなどの画像信号が存在する。
【００３７】
カラーＰＤＰ装置の表示動作を入力画像信号のフレームレート別に動作モードを用意して行うことはもちろん可能であるが、高電圧回路からなる高速かつ複雑なプラズマディスプレイ駆動回路を動作させるため、カラーＰＤＰ装置の表示動作段階でフレームレートを統一できると、表示性能、消費電力、回路コストなど最適化できることが多い。このため画像信号処理回路１０４にフレームレート変換回路１０４３を搭載し、表示動作段階でのフレームレートを統一する構成とすることがある。ここでは、簡単のため、図２１に示すように、例えば７５Ｈｚの入力画像信号を６０Ｈｚに変換する例について説明する。
【００３８】
フレームレート変換回路１０４３には各種の方式があるが、図２１の例の場合には２つの周波数の比（７５：６０）は５：４なので入力信号の画像５フレームにつき１フレームだけコマ抜きをして（５フレームを４フレームとして）画像をつなげるようなフレームレート変換を行うと良い。
【００３９】
ここで、コマ抜きしたフレーム（コマ落ちフレーム）の画像は切り捨てるだけなので（前後のフレームに振り分けたりしないので）、動画像などでは動きがぎごち無く見えることはあるが、前後のフレームが加工されないのでボヤけた画像にはならない。
【００４０】
図２２にフレームレート変換回路１０４３の構成例を示す。
【００４１】
この例のフレームレート変換回路１０４３は、入出力レートの違いによる時間差を吸収し、コマ抜きした前後の画像信号を切れ目無く接続するために数フレーム分の容量のフレームメモリ１０４３ａを備えている。例えば、７５Ｈｚから６０Ｈｚへ変換する場合は３フレーム分のフレームメモリ１０４３ａを備える。
【００４２】
フレームレート変換はこれらのフレームメモリ１０４３ａに対して、順次、入力画像信号を書き込んで行き、書込みが完了したフレームメモリ１０４３ａから、フレームレート変換後の６０Ｈｚに対応する速度で画像信号を読み出してゆく。ここで、書き込み側よりも読出し側の速度が遅いため、書込みから読出しまでの間隔が次第に広がる。そして、書込み済みで読出し未了のフレームメモリ１０４３ａが２つとなったタイミングで、読出し側は次のフレームメモリ１０４３ａの読み出しをスキップして、次の次のフレームメモリ１０４３ａの読出しに移行する。これにより、書込み側のオーバーフローを防ぐとともに、１フレームのコマ抜きを発生させる。このようにして、７５Ｈｚから６０Ｈｚにフレームレートが下げられた連続的な画像信号が得られる。
【００４３】
次に、図２３を参照して、サブフレーム変換コーディング回路１０４４について説明する。
【００４４】
カラーＰＤＰ装置では１フレーム期間をサブフレームという小期間に分割し、各サブフレームでは画像信号の特定ビットの階調表示を、発光回数の制御により行い、１フレーム全体では各ビットのサブフレームを時系列に配して、画像信号の全階調表示を行う。この場合、８ビットの画像信号をそのまま８ビットのサブフレームに割り付けても良いが、表示画像品質を改善するため、２進数形式のデータからそれ以外の形式に画像データを変換し、冗長ではあるがもっと多いビット数にして、各サブフレームに割り付ける方法がある。変換コーディングの方法は、逆γ補正と同様にＲＯＭデータに変換特性を持たせ、ＲＯＭ１０４４ａをルックアップテーブルとして使用する方式が一般的である。なお、図２３には、簡単のため、４ビット信号から５ビット信号へサブフレーム変換コーディングを行う例を示す。
【００４５】
次に、図２４乃至図２６を参照して、データ配列変換回路１０４５について説明する。
【００４６】
カラーＰＤＰ装置における上記のようなサブフレーム表示方式は、従来のブラウン管などによる画像表示とは異なり、画像信号のビット別にサブフレーム期間中にビットの重みに対応する回数のパルス発光を行い、各ビットのサブフレームを時系列に配して、画像信号の表示を行う。
【００４７】
そのため、ディジタル信号処理として一般的な８ビット並列信号のままではサブフレーム表示方式用の表示データとしては適さず、図２４に示すように最終的にデータドライバＩＣ１０１へ転送される表示データ形式、すなわちシリアル表示データ信号に配列変換する（データの並替えを行う）必要がある。
【００４８】
この処理を行うのがデータ配列変換回路１０４５であり、このデータ配列変換回路１０４５の例としては、図２５に示すように２つのフレームメモリ１０４５ａとフレームメモリ書込み前に配置される画像信号数ライン分のラインメモリ１０４５ｂからなる構成がある。
【００４９】
２つのフレームメモリ１０４５ａは、ビット別にメモリ内のまとまった領域へ書込まれる画像信号を格納する機能と、格納した画像信号のうち特定のビットデータをサブフレーム表示方式のタイミングに従った読み出しに供する機能と、を交替で担う（ダブルバッファ動作を行う）。
【００５０】
また、図２６に示すように、フレームメモリへ書込むデータを作成するためにラインメモリを使用して、１走査期間の画像信号をデータドライバＩＣ１０１の出力数に対応して区間分割と並列化を行い、各ビットデータは時系列に配列してフレームメモリに書き込む。
【００５１】
なお、データ配列変換回路１０４５でフレームメモリが必要な理由は、入力画像信号が、フレーム期間を通じ走査線によって構成される時系列な信号であるのに対し、サブフレーム表示方式ではサブフレーム内で特定のビットにつき、先頭走査線データから最終走査線データまで読出して出力する必要があるため、バッファとして１フレーム分必要となるためである。
【００５２】
【発明が解決しようとする課題】
ところで、従来のＰＤＰ装置における画像信号処理回路１０４は、フレームレート変換回路１０４３に専用のフレームメモリ１０４３ａと、データ配列変換回路１０４５に専用のフレームメモリ１０４５ａとを備えていた。このように従来の画像信号処理回路１０４がフレームメモリ１０４３ａとフレームメモリ１０４５ａとを備える必要があったのは、以下の理由による。
【００５３】
従来の画像信号処理回路１０４においては、データ配列変換回路１０４５よりも前段にある解像度変換回路１０４１、逆γ補正回路１０４２及びフレームレート変換回路１０４３は、ＲＧＢ各色８ビットの並列信号処理を行うようになっている。このため、フレームレート変換回路１０４３は、並列処理用のフレームメモリ１０４３ａを備えている。
【００５４】
ところで、カラーＰＤＰの画像信号処理回路１０４では、図２４に示すように１フレーム期間を複数のサブフレーム期間に分割し、各サブフレームでは単一ビットの明るさだけ放電発光を行って、１フレーム期間を通じ各ビットデータの放電発光をヒトの目の残像効果により加え合わせ画像表示するサブフレーム表示方式を採用しているため、画像信号の並びを組み替える処理が必要になる。さらにカラーＰＤＰではデータ電極に、出力数を単位とした個数分のデータドライバＩＣ１０１が接続されているので、データドライバＩＣ１０１の出力数の単位で画像領域を分割し、各データドライバＩＣ１０１へ同時に表示データを転送しなければならない。
【００５５】
すなわち、データ配列変換回路１０４５は、データをビット別に時系列に配列し、かつ各データドライバＩＣ１０１への表示データが同時に転送されるように変換する処理を行うようになっているため、一時的にデータを蓄えるバッファメモリとしてフレームメモリ１０４５ａを備えている。
【００５６】
このフレームメモリ１０４５ａに蓄えられるデータは、サブフレーム期間に特定のビットの全データを出力する目的のため、図２７（ｂ）に示すように、ビット毎にフレームメモリ内における格納領域（アドレス）が分けられ、データドライバＩＣ１０１の出力数を単位として並列化した配列２７１で蓄えられている。ここで、図２７では、簡単のため、表示画面における水平画素数全体を４つのデータドライバＩＣ１０１に割り付けた場合を示しているが、実際には、例えば、３２個のデータドライバＩＣ１０１に割り付けるようにし、従って、フレームメモリ１０４５ａ内には、図２７（ｂ）に示す配列２７１が３２個分だけ格納される。
【００５７】
ここで、フレームメモリ１０４５ａに蓄えられるデータは、従来から画像信号処理で一般的な（画像信号の画面表示と相対的な配置が類似の）ビットマップ型のメモリマッピングとはならず、８ビット並列信号処理用には適さない。
【００５８】
よって、カラーＰＤＰ装置のデータ配列変換用フレームメモリで、通常の画像信号処理の加算、減算等を行おうとすると、８ビット並列信号を同時に全ビット読み出すことができないし、逆に、通常のフレームメモリではサブフレーム表示方式に対応した特定ビットデータの高速読出しが出来ない。
【００５９】
このため、データ配列変換用フレームメモリ１０４５ａは、通常の８ビット並列信号処理で使用しているフレームメモリ１０４３ａ（図２７（ａ）のようにビットマップ形式でデータを蓄積する）と共用化することが難しく、データ配列変換回路１０４５に専用のものとなっていた。
【００６０】
その結果、従来は、図１７に示すように、データ配列変換用のフレームメモリ１０４３ａとしては書込側、読出側別に１フレーム分ずつメモリを持つ（ダブルバッファ方式）ので、このデータ配列変換用フレームメモリ１０４３ａと並列処理用のフレームメモリ１０４５ａとで計５フレーム分のメモリが必要であった。
【００６１】
このため、画像信号処理回路１０４の回路規模及び実装面積が大きいとともに、コストもかかるという問題があった。
【００６２】
しかも、このようにフレームメモリの数が多いため、画像信号処理回路１０４を構成するＬＳＩを、その端子数の都合から複数分割する必要があった。
【００６３】
このため、従来の画像信号処理回路１０４は、例えば、図２８に示すように、解像度変換回路１０４１、逆γ補正回路１０４２及びフレームレート変換回路１０４３を備える８ビット並列信号処理ブロック１０４Ａ（図１７）を構成する信号処理基板２５１と、ＳＦ変換回路１０４４、データ配列変換回路１０４５及びＳＦ読出回路１０４６を備えるデータ配列変換ブロック１０４Ｂ（図１７）を構成するデータ配列変換基板２５２と、の２つの基板（チップ）からなる分割構成をなしていた。
【００６４】
しかも、画像信号処理回路１０４におけるフレームメモリ入出力信号端子数およびデータドライバＩＣ１０１への表示データ出力端子数が多いため、画像信号処理回路１０４を構成するＬＳＩパッケージが多ピンとなりコスト高になるという問題もあった。
【００６５】
また、画像信号処理回路１０４から表示データが転送されるデータドライバＩＣ１０１は、カラーＰＤＰの長辺に沿って配置されるが、例えば、水平画素数１０２４のカラーＰＤＰの場合に出力数９６のデータドライバＩＣ１０１を用いるとすれば、必要なデータドライバＩＣの数は３（色）×１０２４／９６＝３２（個）となる。従って、装置上の一箇所にある画像信号処理回路１０４から、空間的に広い範囲にある３２個ものデータドライバＩＣ１０１に対し、各データドライバＩＣ１０１に対応する表示データを共通のタイミングで高速かつ確実に転送（送信）する技術が必要となっている。
【００６６】
データを高速で転送する必要性は、コストダウンのためデータドライバＩＣ１０１の出力数が増大され、輝度向上のため走査時間（表示データ転送期間）が低減される傾向がある中でますます高まっている。
【００６７】
例えば出力数９６のデータドライバＩＣ１０１を使用した場合、走査期間において、１ラインの走査時間を２マイクロ秒とした場合、１本の信号線で１のデータドライバＩＣへ信号を転送すると、データ転送レートは９６／２＝４８メガ／秒（４８ＭＨｚ）となる。
【００６８】
送信側の画像信号処理回路１０４から受信側のデータドライバＩＣ１０１までは、例えば１メートル程度もの間隔が想定されるが、この長さの伝送線路の信号としては上記のデータ転送レートは非常に高速なものとなっている。
【００６９】
ここで、従来は、例えば５Ｖ振幅或いは３．３Ｖ振幅のＣＭＯＳ信号によるデータ転送が採用されているが、このようなＣＭＯＳ信号によるデータ転送では、中継のために挿入されるバッファＩＣの段数の差や信号線自身の長さの差による時間差からクロックとデータのスキュー（タイミング差）が増大しやすく高速データ転送が困難であるという問題がある。
【００７０】
本発明は、上記のような問題点を解決するためになされたもので、画像信号処理回路における回路規模、実装面積及び価格を低減可能、かつ、データドライバＩＣへの出力信号数を削減可能で、より好ましくは、高速データ転送を好適に実行可能な表示装置及び表示装置用画像信号処理方法を提供することを目的とする。
【００７１】
【課題を解決するための手段】
上記課題を解決するため、本発明の表示装置は、入力される画像信号を処理する画像信号処理部と、該画像信号処理部による処理後の画像信号に基づいて画像を表示する表示部と、を備える表示装置において、前記画像信号処理部は、画像信号をフレームメモリへ書き込むことと、該書き込まれた画像信号を周期的にスキップして読み出すことと、を繰り返すことによってフレームレート変換を行うフレームレート変換処理部と、前記フレームレート変換処理部によりフレームレート変換された画像信号を前記表示部に対応した配列に配列変換してフレームメモリに書き込む配列変換処理部と、個別に読出及び書込が可能な複数のメモリ領域を有するフレームメモリと、を備え、前記配列変換処理部による書き込みを、フレームメモリのメモリ領域のうち、前記フレームレート変換処理部による読み出しが終了したメモリ領域に対して順次行うことで、前記フレームレート変換処理部と前記配列変換処理部とでフレームメモリを共用するようにしたことを特徴としている。
【００７２】
本発明の表示装置においては、フレームメモリの各メモリ領域から前記フレームレート変換処理部により画像信号を読み出す処理と、該各メモリ領域へ前記配列変換処理部により書き込む処理と、を１フレーム期間内に完了させるようにしたことが好ましい。
【００７３】
本発明の表示装置においては、フレームメモリのメモリ領域のうち、一のメモリ領域からの前記フレームレート変換処理部による読み出しに続いて、該一のメモリ領域に対する前記配列変換処理部による書き込みを行うようにしたことが好ましい。
【００７４】
或いは、本発明の表示装置においては、フレームメモリのメモリ領域のうち、一のメモリ領域からの前記フレームレート変換処理部による読み出しと並行して、他のメモリ領域に対する前記配列変換処理部による書き込みを行うようにしたことも好ましい。
【００７５】
また、本発明の表示装置においては、前記配列変換処理部によりフレームメモリに書き込まれた画像信号を前記表示部に転送する転送処理部を更に備え、フレームメモリの各メモリ領域は、複数の小領域からなり、前記配列変換処理部は、各メモリ領域の小領域に対し前記表示部における所定数ずつの走査線に対応する画像信号を表示順序に従って書き込む一方で、前記転送処理部は、同一の表示順序の画像信号を各メモリ領域の小領域より読み出すとともに、これら画像信号を同期させて前記表示部に転送することが好ましい。
【００７６】
さらに、本発明の表示装置においては、前記フレームレート変換処理部と、前記配列変換処理部と、を同一のチップに備えることが好ましい。
【００７７】
この場合、前記チップは、フレームメモリを更に備えることも好ましい。
【００７８】
また、本発明の表示装置においては、前記配列変換後の画像信号を前記表示部へデータ転送するに際し、低振幅差動信号を用いることも好ましい。
【００７９】
また、本発明の表示装置は、前記表示部としてプラズマディスプレイモジュールを備えるプラズマ表示装置であることが好ましい。
【００８０】
また、本発明の表示装置用画像信号処理方法は、入力される画像信号を処理し、該処理後の画像信号に基づき画像を表示する表示装置のための画像信号処理方法において、画像信号をフレームメモリへ書き込むことと、該書き込まれた画像信号を周期的にスキップして読み出すことと、を繰り返すことによってフレームレート変換を行うフレームレート変換工程と、前記フレームレート変換工程にてフレームレート変換された画像信号を表示部に対応した配列に配列変換してフレームメモリに書き込む配列変換工程と、を備え、前記配列変換工程での書き込みを、個別に読出及び書込が可能な複数のメモリ領域を有するフレームメモリのメモリ領域のうち、前記フレームレート変換工程での読み出しが終了したメモリ領域に対して行うことで、前記フレームレート変換工程と前記配列変換工程とでフレームメモリを共用することを特徴としている。
【００８１】
本発明の表示装置用画像信号処理方法においては、フレームメモリの各メモリ領域から前記フレームレート変換処理部により画像信号を読み出す処理と、該各メモリ領域へ前記配列変換処理部により書き込む処理と、を１フレーム期間内に完了させることが好ましい。
【００８２】
本発明の表示装置用画像信号処理方法においては、フレームメモリのメモリ領域のうち、一のメモリ領域からの前記フレームレート変換処理部による読み出しに続いて、該一のメモリ領域に対する前記配列変換処理部による書き込みを行うことも好ましい。
【００８３】
或いは、本発明の表示装置用画像信号処理方法においては、フレームメモリのメモリ領域のうち、一のメモリ領域からの前記フレームレート変換処理部による読み出しと並行して、他のメモリ領域に対する前記配列変換処理部による書き込みを行うことも好ましい。
【００８４】
本発明の表示装置用画像信号処理方法においては、レームメモリの各メモリ領域は、複数の小領域からなり、前記配列変換工程では、各メモリ領域の小領域に対し前記表示装置の表示部における所定数ずつの走査線に対応する画像信号を表示順序に従って書き込み、前記配列変換工程にて書き込まれた画像信号のうち、同一の表示順序の画像信号を各メモリ領域の小領域より読み出すとともに、これら画像信号を同期させて前記表示部に転送することが好ましい。
【００８５】
本発明の表示装置及び表示装置用画像信号処理方法によれば、個別に読出及び書込が可能な複数のメモリ領域を有するフレームメモリを備え、配列変換処理部による書き込みを、フレームレート変換処理部による読み出しが終了したメモリ領域に対して行うことで、フレームレート変換処理部と配列変換処理部とでフレームメモリを共用するようにしたので、フレームメモリが例えば４個で足りる。
【００８６】
その結果、部品点数を削減することができて画像信号処理部の回路規模、実装面積、消費電力及び価格を低減することができる。加えて、画像信号処理部の集積化、モデル間の共用化、標準化を推進することによっても価格の低減を計ることができる。
【００８７】
さらに、画像信号処理部におけるフレームメモリ入出力信号端子数およびデータドライバへの表示データ出力端子数が削減されるので、該画像信号処理部を構成するＬＳＩの統合化が容易となる。このため、従来の場合には例えば図２５に示すような構成であった画像信号処理回路１０４を、例えば図１に示すように、統合された画像信号処理回路１で構成することができる。つまり、画像信号処理回路のワンチップＬＳＩ化を図ることができ、実装面積の削減の他、ＬＳＩ、部品及び回路の共用化並びに量産化によるコストダウンが可能となる。
【００８８】
【発明の実施の形態】
以下、図面を参照して、本発明に係る実施の形態について説明する。本実施の形態では、本発明に係る表示装置の適例としてのプラズマ表示装置についての説明を行う。
【００８９】
なお、本実施形態で説明する構成要素のうち、従来の技術におけるのと同様の構成要素については、同一の符号を付すとともにその説明を省略することがある。
【００９０】
本実施形態に係るプラズマ表示装置は、複数のサブフレーム期間の表示を時系列に連ねて行うことで１フレーム期間の表示を行うように構成されたサブフレーム方式の表示装置であって、入力される画像信号を処理する画像信号処理回路（画像信号処理部）１（図１）と、該画像信号処理回路１による処理後の画像信号に基づいて画像を表示するプラズマディスプレイパネル（プラズマディスプレイモジュール、表示部）と、を備える。
【００９１】
図１に示すように、画像信号処理回路１は、入力される画像信号に対し解像度変換を行う解像度変換回路２と、解像度変換後の画像信号に対し逆γ補正を行う逆γ補正回路３と、逆γ補正後の画像信号に対しフレームレート変換を行うフレームレート変換回路（フレームレート変換処理部）４と、フレームレート変換後の画像信号に対しサブフレーム変換を行うサブフレーム変換コーディング回路５と、サブフレーム変換後の画像信号に対しデータ配列変換（配列変換）を行うデータ配列変換回路（配列変換処理部）６と、データ配列変換後の画像信号を読み出してデータドライバＩＣへ出力するＳＦ読出回路７と、複数のフレームメモリ１１、１２、１３、１４とを備えている。
【００９２】
なお、このうち解像度変換回路２、逆γ補正回路３及びサブフレーム変換コーディング回路５は、例えば、従来の技術で説明した解像度変換回路１０４１、逆γ補正回路１０４２及びサブフレーム変換コーディング回路１０４４とそれぞれ同様の構成をなしている。
【００９３】
また、フレームレート変換回路４は、従来の技術で説明したフレームレート変換回路１０４３と同様に、画像信号をフレームメモリ１１〜１４へ書き込むことと、該書き込まれた画像信号を周期的にスキップして読み出すことと、を繰り返すことによってフレームレート変換を行う。
【００９４】
また、データ配列変換回路６は、フレームレート変換回路４によりフレームレート変換された画像信号をプラズマディスプレイパネルに対応した配列に配列変換してフレームメモリ１１〜１４に書き込む。
【００９５】
フレームメモリ１１〜１４は、それぞれ例えば図２に示すように、個別に読出及び書込が可能な複数（本実施形態の場合、例えば８つ）のメモリ領域２１、２２，２３，２４，２５，２６，２７，２８を備えている。なお、図２では、簡単のため、１つのデータドライバＩＣ１０１に対する割り当て分のメモリ領域だけ（本実施形態の場合、例えば８つ）を示しているが、実際には、フレームメモリは、例えば３２個のデータドライバＩＣ１０１に対する割り当て分のメモリ領域を備えることとする。
【００９６】
さらに、各メモリ領域２１〜２８は、例えば図３に示すように、複数の小領域３１、３２，３３，３４，３５，３６，３７，３８に分割されている。
【００９７】
なお、各フレームメモリ１１〜１４は、それぞれ同様に機能するものであるが、フレーム期間毎に交替で、４つの機能のうち１つずつを担うようになっている。この４つの機能とは、フレーム変換回路４による画像信号の書き込みに供される機能、フレーム変換回路４により書き込まれた画像信号の格納状態を維持する機能、フレーム変換回路４による読み出し及び配列変換回路６による再書き込みに供される機能、及び、サブフレーム読出回路７による読み出しに供される機能である。すなわち、例えば、フレームメモリ１１に対してフレーム変換回路４による画像信号の書き込みが行われるフレーム期間には、フレームメモリ１２はフレーム変換回路４により前のフレーム期間にて書き込まれた画像信号の格納状態を維持し、フレームメモリ１３はフレーム変換回路４による読み出し及び配列変換回路６による再書き込みに供され、フレームメモリ１４はサブフレーム読出回路７による読み出しに供され、次のフレーム期間には、フレームメモリ１４に対してフレーム変換回路４による画像信号の書き込みが行われ、フレームメモリ１１はフレーム変換回路４により前のフレーム期間にて書き込まれた画像信号の格納状態を維持し、フレームメモリ１２はフレーム変換回路４による読み出し及び配列変換回路６による再書き込みに供され、フレームメモリ１３はサブフレーム読出回路７による読み出しに供されるといったように、各フレームメモリ１１〜１４が担う機能が循環的に入れ替わるようになっている。このため、以下では簡単のため、各フレームメモリ１１〜１４を特定せずに単に「フレームメモリ」と称して説明を行う。
【００９８】
次に、図４を参照して、画像信号処理回路（画像信号処理部）１に入力される画像信号（本実施形態の場合、例えば、８ビットの画像信号）に対して施される処理の流れについて説明する。
【００９９】
すなわち、先ず、ステップＳ１では解像度変換回路２による解像度変換がなされ、続くステップＳ２では逆γ補正回路３による逆γ補正がなされる。
【０１００】
続いて、ステップＳ３では、フレームレート変換回路４によりフレームメモリに書き込まれる。ここで、フレームレート変換回路４は、従来の技術におけるのと同様に、通常のビットマップ形式で書き込みを行う。この結果、フレームメモリは、図５（ａ）に示すように、ビットマップ形式の画像信号を格納した状態となる。
【０１０１】
また、このように書き込まれた画像信号も、例えば、５回の書き込みに対して１回の割合で読み出しがスキップされることによりフレームレート変換がなされる（従来の技術参照）。
【０１０２】
読み出しがスキップされなかった画像信号は、続くステップＳ４ではフレームレート変換回路４によりフレームメモリから読み出される。
【０１０３】
更に、この画像信号は、サブフレーム変換コーディング回路５によりサブフレーム変換され（ステップＳ５）、続いて、データ配列変換回路６によりデータ配列変換されて（ステップＳ６）、フレームメモリに再度書き込まれる（ステップＳ７）。
【０１０４】
ここで、フレームメモリへの書き込みは、図５（ｂ）に示すように、フレームレート変換回路による読み出しが終了したメモリ領域に対して、順次行い、このように書き込みを順次行う結果として、図５（ｃ）に示すように、フレームメモリの各メモリ領域２１〜２８に対して、配列変換後の画像信号が書き込まれた状態となる。なお、配列変換後の画像信号の書き込みについては、後述する各実施形態にて詳述する。
【０１０５】
また、このようにフレームメモリに書き込まれた配列変換後の画像信号は、サブフレーム読出回路７により読み出されて（ステップＳ８）、対応するデータドライバＩＣ１０１に出力され（ステップＳ９）、これら画像信号に基づく表示がプラズマディスプレイパネルにてなされる。
【０１０６】
本実施形態によれば、個別に読出及び書込が可能な複数のメモリ領域２１〜２８を有する複数個のフレームメモリ１１〜１４を備え、データ配列変換回路６による書き込みを、フレームレート変換回路４による読み出しが終了したメモリ領域に対して行うことで、フレームレート変換回路４とデータ配列変換回路６とでフレームメモリを共用することができる。
【０１０７】
以下、好ましい実施形態の例について詳細に説明する。
【０１０８】
〔第１の実施形態〕
図６に示すように、第１の実施形態に係るプラズマ表示装置の画像信号処理回路１０は、図１の構成に加えて、フレームメモリ１１〜１４へのデータ（画像信号）書込及びフレームメモリ１１〜１４からのデータ読出を制御するフレームメモリ制御回路８を備えている。なお、第１の実施形態の場合、例えば、解像度変換回路２、逆γ補正回路３、フレームレート変換回路４、サブフレーム変換コーディング回路５、データ配列変換回路６、ＳＦ読出回路７及びフレームメモリ制御回路８が１つのＬＳＩ（同一チップ）１０Ａに備えられている一方で、各フレームメモリ１１〜１４は、ＬＳＩ１０Ａに対して外付けに構成されている。
【０１０９】
また、第１の実施形態の場合、ステップＳ４のフレームレート変換回路４によるフレームメモリからの読み出しと、ステップＳ７のデータ配列変換回路６によるフレームメモリへの書き込みは、リードモディファイライト動作により行う。
【０１１０】
すなわち、一のフレームメモリが有する複数のメモリ領域２１〜２８のうち、一のメモリ領域からのフレームレート変換回路４による読み出しに続いて、該一のメモリ領域に対するデータ配列変換回路６による書き込みを行う。このような読み出し及び書き込みを、一のフレームメモリの各メモリ領域に対して順次実行することにより、該一のフレームメモリには、配列変換後の１フレーム分の画像信号が書き込まれた状態となる。
【０１１１】
次に、図７を参照して、図４におけるステップＳ３からステップＳ９までの処理について詳細に説明する。なお、ここでは簡単のため、フレームメモリのメモリ領域が４つ（メモリ領域２１〜２４）であり、しかも、各メモリ領域の小領域が４つ（小領域３１〜３４）であるものとして説明を行う。
【０１１２】
先ず、図４のステップＳ３の処理は、図７にステップＳ１１で示すように、フレームメモリに対し、ビットマップ形式の並列処理データを書き込む処理であり、１フレーム期間内に行われる。つまり、８ビット並列信号処理では通常のビットマップ形式で画像信号を格納する。この処理の結果、図７にステップＳ１２で示すように、該フレームメモリは並列処理データを格納した状態となる。
【０１１３】
次に、図４のステップＳ４の処理は、フレームメモリから画像信号をサブフレーム変換用に読み出す処理であり、図４のステップＳ７の処理は、サブフレーム変換及び配列変換後の画像信号をフレームメモリに書き込む処理である。
【０１１４】
ここでの処理には、１回のメモリアクセスで読み出し後、データの書き込みを行うリードモディファイライトを適用する。ここでの書込みデータは、同一のメモリアクセスで読み出したデータに対してサブフレーム変換及び配列変換を施したデータではなく、それよりも前に読み出されてサブフレーム変換及び配列変換が施されたデータである。これは、読出し直後のデータへのサブフレーム変換及び配列変換は、同一のメモリアクセスの際における書き込みには間に合わないためである。なお、このように再書込みを行うと、フレームメモリ内での画像信号の相対的な位置はずれるが、データの読出しと書込みが衝突する事は無いため、その後の処理に支障は無い。
【０１１５】
これらの処理は、より具体的には、図７にステップＳ１３で示すように、先ず、フレームメモリのメモリ領域２１から画像信号を読み出し（ステップＳ１３ａ）、次に、メモリ領域２１にサブフレーム変換及び配列変換後の画像信号を上書きにより書き込み（ステップＳ１３ｂ）、以下、順に、メモリ領域２２からの画像信号読み出し（ステップＳ１３ｃ）→メモリ領域２２への画像信号の書き込み（ステップＳ１３ｄ）→メモリ領域２３からの画像信号読み出し→メモリ領域２３への画像信号の書き込み→メモリ領域２４からの画像信号読み出し→メモリ領域２４への画像信号の書き込みを行うことによりなされる。その結果、図７にステップＳ１３ｅに示すように、フレームメモリは配列変換後の１フレーム分の画像信号を格納した状態となる。
【０１１６】
ここで、簡単のため、例えば図８に示すように、１フレーム期間を４つのサブフレーム（ＳＦ１、ＳＦ２、ＳＦ３及びＳＦ４）により形成するとともに、プラズマディスプレイパネルの表示画面Ｇにおける１画面分の画像信号を４つのデータドライバＩＣ１０１に割り付ける（水平画素数全体を４つのデータドライバＩＣ１０１に割り付ける）と仮定する。この場合、例えば、メモリ領域２１には、表示画面Ｇにおける最上段の所定数分（例えば表示画面Ｇの上下幅の１／４相当分）の走査線Ｌ１における全水平画素のうち１／４相当分に対応する画像信号を書き込む。同様に、メモリ領域２２には表示画面Ｇにおける次段の所定数分の走査線Ｌ２における全水平画素のうち１／４相当分に対応する画像信号を書き込み、メモリ領域２３には表示画面Ｇにおける更に次段の所定数分の走査線Ｌ３における全水平画素のうち１／４相当分に対応する画像信号を書き込み、メモリ領域２４には表示画面Ｇにおける最下段の所定数分の走査線Ｌ４に対応する画像信号を書き込む。
【０１１７】
また、より詳細には、ここでの画像信号の書き込みは、各小領域３１〜３４に対し、プラズマディスプレイパネルの表示画面Ｇにおける所定数ずつの走査線に対応する画像信号を表示順序に従って書き込むことを、メモリ領域毎に周期的に繰り返すことにより行う。すなわち、各小領域３１には、例えば、表示順序が１番目のサブフレーム（ＳＦ１）の画像信号を書き込み、各小領域３２には、例えば、２番目のサブフレーム（ＳＦ２）における画像信号を書き込み、各小領域３３には、例えば、３番目のサブフレーム（ＳＦ３）における画像信号を書き込み、各小領域３４には、例えば、４番目のサブフレーム（ＳＦ４）における画像信号を書き込む。
【０１１８】
なお、図７のステップＳ１３の処理は、１フレーム期間内に実行する。すなわち、一のフレームメモリの各メモリ領域からフレームレート変換回路４により画像信号を読み出す処理と、該各メモリ領域へデータ配列変換回路６により書き込む処理と、を１フレーム期間内に完了させる。
【０１１９】
次に、ステップＳ１３の処理を行う結果として、配列変換後の画像信号を格納した状態とされた（ステップＳ１３ｅ）フレームメモリのメモリ内容は、ＳＦ読出回路７により読み出されてデータドライバＩＣ１０１に出力される（図７のステップＳ１４）。
【０１２０】
この読出・出力処理は、図７に示すように、各メモリ領域２１〜２４の小領域３１のメモリ内容を読み出して出力する処理（ステップＳ１４ａ）、各メモリ領域２１〜２４の小領域３２のメモリ内容を読み出して出力する処理（ステップＳ１４ｂ）、各メモリ領域２１〜２４の小領域３３のメモリ内容を読み出して出力する処理（ステップＳ１４ｃ）、各メモリ領域２１〜２４の小領域３４のメモリ内容を読み出して出力する処理（ステップＳ１４ｄ）をこの順に行うことによりなされる。ここで、これらステップＳ１４ａ〜ステップＳ１４ｄの処理は、それぞれ飛び飛び（図７では例えば３個おき）のアドレスを指定して読み出すことで行う。
【０１２１】
すなわち、フレームメモリに書き込まれた画像信号をプラズマディスプレイパネル（実際には、例えば、プラズマディスプレイパネル近傍のデータドライバＩＣ１０１）に転送する転送処理部としてのＳＦ読出回路７は、同一の表示順序の画像信号（つまりサブフレーム走査期間に対応するビットの画像信号）を各メモリ領域の小領域より読み出すとともに、これら画像信号を同期させてプラズマディスプレイパネルに転送する。
【０１２２】
また、このようにステップＳ１４ａ〜ステップＳ１４ｄの処理を順に行う結果として、図８（ａ）に示すようにＳＦ１、ＳＦ２、ＳＦ３及びＳＦ４の表示が順に行われ、これらＳＦ１〜ＳＦ４の表示の総体により１フレームの表示が形成される。
【０１２３】
さらに、ステップＳ１４の処理が行われたフレームメモリに対しては、繰り返しステップＳ１１からの処理が施される。
【０１２４】
このように、本実施形態においては、８ビット並列信号処理とデータ配列変換処理を信号処理順のパイプライン処理で循環的に実行する。
【０１２５】
以上のように、本実施形態のプラズマ表示装置によれは、個別に読出及び書込が可能な複数のメモリ領域２１〜２８（図７では簡単のためメモリ領域２１〜２４としている）を有するフレームメモリ１１〜１４を備え、データ配列変換処理回路６による書き込みを、フレームレート変換回路４による読み出しが終了したメモリ領域に対して行うことで、フレームレート変換回路４とデータ配列変換回路６とでフレームメモリ１１〜１４を共用するようにしているので、すなわち、８ビット並列信号処理では通常のビットマップ形式で画像信号を格納し、後段のデータ配列変換処理ではデータの格納領域を所定数ライン分の小領域に区切り、その中でビット別にデータ読出しが出来るようにメモリアドレスを割り付けて格納し、フレームメモリ全体として小領域３１〜３８（図７では簡単のため小領域３１〜３４としている）を周期的に配置するので、８ビット並列信号処理のフレームレート変換データを読み出した後のメモリ領域へ同一フレーム期間内にデータ配列変換したデータを再書き込みすることができる。
【０１２６】
また、配列変換後のデータの書き込みを行った次のフレーム期間に、サブフレーム表示方式に従って、サブフレーム期間別に指定されたビットデータをフレームメモリから読出し、表示データとしてデータドライバＩＣ１０１へ転送することにより、従来の場合と同様の画像表示が可能である。
【０１２７】
すなわち、所定数分（所定数ライン分の）の走査線を周期とするメモリアドレスに特定ビットアドレスが格納されているので、この複数個おきのアドレスを順次指定して読み出す事により、必要な特定ビットデータのみをフレーム全体に渡って得ることができ、この特定ビットデータをデータドライバＩＣ１０１へ出力することにより、画像の表示を好適に実行することができる。
【０１２８】
よって、画像信号処理回路１０において、フレームレート変換処理とデータ配列変換処理に必要なフレームメモリは、図７のステップＳ１１の処理に用いられるフレームメモリ、同ステップＳ１２の処理に用いられるフレームメモリ、同ステップＳ１３の処理に用いられるフレームメモリ及び同ステップＳ１４の処理に用いられるフレームメモリの、計４つで足りる。すなわち、従来はデータ配列変換処理の書き込み側で必要だったフレームメモリを共用化して１フレーム分のメモリを削減することができる。
【０１２９】
その結果、部品点数を削減することができて画像信号処理回路１０の回路規模、実装面積及び価格を低減することができる。加えて、画像信号処理回路１０の集積化、モデル間の共用化、標準化を推進することによっても価格の低減を計ることができる。
【０１３０】
さらに、画像信号処理回路１０におけるフレームメモリ入出力信号端子数およびデータドライバＩＣ１０１への表示データ出力端子数が削減されるので、ＬＳＩの統合化が容易となる。このため、従来の場合には例えば図２５に示すような構成であった画像信号処理回路１０４を、例えば図６に示すように、統合された画像信号処理回路１０で構成することができる。つまり、画像信号処理回路１０のワンチップＬＳＩ化を図ることができ、実装面積の削減の他、ＬＳＩ、部品及び回路の共用化並びに量産化によるコストダウンが可能となる。
【０１３１】
〔第２の実施形態〕
図９に示すように、第２の実施形態に係るプラズマ表示装置の画像信号処理回路２０を構成するＬＳＩ２０Ａは、第１の実施形態の場合のＬＳＩ１０Ａ（図６；各フレームメモリ１１〜１４が外付け）とは異なり、各フレームメモリ１１〜１４を備えている。
【０１３２】
このように、フレームメモリ１１〜１４をＬＳＩ２０Ａに内蔵しているので、各メモリ領域２１〜２８への入出力信号をＬＳＩパッケージの端子に割り付ける必要が無く、ＬＳＩ２０Ａの信号端子数が不足する状況が緩和されるので、ＬＳＩの統合化をより一層好適になし得ることとなる。
【０１３３】
また、本実施形態の場合、フレームメモリ制御回路８は、各フレームメモリ１１〜１４の各メモリ領域２１〜２４に個別にアクセスして並列的にリード／ライトすることが可能となっている。そして、図１０に示すように、一のメモリ領域（例えばメモリ領域２３）内の８ビット並列データを読み出しながら、既に読出しが終わった一つ前のメモリ領域（例えばメモリ領域２２）へ再書込みを実行する。すなわち、フレームメモリのメモリ領域のうち、一のメモリ領域からのフレームレート変換回路４による読み出しと並行して、他のメモリ領域に対するデータ配列変換回路６による書き込みを行う。
【０１３４】
つまり、より具体的には、図７に示すステップＳ１３の代わりに、図１１に示すステップＳ１５を行う。すなわち、先ず、メモリ領域２１から画像信号を読み出し（ステップＳ１５ａ）、次に、メモリ領域２２から画像信号を読み出しながらメモリ領域２１にはサブフレーム変換及び配列変換後の画像信号を書き込み（ステップＳ１５ｂ）、以下、順に、メモリ領域２３から画像信号を読み出しながらメモリ領域２２にはサブフレーム変換及び配列変換後の画像信号を書き込む処理（ステップＳ１５ｃ）、メモリ領域２４から画像信号を読み出しながらメモリ領域２３にはサブフレーム変換及び配列変換後の画像信号を書き込む処理、及び、メモリ領域２４にサブフレーム変換及び配列変換後の画像信号を書き込む処理を行う。その結果としては、上記の第１の実施形態の場合と同様に、フレームメモリは配列変換後の１フレーム分の画像信号を格納した状態（ステップＳ１３ｄ）となる。
【０１３５】
このように、第２の実施形態の場合には、第１の実施形態の場合とは異なりリードモディファイライト動作を用いないので、メモリアクセス時のデータレートの上昇を伴わずに読出し／書込み動作が可能となり、メモリ制御が複雑にならないという利点がある。
【０１３６】
また、第２の実施形態では、画像信号処理回路２０からデータドライバＩＣ１０１への画像信号の転送に、例えばＬＶＤＳ（低振幅差動信号）等の高速シリアルインターフェース１９（図９）を採用する。
【０１３７】
すなわち、ＬＳＩ２０Ａの信号端子数削減のため、データドライバＩＣ１０１へ転送される画像信号をパラレル／シリアル変換回路９（図９）によりパラレルシリアル変換した上で、ＬＶＤＳ出力回路１９（図９）によりＬＶＤＳ信号として出力し、これをデータドライバＩＣ１０１の近傍で、変換回路５０（図１２；例えば、シリアルパラレル変換機能付きＬＶＤＳレシーバにより構成する）により受信して再びＣＭＯＳ信号に変換し、更にシリアルパラレル変換して各データドライバＩＣ１０１へ供給する。
【０１３８】
このように、ＬＳＩ２０ＡからＬＶＤＳ信号でデータドライバＩＣ１０１の近傍までデータ転送を行うことにより、高速データ転送を好適に実行可能となるとともに、信号線数の減少、消費電力の減少及びタイミング条件の緩和を実現でき、ＬＳＩの統合化をより好適になし得ることとなる。
【０１３９】
〔第３の実施形態〕
第３の実施形態では、複数種類の表示画素数のうち何れかの表示画素数での表示を選択して実行することが可能である例について説明する。
【０１４０】
表示画素数の設定（選択）は、例えば、画像信号処理回路を構成するＬＳＩの外部からの設定データ或いはモード設定ビットの入力により行う。
【０１４１】
また、解像度変換回路２は、複数種類の解像度変換アルゴリズムのうち何れかを選択可能であるものとする。また、各フレームメモリ１１〜１４は、設定可能なうちで最大の表示画素数分の画像信号を格納可能な容量とし、その中で特定設定画素に対応したメモリへのアドレッシングが行われるよう構成されている必要がある。
【０１４２】
本実施形態によれば、表示画素数が異なっても共通のＬＳＩを画像信号処理に使用することができるので、プリント基板の共通化、部品の共通化、開発期間の短縮及び量産効果によるコストダウンを図ることができる。
【０１４３】
〔第４の実施形態〕
第４の実施形態では、画像信号処理前段の解像度変換処理と逆γ補正処理のうち一方または両方をバイパスする機能を必要に応じて選択することが可能である例について説明する。
【０１４４】
すなわち、図１３に示すように、第４の実施形態のプラズマ表示装置における画像信号処理回路は、解像度変換処理及び逆γ補正の双方を実行する機能（図１３（ａ））、解像度変換処理及び逆γ補正のうち解像度変換処理はバイパスさせて逆γ補正のみは実行する機能（図１３（ｂ））、及び、解像度変換処理及び逆γ補正の双方をバイパスさせる機能（図１３（ｃ））のうち、何れかの機能を選択的に実行することが可能となっている。従って、これらのうち何れかの機能を必要に応じて選択することにより、不要な処理を省略することができ、画像信号の各種入力形態に対応することができる。
【０１４５】
なお、上記の実施形態においては、本発明をプラズマ表示装置に適用した例についてのみ説明したが、本発明はこれに限らず、サブフレームシーケンスによって画像信号を表示するその他のマトリクス表示装置に対しても同様に適用することができ、その画像信号処理回路を統合化することができる。
【０１４６】
また、上記においては、フレームレート変換回路４とデータ配列変換回路６とでフレームメモリを共用する例を説明したが、このフレームメモリを、解像度変換回路２でも共用するようにしても良い。
【０１４７】
【発明の効果】
本発明によれば、個別に読出及び書込が可能な複数のメモリ領域を有するフレームメモリを備え、配列変換処理部による書き込みを、フレームレート変換処理部による読み出しが終了したメモリ領域に対して行うことで、フレームレート変換処理部と配列変換処理部とでフレームメモリを共用するようにしたので、フレームメモリが例えば４個で足りる。
【０１４８】
その結果、部品点数を削減することができて画像信号処理部の回路規模、実装面積、消費電力及び価格を低減することができる。加えて、画像信号処理部の集積化、モデル間の共用化、標準化を推進することによっても価格の低減を計ることができる。
【０１４９】
さらに、画像信号処理部におけるフレームメモリ入出力信号端子数およびデータドライバへの表示データ出力端子数が削減されるので、該画像信号処理部を構成するＬＳＩの統合化が容易となり、ひいてはカラーＰＤＰ装置全体のコストダウン、回路共用化による開発期間の短縮、機種展開の容易さ、消費電力の低減を実現し、カラーＰＤＰ装置の普及を更に促進することが出来る効果を有する。
【０１５０】
また、画像信号処理部から低振幅差動信号で表示部にデータ転送を行うことにより、信号線数の減少、消費電力の減少及びタイミング条件の緩和を実現でき、ＬＳＩの統合化をより好適になし得ることとなる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る表示装置の画像信号処理回路の構成例を示すブロック図である。
【図２】フレームメモリの構成を示す図である。
【図３】フレームメモリのより詳細な構成を示す図である。
【図４】画像信号処理回路が行う処理の流れを説明するためのフローチャートである。
【図５】フレームレート変換回路によるフレームメモリからの読み出しと、データ配列変換回路によるフレームメモリへの書き込みと、を説明するための図である。
【図６】第１の実施形態に係る表示装置の画像信号処理回路を示すブロック図である。
【図７】第１の実施形態の場合のフレームメモリからの読み出し及びフレームメモリへの書き込みの流れを説明するための図である。
【図８】配列変換後にフレームメモリに書き込まれたデータと、表示画面上における表示位置との対応を説明するための図である。
【図９】第２の実施形態に係る表示装置の画像信号処理回路を示すブロック図である。
【図１０】第２の実施形態の場合のフレームレート変換回路によるフレームメモリからの読み出しと、データ配列変換回路によるフレームメモリへの書き込みと、を説明するための図である。
【図１１】第２の実施形態の場合のフレームメモリからの読み出し及びフレームメモリへの書き込みの流れを説明するための図である。
【図１２】第２の実施形態に係る表示装置の全体構成を示す模式図である。
【図１３】画像信号処理回路による処理の種類を複数選択可能にした場合の処理を説明するための図である。
【図１４】一般的なＡＣ型カラープラズマ表示装置の構成を示すブロック図である。
【図１５】データドライバＩＣの構成を示す概念図である。
【図１６】データドライバＩＣの表示データ入力の形式を示すタイミングチャートである。
【図１７】従来のカラープラズマ表示装置の画像信号処理回路の構成例を示すブロック図である。
【図１８】解像度変換回路の動作を説明するための図。
【図１９】解像度変換回路の構成を示すブロック図。
【図２０】逆γ補正回路を説明するための図であり、このうち（ａ）は逆γ補正回路の構成を示し、（ｂ）は逆γ補正回路の変換特性の例を示す。
【図２１】フレームレート変換回路の動作を説明するための図である。
【図２２】フレームレート変換回路の構成を示すブロック図である。
【図２３】サブフレーム変換コーディング回路の構成を示すブロック図である。
【図２４】データ配列変換回路の動作を説明するための図である。
【図２５】データ配列変換回路の構成を示すブロック図である。
【図２６】データ配列変換回路におけるライン内処理回路の構成を示すブロック図である。
【図２７】（ａ）は従来の８ビット並列処理フレームメモリを、（ｂ）は従来のデータ配列変換フレームメモリを、それぞれ説明するための図である。
【図２８】従来の表示装置の全体構成を示す模式図である。
【符号の説明】
１      画像信号処理回路（画像信号処理部）
１１，１２，１３，１４  フレームメモリ
２１，２２，２３，２４，２５，２６，２７，２８  メモリ領域
３１，３２，３３，３４，３５，３６，３７，３８  小領域
４      フレームレート変換回路（フレームレート変換処理部）
６      データ配列変換回路（配列変換処理部）
７      サブフレーム読出回路（転送処理部）
１０Ａ  ＬＳＩ（チップ）
２０Ａ  ＬＳＩ（チップ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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