(57)【要約】【課題】ゲート酸化膜中への電子−正孔対の捕獲を抑制し、入力保護回路による効率的な電荷の引き抜きが可能な、半導体装置及びその製造方法を得る。【解決手段】開口部４ａ，４ｂを有するフォトレジスト４を形成する。開口部４ａは、第１の素子形成領域の上方に規定されている。開口部４ｂは、第２の素子形成領域の所定の部分（以下「第１部分」と称する）の上方に規定されている。第１部分は、ＮＭＯＳＦＥＴのドレイン領域が形成される予定の領域にほぼ等しい。フォトレジスト４を注入マスクとして用いて、イオン注入法によって、リン等のＮ型不純物５を、シリコン基板１の上面内に導入する。これにより、ＭＯＳキャパシタの下部電極として機能するＮ−型不純物導入領域６が、第１の素子形成領域におけるシリコン基板１の上面内に形成される。また、これとともに、Ｎ−型不純物導入領域７が、第１部分におけるウェル３の上面内に形成される。【選択図】        図２
2005032945.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板の主面内に素子分離絶縁膜を形成することにより、第１及び第２の素子形成領域を規定する工程と、
（ｂ）前記第１の素子形成領域の上方及び前記第２の素子形成領域の第１部分の上方が開口したパターンを有するマスク材を形成する工程と、
（ｃ）前記マスク材を注入マスクとして用いて不純物をイオン注入することにより、前記第１の素子形成領域における前記半導体基板の前記主面内に、キャパシタ第１電極を形成するとともに、前記第１部分における前記半導体基板の前記主面内に、第１の深さで不純物導入領域を形成する工程と、
（ｄ）前記工程（ｃ）よりも後に実行され、前記マスク材を除去する工程と、
（ｅ）前記工程（ｄ）よりも後に実行され、キャパシタ誘電体膜上にキャパシタ第２電極が積層された第１の構造を、前記キャパシタ第１電極上に形成する工程と、
（ｆ）前記工程（ｄ）よりも後に実行され、ゲート絶縁膜上にゲート電極が積層された第２の構造を、前記第１部分及び前記第２の素子形成領域の第２部分を露出しつつ、前記第２の素子形成領域における前記半導体基板の前記主面上に形成する工程と、
（ｇ）前記第２部分における前記半導体基板の前記主面内にソース領域を形成するとともに、前記第１部分における前記半導体基板の前記主面内に、前記第１の深さよりも浅い第２の深さでドレイン領域を形成する工程と
を備える、半導体装置の製造方法。
【請求項２】
前記半導体装置は、入力パッドにドレイン電極がそれぞれ接続されたＮＭＯＳＦＥＴ及びＰＭＯＳＦＥＴを有する入力保護回路を備え、
前記ゲート電極を有するトランジスタは前記ＮＭＯＳＦＥＴである、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記半導体装置は、入力パッドにドレイン電極がそれぞれ接続されたＮＭＯＳＦＥＴ及びＰＭＯＳＦＥＴを有する入力バッファ回路を備え、
前記ゲート電極を有するトランジスタは前記ＮＭＯＳＦＥＴである、請求項１に記載の半導体装置の製造方法。
【請求項４】
前記半導体装置は、
入力パッドにドレイン電極がそれぞれ接続された第１のＮＭＯＳＦＥＴ及び第１のＰＭＯＳＦＥＴを有する入力保護回路と、
前記入力パッドにドレイン電極がそれぞれ接続された第２のＮＭＯＳＦＥＴ及び第２のＰＭＯＳＦＥＴを有する入力バッファ回路と
を備え、
前記ゲート電極を有するトランジスタは前記第１及び第２のＮＭＯＳＦＥＴである、請求項１に記載の半導体装置の製造方法。
【請求項５】
（ａ）半導体基板の主面内に素子分離絶縁膜を形成することにより、第１及び第２の素子形成領域を規定する工程と、
（ｂ）前記素子分離絶縁膜の底面に接するように、第１導電型のレトログレードウェルを形成する工程と、
（ｃ）前記半導体基板の前記主面上に形成された第１のゲート構造と、前記第１のゲート構造の下方の第１のチャネル形成領域を挟んで互いに対向する、いずれも第２導電型の第１のソース領域及び第１のドレイン領域とを有し、チャネルカットＲＯＭのメモリセルを構成する第１のトランジスタを、前記第１の素子形成領域内に形成する工程と、
（ｄ）前記半導体基板の前記主面上に形成された第２のゲート構造と、前記第２のゲート構造の下方の第２のチャネル形成領域を挟んで互いに対向する、いずれも前記第２導電型の第２のソース領域及び第２のドレイン領域とを有する第２のトランジスタを、前記第２の素子形成領域内に形成する工程と、
（ｅ）前記第１のトランジスタの上方及び前記第２のドレイン領域の上方が開口したパターンを有するマスク材を形成する工程と、
（ｆ）前記マスク材を注入マスクとして用いたイオン注入によって、前記第１のチャネル形成領域内に前記第１導電型の不純物を導入するとともに、前記レトログレードウェル上に前記第１導電型の不純物導入領域を形成する工程と
を備える、半導体装置の製造方法。
【請求項６】
前記半導体装置は、入力パッドにドレイン電極がそれぞれ接続されたＮＭＯＳＦＥＴ及びＰＭＯＳＦＥＴを有する入力保護回路を備え、
前記第２のトランジスタは前記ＮＭＯＳＦＥＴである、請求項５に記載の半導体装置の製造方法。
【請求項７】
前記半導体装置は、入力パッドにドレイン電極がそれぞれ接続されたＮＭＯＳＦＥＴ及びＰＭＯＳＦＥＴを有する入力バッファ回路を備え、
前記第２のトランジスタは前記ＮＭＯＳＦＥＴである、請求項５に記載の半導体装置の製造方法。
【請求項８】
前記半導体装置は、
入力パッドにドレイン電極がそれぞれ接続された第１のＮＭＯＳＦＥＴ及び第１のＰＭＯＳＦＥＴを有する入力保護回路と、
前記入力パッドにドレイン電極がそれぞれ接続された第２のＮＭＯＳＦＥＴ及び第２のＰＭＯＳＦＥＴを有する入力バッファ回路と
を備え、
前記第２のトランジスタは前記第１及び第２のＮＭＯＳＦＥＴである、請求項５に記載の半導体装置の製造方法。
【請求項９】
半導体基板と、
前記半導体基板の主面内に形成され、第１及び第２の素子形成領域を規定する素子分離絶縁膜と、
前記素子分離絶縁膜の底面に接するように前記半導体基板内に形成された、第１導電型のレトログレードウェルと、
前記第１の素子形成領域における前記半導体基板の前記主面上に形成された第１のゲート構造と、前記第１のゲート構造の下方の第１のチャネル形成領域を挟んで互いに対向する、いずれも第２導電型の第１のソース領域及び第１のドレイン領域とを有し、チャネルカットＲＯＭのメモリセルを構成する第１のトランジスタと、
前記第２の素子形成領域における前記半導体基板の前記主面上に形成された第２のゲート構造と、前記第２のゲート構造の下方の第２のチャネル形成領域を挟んで互いに対向する、いずれも前記第２導電型の第２のソース領域及び第２のドレイン領域とを有する第２のトランジスタと、
前記第２のドレイン領域の下方において、前記レトログレードウェル上に形成された、前記第１導電型の不純物導入領域と
を備える、半導体装置。
【請求項１０】
前記半導体装置は、入力パッドにドレイン電極がそれぞれ接続されたＮＭＯＳＦＥＴ及びＰＭＯＳＦＥＴを有する入力保護回路を備え、
前記第２のトランジスタは前記ＮＭＯＳＦＥＴである、請求項９に記載の半導体装置。
【請求項１１】
前記半導体装置は、入力パッドにドレイン電極がそれぞれ接続されたＮＭＯＳＦＥＴ及びＰＭＯＳＦＥＴを有する入力バッファ回路を備え、
前記第２のトランジスタは前記ＮＭＯＳＦＥＴである、請求項９に記載の半導体装置。
【請求項１２】
前記半導体装置は、
入力パッドにドレイン電極がそれぞれ接続された第１のＮＭＯＳＦＥＴ及び第１のＰＭＯＳＦＥＴを有する入力保護回路と、
前記入力パッドにドレイン電極がそれぞれ接続された第２のＮＭＯＳＦＥＴ及び第２のＰＭＯＳＦＥＴを有する入力バッファ回路と
を備え、
前記第２のトランジスタは前記第１及び第２のＮＭＯＳＦＥＴである、請求項９に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体装置及びその製造方法に関し、特に、入力保護回路及び入力バッファ回路を備える半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
ＭＯＳＦＥＴを用いた半導体装置（ＭＯＳデバイス）はインピーダンスが高いため、静電破壊に対する対策が非常に重要である。このためＭＯＳデバイスには、内部回路が静電破壊することを防止すべく、入力保護回路が設けられている。入力保護回路は、入力パッドにドレイン電極がそれぞれ接続されたＮＭＯＳＦＥＴ及びＰＭＯＳＦＥＴを有している。製造コストの低減を図るべく、一般的に、入力保護回路を構成するＮＭＯＳＦＥＴ及びＰＭＯＳＦＥＴの各ソース・ドレイン領域は、周辺回路を構成するＭＯＳＦＥＴのソース・ドレイン領域と同一の工程によって形成される。なお、入力保護回路を備えた半導体装置に関する技術が、下記特許文献１〜３に開示されている。
【０００３】
【特許文献１】
特開平７−３３５８８１号公報
【特許文献２】
特開平５−６３１９１号公報
【特許文献３】
特開平１１−１５４７３６号公報
【０００４】
【発明が解決しようとする課題】
しかしながら、このような従来の半導体装置によると、アバランシェ・ブレークダウンに起因して二次的に発生した電子−正孔対が、入力保護回路を構成するＭＯＳＦＥＴのゲート絶縁膜中に捕獲されてしまい、その結果、入力パッドに想定外に加えられた電荷を入力保護回路によって効率的に引き抜くことができないという問題があった。
【０００５】
本発明はかかる問題を解決するために成されたものであり、ゲート絶縁膜中への電子−正孔対の捕獲を抑制し、入力保護回路による効率的な電荷の引き抜きが可能な、半導体装置及びその製造方法を得ることを目的とする。
【０００６】
【課題を解決するための手段】
第１の発明によれば、半導体装置の製造方法は、（ａ）半導体基板の主面内に素子分離絶縁膜を形成することにより、第１及び第２の素子形成領域を規定する工程と、（ｂ）第１の素子形成領域の上方及び第２の素子形成領域の第１部分の上方が開口したパターンを有するマスク材を形成する工程と、（ｃ）マスク材を注入マスクとして用いて不純物をイオン注入することにより、第１の素子形成領域における半導体基板の主面内に、キャパシタ第１電極を形成するとともに、第１部分における半導体基板の主面内に、第１の深さで不純物導入領域を形成する工程と、（ｄ）工程（ｃ）よりも後に実行され、マスク材を除去する工程と、（ｅ）工程（ｄ）よりも後に実行され、キャパシタ誘電体膜上にキャパシタ第２電極が積層された第１の構造を、キャパシタ第１電極上に形成する工程と、（ｆ）工程（ｄ）よりも後に実行され、ゲート絶縁膜上にゲート電極が積層された第２の構造を、第１部分及び第２の素子形成領域の第２部分を露出しつつ、第２の素子形成領域における半導体基板の主面上に形成する工程と、（ｇ）第２部分における半導体基板の主面内にソース領域を形成するとともに、第１部分における半導体基板の主面内に、第１の深さよりも浅い第２の深さでドレイン領域を形成する工程とを備える。
【０００７】
第２の発明によれば、半導体装置の製造方法は、（ａ）半導体基板の主面内に素子分離絶縁膜を形成することにより、第１及び第２の素子形成領域を規定する工程と、（ｂ）素子分離絶縁膜の底面に接するように、第１導電型のレトログレードウェルを形成する工程と、（ｃ）半導体基板の主面上に形成された第１のゲート構造と、第１のゲート構造の下方の第１のチャネル形成領域を挟んで互いに対向する、いずれも第２導電型の第１のソース領域及び第１のドレイン領域とを有し、チャネルカットＲＯＭのメモリセルを構成する第１のトランジスタを、第１の素子形成領域内に形成する工程と、（ｄ）半導体基板の主面上に形成された第２のゲート構造と、第２のゲート構造の下方の第２のチャネル形成領域を挟んで互いに対向する、いずれも第２導電型の第２のソース領域及び第２のドレイン領域とを有する第２のトランジスタを、第２の素子形成領域内に形成する工程と、（ｅ）第１のトランジスタの上方及び第２のドレイン領域の上方が開口したパターンを有するマスク材を形成する工程と、（ｆ）マスク材を注入マスクとして用いたイオン注入によって、第１のチャネル形成領域内に第１導電型の不純物を導入するとともに、レトログレードウェル上に第１導電型の不純物導入領域を形成する工程とを備える。
【０００８】
第３の発明によれば、半導体装置は、半導体基板と、半導体基板の主面内に形成され、第１及び第２の素子形成領域を規定する素子分離絶縁膜と、素子分離絶縁膜の底面に接するように半導体基板内に形成された、第１導電型のレトログレードウェルと、第１の素子形成領域における半導体基板の主面上に形成された第１のゲート構造と、第１のゲート構造の下方の第１のチャネル形成領域を挟んで互いに対向する、いずれも第２導電型の第１のソース領域及び第１のドレイン領域とを有し、チャネルカットＲＯＭのメモリセルを構成する第１のトランジスタと、第２の素子形成領域における半導体基板の主面上に形成された第２のゲート構造と、第２のゲート構造の下方の第２のチャネル形成領域を挟んで互いに対向する、いずれも第２導電型の第２のソース領域及び第２のドレイン領域とを有する第２のトランジスタと、第２のドレイン領域の下方において、レトログレードウェル上に形成された、第１導電型の不純物導入領域とを備える。
【０００９】
【発明の実施の形態】
実施の形態１．
図１〜６は、本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。図１を参照して、まず、周知のＬＯＣＯＳ分離技術又はトレンチ分離技術によって、シリコン酸化膜から成る素子分離絶縁膜２を、Ｎ型のシリコン基板１の上面内に部分的に形成する。素子分離絶縁膜２によって、第１及び第２の素子形成領域が規定される。第１の素子形成領域は、ＭＯＳキャパシタが形成される予定の領域であり、第２の素子形成領域は、ＮＭＯＳＦＥＴが形成される予定の領域である。次に、イオン注入法によって、第２の素子形成領域におけるシリコン基板１の上面内に、Ｐ型のウェル３を形成する。
【００１０】
図２を参照して、次に、写真製版法によって、開口部４ａ，４ｂを有するフォトレジスト４を、シリコン基板１及び素子分離絶縁膜２の上面上に形成する。開口部４ａは、第１の素子形成領域の上方に規定されている。開口部４ｂは、第２の素子形成領域の所定の部分（以下「第１部分」と称する）の上方に規定されている。第１部分は、ＮＭＯＳＦＥＴのドレイン領域が形成される予定の領域にほぼ等しい。次に、フォトレジスト４を注入マスクとして用いて、イオン注入法によって、リン等のＮ型不純物５を、エネルギーが６０ＫｅＶ程度、濃度が９×１０１４／ｃｍ２程度の条件で、シリコン基板１の上面内に導入する。これにより、ＭＯＳキャパシタの下部電極（以下「キャパシタ第１電極」と称する）として機能するＮ−型不純物導入領域６が、第１の素子形成領域におけるシリコン基板１の上面内に形成される。また、これとともに、Ｎ−型不純物導入領域７が、第１部分におけるウェル３の上面内に形成される。
【００１１】
図３を参照して、次に、フォトレジスト４を除去する。次に、熱酸化法によってシリコン基板１の上面上にシリコン酸化膜を形成した後、ＣＶＤ法によってシリコン酸化膜上にポリシリコン膜を形成する。次に、写真製版法及び異方性ドライエッチング法によって、これらのシリコン酸化膜及びポリシリコン膜をパターニングする。これにより、シリコン酸化膜８上にポリシリコン膜１０が積層された構造が、第１の素子形成領域におけるシリコン基板１の上面上に形成される。また、これととともに、シリコン酸化膜９上にポリシリコン膜１１が積層された構造が、第１部分及び第２の素子形成領域の所定の部分（以下「第２部分」と称する）を露出しつつ、第２の素子形成領域におけるウェル３の上面上に形成される。第２部分は、ＮＭＯＳＦＥＴのソース領域が形成される予定の領域にほぼ等しい。
【００１２】
シリコン酸化膜８は、ＭＯＳキャパシタのキャパシタ誘電体膜として機能し、ポリシリコン膜１０は、ＭＯＳキャパシタの上部電極（以下「キャパシタ第２電極」と称する）として機能する。また、シリコン酸化膜９は、ＮＭＯＳＦＥＴのゲート絶縁膜として機能し、ポリシリコン膜１１は、ＮＭＯＳＦＥＴのゲート電極として機能する。
【００１３】
図４を参照して、次に、イオン注入法によって、リン等のＮ型不純物を比較的低濃度で注入することにより、ポリシリコン膜１１の下方のチャネル形成領域を挟んで互いに対向するＮ−型不純物導入領域１２を形成する。Ｎ−型不純物導入領域１２は、シリコン酸化膜８から露出している部分のＮ−型不純物導入領域６の上面内にも形成される。
【００１４】
図５を参照して、次に、ＣＶＤ法によって、シリコン窒化膜を全面的に形成する。次に、そのシリコン窒化膜をエッチバックすることにより、ポリシリコン膜１０，１１の各側面に、サイドウォールスペーサ１３をそれぞれ形成する。
【００１５】
図６を参照して、次に、イオン注入法によって、リン等のＮ型不純物を比較的高濃度で注入することにより、ポリシリコン膜１１の下方のチャネル形成領域を挟んで互いに対向するＮ＋型不純物導入領域１４ｓ，１４ｄを、Ｎ−型不純物導入領域７よりも浅く形成する。Ｎ＋型不純物導入領域１４ｄは、第１部分におけるウェル３の上面内に形成され、ＮＭＯＳＦＥＴのドレイン領域として機能する。Ｎ＋型不純物導入領域１４ｓは、第２部分におけるウェル３の上面内に形成され、ＮＭＯＳＦＥＴのソース領域として機能する。また、シリコン酸化膜８から露出している部分のＮ−型不純物導入領域６の上面内には、Ｎ＋型不純物導入領域１４が形成される。
【００１６】
図７は、本実施の形態１に係る半導体装置の第１の構成例を示す回路図である。半導体装置は、入力パッド５０と、入力保護回路６０と、入力バッファ回路６１と、内部回路６２とを備えている。入力保護回路６０は、ＰＭＯＳＦＥＴ５１とＮＭＯＳＦＥＴ５２とを備えている。ＰＭＯＳＦＥＴ５１は、電源電位に接続されたソース電極及びゲート電極と、入力パッド５０に接続されたドレイン電極とを有している。ＮＭＯＳＦＥＴ５２は、グランド電位に接続されたソース電極及びゲート電極と、入力パッド５０に接続されたドレイン電極とを有している。
【００１７】
入力バッファ回路６１は、ＰＭＯＳＦＥＴ５３とＮＭＯＳＦＥＴ５４とを備えている。ＰＭＯＳＦＥＴ５３は、電源電位に接続されたソース電極と、入力パッド５０に接続されたドレイン電極と、内部回路６２に接続されたゲート電極とを有している。ＮＭＯＳＦＥＴ５４は、グランド電位に接続されたソース電極と、入力パッド５０に接続されたドレイン電極と、内部回路６２に接続されたゲート電極とを有している。
【００１８】
図８は、図７に示したＮＭＯＳＦＥＴ５２，５４の構造を示す上面図である。ＮＭＯＳＦＥＴ５２は、ゲート電極７０、ソース領域７２、ドレイン領域７３、及びＮ−型不純物導入領域８０を有している。ソース領域７２上にはコンタクトプラグ７５が形成されており、ドレイン領域７３上にはコンタクトプラグ７６が形成されている。ＮＭＯＳＦＥＴ５４は、ゲート電極７１、ソース領域７４、及びドレイン領域７３を有している。すなわち、ＮＭＯＳＦＥＴ５２，５４はドレイン領域７３を共有している。ソース領域７４上にはコンタクトプラグ７５が形成されている。
【００１９】
本実施の形態１に係る半導体装置の第１の構成例では、図７，８に示したＮＭＯＳＦＥＴ５２が、図６において第２の素子形成領域内に形成されたＮＭＯＳＦＥＴに相当する。すなわち、入力保護回路６０が有するＮＭＯＳＦＥＴ５２が図１〜６に示した製造方法によって製造され、図８に示したゲート電極７０、ソース領域７２、ドレイン領域７３、及びＮ−型不純物導入領域８０が、それぞれ図６に示したゲート電極１１、Ｎ＋型不純物導入領域１４ｓ、Ｎ＋型不純物導入領域１４ｄ、及びＮ−型不純物導入領域７に相当する。
【００２０】
図９は、本実施の形態１に係る半導体装置の第２の構成例を示す回路図である。図７と同様に、半導体装置は、入力パッド５０、入力保護回路６０、入力バッファ回路６１、及び内部回路６２を備えている。図１０は、図９に示したＮＭＯＳＦＥＴ５２，５４の構造を示す上面図である。ＮＭＯＳＦＥＴ５４は、ゲート電極７１、ソース領域７４、ドレイン領域７３、及びＮ−型不純物導入領域８１を有している。ＮＭＯＳＦＥＴ５２は、ゲート電極７０、ソース領域７２、及びドレイン領域７３を有している。
【００２１】
本実施の形態１に係る半導体装置の第２の構成例では、図９，１０に示したＮＭＯＳＦＥＴ５４が、図６において第２の素子形成領域内に形成されたＮＭＯＳＦＥＴに相当する。すなわち、入力バッファ回路６１が有するＮＭＯＳＦＥＴ５４が図１〜６に示した製造方法によって製造され、図１０に示したゲート電極７１、ソース領域７４、ドレイン領域７３、及びＮ−型不純物導入領域８１が、それぞれ図６に示したゲート電極１１、Ｎ＋型不純物導入領域１４ｓ、Ｎ＋型不純物導入領域１４ｄ、及びＮ−型不純物導入領域７に相当する。
【００２２】
図１１は、本実施の形態１に係る半導体装置の第３の構成例を示す回路図である。図７と同様に、半導体装置は、入力パッド５０、入力保護回路６０、入力バッファ回路６１、及び内部回路６２を備えている。図１２は、図１１に示したＮＭＯＳＦＥＴ５２，５４の構造を示す上面図である。図８と同様に、ＮＭＯＳＦＥＴ５２は、ゲート電極７０、ソース領域７２、ドレイン領域７３、及びＮ−型不純物導入領域８０を有している。また、図１０と同様に、ＮＭＯＳＦＥＴ５４は、ゲート電極７１、ソース領域７４、ドレイン領域７３、及びＮ−型不純物導入領域８１を有している。
【００２３】
本実施の形態１に係る半導体装置の第３の構成例では、図１１，１２に示したＮＭＯＳＦＥＴ５２，５４が、図６において第２の素子形成領域内に形成されたＮＭＯＳＦＥＴに相当する。すなわち、入力保護回路６０が有するＮＭＯＳＦＥＴ５２、及び入力バッファ回路６１が有するＮＭＯＳＦＥＴ５４が、図１〜６に示した製造方法によってそれぞれ製造され、図１２に示したゲート電極７０，７１、ソース領域７２，７４、ドレイン領域７３、及びＮ−型不純物導入領域８０，８１が、それぞれ図６に示したゲート電極１１、Ｎ＋型不純物導入領域１４ｓ、Ｎ＋型不純物導入領域１４ｄ、及びＮ−型不純物導入領域７に相当する。
【００２４】
このように本実施の形態１に係る半導体装置及びその製造方法によれば、図６に示したように、ＮＭＯＳＦＥＴのドレイン領域（Ｎ＋型不純物導入領域１４ｄ）よりも深いＮ−型不純物導入領域７が形成されている。従って、実質的にＮＭＯＳＦＥＴのドレイン領域がシリコン基板１の深さ方向に広がるため、ドレイン領域に高電圧が印加された際に、ドレイン領域近傍の電界を緩和することができる。その結果、アバランシェ・ブレークダウンに起因して二次的に発生した電子−正孔対がゲート絶縁膜（シリコン酸化膜９）中に捕獲されることを、Ｎ−型不純物導入領域７が形成されていない場合と比較して抑制することができる。
【００２５】
しかも、Ｎ−型不純物導入領域７は、ＭＯＳキャパシタのキャパシタ第１電極（Ｎ−型不純物導入領域６）を形成するための工程（図２）において併せて形成される。従って、Ｎ−型不純物導入領域７のみを形成するための新たな工程を追加する必要がないため、フォトマスクの必要枚数や製造工程数が増加することを回避できる。
【００２６】
実施の形態２．
図１３〜１５は、本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。図１３を参照して、まず、周知のＬＯＣＯＳ分離技術又はトレンチ分離技術によって、シリコン酸化膜から成る素子分離絶縁膜２を、Ｎ型のシリコン基板１の上面内に部分的に形成する。素子分離絶縁膜２によって、第１及び第２の素子形成領域が規定される。第１の素子形成領域は、チャネルカットＲＯＭのメモリセルが形成される予定の領域であり、第２の素子形成領域は、ＮＭＯＳＦＥＴが形成される予定の領域である。チャネルカットＲＯＭは、マスクＲＯＭの一種であり、メモリセルを構成するトランジスタを形成した後に、ソース・ドレイン領域の導電型と反対の導電型の高濃度の不純物を、チャネル形成領域に注入するか否かによって（即ち、しきい値電圧の高低によって）、データの「０」又は「１」を記憶する。
【００２７】
次に、イオン注入法によって、シリコン基板１の上面内にＰ型のウェル３を形成する。次に、イオン注入法によって、素子分離絶縁膜２の底面に接するように、Ｐ型のレトログレードウェル２０を形成する。レトログレードウェル２０は、素子分離耐圧の向上を図る目的で形成される。
【００２８】
図１４を参照して、次に、周知のトランジスタ製造プロセスによって、第１の素子形成領域内に第１のＮＭＯＳＦＥＴを形成するとともに、第２の素子形成領域内に第２のＮＭＯＳＦＥＴを形成する。
【００２９】
第１のＮＭＯＳＦＥＴは、チャネルカットＲＯＭのメモリセルを構成するトランジスタである。第１のＮＭＯＳＦＥＴは、ゲート絶縁膜として機能するシリコン酸化膜２５と、ゲート電極として機能するポリシリコン膜２６と、サイドウォールスペーサ２８と、Ｎ−型不純物導入領域２７と、ソース領域として機能するＮ＋型不純物導入領域２９ｓと、ドレイン領域として機能するＮ＋型不純物導入領域２９ｄとを有している。シリコン酸化膜２５及びポリシリコン膜２６を含む第１のゲート構造は、シリコン基板１の上面上に部分的に形成されている。Ｎ＋型不純物導入領域２９ｓ，２９ｄは、第１のゲート構造の下方の第１のチャネル形成領域を挟んで互いに対向している。
【００３０】
第２のＮＭＯＳＦＥＴは、ゲート絶縁膜として機能するシリコン酸化膜９と、ゲート電極として機能するポリシリコン膜１１と、サイドウォールスペーサ１３と、Ｎ−型不純物導入領域１２と、ソース領域として機能するＮ＋型不純物導入領域１４ｓと、ドレイン領域として機能するＮ＋型不純物導入領域１４ｄとを有している。シリコン酸化膜９及びポリシリコン膜１１を含む第２のゲート構造は、シリコン基板１の上面上に部分的に形成されている。Ｎ＋型不純物導入領域１４ｓ，１４ｄは、第２のゲート構造の下方の第２のチャネル形成領域を挟んで互いに対向している。
【００３１】
図１５を参照して、次に、写真製版法によって、開口部２１ａ，２１ｂを有するフォトレジスト２１を形成する。開口部２１ａは、第１の素子形成領域の上方に規定されている。開口部２１ｂは、Ｎ＋型不純物導入領域１４ｄの上方に規定されている。次に、フォトレジスト２１を注入マスクとして用いて、イオン注入法によって、ボロン等のＰ型不純物２２を、エネルギーが１３５ＫｅＶ程度、濃度が１．２×１０１４／ｃｍ２程度の条件で、シリコン基板１内に導入する。これにより、Ｐ＋型不純物導入領域３０〜３２が形成される。Ｐ＋型不純物導入領域３０は、第１のチャネル形成領域内に形成されており、その結果、第１のＮＭＯＳＦＥＴのしきい値電圧が高レベルに設定される。なお、第１のＮＭＯＳＦＥＴのしきい値電圧を低レベルに設定したい場合には、フォトレジスト２１によって第１のＮＭＯＳＦＥＴを覆えばよい。Ｐ＋型不純物導入領域３１は、Ｎ＋型不純物導入領域２９ｓ，２９ｄの下方に形成されている。Ｐ＋型不純物導入領域３２は、Ｎ＋型不純物導入領域１４ｄの下方において、レトログレードウェル２０上に形成されている。
【００３２】
図１６は、本実施の形態２に係る半導体装置の第１の構成例を示す回路図である。図７と同様に、半導体装置は、入力パッド５０と、入力保護回路６０と、入力バッファ回路６１と、内部回路６２とを備えている。図１７は、図１６に示したＮＭＯＳＦＥＴ５２，５４の構造を示す上面図である。ＮＭＯＳＦＥＴ５２は、ゲート電極７０、ソース領域７２、ドレイン領域７３、及びＰ＋型不純物導入領域９０（実際には上面図には現れない）を有している。ＮＭＯＳＦＥＴ５４は、ゲート電極７１、ソース領域７４、及びドレイン領域７３を有している。
【００３３】
本実施の形態２に係る半導体装置の第１の構成例では、図１６，１７に示したＮＭＯＳＦＥＴ５２が、図１５において第２の素子形成領域内に形成されたＮＭＯＳＦＥＴに相当する。すなわち、入力保護回路６０が有するＮＭＯＳＦＥＴ５２が図１３〜１５に示した製造方法によって製造され、図１７に示したゲート電極７０、ソース領域７２、ドレイン領域７３、及びＰ＋型不純物導入領域９０が、それぞれ図１５に示したゲート電極１１、Ｎ＋型不純物導入領域１４ｓ、Ｎ＋型不純物導入領域１４ｄ、及びＰ＋型不純物導入領域３２に相当する。
【００３４】
図１８は、本実施の形態２に係る半導体装置の第２の構成例を示す回路図である。図７と同様に、半導体装置は、入力パッド５０、入力保護回路６０、入力バッファ回路６１、及び内部回路６２を備えている。図１９は、図１８に示したＮＭＯＳＦＥＴ５２，５４の構造を示す上面図である。ＮＭＯＳＦＥＴ５４は、ゲート電極７１、ソース領域７４、ドレイン領域７３、及びＰ＋型不純物導入領域９１（実際には上面図には現れない）を有している。ＮＭＯＳＦＥＴ５２は、ゲート電極７０、ソース領域７２、及びドレイン領域７３を有している。
【００３５】
本実施の形態２に係る半導体装置の第２の構成例では、図１８，１９に示したＮＭＯＳＦＥＴ５４が、図１５において第２の素子形成領域内に形成されたＮＭＯＳＦＥＴに相当する。すなわち、入力バッファ回路６１が有するＮＭＯＳＦＥＴ５４が図１３〜１５に示した製造方法によって製造され、図１９に示したゲート電極７１、ソース領域７４、ドレイン領域７３、及びＰ＋型不純物導入領域９１が、それぞれ図１５に示したゲート電極１１、Ｎ＋型不純物導入領域１４ｓ、Ｎ＋型不純物導入領域１４ｄ、及びＰ＋型不純物導入領域３２に相当する。
【００３６】
図２０は、本実施の形態２に係る半導体装置の第３の構成例を示す回路図である。図７と同様に、半導体装置は、入力パッド５０、入力保護回路６０、入力バッファ回路６１、及び内部回路６２を備えている。図２１は、図２０に示したＮＭＯＳＦＥＴ５２，５４の構造を示す上面図である。図１７と同様に、ＮＭＯＳＦＥＴ５２は、ゲート電極７０、ソース領域７２、ドレイン領域７３、及びＰ＋型不純物導入領域９０を有している。また、図１９と同様に、ＮＭＯＳＦＥＴ５４は、ゲート電極７１、ソース領域７４、ドレイン領域７３、及びＰ＋型不純物導入領域９１を有している。
【００３７】
本実施の形態２に係る半導体装置の第３の構成例では、図２０，２１に示したＮＭＯＳＦＥＴ５２，５４が、図１５において第２の素子形成領域内に形成されたＮＭＯＳＦＥＴに相当する。すなわち、入力保護回路６０が有するＮＭＯＳＦＥＴ５２、及び入力バッファ回路６１が有するＮＭＯＳＦＥＴ５４が、図１３〜１５に示した製造方法によってそれぞれ製造され、図２１に示したゲート電極７０，７１、ソース領域７２，７４、ドレイン領域７３、及びＰ＋型不純物導入領域９０，９１が、それぞれ図１５に示したゲート電極１１、Ｎ＋型不純物導入領域１４ｓ、Ｎ＋型不純物導入領域１４ｄ、及びＰ＋型不純物導入領域３２に相当する。
【００３８】
このように本実施の形態２に係る半導体装置及びその製造方法によれば、図１５に示したように、ＮＭＯＳＦＥＴのドレイン領域（Ｎ＋型不純物導入領域１４ｄ）の下方において、レトログレードウェル２０上に、Ｐ＋型不純物導入領域３２が形成されている。従って、Ｐ＋型不純物導入領域３２を形成したことによって、アバランシェ・ブレークダウンに起因する電子−正孔対を、シリコン基板１の深部で発生させることができる。そして、シリコン基板１の深部で発生した電荷を、シリコン基板１の底面からグランド端子に引き抜くことができる。また、Ｐ＋型不純物導入領域３２を形成したことによって、ドレイン領域に高電圧が印加された際に、ドレイン領域近傍の電界を緩和することができる。以上の理由により、アバランシェ・ブレークダウンに起因して二次的に発生した電子−正孔対がゲート絶縁膜（シリコン酸化膜９）中に捕獲されることを、Ｐ＋型不純物導入領域３２が形成されていない場合と比較して抑制することができる。
【００３９】
しかも、Ｐ＋型不純物導入領域３２は、第１のＮＭＯＳＦＥＴのしきい値電圧を設定するためのイオン注入工程（図１５）において併せて形成される。従って、Ｐ＋型不純物導入領域３２のみを形成するための新たな工程を追加する必要がないため、フォトマスクの必要枚数や製造工程数が増加することを回避できる。
【００４０】
実施の形態３．
半導体装置がＭＯＳキャパシタ及びチャネルカットＲＯＭを双方とも備えている場合には、上記実施の形態１に係る発明と、上記実施の形態２に係る発明とを組み合わせることもできる。
【００４１】
図２２は、本発明の実施の形態３に係る半導体装置の第１の構成例を示す回路図であり、図２３は、図２２に示したＮＭＯＳＦＥＴ５２，５４の構造を示す上面図である。本実施の形態３に係る半導体装置の第１の構成例は、上記実施の形態１に係る半導体装置の第１の構成例（図７，８）と、上記実施の形態２に係る半導体装置の第１の構成例（図１６，１７）とを組み合わせたものである。ＮＭＯＳＦＥＴ５２は、Ｎ−型不純物導入領域８０及びＰ＋型不純物導入領域９０を双方とも有している。
【００４２】
図２４は、本実施の形態３に係る半導体装置の第２の構成例を示す回路図であり、図２５は、図２４に示したＮＭＯＳＦＥＴ５２，５４の構造を示す上面図である。本実施の形態３に係る半導体装置の第２の構成例は、上記実施の形態１に係る半導体装置の第２の構成例（図９，１０）と、上記実施の形態２に係る半導体装置の第２の構成例（図１８，１９）とを組み合わせたものである。ＮＭＯＳＦＥＴ５４は、Ｎ−型不純物導入領域８１及びＰ＋型不純物導入領域９１を双方とも有している。
【００４３】
図２６は、本実施の形態３に係る半導体装置の第３の構成例を示す回路図であり、図２７は、図２６に示したＮＭＯＳＦＥＴ５２，５４の構造を示す上面図である。本実施の形態３に係る半導体装置の第３の構成例は、上記実施の形態１に係る半導体装置の第３の構成例（図１１，１２）と、上記実施の形態２に係る半導体装置の第３の構成例（図２０，２１）とを組み合わせたものである。ＮＭＯＳＦＥＴ５２は、Ｎ−型不純物導入領域８０及びＰ＋型不純物導入領域９０を双方とも有している。また、ＮＭＯＳＦＥＴ５４は、Ｎ−型不純物導入領域８１及びＰ＋型不純物導入領域９１を双方とも有している。
【００４４】
上記実施の形態１に係る発明と上記実施の形態２に係る発明とを組み合わせることにより、電子−正孔対がゲート絶縁膜中へ捕獲されることをさらに抑制でき、さらに効率的な電荷の引き抜きが可能となる。
【００４５】
【発明の効果】
第１〜第３の発明によれば、アバランシェ・ブレークダウンに起因して二次的に発生した電子−正孔対がゲート絶縁膜中に捕獲されることを、抑制することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図２】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図３】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図５】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図６】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図７】本発明の実施の形態１に係る半導体装置の第１の構成例を示す回路図である。
【図８】図７に示したＮＭＯＳＦＥＴの構造を示す上面図である。
【図９】本発明の実施の形態１に係る半導体装置の第２の構成例を示す回路図である。
【図１０】図９に示したＮＭＯＳＦＥＴの構造を示す上面図である。
【図１１】本発明の実施の形態１に係る半導体装置の第３の構成例を示す回路図である。
【図１２】図１１に示したＮＭＯＳＦＥＴの構造を示す上面図である。
【図１３】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１４】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１５】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１６】本発明の実施の形態２に係る半導体装置の第１の構成例を示す回路図である。
【図１７】図１６に示したＮＭＯＳＦＥＴの構造を示す上面図である。
【図１８】本発明の実施の形態２に係る半導体装置の第２の構成例を示す回路図である。
【図１９】図１８に示したＮＭＯＳＦＥＴの構造を示す上面図である。
【図２０】本発明の実施の形態２に係る半導体装置の第３の構成例を示す回路図である。
【図２１】図２０に示したＮＭＯＳＦＥＴの構造を示す上面図である。
【図２２】本発明の実施の形態３に係る半導体装置の第１の構成例を示す回路図である。
【図２３】図２２に示したＮＭＯＳＦＥＴの構造を示す上面図である。
【図２４】本発明の実施の形態３に係る半導体装置の第２の構成例を示す回路図である。
【図２５】図２４に示したＮＭＯＳＦＥＴの構造を示す上面図である。
【図２６】本発明の実施の形態３に係る半導体装置の第３の構成例を示す回路図である。
【図２７】図２６に示したＮＭＯＳＦＥＴの構造を示す上面図である。
【符号の説明】
１  シリコン基板、２  素子分離絶縁膜、４，２１  フォトレジスト、６，７，８０，８１  Ｎ−型不純物導入領域、８，９，２５  シリコン酸化膜、１０，１１，２６  ポリシリコン膜、１４ｓ，１４ｄ，２９ｓ，２９ｄ  Ｎ＋型不純物導入領域、２０  レトログレードウェル、３０，３２，９０，９１  Ｐ＋型不純物導入領域、５０  入力パッド、５２，５４  ＮＭＯＳＦＥＴ、６０  入力保護回路、６１  入力バッファ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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