(57)【要約】【課題】  少数段で構成されるゲート回路等の遅延時間を精度よく評価する。【解決手段】  第１ＤＬＬ回路１０は、第１遅延段１６ａの一つから参照クロック信号ＲＥＦＣＬＫを遅延させた遅延クロック信号ＤＣＬＫを出力する。第２可変遅延回路３６に被評価回路５０を接続した第２ＤＬＬ回路３０は、遅延クロック信号ＤＣＬＫを受け、参照クロック信号ＲＥＦＣＬＫと同じ位相の第２出力クロック信号ＯＵＴ２を生成する。第２可変遅延回路３６の遅延時間Ｔ１は、電圧生成回路３４が生成する調整電圧Ｖ２に応じて変化する。参照クロック信号ＲＥＦＣＬＫの周期Ｔが不変の場合、遅延時間Ｔ１と、被評価回路５０の遅延時間Ｔ２の和は常に等しい。このため、被評価回路５０の回路段数を切り替えたときの調整電圧Ｖ２の変化をモニタすることで、被評価回路５０の遅延時間を調整電圧Ｖ２として求めることができる。【選択図】    図１
2005227129.tif 000002
【特許請求の範囲】
【請求項１】
遅延時間が可変な縦続接続された複数の第１遅延段を含み、参照クロック信号を受け、この参照クロック信号と同じ位相を有する第１出力クロック信号を出力するとともに、前記第１遅延段の一つから前記参照クロック信号を遅延させた遅延クロック信号を出力する第１可変遅延回路を有する第１ＤＬＬ回路と、
前記遅延クロック信号をモニタするための遅延クロック端子と、
遅延時間が調整電圧に応じて可変であり前記遅延クロック信号を受ける第２可変遅延回路と、前記第２可変遅延回路の出力に接続され前記参照クロック信号と同じ位相を有する第２出力クロック信号を出力するとともに、遅延時間を評価する回路段数が切り替え可能な被評価回路と、前記参照クロック信号と前記第２出力クロック信号の位相を比較する位相比較回路と、前記位相比較回路による位相の比較結果に応じて前記第２可変遅延回路の遅延時間を調整するための前記調整電圧を生成する電圧生成回路とを有する第２ＤＬＬ回路と、
前記調整電圧をモニタするための調整電圧端子とを備えていることを特徴とする遅延時間評価回路。
【請求項２】
請求項１記載の遅延時間評価回路において、
前記第１遅延段の出力ノードのいずれかを切替信号に応じて選択し、選択した出力ノードから出力される前記参照クロック信号を遅延させた信号を前記遅延クロック信号として出力するスイッチ回路を備えていることを特徴とする遅延時間評価回路。
【請求項３】
請求項１記載の遅延時間評価回路において、
複数の前記第２ＤＬＬ回路と、
前記第２ＤＬＬ回路の前記電圧生成回路と前記調整電圧端子との間に配置され、前記調整電圧端子に現れる前記調整電圧を較正電圧に応じて較正する電圧較正回路を備えていることと特徴とする遅延時間評価回路。
【請求項４】
請求項１記載の遅延時間評価回路において、
前記第２可変遅延回路は、縦続接続された複数の第２遅延段を備え、
前記各第２遅延段は、電源端子で前記調整電圧を受けるシングルステージゲート回路であることを特徴とする遅延時間評価回路。
【請求項５】
請求項１記載の遅延時間評価回路において、
前記第２可変遅延回路は、縦続接続された複数の第２遅延段を備え、
前記各第２遅延段は、相補の入力信号をゲートでそれぞれ受け、ドレインから次段への相補の入力信号をそれぞれ出力する一対の入力トランジスタと、電源線と前記トランジスタとの間に配置され、前記調整電圧をゲートで受ける電流調整トランジスタとを有する差動ゲート型回路であることを特徴とする遅延時間評価回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップ上に形成される素子および回路の遅延時間を評価するための遅延時間評価回路に関する。
【背景技術】
【０００２】
従来、半導体チップ上に形成されるゲート回路等の被評価回路の遅延時間を評価する場合、評価対象となる複数のゲート回路でリングオシレータを構成し、このリングオシレータの周期を測定することで、ゲート回路の遅延時間を求めている。この場合、複数のゲート回路の遅延時間の平均値しか求めることができない。
【０００３】
近時、半導体テクノロジーの進展により、この種のリングオシレータでは、被評価回路（特に、数段のゲート回路）の遅延時間を正確に評価することは困難になってきている。数段程度のゲート回路の遅延時間を測定可能な遅延時間評価装置として、ＤＬＬ（Delay
Locked Loop）回路をアレイ状に配置した装置が提案されている。この装置では、ＤＬＬ回路を構成する各遅延段の遅延時間より小さい時間間隔（時間分解能）で連続して遷移エッジを有する複数の矩形波を生成し、被評価回路に信号が入力されてから出力されるまでに、これ等矩形波の遷移エッジの発生数を求めることで遅延時間を求める（例えば、非特許文献１）。あるいは、リングオシレータをアレイ状に配置した遅延時間評価装置が提案されている（例えば、非特許文献２）。
【０００４】
また、遅延段の段数の異なる二つのＰＬＬ（Phase Locked Loop）回路の遅延段からそれぞれ出力される遅延信号の差を利用して各遅延段の遅延時間より小さい遅延時間を生成する技術が提案されている（例えば、特許文献１）。
【０００５】
さらに、遅延段の段数の異なる二つのＰＬＬ回路基準パルス信号の１周期の間にパルス数が互いに異なるパルス信号をそれぞれ生成する２つのＰＬＬ（Phase Locked Loop）回路を用いて、同期するパルス番号を求め、求めたパルス番号に基づいて遅延時間を算出する技術が提案されている（例えば、特許文献２）。
【特許文献１】特開２０００−３５７９５０号公報
【特許文献２】特開平５−２６４７５３号公報
【非特許文献１】J. Christiansen IEEE Solid-State Circuit vol31, p952 1996
【非特許文献２】J. Maneatis et al. IEEE Solid-State Circuit vol28, p1273 1993
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ＤＬＬ回路またはリングオシレータをアレイ状に配置する場合、遅延時間評価装置の面積が大きくなり、半導体チップ上に形成できる被評価回路の数は少なくなる。したがって、評価コストが上昇する。
【０００７】
また、パルス信号等の遷移エッジを用いて遅延時間を評価する場合、遅延時間の測定分解能は、遷移エッジの間隔に依存する。このため、測定分解能を上げるために遷移エッジを急峻にする必要がある。この結果、パルス信号の急峻な遷移エッジがノイズ源となり、評価精度を低下させてしまう。評価精度の低下を防止するためには、電源配線を太くする、あるいは電源配線を分離するなどの工夫が必要であり、遅延時間評価装置の回路規模は増加する。この結果、半導体チップ上に形成する被評価回路の数はさらに少なくなる。
【０００８】
本発明の目的は、少数段で構成されるゲート回路等の遅延時間を精度よく評価することにある。特に、ゲート回路の遅延時間を平均値としてではなく１段単位で評価することにある。
【０００９】
本発明の別の目的は、遅延時間評価回路の回路規模を増大することなく、遅延時間を精度よく評価することにある。
【００１０】
本発明の別の目的は、遅延時間の評価中に発生するノイズを抑え、遅延時間を精度よく評価することにある。
【課題を解決するための手段】
【００１１】
本発明の第１の形態によれば、遅延時間評価回路は、第１可変遅延回路を有する第１ＤＬＬ回路、第２ＤＬＬ回路、遅延クロック端子および調整電圧端子を有している。第１可変遅延回路は、遅延時間が可変な縦続接続された複数の第１遅延段を含む。第１可変遅延回路は、参照クロック信号を受け、この参照クロック信号と同じ位相を有する第１出力クロック信号を出力するとともに、第１遅延段の一つから参照クロック信号を遅延させた遅延クロック信号を出力する。
【００１２】
第２ＤＬＬ回路は、第２可変遅延回路、被評価回路、位相比較回路および電圧生成回路を有している。第２可変遅延回路は、遅延時間が電圧生成回路から出力される調整電圧に応じて可変であり、受けた遅延クロック信号を遅延させる。被評価回路は、第２可変遅延回路の出力に接続され参照クロック信号と同じ位相を有する第２出力クロック信号を出力する。被評価回路は、遅延時間を評価する回路段数が切り替え可能である。位相比較回路は、参照クロック信号と第２出力クロック信号の位相を比較する。電圧生成回路は、位相比較回路による位相の比較結果に応じて調整電圧を生成する。遅延クロック端子および調整電圧端子は、遅延クロック信号および調整電圧をそれぞれモニタする。
【００１３】
第２ＤＬＬ回路は、参照クロック信号と同じ位相を有する第２出力クロック信号を出力するため、参照クロック信号の周期は、遅延クロック信号の遅延時間と、第２可変遅延回路の遅延時間と、被評価回路の遅延時間との和に等しくなる。遅延クロック信号の遅延時間は、参照クロック信号の周期が一定のとき一定になる。すなわち、参照クロック信号の周期から遅延クロック信号の遅延時間を差し引いた時間（第２可変遅延回路の遅延時間と被評価回路の遅延時間の和）は、一定になる。
【００１４】
例えば、被評価回路の回路段数が切り替えられた場合、切り替えに伴い被評価回路の遅延時間が増加する場合、第２可変遅延回路の遅延時間は、同じだけ減少する。第２可変遅延回路の遅延時間は、電圧生成回路が生成する調整電圧に依存して変化する。したがって、調整電圧端子に現れる調整電圧をモニタすることで、被評価回路の遅延時間の変化を評価できる。評価する被評価回路の遅延時間の時間分解能は、電圧生成回路が生成する調整電圧の電圧分解能に置き換えることができる。この結果、少数段で構成されるゲート回路等の遅延時間を精度よく評価できる。換言すれば、ゲート回路等の遅延時間を複数段の平均値としてではなく１段単位で評価できる。また、評価に使用するＤＬＬ回路は二つでよいため、遅延時間評価回路の回路規模を増大することなく、被評価回路の遅延時間を評価できる。遅延時間を評価に、第１および第２ＤＬＬ回路の遅延段から出力される遅延信号の遷移エッジ間隔を利用しないため、遷移エッジを急峻にする必要はない。この結果、遅延時間の評価中に発生するノイズが増大することを防止でき、遅延時間を精度よく評価できる。
【００１５】
第２可変遅延回路の遅延時間と調整電圧との関係は、遅延クロック信号の遅延時間は、参照クロック信号の周期に対する比率が常に一定であることから、被評価回路の回路段数
を固定にし、参照クロック信号の周期を変化させながら、調整電圧端子に現れる調整電圧をモニタすることで求めることができる。
【００１６】
本発明の第１の形態における好ましい例では、スイッチ回路は、第１遅延段の出力ノードのいずれかを切替信号に応じて選択し、選択した出力ノードから出力される参照クロック信号を遅延させた信号を遅延クロック信号として出力する。このため、評価する被評価回路の遅延時間に応じて、遅延クロック信号の遅延時間を切り替えることができ、広範囲の遅延時間を評価できる。具体的には、被評価回路の遅延時間が長い場合、遅延クロック信号の遅延時間は短くされ、被評価回路の遅延時間が短い場合、遅延クロック信号の遅延時間は長くされる。
【００１７】
本発明の第１の形態における好ましい例では、第２ＤＬＬ回路が複数形成されている。すなわち、複数の被評価回路が形成されている。電圧生成回路と調整電圧端子との間に電圧較正回路が配置されている。電圧較正回路は、調整電圧端子に現れる調整電圧を較正電圧に応じて較正する。このため、評価する被測定回路に応じて調整電圧を正しい値に較正する較正電圧をそれぞれ求めておくことで、被評価回路のレイアウトに依存することなく、常に正しい調整電圧をモニタできる。この結果、被評価回路の遅延時間を精度よく評価できる。また、複数の被測定回路が形成されているため、評価効率を向上できる。具体的には、半導体ウエハ内または評価チップ内における遅延時間のばらつき（分布）を効率よく評価できる。
【００１８】
本発明の第１の形態における好ましい例では、第２可変遅延回路は、縦続接続された複数の第２遅延段を有している。各第２遅延段は、電源端子で調整電圧を受けるシングルステージゲート回路である。例えば、各第２遅延段は、pMOSトランジスタのソースで調整電圧を受けるＣＭＯＳインバータである。
【００１９】
本発明の第１の形態における好ましい例では、第２可変遅延回路は、縦続接続された複数の第２遅延段を有している。各第２遅延段は、差動ゲート型回路である。差動ゲート型回路は、相補の入力信号をゲートでそれぞれ受け、ドレインから次段への相補の入力信号をそれぞれ出力する一対の入力トランジスタと、電源線とトランジスタとの間に配置され、調整電圧をゲートで受ける電流調整トランジスタとを有する。
【発明の効果】
【００２０】
本発明の遅延時間評価回路では、少数段で構成されるゲート回路等の遅延時間を精度よく評価できる。ゲート回路の遅延時間を平均値としてではなく１段単位で評価できる。遅延時間評価回路の回路規模を増大することなく、遅延時間を精度よく評価できる。遅延時間の評価中に発生するノイズを抑え、遅延時間を精度よく評価できる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施形態を図面を用いて説明する。図中の二重丸は、外部端子を示している。外部端子を介して供給される信号には、端子名と同じ符号を使用する。また、信号が伝達される信号線には、信号名と同じ符号を使用する。
【００２２】
図１は、本発明の遅延時間評価回路１００の第１の実施形態を示している。この遅延時間評価回路１００は、シリコン基板上にCMOSプロセスを使用して、半導体プロセスを評価するための評価チップ上に形成されている。遅延時間評価回路１００は、第１ＤＬＬ回路１０、スイッチ回路２０、第２ＤＬＬ回路３０および電圧較正回路４０を有している。後述する図２に示すように、被評価回路５０を含む第２ＤＬＬ回路３０と電圧較正回路４０とは、評価チップ上に複数組形成される。第１ＤＬＬ回路１０とスイッチ回路２０とは、複数組の第２ＤＬＬ回路３０と電圧較正回路４０とに共通の回路である。
【００２３】
第１ＤＬＬ回路１０は、位相比較回路１２、電圧レギュレータ１４および第１可変遅延回路１６を有している。位相比較回路１２は、評価チップの外部から供給される参照クロック信号ＲＥＦＣＬＫ（周期Ｔ）の位相を第１ＤＬＬ回路１０から出力される第１出力クロック信号ＯＵＴ１の位相と比較し、比較結果を論理信号として出力する。電圧レギュレータ１４は、位相比較回路１２からの論理信号に応じて、調整電圧Ｖ１を出力する。
【００２４】
第１可変遅延回路１６は、遅延時間が可変な縦続接続されたＮ段の第１遅延段１６ａ（ＣＭＯＳインバータ）で構成されている。各第１遅延段１６ａは、電源端子（図示しないＰＭＯＳトランジスタのソース）で調整電圧Ｖ１を受けている。初段の第１遅延段１６ａは、参照クロック信号ＲＥＦＣＬＫを受け、最終段の第１遅延段１６ａは、第１出力クロック信号ＯＵＴ１を出力する。偶数段目の第１遅延段１６ａは、それぞれ参照クロック信号ＲＥＦＣＬＫを遅延させた遅延信号をスイッチ回路２０に出力する。なお、これ等遅延信号のいずれかは、後述する遅延クロック信号ＤＣＬＫとして第２ＤＬＬ回路４０に供給される。
【００２５】
第１ＤＬＬ回路１０では、電圧レギュレータ１４は、第１出力クロック信号ＯＵＴ１の位相が参照クロック信号ＲＥＦＣＬＫの位相より進んでいるときに、調整電圧Ｖ１を下げ、第１出力クロック信号ＯＵＴ１の位相が参照クロック信号ＲＥＦＣＬＫの位相より遅れているときに、調整電圧Ｖ１を上げる。すなわち、ネガティブフィードバック制御が行われる。そして、第１ＤＬＬ回路１０は、参照クロック信号ＲＥＦＣＬＫと同じ位相を有する第１出力クロック信号ＯＵＴ１を第１出力端子ＯＵＴ１に出力する。第１出力端子ＯＵＴ１は、第１ＤＬＬ回路１０で発生するジッタ等をモニタするために使用される。
【００２６】
スイッチ回路２０は、評価チップの外部から供給される切替信号ＳＷＳに応じて、第１ＤＬＬ回路１０の第１遅延段１６ａから出力される遅延信号の一つ（ｍ段目）を選択し、選択した遅延信号を遅延クロック信号ＤＣＬＫとして出力する。遅延クロック信号ＤＣＬＫは、第２ＤＬＬ回路４０および遅延クロック端子ＤＣＬＫに出力される。スイッチ回路２０は、被評価回路５０の遅延時間に応じて切り替えられる。例えば、被評価回路５０の遅延時間が長い場合、選択する第１遅延段１６ａの段数ｍを小さくして遅延クロック信号ＤＣＬＫの遅延時間を短く設定する。被評価回路５０の遅延時間が短い場合、選択する第１遅延段１６ａの段数ｍを大きくして遅延クロック信号ＤＣＬＫの遅延時間を長く設定する。このような切り替えにより、広範囲の遅延時間を評価できる。
【００２７】
第２ＤＬＬ回路３０は、位相比較回路３２、電圧レギュレータ３４、第２可変遅延回路３６、レベルシフタ３８および被評価回路５０を有している。位相比較回路３２は、参照クロック信号ＲＥＦＣＬＫの位相を第２ＤＬＬ回路３０から出力される第２出力クロック信号ＯＵＴ２の位相と比較し、比較結果を論理信号として出力する。電圧レギュレータ３４は、位相比較回路３２からの論理信号に応じて、調整電圧Ｖ２を出力する。
【００２８】
第２可変遅延回路３６は、遅延時間が可変な縦続接続された複数の第２遅延段３６ａ（ＣＭＯＳインバータ）で構成されている。各第２遅延段３６ａは、電源端子（図示しないＰＭＯＳトランジスタのソース）で調整電圧Ｖ２を受けている。初段の第２遅延段３６ａは、遅延クロック信号ＤＣＬＫを受け、最終段の第２遅延段３６ａは、第２出力クロック信号ＯＵＴ２を出力する。
【００２９】
レベルシフタ３８は、縦続接続された複数段のバッファ回路３８ａで構成されている。バッファ回路３８ａの電源端子には外部電源電圧ＶＤが供給されている。レベルシフタ３８は、第２可変遅延回路３６から出力されるクロック信号の電圧（電圧Ｖ２；高論理レベル）を、外部電源電圧ＶＤに変換し、変換した電圧を被評価回路５０に出力する。このた
め、被評価回路５０に入力される電圧が、第２可変遅延回路３６に供給される調整電圧Ｖ２に依存して変化することを防止できる。なお、レベルシフタ３８は、電圧（電圧Ｖ２）を、外部電源電圧ＶＤ以外の所定の電圧に変換してもよい。
【００３０】
被評価回路５０は、遅延時間の評価するための対象回路であり、第２ＤＬＬ回路のフィードバックループ上に形成される。被評価回路５０は、縦続接続された複数段のゲート回路を有している。被評価回路５０の詳細は、図３で説明する。
【００３１】
第２ＤＬＬ回路３０では、電圧レギュレータ３４は、第２出力クロック信号ＯＵＴ２の位相が遅延クロック信号ＤＣＬＫの位相より進んでいるときに、調整電圧Ｖ２を下げ、第２出力クロック信号ＯＵＴ２の位相が遅延クロック信号ＤＣＬＫの位相より遅れているときに、調整電圧Ｖ２を上げる。すなわち、ネガティブフィードバック制御が行われる。そして、第２ＤＬＬ回路３０は、参照クロック信号ＲＥＦＣＬＫと同じ位相を有する第２出力クロック信号ＯＵＴ２を第２出力端子ＯＵＴ２に出力する。第２出力端子ＯＵＴ２は、第２ＤＬＬ回路３０で発生するジッタ等をモニタするために使用される。
【００３２】
電圧較正回路４０は、複数の第２ＤＬＬ回路４０の回路配置等に影響して変化する調整電圧Ｖ２を、評価チップの外部から供給される較正電圧ＣＯＲに応じて較正する。電圧較正回路４０により、調整電圧端子Ｖ２ＯＵＴに現れる調整電圧Ｖ２は、第２ＤＬＬ回路４０の回路配置等に影響されることを防止できる。すなわち、常に正しい調整電圧Ｖ２を調整電圧端子Ｖ２ＯＵＴを介してモニタできる。
【００３３】
図２は、図１に示した遅延評価回路１００が搭載される評価チップＣＨＩＰを示している。図中、二重の四角印は、プローブを当てるためのパッド（外部端子）を示している。評価チップ上には、上述したように、複数組の第２ＤＬＬ回路３０および電圧較正回路４０と、これ等第２ＤＬＬ回路３０および電圧較正回路４０に共通の第１ＤＬＬ回路１０およびスイッチ回路２０とが形成されている。評価チップＣＨＩＰは、半導体ウエハ上にマトリックス状に形成される。遅延時間は、半導体ウエハの状態で評価してもよく、各評価チップＣＨＩＰに切り離した状態でセラミック等の開口付きのパッケージに組み立てた後に評価してもよい。
【００３４】
一つの評価チップＣＨＩＰ上に複数の第２ＤＬＬ回路３０を形成することで、同一の評価チップＣＨＩＰを用いて多種類の被評価回路５０の遅延時間を効率よく評価できる。また、一つの第２ＤＬＬ回路内に複数の被評価回路５０を形成することも可能である。この結果、評価効率を向上でき、被評価回路５０当たりの評価チップＣＨＩＰの製造コストを削減できる。具体的には、半導体ウエハ内または評価チップＣＨＩＰ内における遅延時間のばらつき（分布）を評価できる。
【００３５】
なお、較正電圧ＣＯＲは、評価する被評価回路５０毎に予め求めておく。このようにすることで、調整電圧端子Ｖ２ＯＵＴに現れる調整電圧Ｖ２が、被評価回路５０の評価チップＣＨＩＰ上でのレイアウトに影響されることを防止でき、被評価回路５０の遅延時間を正しく評価できる。具体的には、例えば、評価チップＣＨＩＰ上でのレイアウトに依存して変化する素子寸法によって、被評価回路５０の遅延時間がどのように変化するかを正しく評価できる。
【００３６】
なお、複数の第２ＤＬＬ回路３０に共通な一つの電圧較正回路４０を、評価チップＣＨＩＰ上に形成してもよい。この場合、第２ＤＬＬ回路３０から出力される複数の調整電圧Ｖ２を選択する回路が必要になる。あるいは、第１ＤＬＬ回路１０、スイッチ回路２０および電圧較正回路４０を、第２ＤＬＬ回路３０毎に形成してもよい。
【００３７】
図３は、図１に示した被評価回路５０の一例を示している。この例の被評価回路５０では、２入力ＮＡＮＤゲートの遅延時間が評価（測定）される。被評価回路５０は、縦続接続された複数の２入力ＮＡＮＤゲート５０ａと、これ等ＮＡＮＤゲート５０ａの出力のいずれかを第２出力端子ＯＵＴ２に接続するスイッチ５０ｂとを有している。ＮＡＮＤゲート５０ａは、それぞれ出力端子が次段の一方の入力端子に接続される。ＮＡＮＤゲート５０ａの他方の入力端子は、電源線ＶＤに接続されている。初段のＮＡＮＤゲート５０ａの一方の入力は、図１のレベルシフタ３８から出力される遅延クロック信号ＤＣＬＫ２を受けている。
【００３８】
スイッチ５０ｂは、ＮＡＮＤゲート５０ａの出力信号を第２出力端子ＯＵＴ２に伝えるＣＭＯＳ伝達ゲート５０ｃを有している。ＣＭＯＳ伝達ゲート５０ｃのｎＭＯＳトランジスタのゲートおよびｐＭＯＳトランジスタのゲートは、制御端子ＣＯＮ（ＣＯＮ１〜ＣＯＮ３）を介して入力される制御信号およびその反転信号をそれぞれ受ける。制御端子ＣＯＮは、図２には示していないが、プローブを当てるためのパッドとして形成されている。あるいは、制御端子ＣＯＮは、スイッチ５０ｂのいずれかを選択するために評価チップに形成されたデコード回路（図示せず）から出力されるデコード信号を受ける端子である。
【００３９】
この被評価回路５０では、制御信号ＣＯＮ１〜ＣＯＮ３のいずれかが高レベルに設定され、他は低レベルに設定される。このため、ＮＡＮＤゲート５０ａの出力のいずれかのみが第２出力端子ＯＵＴ２に接続される。例えば、制御信号ＣＯＮ１のみが高レベルのとき、初段のＮＡＮＤゲート５０ａが第２出力端子ＯＵＴ２に接続され、ＮＡＮＤゲート５０ａの接続段数は１段位なる。制御信号ＣＯＮ２のみが高レベルのとき、２段目のＮＡＮＤゲート５０ａが第２出力端子ＯＵＴ２に接続され、ＮＡＮＤゲート５０ａの接続段数は２段になる。
【００４０】
図４は、図１に示した遅延時間評価回路１００の動作の概要を示している。図１に示した第１ＤＬＬ回路１０は、参照クロック信号ＲＥＦＣＬＫと同じ位相を有する第１出力クロック信号ＯＵＴ１を出力する（図４（ａ））。また、スイッチ回路２０は、第１ＤＬＬ回路１０のｍ段目の第１遅延段１６ａから出力される遅延信号を遅延クロック信号ＤＣＬＫとして出力する（図４（ｂ））。第１可変遅延回路１６を構成する第１遅延段１６ａの総段数をＮ、参照クロック信号ＲＥＦＣＬＫの周期をＴとすると、遅延クロック信号ＤＣＬＫの参照クロック信号ＲＥＦＣＬＫに対する遅れ（ＲＥＦＣＬＫの立ち上がりエッジとＤＣＬＫの立ち上がりエッジとの差）は、（ｍ／Ｎ）Ｔになる。
【００４１】
第２ＤＬＬ回路３０は、遅延クロック信号ＤＣＬＫを受け、参照クロック信号ＲＥＦＣＬＫと同じ位相を有する第２出力クロック信号ＯＵＴ２を出力する（図４（ｃ））。このため、参照クロック信号ＲＥＦＣＬＫの周期Ｔは、式（１）に示すように、遅延クロック信号ＤＣＬＫの遅延時間（ｍ／Ｎ）Ｔと、第２可変遅延回路３６の遅延時間Ｔ１と、被評価回路５０の遅延時間Ｔ２との和に等しくなる。換言すれば、参照クロック信号ＲＥＦＣＬＫの周期Ｔから遅延クロック信号ＤＣＬＫの遅延時間（ｍ／Ｎ）Ｔを差し引いた時間（Ｔ１＋Ｔ２）は、参照クロック信号ＲＥＦＣＬＫの周期Ｔが一定であれば一定になる。
【００４２】
Ｔ＝（ｍ／Ｎ）Ｔ＋Ｔ１＋Ｔ２  ‥‥‥（１）
Ｔ１は、電圧レギュレータ３４から出力される調整電圧Ｖ２に依存して変化する。Ｔ２は、被評価回路５０のＮＡＮＤゲート５０ａの接続段数ｎに応じて変化する。すなわち、Ｔ１は、調整電圧Ｖ２の関数になり、Ｔ２は段数ｎの関数になる。このため、式（１）は、式（２）で表すことができる。
【００４３】
Ｔ＝（ｍ／Ｎ）Ｔ＋Ｔ１（Ｖ２）＋Ｔ２（ｎ）  ‥‥‥（２）
周期Ｔを一定にしたまま被評価回路５０のＮＡＮＤゲート５０ａの接続段数をｎからｎ
’に変化させるとき（例えば、１段から２段に増やすとき）、調整電圧Ｖ２は、Ｖ２’に変化する（図４（ｄ、ｅ））。このため、次式（３）が成り立つ。
【００４４】
Ｔ＝（ｍ／Ｎ）Ｔ＋Ｔ１（Ｖ２’）＋Ｔ２（ｎ’）  ‥‥‥（３）
したがって、求めたい被評価回路５０の遅延時間、すなわち、ＮＡＮＤゲート５０ａの｜ｎ’−ｎ｜段の遅延時間｜Ｔ２（ｎ’）−Ｔ２（ｎ）｜は、次式（４）で表すことができる。すなわち、被評価回路５０の遅延時間は、関数Ｔ１（Ｖ２）によって表すことができる。
【００４５】
｜Ｔ２（ｎ’）−Ｔ２（ｎ）｜＝｜Ｔ１（Ｖ２’）−Ｔ１（Ｖ２）｜  ‥‥‥（４）
関数Ｔ１（Ｖ２）は、被評価回路５０の接続段数を固定しておき、参照クロック信号ＲＥＦＣＬＫの周期Ｔを少しずつ変化させながら、調整電圧端子Ｖ２ＯＵＴを用いて調整電圧Ｖ２をモニタすることで求められる。周期ＴをΔＴだけ変化させると、ΔＴは、次式（５）で表すことができる。
【００４６】
ΔＴ＝（ｍ／Ｎ）・ΔＴ＋Ｔ１（Ｖ２’’）−Ｔ１（Ｖ２’）  ‥‥‥（５）
ここで、式（５）の右辺第１項に関して、ΔＴの非線形項は測定誤差になる。しかし、被評価回路５０の遅延時間が小さくΔＴの値の範囲が狭いことと、第１ＤＬＬ回路１０でロックされた出力（ＤＣＬＫ）を扱っていることを考慮して、非線形項は無視できる。但し、予め、周期Ｔを変えながら遅延クロック端子ＤＣＬＫを用いて遅延クロック信号ＤＣＬＫの遅延変化をモニタし、線形とみなせるΔＴの範囲を確認しておく必要がある。この確認の過程で、計数ｍ／Ｎの理想値からのずれも見積もることができる。
【００４７】
式（５）を変形すると、次式（６）が得られる。したがって、周期Ｔを変えながらＴ１とＶ２をプロットしてゆくと、図５に示す曲線が得られる。ここで、遅延クロック信号ＤＣＬＫの遅延時間（ｍ／Ｎ）Ｔは、周期Ｔから求めることもでき、遅延クロック端子ＤＣＬＫを用いて実測することもできる。被評価回路５０の遅延時間は、周期Ｔに依存せず変わらない。したがって、第２可変遅延回路３６の遅延時間Ｔ１（厳密には、レベルシフタ３８の遅延時間も含む）は、周期Ｔの変化に依存して変化する第２出力クロック信号ＯＵＴ２のタイミングを測定することで求めることができる。第２出力クロック信号ＯＵＴ２のタイミングは、第２出力端子ＯＵＴ２を用いてオシロスコープ等で測定される。
【００４８】
Ｔ１（Ｖ２’’）−Ｔ１（Ｖ２’）＝（１−（ｍ／Ｎ））・ΔＴ  ‥‥‥（６）
図５は、測定する遅延時間が第２可変遅延回路３６の遅延時間の最大変化量ΔＴ１ｍａｘより小さい場合に使用する曲線（Ｔ１とＶ２との関係）を示している。この曲線は、上述した手法により予め求められる。第２可変遅延回路３６の遅延時間は、最大電圧Ｖ２ｍａｘのとき最小値Ｔ１ｍｉｎになり、最小電圧Ｖ２ｍｉｎのとき最大値Ｔ１ｍａｘになる。本発明の目的は、１段から１０段程度のゲート回路の遅延時間を精度よく評価すること、およびゲート回路の遅延時間を平均値としてではなく１段単位で評価することであり、これ等評価には、図５に示す曲線が使用される。
【００４９】
例えば、図３に示した被評価回路５０において、まず、制御端子ＣＯＮ１のみを高レベルに設定し、測定するＮＡＮＤゲートの段数を１段に設定する。この状態で、調整電圧端子Ｖ２ＯＵＴの調整電圧Ｖ２ａを測定する。次に、制御端子ＣＯＮ２のみを高レベルに設定し、測定するＮＡＮＤゲートの段数を２段に設定する。この状態で、調整電圧端子Ｖ２ＯＵＴの調整電圧Ｖ２ｂを測定する。上式（４）に示したように、調整電圧Ｖ２ａ、Ｖ２ｂに対応する遅延時間Ｔ１ａ、Ｔ１ｂの差ΔＴ１が、ＮＡＮＤゲート１段分の遅延時間ΔＴ２になる。すなわち、被評価回路５０の遅延時間が測定できる。このように、調整電圧Ｖ２を測定することで被評価回路５０の遅延時間を測定できる。一般にＤＬＬ回路の遅延時間を調整するための電圧レギュレータ（例えば、図１の電圧レギュレータ３４）の電圧
分解能は、１ｍＶ程度である。Δ１ｍＶにより、可変遅延回路の遅延時間は１ｐｓ程度変化する。このため、被評価回路５０の遅延時間を、１ｐｓ程度の時間分解能で測定できる。
【００５０】
図６は、測定する遅延時間が第２可変遅延回路３６の遅延時間の最大変化量ΔＴ１ｍａｘより大きい場合に使用する曲線（Ｔ１とＶ２との関係）を示している。この曲線は、上述した手法により予め求められる。例えば、被評価回路５０においてＮＡＮＤゲート５０ａのｃ段分（＝ｅ段−ｄ段）の遅延時間ΔＴ２を測定する場合、遅延時間ΔＴ２がΔＴ１ｍａｘを超えると、図５に示した曲線からは遅延時間ΔＴ２を求めることができない。
【００５１】
この場合、例えば、制御端子ＣＯＮの設定により、ＮＡＮＤゲート５０ａをｄ段接続した状態と、ＮＡＮＤゲート５０ａをｅ段接続した状態とで、Ｔ１とＶ２との関係をそれぞれ求める（図６のＮＡＮＤｄとＮＡＮＤｅ）。ここで、図６の横軸は、参照クロック信号ＲＥＦＣＬＫの周期Ｔとみなせる。調整電圧Ｖ２が同じとき（＝Ｖ２ｃ）、ＮＡＮＤゲート５０ａの接続段数によらず、Ｔ１（Ｖ２ｃ）は等しい。このため、曲線ＮＡＮＤｅにおける調整電圧Ｖ２ｃに対応する遅延時間Ｔ１ｅと、曲線ＮＡＮＤｄにおける調整電圧Ｖ２ｃに対応する遅延時間Ｔ１ｄとの差を求めることで、ＮＡＮＤゲート５０ａのｃ段分の遅延時間ΔＴ２を求めることができる。
【００５２】
以上、本実施形態では、第２可変遅延回路３６の遅延時間Ｔ１は、電圧レギュレータ３４が生成する調整電圧Ｖ２に依存して変化する。したがって、調整電圧端子Ｖ２ＯＵＴに現れる調整電圧Ｖ２をモニタすることで、被評価回路５０の遅延時間Ｔ２を評価できる。評価する被評価回路５０の遅延時間Ｔ２の時間分解能は、調整電圧Ｖ２の電圧分解能に置き換えることができる。この結果、少数段で構成されるゲート回路等の遅延時間を１ｐｓ程度の精度で評価できる。換言すれば、ゲート回路等の遅延時間を複数段の平均値としてではなく１段単位で評価できる。
【００５３】
二つのＤＬＬ回路１０、３０を用いるだけで被評価回路５０の遅延時間を評価できるため、遅延時間評価回路１００の回路規模が増大することを防止できる。遅延時間を評価に、第１および第２可変遅延回路１６、３６の遅延段１６ａ、３６ａから出力される遅延信号の遷移エッジ間隔を利用しないため、遷移エッジを急峻にする必要はない。この結果、遅延時間の評価中に発生するノイズが増大することを防止でき、遅延時間を精度よく評価できる。
【００５４】
スイッチ回路２０により、第１遅延段１６ａの出力ノードのいずれかを切替信号ＳＷＳに応じて自在に選択し、遅延クロック信号ＤＣＬＫとして出力できる。このため、評価する被評価回路５０の遅延時間に応じて、遅延クロック信号ＤＣＬＫの遅延時間を切り替えることで、広範囲の遅延時間を評価できる。
【００５５】
評価チップＣＨＩＰ上に複数の第２ＤＬＬ回路３０を形成することで、複数の被評価回路５０の遅延時間を効率よく評価できる。また、電圧較正回路により、調整電圧端子Ｖ２ＯＵＴに現れる調整電圧Ｖ２を較正電圧ＣＯＲに応じて較正することで、被評価回路５０の評価チップＣＨＩＰ上でのレイアウトに依存することなく、常に正しい調整電圧Ｖ２をモニタできる。この結果、被評価回路５０の遅延時間を精度よく評価できる。
【００５６】
第２可変遅延回路３６の出力と被評価回路５０との間にレベルシフタ３８を配置することで、被評価回路５０に供給される信号の電圧（高論理レベル）を、第２可変遅延回路３６に供給される調整電圧Ｖ２の値に依存せず常に一定にできる。この結果、被評価回路５０の遅延時間を正しく評価できる。
【００５７】
第１および第２出力端子ＯＵＴ１、ＯＵＴ２により、第１および第２ＤＬＬ回路１０、３０から出力される第１および第２出力クロック信号ＯＵＴ１、ＯＵＴ２をモニタできる。このため、第１および第２ＤＬＬ回路１０、３０で発生するジッタ等を予め評価でき、常に最適な条件で被評価回路の遅延時間を評価できる。
【００５８】
図７は、本発明の遅延時間評価回路の第２の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の遅延時間評価回路２００は、第１の実施形態の第１ＤＬＬ回路１０および第２ＤＬＬ回路３０の代わりに、第１ＤＬＬ回路６０および第２ＤＬＬ回路７０が形成されている。その他の構成は、第１の実施形態と同じである。
【００５９】
第１ＤＬＬ回路６０は、位相比較回路１２、電圧レギュレータ６２および第１可変遅延回路６４を有している。電圧レギュレータ６２は、位相比較回路１２からの論理信号に応じて、調整電圧ＶＰ１、ＶＮ１を出力する。第１可変遅延回路６４は、遅延時間が可変な縦続接続されたＮ個の第１遅延段６４ａ（差動ゲート型インバータ）で構成されている。各第１遅延段６４ａの遅延時間は、電圧レギュレータ６２から出力される調整電圧ＶＰ１、ＶＮ１に応じて変更される。初段の第１遅延段６４ａは、参照クロック信号ＲＥＦＣＬＫを受け、最終段の第１遅延段６４ａは、第１出力クロック信号ＯＵＴ１を出力する。偶数段目の第１遅延段６４ａは、それぞれ参照クロック信号ＲＥＦＣＬＫを遅延させた遅延信号をスイッチ回路２０に出力する。
【００６０】
第２ＤＬＬ回路７０は、位相比較回路３２、電圧レギュレータ７２、第２可変遅延回路７４、レベルシフタ３８および被評価回路５０を有している。電圧レギュレータ７２は位相比較回路１２からの論理信号に応じて、調整電圧ＶＰ１、ＶＮ１を出力する。
【００６１】
第２可変遅延回路７４は、第１可変遅延回路６４の第１遅延段６４ａと同じ複数の第２遅延段７４ａ（差動ゲート型インバータ）で構成されている。各第２遅延段７４ａの遅延時間は、電圧レギュレータ７２から出力される調整電圧ＶＰ２、ＶＮ２に応じて変更される。初段の第２遅延段７４ａは、遅延クロック信号ＤＣＬＫを受け、最終段の第２遅延段７４ａは、第２出力クロック信号ＯＵＴ２を出力する。電圧較正回路４０は、電圧レギュレータ７２から出力される調整電圧ＶＰ２を較正電圧ＣＯＲに応じて較正し、調整電圧端子Ｖ２ＯＵＴに出力する。なお、較正電圧ＣＯＲに応じて調整電圧ＶＮ２を較正する電圧較正回路を形成してもよい。
【００６２】
図８は、図７に示した第１遅延段６４ａおよび第２遅延段７４ａの詳細を示している。第１および第２遅延段６４ａ、７４ａは、相補の入力信号ＶＩＮ＋、ＶＩＮ−をゲートでそれぞれ受け、ドレインから次段への相補の入力信号ＶＯ＋、ＶＯ−をそれぞれ出力する一対のｎＭＯＳトランジスタ（入力トランジスタ）８０ａ、８０ｂと、電源線ＶＤとｎＭＯＳトランジスタ８０ａとの間に並列に配置されたｐＭＯＳトランジスタ８０ｃ、８０ｄと、電源線ＶＤとｎＭＯＳトランジスタ８０ｂとの間に並列に配置されたｐＭＯＳトランジスタ８０ｅ、８０ｆと、接地線とｎＭＯＳトランジスタ８０ａ、８０ｂとの間に配置されたｎＭＯＳトランジスタ８０ｇとを有している。ｐＭＯＳトランジスタ８０ｃ、８０ｄのドレインおよびｐＭＯＳトランジスタ８０ｃのゲートは、ｎＭＯＳトランジスタ８０ａのドレインに接続されている。ｐＭＯＳトランジスタ８０ｅ、８０ｆのドレインおよびｐＭＯＳトランジスタ８０ｆのゲートは、ｎＭＯＳトランジスタ８０ｂのドレインに接続されている。
【００６３】
ｐＭＯＳトランジスタ８０ｄ、８０ｅのゲートは、調整電圧ＶＰ（ＶＰ１またはＶＰ２）を受けている。ｎＭＯＳトランジスタ８０ｇのゲートは、調整電圧ＶＮ（ＶＮ１またはＶＮ２）を受けている。ｐＭＯＳトランジスタ８０ｄ、８０ｅおよびｎＭＯＳトランジス
タ８０ｇは、調整電圧ＶＰ、ＶＮに応じてソース・ドレイン間を流れる電流が調整される。そして、調整電圧ＶＰ、ＶＮににより、第１遅延段６４ａおよび第２遅延段７４ａの遅延時間がそれぞれ調整される。このように、ｐＭＯＳトランジスタ８０ｄ、８０ｅおよびｎＭＯＳトランジスタ８０ｇは、調整電圧ＶＰ、ＶＮをそれぞれゲートで受ける電流調整用のトランジスタとして動作する。
【００６４】
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。
【００６５】
なお、上述した実施形態では、遅延時間評価回路を半導体プロセスを評価するための評価チップ上に形成した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、遅延時間評価回路を製品チップが形成される半導体ウエハのスクライブＴＥＧ上に形成してもよい。この場合、製品チップの量産中に、製造プロセス条件の変動に伴う素子の特性変化を評価できる。
【００６６】
上述した実施形態では、本発明をＣＭＯＳプロセスで形成される被測定回路５０の遅延時間を評価する遅延時間評価回路に適用する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明をバイポーラプロセスで形成される被測定回路の遅延時間を評価する遅延時間評価回路に適用してもよい。
【００６７】
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
遅延時間が可変な縦続接続された複数の第１遅延段を含み、参照クロック信号を受け、この参照クロック信号と同じ位相を有する第１出力クロック信号を出力するとともに、前記第１遅延段の一つから前記参照クロック信号を遅延させた遅延クロック信号を出力する第１可変遅延回路を有する第１ＤＬＬ回路と、
前記遅延クロック信号をモニタするための遅延クロック端子と、
遅延時間が調整電圧に応じて可変であり前記遅延クロック信号を受ける第２可変遅延回路と、前記第２可変遅延回路の出力に接続され前記参照クロック信号と同じ位相を有する第２出力クロック信号を出力するとともに、遅延時間を評価する回路段数が切り替え可能な被評価回路と、前記参照クロック信号と前記第２出力クロック信号の位相を比較する位相比較回路と、前記位相比較回路による位相の比較結果に応じて前記第２可変遅延回路の遅延時間を調整するための前記調整電圧を生成する電圧生成回路とを有する第２ＤＬＬ回路と、
前記調整電圧をモニタするための調整電圧端子とを備えていることを特徴とする遅延時間評価回路。
【００６８】
（付記２）
付記１記載の遅延時間評価回路において、
前記第１遅延段の出力ノードのいずれかを切替信号に応じて選択し、選択した出力ノードから出力される前記参照クロック信号を遅延させた信号を前記遅延クロック信号として出力するスイッチ回路を備えていることを特徴とする遅延時間評価回路。
（付記３）
付記１記載の遅延時間評価回路において、
複数の前記第２ＤＬＬ回路と、
前記第２ＤＬＬ回路の前記電圧生成回路と前記調整電圧端子との間に配置され、前記調整電圧端子に現れる前記調整電圧を較正電圧に応じて較正する電圧較正回路を備えていることと特徴とする遅延時間評価回路。
【００６９】
（付記４）
付記１記載の遅延時間評価回路において、
前記第２ＤＬＬ回路は、前記第２可変遅延回路の出力と前記被評価回路との間に配置され、前記第２可変遅延回路から出力されるあるレベルの電圧を前記被評価回路の動作電圧に変換するレベルシフタを備えていることを特徴とする遅延時間評価回路。
（付記５）
付記１記載の遅延時間評価回路において、
前記第１出力クロック信号をモニタするための第１出力端子を備えていることを特徴とする遅延時間評価回路。
【００７０】
（付記６）
付記１記載の遅延時間評価回路において、
前記第２出力クロック信号をモニタするための第２出力端子を備えていることを特徴とする遅延時間評価回路。
（付記７）
付記１記載の遅延時間評価回路において、
前記第２可変遅延回路は、縦続接続された複数の第２遅延段を備え、
前記各第２遅延段は、電源端子で前記調整電圧を受けるシングルステージゲート回路であることを特徴とする遅延時間評価回路。
【００７１】
（付記８）
付記７記載の遅延時間評価回路において、
前記各第２遅延段は、pMOSトランジスタのソースで前記調整電圧を受けるＣＭＯＳインバータであることを特徴とする遅延時間評価回路。
（付記９）
付記１記載の遅延時間評価回路において、
前記第２可変遅延回路は、縦続接続された複数の第２遅延段を備え、
前記各第２遅延段は、相補の入力信号をゲートでそれぞれ受け、ドレインから次段への相補の入力信号をそれぞれ出力する一対の入力トランジスタと、電源線と前記トランジスタとの間に配置され、前記調整電圧をゲートで受ける電流調整トランジスタとを有する差動ゲート型回路であることを特徴とする遅延時間評価回路。
【００７２】
本発明の第１の形態における好ましい例では、第２ＤＬＬ回路において、第２可変遅延回路の出力と被評価回路との間にレベルシフタが配置されている。レベルシフタは、第２可変遅延回路から出力される電圧レベルを被評価回路の動作電圧に変換する。このため、第２可変遅延回路に供給される調整電圧の値に依存せず、被評価回路に供給される信号の電圧を常に一定にできる。したがって、被評価回路の遅延時間を正しく評価できる。
【００７３】
本発明の第１の形態における好ましい例では、遅延時間評価回路は、第１出力クロック信号をモニタするための第１出力端子を有している。第１出力端子を用いて、第１ＤＬＬ回路で発生するジッタ等を予め評価できるため、常に最適な条件で被評価回路の遅延時間を評価できる。
【００７４】
本発明の第１の形態における好ましい例では、遅延時間評価回路は、第２出力クロック信号をモニタするための第２出力端子を有している。第２出力端子を用いて、第２ＤＬＬ回路で発生するジッタ等を予め評価できるため、常に最適な条件で被評価回路の遅延時間を評価できる。
【００７５】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【図面の簡単な説明】
【００７６】
【図１】本発明の遅延時間評価回路の第１の実施形態を示すブロック図である。
【図２】図１に示した遅延評価回路が搭載される評価チップを示すブロック図である。
【図３】図１に示した被評価回路の一例を示す回路図である。
【図４】図１に示した遅延時間評価回路の動作の概要を示すタイミング図である。
【図５】測定する遅延時間がΔＴ１ｍａｘより小さい場合に使用するＴ１ーＶ２曲線を示す説明図である。
【図６】測定する遅延時間がΔＴ１ｍａｘより大きい場合に使用するＴ１ーＶ２曲線を示す説明図である。
【図７】本発明の遅延時間評価回路の第２の実施形態を示すブロック図である。
【図８】図７に示した第１および第２遅延段の詳細を示す回路図である。
【符号の説明】
【００７７】
１０  第１ＤＬＬ回路
１２  位相比較回路
１４  電圧レギュレータ
１６  第１可変遅延回路
１６ａ  第１遅延段
２０  スイッチ回路
３０  第２ＤＬＬ回路
３２  位相比較回路
３４  電圧レギュレータ
３６  第２可変遅延回路
３６ａ  第２遅延段
３８  レベルシフタ
４０  電圧較正回路
５０  被評価回路
６０  第１ＤＬＬ回路
６２  電圧レギュレータ
６４  第１可変遅延回路
６４ａ  第１遅延段
７０  第２ＤＬＬ回路
７２  電圧レギュレータ
７４  第２可変遅延回路
７４ａ  第２遅延段
１００、２００  遅延時間評価回路
ＣＨＩＰ  評価チップ
ＣＯＲ  較正電圧
ＤＣＬＫ  遅延クロック信号、遅延クロック端子
ＯＵＴ１  第１出力クロック信号、第１出力端子
ＯＵＴ２  第２出力クロック信号、第２出力端子
ＲＥＦＣＬＫ  参照クロック信号
ＳＷＳ  切替信号
Ｖ１  調整電圧
Ｖ２  調整電圧
Ｖ２ＯＵＴ  調整電圧端子
ＶＤ  外部電源電圧
ＶＮ１、ＶＮ２  調整電圧
ＶＰ１、ＶＰ２  調整電圧
【図１】
2005227129.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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