(57)【要約】【課題】  接合リークを低減してＤＲＡＭのデータ保持特性を改善するトレンチキャパシタ及びその製造方法を提供する。【解決手段】  トレンチキャパシタＤＴ１は、半導体基板１１と、前記半導体基板に設けられたトレンチ１５と、前記トレンチの下部において第１の誘電体膜１６を介して充填され、第１の導電型を有する第１の不純物でドープされた第１のドープト多結晶シリコン層１７と、前記トレンチの上部において第２の誘電体膜１８を介して充填され、前記第１のドープト多結晶シリコン１７と連続し、前記第１の不純物とは異なり前記第１の導電型を有する第２の不純物でドープされた少なくとも第２のドープト多結晶シリコン層２０と、前記第２のドープト多結晶シリコン層２０上に設けられ、前記第１のドープト多結晶シリコン層からなる埋め込みストラップ層２１とを具備している。【選択図】    図６
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に設けられたトレンチと、
前記トレンチの下部において第１の誘電体膜を介して充填され、第１の導電型を有する第１の不純物でドープされた第１のドープト多結晶シリコン層と、
前記トレンチの上部において第２の誘電体膜を介して充填され、前記第１のドープト多結晶シリコンと連続し、前記第１の不純物とは異なり前記第１の導電型を有する第２の不純物でドープされた少なくとも第２のドープト多結晶シリコン層と、
前記第２のドープト多結晶シリコン層上に設けられ、前記第１のドープト多結晶シリコン層からなる埋め込みストラップ層とを具備することを特徴とするトレンチキャパシタ。
【請求項２】
前記トレンチの上部において第２の誘電体膜を介して充填され、前記第１のドープト多結晶シリコンと前記第２のドープト多結晶シリコン層との間に前記第１の不純物でドープされた第３のドープト多結晶シリコン層を有することを特徴とする請求項１記載のトレンチキャパシタ。
【請求項３】
前記第１の不純物がヒ素であり、第２の不純物がリンであることを特徴とする請求項１又は２記載のトレンチキャパシタ。
【請求項４】
前記第２のドープト多結晶シリコン層の不純物濃度を変えることを特徴とする請求項１又は２記載のトレンチキャパシタ。
【請求項５】
前記第２のドープト多結晶シリコン層の量を変えることを特徴とする請求項１又は２記載のトレンチキャパシタ。
【請求項６】
前記第２の誘電体膜における上部の膜厚が下部の膜厚よりも小さいことを特徴とする請求項１又は２記載のトレンチキャパシタ。
【請求項７】
前記第２の誘電体膜における前記上部に前記第２のドープト多結晶シリコン層が設けられていることを特徴とする請求項６記載のトレンチキャパシタ。
【請求項８】
前記第２の誘電体膜における前記上部に前記埋め込みストラップ層の一部が位置することを特徴とする請求項６記載のトレンチキャパシタ。
【請求項９】
半導体基板中にトレンチを形成する工程と、
前記トレンチの内壁に第１の誘電体膜を形成する工程と、
前記トレンチ内に第１の不純物でドープされ、第１の導電型を有する第１のドープトアモルファスシリコン層を充填する工程と、
前記第１のドープトアモルファスシリコン層および前記第１の誘電体膜を第１の深さまで除去してトレンチ上部の内壁を露出する工程と、
露出した前記トレンチ上部の内壁に第２の誘電体膜を形成する工程と、
前記トレンチ内の底部から前記第２の誘電体膜を選択的に除去して前記第１のドープトアモルファスシリコン層の表面を露出する工程と、
前記トレンチ内に前記第１の不純物とは異なり、前記第１の導電型を有する第２の不純物でドープされた少なくとも第２のドープトアモルファスシリコン層を充填する工程と、
前記第２のドープトアモルファスシリコン層を第２の深さまでエッチバックする工程と、
露出した前記第２の誘電体膜を除去する工程と、
前記第２のドープトアモルファスシリコン層上に前記第１のドープトアモルファスシリコン層からなる埋め込みストラップ層を形成する工程と
を具備することを特徴とするトレンチキャパシタの製造方法。
【請求項１０】
前記第２のドープトアモルファスシリコン層を充填する工程の前に、前記第１の不純物でドープされた第３のドープトアモルファスシリコン層を充填することを特徴とする請求項９記載のトレンチキャパシタの製造方法。
【請求項１１】
前記第１の不純物がヒ素であり、第２の不純物がリンであることを特徴とする請求項９又は１０記載のトレンチキャパシタの製造方法。
【請求項１２】
前記第２のドープトアモルファスシリコン層の不純物濃度を変えることを特徴とする請求項９又は１０記載のトレンチキャパシタの製造方法。
【請求項１３】
前記第２のドープト多結晶シリコン層の量を変えることを特徴とする請求項９乃至１２のいずれか１記載のトレンチキャパシタの製造方法。
【請求項１４】
前記トレンチ内の底部から前記第２の誘電体膜を選択的に除去して前記第１のドープトアモルファスシリコン層の表面を露出した後、前記トレンチ上部の内壁に残存する前記第２の誘電体膜の上部を前処理して前記第２の誘電体膜を後退させることを特徴とする請求項９乃至１３のいずれか１記載のトレンチキャパシタの製造方法。
【請求項１５】
前記第２の誘電体膜を後退させた部分に前記第２のドープトアモルファスシリコン層を堆積させることを特徴とする請求項１４記載のトレンチキャパシタの製造方法。
【請求項１６】
前記第２の誘電体膜を後退させた部分に前記埋め込みストラップ層の一部が位置することを特徴とする請求項１４記載のトレンチキャパシタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特に、ＤＲＡＭのような半導体記憶装置におけるトレンチキャパシタ及びその製造方法に関するものである。
【背景技術】
【０００２】
従来技術によるトレンチキャパシタの製造プロセス及び構造において、蓄積ノード部のポリシリコンは全てＡｓ（ヒ素）ドープポリシリコンで形成されるか、或いは一部にノンドープポリシリコンを使用するものに限られている。
【０００３】
即ち、図１７に示すように、Ｐ型シリコン基板５１中にトレンチ５２が設けられ、このトレンチ５２内には絶縁膜５３およびカラー絶縁膜５４を介してＡｓドープ多結晶シリコン層５５が埋め込まれと共に、前記Ａｓドープ多結晶シリコン層５５上にはＡｓドープ埋め込みストラップ層５６が形成されている。
【０００４】
また、このようなトレンチキャパシタの表面部には、ＳＴＩ技術により素子分離領域５７が設けられている。前記トレンチキャパシタに隣接して基板表面にはゲート絶縁膜６１を介してゲート電極６２が設けられ、このゲート電極６２の側壁には側壁絶縁膜６３が形成されている。さらに、ソース・ドレイン領域６４が設けられると共に、前記Ａｓドープ埋め込みストラップ層５６からのＡｓの拡散によりストラップ領域６５が前記ソース・ドレイン領域６４と重なるように形成されている。
【０００５】
この場合、Ａｓの拡散係数が小さいため、埋め込みストラップ（ＢＳ）拡散長が短くなりセルトランジスタのショートチャネル効果を抑制するなどの利点がある。一方、ＢＳ拡散領域の接合エッジがＡｓであるため、接合リークが大きく、データ保持特性を劣化するという不都合がある。
【０００６】
このような不都合を解消するために、従来においてはカラー酸化膜のウエット処理後にシリコン側壁にリン（Ｐ）をイオン注入したり、或いはＡｓドープ多結晶シリコン層５５をエッチバックした後に垂直方向からＰをイオン注入し、ＢＳ拡散領域の下部の接合５８をＰで覆うような対策が取られている。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、前記したような方法も、デザインルールの縮小化に伴って破綻をきしつつある。また、ＢＳ側壁に直接Ｐを注入する方法においては、注入時に基板側面からある程度の深さまでＰが打ち込まれるため、後の熱工程でさらに奥までＰが拡散し、トランジスタの特性を劣化させてしまう。
【０００８】
さらに、Ａｓドープ多結晶シリコン層をエッチバックした後に垂直上部方向からＰを注入する場合は、打ち込んだ時の横方向分散で注目ビットセルのみならず隣接ビットセルにもＰ汚染の影響があり、同様に、トランジスタの特性を劣化させてしまう。
【０００９】
それ故、本発明の目的は、前記した従来の欠点を解消して、ＢＳ接合の境界がＰで覆われたようなプロファイルとなり、接合リークを低減してＤＲＡＭのデータ保持特性を改善するトレンチキャパシタ及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の第１の態様によると、トレンチキャパシタは、半導体基板と、前記半導体基板に設けられたトレンチと、前記トレンチの下部において第１の誘電体膜を介して充填され、第１の導電型を有する第１の不純物でドープされた第１のドープト多結晶シリコン層と、前記トレンチの上部において第２の誘電体膜を介して充填され、前記第１のドープト多結晶シリコンと連続し、前記第１の不純物とは異なり前記第１の導電型を有する第２の不純物でドープされた少なくとも第２のドープト多結晶シリコン層と、前記第２のドープト多結晶シリコン層上に設けられ、前記第１のドープト多結晶シリコン層からなる埋め込みストラップ層とを具備することを特徴としている。
【００１１】
本発明の第２の態様によると、トレンチキャパシタの製造方法は、半導体基板中にトレンチを形成する工程と、前記トレンチの内壁に第１の誘電体膜を形成する工程と、前記トレンチ内に第１の不純物でドープされ、第１の導電型を有する第１のドープトアモルファスシリコン層を充填する工程と、前記第１のドープトアモルファスシリコン層および前記第１の誘電体膜を第１の深さまで除去してトレンチ上部の内壁を露出する工程と、露出した前記トレンチ上部の内壁に第２の誘電体膜を形成する工程と、前記トレンチ内の底部から前記第２の誘電体膜を選択的に除去して前記第１のドープトアモルファスシリコン層の表面を露出する工程と、前記トレンチ内に前記第１の不純物とは異なり、前記第１の導電型を有する第２の不純物でドープされた少なくとも第２のドープトアモルファスシリコン層を充填する工程と、前記第２のドープトアモルファスシリコン層を第２の深さまでエッチバックする工程と、露出した前記第２の誘電体膜を除去する工程と、前記第２のドープトアモルファスシリコン層上に前記第１のドープトアモルファスシリコン層からなる埋め込みストラップ層を形成する工程とを具備することを特徴としている。
【発明の効果】
【００１２】
蓄積ノードを構成する多結晶シリコン層には、Ｐがドープされているので、各種工程における熱工程でＰとＡｓが同時に拡散する。この際、Ｐの拡散係数がＡｓより大きいため、Ｐが若干外側まで拡散する。これにより、ＢＳ接合の境界がＰで覆われるようなプロファイルとなり、接合リークを低減することができ、ＤＲＡＭのデータ保持特性（ポーズ特性）を向上することができる。
【００１３】
また、前記蓄積ノードを構成する上部においては、Ａｓドープ多結晶シリコンによりその界面濃度が高く、拡散長の短い拡散層が形成されている。それ故、セルトランジスタ特性も劣化せず、ＢＳ層を低抵抗化することもできる。
【発明を実施するための最良の形態】
【００１４】
[実施例]
以下、図１−図８を参照して、第１の実施例としてトレンチキャパシタの構造をその製造方法と共に説明する。
【００１５】
図１に示すように、例えば、Ｐ型シリコン基板１１の表面にシリコン酸化膜１２およびシリコン窒化膜１３をそれぞれ２０Ａおよび２２００Ａの厚さに順次形成した後、リソグラフィ技術およびドライエッチングを用いて前記シリコン窒化膜１３に開口部１４を形成する。
【００１６】
前記開口部１４を有する前記シリコン窒化膜１３をマスクとして、前記半導体基板１１中に、例えば、深さ１．５μｍおよび幅０．１４μｍを有するトレンチ１５を形成する。既知のように、Ｎ型不純物を拡散してトレンチ１５の周囲に埋め込みプレート（図示しない）を形成する。
【００１７】
図２に示すように、前記トレンチ１５の露出した内壁に、例えば、シリコン窒化膜１６を５０Ａ（オングストローム）の厚さに堆積した後、蓄積ノード電極となる、Ａｓ（ヒ素）ドープされたアモルファスシリコン１７を前記トレンチ１５内に埋め込む。しかる後、前記Ａｓドープアモルファスシリコン１７を所望の深さ、例えば、約１．３μｍまでエッチバックし、同時に前記シリコン窒化膜１６を除去する。
【００１８】
図３に示すように、露出したトレンチ内壁に熱酸化膜を６０Ａの厚さに形成した後、ＴＥＯＳのようなカラー（Collar)酸化膜１８を４００Ａの厚さに堆積する。しかる後、ドライエッチングにより前記トレンチ１５内の底部のカラー酸化膜１８のみを除去して埋め込まれたＡｓドープアモルファスシリコン１７の表面を露出する。
【００１９】
図４に示すように、Ａｓドープアモルファスシリコン１７上にＡｓドープされたアモルファスシリコン１９の埋め込みを行う。次いで、前記Ａｓドープアモルファスシリコン１９を所望の深さ、例えば、１２００Ａまでエッチバックする。
【００２０】
しかる後、ドライクリーニングなどの前処理を行い、Ｐ（リン）ドープされたアモルファスシリコン２０を埋め込み、所望の深さ、例えば、約９００Ａまでエッチバックする。
【００２１】
図５に示すように、弗酸などのウエットエッチングにより露出しているカラー酸化膜１８を除去する。これにより、蓄積ノードとシリコン基板１１を電気的に接続する埋め込みストラップの開口を形成することができる。
【００２２】
図６に示すように、Ａｓドープアモルファスシリコン２１を堆積し、所望の深さ、例えば、約３００Ａまでエッチバックし、埋め込みストラップコンタクトを形成する。この場合、蓄積ノードポリシリコンの９００Ａ−６００Ａの深さのところにＰドープアモルファスシリコンが埋め込まれているので、後の熱工程でＡｓと同時にＰも拡散して埋め込みストラップ接合エッジをＰで覆うことができる。その際、埋め込まれたアモルファスシリコンは多結晶シリコンとなる。このようにして、トレンチキャパシタＤＴ１が完成する。
【００２３】
さらに、Ｐドープアモルファスシリコン２０におけるエッチバックの深さを変えることにより、Ｐドープアモルファスシリコンの量および／または位置を変えることができ、デバイスの合わせこみ、即ち、デバイスの設計や最適化に対する自由度が増加する。
【００２４】
図４において、Ｐドープされたアモルファスシリコン２０を埋め込む際、ドライクリーニングなどの前処理を行っているので、カラー酸化膜１８の膜厚は変わらないが、希弗酸を用いて前処理を行うと、図７に示すように、前記カラー酸化膜１８が後退して埋め込まれたＰドープアモルファスシリコンの幅を増加させる、即ち、Ｐドープアモルファスシリコンの量を増加することができる。
【００２５】
図８に示すように、従来と同様に、このようなトレンチキャパシタＤＴ１に対して、素子分離用のＳＴＩ加工を行い、素子分離用のシリコン酸化膜２２を形成する。しかる後、前記マスクとして使用した前記シリコン窒化膜１３を剥離し、各々のセルトランジスタ領域に所望のチャネルおよびウエル用イオン注入を行う。次いで、基板表面から前記シリコン酸化膜１２を除去した後、ゲート絶縁膜２３を介してゲート電極２４を形成し、各ゲート電極に側壁絶縁膜２５を形成する。しかる後、Ｎ型不純物のＡｓを前記シリコン基板１１に導入してソース・ドレイン領域２６を形成する。
【００２６】
このような工程における熱処理を受けて、前記したように、Ａｓドープ多結晶シリコン層２１およびＰドープ多結晶シリコン層２０からＡｓと同時にＰも拡散して埋め込みストラップ接合エッジ２７が斜線で示すような領域２８でＰで覆われる。
【００２７】
次に、図９−図１６を参照して、第２の実施例としてトレンチキャパシタの構造をその製造方法と共に説明する。
【００２８】
図９に示すように、例えば、Ｐ型シリコン基板３１の表面にシリコン酸化膜３２およびシリコン窒化膜３３をそれぞれ２０Ａおよび２２００Ａの厚さに順次形成した後、リソグラフィ技術およびドライエッチングを用いて前記シリコン窒化膜３３に開口部３４を形成する。
【００２９】
前記開口部３４を有する前記シリコン窒化膜３３をマスクとして、前記半導体基板３１中に、例えば、深さ１．５μｍおよび幅０．１４μｍを有するトレンチ３５を形成する。既知のように、Ｎ型不純物を拡散してトレンチ３５の周囲に埋め込みプレート（図示しない）を形成する。
【００３０】
図１０に示すように、前記トレンチ３５の露出した内壁に、例えば、シリコン窒化膜３６を５０Ａの厚さに堆積した後、蓄積ノード電極となる、Ａｓ（ヒ素）ドープされたアモルファスシリコン３７を前記トレンチ３５内に埋め込む。しかる後、前記Ａｓドープアモルファスシリコン３７を所望の深さ、例えば、約１．３μｍまでエッチバックし、同時に前記シリコン窒化膜３６を除去する。
【００３１】
図１１に示すように、露出したトレンチ内壁に熱酸化膜を６０Ａの厚さに形成した後、ＴＥＯＳのようなカラー酸化膜３８を堆積する。しかる後、ドライエッチングにより前記トレンチ３５内の底部のカラー酸化膜３８のみを除去して埋め込まれたＡｓドープアモルファスシリコン３７の表面を露出する。ここまでのプロセスは第１の実施例における図１−３と同様である。
【００３２】
図１２に示すように、Ａｓドープアモルファスシリコン３７上にＰドープされたアモルファスシリコン３９を堆積し、所望の深さ、例えば、２０００Ａまでエッチバックする。
【００３３】
図１３に示すように、Ｐドープされたアモルファスシリコン３９上にレジスト４０を塗布し、例えば、ＣＤＥ(Chemical Dry Etching)により所望の深さ、例えば、約７００Ａまでエッチバックする。しかる後、弗酸系のウエットエッチングにより側壁に露出しているカラー酸化膜３８の一部を除去して蓄積ノードとシリコン基板３１を電気的に接続する埋め込みストラップの開口を形成する。
【００３４】
図１５に示すように、レジスト４０を剥離した後、Ａｓドープアモルファスシリコン４１を堆積し、所望の深さ、例えば、約３００Ａまでエッチバックし、埋め込みストラップコンタクトを形成する。この場合、蓄積ノードポリシリコンの０．２μｍ−１．３μｍの深さのところにＰドープアモルファスシリコンが埋め込まれているので、後の熱工程でＡｓと同時にＰも拡散して埋め込みストラップ接合エッジをＰで覆うことができる。その際、埋め込まれたアモルファスシリコンは多結晶シリコンとなる。このようにして、トレンチキャパシタＤＴ２が完成する。
【００３５】
さらに、第１の実施例と同様に、Ｐドープアモルファスシリコン３９におけるエッチバックの深さを変えることにより、Ｐドープアモルファスシリコンの量および／または位置を変えることができ、デバイスの合わせこみ、即ち、デバイスの設計や最適化に対する自由度が増加する。
【００３６】
図１５において、Ａｓドープされたアモルファスシリコン４１を埋め込む際、ドライクリーニングなどの前処理を行っているので、カラー酸化膜３８の膜厚は変わらないが、希弗酸を用いて前処理を行うと、図１６に示すように、前記カラー酸化膜１８が後退して、埋め込まれたＡｓドープアモルファスシリコンの幅を増加させる、即ち、Ａｓドープアモルファスシリコンの量を増加することができる。
【００３７】
前記した第１の実施例における図８と同様に、このようなトレンチキャパシタＤＴ２に
対して、素子分離用のＳＴＩ加工を行い、素子分離領域を形成し、各セルトランジスタを
を形成する。
【００３８】
同様に、このような工程における熱処理を受けて、前記したように、Ａｓドープ多結晶シリコン層４１およびＰドープ多結晶シリコン層３９からＡｓと同時にＰも拡散して埋め込みストラップ接合エッジがＰで覆われる。
【図面の簡単な説明】
【００３９】
【図１】本発明の第１の実施例によるトレンチキャパシタの製造工程の一部を模式的に示す断面図である。
【図２】本発明の第１の実施例によるトレンチキャパシタの製造工程の一部を模式的に示す断面図である。
【図３】本発明の第１の実施例によるトレンチキャパシタの製造工程の一部を模式的に示す断面図である。
【図４】本発明の第１の実施例によるトレンチキャパシタの製造工程の一部を模式的に示す断面図である。
【図５】本発明の第１の実施例によるトレンチキャパシタの製造工程の一部を模式的に示す断面図である。
【図６】本発明の第１の実施例によるトレンチキャパシタの製造工程の一部を模式的に示す断面図である。
【図７】本発明の第１の実施例によるトレンチキャパシタの製造工程の一部を模式的に示す断面図である。
【図８】本発明の第１の実施例によるトレンチキャパシタとセルトランジスタの一部を模式的に示す断面図である。
【図９】本発明の第２の実施例によるトレンチキャパシタの製造工程の一部を模式的に示す断面図である。
【図１０】本発明の第２の実施例によるトレンチキャパシタの製造工程の一部を模式的に示す断面図である。
【図１１】本発明の第２の実施例によるトレンチキャパシタの製造工程の一部を模式的に示す断面図である。
【図１２】本発明の第２の実施例によるトレンチキャパシタの製造工程の一部を模式的に示す断面図である。
【図１３】本発明の第２の実施例によるトレンチキャパシタの製造工程の一部を模式的に示す断面図である。
【図１４】本発明の第２の実施例によるトレンチキャパシタの製造工程の一部を模式的に示す断面図である。
【図１５】本発明の第２の実施例によるトレンチキャパシタの製造工程の一部を模式的に示す断面図である。
【図１６】本発明の第２の実施例によるトレンチキャパシタの製造工程の一部を模式的に示す断面図である。
【図１７】従来のトレンチキャパシタとセルトランジスタの一部を模式的に示す断面図である。
【符号の説明】
【００４０】
１１，３１…シリコン基板、１２，３２…シリコン酸化膜、１３，３３…シリコン窒化膜、１４，３４…開口部、１５，３５…トレンチ、１６，３６…シリコン窒化膜、１７，３７…Ａｓドープアモルファスシリコン、１８，３８…カラー酸化膜、１９…Ａｓドープアモルファスシリコン、２０…Ｐドープアモルファスシリコン、２１…Ａｓドープアモルファスシリコン、２２…ＳＴＩによるシリコン酸化膜、２３…ゲート絶縁膜、２４…ゲート電極、２５…側壁絶縁膜、２６…ソース・ドレイン領域、２７…接合エッジ、２８…Ｐで覆われた領域、ＤＴ１，ＤＴ２…トレンチキャパシタ、３９…Ｐドープアモルファスシリコン、４０…レジスト、４１…Ａｓドープアモルファスシリコン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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