(57)【要約】【課題】半導体装装置を構成する半導体素子の微細化にともない、半導体装置内部の電界が大きくなり、半導体装置の信頼性を悪化させていた。この信頼性の悪化は、半導体装置の動作環境や動作期間を制限することのなり、大きな問題であった。【解決手段】半導体基板１１に第１の素子領域２４と第２の素子領域２５と第３の素子領域２６とを設け、第１の素子領域２４に第１のゲート絶縁膜２７を備え、第２の素子領域２５に第２のゲート絶縁膜２８を備え、第３の素子領域２６にメモリ絶縁膜２９を備え、第２のゲート絶縁膜２８は、第１絶縁膜２８１と第２絶縁膜２８２とを有している。また、第２絶縁膜２８２は、第１のゲート絶縁膜２７と同一の工程で形成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板に第１のゲート絶縁膜を有する第１の半導体素子領域と第２のゲート絶縁膜を有する第２の半導体素子領域とメモリ絶縁膜を有する第３の半導体素子領域とを備え、
前記第１のゲート絶縁膜と前記第２のゲート絶縁膜との膜厚が異なる半導体装置において、
前記第２のゲート絶縁膜は、第１絶縁膜と第２絶縁膜との積層構造であり、前記第１のゲート絶縁膜の膜厚より厚いことを特徴とする半導体装置。
【請求項２】
前記第１のゲート絶縁膜は、前記第２絶縁膜であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記メモリ絶縁膜は、前記半導体基板側からボトム膜とメモリ膜とトップ膜との積層構造であることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記メモリ絶縁膜の膜厚は、前記第１のゲート絶縁膜の膜厚とほぼ等しいことを特徴とする請求項１に記載の半導体装置。
【請求項５】
半導体基板に第１の素子領域と、第２の素子領域と、第３の素子領域とを形成する素子分離工程と、
該第３の素子領域にメモリ絶縁膜を形成するメモリ絶縁膜形成工程と、
前記第１の素子領域と前記第２の素子領域の前記半導体基板の上部に第１絶縁膜を形成する第１絶縁膜形成工程と、
前記第１の素子領域の上部の第１絶縁膜を除去する第１絶縁膜除去工程と、
前記第１の素子領域と前記第２の素子領域の上部に第２絶縁膜を形成する第２絶縁膜形成工程と、
前記第１の素子領域の第２絶縁膜を第１のゲート絶縁膜とする第１のゲート絶縁膜形成工程と、
前記第２の素子領域の第１絶縁膜と第２絶縁膜とを第２のゲート絶縁膜とする第２のゲート絶縁膜形成工程と、を有することを特徴とする半導体装置の製造方法。
【請求項６】
前記メモリ絶縁膜形成工程は、前記第３の素子領域にボトム膜を形成するボトム膜形成工程とメモリ膜を形成するメモリ膜形成工程とトップ膜を形成するトップ膜形成工程とを順次行うことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記トップ膜形成工程は、前記第１絶縁膜形成工程または前記第２絶縁膜形成工程と同一の工程であることを特徴とする請求項５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ素子を有する半導体装置に関し、詳しくは、メモリ素子とメモリ素子ではない半導体素子とを混載した半導体装置の構造とその製造方法に関する。
【背景技術】
【０００２】
半導体装置は、動作機能の異なる半導体素子を同一半導体基板に混載することにより、複雑な動作が可能となり、高い付加価値を有する。例えば、メモリ素子領域と電界効果型トランジスタ（ＭＯＳＦＥＴ）領域とを同一半導体基板中に作り込む、あるいは異なるゲート絶縁膜を有するＭＯＳＦＥＴ領域を同一半導体基板上に作り込むといった混載技術により、高い付加価値の半導体装置が提供されることとなる。
【０００３】
動作機能の異なる素子を同一半導体基板に混載する上で重要な要素は、それぞれの素子の初期特性と信頼性とを確保することである。
初期特性とは、半導体素子のしきい値電圧やブレークダウン電圧などの特性の総称であり、半導体装置の歩留りを決定する要素である。
一方、信頼性とは、半導体装置の長期間の動作を保障するものであり、例えば、ホットキャリア注入による半導体装置のしきい値電圧の変化を発生させない特性が挙げられる。
【０００４】
近年、半導体装置は、搭載する半導体素子の微細化に伴う回路規模の増大によって、高集積化する傾向にある。半導体素子の微細化によって、ゲート酸化膜の膜厚は薄くなる一方である。ゲート酸化膜の膜厚が薄くなると、半導体装置の初期特性のうち、ゲート絶縁膜のブレークダウン電圧が減少するといった悪影響が生ずる。また、一般的に使用される５Ｖの電源電圧で半導体装置を動作することが困難となる。
これは、電源電圧を一定のままでゲート絶縁膜の膜厚を薄くすると、半導体基板とゲート絶縁膜との間の電界が大きくなり、ホットキャリア効果や、ゲート絶縁耐圧の減少という素子特性の劣化により、半導体装置の信頼性を確保することが非常に困難となるからである。
したがって、５Ｖで動作する素子領域はゲート絶縁膜を厚く形成し、５Ｖの動作電圧で素子特性が劣化する素子領域は、その電源電圧を降下させ、例えば、３．３Ｖでの信頼性が保障される程度にゲート酸化膜を薄く形成し、半導体装置を微細化することが重要である。
【０００５】
素子の微細化と信頼性の確保との関係を説明する。半導体装置を微細化するには、ゲート電極を微細化する必要がある。通常は、３．３Ｖで動作する素子領域のゲート電極のみを微細化し、５Ｖで動作する素子領域のゲート電極は、３．３Ｖで動作する素子領域のゲート電極よりも大きくする必要がある。これはゲート絶縁膜の膜厚を変えずに、ゲート電極を微細化すると、ショートチャネル効果により、しきい値電圧が低下するという現象が生ずるためである。そこで、ショートチャネル効果が発生しない程度にゲート絶縁膜を薄くする必要があるが、逆にホットキャリア効果に対する信頼性を損なってしまう。よって、厚いゲート絶縁膜を用いて３．３Ｖで動作する素子領域を微細化することは、不可能となるのである。
【０００６】
さらにメモリ素子を電気的にプログラムする場合には、素子特性の劣化はさらに顕著となる。なぜなら、このようなメモリ素子のプログラムには、通常１０Ｖ以上の電圧を必要とするため、メモリ素子をプログラムするための電界は、５Ｖで動作する時の２倍以上となるからである。
したがって、メモリ素子をプログラムするための素子領域の信頼性を確保することは、
半導体装置とメモリ素子をＭＯＳＦＥＴと混在する場合においても、非常に重要となる。
【０００７】
上記の半導体装置の信頼性を改善する方法としては多くの提案を見るところである（例えば、特許文献１参照）。
【０００８】
［従来例の説明］
特許文献１に示した従来技術を図を用いて説明する。図１１は、特許文献１に示した従来技術の半導体装置の断面図である。１１は半導体基板、１２はフィールド酸化膜、１３はゲート絶縁膜、１４はゲート電極、１５はサイドウォール絶縁膜、１６は低濃度拡散領域、１７は高濃度拡散領域である。低濃度拡散領域１６の拡散深さは、高濃度拡散領域１７の拡散深さと同じ、あるいは深くする構造である。
特許文献１に示した従来技術は、半導体装置の信頼性を高める技術であるが、その主たる効果は、拡散深さの深い低濃度拡散領域１６を設けることにより、高濃度拡散領域１７と半導体基板１１との間の電界を緩和し、その間のブレークダウン電圧を高めることができるというものである。
【０００９】
詳しく説明する。低濃度拡散領域１６の拡散深さを高濃度拡散領域１７の拡散深さよりも深くすることにより、低濃度拡散領域１６は、高濃度拡散領域１７を包み込む構造となる。したがって、低濃度拡散領域１６を設けない、あるいは低濃度拡散領域１６の拡散深さが高濃度拡散領域１７の拡散深さより浅くした構造と比較し、低濃度拡散領域１６と半導体基板１１との間の空乏層が伸び易くなる。一般的に、空乏層は不純物濃度が低いほど広がり易いため、半導体基板１１と高濃度拡散領域１７との間のブレークダウン電圧が高くなるのである。
【００１０】
【特許文献１】特開昭５９−第２１１２７７号公報（第３項、第４（ｄ）図）
【発明の開示】
【発明が解決しようとする課題】
【００１１】
特許文献１に示した従来技術は、半導体装置の初期特性のうち、半導体基板１１と高濃度拡散領域１７との間のブレークダウン電圧を高くすることはできるが、低濃度拡散層１６の拡散深さが深いため、微細化された半導体装置の構造には適さない。
【００１２】
つまり、低濃度拡散領域１６を深く形成した場合は、ゲート電極１４の端部と低濃度拡散領域１６の端部との距離が短くなってしまう。つまり、低濃度拡散領域１６がゲート電極１４の下部に入り込むため、低濃度拡散層１６同士のパンチスルーにより、ブレークダウン電圧は減少してしまうという問題がある。
さらに、微細化したゲート電極１４に対応するため、ゲート絶縁膜１３の膜厚を薄くする構造も考えられるが、この構造では、ゲート絶縁膜１３の膜厚が薄いため、ホットキャリア効果を抑制できず、半導体装置の信頼性は悪化してしまう。
【００１３】
また、低濃度拡散領域１６の拡散深さを高濃度拡散領域１７の拡散深さよりも浅くした構造は、ＬＤＤ構造とよばれ、特許文献１に示した従来技術と同様の効果を有する。しかし、ＬＤＤ構造においても、微細なゲート電極１４を有する半導体装置を構成するためには、ゲート絶縁膜１３の膜厚を薄くしなければならず、ホットキャリア注入などによる半導体装置の信頼性を確保することが困難となることが知られている。
以上のような理由により、特許文献１に示した従来技術は、微細化した半導体素子を用いる半導体装置には適用できないという課題があった。
【００１４】
本発明が解決しようとする課題は、微細化した半導体素子を用いる半導体装置において、異なる機能を有する半導体装置の信頼性を改善し、同一半導体基板上に混載する点であ
る。
【課題を解決するための手段】
【００１５】
上記課題を解決するために本発明の半導体装置は次のような構成を採用する。
【００１６】
本発明の半導体装置の構造は、半導体基板に第１のゲート絶縁膜を有する第１の半導体素子領域と第２のゲート絶縁膜を有する第２の半導体素子領域とメモリ絶縁膜を有する第３の半導体素子領域とを備え、第１のゲート絶縁膜と第２のゲート絶縁膜との膜厚が異なる半導体装置において、
第２のゲート絶縁膜は、第１絶縁膜と第２絶縁膜との積層構造であり、第１のゲート絶縁膜の膜厚より厚いことを特徴とする。
【００１７】
第１のゲート絶縁膜は、前記第２絶縁膜であることを特徴とする。
【００１８】
メモリ絶縁膜は、半導体基板側からボトム膜とメモリ膜とトップ膜との積層構造であることを特徴とする。
【００１９】
メモリ絶縁膜の膜厚は、第１のゲート絶縁膜の膜厚とほぼ等しいことを特徴とする。
【００２０】
本発明の半導体装置の製造方法は、半導体基板に第１の素子領域と、第２の素子領域と、第３の素子領域とを形成する素子分離工程と、第３の素子領域にメモリ絶縁膜を形成するメモリ絶縁膜形成工程と、
第１の素子領域と第２の素子領域の半導体基板の上部に第１絶縁膜を形成する第１絶縁膜形成工程と、
第１の素子領域の上部の第１絶縁膜を除去する第１絶縁膜除去工程と、
第１の素子領域と第２の素子領域の上部に第２絶縁膜を形成する第２絶縁膜形成工程と、
第１の素子領域の第２絶縁膜を第１のゲート絶縁膜とする第１のゲート絶縁膜形成工程と、
第２の素子領域の第１絶縁膜と第２絶縁膜とを第２のゲート絶縁膜とする第２のゲート絶縁膜形成工程とを有することを特徴とする。
【００２１】
メモリ絶縁膜形成工程は、第３の素子領域にボトム膜を形成するボトム膜形成工程とメモリ膜を形成するメモリ膜形成工程とトップ膜を形成するトップ膜形成工程とを順次行うことを特徴とする。
【００２２】
トップ膜形成工程は、第１絶縁膜形成工程または前記第２絶縁膜形成工程と同一の工程であることを特徴とする。
【発明の効果】
【００２３】
本発明の半導体装置は、比較的低い電圧（例えば、３．３Ｖ）の動作電圧で常時動作する第１の素子領域と、それよりも高い電圧（例えば、５Ｖ）の動作電圧で常時動作する第２の素子領域と、メモリ素子領域である第３の素子領域と、を有しており、第２の素子領域の半導体素子のゲート絶縁膜は、第１絶縁膜と第２絶縁膜とを積層した構造である。このような構成とすることにより、半導体装置の信頼性を低下せずに半導体素子の微細化を行うことができる。
さらに、メモリ絶縁膜の膜厚と、３．３Ｖの動作電圧で常時動作する半導体素子のゲート絶縁膜の膜厚とをほぼ等しく形成することにより、メモリ絶縁膜の膜厚とゲート絶縁膜の膜厚の違いにより生ずる複雑なゲート電極形成工程を必要としない。つまりゲート電極形成の工程コストを削減できる効果もある。
【００２４】
したがって、本発明の半導体装置は、微細化した半導体素子を用いて異なる機能を有する半導体素子を混載することが可能であり、かつ製造コストをも削減できるという従来にはない効果を有するのである。
【発明を実施するための最良の形態】
【００２５】
以下、図面を用いて本発明を実施するための最適な形態の半導体装置の構造とその製造方法とを説明する。なお、以下に示す本発明の実施形態については、Ｎ型半導体基板の中にＰ型の半導体層を設ける場合を例に説明する。また、特許文献１に示した従来技術と同一の構成には同一の番号を付与しており、その詳細な説明は省略する。
【００２６】
［本発明の構造の説明］
まず、図１を用いて本発明の半導体装置の構造を説明する。図１は、本発明の半導体装置の断面図である。１１は半導体基板、１２はフィールド酸化膜、１４はゲート電極、１５はサイドウォール絶縁膜、１６は低濃度拡散領域、１７は高濃度拡散領域、２４は第１の素子領域、２５は第２の素子領域、２６は第３の素子領域、２７は第１のゲート絶縁膜、２８は第２のゲート絶縁膜、２９はメモリ絶縁膜である。
【００２７】
本発明の実施の形態では、第２のゲート絶縁膜２８を第１絶縁膜２８１と第２絶縁膜２８２とで構成する。第１のゲート絶縁膜２７は、第２絶縁膜２８２の形成時に同時に形成することができるから、第２絶縁膜２８２を第１のゲート絶縁膜２７と呼ぶこともできる。この製造方法については後述する。
【００２８】
本発明の半導体装置は、図１に示すように、Ｐ型の半導体基板１１の中にフィールド酸化膜１２によりそれぞれ電気的に絶縁された第１の素子領域２４と第２の素子領域２５と第３の素子領域２６とを設けている。
さらに、図１に示す本発明の半導体装置は、第１の素子領域２４には第１のゲート絶縁膜２７を、第２の素子領域２５には第２のゲート絶縁膜２８を、第３の素子領域２６にはメモリ絶縁膜２９を設け、第１のゲート絶縁膜２７と第２のゲート絶縁膜２８とメモリ絶縁膜２９の上部にゲート電極１４を設ける構造となっている。
ゲート電極１４の両端に設けるサイドウォール絶縁膜１５により低濃度拡散領域１６と高濃度拡散領域１７とを分離することによりＬＤＤ構造を形成している。
図１に示す例では、各素子領域にＭＯＳＦＥＴを１つ示しているが、実際の半導体装置では、それぞれの素子領域に複数のＭＯＳＦＥＴやその他の半導体素子を構成している。
【００２９】
第２のゲート絶縁膜２８は、第１絶縁膜２８１と第２絶縁膜２８２とを積層した構造であるから、第１のゲート絶縁膜２７の膜厚よりも膜厚が厚い構造が特徴となっている。
この構造を用いることにより、高い電源電圧、例えば、５Ｖで動作する領域には第２の素子領域２５のＭＯＳＦＥＴを適用することでホットキャリア効果を抑制し、ホットキャリア効果の発生しない低い電源電圧、例えば、３．３Ｖで動作する領域には第１の素子領域２４のＭＯＳＦＥＴを適用することができる。また、第１の素子領域２４のゲート電極１４は、第２の素子領域２５のゲート電極１４よりも小さいゲート電極を使用することで、半導体装置の集積度を向上させることが可能となる。
【００３０】
また、メモリ絶縁膜２９を備える第３の素子領域２６は、電気的なプログラム機能が必要となるメモリ素子の素子領域を想定している。そのプログラム時には高い電圧、例えば、１０Ｖ程度のプログラム電圧を必要とする。よって、プログラムを行なうための回路は、このプログラム電圧に耐える特性が必要となる。したがって、プログラムを行なうための回路は高い動作電圧で動作する第２の素子領域２５に形成するＭＯＳＦＥＴで構成し、電気的なプログラムが可能となる。
さらに、プログラムされたメモリ素子を読み出す場合は、その読み出す電圧に応じて、第１の素子領域２４、あるいは第２の素子領域２５のＭＯＳＦＥＴを選択できるため、半導体集積回路の設計の自由度が増すこととなる。
【００３１】
図１に示す本発明の半導体装置は、第１のゲート絶縁膜２７の膜厚とメモリ絶縁膜２９の膜厚とは、ほぼ等しいことを特徴としている。
ゲート電極１４をドライエッチング法にて加工する場合、ゲート電極１４の下部以外の第１のゲート絶縁膜２７、およびメモリ絶縁膜２９もドライエッチングされることになる。これらのゲート電極１４の下部以外のゲート絶縁膜がドライエッチングされると、その下部の素子領域が現れることになる。ゲート電極１４と素子領域とは、シリコンを主材料とするから、表面に現れた素子領域はエッチングされてしまう。この現象は接合リーク電流などの増大をもたらし、半導体装置の不良の原因となる。
この不良の発生を防止するには、表面に現れた素子領域がエッチングされないようにすればよい。したがって、第１のゲート絶縁膜２７の膜厚とメモリ絶縁膜２９の膜厚とが等しければ、ゲート電極１４を加工するドライエッチング法において、そのエッチング終点を簡単に制御することができ、製造工程やエッチング条件などを単純化することができる。また、製造工程も複雑にならないため、製造コストを低くすることができる。
【００３２】
以上、説明した本発明の半導体装置の特徴は、この微細な半導体素子を集積しつつ半導体装置の信頼性を確保でき、かつ製造コストを低減できる点である。第２のゲート絶縁膜を２つの絶縁膜で構成し、その膜厚を第１のゲート絶縁膜の膜厚より厚くすることで、高い動作電圧に適用できるため半導体装置の信頼性を改善できる。また、低い動作電圧で動作する回路には、第１のゲート絶縁膜を有する半導体素子を適用することで、半導体装置の集積度を増加することができる。さらに、第１のゲート絶縁膜の膜厚とメモリ絶縁膜の膜厚をほぼ等しくすることのより、ゲート電極の加工を容易にし、製造コストを低減できるのである。
【００３３】
［本発明の製造方法：図３から図１０］
図１に示した本発明の半導体装置の製造方法を図２と図３から図１０の断面図とを用いて説明する。なお、本発明の半導体装置は、シリコン半導体を例にして説明する。したがって、半導体基板１１はシリコンである。
本発明の半導体装置の製造方法は、第３の素子領域２６に形成するメモリ素子を図２に示すようなメモリ絶縁膜２９を多層とした素子を用いる場合を例にして説明する。
【００３４】
図２に示すメモリ素子のメモリ絶縁膜は、ボトム膜２９１とメモリ膜２９２とトップ膜２９３との多層メモリ絶縁膜構造である。ボトム膜２９１はシリコン酸化膜、メモリ膜２９２はシリコン窒化膜、トップ膜２９３はシリコン酸化膜とすると、例えば、知られているＭＯＮＯＳ型メモリ素子構造となる。
【００３５】
本発明の半導体装置の製造方法の特徴は、このメモリ膜２９２が酸化しにくいという特性を利用することで、通常の半導体装置の製造方法からさほど製造工程を追加することなく所望の構造を実現することができる。
【００３６】
図３から図１０は、本発明の半導体装置の製造方法を具体的に示す断面図である。本発明の第２のゲート絶縁膜２８は、第１絶縁膜形成工程と第２絶縁膜形成工程とにより形成される。第１絶縁膜形成工程では第１絶縁膜２８１を形成し、第２絶縁膜形成工程では第２絶縁膜２８２を形成する。第１のゲート絶縁膜２７は、第２絶縁膜形成工程により形成され、第１のゲート絶縁膜２７は第２絶縁膜２８２と同一である。
【００３７】
まず、素子分離工程を説明する。図３に示すように、半導体基板１１中に周知の選択酸
化法により、フィールド酸化膜１２を形成する。フィールド酸化膜１２によりそれぞれ絶縁分離された領域が、第１の素子領域２４、第２の素子領域２５、第３の素子領域２６となる。
【００３８】
選択酸化法とは、素子領域に酸化されにくいシリコン窒化膜を選択的に形成し、その後、例えば、１０００℃の水蒸気雰囲気中で酸化することにより厚いフィールド酸化膜を素子領域以外に形成する方法である。
【００３９】
次に、メモリ絶縁膜形成工程を説明する。図２と図４とを参照する。この工程は、メモリ絶縁膜２９として、酸化膜であるボトム膜２９１と窒化膜であるメモリ膜２９２と酸化膜であるトップ膜２９３とを形成する工程である。
順次説明する。温度が約９００℃の酸素（Ｏ２）と窒素（Ｎ２）の分圧雰囲気において、膜厚が約２ｎｍの酸化膜を半導体基板１１全面に形成する。これがボトム膜２９１になる。続いて温度が約７００℃の反応ガスにジクロルシラン（ＳｉＨ２Ｃｌ２）とアンモニア（ＮＨ３）を用いた減圧ＣＶＤ法により、膜厚が約１２ｎｍシリコン窒化膜を形成する。これがメモリ膜２９２となる。引き続き、温度が約９５０℃の水蒸気雰囲気において、膜厚が約４ｎｍの酸化膜を形成する。これがトップ膜２９３となる。
【００４０】
ボトム膜２９１は半導体基板１１中のキャリアをトンネリングさせ、メモリ膜２９２にキャリアを注入する機能を有し、メモリ膜２９２はトンネリングしたキャリアをトラップする機能を有する。トップ膜２９３は、ゲート電極１４からのキャリアの注入を防ぐ機能を有する。
この３つ工程で形成したボトム膜２９１とメモリ膜２９２とトップ膜２９３とからなる積層構造のメモリ絶縁膜２９の実効的な絶縁膜厚は約８ｎｍである。
【００４１】
次に、メモリ絶縁膜２９を第３の素子領域に残すようなエッチングを行なうため、レジストパターン３２を形成する。その後、このレジストパターン３２を用いて、エッチングガスに主として四フッ化炭素（ＣＦ４）を用いたドライエッチング法により、レジストパターン３２の下部のみにメモリ絶縁膜２９を残す。その後、アッシングによりレジストパターン３２を除去する。
【００４２】
第１絶縁膜形成工程を説明する。図５に示すように、塩酸（ＨＣＬ）と過酸化水素（Ｈ２Ｏ２）と純水（Ｈ２Ｏ）の混合液により表面を洗浄した後、温度が約９００℃のＯ２とＮ２の分圧雰囲気で酸化を行い、膜厚が約１５ｎｍの絶縁膜を全面に形成する。この絶縁膜が後に第１絶縁膜２８１となる。この第１絶縁膜２８１を再度酸化することで第２絶縁膜２８２を形成するのであるが、その製造工程は後述する。
【００４３】
図５以降では説明しやすいように、成膜した膜もエッチングなどを行って加工した後の膜と同じ番号である２８１を付けることにする。したがって、図５に示す上記の条件で成膜したこの絶縁膜は、第１絶縁膜２８１と記載することにする。
【００４４】
第１のゲート絶縁膜形成工程の前に行なう洗浄について説明する。メモリ絶縁膜２９は、その上層にシリコン酸化膜であるトップ膜２９３が形成しているため、洗浄工程はトップ膜２９３をエッチングしないことが要求される。
酸化工程前の洗浄は、アンモニア過水（ＮＨ４ＯＨ）とＨ２Ｏ２とＨ２Ｏを用いることが一般的であるが、この方法では、トップ膜２９３をエッチングしてしまい、メモリ絶縁膜２９がそのメモリ特性を維持できなくなってしまう。よって、ＨＣＬとＨ２Ｏ２とＨ２Ｏのみを用いた洗浄方法を行う。この方法は、本発明の半導体装置を形成する上で非常に重要である。
【００４５】
第１絶縁膜除去工程を説明する。図６に示すように、第１の素子領域２４を露出するように第２の素子領域２５と第３の素子領域２６とをレジストパターン３２で覆う。次に、フッ酸（ＨＦ）を主成分とするウェットエッチング法にて第１の素子領域２４の第１絶縁膜２８１を除去する。その後、アッシングによりレジストパターン３２を除去する。この工程によれば、第１の素子領域２４の上には第１絶縁膜２８１が存在しないこととなる。
【００４６】
第２絶縁膜形成工程を説明する。図７に示すように、ＨＣＬとＨ２Ｏ２とＨ２Ｏの混合液により表面を洗浄した後、温度が約９００℃のＯ２とＮ２の分圧雰囲気で酸化を行い、膜厚が約８ｎｍの第２絶縁膜２８２を形成する。
第２絶縁膜２８２は、第１の素子領域２４の半導体基板１１の表面にも形成される。この第１の素子領域２４における第２絶縁膜２８２が、後の工程により第１のゲート絶縁膜２７となるのである。
第２の素子領域２５における第１絶縁膜２８１と第２絶縁膜２８２とにより積層される膜の膜厚は、約１８ｎｍである。この膜が後の工程により第２のゲート絶縁膜２８となる。
図７に示すように、第１絶縁膜２８１の上部に第２絶縁膜２８２を成膜してもメモリ絶縁膜２９の上部には第２絶縁膜２８２は形成されない。これは先に説明したとおり、メモリ膜２９２が酸化しにくいという特性を利用しているためである。
【００４７】
第１絶縁膜形成工程と第２絶縁膜形成工程とにより、メモリ絶縁膜２９の最上部のトップ膜２９３が影響を受けないことを説明する。
トップ膜２９３はシリコン窒化膜であるメモリ膜２９２を酸化することにより形成するが、本来、シリコン窒化膜は酸化防止膜として使用されるように、酸化されにくい特徴がある。
トップ膜２９３を形成する工程は、水蒸気雰囲気による非常に酸化性の強い方法であるため、シリコン窒化膜であるとはいえメモリ膜２９２は少しだけ酸化され、トップ膜２９３が形成できる。しかし、第１絶縁膜形成工程と第２絶縁膜形成工程とは、酸化性の弱い分圧酸化であるため、トップ膜２９３の膜厚には影響を与えない。
ところで、第１絶縁膜形成工程、あるいは第２絶縁膜形成工程が、メモリ絶縁膜２９に影響を与えるような酸化膜形成のための工程を用いた場合には、トップ膜２９３を何らかの酸化防止膜で保護すればよい。もちろん、その場合には、若干の製造工程が増えることになる。
【００４８】
第１のゲート絶縁膜形成工程と第２のゲート絶縁膜形成工程とを説明する。図８に示すように、反応ガスにモノシラン（ＳｉＨ４）を用いた温度が約６５０℃の減圧ＣＶＤ法により、ゲート電極１４の構成材料である多結晶シリコン（図８では１４と表記する）を３５０ｎｍの膜厚で堆積する。つぎに、レジストパターン３２をゲート電極を形成する領域のみにパターニングする。
【００４９】
つぎに、図９に示すように、エッチングガスに主として塩素（Ｃｌ２）を用いたドライエッチングによりゲート電極１４を形成し、アッシングによりレジストパターン３２を除去する。本工程により、第１のゲート絶縁膜２７と第２のゲート絶縁膜２８とメモリ絶縁膜２９の上にゲート電極１４が形成され、いわゆるＭＯＳ構造が完成することとなる。
このゲート電極１４の下部が第１のゲート絶縁膜２７と第２のゲート絶縁膜２８とメモリ絶縁膜２９となる。
【００５０】
ここで、図８と図９とを用いて説明したレジストパターン３２とドライエッチングについて説明する。一般にドライエッチングには、レジストパターンとゲート電極との間に寸法の差がないことが要求される。一方、ゲート電極１４の構成材料の多結晶シリコンの下はシリコン酸化膜であり、多結晶シリコンをドライエッチングし、シリコン酸化膜が露出
した場合に、シリコン酸化膜をエッチングしないことも要求される。なぜなら、シリコン酸化膜がエッチングされると。シリコン酸化膜の下のシリコンからなる素子領域が露出し、多結晶シリコンと素子領域のシリコンは同様の組成であるから、素子領域の表面がエッチングされてしまうからである。素子領域がエッチングされると、フィールド酸化膜１２の素子領域との電気的絶縁が破壊させ、接合リーク電流が発生し、半導体装置の誤動作の原因となる。
【００５１】
図８によれば、レジストパターン３２は、メモリ絶縁膜２９の両端部よりもわずかに内側に形成している。レジストパターン３２をメモリ絶縁膜２９の両端部より外側に形成すれば、メモリ絶縁膜２９の外側は第２絶縁膜２８２に覆われているため、上記のドライエッチングにより、第３の素子領域２６のシリコン面が露出することはない。しかし、このような構成では、ゲート電極１４の寸法が大きくなることから微細化された半導体素子は形成できない。
本発明の半導体装置のメモリ絶縁膜２９の上部のレジストパターン３２は、メモリ絶縁膜２９よりも内側に形成している。ゲート電極１４をドライエッチングにより加工する際に、メモリ絶縁膜２９がエッチングされないことが要求される。よってゲート電極１４がエッチングされ、メモリ絶縁膜２９が露出した時に注意を要するが、メモリ絶縁膜２９をエッチングしない条件を選択することにより回避でき、微細なゲート電極１４を形成できる。
同様に、第１のゲート絶縁膜２７の上のゲート電極１４を同時に形成する場合も第１のゲート絶縁膜２７がエッチングされないようにしなければならないが、第１のゲート電極２７とメモリ絶縁膜２９の実効的な絶縁膜厚が等しいため、同一の工程で形成できるという利点がある。
さらに、第２のゲート絶縁膜２８の場合は、その膜厚が厚いことから、第２のゲート酸化膜２８がエッチングされ、素子領域がエッチング雰囲気に曝されることはないのである。
【００５２】
つぎに、図１０に示すように、ＭＯＳＦＥＴにおけるソースとドレインとを形成する工程を説明する。リン（Ｐ）をイオン注入エネルギー３０ＫｅＶ、ドーズ量２×１０１３ａｔｏｍｓ／ｃｍ２の条件でイオン注入を行ない、Ｎ型の低濃度拡散領域１６を形成する。その後、反応ガスにＳｉＨ４とホスフィン（ＰＨ３）を用いた温度が約４３０℃の常圧ＣＶＤ法により、サイドウォール絶縁膜１５となる絶縁膜を５５０ｎｍの膜厚で堆積する。さらに、エッチングガスに主としてＣＦ４を用いたドライエッチング法により、全面をエッチバックすることにより、ゲート電極１４の両側にのみサイドウォール絶縁膜１５が残存することとなる。
【００５３】
砒素（Ａｓ）をイオン注入エネルギー７０ＫｅＶ、ドーズ量３×１０１５ａｔｏｍｓ／ｃｍ２の条件でイオン注入を行ない、Ｎ型の高濃度拡散領域形成１７を形成する。その後、温度が約９００℃のＮ２雰囲気でアニールし、低濃度拡散領域１６と高濃度拡散領域１７とを電気的に活性化することにより半導体装置が完成する。
【００５４】
本発明の半導体装置は、一般的に使用される５Ｖの動作電圧で動作する領域、あるいはメモリ素子をプログラムするための高いプログラム電圧で動作する領域を、ゲート絶縁膜の膜厚が厚い第２のゲート絶縁膜２８を有する第２の素子領域２５とすることにより、半導体装置の動作電圧に対する信頼性を向上している。さらに、低い動作電圧で動作する領域には、ゲート絶縁膜の膜厚の薄い第１のゲート絶縁膜２７を有する第１の素子領域２４を用いることにより、高集積化が達成できる。
また、第１のゲート絶縁膜２７と第２のゲート絶縁膜２８とを形成する工程は、メモリ絶縁膜２９、特にトップ膜２９３の膜厚に影響を与えないので、メモリ素子のメモリ特性を損なうことはない。
【００５５】
さらに、第１のゲート絶縁膜２７の膜厚とメモリ絶縁膜２９の膜厚とを等しくすることにより、ゲート電極１４を形成するのドライエッチングを容易な製造工程とすることができる。
【００５６】
本発明の半導体装置の特徴的な部分は、第２の素子領域に形成する半導体素子のゲート絶縁膜が第１絶縁膜と第２絶縁膜とを積層した構造となっており、この第２絶縁膜が第１の素子領域に形成する半導体素子のゲート絶縁膜と共通化できるという点である。したがって、この主旨を逸脱しない範囲において変更が可能である。
例えば、本発明の半導体装置の製造方法は、トップ膜２９３を形成する工程と第１絶縁膜形成工程や第２絶縁膜形成工程とを別工程の場合で説明したが、それに限定されるものではない。メモリ絶縁膜２９を形成する際にトップ膜２９３を形成せず、第１絶縁膜形成工程もしくは第２絶縁膜形成工程でトップ膜２９３を同時に形成するような製造方法でも構わない。このような製造方法の場合は、さらに製造工程が短縮できるという効果がある。
第１のゲート絶縁膜２７（つまり、第２絶縁膜２８２）の膜厚を薄膜化することによって半導体素子を微細化する場合は、トップ膜２９３を第１絶縁膜２８１と共通にすればよい。その理由は、メモリ膜２９２の上は非常に酸化されにくいから、トップ膜２９３の形成と薄膜化が必要な第１のゲート絶縁膜２７の形成とを同時に行うことは難しいためである。
【００５７】
以上の説明で明らかなように、本発明の半導体装置は、第１のゲート絶縁膜２７の膜厚と積層構造の第２のゲート絶縁膜２８との膜厚とを変えることにより、微細化と信頼性とを両立した半導体装置を構成することができる。
さらに、第１絶縁膜形成工程と第２絶縁膜形成工程とは、メモリ絶縁膜２９に影響を与えないため、メモリ特性を損なうことはない。よって、簡易な製造工程を構築できるため、製造コストを低減できるという効果もある。
【産業上の利用可能性】
【００５８】
本発明の半導体装置は、高い動作電圧と低い動作電圧、あるいはより高いメモリ素子のプログラム電圧などに、ゲート絶縁膜の膜厚を様々に変化させ形成することにより、様々動作電圧に適応することができる。このため、メモリ素子を搭載した電子機器用の半導体装置として好適であり、また、電源電圧が変化しやすい微細化用途の半導体装置としても用いることができる。例えば、光による発電機構を搭載した小型情報端末、特には時計用の半導体装置に適用することができる。
【図面の簡単な説明】
【００５９】
【図１】本発明の半導体装置を示す断面図である。
【図２】本発明の半導体装置のメモリ素子を示す断面図である。
【図３】本発明の半導体装置の製造方法における素子分離の工程を説明する断面図である。
【図４】本発明の半導体装置の製造方法におけるメモリ絶縁膜の形成を説明する断面図である。
【図５】本発明の半導体装置の製造方法における第１絶縁膜形成工程を説明する断面図である。
【図６】本発明の半導体装置の製造方法における第１絶縁膜除去工程を説明する断面図である。
【図７】本発明の半導体装置の製造方法における第２絶縁膜形成工程を説明する断面図である。
【図８】本発明の半導体装置の製造方法におけるゲート絶縁膜形成工程を説明する断面図である。
【図９】本発明の半導体装置の製造方法におけるゲート電極の形成を説明する断面図である。
【図１０】本発明の半導体装置の製造方法における拡散領域の形成を説明する断面図である。
【図１１】従来技術の半導体装置を示す断面図である。
【符号の説明】
【００６０】
１１  半導体基板
１２  フィールド酸化膜
１４  ゲート電極
１５  サイドウォール絶縁膜
１６  低濃度拡散領域
１７  高濃度拡散領域
２４  第１の素子領域
２５  第２の素子領域
２６  第３の素子領域
２７  第１のゲート絶縁膜
２８  第２のゲート絶縁膜
２９  メモリ絶縁膜
３２  レジストパターン
２８１  第１絶縁膜
２８２  第２絶縁膜
２９１  ボトム膜
２９２  メモリ膜
２９３  トップ膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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