(57)【要約】【課題】不要なスタブによる波形の歪みが防止され、動作周波数の高周波化に対して動作の安定性向上を図ることができる配線基板を提供すること。【解決手段】表面実装部品を搭載する配線基板において、表面実装部品の任意のピン１つに接するランドが２つ以上の組で構成されるようにする。前記表面実装部品が前記配線基板上に搭載される構成においては、前記表面実装部品の前記ランド組に対応するピンにより前記ランド組の相互が電気的に導通し、前記表面実装部品が搭載されない構成においては、前記ランド組の相互は導通しないよう構成する。前記ランド組に対応する前記表面実装部品のピンは、前記実装部品自体においては信号の出入がないピンであるように構成する。【選択図】図１
2005116960.tif 000002
【特許請求の範囲】
【請求項１】
表面実装部品を搭載する配線基板において、
表面実装部品の任意のピン１つに接するランドが２つ以上の組で構成されることを特徴とする配線基板。
【請求項２】
前記表面実装部品が前記配線基板上に搭載される構成においては、前記表面実装部品の前記ランド組に対応するピンにより前記ランド組の相互が電気的に導通し、前記表面実装部品が搭載されない構成においては、前記ランド組の相互は導通しないことを特徴とする請求項１記載の配線基板。
【請求項３】
前記ランド組に対応する前記表面実装部品のピンは、前記実装部品自体においては信号の出入がないピンであることを特徴とする請求項１又は２記載の配線基板。
【請求項４】
前記ランド組の一方のランドは、前記表面実装部品のうちの他のピンのランドへ接続され信号の出入が行われることを特徴とする請求項１〜３の何れかに記載の配線基板。
【請求項５】
前記ランド組の他方のランドは、前記表面実装部品以外の少なくとも２つ以上の部品と信号の出入が行われることを特徴とする請求項１〜４の何れかに記載の配線基板。
【請求項６】
前記表面実装部品は、メモリであることを特徴とする請求項１〜５の何れかに記載の配線基板。
【請求項７】
前記ランド組を経る信号は、前記メモリのクロック信号であることを特徴とする請求項１〜６の何れかに記載の配線基板。
【請求項８】
前記ランド組を経て前記複数のメモリの対応するピンへ入力される際に、前記ランド組から前記複数のメモリの対応するピンまでの配線長或は伝播遅延時間が概略等しいことを特徴とする請求項１〜７の何れかに記載の配線基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表面実装部品を搭載する配線基板に関する。
【背景技術】
【０００２】
配線基板において、高速な信号を複数の部品に入力する場合、信号を受ける複数の部品までの配線の経路は、その長さ或は伝播遅延時間がほぼ等しくなるように構成することが必要となることが多い。
【０００３】
一例として、複数のメモリと、それらを制御するＣＰＵやＡＳＩＣとの構成におけるクロック信号を例に説明する。
【０００４】
安定動作を確保するには、ＣＬＫ信号は、各メモリのＣＬＫ入力ピンにほぼ同時に届くこと、即ち、遅延時間ほぼ等しいことが望ましい。又、その波形は、振幅が充分あり、波形エッジに著しい割れや振動が生じていないことが必要である。これらの理由から、一般的には分岐のある配線パターン、より詳しくは「等長分岐配線」が用いられることが多い。
【０００５】
等長分岐と、そうでない場合の波形の違いは非特許文献１等に記載されている。この非特許文献１より、等長分岐とそれ以外の一筆書き等の場合での波形の違いが記載された部分（６４〜６５ページ）を見ると、等長分岐のみが、４つのメモリ全てに関して振幅、遅延時間共に揃っており、等長分岐の優位性が確認できる。
【０００６】
製品基板では、仕様に応じてメモリ搭載数を増減することも多い。最もメモリを多く搭載する形態で基板パターンを設計し、仕様に応じて搭載メモリを減らす形で対応することがコストや開発設計上現実的である。
【０００７】
ここで、基板パターンはそのままで、単純に搭載メモリを減らすと、前記の分岐パターンのうちメモリが搭載されないパターンの先端が無負荷開放端となり、信号を全反射して他への信号波形に割れや振動等の影響を与えてしまう。そこで、何らかの形で開放端パターン（スタブと称することが多い）の発生を防ぐ必要がある。
【０００８】
図４に良く用いられる分岐直近にジャンパー部分を設け方法を示す。
【０００９】
本例でもクロック信号の場合で説明する。図４下方の、図示しないＣＰＵ等のＣＬＫ信号出力部品からのＣＬＫ信号がパターン１０を経て２個のメモリ１０１と１０２に配分される場合の、分岐点付近から各メモリまでの部分の基板パターンを示したものである。尚、図４ではＣＬＫ以外の信号に関しては図示を省いている。
【００１０】
ここで、２つの製品仕様があり、メモリ１０２は必ず搭載されるが、メモリ１０１は製品仕様に応じて、搭載されない場合があるメモリであるとする。
【００１１】
尚、以下で「搭載する」場合は、ランドと、対応するピンとは、フロー半田付やリフロー半田付、或は手作業による半田付け等によって固着され、電気的導通状態が安定して確保されることの意味で用いる。
【００１２】
ＣＬＫ信号がパターン１０を経てランド７１に接続されている。ランド７１からパターン２２を経てランド２３に接続され、メモリ１０２のＣＬＫピンに入力される。
【００１３】
前記ランド７１の隣には、表面実装型ジャンパー部品７３の大きさに応じた位置に、対向するランド７２が設けてあり、ランド７２からパターン１２を経てランド１３に接続され、メモリ１０１のＣＬＫピンに入力される。
【００１４】
本例では、ランド７１がＣＬＫ信号の分岐点であり、ここからランド２３までの経路長（或は遅延時間）と、ランド７１からジャンパー部品７３を経て導通されるランド７２を経ランド１３までの経路長（或は遅延時間）は概略等しく形成されることにより「等長分岐」形態を成している。
【００１５】
メモリ１０１を搭載する製品仕様では、メモリ１０１の搭載と共にジャンパー部品７３も搭載することによりランド７１とランド７２を電気的に導通させ、パターン１０のＣＬＫ信号はメモリ１０１のＣＬＫ入力ピンのランド１３まで到達する。
【００１６】
メモリ１０１を搭載しない製品仕様では、ジャンパー部品７３も搭載しないことによりランド７２とランド７１を導通させない。よって、ランド７２からランド１３までの経路はＣＬＫ信号経路から切り離され、スタブパターンの形成を避けた形態に変更される。
【００１７】
【非特許文献１】「シグナル・インティグリティ入門」（池田三喜夫、ＣＱ出版社、２００２年刊）
【発明の開示】
【発明が解決しようとする課題】
【００１８】
しかしながら、図４に示す方法では、ジャンパー部品７３という余計な部品が必要であり、且つ、メモリ１０１の搭載の有無とジャンパー部品７３の搭載の有無を連動させる必要があるため、製造に際して、この条件に対応した部品実装データや部品の用意等の管理が必要となる。
【００１９】
近年、ＣＬＫ信号は急激に高周波化しており、ＣＬＫ信号を問題なく配信するために、パターンの特性インピーダンスを経路全体に亘って設計仕様等に応じた一定の値に保つことが重要になってきている。この状況に鑑みると、図４のジャンパー部品近傍ではジャンパー部品内を信号が経由するため、信号経路の特性インピーダンスの不連続が生じ、伝送されるＣＬＫ波形に割れや振動等の影響が生じることが懸念される。
【００２０】
図４以外に、一部のメモリを搭載しない場合にスタブとなってしまうパターン部分を削除した形の基板を最初から改めて設計製造する方法も考えられる。しかしながら、僅かな違いのために設計や製造を最初からやり直すことは、多くの費用と時間等が必要となり、現実的ではない。
【００２１】
又、後の仕様変更等で再度メモリを増やす必要が生じた場合に、対応不可能となってしまう。
【００２２】
本発明は上記問題に鑑みてなされたもので、その目的とする処は、不要なスタブによる波形の歪みが防止され、動作周波数の高周波化に対して動作の安定性向上を図ることができる配線基板を提供することにある。
【課題を解決するための手段】
【００２３】
上記目的を達成するため、本発明は、表面実装部品を搭載する配線基板において、表面実装部品の任意のピン１つに接するランドが２つ以上の組で構成されるようにする。
【００２４】
前記表面実装部品が前記配線基板上に搭載される構成においては、前記表面実装部品の前記ランド組に対応するピンにより前記ランド組の相互が電気的に導通し、前記表面実装部品が搭載されない構成においては、前記ランド組の相互は導通しないよう構成する。
【００２５】
前記ランド組に対応する前記表面実装部品のピンは、前記実装部品自体においては信号の出入がないピンであるように構成する。
【００２６】
前記ランド組の一方のランドは、前記表面実装部品のうちの他のピンのランドへ接続され信号の出入が行われるように構成する。
【００２７】
前記ランド組の他方のランドは、前記表面実装部品以外の少なくとも２つ以上の部品と信号の出入が行われるように構成する。
【００２８】
前記ランド組を経る信号は、前記メモリのクロック信号であるように構成する。
【００２９】
前記ランド組を経て前記複数のメモリの対応するピンへ入力される際に、前記ランド組から前記複数のメモリの対応するピンまでの配線長或は伝播遅延時間が概略等しいように構成する。
【発明の効果】
【００３０】
本発明によれば、ＣＬＫ信号の伝播経路は基板上のパターンと基板上に密接するピンだけであり、余計な部品を介さないため、特性インピーダンスの不連続性を最小限に抑えることが可能となり、近年の、動作速度を規定するＣＬＫ信号の急激に高周波化にも充分対応が可能となる。
【００３１】
又、製品仕様等に応じて一部搭載しない部品がある場合に、その部品搭載有無に応じて信号接続が必要なパターンだけに接続され、不要なスタブによる波形の歪みが防止され、動作周波数の高周波化に対して動作の安定性向上が期待できる。
【００３２】
更に、動作周波数の一層の高周波化により、その波長も短縮されるため、従来は問題にならなかったような短いスタブでも不要輻射の放射源（アンテナ）となる可能性が増すことになる。そして、本発明の適用により、スタブがアンテナとなって生じる不要輻射の防止効果も期待できる。
【発明を実施するための最良の形態】
【００３３】
以下に本発明の実施の形態を添付図面に基づいて説明する。
【００３４】
＜実施の形態１＞
クロック信号の場合で説明する。図１は図示しないＣＰＵ等のＣＬＫ信号出力部品からのＣＬＫ信号がパターン１０を経て２個のメモリ１０１と１０２に配分される場合の分岐点付近から各メモリまでの部分の基板パターンを示したものである。
【００３５】
ここで、２つの製品仕様があり、メモリ１０２は必ず搭載されるが、メモリ１０１は製品仕様に応じて、搭載されない場合があるメモリであるとする。
【００３６】
ＣＬＫ信号がパターン１０を経てメモリ１０１のピン１５が載るランド２１に接続されている。ピン１５はメモリ１０１では信号の出入がないピンであり、任意の信号に接続して差し支えないピンである。
【００３７】
ランド２１からパターン２２を経てメモリ１０２のＣＬＫ入力ピンのランド２３に接続されている。前記ランド２１の隣には、ピン１５が届く範囲にランド１１が隣接して設けてあり、ランド１１からパターン１２を経てメモリ１０１のＣＬＫ入力ピンのランド１３に接続されている。
【００３８】
図２に図１のランド１１及び２１、ピン１５付近の斜視図を併せて示す。
【００３９】
図１及び図２において、ランド２１がＣＬＫ信号の分岐点であり、ここからメモリ１０２のランド２３までの経路長（或は遅延時間）と、ランド２１からランド１１を経てメモリ１０１のランド１３までの経路長（或は遅延時間）は概略等しく形成されることにより「等長分岐」形態を成している。
【００４０】
メモリ１０１を搭載する製品仕様では、メモリ１０１が搭載される際にピン１５によりランド２１とランド１１が電気的に導通し、パターン１０のＣＬＫ信号はメモリ１０１のＣＬＫ入力ピンのランド１３まで到達する。
【００４１】
メモリ１０１を搭載しない製品仕様では、ランド２１とランド１１は導通しない。よって、ランド１１以降ランド１３までの経路はＣＬＫ信号から切り離される。よって、メモリ１０１を搭載しないことにより、自動的にスタブパターンの形成を避けた形態となる。
【００４２】
＜実施の形態２＞
実施の形態１はメモリ個数２個或は１個の２形態に対応する構成であるが、本実施の経緯はメモリ個数４個、２個或は１個の３形態に対応する構成である。
【００４３】
図３は図示しないＣＰＵ等のＣＬＫ信号出力部品からのＣＬＫ信号がパターン１０ａを経て最大で４個のメモリ１０１〜１０４に配分される場合の分岐点付近から各メモリまでの部分の基板パターンを示したものである。
【００４４】
メモリ１０２は必ず搭載されるが、メモリ１０１，１０３，１０４は製品仕様に応じて搭載されない場合があるメモリである。
【００４５】
ＣＬＫ信号がパターン１０ａを経てメモリ１０３のピン６５が載るランド５１に接続されている。ランド５１からパターン１０ｂを経てメモリ１０１のピン１５が載るランド２１に接続されている。
【００４６】
ピン６５はメモリ１０３では信号の出入がないピンであり、任意の信号に接続して差し支えないピンである。
【００４７】
前記ランド５１の隣には、ピン６５が届く範囲にランド６１が隣接して設けてあり、パターン１０ｃを経てランド３１に接続されている。
【００４８】
ここで、ランド５１がＣＬＫ信号の第１分岐点であり、ここからランド２１までの経路長（或は遅延時間）と、ランド５１からランド６１を経てランド３１までの経路長（或は遅延時間）は概略等しく形成されることにより第１の「等長分岐」形態を成している。
【００４９】
前記ランド２１からパターン２２を経てメモリ１０２のランド２３に接続されている。前記ランド２１の隣には、ピン１５が届く範囲にランド１１が隣接して設けてあり、パターン１２を経てメモリ１０１のランド１３に接続されている。
【００５０】
ピン１５はメモリ１０３では信号の出入がないピンであり、任意の信号に接続して差し支えないピンである。
【００５１】
ここで、ランド２１がＣＬＫ信号の第２分岐点であり、ここからランド２３までの経路長（或は遅延時間）と、ランド２１からランド１１を経てランド１３までの経路長（或は遅延時間）は概略等しく形成されることにより第２の「等長分岐」形態を成している。
【００５２】
前記ランド３１からパターン３２を経てメモリ１０３のランド３３に接続されている。前記ランド３１の隣には、ピン４５が届く範囲にランド４１が隣接して設けてあり、パターン４２を経てメモリ１０４のランド４３に接続されている。
【００５３】
ピン４５はメモリ１０４では信号の出入がないピンであり、任意の信号に接続して差し支えないピンである。
【００５４】
ここで、ランド３１がＣＬＫ信号の第３分岐点であり、ここからランド３３までの経路長（或は遅延時間）と、ランド３１からランド４１を経てランド４３までの経路長（或は遅延時間）は概略等しく形成されることにより第３の「等長分岐」形態を成している。尚且つ、第３の等長分岐の分岐長を第２の等長分岐の分岐長と概略等しく形成することにより、２分岐の「等長分岐」を２段重ねた形態となって全体では「４分岐の等長分岐」を構成する。
（１）メモリ４個を搭載する場合：
メモリ１０１〜１０４共に搭載する。メモリ１０３の搭載によりピン６５によってランド５１とランド６１が電気的に導通する。これによりパターン１０ａのＣＬＫ信号はランド２１及びランド３１へほぼ等しい遅延時間で到達する。
【００５５】
メモリ１０１の搭載によりピン１５によってランド２１とランド１１が電気的に導通する。これによりパターン１０ａのＣＬＫ信号はランド２３及びランド１３へほぼ等しい遅延時間で到達する。
【００５６】
メモリ１０４の搭載によりピン４５によってランド３１とランド４１が電気的に導通する。これによりパターン１０ａのＣＬＫ信号はランド３３及びランド４３へほぼ等しい遅延時間で到達する。
【００５７】
前述のように「４分岐の等長分岐」であるので、４つのメモリ１０１〜１０４まで概略同時にＣＬＫ信号が到達し、その波形もほぼ同じ形を成す。
（２）メモリ２個を搭載：
メモリ１０２と１０３のみを搭載し、メモリ１０１とメモリ１０４は搭載しない。メモリ１０２とメモリ１０３の形態は（１）と同であるので説明を省く。
【００５８】
メモリ１０１は搭載しないため、ランド２１とランド１１は導通しない。よって、ＣＬＫ信号はパターン２２を経てランド２３へだけ到達する。
【００５９】
ランド１１以降ランド１３までの経路はＣＬＫ信号から切り離され、メモリ１０１を搭載しないことにより、自動的にスタブパターンの形成を避けた形態となる。
【００６０】
メモリ１０４も搭載しないため、ランド３１とランド４１は導通しない。よって、ＣＬＫ信号はパターン３２を経てランド３３へだけ到達する。
【００６１】
ランド４１以降ランド４３までの経路はＣＬＫ信号から切り離され、メモリ１０４を搭載しないことにより、自動的にスタブパターンの形成を避けた形態となる。
【００６２】
全体では第２の分岐と第３の分岐がなくなることにより、スタブパターンのない形態となる。
【００６３】
前述の「４分岐の等長分岐」のうちの第１等長分岐だけが形成されるので、ＣＬＫ波形には乱れは生じず、２つのメモリ１０２と１０３へだけ概略同時にＣＬＫ信号が到達し、その波形もほぼ同じ形を成す。
（３）メモリ１個を搭載：
メモリ１０２のみを搭載し、メモリ１０１とメモリ１０３とメモリ１０４は搭載しない。メモリ１０３は搭載しないため、ランド５１とランド６１は導通しない。よって、ＣＬＫ信号はパターン１０ｂを経てランド２１へだけ到達する。
【００６４】
ランド６１以降の全てのパターンとランドはＣＬＫ信号から切り離され、メモリ１０３を搭載しないことにより、自動的にスタブパターン３２と４２の形成を避けた形態となる。
【００６５】
メモリ１０１は搭載しないため、ランド２１とランド１１は導通しない。よって、ＣＬＫ信号はパターン２２を経てランド２３へだけ到達する。
【００６６】
ランド１１以降ランド１３までの経路はＣＬＫ信号から切り離され、メモリ１０１を搭載しないことにより、自動的にスタブパターン１２の形成を避けた形態となる。
【００６７】
以上のようにして、パターン１０ａのＣＬＫ信号はメモリ１０２のみへ到達する構成となり、全体では全ての分岐がＣＬＫ信号からなくなることにより、スタブパターンのない形態となる。
【００６８】
以上の説明では、ＳＯＰ形状の部品（本例ではメモリ）を用いてきたが、ＳＯＰ以外にも、ＱＦＰなど他の表面実装型部品のランドに対しても同様に実施可能である。
【００６９】
部品内と信号の出入が無いピンが複数あれば、１つのピンに対して複数のランドが対応するピンを、最大では、信号の出入が無いピンの数だけ設けることも可能であり、実施例でいう、ＣＬＫとともにそれ以外の信号にも同時に適用する構成としてもよい。
【産業上の利用可能性】
【００７０】
以上の説明では、ＳＯＰ形状の部品（メモリ）を用いてきたが、ＳＯＰ以外にも、ＱＦＰ等、他の表面実装型部品のランドに対しても同様に実施可能である。部品内と信号の出入が無いピンが複数あれば、１つのピンに対して複数のランドが対応するピンを、最大では、信号の出入がないピンの数だけ設けることも可能であり、ＣＬＫと共にそれ以外の信号にも同時に適用する構成としても良い。
【図面の簡単な説明】
【００７１】
【図１】本発明の実施の形態１に係る配線基板の構成図である。
【図２】本発明の実施の形態１に係る配線基板の部分斜視図である。
【図３】本発明の実施の形態２に係る配線基板の構成図である。
【図４】従来の配線基板の構成図である。
【符号の説明】
【００７２】
１１，１３，２１，２３，３１，４１，５１，６１，７１，７２  ランド
１０，１２，２２，３２，４２  パターン
１５        メモリ１０１のピン
６５        メモリ１０３のピン
４５        メモリ１０４のピン
７３        ジャンパー部品
１０１〜１０４  メモリ
【図１】
2005116960.tif 000003
【図２】
2005116960.tif 000004
【図３】
2005116960.tif 000005
【図４】
2005116960.tif 000006