(57)【要約】【課題】  半導体装置の小型化や高性能化を図る。【解決手段】  基板１上に基板１よりも高抵抗のエピタキシャル層２を形成し、エピタキシャル層２に素子分離領域、ｐ型ウエル１２、ゲート絶縁膜１３およびゲート電極２１形成用のｎ型多結晶シリコン膜を形成してから、エピタキシャル層２を貫通して基板１に到達する溝１６を形成し、溝１６を埋めるｐ型多結晶シリコン膜からなるｐ型打抜き層２２を形成する。ｐ型打抜き層２２の上部はエピタキシャル層２の主面から突出している。ゲート電極２１とｐ型打抜き層２２の上部の上部との側壁にはサイドウォールスペーサ２６，２６ｂが形成される。ｎ+型ソース領域２９とｐ型打抜き層２２とは、コンタクトホール３３ｂに埋め込まれたプラグ３４ｂによって電気的に接続される。【選択図】  図２１
2005327827.tif 000002
【特許請求の範囲】
【請求項１】
ＭＩＳＦＥＴを含む半導体装置であって、
第１導電型の半導体基板と、
前記半導体基板上に形成され、前記半導体基板よりも抵抗率が高い第１導電型の半導体層と、
前記半導体層を貫通して前記半導体基板に到達するように形成された溝と、
前記溝を埋めるように形成された第１導電体部と、
前記半導体層に形成され、前記ＭＩＳＦＥＴのソースとして機能する前記第１導電型とは反対の第２導電型の第１半導体領域と、
前記半導体層上に形成された絶縁膜と、
前記絶縁膜に形成され、その底部で前記第１半導体領域および前記第１導電体部を露出する第１開口部と、
前記第１開口部を埋めるように形成され、前記第１導電体部および前記第１半導体領域に電気的に接続された第２導電体部と、
を有することを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１開口部は、前記第１半導体領域上から前記溝内の前記第１導電体部上を横切るように延在していることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記半導体層上にゲート絶縁膜を介して形成されたゲート電極を更に有し、
前記第１半導体領域は、前記ゲート電極の下のチャネル領域と前記溝との間に形成され、
前記第１開口部は、前記第１半導体領域上から、前記ゲート電極から遠ざかる方向に、前記溝内の前記第１導電体部上を横切るように延在していることを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記第１導電体部の上部が前記半導体層の主面から突出し、
前記第１導電体部の前記半導体層の主面から突出している部分の側壁上に側壁絶縁膜が形成され、
前記第１導電体部と前記第２導電体部との接続部と、前記第１半導体領域と前記第２導電体部との接続部とが、前記側壁絶縁膜により分離されていることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記第１導電体部の上部に第１金属シリサイド膜が形成され、
前記第１半導体領域の上部に前記第１金属シリサイド膜と同種の金属シリサイドからなる第２金属シリサイド膜が形成され、
前記第１金属シリサイド膜と前記第２金属シリサイド膜とは前記側壁絶縁膜により分離され、
前記第１開口部の底部では、前記第１導電体部上の前記第１金属シリサイド膜および前記第１半導体領域上の前記第２金属シリサイド膜が露出され、
前記第２導電体部は前記第１導電体部上の前記第１金属シリサイド膜および前記第１半導体領域上の前記第２金属シリサイド膜に接続されていることを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記半導体層上に前記ＭＩＳＦＥＴのゲート絶縁膜を介して形成された前記ＭＩＳＦＥＴのゲート電極を更に有し、
前記第１導電体部の上部に第１金属シリサイド膜が形成され、前記第２導電体部は前記第１導電体部上の前記第１金属シリサイド膜に接続しており、
前記ゲート電極は、前記第１金属シリサイドと同種の金属シリサイドからなる第３金属シリサイド膜を上部に有することを特徴とする半導体装置。
【請求項７】
請求項１記載の半導体装置において、
前記半導体基板の前記半導体層を形成した側とは逆側の主面には、前記第１導電体部および前記第２導電体部を通じて前記第１半導体領域に電気的に接続される裏面電極が形成されていることを特徴とする半導体装置。
【請求項８】
半導体基板主面に形成されたソース領域、ドレイン領域、ゲート電極からなるＬＤＭＯＳＦＥＴを含む半導体装置であって、
前記半導体基板主面から形成され、前記ソース領域と隣り合うように形成された溝と、
前記溝内に形成された打ち抜き層と、
前記半導体基板の裏面に形成され、前記打ち抜き層と電気的に接続された裏面ソース電極とを有し、
前記ＬＤＭＯＳＦＥＴ上に層間絶縁膜が形成され、
前記層間絶縁膜内に、前記打ち抜き層と前記ソース領域の表面を露出する第１開口部が形成され、
前記第１開口部内に、前記ソース領域と前記打ち抜き層を電気的に接続するように第１導電体が形成されていることを特徴とする半導体装置。
【請求項９】
請求項８記載の半導体装置において、
さらに、
前記層間絶縁膜内に形成された、前記ドレイン領域に到達する第２開口部と、
前記第２開口部内に形成された第２導電体とを有し、
前記第１開口部と第２開口部は同一工程で形成され、
前記第１導電体と第２導電体は同一工程で形成されていることを特徴とする半導体装置。
【請求項１０】
請求項９記載の半導体装置において、
さらに、前記層間絶縁膜上に形成された第１および第２配線を有し、
前記第１および第２導電体は、それぞれ前記第１および第２配線と電気的に接続されていることを特徴とする半導体装置。
【請求項１１】
請求項８記載の半導体装置において、
前記半導体基板はp型の導電型を有し
前記打ち抜き層はp型の不純物を含む多結晶シリコンからなり、
前記第１導電体は金属からなることを特徴とする半導体装置。
【請求項１２】
請求項１１記載の半導体装置において、
前記打ち抜き層上、ソース領域上、ゲート電極上に金属シリサイド膜が形成されていることを特徴とする半導体装置。
【請求項１３】
ＭＩＳＦＥＴを含む半導体装置の製造方法であって、
（ａ）第１導電型の半導体基板を準備する工程、
（ｂ）前記半導体基板上に、前記半導体基板よりも抵抗率が高い第１導電型の半導体層を形成する工程、
（ｃ）前記半導体層上に前記ＭＩＳＦＥＴのゲート絶縁膜を形成する工程、
（ｄ）前記ゲート絶縁膜上に、前記ＭＩＳＦＥＴのゲート電極形成用の第１導電体膜を形成する工程、
（ｅ）前記（ｄ）工程の後で、前記第１導電体膜および前記半導体層を貫通して前記半導体基板に到達する溝を形成する工程、
（ｆ）前記溝を埋めるように、前記第１導電体膜上に第２導電体膜を形成する工程、
（ｇ）前記溝内の前記第２導電体膜を残すように、前記第１導電体膜上の前記第２導電体膜を除去する工程、
を有することを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法において、
前記（ｂ）工程後で前記（ｃ）工程前に、
前記半導体層に絶縁体からなる素子分離領域を形成する工程、
を更に有することを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１３記載の半導体装置の製造方法において、
前記（ｄ）工程後で前記（ｅ）工程前に、前記第１導電体膜上に第１絶縁膜を形成する工程を更に有し、
前記（ｅ）工程では、前記第１絶縁膜、前記第１導電体膜および前記半導体層を貫通して前記半導体基板に到達する前記溝を形成し、
前記（ｆ）工程では、前記溝を埋めるように、前記第１絶縁膜上に前記第２導電体膜を形成し、
前記（ｇ）工程後に、前記第１絶縁膜を除去する工程を更に有することを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１３記載の半導体装置の製造方法において、
前記（ｇ）工程で前記溝内に残された前記第２導電体膜の上部が前記半導体層の主面から突出していることを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１３記載の半導体装置の製造方法において、
前記（ｇ）工程後に、
（ｈ）前記第１導電体膜のゲート電極形成予定領域上および前記溝内の前記第２導電体膜上にエッチングマスク層を形成する工程、
（ｉ）前記第１導電体膜をエッチングによりパターニングしてゲート電極を形成し、前記溝内の前記第２導電体膜を残す工程、
を更に有することを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１７記載の半導体装置の製造方法において、
前記（ｇ）工程後で前記（ｈ）工程前に、前記第１導電体膜および前記第２導電体膜上に金属シリサイド膜を形成する工程を更に有し、
前記（ｈ）工程では、前記エッチングマスク層は前記金属シリサイド膜上に形成され、
前記（ｉ）工程では、前記金属シリサイド膜および前記第１導電体膜をエッチングによりパターニングしてゲート電極を形成し、前記溝内の前記第２導電体膜とその上部の前記金属シリサイド膜とを残すことを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１７記載の半導体装置の製造方法において、
前記（ｉ）工程後に、
（ｊ）前記半導体層に不純物を導入し、ＭＩＳＦＥＴのソースとして機能する前記第１導電型とは反対の第２導電型の第１半導体領域を形成する工程、
（ｋ）前記半導体層上に第３絶縁膜を形成する工程、
（ｌ）前記第３絶縁膜に、前記第１半導体領域および前記溝内の前記第２導電体膜をその底部で露出する第１開口部を形成する工程、
（ｍ）前記第１開口部を埋め、前記第１半導体領域と前記溝内の前記第２導電体膜とに電気的に接続する導電体部を形成する工程、
を更に有することを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１９記載の半導体装置の製造方法において、
前記（ｇ）工程で前記溝内に残された前記第２導電体膜の上部が前記半導体層の上面から突出し、
前記（ｉ）工程後で前記（ｋ）工程前に、前記溝内に残された前記第２導電体膜の前記半導体層の主面から突出している部分の側壁上に側壁絶縁膜を形成する工程を更に有し、
前記（ｍ）工程で形成される前記導電体部と前記第１半導体領域との接続部と、前記導電体部と前記第２導電体膜との接続部とが、前記側壁絶縁膜により分離されることを特徴とする半導体装置の製造方法。
【請求項２１】
請求項１９記載の半導体装置の製造方法において、
前記（ｌ）工程では、前記第１開口部は、前記第１半導体領域上から前記溝内の前記第１導電体部を横切って延在するように形成されることを特徴とする半導体装置の製造方法。
【請求項２２】
請求項１７記載の半導体装置の製造方法において、
前記（ｇ）工程で前記溝内に残された前記第２導電体膜の上部が前記半導体層の上面から突出し、
前記（ｉ）工程後に、
（ｎ）前記半導体層に不純物を導入し、ＭＩＳＦＥＴのソースとして機能する前記第１導電型とは反対の第２導電型の第１半導体領域を形成する工程、
（ｏ）前記（ｎ）工程の前または後に、前記溝内に残された前記第２導電体膜の前記半導体層の主面から突出している部分の側壁上に側壁絶縁膜を形成する工程、
（ｐ）前記（ｎ）および（ｏ）工程後に、前記第１半導体領域上および前記溝内の前記第２導電体膜上に金属シリサイド膜を形成する工程、
を更に有し、前記（ｐ）工程で形成される前記第１半導体領域上の前記金属シリサイド膜と前記溝内の前記第２導電体膜上に形成される前記金属シリサイド膜とは、前記側壁絶縁膜により分離されることを特徴とする半導体装置の製造方法。
【請求項２３】
半導体基板主面に形成されたソース領域、ドレイン領域、ゲート電極からなるＬＤＭＯＳＦＥＴを含み、前記半導体基板の裏面に裏面ソース電極を有する半導体装置の製造方法であって、
（ａ）第１導電型の前記半導体基板を準備する工程と、
（ｂ）前記半導体基板に、素子分離領域を形成する工程と、
（ｃ）前記ＬＤＭＯＳＦＥＴのゲート絶縁膜となる絶縁膜を形成する工程と、
（ｄ）前記絶縁膜上に、前記ＬＤＭＯＳＦＥＴの前記ゲート電極形成用の第１導電体膜を形成する工程と、
（ｅ）前記ソース領域に隣り合うように前記半導体基板主面から溝を形成する工程と、
（ｆ）前記溝内に前記第１導電型の不純物を含む多結晶シリコン膜からなる打ち抜き層を形成する工程とを有し、
前記溝内に形成された前記打ち抜き層は前記ソース領域および前記裏面ソース電極と電気的に接続され、
前記（ｅ）工程は前記（ｂ）工程および（ｄ）工程より後に行われることを特徴とする半導体装置の製造方法。
【請求項２４】
請求項２３記載の半導体装置の製造方法において、
前記（ｂ）工程においては８００℃以上の熱処理が行われ、
前記（ｃ）工程においては７００℃以上の熱処理が行われることを特徴とする半導体装置の製造方法。
【請求項２５】
請求項２３記載の半導体装置の製造方法において、
前記（ｆ）工程の後、さらに、
（ｇ）前記絶縁膜および前記第１導電体膜の一部を除去し、前記ＬＤＭＯＳＦＥＴの前記ゲート絶縁膜および前記ゲート電極を形成する工程、
を含むことを特徴とする半導体装置の製造方法。
【請求項２６】
請求項２５記載の半導体装置の製造方法において、
前記（ｇ）工程の後、さらに、
（ｈ）前記打ち抜き層上に金属シリサイド膜を形成する工程、
を含むことを特徴とする半導体装置の製造方法。
【請求項２７】
請求項２３記載の半導体装置の製造方法において、
前記(ｆ)工程の後、さらに、
（ｉ）前記ＬＤＭＯＳＦＥＴ上に層間絶縁膜を形成する工程と、
（ｊ）前記層間絶縁膜に、前記打ち抜き層および前記ソース領域を露出するように第１開口部を形成する工程と、
（ｋ）前記第１開口部内に、前記打ち抜き層と前記ソース領域を電気的に接続するように第１導電体を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２８】
請求項２７記載の半導体装置の製造方法において、
前記（ｊ）工程は、さらに、前記層間絶縁膜に、前記ドレイン領域を露出するように第２開口部を形成する工程を含み、
前記（ｋ）工程は、さらに、前記第２開口部内に、前記ドレイン領域と電気的に接続するように第２導電体を形成する工程を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、ＲＦ（Radio Frequency）パワーモジュールに搭載される半導体装置およびその製造技術に適用して有効な技術に関する。
【背景技術】
【０００２】
近年、ＧＳＭ（Global System for Mobile Communications）方式、ＰＣＳ（Personal Communication Systems）方式、ＰＤＣ（Personal Digital Cellular）方式、ＣＤＭＡ（Code Division Multiple Access）方式といった通信方式に代表される移動体通信装置（いわゆる携帯電話）が世界的に普及している。
【０００３】
一般に、この種の移動体通信装置は、電波の放射と受信をするアンテナ、電力変調された高周波信号を増幅してアンテナへ供給する高周波電力増幅器、アンテナで受信した高周波信号を信号処理する受信部、これらの制御を行う制御部、そしてこれらに電源電圧を供給する電池（バッテリー）で構成される。
【０００４】
特開２００１−２４４４７６号公報には、ＭＯＳＦＥＴを、酸化物の中間層及び基板の層上に重なる比較的薄い活性層を有するＳＯＩ素子として製造し、ＭＯＳＦＥＴは横型デバイスであり、活性層の表面から層を貫通して基板中に延在している導電性プラグによって、素子の裏側からソースに対して電気的接触を確率する技術が記載されている（特許文献１参照）。
【特許文献１】特開２００１−２４４４７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
移動体通信装置の電力増幅回路に用いられる増幅素子として、ＨＢＴ、ＨＥＭＴなどの化合物半導体デバイス、シリコンバイポーラトランジスタ、ＬＤＭＯＳＦＥＴ(Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor、横方向拡散ＭＯＳＦＥＴ)などが、目的や状況に応じて使用されている。
【０００６】
これらの増幅素子のうち、ＬＤＭＯＳＦＥＴは、ドレイン側に低不純物濃度のオフセットドレイン領域を介して高不純物濃度のドレイン領域を設けることによって、高いドレイン耐圧を確保する構造を採用したものであるが、化合物半導体デバイスに比較して電力付加効率は低いものの、バイアス制御が容易で、かつ量産性も高いという利点がある。
【０００７】
しかしながら、最近の移動体通信装置などは、装置全体の小型化や部品点数の増加に伴って、各部品の一層の小型化が要求されてきている。特に、電力増幅回路用の半導体チップは、各部品の中でも多くの電力を消費する部品であることから、更なる小型化や高性能化が要求されている。
【０００８】
また、不純物をドープした多結晶シリコン膜を溝に埋め込んだ埋込み層により、基板の裏面（裏面電極）とＬＤＭＯＳＦＥＴのソースとの間を電気的に接続する場合、種々の高温工程（基板温度が高温となる工程）で埋込み層中の不純物が拡散してしまい、ＬＤＭＯＳＦＥＴの特性に悪影響を与える可能性がある。これを防ぐには、埋込み層中の不純物の拡散を考慮して、ＭＯＳＦＥＴから離れた位置に埋込み層用の溝を形成しなければならず、その分、半導体装置が大型化（大面積化）してしまう。
【０００９】
本発明の目的は、半導体装置を小型化できる技術を提供することにある。
【００１０】
また、本発明の他の目的は、半導体装置の性能を向上できる技術を提供することにある。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
本発明は、ＭＩＳＦＥＴのソースとして機能する半導体領域と、半導体基板上に形成された半導体層を貫通しその下層の半導体基板に到達する溝に埋め込んだ導電体部とを、同一のコンタクト層（プラグ）で接続したものである。
【００１４】
また、本発明は、半導体基板上に形成された半導体層を貫通しその下層の半導体基板に到達する溝に埋め込んだ導電体部の上部を半導体層の主面から突出させ、この導電体部とＭＩＳＦＥＴのソースとして機能する半導体領域を、同一のコンタクト層（プラグ）で接続したものである。
【００１５】
また、本発明は、半導体基板主面にソース領域、ドレイン領域およびゲート電極からなるＬＤＭＯＳＦＥＴが形成され、ソース領域と隣り合うように形成された溝内に打ち抜き層が形成され、打抜き層に電気的に接続された裏面ソース電極が半導体基板の裏面に形成され、ＬＤＭＯＳＦＥＴ上の層間絶縁膜に打ち抜き層とソース領域の表面を露出する開口部が形成され、この開口部内に、ソース領域と打ち抜き層を電気的に接続するように導電体（プラグ）が形成されたものである。
【００１６】
また、本発明は、半導体基板上に半導体層を形成し、素子分離領域、ゲート絶縁膜およびゲート電極形成用の導電体膜を形成した後に、半導体層を貫通して半導体基板に到達する溝に埋め込んだ導電体部を形成するための導電体層を形成するものである。
【００１７】
また、本発明は、半導体基板に素子分離領域、ＬＤＭＯＳＦＥＴのゲート絶縁膜となる絶縁膜、およびＬＤＭＯＳＦＥＴのゲート電極形成用の導電体膜を形成した後に、半導体基板主面から溝を形成し、この溝内に半導体基板と同じ導電型の不純物を含む多結晶シリコン膜からなる打ち抜き層を形成するものである。
【発明の効果】
【００１８】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１９】
半導体装置を小型化することができる。また、半導体装置の性能を向上させることができる。
【発明を実施するための最良の形態】
【００２０】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションに分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２１】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２２】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００２３】
（実施の形態１）
本実施の形態１は、例えばＧＳＭ方式のネットワークを利用して情報を伝送するデジタル携帯電話に使用されるＲＦ（Radio Frequency）パワーモジュールなどに搭載される半導体装置である。
【００２４】
図１は、本実施の形態１のＲＦパワーモジュールを構成する増幅回路用の半導体チップ（ＩＣ（Integrated circuit）チップ、半導体装置）１Ａの回路ブロック図を示している。この図には、例えばＧＳＭ９００とＤＣＳ１８００との２つの周波数帯が使用可能（デュアルバンド方式）で、それぞれの周波数帯でＧＭＳＫ（Gaussian filtered Minimum Shift Keying）変調方式とＥＤＧＥ（Enhanced Data GSM Environment）変調方式との２つの通信方式を使用可能なＲＦパワーモジュールに使用される増幅回路用の半導体チップ（ＩＣチップ、半導体装置）１Ａの回路ブロックが例示されている。
【００２５】
半導体チップ１Ａは、ＧＳＭ９００用の電力増幅回路１０２Ａと、ＤＣＳ１８００用の電力増幅回路１０２Ｂと、それら電力増幅回路１０２Ａ、１０２Ｂの増幅動作の制御や補佐などを行う周辺回路１０３とを有している。各電力増幅回路１０２Ａ、１０２Ｂは、それぞれ３つの増幅段１０２Ａ１〜１０２Ａ３、１０２Ｂ１〜１０２Ｂ３と、３つの整合回路１０２ＡＭ１〜１０２ＡＭ３、１０２ＢＭ１〜１０２ＢＭ３とを有している。すなわち、入力端子１０４ａ、１０４ｂは、入力用の整合回路１０２ＡＭ１、１０２ＢＭ１を介して１段目の増幅段１０２Ａ１、１０２Ｂ１の入力に電気的に接続され、１段目の増幅段１０２Ａ１、１０２Ｂ１の出力は、段間用の整合回路１０２ＡＭ２、１０２ＢＭ２を介して２段目の増幅段１０２Ａ２、１０２Ｂ２の入力に電気的に接続され、２段目の増幅段１０２Ａ２、１０２Ｂ２の出力は、段間用の整合回路１０２ＡＭ３、１０２ＢＭ３を介して最終段の増幅段１０２Ａ３、１０２Ｂ３の入力に電気的に接続され、最終段の増幅段１０２Ａ３、１０２Ｂ３の出力は、出力端子１０５ａ、１０５ｂと電気的に接続されている。
【００２６】
周辺回路１０３は、制御回路１０３Ａと、上記増幅段１０２Ａ１〜１０２Ａ３、１０２Ｂ１〜１０２Ｂ３にバイアス電圧を印加するバイアス回路１０３Ｂなどを有している。制御回路１０３Ａは、上記電力増幅回路１０２Ａ、１０２Ｂに印加する所望の電圧を発生する回路であり、電源制御回路１０３Ａ１およびバイアス電圧生成回路１０３Ａ２を有している。電源制御回路１０３Ａ１は、上記増幅段１０２Ａ１〜１０２Ａ３、１０２Ｂ１〜１０２Ｂ３の各々の出力用のＬＤＭＯＳＦＥＴのドレイン端子に印加される第１電源電圧を生成する回路である。また、上記バイアス電圧生成回路１０３Ａ２は、上記バイアス回路１０３Ｂを制御するための第１制御電圧を生成する回路である。ここでは、電源制御回路１０３Ａ１が外部のベースバンド回路から供給される出力レベル指定信号に基づいて上記第１電源電圧を生成すると、バイアス電圧生成回路１０３Ａ２が電源制御回路１０３Ａ１で生成された上記第１電源電圧に基づいて、上記第１制御電圧を生成するようになっている。上記ベースバンド回路は、上記出力レベル指定信号を生成する回路である。この出力レベル指定信号は、電力増幅回路１０２Ａ、１０２Ｂの出力レベルを指定する信号で、携帯電話と基地局との間の距離、すなわち、電波の強弱に応じた出力レベルに基づいて生成されているようになっている。
【００２７】
上記電力増幅回路１０２Ａ、１０２Ｂのそれぞれは、上記３段の増幅段１０２Ａ１〜１０２Ａ３、１０２Ｂ１〜１０２Ｂ３として、３個のｎチャネル型ＬＤＭＯＳＦＥＴを順次従属接続した回路構成を有している。
【００２８】
次に、本実施の形態の半導体装置（上記半導体チップ１Ａに対応）の製造工程およびその構造を図面を参照して説明する。図２〜図１８、図２０および図２１は、本実施の形態の半導体装置（上記半導体チップ１Ａに対応）の製造工程中の要部断面図である。図１９は本実施の形態の半導体装置の製造工程中の要部平面図である。
【００２９】
まず、図２に示されるように、例えばｐ+型のシリコン（Ｓｉ）単結晶からなり、その抵抗率（比抵抗）が例えば１〜１０ｍΩ・ｃｍ程度の低抵抗基板とされている半導体基板（以下、単に基板という）１を準備する。それから、基板（半導体基板）１の主面上に周知のエピタキシャル成長法を用いて、例えば抵抗率（比抵抗）が２０Ωｃｍ程度で膜厚が２μｍ程度のｐ型単結晶シリコンからなるエピタキシャル層２を形成する。エピタキシャル層２の不純物濃度は基板１の不純物濃度よりも低く、エピタキシャル層２の抵抗率は基板１の抵抗率よりも高い。それから、エピタキシャル層２の主面に、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon ）法などにより素子分離領域を形成する。ここでは、ＳＴＩ法により素子分離領域を形成する場合について説明する。図３〜図６には、基板１の素子分離領域形成領域が示されている。
【００３０】
素子分離領域を形成するには、まず、図３に示されるように、例えば８００〜８５０℃程度で１０分程度熱酸化処理（熱処理）してエピタキシャル層２の表面にストレス緩和や活性領域保護を目的とした酸化シリコン膜（パッド酸化膜）３を形成し、ＣＶＤ（Chemical Vapor Deposition）法などによって酸化シリコン膜３上に窒化シリコン膜４を形成する。次に、図示しないフォトレジストパターンをエッチングマスクとしたドライエッチングにより、素子分離領域形成予定領域の窒化シリコン膜４、酸化シリコン膜３およびエピタキシャル層２を除去して素子分離領域形成予定領域に溝５ａを形成する。また、他の形態として、フォトレジストパターンをエッチングマスクとして窒化シリコン膜４をドライエッチングし、このドライエッチングによりパターニングされた窒化シリコン膜４をエッチングマスクとして酸化シリコン膜３およびエピタキシャル層２を所定の深さまでドライエッチングすることで溝５ａを形成することもできる。
【００３１】
次に、図４に示されるように、溝５ａの内部をウェット洗浄してエッチング残渣を除去した後、基板１を例えば１０００℃程度で２０〜３０分程度熱酸化処理（熱処理）して、溝５ａの内壁（底部および側壁）を酸化して酸化シリコン膜６を形成する。
【００３２】
次に、図５に示されるように、エピタキシャル層２の主面上にＣＶＤ法などを用いて酸化シリコン膜７を堆積することにより、溝５ａの内部に酸化シリコン膜７を埋め込む。酸化シリコン膜７は、例えばオゾン（Ｏ3 ）とテトラエトキシシラン（（Ｃ2 Ｈ5 Ｏ）4Ｓｉ）とを使って成膜される酸化シリコン膜（オゾンＴＥＯＳ（Tetraethoxysilane）酸化膜）のように、流動性の良好な酸化シリコン材料を用いることができる。
【００３３】
次に、図６に示されるように、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法などを用いて酸化シリコン膜７を研磨し、その表面を平坦化する。この研磨は、活性領域を覆う窒化シリコン膜４をストッパに用い、溝５ａの外部の酸化シリコン膜７を除去し、溝５ａの内部のみに酸化シリコン膜７が残るようにする。その後、窒化シリコン膜４をウェットエッチングなどを用いて除去する。これにより、酸化シリコン膜７を埋め込んだ素子分離溝５が完成し、素子分離溝５に埋め込まれた絶縁膜（酸化シリコン膜６および酸化シリコン膜７）によって素子分離領域９が形成される。なお、素子分離領域９は、酸化シリコン膜６および酸化シリコン膜７からなるが、図６では一体化した絶縁膜として素子分離領域９を図示している。また、本実施の形態では、酸化シリコン膜７の形成に引き続き、ＣＭＰ法で研磨する方式を説明しているが、ＣＭＰ法で研磨する前に、フォトリソグラフィ法およびドライエッチング法などを用いて活性領域上の酸化シリコン膜７をエッチングし、ＣＭＰ工程後の残膜厚を均一化するような手段を用いても良い。また、素子分離領域９の形成工程は、上記のように酸化シリコン膜３の形成工程や酸化シリコン膜６の形成工程のような熱処理（熱酸化処理）工程を有しており、素子分離領域９を形成する工程では例えば８００℃以上の熱処理が行われることとなる。
【００３４】
このようにして素子分離領域９を形成した後、ＬＤＭＯＳＦＥＴ(Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor、横方向拡散ＭＯＳＦＥＴ)などのＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）素子を形成する。基板１（エピタキシャル層２）は素子分離領域９によって複数の活性領域（アクティブ領域、素子分離領域９が形成されていない領域）に絶縁分離されており、その活性領域にＬＤＭＯＳＦＥＴなどの半導体素子（ＭＩＳＦＥＴ素子）が形成される。上記図３〜図６は、素子分離領域９の形成工程を説明するために基板１の素子分離領域９形成領域およびその近傍領域の断面が示されていたが、図７〜図１８、図２０および図２１は、上記図３〜図６とは異なる領域（ＬＤＭＯＳＦＥＴ形成領域）の断面が示されている。従って、図７〜図１８、図２０および図２１には素子分離領域９は示されていない。
【００３５】
上記のようにして素子分離領域９を形成した後、図７に示されるように、ウェットエッチングなどにより、酸化シリコン膜３を除去し、例えば８００℃程度で１０〜２０分程度熱酸化処理（ウェット酸化）してエピタキシャル層２の表面に酸化シリコン膜１１を形成する。
【００３６】
次に、図示しないフォトレジストパターンをマスクにしてエピタキシャル層２の一部にホウ素（Ｂ）などのｐ型の不純物をイオン注入することによって、ｐ型ウエル１２を形成する。ｐ型ウエル１２は、主としてＬＤＭＯＳＦＥＴのソース形成領域とチャネル形成領域とに形成される。イオン注入後、導入した不純物を活性化させるためのアニール（熱処理）を行う。アニール温度は例えば９５０℃程度、アニール時間は例えば１分程度とすることができる。ｐ型ウエル１２は、ＬＤＭＯＳＦＥＴのドレインからソースへの空乏層の延びを抑えるパンチスルーストッパとして機能することができる。
【００３７】
次に、エピタキシャル層２の表面をフッ酸で洗浄して酸化シリコン膜１１を除去した後、図８に示されるように、基板１を例えば８００℃程度で２０〜３０分程度熱処理（熱酸化処理）することなどによって、エピタキシャル層２の表面に例えば膜厚１１ｎｍ程度の酸化シリコン膜などからなるゲート絶縁膜１３を形成する。ゲート絶縁膜１３は、熱酸化膜に代えて、窒素を含む酸化シリコン膜、いわゆる酸窒化膜を適用してもよい。この場合は、ゲート絶縁膜１３の界面におけるホットエレクトロンのトラップを低減することができる。また、熱酸化膜の上部にＣＶＤ法で酸化シリコン膜を堆積し、これら２層の酸化膜でゲート絶縁膜１３を構成してもよい。ゲート絶縁膜１３を形成する工程では、上記のように例えば７００℃以上（例えば８００℃程度）の熱処理が行われることとなる。
【００３８】
次に、エピタキシャル層２の主面上に、ＣＶＤ法などによりｎ型多結晶シリコン膜（リン（Ｐ）などのｎ型の不純物をドープ（導入）した多結晶シリコン膜）１４を堆積（形成）する。それから、ｎ型多結晶シリコン膜１４上にＣＶＤ法などにより酸化シリコン膜などからなる絶縁膜（キャップ絶縁膜）１５を堆積（形成）する。このｎ型多結晶シリコン膜１４は、ゲート電極形成用の導電体膜である。また、ｎ型多結晶シリコン膜１４の成膜温度（基板温度）は、例えば６００℃程度であり、絶縁膜１５の成膜温度（基板温度）は、例えば６８０℃程度である。
【００３９】
次に、フォトレジストパターン（図示せず）をエッチングマスクにして絶縁膜１５をドライエッチングし、このドライエッチングによってパターニングされた絶縁膜１５をエッチングマスクにしてｎ型多結晶シリコン膜１４およびエピタキシャル層２をドライエッチングすることで、図９に示されるように、エピタキシャル層２（とｎ型多結晶シリコン膜１４と絶縁膜１５）に溝１６が形成される。溝１６は、絶縁膜１５とｎ型多結晶シリコン膜１４とエピタキシャル層２とを貫通して溝１６の底部が基板１に到達するように形成される。従って、溝１６は、エピタキシャル層２の主面（絶縁膜１５の上面）からエピタキシャル層２を貫通して基板１に到達する。この溝１６は、ｐ型打抜き層（後述するｐ型打抜き層２２）形成用の溝である。また、他の形態として、フォトレジストパターン（図示せず）をエッチングマスクにして絶縁膜１５、ｎ型多結晶シリコン膜１４およびエピタキシャル層２をドライエッチングして溝１６を形成することもできる。
【００４０】
次に、図１０に示されるように、ＣＶＤ法などによりｐ型多結晶シリコン膜（ホウ素（Ｂ）などのｐ型の不純物をドープ（導入）した多結晶シリコン膜）１７を、溝１６の内部を埋めるように基板１（絶縁膜１５）上に堆積（形成）する。このｐ型多結晶シリコン膜１７は、ｐ型打抜き層（後述するｐ型打抜き層２２）を形成するための導電体膜（ｐ型の導電体膜、ｐ型の半導体膜）である。ｐ型多結晶シリコン膜１７の不純物濃度は、エピタキシャル層２の不純物濃度よりも高い。このため、ｐ型多結晶シリコン膜１７の抵抗率は、エピタキシャル層２の抵抗率よりも低い。
【００４１】
次に、図１１に示されるように、ｐ型多結晶シリコン膜１７をエッチバックして、絶縁膜１５を露出させる。すなわち、溝１６内のｐ型多結晶シリコン膜１７を残すように、絶縁膜１５（ｎ型多結晶シリコン膜１４）上のｐ型多結晶シリコン膜１７を除去する。これにより、溝１６内のｐ型多結晶シリコン膜１７を残し、それ以外のｐ型多結晶シリコン膜１７が除去される。その後、図１２に示されるように、絶縁膜１５を除去する。残存するｐ型多結晶シリコン膜１７の上面は、エピタキシャル層２の主面よりも上部に位置している。すなわち、溝１６内に残されたｐ型多結晶シリコン膜１７の上部は、エピタキシャル層２の主面（上面）から突出している。
【００４２】
次に、図１３に示されるように、基板１（ｎ型多結晶シリコン膜１４およびｐ型多結晶シリコン膜１７）上に、ＣＶＤ法などにより酸化シリコン膜などからなる絶縁膜（キャップ絶縁膜）１８を堆積する。
【００４３】
次に、フォトリソグラフィ法を用いて、絶縁膜１８上にフォトレジストパターン（エッチングマスク層）２０を形成する。このフォトレジストパターン２０は、ゲート電極形成領域（ゲート電極形成予定領域）上と、ｐ型打抜き層形成領域（すなわち溝１６内に残された（埋め込まれた）ｐ型多結晶シリコン膜１７）上とに形成される。
【００４４】
次に、図１４に示されるように、フォトレジストパターン２０をエッチングマスクにして絶縁膜１８およびｎ型多結晶シリコン膜１４をドライエッチングし、ＬＤＭＯＳＦＥＴのゲート電極２１を形成する。すなわち、絶縁膜１８およびｎ型多結晶シリコン膜１４をエッチングによりパターニングすることで、パターニングされたｎ型多結晶シリコン膜１４からなるゲート電極２１が、ｐ型ウエル１２の表面にゲート絶縁膜１３を介して形成される。ゲート電極２１の下部のｐ型ウエル１２は、ＬＤＭＯＳＦＥＴのチャネルが形成される領域となる。このゲート電極２１を構成するｎ型多結晶シリコン膜１４の上部には、後でコバルトシリサイドのような金属シリサイド膜が形成されるが、この工程段階ではゲート電極２１を構成するｎ型多結晶シリコン膜１４の上部には絶縁膜１８が残存している。他の形態として、フォトレジストパターン２０をエッチングマスクにして絶縁膜１８をドライエッチングし、このドライエッチングによりパターニングされた絶縁膜１８をエッチングマスクとしてｎ型多結晶シリコン膜１４をドライエッチングして、ゲート電極２１を形成することもできる。
【００４５】
ゲート電極２１を形成するための上記ドライエッチング工程（絶縁膜１８およびｎ型多結晶シリコン膜１４のドライエッチング工程）において、ｐ型打抜き層形成領域（溝１６に埋め込まれたｐ型多結晶シリコン膜１７に対応する領域）はフォトレジストパターン２０によって覆われていたので、ｐ型多結晶シリコン膜１７はその上部の絶縁膜１８とともに残存する。これにより、溝１６の内部に埋め込まれた導電体膜（ｐ型多結晶シリコン膜１７）からなるｐ型打抜き層（打ち抜き層、ｐ型埋込み層、導電体部）２２が形成される。ｐ型打抜き層２２を構成するｐ型多結晶シリコン膜１７の上部は、エピタキシャル層２の主面（上面）から突出している。このように、本実施の形態では、不純物をドープ（導入）したｐ型多結晶シリコン膜を溝１６の内部に埋め込むことにより、寄生抵抗の小さいｐ型打抜き層２２を形成することができる。このｐ型打抜き層２２を構成するｐ型多結晶シリコン膜１７の上部には、後でコバルトシリサイドのような金属シリサイド膜が形成されるが、この工程段階ではｐ型打抜き層２２を構成するｐ型多結晶シリコン膜１７の上部には絶縁膜１８が残存している。
【００４６】
本実施の形態では、ゲート電極２１とｐ型打抜き層２２の加工（パターニング）を同じフォトマスクで形成したフォトレジストパターン２０を用いて同じドライエッチング工程で行うことができるので、製造工程数を低減でき、また、ゲート電極２１とｐ型打抜き層２２の位置合わせの精度を向上することができる。このため、ゲート電極２１とｐ型打抜き層２２との間の距離を設計値通りの値とすることができ、フォトマスクの合わせずれを考慮してゲート電極２１とｐ型打抜き層２２との間の距離を離す必要がなく、ゲート電極２１とｐ型打抜き層２２との間の距離を近づけることが可能になる。このため、半導体装置の小型化に有利となる。
【００４７】
次に、図１５に示されるように、エピタキシャル層２の一部にリン（Ｐ）などのｎ型の不純物をイオン注入することによって、ｎ-型オフセットドレイン領域２３を形成する。ｎ-型オフセットドレイン領域２３は、その端部がチャネル形成領域と接するように、ゲート電極２１の側壁下部で終端する。
【００４８】
次に、ｐ型ウエル１２の表面にヒ素（Ａｓ）などのｎ型の不純物をイオン注入することによって、ｎ-型ソース領域２４を形成する。ｎ-型ソース領域２４は、その端部がチャネル形成領域と接するように、ゲート電極２１の側壁下部で終端する。
【００４９】
次に、ｐ型ウエル１２の表面にホウ素（Ｂ）などのｐ型の不純物をイオン注入することによって、ｎ-型ソース領域２４の下部にｐ型ハロー領域２５を形成する。このとき、基板１の主面に対して斜め方向から不純物をイオン注入する斜めイオン注入法を用いる。ｐ型ハロー領域２５は、必ずしも形成する必要はないが、これを形成した場合は、ソースからチャネル形成領域への不純物の広がりがさらに抑制され、さらに短チャネル効果が抑制されるので、しきい値電圧の低下をさらに抑制することができる。
【００５０】
次に、ゲート電極２１の側壁に酸化シリコン（絶縁膜）などからなるサイドウォールスペーサ（側壁絶縁膜、側壁スペーサ）２６を形成する。サイドウォールスペーサ２６は、例えば、基板１上にＣＶＤ法などで酸化シリコン膜（絶縁膜）を堆積した後、この酸化シリコン膜（絶縁膜）を異方性エッチングして形成することができる。このゲート電極２１の側壁へのサイドウォールスペーサ２６形成工程で、ｐ型打抜き層２２を構成するｐ型多結晶シリコン膜１７のエピタキシャル層２の主面から突出する部分の側壁上にも、サイドウォールスペーサ２６と同様のサイドウォールスペーサ（側壁絶縁膜、側壁スペーサ）２６ａが形成される。従って、サイドウォールスペーサ２６ａは、ゲート電極２１の側壁上に形成されたサイドウォールスペーサ２６と同様の材料により形成され、例えば酸化シリコンなどの絶縁体材料（絶縁膜）からなる。
【００５１】
次に、ｎ-型オフセットドレイン領域２３の一部にリン（Ｐ）などのｎ型の不純物をイオン注入する。これにより、ｎ-型オフセットドレイン領域２３の一部には、ゲート電極２１のドレイン側の側壁に形成されたサイドウォールスペーサ２６に対して自己整合的にｎ型オフセットドレイン領域２７が形成される。ｎ型オフセットドレイン領域２７に注入された不純物は、ｎ-型オフセットドレイン領域２３に注入された不純物と同じ導電型の不純物なので、ｎ型オフセットドレイン領域２７の不純物濃度は、ｎ-型オフセットドレイン領域２３の不純物濃度よりも高くなる。すなわち、ｎ型オフセットドレイン領域２７は、ｎ-型オフセットドレイン領域２３よりも低抵抗となるので、オン抵抗（Ｒon）を低減することができる。また、ｎ-型オフセットドレイン領域２３は、ゲート電極２１に対して自己整合的に形成されるのに対し、ｎ型オフセットドレイン領域２７は、ゲート電極２１の側壁のサイドウォールスペーサ２６に対して自己整合的に形成されることから、ｎ型オフセットドレイン領域２７は、ゲート長方向に沿ったサイドウォールスペーサ２６の膜厚に相当する分、ゲート電極２１から離間して形成される。
【００５２】
次に、ｎ型オフセットドレイン領域２７とｐ型ウエル１２のそれぞれの一部にヒ素（Ａｓ）などのｎ型の不純物をイオン注入する。これにより、ｎ型オフセットドレイン領域２７の一部には、ｎ型オフセットドレイン領域２７よりも不純物濃度が高く、かつｎ型オフセットドレイン領域２７よりもさらにチャネル形成領域から離間したｎ+型ドレイン領域２８が形成され、また、ｐ型ウエル１２には、ｎ-型ソース領域２４よりも不純物濃度が高く、かつｎ-型ソース領域２４よりも底部の位置が深いｎ+型ソース領域２９が形成される。ｎ+型ソース領域２９は、ゲート電極２１の側壁のサイドウォールスペーサ２６およびｐ型多結晶シリコン膜１７の側壁のサイドウォールスペーサ２６ａに対して自己整合的に形成され、ｎ-型ソース領域２４に接して形成される。このため、ｎ+型ソース領域２９は、ゲート長方向に沿ったサイドウォールスペーサ２６の膜厚に相当する分、チャネル形成領域から離間して形成される。このように、ｎ+型ソース領域２９をサイドウォールスペーサ２６，２６ａに対して自己整合的に形成することにより、ｎ+型ソース領域２９とチャネル形成領域との距離を高精度に規定することができる。また、ｎ+型ソース領域２９は、ｐ型多結晶シリコン膜１７の側壁のサイドウォールスペーサ２６ａに対して自己整合的に形成されるので、ｎ+型ソース領域２９とｐ型打抜き層２２（ｐ型多結晶シリコン膜）１７とは、サイドウォールスペーサ２６ａに対応する領域（サイドウォールスペーサ２６ａの下方の領域）を間に介して、隣り合うことになる。
【００５３】
本実施の形態とは異なり、ゲート電極２１の側壁にサイドウォールスペーサ２６を形成せず、フォトレジスト膜をマスクにしたイオン注入によってチャネル形成領域から離間したｎ+型ソース領域２９を形成しようとすると、フォトマスクの合わせずれによってｎ+型ソース領域２９とチャネル形成領域との距離がばらついてしまう。この場合、ｎ+型ソース領域２９の端部がチャネル形成領域に近づき過ぎると、ｎ+型ソース領域２９の不純物がチャネル形成領域に拡散し、しきい値電圧がばらついてしまう。他方、ｎ+型ソース領域２９の端部がチャネル形成領域から離れ過ぎると、ソース抵抗が増加してしまう。
【００５４】
従って、本実施の形態のように、ｎ+型ソース領域２９をサイドウォールスペーサ２６，２６ａに対して自己整合で形成すれば、ＬＤＭＯＳＦＥＴを微細化した場合でも上記のような問題を回避できるので、ＬＤＭＯＳＦＥＴの微細化を推進することができる。
【００５５】
ここまでの工程により、図１５に示されるように、ｎ-型オフセットドレイン領域２３とｎ型オフセットドレイン領域２７とｎ+型ドレイン領域２８とからなるドレイン（ドレイン領域）、ｎ-型ソース領域２４とｎ+型ソース領域２９とからなるソース（ソース領域）、およびゲート電極２１を有するＬＤＭＯＳＦＥＴのようなＭＩＳＦＥＴ素子が（エピタキシャル層２の主面に）形成される。ＬＤＭＯＳＦＥＴのソース、ドレインは、エピタキシャル層２の内部のチャネル形成領域（ゲート電極２１およびゲート絶縁膜１３の下部のｐ型ウエル１２）を挟んで互いに離間する領域に形成され、このうちソースは、溝１６（ｐ型打抜き層２２）とチャネル形成領域（ゲート電極２１およびゲート絶縁膜１３の下部のｐ型ウエル１２）との間の領域（エピタキシャル層２）に形成されている。なお、本実施の形態でＭＯＳＦＥＴというときは、ゲート絶縁膜に酸化膜（酸化シリコン膜）を用いたＭＩＳＦＥＴだけでなく、酸化膜（酸化シリコン膜）以外の絶縁膜をゲート絶縁膜に用いたＭＩＳＦＥＴも含むものとする。
【００５６】
本実施の形態では、ｎ+型ソース領域２９のｎ-型ソース領域２４と接する側とは反対側の端部側には、ｐ型打抜き層（ｐ型埋込み層）２２が形成されている。ｐ型打抜き層２２は、ＬＤＭＯＳＦＥＴ（ＭＩＳＦＥＴ）のソースと基板１とを電気的に接続するための導電層（導電体部）である。ｐ型打抜き層２２は、上記のように、エピタキシャル層２を貫通する溝１６の内部に埋め込んだ導電層（ｐ型多結晶シリコン膜１７）によって形成される。ｐ型打抜き層２２を構成するｐ型多結晶シリコン膜（ｐ型半導体膜）１７の不純物濃度は、エピタキシャル層２の不純物濃度よりも高い。このため、ｐ型打抜き層２２を構成するｐ型多結晶シリコン膜（ｐ型半導体膜）１７の抵抗率は、エピタキシャル層２の抵抗率よりも低い。このように、ＬＤＭＯＳＦＥＴのソース領域（ｎ+型ソース領域２９）の隣に設けられた溝１６内に形成されたｐ型打抜き層２２は、ＬＤＭＯＳＦＥＴのソースと基板１（および後述する裏面電極４２）とを電気的に接続するための導電層であり、基板１上に形成された相対的に高抵抗（高抵抗率）の領域（エピタキシャル層２）を打抜いて（貫通して）相対的に低抵抗の基板領域（基板１）に接続（到達）する導電層として機能することができる。なお、ＬＤＭＯＳＦＥＴのソース領域（ｎ+型ソース領域２９）とｐ型打抜き層２２とは、後述するプラグ３４ｂによって電気的に接続される。また、ｐ型打抜き層２２（ｐ型多結晶シリコン膜１７）の上部はエピタキシャル層２（のｐ型ウエル１２）の主面から上方に突出しており、その突出した部分の側壁上にはサイドウォールスペーサ（側壁絶縁膜、側壁スペーサ）２６ａが形成されている。
【００５７】
次に、図１６に示されるように、ｐ型打抜き層２２（ｐ型多結晶シリコン膜１７）、ゲート電極２１、ｎ型オフセットドレイン領域２７、ｎ+型ドレイン領域２８およびｎ+型ソース領域２９の表面に、それぞれシリサイド膜（金属シリサイド膜）３１を（選択的に）形成する。シリサイド膜３１は、例えばコバルトシリサイド膜（ＣｏＳｉ2膜）などの金属シリサイド膜（金属シリサイド層）からなる。シリサイド膜３１を形成するには、例えば、ｐ型打抜き層２２（ｐ型多結晶シリコン膜１７）、ゲート電極２１、ｎ型オフセットドレイン領域２７、ｎ+型ドレイン領域２８およびｎ+型ソース領域２９の表面を露出させてから、例えばコバルト（Ｃｏ）膜などの金属膜を基板１（エピタキシャル層２）上に堆積して熱処理することによって、金属膜の金属元素とｐ型打抜き層２２（ｐ型多結晶シリコン膜１７）、ゲート電極２１（ｎ型多結晶シリコン膜１４）、ｎ型オフセットドレイン領域２７、ｎ+型ドレイン領域２８およびｎ+型ソース領域２９のシリコン（Ｓｉ）元素とを反応させることで、ｐ型打抜き層２２（ｐ型多結晶シリコン膜１７）、ゲート電極２１、ｎ型オフセットドレイン領域２７、ｎ+型ドレイン領域２８およびｎ+型ソース領域２９の表面（上部）にシリサイド膜３１を（選択的に）形成することができる。その後、未反応の金属膜（例えばコバルト膜）は除去する。シリサイド膜３１を形成することで、拡散抵抗やコンタクト抵抗を低抵抗化することができる。
【００５８】
本実施の形態では、上記のようにサリサイド（Salicide：Self Aligned Silicide）プロセスを用いて、ｐ型打抜き層２２（ｐ型多結晶シリコン膜１７）、ゲート電極２１、ｎ型オフセットドレイン領域２７、ｎ+型ドレイン領域２８およびｎ+型ソース領域２９の表面にシリサイド膜３１を形成する。従って、ｐ型打抜き層２２（ｐ型多結晶シリコン膜１７）、ゲート電極２１、ｎ型オフセットドレイン領域２７、ｎ+型ドレイン領域２８およびｎ+型ソース領域２９上のシリサイド膜３１は、同種の金属シリサイド（例えばコバルトシリサイド）からなる。このため、ＬＤＭＯＳＦＥＴのソース、ドレインおよびゲート電極２１上にシリサイド膜３１を形成する工程と同じ工程で、ｐ型打抜き層２２（ｐ型多結晶シリコン膜１７）の上部にシリサイド膜３１を形成できる。このため、製造工程数を増加することなく、ｐ型打抜き層２２のコンタクト抵抗を低減することができる。
【００５９】
また、本実施の形態では、ｐ型打抜き層２２を構成するｐ型多結晶シリコン膜１７の上部はエピタキシャル層２の主面から突出している。このため、ゲート電極２１の側壁上にサイドウォールスペーサ２６を形成する工程で、ｐ型打抜き層２２を構成するｐ型多結晶シリコン膜１７のエピタキシャル層２から突出する部分の側壁上にもサイドウォールスペーサ２６ａを形成することができる。従って、上記のようにサリサイドプロセスでシリサイド膜３１を形成する際に、ｎ+型ソース領域２９上のシリサイド膜３１と、ｐ型打抜き層２２（ｐ型多結晶シリコン膜１７）上のシリサイド膜３１とを、サイドウォールスペーサ２６ａによって分離（絶縁）することができる。これにより、ｎ型の半導体領域であるｎ+型ソース領域２９とｐ型の半導体領域であるｐ型打抜き層２２とが同じシリサイド膜３１で連結されてコンタクト抵抗が上昇してしまうのを防止することができる。
【００６０】
また、本実施の形態では、ｐ型打抜き層２２をエピタキシャル層２の主面から突出させ、その上部にシリサイド膜３１を形成するので、ｐ型打抜き層２２のコンタクト抵抗を低減するためのｐ型打抜き層２２上部への再度のイオン注入工程（ｐ型打抜き層２２の上部に高濃度不純物層を形成するためのイオン注入工程）が不要であり、イオン注入によるダメージや結晶欠陥の発生を防止でき、製造工程数も低減できる。
【００６１】
次に、図１７に示されるように、層間絶縁膜として、基板１上に相対的に薄い窒化シリコン膜（絶縁膜）３２ａとその上の相対的に厚い酸化シリコン膜（絶縁膜）３２ｂとを順に形成する。酸化シリコン膜３２ｂは窒化シリコン膜３２ａよりも厚い。窒化シリコン膜３２ａおよび酸化シリコン膜３２ｂは、例えばＣＶＤ法により形成することができ、酸化シリコン膜３２ｂの堆積後、必要に応じてＣＭＰ処理して表面を平坦化する。（窒化シリコン膜３２ａおよび）酸化シリコン膜３２ｂは層間絶縁膜として機能することができ、窒化シリコン膜３２ａは、後述するようにコンタクトホール形成時のエッチングストッパ膜として機能することができる。
【００６２】
次に、図１８に示されるように、フォトレジストパターン（図示せず）をエッチングマスクにして酸化シリコンがエッチングされやすい条件で酸化シリコン膜３２ｂをドライエッチングし、続いて窒化シリコンがエッチングされやすい条件で窒化シリコン膜３２ａをドライエッチングすることにより、ドレイン（ｎ+型ドレイン領域２８）の上部にコンタクトホール（開口部）３３ａを形成し、ｐ型打抜き層２２（ｐ型多結晶シリコン膜１７）およびソース（ｎ+型ソース領域２９）の上部にコンタクトホール（開口部）３３ｂを形成する。コンタクトホール３３ａの底部では、ｎ+型ドレイン領域２８（上のシリサイド膜３１）が露出し、コンタクトホール３３ｂの底部では、ｐ型打抜き層２２（上のシリサイド膜３１）とｎ+型ソース領域２９（上のシリサイド膜３１）とが露出する。
【００６３】
図１９は、本実施の形態の半導体装置の製造工程中の要部平面図（平面レイアウト図）であり、図１８と同じ工程中の要部平面図が示されている。図１９のＡ−Ａ線の断面が図１８にほぼ対応する。なお、図１９は平面図であるが、図面を見易くするために同層のものに同じハッチングを付し、素子分離領域９、ゲート電極２１、ｐ型打抜き層２２およびコンタクトホール３３ａ，３３ｂ以外は図示を省略している。また、図１９に示される構造（セル）が繰り返し並んで本実施の形態の半導体装置の電力増幅回路が形成される。
【００６４】
図１９に示されるように、ＬＤＭＯＳＦＥＴは、基板１上のエピタキシャル層２に形成された素子分離領域９によって囲まれた活性領域（素子分離領域９が形成されていない領域）に形成されている。素子分離領域９は、上記のように、例えばエピタキシャル層２に形成された溝（素子分離溝５）に埋め込まれた絶縁膜（酸化シリコン膜）などからなる。
【００６５】
また、図１９にも示されるように、ｐ型打抜き層２２は、ゲート電極２１の延在方向と平行（略平行）な方向に延在している。ドレイン（ｎ+型ドレイン領域２８）に接続するためのコンタクトホール３３ａも、ゲート電極２１の延在方向と平行（略平行）な方向に延在している。ソース（ｎ+型ソース領域２９）およびｐ型打抜き層２２に接続するためのコンタクトホール３３ｂは、ゲート電極２１の延在方向と垂直（略垂直）な方向に延在しており、同形状（ほぼ同形状）の複数のコンタクトホール３３ｂが、ゲート電極２１の延在方向と平行（略平行）な方向に並んで配置（配列）されている。
【００６６】
各コンタクトホール３３ｂは、ｎ+型ソース領域２９から、ゲート電極２１に対して遠ざかる方向に、ｐ型打抜き層２２をまたぐように又は横切るように（隣のセルのｎ+型ソース領域２９まで）延在しており、その底部でｎ+型ソース領域２９（上のシリサイド膜３１）とｐ型打抜き層２２（上のシリサイド膜３１）とが露出する。各コンタクトホール３３ｂを、ｐ型打抜き層２２をまたぐように（横切るよう）に、ｎ+型ソース領域２９から隣のセルのｎ+型ソース領域２９まで形成しているので、コンタクトホール３３ｂの形成位置が、形成予定の位置から多少ずれたとしても、コンタクトホール３３ｂの底部で、ｐ型打抜き層２２（上のシリサイド膜３１）を確実に露出させることができる。
【００６７】
また、コンタクトホール３３ｂの底部で、ｐ型打抜き層２２（上のシリサイド膜３１）とｎ+型ソース領域２９（上のシリサイド膜３１）とを露出するので、後述するようにコンタクトホール３３ｂを埋め込む同一のプラグ（プラグ３４ｂ）を介して、ｐ型打抜き層２２とｎ+型ソース領域２９とを電気的に接続することができる。
【００６８】
このように、コンタクトホール３３ｂ（およびそこに埋め込むプラグ３４ｂ）は、ソース（ｎ+型ソース領域２９）へのコンタクトとｐ型打抜き層２２へのコンタクトとを兼ねている。
【００６９】
また、上記のように、酸化シリコン膜３２ｂと窒化シリコン膜３２ａとを異なる絶縁材料により形成し、コンタクトホール３３ａ，３３ｂを形成する際に、まず窒化シリコン膜３２ａよりも酸化シリコン膜３２ｂがエッチングされやすい条件で酸化シリコン膜３２ｂをドライエッチング（除去）して酸化シリコン膜３３ｂに開口部（コンタクトホール３３ａ，３３ｂ）を形成し、窒化シリコン膜３３ｂをエッチングストッパ膜として機能させ、それから酸化シリコン膜３２ｂよりも窒化シリコン膜３２ａがエッチングされやすい条件で酸化シリコン膜３２ｂの開口部（コンタクトホール３３ａ，３３ｂ）の底部で露出する窒化シリコン膜３２ａをドライエッチング（除去）して、酸化シリコン膜３２ｂおよび窒化シリコン膜３２ａにコンタクトホール３３ａ，３３ｂを形成する。これにより、絶縁膜３３ａ，３３ｂコンタクトホール３３ａ，３３ｂをエッチングにより形成する際に、その掘り過ぎにより下層に損傷を与えたり、加工寸法精度が劣化したりすることを回避することができる。コンタクトホール３３ｂでは、窒化シリコン膜３２ａをドライエッチングする段階でサイドウォールスペーサ２６ａが露出するが、サイドウォールスペーサ２６ａは酸化シリコン膜からなるので除去されずに残存する。
【００７０】
図２０および図２１は、図１８に続く半導体装置の製造工程中における要部断面図である。
【００７１】
上記のようにコンタクトホール３３ａ，３３ｂを形成した後、図２０に示されるように、コンタクトホール３３ａ，３３ｂの内部にタングステン（Ｗ）膜を主体とするプラグ（導電体部、コンタクト層）３４ａ，３４ｂを埋め込む。プラグ３４ａ，３４ｂは導電体からなる。例えば、コンタクトホール３３ａ，３３ｂの内部（底部および側壁上）を含む酸化シリコン膜３３ｂ上にバリア膜（例えば窒化チタン膜など）を形成した後、タングステン膜をＣＶＤ（Chemical Vapor Deposition）法によってバリア膜上にコンタクトホール３３ａ，３３ｂを埋めるように形成し、酸化シリコン膜３３ｂ上の不要なタングステン膜およびバリア膜をＣＭＰ（Chemical Mechanical Polishing）法またはエッチバック法などによって除去することにより、プラグ３４ａ，３４ｂを形成することができる。コンタクトホール３３ａに埋め込まれたプラグ３４ａは、コンタクトホール３３ａの底部でｎ+型ドレイン領域２８（上のシリサイド膜３１）に接続される。コンタクトホール３３ｂに埋め込まれたプラグ３４ｂは、コンタクトホール３３ｂの底部で、ｎ+型ソース領域２９（上のシリサイド膜３１）とｐ型打抜き層２２（上のシリサイド膜３１）に接続される。このため、コンタクトホール３３ｂを埋め込む同一のプラグ３４ｂにより、ｐ型打抜き層２２とｎ+型ソース領域２９とを電気的に接続することができる。
【００７２】
また、プラグ３４ｂとｎ+型ソース領域２９（上のシリサイド膜３１）とのコンタクト部（接続部）と、プラグ３４ｂとｐ型打抜き層２２（上のシリサイド膜３１）とのコンタクト部（接続部）とは、サイドウォールスペーサ２６によって分離（絶縁）されている。このため、ｎ型の半導体領域であるｎ+型ソース領域２９とｐ型の半導体領域であるｐ型打抜き層２２とが連続的にプラグ３４ｂに接続されてコンタクト抵抗が上昇してしまうのを防止することができる。
【００７３】
上記のようにプラグ３４ａ，３４ｂを形成した後、図２１に示されるように、酸化シリコン膜３２ｂの上部にアルミニウム（Ａｌ）合金膜を主体とするドレイン電極３５とソース電極３６とを形成する。ドレイン電極３５は、コンタクトホール３３ａに埋め込まれたプラグ３４ａを介して、ＬＤＭＯＳＦＥＴのドレイン（ｎ+型ドレイン領域２８）に電気的に接続される。ソース電極３６は、コンタクトホール３３ｂに埋め込まれたプラグ３４ｂを介して、ＬＤＭＯＳＦＥＴのソース（ｎ+型ソース領域２９）に電気的に接続されるとともに、プラグ３４ｂを介してｐ型打抜き層２２に電気的に接続され、ｐ型打抜き層２２を介して更に基板１（および後述の裏面電極４２）に電気的に接続される。ＬＤＭＯＳＦＥＴのソース（ｎ+型ソース領域２９）は、コンタクトホール３３ｂに埋め込まれたプラグ３４ｂ（およびソース電極３６）を介して、ｐ型打抜き層２２に電気的に接続され、更に基板１（および後述の裏面電極４２）に電気的に接続される。
【００７４】
次に、ドレイン電極３５およびソース電極３６を覆うように酸化シリコン膜３２ｂ上に酸化シリコン膜などからなる絶縁膜３７をＣＶＤ法などにより形成し、続いて絶縁膜３７の一部をエッチングしてスルーホール３８を形成した後、スルーホール３８の内部にタングステン（Ｗ）膜を主体とするプラグ３９を埋め込む。それから、絶縁膜３７の上部にアルミニウム（Ａｌ）合金膜を主体とする配線４０を形成し、配線４０とドレイン電極３５および配線４０とソース電極３６をそれぞれプラグ３９を介して電気的に接続する。そして、配線４０を覆うように絶縁膜３７上に酸化シリコン膜と窒化シリコン膜の積層膜などからなる表面保護膜４１を形成する。
【００７５】
その後、表面保護膜４１の一部を選択的に除去して配線４０の一部（図示しないパッド部）を露出した後、基板１の裏面（エピタキシャル層２を形成した側とは逆側の主面）を必要に応じて研磨し、続いて基板１の裏面に裏面電極（裏面ソース電極）４２を形成する。ここまでの工程により、前記図２に示す電力増幅回路が略完成する。裏面電極４２は、例えばニッケル（Ｎｉ）膜、チタン（Ｔｉ）膜、ニッケル（Ｎｉ）膜および金（Ａｕ）膜をスパッタリング法で順次堆積することによって形成することができる。裏面電極４２は、ｐ型打抜き層２２およびプラグ３４ｂを通じて、ＬＤＭＯＳＦＥＴのソースに電気的に接続される。このように、ｐ型打抜き層２２は、プラグ３４ｂを介してＬＤＭＯＳＦＥＴのソース領域に電気的に接続されるとともに、基板１および裏面電極（裏面ソース電極）４２にも電気的に接続されており、ＬＤＭＯＳＦＥＴのソースと裏面電極（裏面ソース電極）４２とを電気的に接続するための導電層（導体部）として機能することができる。
【００７６】
そして、基板１は、半導体チップ（半導体チップ１Ａ）に個片化された後、裏面電極４２を介してモジュール基板に半田付けされる。
【００７７】
図２２は、本実施の形態のＬＤＭＯＳＦＥＴを用いた増幅回路を有する半導体チップ１Ａが搭載されたＲＦパワーモジュールの概略斜視図である。
【００７８】
半導体チップ１Ａは、基板１の裏面をモジュール基板５０の主面と対向させた状態でキャビティ内に搭載されている。半導体チップ１Ａは、Ａｕワイヤ５１を介して伝送線路５２と電気的に接続されている。伝送線路５２には、半導体チップ１Ａの他、インピーダンス整合用のコンデンサ５３などが接続されている。Ａｕワイヤ５１は、インダクタとしての機能を有し、伝送線路５２は、インピーダンス整合用のインダクタとしての機能を有している。基板１の裏面に形成された裏面電極４２は、チップ搭載用の電極５４に半田付けされている。電極５４は、モジュール基板５０内のサーマルビア５５を通じてモジュール基板５０の裏面のＧＮＤ電極５６と電気的かつ熱的に接合されている。モジュール基板５０の主面はモールド樹脂５７で覆われ、半導体チップ１Ａやコンデンサ５３などが封止されている。
【００７９】
本実施の形態では、素子分離領域９、ゲート絶縁膜１３およびゲート電極形成用のｎ型多結晶シリコン膜１４を形成した後に、ｐ型打抜き層２２形成用の溝１６を形成してその溝１６にｐ型多結晶シリコン膜１７を埋め込む。
【００８０】
本実施の形態とは異なり、素子分離領域９の形成前に、ｐ型打抜き層２２形成用の溝を形成してその溝にｐ型多結晶シリコン膜を埋め込んでｐ型打抜き層２２を形成した場合、素子分離領域９形成工程中の熱処理やゲート絶縁膜１３形成工程中の熱処理（熱酸化工程）のような種々の高温工程（基板温度が高温となる工程）で、ｐ型打抜き層２２中の不純物（例えばホウ素（Ｂ））が拡散してしまう。特に、素子分離領域９形成工程における溝５ａの内壁を酸化して酸化シリコン膜６を形成する熱酸化工程は、熱処理温度が１０００℃程度と比較的高く、ｐ型打抜き層２２中の不純物が拡散しやすい。ｐ型打抜き層２２がＬＤＭＯＳＦＥＴ（ＭＩＳＦＥＴ）の比較的近くに位置し、ｐ型打抜き層２２中の不純物が横方向（基板１の主面に平行な方向）に拡散した場合、ＬＤＭＯＳＦＥＴの特性に影響を与え、例えばＬＤＭＯＳＦＥＴのしきい値電圧（Ｖth）が上昇してしまう可能性がある。図２３は、ｐ型打抜き層とゲート電極との間の距離（横軸）と、ＬＤＭＯＳＦＥＴのしきい値電圧Ｖth（縦軸）との相関の一例を示すグラフである。図２３から分かるように、ｐ型打抜き層とゲート電極とが充分に離れていれば、すなわち限界距離（しきい値電圧Ｖthを上昇させることなくｐ型打抜き層とゲート電極を近づかせることができる限界の距離）Ｌ0よりも離れていれば、ｐ型打抜き層２２中の不純物が横方向（基板１の主面に平行な方向）に拡散してもＬＤＭＯＳはその影響を受けず、ＬＤＭＯＳＦＥＴのしきい値電圧Ｖthは変動しないが、ｐ型打抜き層とゲート電極とが近くなると（限界距離Ｌ0よりも近くなると）、ｐ型打抜き層２２中の不純物が横方向（基板１の主面に平行な方向）に拡散した影響を受けて、ＬＤＭＯＳＦＥＴのしきい値電圧Ｖthが上昇してしまう。
【００８１】
本発明者の検討によれば、本実施の形態とは異なり、素子分離領域９の形成前にｐ型打抜き層２２を形成した場合、その後の製造工程でのｐ型打抜き層２２中の不純物の横方向の拡散距離は、０．５μｍ程度である。このため、ｐ型打抜き層２２の不純物の拡散によるＬＤＭＯＳＦＥＴの特性の変化（例えばしきい値電圧の上昇）を防止するためには、ｐ型打抜き層２２中の不純物の拡散を考慮して、その拡散距離（０．５μｍ）の分だけＬＤＭＯＳＦＥＴから更に離れた位置にｐ型打抜き層２２用の溝を形成しなければならなくなり、半導体装置が大型化（大面積化）してしまう。
【００８２】
本実施の形態では、素子分離領域９、ゲート絶縁膜１３およびゲート電極形成用のｎ型多結晶シリコン膜１４を形成した後に、ｐ型打抜き層２２形成用の溝１６を形成してその溝１６にｐ型多結晶シリコン膜１７を埋め込む。このため、素子分離領域９形成工程中の熱処理、ゲート絶縁膜１３形成工程中の熱処理（熱酸化工程）およびｎ型多結晶シリコン膜１４や絶縁膜１５の成膜工程のような種々の高温工程（基板温度が高温となる工程）で、ｐ型打抜き層２２（ｐ型多結晶シリコン膜１７）中の不純物（例えばホウ素（Ｂ））が拡散するのを防止することができる。特に、素子分離領域９の形成後に、ｐ型多結晶シリコン膜１７を形成するので、熱処理温度が１０００℃程度と比較的高い素子分離領域９形成工程における溝５ａの内壁を酸化して酸化シリコン膜６を形成する熱酸化工程で、ｐ型打抜き層２２（ｐ型多結晶シリコン膜１７）中の不純物が拡散することはない。本実施の形態のように素子分離領域９、ゲート絶縁膜１３およびゲート電極形成用のｎ型多結晶シリコン膜１４を形成した後に、ｐ型打抜き層２２形成用の溝１６を形成してその溝１６にｐ型多結晶シリコン膜１７を埋め込んだ場合、ｐ型打抜き層２２（ｐ型多結晶シリコン膜１７）中の不純物の拡散は、種々のイオン注入工程後のアニール処理（不純物の活性化のためのアニール処理）だけとなるので、ｐ型打抜き層２２（ｐ型多結晶シリコン膜１７）中の不純物の横方向の拡散距離を抑制することができ、本発明者の実験によれば、ｐ型打抜き層２２（ｐ型多結晶シリコン膜１７）中の不純物の横方向の拡散距離を０．２μｍ程度以下に抑制することができる。ｐ型打抜き層２２（ｐ型多結晶シリコン膜１７）中の不純物の拡散距離が短いので、ＬＤＭＯＳＦＥＴ（ＭＩＳＦＥＴ）に比較的近い位置にｐ型打抜き層２２用の溝１６およびそこに埋め込まれたｐ型打抜き層２２を形成することができ、半導体装置を小型化（小面積化）することができる。このため、半導体装置のコスト（製造コスト）も低減できる。また、ｐ型打抜き層２２中の不純物の拡散を抑制できるので、ｐ型打抜き層２２中の不純物の拡散の影響によるＬＤＭＯＳＦＥＴ（ＭＩＳＦＥＴ）の特性の変動（例えばＬＤＭＯＳＦＥＴのしきい値電圧Ｖthの上昇）を抑制または防止することができる。例えば、図２３のグラフにおいて、しきい値電圧Ｖthが変動する位置、すなわち限界距離（しきい値電圧Ｖthを上昇させることなくｐ型打抜き層とゲート電極を近づかせることができる限界の距離）Ｌ0を、ｐ型打抜き層とゲート電極間の距離がより短い側（グラフの横軸のより左側）にシフトさせることができる。従って、ｐ型打抜き層２２とゲート電極２１とを近づけたときのＬＤＭＯＳＦＥＴのしきい値電圧Ｖthの上昇を抑制することができ、また、ＬＤＭＯＳＦＥＴのしきい値電圧Ｖthを上昇（変動）させることなくｐ型打抜き層２２とゲート電極２１をより近づかせることができる（限界距離Ｌ0をより短くすることができる）。このため、半導体装置の特性を向上させる（安定させる）ことができ、また、半導体装置の小型化が可能になる。
【００８３】
また、本実施の形態とは異なり、ＬＤＭＯＳＦＥＴにおいて、ｐ型打抜き層２２に対応する打抜き層をエピタキシャル層２に不純物をイオン注入することによって形成することも考えられるが、この場合、イオン注入によって形成したｐ型打抜き層は、単位面積当たりの寄生抵抗が大きいという欠点がある。本実施の形態では、高濃度の不純物をドープしたｐ型多結晶シリコン膜１７を溝１６の内部に埋め込むことにより、寄生抵抗の小さいｐ型打抜き層２２を形成することができる。
【００８４】
また、本実施の形態では、ゲート電極２１形成領域とｐ型打抜き層２２形成領域の絶縁膜１８上に同じフォトリソグラフィ工程でフォトレジストパターン２０を形成し、このフォトレジストパターン２０をエッチングマスクとしてドライエッチングを行うことにより、ゲート電極２１とｐ型打抜き層２２の加工を行う。ゲート電極２１とｐ型打抜き層２２の加工（パターニング）を同じフォトマスクで形成したフォトレジストパターン２０により同じ工程（ドライエッチング工程）で行うことができるので、製造工程数を低減でき、また、ゲート電極２１とｐ型打抜き層２２の位置合わせの精度を向上することができる。このため、ゲート電極２１とｐ型打抜き層２２との間の距離を設計値通りの値とすることができ、フォトマスクの合わせずれを考慮してゲート電極２１とｐ型打抜き層２２との間の距離を離す必要がなく、ゲート電極２１とｐ型打抜き層２２との間の距離を近づけることが可能になる。このため、半導体装置の小型化に有利となる。このため、半導体装置の低コスト化にも有利となる。
【００８５】
また、本実施の形態では、ｐ型打抜き層２２を形成するｐ型多結晶シリコン膜１７の上部はエピタキシャル層２の主面から突出しており、ゲート電極２１の側壁上にサイドウォールスペーサ２６を形成する工程で、このｐ型多結晶シリコン膜１７のエピタキシャル層２から突出する部分の側壁上にもサイドウォールスペーサ２６ａを形成することができる。このため、サリサイドプロセスを用いて、ゲート電極２１、ｎ型オフセットドレイン領域２７、ｎ+型ドレイン領域２８、ｎ+型ソース領域２９およびｐ型打抜き層２２を構成するｐ型多結晶シリコン膜１７の表面にシリサイド膜３１を形成したときに、ｎ+型ソース領域２９上のシリサイド膜３１と、ｐ型打抜き層２２を構成するｐ型多結晶シリコン膜１７上のシリサイド膜３１とを、サイドウォールスペーサ２６ａによって分離（絶縁）することができる。これにより、ｎ型の半導体領域であるｎ+型ソース領域２９とｐ型の半導体領域であるｐ型打抜き層２２とが同じシリサイド膜３１で連結されてコンタクト抵抗が上昇してしまうのを防止することができる。
【００８６】
また、本実施の形態とは異なり、ｎ+型ソース領域２９の上部とｐ型打抜き層２２の上部とに個別にコンタクトホールを形成してそれぞれプラグを埋込み、ｎ+型ソース領域２９上のプラグとｐ型打抜き層２２上のプラグとをソース電極３６で接続することも考えられるが、この場合、ｎ+型ソース領域２９とｐ型打抜き層２２との間は、２つのプラグとソース電極３６とで接続されるので、抵抗が増加し、電力ロスや半導体装置の動作の遅延などの点で不利となる。それに対して、本実施の形態では、ＬＤＭＯＳＦＥＴのソース（ｎ+型ソース領域２９）は、コンタクトホール３３ｂに埋め込まれたプラグ３４ｂ（すなわち同一のコンタクト層（プラグ））を介して、ｐ型打抜き層２２に電気的に接続されている。ｎ+型ソース領域２９とｐ型打抜き層２２との間は、プラグ３４ｂ（同一のコンタクト層（プラグ））により接続されるので、抵抗（ｎ+型ソース領域２９とｐ型打抜き層２２との間の抵抗）を低減できる。このため、例えば電力ロスを減少させることができ、半導体装置の動作の遅延なども防止できる。従って、半導体装置の性能を向上させることができる。
【００８７】
また、本実施の形態では、プラグ３４ｂとｎ+型ソース領域２９（上のシリサイド膜３１）とのコンタクト部（接続部）と、プラグ３４ｂとｐ型打抜き層２２（上のシリサイド膜３１）とのコンタクト部（接続部）とは、サイドウォールスペーサ２６によって分離（絶縁）されている。このため、ｎ型の半導体領域であるｎ+型ソース領域２９とｐ型の半導体領域であるｐ型打抜き層２２とが連続的にプラグ３４ｂに接続されてコンタクト抵抗が上昇してしまう（バッティングコンタクトが生じてしまう）のを防止することができる。従って、半導体装置の性能を向上させることができる。
【００８８】
また、本実施の形態とは異なり、ｎ+型ソース領域２９の上部とｐ型打抜き層２２の上部とに個別にコンタクトホールを形成してそれぞれプラグを埋込み、ｎ+型ソース領域２９上のプラグとｐ型打抜き層２２上のプラグとをソース電極３６で接続することも考えられるが、この場合、コンタクトホールの目外れを防止するために、ｐ型打抜き層２２の幅（ゲート電極２１の延在方向に垂直な方向の幅）を比較的大きくする必要があるが、これは半導体装置の小型化には不利に働く。それに対して、本実施の形態では、各コンタクトホール３３ｂを、ｐ型打抜き層２２を横切る（またぐ）ように、ｎ+型ソース領域２９から隣のセルのｎ+型ソース領域２９まで形成しているので、コンタクトホール３３ｂの形成位置が多少ずれたとしても、コンタクトホール３３ｂの底部では、ｐ型打抜き層２２（上のシリサイド膜３１）を確実に露出することができる。このため、ｐ型打抜き層２２の幅（ゲート電極２１の延在方向に垂直な方向の幅）を小さくしたとしても、コンタクトホール３３ｂの底部でｐ型打抜き層２２（上のシリサイド膜３１）を確実に露出させ、プラグ３４ｂとｐ型打抜き層２２（上のシリサイド膜３１）とを確実に接続させることができる。このため、半導体装置の小型化が可能になる。
【００８９】
（実施の形態２）
図２４および図２５は、本発明の他の実施の形態である半導体装置の要部平面図および要部断面図である。図２４は、上記実施の形態１の図１９にほぼ対応する領域の平面図が示されている。図２５は上記実施の形態１の図２１に対応する工程段階の断面図に対応する。
【００９０】
図２４および図２５に示されるように、本実施の形態では、ｐ型打抜き層２２形成用の溝１６を複数設け、各溝１６にｐ型多結晶シリコン膜１７を埋め込んでｐ型打抜き層２２を形成している。各溝１６はゲート電極２１の延在方向に平行な方向に延在し、複数（ここでは２つの）の溝１６がゲート電極２１の延在方向に垂直（略垂直）な方向に並んで配置されている。
【００９１】
コンタクトホール３３ｂは、ｎ+型ソース領域２９から、ゲート電極２１に対して遠ざかる方向に、複数の溝１６に埋め込まれたｐ型多結晶シリコン膜１７からなるｐ型打抜き層２２を横切るように（隣のセルのｎ+型ソース領域２９まで）延在している。コンタクトホール３３ｂの底部で露出するｎ+型ソース領域２９（上のシリサイド膜３１）と、複数の溝１６に埋め込まれたｐ型多結晶シリコン膜１７からなるｐ型打抜き層２２（上のシリサイド膜３１）とは、コンタクトホール３３ｂに埋め込まれたプラグ３４ｂに電気的に接続される。他の構成は上記実施の形態１と同様であるので、ここではその説明は省略する。
【００９２】
ｐ型打抜き層２２の抵抗（コンタクト抵抗）を低減するためにｐ型打抜き層２２形成用の溝１６の幅（溝１６の延在方向に垂直な方向の幅）を大きくし過ぎると、ｐ型多結晶シリコン膜１７を形成したときのｐ型多結晶シリコン膜１７による溝１６の埋込み性が低下する可能性があるが、本実施の形態では、溝１６を複数形成したことにより、各溝１６の幅を相対的に小さくすることができ、ｐ型多結晶シリコン膜１７を形成したときのｐ型多結晶シリコン膜１７による溝１６の埋込み性を向上することができる。また、ｐ型打抜き層２２の抵抗（コンタクト抵抗）を低減することもできる。
【００９３】
（実施の形態３）
図２６〜図３４は、本発明の他の実施の形態である半導体装置の製造工程中の要部断面図であり、上記実施の形態１における図２〜図１８、図２０、図２１とは異なる領域（抵抗素子形成領域）の断面が示されている。
【００９４】
本実施の形態では、ゲート電極２１を形成する工程と同じ工程で、抵抗素子を形成する。素子分離領域９とＬＤＭＯＳＦＥＴの形成工程は上記実施に形態１と同様であるのでここではその説明は省略し、抵抗素子の形成工程について説明する。
【００９５】
上記実施の形態１でエピタキシャル層２上にゲート絶縁膜１３およびｎ型多結晶シリコン膜１４を形成した際に、図２６に示されるように、抵抗素子形成領域でもエピタキシャル層２上に絶縁膜１３ａ（ゲート絶縁膜１３に対応）およびｎ型多結晶シリコン膜１４が形成される。それから、抵抗素子形成領域以外の領域のｎ型多結晶シリコン膜１４をフォトレジスト膜（図示せず）で覆い、抵抗素子形成領域のｎ型多結晶シリコン膜１４に不純物をイオン注入して、抵抗素子形成領域のｎ型多結晶シリコン膜１４の抵抗率を所定の値に調整する。次に、上記実施の形態１でｎ型多結晶シリコン膜１４上に絶縁膜１５を形成した際（図８の工程に対応）に、図２７に示されるように、抵抗素子形成領域でもｎ型多結晶シリコン膜１４上に絶縁膜１５が形成される。
【００９６】
次に、上記実施の形態１で溝１６を形成し、溝１６を埋めるようにｐ型多結晶シリコン膜１７を形成した際（図１０の工程に対応）に、図２８に示されるように、抵抗素子形成領域でも絶縁膜１５上にｐ型多結晶シリコン膜１７が形成される。
【００９７】
次に、上記実施の形態１でｐ型多結晶シリコン膜１７をエッチバックした際（図１１の工程に対応）に、図２９に示されるように、抵抗素子形成領域でもｐ型多結晶シリコン膜１７が除去される。
【００９８】
次に、上記実施の形態１で絶縁膜１５を除去した際（図１２の工程に対応）に、図３０に示されるように、抵抗素子形成領域でも絶縁膜１５が除去される。
【００９９】
次に、上記実施の形態１で絶縁膜１８を形成した際（図１３の工程に対応）に、図３１に示されるように、抵抗素子形成領域でもｎ型多結晶シリコン膜１４上に絶縁膜１８が形成され、上記実施の形態１でフォトレジストパターン２０を形成した際に、抵抗素子形成領域のｎ型多結晶シリコン膜１４上の絶縁膜１８上にもフォトレジストパターン２０が形成される。
【０１００】
次に、上記実施の形態１でフォトレジストパターン２０をエッチングマスクにして絶縁膜１８およびｎ型多結晶シリコン膜１４をドライエッチングしてゲート電極２１をパターニングした際（図１４の工程に対応）に、図３２に示されるように、抵抗素子形成領域でも、フォトレジストパターン２０をエッチングマスクにして絶縁膜１８およびｎ型多結晶シリコン膜１４をドライエッチングして抵抗素子６１が形成される。抵抗素子６１は、パターニングされたｎ型多結晶シリコン膜１４からなる。従って、本実施の形態では、ｎ型多結晶シリコン膜１４は、ゲート電極２１および抵抗素子６１形成用の導電体膜である。
【０１０１】
次に、上記実施の形態１でサイドウォールスペーサ２６，２６ａを形成した際（図１５の工程に対応）に、図３３に示されるように、抵抗素子６１の側壁にもサイドウォールスペーサ（側壁絶縁膜、側壁スペーサ）２６ｂが形成される。
【０１０２】
次に、上記実施の形態１でシリサイド膜３１を形成した際（図１６の工程に対応）に、図３４に示されるように、抵抗素子６１の両端部の上部にもシリサイド膜３１が形成される。なお、シリサイド膜３１形成のための金属膜（例えばコバルト膜）を堆積する前に、抵抗素子６１の上面のうち両端部以外の領域をフォトレジスト膜などで覆っておくことで、抵抗素子６１は両端部の上部にだけシリサイド膜３１を形成し、抵抗素子６１のそれ以外の領域にシリサイド膜３１が形成されないようにすることができる。
【０１０３】
このようにして、抵抗素子６１を形成することができる。本実施の形態では、ゲート電極２１および抵抗素子６１形成用の導電体膜として、同層のｎ型多結晶シリコン膜１４を用い、同じ工程でｎ型多結晶シリコン膜１４をパターニングしてゲート電極２１および抵抗素子６１を形成する。ＬＤＭＯＳＦＥＴの形成工程と同じ工程で抵抗素子６１を形成できるので、半導体装置の製造工程数を低減し、半導体装置の製造コストを低減することができる。
【０１０４】
（実施の形態４）
図３５〜図３８は、本発明の他の実施の形態である半導体装置の製造工程中の要部断面図であり、上記実施の形態１における図７〜図１８、図２０および図２１と同じ領域（ＬＤＭＯＳＦＥＴ形成領域）の断面が示されている。図１２までの製造工程は上記実施の形態１と同様であるので、ここではその説明は省略し、図１２に続く製造工程について説明する。
【０１０５】
上記実施の形態１と同様にして図１２に示される構造が得られた後、本実施の形態では、図３５に示されるように、基板１（ｎ型多結晶シリコン膜１４およびｐ型多結晶シリコン膜１７）上に、例えばＣＶＤ法などを用いてタングステンシリサイド（ＷＳｉX）膜のような金属シリサイド膜７１を形成する。それから、金属シリサイド膜７１上に、上記実施の形態１と同様にして絶縁膜１８を堆積する。
【０１０６】
次に、上記実施の形態１と同様にして、絶縁膜１８上にフォトレジストパターン２０を形成し、このフォトレジストパターン２０をエッチングマスクにして、図３６に示されるように、絶縁膜１８、金属シリサイド膜７１およびｎ型多結晶シリコン膜１４をドライエッチングして、ＬＤＭＯＳＦＥＴのゲート電極２１ａを形成する。本実施の形態では、ｐ型ウエル１２の表面にゲート絶縁膜１３を介して形成されたゲート電極２１ａは、パターニングされたｎ型多結晶シリコン膜１４および金属シリサイド膜７１により形成される。
【０１０７】
ｐ型打抜き層形成領域（溝１６に埋め込まれたｐ型多結晶シリコン膜１７に対応する領域）はフォトレジストパターン２０によって覆われていたので、ゲート電極２１のパターニング（ドライエッチング）後に、ｐ型多結晶シリコン膜１７およびその上部の金属シリサイド膜７１は、絶縁膜１８とともに残存する。これにより、溝１６の内部に埋め込まれたｐ型多結晶シリコン膜１７およびその上部の金属シリサイド膜７１からなるｐ型打抜き層２２ａが形成される。ｐ型打抜き層２２ａを構成するｐ型多結晶シリコン膜１７の上部と金属シリサイド膜７１とは、エピタキシャル層２の主面（上面）から突出している。
【０１０８】
次に、図３７に示されるように、上記実施の形態１と同様にして、ｎ-型オフセットドレイン領域２３、ｎ-型ソース領域２４、ｐ型ハロー領域２５、サイドウォールスペーサ２６，２６ａ、ｎ型オフセットドレイン領域２７、ｎ+型ドレイン領域２８およびｎ+型ソース領域２９を形成する。
【０１０９】
本実施の形態では、ゲート電極２１ａおよびｐ型打抜き層２２ａの上部に金属シリサイド膜７１を形成しているので、上記実施の形態１のようなサリサイドプロセスを用いたシリサイド膜３１の形成を省略することができる。ｐ型打抜き層２２ａ（ｐ型多結晶シリコン膜１７）およびゲート電極２１の上部の金属シリサイド膜７１は、同種の金属シリサイド（ここではタングステンシリサイド）からなる。ＬＤＭＯＳＦＥＴのゲート電極２１ａの上部を金属シリサイド膜７１にしたときに、ゲート電極２１ａと同じ工程で、ｐ型打抜き層２２ａ（ｐ型多結晶シリコン膜１７）の上部に金属シリサイド膜７１を形成できるので、製造工程数を増加することなく、ｐ型打抜き層２２ａのコンタクト抵抗を低減することができる。
【０１１０】
その後の製造工程は上記実施の形態１と同様である。すなわち、図３８に示されるように、上記実施の形態１と同様にして、基板１上に窒化シリコン膜３２ａおよび酸化シリコン膜３２ｂを形成し、酸化シリコン膜３２ｂおよび窒化シリコン膜３２ａにコンタクトホール３３ａ，３３ｂを形成し、コンタクトホール３３ａ，３３ｂを埋め込むプラグ３４ａ，３４ｂを形成し、プラグ３４ａ，３４ｂに接続するドレイン電極３５およびソース電極３６を形成し、更に絶縁膜３７、スルーホール３８、プラグ３０、配線４０、表面保護膜４１および裏面電極４２を形成する。
【０１１１】
本実施の形態でも、上記実施の形態１とほぼ同様の効果を得ることができる。
【０１１２】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０１１３】
本発明は、携帯電話用の高周波電力増幅器などに用いるＬＤＭＯＳＦＥＴに適用して好適なものである。
【図面の簡単な説明】
【０１１４】
【図１】本発明の一実施の形態である半導体装置の回路ブロック図である。
【図２】本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。
【図３】図２に続く半導体装置の製造工程中における要部断面図である。
【図４】図３に続く半導体装置の製造工程中における要部断面図である。
【図５】図４に続く半導体装置の製造工程中における要部断面図である。
【図６】図５に続く半導体装置の製造工程中における要部断面図である。
【図７】図６に続く半導体装置の製造工程中における要部断面図である。
【図８】図７に続く半導体装置の製造工程中における要部断面図である。
【図９】図８に続く半導体装置の製造工程中における要部断面図である。
【図１０】図９に続く半導体装置の製造工程中における要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中における要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中における要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中における要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中における要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中における要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中における要部断面図である。
【図１７】図１６に続く半導体装置の製造工程中における要部断面図である。
【図１８】図１７に続く半導体装置の製造工程中における要部断面図である。
【図１９】本発明の一実施の形態である半導体装置の製造工程中の要部平面図である。
【図２０】図１８に続く半導体装置の製造工程中における要部断面図である。
【図２１】図１９に続く半導体装置の製造工程中における要部断面図である。
【図２２】本発明の一実施の形態であるＬＤＭＯＳＦＥＴを用いた増幅回路を有する半導体チップが搭載されたＲＦパワーモジュールの概略斜視図である。
【図２３】ｐ型打抜き層とゲート電極との間の距離と、ＬＤＭＯＳＦＥＴのしきい値電圧との相関の一例を示すグラフである。
【図２４】本発明の他の実施の形態である半導体装置の要部平面図である。
【図２５】本発明の他の実施の形態である半導体装置の要部断面図である。
【図２６】本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。
【図２７】図２６に続く半導体装置の製造工程中における要部断面図である。
【図２８】図２７に続く半導体装置の製造工程中における要部断面図である。
【図２９】図２８に続く半導体装置の製造工程中における要部断面図である。
【図３０】図２９に続く半導体装置の製造工程中における要部断面図である。
【図３１】図３０に続く半導体装置の製造工程中における要部断面図である。
【図３２】図３１に続く半導体装置の製造工程中における要部断面図である。
【図３３】図３２に続く半導体装置の製造工程中における要部断面図である。
【図３４】図３３に続く半導体装置の製造工程中における要部断面図である。
【図３５】本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。
【図３６】図３５に続く半導体装置の製造工程中における要部断面図である。
【図３７】図３６に続く半導体装置の製造工程中における要部断面図である。
【図３８】図３７に続く半導体装置の製造工程中における要部断面図である。
【符号の説明】
【０１１５】
１Ａ  半導体チップ
１  基板（半導体基板）
２  エピタキシャル層
３  酸化シリコン膜
４  窒化シリコン膜
５  素子分離溝
５ａ  溝
６  酸化シリコン膜
７  酸化シリコン膜
９  素子分離領域
１１  酸化シリコン膜
１２  ｐ型ウエル
１３  ゲート絶縁膜
１３ａ  絶縁膜
１４  ｎ型多結晶シリコン膜
１５  絶縁膜
１６  溝
１７  ｐ型多結晶シリコン膜
１８  絶縁膜
２０  フォトレジストパターン
２１  ゲート電極
２２  ｐ型打抜き層
２３  ｎ-型オフセットドレイン領域
２４  ｎ-型ソース領域
２５  ｐ型ハロー領域
２６  サイドウォールスペーサ
２６ａ  サイドウォールスペーサ
２６ｂ  サイドウォールスペーサ
２７  ｎ型オフセットドレイン領域
２８  ｎ+型ドレイン領域
２９  ｎ+型ソース領域
３１  シリサイド膜
３２ａ  窒化シリコン膜
３２ｂ  酸化シリコン膜
３３ａ  コンタクトホール
３３ｂ  コンタクトホール
３４ａ  プラグ
３４ｂ  プラグ
３５  ドレイン電極
３６  ソース電極
３７  絶縁膜
３８  スルーホール
３９  プラグ
４０  配線
４１  表面保護膜
４２  裏面電極
５０  モジュール基板
５１  Ａｕワイヤ
５２  伝送線路
５３  コンデンサ
５４  電極
５５  サーマルビア
５６  ＧＮＤ電極
５７  モールド樹脂
６１  抵抗素子
７１  金属シリサイド膜
１０２Ａ、１０２Ｂ  電力増幅回路
１０２Ａ１〜１０２Ａ３、１０２Ｂ１〜１０２Ｂ３  増幅段
１０２ＡＭ１〜１０２ＡＭ３、１０２ＢＭ１〜１０２ＢＭ３  整合回路
１０３  周辺回路
１０３Ａ  制御回路
１０３Ｂ  バイアス回路
１０３Ａ１  電源制御回路
１０３Ａ２  バイアス電圧生成回路
１０４ａ、１０４ｂ  入力端子
１０５ａ、１０５ｂ  出力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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