(57)【要約】    【課題】  マルチプロセッサモジュールの小型・高速化を図ること。    【解決手段】  本発明では、同一基板上に第１及び第２のプロセッサチップを実装したマルチプロセッサモジュールにおいて、前記第１及び第２のプロセッサチップを同一構造とするとともに、各プロセッサチップの１辺にプロセッサチップ間での入出力を行う入出力ポートを集中して配置し、その１辺同士を対向させた状態で前記第１及び第２のプロセッサチップを前記基板上に実装した。特に、前記入出力ポートを、バスアービターを接続したメインバスと、このメインバスと共有メモリを介して接続したサブバスとから構成し、前記第１のプロセッサチップのメインバスと前記第２のプロセッサチップのサブバスとを接続した。【選択図】      図２
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【特許請求の範囲】
【請求項１】
同一基板上に第１及び第２のプロセッサチップを実装したマルチプロセッサモジュールにおいて、
前記第１及び第２のプロセッサチップを同一構造とするとともに、各プロセッサチップの１辺にプロセッサチップ間での入出力を行う入出力ポートを集中して配置し、この入出力ポート同士を対向させた状態で前記第１及び第２のプロセッサチップを前記基板上に実装したことを特徴とするマルチプロセッサモジュール。
【請求項２】
前記入出力ポートを、バスアービターを接続したメインバスと、このメインバスと共有メモリを介して接続したサブバスとから構成し、前記第１のプロセッサチップのメインバスと前記第２のプロセッサチップのサブバスとを接続したことを特徴とする請求項１に記載のマルチプロセッサモジュール。
【請求項３】
前記入出力ポートは、入力パット部と出力パット部とを境界線を挟んで両側にそれぞれ配置したことを特徴とする請求項１又は請求項２に記載のマルチプロセッサモジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、同一基板上に複数のプロセッサチップを実装したマルチプロセッサモジュールに関するものである。
【背景技術】
【０００２】
近年の電子機器の小型・高速・高性能化の要求に伴って、複数のプロセッサチップを同時に駆動することによって大量のデータを短時間で処理できるようしたマルチプロセッサモジュールが開発されている。
【０００３】
このマルチプロセッサモジュールは、同一基板上に複数のプロセッサチップを実装した構造となっている。
【０００４】
そして、従来のマルチプロセッサモジュールでは、単体のプロセッサとして既に開発されていた複数種類のプロセッサチップを組合わせて使用することで、マルチプロセッサモジュールに要求された仕様を満たすように設計されていた。
【特許文献１】特開平５−２５０３１５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところが、既存のプロセッサチップにおいては、入出力ポートの位置が各プロセッサチップごとに異なっており、しかも、各プロセッサチップ内で入出力ポートが分散されて配置されているために、従来のマルチプロセッサモジュールのように既存のプロセッサチップを組合わせて使用すると、それぞれのプロセッサチップの入出力ポート同士を接続する配線の長さが長くなってしまい、これにより、マルチプロセッサモジュールを小型化、高速化することが困難となるおそれがあった。
【０００６】
特に、プロセッサチップ同士を接続する入出力ポートとしてプロセッサチップの内部に設けられたバスを利用した場合には、各プロセッサチップの内部バスにバスアービターが接続されているために、バス同士を直接接続することによってお互いのバスアービター同士が干渉してしまい、バスが独立して動作できないために、転送効率が下がってパフォーマンスが下がるおそれがあった。
【課題を解決するための手段】
【０００７】
そこで、請求項１に係る本発明では、同一基板上に第１及び第２のプロセッサチップを実装したマルチプロセッサモジュールにおいて、前記第１及び第２のプロセッサチップを同一構造とするとともに、各プロセッサチップの１辺にプロセッサチップ間での入出力を行う入出力ポートを集中して配置し、この入出力ポート同士を対向させた状態で前記第１及び第２のプロセッサチップを前記基板上に実装することにした。
【０００８】
また、請求項２に係る本発明では、前記請求項１に係る本発明において、前記入出力ポートを、バスアービターを接続したメインバスと、このメインバスと共有メモリを介して接続したサブバスとから構成し、前記第１のプロセッサチップのメインバスと前記第２のプロセッサチップのサブバスとを接続することにした。
【０００９】
また、請求項３に係る本発明では、前記請求項１又は請求項２に係る本発明において、前記入出力ポートは、入力パット部と出力パット部とを境界線を挟んで両側にそれぞれ配置することにした。
【発明の効果】
【００１０】
そして、本発明では、以下に記載する効果を奏する。
【００１１】
すなわち、請求項１に係る本発明では、同一基板上に第１及び第２のプロセッサチップを実装したマルチプロセッサモジュールにおいて、第１及び第２のプロセッサチップを同一構造とするとともに、各プロセッサチップの１辺にプロセッサチップ間での入出力を行う入出力ポートを集中して配置し、この入出力ポート同士を対向させた状態で第１及び第２のプロセッサチップを基板上に実装することにしているために、プロセッサチップの入出力ポート同士を接続する配線の長さを短くすることができ、配線抵抗や配線容量の影響を少なくすることができてプロセッサモジュールの高速化を図ることができるとともに、プロセッサチップの実装密度を向上させることができてプロセッサモジュールの小型化を図ることができる。
【００１２】
また、プロセッサチップを同一構造とすることで、プロセッサチップの開発や製造に要する時間や労力や費用を低減することができる。
【００１３】
また、請求項２に係る本発明では、入出力ポートを、バスアービターを接続したメインバスと、このメインバスと共有メモリを介して接続したサブバスとから構成し、第１のプロセッサチップのメインバスと第２のプロセッサチップのサブバスとを接続することにしているために、各プロセッサチップに設けたバスアービター同士の干渉を未然に防止することができ、バスが独立して動作できるために、転送効率が上がってパフォーマンスを向上させることができる。
【００１４】
また、請求項３に係る本発明では、入力パット部と出力パット部とを境界線を挟んで両側にそれぞれ配置することにしているために、第１のプロセッサチップと第２のプロセッサチップとを回転対称な位置関係で基板上に配置することで、入出力ポート同士の配線を直線で形成でき、配線長を最短にすることができる。
【発明を実施するための最良の形態】
【００１５】
本発明に係るマルチプロセッサモジュールは、同一の基板上に同一の構造を有する第１及び第２のプロセッサチップを実装したものである。
【００１６】
これらの同一構造の第１及び第２のプロセッサチップは、４辺のうちの１辺に第１のプロセッサチップと第２のプロセッサチップとの間での入出力を行う入出力ポートを集中して配置している。
【００１７】
この入出力ポートは、バス使用時の調停を行うバスアービターを接続したメインバスと、このメインバスと共有メモリを介して接続したサブバスとから構成している。
【００１８】
そして、本発明に係るマルチプロセッサモジュールでは、入出力ポートを配置した１辺同士を対向させた状態で第１及び第２のプロセッサチップを基板上に実装し、しかも、第１のプロセッサチップのメインバスと第２のプロセッサチップのサブバスとを接続するとともに、第１のプロセッサチップのサブバスと第２のプロセッサチップのメインバスとを接続している。
【００１９】
このように、本発明に係るマルチプロセッサモジュールでは、各プロセッサチップの１辺に入出力ポートを集中配置するとともに、この入出力ポート同士を対向させた状態で同一の基板上に実装しているために、プロセッサチップの入出力ポート同士を接続する配線の長さを短くすることができる。
【００２０】
これにより、プロセッサチップの入出力ポート同士で相互にデータを転送するときに、配線抵抗や配線容量の影響を少なくすることができ、データの転送速度を向上させることができるので、プロセッサモジュールの高速化を図ることができる。
【００２１】
また、配線長が短くなることによって基板上にプロセッサ同士を近接させた状態で実装することができるので、プロセッサチップの実装密度を向上させることができ、プロセッサモジュールの小型化を図ることができる。
【００２２】
また、プロセッサチップを同一の構造としているために、複数種類のプロセッサチップを開発・製造する必要がなくなり、プロセッサチップの開発や製造に要する時間や労力や費用を低減することができる。
【００２３】
特に、入出力ポートを、バスアービターを接続したメインバスと、このメインバスと共有メモリを介して接続したサブバスとから構成し、第１のプロセッサのメインバスと第２のプロセッサのサブバスとを接続した場合には、各プロセッサチップに設けたバスアービター同士の干渉を未然に防止することができ、マルチプロセッサモジュールを良好に動作させることができる。
【００２４】
また、入力パット部と出力パット部とを境界線を挟んで両側にそれぞれ配置した場合には、第１のプロセッサチップと第２のプロセッサチップとを回転対称な位置関係で基板上に配置することで、入出力ポート同士の配線を直線で形成でき、配線長を最短にすることができる。
【００２５】
以下に、本発明に係るマルチプロセッサモジュールの具体的な構成について図面を参照しながら説明する。
【００２６】
本発明に係るマルチプロセッサモジュール１は、図１に示すように、同一の半導体基板２の上部に同一の構造を有した第１のプロセッサチップ３と第２のプロセッサチップ４とを実装し、半導体基板２に形成した配線を用いて第１のプロセッサチップ３と第２のプロセッサチップ４とを接続している。
【００２７】
第１及び第２のプロセッサチップ3,4は、図２に示すように、内部にプロセッサ５を形成し、このプロセッサ５にメインバス６を接続し、このメインバス６にはバスアービター７を接続している。
【００２８】
また、第１及び第２のプロセッサチップ3,4は、プロセッサ５に第１のペリフェラル８をメインバス６を介して接続するとともに、プロセッサ５に第２のペリフェラル９をメインバス６とブリッジ10と内部バス11とを介して接続している。
【００２９】
さらに、第１及び第２のプロセッサチップ3,4は、メインバス６にバススレーブとして機能する２ポートの共有メモリ12の一方のポートを接続するとともに、この共有メモリ12の他方のポートにサブバス13を接続している。
【００３０】
しかも、第１及び第２のプロセッサチップ3,4は、４辺のうちの１辺の一方側（図２の上側）にメインバス６のポートを形成する一方、同じ辺の他方側（図２の下側）にサブバス13のポートを形成しており、これによって、メインバス６のポートとサブバス13のポートとからなる入出力ポート14を４辺のうちの１辺に集中的に配置し、その入出力ポート14を形成した１辺同士を対向させた状態で半導体基板２の上部に実装している。
【００３１】
そして、マルチプロセッサモジュール１は、第１のプロセッサチップ３のメインバス６のポートと第２のプロセッサチップ４のサブバス13のポートとを半導体基板２に形成したバス配線15を介して接続するとともに、第１のプロセッサチップ３のサブバス13のポートと第２のプロセッサチップ４のメインバス６のポートとを半導体基板２に形成したバス配線16を介して接続している。
【００３２】
上記構成のマルチプロセッサモジュール１は、次のようにして第１のプロセッサチップ３と第２のプロセッサチップ４との間でデータの通信を行う。なお、第１のプロセッサチップ３と第２のプロセッサチップ４との間でのデータの通信方法は、当然のことながら以下の方法に限定されるものではない。
【００３３】
まず、第１のプロセッサチップ３は、プロセッサ５からメインバス６を介して共有メモリ12にデータを書込む。このときは、第１のプロセッサチップ３に設けたバスアービター７によってバスの使用が調停される。
【００３４】
次に、第１のプロセッサチップ３は、第２のプロセッサチップ４に対して割込み信号を送信する。
【００３５】
次に、割込み信号を受けた第２のプロセッサチップ４は、プロセッサ５に第１のプロセッサチップ３の共有メモリ12から第２のプロセッサチップ４のメインバス６とバス配線16と第１のプロセッサチップ３のサブバス13を介して読出す。このときは、第２のプロセッサチップ４に設けたバスアービター７によってバスの使用が調停される。
【００３６】
次に、第２のプロセッサチップ４は、第１のプロセッサチップ３に対して割込み信号を送信する。
【００３７】
このように、上記したマルチプロセッサモジュール１では、各プロセッサチップ3,4にバスアービター７を接続したメインバス６とバスアービター７を接続していないサブバス13とを設けるとともに、これらのメインバス６とサブバス13とを共有メモリ12を介して接続しており、一方のプロセッサチップ３のメインバス６と他方のプロセッサチップ４のサブバス13とを相互に接続しているために、データ通信時にバスの競合が発生することがなく、円滑にデータ通信を行えるようになっている。
【００３８】
本発明に係るマルチプロセッサモジュール１は、図２に示した上記構成のものに限られず、図３に示したマルチプロセッサモジュール17のように、複数個のプロセッサチップ18を直列的に接続してもよく、また、図４に示したマルチプロセッサモジュール19のように、１個のプロセッサチップ20に複数個のプロセッサチップ21を並列的に接続してもよい。なお、図３及び図４では、図２に示したマルチプロセッサモジュールと同様の機能を有するものには同一の符号を付している。
【００３９】
また、図５に示すように、境界線Ｌの一方側にメインバス６の入力パット部6i-1,6i-2,6i-3とサブバス13の入力パット部13i-1,13i-2,13i-3とを配置し、境界線Ｌの他方側にメインバス６の出力パット部6o-1,6o-2,6o-3とサブバス13の出力パット部13o-1,13o-2,13o-3とを配置することによって、入力パット部6i-1,6i-2,6i-3,13i-1,13i-2,13i-3と出力パット部6o-1,6o-2,6o-3,13o-1,13o-2,13o-3とを境界線Ｌを挟んで両側にそれぞれ配置することもできる。この場合には、第１のプロセッサチップ３と第２のプロセッサチップ４とを回転対称な位置関係で基板上に配置することで、入出力ポート同士の配線を直線で形成でき、配線長を最短にすることができる。
【図面の簡単な説明】
【００４０】
【図１】本発明に係るマルチプロセッサモジュールの外観を示す斜視図。
【図２】マルチプロセッサモジュールを示すブロック図。
【図３】他のマルチプロセッサモジュールを示すブロック図。
【図４】他のマルチプロセッサモジュールを示すブロック図。
【図５】他のマルチプロセッサモジュールを示す説明図。
【符号の説明】
【００４１】
１  マルチプロセッサモジュール
２  半導体基板
３  第１のプロセッサチップ
４  第２のプロセッサチップ
５  プロセッサ
６  メインバス
７  バスアービター
12  共有メモリ
13  サブバス
14  入出力ポート
【図１】
2005276033.tif 000003
【図２】
2005276033.tif 000004
【図３】
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【図４】
2005276033.tif 000006
【図５】
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