(57)【要約】【課題】複数のメモリブロックを有する多層配線構造の半導体装置を小型化する。【解決手段】半導体装置は、情報を記憶するメモリセルを有するメモリセル領域と、論理回路を有するロジックセル領域とを有する。メモリセル領域上に、第１〜第４Ａｌ配線２６，２９，３２，３５を形成する。第４Ａｌ配線３５上に層間絶縁膜３６を介してシールド用の導電層である第５Ａｌ層３８を形成する。この第５Ａｌ層３８上に、第６と第７Ａｌ配線４１，４４を形成する。【選択図】        図１
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【特許請求の範囲】
【請求項１】
情報を記憶するメモリセルを有するメモリセル領域と、
前記メモリセル領域上に第１層間絶縁膜を介して形成された第１配線と、
前記第１配線上に第２層間絶縁膜を介して形成されたシールド用の導電層と、
前記導電層上に第３層間絶縁膜を介して形成された第２配線と、
を備えた、半導体装置。
【請求項２】
前記導電層の厚みを、前記第１および第２配線の厚みより大きく、前記第１および第２配線の厚みの１．５倍以下とした、請求項１に記載の半導体装置。
【請求項３】
前記導電層を、前記第１および第２配線よりも誘電率または電気伝導度の高い材料で構成した、請求項１に記載の半導体装置。
【請求項４】
前記第１あるいは第２配線の少なくとも一部をヒューズとして使用した、請求項１から請求項３のいずれかに記載の半導体装置。
【請求項５】
情報を記憶するメモリセルを有するメモリセル領域と、
前記メモリセル領域上に複数の第１層間絶縁膜を介して積層された複数の下層金属配線と、
前記下層金属配線上に第２層間絶縁膜を介して形成されたシールド用の金属層と、
前記導電層上に複数の第３層間絶縁膜を介して積層された複数の上層金属配線とを備え、
前記下層金属配線は、第１電源線、第１ヒューズおよびビット線を含み、
前記上層金属配線は、第２電源線、接地線および第２ヒューズを含む、半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に、多層配線構造を有する半導体装置に関する。
【０００２】
【従来の技術】
従来から、複数のメモリブロックを有する多層配線構造の半導体装置は存在する。このような半導体装置では、通常、配線間の干渉や、配線と下地との干渉によって信号に乱れが生じることを回避するために、メモリブロック間に配線やヒューズを配置するようにしている。
【０００３】
他方、データの記憶を行う各メモリコア内にそれぞれ個別にヒューズを配置する例が、たとえば特開平１０−２８３７９６号公報に記載されている。
【０００４】
【特許文献１】
特開平１０−２８３７９６号公報
【０００５】
【発明が解決しようとする課題】
しかし、メモリブロック間に配線やヒューズを配置すると、配線やヒューズの形成のための領域を確保することが必要となり、半導体装置（チップ）の小型化が困難となるという問題があった。
【０００６】
それに対し、特開平１０−２８３７９６号公報に記載の半導体装置では、各メモリコア内にヒューズを配置しているので、各メモリコア間にヒューズを配置するための領域を確保する必要はない。しかし、特開平１０−２８３７９６号公報に記載の半導体装置は多層配線構造を有するものではないので、多層配線構造を有する半導体装置において各メモリコア内にヒューズを配置するための工夫は、上記文献には記載されていない。
【０００７】
本発明は、上記のような課題を解決するためになされたものであり、複数のメモリブロックを有する多層配線構造の半導体装置を小型化することを目的とする。
【０００８】
【課題を解決するための手段】
本発明に係る半導体装置は、情報を記憶するメモリセルを有するメモリセル領域と、該メモリセル領域上に第１層間絶縁膜を介して形成された第１配線と、第１配線上に第２層間絶縁膜を介して形成されたシールド用の導電層と、該導電層上に第３層間絶縁膜を介して形成された第２配線とを備える。なお、第１と第２配線の少なくとも一方を複数の配線で構成してもよく、第１と第３層間絶縁膜の少なくとも一方を複数の絶縁膜で構成するようにしてもよい。
【０００９】
【発明の実施の形態】
以下、図１および図２を用いて、本発明の実施の形態について説明する。
【００１０】
本発明の１つの実施の形態における半導体装置（チップ）は、多層配線構造を有し、情報を記憶するメモリセルを有するメモリブロックと、論理回路（周辺回路）が形成されるロジックブロック（周辺回路ブロック）とを備える。本実施の形態の思想は、ＤＶＤ（Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ）デコーダに有用である。
【００１１】
メモリブロックでは、メモリセル領域上に層間絶縁膜を介して複数の下層配線（第１配線）を形成し、ロジックブロックでは、ロジックセル領域上に層間絶縁膜を介して複数の下層配線を形成している。下層配線としては、たとえばＡｌ、Ａｌ合金、Ｃｕなどで構成される金属配線を使用可能である。また該下層配線を、たとえばビット線、電源線、ヒューズとして使用することが考えられる。
【００１２】
上記の下層配線上に層間絶縁膜を介してシールド用の導電層を形成する。該シールド用の導電層は、メモリブロックでは、メモリセル領域上に層間絶縁膜を介して形成され、ロジックブロックでは、ロジックセル領域上に層間絶縁膜を介して形成される。
【００１３】
上記の導電層上に層間絶縁膜を介して複数の上層配線（第２配線）を形成する。該上層配線も、メモリブロックにおけるメモリセル領域上と、ロジックブロックにおけるロジックセル領域上との双方に形成され、Ａｌ、Ａｌ合金、Ｃｕなどの金属配線で構成することができる。該上層配線を、たとえば接地線、電源線、ヒューズとして使用することが考えられる。
【００１４】
上記のように上層配線と下層配線との間にシールド用の導電層を形成することにより、上層配線と下層配線との間の電気信号の干渉を抑制することができ、信号に乱れが生じるのを抑制することができる。したがって、メモリセル領域上や周辺回路の回路素子上に接地線や電源線などの配線を形成することができ、メモリブロック間や、メモリブロックとロジックブロックとの間に当該配線を形成するための領域を確保する必要がなくなる。それにより、半導体装置を小型化することができる。
【００１５】
上記のシールド用の導電層の厚みは、好ましくは、上層配線および下層配線の厚みより大きく、上層配線および下層配線の厚みの１．５倍以下とする。このようにシールド用の導電層の厚みを厚くすることにより、電気信号に対するシールド性を向上することができる。
【００１６】
シールド用の導電層の厚みを厚くすると、電気信号に対するシールド性は向上するが、シールド用導電層からのストレスによりウェハに反りが生じる可能性が高くなる。そこで、上記のようにシールド用の導電層の厚みを上層配線および下層配線の厚みの１．５倍以下とすることで、ウェハに反りが生じるのを抑制することができる。つまり、ウェハに反りが生じるのを抑制しながら電気信号に対するシールド性を向上することができる。
【００１７】
また、シールド用の導電層は、上層配線および下層配線よりも誘電率または電気伝導度の高い材料で構成することが好ましい。それにより、表皮深さを浅くすることができ、電気信号に対するシールド性を向上することができる。たとえば上層配線および下層配線にＡｌやＡｌ合金からなる金属配線を使用した場合に、シールド用の導電層としてＣｕ層を使用することが考えられる。
【００１８】
シールド用の導電層としてＣｕ層を使用する場合、上層配線とシールド用の導電層との間や、下層配線とシールド用の導電層との間に、５０ｎｍ程度の厚みの窒化膜を形成することが好ましい。それにより、上層配線や下層配線と、シールド用の導電層との反応を抑制することができる。
【００１９】
なお、シールド用の導電層の材料として上層配線および下層配線よりも誘電率または電気伝導度の高い材料を使用した場合には、表皮深さが浅くなるので、シールド用の導電層の厚みを、上層配線や下層配線の厚みよりも大きくする必要はない。
【００２０】
図１に、本発明の１つの実施の形態における半導体装置の一例を示す。図１に示すように、半導体基板１上にメモリセル領域とロジックセル領域を形成する。メモリセル領域の半導体基板１内には、Ｎウェル２と、該Ｎウェル２上にＰウェル３とを形成する。ロジックセル領域の半導体基板１内には、Ｎウェル４と、Ｐウェル５とを形成する。これらのウェルは、所定の不純物を半導体基板１に注入することで形成することができる。
【００２１】
半導体基板１の主表面における素子分離領域としては、トレンチ分離領域６を採用している。トレンチ分離領域６は、エッチングによりトレンチを形成し、該トレンチ内に絶縁膜を埋め込むことで形成することができる。このトレンチ分離領域６で囲まれる素子形成領域上にＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタなどの種々の素子を形成する。
【００２２】
Ｐウェル３上にはメモリセルトランジスタ（メモリセル）７を形成し、Ｎウェル４とＰウェル５上にロジックセル領域のＭＯＳトランジスタ８をそれぞれ形成する。メモリセルトランジスタ７は、ゲート電極９と、１組の不純物領域１１とを有する。ゲート電極９は、半導体基板１の主表面上にゲート絶縁膜を介して形成される。不純物領域１１は、たとえばリンなどのＮ型不純物を半導体基板１の主表面に導入して形成することができる。
【００２３】
ＭＯＳトランジスタ８も、ゲート電極１０と、１組の不純物領域１２とを有する。ゲート電極１０は、半導体基板１の主表面上にゲート絶縁膜を介して形成される。不純物領域１２は、たとえばリンなどのＮ型不純物やボロンなどのＰ型不純物を半導体基板１の主表面に導入して形成される。
【００２４】
図１の例では、メモリセルトランジスタ７およびＭＯＳトランジスタ８を覆うようにシリコン窒化膜１３を形成している。シリコン窒化膜１３は、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などにより形成可能である。シリコン窒化膜１３上にＣＶＤ法などにより層間絶縁膜１４を形成する。層間絶縁膜としては、たとえばＴＥＯＳ（Ｔｅｔｒａ  Ｅｔｙｌｅ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ）膜や、低温ＦＳＧ（Ｆｌｕｏｒｉｎａｔｅｄ  Ｓｉｌｉｃｏｎ  Ｇｌａｓｓ）膜を使用可能である。
【００２５】
メモリセル領域では、層間絶縁膜１４に、半導体基板１の主表面に達するコンタクトホール１５を形成する。該コンタクトホール１５は、エッチングにより形成できる。コンタクトホール１５内にはプラグ電極１６を形成する。プラグ電極１６の材質としては、タングステンなどを使用可能である。プラグ電極１６は、ＣＶＤ法などによりコンタクトホール１５内にタングステンなどの導電膜を形成した後、エッチバックやＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）を行うことで形成可能である。
【００２６】
層間絶縁膜１４上に層間絶縁膜１７を形成する。メモリセル領域上の層間絶縁膜１７にトレンチを形成し、該トレンチ内にキャパシタ１８を形成する。キャパシタ１８は、ＣＶＤ法やエッチングにより導電膜と絶縁膜とを順次積層することで形成することができる。このとき、キャパシタ１８の一方の電極とプラグ電極１６とを電気的に接続する。キャパシタ１８を覆うように層間絶縁膜１７上に層間絶縁膜１９を形成する。
【００２７】
メモリセル領域において層間絶縁膜１４，１７，１９を貫通して半導体基板１に達するコンタクトホール２２を形成し、同様にロジックセル領域において層間絶縁膜１４，１７，１９を貫通して半導体基板１に達するコンタクトホール２０を形成する。コンタクトホール２２内にプラグ電極２３を形成し、コンタクトホール２０内にプラグ電極２１を形成する。
【００２８】
層間絶縁膜１９上に層間絶縁膜２４を形成する。層間絶縁膜２４にエッチングによりスルーホール２５を形成し、該スルーホール２５内にスパッタリング法などにより第１Ａｌ配線２６を形成する。層間絶縁膜２４上に、層間絶縁膜２７を形成する。該層間絶縁膜２７にスルーホール２８やトレンチを形成し、スルーホール２８やトレンチ内に第２Ａｌ配線２９を形成する。
【００２９】
層間絶縁膜２７上に層間絶縁膜３０を形成し、該層間絶縁膜３０にもスルーホール３１やトレンチを形成する。このスルーホール３１やトレンチ内に第３Ａｌ配線３２を形成する。層間絶縁膜３０上にさらに層間絶縁膜３３を形成し、該層間絶縁膜３３にもスルーホール３４やトレンチを形成する。このスルーホール３４やトレンチ内に第４Ａｌ配線３５を形成する。
【００３０】
層間絶縁膜３３上にさらに層間絶縁膜３６を形成し、該層間絶縁膜３６にもスルーホール３７やトレンチを形成する。このスルーホール３７やトレンチ内に第５Ａｌ層３８を形成する。
【００３１】
この第５Ａｌ層３８は、その上下に位置するＡｌ配線間の電気信号の干渉を抑制する機能を有する金属層であり、基本的に配線としては使用しない。また、電気信号の干渉を抑制するために、第５Ａｌ層３８の厚みを、その上下に位置するＡｌ配線の厚みの１．５倍程度に厚くしておく。
【００３２】
なお、図１の例では、第５Ａｌ層３８が第４Ａｌ配線３５と第６Ａｌ配線４１とを接続する部分を有しているが、たとえば第４Ａｌ配線３５と第６Ａｌ配線４１とをともに電源線として使用する場合のように、第５Ａｌ層３８の上下に同種の配線を配置し、該同種の配線間を接続するために第５Ａｌ層３８の一部を使用することも可能である。
【００３３】
層間絶縁膜３６上にさらに層間絶縁膜３９を形成し、該層間絶縁膜３９にもスルーホール４０やトレンチを形成する。このスルーホール４０やトレンチ内に第６Ａｌ配線層４１を形成する。層間絶縁膜３９上にさらに層間絶縁膜４２を形成し、該層間絶縁膜４２にもスルーホール４３やトレンチを形成する。このスルーホール４３やトレンチ内に第７Ａｌ配線層４４を形成する。そして、該第７Ａｌ配線層４４を覆うようにシリコン窒化膜などよりなるパッシベーション膜４５を形成する。
【００３４】
以上のように、図１の例では、７層のＡｌ層（金属層）を形成し、第１〜第４Ａｌ層を下層配線として使用し、第５Ａｌ層をシールド用導電層として使用し、第６および第７Ａｌ層を上層配線として使用しているが、第５Ａｌ層以外のＡｌ層をシールド用導電層として使用してもよい。
【００３５】
また、第７Ａｌ層を接地線、第２Ａｌ層をビット線、第１〜第４Ａｌ層、第６Ａｌ層または第７Ａｌ層を電源線、第１〜第４Ａｌ層、第６Ａｌ層または第７Ａｌ層をヒューズとして使用することが考えられる。
【００３６】
次に、図２を用いて、ヒューズのレイアウト例について説明する。図２は、本発明の１つの実施の形態における半導体装置のメモリブロックおよびヒューズのレイアウト例を示す平面図である。
【００３７】
図２に示すように、メモリブロック４６内にヒューズ４７を配置している。より詳しくは、メモリセル領域上に形成した配線の一部をヒューズ４７として使用している。それにより、メモリブロック４６間にヒューズ４７を形成するための領域を確保する必要がなくなり、半導体基板を小型化することができる。
【００３８】
なお、各メモリブロック４６ごとに、各メモリブロック４６内の１箇所にヒューズ４７を集約するようにしてもよいが、複数のメモリブロック４６のヒューズ４７を、所定のメモリブロック４６内の１箇所に集約してもよい。
【００３９】
以上のように本発明の実施の形態について説明を行なったが、今回開示した実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００４０】
【発明の効果】
本発明の半導体装置では、メモリセル領域上にシールド用の導電層を形成しているので、該導電層の上下に各種配線を形成した場合でも、各種配線間の電気信号の干渉を抑制することができる。したがって、該メモリセル領域を有するメモリセルブロック間に各種配線を形成する必要がなくなり、複数のメモリブロックを有する多層配線構造の半導体装置を小型化することができる。
【図面の簡単な説明】
【図１】本発明の１つの実施の形態における半導体装置の部分断面図である。
【図２】本発明の１つの実施の形態における半導体装置のメモリブロックおよびヒューズのレイアウト例を示す平面図である。
【符号の説明】
１  半導体基板、２，４  Ｎウェル、３，５  Ｐウェル、６  トレンチ分離領域、７  メモリセルトランジスタ、８  ＭＯＳトランジスタ、９，１０  ゲート電極、１１，１２  不純物領域、１３  シリコン窒化膜、１４，１７，１９，２４，２７，３０，３３，３６，３９，４２  層間絶縁膜、１５，２０，２２  コンタクトホール、１６，２１，２３  プラグ電極、１８  キャパシタ、２５，２８，３１，３４，３７，４０，４３  スルーホール、２６  第１Ａｌ配線、２９第２Ａｌ配線、３２  第３Ａｌ配線、３５  第４Ａｌ配線、３８  第５Ａｌ層、４１  第６Ａｌ配線、４４  第７Ａｌ配線、４５  パッシベーション膜、４６メモリブロック、４７  ヒューズ。
【図１】
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【図２】
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