(57)【要約】【課題】回路規模が小さく且つ非動作時のリーク電流が小さい半導体集積回路を提供する。【解決手段】ｎＭＯＳトランジスタ１２０は、エンハンスメント型であり、且つ、ゲート電極１２５がｎ＋  ポリシリコンで形成されている。一方、ｎＭＯＳトランジスタ１３０は、デプレッション型であり、且つ、ゲート電極１３５がミッドギャップゲートである。動作時に基板電圧を１ボルトにすると、ｎＭＯＳトランジスタ１２０，１３０の動作しきい値はほぼ同じになる。一方、非動作時に基板電圧を零ボルトにすると、ｎＭＯＳトランジスタ１３０の動作しきい値が上昇する。したがって、ｎＭＯＳトランジスタ１２０，１３０を直列接続した回路は、動作時は十分に高速であり、非動作時はリーク電流が非常に少ない。【選択図】      図２
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【特許請求の範囲】
【請求項１】
第１導電型ゲート電極を有する、第１導電型エンハンスメント構造の第１電界効果トランジスタと、
第２導電型ゲート電極を有する、第２導電型エンハンスメント構造の第２電界効果トランジスタと、
第２導電型デプレッション構造の電界効果トランジスタのゲート電極をミッドギャップゲート電極または第１導電型ゲート電極に置き換えてなる構造を有する、第３電界効果トランジスタと、
前記第１電界効果トランジスタの第１主電極および前記第２電界効果トランジスタの第１主電極を出力ノードに接続する第１配線と、
前記第１、第２および第３電界効果トランジスタのゲート電極を入力ノードに接続する第２配線と、
前記第２電界効果トランジスタの第２主電極と前記第３電界効果トランジスタの第１主電極とを接続する第３配線と、
前記第１電界効果トランジスタの第２主電極に第１電源電圧を供給する第１電源ラインと、
前記第３電界効果トランジスタの第２主電極に第２電源電圧を供給する第２電源ラインと、
前記第２、第３電界効果トランジスタに基板電圧を供給する第３電源ラインと、
を有することを特徴とする半導体集積回路。
【請求項２】
前記第３電源ラインが、動作時には前記第２、第３電界効果トランジスタの基板に高い電圧を供給し、非動作時には前記第２、第３電界効果トランジスタの基板に前記動作時よりも低い電圧を供給することを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記第１、第２および第３電界効果トランジスタが、それぞれ、半導体層表面に離間させて形成された第１、第２高濃度不純物領域と、該第１、第２高濃度不純物領域に挟まれた領域であるチャネル形成領域上にゲート絶縁膜を介して形成されたゲート電極とを有し、
該チャネル形成領域の不純物濃度を調整することによって前記エンハンスメント構造および前記デプレッション構造が形成されたことを特徴とする請求項１または２に記載の半導体集積回路。
【請求項４】
前記第２電界効果トランジスタに設けられた前記チャネル形成領域の不純物濃度よりも、前記第３電界効果トランジスタに設けられた前記チャネル形成領域の不純物濃度が低いことを特徴とする請求項３に記載の半導体集積回路。
【請求項５】
チャネル形成領域と、該チャネル形成領域を挟んで形成された第１、第２高濃度不純物領域とを有する、デプレッション構造の第２導電型半導体層と、
前記チャネル形成領域の表面にゲート絶縁膜を介して形成された、ミッドギャップゲート電極または第１導電型ゲート電極と、
を有する電界効果トランジスタを備えることを特徴とする半導体装置。
【請求項６】
前記チャネル形成領域の不純物濃度を調整することによって、前記デプレッション構造が形成されたことを特徴とする請求項４に記載の半導体集積回路。
【請求項７】
デプレッション構造の不純物濃度を有する第１チャネル形成領域と、前記第１チャネル形成領域に隣接し且つエンハンスメント構造の不純物濃度を有する第２チャネル形成領域と、前記第１、第２チャネル形成領域を挟んで形成された第１、第２高濃度不純物領域とを有する第２導電型半導体層と、
前記第１チャネル形成領域の表面にゲート絶縁膜を介して形成された、ミッドギャップゲート電極または第１導電型ゲート電極と、
前記第２チャネル形成領域の表面に前記ゲート絶縁膜を介して形成された、第２導電型ゲート電極と、
を有する複合電界効果トランジスタ素子を備えることを特徴とする半導体装置。
【請求項８】
デプレッション構造の不純物濃度を有する半導体層を基板上に形成する第１工程と、
前記半導体層上に、第１絶縁膜を介して、ミッドギャップまたは第１導電型の第１ゲート電極を形成する第２工程と、
前記第１ゲート電極に隣接する表面領域から前記半導体層に選択的に不純物を導入することにより、エンハンスメント構造の不純物濃度を有する第１不純物領域を形成する第３工程と、
第２絶縁膜を介して前記半導体層および前記第１ゲート電極と接するように、第２導電型の第２ゲート電極を形成する第４工程と、
前記第１、第２ゲート電極を用いたセルフアラインメントで前記半導体層に不純物を導入することにより、第１、第２高濃度不純物領域を形成する第５工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項９】
第２導電型のチャネル形成領域を挟むように第１導電型の第１、第２高濃度不純物領域が形成され、該チャネル形成領域上にゲート絶縁膜を介して第１導電型ゲート電極が形成され、且つ、しきい値電圧が正電圧の第１電界効果トランジスタと、
第１導電型のチャネル形成領域を挟むように第２導電型の第１、第２高濃度不純物領域が形成され、該チャネル形成領域上にゲート絶縁膜を介して第２導電型ゲート電極が形成され、且つ、しきい値電圧が正電圧の第２電界効果トランジスタと、
第１導電型のチャネル形成領域を挟むように第２導電型の第１、第２高濃度不純物領域が形成され、該チャネル形成領域上にゲート絶縁膜を介してゲート電極が形成され、該チャネル形成領域の不純物濃度が前記第２電界効果トランジスタに設けられた前記チャネル形成領域の不純物濃度よりも低くなるように設定され、且つ、しきい値電圧が正電圧となるような値に前記ゲート電極のエネルギーギャップが設定された第３電界効果トランジスタと、
前記第１電界効果トランジスタの第１主電極および前記第２電界効果トランジスタの第１主電極を出力ノードに接続する第１配線と、
前記第１、第２および第３電界効果トランジスタのゲート電極を入力ノードに接続する第２配線と、
前記第２電界効果トランジスタの第２主電極と前記第３電界効果トランジスタの第１主電極とを接続する第３配線と、
前記第１電界効果トランジスタの第２主電極に第１電源電圧を供給する第１電源ラインと、
前記第３電界効果トランジスタの第２主電極に第２電源電圧を供給する第２電源ラインと、
前記第２、第３電界効果トランジスタに基板電圧を供給する第３電源ラインと、
を有することを特徴とする半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路、半導体装置および半導体装置の製造方法に関し、より詳細には、半導体集積回路のリーク電流を低減する技術に関する。
【０００２】
【従来の技術】
近年では、半導体集積回路の微細化に対する要求がますます大きくなってきている。半導体集積回路の微細化には、電源の低電圧化が伴う。電源電圧を低くするためには、半導体集積回路を構成するトランジスタのしきい値電圧を低く設定する必要がある。例えば、電源電圧を１ボルトとする場合、電界効果トランジスタのしきい値電圧を０．２〜０．３ボルト程度とすることが望ましい。しかしながら、しきい値電圧を低くするほど、電界効果トランジスタをオフしたときのリーク電流が増大する。このため、しきい値電圧を低くすると、半導体集積回路が動作していないときの消費電力が増大してしまうことになる。
【０００３】
かかる欠点を解決する半導体集積回路として、例えば、図６に示したような回路が知られている。図６の回路において、ｐＭＯＳトランジスタ６１０およびｎＭＯＳトランジスタ６２０は、インバータを構成している。そして、ｎＭＯＳトランジスタ６２０とグランドラインとの間に、リーク電流防止用のｎＭＯＳトランジスタ６３０が設けられている。ｎＭＯＳトランジスタ６３０のゲートには、動作制御信号が入力される。この動作制御信号により、ｎＭＯＳトランジスタ６３０は、半導体集積回路が動作状態のときは常にオンし、非動作状態のときは常にオフしている。ｐＭＯＳトランジスタ６１０およびｎＭＯＳトランジスタ６２０としては、低しきい値電圧のエンハンスメント型ＭＯＳトランジスタが使用される。一方、ｎＭＯＳトランジスタ６３０は、高しきい値のエンハンスメント型ＭＯＳトランジスタであり、したがって、オフ時のリーク電流は非常に小さい。このように、ｎＭＯＳトランジスタ６３０を用いることにより、非動作時の消費電力が低減される。
【０００４】
リーク電流を低減する技術としては、この他にも、例えば、下記特許文献１に記載された半導体集積回路が知られている。この回路では、貫通電流が増加したときにｎＭＯＳトランジスタのバックゲートバイアスを高くすることによって、リーク電流の低減を図っている。
【０００５】
また、従来より、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｅｒ）基板を用いて半導体装置を形成する技術が知られている。ＳＯＩ基板を使用することにより、半導体集積回路の微細化や高速化が容易になる。ＳＯＩ基板を用いた半導体装置としては、例えば下記特許文献２、３に記載されたものが知られている。
【０００６】
【特許文献１】
特開平５−２６８０２７号公報
【特許文献２】
特開平６−１３６０６号公報
【特許文献３】
特開平１１−３３０４８２号公報
【０００７】
【発明が解決しようとする課題】
図６に示した半導体集積回路では、動作制御信号を外部から入力するので、そのための信号端子が必要である。このため、配線層の面積が増大してしまうという欠点がある。
【０００８】
また、かかる半導体集積回路では、ＳＯＩ層の不純物濃度を高くすることによって、ｎＭＯＳトランジスタ６３０のしきい値電圧を高くする。このため、寄生バイポーラ効果のために、ｎＭＯＳトランジスタ６３０の耐圧が低下してしまうという欠点がある。
【０００９】
一方、上記文献１で開示された半導体集積回路は、貫通電流の増加を検出してバックゲートバイアスを制御する回路が必要となり、このため、回路規模が非常に大きくなるという欠点がある。
【００１０】
このような理由から、回路規模が小さく且つ非動作時のリーク電流が小さい半導体集積回路を提供する技術が嘱望されていた。
【００１１】
【課題を解決するための手段】
（１）第１の発明に係る半導体集積回路は、第１導電型ゲート電極を有する、第１導電型エンハンスメント構造の第１電界効果トランジスタと、第２導電型ゲート電極を有する第２導電型エンハンスメント構造の第２電界効果トランジスタと、ミッドギャップゲート電極または第１導電型ゲート電極を有する、第２導電型デプレッション構造の第３電界効果トランジスタと、第１電界効果トランジスタの第１主電極および第２電界効果トランジスタの第１主電極を出力ノードに接続する第１配線と、第１、第２および第３電界効果トランジスタのゲート電極を入力ノードに接続する第２配線と、第２電界効果トランジスタの第２主電極と第３電界効果トランジスタの第１主電極とを接続する第３配線と、第１電界効果トランジスタの第２主電極に第１電源電圧を供給する第１電源ラインと、第３電界効果トランジスタの第２主電極に第２電源電圧を供給する第２電源ラインと、第２、第３電界効果トランジスタに基板電圧を供給する第３電源ラインとを有する。
【００１２】
第１の発明に係る半導体集積回路によれば、基板電圧を制御することによって第３電界効果トランジスタのしきい値電圧を制御することができるので、高速動作を損なうことなく非動作時のリーク電流を低減することができる。
【００１３】
（２）第２の発明に係る半導体装置は、チャネル形成領域とこのチャネル形成領域を挟んで形成された第１、第２高濃度不純物領域とを有するデプレッション構造の第２導電型半導体層と、チャネル形成領域の表面にゲート絶縁膜を介して形成されたミッドギャップゲート電極または第１導電型ゲート電極とを有する電界効果トランジスタを備える。
【００１４】
第２の発明によれば、基板電圧を制御することによってしきい値電圧を制御することができる電界効果トランジスタを提供することができる。
【００１５】
（３）第３の発明に係る半導体装置は、デプレッション構造の不純物濃度を有する第１チャネル形成領域と第１チャネル形成領域に隣接し且つエンハンスメント構造の不純物濃度を有する第２チャネル形成領域と第１、第２チャネル形成領域を挟んで形成された第１、第２高濃度不純物領域とを有する第２導電型半導体層と、第１チャネル形成領域の表面にゲート絶縁膜を介して形成されたミッドギャップゲート電極または第１導電型ゲート電極と、第２チャネル形成領域の表面にゲート絶縁膜を介して形成された第２導電型ゲート電極とを有する複合電界効果トランジスタ素子を備える。
【００１６】
第３の発明によれば、通常のエンハンスメント型電界効果トランジスタと、基板電圧を制御することによってしきい値電圧を制御することができる電界効果トランジスタとを、一体に構成することができる。
【００１７】
（４）第４の発明に係る半導体装置の製造方法は、デプレッション構造の不純物濃度を有する半導体層を基板上に形成する第１工程と、半導体層上に絶縁膜を介してミッドギャップまたは第１導電型の第１ゲート電極を形成する第２工程と、第１ゲート電極に隣接する表面領域から半導体層に選択的に不純物を導入することによりエンハンスメント構造の不純物濃度を有する第１不純物領域を形成する第３工程と、絶縁膜を介して半導体層および第１ゲート電極と接するように第２導電型の第２ゲート電極を形成する第４工程と、第１、第２ゲート電極を用いたセルフアラインメントで半導体層に不純物を導入することにより第１、第２高濃度不純物領域を形成する第５工程とを含む。
【００１８】
第４の発明によれば、第３の発明に係る半導体装置を簡単な工程で製造することができる。
【００１９】
（５）第５の発明に係る半導体装置は、第２導電型のチャネル形成領域を挟むように第１導電型の第１、第２高濃度不純物領域が形成され、該チャネル形成領域上にゲート絶縁膜を介して第１導電型ゲート電極が形成され、且つ、しきい値電圧が正電圧の第１電界効果トランジスタと、第１導電型のチャネル形成領域を挟むように第２導電型の第１、第２高濃度不純物領域が形成され、該チャネル形成領域上にゲート絶縁膜を介して第２導電型ゲート電極が形成され、且つ、しきい値電圧が正電圧の第２電界効果トランジスタと、第１導電型のチャネル形成領域を挟むように第２導電型の第１、第２高濃度不純物領域が形成され、該チャネル形成領域上にゲート絶縁膜を介してゲート電極が形成され、該ゲート電極が第１導電型の場合にしきい値電圧が負電圧となるような値に該チャネル形成領域および該第１、第２高濃度不純物領域の不純物濃度が設定され、且つ、しきい値電圧が正電圧となるような値にゲート電極のエネルギーギャップが設定された第３電界効果トランジスタと、第１電界効果トランジスタの第１主電極および第２電界効果トランジスタの第１主電極を出力ノードに接続する第１配線と、第１、第２および第３電界効果トランジスタのゲート電極を入力ノードに接続する第２配線と、第２電界効果トランジスタの第２主電極と第３電界効果トランジスタの第１主電極とを接続する第３配線と、第１電界効果トランジスタの第２主電極に第１電源電圧を供給する第１電源ラインと、第３電界効果トランジスタの第２主電極に第２電源電圧を供給する第２電源ラインと、第２、第３電界効果トランジスタに基板電圧を供給する第３電源ラインとを有する。
【００２０】
第５の発明に係る半導体集積回路によれば、基板電圧を制御することによって第３電界効果トランジスタのしきい値電圧を制御することができるので、高速動作を損なうことなく非動作時のリーク電流を低減することができる。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を用いて説明する。なお、図中、各構成成分の大きさ、形状および配置関係は、本発明が理解できる程度に概略的に示してあるにすぎず、また、以下に説明する数値的条件は単なる例示にすぎない。
【００２２】
第１の実施の形態
まず、本発明の第１の実施形態について、図１〜図３を用いて説明する。
【００２３】
図１は、本実施形態をＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）  構造のインバータに適用した例を示す回路図である。
【００２４】
図１に示したように、このインバータ１００は、ｐＭＯＳトランジスタ１１０と、ｎＭＯＳトランジスタ１２０と、リーク電流防止用のｎＭＯＳトランジスタ１３０とを備えている。
【００２５】
ｐＭＯＳトランジスタ１１０は、ソースが電源ラインＶＤＤに接続され、ドレインが信号出力端子１５０に接続され、且つ、ゲートが信号入力端子１４０に接続されている。本実施形態では、ｐＭＯＳトランジスタ１１０として、ｐ＋  ポリシリコンゲートを有するエンハンスメント型のｐＭＯＳトランジスタを使用する。
【００２６】
ｎＭＯＳトランジスタ１２０は、ドレインが信号出力端子１５０に接続され、且つ、ゲートが信号入力端子１４０に接続されている。また、ｎＭＯＳトランジスタ１２０には、基板電圧端子１６０を介して、外部から基板電圧Ｖｓｕｂ  が印加される。本実施形態では、ｎＭＯＳトランジスタ１２０として、ｎ＋  ポリシリコンゲートを有するエンハンスメント型のｎＭＯＳトランジスタを使用する。
【００２７】
ｎＭＯＳトランジスタ１３０は、ドレインがｎＭＯＳトランジスタ１２０のソースに接続され、ソースがグランドラインＧＮＤに接続され、且つ、ゲートが信号入力端子１４０に接続されている。また、ｎＭＯＳトランジスタ１３０にも、基板電圧端子１６０を介して、外部から基板電圧Ｖｓｕｂ  が印加される。後述するように、本実施形態では、ｎＭＯＳトランジスタ１３０として、デプレッション型のｎＭＯＳトランジスタのゲートをミッドギャップゲートに置き換えたものを使用する。
【００２８】
本実施形態では、電源ラインの電位ＶＤＤおよび基板電圧Ｖｓｕｂ  を、ともに１ボルトとする。
【００２９】
図２は、ｎＭＯＳトランジスタ１２０，１３０の素子構造を概念的に示す断面図である。
【００３０】
図２に示したように、基板２１０上には、絶縁膜２２０を介して、ｐ型半導体層２３０が設けられている。このように、本実施形態では、ＳＯＩ基板が用いられる。
【００３１】
ｎＭＯＳトランジスタ１２０が形成される領域では、ｐ型半導体層２３０の不純物濃度が、高濃度（本実施形態では、５×１０１７ｃｍ−３とする）に設定される。したがって、チャネル形成領域１２１は、ｐ型不純物領域である。このｐ型半導体層２３０内にｎ型不純物を導入することにより、ｎ型ソース領域１２２およびｎ型ドレイン領域１２３が形成される。チャネル形成領域１２１の表面には、ゲート酸化膜１２４を介して、ゲート電極１２５が形成される。上述のように、ｎＭＯＳトランジスタ１２０のゲート電極１２５は、ｎ＋  ポリシリコンで形成される。
【００３２】
ｎＭＯＳトランジスタ１３０が形成される領域では、ｐ型半導体層２３０の不純物濃度が、低濃度（本実施形態では、１×１０１５ｃｍ−３とする）に設定される。したがって、チャネル形成領域１３１は、ｐ型真性半導体領域である。後述するように、チャネル形成領域１３１をｐ型真性半導体で形成することにより、デプレッション型のトランジスタ構造を得ることができる。このｐ型半導体層２３０内にｎ型不純物を導入することにより、ｎ型ソース領域１３２およびｎ型ドレイン領域１３３が形成される。チャネル形成領域１３１の表面には、ゲート酸化膜１３４を介して、ゲート電極１３５が形成される。本実施形態では、ｎＭＯＳトランジスタ１３０のゲート電極１２５として、ミッドギャップゲート電極が採用される。
【００３３】
ここで、ミッドギャップゲート電極とは、ｎ＋  ポリシリコンゲートとｐ＋  ポリシリコンゲートの中間程度のエネルギーギャップを有するゲートである。ミッドギャップゲートは、例えば、ＴａＳｉ２  ，ＴｉＳｉ２  ，ＴａＳｉ，ＷＳｉ２  ，ＭｏＳｉ２  等によって形成することができる。
【００３４】
図３は、ｎＭＯＳトランジスタにおける、ｐ型チャネル形成領域の不純物濃度としきい値電圧との関係例を示すグラフである。図３において、横軸はｐ型チャネル形成領域の不純物濃度（ｃｍ−３）であり、縦軸はしきい値電圧（Ｖ）である。また、図３において、曲線ａ１はゲートがｎ＋  ポリシリコンゲートであり且つ基板電圧Ｖｓｕｂ  が１ボルトの場合、曲線ａ２はゲートがｎ＋  ポリシリコンゲートであり且つ基板電圧Ｖｓｕｂ  が零ボルトの場合、曲線ａ３はゲートがｎ＋  ポリシリコンゲートであり且つ基板電圧Ｖｓｕｂ  が−１ボルトの場合、曲線ｂ１はゲートがミッドギャップゲートであり且つ基板電圧Ｖｓｕｂ  が１ボルトの場合、曲線ｂ２はゲートがミッドギャップゲートであり且つ基板電圧Ｖｓｕｂ  が零ボルトの場合、曲線ｂ３はゲートがミッドギャップゲートであり且つ基板電圧Ｖｓｕｂ  が−１ボルトの場合である。
【００３５】
曲線ａ１〜ａ３から解るように、ｎ＋  ポリシリコンゲートが採用されたｎＭＯＳトランジスタでは、チャネル形成領域の不純物濃度が約２×１０１７以上のときにしきい値電圧が正値となり、チャネル形成領域の不純物濃度が約２×１０１７以下のときにしきい値電圧が負値となる。すなわち、ｎ＋  ポリシリコンゲートのｎＭＯＳトランジスタは、かかる不純物濃度が約２×１０１７以上のときにエンハンスメント型になり、かかる不純物濃度が約２×１０１７以下のときにデプレッション型になる。本発明において、「エンハンスメント型」および「エンハンスメント構造」とは、ポリシリコンゲートが採用されたと仮定したときにしきい値電圧が正値になるような、トランジスタ構造を言う。一方、「デプレッション型」および「デプレッション構造」とは、ポリシリコンゲートが採用されたと仮定したときにしきい値電圧が負値になるような、トランジスタ構造を言う。
【００３６】
また、曲線ｂ１〜ｂ３から解るように、ｎＭＯＳトランジスタのゲートをミッドギャップゲート電極に置き換えることによって、しきい値電圧を正方向にシフトさせることができる。これは、ミッドギャップゲート電極のエネルギーギャップが、ｎ＋  ポリシリコンよりも大きいからである。このように、ミッドギャップゲート電極を有するデプレッション型ｎＭＯＳトランジスタでは、しきい値電圧を零ボルトと１ボルトの間の値に設定することができる。
【００３７】
上述のように、ｎＭＯＳトランジスタ１２０（すなわちｎ＋  ポリシリコンゲートを用いたエンハンスメント型ｎＭＯＳトランジスタ）では、チャネル形成領域１２１の不純物濃度が５×１０１７ｃｍ−３に設定される。一方、ｎＭＯＳトランジスタ１３０（すなわちミッドギャップゲートを用いたデプレッション型ｎＭＯＳトランジスタ）では、チャネル形成領域１３１の不純物濃度が１×１０１５ｃｍ−３に設定される。これにより、基板電圧が１ボルトのときの、ｎＭＯＳトランジスタ１２０，１３０のしきい値電圧を、ほぼ一致させることができる。図３の例では、基板電圧が１ボルトのとき、ｎＭＯＳトランジスタ１２０のしきい値電圧は０．１６９ボルトであるのに対して、ｎＭＯＳトランジスタ１３０のしきい値電圧は０．１７ボルトである。
【００３８】
また、基板電圧が０ボルトのとき、ｎＭＯＳトランジスタ１２０のしきい値電圧は０．１８ボルトであるのに対して、ｎＭＯＳトランジスタ１３０のしきい値電圧は０．２７ボルトである。このように、エンハンスメント型のＭＯＳトランジスタではしきい値電圧が基板電圧にほとんど依存しないのに対して、デプレッション型のＭＯＳトランジスタではしきい値電圧が基板電圧に大きく依存する。したがって、ｎＭＯＳトランジスタ１３０としてデプレッション型トランジスタを採用することにより、基板電圧が１ボルトのときのドレイン電流を十分に大きくし且つ基板電圧が零ボルトのときのリーク電流を十分に小さくすることができる（後述）。
【００３９】
以下、本実施形態に係るインバータ１００の動作を説明する。
【００４０】
半導体集積回路が動作状態のとき、基板電圧Ｖｓｕｂ  は１ボルトに設定される。このため、ｎＭＯＳトランジスタ１２０，１３０のしきい値電圧は、ほぼ同じ（約０．１７ボルト）である。
【００４１】
信号入力端子１４０の信号電圧がハイレベル（１ボルト）になったとき、ｎＭＯＳトランジスタ１２０，１３０はほぼ同時にオンする。このとき、ｎＭＯＳトランジスタ１３０のしきい値電圧がｎＭＯＳトランジスタ１２０のしきい値電圧と同程度なので、信号出力端子１５０からグランドラインＧＮＤに流れる電流（すなわちｎＭＯＳトランジスタ１２０，１３０のドレイン電流）は、十分に大きくなる。したがって、インバータ１００の動作速度は、十分に高速である。
【００４２】
信号入力端子１４０の信号電圧がローレベル（零ボルト）になったとき、ｎＭＯＳトランジスタ１２０，１３０はほぼ同時にオフする。このとき、ｎＭＯＳトランジスタ１３０のしきい値電圧がｎＭＯＳトランジスタ１２０のしきい値電圧と同程度なので、信号出力端子１５０からグランドラインＧＮＤに流れる電流（すなわちｎＭＯＳトランジスタ１２０，１３０のリーク電流）は、ｎＭＯＳトランジスタ１３０が設けられていない場合と同程度である。
【００４３】
一方、半導体集積回路が非動作状態のとき、基板電圧Ｖｓｕｂ  は零ボルトに設定される。このとき、ｎＭＯＳトランジスタ１２０のしきい値電圧はほとんど変化しないが、ｎＭＯＳトランジスタ１３０のしきい値電圧は約０．２７ボルトまで上昇する（上述）。このため、ｎＭＯＳトランジスタ１２０，１３０を介してグランドラインＧＮＤに流れるリーク電流は、非常に小さくなる。本実施形態では、非動作時のリーク電流は、１×１０−１３  アンペア程度であった。
【００４４】
以上説明したように、本実施形態によれば、ミッドギャップゲートのデプレッション型ｎＭＯＳトランジスタ１３０を設けたので、高速動作を損なうことなしに、非動作時のリーク電流を抑制することができる。したがって、半導体集積回路の消費電力を低減することが可能である。
【００４５】
また、本実施形態によれば、動作時／非動作時の切り換え制御を基板電圧Ｖｓｕｂ  によって行うので、切り換え制御専用の信号端子が不要である。このため、配線層の面積が増大してしまうことがない。
【００４６】
加えて、本実施形態によれば、リーク電流防止用ｎＭＯＳトランジスタ１３０のチャネル形成領域を、低不純物濃度に設定する（図３参照）。したがって、寄生バイポーラ効果による耐圧低下のおそれがない。
【００４７】
なお、本実施形態ではデプレッション型ｎＭＯＳトランジスタ１３０のゲート電極としてミッドギャップゲートを採用したが、ｐ＋  ポリシリコンゲートを採用することも可能である。ｐ＋  ポリシリコンゲートを採用した場合、ｎＭＯＳトランジスタ１３０のしきい値電圧曲線は、ミッドギャップゲートを採用した場合（図３参照）よりもさらに正方向にシフトする。例えば、チャネル形成領域の不純物濃度が１×１０１５ｃｍ−３且つ基板電圧が１ボルトのときの動作しきい値は、ｐ＋  ポリシリコンゲートを採用した場合には０．８ボルト程度になる。一般に、しきい値電圧は、電源電圧の１／４〜１／３程度に設定することが望ましい。したがって、例えば電源電圧ＶＤＤが２．４〜３．２ボルト程度の半導体集積回路では、ｐ＋  ポリシリコンゲートを採用することによって、しきい値電圧を適切な値に設定しつつ非動作時の消費電力を低減することが可能になる。
【００４８】
第２の実施の形態
次に、本発明の第２の実施形態について、図４、図５を用いて説明する。
【００４９】
本実施形態は、ｎ＋  型ポリシリコンゲートを用いたエンハンスメント型ｎＭＯＳトランジスタ（図１、図２のｎＭＯＳトランジスタ１２０に相当）とミッドギャップゲートを用いたデプレッション型ｎＭＯＳトランジスタ（図１、図２のｎＭＯＳトランジスタ１３０に相当）とを一体に形成する例である。
【００５０】
図４は、本実施形態に係る複合素子４００の構成を概略的に示す断面図である。
【００５１】
図４に示したように、基板４１０上には、絶縁膜４２０を介して、ｐ型半導体層４３０が設けられている。このように、本実施形態では、ＳＯＩ基板が用いられる。
【００５２】
ｐ型半導体層４３０の素子形成領域は、フィールド酸化膜４４０によって素子分離される。そして、ｐ型半導体層４３０の中央付近には、チャネル形成領域としての、真性ｐ型不純物領域４３１（例えば１×１０１５ｃｍ−３）およびｐ型不純物領域４３２（例えば５×１０１７ｃｍ−３）が形成されている。さらに、これらの領域４３１，４３２の両側には、ソース・ドレイン領域としての、高濃度ｐ型不純物領域４３３，４３４が形成されている。
【００５３】
真性ｐ型不純物領域４３１の表面には、ゲート絶縁膜４５０を介して、ミッドギャップゲート電極４６０が形成されている。また、ｐ型不純物領域４３２の表面には、ゲート絶縁膜４５０を介して、ｎ＋  ポリシリコンゲート電極４８０が形成されている。これらのゲート電極４６０，４８０は、絶縁膜４７０を介して、接している。
【００５４】
図４の素子４００において、デプレッション型ｎＭＯＳトランジスタは、真性ｐ型不純物領域４３１、ｐ型不純物領域４３２、高濃度ｐ型不純物領域４３３およびギャップゲート電極４６０等によって構成される。ここで、真性ｐ型不純物領域４３１がチャネル形成領域に相当し、ｐ型不純物領域４３２に形成されるチャネルがソース領域に相当し、且つ、高濃度ｐ型不純物領域４３３がドレイン領域に相当する。
【００５５】
また、素子４００において、エンハンスメント型ｎＭＯＳトランジスタは、真性ｐ型不純物領域４３１、ｐ型不純物領域４３２、高濃度ｐ型不純物領域４３４およびｎ＋  ポリシリコンゲート電極４８０等によって構成される。ここで、ｐ型不純物領域４３２がチャネル形成領域に相当し、真性ｐ型不純物領域４３１に形成されるチャネルがソース領域に相当し、且つ、高濃度ｐ型不純物領域４３４がドレイン領域に相当する。
【００５６】
ゲート電極４６０，４８０に同電位を印加することにより、図４の素子４００は、第１の実施形態のｎＭＯＳトランジスタ１２０，１３０（図２参照）と同様に動作する。
【００５７】
次に、図４に示した素子４００の製造方法の一例について、図５の工程断面図を用いて説明する。
【００５８】
まず、ＳＯＩ基板４１０を初期酸化することによって、例えばＳｉＯ２  等の酸化膜４２０を形成する。次に、酸化膜４２０の表面に、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）  法などを用いて、半導体層４３０としてのＳｉ３Ｎ４膜を形成する。続いて、パターニングによって、素子形成領域以外のＳｉ３Ｎ４膜を除去する。そして、例えばイオン注入法を用いてＳｉ３Ｎ４膜が除去された部分に不純物を導入する。ここで、Ｓｉ３Ｎ４膜の不純物濃度は、真性ｐ型不純物領域４３１（図４参照）の最終的な不純物濃度（例えば１×１０１５ｃｍ−３）と一致するように設定される。その後、選択酸化法等によりフィールド酸化膜４４０を形成する（図５（Ａ）参照）。
【００５９】
次に、例えば熱酸化法等を用いて、半導体層４３０の表面に、絶縁酸化膜５０１を形成する。そして、絶縁酸化膜５０１の表面に、例えばＴａＳｉ２  ，ＴｉＳｉ２  ，ＴａＳｉ，ＷＳｉ２  ，ＭｏＳｉ２  等のシリサイド膜を形成する。シリサイド膜の形成には、例えばＣＶＤ法やスパッタリング法等の堆積技術を使用することができる。このときの温度は、例えば１０００℃である。その後、選択エッチング法等を用いてシリサイド膜をパターニングすることにより、ミッドギャップゲート電極４６０を得る（図５（Ｂ）参照）。
【００６０】
続いて、通常のエッチング技術等を用いて絶縁酸化膜５０１の露出部分を除去し、さらに、熱酸化等により、再酸化を行う。これにより、半導体層４３０の露出面およびミッドギャップゲート電極４６０の表面が、絶縁酸化膜５０２で覆われる。これにより、ゲート酸化膜４５０および絶縁膜４７０（図４参照）が完成する。その後、例えばイオン注入法等を用いて、不純物領域４３２，４３４（図４参照）が形成される領域に、ｐ型不純物を導入する。これにより、不純物導入領域５０３が形成される（図５（Ｃ）参照）。不純物導入領域５０３の不純物濃度は、ｐ型不純物領域４２４（図４参照）の最終的な不純物濃度（例えば５×１０１７ｃｍ−３）と一致するように、設定される。
【００６１】
その後、例えば１２００℃のＣＶＤ法等を用いて、基板全面に、ポリシリコン層を形成する。そして、イオン注入法等により、このポリシリコン層にｎ＋  ドーピングを行う。その後、選択エッチング法等により、このポリシリコン層をパターニングすることにより、ｎ＋  ポリシリコンゲート電極４８０を完成する（図５（Ｄ）参照）。
【００６２】
最後に、ゲート電極４６０，４８０を用いたセルフアラインメントにより、半導体層４３０にイオン注入等を行って、高濃度ｐ型不純物領域４３３，４３４（図４参照）を形成する。不純物導入領域５０３のうち、高濃度ｐ型不純物領域４３４が形成されなかった部分は、ｐ型不純物領域４３２になる。また、不純物導入領域５０３が形成されなかった半導体層４３０のうち、高濃度ｐ型不純物領域４３３が形成されなかった部分は、真性ｐ型不純物領域４３１になる（図４参照）。
【００６３】
以上のようにして、図４に示したような構造の複合素子４００が得られる。
【００６４】
本実施形態によっても、第１の実施形態と同様の半導体集積回路（図１参照）を作成することができる。したがって、本実施形態によっても、第１の実施形態と同様の、高速動作が可能で且つ非動作時のリーク電流が少ない半導体集積回路を得ることができる。
【００６５】
また、第１の実施形態と同様、配線層の面積が増大せず且つ耐圧低下のおそれがない半導体集積回路を得ることができる。
【００６６】
加えて、本実施形態によれば、２個のｎＭＯＳトランジスタを一体化することができるので、半導体集積回路の微細化を図ることができる。
【００６７】
なお、ミッドギャップゲート電極４６０に代えてｐ＋  ポリシリコンゲートを採用できる点も、第１の実施形態と同様である。
【００６８】
【発明の効果】
以上詳細に説明したように、本発明によれば、回路規模が小さく且つ非動作時のリーク電流が小さい半導体集積回路を提供することができる。
【図面の簡単な説明】
【図１】第１の実施形態に係る半導体集積回路の構成を示す回路図である。
【図２】図１に示した電界効果トランジスタの素子構造を概念的に示す断面図である。
【図３】図１に示した電界効果トランジスタの特性を説明するためのグラフである。
【図４】第２の実施形態に係る電界効果トランジスタの素子構造を概念的に示す断面図である。
【図５】図４に示した電界効果トランジスタの製造方法を示す断面工程図である。
【図６】従来の半導体集積回路の構成例を示す回路図である。
【符号の説明】
１００  インバータ
１１０  ｐ＋  ポリシリコンゲート・エンハンスメント型ｐＭＯＳトランジスタ
１２０  ｎ＋  ポリシリコンゲート・エンハンスメント型ｎＭＯＳトランジスタ
１３０  ミッドギャップゲート・デプレッション型ｎＭＯＳトランジスタ
１２１，１３１  チャネル形成領域
１２２，１３２  ｎ型ソース領域
１２３，１３３  ｎ型ドレイン領域
１２４，１３４  ゲート酸化膜
１２５，１３５  ゲート電極
２１０  基板
２２０  絶縁膜
２３０  ｐ型半導体層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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