(57)【要約】【課題】  サイドウォールパターントランスファー法による微細ゲート形成工程を採用した論理回路を構成することである。【解決手段】  ｐＦＥＴのソース領域１０５及びドレイン領域１０３を複数有する素子領域と、素子領域上に環状に形成された複数のｐＦＥＴのゲート電極領域１０１と、ｎＦＥＴのソース領域１０４及びドレイン領域１０２を複数有する素子領域と、素子領域上に環状に形成され、各々前記第一導電型のゲート電極領域に電気的に接続された複数のｎＦＥＴトランジスタのゲート電極領域１０１と、ｐＦＥＴ側の素子領域のソース領域１０５に第一の電圧を供給する配線１０６と、ｎＦＥＴのソース領域１０４に第二の電圧を供給する第二の配線１０７と、ｐＦＥＴ側及びｎＦＥＴ側の素子領域のドレイン領域及びｐＦＥＴ及びｎＦＥＴのゲート電極領域に電気的に接続された第三の配線と、を有するようにしてある。【選択図】    図１
2005116969.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置において、
ソース領域、
前記ソース領域と同じ素子領域に設けられたドレイン領域、及び
環状に形成されたゲート電極領域、を有する第一のトランジスタと、
前記環状に形成されたゲート電極領域を共有し、前記ソース領域若しくは前記ドレイン領域を共有した前記第二のトランジスタと、
を有することを特徴とする半導体装置。
【請求項２】
半導体装置において、
トランジスタのソース領域及びドレイン領域を複数交互に有する素子領域と、
前記素子領域上に環状に形成され、前記ソース領域と前記ドレイン領域の間の二箇所にその一部が設けられた複数のトランジスタのゲート電極領域と、
を有することを特徴とする半導体装置。
【請求項３】
半導体装置において、
第一導電型トランジスタのソース領域及びドレイン領域を複数有する第一の素子領域と、
前記第一の素子領域上に環状に形成された複数の第一導電型トランジスタのゲート電極領域と、
第二導電型トランジスタのソース領域及びドレイン領域を複数有する第二の素子領域と、
前記第二の素子領域上に環状に形成され、各々前記第一導電型のゲート電極領域に電気的に接続された複数の第二導電型トランジスタのゲート電極領域と、
前記第一の素子領域のソース領域の少なくとも一つに第一の電圧を供給する第一の配線と、
前記第二の素子領域のソース領域の少なくとも一つに第二の電圧を供給する第二の配線と、
前記第一及び前記第二の素子領域のドレイン領域及び前記第一導電型及び第二導電型のゲート電極領域に電気的に接続された第三の配線と、
を有することを特徴とする半導体装置。
【請求項４】
前記ドレイン領域が環状に接続されたゲート電極領域で囲まれた領域内に形成されることを特徴とする請求項１または２のいずれか一項に記載の半導体装置。  
【請求項５】
前記環状のゲート電極領域で囲まれた領域内に電気的に独立なドレイン領域が形成されていることを特徴とする請求項１乃至４のいずれか一項記載の半導体装置。
【請求項６】
前記ソース領域が前記環状のゲート電極領域で囲まれた領域の外に形成されることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
【請求項７】
前記ソース領域が前記環状のゲート電極領域で囲まれた領域の外に複数個形成され、それらが電気的に接続されることを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
【請求項８】
前記環状のゲート電極領域は、その長さが配線部とゲート電極領域とのコンタクト領域を除いて、素子領域上と素子分離領域上において等しいことを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。  
【請求項９】
前記半導体装置は、前記第一導電型トランジスタ及び第二導電型トランジスタのゲート電極領域に電気的に接続された第四の配線を有し、前記ゲート電極領域内における接続箇所が２箇所以上形成されることを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。
【請求項１０】
前記第四の配線は、ドレイン領域の上部に配置されることを特徴とする請求項９記載の半導体装置。
【請求項１１】
前記第１のゲート電極領域と前記第２のゲート電極領域が、金属配線で接続されていることを特徴とする請求項１０記載の半導体装置。
【請求項１２】
前記第１のゲート電極領域と前記第２のゲート電極領域が、それらを構成する材料からなる領域で接続されることを特徴とする請求項１０記載の半導体装置。
【請求項１３】
前記半導体装置は、バルク基板上に設けられることを特徴とする請求項１乃至１２のいずれか一項に記載の半導体装置。
【請求項１４】
前記半導体装置は、ＳＯＩ基板上に設けられることを特徴とする請求項１乃至１２のいずれか一項に記載の半導体装置。
【請求項１５】
前記半導体装置は、ＣＭＯＳ論理回路であることを特徴とする請求項１乃至１２のいずれか一項に記載の半導体装置。
【請求項１６】
前記半導体装置は、否定回路、否定論理積回路、若しくは否定論理和のうち、少なくとも一つを含むことを特徴とする請求項１乃至１５のいずれか一項に記載の半導体装置。
【請求項１７】
前記第一導電型トランジスタのゲート電極領域と前記第二導電型トランジスタのゲート電極領域との形状が異なることを特徴とする請求項３乃至１６のいずれか一項に記載の半導体装置。
【請求項１８】
前記第一の素子領域と前記第二の素子領域との形状が異なることを特徴とする請求項３乃至１７のいずれか一項に記載の半導体装置。
【請求項１９】
前記第一導電型若しくは前記第二導電型トランジスタのチャネル領域が基板面に対して垂直な面内に形成されることを特徴とする請求項３乃至１８のいずれか一項に記載の半導体装置。
【請求項２０】
前記第一導電型若しくは前記第二導電型トランジスタのチャネル領域に流れる電流の方向が基板面に対して水平方向であることを特徴とする請求項１９記載の半導体装置。
【請求項２１】
前記第一若しくは第二の素子領域は、複数の短冊状に設けられたフィン構造を有することを特徴とする請求項３乃至２０のいずれか一項に記載の半導体装置。
【請求項２２】
前記半導体装置は、基板面に対して垂直な面内に複数のチャネル領域が形成され、電流の流れる方向が基板面に対して水平方向であり、かつチャネル領域が動作時に完全空乏化していることを特徴とする請求項２１に記載の半導体装置。
【請求項２３】
前記半導体装置のｎ型トランジスタのチャネルを構成するフィンの数とｐ型トランジスタのチャネルを構成するフィンの数の比が１．０以上２．０以下で構成されることを特徴とする請求項２２記載の半導体装置。
【請求項２４】
前記フィンの高さは１０ナノメーター以上１マイクロメーター以下であることを特徴とする請求項２２乃至２３のいずれか一項に記載の半導体装置。
【請求項２５】
前記半導体装置の製造時に前記複数の短冊状に設けられたフィンの両端にダミーフィンを設けることを特徴とする請求項２２乃至２４のいずれか一項に記載の半導体装置。
【請求項２６】
半導体装置の製造方法において、
ゲート電極材料の上に、ハードマスク材料を堆積する工程と、
ダミーゲートパターンを前記堆積されたハードマスク材料上に形成する工程と、
前記ダミーゲートパターン上に側壁形成のための材料を堆積する工程と、
側壁形成のための側壁残しエッチングする工程と、
前記ダミーパターンを選択的に除去する工程と、
ゲート電極と金属配線を結ぶ領域を形成するためのリソグラフィ工程と、
ゲート電極領域のハードマスクを加工する工程と、
レジストを除去する工程と、
そのハードマスクでゲート電極領域を加工する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２７】
半導体装置の製造方法において、
基板上にハードマスク材料を堆積する工程と、
ダミー素子領域を形成する工程と、
ダミー素子領域上に更に側壁形成のための材料を堆積する工程と、
側壁形成のための側壁残しＲＩＥ工程と、
ダミー素子領域を選択的に除去する工程と、
ソース領域ならびにドレイン領域をリソグラフィでパターニングする工程と、
残った側壁部とリソグラフィのパターンで基板上の素子領域に対するハードマスクを加工する工程と、
側壁部とリソグラフィのパターンを選択的に除去する工程と、
ハードマスクの寸法を縮小する工程と、
そのハードマスクで素子領域を加工する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項２８】
前記ハードマスク材料は、ＳｉＯ２とＳｉＮの積層構造であることを特徴とする請求項２６若しくは２７のいずれか一項に記載の半導体装置の製造方法。
【請求項２９】
前記ダミー素子領域は、ＴＥＯＳで形成されることを特徴とする請求項２６乃至２８のいずれか一項に記載の半導体装置の製造方法。
【請求項３０】
前記側壁形成のための材料は、アモルファスシリコンであることを特徴とする請求項２６若しくは２８のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、サイドウォールパターントランスファー法による微細ゲート形成工程を採用する技術に関する。
【背景技術】
【０００２】
近年、シリコン基板上に形成されるＬＳＩにおいては、そこに用いられる素子の微細化による高性能化が著しい。これは論理回路、もしくはＳＲＡＭなどの記憶装置に用いられるＭＯＳＦＥＴがいわゆるスケーリング則に基づいてゲート長が縮小されたり、ゲート絶縁膜が薄膜化されたりすることで性能改善がなされている。
【０００３】
このうちゲート長の縮小に関しては、世代を追うにつれて微細なゲート電極パターンを形成するのが難しくなってきており、既に一部では光によるリソグラフィの解像限界を超えており、これ以上細いパターンを従来からのレジスト塗布と紫外光露光という組合せによって形成すること、ならびにその出来上がったパターンの空間的な揺らぎを制御することが非常に困難になってきている。
【０００４】
そこで、最近ではレジストで直接的に細いゲートパターンを形成するのでなく、まずあるダミーパターンを形成して、その上に絶縁膜、もしくはポリシリコン、アモルファスシリコンなどを堆積し、全体に対して側壁残し工程と呼ばれるＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）を行ってダミーパターンの側壁に面して堆積膜からなる側壁部を形成した後に、ダミーパターンを除去してその細い側壁部のパターンをマスクとして用いてゲート電極、もしくはシリコン基板を加工するという方法が提案されている。
【０００５】
例えば、非特許文献１には、この方法によってシリコン基板を加工する方法が開示されている。この方法を以下ではサイドウォールパターントランスファー（ｓｉｄｅｗａｌｌ  ｐａｔｔｅｒｎ  ｔｒａｎｓｆｅｒ）法と呼ぶことにする。この方法によれば、側壁残し工程によって形成された細いパターンは基本的には堆積した膜の膜厚と、エッチング条件のみに依存して形成され、レジストによる微細ゲートパターン形成を行わなくても細線が形成される。実際には金属配線部とゲート電極を接続するためのコンタクト領域が必要なので、この部分はレジストによる大きなパターン形成が必要になるが、チャネルとなる部分のゲート電極部はリソグラフィによらずに細線パターンが形成可能である。
【０００６】
一方、３次元型のＭＯＳＦＥＴの一種で、短冊状に細く切り出した素子領域の側面部をチャネルとして利用するＦｉｎＦＥＴに関しては、非特許文献２に記載されている。
【０００７】
図２９は、従来例のＭＯＳＦＥＴから構成されるＣＭＯＳインバーター（インバーターチェイン）の典型的なレイアウト例である。このＣＭＯＳインバーターにおいて、ゲート電極領域２０１は、Ｐチャンネル型ＭＯＳＦＥＴ（ｐＦＥＴ）のドレイン領域２０３及びＮチャンネル型ＭＯＳＦＥＴ（ｎＦＥＴ）のドレイン領域２０２、ゲート電極のパッド領域２０９に接続される。このｐＦＥＴのソース領域２０５及びＮＦＥＴのソース領域２０４は複数並列に設けられ、また、ｎＦＥＴのドレイン領域２０２及びｐＦＥＴのドレイン領域２０３も同様に複数並列に設けられる。電源電圧（Ｖｃｃ）を供給する金属線２０６はｐＦＥＴのソース領域２０５にパッド領域２０８を介して接続され、また、接地電圧（Ｖｓｓ）を供給する金属線２０７はｎＦＥＴのソース領域２０４にパッド領域２０８を介して接続される。このように、ゲート電極２０１は一つの素子領域に一本だけが配置されており、これがこの場合はｎＦＥＴ側とｐＦＥＴ側とでゲート電極のパッド領域２０９を共有する形になっている。この場合、ゲート電極をｎＦＥＴ側とｐＦＥＴ側で分離して、それぞれに金属配線２０６または２０７を接続することも可能である。また隣同士のＭＯＳＦＥＴのゲート長をＬｇ、素子分離幅２１０をＬｉ、ソース領域の（チャネル長方向）長さをＬｓ、ドレイン領域の（チャネル長方向）長さをＬｄとした時に一つにＣＭＯＳインバーターあたりの占める面積は（Ｌｉ＋Ｌｓ＋Ｌｄ＋Ｌｇ）に比例し、これでインバーター同士のピッチが決まることになる。
【０００８】
一方、特許文献１においては、ＣＭＯＳ論理ＬＳＩの高集積化におけるゲート長の微細化に伴うゲート抵抗増加を抑えるために、ゲート電極がソース又はドレイン領域の周辺領域を囲み、電気的に閉ループ形状とした技術について開示されている。
【特許文献１】特開平７−２０２１４６−号公報（第１図）
【非特許文献１】Ｙ．−Ｋ．  Ｃｈｏｉ，ｅｔ  ａｌ．：ＩＥＤＭ  ２００１  Ｔｅｃｈ．  Ｄｉｇ．  ｐ．  ４２１
【非特許文献２】Ｄ．  Ｈｉｓａｍｏｔｏ  ｅｔ  ａｌ：  ＩＥＤＭ  １９９８  ｐ．  １０３２
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、このサイドウォールパターントランスファー法によって形成されたゲートパターンはダミーパターンの周囲全体に側壁部を形成することになるから、従来の一直線のゲート電極の形とは異なってダミーパターンの形状に沿って環状に接続されたものになる。
【００１０】
従って従来のゲート電極構造を用いたＭＯＳＦＥＴのレイアウトをそのまま用いて形成することはできず、もしそれを用いようとした場合にはさらにゲート電極の加工プロセスの追加が必要となってしまっていた。逆説的に言えば、サイドウォールパターントランスファー法によるゲート電極そのままの形を用いようとすると従来のトランジスタのレイアウトではインバーターなどの基本的な論理回路を構成できないことが明らかである。
【００１１】
従って、本発明は以上に述べた事情に鑑みてなされたものであり、その目的とするところは、サイドウォールパターントランスファー法による微細ゲート形成工程を採用した場合でも、論理回路を構成できるようにした半導体装置及びその製造方法を提供するものである。
【課題を解決するための手段】
【００１２】
上記目的を達成するため、本願発明の一態様によれば、ソース領域、前記ソース領域と同じ素子領域に設けられたドレイン領域、及び環状に形成されたゲート電極領域、を有する第一のトランジスタと、前記環状に形成されたゲート電極領域を共有し、前記第一のソース領域若しくは前記第一のドレイン領域と共有した前記第二のトランジスタと、を有することを特徴とする半導体装置が提供される。
【００１３】
また、本願発明の一態様によれば、半導体装置において、第一導電型トランジスタのソース領域及びドレイン領域を複数有する第一の素子領域と、前記第一の素子領域上に環状に形成された複数の第一導電型トランジスタのゲート電極領域と、第二導電型トランジスタのソース領域及びドレイン領域を複数有する第二の素子領域と、前記第二の素子領域上に環状に形成され、各々前記第一導電型のゲート電極領域に電気的に接続された複数の第二導電型トランジスタのゲート電極領域と、前記第一の素子領域のソース領域の少なくとも一つに第一の電圧を供給する第一の配線と、前記第二の素子領域のソース領域の少なくとも一つに第二の電圧を供給する第二の配線と、前記第一及び前記第二の素子領域のドレイン領域及び前記第一導電型及び第二導電型のゲート電極領域に電気的に接続された第三の配線と、を有する半導体装置が提供される。
【００１４】
上記目的を達成するため、本願発明の一態様によれば、ダミーゲートパターンを前記堆積されたハードマスク材料上に形成する工程と、前記ダミーゲートパターン上に側壁形成のための材料を堆積する工程と、側壁形成のための側壁残しエッチングする工程と、前記ダミーパターンを選択的に除去する工程と、ゲート電極と金属配線を結ぶ領域を形成するためのリソグラフィ工程と、ゲート電極領域のハードマスクを加工する工程と、レジストを除去する工程と、そのハードマスクでゲート電極領域を加工する工程と、を含むことを特徴とする半導体装置の製造方法が提供される。
【００１５】
ここで、第１導電型と第２導電型とは互いに反対導電型である。すなわち、第１導電型がｎ型であれば、第２導電型はｐ型であり、第１導電型がｐ型であれば、第２導電型はｎ型である。
【発明の効果】
【００１６】
以上説明したように、本発明に係る半導体装置及びその製造方法によれば、サイドウォールパターントランスファー法による微細ゲート形成工程を採用した場合でも、論理回路を構成できるようにした半導体装置及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１７】
本発明に係る半導体装置の実施形態について、図面を参照しながら詳細に説明する。図１は、第１の実施形態の半導体装置のレイアウトを示す図面である。この半導体装置は、２つの素子領域（図の点領域）が各々形成され、その上にゲート電極領域１０１が設けられている。このゲート電極領域１０１に囲まれた素子領域１０２はｎＦＥＴのドレイン領域１０２を構成し、また、素子領域１０３はｐＦＥＴのドレイン領域１０３を構成する。また、各素子領域であって、ゲート電極領域１０１に囲まれていない領域は、ソース領域を構成する。すなわち、素子領域であって、ゲート電極領域１０１に囲まれていない領域１０４はｎＦＥＴのソース領域１０４を構成し、また、素子領域であって、ゲート電極領域１０１に囲まれていない領域１０５はｐＦＥＴのソース領域１０５を構成する。ｎＦＥＴのソース領域１０４は接地配線１０７にコンタクト領域１０８ａを介して接続され、また、ｐＦＥＴのソース領域１０５は電源配線１０６にコンタクト領域１０８ｂを介して接続される。図面の中央に複数設けられた配線１１１は、コンタクト領域１０８ｃを介してｎＦＥＴのドレイン領域１０２と接続され、コンタクト領域１０８ｄを介してｐＦＥＴのドレイン領域１０３と接続される。また、配線１１１は、ゲート電極領域１０１にパッド１０９を介して接続される。
【００１８】
このように、本実施形態に係る半導体装置においては、ゲート電極領域１０１をサイドウォールパターントランスファー法によって形成したため、ゲート電極領域１０１は環状になっている。そして、その環状のゲート領域の一部に金属配線との接続領域としてパッド１０９を設けたものである。また、本実施形態に係る半導体装置においては、インバーターチェインを構成している。従って、ソース領域１０４，１０５は次段のインバーターと共有している。
【００１９】
このような構造にしたため、ドレイン領域の面積が従来型と同じならば、接合容量を駆動する電流は従来型のＭＯＳＦＥＴの２倍となるため遅延時間の改善がなされる。更に、ゲートを環状にすることで機械的な強度を補強できるので極微細ゲート領域１０１のパターンが倒れることを防止でき、かつ２本のゲート電極がパラレルに接続されることになるのでゲート電極の寄生抵抗の低減がなされることになる。また、環状のゲート電極を用いることで、サイドウォールパターントランスファーによるゲート電極形成プロセスに適したＭＯＳＦＥＴを構成できる。
【００２０】
このように、ドレイン領域が環状に接続されたゲート電極領域で囲まれた領域内に形成されることで、ドレイン領域を環状ゲート電極の内側にすることで、見かけ上接合容量の寄与を減らすことができ、高速化に寄与する。
【００２１】
ここで、ｎＦＥＴを構成する環状ゲート電極領域の形状とｐＦＥＴを構成する環状ゲート電極領域の形状が非対称であり、ｎＦＥＴの素子領域とｐＦＥＴの素子領域も非対称形であるようにしても良い。これによって、ｎＦＥＴとｐＦＥＴの実効チャネル幅の比を非対称なゲート形状を用いることと非対称な素子形状によって調節できる。
【００２２】
一方、ソース領域が環状に接続されたゲート電極領域で囲まれた領域の外に形成されることで、ソース領域はゲート電極の外側に配置することによって、通常型のＭＯＳＦＥＴと同じか、もしくは単位面積あたりのドレインに対して通常型の２倍の電流を流し込む構造が可能となる。
【００２３】
ここで、ゲート電極領域で環状に接続されている領域は、そのゲート領域の長さが素子領域上と素子分離領域上において等しくするようにしてもよい。
【００２４】
また、ｐＦＥＴ側のゲート電極領域とｎＦＥＴ側のゲート電極領域とが、それらを構成する材料からなる領域で接続するようにしてもよい。例えば、ポリシリコンやサリサイドが含まれる。
【００２５】
また、本実施形態における半導体装置の基板はｂｕｌｋ基板を用いても良く、ＳＯＩ基板を用いても良い。
【００２６】
この図１のインバーターチェインの場合、従来技術である図２９における素子分離領域２１０に相当する領域を省略できるため、ソース領域の（チャネル長方向）長さをＬｓ’、ドレイン領域の（チャネル長方向）長さをＬｄ’とした時に一つにＣＭＯＳインバーターあたりの占める面積は（Ｌｓ’／２＋Ｌｓ’／２＋Ｌｄ’）＝（Ｌｓ’＋Ｌｄ’）に比例する。
【００２７】
従って、デザインルールによってはたとえばＬｓ＜Ｌｓ’、Ｌｄ＜Ｌｄ’であっても素子分離領域分に相当する面積分を縮小したレイアウトにすることも可能であり、高集積化にも寄与する。
【００２８】
さらに、先行技術文献１で記載された技術においては、１つの閉ループゲート領域が１つのゲートの役割をなしている。すなわち、先行技術文献１の図１においては、１つの閉ループの１辺のみがゲートの役割をなしているのに対して、本実施形態においては、１つの閉ループの２辺がゲートの役割をなしている点で異なる。これにより、レイアウト面積を小さくすることができる効果がある。
【００２９】
図２は第２の実施形態に係る半導体装置のレイアウトを示す図であり、３入力否定論理積ゲート（Ｔｈｒｅｅ−ｗａｙ  ＮＡＮＤ  ｇａｔｅ）のレイアウトを示す実施形態である。この半導体装置は、図面の右側に複数設けられた素子領域１０４及び図面左側に素子領域１０５が各々形成されており、その上に複数のゲート電極領域１０１が設けられている。ゲート電極領域１０１に囲まれた素子領域１０２はｎＦＥＴのドレイン領域１０２を構成し、また、素子領域１０３はｐＦＥＴのドレイン領域１０３を構成する。また、各素子領域であって、ゲート電極領域１０１に囲まれていない領域は、ソース領域を構成する。すなわち、ゲート電極領域１０１に囲まれていない領域１０４はｎＦＥＴのソース領域１０４を構成し、また、ゲート電極領域１０１に囲まれていない領域１０５はｐＦＥＴのソース領域１０５を構成する。
【００３０】
ｎＦＥＴのソース領域１０４は接地配線１０７にコンタクト領域１０８ａを介して接続される。また、ｐＦＥＴのソース領域１０５は各々電源配線１０６にコンタクト領域１０８ｂを介して接続される。配線１１１ａ及び１１１ｂは、コンタクト領域１０８ｃを介してｎＦＥＴのソース領域１０４と接続され、コンタクト領域１０８ｄを介してｎＦＥＴのドレイン領域１０２と接続される。また、配線１１１ｃは、コンタクト領域１０８ｅを介して３つのｐＦＥＴのドレイン領域１０３と接続され、コンタクト領域１０８ｆを介してｎＦＥＴのドレイン領域１０２と接続される。また、ｐＦＥＴ側のゲート電極領域とｎＦＥＴのゲート電極領域とを接続する複数の配線１１１ｄは、ゲート電極領域１０１にパッド１０９を介して接続される。３つの配線領域１１３はビア領域１１２を介して配線１１１ｄに接続される。
【００３１】
この３入力否定論理積ゲート回路の場合は隣り合うｎＦＥＴは直列に、隣り合うｐＦＥＴは並列に接続される。図３でｐＦＥＴ側のソース領域１０５は隣のＦＥＴ同士で共有して接続されているが、これは隣同士が素子分離領域で分離されていてもよい。また、ｎＦＥＴ側は回路の構成上、ソース領域１０４、ドレイン領域１０２ともそれぞれのＭＯＳＦＥＴごとに分離される。
【００３２】
ここで、ドレイン領域の上部に、ドレインに接続される以外の金属配線層が配置することで、ドレイン領域の上方にゲート電極に対する配線を這わせて、ゲート抵抗を低減することができる。
【００３３】
この３入力否定論理ゲートへの入力は第２層の配線である配線１１３を介して、ビア領域１１２、第１金属配線層である配線１１１ｄ、及びパッド１０９を経てゲート電極１０１に接続される。また、この場合にはｎＦＥＴのドレイン電極領域からの出力は次段のｎＦＥＴのソース領域２箇所に入力される。また、この図２のレイアウトでｎＦＥＴとｐＦＥＴを入れ替えれば同じようにしてＮＯＲ型論理ゲート回路を構成できるので、ＮＯＲ回路においてもサイドウォールパターントランスファー技術によるゲート電極形成が可能となる。
【００３４】
図３は、第３の実施形態に係る半導体装置のレイアウトを示す図であり、カレントミラー型差動アンプなどに一部で使われている共通ゲートのｐａｉｒ  ＭＯＳＦＥＴ素子のレイアウトを示す図である。本実施形態においては、ゲート領域１０１に囲まれる素子領域が複数に分離している実施形態である。ゲート電極領域１０１に囲まれた素子領域１０２ａ及び１０２ｂはｎＦＥＴのドレイン領域１０２ａ，１０２ｂを構成する。また、ゲート電極領域１０１に囲まれていない領域は、ｎＦＥＴのソース領域１０４ａ，１０４ｂを構成する。ｎＦＥＴのソース領域１０４ａ，１０４ｂは、接地配線１０７にコンタクト領域１０８ａ，１０８ｂを介して接続される。配線１１１ａ及び１１１ｂは、それぞれ、コンタクト領域１０８ｃ及び１０８ｄを介してｎＦＥＴのドレイン領域１０２ａ，１０２ｂと接続される。また、配線１１１ａ，１１１ｂは、ｎＦＥＴのドレイン領域１０２ａ，１０２ｂにコンタクト領域１０８ｃ、１０８ｄを介して接続される。配線１１３は、ゲート電極領域１０１にパッド１０９を介して接続される。
【００３５】
このように、環状に形成されたゲート電極領域１０１内に分割された２つのドレイン領域１０２を有し、それぞれ異なった出力端子に接続されるようにしてある。ソース領域１０４の電位は共通になっている場合もあるし、別々の場合もあるが、それは金属配線１０７の接続方法次第で変更できる。このようにするとサイドウォールパターントランスファーによるゲート電極生成が可能で微細なゲート長を実現できる。
【００３６】
図４は、第４の実施形態の半導体装置を示す図であり、ＦｉｎＦＥＴによるＣＭＯＳインバーターレイアウトを示したものである。ＦｉｎＦＥＴは３次元型のＭＯＳＦＥＴの一種で、短冊状に細く切り出した素子領域の側面部をチャネルとして使うものである。
【００３７】
この半導体装置は、短冊状に複数設けられた素子領域１１４ａ及び１１４ｂが各々形成されており、その上にゲート電極領域１０１が設けられている。このゲート電極領域１０１に囲まれた素子領域１０２はｎＦＥＴのドレイン領域１０２を構成し、また、素子領域１０３はｐＦＥＴのドレイン領域１０３を構成する。また、ゲート電極領域１０１に囲まれていない領域１０４はｎＦＥＴのソース領域１０４を構成し、また、ゲート電極領域１０１に囲まれていない領域１０５はｐＦＥＴのソース領域１０５を構成する。ｎＦＥＴのソース領域１０４は接地配線１０７にコンタクト領域１０８ａを介して接続され、また、ｐＦＥＴのソース領域１０５は電源配線１０６にコンタクト領域１０８ｂを介して接続される。配線１１１は、コンタクト領域１０８ｃを介してｎＦＥＴのドレイン領域１０２と接続され、コンタクト領域１０８ｄを介してｐＦＥＴのドレイン領域１０３と接続される。また、配線１１１は、ゲート電極領域１０１にパッド１０９を介して接続される。
【００３８】
このように、本実施形態の半導体装置においては、短冊状の素子領域を複数設けることで、素子のチャネル領域が基板面に対して垂直な面内に形成され、電流の流れる方向が基板面に対して水平方向となるような構成にした。
【００３９】
ここで、基板を加工する際に、ＲＩＥなどのプロセス上の制限があるために、垂直方向に切り出す高さは有限になる。その高さは典型的には数＋ｎｍ程度から１μｍ以下のオーダーになるが、それ以外でも実施可能である。この場合には外部の負荷を駆動するのに十分な電流を稼ぐためには、複数のＦｉｎから構成されるチャネル領域を形成することが好ましい。
【００４０】
一方、素子領域でチャネル部以外の部分は、コンタクト領域を取るために比較的広い活性領域を設けることが好ましい。従って、図４に示したようなレイアウトにすることでＦｉｎＦＥＴを用いた場合でもサイドウォールパターントランスファーを用いて、論理回路を構成できる。ＦｉｎＦＥＴのＦｉｎを形成する際にもサイドウォールパターントランスファー技術が用いられるので、極微細なＦｉｎが形成される。
【００４１】
比較的広い活性領域のドレイン接合容量を低減するにはこのようなレイアウトが望ましいことは図１の場合と同様で明らかである。
【００４２】
ここで、単一のソース領域と、単一のドレイン領域と、基板面に対して垂直な面内に複数のチャネル領域が形成され、電流の流れる方向が基板面に対して水平方向であり、かつチャネル領域が動作時に空乏化しているようにしてもよい。
【００４３】
また、ｎＦＥＴとｐＦＥＴの実効チャネル幅の比β（＝Ｗｐ／Ｗｎ）はＦｉｎＦＥＴの場合ではＦｉｎの本数を変更することで変化することができる。すなわち、
Ｗｐ＝（フィンの高さ）＊２＊（ｐＦＥＴ側のフィンの本数）
Ｗｎ＝（フィンの高さ）＊２＊（ｎＦＥＴ側のフィンの本数）
と表すことができる。ここで、当該フィンの高さを同じと仮定すると、実効チャネル幅の比は、ｐＦＥＴ側のフィンの本数とｎＦＥＴ側のフィンの本数との比となる。
【００４４】
従って、インバーターに適したβ値と後述するＮＡＮＤゲートなどに適したβ値は異なっているのでそれらは回路に応じて異なったＦｉｎの本数を持つレイアウトにする必要がある。
【００４５】
ここで、リソグラフィ時の均一性、及びＲＩＥの際の加工の均一性から使用を目的としないダミーフィンを形成するようにしてもよい。すなわち、フィンを形成する際に、使用するフィンの両側に同様の形状のフィンを１個若しくは数個形成するようにする。これにより、上記のようなリソグラフィ時の均一性及びＲＩＥの際の加工の均一性を実現することができる。また、ＣＭＰ（Ｃｈｅｍｉｃａｌ  ＭＥｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）の際の過研磨による素子のダメージを実際に使用するフィンの両側に形成したダミーフィンに負わせることにより、当該過研磨によるフィンのダメージを防止することができる。
【００４６】
図５は、図４に示したＩ−Ｉ断面におけるｎＦＥＴもしくはｐＦＥＴにおける断面を示す図である。この半導体装置は、基板領域１１７上に、埋め込み酸化膜（ＢＯＸ）領域１１６を有し、この埋め込み酸化膜領域１１６上には、複数のＦｉｎ領域１１４を備える。各Ｆｉｎ領域上には、Ｆｉｎ領域の上面を絶縁するためのキャップ絶縁膜領域１１５を備える。そして、Ｆｉｎ領域１１４及びキャップ絶縁膜領域１１５を覆うようにゲート電極領域１０１を備える。埋め込み酸化膜領域１１６とゲート電極領域１０１との間の所定領域は、これら埋め込み酸化膜領域１１６とゲート電極領域１０１が分離される領域である素子分離領域１１０がある。
【００４７】
このように、ＦｉｎＦＥＴの場合は基板に垂直な面だけにチャネルが形成されるようにして、上面部はチャネルを形成しないような構造にすると短チャネル効果に強い、いわゆるダブルゲート型ＭＯＳＦＥＴ素子を構成することが出来る。この場合ゲート電極領域は基板と垂直面内でチャネルを形成し、素子分離部にはさまれた領域にチャネル部とゲート電極領域が交互に形成される。ＦｉｎＦＥＴの各Ｆｉｎに対するソース領域＆ドレイン領域と金属配線部との広い接続部は一箇所大きな領域となっていて、その中には素子分離領域が形成されない。またゲート電極部のＰＡＤ部は素子分離領域上に形成される。
【００４８】
図６は、第５の実施形態の半導体装置のレイアウトを示す図であり、ＦｉｎＦＥＴによる３入力ＮＡＮＤ論理ゲートを構成した場合のレイアウト図を示したものである。
【００４９】
この半導体装置は、短冊状に複数設けられた素子領域１１４ａ及び１１４ｂが各々形成されており、その上にゲート電極領域１０１が設けられている。ゲート電極領域１０１に囲まれた素子領域１０２はｎＦＥＴのドレイン領域１０２を構成し、また、素子領域１０３はｐＦＥＴのドレイン領域１０３を構成する。また、各素子領域であって、ゲート電極領域１０１に囲まれていない領域は、ソース領域を構成する。すなわち、ゲート電極領域１０１に囲まれていない領域１０４はｎＦＥＴのソース領域１０４を構成し、また、ゲート電極領域１０１に囲まれていない領域１０５はｐＦＥＴのソース領域１０５を構成する。これらの構成が３つ備えるようにしてある。
【００５０】
２つのｎＦＥＴのソース領域１０４は接地配線１０７にコンタクト領域１０８ａを介して接続される。また、ｐＦＥＴのソース領域１０５は各々電源配線１０６にコンタクト領域１０８ｂを介して接続される。配線１１１ａ及び１１１ｂは、コンタクト領域１０８ｃを介してｎＦＥＴのソース領域１０４と接続され、コンタクト領域１０８ｄを介してｎＦＥＴのドレイン領域１０２と接続される。また、配線１１１ｃは、パッド１０９を介して３つのｐＦＥＴのドレイン領域１０３と接続され、コンタクト領域１０８ｆを介してｎＦＥＴのドレイン領域１０２と接続される。また、ｐＦＥＴ側のゲート電極領域とｎＦＥＴのゲート電極領域とを接続する複数の配線１１１ｄは、ゲート電極領域１０１にパッド１０９を介して接続される。３つの配線領域１１３はビア領域１１２を介して配線１１１ｄに接続され、ゲート電極領域１０１に接続される。本実施形態においては、複数のビア領域１１２を設け、３つの配線領域１１３は各々２つのビア領域１１２を介して配線１１１ｄに接続される。
【００５１】
この実施形態の場合には、ゲート電極１０１に対して配線領域１１３は複数箇所でビア領域１１２、及びコンタクト領域を介して接続されているため、ゲート電極の寄生抵抗を低減でき、遅延時間を改善できる。更に、本実施形態ではドレイン領域の上部に配線領域１１３を配置することで、レイアウト面積の増大はほとんどないまま、ゲート電極に対するコンタクト領域を複数個設けることが可能になり、低抵抗化を図る事が出来る。また、この場合も図３のＮＡＮＤ論理ゲート回路と同様に、ｐＦＥＴ側のソース領域は隣同士で共有化して、素子分離領域を省略することもできる。また、本実施形態で説明した図６と同様なレイアウトは、ｎＦＥＴとｐＦＥＴを入れ替えたＮＯＲ回路にも適用することが出来る。
【００５２】
次に、本実施形態に係る半導体装置の製造方法について、図面を参照しながら詳細に説明する。本実施形態においては、図１で説明した半導体装置のレイアウトを持つＣＭＯＳの製造方法の一例について、順を追って説明する。
【００５３】
図７は、素子分離領域上に素子領域を形成したことを説明するための図面である。まず、素子分離領域１２０上に素子領域１２２を形成する。本実施形態においては、２つの素子領域を形成する。続いて、その素子領域の上面にゲート酸化膜（図示せず）を成膜する。
【００５４】
図８は、図７に示すＩＩ−ＩＩ断面における断面を示す図である。図示の如く、素子分離領域１２０上に素子領域１２２を形成する。
【００５５】
図９は、図７に示すＩＩ−ＩＩ断面における断面にゲート絶縁膜１２３を成膜した断面図である。図示の如く、素子領域１２２の上面部にゲート絶縁膜１２３を成膜する。ここで、ゲート絶縁膜には、ゲート酸化膜（例えば、ＳｉＯ２）、及び、高誘電体膜が含まれる。ただし、高誘電体膜を成膜する際にＣＶＤを用いる場合には、シリコン窒化膜１２２の側壁にもゲート絶縁膜が成膜されることになる。
【００５６】
図１０は、素子分離領域１２０上にポリシリコンを形成した図面である。素子領域１２２を形成した素子分離領域１２０上にゲート絶縁膜（図示せず）を形成し、その後、ゲート電極となるポリシリコン１２４を成膜する。ここで、このポリシリコン１２４に用いられる材料は、ポリシリコンゲルマ、または、ポリシリコン・ポリシリコンゲルマの積層構造などが含まれる。
【００５７】
図１１は、図１０のＩＩＩ−ＩＩＩ断面における断面を示す図である。図示の如く、素子分離領域１２０上に素子領域１２２を形成し、素子領域１２２の上面部にゲート絶縁膜１２３を成膜した状態で、次に、ゲート電極となるポリシリコン１２４を成膜する。本図においては、このポリシリコン１２４の上部表面は平坦化しているが、実際にはこのように平坦にはならないことがある。ここでは、図示の便宜上、平坦化して示した。
【００５８】
図１２は、ハードマスク材料となる膜を成膜した後に、ダミーパターンを形成した図である。この工程では、ポリシリコン（図示せず）の上部にハードマスクとなる材料１２５と更にそれとエッチング選択比の大きな材料１２６を順次堆積する。ここで、ハードマスクとなる材料にはＳｉＯ２とＳｉＮの積層構造を用いることができる。また、このハードマスクとなる材料とエッチング選択比の大きな材料には、ＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ  ｏｒｔｈｏｓｉｌｉｃａｔｅ  Ｔｅｔｒａｅｔｈｏｘｙｓｉｌａｎｅ）を用いることができる。その後、ＴＥＯＳ層に対してリソグラフィでパターニングしてダミーパターン１２６を形成する。
【００５９】
図１３は、図１２のＩＶ−ＩＶ断面における断面を示す図である。図示の如く、ポリシリコン１２４の上にハードマスクとなる材料１２５と更にそれとエッチング選択比の大きな材料を順次堆積し、パターニングによりダミーパターン１２６を形成する。
【００６０】
図１４は、ダミーパターンに側壁を形成する材料を成膜した図である。この工程では、ダミーパターンを形成した後にダミーパターンに側壁を形成する材料１２７を成膜する。ここで、この材料１２７には、例えば、アモルファスシリコンを用いることができる。
【００６１】
図１５は、図１４のＶ−Ｖ断面における断面を示す図である。図示の如く、ダミーパターン１２６を形成した後にダミーパターン１２６に側壁を形成する材料１２７を成膜する。
【００６２】
図１６は、ダミーパターンの側壁を残してＲＩＥ（Ｒｅａｃｔｉｖｅ  ｌｏｎ  Ｅｔｃｈｉｎｇ）を行った図である。この工程では、材料１２７に対して側壁残してＲＩＥを行って、ダミーパターン１２３の周囲にアモルファスシリコンからなる側壁を形成する。
【００６３】
図１７は、図１６のＶＩ−ＶＩ断面における断面を示す図である。図示の如く、ダミーパターン１２６の側壁に側壁材料１２７が形成される。
【００６４】
図１８は、図１６のＶＩ−ＶＩ断面における断面からダミーパターン１２６を取り除いた断面図である。図示の如く、ダミーパターン１２６となっていた領域がエッチングにより取り除かれ、側壁として設けられた材料１２７が残っている。
【００６５】
図１９は、レジストパターンを形成した図である。この工程では、ダミーパターンとなっていたＴＥＯＳ領域を選択的にエッチングし、残ったアモルファスの側壁領域１２７をマスクにしてＳｉＮハードマスクにパターンを転写する。ここではＲＩＥを行ってマスク材を加工する。
【００６６】
図２０は、図１９のＶＩＩ−ＶＩＩ断面における断面を示す図である。図示の如く、側壁材料１２７をマスクとしたパターニング処理により、所定の部分に材料１２５が残される。細線ゲート電極が必要な場合はこの材料１２５の寸法をさらに縮小する工程を追加することもできる。
【００６７】
図２１は、レジストパターンを形成した図である。この工程では、ゲート電極のコンタクト領域となる部分をレジストでパターニングする。
【００６８】
図２２は、図２１のＶＩＩＩ−ＶＩＩＩ断面における断面を示す図である。ゲート電極のハードマスクのパターンの一部はゲート電極のコンタクト領域と接しなくてはならないため、レジスト領域１２８で一部を覆われることになる。コンタクト領域１２８はこの例では左右のゲート電極を同時に覆っているが、各ゲート電極に対してそれぞれ設けて、後で金属配線により接続してもよい。
【００６９】
図２３は、ポリシリコン１２４にＲＩＥ処理を施した図である。この工程では、ＳｉＮとコンタクト領域のレジストパターンでゲート電極のポリシリコンをＲＩＥで加工し、このような形状が得られたことが示されている。
【００７０】
図２４は、図２３のＩＸ−ＩＸ断面における断面を示す図である。ハードマスクとなるＳｉＮ１２５とレジスト領域１２６をマスクとしてポリシリコン領域１２４をＲＩＥで加工して図示のような形状を得る。
【００７１】
図２５は、図２３のＩＸ−ＩＸ断面における断面からレジスト領域が除去された断面図である。ここで、ＳｉＮとレジスト領域はポリシリコン上から除去されて図面の様な断面形状となる。もちろん違う断面上においては素子領域１２２上にポリシリコンがゲート絶縁膜を介して存在している。
【００７２】
図２６は、図２３のＩＸ−ＩＸ断面における断面を示す図である。この工程では、図示の如く、その後は通常のＭＯＳＦＥＴの試作工程（Ｓ／Ｄ  ｅｘｔｅｎｓｉｏｎ  イオン注入、ゲート側壁形成、Ｓ／Ｄ領域へのイオン注入、活性化、サリサイド工程など）を経て、層間絶縁膜１２９を形成する。
【００７３】
図２７に示される金属配線までを行って、この場合はインバータチェインが完成する。図２８は、図２６の断面図にコンタクト領域及び配線領域１３０が設けられた断面図である。層間絶縁膜１２９内のポリシリコン１２４ｂやシリコン窒化膜１２２に対し電気的接続を行うためのコンタクト領域及び配線領域１３０が設けられる。
【００７４】
ここで、本実施形態においては、ハードマスク材１２５、ダミーパターン１２６、及び側壁材１２７の材質について、それぞれ窒化シリコン、ＴＥＯＳ、アモルファスシリコンを用いたが、この組合せには限られない。例えば、ハードマスク材１２５、ダミーパターン１２６、及び側壁材１２７の材質について、窒化シリコン−ＴＥＯＳ−アモルファスシリコン、窒化シリコン−ＴＥＯＳ−アモルファスシリコンゲルマ、ＴＥＯＳ−アモルファスシリコンゲルマ−窒化シリコン等の組合せであってもよい。
【００７５】
製造工程はこの方法に限定されるわけではないし、順序を変えることが可能なものもある。またここでは、単純な矩形の素子領域を持つものに限定したが、ここで、複数のＦｉｎを持つ素子形状であっても同じような工程を経て形成することができる。
【００７６】
以上のように、本実施形態の半導体装置の製造方法によれば、環状のゲート電極領域をサイドウォールパターントランスファー法によって形成したため、ドレイン領域の面積が従来型と同じならば、ドレイン接合容量を駆動する電流は従来型のＭＯＳＦＥＴの２倍となるため遅延時間の改善がなされる。更に、ゲートを環状にすることで機械的な強度を補強できるので極微細ゲート領域１０１のパターンが倒れることを防止でき、かつ２本のゲート電極がパラレルに接続されることになるのでゲート電極の寄生抵抗の低減がなされることになる。また、環状のゲート電極を用いることで、サイドウォールパターントランスファーによるゲート電極形成プロセスに適したＭＯＳＦＥＴを構成できる。
【図面の簡単な説明】
【００７７】
【図１】第１の実施形態の半導体装置のレイアウトを示す図面である。
【図２】第２の実施形態に係る半導体装置のレイアウトを示す図であり、３入力否定論理積ゲートのレイアウトを示す実施形態である
【図３】第３の実施形態に係る半導体装置のレイアウトを示す図であり、カレントミラー型差動アンプなどに一部で使われている共通ゲートのｐａｉｒ  ＭＯＳＦＥＴ素子のレイアウトを示す図である
【図４】第４の実施形態の半導体装置のレイアウトを示す図であり、ＦｉｎＦＥＴによるＣＭＯＳインバーターレイアウトを示したものである。
【図５】図４に示したＩ−Ｉ断面におけるｎＦＥＴもしくはｐＦＥＴにおける断面を示す図である。
【図６】第５の実施形態の半導体装置のレイアウトを示す図であり、ＦｉｎＦＥＴによる３入力ＮＡＮＤ論理ゲートを構成した場合のレイアウト図を示したものである。
【図７】素子分離領域上に素子領域を形成したことを説明するための図面である
【図８】図７に示すＩＩ−ＩＩ断面における断面を示す図である。
【図９】図７に示すＩＩ−ＩＩ断面における断面にゲート絶縁膜１２３を成膜した断面図である。
【図１０】素子分離領域上にポリシリコンを形成した図面である。
【図１１】図１０のＩＩＩ−ＩＩＩ断面における断面を示す図である。
【図１２】ハードマスクを成膜した後に、ダミーパターンを形成した図である。
【図１３】図１２のＩＶ−ＩＶ断面における断面を示す図である。
【図１４】ダミーパターンに側壁を形成する材料を成膜した図である
【図１５】図１４のＶ−Ｖ断面における断面を示す図である。
【図１６】ダミーパターンの側壁を残してＲＩＥ処理を行った図である。
【図１７】図１６のＶＩ−ＶＩ断面における断面を示す図である。
【図１８】図１６のＶＩ−ＶＩ断面における断面からダミーパターン１２６を取り除いた断面図である。
【図１９】レジストパターンを形成した図である。
【図２０】図１９のＶＩＩ−ＶＩＩ断面における断面を示す図である。
【図２１】レジストパターンを形成した図である。
【図２２】図２０のＶＩＩＩ−ＶＩＩＩ断面における断面を示す図である。
【図２３】ポリシリコン１２４にＲＩＥ処理を施した図である。
【図２４】図２３のＩＸ−ＩＸ断面における断面を示す図である。
【図２５】図２３のＩＸ−ＩＸ断面における断面からレジスト領域が除去された断面図である。
【図２６】図２３のＩＸ−ＩＸ断面における断面を示す図である。
【図２７】本実施形態によって作製された半導体装置のレイアウトを示す図である。
【図２８】図２６の断面図にコンタクト領域及び配線領域１３０が設けられた断面図である。
【図２９】従来例のＭＯＳＦＥＴから構成されるＣＭＯＳインバーターチェインの典型的なレイアウト例である。
【符号の説明】
【００７８】
１０１，２０１  ゲート電極領域
１０２，１０８ａ，１０８ｂ，２０２  ドレイン領域  （ｎＦＥＴ）
１０３，２０３  ドレイン領域  （ｐＦＥＴ）
１０４，１０８ａ，１０８ｂ，２０４  ソース領域  （ｎＦＥＴ）
１０５，２０５  ソース領域  （ｐＦＥＴ）
１０６，２０６  電源配線（Ｖｃｃ）
１０７，２０７  接地配線（Ｖｓｓ）
１０８ａ，１０８ｂ，１０８ｃ，１０８ｄ，１０８ｆ，１０８ｇ，１０８ｉ，２０８    コンタクト領域
１０９  パッド領域
１１０，１２０，２１０  素子分離領域
１１１ａ，１１１ｂ，１１１ｃ，１１１ｄ，１１１ｅ  配線
１１２  ビア領域
１１３  配線領域
１１４ａ，１１４ｂ  フィン状の素子領域
１１５  キャップ絶縁膜領域
１１６  埋め込み酸化膜領域
１１７  基板領域
１２１  素子領域
１２２  シリコン窒化膜
１２３  ゲート絶縁膜
１２４  ポリシリコン
１２５  ハードマスク材
１２６  ダミーパターン
１２７  側壁材料
１２８  レジスト
１２９  層間絶縁膜
１３０  配線領域とコンタクト領域
【図１】
2005116969.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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