(57)【要約】【課題】  ＣＶＤ法においてＴｉＮ膜の成膜温度を４５０℃以下、さらには４００℃以下に下げても、ＴｉＮ膜の異常成長物の発生が抑制された半導体装置およびその製造方法を提供する。【解決手段】  ＴｉＮ膜を含む半導体装置の製造方法であって、ＣＶＤ法によってＴｉＮ膜を形成する成膜工程と、形成されたＴｉＮ膜をＮＨ3ガスの雰囲気下で熱処理するアニール工程と、ＮＨ3ガスをパージするＮＨ3ガスパージ工程と、さらに成膜工程、アニール工程およびＮＨ3ガスパージ工程を１回以上繰り返す工程とを含む。上記成膜工程は、原料ガスとしてハロゲン化チタンガスおよびＮＨ3ガスを用い、成膜温度を３００℃〜４５０℃として、成膜工程毎に厚さが１ｎｍ〜５ｎｍのＴｉＮ膜を形成する。【選択図】        図１
2005203502.tif 000002
【特許請求の範囲】
【請求項１】
チタンナイトライド膜を含む半導体装置の製造方法であって、
化学気相成長法によってチタンナイトライド膜を形成する成膜工程と、形成されたチタンナイトライド膜をアンモニアガスの雰囲気下で熱処理するアニール工程と、前記アンモニアガスをパージするアンモニアガスパージ工程と、さらに前記成膜工程、前記アニール工程および前記アンモニアガスパージ工程を１回以上繰り返す工程とを含み、
前記成膜工程は、原料ガスとしてハロゲン化チタンガスおよびアンモニアガスを用い、成膜温度が３００℃〜４５０℃、成膜圧力が１０Ｐａ〜１００Ｐａ、ハロゲン化チタンガスの分圧が１Ｐａ〜１０Ｐａ、アンモニアガスの分圧が９Ｐａ〜９９Ｐａの条件で行い、  前記成膜工程毎に厚さが１ｎｍ〜５ｎｍのチタンナイトライド膜を形成し、
前記アニール工程を、２秒間〜６０秒間行なうことを特徴とする半導体装置の製造方法。
【請求項２】
前記アニール工程におけるアニール圧力およびアニール温度のうち少なくとも１つは、前記成膜工程における成膜圧力および成膜温度のうち少なくとも１つよりも大きいことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記アンモニアガスパージ工程が、不活性ガスによるパージ工程または減圧引きによるパージ工程である請求項１または請求項２に記載の半導体装置の製造方法。
【請求項４】
前記アンモニアガスパージ工程が、不活性ガスによるパージ工程および減圧引きによるパージ工程を含む請求項１または請求項２に記載の半導体装置の製造方法。
【請求項５】
チタンナイトライド膜を含む半導体装置の製造方法であって、
化学気相成長法によってチタンナイトライド膜を形成する成膜工程と、原料ガスをパージする原料ガスパージ工程と、形成されたチタンナイトライド膜をアンモニアガスの雰囲気下で熱処理するアニール工程と、前記アンモニアガスをパージするアンモニアガスパージ工程と、さらに前記成膜工程、前記原料ガスパージ工程、前記アニール工程および前記アンモニアガスパージ工程を１回以上繰り返す工程とを含み、
前記成膜工程は、原料ガスとしてハロゲン化チタンガスおよびアンモニアガスを用い、成膜温度が３００℃〜４５０℃、成膜圧力が１０Ｐａ〜１００Ｐａ、ハロゲン化チタンガスの分圧が１Ｐａ〜１０Ｐａ、アンモニアガスの分圧が９Ｐａ〜９９Ｐａの条件で行い、  前記成膜工程毎に厚さが１ｎｍ〜５ｎｍのチタンナイトライド膜を形成し、
前記アニール工程を、２秒間〜６０秒間行なうことを特徴とする半導体装置の製造方法。
【請求項６】
前記アニール工程におけるアニール圧力およびアニール温度のうち少なくとも１つは、前記成膜工程における成膜圧力および成膜温度のうち少なくとも１つよりも大きいことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記原料ガスパージ工程および前記アンモニアガスパージ工程のそれぞれが、不活性ガスによるパージ工程または減圧引きによるパージ工程である請求項５または請求項６に記載の半導体装置の製造方法。
【請求項８】
前記原料ガスパージ工程および前記アンモニアガスパージ工程の少なくとも１つの工程が、不活性ガスによるパージ工程および減圧引きによるパージ工程を含む請求項５または請求項６に記載の半導体装置の製造方法。
【請求項９】
チタンナイトライド膜を含む半導体装置の製造方法であって、
化学気相成長法によってチタンナイトライド膜を形成する成膜工程と、形成されたチタンナイトライド膜をアンモニアガスの雰囲気下で熱処理するアニール工程と、さらに前記成膜工程および前記アニール工程を１回以上繰り返す工程とを含み、
前記成膜工程は、原料ガスとしてハロゲン化チタンガスおよびアンモニアガスを用い、成膜温度が３００℃〜４５０℃、成膜圧力が１０Ｐａ〜１００Ｐａ、ハロゲン化チタンガスの分圧が１Ｐａ〜１０Ｐａ、アンモニアガスの分圧が９Ｐａ〜９９Ｐａの条件で行い、  前記成膜工程毎に厚さが１ｎｍ〜５ｎｍのチタンナイトライド膜を形成し、
前記アニール工程を、２秒間〜６０秒間行なうことを特徴とする半導体装置の製造方法。
【請求項１０】
前記アニール工程におけるアニール圧力およびアニール温度のうち少なくとも１つは、前記成膜工程における成膜圧力および成膜温度のうち少なくとも１つよりも大きいことを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
少なくとも、下部電極と誘電体層と上部電極とを有するキャパシタを含む半導体装置であって、
前記誘電体層上に形成された前記上部電極が、請求項１〜請求項１０のいずれかに記載の半導体装置の製造方法により製造されたチタンナイトライド膜であることを特徴とする半導体装置。
【請求項１２】
少なくとも、下部電極と誘電体層と上部電極とを有するキャパシタを含む半導体装置であって、
前記誘電体層上に形成された前記上部電極が２以上の電極導電層からなり、前記電極導電層の少なくとも１層が、請求項１〜請求項１０のいずれかに記載の半導体装置の製造方法により製造されたチタンナイトライド膜であることを特徴とする半導体装置。
【請求項１３】
少なくとも、下部電極と誘電体層と上部電極とを有するキャパシタを含む半導体装置であって、
前記誘電体層上に形成された前記上部電極が２以上の電極導電層からなり、前記電極導電層のうち誘導体層に隣接する隣接電極導電層が、請求項１〜請求項１０のいずれかに記載の半導体装置の製造方法により製造されたチタンナイトライド膜であることを特徴とする半導体装置。
【請求項１４】
少なくとも、ゲート絶縁層とゲート電極とを有するトランジスタを含む半導体装置であって、
前記ゲート絶縁層上に形成された前記ゲート電極が、請求項１〜請求項１０のいずれかに記載の半導体装置の製造方法により製造されたチタンナイトライド膜であることを特徴とする半導体装置。
【請求項１５】
少なくとも、ゲート絶縁層とゲート電極とを有するトランジスタを含む半導体装置であって、
前記ゲート絶縁層上に形成された前記ゲート電極が２以上のゲート導電層からなり、前記ゲート導電層の少なくとも１層が、請求項１〜請求項１０のいずれかに記載の半導体装置の製造方法により製造されたチタンナイトライド膜であることを特徴とする半導体装置。
【請求項１６】
少なくとも、ゲート絶縁層とゲート電極とを有するトランジスタを含む半導体装置であって、
前記ゲート絶縁層上に形成された前記ゲート電極が２以上のゲート導電層からなり、前記ゲート導電層のうちゲート絶縁層に隣接する隣接ゲート導電層が、請求項１〜請求項１０のいずれかに記載の半導体装置の製造方法により製造されたチタンナイトライド膜であることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チタンナイトライド膜を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来、誘電体層としてＴａ2Ｏ5、ＨｆＯ2、ＢａＳｒＴｉＯ3などの金属酸化物の高誘電体を用いたキャパシタにおいては、上部電極として化学気相成長法（Chemical Vapor Deposition method、以下ＣＶＤ法という）により形成されたチタンナイトライド膜（以下、ＴｉＮ膜という）が用いられてきた。このＴｉＮ膜の製造条件としては原料ガスとしてハロゲン化チタンガス（たとえば、ＴｉＣｌ4ガス）とアンモニアガス（ＮＨ3ガス）を用いて、成膜温度は約６００℃で行なわれるのが一般的であった。
【０００３】
しかし、下部電極にポリシリコンを用いたＭＩＳ（Metal Insulator Silicon）キャパシタ、下部電極に金属または金属の導電性窒化物などをもちいたＭＩＭ（Metal Insulator Metal）キャパシタにおいては、上部電極のＴｉＮ膜を６００℃で形成するとキャパシタのリーク電流が増大するという問題があった。このため、ＴｉＮ膜の成膜温度を４００℃〜５００℃に下げて、ＴｉＮ膜を形成することが行なわれている（たとえば、特許文献１参照）。
【０００４】
ところが、ＴｉＮ膜の成膜温度を５００℃以下に下げると、キャパシタのリーク電流は小さくなるが、ＴｉＮ膜に異常成長物が発生する。かかる異常成長物は、上部電極であるＴｉＮ膜の加工の際、エッチング残渣として残り、本来絶縁されるべき上部電極とコンタクトプラグとが電気的接触が生じ、半導体装置の動作不良が発生する場合がある。
【０００５】
また、次世代トランジスタとして期待されている、ゲート絶縁体層としてＨｆＯ2などの高誘電体を用いるトランジスタにおいても、ゲート電極となるＴｉＮ膜形成時の低温化の要請がある。これは、上記高誘電率の金属酸化物は、４００℃〜５００℃の熱履歴により結晶化を起こし、その結果生じる結晶粒界または欠陥準位を介した電気伝導によりリーク電流が増加する問題がある。ところが、ＴｉＮ膜の成膜温度を４００℃以下に下げると、ＴｉＮ膜に異常成長物が多く生じるため、ゲート電極としてさらにタングステン（以下、Ｗという）などを埋め込むと、ＴｉＮ膜の異常成長物がある部分はＷの断面積が減少し、ＴｉＮに比べて電気抵抗の小さいＷに電流が集中し、エレクトロマイグレーション寿命が著しく低下する。
【特許文献１】特開平０８−２７９５５８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記状況に鑑み、本発明は、ＣＶＤ法においてＴｉＮ膜の成膜温度を４５０℃以下、さらには４００℃以下に下げても、ＴｉＮ膜の異常成長物の発生が抑制された半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、チタンナイトライド膜を含む半導体装置の製造方法であって、化学気相成長法によってチタンナイトライド膜を形成する成膜工程と、形成されたチタンナイトライド膜をアンモニアガスの雰囲気下で熱処理するアニール工程と、アンモニアガスをパージするアンモニアガスパージ工程と、さらに成膜工程、アニール工程およびアンモニアガスパージ工程を１回以上繰り返す工程とを含み、上記成膜工程は、原料ガスとしてハロゲン化チタンガスおよびアンモニアガスを用い、成膜温度が３００℃〜４５０℃、成膜圧力が１０Ｐａ〜１００Ｐａ、ハロゲン化チタンガスの分圧が１Ｐａ〜１０Ｐａ、アンモニアガスの分圧が９Ｐａ〜９９Ｐａの条件で行い、成膜工程毎に厚さが１ｎｍ〜５ｎｍのチタンナイトライド膜を形成し、上記アニール工程を２秒間〜６０秒間行なうことを特徴とする半導体装置の製造方法である。
【発明の効果】
【０００８】
上記のように、本発明によると、ＣＶＤ法においてＴｉＮの成膜温度を４５０℃以下、さらには４００℃以下に下げても、ＴｉＮ膜の異常成長物の発生が抑制された半導体装置およびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施の形態を図面に基づいて説明する。実施の形態１〜実施の形態３において、図１〜図３を参照して、本発明にかかる半導体装置の製造方法を説明する。図１〜図３のそれぞれの図において、横軸は時間を、横軸は原料ガスの分圧を示している。また、図中、Ｄは化学気相成長法によってチタンナイトライド膜を形成する成膜工程を、Ａはチタンナイトライド膜をアンモニアガスの雰囲気下で熱処理するアニール工程を、ＡＰはアンモニアガスをパージするアンモニアガスパージ工程を、ＤＰは原料ガスをパージする原料ガスパージ工程を示している。
【００１０】
（実施の形態１）
本発明にかかる半導体装置の一の製造方法は、図１を参照して、ＴｉＮ膜を含む半導体装置の製造方法であって、ＣＶＤ法によってＴｉＮ膜を形成する成膜工程（Ｄ工程）と、形成されたＴｉＮ膜をアンモニア（ＮＨ3）ガスの雰囲気下で熱処理するアニール工程（Ａ工程）と、ＮＨ3ガスをパージするＮＨ3ガスパージ工程（ＡＰ工程）と、さらに上記成膜工程、アニール工程およびＮＨ3ガスパージ工程を１回以上繰り返す工程とを含み、上記成膜工程は、原料ガスとしてハロゲン化チタンガスおよびＮＨ3ガスを用い、成膜温度が３００℃〜４５０℃、成膜圧力が１０Ｐａ〜１００Ｐａ、ハロゲン化チタンガスの分圧が１Ｐａ〜１０Ｐａ、ＮＨ3ガスの分圧が９Ｐａ〜９９Ｐａの条件で行い、成膜工程毎に厚さが１ｎｍ〜５ｎｍのチタンナイトライド膜を形成し、上記アニール工程を２秒間〜６０秒間行なうものである。かかる条件により、ＴｉＮ膜の成膜において異常成長物の発生が抑制することができる。特に、成膜工程毎のＴｉＮ膜の厚さを５ｎｍ以下として、成膜工程の後にアニール工程を設けることが、ＴｉＮ膜の異常成長を抑制するのに有効である。
【００１１】
ここで、上記成膜工程において、原料ガスとしてはハロゲン化チタンガスおよびＮＨ3ガスを用いる。成膜温度を低くしても、ＴｉＮ膜の成膜が可能な原料である。ハロゲン化チタンガスとしては、四塩化チタン（ＴｉＣｌ4）ガス、四ヨウ化チタン（ＴｉＩ4）ガスなどが好ましく用いられる。
【００１２】
成膜工程における成膜温度は、３００℃〜４５０℃である。３００℃未満であると連続したＴｉＮ膜を形成することができず、４５０℃を超えるとキャパシタの上部電極を形成する場合にキャパシタの誘電体層の還元が生じキャパシタのリーク電流が増大し、４００℃を超えるとトランジスタのゲート電極を形成する場合にゲート絶縁層の結晶化が生じトランジスタのリーク電流が増大する。かかる観点から、成膜温度は３００℃〜４００℃が好ましい。
【００１３】
成膜工程における成膜圧力は、１０Ｐａ〜１００Ｐａである。１０Ｐａ未満であると成膜速度が低下し、１００Ｐａを超えると表面モフォロジーが荒くなり異常成長物が発生し易くなる。かかる観点から、２５Ｐａ〜５０Ｐａが好ましい。かかる圧力は、原料ガスであるハロゲン化チタンガスおよびＮＨ3ガス、ならび希釈ガスとしてアルゴン（Ａｒ）ガス、ヘリウム（Ｈｅ）ガス、窒素ガス（Ｎ2）ガスなどの不活性ガスによって形成される。ここで、ＣＶＤ法においては、成膜温度が高温の場合、Ｎ2ガスは窒素を供給する原料ガスとしても用いられるが、本発明のように低い成膜温度（３００℃〜４５０℃）においては不活性ガスとしての働きを有する。
【００１４】
成膜工程におけるハロゲン化チタンの分圧は、１Ｐａ〜１０Ｐａである。１Ｐａ未満であると成膜速度が低下し、１０Ｐａを超えると異常成長物が発生し易くなる。かかる観点からハロゲン化チタンの分圧は２．５Ｐａ〜５Ｐａが好ましい。また、成膜工程におけるＮＨ3ガスの分圧は、９Ｐａ〜９９Ｐａである。９Ｐａ未満であると成膜速度が低下し、９９Ｐａを超えると異常成長物が発生し易くなる。かかる観点からＮＨ3ガスの分圧は２２．５Ｐａ〜４５Ｐａが好ましい。
【００１５】
成膜工程毎に成膜するＴｉＮ膜の厚さは、１ｎｍ〜５ｎｍである。１ｎｍ未満であるとキャパシタまたはトランジスタのリーク電流が増大し、５ｎｍを超えると異常成長物が発生し易くなる。かかる観点から、成膜工程毎に成膜するＴｉＮ膜の厚さは２．５ｎｍ〜５ｎｍが好ましい。
【００１６】
アニール工程におけるアニール時間は、２秒間〜６０秒間である。２秒間未満であるとＴｉＮ膜の密着性が低下し剥がれ易くなり、６０秒間を超えると誘電体層または絶縁層の還元が起こりキャパシタまたはトランジスタのリーク電流が増大する。かかる観点から、アニール時間は５秒間〜３０秒間が好ましい。
【００１７】
アニール工程におけるアニール圧力およびアニール温度は、特に制限はないが、アニール圧力およびアニール温度のうち少なくとも１つは、上記成膜工程における成膜圧力および成膜温度のうち少なくとも１つよりも大きいことが好ましい。少なくとも、アニール圧力を成膜圧力より高くするか、アニール温度を成膜温度より高くすることにより、ＴｉＮ膜中におけるハロゲンなどの不純物の除去が促進され、異常成長物の発生をさらに抑制することができる。ここで、アニール圧力は、成膜圧力の５倍〜２０倍であることが好ましい。５倍未満であると異常成長の抑制効果が小さく、２０倍を超えると誘電体層または絶縁層の還元が起こりキャパシタまたはトランジスタのリーク電流が増大する傾向にある。  
【００１８】
アニール工程は、ＮＨ3ガス雰囲気下で行なわれる。また、ＮＨ3ガスとともにＡｒガス、Ｈｅガス、Ｎ2ガスなどの不活性ガスを併用することもできる。ここで、アニール圧力に対するＮＨ3ガスの分圧の比は、０．５〜１．０が好ましい。ＮＨ3ガスの分圧比が０．５未満であると異常成長の抑制効果が小さくなる。アニール温度は、成膜温度に比べて２５℃〜１５０℃高いことが好ましい。成膜温度との差が２５℃未満であると異常成長の抑制効果が小さく、１５０℃を超えると誘電体層または絶縁層の還元が起こりキャパシタまたはトランジスタのリーク電流が増大する傾向にある。
【００１９】
ＮＨ3ガスパージ工程は、ＮＨ3ガスをパージする方法には特に制限はないが、不活性ガスによってパージする工程または減圧引きによるパージ工程であることが好ましい。いずれの工程においても、効果的にＮＨ3ガスをパージすることができる。不活性ガスによってＮＨ3ガスをパージする工程においては、不活性ガスの圧力、流量には特に制限はないが、ガス圧力が大きく、流量が多いほどより効果的にＮＨ3ガスをパージすることができる。ここで、不活性ガスとしては、上記のようにＡｒガス、Ｈｅガス、Ｎ2ガスなどが好ましく用いられる。また、減圧引きによりＮＨ3ガスをパージする工程においては、アニール圧力より小さければ減圧の程度には特に制限はないが、１００Ｐａ以下が好ましく、１０Ｐａ以下がより好ましい。
【００２０】
ＮＨ3ガスパージ工程における不活性ガスによってパージする工程と減圧引きによるパージ工程とを比較すると、後者は前者に比べて、より効果的にＮＨ3ガスパージができるが、系内の圧力、温度変動が大きくなる。したがって、製品とする半導体装置の仕様、製造方法および製造装置の条件または制約に応じてより適切な工程を選択することができる。
【００２１】
また、ＮＨ3ガスパージ工程に、不活性ガスによるパージ工程および減圧引きによるパージ工程を含めることができる。不活性ガスによるパージ工程および減圧引きによるパージ工程を行なうことにより、ＮＨ3ガスパージ効率を高めるとともに、減圧引き時間を短縮することにより系内の圧力、温度変動を抑制することができる。
【００２２】
（実施の形態２）
本発明にかかる半導体装置の別の製造方法は、図２を参照して、ＴｉＮ膜を含む半導体装置の製造方法であって、ＣＶＤ法によってＴｉＮ膜を形成する成膜工程（Ｄ工程）と、原料ガスをパージする原料ガスパージ工程（ＤＰ工程）と、形成されたＴｉＮ膜をアンモニア（ＮＨ3）ガスの雰囲気下で熱処理するアニール工程（Ａ工程）と、ＮＨ3ガスをパージするＮＨ3ガスパージ工程（ＡＰ工程）と、さらに上記成膜工程、原料ガスパージ工程、アニール工程およびＮＨ3ガスパージ工程を１回以上繰り返す工程とを含み、上記成膜工程は、原料ガスとしてハロゲン化チタンガスおよびＮＨ3ガスを用い、成膜温度が３００℃〜４５０℃、成膜圧力が１０Ｐａ〜１００Ｐａ、ハロゲン化チタンガスの分圧が１Ｐａ〜１０Ｐａ、ＮＨ3ガスの分圧が９Ｐａ〜９９Ｐａの条件で行い、成膜工程毎に厚さが１ｎｍ〜５ｎｍのチタンナイトライド膜を形成し、上記アニール工程を２秒間〜６０秒間行なうものである。
【００２３】
実施の形態１においては、成膜工程の後に続けてアニール工程を行なうためアニール工程の初期において原料ガスであるハロゲン化チタンガスが残存し、ＮＨ3ガスと反応してＴｉＮ膜の成長が起こる場合があるが、本実施の形態においては成膜工程とアニール工程との間に原料ガスパージ工程を設けることによって、ハロゲン化チタンガスを確実に系外に排出することができるため、ＴｉＮ膜の厚さの制御をより正確に行なえるようになる。その他、成膜工程の条件、アニール工程の条件については、実施の形態１と同様である。
【００２４】
また、本実施の形態においても実施の形態１と同様に、アニール工程におけるアニール圧力およびアニール温度は、特に制限はないが、アニール圧力およびアニール温度のうち少なくとも１つは、上記成膜工程における成膜圧力および成膜温度のうち少なくとも１つよりも大きいことが好ましい。
【００２５】
原料ガスパージ工程は、原料ガスをパージする方法には特に制限はないが、不活性ガスによってパージする工程または減圧引きによるパージ工程であることが好ましい。いずれの工程においても、効果的に原料ガスをパージすることができる。不活性ガスによってＮＨ3ガスをパージする工程においては、不活性ガスの圧力、流量には特に制限はないが、ガス圧力が大きく、流量が多いほどより効果的に原料ガスをパージすることができる。ここで、不活性ガスとしては、上記のようにＡｒガス、Ｈｅガス、Ｎ2ガスなどが好ましく用いられる。また、減圧引きによりＮＨ3ガスをパージする工程においては、成膜圧力より小さければ減圧の程度には特に制限はないが、１０Ｐａ以下が好ましい。なお、ＮＨ3ガスパージ工程については、実施の形態１と同様である。
【００２６】
また、本実施の形態においても実施の形態１と同様に、上記原料ガスパージ工程およびＮＨ3ガスパージ工程のそれぞれを、不活性ガスによるパージ工程または減圧引きによるパージ工程とすること、上記原料ガスパージ工程および前記ＮＨ3ガスパージ工程の少なくとも１つの工程が、不活性ガスによるパージ工程および減圧引きによるパージ工程を含む工程とすることができる。
【００２７】
（実施の形態３）
本発明にかかる半導体装置のまた別の製造方法は、図３を参照して、ＴｉＮ膜を含む半導体装置の製造方法であって、ＣＶＤ法によってＴｉＮ膜を形成する成膜工程（Ｄ工程）と、形成されたＴｉＮ膜をＮＨ3ガスの雰囲気下で熱処理するアニール工程（Ａ工程）と、さらに上記成膜工程およびアニール工程を１回以上繰り返す工程とを含み、上記成膜工程は、原料ガスとしてハロゲン化チタンガスおよびＮＨ3ガスを用い、成膜温度が３００℃〜４５０℃、成膜圧力が１０Ｐａ〜１００Ｐａ、ハロゲン化チタンガスの分圧が１Ｐａ〜１０Ｐａ、ＮＨ3ガスの分圧が９Ｐａ〜９９Ｐａの条件で行い、成膜工程毎に厚さが１ｎｍ〜５ｎｍのチタンナイトライド膜を形成し、上記アニール工程を２秒間〜６０秒間行なうものである。
【００２８】
また、本実施の形態においても実施の形態１と同様に、アニール工程におけるアニール圧力およびアニール温度は、特に制限はないが、アニール圧力およびアニール温度のうち少なくとも１つは、上記成膜工程における成膜圧力および成膜温度のうち少なくとも１つよりも大きいことが好ましい。
【００２９】
実施の形態１および実施の形態２においては、成膜工程毎に形成するＴｉＮ膜の厚さを小さくして成膜工程およびアニール工程の回数を増大させると、成膜工程後の原料ガスパージ工程およびアニール工程後のＮＨ3ガスパージ工程に要する時間が大きくなり処理能力の低減という問題があるため、本実施の形態は、成膜工程後の原料ガスパージ工程および／またはアニール工程後のＮＨ3ガスパージ工程を省略して、処理能力の向上を図るものである。ただし、成膜工程からアニール工程、アニール工程から成膜工程へのガス切り替えの際にハロゲン化ガスとＮＨ3ガスとが制御できない状態で混在するため、ＴｉＮ膜の厚さ、抵抗率などの精密な制御は困難となる。このため、本実施の形態は、ＴｉＮ膜の厚さ、抵抗率などの精密な制御が必要となるトランジスタを含む半導体装置の製造方法としては適さないが、ＴｉＮ膜の厚さ、抵抗率などの精密な制御が必要とならないキャパシタを含む半導体装置の製造方法としては適用することができる。
【００３０】
つぎに、実施の形態４〜実施の形態７において、上記の半導体の製造方法によって製造されたＴｉＮ膜を含む半導体装置について説明する。
【００３１】
（実施の形態４）
本発明にかかる一の半導体装置は、図６を参照して、少なくとも、下部電極１０５と誘電体層１０６と上部電極１０７とを有するキャパシタを含む半導体装置であって、上記誘電体層１０６上に形成された上部電極１０７が、上記の半導体装置の製造方法により製造されたＴｉＮ膜である半導体装置である。すなわち、この半導体装置は、図６に示すように、シリコン基板１０１上に下層間絶縁層１０２、層間絶縁層１０４、上層間絶縁層１０８が順次積層されており、層間絶縁層１０４と上層間絶縁層１０８との間にキャパシタを構成する下部電極１０５、誘電体層１０６および上部電極１０７が形成されている。また、下部電極１０５はコンタクトプラグ１０３を介して、上層間絶縁層１０８上に形成された上部配線層１１０はコンタクトプラグ１０９を介して、それぞれ独立してシリコン基板１０１中に形成された導電層である不純物拡散領域２０２と電気的に接続されている。ここで、上部電極１０７はコンダクトプラグ１０３と電気的に絶縁されている。
【００３２】
本半導体装置においては、上部電極１０７が上記の半導体装置の製造方法により製造したＴｉＮ膜である。かかる製造方法により得られたＴｉＮ膜は、ＴｉＮ膜の異常成長物の発生が抑制されており、動作不良の少ないキャパシタを含む半導体装置が得られる。
【００３３】
ここで、異常成長物が発生したＴｉＮ膜を上部電極として用いる場合の問題点について、図１０を参照して、以下に説明する。たとえば、図１０（ａ）に示すような異常成長物１０７Ｐを有するＴｉＮ膜を上部電極１０７として用いた場合、上部電極１０７上にレジスト３０２のパターンを設けて上部電極１０７および誘電体層１０６をエッチングしてエッチング開口部３０６を設けると、図１０（ｂ）に示すように異常成長物１０７Ｐがエッチング残渣として残存する。続いて、レジスト３０２を除去し、上部電極１０７上に上層絶縁層１０８を形成した後、所定の位置にコンタクトプラグを作成するためのプラグ開口部３０４を設けると、図１０（ｃ）に示すようにプラグ開口部３０４内に異常成長物１０７Ｐの突起が生じる。この状態でプラグ開口部内にコンダクトプラグ１０９の埋め込みを行なうと、図１０（ｄ）に示すようにコンダクトプラグ１０９と上部電極１０７の電気的接触が生じ、半導体装置の作動不良が生じる。なお、図１０（ｂ）〜（ｄ）において、異常成長物１０７Ｐ近傍の拡大図は、半導体装置の上面方向からみた様子を表わす図である。
【００３４】
また、このようにして得られたＴｉＮ膜を上部電極とするキャパシタを含む半導体は、高温（６００℃）で成膜したＴｉＮ膜を用いた従来のキャパシタを含む半導体に比べて、リーク電流が小さいので、ＤＲＡＭ（Dynamic Random Access Memory）装置として用いる場合には、リフレッシュサイクルを長時間化できる、消費電力を低減できるなどの特長を有する。
【００３５】
（実施の形態５）
本発明にかかる別の半導体装置は、図７を参照して、少なくとも、下部電極１０５と誘電体層１０６と上部電極１０７とを有するキャパシタを含む半導体装置であって、上記誘電体層１０６上に形成された上部電極１０７が２以上の電極導電層からなり、この電極導電層の少なくとも１層が、上記の半導体装置の製造方法により製造されたＴｉＮ膜である半導体装置である。特に、２以上の電極導電層のうち誘導体層１０６に隣接する隣接電極導電層１０７Ａが、上記の半導体装置の製造方法により製造されたＴｉＮ膜である半導体装置である。
【００３６】
上記の半導体装置の製造方法により製造されたＴｉＮ膜は、厚さが大きくなると膜応力によりクラックが発生しやすくなるため、このＴｉＮ膜の厚さは１００ｎｍ以下であることが好ましい。一方、配線抵抗をさらに小さくすることが求められる場合には、上部電極の厚さを大きくする必要がある。このように、上部電極の厚さが１００ｎｍを超える半導体装置が必要な場合は、上部電極を２層以上の電極導電層として、上記の製造方法により製造されたＴｉＮ膜の厚さを１００ｎｍ以下とすることはきわめて有効な方法である。ここで、図７を参照して、上部電極１０７における隣接電極導電層１０７ＡとしてＣＶＤ法である上記製造方法により厚さ２０ｎｍのＴｉＮ膜を形成し、上部電極１０７における電極導電層１０７Ｂとしてスパッタ法により厚さ１００ｎｍのＴｉＮ膜を形成すると、隣接電極導電層１０７Ａのシート抵抗値は１ｋΩ／□程度であり、電極導電層１０７Ｂのシート抵抗値２Ω／□であるため、上部電極１０７としての合成シート抵抗値は２Ω／□以下に下げることができる。図７においては、スパッタ法により形成される電極導電層１０７Ｂは、ＣＶＤ法により形成される隣接電極導電層１０７Ａの上部水平部分上にのみ形成されているが、そのスパッタ法におけるカバレッジ特性によっては、隣接電極導電層１０７Ａの垂直部分上および下部水平部分上にも形成される場合がある。
【００３７】
上部電極１０７が、２以上の電極導電層からなる場合には、これらの電極導電層の少なくとも１層、特に、２以上の電極導電層のうち誘導体層１０６に隣接する隣接電極導電層１０７Ａが上記の異常成長物の発生が抑制されたＴｉＮ膜であることにより、動作不良の少ないキャパシタを含む半導体装置が得られる。
【００３８】
（実施の形態６）
本発明にかかるまた別の半導体装置は、図８を参照して、少なくとも、ゲート絶縁層２０３とゲート電極２０４とを有するトランジスタを含む半導体装置であって、ゲート絶縁層２０３上に形成されたゲート電極２０４が、上記の半導体装置の製造方法により製造されたＴｉＮ膜である半導体装置である。すなわち、この半導体装置は、シリコン基板１０１上に、層間絶縁層２０６、上層間絶縁層２０８が順次積層されており、層間絶縁層２０６と上層間絶縁層２０８との間にゲート絶縁層２０３、ゲート電極２０４が形成されている。また、上層間絶縁層２０８上に形成された上部配線層１１０はコンタクトプラグ１０９を介して、シリコン基板１０１中に形成された導電層である不純物拡散領域２０２と電気的に接続されている。ここで、ゲート絶縁層２０３には、通常ＨｆＯ2などの高誘電体材料が用いられているため、ゲート絶縁層の結晶化を抑制するためには、４００℃以下のＴｉＮ膜形成プロセスが好ましいところ、上記の半導体装置の製造方法によりＴｉＮ膜を製造することにより、ゲート絶縁層の結晶化を抑制することができ、リーク電流の小さいトランジスタが得られる。
【００３９】
（実施の形態７）
本発明にかかるさらに別の半導体装置は、図９を参照して、少なくとも、ゲート絶縁層２０３とゲート電極２０４とを有するトランジスタを含む半導体装置であって、ゲート絶縁層２０３上に形成されたゲート電極２０４が２以上のゲート導電層からなり、前記ゲート導電層の少なくとも１層が、上記の半導体装置の製造方法により製造されたＴｉＮ膜である半導体装置である。特に、上記２以上のゲート導電層のうちゲート絶縁層２０３に隣接する隣接ゲート導電層２０４Ａが、上記の半導体装置の製造方法により製造されたＴｉＮ膜であることを特徴とする。
【００４０】
ゲート電極が２以上のゲート導電層からなる場合は、これらのゲート導電層の少なくとも１層、特に、２以上のゲート導電層のうちゲート絶縁層２０３に隣接する隣接電極導電層２０４ＡのＴｉＮ膜を上記の半導体装置の製造方法により製造することにより、ゲート絶縁層の結晶化を抑制することができ、リーク電流の小さいトランジスタが得られる。
【００４１】
ここで、異常成長物が発生したＴｉＮ膜をゲート電極２０４の隣接電極導電層２０４Ａとして用いる場合の問題点について、図１１を参照して、以下に説明する。図１１に示すように、隣接電極導電層２０４Ａとして異常成長物２０４Ｐが発生したＴｉＮ膜を用いると、ゲート電極２０４のゲート導電層２０４Ｂとしてのタングステン（Ｗ）を埋め込む場合に、ＴｉＮ膜の異常成長物２０４Ｐがある部分はゲート導電層２０４ＢであるＷの断面積が減少し、ＴｉＮに比べて電気抵抗の小さいＷに電流が集中し、エレクトロマイグレーション寿命が著しく低下する。したがって、ゲート電極が２以上のゲート導電層からなる場合は、これらのゲート導電層の少なくとも１層を上記の異常成長物がないＴｉＮ膜とすることにより上記問題点も解消することができる。
【実施例】
【００４２】
本発明にかかる半導体装置の製造法について、実施例に基づいてさらに具体的に説明する。
【００４３】
（比較例１）
成膜工程（Ｄ工程）において、ＣＶＤ法により、成膜温度を３５０℃、成膜圧力５０Ｐａ（ここで、ＴｉＣｌ4分圧５Ｐａ、ＮＨ3分圧４５Ｐａ）、ＴｉＣｌ4流量５０ｓｃｃｍ（ｓｃｃｍとは、標準状態（０℃、１０１３ｈＰａ）における流量（ｃｍ3／ｍｉｎ）を示す単位）、ＮＨ3流量５００ｓｃｃｍの条件で厚さ２５ｎｍのＴｉＮ膜を形成した。次のアニール工程（Ａ工程）において、アニール温度を３５０℃、成膜圧力５０Ｐａ（ここで、ＮＨ3圧５０Ｐａ）、ＮＨ3流量５００ｓｃｃｍの条件で３０秒間アニールを行なった。次のＮＨ3ガスパージ工程における最初の工程（ＡＰ１工程）として、Ｎ2ガスを用いて圧力５０Ｐａで３０秒間ＮＨ3ガスのパージを行い、さらにＮＨ3ガスパージ工程における次の工程（ＡＰ２工程）として、減圧ポンプを用いて３０秒間減圧引きを行なって圧力を１０Ｐａとした。こうして得られたＴｉＮ膜の表面を走査型電子顕微鏡（Scanning Electron microscope；以下、ＳＥＭ）で観察すると、図１３に示すように、白く現れる異常成長が多く発生していた。また、このＴｉＮ膜を上部電極とするキャパシタを含む半導体装置のリーク電流特性を図１２の点線に示す。
【００４４】
（実施例１）
図４を参照して、成膜工程（Ｄ工程）において、ＣＶＤ法により、成膜温度を３５０℃、成膜圧力５０Ｐａ（ここで、ＴｉＣｌ4分圧５Ｐａ、ＮＨ3分圧４５Ｐａ）、ＴｉＣｌ4流量５０ｓｃｃｍ、ＮＨ3流量５００ｓｃｃｍの条件で厚さ５ｎｍのＴｉＮ膜を形成した。次のアニール工程（Ａ工程）において、アニール温度を３５０℃、成膜圧力５０Ｐａ（ここで、ＮＨ3圧５０Ｐａ）、ＮＨ3流量５００ｓｃｃｍの条件で３０秒間アニールを行なった。次のＮＨ3ガスパージ工程における最初の工程（ＡＰ１工程）として、Ｎ2ガスを用いて圧力５０Ｐａで３０秒間ＮＨ3ガスのパージを行い、さらにＮＨ3ガスパージ工程における次の工程（ＡＰ２工程）として、減圧ポンプを用いて３０秒間減圧引きを行なって１０Ｐａまで減圧した。上記、成膜工程、アニール工程、ＮＨ3ガスパージ工程（Ｎ2ガスによるパージ工程および減圧引きによるパージ工程）をさらに４回繰り返して、厚さ２５ｎｍのＴｉＮ膜を形成した。このＴｉＮ膜の表面をＳＥＭで観察すると、図１４に示すように、異常成長の発生が抑制された。
【００４５】
（実施例２）
図４を参照して、成膜工程（Ｄ工程）において、ＣＶＤ法により、成膜温度を３５０℃、成膜圧力５０Ｐａ（ここで、ＴｉＣｌ4分圧５Ｐａ、ＮＨ3分圧４５Ｐａ）、ＴｉＣｌ4流量５０ｓｃｃｍ、ＮＨ3流量５００ｓｃｃｍの条件で厚さ５ｎｍのＴｉＮ膜を形成した。次のアニール工程（Ａ工程）において、アニール温度を４００℃、成膜圧力４００Ｐａ（ここで、ＮＨ3圧４００Ｐａ）、ＮＨ3流量５００ｓｃｃｍの条件で３０秒間アニールを行なった。次のＮＨ3ガスパージ工程における最初の工程（ＡＰ１工程）として、Ｎ2ガスを用いて圧力４００Ｐａで３０秒間ＮＨ3ガスのパージを行い、さらにＮＨ3ガスパージ工程における次の工程（ＡＰ２工程）として、減圧ポンプを用いて３０秒間減圧引きを行なって５０Ｐａまで減圧した。上記、成膜工程、アニール工程、ＮＨ3ガスパージ工程（Ｎ2ガスによりパージ工程および減圧引きによるパージ工程）をさらに４回繰り返して、厚さ２５ｎｍのＴｉＮ膜を形成した。このＴｉＮ膜の表面をＳＥＭで観察すると、図１５に示すように、異常成長の発生がさらに抑制された。
【００４６】
また、このＴｉＮ膜を上部電極とするキャパシタを含む半導体装置のリーク電流特性を図１２の実線に示す。なお、図１２の破線は、成膜温度６００℃とした以外は比較例１と同様にして形成したＴｉＮ膜を上部電極とする上部電極とするキャパシタを含む半導体装置のリーク電流特性を示す。図１２から明らかなように、成膜温度３５０℃でＴｉＮ膜を形成した実施例２および比較例１の半導体装置のリーク電流は、成膜温度６００℃でＴｉＮ膜を形成した半導体装置のリーク電流に比べて小さくなり、良好なリーク電流特性を示した。
【００４７】
（実施例３）
図５を参照して、成膜工程（Ｄ工程）において、ＣＶＤ法により、成膜温度を３５０℃、成膜圧力５０Ｐａ（ここで、ＴｉＣｌ4分圧５Ｐａ、ＮＨ3分圧４５Ｐａ）、ＴｉＣｌ4流量５０ｓｃｃｍ、ＮＨ3流量５００ｓｃｃｍの条件で厚さ５ｎｍのＴｉＮ膜を形成した。次の原料ガスのパージ工程（ＤＰ工程）において、Ｎ2ガスを用いて圧力５０Ｐａで３０秒間ＮＨ3ガスのパージを行なった。次のアニール工程（Ａ工程）において、アニール温度を４００℃、成膜圧力４００Ｐａ（ここで、ＮＨ3圧４００Ｐａ）、ＮＨ3流量５００ｓｃｃｍの条件で３０秒間アニールを行なった。次のＮＨ3ガスパージ工程における最初の工程（ＡＰ１工程）として、Ｎ2ガスを用いて圧力４００Ｐａで３０秒間ＮＨ3ガスのパージを行い、さらにＮＨ3ガスパージ工程における次の工程（ＡＰ２工程）として、減圧ポンプを用いて３０秒間減圧引きを行なって５０Ｐａまで減圧した。上記、成膜工程、アニール工程、ＮＨ3ガスパージ工程（Ｎ2ガスによりパージ工程および減圧引きによるパージ工程）をさらに４回繰り返して、厚さ２５ｎｍのＴｉＮ膜を形成した。このＴｉＮ膜の表面をＳＥＭで観察すると、実施例２と場合と同様に、異常成長の発生が抑制されていた。
【００４８】
今回開示された実施の形態および実施例はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００４９】
上記のように、本発明は、ＴｉＮ膜を含む半導体装置およびその製造方法において、ＴｉＮ膜の異常成長物の発生が抑制された半導体装置およびその製造方法を提供するために広く利用することが可能である。
【図面の簡単な説明】
【００５０】
【図１】本発明にかかる半導体装置の一の製造方法を説明する模式図である。
【図２】本発明にかかる半導体装置の別の製造方法を説明する模式図である。
【図３】本発明にかかる半導体装置のまた別の製造方法を説明する模式図である。
【図４】本発明にかかる半導体装置のさらに別の製造方法を説明する模式図である。
【図５】本発明にかかる半導体装置のさらにまた別の製造方法を説明する模式図である。
【図６】本発明にかかる一の半導体装置を示す概略断面図である。
【図７】本発明にかかる別の半導体装置を示す概略断面図である。
【図８】本発明にかかるまた別の半導体装置を示す概略断面図である。
【図９】本発明にかかるさらに別の半導体装置を示す概略断面図である。
【図１０】異常成長物が発生したＴｉＮ膜をキャパシタの上部電極として用いる場合の問題点を説明する図である。（ａ）は異常成長物が発生した上部電極を示し、（ｂ）は上部電極のエッチング工程を示し、（ｃ）はプラグ開口部を設ける工程を示し。（ｄ）はプラグ開口部内へのコンダクトプラグ１０９の埋め込み工程を示す。
【図１１】異常成長物が発生したＴｉＮ膜をトタンジスタのゲート電極として用いる場合の問題点を説明する図である。
【図１２】キャパシタを含む半導体装置のリーク電流特性を示す図である。
【図１３】従来の半導体装置の製造方法によって得られた一のＴｉＮ膜のＳＥＭ写真である。
【図１４】本発明にかかる半導体装置の製造方法によって得られた一のＴｉＮ膜のＳＥＭ写真である。
【図１５】本発明にかかる半導体装置の製造方法によって得られた別のＴｉＮ膜のＳＥＭ写真である。
【符号の説明】
【００５１】
１０１  シリコン基板、１０２  下層間絶縁層、１０３，１０９  コンタクトプラグ、１０４，２０６  層間絶縁層、１０５  下部電極、１０６  誘電体層、１０７  上部電極、１０７Ａ  隣接電極導電層、１０７Ｂ  電極導電層、１０７Ｐ，２０４Ｐ  異常成長物、１０８，２０８  上層間絶縁層、１１０  上部配線層、２０１  分離絶縁層、２０２  不純物層拡散領域、２０３  ゲート絶縁層、２０４  ゲート電極、２０４Ａ  隣接ゲート導電層、２０４Ｂ  ゲート導電層、３０４  プラグ開口部、３０６  エッチング開口部。
【図１】
2005203502.tif 000003
【図２】
2005203502.tif 000004
【図３】
2005203502.tif 000005
【図４】
2005203502.tif 000006
【図５】
2005203502.tif 000007
【図６】
2005203502.tif 000008
【図７】
2005203502.tif 000009
【図８】
2005203502.tif 000010
【図９】
2005203502.tif 000011
【図１０】
2005203502.tif 000012
【図１１】
2005203502.tif 000013
【図１２】
2005203502.tif 000014
【図１３】
2005203502.tif 000015
【図１４】
2005203502.tif 000016
【図１５】
2005203502.tif 000017