(57)【要約】【課題】  ＭＯＮＯＳ型トランジスタのゲート長を縮小した場合に顕著に現れるリーク電流を低減でき、かつ誤消去（ディスターブ）を低減できる半導体装置およびその製造方法を提供する。【解決手段】  メモリ用のＭＯＮＯＳ型トランジスタＱ1とセル選択用のＭＩＳ型トランジスタＱ2とを含む不揮発性メモリセルにおいて、ＭＯＮＯＳ型トランジスタＱ1のゲート電極８に整合して、窒素を導入した窒素導入領域２０を形成する。すなわち、少なくともゲート電極８の端部下に窒素を導入した窒素導入領域２０を形成する。【選択図】  図７
2005116582.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板上に形成された第１絶縁膜と、
（ｂ）前記第１絶縁膜上に形成された電荷蓄積層と、
（ｃ）前記電荷蓄積層上に形成された第１導電体層と、
（ｄ）前記半導体基板に形成された第１不純物領域と、
（ｅ）前記半導体基板に形成された窒素導入領域と、
を有することを特徴とした半導体装置。
【請求項２】
請求項１に記載の半導体装置において、更に、
（ｆ）前記半導体基板上に形成された第２絶縁膜と、
（ｇ）前記第２絶縁膜上に形成された第２導電体層と、
を有し、
前記第１不純物領域および前記窒素導入領域は、前記第１導電体層と前記第２導電体層との間の前記半導体基板に形成されていることを特徴とした半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記窒素導入領域の最大濃度ピークは、前記第１不純物領域の最大濃度ピークよりも浅い位置に形成されていることを特徴とした半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記第１導電体層の側壁に形成された第３絶縁膜と、
前記半導体基板に形成され、前記第１不純物領域の不純物濃度よりも高濃度で形成された第２不純物領域と、
を有し、
前記窒素導入領域は、少なくとも前記第３絶縁膜の下に形成されていることを特徴とした半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記窒素導入領域の最大濃度ピークは、前記第１不純物領域および前記第２不純物領域の最大濃度ピークよりも浅い位置に形成されていることを特徴とした半導体装置。
【請求項６】
請求項１に記載の半導体装置において、
前記電荷蓄積層に電子を注入することで、データの書き込み動作を行なうことを特徴とした半導体装置。
【請求項７】
請求項１に記載の半導体装置において、
前記電荷蓄積層は窒化シリコン膜で形成されていることを特徴とした半導体装置。
【請求項８】
（ａ）半導体基板上に形成された電荷蓄積層と、
（ｂ）前記電荷蓄積層上に形成された第１導電体層と、
（ｃ）前記半導体基板に形成された第１不純物領域と、
を有し、
前記第１不純物領域には窒素が含まれることを特徴とした半導体装置。
【請求項９】
第１ＭＩＳと第２ＭＩＳを有する不揮発性メモリセルを含む半導体装置であって、
（ａ）半導体基板上に形成された前記第１ＭＩＳの第１絶縁膜と、
（ｂ）前記第１絶縁膜上に形成された電荷蓄積層と、
（ｃ）前記電荷蓄積層上に形成された前記第１ＭＩＳの第１ゲート電極と、
（ｄ）前記半導体基板上に形成された前記第２ＭＩＳの第２絶縁膜と、
（ｅ）前記第２絶縁膜上に形成された前記第２ＭＩＳの第２ゲート電極と、
（ｆ）前記半導体基板に形成された第１不純物領域と、
（ｇ）前記半導体基板に、少なくとも前記第１ゲート電極と前記第２ゲート電極にかけて形成された窒素導入領域と、
を有することを特徴とした半導体装置。
【請求項１０】
請求項９に記載の半導体装置において、
前記第１ゲート電極の側壁に形成された第３絶縁膜と、
前記半導体基板に形成され、前記第１不純物領域の不純物濃度よりも高濃度で形成された第２不純物領域と、
を有し、
前記第1不純物領域および前記窒素導入領域は、前記第３絶縁膜の下に形成されていることを特徴とした半導体装置。
【請求項１１】
請求項９に記載の半導体装置において、
前記電荷蓄積層に電子を注入することで、データの書き込み動作を行なうことを特徴とした半導体装置。
【請求項１２】
請求項９に記載の半導体装置において、
前記電荷蓄積層は窒化シリコン膜で形成されていることを特徴とした半導体装置。
【請求項１３】
以下の工程を含むことを特徴とする半導体装置の製造方法；
（ａ）半導体基板上に第１絶縁膜を形成する工程、
（ｂ）前記第１絶縁膜上に電荷蓄積層を形成する工程、
（ｃ）前記電荷蓄積層上に第１導電体層を形成する工程、
（ｄ）前記半導体基板にイオン注入により窒素を導入して窒素導入領域を形成する工程、
（ｅ）前記半導体基板にイオン注入により不純物を導入して第１不純物領域を形成する工程。
【請求項１４】
請求項１３に記載の半導体装置の製造方法において、
前記窒素導入領域の最大濃度ピークは、前記第１不純物領域の最大濃度ピークよりも浅い位置になるように形成することを特徴とした半導体装置の製造方法。
【請求項１５】
請求項１３に記載の半導体装置の製造方法において、更に
（ｆ）前記第１導電体層の側壁に第３絶縁膜を形成する工程、
（ｇ）前記第３絶縁膜に整合して、前記半導体基板に不純物を導入することで前記第１不純物領域より高濃度の第２不純物領域を形成する工程、
を有し、
前記窒素導入領域は少なくとも前記第３絶縁膜の下に形成されることを特徴とした半導体装置の製造方法。
【請求項１６】
請求項１５に記載の半導体装置の製造方法において、
前記窒素導入領域の最大濃度ピークは、前記第１不純物領域および前記第２不純物領域の最大濃度ピークよりも浅い位置になるように形成することを特徴とした半導体装置の製造方法。
【請求項１７】
請求項１３に記載の半導体装置の製造方法において、更に、
（ｆ）前記半導体基板上に第２絶縁膜を形成する工程、
（ｇ）前記第２絶縁膜上に第２導電体層を形成する工程、
を有し、
前記（ｄ）および（ｅ）工程は、前記（ａ）、（ｂ）、（ｃ）、（ｆ）および（ｇ）工程後に行われることを特徴とした半導体装置の製造方法。
【請求項１８】
請求項１３に記載の半導体装置の製造方法において、更に、
（ｆ）前記半導体基板上に第２絶縁膜を形成する工程、
（ｇ）前記第２絶縁膜上に第２導電体層を形成する工程、
を有し、
前記（ｄ）および（ｅ）工程は、前記（ａ）、（ｂ）および（ｃ）工程後であって前記（ｆ）および（ｇ）工程前に行われることを特徴とした半導体装置の製造方法。
【請求項１９】
請求項１３に記載の半導体装置の製造方法において、更に、
（ｆ）前記半導体基板上に第２絶縁膜を形成する工程、
（ｇ）前記第２絶縁膜上に第２導電体層を形成する工程、
を有し、
前記（ｄ）および（ｅ）工程は、前記（ｆ）および（ｇ）工程後であって前記（ａ）、（ｂ）および（ｃ）工程前に行われることを特徴とした半導体装置の製造方法。
【請求項２０】
請求項１３に記載の半導体装置の製造方法において、
前記（ｄ）工程は、前記（ｅ）工程の前に行われることを特徴とした半導体装置の製造方法。
【請求項２１】
請求項１３に記載の半導体装置の製造方法において、
前記（ｅ）工程は、前記（ｄ）工程の前に行われることを特徴とした半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、書き換え可能な不揮発性半導体記憶装置およびその製造技術に適用して有効な技術に関するものである。
【背景技術】
【０００２】
従来、ＭＯＳ（Metal  Oxide  Semiconductor）型トランジスタにおいて、ホットキャリアの注入によるゲート絶縁膜の劣化を防止する技術として、ゲート絶縁膜あるいはドレイン領域などに窒素を注入する技術が開示されている（例えば、特許文献１、特許文献２参照）。
【特許文献１】特開平１０−０７９５０６号公報（第４頁〜第５頁、図３〜図６）
【特許文献２】特開２０００−００４０１９号公報（第１２頁〜第１３頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
近年、不揮発性半導体記憶装置としてＭＯＮＯＳ（Metal  Oxide  Nitride  Oxide  Semiconductor）型トランジスタを使用したものがある。この不揮発性半導体記憶装置の記憶部は、メモリセルが２次元状に多数配列した構造をしており、２次元状に配列したメモリセルは、ワード線やビット線を介して互いに接続されている。各メモリセルには、例えばメモリ用のＭＯＮＯＳ型トランジスタとメモリセルを選択する選択用のＭＩＳ（Metal  Insulator  Semiconductor）トランジスタが形成されている。
【０００４】
このようなメモリセルに対して書き込み動作、消去動作または読み取り動作をする場合、動作対象となるメモリセルの選択用ＭＩＳトランジスタをオン状態にして、メモリセルを選択する。そして、選択したメモリセル内にあるＭＯＮＯＳ型トランジスタのソース領域、ドレイン領域およびゲート電極などに設定電圧を印加することにより、目的とする動作を行なう。
【０００５】
このとき、選択されたメモリセル以外の非選択メモリセルにおいても、ワード線あるいはビット線などを介して所定の電圧が印加される。この場合、所定の電圧印加によって生ずる電位差から、例えば非選択メモリセル内のＭＯＮＯＳ型トランジスタのソース領域と半導体基板との間で形成されるｐｎ接合部に大きなリーク電流が発生するという問題点がある。このようなリーク電流はゲート長やサイドウォール長等の横方向スケーリングが進むと増大し、不揮発性半導体記憶装置の性能劣化や信頼性の低下を招く。
【０００６】
また、ＭＯＮＯＳ型トランジスタへ書き込みが行われた状態（電荷蓄積層に電子が蓄積された状態）の非選択メモリセルにおいては、半導体基板表面近くのｐｎ接合部で誘起されたエネルギーの高いホットホールがゲート絶縁膜をトンネルして電荷蓄積層に注入され、ディスターブと呼ばれるデータ保持特性の劣化が生ずるという問題点がある。このようなディスターブはゲート長やサイドウォール長等の横方向スケーリングが進むにつれて起こりやすくなる。
【０００７】
本発明の目的は、ＭＯＮＯＳ型トランジスタのゲート長やサイドウォール長等の横方向スケーリングを進めた場合に顕著に現れるリーク電流を低減できる半導体装置およびその製造方法を提供することにある。
【０００８】
また、本発明の他の目的は、ＭＯＮＯＳ型トランジスタのゲート長やサイドウォール長等の横方向スケーリングを進めた場合に顕著に現れるディスターブを低減できる半導体装置およびその製造方法を提供することにある。
【０００９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
本発明の半導体装置は、（ａ）半導体基板上に形成された第１絶縁膜と、（ｂ）前記第１絶縁膜上に形成された電荷蓄積層と、（ｃ）前記電荷蓄積層上に形成された第１導電体層と、（ｄ）前記半導体基板に形成された第１不純物領域と、（ｅ）前記半導体基板に形成された窒素導入領域とを有するものである。
【００１２】
また、本発明の半導体装置の製造方法は、（ａ）前記半導体基板上に第１絶縁膜を形成する工程と、（ｂ）前記第１絶縁膜上に電荷蓄積層を形成する工程と、（ｃ）前記電荷蓄積層上に第1導電体層を形成する工程と、（ｄ）前記半導体基板にイオン注入により窒素を導入して窒素導入領域を形成する工程と、（ｅ）前記半導体基板にイオン注入により不純物を導入して第１不純物領域を形成する工程とを有するものである。
【発明の効果】
【００１３】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１４】
半導体装置のリーク電流を低減できる。また、ディスターブの発生を抑制できる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１６】
（実施の形態１）
本実施の形態１は、メモリ用のＭＯＮＯＳ型トランジスタ（ＭＩＳ型トランジスタの一例）とセルを選択するＭＩＳ型トランジスタよりなる不揮発性メモリセルを、半導体基板上に複数備える半導体装置およびその製造方法に本発明を適用したものである。
【００１７】
本実施の形態１における半導体装置について、図面を参照しながら説明する。まず、特定のメモリセルを選択して書き込み動作をする場合、選択しなかったメモリセルにおいても、所定の電圧（ストレス）が印加されることについて説明する。
【００１８】
図１は、２次元状に配列されたメモリセルＣ1-1〜Ｃ2-4を示した回路構成図である。図１において、メモリセルＣ1-1は、メモリ用のＭＯＮＯＳ型トランジスタＴｒ１ａおよびセル選択用のＭＩＳ型トランジスタＴｒ２ａより構成されている。同様にして、各メモリセルＣ1-2〜Ｃ2-4は、それぞれメモリ用のＭＯＮＯＳ型トランジスタＴｒ１ｂ〜Ｔｒ１ｈとセル選択用のＭＩＳ型トランジスタＴｒ２ｂ〜Ｔｒ２ｈより構成されている。
【００１９】
同じ行に配列されたメモリセルＣ1-1〜Ｃ1-4において、各ＭＯＮＯＳ型トランジスタＴｒ１ａ〜Ｔｒ１ｄのゲート電極は、一本の信号線（ワード線）ＷＬ２で接続されており、ＭＩＳ型トランジスタＴｒ２ａ〜Ｔｒ２ｄのゲート電極も一本の信号線（ワード線）ＷＬ１で接続されている。同様に、同じ行に配列されたメモリセルＣ2-1〜Ｃ2-4において、ＭＯＮＯＳ型トランジスタＴｒ１ｅ〜Ｔｒ１ｈのゲート電極も、一本の信号線ＷＬ４で接続されており、ＭＩＳ型トランジスタＴｒ２ｅ〜Ｔｒ２ｈのゲート電極も一本の信号線ＷＬ３で接続されている。
【００２０】
次に、同じ列に配列されたメモリセルＣ1-1とメモリセルＣ2-1において、それぞれのソース領域は、互いに一本の信号線ＳＬ１で接続されており、それぞれのドレイン領域も互いに一本の信号線ＤＬ１で接続されている。同様に、同じ列に配列されたメモリセルＣ1-2とメモリセルＣ2-2については、信号線ＳＬ２によって互いのソース領域が接続されており、信号線ＤＬ２によって互いのドレイン領域が接続されている。また、メモリセルＣ1-3とメモリセルＣ2-3においては、信号線ＳＬ３によって互いのソース領域が接続され、信号線ＤＬ３によって互いのドレイン領域が接続されており、メモリセルＣ1-4とメモリセルＣ2-4については、信号線ＳＬ４によって互いのソース領域が接続され、信号線ＤＬ４によって互いのドレイン領域が接続されている。
【００２１】
メモリセルＣ1-1、メモリセルＣ1-2、メモリセルＣ2-1およびメモリセルＣ2-2は、同一のウェル上に形成されており、このウェルには、信号線Ｋ１によって電圧が印加されるようになっている。また、メモリセルＣ1-3、メモリセルＣ1-4、メモリセルＣ2-3およびメモリセルＣ2-4は、同一のウェル上に形成されており、このウェルには、信号線Ｋ２によって電圧が印加されるようになっている。
【００２２】
このように構成されたメモリセルＣ1-1〜Ｃ2-4において、メモリセルＣ1-1を選択して書き込み動作を行なう場合の一例について図１を参照しながら説明する。図１に示すように、メモリセルＣ1-1を選択するためには、信号線ＷＬ１に１．５Ｖを印加する。また、信号線ＷＬ２にも１．５Ｖを印加し、信号線ＳＬ１、ＤＬ１およびＫ１に−１０．５Ｖを印加する。このとき、メモリセルＣ1-1（選択セル）内のＭＯＮＯＳ型トランジスタＴｒ１ａのソース領域とゲート電極間には、ゲート電極側を正とすると１２．０Ｖの電位差が発生している。このような高電位差が発生している場合、ソース領域内にある電子が、ＭＯＮＯＳ型トランジスタＴｒ１ａのゲート絶縁膜をトンネルして電荷蓄積層中に注入され、書き込み動作が行なわれる。このとき、信号線ＷＬ１に接続されている他のメモリセルＣ1-2、Ｃ1-3、Ｃ1-4（書き込みを行なわない非選択セル）のソース領域およびドレイン領域にも信号線ＳＬ２〜ＳＬ４、信号線ＤＬ２〜ＤＬ４を介して所定の電圧が印加されているが、ソース領域（あるいはドレイン領域）と信号線ＷＬ１との電位差は、書き込みを行なうメモリセルＣ1-1におけるソース領域（あるいはドレイン領域）と信号線ＷＬ１との電位差１２Ｖに比べ、いずれも低くなっている。
【００２３】
一方、メモリセルＣ2-3、Ｃ2-4では、これらのセルが非選択状態になるように、信号線ＷＬ３に０Ｖが印加されている。さらに、メモリセルＣ2-3、Ｃ2-4内のＭＯＮＯＳ型トランジスタＴｒ１ｇ、Ｔｒ１ｈのソース領域には、信号線ＳＬ３や信号線ＳＬ４により１．５Ｖが印加され、ウェルには、信号線Ｋ２により−１０．５Ｖが印加されている。したがって、ソース領域とウェル間のｐｎ接合には、１２．０Ｖの電位差が発生している。また、このＭＯＮＯＳ型トランジスタＴｒ１ｇ、Ｔｒ１ｈのゲート電極には、信号線ＷＬ４により−１０．５Ｖの電圧が印加されている。このため、ゲート電極とソース領域との間には、１２．０Ｖの電位差が発生している。このような電位差が発生している場合、ソース領域とウェルとの間でリーク電流が多く発生し、インパクトイオン化により誘起されたホットホールが電子の蓄積された電荷蓄積層へ注入されやすくなり、ディスターブが発生するおそれがある。
【００２４】
次に、メモリセルＣ1-1を選択して消去動作を行なう場合の一例について図２を参照しながら説明する。図２に示すように、メモリセルＣ1-1を選択するため、信号線ＷＬ１に１．５Ｖを印加する。また、信号線ＷＬ２に−８．５Ｖを印加し、信号線ＳＬ１、Ｋ１に１．５Ｖを印加する。ここで、信号線ＤＬ１はフローティング状態とする。このとき、メモリセルＣ1-1内のＭＯＮＯＳ型トランジスタＴｒ１ａのウェル（ソース領域）とゲート電極間には、ウェル（ソース領域）側を正とすると１０．０Ｖの電位差が発生している。このような電位差が発生している状態で、かつＭＯＮＯＳ型トランジスタＴｒ１ａに書き込みが行われている、すなわち電荷蓄積層内に電子が蓄積されている場合、電荷蓄積層内の電子がゲート絶縁膜をトンネルしてウェル側に抜けるため、消去動作が行なわれる。
【００２５】
この消去動作が行なわれる際にも、非選択メモリセルに所定の電圧（ストレス）が印加されていることがわかるが、書き込み動作時のメモリセルＣ2-3、Ｃ2-4に比べるとストレスは低くなっている。
【００２６】
続いて、メモリセルＣ1-1を選択して読み取り動作を行なう場合の一例について図３を参照しながら説明する。図３に示すように、メモリセルＣ1-1を選択するため、信号線ＷＬ１に２．０Ｖの電圧を印加する。また、信号線ＷＬ２、ＳＬ１およびＫ１に０Ｖを印加し、信号線ＤＬ１に１．５Ｖを印加する。ここで、メモリセルＣ1-1内のＭＯＮＯＳ型トランジスタＴｒ１ａに書き込みが行われて電荷蓄積層に電子が蓄積されている場合、ＭＯＮＯＳ型トランジスタＴｒ１ａのしきい値電圧は０Ｖより高くなる。このため、メモリセルＣ1-1のソース領域とドレイン領域の間に電流は流れない。一方、ＭＯＮＯＳ型トランジスタＴｒ１ａに書き込みが行なわれていない場合（電荷蓄積層に電子が蓄積されていない場合）、ゲート電極に０Ｖを印加すると電流が流れる。このようにして、読み取り動作が行なわれる。
【００２７】
読み取り動作が行なわれる際にも、非選択メモリセルに所定の電圧が印加されるが、書き込み動作時のメモリセルＣ2-3、Ｃ2-4に比べるとストレスは低くなっている。
【００２８】
以上述べたように、特定のメモリセルを選択して目的とする動作を行なう場合、選択していない非選択メモリセルにおいて所定の電圧（ストレス）が印加されることがわかる。特に、書き込み動作時には、所定の非選択メモリセルに印加されるストレスが大きく、リーク電流の増加およびディスターブの発生といった問題が生じやすくなることがわかる。
【００２９】
次に、ゲート長やサイドウォール長等のゲート長方向のスケーリングを進めた時に、非選択メモリセルのｐｎ接合部におけるリーク電流が増大し、かつ書き込みが行なわれた非選択メモリセルでディスターブが生じ易くなる原因についてシミュレーションを用いて検証を行った。一例として、サイドウォール長をスケーリングした時の検証結果について以下に説明する。
【００３０】
図４は、サイドウォール長が長いＭＯＮＯＳ型トランジスタにおいて、インパクトイオン化が最も多く発生する領域とそのリーク電流の経路（リークパス）をシミュレーションで求めた結果を示したものである。ここで、インパクトイオン化というのは、電子がシリコンからなる半導体基板中の各シリコン結晶格子に衝突することにより、結晶格子から１対の電子および正孔（ホール）が発生する現象のことである。従って、リーク電流の発生箇所でインパクトイオン化が起こりやすい。図４において、横軸は、横方向の寸法を示したものであり、その単位はμｍである。また、縦軸は、縦方向の寸法を示したものであり、その単位はμｍである。
【００３１】
シミュレーションは、以下に示す構造で行なった。すなわち、図４に示すようにウェル上にゲート絶縁膜、電荷蓄積層、絶縁膜およびゲート電極を下から順に積層し、このゲート絶縁膜、電荷蓄積層、絶縁膜およびゲート電極の側壁にわたってサイドウォールを形成する。そして、このサイドウォール下にソース領域を形成した構造で行なった。なお、図４に示した構造では、ゲート絶縁膜、電荷蓄積層、絶縁膜およびゲート電極は、説明の簡略化のため、そのゲート長方向全体を図示してはおらず、その一部のみを記載している。
【００３２】
図４に示すように、サイドウォール長の長いＭＯＮＯＳ型トランジスタに対し、インパクトイオン化の発生、すなわち電子と結晶格子の衝突による電子および正孔（ホール）ペアの発生は、ゲート電極とは離れたソース領域下で最も多く、リーク電流も同様にソース領域下のｐｎ接合を介して流れていることがわかる。
【００３３】
一方、図５は、図４に示した構造と比較してサイドウォール長が短いＭＯＮＯＳ型トランジスタにおいて、インパクトイオン化が最も多く発生する領域とそのリーク電流の経路（リークパス）をシミュレーションで求めた結果を示したものである。
【００３４】
図５に示すように、サイドウォール長の長いＭＯＮＯＳ型トランジスタとは異なり、インパクトイオン化はゲート電極の端部下で最も発生しており、リーク電流はゲート電極端部下の半導体基板表面近くのｐｎ接合部を介して流れていることがわかる。
【００３５】
図６に、図５に示したサイドウォール長の短いＭＯＮＯＳ型トランジスタの電界分布を示す。すなわち、ＭＯＮＯＳ型トランジスタのゲート電極、ソース領域、ウェルなどの間に所定の電位差（ストレス）が生じている場合の電界分布を示す。なお、ここで示す電界の単位は、ＭＶ／ｃｍである。
【００３６】
図６を見ると、ゲート電極の端部下で、等電界線が密になっており、周囲に比べて高電界になっていることがわかる。つまり、ゲート電極の端部下で電界集中が起こっていることがわかる。一方、サイドウォール長の長いＭＯＮＯＳ型トランジスタにおいても同様に電界集中する位置はゲート電極の端部下である（図示せず）。
【００３７】
このことから、サイドウォール長の短いＭＯＮＯＳ型トランジスタでは、リーク電流が電界集中している領域で流れていることがわかる。電界が集中するゲート電極端部下の半導体基板の表面近傍では、シリコンのダングリングボンド等に起因する結晶欠陥がプロセス上、多数存在するため、これらがリーク経路となりやすい。したがって、ソース領域下のｐｎ接合を介してリーク電流が流れているサイドウォール長の長いＭＯＮＯＳ型トランジスタに比べ、そのリーク電流量は増加しやすいと考えられる。
【００３８】
また、サイドウォール長の短いＭＯＮＯＳ型トランジスタでは、インパクトイオン化も電界集中が生じている領域で多いことがわかる。このため、ゲート電極の端部下では、インパクトイオン化により正孔が発生しやすくなると考えられる。発生した正孔の中には高いエネルギーをもつものがあるが、これはホットホールと呼ばれる。
【００３９】
ここで本願発明者は、これら図４〜図６に示す検討によって、ＭＯＮＯＳ型トランジスタへ書き込みが行われた状態（電荷蓄積層に電子が蓄積された状態）にある非選択メモリセルにおいては、半導体基板表面近くのｐｎ接合部で誘起されたエネルギーの高いホットホールがゲート絶縁膜をトンネルして電荷蓄積層に注入され、ディスターブと呼ばれるデータ保持特性の劣化が生じるという問題点があることを初めて見出した。特に、このようなディスターブはゲート長やサイドウォール長等の横方向スケーリングが進むにつれて顕著に現れることを見出した。
【００４０】
すなわち、このようなホットホールは、ＭＯＮＯＳ型トランジスタのゲート絶縁膜をトンネルして、電荷蓄積層中に注入されることがある。したがって、ＭＯＮＯＳ型トランジスタに書き込みが行われている状態、すなわち電荷蓄積層中に電子が蓄積されている状態でホットホールが注入されると、電荷蓄積層中に蓄積されていた電子が再結合により消失し、ディスターブが起こることが考えられる。今の場合、ホットホールがゲート電極の端部下の半導体基板表面近くで発生し、かつリーク電流は電荷蓄積層の近傍を通ると考えられる。このため、サイドウォール長の短いＭＯＮＯＳ型トランジスタでは、電荷蓄積層へホットホールが注入されやすい、すなわちディスターブが起こりやすいと考えられる。
【００４１】
それに対し、サイドウォール長の長いＭＯＮＯＳ型トランジスタにおいて、インパクトイオン化は電界集中しているゲート電極の端部下とは離れたソース領域の下で最も発生している。また、リーク電流もソース電流領域下のｐｎ接合部を介して流れている。したがって、インパクトイオン化によりホットホールが発生しても、電子が蓄積されている電荷蓄積層とは距離が離れているため、ホットホールの電荷蓄積層への注入が起きにくい、すなわちディスターブは生じにくいと考えられる。
【００４２】
このような検討結果から、サイドウォール長の短いＭＯＮＯＳ型トランジスタでは、サイドウォール長の長いＭＯＮＯＳ型トランジスタに比べリーク電流の増加およびディスターブ現象が問題となりやすいことがわかる。
【００４３】
次に、半導体チップ上に形成された本実施の形態１におけるＭＯＮＯＳ型トランジスタＱ1およびＭＩＳ型トランジスタＱ2〜Ｑ4の断面図を図７に示す。図７において、左側の領域は、ＥＥＰＲＯＭ（書き換え可能な不揮発性メモリ）内のメモリセル形成領域を示しており、右側の領域は、周辺回路形成領域を示している。
【００４４】
図７に示すように、半導体基板１には、素子を分離するための素子分離領域２が形成されており、メモリセル形成領域の半導体基板１内には、ｎ型の不純物が導入されて形成された領域であるウェルアイソレーション層３が形成されている。このウェルアイソレーション層３上にはｐ型ウェル４が形成されており、ｐ型ウェル４上にＭＯＮＯＳ型トランジスタＱ1およびＭＩＳ型トランジスタＱ2が形成されている。ＭＯＮＯＳ型トランジスタＱ1は、１ビットを記憶する記憶用（メモリ用）のトランジスタであり、ＭＩＳ型トランジスタＱ2は、各メモリセルを選択するための選択用トランジスタである。
【００４５】
周辺回路形成領域の半導体基板１内には、ウェルアイソレーション層３が形成されており、ｎＭＩＳ型素子形成領域には、ウェルアイソレーション層３上にｐ型ウェル１０が形成されている。そして、このｐ型ウェル１０上にＭＩＳ型トランジスタＱ3が形成されている。一方、ｐＭＩＳ型素子形成領域には、ウェルアイソレーション層３上にｎ型ウェル１１が形成されており、このｎ型ウェル１１上にＭＩＳ型トランジスタＱ4が形成されている。
【００４６】
次に、図７に示すＭＯＮＯＳ型トランジスタＱ1およびＭＩＳ型トランジスタＱ2〜Ｑ4の構成について説明する。
【００４７】
まず、メモリセル形成領域に形成されたＭＯＮＯＳ型トランジスタＱ1は、以下に示す構成をしている。すなわち、半導体基板１内に形成されたｐ型ウェル４上にゲート絶縁膜（第１絶縁膜）５が形成されており、このゲート絶縁膜５上に電荷蓄積層６が形成されている。そして、この電荷蓄積層６上に絶縁膜７が形成され、絶縁膜７上に導体膜よりなるゲート電極（第１導電体層）８が形成されている。ゲート電極８は、低抵抗化を図るため、ポリシリコン膜８ａ上にシリサイド膜として例えばコバルトシリサイド膜３６が形成された積層構造をしており、ゲート電極８の両側の側壁には、ＬＤＤ（Lightly  Doped  Drain）を形成するため、例えば、絶縁膜よりなるサイドウォール（第３絶縁膜）２８が形成されている。なお、ポリシリコン膜８ａ上に形成されるシリサイド膜は、コバルトシリサイド膜３６に限らず、例えばチタンシリサイド膜やニッケルシリサイド膜であってもよい。
【００４８】
サイドウォール２８下の半導体基板１の表面付近から外側に延在するように窒素導入領域２０が形成されており、この窒素導入領域２０は半導体領域である低濃度ｎ型不純物拡散領域（第１不純物領域）２１、２２の表面付近に形成されている。すなわち、窒素導入領域２０の窒素濃度の最大ピークは、低濃度ｎ型不純物拡散領域２１、２２の不純物濃度の最大ピークよりも浅い位置になるように形成されている。そして、低濃度ｎ型不純物拡散領域２１、２２内であって、サイドウォール２８の外側には高濃度ｎ型不純物拡散領域（第２不純物領域）２９、３０が形成され、この高濃度ｎ型不純物拡散領域２９、３０の上部には、低抵抗化を図るためのシリサイド膜として例えばコバルトシリサイド膜３６が形成されている。
【００４９】
ここで、低濃度ｎ型不純物拡散領域２１、高濃度ｎ型不純物拡散領域２９および高濃度ｎ型不純物拡散領域２９上に形成されたコバルトシリサイド膜３６によって、ＭＯＮＯＳ型トランジスタＱ1のソース領域が形成され、低濃度ｎ型不純物拡散領域２２、高濃度ｎ型不純物拡散領域３０および高濃度ｎ型不純物拡散領域３０上に形成されたコバルトシリサイド膜３６によって、ＭＯＮＯＳ型トランジスタＱ1のドレイン領域が形成されている。
【００５０】
上記のように構成されたＭＯＮＯＳ型トランジスタＱ1において、窒素導入領域２０を設けたので、リーク電流の低減およびディスターブを抑制することができる。つまり、相対的にゲート長およびサイドウォール長を短くした場合、シミュレーション結果で示したようにリーク電流は、ゲート電極８の端部下における半導体基板１の表面付近を流れる。
【００５１】
半導体基板１の表面付近には、シリコンのダングリングボンド（未結合手）に起因する結晶欠陥などが多数存在し、これらがリーク電流のリーク経路となる。すなわち、低濃度ｎ型不純物拡散領域２１、２２のチャネル形成領域側の終端付近（低濃度ｎ型不純物拡散領域２１、２２におけるプロファイルの終端）にはシリコンの未結合手に起因する結晶欠陥などが多数存在し、これらがリーク電流のリーク経路となる。
【００５２】
しかし、本実施の形態１では、サイドウォール２８下の半導体基板１の表面付近に窒素を導入することにより、シリコンの未結合手に窒素を結合させて、未結合手を解消している。また、窒素を導入することにより、正規の格子点に原子が存在しない空格子点に窒素を充填することで結晶欠陥を回復している。
【００５３】
したがって、本実施の形態１におけるＭＯＮＯＳ型トランジスタＱ1によれば、リーク電流のリーク経路となりやすい結晶欠陥の数を減少させることができ、リーク電流を低減することができる。
【００５４】
さらに、ゲート電極８の端部下におけるリーク電流を低減できるため、ゲート電極８の端部下におけるホットホールの発生を抑制できる。つまり、リーク電流を低減することにより、リーク電流によるインパクトイオン化を抑制でき、ホットホールの発生を抑制できる。このため、ゲート電極８の端部下において発生したホットホールが、ゲート絶縁膜５をトンネルして電荷蓄積層６に注入されることで起こるディスターブを抑制できる。
【００５５】
以上述べたように、本実施の形態１のＭＯＮＯＳ型トランジスタＱ1によれば、窒素を半導体基板１内に導入したことにより、メモリセルにおけるリーク電流の低減および誤消去特性の向上を同時に実現することができる。このため、ＭＯＮＯＳ型トランジスタＱ1のサイズ縮小とデバイス特性の向上を同時に達成できる。
【００５６】
次に、メモリセル選択用のＭＩＳ型トランジスタＱ2の構成について説明する。図７において、ＭＩＳ型トランジスタＱ2は、以下に示すような構成をしている。すなわち、ｐ型ウェル４上にゲート絶縁膜（第２絶縁膜）１２が形成され、このゲート絶縁膜１２上にゲート電極（第２導電体層）１６が形成されている。
【００５７】
ゲート電極１６は、ポリシリコン膜１４と低抵抗化を図るためのコバルトシリサイド膜３６が積層した構造をしている。
【００５８】
ゲート電極１６の両側の側壁には、ＭＩＳ型トランジスタＱ2のソース領域およびドレイン領域をＬＤＤ構造とするため、サイドウォール２８が形成されており、このサイドウォール２８下のｐ型ウェル４内には、半導体領域である低濃度ｎ型不純物拡散領域２２、２３が形成されている。
【００５９】
低濃度ｎ型不純物拡散領域２２、２３内であって、サイドウォール２８の外側には、半導体領域である高濃度ｎ型不純物拡散領域３０、３１が形成され、この高濃度ｎ型不純物拡散領域３０、３１の上部には、低抵抗化を図るためのシリサイド膜として、例えばコバルトシリサイド膜３６が形成されている。
【００６０】
次に、周辺回路形成領域に形成されるＭＩＳ型トランジスタＱ3の構成について説明する。図７において、ＭＩＳ型トランジスタＱ3は、まずｐ型ウェル１０上にゲート絶縁膜１３が形成されており、このゲート絶縁膜１３上にゲート電極１７が形成されている。
【００６１】
周辺回路として形成されるＭＩＳ型トランジスタＱ3は、相対的に大きな電流駆動力を必要とするため、ゲート絶縁膜１３の膜厚は、ＭＩＳ型トランジスタＱ2のゲート絶縁膜１２の膜厚に比べて薄くなっている。
【００６２】
ゲート電極１７は、ポリシリコン膜１４とポリシリコン膜１４上に形成されたコバルトシリサイド膜３６より形成されており、このコバルトシリサイド膜３６は、ゲート電極１７の低抵抗化のために形成される。
【００６３】
ゲート電極１７の両側の側壁には、サイドウォール２８が形成されており、このサイドウォール２８下には、半導体領域である低濃度ｎ型不純物拡散領域２４、２５が形成されている。低濃度ｎ型不純物拡散領域２４、２５の外側には、半導体領域である高濃度ｎ型不純物拡散領域３２、３３が形成されており、高濃度ｎ型不純物拡散領域３２、３３の上部には、コバルトシリサイド膜３６が形成されている。
【００６４】
続いて、周辺回路形成領域に形成されるＭＩＳ型トランジスタＱ4の構成について説明する。図７において、ＭＩＳ型トランジスタＱ4は、ｎ型ウェル１１上にゲート絶縁膜１３が形成されており、このゲート絶縁膜１３上にゲート電極１８が形成されている。
【００６５】
ゲート電極１８は、ポリシリコン膜１４とコバルトシリサイド膜３６より形成されており、このゲート電極１８の両側の側壁には、サイドウォール２８が形成されている。
【００６６】
サイドウォール２８下のｎ型ウェル１１内には、半導体領域である低濃度ｐ型不純物拡散領域２６、２７が形成されており、この低濃度ｐ型不純物拡散領域２６、２７の外側には、半導体領域である高濃度ｐ型不純物拡散領域３４、３５が形成されている。そして、高濃度ｐ型不純物拡散領域３４、３５の上部には、コバルトシリサイド膜３６が形成されている。
【００６７】
本実施の形態１におけるＭＯＮＯＳ型トランジスタＱ1およびＭＩＳ型トランジスタＱ2〜Ｑ4は上記のように構成されており、以下にその製造方法について、図面を参照しながら説明する。
【００６８】
まず、図８に示すように、例えば単結晶シリコンにホウ素（Ｂ）などのｐ型不純物を導入した半導体基板１を用意する。次に、半導体基板１の主面上に素子分離領域２を形成する。素子分離領域２は、例えば酸化シリコン膜よりなり、ＳＴＩ（Shallow  Trench  Isolation）法やＬＯＣＯＳ（Local  Oxidization  Of  Silicon）法などによって形成される。図８では、半導体基板１に溝を形成し、形成した溝に酸化シリコン膜を埋め込むＳＴＩ法によって形成された素子分離領域２を示している。
【００６９】
次に、半導体基板１内にウェルアイソレーション層３を形成する。ウェルアイソレーション層３は、例えばイオン注入法により、リンや砒素などのｎ型不純物を半導体基板１内へ導入することにより形成することができる。
【００７０】
続いて、メモリセル形成領域（左側の領域）にｐ型ウェル４を形成する。ｐ型ウェル４は、例えば、フォトリソグラフィ技術およびイオン注入法を使用して、メモリセル形成領域に、ホウ素やフッ化ボロンなどのｐ型不純物を導入することにより形成することができる。
【００７１】
次に、半導体基板１の主面の全面にゲート絶縁膜（第１絶縁膜）５を形成する。ゲート絶縁膜５は、例えば酸化シリコン膜よりなり、例えば熱酸化法を使用して形成することができる。そして、このゲート絶縁膜５上に電荷蓄積層６を形成する。電荷蓄積層６は、例えば窒化シリコン膜よりなり、シランガス（ＳｉＨ4）とアンモニアガス（ＮＨ3）とを化学反応させるＣＶＤ（Chemical  Vapor  Deposition）法を使用して形成することができる。なお、電荷蓄積層６として、窒化シリコン膜を使用する例を示したが、これに限らず、例えば、酸窒化シリコン（ＳｉＯＮ）膜などの膜中にトラップ準位を含む膜であってもよい。また、窒化シリコン膜の代わりに、数nmの径を有するシリコン球からなる所謂Ｓｉナノドットでメモリセルの電荷蓄積層６を形成してもよい。このような酸窒化シリコン膜やＳｉナノドットを用いた場合であっても、本実施の形態と同様の効果が得ることができる。
【００７２】
続いて、電荷蓄積層６上に絶縁膜７を形成する。絶縁膜７は、例えば酸化シリコン膜よりなり、シランガスと酸素ガス（Ｏ2）とを化学反応させるＣＶＤ法によって形成することができる。
【００７３】
次に、絶縁膜７上にポリシリコン膜を形成する。ポリシリコン膜は、例えばシランガスを窒素ガス（Ｎ2）中で熱分解させるＣＶＤ法によって形成することができる。ポリシリコン膜の成長時には、リンなどの導電型不純物が添加される。なお、ポリシリコン膜の成長時ではなく、ポリシリコン膜の成膜を終了してから、イオン注入法を使用してポリシリコン膜にリンなどの導電型不純物を注入してもよい。
【００７４】
その後、ポリシリコン膜上にキャップ絶縁膜９を形成する。キャップ絶縁膜９は、例えば酸化シリコン膜よりなり、例えばＣＶＤ法を使用することによって形成することができる。キャップ絶縁膜９は、後述する工程で形成するゲート電極８を保護する機能を有する。
【００７５】
続いて、キャップ絶縁膜９上にレジスト膜を塗布した後、このレジスト膜に対して露光・現像することにより、レジスト膜をパターニングする。パターニングは、ゲート電極８を形成する領域にレジスト膜が残るようにする。そして、パターニングしたレジスト膜をマスクにしたエッチングにより、図９に示すようにゲート電極（第１導電体層）８を形成するとともに、ゲート電極８の下にだけゲート絶縁膜５、電荷蓄積層６および絶縁膜７が残るようにする。また、ゲート電極８上にだけキャップ絶縁膜９が残るようにする。
【００７６】
その後、図９に示すように、ライト酸化を行い、ゲート電極８の側面を酸化して、酸化シリコン膜９ａを形成する。
【００７７】
次に、図１０に示すように、半導体基板１のメモリセル形成領域に相対的に厚いゲート絶縁膜（第２絶縁膜）１２を形成し、半導体基板１の周辺回路形成領域に相対的に薄いゲート絶縁膜１３を形成する。ゲート絶縁膜１２およびゲート絶縁膜１３は、例えば酸化シリコン膜よりなり、例えば熱酸化法を使用して形成することができる。
【００７８】
具体的に、膜厚の異なる絶縁膜１２および絶縁膜１３を形成するには、例えばまず半導体基板１の全面に酸化シリコン膜を形成した後、フォトリソグラフィ技術およびエッチング技術を使用して、周辺回路形成領域に形成されている酸化シリコン膜を除去する。そして、再び半導体基板１の全面に酸化シリコン膜を形成することにより、メモリセル形成領域に相対的に厚い絶縁膜１２を形成する一方、周辺回路形成領域に相対的に薄い絶縁膜１３を形成することができる。
【００７９】
なお、ゲート絶縁膜１２およびゲート絶縁膜１３として、酸化シリコン膜を使用する例を示したが、これに限らず、例えば酸化シリコンより誘電率の高い材料（いわゆるＨｉｇｈ−ｋ膜）を使用してもよい。例えば、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウムなどの膜から形成してもよい。
【００８０】
続いて、ゲート絶縁膜１２およびゲート絶縁膜１３上にポリシリコン膜１４を形成する。ポリシリコン膜１４は、例えばＣＶＤ法によって形成することができる。なお、ポリシリコン膜の成膜終了後、イオン注入法を使用してポリシリコン膜に導電型不純物を注入する。具体的には、メモリセル形成領域および周辺回路形成領域のｎＭＩＳ型トランジスタ形成領域には、リンなどのｎ型不純物を導入し、周辺回路形成領域のｐＭＩＳ型トランジスタ形成領域には、ボロンなどのｐ型不純物を導入する。
【００８１】
その後、ポリシリコン膜１４上にキャップ絶縁膜１５を形成する。キャップ絶縁膜１５は、例えば酸化シリコン膜よりなり、例えばＣＶＤ法を使用して形成することができる。
【００８２】
次に、図１１に示すように、フォトリソグラフィ技術およびエッチング技術を使用して、メモリセル形成領域にゲート電極（第２導電体層）１６を形成するとともに、周辺回路形成領域にゲート電極１７およびゲート電極１８を形成する。その後、露出しているゲート絶縁膜１２およびゲート絶縁膜１３を除去して、ゲート電極１６の下にだけゲート絶縁膜１２が残るようにするとともに、ゲート電極１７、１８の下にだけゲート絶縁膜１３が残るようにする。このとき、ゲート電極８上に形成されていたキャップ絶縁膜９および側面に形成されていた酸化シリコン膜９ａも除去される。
【００８３】
続いて、図１２に示すように、ゲート電極８に整合してｐ型ウェル４内に窒素を導入することにより窒素導入領域２０を形成する。窒素導入領域２０は、例えば、フォトリソグラフィ技術およびイオン注入法を使用して形成することができる。図示はしないが、フォトリソグラフィ技術によってレジスト膜を、メモリセル選択用のＭＩＳ型トランジスタＱ2が形成される領域、周辺回路形成領域のｎＭＩＳ型トランジスタＱ3形成領域およびｐＭＩＳ型トランジスタＱ4形成領域を覆うように形成する。この後、イオン注入法によって、半導体基板に窒素を導入することで窒素導入領域２０が形成される。具体的に、窒素導入領域２０は、例えば２０ＫｅＶのエネルギーの窒素を１０15／ｃｍ2のドーズ量で導入することにより形成することができる。
【００８４】
次に、図１３に示すように、メモリセル形成領域のゲート電極８およびゲート電極１６に整合して、浅い低濃度ｎ型不純物拡散領域（第１不純物領域）２１、２２、２３を形成する。低濃度ｎ型不純物拡散領域２１、２２、２３は、例えばフォトリソグラフィ技術およびイオン注入法を使用して、リンや砒素などのｎ型不純物を導入することにより形成できる。同様にして、周辺回路形成領域にあるゲート電極１７に整合して低濃度ｎ型不純物拡散領域２４、２５を形成する。また、周辺回路形成領域にあるゲート電極１８に整合して低濃度ｐ型不純物拡散領域２６、２７を形成する。低濃度ｐ型不純物拡散領域２６、２７は、例えばフォトリソグラフィ技術およびイオン注入法を使用して、ホウ素などのｐ型不純物を導入することにより形成することができる。
【００８５】
続いて、半導体基板１をアニールすることにより、導入した不純物を活性化させる。このとき、半導体基板１に導入している窒素にも熱処理が加わり、低濃度ｎ型不純物拡散領域２１、２２のチャネル形成領域側の終端付近に数多く存在しているダングリングボンドに窒素が結合する。また、正規の格子点に原子が存在しない空格子点に窒素が拡散することで結晶欠陥が回復する。したがって、ダングリングボンドに起因する結晶欠陥が窒素によって補償され、リーク電流のリーク経路を低減できる。このため、ｐｎ接合を流れるリーク電流を低減することができる。
【００８６】
さらに、ゲート電極８の端部下を流れるリーク電流を低減できるため、ゲート電極８の端部下でのホットホールの発生を抑制することができ、誤消去を防止できる。
【００８７】
なお、シリコンのダングリングボンドは、半導体基板１の表面付近に数多く存在するため、このダングリングボンドと結合させる窒素は、半導体基板１の表面付近に多く存在するようにする。すなわち、窒素導入領域２０において、窒素の濃度が最大（ピーク）となる深さは、低濃度ｎ型不純物拡散領域２１、２２において、ｎ型不純物の濃度が最大となる深さよりも浅くなるようにする。
【００８８】
また、上述した記載では、低濃度ｎ型不純物拡散領域２１、２２の上部に窒素導入領域２０が形成されているように説明したが、別の言い方をすれば低濃度ｎ型不純物拡散領域２１、２２の上部に窒素が含まれていると言ってもよい。
【００８９】
次に、半導体基板１の主面上に例えばＣＶＤ法を使用して酸化シリコン膜を形成する。そして、図１４に示すように、形成した酸化シリコン膜を異方性エッチングすることにより、ゲート電極８、１６〜１８の側壁にサイドウォール（第３絶縁膜）２８を形成する。
【００９０】
続いて、図１５に示すように、フォトリソグラフィ技術およびイオン注入法を使用して、半導体領域である高濃度ｎ型不純物拡散領域（第２不純物領域）２９〜３３を形成する。高濃度ｎ型不純物拡散領域２９〜３３は、低濃度ｎ型不純物拡散領域２１〜２５より高濃度にｎ型不純物が導入されている。同様にして、半導体領域である高濃度ｐ型不純物拡散領域３４、３５を形成する。なお、窒素導入領域２０において、窒素の濃度が最大となる深さは、高濃度ｎ型不純物拡散領域２９、３０において、ｎ型不純物の濃度が最大となる深さより浅くなっている。
【００９１】
次に、図７に示すように半導体基板１の主面上に高融点金属膜として例えばコバルト膜を形成する。コバルト膜は、例えばスパッタリング法やＣＶＤ法を使用して形成することができる。そして、熱処理を施すことによりコバルトシリサイド膜３６を形成した後、未反応のコバルト膜を除去する。このコバルトシリサイド膜３６は、低抵抗化のために形成される。なお、高融点金属膜として、コバルト膜の代わりにチタン膜またはニッケル膜を用いることにより、チタンシリサイド膜やニッケルシリサイド膜を形成してもよい。
【００９２】
このようにして、本実施の形態１のＭＯＮＯＳ型トランジスタＱ1およびＭＩＳ型トランジスタＱ2〜Ｑ4を形成することができる。
【００９３】
次に、配線工程について説明する。図７に示すように、半導体基板１の主面上に窒化シリコン膜３７を形成する。窒化シリコン膜３７は、例えばＣＶＤ法によって形成することができる。そして、窒化シリコン膜３７上に酸化シリコン膜３８を形成する。この酸化シリコン膜３８も例えばＣＶＤ法を使用して形成することができる。その後、酸化シリコン膜３８の表面を、例えばＣＭＰ（Chemical  Mechanical  Polishing）法を使用して平坦化する。
【００９４】
続いて、フォトリソグラフィ技術およびエッチング技術を使用して、酸化シリコン膜３８にコンタクトホール３９を形成する。そして、コンタクトホール３９の底面および内壁を含む酸化シリコン膜３８上にチタン／窒化チタン膜４０ａを形成する。チタン／窒化チタン膜４０ａは、チタン膜と窒化チタン膜の積層膜から形成され、例えばスパッタリング法を使用することにより形成できる。
【００９５】
次に、コンタクトホール３９を埋め込むように、半導体基板１の主面上にタングステン膜４０ｂを形成する。タングステン膜４０ｂは、例えばＣＶＤ法を使用することにより形成することができる。そして、酸化シリコン膜３８上に形成された不要なチタン／窒化チタン膜４０ａおよびタングステン膜４０ｂを例えばＣＭＰ法を使用して除去することにより、プラグ４１を形成する。
【００９６】
次に、酸化シリコン膜３８およびプラグ４１上にチタン／窒化チタン膜４２ａ、アルミニウム膜４２ｂ、チタン／窒化チタン膜４２ｃを順次、形成する。これらの膜は、例えばスパッタリング法を使用することにより形成できる。続いて、フォトリソグラフィ技術およびエッチング技術を使用することにより、これらの膜のパターニングを行い、配線４３を形成する。さらに配線４３の上層に配線を形成するが、本明細書での説明は省略する。
【００９７】
以上のようにして、本実施の形態１のＭＯＮＯＳ型トランジスタＱ1およびＭＩＳ型トランジスタＱ2を含む不揮発性メモリセルとＭＩＳ型トランジスタＱ3およびＭＩＳ型トランジスタＱ4を含む周辺回路とを形成することができる。
【００９８】
本実施の形態１のＭＯＮＯＳ型トランジスタＱ1によれば、ゲート長方向におけるゲート電極８の長さとサイドウォール２８のサイドウォール長を短くした場合であっても、ゲート電極８の端部下の結晶欠陥を窒素により補償することができるので、リーク電流の低減を図ることができる。また、ゲート電極８の端部下におけるホットホールの発生を低減できるので、ディスターブの抑制も同時に達成することができる。
【００９９】
つまり、本実施の形態１のＭＯＮＯＳ型トランジスタＱ1を含む不揮発性メモリセルによれば、メモリセルサイズを縮小しながら、リーク電流の低減およびディスターブの抑制というデバイス性能の向上を図ることができる。
【０１００】
（実施の形態２）
前記実施の形態１では、不揮発性メモリセルに含まれるＭＯＮＯＳ型トランジスタＱ1にだけ窒素導入領域２０を設けた場合について説明したが、本実施の形態２では、不揮発性メモリセル内のセル選択用ＭＩＳ型トランジスタＱ2にも窒素導入領域２０を形成する場合について説明する。
【０１０１】
まず、図８から図１１までの工程は、前記実施の形態１と同様である。続いて、図１６に示すように、フォトリソグラフィ技術およびイオン注入法を使用して、ゲート電極８およびゲート電極１６に整合した領域に窒素を導入し、窒素導入領域２０を形成する。図示はしないが、フォトリソグラフィ技術によってレジスト膜を、周辺回路形成領域のｎＭＩＳ型トランジスタ形成領域およびｐＭＩＳ型トランジスタ形成領域を覆うように形成する。この後、イオン注入法によって、半導体基板に窒素を導入することで窒素導入領域２０が形成される。すなわち、前記実施の形態１では、ゲート電極８に整合した領域にだけ窒素を導入したが、本実施の形態２ではゲート電極１６に整合した領域にも窒素を導入している。したがって、ゲート電極８の左側の半導体領域（ＭＯＮＯＳ型トランジスタＱ1のソース領域）、ゲート電極８とゲート電極１６との間の半導体領域（ＭＯＮＯＳ型トランジスタＱ1のドレイン領域でありＭＩＳ型トランジスタＱ2のソース領域）およびゲート電極１６の右側の半導体領域（ＭＩＳ型トランジスタＱ2のドレイン領域）に窒素導入領域２０が形成されている。
【０１０２】
そして、前記実施の形態１で述べたようにフォトリソグラフィ技術およびイオン注入法を使用して低濃度ｎ型不純物拡散領域２１〜２５（図示せず）および低濃度ｐ型不純物拡散領域２６、２７（図示せず）を形成した後、アニール処理を行なう。このようにして、ゲート電極８の端部下に存在するシリコンのダングリングボンドに窒素を結合させることができるだけでなく、ゲート電極１６の端部下に存在するダングリングボンドに窒素を結合させることができる。また、ゲート電極８、１６の端部下にある空格子欠陥に窒素を充填させることができる。このため、結晶欠陥を窒素により低減できる。したがって、本実施の形態２によれば、ＭＯＮＯＳ型トランジスタＱ1において、リーク電流の低減および誤消去の防止を達成できるだけでなく、セル選択用のＭＩＳ型トランジスタＱ2においてもリーク電流の低減を図ることができる。
【０１０３】
（実施の形態３）
前記実施の形態２では、不揮発性メモリセル内のＭＯＮＯＳ型トランジスタＱ1とセル選択用のＭＩＳ型トランジスタＱ2にだけ窒素導入領域２０を形成する場合について説明したが、本実施の形態３では、さらに周辺回路のｎＭＩＳ型トランジスタＱ3にも窒素導入領域２０を形成する場合について説明する。
【０１０４】
まず、図８から図１１までの工程は、前記実施の形態１と同様である。続いて、図１７に示すように、フォトリソグラフィ技術およびイオン注入法を使用して、メモリセル形成領域内および周辺回路形成領域のｎＭＩＳ型トランジスタ形成領域に窒素を導入し、窒素導入領域２０を形成する。図示はしないが、フォトリソグラフィ技術によってレジスト膜を、周辺回路形成領域のｐＭＩＳ型トランジスタ形成領域を覆うように形成する。この後、イオン注入法によって、半導体基板に窒素を導入することで窒素導入領域２０が形成される。すなわち、ゲート電極８、ゲート電極１６およびゲート電極１７のそれぞれに整合して窒素導入領域２０を形成する。
【０１０５】
そして、前記実施の形態２で述べたようにフォトリソグラフィ技術およびイオン注入法を使用して低濃度ｎ型不純物拡散領域２１〜２５（図示せず）および低濃度ｐ型不純物拡散領域２６、２７（図示せず）を形成した後、アニール処理を行なう。このようにして、不揮発性メモリセル内だけでなく、周辺回路のｎＭＩＳ型トランジスタＱ3においてもリーク電流の低減を図ることができる。
【０１０６】
ここで、周辺回路において、ｎＭＩＳ型トランジスタＱ3の形成領域のだけに窒素導入領域２０を形成し、ｐＭＩＳ型トランジスタＱ4の形成領域に窒素導入領域２０を形成しなかったのは以下に示す理由による。
【０１０７】
まずｎＭＩＳ型トランジスタＱ3と同様に、ｐＭＩＳ型トランジスタＱ4にも窒素導入領域２０を設ける場合について考察する。この場合、シリコンのダングリングボンドに窒素を結合させ、ダングリングボンド起因の結晶欠陥を低減できると考えられる。
【０１０８】
しかし、ｐＭＩＳ型トランジスタＱ4においては、ゲート絶縁膜（ゲート酸化膜）１３と半導体基板１の界面においてシリコンと窒素の結合が多く存在するとＮＢＴＩ（Negative Bias Temperature Instability）に起因したゲート絶縁膜１３の信頼性低下を招く恐れがある。
【０１０９】
ＮＢＴＩとは、常温でもｐＭＩＳ型のトランジスタのゲート電極に負電圧を印加するだけでＶｔｈが高くなる現象で、その後、正の電圧を印加すると戻ることから、ホール（正孔）がゲート絶縁膜中に捕獲されるためと考えられている現象である。特に酸化膜に顕著に見られ、ｐＭＩＳ型のトランジスタのソース、ドレイン間に電流を流さなくても、ゲート電極−半導体基板間に電圧を印加するだけでＶｔｈが高くなるという問題がある。特にゲート電極を構成する多結晶シリコン膜がｐ型の時に顕著に現われる現象である。
【０１１０】
このようなＮＢＴＩによるゲート絶縁膜１３の信頼性低下は、ゲート絶縁膜（ゲート酸化膜）１３と半導体基板１の界面近傍にホールが集まりやすいように、ゲート電極１８に負の電圧をストレスとして印加した時に起こる。これらの発生メカニズムは、以下に説明するメカニズムが有力とされている。図３３にそのモデルを示す。ゲート絶縁膜１３と半導体基板１の界面ではシリコンのダングリングボンドを補償する水素が多く存在するが、そこへホールが集まるとシリコン原子とホールが結合し、水素が活性化した状態で安定化する。このとき、シリコンによる正の界面トラップが形成される。さらに、活性化した水素はゲート絶縁膜１３を形成する酸化シリコン膜中の酸素と衝突し、電気化学反応により酸化シリコン膜中に正の固定電荷を形成する。そして、これらの正の界面トラップおよび固定電荷がゲート絶縁膜１３の信頼性低下を招くと考えられている。
【０１１１】
本実施の形態においては、窒素導入領域２０を設け、ゲート絶縁膜（ゲート酸化膜）１３と半導体基板１の界面におけるシリコンと窒素の結合が多く存在するようにすると、活性化した水素は酸化シリコン膜中の酸素原子に加え窒素原子にも衝突し、ゲート絶縁膜１３と半導体基板１の界面近傍においてトラップを形成するようになる。したがって、ゲート絶縁膜（ゲート酸化膜）１３と半導体基板１の界面においてシリコン原子と窒素原子の結合が多く存在するとＮＢＴＩに起因したゲート絶縁膜１３の信頼性低下が加速すると考えられる。これらのことから、ゲート絶縁膜１３の信頼性低下を防止するため、ｐＭＩＳ型トランジスタＱ4には、窒素導入領域２０を形成しないことにしたものである。
【０１１２】
このようにして、前記実施の形態２のようにゲート電極８、１６の端部下に存在するシリコンのダングリングボンドに窒素を結合させることができるだけでなく、ゲート電極１７の端部下に存在するダングリングボンドに窒素を結合させることができる。また、ゲート電極８、１６、１７の端部下にある空格子欠陥に窒素を充填させることができる。このため、結晶欠陥を窒素により低減できる。したがって、本実施の形態３によれば、ＭＯＮＯＳ型トランジスタＱ1において、リーク電流の低減および誤消去の防止を達成できるだけでなく、セル選択用のＭＩＳ型トランジスタＱ2、更には周辺回路のｎＭＩＳ型トランジスタＱ3においてもリーク電流の低減を図ることができる。
【０１１３】
なお、後述する実施の形態５および実施の形態６でも本実施の形態３と同様の理由により、周辺回路のｐＭＩＳ型トランジスタには、窒素導入領域を形成しない。
【０１１４】
（実施の形態４）
前記実施の形態１〜３では、図１２（図１６または図１７）、図１３の製造工程で示すように、先に窒素を導入して、窒素導入領域２０を形成した後、浅い半導体領域である低濃度ｎ型不純物拡散領域２１〜２５を形成するようにしたが、先に低濃度不純物拡散領域２１〜２５を形成した後、窒素を導入して窒素導入領域２０を形成し、アニール処理をしてもよい。すなわち、図１３、図１２（図１６または１７）の順の製造工程で形成する。このようにした場合、低濃度ｎ型不純物拡散領域２１〜２５を形成するためのイオン注入を先に行なうことができるので、イオン注入時の発生する半導体基板へのダメージや低濃度ｎ型不純物拡散領域２１〜２５表面上のダングリングボンド起因の結晶欠陥などが発生した場合であっても、この後の窒素導入工程により補償することができるので、前述の実施の形態１〜３と同様の効果を得ることができると共に、前述の実施の形態１〜３と比較して、更にリーク電流の低減および誤消去特性の劣化を防止することができる。
【０１１５】
（実施の形態５）
半導体チップ上に形成された本実施の形態５における不揮発性メモリセルＣ1、Ｃ2およびＭＩＳ型トランジスタＱ5、Ｑ6の断面図を図１８に示す。図１８において、左側の領域は、メモリセル形成領域であり、右側の領域は、周辺回路形成領域を示したものである。
【０１１６】
まず、半導体基板５０内には、ｎ型不純物を導入した第１埋め込み層５２が形成されており、この第１埋め込み層５２内には、ｎ型不純物を導入した第２埋め込み層５３が形成されている。これらの第１埋め込み層５２および第２埋め込み層５３は、半導体基板５０と後述するウェルとを電気的に絶縁するために設けられている。
【０１１７】
メモリセル形成領域において、第１埋め込み層５２上の半導体基板５０内にはｐ型不純物を導入したｐ型ウェル５４が形成されており、このｐ型ウェル５４上には不揮発性メモリセルＣ1および不揮発性メモリセルＣ2が形成されている。
【０１１８】
一方、周辺回路形成領域において、第１埋め込み層５２上にはｎＭＩＳ型トランジスタＱ5の形成領域とｐＭＩＳ型トランジスタＱ6の形成領域を分離する素子分離領域５１が形成されている。そして、素子分離領域５１で分離されたｎＭＩＳ型トランジスタＱ5形成領域には、ｐ型ウェル５４が形成され、ｐＭＩＳ型トランジスタＱ6形成領域には、ｎ型ウェル５５が形成されている。周辺回路形成領域のｐ型ウェル５４上には、ＭＩＳ型トランジスタＱ5が形成されており、ｎ型ウェル５５上には、ＭＩＳ型トランジスタＱ6が形成されている。
【０１１９】
次に、不揮発性メモリセルＣ1の構成について説明する。不揮発性メモリセルＣ1は、ｐ型ウェル５４上にゲート絶縁膜（第１絶縁膜）５６を有しており、このゲート絶縁膜５６上に電荷を蓄積する電荷蓄積層５７が形成されている。電荷蓄積層５７上には、絶縁膜５８を介して第１ゲート電極５９が形成されており、ゲート絶縁膜５６、電荷蓄積層５７、絶縁膜５８および第１ゲート電極５９により不揮発性メモリセルＣ1のメモリ部（第１ＭＩＳ）が形成されている。
【０１２０】
続いて、第１ゲート電極５９上にはキャップ絶縁膜６０が形成されており、第１ゲート電極５９の両側の側壁にはサイドウォール（第３絶縁膜）６４が形成されている。片方のサイドウォール６４に接する領域から外側に延在するように、ゲート絶縁膜（第２絶縁膜）６５が形成されており、このゲート絶縁膜６５上に第２ゲート電極６９が形成されている。
【０１２１】
第２ゲート電極６９は、第１ゲート電極５９上に一部が乗りかかった形状をしており、ポリシリコン膜６７とコバルトシリサイド膜８９より形成されている。そして、第２ゲート電極６９の側壁には、サイドウォール８１が形成されている。第２ゲート電極６９とゲート絶縁膜６５により、不揮発性メモリセルＣ1を選択するメモリセル選択部（第２ＭＩＳ）が形成されている。
【０１２２】
次に、第１ゲート電極５９の両方の側壁に形成されたサイドウォール６４下から外側に延在するように、窒素が導入された窒素導入領域６１が形成されている。すなわち、第１ゲート電極５９に整合して、ｐ型ウェル５４の表面に窒素導入領域６１が形成されている。
【０１２３】
第２ゲート電極６９が乗りかかっていない側（第１ゲート電極５９側）にあるサイドウォール６４下には、窒素導入領域６１が形成されているが、この窒素導入領域６１は半導体領域である低濃度ｎ型不純物拡散領域６２の表面付近に形成されており、外側に向かって延在している。
【０１２４】
この低濃度ｎ型不純物拡散領域６２内であって、サイドウォール６４の外側には、半導体領域である高濃度ｎ型不純物拡散領域８２が形成されており、この高濃度ｎ型不純物拡散領域８２の上部には、コバルトシリサイド膜８９が形成されている。
【０１２５】
一方、第２ゲート電極６９の側壁に形成されたサイドウォール８１のうち、ｐ型ウェル５４上に形成されたサイドウォール８１下には、窒素導入領域６１が形成されているが、この窒素導入領域６１の下には半導体領域である低濃度ｎ型不純物拡散領域７６が形成されている。そして、この低濃度ｎ型不純物拡散領域７６の外側には、高濃度ｎ型不純物拡散領域８３が形成されており、高濃度ｎ型不純物拡散領域８３の上部には、低抵抗化を図るためのコバルトシリサイド膜８９が形成されている。
【０１２６】
ここで、窒素導入領域６１において、窒素の濃度が最大となる深さは、低濃度ｎ型不純物拡散領域６２、７６および高濃度ｎ型不純物拡散領域８２、８３において、それぞれｎ型不純物の濃度が最大となる深さより浅くなっている。
【０１２７】
なお、不揮発性メモリセルＣ2も不揮発性メモリセルＣ1と同様の構成をとっているため、その説明は省略する。
【０１２８】
本実施の形態５における不揮発性メモリセルＣ1では、上記したように窒素導入領域６１が形成されているため、第１ゲート電極５９や第２ゲート電極６９の端部下に存在するダングリングボンドに窒素を結合させることができる。また、空格子欠陥に窒素を充填することができる。したがって、第１ゲート電極５９や第２ゲート電極６９の端部下であって、半導体基板５０の表面付近に形成されている結晶欠陥を窒素により回復することができる。
【０１２９】
不揮発性メモリセルＣ1において、第１ゲート電極５９のゲート長およびサイドウォール６４のサイドウォール長は、短くなっている。このとき、不揮発性メモリセルＣ1に流れるリーク電流は、第１ゲート電極５９の端部下の表面近傍を流れるが、半導体基板５０の表面近傍に結晶欠陥があると、その欠陥箇所がリークパスとなりやすい。
【０１３０】
しかし、本実施の形態５における不揮発性メモリセルＣ1では、上記したように半導体基板５０の表面付近に形成されている結晶欠陥を窒素により回復している。したがって、リーク電流の低減を図ることができるとともにリーク電流に起因したホットホールの発生も抑制でき、ホットホールの電荷蓄積層５７への注入による誤消去も抑制できる。また、第２ゲート電極６９の端部下においても同様に結晶欠陥を窒素により回復できるため、リーク電流の低減を図ることができる。
【０１３１】
つまり、本実施の形態５によれば、メモリセルサイズを縮小しながら、リーク電流の低減および誤消去の低減といったデバイス特性の向上を図ることができる。
【０１３２】
次に、周辺回路形成領域に形成されたＭＩＳ型トランジスタＱ5、Ｑ6の構成であるが、これは、前記実施の形態１で説明したＭＩＳ型トランジスタＱ3、Ｑ4の構成とほぼ同様であるため、異なる点について説明する。
【０１３３】
本実施の形態５におけるＭＩＳ型トランジスタＱ5には、前記実施の形態１で説明したＭＩＳ型トランジスタＱ3と異なり、サイドウォール８１下から外側に延在するように窒素導入領域７５が形成されている。したがって、周辺回路のＭＩＳ型トランジスタＱ5では、ゲート電極７１の端部下にある結晶欠陥を窒素により補償することができるため、周辺回路においてもリーク電流の低減を図ることができる。
【０１３４】
本実施の形態５における不揮発性メモリセルＣ1、Ｃ2およびＭＩＳ型トランジスタＱ5、Ｑ6は上記のように構成されており、以下にその製造方法について、図面を参照しながら説明する。
【０１３５】
まず、図１９に示すように、半導体基板５０の周辺回路形成領域上に素子分離領域５１を形成する。素子分離領域５１は、例えば酸化シリコン膜よりなり、ＳＴＩ法やＬＯＣＯＳ法などによって形成される。図１９では、半導体基板５０に溝を形成し、形成した溝に酸化シリコン膜を埋め込むＳＴＩ法によって形成された素子分離領域５１を示している。
【０１３６】
次に、半導体基板５０内に第１埋め込み層５２および第２埋め込み層５３を形成する。第１埋め込み層５２および第２埋め込み層５３は、フォトリソグラフィ技術およびイオン注入法を使用して、例えばリンや砒素などのｎ型不純物を半導体基板５０内に導入することにより形成できる。
【０１３７】
続いて、フォトリソグラフィ技術およびイオン注入法を使用して、メモリセル形成領域と、周辺回路形成領域のｎＭＩＳ型トランジスタ形成領域にｐ型ウェル５４を形成する。ｐ型ウェル５４は、例えば、ボロンやフッ化ボロンなどのｐ型不純物を導入することにより形成できる。同様にして、周辺回路形成領域のｐＭＩＳ型トランジスタ形成領域に、例えばリンや砒素などのｎ型不純物を導入することによりｎ型ウェル５５を形成する。
【０１３８】
次に、半導体基板５０の主面の全面にゲート絶縁膜（第１絶縁膜）５６を形成する。ゲート絶縁膜５６は、例えば酸化シリコン膜よりなり、例えば熱酸化法を使用して形成することができる。そして、このゲート絶縁膜５６上に電荷蓄積層５７を形成する。電荷蓄積層５７は、例えば窒化シリコン膜よりなり、例えばＣＶＤ法を使用して形成することができる。なお、電荷蓄積層５７として、窒化シリコン膜を使用する例を示したが、これに限らず、例えば酸窒化シリコン（ＳｉＯＮ）膜などの膜中にトラップ準位を含む膜であってもよい。
【０１３９】
続いて、電荷蓄積層５７上に絶縁膜５８を形成する。絶縁膜５８は、例えば酸化シリコン膜よりなり、例えばＣＶＤ法によって形成することができる。そして、絶縁膜５８上にポリシリコン膜を形成する。ポリシリコン膜は、例えばＣＶＤ法によって形成することができる。その後、ポリシリコン膜上にキャップ絶縁膜６０を形成する。キャップ絶縁膜６０は、例えば酸化シリコン膜よりなり、例えばＣＶＤ法を使用することによって形成することができる。
【０１４０】
次に、キャップ絶縁膜６０上にレジスト膜を形成した後、露光・現像することによりレジスト膜をパターニングする。パターニングは、第１ゲート電極５９を形成する領域にだけレジスト膜が残るようにする。そして、パターニングしたレジスト膜をマスクにしたエッチングにより、第１ゲート電極５９を形成する。
【０１４１】
続いて、図２０に示すように、メモリセル形成領域に窒素を導入して、窒素導入領域６１を形成する。窒素導入領域６１は、例えば、フォトリソグラフィ技術およびイオン注入法を使用して形成することができる。図示はしないが、フォトリソグラフィ技術によってレジスト膜を、周辺回路形成領域を覆うように形成する。この後、イオン注入法によって、半導体基板に窒素を導入することで窒素導入領域６１が形成される。すなわち、キャップ絶縁膜６０をマスクとして第１ゲート電極５９に整合した領域に窒素導入領域６１が形成される。具体的に、窒素導入領域６１は、例えば２０ＫｅＶのエネルギーの窒素を１０15／ｃｍ2のドーズ量で導入することにより形成することができる。
【０１４２】
次に、図２１に示すように、メモリセル形成領域に、浅い低濃度ｎ型不純物拡散領域（第１不純物領域）６２、６３を形成する。低濃度ｎ型不純物拡散領域６２、６３は、例えばフォトリソグラフィ技術およびイオン注入法を使用して、リンや砒素などのｎ型不純物を導入することにより形成できる。
【０１４３】
その後、半導体基板５０をアニールすることにより、導入した不純物を活性化させる。このとき、半導体基板５０に導入している窒素にも熱処理が加わり、半導体基板５０の表面近傍に数多く存在しているダングリングボンドに窒素が結合する。また、空格子欠陥に窒素が拡散することで、結晶欠陥が回復する。このように、結晶欠陥が窒素によって補償されるため、リーク電流を低減することができる。また、第１ゲート電極５９の端部下を流れるリーク電流を低減できるため、第１ゲート電極５９の端部下でのホットホールの発生を抑制することができ、誤消去を防止できる。
【０１４４】
続いて、半導体基板５０上に例えばＣＶＤ法を使用して、酸化シリコン膜を形成した後、この酸化シリコン膜を異方性エッチングすることにより、第１ゲート電極５９の側壁にサイドウォール（第３絶縁膜）６４を形成する。
【０１４５】
次に、図２２に示すように、半導体基板５０のメモリセル形成領域に相対的に厚いゲート絶縁膜（第２絶縁膜）６５を形成し、半導体基板５０の周辺回路形成領域に相対的に薄いゲート絶縁膜６６を形成する。ゲート絶縁膜６５およびゲート絶縁膜６６は、例えば酸化シリコン膜よりなり、例えば熱酸化法を使用して形成することができる。なお、ゲート絶縁膜６５およびゲート絶縁膜６６として、酸化シリコン膜を使用する例を示したが、これに限らず、例えばＨｉｇｈ−ｋ膜であってもよい。
【０１４６】
続いて、ゲート絶縁膜６５およびゲート絶縁膜６６上にポリシリコン膜６７を形成する。ポリシリコン膜６７は、例えばＣＶＤ法を使用して形成することができる。そして、ポリシリコン膜６７上に、例えばＣＶＤ法を使用してキャップ絶縁膜６８を形成する。
【０１４７】
そして、キャップ絶縁膜６８上にレジスト膜を形成した後、露光・現像することにより、レジスト膜をパターニングする。パターニングは、ゲート電極形成領域にレジスト膜が残るようにする。
【０１４８】
続いて、図２３に示すように、パターニングしたレジスト膜をマスクにしたエッチングにより、第２ゲート電極６９、ゲート電極７１およびゲート電極７３を形成する。すなわち、第１ゲート電極５９へ一部が乗りかかった第２ゲート電極６９をメモリセル形成領域に形成し、周辺回路形成領域にゲート電極７１およびゲート電極７３を形成する。
【０１４９】
次に、図２４に示すように、周辺回路形成領域のｎＭＩＳ型トランジスタ形成領域にゲート電極７１に整合して窒素導入領域７５を形成する。窒素導入領域７５は、例えばフォトリソグラフィ技術およびイオン注入法を使用して窒素をｐ型ウェル５４に導入することによって形成される。図示はしないが、フォトリソグラフィ技術によってレジスト膜を、メモリセル形成領域および周辺回路領域のｐＭＩＳ型トランジスタ形成領域を覆うように形成する。この後、イオン注入法によって、半導体基板に窒素を導入することで窒素導入領域７５が形成される。すなわち、キャップ絶縁膜６８をマスクとしてｎＭＩＳ型トランジスタゲート電極７１に整合した領域に窒素導入領域７５が形成される。具体的に、窒素導入領域７５は、例えば２０ＫｅＶのエネルギーの窒素を１０15／ｃｍ2のドーズ量で導入することにより形成することができる。
【０１５０】
続いて、図２５に示すように、低濃度ｎ型不純物拡散領域７６、７７、７８および低濃度ｐ型不純物拡散領域７９、８０を形成する。低濃度ｎ型不純物拡散領域７６〜７８は、例えばフォトリソグラフィ技術およびイオン注入法を使用して、リンや砒素などのｎ型不純物を導入することにより形成でき、低濃度ｐ型不純物拡散領域７９、８０は、ボロンやフッ化ボロンなどのｐ型不純物を導入することによって形成できる。
【０１５１】
その後、導入した導電型不純物を活性化するため、アニール処理が行なわれる。このとき、先に導入した窒素にも熱処理が加えられる。したがって、周辺回路形成領域のｎＭＩＳ型トランジスタ形成領域に導入された窒素がシリコンのダングリングボンドに結合し、
ダングリングボンド起因の結晶欠陥を回復することができる。このため、周辺回路におけるリーク電流を低減することができる。
【０１５２】
続いて、図１８に示すように、半導体基板５０上に例えばＣＶＤ法を使用して酸化シリコン膜を形成した後、異方性エッチングすることにより、第２ゲート電極６９、ゲート電極７１およびゲート電極７３の側壁にサイドウォール８１を形成する。
【０１５３】
次に、半導体基板５０内に高濃度ｎ型不純物拡散領域８２〜８６および高濃度ｐ型不純物拡散領域８７、８８を形成する。高濃度ｎ型不純物拡散領域８２〜８６は、例えばフォトリソグラフィ技術およびイオン注入法を使用して、リンや砒素などのｎ型不純物を導入することにより形成でき、高濃度ｐ型不純物拡散領域８７、８８は、ボロンやフッ化ボロンなどのｐ型不純物を導入することによって形成できる。その後、導入した導電型不純物を活性化するため、アニール処理を行なう。
【０１５４】
その後、図１８に示すように半導体基板５０の主面上に高融点金属膜として例えばコバルト膜を形成する。コバルト膜は、例えばスパッタリング法やＣＶＤ法を使用して形成することができる。そして、熱処理を施すことによりコバルトシリサイド膜８９を形成した後、未反応のコバルト膜を除去する。このコバルトシリサイド膜８９は、低抵抗化のために形成される。なお、高融点金属膜として、コバルト膜の代わりにチタン膜またはニッケル膜を用いることにより、チタンシリサイド膜やニッケルシリサイド膜を形成してもよい。
【０１５５】
このようにして、本実施の形態５の不揮発性メモリセルＣ1、Ｃ2およびＭＩＳ型トランジスタＱ5、Ｑ6を形成することができる。
【０１５６】
次に、図１８に基づいて配線工程について説明する。まず、半導体基板５０上に窒化シリコン膜９０を形成した後、この窒化シリコン膜９０上に酸化シリコン膜９１を形成する。窒化シリコン膜９０および酸化シリコン膜９１は、例えばＣＶＤ法を使用して形成することができる。
【０１５７】
続いて、例えばＣＭＰ法を使用して、酸化シリコン膜９１の表面を研磨して平坦化する。そして、フォトリソグラフィ技術およびエッチング技術を使用して、酸化シリコン膜９１および窒化シリコン膜９０を開口するコンタクトホール９２を形成する。
【０１５８】
その後、半導体基板５０の主面上にチタン／窒化チタン膜９３ａを形成する。チタン／窒化チタン膜９３ａは、例えばスパッタリング法を使用することにより形成できる。
【０１５９】
次に、コンタクトホール９２を埋め込むように、半導体基板５０の主面上にタングステン膜９３ｂを形成する。タングステン膜９３ｂは、例えばＣＶＤ法を使用することにより形成することができる。そして、酸化シリコン膜９１上に形成された不要なチタン／窒化チタン膜９３ａおよびタングステン膜９３ｂを例えばＣＭＰ法を使用して除去することにより、プラグ９４を形成する。
【０１６０】
続いて、酸化シリコン膜９１およびプラグ９４上にチタン／窒化チタン膜９５ａ、アルミニウム膜９５ｂ、チタン／窒化チタン膜９５ｃを順次、形成する。これらの膜は、例えばスパッタリング法を使用することにより形成できる。続いて、フォトリソグラフィ技術およびエッチング技術を使用することにより、これらの膜のパターニングを行い、配線９６を形成する。さらに配線９６の上層に配線を形成するが、本明細書での説明は省略する。
【０１６１】
本実施の形態５によれば、ゲート長方向における第１ゲート電極５９の長さとサイドウォール６４のサイドウォール長を短くすることにより、リーク電流が第１ゲート電極５９の端部下であって半導体基板５０の表面近傍を流れる場合であっても、第１ゲート電極５９の端部下の結晶欠陥を窒素により補償できるので、リーク電流の低減を図ることができる。また、第１ゲート電極５９の端部下におけるホットホールの発生を低減できるので、誤消去の低減も同時に達成することができる。
【０１６２】
つまり、本実施の形態５の不揮発性メモリセルＣ1によれば、メモリセルサイズを縮小しながら、リーク電流および誤消去の低減というデバイス性能の向上を図ることができる。
【０１６３】
同様に、第２ゲート電極６９およびサイドウォール８１下にも窒素が導入されているので、サイドウォール８１下に形成されている低濃度ｎ型不純物拡散領域７６とｐ型ウェル５４との間に生じるリーク電流も低減することができる。
【０１６４】
さらに、本実施の形態５では、周辺回路を構成するトランジスタのうちｎＭＩＳ型トランジスタＱ5にも窒素導入領域７５を形成しているので、周辺回路におけるリーク電流も低減することができる。
【０１６５】
なお、本実施の形態５では、周辺回路のｎＭＩＳ型トランジスタＱ5にも窒素導入領域７５を形成したが、周辺回路のトランジスタには窒素導入領域７５を形成しなくてもよい。
【０１６６】
また、前述の実施の形態４と同様に、先に低濃度ｎ型不純物拡散領域６２、６３を形成し、後に窒素導入領域６１を形成することもできる。更に、先に低濃度ｎ型不純物拡散領域７６、７７、７８を形成し、後に窒素導入領域７５を形成することもできる。このように窒素導入領域６１、７５を形成した場合も、前述の実施の形態４と同様の効果を得ることができる。
【０１６７】
（実施の形態６）
半導体チップ上に形成された本実施の形態６における不揮発性メモリセルＣ3、Ｃ4およびＭＩＳ型トランジスタＱ7、Ｑ8の断面図を図２６に示す。図２６において、左側の領域は、メモリセル形成領域であり、右側の領域は、周辺回路形成領域を示したものである。
【０１６８】
まず、メモリセル形成領域において、半導体基板１００には、ｎ型不純物を導入した埋め込み層１０２が形成されており、埋め込み層１０２上の半導体基板１００内にはｐ型不純物を導入したｐ型ウェル１０３が形成されている。このｐ型ウェル１０３上には不揮発性メモリセルＣ3および不揮発性メモリセルＣ4が形成されている。埋め込み層１０２は、半導体基板１００とｐ型ウェル１０３とを電気的に絶縁するために設けられている。
【０１６９】
一方、周辺回路形成領域において、半導体基板１００上にはｎＭＩＳ型トランジスタＱ7の形成領域とｐＭＩＳ型トランジスタＱ8の形成領域を分離する素子分離領域１０１が形成されている。そして、素子分離領域１０１で分離されたｎＭＩＳ型トランジスタＱ7形成領域には、ｐ型ウェル１０３が形成され、ｐＭＩＳ型トランジスタＱ8形成領域には、ｎ型ウェル１０４が形成されている。周辺回路形成領域のｐ型ウェル１０３上には、ＭＩＳ型トランジスタＱ7が形成されており、ｎ型ウェル１０４上には、ＭＩＳ型トランジスタＱ8が形成されている。
【０１７０】
次に、不揮発性メモリセルＣ3の構成について説明する。不揮発性メモリセルＣ3は、ｐ型ウェル１０３上にゲート絶縁膜（第２絶縁膜）１０５が形成されており、このゲート絶縁膜１０５上に第２ゲート電極１０９が形成されている。この第２ゲート電極１０９は、
ポリシリコン膜１０７と低抵抗化を図るためのコバルトシリサイド膜１３５より形成されており、ゲート絶縁膜１０５と第２ゲート電極１０９により不揮発性メモリセルＣ3のセル選択部（第２ＭＩＳ）が形成される。
【０１７１】
続いて、第２ゲート電極１０９の右側の側壁にはサイドウォール１３５ａが形成されており、左側の側壁には、サイドウォール形状をした第１ゲート電極１１６が形成されている。この第１ゲート電極１１６は、ポリシリコン膜１１６ａと低抵抗化を図るためのコバルトシリサイド膜１３５より形成されている。
【０１７２】
サイドウォール形状をした第１ゲート電極１１６とｐ型ウェル１０３との間および第１ゲート電極１１６と第２ゲート電極１０９の側壁の間には、３層よりなる絶縁膜が形成されている。すなわち、ｐ型ウェル１０３および第２ゲート電極１０９の側壁に接するようにしてゲート絶縁膜（第１絶縁膜）１１３が形成され、このゲート絶縁膜１１３上に電荷蓄積層１１４が形成されている。電荷蓄積層１１４上には絶縁膜１１５が形成され、この絶縁膜１１５上にサイドウォール形状をした第１ゲート電極１１６が形成されている。
【０１７３】
このゲート絶縁膜１１３、電荷蓄積層１１４、絶縁膜１１５および第１ゲート電極１１６により、不揮発性メモリセルＣ3のメモリ部（第１ＭＩＳ）が形成されている。そして、第１ゲート電極１１６の外側には、サイドウォール１３５ａが形成されている。
【０１７４】
次に、第２ゲート電極１０９の両端部下から外側に延在するように窒素導入領域１１０が形成されている。この窒素導入領域１１０の下側には、半導体領域である低濃度ｎ型不純物拡散領域（第１不純物領域）１１１およびｎ型不純物拡散領域１１８が形成されており、低濃度ｎ型不純物拡散領域１１１の外側には、半導体領域であるｎ型不純物拡散領域１１７が形成されている。そして、このｎ型不純物拡散領域１１７の外側には、半導体領域である高濃度ｎ型不純物拡散領域１２８が形成されている。一方、ｎ型不純物拡散領域１１８の外側には、半導体領域である高濃度ｎ型不純物拡散領域１２９が形成されている。
【０１７５】
ここで、窒素導入領域１１０において、窒素の濃度が最大となる深さは、低濃度ｎ型不純物拡散領域１１１、ｎ型不純物拡散領域１１７、１１８および高濃度ｎ型不純物拡散領域１２８、１２９において、それぞれｎ型不純物の濃度が最大となる深さより浅くなっている。
【０１７６】
高濃度ｎ型不純物拡散領域１２８、１２９上であって、サイドウォール１３５ａの外側には低抵抗化を図るため、コバルトシリサイド膜１３５が形成されている。なお、不揮発性メモリセルＣ4も不揮発性メモリセルＣ3と同様の構成をとっているため、その説明は省略する。
【０１７７】
本実施の形態６における不揮発性メモリセルＣ3では、上記したように窒素導入領域１１０が形成されているため、第１ゲート電極１１６や第２ゲート電極１０９の端部下に存在するダングリングボンドに窒素を結合させることができる。また、空格子欠陥に窒素を充填することができる。したがって、リークパスになり易い結晶欠陥を窒素により回復することができるため、不揮発性メモリセルＣ3のリーク電流を低減することができる。また、リーク電流を低減することができるため、リーク電流に起因するホットホールの発生を抑制することができ、ホットホールの電荷蓄積層１１４への注入による誤消去を防止できる。
【０１７８】
次に、周辺回路形成領域に形成されたＭＩＳ型トランジスタＱ7、Ｑ8の構成であるが、これは、前記実施の形態５で説明したＭＩＳ型トランジスタＱ5、Ｑ6の構成と同様であるため、その説明は省略する。
【０１７９】
本実施の形態６における不揮発性メモリセルＣ3、Ｃ4およびＭＩＳ型トランジスタＱ7、Ｑ8は、上記のように構成されており、以下にその製造方法について図面を参照しながら説明する。
【０１８０】
まず、図２７に示すように、半導体基板１００の周辺回路形成領域上に素子分離領域１０１を形成する。素子分離領域１０１は、例えば酸化シリコン膜よりなり、ＳＴＩ法やＬＯＣＯＳ法などによって形成される。図２７では、半導体基板１００に溝を形成し、形成した溝に酸化シリコン膜を埋め込むＳＴＩ法によって形成された素子分離領域１０１を示している。
【０１８１】
次に、半導体基板１００のメモリセル形成領域に埋め込み層１０２を形成する。埋め込み層１０２は、フォトリソグラフィ技術およびイオン注入法を使用して、例えばリンや砒素などのｎ型不純物を半導体基板１００内に導入することにより形成できる。
【０１８２】
続いて、フォトリソグラフィ技術およびイオン注入法を使用して、メモリセル形成領域と、周辺回路形成領域のｎＭＩＳ型トランジスタ形成領域にｐ型ウェル１０３を形成する。ｐ型ウェル１０３は、例えば、ボロンやフッ化ボロンなどのｐ型不純物を導入することにより形成できる。同様にして、周辺回路形成領域のｐＭＩＳ型トランジスタ形成領域に、例えばリンや砒素などのｎ型不純物を導入することによりｎ型ウェル１０４を形成する。
【０１８３】
続いて、半導体基板１００のメモリセル形成領域に相対的に厚いゲート絶縁膜（第２絶縁膜）１０５を形成し、半導体基板１００の周辺回路形成領域に相対的に薄いゲート絶縁膜１０６を形成する。ゲート絶縁膜１０５およびゲート絶縁膜１０６は、例えば酸化シリコン膜よりなり、例えば熱酸化法を使用して形成することができる。なお、ゲート絶縁膜１０５およびゲート絶縁膜１０６として、酸化シリコン膜を使用する例を示したが、これに限らず、例えばＨｉｇｈ−ｋ膜であってもよい。
【０１８４】
次に、ゲート絶縁膜１０５およびゲート絶縁膜１０６上にポリシリコン膜１０７を形成する。ポリシリコン膜１０７は、例えばＣＶＤ法を使用して形成することができる。そして、ポリシリコン膜１０７上に、例えばＣＶＤ法を使用してキャップ絶縁膜１０８を形成する。
【０１８５】
そして、キャップ絶縁膜１０８上にレジスト膜を形成した後、露光・現像することにより、レジスト膜をパターニングする。パターニングは、メモリセル形成領域内のゲート電極形成領域にだけレジスト膜が残るようにする。そして、パターニングしたレジスト膜をマスクにしたエッチングにより第２ゲート電極１０９を形成する。
【０１８６】
続いて、図２８に示すように、メモリセル形成領域に窒素を導入して、窒素導入領域１１０を形成する。窒素導入領域１１０は、例えば、フォトリソグラフィ技術およびイオン注入法を使用して形成することができる。具体的に、窒素導入領域１１０は、例えば２０ＫｅＶのエネルギーの窒素を１０15／ｃｍ2のドーズ量で導入することにより形成することができる。
【０１８７】
次に、図２９に示すように、メモリセル形成領域に、浅い低濃度ｎ型不純物拡散領域（第１不純物領域）１１１、１１２を形成する。低濃度ｎ型不純物拡散領域１１１、１１２は、例えばフォトリソグラフィ技術およびイオン注入法を使用して、リンや砒素などのｎ型不純物を導入することにより形成できる。
【０１８８】
その後、半導体基板１００をアニールすることにより、導入した不純物を活性化させる。このとき、半導体基板１００に導入している窒素にも熱処理が加わり、半導体基板１００の表面近傍に数多く存在しているダングリングボンドに窒素が結合する。また、空格子欠陥に窒素が拡散することで、結晶欠陥が回復する。
【０１８９】
次に、半導体基板１００上にゲート絶縁膜（第１絶縁膜）１１３を形成する。ゲート絶縁膜１１３は、例えば酸化シリコン膜よりなり、例えば熱酸化法によって形成することができる。そして、ゲート絶縁膜１１３上に電荷蓄積層１１４を形成する。電荷蓄積層１１４は、例えば窒化シリコン膜よりなり、例えばＣＶＤ法を使用して形成することができる。なお、電荷蓄積層１１４として、窒化シリコン膜を使用する例を示したが、これに限らず、例えば酸窒化シリコン（ＳｉＯＮ）膜などの膜中にトラップ準位を含む膜であってもよい。
【０１９０】
続いて、電荷蓄積層１１４上に絶縁膜１１５を形成する。絶縁膜１１５は、例えば酸化シリコン膜よりなり、例えばＣＶＤ法によって形成することができる。そして、絶縁膜１１５上にポリシリコン膜を形成する。ポリシリコン膜は、例えばＣＶＤ法によって形成することができる。その後、形成したポリシリコン膜を異方性エッチングすることにより、第２ゲート電極１０９の側壁にサイドウォール形状をした第１ゲート電極１１６を形成する。
【０１９１】
次に、図３０に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、第２ゲート電極１０９の両側の側壁に形成された第１ゲート電極１１６のうち、片方の側壁に形成された第１ゲート電極１１６および露出しているゲート絶縁膜１１３、電荷蓄積層１１４、絶縁膜１１５を除去する。
【０１９２】
その後、フォトリソグラフィ技術およびイオン注入法を使用して、ｎ型不純物拡散領域１１７、１１８、１１９を形成する。ｎ型不純物拡散領域１１７、１１８、１１９は、例えばリンや砒素などのｎ型不純物を半導体基板１００に導入することにより形成される。
【０１９３】
続いて、図３１に示すように、半導体基板１００上にキャップ絶縁膜１２０を形成する。キャップ絶縁膜１２０は、例えば酸化シリコン膜よりなり、例えばＣＶＤ法を使用して形成することができる。そして、キャップ絶縁膜１２０上にレジスト膜を塗布した後、露光・現像することによりレジスト膜をパターニングする。パターニングは、周辺回路形成領域のゲート電極形成領域にだけレジスト膜が残るようにする。
【０１９４】
次に、パターニングしたレジスト膜をマスクにしたエッチングにより、周辺回路形成領域にゲート電極１２１、１２２を形成する。
【０１９５】
続いて、図３２に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、周辺回路形成領域のうち、ｎＭＩＳ型トランジスタ形成領域に窒素導入領域１２３を形成する。この窒素導入領域１２３は、ゲート電極１２１に整合して窒素を導入することにより形成される。具体的に、窒素導入領域１２３は、例えば２０ＫｅＶのエネルギーの窒素を１０15／ｃｍ2のドーズ量で導入することにより形成することができる。
【０１９６】
その後、ｎＭＩＳ型トランジスタ形成領域に低濃度ｎ型不純物拡散領域１２４、１２５を形成する。低濃度ｎ型不純物拡散領域１２４、１２５は、例えばフォトリソグラフィ技術およびイオン注入法を使用して、リンや砒素などのｎ型不純物を導入することにより形成できる。同様にして、ｐＭＩＳ型トランジスタ形成領域に低濃度ｐ型不純物拡散領域１２６、１２７を形成する。
【０１９７】
次に、導入した導電型不純物を活性化するため、アニール処理が行なわれる。このとき、先に導入した窒素にも熱処理が加えられる。したがって、周辺回路形成領域のｎＭＩＳ型トランジスタ形成領域に導入された窒素がシリコンのダングリングボンドに結合し、ダングリングボンド起因の結晶欠陥を回復することができる。
【０１９８】
続いて、図２６に示すように、半導体基板１００上に例えばＣＶＤ法を使用して酸化シリコン膜を形成した後、異方性エッチングすることにより、サイドウォール１３５ａを形成する。
【０１９９】
次に、半導体基板１００内に高濃度ｎ型不純物拡散領域１２８〜１３２および高濃度ｐ型不純物拡散領域１３３、１３４を形成する。高濃度ｎ型不純物拡散領域１２８〜１３２は、例えばフォトリソグラフィ技術およびイオン注入法を使用して、リンや砒素などのｎ型不純物を導入することにより形成でき、高濃度ｐ型不純物拡散領域１３３、１３４は、ボロンやフッ化ボロンなどのｐ型不純物を導入することによって形成できる。その後、導入した導電型不純物を活性化するため、アニール処理を行なう。
【０２００】
その後、図２６に示すように半導体基板１００の主面上に高融点金属膜として例えばコバルト膜を形成する。コバルト膜は、例えばスパッタリング法やＣＶＤ法を使用して形成することができる。そして、熱処理を施すことによりコバルトシリサイド膜１３５を形成した後、未反応のコバルト膜を除去する。このコバルトシリサイド膜１３５は、低抵抗化のために形成される。なお、高融点金属膜として、コバルト膜の代わりにチタン膜またはニッケル膜を用いることにより、チタンシリサイド膜やニッケルシリサイド膜を形成してもよい。
【０２０１】
このようにして、本実施の形態６の不揮発性メモリセルＣ3、Ｃ4およびＭＩＳ型トランジスタＱ7、Ｑ8を形成することができる。
【０２０２】
次に、図２６に基づいて配線工程について説明する。まず、半導体基板１００上に窒化シリコン膜１３６を形成した後、この窒化シリコン膜１３６上に酸化シリコン膜１３７を形成する。窒化シリコン膜１３６および酸化シリコン膜１３７は、例えばＣＶＤ法を使用して形成することができる。
【０２０３】
続いて、例えばＣＭＰ法を使用して、酸化シリコン膜１３７の表面を研磨して平坦化する。そして、フォトリソグラフィ技術およびエッチング技術を使用して、窒化シリコン膜１３６および酸化シリコン膜１３７を開口するコンタクトホール１３８を形成する。
【０２０４】
その後、半導体基板１００の主面上にチタン／窒化チタン膜１３９ａを形成する。チタン／窒化チタン膜１３９ａは、例えばスパッタリング法を使用することにより形成できる。
【０２０５】
次に、コンタクトホール１３８を埋め込むように、半導体基板１００の主面上にタングステン膜１３９ｂを形成する。タングステン膜１３９ｂは、例えばＣＶＤ法を使用することにより形成することができる。そして、酸化シリコン膜１３７上に形成された不要なチタン／窒化チタン膜１３９ａおよびタングステン膜１３９ｂを例えばＣＭＰ法を使用して除去することにより、プラグ１４０を形成する。
【０２０６】
続いて、酸化シリコン膜１３７およびプラグ１４０上にチタン／窒化チタン膜１４１ａ、アルミニウム膜１４１ｂ、チタン／窒化チタン膜１４１ｃを順次、形成する。これらの膜は、例えばスパッタリング法を使用することにより形成できる。続いて、フォトリソグラフィ技術およびエッチング技術を使用することにより、これらの膜のパターニングを行い、配線１４２を形成する。さらに配線１４２の上層に配線を形成するが、本明細書での説明は省略する。
【０２０７】
本実施の形態６によれば、リーク電流が第１ゲート電極１１６の端部下であって半導体基板１００の表面近傍を流れる場合であっても、第１ゲート電極１１６の端部下の結晶欠陥を窒素により補償できるので、リーク電流の低減を図ることができる。また、第１ゲート電極１１６の端部下におけるホットホールの発生を低減できるので、誤消去の低減も同時に達成することができる。
【０２０８】
また、第２ゲート電極１０９の端部下にも窒素導入領域１１０を設けたので、第２ゲート電極１０９の端部周辺にある結晶欠陥を窒素により回復できる。したがって、第２ゲート電極１０９の端部下におけるリーク電流を低減することができる。
【０２０９】
さらに、周辺回路のＭＩＳ型トランジスタＱ7にも窒素導入領域１２３を設けたので、周辺回路におけるリーク電流も低減することができる。
【０２１０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０２１１】
また、前述の実施の形態４の思想と同様に、先に低濃度ｎ型不純物拡散領域１１１、１１２を形成し、後に窒素導入領域１１０を形成することもできる。このように窒素導入領域１１０を形成した場合も、前述の実施の形態４と同様の効果を得ることができる。
【０２１２】
前記実施の形態では、ＭＯＮＯＳ型トランジスタについて説明したが、これに限らず、例えばＭＮＯＳ型トランジスタに本発明を適用してもよい。
【産業上の利用可能性】
【０２１３】
本発明は、例えば不揮発性半導体記憶装置であるＩＣカードを製造する製造業に利用されるものである。
【図面の簡単な説明】
【０２１４】
【図１】２次元状に配列されたメモリセルを示した回路構成図であって、特定のメモリセルに書き込み動作を行なう際に印加する電圧を記載した図である。
【図２】２次元状に配列されたメモリセルを示した回路構成図であって、特定のメモリセルの消去動作を行なう際に印加する電圧を記載した図である。
【図３】２次元状に配列されたメモリセルを示した回路構成図であって、特定のメモリセルの読み取り動作を行なう際に印加する電圧を記載した図である。
【図４】相対的にサイドウォール長の長いＭＯＮＯＳ型トランジスタに生じるリーク電流の経路およびインパクトイオン化現象の最も発生する領域を示した図である。
【図５】相対的にサイドウォール長の短いＭＯＮＯＳ型トランジスタに生じるリーク電流の経路およびインパクトイオン化現象の最も発生する領域を示した図である。
【図６】相対的にサイドウォール長の短いＭＯＮＯＳ型トランジスタに生じる電界分布を示した図である。
【図７】本発明の実施の形態１における不揮発性メモリセルおよび周辺回路を示した断面図である。
【図８】本発明の実施の形態１における半導体装置の製造工程を示した断面図である。
【図９】図８に続く半導体装置の製造工程を示した断面図である。
【図１０】図９に続く半導体装置の製造工程を示した断面図である。
【図１１】図１０に続く半導体装置の製造工程を示した断面図である。
【図１２】図１１に続く半導体装置の製造工程を示した断面図である。
【図１３】図１２に続く半導体装置の製造工程を示した断面図である。
【図１４】図１３に続く半導体装置の製造工程を示した断面図である。
【図１５】図１４に続く半導体装置の製造工程を示した断面図である。
【図１６】本発明の実施の形態２における半導体装置の製造工程を示した断面図である。
【図１７】本発明の実施の形態３における半導体装置の製造工程を示した断面図である。
【図１８】本発明の実施の形態５における不揮発性メモリセルおよび周辺回路を示した断面図である。
【図１９】本発明の実施の形態５における半導体装置の製造工程を示した断面図である。
【図２０】図１９に続く半導体装置の製造工程を示した断面図である。
【図２１】図２０に続く半導体装置の製造工程を示した断面図である。
【図２２】図２１に続く半導体装置の製造工程を示した断面図である。
【図２３】図２２に続く半導体装置の製造工程を示した断面図である。
【図２４】図２３に続く半導体装置の製造工程を示した断面図である。
【図２５】図２４に続く半導体装置の製造工程を示した断面図である。
【図２６】本発明の実施の形態６における不揮発性メモリセルおよび周辺回路を示した断面図である。
【図２７】本発明の実施の形態６における半導体装置の製造工程を示した断面図である。
【図２８】図２７に続く半導体装置の製造工程を示した断面図である。
【図２９】図２８に続く半導体装置の製造工程を示した断面図である。
【図３０】図２９に続く半導体装置の製造工程を示した断面図である。
【図３１】図３０に続く半導体装置の製造工程を示した断面図である。
【図３２】図３１に続く半導体装置の製造工程を示した断面図である。
【図３３】ＮＢＴＩによる劣化を説明するための図である。
【符号の説明】
【０２１５】
１  半導体基板
２  素子分離領域
３  ウェルアイソレーション層
４  ｐ型ウェル
５  ゲート絶縁膜（第１絶縁膜）
６  電荷蓄積層
７  絶縁膜
８  ゲート電極（第１導電体層）
８ａ  ポリシリコン膜
９  キャップ絶縁膜
９ａ  酸化シリコン膜
１０  ｐ型ウェル
１１  ｎ型ウェル
１２  ゲート絶縁膜（第２絶縁膜）
１３  ゲート絶縁膜
１４  ポリシリコン膜
１５  キャップ絶縁膜
１６  ゲート電極（第２導電体層）
１７  ゲート電極
１８  ゲート電極
２０  窒素導入領域
２１  低濃度ｎ型不純物拡散領域（第１不純物領域）
２２  低濃度ｎ型不純物拡散領域（第１不純物領域）
２３  低濃度ｎ型不純物拡散領域（第１不純物領域）
２４  低濃度ｎ型不純物拡散領域
２５  低濃度ｎ型不純物拡散領域
２６  低濃度ｐ型不純物拡散領域
２７  低濃度ｐ型不純物拡散領域
２８  サイドウォール（第３絶縁膜）
２９  高濃度ｎ型不純物拡散領域（第２不純物領域）
３０  高濃度ｎ型不純物拡散領域（第２不純物領域）
３１  高濃度ｎ型不純物拡散領域（第２不純物領域）
３２  高濃度ｎ型不純物拡散領域
３３  高濃度ｎ型不純物拡散領域
３４  高濃度ｐ型不純物拡散領域
３５  高濃度ｐ型不純物拡散領域
３６  コバルトシリサイド膜
３７  窒化シリコン膜
３８  酸化シリコン膜
３９  コンタクトホール
４０ａ  チタン／窒化チタン膜
４０ｂ  タングステン膜
４１  プラグ
４２ａ  チタン／窒化チタン膜
４２ｂ  アルミニウム膜
４２ｃ  チタン／窒化チタン膜
４３  配線
５０  半導体基板
５１  素子分離領域
５２  第１埋め込み層
５３  第２埋め込み層
５４  ｐ型ウェル
５５  ｎ型ウェル
５６  ゲート絶縁膜（第１絶縁膜）
５７  電荷蓄積層
５８  絶縁膜
５９  第１ゲート電極（第１導電体層）
６０  キャップ絶縁膜
６１  窒素導入領域
６２  低濃度ｎ型不純物拡散領域（第１不純物領域）
６３  低濃度ｎ型不純物拡散領域（第１不純物領域）
６４  サイドウォール（第３絶縁膜）
６５  ゲート絶縁膜（第２絶縁膜）
６６  ゲート絶縁膜
６７  ポリシリコン膜
６８  キャップ絶縁膜
６９  第２ゲート電極（第２導電体層）
７１  ゲート電極
７３  ゲート電極
７５  窒素導入領域
７６  低濃度ｎ型不純物拡散領域（第１不純物領域）
７７  低濃度ｎ型不純物拡散領域
７８  低濃度ｎ型不純物拡散領域
７９  低濃度ｐ型不純物拡散領域
８０  低濃度ｐ型不純物拡散領域
８１  サイドウォール
８２  高濃度ｎ型不純物拡散領域（第２不純物領域）
８３  高濃度ｎ型不純物拡散領域（第２不純物領域）
８４  高濃度ｎ型不純物拡散領域（第２不純物領域）
８５  高濃度ｎ型不純物拡散領域
８６  高濃度ｎ型不純物拡散領域
８７  高濃度ｐ型不純物拡散領域
８８  高濃度ｐ型不純物拡散領域
８９  コバルトシリサイド膜
９０  窒化シリコン膜
９１  酸化シリコン膜
９２  コンタクトホール
９３ａ  チタン／窒化チタン膜
９３ｂ  タングステン膜
９４  プラグ
９５ａ  チタン／窒化チタン膜
９５ｂ  アルミニウム膜
９５ｃ  チタン／窒化チタン膜
９６  配線
１００  半導体基板
１０１  素子分離領域
１０２  埋め込み層
１０３  ｐ型ウェル
１０４  ｎ型ウェル
１０５  ゲート絶縁膜（第２絶縁膜）
１０６  ゲート絶縁膜
１０７  ポリシリコン膜
１０８  キャップ絶縁膜
１０９  第２ゲート電極（第２導電体層）
１１０  窒素導入領域
１１１  低濃度ｎ型不純物拡散領域（第１不純物領域）
１１２  低濃度ｎ型不純物拡散領域（第１不純物領域）
１１３  ゲート絶縁膜（第１絶縁膜）
１１４  電荷蓄積層
１１５  絶縁膜
１１６  第１ゲート電極（第１導電体層）
１１６ａ  ポリシリコン膜
１１７  ｎ型不純物拡散領域
１１８  ｎ型不純物拡散領域
１１９  ｎ型不純物拡散領域
１２０  キャップ絶縁膜
１２１  ゲート電極
１２２  ゲート電極
１２３  窒素導入領域
１２４  低濃度ｎ型不純物拡散領域
１２５  低濃度ｎ型不純物拡散領域
１２６  低濃度ｐ型不純物拡散領域
１２７  低濃度ｐ型不純物拡散領域
１２８  高濃度ｎ型不純物拡散領域（第２不純物領域）
１２９  高濃度ｎ型不純物拡散領域（第２不純物領域）
１３０  高濃度ｎ型不純物拡散領域（第２不純物領域）
１３１  高濃度ｎ型不純物拡散領域
１３２  高濃度ｎ型不純物拡散領域
１３３  高濃度ｐ型不純物拡散領域
１３４  高濃度ｐ型不純物拡散領域
１３５  コバルトシリサイド膜
１３５ａ  サイドウォール（第３絶縁膜）
１３６  窒化シリコン膜
１３７  酸化シリコン膜
１３８  コンタクトホール
１３９ａ  チタン／窒化チタン膜
１３９ｂ  タングステン膜
１４０  プラグ
１４１ａ  チタン／窒化チタン膜
１４１ｂ  アルミニウム膜
１４１ｃ  チタン／窒化チタン膜
１４２  配線
Ｑ1  ＭＯＮＯＳ型トランジスタ
Ｑ2  ＭＩＳ型トランジスタ
Ｑ3  ＭＩＳ型トランジスタ
Ｑ4  ＭＩＳ型トランジスタ
Ｑ5  ＭＩＳ型トランジスタ
Ｑ6  ＭＩＳ型トランジスタ
Ｑ7  ＭＩＳ型トランジスタ
Ｑ8  ＭＩＳ型トランジスタ
Ｃ1  不揮発性メモリセル
Ｃ2  不揮発性メモリセル
Ｃ3  不揮発性メモリセル
Ｃ4  不揮発性メモリセル
【図１】
2005116582.tif 000003
【図２】
2005116582.tif 000004
【図３】
2005116582.tif 000005
【図４】
2005116582.tif 000006
【図５】
2005116582.tif 000007
【図６】
2005116582.tif 000008
【図７】
2005116582.tif 000009
【図８】
2005116582.tif 000010
【図９】
2005116582.tif 000011
【図１０】
2005116582.tif 000012
【図１１】
2005116582.tif 000013
【図１２】
2005116582.tif 000014
【図１３】
2005116582.tif 000015
【図１４】
2005116582.tif 000016
【図１５】
2005116582.tif 000017
【図１６】
2005116582.tif 000018
【図１７】
2005116582.tif 000019
【図１８】
2005116582.tif 000020
【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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