(57)【要約】【課題】  メインデータを安全にローディングするためのメモリシステムおよびメインデータローディング方法を提供する。【解決手段】  本発明によるメモリシステムはメインメモリ、基準データ貯蔵装置、およびコントローラを含む。メインメモリはメインデータおよびダミーデータを貯蔵する。基準データ貯蔵装置はダミーデータと同一な基準データを貯蔵する。そしてコントローラはパワーアップ時、メインメモリからダミーデータにアクセスし、メインメモリからアクセスされたダミーデータが基準データ貯蔵装置に貯蔵された基準データと一致する時、メインメモリからメインデータをアクセスする。本発明によれば、パワーアップ時にメインデータを安全にアクセスすることができる。【選択図】  図２
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【特許請求の範囲】
【請求項１】
メインデータおよびダミーデータを貯蔵するメインメモリと、
前記ダミーデータと同一の基準データを貯蔵する第１貯蔵装置と、
パワーアップ時、前記メインメモリからダミーデータにアクセスし、前記メインメモリからアクセスされたダミーデータが前記第１貯蔵装置に貯蔵された基準データと一致する時、前記メインデータを第２貯蔵装置にロードするコントローラとを含むことを特徴とするメモリシステム。
【請求項２】
前記メインデータはブートコードを含むことを特徴とする請求項１に記載のメモリシステム。
【請求項３】
前記ダミーデータと前記基準データは前記メインメモリと前記第１貯蔵にあらかじめ貯蔵されているコードであることを特徴とする請求項１に記載のメモリシステム。
【請求項４】
前記メインメモリは不揮発性メモリであることを特徴とする請求項１に記載のメモリシステム。
【請求項５】
前記ダミーデータは前記メインメモリのＯＴＰブロックにあらかじめ貯蔵されていることを特徴とする請求項４に記載のメモリシステム。
【請求項６】
前記メインメモリはフラッシュメモリであることを特徴とする請求項１に記載のメモリシステム。
【請求項７】
前記第１貯蔵装置はレジスタであり、前記第２貯蔵装置はＲＡＭであることを特徴とする請求項１に記載のメモリシステム。
【請求項８】
前記第１貯蔵装置は前記コントローラに内蔵されることを特徴とする請求項１に記載のメモリシステム。
【請求項９】
前記コントローラと前記メインメモリは単一チップに内蔵されることを特徴とする請求項１に記載のメモリシステム。
【請求項１０】
前記メモリシステムはメモリカードであることを特徴とする請求項１に記載のメモリシステム。
【請求項１１】
ブートコードとダミーデータとを貯蔵しているメモリと、
前記ダミーデータと同一な基準データを貯蔵しているレジスタを有するコントローラとを含み、
前記コントローラはパワーアップ時、前記メモリからダミーデータにアクセスし、前記アクセスされたダミーデータと前記レジスタに貯蔵された基準データとを比べ、これらが一致する時、前記ブートコードをブートＲＡＭにロードすることを特徴とするメモリシステム。
【請求項１２】
電源電圧が印加される時、所定の時間の間、前記ダミーデータにアクセスすることを遅延する遅延回路をさらに含むことを特徴とする請求項１１に記載のメモリシステム。
【請求項１３】
前記遅延回路は発振器であることを特徴とする請求項１１に記載のメモリシステム。
【請求項１４】
前記所定の時間は１００μＳ〜２００μＳであることを特徴とする請求項１２に記載のメモリシステム。
【請求項１５】
前記メモリは不揮発性メモリであることを特徴とする請求項１１に記載のメモリシステム。
【請求項１６】
前記ダミーデータは前記不揮発性メモリのＯＴＰブロックに貯蔵されていることを特徴とする請求項１５に記載のメモリシステム。
【請求項１７】
前記メモリはフラッシュメモリであることを特徴とする請求項１７に記載のメモリシステム。
【請求項１８】
前記フラッシュメモリはＮＡＮＤフラッシュメモリであることを特徴とする請求項１７に記載のメモリシステム。
【請求項１９】
前記メモリシステムは単一チップに集積されることを特徴とする請求項１１に記載のメモリシステム。
【請求項２０】
メインメモリにメインデータとダミーデータとを貯蔵する段階と、
第１貯蔵装置に前記ダミーデータと同一の基準データを貯蔵する段階と、
パワーアップ信号が印加される時、前記メインメモリから前記ダミーデータにアクセスする段階と、
前記メインメモリからアクセスされたダミーデータと前記第１貯蔵装置に貯蔵された基準データとを比べる段階と、
前記第１貯蔵装置に貯蔵された基準データが前記メインメモリからアクセスされたダミーデータと一致する時、前記メインデータを第２貯蔵装置にロードする段階とを含むことを特徴とするデータローディング方法。
【請求項２１】
前記第１貯蔵装置はレジスタであり、前記第２貯蔵装置はＲＡＭであることを特徴とする請求項２０に記載のデータローディング方法
【請求項２２】
前記メインメモリは不揮発性メモリであることを特徴とする請求項２０に記載のデータローディング方法
【請求項２３】
前記ダミーデータは前記メインメモリのＯＴＰブロックに貯蔵されていることを特徴とする請求項２２に記載のデータローディング方法
【請求項２４】
前記メインメモリはＮＡＮＤフラッシュメモリであることを特徴とする請求項２０に記載のデータローディング方法
【請求項２５】
前記メインデータはブートコードを含むことを特徴とする請求項２０に記載のデータローディング方法
【請求項２６】
前記メインデータと前記ダミーデータは前記メインメモリにあらかじめ貯蔵され、前記基準データは前記第１貯蔵装置にあらかじめ貯蔵され、前記パワーアップ信号は電源電圧が印加される時発生されることを特徴とする請求項２０に記載のデータローディング方法
【請求項２７】
前記メインメモリからアクセスされたダミーデータが前記第１貯蔵装置に貯蔵された基準データと一致しなければ、前記メインメモリから前記ダミーデータを再アクセスする段階をさらに含むことを特徴とする請求項２０に記載のデータローディング方法
【請求項２８】
メインメモリにブートコードとダミーデータとを貯蔵する段階と、
レジスタに前記ダミーデータと同一の基準データを貯蔵する段階と、
電源電圧が印加される時、前記メインメモリからダミーデータにアクセスする段階と、
前記メインメモリからアクセスされたダミーデータと前記レジスタに貯蔵された基準データを比べる段階と、
前記レジスタに貯蔵された基準データが前記メインメモリからアクセスされたダミーデータと一致すれば、前記ブートコードをブートＲＡＭにロードし、一致しなければ、前記アクセス段階と前記比較段階とを繰り返す段階とを含むことを特徴とするブーティング方法。
【請求項２９】
前記ブートＲＡＭにロードされたブートコードを使用してブーティング動作を実行する段階をさらに含むことを特徴とする請求項２８に記載のブーティング方法。
【請求項３０】
電源電圧が印加される時、前記メインメモリからダミーデータをアクセスすることを１００μＳ〜２００μＳの間遅延させることを特徴とする請求項２８に記載のブーティング方法。
【請求項３１】
前記メインメモリは不揮発性メモリであることを特徴とする請求項２８に記載のブーティング方法。
【請求項３２】
前記ダミーデータは前記不揮発性メモリのＯＴＰブロックに貯蔵されることを特徴とする請求項３１に記載のブーティング方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はメモリシステムに係わり、さらに詳細にはパワーアップ時に安定的にメインデータ（例えば、ブートコード）をローディングするためのメモリシステムおよびメインデータローディング方法に関する。
【背景技術】
【０００２】
半導体メモリ装置は、一般的にＤＲＡＭ、ＳＲＡＭなどのような揮発性メモリ装置と 、ＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、ＦＲＡＭなどのような不揮発性メモリ装置に分類される。揮発性メモリ装置は電源が遮断される時、貯蔵されたデータを失ってしまうが、不揮発性メモリ装置は電源が遮断されても貯蔵されたデータを保存する。したがって、不揮発性メモリ装置（特に、フラッシュメモリ装置）は電源供給が遮断される可能性が高い様々な応用分野（例えば、コンピュータシステムなど）で記録貯蔵媒体として広く使用されている。また、フラッシュメモリ装置は高いプログラミング速度、低い電極消費などの長所を有するので、コンピュータシステムなどでＢＩＯＳ（Ｂａｓｉｃ Ｉｎｐｕｔ／Ｏｕｔｐｕｔ Ｓｙｓｔｅｍ）、ブートコード（Ｂｏｏｔ ｃｏｄｅ）などの貯蔵媒体として使用されている。
【０００３】
フラッシュメモリ装置は、ＢＩＯＳコードデータ、ブートコード、またはパスワード（Ｐａｓｓｗｏｒｄ）のような特定情報を貯蔵するためのブートブロックを具備する。ブートブロックはシステムが電源オンとなるとき、ホストによって最も先にアクセスされる領域である。このようなブートブロックの消去およびプログラム動作は普通のデータブロックに比べてよく実行される。システムに電源電圧Ｖｃｃが印加される時、ホストはシステムの初期化に必要なブートコードをアクセスする。
【０００４】
しかし、電源電圧Ｖｃｃがシステムに印加される時、電源電圧は普通数百μｓｅｃにかけてフルスイング（ｆｕｌｌ−ｓｗｉｎｇ）になる。 したがって、電源電圧がフルスイングされる途中、または電源電圧Ｖｃｃの最小マージン（ｍａｒｇｉｎ）以下でブートコードがフラッシュメモリから読み出される可能性がある。この際、ブートコードの読み出し動作に必要な電圧が供給されなくて、ブーティング動作にエラーが発生することがある。システムの初期化に必要なブートコードに障害が発生されれば、システムの自体の動作も不可能となる。このような問題点を解決するために、フラッシュメモリ装置の内部に発振器（Ｏｓｃｉｌｌａｔｏｒ）などをおいて一定の時間（例えば、約３００μｓｅｃ）が経過された後に、ブートコードをローディングするようにしている。しかし、システム電源がオンとなるたびに電源電圧のフルスイング時間は可変的であるので、発振器などのような素子をおいても、ブートコードのような重要なデータを安定的にローディングすることができない問題は相変らず存在する。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は上述の問題点を解決するために提案されたことであり、本発明の目的はシステムに電源電圧が印加される時、ブートコードのようなメインデータを安定的にローディングすることができるメモリシステムおよびメインデータローディング方法を提供することにある。
【０００６】
本発明の他の目的はＮＡＮＤフラッシュメモリを含むメモリシステムにおいて、ブーティング動作を安全に実行することができるメモリシステムおよびブーティング方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明によるメモリシステムは、メインメモリ、第１貯蔵装置、およびコントローラを含む。メインメモリはメインデータおよびダミーデータを貯蔵する。基準データ貯蔵装置はダミーデータと同一の基準データを貯蔵する。そしてコントローラはパワーアップ時前記メインメモリからダミーデータにアクセスし、前記メインメモリからアクセスされたダミーデータが前記第１貯蔵装置に貯蔵された基準データと一致する時、前記メインデータを第２貯蔵装置にロードする。
【０００８】
この実施形態において、前記メインデータはブートコードを含む。前記ダミーデータと前記基準データは前記メインメモリと前記第１貯蔵装置にあらかじめロードされた所定のコードである。
【０００９】
この実施形態において、前記メインメモリは不揮発性メモリである。前記ダミーデータは前記メインメモリのＯＴＰブロックにあらかじめ貯蔵される。前記不揮発性メモリはフラッシュメモリである。
【００１０】
この実施形態において、前記第１貯蔵装置はレジスタであり、前記第２貯蔵装置はＲＡＭである。前記第１貯蔵装置は前記コントローラに内蔵される。前記コントローラと前記メインメモリは単一チップに内蔵される。前記メモリシステムはメモリカードである。
【００１１】
本発明によるメモリシステムの他の一面は、ブートコードとダミーデータとを貯蔵しているメモリと、前記ダミーデータと同一の基準データを貯蔵しているレジスタを有するコントローラとを含む。ここで、前記コントローラはパワーアップ時、前記メモリからダミーデータにアクセスし、前記アクセスされたダミーデータと前記レジスタに貯蔵された基準データとを比べ、これらが一致する時、前記ブートコードをブートＲＡＭにロードする。
【００１２】
この実施形態において、前記メモリシステムは電源電圧が印加される時、所定の時間の間前記ダミーデータをアクセスすることを遅延する遅延回路をさらに含む。前記遅延回路は発振器である。前記所定の時間は１００μＳ〜２００μＳである。
【００１３】
この実施形態において、前記メモリは不揮発性メモリである。前記ダミーデータは前記不揮発性メモリのＯＴＰブロックに貯蔵される。前記メモリはフラッシュメモリである。前記フラッシュメモリはＮＡＮＤフラッシュメモリである。
【００１４】
この実施形態において、前記メモリシステムは単一チップに集積される。
【００１５】
本発明によるデータローディング方法は、メインメモリにメインデータとダミーデータとを貯蔵する段階と、第１貯蔵装置に前記ダミーデータと同一の基準データを貯蔵する段階と、パワーアップ信号が印加される時、前記メインメモリから前記ダミーデータにアクセスする段階と、前記メインメモリからアクセスされたダミーデータと前記第１貯蔵に貯蔵された基準データとを比べる段階と、前記第１貯蔵装置に貯蔵された基準データが前記メインメモリからアクセスされたダミーデータと一致する時、前記メインデータを第２貯蔵装置にロードする段階とを含む。
【００１６】
この実施形態において、前記第１貯蔵装置はレジスタであり、前記第２貯蔵装置はＲＡＭである。前記メインメモリは不揮発性メモリである。前記ダミーデータは前記不揮発性メモリのＯＴＰブロックに貯蔵される。前記不揮発性メモリはＮＡＮＤフラッシュメモリである。
【００１７】
この実施形態において、前記メインデータはブートコードを含む。
【００１８】
この実施形態において、前記メインデータと前記ダミーデータは前記メインメモリにあらかじめ貯蔵され、前記基準データは前記第１貯蔵装置にあらかじめ貯蔵され、前記パワーアップ信号は電源電圧が印加される時発生される。
【００１９】
この実施形態において、前記メインメモリからアクセスされたダミーデータが前記第１貯蔵装置に貯蔵された基準データと一致しなければ、前記メインメモリから前記ダミーデータを再アクセスする段階をさらに含む。
【００２０】
本発明によるブーティング方法は、メインメモリにブートコードとダミーデータとを貯蔵する段階と、レジスタに前記ダミーデータと同一の基準データを貯蔵する段階と、電源電圧が印加される時前記メインメモリからダミーデータをアクセスする段階と、前記メインメモリからアクセスされたダミーデータと前記レジスタに貯蔵された基準データとを比べる段階と、前記レジスタに貯蔵された基準データが前記メインメモリからアクセスされたダミーデータと一致すれば、前記ブートコードをブートＲＡＭにロードし、一致しなければ、前記アクセス段階と前記比較段階とを繰り返す段階とを含む。
【００２１】
この実施形態において、前記ブーティング方法は前記ブートＲＡＭにロードされたブートコードを使用してブーティング動作を実行する段階をさらに含む。
【００２２】
この実施形態において、電源電圧が印加される時、前記メインメモリからダミーデータをアクセスすることを１００μＳ〜２００μＳの間遅延させることを特徴とする。
【００２３】
この実施形態において、前記メインメモリは不揮発性メモリである。前記ダミーデータは前記不揮発性メモリのＯＴＰブロックに貯蔵される。
【発明の効果】
【００２４】
本発明によるメモリシステムによると、電源電圧がフルスイングされる前、または電圧が最小マージンに到逹する前に、ブートコードのようなメインデータがローディングされることを防止することができる。これを通じて電源電圧がフルスイングされる時間の変化にかかわらず、メインデータを安全にローディングすることができる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明が属する技術分野で通常の知識を持つ者が本発明の技術的思想を容易に実施することができるだけ詳細に説明するために、本発明の最も望ましい実施形態を添付の図を参照して説明する。
【００２６】
図１は本発明によるメモリシステムの第１実施形態を示すブロック図である。図１を参照すれば、メモリシステム１０がメモリ１００、基準データ貯蔵装置２００、およびコントローラ３００を含む。
【００２７】
前記メモリ１００は前記メモリシステム１０の動作に必須なメインデータを貯蔵するメイン領域１０１を有する。メインデータは例えば、ブートコード、ＢＩＯＳコード、運営体制コードなどを含む。また、前記メモリ１００はテストデータ（以下“ダミーデータ”という）を貯蔵するダミー領域１０２を含む。ダミーデータは前記メモリシステム１０に印加される電源電圧の準備性（ｒｅａｄｉｎｅｓｓ）をテストするのに使用される。前記メモリ１００はＲＯＭ、ＮＯＲフラッシュメモリ、ＮＡＮＤフラッシュメモリなどのような不揮発性メモリを含む。
【００２８】
前記基準データ貯蔵装置２００は前記メモリ１００に貯蔵されたダミーデータと同一の基準データを貯蔵する。前記基準データ貯蔵装置２００はレジスタ、ＲＡＭ、ＲＯＭなどの多様な形態で実現可能となる。前記基準データ貯蔵装置２００はコントローラ３００ 内に含まれることもできる。
【００２９】
前記コントローラ３００は前記メモリシステム１０の動作を制御するプロセッサ（不図示）を含み、前記メモリ１００と前記基準データ貯蔵装置２００からデータを読み出す。
【００３０】
前記メモリシステム１０に電源電圧が印加される時、前記コントローラ３００は前記メモリシステム１０をブーティングするために前記メモリ１００からブートコードのような運営システムコードを読み出す。電源電圧が印加されるか、パワーオンリセット（Ｐｏｗｅｒ−Ｏｎ−Ｒｅｓｅｔ；ＰＯＲ）信号が印加される時、前記コントローラ３００は前記メモリ１００のダミー領域１０２でダミーデータを読み出し、前記基準データ貯蔵装置２００に貯蔵されている基準データと比べる。比較結果、ダミーデータと基準データが一致すれば、前記コントローラ３００は真（ｔｒｕｅ）を出力する。一方、ダミーデータと基準データが一致しなければ、前記コントローラ３００は偽り（ｆａｌｓｅ）を出力する。比較結果、偽り（ｆａｌｓｅ）が出力されれば、前記コントローラ３００はダミーデータを読み出し、基準データと比べる動作を繰り返す。
【００３１】
ここで、真（ｔｒｕｅ）が出力されたことは前記メモリシステム１０に供給される電源電圧がフルスイング状態に到逹したか、少なくとも前記メモリ１００からエラーなしに正確にデータを読み出すことができる適当なレベルの電圧に到逹したことを意味する。この際、前記コントローラ３００は前記メモリ１００のメイン領域１０１に貯蔵されているメインデータをロード（ｌｏａｄ）する。
【００３２】
図２は図１に示したメモリシステムでメインデータをローディングする前までダミーデータを繰り返してローディングする動作を示す概念図である。図１に示したメモリシステムはパワーアップ時からダミーデータと基準データが一致するまでダミーデータを繰り返してローディングする。メインデータのローディング動作はダミーデータと基準データが一致する時から始まる。
【００３３】
ここで、パワーアップとは、メモリシステム１０内に設けられているＰＯＲ（Ｐｏｗｅｒ Ｏｎ Ｒｅｓｅｔ）回路（不図示）などのようなシステム初期化回路でリセット信号が発生された時を意味する。一般的に、メモリシステムは安定した動作のために初期状態で該当のメモリシステムにリセット信号を印加し、このリセット信号が印加された以後から正常な動作を実行するように設計されている。特に、メモリシステムがフィルタまたはフリップフロップなどのような素子を含んでいる場合には初期状態を予測することができないので、メモリシステムをリセットせず、そのまま運用したら、エラーが発生してユーザーが願う動作を実行させにくい。このようなリセット信号は外部から入力させるように別途のピン（ｐｉｎ）を作って電源電圧が印加された後、一定の時間が経った後に発生させることができる。また、ＰＯＲ回路のようなシステム初期化回路をメモリシステムに内蔵して電源が印加される場合、自動にリセット信号を発生させることもできる。
【００３４】
再び、図２を参照すれば、ダミーデータと基準データが一致する時、メインデータのローディング動作が開始される。図２で参照符号１ａ、２ａ、３ａはメインデータのローディングが開始される時点、すなわちダミーデータと基準データが一致する時点を意味する。 図２では、例として電源電圧がフルスイングされる時点１ａで、メインデータがローディングされ始めることを示す。しかし、必ずここに限定されるのではなく、電源電圧がフルスイングされる前の時点３ａ、またはフルスイングされた後の時点２ａでも、ダミーデータと基準データが一致すれば、メインデータをローディングし始める。
【００３５】
図３は図１に示したメモリシステムのメインデータローディング動作を示す順序図である。メモリシステム１０に電源電圧Ｖｃｃが入力され（Ｓ１００）、システム初期化回路（例えば、ＰＯＲ回路）によってメモリシステム１０がパワーアップされれば（Ｓ１１０）、コントローラ３００はダミー領域１０２からダミーデータをローディングする（Ｓ２００）。そしてコントローラ３００はダミーデータと基準データ貯蔵装置２００に貯蔵されている基準データが一致するか否かを調査する（Ｓ３００）。もし、ダミーデータと基準データが一致しなければ、ダミー領域１０２からダミーデータを再ローディングする。ダミーデータが繰り返してローディングされる間に電源電圧はフルスイングに近くなる。電源電圧がフルスイング区間、または最小電源電圧マージン区間に到達されてダミーデータと基準データが一致するようになれば、前記コントローラ３００はメイン領域１０１からメインデータをローディングし始める（Ｓ４００）。
【００３６】
再び、図１を参照すれば、前記メモリシステム１０は電源電圧が印加される時、メインデータを安定的にローディングするためにダミーデータを繰り返してローディングする。 このようにする理由は、電源電圧Ｖｃｃがフルスイングされる前に、より正確には、電源電圧の最小マージンに到逹する前にメインデータがローディングされることを防止するためである。電源電圧がフルスイングされる前にメインデータがローディングされれば、障害が発生される可能性が高いためである。すなわち、重要な情報をもっているメインデータをローディングする以前にダミーデータを繰り返してローディングし、ダミーデータのローディング動作に障害がない時、メインデータをローディングすることによって安定的にメインデータをローディングするためである。
【００３７】
図４は本発明によるメモリシステムの第２実施形態を示すブロック図である。ここで、上述の図１と同一の参照符号は同一の機能を実行する同一の部材を示す。図４を参照すれば、メモリシステム２０は遅延回路４００をさらに含む。前記遅延回路４００はパワーアップ時から一定の時間の間ダミーデータがローディングされる時点を遅延する。前記遅延回路４００は例えば、発振器またはタイマなどによって実現されることができる。発振器またはタイマなどのような遅延回路によって一定の時間の間データローディング動作が開始されることを遅延させることができることは当業者に自明の事実である。
【００３８】
前記遅延回路４００によってパワーアップ時から所定の時間の間自動にローディング動作を遅延させる理由は電源電圧が印加され、フルスイングされるまで普通数百μｓｅｃ程度の時間がかかるためである。すなわち、前記遅延回路４００を通じてローディング動作を遅延させることによって、正常のローディング動作が実行されるのに必要な最小限の電源電圧のマージンを確保するためである。また、ダミーデータの繰り返すローディング動作による時間遅延を防止するためである。
【００３９】
図５は図４に示したメモリシステムがパワーアップされ、一定の時間が遅延された後からメインデータをローディングする前までダミーデータを繰り返してローディングする動作を示す。図６を参照すれば、パワーアップ時から一定の時間（例えば、１００μＳ〜２００μＳ）が遅延された後ダミーデータがローディングされ始める。そしてダミーデータと基準データが一致する時、メインデータのローディング動作が始まる。図５で参照符号１ｂ、２ｂ、３ｂに対しては図２の説明と同様である。
【００４０】
図６は図４に示したメモリシステムのメインデータローディング動作を示す順序図である。前記メモリシステム２０でデータローディング動作の順序および方法は図３で説明したことと同一である。ただ、図６ではパワーアップ段階（Ｓ１１０）とダミーデータローディング段階（Ｓ２００）との間にダミーデータがローディングされる時点を遅延させる段階（Ｓ１２０）がさらに含まれている。
【００４１】
図７は本発明によるメモリシステムの第３実施形態を示すブロック図である。図７に示したメモリシステム３０は電源電圧Ｖｃｃが印加される時、ブートブロック１２１にあるブートコードを安定的にローディングするためのものである。このために、前記メモリシステム３０はＮＡＮＤフラッシュメモリ１１０、レジスタ２１０、メモリコントローラ３１０、ブートＲＡＭ３２０、およびＰＯＲ回路３３０を含む。
【００４２】
前記ＮＡＮＤフラッシュメモリ１１０は複数個のブロックＢｏｏｔ＿Ｂｌｏｃｋ、Ｂｌｏｃｋ１〜Ｂｌｏｃｋｎ、ＯＴＰ＿Ｂｌｏｃｋを有するメモリセルアレイ１２０を含む。前記メモリセルアレイ１２０はブートコードを貯蔵するブートブロック１２１および データを貯蔵するＯＴＰブロック１２２を具備する。
【００４３】
ここで、前記ブートブロックＢｏｏｔ＿Ｂｌｏｃｋ１２１はブーティング動作を実行するためのブートコードを貯蔵している。そしてＯＴＰブロック（Ｏｎｅ−Ｔｉｍｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｂｌｏｃｋ）１２２はブーティング動作時、前記ブートブロック１２１に貯蔵されたブートコードを安定的にローディングするために、ブートコードがローディングする前に、繰り返してローディングされるデータ（以下、ＯＴＰデータという）を貯蔵する。ここで、ＯＴＰブロックはただ一度だけプログラム可能なデータを貯蔵するためのブロックである。情報処理システムが複雑になることによって、ユーザーは使おうとするフラッシュメモリのＩＤ、すなわち、製造社のシリアル番号、製造日、保安が必要なデータなどをフラッシュメモリ内に貯蔵しようとする。このような保安データを貯蔵するための領域がＯＴＰブロックである。ＯＴＰブロックには本来の目的に従って保安データがただ一度だけプログラムされ、一度プログラムされたデータは外部のどんな操作にも安全に保護されることができる。したがって、ＯＴＰブロック１２２に貯蔵されたＯＴＰデータは安全に保全される。
【００４４】
前記レジスタ２１０は前記ＯＴＰブロック１２２に貯蔵されているＯＴＰデータに対応される基準データ（ｒｅｆｅｒｅｎｃｅ ｄａｔａ）を貯蔵する。前記メモリコントローラ３１０はブーティング動作時メモリシステムの諸般の動作を制御する。前記メモリコントローラ３１０は電源電圧Ｖｃｃが印加され、ＰＯＲ回路３３０によって前記メモリシステム３０がパワーアップされた後にブートコードの安定的なローディングのためにブートコードをローディングする前にＯＴＰデータを繰り返してローディングする。そして前記 ＯＴＰデータと前記レジスタ２１０に貯蔵されている基準データを比べる。ＯＴＰデータと基準データが一致すれば、前記メモリコントローラ３１０は前記ブートブロック１２１からブートコードをローディングし、ブートＲＡＭ３２０に伝達する。
【００４５】
前記ブートＲＡＭ３２０は前記ＮＡＮＤフラッシュメモリ１１０から伝達されたブートコードを貯蔵する。ブーティング動作はホストによって前記ブートＲＡＭ３２０に貯蔵されたブートコードをアクセスする動作を通じて行われる。
【００４６】
一方、前記ＮＡＮＤフラッシュメモリ、ブートＲＡＭ、レジスタ、およびメモリコントローラは一つの単一チップに集積されることができる。また、前記ブートＲＡＭ、レジスタ、およびメモリコントローラも一つの単一チップに集積されることができる。
【００４７】
図８は図７に示したメモリシステムのブーティング動作を示す順序図である。メモリシステム３０に電源電圧Ｖｃｃが入力され（Ｓ１００）、ＰＯＲ回路３３０によってシステムがパワーアップされれば（Ｓ１１０）、メモリコントローラ３１０はＯＴＰブロック１２２からＯＴＰデータをローディングする（Ｓ２１０）。そして前記メモリコントローラ３１０はＯＴＰデータとレジスタ２１０に貯蔵されている基準データが一致するか否かを調査する（Ｓ３１０）。もし、ＯＴＰデータと基準データが一致しなければ、ＯＴＰブロック１２２からＯＴＰデータを再ローディングする。ＯＴＰデータが繰り返してローディングされる間に電源電圧はほとんどフルスイングされる。電源電圧がフルスイングされて ＯＴＰデータと基準データが一致するようになれば、前記メモリコントローラ３１０はブートブロック１２１からブートコードをローディングする（Ｓ４１０）。メモリコントローラ３１０にローディングされたブートコードはブートＲＡＭ３２０に伝達される（Ｓ５１０）。そしてホストによってブートＲＡＭ３２０に貯蔵されたブートコートをアクセスしてブーティング動作を実行する（Ｓ６１０）。
【００４８】
図９は本発明によるメモリシステムの第４実施形態を示すブロック図である。ここで、上述の図７と同一の参照符号は同一の機能を実行する同一の部材を示す。図９に示したメモリシステム４０は発振器３４０をさらに含む。前記発振器３４０はパワーアップ時から一定の時間の間（例えば、１００μＳ〜２００μＳ）ＯＴＰデータがローディングされる時点を遅延させる。
【００４９】
一方、図９に示したＮＡＮＤフラッシュメモリ１１０、レジスタ２１０、メモリコントローラ３１０、ブートＲＡＭ３２０、ＰＯＲ回路３３０、発振器３４０は一つの単一チップに集積されることができる。
【００５０】
図１０は図９に示したメモリシステムのブーティング動作を示す順序図である。メモリシステム４０でブートコードをローディングする動作およびホストによるブーティング動作は図８で説明したことと同一である。ただ、図１０ではパワーアップ段階（Ｓ１１０）とＯＴＰデータローディング段階（Ｓ２１０）との間にＯＴＰデータがローディングされる時点を一定の時間の間（例えば、１００μＳ〜２００μＳ）遅延させる段階（Ｓ１２０）がさらに含まれている。
【００５１】
本発明の詳細な説明では具体的な実施形態に関して説明したが、本発明の範囲から逸脱しない限度内で様々な変形が可能であることはもちろんである。したがって、本発明の範囲は上述の実施形態に限って決まるものではなく、特許請求の範囲だけでなく、この発明の特許請求の範囲と均等なものなどによって決められなければならない。
【図面の簡単な説明】
【００５２】
【図１】本発明によるメモリシステムの第１実施形態を示すブロック図である。
【図２】図１に示したメモリシステムでメインデータをローディングする前にダミーデータを繰り返してローディング動作を示す概念図である。
【図３】図１に示したメモリシステムのメインデータローディング動作を示す順序図である。
【図４】本発明によるメモリシステムの第２実施形態を示すブロック図である。
【図５】図４に示したメモリシステムでパワーアップされ、一定の時間が遅延された後からメインデータをローディングする前までダミーデータを繰り返してローディングする動作を示す順序図である。
【図６】図４に示したメモリシステムのメインデータローディング動作を示す順序図である。
【図７】本発明によるメモリシステムの第３実施形態を示すブロック図である。
【図８】図７に示したメモリシステムのブーティング動作を示す順序図である。
【図９】本発明によるメモリシステムの第４実施形態を示すブロック図である。
【図１０】図９に示したメモリシステムのブーティング動作を示す順序図である。
【符号の説明】
【００５３】
１０，２０，３０，４０  メモリシステム
１００  不揮発性メモリ
１１０  ＮＡＮＤフラッシュメモリ
１２０  メモリセルアレイ
１２１  ブートブロック
１２２  ＯＴＰブロック
２００  基準データ貯蔵装置
２１０  レジスタ
３００  コントローラ
３１０  メモリコントローラ
３２０  ブートＲＡＭ
３３０  ＰＯＲ回路
３４０  発振器
４００  遅延回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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