(57)【要約】【課題】  従来のボルテージ・レギュレータでは、負荷抵抗が小さくなって出力電流が増加すると、抵抗２２の両端の電位差がN-chMOSトランジスタ２３の閾値電圧と等しく与えられる動作点において出力電流を制限するので、N-chMOSトランジスタ２３の閾値電圧と抵抗２２の製造ばらつきの影響を受け、出力負荷短絡時出力電流を設定値にコントロールし難いという問題点があった。【解決手段】  出力負荷短絡時出力電流を設定値にコントロールする電流制限回路を備え、前記出力負荷短絡時出力電流を適当に設定することで出力負荷短絡時出力電流のばらつきを抑える。【選択図】  図１
2005327164.tif 000002
【特許請求の範囲】
【請求項１】
少なくともエラー・アンプと出力MOSトランジスタとを含むボルテージ・レギュレータにおいて、出力負荷短絡時出力電流を設定値にコントロールする電流制限回路を具備することを特徴とするボルテージ・レギュレータ。
【請求項２】
前記電流制限回路がコントロールする出力負荷短絡時出力電流の設定値が、可変であることを特徴とする請求項１記載のボルテージ・レギュレータ。
【請求項３】
前記電流制限回路において、第一のトランジスタがバックゲートバイアス電圧が与えられている第２のトランジスタとカレントミラー関係にあることを特徴とする請求項１記載のボルテージ・レギュレータ。
【請求項４】
第１電圧源端子、第２電圧源端子、前記第１電圧源端子に接続する出力ＭＯＳトランジスタ、前記出力ＭＯＳトランジスタに接続する出力端子、前記出力端子と前記第２電圧源端子との間に設けた分圧回路、基準電圧回路からの基準電圧と前記分圧回路からの分圧電圧とを入力するエラー・アンプ、前記第１電圧源端子と前記出力端子との間に設けた電流制限回路からなり、前記エラー・アンプの出力により前記出力ＭＯＳトランジスタが制御されるボルテージ・レギュレータにおいて、
前記電流制限回路は、前記第１電圧源端子と接続し、前記エラー・アンプの出力により制御される第１ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタと前記出力端子との間に設けた電流源回路とを有し、前記第１ＭＯＳトランジスタを流れる電流を検出して、所定の電流に達したときに、前記出力ＭＯＳトランジスタを制御して前記出力端子から出力される電流を制限することを特徴とするボルテージ・レギュレータ。
【請求項５】
前記電流制限回路は、前記第１電圧源端子と接続する抵抗と、前記抵抗と前記出力端子との間に設け、前記第１ＭＯＳトランジスタを流れる電流により制御される第２ＭＯＳトランジスタと、前記第１電圧源端子と前記エラー・アンプの出力との間に設け、前記抵抗を流れる電流により制御される第３ＭＯＳトランジスタとを有することを特徴とする請求項４に記載のボルテージ・レギュレータ。
【請求項６】
前記電流源回路の電流値を設定することにより、前記出力端子と前記第２電圧源端子とが短絡したときに前記出力ＭＯＳトランジスタを流れる電流が制限されることを特徴とする請求項４又は５に記載のボルテージ・レギュレータ。
【請求項７】
前記電流源回路は、前記第１MOSトランジスタと前記出力端子との間に設けた第１トランジスタと、前記第１トランジスタとカレントミラー接続する第２トランジスタと、前記第２トランジスタを流れる電流を設定する定電流回路とを有し、前記第２トランジスタはバックゲートバイアスが印加されていることを特徴とする請求項４乃至６のいずれかに記載のボルテージ・レギュレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ボルテージ・レギュレータ（以下V／Rと記載する）の出力負荷短絡時出力電流（以下Isと記載する）のばらつきを抑えることが可能なV／Rに関する。
【背景技術】
【０００２】
従来のＶ／Ｒとしては、図３の回路図に示されるように、従来のＶ／Ｒは基準電圧回路１０の基準電圧Vref1と、Ｖ／Ｒの出力端子６の電圧（以下出力電圧と記載する）Voutを分圧するブリーダ抵抗１１、１２の接続点の電圧との差電圧を、増幅するエラー・アンプ１３からなるＶ／Ｒ制御回路と出力MOSトランジスタ１４とからなっており、電圧源１５の与える電圧（以下VDD1と記載する）により動作する。エラー・アンプ１３の出力電圧をVer r、ブリーダ抵抗１１、１２の接続点の電圧をVaとすれば、Vref1>Vaならば、Verrは低くなり、逆にVref1<Vaならば、Verrは高くなる。
【０００３】
Verrが低くなると、出力MOSトランジスタ１４はこの場合P-chMOSトランジスタであるので、ゲート・ソース間電圧が大きくなり、出力MOSトランジスタ１４のON抵抗が小さくなり、出力電圧Voutを上昇させるように働き、逆にVerrが高くなると、出力MOSトランジスタ１４のON抵抗を大きくして、出力電圧Voutを低くするように働き、出力電圧Voutを一定値に保つ。
【０００４】
一般にＶ／Ｒの場合、出力電流は出力MOSトランジスタ１４により供給され、従って負荷抵抗が小さく与えられた場合においては、出力電流を供給する出力MOSトランジスタ１４の損失は非常に大きく与えられる。出力MOSトランジスタ１４の損失は自身の発熱を引き起こすため注意が必要となる。特に出力負荷短絡時においては、出力MOSトランジスタ１４のドレイン・ソース間電圧はVDD1として非常に大きく与えられるので、出力MOSトランジスタ１４に関する損失を抑えることが許容損失の観点から必須となることが多く、これを考慮したものとして図４に示すようなＶ／Ｒがまた知られている。
【０００５】
図３と図４との相違は、P-chMOSトランジスタ２１と、抵抗２２と、N-chMOSトランジスタ２３と抵抗２４とからなるインバート回路と、P-chMOSトランジスタ２５とから成る電流制限回路が設けられているところにある。P-chMOSトランジスタ２１は出力MOSトランジスタ１４のドレイン電流、即ち出力電流をモニタする目的で設けられており、P-chMOSトランジスタ２１の(W/L)値は出力MOSトランジスタ１４の(W/L)値に比較して非常に小さい（例えば1００分の１）のが一般的である。出力MOSトランジスタ１４とP-chMOSトランジスタ２１とはカレントミラーの関係にあるため、負荷抵抗が小さく与えられるに伴い、即ち出力電流が増加するに伴い、P-chMOSトランジスタ２１のドレイン電流も増加することになるので、抵抗２２の両端の電位差も大きくなる。抵抗２２の両端の電位差が、N-chMOSトランジスタ２３の閾値電圧にまで達すると、N-chMOSトランジスタ２３はON状態となり、N-chMOSトランジスタ２３と抵抗２４とからなるインバート回路はP-chMOSトランジスタ２５のゲート・ソース間電圧を大きくするように働きONさせ、これにより出力MOSトランジスタ１４のゲート・ソース間電圧は小さくなるよう制御されるので、負帰還の作用により出力電流が制限される。即ち出力電流は、抵抗２２の両端の電位差が、N-chMOSトランジスタ２３の閾値電圧と等しく与えられる動作点において制限されることになる。ここでN-chMOSトランジスタ２３にはバックゲートバイアス電圧が与えられているため、出力電圧が低下するに伴い、N-chMOSトランジスタ２３の閾値電圧は低下するので、出力電流はさらに小さな値として制限されることになる。出力電流と出力電圧との関係は、図５のようなフの字特性を示すことが知られている（例えば、特許文献１参照。）。
【特許文献１】特開平４−１９５６１３号公報（第３頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、図４に示すような従来のＶ／Ｒでは、負荷抵抗が小さく与えられると、即ち出力電流が増加すると、出力電流は抵抗２２の両端の電位差が、N-chMOSトランジスタ２３の閾値電圧と等しく与えられる動作点において制限されることになるので、N-chMOSトランジスタ２３の閾値電圧と抵抗２２の製造ばらつきの影響で、Isにばらつきが発生してしまい、Isを設定値にコントロールし難いという問題点があった。出力MOSトランジスタ１４の損失は自身の発熱を引き起こすため注意が必要であり許容損失を超えることは基本的に許されず、従ってIsはばらつきをのない小さな値であることが望ましい。
【０００７】
そこで、この発明の目的は、従来のこのような問題点を解決するために、Ｖ／ＲのIsを設定値にコントロールする電流制限回路を具備することにより、Isのばらつきを抑えることを目的としている。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明のボルテージ・レギュレータにおいては、少なくともエラー・アンプと出力MOSトランジスタとを含むボルテージ・レギュレータにおいて、出力負荷短絡時出力電流を設定値にコントロールする電流制限回路を具備することを特徴としている。また、前記電流制限回路がコントロールする出力負荷短絡時出力電流の設定値が、可変であることを特徴としている。
【０００９】
より具体的には、第１電圧源端子、第２電圧源端子、前記第１電圧源端子に接続する出力ＭＯＳトランジスタ、前記出力ＭＯＳトランジスタに接続する出力端子、前記出力端子と前記第２電圧源端子との間に設けた分圧回路、基準電圧回路からの基準電圧と前記分圧回路からの分圧電圧とを入力するエラー・アンプ、前記第１電圧源端子と前記出力端子との間に設けた電流制限回路からなり、前記エラー・アンプの出力により前記出力ＭＯＳトランジスタが制御されるボルテージ・レギュレータにおいて、前記電流制限回路は、前記第１電圧源端子と接続し、前記エラー・アンプの出力により制御される第１ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタと前記出力端子との間に設けた電流源回路とを有し、前記第１ＭＯＳトランジスタを流れる電流を検出して、所定の電流に達したときに、前記出力ＭＯＳトランジスタを制御して前記出力端子から出力される電流を制限するようにした。
【００１０】
また、前記電流制限回路は、前記第１電圧源端子と接続する抵抗と、前記抵抗と前記出力端子との間に設け、前記第１ＭＯＳトランジスタを流れる電流により制御される第２ＭＯＳトランジスタと、前記第１電圧源端子と前記エラー・アンプの出力との間に設け、前記抵抗を流れる電流により制御される第３ＭＯＳトランジスタにより構成した。
また、前記電流源回路の電流値を設定することにより、前記出力端子と前記第２電圧源端子とが短絡したときに前記出力ＭＯＳトランジスタを流れる電流が制限されるようにした。
【００１１】
また、前記電流源回路は、前記第１MOSトランジスタと前記出力端子との間に設けた第１トランジスタと、前記第１トランジスタとカレントミラー接続する第２トランジスタと、前記第２トランジスタを流れる電流を設定する定電流回路とを有し、前記第２トランジスタはバックゲートバイアスが印加されるようにした。
【発明の効果】
【００１２】
本発明のボルテージ・レギュレータによれば、出力負荷短絡時出力電流を設定値にコントロールする電流制限回路を設けたことにより、製造ばらつきの影響でIsにばらつきが発生してしまい、Isを設定値にコントロールし難いという問題点を解消する効果がある。しかも、前記電流制限回路がコントロールする出力負荷短絡時出力電流の設定値が、可変であり任意に設定できる。
【発明を実施するための最良の形態】
【００１３】
【実施例】
【００１４】
以下、本発明の実施例を図面を参照して説明する。図１は本発明の実施例を示すＶ／Ｒの基本回路図である。図１と図４との相違は電流制限回路が抵抗２２の代わりに電流源回路１２１によって構成されているところにある。電流源回路１２１の電流値は、出力電圧が低下するに伴いより小さな値として与えられるものとし、また出力電圧が0Vとなったときの電流源回路１２１の電流値は、設定値として与えることが可能であるものとする。また電流源回路１２１は正の電源と負またはGNDの電源を必要とするが、図１においては表記を省略している。
【００１５】
図２は本発明の実施例を示すＶ／Ｒの詳細回路図である。図２の電流源回路１２１は、電流源１２９、互いに他と等しい(W/L)値を有しカレントミラーの関係にある第1のトランジスタであるN-chMOSトランジスタ１２２と第2のトランジスタであるN-chMOSトランジスタ１２３、互いに他と等しい(W/L)値を有しカレントミラーの関係にあるN-chMOSトランジスタ１２６とN-chMOSトランジスタ１２７とN-chMOSトランジスタ１２８、互いに他と等しい(W/L)値を有しカレントミラーの関係にあるP-chMOSトランジスタ１２４とP-chMOSトランジスタ１２５から構成される。
【００１６】
今、負荷抵抗が大きくP-chMOSトランジスタ２１が流そうとするドレイン電流値が、N-chMOSトランジスタ１２２が流そうとするドレイン電流値よりも小さい場合を考える。このときN-chMOSトランジスタ２３はONしないので、電流制限回路は機能しない。即ち電流制限回路による出力電流の制限は行われない。電流源１２９の電流値をI1とすれば、N-chMOSトランジスタ１２６とN-chMOSトランジスタ１２７とN-chMOSトランジスタ１２８とは、互いに他と等しい(W/L)値を有するカレントミラーの関係にあり、P-chMOSトランジスタ１２４とP-chMOSトランジスタ１２５とは、互いに他と等しい(W/L)値を有するカレントミラーの関係にあるので、N-chMOSトランジスタ１２３のドレイン電流値はI1となる。N-chMOSトランジスタ１２２とN-chMOSトランジスタ１２３とは互いに他と等しい(W/L)値を有するカレントミラーの関係にあるが、N-chMOSトランジスタ１２３にはバックゲートバイアス電圧が与えられているため、N-chMOSトランジスタ１２３の閾値電圧は、N-chMOSトランジスタ１２２に比較して大きな値となり、このためN-chMOSトランジスタ１２２が流そうとするドレイン電流値はI1よりも大きな値となる。
【００１７】
次に、負荷抵抗が小さくP- chMOSトランジスタ２１が流そうとするドレイン電流値が、N-chMOSトランジスタ１２２が流そうとするドレイン電流値と等しくなる場合を考えれば、このときN-chMOSトランジスタ２３はONするので、従来と同様の動作原理により電流制限回路は機能する。即ち出力電流は、P-chMOSトランジスタ２１が流そうとするドレイン電流値が、N-chMOSトランジスタ１２２が流そうとするドレイン電流値と等しく与えられる動作点において制限されることになる。ここでN-chMOSトランジスタ１２３にはバックゲートバイアス電圧が与えられているため、出力電圧が低下するに伴い、N-chMOSトランジスタ１２３の閾値電圧は低下するので、N-chMOSトランジスタ１２２が流そうとするドレイン電流値はより小さくなり、従って出力電流はさらに小さな値として制限されることになりフの字特性を示す。
【００１８】
出力電圧が0Vとなったときには、バックゲートバイアス電圧に関する条件は、N-chMOSトランジスタ１２２とN-chMOSトランジスタ１２３との両者で等しいので、N-chMOSトランジスタ１２２が流そうとするドレイン電流値は、N-chMOSトランジスタ１２３のドレイン電流値であるI1と等しくなりこれは電流源１２９の電流値I1に他ならない。
【００１９】
出力電流は、P-chMOSトランジスタ２１が流そうとするドレイン電流値が、N-chMOSトランジスタ１２２が流そうとするドレイン電流値と等しく与えられる動作点において制限され、出力電圧が0VとなったときにはN-chMOSトランジスタ１２２が流そうとするドレイン電流値は電流源１２９の電流値I1により決定されるので、例えばトランジスタと抵抗から構成する電流源１２９の電流値I1を抵抗トリミング等の手段で適当な値に設定することでIsを設定値にコントロールすることが可能となり、N-chMOSトランジスタ２３の閾値電圧と抵抗２２の製造ばらつきの影響で、Isにばらつきが発生してしまい、Isを設定値にコントロールし難いという問題点を解消することが可能である。
【００２０】
なお、このときN-chMOSトランジスタ１２６はドレイン・ソース間電圧が0であることから、N-chMOSトランジスタ１２６のドレイン電流値は0となり、従ってN-chMOSトランジスタ１２３のドレイン電流は、出力電流としてＶ／Ｒの出力端子６から外部へと流れ出ることになる。
【００２１】
以上の説明では、電流源１２９の電流値I1を適当な値に設定するとして説明したが、必要に応じて電流値I1を変化させることで、電流制限回路がコントロールする出力負荷短絡時出力電流の設定値が可変であり任意に設定できることは明らかである。
【００２２】
また以上の説明では、電流源回路１２１は図２のような構成として説明したが、同様の機能を有することが可能なその他の構成でも同様な効果が得られることは明らかである。
【図面の簡単な説明】
【００２３】
【図１】本発明の実施例を示すボルテージ・レギュレータの回路説明図である。
【図２】本発明の実施例を示すボルテージ・レギュレータの回路説明図である。
【図３】従来のボルテージ・レギュレータの回路説明図である。
【図４】従来のボルテージ・レギュレータの回路説明図である。
【図５】従来のボルテージ・レギュレータの出力電圧と出力電流の関係説明図である。
【符号の説明】
【００２４】
１４                                        出力MOSトランジスタ
１０                                        基準電圧回路
１２１                                      電流源回路
１１,１２                                   ブリーダ抵抗
１３                                        エラー・アンプ
１２９                                      定電流回路
６                                          ボルテージ・レギュレータの出力端子
１５                                        電圧源
２３,１２２,１２３,１２６,１２７,１２８       N-chMOSトランジスタ
２１,２５,１２４,１２５,１２９                P-chMOSトランジスタ
２２,２４                                    抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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