(57)【要約】【課題】  定電流書き込み型の不揮発性記憶装置において、ビット線で発生する電圧を適切に模擬し、ディスターブテストの評価の信頼性を向上する。【解決手段】  複数のビット線１７、複数のワード線１８、ダミーワード線１８Ｄ、複数のメモリセル１５、複数のダミーセル１５Ｄ、電流源６を具備する不揮発性記憶装置を用いる。ビット線１７はＹ方向に、ワード線１８はＸ方向に、ダミーワード線１８ＤはＸ方向に各々延伸する。メモリセル１５はビット線１７とワード線１８との交点に対応して設けられる。ダミーセル１５Ｄはビット線１７とダミーワード線１８Ｄとの交点に対応して設けられる。両セルとも、定電流で書き込まれる不揮発性半導体記憶素子である。電流源６は、両セル及びビット線１７に定電流を供給する。ビット線１７でのディスターブテストの際、ダミーセル１５Ｄに定電流書き込みを行い、ビット線１７に発生する電圧を模擬する。【選択図】      図２
2005276345.tif 000002
【特許請求の範囲】
【請求項１】
第１方向に延伸する複数のビット線と、
前記第１方向と実質的に垂直な第２方向に延伸する複数のワード線と、
前記第２方向に延伸する第１ダミーワード線と、
前記複数のビット線と前記複数のワード線とが交差する位置のそれぞれに対応して設けられ、実質的に一定である定電流で書き込まれる不揮発性半導体記憶素子である複数のメモリセルと、
前記複数のビット線と前記第１ダミーワード線とが交差する位置のそれぞれに対応して設けられ、前記定電流で書き込まれる不揮発性半導体記憶素子である複数の第１ダミーセルと、
前記メモリセル又は前記第１ダミーセル、及び、対応する前記ビット線に前記定電流を供給可能な電流源と
を具備し、
前記複数のビット線のうちから選択される選択ビット線に関するディスターブテストの際、前記選択ビット線に対応する前記第１ダミーセルを選択して、当該第１ダミーセルに前記定電流を流してデータの書き込みを行い、前記メモリセルへのデータの書き込みのときに前記選択ビット線に発生する電圧としての書き込みビット線電圧を模擬する
不揮発性記憶装置。
【請求項２】
請求項１に記載の不揮発性記憶装置において、
前記ディスターブテストの際、前記第１ダミーワード線を活性化するダミー用デコーダを更に具備する
不揮発性記憶装置。
【請求項３】
請求項１又は２に記載の不揮発性記憶装置において、
前記第１ダミーワード線は、前記複数のワード線のうちの一つである
不揮発性記憶装置。
【請求項４】
請求項１乃至３のいずれか一項に記載の不揮発性記憶装置において、
前記第２方向に延伸する第２ダミーワード線と、
前記複数のビット線と前記第２ダミーワード線とが交差する位置のそれぞれに対応して設けられ、前規定電流でデータを書き込まれる不揮発性半導体記憶素子である複数の第２ダミーセルと
を備え、
前記電流源は、更に、前記第２ダミーセルに前記定電流を供給可能であり、
前記選択ビット線に関するディスターブテストの際、前記選択ビット線に対応する前記第２ダミーセルを選択して、当該第２ダミーセルに前記定電流を流してデータの書き込みを行い、前記書き込みビット線電圧を模擬する
不揮発性記憶装置。
【請求項５】
請求項４に記載の不揮発性記憶装置において、
前記第２ダミーワード線は、前記複数のワード線のうちの一つである
不揮発性記憶装置。
【請求項６】
不揮発性記憶装置の検証方法であって、
前記不揮発性記憶装置は、
第１方向に延伸する複数のビット線と、
前記第１方向と実質的に垂直な第２方向に延伸する複数のワード線と、
前記第２方向に延伸する第１ダミーワード線と、
前記複数のビット線と前記複数のワード線とが交差する位置のそれぞれに対応して設けられ、実質的に一定である定電流でデータを書き込まれる不揮発性半導体記憶素子である複数のメモリセルと、
前記複数のビット線と前記第１ダミーワード線とが交差する位置のそれぞれに対応して設けられ、前規定電流でデータを書き込まれる不揮発性半導体記憶素子である複数の第１ダミーセルと、
前記メモリセル又は前記第１ダミーセル、及び対応する前記ビット線に前記定電流を流す電流源と
を備え、
（ａ）前記第１ダミーワード線を選択するステップと、
（ｂ）前記複数のビット線のうちから選択ビット線を選択するステップと、
（ｃ）前記第１ダミーワード線と前記選択ビット線とで選択される選択第１ダミーセルと前記選択ビット線とに前記定電流を流してデータの書き込みを行うステップと、
（ｄ）前記複数のメモリセルのうち前記選択ビット線に対応するものに書き込みが行われていないか否かを判定するステップと
を具備し、
前記（ｃ）ステップにおいて前記選択ビット線に発生する電圧は、前記選択ビット線に対応する前記複数のメモリセルのうちの一つへ書き込みを行うときに前記選択ビット線に発生する電圧としての書き込みビット線電圧を模擬する
不揮発性記憶装置の検証方法。
【請求項７】
請求項１に記載の不揮発性記憶装置の検証方法において、
前記第１ダミーワード線は、前記複数のワード線のうちの一つである
不揮発性記憶装置の検証方法。
【請求項８】
請求項６又は７に記載の不揮発性記憶装置の検証方法において、
前記不揮発性記憶装置は更に、
前記第２方向に延伸する第２ダミーワード線と、
前記複数のビット線と前記第２ダミーワード線とが交差する位置のそれぞれに対応して設けられ、前規定電流でデータを書き込まれる不揮発性半導体記憶素子である複数の第２ダミーセルと
を備え、
前記電流源は、更に、前記第２ダミーセルに前記定電流を流し、
（ｅ）前記第１ダミーワード線とは異なる第２ダミーワード線を選択するステップと、
（ｇ）前記第２ダミーワード線と前記選択ビット線とで選択される選択第２ダミーセルと前記選択ビット線とに前記定電流を流してデータの書き込みを行うステップと、
（ｈ）前記複数のメモリセルのうち前記選択ビット線に対応するものにに書き込みが行われていないか否かを判定するステップと
を更に具備し、
前記（ｈ）ステップにおいて前記選択ビット線に発生する電圧は、前記書き込みビット線電圧を模擬する
不揮発性記憶装置の検証方法。
【請求項９】
請求項８に記載の不揮発性記憶装置の検証方法において、
前記第２ダミーワード線は、前記複数のワード線のうちの一つである
不揮発性記憶装置の検証方法。
【請求項１０】
不揮発性記憶装置の検証方法を実行するためのプログラムであって、
前記不揮発性記憶装置は、
第１方向に延伸する複数のビット線と、
前記第１方向と実質的に垂直な第２方向に延伸する複数のワード線と、
前記第２方向に延伸する第１ダミーワード線と、
前記複数のビット線と前記複数のワード線とが交差する位置のそれぞれに対応して設けられ、実質的に一定である定電流でデータを書き込まれる不揮発性半導体記憶素子である複数のメモリセルと、
前記複数のビット線と前記第１ダミーワード線とが交差する位置のそれぞれに対応して設けられ、前規定電流でデータを書き込まれる不揮発性半導体記憶素子である複数の第１ダミーセルと、
前記メモリセル又は前記第１ダミーセル、及び対応する前記ビット線に前記定電流を流す電流源と
を備え、
（ａ）前記第１ダミーワード線を選択するステップと、
（ｂ）前記複数のビット線のうちから選択ビット線を選択するステップと、
（ｃ）前記第１ダミーワード線と前記選択ビット線とで選択される選択第１ダミーセルと前記選択ビット線とに前記定電流を流してデータの書き込みを行うステップと、
（ｄ）前記複数のメモリセルのうち前記選択ビット線に対応するものに書き込みが行われていないか否かを判定するステップと
を具備し、
前記（ｃ）ステップにおいて前記選択ビット線に発生する電圧は、前記選択ビット線に対応する前記複数のメモリセルのうちの一つへ書き込みを行うときに前記選択ビット線に発生する電圧としての書き込みビット線電圧を模擬する方法を
コンピュータに実行させるためのプログラム。
【請求項１１】
請求項１０に記載のプログラムにおいて、
前記第１ダミーワード線は、前記複数のワード線のうちの一つである
プログラム。
【請求項１２】
請求項１０又は１１に記載のプログラムにおいて、
前記不揮発性記憶装置は更に、
前記第２方向に延伸する第２ダミーワード線と、
前記複数のビット線と前記第２ダミーワード線とが交差する位置のそれぞれに対応して設けられ、前規定電流でデータを書き込まれる不揮発性半導体記憶素子である複数の第２ダミーセルと
を備え、
前記電流源は、更に、前記第２ダミーセルに前記定電流を流し、
（ｅ）前記第１ダミーワード線とは異なる第２ダミーワード線を選択するステップと、
（ｇ）前記第２ダミーワード線と前記選択ビット線とで選択される選択第２ダミーセルと前記選択ビット線とに前記定電流を流してデータの書き込みを行うステップと、
（ｈ）前記複数のメモリセルのうち前記選択ビット線に対応するものにに書き込みが行われていないか否かを判定するステップと
を更に具備し、
前記（ｈ）ステップにおいて前記選択ビット線に発生する電圧は、前記書き込みビット線電圧を模擬する
プログラム。
【請求項１３】
請求項１２に記載のプログラムにおいて、
前記第２ダミーワード線は、前記複数のワード線のうちの一つである
プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性記憶装置及び不揮発性記憶装置の検証方法に関し、特にメモリセルの検証をより適切に実行可能な不揮発性記憶装置及び不揮発性記憶装置の検証方法に関する。
【背景技術】
【０００２】
一度記憶された情報は電源を切っても、消去や書き込みをしない限りそのデータが消えないという不揮発性の特性を有する不揮発性メモリ又はフラッシュメモリ（以下、単に「メモリセル」という）が知られている。メモリセルは、製造時にディスターブテストを実施される。ディスターブテストは、あるメモリセルにデータを書き込んだとき、そのメモリセルと同一のビット線上に並んだ複数のメモリセルに誤書き込みが成されているか否かを調べる。
【０００３】
ディスターブテストについて更に説明する。
図１は、従来の不揮発性記憶装置の構成の一部を示す回路図である。不揮発性記憶装置は、電流源回路１０６、電流源回路１０７（スイッチ１２４を含む）、スイッチ１２１、外部電圧端子１２２、メモリセル１１５、複数のビット線１１７（図中１本のみ記載）、複数のワード線１１８（図中１本のみ記載）、複数のソース線１１９（図中１本のみ記載）を備える。
【０００４】
ビット線１１７は、Ｙ（第１）方向に延伸する。ワード線１１８は、Ｙ方向（第１）と実質的に垂直なＸ方向（第２）に延伸する。実質的とは、誤差の範囲内での意味である（以下同じ）。ソース線１１９は、Ｘ方向に延伸する。
【０００５】
メモリセル１１５は、複数のビット線１１７と複数のワード線１１８とが交差する位置のそれぞれに対応して設けられている。予め設定された定電流をソース−ドレイン間に流し、その際に発生するチャネルホットエレクトロンで書き込まれる不揮発性半導体記憶素子である。不揮発性半導体記憶素子は、スプリットゲート型不揮発性メモリに例示される。コントロールゲートをワード線１１８に、ソースをソース線１１９に、ドレインをビット線１１７にそれぞれ接続している。
【０００６】
電流源回路１０６は、メモリセル１１５及び対応するビット線１１７に実質的に一定である定電流を供給可能である。外部電圧端子１２２は、スイッチ１２１を介してビット線１１７に所定の電圧を印加する。電流源回路１０７は、スイッチ１２４を介してビット線１１７に電流を供給する。
【０００７】
このメモリセル１１５へのデータの書き込み動作は、以下のようにして行う。
まず、複数のビット線１１７から選択ビット線１１７ｓを、複数のワード線１１８から選択ワード線１１８ｓを、複数のソース線から選択ソース線１１９ｓをそれそれ選択する。この選択ビット線１１７ｓ及び選択ワード線１１８ｓにより、複数のメモリセルから選択セル１１５ｓが選択される。次に、選択ソース線１１９ｓに電圧ＶＳＷ（ソース電圧）を、選択ワード線１１８ｓに電圧ＶＷＷ（ゲート電圧）をそれぞれ印加し、電流源回路１０６により選択ソース線１１９ｓ−選択セル１１５ｓのソース−選択セル１１５ｓのドレイン−選択ビット線１１７ｓの経路で予め設定された定電流を流す。このとき、選択ビット線の電圧ＶＢＷ（ドレイン電圧）は、ＶＷＷ−Ｖｔｈとなる。ただし、Ｖｔｈは、選択メモリセル１１５ｓの閾値電圧である。このとき、選択メモリセル１１５ｓに定電流が流れて発生するチャネルホットエレクトロンがフローティングゲートに注入されることにより、選択メモリセル１１５ｓにデータが書き込まれる。
【０００８】
このメモリセル１１５へのディスターブテストは、以下のようにして行う。
まず、複数のビット線１１７を一括して選択ビット線１１７ｓとして選択する（図では、一つのビット線１１７のみを表示）。ただし、一つのビット線１１７を選択してもよい。次に、スイッチ１２１をオンして外部電圧端子１２２から選択ビット線１１７ｓに所定の外部電圧を印加する。ここで、所定の電圧は、上述のデータの書き込み動作時に、選択ビット線１１７ｓにおいて発生する電圧ＶＢＷ＝ＶＷＷ−Ｖｔｈを模擬する電圧であり、予め実験やシミュレーションで決定している。この所定の電圧を選択ビット線１１７ｓに印加することにより、あたかも、ある選択セル１１５ｓにデータが書き込まれたかのような状況を、選択ビット線１１７ｓ及びそれに沿って並ぶメモリセル１１５に対して設定することができる。その後、選択ビット線１１７ｓに沿って並ぶメモリセル１１５に対して、データの読み出しを行い、書き込みディスターブが発生しているか否かを検証する。
【０００９】
なお、このメモリセル１１５へのデータの読み出しは、以下のようにして行う。
まず、複数のビット線１１７から選択ビット線１１７ｓを、複数のワード線１１８から選択ワード線１１８ｓをそれぞれ選択する。複数のソース線１１９は、０Ｖに固定され選択されない。この選択ビット線１１７ｓ及び選択ワード線１１８ｓにより、複数のメモリセルから選択セル１１５ｓが選択される。次に、選択ワード線１１８に電圧ＶＷＲ（ゲート電圧）を、選択ビット線１１７ｓに電圧ＶＢＲ（ドレイン電圧）をそれぞれ印加する。センスアンプ（図示されず）により、選択ビット線１１７ｓ−選択セル１１５ｓのドレイン−選択セル１１５ｓのソース−対応するソース線１１９（０Ｖ）の経路で流れる電流の大きさをセンスする。このとき、フローティングゲートに蓄積されている電荷（格納されたデータ）により電流の大きさが変動するので、データを読み出すことができる。
【００１０】
上記のメモリセル１１５において書き込み動作を行うとき、閾値電圧Ｖｔｈが小さい場合、メモリセル１１５のドレイン電圧（＝ビット線１１７の電圧ＶＢＷ＝ＶＷＷ−Ｖｔｈ）は大きくなる。その場合、メモリセル１１５のソース電圧（＝ソース線１１９の電圧ＶＳＲ：固定値）とドレイン電圧との差は小さくなり、チャネルホットエレクトロンが発生し難くなる。その結果、データは書き込み難くなる。すなわち、適切に閾値電圧Ｖｔｈを小さいくすれば誤書き込みをし難くなるが、小さくしすぎると正常な書き込みもし難くなる。
【００１１】
一方、閾値電圧Ｖｔｈが大きい場合、メモリセル１１５のドレイン電圧は小さくなる。その場合、メモリセル１１５のソース電圧とドレイン電圧との差は大きくなり、チャネルホットエレクトロンが発生し易くなる。その結果、データは書き込み易くなる。すなわち、閾値電圧Ｖｔｈを大きくすると誤書き込みし易くなるが、適切に大きくすれば正常な書き込みがし易くなる。
【００１２】
従って、誤書き込みが起こり難く正常な書き込みがし易い閾値電圧Ｖｔｈになるようにメモリセル１１５が設計され、製造されている。ただし、メモリセル１１５の製造ばらつきにより、閾値電圧Ｖｔｈの値は必ずしも一定の値や所望の値になるとは限らない。それにより、ビット線の電圧ＶＢＷ＝ＶＷＭＷ−Ｖｔｈも必ずしも一定の値や所望の値になるとは限らない。
【００１３】
このような状況において、上記のディスターブテストを行うと、予め設定された外部電圧で上記のビット線１１７の電圧を模擬しているので、必ずしも実際の書き込み動作で選択ビット線１１７ｓにおいて発生する電圧ＶＢＷ＝ＶＷＭＷ−Ｖｔｈを模擬しているとは限らない。上述のように、ビット線の電圧ＶＢＷの大きさによって、メモリセル１１５に誤書き込みがし易くなったり、逆に、し難くなったりする。すなわち、外部電圧の大きさが小さく誤書き込みがし易くなると、本来ディスターブテストで合格とすべきメモリセルまで不合格になってしまう。逆に、外部電圧の大きさが大きく誤書き込みがし難くなると、不合格とすべきメモリセルまで合格にしてしまう。
【００１４】
ディスターブテストにおいて、実際の書き込み動作で選択ビット線において発生する電圧を適切に模擬することが可能な技術が望まれる。大きな設計変更や大きなコスト増加を伴うことなく、ディスターブテストにおいて、実際の書き込み動作で発生する電圧を適切に模擬できる技術が求められる。ディスターブテストの評価の信頼性を向上する技術が望まれる。
【００１５】
関連する技術として、特開平２−３１０９００号公報に不揮発性記憶装置の技術が開示されている。この不揮発性記憶装置は、メモリアレイと、ダミーワード線とを備える。メモリアレイは、ワード線とデータ線との交点にコントロールゲートとフローティングゲートとを有する不揮発性半導体記憶素子がマトリックス上に配置されてなる。ダミーワード線は、上記データ線との交点に上記同様な不揮発性半導体記憶素子が設けられている。データ線のディスターブテストモードのとき、上記ダミーワード線に設けられた不揮発性記憶素子に対して書き込み動作を行うようにしたことを特徴とする。
【００１６】
この不揮発性半導体記憶素子は、各端子に所定の定電圧を印加して駆動する。そして、ディスターブテストでは、ダミーセルに対応するデータ線（ビット線）に高電圧をかけ、ダミーセルに対応するワード線を選択状態にして書き込み動作を行わせる。その目的は、ディスターブテストにより不揮発性半導体記憶素子にダメージを与えず、もって不揮発性記憶装置の信頼性を向上することと記載されている。
【００１７】
すなわち、この不揮発性半導体記憶素子は、各端子の電圧は一定であり、定電流では駆動しているわけではない。また、ディスターブテストでは、高電圧を印加しているのであって、所定の範囲の電圧を印加する必要があるわけではない。そして、ディスターブテストの信頼性に関しては問題にしていない。
【００１８】
関連する技術として、特開平２−１０８３００号公報に不揮発性記憶装置の技術が開示されている。この不揮発性記憶装置は、メモリアレイと、スイッチ回路と、Ｘデコーダ回路と、ダミー回路とを備えるてなることを特徴とする。ただし、メモリアレイは、コントロールゲートとフローティングゲートとを有する不揮発性半導体記憶素子がマトリックス上に配置されてなる。スイッチ回路は、外部端子から供給された信号又はその組み合わせに従って上記不揮発性半導体記憶素子のドレインが結合された複数のデータ線に書き込み用高電圧を供給する。Ｘデコーダ回路は、上記スイッチ回路により複数のデータ線に書き込み高電圧が供給される動作モードのとき、上記不揮発性半導体記憶素子のコントロールゲートが結合された前ワード線を非選択状態とする機能を持つ。ダミー回路は、上記動作モードのとき書き込み状態にされたダミー不揮発性記憶素子により上記複数のデータ線に与えられる高電圧を形成する。
【００１９】
【特許文献１】特開平２−３１０９００号公報
【特許文献２】特開平２−１０８３００号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
従って、本発明の目的は、ディスターブテストにおいて、実際の書き込み動作で選択ビット線において発生する電圧を適切に模擬することが可能な不揮発性記憶装置及び不揮発性記憶装置の検証方法を提供することにある。
【００２１】
また、本発明の他の目的は、大きな設計変更や大きなコスト上昇を伴うことなく、ディスターブテストにおいて、実際の書き込み動作で発生する電圧を適切に模擬できる不揮発性記憶装置及び不揮発性記憶装置の検証方法を提供することにある。
【００２２】
本発明の更に他の目的は、ディスターブテストの評価の信頼性を向上する不揮発性記憶装置及び不揮発性記憶装置の検証方法を提供することにある。
【課題を解決するための手段】
【００２３】
以下に、発明を実施するための最良の形態で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、特許請求の範囲の記載と発明を実施するための最良の形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
【００２４】
従って、上記課題を解決するために、本発明の不揮発性記憶装置は、複数のビット線（１７）と、複数のワード線（１８）と、第１ダミーワード線（１８Ｄ、１８Ｄ１）と、複数のメモリセル（１５）と、複数の第１ダミーセル（１５Ｄ、１５Ｄ１）と、電流源（６）とを具備する。複数のビット線（１７）は、第１方向（Ｙ）に延伸する。複数のワード線（１８）は、第１方向（Ｙ）と実質的に垂直な第２方向（Ｘ）に延伸する。第１ダミーワード線（１８Ｄ、１８Ｄ１）は、第２方向に延伸する。複数のメモリセル（１５）は、複数のビット線（１７）と複数のワード線（１８）とが交差する位置のそれぞれに対応して設けられ、実質的に一定である定電流で書き込まれる不揮発性半導体記憶素子である。複数の第１ダミーセル（１５Ｄ、１５Ｄ１）は、複数のビット線（１７）と第１ダミーワード線（１８Ｄ、１８Ｄ１）とが交差する位置のそれぞれに対応して設けられ、その定電流で書き込まれる不揮発性半導体記憶素子である。電流源（６）は、メモリセル（１５）又は第１ダミーセル（１５Ｄ、１５Ｄ１）、及び、対応するビット線（１７）にその定電流を供給可能である。複数のビット線（１７）のうちから選択される選択ビット線（１７ｓ）に関するディスターブテストの際、選択ビット線（１７ｓ）に対応する第１ダミーセル（１５Ｄ、１５Ｄ１）を選択して、当該第１ダミーセル（１５Ｄ、１５Ｄ１）にその定電流を流してデータの書き込みを行う。そして、メモリセル（１５）へのデータの書き込みのときに選択ビット線（１７ｓ）に発生する電圧としての書き込みビット線電圧を模擬する。
本発明では、実際の書き込みに伴いビット線に発生する電圧をディスターブテストに用いているので、外部印加電圧を用いたときに比較して、ディスターブテストの評価の信頼性を向上することができる。
【００２５】
上記の不揮発性記憶装置において、そのディスターブテストの際、第１ダミーワード線（１８、１８Ｄ１）を活性化するダミー用デコーダ（２０）を更に具備する。
本発明において、ダミーセル（１５Ｄ）専用のダミー用デコーダ（２０）を用いることで、ダミーセルの動作を独立に制御することができる。
【００２６】
上記の不揮発性記憶装置において、第１ダミーワード線（１８、１８Ｄ１）は、複数のワード線（１８）のうちの一つである。
本発明では、既存のワード線（１８）及びメモリセル（１５）を第１ダミーワード線及び第１ダミーセルとして用いるので、設計の大幅な変更が無く、低コストで実施することができる。
【００２７】
上記の不揮発性記憶装置において、第２ダミーワード線（１８Ｄ、１８Ｄ２）と、複数の第２ダミーセル（１５Ｄ、１５Ｄ２）とを備える。第２ダミーワード線（１８Ｄ、１８Ｄ２）は、第２方向に延伸する。複数の第２ダミーセル（１５Ｄ、１５Ｄ２）は、複数のビット線（１７）と第２ダミーワード線（１８Ｄ、１８Ｄ２）とが交差する位置のそれぞれに対応して設けられ、前規定電流でデータを書き込まれる不揮発性半導体記憶素子である。電流源（６）は、更に、第２ダミーセル（１５Ｄ、１５Ｄ２）にその定電流を供給可能である。選択ビット線（１７ｓ）に関するディスターブテストの際、選択ビット線（１７ｓ）に対応する第２ダミーセル（１５Ｄ、１５Ｄ２）を選択して、当該第２ダミーセル（１５Ｄ、１５Ｄ２）にその定電流を流してデータの書き込みを行い、その書き込みビット線電圧を模擬する。
本発明では、複数のダミーセル（１５Ｄ１、１５Ｄ２）をディスターブテストに用いているので、外部印加電圧を用いたときに比較して、ディスターブテストの評価の信頼性をより向上することができる。
【００２８】
上記の不揮発性記憶装置において、第２ダミーワード線（１８Ｄ、１８Ｄ２）は、複数のワード線（１８）のうちの一つである。
本発明では、既存のワード線（１８）及びメモリセル（１５）を第２ダミーワード線及び第２ダミーセルとして用いるので、設計の大幅な変更が無く、低コストで実施することができる。
【００２９】
上記課題を解決するために本発明の不揮発性記憶装置の検証方法は、（ａ）第１ダミーワード線（１８Ｄ、１８Ｄ１）を選択するステップと、（ｂ）複数のビット線（１７）のうちから選択ビット線（１７ｓ）を選択するステップと、（ｃ）第１ダミーワード線（１８Ｄ、１８Ｄ１）と選択ビット線（１７ｓ）とで選択される選択第１ダミーセル（１５Ｄｓ、１５Ｄ１ｓ）と選択ビット線（１７ｓ）とにその定電流を流してデータの書き込みを行うステップと、（ｄ）複数のメモリセル（１５）のうち選択ビット線（１７ｓ）に対応するものに書き込みが行われていないか否かを判定するステップとを具備する。（ｃ）ステップにおいて選択ビット線（１７ｓ）に発生する電圧は、選択ビット線（１７ｓ）に対応する複数のメモリセル（１５）のうちの一つへ書き込みを行うときに選択ビット線（１７ｓ）に発生する電圧としての書き込みビット線電圧を模擬する。
ここで、不揮発性記憶装置は、複数のビット線（１７）と、複数のワード線（１８）と、第１ダミーワード線（１８Ｄ、１８Ｄ１）と、複数のメモリセル（１５）と、複数の第１ダミーセル（１５Ｄ、１５Ｄ１）と、電流源（６）とを備える。複数のビット線（１７）は、第１方向（Ｙ）に延伸する。複数のワード線（１８）は、第１方向（Ｙ）と実質的に垂直な第２方向（Ｘ）に延伸する。第１ダミーワード線（１８Ｄ、１８Ｄ１）は、第２方向に延伸する。複数のメモリセル（１５）は、複数のビット線（１７）と複数のワード線（１８）とが交差する位置のそれぞれに対応して設けられ、実質的に一定である定電流でデータを書き込まれる不揮発性半導体記憶素子である。複数の第１ダミーセル（１５Ｄ、１５Ｄ１）は、複数のビット線（１７）と第１ダミーワード線（１８Ｄ、１８Ｄ１）とが交差する位置のそれぞれに対応して設けられ、前規定電流でデータを書き込まれる不揮発性半導体記憶素子である。電流源（６）は、メモリセル（１５）又は第１ダミーセル（１５Ｄ、１５Ｄ１）、及び対応するビット線（１７）にその定電流を流す。
【００３０】
上記の不揮発性記憶装置の検証方法において、第１ダミーワード線（１８Ｄ、１８Ｄ１）は、複数のワード線（１８）のうちの一つである。
【００３１】
上記の不揮発性記憶装置の検証方法において、（ｅ）第１ダミーワード線（１８Ｄ１）とは異なる第２ダミーワード線（１８Ｄ、１８Ｄ２）を選択するステップと、（ｇ）第２ダミーワード線（１８Ｄ、１８Ｄ２）と選択ビット線（１７ｓ）とで選択される選択第２ダミーセル（１５Ｄｓ、１５Ｄ２ｓ）と選択ビット線（１７ｓ）とにその定電流を流してデータの書き込みを行うステップと、（ｈ）複数のメモリセル（１５）のうち選択ビット線（１７ｓ）に対応するものにに書き込みが行われていないか否かを判定するステップとを更に具備する。（ｈ）ステップにおいて選択ビット線（１７ｓ）に発生する電圧は、その書き込みビット線電圧を模擬する。
ここで、不揮発性記憶装置は更に、第２方向に延伸する第２ダミーワード線（１８Ｄ、１８Ｄ２）と、複数のビット線（１７）と第２ダミーワード線（１８Ｄ、１８Ｄ２）とが交差する位置のそれぞれに対応して設けられ、前規定電流でデータを書き込まれる不揮発性半導体記憶素子である複数の第２ダミーセル（１５Ｄ、１５Ｄ２）とを備える。電流源（６）は、更に、第２ダミーセル（１５Ｄ、１５Ｄ２）にその定電流を流す。
【００３２】
上記の不揮発性記憶装置の検証方法において、第２ダミーワード線（１８Ｄ、１８Ｄ２）は、複数のワード線（１８）のうちの一つである。
【００３３】
上記課題を解決するために本発明の不揮発性記憶装置の検証方法をコンピュータに実行させるためのプログラムは、（ａ）第１ダミーワード線（１８Ｄ、１８Ｄ１）を選択するステップと、（ｂ）複数のビット線（１７）のうちから選択ビット線（１７ｓ）を選択するステップと、（ｃ）第１ダミーワード線（１８Ｄ、１８Ｄ１）と選択ビット線（１７ｓ）とで選択される選択第１ダミーセル（１５Ｄｓ、１５Ｄ１ｓ）と選択ビット線（１７ｓ）とにその定電流を流してデータの書き込みを行うステップと、（ｄ）複数のメモリセル（１５）のうち選択ビット線（１７ｓ）に対応するものに書き込みが行われていないか否かを判定するステップとを具備する。（ｃ）ステップにおいて選択ビット線（１７ｓ）に発生する電圧は、選択ビット線（１７ｓ）に対応する複数のメモリセル（１５）のうちの一つへ書き込みを行うときに選択ビット線（１７ｓ）に発生する電圧としての書き込みビット線電圧を模擬する。
ここで、不揮発性記憶装置は、複数のビット線（１７）と、複数のワード線（１８）と、第１ダミーワード線（１８Ｄ、１８Ｄ１）と、複数のメモリセル（１５）と、複数の第１ダミーセル（１５Ｄ、１５Ｄ１）と、電流源（６）とを備える。複数のビット線（１７）は、第１方向（Ｙ）に延伸する。複数のワード線（１８）は、第１方向（Ｙ）と実質的に垂直な第２方向（Ｘ）に延伸する。第１ダミーワード線（１８Ｄ、１８Ｄ１）は、第２方向に延伸する。複数のメモリセル（１５）は、複数のビット線（１７）と複数のワード線（１８）とが交差する位置のそれぞれに対応して設けられ、実質的に一定である定電流でデータを書き込まれる不揮発性半導体記憶素子である。複数の第１ダミーセル（１５Ｄ、１５Ｄ１）は、複数のビット線（１７）と第１ダミーワード線（１８Ｄ、１８Ｄ１）とが交差する位置のそれぞれに対応して設けられ、前規定電流でデータを書き込まれる不揮発性半導体記憶素子である。電流源（６）は、メモリセル（１５）又は第１ダミーセル（１５Ｄ、１５Ｄ１）、及び対応するビット線（１７）にその定電流を流す。
【００３４】
上記のプログラムにおいて、第１ダミーワード線（１８Ｄ、１８Ｄ１）は、複数のワード線（１８）のうちの一つである。
【００３５】
上記のプログラムにおいて、（ｅ）第１ダミーワード線（１８Ｄ１）とは異なる第２ダミーワード線（１８Ｄ、１８Ｄ２）を選択するステップと、（ｇ）第２ダミーワード線（１８Ｄ、１８Ｄ２）と選択ビット線（１７ｓ）とで選択される選択第２ダミーセル（１５Ｄｓ、１５Ｄ２ｓ）と選択ビット線（１７ｓ）とにその定電流を流してデータの書き込みを行うステップと、（ｈ）複数のメモリセル（１５）のうち選択ビット線（１７ｓ）に対応するものにに書き込みが行われていないか否かを判定するステップとを更に具備する。（ｈ）ステップにおいて選択ビット線（１７ｓ）に発生する電圧は、その書き込みビット線電圧を模擬する。
ここで、不揮発性記憶装置は更に、第２方向に延伸する第２ダミーワード線（１８Ｄ、１８Ｄ２）と、複数のビット線（１７）と第２ダミーワード線（１８Ｄ、１８Ｄ２）とが交差する位置のそれぞれに対応して設けられ、前規定電流でデータを書き込まれる不揮発性半導体記憶素子である複数の第２ダミーセル（１５Ｄ、１５Ｄ２）とを備える。電流源（６）は、更に、第２ダミーセル（１５Ｄ、１５Ｄ２）にその定電流を流す。
【００３６】
上記のプログラムにおいて、第２ダミーワード線（１８Ｄ、１８Ｄ２）は、複数のワード線（１８）のうちの一つである。
【発明の効果】
【００３７】
本発明により、ディスターブテストにおいて、実際の書き込み動作で選択ビット線において発生する電圧を適切に模擬し、ディスターブテストの評価の信頼性を向上することができる。
【発明を実施するための最良の形態】
【００３８】
以下、本発明の不揮発性記憶装置及び不揮発性記憶装置の検証方法の実施の形態に関して、添付図面を参照して説明する。
【００３９】
（第１の実施の形態）
本発明の不揮発性記憶装置及び不揮発性記憶装置の検証方法の第１の実施の形態に関して、添付図面を参照して説明する。
図２は、本発明の不揮発性記憶装置の第１の実施の形態における構成を示す回路ブロック図である。不揮発性記憶装置１は、第１Ｘデコーダ２、ダミー第１デコーダ２０、第２Ｘデコーダ３、ダミー第２デコーダ２３、Ｙデコーダ４、Ｙセレクタ５、複数のビット線１７（図中、２本のみ記載）、複数のワード線１８（図中、１本のみ記載）、複数のソース線１９（図中、１本のみ記載）、ダミーワード線１８Ｄ、ダミーソース線１９Ｄ、複数のメモリセル１５（図中、２個のみ記載）、複数のダミーセル１５Ｄ（図中、２個のみ記載）、電流源回路６、電流源回路７、電圧源回路８、電圧源回路９、制御回路１０、センスアンプ１１、スイッチ２１、外部電圧端子２２を具備する。メモリアレイ１２は、複数のメモリセル１５、複数のダミーセル１５Ｄを備える。
【００４０】
ビット線１７は、Ｙ（第１）方向に延伸する。一端をＹセレクタ５に、他端を電流源回路７にそれぞれ接続されている。ワード線１８は、Ｙ方向（第１）と実質的に垂直なＸ方向（第２）に延伸する。実質的とは、誤差の範囲内での意味である（以下同じ）。一端を第１Ｘデコーダ２に接続されている。ソース線１９は、Ｘ方向に延伸する。一端を第２Ｘデコーダ３に接続されている。
【００４１】
ダミーワード線１８Ｄは、Ｘ方向に延伸する。一端を第１Ｘデコーダ２に含まれるダミー第１デコーダ２０に接続されている。ダミーソース線１９Ｄは、Ｘ方向に延伸する。一端を第２Ｘデコーダ３に含まれるダミー第２デコーダ２３に接続されている。
【００４２】
メモリセル１５は、複数のビット線１７と複数のワード線１８とが交差する位置のそれぞれに対応して設けられている。予め設定された定電流をドレイン−ソース間に流し、その際に発生するチャネルホットエレクトロンがフローティングゲートへ注入されることでデータが書き込まれる不揮発性半導体記憶素子である。不揮発性半導体記憶素子は、スプリットゲート型不揮発性メモリに例示される。コントロールゲートをワード線１８に、ソースをソース線１１９に、ドレインをビット線１７にそれぞれ接続している。
【００４３】
ダミーセル１５Ｄは、複数のビット線１７とダミーワード線１８Ｄとが交差する位置のそれぞれに対応して設けられている。その構成及び動作は、メモリセル１５と同じである。そして、メモリセル１５と同一のプロセスで作成される。従って、その特性は、製造上のばらつきを含めて、他のメモリセル１５と同じである。コントロールゲートをダミーワード線１８Ｄに、ソースをダミーソース線１９Ｄに、ドレインをビット線１７にそれぞれ接続している。
【００４４】
第１Ｘデコーダ２は、制御回路１０からの制御信号に基づいて、複数のワード線１８から一つのワード線１８を選択ワード線１８ｓとして選択する（活性化する）。第２Ｘデコーダ３は、制御回路１０からの制御信号に基づいて、複数のソース線１９から一つのソース線１９を選択ソース線１９ｓとして選択する（活性化する）。又は、複数のソース線１９を一括して選択する。Ｙデコーダ４は、制御回路１０からの制御信号に基づいて、制御信号に含まれるアドレス信号をデコードしてＹセレクタ５に出力する。Ｙセレクタ５は、制御回路１０からの制御信号及びＹデコーダ４からのアドレス信号に基づいて、複数のビット線１７から一つのビット線１７を選択ビット線１７ｓとして選択する（活性化する）。又は、複数のビット線１７を一括して選択する。
【００４５】
選択ビット線１７ｓと選択ワード線１８ｓと（選択ソース線１９ｓと）で複数のメモリセル１５から一つのメモリセル１５が選択セル１５ｓとして選択される。なお、複数のビット線１７が一括して選択された場合、選択ワード線１８ｓ上のメモリセル１５が選択セル１５ｓとして選択される。
【００４６】
ダミー第１デコーダ２０は、制御回路１０からの制御信号に基づいて、ダミーワード線１８Ｄを選択する（活性化する）。ダミー第２デコーダ２４は、制御回路１０からの制御信号に基づいて、ダミーソース線１９Ｄを選択する（活性化する）。
【００４７】
選択ビット線１７ｓとダミーワード線１８Ｄと（ダミーソース線１９Ｄ）とで複数のダミーセル１５Ｄから一つのダミーセル１５Ｄが選択ダミーセル１５Ｄｓとして選択される。なお、複数のビット線１７が一括して選択された場合、ダミーワード線１８Ｄ上のダミーセル１５Ｄが選択ダミーセル１５Ｄｓとして選択される。
【００４８】
電流源回路６は、制御回路１０からの制御信号に基づいて、Ｙセレクタ５を介して、ビット線１７−メモリセル１５−ソース線１９、及び、ビット線１７−ダミーセル１５Ｄ−ダミーソース線１９Ｄの経路に実質的に一定である定電流を供給可能である。電流源回路７は、制御回路１０からの制御信号に基づいて、ビット線１７に所定の電流を供給可能である。
【００４９】
電圧源回路８は、制御回路１０からの制御信号に基づいて、第１Ｘデコーダ２を介してワード線１８に、及び、ダミー第１デコーダ２０を介してダミーワード線１８Ｄに、それぞれ所定の電圧を印加可能である。電圧源回路９は、制御回路１０からの制御信号に基づいて、第２Ｘデコーダ３を介してソース線１９に、及び、ダミー第２デコーダ２３を介してダミーソース線１９Ｄに、それぞれ所定の電圧を印加可能である。
【００５０】
センスアンプ１１は、読み出し動作時に、選択セル１５ｓや選択ダミーセル１５Ｄｓに流れる電流の大きさに基づいて、選択セル１５ｓや選択ダミーセル１５Ｄｓに格納されたデータを読み出す。
【００５１】
外部電圧端子２２は、外部からビット線１７へ電圧を印加するための端子である。外部電圧端子２２と内部との接続は、スイッチ２１で行われる。
【００５２】
制御回路１０は、第１Ｘデコーダ２、ダミー第１デコーダ２０、第２Ｘデコーダ３、ダミー第２デコーダ２３、Ｙデコーダ４、Ｙセレクタ５、電流源回路６、電流源回路７、電圧源回路８、電圧源回路９、センスアンプ１１、スイッチ２１の動作を制御する。制御回路１０は、ＣＰＵに例示される。制御回路１０の制御により、書き込み動作、読み出し動作、消去動作及びディスターブテストが行われる。制御回路１０の制御は、所定のプログラムに従って行っても良い。そのようなプログラムは、ＲＯＭのような記憶装置（図示されず）に格納されている。
【００５３】
次に、不揮発性記憶装置１における書き込み動作及び読み出し動作について、以下に説明する。
【００５４】
図２を参照して、メモリセル１５へのデータの書き込み動作は、以下のようにして行う。
まず、第１Ｘデコーダ２により、複数のワード線１８から選択ワード線１８ｓが選択される。第２Ｘデコーダ３により、複数のソース線から選択ソース線１９ｓが選択される。Ｙセレクタ５により、複数のビット線１７から選択ビット線１７ｓが選択される。この選択ビット線１７ｓ及び選択ワード線１８ｓにより複数のメモリセルから選択セル１５ｓが選択される。
【００５５】
次に、電圧電源回路９により、選択ソース線１９に電圧ＶＳＷ（ソース電圧、例示：７．５Ｖ）が印加される。電圧電源回路８により、選択ワード線１８ｓに電圧ＶＷＷ（ゲート電圧、例示：１．５Ｖ）が印加される。電流源回路６により、選択ソース線１９ｓ−選択セル１５ｓのソース−選択セル１５ｓのドレイン−選択ビット線１７ｓの経路で予め設定された定電流が流される。このとき、選択ビット線の電圧ＶＢＷ（ドレイン電圧）は、ＶＷＷ−Ｖｔｈとなる。ただし、Ｖｔｈは、選択メモリセル１５ｓの閾値電圧である。このとき、選択メモリセル１５ｓに定電流が流れて発生するチャネルホットエレクトロンがフローティングゲートに注入されることにより、選択メモリセル１５ｓにデータが書き込まれる。
【００５６】
なお、非選択のソース線１９、ワード線１８及びビット線１７については、上記例示の電圧の場合、それぞれフローティング状態、０Ｖ、３．２Ｖに設定される。
【００５７】
図２を参照して、このメモリセル１５へのデータの読み出し動作は、以下のようにして行う。
まず、第１Ｘデコーダ２により、複数のワード線１８から選択ワード線１８ｓが選択される。Ｙセレクタ５により、複数のビット線１７から選択ビット線１７ｓが選択される。複数のソース線は、全て０Ｖに固定され選択されない。この選択ビット線１７ｓ及び選択ワード線１８ｓにより、複数のメモリセルから選択セル１５ｓが選択される。
【００５８】
次に、電圧源回路８により選択ワード線１８ｓに電圧ＶＷＲ（ゲート電圧、例示：２．５Ｖ）が印加される。電圧源回路７により選択ビット線１７ｓに電圧ＶＢＲ（ドレイン電圧、例示：０．５Ｖ）が印加される。そして、センスアンプ１１により、選択ビット線１７ｓ−選択セル１５ｓのドレイン−選択セル１５ｓのソース−選択ソース線１９ｓの経路で流れる電流の大きさをセンスする。このとき、フローティングゲートに蓄積されている電荷（格納されたデータ）により電流の大きさが変動するので、データを読み出すことができる。
【００５９】
なお、非選択のワード線１８及びビット線１７については、上記例示の電圧の場合、それぞれ０Ｖ、０Ｖに設定される。
【００６０】
図２を参照して、メモリセル１５へのデータの消去動作は、以下のようにして行う。
まず、第１Ｘデコーダ２により、複数のワード線１８から選択ワード線１８ｓが選択される。複数のソース線１９及び複数のビット線１７は、全て０Ｖに固定され選択されない。これにより、この選択ワード線１８ｓ上の全てのメモリセル１５が選択セル１５ｓとして選択される。
【００６１】
次に、電圧源回路８により選択ワード線１８ｓに電圧ＶＷＲ（ゲート電圧、例示：１２Ｖ）が印加される。それにより、ＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネリングによってフローティングゲートから電子が取り出されて、データを消去することができる。
【００６２】
次に、ディスターブテストについて、図面を参照して説明する。図３は、本発明の不揮発性記憶装置の検証方法の第１の実施の形態を示すフロー図である。
【００６３】
（１）ステップＳ０１
ダミー第１デコーダ２０により、ダミーワード線１８Ｄが選択される。ダミー第２デコーダ２３により、ダミーソース線１９Ｄが選択される。Ｙセレクタ５により、複数のビット線１７から選択ビット線１７ｓが選択される。この選択ビット線１７ｓ及びダミーワード線１８Ｄにより複数のダミーセル１５Ｄから選択ダミーセル１５Ｄｓが選択される。
【００６４】
（２）ステップＳ０２
電圧電源回路９により、ダミーソース線１９Ｄに電圧ＶＳＤＷ（ソース電圧、例示：７．５Ｖ）が印加される。電圧電源回路８により、ダミーワード線１８Ｄに電圧ＶＷＤＷ（ゲート電圧、例示：１．５Ｖ）が印加される。電流源回路６により、ダミーソース線１９Ｄ−選択ダミーセル１５Ｄｓのソース−選択ダミーセル１５Ｄｓのドレイン−選択ビット線１７Ｄｓの経路で予め設定された定電流が流される。このとき、選択ビット線１７ｓの電圧ＶＢＤＷ（ドレイン電圧）は、ＶＷＤＷ−Ｖｔｈとなる。ただし、Ｖｔｈは、選択ダミーセル１５Ｄｓの閾値電圧である。このとき、選択ダミーセル１５Ｄｓに定電流が流れて発生するチャネルホットエレクトロンがフローティングゲートに注入されることにより、選択ダミーセル１５Ｄｓにデータが書き込まれる。
【００６５】
なお、非選択のソース線１９、ワード線１８及びビット線１７については、上記例示の電圧の場合、それぞれ０Ｖ、０Ｖ、３．２Ｖに設定される。
【００６６】
（３）ステップＳ０３
第１Ｘデコーダ２により、複数のワード線１８から選択ワード線１８ｓが選択される。複数のソース線は、全て０Ｖに固定され選択されない。選択ビット線１７ｓは、ステップＳ０１で既に選択されている。この選択ビット線１７ｓ及び選択ワード線１８ｓにより、複数のメモリセルから選択セル１５ｓが選択される。この選択セル１５ｓに対して、上述の読み出し動作を行い、データを読み出す。
【００６７】
（４）ステップＳ０４
制御回路１０は、読み出されたデータに基づいて、選択セル１５ｓにデータが書き込まれたか否かを判定する。すなわち、ステップＳ０２の選択ダミーセル１５Ｄｓへのデータの書き込みにより、その選択ダミーセル１５Ｄｓと同一の選択ビット１７ｓ線上にある他のメモリセル１５にデータが書き込まれたか否か（書き込みディスターブが発生しているか否か）を判定する。
【００６８】
（５）ステップＳ０５
選択セル１５ｓにデータが書き込まれていない場合（ステップＳ０４：Ｎｏ）、その選択セル１５ｓがディスターブテストに合格したとして、制御回路１０は合格を示す信号を出力する。
【００６９】
（６）ステップＳ０６
選択セル１５ｓにデータが書き込まれていた場合（ステップＳ０４：Ｙｅｓ）、その選択セル１５ｓがディスターブテストに合格しなかったとして、制御回路１０は不合格を示す信号を出力する。
【００７０】
（７）ステップＳ０７
制御回路１０は、ステップＳ０１で選択された選択ビット線１７ｓ上の全てのメモリセル１５について、ステップＳ０３〜Ｓ０６の検証が終了したか否かを判定する。終了していない場合（ステップＳ０７：Ｎｏ）には、ステップＳ０３へ戻り、残りのメモリセル１５について検証を継続する。
【００７１】
（８）ステップＳ０８
制御回路１０は、検証対象のメモリセルアレイ１２に関する全てのビット線１７について、ステップＳ０１〜Ｓ０７の検証が終了したか否かを判定する。終了していない場合（ステップＳ０８：Ｎｏ）には、ステップＳ０１へ戻り、残りのビット線１７上のメモリセル１５について検証を継続する。
【００７２】
上記のステップＳ０１〜Ｓ０８により、ディスターブテストが行われる。
【００７３】
上記のディスターブテストでは、ディスターブテスト用にビット線１７に印加する電圧として、ダミーセル１５Ｄ（メモリセルと同一の特性）への書き込み動作時に発生する電圧を用いている。すなわち、実際の書き込み動作で選択ビット線１７ｓにおいて発生する電圧を模擬している。従って、外部印加電圧を用いたときビット線１７へ印加する電圧値の設定の不具合により本来ディスターブテストで合格とすべきメモリセルを不合格にしてしまうことや、逆に、本来ディスターブテストで不合格とすべきメモリセルを合格にしてしまうことのような事象を防止することができる。
【００７４】
本発明は、大きな設計変更や大きなコスト上昇を伴うことなく、ディスターブテストにおいて、実際の書き込み動作で発生する電圧を適切に模擬することが可能となる。そして、ディスターブテストの評価の信頼性を向上することができる。
【００７５】
図２においては、ダミーセル１５Ｄを別に設けているが、メモリセルアレイ１２のメモリセル１５の一行をダミーセルに用いても良い。その場合、所定のアドレスのメモリセル１５をダミーセルとして、上記図３に示すプロセスを実行すればよい。その場合、特別な構成を有することなく、本発明を不揮発性記憶装置の検証方法を実施できる。
【００７６】
なお、ダミー第１デコーダ２０を第１Ｘデコーダ２の外部に、及び、第２Ｘデコーダ３をダミー第２デコーダ２３の外部に、それぞれ設けることも可能である。それを示しているのが図８である。図８は、本発明の不揮発性記憶装置の第１の実施の形態における他の構成を示す回路ブロック図である。この不揮発性記憶装置１ｂは、ダミー第１デコーダ２０を第１Ｘデコーダ２の外部に、及び、第２Ｘデコーダ３をダミー第２デコーダ２３の外部にそれぞれ設けているほかは、図２の構成及び動作と同じであるのでその説明を省略する。この場合も図２の場合と同様の効果を得ることができる。
【００７７】
（第２の実施の形態）
本発明の不揮発性記憶装置及び不揮発性記憶装置の検証方法の第２の実施の形態に関して、添付図面を参照して説明する。
図４は、本発明の不揮発性記憶装置の第２の実施の形態における構成を示す回路ブロック図である。不揮発性記憶装置１ａは、第１Ｘデコーダ２ａ内にダミー第１デコーダ２０−１に加えてダミー第１デコーダ２０−２、第２Ｘデコーダ３ａ内にダミー第２デコーダ２３−１に加えてダミー第２デコーダ２３−２、ダミーワード線１８Ｄ１に加えてダミーワード線１８Ｄ２、ダミーソース線１９Ｄ１に加えてダミーソース線１９Ｄ２、複数の第１ダミーセル１５Ｄ１（図中、２個のみ記載）に加えて複数の第２ダミーセル１５Ｄ２（図中、２個のみ記載）が新たに加わった点が、第１の実施の形態と異なる。
【００７８】
ダミーワード線１８Ｄ１は、Ｘ方向に延伸する。一端を第１Ｘデコーダ２ａに含まれるダミー第１デコーダ２０−１に接続されている。ダミーソース線１９Ｄ１は、Ｘ方向に延伸する。一端を第２Ｘデコーダ３ａに含まれるダミー第２デコーダ２３−１に接続されている。同様に、ダミーワード線１８Ｄ２は、Ｘ方向に延伸する。一端を第１Ｘデコーダ２ａに含まれるダミー第１デコーダ２０−２に接続されている。ダミーソース線１９Ｄ２は、Ｘ方向に延伸する。一端を第２Ｘデコーダ３ａに含まれるダミー第２デコーダ２３−２に接続されている。
【００７９】
第１ダミーセル１５Ｄ１は、複数のビット線１７とダミーワード線１８Ｄ１とが交差する位置のそれぞれに対応して設けられている。その構成及び動作は、メモリセル１５と同じである。そして、メモリセル１５と同一のプロセスで作成される。従って、その特性は、製造上のばらつきを含めて、他のメモリセル１５と同じである。コントロールゲートをダミーワード線１８Ｄ１に、ソースをダミーソース線１９Ｄ１に、ドレインをビット線１７にそれぞれ接続している。同様に、第２ダミーセル１５Ｄ２は、複数のビット線１７とダミーワード線１８Ｄ２とが交差する位置のそれぞれに対応して設けられている。その構成及び動作は、メモリセル１５と同じである。そして、メモリセル１５と同一のプロセスで作成される。従って、その特性は、製造上のばらつきを含めて、他のメモリセル１５と同じである。コントロールゲートをダミーワード線１８Ｄ２に、ソースをダミーソース線１９Ｄ２に、ドレインをビット線１７にそれぞれ接続している。
【００８０】
第１ダミーセル１５Ｄ１と第２ダミーセル１５Ｄ２とは、同じメモリセルアレイ１２ａの中の離れた行に設けることがより好ましい。一方のダミーセルの動作に不具合がある場合、離れた行の方がその影響を受けないと考えられるからである。また、本実施の形態では、２行のダミーセル行を設けているが、信頼性を高めるために更に多くしても良い。
【００８１】
他の構成については、第１の実施の形態と同じであるのでその説明を省略する。
【００８２】
次に、ディスターブテストについて、図面を参照して説明する。図５は、本発明の不揮発性記憶装置の検証方法の第２の実施の形態を示すフロー図である。
【００８３】
（１）ステップＳ１１
ダミー第１デコーダ２０−１により、ダミーワード線１８Ｄ１が選択される。そして、このダミーワード線１８Ｄ１上の複数の第１ダミーセル１５Ｄ１を用いて、第１の実施の形態におけるステップＳ０１〜Ｓ０８を実行する。その結果は、図示しない記憶部に格納（出力）される。
【００８４】
（２）ステップＳ１２
メモリアレイ１２ａ中のメモリセル１５に対して、上述の消去動作によりメモリセル１５のデータを消去する。
【００８５】
（３）ステップＳ１３
ダミー第２デコーダ２０−２により、ダミーワード線１８Ｄ２が選択される。そして、このダミーワード線１８Ｄ２上の複数の第２ダミーセル１５Ｄ２を用いて、第１の実施の形態におけるステップＳ０１〜Ｓ０８を実行する。その結果は、図示しない記憶部に格納（出力）される。
【００８６】
（４）ステップＳ１４
制御回路１０は、ステップＳ１１の結果とステップＳ１２の結果とを比較して、書き込みディスターブが発生しているか否かを判定する。判定方法としては、例えば、ステップＳ１１及びステップＳ１２のうちの少なくとも一方で書き込みディスターブが発生していれば、書き込みディスターブ発生と判定する。
【００８７】
上記のステップＳ１１〜Ｓ１４により、ディスターブテストが行われる。
【００８８】
上記のディスターブテストによっても、第１の実施の形態と同様の効果を得ることができる。加えて、ダミーセルの行を２行用意しているので、ディスターブテストの評価の信頼性をより向上することができる。
【００８９】
なお、ダミーセル１５Ｄ（１５Ｄ１、１５Ｄ２）の信頼性については、以下のような方法を用いても良い。図６は、ダミーセルの信頼性を試験する方法を示すフロー図である。
【００９０】
（１）ステップＳ３１
第１Ｙデコーダ４により、全ての複数のビット線１７を一括して選択する。そして、スイッチ２１をオンして外部電圧端子２２から複数のビット線１７ｓに所定の外部電圧を印加する。ここで、所定の電圧は、上述のデータの書き込み動作時に、選択ビット線１７ｓにおいて発生する電圧ＶＢＷ＝ＶＷＷ−Ｖｔｈを模擬する電圧であり、予め実験やシミュレーションで決定している。設計のばらつきを考慮し、所定の範囲で複数の所定の電圧を決定する。
【００９１】
（２）ステップＳ３２
制御回路１０は、複数のビット線１７上のダミーセル１５Ｄ（１５Ｄ１、１５Ｄ２）に対して、データの読み出しを行う。そして、読み出されたデータに基づいて、読み出し時に選択した選択ダミーセル１５Ｄ（１５Ｄ１、１５Ｄ２）ｓにデータが書き込まれたか否かを判定する。すなわち、外部電圧端子２２からの複数のビット線１７への電圧印加により、その選択ダミーセル１５Ｄ（１５Ｄ１、１５Ｄ２）ｓにデータが書き込まれたか否か（書き込みディスターブが発生しているか否か）を判定する。
【００９２】
（３）ステップＳ３３
選択ダミーセル１５Ｄ（１５Ｄ１、１５Ｄ２）ｓにデータが書き込まれていない場合（ステップＳ３２：Ｎｏ）、その選択ダミーセル１５Ｄ（１５Ｄ１、１５Ｄ２）ｓがディスターブテストに合格したとして、制御回路１０は合格を示す信号を格納（出力）する。
【００９３】
（４）ステップＳ３４
選択ダミーセル１５Ｄ（１５Ｄ１、１５Ｄ２）ｓにデータが書き込まれていた場合（ステップＳ３２：Ｙｅｓ）、その選択ダミーセル１５Ｄ（１５Ｄ１、１５Ｄ２）ｓがディスターブテストに合格しなかったとして、制御回路１０は不合格を示す信号を格納（出力）する。
【００９４】
（５）ステップＳ３５
制御回路１０は、検証対象の全てのビット線１７について、ステップＳ３１〜Ｓ３４の検証が終了したか否かを判定する。終了していない場合（ステップＳ３５：Ｎｏ）、ステップＳ３２へ戻り、残りのビット線１７上の選択ダミーセル１５Ｄ（１５Ｄ１、１５Ｄ２）ｓについて検証を継続する。
【００９５】
（６）ステップＳ３６
一つの所定の外部電圧について、全てのダミーセル１５Ｄ（１５Ｄ１、１５Ｄ２）に対する書き込みディスターブの検証が終了したので、上述の消去動作により、そのダミーセル１５Ｄ（１５Ｄ１、１５Ｄ２）のデータを消去する。
【００９６】
（７）ステップＳ３７
制御回路１０は、複数の外部電圧で上記ステップＳ３１〜Ｓ３６の検証が終了したか否かを判定する。終了していない場合（ステップＳ３７：Ｎｏ）には、ステップＳ３１へ戻り、残りの外部電圧について検証を継続する。
【００９７】
複数の外部電圧で上記ステップＳ３１〜Ｓ３６の検証を行うことで、一つの外部電圧で行う場合の不具合（背景技術で説明）を無くし、ダミーセル１５Ｄ（１５Ｄ１、１５Ｄ２）を適正に判定することができる。
【００９８】
（８）ステップＳ３８
制御回路１０は、全ての外部電圧での測定結果から、各ダミーセル１５Ｄ（１５Ｄ１、１５Ｄ２）の状況を判定する。判定方法としては、例えば、最も合格するミーセル１５Ｄ（１５Ｄ１、１５Ｄ２）が多い外部電圧の場合を用いて判定する。
【００９９】
上記のステップＳ３１〜Ｓ３８により、ダミーセルの信頼性のテストが行われる。
【０１００】
なお、ソース線１９及びダミーソース線１９Ｄを共通にした構成を用いることも可能である。それを示しているのが図９である。図９は、本発明の不揮発性記憶装置の第２の実施の形態における他の構成の一部を示す回路ブロック図である。ソース線１９及びダミーソース線１９Ｄを隣接するメモリセルと共用にしているほかは、図２の構成及び動作と同じであるのでその説明を省略する。この場合も図２の場合と同様の効果を得ることができる。
【図面の簡単な説明】
【０１０１】
【図１】図１は、従来の不揮発性記憶装置の構成の一部を示す回路図である
【図２】図２は、本発明の不揮発性記憶装置の第１の実施の形態における構成を示す回路ブロック図である。
【図３】図３は、本発明の不揮発性記憶装置の検証方法の第１の実施の形態を示すフロー図である。
【図４】図４は、本発明の不揮発性記憶装置の第２の実施の形態における構成を示す回路ブロック図である。
【図５】図５は、本発明の不揮発性記憶装置の検証方法の第２の実施の形態を示すフロー図である。
【図６】図６は、ダミーセルの信頼性を試験する方法を示すフロー図である。
【図７】図７は、本発明の不揮発性記憶装置の第１の実施の形態における他の構成を示す回路ブロック図である。
【図８】図８は、本発明の不揮発性記憶装置の第２の実施の形態における他の構成の一部を示す回路ブロック図である。
【符号の説明】
【０１０２】
１、１ａ、１ｂ    不揮発性記憶装置
２、２ａ    第１Ｘデコーダ
３、３ａ    第２Ｘデコーダ
４    Ｙデコーダ
５    Ｙセレクタ
６    電流源回路
７    電流源回路
８    電圧源回路
９    電圧源回路
１０    制御回路
１１    センスアンプ
１２、１２ａ    メモリアレイ
１５    メモリセル
１５Ｄ    ダミーセル
１５Ｄ１    第１ダミーセル
１５Ｄ２    第２ダミーセル
１７    ビット線
１８    ワード線
１８Ｄ、１８Ｄ１、１８Ｄ２    ダミーワード線
１９    ソース線
１９Ｄ、１９Ｄ１、１９Ｄ２    ダミーソース線
２０、２０−１、２０−２    ダミー第１デコーダ
２１    スイッチ
２２    外部電圧端子
２３、２３−１、２３−２    ダミー第２デコーダ
１０６    電流源回路
１０７    電圧源回路
１１５    メモリセル
１１７    ビット線
１１８    ワード線
１１９    ソース線
１２０    スイッチ
１２２    外部電圧端子
１２４    スイッチ
【図１】
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【図２】
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【図３】
2005276345.tif 000005
【図４】
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【図５】
2005276345.tif 000007
【図６】
2005276345.tif 000008
【図７】
2005276345.tif 000009
【図８】
2005276345.tif 000010