(57)【要約】【課題】コンタクトホール開口のリソグラフィとゲート電極形成のリソグラフィの整合距離を確保する必要がなく、セルアレイなどの面積の縮小が可能な半導体記憶装置、半導体装置とそれらの製造方法を提供する。【解決手段】基板１０にトレンチＴＲが並べて形成され、その内壁表面から所定の深さでプレート電極ＰＬが形成され、内壁表面を被覆してキャパシタ絶縁膜１３が形成され、キャパシタ絶縁膜を介してトレンチを埋め込んで記憶ノード電極ＭＮが形成され、これらを被覆して層間絶縁膜１５およびトランジスタが形成された半導体層１６が積層され、半導体層の表面から記憶ノード電極に達するコンタクトホールＭＨにコンタクトプラグ１８が埋め込まれている。ここで、半導体層の表面の少なくとも一部とコンタクトプラグの表面の少なくとも一部に金属化領域２３が一体に形成され、これらが接続されている。【選択図】図１
2005203615.tif 000002
【特許請求の範囲】
【請求項１】
記憶ノード電極を持つメモリキャパシタとトランジスタを有するメモリセルが複数個配置された半導体記憶装置であって、
トレンチ壁部で仕切られた複数のトレンチが並べて形成された基板と、
前記トレンチの内壁表面から所定の深さで形成されたプレート電極と、
前記トレンチの内壁表面を被覆して形成されたキャパシタ絶縁膜と、
前記キャパシタ絶縁膜を介して前記トレンチを埋め込んで形成された記憶ノード電極と、
前記基板および前記記憶ノード電極を被覆して全面に形成された層間絶縁膜と、
前記層間絶縁膜上に形成され、前記トランジスタが形成された半導体層と、
前記半導体層の表面から前記記憶ノード電極に達するように開口されたコンタクトホールに埋め込まれた記憶ノードコンタクトプラグと、
前記半導体層と前記記憶ノードコンタクトプラグを電気的に接続するように、前記半導体層の表面の少なくとも一部と前記記憶ノードコンタクトプラグの表面の少なくとも一部に一体に形成された金属化領域と
を有する半導体記憶装置。
【請求項２】
前記トランジスタとして、前記半導体層の表面に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極の両側部に形成されたサイドウォール絶縁膜と、前記ゲート電極の両側部における前記半導体層中に形成されたソース・ドレイン領域とを有し、
前記半導体層の表面において、前記金属化領域は、前記ゲート電極および前記サイドウォール絶縁膜の形成領域を除く領域に形成されている
請求項１に記載の半導体記憶装置。
【請求項３】
前記コンタクトホールの側壁表面にシリンダ状絶縁膜が形成されており、
前記シリンダ状絶縁膜の内側に前記記憶ノードコンタクトプラグが形成されており、
前記金属化領域は、前記シリンダ状絶縁膜の上部を乗り越えて、前記半導体層の表面の少なくとも一部および前記記憶ノードコンタクトプラグの表面の少なくとも一部に一体に形成されている
請求項１に記載の半導体記憶装置。
【請求項４】
前記シリンダ状絶縁膜の上部の表面が前記半導体層と前記記憶ノードコンタクトプラグの表面の高さより低く形成され、前記半導体層と前記記憶ノードコンタクトプラグの前記シリンダ状絶縁膜側の側面および前記シリンダ状絶縁膜の上面から構成される凹部に導電膜が埋め込まれており、
前記金属化領域は、前記導電膜、前記半導体層の表面の少なくとも一部および前記記憶ノードコンタクトプラグの表面の少なくとも一部に一体に形成されている
請求項３に記載の半導体記憶装置。
【請求項５】
下部構造を有する基板と、
前記下部構造を被覆して全面に形成された層間絶縁膜と、
前記層間絶縁膜上に形成された半導体層と、
前記半導体層の表面から前記下部構造に達するように開口されたコンタクトホールに埋め込まれたコンタクトプラグと、
前記半導体層と前記コンタクトプラグを電気的に接続するように前記半導体層の表面の少なくとも一部と前記コンタクトプラグの表面の少なくとも一部に一体に形成された金属化領域と
を有する半導体装置。
【請求項６】
記憶ノード電極を持つメモリキャパシタとトランジスタを有するメモリセルが複数個配置された半導体記憶装置の製造方法であって、
基板に複数のメモリキャパシタ用のトレンチを並べて形成する工程と、
前記トレンチの内壁表面から所定の深さまでのプレート電極を形成する工程と、
前記トレンチの内壁表面を被覆してキャパシタ絶縁膜を形成する工程と、
前記キャパシタ絶縁膜を介して前記トレンチを埋め込んで記憶ノード電極を形成する工程と、
前記基板および前記記憶ノード電極を被覆して全面に層間絶縁膜を形成する工程と、
前記層間絶縁膜上に半導体層を形成する工程と、
前記半導体層の表面から前記記憶ノード電極に達するコンタクトホールを開口する工程と、
前記コンタクトホールを導電性材料で埋め込んで記憶ノードコンタクトプラグを形成する工程と、
前記半導体層と前記記憶ノードコンタクトプラグを電気的に接続するように前記半導体層の表面の少なくとも一部と前記記憶ノードコンタクトプラグの表面の少なくとも一部に、金属化領域を一体に形成する工程と
を有する半導体記憶装置の製造方法。
【請求項７】
前記層間絶縁膜上に半導体層を形成する工程の後に、
前記半導体層の表面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極の両側部にサイドウォール絶縁膜を形成する工程と、
前記ゲート電極の両側部における前記半導体層中にソース・ドレイン領域を形成する工程と
をさらに有し、
前記コンタクトホールを開口する工程においては、前記サイドウォール絶縁膜をマスクとして自己整合的に開口する
請求項６に記載の半導体記憶装置の製造方法。
【請求項８】
前記コンタクトホールを開口する工程の後、前記金属化領域を形成する工程の前に、前記サイドウォール絶縁膜の表面を後退させて前記半導体層の表面の少なくとも一部を露出させる工程をさらに有し、
前記金属化領域を形成する工程においては、露出した前記半導体層の表面において金属化領域を形成する
請求項７に記載の半導体記憶装置の製造方法。
【請求項９】
前記サイドウォール絶縁膜の表面を後退させる工程において、前記サイドウォール絶縁膜をエッチングして表面を後退させる
請求項８に記載の半導体記憶装置の製造方法。
【請求項１０】
前記サイドウォール絶縁膜の表面を後退させる工程において、前記サイドウォール絶縁膜を一旦除去し、前記サイドウォール絶縁膜より幅が狭くて表面が後退した新たなサイドウォール絶縁膜を形成する
請求項８に記載の半導体記憶装置の製造方法。
【請求項１１】
前記コンタクトホールを開口する工程の後、前記記憶ノードコンタクトプラグを形成する工程の前に、前記コンタクトホールの側壁表面にシリンダ状絶縁膜を形成する工程をさらに有し、
前記記憶ノードコンタクトプラグを形成する工程においては、前記シリンダ状絶縁膜の内側に形成し、
前記金属化領域を形成する工程においては、前記シリンダ状絶縁膜の上部を乗り越えて、前記半導体層の表面の少なくとも一部と前記記憶ノードコンタクトプラグの表面の少なくとも一部に一体に形成する
請求項６に記載の半導体記憶装置の製造方法。
【請求項１２】
前記記憶ノードコンタクトプラグを形成する工程の後、前記金属化領域を形成する工程の前に、前記シリンダ状絶縁膜の上部の表面が前記半導体層と前記記憶ノードコンタクトプラグの表面の高さより低く形成され、前記半導体層と前記記憶ノードコンタクトプラグの前記シリンダ状絶縁膜側の側面および前記シリンダ状絶縁膜の上面から構成される凹部に導電膜を埋め込む工程をさらに有し、
前記金属化領域を形成する工程においては、前記導電膜、前記半導体層の表面の少なくとも一部および前記記憶ノードコンタクトプラグの表面の少なくとも一部に一体に形成する
請求項１１に記載の半導体記憶装置の製造方法。
【請求項１３】
基板に下部構造を形成する工程と、
前記下部構造を被覆して全面に層間絶縁膜を形成する工程と、
前記層間絶縁膜上に半導体層を形成する工程と、
前記半導体層の表面から前記下部構造に達するコンタクトホールを開口する工程と、
前記コンタクトホールを導電性材料で埋め込んでコンタクトプラグを形成する工程と、
前記半導体層と前記コンタクトプラグを電気的に接続するように前記半導体層の表面の少なくとも一部と前記コンタクトプラグの表面の少なくとも一部に、金属化領域を一体に形成する工程と
を有する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置、半導体装置およびそれらの製造方法に関し、特に、ＤＲＡＭ（ダイナミックランダムアクセスメモリー）における記憶ノードコンタクトあるいはその他のコンタクトを有する半導体記憶装置、半導体装置およびそれらの製造方法に関するものである。
【背景技術】
【０００２】
近年のＶＬＳＩ等の半導体装置においては３年で７割の縮小化を実現し、高集積化および高性能化を達成してきた。
例えば、スイッチング用の１トランジスタ（メタル−酸化物−半導体積層体型電界効果トランジスタ（ＭＯＳＦＥＴ）と１メモリキャパシタから１つのメモリセルが構成されるＭＯＳ型ＤＲＡＭは、半導体デバイスにおけるプロセスドライバーとして高集積化の一途をたどっている。
装置の微細化に伴い、メモリセル面積は縮小化されるので、メモリキャパシタの占有面積も縮小化している。
【０００３】
しかしながら、動作マージンを確保し、アルファー線によるソフトエラー耐性を確保して記憶したデータの信頼性を高めるために、メモリキャパシタの蓄積容量はＤＲＡＭの世代にかかわらず１ビットあたり２０〜３０ｆＦと一定値に保たれている。
従って、メモリキャパシタは微細化するに従いその占有面積を縮小化しているにもかかわらず、その蓄積容量は必要量確保する必要があり、そのための様々な工夫がなされてきた。
【０００４】
例えば、キャパシタ絶縁膜の膜厚を薄くする方法や、キャパシタ絶縁膜としてより比誘電率の高い材料を用いて蓄積容量を増加させるなどの方法が開発されている。
一方で、キャパシタの電極構造も工夫が加えられており、様々な構造を有するものが開発されている。メモリキャパシタは記憶ノード電極（キャパシタのトランジスタに接続している電極）とプレート電極（キャパシタの接地している電極）とその間のキャパシタ絶縁膜とを有しており、例えば、キャパシタを積み上げ式に構成するスタック型や、半導体基板に対して深さ方向に記憶ノード電極を形成するトレンチ型などの構造とすることで、記憶ノード電極とプレート電極の対向する面の表面積を増加させることにより、キャパシタの蓄積容量を増加させることができる。
【０００５】
上記のトレンチ型のキャパシタを有するＤＲＡＭについて説明する。
図１５（ａ）は従来例に係るＤＲＡＭのメモリセルの断面図であり、図１５（ｂ）は平面図である。図１５（ａ）は図１５（ｂ）中のＸ−Ｘ’における断面図に相当する。
ｐ型の半導体基板１００に形成された活性領域ＡＡとなる第１ｎ型半導体層１０１を除く領域においてトレンチＴＲが形成され、トレンチＴＲの内壁表面から所定の深さで第２ｎ型半導体層１０２が形成され、これがメモリキャパシタのプレート電極ＰＬとなる。
トレンチＴＲの内壁表面を被覆してキャパシタ絶縁膜１０３が形成され、その内側にポリシリコンからなる第３ｎ型半導体層１０４が埋め込まれて、これがメモリキャパシタの記憶ノード電極ＭＮとなる。
上記のようにして、第２ｎ型半導体層１０２（プレート電極ＰＬ）、キャパシタ絶縁膜１０３および第３ｎ型半導体層１０４（記憶ノード電極ＭＮ）からメモリキャパシタが構成されている。
【０００６】
第１ｎ型半導体層１０１（活性領域ＡＡ）は、酸化シリコンからなるＳＴＩ（Shallow
Trench Isolation）型の素子分離絶縁膜１０５で分離さており、素子分離絶縁膜１０５の内部にポリシリコンからなる第４半導体層１０６が埋め込まれている。
【０００７】
また、第１ｎ型半導体層１０１（活性領域ＡＡ）にはチャネル形成領域とこれを挟むようにしてソース・ドレイン領域（不図示）が形成され、チャネル形成領域における第１ｎ型半導体層１０１（活性領域ＡＡ）上に不図示のゲート絶縁膜を介してゲート電極１０７が形成されている。
以上のようにして、ＭＯＳＦＥＴが構成されている。
【０００８】
上記のような構成のＭＯＳＦＥＴにおいて、一方のソース・ドレインが半導体層１０６を介して第３ｎ型半導体層１０４（メモリキャパシタの記憶ノード電極ＭＮ）に電気的に接続され、他方のソース・ドレインがビットコンタクト１０８を介して不図示のビット線に接続されている。さらに、ゲート電極１０７はワード線に接続されている。
以上のような構成のメモリセルがマトリクス状に集積されて、ＤＲＡＭが構成されている。
【０００９】
上記の構成において、第４半導体層１０６と第１ｎ型半導体層１０１中のソース・ドレイン領域との接続は、第４半導体層１０６からの第１ｎ型半導体層１０１への不純物拡散による接合によって接続されるようになっている。
上記の方法では、トレンチの面積について以下の制約が生じる。
（１）第４半導体層１０６から第１ｎ型半導体層１０１への不純物拡散により接合を形成することから、ＭＯＳＦＥＴの特性を確保するために第４半導体層１０６を第１ｎ型半導体層１０１のチャネル形成領域から十分に遠ざける、即ち、トレンチの端部とゲート電極の端部と一定の距離を確保する必要がある。
（２）隣接する別のビットを構成するセルの活性領域ＡＡと一定の距離を確保する必要がある。
【００１０】
ところが、トレンチ型キャパシタにおいて上記の制約を満たそうとすると、微細化が進むにつれてトレンチの径を十分に確保することができなくなる。
従って、記憶ノード電極とプレート電極の対向する面の表面積を確保し、メモリキャパシタの蓄積容量を確保するためには、トレンチの深さを５μｍ以上に設計することが一般的となっている。
【００１１】
一方、特許文献１には、記憶ノード電極、キャパシタ絶縁膜およびプレート電極をトレンチ型キャパシタとして基板の中に埋め込んで平坦化し、絶縁層を挟んで別のシリコン基板を貼り合わせた構造を有するＤＲＡＭについての記載がなされている。
【００１２】
上記のトレンチ型キャパシタが基板の中に埋め込まれてなるＤＲＡＭについて説明する。
図１６（ａ）は従来例に係るＤＲＡＭのメモリセルの断面図であり、図１６（ｂ）は平面図である。図１６（ａ）は図１６（ｂ）中のＸ−Ｘ’における断面図に相当する。
半導体基板１０に、トレンチ壁部１０ａとマスク層１１によって仕切られたトレンチＴＲが形成されている。マスク層１１はトレンチＴＲ形成時のマスクとなった層である。
また、トレンチＴＲの内壁表面から所定の深さで第１ｎ型半導体層１２が形成され、これがメモリキャパシタのプレート電極ＰＬとなる。
トレンチＴＲの内壁表面を被覆してキャパシタ絶縁膜１３が形成され、その内側にポリシリコンからなる第２ｎ型半導体層１４が埋め込まれて、これがメモリキャパシタの記憶ノード電極ＭＮとなる。
上記のようにして、第１ｎ型半導体層１２（プレート電極ＰＬ）、キャパシタ絶縁膜１３および第２ｎ型半導体層１４（記憶ノード電極ＭＮ）からメモリキャパシタが構成されている。
【００１３】
上記のメモリキャパシタを被覆して、酸化シリコンの層間絶縁膜１５が形成されており、その上層に、結晶シリコンからなり、活性領域ＡＡとなる第３ｎ型半導体層１６が積層されている。
【００１４】
第３ｎ型半導体層１６（活性領域ＡＡ）は、酸化シリコンからなるＳＴＩ型の素子分離絶縁膜１７で分離されている。
素子分離絶縁膜１７と第３ｎ型半導体層１６の境界領域に設けられた第２ｎ型半導体層１４（記憶ノード電極ＭＮ）に達するコンタクトホールに、ポリシリコンからなる第４半導体層１８が埋め込まれている。
【００１５】
また、第３ｎ型半導体層１６（活性領域ＡＡ）には、チャネル形成領域とこれを挟むようにしてソース・ドレイン領域（不図示）が形成され、チャネル形成領域における第３ｎ型半導体層１６（活性領域ＡＡ）上に不図示のゲート絶縁膜を介してゲート電極１９が形成されている。
以上のようにして、ＭＯＳＦＥＴが構成されている。
【００１６】
上記のような構成のＭＯＳＦＥＴにおいて、一方のソース・ドレインが第４半導体層１８を介して第２ｎ型半導体層１４（記憶ノード電極ＭＮ）に電気的に接続され、他方のソース・ドレインがビットコンタクト２０を介して不図示のビット線に接続されている。さらに、ゲート電極１９はワード線に接続されている。
以上のような構成のメモリセルがマトリクス状に集積されて、ＤＲＡＭが構成されている。
【００１７】
上記のメモリセルを有するＤＲＡＭは、ＭＯＳＦＥＴとメモリキャパシタは、層間絶縁膜１５を挟んで縦方向に積層された構造であるので、活性領域ＡＡから制限を受けることなく、メモリキャパシタの面積を最大限に大きくできるので、上述のようにトレンチの深さを必要以上に深く掘る必要がない。また、トレンチの開口径を大きくとれるので、フォトリソグラフィ工程の難易度が下がり、エッチング時間も劇的に短縮できる。
【００１８】
上記のメモリセルを有するＤＲＡＭの製造方法以下のようである。
例えば、半導体基板１０にキャパシタとなるトレンチＴＲを形成し、トレンチＴＲの内壁表層部に第１ｎ型半導体層１２（プレート電極ＰＬ）を形成し、さらにトレンチＴＲの内壁表面にキャパシタ絶縁膜１３を形成し、トレンチＴＲ内部を埋め込んでポリシリコンを堆積させ、しかる後にポリシリコンをエッチバックする。
さらに酸化シリコンを堆積させ、層間絶縁膜１５を形成し、その上層に第３ｎ型半導体層１６を形成し、ＳＴＩ法により素子分離絶縁膜１７を形成する。
次に、第２ｎ型半導体層１４（記憶ノード電極ＭＮ）と第３ｎ型半導体層１６に形成されるトランジスタのソース・ドレイン領域を接続するため、第２ｎ型半導体層１４（記憶ノード電極ＭＮ）に達するコンタクトホールを開口し、ポリシリコンなどの第４半導体層１８を埋め込んで形成する。
この後、第３ｎ型半導体層１６上にゲート電極１９、ソース・ドレイン領域およびビットコンタクト２０などを形成する。
【００１９】
上記のように、ゲート電極を形成する前に、第２ｎ型半導体層１４（記憶ノード電極ＭＮ）とソース・ドレイン領域を接続するための第４半導体層１８（記憶ノードコンタクトプラグ）として導電性不純物を含有するポリシリコンを埋め込み、熱処理を施して、将来ソース・ドレイン領域となる領域に接続するように、第４半導体層１８から導電性不純物を第３ｎ型半導体層１６に拡散させる必要がある。
この場合、ゲート電極に対して拡散層の端部は一定の距離を確保する必要があるため、コンタクトホール開口のリソグラフィとゲート電極形成のリソグラフィの整合距離を確保する必要がある。
【特許文献１】特開平６−１０４３９８号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
解決しようとする問題点は、従来の構造のＤＲＡＭにおいては、記憶ノードコンタクト用のコンタクトホールのリソグラフィとゲート電極形成のリソグラフィの整合距離を確保する必要があるので、セルアレイ面積の縮小が困難である点である。
【課題を解決するための手段】
【００２１】
本発明の半導体記憶装置は、記憶ノード電極を持つメモリキャパシタとトランジスタを有するメモリセルが複数個配置された半導体記憶装置であって、トレンチ壁部で仕切られた複数のトレンチが並べて形成された基板と、前記トレンチの内壁表面から所定の深さで形成されたプレート電極と、前記トレンチの内壁表面を被覆して形成されたキャパシタ絶縁膜と、前記キャパシタ絶縁膜を介して前記トレンチを埋め込んで形成された記憶ノード電極と、前記基板および前記記憶ノード電極と被覆して全面に形成された層間絶縁膜と、前記層間絶縁膜上に形成され、前記トランジスタが形成された半導体層と、前記半導体層の表面から前記記憶ノード電極に達するように開口されたコンタクトホールに埋め込まれた記憶ノードコンタクトプラグと、前記半導体層と前記記憶ノードコンタクトプラグを電気的に接続するように、前記半導体層の表面の少なくとも一部と前記記憶ノードコンタクトプラグの表面の少なくとも一部に一体に形成された金属化領域とを有する。
【００２２】
上記の本発明の半導体記憶装置は、基板にトレンチ壁部で仕切られた複数のトレンチが並べて形成され、トレンチの内壁表面から所定の深さでプレート電極が形成され、トレンチの内壁表面を被覆してキャパシタ絶縁膜が形成され、キャパシタ絶縁膜を介してトレンチを埋め込んで記憶ノード電極が形成されている。さらに、基板および記憶ノード電極と被覆して全面に層間絶縁膜が形成され、この上層にトランジスタが形成された半導体層が形成され、半導体層の表面から記憶ノード電極に達するように開口されたコンタクトホールに記憶ノードコンタクトプラグが埋め込まれている。
ここで、半導体層の表面の少なくとも一部と記憶ノードコンタクトプラグの表面の少なくとも一部に金属化領域が一体に形成されており、記憶ノードコンタクトプラグと半導体層が金属化領域により接続されている。
【００２３】
本発明の半導体装置は、下部構造を有する基板と、前記下部構造を被覆して全面に形成された層間絶縁膜と、前記層間絶縁膜上に形成された半導体層と、前記半導体層の表面から前記下部構造に達するように開口されたコンタクトホールに埋め込まれたコンタクトプラグと、前記半導体層と前記コンタクトプラグを電気的に接続するように前記半導体層の表面の少なくとも一部と前記コンタクトプラグの表面の少なくとも一部に一体に形成された金属化領域とを有する。
【００２４】
上記の本発明の半導体装置は、基板に下部構造が形成され、下部構造を被覆して全面に層間絶縁膜が形成され、この上層に半導体層が形成され、半導体層の表面から下部構造に達するように開口されたコンタクトホールにコンタクトプラグが埋め込まれている。
ここで、半導体層の表面の少なくとも一部とコンタクトプラグの表面の少なくとも一部に金属化領域が一体に形成されており、コンタクトプラグと半導体層が金属化領域により接続されている。
【００２５】
本発明の半導体記憶装置の製造方法は、記憶ノード電極を持つメモリキャパシタとトランジスタを有するメモリセルが複数個配置された半導体記憶装置の製造方法であって、基板に複数のメモリキャパシタ用のトレンチを並べて形成する工程と、前記トレンチの内壁表面から所定の深さまでのプレート電極を形成する工程と、前記トレンチの内壁表面を被覆してキャパシタ絶縁膜を形成する工程と、前記キャパシタ絶縁膜を介して前記トレンチを埋め込んで記憶ノード電極を形成する工程と、前記基板および前記記憶ノード電極を被覆して全面に層間絶縁膜を形成する工程と、前記層間絶縁膜上に半導体層を形成する工程と、前記半導体層の表面から前記記憶ノード電極に達するコンタクトホールを開口する工程と、前記コンタクトホールを導電性材料で埋め込んで記憶ノードコンタクトプラグを形成する工程と、前記半導体層と前記記憶ノードコンタクトプラグを電気的に接続するように前記半導体層の表面の少なくとも一部と前記記憶ノードコンタクトプラグの表面の少なくとも一部に、金属化領域を一体に形成する工程とを有する。
【００２６】
上記の本発明の半導体記憶装置の製造方法は、基板に複数のメモリキャパシタ用のトレンチを並べて形成し、トレンチの内壁表面から所定の深さまでのプレート電極を形成し、トレンチの内壁表面を被覆してキャパシタ絶縁膜を形成し、キャパシタ絶縁膜を介してトレンチを埋め込んで記憶ノード電極を形成する。
次に、基板および記憶ノード電極を被覆して全面に層間絶縁膜を形成し、この上層に半導体層を形成し、半導体層の表面から記憶ノード電極に達するコンタクトホールを開口し、コンタクトホールを導電性材料で埋め込んで記憶ノードコンタクトプラグを形成する。
次に、半導体層と記憶ノードコンタクトプラグを電気的に接続するように半導体層の表面の少なくとも一部と記憶ノードコンタクトプラグの表面の少なくとも一部に、金属化領域を一体に形成する。
【００２７】
本発明の半導体装置の製造方法は、基板に下部構造を形成する工程と、前記下部構造を被覆して全面に層間絶縁膜を形成する工程と、前記層間絶縁膜上に半導体層を形成する工程と、前記半導体層の表面から前記下部構造に達するコンタクトホールを開口する工程と、前記コンタクトホールを導電性材料で埋め込んでコンタクトプラグを形成する工程と、前記半導体層と前記コンタクトプラグを電気的に接続するように前記半導体層の表面の少なくとも一部と前記コンタクトプラグの表面の少なくとも一部に、金属化領域を一体に形成する工程とを有する。
【００２８】
上記の本発明の半導体装置製造方法は、基板に下部構造を形成し、下部構造を被覆して全面に層間絶縁膜を形成し、この上層に半導体層を形成し、半導体層の表面から下部構造に達するコンタクトホールを開口し、コンタクトホールを導電性材料で埋め込んでコンタクトプラグを形成する。
次に、半導体層とコンタクトプラグを電気的に接続するように半導体層の表面の少なくとも一部とコンタクトプラグの表面の少なくとも一部に、金属化領域を一体に形成する。
【発明の効果】
【００２９】
本発明の半導体記憶装置においては、記憶ノードコンタクトプラグと半導体層は、記憶ノードコンタクトプラグからの不純物の拡散ではなく金属化領域により接続されているので、記憶ノードコンタクトプラグからの不純物拡散のための熱処理は不要となり、コンタクトホール開口のリソグラフィとゲート電極形成のリソグラフィの整合距離を確保する必要がなく、セルアレイ面積の縮小が可能となる。
【００３０】
本発明の半導体装置は、コンタクトプラグと半導体層は、コンタクトプラグからの不純物の拡散ではなく金属化領域により接続されているので、コンタクトプラグからの不純物拡散のための熱処理は不要となり、不純物拡散を考慮した整合距離を確保する必要がなく、半導体装置の縮小が可能となる。
【００３１】
本発明の半導体記憶装置の製造方法は、記憶ノードコンタクトプラグと半導体層とを金属化領域により接続することで、記憶ノードコンタクトプラグからの不純物拡散のための熱処理は不要となり、コンタクトホール開口のリソグラフィとゲート電極形成のリソグラフィの整合距離を確保する必要がなく、セルアレイ面積の縮小が可能となる。
【００３２】
本発明の半導体装置製造方法は、コンタクトプラグと半導体層とを金属化領域により接続することで、コンタクトプラグからの不純物拡散のための熱処理は不要となり、不純物拡散を考慮した整合距離を確保する必要がなく、半導体装置の縮小が可能となる。
【発明を実施するための最良の形態】
【００３３】
以下に、本発明に係る半導体記憶装置の一実施形態であるＤＲＡＭおよびその製造方法について、図面を参照して説明する。
【００３４】
第１実施形態
図１は本実施形態に係るＤＲＡＭのメモリセルの断面図である。
半導体基板（基板）１０に、トレンチ壁部１０ａによって仕切られたトレンチＴＲが形成されており、トレンチＴＲの内壁表面から所定の深さで第１ｎ型半導体層１２が形成され、これがメモリキャパシタのプレート電極ＰＬとなる。
トレンチＴＲの内壁表面を被覆してキャパシタ絶縁膜１３が形成され、その内側にポリシリコンからなる第２ｎ型半導体層１４が埋め込まれて、これがメモリキャパシタの記憶ノード電極ＭＮとなる。
上記のようにして、第１ｎ型半導体層１２（プレート電極ＰＬ）、キャパシタ絶縁膜１３および第２ｎ型半導体層１４（記憶ノード電極ＭＮ）からメモリキャパシタが構成されている。
【００３５】
上記のメモリキャパシタを被覆して、酸化シリコンの層間絶縁膜１５が形成されており、その上層に、結晶シリコンからなり、活性領域ＡＡとなる第３ｎ型半導体層１６が積層されている。
【００３６】
第３ｎ型半導体層１６（活性領域ＡＡ）は、酸化シリコンからなるＳＴＩ型の素子分離絶縁膜１７で分離されている。
素子分離絶縁膜１７と第３ｎ型半導体層１６（活性領域ＡＡ）の境界に設けられ、第２ｎ型半導体層１４（記憶ノード電極ＭＮ）に達する記憶ノードコンタクトホールＭＨに、ポリシリコンからなる第４半導体層１８（記憶ノードコンタクトプラグＭＮＣ）が埋め込まれている。
【００３７】
また、第３ｎ型半導体層１６（活性領域ＡＡ）には、チャネル形成領域とこれを挟むようにしてソース・ドレイン領域（不図示）が形成され、チャネル形成領域における第３ｎ型半導体層１６（活性領域ＡＡ）上に不図示のゲート絶縁膜を介してゲート電極１９が形成されている。以上のようにして、ＭＯＳＦＥＴが構成されている。
ゲート電極１９の上層には、例えば窒化シリコンからなるオフセット絶縁膜２１が形成され、また、両側部には、例えば窒化シリコンからなるサイドウォール絶縁膜（２２，２２ａ）が形成されている。ゲート電極の記憶ノードコンタクトプラグＭＮＣ側に形成されたサイドウォール絶縁膜２２ａは、他のサイドウォール絶縁膜２２よりも幅が狭められて形成されている。
【００３８】
ここで、第３ｎ型半導体層１６の表面において、サイドウォール絶縁膜２２ａが形成されている側ではサイドウォール絶縁膜の幅が狭められていて、第３ｎ型半導体層１６の表面がサイドウォール絶縁膜２２ａからはみ出して露出する構造となっており、この表面と第４半導体層１８（記憶ノードコンタクトプラグＭＮＣ）の表面において、コバルトあるいはニッケルなどの金属化領域として金属シリサイド層２３が一体に形成されており、第３ｎ型半導体層１６に形成されたＭＯＳＦＥＴの記憶ノードコンタクトプラグＭＮＣ側のソース・ドレインと第４半導体層１８（記憶ノードコンタクトプラグＭＮＣ）とが電気的に接続されている。金属シリサイド層２３は、第３ｎ型半導体層１６の表面の少なくとも一部と第４半導体層１８（記憶ノードコンタクトプラグＭＮＣ）の表面の少なくとも一部に一体に形成されていればよい。
また、ＭＯＳＦＥＴの他方のソース・ドレインにおいても、これに接続する金属シリサイド層２３ａが形成されており、この層から不図示のビットコンタクトを介してビット線に接続されている。さらに、ゲート電極１９はワード線に接続されている。
以上のような構成のメモリセルがマトリクス状に集積されて、ＤＲＡＭが構成されている。
【００３９】
上記のメモリセルを有するＤＲＡＭにおいて、ＭＯＳＦＥＴとメモリキャパシタは、層間絶縁膜１５を挟んで縦方向に積層された構造であるので、活性領域ＡＡから制限を受けることなく、メモリキャパシタの面積を最大限に大きくできるので、トレンチの深さを必要以上に深く掘る必要がなく、トレンチの開口径を大きくとれるのでフォトリソグラフィ工程の難易度が下がり、エッチング時間も劇的に短縮できる。
【００４０】
また、第３ｎ型半導体層１６に形成されたＭＯＳＦＥＴの記憶ノードコンタクトプラグＭＮＣ側のソース・ドレインと記憶ノードコンタクトプラグＭＮＣとは、記憶ノードコンタクトプラグＭＮＣからの不純物の拡散ではなく金属シリサイド層２３により接続されているので、記憶ノードコンタクトプラグＭＮＣからの不純物拡散のための熱処理は不要となり、コンタクトホール開口のリソグラフィとゲート電極形成のリソグラフィの整合距離を確保する必要がなく、セルアレイ面積の縮小が可能となる。
【００４１】
上記の本実施形態に係るＤＲＡＭの製造方法について図面を参照して説明する。
まず、図２（ａ）の構造に至るまでについて説明する。
例えば、半導体基板（基板）１０上にトレンチのパターンに開口したマスク層を形成し、これをマスクとするエッチングにより、半導体基板１０にトレンチＴＲを形成する。
次に、例えばトレンチＴＲの内壁表面から所定の深さでメモリキャパシタのプレート電極ＰＬとなる第１ｎ型半導体層１２を形成し、さらにマスク層１１を除去し、次にＣＶＤ（Chemical Vapor Deposition ）法などによりトレンチＴＲの内壁表面にキャパシタ絶縁膜１３を形成する。
次に、トレンチＴＲ内部を埋め込んで第２ｎ型半導体層１４（記憶ノード電極ＭＮ）を形成し、半導体基板１０および第２ｎ型半導体層１４を被覆して全面に酸化シリコンからなる層間絶縁膜１５を形成する。これらの工程は、例えばトレンチＴＲ内部を埋め込んでトレンチＴＲの上端より高い膜厚で第２ｎ型半導体層１４を成膜し、上面からトレンチ壁部１０ａに達するまで絶縁化して、層間絶縁膜１５を形成するとともに第２ｎ型半導体層１４を各トレンチＴＲ毎に分割する方法によっても形成できる。
以上で、図２（ａ）に示す構造となる。
【００４２】
次に、図２（ｂ）に示すように、例えばＳＯＩ基板を形成する手法と同様の手法により、層間絶縁膜１５の上層に、５０〜１５０ｎｍの膜厚の結晶シリコンからなる第３ｎ型半導体層１６を形成する。
即ち、例えば、第２のシリコン半導体基板を層間絶縁膜１５上に貼り合わせ、所望の膜厚の結晶シリコン層を残すようにして、第２の半導体基板の貼り合わせた面と反対側の面から研削および研磨する方法、あるいは、第２のシリコン半導体基板に所定の深さに予め水素を注入しておき、上記と同様に層間絶縁膜１５上に貼り合わせ、熱処理により水素導入領域において分割して結晶シリコン層を残す方法などによる。
【００４３】
次に、図３（ａ）に示すように、ＳＴＩ法により、素子分離絶縁膜１７を形成する。
即ち、例えばシリコンを選択的に除去し、酸化シリコンで停止するような選択比をとれる構成のエッチングガスを用いたエッチングにより、素子分離領域における第３ｎ型半導体層１６を除去し、除去により生成された開口部内に酸化シリコンなどの絶縁体を埋め込み、研磨処理などにより開口部の外部の絶縁体を除去して形成する。
素子分離絶縁膜１７により分離される活性領域ＡＡは、トレンチＴＲの上方に位置するように配置する。
【００４４】
次に、図３（ｂ）に示すように、ウェル形成のイオン注入、閾値調整のイオン注入および熱処理などを行った後、第３ｎ型半導体層１６の表面に不図示のゲート絶縁膜を形成し、さらに、例えばポリシリコンからなるゲート電極１９をパターン形成する。このとき、例えばゲート電極１９の上層に窒化シリコンなどからなるオフセット絶縁膜２１を形成し、ゲート電極と同時にパターン加工する。
【００４５】
次に、図４（ａ）に示すように、例えばＣＶＤ法により窒化シリコンを全面に１５０ｎｍ程度の膜厚で堆積させ、エッチバックを施すことで、ゲート電極１９およびオフセット絶縁膜２１の積層体の両側部にサイドウォール絶縁膜２２を形成する。
また、例えば、上記のサイドウォール絶縁膜２２形成前および形成後にそれぞれ導電性不純物をイオン注入して、ＬＤＤ構造のソース・ドレイン領域を形成することができ、この場合にはサイドウォール絶縁膜２２がＬＤＤ構造を形成するためのオフセットスペーサとして機能する。または、サイドウォール絶縁膜２２形成前および形成後のいずれか一回で形成することもできる。
【００４６】
次に、図４（ｂ）に示すように、例えばフォトリソグラフィ工程により、記憶ノードコンタクトプラグを形成する領域を開口するパターンのレジスト膜Ｒ１をパターン形成する。
次工程において、記憶ノードコンタクトホールの開口はサイドウォール絶縁膜２２をマスクとして自己整合的になされるので、レジスト膜Ｒ１のパターン開口領域は記憶ノードコンタクトホールの開口領域に対する合わせずれマージンを確保して形成することができる。
【００４７】
次に、図５（ａ）に示すように、例えば、レジスト膜Ｒ１の開口領域内において、サイドウォール絶縁膜２２をマスクとしてＲＩＥ（反応性イオンエッチング）などの異方性エッチングを施し、第２ｎ型半導体領域１４（記憶ノード電極ＭＮ）に達する記憶ノードコンタクトホールＭＨを自己整合的に開口する。
ここで、記憶ノードコンタクトホールＭＨは第３ｎ型半導体層１６から素子分離絶縁膜１７にかかる領域で開口するので、サイドウォール絶縁膜２２としては素子分離絶縁膜１７を構成する酸化シリコンに対して選択比を有する窒化シリコンなどを用いる。
この後、アッシング処理などにより、レジスト膜Ｒ１を除去する。
【００４８】
次に、図５（ｂ）に示すように、例えばＣＶＤ法により、記憶ノードコンタクトホールＭＨを埋め込んで全面にポリシリコンを堆積させ、第４半導体層１８ａを形成する。
【００４９】
次に、図６（ａ）に示すように、記憶ノードコンタクトホールＭＨの内部に堆積した第４半導体層１８ａを残すようにエッチバックして、第２ｎ型半導体層１４（記憶ノード電極ＭＮ）に接続する第４半導体層１８（記憶ノードコンタクトプラグＭＮＣ）とする。
上記においてビットコンタクト領域においてもポリシリコンが埋め込まれるので、予めマスク剤を埋め込んでおき、後からこのマスク剤を除去することでビットコンタクト領域にポリシリコンが残ることを防止できる。また、通常はビットコンタクト領域の方が記憶ノードコンタクトホールよりも広いので、記憶ノードコンタクトプラグとして堆積させるポリシリコンの膜厚を適切に制御することで、ビットコンタクト領域にポリシリコンが残ることを防止できる。
【００５０】
次に、図６（ｂ）に示すように、例えばフォトリソグラフィ工程により、記憶ノードコンタクトプラグＭＮＣに臨むサイドウォール絶縁膜２２の領域を開口するパターンのレジスト膜Ｒ２をパターン形成する。具体的には、上記のレジスト膜Ｒ１と同一のパターンのレジスト膜とすることができる。
【００５１】
次に、図７（ａ）に示すように、例えば、レジスト膜Ｒ２の開口領域内において、ウェットエッチングなどのエッチングによりサイドウォール絶縁膜２２の表面を後退させる。
得られるサイドウォール絶縁膜２２ａは、後退前よりも幅が狭まることにより、第３ｎ型半導体層１６の表面を一部を露出させる。
この後、アッシング処理などにより、レジスト膜Ｒ２を除去する。
【００５２】
次に、図７（ｂ）に示すように、上記で露出した第３ｎ型半導体層１６の表面と、第４半導体層１８（記憶ノードコンタクトプラグＭＮＣ）の表面において、コバルトあるいはニッケルなどの金属化領域として金属シリサイド層２３を一体に形成する。これにより
従来必要であった第４半導体層１８（記憶ノードコンタクトプラグＭＮＣ）から第３ｎ型半導体層１６への不純物拡散のための熱処理は不要となる。
また、表面が後退していないサイドウォール絶縁膜２２側のビットコンタクト領域においても、第３ｎ型半導体層１６において金属シリサイド層２３ａが形成される。
この場合の金属シリサイド層（２３，２３ａ）は、表面にシリコンが露出している領域に自己整合的に形成されたサリサイドである。
以降は、ビットコンタクトを介してビット線を接続し、さらにゲート電極１９にワード線を接続して、図１に示す構造のＤＲＡＭを製造することができる。
【００５３】
上記の本実施形態に係るＤＲＡＭの製造方法によれば、第３ｎ型半導体層１６に形成されたＭＯＳＦＥＴの記憶ノードコンタクトプラグＭＮＣ側のソース・ドレインと記憶ノードコンタクトプラグＭＮＣとを金属化領域（金属シリサイド層１２）により接続することで、記憶ノードコンタクトプラグＭＮＣからの不純物拡散のための熱処理は不要となり、コンタクトホール開口のリソグラフィとゲート電極形成のリソグラフィの整合距離を確保する必要がなく、セルアレイ面積の縮小が可能となる。
【００５４】
本実施形態において、記憶ノードコンタクトホールを開口する際に、レジストマスクではなく、酸化シリコンや窒化シリコンなどを用いたハードマスクを用いて開口し、記憶ノードコンタクトプラグとしてポリシリコンなどを埋め込む際にも上記のハードマスクを保持しておけば、埋め込み後のサイドウォール絶縁膜の表面を後退させるエッチング工程におけるマスクとして上記のハードマスクを用いることができる。
このとき、記憶ノードコンタクトプラグを埋め込む際のアスペクト比は高くなるが、上述のようにビットコンタクト領域において全面エッチバックしてもポリシリコンがうまくエッチオフされない場合でも、上記のハードマスクを用いれば、ビットコンタクト領域はハードマスクで覆われているのでポリシリコンが埋め込まれることもなく、高さ調整を下後でハードマスクを除去すれば精度良く記憶ノードコンタクトホール内にポリシリコンを埋め込むことができる。
【００５５】
第２実施形態
図８は本実施形態に係るＤＲＡＭのメモリセルの断面図である。
実質的に第１実施形態に係るＤＲＡＭと同様の構成であるが、ゲート電極１９の上層のオフセット絶縁膜が除去されており、ゲート電極１９の記憶ノードコンタクト側およびビットコンタクト側の両側について、表面の後退した状態のサイドウォール絶縁膜２４が形成されており、ゲート電極１９の表面にも金属シリサイド層１９ａが形成されていることが異なる。
【００５６】
上記の本実施形態のＤＲＡＭは、第３ｎ型半導体層１６に形成されたＭＯＳＦＥＴの記憶ノードコンタクトプラグＭＮＣ側のソース・ドレインと記憶ノードコンタクトプラグＭＮＣとは、記憶ノードコンタクトプラグＭＮＣからの不純物の拡散ではなく金属シリサイド層２３により接続されているので、記憶ノードコンタクトプラグＭＮＣからの不純物拡散のための熱処理は不要となり、コンタクトホール開口のリソグラフィとゲート電極形成のリソグラフィの整合距離を確保する必要がなく、セルアレイ面積の縮小が可能となる。
【００５７】
上記の本実施形態に係るＤＲＡＭの製造方法について図面を参照して説明する。
まず、図９（ａ）の構造に至るまでは、第１実施形態における図６（ａ）までの工程と同様に行う。
次に、図９（ｂ）に示すように、例えばシリコンおよび酸化シリコンに対して窒化シリコンを選択的に除去するエッチング処理により、オフセット絶縁膜２１およびサイドウォール絶縁膜２２を除去する。
【００５８】
次に、図１０（ａ）に示すように、例えばＣＶＤ法により窒化シリコンを全面に堆積させ、エッチバックを施すことで、ゲート電極１９の両側部に新たなサイドウォール絶縁膜２４を形成する。
ここで、新たなサイドウォール絶縁膜２４としては、必要に応じて堆積させる窒化シリコン膜厚などを制御して、上記のサイドウォール絶縁膜２２よりも幅が狭くなるように形成する。
この結果、サイドウォール絶縁膜の表面が後退したことと同様の効果が得られ、第３ｎ型半導体層１６の表面を一部を露出させることができる。
本実施形態においては、上述のようにゲート電極１９上のオフセット絶縁膜２１を除去しており、新たなサイドウォール絶縁膜２４の形成時のゲート形状の高さがオフセット絶縁膜２１の分低くなっているので、通常のサイドウォール形成工程を経れば、前工程で形成したサイドウォール絶縁膜２２よりも幅が狭められたサイドウォール絶縁膜２４が自然に形成できる。
【００５９】
次に、図１０（ｂ）に示すように、上記で露出した第３ｎ型半導体層１６の表面と、第４半導体層１８（記憶ノードコンタクトプラグＭＮＣ）の表面において、コバルトあるいはニッケルなどの金属化領域として金属シリサイド層２３を一体に形成する。これにより、従来必要であった第４半導体層１８（記憶ノードコンタクトプラグＭＮＣ）から第３ｎ型半導体層１６への不純物拡散のための熱処理は不要となる。
また、ビットコンタクト領域においても前工程で形成したサイドウォール絶縁膜２２が除去され、記憶ノードコンタクト側と同じく幅が狭められたサイドウォール絶縁膜２４が新たに形成され、第３ｎ型半導体層１６において金属シリサイド層２３ａが形成される。このように、サイドウォールの幅を記憶ノード側と同じにできるので、ソース・ドレインプロファイルをビットコンタクト側と記憶ノードコンタクト側で同一にする必要がある場合には、本実施形態が有効である。
さらに、ゲート電極１９の表面においても、金属シリサイド層１９ａが形成される。
この場合の金属シリサイド層（２３，２３ａ，１９ａ）は、表面にシリコンが露出している領域に自己整合的に形成されたサリサイドである。
以降は、ビットコンタクトを介してビット線を接続し、さらにゲート電極１９にワード線を接続して、図１に示す構造のＤＲＡＭを製造することができる。
【００６０】
上記の本実施形態に係るＤＲＡＭの製造方法によれば、第３ｎ型半導体層１６に形成されたＭＯＳＦＥＴの記憶ノードコンタクトプラグＭＮＣ側のソース・ドレインと記憶ノードコンタクトプラグＭＮＣとを金属化領域（金属シリサイド層１２）により接続することで、記憶ノードコンタクトプラグＭＮＣからの不純物拡散のための熱処理は不要となり、コンタクトホール開口のリソグラフィとゲート電極形成のリソグラフィの整合距離を確保する必要がなく、セルアレイ面積の縮小が可能となる。
【００６１】
第３実施形態
図１１は本実施形態に係るＤＲＡＭのメモリセルの要部断面図である。
実質的に第１実施形態に係るＤＲＡＭと同様の構成であるが、記憶ノードコンタクトホールＭＨの側壁表面にシリンダ状絶縁膜１８ｂが形成されており、シリンダ状絶縁膜１８ｂの内側に記憶ノードコンタクトプラグ１８が形成されていることが異なる。
シリンダ状絶縁膜１８ｂの膜厚Ｌ1 は、例えば１ｎｍ程度であり、シリンダ状絶縁膜１８ｂが形成されていることにより、第４半導体層１８（記憶ノードコンタクトプラグＭＮＣ）から第３ｎ型半導体層１６への不純物の拡散が完全に防止され、コンタクトホール開口のリソグラフィとゲート電極形成のリソグラフィの整合距離を確保する必要がなく、セルアレイ面積の縮小が可能となる。
【００６２】
第３ｎ型半導体領域１６のチャネル形成領域上にゲート絶縁膜１９ａを介してゲート電極１９およびオフセット絶縁膜２１が形成されており、その記憶ノードコンタクトプラグ側の側部において幅が狭められたサイドウォール絶縁膜２２ａが形成され、サイドウォール絶縁膜２２ａからはみ出して露出した表面に金属シリサイド層２３ｃが形成されている。また、ビットコンタクト側の側部における表面にも金属シリサイド層２３ａが形成されている。
さらに、第４半導体層１８（記憶ノードコンタクトプラグＭＮＣ）の表面において形成される金属シリサイド層２３ｂが形成されており、金属シリサイド層２３ｃとが、シリダ状絶縁膜１８ｂの上部を乗り越えて形成されたブリッジ状の金属シリサイド層２３ｄにより接続された構成となっている。
【００６３】
図１２は本実施形態に係るＤＲＡＭの製造方法の製造工程を示す要部断面図である。
即ち、第１実施形態の製造方法と同様であるが、記憶ノードコンタクトホールＭＨを開口する工程の後、第４半導体層１８（記憶ノードコンタクトプラグＭＮＣ）を形成する工程の前に、記憶ノードコンタクトホールＭＨの側壁表面に、シリンダ状絶縁膜１８ｂを形成しておき、第４半導体層１８（記憶ノードコンタクトプラグＭＮＣ）を形成する工程においては、シリンダ状絶縁膜１８ｂの内側に形成する。
この様な状態で、第３ｎ型半導体層１６の表面および第４半導体層１８（記憶ノードコンタクトプラグＭＮＣ）の表面においてそれぞれ金属シリサイド層を形成すると、シリンダ状絶縁膜１８ｂの膜厚が１ｎｍ程度に薄い場合、ブリッジ状の金属シリサイド層２３ｄがシリンダ状絶縁膜の上部を乗り越えて形成され、第３ｎ型半導体層１６の表面と、第４半導体層１８（記憶ノードコンタクトプラグＭＮＣ）の表面において、金属シリサイド層２３を一体に形成することができる。
【００６４】
第４実施形態
図１３は本実施形態に係るＤＲＡＭのメモリセルの要部断面図である。
第３実施形態に係るＤＲＡＭと同様に、記憶ノードコンタクトホールＭＨの側壁表面にシリンダ状絶縁膜１８ｂが形成されており、シリンダ状絶縁膜１８ｂの内側に記憶ノードコンタクトプラグ１８が形成されている。
シリンダ状絶縁膜１８ｂの膜厚Ｌ2 は、例えば１０ｎｍ程度であり、シリンダ状絶縁膜１８ｂが形成されていることにより、第４半導体層１８（記憶ノードコンタクトプラグＭＮＣ）から第３ｎ型半導体層１６への不純物の拡散が完全に防止され、コンタクトホール開口のリソグラフィとゲート電極形成のリソグラフィの整合距離を確保する必要がなく、セルアレイ面積の縮小が可能となる。
【００６５】
第３実施形態と同様に、第３ｎ型半導体領域１６のチャネル形成領域上にゲート絶縁膜１９ａを介してゲート電極１９およびオフセット絶縁膜２１が形成されており、その記憶ノードコンタクトプラグ側の側部において幅が狭められたサイドウォール絶縁膜２２ａが形成され、サイドウォール絶縁膜２２ａからはみ出して露出した表面に金属シリサイド層２３ｃが形成されている。また、ビットコンタクト側の側部における表面にも金属シリサイド層２３ａが形成されている。
さらに、第４半導体層１８（記憶ノードコンタクトプラグＭＮＣ）の表面において形成される金属シリサイド層２３ｂが形成されており、金属シリサイド層２３ｃとが、シリンダ状絶縁膜１８ｂの上部を乗り越えて形成されたブリッジ状の金属シリサイド層２３ｄにより接続された構成となっている。
【００６６】
図１４（ａ）および（ｂ）は本実施形態に係るＤＲＡＭの製造方法の製造工程を示す要部断面図である。
本実施形態においては、図１４（ａ）に示すように、シリンダ状絶縁膜１８ｂの膜厚Ｌ2 が第３実施形態よりも厚膜であり、また、製造工程においてエッチング処理を重ねるに連れてシリンダ状絶縁膜１８ｂの上部の表面が第３ｎ型半導体層１６と導体層１８（記憶ノードコンタクトプラグＭＮＣ）の表面の高さより低くなり、第３ｎ型半導体層１６と第４半導体層１８（記憶ノードコンタクトプラグＭＮＣ）のシリンダ状絶縁膜１８ｂ側の側面およびシリンダ状絶縁膜１８ｂの上面から凹部Ｃが構成されてしまう。
このような場合、第３ｎ型半導体層１６の表面と第４半導体層１８（記憶ノードコンタクトプラグＭＮＣ）の表面においてシリサイド化処理を施しても、上記の凹部Ｃを乗り越えてシリサイド層が形成されなくなってくる。
そこで、本実施形態においては図１４（ｂ）に示すように、上記の凹部Ｃにポリシリコンなどの導電膜を全面に形成し、エッチバックすることにより、凹部Ｃに導電膜２３ｄ’を埋め込んでおき、この状態でシリサイド化処理を施すことで、図１３に示すように、導電膜２３ｄ’においてもシリサイド化され、シリンダ状絶縁膜１８ｂの上部を乗り越えて形成されたブリッジ状の金属シリサイド層２３ｄが形成され、これにより金属シリサイド層２３ｂと金属シリサイド層２３ｃとが接続される。
【００６７】
本発明は上記の説明に限定されない。
例えば、上記実施形態においてはＤＲＡＭの記憶ノードコンタクトプラグにおける半導体層との接合構造について示しているが、これに限らず、ＤＲＡＭのその他の構造やＤＲＡＭ以外の半導体装置として、基板上の下部構造を被覆して絶縁膜と半導体層は積層され、この半導体層から下部構造に接続するコンタクトプラグを形成する場合の構造に対して、さらにはその製造方法に対して、本発明を適用することができる。
また、第３および第４実施形態においては、第１実施形態に示すＤＲＡＭにおいて記憶ノードコンタクトホールの内壁表面にシリンダ状絶縁膜が形成された構成を示しているが、第２実施形態に係るＤＲＡＭやこれらのＤＲＡＭのその他の構造、さらにはＤＲＡＭ以外の半導体装置などにも適用可能である。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【産業上の利用可能性】
【００６８】
本発明の半導体記憶装置は、大容量化および微細化が進められたＤＲＡＭとして適用できる。
【００６９】
本発明の半導体記憶装置の製造方法は、大容量化および微細化が進められたＤＲＡＭを製造する方法に適用できる。
【００７０】
本発明の半導体装置は、微細化が進められた半導体装置として適用できる。
【００７１】
本発明の半導体装置の製造方法は、微細化が進められた半導体装置を製造する方法に適用できる。
【図面の簡単な説明】
【００７２】
【図１】図１は本発明の第１実施形態に係るＤＲＡＭのメモリセルの断面図である。
【図２】図２（ａ）および図２（ｂ）は本発明の第１実施形態に係るＤＲＡＭの製造方法の製造工程を示す断面図である。
【図３】図３（ａ）および図３（ｂ）は本発明の第１実施形態に係るＤＲＡＭの製造方法の製造工程を示す断面図である。
【図４】図４（ａ）および図４（ｂ）は本発明の第１実施形態に係るＤＲＡＭの製造方法の製造工程を示す断面図である。
【図５】図５（ａ）および図５（ｂ）は本発明の第１実施形態に係るＤＲＡＭの製造方法の製造工程を示す断面図である。
【図６】図６（ａ）および図６（ｂ）は本発明の第１実施形態に係るＤＲＡＭの製造方法の製造工程を示す断面図である。
【図７】図７（ａ）および図７（ｂ）は本発明の第１実施形態に係るＤＲＡＭの製造方法の製造工程を示す断面図である。
【図８】図８は本発明の第２実施形態に係るＤＲＡＭのメモリセルの断面図である。
【図９】図９（ａ）および図９（ｂ）は本発明の第２実施形態に係るＤＲＡＭの製造方法の製造工程を示す断面図である。
【図１０】図１０（ａ）および図１０（ｂ）は本発明の第２実施形態に係るＤＲＡＭの製造方法の製造工程を示す断面図である。
【図１１】図１１は本発明の第３実施形態に係るＤＲＡＭのメモリセルの要部断面図である。
【図１２】図１２は本発明の第３実施形態に係るＤＲＡＭの製造方法の製造工程を示す要部断面図である。
【図１３】図１３は本発明の第４実施形態に係るＤＲＡＭのメモリセルの要部断面図である。
【図１４】図１４（ａ）および図１４（ｂ）は本発明の第４実施形態に係るＤＲＡＭの製造方法の製造工程を示す要部断面図である。
【図１５】図１５（ａ）は第１従来例に係るＤＲＡＭのメモリセルの断面図であり、図１５（ｂ）は平面図であり、図１５（ａ）は図１５（ｂ）中のＸ−Ｘ’における断面図に相当する。
【図１６】図１６（ａ）は第２従来例に係るＤＲＡＭのメモリセルの断面図であり、図１６（ｂ）は平面図であり、図１６（ａ）は図１６（ｂ）中のＸ−Ｘ’における断面図に相当する。
【符号の説明】
【００７３】
１０…半導体基板、１０ａ…トレンチ壁部、１１…マスク層、１２…第１ｎ型半導体層、１３…キャパシタ絶縁膜、１４…第２ｎ型半導体層、１５…層間絶縁膜、１６…第３ｎ型半導体層、１７…素子分離絶縁膜、１８，１８ａ…第４半導体層、１８ｂ…シリンダ状絶縁膜、１９…ゲート電極、１９ａ…ゲート絶縁膜、２０…ビットコンタクト、２１…オフセット絶縁膜、２２，２２ａ，２４…サイドウォール絶縁膜、２３，２３ａ，２３ｂ，２３ｃ，２３ｄ…金属シリサイド層、１００…半導体基板、１０１…第１ｎ型半導体層、１０２…第２ｎ型半導体層、１０３…キャパシタ絶縁膜、１０４…第３ｎ型半導体層、１０５…素子分離絶縁膜、１０６…第４半導体層、１０７…ゲート電極、１０８…ビットコンタクト、ＰＬ…プレート電極、ＭＮ…記憶ノード電極、ＭＨ…記憶ノードコンタクトホール、ＭＮＣ…記憶ノードコンタクトプラグ、ＡＡ…活性領域、ＴＲ…トレンチ。
【図１】
2005203615.tif 000003
【図２】
2005203615.tif 000004
【図３】
2005203615.tif 000005
【図４】
2005203615.tif 000006
【図５】
2005203615.tif 000007
【図６】
2005203615.tif 000008
【図７】
2005203615.tif 000009
【図８】
2005203615.tif 000010
【図９】
2005203615.tif 000011
【図１０】
2005203615.tif 000012
【図１１】
2005203615.tif 000013
【図１２】
2005203615.tif 000014
【図１３】
2005203615.tif 000015
【図１４】
2005203615.tif 000016
【図１５】
2005203615.tif 000017
【図１６】
2005203615.tif 000018