(57)【要約】【課題】ＤＳＰ等のプロセッサのデジタル信号処理結果データを一定のサンプリング速度のアナログ信号として汎用測定器でモニタする。【解決手段】ＤＳＰ１１の信号処理結果データをＦＩＦＯ１２に蓄えた後、発信器１７で発生させたクロックをＤＳＰ１１でその出力可否が制御されるゲート１６を経由し、ＦＩＦＯ１２に蓄えられた信号処理結果データを一定サンプリング速度で読み出してラッチ１３で保持し、その値をＤ／Ａ１４でアナログ信号に変換して出力する。これにより、信号処理結果データを一定のサンプリング速度のアナログ信号として汎用測定器でモニタできる。【選択図】      図１
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【特許請求の範囲】
【請求項１】
デジタルデータを入力して信号処理を行うＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）と、前記ＤＳＰの信号処理結果データを蓄えるＦＩＦＯ（Ｆｉｒｓｔ  Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ）と、前記ＤＳＰから出力された信号から前記ＦＩＦＯへの書き込み信号か前記ＦＩＦＯから読み出すためのトリガ信号かを選択するデコーダと、前記ＦＩＦＯから読み出すためのクロックを発生する発信器と、前記クロックの出力を前記トリガ信号と同期信号で制御するゲートと、前記ＦＩＦＯから読み出された信号処理結果データを一旦保持するラッチと、前記ラッチからの出力をアナログ信号に変換するＤ／Ａを備えることを特徴とするモニタ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、モニタ回路に関し、特にＤＳＰ等のプロセッサのデジタル信号処理結果データを一定のサンプリング速度のアナログ信号としてモニタする回路に関する。
【０００２】
【従来の技術】
従来、ＤＳＰでの信号処理結果データをモニタする方法としては、ＤＳＰのデバキングツール（ＩＣＥ：Ｉｎ  Ｃｉｒｃｕｉｔ  Ｅｍｕｌａｔｏｒ等）を用いてメモリダンプを行い数値にてモニタする方法や、モニタ回路を付加して信号処理結果データをアナログ信号に変換した後、汎用測定器でモニタする方法で行われていた。
【０００３】
図５はモニタ回路の一例であり、デジタルデータを入力して信号処理するＤＳＰ４１と、信号処理結果データを保持するＩ／Ｏ４２と、Ｉ／Ｏの出力をアナログ信号に変換するＤ／Ａ４３で構成されている。
【０００４】
【特許文献１】
特開平０１−１８８９７０号公報
【特許文献２】
特開昭５８−１３２６７３号公報
【０００５】
【発明が解決しようとする課題】
従来のデバッキングツールにてモニタする方法では、デバッキングツールを接続しなければならないため専用開発機器が必要となる他、ＤＳＰの信号処理を一旦停止して、メモリダンプしなければならないことからモニタ時の信号処理連続性を欠く問題があった。
【０００６】
また、従来のモニタ回路ではＩ／Ｏには一個のデータしか蓄えられないため、信号処理結果データをモニタするにはＤＳＰで信号処理結果データを一個ずつ出力することになり、ＤＳＰではデータ数分だけ出力の処理を繰り返すことになる。この時、各データの出力間隔を等間隔にかつオシロスコープの表示レンジに適したようにするには、プログラムにて出力処理の間隔をあけるための適切なウェイト処理をも受ける必要があった。これは本来行うべく信号処理以外の無駄な処理時間を要することになりＤＳＰでのスループットレートの低下に繋がるという問題があった。
【０００７】
【課題を解決するための手段】
本発明のモニタ回路は、ＤＳＰでの信号処理結果データを一端ＦＩＦＯに蓄え、外部より一定レートの読み出し信号をＦＩＦＯに供給することで、蓄えられた信号処理結果データが一定間隔で読み出される。この信号処理結果データをＡ／Ｄにてアナログ信号に変換し、オシロスコープ等の汎用測定器にてモニタすることで一定サンプリングの信号処理結果としてモニタできる。
【０００８】
なお、サンプリング速度は外部の発信器により任意に設定できる他、もに高いしタイミングをＤＳＰの制御にて設定できる。
【０００９】
【発明の実施の形態】
次に本発明について図面を参照して説明する。
【００１０】
図１は本発明の一実施例のモニタ回路である。
【００１１】
入力のデジタルデータをＤＳＰ１１で信号処理を行った後、信号処理結果データ出力としてＦＩＦＯ１２を備える。この時のＦＩＦＯ１２屁の書き込み制御は、ＤＳＰ１１からの書き込み信号とアドレス信号によりデコーダ１５でデコードされたＷＲ信号で行われる。蓄えられる信号処理結果データ数はＦＩＦＯ１２の容量で決定される。
【００１２】
ＦＩＦＯ１２に蓄えられた信号処理結果データの読み出しはＲＤ信号で行われるが、このＲＤ信号は発信器１７で発生されたクロックが、ゲート１６でオープンされているときのみＲＤ信号として供給される。
【００１３】
ゲート１６のオープンはＤＳＰ１１からの書き込み信号とアドレス信号よりデコーダ１５でデコードされたトリガ信号が入力されたときオープン状態となり、以後この状態が保持される。なお、デコーダ１５でのＷＲ信号及びトリガ信号の選択は、アドレスの違いにより認識される。
【００１４】
ゲート１６のクローズは、外部から供給される同期信号で制御されるが、この同期信号はＤＳＰ１１とゲート１６に供給され、ＤＳＰ１１では信号処理サイクルを認識し、ゲート１６ではＲＤ信号の出力を禁止（クローズ）する。
【００１５】
ＦＩＦＯ１２から読み出された信号処理結果データはラッチ１３に一端保持され、その保持されたデータがＤ／Ａ１４でアナログ信号に変換されて出力される。
【００１６】
上記説明のタイミング関係を図２に示す。
【００１７】
同期信号毎のサイクルで行われる信号処理において、ＤＳＰはＦＩＦＯへ信号処理結果データを高速に書き込むことで蓄える。その後、ＤＳＰがトリガ信号を出力すると、一定のサンプリング速度のＲＤ信号によりＦＩＦＯに蓄えられたデータが読み出され、アナログ信号に変更された後、出力される。
【００１８】
ここでのＲＤ信号発生サイクルは、アナログ信号のサンプリング速度及びアナログ信号の表示スピードであり、図１の発信器１７のクロックによりこの速度が決定される。
【００１９】
図３に本発明のモニタ表示例として信号処理結果データをＦＦＴ結果とした時のアナログ出力をモニタしたオシロスコープの画面を示す。
【００２０】
この画面は、横軸が周波数、縦軸がレベルで表示されている。横軸の周波数はサンプリング速度一定のため、一定の分解能（ライン間隔）としてモニタできる。つまり横軸の間隔を測定することでひょうじされている各ラインの周波数値を割り出すことが可能となる。
【００２１】
なお、この表示は図１におけるデコーダ１５出力のトリガ信号でオシロスコープのトリガをとっている。
【００２２】
図４に本発明である図１のモニタ回路の変形例を示す。
【００２３】
このモニタ回路は、図１において同期信号によりゲート１６をクローズしていたが同期信号をゲート１６に入力しないで使用した場合に有効であり、この場合、ＦＩＦＯ１２に蓄えられた信号処理結果データが常に読み出されるので、連続波形、例えばピュアトーン信号等をアナログ連続信号としてモニタすることも可能となる。
【００２４】
【発明の効果】
以上説明したように本発明によれば、信号処理を中断することなく、また連続した信号処理結果データを一定レートのサンプリング速度でアナログ信号として汎用測定器でモニタでき、信号処理結果の判断（デバック、保守）が容易になる。
【図面の簡単な説明】
【図１】本発明のモニタ回路を示したブロック図。
【図２】モニタ回路のタイミング図。
【図３】モニタ表示例。
【図４】本発明の別のモニタ回路を示したブロック図。
【図５】従来のモニタ回路を示したブロック図。
【符号の説明】
１１  ＤＳＰ
１２  ＦＩＦＯ
１３  ラッチ
１４  Ｄ／Ａ
１５  デコーダ
１６  ゲート
１７  発信器
４１  ＤＳＰ
４２  Ｉ／Ｏ
４３  Ｄ／Ａ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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