(57)【要約】【課題】デュアルゲート電極構造における両ゲ−ト電極間の不純物の相互拡散によるトランジスタのしきい値電圧の変動を抑制する。【解決手段】ｎ型ＭＩＳトランジスタ形成領域ＲＴｎ及びｐ型ＭＩＳトランジスタ形成領域ＲＴｐのシリコン基板１からなる活性領域上にゲート絶縁膜５を形成する。その後、ポリシリコン膜６を形成する。その後、ポリシリコン膜６上に、ｐ型ＭＩＳトランジスタ形成領域ＲＴｐを覆うレジスト７を形成する。その後、レジスト７をマスクにして、砒素を斜めイオン注入してＡｓ注入層６Ａｓを形成する。さらに、レジスト７をマスクにして、リン（Ｐ）をイオン注入してＰ注入層６Ｐを形成する。その後、ポリシリコン膜６中の砒素及びリンを活性化するための短時間熱処理（ＲＴＡ）を行なう。【選択図】図１
2005116860.tif 000002
【特許請求の範囲】
【請求項１】
デュアルゲート構造のＣＭＯＳトランジスタを有する半導体装置の製造方法において、
半導体基板にゲート絶縁膜を形成する工程（ａ）と、
前記ゲート絶縁膜上にポリシリコン膜を形成する工程（ｂ）と、
前記ポリシリコン膜上に、ｐ型ＭＩＳトランジスタ形成領域を覆い、ｎ型ＭＩＳトランジスタ形成領域に開口を有するレジストを形成する工程（ｃ）と、
前記レジストをマスクにして、前記ｎ型ＭＩＳトランジスタ形成領域の前記ポリシリコン膜中に、相対的に拡散係数の小さいｎ型の第１の不純物をイオン注入する工程（ｄ）と、
前記レジストをマスクにして、前記ｎ型ＭＩＳトランジスタ形成領域の前記ポリシリコン膜中に、相対的に拡散係数の大きいｎ型の第２の不純物をイオン注入する工程（ｅ）と、
前記工程（ｄ）及び前記工程（ｅ）の後に、前記第１の不純物及び前記第２の不純物を活性化するための熱処理を行う工程（ｆ）と
を備えていることを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記第１の不純物のイオン注入は、前記第２の不純物のイオン注入に比べて注入角度が大きいことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１又２記載の半導体装置の製造方法において、
前記工程（ｃ）の後で、前記工程（ｆ）の前に、前記レジストをマスクにして、前記ｎ型ＭＩＳトランジスタ形成領域の前記ポリシリコン膜中に、前記第１の不純物及び前記第２の不純物よりも低濃度のｐ型の第３の不純物をイオン注入する工程を備えていることを特徴とする半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法において、
前記第３の不純物のイオン注入は、前記第２の不純物のイオン注入に比べて注入角度が大きいことを特徴とする半導体装置の製造方法。
【請求項５】
デュアルゲート構造のＣＭＯＳトランジスタを有する半導体装置の製造方法において、
半導体基板にゲート絶縁膜を形成する工程（ａ）と、
前記ゲート絶縁膜上にポリシリコン膜を形成する工程（ｂ）と、
前記ポリシリコン膜上に、ｐ型ＭＩＳトランジスタ形成領域を覆い、ｎ型ＭＩＳトランジスタ形成領域に開口を有するレジストを形成する工程（ｃ）と、
前記レジストをマスクにして、前記ｎ型ＭＩＳトランジスタ形成領域の前記ポリシリコン膜中に、ｐ型の第１の不純物をイオン注入する工程（ｄ）と、
前記レジストをマスクにして、前記ｎ型ＭＩＳトランジスタ形成領域の前記ポリシリコン膜中に、前記第１の不純物よりも高濃度のｎ型の第２の不純物をイオン注入する工程（ｅ）と、
前記工程（ｄ）及び前記工程（ｅ）の後に、前記第１の不純物及び前記第２の不純物を活性化するための熱処理を行う工程（ｆ）と
を備えていることを特徴とする半導体装置の製造方法。
【請求項６】
請求項５記載の半導体装置の製造方法において、
前記第１の不純物のイオン注入は、前記第２の不純物のイオン注入に比べて注入角度が大きいことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高集積度、高信頼性を有する半導体装置の製造方法に関し、特に、デュアルゲート型ＭＯＳ半導体装置におけるゲ−ト電極への不純物の注入方法に関するものである。
【背景技術】
【０００２】
近年、ＣＭＯＳトランジスタを有する半導体装置では、ＮＭＩＳトランジスタにはＮ型ポリシリコンゲート電極を形成し、ＰＭＩＳトランジスタにはＰ型ポリシリコンゲート電極を形成した、いわゆるデュアルゲート電極構造が用いられている（例えば、特許文献１参照）。
【０００３】
図４（ａ）〜図４（ｃ）は、従来の半導体装置の製造工程を示す断面図である。
【０００４】
まず、図４（ａ）に示す工程で、Ｐ型のシリコン基板１１にｎ型ＭＩＳトランジスタ形成領域ＲＴｎとｐ型ＭＩＳトランジスタ形成領域ＲＴｐとを区画するトレンチ型の素子分離領域１２を形成する。その後、シリコン基板１１のｎ型ＭＩＳトランジスタ形成領域ＲＴｎにＰウェル領域１３を形成し、シリコン基板１１のｐ型ＭＩＳトランジスタ形成領域ＲＴｐにＮウェル領域１４を形成する。その後、ｎ型ＭＩＳトランジスタ形成領域ＲＴｎ及びｐ型ＭＩＳトランジスタ形成領域ＲＴｐのシリコン基板１１からなる活性領域上に、シリコン酸化膜からなるゲート絶縁膜１５を形成する。
【０００５】
次に、図４（ｂ）に示す工程で、ゲート絶縁膜１５上にゲート電極形成用のノンドープドのポリシリコン膜１６を形成する。その後、ポリシリコン膜１６上に、ｐ型ＭＩＳトランジスタ形成領域ＲＴｐを覆い、ｎ型ＭＩＳトランジスタ形成領域ＲＴｎに開口を有するレジスト１７を形成する。その後、レジスト１７をマスクにして、ｎ型ＭＩＳトランジスタ形成領域ＲＴｎのポリシリコン膜１６中にｎ型不純物であるリン（Ｐ）をイオン注入してＰ注入層１６Ｐを形成する。
【０００６】
次に、図４（ｃ）に示す工程で、レジスト１７を除去した後、ポリシリコン膜１６中に注入したリン（Ｐ注入層１６Ｐ）を活性化するための熱処理を行ない、ｎ型ＭＩＳトランジスタ形成領域ＲＴｎにリン拡散層からなるｎ型ポリシリコン領域１６ａを形成する。このｎ型ポリシリコン領域１６ａが、ｎ型ポリシリコンゲート電極となる。
【０００７】
その後、ｐ型ＭＩＳトランジスタ形成領域ＲＴｐのポリシリコン膜１６にｐ型不純物でボロンをイオン注入した後、熱処理を行なって、ｐ型ＭＩＳトランジスタ形成領域ＲＴｐにｐ型ポリシリコンゲート電極となるｐ型ポリシリコン領域を形成する。
【特許文献１】特開平０７−１７６７４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、従来のような半導体装置の製造方法では、下記のような不具合があった。すなわち、ポリシリコン膜１６中にリンをイオン注入した後、注入したリン（Ｐ注入層１６Ｐ）を活性化するための熱処理をする。このとき、ｎ型ＭＩＳトランジスタ形成領域ＲＴｎのポリシリコン膜１６に注入したリンが熱処理によって、ｐ型ＭＩＳトランジスタ形成領域ＲＴｐのポリシリコン膜１６へ拡散する。このため、出来上がったデュアルゲート電極におけるＮ型ポリシリコン領域とＰ型ポリシリコン領域との接合位置が、注入位置よりもｐ型ＭＩＳトランジスタ形成領域ＲＴｐ側に入り込み、ｐ型ＭＩＳトランジスタ形成領域ＲＴのゲート絶縁膜１５上に形成されることがある。この場合、Ｐ型ＭＩＳトランジスタのしきい値電圧に変動が生じるという課題がある。
【０００９】
本発明の目的は、デュアルゲート電極構造における両ゲ−ト電極間の不純物の相互拡散によるトランジスタのしきい値電圧の変動を抑制することができる半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１０】
本発明の第１の半導体装置の製造方法は、デュアルゲート構造のＣＭＯＳトランジスタを有する半導体装置の製造方法において、半導体基板にゲート絶縁膜を形成する工程（ａ）と、前記ゲート絶縁膜上にポリシリコン膜を形成する工程（ｂ）と、前記ポリシリコン膜上に、ｐ型ＭＩＳトランジスタ形成領域を覆い、ｎ型ＭＩＳトランジスタ形成領域に開口を有するレジストを形成する工程（ｃ）と、前記レジストをマスクにして、前記ｎ型ＭＩＳトランジスタ形成領域の前記ポリシリコン膜中に、相対的に拡散係数の小さいｎ型の第１の不純物をイオン注入する工程（ｄ）と、前記レジストをマスクにして、前記ｎ型ＭＩＳトランジスタ形成領域の前記ポリシリコン膜中に、相対的に拡散係数の大きいｎ型の第２の不純物をイオン注入する工程（ｅ）と、前記工程（ｄ）及び前記工程（ｅ）の後に、前記第１の不純物及び前記第２の不純物を活性化するための熱処理を行う工程（ｆ）とを備えている。
【００１１】
この構成によれば、ｎ型ＭＩＳトランジスタ形成領域のポリシリコン膜中に、相対的に拡散係数の小さい第１の不純物と相対的に拡散係数の大きい第２の不純物をイオン注入することによって、その後の活性化熱処理における第２の不純物の拡散を第１の不純物によって抑制できるため、第２の不純物のｐ型ＭＩＳトランジスタ形成領域のポリシリコン膜への拡散を抑制することができる。
【００１２】
上記第１の半導体装置の製造方法において、前記第１の不純物のイオン注入は、前記第２の不純物のイオン注入に比べて注入角度が大きい。
【００１３】
上記第１の半導体装置の製造方法において、前記工程（ｃ）の後で、前記工程（ｆ）の前に、前記レジストをマスクにして、前記ｎ型ＭＩＳトランジスタ形成領域の前記ポリシリコン膜中に、前記第１の不純物及び前記第２の不純物よりも低濃度のｐ型の第３の不純物をイオン注入する工程を備えている。
【００１４】
上記第１の半導体装置の製造方法において、前記第３の不純物のイオン注入は、前記第２の不純物のイオン注入に比べて注入角度が大きい。
【００１５】
本発明の第２の半導体装置の製造方法は、デュアルゲート構造のＣＭＯＳトランジスタを有する半導体装置の製造方法において、半導体基板にゲート絶縁膜を形成する工程（ａ）と、前記ゲート絶縁膜上にポリシリコン膜を形成する工程（ｂ）と、前記ポリシリコン膜上に、ｐ型ＭＩＳトランジスタ形成領域を覆い、ｎ型ＭＩＳトランジスタ形成領域に開口を有するレジストを形成する工程（ｃ）と、前記レジストをマスクにして、前記ｎ型ＭＩＳトランジスタ形成領域の前記ポリシリコン膜中に、ｐ型の第１の不純物をイオン注入する工程（ｄ）と、前記レジストをマスクにして、前記ｎ型ＭＩＳトランジスタ形成領域の前記ポリシリコン膜中に、前記第１の不純物よりも高濃度のｎ型の第２の不純物をイオン注入する工程（ｅ）と、前記工程（ｄ）及び前記工程（ｅ）の後に、前記第１の不純物及び前記第２の不純物を活性化するための熱処理を行う工程（ｆ）とを備えている。
【００１６】
この構成によれば、ｎ型ＭＩＳトランジスタ形成領域のポリシリコン膜中に、ｐ型の第１の不純物とｎ型の第２の不純物とをイオン注入することによって、その後の活性化熱処理における第２の不純物の拡散を第１の不純物によって抑制できるため、第２の不純物のｐ型ＭＩＳトランジスタ形成領域のポリシリコン膜への拡散を抑制することができる。
【００１７】
上記第２の半導体装置の製造方法において、前記第１の不純物のイオン注入は、前記第２の不純物のイオン注入に比べて注入角度が大きい。
【発明の効果】
【００１８】
本発明によれば、デュアルゲート電極構造において、ｎ型ＭＩＳトランジスタ形成領域のポリシリコン膜中に注入したｎ型不純物がｐ型ＭＩＳトランジスタ形成領域のポリシリコン膜への拡散を抑制することができる。従って、両ゲ−ト電極間の不純物の相互拡散によるトランジスタのしきい値電圧の変動を抑制することができる。
【発明を実施するための最良の形態】
【００１９】
（第１の実施形態）
以下本発明の第１の実施形態について、図面を参照しながら説明する。
【００２０】
図１（ａ）〜図１（ｄ）は、本発明の第１の実施形態にかかる半導体装置の製造工程を示す断面図である。
【００２１】
まず、図１（ａ）に示す工程で、Ｐ型のシリコン基板１にｎ型ＭＩＳトランジスタ形成領域ＲＴｎとｐ型ＭＩＳトランジスタ形成領域ＲＴｐとを区画するトレンチ型の素子分離領域２を形成する。その後、シリコン基板１のｎ型ＭＩＳトランジスタ形成領域ＲＴｎにＰウェル領域３を形成し、シリコン基板１のｐ型ＭＩＳトランジスタ形成領域ＲＴｐにＮウェル領域４を形成する。その後、ｎ型ＭＩＳトランジスタ形成領域ＲＴｎ及びｐ型ＭＩＳトランジスタ形成領域ＲＴｐのシリコン基板１からなる活性領域上に、厚さ２ｎｍのシリコン酸化膜からなるゲート絶縁膜５を形成する。
【００２２】
次に、図１（ｂ）に示す工程で、ゲート絶縁膜５上にゲート電極形成用のノンドープドのポリシリコン膜６を厚さ２００ｎｍ程度形成する。その後、ポリシリコン膜６上に、ｐ型ＭＩＳトランジスタ形成領域ＲＴｐを覆い、ｎ型ＭＩＳトランジスタ形成領域ＲＴｎに開口を有するレジスト７を形成する。その後、レジスト７をマスクにして、ｎ型ＭＩＳトランジスタ形成領域ＲＴｎのポリシリコン膜６中に相対的に拡散係数の小さいｎ型不純物である砒素（Ａｓ）を斜めイオン注入してＡｓ注入層６Ａｓを形成する。このとき、Ａｓイオン注入は、ドーズ量１×１０14〜１×１０15ｉｏｎｓ／ｃｍ2、注入エネルギー２０〜３０ｋｅＶ、注入角度７°〜４５°の注入条件で行なう。
【００２３】
次に、図１（ｃ）に示す工程で、レジスト７をマスクにして、ｎ型ＭＩＳトランジスタ形成領域ＲＴｎのポリシリコン膜６中に相対的に拡散係数の大きいｎ型不純物であるリン（Ｐ）をイオン注入してＰ注入層６Ｐを形成する。このとき、Ｐイオン注入は、ドーズ量５×１０14〜１×１０15ｉｏｎｓ／ｃｍ2、注入エネルギー１０〜２０ｋｅＶ、注入角度７°の注入条件で行なう。
【００２４】
次に、図１（ｄ）に示す工程で、レジスト７を除去した後、ポリシリコン膜６中に注入した砒素（Ａｓ注入層６Ａｓ）及びリン（Ｐ注入層６Ｐ）を活性化するために、８００〜９００℃で１０〜３０秒の短時間熱処理（ＲＴＡ）を行ない、ｎ型ＭＩＳトランジスタ形成領域ＲＴｎにリン拡散層からなるｎ型ポリシリコン領域６ａを形成する。このとき、デュアルゲート電極のＰＮ接合付近には、ｎ型ポリシリコン領域６ａの外側（ｐ型ＭＩＳトランジスタ形成領域ＲＴｐ側）に砒素拡散層からなるｎ型ポリシリコン領域６ｂが形成される。これは、Ｐイオン注入の注入角度に比べてＡｓイオン注入の注入角度を大きく斜めイオン注入することによって得られる。
【００２５】
その後、ｐ型ＭＩＳトランジスタ形成領域ＲＴｐのポリシリコン膜６にｐ型不純物でボロンをイオン注入した後、熱処理を行なって、ｐ型ＭＩＳトランジスタ形成領域ＲＴｐにｐ型ポリシリコンゲート電極となるｐ型ポリシリコン領域を形成する。
【００２６】
本実施形態によれば、ｎ型ＭＩＳトランジスタ形成領域ＲＴｎのポリシリコン膜６中に、相対的に拡散係数の小さい砒素（Ａｓ）と相対的に拡散係数の大きいｎ型不純物であるリン（Ｐ）とをイオン注入する。この結果、その後の活性化熱処理におけるリンの拡散を砒素によって抑制できるため、リンのｐ型ＭＩＳトランジスタ形成領域ＲＴｐのポリシリコン膜６への拡散を抑制することができる。
【００２７】
（第２の実施形態）
以下本発明の第２の実施形態について、図面を参照しながら説明する。
【００２８】
図２（ａ）〜図２（ｄ）は、本発明の第２の実施形態にかかる半導体装置の製造工程を示す断面図である。
【００２９】
まず、図２（ａ）に示す工程で、Ｐ型のシリコン基板１にｎ型ＭＩＳトランジスタ形成領域ＲＴｎとｐ型ＭＩＳトランジスタ形成領域ＲＴｐとを区画するトレンチ型の素子分離領域２を形成する。その後、シリコン基板１のｎ型ＭＩＳトランジスタ形成領域ＲＴｎにＰウェル領域３を形成し、シリコン基板１のｐ型ＭＩＳトランジスタ形成領域ＲＴｐにＮウェル領域４を形成する。その後、ｎ型ＭＩＳトランジスタ形成領域ＲＴｎ及びｐ型ＭＩＳトランジスタ形成領域ＲＴｐのシリコン基板１からなる活性領域上に、厚さ２ｎｍのシリコン酸化膜からなるゲート絶縁膜５を形成する。
【００３０】
次に、図２（ｂ）に示す工程で、ゲート絶縁膜５上にゲート電極形成用のノンドープドのポリシリコン膜６を厚さ２００ｎｍ程度形成する。その後、ポリシリコン膜６上に、ｐ型ＭＩＳトランジスタ形成領域ＲＴｐを覆い、ｎ型ＭＩＳトランジスタ形成領域ＲＴｎに開口を有するレジスト７を形成する。その後、レジスト７をマスクにして、ｎ型ＭＩＳトランジスタ形成領域ＲＴｎのポリシリコン膜６中に、ｐ型不純物であるボロン（Ｂ）をイオン注入してＢ注入層６Ｂを形成する。このとき、Ｂイオン注入は、ドーズ量１×１０14〜１×１０15ｉｏｎｓ／ｃｍ2、注入エネルギー３〜１０ｋｅＶ、注入角度７°〜４５°の注入条件で行なう。
【００３１】
次に、図２（ｃ）に示す工程で、レジスト７をマスクにして、ｎ型ＭＩＳトランジスタ形成領域ＲＴｎのポリシリコン膜６中にｎ型不純物であるリン（Ｐ）をイオン注入してＰ注入層６Ｐを形成する。このとき、Ｐイオン注入は、ドーズ量５×１０14〜１×１０15ｉｏｎｓ／ｃｍ2、注入エネルギー１０〜２０ｋｅＶ、注入角度７°の注入条件で行なう。
【００３２】
次に、図２（ｄ）に示す工程で、レジスト７を除去した後、ポリシリコン膜６中に注入したリン（Ｐ注入層６Ｐ）及びボロン（Ｂ注入層６Ｂ）を活性化するために、８００〜９００℃で１０〜３０秒の短時間熱処理（ＲＴＡ）を行ない、ｎ型ＭＩＳトランジスタ形成領域ＲＴｎにリン拡散層からなるｎ型ポリシリコン領域６ａを形成する。このとき、デュアルゲート電極のＰＮ接合付近には、ｎ型ポリシリコン領域６ａの外側（ｐ型ＭＩＳトランジスタ形成領域ＲＴｐ側）にボロン拡散層からなるｐ型ポリシリコン領域６ｃが形成される。これは、Ｐイオン注入の注入角度に比べてＢイオン注入の注入角度を大きく斜めイオン注入することによって得られる。
【００３３】
その後、ｐ型ＭＩＳトランジスタ形成領域ＲＴｐのポリシリコン膜６にｐ型不純物でボロンをイオン注入した後、熱処理を行なって、ｐ型ＭＩＳトランジスタ形成領域ＲＴｐにｐ型ポリシリコンゲート電極となるｐ型ポリシリコン領域を形成する。
【００３４】
本実施形態によれば、ｎ型ＭＩＳトランジスタ形成領域ＲＴｎのポリシリコン膜６中に、ｎ型ポリシリコンゲート電極となるｎ型ポリシリコン領域６ａを形成するためのｎ型不純物であるリン（Ｐ）と、逆導電型のｐ型不純物であるボロン（Ｂ）とをイオン注入する。この結果、その後の活性化熱処理におけるリンの拡散をボロンによって抑制できるため、リンのｐ型ＭＩＳトランジスタ形成領域ＲＴｐのポリシリコン膜６への拡散を抑制することができる。
【００３５】
（第３の実施形態）
以下本発明の第３の実施形態について、図面を参照しながら説明する。
【００３６】
図３（ａ）〜図３（ｅ）は、本発明の第３の実施形態にかかる半導体装置の製造工程を示す断面図である。
【００３７】
まず、図３（ａ）に示す工程で、Ｐ型のシリコン基板１にｎ型ＭＩＳトランジスタ形成領域ＲＴｎとｐ型ＭＩＳトランジスタ形成領域ＲＴｐとを区画するトレンチ型の素子分離領域２を形成する。その後、シリコン基板１のｎ型ＭＩＳトランジスタ形成領域ＲＴｎにＰウェル領域３を形成し、シリコン基板１のｐ型ＭＩＳトランジスタ形成領域ＲＴｐにＮウェル領域４を形成する。その後、ｎ型ＭＩＳトランジスタ形成領域ＲＴｎ及びｐ型ＭＩＳトランジスタ形成領域ＲＴｐのシリコン基板１からなる活性領域上に、厚さ２ｎｍのシリコン酸化膜からなるゲート絶縁膜５を形成する。
【００３８】
次に、図３（ｂ）に示す工程で、ゲート絶縁膜５上にゲート電極形成用のノンドープドのポリシリコン膜６を厚さ２００ｎｍ程度形成する。その後、ポリシリコン膜６上に、ｐ型ＭＩＳトランジスタ形成領域ＲＴｐを覆い、ｎ型ＭＩＳトランジスタ形成領域ＲＴｎに開口を有するレジスト７を形成する。その後、レジスト７をマスクにして、ｎ型ＭＩＳトランジスタ形成領域ＲＴｎのポリシリコン膜６中に相対的に拡散係数の小さいｎ型不純物である砒素（Ａｓ）を斜めイオン注入してＡｓ注入層６Ａｓを形成する。このとき、Ａｓイオン注入は、ドーズ量１×１０14〜１×１０15ｉｏｎｓ／ｃｍ2、注入エネルギー２０〜３０ｋｅＶ、注入角度７°〜４５°の注入条件で行なう。
【００３９】
次に、図３（ｃ）に示す工程で、レジスト７をマスクにして、ｎ型ＭＩＳトランジスタ形成領域ＲＴｎのポリシリコン膜６中に、ｐ不純物であるボロン（Ｂ）をイオン注入してＢ注入層６Ｂを形成する。このとき、Ｂイオン注入は、ドーズ量１×１０14〜１×１０15ｉｏｎｓ／ｃｍ2、注入エネルギー３〜１０ｋｅＶ、注入角度７°〜４５°の注入条件で行なう。
【００４０】
次に、図３（ｄ）に示す工程で、レジスト７をマスクにして、ｎ型ＭＩＳトランジスタ形成領域ＲＴｎのポリシリコン膜６中に相対的に拡散係数の大きいｎ型不純物であるリン（Ｐ）をイオン注入してＰ注入層６Ｐを形成する。このとき、Ｐイオン注入は、ドーズ量５×１０14〜１×１０15ｉｏｎｓ／ｃｍ2、注入エネルギー１０〜２０ｋｅＶ、注入角度７°の注入条件で行なう。
【００４１】
次に、図３（ｅ）に示す工程で、レジスト７を除去した後、ポリシリコン膜６中に注入した砒素（Ａｓ注入層６Ａｓ）、リン（Ｐ注入層６Ｐ）及びボロン（Ｂ注入層６Ｂ）を活性化するために、８００〜９００℃で１０〜３０秒の短時間熱処理（ＲＴＡ）を行ない、ｎ型ＭＩＳトランジスタ形成領域ＲＴｎにリン拡散層からなるｎ型ポリシリコン領域６ａを形成する。このとき、デュアルゲート電極のＰＮ接合付近には、ｎ型ポリシリコン領域６ａの外側（ｐ型ＭＩＳトランジスタ形成領域ＲＴｐ側）に砒素拡散層からなるｎ型ポリシリコン領域６ｂが形成される。さらに、ｎ型ポリシリコン領域６ｂの外側（ｐ型ＭＩＳトランジスタ形成領域ＲＴｐ側）にボロン拡散層からなるｐ型ポリシリコン領域６ｃが形成される。これは、Ｐイオン注入の注入角度に比べてＡｓイオン注入の注入角度を大きく斜めイオン注入し、さらにＡｓイオン注入の注入角度に比べてＢイオン注入の注入角度を大きく斜めイオン注入することによって得られる。
【００４２】
その後、ｐ型ＭＩＳトランジスタ形成領域ＲＴｐのポリシリコン膜６にｐ型不純物でボロンをイオン注入した後、熱処理を行なって、ｐ型ＭＩＳトランジスタ形成領域ＲＴｐにｐ型ポリシリコンゲート電極となるｐ型ポリシリコン領域を形成する。
【００４３】
本実施形態によれば、ｎ型ＭＩＳトランジスタ形成領域ＲＴｎのポリシリコン膜６中に、相対的に拡散係数の小さいｎ型不純物である砒素（Ａｓ）と相対的に拡散係数の大きいｎ型不純物であるリン（Ｐ）と逆導電型のｐ型不純物であるボロン（Ｂ）とをイオン注入する。この結果、その後の活性化熱処理におけるリンの拡散を砒素によって抑制できるため、リンのｐ型ＭＩＳトランジスタ形成領域ＲＴｐのポリシリコン膜６への拡散を抑制することができる。さらに、活性化熱処理におけるリン及び砒素の拡散をボロンによって抑制できるため、リン及び砒素のｐ型ＭＩＳトランジスタ形成領域ＲＴｐのポリシリコン膜６への拡散を抑制することができる。
【産業上の利用可能性】
【００４４】
以上説明したように、本発明は、デュアルゲート電極構造を有する半導体装置の製造方法に有用である。
【図面の簡単な説明】
【００４５】
【図１】（ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図
【図２】（ａ）〜（ｄ）は、本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図
【図３】（ａ）〜（ｅ）は、本発明の第３の実施形態に係る半導体装置の製造工程を示す断面図
【図４】（ａ）〜（ｃ）は、従来の半導体装置の製造工程を示す断面図
【符号の説明】
【００４６】
１  Ｐ型シリコン基板
２  素子分離領域
３  Ｐウェル領域
４  Ｎウェル領域
５  ゲート絶縁膜
６  ポリシリコン膜
６Ａｓ  Ａｓ注入層
６Ｐ  Ｐ注入層
６Ｂ  Ｂ注入層
６ａ  ｎ型ポリシリコン領域
６ｂ  ｎ型ポリシリコン領域
６ｃ  ｐ型ポリシリコン領域
７  レジスト
【図１】
2005116860.tif 000003
【図２】
2005116860.tif 000004
【図３】
2005116860.tif 000005
【図４】
2005116860.tif 000006