(57)【要約】【課題】  ゲート絶縁膜界面の品質の劣化を抑制しつつ、膜厚の異なるゲート絶縁膜を同一基板上に形成するとともに、半導体層の薄膜化を低減させる。【解決手段】  半導体層３ａ上の酸化膜６上にゲート電極７ａを形成することにより、熱酸化膜４ａ／酸化防止膜５／酸化膜６の３層構造からなるゲート絶縁膜を半導体層３ａ上に形成し、半導体層３ｂ上の熱酸化膜４ｂ上にゲート電極７ｂを形成することにより、熱酸化膜４ａからなるゲート絶縁膜を半導体層３ｂ上に形成する。【選択図】      図１
2005276903.tif 000002
【特許請求の範囲】
【請求項１】
熱酸化膜をゲート絶縁膜とする第１電界効果型トランジスタと、
前記第１電界効果型トランジスタが形成された同一の基板上に形成され、少なくとも酸化防止膜が熱酸化膜上に積層された積層膜をゲート絶縁膜とする第２電界効果型トランジスタとを備えることを特徴とする半導体装置。
【請求項２】
前記積層膜は、熱酸化膜／シリコン窒化膜／酸化膜の３層構造であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１および第２電界効果型トランジスタはＳＯＩ基板上に形成されていることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
第１酸化膜、シリコン窒化膜および第２酸化膜を半導体上に順次形成する工程と、
前記シリコン窒化膜の表面を露出させる第１開口部を前記第２酸化膜に形成する工程と、
前記第１開口部が形成された第２酸化膜をマスクとして前記シリコン窒化膜をエッチングすることにより、前記第１熱酸化膜の表面を露出させる第２開口部を前記シリコン窒化膜に形成する工程と、
前記第２開口部を介して露出された第１熱酸化膜上に第１ゲート電極を形成するとともに、前記第２酸化膜上に第２ゲート電極を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項５】
前記第１および第２ゲート電極の表面を熱酸化する工程をさらに備えることを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
前記第１および第２ゲート電極をマスクとして前記半導体にイオン注入することにより、前記第１および第２ゲート電極の両側にそれぞれ配置された第１および第２ＬＤＤ層を形成する工程と、
前記第１および第２ゲート電極の側壁に第１および第２サイドウォールスペーサをそれぞれ形成する工程と、
第１および第２サイドウォールスペーサの熱酸化処理を行う工程と、
前記第１および第２ゲート電極並びに前記第１および第２サイドウォールスペーサをマスクとして前記半導体にイオン注入することにより、前記第１および第２サイドウォールスペーサの側方にそれぞれ配置された第１および第２ソース／ドレイン層を形成する工程とをさらに備えることを特徴とする請求項４または５記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置および半導体装置の製造方法に関し、特に、膜厚の異なるゲート絶縁膜を同一基板上に形成する方法に適用して好適なものである。
【背景技術】
【０００２】
薄膜ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を用いたＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）では、ゲート電極の下端を丸くして電界集中を抑制するためにゲート絶縁膜形成後に熱酸化処理を行ったり、サイドウォール酸化膜を焼き締めるための熱酸化処理が行われている。
また、従来の半導体製造プロセスでは、膜厚の異なるゲート絶縁膜を同一基板上に形成するために、熱酸化により厚い酸化膜を全面に形成した後、薄い酸化膜を形成する領域の厚い酸化膜を除去し、再酸化を行うことにより、薄い酸化膜を形成することが行われている。
【０００３】
また、例えば、特許文献１には、膜厚の異なるゲート絶縁膜を同一基板上に形成するため、互いに異なる条件で酸素原子を半導体基板にイオン注入し、深さが互い異なる酸素導入層を酸化膜に変換する方法が開示されている。
【特許文献１】特開平１０−９２９５７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、ゲート絶縁膜が形成された後に薄膜ＳＯＩ基板の熱酸化処理が行われると、ＳＯＩ層が露出しているソース／ドレイン領域のＳＯＩ層も酸化され、その後の洗浄工程によってＳＯＩ層が薄くなる。このため、ソース／ドレイン領域の高抵抗化の原因となったり、コンタクト形成時にＳＯＩ層の突き抜けが発生したりするという問題があった。
【０００５】
また、再酸化により膜厚の異なるゲート絶縁膜を同一基板上に形成する方法では、薄い酸化膜を形成する領域の厚い酸化膜を除去する必要がある。このため、厚い酸化膜を除去する際に、半導体層の表面にエッチングダメージが発生し、ゲート絶縁膜界面の品質が劣化するという問題があった。
また、特許文献１に開示された方法では、酸素原子を半導体基板にイオン注入する必要があるため、半導体基板にダメージが発生し、半導体基板の結晶品質が劣化するという問題があった。
【０００６】
そこで、本発明の目的は、ゲート絶縁膜界面の品質の劣化を抑制しつつ、膜厚の異なるゲート絶縁膜を同一基板上に形成するとともに、半導体層の薄膜化を低減させることが可能な半導体装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００７】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、熱酸化膜をゲート絶縁膜とする第１電界効果型トランジスタと、前記第１電界効果型トランジスタが形成された同一の基板上に形成され、少なくとも酸化防止膜が熱酸化膜上に積層された積層膜をゲート絶縁膜とする第２電界効果型トランジスタとを備えることを特徴とする。
これにより、熱酸化膜上の酸化防止膜を除去することにより、ゲート絶縁膜を薄膜化することが可能となる。このため、一部の領域のゲート絶縁膜を薄膜化するために、厚い熱酸化膜を一旦除去した後、薄い熱酸化膜を再度付け直す必要がなくなる。この結果、ゲート絶縁膜を薄膜化する際に、熱酸化膜のエッチングにて半導体層の表面を露出させる必要がなくなり、ゲート絶縁膜界面の品質の劣化を抑制しつつ、膜厚の異なるゲート絶縁膜を同一基板上に形成することができる。
【０００８】
また、酸化防止膜を熱酸化膜上に積層することで、ソース／ドレイン層上を酸化防止膜で覆ったまま熱酸化処理を行うことが可能となり、ゲート絶縁膜形成後に熱酸化処理が行われた場合においても、ソース／ドレイン層の半導体層が薄膜化するのを抑制することができる。このため、薄膜ＳＯＩ基板上に電界効果型トランジスタが形成された場合においても、ソース／ドレイン層の高抵抗化を抑制することが可能となるとともに、コンタクト形成時のＳＯＩ層の突き抜けを防止することができる。
【０００９】
また、本発明の一態様に係る半導体装置によれば、前記積層膜は、熱酸化膜／シリコン窒化膜／酸化膜の３層構造であることを特徴とする。
これにより、熱酸化膜上のシリコン窒化膜を除去することにより、ゲート絶縁膜を薄膜化することが可能となり、ゲート絶縁膜界面の品質の劣化を抑制しつつ、膜厚の異なるゲート絶縁膜を同一基板上に形成することができる。
【００１０】
また、ソース／ドレイン層上をシリコン窒化膜で覆ったまま熱酸化処理を行うことが可能となり、ゲート絶縁膜形成後に熱酸化処理が行われた場合においても、ソース／ドレイン層の半導体層が酸化されることを抑制して、ソース／ドレイン層の高抵抗化を抑制することが可能となる。
さらに、シリコン窒化膜上に酸化膜を設けることにより、酸化膜をハードマスクとしてシリコン窒化膜に開口部を形成することが可能となる。このため、熱燐酸をエッチング液とするウェットエッチングにてシリコン窒化膜に開口部を形成することが可能となり、シリコン窒化膜下の熱酸化膜のエッチングダメージを抑制することを可能として、熱酸化膜の膜質の劣化を抑制することができる。
【００１１】
また、本発明の一態様に係る半導体装置によれば、前記第１および第２電界効果型トランジスタはＳＯＩ基板上に形成されていることを特徴とする。
これにより、電界効果型トランジスタの素子分離を容易に行うことが可能となるとともに、ラッチアップを防止することができ、さらに、ソース／ドレイン接合容量を低減させることを可能として、電界効果型トランジスタの高速化を図ることが可能となる。
【００１２】
また、本発明の一態様に係る半導体装置の製造方法によれば、第１酸化膜、シリコン窒化膜および第２酸化膜を半導体上に順次形成する工程と、前記シリコン窒化膜の表面を露出させる第１開口部を前記第２酸化膜に形成する工程と、前記第１開口部が形成された第２酸化膜をマスクとして前記シリコン窒化膜をエッチングすることにより、前記第１熱酸化膜の表面を露出させる第２開口部を前記シリコン窒化膜に形成する工程と、前記第２開口部を介して露出された第１熱酸化膜上に第１ゲート電極を形成するとともに、前記第２酸化膜上に第２ゲート電極を形成する工程とを備えることを特徴とする。
【００１３】
これにより、半導体層の表面を露出させることなく、膜厚の異なるゲート絶縁膜を同一基板上に形成することが可能となり、半導体層の表面のエッチングダメージを防止することを可能として、ゲート絶縁膜界面の品質の劣化を抑制することができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、前記第１および第２ゲート電極の表面を熱酸化する工程をさらに備えることを特徴とする。
【００１４】
これにより、ソース／ドレイン層が形成される半導体表面をシリコン窒化膜で覆ったまま、第１および第２ゲート電極の表面を熱酸化することが可能となる。このため、ソース／ドレイン層が形成される半導体層の薄膜化を抑制しつつ、ゲート電極の下端を丸くすることが可能となり、ゲート電極の下端での電界集中を低減させることを可能として、耐圧を向上させることができる。
【００１５】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記第１および第２ゲート電極をマスクとして前記半導体にイオン注入することにより、前記第１および第２ゲート電極の両側にそれぞれ配置された第１および第２ＬＤＤ層を形成する工程と、前記第１および第２ゲート電極の側壁に第１および第２サイドウォールスペーサをそれぞれ形成する工程と、第１および第２サイドウォールスペーサの熱酸化処理を行う工程と、前記第１および第２ゲート電極並びに前記第１および第２サイドウォールスペーサをマスクとして前記半導体にイオン注入することにより、前記第１および第２サイドウォールスペーサの側方にそれぞれ配置された第１および第２ソース／ドレイン層を形成する工程とをさらに備えることを特徴とする。
【００１６】
これにより、ソース／ドレイン層が形成される半導体表面をシリコン窒化膜で覆ったまま、サイドウォールスペーサの熱酸化処理を行うことができる。このため、ソース／ドレイン層が形成される半導体層の薄膜化を抑制しつつ、サイドウォールスペーサの焼き締めを行うことができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１および図２は、本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
図１（ａ）において、支持基板１上にはＢＯＸ層２が形成され、ＢＯＸ層２上には、メサ加工にて互いに素子分離された半導体層３ａ、３ｂが形成されている。ここで、半導体層３ａには、高耐圧トランジスタ形成領域Ｅ１を設けるとともに、半導体層３ｂには、低耐圧トランジスタ形成領域Ｅ２を設けることができる。
【００１８】
なお、支持基板１としては、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＳｉＣなどの半導体基板を用いるようにしてもよく、ガラス、サファイアまたはセラミックなどの絶縁性基板を用いるようにしてもよい。また、半導体層３ａ、３ｂの材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＺｎＳｅなどを用いることができ、ＢＯＸ層２としては、例えば、ＳｉＯ2、ＳＩＯＮまたはＳｉ3Ｎ4などの絶縁層または埋め込み絶縁膜を用いることができる。また、半導体層３ａ、３ｂがＢＯＸ層２上に形成された半導体基板としては、例えば、ＳＯＩ基板を用いることができ、ＳＯＩ基板としては、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｇｅｎ）基板、貼り合わせ基板またはレーザアニール基板などを用いることができる。また、半導体層３ａ、３ｂとしては、単結晶半導体層の他、多結晶半導体層あるいはアモルファス半導体層を用いるようにしてもよい。
【００１９】
そして、半導体層３ａ、３ｂの熱酸化を行うことにより、半導体層３ａ、３ｂの表面に熱酸化膜４ａ、４ｂをそれぞれ形成する。そして、ＣＶＤまたはスパッタなどの方法により、熱酸化膜４ａ、４ｂがそれぞれ形成された半導体層３ａ、３ｂ上に酸化防止膜５を成膜する。なお、酸化防止膜５としては、例えば、シリコン窒化膜を用いることができる。そして、ＣＶＤなどの方法により、酸化防止膜５上に酸化膜６を形成する。
【００２０】
次に、図１（ｂ）に示すように、フォトリソグラフィー技術を用いることにより、半導体層３ｂ上の酸化膜６を露出させる開口部Ｒｂが設けられたレジストパターンＲを酸化膜６上に形成する。そして、レジストパターンＲをマスクとして酸化膜６のエッチングを行うことにより、半導体層２ｂ上の酸化防止膜５を露出させる開口部６ｂを酸化膜６に形成する。
【００２１】
次に、図１（ｃ）に示すように、レジストパターンＲを除去した後、酸化膜６をマスクとして酸化防止膜５のエッチングを行うことにより、半導体層２ｂ上の熱酸化膜４を露出させる開口部５ｂを酸化防止膜５に形成する。これにより、熱酸化膜４ｂ上の酸化防止膜５を除去することで、薄膜化されたゲート絶縁膜を半導体層２ｂ上に形成することが可能となる。このため、半導体層２ｂ上のゲート絶縁膜を薄膜化する際に、熱酸化膜４ｂのエッチングにて半導体層２ｂの表面を露出させる必要がなくなり、半導体層２ｂの表面のエッチングダメージを防止することを可能として、半導体層２ｂのゲート絶縁膜界面の品質の劣化を抑制することができる。
【００２２】
なお、酸化防止膜５としてシリコン窒化膜を用いた場合、熱燐酸をエッチング液とするウェットエッチングにて酸化防止膜５に開口部５ｂを形成することができる。これにより、半導体層２ｂ上の熱酸化膜４ｂのエッチングダメージを抑制することが可能となり、熱酸化膜４ｂの膜質の劣化を抑制することができる。
また、酸化膜６をハードマスクとして酸化防止膜５に開口部５ｂを形成することにより、酸化防止膜５のエッチング液によってレジストパターンＲが溶け出すことを防止することができ、酸化防止膜５のエッチング精度の劣化を抑制することができる。
【００２３】
また、熱燐酸をエッチング液とするウェットエッチングにて酸化防止膜５に開口部５ｂを形成することにより、半導体層２ｂ上の熱酸化膜４ｂのオーバーエッチングを防止することが可能となり、熱酸化膜４ｂの膜厚精度を確保することができる。
次に、図２（ａ）に示すように、ＣＶＤなどの方法により、開口部６ｂが形成された酸化膜６上に多結晶シリコン層を堆積する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、半導体層３ａ上の酸化膜６上にゲート電極６ａを形成するとともに、半導体層３ｂ上の熱酸化膜４ｂ上にゲート電極６ｂを形成する。ここで、半導体層３ａ上の酸化膜６上にゲート電極７ａを形成することにより、熱酸化膜４ａ／酸化防止膜５／酸化膜６の３層構造からなるゲート絶縁膜を半導体層３ａ上に形成することが可能となる。また、半導体層３ｂ上の熱酸化膜４ｂ上にゲート電極７ｂを形成することにより、熱酸化膜４ａからなるゲート絶縁膜を半導体層３ｂ上に形成することが可能となる。このため、膜厚の異なるゲート絶縁膜を同一支持基板１上に形成することが可能となり、耐圧の異なる電界効果型トランジスタを同一支持基板１上に搭載することができる。
【００２４】
次に、図２（ｂ）に示すように、ゲート電極７ａ、７ｂの表面の熱酸化を行うことにより、ゲート電極７ａ、７ｂの下端にアール部１０をそれぞれ形成し、ゲート電極７ａ、７ｂの下端に丸みをそれぞれ付ける。ここで、ゲート電極７ａ、７ｂの下端にアール部１０をそれぞれ形成する場合、ソース／ドレイン層１１ａ、１１ｂがそれぞれ形成される半導体層３ａ、３ｂの表面を酸化防止膜５で覆ったまま、ゲート電極７ａ、７ｂの表面を熱酸化することが可能となる。このため、ソース／ドレイン層１１ａ、１１ｂが形成される半導体層３ａ、３ｂが熱酸化されることを防止することができ、ソース／ドレイン層１１ａ、１１ｂが形成される半導体層３ａ、３ｂの薄膜化を抑制しつつ、ゲート電極７ａ、７ｂの下端を丸くすることができる。この結果、ソース／ドレイン層１１ａ、１１ｂの高抵抗化を抑制することを可能としつつ、ゲート電極７ａ、７ｂの下端での電界集中を低減させることが可能となり、電界効果型トランジスタの耐圧を向上させることができる。
【００２５】
そして、ゲート電極７ａ、７ｂをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を半導体層３ａ、３ｂ内にイオン注入することにより、ゲート電極７ａ、７ｂの両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）層８ａ、８ｂを半導体層３ａ、３ｂにそれぞれ形成する。そして、ＣＶＤなどの方法により、ＬＤＤ層８ａ、８ｂが形成された半導体層３ａ、３ｂ上に絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極７ａ、７ｂの側壁にサイドウォール９ａ、９ｂをそれぞれ形成する。ここで、ゲート電極７ａ、７ｂの側壁にサイドウォール９ａ、９ｂをそれぞれ形成する場合、ＢＯＸ層２の表面を酸化防止膜５で覆ったまま、絶縁層のエッチバックを行うことができ、ＢＯＸ層２がえぐり取られることを防止することができる。
【００２６】
そして、サイドウォール９ａ、９ｂの熱酸化処理を行うことにより、サイドウォール９ａ、９ｂを焼き締める。ここで、サイドウォール９ａ、９ｂを焼き締める場合、ソース／ドレイン層１１ａ、１１ｂがそれぞれ形成される半導体層３ａ、３ｂの表面を酸化防止膜５で覆ったまま、サイドウォール９ａ、９ｂの熱酸化処理を行うことが可能となる。このため、ソース／ドレイン層１１ａ、１１ｂが形成される半導体層３ａ、３ｂの薄膜化を抑制することができ、ソース／ドレイン層１１ａ、１１ｂの高抵抗化を抑制することが可能となるとともに、コンタクト形成時の半導体層３ａ、３ｂの突き抜けを防止することができる。
【００２７】
そして、ゲート電極７ａ、７ｂおよびサイドウォール９ａ、９ｂをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を半導体層３ａ、３ｂ内にイオン注入することにより、サイドウォール９ａ、９ｂの側方にそれぞれ配置された高濃度不純物導入層からなるソース／ドレイン層１１ａ、１１ｂを半導体層３ａ、３ｂにそれぞれ形成する。
次に、図２（ｃ）に示すように、ソース／ドレイン層１１ａ、１１ｂ上の酸化防止膜５を除去した後、ソース／ドレイン層１１ａ、１１ｂ上の熱酸化膜４ａ、４ｂをそれぞれ除去する。
【００２８】
なお、上述した実施形態では、ＳＯＩ基板上に形成された電界効果型トランジスタを例にとって説明したが、ＳＯＩ基板上に形成された電界効果型トランジスタ以外にも、バルク半導体基板上に形成された電界効果型トランジスタに適用してもよい。また、例えば、ＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）などに適用してもよい。
【図面の簡単な説明】
【００２９】
【図１】本発明の一実施形態に係る半導体装置の製造方法を示す断面図。
【図２】本発明の一実施形態に係る半導体装置の製造方法を示す断面図。
【符号の説明】
【００３０】
Ｅ１  高耐圧トランジスタ形成領域、Ｅ２  低耐圧トランジスタ形成領域、１  支持基板、２  ＢＯＸ層、３ａ、３ｂ  半導体層、４ａ、４ｂ  熱酸化膜、５  酸化防止膜、６  酸化膜、７ａ、７ｂ  ゲート電極、８ａ、８ｂ  ＬＤＤ層、９ａ、９ｂ  サイドウォールスペーサ、１０  アール部、１１ａ、１１ｂ  ソース／ドレイン層、Ｒ  レジストパターン、Ｒｂ  開口部
【図１】
2005276903.tif 000003
【図２】
2005276903.tif 000004