(57)【要約】      （修正有）【課題】高誘電率を有する信頼性の優れたインターポーザキャパシタを容易かつ安価に製造することができるようにする。【解決手段】酸化物層１８が形成された表面が平滑なＳｉ基板１７上に犠牲層１９を形成し、その上に誘電体層１１を形成し、さらにその上に第１の対向電極１０及びＡｕ膜９ａを形成する。一方、複数のビア４ａ〜４ｃが形成された多層セラミック基板２の表面に密着層７、めっき層８、Ａｕ膜９ｂ及びＳｉ膜９ｃを順次形成し、Ｓｉ膜９ｃとＡｕ膜９ａとを熱処理にて接合し、次いで、犠牲層１９を介してＳｉ基板１７と誘電体層１１とを分離し、その後、誘電体層１１の表面に第２の対向電極を形成し、電源ビア４ａと第１の対向電極１０とを電気的に接続し、接地用ビア４ｃと第２の対向電極とを電気的に接続する。【選択図】図２
2005203680.tif 000002
【特許請求の範囲】
【請求項１】
表面が平滑な第１の基板上に誘電体層を形成する誘電体層形成工程と、
前記誘電体層の上面に第１の対向電極を形成する第１の対向電極形成工程と、
第１及び第２の導通ビアが形成された第２の基板に前記第１の対向電極を接合する接合工程と、
前記第１の基板と前記誘電体層とを分離する分離工程と、
前記誘電体層の上面に第２の対向電極を形成する第２の対向電極形成工程と、    
前記第１の導通ビアと前記第１の対向電極とを電気的に接続し、前記第２の導通ビアと前記第２の対向電極とを電気的に接続する接続工程とを含んでいることを特徴とするインターポーザキャパシタの製造方法。
【請求項２】
前記第１の基板と前記誘電体層との間に犠牲層を介在させ、
前記分離工程は、前記犠牲層を除去することにより前記第１の基板と前記誘電体層とを分離することを特徴とする請求項１記載のインターポーザキャパシタの製造方法。
【請求項３】
前記接合工程は、前記第１の対向電極の上面に第１の接着層を形成する一方、前記第２の基板の上面に第２の接着層を形成し、前記第１の接着層と前記第２の接着層とを共晶させて前記第１の対向電極と前記第２の基板とを接合することを特徴とする請求項１又は請求項２記載のインターポーザキャパシタの製造方法。
【請求項４】
前記接続工程は、前記第２の対向電極から前記第１の導通ビアに至る第１の貫通孔を形成し、前記第２の対向電極と前記第１の導通ビアとの間に絶縁層を形成して前記第２の対向電極と前記第１の導通ビアとを電気的に絶縁させる一方、前記第１の貫通孔に導電性材料を充填し、前記導電性材料を介して前記第１の対向電極と前記第１の導通ビアとを電気的に接続させることを特徴とする請求項１乃至請求項３のいずれかに記載のインターポーザキャパシタの製造方法。
【請求項５】
前記接続工程は、前記第２の対向電極から前記第２の導通ビアに至る第２の貫通孔を形成し、該第２の貫通孔の内側面に絶縁層を形成して前記第１の対向電極と前記第２の導通ビアとを電気的に絶縁させる一方、前記絶縁層の内面に導電性材料を充填し、前記導電性材料を介して前記第２の対向電極と前記第２の導通ビアとを電気的に接続させることを特徴とする請求項１乃至請求項４のいずれかに記載のインターポーザキャパシタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はインターポーザキャパシタの製造方法に関し、より詳しくは大規模集積回路素子（ＬＳＩ）等の外部電子部品と回路基板との間に介装されるインターポーザキャパシタの製造方法に関する。
【背景技術】
【０００２】
近年、ＬＳＩ等の各種電子部品では高密度化が進行すると共に、動作速度も益々上昇の一途を辿っている。
【０００３】
そして、このように電子部品の動作速度が上昇してくると、電子回路のスイッチング動作に起因して電圧ノイズや電圧変動が生じ易くなる。
【０００４】
そこで、従来より、外部電子部品としてのＬＳＩチップと実装回路基板との間にデカップリングキャパシタとしてのキャパシタ内蔵回路基板を配した技術が提案されている（特許文献１）。
【０００５】
特許文献１には、図９に示すようなキャパシタ内蔵回路基板が開示されている。
【０００６】
すなわち、該キャパシタ内蔵回路基板は、Ｓｉ基板や多層セラミック基板等からなるベース基板１０１の表面にＴｉＯ２膜１０２とＰｔ膜１０３との２層構造からなる下側電極１０４が形成され、該下側電極１０４を覆うようにチタン酸バリウムストロンチウム（（Ｂｒ、Ｓｒ）ＴｉＯ３；以下、「ＢＳＴ」という）からなる第１層目の誘電体膜１０５が形成されている。また、誘電体膜１０５の表面にはＰｔからなる中間電極１０６が形成され、該中間電極１０６を覆うようにＢＳＴからなる第２層目の誘電体膜１０７が形成されている。そして、誘電体膜１０７の表面にはＰｔからなる上側電極１０８が形成され、該上側電極１０８を覆うように保護膜１０９が形成されている。
【０００７】
また、ベース基板１０１にはＰｔ、Ａｕ、Ｃｕ等の金属が埋め込まれた電源用ビア１１０ａ、信号用ビア１１０ｂ、及び接地用ビア１１０ｃが設けられている。そして、第１層目の誘電体膜１０５には、前記電源用ビア１１０ａ、信号用ビア１１０ｂ、及び接地用ビア１１０ｃに対応する位置にビアホール１１１ａ、１１１ｂ、１１１ｃが設けられ、さらに第２層目の誘電体膜１０７には、前記ビアホール１１１ａ、１１１ｂ、１１１ｃに対応する位置にビアホール１１２ａ、１１２ｂ、１１２ｃが設けられ、保護膜１０９には、前記ビアホール１１２ａ、１１２ｂ、１１２ｃに対応する位置にビアホール１１３ａ、１１３ｂ、１１３ｃが設けられている。
【０００８】
そして、このキャパシタ内蔵回路基板では、各ビア１１０ａ〜１１０ｃ及びビアホール１１１ａ〜１１１ｃ、１１２ａ〜１１２ｃ、１１３ａ〜１１３ｃを介してＬＳＩチップと実装回路基板とが電気的に接続されると共に、誘電体膜１０５を挟んで対向する下側電極１０４と中間電極１０６、及び誘電体膜１０７を挟んで対向する中間電極１０６と上側電極１０８とでデカップリングキャパシタを構成し、これにより電子回路のスイッチング動作に起因する電圧ノイズや電圧変動を抑制しようとしている。
【０００９】
また、上記キャパシタ内蔵回路基板は、以下のようにして製造されている。
【００１０】
まず、電源用ビア１１０ａに接続されると共に、信号用ビア１１０ｂ及び接地用ビア１１０ｃと重ならないようにベース基板１０１上に下側電極１０４を形成した後、該下側電極１０４を覆うようにＢＳＴからなる誘電体膜１０５を形成し、誘電体膜１０５にビア１１１ａ〜１１１ｃを形成する。そしてこの後、誘電体膜１０５のうち信号用ビア１１０ｂの周囲の領域にイオン注入を行なってイオン注入領域の誘電率を他領域の誘電率よりも低下するようにする。
【００１１】
次に、接地用ビア１１０ｃに接続された中間電極１０６を下側電極１０４と対向状に誘電体膜１０５上に形成し、次いで、中間電極１０６を覆うようにＢＳＴからなる誘電体膜１０７を形成し、誘電体膜１０７にビアホール１１２ａ〜１１２ｃを形成する。さらに誘電体膜１０７のうち信号用ビア１１０ｂの周囲の領域にイオン注入を行なってイオン注入領域の誘電率を他領域の誘電率よりも低下するようにする。そして、ビアホール１１２ａに接続された上側電極１０８を中間電極１０６と対向状に誘電体膜１０７上に形成し、該上側電極１０８を覆うように絶縁性の保護膜１０９を形成し、保護膜１０９にビアホール１１３ａ〜１１３ｃを形成し、これにより特許文献１のキャパシタ内蔵回路基板は製造される。
【００１２】
また、他の従来技術としては、コンデンサの上部電極が接着層と接するように配されてＬＳＩに接続され、保護膜と接着層とを貫通して設けられたスルーホール部を介して上部電極と下部電極とがＬＳＩの配線部に接続されたコンデンサ内蔵電子回路も提案されている（特許文献２）。
【００１３】
特許文献２のコンデンサ内蔵電子回路は、図１０に示すような方法で製造される。
【００１４】
すなわち、コンデンサ形成工程１２１では、Ｓｉ基板上にＣｒ膜からなる剥離層を形成した後、Ｔｉ膜からなる第１の接着層を形成し、次いでＰｔ膜からなる第１の電極層、ＢＳＴからなる誘電体層、及びＰｔ膜からなる第２の電極層を順次形成し、さらに第２の電極層上にＴｉ膜からなる第２の接着層を形成し、これによりＳｉ基板上にコンデンサ（薄膜キャパシタ）を形成する。
【００１５】
次いで、基板貼り合わせ工程１２２では、有機接着シートを介してＴｉ膜とＬＳＩとを貼り合わせる。
【００１６】
次に、コンデンサ転写工程１２３では、ウェットエッチング法により剥離層を溶解させ、これによりＳｉ基板を除去し、コンデンサをＬＳＩ上に転写させる。
【００１７】
そして、接続工程１２４では、コンデンサを覆う保護膜と有機接着シート、第１及び第２の接着層の所定位置にスルーホールを形成し、コンデンサとＬＳＩに配された配線部とを接続し、これにより特許文献２のコンデンサ内蔵回路は製造される。尚、この特許文献２では、第１の電極層が上部電極となり、第２の電極層が下部電極となっている
【００１８】
【特許文献１】特開２００３−６０１１５号公報
【特許文献２】特開２００１−２１０７８９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１９】
しかしながら、特許文献１のキャパシタ内蔵回路では、インターポーザ（中間基板）となるベース基板１０１にＳｉ基板を使用した場合、各ビア（電源ビア１１０ａ、信号ビア１１０ｂ及び接地ビア１１０ｃ）を形成する際に、反応性ガスを使用した誘導結合プラズマエッチングによりＳｉ基板をエッチングしてビアホールを形成し、さらに、めっき法によりビアホール内をＰｔ、Ａｕ、Ｃｕ等の金属で埋めなければならず、このためプラズマエッチング工程やめっき工程が必要となり、工程が煩雑化し、製造コストも高くなる。
【００２０】
一方、ベース基板１０１に多層セラミック基板を使用した場合は、セラミックグリーンシートの状態でレーザ加工機によりビアホールを穿設した後、導電性ペーストをビアホールに充填し、その後、所定枚数のセラミックグリーンシートを積層して圧着し、次いで焼成処理を行なうことにより、比較的容易に製造することが可能であり、ベース基板１０１にＳｉ基板を使用した場合に比べ、生産性も良好である。
【００２１】
しかしながら、多層セラミック基板は、焼成処理を行なって製造されるため、表面や内部に多数の気孔が形成される等の欠陥を有しており、このため、スパッタリング法や蒸着法等の薄膜形成方法を使用して多層セラミック基板上に薄膜の誘電体層を含む薄膜キャパシタを形成しても、薄膜キャパシタの各薄膜層（上下電極層及び誘電体層）は平滑性に劣り、高品質の薄膜キャパシタを得ることはできない。
【００２２】
すなわち、多層セラミック基板をベース基板１０１として使用した場合、内部にも気孔等の構造欠陥を有しているため、表面に鏡面研磨を施したとしても薄膜キャパシタの特性を改善することは困難であり、また、内部に気孔が存在しない多層セラミック基板は容易には製造することができず、多層セラミック基板の製造コストの高騰化を招く。また、多層セラミック基板の表面をガラス等で被覆することも考えられるが、この場合も所望のビア１１０ａ〜１１０ｃを有するベース基板１１０を作製するのは困難であり、製造コストも高くなる。
【００２３】
また、高誘電率の薄膜キャパシタを得るためには、誘電体膜１０５、１０７を形成する誘電体材料として、ＢＳＴの他、チタン酸バリウム、チタン酸ストロンチウム、ジルコン酸チタン酸バリウム、ジルコン酸チタン酸鉛、ジルコン酸チタン酸鉛ランタン等の複合酸化物を使用するのが好ましく、これらを誘電体材料とした誘電体膜１０５、１０７は、通常、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition：有機金属化学気相成長）法、スパッタリング法、ゾル−ゲル法を含むＭＯＤ（Metal Organic Decomposition：金属有機化合物堆積）法等の薄膜形成方法を使用して作製されるが、これらの薄膜形成方法で高誘電率の薄膜キャパシタを得るためには、誘電体膜の成膜時や誘電体膜の形成後に６００℃以上の高温酸化雰囲気に晒す必要がある。
【００２４】
したがって、多層セラミック基板に設けられたビアホールの充填材として、Ｃｕ、Ｍｏ、Ｗ等の卑金属材料を使用した場合は、充填材が上述した高温酸化雰囲気に晒される結果、酸化してしまうおそれがある。
【００２５】
このような充填材の酸化を回避する方法としては、窒化タンタルシリコン、窒化タンタルアルミニウム、窒化チタンシリコン、窒化タンタル、窒化タングステン、窒化チタンアルミニウム等からなる酸素バリア層を多層セラミック基板の表面に形成し、該酸素バリア層の上面に下部電極、誘電体膜、及び上部電極を順次成膜することが考えられる。
【００２６】
しかしながら、これらの酸素バリア層はバリア性を保持できる温度や酸素分圧に制限があるため、誘電体膜の成膜条件にも制限が生じ、このため、誘電体材料が本来有している特性よりも劣化した誘電体膜が形成され、したがって所望の高誘電率を有する薄膜キャパシタを得るのが困難になる。
【００２７】
一方、上記充填材としてＰｔやＡｕ等の貴金属材料を使用した場合は、これら貴金属材料は良好な耐酸化性を有するため、充填材の酸化を回避することができるが貴金属材料は高価であるため、ビアホールの個数が多くなった場合、ベース基板１０１の製造コストが高騰する。
【００２８】
また、低温焼結多層セラミック基板の電極材料として広く使用されているＡｇを充填材に使用した場合は、充填材の酸化を回避することができ、また、ＡｇはＡｕやＰｔに比べて安価であることから製造コストの高騰化を抑制することもできる。
【００２９】
しかしながら、Ａｇは周辺に拡散しやすく、薄膜キャパシタの下部電極に拡散した場合は、薄膜キャパシタの信頼性低下を招くおそれがある。
【００３０】
このように特許文献１の製造方法では、ベース基板１０１にＳｉ基板を使用した場合は、各ビア１１０ａ〜１１０ｃを形成するためにプラズマエッチング工程やめっき工程が必要となって工程が煩雑化し、製造コストが高くなり、また、ベース基板１０１に多層セラミック基板を使用した場合は、多層セラミック基板が表面や内部に気孔等の構造欠陥を有していることから高品質な薄膜キャパシタを得るのが困難であり、また構造欠陥のない多層セラミック基板を得ようとすると製造コストも高くなるという問題点があった。
【００３１】
しかも、特許文献１では、ベース基板１０１上に直接下部電極、誘電体膜、及び上部電極を順次形成しているため、各ビア１１０ａ〜１１０ｃに充填される導電性材料として卑金属材料を使用した場合は、斯かる卑金属材料が酸化してしまうおそれがあり、貴金属材料としてのＰｔやＡｕを使用した場合は製造コストが高価となり、またＡｇを使用した場合はＡｇが成膜処理中に下部電極内に拡散してしまうおそれがあるという問題点があった。
【００３２】
また、特許文献２では、上部電極及び下部電極となるＰｔ膜の表面に第１の接着層及び第２の接着層としてＴｉ膜を形成し、これによりＳｉ基板や有機接着シートとの接合性を確保しているが、Ｔｉは非常に活性な材料であり、酸化雰囲気中、高温下では容易に酸化し、またＴｉはＰｔとも容易に反応して合金化する。すなわち、特許文献２に記載されているように、成膜温度４５０℃でスパッタリングを施してＢＳＴからなる誘電体層を形成した場合、ＴｉはＰｔ膜中に拡散してＰｔとＴｉとが一部合金化する。特に、成膜温度が高いＭＯＤ法の場合はＰｔとＴｉの合金化はより顕著となる。
【００３３】
しかも、特許文献２では、ＢＳＴ（誘電体層）中の酸素欠陥を修復し、コンデンサ特性を向上させるために、コンデンサが形成されたＳｉ基板を酸素１００％雰囲気中、５００℃で熱処理しており、これによってＴｉの拡散と酸化が促進される。Ｔｉは酸化する際に膜状から粒状に変化しやすい性質を有するため、Ｔｉの酸化に伴って電極の表面粗さが増大する。そして、電極の表面粗さが増大すると、膜中に発生する応力と電界の集中によってＢＳＴ薄膜の信頼性が低下するという問題点があった。特に、誘電体層の膜厚が１５０ｎｍ以下の薄膜になったときは上述した膜中に発生する応力と電界の集中が顕著となり、薄膜キャパシタの短絡が発生しやすくなってしまうという問題点があった。
【００３４】
また、酸化チタンは絶縁体であるため、第１の電極層（上部電極）上に酸化チタン膜が形成されると、薄膜キャパシタの信頼性低下を招くおそれがあるが、例えば、エッチング処理によってこの酸化チタンを除去しようとしても、ＢＳＴ（誘電体層）を溶解させずに酸化チタン膜のみを溶解除去するのは困難であるという問題点があった。
【００３５】
本発明はこのような事情に鑑みなされたものであって、高誘電率を有する信頼性の優れたインターポーザキャパシタを安価かつ容易に製造することができるインターポーザキャパシタの製造方法を提供することを目的とする。
【課題を解決するための手段】
【００３６】
上記目的を達成するために本発明に係るインターポーザキャパシタの製造方法は、表面が平滑な第１の基板上に誘電体層を形成する誘電体層形成工程と、前記誘電体層の上面に第１の対向電極を形成する第１の対向電極形成工程と、第１及び第２の導通ビアが形成された第２の基板に前記第１の対向電極を接合する接合工程と、前記第１の基板と前記誘電体層とを分離する分離工程と、前記誘電体層の表面に第２の対向電極を形成する第２の対向電極形成工程と、前記第１の導通ビアと前記第１の対向電極とを電気的に接続し、前記第２の導通ビアと前記第２の対向電極とを電気的に接続する接続工程とを含んでいることを特徴としている。
【００３７】
また、本発明のインターポーザキャパシタの製造方法は、前記第１の基板と前記誘電体層との間に犠牲層を介在させ、前記分離工程は、前記犠牲層を除去することにより前記第１の基板と前記誘電体層とを分離することを特徴としている。
【００３８】
さらに、本発明のインターポーザキャパシタの製造方法は、前記接合工程が、前記第１の対向電極の上面に第１の接着層を形成する一方、前記第２の基板の上面に第２の接着層を形成し、前記第１の接着層と前記第２の接着層とを共晶させて前記第１の対向電極と前記第２の基板とを接合することを特徴としている。
【００３９】
また、本発明のインターポーザキャパシタの製造方法は、前記接続工程は、前記第２の対向電極から前記第１の導通ビアに至る第１の貫通孔を形成し、前記第２の対向電極と前記第１の導通ビアとの間に絶縁層を形成して前記第２の対向電極と前記第１の導通ビアとを電気的に絶縁させる一方、前記第１の貫通孔に導電性材料を充填し、前記導電性材料を介して前記第１の対向電極と前記第１の導通ビアとを電気的に接続させることを特徴としている。
【００４０】
さらに、本発明のインターポーザキャパシタの製造方法は、前記接続工程は、前記第２の対向電極から前記第２の導通ビアに至る第２の貫通孔を形成し、該第２の貫通孔の内側面に絶縁層を形成して前記第１の対向電極と前記第２の導通ビアとを電気的に絶縁させる一方、前記絶縁層の内面に導電性材料を充填し、前記導電性材料を介して前記第２の対向電極と前記第２の導通ビアとを電気的に接続させることを特徴としている。
【発明の効果】
【００４１】
本発明のインターポーザキャパシタの製造方法によれば、誘電体形成工程及び第１の対向電極形成工程で、第１の基板上に誘電体層及び第１の対向電極を形成した後、接合工程で複数の導通ビアが形成された第２の基板に第１の対向電極を接合し、その後分離工程で第１の基板と前記誘電体層とを分離し、この後、第２の対向電極形成工程で第２の対向電極を形成しているので、誘電体層を高温雰囲気で成膜し、或いは成膜後に高温雰囲気に晒されても、第２の基板が誘電体層形成時のような高温雰囲気に晒されることはないので、導通ビアの導電性材料として卑金属材料を使用しても酸化されるのを回避することができ、また、Ａｇ等の拡散しやすい導電性材料を使用した場合であっても、Ａｇの第２の対向電極への拡散を阻止することができ、高誘電率で信頼性の優れたインターポーザキャパシタを安価かつ容易に製造することができる。
【００４２】
しかも、第１及び第２の対向電極は、いずれも誘電体層を形成した後に形成するため、これら第１及び第２の対向電極が誘電体層形成時に高温に晒されることがなく、前記第１及び第２の対向電極の部分でＴｉの拡散や酸化が生じることがない。したがって、前記第１及び第２の対向電極の表面粗さが増大したり、前記第１及び第２の対向電極上に酸化チタン層が形成されることはなく、信頼性の優れたインターポーザキャパシタを容易に製造することができる。また、誘電体層の膜厚を薄くしても短絡が生じるおそれが少なくなるため、誘電体層を１５０ｎｍ以下に薄くすることが可能となり、小型かつ大容量のインターポーザキャパシタを得ることができる。
【００４３】
また、第１の基板と誘電体層との間に犠牲層を介在させ、前記犠牲層を除去することにより記第１の基板と誘電体層とを分離する場合であっても、上述と同様、信頼性の優れたインターポーザキャパシタを製造することができる。
【００４４】
また、本発明のインターポーザキャパシタの製造方法によれば、表面が平滑な第１の基板上に誘電体層を形成しているので、段差がなく平坦状で応力集中による欠陥等のない誘電体層を得ることができ、しかも電極材質や電極膜厚も任意に選択することができるので、電極抵抗を容易に降下させることが可能となる。
【００４５】
また、本発明のインターポーザキャパシタの製造方法によれば、前記接合工程で、第１の対向電極の上面に第１の接着層を形成する一方、第２の基板の上面に第２の接着層を形成し、前記第１の接着層と前記第２の接着層とを共晶させて前記第１の対向電極と前記第２の基板とを接合するので、接合強度も良好であり、接合の信頼性も高い。
【００４６】
また、本発明のインターボーザキャパシタの製造方法によれば、第１の対向電極形成工程で誘電体層の上面に第１の対向電極を形成した後、接合工程で複数の導通ビアが形成された第２の基板に前記第１の対向電極を接合し、その後電気的接続のための加工処理を行なっているので、接合時に導通ビアについての高精度なアライメントを必要とせず、容易に製造することができる。
【００４７】
このように本発明の製造方法によれば、高誘電率を有する信頼性の優れたインターポーザキャパシタを安価かつ容易に製造することができ、本製造方法により製造されたインターポーザキャパシタをＬＳＩ等の外部電子部品と回路基板との間に介在させ、外部電子部品−インターポーザキャパシタ−回路基板間を電気的に接続することにより、外部電子部品の負荷変動により生じる電圧降下を補償することができるデカップリングキャパシタを実現することができる。
【発明を実施するための最良の形態】
【００４８】
次に、本発明の実施の形態を図面に基づき詳説する。
【００４９】
図１は本発明の製造方法により製造されたインターポーザキャパシタの一実施の形態を模式的に示した断面図である。
【００５０】
本インターポーザキャパシタは、インターポーザとしてのセラミック基板２の上面に薄膜キャパシタ３が設けられている。
【００５１】
セラミック基板２は、厚み方向に電源用ビア（第１の導通ビア）４ａ、信号用ビア４ｂ、及び接地用ビア（第２の導通ビア）４ｃが形成され、また該セラミック基板２の下面には各ビア４ａ、４ｂ、４ｃを覆うように下部電極５ａ、５ｂ、５ｃが形成されると共に、保護膜６が形成されている。
【００５２】
薄膜キャパシタ３は、セラミック基板２上にＴｉ膜からなる密着層７が形成され、該密着層７の上面にはＣｕからなるめっき層８が形成され、また、めっき層８の上面には接着層９が形成されている。さらに、該接着層９の上面には第１の対向電極１０が形成され、該第１の対向電極１０の上面にはＢＳＴからなる誘電体層１１が形成されている。また。電源用ビア４ａの上方には導電部１２ａが第１の対向電極１０と電気的に接続可能となるように形成されると共に、前記導電部１２ａの上方側部には絶縁層１３ａが形成されている。また、信号用ビア４ｂ及び接地用ビア４ｃの上方にも導電部１２ｂ、１２ｃが形成されると共に、前記導電部１２ｂ、１２ｃの外周には絶縁層１３ｂ、１３ｃが形成されている。また、誘電体層１１の上面には第２の対向電極１４が形成されると共に、各導電部１２ａ〜１２ｃの上面には上部電極１５ａ〜１５ｃが形成され、さらに保護膜１６が前記第２の対向電極１４を覆うように形成されている。
【００５３】
次に、上記インターポーザキャパシタの製造方法を図２〜図６に基づき詳述する。
【００５４】
まず、図２（ａ）に示すように、表面の平滑なＳｉ基板（第１の基板）１７の上面にＢＳＴからなる誘電体層１１及び第１の対向電極１０を形成する。
【００５５】
すなわち、まず、Ｓｉ基板１７に熱酸化を施し、膜厚０.７μｍのＳｉＯ２からなる酸化物層１８を形成し、次いでＭＯＣＶＤ法により酸化物層１８の上面にＭｇＯからなる膜厚０.５μｍの犠牲層１９を形成する。尚、この犠牲層１９は、ＭＯＣＶＤ法の他、真空蒸着法、スパッタリング法、ＭＯＤ法等により成膜してもよい。また、本実施の形態では、犠牲層１９をＭｇＯで形成しているが、ＺｎＯやＮｉＯ等で形成してもよい。
【００５６】
次に、ＭＯＤ法により犠牲層１９の表面にＢＳＴからなる膜厚１２０ｎｍの誘電体層１１を形成する。例えば、ゾル−ゲル溶液のスピン・コーティング及び乾燥処理を２回繰り返した後、温度６５０℃の酸素雰囲気中で３０分間焼成処理を施し、これにより犠牲層１９の表面に誘電体層１１を形成する。尚、誘電体層１１の成膜方法もＭＯＤ法に限定されるものではなく、ＭＯＣＶＤ法、スパッタリング法等の方法を使用して成膜するのも好ましい。
【００５７】
次に、スパッタリング法により誘電体層１１の上面に膜厚１００ｎｍのＰｔ膜２０を形成し、さらにこの状態で温度８００℃の酸素雰囲気中で３０分間焼成処理を施す。そして、このように成膜後に高温雰囲気に晒すことにより、高誘電率の誘電体層を得ることができる。
【００５８】
次に、蒸着法によりＰｔ膜２０の表面に膜厚１０ｎｍのＴｉ膜２１を形成した後、さらに蒸着法により膜厚２μｍのＣｕ膜２２を形成する。尚、これらＰｔ膜２０、Ｔｉ膜２１、及びＣｕ膜２２で第１の対向電極１０を構成している。
【００５９】
そしてさらに、蒸着法を使用し、Ｃｕ膜２２の表面にＡｕ膜（第１の接着層）９ａを形成する。
【００６０】
一方、図２（ｂ）に示すように、周知のセラミック基板の製造技術を使用し、電源用ビア４ａ、信号用ビア４ｂ、接地用ビア４ｃが形成されたセラミック基板（第２の基板）２を作製する。すなわち、例えば、結晶化ガラスやセラミック粉末を含有した低温焼成セラミック材料をスラリー化した後、ドクターブレード法等の成形加工法を使用してセラミックグリーンシートを作製し、次いで、レーザ加工機を使用してセラミックグリーンシートの所定位置にビアホールを貫設し、導電性ペーストを前記ビアホールに充填し、その後このセラミックグリーンシートを所定枚数積層した後圧着して積層体を形成し、次いで焼成処理を施し、これにより、電源用ビア４ａ、信号用ビア４ｂ、接地用ビア４ｃが形成されたセラミック基板２を作製する。
【００６１】
ここで、ビアホールに充填される導電性ペーストとしては、特に限定されるものではないが、低温焼結セラミック基板の導電性ペーストに広く使用されているＡｇを主成分としたものが、ＰｔやＡｕに比べて安価であり、好ましい。
【００６２】
尚、セラミック基板２を構成するセラミック材料についても低温焼成セラミック材料に限定されることはなく、任意のセラミック材料を選択して使用することができる。
【００６３】
次に、図２（ｃ）に示すように、スパッタリング法によりセラミック基板２の上面にＴｉやＣｒ等からなる膜厚１００ｎｍ以下の密着層７を形成する。次いで、密着層７の形成されたセラミック基板２に無電解Ｃｕめっきを施し、前記密着層７の上面にＣｕ皮膜を形成した後、さらに電解Ｃｕめっきを施し、次いで電解めっき後にＣＭＰ（Chemical Mechanical Planarization：化学的機械研磨）により表面研磨を施し、めっき層８を形成する。このめっき層８は、セラミック基板２の表面を平滑化するために形成されたものであり、該めっき層８の膜厚は、表面が所望の平滑化を有する膜厚であればよい。尚、電解Ｃｕめっき後に表面研磨を行うのはめっき層８の膜厚を極力薄くするためであり、したがってめっき層８の表面が所望の平滑性を有し、しかも十分に薄い場合は研磨処理は必ずしも必要としない。まためっき層８を形成するめっき金属もＣｕに限定されるものではなく、めっき可能な他の金属、例えばＮｉを使用することもできる。
【００６４】
次に、めっき層８の表面にＡｕ膜９ｂ及びＳｉ膜９ｃを蒸着法で順次形成する。尚、このＡｕ膜９ｂ及びＳｉ膜９ｃで第２の接着層を形成している。
【００６５】
次に、図２（ａ）のＡｕ膜９ａと図２（ｃ）のＳｉ膜９ｃとを重ね合わせ、荷重を負荷した状態で、温度４００℃の窒素雰囲気中、５分間熱処理を施してろう付けし、図２（ｄ）に示すように、両者を接合して接着層９を形成する。すなわち、Ａｕ−Ｓｉ系合金はＳｉ３.５ｗｔ%付近に共晶組成を有する単純共晶系であり、反応領域が共晶組成付近になると共晶状態となってＡｕ膜９ａ、９ｂ及びＳｉ皮膜９ｃは互いに強固に接合する。尚、接着層９は、その膜厚が極力薄くなるように上記Ａｕ膜９ａ、９ｂ及びＳｉ皮膜９ｃの膜厚を設定するのが好ましく、第１の接着層を構成するＡｕ膜９ａの膜厚は、例えば０.５μｍに設定され、第２の接着層を構成するＡｕ膜９ｂ及びＳｉ膜はそれぞれ例えば０.５μｍ、０．８μｍに設定される。
【００６６】
尚、接合剤は、本実施の形態では、Ａｕ−Ｓｉ系を使用しているが、Ａｕ−Ｓｉ系に限定されるものではなく、各ビア４ａ、４ｃ、４ａに充填される導電性材料の拡散量が許容範囲以下の温度で接合することができ、また回路基板への実装時やＬＳＩ等の外部電子部品への実装時に再溶融しない温度以上で接合可能なものであればよく、例えば、Ａｇ−Ｓｎ系やＣｕ−Ａｇ−Ｓｎ系材料を使用することができる。尚、これらＡｇ−Ｓｎ系材料やＣｕ−Ａｇ−Ｓｎ系材料は、Ａｕ−Ｓｉ系材料に比べ、熱処理時にＣｕ膜２２の反応領域が広く、このため反応した部分の比抵抗が上昇するおそれがあるため、Ｃｕ膜２２の膜厚を、十分な電極抵抗が得られるように制御する必要がある。
【００６７】
次に、図３（ｅ）に示すように、Ｓｉ基板１７を除去する。すなわち、図２（ｄ）に示す接合体を燐酸水溶液に浸漬し、犠牲層１９を溶解除去してＳｉ基板１７と誘電体層１１とを分離し、これにより、前記接合体からＳｉ基板１７を除去する。尚、本実施の形態では、酸化物層１８が形成されたＳｉ基板１７の再利用を可能とするため犠牲層１９を介してＳｉ基板１７を除去しているが、例えば、イオンエッチングによりＳｉ基板１７自体を溶解させる等、化学的又は機械的方法により、Ｓｉ基板１７を直接除去してもよい。
【００６８】
次に、図３（ｆ）に示すように、スパッタリング法により誘電体層１１の表面に膜厚１００ｎｍのＰｔ膜２３を形成した後、フォトレジスト２４を塗布する。
【００６９】
次いで、図３（ｇ）に示すように、周知のフォトリソグラフィー技術を使用して、所定パターンにパターニングされたＰｔ膜２３を形成する。すなわち、フォトレジスト２４をプリベークした後、フォトマスクを介して紫外光をフォトレジスト２４に照射し、該フォトレジスト２４を感光させ、現像、ポストベークを行なってフォトマスクパターンをレジストパターンに転写し、次いで、イオンミリングによりフォトレジスト２４で被覆されていない部分を除去し、所定パターンのＰｔ膜２３を形成する。
【００７０】
次いで、図３（ｈ）に示すように、フォトレジスト２４を溶解除去した後、図４（ｉ）に示すように、再度フォトレジスト２５を塗布し、上述したフォトリソグラフィー技術を利用し、露光、現像を行った後、ＩＣＰ−ＲＩＥ装置（Inductively-Coupled Plasma Reactive Ion Etching：誘導結合プラズマ反応性イオンエッチング）を使用して反応性イオンエッチングを行い、図４（ｊ）に示すように、３つの貫通孔２６ａ、２６ｂ、２６ｃを形成し、電源ビア４ａ、信号ビア４ｂ及び接地ビア４ｃを表面露出させる。ここで、貫通孔２６ｂ、２６ｃは、貫通孔２６ａに比べ、孔径が若干大きくなるように（例えば、約５μｍ）大径に形成されている。尚、貫通孔２６ａは第１の貫通孔を形成し、貫通孔２６ｃは第２の貫通孔を形成している。
【００７１】
次に、テトラエトキシシランを原料としたプラズマＣＶＤ法により温度２００℃で成膜処理を行ない、図４（ｋ）に示すように膜厚０．５μｍのＳｉＯ２層２８を形成する。尚、このＳｉＯ２層２８の形成は室温でも可能である。
【００７２】
次いで、再び上述したフォトリソグラフィー技術を使用し、図４（ｌ）に示すように、第２の対向電極１４が形成されるべき部分及び貫通孔２６ａ（第１の貫通孔）内のＳｉＯ２層２８を除去し、パターニングされた絶縁層１３ａ〜１３ｃを形成する。尚、この後、絶縁層１３ａ〜１３ｃ上のフォトレジストは溶解除去されるが、図４（ｌ）はフォトレジストの溶解除去後を示している。
【００７３】
次に、再びフォトレジストを塗布して露光、感光を行ない、次いでスパッタリング法によりＴｉ膜及びＣｕ膜を順次形成し、その後蒸着法でＣｕ膜を積層し、次いでリフトオフ法を使用し、図５（ｍ）に示すように、各ビア４ａ、４ｂ、４ｃの上方にＴｉ層２９及びＣｕ層３０からなる導電部１２ａ、１２ｂ、１２ｃを形成し、フォトレジストを溶解除去する。
【００７４】
次に、表面にフォトレジストを再び塗布した後、露光、現像を行い、蒸着法を使用して膜厚０．０５μｍのＴｉ膜、膜厚０．５μｍのＮｉ膜、及び膜厚０．１μｍのＡｕ膜を順次形成し、その後リフトオフ法を使用してパターニングを行い、図５（ｎ）に示すように、所定パターンのＴｉ膜３１、Ｎｉ膜３２、及びＡｕ膜３３を形成し、これにより誘電体層１１上に第２の対向電極１４を形成し、導電部１２ａ〜１２ｃ上に上部電極１５ａ〜１５ｃを形成する。
【００７５】
次に、感光性ポリイミドを塗布した後、露光、現像し、その後、温度３５０℃の窒素雰囲気中で６０分間熱処理を行ってポリイミドを硬化させ、図５（ｏ）に示すように、第２の対向電極１４を覆うように保護膜１６を形成する。
【００７６】
次に、セラミック基板２の下面にもフォトレジストを塗布し、その後、露光、現像を行い、蒸着法を使用して膜厚０．０５μｍのＴｉ膜、膜厚５μｍのＣｕ膜、膜厚０．５μｍのＮｉ膜、及び膜厚０．１μｍのＡｕ膜を順次形成し、その後リフトオフ法を使用してパターニングを行い、図６（ｐ）に示すように、各ビア４ａ、４ｂ、４ｃの露出面を覆うようにＴｉ膜３５、Ｃｕ膜３６、Ｎｉ膜３７、及びＡｕ膜３８を形成し、これにより下部電極５ａ〜５ｃを形成する。
【００７７】
次いで、感光性ポリイミドを塗布した後、露光、現像し、その後、温度３５０℃の窒素雰囲気中で６０分間熱処理を行ってポリイミドを硬化させ、図６（ｑ）に示すように、セラミック基板２の下面を覆うように保護膜６を形成し、これによりインターボーザキャパシタが製造される。
【００７８】
このように本実施の形態では、Ｓｉ基板１７上に誘電体層１１及び第１の対向電極１０を形成した後、第１の対向電極１０をインターポーザとしてのセラミック基板２に接合し、その後Ｓｉ基板１７と誘電体層１１とを分離し、第２の対向電極１４を形成しているので、誘電体層１１を高温雰囲気で成膜し、或いは成膜後に高温雰囲気に晒されても、セラミック基板２が誘電体層１１の形成時のような高温雰囲気に晒されることはないので、各ビア４ａ〜４ｃの導電性材料として卑金属材料を使用しても酸化されるのを回避することができ、また、Ａｇ等の拡散しやすい導電性材料を使用した場合であっても、該導電性材料が第２の対向電極１４に拡散することもなく、高誘電率で信頼性の優れたインターポーザキャパシタを製造することができる。
【００７９】
しかも、酸化物層１８が形成されたＳｉ基板１７と前記誘電体層１１とを分離した後は、誘電体層１１が表面露出しているので、誘電体層１１の表面に酸化物層が形成されることもなく、したがって誘電体層が１５０ｎｍ以下の薄膜となっても誘電体層１１に局部的な応力が発生するのを回避することができる。また誘電体層１１上に絶縁体である酸化物層が形成されることがないので、第１の対向電極１０上に酸化物層が形成されることもなく、したがって薄膜キャパシタの直流等価抵抗増大を回避することができ、信頼性の優れたインターポーザキャパシタを製造することができる。
【００８０】
また、表面が平滑なＳｉ基板１７上に誘電体層１１を形成しているので、段差がなく平坦状で応力集中による欠陥等のない誘電体層１１を得ることができ、しかも電極材質や電極膜厚も任意に選択することができるので、電極抵抗を容易に下げることが可能となる。
【００８１】
また、誘電体層１１の上面に第１の対向電極１０を形成した後、セラミック基板２に第１の対向電極１０を接合し、その後電源ビア４ａと第１の対向電極１０とを電気的に接続しているので、接合時に電源ビア４ａについての高精度なアライメントを必要とせず、比較的容易に製造することができる。
【００８２】
また、第１の対向電極１０の上面にＡｕ膜９ａを形成する一方、セラミック基板２の上面にＡｇ膜９ｂ、Ｓｉ膜９ｃを形成し、Ａｕ膜９ａ、Ｓｉ膜９ｃ、及びＡｕ膜９ｂを共晶させて第１の対向電極１０とセラミック基板２とを接合するので、接合強度も良好であり、接合の信頼性も高い。
【００８３】
このように本実施の形態によれば、高誘電率を有する信頼性の優れたインターポーザキャパシタを安価かつ容易に製造することができ、本製造方法により製造されたインターポーザキャパシタをＬＳＩ等の外部電子部品と回路基板との間に介在させ、外部電子部品−インターポーザキャパシタ−回路基板間を電気的に接続することにより、外部電子部品の負荷変動により生じる電圧降下を補償することができるデカップリングキャパシタを実現することができる。
【００８４】
図７は本発明の第２の実施の形態の製造方法により製造されたインターポーザキャパシタを模式的に示した断面図である。
【００８５】
すなわち、本第２の実施の形態では、セラミック基板２と第１の対向電極１０との間にポリイミドとＡｕ膜とを熱処理して形成された接着層４０が介在され、これによりインターポーザ１上に薄膜キャパシタ５０が設けられている。
【００８６】
図８は本第２の実施の形態の製造方法の要部を示す製造工程図である。
【００８７】
すなわち、図８（ａ）に示すように、第１の実施の形態と同様、Ｓｉ基板１７の表面に酸化物層１８及び犠牲層１９を形成し、次いで誘電体層１１及び第１の対向電極１０を形成し、該第１の対向電極１０の上面にＡｕ膜９ａを形成する。
【００８８】
次いで、図８（ｂ）に示すように、セラミック基板２の表面にボリイミドワニスを塗布した後、温度１２５℃で３０分間乾燥させ、ポリイミド層４１を形成する。
【００８９】
次いで、図８（ｃ）に示すように、ポリイミド層４１とＡｕ膜９ａとを重ね合わせた後、荷重をかけた状態で、温度３５０℃の窒素雰囲気中で１０分間熱処理を施し、セラミック基板２と第１の対向電極１０とを接合し、その後は第１の実施の形態と同様、Ｓｉ基板１７の除去した後、第２の対向電極１４、第１及び第２の導電部１２ａ〜１２ｃ等を形成し、これにより容易にインターボーザキャパシタを製造することができる。
【００９０】
本第２の実施の形態でも、上述した第１の実施の形態と同様の効果を得ることができる他、本第２の実施の形態では、ポリイミド層４１とＡｕ膜９ａとを接合させて熱処理し、これによりセラミック基板２上に薄膜キャパシタ５０が設けられているので、第１の実施の形態のような密着層７やめっき層８が不要となり、装置のより一層の小型化を図ることができる。
【００９１】
尚、本発明は上記実施の形態に限定されるものではなく、例えば、上記実施の形態で示した各薄膜の膜厚は単なる例示であって、小型軽量化を維持でき、デカップリングキャパシタとしての機能を損なわない範囲で任意に設定できるのはいうまでもない。
【図面の簡単な説明】
【００９２】
【図１】本発明の第１の実施の形態に係る製造方法で製造されたインターポーザキャパシタを模式的に示した断面図である。
【図２】本発明に係るインターポーザキャパシタの製造方法の第１の実施の形態を示す製造工程図（１／５）である。
【図３】本発明に係るインターポーザキャパシタの製造方法の第１の実施の形態を示す製造工程図（２／５）である。
【図４】本発明に係るインターポーザキャパシタの製造方法の第１の実施の形態を示す製造工程図（３／５）である。
【図５】本発明に係るインターポーザキャパシタの製造方法の第１の実施の形態を示す製造工程図（４／５）である。
【図６】本発明に係るインターポーザキャパシタの製造方法の第１の実施の形態を示す製造工程図（５／５）である。
【図７】本発明の第２の実施の形態に係る製造方法で製造されたインターポーザキャパシタを模式的に示した断面図である。
【図８】本発明に係るインターポーザキャパシタの製造方法の第２の実施の形態を示す要部製造工程図である。
【図９】特許文献１に開示されたキャパシタ内蔵回路基板の断面図である。
【図１０】特許文献２に開示されたコンデンサ内蔵電子回路の製造方法を示す製造工程図である。
【符号の説明】
【００９３】
２    セラミック基板（第２の基板）
５ａ  電源用ビア（第１の導通ビア）
５ｃ  接地用ビア（第２の導通ビア）
８ａ  Ａｕ膜（第１の接着層）
８ｂ  Ａｕ膜（第２の接着層）
８ｃ  Ｓｉ膜（第２の接着層）
１０  第１の対向電極
１１  誘電体層
１２ａ  絶縁層
１２ｃ  絶縁層
１４  第２の対向電極
１７  Ｓｉ基板（第１の基板）
１９  犠牲層
２６ａ  貫通孔（第１の貫通孔）
２６ｃ  貫通孔（第２の貫通孔）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2005203680.tif 000009
【図８】
2005203680.tif 000010
【図９】
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【図１０】
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