(57)【要約】【課題】データ保持モードを使用してＤＳＰの内部ＲＡＭのようなメモリの電流漏れを減少する簡単化された方法と装置を提供する。【解決手段】処理システムは、プロセッサがアイドル・モードにいるかどうかを示すアイドル・モード信号を発生するアイドル・モード・ノードを有するプロセッサ（２０）とデータ保持モード信号を受信するデータ保持ノードを有するメモリ（２２）とを含む。メモリは、データ保持モード信号に応答してメモリを低電力状態に置く回路を含む。アイドル・モード信号は、プロセッサがアイドル・モードにあるときにメモリを低電力状態に置くように、データ保持ノードを駆動する。【選択図】図２
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【特許請求の範囲】
【請求項１】
処理システムにおいて、
プロセッサがアイドル・モードにあるかどうかを示すアイドル・モード信号を生成するアイドル・モード・ノードを有するプロセッサと、
データ保持モード信号を受信するデータ保持ノードと、前記データ保持モード信号に応答して低電力状態にメモリを置く回路と、を有するメモリと、
を含み、
前記アイドル・モード信号が前記データ保持ノードを駆動する、
前記処理システム。
【請求項２】
メモリのデータ保持モードを制御する方法において、
アイドル・モード信号をプロセッサで生成し、プロセッサがアイドル・モードにあるかどうかを示すステップと、
前記アイドル・モード信号によってメモリのデータ保持モード・ノードを駆動するステップと、
を含む前記メモリのデータ保持モードを制御する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般的に電子回路に関係し、特に、電子回路のメモリ漏れを減少する方法と装置に関係する。
【背景技術】
【０００２】
最近の１０年以上に渡って、無線電話や個人用携帯情報端末（ＰＤＡ）を含む移動装置の人気が著しく高まっている。移動装置の多くのユーザにとって、電力消費は非常に重要な要因である、何故ならこのような装置は比較的小さな電池で動作するからである。短時間で電池を再充電したり交換したりするのは不便であるので、これらのシステムの電池寿命を最大化することが望ましい。
【０００３】
電力消費を削減する1つの方法は、使用していない時に各種の部品を低電力状態に置くことを含む。ある場合には、汎用プロセッサやディジタル信号プロセッサ（ＤＳＰ）のような処理装置を低電力状態に置いたり、またはその内部データを不揮発性メモリや作動しているメモリへ記憶した後に完全に電源を切ることも可能である。しかしながら、高速ランダムアクセス・メモリ（ＲＡＭ）はそのデータを保持しつつ完全に電源を切ることは不可能であり、電力を削減しかつデータを保持するためには、「データ保持モード」に置くのがよい。データ保持モードでは、メモリ中のデータはそのままであるが、ＲＡＭへはアクセス不能である。標準的なデータ保持モードでは、メモリへの供給電圧Ｖｃｃが減少するので、電流漏れが減少する。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ＤＳＰのような多くの処理装置は内部ＲＡＭを有する。データ保持モードを供った内部ＲＡＭメモリを利用するためにＤＳＰアーキテクチャを更新する時、関連する処理コアの動作を基に、メモリをデータ保持モードに置くための時間を決定するためのいくつかの方式が開発された。既存の解決方法は複雑な外部ハードウェアを介してまたは複雑なソフトウェアを介した電力消費の最適化に限定されている。上記解決方法は開発のコストを大きく増加し、ＤＳＰの最終設計を複雑化する。
【０００５】
それゆえ、データ保持モードを使用しているメモリの電流漏れを減少するための簡単化された方法と装置の必要性が高まっている。
【課題を解決するための手段】
【０００６】
本発明では、処理システムは、プロセッサがアイドル・モードにいるかどうかを示すアイドル・モード信号を発生するアイドル・モード・ノードを有するプロセッサ（２０）と、データ保持モード信号を受信するデータ保持ノードを有するメモリ（２２）とを含む。このメモリは、データ保持モード信号に応答してメモリを低電力状態に置く回路を含む。アイドル・モード信号は、プロセッサがアイドル・モードにいるときにメモリを低電力状態に置くように、データ保持ノードを駆動する。
【０００７】
本発明は従来技術に対して顕著な利点を与える。第１に、電力保持モードはプロセッサの何らのコード修正なしにサポート可能である。特に移動電話技術では、ソフトウェア・チューニングの成果はＡＳＩＣにゲートを追加するより大きいため、レガシーなソフトウェアのサポートは不可欠である。第２に、メモリの保持モードによる省電力特性が最適化される、プロセッサがアイドル・モードに置かれると、メモリも電力保持モードに置かれる。
【０００８】
本発明の第２実施例では、複数の中から選択されたアイドル・モードに応答してデータ保持モードにメモリを置くことが可能である。従って、メモリのウェイクアップ・レイテンシが調節可能である。
【実施例】
【０００９】
本発明とその利点のより完全な理解のため、添付の図面を参照しながら以下の説明を参照されたい。
本発明は、図面の図１−３を参照することで理解できる各図中の同じ参照番号は同じ要素を示す。
【００１０】
図１ａは、処理コア１０と、関係する内部メモリ（ＲＡＭ）１２とを有する従来技術の処理システム８の簡略化したブロック線図を図示する。論理部１４はメモリ１２のデータ保持モードを制御する。処理コア１０はデータ及びアドレスバス１３を介した通常の方法でメモリ１２に結合される。論理部１４は処理コア１０の作動を監視する。長いアイドル期間を検出すると、論理部１４は、ＲＡＭ１２を低電圧状態にする信号をＲＡＭ１２の保持ノードに与えることにより、そのメモリの内容は保持される。この低電圧状態では、データはＲＡＭ１２に書込み不能でありかつ読取り不能である。論理部１２はソフトウェアまたはハードウェアを使用して実現可能である。
【００１１】
図１ｂはＲＡＭ１２への保持制御信号と共に、アクティブ及び非アクティブの期間を示すタイミング線図を図示する。図示のように、ＲＡＭ１２をデータ保持状態に置く前の十分な時間において処理コアの作動が停止するまで、論理部１４は待機する（図示実施例では、ＲＡＭデータ保持ノードを低（ｌｏｗ）にプルした時に保持状態に入る）。
【００１２】
データ保持モードに入る時間を決定する方法には簡単なものもあり複雑なものもある。簡単な方法としては、最後の処理コアの作動から所定の時間が経過した後に保持モードに入るようにしてもよい。より複雑な方法としては、前の作動の範囲を基に最後の処理コア活動からの時間を変動させるようにしてもよい。
【００１３】
いずれにせよ、保持ノードを供ったメモリを利用するためにＤＳＰの処理コアを適合させることはＤＳＰの再プログラミングを必要とする。これは設計のコストを著しく増加させる。
【００１４】
図２ａと図２ｂに図示した実施例では、ＤＳＰ１８は、追加のコードまたはハードウェアなしで、かつ従来技術に対して改良された省エネルギ特性を有するメモリ２２の保持ノードで動作させるように処理コア２０を構成している。図２ａに見られるように、処理コア２０はデータ及びアドレスバス２４を使用して通常の方法でＲＡＭ２２に結合される。処理コア２０のアイドル・モード・ノードはメモリ２２のデータ保持モード・ノードに直接結合される。
【００１５】
従って、図２ｂに示すように、アイドル・モード・ノード
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の能動低（ａｃｔｉｖｅ  ｌｏｗ）信号が低にプルされる時には、ＲＡＭのデータ保持ノードも低にプルされる。特定の設計で必要な場合には、処理コア２０がアイドル・モードである時にＲＡＭ２２がデータ保持モードに置かれるように、インバータを処理コア・アイドル・ノードとデータ保持モード・ノードとの間に置くことが可能である。
【００１６】
ＤＳＰプロセッサのテキサス・インスツルメンツ社ＴＭＳ３２０Ｃ５４ｘファミリでは、実行するタスクがない時にタスク・スケジューラがアイドル・モードを有効にする。タスク・スケジューラはＣ５４ｘのいくつかのアイドル・モード命令のうちの１つを実行する。ＩＤＬＥ１、ＩＤＬＥ２、及びＩＤＬＥ３命令により実行される３つのアイドル・モードがある。これらのモードでは、ＴＭＳ３２０Ｃ５４ｘ素子はドーマント状態に入り、通常の動作時よりも消費電力が著しく低い。ＩＤＬＥ１命令を使用して処理コア２０をシャットダウンさせる（すなわち、処理コアへのクロックサイクルが停止する）。ＩＤＬＥ２命令を使用して処理コア１０とオンチップ周辺装置（図示せず）をシャットダウンさせる。ＩＤＬＥ３命令を使用してＤＳＰ１８を完全にシャットダウンさせる。この命令は、処理コア２０や周辺装置と共に、ＰＬＬ回路も停止させる。
【００１７】
各アイドル・モード命令は処理コアの２つのノード上に配置される２ビットのアイドル・モード・コードを生成する。図において、コード「０１」がＩＤＬＥ１命令、コード「１０」がＩＤＬＥ２命令、及びコード「１１」がＩＤＬＥ１命令である。図２ｃに示したデコーダ２８の実施例では、いずれかまたは全てのアイドル・モード命令はアクティブなアイドル・モード信号に困ることが可能である。２ビット・アイドル・モード・コードはＲＡＭデータ保持ピンへ渡される「０」または「１」のどちらかを選択する。
【００１８】
タスク・スケジューラは、図２ｃの「処理負荷」信号により図示されるように、実行する予想タスクと許容されうる最大ウェイクアップ時間とを基に適正なアイドル・モード命令を選択する。処理負荷信号は、ひとつまたは複数のアイドル・モードが
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を低（能動状態）にプルさせて、メモリ２２をデータ保持モードにすることを決定する。例えば、処理負荷信号が「１１」である場合、３つのアイドル・モードのどれかが
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を「０」に設定する。処理負荷信号が「１０」である場合、ＩＤＬＥ２及びＩＤＬＥ３命令のみが
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を「０」に設定する。処理負荷信号が「０１」である場合、ＩＤＬＥ３命令のみが
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をゼロに設定する。
【００１９】
ＲＡＭをウェイク・アップするにはＲＡＭへのアクセスの前に多少の遅延を入れるため、デコード論理部２８は処理負荷を基にデータ保持モードを最適化するように構成されてもよい。これは、例えば、移動電話アプリケーションに使用可能であり、音声通信処理を実行している間は最速ウェイクアップモード（等しい処理モードは「０１」）に設定し、電話がページング・モードにあるときには最大省電力モード（処理モードは「１１」）が使用可能である。
【００２０】
本発明のこの特徴としては、複数の中から選択されたアイドル・モードに応答してデータ保持モードにメモリを置くことが可能であることが利点である。ひとつまたは複数の最深（ｄｅｅｐｅｓｔ）のアイドル・モードを選択した時にのみＲＡＭをデータ保持モードに置くことによって最速の応答が達成可能であるが、全てのアイドル・モードを選択した時には最大の省電力が達成可能である。
【００２１】
タスク・スケジューラが処理コアをアイドル・モードからウェイクアップさせると、メモリは通常動作に復帰する。
【００２２】
従って、図１ｂと図２ｂを比較することにより容易に明らかとなるように、図２ａの実施例を使用するとＲＡＭ１０が保持モードに入る時間を非常に増大させる。さらに、保持モードのサポートが既存のソフトウェアの何らの修正なしに作成される。
【００２３】
アイドル・モードの付加時間は、特に小さな幾何寸法を使用する回路において、メモリ２２による電力漏れを大きく減少させる。ＧＳＭ  ＤＲＸ５電話のような移動電話アプリケーションでは、ＤＳＰの非アクティブ率は９９．９％に達する。しばしば、電話がスタンバイしている時には唯一の処理はネットワーク情報の周期的処理である。スタンバイ・モードのＧＳＭ電話では、ＤＳＰは各５ミリ秒毎に覚醒（ａｗａｋｅ）してネットワークから開始される呼があるかどうかを決定する。もし、ある場合には、電話は覚醒する（ユーザーがキーパッドまたはその他のインターフェースを使用した場合も電話は覚醒する）。しかしながら、呼がない場合、ＤＳＰは処理が完了した後にスリープに復帰する。ここでは、５ミリ秒サイクルという僅かな時間分のみを消費する。このようなアプリケーション例では、本発明はＲＡＭがＤＳＰと共にデータ保持モードに入ることを可能とし、メモリ漏れが大きく減少する。
【００２４】
図２に示した実施例はＲＡＭ２２が処理コア２０の殆ど全ての非アクティブ期間の間データ保持モードに入ることを可能とする。従って、移動電話の電池寿命は大きく増加する。
【００２５】
図３は本発明を使用した移動電話のブロック線図を図示する。入出力装置３２（キーパッド、マイクロフォン、スピーカ等）はアナログ・ベースバンド回路３４に結合される。アナログ・ベースバンド回路は、アイドル・モード出力信号ノード（ＩＭ）を有する処理コア２０または他のプロセッサと、データ保持入力信号ノード（ＤＲ）を有するＲＡＭ２２とを含む。処理コア２０のアイドル・モード出力信号ノードはＲＡＭ２２のデータ保持入力信号ノードに結合され、上記２つの装置はデータ及びアドレスバス２４により結合される。アナログ・ベースバンド回路３４はオーディオ・コーデックのような他のハードウェアを含んでもよい。アナログ・ベースバンド回路は無線周波数（ＲＦ）回路３６に結合される。入出力装置３２、アナログ・ベースバンド回路３４及びＲＦ回路３６は電力管理回路３８により電力供給される。
【００２６】
動作時に、アナログ・ベースバンド回路３４のＲＡＭ２２は、アイドル・モード出力信号ノードが能動となる度にデータ保持モードに置かれる。従って、処理コア２０中の何らのコード変更なしに装置の電力消費を著しく減少させることが可能である。
【００２７】
アプリケーション例として、ＤＳＰの関連について説明してきたが、これは他の型式のプロセッサにも使用可能である。さらに、ＲＡＭは、ダイナミック・ランダム・アクセスメモリとスタティック・ランダム・アクセスメモリを含む任意の型式のメモリが可能である。
【００２８】
本発明の詳細な説明は特定の例示実施例に向けられているが、これらの実施例の各種の修正と共に別の実施例が当業者に示唆できる。本発明は請求の範囲内に該当する修正または別の実施例を包含するものである。
【００２９】
以上の説明に関して更に以下の項を開示する。
（１）処理システムにおいて、
プロセッサがアイドル・モードにあるかどうかを示すアイドル・モード信号を生成するアイドル・モード・ノードを有するプロセッサと、
データ保持モード信号を受信するデータ保持ノードと、前記データ保持モード信号に応答して低電力状態にメモリを置く回路と、を有するメモリと、
を含み、
前記アイドル・モード信号が前記データ保持ノードを駆動する、
前記処理システム。
（２）（１）記載の処理システムにおいて、前記プロセッサは複数個のアイドル・モード状態を有し、前記アイドル・モード信号はどのアイドル・モード状態がアクティブであるかを示す前記処理システム。
（３）（２）記載の処理システムにおいて、前記プロセッサは、選択したアイドル・モード状態に応じた低電力状態に前記メモリを駆動するデコード論理部を含む前記処理システム。
（４）（１）記載の処理システムにおいて、前記プロセッサはディジタル信号プロセッサの処理コアであり、前記メモリは前記ディジタル信号プロセッサの内部メモリである処理システム。
【００３０】
（５）移動通信装置において、
プロセッサがアイドル・モードにいるかどうかを示すアイドル・モード信号を生成するアイドル・モード・ノードを有するプロセッサと、
データ保持モード信号を受信するデータ保持ノードと前記データ保持モード信号に応じた低電力状態にメモリを置く回路とを有するメモリと、
を含み、
前記プロセッサがアイドル・モードにいる時に前記メモリを前記低電力状態に置くように、前記アイドル・モード信号が前記データ保持ノードを駆動する、
前記移動通信装置。
（６）（５）記載の移動通信装置において、前記プロセッサは複数個のアイドル・モード状態を有し、アイドル・モード信号はどのアイドル・モード状態がアクティブであるかを示す移動通信装置。
（７）（６）記載の移動通信装置において、前記プロセッサは、選択したアイドル・モード状態に応じた低電力状態に前記メモリを駆動するデコード論理部を含む前記移動通信装置。
【００３１】
（８）メモリのデータ保持モードを制御する方法において、
アイドル・モード信号をプロセッサで生成し、プロセッサがアイドル・モードにあるかどうかを示す段階と、
前記アイドル・モード信号によってメモリのデータ保持モード・ノードを駆動する段階と、
を含む前記メモリのデータ保持モードを制御する方法。
（９）（８）記載の方法において、前記プロセッサは複数個のアイドル・モード状態を有し、前記生成する段階はどのアイドル・モード状態が能動であるかを示す段階を含む前記方法。
（１０）（９）記載の方法において、前記駆動する段階は、選択したアイドル・モード状態に応じた低電力状態に前記メモリを駆動する段階を含む前記方法。
【００３２】
（１１）処理システムは、プロセッサ（２０）がアイドル・モードにいるかどうかを示すアイドル・モード信号を発生するアイドル・モード・ノードを有するプロセッサと、データ保持モード信号を受信するデータ保持ノードを有するメモリ（２２）とを含む。メモリはデータ保持モード信号に応答してメモリを低電力状態に置く回路を含む。アイドル・モード信号は、プロセッサがアイドル・モードにあるときにメモリを低電力状態に置くように、データ保持ノードを駆動する。
【図面の簡単な説明】
【００３３】
【図１】ａはデータ保持モードを供ったＲＡＭを介して電力消費を削減するプロセッサとメモリを使用した従来技術の処理システムのブロック線図を図示する。ｂは図１ａの従来技術回路でのデータ保持モードの開始を図示するタイミング線図を図示する。
【図２】ａは強化した電力消費削減機能を有するメモリとプロセッサを使用した処理システムのブロック線図を図示する。ｂは図２ａの従来技術回路でのデータ保持モードの開始を図示するタイミング線図を図示する。ｃは複数ビットのアイドル・モード・コードのデコーダを図示する。
【図３】図２ａの処理システムを使用した移動電話のブロック線図を図示する。
【符号の説明】
【００３４】
８  処理システム
１８  ＤＳＰ
２０  処理コア
２２  メモリ
２４  データ及びアドレスバス
２８  デコーダ
【図１】
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【図２】
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【図３】
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