(57)【要約】【課題】  多層配線の評価時間の短縮とＴＥＧにおける配線パターン占有面積及びプロービングに必要なパッドの占有面積を縮小化できる半導体装置を提供する。【解決手段】  半導体回路を形成するデバイス以外にテスト素子群として、抵抗値が異なる複数の導電性配線１，２，３を層間絶縁膜５を介して積層し、導電性配線１，２をコンタクトホール６ａ，６ｂで並列接続し、導電性配線２，３をコンタクトホール７ａ，７ｂで並列接続し、並列接続された導電性配線１，２，３の両端に電圧を印加して電流値を測定し、予め用意された電流値と測定結果を比較して断線を特定する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体回路を形成するデバイス以外にテスト素子群として複数の導電性配線が併せて形成された半導体装置であって、
前記複数の導電性配線を層間絶縁膜を介して積層して設け、前記導電性配線の両端を積層方向で隣接する前記導電性配線と並列接続し、かつ前記複数の導電性配線の抵抗が異なることを特徴とする
半導体装置。
【請求項２】
半導体基板上に配置された複数の導電性配線の抵抗が各々１０％以上異なることを特徴とする
請求項１に記載の半導体装置。
【請求項３】
半導体基板上に配置された複数の導電性配線長を各々変えて配置したことを特徴とする
請求項１に記載の半導体装置。
【請求項４】
半導体基板上に配置された複数の導電性配線幅を各々変えて配置することを特徴とする
請求項１に記載の半導体装置。
【請求項５】
半導体回路を形成するデバイス以外にテスト素子群として、抵抗値が異なる複数の導電性配線を層間絶縁膜を介して積層し、前記導電性配線の両端を積層方向で隣接する前記導電性配線と並列接続した半導体装置を評価するに際し、
並列接続された前記複数の導電性配線の両端に電圧を印加して電流値を測定し、予め用意された電流値と測定結果を比較して断線を特定する
半導体装置評価方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は導電性配線の断線不良を検出できる半導体装置に関するものである。
【背景技術】
【０００２】
半導体装置の回路特性評価や、半導体デバイスの製造プロセスにおける各工程の状況をモニタする目的で、チップ上にはデバイス以外にＴＥＧ（Ｔｅｓｔ  Ｅｌｅｍｅｎｔ  Ｇｒｏｕｐ：テスト素子群）も併せて形成されている。
【０００３】
ＴＥＧには、簡単なテスト素子、具体的にはトランジスタ、抵抗などが配置されており、プロセス完了時には、デバイスの評価と併せて前記ＴＥＧに搭載されたテスト素子の電気特性を評価し、デバイス不良の発生原因となったプロセス工程を特定する役割を担っている。近年は複雑なプロセスを評価するために、ＴＥＧの半導体装置に占める面積が増加している。
【０００４】
また、半導体デバイスのシステム化や高速化の要求により、プロセスにおいても配線の多層化が進められている。ＴＥＧ評価においても多層配線に対応して評価をする必要があるため、ＴＥＧ内で配線評価用のテスト素子を配置するのに必要な面積が増加し、また、配線評価時間においても長時間化する傾向にある。
【０００５】
ところが、評価のためのＴＥＧ面積が増加すると、実際のデバイスを配置する面積が減少し、ウェハ１枚当たりのコストが上昇してしまう。そこで、出来るだけ少ない面積にＴＥＧを配置することが課題となる。
【０００６】
そこで、ＴＥＧの面積を縮小する目的で例えば、（特許文献１）にあるように複数のテスト素子を垂直に積層し、さらに各ＴＥＧ間で共有した一対のパッドを持ち、一方のパッドにはＴＥＧを選択するための光変換素子が接続されている。これを、図３に示す。
【０００７】
上下に間隔を開けて第１のテスト素子１１１，第２のテスト素子１１２，第３のテスト素子１１３が積層されている。
シリコン基板上に形成されたｎ＋拡散層１１０とメタル配線１１１がコンタクトホール１０７で接続されている。メタル配線１１１とメタル配線１１２がコンタクトホール１０８で接続されている。メタル配線１１２とメタル配線１１３とがコンタクトホール１０９で接続されている。コンタクトホール１０７，１０８，１０９は、層間絶縁膜１２０に開けられた孔にタングステンが埋め込まれて形成されている。Ｒ１はコンタクトホール１０７の抵抗値、Ｒ２はコンタクトホール１０８の抵抗値、Ｒ３はコンタクトホール１０９の抵抗値である。また、ｎ＋拡散層１１０の一方は電極パット１０１に接続されており、ｎ＋拡散層１１０の他方と各メタル配線１１１，１１２，１１３は、それぞれフォトトランジスタ１０３，１０４，１０５，１０６を介して電極パット１０２に接続されている。
【０００８】
この構成により、実際の測定を開始する前に、まずフォトトランジスタ１０３のみに光を照射して、フォトトランジスタ１０３のＯＮ時の抵抗Ｒphoto を測定しておく。このフォトトランジスタ１０３とフォトトランジスタ１０４，１０５，１０６とは全く同じ構造であるので、ここで得られた抵抗Ｒphoto を、フォトトランジスタ１０４，１０５，１０６それぞれのＯＮ時の抵抗値として使用できる。このとき、コンタクトホール１０７，１０８，１０９については、それぞれ接続しているフォトトランジスタ１０４，１０５，１０６に光が照射されず開放状態（ＯＦＦ）になっているため、電流は流れない。
【０００９】
続いて、実際の抵抗測定に移る。コンタクトホール１０７の抵抗Ｒ１を測定する場合、フォトトランジスタ４のみに光を照射してコンタクトホール１０７のみを導通状態にした上で抵抗測定を行う。ここで、得られる測定結果そのものはＲ１＋Ｒphoto なので、この測定結果からＲphoto を引くことでＲ１が求まる。コンタクトホール１０８の抵抗Ｒ２を測定する場合には、フォトトランジスタ１０５のみに光を照射することで、電極パッド１０１，コンタクトホール１０７，１０８，フォトトランジスタ１０５及び電極パッド１０２という経路が導通状態となり、コンタクトホール１０７，１０８及びフォトトランジスタ１０５の直列合成抵抗Ｒ１＋Ｒ２＋Ｒphoto を測定する。この値から先に測定したＲphoto ，Ｒ１の値を引けば抵抗Ｒ２を求められる。コンタクトホール１０９の抵抗Ｒ３についても同様の手順で、フォトトランジスタ１０６のみに光を照射することで、コンタクトホール１０７，１０８，１０９及びフォトトランジスタ１０６の直列合成抵抗Ｒ１＋Ｒ２＋Ｒ３＋Ｒphoto を測定する。そして、この値から先に測定したＲphoto ，Ｒ１，Ｒ２の値を引けば抵抗Ｒ３を求められる。
【００１０】
このように、テスト素子を積層すると共に、電極パッド１０１，１０２を各ＴＥＧ（コンタクトホール１０７，１０８，１０９）間で共有することによる電極パッド数の削減でＴＥＧ面積の縮小効果が得られる。
【特許文献１】特開２０００−５８６１４号公報（図２，図４）
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかし、各テスト素子が良品か（ＯＫか）／不良品（ＮＧか）評価判別するためには、対象のテスト素子と共用パッドが導通するようにするフォトトランジスタにて選択する必要がある。また、測定回数においてもテスト素子分測定が必要となり、ＴＥＧの占める面積が小さくなるが、測定時間については改善が全くされない。
【課題を解決するための手段】
【００１２】
本発明の半導体装置は、半導体回路を形成するデバイス以外にテスト素子群として複数の導電性配線が併せて形成された半導体装置であって、前記複数の導電性配線を層間絶縁膜を介して積層して設け、前記導電性配線の両端を積層方向で隣接する前記導電性配線と並列接続し、かつ前記複数の導電性配線の抵抗が異なることを特徴とする。
【００１３】
また、半導体基板上に配置された複数の導電性配線の抵抗が各々１０％以上異なることを特徴とする。また、半導体基板上に配置された複数の導電性配線長を各々変えて配置したことを特徴とする。また、半導体基板上に配置された複数の導電性配線幅を各々変えて配置することを特徴とする。
【００１４】
本発明の半導体装置評価方法は、半導体回路を形成するデバイス以外にテスト素子群として、抵抗値が異なる複数の導電性配線を層間絶縁膜を介して積層し、前記導電性配線の両端を積層方向で隣接する前記導電性配線と並列接続した半導体装置を評価するに際し、並列接続された前記複数の導電性配線の両端に電圧を印加して電流値を測定し、予め用意された電流値と測定結果を比較して断線を特定することを特徴とする。
【００１５】
この構成によると、評価対象ＴＥＧが増加しても半導体装置においてＴＥＧを配置するに必要な面積を増加する必要もない。また、パッドをＴＥＧごとに配置する必要もないためにパッドに必要な面積を増加することもない。さらに、予め用意された期待値と照らすことにより、不良の発生した素子を特定するのに、ただ１回の測定で可能となるので測定時間の短縮が可能となる。
【発明の効果】
【００１６】
以上のように本発明によると、複数のＴＥＧを上下に重ね、さらに共用パッドによって複数のＴＥＧに対して同時に測定ができるため、ＴＥＧ面積及びパッド面積を低減でき、縮小できた面積をデバイスや又別のＴＥＧに当てることが可能となる。さらに、評価判定のための測定時間についても、大幅な時間短縮ができるため、テストにかかるコストも低減可能となる。
【００１７】
より具体的には、積層配線の異常検出が一回の測定で実現できるので測定時間の大幅な短縮が可能となる。迅速に評価結果をプロセス条件にフィードバックできることから短期間でのプロセス改善に取り組めることから配線異常に起因する歩留まりロスを最小限に抑えられるメリットは大きい。また、同時に測定コストの低減にも大きな貢献が期待できる。
【００１８】
また、評価配線を積層で配置することによって配線部の面積を、またパッドを共有化することによってパッドを配置するのに必要な面積を削減できる。これらにより得られた面積は、半導体デバイスの取れ数を増やせばコスト低減に結びつくし、さらに品質を向上するのに新しいＴＥＧを載せることも可能となる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の（実施の形態１）を図１と図２に基づいて説明する。
（実施の形態１）
図１（ａ）に示すように、この半導体装置には、半導体デバイスの製造プロセスにおける各工程の状況をモニタする目的で、チップ上にはデバイス以外に次のようなＴＥＧ（Ｔｅｓｔ  Ｅｌｅｍｅｎｔ  Ｇｒｏｕｐ：テスト素子群）も併せて形成されている。
【００２０】
Ｓｉ基板４の上に、ＴＥＧとしての第１メタル配線１，第２メタル配線２，第３メタル配線３が積層されている。各メタル配線１，２，３は層間絶縁膜５で絶縁されている。
第１メタル配線１とこれに層間絶縁膜５を介して隣接する第２メタル配線２は、層間絶縁膜５に開けられた孔にタングステンが埋め込まれて形成されたコンタクトホール６ａ，６ｂによって垂直方向に並列接続されている。
【００２１】
第２メタル配線２とこれに層間絶縁膜５を介して隣接する第３メタル配線３は、層間絶縁膜４に開けられた孔にタングステンが埋め込まれて形成されたコンタクトホール７ａ，７ｂによって垂直方向に並列接続されている。
【００２２】
第３メタル配線３の両端には第１，第２の電極パッド８ａ，８ｂが形成されて層間絶縁膜５の外部に一部が引き出されている。
各メタル配線１，２，３はそれぞれ端間の抵抗値が異なるよう図１（ｂ）（ｃ）（ｄ）に示すように細線部の長さがそれぞれＬ１、Ｌ２、Ｌ３と異なって形成されている。なお、ここでは各メタル配線１，２，３の全体の長さは何れもＬ０であるとして説明する。
【００２３】
図１（ｄ）に示す第１メタル配線１と図１（ｃ）に示す第２メタル配線２を比べて分かるように、中央部１Ｃ，２Ｃの配線幅は同じ幅Ｗ１であるが、コンタクトホール６ａ，６ｂに接続される第１メタル配線１の端部１Ａ，１Ｂの幅は、前記幅Ｗ１に比べて大幅に広い幅Ｗ２に設定されている。コンタクトホール７ａ，７ｂに接続される第２メタル配線２の端部２Ａ，２Ｂの幅も前記幅Ｗ２に設定されている。さらに、第２メタル配線２の端部２Ａ，２Ｂの長さＬ１２は、第１メタル配線１の端部１Ａ，１Ｂの長さＬ１１よりも長く、第３メタル配線３の端部３Ａ，３Ｂの長さＬ１３は、第２メタル配線２の端部２Ａ，２Ｂの長さＬ１２より長い。第３メタル配線３の中央部３Ｃの配線幅は幅Ｗ１である。
【００２４】
したがって、第１，第２，第３メタル配線１，２，３の中央部１Ｃの長さＬ１，Ｌ２，Ｌ３は、
Ｌ１  ＞  Ｌ２  ＞  Ｌ３
である。ここで第１，第２，第３メタル配線１，２，３の抵抗値をｒ１，ｒ２，ｒ３とすると、
ｒ１  ＞  ｒ２  ＞  ｒ３
である。
【００２５】
このように、半導体デバイスの製造プロセスにおいてチップ上に第１，第２，第３メタル配線１，２，３などが併せて形成された半導体装置は、次のようにして第１，第２，第３メタル配線１，２，３の状態を確認することで、前記製造プロセスを評価判定できる。
【００２６】
図２はこの評価判定の過程を実行する評価装置の構成を示している。
マイクロコンピュータなどを主要部として構成されるこの評価装置は、並列接続された前記複数の導電性配線の両端に電圧を印加して電流値を測定し、予め用意された電流値と測定結果を比較して断線を特定するよう構成されている。
【００２７】
例えば、この評価装置には、良品の場合の第１，第２，第３メタル配線１，２，３の抵抗値をｒ１，ｒ２，ｒ３が基準値として予め設定されている。
ここで、並列接続状態を下記のように表記した場合の合成抵抗値は下記のように規定する。
【００２８】
ｒ１とｒ２及びｒ３の並列抵抗値を“  ｒ１／／ｒ２／／ｒ３  ”と表記し、ｒ２及びｒ３の並列抵抗値を“  ｒ２／／ｒ３  ”と表記し、ｒ１とｒ３の並列抵抗値を“  ｒ１／／ｒ３  ”と表記し、ｒ１とｒ２の並列抵抗値を“  ｒ１／／ｒ２  ”と表記した場合、
ｒ１／／ｒ２／／ｒ３  ＝  Ｒ０
ｒ２／／ｒ３  ＝  Ｒ１
ｒ１       ／／ｒ３   ＝  Ｒ２
ｒ１／／ｒ２          ＝  Ｒ３
ｒ３＝  Ｒ４  ，ｒ１＝  Ｒ５  ，ｒ２＝  Ｒ６
として、評価装置の内部で判定基準値Ｒ１〜Ｒ６が自動設定されるように構成されている。
【００２９】
ステップＳ１では、評価すべき半導体装置の第１，第２の電極パッド８ａ，８ｂの間に電圧を印加する。
ステップＳ２では、ステップＳ１の電圧印加によって第１，第２の電極パッド８ａ，８ｂに流れる電流値を測定し、第１，第２の電極パッド８ａ，８ｂ間の抵抗値Ｒｓを算出する。
【００３０】
その後は、ステップＳ３〜ステップＳ９によって抵抗値Ｒｓから判定結果が計算される。
具体的には、抵抗値ＲｓがＲ０の場合には、第１，第２，第３メタル配線１，２，３のすべてが正常であって、導体デバイスの製造プロセスは正常に実行されているとステップＳ３で判定される。
【００３１】
抵抗値ＲｓがＲ１の場合には、第１メタル配線１だけが不良であって、導体デバイスの製造プロセスは第１メタル配線１の作製工程でプロセス不良が発生した半導体装置であるとステップＳ４で判定される。
【００３２】
抵抗値ＲｓがＲ２の場合には、第２メタル配線２だけが不良であって、導体デバイスの製造プロセスは第２メタル配線２の作製工程でプロセス不良が発生した半導体装置であるとステップＳ５で判定される。
【００３３】
抵抗値ＲｓがＲ３の場合には、第３メタル配線３だけが不良であって、導体デバイスの製造プロセスは第３メタル配線３の作製工程でプロセス不良が発生した半導体装置であるとステップＳ６で判定される。
【００３４】
抵抗値ＲｓがＲ４の場合には、第１，第２メタル配線１，２が不良であって、導体デバイスの製造プロセスは第１，第２メタル配線１，２の作製工程でプロセス不良が発生した半導体装置であるとステップＳ７で判定される。
【００３５】
抵抗値ＲｓがＲ５の場合には、第２，第３メタル配線２，３が不良であって、導体デバイスの製造プロセスは第２，第３メタル配線２，３の作製工程でプロセス不良が発生した半導体装置であるとステップＳ８で判定される。
【００３６】
抵抗値ＲｓがＲ６の場合には、第１，第３メタル配線１，３が不良であって、導体デバイスの製造プロセスは第１，第３メタル配線１，３の作製工程でプロセス不良が発生した半導体装置であるとステップＳ９で判定される。また、Ｒｓがｒ１よりも大きい場合には、導体デバイスの製造プロセスは第１，第２，第３メタル配線１，２，３の作製工程でプロセス不良が発生した半導体装置であるとステップＳ９で判定される。
【００３７】
このように、ステップＳ１とステップＳ２において、第１，第２の電極パッド８ａ，８ｂの間に電圧を印加して１回の抵抗値測定を実行するだけで、第１，第２，第３メタル配線１，２，３の状態を評価判定することができる。つまり、複数のメタル配線評価においてＴＥＧの面積やパッド面積を増加させることもなく評価が実現できるばかりでなく、１回の測定で異常メタル配線を特定できるので測定時間の大幅な短縮が実現できる。
【００３８】
なお、半導体基板上に配置された複数の導電性配線の抵抗が各々１０％以上異なることが好ましい。
この理由は以下のとおりである。
【００３９】
導電性配線抵抗の測定値のばらつきとして以下に示す要因が上げられる。第一の要因は、測定ばらつきで測定器の性能である精度及び確度や測定環境で決定されるものである。第二の要因は、製造ばらつきで、同じ配線幅W、同じ配線長Lで形成した導電性配線でも実際の形状は異なってくる。従って、各配線で設定すべき抵抗の差異は、上記測定器ばらつき及び配線形状ばらつきより大きくしなければ各配線での異常検出による抵抗変動がばらつきに隠れてしまい検出不可能となる。
【００４０】
ここで、測定器におけるばらつきは精度、確度から最大１％、また配線加工におけるばらつきは配線幅Ｗ、配線長Ｌ、配線膜厚Ｔで各々３％と見積もれる。従って、これらのばらつきの合計に対して、２倍のマージンをみて１０％以上の抵抗差を付けることが望ましい。
【００４１】
上記実施の形態では、半導体基板上に配置された複数の導電性配線長を各々変えて配置したが、導電性配線幅を各々変えて配置して各抵抗値が異なるように構成しても同様である。
【００４２】
半導体基板上に配置された複数の導電性配線抵抗の基準抵抗値をｒ１、ｒ２、ｒ３としたときに３層全て断線がない場合の抵抗測定値Ｒ０は、
Ｒ０＝ｒ１／／ｒ２／／ｒ３
＝ｒ１・ｒ２・ｒ３／（ｒ２・ｒ３＋ｒ１・ｒ３＋ｒ１・ｒ２）
ｒ１が断線した場合の抵抗測定値Ｒ１は、
Ｒ１＝ｒ２／／ｒ３
＝ｒ２・ｒ３／（ｒ２＋ｒ３）
ｒ２が断線した場合の抵抗測定値Ｒ２は、
Ｒ２＝ｒ１／／ｒ３
＝ｒ１・ｒ３／（ｒ１＋ｒ３）
ｒ３が断線した場合の抵抗測定値Ｒ３は、
Ｒ３＝ｒ１／／ｒ２
＝ｒ１・ｒ２／（ｒ１＋ｒ２）
と表すことができる。各配線が断線した場合に断線した配線を特定するためには、抵抗測定値Ｒ１、Ｒ２、Ｒ３が一致しないことが必要条件である。
【００４３】
例えば、ｒ１またはｒ２が断線した場合に断線配線が特定できなくなるのは、ｒ１＝ｒ２の場合である。ｒ２またはｒ３が断線した場合は、ｒ２＝ｒ３の場合が、そしてｒ１またはｒ３が断線した場合にはｒ１＝ｒ３の場合が特定できなくなる。よって、ｒ１、ｒ２、ｒ３は、各々等しくないことが要件となる。
【産業上の利用可能性】
【００４４】
本発明の半導体装置は、製造コスト及び開発コストを削減し、品質向上にも貢献できるものであり、半導体デバイスの製造プロセス、特に積層配線を有するプロセスを評価するのに有用である。
【図面の簡単な説明】
【００４５】
【図１】本発明の（実施の形態１）に係る半導体装置の要部断面図と各層の検出素子の平面図
【図２】同実施の形態の半導体装置の評価方法のフローチャート図
【図３】従来例の半導体装置の断面図
【符号の説明】
【００４６】
１    第１メタル配線（テスト素子）
２    第２メタル配線（テスト素子）
３    第３メタル配線（テスト素子）
４    Ｓｉ基板
５    層間絶縁膜
６ａ，６ｂ    コンタクトホール
７ａ，７ｂ    コンタクトホール
８ａ，８ｂ    第１，第２の電極パッド
【図１】
2005223227.tif 000003
【図２】
2005223227.tif 000004
【図３】
2005223227.tif 000005