(57)【要約】      （修正有）【課題】高速・的確にシミュレーションできる双方向スイッチを提供する。【解決手段】第１入出力ｉ０１と、第２入出力ｉ０２と、スイッチ制御入力とを備える双方向スイッチ２００において、入力を第１記憶手段ｄｒｖ１に接続し、出力を第１入出力ｉ０１に接続し、第３記憶手段に格納される信号に基づきオンオフする第１単方向スイッチｓｗ１と、入力を第２記憶手段ｄｒｖ２に接続し、出力を第２入出力ｉ０２に接続し、第４記憶手段に格納される信号に基づきオンオフする第２単方向スイッチｓｗ２で構成され、スイッチ制御入力の信号が０のときに、第１単方向スイッチ２１及び第２単方向スイッチ２２をオフし、スイッチ制御入力の信号が１のときに、第１入出力ｉ０１の信号を第２入出力ｉ０２に伝達し、第２入出力ｉ０２の信号を第１入出力ｉ０１に伝達するように形成する制御回路２３とを備えることを特徴とする双方向スイッチ。【選択図】図１
2005032053.tif 000002
【特許請求の範囲】
【請求項１】
第１入出力と、第２入出力と、スイッチ制御入力とを備える双方向スイッチにおいて、
入力を第１記憶手段に接続し、出力を前記第１入出力に接続し、第３記憶手段に格納される信号に基づきオンオフする第１単方向スイッチと、
入力を第２記憶手段に接続し、出力を前記第２入出力に接続し、第４記憶手段に格納される信号に基づきオンオフする第２単方向スイッチと、
前記スイッチ制御入力の信号、前記第１入出力の信号、前記第２入出力の信号、前記第１記憶手段に格納される信号、前記第２記憶手段に格納される信号、前記第３記憶手段に格納される信号及び前記第４記憶手段に格納される信号に基づき、前記第１記憶手段に格納される信号、前記第２記憶手段に格納される信号、前記第３記憶手段に格納される信号及び前記第４記憶手段に格納される信号を生成すると共に、前記スイッチ制御入力の信号が０のときに、前記第１単方向スイッチ及び前記第２単方向スイッチをオフし、前記スイッチ制御入力の信号が１のときに、前記第１入出力の信号を前記第２入出力に伝達し、前記第２入出力の信号を前記第１入出力に伝達するように形成する制御回路と
を備えることを特徴とする双方向スイッチ。
【請求項２】
前記制御回路は、
前記スイッチ制御入力の信号が０のときに、第３記憶手段に格納される信号を０とし、第４記憶手段に格納される信号を０とすると共に、
前記スイッチ制御入力の信号が１であって、前記スイッチ制御入力の信号が変化なしのとき、かつ前記第１入出力の信号が変化なしのとき、かつ前記第２入出力の信号が変化なしのときに、前記第１記憶手段に格納される信号を保持し、前記第２記憶手段に格納される信号を保持し、前記第３記憶手段に格納される信号を保持し、前記第４記憶手段に格納される信号を保持することを特徴とする請求項１記載の双方向スイッチ。
【請求項３】
前記制御回路は、前記第１入出力ｉｏ１の信号と前記第２入出力ｉｏ２の信号とが一致するときに、前記第３記憶手段に格納される信号を０とし、前記第４記憶手段に格納される信号を０とすることを特徴とする請求項１記載の双方向スイッチ。
【請求項４】
前記制御回路は、前記第３記憶手段格納される信号または現在の前記第４記憶手段に格納される信号が１のときに、次の第３記憶手段に格納される信号を０とし、次の第４記憶手段に格納される信号を０とすることを特徴とする請求項１記載の双方向スイッチ。
【請求項５】
第１入出力と、第２入出力と、スイッチ制御入力とを備える双方向スイッチにおいて、
前記第１入出力に接続する第１記憶手段と、
前記第２入出力に接続する第２記憶手段と、
前記スイッチ制御入力の信号が０のときに、前記第１入出力と前記第２入出力とを開放し、前記スイッチ制御入力の信号が１のときに、前記第１入出力の信号を前記第２入出力に伝達し、前記第２入出力の信号を前記第１入出力に伝達するように形成する制御回路と
を備えることを特徴とする双方向スイッチ。
【請求項６】
前記制御回路は、前記スイッチ制御入力の信号、前記第１入出力の信号、前記第２入出力の信号、前記第１記憶手段に格納される信号及び前記第２記憶手段に格納される信号に基づき、次の前記第１記憶手段に格納される信号及び次の前記第２記憶手段に格納される信号を生成することを特徴とする請求項５記載の双方向スイッチ。
【請求項７】
前記第１記憶手段は前記第２入出力の信号を格納し、前記第２記憶手段は前記第１入出力の信号を格納し、前記制御回路はビヘイビアレベルのハードウエア記述言語から成ることを特徴とする請求項５記載の双方向スイッチ。
【請求項８】
第１入出力と、第２入出力と、スイッチ制御入力と、
入力を第１記憶手段に接続し、出力を前記第１入出力に接続し、第３記憶手段に格納される信号に基づきオンオフする第１単方向スイッチと、
入力を第２記憶手段に接続し、出力を前記第２入出力に接続し、第４記憶手段に格納される信号に基づきオンオフする第２単方向スイッチと
を備える双方向スイッチのスイッチ方法において、
前記スイッチ制御入力の信号、前記第１入出力の信号、前記第２入出力の信号、前記第１記憶手段に格納される信号、前記第２記憶手段に格納される信号、前記第３記憶手段に格納される信号及び前記第４記憶手段に格納される信号に基づき、次の前記第１記憶手段に格納される信号、次の前記第２記憶手段に格納される信号、次の前記第３記憶手段に格納される信号及び次の前記第４記憶手段に格納される信号を生成するステップ、
前記第１単方向スイッチ及び第２単方向スイッチがオフとなるステップ、
前記スイッチ制御入力の信号、前記第１入出力の信号、前記第２入出力の信号、前記第１記憶手段に格納される信号、前記第２記憶手段に格納される信号、前記第３記憶手段に格納される信号及び前記第４記憶手段に格納される信号に基づき、次の前記第１記憶手段に格納される信号、次の前記第２記憶手段に格納される信号、次の前記第３記憶手段に格納される信号及び次の前記第４記憶手段に格納される信号を生成するステップ、
を備えることを特徴とするスイッチ方法。
【請求項９】
第１入出力と、第２入出力と、スイッチ制御入力と、
入力を第１記憶手段に接続し、出力を前記第１入出力に接続し、第３記憶手段に格納される信号に基づきオンオフする第１単方向スイッチと、
入力を第２記憶手段に接続し、出力を前記第２入出力に接続し、第４記憶手段に格納される信号に基づきオンオフする第２単方向スイッチと
を備える双方向スイッチのスイッチ方法において、
前記スイッチ制御入力の信号が０のときに、次の前記第３記憶手段に格納される信号を０とし、次の前記第４記憶手段に格納される信号を０とするステップ、
前記スイッチ制御入力の信号が１、かつ前記第３記憶手段に格納される信号または前記第４記憶手段ｓｗ２に格納される信号が１のときに、次の前記第３記憶手段に格納される信号を０とし、次の前記第４記憶手段ｓｗ２に格納される信号を０とするステップ、
前記スイッチ制御入力の信号が１、かつ前記第１入出力の信号と前記第２入出力の信号とが一致していないときに、次の前記第１記憶手段に格納される信号は前記第２入出力の信号となる、または次の第２記憶手段ｄｒｖ２に格納される信号は第１入出力ｉｏ１の信号となるステップ、
を備えることを特徴とするスイッチ方法。
【請求項１０】
第１入出力と、第２入出力と、スイッチ制御入力と、前記第１入出力に接続する第１記憶手段と、前記第２入出力に接続する第２記憶手段とを備える双方向スイッチのスイッチ方法において、
前記スイッチ制御入力の信号、前記第１入出力の信号、前記第２入出力の信号、前記第１記憶手段に格納される信号及び前記第２記憶手段に格納される信号に基づき、次の前記第１記憶手段に格納される信号及び次の前記第２記憶手段に格納される信号を生成するステップ、
前記第１記憶手段に格納される信号及び前記第２記憶手段に格納される信号がハイインピーダンスｚとなるステップ、
前記スイッチ制御入力の信号、前記第１入出力の信号、前記第２入出力の信号、前記第１記憶手段に格納される信号及び前記第２記憶手段に格納される信号に基づき、次の前記第１記憶手段に格納される信号及び次の前記第２記憶手段に格納される信号を生成するステップ、
を備えることを特徴とするスイッチ方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、論理シミュレーションを実施する装置内の記憶媒体に格納されるスイッチモデルに関し、ハードウエア記述言語、具体的には、米国電気電子学会（ＩＥＥＥ１３６４）標準のＶｅｒｉｌｏｇ−ＨＤＬを用いるビヘイビアレベルの双方向スイッチに関する。また、このような双方向スイッチのスイッチ方法に関する。
【背景技術】
【０００２】
ハードウエア記述言語であるＶｅｒｉｌｏｇ−ＨＤＬによる記述を利用すれば、装置をシミュレーションできるため、効率の良い開発が行うことができる。例えば、横河電機社製ＶＲテストプランナ用テスタのＤＣリレーマトリックス部をモデル化することができる。そして、このようなＶＲテストプランナ用テスタのＤＣリレーマトリックス部のモデル化には、双方向スイッチを多数使用する。
【０００３】
また、Ｖｅｒｉｌｏｇ−ＨＤＬには、双方向スイッチであるプリミティブｔｒａｎｉｆ１が備えられている（例えば、非特許文献１参照。）。
【０００４】
【非特許文献１】OVI VerilogHDL Language Reference Manual (Ver.1.0) (Gate and Switch Level Modeling)
【０００５】
さらに、図５は、プリミティブｔｒａｎｉｆ１の模式図である。図５の従来例は、第１入出力ｉｏ１と、第２入出力ｉｏ２と、スイッチ制御入力Ｃとを備える。
【０００６】
また、スイッチ制御入力Ｃの信号が０のときは、第１入出力ｉｏ１及び第２入出力ｉｏ２は開放となり、第１入出力ｉｏ１の信号と第２入出力ｉｏ２の信号とは独立で互いに影響しない。
【０００７】
さらに、スイッチ制御入力Ｃの信号が１のときは、第１入出力ｉｏ１及び第２入出力ｉｏ２は短絡となり、第１入出力ｉｏ１の信号は第２入出力ｉｏ２に伝達し、第２入出力ｉｏ２の信号は第１入出力ｉｏ１に伝達する。
【０００８】
また、図６は、従来の単方向スイッチ１０を示す模式図である。同図において、単方向スイッチ１０は、入力ｉｎと、出力ｏｕｔと、スイッチ制御入力Ｃａとを備える。
さらに、スイッチ制御入力Ｃａの信号が０のときは、入力ｉｎ及び出力ｏｕｔは開放となり、スイッチ制御入力Ｃａの信号が１のときは、入力ｉｎ及び出力ｏｕｔは短絡となり、入力ｉｎの信号は出力ｏｕｔに伝達する
【０００９】
また、図７は、図６の従来例のルールを示すテーブルである。同図は、スイッチ制御入力Ｃａの信号が０、１、ハイインピーダンスｚ、不定ｘで、入力ｉｎの信号が０、１、ハイインピーダンスｚ、不定ｘのときの出力ｏｕｔを示す。
【００１０】
第１に、スイッチ制御入力Ｃａの信号が０のときは、入力ｉｎの信号が０、１、ハイインピーダンスｚ、不定ｘの何れであっても出力ｏｕｔの信号はハイインピーダンスｚとなる。
【００１１】
第２に、スイッチ制御入力Ｃａの信号が１のときは、入力ｉｎの信号がそのまま出力ｏｕｔの信号となる。具体的には、入力ｉｎの信号が０のときに出力ｏｕｔの信号は０となり、入力ｉｎの信号が１のときに出力の信号ｏｕｔは１となり、入力ｉｎの信号がハイインピーダンスｚのときに出力ｏｕｔの信号はハイインピーダンスｚとなり、入力ｉｎの信号が不定ｘのときに出力ｏｕｔの信号は不定ｘとなる。
【００１２】
第３に、スイッチ制御入力Ｃａの信号がハイインピーダンスｚまたは不定ｘのときは、入力ｉｎの信号が０、１、不定ｘならば出力ｏｕｔの信号は不定ｘとなり、入力ｉｎの信号がハイインピーダンスｚならば出力ｏｕｔの信号はハイインピーダンスｚとなる。
【００１３】
このような、図５の双方向スイッチ１００または図６の単方向スイッチ等を複数個用いて、電源装置または配電盤等をモデル化する。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、双方スイッチであるプリミティブｔｒａｎｉｆ１は、ビヘイビアレベルのハードウエア記述言語と組み合わせた場合に、シミュレーション速度が遅いという課題がある。特に、ケイデンス社製ＮＣ−Ｖｅｒｉｌｏｇというシミュレータ上でプリミティブｔｒａｎｉｆ１を適用すると、速度低下率が高くなるという課題がある。
【００１５】
また、図６の単方向スイッチ１０は、出力ｏｕｔから入力ｉｎへ信号を伝達させることができない。したがって、図６の単方向スイッチ１０は双方向スイッチとして利用できないという課題がある。
【００１６】
さらに、図８は、双方向スイッチを実現しようとして、図６の単方向スイッチ１０を安易に双方向に接続した構成図である。
【００１７】
図８において、第１入出力ｉｏ１ｂには単方向スイッチ１１の入力と単方向スイッチ１２の出力とが接続され、第２入出力ｉｏ２ｂには単方向スイッチ１１の出力と単方向スイッチ１２の入力とが接続され、スイッチ制御入力Ｃｂには単方向スイッチ１１のスイッチ制御入力と単方向スイッチ１２のスイッチ制御入力とが接続される。
【００１８】
このような、図８の構成において、スイッチ制御入力Ｃｂの信号が１で、第１入出力ｉｏ１ｂの信号が０から１へ変化すると、第１入出力ｉｏ１ｂの信号の１と、単方向スイッチ１２の出力０とが衝突し、第１入出力ｉｏ１ｂの信号は不定ｘとなり、第２入出力ｉｏ２ｂの信号も不定ｘとなる。
【００１９】
したがって、図８の構成は双方向スイッチとして作用しないという課題がある。
【００２０】
本発明の目的は、以上説明した課題を解決するものであり、高速・的確にシミュレーションできる双方向スイッチを提供することにある。
【課題を解決するための手段】
【００２１】
このような目的を達成する本発明は、次の通りである。
（１）第１入出力と、第２入出力と、スイッチ制御入力とを備える双方向スイッチにおいて、入力を第１記憶手段に接続し、出力を前記第１入出力に接続し、第３記憶手段に格納される信号に基づきオンオフする第１単方向スイッチと、入力を第２記憶手段に接続し、出力を前記第２入出力に接続し、第４記憶手段に格納される信号に基づきオンオフする第２単方向スイッチと、前記スイッチ制御入力の信号、前記第１入出力の信号、前記第２入出力の信号、前記第１記憶手段に格納される信号、前記第２記憶手段に格納される信号、前記第３記憶手段に格納される信号及び前記第４記憶手段に格納される信号に基づき、前記第１記憶手段に格納される信号、前記第２記憶手段に格納される信号、前記第３記憶手段に格納される信号及び前記第４記憶手段に格納される信号を生成すると共に、前記スイッチ制御入力の信号が０のときに、前記第１単方向スイッチ及び前記第２単方向スイッチをオフし、前記スイッチ制御入力の信号が１のときに、前記第１入出力の信号を前記第２入出力に伝達し、前記第２入出力の信号を前記第１入出力に伝達するように形成する制御回路とを備えることを特徴とする双方向スイッチ。
【００２２】
（２）前記制御回路は、前記スイッチ制御入力の信号が０のときに、第３記憶手段に格納される信号を０とし、第４記憶手段に格納される信号を０とすると共に、前記スイッチ制御入力の信号が１であって、前記スイッチ制御入力の信号が変化なしのとき、かつ前記第１入出力の信号が変化なしのとき、かつ前記第２入出力の信号が変化なしのときに、前記第１記憶手段に格納される信号を保持し、前記第２記憶手段に格納される信号を保持し、前記第３記憶手段に格納される信号を保持し、前記第４記憶手段に格納される信号を保持することを特徴とする（１）記載の双方向スイッチ。
【００２３】
（３）前記制御回路は、前記第１入出力ｉｏ１の信号と前記第２入出力ｉｏ２の信号とが一致するときに、前記第３記憶手段に格納される信号を０とし、前記第４記憶手段に格納される信号を０とすることを特徴とする（１）記載の双方向スイッチ。
【００２４】
（４）前記制御回路は、前記第３記憶手段格納される信号または現在の前記第４記憶手段に格納される信号が１のときに、次の第３記憶手段に格納される信号を０とし、次の第４記憶手段に格納される信号を０とすることを特徴とする（１）記載の双方向スイッチ。
【００２５】
（５）第１入出力と、第２入出力と、スイッチ制御入力とを備える双方向スイッチにおいて、前記第１入出力に接続する第１記憶手段と、前記第２入出力に接続する第２記憶手段と、前記スイッチ制御入力の信号が０のときに、前記第１入出力と前記第２入出力とを開放し、前記スイッチ制御入力の信号が１のときに、前記第１入出力の信号を前記第２入出力に伝達し、前記第２入出力の信号を前記第１入出力に伝達するように形成する制御回路とを備えることを特徴とする双方向スイッチ。
【００２６】
（６）前記制御回路は、前記スイッチ制御入力の信号、前記第１入出力の信号、前記第２入出力の信号、前記第１記憶手段に格納される信号及び前記第２記憶手段に格納される信号に基づき、次の前記第１記憶手段に格納される信号及び次の前記第２記憶手段に格納される信号を生成することを特徴とする（５）記載の双方向スイッチ。
【００２７】
（７）前記第１記憶手段は前記第２入出力の信号を格納し、前記第２記憶手段は前記第１入出力の信号を格納し、前記制御回路はビヘイビアレベルのハードウエア記述言語から成ることを特徴とする（５）記載の双方向スイッチ。
【００２８】
（８）第１入出力と、第２入出力と、スイッチ制御入力と、入力を第１記憶手段に接続し、出力を前記第１入出力に接続し、第３記憶手段に格納される信号に基づきオンオフする第１単方向スイッチと、入力を第２記憶手段に接続し、出力を前記第２入出力に接続し、第４記憶手段に格納される信号に基づきオンオフする第２単方向スイッチとを備える双方向スイッチのスイッチ方法において、前記スイッチ制御入力の信号、前記第１入出力の信号、前記第２入出力の信号、前記第１記憶手段に格納される信号、前記第２記憶手段に格納される信号、前記第３記憶手段に格納される信号及び前記第４記憶手段に格納される信号に基づき、次の前記第１記憶手段に格納される信号、次の前記第２記憶手段に格納される信号、次の前記第３記憶手段に格納される信号及び次の前記第４記憶手段に格納される信号を生成するステップ、前記第１単方向スイッチ及び第２単方向スイッチがオフとなるステップ、前記スイッチ制御入力の信号、前記第１入出力の信号、前記第２入出力の信号、前記第１記憶手段に格納される信号、前記第２記憶手段に格納される信号、前記第３記憶手段に格納される信号及び前記第４記憶手段に格納される信号に基づき、次の前記第１記憶手段に格納される信号、次の前記第２記憶手段に格納される信号、次の前記第３記憶手段に格納される信号及び次の前記第４記憶手段に格納される信号を生成するステップ、を備えることを特徴とするスイッチ方法。
【００２９】
（９）第１入出力と、第２入出力と、スイッチ制御入力と、入力を第１記憶手段に接続し、出力を前記第１入出力に接続し、第３記憶手段に格納される信号に基づきオンオフする第１単方向スイッチと、入力を第２記憶手段に接続し、出力を前記第２入出力に接続し、第４記憶手段に格納される信号に基づきオンオフする第２単方向スイッチとを備える双方向スイッチのスイッチ方法において、前記スイッチ制御入力の信号が０のときに、次の前記第３記憶手段に格納される信号を０とし、次の前記第４記憶手段に格納される信号を０とするステップ、前記スイッチ制御入力の信号が１、かつ前記第３記憶手段に格納される信号または前記第４記憶手段ｓｗ２に格納される信号が１のときに、次の前記第３記憶手段に格納される信号を０とし、次の前記第４記憶手段ｓｗ２に格納される信号を０とするステップ、前記スイッチ制御入力の信号が１、かつ前記第１入出力の信号と前記第２入出力の信号とが一致していないときに、次の前記第１記憶手段に格納される信号は前記第２入出力の信号となる、または次の第２記憶手段ｄｒｖ２に格納される信号は第１入出力ｉｏ１の信号となるステップ、を備えることを特徴とするスイッチ方法。
【００３０】
（１０）第１入出力と、第２入出力と、スイッチ制御入力と、前記第１入出力に接続する第１記憶手段と、前記第２入出力に接続する第２記憶手段とを備える双方向スイッチのスイッチ方法において、前記スイッチ制御入力の信号、前記第１入出力の信号、前記第２入出力の信号、前記第１記憶手段に格納される信号及び前記第２記憶手段に格納される信号に基づき、次の前記第１記憶手段に格納される信号及び次の前記第２記憶手段に格納される信号を生成するステップ、前記第１記憶手段に格納される信号及び前記第２記憶手段に格納される信号がハイインピーダンスｚとなるステップ、前記スイッチ制御入力の信号、前記第１入出力の信号、前記第２入出力の信号、前記第１記憶手段に格納される信号及び前記第２記憶手段に格納される信号に基づき、次の前記第１記憶手段に格納される信号及び次の前記第２記憶手段に格納される信号を生成するステップ、を備えることを特徴とするスイッチ方法。
【発明の効果】
【００３１】
本発明によれば、簡便なビヘイビアレベルのものであるため、高速・的確にシミュレーションできる好適なスイッチを提供できる。
【００３２】
さらに、本発明の双方向スイッチをビヘイビアレベルの回路モデル中で使用する場合は、回路モデルがビヘイビアレベルで統一できるため、高速・的確にシミュレーションできる。
【００３３】
さらにまた、本発明の双方向スイッチを用いると、電源装置または配電盤等を高速・的確にシミュレーションできる。
【発明を実施するための最良の形態】
【００３４】
以下に、図１に基づいて本発明を詳細に説明する。図１は本発明に係る双方向スイッチの一実施例を示す構成図である。
【００３５】
図１の実施例の特徴は、第１単方向スイッチ２１と第２単方向スイッチ２２とを組合せると共に、制御回路２３に基づき、第１記憶手段ｄｒｖ１と第２記憶手段ｄｒｖ２とで一旦信号を格納し、第３記憶手段ｓｗ１と第４記憶手段ｓｗ２とで第１単方向スイッチ２１と第２単方向スイッチ２２とを制御する点にある。
【００３６】
なお、図１の双方向スイッチ２００中の単方向スイッチ２１の構成及び単方向スイッチ２２の構成は、図６の従来例の単方向スイッチ１０の構成と同様である。
【００３７】
図１において、双方向スイッチ２００は、第１入出力ｉｏ１と、第２入出力ｉｏ２と、スイッチ制御入力Ｃとを備える。
【００３８】
また、単方向スイッチ２１の入力は第１記憶手段ｄｒｖ１に接続し、単方向スイッチ２１の出力は第１入出力ｉｏ１に接続し、単方向スイッチ２１のスイッチ制御入力は第３記憶手段ｓｗ１に接続する。
【００３９】
さらに、単方向スイッチ２２の入力は第２記憶手段ｄｒｖ２に接続し、単方向スイッチ２２の出力は第２入出力ｉｏ２に接続し、単方向スイッチ２２のスイッチ制御入力は第４記憶手段ｓｗ２に接続する。
【００４０】
ここで、第１記憶手段ｄｒｖ１及び第２記憶手段ｄｒｖ２はレジスタ等で形成する。ままた、第３記憶手段ｓｗ１及び第４記憶手段ｓｗ２もレジスタ等で形成する。
【００４１】
ここで、第１記憶手段ｄｒｖ１に格納される信号及び第２記憶手段ｄｒｖ２に格納される信号は、０または１または不定ｘとし、第３記憶手段ｓｗ１に格納される信号及び第４記憶手段ｓｗ２に格納される信号は０または１とする。
【００４２】
さらに、第３記憶手段ｓｗ１に格納される信号が１のとき、単方向スイッチ２１はオンとなり、第１記憶手段ｄｒｖ１に格納された信号は入出力ｉｏ１に伝達する。さらにまた、第３記憶手段ｓｗ１に格納される信号が０であるとき、単方向スイッチ２１はオフとなり、単方向スイッチ２１の出力はハイインピーダンスｚとなる。
【００４３】
また、第４記憶手段ｓｗ２に格納される信号が１のとき、単方向スイッチ２２はオンとなり、第２記憶手段ｄｒｖ２に格納された信号は入出力ｉｏ２に伝達する。さらにまた、第４記憶手段ｓｗ２が０のとき、単方向スイッチ２２はオフとなり、単方向スイッチ２２の出力はハイインピーダンスｚとなる。
【００４４】
さらに、制御回路２３は、第１入出力ｉｏ１の信号の変化、第２入出力ｉｏ２の信号の変化、スイッチ制御入力Ｃの信号の変化を検出する。また、制御回路２３は、第１入出力ｉｏ１の信号、第２入出力ｉｏ２の信号、スイッチ制御入力Ｃの信号、第１記憶手段ｄｒｖ１に格納される信号、第２記憶手段ｄｒｖ２に格納される信号、第３記憶手段ｓｗ１に格納される信号を監視する。
【００４５】
そして、スイッチ制御入力Ｃの信号が０のときに、第３記憶手段ｓｗ１に格納される信号と第４記憶手段ｓｗ２に格納される信号とを０とする。そして、スイッチ制御入力Ｃの信号が１となるまで状態を保持する。
【００４６】
また、スイッチ制御入力Ｃの信号が１となるとき、または第１入出力ｉｏ１の信号が変化ありのとき、または第２入出力ｉｏ２の信号が変化ありのとき、またはスイッチ制御入力Ｃの信号が１かつ第１入出力ｉｏ１の信号と第２入出力ｉｏ２の信号とが異なるときの何れかに、以下の作用をする。
【００４７】
スイッチ制御入力Ｃの信号、第１入出力ｉｏ１の信号、第２入出力ｉｏ２の信号、第１記憶手段ｄｒｖ１に格納される信号、第２記憶手段ｄｒｖ２に格納される信号、第３記憶手段ｓｗ１に格納される信号及び第４記憶手段ｓｗ２に格納される信号から、第１記憶手段ｄｒｖ１に格納される信号、第２記憶手段ｄｒｖ２に格納される信号、第３記憶手段ｓｗ１に格納される信号及び第４記憶手段ｓｗ２に格納される信号を生成する。
【００４８】
さらに、スイッチ制御入力Ｃの信号が１であって、スイッチ制御入力Ｃの信号が変化なしのとき、かつ第１入出力ｉｏ１の信号が変化なしのとき、かつ第２入出力ｉｏ２の信号が変化なしのときに、以下の作用をする。
【００４９】
第１記憶手段ｄｒｖ１に格納される信号を保持し、第２記憶手段ｄｒｖ２に格納される信号を保持し、第３記憶手段ｓｗ１に格納される信号を保持し、第４記憶手段ｓｗ２に格納される信号を保持する。そして、スイッチ制御入力Ｃの変化のとき、または第１入出力ｉｏ１の信号の変化のとき、または第２入出力ｉｏ２の信号の変化のときの何れかまで状態を保持する。
【００５０】
また、図２は、図１の実施例のルールを示すテーブルである。上述のような図１の実施例の構成は、図２のテーブルで示すことができる。ここで、図中ｚはハイインピーダンスを示し、図中ｘは不定を示し、図中？は０または１またはハイインピーダンスｚまたは不定ｘを示し、図中−は前の値を保持することを示す。
【００５１】
図２（ａ）において、スイッチ制御入力Ｃの信号が０のときは、現在の第１入出力ｉｏ１の信号、現在の第２入出力ｉｏ２の信号、現在の第１記憶手段ｄｒｖ１に格納される信号、現在の第２記憶手段ｄｒｖ２に格納される信号、現在の第３記憶手段ｓｗ１に格納される信号及び現在の第４記憶手段ｓｗ２に格納される信号にかかわらず、次の第３記憶手段ｓｗ１に格納される信号は０となり、次の第４記憶手段ｓｗ２に格納される信号は０となる。
また、次の第１記憶手段ｄｒｖ１に格納される信号は前の値を保持し、次の第２記憶手段ｄｒｖ２に格納される信号は前の値を保持する。
【００５２】
さらに、図２（ｂ）において、スイッチ制御入力Ｃの信号が１、現在の第１入出力ｉｏ１の信号がハイインピーダンスｚ、現在の第２入出力ｉｏ２の信号がハイインピーダンスｚ以外、即ち現在の第２入出力ｉｏ２の信号が０または１または不定ｘ、現在の第３記憶手段ｓｗ１に格納される信号が０、現在の第４記憶手段ｓｗ２が０のときは、次の第１記憶手段ｄｒｖ１に格納される信号は第２入出力ｉｏ２の信号となり、次の第２記憶手段ｄｒｖ２に格納される信号は前の値を保持し、次の第３記憶手段ｓｗ１に格納される信号は１となり、次の第４記憶手段ｓｗ２に格納される信号は０となる。
【００５３】
同様に、図２（ｃ）において、スイッチ制御入力Ｃの信号が１、現在の第２入出力ｉｏ１の信号がハイインピーダンスｚ、現在の第１入出力ｉｏ１の信号がハイインピーダンスｚ以外、即ち現在の第１入出力ｉｏ１の信号が０または１または不定ｘ、現在の第３記憶手段ｓｗ１に格納される信号が０、現在の第４記憶手段ｓｗ２が０のときは、次の第１記憶手段ｄｒｖ１に格納される信号は前の値を保持し、次の第２記憶手段ｄｒｖ２に格納される信号は第１入出力ｉｏ１の信号となり、次の第３記憶手段ｓｗ１に格納される信号は０となり、次の第４記憶手段ｓｗ２に格納される信号は１となる。
【００５４】
また、図２（ｄ）において、スイッチ制御入力Ｃの信号が１、現在の第１入出力ｉｏ１の信号が０または１またはハイインピーダンスｚまたは不定ｘの何れか、現在の第２入出力ｉｏ２の信号が現在の第１入出力ｉｏ１の信号と一致、即ち現在の第１入出力ｉｏ１の信号及び現在の第２入出力ｉｏ２の信号が共に０または１またはハイインピーダンスｚまたは不定ｘの何れかで一致、現在の第３記憶手段ｓｗ１に格納される信号が０、現在の第４記憶手段ｓｗ２に格納される信号が０のときは、次の第１記憶手段ｄｒｖ１に格納される信号は前の値を保持し、次の第２記憶手段ｄｒｖ２に格納される信号は前の値を保持し、次の第３記憶手段ｓｗ１に格納される信号は０となり、次の第４記憶手段ｓｗ２に格納される信号は０となる。
【００５５】
さらに、図２（ｅ）において、スイッチ制御入力Ｃの信号が１、現在の第１入出力ｉｏ１の信号が０、現在の第２入出力ｉｏ２の信号が１、現在の第３記憶手段ｓｗ１に格納される信号が０、現在の第４記憶手段ｓｗ２に格納される信号が０のときは、次の第１記憶手段ｄｒｖ１に格納される信号は第２入出力ｉｏ２の信号となり、即ち次の第１記憶手段ｄｒｖ１に格納される信号は１、次の第２記憶手段ｄｒｖ２に格納される信号は第１入出力ｉｏ１の信号、即ち次の第２記憶手段ｄｒｖ２に格納される信号は０となり、次の第３記憶手段ｓｗ１に格納される信号は１となり、次の第４記憶手段ｓｗ２に格納される信号は１となる。
【００５６】
同様に、図２（ｆ）において、スイッチ制御入力Ｃの信号が１、現在の第１入出力ｉｏ１の信号が１、現在の第２入出力ｉｏ２の信号が０、現在の第３記憶手段ｓｗ１に格納される信号が０、現在の第４記憶手段ｓｗ２に格納される信号が０のときは、次の第１記憶手段ｄｒｖ１に格納される信号は第２入出力ｉｏ２の信号となり、即ち次の第１記憶手段ｄｒｖ１に格納される信号は０となり、次の第２記憶手段ｄｒｖ２に格納される信号は第１入出力ｉｏ１の信号となり、即ち次の第２記憶手段ｄｒｖ２に格納される信号は１となり、次の第３記憶手段ｓｗ１に格納される信号は１となり、次の第４記憶手段ｓｗ２に格納される信号は１となる。
【００５７】
さらに、図２（ｇ）において、スイッチ制御入力Ｃの信号が１、現在の第１入出力ｉｏ１の信号が０または１、現在の第２入出力ｉｏ２の信号が不定ｘ、現在の第３記憶手段ｓｗ１に格納される信号が０、現在の第４記憶手段ｓｗ２に格納される信号が０のときは、次の第１記憶手段ｄｒｖ１に格納される信号は第２入出力ｉｏ２の信号となり、即ち次の第１記憶手段ｄｒｖ１に格納される信号は不定ｘとなり、次の第２記憶手段ｄｒｖ２に格納される信号は前の値を保持し、次の第３記憶手段ｓｗ１に格納される信号は１となり、次の第４記憶手段ｓｗ２に格納される信号は０となる。
【００５８】
同様に、図２（ｈ）において、スイッチ制御入力Ｃの信号が１、現在の第１入出力ｉｏ１の信号が不定ｘ、現在の第２入出力ｉｏ２の信号が０または１、現在の第３記憶手段ｓｗ１に格納される信号が０、現在の第４記憶手段ｓｗ２に格納される信号が０のときは、次の第１記憶手段ｄｒｖ１に格納される信号は前の値を保持し、次の第２記憶手段ｄｒｖ２に格納される信号は第１入出力ｉｏ１の信号となり、即ち次の第２記憶手段ｄｒｖ２に格納される信号は不定ｘとなり、次の第３記憶手段ｓｗ１に格納される信号は０となり、次の第４記憶手段ｓｗ２に格納される信号は１となる。
【００５９】
また、図２（ｉ）において、スイッチ制御入力Ｃの信号が１、現在の第２入出力ｉｏ２の信号が第１入出力ｉｏ１の信号以外、現在の第３記憶手段ｓｗ１に格納される信号が０、現在の第４記憶手段ｓｗ２に格納される信号が１のときは、次の第１記憶手段ｄｒｖ１に格納される信号は前の値を保持し、次の第２記憶手段ｄｒｖ２に格納される信号は前の値を保持し、次の第３記憶手段ｓｗ１に格納される信号は０となり、次の第４記憶手段ｓｗ２に格納される信号は０となる。
【００６０】
同様に、図２（ｊ）において、スイッチ制御入力Ｃの信号が１、現在の第２入出力ｉｏ２の信号が第１入出力ｉｏ１の信号以外、現在の第３記憶手段ｓｗ１に格納される信号が１、現在の第４記憶手段ｓｗ２に格納される信号が０のときは、次の第１記憶手段ｄｒｖ１に格納される信号は前の値を保持し、次の第２記憶手段ｄｒｖ２に格納される信号は前の値を保持し、次の第３記憶手段ｓｗ１に格納される信号は０となり、次の第４記憶手段ｓｗ２に格納される信号は０となる。
【００６１】
さらに、図２（ｋ）において、スイッチ制御入力Ｃの信号が１、現在の第２入出力ｉｏ２の信号が第１入出力ｉｏ１の信号以外、現在の第２記憶手段ｄｒｖ２に格納される信号が第１記憶手段ｄｒｖ１に格納される信号以外、現在の第３記憶手段ｓｗ１に格納される信号が１、現在の第４記憶手段ｓｗ２に格納される信号が１のときは、次の第１記憶手段ｄｒｖ１に格納される信号は前の値を保持し、次の第２記憶手段ｄｒｖ２に格納される信号は前の値を保持し、次の第３記憶手段ｓｗ１に格納される信号は０となり、次の第４記憶手段ｓｗ２に格納される信号は０となる。
【００６２】
また、図２（ｌ）において、スイッチ制御入力Ｃの信号が１、現在の第１入出力ｉｏ１の信号が第２入出力ｉｏ２の信号以外、現在の第１記憶手段ｄｒｖ１に格納される信号が第２記憶手段ｄｒｖ２に格納される信号以外、現在の第３記憶手段ｓｗ１に格納される信号が１、現在の第４記憶手段ｓｗ２に格納される信号が１のときは、次の第１記憶手段ｄｒｖ１に格納される信号は前の値を保持し、次の第２記憶手段ｄｒｖ２に格納される信号は前の値を保持し、次の第３記憶手段ｓｗ１に格納される信号は０となり、次の第４記憶手段ｓｗ２に格納される信号は０となる。
【００６３】
また、図２（ｉ）から図２（ｌ）より、現在の第３記憶手段ｓｗ１に格納される信号または現在の第４記憶手段ｓｗ２に格納される信号が１のときは、次の第３記憶手段ｓｗ１に格納される信号は０となり、次の第４記憶手段ｓｗ２に格納される信号は０となる。
【００６４】
なお、図２のテーブルにおいて、図中−（前の値を保持する）は、？（０または１またはハイインピーダンスｚまたは不定ｘ）に置き換えることも可能である。ただし、図２のテーブルは、無駄な格納処理を抑制しているため、効率の良いシミュレーションを提供できる。
【００６５】
さらに、このような図１の実施例のスイッチ方法を順に説明する。
まず、スイッチ制御入力Ｃの信号または第１入出力ｉｏ１の信号の変化または第２入出力ｉｏ２の信号の変化を検出するステップを実行する。
【００６６】
その次に、図２のテーブルに基づき、スイッチ制御入力Ｃの信号、第１入出力ｉｏ１の信号、第２入出力ｉｏ２の信号、第１記憶手段ｄｒｖ１に格納される信号、第２記憶手段ｄｒｖ２に格納される信号、第３記憶手段ｓｗ１に格納される信号及び第４記憶手段ｓｗ２に格納される信号から、次の第１記憶手段ｄｒｖ１に格納される信号、次の第２記憶手段ｄｒｖ２に格納される信号、次の第３記憶手段ｓｗ１に格納される信号及び次の第４記憶手段ｓｗ２に格納される信号を生成するステップを実行する。
【００６７】
以上のようなステップを繰り返すことで、図１の実施例は双方向スイッチとして作用する。さらに、このスイッチ方法の一例を以下に詳しく説明する。
【００６８】
スイッチ制御入力Ｃの信号が０のときは、次の第３記憶手段ｓｗ１に格納される信号を０とし、次の第４記憶手段ｓｗ２に格納される信号を０とするステップを実行する。
【００６９】
スイッチ制御入力Ｃの信号が１、第３記憶手段ｓｗ１に格納される信号または第４記憶手段ｓｗ２に格納される信号が１のときは、次の第３記憶手段ｓｗ１に格納される信号は０とし、次の第４記憶手段ｓｗ２に格納される信号は０とするステップを実行する。具体的には、図２（ｉ）から図２（ｌ）の何れかのテーブルに基づくステップを実行する。
【００７０】
ただし、既に、第３記憶手段ｓｗ１に格納される信号が０、かつ、第４記憶手段ｓｗ２に格納される信号が０のときは、このステップは省略する。
【００７１】
そして、第３記憶手段ｓｗ１に格納される信号と現在の第４記憶手段ｓｗ２に格納される信号とは共に０となり、第１単方向スイッチ２１と第２単方向スイッチ２２とは共にオフとなる。
【００７２】
その次に、スイッチ制御入力Ｃの信号が１、第１入出力ｉｏ１の信号と第２入出力ｉｏ２の信号とが一致していないときは、次の第１記憶手段ｄｒｖ１に格納される信号は第２入出力ｉｏ２の信号となる、または次の第２記憶手段ｄｒｖ２に格納される信号は第１入出力ｉｏ１の信号となるステップを実行する。そして、次の第３記憶手段ｓｗ１に格納される信号及び次の第４記憶手段ｓｗ２に格納される信号も対応して変化する。具体的には、図２（ｂ）、図２（ｄ）から図２（ｈ）の何れかのテーブルに基づくステップを実行する。
【００７３】
また、第１入出力ｉｏ１の信号と第２入出力ｉｏ２の信号とが一致しているときは、このステップは省略する。具体的には、図２（ｄ）のテーブルに基づき、第３記憶手段ｓｗ１に格納される信号は０を保持し、かつ、第４記憶手段ｓｗ２に格納される信号は０を保持する。
【００７４】
以上のようなステップを繰り返すことで、図１の実施例は双方向スイッチとして作用する。
【００７５】
このような、図１の実施例の構成において、現在のスイッチ制御入力Ｃの信号が１、第２入出力ｉｏ２の信号がハイインピーダンスｚで、現在の第１入出力ｉｏ１の信号が０から１へ変化する場合を説明する。
【００７６】
まず、図１の実施例の構成において、現在のスイッチ制御入力Ｃの信号が１で、現在の第１入出力ｉｏ１の信号が０、現在の第２入出力ｉｏ２の信号がハイインピーダンスｚ、現在の第３記憶手段ｓｗ１に格納される信号が０、現在の第４記憶手段ｓｗ２に格納される信号が０のときは、図２（ｃ）のテーブルに基づき、次の第２記憶手段ｄｒｖ２に格納される信号は第１入出力ｉｏ１の信号、即ち次の第２記憶手段ｄｒｖ２に格納される信号は０、次の第３記憶手段ｓｗ１に格納される信号は０、次の第４記憶手段ｓｗ２に格納される信号は１となる。
【００７７】
そして、単方向スイッチ２１はオフとなり、単方向スイッチ２２はオンとなる。これにより、第１入出力ｉｏ１の信号及び第２入出力ｉｏ２の信号は共に０となる。そしてまた、次の変化まで第１記憶手段ｄｒｖ１に格納される信号、第２記憶手段ｄｒｖ２に格納される信号、第３記憶手段ｓｗ１に格納される信号及び次の第４記憶手段ｓｗ２に格納される信号を保持する。
【００７８】
次に、第１入出力ｉｏ１の信号が１に変化すると、第３記憶手段ｓｗ１に格納される信号は０、第４記憶手段ｓｗ２に格納される信号は１であるため、図２（ｉ）のテーブルに基づき、次の第３記憶手段ｓｗ１に格納される信号は０となり、次の第４記憶手段ｓｗ２に格納される信号は０となる。
【００７９】
そして、現在のスイッチ制御入力Ｃの信号が１で、現在の第１入出力ｉｏ１の信号が１、現在の第２入出力ｉｏ２の信号がハイインピーダンスｚ、現在の第３記憶手段ｓｗ１に格納される信号が０、現在の第４記憶手段ｓｗ２に格納される信号が０となり、図２（ｃ）のテーブルに基づき、次の第２記憶手段ｄｒｖ２に格納される信号は第１入出力ｉｏ１の信号、即ち次の第２記憶手段ｄｒｖ２に格納される信号は１、次の第３記憶手段ｓｗ１に格納される信号は０、次の第４記憶手段ｓｗ２に格納される信号は１となる。
【００８０】
そしてまた、単方向スイッチ２１はオフとなり、単方向スイッチ２２はオンとなる。これにより、第１入出力ｉｏ１の信号及び第２入出力ｉｏ２の信号は共に１となる。
【００８１】
したがって、図１の実施例は双方向スイッチとして作用し、第１入出力ｉｏ１の信号は第２入出力ｉｏ２に伝達する。同様の考え方で、第２入出力ｉｏ２の信号は第１入出力ｉｏ１に伝達する。
【００８２】
また、図１の実施例は、特に、スイッチ制御入力Ｃの信号が０である期間が大半を占める条件のシミュレーションのときに、一層、高速・的確な特性を提供できる。
【００８３】
さらに、図１の実施例は、特に、スイッチ制御入力Ｃの信号が１である場合において、第１入出力ｉｏ１の信号の変化が少ないとき及び第２入出力ｉｏ２の信号の変化が少ないときに、一層、高速・的確な特性を提供できる。
【００８４】
また、図３は本発明に係る双方向スイッチの他の実施例を示す構成図である。図１と同等の構成は同等の符号を付し、説明を省略する。
【００８５】
図３の実施例の特徴は、第１記憶手段ｄｒｖ１に格納される信号、第２記憶手段ｄｒｖ２に格納される信号は０または１またはハイインピーダンスｚまたは不定ｘとし、一層簡便な構成とする点である。
【００８６】
図３において、双方向スイッチ３００は、第１入出力ｉｏ１に接続する第１記憶手段ｄｒｖ１と、第２入出力ｉｏ２に接続する第２記憶手段ｄｒｖ２と、第１入出力ｉｏ１、第２入出力ｉｏ２、スイッチ制御入力Ｃ、第１記憶手段ｄｒｖ１及び第２記憶手段ｄｒｖ２に接続する制御回路３３とを備える。
【００８７】
そして、図３の制御回路３３は、図１の制御回路２３と同様に、スイッチ制御入力の信号Ｃ、第１入出力の信号ｉｏ１、第２入出力の信号ｉｏ２、第１記憶手段ｄｒｖ１に格納される信号及び第２記憶手段ｄｒｖ２に格納される信号に基づき、次の第１記憶手段ｄｒｖ１に格納される信号及び次の第２記憶手段ｄｒｖ２に格納される信号を生成する。
【００８８】
また、図４は、図３の実施例のルールを示すテーブルである。図４のテーブルは図２のテーブルに対応している。
【００８９】
図４（ａ）において、スイッチ制御入力Ｃの信号が０のときは、次の第１記憶手段ｄｒｖ１に格納される信号はハイインピーダンスｚとなり、次の第２記憶手段ｄｒｖ２に格納される信号はハイインピーダンスｚとなる。
【００９０】
また、図４（ｂ）において、スイッチ制御入力Ｃの信号が１、現在の第１入出力ｉｏ１の信号がハイインピーダンスｚ、現在の第２入出力ｉｏ２の信号がハイインピーダンスｚ以外、即ち現在の第２入出力ｉｏ２の信号が０または１または不定ｘ、現在の第１記憶手段ｄｒｖ１に格納される信号がハイインピーダンスｚ、現在の第２記憶手段ｄｒｖ２に格納される信号がハイインピーダンスｚのときは、次の第１記憶手段ｄｒｖ１に格納される信号は第２入出力ｉｏ２の信号となり、次の第２記憶手段ｄｒｖ２に格納される信号は前の値と変わらずハイインピーダンスｚとなる。
【００９１】
同様に、図４（ｃ）において、スイッチ制御入力Ｃの信号が１、現在の第１入出力ｉｏ１の信号がハイインピーダンスｚ以外、即ち現在の第１入出力ｉｏ１の信号が０または１または不定ｘ、現在の第２入出力ｉｏ２の信号がハイインピーダンスｚ、現在の第１記憶手段ｄｒｖ１に格納される信号がハイインピーダンスｚ、現在の第２記憶手段ｄｒｖ２に格納される信号がハイインピーダンスｚのときは、次の第１記憶手段ｄｒｖ１に格納される信号は前の値と変わらずハイインピーダンスｚとなり、次の第２記憶手段ｄｒｖ２に格納される信号は第１入出力ｉｏ１の信号となる。
【００９２】
さらに、図４（ｄ）において、スイッチ制御入力Ｃの信号が１、現在の第１入出力ｉｏ１の信号が０または１またはハイインピーダンスｚまたは不定ｘの何れか、現在の第２入出力ｉｏ２の信号が現在の第１入出力ｉｏ１の信号と一致、即ち現在の第１入出力ｉｏ１の信号及び現在の第２入出力ｉｏ２の信号が共に０または１またはハイインピーダンスｚまたは不定ｘの何れかで一致、現在の第１記憶手段ｄｒｖ１に格納される信号がハイインピーダンスｚ、現在の第２記憶手段ｄｒｖ２に格納される信号がハイインピーダンスｚのときは、次の第１記憶手段ｄｒｖ１に格納される信号は前の値と変わらずハイインピーダンスｚとなり、次の第２記憶手段ｄｒｖ２に格納される信号は前の値と変わらずハイインピーダンスｚとなる。
【００９３】
また、図４（ｅ）において、スイッチ制御入力Ｃの信号が１、現在の第１入出力ｉｏ１の信号が０、現在の第２入出力ｉｏ２の信号が１、現在の第１記憶手段ｄｒｖ１に格納される信号がハイインピーダンスｚ、現在の第２記憶手段ｄｒｖ２に格納される信号がハイインピーダンスｚのときは、次の第１記憶手段ｄｒｖ１に格納される信号は第２入出力ｉｏ２の信号となり、即ち次の第１記憶手段ｄｒｖ１に格納される信号は１となり、次の第２記憶手段ｄｒｖ２に格納される信号は第１入出力ｉｏ１の信号となり、即ち次の第２記憶手段ｄｒｖ２に格納される信号は０となる。
【００９４】
同様に、図４（ｆ）において、スイッチ制御入力Ｃの信号が１、現在の第１入出力ｉｏ１の信号が１、現在の第２入出力ｉｏ２の信号が０、現在の第１記憶手段ｄｒｖ１に格納される信号がハイインピーダンスｚ、現在の第２記憶手段ｄｒｖ２に格納される信号がハイインピーダンスｚのときは、次の第１記憶手段ｄｒｖ１に格納される信号は第２入出力ｉｏ２の信号となり、即ち次の第１記憶手段ｄｒｖ１に格納される信号は０となり、次の第２記憶手段ｄｒｖ２に格納される信号は第１入出力ｉｏ１の信号となり、即ち次の第２記憶手段ｄｒｖ２に格納される信号は１となる。
【００９５】
さらに、図４（ｇ）において、スイッチ制御入力Ｃの信号が１、現在の第１入出力ｉｏ１の信号が０または１、現在の第２入出力ｉｏ２の信号が不定ｘ、現在の第１記憶手段ｄｒｖ１に格納される信号がハイインピーダンスｚ、現在の第２記憶手段ｄｒｖ２に格納される信号がハイインピーダンスｚのときは、次の第１記憶手段ｄｒｖ１に格納される信号は第２入出力ｉｏ２の信号となり、即ち次の第１記憶手段ｄｒｖ１に格納される信号は不定ｘとなり、次の第２記憶手段ｄｒｖ２に格納される信号は前の値を保持し、即ち次の第２記憶手段ｄｒｖ２に格納される信号はハイインピーダンスｚとなる。
【００９６】
同様に、図４（ｈ）において、スイッチ制御入力Ｃの信号が１、現在の第１入出力ｉｏ１の信号が不定ｘ、現在の第２入出力ｉｏ２の信号が０または１、現在の第１記憶手段ｄｒｖ１に格納される信号がハイインピーダンスｚ、現在の第２記憶手段ｄｒｖ２に格納される信号がハイインピーダンスｚのときは、次の第１記憶手段ｄｒｖ１に格納される信号は前の値を保持し、即ち次の第１記憶手段ｄｒｖ１に格納される信号はハイインピーダンスｚとなり、次の第２記憶手段ｄｒｖ２に格納される信号は第１入出力ｉｏ１の信号となり、即ち次の第２記憶手段ｄｒｖ２に格納される信号は不定ｘとなる。
【００９７】
また、図４（ｉ）において、スイッチ制御入力Ｃの信号が１、現在の第２入出力ｉｏ２の信号が第１入出力ｉｏ１の信号以外、現在の第２記憶手段ｄｒｖ２に格納される信号が第１記憶手段ｄｒｖ１に格納される信号以外のときは、次の第１記憶手段ｄｒｖ１に格納される信号はハイインピーダンスｚとなり、次の第２記憶手段ｄｒｖ２に格納される信号はハイインピーダンスｚとなる。
【００９８】
同様に、図４（ｊ）において、スイッチ制御入力Ｃの信号が１、現在の第１入出力ｉｏ１の信号が第２入出力ｉｏ２の信号以外、現在の第１記憶手段ｄｒｖ１に格納される信号が第２記憶手段ｄｒｖ２に格納される信号以外のときは、次の第１記憶手段ｄｒｖ１に格納される信号はハイインピーダンスｚとなり、次の第２記憶手段ｄｒｖ２に格納される信号はハイインピーダンスｚとなる。
【００９９】
さらに、図４（ｉ）及び図４（ｊ）より、現在の第１記憶手段ｄｒｖ１に格納される信号または現在の第２記憶手段ｄｒｖ２に格納される信号の何れかがハイインピーダンスｚでないときは、次の第１記憶手段ｄｒｖ１に格納される信号はハイインピーダンスｚとなり、次の第２記憶手段ｄｒｖ２に格納される信号はハイインピーダンスｚとなる。
【０１００】
以上のような構成の図３の実施例は、図１の実施例の構成と同様であるため、動作も同様になる。したがって、図３の実施例は、図１の実施例と同様に、高速・的確にシミュレーションできる
【０１０１】
さらに、このような図３の実施例のスイッチ方法を順に説明する。
【０１０２】
まず、スイッチ制御入力Ｃの信号または第１入出力ｉｏ１の信号の変化または第２入出力ｉｏ２の信号の変化を検出するステップを実行する。
【０１０３】
その次に、図４のテーブルに基づき、スイッチ制御入力Ｃの信号、第１入出力ｉｏ１の信号、第２入出力ｉｏ２の信号、第１記憶手段ｄｒｖ１に格納される信号及び第２記憶手段ｄｒｖ２に格納される信号から、次の第１記憶手段ｄｒｖ１に格納される信号及び次の第２記憶手段ｄｒｖ２に格納される信号を生成するステップを実行する。
【０１０４】
以上のようなステップを繰り返すことで、図３の実施例は双方向スイッチとして作用する。さらに、このスイッチ方法の一例を以下に詳しく説明する。
【０１０５】
スイッチ制御入力Ｃの信号が０のときは、次の第１記憶手段ｄｒｖ１に格納される信号をハイインピーダンスｚとし、次の第２記憶手段ｄｒｖ２に格納される信号をハイインピーダンスｚとするステップを実行する。
【０１０６】
スイッチ制御入力Ｃの信号が１、第１記憶手段ｄｒｖ１に格納される信号または第２記憶手段ｄｒｖ２に格納される信号の何れかがハイインピーダンスｚでないときは、次の第１記憶手段ｄｒｖ１に格納される信号はハイインピーダンスｚとなり、次の第２記憶手段ｄｒｖ２に格納される信号はハイインピーダンスｚとなるステップを実行する。具体的には、図４（ｉ）または図４（ｊ）の何れかのテーブルに基づくステップを実行する。
【０１０７】
ただし、既に、第１記憶手段ｄｒｖ１に格納される信号がハイインピーダンスｚ、かつ、第２記憶手段ｄｒｖ２に格納される信号がハイインピーダンスｚのときは、このステップは省略する。
【０１０８】
そして、第１記憶手段ｄｒｖ１に格納される信号と、第２記憶手段ｄｒｖ２に格納される信号とは共にハイインピーダンスｚとなる。
【０１０９】
その次に、スイッチ制御入力Ｃの信号が１、第１入出力ｉｏ１の信号と第２入出力ｉｏ２の信号とが一致していないときは、次の第１記憶手段ｄｒｖ１に格納される信号は第２入出力ｉｏ２の信号となる、または次の第２記憶手段ｄｒｖ２に格納される信号は第１入出力ｉｏ１の信号となるステップを実行する。具体的には、図４（ｂ）、図４（ｃ）、図４（ｅ）から図４（ｈ）の何れかのテーブルに基づくステップを実行する。
【０１１０】
また、第１入出力ｉｏ１の信号と第２入出力ｉｏ２の信号とが一致しているときは、このステップは省略する。具体的には、図４（ｄ）のテーブルに基づき、第１記憶手段ｄｒｖ１に格納される信号は前の値を保持し、即ち第１記憶手段ｄｒｖ１に格納される信号はハイインピーダンスｚとなり、第２記憶手段ｄｒｖ２に格納される信号は前の値を保持し、即ち第２記憶手段ｄｒｖ２に格納される信号はハイインピーダンスｚとなる。
【０１１１】
以上のようなステップを繰り返すことで、図３の実施例は双方向スイッチとして作用する。
以上のように、本発明は、前述の実施例に限定されることなく、その本質を逸脱しない範囲で更に多くの変更及び変形を含むものである。
【図面の簡単な説明】
【０１１２】
【図１】本発明の一実施例を示す構成図である。
【図２】図１の実施例のルールを示すテーブルである。
【図３】本発明の他の実施例を示す構成図である。
【図４】図３の実施例のルールを示すテーブルである。
【図５】従来の双方向スイッチの模式図である。
【図６】従来の単方向スイッチの模式図である。
【図７】図６の従来例のルールを示すテーブルである。
【図８】図６の従来例を双方向に接続した構成図である。
【符号の説明】
【０１１３】
１００，２００，３００  双方向スイッチ
１０，２１，２２  単方向スイッチ
ｄｒｖ１，ｄｒｖ２  記憶手段（レジスタ）
ｓｗ１，ｓｗ２  調整手段（レジスタ）
ｉｏ１  第１入出力
ｉｏ２  第２入出力
Ｃ  スイッチ制御入力
２３，３３  制御回路
【図１】
2005032053.tif 000003
【図２】
2005032053.tif 000004
【図３】
2005032053.tif 000005
【図４】
2005032053.tif 000006
【図５】
2005032053.tif 000007
【図６】
2005032053.tif 000008
【図７】
2005032053.tif 000009
【図８】
2005032053.tif 000010