(57)【要約】【課題】  ウエハテスト１の工程の大幅な時間短縮が可能となり、半導体装置のコストダウンにも貢献できる複数の基準電圧発生回路を含む半導体装置及びその製造方法を得る。【解決手段】  定電圧回路を１チップ内に複数含んだ半導体装置に、該定電圧回路で使用されている基準電圧発生回路と同じ構成でかつ同一特性のモニタ基準電圧発生回路を備え、該モニタ基準電圧発生回路は、テストプローブ接触用の専用パッド（Ｔ１）〜（Ｔ３）を備えており、モニタ基準電圧発生回路だけの消費電流（Ｉ）と基準電圧（Ｖｒｅｆ）が測定可能になるようにした。【選択図】  図２
2005116634.tif 000002
【特許請求の範囲】
【請求項１】
ウエハ上に多数形成された半導体装置の１チップ上に、複数の基準電圧発生回路を備え、該基準電圧発生回路の出力電圧及び／又は消費電流を、前記チップ内の回路で利用する半導体装置において、
前記基準電圧発生回路と同一の回路構成のモニタ基準電圧発生回路を前記チップ上に作成したことを特徴とする半導体装置。
【請求項２】
前記モニタ基準電圧発生回路は、
ディプレッション型ＮｃｈＭＯＳＦＥＴと、
エンハンスメント型ＮｃｈＭＯＳＦＥＴと、
を備え、
前記ディプレッション型ＮｃｈＭＯＳＦＥＴのソースを前記エンハンスメント型ＮｃｈＭＯＳＦＥＴのドレインに接続し、更に、両ＦＥＴのゲートを該接続点に接続し、
前記エンハンスメント型ＮｃｈＭＯＳＦＥＴのソース−ドレイン間の電圧を基準電圧出力として用い、
前記ディプレッション型ＮｃｈＭＯＳＦＥＴのドレインと、前記エンハンスメント型ＮｃｈＭＯＳＦＥＴのソースと、前記基準電圧出力にプローブ接触用のパッドを設けたことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記エンハンスメント型ＮｃｈＭＯＳＦＥＴのソースを前記半導体装置の負側の電源（Ｖｓｓ）に接続し、前記ソースに設けたパッドを省略したことを特徴とする請求項２記載の半導体装置。
【請求項４】
請求項１から請求項３のいずれかの半導体装置であって、ウエハテスト１工程で前記チップ内の回路検査を行い、次工程で、少なくとも、前記基準電圧発生回路の出力電圧及び／又は消費電流の製造上のバラツキに起因する前記回路の特性を補正するためのレーザトリミング工程を備えた半導体装置の製造方法において、
前記ウエハテスト１工程で、前記モニタ基準電圧発生回路の出力電圧及び／又は消費電流を測定し、
該測定結果に基づいて、次工程のレーザトリミング工程で、前記モニタ基準電圧発生回路と同一チップ上の、前記回路のトリミングを行うようにしたことを特徴とする半導体装置の製造方法。
【請求項５】
少なくとも、基準電圧発生回路と、誤差増幅回路と、出力電圧検出抵抗を備えた定電圧回路を１チップ上に複数内蔵し、該複数の定電圧回路の出力電圧を調整するため、前記出力電圧検出抵抗のトリミングを行って、前記定電圧回路の出力電圧を所定の電圧範囲に収めるようにした半導体装置において、
前記基準電圧発生回路と同一の回路構成のモニタ基準電圧発生回路を前記チップ上に作成したことを特徴とする半導体装置。
【請求項６】
請求項５の半導体装置の製造方法において、
前記モニタ基準電圧発生回路の出力電圧をウエハテスト１工程で測定し、該測定結果に基づいて、次工程のレーザトリミング工程で、前記モニタ基準電圧発生回路と同一チップ上の、前記複数の定電圧回路に含まれている各々の前記出力電圧検出抵抗のトリミングを行うようにしたことを特徴とする半導体装置の製造方法。
【請求項７】
少なくとも、基準電圧発生回路と、誤差増幅回路と、出力電圧検出抵抗を備えた定電圧回路を１チップ上に複数の内蔵し、該複数の定電圧回路に含まれる前記誤差増幅回路のバイアス電流のトリミングを行い、前記誤差増幅回路のバイアス電流を所定の電流範囲に収めるようにした半導体装置において、
前記誤差増幅回路のバイアス電流は、前記基準電圧発生回路の消費電流に比例する構成とし、
前記基準電圧発生回路と同一の回路構成のモニタ基準電圧発生回路を前記チップ上に作成したことを特徴とする半導体装置。
【請求項８】
請求項７の半導体装置であって、前記モニタ基準電圧発生回路の消費電流をウエハテスト１工程で測定し、該測定結果に基づいて行われる次工程のレーザトリミング工程において、
前記モニタ基準電圧発生回路と同一チップ上の、前記複数の定電圧回路に含まれている前記誤差増幅回路のバイアス電流のトリミングを行うようにしたことを特徴とする半導体装置の製造方法。
【請求項９】
前記モニタ基準電圧発生回路は、
ディプレッション型ＮｃｈＭＯＳＦＥＴと、
エンハンスメント型ＮｃｈＭＯＳＦＥＴと、
を備え、
前記ディプレッション型ＮｃｈＭＯＳＦＥＴのソースを前記エンハンスメント型ＮｃｈＭＯＳＦＥＴのドレインに接続し、更に、両ＦＥＴのゲートを該接続点に接続し、
該エンハンスメント型ＮｃｈＭＯＳＦＥＴのソース−ドレイン間の電圧を基準電圧出力として用い、
前記ディプレッション型ＮｃｈＭＯＳＦＥＴのドレインと、前記エンハンスメント型ＮｃｈＭＯＳＦＥＴのソースと、前記基準電圧出力にプローブ接触用のパッドを設けたことを特徴とする請求項５又は７記載の半導体装置。
【請求項１０】
前記エンハンスメント型ＮｃｈＭＯＳＦＥＴのソースを前記負側の電源（Ｖｓｓ）に接続し、前記ソースに設けたパッドを省略したことを特徴とする請求項９記載の半導体装置。
【請求項１１】
前記モニタ基準電圧発生回路の任意のパッドに一端を接続し、他端を独立パッドに接続したモニタ抵抗を備えたことを特徴とする請求項９又は１０記載の半導体装置。
【請求項１２】
請求項１１の半導体装置の製造方法において、
前記モニタ抵抗の抵抗値をウエハテスト１工程で測定し、
該測定結果に基づいて次工程のレーザトリミング工程で、前記モニタ基準電圧発生回路と同一チップ上の、前記複数の定電圧回路に含まれている抵抗値の絶対値が必要な固定抵抗のトリミングを行うようにしたことを特徴とする半導体装置の製造方法。
【請求項１３】
前記誤差増幅回路のバイアス電流生成回路は、基準電圧を構成しているエンハンスメント型ＮｃｈＭＯＳＦＥＴとカレントミラー回路を構成する複数のＮｃｈＭＯＳＦＥＴで構成し、該複数のＮｃｈＭＯＳＦＥＴのドレイン又はソースにトリミング用ヒューズを接続したことを特徴とする請求項７又は８記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置のウエハテストに関する。詳しくは、１チップに複数の基準電圧発生回路と、該基準電圧発生回路の特性に影響を受ける回路を含む半導体装置において、ウエハテストの工程を簡略化するための半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
図５に従来の半導体装置を製造する概略の工程例を示す。ウエハ上に回路が形成された段階で、ウエハテスト１が行われる。半導体装置は、ウエハに回路を形成するまでの工程において、プロセスの変動により、あるいは、ウエハ上の位置の違いにより内蔵する回路の特性が異なってしまう。そのため、この工程ではウエハ上に形成された多数のチップに形成されたパッドに、順番にテストプローブを当てて、各チップの動作や特性の良否をテストする。また、特性が所定の範囲にない場合は、回路の所定部分のトリミング量を決定し、次工程のレーザトリミングでトリミングを施し、特性を所定の範囲に収めるようにする。トリミングを行ったウエハはウエハテスト２で再度チップごとの検査を行い、良品チップのみをアッセンブリし、最後に出荷検査を行う。
【０００３】
従来、１チップの中に図１に示すような定電圧回路が複数個入っている場合のウエハテスト１工程は、各定電圧回路の電源（Ｖｄｄ）と負側の電源（Ｖｓｓ）及び出力電圧（Ｖｏｕｔ）が出力される出力パッドにプローブを当て、定電圧回路の消費電流と出力電圧（Ｖｏｕｔ）を測定し、消費電流が所定の範囲にない場合は、誤差増幅回路のバイアス電流を生成しているＮｃｈＭＯＳＦＥＴ（Ｍ７）と（Ｍ９）のトリミングを行って所定の消費電流に収まるようにしていた。また、出力電圧（Ｖｏｕｔ）が所定の範囲にない場合は、出力電圧検出抵抗（Ｒ１）と（Ｒ２）のどちらか一方、もしくは両方のトリミングを行い、出力電圧（Ｖｏｕｔ）が所定の電圧範囲に収まるようにしていた。
【０００４】
また、基準電圧発生回路のフィードバック回路にあるヒューズ素子と直列にＭＯＳトランジスタ等のスイッチング素子を配置し、該スイッチング素子をオン／オフをテストモード信号により制御することにより、実際にヒューズを切断しなくてもフィードバック率が変わりヒューズを切断した時と同じ状態で基準電圧の調整を可能とし、内部基準電圧発生回路を有する半導体装置のトリミング工程を大幅に縮減することができるトリミング方法及び回路があった（例えば、特許文献１参照。）。
【０００５】
更に、プロセス変動が生じても製品の入力バッファの入力しきい値を常に最適な値に調整し、入力レベルに対する動作マージンの大きい製品を実現することが可能な半導体装置の製造方法があった（例えば、特許文献２参照。）。
【特許文献１】特開平７−１４１０４１号公報
【特許文献２】特開平８−３１６３２７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
最近では、機器の機能が豊富になり、しかも各機能に必要な電源の特性も異なるため、多くの種類の電源が必要となってきた。そのため、多くの定電圧回路を１チップに収納し、それらの定電圧回路をトータル的に制御するいわゆるシステム電源が用いられるようになってきた。
しかし、１チップ内に多い場合は２０個以上の定電圧回路が収納されているため、ウエハテスト１の工程で、１チップに入っているすべての定電圧回路について、従来技術で述べたように一つ一つの定電圧回路にプローブを当てて消費電流と出力電圧の測定を行っていたのでは、テストに多大な時間を必要とするので、コスト増大の要因にもなっていた。
【０００７】
更に、誤差増幅回路では、バイアス電流が大きくバラツクと、半導体装置の消費電流が規格を超えてしまうという問題があった。また、バイアス電流の値によって誤差増幅回路の位相補償の量が変化するので、従来のように定電圧回路全体の消費電流からバイアス電流を換算する方法では、正確なバイアス電流が把握できず、トリミング後のバイアス電流の偏差が大きくなり、最適な位相補償がなされない場合があるなどの課題があった。
【０００８】
本発明は、上記のような問題を解決するためになされたものであり、ウエハテスト１の工程の大幅な時間短縮が可能となり、半導体装置のコストダウンにも貢献できる複数の基準電圧発生回路を含む半導体装置及びその製造方法を得ることを目的とする。
【課題を解決するための手段】
【０００９】
この発明では、ウエハ上に多数形成された半導体装置の１チップ上に、複数の基準電圧発生回路を備え、該基準電圧発生回路の出力電圧及び／又は消費電流を、前記チップ内の回路で利用する半導体装置において、前記基準電圧発生回路と同一の回路構成及び同一の特性を備えたモニタ基準電圧発生回路を前記チップ上に作成したので、基準電圧発生回路の特性の測定が可能となった。
【００１０】
また、前記モニタ基準電圧発生回路は、
ディプレッション型ＮｃｈＭＯＳＦＥＴと、
エンハンスメント型ＮｃｈＭＯＳＦＥＴと、
を備え、
前記ディプレッション型ＮｃｈＭＯＳＦＥＴのソースを前記エンハンスメント型ＮｃｈＭＯＳＦＥＴのドレインに接続し、更に、両ＦＥＴのゲートを該接続点に接続し、
前記エンハンスメント型ＮｃｈＭＯＳＦＥＴのソース−ドレイン間の電圧を基準電圧出力として用いたことから、モニタ基準電圧発生回路の消費電流とエンハンスメント型ＮｃｈＭＯＳＦＥＴのドレイン電流が同じにでき、更に、前記ディプレッション型ＮｃｈＭＯＳＦＥＴのドレインと、前記エンハンスメント型ＮｃｈＭＯＳＦＥＴのソースと、前記基準電圧出力にプローブ接触用のパッドを設けたので、モニタ基準電圧発生回路単独の測定が可能となった。
【００１１】
また、測定用パッドを減らすため、前記エンハンスメント型ＮｃｈＭＯＳＦＥＴのソースを前記半導体装置の負側の電源（Ｖｓｓ）に接続し、前記エンハンスメント型ＮｃｈＭＯＳＦＥＴのソースに設けたパッドを省略した。
【００１２】
一方、前記半導体装置はウエハテスト１工程で前記チップ内の回路検査を行い、次工程で、少なくとも、前記基準電圧発生回路の出力電圧及び／又は消費電流の製造上のバラツキに起因する前記回路の特性を補正するためのレーザトリミング工程を備えた半導体装置の製造方法において、
前記ウエハテスト１工程で、前記モニタ基準電圧発生回路の出力電圧及び／又は消費電流を測定し、
該測定結果に基づいて、次工程のレーザトリミング工程で、前記モニタ基準電圧発生回路と同一チップ上の、前記回路のトリミングを行うようにしたので、ウエハテスト１工程の時間短縮が可能となった。
【００１３】
また、少なくとも、基準電圧発生回路と、誤差増幅回路と、出力電圧検出抵抗を備えた定電圧回路を、１チップ上に複数内蔵し、前記複数の定電圧回路の出力電圧を調整するため、前記出力電圧検出抵抗のトリミングを行い、前記定電圧回路の出力電圧を所定の電圧範囲に収めるようにした半導体装置において、
前記基準電圧発生回路と同一の回路構成及び同一の特性を備えたモニタ基準電圧発生回路を前記チップ上に作成したので、基準電圧発生回路の特性の測定が可能となった。
【００１４】
また、前記モニタ基準電圧発生回路の出力電圧をウエハテスト１工程で測定し、該測定結果に基づいて、次工程のレーザトリミング工程で、前記モニタ基準電圧発生回路と同一チップ上の、前記複数の定電圧回路に含まれている各々の前記出力電圧検出抵抗のトリミングを行うようにしたので、ウエハテスト１工程の時間短縮が可能となった。
【００１５】
また、基準電圧発生回路と、誤差増幅回路と、出力電圧検出抵抗を備えた定電圧回路を１チップ上に複数の内蔵し、前記複数の定電圧回路に含まれる前記誤差増幅回路のバイアス電流のトリミングを行い、前記誤差増幅回路のバイアス電流を所定の電流範囲に収めるようにした半導体装置において、
前記誤差増幅回路のバイアス電流は、前記基準電圧発生回路の消費電流に比例する構成とし、
前記基準電圧発生回路と同一の回路構成及び同一の特性を備えたモニタ基準電圧発生回路を前記チップ上に作成したので、基準電圧発生回路の特性の測定が可能となった。
【００１６】
また、前記モニタ基準電圧発生回路の消費電流をウエハテスト１工程で測定し、該測定結果に基づいて行われる次工程のレーザトリミング工程において、
前記モニタ基準電圧発生回路と同一チップ上の、前記複数の定電圧回路に含まれている前記誤差増幅回路のバイアス電流のトリミングを行うようにしたので、ウエハテスト１工程の時間短縮が可能となった。
【００１７】
また、前記モニタ基準電圧発生回路は、
ディプレッション型ＮｃｈＭＯＳＦＥＴと、
エンハンスメント型ＮｃｈＭＯＳＦＥＴと、
を備え、
前記ディプレッション型ＮｃｈＭＯＳＦＥＴのソースを前記エンハンスメント型ＮｃｈＭＯＳＦＥＴのドレインに接続し、更に、両ＦＥＴのゲートを該接続点に接続し、
該エンハンスメント型ＮｃｈＭＯＳＦＥＴのソース−ドレイン間の電圧を基準電圧出力として用い、
前記ディプレッション型ＮｃｈＭＯＳＦＥＴのドレインと、前記エンハンスメント型ＮｃｈＭＯＳＦＥＴのソースと、前記基準電圧出力にプローブ接触用のパッドを設けたので、モニタ基準電圧発生回路単独の測定が可能となった。
【００１８】
また、測定用パッドを減らすため、前記エンハンスメント型ＮｃｈＭＯＳＦＥＴのソースを前記負側の電源（Ｖｓｓ）に接続し、前記エンハンスメント型ＮｃｈＭＯＳＦＥＴのソースに設けたパッドを省略するようにした。
【００１９】
また、前記モニタ基準電圧発生回路の任意のパッドに一端を接続し、他端を独立パッドに接続したモニタ抵抗を備えたので、１パッド追加するだけでモニタ抵抗が作成可能となった。
【００２０】
また、前記モニタ抵抗の抵抗値をウエハテスト１工程で測定し、該測定結果に基づいて次工程のレーザトリミング工程で、前記モニタ基準電圧発生回路と同一チップ上の、前記複数の定電圧回路に含まれている抵抗値の絶対値が必要な固定抵抗のトリミングを行うようにしたので、ウエハテスト１工程の時間短縮が可能となった。
【００２１】
また、前記誤差増幅回路のバイアス電流生成回路は、基準電圧を構成しているエンハンスメント型ＮｃｈＭＯＳＦＥＴとカレントミラー回路を構成する複数のＮｃｈＭＯＳＦＥＴで構成し、該複数のＮｃｈＭＯＳＦＥＴのドレイン又はソースにトリミング用ヒューズを接続したので、簡単な回路構成で、バイアス電流のトリミングが可能となった。
【発明の効果】
【００２２】
本発明によれば、モニタ基準電圧発生回路を各チップ内に設け、モニタ基準電圧発生回路の特性を測定するだけで、基準電圧発生回路の特性に左右される回路の特性を予測し、回路のトリミング量を決定するようにしたので、ウエハテスト１の工程の大幅な時間短縮が可能となり、半導体装置のコストダウンにも貢献できるようになった。
【００２３】
更に、本発明を複数の定電圧回路を搭載した半導体装置に応用した場合は、従来ウエハテスト１で行っていた、定電圧回路ごとに測定していた消費電流や出力電圧の代わりに、モニタ基準電圧発生回路の消費電流と出力電圧だけを測定することでチップ内に含まれる定電圧回路のバイアス電流と出力電圧が予測でき、予測結果に基づいて次工程のレーザトリミングを行うようにしたので、ウエハテスト１の工程の大幅な時間短縮が可能となり、半導体装置のコストダウンにも貢献できるようになった。
【発明を実施するための最良の形態】
【００２４】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明に用いられている定電圧回路の例を示す。
図１の定電圧回路は、基準電圧発生回路、誤差増幅回路、出力電圧検出抵抗（Ｒ１），（Ｒ２）、及び電流検出抵抗（Ｒ３）で構成されている。
【００２５】
基準電圧発生回路は、ディプレッション型ＮｃｈＭＯＳＦＥＴ（Ｍ１）とエンハンスメント型ＮｃｈＭＯＳＦＥＴ（Ｍ２）（以下エンハンスメント表記は行わない）で構成されている。ディプレッション型ＮｃｈＭＯＳＦＥＴ（Ｍ１）のドレインは電源（Ｖｄｄ）に接続され、更にゲートとソースを接続し、ゲートを０バイアスにしているため、ディプレッション型ＮｃｈＭＯＳＦＥＴ（Ｍ１）のドレイン電流は定電流となる。
ディプレッション型ＮｃｈＭＯＳＦＥＴ（Ｍ１）のソースにはＮｃｈＭＯＳＦＥＴ（Ｍ２）のドレインが接続されている。また、ＮｃｈＭＯＳＦＥＴ（Ｍ２）のソースは負側の電源（Ｖｓｓ）に接続され、更にゲートはドレインに接続されている。
【００２６】
この結果、ＮｃｈＭＯＳＦＥＴ（Ｍ２）のドレイン電流はディプレッション型ＮｃｈＭＯＳＦＥＴ（Ｍ１）のドレイン電流と等しくなるので、ＮｃｈＭＯＳＦＥＴ（Ｍ２）のゲート電圧は、ディプレッション型ＮｃｈＭＯＳＦＥＴ（Ｍ１）のドレイン電流によって決定される電圧に設定される。この電圧が基準電圧発生回路から出力される基準電圧（Ｖｒｅｆ）となる。
【００２７】
誤差増幅回路は、ＭＯＳＦＥＴ（Ｍ３）〜（Ｍ１０）で構成されている。ＭＯＳＦＥＴ（Ｍ３）〜（Ｍ７）が差動増幅回路を構成し、ＭＯＳＦＥＴ（Ｍ８）〜（Ｍ１０）が出力増幅回路を構成している。なお、抵抗（Ｒ４）とコンデンサ（Ｃ１）は誤差増幅回路の位相補償を行っている。
ＭＯＳＦＥＴ（Ｍ７）のドレイン電流は差動増幅回路のバイアス電流となる。ＭＯＳＦＥＴ（Ｍ７）のゲートは基準電圧（Ｖｒｅｆ）に接続されている。
【００２８】
ＭＯＳＦＥＴ（Ｍ２）とＭＯＳＦＥＴ（Ｍ７）はカレントミラー回路を構成しているので、ＭＯＳＦＥＴ（Ｍ７）のドレイン電流（差動増幅回路のバイアス電流）はＭＯＳＦＥＴ（Ｍ２）のドレイン電流すなわち基準電圧発生回路の消費電流と比例する。
ＭＯＳＦＥＴ（Ｍ９）は出力増幅回路の負荷であり、前記ＭＯＳＦＥＴ（Ｍ７）と同様ＭＯＳＦＥＴ（Ｍ２）とカレントミラー回路を構成しているので、ＭＯＳＦＥＴ（Ｍ９）のドレイン電流も基準電圧発生回路の消費電流と比例する。
【００２９】
すなわち、半導体装置の製造工程おいて、プロセス変動が生じ基準電圧発生回路の消費電流（０バイアス時のディプレッション型ＮｃｈＭＯＳＦＥＴ（Ｍ１）のドレイン電流）が変動すると、基準電圧発生回路から出力される基準電圧（Ｖｒｅｆ）が変化すると共に、誤差増幅回路のバイアス電流も変化してしまう。
バイアス電流が変わると半導体装置の消費電流が変化し、消費電流の規格を逸脱する可能性がある。更に、誤差増幅回路の位相補償に必要な値も変化するため、半導体装置内に作り込まれた抵抗（Ｒ４）とコンデンサ（Ｃ１）で行っている位相補償回路では補償しきれない場合が発生し、誤差増幅回路の動作が不安定になることもある。このため、バイアス電流は所定の範囲内に収める必要がある。
【００３０】
また、基準電圧（Ｖｒｅｆ）が変動すると、出力電圧（Ｖｏｕｔ）も変動するので、出力電圧（Ｖｏｕｔ）が所定の範囲を超えた場合は、出力電圧検出抵抗（Ｒ１）と（Ｒ２）の比を変えて、所定の電圧範囲に収める必要がある。
出力電圧検出抵抗（Ｒ１），（Ｒ２）は、半導体装置内に作り込まれた抵抗であり、抵抗（Ｒ１）と抵抗（Ｒ２）の比は比較的正確に作られるが、抵抗値はプロセス変動によって大きく変化する。
電流検出抵抗（Ｒ３）も、半導体装置内に作り込まれた抵抗であり、ＭＯＳＦＥＴ（Ｍ１０）に流れる電流を検出する。抵抗（Ｒ３）の電圧降下は、図示しない電流検出回路を経て、過電流保護回路に入力され、定電圧回路を過電流から保護する。電流検出抵抗（Ｒ３）の抵抗値は電流検出のため抵抗値の精度を確保する必要があるが製造時のプロセス変動によって大きく変化する。
【００３１】
本発明では、図１に示すような定電圧回路を１チップ内に複数含んだ半導体装置に、図２に示すような、定電圧回路で使用されている基準電圧発生回路と同じ構成でかつ同一特性のモニタ基準電圧発生回路を備えている。このモニタ基準電圧発生回路は、テストプローブ接触用の専用パッド（Ｔ１）〜（Ｔ３）を備えており、モニタ基準電圧発生回路だけの消費電流（Ｉ）と基準電圧（Ｖｒｅｆ）が測定可能になっている。ただし、パッド（Ｔ２）はチップの負側の電源（Ｖｓｓ）と共用しても構わない。
【００３２】
ウエハテスト１の工程で、モニタ基準電圧発生回路の消費電流（Ｉ）と基準電圧（Ｖｒｅｆ）を測定する。図４に示すように、ウエハ上のチップＡと離れたところにあるチップＢでは半導体装置の特性がかなり異なる場合があるが、同一チップ上であれば、非常に狭い範囲にあるので、半導体装置の特性はほぼ同じとみなすことができる。そのため、モニタ基準電圧発生回路の特性と、同一チップ内の他の定電圧回路に含まれている基準電圧発生回路の特性はほぼ同一とみなせる。
【００３３】
このため、前記したように、モニタ基準電圧発生回路の特性を測定することで、同一チップ内にある定電圧回路を構成している誤差増幅回路のバイアス電流と出力電圧（Ｖｏｕｔ）は実際に測定しなくても想定できるので、バイアス電流と、出力電圧検出抵抗（Ｒ１），（Ｒ２）のトリミングに必要な補正値を求めることができる。このように、従来、チップ内に含まれている定電圧回路の数だけ測定を繰り返していた工程を、一つのモニタ基準電圧発生回路の特性を測定するだけで、次工程に移ることができるようになり、工程の時間短縮に多大な効果を上げることができるようになった。
【００３４】
図６は、差動増幅回路のバイアス電流発生用のＮｃｈＭＯＳＦＥＴ（Ｍ７）をトリミング可能な構成とした例である。図６ではＮｃｈＭＯＳＦＥＴ（Ｍ７）をＮｃｈＭＯＳＦＥＴ（Ｍ７Ａ）〜（Ｍ７Ｃ）の３つの素子で構成し、各素子のドレインにヒューズ（Ｆ１）〜（Ｆ３）を接続している。モニタ基準電圧発生回路の消費電流（Ｉ）と、バイアス電流は比例関係にあるので、ウエハテスト１工程ではモニタ基準電圧発生回路の消費電流（Ｉ）を測定し、基準値との差を調べ、バイアス電流のトリミング方法を決める。図６のようにバイアス電流をＮｃｈＭＯＳＦＥＴ（Ｍ７Ａ）〜（Ｍ７Ｃ）の３つの素子で構成した場合は、トリミングの仕方により７種のバイアス電流値を設定することができる。もちろん４つ以上にすれば更にトリミングで設定可能な電流値の種類を増やすことが可能である。
【００３５】
出力増幅回路のバイアス電流を発生しているＮｃｈＭＯＳＦＥＴ（Ｍ９）についても、上述したＮｃｈＭＯＳＦＥＴ（Ｍ７）と全く同様である。
図７は出力電圧検出抵抗（Ｒ１），（Ｒ２）をトリミングするための実施例である。抵抗（Ｒ１）は抵抗（Ｒ１Ａ）〜（Ｒ１Ｃ）の３つの抵抗で構成され、抵抗（Ｒ１Ｂ）と抵抗（Ｒ１Ｃ）にはヒューズ（Ｆ４）及び（Ｆ５）がそれぞれ直列に接続され、更に、その直列接続が並列に接続され、更に抵抗（Ｒ１Ａ）と直列に接続されている。抵抗（Ｒ２）も抵抗（Ｒ２Ａ）〜（Ｒ２Ｃ）とヒューズ（Ｆ６）及びヒューズ（Ｆ７）で構成され、接続は抵抗（Ｒ１）と同様である。
【００３６】
定電圧回路の出力電圧（Ｖｏｕｔ）は基準電圧（Ｖｒｅｆ）に出力電圧検出抵抗（Ｒ１）と（Ｒ２）の比を乗じた値である。半導体製造途中のプロセス変動では、抵抗の絶対値は大きく変化しても、変化の方向は同じなので、抵抗間の比の変化は少なく、比の精度は極めて高いので、モニタ基準電圧発生回路の出力電圧（Ｖｒｅｆ）を測定するだけで、定電圧回路の出力電圧（Ｖｏｕｔ）は予測ができる。そのため、定電圧回路の出力電圧（Ｖｏｕｔ）を測定しなくても抵抗（Ｒ１）と抵抗（Ｒ２）の比をどのように設定すればよいかが分かるので、その設定に基づいて、レーザトリミング工程では、前記ヒューズ（Ｆ４）〜（Ｆ７）のトリミングを行う。図７の実施例では抵抗（Ｒ１）と抵抗（Ｒ２）の比は、９つの組み合わせが可能であるが、ヒューズを直列に接続した抵抗の数を更に追加すれば、更に細かいトリミングの設定が可能である。
【００３７】
図３に示すように、図２に示すモニタ基準電圧発生回路の任意のパッド（Ｔ１）〜（Ｔ３）、例えば図３ではパッド（Ｔ２）と新たに追加したパッド（Ｔ４）にモニタ用抵抗素子を作成しておき、ウエハテスト１において、この抵抗の抵抗値を測定することで、プロセス変動が抵抗値に及ぼす影響を測定することができる。図１の電流検出抵抗（Ｒ３）の抵抗値は、図３の抵抗（Ｒ０）の抵抗値と比例するので、図３のパッド（Ｔ２）とパッド（Ｔ４）間に接続されている抵抗（Ｒ０）の抵抗値を測定し、基準抵抗値との偏差から抵抗（Ｒ３）のトリミング量を推測することができる。
抵抗（Ｒ３）のトリミング構成は、前記した抵抗（Ｒ１）のような構成など、従来一般に行われている方法が使用可能である。
【図面の簡単な説明】
【００３８】
【図１】本発明に用いられている定電圧回路の例を示す。
【図２】図１の定電圧回路で使用されている基準電圧発生回路と同じ構成でかつ同一特性のモニタ基準電圧発生回路の例を示した図である。
【図３】モニタ基準電圧発生回路の他の例を示した図である。
【図４】ウエハの例を示した図である。
【図５】従来の半導体装置を製造する概略の工程例を示す。
【図６】図１のＮｃｈＭＯＳＦＥＴ（Ｍ７）をトリミング可能な構成とした例である。
【図７】図１の出力電圧検出抵抗（Ｒ１），（Ｒ２）の構成例を示した図である。
【符号の説明】
【００３９】
Ｍ１  ディプレッション型ＮｃｈＭＯＳＦＥＴ
Ｍ２，Ｍ５〜Ｍ１０，Ｍ７Ａ〜Ｍ７Ｃ  ＮｃｈＭＯＳＦＥＴ
Ｍ３，Ｍ４  ＰｃｈＭＯＳＦＥＴ
Ｒ０〜Ｒ４，Ｒ１Ａ〜Ｒ１Ｃ，Ｒ２Ａ〜Ｒ２Ｃ  抵抗
Ｃ１  コンデンサ
Ｔ１〜Ｔ４  パッド
Ｆ１〜Ｆ７  ヒューズ
【図１】
2005116634.tif 000003
【図２】
2005116634.tif 000004
【図３】
2005116634.tif 000005
【図４】
2005116634.tif 000006
【図５】
2005116634.tif 000007
【図６】
2005116634.tif 000008
【図７】
2005116634.tif 000009