(57)【要約】【課題】キャパシタのリーク電流を低減することが可能な技術を提供する。【解決手段】ルテニウムから成る蓄積電極７に対して、その上方から、過ヨウ素酸または硝酸セリウムアンモニウム液を用いてウェットエッチングを実行する。このようなエッチング液を用いることによって、ルテニウムだけではなく、蓄積電極７の表面上に形成されている酸化膜をもエッチングすることができるため、蓄積電極７の表面の全面がエッチングされる。この結果、蓄積電極７の上端面に形成されていた針状突起が除去されて、蓄積電極７の上端部が丸くなる。従って、蓄積電極７上に形成される、ＤＲＡＭキャパシタの誘電体膜の膜厚を均一にし易くなり、キャパシタのリーク電流の低減が可能となる。【選択図】        図５
2005032800.tif 000002
【特許請求の範囲】
【請求項１】
蓄積電極と、誘電体膜と、プレート電極とを有するキャパシタを備える半導体装置の製造方法であって、
（ａ）絶縁膜を形成する工程と、
（ｂ）前記絶縁膜に、その上面に向って開口する複数の開口部を形成する工程と、
（ｃ）各前記開口部の表面上と前記絶縁膜の上面上に、金属から成る膜状の電極材料を形成する工程と、
（ｄ）前記電極材料に対してドライエッチングを実行することによってエッチバックを行い、前記電極材料から成る蓄積電極を各前記開口部内に形成する工程と、
（ｅ）各前記蓄積電極に対してウェットエッチングを実行する工程と、
（ｆ）前記工程（ｅ）の後に、各前記蓄積電極上に誘電体膜を形成する工程と、
（ｇ）前記誘電体膜上にプレート電極を形成する工程と
を備える、半導体装置の製造方法。
【請求項２】
蓄積電極と、誘電体膜と、プレート電極とを有するキャパシタを備える半導体装置の製造方法であって、
（ａ）絶縁膜を形成する工程と、
（ｂ）前記絶縁膜に、その上面に向って開口する複数の開口部を形成する工程と、
（ｃ）各前記開口部の表面上と前記絶縁膜の上面上に、金属から成る膜状の電極材料を形成する工程と、
（ｄ）前記電極材料に対して水素雰囲気中で熱処理を行う工程と、
（ｅ）前記工程（ｄ）の後に、前記電極材料に対してドライエッチングを実行することによってエッチバックを行い、前記電極材料から成る蓄積電極を各前記開口部内に形成する工程と、
（ｆ）各前記蓄積電極上に誘電体膜を形成する工程と、
（ｇ）前記誘電体膜上にプレート電極を形成する工程と
を備える、半導体装置の製造方法。
【請求項３】
蓄積電極と、誘電体膜と、プレート電極とを有するキャパシタを備える半導体装置の製造方法であって、
（ａ）絶縁膜を形成する工程と、
（ｂ）前記絶縁膜に、その上面に向って開口する複数の開口部を形成する工程と、
（ｃ）各前記開口部の表面上と前記絶縁膜の上面上に、金属から成る膜状の電極材料を形成する工程と、
（ｄ）研磨剤を使用して前記電極材料をその上方から研磨し、前記絶縁膜の上面上の前記電極材料を除去して、前記電極材料から成る蓄積電極を各前記開口部内に形成する工程と、
（ｅ）前記工程（ｄ）の実行によって得られた構造に付着する前記研磨剤を除去する工程と、
（ｆ）前記工程（ｅ）の実行によって得られた構造に対して、水素雰囲気中で熱処理を行う工程と、
（ｇ）前記工程（ｆ）の後に、各前記蓄積電極上に誘電体膜を形成する工程と、
（ｈ）前記誘電体膜上にプレート電極を形成する工程と
を備える、半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、キャパシタを有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
半導体装置の高集積化にともない半導体チップの寸法が縮小され、半導体メモリが有するキャパシタの蓄積電極（「ストレージノード」とも呼ばれる）の寸法及び間隔が小さくなってきている。このような半導体チップの寸法が小さい半導体メモリの開発においては、キャパシタ容量の増大は必要である。そのため、電極材料としてルテニウム（Ｒｕ）などの高融点金属材料を採用し、誘電体膜として五酸化タンタルなどの高誘電体膜を採用したＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）キャパシタを備える半導体メモリが提案されている。なお、キャパシタを有する半導体装置とその製造方法が特許文献１〜５に開示されている。
【０００３】
【特許文献１】
特開２００２−１９８４９８号公報
【特許文献２】
特開２００２−１２４６４９号公報
【特許文献３】
特開２００１−２１０８０５号公報
【特許文献４】
特開平８−７０１０６号公報
【特許文献５】
特開２０００−５８７９５号公報
【０００４】
【発明が解決しようとする課題】
ところで、上述のようなＭＩＭキャパシタを製造する際、使用する製造方法によっては、キャパシタのリーク電流が増大することがある。
【０００５】
そこで、本発明は上述の問題に鑑みて成されたものであり、キャパシタのリーク電流を低減することが可能な技術を提供することを目的とする。
【０００６】
【課題を解決するための手段】
この発明の第１の半導体装置の製造方法は、蓄積電極と、誘電体膜と、プレート電極とを有するキャパシタを備える半導体装置の製造方法であって、（ａ）絶縁膜を形成する工程と、（ｂ）前記絶縁膜に、その上面に向って開口する複数の開口部を形成する工程と、（ｃ）各前記開口部の表面上と前記絶縁膜の上面上に、金属から成る膜状の電極材料を形成する工程と、（ｄ）前記電極材料に対してドライエッチングを実行することによってエッチバックを行い、前記電極材料から成る蓄積電極を各前記開口部内に形成する工程と、（ｅ）各前記蓄積電極に対してウェットエッチングを実行する工程と、（ｆ）前記工程（ｅ）の後に、各前記蓄積電極上に誘電体膜を形成する工程と、（ｇ）前記誘電体膜上にプレート電極を形成する工程とを備える。
【０００７】
また、この発明の第２の半導体装置の製造方法は、蓄積電極と、誘電体膜と、プレート電極とを有するキャパシタを備える半導体装置の製造方法であって、（ａ）絶縁膜を形成する工程と、（ｂ）前記絶縁膜に、その上面に向って開口する複数の開口部を形成する工程と、（ｃ）各前記開口部の表面上と前記絶縁膜の上面上に、金属から成る膜状の電極材料を形成する工程と、（ｄ）前記電極材料に対して水素雰囲気中で熱処理を行う工程と、（ｅ）前記工程（ｄ）の後に、前記電極材料に対してドライエッチングを実行することによってエッチバックを行い、前記電極材料から成る蓄積電極を各前記開口部内に形成する工程と、（ｆ）各前記蓄積電極上に誘電体膜を形成する工程と、（ｇ）前記誘電体膜上にプレート電極を形成する工程とを備える。
【０００８】
また、この発明の第３の半導体装置の製造方法は、蓄積電極と、誘電体膜と、プレート電極とを有するキャパシタを備える半導体装置の製造方法であって、（ａ）絶縁膜を形成する工程と、（ｂ）前記絶縁膜に、その上面に向って開口する複数の開口部を形成する工程と、（ｃ）各前記開口部の表面上と前記絶縁膜の上面上に、金属から成る膜状の電極材料を形成する工程と、（ｄ）研磨剤を使用して前記電極材料をその上方から研磨し、前記絶縁膜の上面上の前記電極材料を除去して、前記電極材料から成る蓄積電極を各前記開口部内に形成する工程と、（ｅ）前記工程（ｄ）の実行によって得られた構造に付着する前記研磨剤を除去する工程と、（ｆ）前記工程（ｅ）の実行によって得られた構造に対して、水素雰囲気中で熱処理を行う工程と、（ｇ）前記工程（ｆ）の後に、各前記蓄積電極上に誘電体膜を形成する工程と、（ｈ）前記誘電体膜上にプレート電極を形成する工程とを備える。
【０００９】
【発明の実施の形態】
実施の形態１．
図１〜６は本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。本実施の形態１に係る半導体装置は、メモリセルのキャパシタとして例えばＭＩＭキャパシタを有するＤＲＡＭを備えている。以下に、図１〜６を参照して本実施の形態１に係る半導体装置の製造方法について説明する。
【００１０】
図１に示されるように、ＤＲＡＭメモリセルのＭＯＳトランジスタが複数形成された半導体基板（図示せず）を設けて、その上方に層間絶縁膜１を設ける。そして、各ＭＯＳトランジスタのソース・ドレイン領域の一方と電気的に接続されるコンタクトプラグ２を層間絶縁膜１の内部に形成する。層間絶縁膜１は例えば膜厚４５０ｎｍのＢＰＴＥＯＳ膜であって、コンタクトプラグ２は例えば窒化チタン膜とタングステン膜とから成る積層膜である。
【００１１】
コンタクトプラグ２を形成する際、まず所定の開口パターンを有するレジスト（図示せず）を層間絶縁膜１上に形成する。そして、かかるレジストをマスクに用いて層間絶縁膜１をエッチングし、層間絶縁膜１内にその膜厚方向に貫通するコンタクトホール（図示せず）を複数形成する。そして、ＣＶＤ法を用いて窒化チタン膜を全面に形成し、その後、各コンタクトホールを充填するタングステン膜をＣＶＤ法を用いて全面に形成する。次に、コンタクトホールよりも上方の窒化チタン膜及びタングステン膜をＣＭＰ法を用いて除去する。これにより、窒化チタン膜及びタングステン膜から成り、その上面が層間絶縁膜１から露出するコンタクトプラグ２が層間絶縁膜１内に複数形成される。
【００１２】
次に、シリコン窒化膜３及びＢＰＴＥＯＳ膜４をこの順で全面に形成する。シリコン窒化膜３の膜厚は例えば５０ｎｍであり、ＢＰＴＥＯＳ膜４の膜厚は例えば１２００ｎｍである。これにより、層間絶縁膜１、シリコン窒化膜３及びＢＰＴＥＯＳ膜４から成る絶縁膜５が完成し、かかる絶縁膜５内に複数のコンタクトプラグ２が設けられる。
【００１３】
次に、所定の開口パターンを有するレジスト（図示せず）を絶縁膜５上に形成する。そして、かかるレジストをマスクに用いて、シリコン窒化膜３をエッチングストッパとして、絶縁膜５のＢＰＴＥＯＳ膜４に対してドライエッチングを実行し、シリコン窒化膜３を部分的に露出させる。そして、レジストを再度マスクに用いて、露出したシリコン窒化膜３をドライエッチングにて除去する。これにより、図２に示されるように、絶縁膜５にその上面に向って開口する開口部６が複数形成され、かかる開口部６によってコンタクトプラグ２の上面が露出される。なお開口部６は、シリコン窒化膜３及びＢＰＴＥＯＳ膜４をそれらの膜厚方向に貫通している。
【００１４】
次にスパッタ法を用いて、例えば膜厚２０ｎｍの金属層（図示せず）を全面に形成する。この金属層は例えばルテニウムからなる。そして図３に示されるように、金属層をシード層として用いた減圧ＣＶＤ法を酸素雰囲気中で実行し、後の工程でＤＲＡＭキャパシタの蓄積電極となる膜状の電極材料１７を全面に形成する。これにより、開口部６の表面上と、絶縁膜５の上面上とに電極材料１７が形成される。電極材料１７は例えばルテニウムから成り、その厚さは例えば２０〜５０ｎｍである。また、ここでの減圧ＣＶＤ法では、処理温度が４００℃で、固体ソースとしてＲｕ（ＣＰ）２が使用される。
【００１５】
このような減圧ＣＶＤ法で電極材料１７を形成すると、ルテニウムから成る電極材料１７はアモルファス状態となる。そのため、電極材料１７を構成するルテニウムのグレインは小さい。従って、電極材料１７の表面には、酸化ルテニウム（ＲｕＯ２）から成る微小な酸化膜（図示せず）がまばらに形成される。
【００１６】
次に、各開口部６内をレジスト（図示せず）で充填する。そして、かかるレジストをマスクに用いて、絶縁膜５の膜厚方向にエッチングレートが高い異方性ドライエッチングを、電極材料１７に対してその上方から実行して開口部６よりも上方の電極材料１７を除去する。これにより、電極材料１７に対してエッチバックが行われ、図４に示されるように、電極材料１７から成る、ＤＲＡＭキャパシタの蓄積電極７が各開口部６内に形成される。そして、開口部６内のレジストを除去する。
【００１７】
蓄積電極７を形成する際の上述のドライエッチングでは、エッチングガスとして、塩素（Ｃｌ）及び酸素（Ｏ２）の混合ガスが用いられる。上述のように、電極材料１７の表面には微小な酸化膜がまばらに形成されているため、電極材料１７を上記混合ガスを用いてドライエッチングする際には、この酸化膜がマスクとして作用して、電極材料１７へのエッチングが部分的に進行しにくくなる。更に、上述のドライエッチング時には、電極材料１７はその表面が酸化されながらエッチングされるため、ドライエッチング時にも電極材料１７の表面に微小な酸化膜がまばらに形成される。従って、図４に示されるように、エッチバック後に得られる蓄積電極７の上端部には針状突起７ａが形成される。この状態でＤＲＡＭキャパシタの誘電体膜を蓄積電極７上に形成すると、かかる誘電体膜の膜厚が均一とならず、結果的にキャパシタのリーク電流の増加を招く。そこで、本実施の形態１では、蓄積電極７に対してウェットエッチングを行って針状突起を除去する。以下にこの工程について具体的に説明する。
【００１８】
図４に示される構造に対して、その上方からマスクを使用せずに、過ヨウ素酸または硝酸セリウムアンモニウム液を用いてウェットエッチングを実行する。エッチング液として過ヨウ素酸または硝酸セリウムアンモニウム液を用いることによって、ルテニウムだけではなく、蓄積電極７の表面上に形成されている酸化膜もエッチングすることができるため、蓄積電極７の表面の全面がエッチングされる。このとき、蓄積電極７は、例えばその表面からその厚さ方向に向って約１０ｎｍ除去される。この結果、図５に示されるように、蓄積電極７の上端部に形成されていた針状突起７ａが除去されて、蓄積電極７の上端面が丸くなる。従って、この後に形成されるＤＲＡＭキャパシタの誘電体膜の膜厚を均一にし易くなり、キャパシタのリーク電流の低減が可能となる。
【００１９】
次に図６に示されるように、ＤＲＡＭキャパシタの誘電体膜８を蓄積電極７上に形成し、その後、ＤＲＡＭキャパシタのプレート電極９を誘電体膜８上に形成する。このとき、プレート電極９によって各開口部６が充填される。誘電体膜８は、例えば五酸化タンタル（Ｔａ２Ｏ２）から成る膜厚１５ｎｍの絶縁膜を蓄積電極７上に形成し、その後１５０℃の酸素雰囲気中でかかる絶縁膜を酸化して結晶化することによって形成される。また、プレート電極９は例えばルテニウムから成る。
【００２０】
以上の工程により、ルテニウムから成る蓄積電極７と、五酸化タンタルから成る誘電体膜８と、ルテニウムから成るプレート電極９とを有するＭＩＭキャパシタ１０が完成する。
【００２１】
その後、全面にＢＰＴＥＯＳ膜（図示せず）を形成し、その上にアルミ配線（図示せず）を形成する。最後に、全面にパッシベーション膜（図示せず）を形成することによって、ＭＩＭキャパシタ１０を有するＤＲＡＭメモリセルを備える半導体装置が完成する。
【００２２】
このように本実施の形態１に係る半導体装置の製造方法では、蓄積電極７に対してウェットエッチングを行っているため、本実施の形態１のように、電極材料１７に対するドライエッチングの実行によって蓄積電極７に針状突起７ａが生じた場合であっても、かかるウェットエッチングによってその針状突起７ａを除去することが可能となる。従って、蓄積電極７上に誘電体膜８を均一に形成し易くなり、ＭＩＭキャパシタ１０のリーク電流を低減することができる。
【００２３】
また、蓄積電極７の表面の全面に対してウェットエッチングを行っているため、ウェットエッチングを行わない場合と比べて、蓄積電極７形成後の開口部６のアスペクト比が小さくなる。従って、誘電体膜８及びプレート電極９を形成する際の段差被覆性が向上し、開口部６の底にも確実に誘電体膜８及びプレート電極９を形成することができる。従って、ＭＩＭキャパシタ１０のリーク電流を低減することができる。
【００２４】
実施の形態２．
図７〜９は本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。以下に、図７〜９を参照して本実施の形態２に係る半導体装置の製造方法について説明する。
【００２５】
まず、上述の実施の形態１に係る半導体装置の製造方法を用いて、図３に示される構造を得る。次に、図３に示される構造に対して水素雰囲気中で熱処理を行う。例えば、温度７００℃で３０秒間、熱処理を行う。水素雰囲気中で熱処理を行うと、電極材料１７の表面上に形成されていた微小な酸化膜が水素で還元されて除去され、電極材料１７を構成するルテニウムにマイグレーションが生じる。その結果、図７に示されるように、ＢＰＴＥＯＳ膜４の上面上の電極材料１７と、ＢＰＴＥＯＳ膜４の内側面上の電極材料１７との境界部分に形成される角部３７の先が丸くなる。更に、この水素雰囲気中での熱処理により電極材料１７を構成するルテニウムのグレインが大きくなる。
【００２６】
次に、各開口部６内をレジスト（図示せず）で充填する。そして、かかるレジストをマスクに用いて、絶縁膜５の膜厚方向にエッチングレートが高い異方性ドライエッチングを、電極材料１７に対してその上方から実行し、開口部６よりも上方の電極材料１７を除去する。これにより、電極材料１７に対してエッチバックが行われて、図８に示されるように、蓄積電極７が各開口部６内に形成される。そして、開口部６内のレジストを除去する。
【００２７】
蓄積電極７を形成する際のドライエッチングでは、実施の形態１と同様に、エッチングガスとして塩素及び酸素の混合ガスが用いられる。ここで、電極材料１７に対するドライエッチング時には、上述の水素雰囲気中での熱処理により、電極材料１７の表面に形成されていた酸化膜が還元されて除去されている。更に、電極材料１７を構成するルテニウムのグレインが大きくなっているため、ドライエッチング時に、電極材料１７の表面に酸化膜が形成されにくくなる。従って、電極材料１７をほぼ均一にエッチングすることができ、蓄積電極７の上端面に針状突起７ａが形成されることを抑制することができる。
【００２８】
また、電極材料１７に対する水素雰囲気中での熱処理により、電極材料１７の角部３７の先が丸くなっているため、上述のドライエッチングの実行後には、蓄積電極７における上端面と露出している側面との境界部分に形成される角部４７の先が丸くなる。
【００２９】
次に図９に示されるように、実施の形態１と同様にして、誘電体膜８及びプレート電極９を蓄積電極７上に順次形成し、ＭＩＭキャパシタ１０が完成する。その後、実施の形態１と同様にして、図示しない、ＢＰＴＥＯＳ膜、アルミ配線及びパッシベーション膜を順次形成し、ＭＩＭキャパシタ１０を有するＤＲＡＭメモリセルを備える半導体装置が完成する。
【００３０】
このように本実施の形態２に係る半導体装置の製造方法では、電極材料１７に対して水素雰囲気中で熱処理を行っている。そのため、本実施の形態２のように、電極材料１７形成時にその表面に酸化膜が形成された場合であっても、当該酸化膜を水素で還元して除去することができる。更に、電極材料１７を構成するルテニウムのグレインを大きくすることができるため、電極材料１７に対するドライエッチング時に、電極材料１７の表面に酸化膜が形成されにくくなる。従って、電極材料１７をほぼ均一にエッチングすることができ、蓄積電極７の上端面に針状突起７ａが形成されることを抑制することができる。その結果、誘電体膜８の膜厚を均一にすることができ、ＭＩＭキャパシタ１０のリーク電流を低減することができる。
【００３１】
また本実施の形態２では、水素雰囲気中での熱処理によって電極材料１７の角部３７の先が丸くなるため、絶縁膜５の膜厚方向にエッチングレートが高い異方性ドライエッチングを電極材料１７に対して実行することによって、蓄積電極７の角部４７の先が丸くなる。本実施の形態２とは異なり、蓄積電極７の角部４７の先が尖っていると、角部４７には誘電体膜８が付きにくくなり、角部４７上の誘電体膜８の厚みが薄くなる。本実施の形態２に係る製造方法では、蓄積電極７の角部４７の先が丸くなり、当該角部４７に誘電体膜８が付きやすくなるため、角部４７上の誘電体膜８の厚みを十分に確保することができる。従って、ＭＩＭキャパシタ１０のリーク電流を低減できる。
【００３２】
実施の形態３．
図１０〜１３は本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。以下に図１０〜１３を参照して本実施の形態３に係る半導体装置の製造方法について説明する。
【００３３】
まず、上述の実施の形態１に係る半導体装置の製造方法を用いて図３に示される構造を得る。そして、ＣＭＰ法を用いて電極材料１７をその上方から研磨して、開口部６よりも上方の電極材料１７を除去する。これにより絶縁膜５の上面上の電極材料１７が除去されて、図１０に示されるように各開口部６内に蓄積電極７が形成される。なお、実施の形態１とは異なり、本実施の形態３ではＣＭＰ法を用いて不要な電極材料１７を除去しているため、蓄積電極７の上端面には針状突起は形成されない。
【００３４】
次に、図１０に示される構造に対してフッ酸を用いて洗浄を行い、上述のＣＭＰ法で使用した研磨剤を除去する。このとき、ＢＰＴＥＯＳ膜４と蓄積電極７との界面にフッ酸が染み込む。ＢＰＴＥＯＳ膜４はフッ酸によってエッチングされやすく、蓄積電極７を構成するルテニウムはフッ酸によってエッチングされにくいため、蓄積電極７の上端部との界面付近のＢＰＴＥＯＳ膜４がエッチングされる。その結果、図１１に示されるように、ＢＰＴＥＯＳ膜４と蓄積電極７との間に隙間７０を生じる。この状態でＭＩＭキャパシタ１０の誘電体膜８を形成すると、隙間７０には誘電体膜８が形成されにくいため、隙間７０内の誘電体膜８の膜厚は薄くなり、ＭＩＭキャパシタ１０のリーク電流が増加することがある。そこで、本実施の形態３では、図１１に示される構造に対して水素雰囲気中で熱処理を行うことによって、ＢＰＴＥＯＳ膜４と蓄積電極７との間に形成される隙間７０を無くして、ＭＩＭキャパシタ１０のリーク電流を低減する。以下にこの工程について具体的に説明する。
【００３５】
図１１に示される構造に対して、例えば温度７００℃で３０秒間、水素雰囲気中で熱処理を行う。上述のＣＭＰ法では、電極材料１７の表面を酸化しながら電極材料１７の不要な部分を除去するため、蓄積電極７の表面上には、酸化ルテニウムから成る微小な酸化膜がまばらに形成される。上述のように水素雰囲気中で熱処理を行うと、かかる酸化膜が水素で還元されて除去され、蓄積電極７を構成するルテニウムにマイグレーションが生じる。これにより、図１２に示されるように、蓄積電極７の上端部が外側に傾き、ＢＰＴＥＯＳ膜４と蓄積電極７とが再び密着するようになる。その結果、ＢＰＴＥＯＳ膜４と蓄積電極７との間に隙間７０が生じなくなる。従って、膜厚が均一な誘電体膜８を形成しやすくなり、ＭＩＭキャパシタ１０のリーク電流を低減できる。なお、この水素雰囲気中での熱処理により蓄積電極７を構成するルテニウムのグレインが大きくなる。
【００３６】
次に図１３に示されるように、実施の形態１と同様にして、誘電体膜８及びプレート電極９を蓄積電極７上に順次形成し、ＭＩＭキャパシタ１０が完成する。その後、実施の形態１と同様にして、図示しない、ＢＰＴＥＯＳ膜、アルミ配線及びパッシベーション膜を順次形成し、ＭＩＭキャパシタ１０を有するＤＲＡＭメモリセルを備える半導体装置が完成する。
【００３７】
このように本実施の形態３に係る半導体装置の製造方法では、蓄積電極７形成後に水素雰囲気中で熱処理を行っているため、本実施の形態３のように、蓄積電極７の表面上に形成される酸化膜を還元して除去し、蓄積電極７にマイグレーションを生じさせることができる。従って、ＣＭＰ法で用いた研磨剤を除去する際に、蓄積電極７とＢＰＴＥＯＳ膜４との間に隙間７０が生じた場合であっても、蓄積電極７にマイグレーションを生じさせることによって、その形状を変形させて、ＢＰＴＥＯＳ膜４と蓄積電極７とを相互に密着することができる。その結果、上記隙間７０が無くなり、ＭＩＭキャパシタ１０のリーク電流を低減できる。
【００３８】
また、水素雰囲気中での熱処理によって、蓄積電極７がＢＰＴＥＯＳ膜４に密着する際、蓄積電極７の上端部は外側に傾くため、図１２に示されるように、誘電体膜８形成前の開口部６の開口面積は大きくなっている。従って、誘電体膜８及びプレート電極９を均一に形成しやすくなり、ＭＩＭキャパシタ１０のリーク電流を低減できる。
【００３９】
【発明の効果】
この発明の第１の半導体装置の製造方法によれば、蓄積電極に対してウェットエッチングを行っているため、電極材料に対するドライエッチングの実行によって蓄積電極に針状突起が生じた場合であっても、当該ウェットエッチングによってその針状突起を除去することが可能となる。従って、蓄積電極上に誘電体膜を均一に形成し易くなり、キャパシタのリーク電流を低減することができる。
【００４０】
また、この発明の第２の半導体装置の製造方法によれば、電極材料に対して水素雰囲気中で熱処理を行っているため、電極材料形成時にその表面に酸化膜が形成された場合であっても、当該酸化膜を水素で還元して除去することができる。更に、電極材料を構成する金属のグレインを大きくすることができるため、電極材料に対するドライエッチング時に、電極材料の表面に酸化膜が形成されにくくなる。従って、電極材料をほぼ均一にエッチングすることができ、蓄積電極の上端面に針状突起が形成されることを抑制することができる。その結果、誘電体膜の膜厚を均一にすることができ、キャパシタのリーク電流を低減することができる。
【００４１】
また、この発明の第３の半導体装置の製造方法によれば、蓄積電極形成後に水素雰囲気中で熱処理を行っているため、蓄積電極の表面上に形成される酸化膜を還元して除去し、蓄積電極を構成する金属にマイグレーションを生じさせることができる。従って、工程（ｅ）で研磨剤を除去する際に、絶縁膜が部分的に除去されて蓄積電極と絶縁膜との間に隙間ができた場合であっても、蓄積電極にマイグレーションを生じさせることによって蓄積電極を変形させ、絶縁膜と蓄積電極とを相互に密着させることができる。その結果、上記隙間が無くなり、キャパシタのリーク電流を低減できる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図２】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図３】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図５】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図６】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図７】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図８】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図９】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１０】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図１１】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図１２】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図１３】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【符号の説明】
５  絶縁膜、６  開口部、１７  電極材料、７  蓄積電極、８  誘電体膜、９プレート電極、１０  ＭＩＭキャパシタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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