(57)【要約】【課題】耐圧性能が高く微細化が可能なトレンチゲート構造を有する半導体装置の製造方法を提供する。【解決手段】第１導電型の半導体基板上に第１導電型の半導体層を形成し（ステップＳ１）、その半導体層にトレンチを形成した後（ステップＳ２）、トレンチ内壁のダメージを除去し（ステップＳ３）、その内壁に第１導電型のエピタキシャル層を形成することによって（ステップＳ４）、ダメージ除去により広がったトレンチがエピタキシャル層形成により狭められる。また、結晶性のよいエピタキシャル層上にゲート絶縁膜を形成するので（ステップＳ７）、ゲート絶縁膜の耐圧性能が上がる。【選択図】        図１
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【特許請求の範囲】
【請求項１】
トレンチゲート構造を有する半導体装置の製造方法において、
第１導電型の半導体基板上に、第１導電型の半導体層を形成する工程と、
前記半導体層にトレンチを形成する工程と、
前記トレンチの内壁のダメージを除去する工程と、
前記内壁に第１導電型のエピタキシャル層を形成する工程と、
前記トレンチ内に絶縁物を充填した上で第２の導電型の不純物を前記半導体層に注入して前記トレンチよりも浅いウェル層を形成する工程と、
前記絶縁物を除去した後、前記トレンチ内の前記エピタキシャル層の表面を被覆するゲート絶縁膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記絶縁物はＣＶＤにより形成されたシリコン酸化物であることを特徴とする請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に、トレンチゲート構造を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
携帯電話機やモバイル機器に代表されるバッテリー駆動機器に広く用いられるパワーＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）には、電子機器の小型化と高効率化のために、低オン抵抗化が必要となっている。
【０００３】
従来のプレーナ構造を有するＭＯＳＦＥＴでは、チャネル部分を半導体表面に形成するため、チャネル長がセルサイズを制限し、チャネル長以下にセルサイズを小さくすることができないという問題があった。またプレーナ構造では、隣接するチャネル領域から空乏層が伸びて電流の通路を狭めるＪ−ＦＥＴ効果によるオン抵抗の増加成分が存在し、この効果を低減するために一定以上のチャネル間隔が必要であった。これに対し、トレンチゲート構造を有するＭＯＳＦＥＴは、チャネルが基板表面に対して直角方向に形成され、さらに、Ｊ−ＦＥＴ効果が無視できることによりチャネル密度の向上が可能となり、低オン抵抗化を達成することができる構造として近年注目されている。
【０００４】
図１２は、一般的なトレンチゲート構造を有するＭＯＳＦＥＴの断面構造図である。
ＭＯＳＦＥＴ２０は、ｎ＋型高濃度シリコン基板（以下ｎ＋シリコン基板と呼ぶ）２１上にｎ−型低濃度エピタキシャル層（以下ｎ−エピタキシャル層と呼ぶ）２２が形成されていて、その上部にｐ型ドーパントイオンをイオン注入することによってｐ＋型ベース層（以下ｐウェルと呼ぶ）２３が形成されている。また、ｐウェル２３の上部にはｎ型の不純物をイオン注入することによってｎ＋型不純物領域（以下ソース領域と呼ぶ）２４が形成されている。そして、ソース領域２４を上面から厚さ方向に貫通し、さらにｐウェル２３を貫通してｎ−エピタキシャル層２２の上面に至るトレンチ２５が形成されている。またトレンチ２５にはその内壁に熱酸化によって形成された所定の厚さのシリコン酸化膜からなるゲート絶縁膜２６が設けられ、トレンチ２５内には、ゲートとして気相成長法によりｎ型ドープされたポリシリコン２７が埋め込まれている。さらに、ゲートとソース領域２４を絶縁するための層間絶縁膜２８をパターニングして形成している。
【０００５】
このようなＭＯＳＦＥＴ２０の動作を説明する。
ゲートをｐウェル２３に対して正電位にするとｐウェル２３の、トレンチ２５側面におけるゲート絶縁膜２６との界面がｎ型領域（チャネル領域）３０に反転し、電流がｎ＋シリコン基板２１→ｎ−エピタキシャル層２２→チャネル領域３０→ソース領域２４の経路で流れる。
【０００６】
しかし、上記のようなトレンチゲート構造のＭＯＳＦＥＴでは、トレンチの周辺にトレンチ構造特有の応力が残留し、これが原因でゲート絶縁膜の耐圧性能が低くなり、安定した素子性能が得られないという問題があった。また、トレンチ加工の際に生じるトレンチ内壁のダメージ（歪、汚染、加工残渣などを含む）によりＳｉ／ＳｉＯ２界面に欠陥が発生し、信頼性低下の原因となっている。
【０００７】
従来、トレンチ内壁のダメージなどによるＳｉ／ＳｉＯ２界面の欠陥を防止するために、トレンチ形成後、その内壁にエッチング処理を施すなどの手段がある。
【０００８】
また、ゲート絶縁膜の耐圧性能を向上させために、シリコン酸化膜より絶縁耐圧が高いシリコン窒化膜を用いた方法もある。
一方、トレンチ内壁にエピタキシャル層を形成し、そこにゲート酸化膜を形成する技術もあった。
【０００９】
例えば、ｐウェルとは異なる不純物濃度となるｐ型エピタキシャル層をトレンチ内壁に形成し、ｐウェルとトレンチ近傍のチャネルとで不純物濃度を別々に制御するものがあった（特許文献１参照）。ここでは、先にｐウェルを形成し、その後ｐウェルとｎ−エピタキシャル層の境界付近までトレンチを加工し、トレンチ内壁にｐ＋型エピタキシャル層を形成し、ＲＩＥ（Ｒｅａｃｔｉｖｅ  ｉｏｎ  ｅｔｃｈｉｎｇ）によりトレンチの底のｐ型エピタキシャル層を突き抜けてトレンチの加工（これによりトレンチ側面のｐ型ベース層部分にのみエピタキシャル層を作る）を行い、その後ゲート酸化膜を形成してトレンチゲート構造のＭＯＳＦＥＴを作成していた。
【００１０】
また、同様にｐ型ベース層とトレンチ近傍のチャネルとで不純物濃度を別々に制御する目的で、ＳｉＣ（炭化珪素）を用いたトレンチゲート構造を有するＭＯＳＦＥＴにおいて、トレンチ内にｐ型エピタキシャル層を形成し、その表面にゲート酸化膜を形成する技術があり、きれいな表面にゲート酸化膜を形成できることを開示している（特許文献２参照）。
【００１１】
【特許文献１】
特開平２−９１９７８号公報（第１図）
【特許文献２】
特開平９−７４１９１号公報（段落番号〔００２８〕〜〔００４０〕，第１図〜第８図）
【００１２】
【発明が解決しようとする課題】
しかし、上記従来技術のように、トレンチ内壁のダメージによるＳｉ／ＳｉＯ２界面の欠陥を防止するために、トレンチ形成後、その内壁にエッチング処理を施すような場合、トレンチ幅が増大してしまい素子の微細化が困難となる問題があった。
【００１３】
また、ゲート絶縁膜の耐圧性能を向上させために、シリコン酸化膜より絶縁耐圧が高いシリコン窒化膜を用いた場合においてもプレーナ型素子と同等の性能は得られていない。
【００１４】
トレンチ内壁に結晶性のよいエピタキシャル層を形成し、そこにゲート絶縁膜を形成する技術は、ゲート絶縁膜の耐圧性能を向上させるために望ましいが、従来においては以下のような問題があった。
【００１５】
特許文献１で開示されているような従来技術では、トレンチの内壁にｐ型エピタキシャル層を形成した後さらにトレンチを掘り進むので、トレンチ内の側面のｐ型エピタキシャル層が荒らされてしまうという問題があった。
【００１６】
また、特許文献２で開示されているような従来技術では、ＳｉＣにおける熱酸化の異方性を利用してトレンチ底部のゲート絶縁膜を厚くし（ｐ型エピタキシャル層がなくなるまで）、側面のｐ型エピタキシャル層だけを残している。この方法では、側面のｐ型エピタキシャル層が底部との境界まで存在するため、トレンチをｎ−エピタキシャル層へ突き出すことはできない。またＳｉＣでのみ可能であり、Ｓｉでは不可能であるという問題があった。
【００１７】
本発明はこのような点に鑑みてなされたものであり、耐圧性能が高く微細化が可能なトレンチゲート構造を有する半導体装置の製造方法を提供することを目的とする。
【００１８】
【課題を解決するための手段】
本発明では上記課題を解決するために、トレンチゲート構造を有する半導体装置の製造方法において、第１導電型の半導体基板上に、第１導電型の半導体層を形成する工程と、前記半導体層にトレンチを形成する工程と、前記トレンチの内壁のダメージを除去する工程と、前記内壁に第１導電型のエピタキシャル層を形成する工程と、前記トレンチ内に絶縁物を充填した上で第２の導電型の不純物を前記半導体層に注入して前記トレンチよりも浅いウェル層を形成する工程と、前記絶縁物を除去した後、前記トレンチ内の前記エピタキシャル層の表面を被覆するゲート絶縁膜を形成する工程と、を有することを特徴とする半導体装置の製造方法が提供される。
【００１９】
上記の方法によれば、第１導電型の半導体基板上に第１導電型の半導体層を形成し、その半導体層にトレンチを形成した後トレンチ内壁のダメージを除去し、その内壁に第１導電型のエピタキシャル層を形成することによって、ダメージ除去により広がったトレンチがエピタキシャル層形成により狭められる。また、結晶性のよいエピタキシャル層上にゲート絶縁膜を形成するので、ゲート絶縁膜の耐圧性能が上がる。また、エピタキシャル層におけるゲート絶縁膜との界面は、欠陥の少ない理想的な界面となる。
【００２０】
【発明の実施の形態】
以下本発明の実施の形態を図面を参照して説明する。
図１は、本発明の実施の形態の半導体装置の製造方法の流れを説明するフローチャートである。
【００２１】
また、図２乃至図１１は本発明の実施の形態の製造方法によって製造される半導体装置の要部製造工程を表す工程断面図である。
以下、図１の流れに沿って、図２乃至図１１を参照して説明する。
【００２２】
ステップＳ１：半導体層の形成
図２は、ステップＳ１の製造工程における工程断面図である。
図のように、第１導電型の半導体基板である、ｎ＋シリコン基板１の鏡面研磨された表面上に、ドレインとなる第１導電型の半導体層であるｎ−エピタキシャル層２を成層する。ｎ−エピタキシャル層２は、ＡｓＨ３（アルシン）、及びＰＨ３（ホスフィン）を含む原料ガスを用いたＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）によって、例えば、シート抵抗１２Ω／□、層厚１０μｍ程度となるように形成する。
【００２３】
ステップＳ２：トレンチ形成
図３は、ステップＳ２の製造工程における工程断面図である。
ｎ−エピタキシャル層２の表面に、マスク材３を設け、写真蝕刻法（フォトエッチング）によりパターニングしてトレンチ形成用の開口を形成する。その後、パターニングされたマスク材を用いて、例えば、深さが５μｍ、幅が０．５μｍ程度のトレンチ４を、図３のように、ｎ−エピタキシャル層２の深さ方向に形成する。
【００２４】
ステップＳ３：トレンチ内ダメージ除去
図４は、ステップＳ３の製造工程における工程断面図である。
ステップＳ２の工程でトレンチ４を形成すると、次に、等方性ケミカルドライエッチング、及び犠牲酸化とフッ酸によるウエットエッチングによりトレンチ４の内壁のダメージ（歪、汚染、加工残渣などを含む）を除去する。図４のように、トレンチ４の幅はこれにより広がる。
【００２５】
ステップＳ４：トレンチ内壁へのエピタキシャル層形成
図５は、ステップＳ４の製造工程における工程断面図である。
図のように、例えば、ＡｓＨ３、及びＰＨ３を含む原料ガスを用いたＣＶＤによって、トレンチ４の内壁に、例えば層厚０．１μｍのｎ型のシリコンエピタキシャル層５（以下エピタキシャル層５と略す）を成層する。
【００２６】
ステップＳ５：ウェル層形成
図６は、ステップＳ５の製造工程における工程断面図である。
ＣＶＤによりトレンチ４の内部に絶縁物としてシリコン酸化物６を堆積し、エッチングによりｎ−エピタキシャル層２の表面のシリコン酸化物６を除去した後、表面からイオン注入法により、例えば、Ｂ（ホウ素）を４０ｋｅＶの加速電圧でドーズ量が８×１０１３個／ｃｍ２となるように注入し、トレンチ４の深さよりも浅い、例えば深さ３μｍまで熱拡散させてｐウェル７を形成する。これによって、ステップＳ６の処理で形成したｎ型のエピタキシャル層５においても、ｐウェル７と同じ深さまでがｐ＋型となる。
【００２７】
ステップＳ６：ソース領域形成
図７は、ステップＳ６の製造工程における工程断面図である。
ステップＳ５の製造工程で形成したｐウェル７の表面にマスク材８を設け、写真蝕刻法によりパターニングしてソース形成用の開口を形成する。その後開口を介してイオン注入法により、例えば、Ａｓ（ヒ素）を６０ｋｅＶの加速電圧でドーズ量が８×１０１３個／ｃｍ２となるようにイオン注入し、所定の深さ、例えば０．５μｍにまで熱拡散させてソース領域９を形成する。これによって、ステップＳ６の処理で形成したｎ型のエピタキシャル層５においても、ソース領域９の深さまでがｎ＋型となる。
【００２８】
ステップＳ７：ゲート絶縁膜形成
図８は、ステップＳ７の製造工程における工程断面図である。
トレンチ４内のシリコン酸化物６をフッ酸によるウエットエッチングで除去した後、例えば、１０００℃の酸化雰囲気中に２時間さらし、トレンチ４内のエピタキシャル層５の表面を被覆するゲート絶縁膜として、ソース領域９と、エピタキシャル層５の表面に、例えば、厚さが０．１μｍのゲート酸化膜１０を形成する。
【００２９】
ステップＳ８：ポリシリコン堆積
図９は、ステップＳ８の製造工程における工程断面図である。
マスク材８を除去した後、ＬＰＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  ＣＶＤ）により、トレンチ４内を埋め尽くすように図８で示した構造の表面に、ｎ型ドープされたポリシリコン１１を堆積する。
【００３０】
ステップＳ９：ポリシリコン除去
図１０は、ステップＳ９の製造工程における工程断面図である。
図１０の工程において、トレンチ４内部以外のポリシリコン１１を除去するとともに、トレンチ４上部のポリシリコン１１をトレンチ４の上縁より下方にエッチバックする。
【００３１】
ステップＳ１０：電極部形成
図１１は、ステップＳ１０の製造工程における工程断面図である。
図１１の工程において、ゲート酸化膜１０上と、トレンチ４内のエッチバックされたポリシリコン１１の上面にゲート（ポリシリコン１１）とソース領域９とを絶縁するための層間絶縁膜１２（図ではパターニングした後を示している）を形成し、フォトリソグラフィー法でソース領域９のコンタクト領域をパターニングする。さらに、図示は省略したが、電極材としてアルミニウムを蒸着し、ゲート電極部とソース電極部のパターニングを行うことで、トレンチゲート構造を有するＭＯＳＦＥＴが完成する。
【００３２】
上記のようにして製造したＭＯＳＦＥＴにおいて、ゲートをｐウェル７に対して正電位にすると、トレンチ４側面のエピタキシャル層５におけるゲート酸化膜１０との界面（Ｓｉ／ＳｉＯ２界面）がｎ型領域（チャネル領域）に反転し、電流がｎ＋シリコン基板１→ｎ−エピタキシャル層２→チャネル領域→ソース領域９の経路で流れる。
【００３３】
上記のように、トレンチ４内に成長させたエピタキシャル層５が荒らされることがないので、エピタキシャル層の表面は理想的な結晶表面となる。従って、このエピタキシャル層５の表面に形成するゲート酸化膜１０の耐圧性能が向上する。
【００３４】
また、本発明の製造方法によって製造されたトレンチゲート型ＭＯＳＦＥＴは欠陥の少ない理想的なＳｉ／ＳｉＯ２界面を有している。よって信頼性に優れる。
【００３５】
さらに、ダメージ除去によりエッチングで広げられたトレンチ４がエピタキシャル層５によって狭められるため素子構造の微細化が可能であり、低オン抵抗化が達成される。
【００３６】
また、本発明の実施の形態において、トレンチ４の内壁に、ｐ型ではなくｎ型のエピタキシャル層５を形成した後にトレンチ４よりも浅いｐウェル７を形成するようにしたので、ｐ型の層がｎ−エピタキシャル層２に侵入することを防止することができる。
【００３７】
以上、具体的な寸法や材料などを参照しつつ本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。
例えば、上述したＭＯＳＦＥＴの各要素の形状、寸法、材質、不純物やその濃度については、当業者が適宜設計変更したものも本発明の範囲に包含される。
【００３８】
また、導電型のｎとｐを入れ替えた半導体装置を製造する場合についても同様の効果が得られることは言うまでもない。
【００３９】
【発明の効果】
以上説明したように本発明では、トレンチの形成後、そのダメージを除去し、その上でトレンチ内壁にエピタキシャル層を形成し、その後エピタキシャル層の表面にゲート絶縁膜を形成する。これによりトレンチ内に成長させたエピタキシャル層が荒らされることなく、エピタキシャル層の表面は理想的な結晶表面となる。よってエピタキシャル層表面に形成するゲート絶縁膜の耐圧性能が向上する。
【００４０】
また、エピタキシャル層におけるゲート絶縁膜との界面は、欠陥の少ない理想的なものとなり、長期信頼性に優れたトレンチゲート構造を有する半導体装置が得られる。
【００４１】
さらに、ダメージ除去により広げられたトレンチがエピタキシャル層によって狭められるため、素子構造の微細化が可能であり、低オン抵抗化が達成される。
【図面の簡単な説明】
【図１】本発明の実施の形態の半導体装置の製造方法の流れを説明するフローチャートである。
【図２】図１のステップＳ１の製造工程における工程断面図である。
【図３】図１のステップＳ２の製造工程における工程断面図である。
【図４】図１のステップＳ３の製造工程における工程断面図である。
【図５】図１のステップＳ４の製造工程における工程断面図である。
【図６】図１のステップＳ５の製造工程における工程断面図である。
【図７】図１のステップＳ６の製造工程における工程断面図である。
【図８】図１のステップＳ７の製造工程における工程断面図である。
【図９】図１のステップＳ８の製造工程における工程断面図である。
【図１０】図１のステップＳ９の製造工程における工程断面図である。
【図１１】図１のステップＳ１０の製造工程における工程断面図である。
【図１２】一般的なトレンチゲート構造を有するシリコンＭＯＳＦＥＴの断面構造図である。
【符号の説明】
１  ｎ＋シリコン基板
２  ｎ−エピタキシャル層
３，８  マスク材
４  トレンチ
５  エピタキシャル層
６  シリコン酸化物
７  ｐウェル
９  ソース領域
１０  ゲート酸化膜
１１  ポリシリコン
１２  層間絶縁膜
【図１】
2005032792.tif 000003
【図２】
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【図３】
2005032792.tif 000005
【図４】
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【図５】
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【図６】
2005032792.tif 000008
【図７】
2005032792.tif 000009
【図８】
2005032792.tif 000010
【図９】
2005032792.tif 000011
【図１０】
2005032792.tif 000012
【図１１】
2005032792.tif 000013
【図１２】
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