(57)【要約】【課題】  仮想電源線に共通接続する論理回路の信号遅延変動を減少させる半導体集積回路の設計装置及び半導体集積回路の設計方法を提供する。【解決手段】  低ゲート閾値電圧のトランジスタからなる論理回路６３と、論理回路６３を駆動する第１電源線側の仮想電源線４及び第２電源線側の仮想電源線６と、第１電源線側の仮想電源線４と第１電源線（ＧＮＤ）とを接続する高ゲート閾値電圧のトランジスタからなる第１スイッチセル６４と、第２電源線側の仮想電源線６と第２電源線（Ｖｄｄ）とを接続する高ゲート閾値電圧のトランジスタからなる第２スイッチセル６５と、を備え、第１電源線側の仮想電源線４と第１電源線（ＧＮＤ）との間で抵抗容量の時定数を一定に保持する。【選択図】      図１
2005327862.tif 000002
【特許請求の範囲】
【請求項１】
低ゲート閾値電圧のトランジスタからなる論理回路と、
前記論理回路を駆動する第１電源線側の仮想電源線及び第２電源線側の仮想電源線と、
前記第１電源線側の仮想電源線と第１電源線とを接続する高ゲート閾値電圧のトランジスタからなる第１スイッチセルと、
前記第２電源線側の仮想電源線と第２電源線とを接続する高ゲート閾値電圧のトランジスタからなる第２スイッチセルと、
を備え、前記第１電源線側の仮想電源線と前記第１電源線との間で抵抗容量の時定数を一定に保持することを特徴とする半導体集積回路。
【請求項２】
前記第１電源線側の仮想電源線は、第１仮想電源線と第２仮想電源線に分割し、前記時定数を一定に保持することを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記第１スイッチセルは、チャネル幅が大きい第２ＭＩＳトランジスタを含み、前記時定数を一定に保持することを特徴とする請求項１に記載の半導体集積回路。
【請求項４】
論理セル配置部が、仮想電源線の長さを設定するセル配置領域に、複数の同期回路、複数の論理回路を配置するステップと、
クロック配線処理部が、前記同期回路にクロック信号線を配線するステップと、
配線処理部が、前記論理回路に共通接続する仮想電源線及び前記同期回路と前記論理回路の信号配線を前記セル配置領域内で配線処理するステップと、
を含むことを特徴とする半導体集積回路の設計方法。
【請求項５】
前記仮想電源線の配線処理は、複数の前記仮想電源線が同一方向に延在する配線領域を探索し、複数の前記仮想電源線を同一方向に延在させ相互に隣接させるグルーピング設置に変更することを含むことを特徴とする請求項４に記載の半導体集積回路の設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路及び半導体集積回路の設計方法に関する。
【背景技術】
【０００２】
従来の半導体装置は、組合せ論理回路、不揮発性ラッチ回路を駆動する電源線としての仮想電源線ｖ−Ｖｄｄおよびｖ−Ｖｓｓを備え、仮想電源線ｖ−Ｖｄｄおよびｖ−Ｖｓｓは、各々高しきい値電圧のＭＯＳＦＥＴを介して電源線ＶｄｄおよびＶｓｓに接続され、半導体装置が通常動作時にある場合は高しきい値電圧のＭＯＳＦＥＴはオン状態とし、ｖ−Ｖｄｄおよびｖ−Ｖｓｓの電位は各々ＶｄｄおよびＶｓｓとほぼ一致させる。
【０００３】
半導体装置がスタンバイ状態にあるときには、高しきい値電圧のＭＯＳＦＥＴはオフ状態になり、Ｖｄｄからｖ−Ｖｄｄへの電力供給およびＶｓｓからｖ−Ｖｓｓへの電力供給は遮断される。これによりスタンバイ状態での電力消費を節減していた（特許文献１参照。）。
【０００４】
しかしながら、仮想電源線ｖ−Ｖｓｓは、隣接する信号配線の信号値が「０」から「１」へ立上がったときのクロストーク現象により、電位が上昇する。組合せ論理回路は出力信号の立ち下がり時に仮想電源線ｖ−Ｖｓｓの電位上昇により、出力信号が論理「１」から論理「０」に達する信号伝搬遅延時間が増加するという課題が存在していた。また、仮想電源線ｖ−Ｖｄｄでも、隣接する信号配線の信号値が「１」から「０」へ立下がったときのクロストーク現象により、出力信号が論理「０」から論理「１」に達する信号伝搬遅延時間が増加するという課題が存在していた。
【特許文献１】特開２００３−１９８３５４号公報（第５頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、クロストーク現象による回路の信号遅延変動を解消させる半導体集積回路及び半導体集積回路の設計方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一形態は、（イ）低ゲート閾値電圧のトランジスタからなる論理回路と、（ロ）論理回路を駆動する第１電源線側の仮想電源線及び第２電源線側の仮想電源線と、（ハ）第１電源線側の仮想電源線と第１電源線とを接続する高ゲート閾値電圧のトランジスタからなる第１スイッチセルと、（ニ）第２電源線側の仮想電源線と第２電源線とを接続する高ゲート閾値電圧のトランジスタからなる第２スイッチセルと、を備え、第１電源線側の仮想電源線と第１電源線との間で抵抗容量の時定数を一定に保持する半導体集積回路であることを要旨とする。
【０００７】
本発明の一形態は、（イ）論理セル配置部が、仮想電源線の長さを設定するセル配置領域に、複数の同期回路、複数の論理回路を配置するステップと、（ロ）クロック配線処理部が、同期回路にクロック信号線を配線するステップと、（ハ）配線処理部が、論理回路に共通接続する仮想電源線及び同期回路と論理回路の信号配線をセル配置領域内で配線処理するステップと、を含む半導体集積回路の設計方法であることを要旨とする。
【発明の効果】
【０００８】
本発明によれば、設計工程が容易で、仮想電源線の配線長を上限値に設定することで確実に論理回路の遅延を一定期間内に制御できる半導体集積回路及び半導体集積回路の設計方法を提供することができる。
【発明を実施するための最良の形態】
【０００９】
以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。
【００１０】
したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１１】
又、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１２】
以下の実施の形態の説明等における仮想電源線は、第１電源線（ＧＮＤ）側に配置されたＭＩＳトランジスタに接続する仮想電源線に限定されず、第２電源線（ＶＤＤ）側に配置されたＭＩＳトランジスタに接続する仮想電源線をも対象とする。
【００１３】
又、論理回路は、マルチスレッショルドトランジスタで構成したＣＭＯＳ回路に限定されず、ｐチャネルトランジスタで構成した回路や、ｎチャネルトランジスタで構成した回路を対象とする。
【００１４】
本発明の実施の形態においては、数百万ゲート規模の半導体集積回路設計で論理回路及び同期回路のレイアウトを固定してから、クロストーク現象を解析し、仮想電源線又は仮想電源線に接続するＭＩＳトランジスタを修正するだけで、論理回路の信号遅延を制限でき、１回若しくは数回の判定パスで回路設計を成功させ、半導体製品の早期市場投入を可能とする。
【００１５】
（第１の実施の形態）
図１に示すように、本発明の第1の実施の形態に係る半導体集積回路は、低ゲート閾値電圧のトランジスタからなる論理回路６３と、論理回路６３を駆動する第１電源線側の仮想電源線４及び第２電源線側の仮想電源線６と、第１電源線側の仮想電源線４と第１電源線（ＧＮＤ）とを接続する高ゲート閾値電圧のトランジスタからなる第１スイッチセル６４と、第２電源線側の仮想電源線６と第２電源線（ＶＤＤ）とを接続する高ゲート閾値電圧のトランジスタからなる第２スイッチセル６５と、を備え、第１電源線側の仮想電源線４と第１電源線（ＧＮＤ）との間で抵抗容量の時定数を一定に保持する。
【００１６】
仮想電源線４、６は、各々高ゲート閾値電圧のＭＩＳトランジスタを介して電源線（ＧＮＤ）および（Ｖｄｄ）に接続され、半導体集積回路が通常動作時にある場合は第1及び第２スイッチセル６４、６５はオン状態に遷移し、仮想電源線４、６の電位は各々ＧＮＤおよびＶｄｄとほぼ一致させ、低ゲート閾値電圧のトランジスタからなる論理回路６３は高速動作する。
【００１７】
半導体集積回路がスタンバイ状態にあるときには、第1及び第２スイッチセル６４、６５はオフ状態に遷移し、ＧＮＤから仮想電源線４への電力供給およびＶｄｄから仮想電源線６への電力供給は遮断される。これによりスタンバイ状態での電力消費を節減することができる。
【００１８】
ここで、仮想電源線４は、論理回路６３に接続される配線長が一定になるように設計する。例えば、仮想電源線４の配線長が１００μｍを超えない一定の線長で設計され、第１電源線側の仮想電源線４と第１電源線（ＧＮＤ）との間で抵抗容量の時定数を一定に保持している。
【００１９】
仮想電源線４は、隣接して同一方向に延在する干渉信号配線２ａの信号電圧が遷移し、干渉信号配線２ａとの容量結合によるクロストーク現象が発生しても、第１電源線（ＧＮＤ）との間で抵抗容量の時定数を一定に保持してるので、仮想電源線４の電位が上昇しても直ちに第１電源線（ＧＮＤ）の電位に戻すことができるので、低ゲート閾値電圧のトランジスタからなる論理回路６３の信号遅延を防止することができる。
【００２０】
図２に示すように、図１の第１スイッチセル６４をＭＩＳトランジスタ５により実施した第１の実施の形態に係る半導体集積回路の回路例である。
【００２１】
半導体集積回路の回路例では、第２電源線ＶＤＤに接続するｐチャネルトランジスタのＭＩＳトランジスタ７と、ｐチャネルトランジスタのＭＩＳトランジスタ７に接続する仮想電源線６と、第１電源線ＧＮＤに接続するｎチャネルトランジスタのＭＩＳトランジスタ５と、ＭＩＳトランジスタ５に接続する仮想電源線４と、仮想電源線４と仮想電源線６との間に接続する左端部の同期回路３０ａ（フリップフロップ）、同期回路３０ａの出力を受信するＮＡＮＤ回路３１ａ、ＮＡＮＤ回路３１ａの出力を受信するＮＯＴ回路３３ｂ、ＮＯＴ回路３３ｂの出力を受信する右端部のＮＡＮＤ回路３１ｃと、同期回路３０ａの下方に位置し仮想電源線４の端部に隣接するＮＯＴ回路３３ｄと、ＮＯＴ回路３３ｄの出力を干渉信号配線２ａを通して受信するＮＯＴ回路３３ｃとを備える。ＭＩＳトランジスタ５及び７以外の各回路は、動作速度を高めるため低ゲート閾値電圧のトランジスタで構成されている。
【００２２】
ＭＩＳトランジスタ５とＭＩＳトランジスタ７は、待機時のリーク電流を減少させるため高ゲート閾値電圧のトランジスタである。又、仮想電源線４は、仮想電源線４の左端部からＮＯＴ回路３３ｃまでの区間で干渉信号配線２ａと同一方向に並行し隣接して配置されている。
【００２３】
仮想電源線４に隣接する干渉信号配線２ａは、仮想電源線４対して大きなカップリング容量を持ち、干渉信号配線２ａの信号電圧遷移が、仮想電源線４に接続するＮＡＮＤ回路３１ａの信号遅延を変動させる。
【００２４】
一般に、スパイス（ＳＰＩＣＥ）のようなシミュレータやスタティックタイミング・アナライザを使用してクロストーク現象を解析することもできるが、スパイス（ＳＰＩＣＥ）のようなシミュレータはコンピュータの容量と性能に大きな制限がある。例えば、クリティカル・パス・ネットリストには数千個ものトランジスタと数十万個の接続キャパシタが含まれる。
【００２５】
このような大容量なネットリストをシミュレータで解析した場合、１つの動作条件における１つの入力ベクタを含む１本のパスの結果を計算するだけで数日が必要となる。
【００２６】
タイミング解析では、さまざまな動作条件での解析が要求されるため、測定項目が複雑になるにつれて、多くの時間を必要とする。また、数百万ゲート規模のデザインのシミュレーションをスパイスのようなシミュレータで行うのは、現実的でない。
【００２７】
第１の実施の形態では、仮想電源線４に隣接して同一方向に延在する干渉信号配線２ａを発見し、仮想電源線４に関連する回路データを抽出し、半導体集積回路のクロストーク現象を解析する。
【００２８】
例えば、第１電源線側のＭＩＳトランジスタ５、第１電源線側の仮想電源線４、同期回路３０ａ、ＮＡＮＤ回路３１ａ、ＮＯＴ回路３３ｂ、ＮＡＮＤ回路３１ｃ、第２電源線側のＭＩＳトランジスタ７、第２電源線側の仮想電源線６、信号配線２、配線容量９、ＮＯＴ回路３３ｄ、３３ｃ、第１電源線（ＧＮＤ）、第２電源線（ＶＤＤ）の回路データを抽出し半導体集積回路を合成する。
【００２９】
次に、仮想電源線４のクロストーク現象は、ＭＩＳトランジスタ５及びＭＩＳトランジスタ７を導通させ、同期回路３０ａ、ＮＡＮＤ回路３１ａ、３１ｃ、ＮＯＴ回路３３ｂ、３３ｃ、３３ｄを動作状態に遷移させる。又、ＮＡＮＤ回路３１ａの出力信号を論理「１」から「０」に遷移させ、ＮＯＴ回路３３ｄの出力信号を論理「０」から「１」に遷移させたタイミングで発生する。
【００３０】
仮想電源線４では、干渉信号配線２ａの電圧遷移の影響を受けて論理「０」の低レベルの信号電圧から僅かに電位が上昇するクロストーク現象が発生する。
【００３１】
クロストーク現象が発生すると、ＮＡＮＤ回路３１ａが、出力信号を論理「１」から「０」へ遷移を開始させた段階で、配線容量９の影響により、信号配線２と基板電位としてのグランドとの間で蓄電するキャリアが信号配線２からＮＡＮＤ回路３１ａを通して仮想電源線４へ流れ込む。
【００３２】
したがって、半導体集積回路は、配線容量９の蓄電キャリアが仮想電源線４へ流れ込む期間、ＮＡＮＤ回路３１ａの出力信号立ち下げ遷移時間を遅延させ、動作速度が低下する。
【００３３】
引き続き、ＮＡＮＤ回路３１ａの出力信号立ち下げ遷移時間を遅延させるクロストーク現象を解析した結果、ＮＡＮＤ回路３１ａの信号遅延時間が１０％以上遅延している。クロストーク現象が発生した仮想電源線４と第１電源線（ＧＮＤ）との間の抵抗容量の時定数を設計変更する例を図３に示す。
【００３４】
図３（ａ）は、クロストーク現象が生じた回路例として、ＮＡＮＤ回路３１ａ、ＮＯＴ回路３３ｂ、ＮＡＮＤ回路３１ｃに共通接続する仮想電源線４、ＭＩＳトランジスタ５を備える仮想電源線領域である。
【００３５】
図３（ｂ）に示すように、半導体集積回路の回路修正例では、ＮＡＮＤ回路３１ａ、ＮＯＴ回路３３ｂ、ＮＡＮＤ回路３１ｃ、及び仮想電源線４のレイアウトを変更せずに、ＭＩＳトランジスタ５のゲート幅を拡張し導通抵抗の低い第２ＭＩＳトランジスタ１８（ｎチャネルトランジスタ）に修正する。第２ＭＩＳトランジスタ１８はＭＩＳトランジスタ５に比べセル面積の増大を招くがクロストーク現象を有効に緩和若しくは消滅させることができる。
【００３６】
図３（ｃ）に示すように、半導体集積回路の回路修正例では、ＮＡＮＤ回路３１ａ、ＮＯＴ回路３３ｂ、ＮＡＮＤ回路３１ｃ、及び仮想電源線４のレイアウトを変更せずに、ＭＩＳトランジスタ５と同等のセル面積、動作速度、及び高ゲート閾値電圧のＭＩＳトランジスタ５ｂを仮想電源線４と第１電源線（ＧＮＤ）との間に接続する。ＭＩＳトランジスタ５ｂはＮＯＴ回路３３ｂとＮＡＮＤ回路３１ｃとの間を接続する仮想電源線４の中間点に接続しているので、仮想電源線４の電位上昇を有効に減少させる。
【００３７】
ＭＩＳトランジスタ５ｂの分だけセル面積が増大するがクロストーク現象を有効に緩和若しくは消滅させることができる。
【００３８】
図３（ｄ）に示すように、半導体集積回路の回路修正例では、ＮＡＮＤ回路３１ａ、ＮＯＴ回路３３ｂ、及びＮＡＮＤ回路３１ｃのレイアウトを変更せずに、仮想電源線４（図３（ａ）参照）を第１仮想電源線４ａと第２仮想電源線４ｂに分割する。第１仮想電源線４ａは、ＮＡＮＤ回路３１ａとＮＯＴ回路３３ｂに共通接続し、ＭＩＳトランジスタ５を通して第１電源線ＧＮＤに接続されている。
【００３９】
第２仮想電源線４ｂは、ＮＡＮＤ回路３１ｃとＭＩＳトランジスタ５ａとの間に接続され、ＭＩＳトランジスタ５と同期して動作するＭＩＳトランジスタ５ａの導通により第１電源線ＧＮＤに接続されている。
【００４０】
第１仮想電源線４ａは、仮想電源線４に比して短いのでクロストーク現象を有効に緩和若しくは消滅させることができる。さらに、第２仮想電源線４ｂは、ＮＡＮＤ回路３１ｃに接続し、ＭＩＳトランジスタ５と同期して動作するＭＩＳトランジスタ５ａを通して多数キャリアを供給する。
【００４１】
図４に示す第１の実施の形態に係る半導体集積回路の回路例では、図３（ｂ）〜３（ｄ）までに示した回路修正例を適用することができる。
【００４２】
第１電源線側のＭＩＳトランジスタ５（ｎチャネルトランジスタ）は、一方を第１電源線ＧＮＤに接続し、他方を第１電源線側の仮想電源線４に接続している。ＭＩＳトランジスタ５は待機時のリーク電流を減少させるため高ゲート閾値電圧のトランジスタである。
【００４３】
また、第２電源線側のＭＩＳトランジスタ７（ｐチャネルトランジスタ）は、一方を第２電源線ＶＤＤに接続し、他方を第２電源線側の仮想電源線６に接続している。第２電源線側のＭＩＳトランジスタ７は待機時のリーク電流を減少させるため高ゲート閾値電圧のトランジスタである。
【００４４】
さらに、複数の論理ゲート及び同期回路が配置され、仮想電源線４と仮想電源線６の間に接続された同期回路３０ａ〜３０ｄ（フリップフロップ）、ＮＡＮＤ回路３１ａ〜３１ｃ、ＡＮＤ回路３２、ＮＯＴ回路３３ａ、３３ｂと、ＮＯＴ回路３３ｃがＮＡＮＤ回路３１ｂの近傍に配置されている。又、各論理ゲート及び同期回路は、動作速度を高めるため低ゲート閾値電圧のトランジスタで構成されている。
【００４５】
同期回路３０ａ〜３０ｄは、それぞれクロック信号線１ａに接続されクロック信号が供給される。図４では、ＮＡＮＤ回路３１ａの出力に信号配線２を通してＮＯＴ回路３３ｂの入力に接続させているが、他の論理回路及び同期回路も信号配線２を回路設計に応じて、任意の回路へ接続できる事項である。
【００４６】
仮想電源線４は、ＭＩＳトランジスタ５からＮＯＴ回路３３ａまでの配線長が最も長く、ＭＩＳトランジスタ５からＮＡＮＤ回路３１ａまでの配線長が２番目に長い。仮想電源線４は、信号配線と同一方向に延在する箇所と信号配線と直交方向に延在する箇所が存在する。
【００４７】
仮想電源線６は、ＭＩＳトランジスタ７からＮＡＮＤ回路３１ｃまでの配線長が最も長く、ＭＩＳトランジスタ７から同期回路３０ｂまでの配線長が２番目に長い。
【００４８】
このように仮想電源線４も仮想電源線６も共に、配線長が長くなるという傾向があり、ＮＯＴ回路３３ｃの入力段に接続する干渉信号配線２ａは、第１電源線側の仮想電源線４の一部に隣接し、同一方向に延在する。又、ＮＯＴ回路３３ａの出力段に接続する干渉信号配線２ａは、第２電源線側の仮想電源線６の一部に隣接し、同一方向に延在する。
【００４９】
ＭＩＳトランジスタ５は、各論理回路及び同期回路の動作時に論理値「１」の信号ＭＴＥを印加し導通状態となり、待機時に論理値「０」の信号ＭＴＥを印加し遮断状態となる。
【００５０】
ＭＩＳトランジスタ７は、各論理回路及び同期回路の動作時に論理値「０」の信号ＭＴＥ反転信号を印加し導通状態となり、待機時に論理値「１」の信号ＭＴＥ反転信号を印加し遮断状態となる。
【００５１】
クロストーク現象は、ＭＩＳトランジスタ５、ＭＩＳトランジスタ７を導通させ、論理回路（ＮＡＮＤ回路３１ａ〜３１ｃ、ＡＮＤ回路３２、ＮＯＴ回路３３ａ〜３３ｃに）を動作状態にする。次に、論理回路ＮＡＮＤ３１ａから信号配線２に信号を伝播させ、第１電源線側に配置した仮想電源線４と隣接し同一方向に延在し、ＮＯＴ回路３３ｃの入力段に接続する干渉信号配線２ａの信号電圧を低レベルから高レベルへ遷移させた段階で発生し、仮想電源線４の電位が上昇する。
【００５２】
同様に、クロストーク現象は、第２電源線側に配置した仮想電源線６と隣接し、同一方向に延在し、ＮＯＴ回路３３ａの出力段に接続する干渉信号配線２ａの信号電圧を高レベルから低レベルへ遷移させた段階で発生し、仮想電源線６の電位が降下する。
【００５３】
図５は、図４のＮＡＮＤ回路３１ａ及びＮＯＴ回路３３ｂの詳細を示す回路の一例で、並列接続された２つのｐチャネルトランジスタＰ０１、Ｐ０２をｎチャネルトランジスタのＭＩＳトランジスタ５とｐチャネルトランジスタのＭＩＳトランジスタ７との間に配置し、ＭＩＳトランジスタ５側に直列接続した２つのｎチャネルトランジスタＮ０１、Ｎ０２を挿入することにより、２入力（Ａ、Ｂ）のダイナミックＮＡＮＤ回路を示している。
【００５４】
また、ＭＩＳトランジスタ７側に接続されたｐチャネルトランジスタＰ０３とＭＩＳトランジスタ５側に接続されたｎチャネルトランジスタＮ０３を直列接続し、ｐチャネルトランジスタＰ０３とｎチャネルトランジスタＮ０３のゲートを共通接続した入力端子を設け、ｐチャネルトランジスタＰ０３とｎチャネルトランジスタＮ０３の接続ノードを出力端子とすることにより、ＮＯＴ回路３３ｂ（インバータ）を示している。
【００５５】
高ゲート閾値電圧のＭＩＳトランジスタ５及びＭＩＳトランジスタ７以外は、低ゲート閾値電圧のトランジスタによるｐチャネルトランジスタＰ０１、Ｐ０２、Ｐ０３、ｎチャネルトランジスタＮ０１、Ｎ０２、Ｎ０３で構成されるため、マルチスレッショルドＣＭＯＳ回路により速度低下を最低限に抑えつつ、ゲートリーク電流、サブスレッショルドリーク電流を低減させるダイナミック論理回路を構成できる。
【００５６】
このように、仮想電源線４と仮想電源線６は、出力Ｚと入力Ａとを結ぶ信号配線より長くなる傾向にある。
【００５７】
図６は、本発明の第１の実施の形態に係る半導体集積回路の回路例では、図３（ｂ）〜３（ｄ）までに示した回路修正例を適用できる。
【００５８】
回路例では、入力段の同期回路３０ａ、３０ｂ、３０ｅと出力段の同期回路３０ｃ、３０ｄ、３０ｆとの間に配置したＮＡＮＤ回路３１ａ、３１ｂ、３１ｃ、ＡＮＤ回路３２、ＮＯＴ回路３３ａ、３３ｂ、３３ｃと、信号ＭＴＥをゲートに受ける低位電位線側のＭＩＳトランジスタ５と、第１電源線ＧＮＤからＭＩＳトランジスタ５を通して多数キャリアを供給する第１電源線側の仮想電源線４、を備える。
【００５９】
仮想電源線４は、ＮＡＮＤ回路３１ａ、３１ｂ、３１ｃ、ＮＯＴ回路３３ｂに対して共通接続し、ＮＡＮＤ回路３１ａ、３１ｃ、ＮＯＴ回路３３ｂは低閾値電圧のトランジスタで構成し、他の論理回路及び同期回路はＣＭＯＳロジックの閾値電圧のトランジスタで構成し、ＭＩＳトランジスタ５を高ゲート閾値電圧のＭＩＳトランジスタで構成している。
【００６０】
回路例では、同期回路３０ａ、３０ｂ、３０ｃ、３０ｄ、３０ｅ、３０ｆへそれぞれクロック信号線１ａから所定周期のクロック信号に同期させて、各同期回路の入力信号を出力段に接続する論理回路へ出力させる。
【００６１】
例えば、同期回路３０ａの出力信号をＮＡＮＤ回路３１ａに受信させ、ＮＡＮＤ回路３１ａの出力信号をＮＯＴ回路３３ｂに受信させ、ＮＯＴ回路３３ｂの出力信号をＮＡＮＤ回路３１ｃに受信させ、ＮＡＮＤ回路３１ｃの出力信号を同期回路３０ｆに受信させる。同期回路３０ｆは次のクロックサイクルで入力するクロック信号に同期して受信した信号を出力信号として出力させる。
【００６２】
仮想電源線４は、ＮＡＮＤ回路３１ｃから最遠端部のＮＡＮＤ回路３１ａまで長く延在しているため、例えば、ＮＯＴ回路３３ｃの入力段の信号を立ち上がらせた段階で、クロストーク現象が発生する。
【００６３】
クロストーク現象は、クリティカルパス８上のＮＡＮＤ回路３１ａの出力信号立ち下げ遷移時間を遅延させ、ＮＯＴ回路３３ｂの出力信号立ち下げ遷移時間を遅延させ、ＮＡＮＤ回路３１ｃの出力信号立ち下げ遷移時間を遅延させるため、クリティカルパス８は３段階のクロストーク現象による伝搬遅延時間が生じ、回路動作速度を著しく低下させる。
【００６４】
図７に示す情報システム２５を用いて、本発明の第１の実施の形態に係る半導体集積回路を設計する。情報システム２５は、複数のＭＩＳトランジスタ、配線容量、論理回路、仮想電源線、信号配線、及び干渉信号配線を含む半導体集積回路の回路データを記憶する回路データ記憶部４０と、半導体集積回路のクロストーク現象を発生させるクロストークシミュレータ４１と、半導体集積回路のクロストーク現象を解析するクロストーク解析部４２と、解析結果に基づき、仮想電源線４を修正する回路修正部４３と、を備える。
【００６５】
第１の実施の形態では、回路設計をするために、情報システム２５は、回路修正部４３の下流に接続され、配線又はトランジスタが修正された半導体集積回路の性能評価を実行する性能評価部４４と、性能評価部４４の下流に接続され、適正な性能を有する半導体集積回路が設計されたときに設計終了を判定する終了判定部４５と、終了判定部４５に下流に接続され、回路修正部４３で修正された回路データを記憶する修正回路データ記憶部４６を備える。
【００６６】
制御部４７は、回路データ記憶部４０、制御部４７で機能するクロストークシミュレータ４１、クロストーク解析部４２、回路修正部４３、性能評価部４４、終了判定部４５、修正回路データ記憶部４６のそれぞれに接続し、電子設計オートメーションＥＤＡを提供する。
【００６７】
制御部４７は、入出力インターフェース部４８を通して設計データ、解析データ、回路修正指示、性能評価結果、修正回路データ記憶を入出力する入力部４９と、出力部５０に接続されている。
【００６８】
ここで、入力部４９は、各種情報を入力する手段として、例えば、キーボード、マウスポインタ、テンキー、タッチパネルを入力手段として採用することができる。また、出力部５０は、ディスプレイ装置や印刷装置を出力手段として採用することができる。
【００６９】
図７及び図８のフローチャートを参照して、第１の実施の形態に係る半導体集積回路の設計方法を説明する。
【００７０】
（ａ）半導体集積回路の回路データを回路データ記憶部４０（図７参照）へ記憶させるステップ１０（以下、ステップを「ＳＴ」と略記する）を処理する。
【００７１】
（ｂ）クロストークシミュレータ４１（図７参照）は、回路データ記憶部４０の回路データを参照し、仮想電源線４（図２参照）と隣接し同一方向に延在する干渉信号配線２ａ（図２参照）の信号電圧を遷移させ、仮想電源線４のクロストーク現象をシミュレーションするＳＴ１１を処理する。
【００７２】
（ｃ）クロストーク解析部４２は、解析ＳＴ１２でクロストーク現象を解析し、仮想電源線４の電位上昇を解析して、解析結果を生成する。
【００７３】
（ｄ）クロストーク解析部４２は、判定処理ＳＴ１３でクロストーク現象の解析結果に基づいて、仮想電源線４の電位上昇が１０％を超える場合はクロストークの影響があると判定し、仮想電源線４及び仮想電源線４に接続するＭＩＳトランジスタ５（図２参照）を特定し、クロストークシミュレータ４１で参照した回路データを回路修正部４３（図７参照）へ送信する。又、クロストーク解析部４２は、仮想電源線４の電位上昇が１０％未満の場合は、クロストークの影響がないと判定し、クロストークシミュレータ４１で参照した回路データを性能評価部４４（図７参照）へ送信する。
【００７４】
（ｅ）回路修正部４３は、回路修正ＳＴ１４で、クロストーク現象の解析結果に基づき、仮想電源線４をＭＩＳトランジスタ５（図３（ｄ）参照）に接続された第１仮想電源線４ａ（図３（ｄ）参照）とＭＩＳトランジスタ５と同期して動作する追加のＭＩＳトランジスタ５ａ（図３（ｄ）参照）に接続される第２仮想電源線４ｂ（図３（ｄ）参照）に分割する。
【００７５】
（ｆ）性能評価部４４（図７参照）は、性能評価ＳＴ１５でクロストークの影響がない回路もクロストークの影響を回避するよう修正した回路も性能評価する。例えば、半導体テストモジュールを用いてコンピュータ上で回路の電気的特性及び動作速度を評価する。
【００７６】
（ｇ）終了判定部４５は、性能評価部４４の評価結果に基づき、良品判定ＳＴ１６で期待した性能を有する半導体集積回路の設計データを修正回路データ記憶部４６へ記憶させ、処理を終了させる。一方、良品判定ＳＴ１６で期待した性能に達しない半導体集積回路は、再設計ＳＴ１７へ分岐させ半導体集積回路を再設計してから処理を終了させる。
【００７７】
第１の実施の形態に係る半導体集積回路の設計方法では、仮想電源線４の長さを第１仮想電源線４ａに変更し、ＮＡＮＤ回路３１ｅの信号遅延時間を改善した。改善例を図９に示す。
【００７８】
図９に示すように、図７のクロストーク解析部４２の解析結果をグラフ化している。横軸が仮想電源線の配線長Ｌを表し、縦軸がＮＡＮＤ回路３１ａの信号遅延Ｄを表している。配線長が２００μｍの仮想電源線４を用いたＮＡＮＤ回路３１ａでは、右上がり実線で示したシミュレーション結果６７において、破線２７と重なる点２９で示す信号遅延Ｄが１．１５であり、仮想電源線４を延長してもＮＡＮＤ回路３１ａの信号遅延増加が生じない理想値６８に対して１５％増加している。
【００７９】
回路修正部４３で仮想電源線４を短くした、配線長が１００μｍの第１仮想電源線４ａは、右上がり実線で示したシミュレーション結果６７と破線２６とが重なる点２８で示す信号遅延Ｄが１．０５であり、クロストーク現象がない理想値６８の「１」に対して５％の信号遅延増加が生じているが、点２８の信号遅延Ｄの増加率は点２９の信号遅延Ｄの増加率の半分以下であり、仮想電源線の配線長が短くなるほどクロストーク現象を有効に防止できる。
【００８０】
（第２の実施の形態）
図１０に示す情報システム２５を用いて、本発明の第２の実施の形態に係る半導体集積回路を設計する。情報システム２５は、セル配置領域に、マルチスレッショルドセルを配置する論理セル配置部５１と、クロック信号線を配線するクロック配線処理部５２と、論理回路に共通接続する仮想電源線及び同期回路の信号配線をセル配線可能領域内で配線処理する配線処理部５３と、論理セル配置部５１、クロック配線処理部５２、配線処理部５３により生成された半導体集積回路の回路データに基づき電気的特性及び動作速度を評価する性能評価部４４と、を備える。
【００８１】
第２の実施の形態の説明では、終了判定部４５、回路データ記憶部４０ａ、制御部４７、入出力インターフェース部４８、入力部４９、出力部５０のような第１の実施の形態に係る半導体集積回路の設計装置と共通する構成要素については重複する説明を省略する。
【００８２】
図１０、図１２（ａ）、図１２（ｂ）、及び図１１のフローチャートを参照して、第２の実施の形態に係る半導体集積回路の設計方法を説明する。
【００８３】
（ａ）論理セル配置部５１は、図１２（ａ）に示すように、縦方向の長さＶＭＡＸ及び横方向の長さＨＭＡＸを有するセル配置領域３５に、仮想電源線４を共有する同期回路３０ａ〜３０ｄ、ＮＡＮＤ回路３１ｂ、３１ｃ（図中、「ＣＥＬ」と略記する）、ＮＯＴ回路３３ｂ（図中、「ＣＥＬ」と略記する）、ＡＮＤ回路３２（図中、「ＣＥＬ」と略記する）を配置するＳＴ２０を処理する。
【００８４】
ここで、  セル配置領域３５は、縦方向の長さＶＭＡＸ及び横方向の長さＨＭＡＸの和を仮想電源線４の最大長に設定し、複数の論理回路が共有する仮想電源線４にクロストークの影響を発生させない、若しくは論理回路の信号遅延を増加させない配線領域を提供する。
【００８５】
「仮想電源線の最大長」は、クロストーク現象がない状態の論理回路の信号遅延Ｄを「１」として、信号遅延Ｄが１０％以内に収まる配線長である。例えば、図９に示した配線長が１００μｍであれば７％の増加で済み、１００μｍの配線長も対象となる。
【００８６】
（ｂ）クロック配線処理部５２は、図１２（ｂ）に示すように、セル配置領域３５に配置される同期回路３０ａ〜３０ｄのクロック信号線１ａを各同期回路までの遅延時間が等しくなるように配線するＳＴ２１を処理する。
【００８７】
（ｃ）配線処理部５３は、同期回路３０ａ〜３０ｄとＮＡＮＤ回路３１ｂ、３１ｃ、ＮＯＴ回路３３ｂ、ＡＮＤ回路３２を共有接続する仮想電源線４及び同期回路３０ａ〜３０ｄと論理回路としてのＮＡＮＤ回路３１ｂ、３１ｃ、ＮＯＴ回路３３ｂ、ＡＮＤ回路３２の信号線を配線処理するＳＴ２２を処理し、回路レイアウト処理を終了する。
【００８８】
第２の実施の形態では、縦方向の長さＶＭＡＸ及び横方向の長さＨＭＡＸの和は、仮想電源線４の最大長に設定したので、クロストーク現象を発生させる長い仮想電源線がレイアウトされない点で第１の実施の形態に係る半導体集積回路の設計方法と相違する。
【００８９】
このように設計された半導体集積回路は、クロック信号線１ａの配線の後に信号線や仮想電源線４を配線するので、通常の設計手順に沿った方法でクロストーク現象の発生をさらに減少させ、回路動作速度を高めることができる。
【００９０】
図１０、図１２、及び図１３のフローチャートを参照して、第２の実施の形態に係る半導体集積回路の設計方法を説明する。
【００９１】
（ａ）論理セル配置部５１は、図１２（ａ）に示すように、縦方向の長さＶＭＡＸ及び横方向の長さＨＭＡＸを有するセル配置領域３５に、複数の同期回路３０ａ〜３０ｄ、複数の論理回路としてのＮＡＮＤ回路３１ｂ、３１ｃ、ＮＯＴ回路３３ｂ、ＡＮＤ回路３２を配置するＳＴ２０を処理する。
【００９２】
（ｂ）クロック配線処理部５２は、図１２（ｂ）に示すように、複数の同期回路３０ａ〜３０ｄのクロック信号線１ａを各同期回路までの遅延時間が等しくなるように配線するＳＴ２１を処理する。
【００９３】
（ｃ）配線処理部５３は、同期回路３０ａ〜３０ｄとＮＡＮＤ回路３１ｂ、３１ｃ、ＮＯＴ回路３３ｂ、ＡＮＤ回路３２の仮想電源線以外の信号線を配線処理するＳＴ２３を処理する。
【００９４】
（ｄ）配線処理部５３は、仮想電源線以外の信号配線を配線処理した後に、同期回路３０ａ〜３０ｄとＮＡＮＤ回路３１ｂ、３１ｃ、ＮＯＴ回路３３ｂ、ＡＮＤ回路３２に共有接続する仮想電源線４を配線するＳＴ２４を処理してから、回路レイアウト処理を終了する。
【００９５】
第２の実施の形態に係る半導体集積回路の設計方法では、クロック信号線１ａ、他の信号配線を避けながら最後に仮想電源線４を配線したので、クロストーク現象を発生させる並行する長い仮想電源線４が生成されない点で第１の実施の形態に係る半導体集積回路の設計方法と相違する。又、信号配線と同一方向に延在する箇所が少ない仮想電源線４の断面図を図１４に平面図を図１５に示す。
【００９６】
図１４は、仮想電源線４を複数のビアに沿って切断した断面図である。仮想電源線４は、図左から第１絶縁層３６と第２絶縁層３７の間に水平方向に形成され、ビア３８ａの中に垂直方向に形成され、ビア３８ａとビア３８ｂの間の第２絶縁層上に水平方向に形成され、ビア３８ｂの中に垂直方向に形成され、ビア３８ｂとビア３８ｃの間の第２絶縁層の下に水平に形成され、ビア３８ｃの中に垂直方向に形成され、ビア３８ｃとビア３８ｄの間の第１絶縁層３６の下に形成され、ビア３８ｄの中に垂直方向に形成され、ビア３８ｄの右に形成された第１絶縁層３６上に形成されている。
【００９７】
また、第２絶縁層上には、ビア３８ａの近傍に干渉信号配線２ａと、ビア３８ｂの近傍に干渉信号配線２ｂが形成されているが、仮想電源線４と同一方向に延在しないのでクロストーク現象は発生しない。
【００９８】
仮想電源線４は、多層配線で形成することで同一層で水平方向に配線される箇所が短いので他の信号配線と隣接し並行する確率が減少する。この多層形式の仮想電源線４は、クロストーク現象を有効に防止することができる。
【００９９】
図１５は、図１４に示した仮想電源線４と干渉信号配線２ａ、２ｂの配線レイアウトの平面図である。第２絶縁層３７上には、上下方向に並行して干渉信号配線２ａ、２ｂが配線され、干渉信号配線２ａ、２ｂに挟まれ並行する仮想電源線４が配線され、仮想電源線４の上端部にビア３８ａが設置され、仮想電源線４の下端部にビア３８ｂが設置されている。
【０１００】
仮想電源線４は、干渉信号配線２ａ、２ｂに第２絶縁層３７上で並行しているが、クロストーク領域３９の縦方向の長さが最大仮想電源線長より短く、仮想電源線４が干渉信号配線２ａ、２ｂに隣接して同一方向に延在する長さが短いので、クロストーク現象を有効に防止することができる。
【０１０１】
第２絶縁層３７より下の層では、図左の仮想電源線４が左方向からビア３８ａの下部に接続し、ビア３８ｂの下部からビア３８ｃの上部まで仮想電源線４が横方向に延在し、ビア３８ｃの下部からビア３８ｄの下部まで仮想電源線４が縦方向に延在し、ビア３８ｄの上部からビア３８ｅの上部まで仮想電源線４が横方向に延在し、ビア３８ｅの下部からビア３８ｆの下部まで仮想電源線４が縦方向に延在し、ビア３８ｆの上部から仮想電源線４が図右まで横方向に延在している。
【０１０２】
第２絶縁層３７より下の層でも、仮想電源線が同一層で並行して延在する距離が短いので、クロストーク現象を有効に防止することができる。
【０１０３】
（第３の実施の形態）
図１６に示すように、本発明の第３の実施の形態に係る半導体集積回路を設計する情報システム２５は、半導体集積回路の回路データを記憶する回路データ記憶部４０と、回路データ記憶部４０に接続され、複数の仮想電源線が同一方向に延在する配線領域を探索する仮想電源線探索部５５と、複数の仮想電源線を同一方向に延在させ相互に隣接するように再配線させる回路修正部４３と、を備える。
【０１０４】
第３の実施の形態に係る半導体集積回路を設計する情報システム２５の説明では、回路データ記憶部４０、性能評価部４４、終了判定部４５、修正回路データ記憶部４６、制御部４７、入出力インターフェース部４８、入力部４９、出力部５０のような第１の実施の形態に係る半導体集積回路の設計装置と共通する構成要素については重複する説明を省略する。
【０１０５】
仮想電源線探索部５５は、回路データ記憶部４０の回路データを読み出し、図１７（ａ）に示すように複数の仮想電源線４が同一方向に延在する配線領域を探索する。
【０１０６】
図１７（ａ）に示すように、回路を平面から見た場合、配線領域は、図中の第１段目に水平方向に延在する仮想電源線４と、第２段目に水平方向に延在する信号配線２と、第３段目に水平方向に延在する仮想電源線４と、第４段目に水平方向に延在する信号配線２と、第５段目に水平方向に延在する仮想電源線４と、第６段目に水平方向に延在する信号配線２が配線されている。つまり、配線領域は、信号配線２と仮想電源線４が互い違いに配線され同一方向に延在している。
【０１０７】
第３の実施の形態に係る半導体集積回路では、同一方向に延在する信号配線２に隣接して挟まれた仮想電源線４を示したが、本発明は、信号配線２に隣接して挟まれた仮想電源線４に限定されず、信号配線２と離れて配置された仮想電源線４を他の仮想電源線４とグルーピング設置し並行に配線させてもよい。
【０１０８】
回路修正部４３は、図１７（ｂ）に示すように、複数の仮想電源線４を同一方向に延在させ相互に隣接するように再配線させる。例えば、図１７（ａ）に示した第４段目の信号配線２を第１段目に移動させ、第１段目の仮想電源線４を第４段目に移動するという再配線が他の配線を移動させないので効果的であり、仮想電源線４同士はクロストーク現象が発生しないため、論理回路の信号遅延変動を未然に防止することができる。
【０１０９】
第３の実施の形態に係る半導体集積回路では、２本の配線を置き換えたが、本発明は、再配線する信号配線２及び仮想電源線４の本数を制限するものではなく、回路設計に応じて、並行に延在する複数の仮想電源線４のすべての配線位置を変更することもできる。
【０１１０】
図１６、図１７、及び図１８のフローチャートを参照して、第３の実施の形態に係る半導体集積回路の設計方法を説明する。
【０１１１】
（ａ）仮想電源線４、信号配線２の回路データを回路データ記憶部４０へ記憶させるＳＴ１０を処理する。
【０１１２】
（ｂ）仮想電源線探索部５５が回路データ記憶部４０の回路データを参照するＳＴ５９を処理する。
【０１１３】
（ｃ）仮想電源線探索部５５は、複数の仮想電源線４が同一方向に延在する配線領域の探索ＳＴ６０を処理し、判定ＳＴ６１で仮想電源線４が信号配線２に挟まれている場合、複数の仮想電源線４が同一方向に延在する配線領域の回路データを回路修正部４３へ送信すると共に、仮想電源線４が信号配線２に挟まれていないときは処理を終了する。
【０１１４】
（ｄ）回路修正部４３は、隣接再配線ＳＴ６２で複数の仮想電源線４を同一方向に延在させ相互に隣接するように再配線させ、処理を終了させる。
【０１１５】
（他の回路例）
第１〜第３の実施の形態で説明した回路例は、閾値電圧の異なるトランジスタを混載させて高速動作と低消費電力の利益を得ていたが、以下の実施の形態の説明等におけるｐチャネルトランジスタ及びｎチャネルトランジスタは、マルチスレッショルドＣＭＯＳに限定されず、シリコン酸化膜（ＳｉO２膜）以外の種々のゲート絶縁膜を有する絶縁ゲート型トランジスタ（ＭＩＳトランジスタ）を対象とする。特に、最小線幅が１００ｎｍ以下に微細化された論理ゲートでは、Ｓｉ０２膜より比誘電率εが大きい材料を用いたＭＩＳトランジスタが好ましい。
【０１１６】
本発明の実施の形態においては、第１導電型の多数キャリアを主電流とする第１導電型ＭＩＳトランジスタと、第１導電型と反対導電型の第２導電型の多数キャリアを主電流とする第２導電型ＭＩＳトランジスタからなるダイナミック論理ゲートを備える半導体集積回路の設計装置について説明する。
【０１１７】
ここで、第１導電型の多数キャリアが電子であれば、電子を主電流とする第１導電型ＭＩＳトランジスタは、ｎチャネルトランジスタである。このとき、第１導電型と反対導電型の第２導電型の多数キャリアは、正孔（ホール）であるので、正孔（ホール）を主電流とする第２ＭＩＳトランジスクは、ｐチャネルトランジスタとなる。逆に、第１導電型の多数キャリアが正孔（ホール）であれば、第１導電型ＭＩＳトランジスタは、ｐチャネルトランジスタで、第２導電型ＭＩＳトランジスタは、ｎチャネルトランジスタとなることは、明らかである。
【０１１８】
第１及び第２導電型ＭＩＳトランジスタのサブスレッショルドリーク電流は、第１及び第２導電型ＭＩＳトランジスタの閾値に依存する。スイッチングの閾値を高くすると第１及び第２導電型ＭＩＳトランジスタの動作速度が低下するため、回路の動作速度を犠牲にすることになる。
【０１１９】
ダイナミック論理回路には、プリチャージトランジスタのようにそれほど動作速度を要求されない部分と、判定トランジスタ、論理ブロックのように高速に動作しなければならない部分が存在する。そのため、動作速度を要求されないＭＩＳトランジスタは高ゲート閾値電圧で動作し、動作速度が要求されるＭＩＳトランジスタは低ゲート閾値電圧で動作させることが有効で、動作速度と待機時のサブスレッショルドリーク電流の削減を両立させることができる。
【０１２０】
図１９の左に示すように、他の回路例に係る半導体集積回路は、第１導電型の多数キャリアを主電流とする第１導電型ＭＩＳトランジスタと、第１導電型と反対導電型の第２の導電型の多数キャリアを主電流とする第２導電型ＭＩＳトランジスタからなるダイナミック論理ゲートを備える論理回路であって、ダイナミック論理ゲートは、第１導電型ＭＩＳトランジスタからなるｎＭＯＳ論理ブロック５６と、第１導電型ＭＩＳトランジスタからなる前段のＮＯＴ回路３３ｂ及び後段のＮＯＴ回路３３ｃと、第１電源線ＧＮＤからｎＭＯＳ論理ブロック５６に第１導電型の多数キャリアを供給する、第１電源線側に配置した第１導電型ＭＩＳトランジスタからなるＭＩＳトランジスタ５と、ｎＭＯＳ論理ブロック５６から第１導電型の多数キャリアを第２電源線ＶＤＤ側に引き抜く高ゲート閾値電圧の第２導電型ＭＩＳトランジスタからなるＭＩＳトランジスタ７と、ｎＭＯＳ論理ブロック５６とＭＩＳトランジスタ７とを接続する第２電源側に配置した仮想電源線６と、前段のＮＯＴ回路３３ｂと後段のＮＯＴ回路３３ｃを接続し、仮想電源線６と隣接して同一方向に延在する干渉信号配線２ａと、を備える。
【０１２１】
仮想電源線６の寄生抵抗の効果は、仮想電源線６に隣接し同一方向に延在する干渉信号配線２ａの電圧遷移によりｎＭＯＳ論理ブロック５６に供給する電圧を低下させる。この電圧の低下はＩＲ（電圧）ドロップと呼ばれる。ＩＲドロップによりｎＭＯＳ論理ブロック５６のタイミング遅延が発生し、動作不良の原因になる。
【０１２２】
仮想電源線６の電圧低下に対するｎＭＯＳ論理ブロック５６のタイミング遅延は、一般的なデザイン・ルールでは、電圧の低下を１０％に制限するように設定すると良い。１０％の電圧低下でさえｎＭＯＳ論理ブロック５６のタイミング遅延がある程度増加する。したがって、１０％を超える電圧低下を招いたクロストーク現象を解析し、第２電源線ＶＤＤ側の回路を修正して、ｎＭＯＳ論理ブロック５６の遅延を減少させる。
【０１２３】
又、他の回路例では、ＭＩＳトランジスタ７が導通している状態で、前段のＮＯＴ回路３３ｂの出力電圧が論理「１」から論理「０」に立下り、干渉信号配線２ａと隣接して同一方向に延在する第２電源側の仮想電源線６の電位を下げるクロストーク現象が発生し、ｎＭＯＳ論理ブロック５６の動作遅延が生じる。
【０１２４】
クロストークシミュレータ４１（図７参照）は、ｎＭＯＳ論理ブロック５６の動作遅延を伴うクロストーク現象をシミュレーションする。
【０１２５】
クロストーク解析部４２（図７参照）は、仮想電源線６のＩＲドロップも考慮に入れた電位の変動が１０％を超える場合は、回路修正部４３（図７参照）へ半導体集積回路の修正を要求する。
【０１２６】
回路修正部４３は、図１９の右に示すように、第２電源線側の仮想電源線６と第２電源線ＶＤＤとの間に高ゲート閾値電圧の第２導電型ＭＩＳトランジスタからなるＭＩＳトランジスタ７aを並設することで、仮想電源線６と第２電源線ＶＤＤとの抵抗を減少させｎＭＯＳ論理ブロックから第１導電型の多数キャリアを短時間に引く抜くことができる。
【０１２７】
図１９の右に示すダイナミック論理ゲートでは、ＭＩＳトランジスタ７、７ａが「プリチャージ用トランジスタ」と呼ばれ、第１電源線側のＭＩＳトランジスタ５が論理評価用トランジスタ（判定トランジスタ）と呼ばれる。更に、他の回路例に係る論理回路は、図１９の右に示すように、待機状態時に出力が低電位となるクロック生成回路５7を備える。
【０１２８】
論理回路は、待機時にはクロック生成回路５7の出力は論理「０」となるのでＭＩＳトランジスタ７、７ａは導通状態になり、ＭＩＳトランジスタ５は遮断状態になり、出力Ｚは高電位（Ｈ）レベルとなる。
【０１２９】
このため、他の回路例の構成によれば、第２電源線側の仮想電源線６と隣接し同一方向に延在する干渉信号配線２ａにＮＯＴ回路３３ｂの立下り信号が伝播し、仮想電源線６の電位に干渉するクロストーク現象を減少させるのでｎＭＯＳ論理ブロック５６の動作速度を落とさずにサブスレッショルドリーク電流を低減させるダイナミック論理回路を構成できる。
【０１３０】
第１〜第３の実施の形態で示した回路で、高ゲート閾値電圧のＭＩＳトランジスタとしてＭＩＳＦＥＴを用い、低ゲート閾値電圧のＭＩＳトランジスタとして、ＭＩＳ静電誘導トランジスタ（ＳＩＴ）を用い、ＦＥＴとＳＩＴとをモノリシックに混載する構造でも良い。
【０１３１】
周知のように、ＭＩＳＳＩＴは、ＭＩＳＦＥＴの短チャネル化極限にあるトランジスタと解することができる。即ち、ＭＩＳＦＥＴのソース領域／ドレイン領域間がパンチング・スルーする程度に短チャネル化され、しかもチャネル中に、ドレイン電圧及びゲート電圧で制御可能な電位障壁が存在するデバイスであると定義できる。
【０１３２】
具体的には、ソース・ドレイン間ポテンシャルと、ゲート電圧によるチャネル中のポテンシャルの２次元空間における鞍部点（ｓａｄｄｌｅｐｏｉｎｔ）であるポテンシャルの高さがドレイン電圧及びゲート電圧で制御されるデバイスである。したがって、ＭＩＳＳＩＴの電流・電圧特性は真空管の三極管特性と同様な指数関数則に従った特性を示すので、三極管特性のトランジスタ（ＭＩＳＳＩＴ）と五極管特性のトランジスタ（ＭＩＳＦＥＴ）が混載した論理回路でも良い。
【０１３３】
（その他の実施の形態）
上記のように、本発明は第１〜第３の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【０１３４】
既に述べた実施の形態の説明においては、高ゲート閾値電圧のトランジスタからなるＭＩＳトランジスタを第１電源線ＧＮＤ及び第２電源線ＶＤＤに接続し、低ゲート閾値電圧のトランジスタからなるＭＩＳトランジスタでＮＡＮＤ回路、ＡＮＤ回路、ＮＯＴ回路を構成するダイナミック論理ゲートで例示したが、本発明は、低ゲート閾値電圧のトランジスタに限定されず、ｎチャネルトランジスタからなるＭＩＳトランジスタで構成するｎＭＯＳ論理ブロックにも適用できる。
【０１３５】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【０１３６】
【図１】本発明の第１の実施の形態に係る半導体集積回路のブロック図。
【図２】本発明の第１の実施の形態に係る半導体集積回路の回路図。
【図３】本発明の第１の実施の形態に係る半導体集積回路の設計装置による回路修正方法を示す図。
【図４】本発明の第１の実施の形態に係る半導体集積回路の回路図。
【図５】本発明の第１の実施の形態に係る半導体集積回路の一部の回路図。
【図６】本発明の第１の実施の形態に係る半導体集積回路の回路図。
【図７】本発明の第１の実施の形態に係る半導体集積回路の設計装置のブロック図。
【図８】本発明の第１の実施の形態に係る半導体集積回路の設計装置の動作を示すフローチャート。
【図９】本発明の第１の実施の形態に係る半導体集積回路の設計装置で修正した回路の動作遅延時間を示す図。
【図１０】本発明の第２の実施の形態に係る半導体集積回路の設計装置のブロック図。
【図１１】本発明の第２の実施の形態に係る半導体集積回路の設計装置の動作を示すフローチャート。
【図１２】本発明の第２の実施の形態に係る半導体集積回路の設計装置に用いるセル配置領域の平面図。
【図１３】本発明の第２の実施の形態に係る半導体集積回路の設計装置の動作を示すフローチャート。
【図１４】本発明の第２の実施の形態に係る半導体集積回路の設計装置で設計した半導体集積回路の断面図。
【図１５】本発明の第２の実施の形態に係る半導体集積回路の設計装置で設計した半導体集積回路の平面図。
【図１６】本発明の第３の実施の形態に係る半導体集積回路の設計装置のブロック図。
【図１７】本発明の第３の実施の形態に係る半導体集積回路の平面図。
【図１８】本発明の第３の実施の形態に係る半導体集積回路の設計装置の動作を示すフローチャート。
【図１９】本発明の実施の形態に用いる他の回路例に係る半導体集積回路の回路図。
【符号の説明】
【０１３７】
１ａ…クロック配線
２…信号配線
２ａ、２ｂ…干渉信号配線
４、４ａ、４ｂ…仮想電源線
５、５ａ、５ｂ…ＭＩＳトランジスタ
６…仮想電源線
７…キャリア引き抜き側トランジスタ
８…クリティカルパス
９…配線容量
１８…第２ＭＩＳトランジスタ
３０ａ〜３０ｆ…同期回路
３１〜３１ｃ…ＮＡＮＤ回路
３１ａ〜３１ｃ…ＮＡＮＤ回路
３２…ＡＮＤ回路
３３ａ〜３３ｄ…ＮＯＴ回路
３５…セル配置領域
３６…第１絶縁層
３７…第２絶縁層
３８ａ〜３８ｆ…ビア
３９…クロストーク領域
４０、４０ａ…回路データ記憶部
４１…クロストークシミュレータ
４２…クロストーク解析部
４３…回路修正部
４４…性能評価部
４５…終了判定部
４６…修正回路データ記憶部
４８…入出力インターフェース部
５１…論理セル配置部
５２…クロック配線処理部
５３…配線処理部
５５…仮想電源線探索部
５６…ｎＭＯＳ論理ブロック
５７…クロック生成回路
６４…第１スイッチセル
６５…第２スイッチセル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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