(57)【要約】【課題】抵抗素子に限らず微細配線とそれに対応する微細で高精度の受動素子が共存する受動部品を内蔵する半導体装置用基板とその製造方法を提供する。【解決手段】受動部品を内蔵する半導体装置用基板において、少なくとも受動部品形成部近傍の導体の厚さが薄い第１の導体層と、該第１の導体層上に形成された導体の厚さが厚い第２の導体層との２層構造からなり、該２層構造からなる受動部品の形成は、第１の導体層と第２の導体層のパターンの端部が、第１の導体層の端部によって直接受動部品の素子寸法が決まる構造、または、第１の導体層の端部によって第２の導体層の端部位置が決まり、該第１の導体層の端部間の距離よって素子寸法が決まることを特徴とする半導体装置用基板。【選択図】図１
2005116927.tif 000002
【特許請求の範囲】
【請求項１】
受動部品を内蔵する半導体装置用基板において、少なくとも受動部品形成部近傍の導体の厚さが薄い第１の導体層と、該第１の導体層上に形成された導体の厚さが厚い第２の導体層との２層構造からなり、該２層構造からなる受動部品の形成は、導体の厚さが薄い第１の導体層に形成したパターンの寸法によって、受動部品の素子寸法が決まることを特徴とする半導体装置用基板。
【請求項２】
厚さが薄い第１の導体層と導体の厚さが厚い第２の導体層の前記パターンの端部が、異なる位置にあり、厚さが薄い第１の導体層によって直接受動部品の素子寸法が決まる構造、または、第１の導体層の端部によって導体の厚さが厚い第２の導体層の端部位置が決まり、前記第１の導体層端部間の距離よって素子寸法が決まることを特徴とする請求項１記載の半導体装置用基板。
【請求項３】
前記半導体装置用基板の第１の導体層と第２の導体層が銅からなり、導体表面の少なくとも一部に金、ニッケル、白金、ロジウム、パラジウム、銀、錫、またはこれらを含む合金、またはカーボンからなる導電性物質を形成したことを特徴とする請求項１、又は２記載の半導体装置用基板。
【請求項４】
前記半導体装置用基板の少なくともその一部に幅１５μｍ以下の導体と、それに隣接する導体とを１５μｍ以下かつ該導体の幅より狭い間隙により形成されていることを特徴とする請求項１乃至３のいずれか１項記載の半導体装置用基板。
【請求項５】
前記半導体装置用基板に内蔵された受動部品の素子が、少なくとも幅または長さのいずれか一方が５０μｍ以下の寸法で、厚みが１μｍ以下の抵抗素子であり、抵抗素子の幅が接続する導体の導体層１と同じかそれより細い幅であることを特徴とする請求項１乃至４のいずれか１項記載の半導体装置用基板。
【請求項６】
少なくとも受動部品形成部近傍の導体の厚さが薄い第１の導体層と、該第１の導体層上に形成された導体の厚さが厚い第２の導体層との２層構造からなり、該２層構造から形成する受動部品を内蔵する半導体装置用基板の製造方法において、絶縁基材上にサブトラクティブ法で第１の導体層パターンを形成する工程と、第１の導体層パターン上に電解めっきまたは無電解めっきで第２の導体層パターンを形成する工程を含むことを特徴とする請求項１乃至５のいずれか１項記載の半導体装置用基板の製造方法。
【請求項７】
請求項６記載の半導体装置用基板の製造方法において、少なくとも第１の導体層パターンはセミアディティブ法で形成する工程を含むことを特徴とする半導体装置用基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
微細かつ高密度な電気回路の配線と基板内蔵の受動素子を有する半導体装置用基板及びその製造方法に関する。
【背景技術】
【０００２】
従来の受動部品内蔵基板は、いくつかの種類が知られている。抵抗素子内蔵基板を一例として挙げると、出来上がりのチップ部品を基板内に配置して埋め込むタイプと、抵抗ペーストを印刷して基板上に厚膜抵抗を形成するタイプと、無電解めっきによって薄い抵抗素子パターンを形成するタイプと、銅箔の下に薄い抵抗層を有する特殊な基材を使用し、パターン形成時に抵抗素子を作りこむタイプなどが知られている（非特許文献１参照）。
【０００３】
図５は、従来の半導体装置用基板の部分図で、（ａ）は、平面図であり、（ｂ）は、配線部の側断面図で、（ｃ）は、薄膜抵抗素子部の側断面図である。図５（ａ）では、基板１上に左右に配線が配置され、該配線間に薄膜抵抗素子を形成する。前記配線は、導体層４０により形成する。前記薄膜抵抗素子は、薄膜抵抗層２により形成されている。図面の左側の配線と、右側の配線とを薄膜抵抗素子の受動部品を介して電気回路を形成する。図上、ｙ−ｙ線の断面図を図５（ｂ）に、ｘ−ｘ線の断面図を図５（ｃ）に示す。図５（ｂ）は、配線部の断面を示し、基板１上に、薄膜抵抗層２、導体層４０と順番に積み重なった構造となっている。前記配線では、通常のプリント配線板と同様導体層４０の導体層厚が十分に厚いため直流抵抗は小さい。図５（ｃ）は、薄膜抵抗素子の受動部品の近傍を示し、左右の導体層４０の間隙の距離で薄膜抵抗素子の長さ方向の素子寸法を規制する。前記薄膜抵抗層２の素子では、図面左側と右側に導体層４０の端部、中央に薄膜抵抗層２の露出部があり、該薄膜抵抗層を中心に左右対称の谷間を形成する。なお、薄膜抵抗素子の精度を確保するため、該薄膜抵抗素子は配線より幅広且つ大きな面積で形成する場合が多い。
【０００４】
図６は、従来の半導体装置用基板の製造方法を説明する側断面図の工程図である。なお、図６の右側の点線枠内は平面図である。基板１上に薄膜抵抗層２、導体層４０を順番に積層する（図６（ａ）参照）。導体層４０上にレジスト３０をパターン形成する（図６（ｂ）参照）。導体層４０及び薄膜抵抗層２をエッチングにより同時に除去する。前記レジストを剥膜する（図６（ｃ）参照）。この１回目のエッチング工程で、配線の幅方向の寸法精度が規制される。再度導体層４０上にレジスト３１をパターン形成する（図６（ｄ）参照）。薄膜抵抗素子部の導体層４０のみをエッチングにより除去する（図６（ｅ）参照）。前記レジストを剥膜する（図６（ｆ）参照）。この２回目のエッチング工程で、薄膜抵抗素子の素子寸法の精度が規制される。上述のように、１回目のエッチング工程では、導体層４０及び薄膜抵抗層２を同時にエッチングし、２回目では導体層４０のみをエッチングする。すなわち、薄膜抵抗層２の形状パターン（薄膜抵抗素子）では、その仕上がり精度が不安定となる。また、これ以外にも銅として残すパターン以外をエッチングにより除去する際、薄膜抵抗層を全面に残しておき、薄膜抵抗素子として形成する部分のみを別のレジストで覆い、露出した薄膜抵抗層のみを除去して所望の回路パターンを得る方法も行われている。
【０００５】
一方では、チップ部品を埋め込むタイプでは、チップ部品を搭載する装置が必要だったり、チップ部品自体のサイズが大きく、例えば、最近使用されるようになった０４０２と呼ばれる微小チップ部品でも４００μｍ×２００μｍというサイズであり、半導体装置用の基板の配線と比較するとまだまだ大きなものとなっているほか、その厚みも他のタイプと比較すると大変大きくなるため、半導体装置用基板に多数のチップ部品を搭載すること
は困難だった。また、抵抗ペーストを印刷し厚膜抵抗を形成するタイプでは、印刷するペーストの膜厚と寸法の制御が難しく、特許文献１では予め周囲に絶縁体のダムを設け、印刷でその中に抵抗体を形成することでにじみなどによる寸法変化を防ぐ工夫がなされている。しかし、ペーストを印刷するタイプでは、それ以外に膜厚の制御も難しく、素子の精度に大きく影響するため、これ以上の素子の小型化は困難だった。一方、無電解めっきにてニッケルを主成分とする薄膜パターンを形成する方法は、最近注目されてきているが、めっき条件によって膜の組成が変化しやすく、得られる膜のシート抵抗値を高精度に制御することは難しかった。そのため、高精度の抵抗素子を要求する半導体装置用基板には、非特許文献２のような銅箔の下に薄い抵抗層を有する特殊な基材を使用して抵抗素子を作りこむタイプを使用するか、抵抗値を測定しながら１素子毎にレーザートリミングして抵抗素子パターンを修正し、使用するしかなかった。
【０００６】
以下に公知文献を記す。
【特許文献１】特開平１１−１６８２８２号公報
【非特許文献１】エレクトロニクス実装技術  ２００３．１（Ｖｏｌ．１９  Ｎｏ．１）  Ｐ．２０〜２５
【非特許文献２】ＰＲＯＤＵＣＴ  ＬＩＮＥ    Ｃｏｐｐｅｒ  Ｆｏｉｌ  Ｉｎｔｅｇｒａｔｅｄ  Ｔｈｉｎ  Ｆｉｌｍ  Ｒｅｓｉｓｔｏｒ（Ｇｏｕｌｄ  Ｅｌｅｃｔｒｏｎｉｃｓ  Ｉｎｃ．）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上述の如く、高精度の抵抗素子を要求する基板には、銅箔の下に薄い抵抗層を有する特殊な基材を使用して抵抗素子を作りこむ方式が利用されてきたが、この基材の製造では、例えば、厚みが１８μｍの銅箔のマット面に１μｍ以下の厚みのニッケル−リン層を無電解めっきで形成したり、ニッケル−クロム層をスパッタで形成して抵抗層としていた。しかし、元の銅箔厚が１８μｍ等に決まっており自由に銅箔厚を選べないため、近年、半導体装置用基板に要求される例えば３０μｍピッチ以下の導体パターンを形成することは難しく、隣接する配線との絶縁不良が発生しやすいことや、銅箔粗化面の凹凸が影響して配線ボトム部の形状が凹凸となることから、わずかなエッチング量の違いで抵抗値精度を決める導体のボトム寸法が変化してしまうため、その制御が困難になっている。
【０００８】
一方、フレキシブル基板系の材料として、ポリイミドのベースフィルム上にニッケル−クロムの薄膜抵抗層を形成し、その上にスパッタと電解めっきで銅層を形成するタイプの材料が出てきた。この材料を使用する場合にはめっきによって自由な銅厚が得られることから、銅箔を使用した材料よりファインパターン形成に有利である。しかし、フォトプロセス法を用いてパターンを形成する場合では、めっきで銅層を厚く形成後パターンを形成するサブトラクティブ法で場合には、前記の銅箔を使用する場合と同様に、抵抗パターン形成部の精度はほとんど差がない。これに対し、セミアディティブ法で導体パターンと抵抗パターンとを形成するプロセスは、大きく２種類に分けられる。一つ目の方法は、抵抗パターン形成部と導体パターン形成部との両方に電解銅めっきを行って必要な厚みの銅パターンを形成し、後から抵抗パターン形成部の銅をエッチングして抵抗素子を形成する方法である。この方法では、サブトラクティブ法より幅方向の寸法精度は高くなるが、エッチングして形成するため長さ方向の抵抗パターン精度が向上しないので、得られる抵抗素子の精度はそれほど向上できない。二つ目の方法は、導体パターン部のみ電解めっきした後、抵抗素子形成部をレジストでマスクして薄膜銅層と薄膜抵抗層を同時にエッチングし、レジストを剥離後に抵抗層上の銅薄膜を除去する方法か、又は電解めっき後に薄膜銅層
を除去してから抵抗素子形成部をレジストでマスクして周囲の薄膜抵抗層を除去する方法がとられている。しかし、この方法では銅パターンと薄膜銅層もしくは薄膜抵抗層との段差を埋める必要があり、使用するレジストを十分に厚くしなければならないため、形成するレジストパターンの寸法精度を向上させるのが難しく、この方法でも微細配線に対応するところまでの精度は得られなかった。したがって、従来の技術による最も高い抵抗値精度が得られる方法として知られている、銅箔の下に薄い抵抗層を有する特殊な基材を使用して抵抗素子を作りこむ方式でも、精度の高い抵抗素子を得るためには、チップ部品に近い寸法まで大きな抵抗素子としなければならない問題がある。
【０００９】
すなわち、微細配線に対応するためには、抵抗パターンの寸法も微細化する必要があるが、単純に寸法を微細化していっても、パターン形成精度自体はほとんど向上しないため、出来あがる抵抗素子の精度は悪くなるだけだった。
【００１０】
このようにして抵抗素子を形成した場合、例えば幅１００μｍ、長さ２００μｍの抵抗素子では、素子寸法の幅及び長さ精度がともに±１０μｍ程度が実用的な限界で、その場合の抵抗値精度は±１０〜１５％程度だが、抵抗素子の寸法を幅１５μｍ、長さ３０μｍで形成しようとすると素子寸法精度が±５μｍに向上しても素子の大きさに対する寸法精度は相対的に低下してしまうため、±４０〜５０％程度の精度がやっとである。
【００１１】
抵抗素子精度を向上させようとすると素子寸法自体を大きくせざるを得ないが、逆に素子寸法を大きくしてしまうと、高密度配線を阻害するばかりでなく、抵抗素子の高周波特性が低下するため、特に高速化が進展している半導体装置用基板に使用できない場合が増えている。
【００１２】
これに対応するため、抵抗値を測定しながら１素子毎にレーザートリミングする方法もあるが、素子数が多いとトリミング時間とコストが膨大になり、トリミングなしで使用したいという要望が強かった。また、標準的と思われる抵抗素子の最小寸法は幅２００μｍ前後かそれより大きいが、配線密度の向上により幅５０μｍ以下の抵抗素子が求められている。しかし、１００μｍ以下の寸法になるとビーム径数十μｍのレーザーで高精度にトリミングすることも難しくなってくる。
【００１３】
本発明の課題は、抵抗素子に限らず微細配線とそれに対応する微細で高精度の受動素子が共存する受動部品を内蔵する半導体装置用基板とその製造方法を提供しようとするものである。
【課題を解決するための手段】
【００１４】
上記課題を考慮した結果、本発明の請求項１に係る発明は、受動部品を内蔵する半導体装置用基板において、少なくとも受動部品形成部近傍の導体の厚さが薄い第１の導体層と、該第１の導体層上に形成された導体の厚さが厚い第２の導体層との２層構造からなり、該２層構造からなる受動部品の形成は、導体の厚さが薄い第１の導体層に形成したパターンの寸法によって、受動部品の素子寸法が決まることを特徴とする半導体装置用基板である。
【００１５】
少なくとも受動部品形成部近傍の導体を、厚みの薄い第１の導体層と、第１の導体層上に形成された第２の導体層の２層構造からなり、第１の導体層の寸法によって該受動部品の素子寸法が決まるように工夫した。すなわち、厚みの薄い第１の導体層と、厚みのある第２の導体層の２層構造とし、厚みが薄く高精度に形成しやすい第１の導体層で素子寸法が決まり、厚みのある第２の導体層によって直流抵抗が小さくなり、素子の電気特性が低下しにくい構造とした半導体装置用基板である。
【００１６】
具体的には、抵抗素子を形成する場合は薄膜抵抗層と接する厚みの薄い第１の導体層を設けることによって第１の導体層を高精度に形成でき、その上に必要な厚みの第２の導体が積み重なる構造とした。なお、この構造によって、コンデンサやコイルなどの抵抗素子以外も高精度化することも可能である。例えば受動部品としてコンデンサに適用した場合には、対向電極の寸法精度が向上することによってキャパシタンス精度を高めることが可能となり、コイルに適用した場合はコイル形成部の配線を微小かつ高精度に形成可能になり、高い値のインダクタンスのコイルを高精度で作り込むことが可能となる。
【００１７】
本発明の請求項２に係る発明は、厚さが薄い第１の導体層と導体の厚さが厚い第２の導体層の前記パターンの端部が、異なる位置にあり、厚さが薄い第１の導体層によって直接受動部品の素子寸法が決まる構造、または、第１の導体層の端部によって導体の厚さが厚い第２の導体層の端部位置が決まり、前記第１の導体層端部間の距離よって素子寸法が決まることを特徴とする請求項１記載の半導体装置用基板である。
【００１８】
本発明の請求項３に係る発明は、前記半導体装置用基板の第１の導体層と第２の導体層が銅からなり、導体表面の少なくとも一部に金、ニッケル、白金、ロジウム、パラジウム、銀、錫、またはこれらを含む合金、またはカーボンからなる導電性物質を形成したことを特徴とする請求項１、又は２記載の半導体装置用基板である。
【００１９】
これは、第１の導体層と第２の導体層を電気伝導性の良好な銅で形成し、半導体素子や配線基板との接続端子部を接触抵抗の低下しにくい貴金属等で保護する形態としたものである。
【００２０】
本発明の請求項４に係る発明は、前記半導体装置用基板の少なくともその一部に幅１５μｍ以下の導体と、それに隣接する導体とを１５μｍ以下かつ該導体の幅より狭い間隙により形成されていることを特徴とする請求項１乃至３のいずれか１項記載の半導体装置用基板である。
【００２１】
これは、本発明の製造プロセスが特にピッチの細かい導体の製造に適しており、その結果得られる微細部の導体が隣接する間隙より幅広く形成できる特徴を示したものである。
【００２２】
本発明の請求項５に係る発明は、前記半導体装置用基板に内蔵された受動部品の素子が、少なくとも幅または長さのいずれか一方が５０μｍ以下の寸法で、厚みが１μｍ以下の抵抗素子であり、抵抗素子の幅が接続する導体の導体層１と同じかそれより細い幅であることを特徴とする請求項１乃至４のいずれか１項記載の半導体装置用基板である。
【００２３】
本発明によって特に効果の大きい薄膜抵抗素子を微細に形成し、微細配線との共存を可能としたもので、抵抗素子を配置することによって微細配線を阻害しないよう、該抵抗素子の幅を微細配線の第１の導体層と同じかそれより細く形成したものである。
【００２４】
本発明の請求項６に係る発明は、少なくとも受動部品形成部近傍の導体の厚さが薄い第１の導体層と、該第１の導体層上に形成された導体の厚さが厚い第２の導体層との２層構造からなり、該２層構造から形成する受動部品を内蔵する半導体装置用基板の製造方法において、絶縁基材上にサブトラクティブ法で第１の導体層パターンを形成する工程と、第１の導体層パターン上に電解めっきまたは無電解めっきで第２の導体層パターンを形成する工程を含むことを特徴とする請求項１乃至５のいずれか１項記載の半導体装置用基板の製造方法である。
【００２５】
本発明の請求項７に係る発明は、請求項６記載の半導体装置用基板の製造方法において、少なくとも第１の導体層パターンはセミアディティブ法で形成する工程を含むことを特
徴とする半導体装置用基板の製造方法である。
【発明の効果】
【００２６】
本発明により、半導体装置用基板で要求される微細な配線を従来の一般的な受動素子内蔵基板より微細で高精度な受動素子を内蔵した半導体装置用基板を得ることが可能になり、特に基板面積の小さい半導体装置用基板に多数の受動素子を内蔵することが可能となった。なかでも、抵抗素子を形成した場合はその素子寸法が小さくなることによる配線密度向上や部品収容点数増加等の１次的な効果だけでなく、２次的効果として特に高周波領域での電気特性が大幅に改善し、搭載する半導体素子の今後の高速化に対応可能な特性を得ることができた。
【発明を実施するための最良の形態】
【００２７】
図１は、本発明の一実施例の半導体装置用基板の部分図で、（ａ）は、平面図であり、（ｂ）は、配線部の側断面図で、（ｃ）は、薄膜抵抗素子部の側断面図である。基板１上に左右に配線が配置され、該配線間に薄膜抵抗素子を形成する。前記配線は、第１導体層３上に第２導体層４の２層構造により形成する。前記薄膜抵抗素子は、薄膜抵抗層２からなるパターンにより形成されている。前記薄膜抵抗層２の形状は、前記第１導体層のパターン形状により決定される。図面の左側の配線と、右側の配線とを薄膜抵抗層２からなる薄膜抵抗素子の受動部品を介して電気回路を形成する。図上、ｙ−ｙ線の断面図を図１（ｂ）に、ｘ−ｘ線の断面図を図１（ｃ）に示す。図１（ｂ）は、配線部の断面を示し、基板１上に、薄膜抵抗層２、第１導体層３、第２導体層４と順番に積層形成する。前記薄膜抵抗層２は、上部の第１導体層３の配線幅に規制され、前記配線では、第２導体層４の導体層厚を十分に厚くして直流抵抗を小さくする。図１（ｃ）は、薄膜抵抗素子の受動部品の近傍を示し、左右の第１導体層３の間隙の距離で薄膜抵抗素子の素子寸法が規制する。前記薄膜抵抗層２の素子では、図面左側から第２導体層４の端部、更に内側に第１導体層３の端部、中央に薄膜抵抗層２が露出し、該薄膜抵抗層を中心に左右対称の谷間を形成する。左右の前記第１導体層３の端部間が素子寸法となる。すなわち、導体の厚さが薄い第１の導体層のパターン形成工程が重要となる。
【００２８】
本発明の半導体装置用基板の製造方法の一例では、導体の厚さが薄い第１導体層のパターン形成を絶縁基材上にサブトラクティブ法で形成する。その方法は、ポリイミドフィルム等の基板１上に順番に薄膜抵抗層２、導体の厚さが薄い第１導体層とを形成した基板を準備する。該基板上にレジスト３０を形成後、フォトプロセス法により、露光処理、現像処理によりレジストパターンを形成する。次に、前記レジストから露出した部分にエッチング処理する。なお、前記エッチング処理では、導体の厚さが薄い第１導体層３のみを除去する。特殊な場合では、薄膜抵抗層２及び第１導体層３の２層を除去することも可能である。その差は、エッチング処理液の差であり、前者は、塩化アンモニウム液系、後者では、塩化第２鉄液系である。以上の製造方法ではエッチング層が薄いほど高精度の第１導体層パターンが完成する。
【００２９】
本発明の半導体装置用基板の製造方法の一例では、導体の厚さが薄い第１の導体層のパターン形成をセミアディティブ法で形成する。その方法は、ポリイミドフィルム等の基板１上に薄膜抵抗層２、第１導体層の底部となる薄膜銅層（図示せず）を形成した基板を準備する。該基板上にレジスト３０を形成後、フォトプロセス法により、露光処理、現像処理によりレジストパターンを形成する。前記薄膜銅層の露出部分に電解銅めっきにより第１の導体層パターンを形成する。レジスト除去後、周囲の薄膜銅層と薄膜抵抗層を除去する。以上の製造方法では、レジストパターンの精度が高いほど高精度の第１の導体層パターンが完成する。
〈実施例１〉
図２は、本発明の実施例１を説明する側断面図の工程図である。なお、図２の右側の点線枠内は平面図である。薄膜抵抗層２としてニッケルとリンの合金層をめっきで形成した厚み９μｍの銅箔を、薄膜抵抗層２を内側にして厚み１２μｍの接着剤を介して厚み７５μｍのポリイミドフィルムの基板１に貼り合せた。接着剤を硬化させた後、硫酸−過酸化水素系の液に浸漬して表面の銅箔厚が約３μｍになるまでエッチングし、これを第１の導体層３とした（図２ａ参照）。前記第１の導体層３上にポジ型液状レジスト（ＰＭＥＲ−Ｐ（商品名）、東京応化（株）製）を約２μｍの厚みで塗布し、乾燥させてレジスト３０を形成した。４０μｍピッチとなるよう、幅２２μｍの遮光部と幅１８μｍの透過部を設けた露光用マスクで投影露光し、現像することで、幅約２２μｍのレジスト開口部と幅約１８μｍのレジストパターンを含む所望のレジストパターンを形成した。塩化アンモニウム系のエッチング液を吹き付け、レジスト開口部から露出した第１導体層３をエッチング除去した（図２（ｂ）参照）。水酸化ナトリウム溶液でレジスト３０を剥離して、幅約２０μｍの銅パターンと幅約２０μｍの間隙を含む第１の導体層３のパターンを形成した（図２（ｃ）参照）。このとき、銅箔をエッチングした部分は下地のニッケルとリンの合金層の薄膜抵抗層２が露出し、薄膜抵抗素子を形成しようとする部分は長さ約４５μｍに亘り第１の導体層３がない状態である。
【００３０】
再びポジ型液状レジスト（ＰＭＥＲ−Ｐ（商品名）、東京応化（株）製）を約５μｍの厚みで塗布し、乾燥させレジスト３１を形成した。薄膜抵抗素子を形成しようとする部分に、幅１５μｍで長さ６０μｍの遮光部を設けた露光用マスクで投影露光し、現像することで、幅約２０μｍの配線の薄膜抵抗素子を形成しようとする部分の両側の銅パターンにかかるように、幅約１５μｍで長さ約６０μｍのレジストパターンを形成した。塩化ナトリウムと硫酸銅を溶解させた液に浸漬し、露出した薄膜抵抗層を除去した（図２（ｄ）参照）。この時点で、形成した薄膜抵抗素子の寸法を測定すると、幅長さとも±１μｍ以内の精度で形成できた。
【００３１】
水酸化ナトリウム溶液でレジスト３１を剥離した後（図２（ｅ）参照）、もう一度ポジ型液状レジスト（ＰＭＥＲ−Ｐ（商品名）、東京応化（株）製）を約５μｍの厚みで塗布し、乾燥させレジスト３２を形成した（図２（ｆ）参照）。幅４０μｍで長さ６０μｍの遮光部が抵抗素子と隣接する銅パターンの一部に掛かるように設計した露光用マスクで投影露光し、現像した。周囲に引き出したリードから導通させ、露出した第１の導体層上に厚み約１０μｍの第２の導体層４を形成した（図２（ｇ）参照）。
【００３２】
水酸化ナトリウム溶液でレジスト３２を剥離した後、形成した素子の抵抗値を測定すると目標の３００Ωに対し、すべて±１０％以内の抵抗値を示した。これは従来の技術で抵抗素子を形成した場合の寸法精度が±４〜５μｍ、抵抗値精度に換算すると±２０〜３０％の精度だったのに比べると、大幅に高精度化することができた（図２（ｈ）参照）。
【００３３】
最後に熱硬化型のソルダーレジストをスクリーン印刷し、キュアした後、露出した銅表面に金めっきを行った。
【００３４】
以上のプロセスにより、幅１５μｍで長さ４５μｍの薄膜抵抗素子を含み、４０μｍピッチの配線パターンを有する半導体装置用基板が完成した。
〈実施例２〉
図３は、本発明の実施例２を説明する側断面図の工程図である。なお、図３の右側の点線枠内は平面図である。厚み５０μｍのポリイミドフィルムの基板１の片面にニッケルとクロムの合金層を薄膜抵抗層２としてスパッタで形成し、その上にスパッタとめっきで厚み３μｍの銅層を第１の導体層３として形成した（図３（ａ）参照）。前記の材料を使用し、洗浄後、第１導体層３上にポジ型液状レジスト（ＰＭＥＲ−Ｐ（商品名）、東京応化
（株）製）を約２μｍの厚みで塗布し、乾燥させレジスト３０を形成した。２００μｍピッチとなるよう、幅１０２μｍの透過部と幅１０８μｍの遮光部を設けた露光用マスクで投影露光し、現像することで、幅約１０２μｍのレジスト開口部と幅約１０８μｍのレジストパターンを含む所望のレジストパターンを形成した。塩化アンモニウム系のエッチング液を吹き付け、レジスト開口部から露出した第１導体層３を除去し（図３（ｂ）参照）、水酸化ナトリウム溶液でレジスト３０を剥離して、幅約１００μｍの銅パターンと幅約１００μｍの間隙を含む第１の導体層３のパターンを形成した（図３（ｃ）参照）。このとき、銅箔をエッチングした部分は下地の薄膜抵抗層２が露出し、薄膜抵抗素子を形成しようとする部分は長さ約３００μｍに亘り第１の導体層３がない状態である。
【００３５】
ネガ型のカバーレジスト（ＰＳＲ−４０００（商品名）、太陽インキ（株）製）を約１５μｍの厚みで塗布し、乾燥させレジスト３１を形成した。薄膜抵抗素子を形成しようとする部分に、幅１５０μｍで長さ３５０μｍの遮光部を設けた露光用マスクで投影露光し、現像することで、幅約１００μｍの配線の薄膜抵抗素子を形成しようとする部分の両側の銅パターンにかかるように、幅約１５０μｍで長さ約３５０μｍのレジストパターンを形成した。１３０℃で２時間加熱してカバーレジストを硬化させた後、過マンガン酸溶液に浸漬し、露出した薄膜抵抗層２を除去した（図３（ｄ）参照）。この時点で、形成した薄膜抵抗素子の寸法を測定すると、長さは±１μｍ以内の精度で形成できていた。幅方向はそれより精度は低く±２０μｍ程度だったが、この構造にした場合は長さ方向より幅方向の寸法精度は要求されない。
【００３６】
さらに、電解銅めっきで厚み１０μｍの第２導体層４を形成した。この時点で形成した素子の抵抗値を測定すると目標の１５０Ωに対し、すべて±１０％以内の抵抗値を示した。
【００３７】
最後に熱硬化型のソルダーレジストをスクリーン印刷し、キュアした後、露出した銅表面に金めっきを行った。
【００３８】
以上のプロセスにより、幅１００μｍで長さ３００μｍの薄膜抵抗素子を含み、２００μｍピッチの配線パターンを有する半導体装置用基板が完成した。
〈実施例３〉
図４は、本発明の実施例３を説明する側断面図の工程図である。なお、図４の右側の点線枠内は平面図である。厚み５０μｍのポリイミドフィルムの基板１の片面にニッケルとクロムの合金層を薄膜抵抗層２としてスパッタで形成し、その上にスパッタとめっきで厚み２μｍの銅層を第１の導体層３として形成した（図４（ａ）参照）。前記材料を使用し、洗浄後、第１導体層３上にポジ型液状レジスト（ＰＭＥＲ−Ｐ（商品名）、東京応化（株）製）を約２μｍの厚みで塗布し、乾燥させレジスト３０を形成した。２０μｍピッチとなるよう、幅１０μｍの遮光部と幅１０μｍの透過部を設けた露光用マスクで投影露光し、現像することで、幅約１０μｍのレジスト開口部と幅約１０μｍのレジストパターンを含む所望のレジストパターンを形成した。塩化第２鉄溶液を吹き付け、レジスト開口部から露出した第１導体層３及び薄膜抵抗層２を除去し、水酸化ナトリウム溶液でレジスト３０を剥離して、幅約８μｍの銅パターンと幅約１２μｍの間隙を含む第１の導体層３のパターンを形成した（図４（ｃ）参照）。このとき、銅箔をエッチングした部分は下地のポリイミドの基板１が露出し、薄膜抵抗素子を形成しようとする部分は第１導体層３が残った状態である。
【００３９】
再びポジ型液状レジスト（ＰＭＥＲ−Ｐ（商品名）、東京応化（株）製）を約５μｍの厚みで塗布し、乾燥させレジスト３１を形成した。薄膜抵抗素子を形成しようとする部分に、幅１５μｍで長さ６０μｍの遮光部を設けた露光用マスクで投影露光し、現像するこ
とで、配線にまたがる幅約１５μｍで長さ約６０μｍのレジストパターンを形成した（図４（ｄ）参照）。
【００４０】
周囲に引き出したリードから導通させ、露出した第１の導体層上に厚み約７μｍの第２の導体層４を形成し、続けて厚み約１μｍのニッケルめっきを行った（図４（ｅ）参照）。水酸化ナトリウム溶液でレジスト３１を剥離した後（図４（ｆ）参照）、過硫酸アンモニウム溶液で抵抗素子上の第１導体層３を除去した（図４（ｇ）参照）。
【００４１】
形成した素子の抵抗値は目標の１２５Ωに対し、すべて±８％以内の抵抗値を示した。
【００４２】
最後に熱硬化型のソルダーレジストをスクリーン印刷し、キュアした後、露出した銅表面に金めっきを行った。
【００４３】
以上のプロセスにより、幅１０μｍで長さ５０μｍの薄膜抵抗素子を含み、２０μｍピッチの配線パターンを有する半導体装置用基板が完成した。
〈実施例４〉
図４を用いて本発明の実施例４を説明する。厚み５０μｍのポリイミドフィルムの基板１の片面にニッケルとクロムの合金層を薄膜抵抗層２としてスパッタで形成し、その上にスパッタとめっきで厚み２μｍの銅層を第１の導体層３として形成した（図４（ａ）参照）。前記材料を使用し、洗浄後、第１導体層３上にポジ型液状レジスト（ＰＭＥＲ−Ｐ（商品名）、東京応化（株）製）を約２μｍの厚みで塗布し、乾燥させレジスト３０を形成した。２０μｍピッチとなるよう、幅１０μｍの遮光部と幅１０μｍの透過部を設けた露光用マスクで投影露光し、現像することで、幅約１０μｍのレジスト開口部と幅約１０μｍのレジストパターンを含む所望のレジストパターンを形成した。塩化第２鉄溶液を吹き付け、レジスト開口部から露出した第１導体層３及び薄膜抵抗層２を除去した。続いて、薄膜抵抗素子を形成しようとする部分に、幅１５μｍで長さ６０μｍの遮光部を設けた露光用マスクで投影露光し、現像した。これによって、第１導体層３をエッチングした部分は下地のポリイミドの基板１が露出し、配線を形成しようとする部分は第１の導体層が露出し、薄膜抵抗素子を形成しようとする部分は第１の導体層３とレジスト３１が残った状態である（図４（ｄ）参照）。
【００４４】
周囲に引き出したリードから導通させ、露出した第１の導体層上に厚み約７μｍの第２の導体層４を形成した（図４（ｅ）参照）。水酸化ナトリウム溶液でレジスト３１を剥離した後（図４（ｆ）参照）、硫酸−過酸化水素系溶液で抵抗素子上の第１導体層３を除去した（図４（ｇ）参照）。
【００４５】
形成した素子の抵抗値は目標の１２５Ωに対し、すべて±１０％以内の抵抗値を示した。最後に熱硬化型のソルダーレジストをスクリーン印刷し、キュアした後、露出した銅表面に金めっきを行った。
【００４６】
以上のプロセスにより、幅１０μｍで長さ５０μｍの薄膜抵抗素子を含み、２０μｍピッチの配線パターンを有する半導体装置用基板が完成した。
【図面の簡単な説明】
【００４７】
【図１】本発明の半導体装置用基板の部分図で、（ａ）は、平面図であり、（ｂ）は、配線部の側断面で、（ｃ）は、薄膜抵抗素子部の側断面図である。
【図２】本発明の実施例１を説明する側断面図の工程図である。
【図３】本発明の実施例２を説明する側断面図の工程図である。
【図４】本発明の実施例３及び４を説明する側断面図の工程図である。
【図５】従来の半導体装置用基板の部分図で、（ａ）は、平面図であり、（ｂ）は、配線部の側断面で、（ｃ）は、薄膜抵抗素子部の側断面図である。
【図６】従来の半導体装置用基板の製造方法を説明する側断面図の工程図である。
【符号の説明】
【００４８】
１…基板
２…薄膜抵抗層
３…第１導体層
４…第２導体層
１０…配線パターン
２０…受動部品
３０…レジスト
３１…レジスト
３２…レジスト
４０…導体層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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