(57)【要約】【課題】  高誘電率膜を含むＮ型ＭＯＳＦＥＴおよびＰ型ＭＯＳＦＥＴを備えた半導体装置において、閾値電圧を低下させることにより所望の範囲で閾値電圧を制御可能とするとともに、ゲートリーク電流の増大を抑制する。【解決手段】  半導体装置１００は、シリコン基板１０２と、シリコン基板１０２上に形成された第一の高誘電率膜１１１および多結晶シリコン膜１１４を含むＮ型ＭＯＳＦＥＴ１１８と、シリコン基板１０２上に、Ｎ型ＭＯＳＦＥＴ１１８に並置して形成された第二の高誘電率膜１１２および多結晶シリコン膜１１４とを含むＰ型ＭＯＳＦＥＴ１２０と、を備える。第二の高誘電率膜１１２の膜厚は、第一の高誘電率膜１１１よりも薄く形成される。第一の高誘電率膜１１１および第二の高誘電率膜１１２は、ＨｆおよびＺｒからなる群から選択される一または二以上の元素を含む。【選択図】  図１
2005327902.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成され、ＨｆおよびＺｒからなる群から選択される元素を含む第一の高誘電率膜により構成された第一のゲート絶縁膜と、前記第一のゲート絶縁膜上に、前記第一の高誘電率膜に接して設けられた多結晶シリコン膜により構成された第一のゲート電極と、を含むＮ型ＭＯＳＦＥＴと、
前記半導体基板上に、前記Ｎ型ＭＯＳＦＥＴに並置して形成され、ＨｆおよびＺｒからなる群から選択される一または二以上の元素を含む第二の高誘電率膜により構成された第二のゲート絶縁膜と、前記第二のゲート絶縁膜上に、前記第二の高誘電率膜に接して設けられた多結晶シリコン膜により構成された第二のゲート電極と、を含むＰ型ＭＯＳＦＥＴと、
を備え、
前記第二の高誘電率膜の膜厚は、前記第一の高誘電率膜よりも薄いことを特徴とする半導体装置。
【請求項２】
半導体基板と、
前記半導体基板上に形成され、多結晶シリコン膜により構成された第一のゲート電極と、前記半導体基板と前記多結晶シリコン膜との間に、前記多結晶シリコン膜に接して設けられた第一の高誘電率膜により構成された第一のゲート絶縁膜と、を含むＮ型ＭＯＳＦＥＴと、
前記半導体基板上に前記Ｎ型ＭＯＳＦＥＴに並置して形成され、多結晶シリコン膜により構成された第二のゲート電極と、前記半導体基板と前記第二のゲート電極との間に、前記多結晶シリコン膜に接して設けられ、当該多結晶シリコン膜中に拡散する元素を含む第二の高誘電率膜により構成された第二のゲート絶縁膜と、を含むＰ型ＭＯＳＦＥＴと、
を備え、
前記第一の高誘電率膜は、前記元素を含み、当該元素が前記第二の高誘電率膜から当該第二の高誘電率膜に接する前記多結晶シリコン膜に拡散する量は、当該元素が前記第一の高誘電率膜から当該第一の高誘電率膜に接する前記多結晶シリコン膜に拡散する量よりも多く、
前記第二の高誘電率膜の膜厚は、前記第一の高誘電率膜よりも薄いことを特徴とする半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記Ｎ型ＭＯＳＦＥＴの前記第一のゲート絶縁膜は、前記半導体基板と前記第一の高誘電率膜との間に設けられたシリコン酸化膜をさらに含み、
前記Ｐ型ＭＯＳＦＥＴの前記第二のゲート絶縁膜は、前記半導体基板と前記第二の高誘電率膜との間に設けられたシリコン酸化膜をさらに含むことを特徴とする半導体装置。
【請求項４】
請求項１乃至３いずれかに記載の半導体装置において、
前記Ｎ型ＭＯＳＦＥＴの前記第一のゲート電極において、前記多結晶シリコン膜はＮ型不純物を含み、
前記Ｐ型ＭＯＳＦＥＴの前記第二のゲート電極において、前記多結晶シリコン膜はＰ型不純物を含むことを特徴とする半導体装置。
【請求項５】
請求項１乃至４いずれかに記載の半導体装置において、
前記第一の高誘電率膜の膜厚ｄ１と前記第二の高誘電率膜の膜厚ｄ２との関係は、ｄ１／ｄ２≧１．５であることを特徴とする半導体装置。
【請求項６】
請求項１乃至５いずれかに記載の半導体装置において、
前記第一の高誘電率膜および前記第二の高誘電率膜は、ＨｆおよびＳｉを含むことを特徴とする半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記第一の高誘電率膜および前記第二の高誘電率膜において、ＨｆとＳｉの合計含有量に対するＨｆの含有率は、２０％以上であることを特徴とする半導体装置。
【請求項８】
請求項１乃至７いずれかに記載の半導体装置において、
前記第一の高誘電率膜および前記第二の高誘電率膜は、それぞれ独立して、ＨｆＳｉＯまたはＨｆＡｌＯ、あるいはこれらの窒化物により構成されたことを特徴とする半導体装置。
【請求項９】
請求項１乃至８いずれかに記載の半導体装置において、
前記Ｎ型ＭＯＳＦＥＴおよび前記Ｐ型ＭＯＳＦＥＴは、ＬＳＩの内部回路を構成することを特徴とする半導体装置。
【請求項１０】
Ｎ型ＭＯＳＦＥＴおよびＰ型ＭＯＳＦＥＴを含む半導体装置の製造方法であって、
ＰウェルおよびＮウェルが並置して形成された半導体基板の全面に、ＨｆおよびＺｒからなる群から選択される一または二以上の元素を含む高誘電率材料により構成された第一の層を形成する工程と、
前記Ｐウェル上の前記第一の層を保護膜で覆う工程と、
前記保護膜をマスクとして、前記Ｎウェル上の前記第一の層を選択的に除去する工程と、
少なくとも前記Ｎウェル上に、ＨｆおよびＺｒからなる群から選択される一または二以上の元素を含む高誘電率材料により構成された第二の層を形成する工程と、
前記第一の層および前記第二の層上に、多結晶シリコン膜を形成する工程と、
前記第一の層、前記第二の層、および前記多結晶シリコン膜を選択的に除去してゲート電極形状に加工する工程と、
を含み、
前記第二の層を形成する工程において、前記Ｎウェル上における前記第一の層と前記第二の層との合計膜厚が、前記Ｐウェル上における前記第一の層と前記第二の層との合計膜厚よりも薄くなるように前記第二の層を形成することを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０に記載の半導体装置の製造方法において、
前記第一の層を形成する工程の前に、
前記半導体基板の全面に、シリコン酸化膜を形成する工程をさらに含み、
前記第一の層を形成する工程において、前記シリコン酸化膜上に前記第一の層を形成することを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１０または１１に記載の半導体装置の製造方法において、
前記第一の層および前記第二の層は、ＨｆおよびＳｉを含むことを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２に記載の半導体装置の製造方法において、
前記第一の層および前記第二の層において、ＨｆとＳｉの合計含有量に対するＨｆの含有率は、２０％以上であることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１０乃至１３いずれかに記載の半導体装置の製造方法において、
前記第一の層および前記第二の層は、それぞれ独立して、ＨｆＳｉＯまたはＨｆＡｌＯあるいはこれらの窒化物により構成されたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高誘電率膜を含むＮ型ＭＯＳＦＥＴおよびＰ型ＭＯＳＦＥＴを備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の構成材料として、ｈｉｇｈ−ｋとよばれる高誘電率膜の利用が検討され始めている。ｈｉｇｈ−ｋ材料の代表的なものとしては、Ｚｒ、Ｈｆ等を含む酸化物が挙げられる。こうした材料をＭＯＳＦＥＴのゲート絶縁膜に用いることにより、ゲート絶縁膜の物理的な厚みをある程度厚くしても電気的なシリコン酸化膜換算膜厚は薄くなり、物理的・構造的に安定なゲート絶縁膜を実現することができる。このため、ＭＯＳＦＥＴ特性の向上のためにＭＯＳ容量を増大させること、およびゲートリーク電流を従来のシリコン酸化膜を用いた場合に比べて低減することの両方またはいずれか一方が可能となる。
【０００３】
特許文献１には、このようなｈｉｇｈ−ｋ材料を用いたｎＭＯＳＦＥＴおよびｐＭＯＳＦＥＴを含むＣＭＯＳデバイスが開示されている。ここで、ｎＭＯＳＦＥＴおよびｐＭＯＳＦＥＴは、シリコン酸化膜等の低誘電率膜と、高誘電率膜とにより構成されたゲート絶縁膜と、多結晶シリコン等により構成されたゲート電極とを含む。ゲート電極は、ゲート絶縁膜の高誘電率膜に接して設けられている。
【特許文献１】特開２００２−２８０４６１号公報
【非特許文献１】C.Hobbs et al，"Fermi Level Pinning at the PolySi/Metal Oxide Interface"，2003 Symposium on VLSI Technology Digest of Technical Papers，4-89114-035-6/03
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、最近の研究によれば、ゲート絶縁膜を高誘電率膜で構成し、ゲート電極を多結晶シリコンで構成した場合、フェルミレベルピニング（Fermi Level Pinning）といわれる現象が起こるとの知見が得られている（非特許文献１）。フェルミレベルピニングは、ゲート電極中のゲート絶縁膜側界面近傍において、高誘電率膜を構成する金属がゲート電極を構成する多結晶シリコン中に拡散し、シリコンと上記金属との結合に基づく準位が形成されることにより生じると考えられている。
【０００５】
ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）のゲート電極の多結晶シリコン中に高誘電率膜を構成する金属が拡散すると、ゲート絶縁膜との界面近傍において多結晶シリコン中に空乏層が発生する。このような空乏層の影響で、ゲート電圧を印加してもゲート絶縁膜に充分な電界が印加されず、チャネル領域においてキャリアを誘起することが困難となる。この結果、閾値電圧が上昇するとともに、閾値電圧のばらつきが大きくなるという課題が生じていた。
【０００６】
このようなフェルミレベルピニングは、とくに、ＨｆやＺｒを高誘電率膜に用いた場合、Ｐ型不純物を含む多結晶シリコンにより構成されたゲート電極を有するＰ型ＭＯＳＦＥＴで生じやすい。
【０００７】
ところで、従来のＣＭＯＳデバイスでは、それぞれＬＳＩの内部回路を構成するＮ型ＭＯＳＦＥＴとＰ型ＭＯＳＦＥＴとの間で同一の組成および膜厚の高誘電率膜がゲート絶縁膜に用いられていた。このような場合、ＣＭＯＳデバイスにおいて、ゲートリーク電流は、Ｎ型ＭＯＳＦＥＴの方がＰ型ＭＯＳＦＥＴよりも大きく問題となっていた。そのため、消費電力設計の観点から、Ｎ型ＭＯＳＦＥＴのゲートリーク電流に着目し、これが許容可能レベルになる膜厚の高誘電率膜を成膜していた。
【０００８】
この一方、ＨｆやＺｒ等特定の元素を含有する高誘電率膜を用いた場合、上述した理由により、Ｐ型ＭＯＳＦＥＴの閾値電圧はゲート絶縁膜にシリコン酸化膜を用いた場合よりも高くなり、Ｓｉ基板中の不純物濃度調整で所望の閾値電圧に設定することが困難なレベルにまで上昇してしまう。
【０００９】
本発明は、こうした事情に鑑みてなされたものであり、高誘電率膜を含むＮ型ＭＯＳＦＥＴおよびＰ型ＭＯＳＦＥＴを備えた半導体装置において、閾値電圧を低下させることにより所望の範囲で閾値電圧を制御可能とするとともに、ゲートリーク電流を増大させないようにする技術を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明者らは、上述したような問題への対策を検討する過程において、閾値電圧の上昇量は、高誘電率膜の膜厚に依存することを見出した。またこの原因は、高誘電率膜の薄膜下によるＭＯＳ容量の増大ではなく、高誘電率膜に含まれる特定の元素が高誘電率膜からゲート電極へ拡散する量が膜厚に依存することを見出し、本発明に想到した。
本発明によれば、半導体基板と、半導体基板上に形成され、ＨｆおよびＺｒからなる群から選択される一または二以上の元素を含む第一の高誘電率膜により構成された第一のゲート絶縁膜と、第一のゲート絶縁膜上に、第一の高誘電率膜に接して設けられた多結晶シリコン膜により構成された第一のゲート電極と、を含むＮ型ＭＯＳＦＥＴと、半導体基板上に、Ｎ型ＭＯＳＦＥＴに並置して形成され、ＨｆおよびＺｒからなる群から選択される一または二以上の元素を含む第二の高誘電率膜により構成された第二のゲート絶縁膜と、第二のゲート絶縁膜上に、第二の高誘電率膜に接して設けられた多結晶シリコン膜により構成された第二のゲート電極と、を含むＰ型ＭＯＳＦＥＴと、を備え、第二の高誘電率膜の膜厚は、第一の高誘電率膜よりも薄いことを特徴とする半導体装置が提供される。
【００１１】
なお、第一の高誘電率膜および第二の高誘電率膜は、ＨｆおよびＺｒからなる群から選択される一または二以上の元素と、Ｓｉ、ＯおよびＮからなる群から選択される一または二以上の元素との化合物により構成することができる。
【００１２】
上記非特許文献１には、多結晶シリコンに接してＨｆＯ２等の高誘電率膜を設けるとフェルミレベルピニングが生じることが報告されている。このようなフェルミレベルピニングは、Ｐ型ＭＯＳＦＥＴにおいて影響が大きい。とくに、ＨｆＯ２やＨｆＡｌＯ等、Ｈｆを含む高誘電率膜において、Ｐ型ＭＯＳＦＥＴでの影響が大きくなる。しかし、本発明において、Ｐ型ＭＯＳＦＥＴにおける第二の高誘電率膜の膜厚が薄く形成されているので、第二の高誘電率膜が多結晶シリコン膜と接していても、第二の高誘電率膜中の金属が多結晶シリコン膜に拡散する量が減り、多結晶シリコン中の空乏層の発生を抑制することができる。これにより、Ｐ型ＭＯＳＦＥＴにおけるフェルミレベルピニングの影響を低減することができる。そのため、Ｐ型ＭＯＳＦＥＴの閾値電圧の上昇を抑制することができるとともに、ばらつきを小さくすることができる。
【００１３】
また、Ｎ型ＭＯＳＦＥＴにおける高誘電率膜の膜厚は厚く形成することができ、Ｎ型ＭＯＳＦＥＴで問題となるゲートリーク電流の増大を抑制することができる。
【００１４】
本発明によれば、半導体基板と、半導体基板上に形成され、多結晶シリコン膜により構成された第一のゲート電極と、半導体基板と多結晶シリコン膜との間に、多結晶シリコン膜に接して設けられた第一の高誘電率膜により構成された第一のゲート絶縁膜と、を含むＮ型ＭＯＳＦＥＴと、半導体基板上にＮ型ＭＯＳＦＥＴに並置して形成され、多結晶シリコン膜により構成された第二のゲート電極と、半導体基板と第二のゲート電極との間に、多結晶シリコン膜に接して設けられ、当該多結晶シリコン膜中に拡散する元素を含む第二の高誘電率膜により構成された第二のゲート絶縁膜と、を含むＰ型ＭＯＳＦＥＴと、を備え、第一の高誘電率膜は、元素を含み、当該元素が第二の高誘電率膜から当該第二の高誘電率膜に接する多結晶シリコン膜に拡散する量は、当該元素が第一の高誘電率膜から当該第一の高誘電率膜に接する多結晶シリコン膜に拡散する量よりも多く、第二の高誘電率膜の膜厚は、第一の高誘電率膜よりも薄いことを特徴とする半導体装置が提供される。
【００１５】
本発明において、Ｐ型ＭＯＳＦＥＴにおける第二の高誘電率膜の膜厚が薄く形成されているので、第二の高誘電率膜が多結晶シリコン膜と接していても、第二の高誘電率膜中の金属が多結晶シリコン膜に拡散する量が減り、多結晶シリコン中の空乏層の発生を抑制することができる。これにより、Ｐ型ＭＯＳＦＥＴにおけるフェルミレベルピニングの影響を低減することができる。そのため、Ｐ型ＭＯＳＦＥＴの閾値電圧の上昇を抑制することができるとともに、ばらつきを小さくすることができる。
【００１６】
本発明の半導体装置において、第一の高誘電率膜および第二の高誘電率膜は、ＨｆおよびＳｉを含むことができる。またこの場合、第一の高誘電率膜および第二の高誘電率膜において、ＨｆとＳｉの合計含有量に対するＨｆの含有率は、２０％以上とすることができる。より好ましくは、ＨｆとＳｉの合計含有量に対するＨｆの含有率は、３０％以上とすることができる。
本発明の半導体装置において、第一の高誘電率膜および第二の高誘電率膜は、それぞれ独立して、ＨｆＳｉＯまたはＨｆＡｌＯあるいはこれらの窒化物により構成することができる。ここで、ＨｆＡｌＯにおいて、ＨｆとＡｌの合計含有量に対するＨｆの割合の下限は、２０％以上とすることができる。また、第一の高誘電率膜および第二の高誘電率膜は、Ａｌを含まない構成とすることもできる。
【００１７】
以上のような場合に、Ｐ型ＭＯＳＦＥＴにおけるフェルミレベルピニングの影響が問題となる。しかし、本発明において、Ｐ型ＭＯＳＦＥＴにおける第二の高誘電率膜の膜厚が薄く形成されているため、上述したように、Ｐ型ＭＯＳＦＥＴにおけるフェルミレベルピニングの影響を低減することができる。
【００１８】
本発明の半導体装置において、Ｎ型ＭＯＳＦＥＴの第一のゲート絶縁膜は、半導体基板と第一の高誘電率膜との間に設けられたシリコン酸化膜をさらに含むことができ、Ｐ型ＭＯＳＦＥＴの第二のゲート絶縁膜は、半導体基板と第二の高誘電率膜との間に設けられたシリコン酸化膜をさらに含むことができる。シリコン酸化膜は、窒素を含むこともできる。
【００１９】
半導体基板と第一の高誘電率膜との間、および半導体基板と第二の高誘電率膜との間にシリコン酸化膜を設けることにより、第一の高誘電率膜および第二の高誘電率膜中の金属が半導体基板に拡散等するのを防ぐことができる。
【００２０】
本発明の半導体装置におけるＮ型ＭＯＳＦＥＴの第一のゲート電極において、多結晶シリコン膜はＮ型不純物を含むことができ、Ｐ型ＭＯＳＦＥＴの第二のゲート電極において、多結晶シリコン膜はＰ型不純物を含むことができる。
【００２１】
上述したようなフェルミレベルピニングは、Ｐ型不純物を含む多結晶シリコン膜が高誘電率膜と接している場合に顕著に生じる。しかし、本発明によれば、Ｐ型ＭＯＳＦＥＴにおける第二の高誘電率膜の膜厚が薄く形成されているので、第二の高誘電率膜が多結晶シリコン膜と接していても、第二の高誘電率膜中の金属が多結晶シリコン膜に拡散する量が減り、多結晶シリコン中の空乏層の発生を抑制することができる。
【００２２】
本発明の半導体装置において、第一の高誘電率膜の膜厚ｄ１と第二の高誘電率膜の膜厚ｄ２との関係は、ｄ１／ｄ２≧１．５とすることができる。また、上限は特に制限されないが、たとえば、ｄ１／ｄ２≦３とすることができる。
【００２３】
第一の高誘電率膜の膜厚と第二の高誘電率膜の膜厚とをこのような関係とすることにより、フェルミレベルピニングの影響を緩和して閾値電圧を低下させるとともに、ゲートリーク電流の増大を抑制させることができる。ここで、第一の高誘電率膜をたとえばＨｆＳｉＮＯにより構成した場合、膜厚ｄ１は、１．５ｎｍ以上とすることができる。これにより、Ｎ型ＭＯＳＦＥＴにおいてゲートリーク電流の増大を抑制することができる。また、第二の高誘電率膜の膜厚ｄ２は、たとえば１ｎｍ以下、より好ましくは０．５ｎｍ以下とすることができる。これにより、フェルミレベルピニングの影響を低減することができる。
【００２４】
本発明の半導体装置において、Ｎ型ＭＯＳＦＥＴおよびＰ型ＭＯＳＦＥＴは、ＬＳＩの内部回路を構成することができる。
【００２５】
本発明によれば、Ｎ型ＭＯＳＦＥＴおよびＰ型ＭＯＳＦＥＴを含む半導体装置の製造方法であって、ＰウェルおよびＮウェルが並置して形成された半導体基板の全面に、ＨｆおよびＺｒからなる群から選択される一または二以上の元素を含む高誘電率材料により構成された第一の層を形成する工程と、Ｐウェル上の第一の層を保護膜で覆う工程と、保護膜をマスクとして、Ｎウェル上の第一の層を選択的に除去する工程と、少なくともＮウェル上に、ＨｆおよびＺｒからなる群から選択される一または二以上の元素を含む高誘電率材料により構成された第二の層を形成する工程と、第一の層および第二の層上に、多結晶シリコン膜を形成する工程と、第一の層、第二の層、および多結晶シリコン膜を選択的に除去してゲート電極形状に加工する工程と、を含み、第二の層を形成する工程において、Ｎウェル上における第一の層と第二の層との合計膜厚が、Ｐウェル上における第一の層と第二の層との合計膜厚よりも薄くなるように第二の層を形成することを特徴とする半導体装置の製造方法が提供される。
なお、第一の層および第二の層は、ＨｆおよびＺｒからなる群から選択される一または二以上の元素と、Ｓｉ、ＯおよびＮからなる群から選択される一または二以上の元素との化合物により構成することができる。
【００２６】
本発明の半導体装置の製造方法は、前記第一の層を形成する工程の前に、前記半導体基板の全面に、シリコン酸化膜を形成する工程をさらに含むことができ、前記第一の層を形成する工程において、前記シリコン酸化膜上に前記第一の層を形成することができる。シリコン酸化膜は、窒素を含むこともできる。
【００２７】
本発明の半導体装置の製造方法において、第一の層および第二の層は、ＨｆおよびＳｉを含むことができる。
【００２８】
本発明の半導体装置の製造方法において、第一の層および第二の層において、ＨｆとＳｉの合計含有量に対するＨｆの含有率は、２０％以上とすることができる。
【００２９】
本発明の半導体装置の製造方法において、第一の層および第二の層は、それぞれ独立して、ＨｆＳｉＯまたはＨｆＡｌＯあるいはこれらの窒化物により構成することができる。ここで、ＨｆＡｌＯにおいて、ＨｆとＡｌの合計含有量に対するＨｆの割合の下限は、２０％以上とすることができる。また、第一の高誘電率膜および第二の高誘電率膜は、Ａｌを含まない構成とすることもできる。
【発明の効果】
【００３０】
本発明によれば、高誘電率膜を含むＮ型ＭＯＳＦＥＴおよびＰ型ＭＯＳＦＥＴを備えた半導体装置において、Ｐ型ＭＯＳＦＥＴの閾値電圧を低下させることにより所望の範囲で閾値電圧を制御可能とするとともに、Ｎ型ＭＯＳＦＥＴのゲートリーク電流を増大させないようにすることができる。
【発明を実施するための最良の形態】
【００３１】
以下、本発明の実施の形態について、図面を用いて説明する。なお、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００３２】
（第一の実施の形態）
図１は、本実施の形態における半導体装置１００の構成を示す断面図である。本実施の形態において、半導体装置１００は、Ｎ型ＭＯＳＦＥＴ１１８およびＰ型ＭＯＳＦＥＴ１２０を含むＣＭＯＳ（Complementary Metal Oxide Semiconductor）デバイスである。また、このＣＭＯＳデバイスは、ＬＳＩの内部回路を構成する。
【００３３】
半導体装置１００は、Ｐ型の導電型を有するＰウェル１０２ａおよびＮ型の導電型を有するＮウェル１０２ｂが設けられたシリコン基板１０２と、Ｐウェル１０２ａとＮウェル１０２ｂとを分離する素子分離領域１０４とを含む。Ｐウェル１０２ａおよびＮウェル１０２ｂには、それぞれ、Ｎ型ＭＯＳＦＥＴ１１８およびＰ型ＭＯＳＦＥＴ１２０が形成されている。
【００３４】
Ｐウェル１０２ａには、一対の不純物拡散領域１２１が設けられ、これらの間にチャネル領域（不図示）が形成されている。チャネル領域上には、シリコン酸化膜１０６および第一の高誘電率膜１１１がこの順で積層されたゲート絶縁膜と、ゲート絶縁膜上に設けられ、多結晶シリコン膜１１４により構成されたゲート電極と、側壁絶縁膜１１５と、により構成されたゲートが設けられる。ここで、多結晶シリコン膜１１４は、第一の高誘電率膜１１１に接して設けられる。Ｎ型ＭＯＳＦＥＴ１１８の多結晶シリコン膜１１４には、Ｎ型不純物がドープされている。これらによりＮ型ＭＯＳＦＥＴ１１８が構成される。
【００３５】
また、同様に、Ｎウェル１０２ｂにも一対の不純物拡散領域１２２が設けられ、これらの間にチャネル領域（不図示）が形成されている。チャネル領域上には、シリコン酸化膜１０６および第二の高誘電率膜１１２がこの順で積層されたゲート絶縁膜と、ゲート絶縁膜上に設けられ、多結晶シリコン膜１１４により構成されたゲート電極と、側壁絶縁膜１１６と、により構成されたゲートが設けられる。ここで、多結晶シリコン膜１１４は、第二の高誘電率膜１１２に接して設けられる。Ｐ型ＭＯＳＦＥＴ１２０の多結晶シリコン膜１１４には、Ｐ型不純物がドープされている。これらにより、Ｐ型ＭＯＳＦＥＴ１２０が構成される。
【００３６】
第一の高誘電率膜１１１および第二の高誘電率膜１１２は、酸化シリコンよりも比誘電率の高い膜であり、いわゆるｈｉｇｈ−ｋ膜を用いることができる。第一の高誘電率膜１１１および第二の高誘電率膜１１２は、比誘電率１０以上の材料により構成することができる。具体的には、第一の高誘電率膜１１１および第二の高誘電率膜１１２は、それぞれ、ＨｆおよびＺｒからなる群から選択される一または二以上の元素を含む材料により構成することができ、これらのいずれかの元素を含む酸化膜、シリケート膜等とすることができる。このような材料を用いることにより、第一の高誘電率膜１１１および第二の高誘電率膜１１２の比誘電率を高くすることができるとともに、良好な耐熱性を付与することができる。そのため、ＭＯＳＦＥＴのサイズ縮小化、信頼性向上に寄与することができる。第一の高誘電率膜１１１および第二の高誘電率膜１１２は、同じ材料により構成することもできるが、異なる材料により構成することもできる。
【００３７】
第一の高誘電率膜１１１および第二の高誘電率膜１１２は、ＨｆおよびＳｉを含む材料により構成することができる。この場合、ＨｆとＳｉの合計含有量に対するＨｆの含有率は、２０％以上とすることができる。また、第一の高誘電率膜１１１および第二の高誘電率膜１１２は、それぞれ独立して、ＨｆＳｉＯまたはＨｆＡｌＯあるいはこれらの窒化物により構成することができる。ここで、ＨｆＡｌＯにおいて、ＨｆとＡｌの合計含有量に対するＨｆの割合の下限は、２０％以上とすることができる。また、第一の高誘電率膜および第二の高誘電率膜は、Ａｌを含まない構成とすることもできる。
【００３８】
本実施の形態において、Ｐ型ＭＯＳＦＥＴ１２０の第二の高誘電率膜１１２の積層方向における膜厚は、Ｎ型ＭＯＳＦＥＴ１１８の第一の高誘電率膜１１１の膜厚よりも薄く形成される。以下、単に膜厚というときは、積層方向の膜厚を示す。Ｎ型ＭＯＳＦＥＴ１１８およびＰ型ＭＯＳＦＥＴ１２０を備えた半導体装置１００において、Ｎ型ＭＯＳＦＥＴ１１８におけるゲートリーク電流の増大を抑制するとともに、Ｐ型ＭＯＳＦＥＴ１２０におけるフェルミレベルピニングの影響を低減するためには、第一の高誘電率膜１１１の膜厚ｄ１と第二の高誘電率膜１１２の膜厚ｄ２との関係が、ｄ１／ｄ２≧１．５となるようにすることが好ましい。
【００３９】
Ｎ型ＭＯＳＦＥＴ１１８の第一の高誘電率膜１１１の膜厚は、たとえば１．５ｎｍ以上とすることができる。これにより、Ｎ型ＭＯＳＦＥＴ１１８においてゲートリーク電流の増大を抑制することができる。また、上限は特に制限されないが、たとえば、ｄ１／ｄ２≦３とすることができる。Ｐ型ＭＯＳＦＥＴ１２０の第二の高誘電率膜１１２の膜厚は、たとえば１ｎｍ以下、より好ましくは０．５ｎｍ以下とすることができる。これにより、フェルミレベルピニングの影響を低減することができる。
【００４０】
第一の高誘電率膜１１１および第二の高誘電率膜１１２を構成する材料として、上述したような元素を含むものを用いた場合、Ｐ型ＭＯＳＦＥＴ１２０において、フェルミレベルピニングの影響により、閾値電圧が上昇してしまうという課題が生じ得るが、本実施の形態における半導体装置１００の構成によれば、Ｐ型ＭＯＳＦＥＴ１２０の第二の高誘電率膜１１２の膜厚が薄く形成されるので、フェルミレベルピニングの影響を低減することができる。一方、Ｎ型ＭＯＳＦＥＴ１１８の第一の高誘電率膜１１１の膜厚は、厚く形成されるので、ゲートリーク電流の増大を抑制することもできる。
【００４１】
また、とくに制限はないが、Ｎ型ＭＯＳＦＥＴ１１８およびＰ型ＭＯＳＦＥＴ１２０において、シリコン酸化膜１０６の積層方向における膜厚は、略等しく形成することができる。
【００４２】
図２および図３は、図１に示した構成の半導体装置１００の製造手順の一例を示す工程断面図である。
【００４３】
まず、公知の技術により、シリコン基板１０２に、ＳＴＩ（Shallow Trench Isolation）による素子分離領域１０４を形成した後、Ｐ型不純物をイオン注入してＰウェル１０２ａ、Ｎ型不純物をイオン注入してＮウェル１０２ｂを、それぞれ形成する（図２（ａ））。素子分離領域１０４は、たとえばＬＯＣＯＳ法等の公知の他の方法で形成してもよい。
【００４４】
つづいて、公知の技術により、Ｐウェル１０２ａおよびＮウェル１０２ｂにチャネル領域をそれぞれ形成する。なお、Ｐウェル１０２ａおよびＮウェル１０２ｂのチャネル領域の下方に、Ｎ型不純物およびＰ型不純物をそれぞれイオン注入することにより、パンチスルーストッパー領域を形成することもできる。このようなパンチスルーストッパー領域を形成することにより、短チャネル効果を抑制することができる。
【００４５】
つづいて、シリコン基板１０２の表面にシリコン酸化膜１０６（たとえば膜厚約１ｎｍ〜２ｎｍ）を形成する（図２（ｂ））。シリコン酸化膜１０６は、たとえばシリコン基板１０２の表面を熱酸化することにより形成することができる。熱酸化の条件としては、たとえば、処理温度９００℃、処理時間４０秒〜５０秒程度とすることができる。
【００４６】
つづいて、シリコン酸化膜１０６上に、高誘電率膜１０８（たとえば膜厚約１ｎｍ）を形成する（図２（ｃ））。高誘電率膜１０８は、ＣＶＤ法やＡＬＤ法（原子層堆積法）等により成膜することができる。本実施の形態では、高誘電率膜１０８としてハフニウムシリケートを採用する。この成膜は、有機ハフニウム原料ガス、酸化性ガスおよびシリコン含有ガスを用いて行う。ここで、たとえば、酸化性ガスとして酸素、シリコン含有ガスとしてモノシラン（ＳｉＨ４）を用いることができる。
【００４７】
この後、たとえばアンモニア等の窒素含有ガスを用いてアニールを行う。この条件としては、処理温度９００〜１０００℃、処理時間４０秒等とする。アニールを行うことにより、ハフニウムシリケートの結晶化を抑制することができる。
【００４８】
つづいて、Ｐウェル１０２ａ上に、フォトレジスト１１０を形成する（図２（ｄ））。フォトレジスト１１０は、高誘電率膜１０８上にレジストを塗布し、パターン形成用マスク（不図示）を用いて露光・現像することにより形成される。この状態で、たとえば希フッ酸（ＤＨＦ）を用いてウェットエッチングを行う。これにより、Ｎウェル１０２ｂ上の高誘電率膜１０８が選択的に除去される。つづいて、Ｐウェル１０２ａ上の高誘電率膜１０８が除去されないように、たとえばオゾン等を用いたドライ雰囲気下でフォトレジスト１１０を剥離する（図３（ｅ））。
【００４９】
次いで、高誘電率膜１０８およびシリコン酸化膜１０６上に、第二の高誘電率膜１１２（たとえば膜厚約０．７ｎｍ）を形成する（図３（ｆ））。第二の高誘電率膜１１２は、高誘電率膜１０８と同様にして形成することができる。以上の処理により、Ｐウェル１０２ａ上において、Ｎウェル１０２ｂ上よりも膜厚が厚い高誘電率膜が形成される。
【００５０】
その後、第二の高誘電率膜１１２上に、多結晶シリコン膜１１４を成膜する（図３（ｇ））。次いで、Ｐウェル１０２ａ上に成膜された多結晶シリコン膜１１４にはＮ型不純物をイオン注入し、Ｎウェル１０２ｂ上に成膜された多結晶シリコン膜１１４にはＰ型不純物をイオン注入する。
【００５１】
つづいて、シリコン酸化膜１０６、高誘電率膜１０８、第二の高誘電率膜１１２、および多結晶シリコン膜１１４を選択的にドライエッチングし、ゲート電極の形状に加工する。次いで、Ｐウェル１０２ａ上において、シリコン酸化膜１０６、高誘電率膜１０８、第二の高誘電率膜１１２、および多結晶シリコン膜１１４の側壁に側壁絶縁膜１１５を形成する。また、Ｎウェル１０２ｂ上において、シリコン酸化膜１０６、第二の高誘電率膜１１２、および多結晶シリコン膜１１４の側壁に側壁絶縁膜１１６を形成する（図３（ｈ））。
側壁絶縁膜１１５および側壁絶縁膜１１６は、たとえば、フルオロカーボンガスなどを用いた異方性エッチングにより形成することができる。ここで、第一の高誘電率膜１１１は、高誘電率膜１０８および第二の高誘電率膜１１２により構成される。
【００５２】
つづいて、Ｐウェル１０２ａおよびＮウェル１０２ｂ表面に、それぞれ、チャネル領域と後述する不純物拡散領域との電気的接続部であるソース／ドレインエクステンション領域を形成する。
【００５３】
次に、Ｐウェル１０２ａ上において、ゲート電極および側壁絶縁膜１１５をマスクとして、Ｐウェル１０２ａの表層にＰやＡｓ等のＮ型不純物をドープして不純物拡散領域１２１を形成する。また、Ｎウェル１０２ｂ上において、ゲート電極および側壁絶縁膜１１６をマスクとして、Ｎウェル１０２ｂの表層にＢやＡｌ等のＰ型不純物をドープして不純物拡散領域１２２を形成する。これにより、ソース領域およびドレイン領域が形成される。その後、非酸化雰囲気中で熱処理を行うことにより、不純物の活性化を行う。以上のプロセスにより、ＣＭＯＳデバイスである半導体装置１００が形成される。
【００５４】
本実施の形態において、フェルミレベルピニングの影響が大きいＰ型ＭＯＳＦＥＴ１２０においては、第二の高誘電率膜１１２の膜厚を薄くすることにより、第二の高誘電率膜１１２から多結晶シリコン膜１１４に拡散する金属（本実施の形態ではＨｆ）の量を低減することができ、多結晶シリコン膜１１４中の空乏層の発生を低減することができる。これにより、Ｐ型ＭＯＳＦＥＴの閾値電圧を低下させることができる。これにより、シリコン基板中に注入する不純物濃度を調整することにより、Ｐ型ＭＯＳＦＥＴの閾値電圧を所望の範囲に制御することができる。一方、Ｎ型ＭＯＳＦＥＴ１１８において、第一の高誘電率膜１１１の膜厚を第二の高誘電率膜１１２と同様に薄くしてしまうと、ゲートリーク電流が問題となる。しかし、本実施の形態において、Ｎ型ＭＯＳＦＥＴ１１８の第一の高誘電率膜１１１の膜厚は、第二の高誘電率膜１１２とは独立に制御され、第二の高誘電率膜１１２よりも厚く形成されるので、Ｎ型ＭＯＳＦＥＴ１１８におけるゲートリーク電流を増大させることがない。このように、本実施の形態における半導体装置１００によれば、Ｎ型ＭＯＳＦＥＴ１１８におけるゲートリーク電流を増大させることなく、Ｐ型ＭＯＳＦＥＴ１２０におけるフェルミレベルピニングを抑制することができる。また、本実施の形態における半導体装置１００によれば、Ｎ型ＭＯＳＦＥＴ１１８のゲートリーク電流を増大させることがないため、スタンバイ時の消費電力を従来と同等とすることができる。
【００５５】
（第二の実施の形態）
本実施の形態においても、第一の実施の形態において、図２（ａ）から図２（ｄ）を参照して説明したのと同様に処理を行い、シリコン基板１０２上にシリコン酸化膜１０６および高誘電率膜１０８を形成し、Ｐウェル１０２ａ上にフォトレジスト１１０を形成する。この状態で、たとえば希フッ酸（ＤＨＦ）を用いてウェットエッチングを行い、Ｎウェル１０２ｂ上の高誘電率膜１０８およびシリコン酸化膜１０６を選択的に除去する（図４）。本実施の形態において、高誘電率膜１０８とともに、シリコン酸化膜１０６も除去する点で、第一の実施の形態と異なる。
【００５６】
つづいて、フォトレジスト１１０を除去した後、シリコン基板１０２のＮウェル１０２ｂの表面を熱酸化することにより、Ｎウェル１０２ｂ上にシリコン酸化膜（不図示）を形成する。つづいて、シリコン酸化膜１０６およびＮウェル１０２ｂ上のシリコン酸化膜上に高誘電率膜を形成する。この高誘電率膜は、高誘電率膜１０８と同様にして形成することができる。
【００５７】
Ｎウェル１０２ｂ上に形成するシリコン酸化膜の膜厚は、シリコン酸化膜１０６の膜厚と略同一とすることもできるが、シリコン酸化膜１０６の膜厚より薄くしてもよく、また厚くしてもよい。
【００５８】
たとえば、Ｎウェル１０２ｂ上のシリコン酸化膜の膜厚は、シリコン酸化膜１０６と高誘電率膜１０８の膜厚の合計膜厚と略等しくすることもできる。このような例を図５に示す。
本実施の形態における半導体装置１００の製造方法によれば、高誘電率膜１０８を除去した後にＮウェル１０２ｂ上にシリコン酸化膜を形成するので、高誘電率膜１０８をエッチング除去する際に、シリコン酸化膜に欠陥を生じさせるおそれがない。そのため、高誘電率膜１０８を種々の条件でエッチング除去することができる。
【実施例】
【００５９】
第一の実施の形態において、図１に示した構成のＰ型ＭＯＳＦＥＴ１２０を用いて、第二の高誘電率膜１１２の膜厚とＰ型ＭＯＳＦＥＴ１２０の閾値電圧との関係を調べた。その結果を図６に示す。図示したように、第二の高誘電率膜１１２の膜厚が厚くなると、Ｐ型ＭＯＳＦＥＴ１２０の閾値電圧が上昇する。第二の高誘電率膜１１２の膜厚が１ｎｍ以下のときに、閾値電圧が製品適用に可能なレベル（約０．５Ｖ以下）となることが示された。また、第二の高誘電率膜１１２の膜厚を０．５ｎｍ以下とすると、より効果的に閾値電圧の上昇を抑えることができることも判明した。シリコン酸化膜１０６の膜厚を異ならせたＰ型ＭＯＳＦＥＴ１２０について検討したが、いずれも同様の結果を示した。
【００６０】
一方、ここでは図示していないが、Ｎ型ＭＯＳＦＥＴ１１８において、第一の高誘電率膜１１１の膜厚が１．５ｎｍ以上のときにゲートリーク電流の影響が低減されることも示された。以上の結果から、第一の高誘電率膜１１１の膜厚ｄ１と第二の高誘電率膜１１２の膜厚ｄ２との関係が、ｄ１／ｄ２≧１．５となる場合に、ＣＭＯＳデバイスにおけるゲートリーク電流の影響とフェルミレベルピニングの影響をともに低減することができることが判明した。
【００６１】
以上、図面を参照して本発明の実施の形態および実施例について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【００６２】
たとえば、上記の実施の形態においては、高誘電率膜として、ハフニウムシリケート膜を用いる形態について説明したが、これ以外にも、Ｈｆ、Ｚｒなどの酸化膜、シリケート膜、酸窒化膜等を用いることもできる。また、第一の実施の形態において、図２および図３を参照して説明した処理で、高誘電率膜１０８と第二の高誘電率膜１１２とは、異なる材料により形成することもできる。また、図１に示した第一の高誘電率膜１１１および第二の高誘電率膜１１２は、それぞれ組成の異なる複数の高誘電率膜を積層した構造とすることもできる。
【００６３】
さらに、Ｈｆ、Ｚｒに限らず、本発明は、多結晶シリコン膜に接して設けられた場合に、当該多結晶シリコン膜に拡散してフェルミレベルピニングを生じる原因となる元素を含むゲート絶縁膜を有するＮ型ＭＯＳＦＥＴおよびＰ型ＭＯＳＦＥＴに適用することができる。
【００６４】
第一の実施の形態において、図３（ｅ）を参照して説明した処理で、フォトレジスト１１０を除去するとともに、図３（ｆ）を参照して説明した処理で、Ｐウェル１０２ａ上にも第二の高誘電率膜１１２を形成する形態を示したが、フォトレジスト１１０を残したまま、Ｎウェル１０２ｂ上のみに第二の高誘電率膜１１２を形成するようにすることもできる。この場合、高誘電率膜１０８の膜厚を、Ｎ型ＭＯＳＦＥＴ１１８においてゲートリーク電流が問題とならない程度の厚さすることができる。このように、第一の高誘電率膜１１１および第二の高誘電率膜１１２は種々の方法で形成することができる。
【００６５】
第一の実施の形態において、図３（ｅ）を参照して説明した処理で、Ｎウェル１０２ｂ上の高誘電率膜１０８を除去する形態を説明したが、このとき、高誘電率膜１０８は完全に除去されなくてもよい。また、Ｎウェル１０２ｂ上の高誘電率膜１０８が除去されるとともに、Ｎウェル１０２ｂ上のシリコン酸化膜１０６の一部も同時に除去されてもよい。本発明において、最終的に、Ｎ型ＭＯＳＦＥＴ１１８の第一の高誘電率膜１１１の膜厚とＰ型ＭＯＳＦＥＴ１２０の第二の高誘電率膜１１２の膜厚がそれぞれ所望の値となっていればよい。
【図面の簡単な説明】
【００６６】
【図１】本発明の実施の形態における半導体装置の構成の一例を示す断面図である。
【図２】本発明の実施の形態における半導体装置の製造手順の一例を示す工程断面図である。
【図３】本発明の実施の形態における半導体装置の製造手順の一例を示す工程断面図である。
【図４】本発明の実施の形態における半導体装置の製造途中の構成を示す工程断面図である。
【図５】本発明の実施の形態における半導体装置の構成の一例を示す断面図である。
【図６】Ｐ型ＭＯＳＦＥＴにおける高誘電率膜の膜厚と、閾値電圧との関係を示す図である。
【符号の説明】
【００６７】
１００  半導体装置
１０２  シリコン基板
１０２ａ  Ｐウェル
１０２ｂ  Ｎウェル
１０４  素子分離領域
１０６  シリコン酸化膜
１０８  高誘電率膜
１１１  第一の高誘電率膜
１１２  第二の高誘電率膜
１１４  多結晶シリコン膜
１１５  側壁絶縁膜
１１６  側壁絶縁膜
１１８  Ｎ型ＭＯＳＦＥＴ
１２０  Ｐ型ＭＯＳＦＥＴ
１２１  不純物拡散領域
１２２  不純物拡散領域
【図１】
2005327902.tif 000003
【図２】
2005327902.tif 000004
【図３】
2005327902.tif 000005
【図４】
2005327902.tif 000006
【図５】
2005327902.tif 000007
【図６】
2005327902.tif 000008
【手続補正書】
【提出日】平成17年4月21日(2005.4.21)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成され、ＨｆおよびＺｒからなる群から選択される元素を含む第一の高誘電率膜により構成された第一のゲート絶縁膜と、前記第一のゲート絶縁膜上に、前記第一の高誘電率膜に接して設けられた多結晶シリコン膜により構成された第一のゲート電極と、を含むＮ型ＭＯＳＦＥＴと、
前記半導体基板上に、前記Ｎ型ＭＯＳＦＥＴに並置して形成され、ＨｆおよびＺｒからなる群から選択される一または二以上の元素を含む第二の高誘電率膜により構成された第二のゲート絶縁膜と、前記第二のゲート絶縁膜上に、前記第二の高誘電率膜に接して設けられた多結晶シリコン膜により構成された第二のゲート電極と、を含むＰ型ＭＯＳＦＥＴと、
を備え、
前記第二の高誘電率膜の膜厚は、前記第一の高誘電率膜よりも薄いことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記Ｎ型ＭＯＳＦＥＴの前記第一のゲート絶縁膜は、前記半導体基板と前記第一の高誘電率膜との間に設けられたシリコン酸化膜をさらに含み、
前記Ｐ型ＭＯＳＦＥＴの前記第二のゲート絶縁膜は、前記半導体基板と前記第二の高誘電率膜との間に設けられたシリコン酸化膜をさらに含むことを特徴とする半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記Ｎ型ＭＯＳＦＥＴの前記第一のゲート電極において、前記多結晶シリコン膜はＮ型不純物を含み、
前記Ｐ型ＭＯＳＦＥＴの前記第二のゲート電極において、前記多結晶シリコン膜はＰ型不純物を含むことを特徴とする半導体装置。
【請求項４】
請求項１乃至３いずれかに記載の半導体装置において、
前記第一の高誘電率膜の膜厚ｄ１と前記第二の高誘電率膜の膜厚ｄ２との関係は、ｄ１／ｄ２≧１．５であることを特徴とする半導体装置。
【請求項５】
請求項１乃至４いずれかに記載の半導体装置において、
前記第一の高誘電率膜および前記第二の高誘電率膜は、ＨｆおよびＳｉを含むことを特徴とする半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記第一の高誘電率膜および前記第二の高誘電率膜において、ＨｆとＳｉの合計含有量に対するＨｆの含有率は、２０％以上であることを特徴とする半導体装置。
【請求項７】
請求項１乃至６いずれかに記載の半導体装置において、
前記第一の高誘電率膜および前記第二の高誘電率膜は、それぞれ独立して、ＨｆＳｉＯまたはＨｆＡｌＯ、あるいはこれらの窒化物により構成されたことを特徴とする半導体装置。
【請求項８】
請求項１乃至７いずれかに記載の半導体装置において、
前記Ｎ型ＭＯＳＦＥＴおよび前記Ｐ型ＭＯＳＦＥＴは、ＬＳＩの内部回路を構成することを特徴とする半導体装置。
【請求項９】
Ｎ型ＭＯＳＦＥＴおよびＰ型ＭＯＳＦＥＴを含む半導体装置の製造方法であって、
ＰウェルおよびＮウェルが並置して形成された半導体基板の全面に、ＨｆおよびＺｒからなる群から選択される一または二以上の元素を含む高誘電率材料により構成された第一の層を形成する工程と、
前記Ｐウェル上の前記第一の層を保護膜で覆う工程と、
前記保護膜をマスクとして、前記Ｎウェル上の前記第一の層を選択的に除去する工程と、
少なくとも前記Ｎウェル上に、ＨｆおよびＺｒからなる群から選択される一または二以上の元素を含む高誘電率材料により構成された第二の層を形成する工程と、
前記第一の層および前記第二の層上に、多結晶シリコン膜を形成する工程と、
前記第一の層、前記第二の層、および前記多結晶シリコン膜を選択的に除去してゲート電極形状に加工する工程と、
を含み、
前記第二の層を形成する工程において、前記Ｎウェル上における前記第一の層と前記第二の層との合計膜厚が、前記Ｐウェル上における前記第一の層と前記第二の層との合計膜厚よりも薄くなるように前記第二の層を形成することを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９に記載の半導体装置の製造方法において、
前記第一の層を形成する工程の前に、
前記半導体基板の全面に、シリコン酸化膜を形成する工程をさらに含み、
前記第一の層を形成する工程において、前記シリコン酸化膜上に前記第一の層を形成することを特徴とする半導体装置の製造方法。
【請求項１１】
請求項９または１０に記載の半導体装置の製造方法において、
前記第一の層および前記第二の層は、ＨｆおよびＳｉを含むことを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１に記載の半導体装置の製造方法において、
前記第一の層および前記第二の層において、ＨｆとＳｉの合計含有量に対するＨｆの含有率は、２０％以上であることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項９乃至１２いずれかに記載の半導体装置の製造方法において、
前記第一の層および前記第二の層は、それぞれ独立して、ＨｆＳｉＯまたはＨｆＡｌＯあるいはこれらの窒化物により構成されたことを特徴とする半導体装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】削除
【補正の内容】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】削除
【補正の内容】