(57)【要約】【課題】低誘電率膜の剥がれを抑制しつつ、かつ一定の研磨速度を確保してスループットを向上する。【解決手段】表面に低誘電率膜及び金属膜が形成された半導体基板を研磨する際に、第１の研磨工程と第２の研磨工程に分けて行う。まず、第１の研磨工程では、半導体基板の基板中心部よりも基板周縁部の研磨速度を遅くする。次に、第１の研磨工程の後に行う第２の研磨工程では、半導体基板の基板中心部よりも基板縁部の研磨速度を速くする。【選択図】        図１
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【特許請求の範囲】
【請求項１】
表面に低誘電率膜及び金属膜が形成された半導体基板を研磨する半導体装置の製造方法において、
前記半導体基板の基板中心部よりも基板周縁部の研磨速度を遅くした第１の研磨工程と、
この第１の研磨工程の後に、前記半導体基板の基板中心部よりも基板縁部の研磨速度を速くした第２の研磨工程を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記低誘電率膜がＨＳＱ，ＭＳＱ又はポリマー膜であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記低誘電率膜の厚さが１００ｎｍ以上１０００ｎｍ以下であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記金属膜が銅膜であり、この銅膜の厚さが１００ｎｍ以上５０００ｎｍ以下であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】
前記第１の研磨工程において、リテーナリングの圧力を基板圧力よりも０．１〜５ｐｓｉ高くすることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項６】
前記第１の研磨工程において、前記基板圧力を０．１ｐｓｉ以上５ｐｓｉ以下とすることを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
前記第１の研磨工程において、前記基板周縁部にかかる圧力を前記基板中心部にかかる圧力よりも低くすることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項８】
前記第１の研磨工程において、前記基板周縁部にかかる圧力を０．１ｐｓｉ以上１ｐｓｉ以下とすることを特徴とする請求項７記載の半導体装置の製造方法。
【請求項９】
前記第２の研磨工程において、リテーナリングの圧力を基板圧力よりも０．１〜５ｐｓｉ低くすることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項１０】
前記第２の研磨工程において、前記基板圧力を０．１ｐｓｉ以上５ｐｓｉ以下とすることを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１１】
前記第２の研磨工程において、前記基板周縁部にかかる圧力を前記基板中心部にかかる圧力よりも高くすることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項１２】
前記第２の研磨工程において、前記基板周縁部にかかる圧力を０．１ｐｓｉ以上１０ｐｓｉ以下とすることを特徴とする請求項１１記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、表面に低誘電率膜及び金属膜が形成された半導体基板を研磨する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、半導体集積回路（以下ＬＳＩと記す）の高集積化、高性能化に伴って新たな微細加工技術が開発されている。化学機械研磨（以下ＣＭＰと記す）法もその一つであり、ＬＳＩ製造工程、特に多層配線形成工程における層間絶縁膜の平坦化、金属プラグ形成、埋め込み配線形成において頻繁に利用される技術である（例えば、特許文献１参照）。
【０００３】
特に最近は、ＬＳＩの高速性能化を達成するために、配線材料を従来のアルミニウム合金から低抵抗の銅合金に代える動きが進んでいる。銅合金は、アルミニウム合金配線の形成では頻繁に用いられるドライエッチング法による微細加工が困難である。そこで、溝加工が施された絶縁膜上に銅合金薄膜を堆積し、溝内に埋め込まれた部分以外の銅合金薄膜をＣＭＰにより除去して埋め込み配線を形成する、いわゆるダマシン法が主に採用されている（例えば、特許文献２参照）。
【０００４】
さらに、最近は、層間絶縁膜として誘電率の低い低誘電率膜（ｌｏｗ−ｋ膜）を用いることが検討されている。すなわち、比誘電率ｋが約４．２のＳｉＯ２膜の代わりに、比誘電率ｋが１．５〜３の低誘電率膜を用いることにより、配線間の寄生容量を低減することが試みられている。
【０００５】
このような銅配線と低誘電率膜を組み合わせた配線構造を有する半導体装置の製造方法は次の通りである。まず、金属配線またはコンタクトプラグ上部に拡散防止膜を成膜し、その上に低誘電率膜を成膜する。次に、低誘電率膜上にキャップ膜を成膜する。そして、フォトリソグラフィ及びドライエッチ工程で、金属配線またはコンタクトプラグを形成するための溝構造をキャップ膜、低誘電率膜及び拡散防止膜に形成する。次に、バリアメタル、Ｃｕシード膜及びメッキＣｕ膜を成膜してアニール処理をする。そして、ウェハ面内の均一性が高い研磨条件を利用して、Ｃｕシード膜及びメッキＣｕ膜のＣＭＰと、バリアメタルのＣＭＰを行う。その後、ウェハを洗浄する。
【０００６】
このような従来のＣＭＰ技術では、研磨残りを抑制するためにウェハ面内の均一性が高いＣＭＰ条件を用いてきた。つまり、図６に示すようにウェハ面内にかかる圧力を一定にしてウェハ面内の研磨速度を一定にする方法を用いてきた。特に、低誘電率膜が下地に用いられている場合は、圧力を一定値以下にすることが必要であった。それは低誘電率膜の機械的強度が弱く、ある圧力以上では構造的な破壊が起こったり、キャップ膜が低誘電率膜から剥がれたりするためであった。ここで、低誘電率膜が破壊されない最高限の圧力を「臨界圧力（ｃｒｉｔｉｃａｌ  ｐｒｅｓｓｕｒｅ，Ｐｃ）」と定義する。
【０００７】
【特許文献１】
米国特許Ｎｏ．４９４４８３６
【特許文献２】
特開平２−２７８８２２号公報
【０００８】
【発明が解決しようとする課題】
図７は基板周縁部の断面図及び従来の研磨工程において基板周縁部にかかる圧力を示した図である。図７（ａ）に示すように、基板周縁部には、シリコン基板７１上に、拡散防止膜７２及び低誘電率膜７３からなる段差と、それを覆うキャップ膜７４及びバリアメタル７５上にＣｕシード膜７６及びメッキＣｕ膜７７からなる段差がある。
【０００９】
これらの段差部分に圧力が集中するため、図６に示すようにウェハ全体にかかる圧力を均一にしても、図７（ｂ）に示すように段差部分にかかる圧力が臨界圧力Ｐｃを超えてしまう。これにより、ＣＭＰの際に低誘電率膜が破壊されて剥がれが生じる。
【００１０】
この低誘電率膜の剥がれを防止するには、段差部分にかかる圧力が臨界圧力を超えないような超低圧でＣＭＰを行えばよい。しかし、その場合、研磨速度の低下によりＣＭＰ時間が長くなり、スループットが低下するという問題がある。
【００１１】
実際に、図６に示すウェハにかかる一定の圧力を３ｐｓｉに設定して研磨を行うと、基板周縁部で低誘電率膜の剥がれが発生した。そこで、圧力を１．５ｐｓｉに設定すると、剥がれの面積は少なくなったが、完全に消えることはなかった。さらに、圧力を０．５ｐｓｉに設定すると、剥がれは無くなったものの、研磨時間が非常に長くなり現実的ではなかった。そこで、０．５ｐｓｉと１．０ｐｓｉの問で最適条件を探したが、最終的に基板周縁部における剥がれを完全に解決することはできなかった。
【００１２】
本発明は、上述のような課題を解決するためになされたもので、その目的は、低誘電率膜の剥がれを抑制しつつ、かつ一定の研磨速度を確保してスループットを向上することができる半導体装置の製造方法を得るものである。
【００１３】
【課題を解決するための手段】
本発明に係る半導体装置の製造方法は、表面に低誘電率膜及び金属膜が形成された半導体基板を研磨する際に、半導体基板の基板中心部よりも基板周縁部の研磨速度を遅くした第１の研磨工程と、この第１の研磨工程の後に、半導体基板の基板中心部よりも基板縁部の研磨速度を速くした第２の研磨工程に分けて行う。本発明のその他の特徴は以下に明らかにする。
【００１４】
【発明の実施の形態】
実施の形態１．
以下、本実施の形態の半導体装置の製造方法について説明する。まず、直径３００ｍｍのシリコンウェハの表面に、銅の拡散防止膜としてＳｉＣ膜を５０ｎｍ、比誘電率が２．２の低誘電率膜を塗布法もしくはＣＶＤ法で４００ｎｍ、キャップ膜としてＳｉＯ２を５０ｎｍ、バリアメタルとしてＴａＮ膜を２５ｎｍ、Ｃｕシード膜を７５ｎｍ、メッキＣｕ膜を５００ｎｍ、それぞれ成膜し、メッキ後に２５０℃、３０分間のアニールを行う。
【００１５】
次に、このように表面に低誘電率膜及び金属膜が形成された半導体基板をＣＭＰにより研磨する。まず、金属膜であるＣｕシード膜及びメッキＣｕ膜（以下、双方まとめて銅膜と呼ぶ）を第１の研磨工程及び第２の研磨工程の２段階に分けて研磨する。図１は、この第１の研磨工程及び第２の研磨工程において半導体基板にかかる圧力の分布図である。まず、第１の研磨工程では、図１（ａ）に示すように、基板周縁部にかかる圧力を基板中心部にかかる圧力よりも低くして、半導体基板の基板中心部よりも基板周縁部の研磨速度を遅くする。
【００１６】
この研磨の際、ＣＭＰ装置としてＳｐｅｅｄｆａｍＩＰＥＣ社のＭｏｍｅｎｔｕｍ３００、半導体基板を保持するキャリアとしてメンブレイン型キャリアを用いる。このキャリア内は６ゾーンに区切られ、３００ｍｍウェハの中心と外周の圧力を独立制御可能である。また、研磨パッドとしてロデール社製の硬質布ＩＣ１０００、研磨用ＣＭＰスラリとして日立化成工業製のＨＳ−Ｃ４３０−ＴＵを用いる。また、定盤及びホルダの回転数はそれぞれ６００ｒｐｍ及び２４ｒｐｍとし、スラリの供給速度は３００ｃｃ／ｍｉｎとする。
【００１７】
図２は基板周縁部の断面図及び第１の研磨工程において基板周縁部にかかる圧力を示した図である。図２（ａ）に示すように、基板周縁部には、シリコン基板１１上に、拡散防止膜１２及び低誘電率膜１３からなる段差と、それを覆うキャップ膜１４及びバリアメタル１５上にＣｕシード膜１６及びメッキＣｕ膜１７からなる段差がある。
【００１８】
研磨の際、これらの段差部分に圧力が集中する。そこで、基板周縁部にかかる圧力を、段差部分にかかる圧力が臨界圧力を超えない範囲で設定する。ここでは、基板周縁部、特に端から１０ｍｍまでの範囲にかかる圧力を０．５ｐｓｉ以下、基板中心部にかかる圧力を１．５ｐｓｉに設定する。これにより、基板周縁部にかかる圧力は、図２（ｂ）に示すようになる。ここでは、基板周縁部にかかる圧力を０．１ｐｓｉ以上１ｐｓｉ以下とする。
【００１９】
そして、研磨中に基板中心部、基板周縁部及びその中間点を光学方式でモニターし、基板周縁部以外の部分で研磨が完了するまで研磨を行う。
【００２０】
以上の第１の研磨工程では、基板周縁部の研磨速度が遅いため、基板周縁部で銅膜が研磨し残る。そこで、第１の研磨工程の後に行う第２の研磨工程では、図１（ｂ）に示すように、半導体基板の基板中心部よりも基板周縁部にかかる圧力を高くして、半導体基板の基板中心部よりも基板周縁部の研磨速度を速くする。ここでは、基板周縁部の圧力を１．５ｐｓｉ、基板中心部の圧力を０．５ｐｓｉ以下とする。
【００２１】
上記の条件で研磨を行う。ただし、第１の研磨工程及び第２の研磨工程において、同一の研磨パッドを用い、連続的に研磨する。そして、第１の研磨工程と同様に光学方式でモニターし、基板周縁部の銅膜が研磨し終わるまで研磨を続ける。この第２の研磨工程では、図３（ａ）に示すように、低誘電率膜の段差部分が第１の研磨工程によって平滑化されているため、図３（ｂ）に示すように、段差部分に局所的に高い圧力を受けることは無い。これにより、基板周縁部にかかる圧力を大きくしても、剥がれが生じることはない。
【００２２】
以上の第１の研磨工程及び第２の研磨工程によって銅配線を研磨した後、図６に示すようにウェハ面内にかかる圧力を１．５ｐｓｉで一定にしてＴａＮ膜を研磨する。このようにＴａＮ膜を研磨する段階では、ウェハ面内にかかる圧力を一定にしても、低誘電率膜で剥がれが生じることはない。なお、研磨用ＣＭＰスラリとして日立化成工業製のＨＳ−Ｔ６０５を用いる。
【００２３】
ＴａＮ膜の研磨が終了した後、防食剤と純水によりリンスを行う。この防食剤として０．１％のＢＴＡ水を用いる。さらに、ブラシスクラブ洗浄を行い、その後、スピンドライ乾燥を行う。
【００２４】
ここで、研磨後の半導体基板の銅配線について、ディシング（ＣＭＰで本来研磨されてはいけない配線部の銅が皿のように凹んで研磨されること）を１００ミクロンパッドで測定し、エロージョン（ＣＭＰで本来研磨されてはいけない絶縁膜の部分が研磨されること）を０．１４ミクロン配線と０．２ミクロンスペースの繰り返し部分において測定した。その結果、ディシング及びエロージョンは３０ｎｍ以下に抑制されていることが確認できた。
【００２５】
また、形成された銅配線の電気抵抗を測定した結果、蛇行配線（配線幅０．１４μｍ〜３μｍ、長さ４０ｍｍ）や櫛形配線（配線間隔０．１４μｍ〜３μｍ、長さ４０ｍｍ）を用いて導通／絶縁試験を行った結果、ほぼ１００％の歩留まりが得られた。そして、ＬＳＩの動作試験を行った結果、正常な値が得られた。
【００２６】
以上のように、実施の形態１によれば、低誘電率膜の剥がれを抑制しつつ、かつ一定の研磨速度を確保してスループットを向上することができる。
【００２７】
なお、本発明は、低誘電率膜が、ＨＳＱ（Ｈｙｄｒｏｇｅｎ  Ｓｉｌｓｅｑｕｉｏｘａｎｅ）、ＭＳＱ（Ｍｅｔｈｙｌ  Ｓｉｌｓｅｑｕｉｏｘａｎｅ）又はポリマー膜である場合に特に有効である。これらの膜は、いずれもポーラスで柔らかく、密着性が悪いという性質があるからである。
【００２８】
そして、本発明は、半導体の表面に形成される低誘電率膜の厚さが１００ｎｍ以上１０００ｎｍ以下である場合に特に有効である。また、銅膜の厚さが１００ｎｍ以上５０００ｎｍ以下である場合に特に有効である。
【００２９】
実施の形態２．
実施の形態１では、第１の研磨工程及び第２の研磨工程の際、ＣＭＰ装置としてＳｐｅｅｄｆａｍＩＰＥＣ社のＭｏｍｅｎｔｕｍ３００を用いていたが、実施の形態２では、図４に示すようなＣＭＰ装置を用いる。このＣＭＰ装置は、半導体基板２１を載せるためのポリウレタンからなる研磨パッド２２と、回転させながら押し当てて半導体基板２１を研磨するためのＣＭＰヘッド２３と、半導体基板２１が飛び出さないように保持するためのガイドリングであるＣＭＰキャリアのリテーナリング２４とを有する。また、このリテーナリング２４は、研磨パッド２２に対する押し付け圧力ＰＲＲを調節できるように構成されている。
【００３０】
まず、第１の研磨工程では、リテーナリング２４の圧力ＰＲＲを基板圧力ＰＷよりも高くする。ここでは、基板圧力ＰＷよりも０．１〜５ｐｓｉ高くする。ここで、基板圧力ＰＷとは、基板中心部における半導体基板２１の研磨パッド２２に対する押し付け圧力である。ここでは、基板圧力ＰＷを０．１ｐｓｉ以上５ｐｓｉ以下とする。
【００３１】
この場合、図５（ａ）に示すように、リテーナリング２４が研磨パッド２２を押し込み、基板周縁部において半導体基板２１の下面が研磨パッド２２から離れる。これにより、基板周縁部にかかる圧力が基板中心部にかかる圧力よりも低くなり、基板中心部よりも基板周縁部の研磨速度が遅くなる。
【００３２】
次に、第２の研磨工程では、リテーナリング２４の圧力ＰＲＲを基板圧力ＰＷと同じ又は低くする。ここでは、基板圧力ＰＷよりも０．１〜５ｐｓｉ低くする。また、基板圧力ＰＷを０．１ｐｓｉ以上５ｐｓｉ以下とする。
【００３３】
この場合、図５（ｂ）に示すように、リテーナリング２４の研磨パッド２２への押し込みが弱くなり、基板周縁部において半導体基板２１からの反発力が高くなる。また、基板周縁部に第１の研磨工程での研磨残りがあるため、基板周縁部は基板中央部より表面が高くなっている。これにより、基板周縁部にかかる圧力が基板中心部にかかる圧力よりも高くなり、基板中心部よりも基板周縁部の研磨速度が速くなる。
【００３４】
以上のように、実施の形態２によれば、リテーナリング２４の圧力ＰＲＲを調節するという簡単な操作・装置により、実施の形態１と同様の効果を得ることができる。
【００３５】
【発明の効果】
本発明は以上説明したように、低誘電率膜の剥がれを抑制しつつ、かつ一定の研磨速度を確保してスループットを向上することができる。
【図面の簡単な説明】
【図１】本発明の第１の研磨工程及び第２の研磨工程において半導体基板にかかる圧力の分布図である。
【図２】基板周縁部の断面図及び第１の研磨工程において基板周縁部にかかる圧力を示した図である。
【図３】基板周縁部の断面図及び第２の研磨工程において基板周縁部にかかる圧力を示した図である。
【図４】実施の形態２で用いるＣＭＰ装置の断面図である。
【図５】実施の形態２において、第１の研磨工程及び第２の研磨工程における基板周縁部の断面図である。
【図６】従来の研磨工程において半導体基板にかかる圧力の分布図である。
【図７】基板周縁部の断面図及び従来の研磨工程において基板周縁部にかかる圧力を示した図である。
【符号の説明】
１３  低誘電率膜
１６  Ｃｕシード膜（銅膜、金属膜）
１７  メッキＣｕ膜（銅膜、金属膜）
２１  半導体基板
２４  リテーナリング
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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