(57)【要約】【課題】  還元性ガスによる強誘電体膜の劣化を防止できる強誘電体メモリを備えた半導体装置を実現すること。【解決手段】  強誘電体メモリは、シリコン基板１の上方に設けられ、下部電極１３、強誘電体膜１４および上部電極１５を含む複数のキャパシタ１９と、複数のキャパシタ１９上および複数のキャパシタ１９間に設けられ、かつ、複数のキャパシタ１９間の隙間を埋め込む、ポリシラザン膜２１とを備えている。【選択図】      図２
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上方に設けられ、下部電極、強誘電体膜および上部電極を含む複数のキャパシタと、
前記複数のキャパシタ上および前記複数のキャパシタ間に設けられ、かつ、前記複数のキャパシタ間の隙間を埋め込む、ポリシラザン系塗布絶縁膜と
を具備してなることを特徴とする半導体装置。
【請求項２】
前記ポリシラザン系塗布絶縁膜は、窒素を含むことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ポリシラザン系塗布絶縁膜は、さらに炭素を含むことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記複数のキャパシタ間の距離は、１μｍ以下であることを特徴とする請求項１ないし３のいずれか１項に記載の半導体装置。
【請求項５】
前記複数のキャパシタ間の距離は、０．５μｍ以下であることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記複数のキャパシタと前記ポリシラザン系塗布絶縁膜とのそれぞれの間に設けられた、還元耐性を有するバリア膜をさらに備えていることを特徴とする請求項１ないし５のいずれか１項に記載の半導体装置。
【請求項７】
前記強誘電体膜は、前記下部電極の上面上、もしくは前記下部電極の上面および側面上に設けられていることを特徴とする請求項１ないし６のいずれか１項に記載の半導体装置。
【請求項８】
前記キャパシタは、強誘電体メモリのキャパシタであることを特徴とする請求項１ないし７のいずれか１項に記載の半導体装置。
【請求項９】
半導体基板の上方に、第１の導電膜、強誘電体膜、第２の導電膜を順次形成する工程と、
前記第２の導電膜、前記強誘電体膜および前記第１の導電膜をエッチングし、前記第１の導電膜からなる複数の上部電極、複数に分断された前記強誘電体膜、前記第２の導電膜からなる複数の下部電極を含む、複数のキャパシタを形成する工程と、
ポリシラザンを含む溶液を用いた塗布法により、前記複数のキャパシタ間の隙間を埋め込むように、前記複数のキャパシタ上および前記複数のキャパシタ間にポリシラザン系塗布絶縁膜を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項１０】
半導体基板の上方に、複数の下部電極を形成する工程と、
前記複数の下部電極の上面および側面を覆うように、前記半導体基板の上方に強誘電体膜、導電膜を順次形成する工程と、
ポリシラザンを含む溶液を用いた塗布法により、前記複数の下部電極間の隙間を埋め込むように、前記導電膜上にポリシラザン系塗布絶縁膜を形成する工程と、
前記ポリシラザン系塗布絶縁および前記導電膜をエッチングし、複数の上部電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項１１】
前記塗布法により前記ポリシラザン系塗布絶縁膜を形成した後、前記ポリシラザン系塗布絶縁膜を窒素ガス雰囲気中で加熱する工程をさらに含むことを特徴とする請求項９または１０に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、キャパシタ絶縁膜として強誘電体膜を用いたキャパシタを含む半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
図６に、従来の強誘電体メモリのキャパシタの断面図を示す。図６には二つのキャパシタ８０が示されている。キャパシタ８０は、下部電極８１、強誘電体膜８２および上部電極８３を含んでいる。
【０００３】
強誘電体膜８２は、水素ガス等の還元性雰囲気に接すると、その電気特性が劣化する。還元性ガスは、半導体プロセスの後工程において大量に発生する。外部からの還元性ガスの侵入を遮断するために、キャパシタ８０はバリア膜８４で覆われている。さらに、バリア膜８４の周りは、テトラエトキシンラン（ＴＥＯＳ）を用いたＣＶＤ法により形成された二酸化珪素膜（ＴＥＯＳ酸化膜）８５で完全に覆われている。図６において、８６は絶縁膜、８７はプラグ、８８はバリア膜を示している。
【０００４】
この種の強誘電体メモリの高集積化あるいは微細化を進めると、隣り合うキャパシタ間の距離Ｌccが短くなる。距離Ｌが短くなると、図７に示すように、谷間となっている隣接するキャパシタ８０間に細い隙間８９が生じ、キャパシタ８０の周囲をＴＥＯＳ酸化膜８５で完全に埋め込めなくなる。
【０００５】
還元性ガスは、隙間８９からＴＥＯＳ酸化膜８５中に侵入する。ＴＥＯＳ酸化膜８５中に侵入した還元性ガスは、強誘電体膜８２に達する。強誘電体膜８２に達した還元性ガスは、強誘電体膜８２の電気的特性の劣化を生じさせる。その結果、強誘電体メモリの信頼性は低下する。
【０００６】
また、ＴＥＯＳ酸化膜８５の代わりに、ポリシロキサン溶液を用いた塗布法により形成された二酸化珪素膜を使用することもある。この場合、ポリシロキサンから二酸化珪素になるまでの体積収縮率が大きいため、バリア膜８４と二酸化珪素膜との間に隙間が生じる。このような隙間は、二酸化珪素膜の剥がれや、還元性ガスによる強誘電体膜８２の電気的特性の劣化の原因となる。したがって、上記二酸化珪素膜を用いても、強誘電体メモリの信頼性は低下する。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上述の如く、強誘電体メモリの高集積化あるいは微細化を進めると、隣り合うキャパシタ間の距離が短くなり、隣接するキャパシタ間に隙間が生じる。従来の技術では、この種の隙間を完全に絶縁膜で埋め込むことは困難である。そのため、絶縁膜で埋め込まれなかった隙間から還元性ガスが強誘電体膜に達して強誘電体膜が劣化し、その結果として、強誘電体メモリの信頼性が低下するという問題が起こる。
【０００８】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、還元性ガスによるキャパシタ中の強誘電体膜の劣化を防止できる半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば下記の通りである。
【００１０】
すなわち、上記目的を達成するために、本発明に係る半導体装置は、半導体基板と、前記半導体基板の上方に設けられ、下部電極、強誘電体膜および上部電極を含む複数のキャパシタと、前記複数のキャパシタ上および前記複数のキャパシタ間に設けられ、かつ、前記複数のキャパシタ間の隙間を埋め込む、ポリシラザン系塗布絶縁膜とを具備してなることを特徴とする。
【００１１】
本発明に係る半導体装置の製造方法は、半導体基板の上方に、第１の導電膜、強誘電体膜、第２の導電膜を順次形成する工程と、前記第２の導電膜、前記強誘電体膜および前記第１の導電膜をエッチングし、前記第１の導電膜からなる複数の上部電極、複数に分断された前記強誘電体膜、前記第２の導電膜からなる複数の下部電極を含む、複数のキャパシタを形成する工程と、ポリシラザン溶液を用いた塗布法により、前記複数のキャパシタ間の隙間を埋め込むように、前記複数のキャパシタ上および前記複数のキャパシタ間にポリシラザン系塗布絶縁膜を形成する工程とを有することを特徴とする。
【００１２】
本発明に係る他の半導体装置の製造方法は、半導体基板の上方に、複数の下部電極を形成する工程と、前記複数の下部電極を覆うように、前記半導体基板の上方に強誘電体膜、導電膜を順次形成する工程と、ポリシラザン溶液を用いた塗布法により、前記複数の下部電極間の隙間を埋め込むように、前記導電膜上にポリシラザン系塗布絶縁膜を形成する工程と、前記ポリシラザン系塗布絶縁および前記導電膜をエッチングし、複数の上部電極を形成する工程とを有することを特徴とする。
【００１３】
本発明の上記及びその他の目的と新規な特徴は、本明細書の記載及び添付図面によって明らかになるであろう。
【発明の効果】
【００１４】
本発明によれば、還元性ガスによるキャパシタ中の強誘電体膜の劣化を防止できる半導体装置およびその製造方法を実現できるようになる。
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照しながら本発明の実施形態を説明する。
【００１６】
（第１の実施形態）
図１および図２は、本発明の第１の実施形態に係るＣＯＰ(Capacitor On Plug)型強誘電体メモリセルの製造工程を示す断面図である。
【００１７】
まず、図１（ａ）に示すように、シリコン基板１上に、スイッチ動作を行うためのＭＯＳトランジスタ２を周知の方法により形成する。ＭＯＳトランジスタ２は、ゲート絶縁膜３、ゲート電極４、ゲート上部絶縁膜５、ゲート側壁絶縁膜６およびソース／ドレイン領域７を含む。
【００１８】
次に、図１（ｂ）に示すように、ＣＶＤ法により、シリコン酸化膜を全面に形成し、続いてＣＭＰ（Chemical Mechanical Polishing）プロセスにより上記シリコン酸化膜を研磨することにより、表面が平坦なシリコン酸化膜８を形成し、その後、キャパシタの下部電極に接続される方のソース／ドレイン領域７に達するコンタクトホール９をシリコン酸化膜８内に開口する。
【００１９】
次に、図１（ｃ）に示すように、コンタクトホール９の側面および底面をバリアメタル膜１０で被覆し、その後、コンタクトホール９内にプラグ１１およびプラグ１１の酸化を防止するためのバリア膜１２を形成する。
【００２０】
バリアメタル膜１０は例えばＴｉＮ膜、プラグ１１は例えばＷプラグ、バリア膜１２は例えばＴｉＡｌＮ膜、ＴｉＮ膜またはＴａＳｉＮ膜である。
【００２１】
次に、図１（ｄ）に示すように、複数の下部電極となる第１の導電膜１３、強誘電体膜（キャパシタ絶縁膜）１４を形成し、その後、強誘電体膜１４を結晶化するための加熱処理を行う。
【００２２】
第１の導電膜１３としては、例えば、Ｐｔ膜、Ｉｒ膜、Ｐｄ膜などの貴金属膜、ＳｒＲｕＯ3 膜、ＩｒＯ2 膜などの導電性酸化物膜、あるいはこれらの膜の積層膜（例えばＰｔ膜／Ｉｒ膜）を用いることができる。第１の導電膜１３の成膜方法としては、例えば、スパッタ法あるいはＭＯＣＶＤ法などを用いることができる。第１の導電膜１３の膜厚は１００ｎｍ程度とする。
【００２３】
強誘電体膜１４としては、例えば、チタン酸ジルコン酸鉛（ＰＺＴ）膜、タンタル酸ストロンチウムビスマス（ＳＢＴ）膜、チタン酸ビスマスランタン（ＢＬＴ）膜、あるいはチタン酸ビスマス（ＢＩＴ）膜などを用いることができる。
【００２４】
強誘電体膜１４の成膜法としては、例えば、スパッタ法、塗布法あるいはＭＯＣＶＤ法を用いることができる。強誘電体膜１４がＰＺＴ膜の場合、上記結晶化のための加熱処理は、５００℃から７００℃の間で行われる、
次に、図１（ｄ）に示すように、強誘電体膜１４上に、複数の上部電極となる第２の導電膜１５、耐還元性を有するバリア膜１６、ハードマスクとなるＴＥＯＳ酸化膜１７を順次形成し、その後、ＴＥＯＳ酸化膜１７上にレジストパターン１８を形成する。
【００２５】
第２の導電膜１５として使用可能な膜、第２の導電膜１５の成膜方法および膜厚は、第１の導電膜１３のそれらと同じである。
【００２６】
バリア膜１６としては、例えば、Ａｌ2 Ｏ3 膜を用いることができる。Ａｌ2 Ｏ3 膜の成膜方法としては、例えば、蒸着法を用いることができる。
【００２７】
ＴＥＯＳ酸化膜１７の成膜方法としては、例えば、ＣＶＤ法あるいは塗布法を用いることができる。
【００２８】
次に、図１（ｅ）に示すように、レジストパターン１８をマスクにしてＴＥＯＳ酸化膜１７をエッチングする。その後、レジストパターン１８を除去する。
【００２９】
次に、図２（ｆ）に示すように、上記エッチングされたＴＥＯＳ酸化膜１７（ハードマスク）をマスクにして、バリア膜１６、第２の導電膜１５、強誘電体膜１４および第１の導電膜１３を周知のＲＩＥ（Reactive Ion Etching）プロセスによりエッチングする。
【００３０】
このようにして、下部電極１３、強誘電体膜１４、上部電極１５およびバリア膜１６が順次積層され、かつ、テーパ形状を有する、複数のキャパシタ１９が得られる。上部電極１５を上から見た形状は正方形あるいは円形で、その一辺は０．２５−１μｍ程度である。キャパシタ同士の間隔Ｌccは０．２５−１μｍ程度である。上部電極およびＬccは上記値よりも小さくても大きくても構わない。その後、ハードマスク１７を除去する。
【００３１】
次に、図２（ｇ）に示すように、キャパシタ１９を覆うように、バリア膜１６（例えばＡｌ2 Ｏ3 膜）２０を全面に形成し、その後、表面が平坦になるようにバリア膜１６上に窒素をわずかに含むポリシラザン膜２１を形成する。ポリシラザン膜２１中の窒素濃度は、１０重量％以下である。
【００３２】
従来の技術では、Ｌccが１μｍ以下になると、キャパシタ間の隙間をＴＥＯＳ酸化膜で埋め込むことが困難となり、図７に示したような隙間８９がＴＥＯＳ酸化膜中に生じてしまう。特に、Ｌccが０．５μｍ以下になると、従来の技術では隙間８９が生じやすくなる。
【００３３】
しかし、キャパシタ間の隙間の埋込みをポリシラザン膜２１により行えば、Ｌccが１μｍ以下、特に０．５μｍ以下になっても、図７に示したような隙間８９は生じずに済む。すなわち、本実施形態によれば、隣接するキャパシタの間に生じる隙間をポリシラザン膜２１で完全に埋め込むことができる。
【００３４】
ポリシラザン膜２１は、例えば、以下のようにして形成する。すなわち、シリコン基板１上にポリシラザン溶液を回転塗布法により塗布し、次に、シリコン基板１上に塗布されたポリシラザン溶液に対して、窒素ガス雰囲気中で３５０℃で1分間のベーク、続いて、酸素ガス中で５５０−７００℃の温度で、５−３０分間の熱処理（酸化熱処理）を行う。
【００３５】
上記ポリシラザン溶液は、ポリシラザン（高分子）の他にさらに炭素を含み、その結果として、ポリシラザン膜２１中にも炭素が含まれる。二酸化珪素膜の一種であるポリシラザン膜２１が、ＴＥＯＳ酸化膜等の二酸化珪素膜とは異なることは、分析により分かる。分析方法としては、例えば二次イオン質量分析法（ＳＩＭＳ）があげられる。
【００３６】
本実施形態では、プラグ１１の酸化はバリア膜１２で防止されるようになっているが、上記のように酸化熱処理を低温で行うことで、プラグ１１の酸化をより効果的に防止することができる。
【００３７】
図２（ｇ）の後は周知の工程が続く。すなわち、図２（ｈ）に示すように、ポリシラザン膜２１およびシリコン酸化膜８内に、他方のソース／ドレイン領域７に繋がるヴィアホールを形成する工程、上記ヴィアホール内にバリアメタル膜２２およびプラグ２３を形成する工程、プラグ２３と電気的に接続するビット線２４、上部電極１５と電気的に接続し、ドライビングパルスが印加される配線２５を形成する工程が続く。
【００３８】
かくして本実施形態によれば、シリコン基板１上に設けられた複数のＭＯＳトランジスタ２、シリコン基板１の上方に設けられ、下部電極１３、強誘電体膜１４および上部電極１５を含む複数のキャパシタ１９と、複数のキャパシタ１９上および複数のキャパシタ１９間に設けられ、かつ、隣接するキャパシタ１９間の隙間を完全に埋め込むポリシラザン膜２１とを備えた強誘電体メモリを実現できる。
【００３９】
このように本実施形態によれば、隣接するキャパシタ１９間に生じる隙間はポリシラザン膜２１で完全に埋め込まれるので、水素等の還元性ガスによる強誘電体膜１４の劣化を防止でき、その結果として、強誘電体メモリの信頼性の向上を図れるようになる。
【００４０】
（第２の実施形態）
図３は、本発明の第２の実施形態に係る三次元ＣＯＰ型強誘電体メモリセルの製造工程を示す断面図である。なお、図１および図２と対応する部分には図１および図２と同一符号を付してあり、詳細な説明は省略する。
【００４１】
図３（ａ）は、第１の実施形態の図１（ｃ）の工程までが済んだ段階の断面図を示している。
【００４２】
図３（ａ）の工程後、図３（ｂ）に示すように、プラグ１１と電気的に接続するように、下部電極１３を形成し、続いて、下部電極１３の側面および上面を覆うように、厚さ１００ｎｍ程度の強誘電体膜１４をＭＯＣＶＤ法により全面に形成し、その後、強誘電体膜１４を結晶化するための加熱処理を行う。
【００４３】
次に、図３（ｂ）に示すように、強誘電体膜１４上に、上部電極となる厚さ１００ｎｍ程度の第２の導電膜１５を強誘電体膜１４上にＭＯＣＶＤ法により形成し、その後、第２の導電膜１５上にバリア膜１６を形成する。
【００４４】
第２の導電膜１５としては、第１の実施形態で述べた導電膜を用いることができるが、それらの中でも、ＭＯＣＶＤ法により形成しやすいＩｒ膜またはＩｒＯ2 を用いることが望ましい。
【００４５】
バリア膜１６としては、例えば、Ａｌ2 Ｏ3 膜を用いる。Ａｌ2 Ｏ3 膜の膜厚は例えば５０ｎｍである。Ａｌ2 Ｏ3 膜の成膜法として、ＡＬＤ（Atomic Layered Deposition）法が望ましい。その理由は、表面に凹部および凸部を有する第２の導電膜１５上に、均一な膜厚を有するバリア膜１６を容易に形成することが可能となるからである。
【００４６】
本実施形態の場合、上記凹部の幅Ｗ１は０．２５−１μｍ程度、上記凸部の幅（正方形の一辺の長さ）Ｗ２は０．２５−１μｍである。上記凸を上から見た形状は正方形あるいは円形である。Ｗ１およびＷ２は上記値よりも小さくても大きくても構わない。
【００４７】
次に、図３（ｂ）に示すように、表面が平坦になるように、バリア膜１６上に窒素をわずかに含むポリシラザン膜２１を形成する。ポリシラザン膜２１の具体的な形成方法は、第１の実施形態で述べた通りである。
【００４８】
次に、図３（ｃ）に示すように、上記凹部上に開口を有するレジストパターン２６をポリシラザン膜２１上に形成し、レジストパターン２６をマスクにして、ポリシラザン膜２１、バリア膜１６、第２の導電膜１５をエッチングし、これらの膜２１，１６，１５を分離する。その結果、複数の３次元形状のキャパシタ２７が得られる。
【００４９】
図３（ｃ）の後は周知の工程が続く。すなわち、図３（ｄ）に示すように、バリア膜２８を形成する工程、レジストパターン２６を除去する工程、ポリシラザン膜２９を形成する工程、その後、第１の実施形態と同様に、図３（ｅ）に示すように、バリアメタル膜２２を形成する工程、プラグ２３を形成する工程、ビット線２４を形成する工程、配線２５を形成する工程が続く。
【００５０】
なお、図３（ｄ）の工程において、図４に示すように、開口部３０の側壁表面に露出しているバリア膜１６よりも高い位置にまでバリア膜２８を形成しても構わない。
【００５１】
かくして本実施形態によれば、シリコン基板１上に設けられた複数のＭＯＳトランジスタ２、シリコン基板１の上方に設けられ、下部電極１３、強誘電体膜１４および上部電極１５を含む複数のキャパシタ２７と、複数のキャパシタ２７上および複数のキャパシタ２７間に設けられ、かつ、隣接するキャパシタ２７間の隙間を完全に埋め込むポリシラザン膜２１，２９とを備えた強誘電体メモリを実現できる。
【００５２】
そして、本実施形態でも第１の実施形態と同様の理由により、水素等の還元性ガスによる強誘電体膜１４の劣化を防止でき、その結果として、強誘電体メモリの信頼性の向上を図れるようになる。
【００５３】
なお、本発明は上記実施形態に限定されるものではなく、例えば、本発明は、図５（ａ）に示すように、セルトランジスタ（Ｔ）のソース／ドレイン間にキャパシタ（Ｃ）の両端をそれぞれ接続し、これをユニットセルとし、このユニットセルを複数直列に接続したセル構造を有する強誘電体メモリ（ＴＣ並列ユニット直列接続型強誘電体メモリ）にも適用できる。図５（ｂ）に、図５（ａ）に示したセル構造の断面図を示す。
【００５４】
また、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
【図面の簡単な説明】
【００５５】
【図１】本発明の第１の実施形態に係るＣＯＰ型強誘電体メモリセルの製造工程を示す断面図。
【図２】図１に続く同ＣＯＰ型強誘電体メモリセルの製造工程を示す断面図。
【図３】本発明の第２の実施形態に係る三次元ＣＯＰ型強誘電体メモリセルの製造工程を示す断面図。
【図４】第２の実施形態の三次元ＣＯＰ型強誘電体メモリセルの変形例を示す断面図。
【図５】ＴＣ並列ユニット直列接続型強誘電体メモリの等価回路図および断面図。
【図６】従来の強誘電体メモリのキャパシタを示す断面図。
【図７】従来の強誘電体メモリのキャパシタの問題点を説明するための断面図。
【符号の説明】
【００５６】
１…シリコン基板、２…ＭＯＳトランジスタ、３…ゲート絶縁膜、４…ゲート電極、５…ゲート上部絶縁膜、６…ゲート側壁絶縁膜、７…ソース／ドレイン領域、８…シリコン酸化膜、９…コンタクトホール、１０…バリアメタル膜、１１…プラグ、１２…バリア膜、１３…下部電極（第１の導電膜）、１４…強誘電体膜、１５…上部電極（第２の導電膜）、１６…バリア膜、１７…ＴＥＯＳ酸化膜、１８…レジストパターン、１９…キャパシタ、２０…バリア膜、２１…ポリシラザン膜（ポリシラザン系塗布絶縁膜）、２２…配線、２３…バリアメタル膜、２４…プラグ、２５…配線、２６…レジストパターン、２７…キャパシタ、２８…バリア膜、２９…ポリシラザン膜、３０…開口部、８０…キャパシタ、８１…下部電極、８２…強誘電体膜、８３…上部電極、８４…バリア膜、８５…ＴＥＯＳ酸化膜、８６…絶縁膜、８７…プラグ、８８…バリア膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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