(57)【要約】【課題】密着性、抵抗の均一性に優れた抵抗素子を低温プロセスを用いて形成することができる半導体装置及びその製造方法の提供。【解決手段】スパッタリング法により窒化チタンやポリシリコンまたはその代替材料からなる下地膜８を堆積させた後、ＣＶＤ法によりタングステンシリサイド９を堆積して積層構造の抵抗素子１０を形成するものであり、この下地膜８により、層間酸化膜７とタングステンシリサイド９との密着性を改善することができるため、タングステンシリサイドをスパッタリング法で形成する場合の略７００℃以上の熱処理が不要となり低温プロセスの適用が可能となる。また、下地膜８をスパッタリング法で形成することにより、熱処理の温度を略４００℃以下まで低温化させることができるため、トランジスタの特性の変動を抑制することができる。【選択図】図１
2005276972.tif 000002
【特許請求の範囲】
【請求項１】
スパッタリング法を用いて形成された下地膜と、ＣＶＤ法を用いて形成されたタングステンシリサイド膜とがこの順に積層された抵抗素子を備えることを特徴とする半導体装置。
【請求項２】
前記下地膜は、窒化チタン、ポリシリコン、又はＲｕ、Ｐｔ、Ｔｉ、Ｔａ、ＴａＮ、Ｃｕ、Ａｌの中から選択される金属材料のいずれかを含むことを特徴とする請求項１記載の半導体装置。
【請求項３】
絶縁膜上に、窒化チタン、ポリシリコン、又はＲｕ、Ｐｔ、Ｔｉ、Ｔａ、ＴａＮ、Ｃｕ、Ａｌの中から選択される金属材料のいずれかを含む下地膜と、タングステンシリサイド膜とがこの順に積層された抵抗素子を備えることを特徴とする半導体装置。
【請求項４】
絶縁膜上に、スパッタリング法を用いて下地膜を形成する工程と、
前記下地膜上に、ＣＶＤ法を用いてタングステンシリサイド膜を形成する工程と、
前記タングステンシリサイド膜上に形成したレジストパターンをマスクとして、前記タングステンシリサイド膜と前記下地膜とをエッチングして、積層構造の抵抗素子を形成する工程と、を少なくとも備えることを特徴とする半導体装置の製造方法。
【請求項５】
前記下地膜を、略４００℃以下の成膜温度で形成することを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
前記下地膜は、窒化チタン、ポリシリコン、又はＲｕ、Ｐｔ、Ｔｉ、Ｔａ、ＴａＮ、Ｃｕ、Ａｌの中から選択される金属材料のいずれかを含むことを特徴とする請求項４又は５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、タングステンシリサイドを含む抵抗素子を備える半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
一般に、高速信号を伝送する回路では、信号の伝送線の特性インピーダンスと負荷インピーダンスとが等しくないと信号が反射して波形が歪んでしまう。ＬＳＩ間でも高速信号を伝送するためには不要な反射が発生しないようにインピーダンスの整合が必要であり、インピーダンス整合をとるための終端抵抗もＬＳＩに内蔵する必要性が高くなってきている。
【０００３】
この終端抵抗は、５０Ω程度の低抵抗、かつ高精度であることが重要であり、終端抵抗値がばらつくとインピーダンス整合が取れなくなり、ＬＳＩが機能しなくなってしまう。従って、ＬＳＩ内に終端抵抗素子を形成する場合、抵抗値のばらつきを抑制することが課題となる。この問題を解決できる材料として抵抗値の均一性に優れ温度による抵抗値の変動が少ないタングステンシリサイドが有望であり、タングステンシリサイドを含む抵抗素子に関する様々な提案がなされている。
【０００４】
例えば、下記特許文献１（図４参照）には、薄膜抵抗体をウェットエッチングで加工するとアンダーカットが生じて寸法制御が困難になるという問題を解決するために、絶縁膜１４上にＣＶＤ法等によりタングステンシリサイド９を堆積させた後、ドライエッチングを用いて加工する方法が開示されている。
【０００５】
また、下記特許文献２（図５参照）には、薄膜抵抗体の温度特性を良好にするために、シリコン基板１ａ上のＣＶＤシリコン酸化膜１７上にＣＶＤ法によりノンドープ多結晶シリコン１９を堆積し、その上にスパッタリング法またはＣＶＤ法を用いて、７０原子％以上９０原子％以下のシリコンを含むタングステンシリサイド９を堆積させ、ＲＩＥ法によりタングステンシリサイド９とノンドープ多結晶シリコン１９とをドライエッチングにより一度にエッチングする方法が開示されている。
【０００６】
また、下記特許文献３には、薄膜抵抗体としてタングステンシリサイドを用いる場合に抵抗素子の抵抗値が低くなるという問題を解決するために、ＢＰＳＧ膜上にタングステンシリサイドからなる薄膜抵抗体を堆積した後、窒素雰囲気中でアニールを行うことにより、抵抗素子の抵抗を調整する方法が開示されている。
【０００７】
また、下記特許文献４には、多結晶半導体薄膜を堆積する場合、反応部の温度分布の不均一性などにより多結晶半導体薄膜の結晶粒の大きさが不均一になり、半導体基板面内で活性化した不純物に不均一を生じ、その結果、抵抗値が不均一になるという問題を解決するために、酸化膜上にスパッタリング法によりタングステンシリサイド薄膜を堆積し、このタングステンシリサイド膜にシリコンをイオン注入して、窒素雰囲気で熱処理を行うことにより、抵抗値の均一性を改善する方法が開示されている。
【０００８】
更に、下記特許文献５には、タングステンシリサイドを低抵抗化するための熱処理（ＲＴＡ）を行う際に、ゲート電極上層のチタンシリサイドが凝集し高抵抗化するという問題を解決するために、ＭＯＳＦＥＴの拡散層を活性化する前にタングステンシリサイドからなる抵抗素子を形成し、拡散層を活性化するための熱処理によってタングステンシリサイドの低抵抗化を図る方法が開示されている。
【０００９】
【特許文献１】特開昭６３−２７２０６４号公報（第２−３頁、第１図）
【特許文献２】特開昭６３−３１６４６７号公報（第２−３頁、第１図）
【特許文献３】特開平０３−０５７２６３号公報（第１−２頁、第１図）
【特許文献４】特開平０１−０７３６５９号公報（第２−３頁、第４図）
【特許文献５】特開平１１−２６０９３３号公報（第２−４頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、上述した従来のタングステンシリサイドを含む抵抗素子の構造及び製造方法には以下のような問題がある。
【００１１】
例えば、上記特許文献１、３に記載されているように、ＣＶＤ法等により絶縁膜上にタングステンシリサイドを直に堆積させる方法では、タングステンシリサイドと酸化膜との密着性が良くないため、ドライエッチ法により所望の形状に加工すると、微細パターンで膜剥がれ等を引き起こしてしまう。
【００１２】
この膜剥がれの問題を回避するために、上記特許文献４に記載されているように、スパッタリング法によりタングステンシリサイドを堆積させる方法もあるが、スパッタリング法により形成される膜はＣＶＤ法により形成される膜に比べて均一性が劣るため、この方法では膜の均一性を向上させるために７００℃以上の温度で熱処理を行う必要がある。
【００１３】
ここで、近年の半導体装置は微細化に対応するために低温プロセスが用いられるようになってきており、抵抗素子の形成に関しても低温プロセスの適用が求められているが、低温プロセスでは上記温度で熱処理を行うことはできない。また、先端デバイスに許容される７００℃以下の温度領域で熱処理を行った場合には、仮にイオンを注入してタングステンシリサイドの相転移温度を低下させたとしても、膜の均一性を十分に向上させることはできない。
【００１４】
また、膜剥がれの問題を回避する別の方法として、上記特許文献２に記載されているように、ＣＶＤ法によりノンドープポリシリコンを形成し、その上にスパッタリング法またはＣＶＤ法によりタングステンシリサイドを形成する方法もあるが、この方法でもノンドープポリシリコンを形成するために６００℃以上の高温熱処理が必要であり、この熱処理によってトランジスタの特性が変動してしまう。
【００１５】
また、上記特許文献５に記載されているように、タングステンシリサイドを拡散層の活性化熱処理より前に形成して、熱処理を共有化させる方法も有効ではあるが、この場合には製造工程、製造装置の大幅な変更が必要になるという問題がある。
【００１６】
このように、タングステンシリサイドを含む抵抗素子を微細化が要求される半導体装置に形成するには高精度化と低温プロセスの適用の双方が重要であり、これらの２つの目的を達成することができる構造及び製造方法の提案が求められている。
【００１７】
本発明は、上記問題点に鑑みてなされたものであって、その主たる目的は、密着性、抵抗の均一性に優れた抵抗素子を低温プロセスを用いて形成することができる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１８】
上記目的を達成するため、本発明の半導体装置は、スパッタリング法を用いて形成された下地膜と、ＣＶＤ法を用いて形成されたタングステンシリサイド膜とがこの順に積層された抵抗素子を備えるものである。
【００１９】
本発明においては、前記下地膜は、窒化チタン、ポリシリコン、又はＲｕ、Ｐｔ、Ｔｉ、Ｔａ、ＴａＮ、Ｃｕ、Ａｌの中から選択される金属材料のいずれかを含むことが好ましい。
【００２０】
また、本発明の半導体装置は、絶縁膜上に、窒化チタン、ポリシリコン、又はＲｕ、Ｐｔ、Ｔｉ、Ｔａ、ＴａＮ、Ｃｕ、Ａｌの中から選択される金属材料のいずれかを含む下地膜と、タングステンシリサイド膜とがこの順に積層された抵抗素子を備えるものである。
【００２１】
また、本発明の半導体装置の製造方法は、絶縁膜上に、スパッタリング法を用いて下地膜を形成する工程と、前記下地膜上に、ＣＶＤ法を用いてタングステンシリサイド膜を形成する工程と、前記タングステンシリサイド膜上に形成したレジストパターンをマスクとして、前記タングステンシリサイド膜と前記下地膜とをエッチングして、積層構造の抵抗素子を形成する工程と、を少なくとも備えるものである。
【００２２】
本発明においては、前記下地膜を、略４００℃以下の成膜温度で形成する構成とすることもできる。
【００２３】
このように、本発明は、スパッタリング法により窒化チタンやポリシリコンまたはその代替材料からなる下地膜を堆積させた後、ＣＶＤ法によりタングステンシリサイドを堆積して積層構造の抵抗素子を形成するものであり、この下地膜により、絶縁膜とタングステンシリサイドとの密着性を改善することができるため、タングステンシリサイドをスパッタリング法で形成する場合の略７００℃以上の熱処理が不要となり、低温プロセスの適用が可能となる。また、下地膜をスパッタリング法で形成することにより、従来のようにＣＶＤ法を用いてポリシリコンを堆積させる場合に必要であった略６００℃以上の熱処理を、略４００℃以下まで低温化させることができるため、トランジスタの特性の変動を抑制することができる。
【発明の効果】
【００２４】
以上、説明したように、本発明の半導体装置及びその製造方法によれば、高速信号を伝送する半導体製造装置に必要な高精度の抵抗素子を、従来よりも低温の製造方法で形成することが出来る。
【００２５】
その理由は、スパッタリング法により窒化チタンやポリシリコンまたはその代替材料からなる下地膜を堆積させた後、ＣＶＤ法によりタングステンシリサイドを堆積して積層構造の抵抗素子を形成しているからであり、この下地膜により、絶縁膜とタングステンシリサイドとの密着性を改善すると共に、タングステンシリサイドをスパッタリング法で形成する場合の略７００℃以上の熱処理を不要とし、また、下地膜をスパッタリング法で形成することにより、熱処理の温度を略４００℃以下まで低温化させることができ、トランジスタの特性の変動を抑制することができるからである。
【００２６】
そして、このような方法を用いることにより、従来、温度による制限で適用が見送られていた先端デバイスでも高精度の抵抗素子を形成することができ、これにより抵抗素子を有する半導体製造装置の性能のばらつきを改善することができる。
【発明を実施するための最良の形態】
【００２７】
従来技術で示したように、インピーダンスの整合を図るために形成される抵抗素子の材料として、抵抗値の均一性に優れ温度による抵抗値の変動が少ないタングステンシリサイドが用いられているが、絶縁膜上にＣＶＤ法を用いてタングステンシリサイドを直接成膜する方法（特許文献１）では膜剥がれ等の問題が生じる。また、スパッタリング法を用いてタングステンシリサイドを堆積する方法（特許文献４）もあるが、この方法では膜の均一性を向上させるために少なくとも略７００℃以上の温度で熱処理を行う必要があり、低温プロセスを適用できなくなる。また、絶縁膜とタングステンシリサイドとの間にＣＶＤ法を用いてノンドープ多結晶シリコンを形成する方法（特許文献２）もあるが、このノンドープ多結晶シリコンは略６００℃以上の高温熱処理が必要であり、トランジスタの特性が変動してしまう。
【００２８】
そこで、本発明では、密着性を改善するための下地膜をＣＶＤ法によって形成するのではなく、窒化チタンやポリシリコン、Ｒｕ、Ｐｔ、Ｔｉ、Ｔａ、ＴａＮ、Ｃｕ、Ａｌなどの金属材料を用いて、スパッタリング法により形成することを特徴としている。これにより、密着性の改善と共にタングステンシリサイドを含む抵抗素子を低温プロセスで形成することができ、インピーダンスの整合がとれた特性の優れた半導体装置を製造することができる。
【実施例】
【００２９】
上記した本発明の実施の形態についてさらに詳細に説明すべく、本発明の一実施例に係る半導体装置及びその製造方法について、図１乃至図３を参照して説明する。図１乃至図３は、本発明の一実施例に係る抵抗素子を含む半導体装置の製造方法の一部を模式的に示す工程断面図であり、作図の都合上、分図したものである。なお、本実施例では、ＭＯＳトランジスタが形成された半導体装置に本発明の抵抗素子を形成する場合について説明するが、抵抗素子以外の部分の構造は任意であり、高精度の抵抗素子を必要とする任意の半導体装置に本発明の抵抗素子を適用することができる。
【００３０】
図３に示すように、本実施例の半導体装置は、シリコン基板などの半導体基板１にゲート絶縁膜３を介してゲート電極４が形成され、ゲート電極４及びその側壁に形成されたサイドウォール５をマスクとして不純物を注入して拡散層（図示せず）が形成されたＭＯＳトランジスタを備え、ＭＯＳトランジスタの拡散層を分離するための素子分離絶縁膜２上には、シリコン窒化膜６や層間酸化膜７などの絶縁膜を介して、スパッタリング法を用いて形成された窒化チタンやポリシリコン又はその代替材料からなる下地膜８と、ＣＶＤ法を用いて形成されたタングステンシリサイド９とを含む抵抗素子１０が形成され、抵抗素子１０の両端部はコンタクトプラグ１２を介して上層の配線に接続されている。
【００３１】
なお、図３では、抵抗素子１０を素子分離絶縁膜２上に形成しているが、抵抗素子１０は半導体装置の所定の絶縁膜上の任意の位置に形成することができる。また、図では抵抗素子１０の両端にコンタクトプラグ１２を形成して上層の配線に接続する構成としているが、抵抗素子１０と配線との接続構造も任意である。
【００３２】
次に、上記構造の半導体装置の製造方法について、図１乃至図３を参照して説明する。まず、図１（ａ）に示すように、半導体基板１に、公知の手法を用いて任意の半導体素子（ここではＭＯＳトランジスタ）を形成する。例えば、Ｐ型シリコン基板等の半導体基板１にＬＯＣＯＳ（Local Oxidation on Silicon）法やＳＴＩ（Shallow Trench Isolation）法により素子分離絶縁膜２を形成し、素子分離絶縁膜２で区画されたフィールド領域に不純物を注入して所望の導電型のチャネル領域（図示せず）を形成する。その後、半導体基板１全面にシリコン酸化膜及びポリシリコンを形成し、公知のフォトリソグラフィー技術及びエッチング技術を用いてゲート絶縁膜３及びゲート電極４を形成した後、ゲート電極４をマスクとして不純物を注入してＬＤＤ（Lightly Doped Drain）領域（図示せず）を形成する。次に、シリコン窒化膜などを堆積してエッチバックすることにより、ゲート電極４側壁にサイドウォール５を形成し、ゲート電極４及びサイドウォール５をマスクとして不純物を注入してソース／ドレイン領域（図示せず）を形成する。その後、ＣＶＤ法などを用いて所望の絶縁膜（ここでは、シリコン窒化膜６及び層間酸化膜７）を堆積する。ここまでの工程は一般的な半導体装置の製造方法と同様であり、半導体装置を構成する材料や構造、その製造方法などは特に限定されない。
【００３３】
次に、層間酸化膜７上に本発明の特徴部分である抵抗素子を形成する。ここで、従来の半導体装置の製造方法では、絶縁膜上にＣＶＤ法又はスパッタリング法を用いて直接タングステンシリサイドを成膜（例えば、特許文献１、３、４、５）するか、又はＣＶＤ法を用いてノンドープ多結晶シリコンを堆積した後タングステンシリサイドを成膜（例えば、特許文献２）していたが、ＣＶＤ法を用いて絶縁膜上に直接タングステンシリサイドを成膜する方法では絶縁膜とタングステンシリサイド９との密着性が悪く、また、スパッタリング法を用いて絶縁膜上に直接タングステンシリサイドを成膜する方法では膜の均一性を向上させるために略７００℃以上の高温熱処理が必要になり、また、ノンドープ多結晶シリコンを介してタングステンシリサイドを成膜する方法ではノンドープ多結晶シリコンを堆積する際に略６００℃程度以上の高温熱処理が必要になり、いずれの場合も高精度な抵抗素子を低温プロセスで形成することができない。
【００３４】
そこで、本実施例では、図１（ｂ）に示すように、層間酸化膜７上にスパッタリング法を用いて略４００℃程度以下の低温で窒化チタン等からなる下地膜８を形成する。これにより層間酸化膜７とタングステンシリサイドとの密着性を改善すると共に、成膜時の温度を下げてトランジスタの特性変動を抑制している。なお、下地膜８は窒化チタンに限定されず、層間酸化膜７とタングステンシリサイド９の間の密着性を改善することができ、かつ略４００℃以下の温度でスパッタリング法により形成可能な材料であればよく、例えば、ポリシリコンやＲｕ、Ｐｔ、Ｔｉ、Ｔａ、ＴａＮ、Ｃｕ、Ａｌなどの金属材料を用いることもできる。
【００３５】
次に、図１（ｃ）に示すように、ＣＶＤ法を用いて、下地膜８の上にタングステンシリサイド９を堆積させる。
【００３６】
次に、図２（ａ）に示すように、タングステンシリサイド９上にフォトレジスト１３を形成し、公知のフォトリソグラフィー技術を用いて抵抗素子１０を形成する領域のみにフォトレジスト１３が残るようにパターンニングを行う。
【００３７】
次に、図２（ｂ）に示すように、フォトレジスト１３をマスクとして公知のドライエッチング技術を用いてタングステンシリサイド９と下地膜８とをドライエッチングして所望の形状に加工する。
【００３８】
次に、図２（ｃ）に示すように、タングステンシリサイド９と下地膜８とからなる抵抗素子１０上にＢＰＳＧなどからなる層間酸化膜１１を形成した後、図３に示すように、抵抗素子１０の両端部に対応する部分にコンタクトホールを開口し、コンタクトホール内に導電材を埋設してコンタクトプラグ１２を形成し、上層の配線とコンタクトを接続することにより抵抗素子１０を備える半導体装置が形成される。
【００３９】
このように、ＣＶＤ法を用いてタングステンシリサイド９を堆積する前に、スパッタリング法を用いて窒化チタン、ポリシリコン、金属材料などの下地膜８を形成することにより、タングステンシリサイド９の膜剥がれを防止し、また、成膜温度を略４００℃以下に抑えてトランジスタ特性の変動を抑制することができる。これにより、低温プロセスで形成される半導体装置に高精度の抵抗素子を形成することができる。
【図面の簡単な説明】
【００４０】
【図１】本発明の一実施例に係るタングステンシリサイド抵抗素子を備える半導体装置の製造方法の一部を模式的に示す工程断面図である。
【図２】本発明の一実施例に係るタングステンシリサイド抵抗素子を備える半導体装置の製造方法の一部を模式的に示す工程断面図である。
【図３】本発明の一実施例に係るタングステンシリサイド抵抗素子を備える半導体装置の製造方法の一部を模式的に示す工程断面図である。
【図４】従来（特許文献１）の半導体装置の構造を示す断面図である。
【図５】従来（特許文献２）の半導体装置の構造を示す断面図である。
【符号の説明】
【００４１】
１  半導体基板
１ａ  シリコン基板
２  素子分離絶縁膜
２ａ  シリコン熱酸化膜
３  ゲート絶縁膜
４  ゲート電極
５  サイドウォール
６  シリコン窒化膜
７  層間酸化膜
８  下地膜
９  タングステンシリサイド
１０  抵抗素子
１１  層間酸化膜
１２  コンタクトプラグ
１３  フォトレジスト
１４  絶縁膜
１５  配線
１６  不純物領域
１７  ＣＶＤシリコン酸化膜
１８  配線金属
１９  ノンドープ多結晶シリコン
【図１】
2005276972.tif 000003
【図２】
2005276972.tif 000004
【図３】
2005276972.tif 000005
【図４】
2005276972.tif 000006
【図５】
2005276972.tif 000007