(57)【要約】【課題】電極パターンを容易に選択して半導体ウェーハ上に形成することができ、半導体ウェーハ面内の局在化した欠陥分布に対しても、より迅速かつ高精度に電気特性を評価することのできる半導体ウェーハの評価方法を提供する。【解決手段】半導体ウェーハ１上にＭＩＳ型キャパシタの電気特性を評価することによって半導体ウェーハを評価する方法は、ゲート電極３を形成するための電極パターン１２が配置されたレチクル１１内に、電極パターン１２のサイズ又は配置間隔が異なるように複数配置し、評価対象の半導体ウェーハ１上の欠陥分布に応じてレチクル１１内の複数の電極パターン１２から所定の電極パターン１２を選択しながら半導体ウェーハ１上に電極パターン１２を転写することによってゲート電極３を形成しＭＩＳ型キャパシタを作製する。その後、ＭＩＳ型キャパシタの電気特性を評価する。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体ウェーハ上に形成されたＭＩＳ型キャパシタの電気特性を評価することによって半導体ウェーハを評価する方法において、
ゲート電極を形成するための電極パターンが配置されたレチクル内に、前記電極パターンのサイズ又は配置間隔が異なるように複数配置し、
評価対象の半導体ウェーハ上の欠陥分布に応じて前記レチクル内の複数の電極パターンから所定の電極パターンを選択しながら前記半導体ウェーハ上に電極パターンを転写することによってゲート電極を形成しＭＩＳ型キャパシタを作製した後、ＭＩＳ型キャパシタの電気特性を評価することを特徴とする半導体ウェーハの評価方法。
【請求項２】
前記電極パターンの選択は、前記複数の電極パターンの露光領域を規定するレチクルブラインドを用いることによって行うことを特徴とする請求項１に記載の半導体ウェーハの評価方法。
【請求項３】
前記電極パターンは、前記半導体ウェーハ上の欠陥分布が局在化した領域に対応できるように配置されていることを特徴とする請求項１又は２に記載の半導体ウェーハの評価方法。
【請求項４】
前記ＭＩＳ型キャパシタの電気特性は、前記ゲート絶縁膜の絶縁耐圧特性であることを特徴とする請求項１〜３のいずれか一項に記載の半導体ウェーハの評価方法。
【請求項５】
前記半導体ウェーハはシリコン単結晶からなり、前記ゲート絶縁膜はシリコン酸化膜からなることを特徴とする請求項１〜４のいずれか一項に記載の半導体ウェーハの評価方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体ウェーハ、例えばシリコンウェーハの電気特性評価手法に関するもので、特にシリコン中の結晶欠陥や重金属汚染を感度良く検出・評価し、酸化膜耐圧特性の劣化メカニズムを解明する際に有効な半導体ウェーハの評価方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路の微細化、高密度化、高速化や高歩留まり化を図る上で、正確な絶縁破壊特性を知ることが益々重要視されており、半導体基板の品質を評価する手法の一つとして、Gate Oxide Integrity（以下、ＧＯＩと呼ぶ）が知られている。
この方法は、半導体結晶上に絶縁膜を形成し、これに電極を形成してMetal Insulator Semiconductor（以下、ＭＩＳと呼ぶ）構造を作製した後、例えば、図４に示すような階段状（ステップ）波形の電圧（ストレス）を印加して絶縁膜を破壊させ、この絶縁膜が破壊するときの電界強度から半導体基板の品質を評価するものである（例えば、特許文献１参照）。
【０００３】
上記ＭＩＳ型キャパシタは、具体的には、次の工程により製造される。まず、導電型がｐ型又はｎ型のシリコンウェーハを用意し、シリコンウェーハの表面を洗浄して清浄化した後、熱酸化膜を成長させて絶縁膜を形成する。その後、ゲート電極として真空蒸着法によりアルミを堆積し、又は化学気相成長（ＣＶＤ）法によりポリシリコンを堆積する。ここで、アルミの場合には、メタルマスクを用いて蒸着することにより電極パターンが得られるが、ポリシリコンの場合には、抵抗率を低くさせるドーパントを導入した後、フォトリソ工程を行い、湿式又は乾式エッチングにより余分なポリシリコンを除去することにより電極パターンが得られる。また、アルミの場合は、メタルマスクを用いずにウェーハ全面に蒸着し、フォトリソ工程により湿式エッチングすることによっても電極パターンを形成することができる。そして、シリコンウェーハの裏面酸化膜をＨＦ蒸気等により除去することによってＭＩＳ型キャパシタが得られる。
【０００４】
ここで、ゲート電極を形成する際に、例えば図５に示すようにサイズの異なる電極パターン１２a、１２bが複数集められたものを一つのグループ（TEG；Test Element Group）１５とし、ウェーハ１の一枚分の電極パターンを形成するために、ウェーハ１の一枚分に相当する一枚のフォトマスクに複数のＴＥＧ１５を固定して配置し、このようなフォトマスクを用いてフォトリソ工程を行っている。
また、近年では、集積回路の微細化に伴い、実際の寸法の４倍ないし５倍のパターンを配置したレチクルと呼ばれるフォトマスクを使用しており、このレチクル一枚分が１つのチップ１４に相当するが、このようなレチクルを通して１／４倍ないし１／５倍のパターンをウェーハ上に転写し、ステップ・アンド・リピート方式によりウェーハの一枚分のパターン転写が行われている。
【０００５】
そして、上述のように多数のＭＩＳ型キャパシタが形成されたシリコンウェーハは、遮光シールドボックス内のステージ上に置いて、絶縁破壊特性を多数個測定する。測定にあたっては、ＭＩＳ型キャパシタに、特定のストレス（電圧あるいは電流）を加えて酸化膜の破壊電界強度分布から欠陥密度を算出し、これによって絶縁破壊特性の評価を行い、これを品質評価としている。このような結果は、通常、ウェーハ上の欠陥がランダムにあるいは均一に存在し、ポアソン分布をしていることが多い。
【特許文献１】特開２０００−１８８３１４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、シリコン基板では、単結晶育成時に導入される（Grown-in）欠陥、いわゆるCrystal Originated Paraticls（以下、ＣＯＰと呼ぶ）のような欠陥等だけでなく、重金属等の汚染や半導体基板を加工した時にも生じる加工起因の欠陥が存在することがあり、ウェーハ面内における欠陥分布が局在化する場合がある。
そのため、上述したように、ウェーハ１の一枚分に相当する一枚のフォトマスク又はチップ１４の１つに相当するレチクルにＴＥＧ１５を複数配置してＭＩＳ型キャパシタを作製して評価した場合（図５参照）、ＣＯＰのように欠陥分布がポアソン分布している際には支障なく評価できるが、上記金属不純物や加工起因などにより欠陥が局在化している場合には、複数のＴＥＧ１５がフォトマスクに所定の配列で配置されていることから、パターンが常に一定の間隔で配置され、そのパターン配置間隔が大きい（２００ｍｍφの面内に同一サイズの１００個程度のキャパシタを配置するためには、１．５ｃｍ程度のパターン間隔となる）ために、欠陥分布の特性を詳しく調査するためにうまくパターンを配置することが困難である。
たとえ、その局在化した欠陥分布にパターンを配置できたとしてもせいぜい数個程度になってしまい、欠陥密度の換算が不正確になるばかりか、分解能には限界があり評価精度が十分でないという問題が生じる。
また、このように欠陥分布が局在化している場合に、サイズや配置間隔の異なる各種の電極パターンを配置したフォトマスクを数種類用意する方法が考えられるが、電極パターンの配置間隔が異なる各種フォトマスク随時用意して配置しなければならず、手間がかかりコストが嵩むという問題が生じる。
さらに、従来の方法では、レチクルにおいてもサイズや配置間隔の異なる各種のものを複数用意する方法も考えられるが、手間がかかりコストが嵩むという問題が生じる。
【０００７】
本発明は、上記事情に鑑みてなされたもので、電極パターンを欠陥分布に応じて容易に選択して半導体ウェーハ上に形成することができ、半導体ウェーハ面内の局在化した欠陥分布に対しても、より迅速かつ高精度に詳しく電気特性（酸化膜耐圧特性）を評価することのできる半導体ウェーハの評価方法を提供することを目的としている。
【課題を解決するための手段】
【０００８】
そこで、上記課題を解決するために、本発明の半導体ウェーハの評価方法は、半導体ウェーハ上に形成されたＭＩＳ型キャパシタの電気特性を評価することによって半導体ウェーハを評価する方法において、
ゲート電極を形成するための電極パターンが配置されたレチクル内に、前記電極パターンのサイズ又は配置間隔が異なるように複数配置し、
評価対象の半導体ウェーハ上の欠陥分布に応じて前記レチクル内の複数の電極パターンから所定の電極パターンを選択しながら前記半導体ウェーハ上に電極パターンを転写することによってゲート電極を形成しＭＩＳ型キャパシタを作製した後、ＭＩＳ型キャパシタの電気特性を評価することを特徴としている。
【０００９】
本発明の半導体ウェーハの評価方法によれば、従来のように電極パターンのサイズや配置間隔が異なる各種フォトマスクやレチクルを随時使い分けることにより電極パターンを形成することなく、１つのレチクル内に複数の電極パターンを、少なくともサイズ又は配置間隔が異なるように配置することによって、半導体ウェーハ上の欠陥分布に応じて形成すべき電極パターンを適宜選択することができる。したがって、例え半導体ウェーハ面内の欠陥分布が局在化したとしても容易に対応でき、より迅速かつ高精度に詳しく酸化膜耐圧特性等の電気特性を評価することが可能となる。
なお、電極パターンのサイズについては０．１〜２０ｍｍ2、間隔については０．０５〜３０ｍｍ程度とすることにより、評価用に好適となる。
【００１０】
この場合、前記電極パターンの選択は、前記複数の電極パターンの露光領域を規定するレチクルブラインドを用いることによって行うことが好ましい。
【００１１】
１つのレチクル内に複数の電極パターンを、少なくともサイズ又は配置間隔が異なるように配置し、半導体ウェーハ上の欠陥分布に応じて、複数の電極パターンから形成すべき電極パターンを適宜選択する際に、レチクル内の不要な電極パターンをレチクルブライドにより予め覆っておくことで、半導体ウェーハ上への不要な電極パターンの転写を防止することができるとともに、必要なサイズの電極パターンや必要な間隔で電極パターンを転写することができる。よって、半導体ウェーハ面内の欠陥分布に対して精度良く詳細に調査することができる。
【００１２】
また、前記電極パターンは、前記半導体ウェーハ上の欠陥分布が局在化した領域に対応できるように配置されていることが好ましい。
【００１３】
このように複数の電極パターンを、局在化した欠陥分布に対応して評価できるようにレチクル内に配置することにより、局在化した欠陥分布を精度良く詳細に調査することができる。
【００１４】
さらに、ＭＩＳ型キャパシタの電気特性とは、ゲート酸化膜の絶縁耐圧特性であることが好ましい。
【００１５】
測定手段としてゲート酸化膜の絶縁耐圧特性を用いることで、半導体ウェーハ面内の欠陥分布を簡便に効率良く調査することが可能となる。
なお、絶縁耐圧特性とは、タイムゼロ絶縁耐圧（TZDB：Time Zero Dielectric Breakdown）や経時絶縁破壊（TDDB：Time Dependent Dielectric Breakdown）のことを意味する。
【００１６】
また、半導体ウェーハはシリコン単結晶からなり、ゲート絶縁膜はシリコン酸化膜からなることが好ましい。
【００１７】
半導体ウェーハは主にシリコン単結晶からなるので、被測定対象物をシリコンウェーハとすることによって、半導体集積回路等に使われる主流製品となるものであり、ゲート酸化膜はシリコン酸化膜からなるので、シリコンウェーハを熱酸化することにより容易に形成することができ、主流製品となる材料の品質評価をより迅速かつ高精度に行うことができる。
なお、ここではゲート電極、シリコン酸化膜、シリコンウェーハの構造となるので、Metal Oxide Semiconductor（ＭＯＳ）キャパシタとなる。
【発明の効果】
【００１８】
本発明に係る半導体ウェーハの評価方法によれば、半導体ウェーハ上の欠陥分布に応じて形成すべき電極パターンを適宜選択することができる。したがって、半導体ウェーハ面内の局在化した欠陥分布に容易に対応でき、より迅速かつ高精度に電気特性を評価することが可能となる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態を図面に基づいて説明する。
本発明の半導体ウェーハの評価方法は、半導体ウェーハ上に形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成されたゲート電極とを備えたＭＩＳ型キャパシタの電気特性を評価する方法である。特に、本発明では、半導体ウェーハ上の欠陥分布が均一に分布したポアソン分布ではなく、欠陥分布が局在化している場合にその欠陥分布を集中的に詳しく評価することを可能としたものである。
【００２０】
まず、評価対象である半導体ウェーハを洗浄して表面を清浄化し、図１に示すように半導体ウェーハ１上に熱酸化により、ＭＯＳキャパシタのゲート酸化膜となる酸化膜２を形成する。この場合、洗浄を行わず直接ゲート酸化膜２を形成しても良い。
次に、形成したゲート酸化膜２上にリンを高濃度にドープしたポリシリコン膜３を堆積する。リンドープポリシリコン膜３は、例えば、ＣＶＤ法で使用できる減圧気相成長炉を用いてモノシラン等のポリシリコンの原料ガスを供給すると同時に、ホスフィン（ＰＨ3）ガスを供給することにより堆積することができる。
【００２１】
そして、このポリシリコン膜３を用いてゲート電極を形成するため、その表面にフォトレジストを塗布しパターニングを行う。
ここで、パターニングの際に使用するレチクルは、１枚のレチクル内に異なるピッチ（配置間隔）で電極パターンが配置されている。例えば、図２に示すレチクル１１は、Ａ領域では電極パターン１２のピッチが小さく密に配置され、Ｂ領域ではＡ領域の場合よりもピッチが大きく疎に配置され、Ｃ領域ではＢ領域の場合よりもピッチが大きくさらに疎に配置されている。
特に、レチクルのパターンは、半導体ウェーハ上の局在化した欠陥分布に対応して集中的に電気特性を評価できるように配置することが好ましい。
【００２２】
上述のレチクルを使用して、評価対象である半導体ウェーハ上の欠陥分布に応じて複数の電極パターンから所定の電極パターンを選択しながら半導体ウェーハ上に電極パターンを形成する。
また、複数の電極パターンの露光領域を規定するレチクルブラインドによって電極パターンの選択を行うことが好ましい。レチクルブラインドの配置面は、レチクルのパターン形成面とほぼ共役であり、レチクルブラインドの開口の位置及び形状により、レチクル上の露光領域の位置及び形状が設定される。そして、レチクルの露光領域に存在する電極パターンの像が投影光学系によってフォトレジストが塗布された半導体ウェーハ上に投影露光される。例えば、図３に示すように、レチクルブラインド１３は略Ｌ字型の遮光板からなり、２つのレチクルブラインド１３を組み合わせることによってレチクルの露光領域（すなわち、図２におけるＤ領域）が形成される。
また、投影露光の際には、例えば、ステップ・アンド・リピート方式によるステッパ装置を使用することができる。
【００２３】
その後、露光処理により電極パターンが形成されたフォトレジストをマスクとして電極となる部分以外のポリシリコンを除去するが、この際に混酸系（例えば、フッ酸、硝酸、酢酸、水の混合液）のエッチング液を用いたウェットエッチングを行うことが好ましい。ドライエッチングを用いると電極にダメージが入ることがあるからである。この時、裏面のポリシリコンも除去される。
最後に、フォトレジストを除去し、裏面のシリコン酸化膜をＨＦ等により除去することによりＭＯＳキャパシタが得られる。
【００２４】
以上のようにして得られたＭＯＳキャパシタは、通常、半導体ウェーハの一枚当たり数１００〜数１０００個程度形成することができる。そして、ＭＯＳキャパシタに対して絶縁耐圧特性を評価する。
絶縁耐圧特性の評価試験としては、タイムゼロ絶縁耐圧（TZDB：Time Zero Dielectric Breakdown）や経時絶縁破壊（TDDB：Time Dependent Dielectric Breakdown）等により行う。
【００２５】
例えば図１に示すように、ＭＯＳキャパシタのゲート電極３に電流計４を介して直流電源５の直流電圧を印加するとともに、裏面側を接触させることによってシリコンウェーハ１を接地し、ゲート電極３とシリコンウェーハ１との間に形成されたゲート絶縁膜２に、ＴＺＤＢ特性の場合には電圧を印加して流れる電流を計測して所定の電流値（判定値）、例えば電流密度で１ｍＡ／ｃｍ2となったときの電圧値を絶縁膜２の厚さで割った電界強度で定義する。また、ＴＤＤＢ特性の場合には、一定電流もしくは一定電圧のストレスを加えて絶縁破壊に至るまでの時間を計測する。そして、これら電界強度や絶縁破壊時間から欠陥密度を算出し、半導体ウェーハ表面及びその近傍に存在する欠陥を評価する。
【実施例】
【００２６】
以下、本発明の実施例を挙げて、本発明を詳細に説明するが、これらは本発明を限定するものではない。
試料として用いたシリコンウェーハは、ＣＺ法にて引き上げた直径２００ｍｍのボロンをドープした約１０Ωｃｍの面方位が〈１００〉のｐ型基板である。
このようなシリコンウェーハを欠陥が局在化するように意図的にウェーハ上の一部の領域を汚染し、９００℃の乾燥酸素雰囲気中で２５ｎｍのゲート酸化を行ってシリコン酸化膜を形成した。その後、ＣＶＤ法によりリンをドープしたポリシリコンを堆積してゲート電極とした。この際のポリシリコンの厚さは約３００ｎｍ、リンドープ量は、シート抵抗にして２５ohm/sq程度となるように調整した。
その後、形成されたゲート電極に対してフォトリソを行い、ＭＯＳキャパシタをシリコンウェーハ面内に多数作製した。すなわち、図２に示すレチクル１１を使用してフォトリソを行った。この際に、欠陥分布が密となっている箇所には、８ｍｍ2（２ｍｍ×４ｍｍ）の電極パターン１２が１ｍｍ間隔で配置されたＡ領域を露光領域とするために、レチクルブラインドをＢ領域とＣ領域とを覆うように配置してフォトリソを行い、欠陥が局在化している領域を含むチップ１４内にＡ領域のみの電極パターン１２を転写し、その他、欠陥分布が密でないチップ１４内には、Ａ領域だけでなくＢ領域やＣ領域を露光領域としてフォトリソを行った。
【００２７】
フォトリソ後のポリシリコンのエッチングには、マイクロ波を用いた等方性プラズマズマエッチング装置を使用し、ガスはＣＦ4／Ｏ2としてエッチングを行った。なお、このときのポリシリコン／二酸化ケイ素の選択比は約３５となるように条件を合わせた。
最後に、裏面に付着しているポリシリコンを除去するためにフッ硝酸、二酸化ケイ素を除去するために希フッ酸を、表面にレジストとして塗布し、ウェットエッチングにより裏面処理を行った。
【００２８】
以上のようにして得られたゲート電極は、半導体ウェーハ面内の局在化した欠陥分布に対応して形成される。したがって、このような欠陥分布が局在化した領域に対して半導体ウェーハの酸化膜耐圧特性等の電気特性を高精度に評価することができる。
【００２９】
なお、本発明は、上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で適宜変更可能である。
例えば、上記実施の形態では、複数の電極パターン１２は図２(a)に示すようにレチクル１１内に異なるピッチで配置されたものを記述したが、１つのレチクル内に複数の電極パターンをサイズが異なるように配置しても構わないし、サイズとピッチとの両方が異なるように配置しても構わない。
【図面の簡単な説明】
【００３０】
【図１】本発明の実施の形態を示すためのもので、ＭＩＳ型キャパシタの測定回路の一例を示す回路図である。
【図２】同、レチクル内の電極パターンの配置例を示す平面図である。
【図３】同、レチクルブラインドの配置例を示す平面図である。
【図４】同、印加電圧におけるステップ電圧の波形を示すグラフである。
【図５】従来例を示すためのもので、電極パターンの配置例とＭＩＳ型キャパシタが形成された半導体ウェーハを示す平面図である。
【符号の説明】
【００３１】
１  半導体ウェーハ
２  ゲート絶縁膜
３  ゲート電極
１１  レチクル
１２  電極パターン
１３  レチクルブラインド
１４  チップ
１５  Test Element Group（ＴＥＧ）
【図１】
2005116742.tif 000003
【図２】
2005116742.tif 000004
【図３】
2005116742.tif 000005
【図４】
2005116742.tif 000006
【図５】
2005116742.tif 000007