(57)【要約】【課題】耐圧が高く、オン抵抗の低いトレンチゲート型ＭＯＳＦＥＴを提供する。【解決手段】下面にドレイン電極を有するｎ+型基板１にｎ-型ドリフト領域２、チャネルｐ領域３が順に積層され、チャネルｐ領域３の上面には、ｎ+型ソース領域４が形成されている。ゲートトレンチ５はチャネルｐ領域３を貫き、ｎ-型ドリフト領域２に達し、ゲート絶縁膜６を介してゲート電極７が埋め込まれている。ゲートトレンチ５に交差してソーストレンチ８が設けられ、ソーストレンチ８の中に層間絶縁膜９を介してソース電極１０が埋め込まれている。【選択図】図２
2005116985.tif 000002
【特許請求の範囲】
【請求項１】
下面にドレイン電極を有するｎ（ｐ）型半導体基板の上面に形成されたｎ（ｐ）型ドリフト領域と、
前記ｎ（ｐ）型ドリフト領域の上面に形成されたｐ（ｎ）型チャネル領域と、
前記ｐ（ｎ）型チャネル領域の上面に形成されたｎ（ｐ）型ソース領域と、
前記ソース領域および前記ｐ（ｎ）型チャネル領域を貫き前記ｎ（ｐ）型ドリフト領域に達するゲートトレンチと、
前記ゲートトレンチの中にゲート絶縁膜を介して埋め込まれたゲート電極と、
少なくとも前記ｎ（ｐ）型ドリフト領域に達するソーストレンチと、
前記ソーストレンチの中に層間絶縁膜を介して埋め込まれたソース電極と、
を備え、
前記ソーストレンチは、前記ゲートトレンチと交差して配列されていることを特徴とするトレンチゲート型半導体装置。
【請求項２】
請求項１に記載のトレンチゲート型半導体装置であって、
前記ソース電極の底面は、前記ゲート絶縁膜の底面より下に位置することを特徴とするトレンチゲート型半導体装置。
【請求項３】
請求項１または２に記載のトレンチゲート型半導体装置であって、
前記ソース電極の一部は、前記層間絶縁膜が取り去られた前記ソーストレンチ側壁の前記ソース領域およびｐ（ｎ）型チャネル領域と電気的接続をすることを特徴とするトレンチゲート型半導体装置。
【請求項４】
請求項１から３のいずれか１項に記載のトレンチゲート型半導体装置であって、
前記層間絶縁膜は、トレンチ底部での厚みが、前記トレンチ開口縁部での厚みより厚いことを特徴とするトレンチゲート型半導体装置。
【請求項５】
請求項１から４のいずれか１項に記載のトレンチゲート型半導体装置であって、
前記ソーストレンチの間の前記ゲートトレンチ下であって、前記ｎ（ｐ）型ドリフト領域に、フローティングｐ（ｎ）領域を備えることを特徴とするトレンチゲート型半導体装置。
【請求項６】
請求項１から５のいずれか１項に記載のトレンチゲート型半導体装置であって、
少なくとも２つ以上の前記ゲートトレンチおよびゲート電極と、
少なくとも２つ以上の前記ソーストレンチおよびソース電極と、
を備え、
前記ゲート電極は、配線電極により相互に接続されていることを特徴とするトレンチゲート型半導体装置。
【請求項７】
請求項６に記載のトレンチゲート型半導体装置であって、
前記配線電極は、前記ソース領域および前記ｐ（ｎ）型チャネル領域を貫き前記ｎ（ｐ）型ドリフト領域に達する配線トレンチと、前記配線トレンチの中に配線トレンチ絶縁膜を介して埋め込まれた配線電極とを含むことを特徴とするトレンチゲート型半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチゲート型半導体装置、特にソーストレンチを備えるトレンチゲート型ＭＯＳゲートデバイスに関するものである。
【背景技術】
【０００２】
電流を制御する半導体装置は家庭用電化製品から産業用装置の分野まで広く普及している。特に自動車用エレクトロニクスを支える半導体装置として、ＡＢＳ等の油圧バルブ制御、パワーウインドウ等のモータ制御、さらに電気自動車のバッテリ直流電圧を交流に変換するインバータシステム等多くの部分に使用されている。
【０００３】
インバータの高周波化と小型化の要求により、電流制御半導体装置のなかでも、高速スイッチングが可能で、しかも電圧駆動であるため駆動回路を低損失にできるという特徴を有するＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ゲートデバイスが注目されている。ＭＯＳゲートデバイスは、電子または正孔どちらか一方がキャリアとして動作するユニポーラデバイスであるＭＯＳＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）と、電子と正孔がともにキャリアとして動作するバイポーラデバイスであるＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌｏｒ  Ｔｒａｎｓｉｓｔｏｒ）とに大別できる。ＭＯＳＦＥＴは少数キャリアの蓄積がないため、特に高速性に優れている。
【０００４】
電流制御半導体装置に要求されている課題として、無効電力削減のためのオン抵抗の低減と、信頼性向上のための耐圧の向上がある。オン抵抗とはＭＯＳＦＥＴの最も重要な特性の一つで、ドレインからソースまで、ドレイン電流が流れる素子内のすべての経路を通じた抵抗値を言い、耐圧の低い製品ほど、一般に、チャネル領域の抵抗（チャネル抵抗）の寄与が大きく、２０Ｖクラスで、約７０％を占める。一方、耐圧が１００Ｖクラスで約３０％である。一方、耐圧とはドレイン−ソース間の耐圧を言い、オン抵抗とはトレードオフの関係にあることが知られている。
【０００５】
チャネル抵抗を下げるために、半導体表面から狭く、深い溝（トレンチ）を掘って、その側面にゲートを形成するトレンチゲート構造が開発された。これにより電流経路がトレンチ側壁に３次元的に拡大し、オン抵抗は飛躍的に低減できた。さらに、オン抵抗を下げるために、トレンチゲート間隔を狭め、セル密度を上げて実効的な電流経路の密度を高める構造がとられている。
【０００６】
一方、ドレイン−ソース間に過大な電圧が印加されると、最も電界が集中するゲートトレンチ底部において降伏（ブレークダウン）が起こる。そこで、ゲートトレンチ底部における電界集中を緩和するために、ゲートトレンチと同じ深さを有するソーストレンチをゲートトレンチの間に設け、そのソーストレンチの内表面を覆うようにソース絶縁膜を形成し、ドープドポリシリコンなどからなるソーストレンチ電極をソーストレンチを充填するように形成する構造が提案された（例えば、特許文献１参照）。
【０００７】
この構成によれば、ドリフト層におけるソース絶縁膜表面にドリフト層の電子が吸い寄せられて負の空間電荷を形成し、ドリフト層のゲートトレンチ底のコーナー近傍の電界の集中を緩和するため、耐圧が向上する。
【０００８】
【特許文献１】特開平９−３３１０６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上記特許文献１の発明は、ソース（エミッタ）トレンチの底から基板までのドリフト層の厚さが十分（５０μｍ以上）ある、ＩＧＢＴなど比較的高耐圧のパワー半導体製品で有効である。ドリフト層の厚みで耐圧をとる構造となっているため、ソース（エミッタ）トレンチの底から基板までのドリフト層の厚さが十分あり、ソース（エミッタ）トレンチにおいて耐圧を確保するために、埋め込みソース電極を絶縁する絶縁膜を厚くする必要は無いためである。
【００１０】
しかしながら、耐圧が１００Ｖ程度以下の低耐圧ＭＯＳＥＦＴにおいては、オン抵抗を低減するため、ドリフト層の厚さは約十数μｍと薄い。そのため、ゲートトレンチ底部コーナーでの電界集中を緩和するため、ドリフト層を貫通するソーストレンチ電極の底の高さをゲート絶縁層の底の高さより下に配置した場合には、ソーストレンチ内を覆うソーストレンチ絶縁膜のみでドレイン−ソース間の耐圧の大部分を保持しなければならない。したがって、耐圧を向上させるため、ソーストレンチ絶縁膜の厚みを厚くする必要がある。例えば、耐圧１００ＶのＭＯＳＦＥＴでは、ソーストレンチ絶縁膜を良質の酸化膜で構成した場合でも、少なくとも１００ｎｍの膜厚が必要であり、膜質のばらつき、信頼性の確保を考慮すると５００ｎｍ以上の膜厚が必要となる。
【００１１】
ソーストレンチ底部にソーストレンチ絶縁膜をＣＶＤ法などによる酸化膜により形成する際には、ソーストレンチ側壁にも厚い酸化膜が形成される。後工程の電極埋め込み性を考慮すると、ソーストレンチの開口幅はある程度広い必要がある。一般にソーストレンチ絶縁膜（層間絶縁膜）は、ゲート絶縁膜より厚い必要があるため、一般にソーストレンチの幅は、ゲートトレンチ幅より広くする必要があった。
【００１２】
一方、オン抵抗低減のためには、ゲートトレンチ間隔を狭め、セルピッチを小さくする必要があるが、幅の広いソーストレンチをゲートトレンチ間に配置することは、ゲートトレンチ間隔の縮小の制限となる。
【００１３】
例えば、ゲートトレンチの幅を０．５μｍとし、ソーストレンチを形成せずセルピッチを２μｍルールすなわち、トレンチ間隔を１．５μｍとした場合と比較する。ソーストレンチの幅が１．５μｍであって、単位セルの中にゲートトレンチとソーストレンチとを平行に配置した場合には、同じ１．５μｍのトレンチ間隔を確保すると、セルピッチは、５μｍ（＝０．５＋１．５＋１．５＋１．５）となってしまう。
【００１４】
オン抵抗のチャネル抵抗に占める割合の大きい低耐圧ＭＯＳＦＥＴでは、セルピッチの拡大により、オン抵抗が大きく増大し、相対的に耐圧向上の効果がほとんど現れない場合があった。
【００１５】
そこで、本発明は、上記課題に鑑みてなされたものであり、高い耐圧と、低いオン抵抗を実現するトレンチゲート型半導体装置を提供する。
【課題を解決するための手段】
【００１６】
本発明のトレンチゲート型半導体装置は、ｎ（ｐ）型半導体基板の上面に形成されたｎ（ｐ）型ドリフト領域と、前記ｎ（ｐ）型ドリフト領域の上面に形成されたｐ（ｎ）型チャネル領域と、前記ｐ（ｎ）型チャネル領域の上面に形成されたｎ（ｐ）型ソース領域と、前記ソース領域および前記ｐ（ｎ）型チャネル領域を貫き前記ｎ（ｐ）型ドリフト領域に達するゲートトレンチと、前記ゲートトレンチの中にゲート絶縁膜を介して埋め込まれたゲート電極と、少なくとも前記ｎ（ｐ）型ドリフト領域に達するソーストレンチと、前記ソーストレンチの中に層間絶縁膜を介して埋め込まれたソース電極と、を備え、前記ゲートトレンチと前記ソーストレンチとが交差して配列されていることを特徴とする。
【００１７】
また、本発明の他の態様では、前記ソース電極の底面は、前記ゲート絶縁膜の底面より下に位置することを特徴とする。
【００１８】
また、本発明の他の態様では、前記ソース電極の一部は、前記層間絶縁膜が取り去られた前記ソーストレンチ側壁の前記ソース領域と電気的接続をすることを特徴とする。
【００１９】
また、本発明の他の態様では、前記層間絶縁膜は、トレンチ底部での厚みが、前記トレンチ開口縁部での厚みより厚いことを特徴とする。
【００２０】
また、本発明の他の態様では、前記ソーストレンチの間の前記ゲートトレンチ下であって、前記ｎ（ｐ）型ドリフト領域に、フローティングｐ（ｎ）領域を備えることを特徴とする。
【００２１】
また、本発明の他の態様では、少なくとも２つ以上の前記ゲートトレンチおよびゲート電極と、少なくとも２つ以上の前記ソーストレンチおよびソース電極と、を備え、前記ゲート電極は、配線電極により相互に接続されていることを特徴とする。
【００２２】
また、本発明の他の態様では、前記配線電極は、前記ソース領域および前記ｐ（ｎ）型チャネル領域を貫き前記ｎ（ｐ）型ドリフト領域に達する配線トレンチと、前記配線トレンチの中に配線トレンチ絶縁膜を介して埋め込まれた配線電極とを含むことを特徴とする。
【発明の効果】
【００２３】
本発明によれば、ドリフト層のゲートトレンチ底コーナー部に集中する電界を緩和し、耐圧を向上させる構造を、オン抵抗を大きく犠牲にすることなく、実現することができる。
【００２４】
本発明の効果を、ゲートトレンチの間に、ゲートトレンチと平行にソーストレンチを配置していた従来構造と、耐圧およびオン抵抗について比較して説明する。
【００２５】
図１は、本発明の実施例のトレンチゲート型半導体装置のゲートトレンチとソーストレンチとの配置と、従来構造のゲートトレンチとソーストレンチとの配置を模式的に示す図である。
【００２６】
耐圧については、ソーストレンチを所定の深さおよび間隔で配置することにより、両者は同様の向上を実現することができる。
【００２７】
次にオン抵抗を比較する。ゲートトレンチとソーストレンチの配置のみが異なる場合には、オン抵抗はＭＯＳＦＥＴの有効エリア単位面積当たりのチャネル幅に反比例する。そこで、両者のチャネル幅を比較する。
【００２８】
ここで、１ｍｍ×１ｍｍの半導体装置の有効エリアにおけるチャネル幅を考える。ゲートトレンチ、ソーストレンチの幅およびトレンチ間隔をそれぞれ、０．５μｍ、１．５μｍおよび１．５μｍと共通とする。
【００２９】
ゲートトレンチの間にゲートトレンチと平行にソーストレンチを配置していた従来構造の場合、図２（ａ）に示すように、ゲートトレンチとゲートトレンチとの間隔であるセルピッチは、５μｍとなり、この有効エリア内のチャネル幅は、（１ｍｍ／５μｍ）×２×１ｍｍ＝４００ｍｍとなる。
【００３０】
一方、本発明の実施例のトレンチゲート型半導体装置の場合、図２（ｂ）に示すように、ソーストレンチのピッチを従来構造と同様に５μｍとすると、ゲートトレンチピッチは、ソーストレンチ幅に関係なくプロセス上のルールから、２μｍとすることができる。したがって、有効エリア内のチャネル幅は、（１ｍｍ／２μｍ）×２×（１ｍｍ−１．５μｍ×１ｍｍ／５μｍ）＝７００ｍｍとなる。
【００３１】
したがって、本発明によれば、従来構造と同じ耐圧向上が得られ、かつ、チャネル幅を７５％拡大することができ、オン抵抗を低減することができる。
【発明を実施するための最良の形態】
【００３２】
以下、本発明を実施するための最良の形態（以下、実施形態という）について、図面に基づいて説明する。
【００３３】
［実施形態１]
（構造）
図２は実施形態１に係るＭＯＳＦＥＴ１００の断面構造を模式的に示す図である。シリコンからなるｎ+型基板１にｎ-型ドリフト領域２、電子の経路であるチャネルが形成されるｐ型のチャネルｐ領域３が順に積層され、チャネルｐ領域３の上面には、電子が伝導するｎ+型ソース領域４形成されている。ゲートトレンチ５は、ｎ+型ソース領域４およびチャネルｐ領域３を貫き、ｎ-型ドリフト領域２に達する溝であり、ゲートトレンチ５は、ゲート絶縁膜６を介して多結晶シリコンで構成されるゲート電極７が埋め込まれている。
【００３４】
ソーストレンチ８は、ソース領域４、ｐ型チャネル領域３、および前記ｎ-型ドリフト領域２を貫き、ｎ+型基板１達する溝であり、前記ゲートトレンチと直交している。さらに、ソーストレンチ８に層間絶縁膜９を介して埋め込みソース電極１０が埋め込まれている。
【００３５】
ゲート電極７は、ソーストレンチ８で分断されるため、ゲート電極７への電圧印加のために、ソーストレンチ８に平行して設けられたゲート接続溝２０に埋め込まれた多結晶Ｓｉによりゲート電極７を相互に接続させ、ＭＯＳＦＥＴ１００の端部から外部に接続する。実施形態１のＭＯＳＦＥＴ１００では、例として、接続配線をソーストレンチ８に平行な方向に配した構造とした。また、埋め込みソース電極１０の上面にはソース表面電極１３が形成され、ｎ+型基板１の裏面にはドレイン電極１４が形成される。
【００３６】
層間絶縁膜９は、ゲートトレンチ５とゲートトレンチ５との間のｎ+型ソース領域４に接する領域から除去されており、その除去された領域に埋め込みソース電極１０が張り出し、ソーストレンチ８側壁のソース領域４およびチャネル領域３と埋め込みソース電極１０とが電気的接続される。ソーストレンチ側壁でｎ+型ソース領域４およびチャネルｐ領域３と埋め込みソース電極１０とが電気的接続をとる構造によれば、半導体装置表面において、電気的接続をするためのコンタクト面積を確保する必要が無いため、ゲートピッチを縮小することができ、オン抵抗を低減することができる。
【００３７】
ここで、埋め込みソース電極１０の底面の位置（高さ）は、ｎ-型ドリフト領域２にあるゲートトレンチ５の底面（ゲート絶縁膜６とｎ-型ドリフト領域２との界面の底）の位置（高さ）より下にあることが好ましい。
【００３８】
この構成により、トレンチ型ＭＯＳＦＥＴの耐圧を決めているゲートの底部コーナーにおける電界の集中を緩和し、耐圧を向上させることができる。この電界集中の緩和は、埋め込みソース電極１０により、ゲートの底部の存在するｎ-型ドリフト領域２に、層間絶縁膜９を介してソース電位が印加され、ｎ-型ドリフト領域２の空乏層が拡大したことによる。
【００３９】
埋め込みソース電極１０の底面の高さが、ゲートトレンチ５とｎ-型ドリフト領域２と界面の底面の位置とほぼ同じ高さであれば、ゲートトレンチ底部の電界集中を緩和する効果があるが、ゲートトレンチ５とｎ-型ドリフト領域２と界面の底の位置より下にあれば、電界分布が、ドレイン側により拡大し、より大きい耐圧向上の効果が得られる。
【００４０】
ここで、実施形態１に係るＭＯＳＦＥＴ１００において、ソーストレンチ８は、ゲートトレンチ５に直交する例としたが、ソーストレンチ８とゲートトレンチ５とは直交しなくても、交差していれば良い。交差さえしていれば、埋め込みソース電極１０による耐圧向上と、ゲートピッチがソーストレンチ幅およびソーストレンチ形状に因らず縮小できオン抵抗を低減するという効果を得ることができる。ただし、ゲートトレンチ幅、ソーストレンチ幅、およびプロセス上の制限からトレンチとトレンチとの間隔が一定であるという条件では、ソーストレンチ８とゲートトレンチ５とが直交する配置が好ましい。ソーストレンチ８とゲートトレンチ５との交差する体積が最も小さくでき、チャネル幅が最も長くなるため、オン抵抗が小さくできるためである。
【００４１】
また、本発明の実施形態１に係るＭＯＳＦＥＴ１００において、ソーストレンチ８は、ｎ+型基板１にまで達する構造としたが、ｎ+型基板１にまで達せず、底がｎ-型ドリフト領域２に留まっていてもよい。耐圧向上の効果は、直接ソーストレンチ８の深さで決まるのではなく、埋め込みソース電極１０の底面の高さと、ゲートトレンチ５とｎ-型ドリフト領域２との界面の高さによって決まるためである。ソーストレンチ８の底面の高さと埋め込みソース電極１０の底面の高さとの差は、層間絶縁膜９の底部の厚みによって決まる。ソーストレンチ８が、ｎ+型基板１にまで達する構造とした場合、ソース−ドレイン（ｎ+型基板１）との耐圧を、層間絶縁膜９のみで保持する必要があり、ソーストレンチ８が、ｎ-型ドリフト領域２に留まっている構造とした場合、ソース−ドレイン（ｎ+型基板１）との耐圧は、ｎ-型ドリフト領域２のソーストレンチ８から下の部分と層間絶縁膜９とで保持する必要がある。いずれの場合においても、層間絶縁膜９の耐圧は絶縁膜質により、左右される。したがって、ソーストレンチ８が、ｎ型ドリフト層を突き抜く構造とさせるか、ソーストレンチ８の底面がｎ型ドリフト層に留まる構造とさせるかは、埋め込みソース電極１０の底面の高さによる耐圧向上の効果と、層間絶縁膜９の質および厚さにより決められる。
【００４２】
また、実施形態１に係るＭＯＳＦＥＴ１００において、ｎ+型ソース領域４およびチャネルｐ領域３と埋め込みソース電極１０とは、ソーストレンチ側壁でコンタクトし電気的接続をとる例を説明したが、ｎ+型ソース領域４の上面で埋め込みソース電極１０とｎ+型ソース領域４およびチャネルｐ領域３とがコンタクトをとり、電気的接続をとってもよい。
【００４３】
ソーストレンチ８側壁で埋め込みソース電極１０とｎ+型ソース領域４およびチャネルｐ領域３とを電気的にコンタクトさせるためには、層間絶縁膜９を、ゲートトレンチ５とゲートトレンチ５との間のｎ+型ソース領域４に接する領域を除去するエッチングを行う必要がある。そのエッチングの深さは、ｎ+型ソース領域４を貫通し、かつチャネルｐ領域３内に留まる必要があるため、高い精度が要求される。このため、埋め込みソース電極１０とｎ+型ソース領域４およびチャネルｐ領域３とをソーストレンチ側壁で電気的にコンタクトせず、ウエハ上面のｎ+型ソース領域４およびチャネルｐ領域３で電気的にコンタクトする構造とすれば、高い精度が必要なエッチングプロセスを排除し、安定したコンタクト抵抗を実現することができる。
【００４４】
また、ソーストレンチ８内の層間絶縁膜９は、トレンチ底部での厚みが、ソーストレンチ開口縁部での厚みより厚いことが好ましい。ソーストレンチ８の底部の層間絶縁膜９は、埋め込みソース電極１０とｎ+型基板１との耐圧をとるために一定の厚み以上である必要がある。一方、ソーストレンチ縁部の層間絶縁膜９には、耐圧をとるために厚みを厚くする必要は無く、逆に、層間絶縁膜９が薄いほどソーストレンチ８の幅を狭くでき、チャネル幅を広くとることができるため、オン抵抗を低減することができる。ソーストレンチ８のウエハ上面（縁部）での開口幅は、ソーストレンチ８の底に所定の厚みの層間絶縁膜９が堆積できる開口幅に決められる。層間絶縁膜９をＣＶＤ法などにより堆積する際、開口幅が狭いと、トレンチ底にまで十分絶縁膜材料が到達せず、必要な厚みの絶縁膜を堆積することができないためである。したがって、この構造によれば、高い耐圧と、低いオン抵抗を実現することができる。
【００４５】
また、本発明の実施形態１に係るＭＯＳＦＥＴ１００において、基板をｎ型とする構造を例にしたが、半導体各層、領域の導電型はそれぞれ逆の導電型でも良い。例えば、基板、ドリフト領域およびソース領域がｐ型であり、チャネル領域がｎ型でもよい。その場合、ホールをキャリアとして、実施形態１に係るＭＯＳＦＥＴ１００と同様な動作を行う。さらに本実施形態では半導体としてシリコンを用いたが、化合物半導体を用いることも可能である。
【００４６】
また、ゲートの底部コーナーにおける電界の集中を緩和するための構造として、埋め込み電極をソース電極と電気的接続させたものとしたが、埋め込み電極とソース電極とは電気的接続をとらず、埋め込み電極にソース電位とは別の電位を加えてもよい。埋め込み電極の電位は、ソース電位である接地電位でなくても、ｎ-型ドリフト領域２の空乏層を深さ方向に拡大することができる。
【００４７】
（デバイス性能のシミュレーション）
次に、本発明の実施形態１に係るＭＯＳＦＥＴ１００のドレイン−ソース間耐圧の向上について説明する。
【００４８】
図３は、シミュレーションによって得られた、ソーストレンチを設けたトレンチゲート型半導体装置とソーストレンチを設けていない従来構造のトレンチゲート型半導体装置とのゲートトレンチ底５Ｂ近傍のブレークダウン時のゲートトレンチ断面の電界分布を示した図である。また、図４は、図３のＡ−Ａ断面における電界強度の深さ方向への分布を示す図である。
【００４９】
図３（ａ）および図４（ａ）に示すソーストレンチを設けていない従来構造では、ｎ-型ドリフト領域２のゲートトレンチ底５Ｂ近傍において、電界が集中し、ブレークダウンが起こる。一方、図３（ｂ）および図４（ｂ）に示すソーストレンチを設けたトレンチゲート型半導体装置では、接地電位である埋め込みソース電極１０が、ｎ-型ドリフト領域２の空乏層を深さ方向に拡大するため、電界分布が従来構造と比べ緩和し、電界強度のピークが低下する。図４（ｂ）に示すように、ソーストレンチを設けたトレンチゲート型半導体装置では、電界集中が緩和し、斜線領域で示す面積だけ耐圧が向上することがわかる。
【００５０】
具体的には、ｎ-型ドリフト領域２のｎ型ドーピング濃度を、１×１０16ｃｍ-3とし、厚みを６μｍとした場合、ソーストレンチを設けない従来構造で約５０Ｖであった耐圧は、ソーストレンチ構造により約８０Ｖに向上することができる。
【００５１】
一方、電界分布を基板に平行な面（ゲートトレンチに垂直な面）で考えると、本発明の実施形態１のＭＯＳＦＥＴ１００において、電界は、ソーストレンチから最も離れたゲートトレンチの底部、すなわち隣り合ったソーストレンチの中間点に位置するゲートトレンチの底部に集中する。したがって、ドレイン−ソース間の耐圧はソーストレンチピッチに依存することになる。
【００５２】
図５は、シミュレーションによって得られた、本発明の実施形態１のＭＯＳＦＥＴ１００のソーストレンチピッチと耐圧の関係を示す図である。太線は、ソーストレンチ構造が無い場合の耐圧を示す。シミュレーションは、例として、ｎ-型ドリフト領域２のドーピング濃度を１×１０16ｃｍ-3、ソーストレンチ幅を１．５μｍ、ソーストレンチの層間絶縁膜９の厚さを０．５μｍ、ゲートトレンチの深さを２．０μｍ、ゲート絶縁膜６の厚さを０．１μｍとした条件で行った。
【００５３】
図５に示されるように、ソーストレンチピッチが小さくなるほど、耐圧が上がることが分かり、この条件では、ソーストレンチピッチを５μｍ程度以下にすると、耐圧向上の効果が顕著になる。耐圧向上の効果が顕著になるソーストレンチピッチは、ドリフト層のドーピング濃度、ソーストレンチの層間絶縁膜９の厚さ等の条件が異なれば、それに応じて異なる。
【００５４】
一方、オン抵抗も、ソーストレンチピッチが小さくなるほど、上昇する。ソーストレンチ８とゲートトレンチ５との交差する体積が増え、チャネル幅が狭くなるためである。
【００５５】
したがって、ソーストレンチピッチは、トレンチゲート型半導体装置に要求されるドレイン−ソース間耐圧向上の効果が得られるだけ小さい範囲で、かつ、所望のオン抵抗が得られるように大きい値に適切に決められる。
【００５６】
また、以上説明したように耐圧は、ソーストレンチ幅が一定であれば、ソーストレンチピッチによって決まる。すなわち、隣り合ったソーストレンチの側壁間の距離によって耐圧が決まる。したがって、隣り合ったソーストレンチの側壁間の距離を保持したまま、ソーストレンチ幅を狭めることにより、ドレイン−ソース間の耐圧を低下させること無く、チャネル幅を広げ、オン抵抗を低減することができる。
【００５７】
（製造方法）
本発明の実施形態１に係るＭＯＳＦＥＴ１００の製造工程を図を用いて説明する。図６から図８は製造工程を説明するための工程図である。
【００５８】
まず、図６（ａ）に示すように、ｎ型基板１にｎ-型ドリフト領域２をエピタキシャル成長したウエハに、広く知られた半導体プロセスを用いて、ストライプ形状のゲートトレンチ５ならびに、チャネルｐ領域３およびｎ+型ソース領域４を形成する。
【００５９】
次に、図６（ｂ）に示すように、ＣＶＤ法によりウエハ全面に堆積したＳｉＯ２膜を、フォトリソグラフィー法を用いて、ソーストレンチマスクパターンに形成する。このＳｉＯ２膜をマスクとし、ＲＩＥ等のドライエッチング法により、ソーストレンチ８を形成する。図６（ｂ）に示す例では、ソーストレンチ８は、ｎ-型ドリフト領域２を貫きｎ型基板１に達する深さとした。ここで、ゲートトレンチ５より深いソーストレンチ８を形成するために、エッチングは、Ｓｉ／ＳｉＯ２の選択比の小さい条件で行う。
【００６０】
次に、図７（ｃ）に示すように、ソーストレンチ８内に、所定の厚みの層間絶縁膜９をＣＶＤ法により析出させる。
【００６１】
次に、図７（ｄ）に示すように、層間絶縁膜９に覆われたソーストレンチ８内に充填するように、ウエハ全面に不純物をドープしたポリシリコンを堆積させる。そして、ソーストレンチ８内以外のウエハ表面のポリシリコンをエッチバックにより除去する。残ったソーストレンチ８内のドープされたポリシリコンが埋め込みソース電極１０となる。
【００６２】
次に、図８（ｅ）に示すように、埋め込みソース電極１０のｎ+型ソース領域４およびチャネルｐ領域３とソース電極とのコンタクトをとる領域を、ＲＩＥ等の異方性エッチング法により除去する。このエッチングは、エッチングする埋め込みソース電極１０の表面の高さがチャネルｐ領域３の位置する高さまで行われる。さらに、層間絶縁膜９を、ウエットエッチング法によりエッチングしてコンタクト溝１２を形成し、ソーストレンチ側壁のｎ+型ソース領域４およびチャネルｐ領域３のコンタクト面を露出させる。
【００６３】
次に、図８（ｆ）に示すように、金合金などのメタルおよびポリシリコン等でコンタクト溝１２を埋め込むソース表面電極１３を形成する。その後、ｎ+型基板１の裏面にドレイン電極１４を形成する。
【００６４】
［実施形態２]
（構造）
図９は本発明の実施形態２に係るＭＯＳＦＥＴ１０１の断面構造を模式的に示す図である。ＭＯＳＦＥＴ１０１は、実施形態１に係るＭＯＳＦＥＴ１００の構成に加え、ソーストレンチ８の間のゲートトレンチ５下部にフローティングｐ領域１５を備えることである。
【００６５】
図５に示した実施形態１のＭＯＳＦＥＴ１００のデバイス性能のシミュレーション結果から分かるように、ソーストレンチピッチが小さくなるほど、耐圧が上がるが、オン抵抗も上昇してしまう。そこで、実施形態２に係るＭＯＳＦＥＴ１０１は、図９に示すようにソーストレンチ８の間のゲートトレンチ５下部にフローティングｐ領域１５を設け、このフローティングｐ領域１５にソーストレンチ８からの電界を与えることにより、フローティングｐ領域１５にソーストレンチ８と同様の機能を持たせる構造としたものである。
【００６６】
したがって、実施形態２に係るＭＯＳＦＥＴ１０１の構造によれば、フローティングｐ領域１５の無い構造と比べ、ソーストレンチピッチをフローティングｐ領域１５の幅だけ広げても、ほぼ同等の耐圧を維持することができる。一方、ソーストレンチピッチを広げたため、ゲートトレンチとソーストレンチとが交差する体積が減り、チャネル幅が広くなるため、オン抵抗を下げることができる。
【００６７】
（製造方法）
実施形態２に係るＭＯＳＦＥＴ１０１の製造工程は、実施形態１に係るＭＯＳＦＥＴ１００の製造工程に、フローティングｐ領域１５の製造工程が挿入される。
【００６８】
フローティングｐ領域１５の製造工程には、２通りの方法がある。第１の方法は、図６（ａ）に示した、ｎ+型基板１にｎ-型ドリフト領域２をエピタキシャル成長する前に、ｎ+型基板１にパターンニングして、フローティングｐ領域１５を選択エピタキシャル成長し、その後、パターンニングマスクを除去して、全面にｎ-型ドリフト領域２をエピタキシャル成長する方法である。第２の方法は、ゲートトレンチ５のエッチング後、ゲートトレンチ底部のｎ-型ドリフト領域２に高速イオン注入法によりＢ等のｐ型ドーピングを行う方法である。高速イオン注入法は、加速エネルギー条件により、イオンの打ち込み深さを制御できるため、ゲートトレンチ底部のｎ-型ドリフト領域２の所定の深さの領域をフローティングｐ領域１５とすることができる。
【００６９】
［実施形態３]
図１０は実施形態３に係るＭＯＳＦＥＴ１０２の断面構造を模式的に示す図である。実施形態１に係るＭＯＳＦＥＴ１００では、ゲート電極７を相互に接続し外部に電気的接続をとるためのゲート接続溝２０が、ゲートと同じ構造であったが、ＭＯＳＦＥＴ１０２は、ゲート接続溝２０をソーストレンチと同じ構造としたものである。
【００７０】
実施形態３に係るＭＯＳＦＥＴ１０２のゲート接続溝２０は、ソース領域４、ｐ型チャネル領域３、およびｎ-型ドリフト領域２を貫き、ｎ+型基板１に達し、前記ゲートトレンチと直交する溝であり、ゲート接続溝２０には層間絶縁膜９を介してドープされたポリシリコンが埋め込まれている。さらに、埋め込みソース電極１０とソース領域４およびｐ型チャネル領域３とのコンタクトと同様の方法で、ゲート電極７を相互に電気的に接続する。
【００７１】
この構造によれば、既に形成された微細なゲート接続溝２０パターンの間にソーストレンチパターンを形成する必要が無いため、フォトリソグラフィーにおける、精度の高いマスク合わせ工程を排除することができる。
【図面の簡単な説明】
【００７２】
【図１】本発明の実施例のトレンチゲート型半導体装置のゲートトレンチとソーストレンチとの配置と、従来構造のゲートトレンチとソーストレンチとの配置を模式的に示す図である。
【図２】本発明の実施形態１に係るＭＯＳＦＥＴ１００の断面構造を模式的に示す図である。
【図３】ソーストレンチを設けたトレンチゲート型半導体装置およびソーストレンチを設けない従来構造のトレンチゲート型半導体装置との、ゲートトレンチ底５Ｂ近傍のブレークダウン時の電界分布を示した図である。
【図４】図３のＡ−Ａ断面における電界強度の深さ方向への分布を示す図である。
【図５】本発明の実施形態１のトレンチゲート型半導体装置１００のソーストレンチピッチと耐圧の関係を示す図である。
【図６】本発明の実施形態１にかかるＭＯＳＦＥＴ１００の製造工程を説明する図である。
【図７】本発明の実施形態１にかかるＭＯＳＦＥＴ１００の製造工程を説明する図である。
【図８】本発明の実施形態１にかかるＭＯＳＦＥＴ１００の製造工程を説明する図である。
【図９】本発明の実施形態２に係るＭＯＳＦＥＴ１０１の断面構造を模式的に示す図である。
【図１０】本発明の実施形態３に係るＭＯＳＦＥＴ１０２の断面構造を模式的に示す図である。
【符号の説明】
【００７３】
１  基板、２  ドリフト領域、３  チャネルｐ領域、４  ソース領域、５  ゲートトレンチ、６  ゲート絶縁膜、７  ゲート電極、８  ソーストレンチ、９  層間絶縁膜、１０  ソース電極、１１  ソーストレンチマスク、１２  コンタクト溝、１３  ソース表面電極、１４  ドレイン電極、１５  フローティングｐ領域、２０  ゲート接続溝、１００，１０１，１０２  ＭＯＳＦＥＴ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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