(57)【要約】  【課題】  回路規模を小型化し、回路設計を容易にした分数分周周波数シンセサイザーを提供する。  【解決手段】  ＶＣＯ８の出力信号ｆｖｃｏを分周して比較信号ｆｐとして位相比較器４に出力する可変分周器５１を、出力信号ｆｖｃｏを１／Ｑに分周する固定分周器９と、固定分周器９からの分周信号Ｑｏｕｔを１／Ｎに分周して比較信号ｆｐとして出力するメインカウンタ１１と、メインカウンタ１１の分周比を制御する分周比制御回路１４とで構成した。【選択図】  図１
2005223542.tif 000002
【特許請求の範囲】
【請求項１】
基準クロック信号を発生する発振器と、前記基準クロック信号を分周して基準信号を出力する基準分周器と、前記基準信号と比較信号との周波数差および位相差を比較してパルス信号を出力する位相比較器と、前記パルス信号に応じたチャージポンプ信号を生成するチャージポンプと、前記チャージポンプ信号を平滑化して制御電圧信号を出力する低域通過フィルタと、前記制御電圧信号に応じた周波数を有する出力信号を生成して外部回路に供給する電圧制御発振器と、前記出力信号を分周して前記比較信号を出力する可変分周器とでＰＬＬループを構成し、前記基準分周器および前記可変分周器に対して分周比を設定するシフトレジスタを有する周波数シンセサイザーであって、
前記可変分周器は、
フリップフロップを多段に接続して成り、前記電圧制御発振器からの出力信号を分周する固定分周器と、
分周比が可変設定され、前記固定分周器からの分周信号を分周して前記比較信号を出力するメインカウンタと、
初段で前記シフトレジスタからの分数値データを受け前記基準信号に同期してオーバーフロー信号を出力する多段のアキュムレータ、前記オーバーフロー信号を直接またはデジタルディレイ素子を介して受け分周比変化分の和をとる全加算器、および前記分周比変化分の和と前記シフトレジスタからの整数値データとの総和をとる加算器で構成され、前記メインカウンタに対する分周比を制御する分周比制御回路とを備えたことを特徴とする分数分周周波数シンセサイザー。
【請求項２】
基準クロック信号を発生する発振器と、前記基準クロック信号を分周して基準信号を出力する基準分周器と、前記基準信号と比較信号との周波数差および位相差を比較してパルス信号を出力する位相比較器と、前記パルス信号に応じたチャージポンプ信号を生成するチャージポンプと、前記チャージポンプ信号を平滑化して制御電圧信号を出力する低域通過フィルタと、前記制御電圧信号に応じた周波数を有する出力信号を生成して外部回路に供給する電圧制御発振器と、前記出力信号を分周して前記比較信号を出力する可変分周器とでＰＬＬループを構成し、前記基準分周器および前記可変分周器に対して分周比を設定するシフトレジスタを有する周波数シンセサイザーであって、
前記可変分周器は、
分周比が可変設定され、前記電圧制御発振器からの出力信号を分周して前記比較信号を出力するメインカウンタと、
初段で前記シフトレジスタからの分数値データを受け前記基準信号に同期してそれぞれオーバーフロー信号を出力する多段のアキュムレータ、前記オーバーフロー信号を直接またはデジタルディレイ素子を介して受け分周比変化分の和をとる全加算器、および前記分周比変化分の和と前記シフトレジスタからの整数値データとの総和をとる加算器で構成され、前記メインカウンタに対する分周比を制御する分周比制御回路とを備えたことを特徴とする分数分周周波数シンセサイザー。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基準信号の有理数倍の周波数の出力信号を送出できる周波数シンセサイザーである分数分周周波数シンセサイザーにおいて、プリスケーラのモジュラス動作を不要化し、回路の小型化に関するものである。
【背景技術】
【０００２】
図３に、従来の分数分周周波数シンセサイザーの回路ブロック構成を示す。図３において、発振器１は、水晶振動子の発振に基づく固有周波数の基準クロック信号ＣＫを基準分周器２に出力する。基準分周器２は、カウンタ回路で構成され、シフトレジスタ３で設定される分周比に基づいて、基準クロック信号ＣＫを分周して、基準信号ｆｒを位相比較器４に供給する。また、位相比較器４には、可変分周器５から比較信号ｆｐが供給される。
【０００３】
そして、位相比較器４は、基準信号ｆｒと比較信号ｆｐとの周波数差及び位相に応じたパルス信号ΦＲ、ΦＰをチャージポンプ６に供給する。チャージポンプ６は、位相比較器４から出力されるパルス信号ΦＲ、ΦＰに基づいて、出力信号ＳＣＰを低域通過フィルタ（以下、ＬＰＦと略称する）７に供給する。この出力信号ＳＣＰは、直流成分にパルス成分が含まれたものであり、その直流成分はパルス信号ΦＲ、ΦＰの周波数変動にともなって昇降し、パルス成分はパルス信号φＲ、φＰの位相差に基づいて変化する。
【０００４】
ＬＰＦ７は、チャージポンプ６の出力信号ＳＣＰを平滑化して高周波成分を除去した出力信号ＳＬＰＦを電圧制御発振器（以下、ＶＣＯと略称する）８に供給する。ＶＣＯ８は、ＬＰＦ７の出力信号ＳＬＰＦの電圧に応じた周波数の出力信号ｆｖｃｏを外部回路に出力するとともに、可変分周器５に供給する。
【０００５】
可変分周器５は、パルススワロ方式であって、固定分周器９と、モジュラスプリスケーラ１０と、メインカウンタ（Ｎカウンタ）１１と、スワロカウンタ（Ａカウンタ）１２と、制御回路１３と、分周比制御回路１４とから構成される。ＶＣＯ８の出力信号ｆｖｃｏは、固定分周器９に入力され、その固定分周器９は、入力信号ｆｖｃｏの周波数をＱ分周して、モジュラスプリスケーラ１０に出力信号Ｑｏｕｔとして供給する。モジュラスプリスケーラ１０は、入力信号Ｑｏｕｔの周波数をＭ分周もしくは（Ｍ＋１）分周して、メインカウンタ１１及びスワロカウンタ１２に出力信号Ｐｏｕｔとして供給する。
【０００６】
スワロカウンタ１２は、モジュラスプリスケーラ１０の出力信号ＰｏｕｔをＡ分周して、その出力信号を制御回路１３に供給する。制御回路１３は、スワロカウンタ１２からの分周信号に基づいて、モジュラスプリスケーラ１０に、例えば“Ｌ”レベルのモジュール制御信号ＭＤを供給し、モジュラスプリスケーラ１０は、そのモジュール制御信号ＭＤに基づいて、入力信号ＱｏｕｔをＭ分周した出力信号Ｐｏｕｔを出力する。
【０００７】
また、スワロカウンタ１２がＡ個のパルスをカウントしている間は、制御回路１３は、例えば“Ｈ”レベルのモジュール制御信号ＭＤを出力し、モジュラスプリスケーラ１０は、そのモジュール制御信号ＭＤに基づいて、入力信号Ｑｏｕｔを（Ｍ＋１）分周した出力信号Ｐｏｕｔを出力する。
【０００８】
メインカウンタ１１の分周比Ｎは、シフトレジスタ３で設定され、メインカウンタ１１は、モジュラスプリスケーラ１０の出力信号ＰｏｕｔをＮ分周して、位相比較器４に比較信号ｆｐとして出力する。また、メインカウンタ１１の分周信号は制御回路１３に出力され、制御回路１３は、メインカウンタ１１が入力信号ＰｏｕｔをＮ分周するごとに、スワロカウンタ１２に起動信号を出力する。
【０００９】
従って、従来の周波数シンセサイザーでは、ＶＣＯ８の出力信号ｆｖｃｏのロックアップ速度を向上させるために、分数の分周比を設定可能としたモジュラスプリスケーラ１０を使用している。
【００１０】
図４に、図３に示す可変分周器５内の分周器制御回路１４の内部構成例を示す。図４において、直列に接続された複数のアキュミュレータ１５ａ、１５ｂ、１５ｃ、１５ｄのうち初段のアキュムレータ１５ａには、分数値データＦＤが入力され、各アキュミュレータ１５ａ〜１５ｄには、基準分周器２（図３）からの基準信号ｆｒが入力される。各アキュミュレータ１５ａ〜１５ｄから出力されるオーバーフロー信号ＯＶＦは、全加算器１６に直接、あるいはデジタルディレイ素子を介して供給される。初段のアキュミュレータ１５ａは、オーバーフローを起こすと、そのリファレンスサイクルで分周比を＋１する動作を行い、２段目のアキュミュレータ１５ｂは、オーバーフロー信号により分周比を＋１し、次のリファレンスサイクルは−１する動作を行う。３段目のアキュミュレータ１５ｃは、オーバーフロー信号により分周比を＋１し、次のリファレンスサイクルは−２、さらに次で＋１とし、４段目のアキュミュレータ１５ｄは、オーバーフロー信号により分周比を＋１し、次のリファレンスサイクルは−３、さらに次で＋３とし、その次は−１する動作を行う。
【００１１】
これらの信号を受けた全加算器１６は、その分周比変化分の和をとり、加算器１７は、全加算器１６からの分周比変化分の和と整数値データＩＤとの総和を分周データとしてメインカウンタ１１とスワロカウンタ１２に出力する。
【００１２】
このような可変分周器５を使用することにより、基準周波数を高くし、ＬＰＦ７の時定数を小さくして、ＶＣＯ８の出力信号周波数ｆｖｃｏのロックアップタイム速度を高速化することができるとともに、出力信号周波数ｆｖｃｏを細かなステップで変化させることが可能となる。
【特許文献１】特開平１０−０３２４８６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
プリスケーラ方式で使用されている分周器において、プリスケーラの分周比をＭ、可変分周器の可変分周比をＮ、比較周波数をＦｒとすると、出力周波数Ｆｏｕｔは
Ｆｏｕｔ＝Ｎ×Ｍ×Ｆｒ
となり、周波数ステップΔＦは
ΔＦ＝Ｍ×Ｆｒ
となる。
【００１４】
デュアルモジュラスプリスケーラ方式（ＦＭ無線通信機に一般的に使用されている方式）で使用されている分周器において、モジュラスプリスケーラの分周比をＭまたはＭ＋１、パルススワロカウンタ内のＮカウンタの分周比をＮ、Ａカウンタの分周比をＡとすると、出力周波数Ｆｏｕｔは
Ｆｏｕｔ＝（Ｍ×Ｎ＋Ａ）×Ｆｒ
となり、周波数ステップΔＦは
ΔＦ＝Ｆｒ
となる。
【００１５】
次に、上記２方式の特性を比較する。
【００１６】
プリスケーラ方式の長所は、回路が簡素化であるので低消費電力化と小型化が可能である点で、短所は、周波数ステップΔＦが大きくなる（ΔＦ＝Ｍ×Ｆｒ）点である。
【００１７】
一方、デュアルモジュラスプリスケーラ方式の長所は、周波数ステップΔＦを小さく設定できる（ΔＦ＝Ｆｒ）点で、短所は、回路規模が大きくなる点である。
【００１８】
無線通信機においては、周波数ステップΔＦが小さい（PDC（Personal Digital Cellular）方式では、ΔＦ＝２５ｋＨｚ、GMS（Global System for Mobile communication）方式では、ΔＦ＝２００ｋＨｚ）。分数分周周波数シンセサイザーをプリスケーラ方式で実現しようとすると、デュアルモジュラスプリスケーラ方式と比較して、比較周波数Ｆｒを１／Ｍにする必要があり、ロックアップタイムや位相雑音特性などの無線特性が劣化する。そのため、従来では、デュアルモジュラスプリスケーラ方式が使用されている。
【００１９】
本発明は、かかる従来の問題点に鑑みてなされたものであり、その目的は、ロックアップタイムや位相雑音特性などの無線特性を劣化させずに周波数ステップを小さくするとともに、低消費電力化と回路規模の小型化を図った分数分周周波数シンセサイザーを提供することにある。
【課題を解決するための手段】
【００２０】
前記の目的を達成するため、本発明に係る分数分周周波数シンセサイザーは、分数分周方式とプリスケーラ方式を組み合わせることで構成することを特徴とする。
【発明の効果】
【００２１】
本発明によれば、ロックアップタイムや位相雑音特性などの無線特性を劣化させずに周波数ステップを小さくするとともに、低消費電力化と回路規模の小型化を図った分数分周周波数シンセサイザーを提供することが可能になる、という格別な効果を奏する。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の好適な実施の形態について、図面を参照しながら詳細に説明する。
【００２３】
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る分数分周周波数シンセサイザーの一構成例を示す回路ブロック図である。
【００２４】
図１において、本実施の形態による分数分周周波数シンセサイザーは、図３に示した従来の分数分周周波数シンセサイザーにおける可変分周器５以外の構成に加えて、固定分周器９と、メインカウンタ１１と、分周比制御回路１４とからなる可変分周器５１を備え、可変分周器５１は、従来の分数分周周波数シンセサイザーの可変分周器５の構成と比べると、ブロック数を削減でき、またフィードバック回路を用いなくても実現できる。
【００２５】
次に、以上のように構成された本実施の形態による分数分周周波数シンセサイザーの動作について説明する。
【００２６】
発振器１は、水晶振動子の発振に基づく固有周波数の基準クロック信号ＣＫを基準分周器２に出力する。基準分周器２は、カウンタ回路で構成され、シフトレジスタ３で設定される分周比に基づいて、基準クロック信号ＣＫを分周して、基準信号ｆｒを位相比較器４に供給する。また、位相比較器４には、可変分周器５１から比較信号ｆｐが供給される。
【００２７】
そして、位相比較器４は、基準信号ｆｒと比較信号ｆｐとの周波数差及び位相に応じたパルス信号ΦＲ、ΦＰをチャージポンプ６に供給する。チャージポンプ６は、位相比較器４から出力されるパルス信号ΦＲ、ΦＰに基づいて、出力信号ＳＣＰを低域通過フィルタ（以下、ＬＰＦと略称する）７に供給する。この出力信号ＳＣＰは、直流成分にパルス成分が含まれたものであり、その直流成分はパルス信号ΦＲ、ΦＰの周波数変動にともなって昇降し、パルス成分はパルス信号φＲ、φＰの位相差に基づいて変化する。
【００２８】
ＬＰＦ７は、チャージポンプ６の出力信号ＳＣＰを平滑化して高周波成分を除去した出力信号ＳＬＰＦを電圧制御発振器（以下、ＶＣＯと略称する）８に供給する。ＶＣＯ８は、ＬＰＦ７の出力信号ＳＬＰＦの電圧に応じた周波数の出力信号ｆｖｃｏを外部回路に出力するとともに、可変分周器５に供給する。
【００２９】
可変分周器５１は、プリスケーラ方式であって、固定分周器９と、メインカウンタ１１と、分周比制御回路１４とから構成される。ＶＣＯ８の出力信号ｆｖｃｏは、固定分周器９に入力され、その固定分周器９は、入力信号ｆｖｃｏの周波数をＱ分周して、メインカウンタ１１に出力信号Ｑｏｕｔとして供給する。メインカウンタ１１は、入力信号Ｑｏｕｔの周波数をＮ分周して、位相比較器４に比較信号ｆｐとして出力する。
【００３０】
図４に、図１に示す可変分周器５内の分周器制御回路１４の内部構成例を示す。図４において、直列に接続された複数のアキュミュレータ１５ａ、１５ｂ、１５ｃ、１５ｄのうち初段のアキュムレータ１５ａには、分数値データＦＤが入力され、各アキュミュレータ１５ａ〜１５ｄには、基準分周器２（図３）からの基準信号ｆｒが入力される。各アキュミュレータ１５ａ〜１５ｄから出力されるオーバーフロー信号ＯＶＦは、全加算器１６に直接、あるいはデジタルディレイ素子を介して供給される。初段のアキュミュレータ１５ａは、オーバーフローを起こすと、そのリファレンスサイクルで分周比を＋１する動作を行い、２段目のアキュミュレータ１５ｂは、オーバーフロー信号により分周比を＋１し、次のリファレンスサイクルは−１する動作を行う。３段目のアキュミュレータ１５ｃは、オーバーフロー信号により分周比を＋１し、次のリファレンスサイクルは−２、さらに次で＋１とし、４段目のアキュミュレータ１５ｄは、オーバーフロー信号により分周比を＋１し、次のリファレンスサイクルは−３、さらに次で＋３とし、その次は−１する動作を行う。
【００３１】
これらの信号を受けた全加算器１６は、その分周比変化分の和をとり、加算器１７は、全加算器１６からの分周比変化分の和と整数値データＩＤとの総和を分周データとしてメインカウンタ１１に出力する。
【００３２】
本実施の形態と従来例の回路規模の差は、モジュラスプリスケーラ１０と、スワロカウンタ１２と、制御回路１３との差であり、回路規模と消費電流の削減が可能である。
【００３３】
従来、無線通信機では、無線特性（ロックアップタイム、位相雑音特性）と無線システム（周波数ステップが小さい）上の問題で、デュアルモジュラスプリスケーラ方式でしか実現できなかったが、本実施の形態によれば、プリスケーラ方式と分数分周方式を組み合わせることで、無線特性（ロックアップタイム、位相雑音特性）を満たし、かつ低消費電力化と回路規模の小型化が実現可能になる。
【００３４】
（第２の実施の形態）
図２は、本発明の第２の実施の形態に係る分数分周周波数シンセサイザーの一構成例を示す回路ブロック図である。
【００３５】
図２において、本実施の形態による分数分周周波数シンセサイザーは、図３に示した従来の分数分周周波数シンセサイザーにおける可変分周器５以外の構成に加えて、メインカウンタ１１と、分周比制御回路１４とからなる可変分周器５２を備え、可変分周器５２は、第１の実施形態による分数分周周波数シンセサイザーの可変分周器５の構成と比べると、ブロック数をさらに削減できる。
【００３６】
次に、以上のように構成された本実施の形態による分数分周周波数シンセサイザーの動作について説明する。
【００３７】
発振器１は、水晶振動子の発振に基づく固有周波数の基準クロック信号ＣＫを基準分周器２に出力する。基準分周器２は、カウンタ回路で構成され、シフトレジスタ３で設定される分周比に基づいて、基準クロック信号ＣＫを分周して、基準信号ｆｒを位相比較器４に供給する。また、位相比較器４には、可変分周器５２から比較信号ｆｐが供給される。
【００３８】
そして、位相比較器４は、基準信号ｆｒと比較信号ｆｐとの周波数差及び位相に応じたパルス信号ΦＲ、ΦＰをチャージポンプ６に供給する。チャージポンプ６は、位相比較器４から出力されるパルス信号ΦＲ、ΦＰに基づいて、出力信号ＳＣＰを低域通過フィルタ（以下、ＬＰＦと略称する）７に供給する。この出力信号ＳＣＰは、直流成分にパルス成分が含まれたものであり、その直流成分はパルス信号ΦＲ、ΦＰの周波数変動にともなって昇降し、パルス成分はパルス信号φＲ、φＰの位相差に基づいて変化する。
【００３９】
ＬＰＦ７は、チャージポンプ６の出力信号ＳＣＰを平滑化して高周波成分を除去した出力信号ＳＬＰＦを電圧制御発振器（以下、ＶＣＯと略称する）８に供給する。ＶＣＯ８は、ＬＰＦ７の出力信号ＳＬＰＦの電圧に応じた周波数の出力信号ｆｖｃｏを外部回路に出力するとともに、可変分周器５に供給する。
【００４０】
可変分周器５２は、プリスケーラ方式であって、メインカウンタ１１と、分周比制御回路１４とから構成される。ＶＣＯ８の出力信号ｆｖｃｏは、メインカウンタ１１に入力され、そのメインカウンタ１１は、入力信号ｆｖｃｏの周波数をＮ分周して、位相比較器４に比較信号ｆｐとして出力する。
【００４１】
図４に、図２に示す可変分周器５内の分周器制御回路１４の内部構成例を示す。図４において、直列に接続された複数のアキュミュレータ１５ａ、１５ｂ、１５ｃ、１５ｄのうち初段のアキュムレータ１５ａには、分数値データＦＤが入力され、各アキュミュレータ１５ａ〜１５ｄには、基準分周器２（図３）からの基準信号ｆｒが入力される。各アキュミュレータ１５ａ〜１５ｄから出力されるオーバーフロー信号ＯＶＦは、全加算器１６に直接、あるいはデジタルディレイ素子を介して供給される。初段のアキュミュレータ１５ａは、オーバーフローを起こすと、そのリファレンスサイクルで分周比を＋１する動作を行い、２段目のアキュミュレータ１５ｂは、オーバーフロー信号により分周比を＋１し、次のリファレンスサイクルは−１する動作を行う。３段目のアキュミュレータ１５ｃは、オーバーフロー信号により分周比を＋１し、次のリファレンスサイクルは−２、さらに次で＋１とし、４段目のアキュミュレータ１５ｄは、オーバーフロー信号により分周比を＋１し、次のリファレンスサイクルは−３、さらに次で＋３とし、その次は−１する動作を行う。
【００４２】
これらの信号を受けた全加算器１６は、その分周比変化分の和をとり、加算器１７は、全加算器１６からの分周比変化分の和と整数値データＩＤとの総和を分周データとしてメインカウンタ１１に出力する。
【００４３】
本実施の形態と従来例の回路規模の差は、固定分周器９、モジュラスプリスケーラ１０と、スワロカウンタ１２と、制御回路１３との差であり、回路規模と消費電流の削減が可能である。
【００４４】
従来、無線通信機では、無線特性（ロックアップタイム、位相雑音特性）と無線システム（周波数ステップが小さい）上の問題で、デュアルモジュラスプリスケーラ方式でしか実現できなかったが、本実施の形態によれば、プリスケーラ方式と分数分周方式を組み合わせることで、無線特性（ロックアップタイム、位相雑音特性）を満たし、かつさらなる低消費電力化と回路規模のさらなる小型化が実現可能になる。
【産業上の利用可能性】
【００４５】
本発明に係る分数分周周波数シンセサイザーは、ロックアップタイムや位相雑音特性などの無線特性を劣化させずに周波数ステップを小さくするとともに、低消費電力化と回路規模の小型化を実現できるという利点を有し、小型の移動型通信機器等に有用である。
【図面の簡単な説明】
【００４６】
【図１】本発明の第１の実施の形態に係る分数分周周波数シンセサイザーの一構成例を示す回路ブロック図
【図２】本発明の第２の実施の形態に係る分数分周周波数シンセサイザーの一構成例を示す回路ブロック図
【図３】従来の分数分数周波数シンセサイザーの一構成例を示す回路ブロック図
【図４】図３の分周比制御回路の内部構成を示す回路ブロック図
【符号の説明】
【００４７】
１  発振器
２  基準分周器
３  シフトレジスタ
４  位相比較器
５、５１、５２  可変分周器
６  チャージポンプ
７  ＬＰＦ
８  ＶＣＯ
９  固定分周器
１０  モジュラスプリスケーラ
１１  メインカウンタ
１２  スワロカウンタ
１３  制御回路
１４  分周比制御回路
１５ａ〜１５ｄ  アキュミュレータ
１６  全加算器
１７  加算器
【図１】
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【図２】
2005223542.tif 000004
【図３】
2005223542.tif 000005
【図４】
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