(57)【要約】【課題】動作信頼性を向上できる不揮発性半導体記憶装置を提供すること。【解決手段】第１半導体層と、第１半導体層上にゲート間絶縁膜を介在して形成され且つ第１半導体層と電気的に接続された第２半導体層とを含む積層ゲートと、ソースの表面内及び第２半導体層上に形成されたシリサイド層とを備えた第１ＭＯＳトランジスタと、電荷蓄積層と、電荷蓄積層上にゲート間絶縁膜を介在して形成された制御ゲートとを含む積層ゲートと、ドレインの表面内及び制御ゲート上に形成されたシリサイド層とを備え、ソースが第１ＭＯＳトランジスタのドレインに接続された第２ＭＯＳトランジスタと、第１ＭＯＳトランジスタの積層ゲートの側壁に形成された側壁絶縁膜とを具備し、第１ＭＯＳトランジスタの積層ゲートの、ソースに面する側壁に形成された側壁絶縁膜の膜厚は、第１、第２ＭＯＳトランジスタの前記積層ゲート間隔の１／２よりも大きい。【選択図】      図５
2005116970.tif 000002
【特許請求の範囲】
【請求項１】
第１半導体層と、前記第１半導体層上にゲート間絶縁膜を介在して形成され且つ前記第１半導体層と電気的に接続された第２半導体層とを含む積層ゲートと、ソース領域の表面内及び前記第２半導体層上に形成されたシリサイド層とを備えた第１ＭＯＳトランジスタと、
前記第１ＭＯＳトランジスタに隣接して形成され、電荷蓄積層と、前記電荷蓄積層上に前記ゲート間絶縁膜を介在して形成された制御ゲートとを含む積層ゲートと、ドレイン領域の表面内及び前記制御ゲート上に形成されたシリサイド層とを備え、ソース領域が前記第１ＭＯＳトランジスタのドレイン領域に接続された第２ＭＯＳトランジスタと、
前記第１ＭＯＳトランジスタの前記積層ゲートの側壁に形成された側壁絶縁膜と
を具備し、前記第１ＭＯＳトランジスタの前記積層ゲートの、ソース領域に面する側壁に形成された前記側壁絶縁膜の膜厚は、前記第１、第２ＭＯＳトランジスタの前記積層ゲート間隔の１／２よりも大きく、
前記第１ＭＯＳトランジスタの前記ドレイン領域及び前記第２ＭＯＳトランジスタの前記ソース領域にはシリサイド層が形成されない
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
第１半導体層と、前記第１半導体層上にゲート間絶縁膜を介在して形成され且つ前記第１半導体層と電気的に接続された第２半導体層とを含む積層ゲートと、ソース領域の表面内及び前記第２半導体層上に形成されたシリサイド層とを備えた第１ＭＯＳトランジスタと、
前記第１ＭＯＳトランジスタに隣接して形成され、電荷蓄積層と、前記電荷蓄積層上に前記ゲート間絶縁膜を介在して形成された制御ゲートとを含む積層ゲートと、ドレイン領域の表面内及び前記制御ゲート上に形成されたシリサイド層とを備え、前記ソース領域が前記第１ＭＯＳトランジスタの前記ドレイン領域に接続された第２ＭＯＳトランジスタと、
前記第１、第２ＭＯＳトランジスタの前記積層ゲートの側壁に形成された側壁絶縁膜と
を具備し、前記側壁絶縁膜は、前記第１、第２ＭＯＳトランジスタの積層ゲート間の領域を埋め込み、
前記第１ＭＯＳトランジスタの前記ドレイン領域及び前記第２ＭＯＳトランジスタの前記ソース領域にはシリサイド層が形成されない
ことを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記第１ＭＯＳトランジスタのドレイン領域及び前記第２ＭＯＳトランジスタのソース領域上の全面は、前記側壁絶縁膜によって被覆されている
ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記第１ＭＯＳトランジスタのソース領域及び前記第２ＭＯＳトランジスタのドレイン領域の一部領域の表面は、前記第１、第２ＭＯＳトランジスタのチャネル領域表面よりも低く、
前記第１ＭＯＳトランジスタのドレイン領域及び前記第２ＭＯＳトランジスタのソース領域の表面は、前記第１、第２ＭＯＳトランジスタのチャネル領域表面と同一面上にある
ことを特徴とする請求項１乃至３いずれか１項記載の不揮発性半導体記憶装置。
【請求項５】
前記第１、第２ＭＯＳトランジスタを含むメモリセルがマトリクス状に配置されたメモリセルアレイと、
同一列にある前記メモリセルの前記第２ＭＯＳトランジスタのドレイン領域を共通接続するビット線と、
同一行にある前記メモリセルの前記第２ＭＯＳトランジスタの前記制御ゲートが共通接続されて形成されたワード線と、
同一行にある前記メモリセルの前記第１ＭＯＳトランジスタの前記第２半導体層が共通接続されて形成されたセレクトゲート線と、
前記第１ＭＯＳトランジスタのソース領域を共通接続するソース線と、
前記ビット線のいずれかを選択するカラムデコーダと、
前記ワード線のいずれかを選択する第１ロウデコーダと、
前記セレクトゲート線のいずれかを選択する第２ロウデコーダと
を更に備えることを特徴とする請求項１乃至４いずれか１項記載の不揮発性半導体記憶装置。
【請求項６】
第１半導体層と、前記第１半導体層上にゲート間絶縁膜を介在して形成され且つ前記第１半導体層と電気的に接続された第２半導体層とを含む積層ゲートと、ソース領域の表面内及び前記第２半導体層上に形成されたシリサイド層とを備えた第１ＭＯＳトランジスタと、
前記第１ＭＯＳトランジスタに隣接して形成され、電荷蓄積層と、前記電荷蓄積層上に前記ゲート間絶縁膜を介在して形成された制御ゲートとを含む積層ゲートと、前記制御ゲート上に形成されたシリサイド層とを備え、ソース領域が前記第１ＭＯＳトランジスタのドレイン領域に接続された第２ＭＯＳトランジスタと、
前記第２ＭＯＳトランジスタに隣接して形成され、第３半導体層と、前記第３半導体層上にゲート間絶縁膜を介在して形成され且つ前記第３半導体層と電気的に接続された第４半導体層とを含む積層ゲートと、ドレイン領域の表面内及び前記第４半導体層上に形成されたシリサイド層とを備え、ソース領域が前記第２ＭＯＳトランジスタのドレイン領域に接続された第３ＭＯＳトランジスタと、
前記第１、第３ＭＯＳトランジスタの前記積層ゲートの側壁に形成された側壁絶縁膜と
を具備し、前記第１ＭＯＳトランジスタの前記積層ゲートの、ソース領域に面する側壁に形成された前記側壁絶縁膜の膜厚、及び前記第３ＭＯＳトランジスタの前記積層ゲートの、ドレイン領域に面する側壁に形成された前記側壁絶縁膜の膜厚は、前記第２、第３ＭＯＳトランジスタの前記積層ゲート間隔の１／２よりも大きく、且つ前記第１、第２ＭＯＳトランジスタの前記積層ゲート間隔の１／２よりも大きく、
前記第１ＭＯＳトランジスタのドレイン領域及び前記第２ＭＯＳトランジスタのソース領域内、並びに前記第２ＭＯＳトランジスタのドレイン領域及び前記第３ＭＯＳトランジスタのソース領域内にはシリサイド層が形成されない
ことを特徴とする不揮発性半導体記憶装置。
【請求項７】
第１半導体層と、前記第１半導体層上にゲート間絶縁膜を介在して形成され且つ前記第１半導体層と電気的に接続された第２半導体層とを含む積層ゲートと、ソース領域の表面内及び前記第２半導体層上に形成されたシリサイド層とを備えた第１ＭＯＳトランジスタと、
前記第１ＭＯＳトランジスタに隣接して形成され、電荷蓄積層と、前記電荷蓄積層上に前記ゲート間絶縁膜を介在して形成された制御ゲートとを含む積層ゲートと、前記制御ゲート上に形成されたシリサイド層とを備え、ソース領域が前記第１ＭＯＳトランジスタのドレイン領域に接続された第２ＭＯＳトランジスタと、
前記第２ＭＯＳトランジスタに隣接して形成され、第３半導体層と、前記第３半導体層上にゲート間絶縁膜を介在して形成され且つ前記第３半導体層と電気的に接続された第４半導体層とを含む積層ゲートと、ドレイン領域の表面内及び前記第４半導体層上に形成されたシリサイド層とを備え、ソース領域が前記第２ＭＯＳトランジスタのドレイン領域に接続された第３ＭＯＳトランジスタと、
前記第１乃至第３ＭＯＳトランジスタの前記積層ゲートの側壁に形成された側壁絶縁膜と
を具備し、前記側壁絶縁膜は、前記第１、第２ＭＯＳトランジスタの積層ゲート間の領域、及び前記第２、第３ＭＯＳトランジスタの積層ゲート間の領域を埋め込み、
前記第１ＭＯＳトランジスタのドレイン領域及び前記第２ＭＯＳトランジスタのソース領域内、並びに前記第２ＭＯＳトランジスタのドレイン領域及び前記第３ＭＯＳトランジスタのソース領域内にはシリサイド層が形成されない
ことを特徴とする不揮発性半導体記憶装置。
【請求項８】
前記第１ＭＯＳトランジスタのドレイン領域、前記第２ＭＯＳトランジスタのソース・ドレイン領域、並びに前記第３ＭＯＳトランジスタのソース領域上の全面は、前記側壁絶縁膜によって被覆されている
ことを特徴とする請求項７記載の不揮発性半導体記憶装置。
【請求項９】
前記第１ＭＯＳトランジスタのソース領域及び前記第３ＭＯＳトランジスタのドレイン領域の一部領域の表面は、前記第１、第３ＭＯＳトランジスタのチャネル領域表面よりも低く、
前記第１ＭＯＳトランジスタのドレイン領域、前記第２ＭＯＳトランジスタのソース・ドレイン領域、並びに前記第３ＭＯＳトランジスタのソース領域の表面は、前記第１乃至第３ＭＯＳトランジスタのチャネル領域表面と同一面上にある
ことを特徴とする請求項６乃至８いずれか１項記載の不揮発性半導体記憶装置。
【請求項１０】
前記第１乃至第３ＭＯＳトランジスタを含むメモリセルがマトリクス状に配置されたメモリセルアレイと、
同一列にある前記メモリセルの前記第３ＭＯＳトランジスタのドレイン領域を共通接続するビット線と、
同一行にある前記メモリセルの前記第２ＭＯＳトランジスタの前記制御ゲートが共通接続されて形成されたワード線と、
同一行にある前記メモリセルの前記第１ＭＯＳトランジスタの前記第２半導体層が共通接続されて形成された第１セレクトゲート線と、
同一行にある前記メモリセルの前記第３ＭＯＳトランジスタの前記第４半導体層が共通接続されて形成された第２セレクトゲート線と、
前記第１ＭＯＳトランジスタのソース領域を共通接続するソース線と、
前記ビット線のいずれかを選択するカラムデコーダと、
前記ワード線のいずれかを選択する第１ロウデコーダと、
前記第１セレクトゲート線のいずれか、及び第２セレクトゲート線のいずれかを選択する第２ロウデコーダと
を更に備えることを特徴とする請求項６乃至９いずれか１項記載の不揮発性半導体記憶装置。
【請求項１１】
第１半導体層と、前記第１半導体層上にゲート間絶縁膜を介在して形成され且つ前記第１半導体層と電気的に接続された第２半導体層とを含む積層ゲートと、ドレイン領域の表面内及び前記第２半導体層上に形成されたシリサイド層とを備えた第１ＭＯＳトランジスタと、
第３半導体層と、前記第３半導体層上にゲート間絶縁膜を介在して形成され且つ前記第３半導体層と電気的に接続された第４半導体層とを含む積層ゲートと、ソース領域の表面内及び前記第４半導体層上に形成されたシリサイド層とを備えた第２ＭＯＳトランジスタと、
電荷蓄積層と、前記電荷蓄積層上にゲート間絶縁膜を介在して形成された制御ゲートとを含む積層ゲートと、前記制御ゲート上に形成されたシリサイド層とを備え、前記第１ＭＯＳトランジスタのソース領域と前記第２ＭＯＳトランジスタのドレイン領域との間に直列接続された複数の第３ＭＯＳトランジスタと、
前記第１、第２ＭＯＳトランジスタの積層ゲートの側壁に形成された側壁絶縁膜と
を具備し、前記第１ＭＯＳトランジスタのゲート電極の、ドレイン領域に面する側壁に形成された前記側壁絶縁膜の膜厚、及び前記第２ＭＯＳトランジスタのゲート電極の、ソース領域に面する側壁に形成された前記側壁絶縁膜の膜厚は、隣接する前記第３ＭＯＳトランジスタ同士の前記積層ゲート間距離の１／２よりも大きく、前記第１、第３ＭＯＳトランジスタの積層ゲート間距離の１／２よりも大きく、前記第２、第３ＭＯＳトランジスタの積層ゲート間距離の１／２よりも大きく、
前記第１ＭＯＳトランジスタのソース領域、前記第２ＭＯＳトランジスタのドレイン領域、並びに前記第３ＭＯＳトランジスタのソース領域及びドレイン領域内にはシリサイド層が形成されない
ことを特徴とする不揮発性半導体記憶装置。
【請求項１２】
第１半導体層と、前記第１半導体層上にゲート間絶縁膜を介在して形成され且つ前記第１半導体層と電気的に接続された第２半導体層とを含む積層ゲートと、ドレイン領域の表面内及び前記第２半導体層上に形成されたシリサイド層とを備えた第１ＭＯＳトランジスタと、
第３半導体層と、前記第３半導体層上にゲート間絶縁膜を介在して形成され且つ前記第３半導体層と電気的に接続された第４半導体層とを含む積層ゲートと、ソース領域の表面内及び前記第４半導体層上に形成されたシリサイド層とを備えた第２ＭＯＳトランジスタと、
電荷蓄積層と、前記電荷蓄積層上にゲート間絶縁膜を介在して形成された制御ゲートとを含む積層ゲートと、前記制御ゲート上に形成されたシリサイド層とを備え、前記第１ＭＯＳトランジスタのソース領域と前記第２ＭＯＳトランジスタのドレイン領域との間に直列接続された複数の第３ＭＯＳトランジスタと、
前記第１乃至第３ＭＯＳトランジスタの積層ゲートの側壁に形成された側壁絶縁膜と
を具備し、前記側壁絶縁膜は、隣接する前記第３ＭＯＳトランジスタ同士の前記積層ゲート間、前記第１、第３ＭＯＳトランジスタの積層ゲート間、前記第２、第３ＭＯＳトランジスタの積層ゲート間の領域を埋め込み、
前記第１ＭＯＳトランジスタのソース領域、前記第２ＭＯＳトランジスタのドレイン領域、並びに前記第３ＭＯＳトランジスタのソース領域及びドレイン領域内にはシリサイド層が形成されない
ことを特徴とする不揮発性半導体記憶装置。
【請求項１３】
前記第１ＭＯＳトランジスタのソース領域、前記第２ＭＯＳトランジスタのドレイン領域、並びに前記第３ＭＯＳトランジスタのソース領域及びドレイン領域上の全面は、前記側壁絶縁膜によって被覆されている
ことを特徴とする請求項１２記載の不揮発性半導体記憶装置。
【請求項１４】
前記第１ＭＯＳトランジスタのドレイン領域及び前記第２ＭＯＳトランジスタのソース領域の一部領域の表面は、前記第１、第２ＭＯＳトランジスタのチャネル領域表面よりも低く、
前記第１ＭＯＳトランジスタのソース領域、前記第２ＭＯＳトランジスタのドレイン領域、並びに前記第３ＭＯＳトランジスタのソース領域及びドレイン領域の表面は、前記第１乃至第３ＭＯＳトランジスタのチャネル領域表面と同一面上にある
ことを特徴とする請求項１１乃至１３いずれか１項記載の不揮発性半導体記憶装置。
【請求項１５】
前記第１乃至第３ＭＯＳトランジスタを含むＮＡＮＤセルがマトリクス状に配置されたメモリセルアレイと、
同一列にある前記メモリセルの前記第１ＭＯＳトランジスタのドレイン領域を共通接続するビット線と、
同一行にある前記メモリセルの前記第３ＭＯＳトランジスタの前記制御ゲートが共通接続されて形成されたワード線と、
同一行にある前記メモリセルの前記第１ＭＯＳトランジスタの前記第２半導体層が共通接続されて形成された第１セレクトゲート線と、
同一行にある前記メモリセルの前記第２ＭＯＳトランジスタの前記第４半導体層が共通接続されて形成された第２セレクトゲート線と、
前記第２ＭＯＳトランジスタのソース領域を共通接続するソース線と、
前記ビット線のいずれかを選択するカラムデコーダと、
前記ワード線のいずれかを選択する第１ロウデコーダと、
前記第１セレクトゲート線のいずれか、及び第２セレクトゲート線のいずれかを選択する第２ロウデコーダと
を更に備えることを特徴とする請求項１１乃至１４いずれか１項記載の不揮発性半導体記憶装置。
【請求項１６】
前記半導体基板上に形成されたロジック回路を更に備え、
前記ロジック回路は、単層ゲート構造のゲート電極と、表面にシリサイド層の形成されたソース、ドレイン領域とを備えた第４ＭＯＳトランジスタと、
前記第４ＭＯＳトランジスタの単層ゲートの側壁に形成された前記側壁絶縁膜とを備える
ことを特徴とする請求項１乃至１５いずれか１項記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、不揮発性半導体記憶装置に関する。例えば、フローティングゲートとコントロールゲートとを有するＭＯＳトランジスタを含む不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
従来から、不揮発性半導体メモリとして、ＮＯＲ型フラッシュメモリやＮＡＮＤ型フラッシュメモリが知られており、広く使用されている。
【０００３】
近年では、ＮＯＲ型フラッシュメモリとＮＡＮＤ型フラッシュメモリの両者の長所を兼ね備えたフラッシュメモリが提案されている（例えば非特許文献１参照）。このフラッシュメモリは、２つのＭＯＳトランジスタを含むメモリセルを備えている。このようなメモリセルにおいては、不揮発性記憶部として機能する一方のＭＯＳトランジスタが、コントロールゲートとフローティングゲートとを備えた構造を有し、ビット線に接続されている。他方のＭＯＳトランジスタは、ソース線に接続され、メモリセルの選択用として用いられる。
【非特許文献１】Wei-Hua Liu 著、”A 2-Transistor Source-select(2TS) Flash EEPROM for 1.8V-Only Application”、Non-Volatile Semiconductor Memory Workshop 4.1、1997年
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、上記従来のフラッシュメモリであると、サリサイド構造を採用した場合に、不要なシリサイド層が形成されてしまい、動作信頼性が十分ではないという問題があった。
【０００５】
この発明は、上記事情に鑑みてなされたもので、その目的は、動作信頼性を向上できる不揮発性半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００６】
この発明の第１の態様に係る不揮発性半導体記憶装置は第１半導体層と、前記第１半導体層上にゲート間絶縁膜を介在して形成され且つ前記第１半導体層と電気的に接続された第２半導体層とを含む積層ゲートと、ソース領域の表面内及び前記第２半導体層上に形成されたシリサイド層とを備えた第１ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタに隣接して形成され、電荷蓄積層と、前記電荷蓄積層上に前記ゲート間絶縁膜を介在して形成された制御ゲートとを含む積層ゲートと、ドレイン領域の表面内及び前記制御ゲート上に形成されたシリサイド層とを備え、ソース領域が前記第１ＭＯＳトランジスタのドレイン領域に接続された第２ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタの前記積層ゲートの側壁に形成された側壁絶縁膜とを具備し、前記第１ＭＯＳトランジスタの前記積層ゲートの、ソース領域に面する側壁に形成された前記側壁絶縁膜の膜厚は、前記第１、第２ＭＯＳトランジスタの前記積層ゲート間隔の１／２よりも大きく、前記第１ＭＯＳトランジスタの前記ドレイン領域及び前記第２ＭＯＳトランジスタの前記ソース領域にはシリサイド層が形成されないことを特徴としている。
【０００７】
また、この発明の第２の態様に係る不揮発性半導体記憶装置は、第１半導体層と、前記第１半導体層上にゲート間絶縁膜を介在して形成され且つ前記第１半導体層と電気的に接続された第２半導体層とを含む積層ゲートと、ソース領域の表面内及び前記第２半導体層上に形成されたシリサイド層とを備えた第１ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタに隣接して形成され、電荷蓄積層と、前記電荷蓄積層上に前記ゲート間絶縁膜を介在して形成された制御ゲートとを含む積層ゲートと、ドレイン領域の表面内及び前記制御ゲート上に形成されたシリサイド層とを備え、前記ソース領域が前記第１ＭＯＳトランジスタの前記ドレイン領域に接続された第２ＭＯＳトランジスタと、前記第１、第２ＭＯＳトランジスタの前記積層ゲートの側壁に形成された側壁絶縁膜とを具備し、前記側壁絶縁膜は、前記第１、第２ＭＯＳトランジスタの積層ゲート間の領域を埋め込み、前記第１ＭＯＳトランジスタの前記ドレイン領域及び前記第２ＭＯＳトランジスタの前記ソース領域にはシリサイド層が形成されないことを特徴としている。
【０００８】
更に、この発明の第３の態様に係る不揮発性半導体記憶装置は、第１半導体層と、前記第１半導体層上にゲート間絶縁膜を介在して形成され且つ前記第１半導体層と電気的に接続された第２半導体層とを含む積層ゲートと、ソース領域の表面内及び前記第２半導体層上に形成されたシリサイド層とを備えた第１ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタに隣接して形成され、電荷蓄積層と、前記電荷蓄積層上に前記ゲート間絶縁膜を介在して形成された制御ゲートとを含む積層ゲートと、前記制御ゲート上に形成されたシリサイド層とを備え、ソース領域が前記第１ＭＯＳトランジスタのドレイン領域に接続された第２ＭＯＳトランジスタと、前記第２ＭＯＳトランジスタに隣接して形成され、第３半導体層と、前記第３半導体層上にゲート間絶縁膜を介在して形成され且つ前記第３半導体層と電気的に接続された第４半導体層とを含む積層ゲートと、ドレイン領域の表面内及び前記第４半導体層上に形成されたシリサイド層とを備え、ソース領域が前記第２ＭＯＳトランジスタのドレイン領域に接続された第３ＭＯＳトランジスタと、前記第１、第３ＭＯＳトランジスタの前記積層ゲートの側壁に形成された側壁絶縁膜とを具備し、前記第１ＭＯＳトランジスタの前記積層ゲートの、ソース領域に面する側壁に形成された前記側壁絶縁膜の膜厚、及び前記第３ＭＯＳトランジスタの前記積層ゲートの、ドレイン領域に面する側壁に形成された前記側壁絶縁膜の膜厚は、前記第２、第３ＭＯＳトランジスタの前記積層ゲート間隔の１／２よりも大きく、且つ前記第１、第２ＭＯＳトランジスタの前記積層ゲート間隔の１／２よりも大きく、前記第１ＭＯＳトランジスタのドレイン領域及び前記第２ＭＯＳトランジスタのソース領域内、並びに前記第２ＭＯＳトランジスタのドレイン領域及び前記第３ＭＯＳトランジスタのソース領域内にはシリサイド層が形成されないことを特徴としている。
【０００９】
更に、この発明の第４の態様に係る不揮発性半導体記憶装置は、第１半導体層と、前記第１半導体層上にゲート間絶縁膜を介在して形成され且つ前記第１半導体層と電気的に接続された第２半導体層とを含む積層ゲートと、ソース領域の表面内及び前記第２半導体層上に形成されたシリサイド層とを備えた第１ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタに隣接して形成され、電荷蓄積層と、前記電荷蓄積層上に前記ゲート間絶縁膜を介在して形成された制御ゲートとを含む積層ゲートと、前記制御ゲート上に形成されたシリサイド層とを備え、ソース領域が前記第１ＭＯＳトランジスタのドレイン領域に接続された第２ＭＯＳトランジスタと、前記第２ＭＯＳトランジスタに隣接して形成され、第３半導体層と、前記第３半導体層上にゲート間絶縁膜を介在して形成され且つ前記第３半導体層と電気的に接続された第４半導体層とを含む積層ゲートと、ドレイン領域の表面内及び前記第４半導体層上に形成されたシリサイド層とを備え、ソース領域が前記第２ＭＯＳトランジスタのドレイン領域に接続された第３ＭＯＳトランジスタと、前記第１乃至第３ＭＯＳトランジスタの前記積層ゲートの側壁に形成された側壁絶縁膜とを具備し、前記側壁絶縁膜は、前記第１、第２ＭＯＳトランジスタの積層ゲート間の領域、及び前記第２、第３ＭＯＳトランジスタの積層ゲート間の領域を埋め込み、前記第１ＭＯＳトランジスタのドレイン領域及び前記第２ＭＯＳトランジスタのソース領域内、並びに前記第２ＭＯＳトランジスタのドレイン領域及び前記第３ＭＯＳトランジスタのソース領域内にはシリサイド層が形成されないことを特徴としている。
【００１０】
更に、この発明の第５の態様に係る不揮発性半導体記憶装置は、第１半導体層と、前記第１半導体層上にゲート間絶縁膜を介在して形成され且つ前記第１半導体層と電気的に接続された第２半導体層とを含む積層ゲートと、ドレイン領域の表面内及び前記第２半導体層上に形成されたシリサイド層とを備えた第１ＭＯＳトランジスタと、第３半導体層と、前記第３半導体層上にゲート間絶縁膜を介在して形成され且つ前記第３半導体層と電気的に接続された第４半導体層とを含む積層ゲートと、ソース領域の表面内及び前記第４半導体層上に形成されたシリサイド層とを備えた第２ＭＯＳトランジスタと、電荷蓄積層と、前記電荷蓄積層上にゲート間絶縁膜を介在して形成された制御ゲートとを含む積層ゲートと、前記制御ゲート上に形成されたシリサイド層とを備え、前記第１ＭＯＳトランジスタのソース領域と前記第２ＭＯＳトランジスタのドレイン領域との間に直列接続された複数の第３ＭＯＳトランジスタと、前記第１、第２ＭＯＳトランジスタの積層ゲートの側壁に形成された側壁絶縁膜とを具備し、前記第１ＭＯＳトランジスタのゲート電極の、ドレイン領域に面する側壁に形成された前記側壁絶縁膜の膜厚、及び前記第２ＭＯＳトランジスタのゲート電極の、ソース領域に面する側壁に形成された前記側壁絶縁膜の膜厚は、隣接する前記第３ＭＯＳトランジスタ同士の前記積層ゲート間距離の１／２よりも大きく、前記第１、第３ＭＯＳトランジスタの積層ゲート間距離の１／２よりも大きく、前記第２、第３ＭＯＳトランジスタの積層ゲート間距離の１／２よりも大きく、前記第１ＭＯＳトランジスタのソース領域、前記第２ＭＯＳトランジスタのドレイン領域、並びに前記第３ＭＯＳトランジスタのソース領域及びドレイン領域内にはシリサイド層が形成されないことを特徴としている。
【００１１】
更に、この発明の第６の態様に係る不揮発性半導体記憶装置は、第１半導体層と、前記第１半導体層上にゲート間絶縁膜を介在して形成され且つ前記第１半導体層と電気的に接続された第２半導体層とを含む積層ゲートと、ドレイン領域の表面内及び前記第２半導体層上に形成されたシリサイド層とを備えた第１ＭＯＳトランジスタと、第３半導体層と、前記第３半導体層上にゲート間絶縁膜を介在して形成され且つ前記第３半導体層と電気的に接続された第４半導体層とを含む積層ゲートと、ソース領域の表面内及び前記第４半導体層上に形成されたシリサイド層とを備えた第２ＭＯＳトランジスタと、電荷蓄積層と、前記電荷蓄積層上にゲート間絶縁膜を介在して形成された制御ゲートとを含む積層ゲートと、前記制御ゲート上に形成されたシリサイド層とを備え、前記第１ＭＯＳトランジスタのソース領域と前記第２ＭＯＳトランジスタのドレイン領域との間に直列接続された複数の第３ＭＯＳトランジスタと、前記第１乃至第３ＭＯＳトランジスタの積層ゲートの側壁に形成された側壁絶縁膜とを具備し、前記側壁絶縁膜は、隣接する前記第３ＭＯＳトランジスタ同士の前記積層ゲート間、前記第１、第３ＭＯＳトランジスタの積層ゲート間、前記第２、第３ＭＯＳトランジスタの積層ゲート間の領域を埋め込み、前記第１ＭＯＳトランジスタのソース領域、前記第２ＭＯＳトランジスタのドレイン領域、並びに前記第３ＭＯＳトランジスタのソース領域及びドレイン領域内にはシリサイド層が形成されないことを特徴としている。
【００１２】
上記構成の不揮発性半導体記憶装置によれば、フラッシュメモリのメモリセルにおいて、積層ゲートの側壁に形成された側壁絶縁膜の膜厚を、最も大きい積層ゲート間距離の１／２よりも大きくしている。従って、積層ゲート間の領域は、側壁絶縁膜によって完全に埋め込まれる。よって、側壁絶縁膜形成後のサリサイド工程において、積層ゲート間の領域にシリサイド層が形成されることを防止出来る。その結果、フラッシュメモリの動作信頼性を向上できる。
【発明の効果】
【００１３】
この発明によれば、動作信頼性を向上できる不揮発性半導体記憶装置を提供できる。
【発明を実施するための最良の形態】
【００１４】
以下、この発明の実施形態を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１５】
この発明の第１の実施形態に係る不揮発性半導体記憶装置について図１を用いて説明する。図１は、本実施形態に係るシステムＬＳＩのブロック図である。図示するように、ＬＳＩ１は、フラッシュメモリ２及びロジック回路３を備えている。
【００１６】
図２は、フラッシュメモリ２のブロック図である。図示するように、フラッシュメモリ２は、メモリセルアレイ１０、カラムデコーダ１１、センスアンプ１２、第１ロウデコーダ１３、第２ロウデコーダ１４、及びソース線ドライバ１５を備えている。
【００１７】
メモリセルアレイ１０は、マトリクス状に配置された複数個（（ｍ＋１）×（ｎ＋１）個、但しｍ、ｎは自然数）のメモリセルＭＣを有している。メモリセルＭＣの各々は、互いに電流経路が直列接続されたメモリセルトランジスタＭＴと選択トランジスタＳＴとを有している。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成されたコントロールゲートとを有する積層ゲート構造を備えている。そして、メモリセルトランジスタＭＴのソース領域が選択トランジスタＳＴのドレイン領域に接続されている。また、列方向で隣接するメモリセルＭＣ同士は、選択トランジスタＳＴのソース領域、またはメモリセルトランジスタＭＴのドレイン領域を共有している。
【００１８】
同一行にあるメモリセルＭＣのメモリセルトランジスタＭＴの制御ゲートは、ワード線ＷＬ０〜ＷＬｍのいずれかに共通接続され、同一行にあるメモリセルの選択トランジスタＳＴのゲートは、セレクトゲート線ＳＧ０〜ＳＧｍのいずれかに接続されている。また、同一列にあるメモリセルＭＣのメモリセルトランジスタＭＴのドレインは、ビット線ＢＬ０〜ＢＬｎのいずれかに共通接続されている。そして、メモリセルＭＣの選択トランジスタＳＴのソースはソース線ＳＬに共通接続され、ソース線ドライバ１５に接続されている。
【００１９】
カラムデコーダ１１は、カラムアドレス信号をデコードして、カラムアドレスデコード信号を得る。そして、カラムアドレスデコード信号に基づいて、ビット線ＢＬ０〜ＢＬｎのいずれかを選択する。
【００２０】
第１、第２ロウデコーダ１３、１４は、ロウアドレス信号をデコードして、ロウアドレスデコード信号を得る。そして、第１ロウデコーダ１３は、書き込み時においてワード線ＷＬ０〜ＷＬｍのいずれかを選択する。第２ロウデコーダ１４は、読み出し時において、セレクトゲート線ＳＧ０〜ＳＧｍのいずれかを選択する。
【００２１】
センスアンプ１２は、第２ロウデコーダ１４及びカラムデコーダ１１によって選択されたメモリセルＭＣから読み出したデータを増幅する。
【００２２】
ソース線ドライバ１５は、読み出し時において、ソース線ＳＬに電圧を供給する。
【００２３】
次に、メモリセルアレイ１０の平面パターンについて、図３を用いて説明する。図３はメモリセルアレイ１０の一部領域の平面図である。
【００２４】
図示するように、半導体基板１００中に、第１方向に沿ったストライプ形状の素子領域ＡＡが、第１方向に直交する第２方向に沿って複数形成されている。そして、複数の素子領域ＡＡを跨ぐようにして、第２方向に沿ったストライプ形状のワード線ＷＬ０〜ＷＬｍ及びセレクトゲート線ＳＧ０〜ＳＧｍが形成されている。そして、ワード線ＷＬ０〜ＷＬｍと素子領域ＡＡとが交差する領域には、メモリセルトランジスタＭＴが形成され、セレクトゲート線ＳＧ０〜ＳＧｍと素子領域ＡＡとが交差する領域には、選択トランジスタＳＴが形成されている。また、ワード線ＷＬ０〜ＷＬｍと素子領域ＡＡとが交差する領域には、メモリセルトランジスタＭＴ毎に分離されたフローティングゲート（図示せず）が形成されている。
【００２５】
前述の通り、隣接するメモリセルＭＣ同士は、セレクトゲート線ＳＧまたはワード線ＷＬ同士が隣り合っている。なお、８列の素子領域ＡＡを、素子領域群ＡＡＧと呼ぶことにする。そして、隣接する素子領域群ＡＡＧ間において、１列の素子領域ＡＡが形成されている領域をスティッチ領域ＳＡ１と呼ぶことにする。素子領域群ＡＡＧ内に形成されるメモリセルＭＣは、データの記憶用として用いられる。スティッチ領域ＳＡ１内のメモリセルＭＣは、ダミーのメモリセルであって、データの記憶用としては用いられない。スティッチ領域ＳＡ１において、セレクトゲート線ＳＧ０〜ＳＧｍは、その一部が幅広に形成されている。この領域を、以後シャント領域ＳＡ２と呼ぶことにする。選択トランジスタＳＴは、メモリセルトランジスタＭＴ同様に、制御ゲート及びフローティングゲートを有している。しかし、メモリセルトランジスタＭＴと異なり、フローティングゲートは、第２方向に沿って隣接する選択トランジスタＳＴ同士で共通接続されている。そして、スティッチ領域ＳＡ１においてゲート間絶縁膜に形成されたコンタクトホールＣＨ１によって、選択トランジスタＳＴのフローティングゲートと制御ゲートとが接続されている。
【００２６】
そして、隣接するセレクトゲート線ＳＧ間（ＳＧ０〜ＳＧ１間、ＳＧ２〜ＳＧ３間、…）には、それぞれ第２方向に沿ったストライプ形状の金属配線層２０が形成されている。金属配線層２０は、ソース線の一部となるものである。金属配線層２０の長手方向（第２方向）は、スティッチ領域ＳＡ１で分離されている。すなわち、素子領域群ＡＡＧ毎に独立した形状を有している。そして金属配線層２０は、選択トランジスタＳＴのソース領域とコンタクトプラグＣＰ１により接続されている。なお、各金属配線層２０は、図示せぬ領域にて共通接続されて、更にソース線ドライバ１５に接続されている。
【００２７】
また、素子領域群ＡＡＧ内においては、素子領域ＡＡ上に、第１方向に沿ったストライプ形状の金属配線層２１が形成されている。金属配線層２１は、ビット線ＢＬ０〜ＢＬｎとして機能するものであり、コンタクトプラグＣＰ２によってメモリセルトランジスタＭＴのドレイン領域と接続されている。
【００２８】
更に、第２方向に沿ったストライプ形状に、金属配線層２２が形成されている。金属配線層２２は、１組のワード線及びセレクトゲート線毎（ＷＬ０とＳＧ１の１組、ＷＬ１とＳＧ１の１組、…毎）に設けられている。そして、図示せぬコンタクトプラグによって、対応するセレクトゲート線に電気的に接続されている。すなわち、各金属配線層２２は、セレクトゲート線ＳＧ０〜ＳＧｍのシャント配線として機能する。また、金属配線層２２は、ワード線ＷＬの中央部と、該ワード線ＷＬに対応するセレクトゲート線ＳＧの中央部との間の領域に形成されている。換言すれば、メモリセルＭＣの中央部を通過する。従って、複数の金属配線層２２は、第１方向に沿った互いの間隔が、等間隔となるよう配置されている。
【００２９】
次に、上記構成のフラッシュメモリの断面構造について説明する。図４は図３におけるＹ１−Ｙ１’線方向に沿った断面図である。
【００３０】
図示するように、半導体基板１００の素子領域ＡＡ上には、ゲート絶縁膜３０が形成され、ゲート絶縁膜３０上に、メモリセルトランジスタＭＴ及び選択トランジスタＳＴのゲート電極が形成されている。メモリセルトランジスタＭＴ及び選択トランジスタＳＴのゲート電極は、ゲート絶縁膜３０上に形成された多結晶シリコン層３１、多結晶シリコン層３１上に形成されたゲート間絶縁膜３２、ゲート間絶縁膜３２上に形成された多結晶シリコン層３３、及び多結晶シリコン層３３上に形成されたシリサイド層３４を有している。ゲート間絶縁膜３２は、例えばシリコン酸化膜、またはシリコン酸化膜とシリコン窒化膜との積層構造であるＯＮ膜、ＮＯ膜、またはＯＮＯ膜で形成される。メモリセルトランジスタＭＴにおいては、多結晶シリコン層３１はワード線方向で隣接する素子領域ＡＡ間で互いに分離されており、フローティングゲートとして機能する。また、多結晶シリコン層３３はコントロールゲート（ワード線ＷＬ）として機能する。そして、多結晶シリコン層３３は、ワード線方向で隣接する素子領域ＡＡ間で共通接続されている。選択トランジスタＳＴにおいては、シャント領域でゲート間絶縁膜３２の一部が除去されており、多結晶シリコン層３１、３３は電気的に接続されている。そして、多結晶シリコン層３１、３３が、セレクトゲート線ＳＧとして機能する。選択トランジスタＳＴにおいては、多結晶シリコン層３３及び多結晶シリコン層３１は、ワード線方向で隣接する素子領域ＡＡ間で分離されておらず、共通接続されている。すなわち、メモリセルトランジスタＭＴの様に、フローティングゲートがセルごとに分離されているのではなく全て繋がっている。
【００３１】
前述の通り、メモリセルトランジスタＭＴと選択トランジスタＳＴとを含むメモリセルＭＣは、次のような関係を有して形成されている。すなわち、隣接するメモリセルＭＣ、ＭＣは、互いに選択トランジスタＳＴ同士、またはメモリセルトランジスタＭＴ同士が隣り合っている。そして、隣り合ったもの同士は不純物拡散層３４を共有している。従って、隣接する２つのメモリセルＭＣ、ＭＣは、選択トランジスタＳＴ同士が隣り合う場合には、２つの選択トランジスタＳＴ、ＳＴが共有する不純物拡散層３４を中心にして、対称に配置されている。逆に、メモリセルトランジスタＭＴ同士が隣り合う場合には、２つのメモリセルトランジスタＭＴ、ＭＴが共有する不純物拡散層３４を中心にして、対称に配置されている。
【００３２】
そして隣接するゲート電極間に位置する半導体基板１００表面内には、ソース・ドレイン領域として機能する不純物拡散層３５が形成されている。不純物拡散層３５は、隣接するトランジスタ同士で共用されている。すなわち、隣接する２つの選択トランジスタＳＴ間の不純物拡散層３５は、２つの選択トランジスタＳＴのソース領域として機能する。また隣接する２つのメモリセルトランジスタＭＴ間の不純物拡散層３５は、２つのメモリセルトランジスタＭＴのドレイン領域として機能する。更に、隣接するメモリセルトランジスタＭＴと選択トランジスタＳＴとの間の不純物拡散層３５は、メモリセルトランジスタＭＴのソース領域及び選択トランジスタのドレイン領域として機能する。そして、メモリセルトランジスタＭＴのドレイン領域３５表面内、及び選択トランジスタＳＴのソース領域３５表面内には、シリサイド層３６が形成されている。なお、メモリセルトランジスタＭＴのソース領域３５、及び選択トランジスタＳＴのドレイン領域３５内には、シリサイド層は形成されない。また、メモリセルトランジスタＭＴ及び選択トランジスタのゲート電極（積層ゲート）の側面には、側壁絶縁膜３７が形成されている。側壁絶縁膜３７は、積層ゲートのソース領域３５に面する側及びドレイン領域３５に面する側の両方に形成されている。そして、メモリセルトランジスタＭＴと選択トランジスタＳＴの積層ゲート間の領域は、側壁絶縁膜３７によって埋め込まれている。従って、メモリセルトランジスタＭＴのソース領域及び選択トランジスタＳＴのドレイン領域の上面は、側壁絶縁膜３７によって被覆されている。
【００３３】
そして、半導体基板１００上には、上記メモリセルトランジスタＭＴ、及び選択トランジスタＳＴを被覆するようにして、層間絶縁膜３８が形成されている。層間絶縁膜３８中には、２つの選択トランジスタＳＴ、ＳＴが共有する不純物拡散層（ソース領域）３５内に形成されたシリサイド層３６に達するコンタクトプラグＣＰ１が形成されている。そして層間絶縁膜３８上には、コンタクトプラグＣＰ１に接続される金属配線層２０が形成されている。金属配線層２０は、ソース線ＳＬとして機能する。また、層間絶縁膜３８中には、２つのメモリセルトランジスタＭＴ、ＭＴが共有する不純物拡散層（ドレイン領域）３５内に形成されたシリサイド層３６に達するコンタクトプラグＣＰ３が形成されている。そして層間絶縁膜３８上には、コンタクトプラグＣＰ３に接続される金属配線層３９が形成されている。
【００３４】
層間絶縁膜３８上には、金属配線層２０、３９を被覆するようにして、層間絶縁膜４０が形成されている。そして、層間絶縁膜４０中には、金属配線層３９に達するコンタクトプラグＣＰ４が形成されている。そして、層間絶縁膜４０上には、複数のコンタクトプラグＣＰ４に共通に接続された金属配線層２１が形成されている。金属配線層２１は、ビット線ＢＬとして機能する。
【００３５】
層間絶縁膜４０上には、金属配線層２１を被覆するようにして、層間絶縁膜４１が形成されている。そして、層間絶縁膜４１上には金属配線層２２が形成されている。金属配線層２２は、スティッチ領域ＳＡ１において、選択トランジスタＳＴのシリサイド層３４に接続されている。そして、層間絶縁膜４１上には、金属配線層２２を被覆するようにして、層間絶縁膜４２が形成されている。
【００３６】
上記構成のメモリセルにおいて、隣接するメモリセルトランジスタＭＴと選択トランジスタのゲート間の距離と、側壁絶縁膜３７の膜厚とは、図５に示すような関係を有している。図５は、図４の拡大図であり、特にメモリセルの断面図を示している。図示するように、積層ゲート間距離をＦ１、側壁絶縁膜厚をｄ１とすると、両者の間には、Ｆ１＜２・ｄ１なる関係がある。換言すれば、ｄ１＞Ｆ１／２なる関係がある。また、メモリセルトランジスタＭＴのドレイン領域３５及び選択トランジスタＳＴのソース領域３５の表面内には、シリサイド層３６が形成されている。従って、メモリセルトランジスタＭＴのドレイン領域３５及び選択トランジスタＳＴのソース領域３５の一部領域の表面は、シリサイド層３６の膜厚分だけ、メモリセルトランジスタＭＴ及び選択トランジスタＳＴのチャネル領域表面よりも低く位置している。他方、メモリセルトランジスタＭＴのソース領域３５及び選択トランジスタＳＴのドレイン領域３５の表面内には、シリサイド層は形成されていない。従って、メモリセルトランジスタＭＴのソース領域３５及び選択トランジスタＳＴのドレイン領域３５の表面は、メモリセルトランジスタＭＴ及び選択トランジスタＳＴのチャネル領域表面と、同一平面上に存在する。
【００３７】
次に、再び図４を用いてロジック回路３の構成について説明する。ここでは、ロジック回路３内に形成されたＭＯＳトランジスタを例に挙げて説明する。
【００３８】
図示するように、半導体基板１００の素子領域ＡＡ上には、ゲート絶縁膜５０を介在して、ＭＯＳトランジスタのゲート電極５１が形成されている。ゲート電極５１は、メモリセルトランジスタＭＴや選択トランジスタＳＴと異なり、単層ゲート構造を有している。そして、ゲート電極５１上には、シリサイド層５２が形成されている。また、ゲート電極５１の側壁には、側壁絶縁膜５３が形成されている。半導体基板１００表面内には、ソース・ドレイン領域として機能する不純物拡散層５４が形成されている。不純物拡散層５４の表面内には、シリサイド層５５が形成されている。
【００３９】
そして、半導体基板１００上には、上記ＭＯＳトランジスタを被覆するようにして、層間絶縁膜３８が形成されている。層間絶縁膜３８中には、シリサイド層５５に達するコンタクトプラグＣＰ５が形成されている。そして層間絶縁膜３８上には、コンタクトプラグＣＰ５に接続される金属配線層５６が形成されている。層間絶縁膜３８上には、金属配線層５６を被覆するようにして、層間絶縁膜４０が形成されている。そして、層間絶縁膜４０中には、金属配線層５６に達するコンタクトプラグＣＰ６が形成されている。そして、層間絶縁膜４０上には、コンタクトプラグＣＰ６に接続された金属配線層５７が形成されている。更に、層間絶縁膜４０上に、層間絶縁膜４１、４２が形成されている。
【００４０】
次に、上記構成のフラッシュメモリ２の動作について説明する。  
＜書き込み動作＞
データの書き込みは、いずれかのワード線に接続された全てのメモリセルに対して一括して行われる。そして、メモリセルトランジスタＭＴのフローティングゲートに電子を注入するか否かで“０”データ、“１”データを書き分ける。電子のフローティングゲートへの注入は、Fowler-Nordheim（ＦＮ） tunnelingによって行われる。
【００４１】
以下、書き込み動作の詳細について、図２を用いて説明する。  
まず、図２において、図示せぬＩ／Ｏ端子から書き込みデータ（“１”、“０”）が入力される。そして、該書き込みデータが、ビット線毎に設けられたラッチ回路（図示せず）のそれぞれに入力される。ラッチ回路に“１”データが格納されると、ビット線には０Ｖが与えられ、逆に“０”データが格納されると、ビット線にはＶBB（−８Ｖ）が与えられる。
【００４２】
そして、第１ロウデコーダ１３が、ワード線ＷＬ０〜ＷＬｍのいずれかを選択する。そして第１ロウデコーダ１３は、Ｖpp（例えば１２Ｖ）を、選択ワード線に与える。また、第２ロウデコーダ１４は、ＶBB（−８Ｖ）を、セレクトゲート線ＳＧ０〜ＳＧｍに与える。従って、全ての選択トランジスタＳＴはオフ状態となる。従って、選択トランジスタＳＴとソース線ＳＬとは電気的に分離される。またメモリセルが形成された半導体基板の電位もＶBB（−８Ｖ）とされる。
【００４３】
上記の結果、“１”データまたは“０”データに対応する電位が、ビット線ＢＬ０〜ＢＬｎを介してメモリセルトランジスタＭＴのドレイン領域に与えられる。すると、選択ワード線ＷＬにはＶpp（１２Ｖ）が印加され、“１”データを書き込むべきメモリセルトランジスタＭＴのドレイン領域には０Ｖが印加され、“０”データを書き込むべきメモリセルトランジスタＭＴのドレイン領域にはＶBB（−８Ｖ）が印加される。従って、“１”データを書き込むべきメモリセルトランジスタＭＴでは、ゲート・ドレイン間の電位差（１２Ｖ）が十分ではないので、フローティングゲートに電子は注入されず、メモリセルトランジスタＭＴは負の閾値を保持する。他方、“０”データを書き込むべきメモリセルトランジスタＭＴでは、ゲート・ドレイン間の電位差（２０Ｖ）が大きいため、フローティングゲートに電子がＦＮ tunnelingによって注入される。その結果、メモリセルトランジスタＭＴの閾値は正に変化する。
【００４４】
＜読み出し動作＞
データの読み出しは、いずれかのワード線に接続された複数のメモリセルから一括して読み出す事ができる。
【００４５】
以下、読み出し動作の詳細について、図２を用いて説明する。  
まず図２において、第２ロウデコーダ１４が、セレクトゲート線ＳＧ０〜ＳＧｍのいずれかを選択する。選択セレクトゲート線には、“Ｈ”レベル（例えばＶcc）が与えられる。非選択セレクトゲート線は全て“Ｌ”レベル（例えば０Ｖ）である。従って、選択セレクトゲート線に接続された選択トランジスタＳＴはオン状態となり、非選択セレクトゲート線に接続された選択トランジスタＳＴはオフ状態となる。従って、選択メモリセル内の選択トランジスタＳＴは、ソース線ＳＬと電気的に接続される。また第１ロウデコーダ１３は、全てのワード線ＷＬ０〜ＷＬｍを“Ｌ”レベル（０Ｖ）とする。また、ソース線ドライバ１５は、ソース線ＳＬの電位を０Ｖとする。
【００４６】
そして、ビット線ＢＬ０〜ＢＬｎのそれぞれに、例えば１Ｖ程度の電圧が与えられる。すると、“１”データが書き込まれているメモリセルＭＣのメモリセルトランジスタＭＴは、閾値電圧が負であるから、オン状態となる。従って、選択セレクトゲート線に接続されているメモリセルＭＣでは、ビット線からメモリセルトランジスタＭＴ及び選択トランジスタＳＴの電流経路を介して、ソース線ＳＬに向かって電流が流れる。他方、“０”データが書き込まれているメモリセルＭＣのメモリセルトランジスタＭＴは、閾値電圧が正であるから、オフ状態である。従って、ビット線からソース線に向かって電流は流れない。
【００４７】
以上の結果、ビット線ＢＬ０〜ＢＬｎの電位が変化し、その変化量をセンスアンプ１２が増幅することによって読み出し動作が行われる。
【００４８】
＜消去動作＞
データの消去は、ウェル領域を共用する全てのメモリセルについて一括して行われる。従って、図２の例であると、メモリセルアレイ１０に含まれる全てのメモリセルが同時に消去される。
【００４９】
図２において、第１ロウデコーダ１３は、負電圧ＶBB（−８Ｖ）を、全てのワード線ＷＬ０〜ＷＬｍに与える。また、半導体基板（ウェル領域）の電位はＶpp（１２Ｖ）とされる。その結果、メモリセルＭＣのメモリセルトランジスタのフローティングゲートから電子がＦＮ tunnelingによって半導体基板に引き抜かれる。その結果、全てのメモリセルＭＣの閾値電圧が負となり、データが消去される。
【００５０】
次に、上記構成のシステムＬＳＩの製造方法について、図６乃至図１０を用いて説明する。図６乃至図１０は、本実施形態に係るシステムＬＳＩの製造工程を順次示す断面図である。なお、メモリセルアレイ領域については、図３におけるＹ１−Ｙ１’線に沿った方向の断面図が示されている。
【００５１】
まず、半導体基板１００中に、ＳＴＩ（Shallow Trench Isolation）法を用いて素子分離領域ＳＴＩを形成する。その結果、メモリセルアレイ１１においては、ストライプ状の素子領域ＡＡが形成される。次に、熱酸化法等により、半導体基板１００上にゲート絶縁膜３０を例えば膜厚８ｎｍに形成する。引き続き、ゲート絶縁膜３０上に、膜厚６０ｎｍの多結晶シリコン層３１を形成する。多結晶シリコン層３１は、メモリセルトランジスタＭＴのフローティングゲートとして機能するものである。次に、フォトリソグラフィ技術と、ＲＩＥ（Reactive Ion Etching）法等の異方性のエッチングにより、多結晶シリコン層３１をパターニングする。その結果、メモリセルアレイ領域においては、多結晶シリコン層３１が、個々のメモリセルトランジスタＭＴ毎に分離される。引き続き、多結晶シリコン層３１上に、例えばＣＶＤ法等により、膜厚１５．５ｎｍのゲート間絶縁膜３２を形成する。次に、ロジック回路領域のゲート絶縁膜３０、多結晶シリコン層３１、及びゲート間絶縁膜３２をエッチングにより除去する。次に、熱酸化法等により、ロジック回路領域の半導体基板１００上にゲート絶縁膜５０を形成する。そして、ゲート間絶縁膜３２上及びゲート絶縁膜５０上に、例えば膜厚４０ｎｍの多結晶シリコン層３３を、ＣＶＤ法等により形成する。次に、フォトリソグラフィ技術とＲＩＥ法とを用いて、シャント領域ＳＡ２における多結晶シリコン層３３及びゲート間絶縁膜３２をエッチングする。これにより、多結晶シリコン層３１に達するコンタクトホールＣＨ１が形成される。その後、ＣＶＤ法等により多結晶シリコン層を形成して、コンタクトホールＣＨ１を埋め込む。その結果、選択トランジスタＳＴにおいては、多結晶シリコン層３１、３３が接続される。
【００５２】
次に、メモリセルアレイ領域において、フォトリソグラフィ技術とＲＩＥ法を用いて、多結晶シリコン層３３、３１、ゲート間絶縁膜３２をパターニングして、ストライプ状の積層ゲートを形成する。引き続き、ロジック回路領域において、多結晶シリコン層３３をゲート電極のパターンにパターニングする。その結果、図６に示す構成が得られる。ロジック回路領域においては、パターニングされた多結晶シリコン層３３が、ゲート電極５１となる。
【００５３】
次に、メモリセルアレイ領域及び周辺回路領域の半導体基板１００中に、積層ゲート及びゲート電極をマスクに用いたイオン注入法により、不純物を導入する。その結果、図７に示すように、半導体基板１００中に不純物拡散層６０が形成される。メモリセルトランジスタＭＴの積層ゲートと、選択トランジスタＳＴの積層ゲートとの間に形成された不純物拡散層６０が、メモリセルトランジスタＭＴのソース領域及び選択トランジスタＳＴのドレイン領域となる。引き続き、メモリセルトランジスタＭＴ及び選択トランジスタＳＴの積層ゲート、並びにロジック回路領域のＭＯＳトランジスタの上面上、側面上、更に半導体基板１００上に、絶縁膜６１を形成する。絶縁膜６１は、例えばシリコン窒化膜等で形成される。なお、図５を用いて説明したように、積層ゲート間距離をＦ１、側壁絶縁膜厚をｄ１とすると、両者の間には、Ｆ１＜２・ｄ１なる関係がある。換言すれば、ｄ１＞Ｆ１／２なる関係がある。従って、メモリセルトランジスタＭＴの積層ゲート選択トランジスタＳＴの積層ゲートとの間の領域は、絶縁膜６１によって完全に埋め込まれる。
【００５４】
次に、ＲＩＥ法等により絶縁膜６１をエッチングする。その結果、絶縁膜６１はメモリセルトランジスタＭＴ及び選択トランジスタＳＴの積層ゲートの側壁、並びにロジック回路領域内のＭＯＳトランジスタのゲート電極５１の側壁にのみ残存する。この絶縁膜６１によって、図８に示すような側壁絶縁膜３７が完成する。引き続き、メモリセルアレイ領域及び周辺回路領域の半導体基板１００中に、積層ゲート、ゲート電極５１、及び側壁絶縁膜３７、５３をマスクに用いたイオン注入法により、不純物を導入する。その結果、図８に示すように、半導体基板１００中に不純物拡散層６２が形成される。そして、隣接するメモリセルトランジスタＭＴ間の不純物拡散層６０、６２が、メモリセルトランジスタＭＴのドレイン領域として機能する。また、隣接する選択トランジスタＳＴ間の不純物拡散層６０、６２が、選択トランジスタＳＴのソース領域として機能する。また、ロジック回路領域においても、不純物拡散層６０、６２が、ソース・ドレイン領域として機能する。
【００５５】
次に図９に示すように、メモリセルトランジスタＭＴ及び選択トランジスタＳＴの積層ゲート上、ＭＯＳトランジスタのゲート電極５１上、側壁絶縁膜３７、５３上、及び半導体基板１００上に、Ｃｏ層及びＴｉ／ＴｉＮ層を含む金属層６３を、例えばスパッタリング法により形成する。
【００５６】
次に、例えば窒素雰囲気中における温度４７５℃のアニール処理を行う。その結果、図１０に示すように、金属層６３と接するシリコン層内にシリサイド層（ＴｉＳｉ２、ＣｏＳｉ２）が形成される。すなわち、積層ゲートの多結晶シリコン層３３の表面内、メモリセルトランジスタＭＴのドレイン領域３５の表面内、及び選択トランジスタＳＴのソース領域３５の表面内に、シリサイド層３６が形成される。また、ロジック回路領域におけるゲート電極５１の表面内及びソース・ドレイン領域５４の表面内に、シリサイド層５５が形成される。その後、余分な金属層６３を、例えばウェットエッチング法により除去する。
【００５７】
その後は、周知の技術により、半導体基板上に層間絶縁膜を形成し、コンタクトプラグや金属配線層を形成することで、図４に示すシステムＬＳＩが完成する。
【００５８】
上記のように、この発明の第１の実施形態に係るフラッシュメモリであると、その動作信頼性を向上できる。この点について図１１を用いつつ、以下説明する。図１１はメモリセルの断面図である。
【００５９】
図１１は、メモリセルトランジスタＭＴの積層ゲートと、選択トランジスタＳＴの積層ゲートとの間隔Ｆ１を、側壁絶縁膜３７の膜厚ｄ１の２倍よりも大きくした場合について示している。この場合、両トランジスタの積層ゲート間は、側壁絶縁膜３７によって完全には覆われない場合がある。すなわち、図８で説明した工程において、メモリセルトランジスタＭＴのソース領域及び選択トランジスタＳＴのドレイン領域となる不純物拡散層３５は、その一部が露出された状態となる可能性がある。すると、図９、図１０で説明したサリサイド（SALICIDE : Self-Aligned silicidation）工程において、メモリセルトランジスタＭＴのソース領域及び選択トランジスタのドレイン領域となる不純物拡散層３５にも、シリサイド層３６が形成される虞がある。すると、メモリセルの信頼性が損なわれるばかりでなく、メモリセルアレイ中に、積層ゲート間にシリサイド層３６を有するメモリセルと、有しないメモリセルとが混在することも考えられる。その結果、フラッシュメモリ全体としての信頼性を損なうこととなる。
【００６０】
しかし、本実施形態に係るフラッシュメモリであると、積層ゲート間距離Ｆ１と、側壁絶縁膜厚ｄ１との間に、Ｆ１＜２・ｄ１なる関係を持たせている。換言すれば、ｄ１＞Ｆ１／２なる関係がある。すなわち、積層ゲート間距離Ｆ１が予め決まっている場合には、側壁絶縁膜３７の膜厚ｄ１をＦ１／２よりも大きくし、逆にシリサイド層３６の端部の位置などを考慮して、側壁絶縁膜３７の膜厚が決まっている場合には、積層ゲート間距離Ｆ１を２・ｄ１よりも小さくしている。その結果、図７で説明した工程において、メモリセルトランジスタＭＴの積層ゲートと、選択トランジスタＳＴの積層ゲートとの間の領域は、側壁絶縁膜３７によって完全に埋め込まれる。すなわち、図８に説明した工程において、メモリセルトランジスタのソース領域及び選択トランジスタＳＴのドレイン領域となる不純物拡散層３５は、全く露出されておらず、その全面が側壁絶縁膜３７によって被覆されている。従って、図９、図１０で説明したサリサイド工程において、メモリセルトランジスタＭＴのソース領域及び選択トランジスタのドレイン領域となる不純物拡散層３５にシリサイド層３６が形成されることを防止できる。従って、メモリセルの動作信頼性を向上することが出来、ひいてはフラッシュメモリ全体としての信頼性を向上できる。
【００６１】
図１２は、本実施形態の第１変形例に係るフラッシュメモリの断面図であり、図３におけるＹ１−Ｙ１’線に沿った方向の断面図である。図示するように、上記第１の実施形態で説明した図４に示す構造において、メモリセルトランジスタＭＴ及び選択トランジスタＳＴの積層ゲート上、ロジック回路領域のＭＯＳトランジスタのゲート電極上、側壁絶縁膜３７、５３上、並びに半導体基板１００上に、バリア絶縁膜６４が形成されている。バリア絶縁膜６４は、例えばシリコン窒化膜で形成される。バリア絶縁膜６４は、図８に示す工程において、不純物拡散層６０の形成後に形成される。バリア絶縁膜６４を形成することで、その後の工程において半導体基板が汚染されることを防止出来、製造歩留まりを向上できる。またバリア絶縁膜６４は、コンタクトプラグＣＰ１、ＣＰ３、ＣＰ５を形成する際の、コンタクトホール開孔工程におけるストッパーとしても用いることが出来る。
【００６２】
図１３は、本実施形態の第２変形例に係るフラッシュメモリの断面図であり、図３におけるＹ１−Ｙ１’線に沿った方向の断面図である。図示するように、上記第１の実施形態で説明した図４に示す構造において、側壁絶縁膜３７、５３がシリコン酸化膜６５を介在して形成されていてもよい。換言すれば、側壁絶縁膜は、シリコン窒化膜３７とシリコン酸化膜６５の多層膜、及びシリコン窒化膜５３とシリコン酸化膜６５の多層膜によって形成されても良い。
【００６３】
次に、この発明の第２の実施形態に係る不揮発性半導体記憶装置について説明する。本実施形態は、上記第１の実施形態において、システムＬＳＩが備えるフラッシュメモリ２のメモリセルアレイ１０をＮＡＮＤ型フラッシュメモリに置き換えたものである。従って、ここではメモリセルアレイ１０以外の構成は、上記第１の実施形態であるため説明は省略する。
【００６４】
図示するように、メモリセルアレイ１０は、マトリクス状に配置された複数個のＮＡＮＤセルを有している。ＮＡＮＤセルの各々は、８個のメモリセルトランジスタＭＴと、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成されたコントロールゲートとを有する積層ゲート構造を備えている。なお、メモリセルトランジスタＭＴの個数は８個に限られず、１６個や３２個であってもよく、その数は限定されるものではない。メモリセルトランジスタＭＴは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。そして、直列接続されたメモリセルトランジスタＭＴの一端側のドレイン領域が選択トランジスタＳＴ１のソース領域に接続され、他端側のソース領域が選択トランジスタＳＴ２のドレイン領域に接続されている。
【００６５】
同一行にあるメモリセルトランジスタＭＴの制御ゲートは、ワード線ＷＬ０〜ＷＬｍのいずれかに共通接続され、同一行にあるメモリセルの選択トランジスタＳＴ１、ＳＴ２のゲートは、それぞれセレクトゲート線ＳＧＤ、ＳＧＳに接続されている。また、同一列にある選択トランジスタＳＴ１のドレインは、ビット線ＢＬ０〜ＢＬｎのいずれかに共通接続されている。そして、選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続され、ソース線ドライバ１５に接続されている。なお、選択トランジスタＳＴ１、ＳＴ２は必ずしも両方必要ではない。ＮＡＮＤセルを選択出来るのであれば、いずれか一方のみが設けられていても良い。
【００６６】
次に、メモリセルアレイ１０の平面パターンについて、図１５を用いて説明する。図１５はメモリセルアレイ１０の一部領域の平面図である。
【００６７】
図示するように、半導体基板１００中に、第１方向に沿ったストライプ形状の素子領域ＡＡが、第２方向に沿って複数形成されている。そして、複数の素子領域ＡＡを跨ぐようにして、第２方向に沿ったストライプ形状のワード線ＷＬ０〜ＷＬｍが形成されている。更に、８本のワード線を挟むようにして、第２方向に沿ったストライプ形状のセレクトゲート線ＳＧＤ、ＳＧＳが形成されている。そして、ワード線ＷＬ０〜ＷＬｍと素子領域ＡＡとが交差する領域には、メモリセルトランジスタＭＴが形成され、セレクトゲート線ＳＧＤ、ＳＧＳと素子領域ＡＡとが交差する領域には、それぞれ選択トランジスタＳＴ１、ＳＴ２が形成されている。また、ワード線ＷＬ０〜ＷＬｍと素子領域ＡＡとが交差する領域には、メモリセルトランジスタＭＴ毎に分離されたフローティングゲート（図示せず）が形成されている。
【００６８】
また、第１の実施形態と同様に、８列の素子領域ＡＡを含む素子領域群ＡＡＧ毎に、スティッチ領域ＳＡ１が設けられている。そして、スティッチ領域ＳＡ１内には、シャント領域ＳＡ２が設けられている。シャント領域ＳＡ１においては、セレクトゲート線ＳＧＤ、ＳＧＳは、その一部が幅広に形成されている。そして、スティッチ領域ＳＡ１においてゲート間絶縁膜に形成されたコンタクトホールＣＨ１によって、選択トランジスタＳＴ１、ＳＴ２のフローティングゲートと制御ゲートとが接続されている。
【００６９】
そして、選択トランジスタＳＴ２のソース領域上には、それぞれ第２方向に沿ったストライプ形状の金属配線層２０が形成されている。金属配線層２０は、ソース線となるものである。そして金属配線層２０は、選択トランジスタＳＴ２のソース領域とコンタクトプラグＣＰ１により接続されている。なお、各金属配線層２０は、図示せぬ領域にて共通接続されて、更にソース線ドライバ１５に接続されている。
【００７０】
また、素子領域群ＡＡＧ内においては、素子領域ＡＡ上に、第１方向に沿ったストライプ形状の金属配線層２１が形成されている。金属配線層２１は、ビット線ＢＬ０〜ＢＬｎとして機能するものであり、コンタクトプラグＣＰ２によって選択トランジスタＳＴ１のドレイン領域と接続されている。
【００７１】
更に、第２方向に沿ったストライプ形状に、金属配線層２２が形成されている。金属配線層２２は、セレクトゲート線ＳＧＤ、ＳＧＳ毎に設けられている。そして、図示せぬコンタクトプラグによって、対応するセレクトゲート線に電気的に接続されている。すなわち、各金属配線層２２は、セレクトゲート線ＳＧＤ、ＳＧＳのシャント配線として機能する。
【００７２】
次に、上記構成のＮＡＮＤ型フラッシュメモリの断面構造について説明する。図１６は図１５におけるＹ２−Ｙ２’線方向に沿った断面図である。
【００７３】
図示するように、半導体基板１００の素子領域ＡＡ上には、ゲート絶縁膜３０が形成され、ゲート絶縁膜３０上に、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極が形成されている。メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極は、ゲート絶縁膜３０上に形成された多結晶シリコン層３１、多結晶シリコン層３１上に形成されたゲート間絶縁膜３２、ゲート間絶縁膜３２上に形成された多結晶シリコン層３３、及び多結晶シリコン層３３上に形成されたシリサイド層３４を有している。ゲート間絶縁膜３２は、第１の実施形態と同様に、例えばＯＮ膜、ＮＯ膜、またはＯＮＯ膜で形成される。メモリセルトランジスタＭＴにおいては、多結晶シリコン層３１はワード線方向で隣接する素子領域ＡＡ間で互いに分離されており、フローティングゲートとして機能する。また、多結晶シリコン層３３はコントロールゲート（ワード線ＷＬ）として機能する。そして、多結晶シリコン層３３は、ワード線方向で隣接する素子領域ＡＡ間で共通接続されている。選択トランジスタＳＴ１、ＳＴ２においては、シャント領域でゲート間絶縁膜３２の一部が除去されており、多結晶シリコン層３１、３３は電気的に接続されている。そして、多結晶シリコン層３１、３３が、セレクトゲート線ＳＧＤ、ＳＧＳとして機能する。選択トランジスタＳＴ１、ＳＴ２においては、多結晶シリコン層３３及び多結晶シリコン層３１は、ワード線方向で隣接する素子領域ＡＡ間で分離されておらず、共通接続されている。
【００７４】
そして隣接するゲート電極間に位置する半導体基板１００表面内には、ソース・ドレイン領域として機能する不純物拡散層３５が形成されている。不純物拡散層３５は、隣接するトランジスタ同士で共用されている。すなわち、隣接する２つの選択トランジスタＳＴ１間の不純物拡散層３５は、２つの選択トランジスタＳＴ１のドレイン領域として機能する。また隣接する２つの選択トランジスタＳＴ２間の不純物拡散層３５は、２つの選択トランジスタＳＴ２のソース領域として機能する。また隣接する２つのメモリセルトランジスタＭＴ間の不純物拡散層３５は、２つのメモリセルトランジスタＭＴのソース・ドレイン領域として機能する。更に、隣接するメモリセルトランジスタＭＴと選択トランジスタＳＴ１との間の不純物拡散層３５は、メモリセルトランジスタＭＴのドレイン領域及び選択トランジスタＳＴ１のソース領域として機能する。他方、隣接するメモリセルトランジスタＭＴと選択トランジスタＳＴ２との間の不純物拡散層３５は、メモリセルトランジスタＭＴのソース領域及び選択トランジスタＳＴ２のドレイン領域として機能する。そして、選択トランジスタＳＴ１のドレイン領域３５表面内、及び選択トランジスタＳＴ２のソース領域３５表面内には、シリサイド層３６が形成されている。なお、メモリセルトランジスタＭＴのソース・ドレイン領域３５、選択トランジスタＳＴ１のソース領域３５、及び選択トランジスタＳＴ２のドレイン領域３５内には、シリサイド層は形成されない。また、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極（積層ゲート）の側面には、側壁絶縁膜３７が形成されている。側壁絶縁膜３７は、積層ゲートのソース領域３５に面する側及びドレイン領域３５に面する側の両方に形成されている。そして、メモリセルトランジスタＭＴと選択トランジスタＳＴ１、ＳＴ２の積層ゲート間の領域は、側壁絶縁膜３７によって埋め込まれている。従って、メモリセルトランジスタＭＴのソース・ドレイン領域、選択トランジスタＳＴ１のソース領域、及び選択トランジスタＳＴ２のドレイン領域の上面は、側壁絶縁膜３７によって被覆されている。
【００７５】
そして、半導体基板１００上には、上記メモリセルトランジスタＭＴ、及び選択トランジスタＳＴを被覆するようにして、層間絶縁膜３８が形成されている。層間絶縁膜３８中には、選択トランジスタＳＴ２のソース領域３５内に形成されたシリサイド層３６に達するコンタクトプラグＣＰ１が形成されている。そして層間絶縁膜３８上には、コンタクトプラグＣＰ１に接続される金属配線層２０が形成されている。金属配線層２０は、ソース線ＳＬとして機能する。また、層間絶縁膜３８中には、選択トランジスタＳＴ１のドレイン領域３５内に形成されたシリサイド層３６に達するコンタクトプラグＣＰ３が形成されている。そして層間絶縁膜３８上には、コンタクトプラグＣＰ３に接続される金属配線層３９が形成されている。
【００７６】
層間絶縁膜３８上には、金属配線層２０、３９を被覆するようにして、層間絶縁膜４０が形成されている。そして、層間絶縁膜４０中には、金属配線層３９に達するコンタクトプラグＣＰ４が形成されている。そして、層間絶縁膜４０上には、複数のコンタクトプラグＣＰ４に共通に接続された金属配線層２１が形成されている。金属配線層２１は、ビット線ＢＬとして機能する。
【００７７】
層間絶縁膜４０上には、金属配線層２１を被覆するようにして、層間絶縁膜４１が形成されている。そして、層間絶縁膜４１上には金属配線層２２が形成されている。金属配線層２２は、スティッチ領域ＳＡ１において、選択トランジスタＳＴ１、ＳＴ２のシリサイド層３４に接続されている。そして、層間絶縁膜４１上には、金属配線層２２を被覆するようにして、層間絶縁膜４２が形成されている。
【００７８】
上記構成のＮＡＮＤセルにおいて、積層ゲート間距離と、側壁絶縁膜３７の膜厚とは、図１７に示すような関係を有している。図１７は、図１６の拡大図であり、特にＮＡＮＤセルの断面図を示している。図示するように、隣接する選択トランジスタＳＴ１、ＳＴ２とメモリセルトランジスタＭＴの積層ゲート間距離をＦ２、隣接するメモリセルトランジスタＭＴの積層ゲート間距離をＦ３、側壁絶縁膜厚をｄ１とすると、両者の間には、Ｆ３＜Ｆ２＜２・ｄ１なる関係がある。換言すれば、ｄ１＞Ｆ２／２なる関係がある。また、選択トランジスタＳＴ１のドレイン領域３５及び選択トランジスタＳＴ２のソース領域３５の表面内には、シリサイド層３６が形成されている。従って、選択トランジスタＳＴ１のドレイン領域３５及び選択トランジスタＳＴのソース領域３５の一部領域の表面は、シリサイド層３６の膜厚分だけ、選択トランジスタＳＴ１、ＳＴ２のチャネル領域表面よりも低く位置している。他方、メモリセルトランジスタＭＴのソース・ドレイン領域３５、選択トランジスタＳＴ１のソース領域３５、及び選択トランジスタＳＴ２のドレイン領域３５の表面内には、シリサイド層は形成されていない。従って、メモリセルトランジスタＭＴのソース・ドレイン領域３５、選択トランジスタＳＴ１のソース領域３５、及び選択トランジスタＳＴ２のドレイン領域３５の表面は、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のチャネル領域表面と、同一平面上に存在する。
【００７９】
なお、ロジック回路の構成については、上記第１の実施形態で図４を用いて説明したとおりであるので、ここでは説明を省略する。
【００８０】
また、上記構成のＮＡＮＤ型フラッシュメモリ２の動作は従来と同様であるので、その説明も省略する。
【００８１】
上記構成のシステムＬＳＩの製造方法は、従来のＮＡＮＤ型フラッシュメモリの製造方法を適用出来る。そして、上記第１の実施形態で説明したように、ストライプ状の積層ゲートを形成した後（図６参照）、絶縁膜６１を積層ゲート上、及び半導体基板１００上に形成すれば良い（図７参照）。この際、図１７を用いて説明したように、積層ゲート間距離と側壁絶縁膜厚との間に、Ｆ３＜Ｆ２＜２・ｄ１なる関係を持たせる。その結果、メモリセルトランジスタＭＴの積層ゲート間の領域、及びメモリセルトランジスタＭＴの積層ゲートと選択トランジスタＳＴ１、ＳＴ２の積層ゲートとの間の領域は、絶縁膜６１によって完全に埋め込まれる。その後は、上記第１の実施形態で説明した工程を行うことで、図１６に示すＮＡＮＤ型フラッシュメモリが完成する。
【００８２】
上記のように、この発明の第２の実施形態に係るフラッシュメモリであると、上記第１の実施形態と同様に、その動作信頼性を向上できる。
【００８３】
すなわち、本実施形態に係るフラッシュメモリであると、メモリセルトランジスタＭＴと選択トランジスタＳＴ１、ＳＴ２の積層ゲート間距離Ｆ２、及びメモリセルトランジスタＭＴの積層ゲート間距離Ｆ１と、側壁絶縁膜厚ｄ１との間に、Ｆ３＜Ｆ２＜２・ｄ１なる関係を持たせている。換言すれば、ｄ１＞Ｆ２／２なる関係がある。すなわち、積層ゲート間距離Ｆ２が予め決まっている場合には、側壁絶縁膜３７の膜厚ｄ１をＦ２／２よりも大きくし、逆に側壁絶縁膜３７の膜厚が決まっている場合には、積層ゲート間距離Ｆ２を２・ｄ１よりも小さくしている。その結果、メモリセルトランジスタＭＴの積層ゲートと、選択トランジスタＳＴ１、ＳＴ２の積層ゲートとの間の領域、及びメモリセルトランジスタＭＴの積層ゲート間の領域は、側壁絶縁膜３７によって完全に埋め込まれる。すなわち、サリサイド工程を行う段階において、メモリセルトランジスタのソース・ドレイン領域、選択トランジスタＳＴ１のソース領域、及び選択トランジスタＳＴ２のドレイン領域となる不純物拡散層３５は、全く露出されておらず、その全面が側壁絶縁膜３７によって被覆されている。従って、サリサイド工程において、メモリセルトランジスタのソース・ドレイン領域、選択トランジスタＳＴ１のソース領域、及び選択トランジスタＳＴ２のドレイン領域となる不純物拡散層３５にシリサイド層３６が形成されることを防止できる。従って、メモリセルの動作信頼性を向上することが出来、ひいてはフラッシュメモリ全体としての信頼性を向上できる。
【００８４】
図１８は、本実施形態の第１変形例に係るフラッシュメモリの断面図であり、図１５におけるＹ２−Ｙ２’線に沿った方向の断面図である。図示するように、上記第２の実施形態で説明した図１６に示す構造において、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２の積層ゲート上、ロジック回路領域のＭＯＳトランジスタのゲート電極上、側壁絶縁膜３７、５３上、並びに半導体基板１００上に、バリア絶縁膜６４が形成されていても良い。バリア絶縁膜６４については、上記第１の実施形態の第１変形例で説明したとおりである。
【００８５】
図１９は、本実施形態の第２変形例に係るフラッシュメモリの断面図であり、図５におけるＹ２−Ｙ２’線に沿った方向の断面図である。図示するように、上記第２の実施形態で説明した図１６に示す構造において、側壁絶縁膜３７、５３がシリコン酸化膜６５を介在して形成されていてもよい。換言すれば、側壁絶縁膜は、シリコン窒化膜３７とシリコン酸化膜６５の多層膜、及びシリコン窒化膜５３とシリコン酸化膜６５の多層膜によって形成されても良い。
【００８６】
なお、上記第２の実施形態では、メモリセルトランジスタＭＴの積層ゲート間距離がＦ３一定であり、メモリセルトランジスタＭＴと選択トランジスタＳＴ１、ＳＴ２の積層ゲート間距離がＦ２一定であり、Ｆ２＞Ｆ３である場合を例に挙げて説明した。しかし、上記実施形態は、上記関係が有る場合に限定されるものではない。図２０は、ＮＡＮＤセル内における位置とゲート電極間距離との関係を示すグラフである。横軸は、紙面の左が選択トランジスタＳＴ２の位置であり、紙面の右が選択トランジスタＳＴ１の位置である。そして縦軸がゲート電極間距離である。図示するように、ゲート電極間距離は、選択トランジスタＳＴ１から選択トランジスタＳＴ２に近づくにつれて、小さくなるよう変化していても良い。また、ＮＡＮＤセル中央部で、最小値をとるように変化しても良い。勿論、ＮＡＮＤセル中央部で最大値を取っても良い。このように、ゲート電極間距離が変化する場合であっても、最も大きいゲート電極間距離Ｆmaxと、側壁絶縁膜ｄ１との間に、Ｆmax＜２・ｄ１、またはｄ１＞Ｆmax／２なる関係があれば良い。
【００８７】
次に、この発明の第３の実施形態に係る不揮発性半導体記憶装置について説明する。本実施形態は、上記第１の実施形態において、システムＬＳＩが備えるフラッシュメモリ２のメモリセルアレイ１０を図２１に示す構成に置き換えたものである。従って、ここではメモリセルアレイ１０以外の構成は、上記第１の実施形態であるため説明は省略する。
【００８８】
メモリセルアレイ１０は、マトリクス状に配置された複数個（（ｍ＋１）×（ｎ＋１）個、但しｍ、ｎは自然数）のメモリセルＭＣを有している。メモリセルＭＣの各々は、互いに電流経路が直列接続されたメモリセルトランジスタＭＴと選択トランジスタＳＴ１、ＳＴ２とを有している。そして、メモリセルトランジスタＭＴの電流経路は、選択トランジスタＳＴ１、ＳＴ２の電流経路間に接続されている。すなわち、上記第２の実施形態で説明したＮＡＮＤセルにおいて、メモリセルトランジスタＭＴを１個にしたものに等しい。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成されたコントロールゲートとを有する積層ゲート構造を備えている。そして、選択トランジスタＳＴ１のソース領域がメモリセルトランジスタＭＴのドレイン領域に接続され、メモリセルトランジスタＭＴのソース領域が、選択トランジスタＳＴ２のドレイン領域に接続されている。また、列方向で隣接するメモリセルＭＣ同士は、選択トランジスタＳＴ１のドレイン領域、または選択トランジスタＳＴ２のソース領域を共有している。
【００８９】
同一行にあるメモリセルＭＣのメモリセルトランジスタＭＴの制御ゲートは、ワード線ＷＬ０〜ＷＬｍのいずれかに共通接続され、同一行にあるメモリセルの選択トランジスタＳＴ１のゲートは、セレクトゲート線ＳＧＤ０〜ＳＧＤｍのいずれかに接続され、選択トランジスタＳＴ２のゲートは、セレクトゲート線ＳＧＳ０〜ＳＧＳｍのいずれかに接続されている。また、同一列にあるメモリセルＭＣの選択トランジスタＳＴ１のドレイン領域は、ビット線ＢＬ０〜ＢＬｎのいずれかに共通接続されている。そして、メモリセルＭＣの選択トランジスタＳＴ２のソース領域はソース線ＳＬに共通接続され、ソース線ドライバ１５に接続されている。
【００９０】
次に、メモリセルアレイ１０の平面パターンについて、図２２を用いて説明する。図２２はメモリセルアレイ１０の一部領域の平面図である。
【００９１】
図示するように、半導体基板１００中に、第１方向に沿ったストライプ形状の素子領域ＡＡが、第２方向に沿って複数形成されている。そして、複数の素子領域ＡＡを跨ぐようにして、第２方向に沿ったストライプ形状のワード線ＷＬ０〜ＷＬｍ及びセレクトゲート線ＳＧＤ０〜ＳＧＤｍ、ＳＧＳ０〜ＳＧＳｍが形成されている。そして、ワード線ＷＬ０〜ＷＬｍと素子領域ＡＡとが交差する領域には、メモリセルトランジスタＭＴが形成され、セレクトゲート線ＳＧＤ０〜ＳＧＤｍと素子領域ＡＡとが交差する領域には、選択トランジスタＳＴ１が形成され、セレクトゲート線ＳＧＳ０〜ＳＧＳｍと素子領域ＡＡとが交差する領域には、選択トランジスタＳＴ２が形成されている。また、ワード線ＷＬ０〜ＷＬｍと素子領域ＡＡとが交差する領域には、メモリセルトランジスタＭＴ毎に分離されたフローティングゲート（図示せず）が形成されている。また、上記第１、第２の実施形態と同様に、スティッチ領域ＳＡ１において、選択トランジスタＳＴのフローティングゲートと制御ゲートとが接続されている。
【００９２】
そして、選択トランジスタＳＴ２のソース領域上には、それぞれ第２方向に沿ったストライプ形状の金属配線層２０が形成されている。金属配線層２０は、ソース線となるものである。金属配線層２０は、選択トランジスタＳＴ２のソース領域とコンタクトプラグＣＰ１により接続されている。なお、各金属配線層２０は、図示せぬ領域にて共通接続されて、更にソース線ドライバ１５に接続されている。
【００９３】
また、素子領域群ＡＡＧ内においては、素子領域ＡＡ上に、第１方向に沿ったストライプ形状の金属配線層２１が形成されている。金属配線層２１は、ビット線ＢＬ０〜ＢＬｎとして機能するものであり、コンタクトプラグＣＰ２によって選択トランジスタＳＴ１のドレイン領域と接続されている。
【００９４】
更に、第２方向に沿ったストライプ形状に、金属配線層２２が形成されている。金属配線層２２は、セレクトゲート線毎に設けられている。そして、図示せぬコンタクトプラグによって、対応するセレクトゲート線に電気的に接続されている。すなわち、各金属配線層２２は、セレクトゲート線ＳＧＤ０〜ＳＧＤｍ、ＳＧＳ０〜ＳＧＳｍのシャント配線として機能する。
【００９５】
次に、上記構成のフラッシュメモリの断面構造について説明する。図２３は図２２におけるＹ３−Ｙ３’線方向に沿った断面図である。
【００９６】
図示するように、半導体基板１００の素子領域ＡＡ上には、ゲート絶縁膜３０が形成され、ゲート絶縁膜３０上に、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極が形成されている。メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極は、ゲート絶縁膜３０上に形成された多結晶シリコン層３１、多結晶シリコン層３１上に形成されたゲート間絶縁膜３２、ゲート間絶縁膜３２上に形成された多結晶シリコン層３３、及び多結晶シリコン層３３上に形成されたシリサイド層３４を有している。ゲート間絶縁膜３２は、例えばＯＮ膜、ＮＯ膜、またはＯＮＯ膜で形成される。メモリセルトランジスタＭＴにおいては、多結晶シリコン層３１はワード線方向で隣接する素子領域ＡＡ間で互いに分離されており、フローティングゲートとして機能する。また、多結晶シリコン層３３はコントロールゲート（ワード線ＷＬ）として機能する。そして、多結晶シリコン層３３は、ワード線方向で隣接する素子領域ＡＡ間で共通接続されている。選択トランジスタＳＴ１、ＳＴ２においては、シャント領域でゲート間絶縁膜３２の一部が除去されており、多結晶シリコン層３１、３３は電気的に接続されている。そして、多結晶シリコン層３１、３３が、セレクトゲート線ＳＧＳ、ＳＧＤとして機能する。選択トランジスタＳＴ１、ＳＴ２においては、多結晶シリコン層３３及び多結晶シリコン層３１は、ワード線方向で隣接する素子領域ＡＡ間で分離されておらず、共通接続されている。すなわち、メモリセルトランジスタＭＴの様に、フローティングゲートがセルごとに分離されているのではなく全て繋がっている。
【００９７】
そして隣接するゲート電極間に位置する半導体基板１００表面内には、ソース・ドレイン領域として機能する不純物拡散層３５が形成されている。不純物拡散層３５は、隣接するトランジスタ同士で共用されている。すなわち、隣接する２つの選択トランジスタＳＴ１間の不純物拡散層３５は、２つの選択トランジスタＳＴ１のドレイン領域として機能する。また隣接する２つの選択トランジスタＳＴ２間の不純物拡散層３５は、２つの選択トランジスタＳＴ２のソース領域として機能する。更に、隣接するメモリセルトランジスタＭＴと選択トランジスタＳＴ１との間の不純物拡散層３５は、メモリセルトランジスタＭＴのドレイン領域及び選択トランジスタＳＴ１のソース領域として機能する。更に、隣接するメモリセルトランジスタＭＴと選択トランジスタＳＴ２との間の不純物拡散層３５は、メモリセルトランジスタＭＴのソース領域及び選択トランジスタＳＴ２のドレイン領域として機能する。そして、選択トランジスタＳＴ１のドレイン領域及び選択トランジスタＳＴ２のソース領域３５の表面内には、シリサイド層３６が形成されている。なお、メモリセルトランジスタＭＴのソース・ドレイン領域３５、選択トランジスタＳＴ１のソース領域３５、及び選択トランジスタＳＴ２のドレイン領域３５内には、シリサイド層は形成されない。また、メモリセルトランジスタＭＴ及び選択トランジスタのゲート電極（積層ゲート）の側面には、側壁絶縁膜３７が形成されている。側壁絶縁膜３７は、積層ゲートのソース領域３５に面する側及びドレイン領域３５に面する側の両方に形成されている。そして、メモリセルトランジスタＭＴと選択トランジスタＳＴの積層ゲート間の領域は、側壁絶縁膜３７によって埋め込まれている。従って、メモリセルトランジスタＭＴのソース・ドレイン領域、選択トランジスタＳＴ１のソース領域、及び選択トランジスタＳＴ２のドレイン領域の上面は、側壁絶縁膜３７によって被覆されている。
【００９８】
その他の構成は、上記第２の実施形態と同様であるので説明は省略する。
【００９９】
上記構成のメモリセルにおいて、隣接するメモリセルトランジスタＭＴと選択トランジスタのゲート間の距離と、側壁絶縁膜３７の膜厚とは、図２４に示すような関係を有している。図２４は、図２３の拡大図であり、特にメモリセルの断面図を示している。図示するように、積層ゲート間距離をＦ４、側壁絶縁膜厚をｄ１とすると、両者の間には、Ｆ４＜２・ｄ１なる関係がある。換言すれば、ｄ１＞Ｆ４／２なる関係がある。また、選択トランジスタＳＴ１のドレイン領域３５及び選択トランジスタＳＴ２のソース領域３５の表面内には、シリサイド層３６が形成されている。従って、選択トランジスタＳＴ１のドレイン領域３５及び選択トランジスタＳＴ２のソース領域３５の一部領域の表面は、シリサイド層３６の膜厚分だけ、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のチャネル領域表面よりも低く位置している。他方、メモリセルトランジスタＭＴのソース・ドレイン領域３５、選択トランジスタＳＴ１のソース領域３５、及び選択トランジスタＳＴ２のドレイン領域３５の表面内には、シリサイド層は形成されていない。従って、メモリセルトランジスタＭＴのソース・ドレイン領域３５、選択トランジスタＳＴ１のソース領域、及び選択トランジスタＳＴ２のドレイン領域３５の表面は、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のチャネル領域表面と、同一平面上に存在する。
【０１００】
なお、ロジック回路領域の構成は、上記第１の実施形態と同様であるので、説明は省略する。
【０１０１】
次に、上記構成のフラッシュメモリ２の動作について説明する。  
＜書き込み動作＞
データの書き込みは、いずれかのワード線に接続された全てのメモリセルに対して一括して行われる。そして、第１の実施形態と同様に、メモリセルトランジスタＭＴのフローティングゲートに電子を注入するか否かで“０”データ、“１”データを書き分ける。電子のフローティングゲートへの注入は、Fowler-Nordheim（ＦＮ） tunnelingによって行われる。
【０１０２】
以下、書き込み動作の詳細について、図２、図２１を用いて説明する。  
まず、図２において、図示せぬＩ／Ｏ端子から書き込みデータ（“１”、“０”）が入力される。そして、第１ロウデコーダ１３が、ワード線ＷＬ０〜ＷＬｍのいずれかを選択する。そして第１ロウデコーダ１３は、Ｖpp（例えば１２Ｖ）を、選択ワード線に与える。また、第２ロウデコーダ１４は、セレクトゲート線ＳＧＤ０〜ＳＧＤｍのいずれかを選択する。そして第２ロウデコーダ１３は、“Ｈ”レベル（例えばＶcc＝１．５Ｖ）を選択セレクトゲート線ＳＧＤに与える。従って、選択セレクトゲート線ＳＧＤに接続された選択トランジスタＳＴ１はオン状態となる。更に第２ロウデコーダ１３は、全てのセレクトゲート線ＳＧＳ０〜ＳＧＳｍを非選択とする。すなわち、セレクトゲート線ＳＧＳ０〜ＳＧＳｍに、“Ｌ”レベル（例えばＶBB＝−８Ｖ）を与える。従って、全ての選択トランジスタＳＴ２はオフ状態となる。またメモリセルが形成された半導体基板の電位もＶBB（−８Ｖ）とされる。
【０１０３】
上記の結果、“１”データまたは“０”データに対応する電位が、ビット線ＢＬ０〜ＢＬｎを介してメモリセルトランジスタＭＴのドレイン領域に与えられる。すると、選択ワード線ＷＬにはＶpp（１２Ｖ）が印加され、“１”データを書き込むべきメモリセルトランジスタＭＴのドレイン領域には０Ｖが印加され、“０”データを書き込むべきメモリセルトランジスタＭＴのドレイン領域にはＶBB（−８Ｖ）が印加される。従って、“１”データを書き込むべきメモリセルトランジスタＭＴではフローティングゲートに電子は注入されない。他方、“０”データを書き込むべきメモリセルトランジスタＭＴでは、フローティングゲートに電子がＦＮ tunnelingによって注入される。  
以上のようにして書き込み動作が行われる。
【０１０４】
＜読み出し動作＞
データの読み出しは、いずれかのワード線に接続された複数のメモリセルから一括して読み出す事ができる。
【０１０５】
以下、読み出し動作の詳細について、図２、図２１を用いて説明する。  
まず図２において、第２ロウデコーダ１４が、セレクトゲート線ＳＧＤ０〜ＳＧＤｍのいずれか及びＳＧＳ０〜ＳＧＳｍのいずれかを選択する。選択セレクトゲート線には、“Ｈ”レベル（例えばＶcc）が与えられる。非選択セレクトゲート線は全て“Ｌ”レベル（例えば０Ｖ）である。従って、選択セレクトゲート線に接続された選択トランジスタＳＴ１、ＳＴ２はオン状態となり、非選択セレクトゲート線に接続された選択トランジスタＳＴ１、ＳＴ２はオフ状態となる。従って、選択メモリセル内の選択トランジスタＳＴ２は、ソース線ＳＬと電気的に接続される。また第１ロウデコーダ１３は、全てのワード線ＷＬ０〜ＷＬｍを“Ｌ”レベル（０Ｖ）とする。また、ソース線ドライバ１５は、ソース線ＳＬの電位を０Ｖとする。
【０１０６】
そして、ビット線ＢＬ０〜ＢＬｎのそれぞれに、例えば１Ｖ程度の電圧が与えられる。すると、“１”データが書き込まれているメモリセルＭＣのメモリセルトランジスタＭＴは、閾値電圧が負であるから、オン状態となる。従って、選択セレクトゲート線に接続されているメモリセルＭＣでは、ビット線から選択トランジスタＳＴ１、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ２の電流経路を介して、ソース線ＳＬに向かって電流が流れる。他方、“０”データが書き込まれているメモリセルＭＣのメモリセルトランジスタＭＴは、閾値電圧が正であるから、オフ状態である。従って、ビット線からソース線に向かって電流は流れない。
【０１０７】
以上の結果、ビット線ＢＬ０〜ＢＬｎの電位が変化し、その変化量をセンスアンプ１２が増幅することによって読み出し動作が行われる。
【０１０８】
＜消去動作＞
データの消去は、上記第１の実施形態と同様であるので説明は省略する。
【０１０９】
上記構成のシステムＬＳＩの製造方法は、上記第１の実施形態とほぼ同様である。すなわち、図６乃至図１０において、メモリセルトランジスタＭＴのドレイン領域側にも選択トランジスタＳＴ１を形成すれば良い。そして、ストライプ状の積層ゲートを形成した後（図６参照）、絶縁膜６１を積層ゲート上、及び半導体基板１００上に形成する（図７参照）。この際、図２４を用いて説明したように、積層ゲート間距離と側壁絶縁膜厚との間に、Ｆ４＜２・ｄ１なる関係を持たせる。その結果、メモリセルトランジスタＭＴと選択トランジスタＳＴ１、ＳＴ２の積層ゲート間の領域は、絶縁膜６１によって完全に埋め込まれる。
【０１１０】
上記のように、この発明の第３の実施形態に係るフラッシュメモリであると、上記第１の実施形態と同様に、その動作信頼性を向上できる。
【０１１１】
すなわち、本実施形態に係るフラッシュメモリであると、メモリセルトランジスタＭＴと選択トランジスタＳＴ１、ＳＴ２の積層ゲート間距離Ｆ４と、側壁絶縁膜厚ｄ１との間に、Ｆ４＜２・ｄ１なる関係を持たせている。換言すれば、ｄ１＞Ｆ４／２なる関係がある。すなわち、積層ゲート間距離Ｆ４が予め決まっている場合には、側壁絶縁膜３７の膜厚ｄ１をＦ４／２よりも大きくし、逆に側壁絶縁膜３７の膜厚が決まっている場合には、積層ゲート間距離Ｆ４を２・ｄ１よりも小さくしている。その結果、メモリセルトランジスタＭＴの積層ゲートと、選択トランジスタＳＴ１、ＳＴ２の積層ゲートとの間の領域は、側壁絶縁膜３７によって完全に埋め込まれる。すなわち、サリサイド工程を行う段階において、メモリセルトランジスタＭＴのソース・ドレイン領域、選択トランジスタＳＴ１のソース領域、及び選択トランジスタＳＴ２のドレイン領域となる不純物拡散層３５は、全く露出されておらず、その全面が側壁絶縁膜３７によって被覆されている。従って、サリサイド工程において、メモリセルトランジスタのソース・ドレイン領域、選択トランジスタＳＴ１のソース領域、及び選択トランジスタＳＴ２のドレイン領域となる不純物拡散層３５にシリサイド層３６が形成されることを防止できる。従って、メモリセルの動作信頼性を向上することが出来、ひいてはフラッシュメモリ全体としての信頼性を向上できる。
【０１１２】
図２５は、本実施形態の第１変形例に係るフラッシュメモリの断面図であり、図２２におけるＹ３−Ｙ３’線に沿った方向の断面図である。図示するように、上記第３の実施形態で説明した図２３に示す構造において、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２の積層ゲート上、ロジック回路領域のＭＯＳトランジスタのゲート電極上、側壁絶縁膜３７、５３上、並びに半導体基板１００上に、バリア絶縁膜６４が形成されていても良い。バリア絶縁膜６４については、上記第１の実施形態の第１変形例で説明したとおりである。
【０１１３】
図２６は、本実施形態の第２変形例に係るフラッシュメモリの断面図であり、図２２におけるＹ３−Ｙ３’線に沿った方向の断面図である。図示するように、上記第３の実施形態で説明した図２３に示す構造において、上記第１の実施形態の第２変形例と同様に、側壁絶縁膜３７、５３がシリコン酸化膜６５を介在して形成されていてもよい。
【０１１４】
なお、上記第３の実施形態では、メモリセルトランジスタＭＴと選択トランジスタＳＴ１、ＳＴ２の積層ゲート間距離がＦ４一定で有る場合を例に挙げて説明した。しかし、メモリセルトランジスタＭＴと選択トランジスタＳＴ１との積層ゲート間距離と、メモリセルトランジスタＭＴと選択トランジスタＳＴ２との積層ゲート間距離とは、異なっていても良い。この場合には、いずれか大きい方のゲート間距離Ｆ４に対して、Ｆ４＜２・ｄ１なる関係が満たされれば良い。
【０１１５】
次に、この発明の第４の実施形態に係る不揮発性半導体記憶装置について説明する。本実施形態は、上記第１乃至第３の実施形態で説明したフラッシュメモリ２を、同一のシステムＬＳＩ内に混載したものである。図２７は、本実施形態に係るシステムＬＳＩのブロック図である。
【０１１６】
図示するように、システムＬＳＩ１は、ロジック回路領域とメモリ領域とを有している。そして、ロジック回路領域には例えばＣＰＵ７０が設けられている。またメモリ領域には、上記第１の実施形態で説明したフラッシュメモリ７１、第３の実施形態で説明したフラッシュメモリ７２、及び第２の実施形態で説明したＮＡＮＤ型フラッシュメモリ７３が設けられている。フラッシュメモリ７１のメモリセルは、セルの直列トランジスタの数が２個である。従って、メモリセルの電流駆動能力が他のメモリセルより大きい。そのため、フラッシュメモリ７１は、高速の読出し用途に向いている。図２７に示すようにＣＰＵ７０と同一チップに搭載した場合は、フラッシュメモリ７１をＣＰＵ７０のファームウェアなどを格納するＲＯＭとして使う事ができる。フラッシュメモリ７１の動作速度が速いため、ＣＰＵ７０がＲＡＭなどを介さずに、データを直接読み出す事が出来るようになるため、ＲＡＭなどが不要になり、システムＬＳＩの動作速度を向上できる。また、フラッシュメモリ７１は、フラッシュメモリ７２及びＮＡＮＤ型フラッシュメモリ７３と、同一の製造工程で形成出来る。例えば、不純物拡散層を形成するためのイオン注入工程や、ゲート電極及び金属配線層のパターニング工程等を、３つのフラッシュメモリについて同時に行うことが出来る。この場合、例えば不純物拡散層は、各メモリ間で同一の濃度を有することになる。このように、ＬＳＩに設けられる３つのフラッシュメモリを同一工程で形成できる結果、ＬＳＩの製造を簡略化出来る。
【０１１７】
なお、例えばロジック回路領域では、ＣＰＵ７０をＳＯＩ基板上に形成し、メモリ領域では、各メモリ７１〜７３をバルクのシリコン基板上に形成しても良い。
【０１１８】
次に、この発明の第５の実施形態に係る不揮発性半導体記憶装置について説明する。本実施形態は、上記第１乃至第３の実施形態に係るフラッシュメモリを、幾つかのアプリケーションに適用したものである。
【０１１９】
図２８は、本実施形態に係るメモリカードのブロック図である。図示するように、メモリカード８０は、上記第１乃至第３の実施形態に係るフラッシュメモリ２を有している。フラッシュメモリ２は、図示せぬ外部装置から所定の制御信号及びデータを受け取る。また、図示せぬ外部装置へ所定の制御信号及びデータを出力する。メモリカード８０に搭載されたフラッシュメモリ２に、データ、アドレス、若しくは、コマンドを転送する信号線（ＤＡＴ）、前記信号線ＤＡＴにコマンドが転送されている事を示すコマンドラインイネーブル信号線（ＣＬＥ）、前記信号線ＤＡＴにアドレスが転送されている事を示すアドレスラインイネーブル信号線（ＡＬＥ）、及び、フラッシュメモリ２が動作可能か否かを示すレディービジー信号線（Ｒ／Ｂ）が接続される。
【０１２０】
図２９は、別のメモリカードのブロック図である。図２８に示すメモリカードと異なる点は、フラッシュメモリ２を制御し、図示せぬ外部装置と所定の信号のやり取りを行うコントローラー８１を有している点である。コントローラー８１は、それぞれフラッシュメモリ２及び図示せぬ外部装置から所定の信号を受信、若しくは、前記外部装置へ所定の信号を出力するインターフェース部（Ｉ／Ｆ）８２と、前記外部装置から入力された論理アドレスを物理アドレスに変換する為の所定の計算を行うマイクロプロセッサ部（ＭＰＵ）８３と、データを一時的に記憶するバッファーラム８４と、誤り訂正符合を生成する誤り訂正部（ＥＣＣ）８５を有している。また、メモリカード８０にはコマンド信号線（ＣＭＤ）、クロック信号線（ＣＬＫ）、信号線（ＤＡＴ）が接続されている。
【０１２１】
なお、上記メモリカード８０において、制御信号の本数、信号線のビット幅、若しくは、コントローラーの構成は種々の変形が可能である。
【０１２２】
なお、上記メモリカード８０は、図３０に示すように、カードホルダー８６に挿入され、図示せぬ電子機器に接続される。カードホルダー８６は前出のコントローラー８１の機能の一部を有していても良い。
【０１２３】
図３１は、別のアプリケーションを示している。図示するように、上記メモリカード８０、若しくはメモリカード８０が挿入されたカードホルダー８６が、接続装置８７に挿入される。接続装置８７は、接続配線８８、及びインターフェース回路８９を介して、ボード９０に接続される。ボード９０にはＣＰＵ９１やバス９２が搭載される。
【０１２４】
図３２は、別のアプリケーションを示している。メモリカード８０、若しくはメモリカード８０が挿入されたカードホルダー８６が、接続装置８７に挿入される。接続装置８７は接続配線９３を介して、パーソナルコンピュータ（ＰＣ）９４に接続されている。
【０１２５】
図３３、図３４は、別のアプリケーションを示している。図示するように、ＩＣカード２００にＭＰＵ２１０が搭載されている。ＭＰＵ２１０は、上記第１乃至第３の実施形態に従った半導体記憶装置２と、その他の回路、例えばＲＯＭ２２０、ＲＡＭ２３０、及びＣＰＵ２４０を備えている。ＩＣカード２００は、ＭＰＵ２１０に接続され且つＩＣカードに設けられたplane terminal ２５０を介してＭＰＵ２１０に接続可能である。ＣＰＵ２４０は、演算部２４１と、フラッシュメモリ２、ＲＯＭ２２０及びＲＡＭ２３０に接続された制御部２４２を備えている。例えば、ＭＰＵ２１０はＩＣカード２００の一方の面上に設けられ、plane connecting terminal ２５０は他方の面に設けられている。
【０１２６】
また、上記実施形態で説明したフラッシュメモリは、単体のメモリアレイのみならず、より複雑な論理回路と前記ROMアレイを同一半導体基板上に形成した半導体装置でも適用できる。
【０１２７】
図３５は、上記実施形態で説明したフラッシュメモリを用いた車載用システムのブロック図である。
【０１２８】
図示するように、車載用コンピュータシステム３１２は、入出力ポート３０１を通じて、車載センサやアクチュエータ３１１と配線により電気的に接続され、電気的信号の授受を行っている。また、前記コンピュータシステム３１２は、電源３１０と電源線を通じて電力を供給されている。電源３１０の出力としては１Ｖ以上５Ｖ以下の電圧となることが、後述するＲＡＭ２０３やＣＰＵ３０２、入出力ポート３０１の論理回路の電源電圧仕様を満たし、単一の電源配線で配線でき配線面積を削減できるため望ましい。なお、図において、容易に判別できるように、電源線を太線で表示している。
【０１２９】
なお、このコンピュータシステムは、前記入出力ポート３０１、一次記憶装置となるＲＡＭ３０３、情報演算を行うＣＰＵ３０２（Central Processing Unit）、およびＲＯＭ３０４を含んでおり、これらはデータバス配線およびシステム内制御線によって、データの授受が行えるようになっている。ここで、ＲＯＭ３０４は、ＣＰＵ３０２の実行するプログラムを記憶するため、さらに、例えば、個々の車両番号や車両の輸出地の情報などを記憶するための領域である。さらに、ＲＯＭ３０４はデータバスに接続されたＲＯＭ制御回路３０５を有する。ＲＯＭ制御回路３０５は、データバスやシステム内制御線を通じて与えられたＲＯＭ３０４の読み出し操作、書き込み操作、および消去操作指示によって、メモリセルの特定アドレスの読み出し操作、書き込み操作、および消去操作を行う論理回路である。さらに、ＲＯＭ制御回路３０５は列デコーダーおよびセンスアンプ３０６と接続され、指定された列のアドレスをデコードし、その列の書き込みデータまたは読み出しデータを授受する回路である。さらに、列デコーダ及びセンスアンプ３０６は、夫々のデータ転送線を通じてメモリセルアレイ３０７と接続されている。メモリセルアレイ３０７は、上記第１乃至第５の実施形態で説明したメモリセルアレイ１０に相当する。また、ＲＯＭ制御回路３０５は行デコーダーおよび行ドライバ３０８と接続され、指定された行のアドレスをデコードし、その行に対応するデータ選択線に、例えば書き込み時に昇圧回路３０９から与えられた昇圧電圧を印加する回路である。ここで、前記昇圧回路３０９は、例えば、チャージポンプ回路を有し、前記メモリセルアレイ３０７に例えば、前記電源電圧以上３０Ｖ以下の高電圧を与える回路である。
【０１３０】
さらに、行デコーダ及び行ドライバ３０８は夫々のデータ選択線を通じてメモリセルアレイ３０７と接続されている。
【０１３１】
上記のように、この発明の第１乃至第５の実施形態に係る不揮発性半導体記憶装置であると、フラッシュメモリのメモリセルにおいて、積層ゲートの側壁に形成された側壁絶縁膜の膜厚を、最も大きい積層ゲート間距離の１／２よりも大きくしている。従って、積層ゲート間の領域は、側壁絶縁膜によって完全に埋め込まれる。よって、側壁絶縁膜形成後のサリサイド工程において、積層ゲート間の領域にシリサイド層が形成されることを防止出来る。その結果、フラッシュメモリの動作信頼性を向上できる。
【０１３２】
なお、上記実施形態では、メモリセル（ＮＡＮＤセル）８列毎にスティッチ領域ＳＡ１を設けている。しかし、スティッチ領域を設ける頻度は、メモリセル６４列毎、１２８列毎、または２５６列毎など、要求される読み出しスピードに応じて変えることが出来る。
【０１３３】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【図面の簡単な説明】
【０１３４】
【図１】この発明の第１の実施形態に係るシステムＬＳＩのブロック図。
【図２】この発明の第１の実施形態に係るフラッシュメモリのブロック図。
【図３】この発明の第１の実施形態に係るフラッシュメモリの備えるメモリセルアレイの平面図。
【図４】図３におけるＹ１−Ｙ１’線に沿った断面図。
【図５】図３の拡大図。
【図６】この発明の第１の実施形態に係るシステムＬＳＩの第１の製造工程の断面図。
【図７】この発明の第１の実施形態に係るシステムＬＳＩの第２の製造工程の断面図。
【図８】この発明の第１の実施形態に係るシステムＬＳＩの第３の製造工程の断面図。
【図９】この発明の第１の実施形態に係るシステムＬＳＩの第４の製造工程の断面図。
【図１０】この発明の第１の実施形態に係るシステムＬＳＩの第５の製造工程の断面図。
【図１１】フラッシュメモリの断面図。
【図１２】この発明の第１の実施形態の第１変形例に係るシステムＬＳＩの断面図。
【図１３】この発明の第１の実施形態の第２変形例に係るシステムＬＳＩの断面図。
【図１４】この発明の第２の実施形態に係るフラッシュメモリの備えるメモリセルアレイの回路図。
【図１５】この発明の第２の実施形態に係るフラッシュメモリの備えるメモリセルアレイの平面図。
【図１６】図１５におけるＹ２−Ｙ２’線に沿った断面図。
【図１７】図１６の拡大図。
【図１８】この発明の第２の実施形態の第１変形例に係るシステムＬＳＩの断面図。
【図１９】この発明の第２の実施形態の第２変形例に係るシステムＬＳＩの断面図。
【図２０】この発明の第２の実施形態に係るフラッシュメモリにおいて、ビット線方向の位置と、積層ゲート間距離との関係を示すグラフ。
【図２１】この発明の第３の実施形態に係るフラッシュメモリの備えるメモリセルアレイの回路図。
【図２２】この発明の第３の実施形態に係るフラッシュメモリの備えるメモリセルアレイの平面図。
【図２３】図２２におけるＹ３−Ｙ３’線に沿った断面図。
【図２４】図２３の拡大図。
【図２５】この発明の第３の実施形態の第１変形例に係るシステムＬＳＩの断面図。
【図２６】この発明の第３の実施形態の第２変形例に係るシステムＬＳＩの断面図。
【図２７】この発明の第４の実施形態に係るシステムＬＳＩのブロック図。
【図２８】この発明の第５の実施形態に係るフラッシュメモリを備えたＩＣカードのブロック図。
【図２９】この発明の第５の実施形態に係るフラッシュメモリを備えたＩＣカードのブロック図。
【図３０】この発明の第５の実施形態に係るフラッシュメモリを備えたＩＣカード、及びカードホルダーを示す図。
【図３１】この発明の第５の実施形態に係るフラッシュメモリを備えたＩＣカードまたはカードホルダーが挿入される接続装置を示す図。
【図３２】この発明の第５の実施形態に係るフラッシュメモリを備えたＩＣカードまたはカードホルダーが挿入される接続装置と、接続装置に接続されるコンピュータを示す図。
【図３３】この発明の第５の実施形態に係るフラッシュメモリを備えたＩＣカードのブロック図。
【図３４】この発明の第５の実施形態に係るフラッシュメモリを備えたＩＣカードのブロック図。
【図３５】この発明の第１乃至第５の実施形態に係るフラッシュメモリを備えた車載システムのブロック図。
【符号の説明】
【０１３５】
１…システムＬＳＩ、２…フラッシュメモリ、３…ロジック回路、１０、３０７…メモリセルアレイ、１１…カラムデコーダ、１２…センスアンプ、１３…第１ロウデコーダ、１４…第２ロウデコーダ、１５…ソース線ドライバ、２０〜２２、３９、５６、５７…金属配線層、３０、５０…ゲート絶縁膜、３１、３３、５１…多結晶シリコン層、３２…ゲート間絶縁膜、３４、３６、５２、５５…シリサイド層、３５、５４、６０、６２…不純物拡散層、３７、５３…側壁絶縁膜、３８、４０、４１、４２…層間絶縁膜、６１…シリコン窒化膜、６３…金属層、６４…バリア層、６５…シリコン酸化膜、８０、２００…ＩＣカード、８１…コントローラ、８２、８９…インターフェース、８３、２１０…ＭＰＵ、８４…バッファＲＡＭ、８５…誤り訂正部、８６…カードホルダー、８７…接続装置、８８、９３…接続配線、９０…ボード、９１、２４０、３０２…ＣＰＵ、９２…バス、９４…パーソナルコンピュータ、１００…半導体基板、２２０…ＲＯＭ、２３０…ＲＡＭ、２４１…演算部、２４２…制御部、２５０…プレーンターミナル、３０１…入出力ポート、３０３…ＲＡＭ、３０４…ＲＯＭ、３０５…ＲＯＭ制御回路、３０６…列デコーダ・センスアンプ、３０８…行デコーダ・行ドライバ、３０９…昇圧回路、３１０…電源、３１１…車載センサ・アクチュエータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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