(57)【要約】【課題】  半導体層のサイズを小さくしても簡素な工程で製造でき、ソース電極とソース領域との接触抵抗やドレイン電極とドレイン領域との接触抵抗を増加させない薄膜トランジスタの提供。【解決手段】  薄膜トランジスタは、基板１上に形成された半導体層２と、半導体層２上に形成されたゲート絶縁膜３と、ゲート絶縁膜３上に形成されたゲート電極４と、ゲート電極４の両側に形成されたサイドウォール膜６ａと、半導体層２にそれぞれ接続されたソース電極７およびドレイン電極８と有する。半導体層２は、平面視において、ゲート電極４と重なる第１領域２ｃと、第１領域２ｃの外側に隣接し、かつサイドウォール膜６ａと重なる第２領域と、第２領域の外側に隣接し、かつソース電極７またはドレイン電極８と直接接続されている第３領域とを含む。【選択図】  図２
2005116977.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成された半導体層と、前記半導体層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極の両側に形成されたサイドウォール膜と、前記半導体層にそれぞれ接続されたソース電極およびドレイン電極と有する薄膜トランジスタであって、
前記半導体層は、平面視において、前記ゲート電極と重なる第１領域と、前記第１領域の外側に隣接し、かつ前記サイドウォール膜と重なる第２領域と、前記第２領域の外側に隣接し、かつ前記ソース電極または前記ドレイン電極と直接接続されている第３領域とを含む薄膜トランジスタ。
【請求項２】
前記サイドウォール膜は、前記ゲート電極および前記ゲート絶縁膜と接している第１サイドウォール膜と、前記第１サイドウォール膜上に形成された第２サイドウォール膜とを有しており、
前記第１サイドウォール膜は、前記第２サイドウォール膜および前記ゲート絶縁膜と異なる種類の材料から形成されている、請求項１に記載の薄膜トランジスタ。
【請求項３】
請求項１に記載の薄膜トランジスタと、前記ドレイン電極と接続された画素電極とを有する薄膜トランジスタ基板。
【請求項４】
請求項３に記載の薄膜トランジスタ基板と、前記薄膜トランジスタに対向して配置される対向電極と、前記素子基板と前記対向電極との間に介在する表示媒体層とを有する表示装置。
【請求項５】
請求項１に記載の薄膜トランジスタを製造する方法であって、
前記半導体層上に前記ゲート絶縁膜および前記ゲート電極を形成する工程と、
前記ゲート電極の両側面にエッチバック法にて前記サイドウォール膜を形成する工程と、
前記ゲート電極および前記サイドウォール膜をマスクにして、前記ゲート絶縁膜をエッチングすることにより、前記サイドウォール膜よりも外側の前記半導体層を露出させる工程と、
露出した前記半導体層の全面を覆う前記ソース電極または前記ドレイン電極を形成する工程とを有する薄膜トランジスタの製造方法。
【請求項６】
請求項２に記載の薄膜トランジスタを製造する方法であって、
前記半導体層上に前記ゲート絶縁膜および前記ゲート電極を形成する工程と、
前記ゲート電極および前記ゲート絶縁膜上に、前記ゲート絶縁膜と異なる種類の材料を含む第１絶縁膜を形成する工程と、
前記第１絶縁膜上に、前記第１絶縁膜と異なる種類の材料を含む第２絶縁膜を形成する工程と、
前記第１絶縁膜をエッチストッパ膜とし、エッチバック法にて前記第２絶縁膜をサイドウォール形状にエッチングすることによって、前記第２サイドウォール膜を形成する工程と、
前記第２サイドウォール膜をマスクとし、前記ゲート絶縁膜をエッチストッパ膜として、前記第１絶縁膜をエッチングすることによって、前記第１サイドウォール膜を形成する工程と、
前記ゲート電極ならびに前記第１および前記第２サイドウォール膜をマスクとし、前記ゲート絶縁膜をエッチングして、前記第１および前記第２サイドウォール膜よりも外側の前記半導体層を露出させる工程と、
露出した前記半導体層を覆う前記ソース電極または前記ドレイン電極を形成する工程とを有する薄膜トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は薄膜トランジスタ（ＴＦＴともいう。）およびその製造方法に関する。また本発明はＴＦＴ基板および液晶表示装置などの表示装置に関する。
【背景技術】
【０００２】
アクティブマトリクス型表示装置、例えば液晶表示装置には、各画素における液晶駆動用素子としてＴＦＴが使用される（非特許文献１参照）。以下に従来技術によるコプラナー型（トップゲート型）ＴＦＴについて説明する。
【０００３】
図１０および図１１は、従来技術によるＴＦＴの一例を模式的に示す図であり、図１０はＴＦＴのレイアウトを示す平面図、図１１は図１０中のＢ−Ｂ' 線断面図である。基板５０１上に、半導体層５０２、ゲート酸化膜５０３およびゲート電極５０４が順次設けられている。半導体層５０２には、チャネル領域５０２ｃ、ソース領域５０２ａおよびドレイン領域５０２ｂが形成されている。
【０００４】
ゲート電極５０４を覆うように第２絶縁膜５０６が設けられている。第２絶縁膜５０６およびゲート酸化膜５０３の所定部分にはソースコンタクトホール５０７ａおよびドレインコンタクトホール５０８ａが設けられている。第２絶縁膜５０６上には、ソースコンタクトホール５０７ａを通じてソース領域５０２ａに接続されたソース電極５０７が設けられ、ドレインコンタクトホール５０８ａを通じてドレイン領域５０２ｂに接続されたドレイン電極５０８が設けられている。従来のＴＦＴでは、上記のようにコンタクトホール５０７ａ，５０８ａを介して半導体層５０２のソース領域５０２ａやドレイン領域５０２ｂと各電極５０７，５０８とを接続していた。
【非特許文献１】「フラットパネルディスプレイ大辞典」，株式会社工業調査会，2001年，p.214-219
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従来技術のＴＦＴにおいて、半導体層５０２のソース領域５０２ａやドレイン領域５０２ｂは、各電極５０７，５０８と接続するためのコンタクトホール形成領域やゲート電極５０４とのアライメントマージンが必要であるので、半導体層５０２の微細化が制限され、ＴＦＴの小型化の障害となっていた。また、半導体層５０２の微細化に伴って、ソース電極５０７とソース領域５０２ａとの接触面積やドレイン電極５０８とドレイン領域５０２ｂとの接触面積が減少するので、ソース電極５０７とソース領域５０２ａとの接触抵抗やドレイン電極５０８とドレイン領域５０２ｂとの接触抵抗が増大する。この問題もＴＦＴの小型化の障害となっていた。
【０００６】
本発明はこれらの課題を解決することを目的とする。具体的には、半導体層のサイズを小さくしても簡素な工程で製造でき、ソース電極とソース領域との接触抵抗やドレイン電極とドレイン領域との接触抵抗を増加させない薄膜トランジスタおよびその製造方法の提供を目的とする。
【課題を解決するための手段】
【０００７】
本発明の第１の局面による薄膜トランジスタは、基板上に形成された半導体層と、前記半導体層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極の両側に形成されたサイドウォール膜と、前記半導体層にそれぞれ接続されたソース電極およびドレイン電極と有する薄膜トランジスタであって、前記半導体層は、平面視において、前記ゲート電極と重なる第１領域と、前記第１領域の外側に隣接し、かつ前記サイドウォール膜と重なる第２領域と、前記第２領域の外側に隣接し、かつ前記ソース電極または前記ドレイン電極と直接接続されている第３領域とを含む。なお、本明細書において「ゲート電極の両側」とは、ゲート電極が延びる方向に対して交差する方向（ゲート電極の幅方向）におけるゲート電極の両側面側をいう。また「外側」とは、ゲート電極の幅方向であって、ゲート電極から離反する方向をいう。
【０００８】
本発明の第２の局面による薄膜トランジスタは、前記サイドウォール膜が、前記ゲート電極および前記ゲート絶縁膜と接している第１サイドウォール膜と、前記第１サイドウォール膜上に形成された第２サイドウォール膜とを有しており、前記第１サイドウォール膜は、前記第２サイドウォール膜および前記ゲート絶縁膜と異なる種類の材料から形成されている。
【０００９】
本発明の薄膜トランジスタ基板は、本発明の薄膜トランジスタと、前記ドレイン電極と接続された画素電極とを有する。また、本発明の表示装置は、本発明の薄膜トランジスタ基板と、前記薄膜トランジスタに対向して配置される対向電極と、前記素子基板と前記対向電極との間に介在する表示媒体層とを有する。「表示媒体層」とは、互いに対向する電極間の電位差により光透過率が変調される層、または互いに対向する電極間を流れる電流により自発光する層である。表示媒体層は、例えば液晶層、無機または有機ＥＬ層、発光ガス層、電気泳動層、エレクトロクロミック層などである。
【００１０】
本発明の第１の局面による薄膜トランジスタを製造する方法は、前記半導体層上に前記ゲート絶縁膜および前記ゲート電極を形成する工程と、前記ゲート電極の両側面にエッチバック法にて前記サイドウォール膜を形成する工程と、前記ゲート電極および前記サイドウォール膜をマスクにして、前記ゲート絶縁膜をエッチングすることにより、前記サイドウォール膜よりも外側の前記半導体層を露出させる工程と、露出した前記半導体層の全面を覆う前記ソース電極または前記ドレイン電極を形成する工程とを有する。
【００１１】
本発明の第２の局面による薄膜トランジスタを製造する方法は、前記半導体層上に前記ゲート絶縁膜および前記ゲート電極を形成する工程と、前記ゲート電極および前記ゲート絶縁膜上に、前記ゲート絶縁膜と異なる種類の材料を含む第１絶縁膜を形成する工程と、前記第１絶縁膜上に、前記第１絶縁膜と異なる種類の材料を含む第２絶縁膜を形成する工程と、前記第１絶縁膜をエッチストッパ膜とし、エッチバック法にて前記第２絶縁膜をサイドウォール形状にエッチングすることによって、前記第２サイドウォール膜を形成する工程と、前記第２サイドウォール膜をマスクとし、前記ゲート絶縁膜をエッチストッパ膜として、前記第１絶縁膜をエッチングすることによって、前記第１サイドウォール膜を形成する工程と、前記ゲート電極ならびに前記第１および前記第２サイドウォール膜をマスクとし、前記ゲート絶縁膜をエッチングして、前記第１および前記第２サイドウォール膜よりも外側の前記半導体層を露出させる工程と、露出した前記半導体層を覆う前記ソース電極または前記ドレイン電極を形成する工程とを有する。
【発明の効果】
【００１２】
本発明によれば、コンタクトホールを形成することなく、サイドウォール膜形成時のエッチバック処理により、ソース領域およびドレイン領域と各電極との接続領域を自己整合的に形成できる。これにより、従来のＴＦＴでは電極との接続のために必要であった、ソース領域およびドレイン領域の中で占めるコンタクト領域面積を減らすことができる。また、コンタクトホール形成時に必要なアライメントマージンが不要となる。したがって、半導体層の微細化によるＴＦＴの小型化が可能となる。
【００１３】
また、サイドウォール膜よりも平面視において外側のソース領域およびドレイン領域と各電極とが直接接続され、この部分がそのままコンタクト領域となる。これにより、コンタクトホールを介してソース領域およびドレイン領域と各電極とを接続する従来技術と比較して、ソース領域およびドレイン領域と各電極との接触面積を増加させることができる。したがって、半導体層−電極間の接触抵抗を低減できる。
【００１４】
さらに、コンタクトホールを形成しないので、コンタクトホール形成用のフォト工程を省略することができ、コストダウンを図ることができる。
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照しながら本発明による実施形態を説明する。なお、以下の実施形態では、Ｎ型トランジスタの場合について説明するが、本発明のＴＦＴはＮ型だけでなく、Ｐ型も含む。Ｐ型トランジスタの製造工程については、実施形態で示すＮ型トランジスタの製造工程から自明であるので、説明を略す。
【００１６】
（実施形態１）
図１は、実施形態１のＮ型薄膜トランジスタのレイアウトを示す平面図であり、図２は図１中のＡ−Ａ' 線断面図である。図３および図４は、本実施形態のＴＦＴの製造工程を示す断面図であり、図３は工程（ａ）〜（ｃ）を、図４は工程（ｄ）〜（ｆ）をそれぞれ示している。以下、図１〜図４を参照しながら、本実施形態のＴＦＴ基板の製造工程とともに、ＴＦＴの構造を説明する。
【００１７】
工程（ａ）
ＬＰＣＶＤ法（減圧化学的気相成長法）により、絶縁性の石英基板１上に厚さ７０ｎｍの非晶質シリコン膜を成膜した後、６００℃、２０時間の条件の熱処理を行なって非晶質シリコン膜を結晶化させる。さらに所定の形状にエッチングして、半導体層２を形成する（図３（ａ））。
【００１８】
工程（ｂ）
石英基板１上に膜厚８０ｎｍのＳｉＯ2 膜からなるゲート酸化膜３を成膜して、半導体層２を被覆する。リン等の不純物が高濃度にドーピングされた膜厚１５０ｎｍの多結晶シリコン膜および膜厚１５０ｎｍのＷＳｉ膜をゲート酸化膜３上に順次積層する。さらに、この積層膜上に膜厚５００ｎｍの絶縁膜を成膜する。フォトエッチング技術を用いて、絶縁膜と積層膜を同時にパターニングすることによって、第１絶縁膜５とゲート電極４を形成する（図３（ｂ））。
【００１９】
工程（ｃ）
ゲート電極４および第１絶縁膜５をマスクとして、リン等の不純物を３×１０15原子／ｃｍ2 、７５Ｋｅｖの条件で注入する。これにより、半導体層２に高濃度不純物領域であるソース領域２ａおよびドレイン領域２ｂが形成される。またゲート電極４に重畳するチャネル領域２ｃが形成される（図３（ｃ））。
【００２０】
工程（ｄ）
ゲート電極４および第１絶縁膜５を被覆する第２絶縁膜６を６００ｎｍの膜厚で形成する（図４（ｄ））。
【００２１】
工程（ｅ）
第２絶縁膜６をエッチバック処理して、ゲート電極４の両側にサイドウォール膜６ａを形成する。その後、ゲート電極４、第１絶縁膜５およびサイドウォール膜６ａをマスクとし、ゲート酸化膜３をエッチングする。これにより、サイドウォール膜６ａよりも平面視において外側の半導体層２が露出する（図４（ｅ））。
【００２２】
第２絶縁膜６をエッチバック処理してサイドウォール膜６ａを形成する際に、半導体層２がオーバーエッチングされないようにするために、ＣＦ4 ＋Ｈ2 混合ガスを使用してエッチバック処理をするのが好ましい。
【００２３】
工程（ｆ）
膜厚８０ｎｍのＴｉＷ膜、膜厚４００ｎｍのＡｌ−Ｓｉ膜および膜厚１５０ｎｍのＴｉＷ膜を順次積層した積層膜を成膜する。フォトエッチング技術により、サイドウォール膜６ａよりも平面視において外側のソース領域２ａおよびドレイン領域２ｂの全面を少なくとも覆うように積層膜をパターニングして、ソース電極７およびドレイン電極８を形成する（図４（ｆ））。これにより、ソース電極７はソース領域２ａに、ドレイン電極８はドレイン領域２ｂにそれぞれコンタクトホールを介さずに直接接続される。
【００２４】
以上の工程（ａ）〜（ｆ）を経ることによって、平面視において、ゲート電極４と重なる第１領域（チャネル領域２ｃ）と、第１領域の外側に隣接し、かつサイドウォール膜６ａと重なる第２領域と、第２領域の外側に隣接し、かつソース電極７またはドレイン電極８と直接接続されている第３領域が半導体層２に形成される。
【００２５】
本実施形態によれば、コンタクトホールを形成することなく、サイドウォール膜６ａ形成時のエッチバック処理により、ソース領域２ａおよびドレイン領域２ｂと各電極７，８との接続領域を自己整合的に形成できる。これにより、従来のＴＦＴでは電極との接続のために必要であった、ソース領域およびドレイン領域の中で占めるコンタクト領域面積を減らすことができる。また、コンタクトホール形成時に必要なアライメントマージンが不要となる。したがって、半導体層の微細化によるＴＦＴの小型化が可能となる。
【００２６】
また、サイドウォール膜６ａよりも平面視において外側のソース領域２ａおよびドレイン領域２ｂと各電極７，８とが直接接続され、この部分がそのままコンタクト領域となる。これにより、コンタクトホールを介してソース領域およびドレイン領域と各電極とを接続する従来技術と比較して、ソース領域２ａおよびドレイン領域２ｂと各電極７，８との接触面積を増加させることができる。したがって、半導体層−電極間の接触抵抗を低減できる。さらに、コンタクトホールを形成しないので、コンタクトホール形成用のフォト工程を省略することができ、コストダウンを図ることができる。
【００２７】
本実施形態のＴＦＴは、各種の半導体装置、例えばアクティブマトリクス型液晶表示装置のスイッチング素子として利用することができる。本実施形態のＴＦＴがマトリクス状に複数配置されたＴＦＴ基板およびこのＴＦＴ基板を用いた透過型液晶表示装置について簡単に説明する。
【００２８】
ＴＦＴ基板は、それぞれが行方向に延びる複数のゲートバスラインと、ゲートバスラインに対して交差して延びる複数のソースバスラインと、ゲートバスラインおよびソースバスラインの交差部近傍に設けられた本実施形態のＴＦＴと、ＴＦＴのドレイン電極に接続され、マトリクス状に配置された画素電極を有する。ＴＦＴ基板の画素電極上には、液晶配向膜が設けられる。
【００２９】
液晶表示装置は、ＴＦＴ基板と、ＴＦＴ基板に対向配置された対向基板と、これら基板間に介在する液晶層と、観察者に対して反対側に配置されたバックライトとを有する。対向基板には、対向電極（透明共通電極）およびラビング処理された配向膜が順次積層されている。ＴＦＴ基板と対向基板とはシール材を介して貼り合わせられ、両基板の間隙に液晶材料が注入されて、液晶層が形成される。ＴＦＴ基板および対向基板の各外側面には、それぞれ偏光板が設けられている。
【００３０】
ＴＦＴは、ゲートバスラインから与えられる走査信号によってスイッチング制御される。走査信号によってＴＦＴがＯＮ状態にされると、ＴＦＴに接続された画素電極に信号電圧が印加される。信号電圧が印加された画素電極と対向電極との間の電位差によって、液晶層中の液晶分子の配向状態が変化する。バックライトからの光が液晶層中を透過するとき、画素領域毎に光透過率が変調される。これにより、バックライト光を利用した透過表示が行われる。なお、本実施形態は本発明により作製されるＴＦＴの一例であり、本発明は本実施形態に記載された材料や膜厚、形成方法などに限定されない。
【００３１】
（実施形態２）
実施形態１ではサイドウォール膜が単層構造であるが、これに限定されない。本実施形態では、実施形態１と異なり、ゲート電極側面のサイドウォール膜が第１サイドウォール膜１０６ｃと第２サイドウォール膜１０６ｄの２層構造で形成されている場合について説明する。
【００３２】
図５および図６は、本実施形態のＮ型薄膜トランジスタの製造工程を示す断面図であり、図５は工程（ｄ）〜（ｆ）を、図６は工程（ｇ）および（ｈ）をそれぞれ示している。以下、図５および図６を参照しながら、本実施形態のＴＦＴ基板の製造工程とともに、ＴＦＴの構造を説明する。なお、絶縁性の石英基板１０１上に半導体層１０２を形成する工程、半導体層上にＳｉＯ2 膜からなるゲート酸化膜１０３、ゲート電極１０４および第１絶縁膜１０５を形成する工程、半導体層１０２にソース領域１０２ａ、ドレイン領域１０２ｂおよびチャネル領域１０２ｃを形成する工程は、実施形態１の工程（ａ）〜工程（ｃ）とそれぞれ同じであるので、説明を省略する。
【００３３】
工程（ｄ）
ゲート電極１０４および第１絶縁膜１０５上に、膜厚１００ｎｍの窒化シリコン膜１０６ｃおよび膜厚５００ｎｍの酸化シリコン膜１０６ｂを順次形成する（図５（ｄ））。なお、窒化シリコン膜１０６ｃは後の工程（ｆ）を経て第１サイドウォール膜となり、酸化シリコン膜１０６ｂは後の工程（ｅ）を経て第２サイドウォール膜となる。
【００３４】
工程（ｅ）
酸化シリコン膜１０６ｂをエッチバック処理することで第２サイドウォール膜１０６ｅを形成する（図５（ｅ））。この際、窒化シリコン膜１０６ｃをエッチバック処理のストッパ膜として、エッチバック処理のオーバーエッチングによってゲート酸化膜１０３および半導体層１０２がエッチングされないようにする。
【００３５】
しかし、ドライエッチングによるエッチバック法で窒化シリコン膜１０６ｃがオーバーエッチングされる場合は、窒化シリコン膜１０６ｃが露出する直前にドライエッチによるエッチバック処理を止めても良い。この場合、ＳｉＯ2 とのエッチング選択比が良好なエッチャント（ＨＦ等の薬液）を使用するウェットエッチングにて、残りの酸化シリコン膜をエッチングする。
【００３６】
工程（ｆ）
ゲート電極１０４、第１絶縁膜１０５および第２のサイドウォール膜１０６ｅをマスクとして、窒化シリコン膜１０６ｃをエッチングし、第１のサイドウォール膜１０６ｄを形成する（図５（ｆ））。この際、ＮＦ3 ＋Ｃｌ2 混合ガスを使用するのが好ましい。ゲート酸化膜１０３がエッチストッパ膜となるので、エッチング処理のオーバーエッチングによって半導体層１０２がエッチングされないからである。
【００３７】
工程（ｇ）
ゲート電極１０４、第１絶縁膜１０５、第１サイドウォール膜１０６ｄおよび第２サイドウォール膜１０６ｅをマスクとして、ゲート酸化膜１０３をエッチングする。これにより、第１サイドウォール膜１０６ｄおよび第２サイドウォール膜１０６ｅよりも平面視において外側の半導体層１０２が露出する（図６（ｇ））。ゲート酸化膜１０３をエッチングする際、半導体層１０２までオーバーエッチングされないようにするために、ＣＦ4 ＋Ｈ2 混合ガスを使用するのが好ましい。これにより、半導体層１０２を露出させるためのＳｉＯ2 エッチング時のオーバーエッチ量を減らすことができる。また、半導体層１０２の膜減りを少なくすることができるとともに、ＴＦＴ下層の下地膜のオーバーエッチングによる掘り下げ量も低減することができる。したがって、歩留まり向上やプロセスの安定化を図ることができる。
【００３８】
工程（ｈ）
実施形態１の工程（ｆ）と同様に、膜厚８０ｎｍのＴｉＷ膜、膜厚４００ｎｍのＡｌ−Ｓｉ膜および膜厚１５０ｎｍのＴｉＷ膜を順次積層した積層膜を成膜する。フォトエッチング技術により、サイドウォール膜１０６ａよりも平面視において外側のソース領域１０２ａおよびドレイン領域１０２ｂの全面を少なくとも覆うように積層膜をパターニングして、ソース電極１０７およびドレイン電極１０８を形成する（図６（ｈ））。これにより、ソース電極１０７はソース領域１０２ａに、ドレイン電極１０８はドレイン領域１０２ｂにそれぞれコンタクトホールを介さずに直接接続される。
【００３９】
以上の工程（ａ）〜（ｈ）を経ることによって、平面視において、ゲート電極１０４と重なる第１領域（チャネル領域２ｃ）と、第１領域の外側に隣接し、かつ第１および第２サイドウォール膜１０６ｄ，１０６ｅと重なる第２領域と、第２領域の外側に隣接し、かつソース電極１０７またはドレイン電極１０８と直接接続されている第３領域が半導体層１０２に形成される。
【００４０】
本実施形態によれば、第２サイドウォール膜１０６ｅおよびゲート絶縁膜１０３の材料（ＳｉＯ2 膜）と異なる種類の材料から形成されている窒化シリコン膜が第１サイドウォール膜１０６ｄとして残存する。したがって、電極形成後にアニール処理を加えることで半導体層の水素化が図られ、トランジスタの電気的特性を向上させることも可能となる。
【００４１】
なお、本実施形態は本発明により作製されるＴＦＴの一例であり、本発明は本実施形態に記載された材料や膜厚、形成方法などに限定されない。
【００４２】
（実施形態３）
図７は、実施形態３のＮ型薄膜トランジスタの断面図である。図７において、実施形態１のＮ型ＴＦＴの構成要素と実質的に同じ機能を有する構成要素は、実施形態１で付された参照番号に２００を加えた参照番号で示し、その説明を省略する。例えば、実施形態１で示したサイドウォール膜６ａと実質的に同じ機能を有する構成要素を参照番号２０６ａで示す。
【００４３】
図７に示すように、本実施形態のＴＦＴは、半導体層２０２のチャネル領域２０２ｃとソース領域２０２ａの間およびチャネル領域２０２ｃとドレイン領域２０２ｂの間に、一対の低濃度不純物領域２０２ｄがそれぞれ形成されている点で、実施形態１のＴＦＴと異なる。
【００４４】
以下、本実施形態のＴＦＴの製造工程について説明するが、絶縁性の石英基板２０１上に半導体層２０２を形成する工程、半導体層２０２上にゲート酸化膜２０３、ゲート電極２０４および第１絶縁膜２０５を形成する工程は、実施形態１の工程（ａ）および工程（ｂ）とそれぞれ同じであるので、説明を省略する。
【００４５】
ゲート電極２０４および第１絶縁膜２０５をマスクとして、リン等の不純物を２×１０13原子／ｃｍ2 、７５Ｋｅｖの条件で半導体層２０２に注入する。このとき注入する不純物濃度が実施形態１と異なる。実施形態１の工程（ｄ）および工程（ｅ）と同様の工程を経て、サイドウォール膜２０６ａの形成および半導体層２０２の露出を行なう。ゲート電極２０４、第１絶縁膜２０５およびサイドウォール膜２０６ａをマスクとして、リン等の不純物を３×１０15原子／ｃｍ2 、１５Ｋｅｖの条件で半導体層２０２に注入する。これにより、高濃度不純物領域であるソース領域２０２ａおよびドレイン領域２０２ｂが形成される。またゲート電極２０４に重畳するチャネル領域２０２ｃが形成される。さらにチャネル領域２０２ｃとソース領域２０２ａの間およびチャネル領域２０２ｃとドレイン領域２０２ｂの間に、一対の低濃度不純物領域２０２ｄがそれぞれ形成される。低濃度不純物領域２０２ｄを形成することによって、ＴＦＴの耐圧を向上させることができるので、信頼性が向上する。
【００４６】
以降、実施形態１の工程（ｆ）と同様のプロセスを経て、ソース電極２０７およびドレイン電極２０８の形成まで行うことにより、本実施形態のＴＦＴが作製される。なお、本実施形態は本発明により作製されるＴＦＴの一例であり、本発明は本実施形態に記載された材料や膜厚、形成方法などに限定されない。
【００４７】
（実施形態４）
図８は、実施形態４のＮ型薄膜トランジスタの断面図である。図８において、実施形態１のＮ型ＴＦＴの構成要素と実質的に同じ機能を有する構成要素は、実施形態１で付された参照番号に３００を加えた参照番号で示し、その説明を省略する。例えば、実施形態１で示したサイドウォール膜６ａと実質的に同じ機能を有する構成要素を参照番号３０６ａで示す。
【００４８】
図８に示すように、本実施形態のＴＦＴは、サイドウォール膜３０６ａよりも平面視において外側の半導体層３０２にのみ、高濃度不純物領域であるソース領域３０２ａおよびドレイン領域３０２ｂが形成されている点で、実施形態１のＴＦＴと異なる。
【００４９】
以下、本実施形態のＴＦＴの製造工程について説明するが、絶縁性の石英基板３０１上に半導体層３０２を形成する工程、半導体層３０２上にゲート酸化膜３０３、ゲート電極３０４および第１絶縁膜３０５を形成する工程は、実施形態１の工程（ａ）および工程（ｂ）とそれぞれ同じであるので、説明を省略する。
【００５０】
本実施形態では、ゲート電極３０４および第１絶縁膜３０５を形成した後に、実施形態１で行なった不純物の注入処理を行なわずに、実施形態１と同様にしてサイドウォール膜３０６ａの形成およびゲート酸化膜３０３のエッチングを行なう。これにより、サイドウォール膜３０６ａよりも平面視において外側の半導体層３０２が露出する。
【００５１】
ゲート電極３０４、第１絶縁膜３０５およびサイドウォール膜３０６ａをマスクとして、リン等の不純物を３×１０15原子／ｃｍ2 、１５Ｋｅｖの条件で注入する。これにより、半導体層３０２に高濃度不純物領域であるソース領域３０２ａおよびドレイン領域３０２ｂが形成される。またゲート電極３０４およびサイドウォール膜３０６ａに重畳するチャネル領域３０２ｃが形成される。本実施形態では、サイドウォール膜３０６ａに重畳する半導体層３０２に高濃度不純物注入領域が形成されない（いわゆるオフセット領域となる）ので、実施形態３の構造よりも薄膜トランジスタの耐圧をさらに向上させることができ、信頼性が向上する。
【００５２】
以降、実施形態１の工程（ｆ）と同様のプロセスを経て、ソース電極３０７およびドレイン電極３０８の形成まで行うことにより、本実施形態のＴＦＴが作製される。なお、本実施形態は本発明により作製されるＴＦＴの一例であり、本発明は本実施形態に記載された材料や膜厚、形成方法などに限定されない。
【００５３】
（実施形態５）
実施形態５では、実施形態１と異なり、サイドウォール膜４０６ａよりも平面視において外側の半導体層４０２がシリサイド層４０２ｅであるＴＦＴについて説明する。図９は、本実施形態のＮ型薄膜トランジスタの製造工程を示す断面図である。なお、絶縁性の石英基板４０１上に半導体層４０２を形成する工程、半導体層４０２上にゲート酸化膜４０３、ゲート電極４０４および第１絶縁膜４０５を形成する工程、半導体層４０２にソース領域４０２ａ、ドレイン領域４０２ｂおよびチャネル領域４０２ｃを形成する工程、第２絶縁膜を形成する工程、第２絶縁膜からサイドウォール膜４０６ａを形成し、さらにゲート酸化膜４０３をエッチングする工程は、実施形態１の工程（ａ）〜工程（ｅ）とそれぞれ同じであるので、説明を省略する。
【００５４】
工程（ｆ）
石英基板４０１上に膜厚５０ｎｍのＴｉ膜４０６ｃを成膜し、約５００℃の第１の熱処理を行う。この処理により、ソース領域４０２ａおよびドレイン領域４０２ｂのうちＴｉ膜４０６ｃに接触している領域がシリサイド層４０２ｅ（ＴｉＳｉ）になる（図９（ｆ））。
【００５５】
工程（ｇ）
熱処理後、未反応で残っているＴｉ膜４０６ｃをＮＨ4 ＯＨ＋Ｈ2 Ｏ2 によって除去する。その後、約７００℃で第２の熱処理を行うことにより、シリサイド層４０２ｅのＴｉＳｉが低抵抗なＴｉＳｉ2 となる（図９（ｇ））。
【００５６】
サイドウォール膜４０６ａよりも平面視において外側のソース領域４０２ａおよびドレイン領域４０２ｂをシリサイド層４０２ｅにすることにより、ソース領域４０２ａに接続するソース電極４０７およびドレイン領域４０２ｂに接続するドレイン電極４０８との接触抵抗を下げることができる。
【００５７】
工程（ｈ）
実施形態１の工程（ｆ）と同様に、膜厚８０ｎｍのＴｉＷ膜、膜厚４００ｎｍのＡｌ−Ｓｉ膜および膜厚１５０ｎｍのＴｉＷ膜を順次積層した積層膜を成膜する。フォトエッチング技術により、シリサイド層４０２ｅの全面を少なくとも覆うように、積層膜をパターニングして、ソース電極４０７およびドレイン電極４０８を形成する。ソース電極４０７はソース領域４０２ａ側のシリサイド層４０２ｅに、ドレイン電極４０８はドレイン領域４０２ｂ側のシリサイド層４０２ｅに、それぞれコンタクトホールを介さずに、直接接続される。以上の工程を経て、本実施形態の薄膜トランジスタが作製される（図９（ｈ）。なお、本実施形態は本発明により作製されるＴＦＴの一例であり、本発明は本実施形態に記載された材料や膜厚、形成方法などに限定されない。
【産業上の利用可能性】
【００５８】
本発明の薄膜トランジスタは、液晶表示装置用ドライバなどの半導体装置に利用することができる。また、アクティブマトリクス型表示装置に使われるＴＦＴ基板に利用することができる。表示装置としては、液晶表示装置、ＰＤＰ(Plasma Display Panel)、有機または無機ＥＬ(Electro Luminescence)表示装置、エレクトロクロミック表示装置などが例示される。
【図面の簡単な説明】
【００５９】
【図１】実施形態１のＮ型薄膜トランジスタのレイアウトを示す平面図である。
【図２】図１中のＡ−Ａ' 線断面図である。
【図３】実施形態１のＴＦＴ基板の製造工程（ａ）〜（ｃ）を示す断面図である。
【図４】実施形態１のＴＦＴ基板の製造工程（ｄ）〜（ｆ）を示す断面図である。
【図５】実施形態２のＴＦＴ基板の製造工程（ｄ）〜（ｆ）を示す断面図である。
【図６】実施形態２のＴＦＴ基板の製造工程（ｇ）および（ｈ）を示す断面図である。
【図７】実施形態３のＮ型薄膜トランジスタの断面図である。
【図８】実施形態４のＮ型薄膜トランジスタの断面図である。
【図９】実施形態５のＮ型薄膜トランジスタの製造工程（ｆ）〜（ｈ）を示す断面図である。
【図１０】従来技術によるＴＦＴのレイアウトを示す平面図である。
【図１１】図１０中のＢ−Ｂ' 線断面図である。
【符号の説明】
【００６０】
１，１０１，２０１、３０１，４０１，５０１  石英基板
２，１０２，２０２、３０２，４０２，５０２  半導体層
２ａ，１０２ａ，２０２ａ，３０２ａ，４０２ａ，５０２ａ  ソース領域
２ｂ，１０２ｂ，２０２ｂ，３０２ｂ，４０２ｂ，５０２ｂ  ドレイン領域
２ｃ，１０２ｃ，２０２ｃ，３０２ｃ，４０２ｃ，５０２ｃ  チャネル領域
２０２ｄ  低濃度不純物領域
４０２ｅ  シリサイド層
３，１０３，２０３，３０３，４０３，５０３  ゲート酸化膜
４，１０４，２０４，３０４，４０４，５０４  ゲート電極
５，１０５，２０５，３０５，４０５  第１絶縁膜
６，４０６，５０６  第２絶縁膜
６ａ，２０６ａ，３０６ａ，４０６ａ  サイドウォール膜
１０６ｂ  酸化シリコン膜
１０６ｃ  窒化シリコン膜
１０６ｄ  第１サイドウォール膜
１０６ｅ  第２サイドウォール膜
４０６ｃ  Ｔｉ膜
７，１０７，２０７，３０７，４０７，５０７  ソース電極
８，１０８，２０８，３０８，４０８，５０８  ドレイン電極
５０７ａ  ソースコンタクトホール
５０８ａ  ドレインコンタクトホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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