(57)【要約】【課題】上部に実装される他の電気部品等との接続性を向上させることにより、多種多様な半導体装置を効率良く、かつ、低コストで容易に製造できる半導体装置を提供する。【解決手段】半導体素子２の両主面に対向して、第１の基板３および第２の基板４を配置する。基板３の素子２に対向する側の主面に複数本の第１の内部配線５を、他方の主面に各配線５と接続して複数本の外部配線６をそれぞれ設ける。基板４を可撓性を有する材料で素子２よりも大きく形成する。基板４の素子２に対向する側の主面４ａに、複数本の第２の内部配線８を設けるとともに、各配線８の幾つかに素子２の電極９を接続して素子２を搭載する。基板４の他方の主面４ｂの少なくとも中央部に、各配線８の幾つかに接続して複数個の外部端子１０を設ける。各配線８の一端部８ａを、基板４の主面４ａの縁部４ｃまで延ばすとともに、縁部４ｃごと基板３側に曲げて各配線５に接続する。【選択図】      図２
2005203497.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも１個の半導体素子と、
この半導体素子の一方の主面に対向して配置されており、前記半導体素子に対向する側の主面に第１の内部配線が複数本設けられているとともに、他方の主面に前記各第１の内部配線と電気的に接続された外部配線が複数本設けられている第１の基板と、
可撓性を有する材料により前記半導体素子の両主面よりも大きく形成されているとともに、前記半導体素子を前記第１の基板との間に挟んで配置されており、前記半導体素子に対向する側の主面に第２の内部配線が複数本設けられているとともに、これら各第２の内部配線の幾つかに前記半導体素子が有する少なくとも１個の電極が電気的に接続されて前記半導体素子が搭載されており、また他方の主面の少なくとも中央部に前記各第２の内部配線のうちの幾つかに電気的に接続された外部端子が複数個設けられており、かつ、前記各第２の内部配線は、それらの一端部が前記半導体素子に対向する側の主面の縁部まで延ばされているとともに、前記各一端部が設けられている前記縁部ごと前記第１の基板側に向けて曲げられて前記各第１の内部配線に電気的に接続されている第２の基板と、
を具備することを特徴とする半導体装置。
【請求項２】
前記各第１の内部配線と前記各外部配線とは、前記第１の基板をその厚さ方向に沿って貫通して設けられた複数個の第１のプラグを介して所定のパターンで電気的に接続されているとともに、前記各第２の内部配線と前記各外部端子とは、前記第２の基板をその厚さ方向に沿って貫通して設けられた複数個の第２のプラグを介して所定のパターンで電気的に接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
少なくとも前記各外部端子の端面を除く前記第２の基板の表面、前記半導体素子、および前記第１の基板の前記半導体素子に対向する側の主面を覆って封止部材が設けられていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
少なくとも１個の半導体素子に対向して配置され、前記半導体素子に対向する側の主面に第１の内部配線が複数本設けられているとともに、他方の主面に前記各第１の内部配線と電気的に接続された外部配線が複数本設けられている第１の基板と、可撓性を有する材料により前記半導体素子の両主面よりも大きく形成されているとともに、一方の主面に前記半導体素子が搭載されており、かつ、前記半導体素子が搭載されている側の主面にその縁部まで一端部が延ばされて第２の内部配線が複数本設けられているとともに、これら各第２の内部配線の幾つかに前記半導体素子が有する少なくとも１個の電極が電気的に接続されており、また他方の主面の少なくとも中央部に前記各第２の内部配線のうちの幾つかに電気的に接続された外部端子が複数個設けられている第２の基板とを、前記半導体素子を間に挟んで対向配置し、
前記各第２の内部配線を前記各一端部が設けられている前記縁部ごと前記第１の基板側に向けて曲げつつ前記各第１の内部配線に電気的に接続するとともに、前記半導体素子、前記第１の基板、および前記第２の基板を一体化することを特徴とする半導体装置の製造方法。
【請求項５】
前記半導体素子、前記第１の基板、および前記第２の基板を一体化した後、少なくとも前記各外部端子の端面を除く前記第２の基板の表面、前記半導体素子、および前記第１の基板の前記第２の基板に対向する側の露出面を覆って封止部材を設けることを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の実装技術に係り、特に１個ないしは複数個の半導体素子が搭載された半導体装置の上にさらに他の半導体装置や受動部品等が付加される半導体装置において、半導体装置の性能や特性のバリエーションを増やすことができる半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ある半導体装置の上に他の半導体装置を実装する技術として、今までに幾つかの装置（構造、構成）および製造方法が提案されている（例えば、特許文献１〜４参照）。
【特許文献１】特開平１１−１８６４９２号公報
【特許文献２】特開２０００−６８４４４号公報
【特許文献３】特開２００１−３３２６８１号公報
【特許文献４】特開２００２−１５１６４４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
一般的な半導体装置は、その外形に対して略中央部に半導体素子が搭載されている。そして、半導体素子の周囲が樹脂で封止されている。このため、ある半導体装置の上に他の半導体装置を接続して搭載する場合、下側の半導体装置に上側の半導体装置を接続するための上部接続端子が下側の半導体素子と重なるのを避けるために、上部接続端子を下側の半導体素子の外側に配置する必要がある。すなわち、上部接続端子を、下側の半導体装置の上面の縁部に配置しなければならない。ひいては、下側の半導体装置の上部に搭載される上側の半導体装置も、その外形および下部接続端子の位置を上部接続端子の位置に合わせなければならない。
【０００４】
また、一般的な半導体装置は、その下部接続端子が下面の全域に渡って設けられている。本来ならば、このような一般的な汎用性に富んだ半導体装置を上側の半導体装置として、下側の半導体装置の上部に実装できることが好ましい。ところが、前述したように、一般的な半導体装置は、その上部接続端子が上面の縁部に設けられている。このため、一般的な半導体装置同士をそのまま積層することは困難である。したがって、複数個の半導体装置を積層する場合、外形および外部接続用端子の配置が、下側の半導体装置の外形および外部接続用端子の配置に合わせられた半導体装置を、上側の半導体装置として特別に用意する必要が生じる。また、下側となる半導体装置も、これに搭載される半導体素子の大きさや、この半導体素子を封止する樹脂の量などが製品により異なっている。このため、下側の半導体装置の種類に応じて、上部に実装される半導体装置の種類も増やさなくてはならない。
【０００５】
このように、一般的に市場に流通している汎用の半導体装置同士をそのまま組み合わせて積層しようとすると、組み合わせの制限を招くこととなる。また、半導体装置同士の組み合わせの制限を取り払うために、例えば上側の半導体装置として特別な半導体装置を製造すると、製造コストの上昇や生産効率の低下を招くこととなる。
【０００６】
本発明は、以上説明したような課題を解決するためになされたものであり、その目的とするところは、上部に実装される他の半導体装置や他の電気部品との接続性を向上させることにより、多種多様な半導体装置を効率良く、かつ、低コストで容易に製造できる半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
前記課題を解決するために、本発明の一態様に係る半導体装置は、少なくとも１個の半導体素子と、この半導体素子の一方の主面に対向して配置されており、前記半導体素子に対向する側の主面に第１の内部配線が複数本設けられているとともに、他方の主面に前記各第１の内部配線と電気的に接続された外部配線が複数本設けられている第１の基板と、可撓性を有する材料により前記半導体素子の両主面よりも大きく形成されているとともに、前記半導体素子を前記第１の基板との間に挟んで配置されており、前記半導体素子に対向する側の主面に第２の内部配線が複数本設けられているとともに、これら各第２の内部配線の幾つかに前記半導体素子が有する少なくとも１個の電極が電気的に接続されて前記半導体素子が搭載されており、また他方の主面の少なくとも中央部に前記各第２の内部配線のうちの幾つかに電気的に接続された外部端子が複数個設けられており、かつ、前記各第２の内部配線は、それらの一端部が前記半導体素子に対向する側の主面の縁部まで延ばされているとともに、前記各一端部が設けられている前記縁部ごと前記第１の基板側に向けて曲げられて前記各第１の内部配線に電気的に接続されている第２の基板と、を具備するものである。
【０００８】
また、前記課題を解決するために、本発明の他の態様に係る半導体装置の製造方法は、少なくとも１個の半導体素子に対向して配置され、前記半導体素子に対向する側の主面に第１の内部配線が複数本設けられているとともに、他方の主面に前記各第１の内部配線と電気的に接続された外部配線が複数本設けられている第１の基板と、可撓性を有する材料により前記半導体素子の両主面よりも大きく形成されているとともに、一方の主面に前記半導体素子が搭載されており、かつ、前記半導体素子が搭載されている側の主面にその縁部まで一端部が延ばされて第２の内部配線が複数本設けられているとともに、これら各第２の内部配線の幾つかに前記半導体素子が有する少なくとも１個の電極が電気的に接続されており、また他方の主面の少なくとも中央部に前記各第２の内部配線のうちの幾つかに電気的に接続された外部端子が複数個設けられている第２の基板とを、前記半導体素子を間に挟んで対向配置し、前記各第２の内部配線を前記各一端部が設けられている前記縁部ごと前記第１の基板側に向けて曲げつつ前記各第１の内部配線に電気的に接続するとともに、前記半導体素子、前記第１の基板、および前記第２の基板を一体化するものである。
【発明の効果】
【０００９】
本発明に係る半導体装置およびその製造方法によれば、上部に実装される他の半導体装置や他の電気部品との接続性が向上されているので、多種多様な半導体装置を効率良く、かつ、低コストで容易に製造できる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明に係る各実施形態を図面を参照しつつ説明する。
【００１１】
先ず、本発明に係る各実施形態を説明するのに先立って、図２４〜図３０を参照しつつ、前述した背景技術の課題を比較例を挙げて具体的に説明する。図２４は、後述する第１実施形態に対する比較例としての背景技術に係る半導体装置を示す断面図である。図２５は、図２４に示す半導体装置をその半導体素子が搭載されている側の主面から臨んで示す平面図である。図２６は、図２４に示す半導体装置の上に他の半導体装置を搭載した状態を示す断面図である。図２７は、一般的なメモリ用半導体装置を示す断面図である。図２８は、図２７に示すメモリ用半導体装置をその外部端子が形成されている側の主面から臨んで示す平面図である。図２９は、図２４に示す半導体装置に搭載可能な外部端子を有するメモリ用半導体装置を示す断面図である。図３０は、図２９に示すメモリ用半導体装置をその外部端子が形成されている側の主面から臨んで示す平面図である。
【００１２】
背景技術において説明したように、ある半導体装置の上面に他の半導体装置を実装する技術として、幾つかの半導体装置の構造が提案されている。例えば、図２４に示す半導体装置を、その上部に他の半導体装置を実装することができる構造を有する第１の半導体装置１０１とする。図２５は、図２４に示す第１の半導体装置１０１をその上方から臨んで示す平面図である。なお、図２４は、図２５中破断線Ｆ−Ｆ’に沿って示す断面図である。そして、図２６は、図２４に示す第１の半導体装置１０１の上に、他の半導体装置としての第２の半導体装置１０２を実装した状態を示す断面図である。
【００１３】
図２４に示すように、第１の半導体装置１０１では、その回路基板１０３の下面および上面に所定のパターンからなる配線１０４が複数本形成されている。なお、この上面および下面の各配線１０４は、回路基板１０３をその厚さ方向に沿って貫通して設けられている内部配線１０５により相互に接続されている。また、第１の半導体装置１０１では、半導体素子１０６は、その素子面１０６ａを下向きに接続するフリップチップ接続により、回路基板１０３の上面に形成されている配線１０４に接続されている。そして、半導体素子１０６は、その保護のために設けられた封止樹脂１０７により封止されている。さらに、図２４および図２５に示すように、第１の半導体装置１０１には、その上部に第２の半導体装置１０２を接続できるように、各配線１０４により複数個の上部接続端子１０８が形成されている。
【００１４】
図２６に示すように、第２の半導体装置１０２は、その下面に形成されている下部接続端子としてのはんだボール１０９により、第１の半導体装置１０１の上面に形成されている上部接続端子１０８に接続されて搭載される。第２の半導体装置１０２は、第１の半導体装置１０１と同様に組み立てられる。第１の半導体装置１０１と第２の半導体装置１０２との接続は、例えば次に述べるように行われる。先ず、第１の半導体装置１０１の上部接続端子（上部接続電極）１０８に、はんだ付け用のフラックス等を予め塗布しておく。次に、フラックス等が塗布された上部接続端子１０８の上に、第２の半導体装置１０２のはんだボール１０９を位置合わせして乗せる。続けて、その状態のまま、第１の半導体装置１０１および第２の半導体装置１０２をリフロー炉等に流して全体加熱する。これにより、第１の半導体装置１０１の上部接続端子１０８と第２の半導体装置１０２のはんだボール１０９とのはんだ接続を達成できる。すなわち、第１の半導体装置（下側半導体装置）１０１の上に第２の半導体装置（上側半導体装置）１０２を搭載できる。
【００１５】
背景技術において説明したように、第１および第２の半導体装置も、それらの外形に対して略中央部に半導体素子１０６が搭載されている。そして、それぞれの半導体素子１０６の周囲が封止樹脂１０７で封止されている。このため、第１の半導体装置１０１の上に第２の半導体装置１０２を接続して搭載するための上部接続端子１０８は、半導体素子１０６および封止樹脂１０７の外側に配置しなくてはならない。また、第１の半導体装置１０１の上部に搭載される第２の半導体装置１０２も、その外形およびはんだボール（下部接続端子）１０９の位置を、上部接続端子１０８の位置に合わせなければならない。
【００１６】
図２７は、ＢＧＡ（Ball Grid Array）構造を有する、第１の半導体装置としての一般的な半導体メモリ（第１の半導体メモリ）１１０を簡略して示す断面図である。図２８は、図２７に示す第１の半導体メモリ１１０を、そのはんだボール１０９が設けられている側から臨んで示す平面図である。なお、図２７は、図２８中破断線Ｇ−Ｇ’に沿って示す断面図である。図２９は、同じくＢＧＡ構造を有する、第２の半導体装置としての一般的な半導体メモリ（第２の半導体メモリ）１１１を簡略して示す断面図である。図３０は、図２９に示す第２の半導体メモリ１１１を、そのはんだボール１０９が設けられている側から臨んで示す平面図である。なお、図２９は、図３０中破断線Ｈ−Ｈ’に沿って示す断面図である。
【００１７】
図２７に示すように、半導体素子１０６は、その素子面１０６ａを上向きに接続するワイヤボンディング接続により、第１の半導体メモリ１１０に搭載されている。第１の半導体メモリ１１０は、その素子面に形成されているスタッドバンプ１１２およびボンディングワイヤ１１３を介して、回路基板１０３の上面に形成されている配線１０４に電気的に接続されている。これは、図２９に示すように、第２の半導体メモリ１１１に搭載されている半導体素子１０６についても同様である。
【００１８】
第２の半導体メモリ１１１は、第１の半導体メモリ１１０の上に実装できるように、その外形および外部接続用のはんだボール１０９の配置が変更されている。本来であれば、外部接続用のはんだボール１０９が図２８に示すように配置されている半導体装置を第１の半導体メモリ１１０の上に実装することが好ましい。ところが、第１の半導体メモリ１１０の上部接続端子１０８は、図２５に示すように配置されている。このため、図２９および図３０に示す外形およびはんだボール１０９の配置を有する第２の半導体メモリ１１１を、特別に用意する必要がある。
【００１９】
また、第１の半導体メモリ１１０も、これに搭載される半導体素子１０６の大きさや、この半導体素子１０６を封止する樹脂１０７の量などが製品により異なっている。このため、第１の半導体メモリ１１０の種類に応じて、その上部に実装される第２の半導体メモリ１１１の種類も増やさなくてはならない。このように、一般的に市場に流通している汎用の半導体装置同士をそのまま組み合わせて積層しようとすると、組み合わせの制限を招くこととなる。また、半導体装置同士の組み合わせの制限を取り払うために、例えば上側の半導体装置として特別な半導体装置を製造すると、製造コストの上昇や生産効率の低下を招くこととなる。
【００２０】
以下に説明する本発明に係る第１実施形態は、以上説明したような課題を解決するためになされたものである。そして、その目的とするところは、上部に実装される他の半導体装置や他の電気部品との接続性を向上させることにより、多種多様な半導体装置を効率良く、かつ、低コストで容易に製造できる半導体装置およびその製造方法を提供することにある。
【００２１】
（第１の実施の形態）
先ず、本発明に係る第１実施形態を図１〜図１８を参照しつつ説明する。図１は、本実施形態に係る半導体装置をその第２の基板側から臨んで示す平面図である。図２は、図１に示す半導体装置を破断線Ａ−Ａ’に沿って示す断面図である。図３は、図１に示す半導体装置が備える第２の基板をその半導体素子が搭載される側の主面から臨んで示す平面図である。図４は、図１に示す半導体装置が備える第２の基板をその外部端子が形成されている側の主面から臨んで示す平面図である。図５は、図３に示す第２の基板を破断線Ｂ−Ｂ’に沿って示す断面図である。図６は、半導体素子が搭載された第２の基板をその半導体素子が搭載された側の主面から臨んで示す平面図である。図７は、図６に示す半導体素子および第２の基板を破断線Ｃ−Ｃ’に沿って示す断面図である。図８は、図６に示す半導体素子および第２の基板に接着剤を設けた状態を示す断面図である。図９は、図１に示す半導体装置が備える第１の基板を示す断面図である。図１０は、半導体素子が搭載された第２の基板が取り付けられた第１の基板をその半導体素子および第２の基板が取り付けられた側の主面から臨んで示す平面図である。図１１は、図１０に示す第１の基板、第２の基板、および半導体素子を破断線Ｄ−Ｄ’に沿って示す断面図である。図１２は、半導体素子が搭載された第２の基板を第１の基板に取り付ける工程を示す断面図である。図１３は、第１の基板に設けられている第１の内部配線と第２の基板に設けられている第２の内部配線との接続部分を示す断面図である。図１４は、複数の第１の基板、第２の基板、および半導体素子を一括して封止する工程を示す断面図である。図１５は、図１４に示す封止工程に用いる上金型のキャビティ形状と第１の基板上の封止部材を設ける高さとの関係を示す断面図である。図１６は、一括して封止された複数の第１の基板、第２の基板、および半導体素子を１個の半導体装置ごとに一括して切り分ける工程を示す断面図である。図１７は、図１に示す半導体装置の上に他の半導体装置を接続して搭載した状態をその上方から臨んで示す平面図である。図１８は、図１７に示す２個の半導体装置を破断線Ｅ−Ｅ’に沿って簡略して示す断面図である。
【００２２】
本実施形態に係る半導体装置は、１個ないしは複数個の半導体素子が搭載された半導体装置を前提とし、その上面に他の半導体装置、または受動部品等を付加することを必要とする半導体装置に使用されるものである。特に、半導体装置の性能や特性に多くのバリエーションが必要な製品に使用されるものである。具体的には、半導体装置のベースとなる回路基板と、両面に回路形成されたフィルム状のフレキシブル基板に半導体素子をフリップチップ接続してなるフィルム型半導体装置とを有している。このフィルム型半導体装置は、半導体素子を搭載する面の反対側の回路パターンが、半導体装置の上面に向くように回路基板に接着されている。また、このフィルム型半導体装置の外周部に配置された電極端子は、ベースの回路基板の電極端子に電気的に接続されている。さらに、フレキシブル基板上面の回路パターンが、露出されて樹脂封止されている。以下、詳しく説明する。
【００２３】
図１および図２に示すように、本実施形態に係る半導体装置（第１の半導体装置）１は、少なくとも１個の半導体素子（半導体チップ）２、１枚の第１の基板３、および１枚の第２の基板４を具備している。
【００２４】
第１の基板としての回路基板３は、半導体素子（第１の半導体素子）２の一方の主面に対向して配置されている。そして、回路基板３の半導体素子２に対向する側の主面には、第１の内部配線５が複数本設けられている。それとともに、回路基板３の他方の主面には、各第１の内部配線５と電気的に接続された外部配線６が複数本設けられている。各第１の内部配線５と各外部配線６とは、回路基板３をその厚さ方向に沿って貫通して設けられた複数個の第１のプラグ７を介して所定のパターンで電気的に接続されている。また、各外部配線６には、さらに外部接続端子（下部接続端子）としての、はんだボール１３が設けられている。
【００２５】
第２の基板４は、可撓性（柔軟性、フレキシビリティ）を有する材料により半導体素子２の両主面よりも大きく形成されている。第２の基板４には、例えばガラスエポキシ基板、ポリイミド基板、ＢＴレジン基板、あるいはＰＣＢ基板などが用いられる。したがって、第２の基板４は、フレキシブル基板とも称される。第２の基板（フレキシブル基板）４は、半導体素子２を第１の基板（回路基板）３との間に挟んで配置されている。フレキシブル基板４の半導体素子に対向する側の主面には、第２の内部配線８が複数本設けられている。これら各第２の内部配線８の幾つかに、半導体素子２が有する少なくとも１個の電極９が電気的に接続されて、半導体素子２がフレキシブル基板４に搭載されている。また、フレキシブル基板４の他方の主面の少なくとも中央部には、各第２の内部配線８のうちの幾つかに電気的に接続された外部端子１０が複数個設けられている。図３に示すように、各第２の内部配線８は、それらの一端部がフレキシブル基板４の半導体素子２に対向する側の主面の縁部４ｃまで延ばされている。それとともに、各第２の内部配線８は、それらの一端部が設けられているフレキシブル基板４の縁部４ｃごと回路基板（第１の基板）３側に向けて曲げられて、各第１の内部配線５に電気的に接続されている。また、各第２の内部配線８と各外部端子１０とは、フレキシブル基板４をその厚さ方向に沿って貫通して設けられた複数個の第２のプラグ１１を介して所定のパターンで電気的に接続されている。
【００２６】
また、第１の半導体装置１においては、少なくとも各外部端子１０の端面を除くフレキシブル基板４の表面、半導体素子２、および回路基板３の半導体素子２に対向する側の主面を覆って、封止部材（封止樹脂）１２が設けられている。
【００２７】
図２に示すように、フレキシブル基板４には、第１の半導体装置１の半導体素子２がフリップチップ接続される。図３に示すように、フレキシブル基板４の半導体素子２が接続される側の主面であるチップ接続面４ａには、複数本の第２の内部配線８が、銅配線等によりパターニング形成されている。各第２の内部配線８の一端部は、チップ接続面４ａの縁部４ｃまで延ばされている。それら各一端部は、各第２の内部配線８を第１の半導体装置１のベースとなる回路基板３の各第１の内部配線５に接続するための内部接続端子８ａとなる。それとともに、フレキシブル基板４のチップ接続面４ａには、各第２の内部配線８を半導体素子に接続するためのチップ接続端子８ｂが、半導体素子２の接続端子（電極）９の位置に合わせて配置されている。
【００２８】
また、図４に示すように、フレキシブル基板４のチップ接続面４ａとは反対側の主面である外部接続面４ｂには、第１の半導体装置１の上に後述する第２の半導体装置２５を実装するための外部端子（上部接続端子）１０が複数個設けられている。これら各上部接続端子１０は、各第２の内部配線８のうちの幾つかと電気的に接続されるように、銅配線等によりパターニング形成されている。具体的には、各上部接続端子１０は、外部接続面４ｂに形成されている複数本の外部端子接続配線１４および後述する各スループラグ１１を介して、各第２の内部配線８のうちの幾つかに電気的に接続されている。なお、前述した図１、ならびに後述する図１０および図２３においては、図面を見易くするために各外部端子接続配線１４および各スループラグ１１の図示を省略している。
【００２９】
図５に示すように、フレキシブル基板４の両主面４ａ，４ｂには、前述した複数の上部接続端子１０または第２の内部配線８が銅配線等により所定のパターンでパターニング形成されている。これら各上部接続端子１０および各第２の内部配線８の幾つかは、各外部端子接続配線１４、およびフレキシブル基板４をその厚さ方向に沿って貫通するスルーホール（インターナル・ヴィア・ホール：ＩＶＨ）内に形成された第２のプラグとしてのスループラグ（ヴィアプラグ）１１により結線されている。各上部接続端子１０と各第２の内部配線８との結線により、例えば次に述べる２つの配線が可能となる。一つは、第１の半導体装置１の上部に搭載される第２の半導体装置２５（第２の半導体素子２６）を、第１の半導体装置１のベースとなる回路基板３を経由させて、図示しないシステムの回路基板と電気的に接続する配線である。これにより、第２の半導体装置２５から出される信号を、外部のシステムに送ることができる。もう一つは、第１の半導体装置１の上部に搭載された第２の半導体装置を、第１の半導体装置１の半導体素子２と直接、電気的に接続する配線である。特に、第１の半導体装置１の機能を補助する目的で第２の半導体装置２５が搭載される構成の場合、フレキシブル基板４は、第１の半導体装置１と第２の半導体装置２５とを直接接続する配線が多数設けられた構造となる。
【００３０】
以下、本実施形態に係る第１の半導体装置１およびその製造方法を、製造工程の順番に沿ってまとめて説明する。
【００３１】
図６および図７に示すように、第１の半導体装置１が有する第１の半導体素子２は、フレキシブル基板４に電気的に接続されて搭載される。より詳しくは、第１の半導体素子２は、その素子が形成されている側の主面である素子面２ａをフレキシブル基板４のチップ接続面４ａに対向させられた姿勢でチップ接続面４ａにフリップチップ接続される。この接続に先立って、第１の半導体素子２の電極９は、図２および図７に示すように、素子面２ａ上に突起形状に形成される。具体的には、電極９は、図示しない一般的なＡｕボンディングワイヤを形成する道具および方法を用いて、凸形状のＡｕスタッドバンプ９として形成される。その他、電極９は、Ａｕを用いるめっき処理が施された凸形状のめっき電極として形成してもよい。あるいは、電極９は、はんだによるコーティング処理が施された凸形状のはんだ電極として形成してもよい。そして、フレキシブル基板４の各第２の内部配線８および第１の半導体素子２の各電極９に加熱、圧着、あるいは加熱リフロー等を施すことにより、各第２の内部配線８と各電極９とを電気的に接続する。または、後述するように、フレキシブル基板４と第１の半導体素子２と間に熱硬化性樹脂１５や異方性導電シート２１等を介在させることにより、各第２の内部配線８と各電極９とを電気的に接続する。
【００３２】
図８（ａ）および図８（ｂ）に示すように、フレキシブル基板４に接続（搭載）された第１の半導体素子２の周囲には、接着性の樹脂（接着剤）１６が設けられる。接着剤１６を設ける方法は、大別して次の２つの場合がある。一つは、図８（ａ）に示すように、第１の半導体素子２が搭載されたフレキシブル基板４のチップ接続面４ａ側に、接着性の樹脂１６を全面的に付着させる場合である。また、もう一つは、図８（ｂ）に示すように、回路基板３の各第１の内部配線５に接続される、各第２の内部配線８の内部接続端子（電極端子）８ａの近辺にのみ、接着性の樹脂１６を付着させる場合である。図８（ａ）および図８（ｂ）の両図とも、図６に示すフレキシブル基板４および第１の半導体素子２に接着材１６を付着させた状態を示している。この際、接着性の樹脂１６としては、加熱等により硬化して第１の半導体素子２をフレキシブル基板４に固定することが可能なシート状、あるいは液状の材料が用いられることが好ましい。
【００３３】
図９に示すように、回路基板３においては、その各主面上に設けられている各第１の内部配線５と各外部配線６とが、回路基板３を厚さ方向に沿って貫通して形成されている第１のプラグ（スループラグ、ヴィアプラグ）７を介して結線されている。これにより、フレキシブル基板４の各第２の内部配線８の内部接続端子（電極端子）８ａから受けた電気信号を、第１の半導体装置１（回路基板３）の下側（下面）から外部に送ることができる。
【００３４】
図１０および図１１に示すように、第１の半導体素子２が搭載されたフレキシブル基板４は、回路基板３に実装される。フレキシブル基板４は、その各第２の内部配線８の内部接続端子８ａの位置が、回路基板３の各第１の内部配線５の内部接続端子（電極）５ａの位置に一致するように位置を合わされて、回路基板３に対向配置される。この後、各第２の内部配線８の内部接続端子８ａが各第１の内部配線５の電極５ａに接触するまで、各第２の内部配線８を、その内部接続端子８ａが設けられているフレキシブル基板４の縁部４ｃごと回路基板３側に向けて曲げる。そして、各第２の内部配線８の内部接続端子８ａと各第１の内部配線５の電極５ａとが接触している状態で、それらの接触部分に所定の接続処理を施す。これにより、各第２の内部配線８の内部接続端子８ａと各第１の内部配線５の電極５ａとを、電気的に接続する。なお、この接続処理を容易に行うことができるように、接続処理に先立って、各第２の内部配線８の内部接続端子８ａおよび各第１の内部配線５の電極５ａの表面にめっき処理や、はんだ材の印刷処理または塗布処理などを施しておくことが好ましい。
【００３５】
図１２（ａ）および図１２（ｂ）に、第１の半導体素子２が搭載されたフレキシブル基板４を回路基板３へ実装（接着、接続）する方法を示す。フレキシブル基板４および第１の半導体素子２を回路基板３へ実装する際には、図１２（ａ）に示すマウンティング・ツール（実装治具）１７、あるいは図１２（ｂ）に示すマウンティング・ツール１８を用いる。これらにより、回路基板３へのフレキシブル基板４の固定、および各第２の内部配線８の内部接続端子８ａと各第１の内部配線５の電極５ａとの接続を併せて行う。図１２（ａ）に示すマウンティング・ツール１７は、加圧部１７ａと接合部１７ｂとが別部品として構成されている。加圧部１７ａは、第１の半導体素子２が搭載されたフレキシブル基板４を、ベースとなる回路基板３に加圧して接着させる。また、接合部１７ｂは、フレキシブル基板４の縁部４ｃに形成されている各第２の内部配線８の内部接続端子８ａを、ベースとなる回路基板３の縁部に形成されている各第１の内部配線５の電極５ａに接続して電気的に接合させる。これに対して、図１２（ｂ）に示すマウンティング・ツール１８は、加圧部と接合部とが一体品として構成されている。
【００３６】
どちらのマウンティング・ツール１７，１８でも、ベースとなる回路基板３へのフレキシブル基板４の接着および電気的な接続を一括して容易に行うことができる。これら各マウンティング・ツール１７，１８を用いてフレキシブル基板４を回路基板３へ実装することにより、第１の半導体素子２は、第１の半導体装置１の下面（下部）に設けられている各外部配線６（下部接続端子、はんだボール１３）に電気的に接続される。それとともに、第１の半導体素子２は、第１の半導体装置１の上面（上部）に設けられている各上部接続端子１０にも電気的に接続される。
【００３７】
図１３（ａ）および図１３（ｂ）に、フレキシブル基板４の縁部４ｃに形成されている各第２の内部配線８の内部接続端子８ａと、回路基板３の縁部に形成されている各第１の内部配線５の電極５ａとの接続部分を拡大して示す。図１３（ｂ）は、図１３（ａ）中破線の円で囲まれている部分Ｘをさらに拡大して示す断面図である。図１３（ａ）および図１３（ｂ）に示すように、本実施形態では、各第１の内部配線５の接続部分（接続端子）５ａの表面、および各第２の内部配線８の接続部分（接続端子）８ａの表面に、それぞれＡｕめっき部１９，２０が設けられている。それとともに、各第１の内部配線５のＡｕめっき部１９と各第２の内部配線８のＡｕめっき部２０との間には、導電部材としての異方性導電シート２１が挟まれて設けられている。各第１の内部配線５と各第２の内部配線８とは、それぞれのＡｕめっき部１９，２０および異方性導電シート２１を介して電気的に接続されている。この異方性導電シート２１は、回路基板３とフレキシブル基板との接着剤としても機能する。異方性導電シート２１は、複数個の異方性導電粒子２２を含んでいる。異方性導電粒子２２としては、例えばＮｉ粒子や表面にＡｕめっき部が設けられたプラスチック球などが用いられる。これまでの工程により、第１の半導体素子２、回路基板３、およびフレキシブル基板４は互いに電気的に接続されるとともに、一体化される。
【００３８】
なお、前述した図２、図３、図５〜図８、図１０〜図１２、ならびに後述する図１４〜図１６、図２１、図２２においては、図面を見易くするために、内部配線８の内部接続端子８ａ付近および各第１の内部配線５の電極５ａ付近の構造を簡略して図示している。
【００３９】
次に、図１４に示すように、第１の半導体素子２、回路基板３、およびフレキシブル基板４が一体化された第１の半導体装置１を複数個まとめて、モールディング法により一括して樹脂封止する。これまでの説明では、その内容を簡潔に、かつ、理解し易くするために、第１の半導体装置１を単独の半導体装置として簡略化して説明してきた。しかし、実際の製造工程では、図１４に示すように、第１の半導体装置１は複数個まとめて製造される。本実施形態では、１個ないしは複数個の第１の半導体素子２が搭載されたフレキシブル基板４が接続された回路基板３を、その第１の半導体素子２に対向する側のみ封止樹脂１２により封止する。すなわち、第１の半導体装置１は、いわゆる片面モールディング法により形成される。
【００４０】
本実施形態では、図２に示すように、フレキシブル基板４の各上部接続端子１０が設けられている領域の表面（外部接続面）４ｂ、第１の半導体素子２、および回路基板３のフレキシブル基板４に対向する側の主面のうちフレキシブル基板４から外れた露出面３ｃを覆って封止樹脂１２を設ける。この際、各上部接続端子１０は、図２に示すように、少なくともそれらの端面１０ａが封止後も封止樹脂１２から露出して封止される。各上部接続端子１０を封止樹脂１２の表面（第１の半導体装置１の上面）から露出させるためには、モールディング封止用の金型の上金型２３の形状および寸法と、回路基板３の第１の半導体素子２に対向する側の主面からフレキシブル基板４の外部接続面４ｂまでの高さとの関係が重要となる。以下、図１５を参照しつつ、それらの関係について説明する。
【００４１】
封止後の第１の半導体装置１の上面に、他の半導体装置などを上部接続するための電極接続面（各上部接続端子１０の端面）１０ａを露出させるためには、適正な樹脂厚さにて封止することが必要である。ここで、この封止後の適正な封止樹脂１２の厚さ（高さ）をＴとする。この封止後の適正な封止樹脂１２の厚さＴは、図１５（ａ）に示すように、回路基板３の第１の半導体素子２に対向する側の主面からフレキシブル基板４の外部接続面４ｂまでの高さに略等しい。そして、この厚さ（寸法）Ｔは、図１５（ｂ）に示すように、モールディング用上金型２３のキャビティ部２３ａの寸法Ｓにより決まる。このキャビティ部２３ａの寸法Ｓとは、具体的には、モールディング用上金型２３の回路基板３の露出面３ａに対向する面２３ｃから、モールディング用上金型２３のフレキシブル基板４の外部接続面４ｂに対向する面２３ｂまでの高さ（深さ）を指す。本発明者らが行った実験によれば、本実施形態では、寸法Ｓを寸法Ｔに対しておおよそ−１５０μｍから＋１５０μｍまでの範囲に設定することにより、フレキシブル基板４の外部接続面４ｂをモールディング樹脂１２から露出させることができることが分かっている。
【００４２】
なお、各上部接続端子１０は、それらの外部からの圧力や熱など、様々な物理的あるいは化学的な外的作用に対して高い耐性を有する材料により形成される必要があるのは、もちろんである。例えば、各上部接続端子１０は、モールディング封止工程における圧力や熱などにより劣化するおそれがない材料により形成される必要がある。それとともに、各上部接続端子１０は、第１の半導体装置１が完成した後に、大気中に晒されても酸化し難い材料により形成されることが好ましい。
【００４３】
また、封止樹脂１２の厚さＴは、その材質、特性、種類、量、ならびに加えられる温度や圧力等に応じて変化する。それとともに、封止樹脂１２の厚さＴは、第１の半導体素子２、ベースとなる回路基板３、フレキシブル基板４、および各上部接続端子１０の厚さ、大きさ、形状、材質、個数、ならびに配置状態等によっても変化する。したがって、封止樹脂１２の厚さＴに対する上金型２３のキャビティ部２３ａの寸法Ｓは、前記各要因に応じて適宜、適正な大きさに設定する必要がある。すなわち、上金型２３のキャビティ部２３ａの寸法Ｓの適正範囲は、必ずしも封止樹脂１２の厚さＴに対して約±１５０μｍ以内に限られない。キャビティ部２３ａの寸法Ｓをはじめとして、モールディング用上金型２３の形状および寸法などは、少なくとも各上部接続端子１０の端面１０ａが封止後も封止樹脂１２から露出しているように封止樹脂１２を設けることができるように、前記各要因に応じて適宜、適正な大きさに設定される。
【００４４】
このように、本実施形態では、少なくとも各上部接続端子１０の端面１０ａを封止後に露出させて封止樹脂１２を設けることができる形状に形成された封止用の上金型２３を用いる。そして、上金型２３の表面のうちフレキシブル基板４の各上部接続端子１０が設けられている領域の表面４ｂに対向する面２３ｂを、少なくとも各上部接続端子１０の端面１０ａを封止後に露出できる量の封止樹脂１２を設けることができる位置に設定する。この後、フレキシブル基板４の各上部接続端子１０が設けられている領域の表面４ｂとこの表面４ｂに対向する上金型２３の対向面２３ｂとの間に封止樹脂１２を注入する。
【００４５】
次に、図１６に示すように、樹脂封止された複数個の第１の半導体装置１を、切断治具（ブレード）２４を用いて１個ごとに切り離す。
【００４６】
次に、図２に示すように、個々に分離された各第１の半導体装置１の各外部配線６（下部接続端子）に、はんだボール１３を取り付ける。これまでの工程により、図２に示すような所望の第１の半導体装置１を得ることができる。すなわち、少なくとも１個の半導体素子２が搭載された半導体装置１において、少なくともその上面中央部部に複数個の上部接続端子１０が設けられており、他の半導体装置または受動部品等をそれらの種類に拘らず容易に組み合わせて搭載することができる第１の半導体装置１を得ることができる。
【００４７】
例えば、図１７および図１８に示すように、第１の半導体装置１の上に、各上部接続端子１０を介して汎用の規格に基づいて製造された第２の半導体装置２５を搭載することができる。この第２の半導体装置２５には、例えば第２の半導体素子２６が搭載されている。第２の半導体素子２６が有する図示しない電極（端子）の一部は、外部接続端子としての複数個の下部接続端子２７、はんだボール２８、および第１の半導体装置１の各上部接続端子１０等を介して第１の半導体素子２の電極に電気的に接続される。また、第２の半導体素子２６の電極の一部は、第１の半導体素子２の電極と電気的に接続されることなく、各下部接続端子２７、各はんだボール２８、および各上部接続端子１０、各下部接続端子６、はんだボール１３等を介して、他の電気回路に電気的に接続される。
【００４８】
以上説明したように、この第１実施形態によれば、上部に実装される他の半導体装置や他の電気部品との接続性が向上された第１の半導体装置１を効率良く、かつ、低コストで容易に製造できる。ひいては、第１の半導体装置１の上部に他の電気部品が実装された多種多様な積層型半導体装置を効率良く、かつ、低コストで容易に製造できる。具体的には、少なくとも第１の半導体装置１の上面中央部に、第１の半導体装置１の上部に第２の半導体装置２５や受動部品を電気的に接続して搭載することが可能な上部電極端子１０を複数個設ける。これにより、ベースとなる第１の半導体装置１に、付加させたい機能を有する様々な部品を容易に実装することが可能となる。特に、第１の半導体装置１としてＣＰＵ（マイクロ・プロセッサ）をベースにした場合などは、それが使用される機器に応じて付加するメモリ容量やアナログ部品などが異なる、多くの製品ラインナップが必要となる。このような場合、ベースとなる第１の半導体装置１の上面中央部に設けた複数個の上部接続端子１０を用いて、一般に市場に流通しているメモリやＤＳＰ等の汎用電子部品等を容易に実装することができる。すなわち、目的や用途に応じて新しい装置や部品を特別に製造することなく、低価格な混載型半導体装置を容易に製造できる。
【００４９】
また、フレキシブル基板４に形成されている各第２の内部配線８と回路基板３に形成されている各第１の内部配線５との接続（接合）を、各第２の内部配線８をフレキシブル基板４の縁部４ｃごと曲げて達成する。このような方法によれば、各内部配線５，８の接続時における衝撃を柔軟性を有する材料からなるフレキシブル基板４で吸収して、各内部配線５，８の接続を、より安定した状態で安全かつ円滑に行うことができる。すなわち、実装能力が向上された第１の半導体装置１を容易に製造できるとともに、その生産効率を向上させることができる。また、半導体素子２が封止樹脂１２のみならずフレキシブル基板４によっても覆われているので、半導体素子２の保護能力がより向上されている。この結果、第１の半導体装置１はその信頼性、耐久性、品質が向上されているとともに、より安定して作動することができる。
【００５０】
（第２の実施の形態）
次に、本発明に係る第２実施形態を図１９を参照しつつ説明する。図１９は、本実施形態に係る半導体装置が備える第１の基板に設けられている第１の内部配線と第２の基板に設けられている第２の内部配線との接続部分を示す断面図である。なお、第１実施形態と同一部分には同一符号を付してその詳しい説明を省略する。
【００５１】
本実施形態は、回路基板３に設けられている各第１の内部接続配線５の接続端子５ａとフレキシブル基板４に設けられている各第２の内部接続配線８の接続端子８ａとの接続方法が、前述した第１実施形態と異なっているだけであり、その他は第１実施形態と同様である。以下、具体的に説明する。
【００５２】
図１９（ａ）および（ｂ）に示すように、本実施形態の第１の半導体装置３１においては、回路基板３に設けられている各第１の内部接続配線５の接続端子５ａは、その表面をはんだ部３２によって略全面的に覆われている。同様に、フレキシブル基板４に設けられている各第２の内部接続配線８の接続端子８ａは、その表面をはんだ部３３によって略全面的に覆われている。また、回路基板３とフレキシブル基板４との間には、各第１の内部接続配線５の接続端子５ａと各第２の内部接続配線８の接続端子８ａとの接続部分を除いて接着剤３４が設けられている。このような構成において、回路基板３とフレキシブル基板４とをそれらの両外側から加熱しつつ圧着する。これにより、回路基板３とフレキシブル基板４との接着、および各第１の内部接続配線５の接続端子５ａと各第２の内部接続配線８の接続端子８ａとの電気的な接続を一括して行う。なお、図１９（ｂ）は、図１９（ａ）中破線の円で囲まれている部分Ｙをさらに拡大して示す断面図である。
【００５３】
以上説明したように、この第２実施形態によれば、前述した第１実施形態と同様の効果を得ることができる。また、
（第３の実施の形態）
次に、本発明に係る第３実施形態を図２０を参照しつつ説明する。図２０は、本実施形態に係る半導体装置が備える第１の基板に設けられている第１の内部配線と第２の基板に設けられている第２の内部配線との接続部分を示す断面図。なお、第１実施形態と同一部分には同一符号を付して、その詳しい説明を省略する。
【００５４】
本実施形態は、回路基板３に設けられている各第１の内部接続配線５の接続端子５ａとフレキシブル基板４に設けられている各第２の内部接続配線８の接続端子８ａとの接続方法が、前述した第１および第２の各実施形態と異なっているだけであり、その他は第１および第２の各実施形態と同様である。以下、具体的に説明する。
【００５５】
図２０（ａ）および（ｂ）に示すように、本実施形態の第１の半導体装置４１においては、回路基板３に設けられている各第１の内部接続配線５の接続端子５ａは、その表面をＡｕめっき部４２によって略全面的に覆われている。それとともに、それら各接続端子５ａのＡｕめっき部４２の上には、フレキシブル基板４側に向かって凸形状に形成されてＡｕスタッドバンプ４３が設けられている。また、フレキシブル基板４に設けられている各第２の内部接続配線８の接続端子８ａは、その表面をＳｎめっき部４４によって略全面的に覆われている。さらに、回路基板３とフレキシブル基板４との間には、各第１の内部接続配線５の接続端子５ａと各第２の内部接続配線８の接続端子８ａとの接続部分を除いて接着剤３４が設けられている。このような構成において、回路基板３とフレキシブル基板４とをそれらの両外側から加熱しつつ圧着する。これにより、回路基板３とフレキシブル基板４との接着、および各第１の内部接続配線５の接続端子５ａと各第２の内部接続配線８の接続端子８ａとの電気的な接続を一括して行う。この際、各第１の内部接続配線５の接続端子５ａと各第２の内部接続配線８の接続端子８ａとの接続部分には、Ａｕめっき部４２、Ａｕスタッドバンプ４３、およびＳｎめっき部４４からなるＡｕ−Ｓｎ合金部４５が形成される。なお、図２０（ｂ）は、図２０（ａ）中破線の円で囲まれている部分Ｚをさらに拡大して示す断面図である。
【００５６】
以上説明したように、この第３実施形態によれば、前述した第１および第２の各実施形態と同様の効果を得ることができる。また、
（第４の実施の形態）
次に、本発明に係る第４実施形態を図２１を参照しつつ説明する。図２１は、本実施形態に係る半導体装置を示す断面図である。なお、第１実施形態と同一部分には同一符号を付して、その詳しい説明を省略する。
【００５７】
本実施形態は、前述した第１〜第３の各実施形態に比べて、フレキシブル基板４の各上部接続端子１０が設けられている領域（外部接続面４ｂ）が広げられている点が異なっているだけであり、その他は第１〜第３の各実施形態と同様である。以下、具体的に説明する。
【００５８】
図２１に示すように、本実施形態の第１の半導体装置５１においては、回路基板３とフレキシブル基板４との間に、第１の半導体素子２の外側面に沿って拡張部材（スペーサ）５２が設けられている。具体的には、第１の半導体素子２の外周部に、フレキシブル基板４の外部接続面４ｂをさらに拡大したいエリア（領域）分だけ、所定の樹脂によりリング形状に形成されたスペーサ５２を設ける。そして、このスペーサ５２を、フレキシブル基板４に接着する。この後は、前述した第１実施形態と同様の工程により、第１の半導体素子２およびスペーサ５２に対向していないフレキシブル基板４の縁部４ｃを回路基板３側に向けて曲げる。そして、回路基板３とフレキシブル基板４との接着、および各第１の内部接続配線５の接続端子５ａと各第２の内部接続配線８の接続端子８ａとの電気的な接続を一括して行う。この後、第１実施形態と同様の工程により、第１の半導体素子２、スペーサ５２、回路基板３、およびフレキシブル基板４等をモールディングにより封止する。これにより、前述した第１〜第３の各実施形態に比べて拡大された外部接続面４ｂを有する第１の半導体装置５１を得る。ひいては、より多数かつより配置の自由度が向上された複数個の上部接続端子１０を有する第１の半導体装置５１を得る。
【００５９】
以上説明したように、この第４実施形態によれば、前述した第１〜第３の各実施形態と同様の効果を得ることができる。また、第１〜第３の各実施形態では、第１の半導体装置１，３１，４１に搭載される第１の半導体素子２の大きさのみを利用して外部接続面４ｂを確保していた。そして、第１の半導体素子２の主面の大きさと略等しいエリア（領域）内にのみ、複数個の上部接続端子１０を設けていた。近年、半導体素子の更なるコンパクト化が進む中、そのような構成では必要十分な数の上部接続端子１０を設けることが困難になるおそれがある。これに対して、本実施形態においては、適正な数の上部接続端子１０を適正な間隔および形状で配置できる大きさおよび形状からなるスペーサ５２を第１の半導体素子２の周囲に設ける。これにより、第１の半導体素子２がさらにコンパクト化されても、適正かつ必要十分な大きさの外部接続面４ｂを確保できるとともに、適正かつ必要十分な数の上部接続端子１０を外部接続面４ｂ上に設けることができる。すなわち、本実施形態によれば、前述した問題を解決することができる。
【００６０】
（第５の実施の形態）
次に、本発明に係る第５実施形態を図２２を参照しつつ説明する。図２２は、本実施形態に係る半導体装置を示す断面図である。なお、第１実施形態と同一部分には同一符号を付して、その詳しい説明を省略する。
【００６１】
本実施形態においては、前述した第１〜第４の各実施形態と異なり、モールディング封止が行われていない。その他は第１〜第４の各実施形態と同様である。以下、具体的に説明する。
【００６２】
図２２に示すように、本実施形態の第１の半導体装置６１においては、第１の半導体素子２、回路基板３、およびフレキシブル基板４の周りに、それらを保護するための封止樹脂が設けられていない。回路基板３およびフレキシブル基板４自体が、それらの外部からの衝撃や熱など、様々な物理的あるいは化学的な外的作用に対して高い耐性を有するとともに、第１の半導体素子２を保護できる材料により形成されていれば、本実施形態のように封止樹脂を設ける必要はない。
【００６３】
以上説明したように、この第５実施形態によれば、前述した第１〜第４の各実施形態と同様の効果を得ることができる。また、モールディング封止を行う必要がないので、より低コストかつ歩留まりが高い第１の半導体装置６１を容易に製造することができる。
【００６４】
（第６の実施の形態）
次に、本発明に係る第６実施形態を図２３を参照しつつ説明する。図２３は、本実施形態に係る半導体装置をその第２の基板側から臨んで示す平面図である。なお、第１実施形態と同一部分には同一符号を付して、その詳しい説明を省略する。
【００６５】
本実施形態においては、前述した第１〜第５の各実施形態と異なり、フレキシブル基板４に、前述した各上部接続端子１０とは異なる所定の用途に使われる外部配線が設けられている。その他は第１〜第５の各実施形態と同様である。以下、具体的に説明する。
【００６６】
図２３に示すように、本実施形態の第１の半導体装置７１においては、フレキシブル基板４の外部接続面４ｂ上に、前述した各上部接続端子１０とは異なる所定の用途に使われる外部配線（上部配線）７２が複数本設けられている。具体的には、外部接続面４ｂの各上部接続端子１０が設けられていない領域上に、各上部接続端子１０としてのＢＧＡ搭載パターンの他に、受動部品実装パターン７２ａ、回路ショートパターン７２ｂ、および回路切断パターン７２ｃ等が設けられている。
【００６７】
以上説明したように、この第６実施形態によれば、前述した第１〜第５の各実施形態と同様の効果を得ることができる。また、フレキシブル基板４の外部接続面４ｂ上に、受動部品実装パターン７２ａ、回路ショートパターン７２ｂ、および回路切断パターン７２ｃ等を設けることにより、第１の半導体装置７１と組み合わせることができる他の電気部品のバリエーションが豊かになる。それとともに、上部配線７２の種類や配線パターンを工夫することにより、第１の半導体装置７１自体のバリエーションも豊かにすることができる。これにより、目的や用途に応じて新しい装置や部品を特別に製造することなく、より低価格な混載型半導体装置を、より容易に製造できる。
【００６８】
なお、本発明に係る半導体装置は、前述した第１〜第６の各実施形態には制約されない。本発明の趣旨を逸脱しない範囲で、それらの構成、あるいは製造工程などの一部を種々様々な設定に変更したり、あるいは各種設定を適宜、適当に組み合わせて用いたりして実施することができる。
【００６９】
例えば、前述した第１実施形態においては、第１の半導体装置１や第２の半導体装置２５に半導体素子２，２６をそれぞれ１個ずつ搭載したが、これには限定されない。所望する半導体装置の仕様に応じて、第１の半導体装置１や第２の半導体装置２５に搭載する各半導体素子２，２６の数を適宜、適正な個数に設定することができる。この際、各半導体装置１，２５内に、各半導体素子２，２６を積層して設けても構わないし、あるいは各半導体素子２，２６を各回路基板３の主面に沿って並べて設けても構わない。各半導体素子２，２６の配置も、所望する半導体装置の仕様に応じて適宜、適正な位置に設定することができる。それとともに、第１の半導体装置１や第２の半導体装置２５に搭載する半導体素子２，２６の種類も、それぞれの半導体装置１，２５内において同一の種類には限定されない。所望する半導体装置の仕様に応じて、各半導体装置１，２５内に様々な種類の半導体素子２，２６を混載して構わない。
【００７０】
また、モールディング封止を行う際に、上金型２３の回路基板３およびフレキシブル基板４のそれぞれに対向する面２３ｂ，２３ｃに所定のフィルムを吸着させてモールディング封止を行う、いわゆるシートモールド法を行っても構わない。このシートモールド法によれば、シートのクッション性の効果により、各上部接続端子１０をより確実に露出させることができる。
【００７１】
また、第１の基板としての回路基板３も、フレキシブル基板４と同様に、ガラスエポキシ基材やＢＴレジン基材からなる基板、あるいはポリイミド基材からなるフレキシブル基板等で作製することが可能である。そして、回路基板３およびフレキシブル基板４を、ともにフィルム状あるいはテープ状に形成しても構わない。このような構成によれば、半導体装置１を極めて薄肉に作製して、半導体装置１をより様々な場所に取り付けることができる。すなわち、半導体装置１の高い積層性（実装性）を殆ど犠牲にすること無く、半導体装置１の軽量化、コンパクト化、および省スペース化を極めて向上させることができる。この結果、半導体装置１の汎用性を極めて向上させることができる。
【００７２】
さらに、第４実施形態において設けたスペーサ５２は、前述したリング形状には限られない。必要とされる外部接続面４ｂの形状および大きさに応じて、スペーサ５２を適宜、適正な形状および大きさに設定して構わない。たとえば、スペーサ５２は第１の半導体素子２の外周部を全周に渡って囲むように設ける必要はない。必要とされる外部接続面４ｂの形状および大きさに応じて、第１の半導体素子２の外周部の少なくとも一部を囲む形状および大きさに形成して設ければよい。それとともに、スペーサ５２の形成材料も、前述した樹脂には限られない。スペーサ５２を金属等により形成して構わないのはもちろんである。
【図面の簡単な説明】
【００７３】
【図１】第１実施形態に係る半導体装置をその第２の基板側から臨んで示す平面図。
【図２】図１に示す半導体装置を破断線Ａ−Ａ’に沿って示す断面図。
【図３】図１に示す半導体装置が備える第２の基板をその半導体素子が搭載される側の主面から臨んで示す平面図。
【図４】図１に示す半導体装置が備える第２の基板をその外部端子が形成されている側の主面から臨んで示す平面図。
【図５】図３に示す第２の基板を破断線Ｂ−Ｂ’に沿って示す断面図。
【図６】半導体素子が搭載された第２の基板をその半導体素子が搭載された側の主面から臨んで示す平面図。
【図７】図６に示す半導体素子および第２の基板を破断線Ｃ−Ｃ’に沿って示す断面図。
【図８】図６に示す半導体素子および第２の基板に接着剤を設けた状態を示す断面図。
【図９】図１に示す半導体装置が備える第１の基板を示す断面図。
【図１０】半導体素子が搭載された第２の基板が取り付けられた第１の基板をその半導体素子および第２の基板が取り付けられた側の主面から臨んで示す平面図。
【図１１】図１０に示す第１の基板、第２の基板、および半導体素子を破断線Ｄ−Ｄ’に沿って示す断面図。
【図１２】半導体素子が搭載された第２の基板を第１の基板に取り付ける工程を示す断面図。
【図１３】第１の基板に設けられている第１の内部配線と第２の基板に設けられている第２の内部配線との接続部分を示す断面図。
【図１４】複数の第１の基板、第２の基板、および半導体素子を一括して封止する工程を示す断面図。
【図１５】図１４に示す封止工程に用いる上金型のキャビティ形状と第１の基板上の封止部材を設ける高さとの関係を示す図である。
【図１６】一括して封止された複数の第１の基板、第２の基板、および半導体素子を１個の半導体装置ごとに一括して切り分ける工程を示す断面図。
【図１７】図１に示す半導体装置の上に他の半導体装置を接続して搭載した状態をその上方から臨んで示す平面図。
【図１８】図１７に示す２個の半導体装置を破断線Ｅ−Ｅ’に沿って簡略して示す断面図。
【図１９】第２実施形態に係る半導体装置が備える第１の基板に設けられている第１の内部配線と第２の基板に設けられている第２の内部配線との接続部分を示す断面図。
【図２０】第３実施形態に係る半導体装置が備える第１の基板に設けられている第１の内部配線と第２の基板に設けられている第２の内部配線との接続部分を示す断面図。
【図２１】第４実施形態に係る半導体装置を示す断面図
【図２２】第５実施形態に係る半導体装置を示す断面図
【図２３】第６実施形態に係る半導体装置をその第２の基板側から臨んで示す平面図。
【図２４】第１実施形態に対する比較例としての背景技術に係る半導体装置を示す断面図。
【図２５】図２４に示す半導体装置をその半導体素子が搭載されている側の主面から臨んで示す平面図。
【図２６】図２４に示す半導体装置の上に他の半導体装置を搭載した状態を示す断面図。
【図２７】背景技術に係る一般的なメモリ用半導体装置を示す断面図。
【図２８】図２７に示すメモリ用半導体装置をその外部端子が形成されている側の主面から臨んで示す平面図。
【図２９】図２４に示す半導体装置に搭載可能な外部端子を有するメモリ用半導体装置を示す断面図。
【図３０】図２９に示すメモリ用半導体装置をその外部端子が形成されている側の主面から臨んで示す平面図。
【符号の説明】
【００７４】
１，３１，４１，５１，６１，７１…半導体装置、２…半導体チップ（半導体素子）、３…回路基板（第１の基板）、３ａ…回路基板の露出面（第１の基板の第２の基板に対向する側の主面のうち第２の基板から外れた露出面）、４…フレキシブル基板（第２の基板）、４ａ…フレキシブル基板のチップ接続面（第２の基板の半導体素子に対向する側の主面）、４ｂ…フレキシブル基板の外部接続面（第２の基板の他の主面）、４ｃ…フレキシブル基板の縁部（第２の基板の縁部）、５…第１の内部配線、６…外部配線、７…スループラグ（ヴィアプラグ、第１のプラグ）、８…第２の内部配線、８ａ…第２の内部配線の内部接続端子（第２の内部配線の一端部）、９…Ａｕスタッドバンプ（半導体素子が有する電極）、１０…上部接続端子（外部端子）、１０ａ…上部接続端子の端面（電極接続面、外部端子の端面）、１１…スループラグ（ヴィアプラグ、第２のプラグ）、１２…封止樹脂（封止部部材）、２３…モールディング用金型の上金型（モールディング用の金型）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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