(57)【要約】【課題】従来のチップ積層化による三次元ＩＣの製造方法では、チップ間接続電極用のパッドを形成した複数のＩＣチップをチップ間接続電極により接続するため、実装の際にチップ間の精度の高い位置合わせが必要である。また、チップ間接続電極形成のため、チップ間隔を広げることができず、内部チップの放熱が困難である。【解決手段】チップ間接続電極用のかわりに積層するICチップ上に平面インダクタを形成して、平面インダクタ間の電磁結合によってチップ間の配線接続のための無線信号伝達を実現する。また、平面インダクタともに容量を形成して、ICチップ上に共振回路を実現する。チップ間無線通信において、伝送周波数と共振周波数を等しくして、さらに符号間干渉を引き起こす不要な残留振動を抑えることで高速でビット誤りの生じないディジタル伝送を実現する。【選択図】 図１
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【特許請求の範囲】
【請求項１】
平面インダクタを形成した複数の半導体集積回路チップを積層し、平面インダクタ間の電磁結合でチップ間の情報を伝達することを特徴とする半導体装置。
【請求項２】
平面インダクタ間の無線接続において、平面インダクタとともに容量を形成して、平面インダクタと容量との共振特性を利用した送信回路および受信回路を用いることを特徴とする１項記載の半導体装置。
【請求項３】
上記受信回路において、符号を判定する比較器の参照電圧を受信信号の振幅の大きさから自動的に生成する参照電圧生成回路を用いることを特徴とする１項記載の半導体装置。
【請求項４】
貫通電極形成技術によって接続されたチップの表と裏両方に平面インダクタを形成した半導体チップを積層する１項記載の半導体装置。
【請求項５】
チップ間に高透磁率シートや大きな熱伝導率を持つシートを挿入して積層する、もしくは高透磁率膜や大きな熱伝導率をもつ膜を形成した半導体チップを積層する１項記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造技術、特に半導体集積回路チップ（以下、ＩＣチップと称す）を多層に積層化して形成される３次元実装技術、３次元集積化技術による積層型マルチ・チップ・モジュールおよびチップ間無線通信回路装置に関するものである。
【背景技術】
【０００２】
半導体集積回路は、一般に微細化・高集積化が進むにつれ次々と周辺の回路をＩＣチップ内に取り込み、高性能化していく傾向にある。さらに、小型化や高速化の要求から、総合的なシステムを一つのパッケージに集約することが要求されている。しかし、大規模なＩＣによって総合的なシステムを構築して一つの半導体チップに作り込んだ場合には、半導体装置の製造工程における前工程において歩留りが大幅に低下してしまうため、経済的な観点から実現することが困難である。この集積回路の微細化・高集積化の限界を打破する技術として、マルチ・チップ・モジュール（ＭＣＭ）技術や、ＩＣの三次元化技術等が考えられている。
【特許文献１】特開１９９４−２９１２５０号公報
【特許文献２】特開１９９９−３３０３５０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
従来のチップ積層化による三次元ＩＣの製造方法では、チップ間接続電極用のパッドを形成した複数のＩＣチップをチップ間接続電極により接続するため、実装の際にチップ間の精度の高い位置合わせとアスペクト比の大きいチップの両面を貫通する電極形成技術が必要である。さらに、チップ間接続電極形成のため、チップ間隔を広げることができず、内部チップの放熱が困難である。
【課題を解決するための手段】
【０００４】
本発明の特徴は、チップ間接続電極用のかわりに積層するICチップ上に平面インダクタを形成して、平面インダクタ間の電磁結合によってチップ間に配線接続のための無線信号伝達を実現する点にある。
【０００５】
また、平面インダクタともに容量を形成して、ICチップ上に共振回路を実現する。上記チップ間の無線接続において、伝送周波数と共振周波数を等しくし、さらに符号間干渉を引き起こす不要な残留振動を抑えることで高速でビット誤りの生じないディジタル伝送を実現する。
【発明の効果】
【０００６】
三次元集積において複雑な工程を有するチップ間接続電極の形成が省略でき、かつ無線接続のため高精度のチップ間位置合わせも不要である。
【０００７】
また、共振特性を利用しているため、送信電力を抑えることができ、通信回路部の低消費電力化が実現できる。さらに、平面インダクタの小面積化による多チャンネル化や、チップ間隔を広げることにより内部チップの放熱が容易にできる。
【実施例１】
【０００８】
図１は本発明の第１実施例を示す模式図である。第１層目のICチップ１、第２層目のチップ２および第３層目のチップ３のそれぞれには、層間無線接続のためのスパイラル・インダクタ４，５，６が形成されている。ここでは、平面インダクタとして、スパイラル・インダクタの例を示すが、他の構造のインダクタを用いてもよい。
【０００９】
次に、図２にスパイラル・インダクタ対を用いた無線接続のための送信回路７、受信回路８を示す。図２では、スパイラル・インダクタ対を自己インダクタンス９，１０および相互インダクタンス１１の等価回路で表現している。例えば、３次元電磁界シミュレーションによれば、配線幅10μm、配線間隔2μm、巻き数3の300μm角のスパイラル・インダクタでは、4.8nHの自己インダクタンスが得られる。また、これらのスパイラル・インダクタ対を、50μm、100μm、150μmの間隔で配置すると、それぞれ、結合係数0.37、0.23、0.19が得られ、十分通信可能である。さらに、スパイラル・インダクタに共振特性を持たせる目的で、容量１２，１３をインダクタ９，１０に並列に接続している。また、送信回路７の中のトランジスタ１４はドライバとして動作する。
【００１０】
トランジスタ１４のゲート電極１５には、図３に示すリターン・ゼロ符号化されたディジタル信号１６を与える。このリターン・ゼロ信号の周期１７の逆数、すなわち送信信号の周波数と、スパイラル・インダクタ９と容量１２、およびスパイラル・インダクタ１０と容量１３とで構成される送信側および受信側の２つの共振回路の共振周波数を一致させることで、受信回路のインダクタ１０の両端に生じる受信信号の振幅を大きくすることができる。
【００１１】
一方、共振特性を利用すると受信信号の振幅を大きくすることはできるが、図４に示すように受信信号１８のほかに、共振現象による残留振動１９を生じる。この残留振動１９は、符号間干渉の原因となり、ビット誤り率を増加させる。この残留振動を抑制する目的で、送信回路７および受信回路８にそれぞれ、スパイラル・インダクタ９，１０を短絡するトランジスタ２０および２１を導入する。これらのトランジスタ２０，２１は、タイミング信号２２および２３によってそれぞれ制御される。従って、データ送信後およびデータ受信後のタイミングでそれぞれインダクタ９，１０を短絡して、残留振動を抑制する。
【００１２】
図４の最下段に示すように、トランジスタ２１の寄生素子よるタイミング信号の漏れのため僅かな振動が見られるものの、共振現象による残留振動を十分抑えることができる。送信信号の周波数とスパイラル・インダクタの共振周波数を等しくしているため、タイミング信号２３は、主クロックに対応するタイミング信号２２を９０度だけ位相を進めた信号でよく、リング発振器を用いたPLLなどで比較的容易に生成できる。このように、共振特性を利用することで、最も電力を消費する送信回路のドライバ・トランジスタ１４に流れる平均電流を2.5mＡに抑えることができる。
【００１３】
実装時のチップ間隔は、発熱対策などのシステム的な制約や製造バラツキによって変動して、受信信号の振幅の変動という形で送受信回路に影響を与える。この影響を抑制する目的で、受信回路の比較器２４の参照電圧２５を現在の受信信号の振幅量によって自動的に定める自動参照電圧生成回路を図５に示す。
【００１４】
トランジスタ２７および電流源で構成されるソースフォロア回路２８で受信信号である入力をバッファリングするとともにトランジスタのしきい電圧分だけ電圧レベルをシフトする。また、ダイオードとして動作するトランジスタ２９によってピークが検出される。ここで、ダイオードとして動作するトランジスタ２９のしきい電圧とソースフォロア回路２８のシフト電圧レベルを等しくて、抵抗３１の下端に入力信号（受信信号）のピーク値を検出する。このピーク電圧を等しい抵抗値の抵抗３０，３１で１／２に分圧することで、比較器の参照電圧が生成される。これらの信号波形の様子を図６に示す。なお、電源電圧は、VDD＝２．５Vである。
【００１５】
また、抵抗３０，３１に流れる電流が上記回路動作に影響を与えないように、演算増幅器３２、トランジスタ３３および抵抗３０，３１と等しい抵抗値の抵抗３４、３５によって、抵抗３０，３１に流れる電流の複製を生成して、電流ミラー３６によって複製した電流を差し引いている。
【００１６】
図１では３層のチップを積層した例を示したが、半導体チップの総数は２層以上であれば、本発明を適用することができる。
【００１７】
図７は本発明の第２実施例を示す模式図である。IC基板が低抵抗基板の場合、ミラー電流によって、スパイラル・インダクタ間の結合が小さくなる。このような場合は、図７に示す貫通電極形成技術による貼り合わせチップとスパイラル・インダクタ対を用いた無線接続のハイブリット積層化も考えられる。図７では、IC３７およびIC３８のデバイス面３９、４０に、それぞれスパイラル・インダクタ４１、４２を形成する。その後、IC３７を上下ひっくり返して、IC３８と貼り合わせるとともに、IC３７とIC３８を貫通電極４３で接続する。
【００１８】
図８は本発明の第３実施例を示す模式図である。IC両面にスパイラル・インダクタを形成する技術としては、図８に示す方法も考えられる。図８では、デバイス面４７にスパイラル・インダクタ４５を形成するとともに、裏面にはスパイラル・インダクタ４６を形成する。ただし、裏面にはデバイスは形成しないので、配線層プロセスだけでよい。その後、デバイス面４７と裏面に形成したスパイラル・インダクタ４６を貫通電極４８によって接続する。
【００１９】
貼り合わせICチップの場合を例にして、両面にスパイラル・インダクタを形成するハイブリッド積層化の場合の模式図を図９に示す。貼り合わせIC４２，４３，４４を層状に3次元実装する。貼り合わせIC間はスパイラル・インダクタ・ペアによって、無線接続される。図９の場合も、無線接続間では放熱が容易であり、また、貫通電極形成も２つのチップ間に限られるので、製造の容易化など本発明の効果は大きい。
【００２０】
図１０は本発明の第４実施例を示す模式図である。図１０に示すように層間に透磁率の大きなシートや膜を挟むことでスパイラル・インダクタ間の結合係数を大きくでき、低消費電力化、スパイラル・インダクタの小面積化に貢献できる。また、熱伝導率の大きな絶縁シートや膜を挟むことで内部チップの放熱を容易にできる。
【００２１】
図１１は本発明の第５実施例を示す模式図である。スパイラル・インダクタ間での干渉を防ぐため、スパイラル・インダクタを形成する位置をずらす方法が考えられる。例えば、図１１では、IC５６およびIC５７上にそれぞれ形成されたスパイラル・インダクタ６０と６１間で通信を行う。一方、独立にIC５８およびIC５９上にそれぞれ形成されたスパイラル・インダクタ６２と６３間でも通信を行う。この場合、スパイラル・インダクタ６１とスパイラル・インダクタ６２間の結合が大きいと干渉を生じる。そこで、図１１に示すように、スパイラル・インダクタ対をそれぞれ形成する位置をずらすことでスパイラル・インダクタ６１とスパイラル・インダクタ６２間の結合を小さくして、干渉を防ぐことができる。
【産業上の利用可能性】
【００２２】
本発明では、チップ積層化による三次元ＩＣの製造方法において、複雑な工程を有するチップ間接続電極の形成が省略でき、無線接続のため高精度のチップ間位置合わせが不要であり、かつ放熱が容易である。また、共振特性を利用しているため、送信電力を抑えることができるので、産業上の利用可能性は大きい。
【図面の簡単な説明】
【００２３】
【図１】本発明の一実施例の構造を示す斜視図である。
【図２】本発明による送信回路および受信回路の回路図である。
【図３】送信回路に与えるリターン・ゼロ符号化した送信信号波形および送信回路のスイッチ・トランジスタのタイミング信号波形である。
【図４】受信回路側のスパイラル・インダクタの両端に発生する受信信号波形、共振現象による残留振動波形、および受信回路のスイッチ・トランジスタのタイミング信号波形である。
【図５】受信回路の比較器の参照電圧を現在の受信信号の振幅量によって自動的に定める自動参照電圧生成回路である。
【図６】自動参照電圧生成回路の動作波形である。
【図７】貫通電極形成技術による貼り合わせチップの構造を示す断面図である。
【図８】貫通電極形成技術によって両面にスパイラル・インダクタを形成した構造を示す断面図である。
【図９】貫通電極形成技術による貼り合わせチップとスパイラル・インダクタ対を用いた無線接続のハイブリット積層構造を示す断面図である。
【図１０】層間に透磁率の大きなシートや膜、または熱伝導率の大きな絶縁シートや膜を挟んだ積層型マルチ・チップ・モジュール構造を示す断面図である。
【図１１】信号線路間の干渉をおさえるため、スパイラル・インダクタを形成する位置をずらした場合の積層型マルチ・チップ・モジュール構造を示す断面図である。
【符号の説明】
【００２４】
１〜３ 第１層目〜第３層目のＩＣチップ
４〜６ 第１層目〜第３層目のＩＣチップ上にそれぞれ形成されたスパイラル・インダクタ
７  送信回路
８  受信回路
９  （スパイラル・インダクタ対の等価回路の一部である）送信側の自己インダクタンス
１０  （スパイラル・インダクタ対の等価回路の一部である）受信側の自己インダクタンス
１１  （スパイラル・インダクタ対の等価回路の一部である）相互インダクタンス
１２  送信側の共振回路を構成する容量
１３  受信側の共振回路を構成する容量
１４  ドライバ・トランジスタ
１５  ドライバ・トランジスタ１４のゲート電極
１６  リターン・ゼロ符号化された送信信号
１７  リターン・ゼロ符号化された送信信号の周期
１８  受信信号
１９  残留振動
２０  送信側の残留振動を抑制するスイッチ・トランジスタ
２１  受信側の残留振動を抑制するスイッチ・トランジスタ
２２  送信回路のスイッチ・トランジスタを制御するタイミング信号
２３  受信回路のスイッチ・トランジスタを制御するタイミング信号
２４  比較器
２５  比較器の参照電圧
２６  自動参照電圧生成回路
２７  ソースフォロアを構成するドライバ・トランジスタ
２８  ソースフォロア
２９  ダイオードとして動作するトランジスタ
３０  抵抗A
３１  抵抗B
３２  演算増幅器
３３  電圧固定用トランジスタ
３４  抵抗C
３５  抵抗D
３６  電流ミラー
３７〜３８  第１層目、第２層目のＩＣチップ
３９〜４０  第１層目、第２層目のＩＣチップ上にデバイス形成面
４１〜４２  第１層目、第２層目のＩＣチップ上にそれぞれ形成されたスパイラル・インダクタ
４３  第１層目、第２層目のＩＣチップを接続する貫通電極
４４  ICチップ
４５  デバイス面に形成されたスパイラル・インダクタ
４６  裏面に形成されたスパイラル・インダクタ
４７  デバイス形成面
４８  デバイス形成面と裏面を接続する貫通電極
４９〜５１  第１層目〜第３層目の貼り合わせICチップ
５２〜５３  第１層目、第２層目のＩＣチップ
５４  スパイラル・インダクタ
５５  層間に挟むシートもしくは膜
５６〜５９  第１層目〜第４層目のＩＣチップ
６０〜６３  第１層目〜第４層目のＩＣチップ上にそれぞれ形成されたスパイラル・インダクタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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