(57)【要約】  【課題】  消去ベリファイマージンの増大を図った不揮発性半導体記憶装置を提供する。  【解決手段】  不揮発性半導体記憶装置は、電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、前記メモリセルアレイのデータ読み出しを行うためのセンスアンプ回路とを備え、前記センスアンプ回路は、前記メモリセルアレイのビット線とセンスノードとの間に介在し、データ読み出し時、昇圧回路を含む電圧発生回路によりゲートが駆動されて選択メモリセルのデータに応じて変化するビット線電圧を前記センスノードに転送するための、ビット線データセンス用の第１のトランジスタと、前記センスノードに接続されて、ビット線データセンスに先立って前記センスノードをプリチャージするための第２のトランジスタと、前記センスノードに接続されて前記センスノードに転送されたビット線電圧のレベルを判定してセンスデータを取り込むためのデータラッチと、前記センスノードに一端が接続され他端に昇圧用電圧が供給される、センスノードを昇圧するためのキャパシタとを有する。  【選択図】  図７
2005116102.tif 000002
【特許請求の範囲】
【請求項１】
電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、前記メモリセルアレイのデータ読み出しを行うためのセンスアンプ回路とを備えた不揮発性半導体記憶装置において、
前記センスアンプ回路は、
前記メモリセルアレイのビット線とセンスノードとの間に介在し、データ読み出し時、昇圧回路を含む電圧発生回路によりゲートが駆動されて選択メモリセルのデータに応じて変化するビット線電圧を前記センスノードに転送するための、ビット線データセンス用の第１のトランジスタと、
前記センスノードに接続されて、ビット線データセンスに先立って前記センスノードをプリチャージするための第２のトランジスタと、
前記センスノードに接続されて前記センスノードに転送されたビット線電圧のレベルを判定してセンスデータを取り込むためのデータラッチと、
前記センスノードに一端が接続され他端に昇圧用電圧が供給される、センスノードを昇圧するためのキャパシタとを有する
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記センスアンプ回路は、前記メモリセルアレイの選択メモリセルの消去状態を確認するための消去ベリファイ動作において、前記キャパシタにより前記センスノードが昇圧された状態で、前記第１のトランジスタにセンス用電圧を印加してビット線電圧を前記センスノードに転送する動作を行う
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、前記メモリセルアレイのデータ読み出しを行うためのセンスアンプ回路とを備えた不揮発性半導体記憶装置において、
前記センスアンプ回路は、
前記メモリセルアレイのビット線とセンスノードとの間に介在し、データ読み出し時、選択メモリセルのデータに応じて変化するビット線電圧を前記センスノードに転送するための、ビット線データセンス用の第１のトランジスタと、
前記センスノードに接続されて、ビット線データセンスに先立って前記センスノードをプリチャージするための第２のトランジスタと、
前記センスノードに接続されて前記センスノードに転送されたビット線電圧のレベルを判定してセンスデータを取り込むためのデータラッチと、
前記センスノードに一端が接続され他端に昇圧用電圧が供給される、センスノードを昇圧するためのキャパシタとを有し、
前記センスアンプ回路は、前記メモリセルアレイの選択メモリセルの消去状態を確認するための消去ベリファイ動作において、前記キャパシタにより前記センスノードが昇圧された状態で、前記第１のトランジスタにセンス用電圧を印加してビット線電圧を前記センスノードに転送する動作を行う
ことを特徴とする不揮発性半導体記憶装置。
【請求項４】
前記センスアンプ回路の前記第１のトランジスタのゲートは、昇圧回路を含む電圧発生回路により駆動される
ことを特徴とする請求項３記載の不揮発性半導体記憶装置。
【請求項５】
前記データラッチは、前記センスノードに接続される第１のデータノードに入力端子が接続され、出力端子が第２のデータノードに接続された第１のクロックトインバータと、入力端子が前記第２のデータノードに接続され出力端子が前記第１のデータノードに接続された第２のクロックトインバータを有する
ことを特徴とする請求項１又は３記載の不揮発性半導体記憶装置。
【請求項６】
前記センスアンプ回路は更に、
前記センスノードと前記第１のデータノードとの間に介在して、前記センスノードの電圧を前記第１のデータノードに転送するための第３のトランジスタを有する
ことを特徴とする請求項５記載の不揮発性半導体記憶装置。
【請求項７】
前記センスアンプ回路は更に、前記第１のデータノードと第２のデータノードの間に介在してこれらのノードをイコライズするための第４のトランジスタを有する
ことを特徴とする請求項６記載の不揮発性半導体記憶装置。
【請求項８】
前記第３のトランジスタは、前記第２のトランジスタによる前記センスノードのプリチャージ開始から前記データラッチがセンスデータを取り込むまでの間オン駆動される
ことを特徴とする請求項６記載の不揮発性半導体記憶装置。
【請求項９】
前記第３のトランジスタは、前記第２のトランジスタによるビット線データセンスの間オフに保たれ、前記第４のトランジスタによる前記データラッチのイコライズの後にオン駆動される
ことを特徴とする請求項７記載の不揮発性半導体記憶装置。
【請求項１０】
前記第１のトランジスタは、ビット線データセンスの後、前記キャパシタに与えられる昇圧用電圧が除かれるまでの間、浅いオン状態に駆動される
ことを特徴とする請求項１又は３記載の不揮発性半導体記憶装置。
【請求項１１】
前記メモリセルアレイは、複数個のメモリセルが直列接続され、その一端が対応するビット線に、他端が共通ソース線に接続され、制御ゲートがそれぞれ異なるワード線に接続されたＮＡＮＤセルユニットを配列して構成されている
ことを特徴とする請求項１又は３記載の不揮発性半導体記憶装置。
【請求項１２】
前記メモリセルアレイのデータ消去モードは、選択メモリセルに消去電圧を印加してそのしきい値を負に変化させる消去動作と、消去動作後前記選択メモリセルに所定の読み出し電圧を印加し、前記共通ソース線に電源電圧を印加して、選択メモリセルのセル電流によるビット線の電圧変化を前記センスアンプ回路により検出して消去状態を確認する消去ベリファイ動作とを含む
ことを特徴とする請求項１１記載の不揮発性半導体記憶装置。
【請求項１３】
前記消去動作は、ワード線を共有するＮＡＮＤセルユニットの集合である各ブロック毎に、選択ブロック内の全ワード線に０Ｖ、前記メモリセルアレイが形成された半導体ウェルに正の消去電圧を与えて、選択ブロック内の全メモリセルの浮遊ゲートの電子を放出させるものであり、
前記消去ベリファイ動作は、前記選択ブロック内の全ワード線に０Ｖ、前記共通ソース線に電源電圧を与えて、選択されたメモリセルにより充電された各ビット線の電圧変化をそれぞれに接続されたセンスアンプ回路により検出することにより行われる
ことを特徴とする請求項１２記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電気的書き換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に関する。
【背景技術】
【０００２】
ＥＥＰＲＯＭの一つであるＮＡＮＤ型フラッシュメモリのセルアレイは、複数のメモリセルを直列接続したＮＡＮＤセルユニットを配列して構成される。各ＮＡＮＤセルユニットの両端はそれぞれ選択ゲートトランジスタを介してビット線とソース線に接続される。ＮＡＮＤセルユニット内のメモリセルの制御ゲートはそれぞれ異なるワード線に接続される。
【０００３】
ＮＡＮＤ型フラッシュメモリは、複数のメモリセルがソース，ドレインを共有して直列接続され、また選択ゲートトランジスタやそれらのビット線コンタクトやソース線コンタクトを複数のメモリセルで共有するため、単位メモリセルのサイズを小さくすることができる。また、ワード線やメモリセルの素子領域の形状が単純なストライプ状に近いため微細化に向いており、大容量のフラッシュメモリが実現されている。
【０００４】
またＮＡＮＤ型フラッシュメモリでは、データ書き込みと消去は、多くのセルで同時にＦＮトンネル電流をながすことにより行われる。具体的に、１ワード線を共有するメモリセルの集合を１ページ又は２ページとして、データ書き込みはページ単位で行われる。データ消去は、ワード線及び選択ゲート線を共有するＮＡＮＤセルユニットの集合として定義されるブロック単位で行われる。一方、１ページ分の読み出し或いは書き込みデータを保持するセンスアンプ回路と外部入出力端子との間では、シリアルデータ入出力が行われる。これらの仕様により、ＮＡＮＤ型フラッシュメモリは、画像や動画、音楽データなど連続した大容量データの不揮発記憶用途において優れたパフォーマンスを有し、市場に受け入れられている。
【０００５】
ＮＡＮＤ型フラッシュメモリのブロック単位のデータ消去に際しては、一定のしきい値範囲の消去状態が得られたか否かを確認するためのベリファイ読み出し（消去ベリファイ）が必要になる。この消去ベリファイの方法として、ＮＡＮＤセルユニットのソース線からビット線に向けて電流を流す方法が知られている（例えば特許文献１参照）。
【０００６】
具体的に説明する。ＮＡＮＤ型フラッシュメモリでは、二値データは通常、負のしきい値状態を論理“１”データ（消去状態）とし、正のしきい値状態（書き込み状態）を論理“０”データとする。ブロック消去により、その中のメモリセルが例えばしきい値Ｖｔ＝−１Ｖ以下の消去状態になったことを確認するには、ビット線を０Ｖにプリチャージした後、ブロック内の全ワード線に０Ｖを与え、ソース線に電源電圧Ｖｄｄを与える。選択ゲート線には、選択ゲートトランジスタを十分にオンさせるに必要な電圧を与える。
【０００７】
これにより、ＮＡＮＤセルユニット内の全メモリセルがＶｔ＝−１Ｖ以下になっていれば、チャネル電流が流れ、ビット線は、Ｖｇ−Ｖｔ’＝０Ｖ−（−１Ｖ）＝１Ｖまで上昇する。Ｖｔ’は、基板バイアス効果込みのメモリセルのしきい値であるが、ここでは、説明の簡略化のため、Ｖｔ≒Ｖｔ’とする。もし、ＮＡＮＤセルユニット内に一つでもしきい値が例えば０Ｖまでしか下がっていない消去不十分のメモリセルがあれば、ビット線電圧は上昇しない。従ってこのビット線電圧上昇をセンスアンプで検知することにより、ＮＡＮＤセルユニットの消去状態を確認することができる。
【０００８】
従来のＮＡＮＤ型フラッシュメモリのセンスアンプ回路は、センスノードとビット線をプリチャージするためのプリチャージ回路、センスノードとビット線の間に介在してビット線のプリチャージ電圧をクランプするための、プリセンスアンプを兼ねたクランプ用トランジスタ、センスノードに転送されたビット線電圧を検出するためのクロックトインバータを含むデータラッチ等を備えて構成される。この様なセンスアンプ回路において、センスマージンの向上を図るために、センスノードにブースト用キャパシタを設けることは提案されている（例えば特許文献２参照）。
【特許文献１】特開２００３−２４９０８３号公報
【特許文献２】特開２００１−３２５７９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ＮＡＮＤ型フラッシュメモリにおいて、通常のセンスアンプ回路を用いて上述した消去ベリファイ方式を適用したとき、ベリファイマージンが小さいという問題がある。特に最近は電源電圧の低電圧化の要請が強く、例えばＶｄｄ＝１．８Ｖという低電源電圧が用いられつつある。この様な低電源電圧下では、消去ベリファイマージンはより小さくなる。
【００１０】
この発明は、消去ベリファイマージンの増大を図った不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
この発明の一態様による不揮発性半導体記憶装置は、電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、前記メモリセルアレイのデータ読み出しを行うためのセンスアンプ回路とを備え、
前記センスアンプ回路は、
前記メモリセルアレイのビット線とセンスノードとの間に介在し、データ読み出し時、昇圧回路を含む電圧発生回路によりゲートが駆動されて選択メモリセルのデータに応じて変化するビット線電圧を前記センスノードに転送するための、ビット線データセンス用の第１のトランジスタと、
前記センスノードに接続されて、ビット線データセンスに先立って前記センスノードをプリチャージするための第２のトランジスタと、
前記センスノードに接続されて前記センスノードに転送されたビット線電圧のレベルを判定してセンスデータを取り込むためのデータラッチと、
前記センスノードに一端が接続され他端に昇圧用電圧が供給される、センスノードを昇圧するためのキャパシタとを有する。
【発明の効果】
【００１２】
この発明によると、センスノードに昇圧用キャパシタを備えたセンスアンプ回路を用いることにより、低電源電圧が用いられた場合にも大きな消去ベリファイマージンを確保することができる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照して、この発明の実施の形態を説明する。
【００１４】
図１は、実施の形態によるＮＡＮＤフラッシュメモリの概略構成を示している。メモリセルアレイ１は、ＮＡＮＤセルユニット１０がマトリクス配列されて構成されている。一つのＮＡＮＤセルユニット１０は、複数個直列に接続されたメモリセルＭＣ（ＭＣ０，ＭＣ１，…，ＭＣ３１）と、その両端に接続される選択ゲートトランジスタＳ１，Ｓ２により構成されている。選択ゲートトランジスタＳ１のソースは共通ソース線ＣＥＬＳＲＣに接続され、選択ゲートトランジスタＳ２のドレインはビット線ＢＬに接続されている。
【００１５】
ＮＡＮＤセルユニット１０内のメモリセルＭＣの制御ゲートはそれぞれ異なるワード線ＷＬ（ＷＬ０，ＷＬ１，…，ＷＬ３１）に接続されている。選択ゲートトランジスタＳ１，Ｓ２のゲートはワード線ＷＬと並行する選択ゲート線ＳＧ１，ＳＧ２にそれぞれ接続されている。１ワード線を共有する複数のメモリセルの集合は、１ページ或いは２ページを構成する。ワード線ＷＬと選択ゲート線ＳＧ１，ＳＧ２を共有する複数のＮＡＮＤセルユニット１０の集合は、データ消去の単位となるブロックＢＬＫを構成する。
【００１６】
図１に示すように、メモリセルアレイ１には、ビット線ＢＬ方向に複数のブロックＢＬＫ（ＢＬＫ０，ＢＬＫ１，…，ＢＬＫｎ）が構成される。これらの複数ブロックを含むメモリセルアレイ１は、シリコン基板の一つのセルウェル(ＣＰＷＥＬＬ)内に形成されている。
【００１７】
メモリセルアレイのビット線ＢＬには、読み出しデータをセンスし書き込みデータを保持するためのページバッファを構成する、複数のセンスアンプＳＡを有するセンスアンプ回路２が接続されている。センスアンプ回路２はカラム選択ゲートを有する。ロウデコーダ（ワード線ドライバを含む）３は、ワード線及び選択ゲート線を選択して駆動する。
【００１８】
データ入出力バッファ５は、センスアンプ回路２と外部入出力端子との間でデータ授受を行う他、コマンドデータやアドレスデータを受け取る。コントローラ４は、書き込みイネーブル信号ＷＥｎ、読み出しイネーブル信号ＲＥｎ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ等の外部制御信号を受けて、メモリ動作の全般の制御を行う。
【００１９】
具体的に、コントローラ４は、コマンドインタフェースやアドレス保持，転送回路を含み、供給されたデータが書き込みデータであるかアドレスデータであるかを判定する。この判定結果に応じて、書き込みデータはセンスアンプ回路２に転送され、アドレスデータはロウデコーダ３やセンスアンプ回路２に転送される。またコントローラ４は、外部制御信号に基づいて、書き込みや消去のシーケンス制御及び読み出しの制御を行う。
【００２０】
図２は、メモリセルＭＣに記憶するデータとしきい値の関係を示す。二値記憶の場合、メモリセルの負のしきい値状態を論理“１”データ、正のしきい値状態を論理“０”データとする。メモリセルを“１”データ状態にする動作を消去動作、“０”状態にする動作を狭義の書き込み動作とする。ＮＡＮＤ型フラッシュメモリでは、データ消去は通常ブロック単位で行われる。
【００２１】
図３は、一つのＮＡＮＤセルユニットに着目した消去動作時の電位関係を示す。セルウェル(ＣＰＷＥＬＬ)に消去電圧Ｖｅｒａ（約２０Ｖ）、選択ブロック内の全ワード線ＷＬに０Ｖを印加して、各メモリセルのフローティングゲートの電子をセルウェル側にＦＮトンネル電流により引き抜いて、メモリセルをデプレション型にする。この時、選択ゲートトランジスタＳ１，Ｓ２のゲート酸化膜が破壊されないようにするため、選択ゲート線ＳＧ１，ＳＧ２はフローティング状態とする。また、ビット線ＢＬ及びソース線ＣＥＬＳＲＣもフローティングとする。
【００２２】
書き込み動作は、ページ単位で実行される。書き込み動作中、選択ブロック内の選択されたワード線には書き込み電圧Ｖｐｇｍ（約２０Ｖ）を印加し、非選択ワード線には書き込み中間電圧Ｖｐａｓｓ（約１０Ｖ）を印加し、選択ゲート線ＳＧ２には、Ｖｄｄを印加する。
【００２３】
この書き込み動作に先立って、ビット線及びＮＡＮＤセルユニットは、書き込みデータに応じてプリチャージされる。具体的に“０”データを書き込む場合には、センスアンプ回路２からビット線に０Ｖが印加される。このビット線電圧は、選択ゲートトランジスタＳ２及び非選択メモリセルを介して選択ワード線に接続されたメモリセルのチャネルまで転送される。したがって、上述の書き込み動作条件下で選択メモリセルのチャネルからフローティングゲートに電子が注入され、しきい値が正側にシフトする。
【００２４】
“１”書き込み（即ち選択メモリセルに“０”データを書き込まない、書き込み禁止）の場合は、ビット線にＶｄｄが印加される。このビット線電圧は、選択ゲートトランジスタＳ２のしきい値電圧分低下してＮＡＮＤセルユニットのチャネルに転送され、チャネルはフローティングになる。これにより、上述した書き込み電圧Ｖｐｇｍや中間電圧Ｖｐａｓｓを印加したとき、チャネル電圧が容量カップリングによって上昇し、フローティングゲートへの電子注入が行われない。従ってメモリセルは“１”データを保持する。
【００２５】
データ読み出しは、選択ワード線に読み出し電圧０Ｖを与えて、メモリセルに電流が流れるか否かをセンスアンプ回路２で検出して、データの判定を行う。この時、設定されたしきい値状態と読み出し電圧との間には、データの信頼性を保証するマージンが必要である。したがって、データ消去動作においても書き込み動作においても、図２に示すように、“０”データのしきい値の下限値Ｖｐｖおよび“１”データのしきい値の上限値Ｖｅｖの制御が必要となる。
【００２６】
そのため、データ消去モードにおいては、前述のような消去パルス印加動作を行った後に、消去セルのしきい値がその分布の上限値Ｖｅｖ以下になっていることを確認するためのベリファイ読み出し（消去ベリファイ）を行う。書き込み動作の場合には、前述のような書き込みパルス印加動作を行った後に、“０”書き込みセルのしきい値がその分布の下限値Ｖｐｖ以上になっていることを確認するためのベリファイ読み出し（書き込みベリファイ）を行う。
【００２７】
ここでは、消去ベリファイに着目する。消去ベリファイ読み出し時のＮＡＮＤセルユニットでの電圧関係を図４に示す。セルソース線ＣＥＬＳＲＣには電源電圧Ｖｄｄ、選択ブロックの全ワード線には０Ｖ、選択ゲート線ＳＧ１，ＳＧ２は電源電圧Ｖｄｄより高い中間電圧Ｖｒｅａｄ（約4.5V）を印加する。ビット線ＢＬは、０Ｖにプリチャージしておく。
【００２８】
図４のＮＡＮＤセルユニットにおける全メモリセルがしきい値電圧Ｖｔ＝−１Ｖ（＝Ｖｅｖ）の“１”状態に消去されていれば、上述のベリファイ読み出しにより、ビット線にはメモリセルによるしきい値Ｖｔの絶対値に相当する１Ｖ程度の電圧が出力される。即ち図２に示す“１”データのしきい値上限値Ｖｅｖを−１Ｖとするには、センスアンプ回路２でビット線電圧が１Ｖ以上であることを検出すればよい。ビット線電圧が１Ｖ以上であることが検出されたら、ＮＡＮＤセルユニット内の全メモリセルの消去が十分に行われたことになり、消去動作を終了する。もしビット線電圧が１Ｖ以下であれば、消去不十分のセルがあることを示しており、再度消去パルス印加動作を行う。
【００２９】
図５は、通常のセンスアンプ回路２における消去ベリファイ動作に関わる回路部分の構成を示している。センスアンプ回路２は、クロックトインバータ２４，２５を逆並列接続したデータラッチを有する。このデータラッチの二つのデータノードＮ１，Ｎ２のうち、クロックトインバータ２４の入力ノードであるＮ１が、ビット線データが転送されるノードとなる。ノードＮ１は、転送用ＮＭＯＳトランジスタ２３を介してセンスノードＮｓｅｎに接続されている。センスノードＮｓｅｎは、クランプ用ＮＭＯＳトランジスタ２１を介してビット線ＢＬに接続される。クランプ用トランジスタ２１は、ビット線の電圧をクランプする働きと、プリセンスアンプとしての働きを有する。センスノードＮｓｅｎにはまた、このセンスノードＮｓｅｎとビット線ＢＬをプリチャージするためのプリチャージ用ＮＭＯＳトランジスタ２２が接続されている。
【００３０】
クランプ用トランジスタ２１のゲートＢＬＣＬＡＭＰを制御するために、クランプ電圧発生回路４０が設けられている。クランプ電圧発生回路４０は、クランプ電圧Ｖclampを発生する電圧発生回路４１と、そのクランプ電圧によりトランジスタ２１を駆動するドライバ４１とを有する。
【００３１】
図６は、この様なセンスアンプ回路２を用いた通常の消去ベリファイ動作のタイミング図を示している。タイミングｔ０で、消去ベリファイがスタートすると、まず、クランプ用トランジスタ２１のゲートＢＬＣＬＡＭＰにＶclamp＋Ｖｔｈ（ＶｔｈはＮＭＯＳトランジスタのしきい値）が印加され、プリチャージ用トランジスタ２２のゲートＢＬＰＲＥにＶｄｄ＋Ｖｔｈが、ドレイン（電圧供給端子）ＶＰＲＥには０Ｖが印加される。これにより、トランジスタ２１，２２がオンして、ビット線ＢＬは０Ｖに設定される。
【００３２】
ここで、ゲートＢＬＣＬＡＭＰは、電圧ドライバ４１により制御されており、ドライバ４１は、必要に応じ電圧発生回路４２が発生する電圧をゲートＢＬＣＬＡＭＰに出力する。選択ブロックでは、全ワード線に０Ｖ、ソース線側選択ゲート線ＳＧ１には中間電圧Ｖｒｅａｄが印加される。この段階でビット線側選択ゲート線ＳＧ２はまだ０Ｖである。
【００３３】
タイミングｔ１でトランジスタ２１がオフになり、ビット線プリチャージ動作が終了する。そして、選択ゲート線ＳＧ２に中間電圧Ｖｒｅａｄが印加されると、ＮＡＮＤセルユニットには、ソース線ＣＥＬＳＲＣからビット線ＢＬにメモリセルのしきい値に応じたセル電流が流れ、ビット線ＢＬの充電が開始される。同時に、データラッチのクロックトインバータ２４，２５は、高出力インピーダンス（ＨｉＺ）状態に設定される。図６においては、ＮＡＮＤセルユニット内の消去セルのしきい値に応じて、ビット線充電カーブＡ，Ｂ，Ｃ，Ｄがある場合を示している。
【００３４】
タイミングｔ２でノードＶＰＲＥがＶｄｄになると、センスノードＮｓｅｎがＶｄｄに充電される。このとき同時にトランジスタ２３のゲートＢＬＣにもＶｄｄが印加されてトランジスタ２３がオンしており、データノードＮ１もＶｄｄに充電される。
【００３５】
タイミングｔ３でトランジスタ２２がオフになり、センスノードＮｓｅｎとデータノードＮ１は、Ｖｄｄのフローティング状態になる。このプリチャージ電圧を保持するため、センスノードＮｓｅｎにはキャパシタ２６が接続されている。
【００３６】
タイミングｔ４からｔ５の期間にクランプ用トランジスタ２１のゲートＢＬＣＬＡＭＰにセンス用電圧Ｖsenev＋Ｖｔｈが印加される。これにより、トランジスタ２１によって、セルデータに応じて変化したビット線電圧をセンスノードＮｓｅｎに転送するビット線データセンス動作が行われる。Ｖsenevは、ビット線電圧ＶＢＬがこれ以下ではクランプ用トランジスタ２１がオンし、これ以上ではクランプ用トランジスタ２１がオフになるようなデータ判定値である。このデータ判定値Ｖsenevは理想的には、図２に示すデータ“１”の上限値Ｖｅｖの絶対値│Ｖｅｖ│に相当する値に設定される。但し、実際には、メモリセルの基板バイアス効果によるずれがあるため、Ｖsenev＜│Ｖｅｖ│となる。
【００３７】
波形Ａのようにビット線電圧ＶＢＬが低い場合、トランジスタ２１のゲート・ソース間電圧は、Ｖsenev＋Ｖｔｈ−ＶＢＬ＞Ｖｔｈであるので、クランプ用トランジスタ２１はオンして、これによりセンスノードＮｓｅｎの電荷はビット線側に放電されて、ビット線ＢＬとほぼ同電圧になる（波形Ａ１）。ビット線電圧がタイミングｔ４で、波形Ｂのように、Ｖsenevよりやや低い場合も、トランジスタ２１のゲート・ソース間電圧は、Ｖsenev＋Ｖｔｈ−ＶＢＬ＞Ｖｔｈであるのでクランプ用トランジスタ２１はオンして、センスノードＮｓｅｎの電圧は、ＶｄｄからＶＢＬに低下する（波形Ｂ１）。
【００３８】
一方、波形Ｃのように、タイミングｔ４でビット線電圧がＶsenevよりやや高い場合、トランジスタ２１のゲート・ソース間電圧は、Ｖsenev＋Ｖｔｈ−ＶＢＬ＜Ｖｔｈであるので、クランプ用トランジスタ２１はオフとなる。このときトランジスタ２１のサブスレッショルド領域での電流により、センスノードＮｓｅｎはＶｄｄからいくらか低下する（波形Ｃ１）。波形Ｄのように、更にビット線電圧が高い場合は、クランプ用トランジスタ２１はより深いオフ状態となり、センスノードＮｓｅｎの電圧は、Ｖｄｄのまま殆ど変わらない（波形Ｄ１）。
【００３９】
タイミングｔ５でトランジスタ２１をオフにした後、タイミングｔ６で、センス信号ＳＥＮを“Ｈ”にすると、クロックトインバータ２４が活性化されて、ノードＮ２が駆動される。この時、ノードＮ１の電圧がクロックトインバータ２４の反転しきい値Ｖｉｎｖより低ければ、ノードＮ２は“Ｈ”となり、反転しきい値Ｖｉｎｖより高ければ、ノードＮ２は“Ｌ”となる。即ちビット線電圧が高く、ノードＮ２が“Ｌ”になれば、ＮＡＮＤセルユニットの内のメモリセルが上限値Ｖｅｖより低いしきい値状態に消去されたことになり、消去ベリファイが“パス”となる。
【００４０】
タイミングｔ７でラッチ信号ＬＡＴを“Ｈ”にすると、クロックトインバータ２５が活性化され、クロックトインバータ２４，２５によりセンスデータをラッチする。タイミングｔ８で残りの信号を元の状態に戻して消去ベリファイは終了する。
【００４１】
このようにして、ＮＡＮＤセルユニット内の全メモリセルがあるしきい値以下に消去されたか否かをチェックすることができる。その判定値は、クランプ用トランジスタ２１のゲートノードＢＬＣＬＡＭＰの電圧と、クロックトインバータ２４の反転しきい値で決定される。メモリセルのしきい値電圧がＶｅｖ＝−Ｖsenevより負であることを保証するには、タイミングｔ５以降にノードＮ１に電圧Ｖsenevが残っている場合に、それをクロックトインバータ２４が“Ｌ”入力と判定する必要がある。すなわち、Ｖsenevは、クロックトインバータの反転しきい値より低くなければならない。クロックトインバータの反転しきい値は、電源電圧Ｖｄｄやトランジスタのしきい値電圧Ｖｔｈにより大きく変化する。前述のように、電源電圧Ｖｄｄ＝１．８Ｖが定着しつつあるが、この場合、クロックトインバータの反転しきい値が例えば、０．７Ｖ前後とすると、図５のセンスアンプ回路を用いた従来の消去ベリファイでは、判定値Ｖsenevを０．７Ｖより低くしなければならず、負のしきい値状態を判定する消去ベリファイのマージンが小さくなる。
【００４２】
特に、多値記憶を行う場合にはこのベリファイマージンの低下はより大きな問題になる。図９Ａは、ＮＡＮＤフラッシュメモリで４値記憶を行う場合のデータとしきい値の関係を示す。図示のように一つのメモリセルで２ビット記憶を行うことにより、負のしきい値のデータ“１１”（消去状態）と、正のしきい値のデータ“１０”，“００”，“０１”の４値記憶を行う。
【００４３】
この様な多値記憶においては、その書き込み制御の都合上、図９Ａに破線で示すように、消去状態“１１”の分布幅を小さくする必要がある。そのために、通常の消去を行った後に、続けて弱い書き込み動作（ソフトプログラム）を行う。これにより、しきい値が負の方向に大きくシフトしたセルを正側にシフトさせるが、このとき少なからず、最初の消去しきい値分布よりも上限値Ｖｅｖ’が正側にシフトしてしまう。このようなソフトプログラムを伴う消去動作を考慮すると、ますます、消去ベリファイ時のマージン確保が困難になる。
【００４４】
この実施の形態においては、以上の点を考慮して、特に消去ベリファイ時に大きなマージンを確保することができるセンスアンプ回路を用いる。図７は、この実施の形態で用いられるセンスアンプ回路２を、図５の通常タイプと対応させて示している。図５と同じ構成要素には同じ符号を付して詳細な説明は省く、
センスノードＮｓｅｎには、ビット線データセンス時にセンスノードＮｓｅｎの電圧を上昇させるためのブースト用キャパシタ２７の一端が接続されている。キャパシタ２７の他端はブースト信号入力端子ＢＯＯＳＴとなる。また、クランプ電圧発生回路４０においては、電圧発生回路４２に電源電圧Ｖｄｄより高い昇圧電圧を供給するための昇圧回路４３が接続されている。
【００４５】
この様なセンスアンプ回路２を用いた場合の消去ベリファイ時のタイミングチャートを、図６に対応させて図８に示す。タイミングｔ０からｔ３までは、図６の場合と同じである。タイミングｔ３でプリチャージ用トランジスタ２２をオフにした後、タイミングｔ４で、入力端子ＢＯＯＳＴにＶｄｄの正の昇圧電圧を与える。これにより、Ｖｄｄに充電されてフローティングになっていたセンスノードＮｓｅｎは、キャパシタ２７の容量Ｃ２に応じたカップリング比により昇圧される。この昇圧されたセンスノードＮｓｅｎの電圧をＶｄｄ＋α・Ｖｄｄとする。
【００４６】
センスノードＮｓｅｎが昇圧された状態で、タイミングｔ５からｔ６の期間に、クランプ用トランジスタ２１のゲートＢＬＣＬＡＭＰにセンス用電圧Ｖsenev＋Ｖｔｈを印加する。波形Ａ，Ｂのようにビット線電圧がＶsenev以下であれば、トランジスタ２１はオンして、センスノードＮｓｅｎの電荷はビット線に放電され、その電圧はＶsenev以下に低下する（波形Ａ１，Ｂ１）。波形Ｃのようにビット線電圧がＶsenevよりわずかに高いと、トランジスタ２１はオフであるが、そのサブスレッショルド領域の電流によりセンスノードＮｓｅｎの電圧は、Ｖｄｄ＋α・Ｖｄｄからわずかに下がる（波形Ｃ１）。波形Ｄのようにビット線電圧がＶsenevより十分に高いと、トランジスタ２１は完全にオフになり、センスノードＮｓｅｎは、Ｖｄｄ＋α・Ｖｄｄに近い電圧に保持される（波形Ｄ１）。
【００４７】
タイミングｔ６でトランジスタ２１をオフにした後、タイミングｔ７でセンスノードＮｓｅｎを降圧する。即ちブースト端子ＢＯＯＳＴをＶｄｄから０Ｖに戻すことにより、キャパシタ２７のカップリングによりフローティング状態にあるセンスノードＮｓｅｎの電圧は低下する。以後、図６の場合と同様に、タイミングｔ８でクロックトインバータ２４を活性化し、タイミングｔ９でクロックトインバータ２５を活性化して、センスノードＮｓｅｎの電圧レベルにより決まる判定データをラッチする。
【００４８】
波形Ｂのようにビット線電圧がＶsenevよりわずかに低い場合、タイミングｔ６後にセンスノードＮｓｅｎ及びデータノードＮ１の電圧はほぼＶsenevとなっているが、これらのノードは、タイミングｔ７でのキャパシタ２７による降圧動作により、クロックトインバータ２４の反転しきい値Ｖinvを確実に下回るようにレベル低下する。よって、クロックトインバータの反転しきい値Ｖinvが電源電圧Ｖｄｄの低下により低下していても、ＶsenevをＶinvより高く設定できる。
【００４９】
言い換えれば、ブースト用キャパシタ２７によるセンスノードＮｓｅｎに対するカップリング比を所定の値に設定することによって、クロックトインバータ２４の反転しきい値が低くなっても、クランプ用トランジスタ２１のゲートＢＬＣＬＡＭＰに与えるセンス電圧を低くする必要がない。更に言い換えると、電源電圧Ｖｄｄが低下しても消去ベリファイのための判定値Ｖsenev（＝│Ｖｅｖ│）を従来と同等に保つことができ、或いはより自由に設定することができる。例えば図２に示すように、図５に示すセンスアンプ回路を用いた場合に保証される“１”データのしきい値分布上限値がＶｅｖであるとして、この実施の形態による図７のセンスアンプ回路を用いると、より低い上限値Ｖｅｖ’を保証することが可能になる。
【００５０】
ここで、波形Ｃ，Ｄのようにビット線電圧が判定値Vsenevを越えて、消去ベリファイがパスする場合においては、センスノードＮｓｅｎは、タイミングｔ４でＶｄｄ＋α・Ｖｄｄとした後に、タイミングｔ７でＶｄｄ近傍に戻るだけである。したがって、タイミングｔ５からｔ６におけるビット線電圧センス後のセンスノードＮｓｅｎ及びデータノードＮ１の“Ｈ”，“Ｌ”の電位差を大きくすることができる。すなわち、ビット線電圧センス時の増幅効果が大きい。
【００５１】
ビット線データセンス後のセンスノードＮｓｅｎの“Ｌ”レベル電圧を下げるためには、ブースト用キャパシタ２７に正電圧を与えることなく、タイミングｔ７で端子ＢＯＯＳＴを負方向に引き下げる方法も考えられる。しかしこの方法を用いると、消去ベリファイがパスするケースでは、センスノードＮｓｅｎがＶｄｄ−α・Ｖｄｄとなり、消去ベリファイがフェイルするケースでは、Ｖsenev−α・Ｖｄｄとなる。即ちセンスノードＮｓｅｎの“Ｈ”，“Ｌ”レベル差は、Ｖｄｄ−α・Ｖｄｄ−（Ｖsenev−α・Ｖｄｄ）＝Ｖｄｄ−Ｖsenevとなる。
【００５２】
これに対してこの実施の形態のように、センスノードＮｓｅｎの昇圧と降圧を行うと、センスノードＮｓｅｎの“Ｈ”，“Ｌ”レベル差はより大きくなる。即ち、消去ベリファイパスするケースは、センスノードＮｓｅｎがＶｄｄ、消去ベリファイフェイルするケースはこれがＶsenev−α・ｖｄｄとなる。即ちセンスノードＮｓｅｎの“Ｈ”，“Ｌ”レベル差は、Ｖｄｄ−（Ｖsenev−α・Ｖｄｄ）＝Ｖｄｄ−Ｖsenev＋α・Ｖｄｄとなる。もちろん、センスノードの降圧のみを行う方法でも、判定値Ｖsenevをインバータの反転しきい値Ｖinvより高くする目的は達せられるが、これではクロックトインバータ２４が“Ｈ”入力としてセンスできる電圧範囲が小さくなってしまう。
【００５３】
次に、ベリファイ判定値Ｖsenevの電圧発生に関して説明する。タイミングｔ５からｔ６の間にクランプ用トランジスタ２１のゲートＢＬＣＬＡＭＰに印加されるセンス用電圧はＶsenev＋Ｖｔｈであり、この電圧は、電圧発生回路４２で発生される。例えば、Ｖsenev＝１Ｖとすると、基板バイアス効果を考慮したしきい値電圧Ｖｔｈは１．５Ｖ程度にはなるため、電圧発生回路４２の電源電圧は２．５Ｖ程度は必要である。したがって、電源電圧１．８Ｖの元では、電圧発生回路４２の電源電圧を昇圧しておかなければ、所望のベリファイ動作を実現できない。よって、３Ｖ程度の昇圧電圧を発生する昇圧回路４３が必要となる。
【００５４】
以上のようのこの実施の形態のセンスアンプ回路を用いると、電源電圧の低下に影響されず十分な消去マージンの設定が可能な消去ベリファイが可能になる。特にこの実施の形態は、図９Ａで説明したような多値記憶を行う場合に有効である。この点を以下に具体的に説明する。
【００５５】
４値記憶方式では、前述のようにデータ“１１”の消去状態のしきい値分布制御のためには、消去とその後のソフト書き込みを必要とする。この実施の形態での消去とソフト書き込みの動作を、具体的に図９Ｂ及び図９Ｃを参照して説明する。図９Ｂ及び図９Ｃでは、消去データ“１１”の分布のみについて、消去後の状態（実線）とソフト書き込み後（破線）の状態を示している。
【００５６】
消去ベリファイに関しては、前述の二値データの場合と同様に、図７のセンスアンプ回路２を用いることによって、データ“１１”の上限値Ｖｅｖを、電源電圧の低下の影響を受けず、低くすることが可能である。データ“１１”のソフト書き込みベリファイについては、図９Ｂに破線で示したように、しきい値の上限値Ｖｓｐを規定する方式と、図９Ｃに破線で示したように、しきい値の下限値Ｖｓｖを規定する方式とがある。
【００５７】
図９Ｂのソフト書き込みベリファイでは、先の二値データの消去ベリファイと同様に、選択ブロックのワード線に０Ｖを与えて、ソース線からビット線に電流を流すものとする。このとき、クランプ用トランジスタ２１のゲートＢＬＣＬＡＭＰに与えるセンス電圧Ｖsenev＋Ｖｔｈは、Ｖsenev＝│Ｖｓｐ│とする。そして、少なくとも一つのＮＡＮＤセルユニット（例えば、２，３のＮＡＮＤセルユニット）についてそのビット線電圧がＶsenev以下になったことを検出して、パスと判定する。言い換えれば、しきい値上限値Ｖｓｐを越えるわずかな書き過ぎがあったことを検出してパス判定を行う。これにより、データ“１１”のしきい値分布上限値をほぼ、Ｖｓｐに設定することができる。
【００５８】
図９Ｃのソフト書き込みベリファイでも、先の二値データの消去ベリファイと同様に、選択ブロックのワード線に０Ｖを与えて、ソース線からビット線に電流を流すものとする。このとき、クランプ用トランジスタ２１のゲートＢＬＣＬＡＭＰに与えるセンス電圧Ｖsenev＋Ｖｔｈは、Ｖsenev＝│Ｖｓｖ│とする。そして、選択ブロック内の全ＮＡＮＤセルユニットについて、ビット線電圧がＶsenev以下になったことを検出して、パスと判定する。これにより、図９Ｃの示すソフト書き込み後のしきい値下限値Ｖｓｖを保証することができる。この方式は、１回のソフト書き込みでのしきい値変化を微小幅に抑えながら、複数回のソフトプログラムを繰り返す場合に有効である。この方法では、上限値が大きく正方向にシフトすることがないためである。
【００５９】
前述のようのこの実施の形態によるセンスアンプ回路では、電源電圧が低くなっても、メモリセルの絶対値の大きな負のしきい値電圧の制御が可能である。従って、前述した消去ベリファイのみならず、消去後のソフト書き込みベリファイにおいても、大きなセンスマージンを確保することが可能になる。
【００６０】
なおここまで説明した消去ベリファイ及びソフト書き込みベリファイにおいて、選択ブロックの全ワード線に０Ｖを与える例を説明したが、ワード線に他の適当な読み出し電圧Ｖｗを印加することもできる。その場合、ビット線に得られる電圧は理想的には、Ｖｗ−Ｖｔ（Ｖｔ：メモリセルのしきい値）となる。ソフト書き込みでは、負のしきい値の上限値が少なからず正の方向にシフトすることを許容する必要がある。よって、Ｖｗは、その許容されるシフト量となる。この場合、ビット線データセンス時にクランプ用トランジスタ２１のゲートＢＬＣＬＡＭＰに与えるセンス用電圧は、Ｖsenev＋Ｖｔｈ（Ｖｔｈ：クランプ用トランジスタのしきい値）のままでよい。
【００６１】
図１０は、図７のセンスアンプ回路２を一部改良した実施の形態である。クロックトインバータ２４と２５により構成されるラッチ回路のデータノードＮ１，Ｎ２間にイコライズ用ＮＭＯＳトランジスタ２８が追加されている。このセンスアンプ回路２を用いた場合の消去ベリファイ時のタイミングチャートを、図８に対応させて図１１に示す。
【００６２】
先の実施の形態では、昇圧用キャパシタ２７によってセンスノードＮｓｅｎとデータノードＮ１を同時に昇圧したのに対し、この実施の形態では、昇圧される部位をセンスノードＮｓｅｎに限っている。すなわち、転送用トランジスタ２３のゲートＢＬＣは、トランジスタ２１によるデータセンスが終了した後のタイミングｔ８まで０Ｖを保持する。その間データノードＮ１は、センスノードＮｓｅｎから切り離されている。その状態でセンスノードＮｓｅｎのみが昇圧され（タイミングｔ４）る。そして、トランジスタ２１がオンにされてビット線データ転送が行われ（タイミングｔ５−ｔ６）、その後センスノードＮｓｅｎが降圧される（タイミングｔ７）。
【００６３】
この実施の形態によると、キャパシタ２７によるセンスノードＮｓｅｎの電圧制御がより正確に行える利点がある。先の実施の形態においては、タイミングｔ４でキャパシタ２７を駆動したとき、トランジスタ２３がオフになって、ノードＮ１の寄生容量がほとんど加味されないカップリング比でセンスノードＮｓｅｎのみ昇圧され、タイミングｔ７で降圧する際には、センスノードＮｓｅｎおよびデータノードＮ１の電圧がＶｄｄより低いと、ノードＮ１の寄生容量込みのカップリング比で降圧される。キャパシタ２６，２６の容量Ｃ１，Ｃ２がセンスノードＮｓｅｎやデータノードＮ１の寄生容量より十分大きければ、昇圧と降圧の振幅はほとんど同じになる。しかし、ＮＡＮＤ型フラッシュにおいては、同時にアクセスされるビット線にそれぞれセンスアンプが存在するため、レイアウトを考慮すると、キャパシタ２６，２７は必要最小限の容量にすることが望ましい。その意味で、図１１に示すように、昇圧、降圧動作はセンスノードＮsenに限定するとよい。
【００６４】
本実施の形態では、更に、センスノードＮｓｅｎの電圧をラッチする前に、タイミングｔ６でイコライズ信号ＥＱを立ち上げて、トランジスタ２８をオンにし、データノードＮ１とＮ２をＶｄｄ／２にイコライズする。これにより、センスノードＮｓｅｎのセンスデータをデータノードＮ１に取り込むときに、ノードＮ１の履歴に影響されることがない。すなわち、消去ベリファイに入る前に、データラッチが保持していたデータが“Ｌ”，“Ｈ”のどちらであっても、ビット線電圧センス後のセンスノードＮｓｅｎの電圧を取り込む際には、ノードＮ１を常に同じ状態とすることができる。
【００６５】
図１２は、図１１の動作波形を一部改良した動作波形を示している。図８或いは図１１の消去ベリファイ動作では、センスノードＮｓｅｎやデータノードＮ１をキャパシタ２７により降圧する際に、セルデータによっては、クランプ用トランジスタ２１のソース／ドレイン接合部が順バイアスになる。例えば、消去メモリセルのしきい値が正（消去不十分）であった場合には、タイミングｔ１以降ビット線の充電が行われず、タイミングｔ５からｔ６のビット線電圧センス動作後にセンスノードＮｓｅｎやデータノードＮ１はほぼ０Ｖとなる。この状態でキャパシタ２７に与えられていた昇圧電圧が除かれると、センスノードＮｓｅｎやデータノードＮ１は容量カップリングにより負電圧に振れる。
【００６６】
図１２では、その様な事態を防止するために、データセンス終了のタイミングｔ６からｔ８まで、トランジスタ２１には、それがわずかにオンする程度のゲート電圧Ｖtranを印加する。これにより、昇圧動作を停止するタイミングｔ７でセンスノードＮｓｅｎが０Ｖ以下になろうとした場合には、ビット線から電荷が供給され、センスノードＮｓｅｎが負にならないように制御される。ビット線ＢＬがほとんど０Ｖであっても、ビット線容量に比べてキャパシタ２６，２７の容量が十分に小さければ、上述した電荷転送によるセンスノードＮｓｅｎの電位低下を抑える効果が期待できる。
【００６７】
次に、上記各実施の形態による不揮発性半導体記憶装置を搭載した電子カードと、その電子カードを用いた電子装置の実施の形態を説明する。図１３は、この実施の形態による電子カードと、この電子カードを用いた電子装置の構成を示す。ここでは電子装置は、携帯電子機器の一例としてのディジタルスチルカメラ１０１を示す。電子カードは、ディジタルスチルカメラ１０１の記録媒体として用いられるメモリカード６１である。メモリカード６１は、先の各実施の形態で説明した不揮発性半導体装置或いはメモリシステムが集積化され封止されたＩＣパッケージＰＫ１を有する。
【００６８】
ディジタルスチルカメラ１０１のケースには、カードスロット１０２と、このカードスロット１０２に接続された、図示しない回路基板が収納されている。メモリカード６１は、カードスロット１０２に取り外し可能に装着される。メモリカード６１は、カードスロット１０２に装着されると、回路基板上の電気回路に電気的に接続される。
【００６９】
電子カードが例えば、非接触型のＩＣカードである場合、カードスロット１０２に収納し、或いは近づけることによって、回路基板上の電気回路に無線信号により接続される。
【００７０】
図１４は、ディジタルスチルカメラの基本的な構成を示す。被写体からの光は、レンズ１０３により集光されて撮像装置１０４に入力される。撮像装置１０４は例えばＣＭＯＳイメージセンサであり、入力された光を光電変換し、アナログ信号を出力する。このアナログ信号は、アナログ増幅器（ＡＭＰ）により増幅された後、Ａ／Ｄコンバータによりディジタル変換される。変換された信号は、カメラ信号処理回路１０５に入力され、例えば自動露出制御（ＡＥ）、自動ホワイトバランス制御（ＡＷＢ）、及び色分離処理を行った後、輝度信号と色差信号に変換される。
【００７１】
画像をモニターする場合、カメラ信号処理回路１０５から出力された信号はビデオ信号処理回路１０６に入力され、ビデオ信号に変換される。ビデオ信号の方式としては、例えばＮＴＳＣ（Ｎａｔｉｏｎａｌ  Ｔｅｌｅｖｉｓｉｏｎ  Ｓｙｓｔｅｍ  Ｃｏｍｍｉｔｔｅｅ）を挙げることができる。ビデオ信号は、表示信号処理回路１０７を介して、ディジタルスチルカメラ１０１に取り付けられた表示部１０８に出力される。表示部１０８は例えば液晶モニターである。
【００７２】
ビデオ信号は、ビデオドライバ１０９を介してビデオ出力端子１１０に与えられる。ディジタルスチルカメラ１０１により撮像された画像は、ビデオ出力端子１１０を介して、例えばテレビジョン等の画像機器に出力することができる。これにより、撮像した画像を表示部１０８以外でも表示することができる。撮像装置１０４、アナログ増幅器（ＡＭＰ）、Ａ／Ｄコンバータ（Ａ／Ｄ）、カメラ信号処理回路１０５は、マイクロコンピュータ１１１により制御される。
【００７３】
画像をキャプチャする場合、操作ボタン例えばシャッタボタン１１２を操作者が押す。これにより、マイクロコンピュータ１１１が、メモリコントローラ１１３を制御し、カメラ信号処理回路１０５から出力された信号がフレーム画像としてビデオメモリ１１４に書き込まれる。ビデオメモリ１１４に書き込まれたフレーム画像は、圧縮／伸張処理回路１１５により、所定の圧縮フォーマットに基づいて圧縮され、カードインタフェース１１６を介してカードスロット１０２に装着されているメモリカード６１に記録される。
【００７４】
記録した画像を再生する場合、メモリカード６１に記録されている画像を、カードインタフェース１１６を介して読み出し、圧縮／伸張処理回路１１５により伸張した後、ビデオメモリ１１４に書き込む。書き込まれた画像はビデオ信号処理回路１０６に入力され、画像をモニターする場合と同様に、表示部１０８や画像機器に映し出される。
【００７５】
なおこの構成では、回路基板１００上に、カードスロット１０２、撮像装置１０４、アナログ増幅器（ＡＭＰ）、Ａ／Ｄコンバータ（Ａ／Ｄ）、カメラ信号処理回路１０５、ビデオ信号処理回路１０６、メモリコントローラ１１３、ビデオメモリ１１４、圧縮／伸張処理回路１１５、及びカードインタフェース１１６が実装される。
【００７６】
但しカードスロット１０２については、回路基板１００上に実装される必要はなく、コネクタケーブル等により回路基板１００に接続されるようにしてもよい。
【００７７】
回路基板１００上には更に、電源回路１１７が実装される。電源回路１１７は、外部電源、或いは電池からの電源の供給を受け、ディジタルスチルカメラの内部で使用する内部電源電圧を発生する。電源回路１１７として、ＤＣ−ＤＣコンバータを用いてもよい。内部電源電圧は、上述した各回路に供給される他、ストロボ１１８、表示部１０８にも供給される。
【００７８】
以上のようにこの実施の形態の電子カードは、ディジタルスチルカメラ等の携帯電子機器に用いることが可能である。更にこの電子カードは、携帯電子機器だけでなく、図１５Ａ−１５Ｊに示すような他の各種電子機器に適用することができる。即ち、図１５Ａに示すビデオカメラ、図１５Ｂに示すテレビジョン、図１５Ｃに示すオーディオ機器、図１５Ｄに示すゲーム機器、図１５Ｅに示す電子楽器、図１５Ｆに示す携帯電話、図１５Ｇに示すパーソナルコンピュータ、図１５Ｈに示すパーソナルディジタルアシスタント（ＰＤＡ）、図１５Ｉに示すヴォイスレコーダ、図１５Ｊに示すＰＣカード等に、上記電子カードを用いることができる。
【図面の簡単な説明】
【００７９】
【図１】この発明の実施の形態によるフラッシュメモリの構成を示す図である。
【図２】同フラッシュメモリの二値データのしきい値分布を示す図である。
【図３】同フラッシュメモリの消去時のバイアス条件を一つのＮＡＮＤセルユニットについて示す図である。
【図４】同フラッシュメモリの消去ベリファイ時のバイアス条件を一つのＮＡＮＤセルユニットについて示す図である。
【図５】通常のＮＡＮＤ型フラッシュメモリに用いられるセンスアンプ回路の要部構成を示す図である。
【図６】同センスアンプ回路を用いた消去ベリファイ動作のタイミング図である。
【図７】実施の形態によるセンスアンプ回路の要部構成を示す図である。
【図８】同センスアンプ回路を用いた消去ベリファイ動作のタイミング図である。
【図９Ａ】４値データのしきい値分布を示す図である。
【図９Ｂ】実施の形態による４値記憶の場合のデータ“１１”の消去ベリファイ法を説明するための図である。
【図９Ｃ】実施の形態による４値記憶の場合のデータ“１１”の他の消去ベリファイ法を説明するための図である。
【図１０】他の実施の形態によるセンスアンプ回路の構成を示す図である。
【図１１】同センスアンプ回路を用いた消去ベリファイ動作のタイミング図である。
【図１２】同センスアンプ回路を用いた他の消去ベリファイ動作のタイミング図である。
【図１３】ディジタルスチルカメラに適用した実施の形態を示す図である。
【図１４】同ディジタルスチルカメラの内部構成を示す図である。
【図１５Ａ】ビデオカメラに適用した実施の形態を示す図である。
【図１５Ｂ】テレビジョンに適用した実施の形態を示す図である。
【図１５Ｃ】オーディオ機器に適用した実施の形態を示す図である。
【図１５Ｄ】ゲーム機器に適用した実施の形態を示す図である。
【図１５Ｅ】電子楽器に適用した実施の形態を示す図である。
【図１５Ｆ】携帯電話に適用した実施の形態を示す図である。
【図１５Ｇ】パーソナルコンピュータに適用した実施の形態を示す図である。
【図１５Ｈ】パーソナルディジタルアシスタント（ＰＤＡ）に適用した実施の形態を示す図である。
【図１５Ｉ】ヴォイスレコーダに適用した実施の形態を示す図である。
【図１５Ｊ】ＰＣカードに適用した実施の形態を示す図である。
【符号の説明】
【００８０】
１…メモリセルアレイ、２…センスアンプ回路、３…ロウデコーダ、４…コントローラ、５…データ入出力バッファ、１０…ＮＡＮＤセルユニット、２１…クランプ用ＮＭＯＳトランジスタ、２２…プリチャージ用ＮＭＯＳトランジスタ、２４，２５…クロックトインバータ、２６…キャパシタ、２７…昇圧用キャパシタ、２８…イコライズ用ＮＭＯＳトランジスタ、４０…クランプ電圧発生回路、４１…ドライバ、４２…電圧発生回路、４３…昇圧回路。
【図１】
2005116102.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５Ａ】
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【図１５Ｂ】
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【図１５Ｃ】
2005116102.tif 000021
【図１５Ｄ】
2005116102.tif 000022
【図１５Ｅ】
2005116102.tif 000023
【図１５Ｆ】
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【図１５Ｇ】
2005116102.tif 000025
【図１５Ｈ】
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【図１５Ｉ】
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【図１５Ｊ】
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