(57)【要約】 【課題】  シャットダウン状態からの回復直後に給電用トランジスタに流れる充電電流を制御して入力電源の電圧ドロップを抑制することができる電源装置の提供。【解決手段】  基準電圧（VREF）を生成する基準電圧生成回路６と、入力電源（VTT_IN）と出力端子（VTT出力端子）との間に設けられた給電用トランジスタ１１と、接地電位とVTT出力端子との間に設けられた放電用トランジスタ１２と、出力電源電圧（VTT）をフィードバック入力し、VREFと比較して、給電用、放電用のトランジスタ１１、１２をそれぞれ制御する差動増幅回路１３、１４と、を備え、定電流源２１とコンデンサ２２とにより、緩やかに立ち上がる電圧を生成するシャットダウン回復回路７をさらに備え、差動増幅回路１３は、シャットダウン状態から回復したときから一定期間、VREFに代えてシャットダウン回復回路７の電圧（SR）とVTTとを比較する。【選択図】  図１
2005092783.tif 000002
【特許請求の範囲】
【請求項１】
基準電圧を生成する基準電圧生成回路と、
入力電源と出力端子との間に設けられた第１のトランジスタと、
接地電位と出力端子との間に設けられた第２のトランジスタと、
出力電源電圧をフィードバック入力し、基準電圧生成回路から入力される基準電圧と比較して、第１、第２のトランジスタをそれぞれ制御する第１、第２の差動増幅回路と、
を備え、出力端子から出力電源電圧を出力する電源装置において、
緩やかに立ち上がる電圧を生成するシャットダウン回復回路をさらに備え、
前記第１の差動増幅回路は、シャットダウン状態から回復したときから一定期間、基準電圧に代えてシャットダウン回復回路の電圧と出力電源電圧とを比較することを特徴とする電源装置。
【請求項２】
請求項１に記載の電源装置において、
前記シャットダウン回復回路は定電流源とコンデンサとにより、緩やかに立ち上がる電圧を生成することを特徴とする電源装置。
【請求項３】
請求項１または２に記載の電源装置と、メモリ装置およびコントローラとを備える電子機器であって、
メモリ装置とコントローラとは第１の抵抗を介して少なくとも１つの信号ラインで接続され、
電源装置の出力端子は、ターミネーション用電源として、第２の抵抗を介して信号ラインのメモリ装置側に接続されていることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高速メモリ装置に好適なプッシュプル型の電源装置、およびその電源装置を備えてその出力をターミネーション用電源に用いる電子機器に関する。
【背景技術】
【０００２】
近年、電子機器の高性能化に伴い、データ転送速度のより高速化を図るメモリ装置の開発が盛んに行われている。その中で、クロック信号に同期して動作するシンクロナスＤＲＡＭ（ＳＤＲＡＭ）のデータ転送速度を高速化するものとして、データ転送をクロック信号の立ち上がりと立ち下がりの両方のエッジに同期させるＤＤＲ(Double Data Rate)シンクロナスＤＲＡＭ（ＤＤＲ−ＳＤＲＡＭ）が実用化されている。
【０００３】
そして、ＤＤＲ−ＳＤＲＡＭでは、この高速のデータ転送のため、ターミネーション用電源電圧と基準電圧とを用いた高速で信号が小振幅化されたインターフェイスが採用されている（例えば、特許文献１）。図３はこのインターフェイスの構成を示す電子機器の部分回路図である。この電子機器４９は、例えばマイクロコンピュータであるコントローラ５１、ＤＤＲ−ＳＤＲＡＭ５２、ターミネーション用電源電圧（VTT）を出力するターミネーション用電源装置５０を備えている。コントローラ５１とＤＤＲ−ＳＤＲＡＭ５２とはインターフェイス用抵抗５３を介して信号ラインにより接続され、この信号ラインとターミネーション用電源装置５０のターミネーション用電源（VTT）は、インターフェイス用抵抗５３のＤＤＲ−ＳＤＲＡＭ５２側の接続点ａで、インターフェイス用抵抗５４を介して接続されている。
【０００４】
この例では、コントローラ５１およびＤＤＲ−ＳＤＲＡＭ５２のシステム電源（VDD)は２．５Ｖに、ターミネーション用電源電圧（VTT）と基準電圧（VREF）とは１．２５Ｖに、また、インターフェイス用抵抗５３、５４の抵抗値は等しくされている。コントローラ５１は、その出力回路６１がＣＭＯＳ形式で構成され、ハイレベルとして２．５Ｖ、ローレベルとして０Ｖを出力する。このハイおよびローレベルの電圧は、インターフェイス用抵抗５３、５４にて分割され、接続点ａではそれぞれ１．８７５Ｖ、０．６２５Ｖに小振幅化される。この小振幅化された信号は、ＤＤＲ−ＳＤＲＡＭ５２の入力信号差動増幅器６２の非反転入力端子に入力され、反転入力端子に入力される基準電圧（VREF）の１．２５Ｖと比較することにより、ハイレベルであるかローレベルであるかが高速でもって判定される。
【０００５】
したがって、このような高速で信号が小振幅化されたインターフェイスを実現するためには、ターミネーション用電源電圧（VTT）と基準電圧（VREF）とを出力するターミネーション用電源装置５０が必要である。このターミネーション用電源装置５０として、特願２００３−３０７７１０で開示される電源装置が本願発明者によって提案されている。この電源装置を図４に示すが、ここでは、本願発明と直接関係しないオフセットに係る部分は省略している。
【０００６】
この電源装置１０１は、いわゆるプッシュプル型であり、ターミネーション用電源電圧（VTT）をターミネーション用電源電圧出力端子（VTT出力端子）から、基準電圧（VREF）を基準電圧出力端子（VREF出力端子）から出力するものであり、基準電圧（VREF)を生成する基準電圧生成回路１０６と、入力電源（VTT_IN）とVTT出力端子との間に設けられた給電用トランジスタ１１１と、接地電位とVTT出力端子との間に設けられた放電用トランジスタ１１２と、ターミネーション用電源電圧（VTT）がフィードバック入力され、基準電圧（VREF)と比較して、給電用、放電用トランジスタ１１１、１１２をそれぞれ制御する差動増幅回路１１３、１１４と、を備える。したがって、差動増幅回路１１３、給電用トランジスタ１１１は第１のフィードバックループを形成し、差動増幅回路１１４、放電用トランジスタ１１２は第２のフィードバックループを形成する。また、VTT出力端子にはターミネーション用電源電圧（VTT）を安定化する安定化コンデンサ１１９が接続されている。
【０００７】
そして、基準電圧生成回路１０６は、入力電源（VDDQ）の電圧を分割して基準電圧（VREF)を生成する抵抗１１７、１１８と、この基準電圧（VREF)を出力するバッファアンプ１１５と、から構成される。抵抗１１７、１１８は等しい抵抗値にしている。基準電圧（VREF)は、基準電圧出力端子（VREF出力端子）から外部に出力されるとともに、差動増幅回路１１３、１１４に出力される。
【０００８】
この電源装置１０１では、差動増幅回路１１３、１１４およびバッファアンプ１１５の入力電源（VCC）を５Ｖに設定するとともに、給電用トランジスタ１１１の入力電源（VTT_IN）および抵抗１１７、１１８に入力する入力電源（VDDQ）は、入力電源（VCC）からレギュレータ（図示せず）により降圧し、前述の図３におけるシステム電源（VDD）と同じ２．５Ｖに設定している。したがって、入力電源（VDDQ）の電圧２．５Ｖから抵抗１１７、１１８の分割により生成する基準電圧（VREF)は、１．２５Ｖになる。前述の第１、第２のフィードバックループは、ターミネーション用電源電圧（VTT）をこの基準電圧（VREF)１．２５Ｖに一致させるべく作用するのである。
【０００９】
【特許文献１】特開２００１−１９５８８４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
このように、この電源装置１０１は、ターミネーション用電源電圧（VTT）と基準電圧（VREF）とを出力することができる。
【００１１】
ところで、ターミネーション用電源電圧（VTT）と基準電圧（VREF）とを用いた高速で信号が小振幅化されたインターフェイスを採用する前述の電子機器４９は、一般に、非動作時に現状態の保持のみを行い消費電力の低減を図る機能、いわゆるシャットダウン機能を有する。このとき、ターミネーション用電源電圧（VTT）出力は、シャットダウン状態にすることを判断する装置（図示せず）からのシャットダウン信号（SW）に従ってオフ状態（フローティング状態）に制御される。一方、基準電圧（VREF）は、ＤＤＲ−ＳＤＲＡＭ５２等の現状態の保持のため、シャットダウン信号（SW）による制御下におかれることなく、継続して出力される。この方式は、Suspend To RAMと呼ばれる。
【００１２】
この方式に対応する電源装置１０１は、シャットダウン状態では、シャットダウン信号（SW）の例えばローレベルを受け、給電用トランジスタ１１１と放電用トランジスタ１１２をオフ状態にする。これにより、安定化コンデンサ１１９は自然放電することとなり、したがって、ターミネーション用電源電圧（VTT）は、自然放電に応じて低下し、やがて接地電位のレベルに至る。
【００１３】
また、シャットダウン信号（SW）の例えばハイレベルを受けることでシャットダウン状態は解除され、給電用トランジスタ１１１は、前述の第１のフィードバックループにより、オフ状態からオン状態に変わる。放電用トランジスタ１１２は、前述の第２のフィードバックループが作用しオフ状態が維持される。このシャットダウン回復直後の各部の電圧または電流の波形を図５に示す。すなわち、シャットダウン状態から回復したとき（t０）、給電用トランジスタ１１１はオフ状態からオン状態に変わり、低下していたターミネーション用電源電圧（VTT）を基準電圧（VREF）に一致させるべく、入力電源（VTT_IN）から給電用トランジスタ１１１を通り、安定化コンデンサ１１９に充電電流（ITT）が流れる。この場合、接地電位のレベルまで低下していたターミネーション用電源電圧（VTT）と基準電圧（VREF）との電圧差が大きいため、給電用トランジスタ１１１はその最大電流を流す状態、すなわちフル・オン状態となる。しかも、安定化コンデンサ１１９の容量値は、一般的に、２２０ｐＦ程度と大きいため、比較的長い時間、充電電流（ITT）がフル・オン状態の給電用トランジスタ１１１に流れる。その結果、入力電源（VTT_IN）の電圧ドロップはかなり大きいものとなる。
【００１４】
このとき、入力電源（VDDQ）も、入力電源（VTT_IN）に接続されているので、その電圧もドロップし、したがって、基準電圧（VREF）も通常の電圧からかなり低い方にずれる。その結果、基準電圧（VREF）が入力されるＤＤＲ−ＳＤＲＡＭ５２等は正常動作の安全度（余裕度）が減少し、極端な場合、誤動作を起こすことが懸念されるのである。
【００１５】
本発明は、以上の事由に鑑みてなされたもので、その目的とするところは、シャットダウン状態からの回復直後に給電用トランジスタに流れる充電電流を制御して入力電源の電圧ドロップを抑制することができる電源装置、およびそれを用いた電子機器を提供することにある。
【課題を解決するための手段】
【００１６】
上記の課題を解決するために、請求項１に係る電源装置は、基準電圧を生成する基準電圧生成回路と、入力電源と出力端子との間に設けられた第１のトランジスタと、接地電位と出力端子との間に設けられた第２のトランジスタと、出力電源電圧をフィードバック入力し、基準電圧生成回路から入力される基準電圧と比較して、第１、第２のトランジスタをそれぞれ制御する第１、第２の差動増幅回路と、を備え、出力端子から出力電源電圧を出力する電源装置において、緩やかに立ち上がる電圧を生成するシャットダウン回復回路をさらに備え、前記第１の差動増幅回路は、シャットダウン状態から回復したときから一定期間、基準電圧に代えてシャットダウン回復回路の電圧と出力電源電圧とを比較することを特徴とする。
【００１７】
請求項２に係る電源装置は、請求項１に記載の電源装置において、前記シャットダウン回復回路は定電流源とコンデンサとにより、緩やかに立ち上がる電圧を生成することを特徴とする。
【００１８】
請求項３に係る電子機器は、請求項１または２に記載の電源装置と、メモリ装置およびコントローラとを備える電子機器であって、メモリ装置とコントローラとは第１の抵抗を介して少なくとも１つの信号ラインで接続され、電源装置の出力端子は、ターミネーション用電源として、第２の抵抗を介して信号ラインのメモリ装置側に接続されていることを特徴とする。
【発明の効果】
【００１９】
本発明の電源装置は、第１の差動増幅回路が、シャットダウン回復直後に、シャットダウン回復回路からの緩やかに上昇する電圧と出力電源電圧（ターミネーション用電源電圧）とを比較して給電用トランジスタ（第１のトランジスタ）を制御するので、給電用トランジスタに流れる充電電流はほぼ一定となり、入力電源の電圧ドロップは殆ど生じない程度に抑制される。また、本発明の電子機器は、この電源装置を用いることにより、シャットダウン回復直後に、入力電源の電圧ドロップに起因する誤動作の可能性をなくし、安全度の高い動作を可能とする。
【発明を実施するための最良の形態】
【００２０】
以下、本発明が前述の図３に示した電子機器に用いられる実施形態を図面を参照しながら説明する。図１は本発明の実施形態である電源装置１の回路図である。
【００２１】
電源装置１は、いわゆるプッシュプル型であり、出力電源電圧、すなわち、ターミネーション用電源電圧（VTT）をターミネーション用電源電圧出力端子（VTT出力端子）から、基準電圧（VREF）を基準電圧出力端子（VREF出力端子）から出力するものであり、基準電圧（VREF)を生成する基準電圧生成回路６と、入力電源（VTT_IN）とVTT出力端子との間に設けられたＮＭＯＳ型の給電用トランジスタ（第１のトランジスタ）１１と、接地電位とVTT出力端子との間に設けられたＮＭＯＳ型の放電用トランジスタ（第２のトランジスタ）１２と、ターミネーション用電源電圧（VTT）がフィードバック入力され、基準電圧（VREF)と比較して、第１、第２のトランジスタ１１、１２をそれぞれ制御する第１、第２の差動増幅回路１３、１４と、を備える点は背景技術の電源装置１０１と実質的に同様である。ただし、第１の差動増幅回路１３は、基準電圧（VREF)が入力される非反転入力端子のほかに、後述するシャットダウン回復回路の出力電圧が入力される別の非反転入力端子を有している。そして、これら２個の非反転入力端子にともに電圧が入力された場合、低い電圧値の方を優先させてターミネーション用電源電圧（VTT）と比較するようにしている。また、VTT出力端子にはターミネーション用電源電圧（VTT）を安定化する安定化コンデンサ１９が接続されている点も電源装置１０１と実質的に同様である。
【００２２】
また、基準電圧生成回路６は、これも電源装置１０１のものと実質的に同様に、入力電源（VDDQ）の電圧を分割して基準電圧（VREF)を生成する抵抗１７、１８と、この基準電圧（VREF)を出力するバッファアンプ１５と、から構成される。抵抗１７、１８は等しい抵抗値にしている。基準電圧（VREF)は、基準電圧出力端子（VREF出力端子）から外部に出力されるとともに、第１および第２の差動増幅回路１３、１４に出力される。
【００２３】
電源装置１は、以上の構成に加え、定電流源２１とコンデンサ２２とにより、緩やかに立ち上がる電圧（SR）を生成するシャットダウン回復回路７を備える。そして、第１の差動増幅回路１３は、シャットダウン状態からの回復時（直後）に、基準電圧（VREF)に代え、一定期間、シャットダウン回復回路７からの電圧（SR）とターミネーション用電源電圧（VTT）とを比較するのである。また、この第１、第２の差動増幅回路１３、１４は、シャットダウン時には、シャットダウン信号（SW）に、具体的には、ローレベルが入力され、第１、第２のトランジスタ１１、１２のゲートを接地電位レベルにしてそれらをオフ状態にする。
【００２４】
シャットダウン回復回路７は、さらに、シャットダウン状態から回復するとき、すなわち、シャットダウン信号（SW）がローレベルからハイレベルに変化したときにワンショットパルスを発生するワンショットパルス発生器２４と、そのワンショットパルスを受けて、シャットダウン回復回路７の出力電圧を一旦接地電位レベルにするトランジスタ２３を備える。
【００２５】
この電源装置１では、第１、第２の差動増幅回路１３、１４、バッファアンプ１５およびシャットダウン回復回路７の入力電源（VCC）を５Ｖに設定するとともに、給電用トランジスタ１１の入力電源（VTT_IN）および抵抗１７、１８に入力する電源（VDDQ）は、入力電源（VCC）からレギュレータ（図示せず）により降圧し、前述の図３におけるシステム電源（VDD）と同じ２．５Ｖに設定している。
【００２６】
また、電源装置１０１と実質的に同様に、第１の差動増幅回路１３、第１のトランジスタ１１は第１のフィードバックループを形成し、第２の差動増幅回路１４、第２のトランジスタ１２は第２のフィードバックループを形成する。シャットダウン状態からの回復直後の一定期間経過後、すなわち通常時は、第１、第２のフィードバックループが、ターミネーション用電源電圧（VTT）を基準電圧（VREF)に一致させるように作用する。シャットダウン状態からの回復直後の一定期間は、後述のように第１、第２のフィードバックループが作用する。
【００２７】
次に、シャットダウン状態からの回復直後の動作を図２に基づいて説明する。
【００２８】
シャットダウン信号（SW）がローレベルからハイレベルに変化すること（t０）でシャットダウン状態は解除され、前述の第１、第２のフィードバックループが作用することになる。同時に、シャットダウン回復回路７では、ワンショットパルス発生器２４がワンショットパルスを発生し、そのワンショットパルスを受けたトランジスタ２３がその出力電圧（SR）を一旦接地電位レベルにする。そして、定電流源２１から一定電流をコンデンサ２２に流すことにより、接地電位レベルから徐々に上昇する電圧（SR）を発生して第１の差動増幅回路１３の非反転入力端子に出力する。第１の差動増幅回路１３では、２つの非反転入力端子に入力される電圧、すなわち基準電圧（VREF)とシャットダウン回復回路７の電圧（SR）のうち低い方と、反転入力端子に入力されるターミネーション用電源電圧（VTT）とが比較されるので、シャットダウン回復回路７の電圧（SR）が基準電圧（VREF)を越える時点（t１）まで、電圧（SR）とターミネーション用電源電圧（VTT）とが比較される。そして、前述の第１のフィードバックループが作用し、オン状態の第１のトランジスタ１１を通して、ターミネーション用電源電圧（VTT）はシャットダウン回復回路７からの電圧（SR）に追従する。こうして、ターミネーション用電源電圧（VTT）も接地電位レベルから徐々に上昇することになる。なお、第２のトランジスタ１２は、前述の第２のフィードバックループにおいて基準電圧（VREF)とターミネーション用電源電圧（VTT）とが比較されるので、時点（t１）まではオフ状態が維持される。
【００２９】
ここで、シャットダウン回復回路７の電圧（SR）は、定電流源２１から一定電流をコンデンサ２２に流し込むことにより生成しているので、その上昇率はほぼ一定である。そして、ターミネーション用電源電圧（VTT）は、シャットダウン回復回路７の電圧（SR）に追従するので、第１のトランジスタ１１に流れる電流（ITT）、すなわち、安定化コンデンサ１９の充電電流もほぼ一定になる。したがって、入力電源（VTT_IN）の電圧ドロップは殆ど生じない程度に抑制される。よって、入力電源（VDDQ）の電圧ドロップも殆どなく、基準電圧（VREF）も通常の電圧から殆どずれないのである。
【００３０】
シャットダウン回復回路７の電圧（SR）が基準電圧（VREF)を越える時点（t１）以降、すなわち通常時は、電圧（SR）より相対的に低い基準電圧（VREF)とターミネーション用電源電圧（VTT）とが比較される第１、第２のフィードバックループが作用する。
【００３１】
なお、第１、第２の差動増幅回路１３、１４においては、特願２００３−３０７７１０で開示されるように、入力されるターミネーション用電源電圧（VTT）または基準電圧（VREF)にオフセット電圧を付加したり、第１、第２の差動増幅回路１３、１４に入力する基準電圧（VREF)に一定の差を設けることは任意に行うことができる。
【００３２】
そして、この電源装置１は、背景技術の項において図３に基づき説明した電子機器４９に用いることができる。すなわち、図３におけるターミネーション用電源装置５０として電源装置１を用いる。コントローラ５１とＤＤＲ−ＳＤＲＡＭ５２とは第１のインターフェイス用抵抗５３を介して信号ラインで接続され、この信号ラインと電源装置１のVTT出力端子は、インターフェイス用抵抗５３のＤＤＲ−ＳＤＲＡＭ５２側の接続点ａで、第２のインターフェイス用抵抗５４を介して接続される。さらに、電源装置１のVREF出力端子の出力は、ＤＤＲ−ＳＤＲＡＭ５２の入力信号差動増幅回路６２の基準電圧（VREF）として入力される。こうして、図３が示す電子機器において、高速で信号を小振幅化したインターフェイスが実現できる。
【００３３】
この電源装置１を用いた電子機器４９は、シャットダウン状態からの回復直後でも、基準電圧（VREF）が通常値から殆どずれないので、それが入力されるＤＤＲ−ＳＤＲＡＭ５２等の入力電源の電圧ドロップに起因する誤動作の可能性をなくし、安全度の高い動作を可能とする。
【００３４】
以上、本発明の実施形態としてターミネーション用電源電圧（VTT）と基準電圧（VREF）とを出力する電源装置とそれを用いた電子機器について説明したが、本発明の電源装置は、VTT出力端子に相当する出力端子における出力を強制的にオン／オフ制御する他の場合にも適用でき、他の電子機器にも用いることができるのは勿論である。
【図面の簡単な説明】
【００３５】
【図１】本発明の実施形態に係る電源装置の回路図。
【図２】同上のシャットダウンからの回復直後の波形図。
【図３】高速で信号を小振幅化したインターフェイスを構成する電子機器の部分回路図。
【図４】背景技術の電源装置の回路図。
【図５】同上のシャットダウンからの回復直後の波形図。
【符号の説明】
【００３６】
１  電源装置
６  基準電圧生成回路
７  シャットダウン回復回路
１１  第１のトランジスタ（給電用トランジスタ）
１２  第２のトランジスタ（放電用トランジスタ）
１３  第１の差動増幅回路
１４  第２の差動増幅回路
２１  シャットダウン回復回路の定電流源
２２  シャットダウン回復回路のコンデンサ
４９  高速で信号を小振幅化したインターフェイスを構成する電子機器
５０  ターミネーション用電源装置
５１  コントローラ
５２  ＤＤＲ−ＳＤＲＡＭ
５３、５４  インターフェイス用抵抗
VTT  出力電源電圧（ターミネーション用電源電圧）
VREF  基準電圧
VTT_IN  入力電源
SR  シャットダウン回復回路の電圧
SW  シャットダウン信号
【図１】
2005092783.tif 000003
【図２】
2005092783.tif 000004
【図３】
2005092783.tif 000005
【図４】
2005092783.tif 000006
【図５】
2005092783.tif 000007