(57)【要約】    【課題】  電源投入時等の電源電圧の立ち上がりやチップイネーブル信号の立ち上がり等による出力電圧Ｖｏｕｔの立ち上がり時に、出力電流供給能力を大きくし出力遅延時間を短縮することができるボルテージレギュレータ及びボルテージレギュレータの制御方法を得る。    【解決手段】  出力トランジスタ２の動作制御を行う演算増幅器３を活性化状態にするチップイネーブル信号ＣＥが入力されてから所定時間Ｔａの間、出力トランジスタ２に対して出力電流の制限を行う電流制限回路８からの出力信号を遮断する電流制限制御回路９を備えるようにした。【選択図】  図１
2005202985.tif 000002
【特許請求の範囲】
【請求項１】
制御信号入力端に入力される制御信号に応じて、外部の直流電源から供給される直流電流を可変して出力する出力トランジスタと、
該出力トランジスタから出力される電流から得られる電圧の検出を行う出力電圧検出部と、
外部から所定の活性化信号が入力されると該出力電圧検出部で検出された出力電圧が所定の電圧になるように上記出力トランジスタの制御信号入力端に制御信号を出力する出力電圧制御部と、
上記出力トランジスタの制御信号入力端に制御信号を出力して該出力トランジスタにおける出力電流の制限を行う電流制限部と、
上記所定の活性化信号が入力されると該電流制限部による出力トランジスタへの電流制限を所定の期間停止させる電流制限制御部と、
を備えることを特徴とするボルテージレギュレータ。
【請求項２】
制御信号入力端に入力される制御信号に応じて、外部の直流電源から供給される直流電流を可変して出力する出力トランジスタと、
該出力トランジスタから出力される電流から得られる電圧の検出を行う出力電圧検出部と、
該出力電圧検出部で検出された出力電圧が所定の電圧になるように上記出力トランジスタの制御信号入力端に制御信号を出力する出力電圧制御部と、
上記出力トランジスタの制御信号入力端に制御信号を出力して該出力トランジスタにおける出力電流の制限を行う電流制限部とを備えたボルテージレギュレータの制御方法において、
外部から所定の活性化信号が入力されると、
上記出力電圧制御部によって、上記出力電圧検出部で検出された出力電圧が所定の電圧になるように上記出力トランジスタの制御信号入力端に制御信号が出力されると共に、
上記電流制限部によって、上記電流制限部による出力トランジスタへの電流制限が所定の期間停止されることを特徴とするボルテージレギュレータの制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ボルテージレギュレータ及びボルテージレギュレータの制御方法に関し、特に電源電圧立ち上がり時等における出力遅延時間を短縮させたボルテージレギュレータ及びボルテージレギュレータの制御方法に関する。
【背景技術】
【０００２】
図１０は、従来のボルテージレギュレータの例を示した回路図である。図１０のボルテージレギュレータ１００において、基準電圧回路１０１で生成された基準電圧Ｖｒｅｆと抵抗１０２及び１０３で分圧して得られた電圧Ｖｆｂは、演算増幅器１０４で差動増幅され、演算増幅器１０４の出力電圧で出力トランジスタ１０５を制御する。このようにして、出力端子１０６から一定の電圧Ｖｏｕｔが得られる。また、演算増幅器１０４は、チップイネーブル信号入力端子１０７から入力されるチップイネーブル信号ＣＥによって活性化制御される。例えば、演算増幅器１０４は、Ｈｉｇｈレベルのチップイネーブル信号ＣＥが入力される活性化状態となり、Ｌｏｗレベルのチップイネーブル信号ＣＥが入力されると非活性化状態となる。
【０００３】
ここで、電源電圧ＶＤＤの立ち上がり時、又はチップイネーブル信号ＣＥの立ち上がり時から、出力端子１０６の出力電圧Ｖｏｕｔが一定の電圧に達するまでの時間を出力遅延時間ｔｄとする。該出力遅延時間ｔｄは、出力端子１０６に接続されたコンデンサ１０８への充電時間であり、出力トランジスタ１０５の能力や位相補償のために設けられた抵抗１０９とコンデンサ１１０による時定数の遅れ等で決まる。
【０００４】
一方、電流制限回路１１１は、ボルテージレギュレータ１００の安全性を高めるため出力端子１０６から出力される電流をある一定値以上にならないように、出力トランジスタ１０５の電流供給能力を調節して出力電流を制限している。電流制限回路１１１には該一定値を決める通常の電流制限回路以外に、出力電圧と出力電流との関係がフの字特性を有するように出力電流の制限を行うフの字回路と呼ばれる短絡電流を決める回路が含まれる場合がある。なお、電流制限回路１１１がない場合、出力電圧−電流特性は出力トランジスタ１０５の特性で決まる。
【０００５】
なお、ボルテージレギュレータを構成するトランジスタのオフリーク電流の増大に伴う出力電圧の変動を防止するボルテージレギュレータがあった（例えば、特許文献１参照。）。また、極めて簡単な構成で出力短絡時の出力電流を抑えると共に、短絡解除後の出力復旧時間を短くする過電流検出回路があった（例えば、特許文献２参照。）。更に、過電流検出回路により過電流が検出されると出力制御素子の出力を遮断する遮断回路と、起動開始時から起動終了時までは遮断回路の遮断動作を阻止する遮断動作阻止回路とを有し、起動時以外の過電流検出時に出力制御素子での損失をなくすことができる安定化電源回路があった（例えば、特許文献３参照。）。更に、出力トランジスタにしきい値を超える電流が流れる起動時に、過電流検出手段による過電流検出信号の出力を阻止して、ＵＳＢ規格のシステムの誤動作を防止する安定化電源装置があった（例えば、特許文献４参照。）。
【特許文献１】特許第２９５３８８７号公報
【特許文献２】特開平８−１１５１３５号公報
【特許文献３】特開２００１−２４２９４７号公報
【特許文献４】特開平１１−８５２９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、電流制限回路１１１によって出力トランジスタ１０５の電流供給能力を調整して出力電流が制限されることから、コンデンサ１０８への充電に時間がかかり、高速な制御が必要になる用途に適さなくなる場合があった。また、位相補償を行うために抵抗１０９やコンデンサ１１０を大きくした場合、出力電圧の立ち上がり時間が大きくなるといったように大きな影響を与えるという問題があった。
【０００７】
本発明は、上記のような問題を解決するためになされたものであり、電源投入時等の電源電圧の立ち上がりやチップイネーブル信号の立ち上がり等による出力電圧Ｖｏｕｔの立ち上がり時に、出力電圧が所定の電圧に立ち上がるまでの間、電流制限回路や位相補償回路が動作しないようにすることにより、出力電流供給能力を大きくし出力遅延時間を短縮することができるボルテージレギュレータを得ることを目的とする。
【課題を解決するための手段】
【０００８】
この発明に係るボルテージレギュレータは、制御信号入力端に入力される制御信号に応じて、外部の直流電源から供給される直流電流を可変して出力する出力トランジスタと、
該出力トランジスタから出力される電流から得られる電圧の検出を行う出力電圧検出部と、
外部から所定の活性化信号が入力されると該出力電圧検出部で検出された出力電圧が所定の電圧になるように上記出力トランジスタの制御信号入力端に制御信号を出力する出力電圧制御部と、
上記出力トランジスタの制御信号入力端に制御信号を出力して該出力トランジスタにおける出力電流の制限を行う電流制限部と、
上記所定の活性化信号が入力されると該電流制限部による出力トランジスタへの電流制限を所定の期間停止させる電流制限制御部と、
を備えるものである。
【０００９】
また、この発明に係るボルテージレギュレータの制御方法は、制御信号入力端に入力される制御信号に応じて、外部の直流電源から供給される直流電流を可変して出力する出力トランジスタと、
該出力トランジスタから出力される電流から得られる電圧の検出を行う出力電圧検出部と、
該出力電圧検出部で検出された出力電圧が所定の電圧になるように上記出力トランジスタの制御信号入力端に制御信号を出力する出力電圧制御部と、
上記出力トランジスタの制御信号入力端に制御信号を出力して該出力トランジスタにおける出力電流の制限を行う電流制限部とを備えたボルテージレギュレータの制御方法において、
外部から所定の活性化信号が入力されると、
上記出力電圧制御部によって、上記出力電圧検出部で検出された出力電圧が所定の電圧になるように上記出力トランジスタの制御信号入力端に制御信号が出力されると共に、
上記電流制限部によって、上記電流制限部による出力トランジスタへの電流制限が所定の期間停止されるようにした。
【発明の効果】
【００１０】
本発明のボルテージレギュレータ及びボルテージレギュレータの制御方法によれば、出力トランジスタの動作制御を行う出力電圧制御部を活性化させる信号が入力されてから所定期間、電流制限部による出力トランジスタへの電流制限を停止させる電流制限制御部を備えた。このことから、出力電圧の立ち上がり時に出力トランジスタに対する電流制限が行われないようにすることができ、出力電圧制御部の動作開始時における出力電圧の立ち上がりを速くすることができる。
【発明を実施するための最良の形態】
【００１１】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態におけるボルテージレギュレータの例を示した回路図である。
図１において、ボルテージレギュレータ１は、電源端子２０から入力される電源電圧ＶＤＤから所定の出力電圧Ｖｏｕｔを生成して出力端子２１に出力する、Ｐチャネル形ＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと呼ぶ）を使用した出力トランジスタ２と、該出力トランジスタ２の動作制御を行う演算増幅器３と、所定の基準電圧Ｖｒｅｆを生成して該演算増幅器３の反転入力端に出力する基準電圧発生回路４と、出力電圧Ｖｏｕｔを分圧して演算増幅器３の非反転入力端に出力する抵抗５及び６の直列回路からなる分圧回路７とを備えている。
【００１２】
また、ボルテージレギュレータ１は、出力トランジスタ２から出力される電流の制限を行う電流制限回路８と、出力トランジスタ２への電流制限回路８の接続制御を行う電流制限制御回路９とを備えている。更に、ボルテージレギュレータ１は、出力端子２１と接地されたＧＮＤ端子２２との間に接続されたコンデンサ１０、及び演算増幅器３に対するチップイネーブル信号ＣＥが外部から入力されるＣＥ入力端子２３とＧＮＤ端子２２との間に接続されたプルダウン抵抗１１を備えている。なお、本実施の形態では、Ｈｉｇｈレベルのチップイネーブル信号ＣＥが入力されると、演算増幅器３は活性化状態になるものとして説明する。
【００１３】
電流制限制御回路９は、出力トランジスタ２のゲートと電流制限回路８との接続制御を行うＮチャネル形ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと呼ぶ）１２と、一方の入力端にチップイネーブル信号ＣＥが入力され該ＮＭＯＳトランジスタ１２の動作制御を行うＡＮＤ回路１３と、チップイネーブル信号ＣＥを遅延させて出力する遅延回路１４と、該遅延回路１４で遅延されたチップイネーブル信号ＣＥの信号レベルを反転させてＡＮＤ回路１３の他方の入力端に出力するインバータ１５とで構成されている。
【００１４】
電源端子２０と出力端子２１との間に出力トランジスタ２が接続され、出力トランジスタ２のゲートには、演算増幅器３の出力端が接続されると共にＮＭＯＳトランジスタ１２を介して電流制限回路８が接続されている。電流制限回路８は、ＮＭＯＳトランジスタ１２とＧＮＤ端子２２との間に接続されている。また、出力端子２１とＧＮＤ端子２２との間には、抵抗５と抵抗６とが直列に接続された分圧回路７が接続されており、抵抗５と抵抗６との接続部は、演算増幅器３の非反転入力端に接続されている。更に、電源端子２０とＧＮＤ端子２２との間に基準電圧発生回路４が接続されており、基準電圧発生回路４の出力端は、演算増幅器３の反転入力端に接続されている。
【００１５】
このような構成において、電流制限回路８は、図２の実線で示すように、ボルテージレギュレータ１の安全性を高めるため出力端子２１から出力される電流をある一定値Ｉｍ以上にならないように、出力トランジスタ２の電流供給能力を調節して出力電流を制限している。また、電流制限回路８には一定値Ｉｍを決める通常の電流制限回路以外に、図２の点線で示すような出力電圧と出力電流との関係がフの字特性を有するように出力電流の制限を行うフの字回路と呼ばれる短絡電流Ｉｓを決める回路が含まれる場合がある。なお、電流制限回路８と出力トランジスタ２のゲートとの接続が遮断された場合は、ボルテージレギュレータ１の出力電圧−電流特性は図３のようになり、該特性は出力トランジスタ２の特性で決まる。
【００１６】
このようなことから、電流制限制御回路９は、チップイネーブル信号ＣＥの信号レベルが立ち上がると、所定時間Ｔａの間、出力トランジスタ２のゲートと電流制限回路８との接続を遮断し、所定時間Ｔａが経過すると出力トランジスタ２のゲートと電流制限回路８とを接続する。電流制限制御回路９において、チップイネーブル信号ＣＥがＬｏｗレベルからＨｉｇｈレベルに立ち上がると、ＡＮＤ回路１３の一方の入力端はＬｏｗレベルからＨｉｇｈレベルに立ち上がる。これに対して、遅延回路１４の出力端は、所定時間Ｔａ後に、ＬｏｗレベルからＨｉｇｈレベルに立ち上がる。遅延回路１４からの出力信号は、インバータ１５によって信号レベルが反転されてＡＮＤ回路１３の他方の入力端に入力される。
【００１７】
これらのことから、チップイネーブル信号ＣＥがＬｏｗレベルからＨｉｇｈレベルに立ち上がってから所定時間Ｔａの間だけ、ＡＮＤ回路１３の各入力端が共にＨｉｇｈレベルとなってＡＮＤ回路１３の出力端はＬｏｗレベルとなり、所定時間Ｔａが経過するとＡＮＤ回路１３の出力端はＨｉｇｈレベルに立ち上がる。すなわち、チップイネーブル信号ＣＥがＬｏｗレベルからＨｉｇｈレベルに立ち上がると、所定時間Ｔａの間、ＮＭＯＳトランジスタ１２はオフして遮断状態となり、所定時間Ｔａ経過後にＮＭＯＳトランジスタ１２はオンして導通状態となる。
【００１８】
このようにして、電流制限制御回路９は、演算増幅器３を活性化状態にするためにチップイネーブル信号ＣＥがＬｏｗレベルからＨｉｇｈレベルに立ち上がると、電流制限回路８から出力される制御信号が、所定時間Ｔａの間、出力トランジスタ２のゲートに入力されないようにすることができる。また、遅延回路１４における遅延時間の設定は、図４で示すように出力電圧Ｖｏｕｔが所定値Ｖｍに立ち上がるまでに要する時間Ｔｍ以上になるように所定時間Ｔａが設定される。
【００１９】
なお、上記説明では、チップイネーブル信号ＣＥの立ち上がり時に、出力トランジスタ２のゲートと電流制限回路８との接続を所定時間Ｔａの間遮断するようにしたが、電源電圧ＶＤＤの立ち上がり時に、出力トランジスタ２のゲートと電流制限回路８との接続を所定時間Ｔａの間遮断するようにしてもよい。この場合、図５で示すように、電流制限制御回路９の遅延回路１４の入力端と、ＡＮＤ回路１３の一方の入力端は、それぞれ電源端子２０に接続される。このようにすることによって、電源投入時等の電源電圧ＶＤＤの立ち上がり時における出力電圧Ｖｏｕｔの立ち上がりを速くすることができると共に、チップイネーブル信号ＣＥによって活性化制御を行うことができない演算増幅器を使用した場合においても本発明を適用することができる。
【００２０】
上記のように、本第１の実施の形態におけるボルテージレギュレータは、出力トランジスタ２の動作制御を行う演算増幅器３を活性化状態にするチップイネーブル信号ＣＥが入力されてから所定時間Ｔａの間、又は電源電圧ＶＤＤの立ち上がり時に所定時間Ｔａの間、出力トランジスタ２に対して出力電流の制限を行う電流制限回路８からの制御信号を遮断する電流制限制御回路９を備えた。このことから、出力電圧Ｖｏｕｔの立ち上がり時に出力トランジスタ２に対する電流制限が行われないようにすることができ、出力電圧Ｖｏｕｔの立ち上がりを速くすることができる。例えば、図６で示すように出力電圧Ｖｏｕｔが所定値Ｖｍに立ち上がるまでに要する時間が、従来では２００〜３００μｓｅｃ要していたのに対して１００μｓｅｃ以下に短縮させることができる。
【００２１】
第２の実施の形態．
上記第１の実施の形態では、電流制限制御回路９は、チップイネーブル信号ＣＥが立ち上がった際、所定時間Ｔａの間、出力トランジスタ２のゲートと電流制限回路８との接続を遮断するようにしたが、該遮断を行う代わりに電流制限回路８の動作を停止させるようにしてもよく、このようにしたものを本発明の第２の実施の形態とする。
図７は、本発明の第２の実施の形態におけるボルテージレギュレータの例を示した回路図である。なお、図７では、図１と同じものは同じ符号で示し、ここではその説明を省略する。
【００２２】
図７において、ボルテージレギュレータ３１は、出力トランジスタ２と、演算増幅器３と、基準電圧発生回路４と、分圧回路７と、出力トランジスタ２から出力される電流の制限を行う電流制限回路３２と、電流制限回路３２の動作制御を行う電流制限制御回路３３と、コンデンサ１０と、プルダウン抵抗１１とを備えている。なお、本実施の形態においても、Ｈｉｇｈレベルのチップイネーブル信号ＣＥが入力されると、演算増幅器３は活性化状態になるものとして説明する。
【００２３】
電流制限回路３２は、演算増幅器３５、ＰＭＯＳトランジスタ３６，３７、抵抗３８及び定電圧源３９で構成されている。電流制限回路３２において、出力トランジスタ２におけるソースとゲートと間にＰＭＯＳトランジスタ３６が接続され、ＰＭＯＳトランジスタ３６のゲートに演算増幅器３５の出力端が接続されている。演算増幅器３５は、ＰＭＯＳトランジスタ３６の動作制御を行う。
【００２４】
一方、電源端子２０とＧＮＤ端子２２との間には、ＰＭＯＳトランジスタ３７と抵抗３８との直列回路が接続されており、ＰＭＯＳトランジスタ３７のドレインと抵抗３８との接続部は、演算増幅器３５の反転入力端に接続されている。また、演算増幅器３５の非反転入力端は、定電圧源３９を介して抵抗５と抵抗６との接続部に接続され、分圧回路７で分圧された電圧に定電圧源３９の電圧を加えた電圧が入力される。
【００２５】
次に、電流制限制御回路３３は、電流制限回路３２における抵抗３８の両端の短絡制御を行うＮＭＯＳトランジスタ１２と、一方の入力端にチップイネーブル信号ＣＥが入力され該ＮＭＯＳトランジスタ１２の動作制御を行うＮＡＮＤ回路４１と、チップイネーブル信号ＣＥを遅延させて出力する遅延回路１４と、該遅延回路１４で遅延されたチップイネーブル信号ＣＥの信号レベルを反転させてＮＡＮＤ回路４１の他方の入力端に出力するインバータ１５とで構成されている。
【００２６】
このような構成において、ＰＭＯＳトランジスタ３７は、出力トランジスタ２に流れる電流に対して、出力トランジスタ２とのゲートサイズの比に比例した電流が流れる。例えば、ＰＭＯＳトランジスタ３７のゲートサイズを出力トランジスタ２のゲートサイズの１／１０００にすると、出力トランジスタ２に１００ｍＡの電流が流れると、ＰＭＯＳトランジスタ３７には１００μＡの電流が流れる。このとき、演算増幅器３５の反転入力端に電圧が発生し、該電圧が演算増幅器３５の非反転入力端に入力される電圧よりも大きくなると、ＰＭＯＳトランジスタ３６のゲート電圧が低下し、出力トランジスタ２のゲート電圧が上昇することによって出力電流Ｉｏｕｔが制限される。
【００２７】
一方、電流制限制御回路３３は、チップイネーブル信号ＣＥの信号レベルが立ち上がると、所定時間Ｔａの間、ＮＭＯＳトランジスタ１２がオンして導通状態となる。このことから、電流制限回路３２の演算増幅器３５の出力端は、該所定時間Ｔａの間、ＨｉｇｈレベルとなりＰＭＯＳトランジスタ３６はオフして遮断状態となって電流制限回路３２の動作が停止する。次に、所定時間Ｔａが経過すると、ＮＭＯＳトランジスタ１２はオフして遮断状態となるため、電流制限回路３２は動作を開始する。このようにして、電流制限制御回路３３は、演算増幅器３をイネーブルにするためにチップイネーブル信号ＣＥがＬｏｗレベルからＨｉｇｈレベルに立ち上がると、所定時間Ｔａの間、電流制限回路３２の動作を停止させることができる。
【００２８】
なお、上記説明では、チップイネーブル信号ＣＥの立ち上がり時に、電流制限回路３２の動作を所定時間Ｔａの間停止させるようにしたが、電源電圧ＶＤＤの立ち上がり時に、電流制限回路３２の動作を所定時間Ｔａの間停止させるようにしてもよい。この場合、図５で示した電流制限制御回路９の場合と同様に、電流制限制御回路３２の遅延回路１４の入力端と、ＮＡＮＤ回路４１の一方の入力端は、それぞれ電源端子２０に接続される。このようにすることによって、電源投入時等の電源電圧ＶＤＤの立ち上がり時における出力電圧Ｖｏｕｔの立ち上がりを速くすることができると共に、チップイネーブル信号ＣＥによって活性化制御を行うことができない演算増幅器を使用した場合においても本発明を適用することができる。
【００２９】
上記のように、本第２の実施の形態におけるボルテージレギュレータは、出力トランジスタ２の動作制御を行う演算増幅器３を活性化状態にするチップイネーブル信号ＣＥが入力されてから所定時間Ｔａの間、又は電源電圧ＶＤＤの立ち上がり時に所定時間Ｔａの間、出力トランジスタ２に対して出力電流の制限を行う電流制限回路３２の動作を停止させる電流制限制御回路３３を備えた。このことから、出力電圧Ｖｏｕｔの立ち上がり時に出力トランジスタ２に対する電流制限が行われないようにすることができ、上記第１の実施の形態と同様の効果を得ることができる。
【００３０】
第３の実施の形態．
ボルテージレギュレータにおいて、出力電圧の位相補償を行う位相補償回路が設けられる場合があり、電源電圧の立ち上がり時に、該位相補償回路をバイパスするようにして出力電圧の立ち上がりを速くするようにしてもよく、このようにしたものを本発明の第３の実施の形態とする。
図８は、本発明の第３の実施の形態におけるボルテージレギュレータの例を示した回路図である。なお、図８では、図１と同じものは同じ符号で示し、ここではその説明を省略する。
【００３１】
図８において、ボルテージレギュレータ５１は、出力トランジスタ２と、演算増幅器３と、基準電圧発生回路４と、分圧回路７と、電流制限回路８と、コンデンサ６１及び抵抗６２からなる位相補償回路５２と、該位相補償回路５２のバイパスを行うバイパス回路５３と、コンデンサ１０と、プルダウン抵抗１１とを備えている。また、バイパス回路５３は、位相補償回路５２のバイパスを行うＮＭＯＳトランジスタ６５と、該ＮＭＯＳトランジスタ６５の動作制御を行うコンパレータ６６と、演算増幅器３の非反転入力端に印加される電圧に所定の電圧を加算して該コンパレータ６６の反転入力端に印加する定電圧源６７とで構成されている。
【００３２】
分圧回路７における抵抗５と抵抗６との接続部は、位相補償回路５２の抵抗６２を介して演算増幅器３の非反転入力端に接続され、出力端子２１と演算増幅器３の非反転入力端との間に位相補償回路５２のコンデンサ６１が接続されている。すなわち、抵抗５と抵抗６との接続部は、位相補償回路５２を介して演算増幅器３の非反転入力端に接続されている。
【００３３】
一方、位相補償回路５２の抵抗６２の両端にバイパス回路５３のＮＭＯＳトランジスタ６５が並列に接続され、ＮＭＯＳトランジスタ６５のゲートは、コンパレータ６６の出力端に接続されている。また、コンパレータ６６において、非反転入力端には、基準電圧発生回路４から基準電圧Ｖｒｅｆが入力されており、反転入力端は、定電圧源６７を介して演算増幅器３の非反転入力端に接続され、演算増幅器３の非反転入力端に印加される電圧に定電圧源６７の所定の電圧が加算された電圧が入力される。
【００３４】
このような構成において、基準電圧発生回路４は、電源投入時に電源端子２０に印加された電源電圧ＶＤＤの上昇に伴って電圧を出力する。このことから、コンパレータ６６は、電源投入時に出力電圧Ｖｏｕｔが所定値Ｖｍに立ち上がるまでの間、出力端がＨｉｇｈレベルとなりＮＭＯＳトランジスタ６５がオンして導通状態となり、位相補償回路５２の抵抗６２を短絡させる。このようにして、バイパス回路５３は、電源投入時に出力電圧Ｖｏｕｔが所定値Ｖｍに立ち上がるまでの間、位相補償回路５２をバイパスして出力電圧Ｖｏｕｔに作用しないようにすることができる。
【００３５】
なお、図８では、コンパレータ６６の反転入力端に、分圧回路７から出力された電圧に定電圧源６７で所定の電圧を加算した電圧を印加するようにしたが、これは一例であり、分圧回路７から出力される電圧と基準電圧Ｖｒｅｆに電位差を設けてコンパレータ６６で比較するようにすればよい。
【００３６】
このように、本第３の実施の形態におけるボルテージレギュレータは、電源投入から出力電圧Ｖｏｕｔが所定値Ｖｍに立ち上がるまでの間、位相補償回路５２をバイパスして出力電圧Ｖｏｕｔに作用しないようにするバイパス回路５３を備えた。このことから、出力電圧Ｖｏｕｔの立ち上がり時に位相補償回路５２による位相補償が行われないようにすることができるため、チップイネーブル信号ＣＥによって活性化制御を行うことができない演算増幅器を使用した場合においても出力電圧Ｖｏｕｔの立ち上がりを速くすることができる。
【００３７】
第４の実施の形態．
上記第３の実施の形態では、出力電圧Ｖｏｕｔの立ち上がり時に位相補償回路５２による位相補償が行われないようにしたが、チップイネーブル信号ＣＥが立ち上がった際、所定時間Ｔａの間、該位相補償回路５２をバイパスすると共に出力トランジスタ２のゲートと電流制限回路８との接続を遮断するようにしてもよく、このようにしたものを本発明の第４の実施の形態とする。
図９は、本発明の第４の実施の形態におけるボルテージレギュレータの例を示した回路図である。なお、図９では、図１又は図８と同じものは同じ符号で示しており、ここではその説明を省略すると共に図１との相違点のみ説明する。
【００３８】
図９における図１との相違点は、位相補償回路５２が追加されたことと、電流制限制御回路９に該位相補償回路５２をバイパスするＰＭＯＳトランジスタ７１を追加したことにあり、これに伴って、図１の電流制限制御回路９を電流制限制御回路７２にし、図１のボルテージレギュレータ１をボルテージレギュレータ７５にしたことにある。
【００３９】
図９において、ボルテージレギュレータ７５は、出力トランジスタ２と、演算増幅器３と、基準電圧発生回路４と、分圧回路７と、電流制限回路８と、位相補償回路５２と、出力トランジスタ２への電流制限回路８の接続制御を行うと共にチップイネーブル信号ＣＥの立ち上がり時に該位相補償回路５２をバイパスする電流制限制御回路７２と、コンデンサ１０と、プルダウン抵抗１１とを備えている。また、電流制限制御回路７２は、ＮＭＯＳトランジスタ１２と、ＡＮＤ回路１３と、遅延回路１４と、インバータ１５と、位相補償回路５２のバイパスを行うＰＭＯＳトランジスタ７１とで構成されている。なお、本実施の形態においても、Ｈｉｇｈレベルのチップイネーブル信号ＣＥが入力されると、演算増幅器３は活性化状態になるものとして説明する。
【００４０】
分圧回路７における抵抗５と抵抗６との接続部は、位相補償回路５２の抵抗６２を介して演算増幅器３の非反転入力端に接続され、出力端子２１と演算増幅器３の非反転入力端との間に位相補償回路５２のコンデンサ６１が接続されている。更に、位相補償回路５２の抵抗６２の両端に電流制限制御回路７２のＰＭＯＳトランジスタ７１が並列に接続され、ＰＭＯＳトランジスタ７１のゲートは、ＡＮＤ回路１３の出力端に接続されている。
【００４１】
電流制限制御回路７２において、チップイネーブル信号ＣＥがＬｏｗレベルからＨｉｇｈレベルに立ち上がると、所定時間Ｔａの間、ＡＮＤ回路１３の出力端はＬｏｗレベルとなってＮＭＯＳトランジスタ１２はオフして遮断状態になると共にＰＭＯＳトランジスタ７１がオンして導通状態になる。該所定時間Ｔａが経過するとＡＮＤ回路１３の出力端はＨｉｇｈレベルに立ち上がり、ＮＭＯＳトランジスタ１２はオンして導通状態になると共にＰＭＯＳトランジスタ７１はオフして遮断状態になる。
【００４２】
このようにして、電流制限制御回路７２は、演算増幅器３を活性化状態にするためにチップイネーブル信号ＣＥがＬｏｗレベルからＨｉｇｈレベルに立ち上がると、所定時間Ｔａの間、電流制限回路８から出力される制御信号が出力トランジスタ２のゲートに入力されないようにすると共に位相補償回路５２をバイパスして出力電圧Ｖｏｕｔに作用しないようにすることができる。
【００４３】
上記説明では、チップイネーブル信号ＣＥの立ち上がり時に所定時間Ｔａの間、出力トランジスタ２のゲートと電流制限回路８との接続を遮断すると共に位相補償回路５２をバイパスして出力電圧Ｖｏｕｔに作用しないようにしたが、電源電圧ＶＤＤの立ち上がり時に所定時間Ｔａの間、出力トランジスタ２のゲートと電流制限回路８との接続を遮断すると共に位相補償回路５２をバイパスして出力電圧Ｖｏｕｔに作用しないようにしてもよい。
【００４４】
この場合、図５で示した電流制限制御回路９の場合と同様に、電流制限制御回路７２の遅延回路１４の入力端と、ＡＮＤ回路１３の一方の入力端は、それぞれ電源端子２０に接続される。このようにすることによって、電源投入時等の電源電圧ＶＤＤの立ち上がり時における出力電圧Ｖｏｕｔの立ち上がりを速くすることができると共に、チップイネーブル信号ＣＥによって活性化制御を行うことができない演算増幅器を使用した場合においても本発明を適用することができる。
【００４５】
上記のように、本第４の実施の形態におけるボルテージレギュレータは、出力トランジスタ２の動作制御を行う演算増幅器３を活性化状態にするチップイネーブル信号ＣＥが入力されてから所定時間Ｔａの間、又は電源電圧ＶＤＤの立ち上がり時に所定時間Ｔａの間、出力トランジスタ２に対して出力電流の制限を行う電流制限回路８からの出力信号を遮断すると共に位相補償回路５２をバイパスして出力電圧Ｖｏｕｔに作用しないようにする電流制限制御回路７２を備えた。このことから、出力電圧Ｖｏｕｔの立ち上がり時に出力トランジスタ２に対する電流制限が行われないようにすることができると共に位相補償回路５２による位相補償が行われないようにすることができるため、出力電圧Ｖｏｕｔの立ち上がりをより一層速くすることができる。
【図面の簡単な説明】
【００４６】
【図１】本発明の第１の実施の形態におけるボルテージレギュレータの例を示した回路図である。
【図２】図１のボルテージレギュレータにおける出力電圧−電流特性例を示した図である。
【図３】図１において電流制限回路８がない場合のボルテージレギュレータの出力電圧−電流特性例を示した図である。
【図４】所定時間Ｔａの設定例を示した図である。
【図５】本発明の第１の実施の形態におけるボルテージレギュレータの他の例を示した回路図である。
【図６】図１のボルテージレギュレータにおける出力電圧Ｖｏｕｔの立ち上がり例を示した図である。
【図７】本発明の第２の実施の形態におけるボルテージレギュレータの例を示した回路図である。
【図８】本発明の第３の実施の形態におけるボルテージレギュレータの例を示した回路図である。
【図９】本発明の第４の実施の形態におけるボルテージレギュレータの例を示した回路図である。
【図１０】ボルテージレギュレータの従来例を示した回路図である。
【符号の説明】
【００４７】
１，３１，５１，７５  ボルテージレギュレータ
２  出力トランジスタ
３  演算増幅器
４  基準電圧発生回路
７  分圧回路
８，３２  電流制限回路
９，３３，７２  電流制限制御回路
５２  位相補償回路
５３  バイパス回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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