(57)【要約】  【課題】  強誘電体を任意の電極上に自己整合的に選択成長させて形成した強誘電体キャパシタをメモリセルの一部に用いてデータを記憶することを目的とする。  【解決手段】  半導体基板（２０）上に第１の薄膜（４２）を形成する工程と、前記第１の薄膜（４２）に孔（４５）を形成する工程と、前記孔の内側または前記孔を含む近傍に強誘電体（３）を選択的に形成する工程と、からなる半導体記憶装置の製造方法であって、前記強誘電体（３）は、前記第１の薄膜（４２）に設けた孔（４５）に選択的に配置されるので、強誘電体を加工形成する工程を省略でき、強誘電体に損傷領域（３０）のない微細な強誘電体キャパシタ（１０）を提供する。また、本発明の記憶装置における強誘電体は、多結晶化による結晶方位の等方化に起因する分極の発現方向の無秩序化が生じず、分極偏位が最大化する方位へ強誘電体の結晶方位を制御可能であり、メモリセルにおけるデータの書き込み特性および読み出し特性が著しく改善される。【選択図】        図１
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【特許請求の範囲】
【請求項１】
半導体基板上に第１の薄膜を形成する工程と、前記第１の薄膜に孔を形成する工程と、前記孔の内側または前記孔を含む近傍に強誘電体を選択的に形成する工程と、からなる半導体記憶装置の製造方法。
【請求項２】
孔の内側または前記孔を含む近傍に強誘電体を選択的に形成する工程は、気相成長法または液相成長法である請求項１に記載の半導体記憶装置の製造方法。
【請求項３】
気相成長法は有機金属化学気相堆積法を含む請求項２に記載の半導体記憶装置の製造方法。
【請求項４】
液相成長法は電気泳動法を含む請求項２に記載の半導体記憶装置の製造方法。
【請求項５】
半導体基板上に第１の薄膜を形成する工程の前に、少なくとも第１の導電性膜を前記半導体基板上に形成する工程を含む請求項１に記載の半導体記憶装置の製造方法。
【請求項６】
第１の薄膜に孔を形成する工程は、前記孔の底部において、第１の導電性膜の少なくとも一表面を露出させる工程を含む請求項５に記載の半導体記憶装置の製造方法。
【請求項７】
孔の内側または前記孔を含む近傍に強誘電体を選択的に形成する工程ののちに、第２の導電性薄膜を形成する工程を含む請求項５に記載の半導体記憶装置の製造方法。
【請求項８】
第１の導電性膜と、強誘電体と、第２の導電性膜とが、それぞれ請求項５、６、および７に記載の工程によって形成されるキャパシタを有する半導体記憶装置。
【請求項９】
第１の薄膜は、絶縁体である請求項１に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体あるいは高誘電率の誘電体を含む容量絶縁膜を任意の電極上に自己整合的に選択成長させて形成した強誘電体キャパシタをメモリセルの一部に用いてデータを記憶する記憶装置およびその製造方法に関するものである。
【背景技術】
【０００２】
強誘電体キャパシタとトランジスタとによってメモリセルを構成する従来の記憶装置は、たとえば図８に示すような構成からなる（例えば特許文献１参照）。
【０００３】
ここで、強誘電体キャパシタ１０の第1の電極１はトランジスタ７のソース４に接続され、第２の電極２はセルプレート線９に接続されている。トランジスタ７のドレイン５はビット線８に、ゲート６はワード線１１にそれぞれ接続されている。
【０００４】
たとえば、メモリセルのデバイス構造として、図９に示すスタック構造をとることができる。この構造において、強誘電体キャパシタ１０の第1の電極１は、第１のコンタクトプラグ１２を介してトランジスタ７のソース４に接続され、第２の電極２はセルプレート線９に接続されている。トランジスタ７のドレイン５は第２のコンタクトプラグ１３を介してビット線８に、ゲート６はワード線１１（図示せず）にそれぞれ接続されている。
【０００５】
このような構造のメモリセルにおいて、強誘電体キャパシタ１０を形成するには、たとえば図８に示すように、シリコン基板２０上に第１の絶縁層２１を形成した支持基板の上に、第１の電極１と、強誘電体３と、第２の電極２を積層したのち、図１０（ａ）に示すように最上層に所望の形状に形成したレジストマスク２４をエッチマスクとして、プラズマエッチング法などで図１０（ｂ）のキャパシタ形状を得る。
【０００６】
しかし、プラズマエッチングにおいては反応性ラジカルなど活性種を多量に含むので、これによる第１の強誘電体の切断面は内部まで損傷し、もはや強誘電体たりえない損傷領域３０が、強誘電体キャパシタ１０の周辺部に形成される（図１０（ｃ））。
【特許文献１】特開２０００-１１４４８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上述の損傷領域３０は、強誘電体キャパシタ１０の実効面積を減少させる。すなわち、損傷領域３０は、強誘電体キャパシタ１０の側壁から内部へ数十ナノメートルから数百ナノメートルにまでおよび、強誘電体キャパシタの面積が1μｍ2 を下回ると、強誘電体キャパシタ１０の実効面積の減少は無視できなくなる。
【０００８】
このような損傷領域３０を低減するために、強誘電体キャパシタ１０の形成後には、回復アニールが施されるが、損傷領域３０を完全に消失させる効果はない。
【０００９】
また、この回復アニールは、強誘電体の結晶化温度とほぼ同等であるため、強誘電体キャパシタを多層に積層した場合は、各層毎に回復アニールが必要となり、各層間の配線の熱劣化などを招くので、強誘電体キャパシタを積層したキャパシタアレイの実現が困難であった。
【００１０】
また、従来の技術においては、図１０（ａ）のように単層の第１の電極１の上前面に、スパッタ法やゾル−ゲル法によって強誘電体３を形成していたので、多結晶化が不可避であり、結晶方位の等方化に起因する分極の発現方向の平準化が生じ、分極偏位が最大化する方位へ強誘電体の結晶方位を制御することが困難であった。
【課題を解決するための手段】
【００１１】
上記課題を解決するために、請求項１に記載の発明は、半導体基板上に第１の薄膜を形成する工程と、前記第１の薄膜に孔を形成する工程と、前記孔の内側または前記孔を含む近傍に強誘電体を選択的に形成する工程と、からなる半導体記憶装置の製造方法であって、強誘電体を前記孔の内側または前記孔を含む近傍に自己選択的に形成できるので、強誘電体材料の形成・加工工程を削減でき、強誘電体に損傷領域のない微細な強誘電体キャパシタを提供する作用を有する。
【００１２】
請求項２に記載の発明は、孔の内側または前記孔を含む近傍に強誘電体を選択的に形成する工程は、気相成長法または液相成長法である請求項１に記載の半導体記憶装置の製造方法であって、前記孔の内側または前記孔を含む近傍に強誘電体を選択的に形成する具体的手段を提供する。
【００１３】
請求項３に記載の発明は、気相成長法は有機金属化学気相堆積法を含む請求項２に記載の半導体記憶装置の製造方法であって、強誘電体の形成工程における強誘電体の自己選択性を向上させる作用を有する。
【００１４】
請求項４に記載の発明は、液相成長法は電気泳動法を含む請求項２に記載の半導体記憶装置の製造方法であって、強誘電体の形成工程における強誘電体の自己選択性を向上させる作用を有する。
【００１５】
請求項５に記載の発明は、半導体基板上に第１の薄膜を形成する工程の前に、少なくとも第１の導電性膜を前記半導体基板上に形成する工程を含む請求項１に記載の半導体記憶装置の製造方法であって、強誘電体への一電気経路を与える作用を有する。
【００１６】
請求項６に記載の発明は、第１の薄膜に孔を形成する工程は、前記孔の底部において、第１の導電性膜の少なくとも一表面を露出させる工程を含む請求項５に記載の半導体記憶装置の製造方法であって、強誘電体の一表面と前記第１の導電性膜との電気的な接続を施す作用を有する。
【００１７】
請求項７に記載の発明は、孔の内側または前記孔を含む近傍に強誘電体を選択的に形成する工程ののちに、第２の導電性薄膜を形成する工程を含む請求項５に記載の半導体記憶装置の製造方法であって、強誘電体の一表面と前記第２の導電性膜との電気的な接続を施す作用を有する。
【００１８】
請求項８に記載の発明は、第１の導電性膜と、強誘電体と、第２の導電性膜とが、それぞれ請求項５、６、および７に記載の工程によって形成されるキャパシタを有する半導体記憶装置であって、自己選択に形成された強誘電体の寸法で規定されるキャパシタを有する半導体記憶装置を提供する作用を有する。
【００１９】
請求項９に記載の発明は、第１の薄膜は、絶縁体である請求項１に記載の半導体記憶装置の製造方法であって、製造工程を簡略化する作用を有する。
【発明の効果】
【００２０】
本発明の記憶装置は、半導体基板上に第１の薄膜を形成する工程と、前記第１の薄膜に孔を形成する工程と、前記孔の内側または前記孔を含む近傍に強誘電体を選択的に形成する工程と、からなる半導体記憶装置の製造方法であって、前記強誘電体は、前記前記第１の薄膜に形成した孔の中に選択的に配置されるので、強誘電体を加工形成する工程を省略でき、強誘電体に損傷領域のない微細な強誘電体キャパシタを提供する。また、本発明の記憶装置における強誘電体は、多結晶化による結晶方位の等方化に起因する分極の発現方向の無秩序化が生じず、分極偏位が最大化する方位へ強誘電体の結晶方位を制御可能であり、メモリセルにおけるデータの書き込み特性および読み出し特性が著しく改善される。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態について説明する。
【００２２】
（実施の形態１）
図１に本発明の一実施の形態として、基板２０の一表面上に複数の強誘電体キャパシタ１０を配列形成する工程を、半導体記憶装置の一断面図を用いて示す。
【００２３】
まず、図1（ａ）において、たとえばシリコン基板２０の一表面上に第１の導電性膜４１を形成したのち、たとえばシリコン酸化膜からなる第１の薄膜４２を形成する。
【００２４】
次に、前記第１の薄膜４２に所望の開口形状を備えた孔４５を形成する（図１（ｂ））。このとき、孔４５の開口寸法は、本装置製造工程で利用可能な最小加工寸法より大きくしておくとよい。孔４５の形成は、リソグラフィ法によるレジストマスク（図示せず）を転写パターンとして用い、第１の薄膜４２をエッチングしてもよいし、あるいは、第１の薄膜４２の孔４５の部位に直接電子ビームや紫外線などのエネルギービームを照射し、第１の薄膜４２の孔４５の部位を変質させて除去するなどによる。
【００２５】
なお、孔４５の形成においては、第１の薄膜４２の下層にある第１の導電性膜４１の表面が露出するようにしておく。
【００２６】
つづいて、孔４５の内側または前記孔を含む近傍に強誘電体３を選択的に形成する工程（図１（ｃ））では、第１の薄膜４２に形成された孔４５の中を選択的に埋めるように強誘電体３を形成する。
【００２７】
ここで、強誘電体３を単結晶として成長させるならば、第１の導電性膜４１と強誘電体３とは格子整合していることが望ましい。
【００２８】
強誘電体３の選択成長の方法の一つとして、原料ガス５０のイオンクラスター化がある。たとえば、図２（ａ）に示すように、第１の導電性膜４１を電気的に接地したシリコン基板２０を、原料ガス５０を含む反応槽内の加熱装置（図示せず）上に置く。この原料ガス５０は、たとえば、有機金属化学気相堆積法で用いる原料ガスで、有機金属分子にガス化された原料ガス５０が前記反応槽に供給される。ここで、原料ガス５０を反応槽に供給する前工程で、コロナ放電路（図示せず）などのイオン化装置を通過させると、原料ガス５０は電離して帯電したイオンクラスターとなる。
【００２９】
ここで、前記反応槽内の空間が、第１の導電性膜４１を電気的に接地したシリコン基板２０に対して、静電的電位勾配をもつようにしておけば、イオンクラスター化した原料ガス５０は、第１の薄膜４２に形成された孔４５の中に捕集される。
【００３０】
ここで、シリコン基板２０の温度を原料ガス５０の熱分解温度近傍にしておけば、イオンクラスター化した原料ガス５０が第１の導電性膜４１の上で熱分解して、第１の薄膜４２に形成された孔４５の中で、選択的に強誘電体３の成長が開始する。図２（ａ）は、イオンクラスター化した原料ガス５０が、第１の薄膜４２に形成された孔４５の中で熱分解し、選択的に強誘電体３が成長を始めた様子を示している。
【００３１】
なお、図２（ａ）に示す工程は、イオンクラスター化した原料ガス５０の、第１の薄膜４２に形成された孔４５の底部に露出した第１の導電性膜４１への凝集過程は、自己組織化、すなわち同種の分子またはクラスター間の化学的親和力によって自己整合的に凝集する場合を含む。
【００３２】
このとき、第１の導電性膜４１の表面の結晶格子定数を強誘電体３の結晶格子定数とほぼ同等になるように選んでおけば、第１の導電性膜４１上で強誘電体３はエピタキシャルに単結晶成長することになる。なお、孔４５またはその近傍を除く部分には、イオンクラスター化した原料ガス５０は凝集しないので、イオンクラスター化した原料ガス５０は、孔４５またはその近傍を除く部分では熱分解しない。したがって、図２（ｂ）に示すように、第１の薄膜４２に形成された孔４５の底部に露出した第１の導電性膜４１上でのみ強誘電体３が単結晶成長することになる。
【００３３】
このとき、強誘電体３は大きな分極を発現する結晶方位を、第１の電極１の表面に垂直方向に揃えて単結晶成長させることが望ましい。
【００３４】
また、本実施形態のように第１の薄膜４２にシリコン酸化膜のような絶縁性の材料を用いれば、これをそのまま層間絶縁膜として用いることができる。すなわち、第１の薄膜４２と強誘電体３とからなる表面上に、第２の導電性膜４３を形成し（図３（ａ））、つづいて所望の形状にレジストマスク２４を形成・加工し（図３（ｂ））、レジストマスク２４に覆われた部位以外の第２の導電性膜４３を除去したのち、レジストマスク２４を除去すれば、図３（ｃ）に示す構造の強誘電体キャパシタ１０を得る。
【００３５】
こののち、第１の導電性膜４１および第２の導電性膜４３をそれぞれ、周辺半導体回路に接続することにより、たとえば図８に示すような回路を構成して、記憶装置となる。
【００３６】
このようにして得た強誘電体キャパシタ１０の強誘電体３は単結晶であり、かつその結晶方位にそって大きな分極を発現する方向に電界が印加されることになるので、図４に示すように、その分極履歴特性（８１）は、従来の多結晶からなる強誘電体キャパシタのそれ（８０）に比べて著しく電界応答のよいものとなる。
【００３７】
また、強誘電体キャパシタ１０の強誘電体３は、第１の薄膜４２に形成された孔４５の底部に露出した第１の導電性膜４１上に選択的に形成されるので、損傷領域３０が少なく、材料本来の持つ大きな分極が発現可能である。これらにより、メモリセルにおけるデータの書き込み特性および読み出し特性は、著しく改善されることになる。
【００３８】
（実施の形態２）
図５は本発明の他の実施の形態を示したもので、図５（ａ）から図６（ｃ）までは、強誘電体からなるクラスターまたは粒子３を第１の導電性膜４１の所望の位置に選択的に配置する手順を説明している。
【００３９】
本実施の形態では、第１の薄膜４２に所望の開口形状を備えた孔４５を形成する工程まで(図５（ａ）から図５（ｂ）まで)は、実施の形態１で説明した工程と同様である。
【００４０】
こののち、孔４５の内側または前記孔を含む近傍に強誘電体３を選択的に形成する工程（図５（ｃ））では、シリコン基板２０をたとえば図７に示す液相処理槽５０の中に設置する。この液相処理槽５０は、強誘電体からなる粒子を含む液体５１で満たされている。ここで、液体５１は、強誘電体からなる粒子が単分散するよう酸性度を調整されている。また、液体５１に分散している強誘電体からなる粒子は、液体に混合される前に予め強誘電性を発現する結晶相に焼成されていることが望ましい。
【００４１】
このように液体５１に単分散した強誘電体からなる粒子は単結晶であるため、その誘電率は強い異方性をもつ。
【００４２】
一方、シリコン基板２０表面の孔４５は、底部で接地した第１の導電性膜４１を備えているので、液体５１に単分散した強誘電体からなる粒子の双極子モーメントとの相互作用により、強誘電体からなる粒子は露出した第１の導電性膜４１に選択的に引き寄せられる。しかも、強誘電体からなる粒子の双極子モーメントは自発分極を発現する結晶軸方向で最大となるので、強誘電体からなる粒子は、その自発分極が最大となる方位が必然的に第１の導電性膜４１の露出面と垂直方向となるように選択配位し、第１の薄膜４２に形成された孔４５の中を埋めることになる。
【００４３】
また、本実施例のように第１の薄膜４２にシリコン酸化膜のような絶縁性の材料を用いれば、これをそのまま層間絶縁膜として用いることができる。すなわち、第１の薄膜４２と強誘電体３とからなる表面上に、第２の導電性膜４３を形成し（図６（ａ））、つづいて所望の形状にレジストマスク２４を形成・加工し（図６（ｂ））、レジストマスク２４に覆われた部位以外の第２の導電性膜４３を除去したのち、レジストマスク２４を除去すれば、図６（ｃ）に示す構造の強誘電体キャパシタ１０を得る。
【００４４】
こののち、第１の導電性膜４１および第２の導電性膜４３をそれぞれ、周辺半導体回路に接続することにより、たとえば図８に示すような回路を構成して、記憶装置となる。
【００４５】
このようにして得た強誘電体キャパシタ１０の強誘電体３は単結晶または結晶方位の揃った単結晶粒子の集合であり、かつその結晶方位が大きな分極を発現する方向に電界が印加されることになるので、その分極履歴特性（８１）は、従来の多結晶からなる強誘電体キャパシタのそれ（８０）に比べて著しく応答のよいものとなり、また、強誘電体キャパシタ１０の強誘電体からなる粒子３に、その粒子形状のそろったものを使えば、強誘電体キャパシタ１０の加工工程を削減でき、その結果損傷領域３０が少なく、大きな分極が発現可能である。これらにより、メモリセルにおけるデータの書き込み特性および読み出し特性が著しく改善される。
【００４６】
なお、強誘電体からなる粒子を第１の導電性膜４１の所望の位置に選択的に配置する工程（図５（ｃ））において、シリコン基板２０に超音波などの機械的振動を与えると、強誘電体からなる粒子の基板表面での並進運動エネルギーが増大し、より選択性が高まる。また、同工程において、強誘電体からなる粒子に光や電子線などのエネルギー・ビームを照射し、強誘電体からなる粒子３の基板表面での並進運動エネルギーを増大することによっても同様の効果が得られる。
【００４７】
さらに、同工程においては、強誘電体からなる粒子の粒子径の分散度合いを表す標準偏差が、粒子径の平均値以下になると、強誘電体からなる粒子の配置の選択性および強誘電体キャパシタの電気的特性の均質性が著しく向上する。
【図面の簡単な説明】
【００４８】
【図１】本発明の実施の形態１における記憶装置の製造工程。
【図２】本発明の実施の形態１における強誘電体の選択成長工程。
【図３】本発明の実施の形態１における記憶装置の製造工程。
【図４】本発明の実施の形態１における強誘電体キャパシタと従来の技術における強誘電体キャパシタの履歴特性。
【図５】本発明の実施の形態２における記憶装置の製造工程。
【図６】本発明の実施の形態２における記憶装置の製造工程。
【図７】本発明の実施の形態２における強誘電体の選択成長工程（液相処理装置）。
【図８】従来の技術における強誘電体メモリセルアレイの等価回路図。
【図９】従来の技術における記憶装置の一断面図。
【図１０】従来の技術における記憶装置での、強誘電体キャパシタの形成工程。
【符号の説明】
【００４９】
１  第１の電極
２  第２の電極
３  強誘電体
４  ソース
５  ドレイン
６  ゲート
７  トランジスタ
８  ビット線
９  セルプレート線
１０  強誘電体キャパシタ
１１  ワード線
１２  第１のコンタクトプラグ
１３  第２のコンタクトプラグ
１４  半導体薄膜
２０  シリコン基板
２１  第１の絶縁膜
２２  第２の絶縁膜
２３  第３の絶縁膜
２４  レジストマスク
３０  損傷領域
４１  第１の導電性膜
４２  第１の薄膜
４３  第２の導電性薄膜
４５  孔
５０  液相処理槽
５１  液体
５２  処理電極
８０  従来技術による強誘電体キャパシタの履歴特性
８１  本発明の技術による強誘電体キャパシタの履歴特性
【図１】
2005203573.tif 000003
【図２】
2005203573.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
2005203573.tif 000008
【図７】
2005203573.tif 000009
【図８】
2005203573.tif 000010
【図９】
2005203573.tif 000011
【図１０】
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