(57)【要約】【課題】  ディスターブ試験を行う際、センスアンプの試験を行うことを可能にした半導体記憶装置を提供する。【解決手段】  メモリセルに接続されたビット線対の電位レベルを検出すると共に、検出した電位レベルを、再びビット線対を介してメモリセルに書き込むセンスアンプを備えた半導体記憶装置において、ビット線対の一方のビット線の電位が、他方のビット線の電位より高い時、ビット線対の一方のビット線の電位が、他方のビット線の電位より低くなるような電位をビット線対に印加せしめる電圧印加手段７１、７２を設け、この電圧印加手段７１、７２の出力電圧を調整可能に構成したことを特徴とする。【選択図】  図１
2005116047.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルに接続されたビット線対の電位レベルを検出すると共に、前記検出した電位レベルを、再び前記ビット線対を介して前記メモリセルに書き込むセンスアンプを備えた半導体記憶装置において、
前記ビット線対の一方のビット線の電位が、他方のビット線の電位より高い時、前記ビット線対の一方のビット線の電位が、他方のビット線の電位より低くなるような電位を前記ビット線対に印加せしめる電圧印加手段を設け、この電圧印加手段の出力電圧を調整可能に構成したことを特徴とする半導体記憶装置。
【請求項２】
前記電圧印加手段は、二つの異なる電圧を出力する第１電圧発生器と、第２電圧発生器とからなり、
ライトアンプに接続されたＩ／Ｏ線対が、一対の列選択スイッチを介して、前記ビット線対に接続され、更に、前記Ｉ／Ｏ線対の一方の線が、テストモード信号で制御される第１のモードスイッチを介して、前記第１電圧発生器に接続され、前記Ｉ／Ｏ線対の他方の線が、前記テストモード信号で制御される第２のモードスイッチを介して、前記第２電圧発生器に接続されていることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記第１電圧発生器は、セル対極レベル配線に接続された電圧発生器であり、前記第２電圧発生器は、ビット線バランスレベル配線に接続された電圧発生器であることを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記第１電圧発生器は、ビット線バランスレベル配線に接続された電圧発生器であり、前記第２電圧発生器は、セル対極レベル配線に接続された電圧発生器であることを特徴とする請求項２記載の半導体記憶装置。
【請求項５】
メモリセルに接続されたビット線対の電位レベルを検出すると共に、前記検出した電位レベルを、再び前記ビット線対を介して前記メモリセルに書き込むセンスアンプを備えた半導体記憶装置であって、前記ビット線対にディスターブ試験用の電圧を印加せしめる電圧印加手段を設けた半導体記憶装置の試験方法において、
前記センスアンプにデータを書き込むと共に、書き込まれたデータに基づき前記センスアンプに接続しているビット線対をドライブする第１工程と、
前記センスアンプでドライブされた前記ビット線対の一方のビット線の電位が、他方のビット線の電位より高い時、前記ビット線対の一方のビット線の電位が、他方のビット線の電位より低くなるようなディスターブ試験用の電圧を前記電圧印加手段から前記ビット線対に印加せしめる第２工程と、
前記電圧印加手段から前記ビット線対にディスターブ試験用の電圧が印加された後、前記センスアンプが、前記ビット線対の電位差を検出する第３工程と、
前記電圧印加手段の電圧を変更して、前記第２工程と第３工程とを再び繰り返す第４工程と、
を少なくとも含むことを特徴とする半導体記憶装置の試験方法。
【請求項６】
前記電圧印加手段は、二つの異なる電圧を出力する第１電圧発生器と、第２電圧発生器とからなり、
ライトアンプに接続されたＩ／Ｏ線対が、一対の列選択スイッチを介して、前記ビット線対に接続され、
前記第２工程では、前記Ｉ／Ｏ線対の一方の線が、テストモード信号で制御される第１のモードスイッチを介して、前記第１電圧発生器に接続され、前記Ｉ／Ｏ線対の他方の線が、前記テストモード信号で制御される第２のモードスイッチを介して、前記第２電圧発生器に接続されることを特徴とする請求項５記載の半導体記憶装置の試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置とその試験方法に係わり、特にディスターブ試験機能を有する半導体記憶装置とその試験方法に関する。
【背景技術】
【０００２】
ＤＲＡＭの不良原因の中で、センス時の不良の要因が多くの割合を占めているが、その切り分けは難しい。不良の要因を幾つか挙げると、セル容量の容量不足、セル容量からの電荷リーク、ワード線の動作鈍りによるセンススタート時の初期信号量の低下、センスアンプの能力不足によるセンス動作の遅れ、センスアンプのＨ／Ｌバラツキ（アンバランス）が大きいことによる誤センス、隣接ビット線等からのディスターブ等である。出荷検査時には、上記した要因に対応するようなテストパターンを全メモリセルに対して行なう必要があり、そのテスト時間は記憶容量の増大と微細化の進歩による要因の増加等に伴って増加の一途をたどっている。また、不良要因の切り分けが難しいことから製造工程への不良対策のフィードバックを迅速に行なうことも難しいことになってしまう。本発明は、センスアンプの能力小、バラツキ大等の不具合を切り離してテストすることを可能とするものであり、これにより不良要因の切り分けが簡単となるため、製造工程へのフィードバックを迅速に行なうことが可能となる。また、本発明によるテストを行なうことにより不良要因の組合せテストの中からセンスアンプに関する要因を取り除くことができるため、テストパターンの簡略化、即ち、テスト時間の短縮化が可能となる。
【０００３】
ディスターブ試験機能を有するものとしては、例えば、以下の特許文献１に示すようなものが提案されている。
【特許文献１】特開２００１−３５１９７号公報（第１頁）  しかしながら、従来、ディスターブ試験において、センスアンプのためのディスターブ試験は、行われていなかった。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、上記した従来技術の欠点を改良し、特に、ディスターブ試験を行う際、センスアンプの試験を行うことを可能にした新規な半導体記憶装置とその試験方法を提供することにある。
【０００５】
本発明の他の目的は、センスアンプのディスターブ試験を行うことで、センスアンプに関する不具合をなくし、以て、テストパターンを簡略化でき、これにより、テスト時間の短縮化を可能にした半導体記憶装置とその試験方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明は上記した目的を達成するため、基本的には、以下に記載されたような技術構成を採用するものである。
【０００７】
即ち、本発明に係わる半導体記憶装置の第１態様は、
メモリセルに接続されたビット線対の電位レベルを検出すると共に、前記検出した電位レベルを、再び前記ビット線対を介して前記メモリセルに書き込むセンスアンプを備えた半導体記憶装置において、
前記ビット線対の一方のビット線の電位が、他方のビット線の電位より高い時、前記ビット線対の一方のビット線の電位が、他方のビット線の電位より低くなるような電位を前記ビット線対に印加せしめる電圧印加手段を設け、この電圧印加手段の出力電圧を調整可能に構成したことを特徴とするものであり、
又、第２態様は、
前記電圧印加手段は、二つの異なる電圧を出力する第１電圧発生器と、第２電圧発生器とからなり、
ライトアンプに接続されたＩ／Ｏ線対が、一対の列選択スイッチを介して、前記ビット線対に接続され、更に、前記Ｉ／Ｏ線対の一方の線が、テストモード信号で制御される第１のモードスイッチを介して、前記第１電圧発生器に接続され、前記Ｉ／Ｏ線対の他方の線が、前記テストモード信号で制御される第２のモードスイッチを介して、前記第２電圧発生器に接続されていることを特徴とするものであり、
又、第３態様は、
前記第１電圧発生器は、セル対極レベル配線に接続された電圧発生器であり、前記第２電圧発生器は、ビット線バランスレベル配線に接続された電圧発生器であることを特徴とするものであり、
又、第４態様は、
前記第１電圧発生器は、ビット線バランスレベル配線に接続された電圧発生器であり、前記第２電圧発生器は、セル対極レベル配線に接続された電圧発生器であることを特徴とするものである。
【０００８】
又、本発明に係わる半導体記憶装置の試験方法の第１態様は、
メモリセルに接続されたビット線対の電位レベルを検出すると共に、前記検出した電位レベルを、再び前記ビット線対を介して前記メモリセルに書き込むセンスアンプを備えた半導体記憶装置であって、前記ビット線対にディスターブ試験用の電圧を印加せしめる電圧印加手段を設けた半導体記憶装置の試験方法において、
前記センスアンプにデータを書き込むと共に、書き込まれたデータに基づき前記センスアンプに接続しているビット線対をドライブする第１工程と、
前記センスアンプでドライブされた前記ビット線対の一方のビット線の電位が、他方のビット線の電位より高い時、前記ビット線対の一方のビット線の電位が、他方のビット線の電位より低くなるようなディスターブ試験用の電圧を前記電圧印加手段から前記ビット線対に印加せしめる第２工程と、
前記電圧印加手段から前記ビット線対にディスターブ試験用の電圧が印加された後、前記センスアンプが、前記ビット線対の電位差を検出する第３工程と、
前記電圧印加手段の電圧を変更して、前記第２工程と第３工程とを再び繰り返す第４工程と、
を少なくとも含むことを特徴とするものであり、
又、第２態様は、
前記電圧印加手段は、二つの異なる電圧を出力する第１電圧発生器と、第２電圧発生器とからなり、
ライトアンプに接続されたＩ／Ｏ線対が、一対の列選択スイッチを介して、前記ビット線対に接続され、
前記第２工程では、前記Ｉ／Ｏ線対の一方の線が、テストモード信号で制御される第１のモードスイッチを介して、前記第１電圧発生器に接続され、前記Ｉ／Ｏ線対の他方の線が、前記テストモード信号で制御される第２のモードスイッチを介して、前記第２電圧発生器に接続されることを特徴とするものである。
【発明の効果】
【０００９】
本発明に係わる半導体記憶装置とその試験方法は、上述のように構成したので、活性化されたセンスアンプにセル対極レベル（ＶＰＬＴ）配線、ビット線バランスレベル（ＶＢＬＲ）配線からローカルＩ／Ｏ線のＬＩＯＴ／Ｂ、ビット線対ＢＴ／ＢＢのパスでディスターブ電圧を印加することにより不具合があるセンスアンプを検出できる。ディスターブ試験用の電圧は、ＶＰＬＴ、ＶＢＬＲの印加レベルを調節することにより無段階に調節できるから、きめ細かくセンスアンプの不具合を検出でき、従って、テストパターンを簡略化でき、これにより、テスト時間の短縮化が図れる。
【００１０】
更に、ＤＣ的なディスターブの印加方法であるため、制御がしやすく実用てきである。
【発明を実施するための最良の形態】
【００１１】
本発明の半導体記憶装置は、
メモリセルに接続されたビット線対の電位レベルを検出すると共に、前記検出した電位レベルを、再び前記ビット線対を介して前記メモリセルに書き込むセンスアンプを備えた半導体記憶装置において、
前記ビット線対の一方のビット線の電位が、他方のビット線の電位より高い時、前記ビット線対の一方のビット線の電位が、他方のビット線の電位より低くなるような電位を前記ビット線対に印加せしめる電圧印加手段を設け、この電圧印加手段の出力電圧を調整可能に構成したことを特徴とするものであり、
特に、前記電圧印加手段は、二つの異なる電圧を出力する第１電圧発生器と、第２電圧発生器とからなり、
ライトアンプに接続されたＩ／Ｏ線対が、一対の列選択スイッチ（Ｙスイッチ）を介して、前記ビット線対に接続され、更に、前記Ｉ／Ｏ線対の一方の線が、テストモード信号で制御される第１のモードスイッチを介して、前記第１電圧発生器に接続され、前記Ｉ／Ｏ線対の他方の線が、前記テストモード信号で制御される第２のモードスイッチを介して、前記第２電圧発生器に接続されていることを特徴とするものである。
【実施例１】
【００１２】
以下に、本発明に係わる半導体記憶装置とその試験方法の第１実施例を、図１、図２に基づき説明する。
【００１３】
始めに、本発明の半導体記憶装置の構成を説明する。
【００１４】
図１において、１は、センスアンプ、２は、図示しないメモリセルに接続されるビット線対であり、ビット線対２は、Ｔｕｒｅ側（図中のＢＴ）とＢａｒ側（図中のＢＢ）とで構成されている。ビット線ＢＴ、ＢＢは、それぞれ、Ｙアドレス選択信号（図中のＹＳ）をゲート入力とするトランジスタ（列選択スイッチ）２１、２２を介してローカルＩ／Ｏ線対３のＬＩＯＴ、ＬＩＯＢにそれぞれ接続されている。
【００１５】
又、ローカルＩ／Ｏ線３のＬＩＯＴ、ＬＩＯＴＢは、それぞれ、テストモード信号線５をゲート入力とするトランジスタ５１、５２を介して、セル対極レベル（以下、ＶＰＬＴ）配線６１、ビット線バランスレベル（以下、ＶＢＬＲ）配線６２に接続している。そして、ＶＰＬＴ６１には、ＶＰＬＴ電圧発生器７１が接続され、又、ＶＢＬＲ６２には、ＶＰＬＲ電圧発生器７２が接続され、ＶＰＬＴ電圧発生器７１、ＶＰＬＲ電圧発生器７２の出力電圧は、調整可能になっていて、任意の電圧に適宜設定できるように構成されている。
【００１６】
次に、本発明の半導体記憶装置の試験方法について説明する。
【００１７】
本発明は、センスアンプのテスティングに用いるためのものであり、図２にテスト動作例のフローを示す。以下に、この例を用いて動作を説明する。
【００１８】
［１］初めに、通常のライト動作でセンスアンプ１にデータをライトする（ステップＳ１）。ここでライトしたデータをライト後もセンスアンプ１が、ビット線対ＢＴ／ＢＢに対してドライブすることになる。ここでは例として、ＢＴ＝Ｈレベル、ＢＢ＝Ｌレベルとなるようなデータをライトしたとする。
【００１９】
［２］センスアンプ１を活性化したまま、次に、ＶＰＬＴレベル及びＶＢＬＲレベルを通常レベル（１／２アレイ電源レベル）より変更する（ステップＳ２）。このレベル変更には、ＶＰＬＴ、ＶＢＬＲの各パッドから外部電源により電圧を印加する方法、又は、ＶＰＬＴ電圧発生器７１、ＶＰＬＲ電圧発生器７２の出力電圧を用いる方法等がある。変更後のレベルは、本実施例では、ＶＰＬＴ、ＶＢＬＲの電圧が、ＶＰＬＴ＜ＶＢＬＲの関係を保つ適切なレベルを選択することとする（理由は後述する）。
【００２０】
［３］次に、テストモード信号５を活性化してＶＰＬＴ配線６１からＬＩＯＴに、ＶＢＬＲ配線６２からＬＩＯＢにステップＳ２で設定したレベルを注入する（ステップＳ３）。この段階で、ＬＩＯＴ／Ｂのレベルの関係は、ＬＩＯＴ＜ＬＩＯＢとなる。
【００２１】
［４］次に、Ｙアドレス選択信号（図１中のＹＳ）を活性化し、ビット線対２とＩ／Ｏ線対３とを接続する（ステップＳ４）。この段階でＢＴとＶＰＬＴ、ＢＢとＶＢＬＲとは、それぞれ２つのトランジスタ５１、５２を介して接続され、ＶＰＬＴがＢＴをＶＢＬＲがＢＢをドライブしている状態になる。本実施例では、ＶＰＬＴ、ＶＢＬＲがビット線対２のＢＴ、ＢＢの電圧を、ＢＴ＜ＢＢの関係にドライブしている状態となる。一方、ステップＳ１のセンスアンプ１からビット線対２のＢＴ／ＢＢへのドライブは続いている。本実施例ではセンスアンプ１からのドライブはＢＴ＞ＢＢの関係でドライブしているのに対して、ＶＰＬＴ、ＶＢＬＲからのドライブは逆の関係でドライブしていることになる。つまり、注目のセンスアンプ１をＶＰＬＴ、ＶＢＬＲからディスターブしている状態となる。
【００２２】
従って、電流能力が小さいセンスアンプや、バラツキの大きい等の不具合を持つセンスアンプはこのディスターブにより反転する。言い換えれば、ステップＳ２でのＶＰＬＴ、ＶＢＬＲのレベルを適切に選ぶことにより、良品のセンスアンプと前述のような不具合を持つセンスアンプとを区別することができることになる。
【００２３】
［５］その後、Ｙアドレス選択信号ＹＳを非活性化して、Ｉ／Ｏ線対３とビット線対２とを切り離し（ステップＳ５）、次にテストモード信号を非活性化して、Ｉ／Ｏ線対３とＶＰＬＴ、ＶＢＬＲとを切り離し（ステップＳ６）、ＶＰＬＴ、ＶＢＬＲレベルを通常状態に戻し（ステップＳ７）、この状態で、センスアンプが、ビット線対３の電位差をリードし（ステップＳ８）、反転したセンスアンプ、即ち、不具合を持つセンスアンプを検出する。
【実施例２】
【００２４】
図３は、本発明の第２実施例を示す図であり、この実施例では、Ｉ／Ｏ線対２のＬＩＯＴ、ＬＩＯＢとＶＰＬＴ６１、ＶＢＬＲ６２との接続が、第１実施例と逆になっている例である。
【産業上の利用可能性】
【００２５】
半導体記憶装置のセンスアンプのディスターブ試験に好適である。
【図面の簡単な説明】
【００２６】
【図１】本発明に係わる半導体装置の第１実施例の要部の回路図である。
【図２】本発明の半導体記憶装置の試験方法の流れを示す図である。
【図３】本発明の第２実施例の要部の回路図である。
【符号の説明】
【００２７】
１  センスアンプ
２  ビット線対
３  Ｉ／Ｏ線対
２１、２２、５１、５２  トランジスタ
６１  セル対極レベル配線（ＶＰＬＴ）
６２  ビット線バランスレベル配線（ＶＢＬＲ）
７１  ＶＰＬＴ発生器（電圧印加手段）
７２  ＶＢＬＲ発生器（電圧印加手段）
【図１】
2005116047.tif 000003
【図２】
2005116047.tif 000004
【図３】
2005116047.tif 000005