(57)【要約】      （修正有）【課題】  ゲート耐圧やドレイン耐圧の異なるトランジスタと、ＭＮＯＳ型メモリトランジスタとを、同一の半導体層内に有する半導体装置の製造方法を提供する。【解決手段】  高耐圧トランジスタ形成領域１０ＨＶと、低電圧駆動トランジスタ形成領域１０ＬＶと、ＭＮＯＳ型メモリトランジスタ形成領域１０Ｍとの上方に、第１マスク層および第２マスク層を形成する工程と、領域１０ＨＶに形成された第１マスク層および第２マスク層を除去する工程と、第１ゲート絶縁層６０を形成する工程と、第２マスク層を除去する工程と、領域１０Ｍに形成された第１マスク層を除去する工程と、積層膜を形成する工程と、領域１０ＨＶと領域１０ＬＶとに形成された積層膜を除去する工程と、領域１０ＬＶに形成された第１マスク層を除去する工程と、第２ゲート絶縁層６２を形成する工程と、ゲート電極７０を形成する工程と、ソース／ドレイン領域４２，５２を形成する工程と、を含む。【選択図】      図１
2005116974.tif 000002
【特許請求の範囲】
【請求項１】
高耐圧トランジスタと、低電圧駆動トランジスタと、ＭＮＯＳ型メモリトランジスタと、を有する半導体装置の製造方法であって、
半導体層の前記高耐圧トランジスタが形成される高耐圧トランジスタ形成領域と前記低電圧駆動トランジスタが形成される低電圧駆動トランジスタ形成領域と前記ＭＮＯＳ型メモリトランジスタが形成されるＭＮＯＳ型メモリトランジスタ形成領域との上方に、第１マスク層を形成する工程と、
前記第１マスク層の上方に、第２マスク層を形成する工程と、
前記高耐圧トランジスタの第１ゲート絶縁層形成領域に形成された前記第１マスク層および第２マスク層を除去する工程と、
前記高耐圧トランジスタ形成領域に、前記第１マスク層および前記第２マスク層をマスクとして、熱酸化法により第１ゲート絶縁層を形成する工程と、
前記高耐圧トランジスタ形成領域と前記低電圧駆動トランジスタ形成領域と前記ＭＮＯＳ型メモリトランジスタ形成領域とに形成された前記第２マスク層を除去する工程と、
前記ＭＮＯＳ型メモリトランジスタ形成領域に形成された前記第１マスク層を除去する工程と、
前記半導体層の前記高耐圧トランジスタ形成領域と前記低電圧駆動トランジスタ形成領域と前記ＭＮＯＳ型メモリトランジスタ形成領域との上方に、少なくとも酸化シリコン層と、窒化シリコン層とが積層した積層膜を形成する工程と、
前記高耐圧トランジスタ形成領域と前記低電圧駆動トランジスタ形成領域とに形成された前記積層膜を除去する工程と、
前記低電圧駆動トランジスタ形成領域に形成された前記第１マスク層を除去する工程と、
前記低電圧駆動トランジスタ形成領域に第２ゲート絶縁層を形成する工程と、
前記高耐圧トランジスタ形成領域と前記低電圧駆動トランジスタ形成領域と前記ＭＮＯＳ型メモリトランジスタ形成領域とに、ゲート電極を形成する工程と、
前記高耐圧トランジスタ形成領域と前記低電圧駆動トランジスタ形成領域と前記ＭＮＯＳ型メモリトランジスタ形成領域とに、ソース／ドレイン領域を形成する工程と、を含む、半導体装置の製造方法。
【請求項２】
請求項１において、
前記積層膜は、第１酸化シリコン層と、窒化シリコン層と、第２酸化シリコン層とが積層されるように形成される、半導体装置の製造方法。
【請求項３】
請求項１または２において、
前記低電圧駆動トランジスタ形成領域および前記ＭＮＯＳ型メモリトランジスタ形成領域にウェルをイオン注入により形成する工程を含み、
前記イオン注入は、前記第１マスク層を介して行われる、半導体装置の製造方法。
【請求項４】
請求項１〜３のいずれかにおいて、
前記高耐圧トランジスタ形成領域における素子分離領域を、ＬＯＣＯＳ法によって形成する工程と、
前記低電圧駆動トランジスタ形成領域および前記ＭＮＯＳ型メモリトランジスタ形成領域における素子分離領域を、トレンチ素子分離法によって形成する工程と、を含む、半導体装置の製造方法。
【請求項５】
請求項４において、
前記低電圧駆動トランジスタ形成領域および前記ＭＮＯＳ型メモリトランジスタ形成領域におけるウェルは、前記低電圧駆動トランジスタ形成領域および前記ＭＮＯＳ型メモリトランジスタ形成領域における前記素子分離領域を形成する工程前に形成される、半導体装置の製造方法。
【請求項６】
請求項４において、
前記低電圧駆動トランジスタ形成領域および前記ＭＮＯＳ型メモリトランジスタ形成領域におけるウェルは、前記低電圧駆動トランジスタ形成領域および前記ＭＮＯＳ型メモリトランジスタ形成領域における前記素子分離領域を形成する工程後に形成される、半導体装置の製造方法。
【請求項７】
請求項１〜６のいずれかにおいて、
前記高耐圧トランジスタはオフセット絶縁層を有するように形成される、半導体装置の製造方法。
【請求項８】
請求項７において、
前記オフセット絶縁層は、ＬＯＣＯＳ法によって形成される、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、特に、ゲート耐圧やドレイン耐圧の異なるトランジスタと、ＭＮＯＳ型メモリトランジスタとを、同一の半導体層内に有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
高耐圧トランジスタの製造プロセスにおいては、低電圧駆動トランジスタに比べ、深いウェルおよび厚いゲート絶縁層の形成のための高温プロセスが必要である。この高温プロセスは、低電圧駆動トランジスタの形成プロセスにとって特異のものであり、通常、高電圧動作用の高耐圧トランジスタと、低電圧駆動トランジスタとは個々に形成されていた。
【０００３】
一方、近年、従来複数個のＩＣを組み合わせて実現していたシステム機能を、１個のＩＣチップ上に実現する、いわゆるＳＯＣ（Ｓｙｓｔｅｍ  Ｏｎ  Ｃｈｉｐ）化の研究開発が行われている。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、ゲート耐圧やドレイン耐圧の異なるトランジスタと、ＭＮＯＳ型メモリトランジスタとを、同一の半導体層内に有する半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
本発明にかかる半導体装置の製造方法は、
高耐圧トランジスタと、低電圧駆動トランジスタと、ＭＮＯＳ型メモリトランジスタと、を有する半導体装置の製造方法であって、
半導体層の前記高耐圧トランジスタが形成される高耐圧トランジスタ形成領域と前記低電圧駆動トランジスタが形成される低電圧駆動トランジスタ形成領域と前記ＭＮＯＳ型メモリトランジスタが形成されるＭＮＯＳ型メモリトランジスタ形成領域との上方に、第１マスク層を形成する工程と、
前記第１マスク層の上方に、第２マスク層を形成する工程と、
前記高耐圧トランジスタの第１ゲート絶縁層形成領域に形成された前記第１マスク層および第２マスク層を除去する工程と、
前記高耐圧トランジスタ形成領域に、前記第１マスク層および前記第２マスク層をマスクとして、熱酸化法により第１ゲート絶縁層を形成する工程と、
前記高耐圧トランジスタ形成領域と前記低電圧駆動トランジスタ形成領域と前記ＭＮＯＳ型メモリトランジスタ形成領域とに形成された前記第２マスク層を除去する工程と、
前記ＭＮＯＳ型メモリトランジスタ形成領域に形成された前記第１マスク層を除去する工程と、
前記半導体層の前記高耐圧トランジスタ形成領域と前記低電圧駆動トランジスタ形成領域と前記ＭＮＯＳ型メモリトランジスタ形成領域との上方に、少なくとも酸化シリコン層と、窒化シリコン層とが積層した積層膜を形成する工程と、
前記高耐圧トランジスタ形成領域と前記低電圧駆動トランジスタ形成領域とに形成された前記積層膜を除去する工程と、
前記低電圧駆動トランジスタ形成領域に形成された前記第１マスク層を除去する工程と、
前記低電圧駆動トランジスタ形成領域に第２ゲート絶縁層を形成する工程と、
前記高耐圧トランジスタ形成領域と前記低電圧駆動トランジスタ形成領域と前記ＭＮＯＳ型メモリトランジスタ形成領域とに、ゲート電極を形成する工程と、
前記高耐圧トランジスタ形成領域と前記低電圧駆動トランジスタ形成領域と前記ＭＮＯＳ型メモリトランジスタ形成領域とに、ソース／ドレイン領域を形成する工程と、を含む。
【０００６】
本発明にかかる半導体装置の製造方法において、ＭＮＯＳ（Ｍｅｔａｌ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型メモリトランジスタは、ＭＯＮＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型メモリトランジスタを含む。すなわち、前記積層膜は、少なくとも酸化シリコン層と、窒化シリコン層とが積層したものであり、たとえば、第１酸化シリコン層と、窒化シリコン層と、第２酸化シリコン層とが積層したものであることもできる。
【０００７】
本発明にかかる半導体装置の製造方法において、特定の層（以下、「Ａ層」という）の上方に他の特定の層（以下、「Ｂ層」という）を形成するとは、Ａ層上に直接、Ｂ層を形成する場合と、Ａ層上の他の層を介して、Ｂ層を形成する場合と、を含む。また、「ソース／ドレイン領域」とは、ソース領域またはドレイン領域を意味する。
【０００８】
この製造方法によれば、前記低電圧駆動トランジスタに比べ、深いウェルおよび厚い前記第１ゲート絶縁層の形成のための高温プロセスを要する前記高耐圧トランジスタと、特有の積層膜形成プロセスを要する前記ＭＮＯＳ型メモリトランジスタとを混載することができる。
【０００９】
本発明にかかる半導体装置の製造方法においては、前記積層膜は、第１酸化シリコン層と、窒化シリコン層と、第２酸化シリコン層とが積層されるように形成されることができる。
【００１０】
本発明にかかる半導体装置の製造方法においては、前記低電圧駆動トランジスタ形成領域および前記ＭＮＯＳ型メモリトランジスタ形成領域にウェルをイオン注入により形成する工程を含み、
前記イオン注入は、前記第１マスク層を介して行われることができる。
【００１１】
本発明にかかる半導体装置の製造方法においては、前記高耐圧トランジスタ形成領域における素子分離領域を、ＬＯＣＯＳ法によって形成する工程と、
前記低電圧駆動トランジスタ形成領域および前記ＭＮＯＳ型メモリトランジスタ形成領域における素子分離領域を、トレンチ素子分離法によって形成する工程と、を含むことができる。
【００１２】
本発明にかかる半導体装置の製造方法において、ＬＯＣＯＳ法は、リセスＬＯＣＯＳ法およびセミリセスＬＯＣＯＳ法を含む。
【００１３】
本発明にかかる半導体装置の製造方法においては、前記低電圧駆動トランジスタ形成領域および前記ＭＮＯＳ型メモリトランジスタ形成領域におけるウェルは、前記低電圧駆動トランジスタ形成領域および前記ＭＮＯＳ型メモリトランジスタ形成領域における前記素子分離領域を形成する工程前に形成されることができる。
【００１４】
本発明にかかる半導体装置の製造方法においては、前記低電圧駆動トランジスタ形成領域および前記ＭＮＯＳ型メモリトランジスタ形成領域におけるウェルは、前記低電圧駆動トランジスタ形成領域および前記ＭＮＯＳ型メモリトランジスタ形成領域における前記素子分離領域を形成する工程後に形成されることができる。
【００１５】
本発明にかかる半導体装置の製造方法においては、前記高耐圧トランジスタはオフセット絶縁層を有するように形成されることができる。
【００１６】
本発明にかかる半導体装置の製造方法においては、前記オフセット絶縁層は、ＬＯＣＯＳ法によって形成されることができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の好適な実施の形態について、図面を参照しながら説明する。
【００１８】
１．半導体装置
まず、本実施の形態における製造方法によって得られる半導体装置について説明する。図１は、本実施の形態における製造方法によって得られる半導体装置を模式的に示す断面図である。
【００１９】
半導体装置は、半導体層１０を有する。半導体装置には、高耐圧トランジスタ形成領域１０ＨＶと、低電圧駆動トランジスタ形成領域１０ＬＶと、ＭＯＮＯＳ型メモリトランジスタ形成領域（以下、「ＭＯＮＯＳ形成領域」という）１０Ｍが設けられている。高耐圧トランジスタ形成領域１０ＨＶは、ｎ型高耐圧トランジスタ形成領域１０ＨＶｎと、ｐ型高耐圧トランジスタ形成領域１０ＨＶｐとを有する。低電圧駆動トランジスタ形成領域１０ＬＶは、ｎ型低電圧駆動トランジスタ形成領域１０ＬＶｎと、ｐ型低電圧駆動トランジスタ形成領域１０ＬＶｐとを有する。ＭＯＮＯＳ形成領域１０Ｍは、ｐ型ＭＯＮＯＳ型メモリトランジスタ形成領域（以下、「ｐ型ＭＯＮＯＳ形成領域」という）１０Ｍｐを有する。
【００２０】
ｎ型高耐圧トランジスタ形成領域１０ＨＶｎには、ｎ型高耐圧トランジスタ１００Ｎが形成され、ｐ型高耐圧トランジスタ形成領域１０ＨＶｐには、ｐ型高耐圧トランジスタ１００Ｐが形成されている。同様に、ｎ型低電圧駆動トランジスタ形成領域１０ＬＶｎには、ｎ型低電圧駆動トランジスタ２００Ｎが形成され、ｐ型低電圧駆動トランジスタ形成領域１０ＬＶｐには、ｐ型低電圧駆動トランジスタ２００Ｐが形成されている。ｐ型ＭＯＮＯＳ形成領域１０Ｍｐには、ｐ型ＭＯＮＯＳ型メモリトランジスタ３００Ｐが形成されている。
【００２１】
すなわち、同一基板（同一チップ）上に、ｎ型高耐圧トランジスタ１００Ｎと、ｐ型高耐圧トランジスタ１００Ｐと、ｎ型低電圧駆動トランジスタ２００Ｎと、ｐ型低電圧駆動トランジスタ２００Ｐと、ｐ型ＭＯＮＯＳ型メモリトランジスタ３００Ｐと、が混載されている。なお、図１には５つのトランジスタしか記載されていないが、これは便宜的なものであって、同一基板上に各トランジスタが複数形成されていることはいうまでもない。たとえば、ＭＯＮＯＳ形成領域１０Ｍに、ｎ型ＭＯＮＯＳ型メモリトランジスタが形成されていることもできる。
【００２２】
１．１  高耐圧トランジスタ形成領域１０ＨＶについて
まず、高耐圧トランジスタ形成領域１０ＨＶについて説明する。高耐圧トランジスタ形成領域１０ＨＶには、ｎ型高耐圧トランジスタ１００Ｎと、ｐ型高耐圧トランジスタ１００Ｐとが形成されている。隣り合うｎ型高耐圧トランジスタ１００Ｎと、ｐ型高耐圧トランジスタ１００Ｐとの間には、第１素子分離領域１１０が設けられている。第１の素子分離領域１１０は、セミリセスＬＯＣＯＳ層からなる。
【００２３】
次に、ｎ型高耐圧トランジスタ１００Ｎおよびｐ型高耐圧トランジスタ１００Ｐの構成について説明する。
【００２４】
ｎ型高耐圧トランジスタ１００Ｎは、第1ゲート絶縁層６０と、セミリセスＬＯＣＯＳ層からなるオフセット絶縁層２０ｂと、ゲート電極７０と、ｎ型オフセット領域４０と、サイドウォール絶縁層７２と、ｎ型ソース／ドレイン領域４２とを有する。
【００２５】
第1ゲート絶縁層６０は、少なくともｐ型第１ウェル３２内のチャネル領域の上方に設けられている。ｐ型第１ウェル３２はｎ型第１ウェル３０内に形成されている。オフセット絶縁層２０ｂは、第１ゲート絶縁層６０の両端で、ｎ型オフセット領域４０内に設けられている。ゲート電極７０は、少なくとも第１ゲート絶縁層６０の上に形成されている。ｎ型オフセット領域４０は、ｐ型第１ウェル３２内に形成されている。サイドウォール絶縁層７２は、ゲート電極７０の側面に形成されている。サイドウォール絶縁層７２は、たとえばＬ字型の断面形状を有する酸化シリコン層７４と、該酸化シリコン層７４の上に形成されている窒化シリコン層７６と、を有する。ｎ型ソース／ドレイン領域４２は、サイドウォール絶縁層７２の外側の半導体層１０内に設けられている。
【００２６】
ｐ型高耐圧トランジスタ１００Ｐは、第１ゲート絶縁層６０と、セミリセスＬＯＣＯＳ層からなるオフセット絶縁層２０ｂと、ゲート電極７０と、ｐ型オフセット領域５０と、サイドウォール絶縁層７２と、ｐ型ソース／ドレイン領域５２とを有する。
【００２７】
第１ゲート絶縁層６０は、少なくともｎ型第１ウェル３０内のチャネル領域の上方に設けられている。オフセット絶縁層２０ｂは、第１ゲート絶縁層６０の両端で、ｐ型オフセット領域５０内に設けられている。ゲート電極７０は、少なくとも第１ゲート絶縁層６０の上に形成されている。ｐ型オフセット領域５０は、ｎ型第１ウェル３０内に形成されている。サイドウォール絶縁層７２は、ゲート電極７０の側面に形成されている。サイドウォール絶縁層７２は、たとえばＬ字型の断面形状を有する酸化シリコン層７４と、該酸化シリコン層７４の上に形成されている窒化シリコン層７６と、を有する。ｐ型ソース／ドレイン領域５２は、サイドウォール絶縁層７２の外側の半導体層１０内に設けられている。
【００２８】
１．２  低電圧駆動トランジスタ形成領域１０ＬＶについて
次に、低電圧駆動トランジスタ形成領域１０ＬＶについて説明する。低電圧駆動トランジスタ形成領域１０ＬＶには、ｎ型低電圧駆動トランジスタ２００Ｎと、ｐ型低電圧駆動トランジスタ２００Ｐとが設けられている。隣り合うｎ型低電圧駆動トランジスタ２００Ｎと、ｐ型低電圧駆動トランジスタ２００Ｐとの間には、第２素子分離領域２１０が設けられている。
【００２９】
次に、各トランジスタの構成について説明する。
【００３０】
ｎ型低電圧駆動トランジスタ２００Ｎは、第２ゲート絶縁層６２と、ゲート電極７０と、サイドウォール絶縁層７２と、ｎ型エクステンション領域４１と、ｎ型ソース／ドレイン領域４２と、を有する。
【００３１】
第２ゲート絶縁層６２は、少なくともｐ型第２ウェル３６内のチャネル領域の上方に設けられている。ゲート電極７０は、第２ゲート絶縁層６２の上に形成されている。サイドウォール絶縁層７２は、ゲート電極７０の側面に形成されている。サイドウォール絶縁層７２は、たとえばＬ字型の断面形状を有する酸化シリコン層７４と、該酸化シリコン層７４の上に形成されている窒化シリコン層７６と、を有する。ｎ型エクステンション領域４１は、ｐ型第２ウェル３６内に形成されている。ｎ型ソース／ドレイン領域４２は、サイドウォール絶縁層７２の外側の半導体層１０内に設けられている。
【００３２】
ｐ型低電圧駆動トランジスタ２００Ｐは、第２ゲート絶縁層６２と、ゲート電極７０と、サイドウォール絶縁層７２と、ｐ型エクステンション領域５１と、ｐ型ソース／ドレイン領域５２と、を有する。
【００３３】
第２ゲート絶縁層６２は、少なくともｎ型第２ウェル３４内のチャネル領域の上方に設けられている。ゲート電極７０は、第２ゲート絶縁層６２の上に形成されている。サイドウォール絶縁層７２は、ゲート電極７０の側面に形成されている。サイドウォール絶縁層７２は、たとえばＬ字型の断面形状を有する酸化シリコン層７４と、該酸化シリコン層７４の上に形成されている窒化シリコン層７６と、を有する。ｐ型エクステンション領域５１は、ｎ型第２ウェル３４内に形成されている。ｐ型ソース／ドレイン領域５２は、サイドウォール絶縁層７２の外側の半導体層１０内に設けられている。
【００３４】
１．３  ＭＯＮＯＳ形成領域１０Ｍについて
次に、ＭＯＮＯＳ形成領域１０Ｍについて説明する。ＭＯＮＯＳ形成領域１０Ｍには、ｐ型ＭＯＮＯＳ型メモリトランジスタ３００Ｐが設けられている。ｐ型ＭＯＮＯＳ型メモリトランジスタ３００Ｐは、第３ゲート絶縁層６４と、ゲート電極７０と、サイドウォール絶縁層７２と、ｐ型エクステンション領域５１と、ｐ型ソース／ドレイン領域５２と、を有する。
【００３５】
第３ゲート絶縁層６４は、第１酸化シリコン層と、窒化シリコン層と、第２酸化シリコン層と、が積層した積層膜である。第３ゲート絶縁層６４に印加する電圧により、第１酸化シリコン層に高電界を生じさせ、直接トンネル効果により電子を半導体層と第１酸化シリコン層−窒化シリコン層界面との間で行き来させることで、しきい値電圧を変化させ書き込み・消去動作を行う。第１酸化シリコン層−窒化シリコン層界面には、電子の捕獲準位があるため、ここに電子を捕らえることで情報が記憶・保持される。
【００３６】
第３ゲート絶縁層６２は、少なくともｎ型第３ウェル３８内のチャネル領域の上方に設けられている。ゲート電極７０は、第３ゲート絶縁層６４の上に形成されている。サイドウォール絶縁層７２は、ゲート電極７０の側面に形成されている。サイドウォール絶縁層７２は、たとえばＬ字型の断面形状を有する酸化シリコン層７４と、該酸化シリコン層７４の上に形成されている窒化シリコン層７６と、を有する。ｐ型エクステンション領域５１は、ｎ型第３ウェル３８内に形成されている。ｐ型ソース／ドレイン領域５２は、サイドウォール絶縁層７２の外側の半導体層１０内に設けられている。
【００３７】
２．半導体装置の製造方法
次に、本実施の形態の半導体装置の製造方法について、図１〜１８を参照しながら説明する。図１〜１８は、本実施の形態の半導体装置の製造方法の工程を模式的に示す断面図である。
【００３８】
（１）まず、図２に示すように、高耐圧トランジスタ形成領域１０ＨＶにおいて、素子分離の役割果すセミリセスＬＯＣＯＳ層２０ａと、電界緩和のためのオフセット絶縁層２０ｂとを形成する。以下に、セミリセスＬＯＣＯＳ層２０ａおよびオフセット絶縁層２０ｂの形成方法の一例を説明する。
【００３９】
まず、半導体層１０の上に、ＣＶＤ法により、酸化窒化シリコン層を形成する。半導体層１０は、少なくともシリコンを含み、シリコン、シリコン−ゲルマニウムなどで構成される。半導体層１０は、バルク状のシリコン基板や、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板におけるシリコン層であることができる。酸化窒化シリコン層の膜厚は、たとえば、８〜１２ｎｍである。ついで、酸化窒化シリコン層の上に、ＣＶＤ法により、窒化シリコン層を形成する。ついで、窒化シリコン層の上に、セミリセスＬＯＣＯＳ層２０ａおよびオフセット絶縁層２０ｂを形成する領域に開口を有するレジスト層を形成する。ついで、このレジスト層をマスクとして、窒化シリコン層、酸化窒化シリコン層および半導体層１０をエッチングすることによりセミリセスＬＯＣＯＳ層２０ａおよびオフセット絶縁層２０ｂの形成領域において、凹部を形成する。ついで、レジスト層を除去する。
【００４０】
次に、熱酸化法により、半導体層１０の露出面の上に、酸化シリコン層を形成することにより、図３に示すように、高耐圧トランジスタ形成領域１０ＨＶを画定するための第１の素子分離領域１１０としてのセミリセスＬＯＣＯＳ層２０ａと、高耐圧トランジスタ１００Ｐ，Ｎのオフセット絶縁層２０ｂが形成される。
【００４１】
（２）次に、図３に示すように、高耐圧トランジスタ領域１０ＨＶにおいて、ｎ型第１ウェル３０の形成を行なう。まず、半導体層１０の全面に犠牲酸化物層１２を形成する。犠牲酸化物層１２としては、たとえば、酸化シリコン膜を形成する。次に、犠牲酸化物層１２の上に、ストッパ層１４を形成する。ストッパ層１４としては、たとえば窒化シリコンを用いることができる。ストッパ層１４は、たとえばＣＶＤ法により形成することができる。
【００４２】
ついで、所定のパターンを有するレジスト層Ｒ１を形成し、レジスト層Ｒ１をマスクとして、リン、砒素などのｎ型不純物を１回もしくは複数回にわたって半導体層１０に注入した後、レジスト層Ｒ１をたとえばアッシングにより除去する。その後熱処理を施すことにより不純物層を拡散させて、半導体層１０内にｎ型第１ウェル３０を形成する。
【００４３】
（３）次に、図４に示すように、高耐圧トランジスタ領域１０ＨＶにおいて、ｐ型第２ウェル３２の形成を行なう。まず、所定のパターンを有するレジスト層Ｒ２を形成する。レジスト層Ｒ２をマスクとして、ｐ型の不純物イオンを１回もしくは複数回にわたって半導体層１０に注入した後、レジスト層Ｒ２をたとえばアッシングにより除去する。その後熱処理を施すことにより不純物層を拡散させてｐ型第１ウェル３２が形成される。
【００４４】
（４）次に、図５に示すように、ｎ型高耐圧トランジスタ領域１０ＨＶｎにおいて、オフセット領域のための不純物層４０ａを形成する。まず、所定の領域を覆うレジスト層Ｒ３を形成する。レジスト層Ｒ３をマスクとして、半導体層１０にｎ型不純物を導入することにより、不純物層４０ａを形成する。その後、レジスト層Ｒ３を除去する。
【００４５】
（５）次に、図６に示すように、ｐ型高耐圧トランジスタ領域１０ＨＶｐにおいて、オフセット領域のための不純物層５０ａを形成する。まず、所定の領域を覆うレジスト層Ｒ４を形成する。レジスト層Ｒ４をマスクとして、ｐ型の不純物を半導体層１０に導入することにより、不純物層５０ａを形成する。その後、レジスト層Ｒ４を除去する。なお、工程（４）および（５）の順序は、本実施の形態と逆の順序で行なうこともできる。
【００４６】
（６）次に、図７に示すように、公知の技術により熱処理を施すことにより不純物層４０ａ，５０ａが拡散され、高耐圧トランジスタ１００Ｐ，Ｎのオフセット領域４０，５０が形成される。
【００４７】
（７）次に、低電圧駆動トランジスタ形成領域１０ＬＶ、ＭＯＮＯＳ形成領域１０Ｍにおいて、トレンチ絶縁層２２を形成し、第２の素子分離領域２１０の形成を行なう（図９参照）。
【００４８】
まず、図８に示すように、半導体層１０の全面にストッパ層１６を形成する。ストッパ層１６は、たとえば、酸化窒化シリコン層と、その上に形成された窒化シリコン層との積層膜を用いることができる。ストッパ層１６は、たとえば、ＣＶＤ法などにより形成することができる。ついで、ストッパ層１６の上に、第２の素子分離領域２１０が形成される領域に開口を有するマスク層（図示せず）を形成する。このマスク層をマスクとして、図８に示すように、ストッパ層１６および半導体層１０を公知のエッチング技術によりエッチングする。これにより、トレンチ１８が形成される。
【００４９】
（８）次に、図９に示すように、トレンチ１８の表面にトレンチ酸化膜（図示せず）を形成する。トレンチ酸化膜の形成方法は、たとえば、熱酸化法により行なう。トレンチ酸化膜の膜厚は、たとえば、５０〜５００ｎｍである。
【００５０】
ついで、トレンチ１８を埋め込むように、絶縁層（図示せず）を全面に堆積する。堆積された絶縁層を、たとえばＣＭＰ法によりストッパ層１６が露出するまで研磨した後に、ストッパ層１６をエッチングにより半導体層１０の表面が露出するまで除去することにより、トレンチ絶縁層２２を形成することができる。
【００５１】
（９）次に、図１０に示すように、半導体層１０の全面に第１マスク層２４および第２マスク層２６を形成する。第１マスク層２４としては、たとえば酸化シリコンを用いることができる。第２マスク層２６としては、たとえば窒化シリコンを用いることができる。第１マスク層２４は、たとえば熱酸化法によって形成することができる。第２マスク層２６は、たとえばＣＶＤ法によって形成することができる。
【００５２】
（１０）次に、高耐圧トランジスタ形成領域１０ＨＶにおいて、ｎ型高耐圧トランジスタ１００Ｎの第１ゲート絶縁層６０およびｐ型高耐圧トランジスタ１００Ｐの第１ゲート絶縁層６０を形成する領域（図１参照）以外を覆うように、レジスト層（図示せず）を形成する。該レジスト層をマスクとして、図１１に示すように、露出している第２マスク層２６および第１マスク層２４を除去する。第２マスク層２６の除去は、たとえばドライエッチングもしくはリン酸によるウェットエッチングによって行うことができる。ここで高耐圧トランジスタ領域１０ＨＶにおいて、必要に応じてチャネルドープを行うこともできる。チャネルドープは、上述の工程（９）におけるマスク層２６の形成前に行うこともできる。第１マスク層２４の除去は、たとえばフッ酸によるウェットエッチングによって行うことができる。
【００５３】
（１１）次に、図１２に示すように、高耐圧トランジスタ形成領域１００に第１ゲート絶縁層６０を形成する。第１ゲート絶縁層６０は、選択熱酸化法により形成することができる。第１マスク層２４および第２マスク層２６は、選択熱酸化用のマスクとして用いることができる。第１ゲート絶縁層６０の膜厚は、たとえば、５０〜２００ｎｍである。ついで、第２マスク層２６を除去する。第２マスク層２６の除去は、第２マスク層２６にたとえば窒化シリコンを用いる場合、たとえばドライエッチングもしくはリン酸によるウェットエッチングにより行うことができる。
【００５４】
（１２）次に、図１３に示すように、低電圧駆動トランジスタ領域１０ＬＶおよびＭＯＮＯＳ形成領域１０Ｍにおいて、ウェルの形成を行なう。ウェルの形成は、たとえば以下の方法によって行うことができる。
【００５５】
まず、ｐ型低電圧駆動トランジスタ形成領域１０ＬＶｐおよびｐ型ＭＯＮＯＳ形成領域１０Ｍｐ以外を覆うようにレジスト層を形成する。ついで、このレジスト層をマスクとし、第１マスク層２４を介して、リン、砒素などのｎ型不純物を１回もしくは複数回にわたってイオン注入することにより、ｐ型低電圧駆動トランジスタ形成領域１０ＬＶｐにｎ型第２ウェル３４が形成され、ｐ型ＭＯＮＯＳ形成領域１０Ｍｐにｎ型第３ウェル３８が形成される。ついで、レジスト層を除去する。
【００５６】
次に、ｎ型低電圧駆動トランジスタ形成領域１０ＬＶｎ以外を覆うようにレジスト層を形成する。ついで、このレジスト層をマスクとし、第１マスク層２４を介して、ボロンなどのｐ型不純物を１回もしくは複数回にわたってイオン注入することにより、ｐ型第２ウェル３６が形成される。ついで、レジスト層を除去する。この後、低電圧駆動トランジスタ形成領域１０ＬＶおよびＭＯＮＯＳ形成領域１０Ｍにおいて、必要に応じて、チャネルドープを行なうこともできる。
【００５７】
（１３）次に、図１４に示すように、ＭＯＮＯＳ形成領域１０Ｍの第１マスク層２４を除去する。第１マスク層２４の除去は、たとえばフッ酸によるウェットエッチングにより行うことができる。
【００５８】
（１４）次に、図１５に示すように、高耐圧トランジスタ形成領域１０ＨＶと、低電圧駆動トランジスタ形成領域１０ＬＶと、ＭＯＮＯＳ形成領域１０Ｍとの全面に、第１酸化シリコン層と、窒化シリコン層と、第２酸化シリコン層と、が積層した積層膜６４ａを形成する。第１酸化シリコン層は、たとえば熱酸化法によって形成することができる。窒化シリコン層および第２酸化シリコン層は、たとえばＣＶＤ法によって形成することができる。
【００５９】
（１５）次に、図１６に示すように、ＭＯＮＯＳ形成領域１０Ｍを覆うようにレジスト層（図示せず）を形成し、露出している積層膜６４ａおよび第１マスク層２４を除去する。積層膜６４ａの除去は、たとえばウェットエッチング、ドライエッチング、あるいはウェットエッチングとドライエッチングとの組み合わせによって行うことができる。その後、該レジスト層をアッシングにより除去する。
【００６０】
（１６）次に、図１７に示すように、絶縁層６２ａを形成する。絶縁層６２ａは、ｎ型低電圧駆動トランジスタ２００Ｎのゲート絶縁層６２およびｐ型低電圧駆動トランジスタ２００Ｐのゲート絶縁層６２（図１参照）となる。絶縁層６２ａは、たとえば、熱酸化法により形成される。絶縁層６２ａの膜厚は、たとえば、１．６〜１５ｎｍである。
【００６１】
（１７）次に、図１８に示すように、高耐圧トランジスタ形成領域１０ＨＶと、低電圧駆動トランジスタ形成領域１０ＬＶと、ＭＯＮＯＳ形成領域１０Ｍとの全面に、導電層７０ａを形成する。導電層７０ａとしては、たとえば、ポリシリコン層を用いることができる。導電層７０ａの材質として、ポリシリコンを用いる場合には、導電層７０ａに不純物をイオン注入し、導電層７０ａの低抵抗化を図ることができる。
【００６２】
（１８）次に、図１９に示すように、各トランジスタのゲート電極７０を形成する。さらに、ｎ型低電圧駆動トランジスタ２００Ｎのゲート絶縁層６２、ｐ型低電圧駆動トランジスタ２００Ｐのゲート絶縁層６２、およびｐ型ＭＯＮＯＳ型メモリトランジスタ３００Ｐのゲート絶縁層６４を形成する。具体的には、まず所定のパターンを有するレジスト層（図示せず）を形成する。ついで該レジスト層をマスクとして、導電層７０ａ、絶縁層６２ａおよび積層膜６４ａ（図１７参照）をパターニングすることにより、各トランジスタのゲート電極７０、ｎ型低電圧駆動トランジスタ２００Ｎのゲート絶縁層６２、ｐ型低電圧駆動トランジスタ２００Ｐのゲート絶縁層６２、およびｐ型ＭＯＮＯＳ型メモリトランジスタ３００Ｐのゲート絶縁層６４が形成される。
【００６３】
（１９）次に、図２０に示すように、ｎ型低電圧駆動トランジスタ形成領域１０ＬＶｎにおいて、ｎ型エクステンション領域となる不純物層４１ａを形成する。ｐ型低電圧駆動トランジスタ形成領域１０ＬＶｐにおいて、ｐ型エクステンション領域となる不純物層５１ａを形成する。ｐ型ＭＯＮＯＳ形成領域１０Ｍｐにおいて、ｐ型エクステンション領域となる不純物層５３ａを形成する。不純物層４１ａ，５１ａ，５３ａは、一般的なリソグラフィ技術を用いてマスク層を形成し、所定の不純物を注入することにより形成することができる。
【００６４】
（２０）次に、図２１に示すように、全面に絶縁層（図示せず）を形成する。この絶縁層を異方性エッチングすることにより、ゲート電極７０の側面にサイドウォール絶縁層７２を形成する。図示の例においては、該絶縁層は、たとえば酸化シリコン層７４と、その上に形成された窒化シリコン層７６とを積層した積層膜である。この場合、図２１に示すように、酸化シリコン層７４は、半導体層１０の上面および各ゲート電極７０の側面にＬ字型の断面形状に形成される。酸化シリコン層７４の膜厚は、たとえば１０ｎｍ程度であり、窒化シリコン層７６の膜厚は、たとえば７０ｎｍ程度である。
【００６５】
（２１）次に、図１に示すように、ｎ型高耐圧トランジスタ形成領域１０ＨＶｎおよびｎ型低電圧駆動トランジスタ形成領域１０ＬＶｎにおける半導体層１０の所定の領域に、ｎ型の不純物を導入することにより、サイドウォール絶縁層７２の外側の半導体層１０内にｎ型ソース／ドレイン領域４２を形成する。ｎ型ソース／ドレイン領域４２の形成は、公知の方法により行なうことができる。
【００６６】
次に、ｐ型高耐圧トランジスタ形成領域１０ＨＶｐ、ｐ型低電圧駆動トランジスタ形成領域１０ＬＶｐ、およびｐ型ＭＯＮＯＳ形成領域１０Ｍｐにおける半導体層１０の所定の領域に、ｐ型の不純物を導入することにより、サイドウォール絶縁層７２の外側の半導体層１０内にｐ型ソース／ドレイン領域５２を形成する。ｐ型ソース／ドレイン領域５２の形成は、公知の方法により行なうことができる。
【００６７】
以上の工程によって、本実施の形態にかかる半導体装置を製造することができる。この半導体装置の製造方法によれば、以下の特徴を有する。
【００６８】
本実施の形態の半導体装置の製造方法によれば、低電圧駆動トランジスタに比べ、深いウェルおよび厚いゲート絶縁層の形成のための高温プロセスを要する高耐圧トランジスタと、特有の積層膜形成プロセスを要するＭＯＮＯＳ型メモリトランジスタとを混載することができる。
【００６９】
また、本実施の形態の半導体装置の製造方法によれば、第１マスク層２４は、ｎ型およびｐ型高耐圧トランジスタ１００Ｎ，１００Ｐの第１ゲート絶縁層６０を選択熱酸化法により形成する工程（１１）において、選択熱酸化用のマスクとして用いることができ、かつ、低電圧駆動トランジスタ領域１０ＬＶおよびＭＯＮＯＳ形成領域１０Ｍにおけるウェルを形成する工程（１２）において、ウェルをイオン注入により形成する場合に、該イオン注入の際の保護膜として機能する。すなわち、２つの工程において、第１マスク層２４は兼用されることができ、その結果、製造工程の簡略化を図ることができる。
【００７０】
なお、本発明は、上述の実施の形態に限定されることなく、本発明の要旨の範囲内で変更することが可能である。たとえば、本実施の形態では、ＭＯＮＯＳ型メモリトランジスタについて説明したが、ＭＮＯＳ型メモリトランジスタについても同様の製造方法によって形成することできる。すなわち、積層膜６４ａは、酸化シリコン層と、窒化シリコン層との少なくとも２層の積層膜であることができる。
【００７１】
また、たとえば、本実施の形態では、オフセット絶縁層２０ｂの形成方法として、セミリセスＬＯＣＯＳ法を用いる場合について説明したが、ＬＯＣＯＳ法あるいはリセスＬＯＣＯＳ法により行なうことも可能である。
【００７２】
また、たとえば、本実施の形態では、低電圧駆動トランジスタ領域１０ＬＶおよびＭＯＮＯＳ形成領域１０Ｍにおけるウェルを、トレンチ絶縁層２２を形成した後に形成する例について述べたが、トレンチ絶縁層２２を形成する前に、すなわち上述の工程（７）の前に、低電圧駆動トランジスタ領域１０ＬＶおよびＭＯＮＯＳ形成領域１０Ｍにおけるウェルを形成することができる。
【図面の簡単な説明】
【００７３】
【図１】実施の形態にかかる半導体装置の製造方法を示す断面図。
【図２】実施の形態にかかる半導体装置の製造方法を示す断面図。
【図３】実施の形態にかかる半導体装置の製造方法を示す断面図。
【図４】実施の形態にかかる半導体装置の製造方法を示す断面図。
【図５】実施の形態にかかる半導体装置の製造方法を示す断面図。
【図６】実施の形態にかかる半導体装置の製造方法を示す断面図。
【図７】実施の形態にかかる半導体装置の製造方法を示す断面図。
【図８】実施の形態にかかる半導体装置の製造方法を示す断面図。
【図９】実施の形態にかかる半導体装置の製造方法を示す断面図。
【図１０】実施の形態にかかる半導体装置の製造方法を示す断面図。
【図１１】実施の形態にかかる半導体装置の製造方法を示す断面図。
【図１２】実施の形態にかかる半導体装置の製造方法を示す断面図。
【図１３】実施の形態にかかる半導体装置の製造方法を示す断面図。
【図１４】実施の形態にかかる半導体装置の製造方法を示す断面図。
【図１５】実施の形態にかかる半導体装置の製造方法を示す断面図。
【図１６】実施の形態にかかる半導体装置の製造方法を示す断面図。
【図１７】実施の形態にかかる半導体装置の製造方法を示す断面図。
【図１８】実施の形態にかかる半導体装置の製造方法を示す断面図。
【図１９】実施の形態にかかる半導体装置の製造方法を示す断面図。
【図２０】実施の形態にかかる半導体装置の製造方法を示す断面図。
【図２１】実施の形態にかかる半導体装置の製造方法を示す断面図。
【符号の説明】
【００７４】
１０  半導体層、１２  犠牲酸化物層、１４  カバー層、１６  ストッパ層、１８  トレンチ、２０ａ  セミリセスＬＯＣＯＳ層、２０ｂ  オフセット絶縁層、２２  トレンチ絶縁層、２４  第１マスク層、２６  第２マスク層、３０  ｎ型第１ウェル、３２  ｐ型第１ウェル、３４  ｎ型第２ウェル、３６  ｐ型第２ウェル、３８  ｎ型第３ウェル、４０  ｎ型オフセット領域、４１  ｎ型エクステンション領域、４２  ｎ型ソース／ドレイン領域、５０  ｐ型オフセット領域、５１  ｐ型エクステンション領域、５１ａ  不純物層、５２  ｐ型ソース／ドレイン領域、５３  ｐ型エクステンション領域、５３ａ  不純物層、６０  第１ゲート絶縁層、６２  第２ゲート絶縁層、６２ａ  絶縁層、６４  第３ゲート絶縁層、６４ａ  積層膜、７０  ゲート電極、７０ａ  導電層、７２  サイドウォール絶縁層、７４  酸化シリコン層、７６  窒化シリコン層、１０ＨＶ  高耐圧トランジスタ形成領域、１０ＨＶｎ  ｎ型高耐圧トランジスタ形成領域、１０ＨＶｐ  ｐ型高耐圧トランジスタ形成領域、１００Ｎ  ｎ型高耐圧トランジスタ、１００Ｐ  ｐ型高耐圧トランジスタ、１１０  第１素子分離領域、１０ＬＶ  低耐圧トランジスタ形成領域、１０ＬＶｎ  ｎ型低耐圧トランジスタ形成領域、１０ＬＶｐ  ｐ型低耐圧トランジスタ形成領域、２００Ｎ  ｎ型低耐圧トランジスタ、２００Ｐ  ｐ型低耐圧トランジスタ、２１０  第２素子分離領域、１０Ｍ  ＭＯＮＯＳ型メモリトランジスタ形成領域、１０Ｍｐ  ｐ型ＭＯＮＯＳ型メモリトランジスタ形成領域、３００Ｐ  ｐ型ＭＯＮＯＳ型メモリトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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