(57)【要約】【課題】  コンタクトプラグの形成を容易に実現することにより、強誘電体キャパシタの特性劣化を防止する。【解決手段】  半導体記憶装置は、保護絶縁膜７の上に互いに間隔をおいて形成された第１及び第２の下層絶縁性水素バリア膜８ａ及び８ｂと、第１及び第２の強誘電体キャパシタ１４ａ及び１４ｂと、第１の下層絶縁性水素バリア膜８ａに接続する第１の上層絶縁性水素バリア膜１５ａと、第１の上層絶縁性水素バリア膜１４ａと間隔をおいて形成されており、第２の下層絶縁性水素バリア膜１４ｂに接続する第２の上層絶縁性水素バリア膜１５ｂと、層間絶縁膜１６とを備える。層間絶縁膜１６における第１の上層絶縁性水素バリア膜１５ａと第２の上層絶縁性水素バリア膜１５ｂとの間を貫通して延びると共に、第１及び第２の上層絶縁性水素バリア膜１５ａ及び１５ｂと接触しないように形成されており、下端が半導体基板１の上面と接続する第３のコンタクトプラグ１７とを備える。【選択図】  図１
2005116895.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成された第１の絶縁膜の上に、互いに間隔をおいて形成された第１の下層絶縁性水素バリア膜及び第２の下層絶縁性水素バリア膜と、
前記第１の下層絶縁性水素バリア膜の上に形成された第１の強誘電体キャパシタと、
前記第２の下層絶縁性水素バリア膜の上に形成された第２の強誘電体キャパシタと、
前記第１の強誘電体キャパシタを覆うように形成されており、前記第１の下層絶縁性水素バリア膜と接続する第１の上層絶縁性水素バリア膜と、
前記第２の強誘電体キャパシタを覆い且つ前記第１の上層絶縁性水素バリア膜と間隔をおいて形成されており、前記第２の下層絶縁性水素バリア膜と接続する第２の上層絶縁性水素バリア膜と、
前記第１の上層絶縁性水素バリア膜及び前記第２の上層絶縁性水素バリア膜の上に形成された第２の絶縁膜と、
前記第２の絶縁膜における前記第１の上層絶縁性水素バリア膜と前記第２の上層絶縁性水素バリア膜との間を貫通して延びると共に、前記第１の上層絶縁性水素バリア膜及び前記第２の上層絶縁性水素バリア膜と接触しないように形成されており、下端が前記基板の上面と接続するコンタクトプラグとを備えることを特徴とする半導体記憶装置。
【請求項２】
基板上に形成された第１の絶縁膜の上に、互いに間隔をおいて形成された第１の下層絶縁性水素バリア膜及び第２の下層絶縁性水素バリア膜と、
前記第１の下層絶縁性水素バリア膜の上に形成された第１の強誘電体キャパシタと、
前記第２の下層絶縁性水素バリア膜の上に形成された第２の強誘電体キャパシタと、
前記第１の強誘電体キャパシタを覆うように形成されており、前記第１の下層絶縁性水素バリア膜と接続する第１の上層絶縁性水素バリア膜と、
前記第２の強誘電体キャパシタを覆い且つ前記第１の上層絶縁性水素バリア膜と間隔をおいて形成されており、前記第２の下層絶縁性水素バリア膜と接続する第２の上層絶縁性水素バリア膜と、
前記第１の上層絶縁性水素バリア膜及び前記第２の上層絶縁性水素バリア膜の上に形成された第２の絶縁膜と、
前記第２の絶縁膜における前記第１の上層絶縁性水素バリア膜と前記第２の上層絶縁性水素バリア膜との間を貫通して延びると共に、前記第１の上層絶縁性水素バリア膜及び前記第２の上層絶縁性水素バリア膜との間に第３の絶縁膜が形成されており、下端が前記基板の上面と接続するコンタクトプラグとを備えることを特徴とする半導体記憶装置。
【請求項３】
前記コンタクトプラグと、前記第１の下層絶縁性水素バリア膜及び前記第２の下層絶縁性水素バリア膜とは接触しないように形成されていることを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】
前記第１の上層絶縁性水素バリア膜、前記第２の上層絶縁性水素バリア膜、前記第１の下層絶縁性水素バリア膜及び前記第２の下層絶縁性水素バリア膜は、Ａｌ2Ｏ3膜、ＴｉＡｌＯ膜又はＳｉＮ膜よりなることを特徴とする請求項１〜３のうちいずれか１項に記載の半導体記憶装置。
【請求項５】
基板上に形成された第１の絶縁膜の上に、下層絶縁性水素バリア膜、下層金属膜、強誘電体膜及び上層金属膜を順次堆積する工程と、
前記上層金属膜、前記強誘電体膜、前記下層金属膜及び前記下層絶縁性水素バリア膜をパターニングして、互いに間隔をおいて形成された第１の下層絶縁性水素バリア膜及び第２の下層絶縁性水素バリア膜、第１の強誘電体キャパシタ、並びに第２の強誘電体キャパシタを形成する工程と、
前記第１の強誘電体キャパシタを覆うように、前記第１の下層絶縁性水素バリア膜と接続する第１の上層絶縁性水素バリア膜を形成する工程と、
前記第２の強誘電体キャパシタを覆い且つ前記第１の上層絶縁性水素バリア膜と間隔をおいて配置されるように、前記第２の下層絶縁性水素バリア膜と接続する第２の上層絶縁性水素バリア膜を形成する工程と、
前記第１の上層絶縁性水素バリア膜及び前記第２の上層絶縁性水素バリア膜の上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜における前記第１の上層絶縁性水素バリア膜と前記第２の上層絶縁性水素バリア膜との間を貫通して延びると共に、前記第１の上層絶縁性水素バリア膜及び前記第２の上層絶縁性水素バリア膜と接触しないようにコンタクトホールを形成する工程と、
前記コンタクトホールに導電膜を埋め込むことにより、下端が前記基板の上面と接続するコンタクトプラグを形成する工程とを備えることを特徴とする半導体記憶装置の製造方法。
【請求項６】
基板上に形成された第１の絶縁膜の上に、下層絶縁性水素バリア膜、下層金属膜、強誘電体膜及び上層金属膜を順次堆積する工程と、
前記上層金属膜、前記強誘電体膜、前記下層金属膜及び前記下層絶縁性水素バリア膜をパターニングして、互いに間隔をおいて形成された第１の下層絶縁性水素バリア膜及び第２の下層絶縁性水素バリア膜、第１の強誘電体キャパシタ、並びに第２の強誘電体キャパシタを形成する工程と、
前記第１の強誘電体キャパシタを覆うように、前記第１の下層絶縁性水素バリア膜と接続する第１の上層絶縁性水素バリア膜を形成する工程と、
前記第２の強誘電体キャパシタを覆い且つ前記第１の上層絶縁性水素バリア膜と間隔をおいて配置されるように、前記第２の下層絶縁性水素バリア膜と接続する第２の上層絶縁性水素バリア膜を形成する工程と、
前記第１の上層絶縁性水素バリア膜及び前記第２の上層絶縁性水素バリア膜の上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜における前記第１の上層絶縁性水素バリア膜と前記第２の上層絶縁性水素バリア膜との間を貫通して延びるコンタクトホールを形成する工程と、
前記コンタクトホールの側壁に第３の絶縁膜を形成する工程と、
前記第３の絶縁膜が形成された前記コンタクトホールに導電膜を埋め込むことにより、下端が前記基板の上面と接続するコンタクトプラグを形成する工程とを備えることを特徴とする半導体記憶装置の製造方法。
【請求項７】
前記コンタクトプラグと、前記第１の下層絶縁性水素バリア膜及び前記第２の下層絶縁性水素バリア膜とは接触しないように形成されていることを特徴とする請求項５又は６に記載の半導体記憶装置の製造方法。
【請求項８】
前記第１の上層絶縁性水素バリア膜、前記第２の上層絶縁性水素バリア膜、前記第１の下層絶縁性水素バリア膜及び前記第２の下層絶縁性水素バリア膜は、Ａｌ2Ｏ3膜、ＴｉＡｌＯ膜又はＳｉＮ膜よりなることを特徴とする請求項５〜７のうちいずれか１項に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的に書き換え可能な不揮発性の半導体記憶装置及びその製造方法に関し、特に、絶縁性金属酸化膜よりなる容量絶縁膜を有する強誘電体キャパシタを備えた強誘電体メモリに関する。
【背景技術】
【０００２】
近年、デジタル技術の進展に伴って、大容量のデータを処理及び保存する傾向が推進される中で、電子機器が一段と高度化すると共に、電子機器に使用される半導体記憶装置においても半導体素子の微細化が急速に進んできている。そこで、半導体記憶装置の微細化を実現するために、シリコン酸化物又はシリコン窒化物よりなる従来の容量絶縁膜に代えて、自発分極特性を有する強誘電体膜よりなる容量絶縁膜を容量素子に用いる技術が広く研究開発されている。
【０００３】
強誘電体膜よりなる容量絶縁膜を有する容量素子を備えた半導体記憶装置においては、水素の還元作用を原因とする強誘電体膜の自発分極特性の劣化又は喪失によって、容量絶縁膜として機能しなくなることを防止する必要がある。特に、強誘電体膜を構成する材料は酸素原子を持つ層状酸化物であるため、半導体記憶装置の製造工程中に発生する水素雰囲気によって容易に還元されるので、強誘電体膜の自発性分極特性が劣化又は喪失する。従って、半導体記憶装置の製造工程中に発生する水素雰囲気を遮断することにより、強誘電体膜が還元されることを防止する必要がある。
【０００４】
この課題に対して、従来の半導体記憶装置においては、水素バリア膜を用いて強誘電体膜よりなる容量絶縁膜の上部又は下部を被覆する構造が用いられてきた（例えば、特許文献１、２参照）。すなわち、酸化アルミニウム膜に代表される水素バリア膜によって、強誘電体キャパシタを形成する工程以降の半導体製造プロセスで発生する水素の拡散を遮断することにより、水素還元作用による強誘電体膜よりなる容量絶縁膜の分極特性の劣化を防止する工夫がなされている。
【０００５】
以下、従来における第１の半導体記憶装置の構造について、図６を参照しながら説明する。
【０００６】
図６に示すように、半導体基板１００の表面部にＳＴＩ(Shallow Trench Isolation)領域１０１で分離されたソース領域又はドレイン領域となる不純物拡散層１０２が形成されている。半導体基板１００の上にゲート絶縁膜を介してゲート電極１０３が形成されており、これら不純物拡散層１０２及びゲート電極１０３によってスイッチングトランジスタ１０４が形成されている。また、電気抵抗を低減するために、ゲート電極１０３及び不純物拡散層１０２の表面部にコバルトシリサイド層１０５が形成されている。
【０００７】
半導体基板１００上にはスイッチングトランジスタ１０４を覆うように保護絶縁膜１０６が形成されており、該保護絶縁膜１０６には下端が不純物拡散層１０２に接続されたタングステンよりなる第１のコンタクトプラグ１０７が埋め込まれている。
【０００８】
保護絶縁膜１０６及び第１のコンタクトプラグ１０７の上には、下から順に下部電極１０８、強誘電体膜よりなる容量絶縁膜１０９及び上部電極１１０から構成される強誘電体キャパシタ１１１が形成されている。保護絶縁膜１０６の上には、強誘電体キャパシタ１１１を覆うように水素バリア膜１１２が形成されており、該水素バリア膜１１２の上には層間絶縁膜１１３が形成されている。水素バリア膜１１２及び層間絶縁膜１１３を貫通して延びるように第２のコンタクトプラグ１１４が形成されており、該第２のコンタクトプラグ１１４の上端と接続するアルミ配線１１５が形成されている。
【０００９】
このような構造を有する従来の半導体装置の製造においては、強誘電体膜よりなる容量絶縁膜１０９を結晶化させるために、層間絶縁膜１１３を形成した後に、ランプアニール装置を用いて、例えば８５０℃で５分間、酸素アニール処理を施すことによって、強誘電体膜よりなる容量絶縁膜を結晶化している。また、アルミ配線１１５の形成時に受けたダメージを回復するために、アルミ配線１１５を形成した後に、拡散熱処理炉装置を用いて、例えば４００℃で３０分間、水素雰囲気下でシンター処理を実施してダメージ回復を行なうことにより、不揮発性を有する従来の半導体記憶装置が完成する（特許文献１参照）。
【００１０】
このように、従来の第１の半導体記憶装置では、水素バリア膜１１２によって強誘電体キャパシタ１１１の上部を覆うことにより、以降の工程における水素還元によって強誘電体膜よりなる容量絶縁膜１０９の分極特性が劣化することを防止している。
【００１１】
また、特許文献２に示された従来の第２の半導体記憶装置では、水素バリア膜によって強誘電体キャパシタの上部を覆うだけではなく、強誘電体キャパシタの下部に水素バリア膜を形成することにより、半導体記憶装置の製造プロセスにおいて発生する水素の拡散による容量絶縁膜への水素進入を、容量絶縁膜の上部からのみならず下部からも防止している（特許文献２参照）。
【特許文献１】特開平０４−１０２３６７号公報、（第４項の第１９−４８段落、第１図）
【特許文献２】特開平１１−８３５５号公報、（第４項の第４２−４８段落、第１図）
【発明の開示】
【発明が解決しようとする課題】
【００１２】
従来の第１の半導体記憶装置では、前述のように、半導体製造工程中に発生する水素によって強誘電体膜よりなる容量絶縁膜１０９が還元されることを防止するために、水素バリア膜１１２によって強誘電体キャパシタ１１１の上部を被覆する構造を有しているので、第２のコンタクトプラグ１１４は層間絶縁膜１１３に加えて水素バリア膜１１２を貫通する構造になっている。しかしながら、水素バリア膜１１２に対するエッチングレートは層間絶縁膜１１３に対するエッチングレートに比べて遅いので、層間絶縁膜１１３及び水素バリア膜１１２を貫通させて第２のコンタクトプラグ１１４を形成する際に正常な加工を行なうことが困難である。
【００１３】
また、従来の第２の半導体記憶装置では、水素バリア膜によって強誘電体キャパシタの下部を被覆する構造を有しているので、強誘電体キャパシタの下部に形成されている水素バリア膜の熱ストレスヒステリシスに起因してトランジスタの特性変動が生じたり、コンタクトプラグと不純物拡散層との界面においてコンタクトプラグが剥離することによるコンタクト抵抗の上昇が生じる等の問題点がある。
【００１４】
以下に、これらの問題点が発生するメカニズムについて説明する。
【００１５】
まず、第２のコンタクトプラグ１１４を形成する際に正常な加工を行なうことが困難になるメカニズムについて説明する。
【００１６】
以下に示す［表１］は、水素バリア膜（ＴｉＡｌＯ膜）、絶縁膜、フォトレジスト膜及びタングステン膜のエッチングレートと、これらのエッチングレートの水素バリア膜のエッチングレートに対するエッチングレート比とを示している。
【００１７】
【表１】
2005116895.tif 000003
【００１８】
［表１］から明らかなように、酸化膜のエッチングレートは水素バリア膜のエッチングレートと比較して約２.５倍であることが分かる。
【００１９】
第２のコンタクトプラグ１１４は、水素バリア膜１１２を完全に貫通して形成されたコンタクトホールにタングステン膜を埋め込むことにより形成する必要があるが、水素バリア膜１１２を完全に貫通させるためには、第２のコンタクトプラグ１１４用の全てのコンタクトホールのうち、最も厚い膜厚を有する水素バリア膜１１２を貫通させるためのエッチング時間が必要である。従って、最も薄い膜厚を有する水素バリア膜１１２を貫通してコンタクトホールを形成し、該コンタクトホールに第２のコンタクトプラグ１１４を形成する場合には、最も厚い膜厚を有する水素バリア膜の膜厚から最も薄い膜厚を有する水素バリア膜の膜厚を引いた値を水素バリア膜に対するエッチングレートで割って得られる時間分だけ、水素バリア膜１１２を貫通した後もエッチングが継続される。
【００２０】
このため、最も薄い膜厚を有する水素バリア膜１１２を貫通してコンタクトホールを形成し、該コンタクトホールに第２のコンタクトプラグ１１４を形成する場合には、図７に示された第２のコンタクトプラグ１１５の下端における拡大断面図に示すように、第２のコンタクトプラグ１１４は第１のコンタクトプラグ１０７に対して位置ずれが生じ、最も厚い膜厚を有する水素バリア膜１１２の膜厚から最も薄い膜厚を有する水素バリア膜１１２の膜厚を水素バリア膜１１２に対するエッチングレートで割って得られた時間に保護絶縁膜１０６に対するエッチングレートを掛けて得られた膜厚分の深さを有するスリット１２０が保護絶縁膜１０６に形成されてしまう。従って、このようにして形成されたスリット１２０はボイドとして残存し、強誘電体膜よりなる容量絶縁膜への水素の侵入口となって強誘電体キャパシタの特性を劣化させる原因となる。
【００２１】
また、［表１］に示したように、フォトレジスト膜のエッチングレートは水素バリア膜のエッチングレートと比較して約５倍であることが分かる。従って、強誘電体膜よりなる容量絶縁膜へ水素が進入することを防止する特性を向上させるために、水素バリア膜１１２の膜厚を増加させた場合には、水素バリア膜１１２を完全に貫通するために要する時間が長くなるので、フォトレジスト膜を用いて水素バリア膜１１２に対してドライエッチングを行なっている最中にフォトレジスト膜が消失してしまい、ドライエッチング中に層間絶縁膜１１３の表面が露出する。これにより、層間絶縁膜１１３の表面が荒れる不具合が発生し、アルミ配線１１５の形成時に層間絶縁膜１１３の表面にアルミ残さが生じることにより、アルミ配線１１５同士の電気的短絡の原因となる。
【００２２】
次に、強誘電体キャパシタの下部に形成された水素バリア膜の熱ストレスヒステリシスに起因するトランジスタ特性の変動が発生するメカニズム、及びコンタクトプラグと不純物拡散層との界面におけるコンタクトプラグの剥離によるコンタクト抵抗の上昇が発生するメカニズムについて説明する。
【００２３】
図８は、水素バリア膜のストレスと基板温度との関係を示している。尚、本関係図における水素バリア膜の膜種には、従来の第２の半導体記憶装置における強誘電体キャパシタの下部に形成された水素バリア膜として示されたＳｉＮ膜を用いている。
【００２４】
前述のように、強誘電体膜よりなる容量絶縁膜は結晶化を必要とするので、６５０℃〜８５０℃の範囲で酸素アニール処理を行なう。図８から明らかなように、酸素アニール処理により、シリコン基板の温度が上昇するに連れて水素バリア膜のストレスは増大し、この場合、水素バリア膜のストレスは引っ張り方向へ大きく増大する。尚、シリコン基板の温度が降下するに連れて水素バリア膜のストレスは減少し、この場合、水素バリア膜のストレスは圧縮方向へ減少する。
【００２５】
このような水素バリア膜の熱ストレスヒステリシス変化の影響により、Ｐチャネルのトランジスタのゲート電極に注入されたボロンがシリコン基板へ拡散するため、Ｐチャネルのトランジスタの特性が大きく変動するので、トランジスタのフラットバンド電圧値の変動を増大させる。さらに、水素バリア膜の引っ張りストレス、及び酸素バリア膜（コンタクトプラグの上に形成されている場合）の引っ張りストレスによりコンタクトプラグと不純物拡散層との界面においてコンタクトプラグの剥離が生じてコンタクト抵抗値の上昇又は電気的な断線が発生する。
【００２６】
前記に鑑み、本発明の目的は、強誘電体膜よりなる容量絶縁膜への水素進入による強誘電体キャパシタの特性劣化を防止する半導体記憶装置及びその方法を提供することを目的とする。また、水素バリア膜の膜ストレスによるトランジスタの特性変動を抑制する半導体記憶装置及びその方法を提供することを目的とする。
【課題を解決するための手段】
【００２７】
前記課題を解決するために、本発明に係る第１の半導体記憶装置は、基板上に形成された第１の絶縁膜の上に、互いに間隔をおいて形成された第１の下層絶縁性水素バリア膜及び第２の下層絶縁性水素バリア膜と、第１の下層絶縁性水素バリア膜の上に形成された第１の強誘電体キャパシタと、第２の下層絶縁性水素バリア膜の上に形成された第２の強誘電体キャパシタと、第１の強誘電体キャパシタを覆うように形成されており、第１の下層絶縁性水素バリア膜と接続する第１の上層絶縁性水素バリア膜と、第２の強誘電体キャパシタを覆い且つ第１の上層絶縁性水素バリア膜と間隔をおいて形成されており、第２の下層絶縁性水素バリア膜と接続する第２の上層絶縁性水素バリア膜と、第１の上層絶縁性水素バリア膜及び第２の上層絶縁性水素バリア膜の上に形成された第２の絶縁膜と、第２の絶縁膜における第１の上層絶縁性水素バリア膜と第２の上層絶縁性水素バリア膜との間を貫通して延びると共に、第１の上層絶縁性水素バリア膜及び第２の上層絶縁性水素バリア膜と接触しないように形成されており、下端が基板の上面と接続するコンタクトプラグとを備えることを特徴とする。
【００２８】
第１の半導体記憶装置によると、互いに間隔をおいて形成された第１の上層絶縁性水素バリア膜と第２の上層絶縁性水素バリア膜との間に、第１の上層絶縁性水素バリア膜及び第２の上層絶縁性水素バリア膜と接触しないように、第１の絶縁膜及び第２の絶縁膜を貫通して延びるコンタクトプラグが形成されている。このように、コンタクトプラグの形成が容易に実現されることにより、水素の進入口となるボイドの生成を抑制することができるので、第１及び第２の強誘電体キャパシタの特性劣化を防止することができると共に、第２の絶縁膜の表面荒れを防いでアルミ配線の短絡を抑制することができる。
【００２９】
本発明に係る第２の半導体記憶装置は、基板上に形成された第１の絶縁膜の上に、互いに間隔をおいて形成された第１の下層絶縁性水素バリア膜及び第２の下層絶縁性水素バリア膜と、第１の下層絶縁性水素バリア膜の上に形成された第１の強誘電体キャパシタと、第２の下層絶縁性水素バリア膜の上に形成された第２の強誘電体キャパシタと、第１の強誘電体キャパシタを覆うように形成されており、第１の下層絶縁性水素バリア膜と接続する第１の上層絶縁性水素バリア膜と、第２の強誘電体キャパシタを覆い且つ第１の上層絶縁性水素バリア膜と間隔をおいて形成されており、第２の下層絶縁性水素バリア膜と接続する第２の上層絶縁性水素バリア膜と、第１の上層絶縁性水素バリア膜及び第２の上層絶縁性水素バリア膜の上に形成された第２の絶縁膜と、第２の絶縁膜における第１の上層絶縁性水素バリア膜と第２の上層絶縁性水素バリア膜との間を貫通して延びると共に、第１の上層絶縁性水素バリア膜及び第２の上層絶縁性水素バリア膜との間に第３の絶縁膜が形成されており、下端が基板の上面と接続するコンタクトプラグとを備えることを特徴とする。
【００３０】
第２の半導体記憶装置によると、互いに間隔をおいて形成された第１の上層絶縁性水素バリア膜と第２の上層絶縁性水素バリア膜との間に、第１の絶縁膜及び第２の絶縁膜を貫通して延びるコンタクトプラグが形成されている。これにより、コンタクトプラグの形成は容易に実現されるため、水素の進入口となるボイドの生成を抑制することができるので、第１及び第２の強誘電体キャパシタの特性劣化を防止することができると共に、第２の絶縁膜の表面荒れを防いでアルミ配線の短絡を抑制することができる。また、コンタクトプラグと第１の上層絶縁性水素バリア膜及び第２の上層絶縁性水素バリア膜との間に第３の層間絶縁膜が形成されているため、コンタクトプラグと第１の上層絶縁性水素バリア膜及び第２の上層絶縁性水素バリア膜とは接触しないので、コンタクトプラグと第１の上層絶縁性水素バリア膜及び第２の上層絶縁性水素バリア膜とのピッチを縮めることができる。従って、第１の強誘電体キャパシタと第２の強誘電体キャパシタとのピッチを縮めることができるため、強誘電体キャパシタセルの微細化を図ることができるので、強誘電体キャパシタの高集積化が容易になって、半導体記憶装置の集積度を向上できる。
【００３１】
本発明に係る第１及び第２の半導体記憶装置において、コンタクトプラグと、第１の下層絶縁性水素バリア膜及び第２の下層絶縁性水素バリア膜とは接触しないように形成されていることが好ましい。
【００３２】
このようにすると、第１及び第２の強誘電体キャパシタに用いる強誘電体膜を結晶化する際の熱処理によって、基板上に形成されたトランジスタへの熱ストレスヒステリシスを低減することができるので、熱ストレスヒステリシスに起因するトランジスタのフラットバンド電圧値の変動を抑制することができる。
【００３３】
本発明に係る半導体記憶装置において、第１の上層絶縁性水素バリア膜、第２の上層絶縁性水素バリア膜、第１の下層絶縁性水素バリア膜及び第２の下層絶縁性水素バリア膜は、Ａｌ2Ｏ3膜、ＴｉＡｌＯ膜又はＳｉＮ膜よりなることが好ましい。
【００３４】
このようにすると、半導体記憶装置の製造工程において発生する水素が第１及び第２の強誘電体キャパシタに用いる強誘電体膜へ拡散することを確実に防止できるので、第１及び第２の強誘電体キャパシタの特性劣化を抑制することができる。
【００３５】
また、本発明に係る第１の半導体記憶装置の製造方法は、基板上に形成された第１の絶縁膜の上に、下層絶縁性水素バリア膜、下層金属膜、強誘電体膜及び上層金属膜を順次堆積する工程と、上層金属膜、強誘電体膜、下層金属膜及び下層絶縁性水素バリア膜をパターニングして、互いに間隔をおいて形成された第１の下層絶縁性水素バリア膜及び第２の下層絶縁性水素バリア膜、第１の強誘電体キャパシタ、並びに第２の強誘電体キャパシタを形成する工程と、第１の強誘電体キャパシタを覆うように、第１の下層絶縁性水素バリア膜と接続する第１の上層絶縁性水素バリア膜を形成する工程と、第２の強誘電体キャパシタを覆い且つ第１の上層絶縁性水素バリア膜と間隔をおいて配置されるように、第２の下層絶縁性水素バリア膜と接続する第２の上層絶縁性水素バリア膜を形成する工程と、第１の上層絶縁性水素バリア膜及び第２の上層絶縁性水素バリア膜の上に第２の絶縁膜を形成する工程と、第２の絶縁膜における第１の上層絶縁性水素バリア膜と第２の上層絶縁性水素バリア膜との間を貫通して延びると共に、第１の上層絶縁性水素バリア膜及び第２の上層絶縁性水素バリア膜と接触しないようにコンタクトホールを形成する工程と、コンタクトホールに導電膜を埋め込むことにより、下端が基板の上面と接続するコンタクトプラグを形成する工程とを備えることを特徴とする。
【００３６】
第１の半導体記憶装置の製造方法によると、互いに間隔をおいて形成された第１の上層絶縁性水素バリア膜と第２の上層絶縁性水素バリア膜との間に、第１の上層絶縁性水素バリア膜及び第２の上層絶縁性水素バリア膜とが接触しないように、第１の絶縁膜及び第２の絶縁膜を貫通して延びるコンタクトプラグを形成する。このように、コンタクトプラグを容易に形成できることにより、水素の進入口となるボイドの生成を抑制することができるので、第１及び第２の強誘電体キャパシタの特性劣化を防止することができると共に、第２の絶縁膜の表面荒れを防いでアルミ配線の短絡を抑制することができる。
【００３７】
本発明に係る第２の半導体記憶装置の製造方法は、基板上に形成された第１の絶縁膜の上に、下層絶縁性水素バリア膜、下層金属膜、強誘電体膜及び上層金属膜を順次堆積する工程と、上層金属膜、強誘電体膜、下層金属膜及び下層絶縁性水素バリア膜をパターニングして、互いに間隔をおいて形成された第１の下層絶縁性水素バリア膜及び第２の下層絶縁性水素バリア膜、第１の強誘電体キャパシタ、並びに第２の強誘電体キャパシタを形成する工程と、第１の強誘電体キャパシタを覆うように、第１の下層絶縁性水素バリア膜と接続する第１の上層絶縁性水素バリア膜を形成する工程と、第２の強誘電体キャパシタを覆い且つ第１の上層絶縁性水素バリア膜と間隔をおいて配置されるように、第２の下層絶縁性水素バリア膜と接続する第２の上層絶縁性水素バリア膜を形成する工程と、第１の上層絶縁性水素バリア膜及び第２の上層絶縁性水素バリア膜の上に第２の絶縁膜を形成する工程と、第２の絶縁膜における第１の上層絶縁性水素バリア膜と第２の上層絶縁性水素バリア膜との間を貫通して延びるコンタクトホールを形成する工程と、コンタクトホールの側壁に第３の絶縁膜を形成する工程と、第３の絶縁膜が形成されたコンタクトホールに導電膜を埋め込むことにより、下端が基板の上面と接続するコンタクトプラグを形成する工程とを備えることを特徴とする。
【００３８】
第２の半導体記憶装置の製造方法によると、互いに間隔をおいて形成された第１の上層絶縁性水素バリア膜と第２の上層絶縁性水素バリア膜との間に、第１の絶縁膜及び第２の絶縁膜を貫通して延びるコンタクトプラグを形成する。このように、コンタクトプラグを容易に形成できることにより、水素の進入口となるボイドの生成を抑制することができるので、第１及び第２の強誘電体キャパシタの特性劣化を防止することができると共に、第２の絶縁膜の表面荒れを防いでアルミ配線の短絡を抑制することができる。また、コンタクトプラグと第１の上層絶縁性水素バリア膜及び第２の上層絶縁性水素バリア膜との間に第３の層間絶縁膜を形成するため、コンタクトプラグと第１の上層絶縁性水素バリア膜及び第２の上層絶縁性水素バリア膜とは接触しないので、コンタクトプラグと第１の上層絶縁性水素バリア膜及び第２の上層絶縁性水素バリア膜とのピッチを縮めることができる。従って、第１の強誘電体キャパシタと第２の強誘電体キャパシタとのピッチを縮めることができるため、強誘電体キャパシタセルの微細化を図ることができるので、強誘電体キャパシタの高集積化が容易になって、半導体記憶装置の集積度を向上できる。
【００３９】
本発明に係る第１及び第２の半導体記憶装置の製造方法において、コンタクトプラグと、第１の下層絶縁性水素バリア膜及び第２の下層絶縁性水素バリア膜とは接触しないように形成されていることが好ましい。
【００４０】
このようにすると、第１及び第２の強誘電体キャパシタに用いる強誘電体膜を結晶化する際の熱処理によって、半導体基板上に形成されたトランジスタへの熱ストレスヒステリシスを低減することができるので、熱ストレスヒステリシスに起因するトランジスタのフラットバンド電圧値の変動を抑制することができる。
【００４１】
本発明に係る半導体記憶装置の製造方法において、第１の上層絶縁性水素バリア膜、第２の上層絶縁性水素バリア膜、第１の下層絶縁性水素バリア膜及び第２の下層絶縁性水素バリア膜は、Ａｌ2Ｏ3膜、ＴｉＡｌＯ膜又はＳｉＮ膜よりなることが好ましい。
【００４２】
このようにすると、半導体記憶装置の製造工程において発生する水素が第１及び第２の強誘電体キャパシタに用いる強誘電体膜へ拡散することを確実に防止できるので、第１及び第２の強誘電体キャパシタの特性劣化を抑制することができる。
【発明の効果】
【００４３】
前記第１の半導体記憶装置によると、互いに間隔をおいて形成された第１の上層絶縁性水素バリア膜と第２の上層絶縁性水素バリア膜との間に、第１の上層絶縁性水素バリア膜及び第２の上層絶縁性水素バリア膜と接触しないように、第１の絶縁膜及び第２の絶縁膜を貫通して延びるコンタクトプラグが形成されている。このように、コンタクトプラグの形成が容易に実現されることにより、水素の進入口となるボイドの生成を抑制することができるので、第１及び第２の強誘電体キャパシタの特性劣化を防止することができると共に、第２の絶縁膜の表面荒れを防いでアルミ配線の短絡を抑制することができる。
【００４４】
前記第２の半導体記憶装置によると、互いに間隔をおいて形成された第１の上層絶縁性水素バリア膜と第２の上層絶縁性水素バリア膜との間に、第１の絶縁膜及び第２の絶縁膜を貫通して延びるコンタクトプラグが形成されている。これにより、コンタクトプラグの形成は容易に実現されるため、水素の進入口となるボイドの生成を抑制することができるので、第１及び第２の強誘電体キャパシタの特性劣化を防止することができると共に、第２の絶縁膜の表面荒れを防いでアルミ配線の短絡を抑制することができる。また、コンタクトプラグと第１の上層絶縁性水素バリア膜及び第２の上層絶縁性水素バリア膜との間に第３の層間絶縁膜が形成されているため、コンタクトプラグと第１の上層絶縁性水素バリア膜及び第２の上層絶縁性水素バリア膜とは接触しないので、コンタクトプラグと第１の上層絶縁性水素バリア膜及び第２の上層絶縁性水素バリア膜とのピッチを縮めることができる。従って、第１の強誘電体キャパシタと第２の強誘電体キャパシタとのピッチを縮めることができるため、強誘電体キャパシタセルの微細化を図ることができるので、強誘電体キャパシタの高集積化が容易になって、半導体記憶装置の集積度を向上できる。
【００４５】
本発明に係る第１及び第２の半導体記憶装置において、コンタクトプラグと、第１の下層絶縁性水素バリア膜及び第２の下層絶縁性水素バリア膜とは接触しないように形成されていることが好ましい。
【００４６】
このようにすると、第１及び第２の強誘電体キャパシタに用いる強誘電体膜を結晶化する際の熱処理によって、半導体基板上に形成されたトランジスタへの熱ストレスヒステリシスを低減することができるので、熱ストレスヒステリシスに起因するトランジスタのフラットバンド電圧値の変動を抑制することができる。
【００４７】
前記第１の半導体記憶装置の製造方法によると、互いに間隔をおいて形成された第１の上層絶縁性水素バリア膜と第２の上層絶縁性水素バリア膜との間に、第１の上層絶縁性水素バリア膜及び第２の上層絶縁性水素バリア膜とが接触しないように、第１の絶縁膜及び第２の絶縁膜を貫通して延びるコンタクトプラグを形成する。このように、コンタクトプラグを容易に形成できることにより、水素の進入口となるボイドの生成を抑制することができるので、第１及び第２の強誘電体キャパシタの特性劣化を防止することができると共に、第２の絶縁膜の表面荒れを防いでアルミ配線の短絡を抑制することができる。
【００４８】
前記第２の半導体記憶装置の製造方法によると、互いに間隔をおいて形成された第１の上層絶縁性水素バリア膜と第２の上層絶縁性水素バリア膜との間に、第１の絶縁膜及び第２の絶縁膜を貫通して延びるコンタクトプラグを形成する。このように、コンタクトプラグを容易に形成できることにより、水素の進入口となるボイドの生成を抑制することができるので、第１及び第２の強誘電体キャパシタの特性劣化を防止することができると共に、第２の絶縁膜の表面荒れを防いでアルミ配線の短絡を抑制することができる。また、コンタクトプラグと第１の上層絶縁性水素バリア膜及び第２の上層絶縁性水素バリア膜との間に第３の層間絶縁膜を形成するため、コンタクトプラグと第１の上層絶縁性水素バリア膜及び第２の上層絶縁性水素バリア膜とは接触しないので、コンタクトプラグと第１の上層絶縁性水素バリア膜及び第２の上層絶縁性水素バリア膜とのピッチを縮めることができる。従って、第１の強誘電体キャパシタと第２の強誘電体キャパシタとのピッチを縮めることができるため、強誘電体キャパシタセルの微細化を図ることができるので、強誘電体キャパシタの高集積化が容易になって、半導体記憶装置の集積度を向上できる。
【発明を実施するための最良の形態】
【００４９】
以下、本発明の各実施形態について図面を参照しながら説明する。
【００５０】
（第１の実施形態）
以下に、本発明の第１の実施形態に係る半導体記憶装置の構造について、図１を参照しながら説明する。
【００５１】
図１に示すように、半導体基板１には埋め込み酸化膜よりなる素子分離領域２が形成されており、半導体基板１における素子分離領域２で囲まれた領域にはソース領域又はドレイン領域となる不純物拡散層３が形成されている。半導体基板１の上にはゲート絶縁膜を介してゲート電極４が形成されており、これら不純物拡散層３及びゲート電極４によりスイッチングトランジスタ５が形成されている。また、電気抵抗を低減するために、不純物拡散層３及びゲート電極４の表面部にはコバルトシリサイド層６が形成されている。尚、ゲート電極４はワード線の役割を有する。
【００５２】
半導体基板１の上にはスイッチングトランジスタ５を覆うように保護絶縁膜７が形成されており、該保護絶縁膜７の上には第１の下層絶縁性水素バリア膜８ａ及び第２の下層絶縁性水素バリア膜８ｂが形成されている。保護絶縁膜７及び第１の下層絶縁性水素バリア膜８ａには、該保護絶縁膜７及び第１の下層絶縁性水素バリア膜８ａを貫通すると共に下端が不純物拡散層３と接続するタングステン膜よりなる第１のコンタクトプラグ９ａが形成されている。また、保護絶縁膜７及び第２の下層絶縁性水素バリア膜８ｂには、該保護絶縁膜７及び第１の下層絶縁性水素バリア膜８ｂを貫通すると共に下端が不純物拡散層３と接続するタングステン膜よりなる第２のコンタクトプラグ９ｂが形成されている。
【００５３】
第１の下層絶縁性水素バリア膜８ａ及び第１のコンタクトプラグ９ａの上には、下面が第１のコンタクトプラグ９ａの上端と接続する第１の導電性水素バリア膜１０ａが形成されている。また、第２の下層絶縁性水素バリア膜８ｂ及び第２のコンタクトプラグ９ｂの上には、下面が第２のコンタクトプラグ９ｂの上端と接続する第２の導電性水素バリア膜１０ｂが形成されている。
【００５４】
第１の導電性水素バリア膜１０ａの上には、下から順に第１の下部電極１１ａ、強誘電体膜よりなる第１の容量絶縁膜１２ａ及び第１の上部電極１３ａが形成されている。このようにして、第１の下部電極１１ａ、第１の容量絶縁膜１２ａ及び第１の上部電極１３ａよりなる第１の強誘電体キャパシタ１４ａが形成されている。また、第２の導電性水素バリア膜１０ｂの上には、下から順に第２の下部電極１１ｂ、強誘電体膜よりなる第２の容量絶縁膜１２ｂ及び第２の上部電極１３ｂが形成されている。このようにして、第２の下部電極１１ｂ、第２の容量絶縁膜１２ｂ及び第２の上部電極１３ｂよりなる第２の強誘電体キャパシタ１４ｂが形成されている。
【００５５】
保護絶縁膜７の上には、第１の下層絶縁性水素バリア膜８ａ、第１の導電性水素バリア膜１０ａ及び第１の強誘電体キャパシタ１４ａを覆うように、第１の上層絶縁性水素バリア膜１５ａが形成されている。また、保護絶縁膜７の上には、第２の下層絶縁性水素バリア膜８ｂ、第２の導電性水素バリア膜１０ａ及び第２の強誘電体キャパシタ１４ｂを覆うように、第１の上層絶縁性水素バリア膜１５ａと間隔をあけるようにして第２の上層絶縁性水素バリア膜１５ｂが形成されている。
【００５６】
第１の上層絶縁性水素バリア膜１５ａ及び第２の上層絶縁性水素バリア膜１５ｂの上、並びに第１の上層絶縁性水素バリア膜１５ａと第２の上層絶縁性水素バリア膜１５ｂとの間に露出している保護絶縁膜７の上には、層間絶縁膜１６が形成されている。層間絶縁膜１６における第１の上層絶縁性水素バリア膜１５ａと第２の上層絶縁性水素バリア膜１５ｂとの間を貫通して延びると共に、第１の上層絶縁性水素バリア膜１５ａ及び第２の上層絶縁性水素バリア膜１５ｂと接触しないように、下端が不純物拡散層３と接続するタングステン膜よりなる第３のコンタクトプラグ１７が形成されている。
【００５７】
層間絶縁膜１６の上には、第３のコンタクトプラグ１７の上端と接続するアルミ配線膜１８が形成されており、該アルミ配線膜１８はビット線の役割を有している。
【００５８】
このように、本発明の第１の実施形態に係る半導体記憶装置によると、互いに間隔をおいて形成された第１の上層絶縁性水素バリア膜１５ａと第２の上層絶縁性水素バリア膜１５ｂとの間に、第１の上層絶縁性水素バリア膜１５ａ及び第２の上層絶縁性水素バリア膜１５ｂと接触しないように、保護絶縁膜７及び層間絶縁膜１６を貫通して不純物拡散層３に接続する第３のコンタクトプラグ１７が形成されている。このように、第３のコンタクトプラグ１７の形成が容易に実現されることにより、従来例のようにスリットが形成されて水素の進入口となるボイドが生成されることを抑制できる。従って、第１及び第２の強誘電体キャパシタ１４ａ及び１４ｂの特性劣化を防止することができると共に、層間絶縁膜１６の表面荒れを防いでアルミ配線の短絡を抑制することができる。
【００５９】
また、第３のコンタクトプラグ１７と、第１及び第２の下層絶縁性水素バリア膜８ａ及び８ｂとが接触しないように形成されているので、第１及び第２の強誘電体キャパシタ１４ａ及び１４ｂを構成する第１及び第２の強誘電体膜１２ａ及び１２ｂを結晶化する際のアニール処理によって、半導体基板１上に形成されたスイッチングトランジスタ５への熱ストレスヒステリシスを低減することができるので、熱ストレスヒステリシスに起因するスイッチングトランジスタ５のフラットバンド電圧値の変動を抑制することができる。
【００６０】
また、コンタクトホール１７ａを形成する際は、第１の下層絶縁性水素バリア膜１５ａ及び第２の下層絶縁性水素バリア膜１５ｂに対してドライエッチングをすることなく、第１の下層絶縁性水素バリア膜１５ａと第２の下層絶縁性水素バリア膜１５ｂとの間の層間絶縁膜１６及び保護絶縁膜７を貫通させればよいので、第１の下層絶縁性水素バリア膜１５ａ及び第２の下層絶縁性水素バリア膜１５ｂの膜厚を所定の厚さにしておくことにより、第１の下層絶縁性水素バリア膜１５ａ及び第２の下層絶縁性水素バリア膜１５ｂの熱ストレスヒステリシスを低減することができるので、熱ストレスヒステリシスに起因するスイッチングトランジスタ５のフラットバンド電圧値の変動を抑制することができると共に、第３のコンタクトプラグ１７と不純物拡散層３との界面における第３のコンタクトプラグ１７の剥離を防いでコンタクト抵抗の上昇又は電気的な断線を防止することができる。
【００６１】
以下に、本発明の第１の実施形態に係る半導体記憶装置の製造方法について、図２(a)〜(d)を参照しながら説明する。
【００６２】
図２(a)に示すように、半導体基板１の表面部に３００〜７５０ｎｍの膜厚を有する埋め込み酸化膜よりなる素子分離領域２を形成した後、半導体基板１上における素子分離領域２により電気的に分離された領域に、ソース領域又はドレイン領域となる不純物拡散層３とゲート電極４よりなるスイッチングトランジスタ５を形成する。また、不純物拡散層３及びゲート電極４の表面部には、５〜２０ｎｍの膜厚を有するコバルトシリサイド層６を形成する。尚、半導体基板１とゲート電極４との間には、３〜１２ｎｍの膜厚を有するゲート絶縁膜を形成している。また、ゲート電極４は、７０〜２００ｎｍの膜厚を有するノンドープアモルファスシリコン膜を堆積した後ドライエッチング法により加工し、ボロンを５〜１０×１０15／ｃｍ2 注入した後、活性化アニール処理が６５０〜８５０℃の範囲で１０〜３０分間施されている。
【００６３】
次に、半導体基板１及び素子分離領域２の上に、スイッチングトランジスタ５を覆うように、ボロン濃度が０.５〜２.５ｗｔ％であってリン濃度が１.０〜６.０ｗｔ％であると共に３００〜７００ｎｍの膜厚を有するＢＰＳＧ膜よりなる保護絶縁膜７を堆積した後、該保護絶縁膜７の上に、５０〜２００ｎｍの膜厚を有する窒化シリコン膜よりなる下層絶縁性水素バリア８膜を堆積する。次に、ＣＶＤ法とエッチバック法との組み合わせ又はＣＶＤ法とＣＭＰ法との組み合わせを用いて、下層絶縁性水素バリア膜８及び保護絶縁膜７を貫通すると共に下端が不純物拡散層３と接続する、タングステン膜が埋め込まれてなる第１のコンタクトプラグ９ａ及び第２のコンタクトプラグ９ｂを形成する。
【００６４】
次に、下層絶縁性水素バリア膜８、第１のコンタクトプラグ９ａ及び第２のコンタクトプラグ９ｂの上に、導電性水素バリア膜１０を堆積する。その後、導電性水素バリア膜１０の上に、５０ｎｍ〜２００ｎｍの膜厚を有する白金膜よりなる下層金属膜１１、５０〜２００ｎｍの膜厚を有するビスマス層状ペロブスカイト構造を有するＳＢＴ（ＳｒＢｉ2（Ｔａ1-x、Ｎｂx）2Ｏ9 ）膜よりなる強誘電体膜１２、及び５０〜２００ｎｍの膜厚を有する白金膜よりなる上層金属膜１３を順次堆積する。
【００６５】
次に、図２(b)に示すように、フォトマスクとドライエッチング技術を用いて、上層金属膜１３、強誘電体膜１２、下層金属膜１１、導電性水素バリア膜１０及び下層絶縁性水素バリア膜８をパターニングすることにより、互いに間隔をおいて配置されるように、下面が第１のコンタクトプラグ９ａの上端に接続する第１の下層絶縁性水素バリア膜８ａと下面が第２のコンタクトプラグ９ｂの上端に接続する第２の下層絶縁性水素バリア膜８ｂとを形成する。その後、フォトマスクとドライエッチング技術を用いて、パターニングされた上層金属膜１３、強誘電体膜１２、下層金属膜１１及び導電性水素バリア膜１０をさらにパターニングすることにより、第１の下部電極１１ａ、第１の強誘電体膜１２ａ及び第１の上層金属膜１３ａよりなる第１の強誘電体キャパシタ１４ａを形成すると共に、該第１の強誘電体キャパシタと間隔をおいて配置されるように、第２の下部電極１１ｂ、第２の強誘電体膜１２ｂ及び第２の上層金属膜１３ｂよりなる第２の強誘電体キャパシタ１４ｂを形成する。
【００６６】
次に、図２(c)に示すように、保護絶縁膜７の上に、第１及び第２の下層絶縁性水素バリア膜８ａ及び８ｂ、第１及び第２の導電性水素バリア膜１０ａ及び１０ｂ、並びに第１及び第２の強誘電体キャパシタ１４ａ及び１４ｂを覆うように、上層絶縁性水素バリア膜を形成する。その後、フォトマスクとドライエッチング技術を用いて、上層絶縁性水素バリア膜をパターニングすることにより、第１の上層絶縁性水素バリア膜１５ａを形成すると共に、該第１の上層絶縁性水素バリア膜１５ａと間隔をおいて配置されるように、第２の上層絶縁性水素バリア膜１５ｂを形成する。ここでは、上層絶縁性水素バリア膜のみに対してドライエッチングを行なうので、従来例のように、水素バリア膜及び酸化膜に対してドライエッチングする際に問題となる水素バリア膜と酸化膜とのそれぞれに対するドライエッチングのエッチングレートの違いは生じない。従って、保護絶縁膜７に従来例のようなスリットが形成されることはない。
【００６７】
次に、ＨＤＰ(High Density Plasma)ＣＶＤ法により、第１の上層絶縁性水素バリア膜１５ａと第２の上層絶縁性水素バリア膜１５ｂとの間に露出する保護絶縁膜８の上、及び第１の上層絶縁性水素バリア膜１５ａ及び第２の上層絶縁性水素バリア膜１５ｂの上に、２５０〜８００ｎｍの膜厚を有する層間絶縁膜１６を堆積した後、ＣＭＰ法により、層間絶縁膜１６の上部を平坦化する。尚、層間絶縁膜１６はＯ3 −ＵＳＧ膜よりなる場合であってもよいし、プラズマＦ−ＴＥＯＳ酸化膜又はプラズマＴＥＯＳ酸化膜よりなる場合であってもよい。
【００６８】
次に、図２(d)に示すように、フォトマスクとドライエッチング技術を用いて、層間絶縁膜１６及び保護絶縁膜７内に、層間絶縁膜１６における第１の上層絶縁性水素バリア膜１５ａと第２の上層絶縁性水素バリア膜１５ｂとの間を貫通すると共に不純物拡散層３に到達するコンタクトホール１７ａを形成する。次に、ＣＶＤ法とエッチバック法との組み合わせ又はＣＶＤ法とＣＭＰ法との組み合わせを用いて、コンタクトホール１７ａにタングステン膜を埋め込むことにより、第３のコンタクトプラグ１７を形成する。その後、層間絶縁膜１６及び第３のコンタクトプラグ１７の上に、該第３のコンタクトプラグ１７の上端と接続するアルミ配線膜１８を形成する。
【００６９】
このように、本発明の第１の実施形態に係る半導体記憶装置の製造方法によると、互いに間隔をおいて形成された第１の上層絶縁性水素バリア膜１５ａと第２の上層絶縁性水素バリア膜１５ｂとの間に、第１の上層絶縁性水素バリア膜１５ａ及び第２の上層絶縁性水素バリア膜１５ｂとが接触しないように、保護絶縁膜７及び層間絶縁膜１６を貫通して不純物拡散層３に到達するコンタクトホール１７ａを形成し、該コンタクトホール１７ａにタングステン膜が埋め込まれてなる第３のコンタクトプラグ１７を形成する。このように、コンタクトホール１７ａの形成時には、第１の上層絶縁性水素バリア膜１５ａ及び第２の上層絶縁性水素バリア膜１５ｂを貫通させることがなくなって、第３のコンタクトプラグ１７を容易に形成できることにより、従来例のようにスリットが形成されて水素の進入口となるボイドが生成されることを抑制できる。従って、第１及び第２の強誘電体キャパシタ１４ａ及び１４ｂの特性劣化を防止することができると共に、層間絶縁膜１６の表面荒れを防いでアルミ配線の短絡を抑制することができる。
【００７０】
また、第３のコンタクトプラグ１７と、第１及び第２の下層絶縁性水素バリア膜８ａ及び８ｂとが接触しないように形成されているので、第１及び第２の強誘電体キャパシタ１４ａ及び１４ｂを構成する第１及び第２の強誘電体膜１２ａ及び１２ｂを結晶化する際のアニール処理によって、半導体基板１上に形成されたスイッチングトランジスタ５への熱ストレスヒステリシスを低減することができるので、熱ストレスヒステリシスに起因するスイッチングトランジスタ５のフラットバンド電圧値の変動を抑制することができる。
【００７１】
また、コンタクトホール１７ａを形成する際は、第１の下層絶縁性水素バリア膜１５ａ及び第２の下層絶縁性水素バリア膜１５ｂに対してドライエッチングをすることなく、第１の下層絶縁性水素バリア膜１５ａと第２の下層絶縁性水素バリア膜１５ｂとの間の層間絶縁膜１６及び保護絶縁膜７を貫通させればよいので、第１の下層絶縁性水素バリア膜１５ａ及び第２の下層絶縁性水素バリア膜１５ｂの膜厚を所定の厚さにしておくことにより、第１の下層絶縁性水素バリア膜１５ａ及び第２の下層絶縁性水素バリア膜１５ｂの熱ストレスヒステリシスを低減することができるので、熱ストレスヒステリシスに起因するスイッチングトランジスタ５のフラットバンド電圧値の変動を抑制することができると共に、第３のコンタクトプラグ１７と不純物拡散層３との界面における第３のコンタクトプラグ１７の剥離を防いでコンタクト抵抗の上昇又は電気的な断線を防止することができる。
【００７２】
最後に、図３は、第１の実施形態に係る半導体装置及びその製造方法におけるスイッチングトランジスタ５のフラットバンド電圧値の変動を示している。図３から明らかなように、第１及び第２の強誘電体キャパシタ１４ａ及び１４ｂを形成するプロセスにおける酸素アニール処理によって、スイッチングトランジスタ５のフラットバンド電圧値に変動が生じていないことが分かる。従って、本発明の第１の実施形態に係る半導体装置及びその製造方法によると、スイッチングトランジスタ５の特性として安定した特性を実現することができる。
【００７３】
また、第１及び第２の上層絶縁性水素バリア膜１５ａ及び１５ｂ、並びに第１及び第２の下層絶縁性水素バリア膜８ａ及び８ｂは、Ａｌ2Ｏ3膜、ＴｉＡｌＯ膜又はＳｉＮ膜よりなることが好ましい。これにより、半導体記憶装置の製造工程において発生する水素が第１及び第２の強誘電体膜１２ａ及び１２ｂへ拡散することを確実に防止できるので、第１及び第２の強誘電体キャパシタ１４ａ及び１４ｂの特性劣化を抑制することができる。
【００７４】
（第２の実施形態）
以下で説明する第２の実施形態に係る半導体記憶装置及びその製造方法では、不純物拡散層とアルミ配線膜とを接続するコンタクトプラグが第１及び第２の上層絶縁性水素バリア膜と接触する点で、不純物拡散層とアルミ配線膜とを接続するコンタクトプラグが第１及び第２の上層絶縁性水素バリア膜と接触しない第１の実施形態に係る半導体装置及びその製造方法と相違する。また、第２の実施形態に係る半導体記憶装置及びその製造方法では、不純物拡散層とアルミ配線膜とを接続するコンタクトプラグと第１及び第２の上層絶縁性水素バリア膜との間に層間絶縁膜をさらに備えている点で、そのような層間絶縁膜を備えていない点で第１の実施形態に係る半導体装置及びその製造方法と相違している。
【００７５】
以下に、本発明の第２の実施形態に係る半導体記憶装置の構造について、図４を参照しながら説明する。
【００７６】
図４に示すように、半導体基板２１に形成された埋め込み酸化膜よりなる素子分離領域２２で囲まれた領域には、その表面部にソース領域又はドレイン領域となる不純物拡散層２３が形成されている。半導体基板２１の上には、ゲート絶縁膜を介してゲート電極２４が形成されており、これら不純物拡散層２３及びゲート電極２４によりスイッチングトランジスタ２５が形成されている。また、電気抵抗を低減するために、不純物拡散層２３及びゲート電極２４の表面部にはコバルトシリサイド層２６が形成されている。尚、ゲート電極２４はワード線の役割を有する。
【００７７】
半導体基板２１の上にはスイッチングトランジスタ２５を覆うように保護絶縁膜２７が形成されており、該保護絶縁膜２７の上には第１の下層絶縁性水素バリア膜２８ａ及び第２の下層絶縁性水素バリア膜２８ｂが形成されている。保護絶縁膜２７及び第１の下層絶縁性水素バリア膜２８ａには、該保護絶縁膜２７及び第１の下層絶縁性水素バリア膜２８ａを貫通すると共に下端が不純物拡散層２３と接続するタングステン膜よりなる第１のコンタクトプラグ２９ａが形成されている。また、保護絶縁膜２７及び第２の下層絶縁性水素バリア膜２８ｂには、該保護絶縁膜２７及び第１の下層絶縁性水素バリア膜２８ｂを貫通すると共に下端が不純物拡散層２３と接続するタングステン膜よりなる第２のコンタクトプラグ２９ｂが形成されている。
【００７８】
第１の下層絶縁性水素バリア膜２８ａ及び第１のコンタクトプラグ２９ａの上には、下面が第１のコンタクトプラグ２９ａの上端と接続する第１の導電性水素バリア膜３０ａが形成されている。また、第２の下層絶縁性水素バリア膜２８ｂ及び第２のコンタクトプラグ２９ｂの上には、下面が第２のコンタクトプラグ２９ｂの上端と接続する第２の導電性水素バリア膜３０ｂが形成されている。
【００７９】
第１の導電性水素バリア膜３０ａの上には、下から順に第１の下部電極３１ａ、強誘電体膜よりなる第１の容量絶縁膜３２ａ及び第１の上部電極３３ａが形成されている。このようにして、第１の下部電極３１ａ、第１の容量絶縁膜３２ａ及び第１の上部電極３３ａよりなる第１の強誘電体キャパシタ３４ａが形成されている。また、第２の導電性水素バリア膜３０ｂの上には、下から順に第２の下部電極３１ｂ、強誘電体膜よりなる第２の容量絶縁膜３２ｂ及び第２の上部電極３３ｂが形成されている。このようにして、第２の下部電極３１ｂ、第２の容量絶縁膜３２ｂ及び第２の上部電極３３ｂよりなる第２の強誘電体キャパシタ３４ｂが形成されている。
【００８０】
保護絶縁膜２７の上には、第１の下層絶縁性水素バリア膜２８ａ、第１の導電性水素バリア膜３０ａ及び第１の強誘電体キャパシタ３４ａを覆うように、第１の上層絶縁性水素バリア膜３５ａが形成されている。また、保護絶縁膜２７の上には、第２の下層絶縁性水素バリア膜２８ｂ、第２の導電性水素バリア膜３０ａ及び第２の強誘電体キャパシタ３４ｂを覆うように、第１の上層絶縁性水素バリア膜３５ａと間隔をあけるようにして第２の上層絶縁性水素バリア膜３５ｂが形成されている。
【００８１】
第１の上層絶縁性水素バリア膜３５ａ及び第２の上層絶縁性水素バリア膜３５ｂの上、並びに第１の上層絶縁性水素バリア膜３５ａと第２の上層絶縁性水素バリア膜３５ｂとの間に露出している保護絶縁膜２７の上には、第１の層間絶縁膜３６が形成されている。第１の上層絶縁性水素バリア膜３５ａと第２の上層絶縁性水素バリア膜３５ｂとの間に形成されている第１の層間絶縁膜３６と該第１の層間絶縁膜３６の下に形成されている保護絶縁膜２７とを貫通して不純物拡散層２３に到達すると共に、第１の上層絶縁性水素バリア膜３５ａ及び第２の上層絶縁性水素バリア膜３５ｂと接触するようにコンタクトホール３７ａが形成されている。コンタクトホール３７ａの側壁には第２の層間絶縁膜３７が形成されており、側壁に第２の層間絶縁膜３７が形成されたコンタクトホール３７ａには、タングステン膜が埋め込まれてなり、下端が不純物拡散層２３と接続する第３のコンタクトプラグ３８が形成されている。
【００８２】
第１の層間絶縁膜３６の上には、第３のコンタクトプラグ３８の上端と接続するアルミ配線膜３９が形成されており、該アルミ配線膜３９はビット線の役割を有している。
【００８３】
尚、第２の実施形態に係る半導体記憶装置においては、図４に示すように、コンタクトホール３７ａと第１の上層絶縁性水素バリア膜３５ａ及び第２の上層絶縁性水素バリア膜３５ｂとが接触するように形成されているが、コンタクトホール３７ａの側壁には第２の層間絶縁膜３７が形成されているので、第３のコンタクトプラグ３８と第１の上層絶縁性水素バリア膜３５ａ及び第２の上層絶縁性水素バリア膜３５ｂとは接触しないように形成されている。また、コンタクトホール３７ａと第１の上層絶縁性水素バリア膜３５ａ及び第２の上層絶縁性水素バリア膜３５ｂとは、必ずしも接触するように形成する必要はなく、コンタクトホール３７ａと第１の上層絶縁性水素バリア膜３５ａ及び第２の上層絶縁性水素バリア膜３５ｂとの間に間隔があってもかまわない。
【００８４】
このように、本発明の第２の実施形態に係る半導体記憶装置によると、互いに間隔をおいて形成された第１の上層絶縁性水素バリア膜３５ａと第２の上層絶縁性水素バリア膜３５ｂとの間に、保護絶縁膜２７及び第１の層間絶縁膜３６を貫通して不純物拡散層２３に接続する第３のコンタクトプラグ３８が形成されている。このように、第３のコンタクトプラグ３８の形成が容易に実現されることにより、従来例のようにスリットが形成されて水素の進入口となるボイドが生成されることを抑制できる。従って、第１及び第２の強誘電体キャパシタ３４ａ及び３４ｂの特性劣化を防止することができると共に、第１の層間絶縁膜３６の表面荒れを防いでアルミ配線の短絡を抑制することができる。
【００８５】
また、第３のコンタクトプラグ３８と第１の上層絶縁性水素バリア膜３５ａ及び第２の上層絶縁性水素バリア膜３５ｂとの間に第３の層間絶縁膜３７を形成するため、第３のコンタクトプラグ３８と第１の上層絶縁性水素バリア膜３５ａ及び第２の上層絶縁性水素バリア膜３５ｂとが接触しないので、第３のコンタクトプラグ３８と第１の上層絶縁性水素バリア膜３５ａ及び第２の上層絶縁性水素バリア膜３５ｂとのピッチを縮めることができる。従って、第１の強誘電体キャパシタ３４ａと第２の強誘電体キャパシタ３４ｂとのピッチを縮めることができるため、強誘電体キャパシタセルの微細化を図ることができるので、強誘電体キャパシタの高集積化が容易になって、半導体記憶装置の集積度を向上できる。
【００８６】
また、第３のコンタクトプラグ３８と、第１及び第２の下層絶縁性水素バリア膜２８ａ及び２８ｂとは直接接しないように形成されているので、第１及び第２の強誘電体キャパシタ３４ａ及び３４ｂを構成する第１及び第２の強誘電体膜３３ａ及び３３ｂを結晶化する際のアニール処理によって、半導体基板２１上に形成されたスイッチングトランジスタ２５への熱ストレスヒステリシスを低減することができるので、熱ストレスヒステリシスに起因するスイッチングトランジスタ２５のフラットバンド電圧値の変動を抑制することができる。
【００８７】
また、コンタクトホール３７ａを形成する際は、第１の下層絶縁性水素バリア膜３５ａ及び第２の下層絶縁性水素バリア膜３５ｂに対してドライエッチングをすることなく、第１の下層絶縁性水素バリア膜３５ａと第２の下層絶縁性水素バリア膜３５ｂとの間の層間絶縁膜３６及び保護絶縁膜２７を貫通させればよいので、第１の下層絶縁性水素バリア膜２８ａ及び第２の下層絶縁性水素バリア膜２８ａの膜厚を所定の厚さにしておくことにより、第１の下層絶縁性水素バリア膜２８ａ及び第２の下層絶縁性水素バリア膜２８ｂの熱ストレスヒステリシスを低減することができるので、熱ストレスヒステリシスに起因するスイッチングトランジスタ２５のフラットバンド電圧値の変動を抑制することができると共に、第３のコンタクトプラグ３８と不純物拡散層２３との界面における第３のコンタクトプラグ３８の剥離を防いでコンタクト抵抗の上昇又は電気的な断線を防止することができる。
【００８８】
以下に、本発明の第２の実施形態に係る半導体記憶装置の製造方法について、図５(a)〜(e)を参照しながら説明する。
【００８９】
図５(a)に示すように、半導体基板２１の表面部に３００〜７５０ｎｍの膜厚を有する埋め込み酸化膜２２よりなる素子分離領域２３を形成した後、半導体基板２１上における素子分離領域２２により電気的に分離された領域に、ソース領域又はドレイン領域となる不純物拡散層２３とゲート電極２４よりなるスイッチングトランジスタ２５を形成する。また、不純物拡散層２３及びゲート電極２４の表面部には、５〜２０ｎｍの膜厚を有するコバルトシリサイド層２６を形成する。尚、半導体基板２１とゲート電極２４との間には、３〜１２ｎｍの膜厚を有するゲート絶縁膜を形成している。また、ゲート電極２４は、７０〜２００ｎｍの膜厚を有するノンドープアモルファスシリコン膜を堆積した後ドライエッチング法により加工し、ボロンを５〜１０×１０15／ｃｍ2 注入した後、活性化アニール処理が６５０〜８５０℃の範囲で１０〜３０分間施されている。
【００９０】
次に、半導体基板２１及び素子分離領域２の上に、スイッチングトランジスタ２５を覆うように、ボロン濃度が０.５〜２.５ｗｔ％であってリン濃度が１.０〜６.０ｗｔ％であると共に３００〜７００ｎｍの膜厚を有するＢＰＳＧ膜よりなる保護絶縁膜２７を堆積した後、該保護絶縁膜２７の上に、５０〜２００ｎｍの膜厚を有する窒化シリコン膜よりなる下層絶縁性水素バリア２８膜を堆積する。次に、ＣＶＤ法とエッチバック法との組み合わせ又はＣＶＤ法とＣＭＰ法との組み合わせを用いて、下層絶縁性水素バリア膜２８及び保護絶縁膜２７を貫通すると共に下端が不純物拡散層２３と接続する、タングステン膜が埋め込まれてなる第１のコンタクトプラグ２９ａ及び第２のコンタクトプラグ２９ｂを形成する。
【００９１】
次に、下層絶縁性水素バリア膜２８、第１のコンタクトプラグ２９ａ及び第２のコンタクトプラグ２９ｂの上に、導電性水素バリア膜３０を堆積する。その後、導電性水素バリア膜３０の上に、５０ｎｍ〜２００ｎｍの膜厚を有する白金膜よりなる下層金属膜３１、５０〜２００ｎｍの膜厚を有するビスマス層状ペロブスカイト構造を有するＳＢＴ（ＳｒＢｉ2（Ｔａ1-x、Ｎｂx）2Ｏ9 ）膜よりなる強誘電体膜３２、及び５０〜２００ｎｍの膜厚を有する白金膜よりなる上層金属膜３３を順次堆積する。
【００９２】
次に、図５(b)に示すように、フォトマスクとドライエッチング技術を用いて、上層金属膜３３、強誘電体膜３２、下層金属膜３１、導電性水素バリア膜３０及び下層絶縁性水素バリア膜２８をパターニングすることにより、互いに間隔をおいて配置されるように、下面が第１のコンタクトプラグ２９ａの上端に接続する第１の下層絶縁性水素バリア膜２８ａと下面が第２のコンタクトプラグ２９ｂの上端に接続する第２の下層絶縁性水素バリア膜２８ｂとを形成する。その後、フォトマスクとドライエッチング技術を用いて、パターニングされた上層金属膜３３、強誘電体膜３２、下層金属膜３１及び導電性水素バリア膜３０をさらにパターニングすることにより、第１の下部電極３１ａ、第１の強誘電体膜３２ａ及び第１の上層金属膜３３ａよりなる第１の強誘電体キャパシタ３４ａを形成すると共に、該第１の強誘電体キャパシタと間隔をおいて配置されるように、第２の下部電極１１ｂ、第２の強誘電体膜１２ｂ及び第２の上層金属膜１３ｂよりなる第２の強誘電体キャパシタ１４ｂを形成する。
【００９３】
次に、図５(c)に示すように、保護絶縁膜２７の上に、第１及び第２の下層絶縁性水素バリア膜２８ａ及び２８ｂ、第１及び第２の導電性水素バリア膜３０ａ及び３０ｂ、並びに第１及び第２の強誘電体キャパシタ３４ａ及び３４ｂを覆うように、上層絶縁性水素バリア膜を形成する。その後、フォトマスクとドライエッチング技術を用いて、上層絶縁性水素バリア膜をパターニングすることにより、第１の上層絶縁性水素バリア膜３５ａを形成すると共に、該第１の上層絶縁性水素バリア膜３５ａと間隔をおいて配置されるように、第２の上層絶縁性水素バリア膜３５ｂを形成する。ここでは、上層絶縁性水素バリア膜のみに対してドライエッチングを行なうので、従来例のように、水素バリア膜及び酸化膜に対してドライエッチングする際に問題となる水素バリア膜と酸化膜とのそれぞれに対するドライエッチングのエッチングレートの違いは生じない。従って、保護絶縁膜７に従来例のようなスリットが形成されることはない。
【００９４】
次に、ＨＤＰ(High Density Plasma)ＣＶＤ法により、第１の上層絶縁性水素バリア膜３５ａと第２の上層絶縁性水素バリア膜３５ｂとの間に露出する保護絶縁膜２８の上、及び第１の上層絶縁性水素バリア膜３５ａ及び第２の上層絶縁性水素バリア膜３５ｂの上に、２５０〜８００ｎｍの膜厚を有する第１の層間絶縁膜３６を堆積した後、ＣＭＰ法により、層間絶縁膜３６の上部を平坦化する。尚、第１の層間絶縁膜３６はＯ3 −ＵＳＧ膜よりなる場合であってもよいし、プラズマＦ−ＴＥＯＳ酸化膜又はプラズマＴＥＯＳ酸化膜よりなる場合であってもよい。
【００９５】
次に、図５(d)に示すように、フォトマスクとドライエッチング技術を用いて、第１の層間絶縁膜３６及び保護絶縁膜２７内に、第１の層間絶縁膜３６における第１の上層絶縁性水素バリア膜３５ａと第２の上層絶縁性水素バリア膜３５ｂとの間を貫通すると共に不純物拡散層２３に到達するコンタクトホール３７ａを形成する。このとき、コンタクトホール３７ａが第１の上層絶縁性水素バリア膜３５ａ及び第２の上層絶縁性水素バリア膜３５ｂに接触するように形成する。次に、ＣＶＤ法のみ、ＣＶＤ法とエッチバック法との組み合わせ、又はＣＶＤ法とＣＭＰ法との組み合わせを用いて、コンタクトホール３７ａの側壁に第２の層間絶縁膜３７を形成する。これにより、コンタクトホール３７ａの内部は滑らかな形状になる。
【００９６】
次に、図５(e)に示すように、ＣＶＤ法とエッチバック法との組み合わせ又はＣＶＤ法とＣＭＰ法との組み合わせを用いて、側壁に第２の層間絶縁膜３７が形成されているコンタクトホール３７ａにタングステン膜を埋め込むことにより、第３のコンタクトプラグ３８を形成する。その後、第１の層間絶縁膜３６及び第３のコンタクトプラグ３８の上に、該第３のコンタクトプラグ３８の上端と接続するアルミ配線膜３９を形成する。
【００９７】
このように、本発明の第２の実施形態に係る半導体記憶装置の製造方法によると、互いに間隔をおいて形成された第１の上層絶縁性水素バリア膜３５ａと第２の上層絶縁性水素バリア膜３５ｂとの間に、保護絶縁膜２７及び第１の層間絶縁膜３６を貫通して不純物拡散層２３に接続する第３のコンタクトプラグ３８が形成されている。このように、第３のコンタクトプラグ３８の形成が容易に実現されることにより、従来例のようにスリットが形成されて水素の進入口となるボイドが生成されることを抑制できる。従って、第１及び第２の強誘電体キャパシタ３４ａ及び３４ｂの特性劣化を防止することができると共に、第１の層間絶縁膜３６の表面荒れを防いでアルミ配線の短絡を抑制することができる。
【００９８】
また、第３のコンタクトプラグ３８と第１の上層絶縁性水素バリア膜３５ａ及び第２の上層絶縁性水素バリア膜３５ｂとの間に第３の層間絶縁膜３７を形成するため、第３のコンタクトプラグ３８と第１の上層絶縁性水素バリア膜３５ａ及び第２の上層絶縁性水素バリア膜３５ｂとが接触しないので、第３のコンタクトプラグ３８と第１の上層絶縁性水素バリア膜３５ａ及び第２の上層絶縁性水素バリア膜３５ｂとのピッチを縮めることができる。従って、第１の強誘電体キャパシタ３４ａと第２の強誘電体キャパシタ３４ｂとのピッチを縮めることができるため、強誘電体キャパシタセルの微細化を図ることができるので、強誘電体キャパシタの高集積化が容易になって、半導体記憶装置の集積度を向上できる。
【００９９】
また、第３のコンタクトプラグ３８と、第１及び第２の下層絶縁性水素バリア膜２８ａ及び２８ｂとは直接接しないように形成されているので、第１及び第２の強誘電体キャパシタ３４ａ及び３４ｂを構成する第１及び第２の強誘電体膜３３ａ及び３３ｂを結晶化する際のアニール処理によって、半導体基板２１上に形成されたスイッチングトランジスタ２５への熱ストレスヒステリシスを低減することができるので、熱ストレスヒステリシスに起因するスイッチングトランジスタ２５のフラットバンド電圧値の変動を抑制することができる。
【０１００】
また、コンタクトホール３７ａを形成する際は、第１の下層絶縁性水素バリア膜３５ａ及び第２の下層絶縁性水素バリア膜３５ｂに対してドライエッチングをすることなく、第１の下層絶縁性水素バリア膜３５ａと第２の下層絶縁性水素バリア膜３５ｂとの間の層間絶縁膜３６及び保護絶縁膜２７を貫通させればよいので、第１の下層絶縁性水素バリア膜２８ａ及び第２の下層絶縁性水素バリア膜２８ａの膜厚を所定の厚さにしておくことにより、第１の下層絶縁性水素バリア膜２８ａ及び第２の下層絶縁性水素バリア膜２８ｂの熱ストレスヒステリシスを低減することができるので、熱ストレスヒステリシスに起因するスイッチングトランジスタ２５のフラットバンド電圧値の変動を抑制することができると共に、第３のコンタクトプラグ３８と不純物拡散層２３との界面における第３のコンタクトプラグ３８の剥離を防いでコンタクト抵抗の上昇又は電気的な断線を防止することができる。
【０１０１】
また、第１及び第２の上層絶縁性水素バリア膜３５ａ及び３５ｂ、並びに第１及び第２の下層絶縁性水素バリア膜２８ａ及び２８ｂは、Ａｌ2Ｏ3膜、ＴｉＡｌＯ膜又はＳｉＮ膜よりなることが好ましい。これにより、半導体記憶装置の製造工程において発生する水素が第１及び第２の強誘電体膜３２ａ及び３２ｂへ拡散することを確実に防止できるので、第１及び第２の強誘電体キャパシタ３４ａ及び３４ｂの特性劣化を抑制することができる。
【産業上の利用可能性】
【０１０２】
以上のように、本発明に係る第１の半導体記憶装置及びその製造方法によると、コンタクトプラグを容易に形成できることにより、水素の進入口となるボイドの生成を抑制することができるので、第１及び第２の強誘電体キャパシタの特性劣化を防止することができると共に、第２の絶縁膜の表面荒れを防いでアルミ配線の短絡を抑制することができる。従って、本発明に係る第１の半導体記憶装置及びその製造方法は、強誘電体キャパシタの特性劣化の防止及び半導体記憶装置の特性劣化の防止に有用である。
【０１０３】
また、本発明に係る第２の半導体記憶装置及びその製造方法によると、コンタクトプラグを容易に形成できることにより、水素の進入口となるボイドの生成が抑制されるので、第１及び第２の強誘電体キャパシタの特性劣化を防止することができると共に、第２の絶縁膜の表面荒れを防いでアルミ配線の短絡を抑制することができる。また、コンタクトプラグと第１の上層絶縁性水素バリア膜及び第２の上層絶縁性水素バリア膜とのピッチを縮めることができるため、第１の強誘電体キャパシタと第２の強誘電体キャパシタとのピッチを縮めることができるので、強誘電体キャパシタセルの微細化を図ることができる。従って、本発明に係る第２の半導体記憶装置及びその製造方法は、強誘電体キャパシタの特性劣化の防止及び半導体記憶装置の特性劣化の防止に有用である。さらに、半導体記憶装置の集積度の向上を実現する場合に有用である。
【図面の簡単な説明】
【０１０４】
【図１】本発明の第１の実施形態に係る半導体記憶装置の構造を示す断面図である。
【図２】(a)〜(d)は、本発明の第１の実施形態に係る半導体記憶装置の製造方法を示す工程断面図である。
【図３】第１の実施形態に係る半導体記憶装置におけるトランジスタのフラットバンド電圧値の変動を示すグラフである。
【図４】本発明の第２の実施形態に係る半導体記憶装置の構造を示すの断面図である。
【図５】(a)〜(e)は、本発明の第２の実施形態に係る半導体記憶装置の製造方法を示す工程断面図である。
【図６】従来の半導体記憶装置の構造を示す断面図である。
【図７】従来の半導体記憶装置におけるコンタクトプラグの断面が拡大されたイメージ図である。
【図８】従来の半導体記憶装置における基板温度と水素バリア膜のストレスとの関係図である。
【符号の説明】
【０１０５】
１、２１  半導体基板
２、２２  素子分離領域
３、２３  不純物拡散層
４、２４  ゲート電極
５、２５  スイッチングトランジスタ
６、２６  コバルトシリサイド層
７、２７  保護絶縁膜
８、２８  下層絶縁性水素バリア膜
８ａ、２８ａ  第１の下層絶縁性水素バリア膜
８ｂ、２８ｂ  第２の下層絶縁性水素バリア膜
９ａ、２９ａ  第１のコンタクトプラグ
９ｂ、２９ｂ  第２のコンタクトプラグ
１０、３０  導電性水素バリア膜
１０ａ、３０ａ  第１の導電性水素バリア膜
１０ｂ、３０ｂ  第２の導電性水素バリア膜
１１、３１  下層金属膜
１１ａ、３１ａ  第１の下部電極
１１ｂ、３１ｂ  第２の下部電極
１２、３２  強誘電体膜
１２ａ、３２ａ  第１の強誘電体膜
１２ｂ、３２ｂ  第２の強誘電体膜
１３、３３  上層金属膜
１３ａ、３３ａ  第１の上部電極
１３ｂ、３３ｂ  第２の上部電極
１４ａ、３４ａ  第１の強誘電体キャパシタ
１４ｂ、３４ｂ  第２の強誘電体キャパシタ
１５ａ、３５ａ  第１の上層絶縁性水素バリア膜
１５ｂ、３５ｂ  第２の上層絶縁性水素バリア膜
１６  層間絶縁膜
１７ａ、３７ａ  コンタクトホール
１７、３８  第３のコンタクトプラグ
１８、３９  アルミ配線膜
３６  第１の層間絶縁膜
３７  第２の層間絶縁膜
【図１】
2005116895.tif 000004
【図２】
2005116895.tif 000005
【図３】
2005116895.tif 000006
【図４】
2005116895.tif 000007
【図５】
2005116895.tif 000008
【図６】
2005116895.tif 000009
【図７】
2005116895.tif 000010
【図８】
2005116895.tif 000011
【手続補正書】
【提出日】平成16年12月15日(2004.12.15)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板上に形成された第１の絶縁膜の上に、互いに間隔をおいて形成された第１の下層絶縁性水素バリア膜及び第２の下層絶縁性水素バリア膜と、
前記第１の下層絶縁性水素バリア膜上に順次形成された第１の下部電極、第１の強誘電体膜、及び第１の上部電極からなる第１の強誘電体キャパシタと、
前記第２の下層絶縁性水素バリア膜上に順次形成された第２の下部電極、第２の強誘電体膜、及び第２の上部電極からなる第２の強誘電体キャパシタと、
前記第１の強誘電体キャパシタを覆うように形成されており、前記第１の下層絶縁性水素バリア膜と接続する第１の上層絶縁性水素バリア膜と、
前記第２の強誘電体キャパシタを覆い且つ前記第１の上層絶縁性水素バリア膜と間隔をおいて形成されており、前記第２の下層絶縁性水素バリア膜と接続する第２の上層絶縁性水素バリア膜と、
前記第１の上層絶縁性水素バリア膜及び前記第２の上層絶縁性水素バリア膜の上に形成された第２の絶縁膜と、
前記第１の強誘電体キャパシタと前記第２の強誘電体キャパシタとの間において、前記第１の絶縁膜及び前記第２の絶縁膜を貫通し且つ前記第１の上層絶縁性水素バリア膜及び前記第２の上層絶縁性水素バリア膜と接触しないように形成されており、下端が前記基板の上面と接続するコンタクトプラグとを備えることを特徴とする半導体記憶装置。
【請求項２】
前記コンタクトプラグと前記第１の上層絶縁性水素バリア膜及び前記第２の上層絶縁性水素バリア膜との間に第３の絶縁膜をさらに備えることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記コンタクトプラグと、前記第１の下層絶縁性水素バリア膜及び前記第２の下層絶縁性水素バリア膜とは接触しないように形成されていることを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】
前記第１の上層絶縁性水素バリア膜、前記第２の上層絶縁性水素バリア膜、前記第１の下層絶縁性水素バリア膜及び前記第２の下層絶縁性水素バリア膜は、Ａｌ2Ｏ3膜、ＴｉＡｌＯ膜又はＳｉＮ膜よりなることを特徴とする請求項１〜３のうちいずれか１項に記載の半導体記憶装置。
【請求項５】
基板上に形成された第１の絶縁膜の上に、下層絶縁性水素バリア膜、下層金属膜、強誘電体膜及び上層金属膜を順次堆積する工程と、
前記上層金属膜、前記強誘電体膜、前記下層金属膜及び前記下層絶縁性水素バリア膜をパターニングして、互いに間隔をおいて形成された第１の下層絶縁性水素バリア膜及び第２の下層絶縁性水素バリア膜、第１の強誘電体キャパシタ、並びに第２の強誘電体キャパシタを形成する工程と、
前記第１の強誘電体キャパシタを覆うように、前記第１の下層絶縁性水素バリア膜と接続する第１の上層絶縁性水素バリア膜を形成する工程と、
前記第２の強誘電体キャパシタを覆い且つ前記第１の上層絶縁性水素バリア膜と間隔をおいて配置されるように、前記第２の下層絶縁性水素バリア膜と接続する第２の上層絶縁性水素バリア膜を形成する工程と、
前記第１の上層絶縁性水素バリア膜及び前記第２の上層絶縁性水素バリア膜の上に第２の絶縁膜を形成する工程と、
前記第１の強誘電体キャパシタと前記第２の強誘電体キャパシタとの間に、前記第１の絶縁膜及び前記第２の絶縁膜を貫通し且つ前記第１の上層絶縁性水素バリア膜及び前記第２の上層絶縁性水素バリア膜と接触しないようにコンタクトホールを形成する工程と、
前記コンタクトホールに導電膜を埋め込むことにより、下端が前記基板の上面と接続するコンタクトプラグを形成する工程とを備えることを特徴とする半導体記憶装置の製造方法。
【請求項６】
前記コンタクトホールを形成する工程よりも後であって且つ前記コンタクトプラグを形成する工程よりも前に、
前記コンタクトホールの側壁に第３の絶縁膜を形成する工程をさらに備えることを特徴とする請求項５に記載の半導体記憶装置の製造方法。
【請求項７】
前記コンタクトプラグと、前記第１の下層絶縁性水素バリア膜及び前記第２の下層絶縁性水素バリア膜とは接触しないように形成されていることを特徴とする請求項５又は６に記載の半導体記憶装置の製造方法。
【請求項８】
前記第１の上層絶縁性水素バリア膜、前記第２の上層絶縁性水素バリア膜、前記第１の下層絶縁性水素バリア膜及び前記第２の下層絶縁性水素バリア膜は、Ａｌ2Ｏ3膜、ＴｉＡｌＯ膜又はＳｉＮ膜よりなることを特徴とする請求項５〜７のうちいずれか１項に記載の半導体記憶装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００７４
【補正方法】変更
【補正の内容】
【００７４】
（第２の実施形態）
以下で説明する第２の実施形態に係る半導体記憶装置及びその製造方法では、不純物拡散層に到達するコンタクトホールが第１及び第２の上層絶縁性水素バリア膜と接触する点で、不純物拡散層に到達するコンタクトホールが第１及び第２の上層絶縁性水素バリア膜と接触しない第１の実施形態に係る半導体装置及びその製造方法と相違する。また、第２の実施形態に係る半導体記憶装置及びその製造方法では、不純物拡散層とアルミ配線膜とを接続するコンタクトプラグと第１及び第２の上層絶縁性水素バリア膜との間に層間絶縁膜をさらに備えている点で、そのような層間絶縁膜を備えていない点で第１の実施形態に係る半導体装置及びその製造方法と相違している。