(57)【要約】【課題】  チップ面積増加を抑制し、且つ半導体記憶装置の不良解析が容易な半導体集積回路の試験回路及び試験方法を提供する。【解決手段】  同一チップ領域１００に集積化された複数の半導体記憶装置２ａ、２ｂ、２ｃ、・・・・・の試験に用いる試験回路であって、同一チップ領域１００に配置され、メモリアドレス信号ＭＡに基づき、複数の半導体記憶装置２ａ、２ｂ、２ｃ、・・・・・のうちのいずれか１つを選ぶ記憶装置選択回路３と、同一チップ領域１００に配置され、選択された半導体記憶装置のビット線を介して読み出されたデータが入力され、ビット線の物理的配置に対応する順にデータを出力するシフトレジスタ５とを備える。【選択図】      図１
2005203015.tif 000002
【特許請求の範囲】
【請求項１】
同一チップ領域に集積化された複数の半導体記憶装置の試験に用いる試験回路であって、
前記同一チップ領域に配置され、メモリアドレス信号に基づき、前記複数の半導体記憶装置のうちのいずれか１つを選ぶ記憶装置選択回路と、
前記同一チップ領域に配置され、前記選択された半導体記憶装置のビット線を介して読み出されたデータが入力され、前記ビット線の物理的配置に対応する順に前記データを出力するシフトレジスタ
とを備えることを特徴とする半導体集積回路の試験回路。
【請求項２】
前記シフトレジスタは、前記ビット線を介して読み出された前記データが伝搬する複数のデータ線にそれぞれ接続された複数の記憶素子を、前記ビット線の物理的配置に対応する順に直列接続していることを特徴とする請求項１に記載の半導体集積回路の試験回路。
【請求項３】
前記論理アドレス信号の値を、前記ビット線の物理的配置に対応するアドレスに変換するアドレススクランブル回路を更に備えることを特徴とする請求項１又は２に記載の半導体集積回路の試験回路。
【請求項４】
同一チップ領域に集積化された複数の半導体記憶装置を試験する方法であって、
論理アドレス信号に基づき、前記複数の半導体記憶装置のビット線を介してデータを読み出すステップと、
メモリアドレス信号に基づき、前記複数の半導体記憶装置のうちのいずれか１つを選択するステップと、
前記選択された半導体記憶装置から読み出された前記データを、前記ビット線に接続されたデータ線を介して前記同一チップ領域に配置された複数の記憶素子にそれぞれ格納するステップと、
前記複数の記憶素子に格納された前記データを前記ビット線の物理的配置に対応する順に出力するステップ
とを含むことを特徴とする半導体集積回路の試験方法。
【請求項５】
前記論理アドレス信号を前記ビット線の物理的配置に対応するアドレスに変換するステップを更に備えることを特徴とする請求項４に記載の半導体集積回路の試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の試験回路及び試験方法に関する。
【背景技術】
【０００２】
半導体集積回路（ＬＳＩ）等で、特にシステム・オン・チップ（ＳＯＣ）では、１つのチップに多種多様なマクロセルやメガセル等の機能ブロックの設計資産（ＩＰ）が搭載される。ＬＳＩの微細化が進むにつれて、ＬＳＩに搭載されるＩＰの数や種類が増加している。例えば、ロウ本数やカラム本数、ビット幅等が異なる様々なメモリ容量を持つ数百個の半導体記憶装置が１つのＬＳＩに集積される。
【０００３】
ＬＳＩの歩留まりを上げて製造コストを下げるためには、ＬＳＩの試験方法及び不良解析の効率を上げることが必要である。一般に半導体記憶装置の試験に使用されるメモリテスタには、測定可能なビット数に制限がある。そのため、メモリテスタで測定可能なビット数以上のビット幅を有する半導体記憶装置においては、試験回路をＬＳＩ内部に設けることにより、測定するビット数をメモリテスタで測定可能なビット数以下にして試験を行う必要がある。
【０００４】
又、半導体記憶装置にクロック信号を制御する回路を付加することによって、試験で使用する外部クロックピンの数を減らし、同時に試験できる半導体記憶装置を増やして試験時間の短縮を行う方法が提案されている（例えば、特許文献１参照。）。
【０００５】
ＬＳＩ内部に試験回路を設けない方法として、ロジックテスタを使用する方法がある。ロジックテスタから出力される試験結果に対して、アドレス変換及び試験結果出力表示等を行うプログラムを作成して、半導体記憶装置の不良解析を実行する。
【特許文献１】特開平１１−１７６２００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１で提案されたそれぞれの半導体記憶装置に試験回路を付加する方法では、ＬＳＩに配置される半導体記憶装置の数が多くなるとチップ面積が非常に増大する。その結果、半導体ウェハ１枚あたりから取得できるチップ数が減少し、ＬＳＩの製造コストが増大する。
【０００７】
又、試験回路を備えない半導体記憶装置の場合は、ロジックテスタによる試験結果を解析するプログラムが必要である。ビット幅が異なる等の多種類の半導体記憶装置が配置されたＬＳＩの場合には、それぞれの半導体記憶装置に対応した解析プログラムを作成する必要がある。そのため、解析プログラムの作成に時間がかかり、不良解析に要する時間が増大して短期間での歩留まりの向上の障害になる。
【０００８】
上記問題点を鑑み、本発明は、チップ面積増加を抑制し、且つ半導体記憶装置の不良解析が容易な半導体集積回路の試験回路及び試験方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明の第１の特徴は、同一チップ領域に集積化された複数の半導体記憶装置の試験に用いる試験回路であって、（イ）同一チップ領域に配置され、メモリアドレス信号に基づき、複数の半導体記憶装置のうちのいずれか１つを選ぶ記憶装置選択回路と、（ロ）同一チップ領域に配置され、選択された半導体記憶装置のビット線を介して読み出されたデータが入力され、ビット線の物理的配置に対応する順にデータを出力するシフトレジスタとを備える半導体集積回路の試験回路であることを要旨とする。
【００１０】
本発明の第２の特徴は、同一チップ領域に集積化された複数の半導体記憶装置を試験する方法であって、（イ）論理アドレス信号に基づき、複数の半導体記憶装置のビット線を介してデータを読み出すステップと、（ロ）メモリアドレス信号に基づき、複数の半導体記憶装置のうちのいずれか１つを選択するステップと、（ハ）選択された半導体記憶装置から読み出されたデータを、ビット線に接続されたデータ線を介して同一チップ領域に配置された複数の記憶素子にそれぞれ格納するステップと、（ニ）複数の記憶素子に格納されたデータをビット線の物理的配置に対応する順に出力するステップとを含む半導体集積回路の試験方法であることを要旨とする。
【発明の効果】
【００１１】
本発明によれば、チップ面積増加を抑制し、且つ半導体記憶装置の不良解析が容易な半導体集積回路の試験回路及び試験方法を提供することができる。
【発明を実施するための最良の形態】
【００１２】
次に、図面を参照して、本発明の第１乃至第３の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。
【００１３】
また、以下に示す第１乃至第３の実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１４】
（第１の実施の形態）
本発明の第１の実施の形態に係る半導体集積回路の試験回路は、図１に示すように、同一チップ領域１００に集積化された複数の半導体記憶装置２ａ、２ｂ、２ｃ、・・・・・の試験に用いる試験回路であって、同一チップ領域１００に配置され、メモリアドレス信号ＭＡに基づき、複数の半導体記憶装置２ａ、２ｂ、２ｃ、・・・・・のうちのいずれか１つを選ぶ記憶装置選択回路３と、同一チップ領域１００に配置され、選択された半導体記憶装置のビット線を介して読み出されたデータが入力され、ビット線の物理的配置に対応する順にデータを出力するシフトレジスタ５とを備える。
【００１５】
更に、論理アドレスバッファ１が、複数の半導体記憶装置２ａ、２ｂ、２ｃ、・・・・・に接続される。
【００１６】
複数の半導体記憶装置２ａ、２ｂ、２ｃ、・・・・・は、それぞれ図２に示すような論理アドレス信号ＬＡによって選択されるメモリセルがマトリクス状に配置されたメモリセルアレイ１０を備える。
【００１７】
図２に回路構成図の例を示すように、半導体記憶装置２ａは、列方向に配列された複数のビット線ＢＬ1、ＢＬ2、ＢＬ3、・・・・・と、このビット線ＢＬ1、ＢＬ2、ＢＬ3、・・・・・と直交する行方向に配列された複数のワード線ＷＬ1、ＷＬ2、ＷＬ3、・・・・・を有するメモリセルアレイ１０を備える。そして、メモリセルアレイ１０には、ビット線ＢＬ1、ＢＬ2、ＢＬ3、・・・・・のいずれかとワード線ＷＬ1、ＷＬ2、ＷＬ3、・・・・・のいずれかによってそれぞれ制御される、図示を省略するメモリセルが列方向と行方向にマトリクス状に配置される。
【００１８】
更に、半導体記憶装置２ａはビット線駆動回路１１、カラムデコーダ１２、ワード線駆動回路１３、ロウデコーダ１４を備える。ビット線駆動回路１１は、メモリセルアレイ１０のビット線ＢＬ1、ＢＬ2、ＢＬ3、・・・・・に接続される。ワード線駆動回路１３は、メモリセルアレイ１０のワード線ＷＬ1、ＷＬ2、ＷＬ3、・・・・・に接続される。カラムデコーダ１２はビット線駆動回路１１に接続され、ロウデコーダ１４はワード線駆動回路１３に接続される。又、ビット線駆動回路１１は、ビット線ＢＬ1、ＢＬ2、ＢＬ3、・・・・・の電位を検知するためのセンスアンプＳＡ１、ＳＡ２、ＳＡ３、・・・・・を備え、データの書き込みと読み出しがビット線駆動回路１１を介して行われる。ビット線ＢＬ1、ＢＬ2、ＢＬ3、・・・・・を介して読み出されたデータは、それぞれデータ線ａ１、ａ２、ａ３、・・・・・によって伝搬される。
【００１９】
図１に示すように、半導体記憶装置２ａ、２ｂ、２ｃ、は、それぞれデータ線ａ１、ａ２、ａ３、・・・・・、データ線ｂ１、ｂ２、ｂ３、・・・・・、データ線ｃ１、ｃ２、ｃ３、・・・・・、によって、記憶装置選択回路３に接続される。
【００２０】
更に、記憶装置選択回路３はメモリアドレスバッファ４と接続される。又、記憶装置選択回路３は複数のデータ線ｘ１、ｘ２、・・・・・によってシフトレジスタ５と接続される。
【００２１】
シフトレジスタ５は、カスケードに接続された第１の記憶素子５１、第２の記憶素子５２、第３の記憶素子５３、・・・・・を備え、データ線ｘ１、ｘ２、Ｘ３、・・・・・は、それぞれ第１の記憶素子５１、第２の記憶素子５２、第３の記憶素子５３、・・・・・に接続される。第１の記憶素子５１、第２の記憶素子５２、第３の記憶素子５３、・・・・・は、例えばフリップフロップ回路等によって構成される。
【００２２】
図１に示した論理アドレスバッファ１は、半導体記憶装置２ａ、２ｂ、２ｃ、・・・・・にデータを読み出すメモリセルを特定するために論理アドレス信号ＬＡを出力する。
【００２３】
記憶装置選択回路３は、メモリアドレスバッファ４から入力されるメモリアドレス信号ＭＡによって、複数の半導体記憶装置２ａ、２ｂ、２ｃ、・・・・・から１つの半導体記憶装置を選択する。そして、選択した半導体記憶装置から読み出されたデータを、シフトレジスタ５に伝搬する。そのため、記憶装置選択回路３は、例えば図３に示すように第１のマルチプレクサ３１、第２のマルチプレクサ３２、第３のマルチプレクサ３３、・・・・・を備える。半導体記憶装置２ａに接続されたデータ線ａ１、半導体記憶装置２ｂに接続されたデータ線ｂ１、半導体記憶装置２ｃに接続されたデータ線ｃ１が第１のマルチプレクサ３１が接続される。同様に、半導体記憶装置２ａに接続されたデータ線ａ２、半導体記憶装置２ｂに接続されたデータ線ｂ２、半導体記憶装置２ｃに接続されたデータ線ｃ２が第２のマルチプレクサ３２が接続される。更に、半導体記憶装置２ａに接続されたデータ線ａ３、半導体記憶装置２ｂに接続されたデータ線ｂ３、半導体記憶装置２ｃに接続されたデータ線ｃ３が第３のマルチプレクサ３３が接続される。
【００２４】
図２と図３を用いて更に詳しく説明すると、図２に示した半導体記憶装置２ａのメモリセルアレイ１０において、物理的に端部に配置されたビット線ＢＬ1を介して読み出されたデータを伝搬するデータ線ａ１が、第１のマルチプレクサ３１に接続される。更に、列方向に順に配置されたビット線ＢＬ2、ＢＬ3、・・・・・を介して読み出されたデータを伝搬するデータ線ａ２、ａ３、・・・・・が第２のマルチプレクサ３２、第３のマルチプレクサ３３、・・・・・にそれぞれ接続される。
【００２５】
半導体記憶装置２ｂ及び半導体記憶装置２ｃについても同様であり、それぞれのメモリセルアレイにおいて物理的に端部に配置されたビット線を介して読み出されたデータを伝搬するデータ線が第１のマルチプレクサ３１に接続され、列方向に順に配置されたビット線を介して読み出されたデータを伝搬するデータ線が、順に第２のマルチプレクサ３２、第３のマルチプレクサ３３にそれぞれ接続される。ただし、一般的には半導体集積回路装置に含まれる複数の半導体記憶装置２ａ、２ｂ、２ｃ、・・・・・はそれぞれビット幅が異なるなど種々の仕様で設計されるため、記憶装置選択回路３を構成するマルチプレクサのそれぞれの入力数は異なる。
【００２６】
図１に示したメモリアドレスバッファ４から記憶装置選択回路３に入力されるメモリアドレス信号ＭＡによって、記憶装置選択回路３を通過してシフトレジスタ５に出力されるデータが決定される。例えば図３に示す半導体記憶装置２ａが選択された場合は、データ線ａ１、ａ２、ａ３、・・・・・を伝搬したデータが、第１のマルチプレクサ３１、第２のマルチプレクサ３２、第３のマルチプレクサ３３、・・・・・を介して、それぞれデータ線ｘ１、ｘ２、ｘ３、・・・・・に伝搬される。
【００２７】
第１のマルチプレクサ３１、第２のマルチプレクサ３２、第３のマルチプレクサ３３、・・・・・のそれぞれの半導体記憶装置と接続する端子数は、チップ領域１００に集積化される半導体記憶装置２ａ、２ｂ、２ｃ、・・・・・の数と同じになるよう設計する。又、記憶装置選択回路３に備えるマルチプレクサの数を変更することにより、種々のビット幅の半導体記憶措置に対応できる。例えば、半導体記憶装置２ａのビット線の本数がｎ本であれば、半導体記憶装置２ａと記憶装置選択回路３はｎ本のデータ線で接続され、それぞれのデータ線は記憶装置選択回路３内部のｎ個のマルチプレクサにそれぞれ接続される（ｎ：２以上の整数）。したがって、記憶装置選択回路３が有するマルチプレクサの数は、チップ領域１００に集積化される複数の半導体記憶装置２ａ、２ｂ、２ｃ、・・・・・のなかで最もビット幅の大きい半導体記憶装置のビット線の本数以上である。
【００２８】
データ線ｘ１、ｘ２、ｘ３、・・・・・に伝搬されたデータは、シフトレジスタ５に入力され、それぞれ第１の記憶素子５１、第２の記憶素子５２、第３の記憶素子５３、・・・・・に格納される。例えば、記憶装置選択回路３によって半導体記憶装置２ａが選択された場合、図２に示したビット線ＢＬ1 を介して読み出されたデータが、図１に示したデータ線ａ１及びデータ線ｘ１を伝搬して第１の記憶素子５１に格納される。同様に、ビット線ＢＬ2、ビット線ＢＬ3、・・・・・を介して読み出されたデータが第２の記憶素子５２、第３の記憶素子５３、・・・・・に格納される。
【００２９】
したがって、第１の記憶素子５１、第２の記憶素子５２、第３の記憶素子５３、・・・・・には、複数の半導体記憶装置２ａ、２ｂ、２ｃ、・・・・・の中から選択された１つの半導体記憶装置から読み出されたデータが、ビット線の物理的配置に対応する順にそれぞれ格納される。又、シフトレジスタ５は、図示を省略するクロック回路によって発生されるクロック信号に同期して、第１の記憶素子５１、第２の記憶素子５２、第３の記憶素子５３、・・・・・に格納されたデータを順次シフトして出力する。即ち、シフトレジスタ５は、半導体記憶装置２ａ、２ｂ、２ｃ、・・・・・のビット線の配置に対応する順に、それぞれのビット線を介して読み出されたデータを出力する。
【００３０】
図１に示した試験回路を用いた半導体集積回路の試験方法の例を、図４のフローチャートを用いて説明する。以下においては、説明を分かりやすくするために、図１の半導体記憶装置２ａが記憶装置選択回路３によって選択される場合を、例示的に説明する。
【００３１】
（イ）先ず、図４のステップＳ１０１において、論理アドレス信号ＬＡに基づき、チップ領域１００に集積化された半導体記憶装置２ａ、２ｂ、２ｃ、・・・・・のビット線からそれぞれ、データの読み出しを行う。即ち、図１に示した論理アドレスバッファ１からの論理アドレス信号ＬＡが図２に示した半導体記憶装置２ａ、２ｂ、２ｃ、・・・・・のそれぞれのロウデコーダ１４を介してワード線駆動回路１３に入力され、データを読み出すメモリセルのワード線を選択する。選択されたワード線につながるすべてのメモリセルが活性化し、そのメモリセルに格納されたデータはそれぞれのビット線に現れ、ビット線駆動回路１１のセンスアンプＳＡ１、ＳＡ２、ＳＡ３、・・・・・によって電位を検知することによって読み出される。
【００３２】
（ロ）ステップＳ１０２において、メモリアドレスバッファ４からメモリアドレス信号ＭＡが記憶装置選択回路３に入力され、記憶装置選択回路３は複数の半導体記憶装置２ａ、２ｂ、２ｃ、・・・・・の中から例えば半導体記憶装置２ａを選択したとする。
【００３３】
（ハ）ステップＳ１０３において、ステップＳ１０２で選択された半導体記憶装置２ａのそれぞれのビット線を介して読み出されたデータは、ビット線に対応するデータ線ａ１、ａ２、ａ３、・・・・・及びデータ線ｘ１、ｘ２、・・・・・によって伝搬されてシフトレジスタ５に入力され、それぞれ第１の記憶素子５１、第２の記憶素子５２、第３の記憶素子５３、・・・・・に格納される。
【００３４】
（ニ）ステップＳ１０４において、シフトレジスタ５の第１の記憶素子５１、第２の記憶素子５２、第３の記憶素子５３、・・・・・に格納されたデータが、順次シフトして出力される。
【００３５】
シフトレジスタ５から出力されたデータについて、例えばメモリテスタにより期待値と比較され、良／不良の判定が実行される。
【００３６】
図４を用いた説明においては、半導体記憶装置２ａを構成するメモリセルアレイ１０のビット線ＢＬ1、ＢＬ2、ＢＬ3、・・・・・から読み出されたデータがビット線ＢＬ1、ＢＬ2、ＢＬ3、・・・・・の物理的配置に対応する順に第１の記憶素子５１、第２の記憶素子５２、第３の記憶素子５３、・・・・・に格納される例を説明した。他の半導体記憶装置２ｂ、２ｃ、・・・・・も記憶装置選択回路３によって順に選択され、同様に試験される。
【００３７】
図１に示す試験回路によれば、複数の半導体記憶装置２ａ、２ｂ、２ｃ、・・・・・の中から１つの半導体記憶装置を記憶装置選択回路３によって選択し、複数の半導体記憶装置２ａ、２ｂ、２ｃ、・・・・・に共通のシフトレジスタ５を用いて試験を行うことができる。そのため、複数の半導体記憶装置２ａ、２ｂ、２ｃ、・・・・・のそれぞれに試験用回路を付加する場合に比べて必要な回路数が少なく、全体としてのチップ面積を小さくできる。
【００３８】
更に、図１に示す試験回路によれば、半導体記憶装置のビット線の物理的配置に対応する順にデータが出力されるため、不良個所の物理的な位置を特定して不良解析を行うことが容易である。そのため、不良解析に要する時間を短縮することができる。又、出力される試験結果が１ビットに集約されるため、メモリテスタを使用することが可能である。
【００３９】
（第２の実施の形態）
本発明の第２の実施の形態に係わる半導体集積回路の試験回路は、図５に示すように、半導体記憶装置２ｄと記憶装置選択回路３の間に接続されたデータスクランブル回路６を更に備えることが図１と違う点である。その他の構成については、図１に示す第１の実施の形態と同様である。
【００４０】
一般的に、半導体記憶装置のメモリセルのビット線の物理的な配置と、半導体記憶装置に接続されたデータ線の物理的配置は対応するよう設計され、半導体記憶装置のビット線と、半導体装記憶装置に接続されたデータ線の配置される順番は対応している。したがって、論理アドレス信号ＬＡを入力して半導体記憶装置から読み出したデータは、論理アドレス信号ＬＡの値で示される位置と物理的配置が対応したデータ線に伝搬される。しかし、半導体記憶装置内部の配線や回路構成等の関係で、半導体記憶装置のビット線の物理的配置が半導体記憶装置に接続されたデータ線の配置と対応しない場合がある。
【００４１】
例えば図６（ａ）に示すデータ線ｙ１〜ｙ４が接続された半導体記憶装置２ｄは、論理アドレス信号ＬＡ「１」が入力された場合に、図６(ｂ)に示すように、論理アドレス信号ＬＡの値で示される位置と物理的配置が対応するデータ線ｙ１ではなく、データ線ｙ４に半導体記憶装置２ｄから読み出したデータが伝搬される。このため、共通の試験回路を使用するために、論理アドレス信号ＬＡの値で示される位置とデータ線の物理的配置を対応させる必要がある。
【００４２】
図５において、半導体記憶装置２ｄに接続されたデータ線ｙ１、ｙ２、ｙ３、・・・・・を伝搬するデータは、データスクランブル回路６によって、それぞれのデータを読み出す論理アドレス信号ＬＡの値で示される位置と、物理的配置が対応するデータ線ｄ１、ｄ２、ｄ３、・・・・・を伝搬するようにデータ線が変換される。
【００４３】
図６を用いて具体的に説明すると、論理アドレス信号ＬＡが「１」の場合、データ線ｙ４に読み出したデータが伝搬される。データスクランブル回路６に入力されたデータは、データスクランブル回路６によってデータ線の変換が行われる。そして、論理アドレス信号ＬＡ「１」が入力されて読み出されたデータは、データ線ｄ１に伝搬される。同様に、論理アドレス信号ＬＡが「４」の場合に読み出されたデータは、データ線ｙ１を伝搬してデータスクランブル回路６に入力され、データ線ｄ４に伝搬される。論理アドレス信号ＬＡが「２」、「３」の場合には、読み出されたデータは、それぞれデータ線ｙ２とデータ線ｄ２、データ線ｙ３とデータ線ｄ３に伝搬される。
【００４４】
図５では、半導体記憶装置２ｄにデータスクランブル回路６を接続する例を示しているが、必要に応じて半導体記憶装置２ａ、半導体記憶装置２ｂ等の他の半導体記憶装置にデータスクランブル回路６を接続してもよいのは勿論である。
【００４５】
図５に示した試験回路を用いた半導体記憶装置の試験方法の例を、図７を用いて説明する。
【００４６】
（イ）先ず、図７のステップＳ２０１において、図４のステップＳ１０１で説明した方法と同様に、論理アドレス信号ＬＡに基づき、図５に示す複数の半導体記憶装置２ａ、２ｂ、２ｄ、・・・・・のそれぞれのビット線を介してデータの読み出しを行う。
【００４７】
（ロ）次に、ステップＳ２０２において、半導体記憶装置２ｄから読み出したデータがデータ線ｙ１、ｙ２、ｙ３、・・・・・を伝搬してデータスクランブル回路６に入力される。データスクランブル回路６によってデータ線の変換が行われ、半導体記憶装置２ｄから読み出したデータは、それぞれのデータを読み出す論理アドレス信号ＬＡの値で示される位置と対応するデータ線ｄ１、ｄ２、ｄ３、・・・・・を伝搬して記憶装置選択回路３に入力される。
【００４８】
データスクランブル回路６によって変換されたデータ線の物理的配置は、論理アドレス信号ＬＡの値で示される位置、即ち半導体記憶装置２ｄのメモリセルの物理的配置に対応しており、変換されたデータ線を伝搬するデータは、他の半導体記憶装置から読み出したデータと同様に扱うことができる。したがって、他は第１の実施の形態と実質的に同様であり、重複した記載を省略する。
【００４９】
本発明の第２の実施の形態に係わる半導体集積回路の試験回路によれば、半導体記憶装置のビット線の物理的配置が半導体記憶装置に接続されたデータ線の配置と対応しない場合においても、データスクランブル回路６によってデータ線を変換することにより、複数の半導体記憶装置２ａ、２ｂ、２ｃ、・・・・・に共通の記憶装置選択回路３、シフトレジスタ５を用いて試験を行うことができる。
【００５０】
（第３の実施の形態）
本発明の第３の実施の形態に係わる半導体集積回路の試験回路は、図８に示すように、論理アドレスバッファ１と半導体記憶装置２ｅの間に接続されたアドレススクランブル回路７を更に備えることが図１と違う点である。その他の構成については、図１に示す第１の実施の形態と同様である。
【００５１】
半導体記憶装置において、半導体集積回路のデコーダ構成等の関係で、半導体記憶装置の試験を行う時に外部のパターン発生器で発生する論理アドレス信号ＬＡを与えても、半導体記憶装置のメモリセルの物理的配置が論理アドレス信号ＬＡの値で示される位置と対応しない場合がある。
【００５２】
例えば図９(ａ)に示すビット線ＢＬ1、ＢＬ2、ＢＬ3、ＢＬ4を備えるメモリセルアレイ２０においては、論理アドレス信号ＬＡを「１」を入力した場合に、一般的には他の半導体記憶装置ではビット線ＢＬ１が選択されるのに対して、図９(ｂ)に示すようにＢＬ4が選択される。このため、共通の試験回路を使用するために、論理アドレス信号ＬＡの値で示される位置とビット線の物理的配置を対応させる必要がある。
【００５３】
図８において、半導体記憶装置２ｅは、例えば図９に示したようなビット線の物理的配置が論理アドレス信号ＬＡの値で示される位置と対応しない半導体記憶装置である。論理アドレスバッファ１から出力される半導体記憶装置のビット線を選択する論理アドレス信号ＬＡは、アドレススクランブル回路７によって、ビット線の物理的配置に対応する値を示すアドレス信号（以下において「物理アドレス信号ＰＡ」という。）に変換した後、半導体記憶装置２ｅに入力される。
【００５４】
図９を用いて具体的に説明すると、論理アドレス信号ＬＡが「１」の場合、物理アドレス信号ＰＡ「４」に変換されて半導体記憶装置２ｅに入力される。そのため、実際にはビット線ＢＬ1からデータが読み出される。論理アドレス信号ＬＡが「４」の場合、物理アドレス信号ＰＡ「１」に変換されて半導体記憶装置２ｅに入力され、ビット線ＢＬ4からデータが読み出される。論理アドレス信号ＬＡが「２」、「３」の場合にはアドレスは変換されない。
【００５５】
図８では、半導体記憶装置２ｅにアドレススクランブル回路７を接続する例を示しているが、必要に応じて半導体記憶装置２ａ、半導体記憶装置２ｂ等の他の半導体記憶装置にアドレススクランブル回路７を接続してもよいのは勿論である。
【００５６】
図８に示した試験回路を用いた半導体記憶装置の試験方法の例を、図１０を用いて説明する。
【００５７】
（イ）先ず、図１０のステップＳ３０１において、図８に示した論理アドレスバッファ１から入力された論理アドレス信号ＬＡが、アドレススクランブル回路７によって物理アドレス信号ＰＡに変換される。物理アドレス信号ＰＡは半導体記憶装置２ｅに入力される。アドレススクランブル回路７が接続されていない半導体記憶装置には、論理アドレス信号ＬＡが入力される。
【００５８】
（ロ）次に、ステップＳ３０２において、図４のステップＳ１０１で説明した方法と同様に、論理アドレス信号ＬＡ又は物理アドレス信号ＰＡに基づき、複数の半導体記憶装置２ａ、２ｂ、２ｅ、・・・・・のそれぞれのビット線を介してデータの読み出しを行う。
【００５９】
アドレススクランブル回路７によって変換された物理アドレス信号ＰＡにより半導体記憶装置２ｅから読み出されるデータは、論理アドレス信号ＬＡの値で示される位置とビット線の物理的配置が対応しており、他の半導体記憶装置から読み出したデータと同様に扱うことができる。したがって、他は第１の実施の形態と実質的に同様であり、重複した記載を省略する。
【００６０】
本発明の第３の実施の形態に係わる半導体集積回路の試験回路によれば、メモリセルの物理的配置が論理アドレス信号ＬＡの値で示される位置と対応しない半導体記憶装置の場合においても、アドレススクランブル回路７によって物理アドレス信号ＰＡに変換することにより、複数の半導体記憶装置２ａ、２ｂ、２ｃ、・・・・・に共通の記憶装置選択回路３、シフトレジスタ５を用いて試験を行うことができる。
【００６１】
（その他の実施の形態）
上記のように、本発明は第１乃至第３の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００６２】
既に述べた第１乃至第３の実施の形態の説明においては試験回路が１つであったが、半導体集積回路装置に配置された半導体記憶装置が多い場合等には、複数の試験回路及び出力端子を配置して、並行して試験を行うことにより試験時間を短縮することができる。
【００６３】
又、半導体集積回路においてシステム全体の高速化・効率化を図るために、演算処理装置の一部として比較的容量の小さな高速の記憶バッファ装置が、キャッシュ目的で設けられる場合がある。本発明では、この記憶バッファ装置の不良調査を行うことも可能である。
【００６４】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【００６５】
【図１】本発明の第１の実施の形態に係る半導体集積回路の試験回路を示す模式的な回路構成図である。
【図２】本発明の第１の実施の形態に係る半導体記憶装置を示す模式的な回路構成図である。
【図３】本発明の第１の実施の形態に係る半導体集積回路の試験回路の記憶装置選択回路を示す模式的な回路構成図である。
【図４】本発明の第１の実施の形態に係る半導体集積回路の試験方法を説明するフローチャートである。
【図５】本発明の第２の実施の形態に係る半導体集積回路の試験回路を示す模式的な回路構成図である。
【図６】本発明の第２の実施の形態に係る半導体集積回路の試験回路のデータスクランブル回路を説明するための図で、図６(ａ)は半導体記憶装置とデータスクランブル回路を示す模式的な回路構成図で、図６(ｂ)は論理アドレス信号と読み出したデータが伝搬するデータ線の関係を示す表である。
【図７】本発明の第２の実施の形態に係る半導体集積回路の試験方法を説明するフローチャートである。
【図８】本発明の第３の実施の形態に係る半導体集積回路の試験回路を示す模式的な回路構成図である。
【図９】ビット線の物理的配置が論理アドレス信号の値で示される位置と対応しない半導体記憶装置の例を説明するための図で、図９(ａ)はメモリセルアレイの一部を示す模式的な回路構成図で、図９(ｂ)は論理アドレス信号と選択されるビット線を示す表である。
【図１０】本発明の第３の実施の形態に係る半導体集積回路の試験方法を説明するフローチャートである。
【符号の説明】
【００６６】
１…論理アドレスバッファ
２ａ、２ｂ、２ｃ、２ｄ、２ｅ、…半導体記憶装置
３…記憶装置選択回路
４…メモリアドレスバッファ
５…シフトレジスタ
６…データスクランブル回路
７…アドレススクランブル回路
１０、２０…メモリセルアレイ
１１…ビット線駆動回路
１２…カラムデコーダ
１３…ワード線駆動回路
１４…ロウデコーダ
３１…第１のマルチプレクサ
３２…第２のマルチプレクサ
３３…第３のマルチプレクサ
５１…第１の記憶素子
５２…第２の記憶素子
５３…第３の記憶素子
１００…チップ領域
ＬＡ…論理アドレス信号
ＭＡ…メモリアドレス信号
ＰＡ…物理アドレス信号
ＳＡ１、ＳＡ２、ＳＡ３、…センスアンプ
ａ１、ａ２、ａ３、…データ線
ｂ１、ｂ２、ｂ３、…データ線
ｃ１、ｃ２、ｃ３、…データ線
ｄ１、ｄ２、ｄ３、…データ線
ｘ１、ｘ２、ｘ３、…データ線
ｙ１、ｙ２、ｙ３、…データ線
【図１】
2005203015.tif 000003
【図２】
2005203015.tif 000004
【図３】
2005203015.tif 000005
【図４】
2005203015.tif 000006
【図５】
2005203015.tif 000007
【図６】
2005203015.tif 000008
【図７】
2005203015.tif 000009
【図８】
2005203015.tif 000010
【図９】
2005203015.tif 000011
【図１０】
2005203015.tif 000012