(57)【要約】  【課題】  そのＤ／Ａ変換部を改良することにより、消費電力を低減したデジタルビデオエンコーダを提供する。  【解決手段】  エンコーダ部１で生成されたデジタルの輝度信号ＹD、クロマ信号ＣD、コンポジット信号ＶDをそれぞれアナログの輝度信号ＹA、クロマ信号ＣA、コンポジット信号ＶAにそれぞれ変換する、Ｄ／Ａ変換部２内のＤ／Ａ変換器２１Ｙ、２１Ｕ、２１Ｖを、入力するデジタル信号に応じて定電流源をＯＮ／ＯＦＦ制御して電流出力を行う構成とする。  【選択図】      図１
2005287063.tif 000002
【特許請求の範囲】
【請求項１】
ｎ桁（ｎは自然数）となるデジタル信号が入力されるとともに、当該入力されるデジタル信号をアナログ信号に変換するＤ／Ａ変換器において、
一端に第１直流電圧が印加される基準電流用定電流源と、
第１電極に第１直流電圧と電圧値の異なる第２直流電圧が印加されるとともに、第２電極が前記基準電流用定電流源の他端に接続され、前記第２電極と制御電極とが電気的に接続されてダイオード接続を構成する基準電流用ＭＯＳ型ＦＥＴと、
前記基準電流用ＭＯＳ型ＦＥＴの前記制御電極及び前記第２電極の接続点に各制御電極が接続されるとともに、各第１電極に前記第２直流電圧が印加される前記基準電流用ＭＯＳ型ＦＥＴと同一極性のｍ個（ｍは自然数）の第１〜第ｍ定電流用ＭＯＳ型ＦＥＴと、
一端に前記第１直流電圧が印加されるとともに、他端が前記基準電流用ＭＯＳ型ＦＥＴの制御電極及び第２電極、並びに前記第１〜第ｍ定電流用ＭＯＳ型ＦＥＴの各制御電極の接続点に接続されるコンデンサと、
前記第１〜第ｍ定電流用ＭＯＳ型ＦＥＴの各第２電極に各第１電極が接続されるとともに、各第２電極が電気的に接続される前記基準電流用ＭＯＳ型ＦＥＴと同一極性の第１〜第ｍのスイッチ用ＭＯＳ型ＦＥＴと、
前記第１〜第ｍスイッチ用ＭＯＳ型ＦＥＴの各第２電極の接続点に接続される出力端子とを備え、
前記第１〜第ｍ定電流用ＭＯＳ型ＦＥＴにおいて、第ｋ（ｋはｍ以下の自然数）定電流用ＭＯＳ型ＦＥＴに流れる電流値を、前記基準電流用ＭＯＳ型ＦＥＴを流れる電流値の２ｋ−１倍とするとともに、
前記デジタル信号の第ｋ桁目の信号を、前記第１〜第ｍスイッチ用ＭＯＳ型ＦＥＴの内の第ｋスイッチ用ＭＯＳ型ＦＥＴの制御電極より入力することを全ての桁について行うことを特徴とするＤ／Ａ変換器。
【請求項２】
前記出力端子に一端が接続されるとともに、他端に前記第１直流電圧が印加される抵抗を備えることを特徴とする請求項１に記載のＤ／Ａ変換器。
【請求項３】
第１電極に前記第１直流電圧が印加されるとともに、第２電極が前記第１〜第ｍのスイッチ用ＭＯＳ型ＦＥＴの各第２電極の接続点に接続される前記基準電流用ＭＯＳ型ＦＥＴと同一極性の第１カレントミラー用ＭＯＳ型ＦＥＴと、
第１電極が前記第１カレントミラー用ＭＯＳ型ＦＥＴの第１電極に接続されるとともに、制御電極が前記第１カレントミラー用ＭＯＳ型ＦＥＴの制御電極に接続される前記基準電流用ＭＯＳ型ＦＥＴと同一極性の第２カレントミラー用ＭＯＳ型ＦＥＴとを備え、
前記第１カレントミラー用ＭＯＳ型ＦＥＴの制御電極と第２電極とが電気的に接続され、
前記第２カレントミラー用ＭＯＳ型ＦＥＴの第２電極が前記出力端子に接続されることを特徴とする請求項１に記載のＤ／Ａ変換器。
【請求項４】
前記出力端子に一端が接続されるとともに、他端に前記第２直流電圧が印加される抵抗を備えることを特徴とする請求項３に記載のＤ／Ａ変換器。
【請求項５】
前記第１〜第ｍスイッチ用ＭＯＳ型ＦＥＴの各制御電極に接続される第１〜第ｍのインバータを備え、
前記基準電流用ＭＯＳ型ＦＥＴがｐチャネルＭＯＳ型ＦＥＴであり、
前記桁毎に分割されたデジタル信号の第ｋ桁目（ｋはｍ以下の自然数）の信号が、前記第１〜第ｍのインバータの内の第ｋインバータを介して、前記第ｋスイッチ用ＭＯＳ型ＦＥＴの制御電極に入力されることを特徴とする請求項１〜請求項４に記載のＤ／Ａ変換器。
【請求項６】
前記基準電流用ＭＯＳ型ＦＥＴがｎチャネルＭＯＳ型ＦＥＴであることを特徴とする請求項１〜請求項４に記載のＤ／Ａ変換器。
【請求項７】
デジタルの原色信号からデジタルのテレビジョン信号を生成するエンコーダ部と、前記デジタルのテレビジョン信号をアナログ信号に変換するＤ／Ａ変換部とを有し、デジタル信号処理を行うことによりテレビジョン信号を生成するデジタルビデオエンコーダにおいて、
前記Ｄ／Ａ変換部を、請求項１〜６のいずれかに記載のＤ／Ａ変換器によって構成することを特徴とするデジタルビデオエンコーダ。
【請求項８】
前記エンコーダ部が輝度信号、クロマ信号、及び、コンポジット信号の３つの信号を生成し、
前記Ｄ／Ａ変換部が前記輝度信号、クロマ信号、コンポジット信号のそれぞれをデジタル信号からアナログ信号に変換する３つのＤ／Ａ変換器で構成されており、
前記３つのＤ／Ａ変換器のうち所定のものを非動作状態とするモードへ外部入力に応じて切り換えるスイッチ回路を有することを特徴とする請求項７に記載のデジタルビデオエンコーダ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタルの原色信号からアナログのテレビジョン信号を生成するビデオエンコーダに関し、特に、デジタル信号処理によりデジタルのテレビジョン信号を生成し、この生成されたデジタルのテレビジョン信号をアナログ信号に変換するデジタルビデオエンコーダに関するものである。
【背景技術】
【０００２】
デジタルビデオエンコーダのブロック図を図６に示す。同図において、エンコーダ部１はデジタルの原色信号Ｒ、Ｇ、Ｂからデジタルのテレビジョン信号（この例では、輝度信号ＹD、クロマ信号（搬送色信号）ＣD、及び、コンポジット信号ＶDの３つの信号）を生成する。Ｄ／Ａ変換部２はエンコーダ部１で生成された輝度信号ＹD、クロマ信号ＣD、コンポジット信号ＶDをそれぞれアナログの輝度信号ＹA、クロマ信号ＣA、コンポジット信号ＶAに変換して出力する。
【０００３】
Ｄ／Ａ変換部２は３つのＤ／Ａ変換器からなっており、それぞれデジタルの輝度信号ＹD、クロマ信号ＣD、コンポジット信号ＶD（それぞれ８ビットとする）をアナログの輝度信号ＹA、クロマ信号ＣA、コンポジット信号ＶAに変換する。
【０００４】
従来のデジタルビデオエンコーダにおいてＤ／Ａ変換部２が有する３つのＤ／Ａ変換器の構成を図７に示す。同図において、ＩＮ7、ＩＮ6、…、ＩＮ0は入力端子、ＯＵＴは出力端子、Ｈは反転回路、ＣＣ70、ＣＣ60、…、ＣＣ00は定電流源、Ｔ71、Ｔ72、Ｔ61、Ｔ62、…、Ｔ01、Ｔ02はｐチャネルのＭＯＳ型ＦＥＴ（絶縁ゲート型の電界効果トランジスタ）である。
【０００５】
接続関係について説明する。入力端子ＩＮ7、ＩＮ6、…、ＩＮ0は、それぞれトランジスタＴ71、Ｔ61、…、Ｔ01のゲートに反転回路Ｈを介して接続されているとともに、それぞれトランジスタＴ72、Ｔ62、…、Ｔ02のゲートに接続されている。定電流源ＣＣ70、ＣＣ60、…、ＣＣ00の電流流入側はそれぞれ電源ラインＬに接続されており、一方、その電流流出側はそれぞれトランジスタＴ71、Ｔ61、…、Ｔ01のドレイン−ソース間を介して出力端子ＯＵＴに共通に接続されているとともに、それぞれトランジスタＴ72、Ｔ62、…、Ｔ02のドレイン−ソース間を介して接地されている。
【０００６】
以上の構成により、トランジスタＴK1（Ｋ＝７、６、…、０、以下同じ）とトランジスタＴK2との各ペアは、入力端子ＩＮ7、ＩＮ6、…、ＩＮ0に入力されるデジタルのテレビジョン信号（輝度信号ＹD、クロマ信号ＣD、あるいは、コンポジット信号ＶD）に応じて、トランジスタＴK1がＯＮ、トランジスタＴK2がＯＦＦとなるものと、トランジスタＴK1がＯＦＦ、トランジスタＴK2がＯＮとなるものとに分かれるので、定電流源ＣＣK0の出力電流に重みづけをしておけば、すなわち、入力端子ＩＮKに入力されるデジタル信号のビット位に応じて定電流源ＣＣK0に流れる電流を適切に設定しておけば、デジタルのテレビジョン信号に応じた電流が出力端子ＯＵＴに流れ込む。尚、出力端子ＯＵＴから流出する電流は外付けの抵抗Ｒによって電圧に変換されて次段の回路に供給される。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ここで、通常、Ｄ／Ａ変換部２は負荷トータル３７．５Ωで振幅１．２５Ｖに対応するように設計される。すなわち、Ｄ／Ａ変換部２を構成する１つのＤ／Ａ変換器あたり１．２５／３７．５≒３３．３ｍＡの電流が必要となってくる。そして、上記Ｄ／Ａ変換器では、各定電流源から流出する電流を外部に流すか内部に流すかを切り換えており、全ての定電流源が常にＯＮであって、３３．３ｍＡの電流が常時流れ続けている。その結果、従来のデジタルビデオエンコーダでは、Ｄ／Ａ変換部２だけで３３．３×３≒１００ｍＡもの電流を絶えず消費していたのである。このため、デジタルビデオエンコーダを携帯型の機器に使用する場合は、携帯型の機器では低消費電力が要求されることから、非常に大きな問題となっていた。
【０００８】
そこで、本発明は、そのＤ／Ａ変換部を改良することにより、消費電力を低減したデジタルビデオエンコーダを提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記の目的を達成するため、本発明のデジタルビデオエンコーダでは、デジタルの原色信号からデジタルのテレビジョン信号を生成するエンコーダ部と、前記デジタルのテレビジョン信号をアナログ信号に変換するＤ／Ａ変換部とを有し、デジタル信号処理を行うことによりテレビジョン信号を生成するデジタルビデオエンコーダにおいて、前記Ｄ／Ａ変換部が入力するデジタル信号に応じて定電流源をＯＮ／ＯＦＦ制御して電流出力を行うＤ／Ａ変換器を有している。
【００１０】
このようなＤ／Ａ変換器の具体例としては、定電流源をスイッチング素子を介して出力端子にのみ接続し、入力するデジタル信号に応じて前記スイッチング素子をＯＮ／ＯＦＦ制御する構成が考えられる。
【００１１】
以上の構成により、大きな電流が常時流れ続けることはなくなる。また、トランジスタの数が減少するなどして回路構成が簡略化される。
【００１２】
また、前記エンコーダ部が輝度信号、クロマ信号、及び、コンポジット信号の３つの信号を生成し、前記Ｄ／Ａ変換部が前記輝度信号、クロマ信号、コンポジット信号のそれぞれをデジタル信号からアナログ信号に変換する３つのＤ／Ａ変換器を有する場合、前記３つのＤ／Ａ変換器のうち所定のものを非動作状態とするモードへ外部入力に応じて切り換えるスイッチ回路を設けてもよい。
【００１３】
以上の構成により、あるモードでは、Ｄ／Ａ変換部において非動作状態となっている、すなわち、電力を消費していないＤ／Ａ変換器が存在するので、消費電力の低減に大きく貢献することになる。
【発明の効果】
【００１４】
本発明のデジタルビデオエンコーダによれば、Ｄ／Ａ変換部において大電流が常時流れ続けることはなくなり、消費電力が大幅に低減される。また、Ｄ／Ａ変換部において回路構成が簡略化されるので、チップサイズが縮小されるとともに、コストダウンが実現される。
【００１５】
また、本発明のデジタルビデオエンコーダによれば、エンコーダ部と比較すると消費電力の大きなＤ／Ａ変換器が非動作状態となっているモードが存在するので、消費電力をより一層大幅に低減することができる。
【００１６】
したがって、本発明のデジタルビデオエンコーダは携帯型の機器に使用する場合に非常に有効なものである。
【発明を実施するための最良の形態】
【００１７】
以下に、本発明の実施形態を図面を参照しながら説明する。図１は本発明の第１実施形態であるデジタルビデオエンコーダの回路ブロック図である。まず、エンコーダ部１について説明する。１１は当該デジタルビデオエンコーダに入力されるデジタルの３つの原色信号Ｒ、Ｇ、Ｂに基づいてデジタルの輝度信号ＹD、及び、Ｒ−Ｙ信号（Ｖ信号）、Ｂ−Ｙ信号（Ｕ信号）を形成する輝度信号及び色差信号形成回路である。１２は外部入力される、あるいは、内部で生成する水平・垂直同期信号などの各種同期信号からなる複合同期信号ＳＹＮＣを、輝度信号及び色差信号形成回路１１が出力する輝度信号ＹDに加算する加算器である。
【００１８】
１４は輝度信号及び色差信号形成回路１１が出力するＲ−Ｙ信号、Ｂ−Ｙ信号に基づいて、外部入力される、あるいは、内部で生成するカラーキャリア（色副搬送波）ＳＣを変調して出力する変調回路である。尚、カラーキャリアＳＣの周波数ｆSCは、ＮＴＳＣ方式ではｆSC≒３．５８ＭＨｚ、ＰＡＬ方式ではｆSC≒４．４３ＭＨｚである。
【００１９】
１５は変調回路１４から出力される信号のカラーバースト位置にカラーバースト信号としてカラーキャリアＳＣを挿入して、デジタルのクロマ信号ＣDを形成する加算器である。１６は加算器１３が出力する輝度信号ＹDとクロマ信号ＣDを加算してデジタルのコンポジット信号ＶDを形成する加算器である。
【００２０】
次に、Ｄ／Ａ変換部２について説明する。Ｄ／Ａ変換部２は３つのＤ／Ａ変換器２１Ｙ、２１Ｃ、２１Ｖからなっており、それぞれ入力されるデジタルの輝度信号ＹD、クロマ信号ＣD、コンポジット信号ＶDをアナログの輝度信号ＹA、クロマ信号ＣA、コンポジット信号ＶAに変換する。
【００２１】
Ｄ／Ａ変換器２１Ｙ、２１Ｃ、２１Ｖの構成を図２に示す。同図において、Ｔ、Ｔ7、Ｔ6、…、Ｔ0、及び、ＴC7、ＴC6、…、ＴC0はｐチャネルのＭＯＳ型ＦＥＴ、ＣＣは定電流源、Ｃはコンデンサ、Ｈは反転回路である。
【００２２】
接続関係について説明すると、トランジスタＴはゲートとドレインとが接続されてダイオード接続となっているとともに、トランジスタＴとトランジスタＴ7、Ｔ6、…、Ｔ0のそれぞれとのゲート同士が接続されている。トランジスタＴのドレインは定電流源ＣＣの電流流入側に接続されており、定電流源ＣＣの電流流出側は接地されている。トランジスタＴ及びトランジスタＴ7、Ｔ6、…、Ｔ0のソースは電源ラインＬに接続されている。すなわち、トランジスタＴとトランジスタＴ7、Ｔ6、…、Ｔ0のそれぞれとで定電流源ＣＣ7、ＣＣ6、…、ＣＣ0を形成している。
【００２３】
そして、定電流源ＣＣ7、ＣＣ6、ＣＣ5、ＣＣ4、ＣＣ3、ＣＣ2、ＣＣ1、ＣＣ0に流れる電流がそれぞれ定電流源ＣＣに流れる基準電流の１２８倍、６４倍、３２倍、１６倍、８倍、４倍、２倍、１倍となるように、トランジスタＴ及びトランジスタＴ7、Ｔ6、…、Ｔ0の特性が設定されている。また、定電流源ＣＣ7、ＣＣ6、…、ＣＣ0を構成するトランジスタＴとトランジスタＴ7、Ｔ6、…、Ｔ0のそれぞれとのゲート同士の接続点は端子Ｎに接続されており、端子ＮはコンデンサＣを介して接地される。
【００２４】
定電流源ＣＣ7、ＣＣ6、…、ＣＣ0の電流流出側、すなわち、トランジスタＴ7、Ｔ6、…、Ｔ0のドレインはそれぞれトランジスタＴC7、ＴC6、…、ＴC0のドレイン−ソース間を介して出力端子ＯＵＴにのみ共通に接続されている。入力端子ＩＮ7、ＩＮ6、…、ＩＮ0は反転回路Ｈを介してそれぞれトランジスタＴC7、ＴC6、…、ＴC0のゲートに接続されている。
【００２５】
尚、本実施形態では、入力端子ＩＮ7、ＩＮ6、…、ＩＮ0に入力されるデジタル信号のハイレベルは５．０Ｖ、ローレベルは０Ｖとなっており、また、反転回路Ｈのハイレベル出力は５．０Ｖ、ローレベル出力は３．０Ｖとなっている。そして、トランジスタＴC7、ＴC6、…、ＴC0は、ゲートに反転回路Ｈのローレベル出力が印加されるとＯＮとなり、一方、ゲートに反転回路Ｈのハイレベル出力が印加されるとＯＦＦとなるように設定されている。
【００２６】
以上の構成により、トランジスタＴC7、ＴC6、…、ＴC0は入力端子ＩＮ7、ＩＮ6、…、ＩＮ0に入力されるデジタル信号に応じてそれぞれＯＮ／ＯＦＦが切り換わるので、定電流源ＣＣ7、ＣＣ6、…、ＣＣ0に上述したように重みづけがなされていることから、デジタルのテレビジョン信号（輝度信号ＹD、クロマ信号ＣD、あるいは、コンポジット信号ＶD）を最上位ビットから順に入力端子ＩＮ7、ＩＮ6、…、ＩＮ0に入力することによって、デジタルのテレビジョン信号に応じた電流が出力端子ＯＵＴに流れ込む。尚、出力端子ＯＵＴから流出する電流は外付けの抵抗Ｒによって電圧に変換されて次段の回路に供給される。
【００２７】
ここで、本実施形態のデジタルビデオエンコーダが有するＤ／Ａ変換部２内のＤ／Ａ変換器２１Ｙ、２１Ｃ、２１Ｖでは、各定電流源ＣＣ7、ＣＣ6、…、ＣＣ0から流出する電流がそれぞれ１つのトランジスタＴC7、ＴC6、…、ＴC0によってコントロールされ、入力されるデジタル信号に応じて各定電流源ＣＣ7、ＣＣ6、…、ＣＣ0のＯＮ／ＯＦＦが切り換わるので、大きな電流が常時流れ続けることはなく、消費電力が大幅に低減される。具体的には、黒出力で従来の２０％の電流（７ｍＡ程度）になり、白出力で従来の７０％の電流（２３ｍＡ程度）になり、平均で従来の５０％程度の消費電力になるという実験結果が得られている。
【００２８】
また、従来は１つの定電流源に対して２つのトランジスタを設けていたが、本実施形態では１つの定電流源に対して１つのトランジスタを設けており、トランジスタの数が減少するなどして回路構成が簡略化されるので、チップサイズが縮小されるとともに、コストダウンが実現される。
【００２９】
尚、各定電流源ＣＣ7、ＣＣ6、…、ＣＣ0をＯＮ／ＯＦＦ動作させることになるが、各定電流源ＣＣ7、ＣＣ6、…、ＣＣ0を構成するトランジスタＴとトランジスタＴC7、ＴC6、…、ＴC0のそれぞれとのゲート同士の接続点をコンデンサＣを介して接地することによって、オーバーシュートやアンダーシュートなどの過渡ひずみを吸収して、入力信号の変化時に出力信号にノイズが混入することを防止している。
【００３０】
さて、図２に示したＤ／Ａ変換器では、定電流源のＯＮ／ＯＦＦ制御を、定電流源から流出する電流をコントロールすることによって行っているが、このようにする代わりに、定電流源に流入する電流をコントロールすることによって行うようにしてもよい。
【００３１】
このようにしたＤ／Ａ変換器の一構成例を図３に示す。同図において、Ｔ'、Ｔ7'、Ｔ6'、…、Ｔ0'、及び、ＴC7'、ＴC6'、…、ＴC0'はｎチャネルのＭＯＳ型ＦＥＴ、Ｔ10、Ｔ20はｐチャネルのＭＯＳ型ＦＥＴ、ＣＣ'は定電流源である。尚、図２に示したＤ／Ａ変換器と対応する部分には同一符号を付している。
【００３２】
ダイオード接続されたトランジスタＴ'のドレインには定電流源ＣＣ'から基準電流が供給される。トランジスタＴ'とトランジスタＴ7'、Ｔ6'、…、Ｔ0'のそれぞれとで定電流源ＣＣ7'、ＣＣ6'、…、ＣＣ0'を形成している。この定電流源ＣＣ7'、ＣＣ6'、…、ＣＣ0'の電流流入側、すなわち、トランジスタＴ7'、Ｔ6'、…、Ｔ0'のドレインは、それぞれトランジスタＴC7'、ＴC6'、…、ＴC0'のドレイン−ソース間を介して、ダイオード接続されたトランジスタＴ10とトランジスタＴ20とで形成された電流流出型のカレントミラー回路ＣＭの入力側、すなわち、トランジスタＴ10のドレインにのみ共通に接続されている。入力端子ＩＮ7、ＩＮ6、…、ＩＮ0はそれぞれトランジスタＴC7'、ＴC6'、…、ＴC0'のゲートに接続されている。出力端子はカレントミラー回路ＣＭの出力側、すなわち、トランジスタＴ20のドレインに接続されている。
【００３３】
以上の構成により、図２に示したＤ／Ａ変換器と同様に、定電流源ＣＣ7'、ＣＣ6'、…、ＣＣ0'に重みづけをしておけば、最上位ビットから順に入力端子ＩＮ7、ＩＮ6、…、ＩＮ0に入力されるデジタルのテレビジョン信号に応じた電流が出力端子ＯＵＴに流れ込む。尚、出力端子ＯＵＴから流出する電流は外付けの抵抗Ｒによって電圧に変換されて次段の回路に供給される。
【００３４】
そして、このＤ／Ａ変換器では、定電流源に流入する電流をコントロールすることによって、定電流源をＯＮ／ＯＦＦ制御しているので、その制御をｎチャネルのトランジスタで行うことができる。したがって、同じ動作速度を実現するにあたって、ｎチャネルのトランジスタを用いれば、ｐチャネルのトランジスタを用いるよりも、小さな電流で、かつ、小さなトランジスタサイズで済むことから、Ｄ／Ａ変換部２を構成するＤ／Ａ変換器において、消費電力をより小さくすることができ、また、カレントミラー回路ＣＭを追加することにはなるが、入力デジタル信号のビット数だけ必要となるトランジスタのサイズを小さくすることができるので、Ｄ／Ａ変換部２としての消費電力及びサイズをより小さくすることができる。
【００３５】
尚、カレントミラー回路ＣＭの出力側のトランジスタＴ20のエミッタ面積を大きくすることによって、入力側から流出した電流のｎ倍（ｎ＞１）の電流が出力側から流出する構成とし、上記ｎを適切に設定しておけば、定電流源ＣＣ7'、ＣＣ6'、…、ＣＣ0'に流れる電流を小さくしても、出力電流を所定のレベルに保つことができ、後段の回路に何等変更を加えることなく、要求される振幅を得ることができる。
【００３６】
次に、本発明の第２実施形態であるデジタルビデオエンコーダの回路ブロック図を図４に示す。同図において、ＳＷ１は半導体スイッチで構成されたスイッチ回路である。尚、上記実施形態と同一部分には同一符号を付して説明を省略する。
【００３７】
スイッチ回路ＳＷ１はモード切り換え端子Ｋに外部入力される信号に応じてＯＮ／ＯＦＦするようになっている。そして、Ｄ／Ａ変換部２において、Ｄ／Ａ変換器２１Ｖの電源ラインＬには駆動電圧ＶCCが直接供給されているが、Ｄ／Ａ変換器２１Ｙ、２１Ｃの電源ラインＬにはスイッチ回路ＳＷ１を介して駆動電圧ＶCCが供給されている。
【００３８】
以上の構成により、モード切り換え端子Ｋにスイッチ回路ＳＷ１をＯＦＦにする信号を与えることによって、Ｄ／Ａ変換部２において、Ｄ／Ａ変換器２１Ｙ、２１ＣがＯＦＦ（非動作状態）となる。このようにＤ／Ａ変換部２ではＯＦＦとなる、すなわち、電力を消費しないＤ／Ａ変換器が存在するモードに切り換えることが可能であり、これにより、各Ｄ／Ａ変換器は、低消費電力化されているとは言え、エンコーダ部１と比較するとやはり消費電力が大きいことから、デジタルビデオエンコーダとしての消費電力がより一層大幅に低減される。
【００３９】
尚、アナログのテレビジョン信号を入力する装置では、輝度信号ＹA及びクロマ信号ＣAを処理する場合と、コンポジット信号ＶAを処理する場合とがあり、上記３つの信号を全て入力する装置では、その機能に応じてどちらの信号を処理するかが選択され、コンポジット信号ＶA、輝度信号ＹA及びクロマ信号ＣAのどちらかが不採用となっているので、装置側で処理する信号に応じて適切にモードの切り換えを行えば、以上のようなモードを設定しても何の問題もない。
【００４０】
また、図５に示すように、スイッチ回路ＳＷ１の代わりに、３つの端子ａ、ｂ、ｃを有するスイッチ回路ＳＷ２を設け、端子ａをＤ／Ａ変換器２１Ｙ、２１Ｃ、２１Ｖの駆動電圧ＶCCに、端子ｂをＤ／Ａ変換器２１Ｙ及びＤ／Ａ変換器２１Ｃの電源ラインＬに、端子ｃをＤ／Ａ変換器２１Ｖの電源ラインＬに、それぞれ接続するようにしてもよい。
【００４１】
このようにすることによって、モード切り換え端子Ｋに外部入力される信号に応じて端子ａｂ間、端子ａｃ間のどちらかが導通状態となるようにしておけば、輝度信号ＹA及びクロマ信号ＣAを出力するモードと、コンポジット信号ＶAを出力するモードとに切り換わる。この場合、Ｄ／Ａ変換部２では３つのＤ／Ａ変換器のうち１つまたは２つのＤ／Ａ変換器が必ずＯＦＦとなっているので、消費電力のより一層大幅な低減が確実に実現される。
【図面の簡単な説明】
【００４２】
【図１】は、本発明の第１実施形態であるデジタルビデオエンコーダのブロック図である。
【図２】は、本発明の第１実施形態であるデジタルビデオエンコーダにおいてＤ／Ａ変換部が有するＤ／Ａ変換器の構成を示す図である。
【図３】は、Ｄ／Ａ変換部が有するＤ／Ａ変換器の別の構成を示す図である。
【図４】は、本発明の第２実施形態であるデジタルビデオエンコーダの回路ブロック図である。
【図５】は、Ｄ／Ａ変換部が有する３つのＤ／Ａ変換器の動作／非動作の切り換えについて、第２実施形態として示したものとは異なる例を示す図である。
【図６】は、デジタルビデオエンコーダのブロック図である。
【図７】は、従来のデジタルビデオエンコーダにおいてＤ／Ａ変換部が有するＤ／Ａ変換器の構成を示す図である。
【符号の説明】
【００４３】
１    エンコーダ部
２    Ｄ／Ａ変換部
１１    輝度信号及び色差信号形成回路
１２    加算器
１４    変調回路
１５    加算器
１６    加算器
２１Ｙ、２１Ｃ、２１Ｖ    Ｄ／Ａ変換器
ＳＷ１、ＳＷ２    スイッチ回路
【図１】
2005287063.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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