(57)【要約】 【課題】  極端な偏りのある分岐命令の特徴を利用して、予測精度の向上を達成することができる極端な偏りに基づく分岐予測器、それを組み込んだプロセッサ及びハードウエア予測器を提供する。【解決手段】  極端な偏りのある分岐命令の場合にはプラスモード３６を用いて、それ以外の分岐命令の場合には２ビット飽和モード３１という２つのモードを用いる２ビットカウンタプラス構造を持つことで、ハードウェア量の増加を抑えつつ分岐予測器の性能の向上を図る。【選択図】    図２
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【特許請求の範囲】
【請求項１】
成立フラグと不成立フラグという２つのフラグを用いて、極端な偏りのある分岐命令を区別し、過去の実行結果が全て成立だった分岐に関しては成立、過去の実行結果が全て不成立だった分岐に関しては不成立と予測する極端な偏りに基づく分岐予測器。
【請求項２】
請求項１記載の極端な偏りに基づく分岐予測器において、成立フラグと不成立フラグという２つのフラグと２ビットカウンタとを共有することでハードウェア量を削減する２ビットカウンタプラス構造を有することを特徴とする極端な偏りに基づく分岐予測器。
【請求項３】
請求項１又は２記載の極端な偏りに基づく分岐予測器を組み込んだプロセッサ。
【請求項４】
分岐予測以外の極端な偏りのある事象において、成立フラグと不成立フラグという２つのフラグと２ビットカウンタとを共有することでハードウェア量を削減する２ビットカウンタプラス構造を有することを特徴とするハードウエア予測器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高性能な情報処理装置に係り、特に、低消費電力あるいは高速なプロセッサを構築するための極端な偏りに基づく分岐予測器、それを組み込んだプロセッサ及びハードウエア予測器に関するものである。
【背景技術】
【０００２】
予測精度の高い分岐予測器として、これまでにＢｉｍｏｄｅ分岐予測器が提案されている。
【０００３】
図４は従来のかかるＢｉｍｏｄｅ分岐予測器の構成図である。
【０００４】
この図において、１は分岐履歴レジスタ（ＢＨＲ）、２はプログラムカウンタ、３はＸＯＲ（排他的論理和回路）、４はＴａｋｅｎ  ＰＨＴ（成立パターン履歴テーブル）、５はＵｎｔａｋｅｎ  ＰＨＴ（不成立パターン履歴テーブル）、６はＣｈｏｉｃｅ  ＰＨＴ（選択パターン履歴テーブル）、７は選択回路である。
【０００５】
このような、Ｂｉｍｏｄｅ分岐予測器については、例えば、下記非特許文献１に開示されている。
【０００６】
図５は従来のＡｇｒｅｅ分岐予測器の構成図である。
【０００７】
この図において、１１は分岐ターゲットバッファ（ＢＴＢ）、１２はＮＯＴ回路、１３はプログラムカウンタ、１４は分岐履歴レジスタ（ＢＨＲ）、１５はＸＯＲ（排他的論理和回路）、１６はＰＨＴ（パターン履歴テーブル）、１７は選択回路である。
【０００８】
ここでは、分岐ターゲットバッファ（ＢＴＢ）１１に格納する時点の分岐方向を偏りと見なして、これに同意するかどうかで予測する。
【０００９】
このような、Ａｇｒｅｅ分岐予測器については、例えば、下記非特許文献２に開示されている。
【００１０】
このＡｇｒｅｅ分岐予測器は、最初の分岐結果を、当該分岐命令の偏りとして利用するが、必ずしも、最初の実行結果が分岐の偏りを示すとは限らないという問題がある。
【００１１】
図６は従来の分岐予測器のフィルタ機構の構成図である。
【００１２】
この図において、２１は分岐ターゲットバッファ（ＢＴＢ）であり、この分岐ターゲットバッファ２１はカウンタ及びバイアスビットを有する。２２はＡＮＤ回路（論理積回路）、２３はプログラムカウンタ、２４は分岐履歴レジスタ（ＢＨＲ）、２５はＸＯＲ（排他的論理和回路）、２６はＰＨＴ（パターン履歴テーブル）、２７は選択回路である。
【００１３】
ここでは、分岐ターゲットバッファ２１のカウンタを用いて一定の履歴において偏りのある命令を予測するようにしている。すなわち、連続して同じ分岐結果が生成される場合に、分岐ターゲットバッファ２１のカウンタの値を増加させ、一定の回数が続いた場合に、当該分岐命令に偏りがあるとする。
【００１４】
このような、分岐予測器のフィルタ機構については、例えば、下記非特許文献３に開示されている。
【００１５】
しかしながら、かかるフィルタ機構では分岐ターゲットバッファ２１のカウンタが飽和するまでの学習期間は正しい予測を生成することが困難となる。また、カウンタの閾値を適切に設定する必要があるといった問題点がある。
【００１６】
また、上記したＡｇｒｅｅ分岐予測器とフィルタ機構では、分岐命令の偏りを利用しているが、これらを利用するために、分岐ターゲットバッファ１１に変更を加えなければならないという欠点がある。
【非特許文献１】Ｃｈｉｈ−Ｃｈｉｅｈ  Ｌｅｅ，Ｉ−Ｃｈｅｎｇ  Ｋ．Ｃｈｅｎ，ａｎｄ  Ｔｒｅｖｏｒ  Ｎ．Ｍｕｄｇｅ，“Ｔｈｅ  Ｂｉ−Ｍｏｄｅ  Ｂｒａｎｃｈ  Ｐｒｅｄｉｃｔｏｒ”，Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ｔｈｅ  ３０ｔｈ  ａｎｎｕａｌ  ＡＣＭ／ＩＥＥＥ  ｉｎｔｅｒｎａｔｉｏｎａｌ  ｓｙｍｐｏｓｉｕｍ  ｏｎ  Ｍｉｃｒｏａｒｃｈｉｔｅｃｔｕｒｅ，ｐｐ．４−１３，１９９７
【非特許文献２】Ｅｒｉｃ  Ｓｐｒａｎｇｌｅ，Ｒｏｂｅｒｔ  Ｓ．Ｃｈａｐｐｅｌｌ，Ｍｉｔｃｈ  Ａｌｓｕｐ，Ｙａｌｅ  Ｎ．Ｐａｔｔ，“Ｔｈｅ  Ａｇｒｅｅ  Ｐｒｅｄｉｃｔｏｒ：Ａ  Ｍｅｃｈａｎｉｓｍ  ｆｏｒ  Ｒｅｄｕｃｉｎｇ  Ｎｅｇａｔｉｖｅ  Ｂｒａｎｃｈ  Ｈｉｓｔｏｒｙ  Ｉｎｔｅｒｆｅｒｅｎｃｅ”，Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ｔｈｅ  ２４ｔｈ  ｉｎｔｅｒｎａｔｉｏｎａｌ  ｓｙｍｐｏｓｉｕｍ  ｏｎ  Ｃｏｍｐｕｔｅｒ  ａｒｃｈｉｔｅｃｔｕｒｅ，ｐｐ．２８４−２９１，１９９７
【非特許文献３】Ｐｏ−Ｙｕｎｇ  Ｃｈａｎｇ，Ｍａｒｉｕｓ  Ｅｖｅｒｓ，Ｙａｌｅ  Ｎ．Ｐａｔｔ，“Ｉｍｐｒｏｖｉｎｇ  Ｂｒａｎｃｈ  Ｐｒｅｄｉｃｔｉｏｎ  Ａｃｃｕｒａｃｙ  ｂｙ  Ｒｅｄｕｃｉｎｇ  Ｐａｔｔｅｒｎ  Ｈｉｓｔｏｒｙ  Ｔａｂｌｅ  Ｉｎｔｅｒｆｅｒｅｎｃｅ”，Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ｔｈｅ  １９９６  Ｃｏｎｆｅｒｅｎｃｅ  ｏｎ  Ｐａｒａｌｌｅｌ  Ａｒｃｈｉｔｅｃｔｕｒｅｓ  ａｎｄ  Ｃｏｍｐｉｌａｔｉｏｎ  Ｔｅｃｈｎｉｑｕｅｓ，Ｏｃｔｏｂｅｒ  ２１−２３  １９９６，Ｂｏｓｔｏｎ，ＵＳＡ．
【発明の開示】
【発明が解決しようとする課題】
【００１７】
近年のマイクロプロセッサは、命令発行の幅を広くして命令レベル並列性を抽出し、命令パイプラインの段数を深くすることで動作周波数を向上させている。このような傾向は、プロセッサ内で処理される命令数を増加させるため、分岐予測ミスが発生した際にフラッシュすべき命令数、すなわち分岐予測ミスのペナルティを増加させる。
【００１８】
これらミスペナルティの影響を軽減するために、予測精度の高い分岐予測器を提供することが高性能プロセッサを実現する上で不可欠となっており、過去数十年の間に様々な分岐予測器が開発されてきた。
【００１９】
本発明は、上記状況に鑑みて、極端な偏りのある分岐命令の特徴を利用して、予測精度の向上を達成することができる極端な偏りに基づく分岐予測器、それを組み込んだプロセッサ及びハードウエア予測器を提供することを目的とする。
【課題を解決するための手段】
【００２０】
本発明は、上記目的を達成するために、
〔１〕極端な偏りに基づく分岐予測器であって、成立フラグと不成立フラグという２つのフラグを用いて、極端な偏りのある分岐命令を区別し、過去の実行結果が全て成立だった分岐に関しては成立、過去の実行結果が全て不成立だった分岐に関しては不成立と予測するようにしたものである。
【００２１】
〔２〕上記〔１〕記載の極端な偏りに基づく分岐予測器において、成立フラグと不成立フラグという２つのフラグと２ビットカウンタとを共有することでハードウェア量を削減する２ビットカウンタプラス構造を有するようにしたものである。
【００２２】
〔３〕プロセッサであって、上記〔１〕又は〔２〕記載の極端な偏りに基づく分岐予測器を組み込むようにしたものである。
【００２３】
〔４〕ハードウエア予測器において、分岐予測以外の極端な偏りのある事象において、成立フラグと不成立フラグという２つのフラグと２ビットカウンタとを共有することでハードウェア量を削減する２ビットカウンタプラス構造を有するようにしたものである。
【発明の効果】
【００２４】
本発明によれば、極端な偏りのある分岐命令の特徴を利用して、予測精度の向上を達成することができる分岐予測器、それを組み込んだプロセッサ及びハードウエア予測器を提供することができる。
【００２５】
より具体的には、本発明の評価結果は図３に示される。この図において、Ｂｉｍｏｄｅ分岐予測器とＢｉｍｏｄｅ−Ｐｌｕｓ分岐予測器の予測精度は５ＫＢ付近で交差する。ハードウェア量が５ＫＢ以下の構成ではＢｉｍｏｄｅ分岐予測器の性能が最も高く、ハードウェア量が５ＫＢを超えたところでは本発明のＢｉｍｏｄｅ−Ｐｌｕｓ分岐予測器の予測精度が最も高い。
【００２６】
近年では、半導体技術の進歩により、分岐予測器のために利用できるハードウェア量が増加する傾向にある。高性能プロセッサのための分岐予測器を考えた場合に、数１０ＫＢのハードウェア量の構成が現実的な選択肢として重要となる。  このような１０ＫＢを超える重要な領域において、本発明のＢｉｍｏｄｅ−Ｐｌｕｓ分岐予測器の優位性が明確になる。
【発明を実施するための最良の形態】
【００２７】
本発明では、ハードウェア量の増加を抑えつつ、極端な偏りのある挙動を区別するために、２ビットカウンタプラス構造を開発した。
【００２８】
さらに、その２ビットカウンタプラス構造をＢｉｍｏｄｅ分岐予測器に組み込んだ、Ｂｉｍｏｄｅ−Ｐｌｕｓ分岐予測器を開発した。
【実施例１】
【００２９】
以下、本発明の実施の形態について詳細に説明する。
（１）まず、極端な偏りのある特性を区別する方式について説明する。
【００３０】
本発明では、２つのフラグを用いて極端な偏りのある分岐を区別する。
【００３１】
ここで、過去の実行結果が全て成立だった分岐をＡｌｌ−Ｔａｋｅｎ、過去の実行結果が全て不成立だった分岐をＡｌｌ−Ｕｎｔａｋｅｎ、過去の実行結果において成立と不成立の両方が起こった分岐をＢｏｔｈと呼ぶことにする。
【００３２】
プログラムの実行中に、個々の分岐命令を上記した３つに分類する。このために、分岐命令毎に２ビットのフラグを用意する。これらのフラグを成立フラグ、不成立フラグと呼ぶことにする。
【００３３】
初期値として、成立フラグと不成立フラグをリセットする。分岐結果が確定した時点で、分岐が成立した場合には成立フラグをセットする。分岐が不成立だった場合には不成立フラグをセットする。
【００３４】
分岐方向を予測する際に、成立フラグのみがセットされている分岐命令は、過去の全ての分岐結果が成立だった極端な偏りのある分岐命令（Ａｌｌ−Ｔａｋｅｎ）として、分岐成立と予測する。
【００３５】
また、不成立フラグのみがセットされている分岐命令は、過去のすべてが不成立だった極端な偏りのある分岐命令（Ａｌｌ−Ｕｎｔａｋｅｎ）として、分岐不成立と予測する。
【００３６】
一方、成立フラグと不成立フラグの両方がセットされている場合には、極端な偏りのない分岐命令（Ｂｏｔｈ）である。これらは、何らかの手法により、分岐方向を予測する。
【００３７】
成立フラグと不成立フラグがリセットされている場合は、一度も実行されたことのない分岐命令である。これらは、過去の履歴が利用できないので、通常は分岐成立と予測する。
（２）次に、２ビットカウンタプラス構造について説明する。
【００３８】
上記した極端な偏りのある特性を区別する方式を、Ｂｉｍｏｄｅ分岐予測器に組み込む。開発した予測器をＢｉｍｏｄｅ−Ｐｌｕｓ分岐予測器と名付ける。
【００３９】
極端な偏りのある分岐命令を区別する単純な方法は、Ｂｉｍｏｄｅ分岐予測器のＣｈｏｉｃｅ  ＰＨＴ（選択パターン履歴テーブル）（図４における６）に成立フラグと不成立フラグという２つのフラグを追加することである。しかし、この方法は、単純であるが、選択パターン履歴テーブルのエントリ毎に２ビットのハードウェアを追加する必要がある。
【００４０】
そこで、より洗練された方法として、選択パターン履歴テーブルを構成する２ビットカウンタを成立フラグと不成立フラグとして共有することで、ハードウェアの増加を１ビットに抑える方式を開発した。本発明のＢｉｍｏｄｅ−Ｐｌｕｓ分岐予測器はこの方式を採用する。
【００４１】
極端な偏りのある分岐命令の場合には、選択パターン履歴テーブルの２ビットを成立フラグと不成立フラグとして利用する。このように２ビットを利用している状態をＰｌｕｓ（プラス）モードと呼ぶことにする。プラスモード以外は、選択パターン履歴テーブルの２ビットは２ビット飽和型カウンタとして利用される。こちらの状態を２ＢＣモード（２ビット飽和モード）と呼ぶことにする。プラスモードと２ビット飽和モードの２つを区別するために、１ビットのフラグを用意する。このフラグがセットされた時に２ビットカウンタが有効になるという意味で有効ビットと呼ぶことにする。
【００４２】
図１は本発明にかかる有効ビットを２ビットカウンタに追加した状態遷移を示す模式図である。
【００４３】
この図において、３１は通常の２ビット飽和型カウンタ〔２ビット飽和モード（有効ビット＝１）〕を示しており、３２は強い分岐成立状態〔Ｓｔｒｏｎｇｌｙ  Ｔａｋｅｎ〕（１１）、３３は弱い分岐不成立状態〔Ｗｅａｋｌｙ  Ｕｎｔａｋｅｎ〕（０１）、３４は弱い分岐成立状態〔Ｗｅａｋｌｙ  Ｔａｋｅｎ〕（１０）、３５は強い分岐不成立状態〔Ｓｔｒｏｎｇｌｙ  Ｕｎｔａｋｅｎ〕（００）をそれぞれ示している。また、本発明にかかるプラスモード（有効ビット＝０）３６において、３７は初期状態（００）、３８は全て分岐不成立状態〔Ａｌｌ  Ｕｎｔａｋｅｎ〕（０１）、３９は全て分岐成立状態〔Ａｌｌ  Ｔａｋｅｎ〕（１０）をそれぞれ示しており、実線の矢印は分岐成立の場合の遷移の方向、点線の矢印は分岐不成立の場合の遷移の方向を示している。
【００４４】
このように、各状態の括弧内に、２ビットの状態を２進数で記述した。左に示す４つの状態３２，３３，３４，３５が通常の２ビット飽和型カウンタ３１であり、右に示す３つの状態３７，３８，３９が本発明で追加された状態（プラスモード）３６である。
【００４５】
初期状態３７は有効ビットを含む３ビットが全て０の状態である。分岐結果として成立が続く場合には、Ａｌｌ  Ｔａｋｅｎの状態３９に留まる。一方、分岐結果として不成立が続く場合には、Ａｌｌ  Ｕｎｔａｋｅｎの状態３８に留まる。分岐結果として成立と不成立の両方が実行された場合（Ｂｏｔｈ）、つまり、Ａｌｌ  Ｔａｋｅｎの状態にある時に不成立となった場合、あるいはＡｌｌ  Ｕｎｔａｋｅｎの状態にある時に成立となった場合に、プラスモード３６から２ビット飽和モード３１に移行する。図１に示した構造を２ビットカウンタプラス構造と呼ぶことにする。
（３）次に、Ｂｉｍｏｄｅ−Ｐｌｕｓ分岐予測器について説明する。
【００４６】
図２は本発明にかかるＢｉｍｏｄｅ分岐予測器に有効ビットを追加したＢｉｍｏｄｅ−Ｐｌｕｓ分岐予測器の構成図である。
【００４７】
この図において、４１は分岐履歴レジスタ（ＢＨＲ）、４２はプログラムカウンタ、４３はＸＯＲ（排他的論理和回路）、４４はＤｉｒｅｃｔｉｏｎ  ＰＨＴ（方向パターン履歴テーブル）であり、この方向パターン履歴テーブル４４は、Ｔａｋｅｎ  ＰＨＴ（成立パターン履歴テーブル）４５とＵｎｔａｋｅｎ  ＰＨＴ（不成立パターン履歴テーブル）４６を有する。４７はＣｈｏｉｃｅ  ＰＨＴ（選択パターン履歴テーブル）、４８は有効ビット、４９は第１の選択回路、５０は第２の選択回路である。
【００４８】
ここでは、有効ビット４８が０でプラスモードの場合は、選択パターン履歴テーブル４７の値から予測方向を得る。また、有効ビット４８が１で２ビット飽和モードの場合には、Ｂｉｍｏｄｅ分岐予測器と同様に方向パターン履歴テーブル４４の出力から予測値を得る。有効ビット４８が０でプラスモードの時には、方向パターン履歴テーブル４４の値は更新しない。有効ビット４８が１で２ビット飽和モードの時にはＢｉｍｏｄｅ分岐予測器と同様の戦略で、方向パターン履歴テーブル４４の値を更新する。分岐の結果が得られた時点で、図１の状態遷移に従って、選択パターン履歴テーブル４７のカウンタと有効ビット４８を更新する。
【００４９】
また、Ｂｉｍｏｄｅ−Ｐｌｕｓ分岐予測器とＢｉｍｏｄｅ分岐予測器には、方向パターン履歴テーブル４４のエントリ数を指定するパラメータ、選択パターン履歴テーブル４７のエントリ数を指定するパラメータ、分岐履歴レジスタ４１のビット長を指定するパラメータという３つのパラメータが存在する。評価パラメータの数を削減するために、選択パターン履歴テーブル４４と選択パターン履歴テーブル４７のエントリ数を等しいとする。取り得る可能性のある分岐履歴レジスタ４１の全てのビット長の予測精度を測定し、その中で最も高い性能を示した構成を用いて比較する。これらの構成を、分岐履歴レジスタ４１のビット長が最適であるという意味で、Ｂｉｍｏｄｅ−Ｐｌｕｓ．ｂｅｓｔ，Ｂｉｍｏｄｅ．ｂｅｓｔと記述する。
【００５０】
図３は本発明にかかる分岐予測器の評価結果を示す図であり、縦軸は予測ミス率であり、下に行くほど性能が高い。ＳＰＥＣ  ＣＩＮＴ９５に含まれるｇｃｃの結果を示す。横軸は対数で示したハードウェア量である。Ｂｉｍｏｄｅ分岐予測器とＢｉｍｏｄｅ−Ｐｌｕｓ分岐予測器の予測精度は５ＫＢ付近で交差する。ハードウェア量が５ＫＢ以下の構成ではＢｉｍｏｄｅ分岐予測器の性能が最も高く、ハードウェア量が５ＫＢを超えたところでは本発明のＢｉｍｏｄｅ−Ｐｌｕｓ分岐予測器の予測精度が最も高い。
【００５１】
近年では、半導体技術の進歩により、分岐予測器のために利用できるハードウェア量が増加する傾向にある。高性能プロセッサのための分岐予測器を考えた場合に、数１０ＫＢのハードウェア量の構成が現実的な選択肢として重要となる。  このような１０ＫＢを超える重要な領域において、図３に示すように、本発明のＢｉｍｏｄｅ−Ｐｌｕｓ分岐予測器の優位性が明確になる。
【００５２】
図３においては、比較結果を明確にするために得られたデータ間を線で結んでいる。しかしながら、Ｂｉｍｏｄｅ分岐予測器では１２ＫＢ、２４ＫＢ、４８ＫＢといったハードウェア量の構成が、Ｂｉｍｏｄｅ−Ｐｌｕｓ分岐予測器では、１４ＫＢ、２８ＫＢ、５６ＫＢといった離散的なハードウェア量の構成のみが利用可能である点に注意する必要がある。
【００５３】
いくつかの構成例を用いて分岐予測器を比較する。
【００５４】
ハードウェア量１２ＫＢのＢｉｍｏｄｅ分岐予測器のミス率６．２５％に対して、ハードウェア量１４ＫＢのＢｉｍｏｄｅ−Ｐｌｕｓ分岐予測器のミス率が、６．００％であった。この時、２ＫＢのハードウェア量の増加で０．２５％の予測ミス率を改善できる。
【００５５】
また、ハードウェア量２４ＫＢのＢｉｍｏｄｅ分岐予測器のミス率５．６２％に対して、ハードウェア量２８ＫＢのＢｉｍｏｄｅ−Ｐｌｕｓ分岐予測器のミス率が５．１３％であった。この時、４ＫＢのハードウェア量の増加で、０．３１％の予測ミス率を改善できる。
【００５６】
上記した分岐予測器は、プロセッサ、特にマイクロプロセッサに組み込むことにより、低消費電力化を図ることができるとともに、高速な判断を実行させることができる。
【００５７】
また、分岐予測以外の極端な偏りのある事象において、成立フラグと不成立フラグという２つのフラグと２ビットカウンタとを共有することでハードウェア量を削減する２ビットカウンタプラス構造を有することにより、ハードウェアにおける低消費電力化を図ることができるとともに、高速な情報処理を実行させることができる。
【００５８】
さらに、テーブルの更新方法は、一般的な方法を用いているが、極端な偏りのある分岐命令を区別して予測することができるといった利点を有することが重要である。
【００５９】
なお、本発明は上記実施例に限定されるものではなく、本発明の趣旨に基づいて種々の変形が可能であり、これらを本発明の範囲から排除するものではない。
【産業上の利用可能性】
【００６０】
本発明の分岐予測器は、低消費電力あるいは高速なプロセッサのための分岐予測器に好適である。
【図面の簡単な説明】
【００６１】
【図１】本発明にかかる有効ビットを２ビットカウンタに追加した状態遷移を示す模式図である。
【図２】本発明にかかるＢｉｍｏｄｅ分岐予測器に有効ビットを追加したＢｉｍｏｄｅ−Ｐｌｕｓ分岐予測器の構成図である。
【図３】本発明にかかる分岐予測器の評価結果を示す図である。
【図４】従来のＢｉｍｏｄｅ分岐予測器の構成図である。
【図５】従来のＡｇｒｅｅ分岐予測器の構成図である。
【図６】従来の分岐予測器のフィルタ機構の構成図である。
【符号の説明】
【００６２】
３１    通常の２ビット飽和型カウンタ〔２ビット飽和モード（有効ビット＝１）〕
３２    強い分岐成立状態（１１）
３３    弱い分岐不成立状態（０１）
３４    弱い分岐成立状態（１０）
３５    強い分岐不成立状態（００）
３６    プラスモード（有効ビット＝０）
３７    初期状態（００）
３８    全て分岐不成立状態（０１）
３９    全て分岐成立状態（１０）
４１    分岐履歴レジスタ（ＢＨＲ）
４２    プログラムカウンタ
４３    ＸＯＲ（排他的論理和回路）
４４    Ｄｉｒｅｃｔｉｏｎ  ＰＨＴ（方向パターン履歴テーブル）
４５    Ｔａｋｅｎ  ＰＨＴ（成立パターン履歴テーブル）
４６    Ｕｎｔａｋｅｎ  ＰＨＴ（不成立パターン履歴テーブル）
４７    Ｃｈｏｉｃｅ  ＰＨＴ（選択パターン履歴テーブル）
４８    有効ビット
４９    第１の選択回路
５０    第２の選択回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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