(57)【要約】【課題】  歩留まり良く実装基板に接続することができる放熱構造を備えた半導体装置の製造方法を提供する。【解決手段】  表面に保護膜を形成した半導体素子を、フェースダウン姿勢で、実装基板に接続する。その後、半導体素子の裏面に放熱構造を形成する。放熱構造は、ドライエッチング、ウエットエッチング、不純物イオンを注入した後ウエットエッチングを行うことで、結晶方位に依存しない凹部あるいは凸部からなる放熱構造を形成することができる。あるいは、実装基板に接続した後、金黒とよばれる金属膜等からなる放熱構造を形成することができる。【選択図】  図２
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【特許請求の範囲】
【請求項１】
半導体基板上に半導体素子を形成し、該半導体素子から発する熱を半導体基板から放出する放熱構造を形成する半導体装置の製造方法において、
半導体基板の一主面に半導体素子を形成する工程と、
前記半導体基板の前記一主面が実装基板に対向する姿勢で、前記半導体素子を前記実装基板に接続した後、前記半導体基板の別の一主面の少なくとも一部を選択的にエッチングし、結晶方位に依存しない凸部あるいは凹部を有する放熱構造を形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板上に半導体素子を形成し、該半導体素子から発する熱を半導体基板から放出する放熱構造を形成する半導体装置の製造方法において、
半導体基板の一主面に半導体素子を形成する工程と、
前記半導体基板の前記一主面が実装基板に対向する姿勢で、前記半導体素子を前記実装基板に接続した後、前記半導体基板の別の一主面の少なくとも一部に直接、あるいは該別の一主面を選択的にエッチングし、結晶方位に依存しない凸部あるいは凹部を形成した後、該凸部あるいは凹部上に、前記熱を放射する金属層を有する放熱構造を形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１または２いずれか記載の半導体装置の製造方法において、前記半導体基板の別の一主面に不純物イオンを注入した後、該不純物イオンが注入された別の一主面を選択的にエッチングし、前記結晶方位に依存しない凸部あるいは凹部を有する、前記放熱構造を形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項４】
請求項１乃至３いずれか記載の半導体装置の製造方法において、前記半導体素子を形成する工程は、前記放熱構造を形成するエッチングの際、前記半導体素子がエッチングされないように表面を被覆する保護膜を形成する工程を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に放熱構造を備えた半導体装置の製造方法に関する。
【背景技術】
【０００２】
以下発熱素子の一例として、マイクロ波やミリ波帯域の発振素子として使用されるガンダイオードを例にとり説明する。通常ガンダイオードは、ガリウム砒素やインジウム燐のような化合物半導体で形成されている。これらの化合物半導体では、低電界では電子の移動度が数千ｃｍ2／Ｖ・ｓｅｃと大きいのに対し、高電界では加速された電子が有効質量の大きいバンドに遷移し、その移動度が低下するためバルク内に負性微分コンダクタンスが現れ、熱力学的不安定が生じる。このため、ドメインが発生し、カソード側からアノード側へ走行する。これが繰り返される結果、振動電流（発振）が得られる。
【０００３】
マイクロ波帯域以上の周波数領域においては、発振周波数ｆｔは走行距離Ｌと電子の平均ドリフト速度Ｖｄとから求められ、ｆｔ＝Ｖｄ／Ｌの関係となる。ここで、直流電流の周波数がそのまま発振周波数となる。ガンダイオードにおいては、入力した直流電力に対する交流電力出力の比で表される発振効率が最も重要な性能指数であり、その向上が求められている。
【０００４】
ミリ波帯用のガンダイオードの場合、前述のガンドメインの走行距離を１〜２μmと極めて短くする必要がある。しかも、十分な発振効率を得るためには、ドメインの走行空間（活性層）の不純物濃度と厚さの積を所定の値（例えば、２×１０12／ｃｍ2）に設定する必要がある。そして、動作状態での電流密度は活性層の不純物濃度と飽和電子速度との積により決まり、ミリ波帯域で使用されるガンダイオードは、電流密度の増大により、活性層の温度が上昇し、発振効率が低下してしまうという問題を抱えていた。
【０００５】
このような問題を解決するために、本出願人は、半導体基板の同一面上に同じ高さのカソード電極とアノード電極のバンプ電極を設け、かつ活性層をマルチメサ構造とするガンダイオードを提案している（特許文献１参照）。このような構造のガンダイオードは、放熱効率の良い窒化アルミニウム（ＡｌＮ）等で形成された実装基板にフェースダウンの姿勢で実装していた。この実装構造では、ガンダイオードが発生する熱がバンプ電極を介してヒートシンクとしても機能する実装基板に伝導するので、放熱効果を高くすることができる。
【０００６】
一方半導体装置における放熱構造として、半導体素子が形成された半導体基板の裏面に溝を形成し、この溝を良熱伝導性材料で覆う構造が提案されている。（特許文献２参照）。  具体的には、半導体基板の結晶方位に依存するV字形状の溝を形成することで、半導体基板に形成された溝が発生した熱を良熱伝導性材料（アルミニウム）からなる薄膜に達しやすくするとともに放熱面を増す働きをするため、効率の良い放熱を行うことができる。つまり、良熱伝導性材料を伝導させて放熱効果を高くするものである。
【特許文献１】特開２００３−１５２２４６号公報
【特許文献２】特開平５−２７５５７９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来のバンプ電極を介して活性層で発熱した熱を放散する構造のガンダイオードでは、十分な放熱ができず、発振出力が低く、その温度特性も悪いという問題があった。また従来の放熱構造は、半導体素子で発生した熱が、良熱伝導性材料を介して別の基板等に伝導することで放熱する構造であり、フェースダウンの姿勢で実装するフリップチップ構造の半導体装置では、良熱伝導性材料を別の基板等に接触させることが難しく、放熱効果を向上できないという問題があった。
【０００８】
これらの問題点を解消するため、本願出願人は、特願２００３−４０１１２１号において、フェースダウンの姿勢で実装する半導体装置に好適な放熱構造を備えた半導体装置及びその製造方法に係る発明を提案している。しかしながら、先に提案した方法では、半導体装置に放熱構造を形成した後、実装基板に接続する構成となっていたため、放熱構造を形成した半導体素子表面に実装用治具が接触し、実装用治具に十分に固定できなかったり、放熱構造の凹凸形状が壊れたり、金属膜が剥がれてしまい、実装時の歩留まりが低いという問題があった。本発明は上記問題点を解消し、歩留まり良く実装することができる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、請求項１に係る発明は、半導体基板上に半導体素子を形成し、該半導体素子から発する熱を半導体基板から放出する放熱構造を形成する半導体装置の製造方法において、半導体基板の一主面に半導体素子を形成する工程と、前記半導体基板の前記一主面が実装基板に対向する姿勢で、前記半導体素子を前記実装基板に接続した後、前記半導体基板の別の一主面の少なくとも一部を選択的にエッチングし、結晶方位に依存しない凸部あるいは凹部を有する放熱構造を形成する工程を含むことを特徴とするものである。
【００１０】
請求項２に係る発明は、半導体基板上に半導体素子を形成し、該半導体素子から発する熱を半導体基板から放出する放熱構造を形成する半導体装置の製造方法において、半導体基板の一主面に半導体素子を形成する工程と、前記半導体基板の前記一主面が実装基板に対向する姿勢で、前記半導体素子を前記実装基板に接続した後、前記半導体基板の別の一主面の少なくとも一部に直接、あるいは該別の一主面を選択的にエッチングし、結晶方位に依存しない凸部あるいは凹部を形成した後、該凸部あるいは凹部上に、前記熱を放射する金属層を有する放熱構造を形成する工程を含むことを特徴とするものである。
【００１１】
請求項３に係る発明は、請求項１または２いずれか記載の半導体装置の製造方法において、前記半導体基板の別の一主面に不純物イオンを注入した後、該不純物イオンが注入された別の一主面を選択的にエッチングし、前記結晶方位に依存しない凸部あるいは凹部を有する、前記放熱構造を形成する工程を含むことを特徴とするものである。
【００１２】
請求項４に係る発明は、請求項１乃至３いずれか記載の半導体装置の製造方法において、前記半導体素子を形成する工程は、前記放熱構造を形成するエッチングの際、前記半導体素子がエッチングされないように表面を被覆する保護膜を形成する工程を含むことを特徴とするものである。
【発明の効果】
【００１３】
本発明により形成した放熱構造は、発熱部から熱を放射する際、熱伝導のみならず、放熱構造から直接放射する構造となるため、放熱効率が格段に向上する半導体装置を製造することができる。本発明の製造方法は、通常の半導体装置に製造工程により形成することができるため、歩留まり良く製造することができる。さらに、実装後に放熱構造を形成するため、実装時の歩留まり低下がなくなる。
【発明を実施するための最良の形態】
【００１４】
以下本発明の半導体装置の製造方法について、いわゆるフリップチップ型半導体装置の製造方法を例にとり説明する。
【実施例１】
【００１５】
図１は本願発明の製造方法に使用する半導体素子１０の断面図であり、図において１１は半導体基板、１２は半導体素子が形成される単層あるいは複数の半導体層が積層した半導体層、１３は半導体基板の表面に形成した電極上に形成されたバンプ電極、１４は保護膜、１５は模式的に示した発熱部である。以下図は、半導体装置の表面を下面に、裏面を上面に表す。図２は本願発明の第１の実施例の半導体装置の製造方法の説明図である。まず、半導体装置１０の表面近傍に半導体素子を形成した後、実装基板２０上に形成した平面回路２１に接続するためのバンプ電極１３を形成する。半導体素子１０の表面は、後述する放熱構造を形成する際のエッチングにより、エッチングされないようにするため、窒化膜等からなる保護膜１４で覆われている（図１）。その後、平面回路２１が形成された実装基板２０上に、半導体素子１０をフェースダウン姿勢でいわゆるフリップチップ実装する（図２ａ）。実装後、露出する半導体素子１０の裏面の放熱構造形成予定領域をドライエッチングする。反応ガス、真空度、印加電圧等を調整することで、結晶方位に依存せず、所望の荒さの不規則な凹凸部１６を形成することができる（図２ｂ）。この凹凸部１６は、半導体基板１の結晶方位に依存しない不規則な凹部及び凸部が形成された凹凸形状となる。本発明の凹凸形状は、通常の半導体基板の表面（研磨後のエッチングを行い、平面状に加工した表面）あるいは結晶方位に依存した規則的な形状（従来例で説明したＶ字形状）の場合と比較して、熱の放射が多くなる。即ち、発熱部１５から放射される赤外線は、不規則な凹部あるいは凸部形状表面で反射して、半導体基板１１内に留まる確率が少なくなり、外部雰囲気に効率的に放熱することになる。なお、ドライエッチングの条件を適宜設定すれば、半導体素子１０の表面に保護膜１４を形成しなくても、半導体素子１０の表面がエッチングされることはない。
【００１６】
半導体素子をドライエッチングする際に、実装基板上には、基板部材及び平面回路を構成する配線金属等が露出することになるが、上述のドライエッチングにより、配線金属等に影響がある場合には、実装基板上を酸化膜等の別の保護膜で覆い、半導体素子を実装した後、除去する構成とすることもできる。
【実施例２】
【００１７】
次に第２の実施例について説明する、第１の実施例同様、平面回路２１が形成された実装基板２０上に、半導体素子１０をフェースダウン姿勢でいわゆるフリップチップ実装する（図３ａ）。凹凸部１６を形成するためウエットエッチングを行う。ウエットエッチングを行う場合は、半導体素子１０を実装基板２０に実装した後、主に拡散律速性のエッチング液を用いて、露出する半導体素子１０表面をエッチングする。その結果、半導体素子１０表面全体に、結晶方位に依存しない不規則な凹凸部１６を形成することができる。エッチング液の組成を適宜選択することで、所望の表面荒さの凹凸部を形成することができる。一例として、半導体素子１０がＧａＡｓである場合、６０％硝酸でエッチングすることで数μm程度の凹凸のある表面荒さの凹凸部を形成することができる。半導体素子１０表面は、保護膜１４に覆われているので、エッチングされることはない。この場合、半導体素子１０の側面部も結晶方位に依存しない不規則な凹凸部１６が形成されるので、上述の実施例１に較べて、さらに放熱効果が期待できる（図３ｂ）。
【００１８】
なお、半導体素子をエッチングする際に、実装基板上には、基板部材及び平面回路を構成する配線金属等が露出することになるが、上記エッチングにより、配線金属等に影響がある場合には、実装基板回路上を酸化膜等の別の保護膜で覆い、半導体素子を実装した後、除去する構成とすることができる。
【実施例３】
【００１９】
次に第３の実施例について説明する。第１、第２の実施例同様、平面回路が形成された実装基板２０上に、半導体素子１０をフェースダウン姿勢でいわゆるフリップチップ実装する（図４ａ）。次に不純物イオンを注入し、半導体素子１０の表面１７をアモルファス化する（図４ｂ）。その後、ウエットエッチングを行う。その結果、エッチングされた表面は、結晶方位に依存しない不規則な凹凸部１６が形成されることになる（図４ｃ）。
【００２０】
この場合も、半導体素子をエッチングする際あるいはイオン注入する際に、実装基板上には、基板部材及び平面回路を構成する配線金属等が露出することになるが、上記エッチング等により、配線金属等に影響がある場合には、実装基板回路上を酸化膜等の別の保護膜で覆い、半導体素子を実装した後、除去する構成とすることができる。
【実施例４】
【００２１】
次に第４の実施例について説明する。まず上述の実施例と異なり、表面に保護膜１４を形成しない半導体素子１０を用意する（図５）。実装基板２０上に、半導体素子１０をフェースダウン姿勢でいわゆるフリップチップ実装する（図６ａ）。次に、半導体素子１０表面及び実装基板２０表面全体にホトレジスト１８を塗布する。このとき、半導体素子１０と実装基板２０との間にホトレジスト１８を充填するようにする（図６ｂ）。全面露光した後、現像を行う。その結果、表面に露出するホトレジスト１８は除去され、半導体素子１０の影になる半導体素子１０と実装基板２０との間に、選択的にホトレジスト１８を残すことができる（図６ｃ）。このように残されたホトレジスト１８が、上述の図１に示す半導体素子１０の表面に形成した保護膜１４同様、半導体素子１０の表面を保護することになる。その後、半導体素子１０の表面をドライエッチングして凹凸部１６を形成する（図６ｄ）。反応ガス、真空度、印加電圧等を調整することで、結晶方位に依存せず、所望の荒さの不規則な凹凸部１６を形成することができる。その後、半導体素子１０と実装基板２０の間に残るホトレジスト１８を、アセトン等の有機溶剤で溶解除去する（図６ｅ）。本実施例によれば、半導体素子１０表面に保護膜を形成する必要がないので、半導体素子の製造工程が簡便になるという利点がある。なお、実施例１と同様に、ドライエッチングの条件を適宜設定すれば、半導体素子１０の表面にホトレジスト１８を残さなくても、半導体素子１０の表面がエッチングされることはない。
【００２２】
またドライエッチングの代わりに、実施例２で説明したウエットエッチングを行い、凹凸部１６を形成することができるし、実施例３で説明した不純物イオンを注入して半導体素子１０の表面をアモルファス化した後、ウエットエッチングを行い、凹凸部１６を形成することができる。なお、ウエットエッチングを行う場合は、半導体素子１０表面を保護するため、ホトレジスト１８を残す必要があることは言うまでもない。
【実施例５】
【００２３】
次に第５の実施例を説明する。第４の実施例同様、表面に保護膜１４を形成しない半導体素子１０を用意する（図５）。実装基板２０上に、半導体素子１０をフェースダウン姿勢でいわゆるフリップチップ実装する（図７ａ）。次に、半導体素子１０表面及び実装基板２０表面全体にホトレジスト１８を塗布する。このとき、半導体素子１０と実装基板２０との間にホトレジスト１８を充填するようにする（図７ｂ）。次に、半導体素子１０の表面の一部に開口１９を形成するように露光し、現像を行う（図７ｃ）。その後、半導体素子１０の開口１９のみを結晶方位に依存しない不規則な凹凸部１６を形成するよう第１の実施例で説明したドライエッチングを行う（図７ｄ）。その後、ホトレジスト１８を有機溶剤等で除去することにより、結晶方位に依存しない不規則な凹凸部１６を備えた半導体装置が完成する（図７ｅ）。
【００２４】
また、ドライエッチングの代わりに、実施例２で説明したウエットエッチングを行い、凹凸部１６を形成することができし、実施例３で説明した不純物イオンを注入して半導体素子１０の表面をアモルファス化した後、ウエットエッチングを行い、凹凸部１６を形成することもできる。なお、ウエットエッチングを行う場合は、半導体素子１０表面を保護するため、ホトレジスト１８を残す必要があることは言うまでもない。
【００２５】
さらに半導体素子１０上に開口１９を形成する際、開口を形成する代わりに、ホトレジストが円形に残るようにパターニングし、ホトレジスト１８と半導体素子１０との密着性を、通常のホトリソグラフ法による場合より弱くし、結晶方位の出ないエッチング液を用いてウエットエッチングし、断面が円弧状になる、いわゆるドーム形状の凸形状を形成したり、ウエットエッチングを途中で止めることで、表面に平坦部を残したドーム形状とすることもできる。この場合においてもウエットエッチングを行うため、半導体素子１０表面を保護するため、ホトレジスト１８を残す必要があることは言うまでもない。
【実施例６】
【００２６】
次に第６の実施例を説明する。表面に保護膜１４を形成しない半導体素子１０を用意する（図５）。実装基板２０上に、半導体素子１０をフェースダウン姿勢でいわゆるフリップチップ実装する（図８ａ）。次に、半導体素子１０表面及び実装基板２０表面全体にホトレジスト１８を塗布する。このとき、半導体素子１０と実装基板２０との間にホトレジスト１８を充填するようにする（図８ｂ）。次に、半導体素子１０の表面の一部に開口１９を形成するように露光し、現像を行う（図８ｃ）。このとき実施例では、ホトレジスト１８の開口部の断面形状が、リフトオフ可能な十分な高さで、かつ垂直形状、オーバーリング形状、ひさし形状等となるようにする。その後、真空蒸着法により金を蒸着する。真空度、蒸着速度等を調整することにより、蒸着された金膜は黒色となり、反射のない金膜、いわゆる金黒とすることができる。（図８ｄ）。通常のリフトオフを行い、ホトレジスト１８を除去することにより、金膜２２を備えた半導体装置が完成する。（図８ｅ）。
【００２７】
ここで、金膜２２の代りにビスマスを真空度、蒸着速度等を調整しながら蒸着することで、表面が黒色で反射のない、いわゆるビスマス黒と呼ばれるビスマス膜を形成することができる。あるいはタングステン線を酸素雰囲気で加熱することで酸化タングステンを半導体素子に付着させる、いわゆる煙着タングステンとすることもできる。また酸化タングステンを水素雰囲気中でアニールして還元し、タングステンからなる煙着還元水素タングステン膜とすることもできる。
【実施例７】
【００２８】
次に第７の実施例を説明する。表面に保護膜１４を形成しない半導体素子１０を用意する（図５）。実装基板２０上に、半導体素子１０をフェースダウン姿勢でいわゆるフリップチップ実装する（図９ａ）。次に、半導体素子１０表面及び実装基板２０表面全体にホトレジスト１８を塗布する。このとき、半導体素子１０と実装基板２０との間にホトレジスト１８を充填するようにする（図９ｂ）。次に、半導体素子１０の表面の一部に開口１９を形成するように露光及び現像を行う（図９ｃ）。このとき実施例では、ホトレジスト１８の開口部の断面形状が、リフトオフ可能な十分な高さで、かつ垂直形状、オーバーリング形状、ひさし形状等となるようにする。その後、第２の実施例で説明したようにウエットエッチングを行い、表面に凹凸部１６を形成する（図９ｄ）。さらに凹凸部１６が形成した半導体素子１０表面に、第６の実施例で説明したように真空蒸着法により金２２膜を蒸着する（図９ｅ）。通常のリフトオフを行い、ホトレジスト１８を除去することにより、凹凸部１６上に金膜２２を備えた半導体装置が完成する（図９ｆ）。
【００２９】
ここで、金膜２２の代りにビスマスを真空度、蒸着速度等を調整しながら蒸着することで、表面が黒色で反射のない、いわゆるビスマス黒と呼ばれるビスマス膜を形成することができる。あるいはタングステン線を酸素雰囲気で加熱することで酸化タングステンを半導体素子に付着させる、いわゆる煙着タングステンとすることもできる。また酸化タングステンを水素雰囲気中でアニールして還元し、タングステンからなる煙着還元水素タングステン膜とすることもできる。
【００３０】
以上説明したように本発明の半導体装置の製造方法によれば、実装基板に半導体素子を接続した後に、半導体素子裏面に結晶方位に依存しない不規則な凹凸部等を有する放熱構造形成する構成であるため、発熱部の熱を放熱構造から直接外部雰囲気に放射するため、放熱構造から半導体基板や金属膜を伝導させる放熱構造に較べ、放熱効率の高い放熱構造を簡便に形成すると共に、実装時には放熱構造がないため、歩留まり良く実装基板に接続することが可能となる。具体的に、本発明の製造方法によりガンダイオード発振器を形成し、上述の実施例２に従い、実装後、ウエットエッチング前後の発振出力特性を測定した結果を図１０に示す。−３０℃、２０℃、８５℃の各温度において発振出力（Output Power,
グラフ右軸）が向上しており、良好な放熱構造が形成されていることがわかる。またウエットエッチングにより形成された凹凸形状は非常に脆く、放熱構造を形成した後に実装した場合、実装用治具が接触した部分の凹凸形状が破損し、ダストが発生して、実装用治具に付着し、正常に固着できないなどの不具合が生じたが、本発明に従えば、このような不具合が生じることはなかった。
【００３１】
なお本発明は、ガンダイオードに限らず、高出力半導体装置に適用することが可能であり、化合物半導体の他、種々の半導体装置に適用することが可能である。また、フリップチップ型半導体装置に限定されるものでもない。
【図面の簡単な説明】
【００３２】
【図１】本発明に用いる半導体素子を説明する図である。
【図２】本発明の第１の実施例を説明する図である。
【図３】本発明の第２の実施例を説明する図である。
【図４】本発明の第３の実施例を説明する図である。
【図５】本発明に用いる別の半導体素子を説明する図である。
【図６】本発明の第４の実施例を説明する図である。
【図７】本発明の第５の実施例を説明する図である。
【図８】本発明の第６の実施例を説明する図である。
【図９】本発明の第７の実施例を説明する図である。
【図１０】本発明により形成したガンダイオード発振器の温度特性を説明する図である。
【符号の説明】
【００３３】
１０：半導体素子  １１：半導体基板  １２：半導体層  １３：バンプ電極  １４：保護膜  １５：発熱部  １６：凹凸部  １７：表面  1８：ホトレジスト  １９：開口  ２０：実装基板  ２１：回路配線  ２２：金膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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