(57)【要約】【課題】  データ線方向に並列に多数接続されたメモリセルへの同時書込みアクセス、すなわち、セル多重選択は、メモリ機能的に禁止であり、前記のような構成のメモリアレイでは、書込みアクセスが長く、テスト時間の短縮が図れない。【解決手段】  前記構成のメモリアレイ１００に対して、書込みアクセスにおいてデータ線１１１，１１２，１１３，１１４方向、及びワード線１０１，１０２，１０３，１０４方向に複数のメモリセルを同時にアクセスするアクセスシーケンサ、及び制御信号生成回路としてのテストデコーダ３００を設け、前記テストデコーダ３００を用いて、書込みアクセス処理効率の向上を図り、テストアクセス時間を削減する。【選択図】  図１
2005032375.tif 000002
【特許請求の範囲】
【請求項１】
データ線方向、およびワード線方向に、それぞれ少なくとも一つ以上の複数のメモリセルを配置してなるメモリアレイ、前記メモリセルを活性化させる少なくとも一つ以上の複数のワード線、および前記複数のメモリセルにそれぞれ接続された少なくとも一つ以上の複数のデータ線、を備えた半導体記憶装置をテストするテスト方法であって、
前記少なくとも一つ以上のワード線を同時刻に活性化させることにより、前記複数のメモリセルを同時刻に活性化させ、
前記少なくとも一つ以上のデータ線から、前記複数のメモリセルに対して、同時刻に同じ書き込みデータを書込む、
ことを特徴とする半導体記憶装置のテスト方法。
【請求項２】
請求項１記載の半導体記憶装置のテスト方法において、
前記同時刻に活性化させるワード線の組み合わせは、全Ｎ本（Ｎは２以上の整数）のワード線の、（２のＮ乗）個の異なるワード線の組合せの中から、少なくとも一組以上のワード線を選択した状態を含む、
ことを特徴とする半導体記憶装置のテスト方法。
【請求項３】
請求項２記載の半導体記憶装置のテスト方法において、
前記同時刻に活性化させるワード線の組み合わせは、
前記全Ｎ本のワード線のうちのデータ線方向の順番に一つおきのワード線を、同時刻に活性化させる第１のワード線選択状態と、
前記第１のワード線選択状態で活性化されなかったワード線のみを、同時刻に活性化させる第２のワード線選択状態と、を有する、
ことを特徴とする半導体記憶装置のテスト方法。
【請求項４】
データ線方向、およびワード線方向に、それぞれ少なくとも一つ以上の複数のメモリセルを配置してなるメモリアレイ、前記メモリセルを活性化させる少なくとも一つ以上の複数のワード線、および前記複数のメモリセルにそれぞれ接続された少なくとも一つ以上の複数のデータ線、を備えた半導体記憶装置をテストするテスト方法であって、
前記複数のメモリセル内の特定メモリセルに対してデータ線方向に上下に配置された２つの隣接メモリセルに接続された２つのワード線を同時刻に活性化させ、
前記２つの隣接メモリセルに接続された一つのデータ線から、前記活性化された２つの隣接メモリセルに対して、同時刻に同じ書き込みデータを書込む、
ことを特徴とする半導体記憶装置のテスト方法。
【請求項５】
請求項４記載の半導体記憶装置のテスト方法において、
前記書込みデータは、前記特定メモリセルの書込み値の反転値である、
ことを特徴とする半導体記憶装置のテスト方法。
【請求項６】
データ線方向、およびワード線方向に、それぞれ少なくとも一つ以上の複数のメモリセルを配置してなるメモリアレイ、前記メモリセルを活性化させる少なくとも一つ以上の複数のワード線、および前記複数のメモリセルにそれぞれ接続された少なくとも一つ以上の複数のデータ線、を備えた半導体記憶装置をテストするテスト方法であって、
前記複数のメモリセル内の特定メモリセルに対してワード線方向に左右に配置された２つの隣接メモリセルに接続された一つのワード線を同時刻に活性化させ、
前記２つの隣接メモリセルに接続された２つのデータ線から、前記活性化された２つの隣接メモリセルに対して、同時刻に同じ書き込みデータを書込む、
ことを特徴とする半導体記憶装置のテスト方法。
【請求項７】
請求項６記載の半導体記憶装置のテスト方法において、
前記書込みデータは、前記特定メモリセルの書込み値の反転値である、
ことを特徴とする半導体記憶装置のテスト方法。
【請求項８】
データ線方向、およびワード線方向に、それぞれ少なくとも一つ以上の複数のメモリセルを配置してなるメモリアレイ、前記メモリセルを活性化させる少なくとも一つ以上の複数のワード線、および前記複数のメモリセルにそれぞれ接続された少なくとも一つ以上の複数のデータ線を備えた半導体記憶装置をテストするテスト方法であって、
前記複数のメモリセル内の特定メモリセルに対して対角に配置された四つの隣接メモリセルに接続された２つのワード線を同時刻に活性化させ、
前記四つの隣接メモリセルに接続された２つのデータ線から、前記活性化された四つの隣接メモリセルに対して、同時刻に同じ書き込みデータを書込む、
ことを特徴とする半導体記憶装置のテスト方法。
【請求項９】
請求項８記載の半導体記憶装置のテスト方法において、
前記書込みデータは、前記特定メモリセルの書込み値の反転値である、
ことを特徴とする半導体記憶装置のテスト方法。
【請求項１０】
データ線方向、およびワード線方向に、それぞれ少なくとも一つ以上の複数のメモリセルを配置してなるメモリアレイと、
前記メモリセルを活性化させる少なくとも一つ以上の複数のワード線と、
前記複数のメモリセルにそれぞれ接続された少なくとも一つ以上の複数のデータ線と、を備えた半導体記憶装置であって、
前記ワード線を少なくとも一つ以上のワード線を活性化させることにより、前記複数のメモリセルを同時刻に活性化させ、
前記少なくとも一つ以上のデータ線から、前記複数のメモリセルに対して、同時刻に同じ書き込みデータを書込む、
ことを特徴とする半導体記憶装置。
【請求項１１】
請求項１０記載の半導体記憶装置において、
書込みアクセス時に全メモリセルに対して書込みを行った後、読出しアクセス時に前記全メモリセルの値を１つずつ読出すとともに、前記全メモリセルへの書込み値と予め記憶した期待値との比較を行い、メモリセルテストのＰＡＳＳ／ＦＡＩＬの自己判定を行う手段を備えた、
ことを特徴とする半導体記憶装置。
【請求項１２】
請求項１０または１１に記載の半導体記憶装置において、
前記ワード線制御と、前記データ線制御と、前記書込みデータ制御とを、ＣＰＵを用いてプログラマブルに行う、
ことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置、およびそのテスト方法に関し、特に、データ線方向に複数接続されたメモリセルと、上記メモリセルを活性化させる複数のワード線により構成されたメモリアレイを備えた半導体記憶装置、およびそのテスト方法に関するものである。
【背景技術】
【０００２】
従来の半導体記憶装置のテスト方法としては、メモリアレイのワード線方向に並行に接続されたメモリセルを同時に活性化し、同時書込みを行いメモリアレイへの書込み時間の短縮を図ることにより、メモリアレイのテスト時間の短縮を可能としている（例えば、特許文献１参照。）。
【０００３】
また、各データ線に対して複数のメモリアレイを接続したバンク構成のメモリに対しても、並列に接続されたメモリアレイを同時に書込みアクセスし、同時書込みを行いメモリへの書込み時間の短縮を図ることにより、テスト時間の短縮を可能としている（例えば、特許文献２参照。）。
【特許文献１】特開平５−２４９１９６号公報（第１５−１７頁、第１図、第３図）
【特許文献２】特開平６−２６７２９８号公報（第９頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
このような従来の半導体記憶装置のテスト方法では、ワード線方向に並列に接続されたメモリセルに対しては、同時書込みアクセスによるアクセス時間の短縮を図ることができるが、データ線方向に並列に接続されたメモリセルに対しての同時書込みアクセスは、メモリの機能としては不可であった。よって、データ線方向にメモリセルが多数接続された構成のメモリアレイに対しては、書込み時間の短縮によるテスト時間の短縮を図ることはできないこととなる。
【０００５】
本発明は、上記のような従来の問題点を解決するためになされたもので、データ線方向にメモリセルが多数接続された構成のメモリアレイに対するテスト時間の短縮を、簡便、かつ小さい回路規模で実現することのできる半導体記憶装置、及びそのテスト方法を提供することを目的としている。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明にかかる半導体記憶装置は、メモリアレイへの書込みアクセスを行うにおいて、データ線、及びワード線方向に並んだ複数のメモリセルを同時にアクセスすることができ、書込みアクセス時間の削減を図ることができるようにしたものである。
【０００７】
また、本発明にかかる半導体記憶装置のテスト方法は、データ線、及びワード線方向に並んだ複数のメモリセルを同時にアクセスできるようにし、テストアクセス時間を削減しようとする半導体記憶装置に対してテストを行うにおいて、テスト対象メモリセルに対し相互作用が強く働くよう、隣接セルが同時に変移するテストパターンを生成する、ことを特徴とする。
【０００８】
上記のような特徴によって、本発明にかかる半導体記憶装置は、書込みアクセス処理効率の向上が可能となるものであり、本発明にかかる半導体記憶装置のテスト方法は、テストコストの削減と、テスト品質の向上とを達成することが可能となる。
【発明の効果】
【０００９】
本発明の請求項１にかかる半導体集積回路のテスト方法によれば、データ線方向、およびワード線方向に、それぞれ少なくとも一つ以上の複数のメモリセルを配置してなるメモリアレイ、前記メモリセルを活性化させる少なくとも一つ以上の複数のワード線、および前記複数のメモリセルにそれぞれ接続された少なくとも一つ以上の複数のデータ線、を備えた半導体記憶装置をテストするテスト方法であって、前記少なくとも一つ以上のワード線を同時刻に活性化させることにより、前記複数のメモリセルを同時刻に活性化させ、前記少なくとも一つ以上のデータ線から、前記複数のメモリセルに対して、同時刻に同じ書き込みデータを書込むものとしたので、データ線方向にメモリセルが多数接続された構成のメモリアレイへの書込みアクセスにおいて、簡便かつ小規模の回路により、データ線、及びワード線方向に複数のメモリセルを同時にアクセスすることにより、書込みアクセスの処理効率を高めることが可能となり、またこれにより、テスト時間、即ちテストコスト削減を図るとともに、テスト品質を向上することが可能となる。
【００１０】
この発明の請求項２にかかる半導体記憶装置のテスト方法によれば、請求項１記載の半導体記憶装置のテスト方法において、前記同時刻に活性化させるワード線の組み合わせは、全Ｎ本（Ｎは２以上の整数）のワード線の、（２のＮ乗）個の異なるワード線の組合せの中から、少なくとも一組以上のワード線を選択した状態を含むものとしたので、データ線方向にメモリセルが多数接続された構成のメモリアレイへの書込みアクセスにおいて、簡便かつ小規模の回路により、データ線、及びワード線方向に複数のメモリセルを同時にアクセスする機構を設けたことにより、書込みアクセスの処理効率を高めることが可能となり、またこれにより、テスト時間、即ちテストコスト削減を図るとともに、テスト品質を向上することが可能となる。
【００１１】
この発明の請求項３にかかる半導体記憶装置のテスト方法によれば、請求項２記載の半導体記憶装置において、前記全Ｎ本のワード線のうちのデータ線方向の順番に一つおきのワード線を、同時刻に活性化させる第１のワード線選択状態と、前記第１のワード線選択状態で活性化されなかったワード線のみを、同時刻に活性化させる第２のワード線選択状態と、を有するものとしたので、データ線方向にメモリセルが多数接続された構成のメモリアレイへの書込みアクセスにおいて、簡便かつ小規模の回路により、データ線、及びワード線方向に複数のメモリセルを同時にアクセスすることにより、書込みアクセスの処理効率を高めることが可能となり、またこれにより、テスト時間、即ちテストコスト削減を図るとともに、テスト品質を向上することが可能となる。
【００１２】
この発明の請求項４にかかる半導体記憶装置のテスト方法によれば、データ線方向、およびワード線方向に、それぞれ少なくとも一つ以上の複数のメモリセルを配置してなるメモリアレイ、前記メモリセルを活性化させる少なくとも一つ以上の複数のワード線、および前記複数のメモリセルにそれぞれ接続された少なくとも一つ以上の複数のデータ線を備えた半導体記憶装置をテストするテスト方法であって、前記複数のメモリセル内の特定メモリセルに対してデータ線方向に上下に配置された２つの隣接メモリセルに接続された２つのワード線を同時刻に活性化させ、前記２つの隣接メモリセルに接続された一つのデータ線から、前記活性化された２つの隣接メモリセルに対して、同時刻に同じ書き込みデータを書込むようにしたので、データ線方向にメモリセルが多数接続された構成のメモリアレイへの書込みアクセスにおいて、簡便かつ小規模の回路により、データ線、及びワード線方向に複数のメモリセルを同時にアクセスすることにより、書込みアクセスの処理効率を高めることが可能となり、またこれにより、テスト時間、即ちテストコスト削減を図るとともに、テスト品質を向上することが可能となる。
【００１３】
この発明の請求項５にかかる半導体記憶装置のテスト方法によれば、請求項４記載の半導体記憶装置のテスト方法において、前記書込みデータは、前記特定メモリセルの書込み値の反転値であるものとしたので、データ線方向にメモリセルが多数接続された構成のメモリアレイへの書込みアクセスにおいて、簡便かつ小規模の回路により、データ線、及びワード線方向に複数のメモリセルを同時にアクセスすることにより、書込みアクセスの処理効率を高めることが可能となり、またこれにより、テスト時間、即ちテストコスト削減を図るとともに、テスト品質を向上することが可能となる。
【００１４】
この発明の請求項６にかかる半導体記憶装置のテスト方法によれば、データ線方向、およびワード線方向に、それぞれ少なくとも一つ以上の複数のメモリセルを配置してなるメモリアレイ、前記メモリセルを活性化させる少なくとも一つ以上の複数のワード線、および前記複数のメモリセルにそれぞれ接続された少なくとも一つ以上の複数のデータ線を備えた半導体記憶装置をテストするテスト方法であって、前記複数のメモリセル内の特定メモリセルに対してワード線方向に左右に配置された２つの隣接メモリセルに接続された一つのワード線を同時刻に活性化させ、前記２つの隣接メモリセルに接続された２つのデータ線から、前記活性化された２つの隣接メモリセルに対して、同時刻に同じ書き込みデータを書込むものとしたので、データ線方向にメモリセルが多数接続された構成のメモリアレイへの書込みアクセスにおいて、簡便かつ小規模の回路により、データ線、及びワード線方向に複数のメモリセルを同時にアクセスすることにより、書込みアクセスの処理効率を高めることが可能となり、またこれにより、テスト時間、即ちテストコスト削減を図るとともに、テスト品質を向上することが可能となる。
【００１５】
この発明の請求項７にかかる半導体記憶装置のテスト方法によれば、請求項６記載の半導体記憶装置のテスト方法において、前記書込みデータは、前記特定メモリセルの書込み値の反転値であるものとしたので、上記と同様、簡便かつ小規模の回路により、データ線方向にメモリセルが多数接続された構成のメモリアレイへの書込みアクセスの処理効率を高めることが可能となり、また、テスト時間、即ちテストコスト削減を図るとともに、テスト品質を向上することが可能となる。
【００１６】
この発明の請求項８にかかる半導体記憶装置のテスト方法によれば、データ線方向、およびワード線方向に、それぞれ少なくとも一つ以上の複数のメモリセルを配置してなるメモリアレイ、前記メモリセルを活性化させる少なくとも一つ以上の複数のワード線、および前記複数のメモリセルにそれぞれ接続された少なくとも一つ以上の複数のデータ線を備えた半導体記憶装置をテストするテスト方法であって、前記複数のメモリセル内の特定メモリセルに対して対角に配置された四つの隣接メモリセルに接続された２つのワード線を同時刻に活性化させ、前記四つの隣接メモリセルに接続された２つのデータ線から、前記活性化された四つの隣接メモリセルに対して、同時刻に同じ書き込みデータを書込むものとしたので、データ線方向にメモリセルが多数接続された構成のメモリアレイへの書込みアクセスにおいて、簡便かつ小規模の回路により、データ線、及びワード線方向に複数のメモリセルを同時にアクセスすることにより、書込みアクセスの処理効率を高めることが可能となり、また、テスト時間、即ちテストコスト削減を図るとともに、テスト品質を向上することが可能となる。
【００１７】
この発明の請求項９にかかる半導体記憶装置のテスト方法によれば、請求項８記載の半導体記憶装置のテスト方法において、前記書込みデータは、前記特定メモリセルの書込み値の反転値であるものとしたので、データ線方向にメモリセルが多数接続された構成のメモリアレイへの書込みアクセスにおいて、簡便かつ小規模の回路により、データ線、及びワード線方向に複数のメモリセルを同時にアクセスすることにより、書込みアクセスの処理効率を高めることが可能となり、また、テスト時間、即ちテストコスト削減を図るとともに、テスト品質を向上することが可能となる。
【００１８】
この発明の請求項１０にかかる半導体記憶装置によれば、データ線方向、およびワード線方向に、それぞれ少なくとも一つ以上の複数のメモリセルを配置してなるメモリアレイと、前記メモリセルを活性化させる少なくとも一つ以上の複数のワード線と、前記複数のメモリセルにそれぞれ接続された少なくとも一つ以上の複数のデータ線とを備えた半導体記憶装置であって、前記ワード線を少なくとも一つ以上のワード線を活性化させることにより、前記複数のメモリセルを同時刻に活性化させ、前記少なくとも一つ以上のデータ線から、前記複数のメモリセルに対して、同時刻に同じ書き込みデータを書込むものとしたので、データ線方向にメモリセルが多数接続された構成のメモリアレイへの書込みアクセスにおいて、データ線、及びワード線方向に複数のメモリセルを同時にアクセスする機構を設けることにより、簡便かつ小規模の回路により、データ線方向にメモリセルが多数接続された構成のメモリアレイへの書込みアクセスの処理効率を高めることが可能となり、またこれにより、テスト時間、即ちテストコスト削減を図るとともに、テスト品質を向上することが可能となる。
【００１９】
この発明の請求項１１にかかる半導体記憶装置によれば、請求項１０記載の半導体記憶装置において、書込みアクセス時に全メモリセルに対して書込みを行った後、読出しアクセス時に前記全メモリセルの値を１つずつ読出すとともに、前記全メモリセルへの書込み値と予め記憶した期待値との比較を行い、メモリセルテストのＰＡＳＳ／ＦＡＩＬの自己判定を行う手段を備えた、ものとしたので、上記と同様、簡便かつ小規模の回路により、データ線方向にメモリセルが多数接続された構成のメモリアレイへの書込みアクセスの処理効率を高めることが可能となり、また、テスト時間、即ちテストコスト削減を図るとともに、テスト品質を向上することが可能となる。
【００２０】
この発明の請求項１２にかかる半導体記憶装置によれば、請求項１０または１１に記載の半導体記憶装置において、前記ワード線制御と、前記データ線制御と、前記書込みデータ制御とを、ＣＰＵを用いてプログラマブルに行うものとしたので、簡便かつ小規模の回路により、データ線方向にメモリセルが多数接続された構成のメモリアレイへの書込みアクセスにおいて、データ線、及びワード線方向に複数のメモリセルを同時にアクセスする機構を制御することにより、書込みアクセスの処理効率を高めることが可能となり、また、テスト時間、即ちテストコスト削減を図るとともに、テスト品質を向上することが可能となる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態について、図面を参照しながら説明する。
（実施の形態１）
この実施の形態１は、請求項１，２の発明に対応するものであり、メモリアレイを構成する全てのメモリセルに対し同じ書き込みデータを同時に書き込むようにしたものである。
図１は本発明の実施の形態１による半導体記憶装置を示す図であり、本実施の形態１による半導体記憶装置の構成と、これを用いた書込みアクセス方式とを示すものである。
【００２２】
図１において、１０１〜１０４はワード線、１１１〜１１４はデータ線、１１５〜１１８は、各データ線１１１〜１１４に対して反転した信号が入出力される反転データ線、１２１〜１２４、及び１３１〜１３４、及び１４１〜１４４、及び１５１〜１５４は、ワード線１０１〜１０４及びデータ線１１１〜１１４に、それぞれ接続されたメモリセル、１００は、これらメモリセル１２１〜１２４，１３１〜１３４，１４１〜１４４，１５１〜１５４からなるメモリアレイ、１６１〜１６４は、データ線１１１〜１１４及び反転データ線１１５〜１１８に接続されたセンスアンプ、１７１〜１７４は、センスアンプ１６１〜１６４と、入出力線との接続を制御するスイッチ回路、１８１〜１８４は、スイッチ回路１７１〜１７４のＯＮ／ＯＦＦ制御を行うデータ線選択信号、１９１はスイッチ回路１７１〜１７４と接続される入出力線、１９２は入出力線１９１に対して反転した信号が入出力される反転入出力線、２０１〜２０４は、通常動作時に、セレクタ回路２２１〜２２４を経由してワード線１０１〜１０４に接続される通常ワード線、２１１〜２１４は、テスト動作時に、セレクタ回路２２１〜２２４を経由してワード線１０１〜１０４に接続されるテストワード線、２２０は通常動作か、テスト動作かを示すモード選択信号、２２１〜２２４は、通常ワード線２０１〜２０４と、テストワード線２１１〜２１４とを、モード選択信号２２０により選択するワード線セレクタ、２３１〜２３４は、通常動作時に、セレクタ回路２５１〜２５４を経由してデータ線選択信号１８１〜１８４に接続される通常データ線選択信号、２４１〜２４４は、テスト動作時に、セレクタ回路２５１〜２５４を経由してデータ線選択信号１８１〜１８４に接続されるテストデータ線選択信号、２５１〜２５４は、通常データ線選択信号２３１〜２３４と、テストデータ線選択信号２４１〜２４４とを、モード選択信号２２０により選択するデータ線選択信号セレクタ、３００はテストワード線２１１〜２１４、及びテストデータ線選択信号２４１〜２４４を出力するテストデコーダである。
【００２３】
以上のように構成された本実施の形態１による半導体記憶装置について、以下その動作を説明する。
図１に示された半導体記憶装置は、メモリセル１２１〜１５４により構成された４×４構造のメモリアレイの例を示すものである。
通常動作時のメモリアレイへのデータ書込みは、一意のアドレスアクセスに対し一意のメモリセルがアクセスされる。例えば、メモリセル１２１〜１５４がアドレス０ｘ０〜０ｘｆ（０ｘは１６進数を表す）に対して各々マッピングされている場合、メモリアドレス０ｘ０への書込みアクセスに対し通常ワード線２０１、及び通常データ線選択信号２３１が活性化される。ワード線セレクタ２２１は通常動作時にモード選択信号２２０が“Ｌ”となり、通常ワード線２０１を選択出力するため、ワード線１０１を活性化する。同時に、データ線選択信号セレクタ２５１は通常データ線選択信号２３１を選択出力し、データ線選択信号１８１を活性化する。これにより、入出力線１９１、及び反転入出力線１９２からスイッチ回路１７１、及びセンスアンプ１６１を介し、データ線１１１、及び反転データ線１１５へ書込みデータが入力され、メモリセル１２１にデータが書込まれる。
【００２４】
これに対し、テスト動作時のモード選択信号２２０は“Ｈ”となり、ワード線セレクタ２２１はテストワード線２１１を選択出力すると同時に、ワード線セレクタ２２２〜２２４もテストワード線２１２〜２１４を選択出力する。同様に、データ線選択信号セレクタ２５１〜２５４はテストデータ線選択信号２４１〜２４４を選択出力する。テストワード線２１１〜２１４、及びテストデータ線選択信号２４１〜２４４はテストデコーダ３００より出力され、テスト動作時に任意の値を出力する。従って、テストデコーダ３００により、通常動作のような一回のアクセスに対して一個のメモリセルアクセスを行うだけでなく、一回のアクセスに対して複数個のメモリセルアクセスが可能となる。
【００２５】
図５は、図１に示した半導体記憶装置における前記通常動作、及び前記テスト動作時の書込みアクセスを示したタイミングチャートであり、ａ〜ｓは、前記各信号の波形を示す。
図５において、（ａ）はクロック信号を示し、以後の各信号はクロック同期信号として扱われる。（ｂ）は通常動作におけるメモリセル１２１〜１５４にマッピングされたメモリアドレス、（ｃ）は入出力線１９１、（ｄ）〜（ｇ）は通常ワード線２０１〜２０４、（ｈ）〜（ｋ）は通常データ線選択信号２３１〜２３４、（ｌ）〜（ｏ）はテストワード線２１１〜２１４、（ｐ）〜（ｓ）はテストデータ線選択信号２４１〜２４４の各信号波形を示す。４０１は書込みアクセス開始時刻、４０２は通常書込みアクセス終了時刻、４０３はテスト書込みアクセス終了時刻、４０４は通常書込みサイクル、４０５はテスト書込みサイクルを示す。
【００２６】
以下、図５を参照して、通常動作、及びテスト動作における書込みアクセス例の動作を説明する。
ここでは、メモリセル１２１〜１５４に対して全て“Ｈ”を書込む例を示す。まず通常動作では、書込みアクセス開始時刻４０１でメモリアドレス０ｘ０へのアクセスが開始する。これにより通常ワード線２０１が“Ｈ”になりワード線１０１を活性化し、かつ通常データ線選択信号２３１が“Ｈ”になりデータ線１１１、及び反転データ線１１５を選択する。メモリセル１２１は図示しないデータ発生回路より入出力線１９１を介して“Ｈ”が、反転入出力線１９２を介してその反転値“Ｌ”が、それぞれ書込まれる（以降メモリセルへのアクセスデータを示す場合は、入出力線１９１と接続されるデータ線１１１〜１１４側の値のみを用いる。）。同様に以降のメモリアドレス０ｘ１〜０ｘｆへのアクセスにおいてもメモリアドレスに対応した通常ワード線２０１〜２０４、及び通常データ線選択信号２３１〜２３４がそれぞれ“Ｈ”となり（図５（ｄ）〜（ｋ）参照）、メモリセル１２２〜１５４に入出力線１９１から入力された”Ｈ”が書込まれる。通常書込みアクセス終了時刻４０２において１６個の全メモリセルへの書込みが完了し、トータルの通常書込みサイクル４０４は１６クロックサイクルとなる。
【００２７】
これに対しテスト動作では、書込みアクセス開始時刻４０１においてテストデコーダ３００からテストワード線２１１〜２１４の信号、及びテストデータ線選択信号２４１〜２４４が同時に“Ｈ”を出力する（図５（ｌ）〜（ｓ）参照）。これにより、全ワード線１０１〜１０４が活性化され、かつ全データ線１１１〜１１４が選択され、図示しないデータ発生回路より入出力線１９１を介して入力された“Ｈ”が全メモリセル１２１〜１５４へ書込まれる。テスト書込みアクセス終了時刻４０３において１６個の全メモリセルへの書込みが完了し、トータルのテスト書込みサイクル４０５は１クロックサイクルとなり、通常動作時の１／１６期間での書込みが可能となる。
【００２８】
このような本実施の形態１の半導体集積回路のテスト方法では、データ線方向とワード線方向に配列される複数のメモリセルを有するメモリアレイと、複数のワード線と、複数のデータ線とを有する半導体記憶装置に対し、ワード線を少なくとも一つ以上活性化させて複数のメモリセルを同時刻に活性化させ、かつ、複数のデータ線から同時刻に書込みデータを入力し、複数のメモリセルに対して同時刻に同じデータを書込むようにしてテストを行うようにしたので、データ線方向にメモリセルが多数接続された構成のメモリアレイに対する、従来の半導体記憶装置のテスト方法に比べて、書込みアクセス処理効率を大きく向上することが可能となり、かつ、テストコストの削減とテスト品質の向上とを、簡便かつ小さい回路規模で達成することが可能となる。
【００２９】
なお、本実施の形態１ではメモリアレイを４×４構造とした場合を示したが、この構成に限るものではなく、メモリセル全てに一括して同じデータを書き込むのであれば、ｍ×ｎ構造（ｍ，ｎは２以上の整数）としてもよい。この場合、メモリセル数の増加に伴うセレクタやセンスアンプ、ワード線やデータ線の増加に合わせて、テストデコーダからのテストワード線やテストデータ線選択信号の本数を増やす必要がある。
【００３０】
（実施の形態２）
この実施の形態２は、請求項３ないし９の発明に対応するものであり、メモリアレイを構成するメモリセルに対し、ワード線方向およびデータ線方向のいずれに対しても書き込むテストデータが異なるチェッカー書き込みテストを行う際、上下，左右，対角線方向に同時にデータが変化するような書き込みを、簡便な回路構成で実行できるようにしたものである。
【００３１】
図２は本発明の実施の形態２による半導体記憶装置を示す図であり、実施の形態１と同様のメモリアレイに対し、特に上述のような上下，左右，対角線方向に同時にデータが変化するチェッカー書き込みテスト方法を簡便な回路で実施できるテストデコーダ３００の一構成例と、これを用いたテスト方法の一例を示すものである。なお、図２において、図１と同一のものには同一の符号を付す。
【００３２】
図２において、３０１はテストでのイネーブル信号、３０２はクロック信号、３０３及び３０８はインバータ素子、３０４及び３０９はＡＮＤ素子、３０５及び３１０はフィードバック信号、３０６，３０７、及び３１１〜３１３はフリップフロップ、２１１及び２１３は、フリップフロップ３０６出力となる前記テストワード線、２１２及び２１４は、フリップフロップ３０７出力となる前記テストワード線、２４１及び２４３は、フリップフロップ３１１出力となる前記テストデータ線選択信号、２４２及び２４４は、フリップフロップ３１３出力となる前記テストデータ線選択信号である。
【００３３】
また、図６は図２に示した半導体記憶装置を用いたテスト動作の書込みアクセス時のタイミングチャートであり、図７はこの書込みアクセス時の書込みシーケンスと、前記メモリセル１２１〜１５４の論理値状態とを示した図である。
【００３４】
図６において、（ａ）はクロック信号３０２を示し、（ｂ）はイネーブル信号、（ｃ）〜（ｆ）はテストワード線２１１〜２１４、（ｇ）〜（ｊ）はテストデータ線選択信号２４１〜２４４、（ｋ）は入出力線１９１の各信号波形を示し、４１１〜４１８は各書込みアクセス開始時刻、４２１〜４２２はアクセスイネーブル時刻、４２３〜４２４はアクセスディスイネーブル時刻を示す。
【００３５】
図７において、ステップ１〜８は、書込みアクセス開始時刻４１１〜４１８に行われた書込みアクセス後のメモリセル１２１〜１５４の論理値状態を示す。
このように構成された本実施の形態２の半導体記憶装置、及びそのテスト方法について、以下その動作を、図２、図６、図７を用いて説明する。
【００３６】
初期動作時、イネーブル信号３０１は“Ｌ”を出力し、ＡＮＤ素子３０４、及び３０９も“Ｌ”を出力するため、クロック信号３０２が充分な時間（最低３サイクル以上）印加されたフリップフロップ３０６〜３０７及び３１１〜３１３には、それぞれ“Ｌ”がセットされている。なお、前記フリップフロップ３０６〜３０７、３１１〜３１３を、リセット付フリップフロップとして初期化してもよい。アクセスイネーブル時刻４２１において、イネーブル信号３０１が“Ｈ”にアサートされることにより、書込みアクセスが開始する（図６（ｂ）参照）。この時、ＡＮＤ素子３０４には、イネーブル信号３０１からの“Ｈ”と、フリップフロップ３０６のフィードバック信号３０５をインバータ素子３０３で反転した値“Ｈ”とが入力されるため、フリップフロップ３０６の入力へ“Ｈ”を出力した状態となる。同様に、ＡＮＤ素子３０９も、イネーブル信号３０１からの“Ｈ”と、フリップフロップ３１２のフィードバック信号３１０をインバータ素子３０８で反転した値“Ｈ”とが入力されるため、フリップフロップ３１１の入力へ“Ｈ”を出力した状態となる。
【００３７】
（ステップＳ１）  書込みアクセス開始時刻４１１において、フリップフロップ３０６の出力は“Ｌ”→“Ｈ”に変化し、フリップフロップ３０７の入力、及びフィードバック信号３０５へ“Ｈ”を出力すると同時に、テストワード線２１１、２１３へ“Ｈ”を出力する（図６（ｃ）、（ｅ）参照）。同様に、フリップフロップ３１１の出力は“Ｌ”→“Ｈ”に変化し、フリップフロップ３１２の入力へ“Ｈ”を出力すると同時に、テストデータ線選択信号２４１、２４３へ“Ｈ”を出力する（図６（ｇ）、（ｉ）参照）。これらの信号変化により、ワード線１０１、１０３が活性化され、データ線１１１、１１３に図示しないデータ発生回路より入出力線１９１を介して“Ｈ”が入力されるため（図６（ｋ）参照）、メモリセル１２１、１２３、１４１、１４３に“Ｈ”が書込まれた状態になる（図７における４１１参照）。
【００３８】
フリップフロップ３０７の出力は“Ｌ”のまま変化せず、ＡＮＤ素子３０４はフィードバック信号３０５からインバータ素子３０３を通して“Ｌ”が入力されるため、フリップフロップ３０６の入力へ“Ｌ”を出力した状態となる。フリップフロップ３１２〜３１３の出力は“Ｌ”のまま変化せず、ＡＮＤ素子３０９はフリップフロップ３１２の出力“Ｌ”をフィードバック信号３１０からインバータ素子３０８を経由して“Ｈ”が入力されるため、フリップフロップ３１１の入力へ”Ｈ”を出力した状態となる。
【００３９】
（ステップＳ２）  書込みアクセス開始時刻４１２において、フリップフロップ３０６の出力は“Ｈ”→“Ｌ”に変化し、フリップフロップ３０７の入力、フィードバック信号３０５、テストワード線２１１、２１３へ“Ｌ”を出力する。同時に、フリップフロップ３０７の出力は“Ｌ”→“Ｈ”に変化し、テストワード線２１２、２１４へ“Ｈ”を出力する（図６（ｄ）、（ｆ）参照）。フリップフロップ３１１の出力は“Ｈ”のまま変化しないため、フリップフロップ３１２の入力、及びテストデータ線選択信号２４１、２４３へ“Ｈ”を出力する（図６（ｇ）、（ｉ）参照）。これらの信号変化によりワード線１０２、１０４が活性化され、データ線１１１、１１３に図示しないデータ発生回路より入出力線１９１を介して“Ｌ”が入力されるため、メモリセル１２２、１２４、１４２、１４４に“Ｌ”が書込まれた状態になる（図７における４１２参照）。
【００４０】
ＡＮＤ素子３０４はフィードバック信号３０５からインバータ素子３０３を通して“Ｈ”が入力されるため、フリップフロップ３０６の入力へ“Ｈ”を出力した状態となる。フリップフロップ３１３の出力は“Ｌ”のまま変化せず、フリップフロップ３１２の出力は“Ｌ”→“Ｈ”へ変化するため、ＡＮＤ素子３０９はフリップフロップ３１２の出力“Ｈ”をフィードバック信号３１０からインバータ素子３０８を経由して“Ｌ”が入力されるため、フリップフロップ３１１の入力へ“Ｌ”を出力した状態となる。
【００４１】
（ステップＳ３）  書込みアクセス開始時刻４１３において、フリップフロップ３０６の出力は“Ｌ”→“Ｈ”に変化し、フリップフロップ３０７の入力、フィードバック信号３０５、テストワード線２１１、２１３へ“Ｈ”を出力する。同時に、フリップフロップ３０７の出力は“Ｈ”→“Ｌ”に変化し、テストワード線２１２、２１４へ“Ｌ”を出力する。フリップフロップ３１１の出力は“Ｈ”→“Ｌ”に変化し、フリップフロップ３１２の入力、及びテストデータ線選択信号２４１、２４３へ“Ｌ”を出力する。同時に、フリップフロップ３１３の出力は“Ｌ”→“Ｈ”に変化し、データ線選択信号２４２、２４４へ“Ｈ”を出力する（図６（ｈ）、（ｊ）参照）。これらの信号変化によりワード線１０１、１０３が活性化され、データ線１１２、１１４に図示しないデータ発生回路より入出力線１９１を介して“Ｌ”が入力されるため、メモリセル１３１、１３３、１５１、１５３に“Ｌ”が書込まれた状態になる（図７における４１３参照）。
【００４２】
ＡＮＤ素子３０４にはフィードバック信号３０５からインバータ素子３０３を通して“Ｌ”が入力されるため、フリップフロップ３０６の入力へ“Ｌ”を出力した状態となる。フリップフロップ３１２の出力は“Ｈ”のまま変化しないため、ＡＮＤ素子３０９は、フリップフロップ３１２の出力“Ｈ”をフィードバック信号３１０からインバータ素子３０８を経由して“Ｌ”が入力されるため、フリップフロップ３１１の入力へ“Ｌ”を出力した状態となる。
【００４３】
（ステップＳ４）  書込みアクセス開始時刻４１４において、フリップフロップ３０６の出力は“Ｈ”→“Ｌ”に変化し、フリップフロップ３０７の入力、フィードバック信号３０５、テストワード線２１１、２１３へ“Ｌ”を出力する。同時に、フリップフロップ３０７の出力は“Ｌ”→“Ｈ”に変化し、テストワード線２１２、２１４へ“Ｈ”を出力する。フリップフロップ３１１の出力は“Ｌ”のまま変化しないため、フリップフロップ３１２の入力、及びテストデータ線選択信号２４１、２４３へ“Ｌ”を出力する。同時に、フリップフロップ３１３の出力も“Ｈ”のまま変化せず、データ線選択信号２４２、２４４へ“Ｈ”を出力する。
【００４４】
これらの信号変化によりワード線１０２、１０４が活性化され、データ線１１２、１１４に図示しないデータ発生回路より入出力線１９１を介して“Ｈ”が入力されるため、メモリセル１３２、１３４、１５２、１５４に“Ｈ”が書込まれた状態になる（図７における４１４参照）。
アクセスディスイネーブル時刻４２３にてイネーブル信号３０１が“Ｌ”にディアサートされることにより、書込みアクセスが完了する。
【００４５】
以上のステップＳ１〜Ｓ４を実行することにより、チェッカー書込みテストの半分となる表の書込みテストが完了する（以後、表／裏にて表現する。）。
即ち、これらのステップＳ１〜Ｓ４を実行することで、チェッカーのゲーム盤のように、１ワード線毎に各メモリセルのＨ，Ｌ，Ｈ，Ｌ，…の配置が逆になるようにデータが書き込まれる。
【００４６】
同様に、アクセスイネーブル時刻４２２にてイネーブル信号３０１が“Ｈ”にアサートされることによりチェッカー（裏）書込みテストが開始される。チェッカー（裏）書込みテストは、チェッカー（表）書込みテストにてメモリセル１２１〜１５４に書込んだ値の反転値を書込むことによって実施する。以下、そのシーケンスをステップＳ５〜Ｓ８にて示す。
【００４７】
（ステップＳ５）  書込みアクセス開始時刻４１５にて、ステップＳ１と同じシーケンスで入出力線１９１から“Ｌ”を入力することで、メモリセル１２１、１２３、１４１、１４３に“Ｌ”が書込まれた状態になる（図７における４１５参照）。
【００４８】
（ステップＳ６）  書込みアクセス開始時刻４１６にて、ステップＳ２と同じシーケンスで入出力線１９１から“Ｈ”を入力することで、メモリセル１２２、１２４、１４２、１４４に“Ｈ”が書込まれた状態になる（図７における４１６参照）。
【００４９】
（ステップＳ７）  書込みアクセス開始時刻４１７にて、ステップＳ３と同じシーケンスで入出力線１９１から“Ｌ”を入力することで、メモリセル１３１、１３３、１５１、１５３に”Ｈ”が書込まれた状態になる（図７における４１７参照）。
【００５０】
（ステップＳ８）  書込みアクセス開始時刻４１８にて、ステップＳ４と同じシーケンスで入出力線１９１から“Ｈ”を入力することで、メモリセル１２２、１２４、１４２、１４４に“Ｈ”が書込まれた状態になる（図７における４１８参照）
アクセスディスイネーブル時刻４２４にてイネーブル信号３０１が“Ｌ”にディアサートされることにより、書込みアクセスが完了する。
【００５１】
以上のステップＳ５〜Ｓ８を実行することにより、チェッカー（裏）書込みテストが完了する。
即ち、これらのステップＳ５〜Ｓ８を実行することで、ステップＳ１〜Ｓ４とは逆に、１ワード線毎に各メモリセルのＬ，Ｈ，Ｌ，Ｈ，…の配置が逆になるようにデータが書き込まれる。
【００５２】
本チェッカー（表／裏）書込みテストでのトータルアクセスサイクル数は８サイクルとなり、通常動作時の１／４期間での書込みが可能となる（通常動作時：３２サイクル＝１６サイクル×２パターン［表／裏］）。
また、本チェッカー書込みテスト方法は、通常動作によるチェッカー書込みテスト方法に比べ以下のような動作を行う。
【００５３】
（動作１）  メモリセルのデータ線方向に対し、上下配置のセルが同時変化する。例えば、図７のステップＳ５からステップＳ６への変移において、メモリセル１４３に対してデータ線方向に上下配置にあるメモリセル１４２、及び１４４が同時に“Ｌ”→“Ｈ”に変化する。
【００５４】
（動作２）  メモリセルのワード線方向に対し、左右配置のセルが同時変化する。例えば、図７のステップＳ６からステップＳ７への変移において、メモリセル１４３に対してワード線方向に左右配置にあるメモリセル１３３、及び１５３が同時に“Ｌ”→“Ｈ”に変化する。
【００５５】
（動作３）  メモリセルの対角配置のセルが同時変化する。例えば、図７のステップＳ７からステップＳ８への変移において、メモリセル１４３に対して対角配置にあるメモリセル１３２、１５２、１３４、及び１５４が同時に“Ｈ”→“Ｌ”に変化する。
【００５６】
これらにより、主に隣接のメモリセル間、データ線間、及びワード線間の相互作用による影響を受ける故障を検査するチェッカーテストにおいて、前記動作１〜３の方法を加えることにより、多層配線化に伴う複雑な故障に対して検査品質を向上することが可能となる。
【００５７】
このような本実施の形態２の半導体集積回路のテスト方法においては、主に隣接のメモリセル間、データ線間、及びワード線間の相互作用による影響を受ける故障を検査するチェッカーテストにおいて、簡便な回路により前記動作１〜３の方法を加えることにより、データ線方向にメモリセルが多数接続された構成のメモリアレイに対するテスト時間の短縮を、簡便、かつ小さい回路規模で実現できるとともに、多層配線化に伴う複雑な故障に対して検査品質を向上することが可能となる。
【００５８】
これは、複数のメモリセル内の特定メモリセルに対し、データ線方向に上下に配置された２つの隣接メモリセルに対しても、また、ワード線方向に左右に配置された２つの隣接メモリセルに対しても、さらには、対角に配置された四つの隣接メモリセルに対しても、それぞれ、該データ線方向に上下に配置された２つの隣接メモリセルに接続された２つのワード線を同時刻に活性化させ、該２つの隣接メモリセルに接続された１つのデータ線から書込みデータを入力して、該２つの隣接メモリセルに対して同時刻に同じデータを書込むことにより、また、該ワード線方向に左右に配置された２つの隣接メモリセルに接続された１つのワード線を活性化させ、前記２つの隣接メモリセルに接続された２つのデータ線から同時刻に書込みデータを入力して、該二つの隣接メモリセルに対して同時刻に同じデータを書込むことにより、さらには、対角に配置された四つの隣接メモリセルに対して、該四つの隣接メモリセルに接続された２つのワード線を活性化させ、該四つの隣接メモリセルに接続された２つのデータ線から同時刻に書込みデータを入力して、活性化された四つの隣接メモリセルに対して同時刻に同じデータを書込むことにより、主に隣接のメモリセル間、データ線間、及びワード線間のショートカットやクロストーク等の相互作用による影響を受ける故障を検査するチェッカーテストにおいて、前記動作１〜３の方法を加えることにより、多層配線化に伴う複雑な故障に対して検査品質を向上することが可能となる効果が得られる。
【００５９】
なお、本実施の形態２ではメモリアレイを４×４構造とした場合を示したが、この構成に限るものではなく、ｍ×ｎ構造（ｍ，ｎは２以上の偶数）としてもよい。この場合、フリップフロップ３０６および３１１の出力から取り出すテストワード線およびテストデータ線選択信号を、例えば２１１，２１３，２１５，２１７，…および２４１，２４３，２４５，２４７，…などの奇数番目のものとし、フリップフロップ３０７および３１３の出力から取り出すテストワード線およびテストデータ線選択信号を、例えば２１２，２１４，２１６，２１８，…および２４２，２４４，２４６，２４８，…などの偶数番目のものとすればよい。
【００６０】
（実施の形態３）
この実施の形態３は、請求項１０，１１の発明に対応するものであり、実施の形態１による全てのメモリセルへの一括書き込みとその書き込み後の判定とを、簡便な回路構成で実現できるようにしたものである。
【００６１】
図３は本発明の実施の形態３による半導体記憶装置を示す図であり、上記実施の形態１のテストデコーダ３００の構成と、新たに追加したテスト判定機構を用いたテスト方法を示すものである。
【００６２】
図３において、３２１はテストクロック信号、３２２はテストクロック信号３２１からタイミングを生成するタイミング生成回路、３２３はタイミング生成回路３２２からのタイミング信号に同期して出力信号を選択する出力信号セレクタ、２１１〜２１４は出力信号セレクタ３２３から出力されるテストワード線、２４１〜２４４は出力信号セレクタ３２３から出力されるテストデータ線選択信号、１９１は出力信号セレクタ３２３から書込みデータを出力される入出力線、１９２は出力信号セレクタ３２３から書込みデータを出力される反転入出力線、３２４は読出しデータの期待値を記憶する記憶回路、３２５は記憶回路３２４の期待値と、入出力線１９１からの読出しデータとを比較する判定回路、３２６は判定回路３２５の結果を出力する判定フラグ信号、３２７はタイミング生成回路３２２、出力信号セレクタ３２３、記憶回路３２４、及び判定回路３２５を制御する制御回路、３２８は制御回路３２７への設定を行う設定信号、３４０は入出力線１９１，反転入出力線１９２のデータの入出力方向を切り替える入出力切替回路、３００はタイミング生成回路３２２，出力信号セレクタ３２３，制御回路３２７，入出力切替回路３４０からなるテストデコーダ、３５０は制御回路３２７，入出力切替回路３４０，記憶回路３２４，判定回路３２５からなるテスト判定回路である。
【００６３】
このように構成された本実施の形態３の半導体記憶装置、及びそのテスト方法について、以下その動作について説明する。
テスト動作時、タイミング生成回路３２２は、テストクロック信号３２１に同期した任意のタイミングを持つ複数の信号波形（以下、信号波形群とする）を生成し、出力信号セレクタ３２３へ出力する。前記任意のタイミングの設定は、設定信号３２８より設定された制御回路３２７からの制御により行われる。出力信号セレクタ３２３は、制御回路３２７からの制御により前記信号波形群から必要な波形をそのまま選択する、又は前記信号波形群中の信号波形を組合せ生成することにより、テストワード線２１１〜２１４、テストデータ線選択信号２４１〜２４４、入出力線１９１、反転入出力線１９２を出力する。
【００６４】
（データ書込み時）  出力信号セレクタ３２３はメモリセル１２１〜１５４への書込みシーケンスに合わせ、テストワード線２１１〜２１４、テストデータ線選択信号２４１〜２４４を出力すると同時に、入出力切替回路３４０により入出力線１９１、及び反転入出力線１９２を出力線としてこれらへ書込みデータを出力する。この時、記憶回路３２４内のメモリセル１２１〜１５４へ割当られた記憶領域には、制御回路３２７により書込みデータと同じ値が期待値データとして記憶される。また前記書込みシーケンスにおいては、メモリセル１２１〜１５４の中から可能な限り複数のメモリセルを同時アクセスすることにより、そのシーケンスのステップ数を削減する。
【００６５】
（データ読出し時）  出力信号セレクタ３２３はメモリセル１２１〜１５４への読出しシーケンスに合わせ、テストワード線２１１〜２１４、テストデータ線選択信号２４１〜２４４を出力する。読出しシーケンスではメモリセル１２１〜１５４に対し一つのメモリセルを読出す必要がある。前記読出しシーケンスに合わせ、入出力切替回路３４０により入出力線１９１を入力線としてこれを介して読出しデータが読込まれ、判定回路３２５へ入力される。同様に、記憶回路３２４から前記読出しシーケンスに対応してメモリセル１２１〜１５４へ割当られた前記期待値データが判定回路３２５へ出力される。判定回路３２５は制御回路３２７からの判定開始の制御により、前記読出しデータと前記期待値データとを比較し、その結果を判定フラグ信号３２６として出力する。
【００６６】
本実施の形態３による半導体集積回路のテスト方法においては、データの書込み、及び読出しアクセスをテストクロック信号３２１によりクロックサイクルベースで実現し、かつ自己判定回路としてのテスト判定回路３５０によるＰＡＳＳ（良）／ＦＡＩＬ（否）の判定をも行うようにしたので、データ線方向にメモリセルが多数接続された構成のメモリアレイに対するテスト時間の短縮を、簡便、かつ小さい回路規模で実現できるとともに、メモリアレイをアクセスする周辺回路、例えばバスコントローラ、のアクセス性能に依存することなく、さらに高速でのアクセステストと、テストシーケンスのステップ数削減とを行うことが簡便な回路で可能となる。
【００６７】
（実施の形態４）
この実施の形態４は、請求項１０ないし１２の発明に対応するものであり、簡便な構成で、一括書き込みおよびチェッカー書き込みの書き込みの際の特定の書き込み処理に対し同時書き込みを実現できるようにしたものである。
【００６８】
図４は本発明の実施の形態４による半導体記憶装置を示す図であり、本実施の形態４は、上記実施の形態１の、テストデコーダ３００に追加した入出力線１９１の制御機構と、これを用いた書込みアクセス方式を示すものである。
【００６９】
図４において、３３１は書込みシーケンスを制御するＣＰＵ、３３２は書込みシーケンスをデータとして記憶する記憶装置、３３３はＣＰＵ３３１の制御により信号を入出力するＩＯ制御回路であり、入出力線１９１および反転入出力線１９２の制御回路でもある。３３４はＣＰＵ３３１、記憶装置３３２、ＩＯ制御回路３３３、および外部インターフェイスに各々接続され、それらの間を制御するバス制御回路、３３５はバス制御回路３３４と外部とをつなげる外部インターフェイス信号、２１１〜２１４はＩＯ制御回路３３３から出力されるテストワード線、２４１〜２４４はＩＯ制御回路３３３から出力されるテストデータ線選択信号、１９１はＩＯ制御回路３３３からデータを入出力される入出力線、１９２はＩＯ制御回路３３３からデータを入出力される反転入出力線である。
【００７０】
このように構成された本実施の形態４による半導体記憶装置について、以下その動作について説明する。
ソフトプログラム、及びハードシーケンスにより、メモリセル１２１〜１５４に対して特定のデータパターンを書込む処理が存在する場合、例えば上記実施の形態１のオール“Ｈ”パターンや、実施の形態２のチェッカーパターンに対してその特定データパターン書込みアクセスシーケンスを、ＣＰＵ３３１にて処理可能な制御プログラムとして記述しておく。また、前記特定データパターン書込みアクセスシーケンスは書込みアクセスサイクル数を削減するために、メモリセル１２１〜１５４の中から可能な限り複数のメモリセルを同時アクセスする。前記制御プログラムは外部インターフェイス信号３３５からバス制御回路３３４を介して記憶装置３３２へ記憶される。前記ソフトプログラム、及びハードシーケンスにて前記特定書込み処理が発生した場合、外部インターフェイス信号３３５からバス制御回路３３４を介してＣＰＵ３３１が起動される。起動したＣＰＵ３３１はバス制御回路３３４を介して記憶装置３３２から前記制御プログラムを読み出して実行する。前記制御プログラムにより、ＣＰＵ３３１はバス制御回路３３４を介してＩＯ制御回路３３３を起動し制御する。ＩＯ制御回路３３３はＣＰＵ３３１からの制御により、書込みアクセスシーケンスに合わせてテストワード線２１１〜２１４、テストデータ線選択信号２４１〜２４４、入出力線１９１、及び反転入出力線１９２への書込みデータをそれぞれ出力する。また本実施の形態４では、ソフトプログラム、及びハードシーケンス中の特定の書込み処理に対しては、予めプログラミング化された複数メモリセルへの同時書込みアクセスを実施することにより（質問  どのようなケースを想定しているのか具体例をお示し下さい。）、ソフトプログラム、及びハードシーケンスの処理効率を高めることが可能となる。
【００７１】
以上のような本実施の形態４による半導体集積回路のテスト方法においては、ワード線制御とデータ線制御と書込みデータ制御とをＣＰＵを用いてプログラマブルに行うようにした、すなわち、ソフトプログラム及びハードシーケンスにより、ソフトプログラム及びハードシーケンス中の特定の書込み処理に対しては、予めプログラミング化された複数メモリセルへの同時書込みアクセスを実施するようにしたので、データ線方向にメモリセルが多数接続された構成のメモリアレイに対するテスト時間の短縮を、簡便、かつ小さい回路規模で実現できるとともに、ソフトプログラム及びハードシーケンスの処理効率を、簡便な回路で高めることが可能となる効果が得られる。
【００７２】
なお、この実施の形態４では、一括書き込みやチェッカー書き込み以外の書き込みであっても、データ線方法に並行に接続された複数のメモリセルに対する書き込み処理の効率を高めるものであれば、これを実行するようにしてもよい。これは、プログラムを変更することにより、容易に実行可能である。
【００７３】
また、実施の形態３および４においても、メモリアレイをｍ×ｎ構造（ｍ，ｎは２以上の整数）としてもよい。この場合も、メモリセル数の増加に伴うセレクタやセンスアンプ、ワード線やデータ線の増加に合わせて、テストデコーダからのテストワード線やテストデータ線選択信号の本数を増やす必要がある。
【００７４】
さらに、実施の形態３においても、制御回路およびタイミング生成回路を、実施の形態４のようにＣＰＵに置き換えて、プログラマブルに行うようにしてもよい。
【産業上の利用可能性】
【００７５】
以上のように、本発明の半導体記憶装置、及びそのテスト方法は、データ線方向に多数のメモリセルが接続された半導体記憶装置を、簡便かつ小規模な回路で高速にテストし、相互作用による故障の検査品質を向上するのに適している。
【図面の簡単な説明】
【００７６】
【図１】本発明の実施の形態１による半導体記憶装置の全体概略図。
【図２】本発明の実施の形態２による半導体記憶装置における制御信号生成回路としてのテストデコーダの構成を示す図。
【図３】本発明の実施の形態３による半導体記憶装置における制御信号生成回路、書込みデータ制御回路としてのテストデコーダ、及びデータテスト自己診断回路としてのテスト判定回路を示す概略図。
【図４】本発明の実施の形態４による半導体記憶装置における制御信号生成回路、書込みデータ制御回路としてのテストデコーダを示す概略図。
【図５】本発明の実施の形態１による半導体記憶装置における書込みアクセスのタイミングチャートを示す図。
【図６】本発明の実施の形態２における半導体記憶装置の書込みアクセスのタイミングチャートを示す図。
【図７】本発明の実施の形態２における半導体記憶装置のテスト方法における書込みシーケンスを示す図。
【符号の説明】
【００７７】
１０１〜１０４  ワード線
１１１〜１１４  データ線
１２１〜１５４  メモリセル
１６１〜１６４  センスアンプ
１７１〜１７４  スイッチ回路
１８１〜１８４  データ線選択信号
１９１  入出力線
１９２  反転入出力線
２０１〜２０４  通常ワード線
２１１〜２１４  テストワード線
２２０  モード選択信号
２２１〜２２４  ワード線セレクタ
２３１〜２３４  通常データ線選択信号
２４１〜２４４  テストデータ線選択信号
２５１〜２５４  データ線選択信号セレクタ
３００  テストデコータ
３０１  イネーブル信号
３０２  クロック信号
３０３  インバータ素子
３０４  ＡＮＤ素子
３０５  フィードバック信号
３０６，３０７  フリップフロップ
３０８  インバータ素子
３０９  ＡＮＤ素子
３１０  フィードバック信号
３１１〜３１３  フリップフロップ
３２１  テストクロック信号
３２２  タイミング生成回路
３２３  出力信号セレクタ
３２４  記憶回路
３２５  判定回路
３２６  判定フラグ信号
３２７  制御回路
３２８  設定信号
３３１  ＣＰＵ
３３２  記憶装置
３３３  ＩＯ制御回路
３３４  バス制御回路
３３５  外部インターフェイス信号
３４０  入出力切替回路
３５０  テスト判定回路
４０１  書込みアクセス開始時刻
４０２  書込みアクセス終了時刻
４０３  テスト書込みアクセス終了時刻
４０４  通常書込みサイクル
４０５  テスト書込みサイクル
４１１〜４１８  書込みアクセス開始時刻
４２１，４２２  アクセスイネーブル時刻
４２３，４２４  アクセスディスイネーブル時刻
【図１】
2005032375.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2005032375.tif 000009