(57)【要約】【課題】  アンチフューズのプログラミングを安定して行うと共に、アンチフューズプログラミング回路の素子数を少なくしたアンチフューズプログラミング回路を提供する。【解決手段】  複数のアンチフューズと、複数のアンチフューズからプログラミングするアンチフューズＡＦを選択するための第１のトランジスタＭ１と、第２のトランジスタＭ２とからなり、第１のトランジスタＭ１のゲートにはアンチフューズＡＦを選択するための選択信号ＳＥＬが印加され、ソースが第１の電源ＶＢＢに接続され、第２のトランジスタＭ２のドレインは第２の電源ＶＤＤに接続され、ソースが第１のトランジスタＭ１のドレインに接続され、アンチフューズＡＦの一方の端子にプログラミング電圧ＶＰＰが印加され、他方の端子が第１のトランジスタＭ１のドレインに接続されていることを特徴とする。【選択図】  図１
2005116048.tif 000002
【特許請求の範囲】
【請求項１】
アンチフューズプログラミング回路であって、
複数のアンチフューズと、
前記複数のアンチフューズからプログラミングするアンチフューズを選択するための第１のトランジスタと、
第２のトランジスタとからなり、
前記第１のトランジスタのゲートには前記アンチフューズを選択するための選択信号が印加され、ソースが第１の電源に接続され、
前記第２のトランジスタのドレインは第２の電源に接続され、ソースが前記第１のトランジスタのドレインに接続され、
前記アンチフューズの一方の端子にプログラミング電圧が印加され、他方の端子が前記第１のトランジスタのドレインに接続されていることを特徴とするアンチフューズプログラミング回路。
【請求項２】
前記アンチフューズがプログラミングされた状態で、前記第１のトランジスタのゲートに非選択信号が入力された時、前記第１のトランジスタ、第２のトランジスタが共にオフ状態であることを特徴とする請求項１記載のアンチフューズプログラミング回路。
【請求項３】
アンチフューズプログラミング回路であって、
複数のアンチフューズと、
前記複数のアンチフューズからプログラミングするアンチフューズを選択するための第１のトランジスタと、
第２のトランジスタとからなり、
前記第１のトランジスタのゲートには前記アンチフューズを選択するための選択信号が印加され、ソースは第１のプログラミング電源に接続され、
前記第２のトランジスタのドレインは第１の電源に接続され、ソースが前記第１のトランジスタのドレインに接続され、
前記アンチフューズの一方の端子が第２のプログラミング電源に接続され、他方の端子が前記第１のトランジスタのドレインに接続されていることを特徴とするアンチフューズプログラミング回路。
【請求項４】
前記第１のトランジスタのゲートに非選択信号が入力された時、前記第１のトランジスタがオフ状態であることを特徴とする請求項３記載のアンチフューズプログラミング回路。
【請求項５】
前記第１のトランジスタがオフ状態のとき、前記第２のトランジスタのドレインとゲートとが同電位であることを特徴とする請求項１又は３記載のアンチフューズプログラミング回路。
【請求項６】
前記選択信号は反転され、前記第２のトランジスタのゲートに入力されることを特徴とする請求項１又は３に記載のアンチフューズプログラミング回路。
【請求項７】
前記第１のトランジスタと前記第２のトランジスタとが、同一の導電型であることを特徴とする請求項１乃至６の何れかに記載のアンチフューズプログラミング回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置のアンチフューズプログラミング回路に関する。
【背景技術】
【０００２】
従来より、半導体記憶装置では、欠陥によって不良となったメモリセルを予備のメモリセルで置き換えて、歩留まりを向上させる方式が採用されている。
【０００３】
このような方式の従来例としては、図５に示すように、アンチヒューズをプログラミングするために、高電圧を外部から印加するようにしたものが提案されている（例えば、非特許文献１）。又、図６に示すように、内部で生成した負電圧を印加するようにしたものが提案されている（例えば、非特許文献２）。
【０００４】
図５では、プログラミング時には、節点ＶＰＲＧがＶＤＤ以上の高電圧ＶＰＰで、選択信号ＳＥＬがトランジスタＭ２１のゲートに入力され、トランジスタＭ２１で選択されたアンチヒューズＡＦの節点ＬｏはＶＳＳになるので、アンチヒューズＡＦは、破壊（プログラミング）される。又、非選択のアンチヒューズの節点Ｎ３は、トランジスタＭ２１がオフであるからＶＤＤになり、又、ＶＤＤ−ＶＴＮ以上のレベルではＮＭＯＳ・Ｍ２６がオフするために、破壊されない。また、破壊されて両端が導通しているアンチフューズＡＦでは、節点ＬｏがＶＰＰレベルになってもＮＭＯＳ・Ｍ２６はオフしているので、リーク電流は流れない。即ち、ＰＭＯＳ・Ｍ２５は、非破壊アンチフューズのＬｏ節点をＶＰＰ−ＶＴＮまで充電してアンチフューズ両端の差電位を緩和し、ＮＭＯＳ・Ｍ２６は、破壊済みアンチフューズを介してリーク電流が流れないように遮断する機能を担っている。
【０００５】
図６の動作は、図５の極性が逆になったものに相当する。
【０００６】
さて、アンチヒューズを破壊するためには、高電圧を印加して、電流を流す必要がある。上記したいずれの例でも、プログラミング時に両電源端子間にアンチヒューズと直列に入るトランジスタは２段なので（図５のＮＭＯＳ・Ｍ２１とＮＭＯＳ・Ｍ２６、図６のＮＭＯＳ・Ｍ３３とＮＭＯＳ・Ｍ３８）、電圧降下を抑えて電流能力を確保するためには、トランジスタの占有面積が大きくなる。
【０００７】
図５の従来例で、ＮＭＯＳ・Ｍ２６を削除して、トランジスタ１段にした場合、節点Ｌｏ（Ｎ３）がＶＰＲＧになったときにＶＤＤに接続されるＰＭＯＳ・Ｍ２５はオフせず、ＶＰＲＧ−ＶＤＤ間にリーク電流が流れることになる。このため、チップ上に多数存在するアンチフューズを破壊するに従って、ＶＰＰ（ＶＰＲＧ）の電位が低下し、印加電圧・電流とも低下することになり、安定してアンチフューズを破壊できなくなるという欠点がある。
【０００８】
また、下記に示す特許文献１には、負電圧を印加するプログラミング回路において、負電圧発生手段の出力端を接地端に接続させる技術が公開されている。
【非特許文献１】2000 IEEE International Solid-State Circuits Conference, ISSCC 2000/SESSION 24/DRAM/PAPER WP24.8, P.406-407
【非特許文献２】2001 Symposium on VLSI Circuits Digest of Technical Papers, "A Post-Package Bit-Repair Scheme Using Static Latches with Bipolar-Voltage Programmable Antifuse Circuit for High-Density DRAMs", P.67-68
【特許文献１】特開２００１−２４３７８７号公報（第１頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、上記した従来技術の欠点を改良し、特に、アンチフューズのプログラミングを安定して行うと共に、アンチフューズプログラミング回路の素子数を少なくした新規なアンチフューズプログラミング回路を提供することにある。
【課題を解決するための手段】
【００１０】
本発明は上記した目的を達成するため、基本的には、以下に記載されたような技術構成を採用するものである。
【００１１】
即ち、本発明に係わるアンチフューズプログラミング回路の第１態様は、
アンチフューズプログラミング回路であって、
複数のアンチフューズと、
前記複数のアンチフューズからプログラミングするアンチフューズを選択するための第１のトランジスタと、
第２のトランジスタとからなり、
前記第１のトランジスタのゲートには前記アンチフューズを選択するための選択信号が印加され、ソースが第１の電源に接続され、
前記第２のトランジスタのドレインは第２の電源に接続され、ソースが前記第１のトランジスタのドレインに接続され、
前記アンチフューズの一方の端子にプログラミング電圧が印加され、他方の端子が前記第１のトランジスタのドレインに接続されていることを特徴とするものであり、
又、第２態様は、
前記アンチフューズがプログラミングされた状態で、前記第１のトランジスタのゲートに非選択信号が入力された時、前記第１のトランジスタ、第２のトランジスタが共にオフ状態であることを特徴とするものであり、
又、第３態様は、
アンチフューズプログラミング回路であって、
複数のアンチフューズと、
前記複数のアンチフューズからプログラミングするアンチフューズを選択するための第１のトランジスタと、
第２のトランジスタとからなり、
前記第１のトランジスタのゲートには前記アンチフューズを選択するための選択信号が印加され、ソースは第１のプログラミング電源に接続され、
前記第２のトランジスタのドレインは第１の電源に接続され、ソースが前記第１のトランジスタのドレインに接続され、
前記アンチフューズの一方の端子が第２のプログラミング電源に接続され、他方の端子が前記第１のトランジスタのドレインに接続されていることを特徴とするものであり、
又、第４態様は、
前記第１のトランジスタのゲートに非選択信号が入力された時、前記第１のトランジスタがオフ状態であることを特徴とするものであり、
又、第５態様は、
前記第１のトランジスタがオフ状態のとき、前記第２のトランジスタのドレインとゲートとが同電位であることを特徴とするものであり、
又、第６態様は、
前記選択信号は反転され、前記第２のトランジスタのゲートに入力されることを特徴とするものである。
【００１２】
又、第７態様は、
前記第１のトランジスタと前記第２のトランジスタとが、同一の導電型であることを特徴とするものである。
【発明の効果】
【００１３】
本発明に係わるアンチフューズプログラミング回路は、上述のように構成したので、プログラミング時に電源間にアンチフューズと直列に入るトランジスタは１段であるから、トランジスタの専有面積を抑えることができ、少ないスペースを有効的に活用できる。
【発明を実施するための最良の形態】
【００１４】
本発明に係わるアンチフューズプログラミング回路は、図１に示すように、
複数のアンチフューズと、複数のアンチフューズからプログラミングするアンチフューズＡＦを選択するための第１のトランジスタＭ１と、第２のトランジスタＭ２とからなり、第１のトランジスタＭ１のゲートにはアンチフューズＡＦを選択するための選択信号ＳＥＬが印加され、ソースが第１の電源ＶＢＢに接続され、第２のトランジスタＭ２のドレインは第２の電源ＶＤＤに接続され、ソースが第１のトランジスタＭ１のドレインに接続され、アンチフューズＡＦの一方の端子にプログラミング電圧ＶＰＰが印加され、他方の端子が第１のトランジスタＭ１のドレインに接続されていることを特徴とする。
【００１５】
又、本発明のアンチフューズプログラミング回路は、図３に示すように、
複数のアンチフューズと、複数のアンチフューズからプログラミングするアンチフューズＡＦを選択するための第１のトランジスタＭ１５と、第２のトランジスタＭ１６とからなり、第１のトランジスタＭ１５のゲートにはアンチフューズＡＦを選択するための選択信号ＳＥＬＢが印加され、ソースに第１のプログラミング電圧ＶＰＰが印加され、第２のトランジスタＭ１６のドレインは第１の電源ＶＳＳに接続され、ソースが第１のトランジスタＭ１５のドレインに接続され、アンチフューズＡＦの一方の端子が第２のプログラミング電源（ＶＢＢ）に接続され、他方の端子が第１のトランジスタＭ１５のドレインに接続されていることを特徴とするものである。
【実施例１】
【００１６】
図１は、本発明の第１実施例を示す回路図である。
【００１７】
図１において、ＡＦは、一端がＶＤＤより高電圧のプログラム電圧ＶＰＰに接続されたアンチフューズ、Ｍ１は、複数のアンチフューズから所定のアンチフューズＡＦをプログラムする際、このアンチフューズＡＦを選択するために、ゲートに選択信号ＳＥＬが印加され、ドレインがアンチフューズＡＦの他端に接続され、ソースが電源ＶＢＢ（接地電位より電位が低い）に接続されたＮＭＯＳ型のトランジスタ、Ｍ２は、ドレインにプログラム電圧ＶＰＰより低い電源電圧ＶＤＤが印加され、ソースがトランジスタＭ１のドレインに接続されるＮＭＯＳ型のトランジスタ、Ｍ３、Ｍ４は、インバータを構成するトランジスタであり、このインバータの入力には、選択信号ＳＥＬが印加され、このインバータの出力ノードＮ１は、トランジスタＭ２のゲートに接続するように構成されている。
【００１８】
このように構成したアンチフューズプログラミング回路において、選択したアンチフューズＡＦをプログラムする際、トランジスタＭ１のゲートにＶＤＤレベルの電圧を選択信号ＳＥＬとして印加すると、トランジスタＭ１がオンし、選択したアンチフューズＡＦの一端には電圧ＶＰＰが印加され、同時に、アンチフューズＡＦの他端には、接地電位より電位が低い電圧ＶＢＢが印加されて、アンチフューズＡＦは破壊（プログラミング）される。
【００１９】
一方、アンチフューズＡＦが選択されない場合、トランジスタＭ１のゲートにＶＢＢ（Ｌレベル）の電圧を非選択信号ＳＥＬとして印加するから、トランジスタＭ１がオフ状態となる。また、インバータＭ３，Ｍ４の出力ノードＮ１には、Ｈレベルが出力される。従って、アンチフューズＡＦの他端のノードＬｏには、ＶＤＤが印加されるから、アンチフューズＡＦの一端に高電圧のプログラム電圧ＶＰＰが印加されても破壊（プログラミング）されない。
【００２０】
また、アンチフューズＡＦが破壊（プログラミング）された後、トランジスタＭ１のゲートにＶＢＢレベルの非選択信号ＳＥＬが印加された場合、トランジスタＭ１がオフ状態となる。また、インバータＭ３，Ｍ４を介してノードＮ１には、Ｈレベルが出力されるが、節点Ｌｏには、高電圧のプログラム電圧ＶＰＰが印加されるから、トランジスタＭ２はオフ状態となり、リーク電流がトランジスタＭ２に流れることもなく、従って、プログラム電圧ＶＰＰが低下するようなこともなくなる。
【００２１】
従って、従来例におけるＰＭＯＳ・Ｍ２５が担う非破壊アンチフューズの節点ＬｏをＶＤＤ−ＶＴＮまで充電してアンチフューズ両端の差電位を緩和する機能と、ＮＭＯＳ・Ｍ２６が担う破壊済みアンチフューズを介してリーク電流が流れないように遮断する機能とをＮＭＯＳ・Ｍ２で行うことを可能にした。
【００２２】
従って、本発明では、従来必要だったトランジスタＭ２６を削除することが可能になり、アンチフューズと直列に入るトランジスタを１段にすることができた。
【００２３】
なお、ＮＭＯＳ・Ｍ１は、アンチフューズを破壊するために大きな能力を必要とするが、ＮＭＯＳ・Ｍ２の能力は、電位を保持する為だけのものであるから、能力は小さくてよく、占有面積は小さくなる。
【００２４】
通常動作時のアンチフューズの破壊・非破壊の情報は、安定な動作のために、アンチフューズ毎に設けられたラッチ回路に保持される。例えば、電源投入時に、信号ＳＥＬを高電位としてトランジスタＭ１をオンしながら、ＶＰＰ節点にＶＤＤ、ＶＢＢ節点に０Ｖを印加して節点Ｌｏをプリチャージする。その後、信号ＳＥＬを低電位にして、トランジスタＭ１をオフ、トランジスタＭ２をオンすると、非破壊のアンチフューズの節点Ｌｏは、ＶＤＤ−ＶＴＮに、破壊済みのアンチフューズ節点Ｌｏは、ＶＤＤに充電されるので、節点Ｌｏのレベルを差動アンプなどで増幅・検知してラッチに保持する。又、ＳＥＬを低電位にしたときにノードＮ１も低電位になるように論理を追加すると、非破壊のアンチフューズの節点Ｌｏのレベルが０Ｖのままなので、差動アンプのマージンを拡大することが出来るという利点もある。
【００２５】
図２は、図１の選択トランジスタＭ１のソース−ドレイン耐圧が不足する場合、直列にゲートがＶＤＤに接続されたトランジスタＭ９をトランジスタＭ２のソースとトランジスタＭ１のドレイン間に直列に設けた対応回路である。
【実施例２】
【００２６】
図３は、本発明の第２実施例を示す回路図である。
【００２７】
図３において、ＡＦは一端が電圧ＶＢＢ（接地電位より電位が低い）に接続されたアンチフューズ、Ｍ１５は、アンチフューズＡＦをプログラムする際、このアンチフューズを選択するために、ゲートに選択信号ＳＥＬＢが印加され、ソースが高電圧のプログラム電圧ＶＰＰに接続され、ドレインがアンチフューズＡＦの他端に接続されるＰＭＯＳ型のトランジスタ、Ｍ１６は、ドレインに電源ＶＳＳ（０Ｖ）が印加され、ソースがトランジスタＭ１５のドレインに接続されると共に、アンチフューズＡＦの他端に接続されるＰＭＯＳ型のトランジスタ、Ｍ１３、Ｍ１４は、インバータを構成するトランジスタであり、このインバータの入力には、選択信号ＳＥＬＢが印加され、このインバータの出力ノードＮ２は、トランジスタＭ１６のゲートに接続するように構成されている。
【００２８】
このように構成したアンチフューズプログラミング回路において、選択したアンチフューズＡＦをプログラムする際、トランジスタＭ１５のゲートにＶＳＳ（０Ｖ）の電圧を選択信号ＳＥＬとして印加すると、トランジスタＭ１５がオンし、選択したアンチフューズＡＦの一端Ｈｉには電圧ＶＰＰが印加され、同時に、アンチフューズＡＦの他端には、接地電位より電位が低い電圧ＶＢＢが印加されて、アンチフューズＡＦは破壊（プログラミング）される。
【００２９】
一方、アンチフューズＡＦが選択されない場合、トランジスタＭ１５のゲートにＶＰＰレベルの高電圧を非選択信号ＳＥＬＢとして印加するから、トランジスタＭ１５がオフ状態となり、また、ノードＮ２がＬレベルになるから、トランジスタＭ１６がオン状態となり、アンチフューズＡＦの節点Ｈｉは、ＶＳＳに接続され、非選択のアンチフューズは破壊（プログラミング）されない。なお、この時、節点Ｈｉは、｜ＶＴＰ｜以下のレベルではＰＭＯＳ・Ｍ１６のゲート−ソース間電圧が、−ＶＴＰ以上になるためオフする。
【００３０】
また、アンチフューズＡＦが破壊（プログラミング）された後、トランジスタＭ１５のゲートにＶＰＰレベルの非選択信号ＳＥＬが印加された場合も上記と同様に動作し、リーク電流がトランジスタＭ１５に流れることもなく、従って、プログラム電圧ＶＰＰが低下するようなこともなくなる。
【００３１】
図４は、図３の選択トランジスタＭ１５のソース−ドレイン耐圧が不足する場合、直列にゲートが０Ｖに接続されたトランジスタＭ１０をトランジスタＭ１５のドレインとトランジスタＭ１６のソース間に直列に設けた対応回路である。
【００３２】
なお、図３、４では、アンチフューズＡＦの端子が電源ＶＢＢに接続されているが、ＶＳＳに接続しても良い。
【産業上の利用可能性】
【００３３】
本発明は、半導体記憶装置に用いられるアンチフューズプログラミング回路に好適である。
【図面の簡単な説明】
【００３４】
【図１】本発明に係わるアンチフューズプログラミング回路の第１実施例を示す回路図である。
【図２】本発明の第１実施例の変形例を示す回路図である。
【図３】本発明の第２実施例を示す回路図である。
【図４】本発明の第２実施例の変形例を示す回路図である。
【図５】従来例を示す回路図である。
【図６】従来例を示す回路図である。
【符号の説明】
【００３５】
ＡＦ  アンチフューズ
Ｍ１、Ｍ２、Ｍ４  ＮＭＯＳトランジスタ
Ｍ３  ＰＭＯＳトランジスタ
ＳＥＬ  選択信号
ＶＰＰ  プログラム電圧
Ｌｏ  節点
【図１】
2005116048.tif 000003
【図２】
2005116048.tif 000004
【図３】
2005116048.tif 000005
【図４】
2005116048.tif 000006
【図５】
2005116048.tif 000007
【図６】
2005116048.tif 000008