(57)【要約】【課題】ＥＳＤ保護素子間の寄生抵抗を小さくすることができ、寄生抵抗による高周波信号の電力損失を低減することができるＥＳＤ保護素子及びＥＳＤ保護素子内蔵集積回路を提供する。【解決手段】ｐ型シリコン基板１０１、ｐ型埋込電極層１０２、第１、第２のｎ型表面電極層１０３、１０４、第１、第２のｎ型表面電極層１０３、１０４のビア１０５、１０６、第１、第２のｎ型表面電極層１０３、１０４に接続する配線層１０７、１０８、ｐ型埋込電極層１０２のビア１０９、ｐ型埋込電極層１０２に接続する配線層１１０で形成されたダイオード素子を使用して保護素子を構成する。【選択図】図１
2005116648.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板上に形成された回路を静電気やサージ等の異常電位から保護するため、前記シリコン基板上に形成されたＥＳＤ保護素子であって、前記シリコン基板の上層に形成された第１の導電型半導体からなる第一電極層の取り出し部が上方の配線層と接続され、前記第一電極層の取り出し部を除く領域に前記第一電極層とは異なる極性の第２の導電型半導体からなる第二電極層が対称に２つ形成され、それら２つの第二電極層の取り出し部は上方の配線層に別々に接続され、同一の前記第一電極層に形成された２つのダイオード素子からなるＥＳＤ保護素子。
【請求項２】
請求項１に記載のＥＳＤ保護素子を内蔵し、差動回路を集積化して形成したＥＳＤ保護素子内蔵集積回路であって、前記差動回路の差動入出力端子に、前記ＥＳＤ保護素子を構成する２つのダイオード素子の前記第二電極層の取り出し部の各配線層を、それぞれ接続したＥＳＤ保護素子内蔵集積回路。
【請求項３】
請求項１に記載のＥＳＤ保護素子を内蔵し、差動型発振回路を集積化して形成したＥＳＤ保護素子内蔵集積回路であって、前記差動型発振回路における共振回路部の共振ラインに、前記ＥＳＤ保護素子を構成する２つのダイオード素子の前記第二電極層の取り出し部の各配線層を、それぞれ接続したＥＳＤ保護素子内蔵集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の内部回路を静電気やサージ等の異常電位から保護するためのＥＳＤ保護素子及びＥＳＤ保護素子内蔵集積回路に関するものである。
【背景技術】
【０００２】
従来から、半導体集積回路においては、その内部回路を外来の静電気やサージ等の異常電位から保護するため、例えば外来の静電気の電位に対して順方向の動作になるダイオードを内部回路の外部入出力端子に接続し、保護対策（例えば、特許文献１および特許文献２を参照）を行っている。このように静電気やサージ等の異常電位から内部回路を保護する目的で接続されるダイオードを、一般的にＥＳＤ（ｅｌｅｃｔｒｏｓｔａｔｉｃ  ｄｉｓｃｈａｒｇｅ）保護素子と呼んでいる。
【０００３】
以上のような従来のＥＳＤ保護素子について、以下に説明する。
図４は外来の静電気の電位が負の場合に集積回路（ＩＣ）内の差動回路を保護するためＩＣ上に形成された従来のＥＳＤ保護素子の構成例であり、図４（ａ）は平面図、図４（ｂ）は断面図である。図４において、６１４はｐ型シリコン基板、６０２、６０４は第１、第２のｐ型埋込電極層、６０３、６０５は第１、第２のｎ型表面電極層、６０６、６０７は第１、第２のｐ型埋込電極層６０２、６０４のビア、６０８、６０９は第１、第２のｐ型埋込電極層６０２、６０４に接続する配線層、６１０、６１１は第１、第２のｎ型表面電極層６０３、６０５のビア、６１２、６１３は第１、第２のｎ型表面電極層６０３、６０５に接続する配線層である。第１、第２のｐ型埋込電極層６０２、６０４側の配線層６０８、６０９をＧＮＤ配線に接続し、第１、第２のｎ型表面電極層６０３、６０５側の配線層６１２、６１３を第１、第２の差動入出力端子となるボンディングパッドにそれぞれ接続する。
【０００４】
図５は従来のＥＳＤ保護素子の差動回路での使用例を示す回路図である。図５において、５０５、５０７は正電位の外来静電気に対して内部回路を保護するＥＳＤ保護素子、５０６、５０８は負電位の外来静電気に対して内部回路を保護するＥＳＤ保護素子、５０２、５０３は内部回路に接続する入出力端子、５０１は回路動作時に外部電源に接続する電源接続端子、５０４は実装時にＧＮＤに接続するＧＮＤ接続端子である。内部回路に接続する入出力端子５０２、５０３に正または負電位の外来静電気に対して、ＥＳＤ保護素子５０５、５０７または５０６、５０８が動作するように接続されている。
【０００５】
図５の使用例のマスクレイアウトでは、内部差動回路に接続する入出力端子５０２、５０３となるボンディングパッドは、差動動作の対称性を重要視し、通常隣同士に配置される。隣り合うボンディングパッドには配置ルールがある。これは、ボンディングパッドからパッケージのリードフレームへのワイヤーが組立て時において、電気的にショートすることがあり、これを回避するためのルールである。使用するボンディング機器の仕様により、ボンディングパッドの配置ルールは決まる。
【０００６】
ＥＳＤ保護素子とボンディングパッドの位置関係であるが、ＥＳＤ保護素子は、そのＥＳＤ保護素子が接続されるボンディングパッドに近接した位置に配置されてきた。このため、差動回路の各入出力端子に接続するＥＳＤ保護素子はボンディングパッドの配置ルールと同程度離されることになる。これは、構造上において、図４に示すように、ＥＳＤ保護素子間に、ｐ型シリコン基板６１４からなるシリコン層が存在することを意味する。
【０００７】
図６は図５の使用例に寄生抵抗を追加した等価回路である。図６において、７０１、７０２はダイオード素子、７０３、７０４はｐ型埋込電極層に生じる寄生抵抗、７０５はシリコン層に生じる寄生抵抗、７０８、７０９、７１０、７１１はビアやアルミ配線に生じる寄生抵抗、７０６、７０７は第１、第２の差動入出力端子、７１２は実装時にＧＮＤに接続するＧＮＤ接続端子である。ダイオード素子７０１、７０２はＥＳＤ保護素子となる。点線Ａは外来静電気が正の場合に内部回路を保護する２個のＥＳＤ保護素子、点線Ｂは外来静電気が負の場合に内部回路を保護する２個のＥＳＤ保護素子である。
【特許文献１】特開平０３−２７５６６号公報
【特許文献２】特開２００３−２３０８４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら上記のような従来のＥＳＤ保護素子では、以下のような問題点がある。この問題点を、外来の静電気が負の場合に内部回路を保護するＥＳＤ保護素子を例に説明する。
【０００９】
図６の点線部Ｂにおいて、ｐ型シリコン層６１４に生じる寄生抵抗７０５とｐ型埋込電極層６０２、６０４に生じる寄生抵抗７０３、７０４の合計の抵抗が、差動入出力端子間に挿入される抵抗となる。これは、ダイオード素子７０１、７０２のボンディングパッドの配置ルールにより、上記のとおり、ＥＳＤ保護素子であるダイオード素子間にシリコン層があるが、このシリコン基板の比抵抗は通常１０Ω・ｃｍ以上であるため、２つのダイオード間のシリコン層に生じる寄生抵抗７０５の値は、高周波信号に対しては無視できない値となる。
【００１０】
従って、ダイオード間のシリコン層に生じる寄生抵抗成分が無視できなくなり、高周波信号の電力損失が大きくなり、特に、差動発振回路における共振回路の共振ラインにＥＳＤ保護素子が接続される場合、２つのダイオード間の寄生抵抗成分が原因で、共振回路のタンク回路部のＱ値が劣化し、発振出力のノイズ特性を劣化させるという問題点を有していた。
【００１１】
本発明は、上記従来の問題点を解決するもので、寄生抵抗成分による高周波信号の電力損失を低減することができるＥＳＤ保護素子及びＥＳＤ保護素子内蔵集積回路を提供する。
【課題を解決するための手段】
【００１２】
上記の課題を解決するために、本発明の請求項１に記載のＥＳＤ保護素子は、シリコン基板上に形成された回路を静電気やサージ等の異常電位から保護するため、前記シリコン基板上に形成されたＥＳＤ保護素子であって、前記シリコン基板の上層に形成された第１の導電型半導体からなる第一電極層の取り出し部が上方の配線層と接続され、前記第一電極層の取り出し部を除く領域に前記第一電極層とは異なる極性の第２の導電型半導体からなる第二電極層が対称に２つ形成され、それら２つの第二電極層の取り出し部は上方の配線層に別々に接続され、同一の前記第一電極層に形成された２つのダイオード素子からなる構成としたことを特徴とする。
【００１３】
また、本発明の請求項２に記載のＥＳＤ保護素子内蔵集積回路は、請求項１に記載のＥＳＤ保護素子を内蔵し、差動回路を集積化して形成したＥＳＤ保護素子内蔵集積回路であって、前記差動回路の差動入出力端子に、前記ＥＳＤ保護素子を構成する２つのダイオード素子の前記第二電極層の取り出し部の各配線層を、それぞれ接続した構成としたことを特徴とする。
【００１４】
また、本発明の請求項３に記載のＥＳＤ保護素子内蔵集積回路は、請求項１に記載のＥＳＤ保護素子を内蔵し、差動型発振回路を集積化して形成したＥＳＤ保護素子内蔵集積回路であって、前記差動型発振回路における共振回路部の共振ラインに、前記ＥＳＤ保護素子を構成する２つのダイオード素子の前記第二電極層の取り出し部の各配線層を、それぞれ接続した構成としたことを特徴とする。
【００１５】
以上のように、シリコン層に形成された第一電極層を１つにまとめることにより、ダイオード素子間にシリコン層がなくなり、ダイオード素子間のシリコン層に生じていた寄生抵抗成分をなくすことができる。
【００１６】
また、２つの第二電極層を近づけることにより、第一電極層に生じる寄生抵抗成分を小さくすることができる。特に、差動回路の差動端子にＥＳＤ保護素子を接続する場合、ＥＳＤ保護素子間に形成される寄生抵抗成分を小さくすることができる。
【発明の効果】
【００１７】
以上のように本発明によれば、シリコン層に形成された第一電極層を１つにまとめることにより、ダイオード素子間にシリコン層がなくなり、ダイオード素子間のシリコン層に生じていた寄生抵抗成分をなくすことができる。
【００１８】
また、２つの第二電極層を近づけることにより、第一電極層に生じる寄生抵抗成分を小さくすることができる。
そのため、寄生抵抗成分による高周波信号の電力損失を低減することができる。
【００１９】
さらに、ＥＳＤ保護素子が、例えば差動回路の入出力端子に接続される場合にも、高周波信号の電力損失を最小にすることができ、電力損失の少ない高周波用差動回路を実現することができる。
【００２０】
また、ＥＳＤ保護素子が、例えば差動型発振回路における共振回路の共振ラインに接続される場合にも、共振回路のタンク回路部のＱ値の劣化を抑えることができ、発振出力のノイズ特性が良好な発振回路を実現することができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態を示すＥＳＤ保護素子及びＥＳＤ保護素子内蔵集積回路について、図面を参照しながら具体的に説明する。
（実施の形態１）
本発明の実施の形態１のＥＳＤ保護素子を説明する。
【００２２】
図１は本実施の形態１のＥＳＤ保護素子の構成例であり、図１（ａ）は平面図、図１（ｂ）は断面図である。図１において、１０１はｐ型シリコン基板、１０２はｐ型埋込電極層、１０３、１０４は第１、第２のｎ型表面電極層、１０５、１０６は第１、第２のｎ型表面電極層１０３、１０４のビア、１０７、１０８はｎ型表面電極層１０３、１０４に接続する配線層、１０９はｐ型埋込電極層１０２のビア、１１０はｐ型埋込電極層１０２に接続する配線層である。
【００２３】
ここで、仮に本実施の形態１における第１、第２のｎ型表面電極層１０３、１０４と従来例における図４の第１、第２のｎ型表面電極層６０３、６０５の幅と長さが同じであると仮定した場合、本実施の形態１では、図６において図４のｐ型埋込電極層６０２、６０４に生じる寄生抵抗７０３、７０４に対応する第１、第２のｎ型表面電極層１０３、１０４とｐ型埋込電極層１０２に起因する寄生抵抗は、従来例と比較して大きくなることはなく、ｐ型埋込電極層を１つにまとめて、さらに第１、第２のｎ型表面電極層１０３、１０４の間で従来例のようなシリコン層を排除したことにより、従来シリコン層により生じていた寄生抵抗７０５がなくなるとともに、ＥＳＤ保護素子間の寄生抵抗を小さくすることができる。
【００２４】
さらに、第１、第２のｎ型表面電極層１０３、１０４を可能な限り近づけることで、図６の寄生抵抗７０３、７０４に対応するｐ型埋込電極層１０２による寄生抵抗成分を、より小さくすることができ、ＥＳＤ保護素子間の寄生抵抗をさらに小さくすることができる。
【００２５】
このような構成により、それぞれのＥＳＤ保護素子間の寄生抵抗を小さくしたＥＳＤ保護素子を容易に実現することができる。
なお、上記の実施の形態において、ｐ型埋込電極層１０２の代わりにｎ型埋込電極層を、ｎ型表面電極層１０３、１０４の代わりにｐ型表面電極層を用いても、同様に構成することができる。この場合、ｎ型埋込電極層側を電源に接続し、外来からの静電気やサージの電位が正の場合、接続した内部回路を保護することができる。
【００２６】
また、必要であれば、埋込電極層の周囲にシリコン層との分離層やシリコン基板との間に別の拡散層をもうけてもよい。
（実施の形態２）
本発明の実施の形態２のＥＳＤ保護素子内蔵集積回路を説明する。
【００２７】
図２は本実施の形態２のＥＳＤ保護素子内蔵集積回路の構成例であり、集積回路内でＥＳＤ保護素子を差動回路の差動入出力端子（ここでは、差動入力端子）に接続した場合の構成例である。図２において、２０１は一般的に用いられる差動回路、２０２は実施の形態１で説明したＥＳＤ保護素子、２０３、２０４は差動入力端子である。
【００２８】
図４に示す従来のＥＳＤ保護素子を差動回路２０１の差動入力端子２０３、２０４に接続した場合には、差動入力端子２０３、２０４間に図６のような寄生抵抗が接続されることになり、入力信号の損失がおこるが、図２に示すように、差動回路２０１の差動入力端子２０３、２０４に実施の形態１のＥＳＤ保護素子２０２を接続することで、差動入力端子２０３、２０４間の寄生抵抗成分は小さくなっているため、従来のＥＳＤ保護素子を使用した場合に比べ、入力信号の電力損失は小さくなる。
【００２９】
なお、図２では、ＥＳＤ保護素子２０２を差動回路２０１の差動入力端子２０３、２０４に接続した場合を示したが、ＥＳＤ保護素子２０２を差動回路２０１の出力端子に接続した場合でも実施することができ、同様の効果が得られる。
（実施の形態３）
本発明の実施の形態３のＥＳＤ保護素子内蔵集積回路を説明する。
【００３０】
図３は本実施の形態３のＥＳＤ保護素子内蔵集積回路の構成例であり、集積回路内でＥＳＤ保護素子を差動型発振回路の発振ラインに接続した場合の構成例である。図３において、４０１、４０２は共振回路の容量、４０３、４０４は共振回路のインダクタンス、４０５、４０６は発振用のトランジスタ、４０７は定電流源、４０８、４０９はインダクタンス４０３、４０４を外部接続するための外部接続端子、４１０はＥＳＤ保護素子である。
【００３１】
ここでは、図３に示すように、発振回路の共振部の例えばインダクタンス４０３、４０４を半導体集積回路外で構成するとする。このときトランジスタ４０５、４０６が静電気で破壊しないように、ＥＳＤ保護素子４１０を外部接続端子４０８、４０９に接続する必要がある。この場合、ＥＳＤ保護素子４１０も共振回路を構成する素子となり、共振回路のタンクのＱ値に影響を与えることになる。従来のようにＥＳＤ保護素子間の寄生抵抗が無視できない値の場合にはタンクのＱ値の劣化の原因となるが、実施の形態１のＥＳＤ保護素子を用いることにより、従来のＥＳＤ保護素子に比べ、外部接続端子４０８、４０９間に生じる寄生抵抗が小さくなるので、ＥＳＤ保護素子による共振回路のタンクのＱ値の劣化を最小限に抑えることができる。
【００３２】
通常、発振回路のノイズ特性は共振回路のタンクのＱ値できまるので、以上により、ノイズ特性を劣化させない、あるいはノイズ特性の良好な発振装置の実現を可能にすることができる。
【産業上の利用可能性】
【００３３】
本発明のＥＳＤ保護素子及びＥＳＤ保護素子内蔵集積回路は、寄生抵抗成分による高周波信号の電力損失を低減することができるものであり、静電気やサージから内部回路を保護するＥＳＤ保護素子を内蔵した半導体集積回路等に適用できる。
【図面の簡単な説明】
【００３４】
【図１】本発明の実施の形態１のＥＳＤ保護素子の構成図
【図２】本発明の実施の形態２のＥＳＤ保護素子内蔵集積回路の構成図
【図３】本発明の実施の形態３のＥＳＤ保護素子内蔵集積回路の構成図
【図４】従来のＥＳＤ保護素子の構成図
【図５】従来のＥＳＤ保護素子内蔵集積回路の構成図
【図６】従来のＥＳＤ保護素子内蔵集積回路に寄生抵抗を追加した等価回路図
【符号の説明】
【００３５】
１０１、６１４    ｐ型シリコン基板
１０２、６０２、６０４    ｐ型埋込電極層
１０３、１０４、６０３、６０５    ｎ型表面電極層
１０５、１０６、６１０、６１１    ｎ型表面電極層のビア
１０７、１０８、６１２、６１３    ｎ型表面電極層に接続する配線層
１０９、６０６、６０７    ｐ型埋込電極層のビア
１１０、６０８、６０９    ｐ型埋込電極層に接続する配線層
２０１    差動回路
２０２、４１０    ＥＳＤ保護素子
２０３、２０４    差動入力端子
４０１、４０２    共振回路の容量
４０３、４０４    共振回路のインダクタンス
４０５、４０６    トランジスタ
４０７    定電流源
４０８、４０９    外部接続端子
５０５、５０７    ＥＳＤ保護素子
５０６、５０８    ＥＳＤ保護素子
５０２、５０３    入出力端子
５０１    電源接続端子
５０４、７１２    ＧＮＤ接続端子
７０１、７０２    ダイオード素子
７０３、７０４    ｐ型埋込電極層に生じる寄生抵抗成分
７０５    シリコン層に生じる寄生抵抗成分
７０８、７０９、７１０、７１１    ビアやアルミ配線に生じる寄生抵抗成分
７０６、７０７    差動入出力端子
【図１】
2005116648.tif 000003
【図２】
2005116648.tif 000004
【図３】
2005116648.tif 000005
【図４】
2005116648.tif 000006
【図５】
2005116648.tif 000007
【図６】
2005116648.tif 000008