(57)【要約】【課題】伝送されるディジタル信号の振幅、周波数の変化に応じて、入力ディジタル信号に加えられるディジタルデータ反転信号の振幅レベル、遅延量を調整可能とする。【解決手段】遅延回路に、サイズの異なる複数の等化トランジスタ、抵抗値の異なる複数の等化抵抗、キャパシタンス値が異なる等化キャパシタと、それらの切換回路を設け、これらの等化トランジスタ、等化抵抗、等化キャパシタを切換ることにより、ディジタル反転信号の振幅レベル、遅延量を調整する。【選択図】図２
2005203945.tif 000002
【特許請求の範囲】
【請求項１】
入力ディジタル信号に対して遅延され、また前記入力ディジタル信号に対して反転されたディジタル反転信号を発生する等化回路を備えたディジタル信号のバッファ回路であって、前記等化回路が、互いにサイズの異なる複数の等化トランジスタと、遅延量が切換え可能な遅延回路と、前記複数のトランジスタを切換え、また前記遅延回路の遅延量を切換える切換回路とを有することを特徴とするディジタル信号のバッファ回路。
【請求項２】
請求項１記載のディジタル信号のバッファ回路であって、前記切換回路は、前記複数のトランジスタを切換える第１スイッチと、前記遅延回路の遅延量を切換える第２スイッチとを含んでいることを特徴とするディジタル信号のバッファ回路。
【請求項３】
請求項２記載のディジタル信号のバッファ回路であって、前記第１スイッチがトランスファーゲート回路により構成されたことを特徴とするディジタル信号のバッファ回路。
【請求項４】
請求項２記載のディジタル信号のバッファ回路であって、前記第１スイッチおよび前記第２スイッチがトランスファーゲート回路により構成されたことを特徴とするディジタル信号のバッファ回路。
【請求項５】
請求項１記載のディジタル信号のバッファ回路であって、前記遅延回路は、互いに抵抗値の異なる複数の等化抵抗と、互いにキャパシタンス値の異なる複数の等化キャパシタとを有し、これらの複数の等化抵抗と複数の等化キャパシタの切換えに基づき遅延量が切換えられることを特徴とするディジタル信号のバッファ回路。
【請求項６】
請求項５記載のディジタル信号のバッファ回路であって、前記切換え回路は、前記複数の等化抵抗を切換える第３スイッチと、前記複数の等化キャパシタを切換える第４スイッチとを含んでいることを特徴とするディジタル信号のバッファ回路。
【請求項７】
請求項１記載のディジタル信号のバッファ回路であって、さらに一対のトランジスタの各ゲートに入力ディジタル信号を受ける入力段バッファと、一対のトランジスタの各ゲートに前記入力段バッファの出力を受ける出力段バッファとを有し、前記等化回路の複数のトランジスタは、前記出力段バッファの出力を受けて、前記ディジタル反転信号を前記出力段バッファの各トランジスタの各ゲートに加えることを特徴とするディジタル信号のバッファ回路。
【請求項８】
入力ディジタル信号を受ける第１バッファと、この第１バッファの出力を受ける第２バッファと、前記第２バッファの出力を受けて出力ディジタル信号を発生する第３バッファとを備え、前記第２バッファが、前記入力ディジタル信号に対して反転され、また遅延されたディジタル反転信号を発生する等化トランジスタを有し、前記第２バッファの出力を前記等化トランジスタに帰還する第１帰還ラインと、前記第３バッファの出力を前記等化トランジスタに帰還する第２帰還ラインとを切換えることを特徴とするディジタル信号のバッファ回路。
【請求項９】
請求項８記載のディジタル信号のバッファ回路であって、前記第１帰還ラインと第２帰還ラインに、互いに遅延量の異なるローパスフィルタが接続されていることを特徴とするディジタル信号のバッファ回路。
【請求項１０】
入力ディジタル信号を受ける第１バッファと、この第１バッファの出力を受けて出力ディジタル信号を発生する第２バッファとを備え、前記第２バッファが前記入力ディジタル信号に対して反転され、また遅延されたディジタル反転信号を発生する等化トランジスタを有し、前記第１バッファの出力と前記等化トランジスタの間に遅延パスが形成され、この遅延パスがスイッチとローパスフィルタを含んでいることを特徴とするディジタル信号のバッファ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、例えばディジタル信号を伝送する通信システムにおいてディジタル信号の変化を強調して出力するのに使用されるディジタル信号のバッファ回路に関するものである。
【背景技術】
【０００２】
例えば特開２００３−２０４２９１号公報には、通信システムの伝送路の送信側に送信回路を、またその受信側に受信回路を設けた通信システムが開示され、この送信回路および受信回路の双方に等化回路が設けられている。この送信回路および受信回路はともにディジタル信号のバッファ回路を含んでいる。等化回路を持ったバッファ回路は、入力ディジタル信号に対し、遅延された振幅の小さなディジタル反転信号を加え、入力ディジタル信号の変化点を強調した出力ディジタル信号を発生して、通信性能を向上する。
【０００３】
【特許文献１】特開２００３−２０４２９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
この発明は、この種の等化回路を持ったディジタル信号のバッファ回路に関するもので、特に、より広帯域でレベル調整が可能に改良されたディジタル信号のバッファ回路を提案するものである。
【課題を解決するための手段】
【０００５】
第１の観点に対応して、この発明によるディジタル信号のバッファ回路は、入力ディジタル信号に対して遅延され、また前記入力ディジタル信号に対して反転されたディジタル反転信号を発生する等化回路を備えたディジタル信号のバッファ回路であって、前記等化回路が、互いにサイズの異なる複数の等化トランジスタと、遅延量が切換え可能な遅延回路と、前記複数のトランジスタを切換え、また前記遅延回路の遅延量を切換える切換回路とを有することを特徴とする。
【０００６】
第２の観点に対応して、この発明によるディジタル信号のバッファ回路は、入力ディジタル信号を受ける第１バッファと、この第１バッファの出力を受ける第２バッファと、前記第２バッファの出力を受けて出力ディジタル信号を発生する第３バッファとを備え、前記第２バッファが、前記入力ディジタル信号に対して反転され、また遅延されたディジタル反転信号を発生する等化トランジスタを有し、前記第２バッファの出力を前記等化トランジスタに帰還する第１帰還ラインと、前記第３バッファの出力を前記等化トランジスタに帰還する第２帰還ラインとを切換えることを特徴とする。
【０００７】
第３の観点に対応して、この発明によるディジタル信号のバッファ回路は、入力ディジタル信号を受ける第１バッファと、この第１バッファの出力を受けて出力ディジタル信号を発生する第２バッファとを備え、前記第２バッファが前記入力ディジタル信号に対して反転され、また遅延されたディジタル反転信号を発生する等化トランジスタを有し、前記第１バッファの出力と前記等化トランジスタの間に遅延パスが形成され、この遅延パスがスイッチとローパスフィルタを含んでいることを特徴とする。
【発明の効果】
【０００８】
この発明によるディジタル信号のバッファ回路では、入力ディジタル信号に対して反転され、また遅延されたディジタル反転信号の振幅レベルおよび遅延量が調整できるので、振幅、周波数の異なる入力ディジタル信号に対応して、ディジタル反転信号の振幅レベル、遅延量を調整し、効果的に変化点を強調した出力ディジタル信号を発生することができる。
また、ディジタル信号のバッファ回路の製造工程における特性のばらつきも、簡単に補正できる。
【発明を実施するための最良の形態】
【０００９】
以下この発明のいくつかの実施の形態について、図面を参照して説明する。
【００１０】
実施の形態１．
図１はこの発明によるディジタル信号のバッファ回路の実施の形態１を示し、図２はその等化回路の詳細を示す。
【００１１】
実施の形態１のディジタル信号のバッファ回路１００は、例えばディジタル伝送路の出力端に接続される受信回路の中に使用される。この実施の形態１のバッファ回路１００は、入力端子１０１と、出力端子１０２と、これらの入力端子１０１と出力端子１０２の間に接続された入力段バッファ１０と、出力段バッファ２０と、等化回路３０とを有し、半導体集積回路で構成される。
【００１２】
入力段バッファ１０は、一対のトランジスタＭ１、Ｍ２と、一対の抵抗１１、１２と、定電流源１５を含む。トランジスタＭ１、Ｍ２は、例えばＮチャンネルＭＯＳトランジスタであり、それぞれのソースは抵抗１１、１２を介して正電位ラインＶＤＤに接続され、それぞれのドレインは互いに共通に接続され、定電流源１５を介して基準電位、例えばアース電位に接続されている。一対のトランジスタＭ１、Ｍ２のゲートは、一対の入力ラインＬｉｎによりバッファ回路１００の入力端子１０１に接続され、この入力端子１０１には、入力ディジタル信号Ｖｉｎ、例えば入力ディジタルデータ信号が供給される。抵抗１１とトランジスタＭ１のソースとの接続点と、抵抗１２とトランジスタＭ２のソースとの接続点は、それぞれ接続ラインＬ１、Ｌ２に接続され、入力段バッファ１０は、入力ディジタル信号Ｖｉｎに応じたディジタル変換信号Ｖｔを接続ラインＬ１、Ｌ２に出力する。
【００１３】
出力段バッファ２０は、一対のトランジスタＭ５、Ｍ６と、一対の抵抗２１、２２と、定電流源２５を含む。トランジスタＭ５、Ｍ６は、例えばＮチャンネルＭＯＳトランジスタであり、それぞれのソースは抵抗２１、２２を介して正電位ラインＶＤＤに接続され、それぞれのドレインは互いに共通に接続され、定電流源２５を介して基準電位、例えばアース電位に接続されている。一対のトランジスタＭ５、Ｍ６の各ゲートは、接続ラインＬ１、Ｌ２にそれぞれ接続される。抵抗２１とトランジスタＭ５のソースとの接続点と、抵抗２２とトランジスタＭ６のソースとの接続点は、それぞれ一対の出力ラインＬｏｕｔを介してバッファ回路１００の出力端子１０２に接続され、この出力端子１０２には出力ディジタル信号Ｖｏｕｔ、例えばディジタルデータ信号が出力される。
【００１４】
等化回路３０はトランジスタ回路３１と、切換遅延回路３５を有し、入力ディジタル信号Ｖｉｎに対し、位相が反転され、また遅延されたディジタル反転信号Ｖｖを接続ラインＬ１、Ｌ２に与える。
この等化回路３０の詳細は図２に示される。トランジスタ回路３１は、図２に示すように、２つの等化トランジスタ回路３２、３３を有し、また切換遅延回路３５は、２つの等化抵抗回路Ｒ１２、Ｒ３４と、２つの等化キャパシタ回路Ｃ１３、Ｃ２４と、これらを切換える４つの切換回路ＳＷ１２、ＳＷＲ３４、ＳＷＬ３４、ＳＷ５６とを有する。
【００１５】
等化トランジスタ回路３２は、一対の等化トランジスタＭ３１、Ｍ４１を有し、また等化トランジスタ回路３３は、一対の等化トランジスタＭ３２、Ｍ４２を有する。等化トランジスタＭ３１、Ｍ４１、Ｍ３２、Ｍ４２は、ともに例えばＮチャンネルＭＯＳトランジスタである。これらの等化トランジスタ３１、４１、３２、４２の中で、等化トランジスタ３１、４１は、ともにサイズの大きなトランジスタであり、大きなチャンネル幅ＣＷｂを持って構成される。また等化トランジスタ３２、４２は、ともにそれらに比べてサイズの小さなトランジスタであり、小さなチャンネル幅ＣＷｓ（ＣＷｓ＜ＣＷｂ）を持って構成される。
【００１６】
等化トランジスタＭ３１、Ｍ３２は、それぞれのソースがともに接続ラインＬ１に接続され、等化トランジスタＭ４１、Ｍ４２は、それぞれのソースがともに接続ラインＬ２に接続される。等化トランジスタＭ３１、Ｍ４１、Ｍ３２、Ｍ４２の各ドレインは、共通ラインＬ３に接続され、この共通ラインＬ３は、入力段バッファ１０のトランジスタＭ１、Ｍ２の各ドレインに共通接続されている。等化トランジスタＭ４１のゲートに接続されたゲートライン４１ｇと、等化トランジスタＭ４２のゲートに接続されたゲートライン４２ｇは、切換回路ＳＷ１２の切換スイッチＳＷ１を介して、出力端子１０２の一方に接続された帰還ラインＬ４に接続される。等化トランジスタＭ３１のゲートに接続されたゲートライン３１ｇと、等化トランジスタＭ３２のゲートに接続されたゲートライン３２ｇは、切換回路ＳＷ１２の切換スイッチＳＷ２を介して、出力端子１０２の他方に接続された帰還ラインＬ５に接続される。
【００１７】
等化抵抗回路Ｒ１２は、等化トランジスタ４１、４２のゲートライン４１ｇ、４２ｇに接続され、２つの等化抵抗Ｒ１、Ｒ２を含んでいる。これらの等化抵抗Ｒ１、Ｒ２の右側端は切換回路ＳＷＲ３４の切換スイッチＳＷＲ３を介して切換スイッチＳＷ１に接続され、また等化抵抗Ｒ１、Ｒ２の左側端は切換回路ＳＷＬ３４の切換スイッチＳＷＬ３を介して、等化トランジスタＭ４２のゲートライン４２ｇに接続されている。等化抵抗回路Ｒ３４は、等化トランジスタ３１、３２のゲートライン３１ｇ、３２ｇに接続され、２つの等化抵抗Ｒ３、Ｒ４を含んでいる。これらの等化抵抗Ｒ３、Ｒ４の右側端は、切換回路ＳＷＲ３４の切換スイッチＳＷＲ４を介して切換スイッチＳＷ２に接続され、またそれらの左側端は切換回路ＳＷＬ３４の切換スイッチＳＷＬ４を介して等化トランジスタＭ３２のゲートライン３２ｇに接続される。
【００１８】
これらの等化抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４の中で、等化抵抗Ｒ１、Ｒ３は、ともに大きな抵抗値Ｒｂの等化抵抗であり、等化抵抗Ｒ２、Ｒ４は、ともに小さな抵抗値Ｒｓ（Ｒｓ＜Ｒｂ）の等化抵抗である。
【００１９】
等化キャパシタ回路Ｃ１３は、２つの等化キャパシタＣ１、Ｃ３を有し、また等化キャパシタ回路Ｃ２４は、２つの等化キャパシタＣ２、Ｃ４を有する。等化キャパシタＣ１は、等化トランジスタＭ４２のゲートライン４２ｇと基準電位との間に接続され、等化キャパシタＣ３は、等化トランジスタＭ３２のゲートライン３２ｇと基準電位との間に接続される。等化キャパシタＣ２、Ｃ４はそれぞれ切換回路ＳＷ５６の切換スイッチＳＷ５、ＳＷ６を介して、ゲートライン４２ｇ、３２ｇに接続される。
【００２０】
これらの等化キャパシタＣ１、Ｃ２、Ｃ３、Ｃ４の中、等化キャパシタＣ１、C３はともに大きなキャパシタ値Ｃｂを有し、等化キャパシタＣ２、Ｃ４はともにこれらに比べて、小さなキャパシタ値Ｃｓ（Ｃｓ＜Ｃｂ）を有する。
【００２１】
さて、図１に示すバッファ回路１００において、等化回路３０によるディジタル反転信号Ｖｖの振幅の調整は、切換回路ＳＷ１２によって行なわれる。まず、切換回路ＳＷ１２の切換スイッチＳＷ１が等化トランジスタＭ４１のゲートライン４１ｇを帰還ラインＬ４に接続し、またその切換スイッチＳＷ２が等化トランジスタＭ３１のゲートライン３１ｇを帰還ラインＬ５に接続した第１状態では、等化トランジスタＭ３１、Ｍ４１が動作し、接続ラインＬ１、Ｌ２には、これらの等化トランジスタＭ３１、Ｍ４１からディジタル反転信号Ｖｖ１が与えられる。等化トランジスタＭ３１、Ｍ４１はともに大きなチャンネル幅ＣＷｂを持っており、より大きな信号電流を流すので、ディジタル反転信号Ｖｖ１は、図３（ｂ）に点線で示すように、大きな振幅となる。
【００２２】
一方、切換回路ＳＷ１２の切換スイッチＳＷ１が等化トランジスタＭ４２のゲートライン４２ｇを帰還ラインＬ４に接続し、切換スイッチＳＷ２が等化トランジスタＭ３２のゲートライン３２ｇを帰還回路Ｌ５に接続した第２状態では、等化トランジスタＭ３２、Ｍ４２が動作し、接続ラインＬ１、Ｌ２には、これらの等化トランジスタＭ３２、Ｍ４２からディジタル反転信号Ｖｖ２が与えられる。これらの等化トランジスタＭ３２、Ｍ４２は小さなチャンネル幅ＣＷｓを持っており、より小さな信号電流を流すので、ディジタルデータ反転信号Ｖｖ２は、図３（ｂ）に実線で示すように、小さな振幅となる。
【００２３】
大きな振幅のディジタル反転信号Ｖｖ１が図３（ａ）に示す入力ディジタル信号Ｖｉｎに加えられると、図３（ｃ）に点線で示す出力ディジタル信号Ｖｏｕｔ１が出力端子１０２に出力され、また小さな振幅のディジタル反転信号Ｖｖ２が図３（ａ）に示す入力ディジタル信号Ｖｉｎに加えられると、図３（ｃ）に実線で示す出力ディジタル信号Ｖｏｕｔ２が出力端子１０２に出力される。このように、実施の形態１では、切換回路ＳＷ１２により、等化トランジスタＭ３１、Ｍ４１を動作させる第１状態と、等化トランジスタＭ３２、Ｍ４２を動作させる第２状態とを切換えることにより、ディジタル反転信号Ｖｖ１、Ｖｖ２の振幅調整を行なうことが可能となる。
【００２４】
次に、等化回路３０による遅延量の調整について説明する。この遅延量の調整は、切換回路ＳＷ１２、ＳＷＲ３４、ＳＷＬ３４およびＳＷ５６の切換によって行なわれる。切換スイッチＳＷ１、ＳＷ２が等化トランジスタＭ４１、Ｍ３１のゲートライン４１ｇ、３１ｇを帰還ラインＬ４、Ｌ５に接続した第１状態では、ゲートライン４１ｇ、３１ｇと帰還ラインＬ４、Ｌ５の寄生キャパシタンスと寄生抵抗値による小さな遅延量が、ディジタル反転信号Ｖｖに与えられる。
【００２５】
切換スイッチＳＷ１、ＳＷ２が等化トランジスタＭ４２、Ｍ３２のゲートライン４２ｇ、３２ｇを帰還ラインＬ４、Ｌ５に接続した第２状態では、帰還ラインＬ４、Ｌ５の寄生抵抗値と寄生キャパシタンスによる遅延量に、等化抵抗回路Ｒ１２、Ｒ３４および等化キャパシタ回路Ｃ１３、Ｃ２４による遅延量が追加される。
【００２６】
等化抵抗回路Ｒ１２は切換回路ＳＷＲ３４の切換スイッチＳＷＲ３と、切換回路ＳＷＬ３４の切換スイッチＳＷＬ３により切換られる。切換回路ＳＷＲ３４と切換回路ＳＷＬ３４は連動しており、切換スイッチＳＷＲ３、ＳＷＬ３、切換スイッチＳＷＲ４、ＳＷＬ４は連動している。切換スイッチＳＷＲ３が等化抵抗Ｒ１に接続されたときには、切換スイッチＳＷＬ３も等化抵抗Ｒ１に接続され、等化トランジスタＭ４２のゲートライン４２ｇに等化抵抗Ｒ１を接続する。また切換スイッチＳＷＲ３が等化抵抗Ｒ１に接続されたときには、切換スイッチＳＷＲ４も等化抵抗Ｒ３に接続され、このとき切換スイッチＳＷＬ４も等化抵抗Ｒ３に接続され、等化トランジスタＭ３２のゲート回路３２ｇに等化抵抗Ｒ３を接続する。等化抵抗Ｒ１、Ｒ３は大きな抵抗値Ｒｂを有し、等化トランジスタＭ４２、Ｍ３２のゲートライン４２ｇ、３２ｇに大きな抵抗値Ｒｂを与える。
【００２７】
切換スイッチＳＷＲ３が等化抵抗Ｒ２に接続されたときには、切換スイッチＳＷＬ３も等化抵抗Ｒ２に接続され、等化トランジスタＭ４２のゲートライン４２ｇに等化抵抗Ｒ２を接続する。また切換スイッチＳＷＲ３が等化抵抗Ｒ２に接続されたときには、切換スイッチＳＷＲ４も等化抵抗Ｒ４に接続され、このとき切換スイッチＳＷＬ４も等化抵抗Ｒ４に接続され、等化トランジスタＭ３２のゲート回路３２ｇに等化抵抗Ｒ４を接続する。等化抵抗Ｒ２、Ｒ４は小さな抵抗値Ｒｓを有し、等化トランジスタＭ４２、Ｍ３２のゲートライン４２ｇ、３２ｇに小さな抵抗値Ｒｓを与える。
【００２８】
等化キャパシタ回路Ｃ１３の等化キャパシタＣ１、Ｃ３は等化トランジスタＭ４２、Ｍ３２のゲートライン４２ｇ、３２ｇに常に大きなキャパシタンスＣｂを与える。等化キャパシタ回路Ｃ２４の等化キャパシタＣ２、Ｃ４は、切換回路ＳＷ５６の切換スイッチＳＷ５、ＳＷ６により等化トランジスタＭ４２、Ｍ３２のゲートライン４２ｇ、３２ｇに接続され、切換スイッチＳＷ５、ＳＷ６がオンしたときに、小さなキャパシタンスＣｓを、等化キャパシタＣ１、Ｃ３による大きなキャパシタンスＣｂと並列に接続する。
【００２９】
等化抵抗回路Ｒ１２、Ｒ３４が等化抵抗Ｒ１、Ｒ３による大きな抵抗値Ｒｂを与え、等化キャパシタ回路Ｃ１３、Ｃ２４が等化キャパシタＣ１、Ｃ３と等化キャパシタＣ２、Ｃ４とが並列に接続された大きなキャパシタンスＣｂ＋Ｃｓを与えるときに、等化トランジスタＭ４２、Ｍ３２のゲートライン４２ｇ、３２ｇには、最大遅延量が与えられる。等化抵抗回路Ｒ１２、Ｒ３４が等化抵抗Ｒ２、Ｒ４による小さな抵抗値Ｒｓを与え、また等化キャパシタ回路Ｃ１３が等化キャパシタＣ１、Ｃ３のよる等化キャパシタンスＣｓを与えるときに、等化トランジスタＭ４２、Ｍ３２のゲートライン４２ｇ、３２ｇには、最小遅延量が与えられる。
【００３０】
等化抵抗回路Ｒ１２、Ｒ３４が等化抵抗Ｒ１、Ｒ３による大きな抵抗値Ｒｂを与え、等化キャパシタ回路Ｃ１３、Ｃ２４が等化キャパシタＣ１、Ｃ３による等化キャパシタンスをＣｂを与える状態、および等化抵抗回路Ｒ１２、Ｒ３４が、等化抵抗Ｒ２、Ｒ４による小さな抵抗値Ｒｓを与え、等化キャパシタ回路Ｃ１３、Ｃ２４が、等化キャパシタＣ１、Ｃ３と等化キャパシタＣ２、Ｃ４による大きなキャパシタンスＣｂ＋Ｃｓを与える状態では、前記最大遅延量と最小遅延量の間の中間の遅延量が与えられる。これらの中間の遅延量に相違を持たすことにより、合計で４段階の遅延量の切換を行なうことができる。
【００３１】
等化回路３０の遅延量の切換に基づき、図４に示すような出力ディジタル信号Ｖｏｕｔの変化の強調タイミングの調整を行なうことができる。図４（ａ）は入力ディジタル信号Ｖｉｎを示し、図４（ｂ）は代表的な２つの遅延量、例えば前記最大遅延量と最小遅延量によるディジタル反転信号Ｖｖ３、Ｖｖ４を示し、図４（ｃ）は出力ディジタル信号Ｖｏｕｔ３、Ｖｏｕｔ４を示す。図４（ｂ）に点線で示す最大遅延量を持ったディジタル反転信号Ｖｖ３を選択すると、図４（ｃ）の点線で示す出力ディジタル信号Ｖｏｕｔ３が得られ、また図４（ｂ）に実線で示す最小遅延量を持ったディジタル反転信号Ｖｖ４を選択すると、図４（ｃ）に実線で示す出力ディジタル信号Ｖｏｕｔ４が得られる。
【００３２】
以上のように実施の形態１のディジタル信号のバッファ回路１００によれば、等化回路３０の切換回路ＳＷ１２、ＳＷＲ３４、ＳＷＬ３４、ＳＷ５６の切換により、振幅レベルおよび遅延量を調整したディジタル反転信号Ｖｖを選択し、伝送されるディジタル信号の振幅レベル、周波数に応じて、出力ディジタル信号Ｖｏｕｔの変化点を調整しながら強調できる。
【００３３】
実施の形態２．
図２に示す実施の形態１において、切換回路ＳＷ１２の切換スイッチＳＷ１、ＳＷ２に対し、前記第１状態、第２状態に加え、第３状態を与えるようにすることもできる。この第３状態では、等化トランジスタＭ３１、Ｍ４１のゲートライン３１ｇ、４１ｇを帰還ラインＬ４、Ｌ５に接続するとともに、等化トランジスタＭ３２、Ｍ４２のゲートライン３２ｇ、４２ｇをも帰還ラインＬ４、Ｌ５に接続する。
【００３４】
この第１状態、第２状態に加え、第３状態を与えることのできる切換スイッチＳＷ１、ＳＷ２は、図５に示すようにトランスファーゲート回路ＴＧを使用することにより実現できる。トランスファーゲート回路ＴＧは、トランスファーゲートＴＧ１、ＴＧ２を含む。トランスファーゲートＴＧ１はＮチャンネルＭＯＳトランジスタＮＭＯＳ１と、ＰチャンネルＭＯＳトランジスタＰＭＯＳ１を並列に配置したもので、ＮチャンネルＭＯＳトランジスタＮＭＯＳ１のコントロールゲートＮＧ１が低レベル（Ｌレベル）であって、しかもＰチャンネルＭＯＳトランジスタＰＭＯＳ１のコントロールゲートＰＧ１が高レベル（Ｈレベル）のときにオフとなり、またＮチャンネルＭＯＳトランジスタＮＭＯＳ１のコントロールゲートＮＧ１が高レベル（Ｈレベル）、またはＰチャンネルＭＯＳトランジスタＰＭＯＳ１のコントロールゲートＰＧ１が低レベル（Ｌレベル）のときにオンとなる。
【００３５】
また、トランスファーゲートＴＧ２はＮチャンネルＭＯＳトランジスタＮＭＯＳ２と、ＰチャンネルＭＯＳトランジスタＰＭＯＳ２を並列に配置したもので、ＮチャンネルＭＯＳトランジスタＮＭＯＳ２のコントロールゲートＮＧ２が低レベル（Ｌレベル）であって、しかもＰチャンネルＭＯＳトランジスタＰＭＯＳ２のコントロールゲートＰＧ２が高レベル（Ｈレベル）のときにオフとなり、またＮチャンネルＭＯＳトランジスタＮＭＯＳ２のコントロールゲートＮＧ２が高レベル（Ｈレベル）、またはＰチャンネルＭＯＳトランジスタＰＭＯＳ２のコントロールゲートＰＧ２が低レベル（Ｌレベル）のときにオンとなる。
【００３６】
このトランスファーゲート回路ＴＧは、トランスファーゲートＴＧ１、ＴＧ２の右側の端子を共通に帰還ラインＬ４に接続し、またトランスファーゲートＴＧ１の左側の端子を等化トランジスタＭ４１のゲートライン４１ｇに、またトランスファーゲートＴＧ２の左側の端子を切換スイッチＳＷＲ３に接続することにより、切換スイッチＳＷ１を構成する。
また図５に示すトランスファー回路ＴＧを別にもう一つ用意し、そのトランスファーゲートＴＧ１、ＴＧ２の右側の端子を共通に帰還ラインＬ５に接続し、またトランスファーゲートＴＧ１の左側の端子を等化トランジスタＭ３１のゲートライン３１ｇに、またトランスファーゲートＴＧ２の左側の端子を切換スイッチＳＷＲ４に接続することにより、切換スイッチＳＷ２を構成する。
【００３７】
このように切換スイッチＳＷ１、ＳＷ２を、それぞれトランスファーゲート回路ＴＧにより構成することにより、切換スイッチＳＷ１、ＳＷ２のそれぞれを、第１状態、第２状態および第３状態で動作させることができる。
【００３８】
この第３状態では、等化トランジスタＭ３１、Ｍ４１に加え、等化トランジスタＭ３２、Ｍ４２もそれらと並列に動作し、ディジタル反転信号Ｖｖは、図３（ｂ）の信号Ｖｖ１、Ｖｖ２の中間の振幅を持つ結果となり、出力ディジタル信号Ｖｏｕｔも、図３（ｃ）の信号Ｖｏｕｔ１、Ｖｏｕｔ２の中間の振幅レベルを持つ結果となる。
【００３９】
また、この切換回路ＳＷ１２の第３状態では、切換回路ＳＷＲ３４、ＳＷＬ３４、ＳＷ５６の切換により、前記中間レベルにおいて、さらに４段階にディジタル反転信号Ｖｖの遅延量を調整することができる。
【００４０】
実施の形態３．
この実施の形態３は、実施の形態１の切換スイッチＳＷ１、ＳＷ２をそれぞれ図５に示すトランスファーゲートＴＧで構成し、加えて切換スイッチＳＷＲ３、ＳＷＬ３、ＳＷＲ４、ＳＷＬ４をそれぞれ図５に示すトランスファーゲートＴＧによって構成したものである。
【００４１】
この実施の形態３では、切換スイッチＳＷＲ３、ＳＷＬ３を図５に示すトランスファーゲートＴＧにより構成することにより、等化抵抗Ｒ１、Ｒ２を互いに並列接続した抵抗値を等化トランジスタＭ４２のゲートライン４２ｇに与えることができ、また切換スイッチＳＷＲ４、ＳＷＬ４を図５に示すトランスファーゲートＴＧにより構成することにより、等化抵抗Ｒ３、Ｒ４を互いに並列接続した抵抗値を等化トランジスタＭ３２のゲートライン３２ｇに与えることができ、結果として、遅延量の調整段数をさらに増加することができる。
【００４２】
実施の形態４．
図６はこの発明によるディジタル信号のバッファ回路の実施の形態４を示す。この実施の形態４のバッファ回路１００Ａは、３つのバッファ５１、５２、５３と２つのローパスフィルタ５５、５６と、切換スイッチＳＷ７、ＳＷ８を有する。バッファ５１は入力段バッファであり、図１に示す入力段バッファ１０と同じに構成され、トランジスタＭ１、Ｍ２を有する。この入力段バッファ５１は入力ラインＬｉｎにより入力端子１０１に接続される。バッファ５３は出力段バッファであり、図１に示す出力段バッファ２０と同じに構成され、トランジスタＭ５、Ｍ６を有する。この出力段バッファ５３は出力ラインＬｏｕｔにより出力端子１０２に接続される。バッファ５２は中間バッファであり、入力段バッファ５１と出力段バッファ５３との間に接続される。中間バッファ５２と入力段バッファ５１は接続ラインＬ１１により接続され、中間バッファ５２と出力段バッファ５３とは接続ラインＬ１２により接続される。
【００４３】
中間バッファ５２は、図１の入力段バッファ１０と等化回路３０を合わせたものである。この中間バッファ５２は、図２に示すトランジスタ回路３１を備え、このトランジスタ回路３１は、ゲート幅の大きな等化トランジスタＭ３１、Ｍ４１を有する等化トランジスタ回路３２およびゲート幅の小さな等化トランジスタＭ４１、Ｍ４２を有する等化トランジスタ回路３３を有する。これらの等化トランジスタ回路３２、３３は、その何れか一方が選択されるように切換られる。
【００４４】
ローパスフィルタ５５、５６は互いに異なる遅延量を与えるように、それらの抵抗値、キャパシタンス値を違えて構成される。ローパスフィルタ５５は接続ラインＬ１２から中間バッファ５２の等化トランジスタ回路３２、３３の各ゲート回路への帰還ラインＬ２１に配置され、またローパスフィルタ５６は出力ラインＬｏｕｔから中間バッファ５２の等化トランジスタ回路３２、３３のゲート回路への帰還ラインＬ２２に配置される。ローパスフィルタ５５と中間バッファ５２の等化トランジスタ回路３２、３３との間には切換スイッチＳＷ７が、またローパスフィルタ５６と同じ中間バッファ５２の等化トランジスタ回路３２、３３との間には切換スイッチＳＷ８がそれぞれ接続されている。
【００４５】
切換スイッチＳＷ７、ＳＷ８がローパスフィルタ５５に接続されたときには、ローパスフィルタ５５が中間バッファ５２の等化トランジスタ回路３２または３３のゲート回路に接続され、中間バッファ５２と出力バッファ５３との間の接続ラインＬ１２から帰還ラインＬ２１を通じて帰還されるディジタルデータ信号にローパスフィルタ５５の遅延量が与えられる。切換スイッチＳＷ７、ＳＷ８がローパスフィルタ５６に接続されたときには、ローパスフィルタ５６の遅延量が、出力ラインＬｏｕｔから中間バッファ５２の等化トランジスタ回路３２または３３への帰還ラインＬ２２を通じて帰還される帰還ディジタルデータ信号に与えられる。
【００４６】
この帰還ラインＬ２１、Ｌ２２の切換えと、ローパスフィルタ５５、５６の切換えに基づき、ディジタル反転信号Ｖｖの振幅と遅延量を調整できる。
【００４７】
実施の形態５．
図７はこの発明によるディジタル信号のバッファ回路の実施の形態５を示す。この実施の形態５のバッファ回路１００Ｂは、入力段バッファ６１と、出力段バッファ６３を有する。入力段バッファ６１は図１の入力段バッファ１０と同じに構成され、トランジスタＭ１、Ｍ２を有する。出力段バッファ６３は、図１の入力段バッファ１０と、図２のトランジスタ回路３１を合わせて構成され、等化トランジスタ回路３２、３３を備えている。入力段バッファ６１と、出力段バッファ６３とは、接続ラインＬ３１で接続されている。
【００４８】
入力段バッファ６１と出力段バッファ６３のトランジスタ回路３１との間に、フィードフォワードで構成される遅延パス６５が形成される。このフィードフォワードによる遅延パス６５は、入力段バッファ６１と、出力段バッファ６３における等化トランジスタ回路３２、３３のゲート回路との間に形成される。
【００４９】
遅延パス６５は、中間バッファ６２、スイッチＳＷ９、ローパスフィルタ６６を含み、スイッチＳＷ９がオンされたときに、出力段バッファ６３に含まれる等化トランジスタ回路３２、３３のゲート回路にフィードフォワードにより、中間バッファ６２からのディジタル反転信号Ｖｖを供給する。このディジタル反転信号Ｖｖには、ローパスフィルタ６６による遅延が与えられる。
【００５０】
この実施の形態５では、フィードフォワードにより、ディジタル反転信号Ｖｖを供給し、またその遅延量をローパスフィルタ６６により設定できる。
【産業上の利用可能性】
【００５１】
この発明によるディジタル信号のバッファ回路は、伝送路を用いたディジタル信号の通信システムにおいて、その受信端または送信端で、ディジタルデータの変化点を強調する用途などに利用される。
【図面の簡単な説明】
【００５２】
【図１】この発明によるディジタル信号のバッファ回路の実施の形態１を示す電気回路図。
【図２】実施の形態１における遅延回路の詳細を示す電気回路図。
【図３】実施の形態１によるディジタル信号の振幅レベルの調整を示す波形図。
【図４】実施の形態１によるディジタル信号の遅延量の調整を示す波形図。
【図５】この発明によるディジタル信号のバッファ回路の実施の形態２、３で使用されるトランスファーゲート回路を示す電気回路図。
【図６】この発明によるディジタル信号のバッファ回路の実施の形態４を示す電気回路図。
【図７】この発明によるディジタル信号のバッファ回路の実施の形態５を示す電気回路図。
【符号の説明】
【００５３】
１００、１００Ａ、１００Ｂ：バッファ回路、１０：入力段バッファ、
１１、１２：抵抗、１５：定電流回路、２０：出力段バッファ、２１、２２：抵抗、
２５：定電流回路、１０１：入力端子、１０２出力端子、Ｌ１、Ｌ２：接続ライン、
Ｌ４、Ｌ５：帰還ライン、Ｍ１、Ｍ２、Ｍ５、Ｍ６：トランジスタ、
３０：遅延回路、３１：トランジスタ回路、３２、３３：等化トランジスタ回路、
Ｍ３１、Ｍ３２、Ｍ４１、Ｍ４２：等化トランジスタ、Ｒ１２、Ｒ３４：等化抵抗回路、
Ｒ１、Ｒ２、Ｒ３、Ｒ４：等化抵抗、Ｃ１３、Ｃ２４：等化キャパシタ回路、
Ｃ１、Ｃ２、Ｃ３、Ｃ４：等化キャパシタ、
ＳＷ１２、ＳＷＲ３４、ＳＷＬ３４、ＳＷ５６：切換回路、
ＳＷ１、ＳＷ２、ＳＷＲ３、ＳＷＲ４、ＳＷＬ３、ＳＷＬ４、ＳＷ５、ＳＷ６、ＳＷ７、
ＳＷ８：切換スイッチ、ＳＷ９：スイッチ、
５１、５２、５３、６１、６２、６３：バッファ、
５５、５６、６６：ローパスフィルタ、６５：遅延パス、
Ｌ１１、Ｌ１２：接続ライン、Ｌ２１、Ｌ２２：帰還ライン。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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