(57)【要約】【課題】ビット線のプリチャージを高速に行い、メモリセルのアクセス動作のサイクル時間を短縮することができる半導体記憶装置を提供する。【解決手段】ＳＲＡＭ１０のメモリセルアレイ１１には、メモリセル１２の列方向に伸びるビット線Ｂｉｔ，ＸＢｉｔを所定の電位にプリチャージする複数のプリチャージ＆イコライズ回路１４Ｌ，１４Ｍ，１４Ｕが設けられている。ＳＲＡＭ１０には、タイミング制御回路１７が設けられるとともに、メモリセルアレイ１１に対してタイミング制御回路１７の反対側にプリチャージ＆イコライズ制御回路１８が設けられている。プリチャージ＆イコライズ制御回路１８は、タイミング制御回路１７のタイミング信号に基づいてプリチャージ＆イコライズ信号ＥＱを生成し、その信号ＥＱによりタイミング制御回路１７から遠い位置のプリチャージ＆イコライズ回路１４Ｕから順番に活性化させる。【選択図】      図１
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【特許請求の範囲】
【請求項１】
行方向及び列方向にアレイ状に配置された複数のメモリセルからなるメモリセルアレイと、
前記メモリセルの列方向に伸びるビット線と、
前記ビット線を所定の電位にプリチャージする複数のプリチャージ回路と、
前記メモリセルにアクセスするためのタイミング信号を生成するタイミング制御回路と、
前記タイミング信号に基づいて生成したプリチャージ信号により、前記各プリチャージ回路について前記タイミング制御回路から遠い位置に設けられたプリチャージ回路側から順番に活性化させるよう制御するプリチャージ制御回路と
を備えることを特徴とする半導体記憶装置。
【請求項２】
前記プリチャージ制御回路を、前記メモリセルアレイに対してタイミング制御回路の反対側の位置、もしくはメモリセルアレイにおける中間よりもタイミング制御回路側から離れた位置に設けたことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記プリチャージ制御回路を前記タイミング制御回路内に設け、
前記メモリセルアレイに対してタイミング制御回路の反対側の位置、もしくはメモリセルアレイにおける中間よりもタイミング制御回路側から離れた位置に、前記プリチャージ信号を中継するバッファ回路を設けたことを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記プリチャージ制御回路を前記タイミング制御回路内に設け、
前記プリチャージ信号を前記各プリチャージ回路に伝達するための信号伝達経路の途中に遅延回路を設けたことを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
前記プリチャージ制御回路を、前記メモリセルアレイに対してタイミング制御回路の反対側に設け、
前記プリチャージ制御回路に含まれる論理回路を、それぞれのプリチャージ回路に対応して別々に設けたことを特徴とする請求項１に記載の半導体記憶装置。
【請求項６】
行方向及び列方向にアレイ状に配置された複数のメモリセルからなるメモリセルアレイが複数のブロックに分割され、
前記各ブロックにおいてメモリセルに接続されるローカルビット線と、
前記各ブロック間を接続し、前記ローカルビット線に出力されたデータを取り出すためのグローバルビット線と、
前記グローバルビット線を所定の電位にプリチャージする複数のプリチャージ回路と、
前記メモリセルにアクセスするためのタイミング信号を生成するタイミング制御回路と、
前記タイミング信号に基づいて生成したプリチャージ信号により、前記各プリチャージ回路について前記タイミング制御回路から遠い位置に設けられたプリチャージ回路側から順番に活性化させるよう制御するプリチャージ制御回路と
を備えることを特徴とする半導体記憶装置。
【請求項７】
行方向及び列方向にアレイ状に配置された複数のメモリセルからなるメモリセルアレイと、
前記メモリセルの列方向に伸びるビット線と、
前記ビット線を所定の電位にプリチャージする複数のプリチャージ回路と、
前記メモリセルから前記ビット線に読み出されたデータを検出するセンスアンプ回路と、
前記各プリチャージ回路について前記センスアンプ回路から遠い位置に設けられたプリチャージ回路側から順番に活性化させるよう制御するプリチャージ制御回路と
を備えることを特徴とする半導体記憶装置。
【請求項８】
行方向及び列方向にアレイ状に配置された複数のメモリセルからなるメモリセルアレイと、前記メモリセルの列方向に伸びるビット線と、前記ビット線を所定の電位にプリチャージする複数のプリチャージ回路と、前記メモリセルにアクセスするためのタイミング信号を生成するタイミング制御回路とを備えた半導体記憶装置において前記ビット線をプリチャージするプリチャージ制御方法であって、
前記タイミング信号に基づいて生成したプリチャージ信号により、前記各プリチャージ回路について前記タイミング制御回路から遠い位置のプリチャージ回路側から順番に活性化させるよう制御することを特徴とするプリチャージ制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置、及び半導体記憶装置においてビット線をプリチャージするプリチャージ制御方法に関するものである。
半導体記憶装置において、ビット線を介してメモリセルからデータを読み出したりメモリセルにデータを書き込んだりするアクセス動作の終了後には、そのビット線を所定の電位にプリチャージするプリチャージ動作が行われる。半導体記憶装置では、そのビット線のプリチャージ動作を高速に行い、メモリセルにアクセスするのためのサイクル時間を短縮する技術が必要となっている。
【背景技術】
【０００２】
従来、各メモリセル群に対してプリチャージ回路及びその制御回路を設け、複数のプリチャージ回路でビット線のプリチャージを高速に行うようにした半導体記憶装置が開示されている。（例えば、特許文献１参照）
図８は、従来の半導体記憶装置１を示すブロック図である。
【０００３】
半導体記憶装置１におけるメモリセルアレイ１１には、メモリセル１２が行方向及び列方向にアレイ状に配置されている（図８では行方向に配置されたメモリセル１２の図示を省略している）。メモリセル１２の列方向に伸びる一対のビット線（ビット線対Ｂｉｔ／ＸＢｉｔ）には、複数のプリチャージ＆イコライズ回路１４Ｌ，１４Ｍ，１４Ｕが接続されるとともに、センスアンプ１５が接続されている。
【０００４】
また、半導体記憶装置１には、タイミング制御回路１６が設けられており、該タイミング制御回路１６は、クロック信号ＣＫ、アドレス信号ＡＤ、コントロール信号ＣＮＴなどの入力信号に基づいて、メモリセル１２にアクセスするためのタイミング制御を実行する。このタイミング制御回路１６には、プリチャージ＆イコライズ信号ＥＱを生成するためのプリチャージ＆イコライズ制御回路１６ａを含む。
【０００５】
プリチャージ＆イコライズ回路１４Ｌ，１４Ｍ，１４Ｕは、メモリセルアレイ１１におけるセンスアンプ１５に最も近い位置と、中間位置、最も遠い位置の３つの箇所に設けられている。各プリチャージ＆イコライズ回路１４Ｌ，１４Ｍ，１４Ｕは、プリチャージ＆イコライズ制御回路１６ａから出力されるプリチャージ＆イコライズ信号ＥＱに応答して、ビット線Ｂｉｔ，ＸＢｉｔを所定の電位にプリチャージする。
【０００６】
次に、図８の半導体記憶装置１の動作を説明する。なおここでは、センスアンプ１５から一番遠い位置に配置されるメモリセル（タイミング的にワースト条件となるメモリセル）１２Ｕの読み出し動作について説明する。
【０００７】
図９に示すように、クロック信号ＣＫが入力されて読み出し動作が開始されると、メモリセル１２Ｕのデータがビット線Ｂｉｔに出力される。そして、そのデータは、ビット線Ｂｉｔの上部（Ｕ）、中間部（Ｍ）、下部（Ｌ）を介してセンスアンプ１５に伝達される。センスアンプ１５はビット線Ｂｉｔの下部（Ｌ）に伝達されたデータを増幅し、そのデータを読み出す。このとき、プリチャージ＆イコライズ制御回路１６ａは、センスアンプ１５に近いビット線Ｂｉｔの下部（Ｌ）の動作が完了するのを待って、所定の遅延時間後にプリチャージ＆イコライズ信号ＥＱを出力する。各プリチャージ＆イコライズ回路１４Ｌ，１４Ｍ，１４Ｕは、そのプリチャージ＆イコライズ信号ＥＱに応答してビット線Ｂｉｔ，ＸＢｉｔのプリチャージを行う。
【０００８】
また、別の従来例として、プリチャージ回路がメモリセルアレイに対してセンスアンプの反対側に設けられ、センスアンプ側の信号発生回路からプリチャージ回路にプリチャージ信号を供給するように構成した半導体記憶装置が開示されている（例えば、特許文献２参照）。
【特許文献１】特開平９−２３１７５８号公報
【特許文献２】特開平８−６３９７１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ところで、図８及び図９に示すように、従来の半導体記憶装置１において、プリチャージ＆イコライズ信号ＥＱは、信号線を介してタイミング制御回路１６（センスアンプ１５）から近い側のプリチャージ＆イコライズ回路１４Ｌから遠い側のプリチャージ＆イコライズ回路１４Ｕに順次伝達されていく。プリチャージ＆イコライズ制御回路１６ａは、ビット線Ｂｉｔの下部（Ｌ）の電位がデータ読み出し可能な電位レベルまで低下した後にプリチャージ＆イコライズ信号ＥＱを出力し、各プリチャージ＆イコライズ回路１４Ｌ，１４Ｍ，１４Ｕは、そのプリチャージ＆イコライズ信号ＥＱに応答してビット線Ｂｉｔのプリチャージを開始するため、ビット線Ｂｉｔの下部（Ｌ）よりも上部（Ｕ）のプリチャージタイミングが遅れる。その後、次の読み出し動作を始めるためには、ビット線Ｂｉｔの上部（Ｕ）のプリチャージが完了するまで待つ必要があり、読み出し動作のサイクル時間ｔＣＹが長くなってしまう。なお、読み出し動作について説明したが、書き込み動作においてもプリチャージタイミングが遅れるため同様の問題が発生する。
【００１０】
因みに、特許文献２の半導体記憶装置では、上記のように複数のプリチャージ回路でビット線のプリチャージを高速に行うといった技術は開示されていない。
本発明は上記問題点を解決するためになされたものであって、その目的は、ビット線のプリチャージを高速に行い、メモリセルへのアクセス動作のサイクル時間を短縮することができる半導体記憶装置、及びプリチャージ制御方法を提供することにある。
【課題を解決するための手段】
【００１１】
請求項１，８に記載の発明によれば、半導体記憶装置におけるメモリセルアレイには複数のメモリセルが行方向及び列方向にアレイ状に配置されている。そのメモリセルアレイには、メモリセルの列方向に伸びるビット線を所定の電位プリチャージするためのプリチャージ回路が複数設けられている。タイミング制御回路によりメモリセルにアクセスするためのタイミング信号が生成される。また、プリチャージ制御回路によりタイミング信号に基づいてプリチャージ信号が生成される。そして、そのプリチャージ信号により、各プリチャージ回路は、タイミング制御回路から遠い位置に設けられたプリチャージ回路側から順番に活性化される。このようにすれば、ビット線におけるタイミング制御回路から近い側と遠い側とでほぼ同じ時刻にプリチャージを完了することができ、メモリセルへのアクセス動作のサイクル時間を短縮することができる。
【００１２】
具体的には、請求項２に記載の発明のように、プリチャージ制御回路を、メモリセルアレイに対してタイミング制御回路の反対側の位置、もしくはメモリセルアレイにおける中間よりもタイミング制御回路側から離れた位置に設ける。このようにすると、タイミング制御回路から遠い側のプリチャージ回路から近い側のプリチャージ回路にタイミング信号が伝達され、遠い側のプリチャージ回路から順番に活性化させることができる。
【００１３】
また、請求項３に記載の発明のように、プリチャージ制御回路をタイミング制御回路内に設け、メモリセルアレイに対してタイミング制御回路の反対側の位置、もしくはメモリセルアレイにおける中間よりもタイミング制御回路側から離れた位置に、プリチャージ信号を中継するバッファ回路を設けてもよい。このようにしても、タイミング制御回路から遠い側のプリチャージ回路から近い側のプリチャージ回路にプリチャージ信号が伝達され、遠い側のプリチャージ回路から順番に活性化させることができる。
【００１４】
さらに、請求項４に記載の発明のように、プリチャージ制御回路をタイミング制御回路内に設け、プリチャージ信号を各プリチャージ回路に伝達するための信号伝達経路の途中に遅延回路を設けることにより、タイミング制御回路から離れたプリチャージ回路ほどプリチャージ信号の伝達タイミングを早くするように構成してもよい。このようにしても、遠い側のプリチャージ回路から順番に活性化させることができる。
【００１５】
また、請求項５に記載の発明のように、プリチャージ制御回路をメモリセルアレイに対してタイミング制御回路の反対側に設け、該プリチャージ制御回路に含まれる論理回路を、それぞれのプリチャージ回路に対応して別々に設けることにより、タイミング制御回路から離れたプリチャージ回路ほどプリチャージ信号の伝達タイミングを早くするように構成してもよい。このようにしても、遠い側のプリチャージ回路から順番に活性化させることができる。
【００１６】
請求項６に記載の発明によれば、半導体記憶装置におけるメモリセルアレイが複数ブロックに分割されており、該各ブロックにはメモリセルに接続されるローカルビット線が設けられている。さらに、各ブロック間を接続しメモリセルからローカルビット線に出力されたデータを取り出すためのグローバルビット線と、該グローバルビット線を所定の電位にプリチャージするための複数のプリチャージ回路とが設けられている。そして、タイミング制御回路により、メモリセルにアクセスするためのタイミング信号が生成され、プリチャージ制御回路では、タイミング信号に基づいてプリチャージ信号が生成される。そのプリチャージ信号により、各プリチャージ回路についてタイミング制御回路から遠い位置に設けられたプリチャージ回路側から順番に活性化される。このようにすれば、グローバルビット線におけるタイミング制御回路から近い側と遠い側とでほぼ同じ時刻にプリチャージが完了されるため、メモリセルへのアクセス動作のサイクル時間を短縮することができる。
【００１７】
また、請求項７に記載の発明によれば、プリチャージ制御回路によりセンスアンプ回路から遠い位置に設けられたプリチャージ回路側から順番に活性化される。このようにすれば、請求項１に記載の発明と同様に、メモリセルへのアクセス動作のサイクル時間を短縮することができる。
【発明の効果】
【００１８】
本発明によれば、ビット線のプリチャージを高速に行い、メモリセルのアクセス動作のサイクル時間を短縮することができる半導体記憶装置、及びプリチャージ制御方法を提供することができる。
【発明を実施するための最良の形態】
【００１９】
（第１の実施の形態）
以下、本発明を半導体記憶装置としてのスタティックＲＡＭ（ＳＲＡＭ）に具体化した第１の実施の形態を図面に従って説明する。
【００２０】
図１は、本実施の形態におけるＳＲＡＭ１０を示すブロック図である。
ＳＲＡＭ１０のメモリセルアレイ１１には、メモリセル１２が行方向及び列方向にアレイ状に配置されている。なお、図１では行方向に配置されたメモリセル１２の図示を省略している。
【００２１】
列方向に配置された各メモリセル１２は、その列方向の伸びる一対のビット線（ビット線対Ｂｉｔ／ＸＢｉｔ）に接続されている。また、その一対のビット線Ｂｉｔ，ＸＢｉｔには、複数のプリチャージ＆イコライズ回路１４（１４Ｌ，１４Ｍ，１４Ｕ）が接続されるとともに、センスアンプ１５が接続されている。本実施の形態のＳＲＡＭ１０において、プリチャージ＆イコライズ回路１４は、メモリセルアレイ１１におけるセンスアンプ１５に最も近い位置と、中間位置、最も遠い位置の３箇所に設けられている。
【００２２】
なお、図示を省略しているが、ＳＲＡＭ１０には、メモリセル１２の行方向に伸びる複数のワード線や該各ワード線を駆動するためのワード線ドライバなどが設けられている。
また、ＳＲＡＭ１０は、タイミング制御回路１７とプリチャージ＆イコライズ制御回路１８とを備え、プリチャージ＆イコライズ制御回路１８は、メモリセルアレイ１１に対してタイミング制御回路１７及び／又はセンスアンプ１５の反対側に設けられている。
【００２３】
タイミング制御回路１７は、クロック信号ＣＫ、アドレス信号ＡＤ、コントロール信号ＣＮＴなどの入力信号に基づいて、メモリセル１２にアクセスするためのタイミング制御を実行する。
【００２４】
プリチャージ＆イコライズ制御回路１８は論理回路を含み、タイミング制御回路１７から供給されるタイミング信号（ワード線の選択信号やセンスアンプ１５の起動信号などの信号）の論理レベルに基づいてプリチャージ＆イコライズ信号ＥＱを生成する。そして、プリチャージ＆イコライズ制御回路１８は、そのプリチャージ＆イコライズ信号ＥＱを各プリチャージ＆イコライズ回路１４（１４Ｕ，１４Ｍ，１４Ｌ）に出力する。このプリチャージ＆イコライズ信号ＥＱは、タイミング制御回路１７から遠い位置にある上部のプリチャージ＆イコライズ回路１４Ｕから伝達され、各プリチャージ＆イコライズ回路１４Ｕ，１４Ｍ，１４Ｌを順次活性化させる。
【００２５】
図２は、プリチャージ＆イコライズ回路１４の回路図である。
プリチャージ＆イコライズ回路１４は、３つのＰチャネルＭＯＳトランジスタＴＰ１，ＴＰ２，ＴＰ３を含む。プリチャージ＆イコライズ回路１４において、ＰチャネルＭＯＳトランジスタＴＰ１がイコライズ回路に相当し、ＰチャネルＭＯＳトランジスタＴＰ２，ＴＰ３がプリチャージ回路に相当する。
【００２６】
具体的に、ＰチャネルＭＯＳトランジスタＴＰ１は、そのソース及びドレインがビット線Ｂｉｔ及びビット線ＸＢｉｔに接続されており、ゲートにプリチャージ＆イコライズ信号ＥＱの論理レベルを反転した制御信号ＸＥＱが供給されている。ＰチャネルＭＯＳトランジスタＴＰ２のドレインがビット線Ｂｉｔに接続され、ＰチャネルＭＯＳトランジスタＴＰ３のドレインがビット線ＸＢｉｔに接続されている。また、各ＰチャネルＭＯＳトランジスタＴＰ２，ＴＰ３は、ソースに高電位側の電源電圧ＶＤＤが供給されるとともに、ゲートに制御信号ＸＥＱが供給される。
【００２７】
従って、プリチャージ＆イコライズ信号ＥＱがＨレベルである場合（制御信号ＸＥＱがＬレベルである場合）、ＰチャネルＭＯＳトランジスタＴＰ１はオンしてビット線Ｂｉｔとビット線ＸＢｉｔとを短絡する。また、各ＰチャネルＭＯＳトランジスタＴＰ２，ＴＰ３がオンして、高電位側の電源電圧ＶＤＤをビット線Ｂｉｔ，ＸＢｉｔに供給する。これにより、ビット線Ｂｉｔ，ＸＢｉｔが電源電圧ＶＤＤにプリチャージされる。
【００２８】
次に、このＳＲＡＭ１０の動作を説明する。なおここでは、センスアンプ１５から一番遠い位置に配置されるメモリセル（タイミング的にワースト条件となるメモリセル）１２Ｕの読み出し動作について説明する。
【００２９】
図３に示すように、クロック信号ＣＫが入力され読み出し動作が開始されると、メモリセル１２Ｕに接続されているワード線（図示略）が選択され、メモリセル１２Ｕのデータがビット線Ｂｉｔに出力される。そして、そのデータは、ビット線Ｂｉｔの上部（Ｕ）、中間部（Ｍ）、下部（Ｌ）を介してセンスアンプ１５に伝達される。センスアンプ１５はビット線Ｂｉｔの下部（Ｌ）に伝達されたデータを増幅し、そのデータを読み出す。
【００３０】
このとき、プリチャージ＆イコライズ制御回路１８は、タイミング制御回路１７から供給されるタイミング信号に基づいて、ビット線Ｂｉｔの上部（Ｕ）の電位がデータ読み出し可能な電位レベルまで低下したタイミングから所定の遅延時間遅らせたタイミングで、Ｈレベルのプリチャージ＆イコライズ信号ＥＱを出力する。そして、このプリチャージ＆イコライズ信号ＥＱは、上部のプリチャージ＆イコライズ回路１４Ｕから下部のプリチャージ＆イコライズ回路１４Ｌに順次伝達される。上述の遅延時間は、下部のプリチャージ＆イコライズ回路１４Ｌにプリチャージ＆イコライズ信号ＥＱが伝達されるタイミングが、ビット線Ｂｉｔの下部（Ｌ）の電位がデータ読み出し可能な電位レベルまで低下したタイミング（例えば、センスアンプ起動信号に基づくセンスアンプ１５の活性化後のタイミング）よりも遅くなるように、設定される。
【００３１】
本実施の形態のＳＲＡＭ１０においては、プリチャージ＆イコライズ信号ＥＱの出力タイミングは、プリチャージ＆イコライズ信号ＥＱが上部のプリチャージ＆イコライズ回路１４Ｕから下部のプリチャージ＆イコライズ回路１４Ｌに伝達されるまでの時間の分だけ、図８，９に示した従来技術よりも早くなる。なお、プリチャージ＆イコライズ信号ＥＱの出力タイミングと、ビット線Ｂｉｔの下部（Ｌ）の電位がデータ読み出し可能な電位レベルまで低下したタイミングの前後関係は、上述の遅延時間の設定に応じて変化する。
【００３２】
各プリチャージ＆イコライズ回路１４は、そのプリチャージ＆イコライズ信号ＥＱに応答してビット線Ｂｉｔ，ＸＢｉｔの上部（タイミング制御回路１７及び／又はセンスアンプ１５から遠い側）から下部（タイミング制御回路１７及び／又はセンスアンプ１５から近い側）に向けて順次プリチャージを行い、ビット線Ｂｉｔ，ＸＢｉｔの上部から先にプリチャージを行って下部のプリチャージを後から行うようにしたため、図８，９に示した従来技術よりもプリチャージが早く完了される。これにより、読み出し動作のサイクル時間ｔＣＹの短縮が可能となる。
【００３３】
なお、上記では、メモリセル１２からデータを読み出す動作について説明したが、書き込み動作においても同様に、上部のプリチャージ＆イコライズ回路１４Ｕから下部のプリチャージ＆イコライズ回路１４Ｌに順次プリチャージ＆イコライズ信号ＥＱが伝達される。そして、該各プリチャージ＆イコライズ回路１４によって、ビット線Ｂｉｔにおける下部と上部とでほぼ同じ時刻にプリチャージが完了され、書き込み動作のサイクル時間が短縮される。
【００３４】
以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）プリチャージ＆イコライズ制御回路１８は、メモリセルアレイ１１に対してタイミング制御回路１７及び／又はセンスアンプ１５の反対側に設けられている。このようにすると、プリチャージ＆イコライズ制御回路１８から出力されたプリチャージ＆イコライズ信号ＥＱは、タイミング制御回路１７から遠い側のプリチャージ＆イコライズ回路１４Ｕから近い側のプリチャージ＆イコライズ回路１４Ｌに順次伝達される。従って、各プリチャージ＆イコライズ回路１４は、遠い側のプリチャージ＆イコライズ回路１４Ｕから順番に活性化されるため、ビット線Ｂｉｔ，ＸＢｉｔの上部のプリチャージを先に完了させ、下部のプリチャージを後から完了させることができ、読み出し動作のサイクル時間ｔＣＹを短縮できる。
【００３５】
（第２の実施の形態）
以下、本発明を具体化した第２の実施の形態を図４に従って説明する。
図４に示すように、本実施の形態のＳＲＡＭ２０では、従来技術と同様に、プリチャージ＆イコライズ信号ＥＱを生成するプリチャージ＆イコライズ制御回路１６ａがタイミング制御回路１６内に設けられている。本実施の形態のＳＲＡＭ２０は、プリチャージ＆イコライズ制御回路１６ａから出力されたプリチャージ＆イコライズ信号ＥＱを中継するバッファ回路２１を備える点が従来技術と相違する。
【００３６】
すなわち、バッファ回路２１は、メモリセルアレイ１１に対してタイミング制御回路１６及び／又はセンスアンプ１５の反対側に設けられており、このバッファ回路２１から出力されるプリチャージ＆イコライズ信号ＥＱは、タイミング制御回路１６から遠い側のプリチャージ＆イコライズ回路１４Ｕから近い側のプリチャージ＆イコライズ回路１４Ｌに順次伝達される。そして、各プリチャージ＆イコライズ回路１４Ｕ，１４Ｍ，１４Ｌはそのプリチャージ＆イコライズ信号ＥＱに応答してビット線Ｂｉｔ，ＸＢｉｔのプリチャージを行う。
【００３７】
本実施の形態のＳＲＡＭ２０においても、第１の実施の形態と同様に、ビット線Ｂｉｔ，ＸＢｉｔの上部のプリチャージを先に完了させ、下部のプリチャージを後から完了させるため、読み出し動作のサイクル時間ｔＣＹを短縮できる。
【００３８】
また、ＳＲＡＭ２０は、センスアンプ１５の反対側にバッファ回路２１を設けるだけでよいので、回路設計の際のレイアウト変更が少なくて済み、実用上好ましいものとなる。
（第３の実施の形態）
以下、本発明を具体化した第３の実施の形態を図５に従って説明する。
【００３９】
図５に示すように、本実施形態のＳＲＡＭ３０では、従来技術と同様に、プリチャージ＆イコライズ信号ＥＱを生成するプリチャージ＆イコライズ制御回路１６ａがタイミング制御回路１６内に設けられている。また、ＳＲＡＭ３０では、プリチャージ＆イコライズ制御回路１６ａと中間部のプリチャージ＆イコライズ回路１４Ｍとを結ぶ信号伝達経路の途中に遅延回路３１が設けられ、プリチャージ＆イコライズ制御回路１６ａと下部のプリチャージ＆イコライズ回路１４Ｌとを結ぶ信号伝達経路の途中に遅延回路３２が設けられている。
【００４０】
プリチャージ＆イコライズ制御回路１６ａのプリチャージ＆イコライズ信号ＥＱは、上部のプリチャージ＆イコライズ回路１４Ｕに直接供給される。また、プリチャージ＆イコライズ信号ＥＱは、中間部のプリチャージ＆イコライズ回路１４Ｍに遅延回路３１を介して供給される。さらに、プリチャージ＆イコライズ信号ＥＱは、下部のプリチャージ＆イコライズ回路１４Ｌに遅延回路３２を介して供給される。
【００４１】
本実施の形態のＳＲＡＭ３０において、遅延回路３２の遅延時間は遅延回路３１の２倍であり、タイミング制御回路１６から離れたプリチャージ＆イコライズ回路１４ほどプリチャージ＆イコライズ信号ＥＱの伝達タイミングを早くするよう構成されている。
【００４２】
このように構成すれば、タイミング制御回路１６から遠い側のプリチャージ＆イコライズ回路１４Ｕから順番に活性化させることができる。従って、上記各実施の形態と同様に、ビット線Ｂｉｔ，ＸＢｉｔの上部のプリチャージを先に完了させ、下部のプリチャージを後から完了させるため、読み出し動作のサイクル時間ｔＣＹを短縮できる。
【００４３】
（第４の実施の形態）
以下、本発明を具体化した第４の実施の形態を図６に従って説明する。
図６に示すように、本実施の形態のＳＲＡＭ４０は、第１の実施の形態と同様に、タイミング制御回路１７とプリチャージ＆イコライズ制御回路１８とを別々に備え、プリチャージ＆イコライズ制御回路１８は、メモリセルアレイ１１に対してタイミング制御回路１７及び／又はセンスアンプ１５の反対側に設けられている。
【００４４】
また、プリチャージ＆イコライズ制御回路１８は論理回路１８ａを含み、その論理回路１８ａと同様の論理回路１８ｂ及び論理回路１８ｃが中間部及び下部のプリチャージ＆イコライズ回路１４Ｍ，１４Ｌにそれぞれ対応して設けられている。
【００４５】
プリチャージ＆イコライズ制御回路１８の論理回路１８ａは、タイミング制御回路１７から供給されるタイミング信号に基づいてプリチャージ＆イコライズ信号ＥＱを生成し、そのプリチャージ＆イコライズ信号ＥＱを上部のプリチャージ＆イコライズ回路１４Ｕに出力する。また、論理回路１８ａは、プリチャージ＆イコライズ信号ＥＱの出力と同時に許可信号を中間部の論理回路１８ｂに出力する。その論理回路１８ｂは、タイミング制御回路１７からのタイミング信号や論理回路１８ａからの許可信号に基づいて、プリチャージ＆イコライズ信号ＥＱをプリチャージ＆イコライズ回路１４Ｍに出力する。また、論理回路１８ｂは、プリチャージ＆イコライズ信号ＥＱの出力と同時に許可信号を下部の論理回路１８ｃに出力する。その論理回路１８ｃは、タイミング制御回路１７からのタイミング信号や論理回路１８ｂからの許可信号に基づいて、プリチャージ＆イコライズ信号ＥＱを下部のプリチャージ＆イコライズ回路１４Ｌに出力する。
【００４６】
このＳＲＡＭ４０においても、センスアンプ１５から遠い側のプリチャージ＆イコライズ回路１４Ｕから近い側のプリチャージ＆イコライズ回路１４Ｌに順にプリチャージ＆イコライズ信号ＥＱが伝達される。従って、上記各実施の形態と同様に、ビット線Ｂｉｔ，ＸＢｉｔの上部のプリチャージを先に完了させ、下部のプリチャージを後から完了させるため、読み出し動作のサイクル時間ｔＣＹを短縮できる。
【００４７】
（第５の実施の形態）
以下、本発明を具体化した第５の実施の形態を図７に従って説明する。
図７に示すように、本実施の形態のＳＲＡＭ５０では、メモリセルアレイ１１が複数のブロック１１Ｕ，１１Ｍ，１１Ｌに分割されている。また、メモリセル１２に接続されるビット線（ローカルビット線）Ｂｉｔ，ＸＢｉｔは、列方向に複数分割されている。さらに、ＳＲＡＭ５０には、ローカルビット線Ｂｉｔ，ＸＢｉｔに出力されたデータを取り出すためのグローバルビット線（共通ビット線）ＧＢｉｔ，ＸＧＢｉｔが、各ブロック１１Ｕ，１１Ｍ，１１Ｌ間を接続するよう前記ローカルビット線Ｂｉｔ，ＸＢｉｔと平行して設けられている。つまり、本実施の形態のＳＲＡＭ５０は、ビット線階層方式を採用したメモリであり、高速化や低消費電力化が図られている。
【００４８】
なお、ローカルビット線Ｂｉｔ，ＸＢｉｔは、第１の実施の形態におけるビット線Ｂｉｔ，ＸＢｉｔに相当し、各ビット線Ｂｉｔ，ＸＢｉｔに対応して第１の実施の形態と同様のプリチャージ＆イコライズ回路１４及びセンスアンプ１５（図示略）が設けられている。
【００４９】
また、ＳＲＡＭ５０における各ブロック１１Ｕ，１１Ｍ，１１Ｌには、グローバルビット線ＧＢｉｔ，ＸＧＢｉｔをプリチャージするためのプリチャージ＆イコライズ回路５１（５１Ｕ，５１Ｍ，５１Ｌ）が設けられている。さらに、ＳＲＡＭ５０には、第１の実施の形態と同様に、プリチャージ＆イコライズ信号ＥＱを生成するためのプリチャージ＆イコライズ制御回路１８が、メモリセルアレイ１１に対してタイミング制御回路１７の反対側に設けられている。
【００５０】
このように構成したＳＲＡＭ５０において、プリチャージ＆イコライズ制御回路１８から出力されたプリチャージ＆イコライズ信号ＥＱは、タイミング制御回路１７から遠い側のプリチャージ＆イコライズ回路５１Ｕから近い側のプリチャージ＆イコライズ回路５１Ｌに順次伝達される。各プリチャージ＆イコライズ回路５１Ｕ，５１Ｍ，５１Ｌは、そのプリチャージ＆イコライズ信号ＥＱに応答してグローバルビット線ＧＢｉｔ，ＸＧＢｉｔをプリチャージする。
【００５１】
このＳＲＡＭ５０においても、各プリチャージ＆イコライズ回路５１Ｕ，５１Ｍ，５１Ｌによってグローバルビット線ＧＢｉｔ，ＸＧＢｉｔの上部のプリチャージを先に完了させ、下部のプリチャージを後から完了させるため、読み出し動作のサイクル時間ｔＣＹを短縮することができる。
【００５２】
尚、上記各実施の形態は、以下の態様で実施してもよい。
・上記第１及び第５の実施の形態におけるＳＲＡＭ１０，５０では、プリチャージ＆イコライズ制御回路１８をメモリセルアレイ１１に対してタイミング制御回路１７の反対側の位置に設けたが、これに限定されるものではない。つまり、メモリセルアレイ１１の中間よりもタイミング制御回路１７側から離れた位置にプリチャージ＆イコライズ制御回路１８を設けるものであればよい。また、第２の実施の形態において、メモリセルアレイ１１の中間よりもタイミング制御回路１７側から離れた位置にバッファ回路２１を設けてもよい。このように構成した場合も、タイミング制御回路１７から遠い位置のプリチャージ＆イコライズ回路１４Ｕ，５１Ｕから順番に活性化させることができる。
【００５３】
・上記各実施の形態では、メモリセルアレイ１１における上部、中間部、下部の３箇所にプリチャージ＆イコライズ回路１４，５１を設けるものであったが、２箇所や４個所以上の複数箇所にプリチャージ＆イコライズ回路１４，５１を設けてもよい。また、各プリチャージ＆イコライズ回路１４，５１に対応してプリチャージ＆イコライズ制御回路１８を複数設けてもよい。
【００５４】
・上記各実施の形態では、一対のビット線（ビット線対Ｂｉｔ／ＸＢｉｔ）によりメモリセル１２からデータを読み出すＳＲＡＭ１０，２０，３０，４０，５０に具体化するものであったが、１本のビット線でデータを読み出すメモリにも同様に具体化することができる。
【００５５】
・上記各実施の形態では、半導体記憶装置としてＳＲＡＭ１０，２０，３０，４０，５０に具体化していたが、これ以外のビット線のプリチャージが行われるメモリ、例えばＤＲＡＭなどに具体化してもよい。
【図面の簡単な説明】
【００５６】
【図１】第１の実施の形態におけるＳＲＡＭを示すブロック図である。
【図２】プリチャージ＆イコライズ回路を示す回路図である。
【図３】ＳＲＡＭの動作波形図である。
【図４】第２の実施の形態におけるＳＲＡＭを示すブロック図である。
【図５】第３の実施の形態におけるＳＲＡＭを示すブロック図である。
【図６】第４の実施の形態におけるＳＲＡＭを示すブロック図である。
【図７】第５の実施の形態におけるＳＲＡＭを示すブロック図である。
【図８】従来の半導体記憶装置を示すブロック図である。
【図９】半導体記憶装置の動作波形図である。
【符号の説明】
【００５７】
１０，２０，３０，４０，５０  半導体記憶装置としてのＳＲＡＭ
１１  メモリセルアレイ
１１Ｌ，１１Ｍ，１１Ｕ  ブロック
１２  メモリセル
１４，５１  プリチャージ回路としてのプリチャージ＆イコライズ回路
１５  センスアンプ回路としてのセンスアンプ
１６，１７  タイミング制御回路
１６ａ，１８  プリチャージ制御回路としてのプリチャージ＆イコライズ制御回路
１８ａ，１８ｂ，１８ｃ  論理回路
２１  バッファ回路
３１，３２  遅延回路
Ｂｉｔ，ＸＢｉｔ  ビット線
ＥＱ  プリチャージ信号としてのプリチャージ＆イコライズ信号
ＧＢｉｔ，ＸＧＢｉｔ  グローバルビット線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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