(57)【要約】【課題】半導体装置の試験において、テスト回路を動作させるテストモード時の大電流による電源ノイズや電源電圧降下を抑制し、実動作周波数での安定した試験の実施を可能にする。【解決手段】半導体装置の外部端子として、信号端子および電源端子とともに、モード信号１５４の値により、通常モードでは内部回路１５７に信号を入出力するための信号端子として機能し、テストモードでは内部回路１５７に電力を供給するための電源端子として機能する機能切り替え可能な外部端子１５３を設ける。機能切り替え可能な外部端子１５３と内部回路の電源１５６との間はパススイッチ１５５を介して接続し、通常モードでは非導通に、テストモードでは導通にするように制御する。機能切り替え可能な外部端子１５３へ接続される内部回路の出力経路１５８はテストモードではハイインピーダンス状態に制御する。【選択図】  図３
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【特許請求の範囲】
【請求項１】
第１の動作モードにおいては内部回路の信号を入出力するための信号端子として機能し、前記第１の動作モードと排他的な第２の動作モードにおいては前記内部回路に電力を供給するための電源端子として機能する、機能切り替え可能な外部端子を有する半導体装置。
【請求項２】
前記機能切り替え可能な外部端子と前記内部回路の電源はパストランジスタを介して接続され、前記第１の動作モードにおいては前記パストランジスタを非導通にさせ、前記第２の動作モードにおいては前記パストランジスタを導通させるように制御する請求項１記載の半導体装置。
【請求項３】
前記第２の動作モードにおいては、前記機能切り替え可能な外部端子へ接続される前記内部回路からの回路出力を必要に応じてハイインピーダンス状態に制御する請求項１記載の半導体装置。
【請求項４】
前記第１の動作モードおよび前記第２の動作モードは外部より与えられるモード信号により選択される請求項１記載の半導体装置。
【請求項５】
前記第１の動作モードは前記内部回路に所定の機能を発揮させる通常動作モードであり、前記第２の動作モードはテスト回路を動作させるテストモードである請求項１記載の半導体装置。
【請求項６】
請求項１から６のいずれか一項記載の半導体装置を検査する半導体検査装置であって、前記機能切り替え可能な外部端子に対して、前記第１の動作モードにおいては信号の入出力装置を接続し、前記第２の動作モードにおいては電源装置を接続するように制御する半導体検査装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の電源供給技術に係り、特に構造テストに基づくテストモードでの試験時に大電流による電源電圧降下を抑制することが可能な外部端子部構成を有する半導体装置に関する。
【背景技術】
【０００２】
半導体集積回路の微細化加工技術の進展に伴う回路規模の増大により、テストコスト上昇への対策が課題となっている。これに対応するため、テスト容易化設計（Ｄｅｓｉｇｎ  ｆｏｒ  ｔｅｓｔ）によるテスト用回路やテスト用動作モードが追加されることが一般的になっている。代表的なテスト容易化設計手法の例として、スキャンテスト、メモリーＢＩＳＴ（Ｂｉｌｔ  ｉｎ  ｓｅｌｆ  ｔｅｓｔ）、ロジックＢＩＳＴ等がある。
【０００３】
これらのテスト容易化手法は、従来の実動作に近いテストパターンを半導体チップに印加して製造の良否を判定するテスト手法（これを機能テストと呼ぶ）と異なり、半導体チップに発生する物理的な故障モデルを想定し、これを効率よく検出するパターンを自動発生させるために、実動作モードと全く異なる検査専用の動作モードをあらかじめ設計しておき、このモードで試験を行うテスト手法（これを構造テストと呼ぶ）を用いている。
【０００４】
近年の回路規模の増大により、故障を検出するパターン発生の難しさやテストパターンのデータ量が機能テスト手法では扱いきれないほど増加しているため、ある程度以上の規模の半導体回路に対してはテスト容易化設計による構造テスト手法をとることが必須となっている。
【０００５】
テスト容易化手法のうち、スキャンテスト手法は、テストモード時には回路内部のフリップフロップを数珠繋ぎに接続したシフトレジスタ、すなわちスキャンチェーンとして動作するよう構成し、すべてのフリップフロップにテストパターンにより任意の値をシフトインし、通常動作モードで数クロックサイクル動作させた後、再びテストモードでフリップフロップに格納された値をシフトアウトし、期待値と比較するテスト方法である。
【０００６】
この手法は順序回路を組み合わせ回路化できることで、高い故障検出率を得られるテストパターンを生成しやすいテスト回路であり、また、試験に必要な外部信号端子はスキャンイン端子、スキャンアウト端子がそれぞれ数本〜数十本と、スキャンモード端子、クロック端子等のみであり、スキャンイン−スキャンアウトで構成されるスキャンチェーンの本数を調整して設計することで、外部信号端子を少なく抑えられることを特徴とする。
【０００７】
スキャンテスト手法では、従来タイミング設計の難易度や検査の安定性などを考慮し、通常動作よりもかなり低速のクロック周波数でテストすることが多かった。そのため、テスト時の消費電力が目立って大きくなることはなく、それが問題になることはほとんど無かったが、近年、半導体集積回路の微細化加工技術の進展に伴う新たな故障モードとして、遅延故障の増加が問題となってきた。
【０００８】
この遅延故障を検出するために、実動作と同じか、またはそれに近い高周波数でテストすること（ａｔ  ｓｐｅｅｄ  ｔｅｓｔ）の有効性が認識されるようになり、テストモードも高い周波数で動作する必要が出てきた。スキャンテスト手法でも、タイミング設計上の工夫や遅延故障を効果的に検出するパターン発生アルゴリズムの検討が行われており、実動作速度でのスキャンテストモードを実装した半導体回路も増えてきている。
【０００９】
メモリーＢＩＳＴやロジックＢＩＳＴ等のＢＩＳＴ手法は、このような課題に応える形で登場したものであり、その特徴のひとつとして、外部端子による信号遅延の影響を受けずに、完全に実動作速度で動作試験を行うことができる点が挙げられる。
【００１０】
ＢＩＳＴ手法は半導体内部にテスト制御回路を内蔵することを特徴とし、テストパターンの発生や期待値との比較を半導体内部で行うため、テストパターンのデータ量をほぼ無視できる量まで小さくすることができ、かつ試験に必要な外部信号端子をクロック、モード設定信号、テスト結果出力信号など、非常に少数に抑えることが可能である。また、外部との高速な信号のやりとりがクロックのみであるため、外部の負荷による信号波形の訛りに影響されることなく、実動作速度による高速なテストを行うことができる。
【００１１】
他には、ＪＴＡＧ規格によって統一されたＴＡＰコントローラと呼ばれるテスト制御回路は主に複数のＬＳＩをボード上に実装したシステムレベルのテストに用いられるが、これをＬＳＩ単体のテスト回路の制御に利用することも行われている。ＴＡＰコントローラは基本的にＴＤＩ、ＴＤＯ、ＴＭＯＤ、ＴＣＫ、ＴＲＳＴの５端子の外部入出力端子のみで制御できることを特徴とする。
【００１２】
ところで、スキャンテスト手法およびＢＩＳＴ手法の特徴のひとつとして、消費電力が通常動作時の回路より大きいことが挙げられる。構造テストの思想に基づいてテスト容易化設計された回路に対するテストパターンは、テスト時間およびテスト装置に必要なパターンメモリの量を減らし低コストでテストするために、一度にできるだけ多くの故障を検出するように生成される。そのために試験時には回路の大部分が同時に動作する。また、前述した遅延故障を検出するためにテストモード動作時のクロック周波数も上がっている。電源電流は同時に動作する回路のトランジスタ数と動作クロック周波数の積に比例するため、その効果は積算され、通常動作に比較して非常に多くの電源電流が流れることになる。
【００１３】
一方、通常動作時の消費電力はなるべく小さくなるよう考慮して設計されるのが通常である。近年は消費電力を大幅に低減するために、通常動作時の状態に応じて、動作する必要の無い回路ブロックへのクロックの供給を一時的に止めるなどの制御を行っている。そのため、テストモード動作時と通常働作時の消費電力の差はますます大きくなっている。
【００１４】
このように、通常働作時に比べてテストモード動作時に特に消費電力が増えることにより、電源ラインに流れる電流による電源電圧の降下が発生する。そのため、テストモード動作時には通常動作時より信号の遅延量が大きくなり、通常動作時には動作可能な信号経路においてもタイミングエラーを引き起こして正常に動作しなくなることがある。その結果、実使用上問題ない半導体チップであっても検査で不良品判定してしまい、歩留低下を招いてしまう。
【００１５】
また、テストモード動作時に大電流が流れるため、検査時にＬＳＩテスター等の試験装置側の電源供給能力が不足する問題もある。
【００１６】
これらを回避するには、消費電力を減らす方法と電源を強化する方法があり、消費電力を減らす方法として、テストモード動作時の動作周波数を下げるか、テスト時に一度に動作する回路ブロックを減らす等の対策が考えられる。
【００１７】
しかし、前述したように動作周波数を下げるとテスト時間の増加によるテストコストの増大と遅延故障の検出能力低下によるテスト品質の低下を招き、一度に動作する回路ブロックを減らすとテスト時間の増加によるテストコストの増大のデメリットがあり、どちらも得策ではない、
【００１８】
他の対策として、電圧降下を抑制するために、電源のインピーダンスを下げ、半導体チップの電源端子の数を増やす等の対策がある。しかし、チップ面積の関係から電源端子の数を無制限に増やすわけにはいかず、通常動作時に十分な端子数が確保されていれば、テストモード動作のためだけに電源端子を増加させることは、コスト的なデメリットが大きい。
【００１９】
このような課題を解決するための技術として、半導体チップ内または半導体ウェハ上のスクライブレーン上に通常の電源パッドの他に付加的な電源パッドを設けることで、ウェハ検査時のチップ面積のオーバーヘッドを抑え、チップコストを抑えるとともに電源ノイズや電源電圧降下を抑える技術がある（例えば、特許文献１参照）。
【特許文献１】特開平８−２２７９２１号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
しかしながら、従来方法による付加的な電源パッドはダイシングの際に切り離されてしまうため組み立て後の最終検査の際には使用できず、電源ノイズおよび電圧降下を抑制することができない。また、スクライブレーンに付加的な電源パッドを設けることは、半導体チップ単体の面積オーバーヘッドを少なくしていることは事実であるが、スクライブレーンの面積を増加させ、ウェハ当たりの取れ数を増やすことはできず、半導体チップの最終的な製造コストの低減につなげることはできない。
【００２１】
以上のような点から、従来技術では、半導体チップのウェハ状態かつ組み立て後のパッケージに対する最終試験に関して、テスト容易化回路を用いた構造テストを高い動作周波数で安定して行うことは難しく、半導体製品の品質向上を図る上で問題となっている。
【００２２】
さらに、テスト容易化回路を用いたテストモードは半導体にストレスをかけて初期不良をスクリーニングするためのバーンイン装置や、最終製品に実装後のＬＳＩ単体の故障診断においても用いられることがあり、これらの用途においてもテストモード動作の安定性は必要不可欠である。
【００２３】
本発明は、構造テストの思想に基づいたテスト回路を動作させるテストモードでの試験、特に実動作周波数での試験において、試験時の大電流による電源ノイズや電源電圧降下を抑制することが可能な半導体チップ、およびそのような半導体チップを効果的に検査可能な検査装置を提供することを目的とする。
【課題を解決するための手段】
【００２４】
本発明の半導体装置は、所定の機能を発揮する内部回路を有する半導体装置であって、モード信号の値により、モード１では内部回路に信号を入出力するための信号端子として機能し、モード２では内部回路に電力を供給するための電源端子として機能する機能切り替え可能な外部端子を備えている。
【００２５】
さらに望ましくは、上記半導体装置は機能切り替え可能な外部端子と内部回路の電源との間に接続されたパススイッチを有し、このパススイッチはモード１ではパストランジスタを非導通に、モード２では導通にするように制御される。
【００２６】
さらに望ましくは、上記半導体装置は、モード１からモード２への切り替えたときに外部から供給される電源電圧と内部の信号が衝突して不具合を生じないように、機能切り替え可能な外部端子と内部回路との間の信号経路が必要に応じてハイインピーダンス状態になるように制御される。
【００２７】
さらに望ましくは、上記半導体装置のモード信号は外部から与えられ、これにより上記パススイッチのオン／オフ制御および上記機能切り替え可能な外部端子と内部回路との間の信号経路のハイインピーダンス化制御がなされる。
【００２８】
さらに具体的には、モード１は通常動作モード、モード２はテスト回路を動作させるテストモードとして構成することにより、特に消費電力の大きくなるテストモード動作時に電源供給能力を強化することができる。テストモード動作時は使用する信号端子数が少ないため、より多くの外部端子を機能切り替え可能な外部端子として用いることができ、電源ノイズや電源電圧降下の抑制、チップ面積、チップコストの面で有効である。
【００２９】
さらに、本発明の効果を最も効果的に発揮するには、本発明の半導体装置を検査する半導体検査装置において、機能切り替え可能な外部端子に対して、モード１では信号の入出力装置を接続し、モード２では電源装置を接続するよう制御する。
【００３０】
以上のように、本発明の半導体装置の構成によれば、半導体装置の製造試験において、特にテスト回路を用いたテストモードによる構造テストで製品の欠陥を検査する際に、テストモード時に信号端子として使用する必要の無い外部端子を電源端子として使用することができる。先に述べたＴＡＰコントローラに代表されるように、半導体装置のテストモードで使用する端子数は非常に少数で済むため、ほとんどの信号端子を電源端子として使用することが可能である。
【００３１】
テストモード時に電源端子数を増やすことで、その分だけ電源インピーダンスが低減される。さらに、使用するプローブの数が増えるので、プローブ１本あたりに流れる電流量が減少し、結果的に電流の時間変化率が小さくなる。このため、プローブの自己インダクタンスによって発生する逆起電力が小さくなる。この結果、プローブ試験時に生じる電源ノイズが低減されるとともに、電源電圧降下を抑えることができる。
【００３２】
電源ノイズの低減と電源電圧降下の抑制により、半導体チップの安定した動作が可能となる。これにより、通常動作は可能であってもテストモードによる構造試験で不良と判定されるチップが減り、歩留が向上する。これによって、半導体チップのコストを低減できる可能性がある。
【００３３】
また、本発明による半導体チップの動作においては、電源が強化されることにより、大部分の回路を同時にテストできるテストパターンを印加することができる。これにより、テストパターン長を短くして安価な装置でも試験を行うことが可能となり、テストコストを低減することが可能となる。
【００３４】
また、本発明による半導体チップにおいては、試験周波数を高めて実動作速度またはそれに近い高速で試験を行うことが可能となり、これによってテスト実行時間を短縮すると同時に、効果的に遅延故障を検出することができ、半導体チップの品質向上が期待できる。
【００３５】
また、本発明による半導体チップはプローブ試験のみにおいて使用する電源パッドを設ける従来手法と異なり、最終検査においても同様に同時に大部分の回路に対して高速動作の試験を行うことができるため、最終検査においてもウェハ検査と同等もしくはそれ以上の品質でテストを行うことができ、より高い品質を確保することが可能である。
【００３６】
また、本発明による半導体チップにおいては、テスト時の電源電圧降下を意識した電源設計を行う必要が無く、電源パッド数を実動作が可能な最小限度に抑えることができるため、チップ面積の削減と開発期間の短縮、ひいては低コスト化を図ることができる。
【００３７】
また、本発明による半導体検査装置を用いることにより、本発明による半導体チップを最も効果的に検査することができ、これまで述べた本発明による作用を最大限に発揮することが可能となる。
【発明の効果】
【００３８】
本発明の半導体装置によれば、モード１では内部回路に信号を入出力するための信号端子として機能し、モード２では内部回路に電力を供給するための電源端子として機能する機能切り替え可能な外部端子を備えていることにより、テスト回路を用いた高速試験において電源ノイズや電源電圧降下の影響を効果的に削減することができ、実動作周波数での試験を安定して行うことができる。この結果、半導体装置のテスト品質が向上するとともに、製品コストを低減することが可能になる。
【発明を実施するための最良の形態】
【００３９】
以下、本発明の実施形態を図面を参照しながら説明する。本発明の半導体装置は、通常の電源端子および通常の信号端子に加えて、動作モード切り替えにより信号端子または電源端子として使用可能な外部端子を備えた形態をとる。
【００４０】
図１および図２は本発明の一実施の形態に係る半導体装置の端子部構成を示す図である。図１は半導体チップ１００の通常モード動作時の端子状態を示し、図２は同じ半導体チップ１００のテストモード動作時の端子状態を示す。
【００４１】
図１および図２において、１０１は信号端子、１０２は電源端子、１０３は電源端子と信号端子を切り替え可能な外部端子、１０４はテストモード信号入力端子である。信号端子１０１、電源端子１０２、切り替え可能な外部端子１０３の数はそれぞれ任意とし、信号端子１０１には本実施形態ではＴＡＰコントローラの制御に必要な５端子を含むものとする。
【００４２】
ここで、テストモード信号入力端子１０４は１つの外部端子となっているが、複数の外部端子による組み合わせで制御しても良いし、シリアルデータ入力や内部の制御回路によって生成される信号であっても良い。また、複数の切り替え可能な外部端子１０３が個別に制御されるような仕様になっていても構わない。本実施形態では、簡単のためにすべての切り替え可能な外部端子１０３は１つのテストモード信号入力端子１０４によって制御されるものとし、“Ｌ”レベル入力で通常モード、“Ｈ”レベル入力でテストモードに制御されるものとする。
【００４３】
通常動作時は、構造テストの思想に基づいたテスト回路によるテストモード動作時と異なり、半導体チップ１００の消費電力が極端に大きくなることは無いので、電源端子１０２はデバイスの通常動作に必要な数のみとし、図１に示す切り替え可能な外部端子１０３はすべて信号端子として機能するように制御されているものとする。もちろん、切り替え可能な外部端子１０３の一部または全部が電源端子になるよう制御されても良いものとする。
【００４４】
構造テストの思想に基づいたテスト回路によるテストモード動作時は、これまで述べてきたとおり、半導体チップ１００の消費電力は非常に大きくなるので、通常動作に必要な数の電源端子１０１だけでは電源ノイズや電源電圧降下の影響により安定した高速動作の実現が難しい。そこで、図２に示す切り替え可能な外部端子１０３はすべて電源端子として機能するように制御される。
【００４５】
テストモード動作時は信号端子１０２の数はテスト回路を動作させるのに必要最小限の数で良く、本実施形態ではテスト回路を動作させるのに必要な端子の数はＴＡＰコントローラの入出力５端子とテストモード信号入力端子１０４の計６端子のみと非常に少ないため、切り替え可能な外部端子１０３はすべて電源端子として使用することができる。
【００４６】
その結果、テストモード時には半導体チップ１００の外部端子の大部分を電源端子として用いることができ、電源ノイズ、電源電圧降下の影響を大幅に抑えることが可能となる。切り替え可能な外部端子１０３は、後述する回路構成の違いにより、通常の電源端子１０１、信号端子１０２を用いるよりも面積の増加を招くというデメリットがあるため、チップコストを考慮すると、切り替え可能な外部端子１０３の数はテストモード動作が実動作速度で安定して行える最小限の本数に設定するのが実用的である。
【００４７】
図３は切り替え可能な外部端子１０３の構成例を示す回路図である。図３において、１５１は電源パッド、１５２はＧＮＤパッド、１５３は電源端子と信号端子を切り替え可能な外部パッド、１５４はモード信号、１５５はパススイッチ、１５６は内部回路の電源、１５７は所定の機能を発揮する半導体チップの内部回路、１５８はトライステートの出力バッファ、１５９は入力バッファである。
【００４８】
パススイッチ１５５は、ゲートがモード信号１５４に接続され、ドレインとソースがそれぞれ切り替え可能な外部パッド１５３と内部回路の電源１５６に接続されている。テストモード時にはモード信号が“Ｈ”レベルになり、パススイッチ１５５はオン状態になるため、切り替え可能な外部パッド１５３と内部回路の電源１５６が接続され、切り替え可能な外部パッド１５３は電源パッドとして機能する。このとき、切り替え可能な外部パッド１５３からの電源供給能力をより上げるためには、パススイッチ１５５が可能な限り低インピーダンスであることが重要である。
【００４９】
図３において、内部回路の電源１５６と電源パッド１５１とは接続されていないように描かれているが、これは外部入出力回路に供給する電源と、内部回路１５７に供給する電源を分けて構成していることを表しており、内部回路１５７に電源を供給するための電源パッドは図中には描かれていないが、別に存在している。もちろん、内部回路１５７に電源を供給するための電源と外部入出力回路に供給する電源を共通になるよう構成しても良いし、例えば外部入出力回路に供給する電源にパススイッチ１５５が接続され、電源強化されるような構成であっても良いものとする。
【００５０】
また、テストモード動作時に切り替え可能な外部パッド１５３から供給される電源電圧と内部の信号が衝突して誤動作や貫通電流が発生しないように、内部回路１５７との接続部をテストモード信号の値により制御する。図３では、入出力端子の出力側については、モード信号１５４により制御されたトライステートの出力バッファ１５８により、内部回路の出力と電源電圧が衝突しないようになっている。入出力端子の入力側については、電源電圧により入力バッファ１５９が“Ｈ”入力状態に固定される事を想定し、そのままにしている。
【００５１】
図４は本発明に係る半導体装置を検査するのに適した半導体検査装置の構成例を示す図である。図４において、２０１は本発明に係る半導体検査装置、２０２は半導体検査装置２０１の電源ユニット、２０３は半導体検査装置２０１の信号ドライバまたはコンパレータ、２０５は半導体検査装置２０１の付加的な電源ユニット、２０６は切り替え用のスイッチである。
【００５２】
本発明の半導体チップ１００を試験する際に、本発明の半導体検査装置２０１は、半導体チップ１００の電源端子１０１には電源ユニット２０２を、信号端子１０２には信号ドライバまたはコンパレータ２０３を接続するが、切り替え可能な外部端子１０３に対しては、切り替え用のスイッチ２０６により、通常モード動作時は信号ドライバまたはコンパレータ２０３が接続され、テストモード動作時は付加的な電源ユニット２０５が接続されるように構成する。信号ドライバ２０３によっても電源電圧を供給することは可能であるが、この構成により、より電流能力の高い付加的な電源ユニット２０５によるテストモード時の電源供給を行うことができる。
【００５３】
以上、本発明の具体的な実施例を図面を用いて説明したが、特にテストモード動作時や検査装置にこだわらず、本発明の趣旨を逸脱しない限り、さまざまに異なる実施形態をとることが可能なことは言うまでもない。
【産業上の利用可能性】
【００５４】
本発明の半導体装置は、モード信号により信号端子から電源端子に切り替え可能な外部パッドを有し、テスト回路を高速に動作させるＬＳＩの検査用電源ノイズ低減、電源電圧降下抑制回路として有用である。また、半導体のバーンインテストや、半導体が搭載される最終製品にも応用できる。
【図面の簡単な説明】
【００５５】
【図１】本発明の一実施の形態に係る半導体装置の端子部構成を示す図。
【図２】本発明の一実施の形態に係る半導体装置の端子部構成を示す図。
【図３】本発明の半導体装置における機能切り替え可能な外部端子の構成例を示す回路図。
【図４】本発明に係る半導体装置の検査に適した半導体検査装置の構成例を示す図。
【符号の説明】
【００５６】
１００  半導体チップ
１０１  信号端子
１０２  電源端子
１０３  機能切り替え可能な外部端子
１０４  テストモード信号入力端子
１５１  電源パッド
１５２  ＧＮＤパッド
１５３  切り替え可能な外部パッド
１５４  モード信号
１５５  パススイッチ
１５６  内部回路の電源
１５７  内部回路
１５８  出力バッファ
１５９  入力バッファ
２０１  半導体検査装置
２０２  電源ユニット
２０３  信号ドライバまたはコンパレータ
２０５  付加的な電源ユニット
２０６  スイッチ
【図１】
2005276882.tif 000003
【図２】
2005276882.tif 000004
【図３】
2005276882.tif 000005
【図４】
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