(57)【要約】【課題】化合物半導体の高出力パワーＦＥＴにおいて、リセス表面とゲート電極の界面に形成されるＰ（リン）を含んだ酸化物層が存在することにより生じる電子トラップで起こるパワー劣化を小さくする。【解決手段】リン酸及び過酸化水素水の混合エッチング液でリセスエッチング後、真空引きすることにより、リセス表面１１４に存在するＰを含む酸化物１１５からＰを実質的に除去する。真空引き後にリセス表面にショットキー電極１１６ａを蒸着によって形成する。【選択図】      図２
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【特許請求の範囲】
【請求項１】
（ａ）Ｇａを含有する化合物半導体層上に、リン酸を含んだエッチング液を用いたエッチングによりリセス部を形成する工程と、
（ｂ）前記リセス部にショットキー電極を形成する工程とを具え、
（ｃ）前記（ａ）工程の後であって、かつ、（ｂ）工程の前に、真空引きによって前記リセス部に残存するリンを除去する工程を具える
ことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記（ｂ）工程及び（ｃ）工程をＥＢ蒸着装置内で行うことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１に記載の半導体装置の製造方法において、
前記（ｂ）工程と前記（ｃ）工程とを異なる装置内で行う
ことを特徴とする半導体装置の製造方法。
【請求項４】
請求項３に記載の半導体装置の製造方法において、
前記（ｃ）工程を３０℃以上１００℃以下の温度範囲で真空引きする
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体装置、特に高出力パワーＦＥＴの製造方法に関する。
【０００２】
【従来の技術】
化合物半導体の高出力パワーＦＥＴにおいて、長時間通電すると、基板と層間絶縁膜との間、或いは、層間絶縁膜中の電子トラップの影響により、パワー劣化が生じることが開示されている（非特許文献１参照）。この非特許文献１には、層間絶縁膜であるシリコン窒化膜に起因する化合物半導体の高出力パワーＦＥＴのパワー劣化の現象に関しては記述があるが、ゲート電極直下に存在するＴｉ、Ｐ及びＧａを含む酸化膜の電子トラップに関する詳細な記述はない。
【０００３】
また、絶縁膜中に含まれる水素による電子トラップによって生じる不具合を解消するために、絶縁膜形成後に真空中でアニール（熱処理）することで水素を除去する方法が開示されている（特許文献１参照）。
【０００４】
【非特許文献１】
Ｊ．Ｃ．Ｍ．Ｈｗａｎｇ，”Ｒｅｌａｔｉｏｎｓｈｉｐ  ｂｅｔｗｅｅｎ  ｇａｔｅ  ｌａｇ，ｐｏｗｅｒ  ｄｒｉｆｔ，  ａｎｄ  ｐｏｗｅｒ  ｓｌｕｍｐ  ｏｆ  ｐｓｅｕｄｏｍｏｒｐｈｉｃ  ｈｉｇｈ  ｅｌｅｃｔｒｏｎ  ｍｏｂｉｌｉｔｙ  ｔｒａｎｓｉｓｔｏｒｓ”，Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｅｌｅｃｔｒｏｎｉｃｓ，Ｖｏｌ．４３，ｐｐ．１３２５−１３３１（１９９９）．
【特許文献１】
特開平１０−１７３０７５号公報（段落００２０及び００２５、図１及び図７）
【０００５】
【発明が解決しようとする課題】
ここで、従来の高出力パワーＦＥＴの一例を示す。
【０００６】
図７（Ａ）は、ゲート直下にＴｉ、Ｐ及びＧａを含む酸化物を有する化合物半導体の高出力パワーＦＥＴの概略的な断面図である。化合物半導体基板であるＧａＡｓ基板２００上に、ｎ型不純物のドープされたｎ−ＧａＡｓ層２０２が形成されている。ｎ−ＧａＡｓ層２０２上にオーミック電極２０４ａ及び２０４ｂが離間して配設され、ｎ−ＧａＡｓ層のリセス部２１２にショットキー電極２０６が形成されている。各電極及び基板表面は、保護膜２１０で覆われている。ショットキー電極２０６は複数の金属の積層体であり、ショットキーメタル（ショットキー界面を生じる最下層の金属）にＴｉを用いている。リセス部２１２はリン酸を含んだエッチング液により形成されたため、リセス部の表面にはＰ（リン）が残存している。このようにリンが残存した状態でゲート電極が形成されたため、ゲート電極の最下層すなわちショットキー界面となる領域には、Ｔｉ、Ｐ及びＧａを含む酸化物層２０８が存在している。
【０００７】
図７（Ｂ）及び（Ｃ）は、図７（Ａ）の従来の高出力パワーＦＥＴの動作を説明するための図である。ゲート電極であるショットキー電極２０６に電圧が印加されるとオーミック電極２０４ａからオーミック電極２０４ｂへ電流２２０が流れる（図７（Ｂ））。このとき、ホットキャリア２２２が発生すると、ショットキー界面付近に存在するＴｉ、Ｐ及びＧａの酸化物層に電荷が注入される。このような電荷が注入される電子トラップが起こると、高出力パワーＦＥＴのパワー劣化が生じる（図７（Ｃ））。
【０００８】
このような、リンを含む酸化物による電子トラップを起こさないＧａ系化合物半導体装置の製造方法が望まれていた。
【０００９】
【課題を解決するための手段】
そこで、この出願の発明者は、鋭意研究した結果、ゲート電極を形成する前に、ショットキー界面となる基板表面を真空引きしてリンを取り除くことにより、上述の課題を解決できるという結論に達した。
【００１０】
この発明の半導体装置の製造方法によれば、（ａ）Ｇａを含有する化合物半導体層上に、リン酸を含んだエッチング液を用いたエッチングによりリセス部を形成するリセスエッチング工程と、（ｂ）リセス部にショットキー電極を形成する電極形成工程とを具える。そして、（ｃ）この（ａ）工程後であって、かつ、（ｂ）工程の前に、真空引きによってリンを除去する真空引き工程を具える。
【００１１】
ここで、真空引きとは、一般的な真空装置によって、減圧することをいう。
【００１２】
この発明の半導体装置の製造方法によれば、ショットキー電極形成前に、真空引きすることでリンを除去するため、ショットキー電極にＰを含んだ酸化物が形成されない。よって、Ｐの影響により生じていた高出力パワーＦＥＴのパワー劣化を軽減することができる。
【００１３】
【発明の実施の形態】
以下、図を参照してこの発明の実施の形態について説明する。尚、各図は、製造工程の各段階で得られる構造体の断面切り口を概略的に示している。各図において、構造体を構成する各構成要素の大きさ、形状及び配置関係は、この発明が理解できる程度に概略的に示してある。
【００１４】
［第１の実施の形態］
図１及び図２を参照して、この発明の第１の実施の形態の製造方法を説明する。この実施の形態では、高出力パワーＦＥＴの一例として、ＧａＡｓＭＥＳＦＥＴを示す。
【００１５】
先ず、Ｇａを含有する化合物半導体層上に、エッチングによりリセス部を形成する。その目的のために、Ｇａ含有化合物半導体層として、ＧａＡｓ基板１００を用意する。
【００１６】
ＧａＡｓ基板１００上に、不純物注入領域１０２ａを開口したレジストパターン１０２を形成する（図１（Ａ））。ＧａＡｓ基板１００表面に、例えば、ｎ型不純物１０３である２９Ｓｉをエネルギー８０ｋｅＶ、ドーズ量２．６×１０１２ｃｍ−２でイオン注入する（図１（Ｂ））。レジストパターン１０２を除去した後、アルシン（ＡｓＨ３）雰囲気下、８００℃で１時間アニールし、ｎ−ＧａＡｓ層１０４を形成する（図１（Ｃ））。
【００１７】
次に、ソース及びドレイン電極となるオーミック電極の形成予定領域を開口したレジストパターン（図示せず）を形成し、例えば、ＡｕＧｅを２００Å、Ｎｉを２０Å、Ａｕを１０００Å順次蒸着して、これら導電性金属の積層体１０６を得る。リフトオフ法により、レジストパターンを除去して、この積層体からなるオーミック電極１０６を形成する（図１（Ｄ））。
【００１８】
次に、リフトオフ用のレジストを用いて、ゲート電極となるショットキー電極形成予定領域１０９を開口したレジストパターン１０８を形成する（図１（Ｅ））。ショットキー電極を形成する開口部１１０は、断面が逆テーパー形に形成されている。逆テーパー形に形成された開口部１１０の下部は、ショットキー電極形成予定領域１０９よりも広くなっており、リセス部形成予定領域１１１となる。
【００１９】
次に、レジストパターン１０８を耐エッチングマスクとして用いて、開口部１１０に露出しているｎ−ＧａＡｓ層に対し、リン酸を含んだエッチング液を用いてエッチングを行って、リセス部を形成する。リン酸及び過酸化水素を混合したエッチング液により、リセスエッチングを行って、リセス部１１２を形成する（図２（Ａ））。ここでは、一例として、過酸化水素水（含有率３５％）５ｍｌ、リン酸（含有率８５％）１００ｍｌ及び純水２ｌを混合したエッチング液を用いた。この時、リセス表面１１４には、Ｐ及びＧａの酸化物、すなわち、Ｐ（リン）を含む酸化物１１５が形成されている。次に、必要に応じて、エッチング液を水洗して除去し、然る後、スピンドライ法によりウエハを乾燥する。
【００２０】
リン酸と過酸化水素を用いたリセスエッチングの場合、過酸化水素がＧａＡｓ基板（この実施の形態ではｎ−ＧａＡｓ層１０４）表面を酸化する。酸化されたＧａＡｓ基板表面には、アモルファス状態のＧａ酸化物及び水溶性が高いＡｓ酸化物が形成される。Ａｓ酸化物は水溶性が高いため、水中に容易に溶解する。アモルファス状態のＧａ酸化物は、リン酸と反応してＧａ（ＯＨ）３となり、水に溶解する。このＧａ酸化物がリン酸と反応する途中の段階でＰ及びＧａの酸化物を形成すると考えられる。よって、リセスエッチングにより形成されたリセス部１１２のリセス表面１１４には、Ｐ及びＧａの酸化物１１５が形成されている。エッチングのあとでウエハを水洗及び乾燥した段階でも、Ｐ及びＧａの酸化物はアモルファス構造として５０Å以下の膜厚で残っていると考えられる。
【００２１】
次に、ショットキー電極の形成前に、真空引きによってリセス部に残存するリンを除去する。そのために、ＥＢ（ｅｌｅｃｔｒｏｎ  ｂｅａｍ）蒸着装置にウエハを入れて、ＥＢ蒸着装置内で室温（２５℃）で、例えば１０時間真空引きし、Ｐ（リン）を除去する（図２（Ｂ））。これにより、Ｐ及びＧａの酸化物、すなわちリンを含む酸化物１１５からリンが実質的に取り除かれる。尚、リンが不可避的に酸化物中に依然として残存していたとしても、その残量は、高出力パワーＦＥＴのパワーに影響を及ぼさない程度にすぎない。
【００２２】
このリンの除去処理後に、リセス部にショットキー電極を形成する。そのために、ショットキー電極を形成するためのメタル層を蒸着する（図２（Ｃ））。ここでは、Ｔｉ１０００Å、Ｐｔ５００Å及びＡｕ２５００Åを、順次メタル層として積層するように、蒸着する。その結果、リセス部１１２には、メタル層１１６ａが、レジストパターン１０８上にはメタル層１１６ｂが形成される。このリセス部１１２に形成されたメタル層１１６ａがショットキー電極１１６ａとなる。ショットキー電極１１６ａがリセス部１１２と接して形成されている領域には、予めリンが実質的に取り除かれているので、Ｇａ及びＴｉを含んだ酸化物層１１８となる。
【００２３】
次に、リフトオフ用の溶媒、例えばＤＭＦ（ｄｉｍｅｔｈｙｌｆｏｒｍａｍｉｄｅ）を用いてレジストパターン１０８及びメタル層１１６ｂを除去する（図２（Ｄ））。
【００２４】
次に、保護膜１２０として、例えば、シリコン酸化膜、或いはシリコン窒化膜をＣＶＤ法により膜厚３０００Åで形成する（図２（Ｅ））。このようにして、ＧａＡｓＭＥＳＦＥＴを製造することができる。
【００２５】
ここでは、ショットキー電極形成前の真空引きをＥＢ蒸着装置で行ったが、この真空引きは、メタル層蒸着装置と同一の装置を用いずに別の装置によって行っても良い。ＥＢ蒸着装置は、高価な装置であるため、占有率を下げることによりより安価に半導体装置を形成することができる。
【００２６】
第１の実施の形態の半導体製造方法により形成したＧａＡｓＭＥＳＦＥＴのパワー劣化にについて検討を行った。比較のために、真空引きの時間を１時間にしたもの（サンプル１）、５時間にしたもの（サンプル２）及び１０時間にしたもの（サンプル３：第１の実施の形態のＭＥＳＦＥＴ）を作成し、比較を行った。各サンプルは、ゲート長０．８μｍ、ゲート幅３．５ｍｍ及び単位ゲート幅１７５μｍで形成されており、真空引きの時間以外は、同一の工程によって作成されたものである。
【００２７】
表１に４８時間通電後のパワー劣化の結果を示す。
【００２８】
【表１】
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【００２９】
初期Ｐｏ（単位：ｄＢ）は、通電開始時の電力利得（Ｐｏ）を表し、及びΔＰｏ（単位：ｄＢ）は、４８時間通電後の電力利得から、初期Ｐｏを引いた値を表す。ΔＰｏが負の値になっている場合は、パワー劣化が生じていることを示している。
【００３０】
サンプル１は、真空引き時間が１時間となっているが、通常、ＥＢ蒸着装置を用いてメタル層を蒸着させる場合に蒸着可能な真空度になるのが約１時間であるため、サンプル１は真空引きをせずに従来の工程で作成したＭＥＳＦＥＴに相当する。このときの圧力は、装置によって異なるが、例えば２×１０−６Ｔｏｒｒ以下になる。各サンプルのΔＰｏの大きさを比較すると、サンプル１は−０．５５ｄＢ、サンプル２は−０．１４ｄＢ、サンプル３は−０．０７ｄＢとなっており、真空引きの時間が長いほど、パワー劣化の度合いが小さくなる。よって、メタル層の蒸着前に真空引きの時間を長くすればするほど、高出力パワーＦＥＴのパワー劣化は小さくなることがわかる。真空引きの時間は、５時間でもパワー劣化を小さくする効果が得られるが、１０時間真空引きすることにより、よりパワー劣化を抑えることができる。
【００３１】
高出力パワーＦＥＴでは、通電中に生じたパワー劣化が、通電を停止し長期間保管するとパワー劣化が解消する可逆反応が起こることが知られている。この実施の形態で作成したサンプルでも、通電を停止して１２０℃で２４時間保管すると、Ｐｏは、初期Ｐｏの値に戻る。ΔＰｏの値が小さいほど、初期Ｐｏの値へ戻る時間は小さくなるので、真空引きすることによりＰを取り除いた高出力パワーＦＥＴの方が、可逆反応によるパワー劣化の回復は早くなる。
【００３２】
高出力パワーＦＥＴにおいて、通電中にパワー劣化が生じ、このパワー劣化が通電中止後に高温で保管することで回復する現象は、可逆反応である。そのため、ＦＥＴの材料の化学的な構造が変わっているのではなく、電子トラップにより引き起こされていると考えられる。
【００３３】
図３に中性状態及びアニオンラジカル状態の電子状態を説明するための図を示す。横線は、各分子軌道を表し、上向き及び下向きの矢印は、電子を表している。ＨＯＭＯ（ｈｉｇｈ  ｏｃｃｕｐｉｅｄ  ｍｏｌｅｃｕｌａｒ  ｏｒｂｉｔａｌ）は、最高被占軌道、ＬＵＭＯ（ｌｏｗｅｓｔ  ｕｎｏｃｃｕｐｉｅｄ  ｍｏｌｅｃｕｌａｒ  ｏｒｂｉｔａｌ）は、最低空軌道を表す。一つの分子軌道は、上向き及び下向きの矢印で示した二つの電子（電子対ともいう）によって占有される。中性状態では、ＨＯＭＯに電子が二つ、すなわち電子対が配置されている。電子トラップに電子がトラップされた状態は、中性状態のＬＵＭＯに電子が一つ配置されて、アニオンラジカル状態になっていると考えられる（図３の右向きの矢印の反応）。アニオンラジカル状態は、化学的構造変化が起こっていない場合には、可逆反応が起こり、アニオンラジカルから電子を放出して中性状態に戻ることができる（図３の左向きの矢印の反応）。
【００３４】
化合物半導体において、リン酸と過酸化水素水との混合エッチング液でリセス部を形成し、Ｔｉショットキーを有するゲート電極材料を用いた場合、基板と接する領域、すなわち基板とゲートの界面に形成される酸化膜でパワー劣化が生じると考えられる。リン酸と過酸化水素水の混合エッチング液でリセスエッチングを行った場合、リセスされた基板表面すなわちリセス部において、Ｐ及びＧａの酸化物が形成される。このリセス部に、Ｔｉが蒸着されると、基板とゲートの界面においては、Ｐ及びＧａの酸化物は、Ｔｉ、Ｐ及びＧａの酸化物になる。このＰを含む酸化物構造が、電子トラップとして働いていると考えられる。
【００３５】
分子軌道計算を用いて、Ｇａ−Ｏ−Ｐ−Ｏ−Ｔｉ結合を有する酸化膜とＧａ−Ｏ−Ｔｉ結合を有する酸化膜の分子モデルの活性化エネルギーを求め、電子トラップとして働く能力を推定して比較した。
【００３６】
下記の式（１）および（２）に分子軌道法計算に用いたモデル分子を示す。
【００３７】
【化１】
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【００３８】
式（１）は、Ｇａ−Ｏ−Ｐ−Ｏ−Ｔｉ結合を有するモデル分子、式（２）は、Ｇ−Ｏ−Ｔｉ結合を有するモデル分子である。アモルファス構造を直接計算することは、計算時間が膨大にかかるため、原子数を最小限にし、終端を水素で置き換えたすなわちターミネイトした式（１）及び式（２）のモデル分子を用いた。計算は、ＰＣ  ＳＰＡＲＴＡＮ  ＰＲＯ  ｖｅｒ．１．０．５（ＷＡＶＥＦＵＮＣＴＩＯＮ社製）をプログラムとして使用して、ＰＭ３（ｐａｒａｍｅｔｒｉｃ  ｍｅｔｈｏｄ  ｎｕｍｂｅｒ  ３）によって最適化構造を計算し、その結果を用いて活性化エネルギーを求めた。
【００３９】
図４は、分子軌道法計算によって得られた活性化エネルギーを説明するための図である。縦軸方向は、分子のエネルギー状態を示し、横軸方向は、反応座標をを表す。反応座標は、反応する分子同士の距離に対応する座標である。中性状態のモデル分子は、高いエネルギー状態である遷移状態を経て電子が一つ多いアニオンラジカル状態になる。一般的に反応の活性化エネルギーを見積もる場合、化合物Ａと化合物Ｂから遷移状態を経て化合物Ｃになるとすると、化合物Ａ、化合物Ｂ及び遷移状態の各々の総エネルギーを求め、以下のような計算式によって計算される。
【００４０】
（活性化エネルギー）＝（遷移状態の総エネルギー）−（化合物Ａの総エネルギー）−（化合物Ｂの総エネルギー）
ここでは、化合物Ａが中性状態のモデル分子に相当し、化合物Ｂは電子に相当する。よって、電子は、原子核に束縛されておらず、分子状態になっていないため、化合物Ｂの総エネルギーは０として扱う。
【００４１】
Ｇａ−Ｏ−Ｐ−Ｏ−Ｔｉ結合を有する分子モデルの活性化エネルギーは３．２３ｅＶ、及びＧａ−Ｏ−Ｔｉ結合を有する分子モデルの活性化エネルギーは１５．８６ｅＶとなっている。Ｇａ−Ｏ−Ｐ−Ｏ−Ｔｉ結合を有する分子の方が活性化エネルギーが低く、電子トラップとして働く可能性が高いことを示している。このことから、高出力パワーＦＥＴを化合物半導体を用いて製造する場合、基板とゲート電極の界面に形成される酸化膜にＧａ−Ｏ−Ｐ−Ｏ−Ｔｉ結合を持たないように製造する必要があることがわかる。
【００４２】
一般的なＥＢ蒸着装置の一構成例の概略図を図５に示す。化合物半導体基板であるウエハ１２４は、ＥＢ蒸着装置内の上部に、ウエハホルダ１２２によって、固定される。シャッターが開くと蒸着ソースからウエハ表面へメタル蒸着が起こる。ＥＢ蒸着装置内は、ポンプによって真空引きされており、この真空度を測定する真空計は、通常ウエハ付近ではなく、多少離れた位置で測定を行っている。
【００４３】
図６に、ＥＢ蒸着装置内に固定されたウエハ周辺の拡大図を示す。図６（Ａ）は、第１の実施の形態のリセスエッチングを行った後のウエハの一つの素子部分の拡大図である。ＧａＡｓ基板１００がウエハホルダに接して固定され、レジストパターン１０８が下部になるように固定されている。図６（Ｂ）は、さらに開口部１１０付近（図６（Ａ）の破線で囲まれた領域）を拡大した図である。リセス表面１１４には、酸化物領域１２６が形成されている。真空引きされる前の状態では、ここにＧａ及びＰの酸化物が形成されている。また、レジストパターン１０８は、エッチング工程により水を含んだ状態になっている。ＥＢ蒸着装置で真空引きをした場合、初期の状態では、ウエハ周辺の大気が引かれ、次に、レジストパターン１０８に含まれている水や、レジストパターン中に残存していた溶剤が徐々に蒸発すると考えられる。その次に、Ｇａ及びＰの酸化物から徐々にＰがリン酸に類似した状態で蒸発して、Ｇａ酸化物になると考えられる。
【００４４】
ゲート電極と基板の界面に、Ｇａ−Ｏ−Ｐ−Ｏ−Ｔｉ結合を含まないようにするためには、ウエハを真空引きして、リセス表面からＰを取り除く必要がある。上述したように、ＥＢ蒸着装置の真空計は、装置内部の真空度を測定するためのものであり、ウエハ表面から徐々に脱ガスする度合いを測定するものではない。よって、真空計の真空度ではＰが取り除かれたかどうかの判断が正確にはできないため、真空引きの時間をある程度長い時間行う方法をとってる。
【００４５】
また、Ｇａ及びＰの酸化物を取り除くために、リセスエッチング後の水洗を長時間行うことも考えられるが、ＧａＡｓ基板自体が水洗によってエッチングされるため、実用的ではない。
【００４６】
第１の実施の形態の半導体装置の製造方法によれば、ゲート電極のメタル層蒸着前に、真空引きによってリセス表面からリンを除去するため、基板とゲート電極の界面にはＰを含んだ酸化物が形成されない。これにより、高出力パワーＦＥＴの動作時におこる電子トラップが起こりにくくなり、パワー劣化を小さくすることができる。
【００４７】
［第２の実施の形態］
この発明の第２の実施の形態では、真空引きとメタル層の蒸着を別の装置で行い、かつ真空引きを３０℃から１００℃の範囲で行う。その他の工程、条件は第１の実施の形態と同様であるため、詳細な説明は省略する。
【００４８】
第１の実施の形態では、真空引きを室温（２５℃）で１０時間行っている。この真空引きを１００℃で行うと、２時間で室温で１０時間真空引きした場合と同様のパワー劣化の抑制ができる。３０℃の場合には、８時間で同程度の効果が得られる。
【００４９】
真空引きのさいに、水分等が気化すると、気化熱が物質から奪われることにより、装置内壁やウエハの温度が下がる。温度が下がると、真空に引いても気化しにくくなってしまう。そのため、気化するときに奪われる気化熱以上に熱を加えることにより、短時間でＧａ及びＰの酸化物をＧａ酸化物にすることができるようになる。
【００５０】
第２の実施の形態では、１００℃以下の温度で真空引きを行うと、ウエハ表面に形成されているレジストパターンが硬化してリフトオフしにくくなってしまうのを回避できるため、加熱は１００℃以下で行うのが実用的である。また、３０℃以上の温度で真空引きを行うことによって、真空引き処理の時間を８時間以内に短縮できるという利点がある。
【００５１】
第２の実施の形態の半導体の製造方法によれば、第１の実施の形態で述べた効果に加えて、加熱して真空引きしたことにより、より短時間でＰをとりのぞくことができる。
【００５２】
第１及び第２の実施の形態では、Ｇａを含有する化合物半導体層としてＧａＡｓ基板を用いる場合に関して説明したが、ＧａＰ、ＧａＮ基板等の他のＧａを含有する化合物半導体層を用いてリン酸を含むエッチング液によってリセス部を形成し、ゲートのショットキー接続をさせる金属にＴｉを用いる場合にも適用可能である。
【００５３】
ショットキー電極を形成するためのメタル層の形成は、ＥＢ蒸着装置で行う場合を説明したが、スパッタ装置を用いて形成してもよい。スパッタ装置によってメタル層を形成する場合にも、メタル層形成前に真空引きを行うことにより、リンを除去し、パワー劣化を防ぐことが可能である。
【００５４】
【発明の効果】
この発明の半導体装置の製造方法によれば、ショットキー電極形成前に、真空引きすることでリンを除去するため、ショットキー電極にＰを含んだ酸化物が形成されない。よって、Ｐの影響により生じていた高出力パワーＦＥＴのパワー劣化を軽減することができる。
【図面の簡単な説明】
【図１】（Ａ）〜（Ｅ）は、第１の実施の形態の半導体装置の製造方法の工程図である
【図２】（Ａ）〜（Ｅ）は、図１（Ｅ）に続く、第１の実施の形態の半導体装置の製造方法の工程図である。
【図３】中性状態及びアニオンラジカル状態の分子の電子状態の説明図である。
【図４】分子モデルの活性化エネルギーを説明するための図である。
【図５】ＥＢ蒸着装置の概略図である。
【図６】蒸着装置内のウエハ周辺を拡大した断面図である。
【図７】従来の高出力パワーＦＥＴを説明するための断面図である。
【符号の説明】
１００、２００：ＧａＡｓ基板
１０２、１０８：レジストパターン
１０２ａ：不純物注入領域
１０３：ｎ型不純物
１０４、２０２：ｎ−ＧａＡｓ層
１０６、２０４ａ、２０４ｂ：オーミック電極
１０９：ショットキー電極形成予定領域
１１０：開口部
１１１：リセス部形成予定領域
１１２、２１２：リセス部
１１４：リセス表面
１１５：Ｐを含む酸化物
１１６ａ、２０６：ショットキー電極
１１６ｂ：メタル層
１１８、２０８：酸化物層
１２０、２１０：保護膜
１２２：ウエハホルダ
１２４：ウエハ
２２０：電流
２２２：ホットキャリア
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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