(57)【要約】【課題】半導体製造プロセスのプラズマＣＶＤ法において、アスペクト比が３以上の微細溝にボイド欠陥や肩削れ等の不具合を生じることなく絶縁膜を埋め込むことができるような半導体装置の製造方法を提供する。【解決手段】微細溝５への成膜時において溝上部の成膜端傾斜面７の延長方向８が溝底面９に当たるようにする。また、最初に高周波電力を小さくした成膜により溝上部に厚い膜を形成し、それを少しずつ削りながら，高周波電力を小さくした成膜と高周波電力を大きくし成膜量を小さくしたエッチングの繰り返しにより深い溝への成膜を行う。【効果】微細溝にボイド欠陥や肩削れ等の不具合を生じることなく絶縁膜を埋め込むことができ、微細高集積化が進んでいる半導体装置の歩留りを大きくすることができる。【選択図】        図２
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【特許請求の範囲】
【請求項１】
溝の内部にプラズマ化学気相成長法によって絶縁膜を成膜する工程を有する半導体装置の製造方法において、
前記絶縁膜は、前記溝の上部角部に傾斜して形成される膜表面の延長線が、前記溝の底面に当たるような膜表面形状を保ちながら成膜されることを特徴とする半導体装置の製造方法。
【請求項２】
溝の内部にプラズマ化学気相成長方法によって絶縁膜を成膜する工程を有する半導体装置の製造方法において、
前記成膜工程は、プラズマ発生装置に供給する不活性ガス流量を１ｃｍ３／ｓ以下にする条件、或いは高周波周波数を１ＭＨｚ以下にする条件、或いは高周波電力を４ｋＷ以上にする条件を含むことを特徴とする半導体装置の製造方法。
【請求項３】
溝の内部に絶縁膜を高周波電力印加プラズマ化学気相成長法によって成膜する工程を有する半導体装置の製造方法において、
前記成膜工程は、第１の高周波電力で成膜を行う第１の工程と、
前記第１の工程で成膜された膜を、前記第１の高周波電力よりも大きい第２の高周波電力でエッチングする第２の工程と、
前記第１の工程及び前記第２の工程を繰り返す第３の工程とを含むことを特徴とする半導体装置の製造方法。
【請求項４】
基板上に設けられた半導体素子，前記半導体素子を電気的に接続する多数の配線，前記配線の周囲にある絶縁膜を含んでなる半導体装置の製造過程にて、隣接する前記配線の間の狭いすきま部分に前記絶縁膜を高周波電力印加プラズマ化学気相成長法により成膜製造する時において，第１段階にて前記高周波電力を小さくした成膜により前記配線上部に厚い絶縁膜を形成し，以降は前記高周波電力を周期的に大小させて，高周波電力を小さくした成膜と高周波電力を大きくしたエッチングの繰り返しにより前記すきま部分への成膜を行い，かつ繰り返される前記エッチングにおいて前記配線上部の絶縁膜を少しずつ薄く削りながら成膜製造することを特徴とする半導体装置の製造方法。
【請求項５】
請求項１乃至４のうち何れか１項に記載の半導体装置の製造方法を実施する製造装置。
【請求項６】
請求項１乃至４のうちの何れか１項に記載の半導体装置の製造方法によって製造された半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路の絶縁薄膜の製造方法に係り、特に、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：化学気相成長）法にて微細溝に欠陥なくＳｉＯ２膜を埋め込む製造方法に好適な半導体装置の製造方法および製造装置に係わるものである。
【０００２】
【従来の技術】
従来のプラズマＣＶＤ法による微細溝への絶縁膜の埋め込むための第１の製造方法として、プラズマ強度を周期的に変化させる方法があった（例えば、特許文献１参照）。第２の方法として、埋め込み時に基板バイアス周波数を低くする方法があった（例えば、特許文献２参照）。
【０００３】
【特許文献１】
特開平６−１６８９３０号公報
【特許文献２】
特開平１１−１５４６７３号公報
【０００４】
【発明が解決しようとする課題】
上記の第１と第２の従来技術は、アスペクト比が１から３（溝深さが溝幅の１倍から３倍）程度の微細溝への絶縁膜の埋め込みをねらったものだが、それを用いてもアスペクト比が３以上のさらに深い溝については、ボイド欠陥や肩削れを生じることなく、埋め込むことができないという問題があった。
本発明の目的は、プラズマＣＶＤ法にてアスペクト比が３以上（溝深さが溝幅の３倍以上）の微細溝にボイド欠陥や肩削れを生じることなく絶縁膜を埋め込むことができるような半導体装置の製造方法および製造装置を提供することにある。
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【０００５】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
上記の目的を達成するために、本発明の半導体装置の製造方法では、（１）微細溝への成膜時において、溝上部の成膜端傾斜面の延長方向が溝底面に当たるように、Ａｒ流量，高周波周波数，高周波電力条件を設定する、（２）最初に高周波電力を小さくした成膜により溝上部に厚い膜を形成し、それを少しずつ削りながら、高周波電力を小さくした成膜と高周波電力を大きくし成膜量を小さくしたエッチングの繰り返しにより深い溝への成膜を行うものである。
【０００６】
【発明の実施の形態】
以下、本発明の第１の実施例を図１乃至図５を用いて説明する。
図１は、本発明の第１の実施例である半導体装置の概略構成を示す模式的垂直断面図であり、
図２は、図１の半導体装置の製造において、プラズマＣＶＤ法による微細溝への成膜工程を示す模式的垂直断面図である。
【０００７】
図１に示すように、例えば単結晶シリコンからなるシリコン基板１の表面部に多数のトランジスタ素子２などが形成され、それらが配線３（断面寸法が１μｍ以下のオーダ）によって電気的に接続され電気回路を構成している。配線３は断面形状が４角形で、銅、アルミなどの金属材料でできており、配線３の周囲はＳｉＯ２膜などの絶縁膜４によって電気的に絶縁されている。多数の配線網を形成するため、配線層は複数段の積層構造になっている。
【０００８】
この配線層を形成する過程にて、図２に示す２つの配線間の微細溝５にボイド欠陥や肩削れ等の不具合を生じることなく、絶縁膜６を埋め込むことが必要である。本実施例では、微細溝への成膜時において、溝上部の成膜端傾斜面７の延長方向（矢印８）が溝底面９に当たるように垂直に近づけたプロセス条件を与えて絶縁膜を埋め込むものである。即ち、絶縁膜は、溝５の上部角部に傾斜して形成される膜表面（成膜端傾斜面７）の延長線が、溝５の底面９に当たるような膜表面形状を保ちながら成膜される。
【０００９】
成膜端傾斜面７と基板方向（基板１の平面方向）とのなす角度として、幾何学計算から、
アスペクト比が３の時は、７２°から９０°（垂直）の範囲（望ましくは８０°から９０°の範囲）、
アスペクト比が５の時は、７９°から９０°の範囲（望ましくは８４°から９０°の範囲）、
アスペクト比が１０の時は、８４°から９０°の範囲（望ましくは８７°から９０°の範囲）である。
【００１０】
ここで、溝上部（溝５の上部角部）の成膜端傾斜面７を垂直に近づけるプロセス条件として、
（１）プラズマ発生装置に供給するＡｒ流量を小さくすること（例えば、１ｃｍ３／ｓ以下）、
（２）高周波周波数を小さくすること（例えば，１ＭＨｚ以下）、
（３）高周波電力を大きくすること（例えば，４ｋＷ以上）、などが挙げられる。
【００１１】
以上のように構成されたプラズマＣＶＤ装置による微細溝への成膜プロセスの動作を図３により説明する。
装置内部を真空にし、そこに微量の反応ガス（ＳｉＨ４，Ｏ２等）や不活性ガス（Ａｒ，Ｈｅ等）を流し、さらに高周波電場のエネルギを与えて反応ガスを活性化し、プラズマ１０を発生させる。シリコン基板１にバイアス電圧を与えることにより、プラズマ１０からのイオン１１が矢印１２のように飛びシリコン基板１に衝突させる。イオン１１がシリコン基板１の表面１３に衝突した際、イオン１１が表面１３にそのまま付着するもの（付着する成分）１４と、表面１３に衝撃を与えて表面材料を少し削って反射するもの（反射する成分）１５がある。このように、プラズマＣＶＤ法とは膜成長と同時にエッチングを行いながら膜を形成するものである。膜成長量とエッチング量のバランスにより、溝入口の角部は成膜端傾斜面７となる。反射する材料１５は再衝突する位置１６に付着する。成膜端傾斜面７の延長方向が溝底面９に当たる場合には、反射する材料１５の一部が溝底面９に再付着するため、微細な溝底を埋めながら成膜プロセスが進み、ボイドを生じることなく完全に溝を埋めることが可能になる。成膜端傾斜面７の角度を溝のアスペクト比に応じて変えることにより、アスペクト比が３以上の微細溝に、ボイドや欠陥を生じることなく絶縁膜を埋め込むことができる。
【００１２】
本発明の効果をコンピュータを用いた数値解析で検討した。アスペクト比が３（溝深さが０．４μｍ，溝幅０．１３μｍ），溝ピッチ０．５μｍの場合について、溝上部の成膜端傾斜面が６０°と８０°の場合の計算条件を図４と図５に示す。
【００１３】
成膜端傾斜面が６０°の場合には成膜端傾斜面の延長方向が溝底面に当たっていないため、図４に示すように、溝内にボイド１７が形成されてしまうが、成膜端傾斜面が８０°の場合には成膜端傾斜面の延長方向が溝底面に当たっているため、図５に示すように、ボイドを生じることなく完全に溝を埋めることがわかる。
【００１４】
次に、本発明の第２の実施例を図６乃至図１３を用いて説明する。
図６乃至図１３は、コンピュータを用いた数値解析で検討した、半導体装置のプラズマＣＶＤ法による微細溝への成膜時の時間ステップごとの垂直断面図である。
【００１５】
まず、図６のステップ１にて、高周波電力を小さくした成膜により溝深さの３０％程度に比較的厚く成膜する。高周波電力を小さくするため、エッチング量が減り成膜が進む（成膜方向を矢印１８に示す）。その際に、シリコン基板１にはバイアス電圧が働いているため成膜方向は基板表面に垂直成分が多い。幾らかの水平方向の成膜成分があるため、溝の入り口幅は次第に狭まり、溝底の中央に盛り上り部分１９ができ、左右の壁近く（溝の壁面近く）には膜がない部分２０が生じる。
【００１６】
次に、図７のステップ２にて、高周波電力を大きくし成膜量を小さくしたエッチング（エッチング方向を矢印２１に示す）にて、溝底の中央の盛り上がった部分１９を削り、その削られた材料にて左右の壁近くには膜がない部分２０を埋める。さらに、溝の入り口の幅が狭まった部分２２を削る。ここで、基板表面には膜２３が残る程度に削る。
【００１７】
次に、図８のステップ３にて、再び高周波電力を小さくした成膜により溝内に成膜する。
次に、図９のステップ４にて、高周波電場を大きくし成膜量を小さくしたエッチングにて溝の入り口の幅が狭まった部分を削る。ここで、基板表面に残る膜２４の厚さは，図７のステップ２の膜２３より少し薄くする。すなわち、次第にエッチングの量を増していく。
【００１８】
次に、図１０から図１３のステップ５からステップ８のように、高周波電力を小さくした成膜と、高周波電力を大きくし成膜量を小さくしたエッチングを繰り返しながら、溝を埋める。次第にエッチングの量を増しながらの、高周波電場を小さくした成膜と高周波電力を大きくし成膜量を小さくしたエッチングを繰り返すことにより、エッチング後の溝の入り口が次第に下がるため、溝の入り口幅を毎回広く保つことができ、繰り返しにて微細な溝を埋めることが可能である。
【００１９】
以上、本発明者によってなされた発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【００２０】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
本発明によれば、プラズマＣＶＤ法にてアスペクト比が３以上の微細溝にボイド欠陥や肩削れ等の不具合を生じることなく絶縁膜を埋め込むことができ、微細高集積化が進んでいる半導体装置の歩留りを大きくすることができ、半導体装置を安価に製造できる効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施例である半導体装置の概略構成を示す模式的垂直断面図である。
【図２】図１の半導体装置の製造において、プラズマＣＶＤ法による微細溝への成膜工程を示す模式的垂直断面図である。
【図３】第１の実施例による微細溝への成膜プロセスの動作を説明した図である。
【図４】本発明の効果を説明するための第１の計算結果である。
【図５】本発明の効果を説明するための第２の計算結果である。
【図６】本発明の第２の実施例の時間ステップ１における半導体装置の垂直断面図である。
【図７】時間ステップ２における半導体装置の垂直断面図である。
【図８】時間ステップ３における半導体装置の垂直断面図である。
【図９】時間ステップ４における半導体装置の垂直断面図である。
【図１０】時間ステップ５における半導体装置の垂直断面図である。
【図１１】時間ステップ６における半導体装置の垂直断面図である。
【図１２】時間ステップ７における半導体装置の垂直断面図である。
【図１３】時間ステップ８における半導体装置の垂直断面図である。
【符号の説明】
１…シリコン基板、２…トランジスタ素子、３…配線、４…絶縁膜、５…微細溝、６…絶縁膜、７…傾斜面（成膜端傾斜面）、８…傾斜面の延長方向、９…溝底、１０…プラズマ、１１…イオン、１２…イオンの飛行方向、１３…膜表面、１４…付着する成分、１５…反射する成分、１６…再衝突する位置、１７…ボイド、１８…成膜方向、１９…溝底中央の盛り上り部分、２０…溝底の壁近くの膜がない部分、２１…エッチング方向、２２…溝の入り口の幅が狭ばまった部分、２３…絶縁膜、２４…絶縁膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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