(57)【要約】【課題】  一括シャッタ動作時において、読み出し期間中に高輝度の被写体が映り込んでも、適切な画像が得られると共に明時のＳ／Ｎが低下しない固体撮像装置を提供する。【解決手段】  光電変換を行うフォトダイオード106 と、該フォトダイオードに蓄積された信号電荷を一時的に記憶しておくメモリ105 と、信号電荷をメモリに転送する転送トランジスタ102 と、フォトダイオードとメモリをリセットするリセットトランジスタ101 と、メモリに記憶された信号を増幅して読み出す読み出しアンプ104 と、電位障壁レベルを変更可能に構成されフォトダイオードに発生した信号電荷を排出する電荷排出部とを含む画素を複数２次元に配置した画素部と、画素を順次走査し読み出す走査回路と、走査回路による順次読み出し期間中、電荷排出部の電位障壁レベルを転送トランジスタの電位障壁レベルよりも低く制御する電荷排出制御部130 とを備えて固体撮像装置を構成する。【選択図】        図  １
2005223681.tif 000002
【特許請求の範囲】
【請求項１】
光電変換を行う光電変換部と、該光電変換部に蓄積された信号電荷を一時的に記憶しておくためのメモリと、前記信号電荷を前記メモリに転送するための転送部と、前記光電変換部及び前記メモリをリセットするためのリセット部と、前記メモリに記憶された信号を増幅して読み出すための増幅部と、電位障壁レベルを変更可能に構成され、前記光電変換部に発生した信号電荷を排出するための電荷排出手段と、を含む画素が複数、２次元に配置された画素部と、
前記画素を順次に走査し読み出す走査回路と、
該走査回路による順次読み出し期間中、前記電荷排出部の電位障壁レベルを前記転送部の電位障壁レベルよりも低く制御する電荷排出制御部とを有することを特徴とする固体撮像装置。
【請求項２】
前記光電変換部は、第１導電型の半導体基板上に、前記第１導電型とは反対導電型の半導体で形成された第１の半導体領域に形成され、前記メモリ、前記転送部、前記リセット部、前記増幅部及び前記電荷排出部は、前記半導体基板上に、前記第１の半導体領域の半導体と同じ導電型で且つ不純物濃度の高い半導体で形成された第２の半導体領域に形成されていることを特徴とする請求項１に係る固体撮像装置。
【請求項３】
半導体基板上に形成された所定の導電型の半導体領域に、光電変換を行う光電変換部と、該光電変換部に蓄積された信号電荷を一時的に記憶しておくためのメモリと、前記信号電荷を前記メモリに転送するための転送部と、前記光電変換部及び前記メモリをリセットするためのリセット部と、前記メモリに記憶された信号を増幅して読み出すための増幅部と、ＭＯＳトランジスタからなり、前記半導体領域の基準電位がそのゲート端子に接続され、その電位障壁レベルが前記転送部における電位障壁レベルよりも低くなるようにし、前記光電変換部に発生した信号電荷を排出する電荷排出部と、を含む画素が複数、２次元に配置された画素部と、
前記画素を順次に走査し読み出す走査回路とを有することを特徴とする固体撮像装置。
【請求項４】
前記転送部及び前記電荷排出部はＭＯＳトランジスタからなり、前記転送部に係るゲート端子と、前記電荷排出部に係るゲート端子とは、前記光電変換部の略中心に対して互いに対称となる位置に配置されていることを特徴とする請求項１又は３に係る固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、一括シャッタ動作モードを使用することの可能な固体撮像装置に関する。
【背景技術】
【０００２】
ＭＯＳ型固体撮像素子における画素信号の一般的な読み出し方法としては、ＸＹアドレス読み出し方式がある。このＭＯＳ型固体撮像素子のＸＹアドレス読み出し方式を図11〜図13を用いて説明する。 図11は、ＭＯＳ型の固体撮像素子に用いられる一般的な画素構成を示している。1100は単一画素を示し、1106は光電変換を行うフォトダイオード、1102はフォトダイオード1106で発生した信号電荷をメモリ1105に転送するための転送トランジスタ、1101はメモリ1105及びフォトダイオード1106をリセットするためのリセットトランジスタ、1104はメモリ1105の電圧レベルを増幅し読み出すためのアンプ、1103は画素を選択し、垂直信号線1114にアンプ1104の出力を伝えるための選択トランジスタを、それぞれ示している。ここで、フォトダイオード1106以外は遮光されている。
【０００３】
1110は画素電源線であり、アンプ1104のドレイン側及びリセットトランジスタ1101のドレイン側に電気的に接続されている。1111は１行分の画素をリセットをするためのリセット線であり、１行分の画素のリセットトランジスタ1101のゲートにそれぞれ電気的に接続されている。1112は１行分の画素の信号電荷をそれぞれの画素のメモリ1105に転送するための転送線であり、１行分の転送トランジスタ1102のゲートにそれぞれ電気的に接続されている。1113は１行分の画素を選択するための選択線であり、１行分の選択トランジスタ1103のゲートにそれぞれ電気的に接続されている。このように４個のトランジスタを用いた画素構成（以下４Ｔr 画素と称する）により、光電変換機能、リセット機能、増幅読出し機能、一時メモリ機能、選択機能を実現している。
【０００４】
図12は、ＸＹアドレス読み出し方式の固体撮像装置の一般的な基本構成を示している。 受光部は、画素1100をｍ行×ｎ列に配列した画素アレイ1200によって構成されている。 垂直走査回路1204は、行選択信号φＳＥＬi （ｉ＝１，２，３，・・・ｍ）と行リセット信号φＲＳi ，及び行転送信号φＴxiを画素アレイ1200に出力しながら走査する。 このとき、行選択信号φＳＥＬi は選択線1113を介してｉ行目の画素の選択トランジスタ1103のゲートに伝達され、行リセット信号φＲＳi はリセット線1111を介してｉ行目の画素のリセットトランジスタ1101のゲートに伝達され、行転送信号φＴxiは転送線1112を介してｉ行目の画素の転送トランジスタ1102のゲートに伝達される。第ｉ行の画素の信号を読み出す場合には、垂直走査回路1204から第ｉ行目の行選択信号φＳＥＬi が画素アレイ1200に入力され、第ｉ行の画素のフォトダイオード1106をリセットする場合には、垂直走査回路1204から第ｉ行目の行リセット信号φＲＳi 及び行転送信号φＴxiが画素アレイ1200に入力される。第ｉ行の画素のメモリ1105をリセットする場合には、垂直走査回路1204から第ｉ行目の行リセット信号φＲＳi が画素アレイ1200に入力される。第ｉ行の画素の信号電荷をメモリ1105に転送する場合には、垂直走査回路1204から第ｉ行目の行転送信号φＴxiが画素アレイ1200に入力される。
【０００５】
選択されたｉ行目の画素の信号は、行並列処理回路1201でＦＰＮ（固定パターンノイズ）キャンセル等の処理が行われた後、ラインメモリ1202に処理結果が記憶される。 その後、 水平走査回路1203が水平選択信号φＨj(ｊ＝１，２，３，・・・ｎ）を出力することにより、ラインメモリ1202に記憶された１行分の画素信号を順次選択しながら走査し、読み出す。この処理を第１行から第ｍ行まで順次行うことにより、画素アレイ1200の全画素の信号を走査し、読み出すことができる。 
【０００６】
図13は、このようなＸＹアドレス読み出し方式の固体撮像装置の駆動タイミングを示したものである。 次に、読み出し期間Ｔ１に注目して動作を説明する。垂直走査回路1204から行選択信号φＳＥＬ1 が出力され、次いで行リセット信号φＲＳ1 が出力されることで、第１行目の画素が選択され、 画素のリセットレベルが読み出される。 更に、垂直走査回路1204から行転送信号φＴx1が出力されることで、第１行目のフォトダイオード1106で発生した信号電荷がメモリ1105に転送され、画素の信号レベルが読み出される。その後、行リセット信号φＲＳ1 及び行転送信号φＴx1が出力され、フォトダイオード1106及びメモリ1105のリセットが行われる。ここで、読み出される信号の蓄積期間は、前フレームでフォトダイオード1106をリセットした直後から転送するまでの図中Ｔａで示す期間となる。また、Ｔ１期間中信号レベルとリセットレベルの差分処理を行い、ラインメモリ1202にその信号が記憶される。その後、水平走査回路1203を動作させ、水平選択信号φＨj(ｊ＝１，２，３，・・・ｎ）を出力することにより、１行目の信号を出力する。以降、同様の動作がｍ行まで行われる。
【０００７】
このような通常のＸＹアドレス読み出し方式においては、信号を蓄積する時刻が行毎に異なるため、より具体的には、最初に読み出す第１行と最後に読み出す第ｍ行とでは最大で１フレーム分時刻が異なるために、高速移動物体を撮影したときに画像が歪むという問題が生じる。
【０００８】
これを解決する方法として、一括シャッタ読み出し方法がある。この読み出し方法について簡単に説明する。図14は、図11及び図12と同じ基本構成の固体撮像装置の一括シャッタ動作時の駆動タイミングを示す。まず、垂直走査回路1204から全行の行リセット信号φＲＳ1 〜φＲＳm 及び全行の行転送信号φＴx1〜φＴxmが同時に出力されることで、全行分の画素のフォトダイオード1106がリセットされる。その後、一定の信号蓄積期間をおいて、垂直走査回路1204から全行の行転送信号φＴx1〜φＴxmが同時に出力されることで全行分の画素のフォトダイオード1106に一定期間内に蓄積された信号電荷が、メモリ1105に全行同時に転送される。このような動作により一括シャッタ動作が行われる。
【０００９】
次いで、メモリ1105に記憶された信号を１行ずつ読み出しを開始する。まず垂直走査回路1204から行選択信号φＳＥＬ1 が出力されることで、第１行目の画素が選択され、画素の信号レベルが読み出される。更に垂直走査回路1204から行リセット信号φＲＳ1 が出力されることで、第１行目のメモリ1105がリセットされ、画素のリセットレベルが読み出される。第１行目の画素の信号読み出しが終了すると、第２行目の画素が選択され、信号レベル及びリセットレベルが読み出される。この走査を第ｍ行まで行うことで、 １フレームの信号読み出しが行われる。 
【００１０】
ここで、説明を簡単にするため水平走査回路1203の水平走査パルスφＨj の図示は省略したが、φＨj(ｊ＝１，２，３，・・・ｎ）は、第ｉ行の信号読み出しから第ｉ＋１行の信号読み出しまでの間に出力されている。
【特許文献１】特開２００２−６４７５１号公報
【特許文献２】特開２００３−１７６７７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
一般にＸＹアドレス読み出し方式で高輝度の被写体を撮像した場合、フォトダイオードで発生した過剰電荷は、基板もしくは画素のリセットトランジスタを介して画素電源に排出される。図11に示した４Ｔr 画素では、過剰電荷の一部は転送トランジスタ1102，メモリ1105，リセットトランジスタ1101を介して画素電源線1110に排出される。この４Ｔr 画素の基本構成で一括リセット動作を行った場合、全行の画素において同時刻の画像情報を取得することができるものの、信号蓄積開始から信号読み出しまでの期間及び読み出し開始時刻が異なるため、信号を読み出すまでに高輝度の被写体が映り込んだ場合、一括してメモリに転送した信号電荷に過剰電荷が混入して、適切な画像が得られないという問題がある。この問題は、特に読み出し時刻の遅い行、すなわち最終読出し行（ｍ行目）に近いほど目立つようになる。
【００１２】
この問題の対策として、ＣＣＤ（電荷結合素子）型撮像素子で一般に用いられているようなオーバーフロードレイン構造、例えば、横型オーバーフロードレイン（以下ＬＯＤと称する）や縦型オーバーフロードレイン（以下ＶＯＤと称する）の採用が考えられるが、過剰電荷のメモリへの混入を防ぐことができるもののフォトダイオードの容量（飽和電荷数）を減少させる原因となり、明時のＳ／Ｎの低下により高画質化が難しいという問題がある。
【００１３】
本発明は、この点に着目してなされたもので、 一括シャッタ動作時において読み出し期間中に高輝度の被写体が映り込んでも適切な画像を得ることができると共に、明時のＳ／Ｎが低下しない固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記問題点を解決するため、請求項１に係る発明は、光電変換を行う光電変換部と、該光電変換部に蓄積された信号電荷を一時的に記憶しておくためのメモリと、前記信号電荷を前記メモリに転送するための転送部と、前記光電変換部及び前記メモリをリセットするためのリセット部と、前記メモリに記憶された信号を増幅して読み出すための増幅部と、電位障壁レベルを変更可能に構成され、前記光電変換部に発生した信号電荷を排出するための電荷排出手段と、を含む画素が複数、２次元に配置された画素部と、前記画素を順次に走査し読み出す走査回路と、該走査回路による順次読み出し期間中、前記電荷排出部の電位障壁レベルを前記転送部の電位障壁レベルよりも低く制御する電荷排出制御部とを備えて固体撮像装置を構成するものである。そして、この請求項１に係る固体撮像装置の実施例には、実施例１及び実施例２が対応する。
【００１５】
請求項２に係る発明は、請求項１に係る固体撮像装置において、前記光電変換部は、第１導電型の半導体基板上に、前記第１導電型とは反対導電型の半導体で形成された第１の半導体領域に形成され、前記メモリ、前記転送部、前記リセット部、前記増幅部及び前記電荷排出部は、前記半導体基板上に、前記第１の半導体領域の半導体と同じ導電型で且つ不純物濃度の高い半導体で形成された第２の半導体領域に形成されていることを特徴とするものである。そして、この請求項２に係る固体撮像装置の実施例には、実施例２が対応する。
【００１６】
請求項３に係る発明は、半導体基板上に形成された所定の導電型の半導体領域に、光電変換を行う光電変換部と、該光電変換部に蓄積された信号電荷を一時的に記憶しておくためのメモリと、前記信号電荷を前記メモリに転送するための転送部と、前記光電変換部及び前記メモリをリセットするためのリセット部と、前記メモリに記憶された信号を増幅して読み出すための増幅部と、ＭＯＳトランジスタからなり、前記半導体領域の基準電位がそのゲート端子に接続され、その電位障壁レベルが前記転送部における電位障壁レベルよりも低くなるようにし、前記光電変換部に発生した信号電荷を排出する電荷排出部と、を含む画素が複数、２次元に配置された画素部と、前記画素を順次に走査し読み出す走査回路とを備えて固体撮像装置を構成するものである。そして、この請求項３に係る固体撮像装置の実施例には、実施例３が対応する。
【００１７】
請求項４に係る発明は、請求項１又は３に係る固体撮像装置において、前記転送部及び前記電荷排出部はＭＯＳトランジスタからなり、前記転送部に係るゲート端子と、前記電荷排出部に係るゲート端子とは、前記光電変換部の略中心に対して互いに対称となる位置に配置されていることを特徴とするものである。そして、この請求項４に係る固体撮像装置の実施例には、実施例３が対応する。
【発明の効果】
【００１８】
請求項１に係る固体撮像装置によれば、信号読み出し時のみ電荷排出部における電位障壁レベルを、転送部における電位障壁レベルよりも低くすることにより、信号電荷蓄積時には光電変換部の容量を小さくせずに済み、且つ信号読み出し時には高輝度光の入射による過剰電荷がメモリに混入しないように制御可能な固体撮像装置を実現できる。また請求項２に係る固体撮像装置によれば、信号読み出し時のみ電荷排出部における電位障壁レベルを、転送部における電位障壁レベルよりも低くすることにより、信号電荷蓄積時には光電変換部の容量を小さくせずに済み、且つ信号読み出し時には高輝度光の入射による過剰電荷がメモリに混入しないように制御できると共に、電位障壁レベルを変化させたときでも周辺回路及び画素内のトランジスタの特性が変化しないようにすることができる。また請求項３に係る固体撮像装置によれば、半導体領域の基準電位をゲート端子に接続し、且つ、電荷排出部における電位障壁レベルを、転送部における電位障壁レベルよりも低くすることにより、画素部の電圧レベルを安定にすることができると共に、信号読み出し時には高輝度光の入射による過剰電荷がメモリに混入しないようにできる。また請求項４に係る固体撮像装置によれば、電荷排出部と転送部を類似の構成とし、且つ光電変換部の中心に対して対称に配置することにより、光電変換部の光学的な対称性を向上させることができる。
【発明を実施するための最良の形態】
【００１９】
次に、発明を実施するための最良の形態について説明する。
【実施例】
【００２０】
まず、本発明に係る固体撮像装置の実施例１を、図１，図２，図３を用いて説明する。この実施例１は、請求項１及び２に係る発明の実施例に対応するものである。図１は、図11に示した４Ｔr 画素にＶＯＤ構造を追加した本実施例における画素の断面を示し、その他の基本構成は図12に示したものと同様である。図１において、Ｎ型の半導体基板120 上にＰ- 型半導体領域122 及び該Ｐ- 型半導体領域122 よりも高濃度で且つ、浅く形成されたＰ型半導体領域121 が形成されている。Ｐ- 型半導体領域122 の表面には高濃度のＮ+ 型不純物領域107 があり、Ｎ+ −Ｐ- フォトダイオード106 が形成されている。Ｐ型半導体領域121 には、フォトダイオード106 で光生成された電子をメモリ105 に転送するための転送トランジスタ102 と、フォトダイオード106 及びメモリ105 をリセットするためのリセットトランジスタ101 と、メモリ105 の電圧レベルを増幅し読み出すための読み出しアンプ104 と、読み出しアンプ104 の出力を図示しない垂直信号線に接続するための選択トランジスタ103 が形成されている。なお、図１では、読み出しアンプ104 と選択トランジスタ103 は、模式的に示している。
【００２１】
そして、Ｎ型半導体基板120 は、過剰電子を排出するために高い電圧（例えば５Ｖ）に設定された基板電圧Ｖ-subが印加され、ＶＯＤ構造を形成している。なお、基板電圧Ｖ-subは、電荷排出制御部130 により、その電圧が制御されている。Ｐ型半導体領域121 及びＰ- 型半導体領域122 には、コンタクト108 を介して接地電圧ＧＮＤが印加されている。また、リセットトランジスタ101 のドレイン側は画素電源ＶＤＤに接続されている。Ｐ- 型半導体領域122 の不純物濃度が低い（例えば、１×1015程度）ため、フォトダイオード106 において、空乏層が深さ方向に伸びるため高感度になる。また、基板電圧Ｖ-subを上昇させることにより、ＶＯＤ構造における電子に対する電位障壁を低くさせることが容易になる。このとき、Ｐ型半導体領域121 は浅く形成され、且つ高濃度（例えば、１×1017程度）に設定されているため、Ｐ- 型半導体領域122 と比較して、基板電圧Ｖ-subの変化による影響を小さく（例えば、１／10程度）することができる。
【００２２】
図２は、図１に示す画素を用いた固体撮像装置において、一括シャッタ動作させるときの駆動タイミングを示す。基板電圧Ｖ-sub以外のパルスタイミングは、図14において説明したものと同じであるので、その説明は省略する。基板電圧Ｖ-subは、電荷排出制御部130 により、信号蓄積期間には、ＶＯＤ構造における電子に対する電位障壁レベルが、転送トランジスタ102 における電位障壁レベルと同程度もしくは高くなるように制御され、順次走査による信号読出し期間中は、ＶＯＤ構造における電位障壁レベルが、転送トランジスタ102 における電位障壁レベルよりも低くなるように制御されている。このとき、基板電圧Ｖ-subは電位障壁レベルを数百ｍＶ程度変化させればよく、フォトダイオード106 を完全にリセットするような特に大きな電圧は必要としない。
【００２３】
図３〜図６は、図１に示した画素構造において、フォトダイオード106 の深さ方向のポテンシャル分布（図１中のＡ−Ａ′）、及びフォトダイオード106 から、転送トランジスタ102 ，メモリ105 及びリセットトランジスタ101 を介して画素電源ＶＤＤに至るまでの表面におけるポテンシャル分布（図１中のＢ−Ｂ′）を、図２に示した駆動タイミングに対応させて説明した図である。
【００２４】
図３は、一括リセット時のポテンシャル分布を示す。転送トランジスタ102 及びリセットトランジスタ101 のゲートをＨレベルにすることにより、フォトダイオード106 で光生成され蓄積されている電子を画素電源ＶＤＤを通して排出する。このとき、ＶＯＤ構造の電位障壁レベルは高いレベルに制御されている。図４は、信号蓄積期間のポテンシャル分布を示す。転送トランジスタ102 及びリセットトランジスタ101 のゲートをＬレベルにすることにより、フォトダイオード106 に光生成された電子を蓄積することができる。図５は、一括転送時のポテンシャル分布を示す。転送トランジスタ102 のゲートをＨレベルにすることにより、フォトダイオード106 に蓄積された電子がメモリ105 に転送される。図６は、順次読み出し期間におけるポテンシャル分布を示す。順次読み出し期間中に光生成された電子は、ＶＯＤ構造の電位障壁レベルを低くすることでメモリ105 に混入せずに、基板へ排出される。
【００２５】
ＣＣＤ（電荷結合素子）型撮像素子で一般に用いられているようなＶＯＤ構造をＭＯＳ型撮像素子にそのまま適用すると、基板電圧を変化させてフォトダイオードから基板への過剰電荷排出経路の電位障壁レベルを制御しようとする場合に、周辺回路及び画素内のトランジスタ特性が変化してしまうという問題があったが、図１の画素構成及び図２の駆動タイミングにより、基板電圧Ｖ-subを変化させても回路特性を変化させずに電位障壁レベルを制御することができ、且つ一括シャッタ動作時において読み出し期間中に高輝度の被写体が映り込んでも、適切な画像を得ることができると共に、明時のＳ／Ｎが低下しない固体撮像装置が得られる。
【００２６】
本実施例においては、種々の変更が可能である。例えば、フォトダイオード106 は埋め込みフォトダイオードとしてもよく、特に限定されない。また、本実施例ではｋＴＣノイズ（リセットトランジスタのスイッチングに伴う熱雑音）のキャンセルについては特に説明していないが、特開２００２−６４７５１号公報に開示されているように、電荷−電圧変換を行うための容量、及びこの容量への電荷転送を制御するための第２の転送トランジスタを設けたり、特開２００３−１７６７７号公報に開示されているように、メモリ105 を完全空乏リセット可能な構成を用いることで、ｋＴＣノイズ及びオフセットを伴う固定パターンノイズを、ＣＤＳ回路（相関２重サンプリング回路）で信号処理することによりキャンセルすることができる。また、本実施例では信号電荷として電子を用いたが、勿論画素構造を反対導電型とし、電源及びパルスの電圧レベルをＨ，Ｌ入れ替えることにより、正孔を信号電荷として扱うこともできる。
【００２７】
次に、本発明の実施例２について図７及び図８を用いて説明する。図７は、図11に示した４Ｔr 画素にＬＯＤ構造を追加した本実施例における画素の断面を示す。図７において、Ｐ型の半導体基板720 上にＰ- 型半導体領域722 ，及び該Ｐ- 型半導体領域722 よりも高濃度で且つ、浅く形成されたＰ型半導体領域721 が形成されている。Ｐ- 型半導体領域722 の表面には高濃度のＮ+ 型不純物領域707 があり、Ｎ+ −Ｐ- フォトダイオード706 が形成されている。Ｐ型半導体領域721 には、フォトダイオード706 で光生成された電子をメモリ705 に転送するための転送トランジスタ702 と、フォトダイオード706 及びメモリ705 をリセットするためのリセットトランジスタ701 と、メモリ705 の電圧レベルを増幅し読み出すための読み出しアンプ704 と、読み出しアンプ704 の出力を垂直信号線に接続するための選択トランジスタ703 が形成され、更にドレイン730 及びオーバーフローゲート731 によりＬＯＤ構造が形成されている。なお、図７においても、アンプ704 と選択トランジスタ703 は模式的に示している。また、オーバーフローゲート731 に印加される電圧は、電荷排出制御部710 により制御されるようになっている。
【００２８】
そして、Ｐ型半導体領域721 及びＰ- 型半導体領域722 はコンタクト708 を介して接地電圧ＧＮＤが印加されている。また、リセットトランジスタ701 のドレイン側及びＬＯＤ構造のドレイン730 は画素電源ＶＤＤに接続されている。Ｐ- 型半導体領域722 の不純物濃度が低い（例えば、１×1015程度）ため、フォトダイオード706 において、空乏層が深さ方向に伸びるため高感度になる。
【００２９】
この画素を用いた固体撮像装置において、一括シャッタ動作させるときの駆動タイミングは、図２に示した実施例１の駆動タイミングにおいて、基板電圧Ｖ-subを制御するタイミングの代わりに、オーバーフローゲート731 を制御するタイミングが異なるだけなので、詳細な説明は省略する。オーバーフローゲート731 は、電荷排出制御部710 により、信号蓄積期間には、ＬＯＤ構造における電子に対する電位障壁レベルが転送トランジスタ702 における電位障壁レベルと同程度もしくは高くなるように制御され、順次走査による信号読出し期間中は、ＬＯＤ構造における電位障壁レベルが転送トランジスタ702 における電位障壁レベルよりも低くなるように制御されている。
【００３０】
図８の（Ａ）は、図７に示したＬＯＤ構造を用いたときの画素のフォトダイオード706 付近のレイアウト図であり、図７と同じ符号を用いて示している。このようにオーバーフローゲート731 及び転送トランジスタ702 のゲートは同一材料（例えばポリシリコン）により構成され、フォトダイオード706 の中心に対して対称位置に配置されている。図８の（Ｂ）は、図８の（Ａ）に示した画素部分の断面を表しており、図７の（Ａ）及び図８の（Ｂ）におけるＸ−Ｘ′のポテンシャル分布（信号蓄積期間）が図８の（Ｃ）に示される。
【００３１】
固体撮像装置の特性向上には光学特性も考慮する必要がある。例えば、光線斜入射依存性が非対称になっていると、撮影した画像の周辺部において光量落ち（輝度シェーディング）の非対称性となって現れ、不自然な画像となってしまう問題があったが、上記のように、オーバーフローゲート731 及び転送トランジスタ702 のゲートを配置することにより、画素のフォトダイオード706 に入射する光に対して光学的な対称性が向上し、且つポテンシャル分布がフォトダイオード706 の略中心に対して対称になるため、フォトダイオード706 に入射する光線の入射角依存性が改善され、結果として、撮影した画像の輝度シェーディングの非対称性が改善されて、より自然な画像を取得することが可能になる。
【００３２】
また、本実施例においても種々の変更が可能である。例えば、図１に示した実施例１のようにＰ型半導体基板をＮ型半導体基板に変更することも可能である。また、オーバーフローゲート731 及び転送トランジスタ702 の配置は、フォトダイオード706 の略中心に対して対称に配置していればよく、特に配置方法は限定されるものではない。
【００３３】
次に、本発明の実施例３について図９及び図10を用いて説明する。図９は、図７に示した実施例２における画素と基本構成は同じであるが、オーバーフローゲート931 とコンタクト908 とを図示しないＧＮＤ配線に電気的に接続する点が異なる、本実施例の画素の断面図を示す。図９において、Ｐ型の半導体基板920 上にＰ- 型半導体領域922 ，及び該Ｐ- 型半導体領域922 よりも高濃度で且つ、浅く形成されたＰ型半導体領域921 が形成されている。Ｐ- 型半導体領域922 の表面には高濃度のＮ+ 型不純物領域907 があり、Ｎ+ −Ｐ- フォトダイオード906 が形成されている。Ｐ型半導体領域921 には、フォトダイオード906 で光生成された電子をメモリ905 に転送するための転送トランジスタ902 と、フォトダイオード906 及びメモリ905 をリセットするためのリセットトランジスタ901 と、メモリ905 の電圧レベルを増幅し読み出すための読み出しアンプ904 と、読み出しアンプ904 の出力を垂直信号線に接続するための選択トランジスタ903 が形成され、更にドレイン930 及びオーバーフローゲート931 によりＬＯＤ構造が形成されている。なお、図９においても、読み出しアンプ904 と選択トランジスタ903 は模式的に示している。
【００３４】
そして、Ｐ型半導体領域921 及びＰ- 型半導体領域922 にはコンタクト908 を介して接地電圧ＧＮＤが印加されている。また、リセットトランジスタ901 のドレイン側及びＬＯＤ構造のドレイン930 は、画素電源ＶＤＤに接続されている。
【００３５】
この画素を用いた固体撮像装置において、一括シャッタ動作させるときの駆動タイミングは、オーバーフローゲート931 を駆動しないため、図14において説明したものと同じになるので説明は省略する。図10は、図９の構成の画素を用いた固体撮像装置において、一括シャッタ動作をさせ、次いで順次読み出しを行うときの図９中のＹ−Ｙ′間のポテンシャル分布を示したものである。オーバーフローゲート931 の電位障壁レベルは、例えばＮ型不純物がオーバーフローゲート下に注入されることにより、転送トランジスタ902 のゲート下の電位障壁レベルよりも低くなっている。そのため、順次読み出し期間中にフォトダイオード906 で発生した信号電荷が、メモリ905 へ混入しないようなポテンシャル分布が得られる。
【００３６】
一眼レフカメラに用いられるような大きな光学サイズの固体撮像装置においては、画素読み出し動作中に混入するノイズ、例えばリセット線や転送線、垂直信号線の電圧が変化するときに、配線基板間の容量結合によるノイズが発生すると、画素信号電圧レベルが安定するのに時間を要する場合があり、したがって信号読み出し時間が長くなり高速読み出しが難しいという問題があったが、上記構成により、画素部の電圧レベルを安定させることができると共に、オーバーフロー制御のための配線を必要とせずにＬＯＤ構造として機能させることが可能となる。
【図面の簡単な説明】
【００３７】
【図１】本発明に係る固体撮像装置の実施例１の画素構成を示す断面図である。
【図２】図１に示した実施例１に係る固体撮像装置において、一括シャッタ動作させるときの駆動タイミングを示す図である。
【図３】図１に示した実施例１において、一括リセット時のポテンシャル分布を示す図である。
【図４】図１に示した実施例１において、信号蓄積期間のポテンシャル分布を示す図である。
【図５】図１に示した実施例１において、一括転送時のポテンシャル分布を示す図である。
【図６】図１に示した実施例１において、順次読み出し期間におけるポテンシャル分布を示す図である。
【図７】本発明の実施例２に係る固体撮像装置における画素構成を示す断面図である。
【図８】図７に示した実施例２における画素のフォトダイオード付近のレイアウトを示す平面図及び断面図、並びにポテンシャル分布を示す図である。
【図９】本発明の実施例３に係る固体撮像装置における画素構成を示す断面図である。
【図１０】図９に示した実施例３における画素のＹ−Ｙ′間の一括シャッタ動作後の順次読み出し動作時のポテンシャル分布を示す図である。
【図１１】ＭＯＳ型固体撮像素子に用いられる一般的な画素構成を示す回路構成図である。
【図１２】ＸＹアドレス読み出し方式の固体撮像装置の基本構成を示すブロックである。
【図１３】図12に示した固体撮像装置の一般的な駆動タイミングを示す図である。
【図１４】図12に示した固体撮像装置の一括シャッタ動作時の駆動タイミングを示す図である。
【符号の説明】
【００３８】
101   リセットトランジスタ
102   転送トランジスタ
103   選択トランジスタ
104   読み出しアンプ
105   メモリ
106   フォトダイオード
107   Ｎ+ 型不純物領域
108   コンタクト
120   Ｎ型半導体基板
121   Ｐ型半導体領域
122   Ｐ- 型半導体領域
130   電荷排出制御部
701   リセットトランジスタ
702   転送トランジスタ
703   選択トランジスタ
704   読み出しアンプ
705   メモリ
706   フォトダイオード
707   Ｎ+ 型不純物領域
708   コンタクト
710   電荷排出制御部
720   Ｐ型半導体基板
721   Ｐ型半導体領域
722   Ｐ- 型半導体領域
730   ドレイン
731   オーバーフローゲート
901   リセットトランジスタ
902   転送トランジスタ
903   選択トランジスタ
904   読み出しアンプ
905   メモリ
906   フォトダイオード
907   Ｎ+ 型不純物領域
908   コンタクト
920   Ｐ型半導体基板
921   Ｐ型半導体領域
922   Ｐ- 型半導体領域
930   ドレイン
931   オーバーフローゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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