(57)【要約】【課題】キャップ層でソース、ドレイン、第１ゲート電極を形成し、斜め蒸着法を用いて第２ゲート電極を金属ゲート電極で形成することで、相異なるしきい値を持つ２つのゲート電極を有するデュアルゲートトランジスタを、従来の製造方法に対してプロセス的負荷を増大させずに実現することを可能とする。【解決手段】基板１０上にチャネル層１２、ショットキーバリア層１３、キャップ層１４が順に積層され、上記キャップ層１４を用いて、ソース１５とドレイン１６とが電気的に分離された状態に形成されるとともにソース１５とドレイン１６との間にソース１５とドレイン１６と電気的に分離された第１ゲート電極１７が形成され、ソース１５と第１ゲート電極１７との間にソース１５と第１ゲート電極１７と電気的に分離されたものでショットキーバリア層１３上部に一部が埋め込まれた第２ゲート電極１８が形成されたものである。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板上に形成されたチャネル層と、
前記チャネル層上に形成されたショットキーバリア層と、
前記ショットキーバリア層上に形成されたキャップ層からなるソースと、
前記ショットキーバリア層上に形成された前記キャップ層と同一層からなるもので前記ソースと電気的に分離された状態に形成されたドレインと、
前記ショットキーバリア層上に形成された前記キャップ層と同一層からなるもので前記ソースおよび前記ドレインと電気的に分離された状態に前記ソースと前記ドレインとの間に形成された第１ゲート電極と、
前記ソースと前記第１ゲート電極との間に前記ソースおよび前記第１ゲート電極と電気的に分離された状態に形成されたもので前記ショットキーバリア層上部に一部が埋め込まれた第２ゲート電極と
を備えたことを特徴とする半導体装置。
【請求項２】
前記第２ゲート電極は少なくとも前記ショットキーバリア層側に白金層を有する
ことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第２ゲート電極は下層より白金層、チタン層、白金層、金層を積層した電極からなる
ことを特徴とする請求項２記載の半導体装置。
【請求項４】
前記ショットキーバリア層側の白金層は少なくとも一部が前記ショットキーバリア層中に拡散されている
ことを特徴とする請求項２記載の半導体装置。
【請求項５】
前記第１ゲート電極を有するトランジスタ部分はデプレッション型で動作するものであり、
前記第２ゲート電極を有するトランジスタ部分はエンハンスメント型で動作するものである
ことを特徴とする請求項１記載の半導体装置。
【請求項６】
前記基板は上部が凸型に形成され、
前記凸型に形成された基板部分上に前記チャネル層、前記ショットキーバリア層、前記キャップ層が形成され、
前記チャネル層の側部は前記凸型に形成された基板部分の側部および前記ショットキーバリア層の側部および前記チャネル層の側部よりも内側になるように形成されている
ことを特徴とする請求項１記載の半導体装置。
【請求項７】
基板上にチャネル層、ショットキーバリア層およびキャップ層を順次積層して形成する工程と、
前記基板の上部、前記チャネル層、前記ショットキーバリア層および前記キャップ層を凸型に加工してトランジスタ領域を形成する工程と、
前記トランジスタ領域を被覆する絶縁膜を形成する工程と、
第１ゲート電極となる領域上とドレインとなる領域上との間の前記絶縁膜に一列もしくは複数列の孔を形成するとともに、第１ゲート電極となる領域上とソースとなる領域上との間の前記絶縁膜に前記孔の列に平行に長孔を形成する工程と、
前記孔および前記長孔より前記キャップ層をエッチング加工して、前記キャップ層からなるソースと、前記キャップ層からなるもので前記ソースと電気的に分離されたドレインと、前記キャップ層からなるもので前記ソースと前記ドレインとの間に前記ソースおよび前記ドレインと電気的に分離された第１ゲート電極を形成する工程と、
前記長孔を通じて前記ショットキーバリア層に達するもので、前記ソースと前記第１ゲート電極との間に前記ソースおよび前記第１ゲート電極と電気的に分離された第２ゲート電極を形成する工程と
を備えたことを特徴とする半導体装置の製造方法。
【請求項８】
前記第２ゲート電極を形成する工程は、
前記絶縁膜に前記孔および前記長孔を形成する際に用いたレジストマスクを利用して、
前記長孔の長手方向からの斜め蒸着法によって、前記長孔を通じて前記第２ゲート電極を形成する材料を前記ショットキーバリア層上に堆積する工程と、
前記レジストマスクを除去するとともに前記レジストマスクに付着した前記第２ゲート電極を形成する材料を除去する工程と
を備えたことを特徴とする請求項７記載の半導体装置の製造方法。
【請求項９】
前記第２ゲート電極を形成する工程は、少なくとも前記ショットキーバリア層側に白金層を形成する
ことを特徴とする請求項７記載の半導体装置の製造方法。
【請求項１０】
前記第２ゲート電極は、下層より白金層、チタン層、白金層、金層を積層して形成する
ことを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１１】
前記ショットキーバリア層側の白金層は少なくとも一部を前記ショットキーバリア層中に拡散させる
ことを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１２】
前記チャネル層の側部を、前記凸型に形成された基板部分の側部および前記ショットキーバリア層の側部および前記キャップ層の側部よりも内側になるように形成する
ことを特徴とする請求項７記載の半導体装置の製造方法。
【請求項１３】
前記絶縁膜を加工して前記ソース、前記ドレインおよび前記第１ゲート電極の少なくとも一部を露出させる工程と、
前記ソース、前記ドレインおよび前記第１ゲート電極に接続するソース電極、ドレイン電極およびパッド電極を形成する工程と
を備えたことを特徴とする請求項７記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関するもので、詳しくはデュアルゲート型のＨＥＭＴ（High Electron Mobility Transistor）を簡便な方法で作製することが容易な半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
ソース・ドレイン間に２本のゲートを備えた電界効果トランジスタ（ＦＥＴ）をデュアルゲートＦＥＴと呼ぶ。一例として、図１１の概略構成斜視図および平面レイアウト図に示すように、半絶縁性ＧａＡｓ基板上にｎ−ＧａＡｓ層が形成され、ｎ−ＧａＡｓ層に形成されるソース、ドレイン間上部に第一ゲートと第二ゲートとが形成された、デュアルゲート電界効果トランジスタ（デュアルゲートＦＥＴ）が開示されている（例えば、非特許文献１参照。）。
【０００３】
デュアルゲートＦＥＴは制御用電極（第一ゲート、第二ゲート）が２本あることにより２系統の信号を独立印加でき、また高効率化、高耐圧化に効果がある。さらに、それぞれをエンハンスメントとデプレションの相異なるしきい値を持つゲート電極にすると、単一電源で動作可能な、高効率・高耐圧増幅器ができる。しかし、相異なるしきい値を持つ２つのゲート電極を形成するためには、半導体に接するゲート電極を構成する金属が異なるため、それぞれのゲート電極を別工程で形成する必要があり工程が複雑になるという問題があった。
【０００４】
【非特許文献１】高山洋一郎著  「マイクロ波トランジスタ」社団法人電気情報通信学会  １９９８年  ｐ．３６
【発明の開示】
【発明が解決しようとする課題】
【０００５】
解決しようとする問題点は、相異なるしきい値を持つ２つのゲート電極を形成するためには、半導体に接するゲート電極を構成する金属が異なるため、それぞれのゲート電極を別工程で形成する必要があり工程が複雑になる点である。
【課題を解決するための手段】
【０００６】
本発明の半導体装置は、基板上に形成されたチャネル層と、前記チャネル層上に形成されたショットキーバリア層と、前記ショットキーバリア層上に形成されたキャップ層からなるソースと、前記ショットキーバリア層上に形成された前記キャップ層と同一層からなるもので前記ソースと電気的に分離された状態に形成されたドレインと、前記ショットキーバリア層上に形成された前記キャップ層と同一層からなるもので前記ソースおよび前記ドレインと電気的に分離された状態に前記ソースと前記ドレインとの間に形成された第１ゲート電極と、前記ソースと前記第１ゲート電極との間に前記ソースおよび前記第１ゲート電極と電気的に分離された状態に形成されたもので前記ショットキーバリア層上部に一部が埋め込まれた第２ゲート電極とを備えたことを最も主要な特徴とする。
【０００７】
本発明の半導体装置の製造方法は、基板上にチャネル層、ショットキーバリア層およびキャップ層を順次積層して形成する工程と、前記基板の上部、前記チャネル層、前記ショットキーバリア層および前記キャップ層を凸型に加工してトランジスタ領域を形成する工程と、前記トランジスタ領域を被覆する絶縁膜を形成する工程と、第１ゲート電極となる領域上とドレインとなる領域上との間の前記絶縁膜に一列もしくは複数列の孔を形成するとともに、第１ゲート電極となる領域上とソースとなる領域上との間の前記絶縁膜に前記孔の列に平行に長孔を形成する工程と、前記孔および前記長孔より前記キャップ層をエッチング加工して、前記キャップ層からなるソースと、前記キャップ層からなるもので前記ソースと電気的に分離されたドレインと、前記キャップ層からなるもので前記ソースと前記ドレインとの間に前記ソースおよび前記ドレインと電気的に分離された第１ゲート電極を形成する工程と、前記長孔を通じて前記ショットキーバリア層に達するもので、前記ソースと前記第１ゲート電極との間に前記ソースおよび前記第１ゲート電極と電気的に分離された第２ゲート電極を形成する工程とを備えたことを最も主要な特徴とする。
【発明の効果】
【０００８】
本発明の半導体装置は、ソース、ドレインを形成するキャップ層でソースおよびドレインと電気的に分離された第１ゲート電極が形成されているため、キャップ層を加工することで、ソースとドレインと第１ゲート電極とを同時形成することができるようになるという利点がある。またショットキーバリア層上部に一部が埋め込まれた状態に第２ゲート電極が形成されているため、デプレッション型で設計された薄膜構造に対してもゲート・チャネル間を短くすることになるので、デプレション型ＨＥＭＴを容易に実現できるようになる。
【０００９】
本発明の半導体装置の製造方法は、ソース、ドレインを形成するキャップ層でソースおよびドレインと電気的に分離された第１ゲート電極を形成するため、キャップ層を加工することで、ソース、ドレインと第１ゲート電極とを同時形成することができるという利点がある。またショットキーバリア層上部に一部が埋め込まれた状態に第２ゲート電極を形成するので、デプレッション型で設計された薄膜構造に対してもゲート・チャネル間を短くすることによってエンハンスメントン型ＨＥＭＴを容易に実現できるようになる。
【００１０】
また、第１ゲート電極となる領域上とドレインとなる領域上との間の前記絶縁膜に一列もしくは複数列の孔を形成するとともに、第１ゲート電極となる領域上とソースとなる領域上との間の絶縁膜に孔の列と平行に長孔を形成し、孔および長孔よりキャップ層をエッチング加工するので、孔の列よりキャップ層は深さ方向とともに平面方向にエッチングされて、隣接する孔からエッチングされた部分はつながり、長孔からキャップ層をエッチングした部分と同様に線状にかつ互いが平行になるようにエッチング加工される。したがって、キャップ層からなるソース、第１ゲート電極、ドレインが互いに電気的に分離された状態に形成することが可能となる。
【００１１】
またショットキーバリア層上部に一部が埋め込まれた状態に第２ゲート電極を形成するので、デプレッション型で設計された薄膜構造に対してもゲート・チャネル間を短くすることによってデプレション型ＨＥＭＴを容易に実現できるようになる。
【００１２】
したがって、上記デュアルゲートＨＥＭＴの半導体装置では、第２ゲート電極を用いたエンハンスメント型のＨＥＭＴおよびキャップ層からなる第１ゲート電極を用いたデブレション型のＨＥＭＴの構造を、パターニングの層を増やすことなく形成することができ、デュアルゲートＨＥＭＴを簡便な方法で作製することが可能になる。
【発明を実施するための最良の形態】
【００１３】
相異なるしきい値を持つ２つのゲート電極を有するデュアルゲートトランジスタを容易な製造プロセスで実現するという目的を、キャップ層でソース、ドレイン、第１ゲート電極を形成し、斜め蒸着法を用いて第２ゲート電極を金属ゲート電極で形成することで、プロセス的負荷を増大させずに実現した。
【実施例１】
【００１４】
本発明の半導体装置に係る一実施例を、図１によって説明する。図１（１）は概略構成断面図であり、図１（２）は平面レイアウト図である。
【００１５】
図１に示すように、基板１０には、インジウムリン（ＩｎＰ）基板上にインジウムアルミニウムヒ素（ＩｎＡｌＡｓ）層を形成したものを用いている。上記基板１０上にチャネル層１２、ショットキーバリア層１３、キャップ層１４が下層より順に積層されている。上記チャネル層１２は、例えばインジウムガリウムヒ素（ｉ−ＩｎＧａＡｓ）層からなり、例えば１５ｎｍの厚さに形成されている。上記ショットキーバリア層１３は、例えば、インジウムアルミニウムヒ素（ｉ−ＩｎＡｌＡｓ）層からなり、例えば１８ｎｍ（６ｎｍ＋１２ｎｍ）の厚さに形成されている。６ｎｍと１２ｎｍのＩｎＡｌＡｓ層の間にはシリコンのデルタドープ層がある。上記キャップ層１４は、例えばシリコン（Ｓｉ）がドーピングされたｎ+インジウムガリウムヒ素（ＩｎＧａＡｓ）層からなり、例えば５０ｎｍの厚さに形成されている。シリコンのドーピング濃度は、例えば９×１０18ｃｍ-3である。
【００１６】
上記ショットキーバリア層１３上には、上記キャップ層１４からなるソース１５と、上記キャップ層１４からなるもので上記ソース１５と電気的に分離されたドレインと１６と、上記キャップ層１４からなるもので上記ソース１５および上記ドレイン１６と電気的に分離された状態に上記ソース１５と上記ドレイン１６との間に第１ゲート電極１７が形成されている。さらに、上記キャップ層１４上には絶縁膜３１が形成され、上記ソース１５と上記第１ゲート電極１７との間における上記絶縁膜３１には開口部３２が形成されている。そして上記開口部３２を通して上記ショットキーバリア層１３に達するもので、前記ソース１５および上記第１ゲート電極１７と電気的に絶縁された状態に第２ゲート電極１８が形成されている。
【００１７】
上記第２ゲート電極１８は、少なくとも白金層を有し、例えば下層より白金（Ｐｔ）層、チタン（Ｔｉ）層、白金（Ｐｔ）層、金（Ａｕ）層を積層した電極からなる。具体的には、一例として、下層より白金層（厚さ＝２．５ｎｍ）、チタン層（厚さ＝３０ｎｍ）、白金層（厚さ＝３０ｎｍ）、金層（厚さ＝１５００ｎｍ）を積層した電極からなる。またショットキーバリア層１３側の白金層は少なくとも一部がショットキーバリア層１３中に拡散され、第２ゲート電極１８はショットキーバリア層１３上部に一部が埋め込まれた構成となっている。
【００１８】
上記第２ゲート電極１８を多層電極構造とした理由を以下に説明する。最下層（第１層）白金（Ｐｔ）層は、アニールによって、ショットキーバリア層１３のＩｎＡｌＡｓと反応して、埋め込み電極を形成するものである。埋め込み深さは最下層の白金層の厚さと関係しており、膜厚を厚くすると、厚くした分だけアニール時間とアニール温度の上昇に応じて埋め込み深さも深くなる。ＩｎＡｌＡｓからなるショットキーバリア層１３の厚さや、キャリア濃度に応じて適切な白金層の膜厚を設定する必要がある。本実施例で示したデバイス構造の場合は、５ｎｍ〜６ｎｍの厚さに白金層を蒸着した後、２９０℃で５分間のアニールを施すことでエンハンスメント型になるような埋め込みゲート電極を形成することができる。
【００１９】
第２層のチタン（Ｔｉ）層は第３層の白金（Ｐｔ）層の白金（Ｐｔ）の拡散を防ぐブロック材料であり、上記アニールによって第３層の白金が半導体表面に達するのを防ぐためのものである。チタンの代わりにモリブデン（Ｍｏ）、タングステン（Ｗ）等の高融点金属を用いても同様の効果が得られる。
【００２０】
第３層の白金（Ｐｔ）層は第４層の金（Ａｕ）層の拡散を防ぐブロック材料であり、上記アニールによって第４層の金が半導体表面に達するのを防ぐためのものである。白金の代わりにモリブデン（Ｍｏ）、タングステン（Ｗ）等の高融点金属を用いても同様の効果が得られる。
【００２１】
第４層の金（Ａｕ）層は、ゲート電極の厚さを稼いで、ゲート抵抗を低減するためのものである。Ａｕの代わりに銅（Ｃｕ）、アルミニウム（Ａｌ）等も用いることができる。
【００２２】
上記第２ゲート電極１８の最下層に白金層を形成し、その白金層を拡散してなる埋め込みゲートを使用する理由は、白金の埋め込み操作でゲート・チャネル間を短くすることによってデプレション型ＨＥＭＴを実現するためである。これによって、デプレッション型で設計された薄膜構造に対して、エンハンスメント型ＨＥＭＴを構成することができる。
【００２３】
上記第２ゲート電極１８は、図示したように、Ｔ型ゲート電極に形成することが可能である。Ｔ型ゲート電極とすることによって、エンハンスメント型ＨＥＭＴのゲート抵抗を低減することが可能となり、これによって素子の高周波特性が向上される。
【００２４】
また、上記ソース１５上、ドレイン１６上および第１ゲート電極１７上の上記絶縁膜３１には開口部３３、３４および３５が形成され、各開口部３３、３４および３５にはそれぞれソース１５に接続するソース電極２１、ドレイン１６に接続するドレイン電極２２および第１ゲート電極１７に接続する電極パッド２３が形成されている。なお、絶縁膜３１には、キャップ層１４を加工する際に形成した複数の孔の列からなる開口部３６が形成されている。
【００２５】
上記構成のデュアルゲート型ＨＥＭＴ（High Electron Mobility Transistor）からなる半導体装置１は、上記第１ゲート電極１７を有するトランジスタ部分がデプレッション型で動作し、上記第２ゲート電極１８を有するトランジスタ部分がエンハンスメント型で動作するものとなる。
【００２６】
本発明の半導体装置１は、ソース１５、ドレイン１６を形成するキャップ層１４でソース１５およびドレイン１６と電気的に分離された第１ゲート電極１７が形成されているため、キャップ層１４の一層を加工することで、ソース１５とドレイン１６と第１ゲート電極１７とを同時形成することができるようになるという利点がある。またショットキーバリア層１３上部に一部が埋め込まれた状態に第２ゲート電極１８が形成されているため、デプレッション型で設計された薄膜構造に対してもゲート・チャネル間を短くすることになるので、デプレション型ＨＥＭＴを容易に実現できるようになる。
【実施例２】
【００２７】
次に、本発明の半導体装置の製造方法に係る第１実施例を、図２〜図８の製造工程図によって説明する。図２、図４、図５、図７および図８の各図面においては、上図は平面レイアウト図を示し、下図は下図の平面レイアウト図中のＡ−Ａ線断面図を示す。また、図３は基板からキャップ層までのエピタキシャル構造の一例を示す。また、図６は、平面レイアウト図および平面レイアウト図中のＡ−Ａ線断面図および平面レイアウト図中のＢ−Ｂ線断面図を示す。
【００２８】
図２に示すように、基板１０には、（００１）インジウムリン（ＩｎＰ）基板上にインジウムアルミニウムヒ素（ＩｎＡｌＡｓ）層１１を形成したものを用いている。上記基板１０上にチャネル層１２、ショットキーバリア層１３、キャップ層１４を下層より順に積層して形成する。上記チャネル層１２は、例えばインジウムガリウムヒ素（ｉ−ＩｎＧａＡｓ）層で形成し、例えば１５ｎｍの厚さに形成する。上記ショットキーバリア層１３は、例えば、インジウムアルミニウムヒ素（ｉ−ＩｎＡｌＡｓ）層で形成し、例えば１８ｎｍ（６ｎｍ＋１２ｎｍ）の厚さに形成する。６ｎｍと１２ｎｍのＩｎＡｌＡｓ層の間にはシリコンのデルタドープ層がある。上記キャップ層１４は、例えばシリコン（Ｓｉ）がドーピングされたｎ+インジウムガリウムヒ素（ＩｎＧａＡｓ）層で形成し、例えば５０ｎｍの厚さに形成する。シリコンのドーピング濃度は、例えば９×１０18ｃｍ-3とする。
【００２９】
具体的には、上記基板からキャップ層までのエピタキシャル構造の一例としては、図３に示す膜構造とすることができる。
【００３０】
上記トランジスタ領域２を形成する際には、上記チャネル層１２の側部を、凸型に形成された基板１０の側部およびショットキーバリア層１３の側部およびキャップ層１４の側部よりも内側になるように形成する。すなわち、チャネル層１２の側部にアンダーカット部１２ｕを形成する。
【００３１】
上記アンダーカット部１２ｕを形成することにより、後の形成されるソース電極、ドレイン電極がチャネル層１２と接触するのを防ぐことができる。これによりゲートリーク電流を低減することができる。この方法は、従来から知られている技術であり、例えば、IEEE Electron Device Lett. Vol13, No.4 （1992） p.195．に開示されている。
【００３２】
次に、通常のリソグラフィー技術およびエッチング技術を用いて、上記基板１０の上部、チャネル層１２、ショットキーバリア層１３およびキャップ層１４を凸型に加工してトランジスタ領域２を形成する。次いで、トランジスタ領域２を被覆する絶縁膜３１を形成する。
【００３３】
次に、図４に示すように、上記絶縁膜３１上にレジストを塗布してレジスト膜４１を形成した後、リソグラフィー技術により第１ゲート電極となる領域上とドレインとなる領域上との間の上記レジスト膜４１に一列もしくは複数列の孔４２を形成するとともに、第１ゲート電極となる領域上とソースとなる領域上との間の上記レジスト膜４１に上記孔４２の列に平行に長孔４３を形成する。上記リソグラフィー技術には、例えば、電子線リソグラフィー技術を用いることが好ましいが、紫外線リソグラフィー技術等の光リソグラフィー技術を用いることもできる。また、上記孔４２は、例えば矩形パターンで形成されている。また、上記長孔４３は、例えば長い矩形パターンで形成されている。
【００３４】
次に、図５に示すように、上記レジスト膜４１をエッチングマスクに用いて、孔４２および長孔４３から上記絶縁膜３１をエッチングする。その結果、第１ゲート電極となる領域上とドレインとなる領域上との間の上記絶縁膜３１に一列もしくは複数列の孔からなる開口部３６を形成するとともに、第１ゲート電極となる領域上とソースとなる領域上との間の上記絶縁膜３１に上記孔３６の列に平行に長孔からなる開口部３２を形成する。
【００３５】
さらに、上記レジスト膜４１および絶縁膜３１をエッチングマスクに用いて、上記キャップ層１４をエッチング加工する。その結果、キャップ層１４からなるソース１５と、キャップ層１４からなるものでソース１５と電気的に分離されたドレイン１６と、キャップ層１４からなるものでソース１５とドレイン１６との間にソース１５およびドレイン１６と電気的に分離された第１ゲート電極１７が形成される。上記エッチングでは、ＩｎＡｌＡｓはエッチングしないエッチング液に浸漬することによって行う。エッチング液の具体例としては、アジピン酸、琥珀酸、クエン酸などのカルボン酸と過酸化水素水との混合液を使用するのが良い。
【００３６】
次に、図６に示すように、開口部３２（長孔）の長手方向からの斜め蒸着法によって、上記長孔からなる開口部３２を通じてショットキーバリア層１３に達するもので、上記ソース１５と第１ゲート電極１７との間にソース１５および第１ゲート電極１７と電気的に分離された第２ゲート電極１８を形成する。このとき、複数の孔からなる開口部３６には側壁部に蒸着物５１は付着するが、レジスト膜４１等の陰になるためショットキーバリア層１３上にまで蒸着物５１は到達しない。したがって、開口部３２の部分のみに選択的に蒸着物を堆積して第２ゲート電極１８を形成することができる。
【００３７】
上記斜め蒸着法における蒸着角度は、概ねレジスト膜４１の厚さと開口部のサイズによって適切な値を設定する必要がある。例えば、３００ｎｍの厚さのレジスト膜４１に対して、２００ｎｍの矩形パタンからなる開口部３６を開口した場合を考えると、蒸着原料の入射方向は、基板１０の法線に対して例えばθ＝５５度傾けた方向から入射すると良い。
【００３８】
上記第２ゲート電極１８の材料にはエンハンスメント型のＨＥＭＴを形成しうるゲート電極材料が選択される。例えば下層より、白金（Ｐｔ）層、チタン（Ｔｉ）層、白金（Ｐｔ）層、金（Ａｕ）層を積層して形成する。具体的には、一例として、下層より白金層（厚さ＝２．５ｎｍ）、チタン層（厚さ＝３０ｎｍ）、白金層（厚さ＝３０ｎｍ）、金層（厚さ＝１５００ｎｍ）を積層する。
【００３９】
その後、リフトオフ法によって、上記レジスト膜４１を除去するとともに、レジスト膜４１に付着している蒸着物５１も併せて除去する。この結果、図７に示すように、開口部３２の部分のみに選択的に第２ゲート電極１８が形成される。次いで、水素と窒素の混合ガス雰囲気中で、約３００℃、１分間のアニールを行う。このアニールによって、第２ゲート電極１８を構成する最下層に形成された白金層の白金（Ｐｔ）がショットキーバリア層１３のＩｎＡｌＡｓと反応して、第２ゲート電極１８とチャネル層１２との間の距離が数nmほど短くなる。すなわち、ショットキーバリア層１３側の白金層は少なくとも一部がショットキーバリア層１３中に拡散され、第２ゲート電極１８はショットキーバリア層１３上部に一部が埋め込まれた構成となる。この技術は、IEEE Transactions on Electron Devices, vol.45, No.12,(1998) p.2422に開示されている。これにより、ソース１５と第１ゲート電極１７との間に第２ゲート電極１８を有するエンハンスメント型のＨＥＭＴが形成される。
【００４０】
次に、上記第２ゲート電極１８を多層電極構造として形成した理由を以下に説明する。最下層（第１層）白金層は、上記アニールによって、ショットキーバリア層１３のＩｎＡｌＡｓと反応させて、埋め込み電極を形成する。これにより形成される第２ゲート電極１８の埋め込み深さは最下層の白金層の厚さと関係し、膜厚を厚く形成することにより、厚くした分だけアニール時間とアニール温度の上昇に応じて埋め込み深さも深くすることができる。上記最下層の白金層は、ＩｎＡｌＡｓからなるショットキーバリア層１３の厚さや、キャリア濃度に応じて適切な膜厚に設定する必要がある。少なくとも、ショットキーバリア層１３を突き抜けるようなことがあってはならない。本実施例で示した製造方法では、最下層の白金層を２ｎｍ〜３ｎｍの厚さに形成し、上記アニールを２９０℃で５分間施すことで、エンハンスメント型になるような埋め込みゲート電極を形成することができる。
【００４１】
上記第２層のチタン層は第３層の白金層の拡散を防ぐブロック材料であり、上記アニールによって第３層の白金が半導体表面に達するのを防ぐためのものである。チタンの代わりにモリブデン（Ｍｏ）、タングステン（Ｗ）等の高融点金属を用いても同様の効果が得られる。
【００４２】
上記第３層の白金層は第４層の金層の拡散を防ぐブロック材料であり、上記アニールによって第４層の金が半導体表面に達するのを防ぐためのものである。白金の代わりにモリブデン（Ｍｏ）、タングステン（Ｗ）等の高融点金属を用いても同様の効果が得られる。
【００４３】
上記第４層の金層は、ゲート電極の厚さを稼いで、ゲート抵抗を低減するためのものである。金の代わりに銅（Ｃｕ）、アルミニウム（Ａｌ）等も用いることができる。
【００４４】
上記第２ゲート電極１８の最下層に白金層を形成し、その白金層を拡散してなる埋め込みゲートに形成する理由は、白金の埋め込み操作でゲート・チャネル間を短くすることによってデプレション型ＨＥＭＴを実現するためである。これによって、デプレッション型で設計された薄膜構造に対して、エンハンスメント型ＨＥＭＴを構成することができる。
【００４５】
上記第２ゲート電極１８は、Ｔ型ゲート電極に形成することが可能である。Ｔ型ゲート電極とすることによって、エンハンスメント型ＨＥＭＴのゲート抵抗を低減することが可能となり、これによって素子の高周波特性が向上される。このＴ型ゲートに形成する製造方法は後に詳細を説明する。
【００４６】
次に、図８に示すように、上記絶縁膜３１上にレジストを塗布してレジスト膜（図示せず）を形成した後、リソグラフィー技術により第１ゲート電極１７上の上記レジスト膜に孔を形成する。上記リソグラフィー技術には、例えば、電子線リソグラフィー技術を用いることが好ましいが、紫外線リソグラフィー技術等も光リソグラフィー技術を用いることもできる。次いで、上記レジスト膜をエッチングマスクに用いて、上記絶縁膜３１をエッチングする。その結果、上記第１ゲート電極１７上の上記絶縁膜３１に開口部３５が形成される。
【００４７】
次に、蒸着法によって、開口部３５から上記第１ゲート電極１７上に電極材料を堆積して、開口部３４に第１ゲート電極１７に接続する電極パッド２３を形成する。その後、リフトオフ法によって、上記レジスト膜を除去するとともに、上記レジスト膜に付着した蒸着物も除去する。
【００４８】
さらに、通常のリソグラフィー技術とエッチング技術によって、ソース１５およびドレイン領域１６を露出させた後、通常の電極形成技術によって、ソース１５およびドレイン１６に接続するオーミック電極となるソース電極２１、ドレイン電極２２を形成する。
【００４９】
このようにして形成された、デュアルゲートＨＥＭＴの半導体装置１は、第１ゲート電極１７を有するトランジスタ部がデプレション型となり、第２ゲート電極１８を有するトランジスタ部がエンハンスメント型となる。
【００５０】
次に、上記実施例において最下層に白金層を含む第２ゲート電極１８を形成した理由を以下に説明する。それは、デプレッション型で設計された薄膜構造に対して、エンハンスメント型ＨＥＭＴを作る必要があるためであり、本実施例では白金層をショットキーバリア層１３中に反応（拡散反応）させることで第２ゲート電極１８を埋め込み操作して、第２ゲート電極１８とチャネル層１２との間隔を小さくすることによって、第２ゲート電極１８を有するトランジスタでデプレション型ＨＥＭＴを実現している。なお、薄膜構造をエンハンスメント型で設計した場合、埋め込みゲートを使う必要がなくなり、電極材料の選択幅が広がるのではないかという考えもあるが、初めから薄膜構造をエンハンスメント型で設計すると次の理由で所望のトランジスタ素子構造が得られない。すなわち、キャップ層１４が高抵抗になり、トランジスタ特性は得られない、もしくは著しく悪くなる。
【００５１】
その理由とは、デプレション型のＨＥＭＴ部（半導体キャップ層を用いたゲート電極部）が作製できないことである。何故ならば、ＩｎＡｌＡｓからなるショットキーバリア層上にキャップ層があるとしても、概ねフェルミレベルの位置は変わらず、薄膜構造の設計通りのデプレション型になってしまうと推測されるからである。
【００５２】
したがって、本実施例では、薄膜構造はデプレション型で設計して、エンハンスメント型ＨＥＭＴ部の第２ゲート電極１８を白金（Ｐｔ）の埋め込みゲート構造にて作製するという方法がもっとも良いと判断される。
【００５３】
本発明の半導体装置の製造方法は、ソース１５、ドレイン１６を形成するキャップ層１４でソース１５およびドレイン１６と電気的に分離された第１ゲート電極１７を形成するため、キャップ層１４の一層を加工することで、ソース１５、ドレイン１６と第１ゲート電極１７とを同時形成することができるという利点がある。またショットキーバリア層１３上部に一部が埋め込まれた状態に第２ゲート電極１８を形成するので、デプレッション型で設計された薄膜構造に対してもゲート・チャネル間を短くすることによってエンハンスメントン型ＨＥＭＴを容易に実現できるようになる。
【００５４】
また、第１ゲート電極１７となる領域上とドレイン１６となる領域上との間の絶縁膜３１に一列もしくは複数列の孔からなる開口部３６を形成するとともに、第１ゲート電極１７となる領域上とソース１５となる領域上との間の絶縁膜３１に孔の列と平行に長孔からなる開口部３２を形成し、開口部３６および開口部３２よりキャップ層１４をエッチング加工するので、開口部３６の列よりキャップ層１４は深さ方向とともに平面方向にエッチングされて、隣接する開口部３６からエッチングされた部分はつながり、開口部３６からキャップ層１４をエッチングした部分と同様に線状にかつ互いが平行になるようにエッチング加工される。したがって、キャップ層１４からなるソース１５、第１ゲート電極１７、ドレイン１６が互いに電気的に分離された状態に形成することが可能となる。
【００５５】
また、ソース１５と第１ゲート電極１７との間にソース１５および第１ゲート電極１７と電気的に分離された状態でショットキーバリア層１３上部に一部が埋め込まれた状態に第２ゲート電極１８を形成することから、第２ゲート電極１８は第１ゲート電極１７とは異なるしきい値の材料で形成することが容易となる。またショットキーバリア層１３上部に一部が埋め込まれた状態に第２ゲート電極１７を形成するので、デプレッション型で設計された薄膜構造に対しても第２ゲート電極１７とチャネル層１２との間を短くすることによってデプレション型ＨＥＭＴを容易に実現できるようになる。
【００５６】
したがって、上記デュアルゲートＨＥＭＴの半導体装置１では、第２ゲート電極１８を用いたエンハンスメント型のＨＥＭＴおよびキャップ層１４からなる第１ゲート電極１７を用いたデブレション型のＨＥＭＴの構造を、パターニングの層を増やすことなく形成することができ、デュアルゲートＨＥＭＴを簡便な方法で作製することが可能になる。
【実施例３】
【００５７】
次に、本発明の半導体装置の製造方法に係る第２実施例を、図９〜図１０の製造工程断面図によって説明する。第２実施例は、第２ゲート電極をＴ型ゲート電極に形成する方法を説明する。第２ゲート電極の形成工程以外の工程は前記第１実施例の製造方法と同様である。
【００５８】
図９（１）に示すように、前記図２によって説明したように、基板１０上にチャネル層１２、ショットキーバリア層１３、キャップ層１４を形成し、凸状に加工してトランジスタ領域２を形成する。その後トランジスタ領域２を被覆する絶縁膜３１を形成する。次いでレジストを塗布して第１層のレジスト膜６１（第１実施例のレジスト膜４１と同様）を形成する。続いてリソグラフィー技術によって、第１実施例と同様にレジスト膜６１に孔６２（第１実施例の孔４２と同様）と長孔６３（第１実施例の長孔４３と同様）を形成する。上記第１レジスト膜６１は、例えばポリメチルメタクリレートやＰＭＭＡ等が挙げられる。
【００５９】
次に、図９（２）に示すように、上記レジスト膜６１上に上記孔６２および長孔６３を埋め込む状態に、第２層のレジスト膜６４を、第１層のレジスト膜６１と後に形成される第３層のレジスト膜とは異なる種類のレジストを塗布して形成する。この第２層のレジスト膜６４には、例えばＰＭＧＩ（ポリメチルグルタルイミド）を用いることができる。この第２層のレジスト材料としては、第２層のレジスト塗布時に第１層のレジスト膜６１を溶かすことなく、また第３層の塗布および現像時に溶かされることの無い材料が選択される。次いで、上記レジスト膜６４上に、第３層のレジスト膜６５を形成する。
【００６０】
次に、図１０（３）に示すように、リソグラフィー技術によって第３層のレジスト膜６５をパターニングして、上記孔６２上および長孔６３上にそれらよりも大きい開口部６６、６７を形成する。
【００６１】
上記のように第３層のレジスト膜６５を現像してパターニングしたのち、第２層のレジスト膜６４だけを溶解する溶液を用いて、レジスト膜６４をエッチングし、再び孔６２および長孔６３を開口する。またレジスト膜６４は、孔６２および長孔６３の幅よりも大きくエッチングされ、開口部６８、６９が形成される。このエッチングには、例えばテトラメチルアンモニウムハイドロオキサイド水溶液を用いることができる。
【００６２】
その後、図示はしないが、前記第１実施例の図５および図６によって説明したのと同様に、ソース、ドレイン、第１ゲート電極を形成した後、斜め蒸着法およびリフトオフ法によって、第２ゲート電極を形成すればよい。この結果、開口部６３および開口部６９にショットキーバリア層に達するＴ型構造の第２ゲート電極を得ることができる。
【００６３】
上記第２実施例で説明したように、多層（３層）レジスト構造を用いることによって、エンハンスメント型のトランジスタを構成する第２ゲート電極をＴ型ゲート電極に形成することが可能となる。このようにＴ型ゲートにすることによって、エンハンスメント型ＨＥＭＴのゲート抵抗を低減することが可能になり、素子の高周波特性を向上せることができる。
【産業上の利用可能性】
【００６４】
本発明の半導体装置およびその製造方法は、デュアルゲートＨＥＭＴおよびその製造方法に適用することが好適である。
【図面の簡単な説明】
【００６５】
【図１】半導体装置に係る一実施例を示した概略構成断面図および平面レイアウト図である。
【図２】本発明の半導体装置の製造方法に係る第１実施例を示す製造工程図であり、上図は平面レイアウト図を示し、下図は下図の平面レイアウト図中のＡ−Ａ線断面図を示す。
【図３】基板からキャップ層までのエピタキシャル構造の一例を示す図面である。
【図４】本発明の半導体装置の製造方法に係る第１実施例を示す製造工程図であり、上図は平面レイアウト図を示し、下図は下図の平面レイアウト図中のＡ−Ａ線断面図を示す。
【図５】本発明の半導体装置の製造方法に係る第１実施例を示す製造工程図であり、上図は平面レイアウト図を示し、下図は下図の平面レイアウト図中のＡ−Ａ線断面図を示す。
【図６】本発明の半導体装置の製造方法に係る第１実施例を示す製造工程図であり、平面レイアウト図および平面レイアウト図中のＡ−Ａ線断面図および平面レイアウト図中のＢ−Ｂ線断面図を示す。
【図７】本発明の半導体装置の製造方法に係る第１実施例を示す製造工程図であり、上図は平面レイアウト図を示し、下図は下図の平面レイアウト図中のＡ−Ａ線断面図を示す。
【図８】本発明の半導体装置の製造方法に係る第１実施例を示す製造工程図であり、上図は平面レイアウト図を示し、下図は下図の平面レイアウト図中のＡ−Ａ線断面図を示す。
【図９】本発明の半導体装置の製造方法に係る第２実施例を示す製造工程断面図である。
【図１０】本発明の半導体装置の製造方法に係る第２実施例を示す製造工程断面図である。
【図１１】従来のデュアルゲートＦＥＴを示す概略構成斜視図および平面レイアウト図である。
【符号の説明】
【００６６】
１…半導体装置、１０…基板、１２…チャネル層、１３…ショットキーバリア層、１４…キャップ層、１５…ソース、１６…ドレイン、１７…第１ゲート電極、１８…第２ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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