(57)【要約】【課題】  書き込み動作の高速化を図ることが可能な不揮発性半導体記憶装置を提供する。【解決手段】  データを記憶するデータ記憶部及びデータが反転されたか否かに関する情報であるデータ反転用フラグを記憶するデータ反転用フラグ記憶部を有し、選択されたデータ及びデータに係るデータ反転用フラグを出力するメモリセルアレイ２０１と、メモリセルアレイにデータを書き込む際に、バイアス電圧を印加する数が所定数以上であるか否かを判定し、その判定の結果、バイアス電圧を印加する数が所定数以上の場合には、反転したデータ及びデータが反転された旨の情報であるデータ反転用フラグをメモリセルアレイに転送する指示を行うステートマシン２０８と、メモリセルアレイ２０１に記憶するデータを入力し、ステートマシン２０８の指示に基づいて反転したデータ及びデータ反転用フラグをメモリセルアレイ２０１へ転送するデータ制御回路２０５と、を有するようにしてある。【選択図】    図１
2005116132.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性半導体記憶装置において、
データを記憶するデータ記憶部及び前記データが反転されたか否かに関する情報であるデータ反転用フラグを記憶するデータ反転用フラグ記憶部を有し、選択されたデータ及び前記データに係るデータ反転用フラグを出力するメモリセルアレイと、
前記メモリセルアレイにデータを書き込む際に、バイアス電圧を印加する数が所定数以上であるか否かを判定し、その判定の結果、バイアス電圧を印加する数が所定数以上の場合には、反転したデータ及びデータが反転された旨の情報であるデータ反転用フラグを前記メモリセルアレイに転送する指示を行うステートマシンと、
前記メモリセルアレイに記憶するデータを入力し、前記ステートマシンの指示に基づいて反転したデータ及び前記データ反転用フラグを前記メモリセルアレイへ転送するデータ制御回路と、
を有することを特徴とする不揮発性半導体記憶装置。
【請求項２】
不揮発性半導体記憶装置において、
複数の不揮発性メモリが行列状に配置され、データを記憶するデータ記憶部及び前記データが反転されたか否かに関する情報であるデータ反転用フラグを記憶するデータ反転用フラグ記憶部を有し、選択されたデータ及び前記データに係るデータ反転用フラグを出力するメモリセルアレイと、
前記データに係る前記メモリセルアレイのワード線を選択するロウデコーダと、
前記データに係る前記メモリセルアレイのビット線を選択するカラムデコーダと、
前記メモリセルアレイに記憶するデータを入力し、前記データ若しくは反転したデータ及び前記データ反転用フラグを前記メモリセルアレイへ転送し、この転送の際には、前記カラムデコーダを介して所定のメモリセルに書き込みビット線電圧を与える書き込み制御回路と、
前記メモリセルアレイに前記データを書き込む際に、バイアス電圧を印加する数が所定数以上であるか否かを判定し、前記判定の結果、バイアス電圧を印加する数が所定数以上の場合には、前記データ制御回路に反転したデータ及びデータが反転された旨の情報であるデータ反転用フラグを前記メモリセルアレイに転送する指示を行うステートマシンと、
前記カラムデコーダを介して前記メモリセルアレイのビット線に接続され、前記データの読み出しの場合には、選択されたデータに係るデータ反転用フラグに基づいて、当該データを反転して出力するセンスアンプと、
を有することを特徴とする不揮発性半導体記憶装置。
【請求項３】
不揮発性半導体記憶装置において、
複数の不揮発性メモリが行列状に配置され、データを記憶するデータ記憶部及び前記データが反転されたか否かに関する情報であるデータ反転用フラグを記憶するデータ反転用フラグ記憶部を有し、記憶される前記データに係るデータ格納部と前記データに係るデータ反転用フラグ記憶部とが、同一の行ビット線に配置され、選択されたデータ及び前記データに係るデータ反転用フラグを出力するメモリセルアレイと、
前記データに係る前記メモリセルアレイのワード線を選択するロウデコーダと、
前記データに係る前記メモリセルアレイのビット線を選択するカラムデコーダと、
前記メモリセルブロックに印加する電圧を制御する内部電源制御回路と、
前記メモリセルアレイ内の所定の記憶部への書き込み禁止に関する情報を記憶するプロテクトレジスタと、
この半導体記憶装置の動作に係るコマンドを受け取るコマンドインターフェースと、
前記コマンドインターフェースからの動作の指示があった際には、前記プロテクトレジスタ内に記憶された書き込み禁止情報を受け取り、書き込みを行う対象のアドレスに係る記憶部の状態を判定し、書き込み可能と判定された場合には、前記データ制御回路から書き込みデータを取得し、前記メモリセルアレイに前記データを書き込む際にバイアス電圧を印加する数が所定数以上であるか否かを判定し、前記判定の結果、バイアス電圧を印加する数が所定数以上の場合には、前記データ制御回路に反転したデータ及びデータが反転された旨の情報であるデータ反転用フラグを前記メモリセルアレイに転送する指示を行うステートマシンと、
前記メモリセルアレイに記憶するデータを入力し、前記ステートマシンの指示に基づいて反転したデータ及び前記データ反転用フラグを前記メモリセルアレイへ転送し、この転送の際には、前記内部電源制御回路から前記カラムデコーダを介して書き込みビット線電圧を得て、前記所定のメモリセルに前記書き込みビット線電圧を与える書き込み制御回路と、
前記カラムデコーダを介して前記メモリセルアレイのビット線に接続され、前記データの読み出しの場合には、選択されたデータに係るデータ反転用フラグに基づいて、当該データを反転して出力するセンスアンプと、
を有することを特徴とする不揮発性半導体記憶装置。
【請求項４】
前記データ記憶部は、複数本の列ビット線上に配置され、前記データ反転用フラグ記憶部は、前記データ記憶部とは別の列ビット線上に配置されることを特徴とする請求項１乃至３のいずれか一項に記載の不揮発性半導体記憶装置。
【請求項５】
前記データ反転用フラグ記憶部は、前記データ記憶部に係るアドレスに対して１つ設けられることを特徴とする請求項１乃至３のいずれか一項に記載の不揮発性半導体記憶装置。
【請求項６】
前記データ反転用フラグ記憶部は、前記データ記憶部に係る複数のアドレスに対して１つ設けられることを特徴とする請求項１乃至３のいずれか一項に記載の不揮発性半導体記憶装置。
【請求項７】
前記ステートマシンは、前記コマンドインターフェースからの動作の指示があった際には、前記プロテクトレジスタ内に記憶された書き込み禁止情報を受け取り、書き込みを行う対象のアドレスに係る複数の記憶部の状態を判定し、それら総ての記憶部が書き込み可能と判定された場合には、前記データ制御回路から複数の書き込みデータを取得し、前記メモリセルアレイに前記複数のデータを書き込む際にバイアス電圧を印加する数が所定数以上であるか否かを判定し、前記判定の結果、バイアス電圧を印加する数が所定数以上の場合には、前記データ制御回路に反転した複数のデータ及びそれらデータが反転された旨の情報であるデータ反転用フラグを前記メモリセルアレイに転送する指示を行うことを特徴とする請求項６記載の不揮発性半導体記憶装置。
【請求項８】
前記ステートマシンは、バイアス電圧を印加する数が所定以上であるか否かを判定する際に、書き込むデータに係るビットの半数以上の場合に、前記データ制御回路に反転したデータ及びデータが反転された旨の情報であるデータ反転用フラグを前記メモリセルアレイに転送する指示を行うことを特徴とする請求項１乃至３のいずれか一項に記載の不揮発性半導体記憶装置。
【請求項９】
前記ステートマシンは、バイアス電圧を印加する数が所定以上であるか否かを判定する際に、この不揮発性半導体記憶装置に備わる内部電源制御回路の書き込み電流供給能力に基づいて判定し、前記データ制御回路に反転したデータ及びデータが反転された旨の情報であるデータ反転用フラグを前記メモリセルアレイに転送する指示を行うことを特徴とする請求項１乃至３のいずれか一項に記載の不揮発性半導体記憶装置。
【請求項１０】
前記不揮発性半導体記憶装置は、ＮＯＲ型のフラッシュメモリであることを特徴とする請求項１乃至９のいずれか一項に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関し、特に、不揮発性半導体記憶装置の書き込み動作における高速化を図る技術に関する。
【背景技術】
【０００２】
フラッシュメモリ等の不揮発性半導体記憶装置は書き込みコマンドにより書き込みアドレスとデータを受け付けると、チップ内部で内部電源、デコーダ、センスアンプを制御して書き込み及びその確認（ベリファイ）動作を自動的に行う自動書き込み機能を備えるものが一般的である。
【０００３】
図８は、従来の不揮発性半導体記憶装置における書き込み時の動作を示すフローチャートである。通常、書き込みコマンドの入力を受けて、内部シーケンスの動作がスタートする。まず、書き込み対象のアドレスが書き込み禁止の状態か否かを判定する（ステップＳ１０１）。書き込み対象のアドレスが書き込み禁止の状態の場合には、そのまま処理を終了する。一方、書き込み可能な場合には、書き込みセットアップを実行する（ステップＳ１０２）。その後、書き込み処理を行う（ステップＳ１０３）。書き込み処理では、対象セルを、デコーダを介して選択し書き込み電圧をセルに印加して書き込みを実行する。続いて、ベリファイセットアップ処理を行う（ステップＳ１０４）。このベリファイセットアップ処理では、内部電圧を書き込みのためのレベルからベリファイリードのためのレベルに変更する。そしてベリファイリードをおこない、セルに書き込まれた情報と書き込むべきデータとが一致するかどうかベリファイ判定する（ステップＳ１０５）。ベリファイをパスすればシーケンスを終了するが、判定により失敗（フェイル）の場合は、書き込みデータ決定を行って（ステップＳ１０６）、ステップＳ１０２に戻って、再度書き込みを行う。これが自動書き込みの一連のシーケンスである。
【０００４】
図９は、ホットエレクトロン書き込みのセルへのバイアス条件を説明するための図である。メモリセルのドレイン−ソース間に５Ｖ程度の電圧を印加し、ゲートに１０Ｖの電圧をかける。これにより、チャネルに大きな電流を流しホットエレクトロンをゲート−チャネル間の電界によって浮遊ゲートに引き込むことで、書き込みを実現する。消去状態を１の場合、０データを書き込むセルにはドレインに５Vを印加し、１データを書き込むセルのドレインはオープンにする。
【０００５】
一方、特許文献１には、半導体記憶装置の書き込み時間の短縮と消費電力低減を目的として、ランダムに入力される複数のアドレスに対する書き込み等について昇圧電源回路のオンオフ切り替えを行わないようにすることで昇圧電源回路の消費電力低減を図る技術が開示されている。
【０００６】
また、特許文献２には、半導体記憶装置の複数のメモリセルを順次選択してデータを書き込む際に、任意の温度条件で書き込みに必要な時間を短縮するために、複数のメモリセルを第１のグループと第２のグループとに分け、セルへの印加電圧、電圧印加時間を第１の書き込み条件に設定して、第１のグループのメモリセルを順次選択してそれぞれ書き込みとベリファイを行う。次に、第１のグループのメモリセル全体の書き込みに要した時間に応じてセルへの印加電圧、電圧印加時間を変更した第２の書き込み条件に設定し、この条件にて第２のグループのメモリセルを順次選択して書き込むようにした技術について開示されている。
【特許文献１】特開２００１−１３５０８６号公報（第１図）
【特許文献２】特開２０００−２４３０９５号公報（第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来の書き込み方法では大きな電流を流して書き込みを行うため、一度に選択して書き込むことのできるセル数に限りがある。そのひとつの要因は書き込み電流を供給する昇圧電位を発生する内部電位制御回路の電流供給能力であり、もうひとつは大電流が流れることによるメモリセルのソース側の電位の浮きである。したがって、メモリチップの大容量化が進むに従いチップ全体への書き込み時間の増大が問題となってきた。  本発明は上記事情に鑑みて成されたものであり、その目的とするところは、書き込み動作の高速化を図ることが可能な不揮発性半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００８】
本願発明の一態様によれば、データを記憶するデータ記憶部及び前記データが反転されたか否かに関する情報であるデータ反転用フラグを記憶するデータ反転用フラグ記憶部を有し、選択されたデータ及び前記データに係るデータ反転用フラグを出力するメモリセルアレイと、前記メモリセルアレイにデータを書き込む際に、バイアス電圧を印加する数が所定数以上であるか否かを判定し、その判定の結果、バイアス電圧を印加する数が所定数以上の場合には、反転したデータ及びデータが反転された旨の情報であるデータ反転用フラグを前記メモリセルアレイに転送する指示を行うステートマシンと、前記メモリセルアレイに記憶するデータを入力し、前記ステートマシンの指示に基づいて反転したデータ及び前記データ反転用フラグを前記メモリセルアレイへ転送するデータ制御回路と、を有することを特徴とする不揮発性半導体記憶装置が提供される。
【０００９】
また、本発明の他の態様によれば、複数の不揮発性メモリが行列状に配置され、データを記憶するデータ記憶部及び前記データが反転されたか否かに関する情報であるデータ反転用フラグを記憶するデータ反転用フラグ記憶部を有し、選択されたデータ及び前記データに係るデータ反転用フラグを出力するメモリセルアレイと、前記データに係る前記メモリセルアレイのワード線を選択するロウデコーダと、前記データに係る前記メモリセルアレイのビット線を選択するカラムデコーダと、前記メモリセルアレイに記憶するデータを入力し、前記データ若しくは反転したデータ及び前記データ反転用フラグを前記メモリセルアレイへ転送し、この転送の際には、前記カラムデコーダを介して所定のメモリセルに書き込みビット線電圧を与える書き込み制御回路と、前記メモリセルアレイに前記データを書き込む際に、バイアス電圧を印加する数が所定数以上であるか否かを判定し、前記判定の結果、バイアス電圧を印加する数が所定数以上の場合には、前記データ制御回路に反転したデータ及びデータが反転された旨の情報であるデータ反転用フラグを前記メモリセルアレイに転送する指示を行うステートマシンと、前記カラムデコーダを介して前記メモリセルアレイのビット線に接続され、前記データの読み出しの場合には、選択されたデータに係るデータ反転用フラグに基づいて、当該データを反転して出力するセンスアンプと、を有することを特徴とする不揮発性半導体記憶装置が提供される。
【００１０】
さらに、本発明の他の態様によれば、複数の不揮発性メモリが行列状に配置され、データを記憶するデータ記憶部及び前記データが反転されたか否かに関する情報であるデータ反転用フラグを記憶するデータ反転用フラグ記憶部を有し、記憶される前記データに係るデータ格納部と前記データに係るデータ反転用フラグ記憶部とが、同一の行ビット線に配置され、選択されたデータ及び前記データに係るデータ反転用フラグを出力するメモリセルアレイと、前記データに係る前記メモリセルアレイのワード線を選択するロウデコーダと、前記データに係る前記メモリセルアレイのビット線を選択するカラムデコーダと、前記メモリセルブロックに印加する電圧を制御する内部電源制御回路と、前記メモリセルアレイ内の所定の記憶部への書き込み禁止に関する情報を記憶するプロテクトレジスタと、この半導体記憶装置の動作に係るコマンドを受け取るコマンドインターフェースと、前記コマンドインターフェースからの動作の指示があった際には、前記プロテクトレジスタ内に記憶された書き込み禁止情報を受け取り、書き込みを行う対象のアドレスに係る記憶部の状態を判定し、書き込み可能と判定された場合には、前記データ制御回路から書き込みデータを取得し、前記メモリセルアレイに前記データを書き込む際にバイアス電圧を印加する数が所定数以上であるか否かを判定し、前記判定の結果、バイアス電圧を印加する数が所定数以上の場合には、前記データ制御回路に反転したデータ及びデータが反転された旨の情報であるデータ反転用フラグを前記メモリセルアレイに転送する指示を行うステートマシンと、前記メモリセルアレイに記憶するデータを入力し、前記ステートマシンの指示に基づいて反転したデータ及び前記データ反転用フラグを前記メモリセルアレイへ転送し、この転送の際には、前記内部電源制御回路から前記カラムデコーダを介して書き込みビット線電圧を得て、前記所定のメモリセルに前記書き込みビット線電圧を与える書き込み制御回路と、前記カラムデコーダを介して前記メモリセルアレイのビット線に接続され、前記データの読み出しの場合には、選択されたデータに係るデータ反転用フラグに基づいて、当該データを反転して出力するセンスアンプと、を有することを特徴とする不揮発性半導体記憶装置が提供される。
【発明の効果】
【００１１】
本発明は入力された書き込みデータを所定の方式にしたがって変換し、実際にメモリセルに書き込みバイアスを印加する数を半分に抑えることによって書き込み時間を短縮することができる。また、書き込み回数を低減することで低消費電力化を図ることも出来る。書き込むメモリセルの個数が制限される書き込み方式を使った不揮発性半導体記憶装置に対して有効である。
【発明を実施するために最良の形態】
【００１２】
本発明に係るクロック位相調整回路及び受信装置の実施形態について、図面を参照しながら詳細に説明する。
【実施例１】
【００１３】
図１は本発明に係る不揮発性半導体記憶装置の第１の実施例を示すブロック図である。この不揮発性半導体記憶装置は、複数の不揮発性メモリが行列状に配置され、データを記憶するデータ記憶部及びデータが反転されたか否かに関する情報であるデータ反転用フラグを記憶するデータ反転用フラグ記憶部を有し、記憶されるデータに係るデータ格納部とデータに係るデータ反転用フラグ記憶部とが、同一の行ビット線に配置され、選択されたデータ及びデータに係るデータ反転用フラグを出力するメモリセルアレイ２０１と、記憶するデータに係るメモリセルアレイ２０１のワード線を選択するロウデコーダ２０２と、記憶するデータに係るメモリセルアレイ２０１のビット線を選択するカラムデコーダ２０３と、メモリセルアレイ２０１に印加する電圧を制御する内部電源制御回路２１１と、メモリセルアレイ２０１内の所定の記憶部への書き込み禁止に関する情報を記憶するプロテクトレジスタ２１０と、半導体記憶装置の動作に係るコマンドを受け取るコマンドインターフェース２０７と、コマンドインターフェース２０７からの動作の指示があった際には、プロテクトレジスタ２１０内に記憶された書き込み禁止情報を受け取り、書き込みを行う対象のアドレスに係る記憶部の状態を判定し、書き込み可能と判定された場合には、データ制御回路２０５から書き込みデータを取得し、メモリセルアレイ２０１にデータを書き込む際にバイアス電圧を印加する数が所定数以上であるか否かを判定し、この判定の結果、バイアス電圧を印加する数が所定数以上の場合には、データ制御回路２０５に反転したデータ及びデータが反転された旨の情報であるデータ反転用フラグをメモリセルアレイ２０１に転送する指示を行うステートマシン２０８と、メモリセルアレイに記憶するデータを入力し、ステートマシン２０８の指示に基づいて反転したデータ及びデータ反転用フラグをメモリセルアレイ２０１へ転送し、この転送の際には、内部電源制御回路２１１からカラムデコーダ２０３を介して書き込みビット線電圧を得て、所定のメモリセルに書き込みビット線電圧を与えるデータ制御回路２０５と、カラムデコーダ２０３を介してメモリセルアレイ２０１のビット線に接続され、データの読み出しの場合には、選択されたデータに係るデータ反転用フラグに基づいて、当該データを反転して出力するセンスアンプ２０４と、を有する。
【００１４】
ここで、ステートマシン２０８は、コマンドインターフェース２０７からの動作の指示があった際には、プロテクトレジスタ２１０内に記憶された書き込み禁止情報を受け取り、書き込みを行う対象のアドレスに係る複数の記憶部の状態を判定し、それら総ての記憶部が書き込み可能と判定された場合には、データ制御回路２０５から複数の書き込みデータを取得し、メモリセルアレイ２０１に複数のデータを書き込む際にバイアス電圧を印加する数が所定数以上であるか否かを判定し、判定の結果、バイアス電圧を印加する数が所定数以上の場合には、データ制御回路２０５に反転した複数のデータ及びそれらデータが反転された旨の情報であるデータ反転用フラグをメモリセルアレイに転送する指示を行うよにしてもよい。
【００１５】
また、ステートマシン２０８は、バイアス電圧を印加する数が所定以上であるか否かを判定する際に、書き込むデータに係るビットの半数以上の場合に、データ制御回路２０５に反転したデータ及びデータが反転された旨の情報であるデータ反転用フラグをメモリセルアレイに転送する指示を行うようにしてもよい。
【００１６】
さらに、ステートマシン２０８は、バイアス電圧を印加する数が所定以上であるか否かを判定する際に、この不揮発性半導体記憶装置に備わる内部電源制御回路２１１の書き込み電流供給能力に基づいて判定し、データ制御回路２０５に反転したデータ及びデータが反転された旨の情報であるデータ反転用フラグをメモリセルアレイ２０１に転送する指示を行うようにしてもよい。
【００１７】
ここで、コマンドインターフェース２０７は、読み出しあるいは書き込み／消去などチップ動作を決める。コマンドインターフェース２０７で自動動作モードを判定した際には、ステートマシン２０８は、アドレス制御回路２０６、電源制御回路２１１、データ制御回路２０５のシーケンスを制御する。タイマ２０９は、メモリセルアレイ２０１へのバイアス印加時間や内部電源の遷移時間など決められた時間をカウントする。プロテクトレジスタは、書き込み禁止情報などを記憶し書き込み制約を与える。
【００１８】
本実施例におけるメモリセルアレイ２０１は、ＮＯＲ型フラッシュのメモリセルを構成するセルトランジスタが行列状に配置されてなる。ロウデコーダ２０２は、後述するアドレス制御回路２０６、及び、データ制御回路２０５で指定されたロウアドレスをデコードして、メモリセルアレイ２０１内の行選択を行うものである。カラムデコーダ２０３は、アドレス制御回路２０６、及び、データ制御回路２０５で指定されたカラムアドレスをデコードして、メモリセルアレイ２０１内の列選択を行うものである。カラムデコーダ２０３は、カラムスイッチ用のトランジスタを含む。
【００１９】
センスアンプ２０４は、メモリセルアレイ２０１内の選択されたメモリセルに記憶されたデータの読み出しに際して、メモリセルからの読み出し電位を入力し、所定の電位（リファレンス電位）と比較することによりデータを判定する。そして、センスアンプ２０４は、その判定結果を、データ制御回路２０５及びコマンドインターフェース２０７に出力する。
【００２０】
ステートマシン２０８は、コマンドインターフェース２０７で自動動作モードを判定した際には、アドレス制御回路２０６、電源制御回路２１１、データ制御回路２０５のシーケンスを制御する。本実施例では、メモリセルアレイに書き込みを行う際にアドレス制御回路２０６、電源制御回路２１１、データ制御回路２０５を制御して所定のシーケンスを実施する。
【００２１】
図２は、本実施例に係るメモリセルアレイ２０１、ロウデコーダ２０２、カラムデコーダ２０３、センスアンプ２０４、及び、データ制御回路２０５の一部の詳細に示した図である。本図において、カラムデコーダ２０３はカラムゲートドライバ２０３ａとカラムゲート２０３ｂとを含む。カラムデコーダ２０３はメモリセルアレイ２０１の複数の列ビット線に接続される。また、ロウデコーダ２０２はメモリセルアレイ２０１の複数の行ビット線に接続される。メモリセルアレイ２０１中の所望のセルはロウデコーダ２０２とカラムゲート２０３及びカラムゲートドライバ２０４によって選択される。書き込みバイアス時は書き込み電圧転送トランジスタ２１２を書き込みデータに応じて転送する。書き込む（”０”セル書き込み）ときは書き込み電圧転送トランジスタ２１２をオンさせて書き込み電位Ｖｐｐを転送し、データが非書き込みセル（”１”セル書き込み）のときは逆に書き込み電圧転送トランジスタ２１２をオフさせる。このとき選択されたメモリセルのドレイン（列ビット線）はフローティング状態になる。読み出しやベリファイリードのときには列ビット線はセンスアンプ２０４に接続される。そのため書き込み電圧転送トランジスタ２１２はオフ状態にしておく。
【００２２】
図３は、本実施例に係る不揮発性半導体記憶装置の書き込みシーケンスのフローチャートを示す図である。このフローチャートに係る動作は、書き込みコマンドを受け、ステートマシン２０８が内部シーケンスを開始することにより行われる。まず、プロテクトレジスタ２１０内に記憶されたプロテクトなど書き込み禁止状態になっているか否かに関する情報を得る（ステップＳ１１１）。書き込みを行う対象アドレスが書き込み禁止状態であればそのまま自動書き込みシーケンスを終了する。一方、書き込みを実行可能な場合は、次に、データ制御回路２０５から書き込みデータを取得し、書き込みデータが”０”であるセルの数が一定数以上であるか否かを判定する（ステップＳ１１２）。
【００２３】
上記判定にてセルに書き込みバイアスを印加するセルの数（書き込みデータが”０”のビット数）がある一定数を超えた場合、例えば半数を超えた場合には書き込みデータを反転してメモリセルアレイ２０１に書き込むようにする（ステップＳ１１３）。ここで、本実施例においては、データ反転用フラグ記憶部（図示せず）を用意し、上記反転作業を実行した場合はデータ反転用フラグ記憶部に当該データは反転された旨を記憶するようにする。例えば、データ反転用フラグセルをメモリセルアレイ２０１内に設け、データ反転用フラグを記憶する。このデータ反転用フラグは、当該データと関連して記憶するようにし、反転する際には”０”を書き込むようにする。ここで、上記には限られず、反転しないときに”０”を書くようにしてもよい。ここで、書き込みデータを反転するか否かを決定する一定数は、内部電源制御回路の書き込み電流供給能力に基づいて決定されるようにしても良い。続いて、書き込みセットアップを実行する（ステップＳ１１４）。この書き込みセットアップの処理は、対象セルに書き込み電圧を印加するための内部電圧を生成する。具体的には、チャージポンプなどの昇圧回路（図示せず）を用いて所望の電圧を発生させる。その後、書き込み処理を行う（ステップＳ１１５）。ここで、本実施例では、データ制御回路２０５が書き込みデータ若しくは反転した書き込みデータ及びデータ反転用フラグをメモリセルアレイ２０１に書き込む。書き込み処理では、対象セルを、デコーダを介して選択し書き込み電圧をセルに印加して書き込みを実行する。続いて、ベリファイセットアップ処理を行う（ステップＳ１１６）。このベリファイセットアップ処理では、内部電圧を書き込みのためのレベルからベリファイリードのためのレベルに変更する。そしてベリファイリードをおこない、セルに書き込まれた情報と書き込むべきデータとが一致するかどうかベリファイ判定する（ステップＳ１１７）。ベリファイをパスすればシーケンスを終了するが、判定により失敗（フェイル）の場合は、書き込みデータ決定を行って（ステップＳ１１８）、ステップＳ１１４に戻って、再度書き込み処理を行う。
【００２４】
図４は、入出力幅が４の場合のデータ変換テーブルを示す図表である。図表に向かって左から、データ制御回路２０５に入力された入力データ、データが反転された場合の書き込みデータ、及び、データ反転用フラグを示してある。この図表において、データ反転用フラグが”０”の場合には、入力データを反転して書き込み変換データをメモリセルアレイ２０１に格納する。一方、データ反転用フラグが”１”の場合には、入力データをそのままメモリセルアレイ２０１に格納する。本実施例においては、例えば、入出力幅が４の場合、書き込みビット数（”０”ビット数）が０、１、２の場合はデータ反転を行わずに、入力データをそのままメモリセルアレイ２０１に格納し、当該データに係るデータ反転用フラグセルに“１”を設定する。一方、書き込みビット数が３、４ビットのときはデータ反転するとともに反転フラグビットを”０”に設定する。このようにすると、すべてのデータにおいて書き込みビット数（”０”ビットの数）は２以下になる。ここで、内部電源制御回路の書き込み電流供給能力の制約から同時に書き込みのできるビット数が２と仮定する。この場合には、データ反転前は最高２回の書き込みをおこなわないと書き込みが終了しないのに対し、データ変換すると必ず１回のバイアスで書き込みを終了することができる。
【００２５】
図５は、本実施例に係るメモリセルアレイ２０１、ロウデコーダ２０２、カラムデコーダ２０３、センスアンプ２０４の一部の詳細に示した図である。本図を用いて、本実施例に係る不揮発性半導体記憶装置の読み出し方法について説明する。本実施例においては、メモリセルアレイ２０１内にデータ反転用フラグセル２１３ａを設け、ロウデコーダ２０２から所定のデータが読み出される際には、そのデータに係るデータ反転用フラグセル２１３ａのデータも読み出されるようにしてある。メモリセルアレイ２０１に格納されるデータであって、ロウデコーダ２０２及びカラムデコーダ２０３ａ，２０３ｂに選択されたデータはセンスアンプ２０４に入力される。この際に、データ反転用フラグセル２１３ａ内で選択されたデータもカラムゲートにて選択され、選択された反転フラグは反転フラグ用センスアンプ２１４にて増幅される。メモリセルアレイ２０１内で選択されたデータ、及び、データ反転用フラグは出力コンバータ３１５に入力される。出力コンバータ２１５はデータ反転用フラグに基づいて入力されたデータを変換して出力する。
【００２６】
このように、本実施例におけるメモリセルアレイ２０１においては、１アドレスに対応するデータごとにデータ反転用フラグを設けた。すなわち、ビット幅（入出力幅）にデータ反転用フラグ用のビットを１つ増やすことに相当する。例えば、１アドレス１６の入出力幅（ビット幅１６）であればフラグ用ビットを１つ追加して１７ビット幅のようになる。この場合、１入出力幅に相当するカラム本数と同じだけのデータ反転用フラグビット用のカラムが必要となる。ここで、本実施例の不揮発性半導体記憶装置は、ＮＯＲ型の不揮発性半導体記憶装置で実施可能であり、さらに、ＮＯＲ型のフラッシュメモリで実施可能である。
【００２７】
ここで、メモリセルアレイ２０１内のデータ反転用フラグセル２１３ａ以外はデータを記憶するための記憶部であるが、このデータを記憶するためのデータ記憶部は、複数本の列ビット線上に配置され、データ反転用フラグ記憶部は、データ記憶部とは別の列ビット線上に配置されるようにしてもよい。また、本実施例においては、データ反転用フラグ記憶部は、データ記憶部に係るアドレスに対して１つ設けられるようにしてある。
【００２８】
以上説明したように、本実施例に係る不揮発性半導体記憶装置によれば、メモリセルアレイへの書き込み回数を低減することにより、書き込み時間を低減することができ、さらに、消費電力を低減することができる。
【実施例２】
【００２９】
次に、本発明に係る不揮発性半導体記憶装置の第２の実施例について、図面を参照しながら詳細に説明する。
【００３０】
図６は、実施例２に係る不揮発性半導体装置の実施例を示した図であり、特に、メモリセルアレイ２０１、ロウデコーダ２０２、カラムデコーダ２０３、センスアンプ２０４の一部の詳細に示した図である。
【００３１】
本実施例においては、書き込みコマンドで受け取るアドレスとデータを１アドレス分ではなく連続した複数アドレス、例えば８アドレス分のデータを入力し、その中で”０”データ数が半数を超えているか否かでデータ反転をする／しないとしたものである。すなわち、複数のアドレスに係る複数のデータでデータ反転用フラグを共有するようにしたものである。このように、反転フラグビットを共有することでデータ反転用フラグセル２１３ｂのカラムの本数を減らすことができる。各アドレスにデータ反転用フラグを設けた場合に比べ、８アドレスまとめたデータ反転用フラグにするとデータ反転用フラグのためのカラム本数は、実施例１に比べて１／８に減少することができる。
【００３２】
この場合には、センスアンプを８アドレス分持たせてまとめてベリファイリードしても構わないが、１アドレス分だけセンスアンプを持たせ、アドレスをインクリメントして１つずつベリファイリードをするとセンスアンプの数を抑えることができる。
【００３３】
図７は、本実施例に係る不揮発性半導体記憶装置の書き込みシーケンスのフローチャートを示す図である。このフローチャートに係る動作は、実施例１と同様に、書き込みコマンドを受け、ステートマシン２０８が内部シーケンスを開始することにより行われる。特に、本実施例においては、書き込みコマンドで書き込むべき先頭アドレスとそこから所定の複数アドレス分の書き込みデータを受け付けた場合に図示のシーケンスが開始される。ステートマシン２０８は書き込みコマンドで書き込むべき先頭アドレスと書き込むべきデータ数又は最終アドレスを受け取り、これらの情報に基づいて図示のシーケンスを実行する。まず、プロテクトレジスタ２１０内に記憶されたプロテクトなど書き込み禁止状態になっているか否かに関する情報を得る（ステップＳ１２１）。書き込みを行う対象アドレスが書き込み禁止状態であればそのまま自動書き込みシーケンスを終了する。一方、書き込みを実行可能な場合は、次に、書き込みデータが”０”であるセルの数が一定数以上であるか否かを判定する（ステップＳ１２２）。本実施例においては、複数のアドレスに係るデータについて判定を行う。すなわち、複数のデータにおいて書き込みデータが”０”であるセルの数が一定数以上であるか否かを判定する。例えば、８アドレス分のデータをまとめて判定し、これら８つのデータに対して１つのデータ反転用フラグを設定する。この場合のアドレスは連続することが好ましい。その他の判定は実施例１と同様の処理をすることが出来るので、その説明は省略する。上記判定にてセルに書き込みバイアスを印加するセルの数がある一定数を超えた場合には、書き込みデータを反転する（ステップＳ１２３）。続いて、書き込みセットアップを実行する（ステップＳ１２４）。本実施例では、上述の先頭アドレスがカウンタに入力される。この書き込みセットアップの処理は、対象セルに書き込み電圧を印加するための内部電圧を生成する。具体的には、チャージポンプなどの昇圧回路（図示せず）を用いて所望の電圧を発生させる。本実施例では、更に、連続するアドレスに格納するために、アドレスカウンタを設定してそのカウンタをリセットする（ステップＳ１２４）。続いて、当該アドレスについて書き込み処理を行い（ステップＳ１２５）、当該アドレスが最終アドレスか否かを確認して（ステップＳ１２６）、最終アドレスではない場合には、アドレスをインクリメントして（ステップＳ１２７）、ステップＳ１２４に戻る。ステップＳ１２４ではインクリメントされた後のアドレスに対して書き込みセットアップを行う。２回目以降はステップＳ１２７にてインクリメントされたアドレスがセットされ当該アドレスへ所定の書き込み処理が行われる。このようにして、所定の回数書き込みを行い、最終アドレスまで書き込みを行った場合には、続いて、ベリファイセットアップを行い、更に、アドレスリセットを行う（ステップＳ１２８）。このベリファイセットアップ処理では、実施例１と同様に、所定時間バイアスを印加するとベリファイセットアップシーケンスでセルに印加する電圧をベリファイリードの電圧に制御する。そしてベリファイ処理を行い（ステップＳ１２９）、書き込みデータを決定して（ステップＳ１３０）、当該アドレスが最終アドレスか否かを判定する（ステップＳ１３１）。この判定で、最終アドレスではないと判定された場合には、アドレスをインクリメントして（ステップＳ１３２）、ステップＳ１２９に戻って再びベリファイ処理を行う。このようにして最終アドレスに係る書き込みデータまでベリファイ処理を行った場合には、続いて、総てのアドレスに関して、セルに書き込まれた情報と書き込むべきデータとが一致するかどうかベリファイ判定する（ステップＳ１３３）。ベリファイをパスすればシーケンスを終了するが、判定により失敗（フェイル）の場合は、ステップＳ１２４に戻って、再度書き込み処理を行う。
【００３４】
このように、本実施例においては、同時に印加可能なセル数に応じて書き込みを分割するようにした。例えば１６ビットの入出力幅で同時書き込み制限が４ビットならば入出力幅の選択を４回に分けて書き込み電圧をセルに印加する。所定時間書き込みバイアスを印加するとアドレスをインクリメントして次のアドレスのセルを選択し書き込みを行う。これを書き込みコマンド入力時に入力されたアドレス分だけ繰り返すようにしてある。そして、所定の複数アドレス分の書き込みが終了すると、内部アドレスを先頭アドレスにリセットすると共に内部電圧をベリファイレベルに制御する（ベリファイセットアップ）。そして書き込みを実行した各アドレスについてベリファイリードを実行し（ベリファイ）、次の書き込みデータを決定する。ベリファイがパスしていればそのアドレスについてはすべての入出力幅に係るデータについて次の書き込みデータが”１”になっている。このベリファイリードとデータ決定のシーケンスを書き込み全アドレスについて繰り返す。そして全アドレスにおいてベリファイをパスしているかどうかの判定をし、次の書き込みデータが全アドレス及び全入力幅に渡って”１”であればベリファイパスとしてシーケンスを終了する。どこかに”０”が残っていれば再度書き込み及びベリファイシーケンスを繰り返す。
【００３５】
以上説明したように、本実施例に係る不揮発性半導体記憶装置によれば、メモリセルアレイへの書き込み回数を低減することにより、書き込み時間を低減することができ、さらに、消費電力を低減することができる。更に、本実施例においては、データ反転用フラグセルを共用することでメモリセルアレイの使用量を低減することができる。
【図面の簡単な説明】
【００３６】
【図１】本発明に係る不揮発性半導体記憶装置の第１の実施例を示すブロック図である。
【図２】実施例１に係るメモリセルアレイ２０１、ロウデコーダ２０２、カラムデコーダ２０３、センスアンプ２０４、及び、データ制御回路２０５の一部の詳細に示した図である。
【図３】実施例１に係る不揮発性半導体記憶装置の書き込みシーケンスのフローチャートを示す図である。
【図４】入出力幅が４の場合のデータ変換テーブルを示す図表である。
【図５】実施例１に係るメモリセルアレイ２０１、ロウデコーダ２０２、カラムデコーダ２０３、センスアンプ２０４の一部の詳細に示した図である。
【図６】実施例２に係る不揮発性半導体装置の実施例を示した図であり、特に、メモリセルアレイ２０１、ロウデコーダ２０２、カラムデコーダ２０３、センスアンプ２０４の一部の詳細に示した図である。
【図７】本実施例に係る不揮発性半導体記憶装置の書き込みシーケンスのフローチャートである。
【図８】従来の不揮発性半導体記憶装置における書き込み時の動作を示すフローチャートである。
【図９】ホットエレクトロン書き込みのセルへのバイアス条件を説明するための図である。
【符号の説明】
【００３７】
２０１  メモリセルアレイ
２０２  ロウデコーダ
２０３  カラムデコーダ
２０３ａ  カラムゲートドライバ
２０３ｂ  カラムゲート
２０４  センスアンプ
２０５  データ制御回路
２０６  アドレス制御回路
２０７  コマンドインターフェース
２０８  ステートマシン
２０９  タイマ
２１０  プロテクトレジスタ
２１１  内部電源制御回路
２１２  書き込み電圧転送トランジスタ
２１３ａ，２１３ｂ  データ反転用フラグセル
２１４  反転フラグ用センスアンプ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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