(57)【要約】【課題】カップリングノイズに起因する誤読み出しが発生し難く且つ動作速度が速いマルチポート半導体メモリを提供する。【解決手段】Ａポート用ビット線対ＢＬＡ，／ＢＬＡからメモリセル１１０−１〜１１０−ｎにデータを書き込むとき、ｎＭＯＳトランジスタ１６１，１６２がオンする。ビット線対ＢＬＡ，／ＢＬＡのうち、ハイレベル側の電位は電源電位ＶＤＤとほぼ一致するので、ローレベル側の電位のみがプルアップされる。したがって、隣接するビット線（ＢＬＡ，ＢＬＢまたは／ＢＬＡ，／ＢＬＢ）の一方がハイレベルで他方がローレベルになったときの電位差がこのプルアップによって小さくなり、これによりカップリングノイズの発生時間が短くなる。カップリングノイズが発生しているときはデータ読み出しができないが、本発明では、当該発生時間が短くなるので、実質的な動作速度が速くなる。【選択図】図１ 
2005092954.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルを含むメモリセル列と、
前記メモリセル列内の前記メモリセルに対する相補データの書き込み／読み出しを行う第１ビット線対と、
前記メモリセル列内の前記メモリセルに対する相補データの書き込み／読み出しを行う第２ビット線対と、
前記第１のビット線対にアクセスされる前記メモリセルを前記メモリセル列から選択するために前記メモリセル毎に設けられた複数の第１ワード線と、
前記第２のビット線対にアクセスされる前記メモリセルを前記メモリセル列から選択するために前記メモリセル毎に設けられた複数の第２ワード線と、
選択された前記メモリセルに前記第１ビット線対からデータを書き込むときに、当該第１ビット線対のローレベル側をプルアップする第１プルアップ回路と、
を備えることを特徴とするマルチポート半導体メモリ。
【請求項２】
プルアップ後の前記第１ビット線対におけるローレベルが前記メモリセルにローレベルとして書き込まれるように、該メモリセルの低電源電位を調整する第１調整回路をさらに備えることを特徴とする請求項１に記載のマルチポート半導体メモリ。
【請求項３】
選択された前記メモリセルに前記第２ビット線対からデータを書き込むときに、当該第２ビット線対のローレベル側をプルアップする第２プルアップ回路をさらに備えることを特徴とする請求項１または２に記載のマルチポート半導体メモリ。
【請求項４】
プルアップ後の前記第２ビット線対におけるローレベルが前記メモリセルにローレベルとして書き込まれるように、該メモリセルの低電源電位を調整する第２調整回路をさらに備えることを特徴とする請求項３に記載のマルチポート半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マルチポート半導体メモリ、すなわち複数の入出力ポートを備える半導体メモリに関する。
【背景技術】
【０００２】
マルチポート半導体メモリは、例えば、マイクロプロセッサのレジスタファイルや、グラフィックス用画像メモリ等として、使用されている。マルチポート半導体メモリの複数のポートは、それぞれ独立して、データの書き込み或いは読み出しを行うことができる。すなわち、各入出力ポートのデータ入出力は、並行して行われる。このため、データ入出力の待ち時間が低減されるので、プロセッサ全体としての処理能力が向上する。例えば、２ポート半導体メモリを用いたマイクロプロセッサでは、１サイクルで２個のデータをロードすることができる。
【０００３】
マルチポート半導体メモリに関する文献としては、例えば、下記特許文献１、２、３が知られている。
【０００４】
一般的な２ポート半導体メモリでは、１個のメモリセルに２組のビット線対が接続される。例えば、特許文献２の図３に記載された２ポート半導体メモリでは、１個のメモリセル１１に、ビット線対ＷＢＬ，ＷＢＬ／とビット線対ＲＢＬ，ＲＢＬ／とが接続されている。
【０００５】
このような構成のメモリでは、隣接するビット線どうしのカップリングキャパシタンスが発生する。例えば、特許文献２の図３に記載された２ポート半導体メモリでは、ビット線ＷＢＬ，ＲＢＬ間にカップリングキャパシタンスが発生し、さらに、ビット線ＷＢＬ／，ＲＢＬ／間にカップリングキャパシタンスが発生する。これらのカップリングキャパシタンスは、カップリングノイズが発生する原因になる。例えば、ビット線ＷＢＬがハイレベルのときにビット線ＲＢＬがハイレベルからローレベルに変化すると、ビット線ＷＢＬの電位が一時的に低下する。カップリングノイズが発生しているときにビット線ＷＢＬの電位を読み出すと、読み出しデータの値を誤ることになる。
【０００６】
カップリングノイズは、発生から一定時間経過した後に、消滅する。したがって、一方のビット線対の電位が変化してから所定時間経過するまでは他方のビット線対の電位を読み出さないこととすれば、誤読み出しを防止することができる。すなわち、読み出しタイミングを書き込みタイミングからずらすことにより、カップリングノイズの影響を無くすことができる。
【０００７】
ここで、カップリングキャパシタンスが小さい場合は、カップリングノイズの発生時間が短いので、読み出し／書き込みを短時間ずらすだけで誤読み出しを防止することができる。一方、カップリングキャパシタンスが大きい場合は、カップリングノイズの発生時間が長くなり、したがって、２ポート半導体メモリの読み出し時間が実質的に長くなってしまう。今日では、集積回路の微細化に伴なってビット線間の距離は短くなる傾向にあり、さらには、メモリ容量の増大によりビット線長は長くなる傾向になる。これらは、いずれも、カップリングキャパシタンスが増大する要因すなわちキャップリングノイズの発生時間が長くなる要因となる。このため、メモリの微細化および大容量化が進むほど、読み出し時間が実質的に長くなってしまう。
【特許文献１】特開平７−２３０６９２号公報
【特許文献２】特開平９−７３７３号公報
【特許文献３】特開平１１−２６１０１７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の課題は、カップリングノイズに起因する誤読み出しが発生し難く且つ実質的な動作速度が速いマルチポート半導体メモリを提供する点にある。
【課題を解決するための手段】
【０００９】
本発明に係るマルチポート半導体メモリは、複数のメモリセルを含むメモリセル列と、メモリセル列内のメモリセルに対する相補データの書き込み／読み出しを行う第１ビット線対と、メモリセル列内のメモリセルに対する相補データの書き込み／読み出しを行う第２ビット線対と、第１のビット線対にアクセスされるメモリセルをメモリセル列から選択するためにメモリセル毎に設けられた複数の第１ワード線と、第２のビット線対にアクセスされるメモリセルをメモリセル列から選択するためにメモリセル毎に設けられた複数の第２ワード線と、選択されたメモリセルに第１ビット線対からデータを書き込むときに当該第１ビット線対のローレベル側をプルアップする第１プルアップ回路とを備える。
【発明の効果】
【００１０】
本発明のマルチポート半導体メモリは、メモリセルの書き込むデータのローレベルをプルアップすることができる。したがって、ローレベルのビット線とハイレベルのビット線との電位差が小さくなるので、カップリングノイズが抑制される。このようにして、本発明によれば、誤読み出しが発生し難く且つ実質的な動作速度が速いマルチポート半導体メモリを提供することができる。
【発明を実施するための最良の形態】
【００１１】
以下、この発明の実施の形態について、図面を用いて説明する。なお、図中、各構成成分の大きさ、形状および配置関係は、この発明が理解できる程度に概略的に示してあるにすぎず、また、以下に説明する数値的条件は単なる例示にすぎない。
【００１２】
第１の実施形態
図１は、本発明の第１の実施形態に係るマルチポート半導体メモリの構成を概略的に示す回路図である。
【００１３】
図１に示したように、本実施形態のマルチポート半導体メモリ１００は、メモリセル１１０−１〜１１０−ｎ、Ａポート用書込ドライバ１２０Ａ、Ｂポート用書込ドライバ１２０Ｂ、Ａポート用センスアンプ１３０Ａ、Ｂポート用センスアンプ１３０Ｂ、Ａポート用デコーダ１４０Ａ、Ｂポート用デコーダ１４０Ｂ、ＮＡＮＤゲート１５０−１〜１５０−ｎ、プルアップ用トランジスタ１６１，１６２、Ａポート用ビット線対ＢＬＡ，／ＢＬＡ、Ｂポート用ビット線対ＢＬＢ，／ＢＬＢ、Ａポート用ワード線ＷＬＡ１〜ＷＬＡｎおよびＢポート用ワード線ＷＬＢ１〜ＷＬＢｎを備えている。
【００１４】
メモリセル１１０−１は、ｐＭＯＳトランジスタ１１１，１１２と、ｎＭＯＳトランジスタ１１３〜１１９を備えている。
【００１５】
ＭＯＳトランジスタ１１１〜１１４は、データを記憶するためのフリップフロップを構成している。ｐＭＯＳトランジスタ１１１は、ソースで電源ラインＶＤＤに接続され、ドレインでノードＮ１に接続され且つゲートでノードＮ２に接続されている。ｐＭＯＳトランジスタ１１２は、ソースで電源ラインＶＤＤに接続され、ドレインでノードＮ２に接続され且つゲートでノードＮ１に接続されている。ｎＭＯＳトランジスタ１１３は、ソースでｎＭＯＳトランジスタ１１９のドレインに接続され、ドレインでノードＮ１に接続され且つゲートでノードＮ２に接続されている。ｎＭＯＳトランジスタ１１４は、ソースでｎＭＯＳトランジスタ１１９のドレインに接続され、ドレインでノードＮ２に接続され、且つ、ゲートでノードＮ１に接続されている。
【００１６】
ｎＭＯＳトランジスタ１１５〜１１８は、フリップフロップとビット線ＢＬＡ，／ＢＬＡ，ＢＬＢ，／ＢＬＢとの間のゲートである。ｎＭＯＳトランジスタ１１５は、ソースがＡポート用ビット線ＢＬＡに接続され、ドレインがノードＮ１に接続され且つゲートがＡポート用ワード線ＷＬＡ１に接続されている。ｎＭＯＳトランジスタ１１６は、ソースがＡポート用反転ビット線／ＢＬＡに接続され、ドレインがノードＮ２に接続され且つゲートがＡポート用ワード線ＷＬＡ１に接続されている。ｎＭＯＳトランジスタ１１７は、ソースがＢポート用ビット線ＢＬＢに接続され、ドレインがノードＮ１に接続され且つゲートがＢポート用ワード線ＷＬＢ１に接続されている。ｎＭＯＳトランジスタ１１８は、ソースがＢポート用反転ビット線／ＢＬＢに接続され、ドレインがノードＮ２に接続され且つゲートがＢポート用ワード線ＷＬＢ１に接続されている。
【００１７】
ｎＭＯＳトランジスタ１１９は、ｎＭＯＳトランジスタ１１７，１１８とグランドラインＧＮＤとの接続／遮断に使用される。ｎＭＯＳトランジスタ１１９は、ソースがグランドラインＧＮＤに接続され、ドレインがｎＭＯＳトランジスタ１１７，１１８のソースに接続され且つゲートがＮＡＮＤゲート１５０−１の出力端に接続されている。ｎＭＯＳトランジスタ１１９は、本発明の第１調整回路に相当する。
【００１８】
メモリセル１１０−２〜１１０−ｎの構成も、メモリセル１１０−１と同様であるので、説明を省略する。
【００１９】
Ａポート用書込ドライバ１２０Ａは、Ａポート用書込イネーブル信号ＷＥＡと、Ａポート用入力データＤＩＮＡとを、外部から入力する。Ａポート用書込ドライバ１２０Ａは、書込イネーブル信号ＷＥＡがハイレベルのとき、入力データＤＩＮＡをビット線ＢＬＡに出力し且つ入力データＤＩＮＡの反転値を反転ビット線／ＢＬＡに出力する。同様に、Ｂポート用書込ドライバ１２０Ｂは、Ｂポート用書込イネーブル信号ＷＥＢおよびＢポート用入力データＤＩＮＢを、外部から入力する。そして、Ｂポート用書込ドライバ１２０Ｂは、書込イネーブル信号ＷＥＢがハイレベルのとき、入力データＤＩＮＢをビット線ＢＬＢに出力し且つ入力データＤＩＮＢの反転値を反転ビット線／ＢＬＢに出力する。
【００２０】
Ａポート用センスアンプ１３０Ａは、ビット線対ＢＬＡ，／ＢＬＡの電位を入力して、記憶値を判断する。この判断によって得られた記憶値は、Ａポート出力データＤＯＵＴＡとして、外部に出力される。同様に、Ｂポート用センスアンプ１３０Ｂは、ビット線対ＢＬＢ，／ＢＬＢの電位を入力して、記憶値を判断する。この判断によって得られた記憶値は、Ｂポート出力データＤＯＵＴＢとして、外部に出力される。
【００２１】
Ａポート用デコーダ１４０Ａは、Ａポート用のアドレスＡＤＲＡを外部から入力する。加えて、Ａポート用デコーダ１４０Ａは、Ａポート用ワード線ＷＬＡ１〜ＷＬＡｎのうち、入力されたアドレスＡＤＲＡに対応するワード線をハイレベルにし、他のワード線をローレベルにする。同様に、Ｂポート用デコーダ１４０Ｂは、Ｂポート用のアドレスＡＤＲＢを外部から入力する。Ｂポート用デコーダ１４０Ｂは、Ｂポート用ワード線ＷＬＢ１〜ＷＬＢｎのうち、入力されたアドレスＡＤＲＢに対応するワード線をハイレベルにし、他のワード線をローレベルにする。
【００２２】
ＮＡＮＤゲート１５０−１〜１５０−ｎは、対応するワード線ＷＬＡ１〜ＷＬＡｎに一方の入力端子が接続され、他方の入力端子から書込イネーブル信号ＷＥＮＡを入力する。上述のように、ＮＡＮＤゲート１５０−１〜１５０−ｎの出力端子は、ｎＭＯＳトランジスタ１１９のゲートに接続されている。
【００２３】
ｎＭＯＳトランジスタ１６１は、ソースがビット線ＢＬＡに接続され、ドレインが電源ラインＶＤＤに接続され、且つ、ゲートから書込イネーブル信号ＷＥＮＡを入力する。同様に、ｎＭＯＳトランジスタ１６２は、ソースが反転ビット線／ＢＬＡに接続され、ドレインが電源ラインＶＤＤに接続され、且つ、ゲートから書込イネーブル信号ＷＥＮＡを入力する。ｎＭＯＳトランジスタ１６１，１６２は、本発明の第１プルアップ回路に相当する。
【００２４】
なお、書き込みイネーブル信号ＷＥＡおよびＷＥＮＡは、同じ信号であってもよい。
【００２５】
次に、図１に示したマルチポート半導体メモリ１００の動作について、ポートＡによるメモリセル１１０−１への書き込みとポートＢによるメモリセル１１０−ｎからの読み出しとを同時に行う場合を例に採って説明する。
【００２６】
図２は、本実施形態に係るマルチポート半導体メモリ１００の動作を説明するための図である。図２において、縦軸は電圧であり、横軸は時間である。
【００２７】
まず、Ａポート用デコーダ１４０ＡがアドレスＡＤＲＡを入力し、同時に、Ｂポート用デコーダ１４０ＢがＡＤＲＢを入力する。上述のように、この説明では、アドレスＡＤＲＡはメモリセル１１０−１のアドレスであり、アドレスＡＤＲＢはメモリセル１１０−ｎのアドレスである。デコーダ１４０Ａは、アドレスＡＤＲＡを入力すると、Ａポート用ワード線ＷＬＡ１をハイレベルに設定する。これにより、メモリセル１１０−１内のｎＭＯＳトランジスタ１１５，１１６がオンする。デコーダ１４０Ｂは、アドレスＡＤＲＢを入力すると、Ｂポート用ワード線ＷＬＢｎをハイレベルに設定する。これにより、メモリセル１１０−ｎ内のｎＭＯＳトランジスタ１１７，１１８（図示せず）がオンする。
【００２８】
次に、外部の回路により、書込イネーブル信号ＷＥＡ，ＷＥＮＡがハイレベルに設定される。
【００２９】
上述のように、Ａポート用ワード線ＷＬＡ１はハイレベルである。このため、書込イネーブルＷＥＮＡがハイレベルになると、ＮＡＮＤゲート１５０−１の出力はローレベルになる。このため、メモリセル１１０−１内のｎＭＯＳトランジスタ１１９はオフする。したがって、メモリセル１１０−１内のｎＭＯＳトランジスタ１１３，１１４のソースはグランドラインＧＮＤから遮断される。
【００３０】
Ａポート用書込ドライバ１２０Ａは、書込イネーブル信号ＷＥＡがハイレベルになると、入力データＤＩＮＡをビット線ＢＬＡに出力し且つ入力データＤＩＮＡの反転値を反転ビット線／ＢＬＡに出力する。図２の例では、ビット線ＢＬＡにはローレベルが出力され、反転ビット線／ＢＬＡにはハイレベルが出力される。ここで、書込イネーブルＷＥＮＡがハイレベルに設定されることにより、ｎＭＯＳトランジスタ１６１，１６２がオンするので、電源ラインＶＤＤがＡポート用ビット線ＢＬＡ，／ＢＬＡに印加される。このときのローレベルは、書込ドライバ１２０Ａに設けられたＭＯＳトランジスタ（図示せず）に電流排出能力とｎＭＯＳトランジスタ１６１，１６２の電流供給能力との比で決まり、例えば０．９ボルトである。一方、ビット線対ＢＬＡ，／ＢＬＡのハイレベルは、元々ＶＤＤ（例えば３ボルト）とほぼ一致するので、プルアップされない。このようにして、ビット線ＢＬＡの電位は例えば０．９ボルトになり、反転ビット線／ＢＬＡの電位は例えば３ボルトになる。
【００３１】
メモリセル１１０−１では、ノードＮ１にローレベルが印加され、且つ、ノードＮ２にハイレベルが印加される。ノードＮ１がローレベルになるので、ｐＭＯＳトランジスタ１１２がオンし、且つ、ｎＭＯＳトランジスタ１１４はオフする。したがって、ノードＮ２はハイレベルに維持される。また、ノードＮ２がハイレベルなので、ｐＭＯＳトランジスタ１１１はオフし、且つ、ｎＭＯＳトランジスタ１１３はオンする。したがって、ノードＮ１はローレベルに維持される。このようにして、メモリセル１１０−１にデータが書き込まれる。他のメモリセル１１０−２〜１１０−ｎは、ｎＭＯＳトランジスタ１１５，１１６（図示せず）がオフしているので、データが書き込まれない。本実施形態では、ｎＭＯＳトランジスタ１１９がオフしているので、ｎＭＯＳトランジスタ１１３，１１４のソース電位は上昇する。このため、ゲート・ソース間電圧が小さくなるので、ｎＭＯＳトランジスタ１１３，１１４のオン抵抗は大きくなる。したがって、ビット線ＢＬＡの電位がプルアップされているにも拘わらず、ｎＭＯＳトランジスタ１１３，１１４は正常に動作する。
【００３２】
上述のように、Ｂポート用ワード線ＷＬＢｎがハイレベルになると、メモリセル１１０−ｎのｎＭＯＳトランジスタ１１７，１１８がオンする。これにより、メモリセル１１０−ｎのノードＮ１，Ｎ２の電位が、Ｂポート用ビット線対ＢＬＢ，／ＢＬＢに出力される。図２の例では、ビット線ＢＬＢにはハイレベルが出力され、反転ビット線／ＢＬＡにはローレベルが出力されている。ここで、Ｂポート用ビット線対ＢＬＢ，／ＢＬＢはプルアップされない。また、Ａポート用ワード線ＷＬＡｎはローレベルなので、メモリセル１１０−ｎのｎＭＯＳトランジスタ１１９はオンしている。したがって、Ｂポート用ビット線対ＢＬＢ，／ＢＬＢでは、ハイレベルは例えば３ボルトであり、ローレベルは例えば０ボルトである。Ｂポート用センスアンプ１３０Ｂは、Ｂポート用ビット線対ＢＬＢ，／ＢＬＢの電位が安定した後で、このＢポート用ビット線対ＢＬＢ，／ＢＬＢの電位を読み込む。Ｂポート用センスアンプ１３０Ｂは、読み込まれた電位に応じた電位を、読み出しデータＤＯＵＴＢとして出力される。
【００３３】
上述のように、この動作例では、Ａポート用ビット線ＢＬＡはローレベルであり且つＢポート用ビット線ＢＬＢはハイレベルである（図２参照）。Ｂポート用ビット線ＢＬＢがハイレベルのときにＡポート用ビット線ＢＬＡの電位がローレベルに引き下げられると、ビット線ＢＬＡ，ＢＬＢ間のカップリング容量に起因して、カップリングノイズが発生する。しかしながら、本実施形態のマルチポート半導体メモリ１００は、以下のような理由により、カップリングノイズの発生がセンスアンプ１３０Ｂの読み出しタイミングに与える影響が小さい。
【００３４】
図３は、比較のためのマルチポート半導体メモリ３００の構成を示す回路図である。図３において、図１と同じ符号を付した構成要素は、それぞれ図１と同じものを示している。すなわち、図３の比較例は、プルアップ用ｎＭＯＳトランジスタ１６１，１６２と、フリップフロップを浮遊させるための回路１１９，１５０−１〜１５０−ｎとを備えていない点で、本実施形態のマルチポート半導体メモリ１００と異なる。
【００３５】
比較用のマルチポート半導体メモリ３００では、Ａポート用ビット線対ＢＬＡ，／ＢＬは、プルアップされない。このため、Ａポート用ビット線対ＢＬＢ，／ＢＬＢのローレベルは、Ｂポート用ビット線対ＢＬＢ，／ＢＬＢと同じであり、例えば０ボルトである。したがって、Ａポート用ビット線ＢＬＡはローレベルであり且つＢポート用ビット線ＢＬＢはハイレベルである場合、ビット線ＢＬＡ，ＢＬＢの電位差は、例えば３ボルトである。このため、Ｂポート用ビット線ＢＬＢがハイレベルのときにＡポート用ビット線ＢＬＡの電位がローレベルに引き下げられると、ビット線ＢＬＢに大きいカップリングノイズが発生する。カップリングノイズが発生すると、ハイレベルとローレベルの電位差が設計値よりも小さくなる。したがって、カップリングノイズが発生しているときにＢポート用センスアンプ１３０Ｂがビット線対ＢＬＢ，／ＢＬＢの電位を読み込むと、誤読み出しが発生し易い。このため、カップリングノイズが消滅するまで、Ｂポート用センスアンプ１３０Ｂの読み出しタイミングを遅らせる必要がある。図２において、比較例（すなわちマルチポート半導体メモリ３００）の読み出しタイミングは、符号Ｔ１で示されている。
【００３６】
これに対して、本実施形態のマルチポート半導体メモリ１００では、Ａポート用ビット線対ＢＬＡ，／ＢＬＡが、プルアップされる。このため、Ａポート用ビット線対ＢＬＢ，／ＢＬＢのローレベルは、例えば０．９ボルトである。したがって、Ａポート用ビット線ＢＬＡはローレベルであり且つＢポート用ビット線ＢＬＢはハイレベルである場合、ビット線ＢＬＡ，ＢＬＢの電位差は、例えば２．１ボルトとなり、比較例３００よりも小さい。このため、Ｂポート用ビット線ＢＬＢがハイレベルのときにＡポート用ビット線ＢＬＡの電位がローレベルに引き下げられたときのカップリングノイズは、比較例３００よりも小さくなる。したがって、カップリングノイズが発生している時間も、比較例３００の場合よりも短くなる。このため、Ｂポート用センスアンプ１３０Ｂの読み出しタイミングを、比較例３００の場合よりも早くすることができる。図２において、本実施形態に係るマルチポート半導体メモリ３００の読み出しタイミングは、符号Ｔ０で示されている。本実施形態の半導体メモリ１００では、Ａポート用ビット線対ＢＬＡ，／ＢＬＡはプルアップするものの、Ｂポート用ビット線対ＢＬＢ，／ＢＬＢはプルアップしない。このため、Ｂポート用ビット線対ＢＬＢ，／ＢＬＢにおいて、ローレベルは、比較例３００と同様、例えば０ボルトである。したがって、ビット線対ＢＬＢ，／ＢＬＢの電位差は十分に大きいので、センスアンプ１３０Ｂの読み取り精度を損なうことはない。
【００３７】
以上説明したように、本実施形態によれば、Ａポートからの書き込みとＢポートへの読み出しとを同時に行う場合に、読み出しデータの信頼性を損なうことなく、マルチポート半導体メモリ１００の動作を高速化することができる。
【００３８】
第２の実施形態
次に、本発明の第２の実施形態について、図４を用いて説明する。図４において、図１と同じ符号を付した構成要素は、図１と同じものを示している。
【００３９】
図４に示したように、本実施形態のマルチポート半導体メモリ４００では、メモリセル１１０−１〜１１０−ｎ内に、ｎＭＯＳトランジスタ４０１が設けられている。ｎＭＯＳトランジスタ４０１は、ソースがグランドラインＧＮＤに接続され、且つ、ドレインがｎＭＯＳトランジスタ１１９のソースに接続されている。ｎＭＯＳトランジスタ４０１は、本発明の第２調整回路に相当する。
【００４０】
また、マルチポート半導体メモリ４００は、ＮＡＮＤゲート４１０−１〜４１０−ｎを備えている。は、ＮＡＮＤゲート４１０−１〜４１０−ｎは、対応するＢポート用ワード線ＷＬＢ１〜ＷＬＢｎに一方の入力端子が接続され、他方の入力端子から書込イネーブル信号ＷＥＮＢを入力する。ＮＡＮＤゲート４１０−１〜４１０−ｎの出力端子は、ｎＭＯＳトランジスタ４０１のゲートに接続されている。
【００４１】
加えて、マルチポート半導体メモリ４００は、Ｂポート用ビット線対ＢＬＢ，／ＢＬＢをプルアップするためのｎＭＯＳトランジスタ４２１，４２２を備えている。ｎＭＯＳトランジスタ４２１は、ソースがビット線ＢＬＢに接続され、ドレインが電源ラインＶＤＤに接続され、且つ、ゲートから書込イネーブル信号ＷＥＮＢを入力する。同様に、プルアップ用ｎＭＯＳトランジスタ４２２は、ソースが反転ビット線／ＢＬＢに接続され、ドレインが電源ラインＶＤＤに接続され、且つ、ゲートから書込イネーブル信号ＷＥＮＢを入力する。ｎＭＯＳトランジスタ４２１，４２２は、本発明の第２プルアップ回路に相当する。
【００４２】
なお、書き込みイネーブル信号ＷＥＢおよびＷＥＮＢは、同じ信号であってもよい。
【００４３】
次に、図４に示したマルチポート半導体メモリ４００の動作について、ポートＢによるメモリセル１１０−１への書き込みとポートＡによるメモリセル１１０−ｎからの読み出しとを同時に行う場合を例に採って説明する。
【００４４】
まず、Ａポート用デコーダ１４０ＡがアドレスＡＤＲＡを入力し、同時に、Ｂポート用デコーダ１４０ＢがＡＤＲＢを入力する。上述のように、この説明では、アドレスＡＤＲＡはメモリセル１１０−ｎのアドレスであり、アドレスＡＤＲＢはメモリセル１１０−１のアドレスである。デコーダ１４０Ａは、アドレスＡＤＲＡを入力すると、Ａポート用ワード線ＷＬＡｎをハイレベルに設定する。これにより、メモリセル１１０−ｎ内のｎＭＯＳトランジスタ１１５，１１６（図示せず）がオンする。デコーダ１４０Ｂは、アドレスＡＤＲＢを入力すると、Ｂポート用ワード線ＷＬＢ１をハイレベルに設定する。これにより、メモリセル１１０−１内のｎＭＯＳトランジスタ１１７，１１８がオンする。
【００４５】
次に、外部の回路により、書込イネーブル信号ＷＥＢ，ＷＥＮＢがハイレベルに設定される。
【００４６】
上述のように、Ｂポート用ワード線ＷＬＢ１はハイレベルである。このため、書込イネーブルＷＥＮＢがハイレベルになると、ＮＡＮＤゲート４１０−１の出力はローレベルになる。このため、メモリセル１１０−１内のｎＭＯＳトランジスタ４０１はオフする。したがって、メモリセル１１０−１内のｎＭＯＳトランジスタ１１３，１１４のソースはグランドラインＧＮＤから遮断される。
【００４７】
Ｂポート用書込ドライバ１２０Ｂは、書込イネーブル信号ＷＥＢがハイレベルになると、入力データＤＩＮＢをビット線ＢＬＢに出力し且つ入力データＤＩＮＢの反転値を反転ビット線／ＢＬＢに出力する。ここでは、ビット線ＢＬＢにはローレベルが出力され、反転ビット線／ＢＬＢにはハイレベルが出力されるものとする。第１の実施形態と同様、書込イネーブル信号ＷＥＮＢがハイレベルに設定されることにより、ｎＭＯＳトランジスタ４２１，４２２がオンする。これにより、Ｂポート用ビット線対ＢＬＢ，／ＢＬＢがプルアップされ、例えば０．９ボルトになる。
【００４８】
メモリセル１１０−１では、ノードＮ１にローレベルが印加され、且つ、ノードＮ２にハイレベルが印加される。そして、第１の実施形態と同様にして、メモリセル１１０−１のフリップフロップ内にデータが書き込まれる。他のメモリセル１１０−２〜１１０−ｎは、ｎＭＯＳトランジスタ１１７，１１８がオフしているので、データが書き込まれない。本実施形態では、ｎＭＯＳトランジスタ４０１がオフしているので、ｎＭＯＳトランジスタ１１３，１１４のソース電位は上昇する。このため、ゲート・ソース間電圧が小さくなるので、ｎＭＯＳトランジスタ１１３，１１４のオン抵抗は大きくなる。したがって、ビット線ＢＬＢの電位がプルアップされているにも拘わらず、ｎＭＯＳトランジスタ１１３，１１４は正常に動作する。
【００４９】
上述のように、Ａポート用ワード線ＷＬＡｎもハイレベルになり、したがって、メモリセル１１０−ｎのｎＭＯＳトランジスタ１１５，１１６がオンする。これにより、メモリセル１１０−ｎのノードＮ１，Ｎ２の電位が、Ａポート用ビット線対ＢＬＡ，／ＢＬＡに出力される。この説明では、ビット線ＢＬＡにはハイレベルが出力され、反転ビット線／ＢＬＡにはローレベルが出力されるものとする。この場合、ビット線ＢＬＡ，ＢＬＢ間に、カップリングノイズが発生する。しかし、第１の実施形態と同様、ローレベルは例えば０．９ボルトなので、カップリングノイズの発生時間は比較例３００（図３参照）よりも短い。Ａポート用センスアンプ１３０Ａは、Ａポート用ビット線対ＢＬＡ，／ＢＬＡの電位が安定した後で、このＡポート用ビット線対ＢＬＡ，／ＢＬＡの電位を読み込む。Ａポート用センスアンプ１３０Ａは、読み込まれた電位に応じた電位を、読み出しデータＤＯＵＴＡとして出力する。
【００５０】
このように、本実施形態では、Ｂポート用ビット線対ＢＬＢ，／ＢＬＢをプルアップすることができる。したがって、ポートＢによるメモリセル１１０−１への書き込みとポートＡによるメモリセル１１０−ｎからの読み出しとを同時に行う場合にも、読み出しデータの信頼性を損なうことなく、動作速度を向上させることができる。
【００５１】
なお、Ａポートからの書き込みとＢポートへの読み出しとを同時に行う場合の動作は、第１の実施形態と同様であるので、説明を省略する。
【００５２】
このように、本実施形態のマルチポート半導体メモリ４００によれば、書き込み／読み出しを行うポートの選択に拘わらず、読み出しデータの信頼性向上と動作の高速化を達成することができる。
【産業上の利用可能性】
【００５３】
以上説明した各実施例では、入出力ポートの数を２個としたが、３個以上の入出力ポートを有するマルチポート半導体メモリも本発明に含まれる。
【図面の簡単な説明】
【００５４】
【図１】第１の実施形態に係るマルチポート半導体メモリの構成を概略的に示す回路図である。
【図２】第１の実施形態に係るマルチポート半導体メモリの動作を説明するための図である。
【図３】比較用マルチポート半導体メモリの構成を概略的に示す回路図である。
【図４】第２の実施形態に係るマルチポート半導体メモリの構成を概略的に示す回路図である。
【符号の説明】
【００５５】
１００  マルチポート半導体メモリ
１１０−１〜１１０−ｎ  メモリセル
１２０Ａ  Ａポート用書込ドライバ
１２０Ｂ  Ｂポート用書込ドライバ
１３０Ａ  Ａポート用センスアンプ
１３０Ｂ  Ｂポート用センスアンプ
１４０Ａ  Ａポート用デコーダ
１４０Ｂ  Ｂポート用デコーダ
１５０−１〜１５０−ｎ  Ａポート用ＮＡＮＤゲート
１１１，１１２  ｐＭＯＳトランジスタ
１１３〜１１９，１６１，１６２，４０１，４２１，４２２  ｎＭＯＳトランジスタ
４１０−１〜４１０−ｎ  Ｂポート用ＮＡＮＤゲート
【図１】
2005092954.tif 000003
【図２】
2005092954.tif 000004
【図３】
2005092954.tif 000005
【図４】
2005092954.tif 000006