(57)【要約】【課題】本発明は、フラットディスプレイ装置に関し、例えば絶縁基板上に駆動回路を一体に形成した液晶表示装置に適用して、従来に比して構成を簡略化し、さらには消費電力を少なくすることができるようにする。【解決手段】本発明は、階調データＤ１１を複数系統に振り分ける際のサンプリングに対応するタイミングで、各系統の階調データＤｏｄ、Ｄｅｖを対応する水平駆動回路２３Ｏ、２３Ｅでサンプリングする。【選択図】        図１
2005017988.tif 000002
【特許請求の範囲】
【請求項１】
各画素の明るさを示す階調データを順次入力し、所定の表示部に前記階調データによる画像を表示するフラットディスプレイ装置において、
前記階調データを順次循環的にサンプリングし、前記階調データを複数系統の階調データに変換するシリアルパラレル変換回路と、
前記各系統の階調データに対応して複数設けられ、前記表示部の対応する列の画素について、対応する前記系統の階調データに応じて階調を設定する水平駆動回路とを備え、
前記水平駆動回路は、
前記対応する系統の階調データを順次サンプリングし、前記対応する系統の階調データを対応する列に振り分ける複数のサンプリング回路と、
前記サンプリング回路のサンプリング結果により前記列への出力信号レベルを設定するディジタルアナログ変換回路とを有し、
前記シリアルパラレル変換回路は、
前記順次循環的なサンプリングに対応するタイミングにより前記複数系統の階調データをそれぞれ対応する前記水平駆動回路に出力し、
前記各系統の水平駆動回路は、
それぞれ前記シリアルパラレル変換回路における順次循環的なサンプリングに対応するタイミングにより、前記複数のサンプリング回路で、前記対応する系統の階調データをサンプリングする
ことを特徴とするフラットディスプレイ装置。
【請求項２】
前記シリアルパラレル変換回路、前記複数系統の水平駆動回路、前記シリアルパラレル変換回路及び前記複数系統の水平駆動回路に動作基準のタイミング信号を出力するタイミングジェネレータが、前記表示部の絶縁基板上に形成された
ことを特徴とする請求項１に記載のフラットディスプレイ装置。
【請求項３】
前記複数系統が、前記表示部における奇数列と偶数列とに対応する系統であり、
前記各系統の水平駆動回路が、前記表示部の上下にそれぞれ配置された
ことを特徴とする請求項１に記載のフラットディスプレイ装置。
【請求項４】
前記シリアルパラレル変換回路は、
前記階調データの振幅を拡大して順次循環的にサンプリングして複数系統のデータに変換するデータ変換回路と、
前記データ変換回路による複数系統のデータのそれぞれについて、振幅を抑圧して前記複数系統の階調データを出力するレベルシフト回路とを有する
ことを特徴とする請求項１に記載のフラットディスプレイ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、フラットディスプレイ装置に関し、例えば絶縁基板上に駆動回路を一体に形成した液晶表示装置に適用することができる。本発明は、階調データを複数系統に振り分ける際のサンプリングに対応するタイミングで、各系統の階調データを対応する水平駆動回路でサンプリングすることにより、従来に比して構成を簡略化し、さらには消費電力を少なくすることができるようにする。
【０００２】
【従来の技術】
近年、例えばＰＤＡ（Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔｓ  ）、携帯電話等の携帯端末装置に適用されるフラットディスプレイ装置である液晶表示装置においては、液晶表示パネルを構成する絶縁基板であるガラス基板上に、液晶表示パネルの駆動回路を一体に形成することにより、いわゆる狭額縁化を図り、構成を簡略化し、消費電力を低減するようになされている。
【０００３】
このような液晶表示装置においては、例えば奇数列の画素と偶数列の画素とをそれぞれ奇数列用及び偶数列用の水平駆動回路で駆動し、これら奇数列用及び偶数列用の水平駆動回路をそれぞれ液晶表示パネルの上下に配置することにより、表示部における配線パターンを効率良くレイアウトして高精細に画素を配置するようになされている。
【０００４】
すなわち図８は、この種の液晶表示装置を示す平面図である。この液晶表示装置１は、液晶セル、この液晶セルのスイッチイング素子であるポリシリコンＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ：薄膜トランジスタ）、保持容量とにより各画素が形成され、この各画素をマトリックス状に配置して矩形形状による表示部２が形成される。液晶表示装置１は、この表示部２の対向する上下の辺に沿って、それぞれ奇数列用及び偶数列用の水平駆動回路３Ｏ、３Ｅが形成され、残る縦方向に延長する２辺のうちの１辺に沿って垂直駆動回路５が形成される。液晶表示装置１は、シリアルパラレル変換回路（ＳＰ変換回路）６を介してそれぞれ奇数列用及び偶数列用の階調データＤｏｄｄ、Ｄｅｖｅｎが例えばラスタ走査順に入力される。なおここで階調データは、表示部２における各画素の明るさを示すデータである。
【０００５】
この液晶表示装置１において、タイミングジェネレータ７は、この液晶表示装置１の動作に必要な動作基準の各種タイミング信号を生成して出力する。この処理において、タイミングジェネレータ７は、図９に示すように、この液晶表示装置１に供給されるシリアルデータによる階調データＤ１に同期したマスタクロックＭＣＫを上位のクロックジェネレータより入力し（図９（Ａ）及び（Ｂ））、このマスタクロックＭＣＫを分周、位相調整して画像データＤ１のサンプリングクロックｓｃｋ（図９（Ｃ））を生成する。またこのサンプリングクロックｓｃｋの位相を補正し、このサンプリングクロックｓｃｋを基準にしてサンプリングしたデータについて、このサンプリングしたデータの位相を補正するタイミング補正用のクロックｄｃｋ（図９（Ｆ））を生成する。またこのサンプリングクロックｓｃｋを分周し、奇数列用及び偶数列用の階調データＤｏｄｄ、Ｄｅｖｅｎについて、水平駆動回路３Ｏ、３Ｅにおけるサンプリング用のサンプリングクロックＨＣＫ（図９（Ｉ））を生成する。
【０００６】
シリアルパラレル変換回路６は、図１０に示すように、階調データＤ１をそれぞれ奇数列用及び偶数列用のサンプリングラッチ８Ｏ、８Ｅに入力し、偶数列用のサンプリングラッチ８Ｅにおいては、サンプリングクロックｓｃｋにより階調データＤ１をサンプリングして出力するのに対し（図９（Ｂ）、（Ｃ）及び（Ｅ））、奇数列用のサンプリングラッチ８Ｏにおいては、インバータ９を介してサンプリングクロックｓｃｋを入力することにより、このサンプリングクロックｓｃｋの反転信号により階調データＤ１をサンプリングして出力する（図９（Ｂ）、（Ｃ）及び（Ｄ））。これによりシリアルパラレル変換回路６は、順次入力される階調データＤ１を順次循環的にサンプリングして複数系統の階調データに変換するようになされ、この液晶表示装置１は、この複数系統が奇数列用及び偶数列用の２系統に設定されるようになされている。
【０００７】
位相調整回路１０Ｏ及び１０Ｅは、それぞれサンプリングラッチ８Ｏ及び８Ｅの出力データＤｏｄ及びＤｅｖをタイミング補正用のクロックｄｃｋによりラッチし、これによりこれら奇数列用及び偶数列用の階調データＤｏｄ及びＤｅｖのタイミングを補正する。これによりシリアルパラレル変換回路６は、タイミングの一致してなる奇数列用及び偶数列用による２系統の階調データＤｏｄｄ及びＤｅｖｅｎを位相調整回路１０Ｏ及び１０Ｅから出力する（図９（Ｇ）及び（Ｈ））。データ出力回路１１Ｏ及び１１Ｅは、バッファ回路により構成され、これら奇数列用及び偶数列用の階調データＤｏｄｄ及びＤｅｖｅｎをそれぞれ対応する奇数列用及び偶数列用の水平駆動回路３Ｏ及び３Ｅに出力する。
【０００８】
これらにより奇数列用及び偶数列用の水平駆動回路３Ｏ及び３Ｅにおいては、それぞれ奇数列用及び偶数列用の階調データＤｏｄｄ及びＤｅｖｅｎが同期して入力され、この階調データＤｏｄｄ及びＤｅｖｅｎに基づいて、それぞれ奇数列及び偶数列の画素について、階調を設定する。すなわち水平駆動回路３Ｏ及び３Ｅにおいて、それぞれサンプリングラッチ１２Ｏ及び１２Ｅは、サンプリングクロックＨＣＫを基準にして、奇数列及び偶数列の列数による複数のラッチによりこの画像データを順次循環的にラッチする（図９（Ｇ）、（Ｈ）及び（Ｉ））。これにより水平駆動回路３Ｏ、３Ｅは、それぞれラスタ走査順で入力される階調データＤｏｄｄ及びＤｅｖｅｎをライン単位で区切ってサンプリングラッチ１２Ｏ、１２Ｅに一時保持する。
【０００９】
続く第２ラッチ１３Ｏ、１３Ｅは、それぞれサンプリングラッチ１２Ｏ、１２Ｅを構成する各ラッチのラッチ結果を水平走査の周期で同時並列的にラッチし、これによりこのようにしてライン単位による階調データＤ１、Ｄ２をライン単位でまとめて続くディジタルアナログ変換回路（ＤＡＣ：Ｄｉｇｉｔａｌ  ｔｏ  Ａｎａｌｏｇ  Ｃｏｎｖｅｒｔｅｒ  ）１４Ｏ、１４Ｅに出力する。ディジタルアナログ変換回路１４Ｏ、１４Ｅは、それぞれ第２ラッチ１３Ｏ、１３Ｅから出力される複数系統の階調データＤ１、Ｄ２をディジタルアナログ変換処理して出力することにより、これら各階調データＤ１、Ｄ２に対応する各画素の駆動信号を生成して出力する。これにより水平駆動回路３Ｏ及び３Ｅは、サンプリングラッチ１２Ｏ、１２Ｅによるサンプリング結果により対応する列への出力信号レベルを設定するようになされている。
【００１０】
水平駆動回路３Ｏ、３Ｅは、このようにして形成される複数系統の駆動信号が表示部２の信号線（列線）に供給され、これにより各信号線においては、それぞれ奇数列及び偶数列について、縦方向に連続する画素の階調データＤｏｄｄ、Ｄｅｖｅｎに対応する駆動電圧に、順次循環的に設定されるようになされている。
【００１１】
垂直駆動回路５においては（図８）、この信号線における駆動電圧の設定に対応して、表示部２のゲート線（行線）を順次選択して対応する画素のＴＦＴをオン状態に設定する。これにより液晶表示装置１においては、階調データＤ１による所望の画像を表示し得るようになされている。
【００１２】
しかして液晶表示装置１においては、このように水平駆動回路３Ｏ、３Ｅのサンプリングラッチ１２で順次入力される階調データＤｏｄｄ及びＤｅｖｅｎを順次サンプリングしてライン単位でまとめ、第２ラッチ１３Ｏ、１３Ｅに転送することにより、このサンプリングラッチ１２におけるラッチの順序にあっては、この液晶表示装置１に入力される画像データＤ１の配列に対応して種々に設定することができ、例えば特開平１０−１７３７１号公報、特開平１０−１７７３６８号公報等においては、これらの設定に係る種々の工夫が提案されるようになされている。
【００１３】
【特許文献１】
特開平１０−１７３７１号公報
【特許文献２】
特開平１０−１７７３６８号公報
【００１４】
【発明が解決しようとする課題】
ところでこの種の液晶表示装置においては、駆動回路の構成を簡略化し、さらには消費電力を少なくすることが求められる。
【００１５】
本発明は以上の点を考慮してなされたもので、従来に比して構成を簡略化し、さらには消費電力を少なくすることができるフラットディスプレイ装置を提案しようとするものである。
【００１６】
【課題を解決するための手段】
かかる課題を解決するため請求項１の発明においては、フラットディスプレイ装置に適用して、シリアルパラレル変換回路は、順次循環的なサンプリングに対応するタイミングにより複数系統の階調データをそれぞれ対応する水平駆動回路に出力し、各系統の水平駆動回路は、それぞれシリアルパラレル変換回路における順次循環的なサンプリングに対応するタイミングにより、複数のサンプリング回路で、対応する系統の階調データをサンプリングする。
【００１７】
請求項１の構成によれば、フラットディスプレイ装置に適用して、シリアルパラレル変換回路は、順次循環的なサンプリングに対応するタイミングにより複数系統の階調データをそれぞれ対応する水平駆動回路に出力し、各系統の水平駆動回路は、それぞれシリアルパラレル変換回路における順次循環的なサンプリングに対応するタイミングにより、複数のサンプリング回路で、対応する系統の階調データをサンプリングすることにより、シリアルパラレル変換回路から出力される複数系統の階調データにおいては、シリアルパラレル変換回路における順次循環的なサンプリングに対応するタイミングで出力された後、このタイミングに対応するサンプリングにより各水平駆動でサンプリングされる。これによりシリアルパラレル変換回路から何らタイミングの一致を図ることなく階調データを出力して画像の表示に供することができ、その分、タイミングの一致を図る構成を省略して構成を簡略化し、また消費電力を少なくすることができる。
【００１８】
【発明の実施の形態】
以下、適宜図面を参照しながら本発明の実施の形態を詳述する。
【００１９】
（１）第１の実施の形態
（１−１）第１の実施の形態の構成
図１は、図８との対比により本発明の実施の形態に係る液晶表示装置を示すブロック図である。この液晶表示装置１においては、シリアルパラレル変換回路２６、水平駆動回路２３Ｏ、２３Ｅ、これらシリアルパラレル変換回路２６及び水平駆動回路２３Ｏ、２３Ｅに係るタイミングジェネレータ２７の構成が異なる点を除いて、図８について上述した液晶表示装置１と同一に構成される。
【００２０】
この液晶表示装置１は、例えば携帯電話に組み込まれて、この携帯電話の画像データを処理する中央処理ユニットから、赤色、青色、緑色の各画素の階調を示してなる階調データＤ１１の入力を受け付ける。この実施の形態において、階調データＤ１１は、赤色、青色、緑色の各画素の階調データが同時並列的に、ラスタ走査の順序により供給されるようになされている。ここで各画素においては、６ビットの階調データが割り当てられるようになされ、これによりこの実施の形態では１８ビットパラレル（６ビット×３）による階調データＤ１１が入力されるようになされている。
【００２１】
タイミングジェネレータ２７は、図３に示すように、この階調データＤ１１に同期したマスタクロックＭＣＫを上位のクロックジェネレータより入力し（図３（Ａ）及び（Ｂ））、このマスタクロックＭＣＫを分周、位相調整して画像データＤ１のサンプリングクロックｓｃｋ（図３（Ｃ））を生成する。またこのサンプリングクロックｓｃｋを分周、位相補正し、奇数列用の階調データＤｏｄｄについて、水平駆動回路２３Ｏにおけるサンプリング用のサンプリングクロックＨＣＫｏｄ（図３（Ｆ））を生成する。また同様にサンプリングクロックｓｃｋを処理して、このサンプリングクロックＨＣＫｏｄ（図３（Ｆ））に対して１／４クロック周期だけ位相が遅延してなる水平駆動回路２３Ｅにおけるサンプリング用のサンプリングクロックＨＣＫｅｖ（図３（Ｇ））を生成する。
【００２２】
図１０との対比により図１に示すように、シリアルパラレル変換回路２６は、１８ビットパラレルの階調データＤ１１をそれぞれ奇数列用及び偶数列用のサンプリングラッチ２８Ｏ、２８Ｅに入力し、偶数列用のサンプリングラッチ２８Ｅにおいては、サンプリングクロックｓｃｋにより階調データＤ１１をサンプリングして出力するのに対し（図３（Ｂ）、（Ｃ）及び（Ｅ））、奇数列用のサンプリングラッチ２８Ｏにおいては、インバータ２９を介してサンプリングクロックｓｃｋを入力することにより、このサンプリングクロックｓｃｋの反転信号により階調データＤ１１をサンプリングして出力する（図３（Ｂ）、（Ｃ）及び（Ｄ））。これによりシリアルパラレル変換回路２６は、順次入力される階調データＤ１を交互に奇数列用及び偶数列用に振り分けるようになされている。しかしてこの実施の形態では、表示部２に形成された赤色、青色、緑色による１組の画素により、順次奇数列、偶数列が形成されることになる。
【００２３】
シリアルパラレル変換回路２６は、このようにしてサンプリングラッチ２８Ｏ、２８Ｅにそれぞれラッチされてなる奇数列用及び偶数列用の階調データＤｏｄ及びＤｅｖをそれぞれバッファ回路構成によるデータ出力回路３１Ｏ及び３１Ｅを介して奇数列用及び偶数列用の水平駆動回路２３Ｏ及び２３Ｅに出力する。これによりシリアルパラレル変換回路２６は、位相調整回路が省略され、また階調データＤ１１のビット数に対応して構成される点を除いて、図１０について上述したシリアルパラレル変換回路６と同一に構成されるようになされている。
【００２４】
しかしてこれによりシリアルパラレル変換回路２６は、サンプリングラッチ２８Ｏ、２８Ｅにおける順次循環的なサンプリングに対応するタイミングにより複数系統の階調データをそれぞれ対応する水平駆動回路２３Ｏ、２３Ｅに出力するようになされ、この実施の形態では、サンプリングラッチ２８Ｏ、２８Ｅのサンプリングによりタイミングが異なってなる奇数列用及び偶数列用の階調データＤｏｄ及びＤｅｖを、この異なるタイミングのままで出力するようになされている。これによりシリアルパラレル変換回路２６は、例えば表示部２において、水平方向の１列が２４０本×赤色、青色、緑色の画素により構成されている場合、水平方向の１ライン分が２４０本×赤色、青色、緑色分のデータ列による階調データＤ１１を、１２０本×赤色、青色、緑色分のデータ列による２系統の階調データＤｏｄ及びＤｅｖに分割するようになされている。
【００２５】
水平駆動回路２３Ｏ及び２３Ｅは、このようにタイミングが異なってなる階調データＤｏｄ及びＤｅｖに対応して、サンプリングラッチ２８Ｏ、２８Ｅにおける順次循環的なサンプリングに対応するタイミングにより、順次、対応する系統の階調データＤｏｄ及びＤｅｖをサンプリングする点を除いて、具体的には、それぞれタイミングが異なってなるサンプリングクロックＨＣＫｏｄ及びＨＣＫｅｖによりサンプリングラッチ３２Ｏ、３２Ｅで階調データＤｏｄ及びＤｅｖを順次ラッチする点を除いて、また階調データＤｏｄ及びＤｅｖのビット数に対応するように構成される点を除いて、図１０について上述した水平駆動回路３Ｏ及び３Ｅと同一に構成される。
【００２６】
すなわち水平駆動回路２３Ｏ及び２３Ｅにおいて、サンプリングラッチ３２Ｏ及び３２Ｅは、それぞれサンプリングクロックＨＣＫｏｄ及びＨＣＫｅｖを基準にして、奇数列及び偶数列の列数による複数のラッチにより階調データＤｏｄ及びＤｅｖを順次循環的にラッチする（図３（Ｄ）〜（Ｇ））。この実施の形態においては、図４に示すように、階調データＤ１１（Ｄｏｄ及びＤｅｖ）が赤色、緑色、青色の画素に対応する各６ビットの階調データＤＲ、ＤＧ、ＤＢが同時並列的に伝送されて構成されることにより、サンプリングラッチ３２Ｏ及び３２Ｅは、これら赤色、緑色、青色の階調データＤＲ、ＤＧ、ＤＢをそれぞれサンプリングするサンプリングラッチ（ＳＬ）４２Ｒ、４２Ｇ、４２Ｂを１組にした複数のサンプリングラッチ４２により順次循環的に階調データＤｏｄ及びＤｅｖをサンプリングする。
【００２７】
続く第２ラッチ３３Ｏ、３３Ｅは（図１）、それぞれサンプリングラッチ３２Ｏ、３２Ｅを構成する各ラッチのラッチ結果を水平走査の周期で同時並列的にラッチし、これによりこのようにしてライン単位による階調データＤｏｄ、Ｄｅｖをライン単位でまとめて続くディジタルアナログ変換回路（ＤＡＣ：Ｄｉｇｉｔａｌ  ｔｏ  Ａｎａｌｏｇ  Ｃｏｎｖｅｒｔｅｒ  ）３４Ｏ、３４Ｅに出力する。しかしてこの場合も、第２ラッチ３３Ｏ、３３Ｅは、図４に示すように、赤色、緑色、青色の階調データＤＲ、ＤＧ、ＤＢをそれぞれラッチするラッチ４３Ｒ、４３Ｇ、４３Ｂを１組にした複数のラッチ（Ｌ）４３によりサンプリングラッチ３２Ｏ、３２Ｅの出力データをラッチするようになされている。
【００２８】
ディジタルアナログ変換回路３４Ｏ、３４Ｅは（図１）、それぞれ第２ラッチ３３Ｏ、３３Ｅから出力される複数系統の階調データＤｏｄ、Ｄｅｖをディジタルアナログ変換処理して出力することにより、これら各階調データＤｏｄ、Ｄｅｖに対応する各画素の駆動電圧を生成して出力する。すなわちこの場合も図４に示すように、ディジタルアナログ変換回路３４Ｏ、３４Ｅは、赤色、緑色、青色の階調データＤＲ、ＤＧ、ＤＢをそれぞれディジタルアナログ変換処理するディジタルアナログ変換回路（ＤＡ）４４Ｒ、４４Ｇ、４４Ｂを１組にした複数のディジタルアナログ変換回路４４によりラッチ３３Ｏ、３３Ｅの出力データをディジタルアナログ変換処理するようになされている。
【００２９】
なお図４に示す構成において、ＨＳＴは、ライン走査周期で出力されるタイミングパルスであり、水平駆動回路２３Ｏ、２３Ｅにおいては、このタイミングパルスＨＳＴをシフトレジスタ（ＳＲ）４５によりサンプリングクロックＨＣＫで順次転送してサンプリングラッチ４２Ｒ、４２Ｇ、４２Ｂのサンプリングパルスを生成するようになされている。
【００３０】
（１−２）第１の実施の形態の動作
以上の構成において、この液晶表示装置２１においては（図２）、この液晶表示装置２１が設けられてなる装置の中央処理ユニット等から、表示に供する各画素の階調を示すデータの連続による階調データＤ１１が順次シリアルパラレル変換回路２６に入力され、ここで順次循環的にサンプリングされて奇数列用の階調データＤｏｄ、偶数列用の階調データＤｅｖに変換され、水平駆動回路２３Ｏ及び２３Ｅにおいて、それぞれ奇数列用の階調データＤｏｄ、偶数列用の階調データＤｅｖにより各列の階調に対応する駆動信号が出力される。またこの駆動信号の出力に対応して垂直駆動回路５により表示部２のラインが順次循環的に選択され、これにより順次各画素の階調が設定される。これにより水平駆動回路２３Ｏ及び２３Ｅにより、対応する奇数列、偶数列について、垂直駆動回路５で選択されたラインの画素が、階調データＤｏｄ、Ｄｅｖによる階調に設定される。
【００３１】
液晶表示装置２１においては、このようにして階調データＤ１１を２系統の階調データＤｏｄ、Ｄｅｖに変換して各系統の水平駆動回路２３Ｏ、２３Ｅでそれぞれ処理することにより、表示部が高精細により作成されて階調データＤ１１のデータ転送速度が高速度化している場合でも、水平駆動回路２３Ｏ、２３Ｅにおいては処理速度を低下させて処理することができ、その分、消費電力を低減して簡易な構成により高精細の画像を表示できるようになされている。
【００３２】
この液晶表示装置２１においては（図４）、このようにして処理されてなる階調データＤ１１が、赤色、青色、緑色の画素に対応する各６ビットによる３種類の階調データを１組にして、これら６ビットの階調データが同時並列的に入力されてシリアルパラレル変換回路２６により２系統に分離され、またこの２系統によるデータがそれぞれ水平駆動回路２３Ｏ、２３Ｅで処理され、これによってもシリアルパラレル変換回路２６、水平駆動回路２３Ｏ、２３Ｅの処理速度を低下させて消費電力を低減し、簡易な構成により高精細の画像を表示できるようになされている。
【００３３】
またこのようにして階調データを処理するにつき、表示部２を保持するガラス基板上に、これらシリアルパラレル変換回路２６、水平駆動回路２３Ｏ、２３Ｅ、垂直駆動回路５、タイミングジェネレータ２７が一体に作成され、さらにはそれぞれ水平駆動回路２３Ｏ、２３Ｅが表示部２の上下に設けられ、これらにより各画素と各回路ブロックとの間の配線パターンを効率良く配置して高精細の画像を表示できるようになされ、さらには消費電力を低減し、いわゆる狭額縁化できるようになされている。
【００３４】
このようにして２系統の水平駆動回路２３Ｏ、２３Ｅにより階調データＤｏｄ、Ｄｅｖを処理するにつき、この液晶表示装置２１では（図１及び図３）、シリアルパラレル変換回路２６において、階調データＤ１１が順次循環的にサンプリングされて奇数列及び偶数列による２系統の階調データＤｏｄ、Ｄｅｖに変換された後、このサンプリングに係るタイミングのまま水平駆動回路２３Ｏ、２３Ｅに出力され、水平駆動回路２３Ｏ、２３Ｅでシリアルパラレル変換回路２６におけるサンプリングに係るタイミングに対応するタイミングで、それぞれサンプリングされて処理される。
【００３５】
これにより液晶表示装置２１では、シリアルパラレル変換回路２６において、これら階調データＤｏｄ、Ｄｅｖのタイミングを補正する位相調整回路（図１０）を省略し、その分、従来に比して構成を簡略化できるようになされ、また消費電力を少なくすることができるようになされている。具体的に、図１０について上述した位相調整回路１０Ｏ、１０Ｅは、通常１ビット当たり２０個程度のトランジスタにより構成され、これによりこの実施の形態のように赤色、青色、緑色に係る各Ｎビット階調データを同時並列的に処理する場合、２０個×３×２×Ｎ個のトランジスタが位相調整回路１０Ｏ、１０Ｅに必要となる。この実施の形態の場合では、このＮビットが６ビットであることにより、７２０個のトランジスタが必要になる。これによりこの液晶表示装置２１においては、図１０について上述した液晶表示装置１に比して、トランジスタを７２０個少なくすることができ、その分、消費電力を低減し、さらには狭額縁化することができる。
【００３６】、
なお液晶表示装置２１においては、このようにシリアルパラレル変換回路２６については、構成を簡略化できるものの、タイミングジェネレータ２７においては、水平駆動回路２３Ｏ、２３ＥにそれぞれサンプリングクロックＨＣＫｏｄ、ＨＣＫｅｖを出力しなければならなくなることにより、構成が煩雑になるとも考えられる。しかしながら実際上、それまで位相調整回路１０Ｏ、１０Ｅに出力していたタイミング補正用のクロックｄｃｋを出力しなくてもよくなることにより、タイミングジェネレータ２７においては、従来の液晶表示装置１とほぼ同一の規模により構成することができ、これらによりシリアルパラレル変換回路２６の構成を簡略化できる分、液晶表示装置２１においては、従来に比して構成を簡略化することができる。
【００３７】
（１−３）第１の実施の形態の効果
以上の構成によれば、シリアルパラレル変換回路２６により階調データを複数系統に振り分けるようにし、この複数系統に振り分ける際のサンプリングに対応するタイミングで、各系統の階調データを対応する水平駆動回路でサンプリングすることにより、シリアルパラレル変換回路２６から出力する複数系統の階調データの位相を一致させる構成を省略することができ、その分、従来に比して構成を簡略化し、さらには消費電力を少なくすることができる。
【００３８】
またこのシリアルパラレル変換回路、複数系統の水平駆動回路、シリアルパラレル変換回路及び数系統の水平駆動回路に動作基準のタイミング信号を出力するタイミングジェネレータを表示部の絶縁基板上に一体に形成するようにして、表示部の周辺構成を簡略化することができ、その分、狭額縁化することができる。
【００３９】
またこの複数系統を、表示部における奇数列と偶数列とに対応する系統であるようにし、各系統の水平駆動回路を表示部の上下にそれぞれ配置することにより、表示部における配線パターンを効率良くレイアウトして高精細に画素を配置することができる。
【００４０】
（２）第２の実施の形態
図５は、本発明の第２の実施の形態に係る液晶表示装置５１を示すブロック図である。この実施の形態では、赤色、青色、緑色の画素に対応する階調データの連続による階調データＤ２１が入力され、これにより第１の実施の形態について上述した階調データＤ１１の処理に係る液晶表示装置２１に比して、高転送レートによる階調データＤ２１により画像表示するようになされている。
【００４１】
この液晶表示装置５１においては、シリアルパラレル変換回路５６によりこの階調データＤ２１を順次循環的にサンプリングして奇数列及び偶数列の階調データＤｏｄ及びＤｅｖを生成し、この奇数列及び偶数列の階調データＤｏｄ及びＤｅｖによりそれぞれ水平駆動回路５３Ｏ及び５３Ｅで表示部２を駆動するようになされている。液晶表示装置５１において、水平駆動回路５３Ｏ及び５３Ｅは、この液晶表示装置５１に入力される階調データＤ２１のビット数に対応して、処理対象である階調データＤｏｄ及びＤｅｖのビット数が異なる点に係る構成、奇数列及び偶数列が表示部２の水平方向の画素単位で設定されてなる点に係る構成を除いて、第１の実施の形態に係る水平駆動回路２３Ｏ及び２３Ｅと同一に構成されるようになされている。
【００４２】
これに対してシリアルパラレル変換回路５６は、階調データＤ２１を順次循環的にサンプリングし、このサンプリングに対応するタイミングにより複数系統の階調データＤｏｄ及びＤｅｖをそれぞれ対応する水平駆動回路５３Ｏ及び５３Ｅに出力し、これにより液晶表示装置５１では、第１の実施の形態と同一の効果を得ることができるようになされている。
【００４３】
この実施の形態において、シリアルパラレル変換回路５６は、この順次循環的なサンプリングの際に、階調データＤ２１の振幅を拡大して複数系統のデータに変換した後、これら各系統のデータの振幅を抑圧して元の振幅により出力するようになされ、これにより高転送レートによる階調データＤ２１について、確実に処理できるようになされている。
【００４４】
このため液晶表示装置５１においては、図５において符号Ａ及びＣにより破線で囲って示すように、シリアルパラレル変換回路５６の入力側、シリアルパラレル変換回路５６の出力側及び水平駆動回路５３Ｏ、５３Ｅ等が、階調データＤ２１の出力回路と同一の電源電圧に保持された低電圧ブロックにより作成され、また符号Ｂにより破線で囲って示すように、シリアルパラレル変換回路５６の残りの回路ブロックが、この低電圧ブロックに比して電源電圧の高い高電圧ブロックにより構成されるようになされている。
【００４５】
シリアルパラレル変換回路５６は、このような振幅の拡大、縮小をレベルシフトにより実行する。すなわち図６は、このシリアルパラレル変換回路５６を構成するサンプリングラッチ５８Ｏの１ビット分の構成を示す接続図である。なお偶数系統のサンプリングラッチ５８Ｅにおいては、動作基準であるサンプリングクロックｓｃｋが異なる点を除いて同一であることにより、説明は省略する。
【００４６】
シリアルパラレル変換回路５６は、ゲート及びドレインがそれぞれ共通に接続されたＮチャンネルＭＯＳ（以下、ＮＭＯＳと呼ぶ）トランジスタＱ１及びＰチャンネルＭＯＳ（以下、ＰＭＯＳと呼ぶ）トランジスタＱ２からなるＣＭＯＳインバータと、同様に、ゲート及びドレインがそれぞれ共通に接続されたＮＭＯＳトランジスタＱ３及びＰＭＯＳトランジスタＱ４からなるＣＭＯＳインバータとが電源電圧３．３〔Ｖ〕の電源ラインとグランドとの間に並列に設けられる。シリアルパラレル変換回路５６は、これら２つのＣＭＯＳインバータが直列に接続され、トランジスタＱ１及びＱ２によるインバータに階調データＤ２１が入力される。これによりシリアルパラレル変換回路５６は、これらトランジスタＱ１〜Ｑ４により振幅が３．３〔Ｖ〕による階調データＤ２１の反転、非反転出力を生成し、これらトランジスタＱ１〜Ｑ４によりコンプリメンタリーパルス発生部を構成する。
【００４７】
さらにシリアルパラレル変換回路５６は、ＮＭＯＳトランジスタＱ５及びＰＭＯＳトランジスタＱ６からなるＣＭＯＳインバータと、ＮＭＯＳトランジスタＱ７及びＰＭＯＳトランジスタＱ８からなるＣＭＯＳインバータとにより比較器構成のＣＭＯＳラッチセルが形成され、サンプリングクロックｓｃｋ（奇数列側ではこのサンプリングクロックｓｃｋの反転信号）により動作するＮＭＯＳトランジスタＱ９を介して、トランジスタＱ１〜Ｑ４による階調データＤ２１の非反転出力がこのラッチセルに供給される。またシリアルパラレル変換回路５６は、ＮＭＯＳトランジスタＱ１０及びＰＭＯＳトランジスタＱ１１からなるＣＭＯＳインバータと、ＮＭＯＳトランジスタＱ１２及びＰＭＯＳトランジスタＱ１３からなるＣＭＯＳインバータとに、それぞれトランジスタＱ５〜Ｑ８によるラッチセルの反転出力、非反転出力が供給され、トランジスタＱ１０及びＱ１１によるインバータには、さらにサンプリングクロックｓｃｋ（奇数列側ではこのサンプリングクロックｓｃｋの反転信号）により動作するＮＭＯＳトランジスタＱ１４を介して、トランジスタＱ１〜Ｑ４による階調データＤ２１の反転出力がこのラッチセルに供給される。また同様に、サンプリングクロックｓｃｋ（奇数列側でがこのサンプリングｓｃｋの反転信号）により動作するＰＭＯＳトランジスタＱ１５を介して、電圧６〔Ｖ〕の電源がこれらラッチセル、インバータに供給される。これによりシリアルパラレル変換回路５６は、これらトランジスタＱ５〜Ｑ１５により、１ｓｔラッチ部を構成し、サンプリングクロックｓｃｋに応じて、トランジスタＱ１〜Ｑ４による階調データＤ２１の反転、非反転出力の振幅を拡大してラッチするようになされている。
【００４８】
またシリアルパラレル変換回路５６は、ＮＭＯＳトランジスタＱ１７及びＰＭＯＳトランジスタＱ１８からなるＣＭＯＳインバータと、ＮＭＯＳトランジスタＱ１９及びＰＭＯＳトランジスタＱ２０からなるＣＭＯＳインバータとにより比較器構成のＣＭＯＳラッチセルが電源電圧６〔Ｖ〕により形成され、ＮＭＯＳトランジスタＱ２１、Ｑ２２を介して、このＣＭＯＳラッチセルに１ｓｔラッチ部のラッチ結果が供給される。ここでこのＮＭＯＳトランジスタＱ２１、Ｑ２２は、トランジスタＱ２３、Ｑ２４によるインバータを介して、サンプリングクロックｓｃｋが供給される。シリアルパラレル変換回路５６は、ＮＭＯＳトランジスタＱ２６及びＰＭＯＳトランジスタＱ２７からなるＣＭＯＳインバータを介して、トランジスタＱ１７〜Ｑ２０によるラッチセルのラッチ結果を続くデータ出力回路に出力するようになされている。シリアルパラレル変換回路５６は、これらトランジスタＱ２１〜Ｑ２７により２ｎｄラッチ部を構成するようになされている。
【００４９】
データ出力回路６１Ｏ、６１Ｅは、この図６の構成とは逆に、電源電圧６〔Ｖ〕の系によりサンプリングラッチ５８Ｏ、５８Ｅの出力を受け、電源電圧３．３〔Ｖ〕の系により出力する。
【００５０】
これによりこの実施の形態において、サンプリングラッチ５８Ｏ、５８Ｅは、階調データＤ２１の振幅を拡大して順次循環的にサンプリングして複数系統のデータに変換するデータ変換回路を構成し、データ出力回路７１Ｏ、７１Ｅは、このデータ変換回路による複数系統のデータをそれぞれについて、振幅を抑圧して複数系統の階調データを出力するレベルシフト回路を構成するようになされている。
【００５１】
この第２の実施の形態によれば、階調データを複数系統に振り分ける際のサンプリングに対応するタイミングで、各系統の階調データを対応する水平駆動回路でサンプリングするようにして、階調データの振幅を拡大して順次循環的にサンプリングして複数系統のデータに変換し、この複数系統のデータの振幅を抑圧して複数系統の階調データを生成することにより、高転送レートによる階調データを処理する場合に適用して第１の実施の形態と同様の効果を得ることができる。
【００５２】
（３）第３の実施の形態
図７は、本発明の第３の実施の形態に係る液晶表示装置７１を示すブロック図である。この実施の形態においては、第２の実施の形態と同様に、高転送レートによる階調データＤ２１により画像表示する場合に適用して、シリアルパラレル変換回路８６において、階調データＤ２１の振幅を拡大して順次循環的にサンプリングして複数系統のデータに変換し、この複数系統のデータの振幅を抑圧して複数系統の階調データを生成する。
【００５３】
この実施の形態では、このためシリアルパラレル変換回路８６において、事前に、レベルシフト回路８７により階調データＤ２１の振幅を拡大する。また続くサンプリングラッチ８８Ｏ、８８Ｅにより階調データＤ２１を順次循環的にサンプリングして複数系統のデータに変換し、データ出力回路７１Ｏ、７１Ｅにより元の振幅に戻して出力する。
【００５４】
これによりこの実施の形態においては、レベルシフト回路８７、サンプリングラッチ８８Ｏ、８８Ｅが、階調データＤ２１の振幅を拡大して順次循環的にサンプリングして複数系統のデータに変換するデータ変換回路を構成するようになされている。
【００５５】
この第３の実施の形態によれば、事前に振幅を拡大して階調データＤ２１を処理するようにしても、第２の実施の形態と同様の効果を得ることができる。
【００５６】
（４）他の実施の形態
なお上述の実施の形態においては、赤色、青色、緑色の画素に対応する階調データを１組とした階調データＤ１１を２系統に分けて処理する場合、各画素の対応する階調データＤ２１を２系統に分けて処理する場合について述べたが、本発明はこれに限らず、例えば赤色、青色、緑色の画素に対応して階調データを３系統に分けて処理する場合等、この系統数については必要に応じて種々に設定することができる。
【００５７】
また上述の実施の形態においては、水平駆動回路を表示部の上下に分けて配置する場合について述べたが、本発明はこれに限らず、必要に応じて上下の一方にまとめて配置する場合等にも広く適用することができる。
【００５８】
また上述の実施の形態においては、本発明を液晶表示装置に適用する場合について述べたが、本発明はこれに限らず、ＥＬ（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置等、種々のフラットディスプレイ装置に広く適用することができる。
【００５９】
【発明の効果】
上述のように本発明によれば、階調データを複数系統に振り分ける際のサンプリングに対応するタイミングで、各系統の階調データを対応する水平駆動回路でサンプリングすることにより、従来に比して構成を簡略化し、さらには消費電力を少なくすることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る液晶表示装置の一部を示すブロック図である。
【図２】本発明の第１の実施の形態に係る液晶表示装置を示すブロック図である。
【図３】図２の液晶表示装置の動作の説明に供するタイムチャートである。
【図４】図１の水平駆動回路を示すブロック図である。
【図５】本発明の第２の実施の形態に係る液晶表示装置の一部を示すブロック図である。
【図６】図５の液晶表示装置におけるサンプリングラッチを示す接続図である。
【図７】本発明の第３の実施の形態に係る液晶表示装置の一部を示すブロック図である。
【図８】従来の液晶表示装置を示すブロック図である。
【図９】従来の液晶表示装置の動作の説明に供するタイムチャートである。
【図１０】従来の液晶表示装置の一部を詳細に示すブロック図である。
【符号の説明】
１、２１、５１、７１……液晶表示装置、２……表示部、３Ｏ、３Ｅ、２３Ｏ、２３Ｅ、５３Ｏ、５３Ｅ……水平駆動回路、５……垂直駆動回路、６、２６……シリアルパラレル変換回路、７、２７……タイミングジェネレータ、８Ｏ、８Ｅ、１２Ｏ、１２Ｅ、２８Ｏ、２８Ｅ、３２Ｏ、３２Ｅ、５８Ｏ、５８Ｅ、８８Ｏ、８８Ｅ……サンプリングラッチ、１０Ｏ、１０Ｅ……位相調整回路、１１Ｏ、１１Ｅ、３１Ｏ、３１Ｅ、６１Ｏ、６１Ｅ……データ出力回路、８７……レベルシフト回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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