(57)【要約】【課題】  フリップフロップを追加する必要が生じた際、バッファの出力容量に変動を与えることなくリペア用フリップフロップの追加を可能とする。【解決手段】  動作タイミング制御用クロック信号を生成するクロック発生回路１１をソースポイントとしてクロック発生回路１１からのクロック信号を分配するためのクロック配線１５を３段及び２分岐を有するツリー構造に形成し、第１、２段のクロック配線１５の各分岐点に第１のクロックバッファ１２を設け、最終段にその１段前の第１のクロックバッファ１２の出力を入力とし、且つ複数のクロック信号を出力する１入力多出力構造の第２のクロックバッファ２０を設けている。そして、この第２のクロックバッファ２０のクロック出力端子Ｚ１〜Ｚｎに、実動作のフリップフロップ１３またはリペア用フリップフロップ１４をそれぞれ接続する。【選択図】  図１
2005116793.tif 000002
【特許請求の範囲】
【請求項１】
動作タイミング制御用クロック信号を生成するクロック発生回路またはこのクロック発生回路からのクロック信号が供給されるクロック入力段バッファと、
前記クロック発生回路または前記クロック入力段バッファをソースポイントとした任意の段数および分岐数を有するツリー構造で、当該クロック発生回路またはクロック入力段バッファからのクロック信号を分配するクロック配線と、
前記クロック配線の各分岐点に配置された１入力１出力構造の第１のクロックバッファと、
前記ツリー構造の最終段に配置され、その１段前の各前記第１のクロックバッファの出力を入力とし、且つ複数のクロック信号を出力する１入力多出力構造の第２のクロックバッファと、
各前記第２のクロックバッファのクロック出力端子に接続されるフリップフロップと、
少なくとも１つの前記第２のクロックバッファのクロック出力端子に接続されるリペア用フリップフロップと、
を具備することを特徴とする半導体集積回路。
【請求項２】
前記第２のクロックバッファの各クロック出力端子から前記フリップフロップまたは前記リペア用フリップフロップの入力端子までのクロック配線長は、クロック遅延差が許容値内となるように設けられていることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記第２のクロックバッファは、そのクロック出力端子と前記フリップフロップおよび前記リペア用フリップフロップとのクロック配線による遅延差が許容されるエリア内に少なくとも１つ配置されることを特徴とする請求項１または２に記載の半導体集積回路。
【請求項４】
前記エリア内に配置される前記第２のクロックバッファにおけるクロック出力端子の数は、前記第２のクロックバッファに接続される前記フリップフロップの数または前記フリップフロップと前記リペア用フリップフロップとの合計数よりも多いことを特徴とする請求項３に記載の半導体集積回路。
【請求項５】
前記第２のクロックバッファは、前記半導体集積回路のクロック分配を必要とする領域に、前記エリアを単位として配置されることを特徴とする請求項１乃至４のいずれか１項に記載の半導体集積回路。
【請求項６】
前記第２のクロックバッファは、前段の前記第１のクロックバッファから出力された１つのクロック信号を入力とし、入力のクロック信号と同相で、且つクロック遅延差がない複数のクロック信号を出力することを特徴とする請求項１乃至５のいずれか１項に記載の半導体集積回路。
【請求項７】
前記第２のクロックバッファは、１つの入力段インバータとこの入力段インバータの出力に並列接続された複数の出力段インバータとを有することを特徴とする請求項６に記載の半導体集積回路。
【請求項８】
前記リペア用フリップフロップは、クロック配線前に予め回路素子の間隙に配置されたゲートアレイ構成のフリップフロップ機能を有するものであることを特徴とする請求項１乃至７のいずれか１項に記載の半導体集積回路。
【請求項９】
動作タイミング制御用クロック信号を生成するクロック発生回路またはこのクロック発生回路からのクロック信号が供給されるクロック入力段バッファと、前記クロック発生回路またはクロック入力段バッファをソースポイントとした任意の段数および分岐数を有するツリー構造の各分岐点に配置された１入力１出力構造の第１のクロックバッファと、前記ツリー構造の最終段に配置され、その１段前の各前記第１のクロックバッファの出力を入力とし、且つこの第１のクロックバッファからのクロック信号と同相の複数のクロック信号を出力する１入力多出力構造の第２のクロックバッファと、各前記第２のクロックバッファのクロック出力端子に接続されるフリップフロップと、少なくとも１つの前記第２のクロックバッファのクロック出力端子に接続されるリペア用フリップフロップとを具備する半導体集積回路におけるクロック配線方法であって、
前記第２のクロックバッファから前記フリップフロップおよび前記リペア用フリップフロップまでのクロックスキュー値を設定し、クロックスキュー値から前記第２のクロックバッファと前記フリップフロップおよび前記リペア用フリップフロップとを接続するためのクロック配線長を算出するステップと、
前記クロック配線長の２倍の長さを対角線に持つ正方形のエリアを設定し、前記半導体集積回路のクロック分配領域全体に、前記エリアを互に重なることがないように配置し、前記クロック分配領域境界に周辺が掛かるが中心部が前記クロック分配領域境界内にある前記エリアにはその中心に前記第２のクロックバッファを割り当て、また、前記クロック分配領域境界に周辺が掛かり、且つ中心部が前記クロック分配領域境界外にある前記エリアにはその中心に最も近くて前記クロック分配領域境界内になるように前記第２のクロックバッファを割り当てるステップと、
前記エリア内に配置する前記第２のクロックバッファの数は、前記第２のクロックバッファに接続すべき前記フリップフロップ数または前記フリップフロップと前記リペア用フリップフロップとの合計数Ｃと、前記第２のクロックバッファのクロック出力端子数ｎとを比較して、Ｃ−ｋｎ＜０となる最小の整数ｋに相当する数とするステップと、
前記クロック発生回路または前記クロック入力段バッファから前記第２のクロックバッファまでを許容範囲内のクロックスキュー値を確保できるようにクロック配線を行うステップと、
前記エリア内の前記第２のクロックバッファの各クロック出力端子と前記フリップフロップまたは前記リペア用フリップフロップとをそれぞれ最短長のクロック配線で接続するステップと、
を有することを特徴とする半導体集積回路のクロック配線方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、特にクロック信号に同期して動作するフリップフロップを備えた半導体集積回路及びそのクロック配線方法に関する。
【背景技術】
【０００２】
近年、ＬＳＩ等の半導体集積回路の微細化、高集積化に伴い、信号配線の配線抵抗および配線容量による信号遅延の問題が重要となり、特に、ＬＳＩ全体にわたって内部動作の同期をとるクロック信号の遅延時間の差異（クロックスキュー）を低減することが設計課題となっている。
【０００３】
図６は、従来の半導体集積回路を示す構成図である。図６に示すように、この半導体集積回路は、複数のバッファ１１２およびフリップフロップ１１５の動作タイミングを制御するためのクロック信号を供給するクロック発生回路１１１を備え、このクロック発生回路１１１に接続するバッファ１１２およびフリップフロップ１１５にて階層的なツリー構造を形成し、最終段の各フリップフロップ１１５までの配線抵抗および配線容量が等しくなるようなダミーバッファ１１３およびリペア用フリップフロップ１１６を組み込んでいる。
【０００４】
このように構成することにより、各フリップフロップにおけるクロック信号の遅延時間の差を無くし、すなわちクロックスキューを抑制している（例えば、特許文献１参照。）。
【特許文献１】特開２００２−３２９７８４号公報（第３頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、上記半導体集積回路においては、最終段のバッファの１つの出力端子から複数のフリップフロップにクロックが供給される構造となっている。したがって、フリップフロップを追加する必要が生じた際、リペア用フリップフロップを追加して実動作時に使用するフリップフロップとする場合、そのバッファの出力容量が変動して調整されているクロックスキューに影響を与えるという問題がある。
【０００６】
本発明は上記問題を解決するためになされたもので、フリップフロップを追加する必要が生じた際、バッファの出力容量に変動を与えることなくリペア用フリップフロップの追加が可能な半導体集積回路及びそのクロック配線方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明の一態様の半導体集積回路は、動作タイミング制御用クロック信号を生成するクロック発生回路またはこのクロック発生回路からのクロック信号が供給されるクロック入力段バッファと、前記クロック発生回路または前記クロック入力段バッファをソースポイントとした任意の段数および分岐数を有するツリー構造で、当該クロック発生回路またはクロック入力段バッファからのクロック信号を分配するクロック配線と、前記クロック配線の各分岐点に配置された１入力１出力構造の第１のクロックバッファと、前記ツリー構造の最終段に配置され、その１段前の各前記第１のクロックバッファの出力を入力とし、且つ複数のクロック信号を出力する１入力多出力構造の第２のクロックバッファと、各前記第２のクロックバッファのクロック出力端子に接続されるフリップフロップと、少なくとも１つの前記第２のクロックバッファのクロック出力端子に接続されるリペア用フリップフロップとを具備することを特徴とする。
【０００８】
また、本発明の他の態様の半導体集積回路のクロック配線方法は、動作タイミング制御用クロック信号を生成するクロック発生回路またはこのクロック発生回路からのクロック信号が供給されるクロック入力段バッファと、前記クロック発生回路またはクロック入力段バッファをソースポイントとした任意の段数および分岐数を有するツリー構造の各分岐点に配置された１入力１出力構造の第１のクロックバッファと、前記ツリー構造の最終段に配置され、その１段前の各前記第１のクロックバッファの出力を入力とし、且つ複数のクロック信号を出力する１入力多出力構造の第２のクロックバッファと、各前記第２のクロックバッファのクロック出力端子に接続されるフリップフロップと、少なくとも１つの前記第２のクロックバッファのクロック出力端子に接続されるリペア用フリップフロップとを具備する半導体集積回路におけるクロック配線方法であって、前記第２のクロックバッファから前記フリップフロップおよび前記リペア用フリップフロップまでのクロックスキュー値を設定し、前記クロックスキュー値から前記第２のクロックバッファと前記フリップフロップおよび前記リペア用フリップフロップとを接続するためのクロック配線長を算出するステップと、前記クロック配線長の２倍の長さを対角線に持つ正方形のエリアを設定し、前記半導体集積回路のクロック分配領域に、前記エリアを互に重なることがないように配置し、前記クロック分配領域境界に周辺が掛かるが中心部が前記クロック分配領域境界内にある前記エリアにはその中心に前記第２のクロックバッファを割り当て、また、前記クロック分配領域境界に周辺が掛かり、且つ中心が前記クロック分配領域境界外にある前記エリアにはその中心に最も近くて前記クロック分配領域境界内になるように前記第２のクロックバッファを割り当てるステップと、前記エリア内に配置する前記第２のクロックバッファの数は、当該第２のクロックバッファに接続すべき前記フリップフロップ数または前記フリップフロップと前記リペア用フリップフロップとの合計数Ｃと、当該第２のクロックバッファのクロック出力端子数ｎとを比較して、Ｃ−ｋｎ＜０となる最小の整数ｋに相当する数とするステップと、前記クロック発生回路または前記クロック入力段バッファから前記第２のクロックバッファまでを許容範囲内のクロックスキュー値を確保できるようにクロック配線を行うステップと、前記エリア内の前記第２のクロックバッファの各クロック出力端子と前記フリップフロップまたは前記リペア用アフリップフロップとを最短長のクロック配線で接続するステップとを有することを特徴とする。
【発明の効果】
【０００９】
本発明によれば、フリップフロップを追加する必要が生じた際、バッファの出力容量に変動を与えることなくリペア用フリップフロップの追加が可能な半導体集積回路及びそのクロック配線方法を提供することができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施例について、図面を参照しながら説明する。図において、同一の構成要素には同一の符号を付す。
【実施例】
【００１１】
本発明の実施例に係る半導体集積回路及びそのクロック配線方法について、図１乃至図５を参照しながら説明する。図１は、その半導体集積回路の構成を概念的に示す構成図、図２は、その半導体集積回路における第２のクロックバッファの具体的な構成を示す回路図、図３は、その半導体集積回路のクロック配線方法の概略を示すフローチャート、図４は、第２のクロックバッファとフリップフロップまたはリペア用フリップフロップとを接続するクロック配線長を示す模式図、図５は、クロック配線長境界が示す信号遅延の許容範囲及び第２のクロックバッファの半導体集積回路のクロック分配領域内への配置を示す模式図である。
【００１２】
図１に示すように、本実施例の半導体集積回路では、動作タイミング制御用クロック信号を生成する１つのクロック発生回路１１には、２つで１組の第１のクロックバッファ１２がそれぞれクロック配線１５により接続されて第１段のクロックバッファ群を構成している。第１段の各第１のクロックバッファ１２には、２つで１組の第１のクロックバッファ１２がそれぞれクロック配線１５により接続され、第２段のクロックバッファ群を構成している。この第１のクロックバッファ１２は、１入力１出力構造を有する。
【００１３】
そして、第２段の各第１のクロックバッファ１２には、２つで１組の第２のクロックバッファ２０がクロック配線１５によりそれぞれ接続され、第３段のクロックバッファ群を構成している。この第２のクロックバッファ２０は、その１段前の第１のクロックバッファ１２からの１つの出力を入力し、且つ前記１段前の第１のクロックバッファからのクロック信号と同相の複数の出力Ｚ１〜Ｚｎを出力する、１入力多出力構造を有している。
【００１４】
すなわち、本実施例の半導体集積回路では、第１のクロックバッファ１２および第２のクロックバッファ２０を用いて対称な３段の階層構造で２つの分岐数を有するクロックツリー構造を形成し、ツリー構造の第１段、第２段の各分岐に、第１のクロックバッファ１２をそれぞれ設け、第３段の分岐点は第２クロックバッファ２０を設けた構成を有する。
【００１５】
また、第３段の各第２のクロックバッファ２０のクロック出力端子Ｚ１〜Ｚｎには、フリップフロップ１３または選択されたリペア用フリップフロップ１４がそれぞれ１対１の関係で接続されている。
【００１６】
なお、本実施例では、例えば、半導体集積回路内の論理回路等の動作に不具合があってその論理回路を変更する必要が生じた場合について、リペアのために半導体集積回路内に予め配置されているリペア用フリップフロップ１４の一部が、第２のクロックバッファ２０のクロック出力端子Ｚ１〜Ｚｎのうちの１つの出力端子に接続され、実動作時に使用するフリップフロップとして用いるためにクロック信号が供給されている状態を示す。
【００１７】
図２は、上記第２のクロックバッファ２０の具体的な構成を示す回路である。この第２のクロックバッファ２０は、例えば、図２に示すように、インバータ２６の２段構成からなっており、第１段の１つの入力インバータ２６の出力に第２段の複数の出力インバータ２６が並列に接続され、前段の第１のクロックバッファ１２からの１つ出力を入力として、この入力と同相の複数の出力Ｚ１〜Ｚｎを出力する。出力段のインバータ２６と入力段のインバータ２６とを接続する内部配線長の長短によって、クロック遅延を変化させることができるが、本実施例ではクロック遅延差がないように構成されている。
【００１８】
次に、本発明のｎ個のクロック出力端子を持つ第２のクロックバッファ２０を、半導体集積回路内に配置してクロック配線する方法を図３を参照して説明する。まず、リペア用フリップフロップ１４を含むフリップフロップ１３を半導体集積回路の予め決められた位置または空いている位置に配置する（ステップＳ１０）。
【００１９】
次に、半導体集積回路に要求される仕様等から、許容されるクロックスキュー（クロック遅延差）値Ｔｓを決定する（ステップＳ１１）。
【００２０】
次に、例えば、図４に示すように、第２のクロックバッファ２０のクロック出力端子Ｚ１〜Ｚｎからフリップフロップ１３のクロック入力端子２１までのクロック配線１５の最長のクロック配線長Ｌｓを定義する（矢印はクロック信号の流れを示す。）。このクロック配線長Ｌｓのクロックスキューが許容値Ｔｓとなるようにシミュレーションにより算出する（ステップＳ１２）。なお、フリップフロップ１３は、クロック信号に応じて、データ入力Ｄ及びデータ出力Ｑを行う機能を有する。リペア用フリップフロップ１４についても、フリップフロップ１３と同様な構成であり、同様にクロック配線長Ｌｓを定義できる。
【００２１】
次に、第２のクロックバッファ２０を配置した位置から、クロックスキューが許容値Ｔｓ以内で到達可能なエリアを決定する（ステップＳ１３）。
【００２２】
この到達可能なエリアを決める方法を、図５を参照しながら説明する。図５（ａ）は、基準点２２を定め、この基準点２２からクロックスキューが許容値Ｔｓ以内にあるクロック配線長Ｌｓが作るエリアを求める方法を模式的に示している。エリア３３のエリア境界線３２は、配線長Ｌｓを持ってクロック配線１５が紙面の上下と左右の互いに直交する方向に形成されるとした条件下で、作図することにより求められる。例えば、固定した基準点２２から第１象限にある最遠の地点を矢印で示し、これらを結ぶことによって第１象限にある破線で示したエリア境界線３２が求められる。同様に、第２〜４象限について、エリア境界線３２を求めて行き、それらを順に結べば、対角線が許容値Ｌｓの２倍となる正方形となる。すなわち、図５（ｂ）に示すように、クロック遅延差が許容値Ｔｓ以内となる許容範囲のエリア３３は、第２のクロックバッファ２０を中心に配置して、対角線が許容値Ｌｓの２倍で、上下、左右に直角を有する正方形で示される範囲となる。なお、第２のクロックバッファ２０のクロック出力端子Ｚ１〜Ｚｎが無視できない大きさの分布を持っている場合、この大きさに基づく補正を行った最長の配線長Ｌｓを使用すればよい。
【００２３】
次に、図３に示すフローチャートに戻って、半導体集積回路のクロック分配領域境界３５内に、エリア３３を互に重なることがないように配置し、このエリア３３内に第２のクロックバッファ２０を割り当てる（ステップＳ１４）。
【００２４】
すなわち、図５に示すように、各エリア３３の中心に第２のクロックバッファ２０のクロック出力端子Ｚ１〜Ｚｎの中点が来るように配置する。この第２のクロックバッファ２０の配置の際、エリア３３の一部は周辺がクロック分配領域境界３５に掛かるが、中心部がクロック分配領域境界３５上または内にあるエリア３３には、その中心部に第２のクロックバッファ２０を配置し、また、エリア３３の周辺がクロック分配領域境界３５に掛かり、且つ中心部がクロック分配領域境界３５外にあるエリア３３には、エリア３３の中心部から最も近いクロック分配領域境界３５内に第２のクロックバッファ２０のクロック出力端子Ｚ１〜Ｚｎを配置する。
【００２５】
この時、各エリア３３内に配置される第２のクロックバッファ２０に接続するフリップフロップ１３の数、または前記フリップフロップと前記スペアフリップフロップとの合計数（以下、単にクロック配線必要数という）Ｃが、第２のクロックバッファ２０のクロック出力端子数ｎに比較して多いか少ないかによって、第２のクロックバッファ２０を１個、若しくは複数個配置するかどうかを判定する（ステップＳ１５）。
【００２６】
クロック配線必要数Ｃが第２のクロックバッファ２０のクロック出力端子数ｎに満たない場合は、第２のクロックバッファ２０をエリア３３内に１個、配置する（ステップＳ１６）。
【００２７】
一方、クロック配線必要数Ｃが第２のクロックバッファ２０のクロック出力端子数ｎより大きいまたは等しい場合は、第２のクロックバッファ２０をＣ−ｋｎ＜０となる最小の整数ｋ（ｋ≧２）に相当する複数個、配置する（ステップＳ１７）。
【００２８】
次に、クロック発生回路１１から各第２のクロックバッファ２０まで、例えば、ＣＴＳ（Ｃｌｏｃｋ  Ｔｒｅｅ  Ｓｙｎｔｈｅｓｉｓ）により、クロックスキューが許容範囲内になるようにツリー構造で、且つ等長のクロック配線を行う（ステップＳ１８）。
【００２９】
次に、エリア３３内の第２のクロックバッファ２０のクロック出力端子Ｚ１〜Ｚｎと各実動作のフリップフロップ１３または選択したリペア用フリップフロップ１４のクロック入力端子２１とを配線長Ｌｓ最短距離でそれぞれ配線する（ステップＳ１９）。このため、第２のクロックバッファ２０の各クロック出力端子Ｚ１〜Ｚｎは、各フリップフロップ１３または選択したリペア用フリップフロップ１４と１対１に接続される。
【００３０】
上述した本実施例の半導体集積回路によれば、最終段の第２のクロックバッファ２０を１入力多出力構造に構成してフリップフロップ１３または選択したリペア用フリップフロップ１４を１対１の関係で接続するようにしている。従って、フリップフロップ１３を追加する必要が生じた際、他のフリップフロップ１３のクロック遅延に影響を与えることなく、リペア用フリップフロップ１４を追加してクロックを分配することが可能である。
【００３１】
また、各第２のクロックバッファ２０の各出力端子Ｚ１〜Ｚｎとフリップフロップ１３または選択したリペア用フリップフロップ１４のクロック入力端子２１は、必ずエリア３３内にあるので、クロックスキューは最初に決めた許容値Ｔｓ内にあり、仕様を満足する性能を有する。すなわち、ｎ個のクロック出力端子Ｚ１〜Ｚｎを持つ１入力多出力バッファである第２のクロックバッファ２０を設置してクロック配線を行うことによって、クロックスキューがＴｓ内に収まる半導体集積回路を得ることができる。
【００３２】
一方、ある特定のフリップフロップ１３またはリペア用フリップフロップ１４のクロック遅延を一定値だけ遅らせたい場合がある。その時、第２のクロックバッファ２０のクロック出力端子Ｚ１〜Ｚｎは、１対１でフリップフロップ１３またはリペア用フリップフロップ１４に接続されているため、クロック出力端子Ｚ１〜Ｚｎからフリップフロップ１３またはリペア用フリップフロップ１４までのクロック配線１５を引き伸ばすことによって、既に結線されているその他のクロック出力端子Ｚ１〜Ｚｎからフリップフロップ１３またはリペア用フリップフロップ１４までのクロック配線１５には影響を与えることなく、所定のフリップフロップ１３またはリペア用フリップフロップ１４を一定値だけ遅らせることができる。
【００３３】
更に、クロック配線のバランスを取る等のために、予めリペア用フリップフロップに配線を行っておく必要がないので、消費電力の増大を防ぐことができる。
【００３４】
この実施例では、クロック発生回路１１から、第２のクロックバッファ２０まで、３段の階層構造としたが、階層数は任意であって差し支えない。また、クロック発生回路１１は必ずしも半導体集積回路内にある必要はなく、外部からのクロック信号をクロック発生回路１１に相当する位置に配置したクロック入力段バッファで受けて、このクロック入力段バッファをソースポイントとしてクロック信号を分配しても目的を達成することができる。
【００３５】
以上、本発明の実施例を説明したが、本発明は上記実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲内で種々変形して実施することができる。
【００３６】
例えば、実施例において、リペア用フリップフロップに代えて、ゲートアレイ構成のフリップフロップ機能を有するセルを使用することができる。リペア用フリップフロップは所定の位置に配置されているのに対して、このゲートアレイ構成のセルは、設計レイアウト上、空いている領域に配置されるため、従来、クロック分配が簡単には行えず、フリップフロップとして使用することが困難であった。しかしながら、最終段バッファとして第２のクロックバッファを配置することによって、クロックスキューがＴｓ内に収まるように設計することが容易になり、半導体集積回路のクロック分配領域のどこに配置されていてもフリップフロップとして使用することができる。
【００３７】
また、実施例のリペア用フリップフロップに代えて、半導体集積回路のクロック分配領域内に今まで配置されてなかったフリップフロップ機能を有するセル、例えば、ホールド対策用のラッチセルを新しく追加して、クロック配線を施すことが可能である。この場合も、最終段バッファとして第２のクロックバッファを配置することによって、追加のセルを容易にクロック配線を施して使用することができる。
【００３８】
また、その他、クロック信号が必要な種類のセルは、半導体集積回路のクロック分配領域内の配置されている場所に関係なく、また、そのセルを配置する設計上のタイミングに関係なく、第２のクロックバッファと接続することによって、容易に、そのセルにクロック配線を形成することが可能である。
【図面の簡単な説明】
【００３９】
【図１】本発明の実施例に係る半導体集積回路を概念的に示す構成図。
【図２】本発明の実施例に係る半導体集積回路における第２のクロックバッファの具体的な構成を示す回路図。
【図３】本発明の実施例に係る半導体集積回路のクロック配線方法の概略を示すフローチャート。
【図４】本発明の実施例に係る第２のクロックバッファとフリップフロップとを接続するクロック配線長を示す模式図。
【図５】本発明の実施例に係るクロック配線長境界が示す信号遅延の許容範囲、及び第２のクロックバッファのクロック分配領域内への配置を示す模式図。
【図６】従来の半導体集積回路を概略的に示す構成図。
【符号の説明】
【００４０】
１１、１１１  クロック発生回路
１２、１１２  第１のクロックバッファ
１３、１１５  フリップフロップ
１４、１１６  リペア用フリップフロップ
１５  クロック配線
２０  第２のクロックバッファ（１入力多出力バッファ）
２１  クロック入力端子
２２  基準点
２６  インバータ
３２  エリア境界線
３３  エリア
３５  クロック分配領域境界
１１３  ダミーバッファ
Ｌｓ  クロック配線長
【図１】
2005116793.tif 000003
【図２】
2005116793.tif 000004
【図３】
2005116793.tif 000005
【図４】
2005116793.tif 000006
【図５】
2005116793.tif 000007
【図６】
2005116793.tif 000008