(57)【要約】【課題】  ゲート電極から活性領域にかかる応力を緩和することによって結晶欠陥の発生を抑制し、リーク電流不良のない良好な半導体装置を得る。【解決手段】  シリコン基板４のトレンチ８に素子分離膜１２を埋め込んだトレンチ型素子分離領域を形成する。次に、トレンチ型素子分離領域上を覆う保護膜１８ａを形成する。次に、保護膜１８ａを除去し、ゲート酸化膜１４、ゲート電極１５、ゲート電極側壁酸化膜１７を形成する。ここで、保護膜１８ａは洗浄工程における等方性エッチングによってエッチングされない膜であり、素子分離領域が洗浄による等方性エッチングの影響を受けず、素子分離端に溝が発生しないため、ゲート電極１５から活性領域１にかかる応力が低減され、結晶欠陥の発生を抑制し、結晶欠陥起因のリーク電流不良の発生を防ぐことが出来る。【選択図】  図１
2005116907.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板にトレンチ型素子分離領域を形成する工程と、前記トレンチ型素子分離領域を形成後に前記半導体基板上に複数種類のトランジスタを形成する工程とを有する半導体装置の製造方法であって、
前記複数種類のうちの任意の第１種類のトランジスタを形成する工程は、
前記トレンチ型素子分離領域を形成後に前記第１種類のトランジスタの形成領域内に存在する前記トレンチ型素子分離領域を覆う保護膜を形成する工程と、前記第１種類以外の少なくとも１種類の他のトランジスタのゲート絶縁膜を前記半導体基板上に形成した後に前記保護膜を除去する工程と、前記保護膜を除去した後に前記第１種類のトランジスタの形成領域内の前記半導体基板上に前記第１種類のトランジスタのゲート絶縁膜を形成する工程と、前記第１種類のトランジスタのゲート電極配線を前記第１種類のトランジスタのゲート絶縁膜上および前記第１種類のトランジスタの形成領域内に存在する前記トレンチ型素子分離領域上に形成する工程とを含み、
前記保護膜は前記半導体基板を洗浄する際の等方性エッチングによってエッチングされない膜であることを特徴とする半導体装置の製造方法。
【請求項２】
前記保護膜が、ポリシリコン膜またはシリコン窒化膜であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記保護膜をＣＶＤ法で形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
半導体基板にトレンチ型素子分離領域を形成する工程と、前記トレンチ型素子分離領域を形成後に前記半導体基板上に複数種類のトランジスタを形成する工程とを有する半導体装置の製造方法であって、
前記複数種類のうちの任意の第１種類のトランジスタを形成する工程は、
前記トレンチ型素子分離領域を形成後で、かつ前記第１種類以外の少なくとも１種類の他のトランジスタのゲート絶縁膜を前記半導体基板上に形成した後で、前記第１種類のトランジスタの形成領域内に存在する前記トレンチ型素子分離領域の表面に発生している溝を絶縁膜で埋め込む工程と、前記溝を前記絶縁膜で埋め込んだ後に前記第１種類のトランジスタの形成領域内の前記半導体基板上に前記第１種類のトランジスタのゲート絶縁膜を形成する工程と、前記第１種類のトランジスタのゲート電極配線を前記第１種類のトランジスタのゲート絶縁膜上および前記第１種類のトランジスタの形成領域内に存在する前記トレンチ型素子分離領域上に形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項５】
前記溝を埋め込む前記絶縁膜が、シリコン酸化膜またはシリコン窒化膜からなることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記溝を埋め込む前記絶縁膜をＣＶＤ法で形成することを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項７】
半導体基板にトレンチ型素子分離領域を形成する工程と、前記トレンチ型素子分離領域を形成後に前記半導体基板上に複数種類のトランジスタを形成する工程とを有する半導体装置の製造方法であって、
前記トレンチ型素子分離領域は、前記トレンチ型素子分離領域の表面が前記半導体基板の表面とほぼ同一面となるように形成することを特徴とする半導体装置の製造方法。
【請求項８】
半導体基板にトレンチ型素子分離領域を形成する工程と、前記トレンチ型素子分離領域を形成後に前記半導体基板上に複数種類のトランジスタを形成する工程とを有する半導体装置の製造方法であって、
前記トレンチ型素子分離領域を形成する工程は、
前記半導体基板上に所定領域を開口した第１の絶縁膜を形成する工程と、前記第１の絶縁膜をマスクとして前記半導体基板をエッチングし素子分離溝を形成する工程と、前記素子分離溝を含む前記半導体基板上に第２の絶縁膜を堆積することにより前記素子分離溝を前記第２の絶縁膜で埋め込む工程と、前記第１の絶縁膜をエッチングストッパーとして前記第２の絶縁膜を研磨除去した後前記第１の絶縁膜を除去することにより前記素子分離溝に前記第２の絶縁膜が埋め込まれた前記トレンチ型素子分離領域を形成する工程とを含み、前記第１の絶縁膜の形成膜厚をエッチングストッパーとして機能する最小膜厚とすることにより、前記半導体基板と前記トレンチ型素子分離領域の表面との段差を小さくすることを特徴とする半導体装置の製造方法。
【請求項９】
半導体基板にトレンチ型素子分離領域を形成する工程と、前記トレンチ型素子分離領域を形成後に前記半導体基板上に複数種類のトランジスタを形成する工程とを有する半導体装置の製造方法であって、
前記複数種類のうちの任意の第１種類のトランジスタを形成する工程は、
前記トレンチ型素子分離領域を形成後で、かつ前記第１種類以外の少なくとも１種類の他のトランジスタのゲート絶縁膜を前記半導体基板上に形成した後で、前記第１種類のトランジスタの形成領域内の前記半導体基板上に前記第１種類のトランジスタのゲート絶縁膜を形成する工程と、前記第１種類のトランジスタのゲート電極配線を前記第１種類のトランジスタのゲート絶縁膜上および前記第１種類のトランジスタの形成領域内に存在する前記トレンチ型素子分離領域上に形成する工程とを含み、前記トレンチ型素子分離領域上で前記トレンチ型素子分離領域に沿って形成される前記第１種類のトランジスタのゲート電極配線を前記トレンチ型素子分離領域と活性領域との境界から所定距離以上離して形成することによって、前記第１種類のトランジスタのゲート絶縁膜の形成前までに前記トレンチ型素子分離領域の表面に発生した溝に前記第１種類のトランジスタのゲート電極配線が落ち込まないように形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチ構造の素子分離膜を用いた半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
以下に、従来の半導体装置の製造方法を、図面を参照しながら説明する（例えば、特許文献１参照）。
【０００３】
図５（ａ）は活性領域１と素子分離領域２とゲート電極１５を含む半導体装置の平面図であり、半導体装置上で異なる２カ所のパターンを左側と右側の図に分けて示している。以降、それぞれのパターンについて、矢印部分における工程断面図を用いて説明する。
【０００４】
まず、図５（ｂ）に示すように、Ｐ型シリコン基板４上に犠牲酸化膜（シリコン酸化膜）５を形成し、続いてＣＶＤ法によりシリコン窒化膜６を積層する。次に、図５（ｃ）に示すように、フォトレジスト７をパターンニングし、そのフォトレジスト７をマスクとして、シリコン窒化膜６、犠牲酸化膜５を異方性エッチングにより除去した後、レジストパターン７を除去する。次に、図５（ｄ）に示すように、パターンニングされたシリコン窒化膜６、犠牲酸化膜５をマスクとしてシリコン基板４を異方性エッチングし、シリコン基板４にトレンチ８を形成する。
【０００５】
次に、図６（ａ）に示すように、熱酸化を行い、トレンチ８の側壁及び、底部に熱酸化膜９を形成し、その上にＣＶＤ法によりシリコン酸化膜１０を積層し、次に、シリコン酸化膜からなる埋め込み酸化膜（ＨＤＰ；Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ膜）１１でトレンチ８を埋め込む。
【０００６】
次に、図６（ｂ）に示すように、ＣＭＰ法（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）により、埋め込み酸化膜１１表面を平坦化する。このとき、平坦化は、研磨レートの異なるシリコン窒化膜６まで達した段階で研磨を終えるため、埋め込み酸化膜１１の表面はシリコン基板４の表面よりも高くなる。
【０００７】
次に、図６（ｃ）に示すように、シリコン窒化膜６及び、犠牲酸化膜５を等方性エッチングにより選択的に除去し、素子分離膜１２が形成される。
【特許文献１】特開２０００−９１４２０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記従来の半導体装置の製造方法において、以下の様な課題が生じている。
【０００９】
シリコン基板上に複数種類のトランジスタが形成される半導体装置の製造方法において、トランジスタの種類に応じて、それぞれ注入工程やゲート酸化工程が行われる。ここで、注入工程は、フォトレジストをマスクに不純物を注入してトランジスタのウェル、チャネルストッパー、チャネルを形成する工程であり、ゲート酸化工程はゲート酸化膜を形成する工程であり、基本的には概略、素子分離膜を形成した後、トランジスタの種類に応じて、注入工程、その後、ゲート酸化工程、その後、ゲート電極の形成工程の順に行われる。
【００１０】
従来の製造方法では、素子分離膜を最初に形成した後、複数種類のトランジスタの形成工程が行われるため、洗浄による等方性エッチングによって、素子分離端に溝が生じてしまう。この溝にゲート電極が落ち込むことにより、ゲート電極、ゲート電極側壁酸化膜を介して活性領域へ応力がかかり、結晶欠陥が発生して、リーク電流起因の不良が発生する。
【００１１】
具体的には、図７（ａ）に示すように、素子分離膜１２を形成後、複数回の洗浄による等方性エッチングによって、溝１３が発生する。なお、図５〜図７では、形成する複数種類のトランジスタのうちの任意の１種類のトランジスタ（第１種類のトランジスタという）の形成領域について示し、それ以外の他の種類のトランジスタ（第Ｎ種類のトランジスタという）の形成領域は図示していない。上記の溝１３の発生要因となる洗浄は、第１種類のトランジスタの形成前に行われた、図示していない第Ｎ種類のトランジスタを形成するための注入工程のマスク（フォトレジスト）の除去するための洗浄処理や、ゲート酸化工程においてゲート酸化膜の形成前に行われる洗浄処理である。ここで注入工程の数だけ注入マスクを除去するための洗浄処理が発生し、素子分離膜形成後から、注入マスクのレジスト除去の繰り返しとゲート酸化工程前の洗浄によって、溝１３が発生する。
【００１２】
次に、図７（ｂ）に示すように、第１種類のトランジスタのゲート酸化膜１４及び、ゲート電極１５を形成する。このとき、素子分離端の溝１３にゲート電極１５が落ち込んだ領域１６が発生する。
【００１３】
次に、図７（ｃ）に示すように、半導体装置のソース・ドレイン領域をＬＤＤ構造にするために、Ｐ型シリコン基板全面に絶縁性材料としてシリコン酸化膜をＣＶＤ法により形成し、ゲート電極１５の上面が露出するまでシリコン酸化膜を異方性エッチングすることによりゲート側壁に側壁酸化膜１７を形成する。ここで、図７（ｃ）の右側の図に示すように、素子分離膜１２上にゲート電極１５があり、ゲート電極１５が素子分離膜１２に沿って平行に形成されている箇所では、ゲート電極１５が溝１３に落ち込み、ゲート電極側壁酸化膜１７を介して、活性領域１に応力がかかってしまう。このゲート電極１５から活性領域１への応力により結晶欠陥が発生し、リーク電流起因の不良が発生する。
【００１４】
本発明は、上記課題を解決するものであり、ゲート電極配線から活性領域にかかる応力を緩和することによって結晶欠陥の発生を抑制し、リーク電流不良のない良好な半導体装置を提供することを目的としている。
【課題を解決するための手段】
【００１５】
上記課題を解決するために、本発明の第１の半導体装置の製造方法は、半導体基板にトレンチ型素子分離領域を形成する工程と、トレンチ型素子分離領域を形成後に半導体基板上に複数種類のトランジスタを形成する工程とを有する半導体装置の製造方法であって、複数種類のうちの任意の第１種類のトランジスタを形成する工程は、トレンチ型素子分離領域を形成後に第１種類のトランジスタの形成領域内に存在するトレンチ型素子分離領域を覆う保護膜を形成する工程と、第１種類以外の少なくとも１種類の他のトランジスタのゲート絶縁膜を半導体基板上に形成した後に保護膜を除去する工程と、保護膜を除去した後に第１種類のトランジスタの形成領域内の半導体基板上に第１種類のトランジスタのゲート絶縁膜を形成する工程と、第１種類のトランジスタのゲート電極配線を第１種類のトランジスタのゲート絶縁膜上および第１種類のトランジスタの形成領域内に存在するトレンチ型素子分離領域上に形成する工程とを含み、保護膜は半導体基板を洗浄する際の等方性エッチングによってエッチングされない膜であることを特徴とする。
【００１６】
この製造方法によれば、第１種類のトランジスタについて、ゲート絶縁膜形成前まで素子分離領域が保護膜で覆われており、それまでの半導体基板を洗浄する際の等方性エッチングによってその素子分離領域の表面に溝が形成されないため、ゲート電極配線が溝に落ち込んで活性領域へ応力がかかることによって起こる、結晶欠陥起因のリーク電流不良の発生を防ぐことが出来る。
【００１７】
この場合、保護膜が、ポリシリコン膜またはシリコン窒化膜であることが好ましく、また、保護膜をＣＶＤ法で形成することが好ましい。
【００１８】
また、本発明の第２の半導体装置の製造方法は、半導体基板にトレンチ型素子分離領域を形成する工程と、トレンチ型素子分離領域を形成後に半導体基板上に複数種類のトランジスタを形成する工程とを有する半導体装置の製造方法であって、複数種類のうちの任意の第１種類のトランジスタを形成する工程は、トレンチ型素子分離領域を形成後で、かつ第１種類以外の少なくとも１種類の他のトランジスタのゲート絶縁膜を半導体基板上に形成した後で、第１種類のトランジスタの形成領域内に存在するトレンチ型素子分離領域の表面に発生している溝を絶縁膜で埋め込む工程と、溝を絶縁膜で埋め込んだ後に第１種類のトランジスタの形成領域内の半導体基板上に第１種類のトランジスタのゲート絶縁膜を形成する工程と、第１種類のトランジスタのゲート電極配線を第１種類のトランジスタのゲート絶縁膜上および第１種類のトランジスタの形成領域内に存在するトレンチ型素子分離領域上に形成する工程とを含むことを特徴とする。
【００１９】
この製造方法によれば、第１種類のトランジスタについて、ゲート絶縁膜の形成前に、素子分離領域の表面に発生した溝を絶縁膜で埋め込んで溝を無くすことにより、ゲート電極配線が溝に落ち込んで活性領域へ応力がかかることによって起こる、結晶欠陥起因のリーク電流不良の発生を防ぐことが出来る。
【００２０】
この場合、溝を埋め込む絶縁膜が、シリコン酸化膜またはシリコン窒化膜からなることが好ましく、また、溝を埋め込む絶縁膜をＣＶＤ法で形成することが好ましい。
【００２１】
また、本発明の第３の半導体装置の製造方法は、半導体基板にトレンチ型素子分離領域を形成する工程と、トレンチ型素子分離領域を形成後に半導体基板上に複数種類のトランジスタを形成する工程とを有する半導体装置の製造方法であって、トレンチ型素子分離領域は、トレンチ型素子分離領域の表面が半導体基板の表面とほぼ同一面となるように形成することを特徴とする。
【００２２】
この製造方法によれば、トレンチ型素子分離領域の表面が半導体基板の表面とほぼ同一面となるようにトレンチ型素子分離領域が形成されることにより、複数種類のトランジスタを形成する際に素子分離領域の表面に溝が形成されず、トランジスタのゲート電極配線が溝に落ち込んで活性領域へ応力がかかることによって起こる、結晶欠陥起因のリーク電流不良の発生を防ぐことが出来る。
【００２３】
また、本発明の第４の半導体装置の製造方法は、半導体基板にトレンチ型素子分離領域を形成する工程と、トレンチ型素子分離領域を形成後に半導体基板上に複数種類のトランジスタを形成する工程とを有する半導体装置の製造方法であって、トレンチ型素子分離領域を形成する工程は、半導体基板上に所定領域を開口した第１の絶縁膜を形成する工程と、第１の絶縁膜をマスクとして半導体基板をエッチングし素子分離溝を形成する工程と、素子分離溝を含む半導体基板上に第２の絶縁膜を堆積することにより素子分離溝を第２の絶縁膜で埋め込む工程と、第１の絶縁膜をエッチングストッパーとして第２の絶縁膜を研磨除去した後第１の絶縁膜を除去することにより素子分離溝に第２の絶縁膜が埋め込まれたトレンチ型素子分離領域を形成する工程とを含み、第１の絶縁膜の形成膜厚をエッチングストッパーとして機能する最小膜厚とすることにより、半導体基板とトレンチ型素子分離領域の表面との段差を小さくすることを特徴とする。
【００２４】
この製造方法によれば、半導体基板とトレンチ型素子分離領域の表面との段差が小さくなるようにトレンチ型素子分離領域が形成されることにより、複数種類のトランジスタを形成する際に素子分離領域の表面に溝が形成されず、トランジスタのゲート電極配線が溝に落ち込んで活性領域へ応力がかかることによって起こる、結晶欠陥起因のリーク電流不良の発生を防ぐことが出来る。
【００２５】
また、本発明の第５の半導体装置の製造方法は、半導体基板にトレンチ型素子分離領域を形成する工程と、トレンチ型素子分離領域を形成後に半導体基板上に複数種類のトランジスタを形成する工程とを有する半導体装置の製造方法であって、複数種類のうちの任意の第１種類のトランジスタを形成する工程は、トレンチ型素子分離領域を形成後で、かつ第１種類以外の少なくとも１種類の他のトランジスタのゲート絶縁膜を半導体基板上に形成した後で、第１種類のトランジスタの形成領域内の半導体基板上に第１種類のトランジスタのゲート絶縁膜を形成する工程と、第１種類のトランジスタのゲート電極配線を第１種類のトランジスタのゲート絶縁膜上および第１種類のトランジスタの形成領域内に存在するトレンチ型素子分離領域上に形成する工程とを含み、トレンチ型素子分離領域上でトレンチ型素子分離領域に沿って形成される第１種類のトランジスタのゲート電極配線をトレンチ型素子分離領域と活性領域との境界から所定距離（例えば０．２μｍ）以上離して形成することによって、第１種類のトランジスタのゲート絶縁膜の形成前までにトレンチ型素子分離領域の表面に発生した溝に第１種類のトランジスタのゲート電極配線が落ち込まないように形成することを特徴とする。
【００２６】
この製造方法によれば、第１種類のトランジスタについて、素子分離領域の表面に発生した溝に落ち込まないようにゲート電極配線を形成することにより、ゲート電極配線が溝に落ち込んで活性領域へ応力がかかることによって起こる、結晶欠陥起因のリーク電流不良の発生を防ぐことが出来る。
【発明の効果】
【００２７】
本発明の半導体装置の製造方法によれば、ゲート電極配線から活性領域にかかる応力が緩和され、結晶欠陥起因によるリーク電流不良のない良好な半導体装置を得ることができる。
【発明を実施するための最良の形態】
【００２８】
（第１の実施形態）
以下、本発明の第１の実施形態について図面を用いて説明する。
【００２９】
図１は本発明の第１の実施形態を説明するための工程断面図である。なお、本実施形態において、図１（ａ）に示す工程までは従来技術の図５（ｂ）から図６（ｃ）までの製造工程と同様の工程処理を行うため、説明は省略する。
【００３０】
図１（ａ）は、従来技術の図６（ｃ）と同じ状態であり、シリコン基板４にシリコン酸化膜よりなる素子分離膜１２が形成された時点での断面を示す図である。
【００３１】
次に、図１（ｂ）に示すように、素子分離膜１２に対して耐エッチング性の大きい保護膜１８をＣＶＤ法によって堆積させる。この保護膜１８は、素子分離膜１２であるシリコン酸化膜に対するエッチングの選択比が大きいポリシリコン膜、シリコン窒化膜が望ましい。次に、活性領域を開口し、素子分離領域を覆うようなフォトレジスト１９をパターンニングする。
【００３２】
次に、図１（ｃ）に示すように、フォトレジスト１９をマスクとして異方性エッチングを行ってフォトレジスト１９を除去すると、素子分離領域のみが覆われた保護膜１８ａが形成される。
【００３３】
次に、図１（ｄ）に示すように、図示されない第Ｎ種類のトランジスタを形成するための注入工程やゲート酸化工程を経て、第１種類のトランジスタのゲート形成前に保護膜１８ａを除去し、第１種類のトランジスタのゲート酸化膜１４、ゲート電極１５、ゲート電極側壁酸化膜１７を形成する。このとき、保護膜１８ａの除去は等方性エッチングでも、異方性エッチングでも構わない。素子分離端はゲート酸化直前まで保護膜１８ａに覆われているため、洗浄工程による等方性エッチングの影響は保護膜１８ａを等方性エッチングで除去した場合の1回しか受けず（保護膜１８ａを異方性エッチングで除去する場合には等方性エッチングの影響は受けない）、図１（ｃ）の形状がほぼ維持されるため、ゲート電極形成後は図１（ｄ）の形状となる。
【００３４】
本実施形態の製造方法によれば、第１種類のトランジスタの形成領域内の素子分離領域が、第Ｎ種類のトランジスタ形成のためのゲート酸化工程や注入工程の洗浄による等方性エッチングの影響を受けず、素子分離端に図７（ａ）のような溝１３が発生しないため、ゲート電極１５から活性領域１にかかる応力が低減され、結晶欠陥の発生を抑制しリーク電流不良のない良好な半導体装置を得ることができる。
【００３５】
（第２の実施形態）
以下、本発明の第２の実施形態について図面を用いて説明する。
【００３６】
図２は本発明の第２の実施形態を説明するための工程断面図である。なお、本実施形態において、図２（ａ）に示す工程までは従来技術の図５（ｂ）から図６（ｃ）までの製造工程と同様の工程処理を行うため、説明は省略する。
【００３７】
図２（ａ）は、従来技術の図６（ｃ）と同じ状態であり、シリコン基板４にシリコン酸化膜よりなる素子分離膜１２が形成された時点での断面を示す図である。
【００３８】
次に、図２（ｂ）に示すように、図示されない第Ｎ種類のトランジスタを形成するための注入工程やゲート酸化工程を経るため、洗浄の等方性エッチングの影響によって、素子分離端に溝１３が形成される。
【００３９】
次に、図２（ｃ）に示すように、ＣＶＤ法によって絶縁膜２０を堆積する。この絶縁膜２０はシリコン酸化膜もしくは、シリコン窒化膜であることが望ましい。
【００４０】
次に、図２（ｄ）に示すように、絶縁膜２０を等方性エッチングすることによって、素子分離端に出来た溝１３に絶縁膜２０を埋め込み、素子分離端に埋め込み絶縁膜２０ａを形成する。
【００４１】
次に、図２（ｅ）に示すように、第１種類のトランジスタのゲート酸化膜１４、ゲート電極１５、ゲート電極側壁酸化膜１７が形成される。この時、素子分離端の溝１３はゲート酸化直前まで、埋め込み絶縁膜２０ａに覆われているため、洗浄工程による等方性エッチングの影響は1回しか受けず、図７（ｃ）のように素子分離端の溝１３にゲート電極１５が落ち込まないため、ゲート電極１５から活性領域１にかかる応力が低減され、結晶欠陥の発生を抑制しリーク電流不良のない良好な半導体装置を得ることができる。
【００４２】
（第３の実施形態）
以下、本発明の第３の実施形態について図面を用いて説明する。
【００４３】
図３は本発明の第３の実施形態を説明するための工程断面図である。なお、本実施形態において、図３（ａ）に示す工程までは従来技術の図５（ｂ）から図６（ａ）までの製造工程と同様の工程処理を行うため、説明は省略する。
【００４４】
図３（ａ）は、従来技術の図６（ａ）と同じ状態であり、シリコン基板４に埋め込み酸化膜１１が埋め込まれた時点の断面図である。
【００４５】
次に図３（ｂ）に示すように、ＣＭＰ法により埋め込み酸化膜１１の平坦化を行うが、従来技術では研磨レートの異なるシリコン窒化膜６まで達した段階で研磨を終えるため、埋め込み酸化膜１１の表面はシリコン基板４の表面よりも高くなる。本発明では、平坦化をストップするシリコン窒化膜６の膜厚を十分薄くするまで研磨を行うことで、シリコン基板４表面と埋め込み酸化膜１１表面の段差を小さくする。ここで、シリコン窒化膜６は研磨ストッパであるが、シリコン窒化膜６の研磨レートから、研磨時間を調整することによりシリコン窒化膜６を研磨する量を調整し、シリコン窒化膜６の膜厚を薄くすることが可能である。シリコン窒化膜６とその下の犠牲酸化膜５との合計の膜厚が、９０〜１１０ｎｍ程度となるように、シリコン窒化膜６を薄くするのが望ましい。
【００４６】
次に、図３（ｃ）に示すように、シリコン窒化膜６と犠牲酸化膜５を等方性エッチングにより除去し素子分離膜１２ａが形成される。このとき、シリコン基板４表面と素子分離膜１２ａ表面の段差が十分小さい素子分離膜１２ａが形成される。
【００４７】
次に、図３（ｄ）に示すように、図示されない第Ｎ種類のトランジスタを形成するための注入工程やゲート酸化工程を経て、第１種類のトランジスタのゲート酸化膜１４、ゲート電極１５、ゲート電極側壁酸化膜１７が形成されるが、素子分離膜１２ａ表面とシリコン基板４表面の段差がほとんどないため、素子分離端に溝が発生することはない。
【００４８】
本実施形態の製造方法によれば、素子分離端に図７（ａ）のような溝１３が発生しないため、ゲート電極１５から活性領域１にかかる応力が低減され、結晶欠陥の発生を抑制しリーク電流不良のない良好な半導体装置を得ることができる。
【００４９】
また、図３（ｂ）の埋め込み酸化膜１１の平坦化の際にシリコン窒化膜６の膜厚を薄くするようにしたが、犠牲酸化膜５上のシリコン窒化膜６の膜厚を予め薄く形成しておくことで同様な効果が得られる。この場合、シリコン窒化膜６の形成膜厚を、図３（ｂ）の埋め込み酸化膜１１の平坦化の際のエッチングストッパーとして機能する最小膜厚としておき、埋め込み酸化膜１１の平坦化の際に研磨レートの異なるシリコン窒化膜６に達した段階で研磨を終えるようにすればよい。
【００５０】
（第４の実施形態）
以下、本発明の第４の実施形態について図面を用いて説明する。
【００５１】
本実施形態における製造方法の手順は図５〜図７に示した従来技術と同様である。図４（ａ）と（ｂ）は従来技術と本実施形態との相違を示す。図４（ａ）は従来の半導体装置の断面図（左側の図）および平面図（右側の図）、図４（ｂ）は本実施形態の半導体装置の断面図（左側の図）および平面図（右側の図）であり、それぞれの断面図は平面図の矢印部分における断面を示す。
【００５２】
従来技術では、図４（ａ）に示すように、図示されない第Ｎ種類のトランジスタを形成するための注入工程やゲート酸化工程の洗浄による等方性エッチングによって、素子分離端に溝１３が発生し、この溝１３にゲート電極１５が落ち込むことにより、ゲート電極１５、ゲート電極側壁酸化膜１７を介して活性領域１へ応力がかかるため、結晶欠陥が発生する。
【００５３】
本実施形態では、図４（ｂ）に示すように、素子分離端にできた溝１３にゲート電極１５が落ち込まないように、素子分離領域の端からゲート電極１５端までの距離ｄを十分離すことを特徴とする。例えば、距離ｄは、溝１３の幅が約０.１０μｍ、ゲート電極側壁酸化膜１７の幅が約０．１０μｍである場合、０．２０μｍ以上であることが望ましい。
【００５４】
本実施形態の製造方法によれば、素子分離端の溝１３にゲート電極１５が落ち込まないため、ゲート電極１５から活性領域１にかかる応力が低減され、結晶欠陥の発生を抑制しリーク電流不良のない良好な半導体装置を得ることができる。
【産業上の利用可能性】
【００５５】
本発明の半導体装置の製造方法は、ゲート電極から活性領域にかかる応力が緩和され、結晶欠陥起因によるリーク電流不良のない良好な半導体装置を得ることができるものであり、トレンチ構造の素子分離膜を用いた半導体装置の製造方法等として有効である。
【図面の簡単な説明】
【００５６】
【図１】本発明の第１の実施形態に係る半導体装置の製造方法を示す工程断面図
【図２】本発明の第２の実施形態に係る半導体装置の製造方法を示す工程断面図
【図３】本発明の第３の実施形態に係る半導体装置の製造方法を示す工程断面図
【図４】本発明の第４の実施形態に係る半導体装置を示す断面図
【図５】従来の半導体装置の製造方法を示す工程断面図
【図６】従来の半導体装置の製造方法を示す工程断面図
【図７】従来の半導体装置の製造方法における問題点を示す工程断面図
【符号の説明】
【００５７】
１  活性領域
２  素子分離領域
４  Ｐ型シリコン基板
５  犠牲酸化膜
６  シリコン窒化膜
７  フォトレジスト
８  トレンチ
９  熱酸化膜
１０  シリコン酸化膜
１１  埋め込み酸化膜
１２  素子分離膜
１２ａ  素子分離膜
１３  溝
１４  ゲート酸化膜
１５  ゲート電極
１６  素子分離端ゲート電極落ち込み領域
１７  ゲート電極側壁酸化膜
１８  保護膜
１８ａ  保護膜
１９  フォトレジスト
２０  絶縁膜
２０ａ  絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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