(57)【要約】【課題】  電流駆動能力の変化に影響されることなく、出力電圧のレベルを一定に維持させることが可能な差動増幅器及びそれを利用してオフセット電圧を補償できるセンスアンプを提供する。【解決手段】  電圧源と第１及び第２出力端との間にそれぞれ接続された第１及び第２負荷と、前記第１出力端と第１ノードとの間に接続され、第１入力信号に応じてターンオンされる第１トランジスタと、前記第２出力端と前記第１ノードとの間に接続され、第２入力信号に応じてターンオンされる第２トランジスタと、前記第１ノードと第２ノードとの間に接続され、前記第１又は第２出力端の一方の電位に応じて抵抗値が可変するＭＯＳＦＥＴ抵抗と、前記第２ノードに接続された共通電流源とを備えてなる。【選択図】図１０
2005116143.tif 000002
【特許請求の範囲】
【請求項１】
電圧源と第１及び第２出力端との間にそれぞれ接続される第１及び第２負荷と、
前記第１出力端と第１ノードとの間に接続され、第１入力信号に応じてターンオンされる第１トランジスタと、
前記第２出力端と前記第１ノードとの間に接続され、第２入力信号に応じてターンオンされる第２トランジスタと、
前記第１ノードと第２ノードとの間に接続され、前記第１又は第２出力端の一方の電位に応じて抵抗値が変化するＭＯＳＦＥＴ抵抗と、
前記第２ノードに接続された共通電流源と
を備えてなる差動増幅器。
【請求項２】
請求項１に記載の差動増幅器において、
前記ＭＯＳＦＥＴ抵抗は、そのゲートが前記第１又は第２出力端の前記一方に接続されたＮＭＯＳトランジスタである
ことを特徴とする差動増幅器。
【請求項３】
請求項１に記載の差動増幅器において、
前記第１トランジスタ及び前記第２トランジスタは、ＮＭＯＳトランジスタである
ことを特徴とする作動増幅器。
【請求項４】
請求項１に記載の差動増幅器において、
前記第１及び第２負荷は、それぞれ、前記電圧源と前記第１出力端との間に接続された第３トランジスタ及び前記電圧源と前記第２出力端子との間に接続された第４トランジスタを含んでなる
ことを特徴とする差動増幅器。
【請求項５】
請求項４に記載の差動増幅器において、
前記第３トランジスタ及び第４トランジスタはＰＭＯＳトランジスタである
ことを特徴とする差動増幅器。
【請求項６】
半導体メモリのビット線対に載せられたデータを検知するためのセンスアンプを構成する、負帰還差動増幅器、ノーマル差動増幅器、正帰還差動増幅器及びクロスカップルドラッチの形態に順次変形させることのできる増幅回路と、
前記増幅回路を負帰還差動増幅器、ノーマル差動増幅器、正帰還差動増幅器及びクロスカップルドラッチの形態に順次変形させるためのスイッチング手段と、
前記増幅回路と共通電流源との間に接続され、前記増幅回路の各形態の出力電位に応じて抵抗が変化し、又は他の電源によって一定の電圧を維持するトランジスタと
を備えてなるビット線センスアンプ。
【請求項７】
請求項６に記載のビット線センスアンプにおいて、
前記トランジスタは、ＮＭＯＳトランジスタであり、前記センスアンプが前記いずれかの差動増幅器として動作するときには、その差動増幅器の出力に応じて抵抗が変化し、前記センスアンプが前記クロスカップルドラッチとして動作するときには、一定の抵抗を維持する
ことを特徴とするビット線センスアンプ。
【請求項８】
半導体メモリのビット線対に載せられたデータを検知するためのセンスアンプを構成する、制御信号に応じて負帰還差動増幅器、ノーマル差動増幅器、クロスカップルドラッチの形態に順次変形させることのできる増幅回路と、
前記増幅回路を負帰還差動増幅器、ノーマル差動増幅器、クロスカップルドラッチの形態に順次変形させるための制御信号発生手段と、
検知されたデータを前記ビット線対と前記半導体メモリの選択されたセルに書き換えるためのリストア手段と、
前記増幅回路と共通電流源との間に接続され、前記増幅回路の各形態の出力電位に応じて抵抗が変化し、又は他の電源によって一定の抵抗を維持するトランジスタと
を備えてなるビット線センスアンプ。
【請求項９】
請求項８に記載のビット線センスアンプにおいて、
前記トランジスタは、ＮＭＯＳトランジスタであり、前記センスアンプが前記いずれかの差動増幅器として動作するときには、その差動増幅器の出力に応じて抵抗が変化し、前記センスアンプが前記クロスカップルドラッチとして動作するときには、一定の抵抗を維持する
ことを特徴とするビット線センスアンプ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体メモリのデータを検知し増幅して出力するビット線センスアンプに関し、特に、スイッチング制御信号によって制御される作動形態可変の増幅回路を用いてセンスアンプの増幅器形態を順次変形させて、センスアンプのオフセット(offset)電圧を補償することが可能なビット線センスアンプに関する。また、この発明は、当該センスアンプに好適な、オフセット電圧補償用の差動増幅器に関する。
【背景技術】
【０００２】
一般に、ビット線センスアンプは、メモリマトリクスのビット線（データ線）に載せられたデータを検知し増幅してデータバスに出力し、データバスセンスアンプはビット線センスアンプによってデータバスに出力されたデータをさらに検知し増幅してデータ出力バッファに出力する。ビット線センスアンプは、クロスカップルドラッチ型増幅器を主に使用する。
【０００３】
以下、図１の回路図を参照しながら、従来の一般的なビット線センスアンプの動作を説明する。
【０００４】
まず、ビット線プリチャージ信号ＢＬＰに応じてトランジスタＱ１〜Ｑ３がターンオンされてビット線Ｂｉｔ及び／Ｂｉｔ（符号の先頭に付された「／」は、その信号が「反転」極性であることを表す。「／」のない方は、「非反転」側である。）がプリチャージ電圧（例えば、ＶBLP）にプリチャージされる。それにより、選択されたメモリセルが連結された非反転ビット線Ｂｉｔと反転ビット線／Ｂｉｔが等化される（同電位になる）。
【０００５】
次いで、ロウデコーダが外部から入力されたロウアドレスを分析してそのロウアドレスに該当するワード線を選択し、その選択されたワード線に連結されたセルトランジスタがターンオンされてセルキャパシタンスとビット線キャパシタンスとの間に電荷の分配が生じることにより、選択されたメモリセルの連結されている方の非反転ビット線Ｂｉｔと選択されたメモリセルの連結されていない方の反転ビット線／Ｂｉｔとの間に電位差が発生する。そこで、センスアンプ制御信号ＲＴＯ及び／Ｓがイネーブルされると、すなわちセンスアンプの制御信号ＲＴＯがハイレベルになり、センスアンプ制御信号／Ｓがローレベルになると、ビット線センスアンプが動作し、選択されたメモリセルの連結された非反転ビット線Ｂｉｔと反転ビット線／Ｂｉｔ間の電位差を検知して増幅する（僅かな電位差を基に大きな電位差に拡大する）。
【０００６】
例えば、選択されたメモリセルに記憶されたデータがローレベルのデータであると仮定すると、選択されたセルの連結されている方のビット線Ｂｉｔの電位はプリチャージ電圧より低くなり、選択されたセルの連結されていない方のビット線／Ｂｉｔの電位はプリチャージ電圧を保っているため、２本のビット線Ｂｉｔと／Ｂｉｔとの間に電位差ができることになる。その電位差によって、クロスカップルドラッチ型増幅器であるビット線センスアンプのトランジスタＱ５及びＱ６がターンオンされる一方、トランジスタＱ４及びＱ７がターンオフされるので、選択されたメモリセルが連結されているビット線Ｂｉｔは、センスアンプの制御信号／Ｓによってローレベルになる。これに対し、反転ビット線／Ｂｉｔは、センスアンプ制御信号ＲＴＯによってハイレベルになる。
【０００７】
次に、カラムデコーダ(column decoder)によってカラムアドレスが分析されて、そのカラムアドレスに該当するカラム制御信号がハイレベルにイネーブルされると、ビット線センスアンプによってビット線に載せられた増幅データがデータバスに伝送される。
【０００８】
しかしながら、このような従来の半導体メモリ装置のセンスアンプは、低電圧で動作すると、ビット線とセンスアンプの間のオフセット電圧（ずれ電圧）によって、ビット線に載せられたデータを検知する際、安定的な動作を行うことができなくなる。よって、ビット線に載せられたデータを十分増幅するためには、相当な時間がかかるという問題点がある。なぜなら、ビット線センスアンプが低電圧で動作すると、メモリセルに記憶された電荷量が減少し、電荷分配の際に、選択されたメモリセルの連結された非反転ビット線と反転ビット線との間の電位差が小さくなるためである。
【０００９】
したがって、選択されたメモリセルの連結された非反転ビット線と連結されていない反転ビット線との間の小さい電位差をビット線センスアンプが検知する場合、オフセット電圧と同程度なので、センスアンプの動作が遅くなり（電荷分配が検知レベルまで完成するのに時間が掛かるため）、もしその電位差がオフセット電圧より小さければ、データを間違って検知して、データ誤りが発生するという問題点があった。
【００１０】
図２は、そのような問題点を解消するための従来のビット線センスアンプの回路構成であって、図３の動作タイミング波形図を参照しながら、その動作を説明する。
【００１１】
図３において、Ｔ０区間は、センスアンプを駆動するための準備段階であって、半導体メモリ装置が読出し又は書込み動作を行う前に、プリチャージ制御信号ＢＬＰがハイレベルにイネーブルされて、トランジスタＮＭ４及びＮＭ５がターンオンされる。したがって、ビット線ＢＬ及び／ＢＬがともにプリチャージ電圧ＶＢＬＰにプリチャージされる。
【００１２】
また、ビット線ＢＬと／ＢＬ間の電位差を無くすために、等化制御信号ＥＱがハイレベルにイネーブルされて、トランジスタＮＭ１がターンオンされるので、ビット線ＢＬと／ＢＬが相互に連結されて等化される（等電位にされる）。この際に、センスアンプ制御信号／Ｓも同一の方法によってプリチャージ電圧ＶＢＬＰにプリチャージされる。
【００１３】
Ｔ１〜Ｔ４区間は、センスアンプ４０がイネーブルされている区間であって、各区間において、センスアンプ４０は、スイッチング制御信号ＣＯＮＡ、ＣＯＮＢ、ＣＯＮＣによって制御されることにより、Ｔ１区間では負帰還差動増幅器の形態に、Ｔ２区間ではノーマル差動増幅器の形態に、Ｔ３区間では正帰還差動増幅器の形態に、Ｔ４区間ではクロスカップルドラッチ型増幅器の形態に順次変形される。
【００１４】
Ｔ１区間に入ると、プリチャージ制御信号ＢＬＰがローレベルにディスエーブルされ、センスアンプ制御信号／Ｓがローレベルにイネーブルされることにより、センスアンプ４０が動作することになる（この状態は、以降Ｔ２〜Ｔ４区間においても、継続する）。この際、スイッチング制御信号ＣＯＮＡ、ＣＯＮＢがローレベルにあるので、ＰＭＯＳトランジスタＰＭ３がターンオンされて、ＰＭＯＳトランジスタＰＭ１のゲートがドレインに共通連結されるので、センスアンプ４０は差動増幅器を形成する。また、この場合、スイッチング制御信号ＣＯＮＣがハイレベルになってＮＭＯＳトランジスタＮＭ１３がターンオンされるので、センスアンプ４０の反転入力端子としての反転ビット線／ＢＬと、出力端子としてのＰＭＯＳトランジスタＰＭ２及びＮＭＯＳトランジスタＮＭ９の共通連結されたドレインとが連結されるので、負帰還(negative feedback)差動増幅器を形成する。したがって、反転ビット線／ＢＬの電位が、センスアンプ４０のオフセット電圧を補償する電圧に調整される。
【００１５】
次に、Ｔ２区間では、スイッチング制御信号ＣＯＮＣがローレベルに転じてＮＭＯＳトランジスタＮＭ１３がターンオフされ、他の全てのスイッチング制御信号ＣＯＮＡ、ＣＯＮＢはローレベルを保っているので、センスアンプ４０は、ノーマル差動増幅器(normal differential amplifier)を形成する。この際に、ワードラインＷＬ（図１参照）がイネーブルされ、選択されたメモリセルに記憶されたデータがビット線ＢＬに載せられと、ビット線ＢＬに載せられたデータは、ノーマル差動増幅器によって検知され増幅される。そのうえ、Ｔ１区間で差動増幅器のオフセット電圧を補償したため、ビット線ＢＬに小さい信号電圧が印加されても、差動増幅器によって素速く読み取られ、増幅される。
【００１６】
次に、Ｔ３区間では、スイッチング制御信号ＣＯＮＢがハイレベルに転じてＮＭＯＳトランジスタＮＭ１１がターンオンされ、センスアンプ４０の非反転入力端子としてのビット線ＢＬと、出力端子としてのＰＭＯＳトランジスタＰＭ２及びＮＭＯＳトランジスタＮＭ９の共通連結されたドレインとが連結され、他のスイッチング制御信号ＣＯＮＡ、ＣＯＮＣはローレベルを保っているので、センスアンプ４０は、正帰還(positive feedback)差動増幅器を形成する。したがって、ビット線ＢＬに載せられたデータは、正帰還差動増幅器の作用によって強さの大きい信号に変換される。
【００１７】
次に、Ｔ４区間では、スイッチング制御信号ＣＯＮＡがハイレベルに転じてＰＭＯＳトランジスタＰＭ３がターンオフされ、ＮＭＯＳトランジスタＮＭ１０、ＮＭ１２がターンオンされ、スイッチング制御信号ＣＯＮＢがハイレベルにあってＮＭＯＳトランジスタＮＭ１１がオンになっており、スイッチング制御信号ＣＯＮＣがローレベルを維持してＮＭＯＳトランジスタＮＭ１３がターンオフ状態を保つため、センスアンプ４０は、クロスカップルド(cross coupled)ラッチを形成する。したがって、前の段階で増幅されたデータを素速くラッチする。この際、カラム選択信号ＹＩがハイレベルにイネーブルされてラッチされたデータは、非反転データバスＤＢ及び反転データバス／ＤＢを介して出力される。
【００１８】
前記の過程中、Ｔ１区間で起こるオフセット電圧補償のメカニズムを詳述する。すなわち、図２のビット線センスアンプは、Ｔ１区間では一時的に図４ａに示すような差動増幅器の形態に変更される。この際、差動増幅器の入出力端子を一定の時間短絡させることにより、オフセット電圧が補償される。このような差動増幅器の動作を、図４ａ及び図４ｂを参照して詳細に説明する。
【００１９】
差動増幅器の出力と反転入力端子（−）を瞬間的に短絡させると、差動増幅器はネガティブフィードバック差動増幅器になり、入力オフセット電圧を相殺する方向に動作する。差動増幅器の電圧利得が十分大きい場合、短絡させてから一定の時間経った後の入力端子間の差動電圧は、差動増幅器の入力オフセット電圧に等しくなって、オフセット補償が行われて、センスアンプとしての検知感度が大幅に改善される。
【００２０】
ところが、集積度の向上のために素子の縮小設計が進むにつれて、ＭＯＳＦＥＴの出力抵抗値が減少し、差動増幅器の電圧利得が段々と小さくなってくる。差動増幅器の電圧利得Ａが十分に大きくない場合は、ビット線としてのセンスアンプのオフセット補償効果は、差動入力増幅器のプリチャージレベルＶin（通常１／２×ＶＤＤ）とオフセットのない差動増幅器の出力電圧レベルＶo との差によって相当影響される。
【００２１】
ビット線センスアンプのオフセット補償後の残留オフセット値Ｖoffeは、次の式［数１］で表わされる。
【００２２】
【数１】
2005116143.tif 000003
【００２３】
図５は、差動増幅器の電圧利得と差動増幅器の出力電圧レベルによる残留オフセットの関係を示すものである。図５から、電圧利得が十分大きくない場合、出力電圧レベルと入力電圧レベルとの差によって、残留オフセットが相当大きいことが分かる。例えば、電圧利得が１０、入力電圧と出力電圧レベルとの差が２００ｍＶ、元の入力オフセット電圧が５０ｍＶの場合、残留オフセット値は約２３ｍＶであって、元のオフセットの約４５％程度が補償されずに残る。
【００２４】
残留オフセット電圧の問題を示す別の例として、図６は、いろいろの動作電圧及びアレイ構成におけるビット線読出し信号成分を示すグラフである。
【００２５】
ビット線読出し信号は、有効読出し信号Ａ、残留オフセット電圧Ｂ及びチャージノイズＣからなっている。図６から分かるように、設計条件による残留オフセット電圧は、約１０〜２０ｍＶ程度であって、元のオフセット電圧値である４０ｍＶがビット線信号の約２５〜５０％をも占めている。したがって、残留オフセット電圧を減らして、オフセット補償効果を極大化するためには、差動増幅器の出力電圧レベルを差動入力のプリチャージレベルと一致するように設計しなければならない。
【００２６】
ところが、差動増幅器の出力電圧レベルは、入力ＮＭＯＳトランジスタとＰＭＯＳトランジスタのしきい値電圧変動、チャネル長さ及び幅などの幾何学的寸法の変動によって影響を受けて設計値との差異が生じる。このような工程のばらつきに起因した出力電圧レベルの変化により、従来のビット線センスアンプの残留オフセット値は、相当影響される。
【００２７】
そのような差動増幅器の出力電圧の変動を、図７及び図８を参照して説明する。差動増幅器は、電流ミラー形態を有するＰＭＯＳトランジスタＰ１及びＰ２とＮＭＯＳトランジスタＮ１、Ｎ２及びＮ３で構成される。ＰＭＯＳトランジスタＰ１及びＰ２は、能動抵抗であり、ＮＭＯＳトランジスタＮ３は、電流源である。理想的な差動増幅器の場合、入力端子ＩＮ及び／ＩＮに同一の電圧が印加されると、ＮＭＯＳトランジスタＮ１を介して流れる電流とＮＭＯＳトランジスタＮ２を介して流れる電流とが、等しくなる。
【００２８】
図８のグラフにおいて、曲線Ｃ１は設計値によるＰＭＯＳトランジスタの電流駆動能力を示し、曲線Ｃ２はＰＭＯＳトランジスタの実際の電流駆動能力を示す。グラフに示すように、ＰＭＯＳトランジスタの電流駆動能力は、工程上のばらつきなどにより設計値より低下する。これにより、出力電圧レベルが変動する。すなわち、出力電圧は、設計値によればＶO2値を持たなければならないが、電流駆動能力の変化により、それより低下したＶO1値を有することになる。
【発明の開示】
【発明が解決しようとする課題】
【００２９】
この発明の目的は、電流駆動能力の変化に影響されることなく、出力電圧のレベルを一定に維持させることが可能な差動増幅器を提供することにある。
【００３０】
この発明の他の目的は、電流駆動能力の変化に影響されることなく、出力電圧のレベルを一定に維持させることが可能な差動増幅器をビット線センスアンプに採用して、ビット線センスアンプのオフセット電圧を補償することにある。
【課題を解決するための手段】
【００３１】
上記目的を達成するために、この発明に係る差動増幅器は、電圧源と第１及び第２出力端との間にそれぞれ接続された第１及び第２負荷と、前記第１出力端と第１ノードとの間に接続され、第１入力信号に応じてターンオンされる第１トランジスタと、前記第２出力端と前記第１ノードとの間に接続され、第２入力信号に応じてターンオンされる第２トランジスタと、前記第１ノードと第２ノードとの間に接続され、前記第１又は第２出力端の一方の電位に応じて抵抗値が変化するＭＯＳＦＥＴ抵抗と、前記第２ノードに接続された共通電流源とを備えてなるものである。
【００３２】
この発明の第１の形態としてのビット線センスアンプは、半導体メモリのビット線対に載せられたデータを検知するためのセンスアンプを構成する、負帰還差動増幅器、ノーマル差動増幅器、正帰還差動増幅器及びクロスカップルドラッチの形態に順次変形させることのできる増幅回路と、前記増幅回路を負帰還差動増幅器、ノーマル差動増幅器、正帰還差動増幅器及びクロスカップルドラッチの形態に順次変形させるためのスイッチング手段と、前記増幅回路と共通電流源との間に接続され、前記増幅回路の各形態の出力電位に応じて抵抗が変化し、又は他の電源によって一定の電圧を維持するトランジスタとを備えてなるものである。
【００３３】
この発明の第２の形態としてのビット線センスアンプは、半導体メモリのビット線対に載せられたデータを検知するためのセンスアンプを構成する、制御信号に応じて負帰還差動増幅器、ノーマル差動増幅器、クロスカップルドラッチの形態に順次変形させることのできる増幅回路と、前記増幅回路を負帰還差動増幅器、ノーマル差動増幅器、クロスカップルドラッチの形態に順次変形させるための制御信号発生手段と、検知されたデータを前記ビット線対と前記半導体メモリの選択されたセルに書き換えるためのリストア手段と、前記増幅回路と共通電流源との間に接続され、前記増幅回路の各形態の出力電位に応じて抵抗が変化し、又は他の電源によって一定の抵抗を維持するトランジスタとを備えてなるものである。
【発明の効果】
【００３４】
従来のオフセット補償したビット線センスアンプには、検知段階以前にオフセット除去段階が必要である。その際のセンスアンプの構造は、差動増幅器の形態をなしており、オフセット除去のためには、入出力端子を一時的に短絡させる。ところが、オフセット補償動作後の残留オフセット値は、差動増幅器の電圧利得、差動増幅器のバランスド(balanced)出力電圧レベルと入力信号の電圧レベルとの差による影響を受ける。すなわち、差動増幅器の電圧利得が十分大きくない場合は、残留オフセット値がオフセット補償以前の約５０％までであった。
【００３５】
それに対して、この発明では、差動増幅器の共通ソースにＭＯＳＦＥＴ抵抗を挿入し、負帰還方式によってバイアスの安定化を図ることにより、工程のばらつきによる差動増幅器のバランスド出力レベルの変動を抑制し、その結果残留オフセット値を大きく減らすことができる。このような動作によって得られたセルのデータは、低電圧ＤＲＡＭ動作において一層重要な要素になることができる。
【発明を実施するための最良の形態】
【００３６】
以下、添付図面を参照しながら、この発明の好適な実施例を詳細に説明する。
【００３７】
図９は、この発明による差動増幅器の基本構成である。この発明による差動増幅器は、負荷をなすＰＭＯＳトランジスタＭ３、Ｍ４及び増幅素子をなすＮＭＯＳトランジスタＭ１、Ｍ２からなるカレントミラー(current mirror)回路、ＮＭＯＳトランジスタＭ５からなる電流源、並びにカレントミラーと電流源との間に挿入されたＮＭＯＳトランジスタＭ６からなるＭＯＳＦＥＴ抵抗（帰還用負荷）で構成されている。
【００３８】
ＰＭＯＳトランジスタＭ３及びＭ４は、靜的(static)な電圧源として作用するので、ＮＭＯＳトランジスタＭ１及びＭ２の特性が同一の場合、トランジスタＭ３及びＭ１を介して流れる電流とトランジスタＭ４及びＭ２を介して流れる電流とは、論理的には同一である。ＮＭＯＳトランジスタＭ６のゲート電極は、差動増幅器の一つの出力端ａに接続されている。この図の場合、他方の出力端を差動増幅器の出力ＯＵＴとしている。また、差動増幅器の両入力／ＩＮ及びＩＮは、それぞれトランジスタＭ１及びＭ２のゲートである。
【００３９】
ＭＯＳＦＥＴ抵抗Ｍ６が挿入されていない従来の差動増幅器において、工程のばらつきのため、出力電圧Ｖ0にΔＶ0だけのレベル変動が生じたと仮定する。これは、工程のばらつきのない設計どおりの差動増幅器の出力端ａにｇｍ３＊ΔＶ0だけの電流が供給される状況であると考えることができる（ここに、ｇｍ３は、Ｍ３の相互コンダクタンス）。もし、前記の電流がこの発明による差動増幅器に流入された場合、出力電圧Ｖ0の変動は、ＭＯＳＦＥＴ抵抗Ｍ６によるネガティブフィードバック作用によって大幅に減少するが、出力端ａの電圧変動値は、次の数式で表わすことができる。すなわち、出力端ａにキルヒホッフ(Kirchhoff)の法則の電流式を適用すると、次の式［数２］及び［数３］の関係が成り立つ。
【００４０】
【数２】
2005116143.tif 000004
【００４１】
【数３】
2005116143.tif 000005
【００４２】
したがって、ＮＭＯＳＦＥＴ（Ｍ６）の相互コンダクタンスｇｍ値（＝ｇｍ６）をＰＭＯＳＦＥＴ（Ｍ３）の相互コンダクタンスｇｍ値（＝ｇｍ３）より大きくして工程のばらつきによる出力電圧レベルの変動ΔＶofを小さくすることができる。
【実施例１】
【００４３】
図１０は、図９のような差動増幅器を採用したこの発明の第１の形態に係るビット線センスアンプの詳細回路図である。
【００４４】
図１１の動作タイミング波形図を参照しながら、図１０の回路構成と動作を詳細に説明する。この発明に係るビット線センスアンプは、プリチャージ制御信号ＢＬＰに応じてビット線対（Ｂｉｔ及び／Ｂｉｔ）を一定の電圧ＶBLPに等化及びプリチャージさせる等化及びプリチャージ制御部１０、及びビット線対Ｂｉｔ、／Ｂｉｔに載せられたデータを検知し増幅するセンスアンプ部４０を含む。
【００４５】
等化及びプリチャージ制御部１０は、ビット線対Ｂｉｔ、／Ｂｉｔの間に連結されたＮＭＯＳトランジスタ３、及びビット線対Ｂｉｔ、／Ｂｉｔの間に直列接続されたＮＭＯＳトランジスタ１及び２を含む。ＮＭＯＳトランジスタ１、２及び３は、プリチャージ制御信号ＢＬＰに応じてターンオンされ、ＮＭＯＳトランジスタ１及び２の接続点にはビット線プリチャージ電圧ＶBLPが供給されている。センスアンプ部４０は、ＰＭＯＳトランジスタ４、５、６、２２及びＮＭＯＳトランジスタ７、８、９、１０、２１、２３を含む。
【００４６】
ＰＭＯＳトランジスタ４は、内部電圧源ＶＤＤとノードＫ１との間に連結されるが、そのゲートはノードＫ３に連結される。ＰＭＯＳトランジスタ５は、内部電圧源ＶＤＤとノードＫ２との間に連結されるが、そのゲートはノードＫ１に連結される。
【００４７】
ＮＭＯＳトランジスタ９は、非反転ビット線ＢｉｔとノードＫ２との間に連結され、そのゲートは制御信号Ｃｏｎｂｐｒｚの入力を受ける。ＮＭＯＳトランジスタ１０は、反転ビット線／ＢｉｔとノードＫ１との間に連結され、そのゲートは制御信号Ｃｏｎｄｐｒｚの入力を受ける。
【００４８】
ノードＫ１とノードＫ３との間にＰＭＯＳトランジスタ６が接続され、ノードＫ３とノードＫ２との間にＮＭＯＳトランジスタ７が接続される。ＰＭＯＳトランジスタ６とＮＭＯＳトランジスタ７のゲートは、制御信号Ｃｏｎａｚの入力を受ける。
【００４９】
ノードＫ１とノードＫ４との間にＮＭＯＳトランジスタ１１が接続され、そのゲートは非反転ビット線Ｂｉｔに連結される。ノードＫ２とノードＫ４との間にＮＭＯＳトランジスタ１２が接続され、そのゲートは反転ビット線／Ｂｉｔに連結される。
【００５０】
ノードＫ３とノードＫ５との間にＰＭＯＳトランジスタ２２が接続され、ノードＫ５と電圧源、例えばＶBLP電圧源との間にＮＭＯＳトランジスタ２３が接続される。ＰＭＯＳトランジスタ２２及びＮＭＯＳトランジスタ２３のゲートは、制御信号Ｃｏｎａｚの入力を受ける。ノードＫ４とセンスアンプ制御信号Ｓｘの入力端子との間にＮＭＯＳトランジスタ２１が接続され、そのゲートはノードＫ５に接続される。ノードＫ２と反転ビット線／Ｂｉｔとの間にＮＭＯＳトランジスタ８が接続され、そのゲートは制御信号Ｃｏｎｃｚの入力を受ける。
【００５１】
ここで、ＰＭＯＳトランジスタ４、５及びＮＭＯＳトランジスタ１１、１２は、センスアンプ４０の基本構成素子であり、制御信号（Ｃｏｎａｚ、Ｃｏｎｂｐｒｚ、Ｃｏｎｃｚ、Ｃｏｎｄｐｒｚ）によって制御されるＰＭＯＳトランジスタ６及びＮＭＯＳトランジスタ７、８、９、１０は、センスアンプ４０の増幅方式を負帰還差動増幅器形態、ノーマル差動増幅器形態、正帰還差動増幅器形態及びクロスカップルドラッチ型増幅器形態に順次変形させるスイッチング素子である。特に、ＮＭＯＳトランジスタ８は、オフセット補償動作のために差動増幅器の入力と出力を瞬間的に短絡させるスイッチング素子である。また、ＮＭＯＳトランジスタ２１、２３及びＰＭＯＳトランジスタ２２は、差動増幅器のバイアス安定度と差動増幅利得を増加させる素子として使用される。特に、ＮＭＯＳトランジスタ２１は、ＮＭＯＳＦＥＴ抵抗素子として線形領域で動作する。ＰＭＯＳトランジスタ２２とＮＭＯＳトランジスタ２３は、ＮＭＯＳトランジスタ２１をオフセット補償動作時には差動増幅器の出力に連結してバイアスの安定化を図り、オフセット補償動作が終わった後には一定の電圧ＶBLPに連結するためのスイッチング素子である。
【００５２】
上述した構造を有するセンスアンプの動作を、図１１を参照しながら説明する。図１１のＴ０区間は、センスアンプを駆動するための準備段階であって、半導体メモリ装置が読出し又は書込み動作を行う前に、プリチャージ制御信号ＢＬＰがハイレベルにイネーブルされて、ＮＭＯＳトランジスタ１、２及び３がターンオンされる。したがって、両ビット線Ｂｉｔ、／Ｂｉｔが等化され、プリチャージ電圧ＶBLPにプリチャージされる。この際、センスアンプ制御信号／Ｓｘも同一の方法によってプリチャージ電圧ＶBLPにプリチャージされる。
【００５３】
Ｔ１〜Ｔ４区間は、センスアンプ４０がイネーブルされている区間であって、各区間において、センスアンプ４０は、スイッチング制御信号Ｃｏｎａｚ、Ｃｏｎｂｐｒｚ、Ｃｏｎｃｚ、Ｃｏｎｄｐｒｚによって、Ｔ１区間がオフセット除去(offset cancellation)区間である負帰還差動増幅器形態、Ｔ２区間がデータ検知区間であるノーマル差動増幅器形態、Ｔ３区間がロッキング区間である正帰還差動増幅器形態、Ｔ４区間がラッチング(latching)及びリストアリング(restoring)区間であるクロスカップルドラッチ型増幅器形態に順次変形される。Ｔ５区間は、Ｔ１区間と同様の、次のサイクルのビット線プリチャージ区間である。
【００５４】
＜１．負帰還差動増幅（Ｔ１区間）＞
Ｔ１区間では、プリチャージ制御信号ＢＬＰがローレベルにディスエーブルされ、センスアンプ制御信号／Ｓｘがローレベルにイネーブルされてセンスアンプ４０が動作する。この際に、スイッチング制御信号Ｃｏｎａｚ、Ｃｏｎｂｐｒｚがローレベルにあるので、ＰＭＯＳトランジスタ６及び２２がターンオンされる。ＰＭＯＳトランジスタ２２がターンオンされるにつれて、ＮＭＯＳトランジスタ２１のゲートはノードＫ１に連結される。したがって、ＰＭＯＳトランジスタ４、５及びＮＭＯＳトランジスタ１１、１２、２１からなる差動増幅器が形成される。前述したように、ＮＭＯＳトランジスタ２１は、ＭＯＳＦＥＴ抵抗素子として動作するもので、差動増幅器の第一出力端であるノードＫ１に連結される。
【００５５】
また、スイッチング制御信号Ｃｏｎｃｚがハイレベルなので、ＮＭＯＳトランジスタ８がターンオンされる。したがって、差動増幅器の第二出力端であるノードＫ２は、反転ビット線／Ｂｉｔに連結され、すなわち、差動増幅器の反転入力端子であるＮＭＯＳトランジスタ１２のゲートに連結される。したがって、この場合、差動増幅器は、負帰還(negative feedback)差動増幅器として動作する。これにより、反転ビット線／Ｂｉｔの電位がセンスアンプ４０のオフセット電圧を補償する電圧に調整される。
【００５６】
一方、工程のばらつきなどに起因した差動増幅器の出力電圧のばらつきは、ＮＭＯＳトランジスタの負帰還作用によって大幅に減少し、オフセット補償後の残留オフセットが大いに減少する。
【００５７】
＜２．ノーマル差動増幅（Ｔ２区間）＞
Ｔ２区間では、スイッチング制御信号ＣｏｎｃｚがローレベルになってＮＭＯＳトランジスタ８がターンオフされ、他の全てのスイッチング制御信号Ｃｏｎａｚ、Ｃｏｎｂｐｒｚ、Ｃｏｎｄｐｒｚは、ローレベルを維持するので、センスアンプ４０は、ＰＭＯＳトランジスタ４、５及びＮＭＯＳトランジスタ１１、１２、２１からなるノーマル差動増幅器(normal differential amplifier)の形態を形成する。この際、差動増幅器はオフセット電圧が補償された状態なので、差動増幅器の感度が大幅に向上し、小さい信号も素速く読み取る（検知する）ことができる。
【００５８】
＜３．正帰還差動増幅（Ｔ３区間）＞
Ｔ３区間では、スイッチング制御信号ＣｏｎｂｐｒｚがハイレベルになってＮＭＯＳトランジスタ９がターンオンされ、センスアンプ４０の非反転入力端子としてのビット線Ｂｉｔと非反転出力側のノードＫ２が連結され、他のスイッチング制御信号Ｃｏｎａｚ、Ｃｏｎｃｚ、Ｃｏｎｄｐｒｚはローレベルを維持し、センスアンプ４０は、ＰＭＯＳトランジスタ４、５及びＮＭＯＳトランジスタ１１、１２、２１からなる正帰還(positive feedback)差動増幅器の形態を形成する。したがって、ビット線Ｂｉｔに載せられたデータは、正帰還差動増幅器の作用によって強さの大きい信号に変換される。
【００５９】
＜４．クロースカップルドラッチ型増幅（Ｔ４区間）＞
Ｔ４区間では、スイッチング制御信号ＣｏｎａｚがハイレベルになってＰＭＯＳトランジスタ６がターンオフされる一方、ＮＭＯＳトランジスタ７及び２３がターンオンされる。ＮＭＯＳトランジスタ２３がターンオンされるにつれて、ＮＭＯＳトランジスタ２１のゲートにはビット線プリチャージ電圧ＶBLPが供給される。スイッチング制御信号Ｃｏｎｂｐｒｚ及びＣｏｎｄｐｒｚがハイレベルになってＮＭＯＳトランジスタ９及び１０がターンオンされ、スイッチング制御信号Ｃｏｎｃｚはローレベルを維持してＮＭＯＳトランジスタ８をターンオフ状態に維持させるため、センスアンプ４０は、クロスカップルドラッチの形態を形成する。したがって、以前の段階で増幅されたデータを素速くラッチする。
【実施例２】
【００６０】
図１２は、この発明の第２の形態に係るビット線センスアンプの詳細回路図である。図１２は、図１０とほぼ同一の方式を取っている。ただし、検知されたセル情報をラッチするＮＭＯＳトランジスタ１５、１６が、セルデータを読み取るＮＭＯＳトランジスタ７、８から分離されており、図１０の構成よりは、多少複雑な構成を有する。トランジスタ１〜１９は、図１と類似のビット線センスアンプを構成する素子であり、制御信号ＣＭＰ、ＥＱＬ、ＷＬ、ＲＳＴ、ＬＴＣ、Ｓｘ、ＣＳＬは、ビット線センスアンプを構成する素子の制御に使用される。
【００６１】
各構成素子をより詳細に考察すると、ＮＭＯＳトランジスタ１、２及び３は、ビット線対Ｂｉｔ、／ＢｉｔをＶBLPに等化及びプリチャージする素子である。ＰＭＯＳトランジスタ１３、１４及びＮＭＯＳトランジスタ１５、１６は、ビット線センスアンプの基本クロスカップルドラッチを構成する素子である。ＮＭＯＳトランジスタ７及び８は、ビット線データを直接読み取る素子である。ＮＭＯＳトランジスタ２１は、差動増幅器の共通電流供給源である。ＮＭＯＳトランジスタ１１及びＰＭＯＳトランジスタ１２は、ビット線センスアンプを、初期には差動増幅器、その後にはクロスカップルドラッチの形態に切り換えるためのスイッチ素子である。ＮＭＯＳトランジスタ５及び６は、ラッチされたデータをビット線とセル４にリストア(restore)するためのスイッチ素子である。ＮＭＯＳトランジスタ１０及び１９は、それぞれオフセット補償段階で差動増幅器の入出力端子を短絡させ、差動増幅器の一入力端子に基準電圧を印加するためのスイッチ素子である。
【００６２】
図１３を参照しながら、図１２の動作を説明する。図１３のＴ０区間は、センスアンプを駆動するための準備段階であって、半導体メモリ装置が読出し又は書込み動作を行う前に、等化制御信号ＥＱＬがハイレベルにイネーブルされてＮＭＯＳトランジスタ１、２及び３がターンオンされる。したがって、両ビット線Ｂｉｔと／Ｂｉｔが等化されて、プリチャージ電圧ＶBLPにプリチャージされる。この際、センスアンプ制御信号／Ｓｘも同一の方法によってプリチャージ電圧ＶBLPにプリチャージされる。
【００６３】
図１３のＴ１〜Ｔ４区間は、センスアンプ５０がイネーブルされている区間である。各区間で、センスアンプ５０は、スイッチング制御信号によって、Ｔ１区間にはオフセット除去(offset cancellation)区間である負帰還差動増幅器に、Ｔ２区間には読取り区間であるノーマル差動増幅器に、Ｔ３区間にはラッチング区間であるラッチ回路に、Ｔ４区間にはリストアリング区間である書込み回路に、それぞれ変形される。Ｔ５区間は、Ｔ０区間と同様の次の動作サイクルのビット線プリチャージ区間である。
【００６４】
＜１．負帰還差動増幅（Ｔ１区間）＞
Ｔ１区間において、等化制御信号ＥＱＺがロー状態になってセンスアンプ５０がイネーブル状態になる。制御信号ＣＭＰがハイ状態になってＮＭＯＳトランジスタ１９がターンオンされてビット線Ｂｉｔに基準電圧ＶBLPが印加される。制御信号ＬＴＣがロー状態なので、ＰＭＯＳトランジスタ１２及び２３がターンオン状態になってＰＭＯＳトランジスタ１３、１４及びＮＭＯＳトランジスタ７、８、２１からなる差動増幅器が形成される。ＮＭＯＳトランジスタ２１は、ＭＯＳＦＥＴ抵抗素子として動作するが、そのゲートはＰＭＯＳトランジスタ２３及び１２を介して差動増幅器の第１出力側であるノードＫ１と連結される。
【００６５】
また、制御信号ＣＭＰがハイレベルなので、ＮＭＯＳトランジスタ１０がターンオンされる。したがって、差動増幅器の第２出力側のノードＫ２が差動増幅器の反転入力端子であるＮＭＯＳトランジスタ７のゲートに連結される。したがって、差動増幅器は、負帰還差動増幅器として動作する。したがって、反転ビット線／ＢＬの電位がセンスアンプ５０のオフセット電圧を補償する電圧に調整される。
【００６６】
一方、工程のばらつきなどに起因した差動増幅器の出力電圧のばらつきは。ＮＭＯＳトランジスタＮ２１の負帰還作用によって大幅に減少し、オフセット補償後の残留オフセットは大きく減少する。
【００６７】
＜２．ノーマル差動増幅（Ｔ２区間）＞
Ｔ２区間では、制御信号ＣＭＰがローレベルになってＮＭＯＳトランジスタ１０がターンオフされて差動増幅器の反転入力と第１出力側とが分離されてノーマル差動増幅器(normal differential amplifier)が形成される。制御信号ＷＬがハイ状態にイネーブルされてセル４の情報が反転ビット線／Ｂｉｔに載せられる。反転ビット線／Ｂｉｔに載せられたデータは、オフセット補償が行われたノーマル差動増幅器型のセンスアンプ５０によって読み取られ（検知され）増幅される。
【００６８】
＜３．ラッチ（Ｔ３区間）＞
Ｔ３区間では、制御信号ＬＴＣがハイレベルになってＮＭＯＳトランジスタ１１がターンオンされ、ＰＭＯＳトランジスタ１３、１４及びＮＭＯＳトランジスタ１５、１６からなるラッチが形成される。したがって、センスアンプ５０は、クロスカップルドラッチの形態を有する。
【００６９】
＜４．リストアリング(restoring)（Ｔ４区間）＞
Ｔ４区間では、制御信号ＲＳＴがハイレベルになってＮＭＯＳトランジスタ５及び６がターンオンされる。したがって、増幅されたセルデータをさらにビット線とセルに書き換え(rewrite)する。
【００７０】
この発明は、実施例を中心として説明されたが、当分野で通常の知識を有する者であれば、このような実施例を用いて様々な形の変形及び変更が可能である。したがって、この発明は、これらの実施例に限定されるものではなく、特許請求の範囲によって限定される。
【図面の簡単な説明】
【００７１】
【図１】従来技術によるビット線センスアンプの一例の回路図である。
【図２】図１の回路の特性を改善した従来のビット線センスアンプの回路図である。
【図３】図２の回路の動作を説明するための動作タイミング波形図である。
【図４ａ】図２の回路の動作を説明するための差動増幅器を示す回路図である。
【図４ｂ】図２の回路の動作を説明するための差動増幅器の作用を説明する回路図である。
【図５】差動増幅器の電圧利得と出力電圧レベルによるビット線残留オフセット値を説明するためのグラフである。
【図６】読出しの際にビット線に載せられる信号の成分を説明するためのグラフである。
【図７】従来の差動増幅器の回路図である。
【図８】図７のＰＭＯＳトランジスタの電流駆動能力の変化による出力電圧の変化を説明するためのグラフである。
【図９】この発明による差動増幅器の回路図である。
【図１０】この発明の第１の形態に係るビット線センスアンプの詳細回路図である。
【図１１】図１０の回路の動作を説明するための動作タイミング波形図である。
【図１２】この発明の第２の形態に係るビット線センスアンプの詳細回路図である。
【図１３】図１２の回路の動作を説明するための動作タイミング波形図である。
【符号の説明】
【００７２】
ＶＤＤ      …  電圧源
Ｋ１、ａ    …  第１出力端
Ｋ２        …  第２出力端
４、Ｍ３    …  第１負荷
５、Ｍ４    …  第２負荷
Ｋ４        …  第１ノード
１１、Ｍ１  …  第１トランジスタ
１２、Ｍ２  …  第２トランジスタ
２１、Ｍ６  …  ＭＯＳＦＥＴ抵抗
【図１】
2005116143.tif 000006
【図２】
2005116143.tif 000007
【図３】
2005116143.tif 000008
【図４ａ】
2005116143.tif 000009
【図４ｂ】
2005116143.tif 000010
【図５】
2005116143.tif 000011
【図６】
2005116143.tif 000012
【図７】
2005116143.tif 000013
【図８】
2005116143.tif 000014
【図９】
2005116143.tif 000015
【図１０】
2005116143.tif 000016
【図１１】
2005116143.tif 000017
【図１２】
2005116143.tif 000018
【図１３】
2005116143.tif 000019