(57)【要約】【課題】  低誘電率膜の剥離のない半導体装置を提供する。【解決手段】  シリコン酸化膜よりも低い機械的強度を有する低誘電率膜を有する半導体装置において、低誘電率膜内に、メッシュ状に形成された電源配線１０４及びＧＮＤ配線１０５とその間を通る信号線１０７とを有するマクロ回路Ａ（１０１）と、マクロ回路Ａと離れたマクロ回路Ｂ（１０２）と、マクロ回路Ａ，Ｂとの間に、ダミー禁止領域１０８を避けて形成した金属ダミーパターン１０９とを備える。金属ダミーパターン１０９の一辺の長さと、ダミー禁止領域１０８の幅とを共に、電源配線１０４とＧＮＤ配線１０５との間の最小ピッチよりも小さくする。【選択図】      図１
2005223203.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成され、シリコン酸化膜よりも低い機械的強度を有する低誘電率膜と、
前記低誘電率膜内にメッシュ状に形成された電源配線及び接地配線を有するメッシュ配線と、
前記電源配線と前記接地配線との間を通る信号配線と、
前記信号配線から所定の距離以上だけ離間して複数形成された金属ダミーパターンとを備え、
前記金属ダミーパターンの１辺の長さと、前記金属ダミーパターンと前記信号配線との離間距離とが共に、前記電源配線と前記接地配線との間の最小ピッチよりも小さいことを特徴とする半導体装置。
【請求項２】
半導体基板上に形成され、シリコン酸化膜よりも低い機械的強度を有する低誘電率膜と、
前記低誘電率膜内にメッシュ状に形成された第１電源配線及び第１接地配線を有する第１メッシュ配線と、該第１電源配線と該第１接地配線との間を通る第１信号配線とを有する第１マクロ回路と、
前記第１メッシュ配線と離れて前記低誘電率膜内にメッシュ状に形成された第２電源配線及び第２接地配線を有する第２メッシュ配線と、該第２電源配線と該第２接地配線との間を通る第２信号配線とを有する第２マクロ回路と、
前記第１マクロ回路と前記第２マクロ回路との間に、前記第１及び第２信号配線から所定の距離以上離間して複数形成された金属ダミーパターンとを備え、
前記金属ダミーパターンの１辺の長さと、前記金属ダミーパターンと前記第１及び第２信号配線との離間距離とが共に、前記第１電源配線と前記第１接地配線との間の最小ピッチ、又は前記第２電源配線と前記第２接地配線との間の最小ピッチよりも小さいことを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記第１接地配線又は第２接地配線と接続され、前記第１マクロ回路又は第２マクロ回路を外部からシールドするパワーリング配線と、
前記パワーリング配線内に複数形成された絶縁膜ダミーパターンとを更に備え、
前記絶縁膜ダミーパターンの１辺の長さが、前記第１電源配線と前記第１接地配線との間の最小ピッチ、又は前記第２電源配線と前記第２接地配線との間の最小ピッチよりも小さいことを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記金属ダミーパターンの形状と前記絶縁膜ダミーパターンの形状とが同一又は自然数倍の相似形であることを特徴とする半導体装置。
【請求項５】
半導体基板上に形成され、シリコン酸化膜よりも低い機械的強度を有する低誘電率膜と、
前記低誘電率膜内にメッシュ状に形成された電源配線及び接地配線を有するメッシュ配線と、
前記電源配線と前記接地配線との間を通る信号配線と、
前記接地配線と接続され、前記メッシュ配線を外部からシールドするパワーリング配線と、
前記パワーリング配線内に複数形成された絶縁膜ダミーパターンとを備え、
前記絶縁膜ダミーパターンの１辺の長さが、前記電源配線と前記接地配線との間の最小ピッチよりも小さいことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、特に低誘電率膜を有する半導体装置におけるダミーパターンの形成に関する。
【背景技術】
【０００２】
マイクロプロセッサ（ＭＰＵ：Micro Processing Unit）やカスタムＬＳＩなどのＬＳＩ（大規模集積回路）に代表される半導体装置において、集積度の向上に伴い、個々の素子の寸法が微細化されている。また、素子を構成する半導体領域（不純物拡散層）の深さも浅くなっている。さらに、各半導体領域から配線を引き出すためのコンタクトビアのサイズも微細化されている。
配線の微細化に好適な構造として、たとえば、層間絶縁膜内に設けた溝内に導体を埋め込むことによって形成されるダマシン配線が知られている（例えば、特許文献１参照。）。
【０００３】
図９はダマシン配線構造を有する半導体装置を示す図であり、図１０はその製造方法を示す図である。
図９に示すように、シリコン酸化膜等からなる第１層間絶縁膜５７上に第２層間絶縁膜６０が形成され、該第２層間絶縁膜６０には複数の帯状の配線５８Ａ，５８Ｂ，５８Ｃ，…が密に配置されてなる第１配線５８が形成され、さらに該第１配線５８と第２層間絶縁膜６０を介して平面的に且つ第１配線５８と平行に帯状の第２配線５９が形成されている。第１配線５８は、第１層間絶縁膜５７内に形成されたプラグ導体６２を通じて、ソース領域５２又はドレイン領域５３に導通している。
【０００４】
次に、図１０を参照して、上記半導体装置の製造方法について説明する。
先ず、図１０（ａ）に示すように、例えば、Ｐ型シリコン基板５１上にゲート絶縁膜５５を介してゲート電極５６を形成する。その後、イオン注入法によりＮ型ソース領域５２及びドレイン領域５３を形成する。これにより、半導体素子としてのＭＯＳトランジスタが形成される。次に、ＣＶＤ（Chemical Vapor Deposition）法により基板全面にシリコン酸化膜等からなる第１層間絶縁膜５７を形成する。そして、図１０（ｂ）に示すように、第１層間絶縁膜５７内にソース／ドレイン領域５２，５３に達するコンタクトホールを形成し、該ホール内にタングステン等を埋め込むことによりプラグ導体６２を形成する。
【０００５】
次に、図１０（ｃ）に示すように、第１層間絶縁膜５７及びプラグ導体６２上に、ＣＶＤ法等によりシリコン酸化膜等からなる第２層間絶縁膜６０を形成する。そして、該第２層間絶縁膜６０をパターニングすることにより、第２層間絶縁膜６０の所望の位置に配線用溝６１を形成する。その後、図１０（ｄ）に示すように、ＣＶＤ法等により配線用溝６１内を含む第２層間絶縁膜６０の全面に、銅やアルミニウム等の導体膜６６を形成する。そして、図１０（ｅ）に示すように、第２層間絶縁膜６０の表面をＣＭＰ法により平坦化する。この結果、第２層間絶縁膜６０の所望の位置に、複数の帯状の配線５８Ａ，５８Ｂ，５８Ｃ，…からなる第１配線５８と、単一の帯状の第２配線５９とが形成される。各配線５８，５９は、それぞれダマシン配線構造を有する。
ここで、複数の配線５８Ａ，５８Ｂ，５８Ｃ，…が密に配置されている部分（第１配線５８近傍）の第２層間絶縁膜６０の表面は、配線５９が疎に配置されている部分（第２配線５９近傍）の第２層間絶縁膜６０の表面に比べて強度的に劣っている。それゆえ、第２層間絶縁膜６０の表面をＣＭＰ処理する際に、強度が弱い第１配線５８近傍の第２層間絶縁膜６０が集中して研磨されるようになる。よって、第１配線５８近傍の第２層間絶縁膜６０の表面は凹状に研磨されて、いわゆるエロージョン５７が発生する。
次に、第１配線５８と第２配線５９とを有する第１層配線を含む第２層間絶縁膜６０の全面に、第３層間絶縁膜６３を形成する。該第３層間絶縁膜により、外部雰囲気からＭＯＳトランジスタを保護する。上記のように、第２層間絶縁膜６０は平坦度が劣るため、該第２層間絶縁膜６０上に上層配線を形成すると、該上層配線の変形や断線等の不都合が発生しやすくなり、半導体装置の信頼性を低下させる原因となる。
【０００６】
上述のような欠点を除去するため、例えば、第１配線５８と第２配線５９との間にダミー配線を形成する方法が提案されている（例えば、特許文献２参照。）。
図１１は、ダミー配線を有する半導体装置を示す平面図であり、図１２は図１１に示した半導体装置のＤ−Ｄ’断面図である。図１１及び図１２に示すように、孤立第２配線５９の周囲にダミー配線６８を形成することにより、第２層間絶縁膜６０における配線密度を均一化できる。これにより、第２層間絶縁膜６０表面の機械的強度も均一化できるようになる。したがって、上述した第１配線５８近傍の第２層間絶縁膜６０の表面に工ロ一ジョンが生じるのを防止することができる。よって、ダミー配線６８は第２層間絶縁膜６０の平坦化のために不可欠である。
ところで、従来の半導体装置では、層間絶縁膜平坦化のためにダミー配線を形成する場合、このダミー配線を単にランダムに複数に分配して形成しているだけなので、配線容量を効率よく低減することが困難であった。極端な事例では、ダミー配線６８が信号配線（第２配線）５９とカップリングすることにより、実効的な配線容量が増加して、回路動作速度を低下させるという問題があった。そこで、図１１に示すように、ダミー配線６８を信号配線５９から距離Ｌだけ離間して配置することが提案されている（例えば、特許文献３参照）。
【０００７】
一方、近年では、半導体デバイスの微細化・高速化の要求から、シリコン酸化膜に有機基をドーピングしたＣＶＤ膜や、無機又は有機塗布材料を塗布してなる塗布膜のような低誘電率膜（ｌｏｗ−ｋ膜）が層間絶縁膜として用いられている。また、低誘電率膜中に空洞（ポア）を形成することにより、比誘電率をさらに低下させて、電気信号の伝播遅延をさらに低減する方法を提案されている。
【０００８】
【特許文献１】特開平１０−２８４６００号公報
【特許文献２】特開平１０−２７７９９号公報
【特許文献３】特開平２０００−２８６２６３号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、低誘電率膜は、従来使用していたシリコン酸化膜と比較して、機械的強度や硬度が低い。図１３は、シリコン酸化膜、有機低誘電率膜及び無機低誘電率膜の弾性率（モジュラス）を比較した図である。図１３に示すように、比誘電率の低下に伴い、弾性率が低下することが分かる。弾性率は、一般的に用いられる測定器で測定した値であって、膜表面を特定のセンサーで押したときの変形量と戻り量から換算して算出した値である。
【００１０】
硬度が低い低誘電率膜を層間絶縁膜として用いると、パッケージング工程におけるワイヤーボンディング時に基板に加わる衝撃で、低誘電率膜の構造が破壊したり、ダミーパターンが形成されていない領域で低誘電率膜が剥離してしまうという問題があった。また、硬度が低い低誘電率膜と、硬度が高いボンディングパッドとの界面が剥離してしまうという問題があった。このような剥離部分はボンディング不良や電気信号の伝播の妨げとなるだけでなく、剥離部分からの水分吸湿による配線腐食を誘発し、半導体装置の信頼性を著しく劣化させる。
【００１１】
本発明は、上記従来の課題を解決するためになされたもので、低誘電率膜の剥離のない半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明に係る半導体装置は、半導体基板上に形成され、シリコン酸化膜よりも低い機械的強度を有する低誘電率膜と、
前記低誘電率膜内にメッシュ状に形成された電源配線及び接地配線を有するメッシュ配線と、
前記電源配線と前記接地配線との間を通る信号配線と、
前記信号配線から所定の距離以上だけ離間して複数形成された金属ダミーパターンとを備え、
前記金属ダミーパターンの１辺の長さと、前記金属ダミーパターンと前記信号配線との離間距離とが共に、前記電源配線と前記接地配線との間の最小ピッチよりも小さいことを特徴とするものである。
【００１３】
本発明に係る半導体装置は、半導体基板上に形成され、シリコン酸化膜よりも低い機械的強度を有する低誘電率膜と、
前記低誘電率膜内にメッシュ状に形成された第１電源配線及び第１接地配線を有する第１メッシュ配線と、該第１電源配線と該第１接地配線との間を通る第１信号配線とを有する第１マクロ回路と、
前記第１メッシュ配線と離れて前記低誘電率膜内にメッシュ状に形成された第２電源配線及び第２接地配線を有する第２メッシュ配線と、該第２電源配線と該第２接地配線との間を通る第２信号配線とを有する第２マクロ回路と、
前記第１マクロ回路と前記第２マクロ回路との間に、前記第１及び第２信号配線から所定の距離以上離間して複数形成された金属ダミーパターンとを備え、
前記金属ダミーパターンの１辺の長さと、前記金属ダミーパターンと前記第１及び第２信号配線との離間距離とが共に、前記第１電源配線と前記第１接地配線との間の最小ピッチ、又は前記第２電源配線と前記第２接地配線との間の最小ピッチよりも小さいことを特徴とするものである。
【００１４】
本発明に係る半導体装置において、前記第１接地配線又は第２接地配線と接続され、前記第１マクロ回路又は第２マクロ回路を外部からシールドするパワーリング配線と、
前記パワーリング配線内に複数形成された絶縁膜ダミーパターンとを更に備え、
前記絶縁膜ダミーパターンの１辺の長さが、前記第１電源配線と前記第１接地配線との間の最小ピッチ、又は前記第２電源配線と前記第２接地配線との間の最小ピッチよりも小さいことが好適である。
【００１５】
本発明に係る半導体装置において、前記金属ダミーパターンの形状と前記絶縁膜ダミーパターンの形状とが同一又は自然数倍の相似形であることが好適である。
【００１６】
本発明に係る半導体装置は、半導体基板上に形成され、シリコン酸化膜よりも低い機械的強度を有する低誘電率膜と、
前記低誘電率膜内にメッシュ状に形成された電源配線及び接地配線を有するメッシュ配線と、
前記電源配線と前記接地配線との間を通る信号配線と、
前記接地配線と接続され、前記メッシュ配線を外部からシールドするパワーリング配線と、
前記パワーリング配線内に複数形成された絶縁膜ダミーパターンとを備え、
前記絶縁膜ダミーパターンの１辺の長さが、前記電源配線と前記接地配線との間の最小ピッチよりも小さいことを特徴とするものである。
【発明の効果】
【００１７】
本発明は以上説明したように、低誘電率膜内に多数のダミーパターンが均一に配置することにより、低誘電率膜の剥離のない半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１８】
以下、図面を参照して本発明の実施の形態について説明する。図中、同一または相当する部分には同一の符号を付してその説明を簡略化ないし省略することがある。
【００１９】
実施の形態１．
図１は、半導体装置のフロアーレイアウトを示す図である。具体的には、一般的な高速半導体デバイスであるＭＰＵのフロアーレイアウトを示す図である。
図１に示すように、高速デバイスとしてのＭＰＵ（Micro Processing Unit）１０に搭載されるロジック回路１１の内部には、内部クロック周波数を外部発信器から入力された周波数の整数倍にして高速化するＰＬＬ（Phase Locked Loop）１２が装備されている。ＭＰＵ１０におけるメモリは、Ｌ１（level 1）キャッシュ１３とＬ２（level 2）キャッシュ１４とからなる２段のメモリ構成を有する。一般的に、Ｌ１キャッシュ１３には、高速演算バッファー用のマルチポート・ＳＲＡＭ（Static Random Access Memory）が用いられ、Ｌ２キャッシュ１４には、低速大容量メモリであってセルサイズの小さい１ポート・ＳＲＡＭが用いられる。
【００２０】
これらのＬ１及びＬ２キャッシュ１３，１４のようなマクロ回路と、ロジック回路１１のようなマクロ回路とは、それぞれ分離された電源回路を有する。また、詳細は後述するが、各マクロ回路間には、金属ダミーパターンが形成されている。
【００２１】
ＭＰＵ１０のチップ外周には、Ｉ／ＯブロックとしてのペリフェラルＩ／Ｏ（１５）が形成されている。該ペリフェラルＩ／Ｏ（１５）にはボンディングパッド（図示せず）が設けられ、該ボンディングパッドにボンディングワイヤが接続される。これにより、チップとパッケージ外部のピンとが接続される。ボンディングパッドとボンディングワイヤとの接続は、約２５０℃−３５０℃の温度に基板を加熱し、ボンディングワイヤに超音波振動及び荷重を加えることにより実行される。
【００２２】
図２は、本実施の形態１による半導体装置を説明するための上面図である。詳細には、上記ＭＰＵのような半導体装置を構成するマクロ回路と、該マクロ回路間に形成されたダミーパターンとの配置状況を示す上面図である。
図２に示すように、マクロ回路Ａ（１０１）とマクロ回路Ｂ（１０２）との間隔は比較的広く、その間隔１０３は１０μｍ以上である。マクロ回路Ａ（１０１），Ｂ（１０２）は、上述したように、ロジック回路、メモリ回路、Ｉ／Ｏ回路等である。マクロ回路Ａ（１０１），Ｂ（１０２）ローカルの低誘電率膜内には、互いにメッシュ状に配置された電源配線１０４とグランド配線（以下「ＧＮＤ配線」という。）１０５とが電源メッシュを構成している。この電源メッシュの構成により、高速デバイス（ＭＰＵ）における電源電圧の一時的低下、すなわち電源ドロップの発生を防止している。
【００２３】
電源メッシュの配線ピッチ、すなわち、電源配線１０４とＧＮＤ配線１０５との間隔（以下「電源ピッチ」という。）は、例えば、４μｍ程度である。
電源メッシュの間、すなわち、電源配線１０４とＧＮＤ配線１０５との間に、複数の信号線からなる信号チャネル１０６が形成されている。独立に分離したマクロ回路Ａ（１０１）とマクロ回路Ｂ（１０２）との間には、完全に配線が存在しないわけではなく、信号チャネル１０６の一部である信号線１０７がランダムに形成されている。マクロ回路Ａ（１０１），Ｂ（１０２）間に信号線１０７が部分的に存在することにより、各マクロ回路Ａ（１０１），Ｂ（１０２）の機能が連携する。
【００２４】
マクロ回路Ａ（１０１）とマクロ回路Ｂ（１０２）との間には、信号線１０７から一定距離にある領域１０８を避けるように、金属ダミーパターン１０９が形成されている。以後、該領域１０８を、「ダミー禁止領域」という。金属ダミーパターン１０９は、例えば、正方形の形状で形成されている。金属ダミーパターン１０９の１辺の長さ（以下「ダミーパターン幅」という。）は、電源配線１０４とＧＮＤ配線１０５の最小配線寸法よりも大きい値とし、且つ、電源ピッチよりも小さい値、例えば、１μｍとする。ダミー禁止領域１０８の幅（以下「ダミー禁止領域幅」という。）も、電源ピッチよりも小さい値、例えば、１μｍとする。このような数値に設定することにより、図２に示すマクロ回路Ａ（１０１）−マクロ回路Ｂ（１０２）間に金属ダミーパターン１０９を均一に多数（図２では３０個）形成することができる。
【００２５】
上述したように、ダミーパターン幅とダミー禁止領域幅とを電源ピッチよりも小さくすることにより、マクロ回路Ａ−マクロ回路Ｂ間に、均一に金属ダミーパターンを形成することができる。これにより、低誘電率膜の強度を増大させることができ、従来発生していたＣＭＰにおける低誘電率膜の剥離を抑制することができる。本発明者は、電源ピッチに対してダミーパターン幅とダミー禁止領域幅とが、低誘電率膜の剥離抑制のための重要な２つのパラメータであることを見出した。
【００２６】
次に、上記実施の形態１に対する比較例について説明する。本比較例では、上記２つのパラメータであるダミーパターン幅及びダミー禁止領域幅の何れかを変えている。
【００２７】
（第１比較例）
図３は、本実施の形態１に対する第１比較例を説明するための上面図である。図３に示すように、本第１比較例では、金属ダミーパターン２０９の１辺の長さを、電源ピッチ４μｍよりも大きい６μｍに設定した。ここで、ダミー禁止領域１０８の幅は、上記実施の形態１と同様、電源ピッチ４μｍよりも小さい１μｍである。本第１比較例の場合には、マクロ回路Ａ（１０１）−マクロ回路Ｂ（１０２）間に金属ダミーパターン２０９を４個程度しか形成することができない。
【００２８】
（第２比較例）
図４は、本実施の形態１に対する第２比較例を説明するための上面図である。図４に示すように、本第２比較例では、ダミー禁止領域２０８の幅を、電源ピッチ４μｍよりも大きい、６μｍに設定した。ここで、金属ダミーパターン１０９の一辺の長さは、上記実施の形態１と同様、電源ピッチ４μｍよりも小さい１μｍである。本第２比較例の場合には、マクロ回路Ａ（１０１）−マクロ回路Ｂ（１０２）間に金属ダミーパターン１０９を４個程度しか形成することができず、信号線１０７の近傍には金属ダミーパターン１０９を形成することができない。
【００２９】
以上説明したように、本実施の形態１では、ダミー禁止領域１０８の幅とダミーパターン１０９の幅の両方を、電源ピッチよりも小さくして、マクロ回路Ａ（１０１）とマクロ回路Ｂ（１０２）との間に金属ダミーパターン１０９を均一に形成した。これにより、マクロ回路Ａ（１０１）とマクロ回路Ｂ（１０２）との間に均一に多数のダミーパターンを形成することができる。
【００３０】
本実施の形態１を適用して低誘電率膜内に金属ダミーパターンを形成した半導体装置の組み立て工程を実施した。詳細には、ワイヤボンディング法を用いたパッケージングを行った。
図５は、本実施の形態１において、ワイヤボンディング組み立て歩留まりのダミー禁止領域幅依存性を示す図である。図６は、本実施の形態１において、ワイヤボンディング組み立て歩留まりのダミーパターン幅依存性を示す図である。
図５に示すように、ダミー禁止領域幅が電源ピッチよりも小さい場合に、半導体装置の組み立てが可能となっている。また、図６に示すように、ダミーパターン幅が電源ピッチよりも小さい場合に、組み立て歩留まりが８０％以上に改善する効果が得られた。
本実施の形態１では、マクロ回路Ａ，Ｂに使用される電源ピッチとダミーパターンとの関係を明らかにすることにより、ダミー発生の状況を明確にした。その結果、機械的強度が弱い低誘電率を用いた半導体装置の製品組み立て工程における、ワイヤボンディング組み立て歩留まりが８０％以上に改善する効果が見られた。このような、機械的強度の均一化は、組み立て歩留まりの改善ばかりでなく、ＣＭＰの均一性も向上させ、層抵抗のばらつき低減効果があることは言うまでもない。
【００３１】
実施の形態２．
図７は、本発明の実施の形態２による半導体装置を説明するための上面図である。詳細には、ＭＰＵのような半導体装置を構成するマクロ回路と、該マクロ回路間に形成されたダミーパターンとの配置状況を示す上面図である。
本実施の形態２による半導体装置は、上記実施の形態１の半導体装置に、パワーリングと絶縁膜ダミーパターンとを更に備えたものである。それ以外の構造については、実施の形態１と同様である。
【００３２】
図７に示すように、マクロ回路Ａ（１０２）の近傍に、該マクロ回路Ａ（１０２）のＧＮＤ配線１０５に接続されたパワーリング１１０が形成されている。該パワーリング１１０によりマクロ回路Ａ（１０２）が外部のノイズ等からシールドされている。マクロ回路Ａ（１０２）周辺には、上記実施の形態１と同様に、金属ダミーパターン１０９が形成されている。
パワーリング１１０内には、絶縁膜ダミーパターン１１１が形成されている。絶縁膜ダミーパターン１１１は、例えば、シリコン酸化膜等により形成される。絶縁膜ダミーパターン１１１の形状と、金属ダミーパターン１０９の形状とは同一、又は自然数倍の相似形である。図７では、金属ダミーパターン１０９と同一形状である絶縁膜ダミーパターン１１１を、パワーリング１１０内に形成した。
本実施の形態２のように、金属ダミーパターン１０９を形成するだけでなく、配線幅の広い配線（パワーリング）１１０内に絶縁膜ダミーパターン１１１を均一に形成することにより、機械的強度を更に増加させることができる。
【００３３】
本実施の形態２を適用して金属ダミーパターン及び絶縁膜ダミーパターンを形成した半導体装置の組み立て工程を実施した。
図８は、本実施の形態２において、ワイヤボンディング組み立て歩留まりのダミー禁止領域幅依存性を示す図である。パワーリング１１０に絶縁膜ダミーパターン１１１を適用することにより、図５に示した金属ダミーパターンのみを用いた場合の組み立て歩留まり８０％から、組み立て歩留まりは１００％にまで改善できることが分かった。
【００３４】
なお、本実施の形態２では、金属ダミーパターン１０９と絶縁膜ダミーパターン１１１とを併用したが、絶縁膜ダミーパターン１１１のみを適用することによっても低誘電率膜の機械的強度を増加させることができる。
また、絶縁膜ダミーパターン１１１をパワーリング１１０に適用したが、これに限らず、配線幅が広い配線に適用することができる。
【図面の簡単な説明】
【００３５】
【図１】半導体装置のフロアーレイアウトを示す図である。
【図２】本発明の実施の形態１による半導体装置を説明するための上面図である。
【図３】本発明の実施の形態１に対する第１比較例を説明するための上面図である。
【図４】本発明の実施の形態１に対する第２比較例を説明するための上面図である。
【図５】本発明の実施の形態１において、ワイヤボンディング組み立て歩留まりのダミー禁止領域幅依存性を示す図である。
【図６】本発明の実施の形態１において、ワイヤボンディング組み立て歩留まりのダミーパターン幅依存性を示す図である。
【図７】本発明の実施の形態２による半導体装置を説明するための上面図である。
【図８】本発明の実施の形態２において、ワイヤボンディング組み立て歩留まりのダミー禁止領域幅依存性を示す図である。
【図９】ダマシン配線構造を有する半導体装置を示す断面図である。
【図１０】図９に示した半導体装置の製造方法を示す工程断面図である。
【図１１】ダミー配線を有する半導体装置を示す上面図である。
【図１２】図１１に示した半導体装置のＤ−Ｄ’断面図である。
【図１３】図１３は、シリコン酸化膜、有機低誘電率膜及び無機低誘電率膜の弾性率を比較した図である。
【符号の説明】
【００３６】
１０    高速デバイス（ＭＰＵ）
１１    ロジック回路
１２    ＰＬＬ
１３    Ｌ１キャッシュ
１４    Ｌ２キャッシュ
１５    ペリフェラルＩ／Ｏ
１０１  マクロ回路Ａ
１０２  マクロ回路Ｂ
１０３  マクロ間隔
１０４  電源配線
１０５  ＧＮＤ配線
１０６  信号チャネル
１０７  信号線
１０８，２０８  ダミー禁止領域
１０９，２０９  金属ダミーパターン
１１０  パワーリング
１１１  絶縁膜ダミーパターン
【図１】
2005223203.tif 000003
【図２】
2005223203.tif 000004
【図３】
2005223203.tif 000005
【図４】
2005223203.tif 000006
【図５】
2005223203.tif 000007
【図６】
2005223203.tif 000008
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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