(57)【要約】【課題】  不揮発性メモリ素子の記憶状態の変更により所定の閾値を変更自在に保持する参照セルの当該閾値を、その閾値ばらつきを抑制して短時間で所定値に設定可能な不揮発性メモリ素子の閾値制御回路を提供する。【解決手段】  一方の第１入力が参照セルの少なくとも１つに連通可能で、比較出力を外部に出力可能なコンパレータ回路２，３と、コンパレータ回路２，３の第１入力に、外部からの制御によって、所定の第１基準閾値に対応する第１基準電圧または第１基準電流を入力可能な第１基準閾値設定部４と、コンパレータ回路２，３の他方の第２入力に、外部からの制御によって、第１基準閾値に対して所定量オフセットした第２基準閾値に対応する第２基準電圧または第２基準電流を入力可能な第２基準閾値設定部５，６を備える。【選択図】  図２
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【特許請求の範囲】
【請求項１】
不揮発性メモリ素子の記憶状態の変更により所定の閾値を変更自在に保持する参照セルの前記閾値を所定値に設定するための不揮発性メモリ素子の閾値制御回路であって、
一方の第１入力が前記参照セルの少なくとも１つに連通可能で、比較出力を外部に出力可能なコンパレータ回路と、
前記コンパレータ回路の前記第１入力に、外部からの制御によって、所定の第１基準閾値に対応する第１基準電圧または第１基準電流を入力可能な第１基準閾値設定部と、
前記コンパレータ回路の他方の第２入力に、外部からの制御によって、前記第１基準閾値に対して所定量オフセットした第２基準閾値に対応する第２基準電圧または第２基準電流を入力可能な第２基準閾値設定部と、
を備えてなることを特徴とする不揮発性メモリ素子の閾値制御回路。
【請求項２】
前記第１基準閾値設定部が、第１テスト端子からのゲート電圧制御によって第２テスト端子を介して測定可能なドレイン電流を通電可能な第１ＭＯＳＦＥＴ素子を備えてなり、
前記第２基準閾値設定部が、第３テスト端子からのゲート電圧制御によってドレイン電流を制御可能な第２ＭＯＳＦＥＴ素子を備えてなり、
前記コンパレータ回路の前記比較出力に第４テスト端子が接続していることを特徴とする請求項１に記載の不揮発性メモリ素子の閾値制御回路。
【請求項３】
前記コンパレータ回路と前記第２基準閾値設定部を２組備えてなることを特徴とする請求項１または２に記載の不揮発性メモリ素子の閾値制御回路。
【請求項４】
前記参照セルに所定の電気的ストレスを印加することにより前記参照セルが保持する前記閾値を変更可能な閾値変更回路と、
前記閾値変更回路の動作を、前記コンパレータ回路の前記比較出力の出力レベルに応じて制御する閾値変更制御回路を備えていることを特徴とする請求項１〜３の何れか１項に記載の不揮発性メモリ素子の閾値制御回路。
【請求項５】
前記参照セルが保持する前記閾値が前記不揮発性メモリ素子の閾値電圧であって、
前記閾値変更回路が、前記閾値電圧が高くなるように前記参照セルに所定の電気的ストレスを印加する参照セル書き込み回路を備えてなることを特徴とする請求項４に記載の不揮発性メモリ素子の閾値制御回路。
【請求項６】
前記参照セルが保持する前記閾値が前記不揮発性メモリ素子の閾値電圧であって、
前記閾値変更回路が、前記閾値電圧が低くなるように前記参照セルに所定の電気的ストレスを印加する参照セル消去回路を備えてなることを特徴とする請求項４または５に記載の不揮発性メモリ素子の閾値制御回路。
【請求項７】
前記閾値変更回路が、前記閾値の変化が所定値以上となる条件での電気的ストレスを印加する第１閾値変更モードと、前記閾値の変化が前記所定値未満となる条件での電気的ストレスを印加する第２閾値変更モードの少なくとも２つの動作モードで、前記参照セルに前記所定の電気的ストレスを印加可能に構成されていることを特徴とする請求項４〜６の何れか１項に記載の不揮発性メモリ素子の閾値制御回路。
【請求項８】
前記第１基準閾値設定部と前記第２基準閾値設定部が、夫々同じ電流増幅率の電流増幅回路を備えていることを特徴とする請求項１〜７の何れか１項に記載の不揮発性メモリ素子の閾値制御回路。
【請求項９】
前記不揮発性メモリ素子が、電気的ストレスの印加により閾値電圧が可逆的に変化可能であることを特徴とする請求項１〜８の何れか１項に記載の不揮発性メモリ素子の閾値制御回路。
【請求項１０】
請求項１〜９の何れか１項に記載の不揮発性メモリ素子の閾値制御回路と、
前記不揮発性メモリ素子を備えたメモリセルをアレイ状に配列してなるメモリセルアレイと、
前記メモリセルアレイの中から選択された前記メモリセルに記憶されたデータを読み出す読み出し回路を備えてなる不揮発性半導体メモリ装置であって、
前記閾値制御回路を用いて閾値の設定された前記参照セルの１または複数が、前記読み出し回路に入力される参照電圧または参照電流の発生用に使用されることを特徴とする不揮発性半導体メモリ装置。
【請求項１１】
前記閾値制御回路を用いて閾値の設定された前記参照セルの他の１または複数が、前記読み出し回路以外で使用される基準電圧を発生する基準電圧発生回路で使用されることを特徴とする請求項１０に記載の不揮発性半導体メモリ装置。
【請求項１２】
前記閾値制御回路を用いて閾値の設定された前記参照セルの他の１または複数が、高電圧を発生する昇圧回路で使用されることを特徴とする請求項１０または１１に記載の不揮発性半導体メモリ装置。
【請求項１３】
不揮発性メモリ素子の記憶状態の変更により所定の閾値を変更自在に保持する参照セルの前記閾値を所定値に設定するための不揮発性メモリ素子の閾値制御方法であって、
コンパレータ回路の前記参照セルが連通する側の第１入力に対して、外部からの制御によって、所定の第１基準閾値に対応する第１基準電圧または第１基準電流を入力する第１基準閾値設定工程と、
前記コンパレータ回路の他方の第２入力に、外部からの制御によって、前記第１基準閾値に対して所定量オフセットした第２基準閾値に対応する第２基準電圧または第２基準電流を入力可能な外部制御条件を抽出する第２基準閾値設定工程と、
を有することを特徴とする不揮発性メモリ素子の閾値制御方法。
【請求項１４】
前記コンパレータ回路の前記第２入力に、外部からの制御によって、前記第１基準閾値に対して前記第２基準閾値とは逆方向に所定量オフセットした第３基準閾値に対応する第３基準電圧または第３基準電流を入力可能な外部制御条件を抽出する第３基準閾値設定工程を有することを特徴とする請求項１３に記載の不揮発性メモリ素子の閾値制御方法。
【請求項１５】
不揮発性メモリ素子の記憶状態の変更により所定の閾値を変更自在に保持する参照セルの前記閾値を所定値に設定するための不揮発性メモリ素子の閾値制御方法であって、
第１のコンパレータ回路と第２のコンパレータ回路の前記参照セルが連通する側の各第１入力に対して、外部からの制御によって、所定の第１基準閾値に対応する第１基準電圧または第１基準電流を入力する第１基準閾値設定工程と、
前記第１のコンパレータ回路の他方の第２入力に、外部からの制御によって、前記第１基準閾値に対して所定量オフセットした第２基準閾値に対応する第２基準電圧または第２基準電流を入力可能な外部制御条件を抽出する第２基準閾値設定工程と、
前記第２のコンパレータ回路の他方の第２入力に、外部からの制御によって、前記第１基準閾値に対して前記第２基準閾値とは逆方向に所定量オフセットした第３基準閾値に対応する第３基準電圧または第３基準電流を入力可能な外部制御条件を抽出する第３基準閾値設定工程と、
を有することを特徴とする不揮発性メモリ素子の閾値制御方法。
【請求項１６】
前記参照セルに所定の電気的ストレスを印加することにより前記参照セルが保持する前記閾値を所定の初期値から増大または減少させる閾値変更工程と、
前記閾値変更工程における前記電気的ストレスの印加後、前記第２基準閾値設定工程で抽出された前記外部制御条件を用いて、前記第２基準閾値設定工程で用いた前記コンパレータ回路の前記第２入力に、前記第２基準電圧または第２基準電流を入力し、当該コンパレータ回路の前記第１入力に、前記閾値変更工程で前記閾値を変化させた前記参照セルの変化後の前記閾値に対応する電圧または電流を入力し、当該コンパレータ回路の出力レベルにより当該変化後の前記閾値の状態を検証する第１閾値検証工程と、
前記閾値変更工程における前記電気的ストレスの印加後、前記第３基準閾値設定工程で抽出された前記外部制御条件を用いて、前記第３基準閾値設定工程で用いた前記コンパレータ回路の前記第２入力に、前記第３基準電圧または第３基準電流を入力し、当該コンパレータ回路の前記第１入力に、前記閾値変更工程で前記閾値を変化させた前記参照セルの変化後の前記閾値に対応する電圧または電流を入力し、当該コンパレータ回路の出力レベルにより当該変化後の前記閾値の状態を検証する第２閾値検証工程と、
を有することを特徴とする請求項１４または１５に不揮発性メモリ素子の閾値制御方法。
【請求項１７】
前記第１閾値検証工程の前記第２閾値検証工程の各検証結果に基づいて前記閾値が、前記第１基準閾値と前記第２基準閾値の間に収まっている否かの判定を行う閾値判定工程と、
前記閾値判定工程において、前記閾値が前記第１基準閾値と前記第２基準閾値の間に収まっていないと判定された場合に、前記閾値変更工程、前記第１閾値検証工程、前記第２閾値検証工程、及び、前記閾値判定工程を再度繰り返すことを特徴とする請求項１６に不揮発性メモリ素子の閾値制御方法。
【請求項１８】
前記閾値変更工程が、前記閾値の変化が所定値以上となる条件での電気的ストレスを印加する第１閾値変更工程と、前記閾値の変化が前記所定値未満となる条件での電気的ストレスを印加する第２閾値変更工程を少なくとも有し、前記第１閾値変更工程を前記第２閾値変更工程に先行して実行することを特徴とする請求項１６または１７に不揮発性メモリ素子の閾値制御方法。
【請求項１９】
前記閾値変更工程が、前記閾値の変化が所定値以上となる条件での電気的ストレスを印加する第１閾値変更工程と、前記閾値の変化が前記所定値未満となる条件での電気的ストレスを印加する第２閾値変更工程を少なくとも有し、
少なくとも初回に実行する前記閾値変更工程において前記第１閾値変更工程を実行し、
前記閾値判定工程において、前記閾値が前記第１基準閾値と前記第２基準閾値の間に収まっていないと判定され、前記閾値変更工程を再度繰り返し実行する場合、前記第２閾値変更工程を実行することを特徴とする請求項１７に不揮発性メモリ素子の閾値制御方法。
【請求項２０】
前記参照セルに所定の電気的ストレスを印加することにより前記参照セルが保持する前記閾値を変更可能な閾値変更回路と、前記閾値変更回路の動作を制御する閾値変更制御回路を、前記参照セルと同一半導体基板上に備え、
前記閾値変更工程における前記電気的ストレスの印加が、前記閾値変更回路によって実行され、
前記閾値変更工程における前記閾値変更回路の動作制御、前記第１閾値検証工程、前記第２閾値検証工程、及び、前記閾値判定工程が、前記閾値変更制御回路によって実行されることを特徴とする請求項１６〜１９に不揮発性メモリ素子の閾値制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリ素子の記憶状態の変更により所定の閾値を変更自在に保持可能な参照セルに対し、前記閾値を所定値に設定するための不揮発性メモリ素子の閾値制御回路に関する。
【背景技術】
【０００２】
従来の不揮発性半導体メモリ装置、例えばフラッシュメモリ等では、ユーザがデータを記憶させる用途としてのメモリセル以外に、メモリセルを構成する不揮発性メモリ素子の特性を活かして、不揮発性半導体メモリ装置の周辺回路にも不揮発性メモリ素子を設け、種々の用途に使用している。例えば、メモリセルのデータ読み出し用の参照電圧を生成するためのダミーメモリセルや、高電圧発生回路用の参照電圧を発生させるためのメモリセル等がある。当該周辺回路で使用されるメモリセルは、夫々の閾値が周辺回路の対応する用途及び動作に適した適正値に、生産工場出荷前のテスト段階で設定され、ユーザが工場出荷後に設定することはない。
【０００３】
上述のように、不揮発性メモリ素子をユーザデータの記憶用途以外にも利用することで、製造工程時に発生するプロセス起因の特性のばらつきや、回路動作マージン等を、テスタを用いて調整することが可能となり、製品歩留まりの向上が可能となる。
【０００４】
しかしながら、近年の不揮発性半導体メモリ装置の高機能化に伴い、当該周辺回路に使用する不揮発性メモリ素子の数が急速に多くなってきている。周辺回路に使用する不揮発性メモリ素子の閾値は、ユーザデータ（一般には２値または４値のデータ）を記憶するメモリセルアレイ部と異なり、高精度の閾値設定が必要となる。例えば、センスアンプで２値のユーザデータを読み出す回路の場合、センスアンプは０１判定（２値判定）を行うだけだが、その０１判定を行う基準電圧を不揮発性メモリ素子で生成する場合、その不揮発性メモリ素子の閾値の絶対値が重要になってくる。この絶対値がばらつくと、０１判定を行う基準電圧もばらつき、結果、センスアンプの読み出しマージンが減少し、不揮発性半導体メモリ装置の読み出し性能が低下することになる。
【０００５】
従来、当該周辺回路用の不揮発性メモリ素子は、生産工場のメモリテスタで書き込み（閾値設定）、及び、設定した閾値の確認を行ってきた。しかしながら、不揮発性半導体メモリ装置の内部回路を外部からコントロールしているため、無駄な待ち時間や、テスタの動作上の制約のため、ある程度の処理時間が必要となっていた（例えば、下記特許文献１の「従来の技術」及び「発明が解決しようとする課題」の欄参照）。
【０００６】
周辺回路に使用する不揮発性メモリ素子の数が少ない場合、その閾値設定に要する処理時間も短かったが、周辺回路に使用する不揮発性メモリ素子の数が多くなってくると、その閾値設定に要する処理時間も無視できない程に長くなり、結果として、テスト時間の増大になってくる。結果、テスト時間の増大となり、この事は、チップコストの増大につながる。
【０００７】
そこで、周辺回路に使用する不揮発性メモリ素子の数が多い場合に、当該閾値設定処理を内部回路で自動的に処理することにより、当該閾値設定処理に要する処理時間の短縮を図る手法が、下記の特許文献２に開示されている。特許文献２の手法では、内部にマスターリファレンスセル（不揮発性メモリ素子）を設け、このマスターリファレンスセルの閾値とリファレンスセル（不揮発性メモリ素子）の閾値とをコンパレータ回路で比較し、この比較結果に応じて、自動的に各リファレンスセルの閾値がマスターリファレンスセルの閾値と同一になるように設定している。特許文献２では、マスターリファレンスセルの閾値となるようにリファレンスセルの閾値を内部回路で自動的に調整しているため、閾値設定処理時間を大幅に短縮できる。
【特許文献１】特開平１０−２６１７６８号公報
【特許文献２】特開２００４−３９０７５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記の特許文献２では、マスターリファレンスセル自体の閾値設定処理時に閾値のばらつきが存在するため、最終的な閾値設定対象となる多数のリファレンスセルの設定閾値には、自己の閾値ばらつきに、マスターリファレンスセルの閾値ばらつきが加算され、ばらつきが増大する。また、チップによってはリファレンスセルの閾値設定に使用するコンパレータ回路のオフセット電圧が大きくばらつき、設定閾値が所望の閾値からずれる可能性がある。その結果、リファレンスセルの設定閾値のばらつきが更に大きくなるという問題を有している。
【０００９】
本発明は、上記問題点に鑑みてなされたもので、その目的は、不揮発性メモリ素子の記憶状態の変更により所定の閾値を変更自在に保持する参照セルの当該閾値を、その閾値ばらつきを抑制して短時間で所定値に設定可能な不揮発性メモリ素子の閾値制御回路及び方法を提供することにある。
【課題を解決するための手段】
【００１０】
上記目的を達成するための本発明に係る不揮発性メモリ素子の閾値制御回路は、不揮発性メモリ素子の記憶状態の変更により所定の閾値を変更自在に保持する参照セルの前記閾値を所定値に設定するための不揮発性メモリ素子の閾値制御回路であって、一方の第１入力が前記参照セルの少なくとも１つに連通可能で、比較出力を外部に出力可能なコンパレータ回路と、前記コンパレータ回路の前記第１入力に、外部からの制御によって、所定の第１基準閾値に対応する第１基準電圧または第１基準電流を入力可能な第１基準閾値設定部と、前記コンパレータ回路の他方の第２入力に、外部からの制御によって、前記第１基準閾値に対して所定量オフセットした第２基準閾値に対応する第２基準電圧または第２基準電流を入力可能な第２基準閾値設定部と、を備えてなることを特徴とする。
【００１１】
尚、本発明において「連通」とは、回路上の２点が、直接電気的に接続する場合以外に、所定の電気回路、例えば、導通状態が制御信号により切り替わるスイッチング素子等を介して接続する場合を含む概念である。
【００１２】
上記特徴により、本発明に係る不揮発性メモリ素子の閾値制御回路は、メモリテスタ等による外部からの制御によってコンパレータ回路の一方の第１入力に所定の第１基準閾値に対応する第１基準電圧または第１基準電流を入力し、コンパレータ回路の他方の第２入力に、外部からの制御によって、第２基準電圧または第２基準電流を入力し、コンパレータ回路から比較出力を外部に出力することができる。従って、外部からその比較出力を確認することで、コンパレータ回路の第２入力に入力される第２基準電圧または第２基準電流を第１基準閾値に対応する第１基準電圧または第１基準電流に所定のオフセット量で一致させる制御が外部から可能となる。つまり、コンパレータ回路の第２入力に所定の第１基準閾値から所定量オフセットした第２基準閾値を対応付けることができる。この結果、コンパレータ回路の第１入力に閾値の設定対象となっている参照セルを連通させると、コンパレータ回路によって、当該参照セルの現状の閾値と第２基準閾値を比較することができる。従って、例えば当該参照セルを別途設けられた書き込み回路等により、所定の初期値から所定の目標値に閾値を徐々に設定していく場合に、当該目標値を第１基準閾値とし、第２基準閾値をその目標値より僅かに初期値側にオフセットさせることで、コンパレータ回路の比較出力の変化を確認することで、参照セルの閾値が第２基準閾値を超えて、目標値の第１基準閾値に一致または略一致していることが判別できる。つまり、書き込み回路をコンパレータ回路の比較出力の出力レベルにより制御することで、多数の参照セルの閾値設定をメモリテスタ等による外部からの制御に依らずに、内部で自動的に処理することができ、処理時間の短縮化が図れる。
【００１３】
また、第１基準閾値を参照値とする第２基準閾値の設定と、第２基準閾値を参照値とする参照セルの閾値設定の両方の処理において、同じコンパレータ回路を使用するため、コンパレータ回路に存在するオフセットを相殺することができ、参照セルの閾値設定を高精度に制御できる。更に、第１基準閾値に対応する第１基準電圧または第１基準電流の入力は、メモリテスタ等による外部からの制御で直接行われるため、第１基準閾値のばらつきを、チップ内部に設定する場合と比較して大幅に抑制することができ、参照セルの閾値設定を更に高精度に制御できる。
【００１４】
以上を纏めれば、本発明に係る不揮発性メモリ素子の閾値制御回路によれば、第２基準閾値までの設定を、メモリテスタ等による外部からの制御によって高精度に行い、多数の参照セルの閾値設定を、外部制御によって高精度に設定された第２基準閾値を用いて内部処理することで高速に処理可能となる。
【００１５】
更に、外部からコンパレータ回路の比較出力を確認することで、コンパレータ回路の第２入力に入力される第２基準電圧または第２基準電流を第１基準閾値に対応する第１基準電圧または第１基準電流に所定のオフセット量で一致させる制御を外部から行う場合に、所定のオフセット量を２通り設定することが可能であり、各オフセット量に対応する外部からの制御条件を外部で記憶することで、参照セルの現状の閾値と第２基準閾値を比較する場合に、２種類の第２基準閾値との比較が同じコンパレータ回路を用いて時分割で実行できる。結果として、参照セルの閾値を２種類の第２基準閾値に挟まれた領域に収めることが可能となり、当該領域の幅を上記オフセット量により制御することで、参照セルの設定閾値を高精度に調整可能となる。
【００１６】
更に、本発明に係る不揮発性メモリ素子の閾値制御回路は、前記コンパレータ回路と前記第２基準閾値設定部を２組備えてなるのも好ましい。この場合、外部からコンパレータ回路の比較出力を確認することで、コンパレータ回路の第２入力に入力される第２基準電圧または第２基準電流を第１基準閾値に対応する第１基準電圧または第１基準電流に所定のオフセット量で一致させる制御を外部から行う場合に、２つのコンパレータ回路で夫々異なるオフセット量を各別に設定することが可能であり、各オフセット量に対応する外部からの制御条件を外部で記憶することで、参照セルの現状の閾値と第２基準閾値を２つのコンパレータ回路で各別に同時に比較することができる。結果として、参照セルの閾値を２種類の第２基準閾値に挟まれた領域に収めることが短時間で可能となり、当該領域の幅を上記オフセット量により制御することで、参照セルの設定閾値を高精度に短時間に調整可能となる。
【００１７】
上記目的を達成するための本発明に係る不揮発性メモリ素子の閾値制御方法は、不揮発性メモリ素子の記憶状態の変更により所定の閾値を変更自在に保持する参照セルの前記閾値を所定値に設定するための不揮発性メモリ素子の閾値制御方法であって、コンパレータ回路の前記参照セルが連通する側の第１入力に対して、外部からの制御によって、所定の第１基準閾値に対応する第１基準電圧または第１基準電流を入力する第１基準閾値設定工程と、前記コンパレータ回路の他方の第２入力に、外部からの制御によって、前記第１基準閾値に対して所定量オフセットした第２基準閾値に対応する第２基準電圧または第２基準電流を入力可能な外部制御条件を抽出する第２基準閾値設定工程と、を有することを特徴とする。
【００１８】
上記特徴により、本発明に係る不揮発性メモリ素子の閾値制御方法は、第１基準閾値設定工程において、メモリテスタ等による外部からの制御によってコンパレータ回路の一方の第１入力に所定の第１基準閾値に対応する第１基準電圧または第１基準電流を入力し、第２基準閾値設定工程において、コンパレータ回路の他方の第２入力に、外部からの制御によって、第２基準電圧または第２基準電流を入力し、コンパレータ回路から比較出力を外部に出力することができる。従って、第２基準閾値設定工程において、外部からその比較出力を確認することで、コンパレータ回路の第２入力に入力される第２基準電圧または第２基準電流を第１基準閾値に対応する第１基準電圧または第１基準電流に所定のオフセット量で一致させる制御が、抽出した外部制御条件により外部から可能となる。つまり、コンパレータ回路の第２入力に所定の第１基準閾値から所定量オフセットした第２基準閾値を対応付けることができる。この結果、コンパレータ回路の第１入力に閾値の設定対象となっている参照セルを連通させ、第２入力に第２基準閾値に対応する第２基準電圧または第２基準電流を入力するように抽出した外部制御条件により外部から制御すると、コンパレータ回路によって、当該参照セルの現状の閾値と第２基準閾値を比較することができる。従って、例えば当該参照セルを別途設けられた書き込み回路等により、所定の初期値から所定の目標値に閾値を徐々に設定していく場合に、当該目標値を第１基準閾値とし、第２基準閾値をその目標値より僅かに初期値側にオフセットさせることで、コンパレータ回路の比較出力の変化を確認することで、参照セルの閾値が第２基準閾値を超えて、目標値の第１基準閾値に一致または略一致していることが判別できる。つまり、書き込み回路をコンパレータ回路の比較出力の出力レベルにより制御することで、多数の参照セルの閾値設定をメモリテスタ等による外部からの制御に依らずに、内部で自動的に処理することができ、処理時間の短縮化が図れる。
【００１９】
また、第２基準閾値設定工程における第１基準閾値を参照値とする第２基準閾値の設定条件（外部制御条件）の抽出と、当該外部制御条件により再現される第２基準閾値を参照値とする参照セルの閾値設定の両方の処理において、同じコンパレータ回路を使用できるため、コンパレータ回路に存在するオフセットを相殺することができ、参照セルの閾値設定を高精度に制御できる。更に、第１基準閾値設定工程において、第１基準閾値に対応する第１基準電圧または第１基準電流の入力は、メモリテスタ等による外部からの制御で直接行われるため、第１基準閾値のばらつきを、チップ内部に設定する場合と比較して大幅に抑制することができ、参照セルの閾値設定を更に高精度に制御できる。
【００２０】
以上を纏めれば、本発明に係る不揮発性メモリ素子の閾値制御方法によれば、第２基準閾値までの設定（外部制御条件の抽出と、当該外部制御条件を用いた第２基準閾値の再現）を、メモリテスタ等による外部からの制御によって高精度に行うことが可能なため、多数の参照セルの閾値設定を、外部制御によって高精度に設定された第２基準閾値を用いて内部処理することで高速に処理可能となる。つまり、多数の参照セルの閾値設定時における外部からの制御は、コンパレータ回路の第２入力に、第２基準閾値に対応する第２基準電圧または第２基準電流を入力するだけでよい。
【００２１】
更に、本発明に係る不揮発性メモリ素子の閾値制御方法は、上記特徴に加えて、前記コンパレータ回路の前記第２入力に、外部からの制御によって、前記第１基準閾値に対して前記第２基準閾値とは逆方向に所定量オフセットした第３基準閾値に対応する第３基準電圧または第３基準電流を入力可能な外部制御条件を抽出する第３基準閾値設定工程を有するのも好ましい。
【００２２】
これにより、参照セルの現状の閾値と第２基準閾値の比較と、参照セルの現状の閾値と第３基準閾値の比較を、同じコンパレータ回路を用いて時分割で実行できる。結果として、参照セルの閾値を第２基準閾値と第３基準閾値に挟まれた領域に収めることが可能となり、当該領域の幅を上記各オフセット量により制御することで、参照セルの設定閾値を高精度に調整可能となる。
【００２３】
また、本発明に係る他の不揮発性メモリ素子の閾値制御方法は、不揮発性メモリ素子の記憶状態の変更により所定の閾値を変更自在に保持する参照セルの前記閾値を所定値に設定するための不揮発性メモリ素子の閾値制御方法であって、第１のコンパレータ回路と第２のコンパレータ回路の前記参照セルが連通する側の各第１入力に対して、外部からの制御によって、所定の第１基準閾値に対応する第１基準電圧または第１基準電流を入力する第１基準閾値設定工程と、前記第１のコンパレータ回路の他方の第２入力に、外部からの制御によって、前記第１基準閾値に対して所定量オフセットした第２基準閾値に対応する第２基準電圧または第２基準電流を入力可能な外部制御条件を抽出する第２基準閾値設定工程と、前記第２のコンパレータ回路の他方の第２入力に、外部からの制御によって、前記第１基準閾値に対して前記第２基準閾値とは逆方向に所定量オフセットした第３基準閾値に対応する第３基準電圧または第３基準電流を入力可能な外部制御条件を抽出する第３基準閾値設定工程と、を有することを特徴とする。
【００２４】
上記特徴により、本発明に係る他の不揮発性メモリ素子の閾値制御方法は、第１基準閾値設定工程において、メモリテスタ等による外部からの制御によって第１及び第２のコンパレータ回路の一方の第１入力に所定の第１基準閾値に対応する第１基準電圧または第１基準電流を入力し、第２基準閾値設定工程において、第１のコンパレータ回路の他方の第２入力に、外部からの制御によって、第２基準電圧または第２基準電流を入力し、コンパレータ回路から比較出力を外部に出力し、第３基準閾値設定工程において、第２のコンパレータ回路の他方の第２入力に、外部からの制御によって、第３基準電圧または第３基準電流を入力し、コンパレータ回路から比較出力を外部に出力することができる。従って、第２基準閾値設定工程において、外部からその比較出力を確認することで、第１のコンパレータ回路の第２入力に入力される第２基準電圧または第２基準電流を第１基準閾値に対応する第１基準電圧または第１基準電流に所定のオフセット量で一致させる制御が、抽出した外部制御条件により外部から可能となる。更に、第３基準閾値設定工程において、外部からその比較出力を確認することで、第２のコンパレータ回路の第２入力に入力される第３基準電圧または第３基準電流を第１基準閾値に対応する第１基準電圧または第１基準電流に、第２基準閾値とは逆方向のオフセット量で一致させる制御が、抽出した外部制御条件により外部から可能となる。つまり、第１及び第２のコンパレータ回路の各第２入力に所定の第１基準閾値から両方向に所定量オフセットした第２基準閾値と第３基準閾値を対応付けることができる。この結果、第１及び第２のコンパレータ回路の各第１入力に閾値の設定対象となっている参照セルを連通させ、第１のコンパレータ回路の第２入力に第２基準閾値に対応する第２基準電圧または第２基準電流を入力するように抽出した外部制御条件により外部から制御し、第２のコンパレータ回路の第２入力に第３基準閾値に対応する第３基準電圧または第３基準電流を入力するように抽出した外部制御条件により外部から制御すると、第１及び第２のコンパレータ回路によって、当該参照セルの現状の閾値と第２基準閾値及び当該参照セルの現状の閾値と第３基準閾値を同時に比較することができる。従って、例えば当該参照セルを別途設けられた書き込み回路等により、所定の初期値から所定の目標値に閾値を徐々に設定していく場合に、当該目標値を第１基準閾値とし、第２基準閾値をその目標値より僅かに初期値側（または、初期値と反対側）にオフセットさせ、第３基準閾値をその目標値より僅かに初期値と反対側（または、初期値側）にオフセットさせることで、第１及び第２のコンパレータ回路の比較出力の変化を確認することで、参照セルの閾値が第２基準閾値と第３基準閾値の中間値となり、目標値の第１基準閾値に一致または略一致していることが判別できる。つまり、書き込み回路をコンパレータ回路の比較出力の出力レベルにより制御することで、多数の参照セルの閾値設定をメモリテスタ等による外部からの制御に依らずに、内部で自動的に処理することができ、処理時間の短縮化が図れる。
【００２５】
また、第２基準閾値設定工程における第１基準閾値を参照値とする第２基準閾値の設定条件（外部制御条件）の抽出と、当該外部制御条件により再現される第２基準閾値を参照値とする参照セルの閾値設定の両方の処理において、同じコンパレータ回路を使用できるため、また、第３基準閾値設定工程における第１基準閾値を参照値とする第３基準閾値の設定条件（外部制御条件）の抽出と、当該外部制御条件により再現される第３基準閾値を参照値とする参照セルの閾値設定の両方の処理において、同じコンパレータ回路を使用できるため、第１及び第２のコンパレータ回路に存在するオフセットを相殺することができ、参照セルの閾値設定を高精度に制御できる。更に、第１基準閾値設定工程において、第１基準閾値に対応する第１基準電圧または第１基準電流の入力は、メモリテスタ等による外部からの制御で直接行われるため、第１基準閾値のばらつきを、チップ内部に設定する場合と比較して大幅に抑制することができ、参照セルの閾値設定を更に高精度に制御できる。
【００２６】
以上を纏めれば、本発明に係る他の不揮発性メモリ素子の閾値制御方法によれば、第２基準閾値及び第３基準閾値までの設定（外部制御条件の抽出と、当該外部制御条件を用いた第２基準閾値及び第３基準閾値の再現）を、メモリテスタ等による外部からの制御によって高精度に行うことが可能なため、多数の参照セルの閾値設定を、外部制御によって高精度に設定された第２基準閾値と第３基準閾値を用いて内部処理することで高速に処理可能となる。つまり、多数の参照セルの閾値設定時における外部からの制御は、第１及び第２コンパレータ回路の第２入力に、夫々、第２基準閾値に対応する第２基準電圧または第２基準電流と、第３基準閾値に対応する第３基準電圧または第３基準電流を入力するだけでよい。
【００２７】
尚、本発明に係る不揮発性メモリ素子の閾値制御方法における第３基準閾値は、本発明に係る不揮発性メモリ素子の閾値制御回路の第２基準閾値設定部によって、２通りのオフセット量で各別に設定された２種類の第２基準閾値の片方に相当する。
【発明を実施するための最良の形態】
【００２８】
次に、本発明に係る不揮発性メモリ素子の閾値制御回路及び方法（以下、適宜「本発明回路」及び「本発明方法」と称す。）の一実施の形態につき、図面を参照して説明する。
【００２９】
〈第１実施形態〉
本発明回路１は、不揮発性半導体メモリ装置の内部回路として同一半導体基板上に形成され、図１に示すように、２つのコンパレータ回路２，３、第１基準閾値設定部４、２つの第２基準閾値設定部５，６、閾値変更回路７、閾値変更制御回路８、及び、第１基準閾値設定部４と２つの第２基準閾値設定部５，６に対する負荷回路９，１０，１１を備えて構成される。また、本発明回路１による閾値設定の制御対象となる参照セルを複数配列してなる第１参照セルアレイ１２と第２参照セルアレイ１３を、同一半導体基板上に夫々備えている。第１参照セルアレイ１２と第２参照セルアレイ１３の各参照セルは、所定の不揮発性メモリ素子を備えて構成され、不揮発性メモリ素子の記憶状態の変更により所定の閾値を変更自在に保持する。
【００３０】
コンパレータ回路２，３は公知の差動増幅回路で構成され、各コンパレータ回路２，３の第１入力（１対の入力の一方側）に、第１参照セルアレイ１２、第２参照セルアレイ１３、第１基準閾値設定部４、及び、負荷回路９が接続する。尚、第１参照セルアレイ１２と第２参照セルアレイ１３内の参照セル、及び、第１基準閾値設定部４で、同時に第１入力に電気的に導通するのは１つだけであり、第１参照セルアレイ１２、第２参照セルアレイ１３、及び、第１基準閾値設定部４内に設けられた選択用トランジスタによって制御される。また、コンパレータ回路２の第２入力（１対の入力の他方側）に、一方の第２基準閾値設定部５と負荷回路１０が接続し、コンパレータ回路３の第２入力に、他方の第２基準閾値設定部６と負荷回路１１が接続する。更に、図２に示すように、各コンパレータ回路２，３の比較出力は、２つの第４テスト端子１８，１９に各別に接続し、外部のメモリテスタ等のテスタ５０に出力可能に構成されるとともに、閾値変更制御回路８にも入力される。
【００３１】
第１基準閾値設定部４は、図２に示すように、第１基準閾値ＶＴ１に対応する第１基準電流Ｉｓ１をドレイン電流として調整可能な第１基準閾値設定用のＮ型ＭＯＳＦＥＴの第１ＭＯＳＦＥＴ４ａと、第１ＭＯＳＦＥＴ４ａをコンパレータ回路２，３の各第１入力に接続するＮ型ＭＯＳＦＥＴの選択用トランジスタ４ｂで構成される。具体的には、選択用トランジスタ４ｂのドレインがコンパレータ回路２，３の各第１入力に接続し、選択用トランジスタ４ｂのソースと第１ＭＯＳＦＥＴ４ａのドレインが接続し、第１ＭＯＳＦＥＴ４ａのゲートとソースが、夫々第１テスト端子１４と第２テスト端子１５に接続する。従って、第１基準閾値設定部４は、第１テスト端子１４と第２テスト端子１５を介して外部のテスタ５０と接続可能な構成となり、テスタ５０からの制御により、第１ＭＯＳＦＥＴ４ａのドレイン電流を第１基準電流Ｉｓ１に調整可能となる。
【００３２】
図２に示すように、２つの第２基準閾値設定部５，６は、夫々相異なる２つの第２基準閾値ＶＴ２ａ，ＶＴ２ｂに対応する第２基準電流Ｉｓ２ａ，Ｉｓ２ｂをドレイン電流として調整可能な第２基準閾値設定用のＮ型ＭＯＳＦＥＴの第２ＭＯＳＦＥＴ５ａ，６ａと、第２ＭＯＳＦＥＴ５ａ，６ａをコンパレータ回路２，３の各第２入力に接続するＮ型ＭＯＳＦＥＴの選択用トランジスタ５ｂ，６ｂで構成される。具体的には、選択用トランジスタ５ｂ，６ｂの各ドレインがコンパレータ回路２，３の各第２入力に各別に接続し、選択用トランジスタ５ｂ，６ｂの各ソースと第２ＭＯＳＦＥＴ５ａ，６ａの各ドレインが各別に接続し、第２ＭＯＳＦＥＴ５ａ，６ａの各ソースが夫々接地電位に接続し、第２ＭＯＳＦＥＴ５ａ，６ａの各ゲートが、２つの第３テスト端子１６，１７に各別に接続している。従って、２つの第２基準閾値設定部５，６は、夫々第３テスト端子１６，１７を介して外部のテスタ５０と接続可能な構成となり、テスタ５０からの制御により、第２ＭＯＳＦＥＴ５ａ，６ａのドレイン電流を、夫々２つの第２基準電流Ｉｓ２ａ，Ｉｓ２ｂに各別に調整可能となる。
【００３３】
閾値変更回路７は、第１参照セルアレイ１２と第２参照セルアレイ１３内の選択された１または複数の参照セルに対して、各参照セルの不揮発性メモリ素子の記憶状態を変更するために、不揮発性メモリ素子の各部に所定の電気的ストレスを印加して、各参照セルが保持する所定の閾値を変更する回路である。本実施形態において、不揮発性メモリ素子として後述するサイドウォールメモリを想定した場合、閾値変更回路７は、サイドウォールメモリにデータを書き込むための書き込み回路と、サイドウォールメモリからデータを消去する消去回路を備えて構成される。
【００３４】
閾値変更制御回路８は、閾値変更回路７の動作をコンパレータ回路２，３の各比較出力の出力レベルに応じて制御する。具体的な制御手順については後述する。
【００３５】
負荷回路９は、２つのコンパレータ回路２，３の第１入力に対して、第１参照セルアレイ１２と第２参照セルアレイ１３内の参照セルが選択されて連通した場合に、当該参照セルが、その保持する閾値に応じたセル電流を当該閾値に対応した電圧レベルに変換する回路で、例えば、図２に示すように、ゲートに所定のバイアス電圧を印加したＰ型ＭＯＳＦＥＴで構成される。同様に、負荷回路９は、２つのコンパレータ回路２，３の第１入力に対して、選択用トランジスタ４ｂが導通して第１基準閾値設定部４が選択され、第１基準閾値設定部４の第１ＭＯＳＦＥＴ４ａが連通した場合に、第１ＭＯＳＦＥＴ４ａのドレイン電流である第１基準閾値ＶＴ１に対応する第１基準電流Ｉｓ１を第１基準閾値ＶＴ１に対応する電圧レベルに変換する回路として機能する。
【００３６】
負荷回路１０，１１は、２つのコンパレータ回路２，３の各第２入力に対して、第２基準閾値設定部５，６の選択用トランジスタ５ｂ，６ｂが導通して、第２ＭＯＳＦＥＴ５ａ，６ａが夫々連通した場合に、第２ＭＯＳＦＥＴ５ａ，６ａの各ゲートを外部から制御して得られる２つの第２基準閾値ＶＴ２ａ，ＶＴ２ｂに対応する第２基準電流Ｉｓ２ａ，Ｉｓ２ｂを電圧レベルに変換する回路で、例えば、図２に示すように、ゲートに所定のバイアス電圧を印加したＰ型ＭＯＳＦＥＴで構成される。尚、図２において、負荷回路９，１０，１１の各Ｐ型ＭＯＳＦＥＴは同じゲート長／ゲート幅で構成される。
【００３７】
第１参照セルアレイ１２と第２参照セルアレイ１３は、夫々図３と図４に示すように、複数の参照セルと列選択回路２０，２１を備えて構成される。参照セルの選択は、参照セルを構成する不揮発性メモリ素子のサイドウォールメモリのゲートに接続する行選択線ＲＷＬ０〜ＲＷＬｍ、または、ＲＧ０〜ＲＧｎの１つと、列選択回路２０，２１によりサイドウォールメモリのソース及びドレインに接続する列選択線の１対を選択して実行される。参照セルの選択は、一般的な半導体メモリ装置におけるメモリセルの選択と基本的に同じである。
【００３８】
ここで、本発明回路１を内部回路として備える不揮発性半導体メモリ装置は、図３に示すように、参照セルと同じ不揮発性メモリ素子のサイドウォールメモリで構成されるメモリセルをアレイ状に配列してなるメモリセルアレイ２２、メモリセルアレイ２２中のメモリセルを列方向に沿って選択する列選択回路２３、メモリセルアレイ２２から選択されたメモリセルに記憶されているデータを読み出す読み出し回路２４を備えて構成される。尚、メモリセルアレイ２２中のメモリセルの行方向に沿って選択するには、同一行のメモリセルのゲートに共通に接続する行選択線ＷＬ０〜ＷＬｎの１本を選択することで実行される。
【００３９】
第１参照セルアレイ１２は、読み出し回路２４を構成するコンパレータ回路（差動増幅回路）の一方側の第２入力に連通し、読み出し回路２４の第２入力に対して、第１参照セルアレイ１２中の選択された参照セルが保持する閾値に対応する電圧レベルを供給する。他方、メモリセルアレイ２２の選択されたメモリセルは、列選択回路２３を介して読み出し回路２４の他方側の第１入力に連通し、読み出し回路２４の第１入力に対して、選択されたメモリセルに記憶されたデータに対応する電圧レベルを供給する。読み出し回路２４は、第１入力と第２入力の各電圧レベルを差動増幅して、読み出しデータとして出力する。尚、第１入力と第２入力の各電圧レベルは、夫々、第１入力と第２入力に夫々設けられた負荷回路（図示せず）により、選択されたメモリセルのセル電流と、選択された参照セルのセル電流（保持する閾値に対応する電流）を電圧に変換して得られる。
【００４０】
更に、本発明回路１を内部回路として備える不揮発性半導体メモリ装置は、図４に示すように、昇圧回路２５と基準電圧発生回路２６を備え、第２参照セルアレイ１３は、後述する昇圧回路２５と基準電圧発生回路２６に対して、所定の電圧レベルを供給可能に接続する。
【００４１】
本実施形態では、不揮発性メモリ素子として、例えば、図５に示すような素子構造のサイドウォールメモリ３０を想定する。また、この場合、サイドウォールメモリ３０により構成される参照セルの保持する閾値は、後述するサイドウォールメモリ３０の書き込みまたは消去動作で変化する閾値電圧となる。
【００４２】
図５（Ａ）に示すように、サイドウォールメモリ３０は、半導体基板３１表面に形成されたＰ型ウェル領域３２上にゲート絶縁膜３３を介して形成されたゲート電極３４と、ゲート電極３４下に配置されたチャネル領域３５と、チャネル領域３５の両側に配置され、チャネル領域３５と逆導電型を有するＮ型の拡散領域３６，３７と、ゲート電極３４の両側に形成された電荷を保持する機能を有するメモリ機能体３８，３９とを備えて構成される。メモリ機能体３８，３９は、電荷を保持するトラップ準位を有し、電荷保持膜となるシリコン窒化膜で形成されている。拡散領域３６，３７は、サイドウォールメモリ３０のソース領域またはドレイン領域として機能する。尚、図５（Ｂ）に、図２〜図４、その他の図面でサイドウォールメモリ３０を不揮発性メモリ素子として表記する場合のシンボルを併記する。
【００４３】
拡散領域３６，３７は、オフセット構造を有している。すなわち、拡散領域３６，３７はゲート電極３４下の領域４０には達しておらず、電荷保持膜（メモリ機能体３８，３９）下のオフセット領域４１がチャネル領域３５の一部を構成している。
【００４４】
サイドウォールメモリ３０の書き込み動作原理を、図６及び図７を用いて説明する。尚、ここではメモリ機能体３８，３９全体が電荷を保持する機能を有する場合について説明する。また、書き込みとは、サイドウォールメモリ３０がＮチャネル型である場合にはメモリ機能体３８，３９に電子を注入することを指す。以後、サイドウォールメモリ３０はＮチャネル型であるとして説明する。
【００４５】
第２のメモリ機能体３９に電子を注入する（書き込む）ためには、図６に示すように、Ｎ型の第１の拡散領域３６をソース電極に、Ｎ型の第２の拡散領域３７をドレイン電極とする。例えば、第１の拡散領域３６及びＰ型ウェル領域３２に０Ｖ、第２の拡散領域３７に＋５Ｖ、ゲート電極３４に＋５Ｖを印加する。このような電圧条件によれば、反転層４２が、第１の拡散領域３６（ソース電極）から延伸するが、第２の拡散領域３７（ドレイン電極）に達することなく、ピンチオフ点が発生する。電子は、ピンチオフ点から第２の拡散領域３７（ドレイン電極）まで高電界により加速され、所謂ホットエレクトロン（高エネルギーの伝導電子）となる。このホットエレクトロンが第２のメモリ機能体３９に注入されることにより書き込みが行なわれる。尚、第１のメモリ機能体３８近傍では、ホットエレクトロンが発生しないため、書き込みは行なわれない。
【００４６】
一方、第１のメモリ機能体３８に電子を注入する（書き込む）ためには、図７に示すように、第２の拡散領域３７をソース電極に、第１の拡散領域３６をドレイン電極とする。例えば、第２の拡散領域３７及びＰ型ウェル領域３２に０Ｖ、第１の拡散領域３６に＋５Ｖ、ゲート電極３４に＋５Ｖを印加する。このように、第２のメモリ機能体３９に電子を注入する場合に対し、ソース／ドレイン領域を入れ替えることにより、第１のメモリ機能体３８に電子を注入して、書き込みを行なうことができる。
【００４７】
上述の書き込み方法は、メモリセルアレイ２２のメモリセルだけでなく、当然に、第１参照セルアレイ１２と第２参照セルアレイ１３の参照セルの書き込みにも適用される。つまり、参照セルの書き込みは、閾値変更回路７の書き込み回路により、上述の各電圧（電気的ストレス）をゲート、ドレイン、ソースの各電極に印加して実行される。
【００４８】
次に、サイドウォールメモリ３０の消去動作原理を図８及び図９を用いて説明する。尚、消去とは、サイドウォールメモリ３０がＮチャネル型である場合にはメモリ機能体３８，３９から電子を抽出することを指し、書き込みとは逆の動作である。
【００４９】
第１のメモリ機能体３８に記憶された情報を消去する第１の方法では、図８に示すように、第１の拡散領域３６に正電圧（例えば、＋５Ｖ）、Ｐ型ウェル領域３２に０Ｖを印加して、第１の拡散領域３６とＰ型ウェル領域３２とのＰＮ接合に逆方向バイアスを掛け、更にゲート電極３４に負電圧（例えば、−５Ｖ）を印加する。このとき、ＰＮ接合のうちゲート電極３４付近では、負電圧が印加されたゲート電極の影響により、特にポテンシャルの勾配が急になる。そのため、バンド間トンネルによりＰＮ接合のＰ型ウェル領域３２側にホットホール（高エネルギーの正孔）が発生する。このホットホールが負の電位をもつゲート電極３４方向に引き込まれ、その結果、第１のメモリ機能体３８にホール注入が行なわれる。このようにして、第１のメモリ機能体３８の消去が行なわれる。このとき第２の拡散領域３７には０Ｖを印加すればよい。
【００５０】
第２のメモリ機能体３９に記憶された情報を消去する場合は、上記において第１の拡散領域と第２の拡散領域との電位を入れ替えればよい。
【００５１】
第１のメモリ機能体３８に記憶された情報を消去する第２の方法では、図９に示すように、第１の拡散領域３６に正電圧（例えば、＋４Ｖ）、第２の拡散領域３７に０Ｖ、ゲート電極３４に負電圧（例えば、−４Ｖ）、Ｐ型ウェル領域３２に正電圧（例えば、＋０．８Ｖ）を印加する。この際、Ｐ型ウェル領域３２と第２の拡散領域３７との間に順方向電圧が印加され、Ｐ型ウェル領域３２に電子が注入される。注入された電子は、Ｐ型ウェル領域３２と第１の拡散領域３６とのＰＮ接合まで拡散し、そこで強い電界により加速されてホットエレクトロンとなる。このホットエレクトロンは、ＰＮ接合において、電子−ホール対を発生させる。即ち、Ｐ型ウェル領域３２と第２の拡散領域３７との間に順方向電圧を印加することにより、Ｐ型ウェル領域３２に注入された電子がトリガーとなって、反対側に位置するＰＮ接合でホットホールが発生する。ＰＮ接合で発生したホットホールは負の電位をもつゲート電極３４方向に引きこまれ、その結果、第１のメモリ機能体３８に正孔注入が行なわれる。
【００５２】
この方法によれば、Ｐ型ウェル領域と第１の拡散領域３６とのＰＮ接合において、バンド間トンネルによりホットホールが発生するに足りない電圧しか印加されない場合においても、第２の拡散領域３７から注入された電子は、ＰＮ接合で電子−正孔対が発生するトリガーとなり、ホットホールを発生させることができる。従って、消去動作時の電圧を低下させることができる。特に、オフセット領域４１（図５参照）が存在する場合は、負の電位が印加されたゲート電極によりＰＮ接合が急峻となる効果が少ない。そのため、バンド間トンネルによるホットホールの発生が難しいが、第２の方法はその欠点を補い、低電圧で消去動作を実現することができる。
【００５３】
尚、第１のメモリ機能体３８に記憶された情報を消去する場合、第１の消去方法では、第１の拡散領域３６に＋５Ｖを印加しなければならなかったが、第２の消去方法では、＋４Ｖで足りる。このように、第２の方法によれば、消去時の電圧を低減することができるので、消費電力が低減され、ホットキャリアによるメモリ素子の劣化を抑制することができる。
【００５４】
また、何れの消去方法によっても、サイドウォールメモリ３０では過消去が起きにくい。ここで過消去とは、メモリ機能体に蓄積された正孔の量が増大するにつれ、飽和することなく閾値電圧が低下していく現象である。フラッシュメモリを代表とするＥＥＰＲＯＭでは大きな問題となっており、特に閾値電圧が負になった場合にメモリセルの選択が不可能になるという致命的な動作不良を生じる。一方、本実施形態におけるサイドウォールメモリ３０では、メモリ機能体３８，３９に大量の正孔が蓄積された場合においても、メモリ機能体下に電子が誘起されるのみで、ゲート絶縁膜３３下のチャネル領域３５のポテンシャルには殆ど影響を与えない。消去時の閾値電圧はゲート絶縁膜３３下のポテンシャルにより決まるので、過消去が起きにくくなる。
【００５５】
上述の各消去方法は、メモリセルアレイ２２のメモリセルだけでなく、当然に、第１参照セルアレイ１２と第２参照セルアレイ１３の参照セルの消去にも適用される。つまり、参照セルの消去は、閾値変更回路７の消去回路により、上述の各電圧（電気的ストレス）をゲート、ドレイン、ソースの各電極に印加して実行される。
【００５６】
更に、サイドウォールメモリ３０の読み出し動作原理を、図１０を用いて説明する。先ず、第１のメモリ機能体３８に記憶された情報を読み出す場合、第１の拡散領域３６をソース電極に、第２の拡散領域３７をドレイン電極とし、トランジスタを飽和領域動作させる。例えば、第１の拡散領域３６及びＰ型ウェル領域３２に０Ｖ、第２の拡散領域３７に＋１．８Ｖ、ゲート電極３４に＋２Ｖを印加する。この際、第１のメモリ機能体３８に電子が蓄積していない場合には、ドレイン電流が流れやすい。一方、第１のメモリ機能体３８に電子が蓄積している場合は、第１のメモリ機能体３８近傍で反転層が形成されにくいので、ドレイン電流は流れにくい。従って、ドレイン電流を検出することにより、第１のメモリ機能体３８の記憶情報を読み出すことができる。このとき、第２のメモリ機能体３９における電荷蓄積の有無は、ドレイン近傍がピンチオフしているため、ドレイン電流に影響を与えない。
【００５７】
次に、第２のメモリ機能体３９に記憶された情報を読み出す場合、第２の拡散領域３７をソース電極に、第１の拡散領域３６をドレイン電極とし、トランジスタを飽和領域動作させる。例えば、第２の拡散領域３７及びＰ型ウェル領域３２に０Ｖ、第１の拡散領域３６に＋１．８Ｖ、ゲート電極３４に＋２Ｖを印加すればよい。このように、第１のメモリ機能体３８に記憶された情報を読み出す場合とは、ソース／ドレイン領域を入れ替えることにより、第２のメモリ機能体３９に記憶された情報の読み出しを行なうことができる。
【００５８】
尚、ゲート電極３４で覆われないチャネル領域（オフセット領域４１）が残されている場合、ゲート電極３４で覆われないチャネル領域４１においては、メモリ機能体３８，３９の余剰電荷の有無によって反転層が消失又は形成され、その結果、大きなヒステリシス（閾値の変化）が得られる。但し、オフセット領域４１の幅があまり大きいと、ドレイン電流が大きく減少し、読み出し速度が大幅に遅くなる。従って、十分なヒステリシスと読み出し速度が得られるように、オフセット領域４１の幅を決定することが好ましい。
【００５９】
拡散領域３６、３７がゲート電極３４端に達している場合、つまり、拡散領域３６、３７とゲート電極３４とがオーバーラップしている場合であっても、書き込み動作によりトランジスタの閾値電圧は殆ど変わらなかったが、ソース／ドレイン端での寄生抵抗が大きく変わり、ドレイン電流は大きく減少（１桁以上）する。従って、ドレイン電流の検出により読み出しが可能であり、メモリとしての機能を得ることができる。ただし、より大きなメモリヒステリシス効果を必要とする場合、拡散領域３６、３７とゲート電極３４とがオーバーラップしていない（オフセット領域４１が存在する）方が好ましい。
【００６０】
上述の読み出し方法は、メモリセルアレイ２２のメモリセルだけでなく、当然に、第１参照セルアレイ１２と第２参照セルアレイ１３の参照セルの読み出しにも適用される。
【００６１】
以上の動作方法により、１トランジスタ当り選択的に２ビットの書き込み及び消去が可能となる。また、サイドウォールメモリ３０のゲート電極３４にワード線ＷＬを、第１の拡散領域３６に第１のビット線ＢＬ１を、第２の拡散領域３７に第２のビット線ＢＬ２をそれぞれ接続し、サイドウォールメモリ３０で構成されるメモリセルをアレイ状に配列することにより、メモリセルアレイ２２を構成することができる（図３参照）。
【００６２】
また、上述した動作方法では、ソース電極とドレイン電極を入れ替えることによって１トランジスタ当り２ビットの書き込み及び消去をさせているが、ソース電極とドレイン電極とを固定して１ビットメモリとして動作させてもよい。この場合ソース／ドレイン領域の一方を共通固定電圧とすることが可能となり、ソース／ドレイン領域に接続されるビット線の本数を半減することができる。尚、本実施形態では、第１参照セルアレイ１２と第２参照セルアレイ１３の参照セルのサイドウォールメモリ３０は、１ビットメモリとして使用している。
【００６３】
次に、本発明回路１を使用して、メモリテスタ等の外部からの制御と、閾値変更制御回路８による内部制御を組み合わせて、第１参照セルアレイ１２と第２参照セルアレイ１３内の参照セルが所定の閾値（閾値電圧）を保持するように設定する方法（本発明方法）における処理手順を、図２に示す回路ブロック図、及び、図１１に示すフローチャートを参照して説明する。
【００６４】
先ず、本発明方法を実行する前処理として、不揮発性半導体メモリ装置がウェハ状態の場合は、本発明回路１の第１乃至第４テスト端子１４〜１９の夫々に対して、プロービング等によって外部のテスタ５０との接続を行う。
【００６５】
テスタ５０が、第１テスト端子１４を介して第１基準閾値設定部４の第１ＭＯＳＦＥＴ４ａのゲートに電圧印加を行い、同時に、第２テスト端子１５を介して第１ＭＯＳＦＥＴ４ａのソースを接地電位に接続し、第２テスト端子１５を介してテスタ５０に流入する第１ＭＯＳＦＥＴ４ａのドレイン電流を測定する。そして、第１ＭＯＳＦＥＴ４ａのゲート電圧を調整し、当該ドレイン電流が第１基準閾値ＶＴ１に対応する第１基準電流Ｉｓ１とし、当該状態を維持する（ステップ＃１）。
【００６６】
次に、第１ＭＯＳＦＥＴ４ａのドレイン電流が第１基準電流Ｉｓ１に調整された状態で、テスタ５０が、２つの第３テスト端子１６，１７を介して、第２基準閾値設定部５，６の第２ＭＯＳＦＥＴ５ａ，６ａの各ゲートに、予め各別に設定した仮の初期電圧Ｖ０ｇａ，Ｖ０ｇｂを夫々印加する（ステップ＃２）。ここで、一方の第３テスト端子１６を介して第２ＭＯＳＦＥＴ５ａのゲートに印加する仮の初期電圧Ｖ０ｇａは、一方のコンパレータ回路２の比較出力の第４テスト端子１８を介してテスタ５０で検出される電圧レベルが安定して“Ｌ”（低レベル）となる電圧値であり、他方の第３テスト端子１７を介して第２ＭＯＳＦＥＴ６ａのゲートに印加する仮の初期電圧Ｖ０ｇｂは、他方のコンパレータ回路３の比較出力の第４テスト端子１９を介してテスタ５０で検出される電圧レベルが安定して“Ｈ”（高レベル）となる電圧値とする。尚、コンパレータ回路２，３の比較出力は、夫々、第１入力が第２入力より低電圧の場合に、“Ｌ”を出力するものとする。
【００６７】
次に、テスタ５０が、一方の第３テスト端子１６を介して第２ＭＯＳＦＥＴ５ａのゲートに印加する電圧を、初期電圧Ｖ０ｇａから徐々に上昇させ、コンパレータ回路２の比較出力の電圧レベルが“Ｈ”に変化するとゲート電圧の上昇を停止し、その時の第２ＭＯＳＦＥＴ５ａのゲートに印加している電圧値Ｖ１ｇａを記憶する（ステップ＃３）。
【００６８】
次に、テスタ５０が、他方の第３テスト端子１７を介して第２ＭＯＳＦＥＴ６ａのゲートに印加する電圧を、初期電圧Ｖ０ｇｂから徐々に低下させ、コンパレータ回路３の比較出力の電圧レベルが“Ｌ”に変化するとゲート電圧の低下を停止し、その時の第２ＭＯＳＦＥＴ６ａのゲートに印加している電圧値Ｖ１ｇｂを記憶する（ステップ＃４）。
【００６９】
テスタ５０が、ステップ＃３で記憶した電圧値Ｖ１ｇａを微小電圧（例えば、１０ｍＶ）だけ低下させて電圧値Ｖ２ｇａとして、第２ＭＯＳＦＥＴ５ａのゲートに印加し、コンパレータ回路２の比較出力の電圧レベルが、初期レベルの“Ｌ”に戻っているかを確認する。ここで、比較出力の電圧レベルが“Ｌ”でない場合は、更に、ゲートに印加する電圧（電圧値Ｖ２ｇａ）を、コンパレータ回路２の比較出力の電圧レベルが、初期レベルの“Ｌ”に戻るまで低下させ、最終的にコンパレータ回路２の比較出力の電圧レベルが“Ｌ”となる電圧値を電圧値Ｖ２ｇａとする（ステップ＃５）。
【００７０】
同様に、テスタ５０が、ステップ＃４で記憶した電圧値Ｖ１ｇｂを微小電圧（例えば、１０ｍＶ）だけ上昇させて電圧値Ｖ２ｇｂとして、第２ＭＯＳＦＥＴ６ａのゲートに印加し、コンパレータ回路３の比較出力の電圧レベルが、初期レベルの“Ｈ”に戻っているかを確認する。ここで、比較出力の電圧レベルが“Ｈ”でない場合は、更に、ゲートに印加する電圧（電圧値Ｖ２ｇｂ）を、コンパレータ回路３の比較出力の電圧レベルが、初期レベルの“Ｈ”に戻るまで上昇させ、最終的にコンパレータ回路３の比較出力の電圧レベルが“Ｈ”となる電圧値を電圧値Ｖ２ｇｂとする（ステップ＃６）。
【００７１】
次に、テスタ５０が、ステップ＃５と＃６で記憶した電圧値Ｖ２ｇａとＶ２ｇｂを、第３テスト端子１６と１７を介して第２ＭＯＳＦＥＴ５ａと第２ＭＯＳＦＥＴ６ａの各ゲートに夫々印加し、第２ＭＯＳＦＥＴ５ａと第２ＭＯＳＦＥＴ６ａが２つの第２基準閾値ＶＴ２ａ，ＶＴ２ｂに対応する第２基準電流Ｉｓ２ａ，Ｉｓ２ｂをドレイン電流として各別に流している状態で、本発明回路１に対して、第１参照セルアレイ１２と第２参照セルアレイ１３内の所定の参照セルに対する閾値設定処理の開始指示を入力する（ステップ＃７）。
【００７２】
当該閾値設定処理の開始指示を受け付けると、閾値変更制御回路８によって、コンパレータ回路２，３の各第１入力と第１基準閾値設定部４との接続が解除され、閾値変更回路７の書き込み回路が起動して、第１参照セルアレイ１２と第２参照セルアレイ１３内の所定の参照セルを選択して、書き込み動作（閾値変更工程）を行う（ステップ＃８）。尚、本実施形態では、閾値設定処理の参照セルの閾値電圧の初期状態は消去状態にあることを想定している。当該書き込み動作では、先ず、予め設定された閾値電圧の上昇幅が一定値以上となる閾値電圧上昇の大きい第１書き込み条件（例えば、電圧印加時間を長く設定する。）により書き込み動作を行い（第１閾値変更工程）、引き続き、予め設定された閾値電圧の上昇幅が上記一定値未満となる閾値電圧上昇の小さい第２書き込み条件（例えば、電圧印加時間を短く設定する。）により書き込み動作を行う（第２閾値変更工程）。
【００７３】
次に、閾値変更制御回路８によって、閾値変更回路７による選択された参照セルへの書き込み電圧の印加を停止すると、書き込みの行われた参照セルを、コンパレータ回路２，３の各第１入力に連通させる。この時、テスタ５０によって、ステップ＃５と＃６で記憶した電圧値Ｖ２ｇａとＶ２ｇｂが、第３テスト端子１６と１７を介して第２ＭＯＳＦＥＴ５ａと第２ＭＯＳＦＥＴ６ａの各ゲートに夫々印加され、第２ＭＯＳＦＥＴ５ａと第２ＭＯＳＦＥＴ６ａは、２つの第２基準閾値ＶＴ２ａ，ＶＴ２ｂに対応する第２基準電流Ｉｓ２ａ，Ｉｓ２ｂをドレイン電流として各別に流している状態である。そして、書き込み後の参照セルの閾値電圧に対応して流れるドレイン電流と、第２基準電流Ｉｓ２ａ，Ｉｓ２ｂの比較を、コンパレータ回路２，３の各第１及び第２入力上で電圧レベルに変換して実行する。閾値変更制御回路８は、コンパレータ回路２，３の各比較出力に基づいて、書き込み後の参照セルの閾値電圧が、２つの第２基準閾値ＶＴ２ａ，ＶＴ２ｂの間にあるかを検証する（第１及び第２閾値検証工程・閾値判定工程）（ステップ＃９）。尚、検証時に参照セルに印加する電圧条件は、上述のサイドウォールメモリの読み出し条件に準じる。
【００７４】
本実施形態では、第２基準閾値ＶＴ２ａは、参照セルの目標閾値電圧である第１基準閾値ＶＴ１より僅かに高目に設定され、第２基準閾値ＶＴ２ｂは、第１基準閾値ＶＴ１より僅かに低目に設定されているので、コンパレータ回路２の比較出力が“Ｌ”で、コンパレータ回路３の比較出力が“Ｈ”の状態で、参照セルの閾値電圧が２つの第２基準閾値ＶＴ２ａ，ＶＴ２ｂの間にあると判断される。尚、書き込み前は、参照セルの閾値電圧が低いので、コンパレータ回路２，３の各比較出力は何れも“Ｌ”である。
【００７５】
閾値変更制御回路８は、ステップ＃９で書き込み後の参照セルの閾値電圧が第２基準閾値ＶＴ２ａ，ＶＴ２ｂの間にあると判断した場合、当該参照セルの閾値設定処理を終了する（ステップ＃１０）。そして、他の参照セルの閾値設定を行う場合は、その目標閾値電圧ＶＴ１が、直前に同処理を行った参照セルと同じ場合は、ステップ＃１〜＃７を省略して、ステップ＃８から実行すればよい。
【００７６】
閾値変更制御回路８は、ステップ＃９で書き込み後の参照セルの閾値電圧が第２基準閾値ＶＴ２ａ，ＶＴ２ｂの両方より低いと判断した場合、第２書き込み条件による書き込み動作を再度実行し（ステップ＃１１）、再度、ステップ＃９の検証動作を行う。以降、書き込み後の参照セルの閾値電圧が第２基準閾値ＶＴ２ａ，ＶＴ２ｂの間に収まるまで、ステップ＃１１とステップ＃９を繰り返す。
【００７７】
尚、閾値変更制御回路８は、ステップ＃９で書き込み後の参照セルの閾値電圧が第２基準閾値ＶＴ２ａ，ＶＴ２ｂの両方より高いと判断した場合には、閾値変更回路７の消去回路を起動させて、過書き込み状態となった参照セルを一旦消去して（ステップ＃１２）、ステップ＃８に戻る。
【００７８】
次に、第２参照セルアレイ１３の参照セルの閾値電圧を利用して、安定した高電圧を発生する昇圧回路２５と、安定した定電圧を発生する基準電圧発生回路２６の一例を、図１２と図１３に示す。何れの回路構成も、２つの設定閾値電圧の異なる参照セルを２つ用いて両参照セルの閾値電圧差に基づいて安定した出力電圧を発生する仕組みとなっている。尚、昇圧回路２５と基準電圧発生回路２６の回路構成自体は、本発明の本旨ではないので、詳細な説明は割愛する。
【００７９】
〈第２実施形態〉
次に、本発明回路１の第２実施形態について説明する。第２実施形態では、図１４に示すように、本発明回路１は、１つのコンパレータ回路２、第１基準閾値設定部４、１つの第２基準閾値設定部５、閾値変更回路７、閾値変更制御回路８、及び、第１基準閾値設定部４と第２基準閾値設定部５に対する負荷回路９，１０を備えて構成される。つまり、第１実施形態の構成から、コンパレータ回路３、第２基準閾値設定部６、及び、負荷回路１１を削除した構成となっており、各部の機能及び構成は、第１実施形態と同じである。この結果、第１実施形態の構成から、第３テスト端子１７と第４テスト端子１９も夫々削除されている。
【００８０】
以下、図１４に示す構成の本発明回路１を使用して、メモリテスタ等の外部からの制御と、閾値変更制御回路８による内部制御を組み合わせて、第１参照セルアレイ１２と第２参照セルアレイ１３内の参照セルが所定の閾値（閾値電圧）を保持するように設定する方法（本発明方法）における処理手順を、図１４に示す回路ブロック図、及び、図１５に示すフローチャートを参照して説明する。
【００８１】
先ず、本発明方法を実行する前処理として、不揮発性半導体メモリ装置がウェハ状態の場合は、本発明回路１の第１乃至第４テスト端子１４，１５，１６，１８の夫々に対して、プロービング等によって外部のテスタ５０との接続を行う。
【００８２】
テスタ５０が、第１テスト端子１４を介して第１基準閾値設定部４の第１ＭＯＳＦＥＴ４ａのゲートに電圧印加を行い、同時に、第２テスト端子１５を介して第１ＭＯＳＦＥＴ４ａのソースを接地電位に接続し、第２テスト端子１５を介してテスタ５０に流入する第１ＭＯＳＦＥＴ４ａのドレイン電流を測定する。そして、第１ＭＯＳＦＥＴ４ａのゲート電圧を調整し、当該ドレイン電流が第１基準閾値ＶＴ１に対応する第１基準電流Ｉｓ１とし、当該状態を維持する（ステップ＃２１）。ステップ＃２１は第１実施形態のステップ＃１と同じである。
【００８３】
次に、第１ＭＯＳＦＥＴ４ａのドレイン電流が第１基準電流Ｉｓ１に調整された状態で、テスタ５０が、第３テスト端子１６を介して、第２基準閾値設定部５の第２ＭＯＳＦＥＴ５ａのゲートに、予め設定した仮の初期電圧Ｖ０ｇａを印加する（ステップ＃２２）。ここで、第３テスト端子１６を介して第２ＭＯＳＦＥＴ５ａのゲートに印加する仮の初期電圧Ｖ０ｇａは、コンパレータ回路２の比較出力の第４テスト端子１８を介してテスタ５０で検出される電圧レベルが安定して“Ｌ”（低レベル）となる電圧値とする。
【００８４】
次に、テスタ５０が、第３テスト端子１６を介して第２ＭＯＳＦＥＴ５ａのゲートに印加する電圧を、初期電圧Ｖ０ｇａから徐々に上昇させ、コンパレータ回路２の比較出力の電圧レベルが“Ｈ”に変化するとゲート電圧の上昇を停止し、その時の第２ＭＯＳＦＥＴ５ａのゲートに印加している電圧値Ｖ１ｇａを記憶する（ステップ＃２３）。
【００８５】
テスタ５０が、ステップ＃２３で記憶した電圧値Ｖ１ｇａを微小電圧（例えば、１０ｍＶ）だけ低下させて電圧値Ｖ２ｇａとして、第２ＭＯＳＦＥＴ５ａのゲートに印加し、コンパレータ回路２の比較出力の電圧レベルが、初期レベルの“Ｌ”に戻っているかを確認する。ここで、比較出力の電圧レベルが“Ｌ”でない場合は、更に、ゲートに印加する電圧（電圧値Ｖ２ｇａ）を、コンパレータ回路２の比較出力の電圧レベルが、初期レベルの“Ｌ”に戻るまで低下させ、最終的にコンパレータ回路２の比較出力の電圧レベルが“Ｌ”となる電圧値を電圧値Ｖ２ｇａとする（ステップ＃２４）。
【００８６】
次に、第１ＭＯＳＦＥＴ４ａのドレイン電流が第１基準電流Ｉｓ１に調整された状態で、テスタ５０が、第３テスト端子１６を介して、第２基準閾値設定部５の第２ＭＯＳＦＥＴ５ａのゲートに、予め設定した仮の初期電圧Ｖ０ｇｂを印加する（ステップ＃２５）。ここで、第３テスト端子１６を介して第２ＭＯＳＦＥＴ５ａのゲートに印加する仮の初期電圧Ｖ０ｇｂは、コンパレータ回路２の比較出力の第４テスト端子１８を介してテスタ５０で検出される電圧レベルが安定して“Ｈ”（高レベル）となる電圧値とする。
【００８７】
次に、テスタ５０が、第３テスト端子１６を介して第２ＭＯＳＦＥＴ５ａのゲートに印加する電圧を、初期電圧Ｖ０ｇｂから徐々に低下させ、コンパレータ回路３の比較出力の電圧レベルが“Ｌ”に変化するとゲート電圧の低下を停止し、その時の第２ＭＯＳＦＥＴ５ａのゲートに印加している電圧値Ｖ１ｇｂを記憶する（ステップ＃２６）。
【００８８】
テスタ５０が、ステップ＃２６で記憶した電圧値Ｖ１ｇｂを微小電圧（例えば、１０ｍＶ）だけ上昇させて電圧値Ｖ２ｇｂとして、第２ＭＯＳＦＥＴ５ａのゲートに印加し、コンパレータ回路２の比較出力の電圧レベルが、初期レベルの“Ｈ”に戻っているかを確認する。ここで、比較出力の電圧レベルが“Ｈ”でない場合は、更に、ゲートに印加する電圧（電圧値Ｖ２ｇｂ）を、コンパレータ回路２の比較出力の電圧レベルが、初期レベルの“Ｈ”に戻るまで上昇させ、最終的にコンパレータ回路３の比較出力の電圧レベルが“Ｈ”となる電圧値を電圧値Ｖ２ｇｂとする（ステップ＃２７）。
【００８９】
次に、テスタ５０が、ステップ＃２７で記憶した電圧値Ｖ２ｇｂを、第３テスト端子１６を介して第２ＭＯＳＦＥＴ５ａのゲートに印加し、第２ＭＯＳＦＥＴ５ａが第２基準閾値ＶＴ２ｂに対応する第２基準電流Ｉｓ２ｂをドレイン電流として流している状態で、本発明回路１に対して、第１参照セルアレイ１２と第２参照セルアレイ１３内の所定の参照セルに対する閾値設定処理の開始指示を入力する（ステップ＃２８）。
【００９０】
当該閾値設定処理の開始指示を受け付けると、閾値変更制御回路８によって、コンパレータ回路２の第１入力と第１基準閾値設定部４との接続が解除され、閾値変更回路７の書き込み回路が起動して、第１参照セルアレイ１２と第２参照セルアレイ１３内の所定の参照セルを選択して、書き込み動作（閾値変更工程）を行う（ステップ＃２９）。尚、本実施形態では、閾値設定処理の参照セルの閾値電圧の初期状態は消去状態にあることを想定している。当該書き込み動作では、先ず、予め設定された閾値電圧の上昇幅が一定値以上となる閾値電圧上昇の大きい第１書き込み条件（例えば、電圧印加時間を長く設定する。）により書き込み動作を行い（第１閾値変更工程）、引き続き、予め設定された閾値電圧の上昇幅が上記一定値未満となる閾値電圧上昇の小さい第２書き込み条件（例えば、電圧印加時間を短く設定する。）により書き込み動作を行う（第２閾値変更工程）。
【００９１】
次に、閾値変更制御回路８によって、閾値変更回路７による選択された参照セルへの書き込み電圧の印加を停止すると、書き込みの行われた参照セルを、コンパレータ回路２の第１入力に連通させる。この時、テスタ５０によって、ステップ＃２７で記憶した電圧値Ｖ１ｇｂが、第３テスト端子１６を介して第２ＭＯＳＦＥＴ５ａのゲートに印加され、第２ＭＯＳＦＥＴ５ａは、第２基準閾値ＶＴ２ｂに対応する第２基準電流Ｉｓ２ｂをドレイン電流として各別に流している状態である。そして、書き込み後の参照セルの閾値電圧に対応して流れるドレイン電流と、第２基準電流Ｉｓ２ｂの比較を、コンパレータ回路２の第１及び第２入力上で電圧レベルに変換して実行する。閾値変更制御回路８は、コンパレータ回路２の比較出力に基づいて、書き込み後の参照セルの閾値電圧が、第２基準閾値ＶＴ２ｂを超えたか否かを検証する（第２閾値検証工程）（ステップ＃３０）。尚、検証時に参照セルに印加する電圧条件は、上述のサイドウォールメモリの読み出し条件に準じる。
【００９２】
本実施形態では、第２基準閾値ＶＴ２ｂは、第１基準閾値ＶＴ１より僅かに低目に設定されているので、コンパレータ回路２の比較出力が“Ｈ”の状態で、参照セルの閾値電圧が第２基準閾値ＶＴ２ｂを超えて目標閾値電圧ＶＴ１の近傍にあると判断される。尚、書き込み前は、参照セルの閾値電圧が低いので、コンパレータ回路２の比較出力は“Ｌ”である。
【００９３】
閾値変更制御回路８は、ステップ＃３０で書き込み後の参照セルの閾値電圧が第２基準閾値ＶＴ２ｂより高いと判断した場合、当該参照セルの閾値設定処理を終了し（ステップ＃３１）、同じ目標閾値電圧ＶＴ１に閾値設定を行う他の参照セルが存在する場合は、当該参照セルに対しステップ＃２９以降の閾値設定処理を実行する。
【００９４】
閾値変更制御回路８は、ステップ＃３０で書き込み後の参照セルの閾値電圧が第２基準閾値ＶＴ２ｂ以下と判断した場合、第２書き込み条件による書き込み動作を再度実行し（ステップ＃３２）、再度、ステップ＃３０の検証動作を行う。以降、書き込み後の参照セルの閾値電圧が第２基準閾値ＶＴ２ｂを超過するまで、ステップ＃３２とステップ＃３０を繰り返す。
【００９５】
次に、テスタ５０が、ステップ＃２４で記憶した電圧値Ｖ２ｇａを、第３テスト端子１６を介して第２ＭＯＳＦＥＴ５ａのゲートに印加し、第２ＭＯＳＦＥＴ５ａが第２基準閾値ＶＴ２ａに対応する第２基準電流Ｉｓ２ａをドレイン電流として流している状態で、同じ目標閾値電圧ＶＴ１に閾値設定を行う全ての参照セルに対して、順次コンパレータ回路２の第１入力に連通させ、書き込み後の参照セルの閾値電圧に対応して流れるドレイン電流と、第２基準電流Ｉｓ２ａの比較を、コンパレータ回路２の第１及び第２入力上で電圧レベルに変換して実行する。閾値変更制御回路８は、コンパレータ回路２の比較出力に基づいて、書き込み後の参照セルの閾値電圧が、第２基準閾値ＶＴ２ａを超えたか否かを検証する（第１閾値検証工程）（ステップ＃３３）。
【００９６】
本実施形態では、第２基準閾値ＶＴ２ａは、第１基準閾値ＶＴ１より僅かに高目に設定されているので、コンパレータ回路２の比較出力が“Ｈ”の状態で、参照セルの閾値電圧が第２基準閾値ＶＴ２ａより低く、２つの第２基準閾値ＶＴ２ａとＶＴ２ｂの間の目標閾値電圧ＶＴ１の近傍にあると判断される（閾値判定工程）。
【００９７】
尚、閾値変更制御回路８は、ステップ＃３３で書き込み後の参照セルの閾値電圧が第２基準閾値ＶＴ２ａを超えていると判断した場合には、閾値変更回路７の消去回路を起動させて、過書き込み状態となった参照セルを一旦消去して（ステップ＃３４）、ステップ＃２９に戻る。
【００９８】
次に、本発明回路１の別実施形態について説明する。
【００９９】
〈１〉上記各実施形態において、閾値変更回路７に第１参照セルアレイ１２と第２参照セルアレイ１３内の参照セルを消去するための消去回路を設け、第２基準閾値ＶＴ２ａを超えて過書き込み状態となった参照セルに対し、閾値変更回路７の消去回路を起動させて消去する工程を含む場合を説明したが、書き込み動作において、参照セルの閾値電圧の上昇幅を小刻みに制御することで、参照セルが過書き込み状態となるのを防止するようにしてもよい。この場合、閾値変更回路７は消去回路を備えなくてもよい。
【０１００】
また、上記各実施形態において、参照セルの閾値設定処理において、初期状態として消去状態を想定し、閾値電圧を上昇する方向で調整する場合を説明したが、初期状態を閾値電圧の高い書き込み状態として、閾値電圧を低下する方向で調整するようにしても構わない。
【０１０１】
〈２〉上記各実施形態において、図１６及び図１７に示すように、第１基準閾値設定部と前記第２基準閾値設定部を、夫々同じ電流増幅率の電流増幅回路２７を、選択用トランジスタ４ｂ，５ｂ，６ｂと対応する負荷回路９，１０，１１の間に夫々挿入して構成するのも好ましい。電流増幅回路２７を設けることで、外部のテスタ５０による第１基準電流Ｉｓ１、及び、第２基準電流Ｉｓ２ａ，Ｉｓ２ｂの調整が高精度に実施できるので、結果として、参照セルの閾値設定を高精度に行うことができる。
【０１０２】
〈３〉上記各実施形態において、参照セルを構成する不揮発性メモリ素子として、電気的ストレスの印加により閾値電圧が可逆的に変化する、つまり、消去・書き込みが電気的に可能なサイドウォールメモリを想定したが、同種の不揮発性メモリ素子として、フローティングゲート構造のフラッシュメモリ素子を使用しても構わない。また、不揮発性メモリ素子は、サイドウォールメモリ、フラッシュメモリ以外のメモリ素子であっても構わない。例えば、電気的ストレスの印加によって抵抗値が変化する可変抵抗素子であっても構わない。この場合、参照セルの閾値は、閾値電圧ではなく、抵抗値或いは電流値として扱うのが好ましい。
【０１０３】
〈４〉上記各実施形態において、本発明回路１は、不揮発性半導体メモリ装置の内部回路として同一半導体基板上に形成される場合を想定したが、本発明回路１を内蔵する半導体装置は、不揮発性半導体メモリ装置に限定されるものではなく、同じ不揮発性メモリ素子を内部で利用する種々の半導体装置に適用可能である。
【図面の簡単な説明】
【０１０４】
【図１】本発明に係る不揮発性メモリ素子の閾値制御回路の第１実施形態の構成を示すブロック図
【図２】本発明に係る不揮発性メモリ素子の閾値制御回路の第１実施形態のより詳細な構成を示すブロック図
【図３】本発明に係る不揮発性メモリ素子の閾値制御回路による閾値制御対象となる参照セルの一利用形態を示す図
【図４】本発明に係る不揮発性メモリ素子の閾値制御回路による閾値制御対象となる参照セルの別利用形態を示す図
【図５】不揮発性メモリ素子の一例としてのサイドウォールメモリの素子構造を示す素子断面図とその表記シンボル図
【図６】サイドウォールメモリの書き込み動作原理を説明する素子断面図
【図７】サイドウォールメモリの書き込み動作原理を説明する素子断面図
【図８】サイドウォールメモリの消去動作原理を説明する素子断面図
【図９】サイドウォールメモリの消去動作原理を説明する素子断面図
【図１０】サイドウォールメモリの読み出し動作原理を説明する素子断面図
【図１１】本発明に係る不揮発性メモリ素子の閾値制御方法の第１実施形態における処理手順を示すフローチャート
【図１２】図４に示す昇圧回路の一例を示す回路図
【図１３】図４に示す基準電圧発生回路の一例を示す回路図
【図１４】本発明に係る不揮発性メモリ素子の閾値制御回路の第２実施形態の構成を示すブロック図
【図１５】本発明に係る不揮発性メモリ素子の閾値制御方法の第２実施形態における処理手順を示すフローチャート
【図１６】本発明に係る不揮発性メモリ素子の閾値制御回路の別実施形態の構成を示すブロック図
【図１７】図１６の電流増幅回路の一例を示す回路図
【符号の説明】
【０１０５】
１：      本発明に係る不揮発性メモリ素子の閾値制御回路
２，３：  コンパレータ回路
４：      第１基準閾値設定部
４ａ：    第１ＭＯＳＦＥＴ
４ｂ：    選択用トランジスタ
５，６：  第２基準閾値設定部
５ａ，６ａ：  第２ＭＯＳＦＥＴ
５ｂ，６ｂ：  選択用トランジスタ
７：      閾値変更回路
８：      閾値変更制御回路
９，１０，１１：  負荷回路
１２：    第１参照セルアレイ
１３：    第２参照セルアレイ
１４：    第１テスト端子
１５：    第２テスト端子
１６，１７：  第３テスト端子
１８，１９：  第４テスト端子
２０，２１：  列選択回路
２２：    メモリセルアレイ
２３：    列選択回路
２４：    読み出し回路
２５：    昇圧回路
２６：    基準電圧発生回路
２７：    電流増幅回路
３０：    サイドウォールメモリ
３１：    半導体基板
３２：    Ｐ型ウェル領域
３３：    ゲート絶縁膜
３４：    ゲート電極
３５：    チャネル領域
３６，３７：  拡散領域
３８，３９：  メモリ機能体
４０：    ゲート電極下の領域
４１：    オフセット領域
４２：    反転層
５０：    テスタ（メモリテスタ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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