(57)【要約】【課題】  装置自体のパフォーマンスをおとす事なく、通常必要な伸長回路と記録部間のラインメモリを削除し、装置のコストダウンを行うこと。【解決手段】  ＨＳＹＮＣ（主走査同期信号）の１パルス間にＶＤＯデータ（画像データ）の１ライン分を転送する様に構成された装置において、伸長回路から出力される、伸長された画像データの伸長スピードに応じて、画像データを転送する転送ＶＣＬＫの出現タイミングを制御する。【選択図】  図４
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【特許請求の範囲】
【請求項１】
外部装置より圧縮された画像データを受け取る手段と、前記圧縮された画像データを伸長する手段と、その伸長された画像データをビデオＣＬＫに同期して記録手段に転送する手段を持つ装置において、前記圧縮された画像データを伸長する伸長手段の伸長するスピードに応じて、前記転送用のビデオＣＬＫを発生させ、そのビデオＣＬＫに同期して、前記伸長した画像データを転送する事を特徴としたプリンタ制御装置。
【請求項２】
前記画像データを転送するビデオＣＬＫの周波数を変更する手段を設け、前記圧縮された画像データを伸長する伸長手段の伸長するスピードに応じて、前記転送用のビデオＣＬＫの周波数を変更し、そのビデオＣＬＫに同期して、前記伸長した画像データを転送する事を特徴としたプリンタ制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プリンタ装置における、制御装置に関するものである。
【背景技術】
【０００２】
従来、レーザビームプリンタで代表される電子写真方式のプリンタに於いては、ホストコンピュータ等の外部装置から印字データ（コードデータやイメージデータ等）を受信して、その受信した印字データに基づいたビットマップデータを展開し、その展開が終了した後、展開されたビットマップデータをビデオデータとしてプリンタエンジンに出力している。
【０００３】
ところで、昨今のカラープリンタは、安価で高機能になってきており、それにつれてユーザの色調や色味に対する好みの傾向も向上してきている。
【０００４】
最近は、ホストにより色調や色味を補正するソフトも豊富に出回った事により、バランスやコントラストを考え、YMCKの混合色を任意の色に修整して出力する等、自由に色変換及びカラー補正を行える環境になってきている。
【０００５】
また、装置を安くする為に、プリンタ本体に展開機能を持たせず、ホストで画像処理及び画像の圧縮を行い、プリンタにおいては、その圧縮された画像データを伸長しながら、転送用のＶＣＬＫに同期して画像データを記録部に送る装置も普及している（特許文献１）。
【特許文献１】特開平９−３３０１９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記の様に、プリンタ本体に展開機能を持たず、圧縮された画像データを伸長しながら印字させる装置においては、圧縮されたデータにより、伸長される画像データのスピードが異なってくる為、伸長回路と記録部との間に伸長された画像データを貯える為のラインメモリが必要となる。
【０００７】
前記貯えられた画像データは、主走査同期信号とＶＣＬＫに同期して、記録部に送信されるが、その画像データを送信している間に、次のラインの伸長データをラインメモリに書き込み、次に送られるラインの画像データを貯えている。
【０００８】
つまり、このような制御を行っている為、装置を安価にする様に構成されたにも関わらず、数ライン分のラインメモリが必要になるばかりか、４Ｄのカラープリンタにおいては、４プレーンが同時に動作する為、その４倍のラインメモリが必要とされる。
【課題を解決するための手段】
【０００９】
本発明は、ホストから送られる圧縮された画像データを、伸長しながら、主走査同期信号とＶＣＬＫに同期して、記録部に画像データを転送する装置において提案されたものであり、図３−(a)のタイミングチャートの様に、ＨＳＹＮＣ（主走査同期信号）の１パルス間にＶＤＯデータ（画像データ）の１ライン分を転送する様に構成された装置において、伸長回路から出力される、伸長された画像データの伸長スピードに応じて、画像データを転送する転送ＶＣＬＫの出現タイミングを制御してやる事により、装置自体のパフォーマンスをおとす事なく、通常必要な伸長回路と記録部間のラインメモリを削除し、装置のコストダウンを行う事が出来る。
【発明の効果】
【００１０】
以上説明したように、ホストから送られてくる圧縮された画像データを、伸長しながら、主走査同期信号とＶＣＬＫに同期して、記録部に画像データを転送すると共に、その画像データの１ライン分を、ＨＳＹＮＣ（主走査同期信号）の１パルス間に転送する様に構成された装置において、伸長回路から出力される伸長された画像データの伸長スピードに応じて、画像データを転送する転送ＶＣＬＫの出現タイミング及び周期を制御してやる事により、装置自体のパフォーマンスをおとす事なく、通常必要な伸長回路と記録部間のラインメモリを削除し、装置のコストダウンを行う事が出来る。
【発明を実施するための最良の形態】
【００１１】
（実施例１）
以下に添付の図面を用いて本発明の実施例について説明する。
【００１２】
図２は本発明のプリンタを適用した印刷システムを示す図である。
【００１３】
図面に於いて２はプリンタであり、ホストコンピュータ等の各種外部装置よりデータを入力し、記録媒体上への記録を実行する。
【００１４】
本実施例に於いて、プリンタ２にはレーザビームプリンタが適用されている。以下に本実施例を適用するレーザビームプリンタの構成について図２を参照して説明する。
【００１５】
図２は本実施例のプリンタ２の内部構造を示す断面図で、このプリンタは不図示のデータ源から文字パターンの登録が行える。
【００１６】
図２に於いて、２はプリンタ本体であり、外部に接続されているホストコンピュータから供給される印字情報（文字コード等）やフォームパターン情報或いは圧縮された画像データなどを入力して記憶するとともに、それらの情報に従って対応する文字パターンやフォームパターン等を作成し、または圧縮された画像データを展開しながら、記憶媒体である記録紙上に像を形成する。
【００１７】
２００は各種操作の為のスイッチ及びＬＥＤ表示器などが配置されている操作パネル、２０１はプリンタ２における全体の制御を実行すると共に、ホストコンピュータ等から供給される文字情報などを解析するプリンタ制御ユニット（コントローラ）である。
【００１８】
このプリンタ制御ユニット２０１は主に文字情報を、対応する文字パターンのビデオ信号に変換或いは、圧縮された画像データを展開しながらレーザスキャナユニット２０９に転送する。
【００１９】
プリントが開始されると、プリンタ２は、給紙カセット２０２或いは手差しトレイ２０３より記録紙を装置内に給送するための給紙動作を開始する。
【００２０】
こうして給紙された記録紙は、紙送りユニット２０４に送られ、現像ユニット２０５、２０６、２０７、２０８を順次通過するように搬送される。
【００２１】
このとき同時に、コントローラ２０１で展開された各色毎の画像データは、画像変換処理が行われた後、レーザスキャナユニット２０９に送れる。
【００２２】
レーザスキャナユニット２０９は、半導体レーザを駆動する為の回路であり、入力された画像データに応じて半導体レーザから発射されるレーザ光のＯＮ/ＯＦＦを切り替えるレーザスキャナユニット２０９に送られた画像データは、各色毎に、その画像データに基づいて現象ユニット２０５、２０６、２０７、２０８の感光ドラムがレーザスキャンされ、各色に対応する感光ドラム上に所望のカラー画像が形成される。
【００２３】
この各色毎の画像データの形成を、記録紙の搬送に同期させる事により、搬送ユニット２０４を搬送される記録紙上に各色のカラー画像が現像される。
【００２４】
また、現像ユニット２０５、２０６、２０７、２０８には、トナーの残量を検知するセンサーが取り付けられており、トナーの減少に応じて、センサーからの情報が記録部の制御系に送られる。
【００２５】
こうしてカラー画像が印刷された記録紙は、定着ユニット２１０によって熱定着が行われ、給紙トレイ２１１に廃止される。
【００２６】
このようなプリンタ２の構成により、各色毎に独立して現像が出来るために、非常に高速にプリント画像をえることが出来る。
【００２７】
図１は上述のプリンタ２におけるプリンタ制御ユニット２０１の詳細構成を表すブロック図である、同図に於いて、１０１はインターフェイス部（Ｉ/Ｆ部）であり、外部装置（ホストコンピュータやイメージスキャナ等）よりコードデータや圧縮されたイメージデータを入力する。
【００２８】
１０２はＣＰＵであり、本プリンタ全体の制御を行う。
【００２９】
１０３はRAM部でありホストコンピュータから送られてきた、プリントする為の記録データを蓄えておく領域や、ワークメモリとして、ＣＰＵ１０２が各種制御を実行するさいに必要な作業領域を提供する。
【００３０】
１０４はROM部であり、ＣＰＵ１０２が実行するための各種プログラム（ファームウェア）を格納する領域や、コードデータをイメージ展開するための各種フォントデータが格納されている。
【００３１】
また、１０５は各ブロック間のデータのDMA転送や、調停を制御するブロックである。
【００３２】
伸長回路１０６、１０７、１０８、１０９は、RAM部１０３に格納された画像圧縮データを、各々の伸長回路から出力されるリクエスト信号に応じて、制御部１０５の調停に従い、RAM部１０３から出力される画像圧縮データを受け取る手段を有している。
【００３３】
上記伸長回路においては、イエロー（Y）、マゼンタ（M）、シアン（C）、ブラック（K）用に各１つ伸長回路が存在し、RAM部１０３から転送された画像圧縮データを伸長し、I/F部を介して出力している。
【００３４】
また、Ｉ/ Ｆ部１１０、１１１、１１２、１１３では、記録部とのコマンド・ステータスのやり取りを、一定の間隔で常に行い、記録部の状態を把握すると共に、プリント命令等を送り、記録部とのやり取りを行っている。
【００３５】
I/F部ではまた、入力された同期信号（副走査同期信号、主走査同期信号）により、副走査イネーブル信号と主走査イネーブル信号を生成し、その生成されたイネーブル信号に応じて、伸長回路に画像データのリクエストを行い、伸長回路から入力された画像データを、出力階調に応じたビデオデータに変換（出力階調に応じて、１ピクセルが１ビット、２ビット、４ビット等に変換される）し、転送ＣＬＫと共に記録部に転送している。
【００３６】
次に図４のフローチャートを参照に、本実施例の動作説明を行う。
【００３７】
まずＳ４０１より、外部装置（ホストコンピュータ等）よりプリント命令が送られてくると、その送られてきたデータを元に、各々の記録部とのＩ／Ｆ部（ＹＭＣＫ）１１０、１１１、１１２、１１３にビデオデータの出力範囲（トップマージン、レフトマージン、副走査出力範囲、主走査出力範囲等）を設定する。
【００３８】
出力範囲の設定と同時に、Ｓ４０２よりホストコンピュータから圧縮された画像データ（ＹＭＣＫ）が転送され、ＲＡＭ部１０３に蓄えられる。
【００３９】
ＲＡＭ部１０３に一定値の圧縮された画像データが蓄えられた処で、Ｓ４０３より記録部に対してプリントスタート命令が送られ、記録部がプリント動作を開始する。
【００４０】
プリント動作を開始した記録部は、コントローラに対して副走査同期信号及び主走査同期信号（ＨＳＹＮＣ）を出力する。
【００４１】
図３-（a），図３‐(b)は、従来の画像データ転送におけるタイミングチャートを示しており、ＨＳＹＮＣの立ち下がりを基準として、最初に一定ドット数のレフトマージンの後、ＶＤＯ信号が出力される。
【００４２】
ここでＶＣＬＫは常に出力されており、記録部においては、１ラインの転送範囲内で、一定数のＶＤＯデータが入力された処で、１ラインの画像データとしている。
【００４３】
Ｓ４０４では、記録部から出力されたＨＳＹＮＣを受けて、各伸長回路が制御部１０５に対して圧縮された画像データのリクエストを行う。
【００４４】
リクエストを受けた制御部１０５は、ＲＡＭ部１０３に対して、前期蓄積された圧縮画像データの読み込みを開始し伸長回路に圧縮画像データを転送する。
【００４５】
Ｓ４０５では、入力された圧縮画像データの伸長を開始し、伸長されたＶＤＯデータを随時Ｉ／Ｆ部に転送する。
【００４６】
Ｓ４０６では、伸長回路から伸長されたＶＤＯデータが入力されたか否かの判定が行われ、入力されていればＶＣＬＫと同時に記録部に転送され、入力されていなければ入力待ちの状態で待機する。
【００４７】
図３-(c)はその時のタイミングチャートを示しており、ＶＤＯデータが伸長回路より出力された時のみＶＤＯデータとＶＣＬＫを記録部に送信しており、伸長されたＶＤＯデータが伸長回路より出力されなかった時には、ＶＤＯ信号及びＶＣＬＫは記録部に対して送信されない。
【００４８】
Ｓ４０８では、１ライン分の画素を記録部に転送したか否かの判定が行われ、１ライン分の画素が転送されていなければＳ４０５に戻り、制御部１０５に対してデータリクエストを継続し、１ライン分の画素が転送されていれば、Ｓ４０９に移行する。
【００４９】
Ｓ４０９では、１ページ分のライン転送が終了したか否かの判定が行われ、終了していなければ、Ｓ４０４にも戻り、次のＨＳＹＮＣ信号待ちの状態になり、１ページ分のライン転送が終了していれば、プリント終了となる。
【００５０】
（実施例２）
上記実施例においては、図４フローチャートのＳ４０６で、伸長回路から伸長されたＶＤＯデータが入力されたか否かの判定が行われ、入力されていればＶＣＬＫと同時に記録部に転送され、入力されていなければ入力待ちの状態で待機する様に制御されているが、ＶＤＯデータの転送ＣＬＫとして、図３‐(ｄ)の様に画像データを転送する為のＶＣＬＫの周期を変更出来る手段と数ワード分のバッファを、Ｉ／Ｆ部の回路に設ける構成をとる事により、伸長された画像データが、前期バッファに蓄積された状態を監視し、それによって、転送するＶＤＯデータとＶＣＬＫの転送周期を変更制御する事により、上記実施例と同様な効果を得る事が出来る。
【図面の簡単な説明】
【００５１】
【図１】プリンタ制御装置のブロック図
【図２】プリンタ本体のブロック図
【図３】ビデオデータ転送のタイミングチャート
【図４】本実施例のフローチャート
【符号の説明】
【００５２】
１０１  Ｉ/Ｆ部
１０２  ＣＰＵ
１０３  RAM部
１０４  ROM部
１０５  制御部
１０６  伸長回路M
１０７  伸長回路C
１０８  伸長回路Y
１０９  伸長回路K
１１０  I／F部M
１１１  I／F部C
１１２  I／F部Y
１１３  I／F部K
【図１】
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【図２】
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【図３】
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【図４】
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