(57)【要約】【課題】  適正に動作可能な初期抵抗値を有するペロブスカイト型金属酸化膜からなる可変抵抗体を備えてなる不揮発性記憶素子を用いて構成される不揮発性半導体記憶装置を提供する。【解決手段】  不揮発性記憶素子１０は、下部電極７と可変抵抗体８と上部電極９を順番に積層して構成され、可変抵抗体８が結晶と非結晶の混在した状態で成膜され、不揮発性記憶素子１０が形成されている。更に好ましくは、可変抵抗体８が３５０℃〜５００℃の範囲内の成膜温度で成膜された一般式Ｐｒ１−ｘＣａｘＭｎＯ３で表されるプラセオジウム・カルシウム・マンガン酸化物である。または、可変抵抗体８が、非結晶状態或いは結晶と非結晶の混在した状態となる成膜温度で成膜された後に、成膜温度より高温で、且つ、可変抵抗体８が結晶と非結晶の混在した状態を維持可能な温度範囲でアニール処理されて形成される。【選択図】  図２
2005203463.tif 000002
【特許請求の範囲】
【請求項１】
ペロブスカイト型金属酸化膜からなる可変抵抗体を有する可変抵抗素子を備えてなる不揮発性半導体記憶装置であって、
前記可変抵抗体が結晶と非結晶の混在した状態で成膜されていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記可変抵抗素子が、下部電極と前記可変抵抗体と上部電極を順番に積層してなることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記可変抵抗体が、３５０℃〜５００℃の範囲内の成膜温度で成膜された一般式Ｐｒ１−ｘＣａｘＭｎＯ３で表されるプラセオジウム・カルシウム・マンガン酸化物であることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記可変抵抗体が、最下層の金属配線層より上層に形成されていることを特徴とする請求項１〜３の何れか１項に記載の不揮発性半導体記憶装置。
【請求項５】
前記可変抵抗体が、非結晶状態或いは結晶と非結晶の混在した状態となる成膜温度で成膜された後に、前記成膜温度より高温で、且つ、前記可変抵抗体が結晶と非結晶の混在した状態を維持可能な温度範囲でアニール処理されて形成されることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項６】
前記成膜温度が５００℃以下であることを特徴とする請求項５に記載の不揮発性半導体記憶装置。
【請求項７】
前記可変抵抗体が、一般式Ｐｒ１−ｘＣａｘＭｎＯ３で表されるプラセオジウム・カルシウム・マンガン酸化物であることを特徴とする請求項５または６に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関し、より詳細には、ペロブスカイト型金属酸化膜からなる可変抵抗体を有する可変抵抗素子を備えてなる不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、フラッシュメモリに代わる高速動作可能な次世代不揮発性ランダムアクセスメモリ(ＮＶＲＡＭ：Ｎｏｎｖｏｌａｔｉｌｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ) として、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ＲＡＭ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ  ＲＡＭ）、ＯＵＭ（Ｏｖｏｎｉｃ  Ｕｎｉｆｉｅｄ  Ｍｅｍｏｒｙ)等の様々なデバイス構造が提案され、高性能化、高信頼性化、低コスト化、及びプロセス整合性という観点から、激しい開発競争が行われている。しかしながら、現状のこれらメモリデバイスには各々一長一短があり、ＳＲＡＭ、ＤＲＡＭ、フラッシュメモリの各利点を併せ持つ「ユニバーサルメモリ」の理想実現には未だ遠い。
【０００３】
例えば、既に実用化されているＦｅＲＡＭは酸化物強誘電体の自発分極反転現象を利用したものであり、低消費電力、高速動作を特徴とするが、コストが高く、破壊読出しという点で劣る。ＭＲＡＭで使われる巨大磁気抵抗効果（ＧＭＲ：Ｇｉａｎｔ  Ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ)を利用した強磁性トンネル効果素子はＦｅ、Ｃｏ、Ｎｉ等からなる２つの強磁性体層をＡｌ２Ｏ３等の極めて薄い絶縁層(トンネル障壁層)で挟んだ構造を有し、強磁性体層の磁化(スピン)の向き変化させることにより、絶縁層を介して流れるトンネル電流の大きさを制御し、メモリ効果を発現するものであるが、書き込み時の磁化反転における高消費電力、及び微細化に大きな問題を抱えている。また、カルコゲナイト材料の熱的相変態をベースとしたＯＵＭは低コスト、プロセス整合性において優位に立つが、熱的動作ゆえ、微細化高速動作に問題が残る。
【０００４】
これら既存技術に対し、米国ヒューストン大のＳｈａｎｇｑｕｉｎｇ  Ｌｉｕ、Ｎａｉｊｕａｎ  Ｗｕ、及び、Ａｌｅｘ  Ｉｇｎａｔｉｅｖ等によって、コロサル磁気抵抗効果（ＣＭＲ：Ｃｏｌｏｓｓａｌ  Ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ)材料における新規な現象である電界パルス誘起抵抗（ＥＰＩＲ：Ｅｌｅｃｔｒｉｃａｌ−Ｐｕｌｓｅ−Ｉｎｄｕｃｅｄ  Ｒｅｓｉｓｔａｎｃｅ)効果を利用した抵抗性ランダムアクセスメモリ（ＲＲＡＭ：Ｒｅｓｉｓｔｉｖｅ  ＲＡＭ)デバイスが開示された（下記特許文献１参照）。 ペロブスカイト型構造を有するＭｎ系酸化物材料に代表されるＣＭＲ材料におけるＥＰＩＲ効果は、室温において数桁にわたる抵抗変化が現われるという画期的なものである。この現象を利用したＲＲＡＭは低消費電力、微細化に適した単純な構造、高集積化の容易性、抵抗変化のダイナミックレンジが広いという特徴を持ち、単体の記憶素子に３値以上の情報を記憶する多値記憶も可能であるという優れた特徴を有する。記憶素子の基本構造は極めて単純で、基板垂直方向に下部電極薄膜、ＣＭＲ薄膜、上部電極薄膜の順で積層したものである。動作は上部及び下部電極の間に印加する電気的パルスの極性、電圧、パルス幅（数十ｎｓから数μｓの広範囲）を制御することで、これら上部及び下部電極に挟まれたＣＭＲ薄膜の抵抗を変化させる。当該パルス印加によって変化した抵抗値はパルス印加後も長期にわたり保持され、例えば低抵抗状態を「０」、高抵抗状態を「１」とすることで不揮発性記憶素子の機能が得られる。
【０００５】
ＥＰＩＲ素子のＣＭＲ材料としては、３ｄ遷移金属元素を中心とした酸素八面体のネットワークを基本としたペロブスカイト構造を有するＰｒ１−ｘＣａｘＭｎＯ３（ＰＣＭＯ）、Ｌａ１−ｘＣａｘＭｎＯ３、Ｌａ１−ｘＳｒｘＭｎＯ３、Ｇｄ０．７Ｃａ０．３ＢａＣｏ２Ｏ５＋５などが典型的な例として用いられ、ｘ＝０．３付近の組成をもつＰＣＭＯが最も広い抵抗値変化幅を持つと報告されている。電極材料としてはＰｔ、Ｉｒ、Ｒｕ、Ｐｈ、Ａｇ、Ａｕ、Ａｌ、Ｔａ等の金属系、或いは、ＣＭＲ材料よりも導電性の高いＹＢａ２Ｃｕ３Ｏ７−Ｘ、ＲｕＯ２、ＩｒＯ２、ＳｒＲｕＯ３、ＴａＳｉＮ、ＴｉＮ、ＴｉＳｉＮ、ＭｏＮ等の酸化物、窒化物系化合物が用いられるが、量産性に優れ、ＣＭＲ層と良好な界面状態を形成し電気的接続に問題を生じないＰｔ(格子定数ａ＝０．３９２３ｎｍ)、Ｉｒ（ａ＝０．３８３９ｎｍ）、Ｒｈ（ａ＝０．３８０３ｎｍ）、Ｐｄ（ａ＝０．３８９ｎｍ）等の白金族やＡｕ（ａ＝０．４０７９ｎｍ）を含む貴金属系が適している。
【特許文献１】米国特許第６２０４１３９号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本願発明者らは、上記ペロブスカイト型金属酸化膜のパルス電界誘起抵抗変化を利用した不揮発性記憶素子について、鋭意研究を重ねた結果、ペロブスカイト型金属酸化膜において、スイッチング動作する素子としない素子があり、スイッチング動作する素子の初期抵抗値の範囲が特定の範囲に限られることが判明した。この初期抵抗値の範囲を図１に示す。
【０００７】
図１の初期抵抗値範囲を得るために用いた素子は、Ｐｔ下部電極、ＰＣＭＯ膜（５０μｍ×５０μｍ、膜厚：１００ｎｍ）、及び、Ｐｔ上部電極を順番に積層して形成されている。抵抗値の測定は、上部電極に０．８Ｖを印加したときの電流値を計測して算出している。上部電極に印加した電圧パルスは、パルス幅が１００ｎｓ、パルス振幅が２Ｖである。
【０００８】
スイッチ動作した可変抵抗素子の良否判定は、＋２Ｖ、‐２Ｖ、＋２Ｖ、‐２Ｖ、…と正負両極性のパルスを交互に印加した際に、抵抗値変化比が３倍以上で、且つ、４回以上連続して、抵抗値が低抵抗、高抵抗、低抵抗、高抵抗…と順番に変化し、抵抗変化の再現性が確認されたものである。尚、抵抗値変化比については、近年、開発が進められている不揮発性記憶素子の一種であるＭＲＡＭにおいては、１．３倍から１．５倍であり、上記ＰＣＭＯ膜における抵抗値変化比の判定条件は、より厳しいものとなっている。
【０００９】
図１より、測定した全素子の初期抵抗値が１ｋΩから１ＧΩまでの範囲にあるのに対して、スイッチ動作した素子の初期抵抗値は、４ｋΩから２ＭΩの範囲に限られていることが判明した。図１に示す例では、スイッチ動作する素子の初期抵抗値の範囲は、４ｋΩから２ＭΩの範囲であるが、パルス印加電圧、パルス幅や、ＰＣＭＯ膜の組成、形成条件によって、スイッチング動作する時の初期抵抗値の範囲が異なることを確認している。従って、スイッチング動作する可変抵抗素子を得るためには、可変抵抗素子の初期抵抗値を、不揮発性半導体記憶装置として動作するに適正な値に制御することが必要である。
【００１０】
本発明は、上記問題点に鑑みて、本願発明者らが、初めて、可変抵抗素子の初期抵抗値を制御できる可変抵抗素子の構造と製造方法を明らかにしたなされたもので、その目的は、適正に動作可能な初期抵抗値を有するペロブスカイト型金属酸化膜からなる可変抵抗体を備えてなる不揮発性記憶素子を用いて構成される不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、ペロブスカイト型金属酸化膜からなる可変抵抗体を有する可変抵抗素子を備えてなる不揮発性半導体記憶装置であって、前記可変抵抗体が結晶と非結晶の混在した状態で成膜されていることを第１の特徴とする。
【００１２】
ペロブスカイト型金属酸化膜は、図３に示すように、ＰＣＭＯ膜を例にとれば、成膜温度と抵抗率の関係が、３５０℃または４００℃以下の成膜温度領域で初期状態での抵抗率が高い状態となり、５００℃以上の成膜温度領域で初期状態での抵抗率が低い状態となっている。これは、３５０℃または４００℃以下の成膜温度領域でＰＣＭＯ膜が非晶質状態で高抵抗状態となっていて、５００℃以上の成膜温度領域でＰＣＭＯ膜が高結晶化状態となっていて低抵抗状態となっている。そして、その中間領域の３５０℃または４００℃以上、５００℃以下の成膜温度領域では、ＰＣＭＯ膜が結晶と非結晶の混在した状態で成膜されていて、その混在状態（混在比率）によって抵抗率が大きく変化することが分かる。
【００１３】
従って、上記第１の特徴の不揮発性半導体記憶装置によれば、ペロブスカイト型金属酸化膜の初期抵抗値を決定する抵抗率が、可変抵抗体の結晶状態と相関関係をもって変化することから、例えば成膜温度を調整することで可変抵抗体の結晶状態を結晶と非結晶の混在した状態に形成することで、可変抵抗体の膜厚等の幾何学的寸法を変更せずに可変抵抗素子に要求される特性に応じた適正に動作可能な初期抵抗値を設定することが可能となる。
【００１４】
また、好ましくは、上記第１の特徴の本発明に係る不揮発性半導体記憶装置において、前記可変抵抗素子が、下部電極と前記可変抵抗体と上部電極を順番に積層してなることを第２の特徴とする。これにより、下部電極と上部電極間に所定の電圧を印加することで、可変抵抗体に該電圧が印加され、その抵抗値が変化させることができ、下部電極と可変抵抗体と上部電極からなる可変抵抗素子を不揮発性の記憶素子として機能させることができる。
【００１５】
更に好ましくは、上記何れかの特徴の本発明に係る不揮発性半導体記憶装置において、前記可変抵抗体が、３５０℃〜５００℃の範囲内の成膜温度で成膜された一般式Ｐｒ１−ｘＣａｘＭｎＯ３で表されるプラセオジウム・カルシウム・マンガン酸化物であることを第３の特徴とする。３５０℃〜５００℃の範囲内の成膜温度で成膜されたＰｒ１−ｘＣａｘＭｎＯ３（ＰＣＭＯ）膜は、結晶と非結晶の混在した状態となっており、ＰＣＭＯ膜の有する大きな抵抗変化特性を享受しつつ、上記第１の特徴の奏する作用効果を発揮することができる。
【００１６】
更に好ましくは、上記何れかの特徴の本発明に係る不揮発性半導体記憶装置において、前記可変抵抗体が、最下層の金属配線層より上層に形成されていることを第４の特徴とする。可変抵抗素子とトランジスタ等の能動素子からなるメモリセルを想定した場合に、可変抵抗素子とトランジスタを上下に配置できるためメモリセルの縮小化が図れる。しかも、可変抵抗体が低温プロセスで形成されるため、下層に配置された金属配線への熱的ダメージも回避される。
【００１７】
更に好ましくは、上記第１または第２の特徴の本発明に係る不揮発性半導体記憶装置において、前記可変抵抗体が、非結晶状態或いは結晶と非結晶の混在した状態となる成膜温度で成膜された後に、前記成膜温度より高温で、且つ、前記可変抵抗体が結晶と非結晶の混在した状態を維持可能な温度範囲でアニール処理されて形成されることを第５の特徴とする。また、第５の特徴の本発明に係る不揮発性半導体記憶装置において、前記成膜温度が５００℃以下であることが好ましく、更に、前記可変抵抗体が、一般式Ｐｒ１−ｘＣａｘＭｎＯ３で表されるプラセオジウム・カルシウム・マンガン酸化物であることが好ましい。
【００１８】
上記第５の特徴の不揮発性半導体記憶装置によれば、前記可変抵抗体の初期抵抗値は、成膜後のアニール処理によっても変化することから、成膜時に非結晶状態或いは結晶と非結晶の混在した状態にあって、適正な初期抵抗値より高抵抗状態であっても、その後のアニール処理で、結晶と非結晶の混在した状態を維持可能な温度範囲であれば、低抵抗に成り過ぎずに、可変抵抗体の膜厚等の幾何学的寸法を変更せずに可変抵抗素子に要求される特性に応じた適正に動作可能な初期抵抗値を設定することが可能となる。
【発明を実施するための最良の形態】
【００１９】
本発明に係る不揮発性半導体記憶装置（以下、適宜「本発明装置」という。）の一実施の形態につき、図面に基づいて説明する。
【００２０】
図２は、本発明装置１００に用いられる不揮発性記憶素子としての可変抵抗素子１０の基本的な構造を示す断面図である。可変抵抗素子１０は、基本素子構造として、下部電極７とペロブスカイト型金属酸化膜からなる可変抵抗体８と上部電極９が順番に積層した積層構造となっている。
【００２１】
可変抵抗体８となるペロブスカイト型金属酸化物としては、例えば、Ｐｒ１−ｘＣａｘＭｎＯ３（ＰＣＭＯ）、Ｐｒ１−ｘ（Ｃａ，Ｓｒ）ｘＭｎＯ３、Ｎｄ０．５Ｓｒ０．５ＭｎＯ３、Ｌａ１−ｘＣａｘＭｎＯ３、Ｌａ１−ｘＳｒｘＭｎＯ３、Ｇｄ０．７Ｃａ０．３ＢａＣｏ２Ｏ５＋５など数多く知られているが、ＥＰＩＲ効果を呈する本発明の可変抵抗体８に用いられる材料としては、その中でも遷移金属−酸素結合のネットワークの歪が大きく、それによる電荷移動抑制のため電荷秩序相を形成しやすいＰｒ１−ｘＣａｘＭｎＯ３系がより大きなＥＰＩＲ効果を示し、更に外部摂動による電荷秩序相の融解現象を生じやすいｘ＝０．３付近の相境界に近接した組成が好ましい。
【００２２】
下部電極７としては、ペロブスカイト型金属酸化物との格子整合性が高く、高導電性、及び高耐酸化性をもつＰｔ、Ｐｄ、Ｒｈ、Ｉｒに代表される白金族金属を含む貴金属単体及び貴金属間の合金或いはそれら金属をベースとした多種の合金が好ましい。  
【００２３】
一方、上部電極９は高温酸素雰囲気下に必ずしも晒されないため、これら貴金属元素に限定されずＡｌ、Ｃｕ、Ｎｉ、Ｔｉ、Ｔａ等の金属や酸化物導電体など様々な材料が適用可能である。尚、下部電極と下地基板との間には、反応防止及び密着性改善のためのバリア密着層を適宜挿入する。例えば、シリコン基板を用いて基板−下部電極間と電気的接続を確保する場合、Ｐｔ−Ｓｉ間で顕著な合金化が生ずるため、導電性かつバリア性を持つＴｉ、ＴｉＮ、Ｔｉ１−ＸＡｌＸＮ、ＴａＮ、ＴｉＳｉＮ、ＴａＳｉＮなどを挿入することが有効であり、ＳｉＯ２層で被覆されている場合は上記バリア層を適用することもできるが、酸化による問題が生じない酸化物のＴｉＯｘ、ＩｒＯ２などを用いることが有効である。
【００２４】
下部電極７の成膜手法としては、スパッタリング法、真空蒸着法，ＭＯＣＶＤ（有機金属化学的気相成長法）法など各種手法を適宜用いることができるが、配向性制御、応力制御の観点から成長パラメータを広範囲で設定できるスパッタリング法が好ましい。
【００２５】
可変抵抗体８となるペロブスカイト型金属酸化物薄膜の成膜手法としては、スパッタリング法を用いる。図３は、後述するように、ＰＣＭＯ膜の抵抗率の成膜温度依存性を示すものであるが、３５０℃以下では、高抵抗になる。高抵抗では、不揮発性記憶素子の書き込み、消去電圧が高電圧となり、半導体集積回路の動作電圧以上になる。また、不揮発性記憶素子を微細化するに従ってより高抵抗になるといった不都合が生じる。本発明では、３５０℃から５００℃の範囲内の成膜温度を用いることにより、所望の動作電圧範囲内でスイッチ動作する初期抵抗値に調整可能とすべく、低温プロセスで形成可能なＰＣＭＯ膜を形成する。
【００２６】
ＰＣＭＯ膜の成膜温度をパラメータとして、可変抵抗素子を作成し、これらの抵抗率を測定した結果を図３に示す。本実施の形態の場合、抵抗率が１００Ωｃｍ以下で、完全に結晶化したＰＣＭＯ膜が形成されており、抵抗率が１ＭΩｃｍ以上で、非晶質だけからなるＰＣＭＯ膜が形成されていた。抵抗率が１００Ωｃｍから１ＭΩｃｍの間では、結晶と非晶質が混在したＰＣＭＯ膜が形成されていた。図３から明らかなように、抵抗率は、ＰＣＭＯ膜の成膜温度で制御することが可能であるので、図１に示すような正常にスイッチング動作する可変抵抗素子の初期抵抗値を、成膜温度を調整することで得ることが可能である。
【００２７】
次に、図４に例示するような２つの可変抵抗素子１０ａ，１０ｂを備えた３層メタル配線プロセスを用いて形成されるメモリセル構成について説明する。当該メモリセルは、図４（Ａ）の等価回路に示すように、２つの可変抵抗素子１０ａ，１０ｂと、メモリセルを選択するためのＭＯＳＦＥＴからなる選択トランジスタ６で構成されている。このメモリセル構成では、ワード線電位によって選択トランジスタ６がオン状態になって、メモリセルが選択され、更に、２つのビット線１またはビット線２の何れかに所定の読み出し、書き込み、または、消去電圧が印加されることによって、選択されたメモリセル内の可変抵抗素子１０ａ，１０ｂの一方が選択される構成となっている。
【００２８】
図４（Ｂ）にその断面構造を示す。選択トランジスタ６は、半導体基板１上に作製したソース領域２、ドレイン領域３、ゲート酸化膜４上に形成されたゲート電極５から構成され、ドレイン領域３が、２つの可変抵抗素子１０ａ，１０ｂの各下部電極７と電気的に接続している。２つの可変抵抗素子１０ａ，１０ｂより下層に１層目メタル配線１１が形成され、一部はコンタクト１４を介してソース領域２と接続してソース線を形成するのに用いられ、他の一部は、コンタクト１４を介してドレイン領域３と接続して上記２つの下部電極７との中継電極１１ａに用いられる。下側の可変抵抗素子１０ａの上層に２層目メタル配線１２が形成され、一部は第１ビア１５を介して下側の可変抵抗素子１０ａの上部電極９と接続してビット線１を形成するのに用いられ、他の一部は、上側の可変抵抗素子１０ａの下部電極７と上記中継電極１１ａを中継するのに用いられる。上側の可変抵抗素子１０ｂの上層に３層目メタル配線１３が形成され、第２ビア１６を介して上側の可変抵抗素子１０ｂの上部電極９と接続してビット線２を形成するのに用いられる。このように、２つの可変抵抗素子１０ａ，１０ｂを選択トランジスタ６の上方に重ねて形成することで、メモリセルの高密度実装が可能となる。尚、コンタクト１４は半導体基板１と１層目メタル配線１１間の第１層間絶縁体１７に、第１ビア１５は１層目メタル配線１１と２層目メタル配線１２間の第２層間絶縁体１８に、第２ビア１６は２層目メタル配線１２と３層目メタル配線１３間の第３層間絶縁体１９に、夫々上下層間を電気的に連絡するために設けられている。
【００２９】
図４に例示するメモリセル構成では、半導体集積回路のトランジスタ形成工程後の３層メタル配線の配線工程中に２つの可変抵抗素子１０ａ，１０ｂを形成する。配線工程において、Ａｌ配線では融点が６６０℃と低く、より比抵抗が低いＣｕ配線を使用する場合では、高温になるほどＣｕが絶縁層へ拡散しやすいため、可変抵抗素子１０ａ，１０ｂの形成では、電極の形成を含めて、１層目及び２層目メタル配線１１，１２への熱的ダメージを回避するためにＡｌの融点以下、例えば５００℃以下の熱処理を用いる。
【００３０】
図５に、２層目及び３層目メタル配線にＣｕ配線を用いた３層メタル配線プロセスで作製される半導体集積回路へ、２つの可変抵抗素子１０ａ，１０ｂを作り込む場合の工程例を示す。図５に示す工程表の右欄は各工程における処理温度を示している。本工程例では、３層目メタル配線上にＡｌパッドを作成する例を示している。図５より明らかなように、第１層間絶縁体１７と１層目メタル配線１１の形成工程以降の最高温度は４２０℃であり、ＰＣＭＯ膜８の成膜温度を４２０℃から５００℃にすると、Ｃｕ配線の層間絶縁体への拡散を抑制し、且つ、層間絶縁体と配線を形成する工程からの熱処理の影響を受けないＰＣＭＯ膜８を形成することができる。
【００３１】
ところで、ＰＣＭＯ膜８の成膜温度を４２０℃以下にする場合は、層間絶縁体の堆積温度とＨ２シンターの熱処理の影響でアニールされる結果となり、ＰＣＭＯ膜の初期抵抗値が変化する。図３に示すように、成膜後に成膜温度より高温の６００℃でアニール処理すると、初めの成膜温度が５００℃以下の領域では、初期の膜質が非晶質或いは非晶質と結晶の混在した中間状態であるため、非晶質部分が結晶化して抵抗率が低下する現象が見られる。
【００３２】
従って、ＰＣＭＯ膜等の可変抵抗体８の第２の形成方法としては、所望の動作電圧範囲内でスイッチ動作する初期抵抗値となる成膜温度より低い成膜温度で一旦、可変抵抗体８を非晶質或いは非晶質と結晶の混在した中間状態として形成し、つまり、所望の初期抵抗値より高抵抗状態で形成し、その後に、成膜温度より高温でアニール処理を行い、所望の初期抵抗値まで低抵抗化することもできる。本発明装置１００に用いられる可変抵抗素子１０では、アニール後の可変抵抗体８が、非晶質と結晶の混在した中間状態に維持されることで、アニール条件（アニール温度、アニール時間、または、その両方）を適切に制御することで、上記非晶質と結晶の混在状態を制御でき、結果として所望の初期抵抗値まで低抵抗化することができる。
【００３３】
図６と図７は、可変抵抗体８がＰＣＭＯ膜で形成された可変抵抗素子１０の断面ＴＥＭ像の一例である。図６と図７に示すように、可変抵抗素子１０は、図２に示す基本素子構造を有し、且つ、可変抵抗体８が、結晶部と非晶質部が混在した中間状態となっている。
【００３４】
図６は、ＰＣＭＯ膜８を、スパッタリング法を用いて３００℃で成膜した後、酸素雰囲気中においてアニール温度５００℃、アニール時間１５分間でアニール処理して形成した場合の断面ＴＥＭ像であり、上部電極から下部電極に跨る結晶領域が、非晶質膜中に、部分的に形成されており、このような部分結晶領域が非晶質膜中に点在する構造となっていることが分かる。図７は、ＰＣＭＯ膜８を、スパッタリング法を用いて３００℃で成膜した後、窒素雰囲気中において、アニール温度５２５℃、アニール時間１５分間でアニール処理して形成した場合の断面ＴＥＭ像であり、上部電極側から、可変抵抗体の中ほどまで、非晶質の中に部分的な結晶領域が形成されており、このような部分結晶領域が非晶質膜中に点在する構造となっていることが分かる。また、微結晶粒が非結晶質中に点在する場合も確認されている。
【００３５】
次に、上記第２の形成方法で非晶質と結晶の混在した可変抵抗体８を形成する場合の、可変抵抗素子１０の製造過程について説明する。但し、以下の説明では、選択トランジスタを備えたメモリセルとしてではなく、可変抵抗素子１０単体での製造過程につき簡単に説明する。
【００３６】
先ず、シリコン基板の上のシリコン酸化膜、ＴｉＯ２を積層した上に、下部電極となるＰｔをスパッタリング法で堆積させる。次に、下部Ｐｔ電極膜上に、ＰＣＭＯ膜をスパッタ法により、３００℃で１００ｎｍの厚さに成膜し、アニール温度５００℃、アニール時間１５分間で、酸素雰囲気中においてアニール処理をする。その上に、上部電極となるＰｔをスパッタリング法で堆積させる。その後、上部電極、ＰＣＭＯ膜、下部電極の順番でエッチングして、可変抵抗素子の構造を形成する。そして、層間絶縁物（シリコン酸化膜等）を体積し、コンタクトホールを形成することにより、下部電極と上部電極上にコンタクトホールを開口する。そして、Ａｌ等の金属を堆積し、パターニングすることにより、上部Ｐｔ電極と下部Ｐｔ電極の配線を行う。上記要領で作製したＰＣＭＯ膜は、図６に示すように、結晶と非晶質が混在した構造であることが確認できた。また、ＰＣＭＯ膜を５０μｍ×５０μｍの大きさで形成した可変抵抗素子のスイッチング動作例を図８に示す。スイッチング動作は、上部電極に正負両極性の電圧パルス（パルス幅１００ｎｓ）を印加し、各パルス印加後に０．８Ｖの電圧を上部電極に与え、上部電極と下部電極間に流れる電流を計測して、抵抗値の変化を観察した。
【００３７】
図３において、可変抵抗素子を、スパッタリング法を用いて３００℃、４００℃、４５０℃、５００℃、６００℃で夫々成膜した後、６００℃で１５分間アニール処理した場合についても、ＰＣＭＯ膜の抵抗率を示す。成膜温度が３００℃から５００℃未満の範囲で、非晶質を含むＰＣＭＯ膜が形成される場合、６００℃で１５分間アニール処理することにより、ＰＣＭＯ膜の成膜直後の抵抗率からの抵抗率の低下が確認され、結晶と非結晶が混在するＰＣＭＯ膜を作製することができた。このことから、非晶質が存在するＰＣＭＯ膜をスパッタリング法で形成した後、成膜温度以上の温度でアニールすることで、可変抵抗素子の初期抵抗値を制御することができることが分った。また、アニール時間を長くすることで、結晶化部が増えることにより、抵抗率が下がることを確認しており、アニール時間によっても、可変抵抗素子の初期抵抗を制御することができることが分った。
【００３８】
次に、本発明装置１００として、上記要領で作製される可変抵抗素子１０をメモリセルとしてアレイ状に配置してメモリアレイ１０１を形成して、大容量の不揮発性半導体記憶装置を構成する場合の構成例を、図面を用いて説明する。
【００３９】
図９は、本発明装置１００のブロック図を示すものである。本発明装置１００は、メモリアレイ１０１内に情報が記憶され、メモリアレイ１０１は上述のようにメモリアセルを複数配置した構成を用い、メモリアレイ１０１内のメモリセルに情報を記憶し、読み出すことができる。
【００４０】
図１０にメモリアレイ１０１を構成するメモリセル２０の断面の模式図を示す。図１０に示すように、メモリセル２０は、半導体基板１上に作製したソース領域２、ドレイン領域３、ゲート酸化膜４上に形成されたゲート電極５からなる選択トランジスタ６と、電圧印加によって抵抗値が変化する可変抵抗体８を下部電極７と上部電極９間に挟持してなる可変抵抗素子１０を、ドレイン領域３と下部電極７を電気的に接続して直列に接続して形成されている。また、上部電極９は、ビット線となる２層目メタル配線１２に接続され、ゲート電極５はワード線に接続され、ソース領域は、ソース線となる拡散層または１層目メタル配線１１に接続される。可変抵抗素子１０は、図２に示す単体の可変抵抗素子１０と同じ要領で形成される。図４に例示したメモリセル構成との違いは、１つのメモリセル内に１つの可変抵抗素子１０を備えて構成されている点である。１つのメモリセル内に配置する可変抵抗素子１０の個数は、構成する記憶装置全体の特性や機能に応じて決定すればよい。
【００４１】
図１１にメモリアレイ１０１の一構成例を模式的に示す。この構成において、メモリアレイ１０１はビット線ｍ本（ＢＬ１〜ＢＬｍ）とワード線ｎ本（ＷＬ１〜ＷＬｎ）の交点にメモリセル２０がｍ×ｎ個配置した構成になる。また、ソース線がｎ本（ＳＬ１〜ＳＬｎ）で、ワード線と平行に配置される構成となっている。尚、メモリアレイ１０１の構成は、図１１の構成に限定されるものではない。
【００４２】
このように、メモリセル２０を選択トランジスタ６と可変抵抗素子１０の直列回路で構成することにより、ワード線の電位によって選択されたメモリセル２０の選択トランジスタ６がオン状態となり、更に、ビット線の電位によって選択されたメモリセル２０の可変抵抗素子１０にのみ選択的に書き込み或いは消去電圧が印加され、可変抵抗素子１０の可変抵抗体８の抵抗値を変化可能とする構成となっている。
【００４３】
図９に示す本発明装置１００の周辺回路を含むブロック構成は、一般的な不揮発性半導体記憶装置のブロック構成と同様或いは類似の構成である。簡単に各回路ブロックの説明を行う。アドレス線１０２から入力されたアドレスに対応したメモリアレイ１０１内の特定のメモリセルに情報が記憶され、その情報はデータ線１０３を通り、外部装置に出力される。ワード線デコーダ１０４は、アドレス線１０２に入力された信号に対応するメモリアレイ１０１のワード線を選択し、ビット線デコーダ１０５は、アドレス線１０２に入力されたアドレス信号に対応するメモリアレイ１０１のビット線を選択し、更に、ソース線デコーダ１０６は、アドレス線１０２に入力されたアドレス信号に対応するメモリアレイ１０１のソース線を選択する。制御回路１０８は、メモリアレイ１０１の書き込み、消去、読み出しの制御を行う。制御回路１０８は、アドレス線１０２から入力されたアドレス信号、データ線１０３から入力されたデータ入力（書き込み時）、制御信号線１１０から入力された制御入力信号に基づいて、ワード線デコーダ１０４、ビット線デコーダ１０５、ソース線デコーダ１０６、電圧スイッチ回路１０９、メモリアレイ１０１の読み出し、書き込み、及び、消去動作を制御する。図９に示す例では、制御回路１０８は、図示しないが一般的なアドレスバッファ回路、データ入出力バッファ回路、制御入力バッファ回路としての機能を具備している。
【００４４】
電圧スイッチ回路１０９は、メモリアレイ１０１の読み出し、書き込み、消去時に必要なワード線、ビット線及びソース線の電圧を与える。Ｖｃｃはデバイスの供給電圧、Ｖｓｓはグランド電圧、Ｖｐｐは書き込みまたは消去用の電圧である。また、データの読み出しは、メモリアレイ１０１からビット線デコーダ１０５、読み出し回路１０７を通って行われる。読み出し回路１０７は、データの状態を判定し、その結果を制御回路１０８に送り、データ線１０３へ出力する。
【００４５】
尚、図９に例示した本発明装置１００のブロック構成及びメモリセルの構成は、一例であり、適宜可変抵抗素子１０の特性等に応じて変更可能である。例えば、メモリセル２０を選択トランジスタ６と可変抵抗素子１０の直列回路で構成せずに、可変抵抗素子１０単体で構成するようにしても構わない。或いは、選択トランジスタ６に代えて選択ダイオードを用いても構わない。
【００４６】
以上詳細に説明したように、本発明に係る不揮発性半導体記憶装置は、可変抵抗素子を構成するペロブスカイト型金属酸化膜からなる可変抵抗体として、結晶と非晶質を混在させることによって、成膜温度、または、アニール条件を制御することで不揮発性半導体記憶装置として適正なスイッチ動作可能な初期抵抗値範囲に初期抵抗値を調整することができ、可変抵抗体の膜厚等の幾何学的寸法を変更せずに可変抵抗素子に要求される特性に応じた適正に動作可能な初期抵抗値を設定することが可能となる。
【図面の簡単な説明】
【００４７】
【図１】ペロブスカイト型金属酸化膜を備えた可変抵抗素子の初期抵抗値とスイッチング動作の可否との関係を示す図
【図２】本発明に係る不揮発性半導体記憶装置に用いる可変抵抗素子の基本構造を模式的に示す断面図
【図３】ペロブスカイト型結晶構造の可変抵抗体の一例としてＰＣＭＯ膜を形成する場合のスパッタリング成膜温度とＰＣＭＯ膜の抵抗率の関係を示す特性図
【図４】本発明に係る不揮発性半導体記憶装置に用いるメモリセルの一構成例を示す等価回路図（Ａ）及びその段面構造を模式的に示す断面図（Ｂ）
【図５】本発明に係る不揮発性半導体記憶装置のメモリセルを作製するための１層目メタル配線の形成工程以降の工程例を示す工程表
【図６】ＰＣＭＯ膜をスパッタリング法により３００℃で成膜した後、酸素雰囲気中において５００℃、１５分間でアニール処理して形成した場合の可変抵抗素子の断面ＴＥＭ像
【図７】ＰＣＭＯ膜をスパッタリング法により３００℃で成膜した後、窒素雰囲気中において５２５℃、１５分間でアニール処理して形成した場合の可変抵抗素子の断面ＴＥＭ像
【図８】図６に示す可変抵抗素子のスイッチング動作例を示す図
【図９】本発明に係る不揮発性半導体記憶装置の全体構成を示すブロック図
【図１０】本発明に係る不揮発性半導体記憶装置に用いるメモリセル構造の他の一例を模式的に示す断面図
【図１１】本発明に係る不揮発性半導体記憶装置に用いるメモリアレイの一構成例を示す回路図
【符号の説明】
【００４８】
１    半導体基板
２    ソース領域
３    ドレイン領域
４    ゲート酸化膜
５    ゲート電極
６    選択トランジスタ
７    下部電極
８    可変抵抗体
９    上部電極
１０  可変抵抗素子
１０ａ  可変抵抗素子
１０ｂ  可変抵抗素子
１１  １層目メタル配線
１２  ２層目メタル配線
１３  ３層目メタル配線
１４  コンタクト
１５  第１ビア
１６  第２ビア
１７  第１層間絶縁体
１８  第２層間絶縁体
１９  第３層間絶縁体
２０  メモリセル
１００    不揮発性半導体記憶装置
１０１    メモリアレイ
１０２    アドレス線
１０３    データ線
１０４    ワード線デコーダ
１０５    ビット線デコーダ
１０６    ソース線デコーダ
１０７    読み出し回路
１０８    制御回路
１０９    電圧スイッチ回路
１１０    制御信号線
【図１】
2005203463.tif 000003
【図２】
2005203463.tif 000004
【図３】
2005203463.tif 000005
【図４】
2005203463.tif 000006
【図５】
2005203463.tif 000007
【図８】
2005203463.tif 000008
【図９】
2005203463.tif 000009
【図１０】
2005203463.tif 000010
【図１１】
2005203463.tif 000011
【図６】
2005203463.tif 000012
【図７】
2005203463.tif 000013