(57)【要約】【課題】半導体基板への酸素原子のノックオンを低減できるようにすると共に、不純物拡散層と金属膜との化合物膜を薄く形成できるようにした半導体装置の製造方法を提供する。【解決手段】ＳＯＩ基板１０に形成されたｎ＋層５９及びゲート電極５３上にチタン膜７１を形成する工程と、このチタン膜７１上からｎ＋層５９及びゲート電極５３に向けてＡｒをイオン注入し当該ｎ＋層５９及びゲート電極５３の上側部分をアモルファス化する工程と、このＳＯＩ基板１０に１ｓｔＲＴＡを施すことにより、チタン膜７１とｎ＋層５９、及び、チタン膜７１とゲート電極５３とを反応させ、チタンシリサイド膜（Ｃ４９−ＴｉＳｉ２）を形成する工程とを含み、Ａｒをイオン注入する工程では、チタン膜７１とｎ＋層５９、及び、チタン膜７１とゲート電極５３との界面付近でＡｒのイオン注入量が最大となるようにこのＡｒのイオン注入条件を決定する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板に形成された不純物拡散層上に当該不純物拡散層との化合物膜を形成するための金属膜を形成する工程と、
前記金属膜上から前記不純物拡散層に向けて所定の不純物をイオン注入し当該不純物拡散層の上側部分を非晶質化する工程と、
前記不純物をイオン注入した後で前記半導体基板に所定の熱処理を施すことにより、前記金属膜と前記不純物拡散層とを反応させ前記化合物膜を形成する工程とを含み、
前記不純物をイオン注入する工程では、
前記金属膜と前記不純物拡散層との界面付近で前記不純物のイオン注入量が最大となるように当該不純物のイオン注入条件を決定することを特徴とする半導体装置の製造方法。
【請求項２】
前記半導体基板はＳＯＩ（ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ）基板であり、前記金属膜はチタン膜であり、前記化合物膜はチタンシリサイド膜であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記不純物をイオン注入した後で前記半導体基板に所定の熱処理を施すことにより前記化合物膜を形成する工程では、
前記チタンシリサイド膜の結晶粒径が、前記ＳＯＩ基板のシリコン層の厚さの２／３よりも小さくなるように、前記熱処理の処理温度を決定することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
ＳＯＩ基板に形成された不純物拡散層上にチタン膜を形成する工程と、
前記チタン膜上から前記不純物拡散層に向けて所定の不純物をイオン注入し当該不純物拡散層の上側部分を非晶質化する工程と、
前記不純物をイオン注入した後で前記ＳＯＩ基板に所定の熱処理を施すことにより、前記チタン膜と前記不純物拡散層とを反応させ前記チタンシリサイド膜を形成する工程とを含み、
前記チタンシリサイド膜を形成する工程では、
前記チタンシリサイド膜の結晶粒径が、前記ＳＯＩ基板のシリコン層の厚さの２／３よりも小さくなるように、前記熱処理の処理温度を決定することを特徴とする半導体装置の製造方法。
【請求項５】
前記ＳＯＩ基板のシリコン層の膜厚が３０［ｎｍ］以上、５０［ｎｍ］以下のとき、前記熱処理の処理温度を５４０［℃］以上、６００［℃］以下に決定することを特徴とする請求項３又は請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に係り、特に、トランジスタのソース又はドレイン拡散層上や、ゲート電極上に高抵抗なチタンシリサイド膜（Ｃ４９−ＴｉＳｉ２）を形成し、これを低抵抗なチタンシリサイド膜（Ｃ５４−ＴｉＳｉ２）に相転移させる技術に関するものである。
【０００２】
【従来の技術】
従来から、ＭＯＳトランジスタ等の素子を有するデバイス（以下で、ＭＯＳデバイスという）は、その高性能化をめざして微細化が進められている。しかし、ＭＯＳデバイスの微細化が進むと、ＭＯＳトランジスタのソース又はドレイン拡散層、ゲート電極の面積は小さくなるので、ゲート電極抵抗や、ソース又はドレイン拡散層のシート抵抗、コンタクト抵抗等は高くなってしまう。
【０００３】
近年では、このような抵抗成分を低く抑えるために、ゲート電極上や、ソース又はドレイン拡散層上にチタン（Ｔｉ）や、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、プラチナ（Ｐｔ）等を堆積し熱処理することで、低抵抗な金属シリサイド膜を形成すること（以下で、シリサイドプロセスという）が広く行われている。
また、このようなシリサイドプロセスにおいて、ＭＯＳトランジスタのゲート長が０．２５［μｍ］以下まで微細化されると、チタンシリサイド膜（ＴｉＳｉ２）が凝集して形成されてしまい、その抵抗値が高くなってしまうという、いわゆる細線効果が問題となっている（例えば、特許文献１参照。）。
【０００４】
このような細線効果を低減するために、特許文献１には、ゲート電極上やソース又はドレイン拡散層上にチタン膜を堆積する前に、シリコン基板に向けてアルゴン（Ａｒ）、ヒ素（Ａｓ）、リン（Ｐ）、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）等のイオン種を１．０×１０１５［ｃｍ−２］程度のドーズ量でイオン注入することにより、ゲート電極やソース又はドレイン拡散層を非晶質化（以下で、アモルファス化ともいう）する方法が開示されている。
【０００５】
【特許文献１】
特開２０００−５８８２２号公報
【特許文献２】
特開平９−３２０９９０号公報
【特許文献３】
特開平９−１２９８６９号公報
【特許文献４】
特開平７−２１１９０３号公報
【０００６】
【発明が解決しようとする課題】
ところで、特許文献１に開示されている従来の技術によれば、ソース又はドレイン拡散層上にチタン膜を堆積する前に、このソース又はドレイン拡散層に不純物をイオン注入し、このソース又はドレイン拡散層に非晶質層を厚く形成した後でチタンシリサイド膜を形成していた。
【０００７】
しかしながら、このような従来技術では、ゲート電極やソース又はドレイン拡散層の表面を覆うシリコン酸化膜（自然酸化膜等）の酸素原子が、イオン注入によって打ち込まれる不純物と衝突してシリコン基板の内部に多量にノックオンされてしまうおそれがあった。シリコン基板の表面領域の酸素濃度が高くなると、シリコン基板中の結晶欠陥が多くなり、ＭＯＳトランジスタ等のリーク電流が増大してしまうおそれがある。
【０００８】
また、特許文献１に開示されている従来技術では、ゲート電極やソース又はドレイン拡散層の表面領域を露出した状態でアモルファス化していた。このように表面が露出した状態でアモルファス化されたゲート電極やソース又はドレイン拡散層は、その表面が酸化され易く、その表面上にシリコン酸化膜が厚く形成されてしまうおそれがあった。ゲート電極やソース又はドレイン拡散層の表面と、この表面上に堆積されるチタン膜との間に厚いシリコン酸化膜があると、チタン膜のシリサイド化反応が阻害されてしまうおそれがあった。
【０００９】
さらに、上記の従来技術では、例えば、ＳＯＩ基板のシリコン層上にチタンシリサイド膜を薄く形成することができないおそれがあった。即ち、完全空乏型のＭＯＳトランジスタが形成されるＳＯＩ（ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ）基板のシリコン層は、通常、その膜厚が３０［ｎｍ］以上、５０［ｎｍ］以下と極めて薄い。そのため、上記の従来技術では、不純物のイオン注入によってＳＯＩ基板のシリコン層が上側部分だけでなく下側部分までアモルファス化されてしまい、シリコン層の厚さに対してチタンシリサイド膜が厚く形成されてしまうおそれがあった。
【００１０】
そこで、この発明はこのような問題を解決したものであって、半導体基板への酸素原子のノックオンを低減できるようにすると共に、不純物拡散層と金属膜との化合物膜を薄く形成できるようにした半導体装置の製造方法の提供を目的とする。
【００１１】
【課題を解決するための手段】
上記した課題を解決するために、本発明に係る第１の半導体装置の製造方法は、半導体基板に形成された不純物拡散層上に当該不純物拡散層との化合物膜を形成するための金属膜を形成する工程と、前記金属膜上から前記不純物拡散層に向けて所定の不純物をイオン注入し当該不純物拡散層の上側部分を非晶質化する工程と、前記不純物をイオン注入した後で前記半導体基板に所定の熱処理を施すことにより、前記金属膜と前記不純物拡散層とを反応させ前記化合物膜を形成する工程とを含み、前記不純物をイオン注入する工程では、前記金属膜と前記不純物拡散層との界面付近で前記不純物のイオン注入量が最大となるように当該不純物のイオン注入条件を決定することを特徴とするものである。
【００１２】
ここで、半導体基板とは、例えばバルクのシリコン基板、又は、ＳＯＩ基板のことである。また、半導体基板に形成された不純物拡散層とは、例えばバルクのシリコン基板又はＳＯＩ基板のシリコン層にリンやボロン、ヒ素等の導電型不純物が導入されて形成されたソース又はドレイン拡散層のことである。或いは、この不純物拡散層とは、例えばシリコン基板上又はＳＯＩ基板上に絶縁膜を介して形成されたシリコン膜であって、リンやボロン、ヒ素等が導入されて形成されたゲート電極のことである。
【００１３】
本発明に係る第１の半導体装置の製造方法によれば、半導体基板上に形成された不純物拡散層に所定の不純物をイオン注入する際に、この不純物拡散層上を金属膜で覆っているので、半導体基板への酸素のノックオンを低減することができる。また、不純物拡散層の非晶質化された部分を酸素を含む雰囲気に晒さずに済むので、その酸化を防ぐことができる。
【００１４】
さらに、本発明に係る第１の半導体装置の製造方法によれば、金属膜を非晶質化することができ、かつ、この金属膜と不純物拡散層との界面付近の当該不純物拡散層を薄く非晶質化することができる。従って、この金属膜と不純物拡散層との反応性を高めることができる。
本発明に係る第２の半導体装置の製造方法は、上述した第１の半導体装置の製造方法において、前記半導体基板はＳＯＩ（ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ）基板であり、前記金属膜はチタン膜であり、前記化合物膜はチタンシリサイド膜であることを特徴とするものである。
【００１５】
本発明に係る第２の半導体装置の製造方法によれば、例えば、ＳＯＩ基板に形成されたＭＯＳトランジスタのソース又はドレイン拡散層上と、ゲート電極上とにチタンシリサイド膜（Ｃ４９−ＴｉＳｉ２）を形成する場合に、ソース又はドレイン拡散層とチタン膜、及び、ゲート電極とチタン膜との反応性を高めることができる。従って、Ｃ４９−ＴｉＳｉ２を形成するための熱処理温度を低温化することができ、Ｃ４９−ＴｉＳｉ２を結晶粒径小さく形成することが可能である。
【００１６】
本発明に係る第３の半導体装置の製造方法は、上述した第２の半導体装置の製造方法において、前記不純物をイオン注入した後で前記半導体基板に所定の熱処理を施すことにより前記化合物膜を形成する工程では、前記チタンシリサイド膜の結晶粒径が、前記ＳＯＩ基板のシリコン層の厚さの２／３よりも小さくなるように、前記熱処理の処理温度を決定することを特徴とするものである。
【００１７】
本発明に係る第４の半導体装置の製造方法は、ＳＯＩ基板に形成された不純物拡散層上にチタン膜を形成する工程と、前記チタン膜上から前記不純物拡散層に向けて所定の不純物をイオン注入し当該不純物拡散層の上側部分を非晶質化する工程と、前記不純物をイオン注入した後で前記ＳＯＩ基板に所定の熱処理を施すことにより、前記チタン膜と前記不純物拡散層とを反応させ前記チタンシリサイド膜を形成する工程とを含み、前記チタンシリサイド膜を形成する工程では、前記チタンシリサイド膜の結晶粒径が、前記ＳＯＩ基板のシリコン層の厚さの２／３よりも小さくなるように、前記熱処理の処理温度を決定することを特徴とするものである。
【００１８】
ここで、本発明者は、チタンシリサイド膜（Ｃ４９−ＴｉＳｉ２）の結晶粒径をＳＯＩ基板のシリコン層の膜厚値の２／３よりも小さくすることで、Ｃ４９−ＴｉＳｉ２からＣ５４−ＴｉＳｉ２への相転移の起点となる核形成密度を十分に増加させることができ、この相転移反応に必要な熱処理の温度を従来方式と比べて低温化できることを見出した。
【００１９】
また、本発明に係る第５の半導体装置の製造方法は、上述した第３、第４の半導体装置の製造方法において、前記ＳＯＩ基板のシリコン層の膜厚が３０［ｎｍ］以上、５０［ｎｍ］以下のとき、前記熱処理の処理温度を５４０［℃］以上、６００［℃］以下に決定することを特徴とするものである。
ここで、本発明者は、ＳＯＩ基板のシリコン層が３０［ｎｍ］以上、５０［ｎｍ］以下の場合は、このＳＯＩ基板を窒素を含む雰囲気中に置き、５４０［℃］以上、６００［℃］以下でアニールすることで、Ｃ４９−ＴｉＳｉ２の結晶粒径をシリコン層の厚さの２／３よりも小さく形成できることを見出した。
【００２０】
本発明に係る第３〜第５の半導体装置の製造方法によれば、Ｃ４９−ＴｉＳｉ２からＣ５４−ＴｉＳｉ２への相転移の起点となる核形成密度を十分に増加させることができ、この相転移反応を促進させることができる。これにより、この相転移反応に必要な熱処理の処理温度を従来方式と比べて低温化することができる。
【００２１】
【発明の実施の形態】
以下、図面を参照しながら、本発明の実施形態に係る半導体装置の製造方法について説明する。
図１（Ａ）〜図２（Ｂ）は、本発明の実施形態に係るチタンシリサイド膜７０（Ｃ５４−ＴｉＳｉ２）の形成方法を示す工程図である。この工程図は、ＳＯＩ基板１０に形成された完全空乏型のＭＯＳトランジスタ５０のソース又はドレイン（以下で、Ｓ／Ｄという）拡散層上と、ゲート電極５３上に、チタンシリサイド膜７０を薄く形成する方法を手順に沿って示したものである。
【００２２】
図１（Ａ）において、１１はシリコン基板（ＳＵＢ）、１３は絶縁層（ＢＯＸ）、１５はシリコン層（ＳＯＩ層）である。シリコン基板１１と、絶縁層１３と、シリコン層１５とでＳＯＩ基板１０を構成している。これらの中で、シリコン層１５は、その厚さが例えば５０［ｎｍ］程度である。また、このＳＯＩ基板１０には、シリコン酸化膜からなる素子分離層１７が形成されており、この素子分離層１７によって素子分離された領域のシリコン層１５に、完全空乏型のＭＯＳトランジスタ５０が形成されている。
【００２３】
図１（Ａ）に示すように、このＭＯＳトランジスタ５０のＳ／Ｄ拡散層はＬＤＤ構造を有し、低濃度のｎ−層５５と、高濃度のｎ＋層５９とから構成されている。また、このｎ−層５５上であって、ポリシリコン（ｐｏｌｙ−Ｓｉ）からなるゲート電極５３の側面には、シリコン酸化膜、又はシリコン窒化膜からなるサイドウォール５７が形成されている。この完全空乏型のＭＯＳトランジスタ５０は、周知のＣＭＯＳプロセスで形成したものである。以下、チタンシリサイド膜７０の形成方法について説明する。
【００２４】
まず始めに、図１（Ｂ）に示すように、この完全空乏型のＭＯＳトランジスタ５０の上方全面にチタン膜７１を形成する。このチタン膜７１は、例えばアルゴンイオン（Ａｒ＋）でＴｉターゲートをスパッタし、その反跳で飛び出したＴｉ原子をウエーハに付着させるスパッタリング法を用いて、２０［ｎｍ］程度の厚さ（所定の厚さの一例）に形成する。
【００２５】
次に、図１（Ｂ）に示すように、このチタン膜７１上に窒化チタン膜７３を形成する。この窒化チタン膜７３は、例えばアルゴンイオン（Ａｒ＋）でＴｉＮターゲートをスパッタするスパッタリング法を用いて、１５［ｎｍ］程度の厚さに形成する。この窒化チタン膜７３は、後工程の１ｓｔＲＴＡでチタン膜７１への酸素等の混入を防ぐキャップ層である。そして、図１（Ｃ）に示すように、この窒化チタン膜７３の上方からＭＯＳトランジスタ５０に向けて、例えばアルゴン（Ａｒ）をイオン注入する。
【００２６】
図３は、チタン膜７１とＳ／Ｄ拡散層５９の深さ方向に対する不純物の注入量を示す概念図である。図３において、縦軸は不純物の注入深さを示す。また、横軸は不純物の注入量（ドーズ量）を示す。
図３に示すように、このイオン注入工程では、アルゴンイオン（Ａｒ＋）の注入量が、ｎ＋層５９とチタン膜７１との界面で最大（ピーク）となるように、かつ、ゲート電極５３とチタン膜７１との界面で最大となるように、その注入条件を決定する。そして、このイオン注入によって、Ｓｉ／Ｔｉ界面付近のｎ＋層５９とゲート電極５３とをアモルファス化する（以下で、このイオン注入工程を、プレアモルファス化工程という。）。
【００２７】
例えば、上述したように、チタン膜７１の膜厚が２０［ｎｍ］程度であり、窒化チタン膜７３の膜厚が１５［ｎｍ］の場合、アルゴンイオン（Ａｒ＋）の注入量は１．０×１０１５［ｃｍ−２］、その注入エネルギーは４０［ｋｅＶ］程度である。このような不純物のイオン注入によって、Ｓｉ／Ｔｉ界面付近のｎ＋層５９と、ゲート電極５３とをアモルファス化する。また、このイオン注入によって、ｎ＋層５９上と、ゲート電極５３上のチタン膜７１も同時にアモルファス化する。
【００２８】
一方、このプレアモルファス化工程では、Ｓｉ／Ｔｉ界面付近から離れるに従ってｎ＋層５９と、ゲート電極５３への不純物の注入量を減らしているので、ｎ＋層５９の下側部分と、ゲート電極５３の下側部分のアモルファス化を防ぐことができる。図１（Ｃ）に示すように、以下で、このアモルファス化されたＳｉ／Ｔｉ界面付近のｎ＋層５９とチタン膜７１、及び、ゲート電極５３とチタン膜７１とを非晶質層７５という。
【００２９】
次に、この非晶質層７５がＳｉ／Ｔｉ界面付近に形成されたＳＯＩ基板１０に第１の熱処理（１ｓｔＲＴＡ）を施す。この１ｓｔＲＴＡによって、図１（Ｃ）で示した非晶質層７５でＳｉとＴｉとを反応させ、図２（Ａ）に示すように、チタンシリサイド膜７０´を例えば１５［ｎｍ］程度形成する。この１ｓｔＲＴＡによって形成されるチタンシリサイド膜７０´は、電気抵抗が大きいＣ４９−ＴｉＳｉ２である。
【００３０】
この１ｓｔＲＴＡでは、Ｓｉ／Ｔｉ界面付近のｎ＋層５９とチタン膜７１、及び、ゲート電極５３とチタン膜７１とがアモルファス化されているので、チタン膜７１のシリサイド化反応を促進させることができ、シリサイド化に必要な１ｓｔＲＴＡの処理温度を低温化することができる。
また、１ｓｔＲＴＡの処理温度と、チタンシリサイド膜７０´の結晶粒径との間には相関があり、１ｓｔＲＴＡの処理温度が低いほど、チタンシリサイド膜７０´を結晶粒径小さく形成することができる。
【００３１】
本発明者は、ＳＯＩ基板１０のシリコン層１５の厚さが３０［ｎｍ］以上、５０［ｎｍ］以下の場合は、このＳＯＩ基板１０を窒素雰囲気中に置き、５４０［℃］以上、６００［℃］以下で約２分間アニールすることで、チタンシリサイド膜７０´の結晶粒径をシリコン層１５の厚さの２／３よりも小さく形成できることを見出した。
【００３２】
また、本発明者は、チタンシリサイド膜７０´の結晶粒径をシリコン層１５の厚さの２／３よりも小さく形成することで、高抵抗なＣ４９−ＴｉＳｉ２から低抵抗なチタンシリサイド膜（Ｃ５４−ＴｉＳｉ２）への相転移の起点となる核形成密度を十分に増加させることができ、この相転移反応に必要な第２の熱処理（２ｎｄＲＴＡ）の処理温度を従来方式と比べて低温化できることを見出した。
【００３３】
そこで、この１ｓｔＲＴＡでは、図４に示すように、チタンシリサイド膜（Ｃ４９−ＴｉＳｉ２）７０´の結晶粒径（破線）が、シリコン層１５の厚さの２／３よりも小さくなるように、その熱処理温度を例えば５４０〜６００［℃］、熱処理時間を約２分間に決定する。
次に、図２（Ａ）に戻って、窒化チタン膜７３と、未反応のチタン膜７１とを除去する。この窒化チタン膜７３と、未反応のチタン膜７１の除去は、例えばアンモニア過水溶液を用いたウェットエッチングで行う。
【００３４】
その後、このＳＯＩ基板に２ｎｄＲＴＡを施して、電気抵抗が大きいチタンシリサイド膜（Ｃ４９−ＴｉＳｉ２）７０´を、図２（Ｂ）に示すように、電気抵抗が小さいチタンシリサイド膜（Ｃ５４−ＴｉＳｉ２）７０に相転移させる。
上述したように、このチタンシリサイド膜７０´の結晶粒径は、シリコン層１５の厚さの２／３よりも小さく形成されているので、Ｃ４９−ＴｉＳｉ２からＣ５４−ＴｉＳｉ２への相転移の起点となる核形成密度はＳｉ／Ｔｉ界面付近で十分に増加されている。従って、Ｃ４９−ＴｉＳｉ２からＣ５４−ＴｉＳｉ２への相転移反応を促進させることができ、相転移に必要な２ｎｄＲＴＡの処理温度を従来方式と比べて低温化することができる。
【００３５】
この２ｎｄＲＴＡにおいても、１ｓｔＲＴＡと同様に、その処理温度と、チタンシリサイド膜７０の結晶粒径との間には相関があり、２ｎｄＲＴＡの処理温度が低いほど、チタンシリサイド膜７０の凝集を防ぐことができる。そこで、この例では、ＳＯＩ基板１０を窒素雰囲気中に置き、７００〜８５０［℃］程度で約３０秒間アニールする。これにより、結晶粒径の小さいチタンシリサイド膜（Ｃ５４−ＴｉＳｉ２）７０を形成することができる。
【００３６】
このように、本発明に係るチタンシリサイド膜７０の形成方法によれば、ｎ＋層５９及びゲート電極５３にＡｒをイオン注入する際に、これらｎ＋層５９及びゲート電極５３上をチタン膜７１と、窒化チタン膜７３とで覆っている。
従って、たとえ窒化チタン膜７３上に酸素原子を含む層が形成されている場合でも、ノックオンされた酸素原子のほとんどを窒化チタン膜７３及びチタン膜７１内に止めることができる。これにより、ＳＯＩ基板１０への酸素のノックオンを低減することができ、シリコン層１５の酸素濃度を低く抑えることができる。シリコン層中の結晶欠陥を抑え、ＭＯＳトランジスタ５０のリーク電流の低減に寄与することができる。
【００３７】
また、本発明に係るチタンシリサイド膜７０の形成方法によれば、ｎ＋層５９及びゲート電極５３上をチタン膜７１と、窒化チタン膜７３とで覆った状態で、これらｎ＋層５９及びゲート電極５３をアモルファス化している。従って、このアモルファス化された部分を酸素を含む雰囲気に晒さずに済み、その酸化を防ぐことができる。
【００３８】
さらに、本発明に係るチタンシリサイド膜７０の形成方法によれば、Ｓｉ／Ｔｉ界面付近で、ｎ＋層５９及びゲート電極５３を薄くアモルファス化することができるので、ｎ＋層５９とチタン膜７１、及び、ゲート電極５３とチタン膜７１との反応性をそれぞれ高めることができる。従って、１ｓｔＲＴＡの処理温度を低くすることができるので、Ｓｉ／Ｔｉ界面付近で、チタンシリサイド膜（Ｃ４９−ＴｉＳｉ２）７０´を結晶粒径小さく形成することができる。
【００３９】
これにより、Ｃ４９−ＴｉＳｉ２からＣ５４−ＴｉＳｉ２への相転移の起点となる核形成密度を増加させることができ、Ｃ４９−ＴｉＳｉ２からＣ５４−ＴｉＳｉ２への相転移反応を促進させることができる。それゆえ、相転移反応に必要な２ｎｄＲＴＡの処理温度を低温化することができ、チタンシリサイド膜（Ｃ５４−ＴｉＳｉ２）７０の凝集を防ぐことができる。本発明に係るチタンシリサイド膜７０の形成方法によれば、細線効果をより一層低減することができる。
【００４０】
この実施形態では、ＳＯＩ基板１０が本発明の半導体基板に対応し、ｎ＋層５９とゲート電極５３が本発明の不純物拡散層に対応している。また、チタン膜７１が本発明の金属膜に対応し、アルゴン（Ａｒ）が本発明の所定の不純物に対応している。さらに、１ｓｔＲＴＡが本発明の所定の熱処理に対応し、チタンシリサイド膜（Ｃ４９−ＴｉＳｉ２）が本発明の化合物膜に対応している。
【００４１】
尚、この実施形態では、プレアモルファス化工程で、Ｓｉ／Ｔｉ界面付近で注入量が最大となるようにアルゴン（Ａｒ）をイオン注入する場合について説明した。しかしながら、Ｓｉ／Ｔｉ界面付近に向けて注入する不純物はＡｒに限られることはなく、例えば、ヒ素（Ａｓ）、リン（Ｐ）、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）等の不純物を任意に選択してイオン注入しても良い。
【００４２】
このような不純物をイオン注入する場合でも、図３で示したように、その注入量が、ｎ＋層５９とチタン膜７１との界面で最大（ピーク）となるように、かつ、ゲート電極５３とチタン膜７１との界面で最大となるように、そのイオン注入条件を決定する。これにより、Ｓｉ／Ｔｉ界面付近のｎ＋層５９とゲート電極５３とを薄くアモルファス化することができる。
【００４３】
また、この実施形態では、半導体基板の一例としてＳＯＩ基板の場合について説明したが、本発明の半導体基板はＳＯＩ基板に限られることはなく、例えばバルクのシリコン基板でも良い。
【図面の簡単な説明】
【図１】本発明の実施形態に係るチタンシリサイド膜７０の形成方法（その１）を示す工程図。
【図２】チタンシリサイド膜７０の形成方法（その２）を示す工程図。
【図３】チタン膜７１とＳ／Ｄ拡散層５９の深さ方向に対する不純物の注入量を示す概念図。
【図４】チタンシリサイド膜７０´の結晶粒径を示す概念図。
【符号の説明】
１０  ＳＯＩ基板、１１  シリコン基板（ＳＵＢ）、１３  絶縁層（ＢＯＸ）、１５  シリコン層（ＳＯＩ層）、１７  素子分離層、５０  ＭＯＳトランジスタ、５３  ゲート電極、５５  ｎ−層、５７  サイドウォール、５９  ｎ＋層、７０  チタンシリサイド膜（Ｃ５４−ＴｉＳｉ２）、７０´  チタンシリサイド膜（Ｃ４９−ＴｉＳｉ２）
【図１】
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【図２】
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【図３】
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【図４】
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