(57)【要約】      （修正有）【課題】高速トリガ入力信号からの可変遅延出力を作り出す方法及び装置の提供。【解決手段】可変遅延生成回路は、事前条件回路を含み、入力信号に応じて事前条件信号を供給可能に作動する。少なくとも１つのタップパスが事前条件信号に接続し、該事前条件信号の遅延バージョンを供給可能に作動する。遅延パスは、遅延要素とスケーリング回路を含んでいる。加算回路は、少なくとも１つの遅延タップパス及び事前条件信号に接続されている。前記加算回路は、事前条件信号及び該事前条件信号の遅延バージョンに応じて、遅延特性を示す出力信号を供給可能に作動する。必要となる立上がり／立下り時間及び形状を有するために、入力信号の加算遅延及びスケーリング・バージョンと入力信号の事前条件のものの組み合せを通して、高周波数可変遅延は提供される。【選択図】  図１
2005223912.tif 000002
【特許請求の範囲】
【請求項１】
事前条件回路と少なくとも２つの遅延タップパスと加算回路からなる可変遅延生成回路であって、
該事前条件回路は、入力信号に応じて事前条件信号を供給可能に作動し、
該遅延タップパスは、事前条件信号に接続され、事前条件信号（１９）の遅延バージョンを供給可能に作動し、該遅延タップパスは、遅延要素とスケーリング回路を含み、
該加算回路は、少なくとも２つの遅延タップパスに接続され、事前条件信号とスケーリング回路に応じて可変遅延特性を示す出力信号を供給可能に作動することを特徴とする可変遅延生成回路。
【請求項２】
前記遅延要素が、延長信号トレースをさらに含み、該延長信号トレースはプリント基板上に形成され、該プリント基板は遅延生成回路を含むことを特徴とする請求項１記載の可変遅延生成回路。
【請求項３】
前記遅延要素が固定遅延をさらに含むことを特徴とする請求項１記載の可変遅延生成回路。
【請求項４】
前記事前条件回路が限界増幅器をさらに含むことを特徴とする請求項１記載の可変遅延生成回路。
【請求項５】
事前条件回路が、バンド・パス・フィルタ、ハイ・パス・フィルタ及びロウ・パス・フィルタからなる群から選択される１つをさらに備えることを特徴とする請求項１記載の可変遅延生成回路。
【請求項６】
ポスト限界振幅装置をさらに備え、該ポスト限界振幅装置が出力信号においてジッタを減少させるように作動し、前記可変遅延生成回路の差動入力は加算要素として用いられることを特徴とする請求項１記載の可変遅延生成回路。
【請求項７】
微分事前条件回路、第１可変減衰回路、遅延要素、第２可変減衰回路及びポスト限界振幅回路からなる可変遅延生成回路であって、
該微分事前条件回路は、入力信号に応じて事前条件信号を供給可能に作動し、
該第１可変減衰回路は、前記微分事前条件回路に接続されるとともに、可変の減衰された事前条件信号を供給可能に作動し、
該遅延要素は、前記微分事前条件回路の負のレッグに取り付けられ、固定遅延の事前条件信号を供給可能に作動し、
該第２可変減衰回路は、前記固定遅延事前条件信号に接続され、減衰遅延の負の微分信号を供給可能に作動し、
該ポスト限界振幅回路は、第１可変減衰回路及び第２可変減衰回路に接続され、可変減衰事前条件信号及び減衰遅延の負の微分信号に応じて、可変出力信号を供給可能に作動することを特徴とする可変遅延生成回路。
【請求項８】
微分事前条件回路が限界増幅器をさらに備えることを特徴とする請求項７記載の可変遅延生成回路。
【請求項９】
遅延要素が微分事前条件回路の負の出力間の延長されたトレース・ルートをさらに含むことを特徴とする請求項７記載の可変遅延生成回路。
【請求項１０】
遅延要素が固定長さ遅延装置をさらに含むことを特徴とする請求項７に記載の可変遅延生成回路。
【請求項１１】
固定長さ遅延装置が、π／２遅延を微分リコンディショニング回路の負の出力に追加することを特徴とする請求項１０に記載の可変遅延生成回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概してトリガ・エッジの正確且つ高速な可変遅延を必要とする試験および測定システムに関するものである。
【背景技術】
【０００２】
近年、高速通信機能および装置は、高周波における信号又はトリガの高品質遅延を正確に達成できる性能が、そのような機能や装置に要する試験時間ばかりでなく、実施される試験の様式にも劇的な影響を与える、というところまできている。可変遅延を達成する従来のメカニズムは、周波数能力、遅延分解能、遅延直線性、遅延単調性、遅延設定速度、信頼性、遅延の温度依存性、および遅延幅の領域において、一つあるいはそれ以上の障害を有していた。
【０００３】
過去の遅延装置は、機械式トロンボーン型可変遅延構造を有しており、ステップ・モータが物理的に同軸接続部を延長させている。他の様々な欠点の中でいえば、これらの装置は、低速の設定速度、機械的ギア・バックラッシュおよび機械的信頼性の面で、難がある。可変遅延を実現する別の方法としては、例えば位相シフター用の古典的なマイクロウェーブ手段を用いた位相シフターを作る方法がある。前記方法は、特定の周波数におけるものであり、概して今日の市場で要求される作動周波数の広い幅を都合よくカバーすることができないため、一般的な目的のための使用には適さない。
【０００４】
別の一般的な可変遅延実現方法としては、集中インダクタおよびキャパシタ要素からなる伝送路構造を作成する方法があり、前記キャパシタ要素は、特性インピーダンスおよび伝送路の速度を調整することができるようにした可変キャパシタ（バラクター・ダイオード）となっている。これらの遅延線路は、温度依存性の構造におけるインダクタおよび可変キャパシタ（バラクター）の重要性に依存している。加えて、商業的に入手可能な個別のバラクターが、これら装置の高周波数使用適性を制限している。
【０００５】
可変遅延を実現するさらなる方法は、プログラムされた手段によって固定要素遅延で切り替える方法である。この相補的な方法は、合理的に実現可能な固定要素遅延の数によって可変遅延構造の分解能を事実上制限することになる。この方法は、一般的に別の方法、すなわちその別の方法が微細バーニヤである概略設定のような方法と共に用いられる。これらの固定要素遅延は、プリント基板やサブストレート基盤における固定トレース遅延によりしばしば実現できる。固定要素遅延はまた、半導体ゲート遅延のカスケードとして、しばしば実現される。半導体遅延は、各部の変化のみならず、温度にも大きく依存している。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
一般的に、可変遅延機能を有するのは、プログラム可能な量のデータ・パスあるいはトリガ信号パスへの遅延挿入をする装置である。これは、たとえば可変遅延量の設定機能として、遅延の量を変えることにより出力時に遅延される入力信号の立上がり・立下りエッジへ変換するものである。本発明は、高周波で良好な遅延分解能を有して作動し、また対応する装置をより広い遅延範囲構造のための遅延バーニヤとして利用できるようにした遅延範囲をカバーするデータ・パスあるいは信号パスへと送る可変遅延を作成できるようにするものである。
【０００７】
可変遅延生成回路は、入力信号に対して事前条件信号を供給するように作動する事前条件回路を含む。少なくとも２つの遅延タップ・パスが、事前条件信号に結合され、事前条件信号の遅延バージョンを供給するように作動するようになっている。それぞれの遅延パスは、遅延要素およびスケーリング回路を含む。加算回路は、少なくとも２つの遅延タップ・パスに結合され、また、事前条件信号と、スケーリング回路および事前条件信号の遅延バージョンに応答する可変遅延特性を示す出力信号を供給するように作動する。事前条件信号の遅延バージョンは、事前条件回路と遅延タップ・パスとの間の延長信号トレースによって供給されるようにしてもよい。
【課題を解決するための手段】
【０００８】
発明の概要
本発明により与えられる利点は、可変遅延機能が、設定変更を即座に行い、また温度変化に対して補正をする領域において達成される、ということである。
【０００９】
本発明は、入力時に遅延されるトリガ・エッジを有する信号を受信し、それから追加の更なる入力制御機能として遅延されたエッジを有するこの信号のコピーを出力する。遅延機構は、２つ乃至それ以上の入力信号のコピー（タップ）を加算した結果であり、既知の遅延が入力信号のタップ間に挿入され、またエッジ・トランジションの有限帯域幅とそれぞれのタップの振幅とが、信号が加算される前に調整されるようになっている。信号が加算される前に信号の異なるタップの相対振幅を調整することによって、結果として加算された信号は、最初の入力タップと最後の入力タップの間の固定遅延によって定義される幅におけるプログラム可能な遅延シフトでの入力信号を複製することができる。遅延の量を変えるには、単純に増加係数・減衰係数を加算される別のタップに変えればよい。最高作動速度は、使用される加算プロセスのみならずどのような増加係数・減衰係数を用いるかによって制限を受ける。
【発明を実施するための最良の形態】
【００１０】
以下、添付図面を参照しながら好適な実施例を示して、本発明をより詳細に説明する。しかしながら、本発明は、多くの異なった形態で実施可能であって、ここに挙げた実施例に限定されると解釈されるべきでない。これらの実施例は、むしろこの開示が完全な完成したものとなり、また当業者に本発明を充分に伝えられるように、用意されたものである。
この発明の目的および利点をより理解するため、以下の詳細な記述とともに添付図面およびそれに付された参照番号を参照する。
【００１１】
本発明は、入力トリガ・エッジのための可変遅延を作り出すために使用される方法および装置である。入力は、トリガ・エッジを含む信号であり、出力は、遅延の変動量により遅延される類似したトリガ・エッジを含む同様の信号である。出力遅延の変動性は、Tmax−Tmin＝Δｔが可変遅延装置の遅延範囲である場合のTminからTmaxまでの出力遅延を変動させるコントロール入力によって制御される。本発明におけるコントロール入力は、遅延出力信号を作成するためにタップが加算される前に、それぞれのタップへと導かれる複式増加係数を制御する。複式増加係数は、電圧可変増幅器として、また、入力の電圧変換バージョンである出力を生み出しまたその換算係数が動的に変えられるプログラム可能な減衰器あるいはいずれかの好ましい装置もしくは方法として、実現できる。
【００１２】
本発明に従って、例えば、入力トリガ・エッジが、必要とされるΔｔの１／Ｎより長い立上がり／立下り時間を有することを保証する為の、信号の高周波数成分を取りのぞくローパスフィルタを使用する。ローパスフィルターの使用により、入力信号は調整される。ただし、Nは使用するタップの数である。立上がり／立下り時間が短くなるほど（Δｔの１／Ｎに近づいていくほど）遅延されたトリガ・エッジを出力し、該トリガ・エッジは平滑でなくなり、より複雑な増加係数の計算が必要になる。一方で立上がり／立下がり時間が長くなるほど（Δｔの２／Nに近づいていくほど）、トリガ・エッジは単純な増加係数の計算で済む。調節されたトリガ・エッジ（例えばサイン波、ガウス分布、台形波等）の反応する形状も増加係数の計算に劇的な影響を与える。しかし、いかなる場合であっても、遅延されたトリガ・エッジを出力する為の閉回路を与える増加係数が存在する。
【００１３】
この調節された信号のコピーはお互いに遅延され、夫々の増加係数は夫々のタップに適用される。結果として生じる遅延され増加されたタップ信号は出力するために加算される。本発明は、使用された２タップ構造と関連付けて説明する。しかしながら、この説明は例示にすぎない。本発明は２タップ構造のみに限定することを意図するものではない。より広くてマルチタップの構造（N‐タップ）も予定されているところであり、本発明とこの開示の趣旨及び主眼とする範囲に含まれる。大きな構造でも、タップ間の遅延は変わらない。また立上がり／立下りエッジ率が構造中の最も長い遅延増加量を補填するほど十分である限り、タップ間の遅延は同じであっても違っていてもかまわない。より長い構造がより広い遅延領域を実現し、より長い範囲を必要とするシステムにとって、長い構造は重要である。
【００１４】
タップ間隔として使用される遅延時間の計算と入力信号の事前条件設定に起因した立上がり／立下り時間は必要な遅延範囲と使用されるタップの数とによって変化する。本発明の2‐タップ実施例に適合した理想的な遅延範囲は、近似的にπ／４ラジアン（ｒａｄ）である。またπ／４ラジアン（ｒａｄ）は最高速周波数入力エッジの遅延である。より高周波な入力及び／又はより長い遅延範囲の為に、同じ技術を用いるのに非理想的な条件でも使うことができる。例えば、１２．５GHｚでエッジを使った入力トリガ信号において、すくなくとも１０〜２０ピコ秒の前提条件に起因した立上がり／立下り時間を使って、簡単に２０ピコ秒可変遅延の範囲を得ることができる。
【００１５】
添付図面を理解し、これらの原理とこれらの原理が本発明にどのように適用するかをよりよく理解することができる。図１は入力信号１１について、本発明の可変遅延機能を実現するように形状が決められたN‐タップ可変遅延生成回路１０の概略ブロック図である。典型的な実施例において、２タップ遅延生成回路が使われている。しかしながら、本発明の原理は、任意及びより大きくてマルチ‐タップの遅延システムであろうとも適用される。事前条件回路１２、例えば、ローパスフィルター、制限増幅器または別の適切なフィルタリングまたは信号整形装置は入力信号１１を受け、本発明における使用に適した立上がり／立下り時間を有する事前調整信号１３を発振する。もし立上がり／立下り時間が早すぎるならば、後述するように、タップが加算された後、非線形性が発生する。もし立上がり／立下り時間が遅すぎるならば、ノイズが処理過程に伝達されることにより、不必要なジッターが発生する。理想的な立上がり／立下り時間は、タップの数Nにより分割された必要な遅延範囲の２倍程度の範囲である。このように、出力遅延信号３０を算出するため実行される加算は、出力遷移の領域の少なくとも二つのタップから導かれる、段階がない（すべて０かすべて１）部分を持つ。
【００１６】
事前条件信号１３は分割され、或はN‐タップパスに分割される。説明の目的と実例のために、タップパスは本発明の可変遅延生成回路の部分を形作る。またタップパスは遅延回路もしくは遅延要素１４及び類似の係数回路１８を含む。バッファー又は他の最適な装置または、遅延生成回路構成を含むサーキットボード上の長い信号トレースまたは可変遅延生成回路１０を含む大きな装置によって、遅延素子１４は与えられてよい。例えば、係数回路１８は運転可能な制限増幅器や可変減衰回路又は他の最適な装置のような増幅器でもよい。遅延は第１パスに関連したパス夫々に伝わる。２１ピコ秒の所望の遅延範囲を持った、本発明の２タップ装置の実施例において、２５ピコ秒の遅延は二つのタップの間に挿入される。この実施例において、例えば、プリント基板上のわずかに長い（近似的に０．３）の銅トレースを使うことで固定遅延１４が導入される。固定された遅延をタップパスに導入するという他の方法が本発明によって考えられる。そしてこの方法は、よい動作をすると考えられる。
【００１７】
例えば、夫々のタップパスは加算回路２０によってすべての結果が加算される前に適切な量による増加減衰増幅回路１６、１８、２９によって計測されるべきである。１に増加させない倍率は計測された可変遅延出力トリガ信号に帰着する。この環境は典型的であり、出力信号３０が導入された可変遅延を持つという事実を防止しない。１より小さい夫々のタップにとって倍率１６、１８、２９は可変遅延を用いることで簡単に導入できる。これらの装置は商業的に入手可能ですぐに使える要素を持ち、非常に高速な動作を示し、本発明の例としての２タップ実施例において使用される装置である。最終加算演算で計測されるならば、夫々のタップは他のタップの（−１によって計測された）逆の状態でもよい。例えば、二つの分割された出力のように信号の「真」そして「偽」を出力するような差動増幅装置を用いることで、先に調節された入力信号は二つのタップパスに分割される。上記の信号がお互いに関連し遅延され、計測された後、二つの「真」状態の信号が演算され「加算」されたと同じような結論を伴って、上記の信号は「減算」を用いて結合される。前記及び類似の演算処理パスの代数言語は新規なものではなく、高速信号処理の当業者にとって十分理解される。
【００１８】
加算演算は、加算結果への高利得を与え、その出力を所望の波形出力の為の適切な高電圧及び低電圧に制限する制限増幅器の特徴を有するものでもよい。上記動作は処理中の導入される可能性のあるノイズの効果をより減少させるのに役立つであろう。
【００１９】
図２は、本発明の例としての２タップ実施例において用いられた可能増加係数K０、K１の代表的な実施例である。この実施例において、出力時の一つのタップ波形から出力時のもう一方のタップ波形への直接交差を実現する係数の線形集合が示されている。この例は実施例においてのみである。これは増加係数の正しい選択ではあるけれども、現実の信号と共に動作する場合には加算結果がスムーズでない加算演算の後に出力エッジ形となるので、良くない選択である。このグラフで、Y軸は加算回路の経路を進行する際のタップ信号に適用する増加、減衰の電流を示す。X軸は出力中の導入された所望の遅延（Δｔ）の量を示す。例えば、もし最小遅延（Tmin）が導入されたら、K０は１（または最大値）、K１は０に設定される。最終的な加算された出力は単純に第１タップ入力のコピーであり、明らかにTmin遅延値を持つ。同様に、最大値（Tmax）遅延が導入されたら、K０は０、K１は１（または最大値）に設定される。最終的な加算された出力は第２タップパスへと導入され、加えられた遅延に関した入力信号のコピーとなる。つまり上記遅延はTmaxになる。また、K０とK１を共に０．５に設定し、出力を入力信号の２分の１と、第２タップパスへと導入された固定遅延により遅延された時の入力信号を足したものの２分の１になり、TminとTmax間の可変遅延を達成することができる。この線形結合は、使用された立上がり／立下り時間の形状に依存するように、遅延される出力エッジを持つ。
【００２０】
図３は、本発明の可変遅延生成回路に関した使用されるゼロ（ストレートエッジ）の立上がり／立下がり時間でのタイミングチャートである。以下のように、この図は本発明においては働かない、その為、エッジの立上がり／立下り率を制限する必要がある。図３の一番上のトレースは立上がり／立下がりエッジについての入力トリガ信号３１を示す。図３の二つ目のトレースは、遅延の固定量による同様な入力トリガ信号遅延３２を示す。この例では、一番上のトレースは発明構造の第１タップにおける信号を示し、二つ目のトレースは第２タップにおける信号を示す。三つ目のトレース３３はゼロの立上がり／立下がり時間の入力信号を用いたとき加算出力がどうなるかを示す。ここで第１タップ中の信号が遷移を始めた時、出力波形３３は遷移を始める。そして、第２タップ中の信号が遷移を終えた時、出力波形３３は遷移を終える。上記これらの範囲において、信号は要求した制御遅延と使用する係数計算の型に依存する中程度の電圧になる。この例において、この加算をする時、ゼロ立上がり／立下り時間を用いると、必ず他の中程度電圧になる。別の中程度電圧にならないようにする為、加算ネットワークへの夫々の入力信号は有限で用いやすい立上がり／立下り時間を持たなければならない。
【００２１】
図４は、上記に示したような線形係数とゼロ立上がり／立下り時間信号の変更例を示す。ゼロでない立上がり／立下り時間が必要であることは明らかである。１つの可能な方法としては正弦関数（物理層の相互連結が最高速まで引き上げられ制限された帯域幅である非常に高速の処理におけるような場合）である立上がり／立下り時間をもつことである。もし入力信号がサイン波であるなら、π／２ラジアン（ｒａｄ）の立上がり及び／又は立下り運動を持つことができる。π／２ラジアン（ｒａｄ）の本発明タップ間の遅延を用いる事で、夫々のタップは９０度位相シフトにおいて加算へ加わる。位相範囲内の９０度である二つのサイン波を加算する時、出力を一定に維持したいなら、加算パスの係数を簡単に計算することができる。図４において、上記ケースの増加係数K０とK１の計算を示す。K０は所望の遅延位相のコサイン、K１は所望の遅延位相のサインである。上記二つのケースにおいて、遅延位相は全速のサイン波信号が適用された場合に対応した遅延の量である。異なったタップに導入された固定遅延は、９０度位相シフトを達成する為に必要である。本発明の例としての2‐タップ実施例において、固定遅延が２５ピコ秒で実現し、１０GHｚサイン波に対してπ／２ラジアン（ｒａｄ）を示した。現実の入力信号が純粋にサイン波遷移反応を示さないのと同様に、上記ケースは、１０GHｚトリガ入力信号を使った本発明の実施例の使用幅を制限しない。しかしながら、このサイン波の例は増加係数K０、K１、・・Kｎの算出がどのように成り立つかを説明し、該算出により結果としてえられる遅延出力が円滑な出力遷移を持つことになる。
【００２２】
図５において、本発明の例としての２タップ実施例においての計算された増加係数値K０、K１を示す。ただしK０はｃｏｓ（θ）、K１はｓｉｎ（θ）でθは最大サイン波周波数における遅延の所望位相角である。θ＝０と設定し、第１タップ中のｃｏｓ（０）倍の信号と第２タップ中のｓｉｎ（０）倍の信号を加算することで、Tmin遅延を簡単に達成することができる。上記遅延は第１タップ中の単純に生成した信号のコピーである。さらに、θ＝π／２に設定し、第１タップ中のｃｏｓ（π／2）倍の信号と第２タップ中のｓｉｎ（π／2）倍の信号を加算することで、Tmax遅延を簡単に達成することができる。加算を計算し、Tmin とTmax間の遅延を任意に決めるとき、より興味深い例を示すことができる。この場合、なめらかな可変加算結果を得ることができる。そして、なめらかな可変加算結果は使用可能な出力遅延信号形になる。
【００２３】
図６は、本発明の例としての２タップ実施例のサイン波の場合を説明するタイミング図である。一番上のトレース６１は第１タップ中の信号のタイミングも表す入力波形の例を示す。第２トレース６２はπ／2（ｒａｄ）で遅延された入力信号６１のコピーである。第２トレースは第２タップパスを下って行く信号のタイミングを示す。二つのパスは、近似的に計算された増加係数によって増加され、足し合わされる。この例において、必要とされる位相シフトのπ／4の場合を示す。この例において、最終的な出力波形６３は、TminとTmax間に導入された遅延を持っていると簡単に把握することができる、なめらかな可変波形である。可変遅延を達成する為に、加算された波形の振幅が、やはり単一増加である必要はなく、振幅変化が生じた場合のこの応用に対しては比較的考慮されない。
【００２４】
図７は、（ゼロ立上がり／立下がり時間と正弦関数が）導入された二つの極限の混合は、本発明の例としての２タップ実施例において、どのように使用されたかを説明する。この場合、第１トレース７１は立上がり／立下がりエッジ両方を伴った入力トリガ信号を示す。そして、このエッジ率は所望の遅延幅の量あたりの名目上の時間まで遅くなる。さらに、第２トレース７２は、同じような立上がり／立下り時間を有する、第２タップパスへと導入された固定遅延を示している。上記信号が第１タップと第２タップ中のタイミングを限定するこれらの信号によって、同様なｓｉｎ／ｃｏｓ計算を基本とするK０、K１を使用する時、二つの信号の加算結果は滑らかな可変出力遅延信号７３になる事がわかる。例えば、K０＝ｃｏｓ（０）、K１=ｓｉｎ（０）、出力信号７３が第１タップパス中の信号のコピーになることで、Tmin遅延が達成される。さらに、K０＝ｃｏｓ（ＰＩ／2）、K１=ｓｉｎ（ＰＩ／2）、出力信号７３が第２タップ中の信号のコピーとなることで、Tmax遅延が達成される。（図７の第３トレースに示すように）TminとTmax間の遅延を達成する為に、所望の遅延は遅延の所望θ位相角は変換され、出力遅延信号７３は線形性結合の加算になる。第３トレース７３に示すように、滑らかな可変出力エッジが生じる。
【００２５】
なぜなら、入力信号の遷移エッジ形は純粋な正弦関数でないので、純粋に正弦関数を基本としていない増加係数は、よりなめらかな出力遷移形になる。K０とK１の結合の経験的な結果はこの結果に達する。
【００２６】
図８は、本発明の２タップ実施例の略ブロック図であり制限増幅器は事前条件回路８２と制限増幅器回路９０として用いられる。二つのタップパス間の固定され加えられた遅延８５はプリント基板上のトレースを長くすることで導入される。増加係数は可変減衰器８６、８７を用いることで達成される。この実施例において、入力信号８１は第１制限増幅器８２中にある固定出力立上がり／立下り時間によって、再形成される。第１制限又は事前条件増幅器８２の正８３と負のレッグ８４は二つのパスの為の二つの入力信号として使用される。わずかに、その他のトレースより長いトレース８５は第２タップパスの遅延オフセットを実現するために、一つのパス及び第２パスは例えば演算増幅器、ラジオ周波数装置、その他の適当な装置を用いることで、夫々実現される第１可変減衰回路８６及び第２可変減衰回路８７へ直接的に適用される。二つの可変減衰器８８、８９の出力は第２制限減衰器９０の差異入力に等しい遅延で表される。なぜなら、可変遅延回路８０の入力段階は差異振幅８２であるので、最終的な演算は二つの入力信号８８、８９の減法になる。なぜなら、一つの入力信号がもう一方の入力信号の逆であるので、最終的な全体の数学演算は所望の加算演算である。上記第２制限増幅器９０は加算結果への高利得を与え、望ましくないジッターを減らすのに役立つ。
【００２７】
次に、本発明によって従来技術が改良された点を、更に説明し、分析する。様々な特性、例えば、遅延分解能、遅延範囲および安定性、遅延設定時間、遅延温度依存性、最大操作周波数および製造工程でのばらつきは、全て、本発明における重要な改良点である。本発明の生成回路における遅延分解能は、可変増加／減衰機能の分解能に大いに依存している。一般的に利用可能な技術は、可変減衰がアナログ電圧を制御する機能を有するようなものである（これは、いわゆる電圧可変減衰器とよばれるものである）。これらの場合において、アナログ制御電圧は、所望の減衰の量を制御するために用いられる。遅延設定能力の分解能は、それから、前記制御電圧を設定することが可能な分解能へと変換される。本発明の好適な２タップの実施例において、１０−ビットＤＡＣは、この制御電圧を作り出すために用いられる。前記制御電圧は、１０００のうちの１つの部分へと、大まかに変換され、Ｔmin‐Ｔmax遅延範囲（本実施例においては２０ピコ秒）に得られることとなる。これにより、２０フェムト秒単位での遅延分解能が容易に達成されることとなる。もし、さらに分解能が必要となった場合は、より高い分解能を有するＤＡＣｓもまた用いられうる。
【００２８】
新たなタップ部分が追加の範囲に加えられた時、遅延分解能を相殺しないが、この遅延の範囲は、完全にスケーリング可能なものである。２タップの実施例に組み込まれない遅延の範囲ですら、容易に２０ピコ秒を達成する。この２０ピコ秒とは、非常に細かい遅延分解能を可能とするのに十分に短い時間である。同時に、多くの追加の切替え式固定遅延構造に配さる遅延部品を要するほど短い時間ではない。該切替え式固定遅延構造は、可変遅延性を継続的に実行するものである。前記可変遅延性は、一般的な高速コミュニケーションシステムにおいて、多くのビット期間を網羅する。例えば、本発明の好適な２タップを有する実施例は、追加の交換遅延における８つの重複部分と接続し、１０００ピコ秒を超えて可変遅延を実行する。これは、同時に遅延分解能のほぼ２０フェムト秒を維持している。
【００２９】
この技術に用いられることが可能である遅延の量の安定性は、事前条件回路の反復性とタップ間に配される遅延における可変具合に依存している。本発明の好適な２タップの実施例において、事前条件装置は高性能増幅器である。前記増幅器の出力増加／下降時間は仕様に応じて設計されている。立上がり／立下り時間の変化に対する本発明の許容範囲は大きい。本明細書中に示すように、立上がり／立下りのエッジ率の変化が２：１より大きい時、可変出力遅延が達成されうることによっても分かる。本発明の好適な２タップを有する実施例において、約２５ピコ秒の立上がり／立下りエッジ率は、２０ピコ秒の出力遅延範囲を達成する為に用いられる。立上がり／立下り時間は１５〜３０ピコ秒へ容易に変更可能であり、この立上がり／立下り時間においても尚、後に加算された出力において円滑な出力遷移を可能にする。実際の遅延範囲は、エッジ立上がり／立下り時間の変化に応じて、著しく変化しない。
【００３０】
本発明における新たな遅延設定を作るために要する時間は、全てのタップに係る係数が変化するのにかかる時間に相当する。例えば、本発明の２タップの実施例において、これは、時間量に変換される。前記時間量とは、２つの１０‐ビットＤＡＣｓを読み取り、１０‐ビットＤＡＣｓを所定の場所におくのにかかる時間である。前記時間量は、容易に利用可能なコンピュータの時間量の範囲内であり、該利用可能なコンピュータとはＤＡＣ及び、運転可能な増幅器技術のことである。これらは遅延設定をマイクロ秒で変化させる技術である。これは、遅延の技術に基づいた、より古い機械的ステップモーターより性能が優れている。
【００３１】
この新しい可変遅延技術の温度依存性は、個々の補助要素の温度依存性に依存している。前記補助要素とは、例えば、プレコンディショナ、固定トレース遅延、可変の増加／減衰段階および加算回路が挙げられる。温度依存性を有するこれら全ての補助要素のうち、最も強いものは、可変増加／減衰機能の依存性である。本発明において、可変遅延は、可変増加／減衰と直接的に関連する機能となっているため、本発明は、可変増加／減衰機能を安定させるための一般的な技術からその利点を得ている。本発明における好適な２タップの実施例において、商業的に利用可能である電圧可変減衰器は、減衰器の機能を果たすために用いられる。これらの装置において、ＦＥＴ増幅器は、可変抵抗器をもたらす為に用いられ、該抵抗器は、抵抗値で電圧を制御するように機能する。抵抗値が温度に応じて変化しても構わないので、ＦＥＴトランジスタの第２セットは、基板に組み込まれ、該基板は、装置の為の実時間における校正情報源として役割を果たす。よく知られるフィードバックループを用いて、ＦＥＴ制御電圧の量を設定し、校正パスにおいて所望の抵抗を成し得ることにより、主要信号パスにおいてＦＥＴ制御電圧のために必要な変化もまた起こされる。このよく知られる方法において、装置のための減衰量がもたらされることとなり、温度変化に対しても非常に安定する。結果として、本発明は、可変遅延出力が造りだされることが可能となり、該可変遅延出力もまた、可変温度に対して非常に安定している。
【００３２】
この遅延技術が操作されうる最大作動周波数は、個々の補助要素の最大作動周波数に依存している。前記補助要素とは、例えば、プリコンディショナ、可変増加／減衰装置および加算回路である。プリコンディショナと加算回路は、商業的に利用可能な限界増幅器から作られることが可能である。これらの装置は、今日の半導体処理技術によってなしえた高速装置のいくつかにおいて、容易に使用可能である傾向がある。これらの構成要素は、他の要素のための重要な構築のブロックであると考えられる。増幅器が必要となった場合、可変増加機能は、高周波数性能において非常に限定される。しかしながら、可変減衰機能においては、プログラム可能な抵抗器のみが必要となる。これが、ＲＦマイクロ回路における、よく知られる問題点であることは、超高速電圧可変減衰器が非常によく使用されるようになった事実が示している。
【００３３】
他の工程におけるばらつきは、一般的に利用可能な可変遅延技術のなかに存在し、該工程におけるばらつきは、作動測度、遅延範囲、遅延分解能或いは遅延安定性に、顕著に影響しうる。本発明において、多くの他の装置もそうであるように、半導体要素の速度が、可変遅延特性に対する最も重要な変動である。しかしながら、他の実施形態とは違い、本発明の可変遅延技術によって、主に固定遅延要素に基いた可変範囲が設定され、該固定遅延要素は、非常に低い製造変動係数を有する技術（即ち、プリント基板へ工学的にエッチングして形成された固定トレース遅延）とともに容易に成し得るものである。半導体の速度変動は、プリコンディショナ及び／又は加算回路の速度のエッジ率に影響を及ぼす可能性があるが、これらの変化は、出力可変遅延においては、比較的小さな影響である。可変増加／減衰機能に影響を及ぼす半導体の変動は、事実、可変遅延特性に影響を及ぼす。しかしながら、すでに述べたように、これらの変動に対応し容易に修正できる商業的技術はすでに存在している。
【図面の簡単な説明】
【００３４】
【図１】本発明のＮ−タップ可変遅延生成回路の概略ブロック図である。
【図２】本発明の典型的な２タップの実施例に適用する直線増加係数グラフである。
【図３】ゼロ立上がり・立下り時間でのトリガ・エッジの理想的な入力に対する本発明の典型的な実施例の出力を示すタイミング図である。
【図４】一定の出力振幅が依然として維持されている位相のうち、９０度である２つのサイン波に適用されるのに必要な係数を示したグラフである。
【図５】本発明の典型的な実施例に適用するための正弦・余弦増加係数の例を示したグラフである。
【図６】サイン波入力に対する本発明の典型的な実施例の出力を示すタイミング図である。
【図７】有限の立上がり・立下り時間でのトリガ・エッジの入力に対する本発明の典型的な実施例の出力を示したタイミング図である。
【図８】本発明の典型的な２タップの実施例の概略図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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