(57)【要約】【課題】保護回路の面積の増大を抑えつつ、製造工程の変更を伴わずに、ゲート酸化膜の破壊を防ぐ。【解決手段】この半導体装置は、入力端子と入力回路を電気的に接続する入力線、第１電源端子に接続された第１電源線、第１ＭＯＳＦＥＴ及び第１保護回路を備えて構成される静電破壊防止用保護回路を含んでいる。第１ＭＯＳＦＥＴのドレイン電極は入力線に、ソース電極及び基板電極は第１電源線に、また、ゲート電極は電圧制御回路に、それぞれ接続されている。電圧制御回路は、入力線及び第１電源線に接続されている。この電圧制御回路により、第１ＭＯＳＦＥＴのゲート電極の電位を、ドレイン電極の電位と、ソース電極の電位との間の電位とすることで、静電気サージによるゲート酸化膜の破壊を防ぐ。【選択図】図１
2005116826.tif 000002
【特許請求の範囲】
【請求項１】
被保護回路と、該被保護回路の静電破壊を防止するための静電破壊防止用保護回路とを備える半導体装置において、
該静電破壊防止用保護回路は、外部回路及び前記被保護回路と接続される入力端子と、第１電源端子と、該入力端子及び前記被保護回路にドレイン電極が接続されているとともに、前記第１電源端子にソース電極及び基板電極が接続されている第１ＭＯＳＦＥＴと、該第１ＭＯＳＦＥＴのドレイン電極及びソース電極間に接続され、かつ、該第１ＭＯＳＦＥＴのゲート電極の電圧を制御して、該第１ＭＯＳＦＥＴの静電破壊を防止する電圧制御回路とを備えることを特徴とする半導体装置。
【請求項２】
前記電圧制御回路は、ドレイン‐ソース間の電圧を分圧するための、第１保護素子及び第２保護素子の直列回路で形成されており、
前記第１及び第２保護素子の接続中点が、前記第１ＭＯＳＦＥＴのゲート電極に接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１ＭＯＳＦＥＴがＰ型ＭＯＳＦＥＴであり、
前記第１保護素子がＰ型ＭＯＳＦＥＴであり、
前記第２保護素子が抵抗素子であり、
前記第１保護素子のドレイン電極が前記第１ＭＯＳＦＥＴのドレイン電極に接続されており、及び、
前記第１保護素子のソース電極、ゲート電極及び基板電極が前記第１ＭＯＳＦＥＴのゲート電極に接続されている
ことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１ＭＯＳＦＥＴがＮ型ＭＯＳＦＥＴであり、
前記第１保護素子がＮ型ＭＯＳＦＥＴであり、
前記第２保護素子が抵抗素子であり、
前記第１保護素子のドレイン電極が前記第１ＭＯＳＦＥＴのドレイン電極に接続されており、及び、
前記第１保護素子のソース電極、ゲート電極及び基板電極が前記第１ＭＯＳＦＥＴのゲート電極に接続されている
ことを特徴とする請求項２に記載の半導体装置。
【請求項５】
第２電源端子を備えており、
前記第１ＭＯＳＦＥＴがＮ型ＭＯＳＦＥＴであり、
前記第１保護素子がＰ型ＭＯＳＦＥＴであり、
前記第２保護素子が抵抗素子であり、
前記第１保護素子のドレイン電極が前記第１ＭＯＳＦＥＴのドレイン電極に接続されており、
前記第１保護素子のソース電極が前記第１ＭＯＳＦＥＴのゲート電極に接続されており、及び、
前記第１保護素子のゲート電極及び基板電極が抵抗素子を経て前記第２電源端子に接続されていることを特徴とする請求項２に記載の半導体装置。
【請求項６】
第２電源端子を備えており、
前記第１ＭＯＳＦＥＴがＮ型ＭＯＳＦＥＴであり、
前記第１保護素子がＰ型ＭＯＳＦＥＴであり、
前記第２保護素子が抵抗素子であり、
前記第１保護素子のドレイン電極が前記第１ＭＯＳＦＥＴのドレイン電極に接続されており、
前記第１保護素子のソース電極が前記第１ＭＯＳＦＥＴのゲート電極に接続されており、及び、
前記第１保護素子のゲート電極及びウェル電極が抵抗素子を経て前記第２電源端子に接続されていることを特徴とする請求項２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、静電破壊防止用保護回路を備えた半導体装置、特に、当該静電破壊防止用保護回路に関するものである。
【背景技術】
【０００２】
半導体集積回路装置（以下、単に半導体装置と称する。）では、金属（Ｍｅｔａｌ）、酸化膜（Ｏｘｉｄｅ）及び半導体（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）の３層構造すなわちＭＯＳ構造が多く用いられている。ＭＯＳ構造を利用したＭＯＳ電界効果型トランジスタ（ＭＯＳＦＥＴ）では、ゲートとチャネルとを分離する絶縁膜には、シリコン酸化膜（ゲート酸化膜ともいう。）が使用されている。
【０００３】
半導体装置を外部回路と接続するときなどに、外部回路に帯電している静電気を受けて、半導体装置内の内部回路が静電破壊する恐れがある。この静電破壊を防ぐため、半導体装置の入力端子又は出力端子には、静電破壊防止のための保護回路（以下、静電破壊防止用保護回路という。）が設けられている。
【０００４】
従来、半導体装置の入力端子又は出力端子に設けられた、静電破壊防止用保護回路には、Ｎ型トランジスタを用いたものが使用されている。ここでは、入力端子と電源端子との間、及び、入力端子と接地端子との間にそれぞれ、Ｎ型トランジスタを配置している。入力端子に、静電気として正の電圧が印加された場合は、それぞれのＮ型トランジスタのブレークダウンにより、また、静電気として負の電圧が印加された場合は、それぞれのＮ型トランジスタが導通状態すなわちＯＮ（オン）にされることにより、静電気は、電源端子又は接地端子に放電される（例えば、特許文献１参照）。
【０００５】
また、保護回路として相補型ＭＯＳＦＥＴ（以下、ＣＭＯＳと称する。）を使用した入力回路を備えているものもある。図７から９を参照して、ＣＭＯＳを使用した入力回路の従来例について説明する。
【０００６】
図７は、従来の静電破壊防止用保護回路を示す回路図である。入力端子２２１が、入力保護抵抗２２７を備えた入力線２１１を経て、保護対象である入力回路２２９に電気的に接続されている。ここで、入力回路２２９として、インバータが用いられている。電源線２１３は電源端子２２３に接続され、また、接地線２１５は接地端子２２５に接続されている。入力線２１１と電源線２１３との間にＰ型ＭＯＳＦＥＴ（以下、ＰＭＯＳと称する。）２５１が設置され、入力線２１１と接地線２１５との間にＮ型ＭＯＳＦＥＴ（以下、ＮＭＯＳと称する。）２６１が設置されている。ここで、ＮＭＯＳ２６１としては、Ｐ型基板にＮ型のソース及びドレインが形成され、また、ＰＭＯＳ２５１としては、Ｐ型基板にＮ型ウェルが形成され、Ｎ型ウェルにＰ型のソース及びドレインが形成されているとする。
【０００７】
ＰＭＯＳ２５１のソース電極２５３、ゲート電極２５７及びウェル電極２５９が電源線２１３に接続されている。ＰＭＯＳ２５１のドレイン電極２５５は、入力線２１１に接続されている。
【０００８】
また、ＮＭＯＳ２６１のソース電極２６３、ゲート電極２６７及び基板電極２６９が、接地線２１５に接続されている。ＮＭＯＳ２６１のドレイン電極２６５は、入力線２１１に接続されている。
【０００９】
図８は、ＮＭＯＳ２６１の、電流‐電圧特性を測定する回路を説明するための回路図である。可変電圧電源２７１の出力用端子に、電流計２８１を経て、ＮＭＯＳ２６１のドレイン電極２６５が接続されている。可変電圧電源２７１の接地用端子にＮＭＯＳ２６１のソース電極２６３、ゲート電極２６７及び基板電極２６９が接続され、さらに、接地端子２２５に接続されている。電圧計２８３がＮＭＯＳ２６１のソース電極２６３‐ドレイン電極２６５間の電圧を測るように接続されている。以下、電流計２８１で測定される電流をドレイン電流ＩDと称し、また、電圧計２８３で測定される電圧をドレイン電圧ＶDと称する。
【００１０】
図９は、図８を参照して説明した回路による、ドレイン電圧ＶDとドレイン電流ＩDとの関係を模式的に示した図である。横軸はドレイン電圧ＶDを示し、及び、縦軸はドレイン電流ＩDを示している。
【００１１】
可変電圧電源２７１の出力電圧すなわちドレイン電圧を０Ｖの状態から増加させていく。ＮＭＯＳ２６１のソース電極２６３、ゲート電極２６７及び基板電極２６９が接地されていることから、ゲート‐ソース間に電位差がないので、ＮＭＯＳ２６１は常にオフ状態である。ドレイン電圧ＶDを増加させていった場合、ドレイン‐シリコン基板間に形成されるダイオードに逆電圧が印加されていることになり、ドレイン電流ＩDは流れない。しかし、さらにドレイン電圧ＶDが増加して、ドレイン‐シリコン基板間に存在するＰＮ接合のブレークダウン電圧ＶBDを超えると、ドレインから基板に電流が流れ出す。この電流は、ダイオードを流れるブレークダウン電流と、ＮＭＯＳ２６１に存在する寄生バイポーラトランジスタのエミッタ‐ベース間を流れるベース電流とに分けられる。ドレイン電圧ＶDがさらに増加すると、ブレークダウン電流とベース電流が増加する。ベース電流が増加して、基板の電位がソースの電位よりもＰＮ接合の順電圧ＶF（シリコン半導体の場合、約０．６Ｖ）分上昇した時点で、基板‐ソース間に順方向電流が流れ、よってＮＭＯＳ２６１の寄生バイポーラトランジスタがターンオンする。このときのドレイン電圧をターンオン電圧ＶTOと称する。
【００１２】
寄生バイポーラトランジスタがターンオンすると、バイポーラトランジスタのコレクタ‐エミッタ間すなわちＮＭＯＳ２６１のドレイン‐ソース間に貫通電流が流れるので、ドレイン電圧は急激に低下する。この寄生バイポーラトランジスタの動作を、静電気保護のために用いるのが、現在の保護回路設計の主流となっている。
【００１３】
ＮＭＯＳ２６１のゲート電極とソース電極は同電位であるため、寄生バイポーラトランジスタがターンオンするときには、ターンオン電圧ＶTOがドレイン‐ゲート間すなわち、ゲート酸化膜に印加されている状態となる。一般的には、この寄生バイポーラトランジスタのターンオン電圧ＶTOが、ゲート酸化膜破壊電圧ＶCよりも低くなるように設定している。
【特許文献１】特開平９−２８４１１９号公報（段落番号０００７〜００１３）
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、半導体装置の微細化、高集積化などに伴い、ゲート酸化膜は薄くなる傾向にある。そのため、ゲート酸化膜破壊電圧ＶCと、寄生バイポーラトランジスタのターンオン電圧ＶTOとの差は、縮まっている。また、仕様電圧が２０Ｖを超える高耐圧プロセスによる半導体装置などでは、寄生バイポーラトランジスタのターンオン電圧ＶTOが、ゲート酸化膜破壊電圧ＶCよりも高くなる逆転も起こっている。
【００１５】
この発明は、上述の問題点に鑑みてなされたものであり、この発明の目的は、保護回路の面積の増大を抑えつつ、製造工程の変更を伴わずに、ゲート酸化膜の破壊を防ぐことのできる、半導体装置の静電破壊防止用保護回路を提供することである。
【課題を解決するための手段】
【００１６】
上述した目的を達成するために、この発明の半導体装置は、被保護回路と、該被保護回路の静電破壊を防止するための静電破壊防止用保護回路とを備えている。静電破壊防止用保護回路は、入力端子と、第１電源端子と、第１ＭＯＳＦＥＴと、電圧制御回路とを備えている。入力端子は、外部回路及び被保護回路と接続されている。第１ＭＯＳＦＥＴは、入力端子及び被保護回路にドレイン電極が接続されているとともに、第１電源端子にソース電極及び基板電極が接続されている。電圧制御回路は、第１ＭＯＳＦＥＴのドレイン電極及びソース電極間に接続され、かつ、第１ＭＯＳＦＥＴのゲート電極の電圧を制御して、第１ＭＯＳＦＥＴの静電破壊を防止する。
【００１７】
この発明の半導体装置の好適実施例によれば、電圧制御回路は、ドレイン‐ソース間の電圧を分圧するための、第１保護素子及び第２保護素子の直列回路で形成されており、第１及び第２保護素子の接続中点が、第１ＭＯＳＦＥＴのゲート電極に接続されているのが良い。
【００１８】
さらに、第１ＭＯＳＦＥＴがＰ型ＭＯＳＦＥＴであり、第１保護素子がＰ型ＭＯＳＦＥＴであり、第２保護素子が抵抗素子であり、第１保護素子のドレイン電極が第１ＭＯＳＦＥＴのドレイン電極に接続されており、及び、第１保護素子のソース電極、ゲート電極及び基板電極が第１ＭＯＳＦＥＴのゲート電極に接続されているのが好適である。
【００１９】
第１ＭＯＳＦＥＴ及び第１保護素子をＮ型ＭＯＳＦＥＴとしても良い。
【００２０】
また、この発明の半導体装置において、第２電源端子を備えており、第１ＭＯＳＦＥＴがＮ型ＭＯＳＦＥＴであり、第１保護素子がＰ型ＭＯＳＦＥＴであり、第２保護素子が抵抗素子であり、第１保護素子のドレイン電極が第１ＭＯＳＦＥＴのドレイン電極に接続されており、第１保護素子のソース電極が第１ＭＯＳＦＥＴのゲート電極に接続されており、及び、第１保護素子のゲート電極及び基板電極が抵抗素子を経て第２電源端子に接続されているのが好適である。
【００２１】
また、この発明の半導体装置において、第２電源端子を備えており、第１ＭＯＳＦＥＴがＮ型ＭＯＳＦＥＴであり、第１保護素子がＰ型ＭＯＳＦＥＴであり、第２保護素子が抵抗素子であり、第１保護素子のドレイン電極が第１ＭＯＳＦＥＴのドレイン電極に接続されており、第１保護素子のソース電極が第１ＭＯＳＦＥＴのゲート電極に接続されており、及び、第１保護素子のゲート電極及びウェル電極が抵抗素子を経て第２電源端子に接続されているのが好適である。
【発明の効果】
【００２２】
この発明の半導体装置では、電圧制御回路により、第１ＭＯＳＦＥＴのゲート電極の電位は、ドレイン電極の電位と、ソース電極の電位との間の電位となる。このため、ドレイン‐ゲート間電圧及びゲート‐ソース間電圧をドレイン‐ソース間電圧以下にすることにより、第１ＭＯＳＦＥＴのターンオン電圧が高い場合でも、第１ＭＯＳＦＥＴのゲート電極の電位をゲート酸化膜破壊電圧よりも低くすることが可能となる。
【００２３】
この発明の半導体装置では、電圧制御回路が直列接続された第１保護素子と第２保護素子の２つの素子のみで構成されるので、簡単な工程で製造可能となる。
【００２４】
第１ＭＯＳＦＥＴをＰ型ＭＯＳＦＥＴとし、第１保護素子をＰ型ＭＯＳＦＥＴとすると、一般的に用いられているものと同じ構造のＭＯＳＦＥＴと抵抗を用いるだけなので、製造工程の追加を伴わない。また、小面積で電圧制御回路を設計できるので、静電破壊防止用保護回路の占有面積の増大は軽微である。また、Ｐ型ＭＯＳＦＥＴに電圧制御回路を追加しているので、ゲート酸化膜破壊を起こしやすい負の静電気サージに対して、ゲート酸化膜破壊を起こさないようにすることが可能となる。
【００２５】
第１ＭＯＳＦＥＴをＮ型ＭＯＳＦＥＴとし、第１保護素子をＮ型ＭＯＳＦＥＴとすると、従来と同じ構造のＭＯＳＦＥＴと抵抗を用いるだけなので、製造工程の追加を伴わない。また、小面積で電圧制御回路を設計できるので、静電破壊防止用保護回路の占有面積の増大は軽微である。また、Ｎ型ＭＯＳＦＥＴに電圧制御回路を追加しているので、ゲート酸化膜破壊を起こしやすい正の静電気サージに対して、ゲート酸化膜破壊を起こさないようにすることが可能となる。
【００２６】
Ｎ型ＭＯＳＦＥＴの第１ＭＯＳＦＥＴに対して、第１保護素子として保護用ＰＭＯＳを用いたので、保護用ＰＭＯＳのＰＮ接合の順方向電圧と保護用ＰＭＯＳのブレークダウン電圧との和が、ＮＭＯＳのブレークダウン電圧よりも小さい場合に有効である。すなわち、静電気サージに対して、保護する側の保護用ＰＭＯＳが、保護される側のＮ型ＭＯＳＦＥＴよりも低い電圧で動作するようにしたので、より確実にゲート酸化膜を保護することができる。
【００２７】
第１ＭＯＳＦＥＴのＮ型ＭＯＳＦＥＴと、第１保護素子のＰ型ＭＯＳＦＥＴとで、ＣＭＯＳを形成する場合、従来と同じ工程で、上述の保護回路を形成することができる。
【発明を実施するための最良の形態】
【００２８】
以下、図を参照して、この発明の実施の形態について説明するが、構成および配置関係についてはこの発明が理解できる程度に概略的に示したものに過ぎない。また、以下、この発明の好適な構成例につき説明するが、各構成の数値的条件などは、単なる好適例にすぎない。従って、この発明は以下の実施の形態に限定されない。
【００２９】
（第１実施形態の構成）
図１を参照して、この発明の静電破壊防止用保護回路を備えた、第１実施形態の半導体装置について説明する。図１は、第１実施形態の半導体装置を示す回路図である。
【００３０】
入力端子２１が、入力保護抵抗２７を備えた入力線１１を経て、被保護回路である入力回路２９に電気的に接続されている。ここで、入力回路２９として、インバータが用いられている。電源線１３は、電源端子２３に接続され、また、接地線１５は、接地端子２５に接続されている。
【００３１】
この半導体装置は、２つの静電破壊防止用保護回路、すなわち入力端子２１と第１電源端子として電源端子２３とを備えて構成される第１の静電破壊防止用保護回路３０と、入力端子２１と第１電源端子として接地端子２５とを備えて構成される第２の静電破壊防止用保護回路３２とを含んでいる。
【００３２】
ここで、入力保護抵抗２７及び入力回路２９については、周知の抵抗素子及び回路構成で実現されるので、説明は省略する。
【００３３】
また、Ｐ型基板にＮ型のソース及びドレインが形成されることでＮ型ＭＯＳＦＥＴが構成され、Ｐ型基板にＮ型ウェルが形成され、Ｎ型ウェルにＰ型のソース及びドレインが形成されることでＰ型ＭＯＳＦＥＴが構成されるとする。
【００３４】
第１の静電破壊防止用保護回路３０は、第１ＭＯＳＦＥＴ及び電圧制御回路４０を備えている。入力線１１と電源線１３との間に、第１ＭＯＳＦＥＴとして、Ｐ型ＭＯＳＦＥＴ（以下、ＰＭＯＳと称する。）５１が設置されている。ＰＭＯＳ５１のドレイン電極５５は入力線１１に接続されている。ＰＭＯＳ５１のソース電極５３及びウェル電極５９は、電源線１３に接続されている。このＰＭＯＳ５１のゲート酸化膜を静電破壊から保護するため、入力線１１と電源線１３との間に、ＰＭＯＳ５１のゲート電極５７の電位を制御するための電圧制御回路４０が設置されている。電圧制御回路４０は、ＰＭＯＳ５１のドレイン‐ソース間に接続され、第１保護素子と第２保護素子の直列接続によって形成されている。第１保護素子と第２保護素子の接続中点にＰＭＯＳ５１のゲート電極５７が接続されることで、ＰＭＯＳ５１のゲート電極５７の電位は、第１保護素子と第２保護素子の抵抗成分の比による分圧で与えられる。ここでは、第１保護素子を保護用ＰＭＯＳ７１とし、第２保護素子を抵抗９３としている。
【００３５】
ＰＭＯＳ５１のゲート電極５７は、抵抗９３を経て電源線１３に接続されている。保護用ＰＭＯＳ７１のドレイン電極７５は、入力線１１に接続されている。保護用ＰＭＯＳ７１のソース電極７３、ゲート電極７７及びウェル電極７９は、ＰＭＯＳ５１のゲート電極５７に接続されている。
【００３６】
第２の静電破壊防止用保護回路３２は、第１ＭＯＳＦＥＴ及び電圧制御回路４２を備えている。入力線１１と接地線１５との間に、第１ＭＯＳＦＥＴとして、Ｎ型ＭＯＳＦＥＴ（以下、ＮＭＯＳと称する。）６１が設置されている。ＮＭＯＳ６１のドレイン電極６５は入力線１１に接続されている。ＮＭＯＳ６１のソース電極６３及び基板電極６９は、接地線１５に接続されている。このＮＭＯＳ６１のゲート酸化膜を静電破壊から保護するため、入力線１１と接地線１５との間に、ＮＭＯＳ６１のゲート電極６７の電位を制御するための電圧制御回路４２が設置されている。電圧制御回路４２は、ＮＭＯＳ６１のドレイン‐ソース間に接続され、第１保護素子と第２保護素子の直列接続によって形成されている。第１保護素子と第２保護素子の接続中点にＮＭＯＳ６１のゲート電極６７が接続されることで、ＮＭＯＳ６１のゲート電極６７の電位は、第１保護素子と第２保護素子の抵抗成分の比による分圧で与えられる。ここでは、第１保護素子を保護用ＮＭＯＳ８１とし、第２保護素子を抵抗９５としている。
【００３７】
ＮＭＯＳ６１のゲート電極６７は、抵抗９５を経て接地線１５に接続されている。保護用ＮＭＯＳ８１のドレイン電極８５は、入力線１１に接続されている。保護用ＮＭＯＳ８１のソース電極８３、ゲート電極８７及び基板電極８９は、ＮＭＯＳ６１のゲート電極６７に接続されている。
【００３８】
なお、ここでは、第１保護素子としてＭＯＳＦＥＴ、第２保護素子として抵抗素子を用いたが、第１ＭＯＳＦＥＴに設定に応じた電圧を与えられる素子を組み合わせても良い。第１保護素子は、通常の信号レベルの電圧では、オフ状態にある必要があるので、例えば、ダイオードで実現される。第２保護素子としては抵抗値を与えれば良いので、例えば、ＦＥＴを常にオン状態にしてその抵抗値を用いても良い。
【００３９】
（第１実施形態の動作）
図２及び図３を参照して、この発明の第１実施形態の動作について説明する。
【００４０】
図２は、第２の静電破壊防止用保護回路３２の特性を測定する回路を説明するための回路図である。入力端子２１と接地端子２５との間に可変電圧電源２７１を設けて、入力端子２１に電圧を印加する。このときの、ＮＭＯＳ６１のドレイン‐ソース間電圧（以下、ドレイン電圧と称する。）Ｖ１を第１電圧計２８５により測定し、ＮＭＯＳ６１のドレイン‐ゲート間電圧Ｖ２を第２電圧計２８７により測定する。
【００４１】
図３は、図２を参照して説明した回路による、ＮＭＯＳ６１のドレイン電圧Ｖ１及びドレイン‐ゲート間電圧Ｖ２の変化を示す図である。横軸は時間を示し、及び縦軸は電圧を示している。
【００４２】
可変電圧電源２７１の出力電圧を、０Ｖの状態から増加させていくと、ドレイン電圧Ｖ１及びドレイン‐ゲート間電圧Ｖ２は、それぞれ増加する。このとき、ＮＭＯＳ６１及び保護用ＮＭＯＳ８１は共にオフ状態であるので、ドレイン電圧Ｖ１及びドレイン‐ゲート間電圧Ｖ２は、同じ電圧である。その後、ドレイン電圧Ｖ１がＮＭＯＳ６１のドレイン‐基板間のＰＮ接合のブレークダウン電圧ＶBDに達した時点で、ＮＭＯＳ６１のドレイン‐基板間がブレークダウンを起こしブレークダウン電流が流れる。また、ＮＭＯＳ６１のドレイン‐ゲート間電圧Ｖ２は、保護用ＮＭＯＳ８１のドレイン‐基板間の電圧に対応するので、保護用ＮＭＯＳ８１のドレイン‐基板間のＰＮ接合もブレークダウンを起こし、ブレークダウン電流が流れる。保護用ＮＭＯＳ８１を流れるブレークダウン電流は、抵抗９５を経て接地端子２５へ流れる。保護用ＮＭＯＳ８１及び抵抗９５にブレークダウン電流が流れることにより、抵抗９５の両端で電位差が生じるので、その電位差の分だけＮＭＯＳ６１のドレイン‐ゲート間電圧Ｖ２は、ドレイン電圧Ｖ１よりも小さくなる。ドレイン‐ゲート間電圧Ｖ２がブレークダウン電圧ＶBD以下になると、ブレークダウン電流は止まる。このように、保護用ＮＭＯＳ８１のドレイン‐基板間のＰＮ接合は、間欠的に導通するが、全体として、ドレイン‐ゲート間電圧Ｖ２は、ドレイン電圧Ｖ１と等しい値で増加する。保護用ＮＭＯＳ８１及び抵抗９５にブレークダウン電流が流れることによる電圧降下が起こっても、ドレイン電圧Ｖ１及びドレイン‐ゲート間電圧Ｖ２が、Ｖ２＞ＶBDを維持できるだけの電圧に達すると、保護用ＮＭＯＳ８１に定常的にブレークダウン電流が流れる。このとき、保護用ＮＭＯＳ８１の実効抵抗値をＲ１（＝ΔＶ／ΔＩ）、抵抗９５の抵抗値をＲ２とすると、ＮＭＯＳ６１のドレイン‐ゲート間電圧Ｖ２は、
Ｖ２＝Ｖ１＊Ｒ１／（Ｒ１＋Ｒ２）
となる。
【００４３】
これ以降は、ＮＭＯＳ６１のドレイン‐ゲート間電圧Ｖ２は、抵抗値Ｒ１及びＲ２の比によって決まる電圧に抑えることができる。さらにドレイン電圧Ｖ１が上昇してＮＭＯＳ６１に寄生するバイポーラトランジスタのターンオン電圧ＶTOに達すると、ＮＭＯＳ６１のドレイン‐ソース間（寄生バイポーラトランジスタのコレクタ‐エミッタ間）に貫通電流が流れるので、ドレイン電圧Ｖ１が急速に低下する。ＮＭＯＳ６１のドレイン‐ゲート間電圧Ｖ２は、ドレイン電圧Ｖ１に追従して低下する。
【００４４】
実際には、抵抗値Ｒ１及びＲ２の比は、ブレークダウン電圧ＶBD、ゲート酸化膜破壊電圧ＶC及びＮＭＯＳ６１に寄生するバイポーラトランジスタのターンオン電圧ＶTOの３つの数値から決定する。ゲート酸化膜破壊を防止するためには、ドレイン‐ゲート間電圧Ｖ２を常にゲート酸化膜破壊電圧ＶC以下に保つようにすれば良く、以下の２つの条件を満足するように抵抗値Ｒ１及びＲ２を設定する。
（１）ドレイン電圧Ｖ１がゲート酸化膜破壊電圧ＶCに達した時点で、Ｖ２＞ＶBDを維持できる。
（２）ドレイン電圧Ｖ１がターンオン電圧ＶTOに達した時点で、Ｖ２＜ＶCとなっている。
【００４５】
例として、高耐圧プロセスによるＮＭＯＳでのドレイン電圧‐ドレイン電流の関係を図１０に示す。横軸はドレイン電圧ＶDを示し、及び縦軸はドレイン電流ＩＤを示す。ここでは、ゲート酸化膜であるシリコン酸化膜の厚さを５０ｎｍとしているので、ゲート酸化膜破壊電圧ＶCは５０Ｖ程度である。ドレイン電圧ＶDを上昇させると、ブレークダウン電圧ＶBDの２９Ｖで、ドレイン電流ＩDが流れ始める。このＮＭＯＳの寄生バイポーラトランジスタのターンオン電圧ＶTOが７５Ｖのため、寄生バイポーラトランジスタがターンオンせずに、ゲート酸化膜破壊電圧ＶCの５０Ｖを超える。
【００４６】
ここで、第１実施形態の第２の静電破壊防止用保護回路３２で用いられている保護用ＮＭＯＳ８１及び抵抗９５の、抵抗値Ｒ１及びＲ２の比を３：２にすると、ドレイン電圧Ｖ１が酸化膜破壊電圧ＶCの５０Ｖに達したときには、ドレイン‐ゲート間電圧Ｖ２が３０Ｖであり、保護用ＮＭＯＳ８１にブレークダウン電流が定常的に流れる。その後、ドレイン電圧Ｖ１がさらに増加した場合、ドレイン‐ゲート間電圧Ｖ２は、保護用ＮＭＯＳ８１と抵抗値９５により、ドレイン電圧Ｖ１の６０％に抑えられる。ドレイン電圧Ｖ１が寄生バイポーラトランジスタのターンオン電圧ＶTOである７５Ｖに達したときは、ドレイン‐ゲート間電圧Ｖ２は４５Ｖである。寄生バイポーラトランジスタがターンオンした後は、ドレイン電圧Ｖ１及びドレイン‐ゲート間電圧Ｖ２は、急激に低下する。図１の回路で、ゲート酸化膜破壊電圧ＶC以上の大きさの正の電圧が入力端子から入力された場合は、上述のようにＮＭＯＳ６１と保護用ＮＭＯＳ８１のゲート酸化膜は保護される。
【００４７】
また、入力回路に通常の信号レベル（０〜５Ｖ）の入力がある場合は、ＮＭＯＳ６１及び保護用ＮＭＯＳ８１はともにＯＦＦ（オフ）状態であり、ＰＮ接合のブレークダウン電圧よりも低いので、この入力保護回路は寄与しない。
【００４８】
次に負の静電気サージが侵入する場合について説明する。ＰＮ接合の順方向電圧を超えた時点で、ドレイン‐基板間に電流が流れ、ＮＭＯＳ６１のドレイン‐ゲート間及びソース‐ゲート間、並びに、保護用ＮＭＯＳ８１のドレイン‐ゲート間及びソース‐ゲート間の電圧は、順方向電圧ＶF程度になるので、ゲート酸化膜の破壊は起こらない。
【００４９】
ＰＭＯＳ５１、保護用ＰＭＯＳ７１及び抵抗９３を備えて構成される第１の静電破壊防止用保護回路３０の動作は、ＮＭＯＳ６１、保護用ＮＭＯＳ８１及び抵抗９５を備えて構成される第２の静電破壊防止用保護回路３２の動作に対して極性が反転しているが、基本動作は同じである。
【００５０】
通常の信号レベル（０〜５Ｖ）の電圧が、入力端子２１から入力回路２９に対して入力されたのであれば、ＰＭＯＳ５１と保護用ＰＭＯＳ７１はともにオフ状態であり、入力回路の信号レベルが、電源端子２３の電位（例えば＋１２Ｖ）より低いので、ダイオードとして動作し、入力信号に影響を与えない。
【００５１】
入力電圧が電源端子２３の電圧よりも高くなると、ＰＮ接合の順方向電圧を超えた時点で、ドレイン‐基板間に電流が流れ、ＰＭＯＳ５１のドレイン‐ゲート間及びゲート‐ソース間、並びに、保護用ＰＭＯＳ７１のドレイン‐ゲート間及びゲート‐ソース間の電位差は、順方向電圧程度になるので、ゲート酸化膜の破壊は起こらない。
【００５２】
入力端子２１に入力される電圧を、０Ｖの状態から負の方向へ増加させていくと、ＰＭＯＳ５１のドレイン‐ソース電圧（以下、ドレイン電圧という。）Ｖ４及びドレイン‐ゲート間電圧Ｖ５は、それぞれ、負の方向へ増加する。ＰＭＯＳ５１及び保護用ＰＭＯＳ７１は共にオフ状態であるので、ドレイン電圧Ｖ４及びドレイン‐ソース間電圧Ｖ５は同じ電圧である。その後、ドレイン電圧Ｖ４がＰＭＯＳ５１のドレイン‐ウェル間のＰＮ接合のブレークダウン電圧ＶBDに達した時点で、ＰＭＯＳ５１のドレイン‐ウェル間がブレークダウンを起こしブレークダウン電流が流れる。また、ＰＭＯＳ５１のドレイン‐ゲート間電圧Ｖ５は、保護用ＰＭＯＳ７１のドレイン‐ウェル間の電圧に対応するので、保護用ＰＭＯＳ７１のドレインとウェル間のＰＮ接合もブレークダウンを起こし、ブレークダウン電流が流れる。保護用ＰＭＯＳ７１を流れるブレークダウン電流は、抵抗９３を経て電源端子２３へ流れる。保護用ＰＭＯＳ７１及び抵抗９３にブレークダウン電流が流れることにより、抵抗９３の両端で電位差が生じるので、その電位差の分だけＰＭＯＳ５１のドレイン‐ゲート間電圧Ｖ５は、ドレイン電圧Ｖ４よりも小さくなる。ドレイン‐ゲート間電圧Ｖ５がブレークダウン電圧ＶBD以下になると、ブレークダウン電流は止まる。このように、保護用ＰＭＯＳ７１のドレイン‐基板間のＰＮ接合は、間欠的に導通するが、全体として、ドレイン‐ゲート間電圧Ｖ５は、ドレイン電圧Ｖ４と等しい値で増加する。保護用ＰＭＯＳ７１及び抵抗９３にブレークダウン電流が流れることによる電圧降下が起こっても、ドレイン電圧Ｖ４及びドレイン‐ゲート間電圧Ｖ５が、Ｖ５＞ＶBDを維持できるだけの電圧に達すると、保護用ＰＭＯＳ７１に定常的にブレークダウン電流が流れる。このとき、保護用ＰＭＯＳ７１の実効抵抗値をＲ３（＝ΔＶ／ΔＩ）、抵抗９３の抵抗値をＲ４とすると、ＰＭＯＳ５１のドレイン‐ゲート間電圧Ｖ５は、
Ｖ５＝Ｖ４＊Ｒ３／（Ｒ３＋Ｒ４）
となる。
【００５３】
これ以降は、ＰＭＯＳ５１のドレイン‐ゲート間電圧Ｖ５は、抵抗値Ｒ３及びＲ４の比によって決まる電圧に抑えることができる。さらにドレイン電圧Ｖ４が増加してＰＭＯＳ５１に寄生するバイポーラトランジスタのターンオン電圧ＶTOに達すると、ＰＭＯＳ５１のドレイン‐ソース間（寄生バイポーラトランジスタのコレクタ‐エミッタ間）に貫通電流が流れるので、ドレイン電圧Ｖ４が急速に低下する。ＰＭＯＳ５１のドレイン‐ゲート間電圧Ｖ５は、ドレイン電圧Ｖ４に追従して減少する。
【００５４】
ここで、抵抗値Ｒ３とＲ４の比率は、抵抗値Ｒ１とＲ２の比率と同様に、以下の２つの条件を満たすように設定すればよい。
（１ａ）ドレイン電圧Ｖ４がゲート酸化膜破壊電圧ＶCに達した時点で、Ｖ５＞ＶBDを維持できる。
（１ｂ）ドレイン電圧Ｖ４がターンオン電圧ＶTOに達した時点で、Ｖ５＜ＶCとなっている。
【００５５】
このように設定することで、ＰＭＯＳ５１のゲート酸化膜破壊電圧ＶC以上の大きさの負の電圧が入力端子から入力された場合でも、上述のようにＰＭＯＳ５１及び保護用ＰＭＯＳ７１のゲート酸化膜は保護される。
【００５６】
（第１実施形態の効果）
正の静電気サージに対してゲート酸化膜破壊を起こしやすいＮＭＯＳ６１については、ドレイン電圧Ｖ１が、ゲート酸化膜破壊電圧ＶCを超えるレベルまで増加しても、ゲートの電位を保護用ＮＭＯＳ８１と抵抗９５の働きによって、ゲート酸化膜破壊電圧ＶCよりも低い電位に抑えることができるので、ゲート酸化膜は破壊されない。同様に、負の静電気サージに対してゲート酸化膜破壊を起こしやすいＰＭＯＳ５１については、ドレイン電圧Ｖ４の絶対値がゲート酸化膜破壊電圧ＶCを超えるレベルまで増加しても、ゲートの電位を保護用ＰＭＯＳ７１と抵抗９３の働きによって、ゲート酸化膜破壊電圧ＶCよりも低い電位に抑えることができるので、ゲート酸化膜は破壊されない。
【００５７】
保護用ＰＭＯＳ７１と抵抗９３及び保護用ＮＭＯＳ８１と抵抗９５は、抵抗比を調整すれば良く、小面積で設計できるので、保護回路占有面積の増大は軽微である。また、従来と同じ構造のＭＯＳＦＥＴと抵抗を用いるだけなので、製造工程の追加を伴わない。例えば、保護される対象となるＮＭＯＳトランジスタのゲート幅が１００〜３００μｍ程度に対し、保護用ＮＭＯＳ８１はゲート幅が１０μｍ程度のものを用い、保護抵抗９５には、抵抗幅５μｍ程度のものを用いれば良い。従って、配線領域の増分を含めても、数％から１０数％分の占有面積の増大に抑えることができる。
【００５８】
なお、この発明の静電破壊防止用保護回路は、ＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を利用した半導体集積回路に、被保護回路である入力回路を含む素子と一体として形成された場合、一つの半導体装置として実施可能であるが、静電破壊防止用保護回路を別体として形成しても良い。
【００５９】
（第２実施形態の構成）
図４を参照して、この発明の静電破壊防止用保護回路を備えた、第２実施形態の半導体装置について説明する。図４は、第２実施形態の半導体装置を示す回路図である。ここで、ＮＭＯＳとしては、Ｐ型基板にＮ型のソース及びドレインが形成され、ＰＭＯＳとしては、Ｐ型基板にＮ型ウェルが形成され、Ｎ型ウェルにＰ型のソース及びドレインが形成されるとする。
【００６０】
入力端子１２１が、入力保護抵抗１２７を備えた入力線１１１を経て、保護対象である入力回路１２９に電気的に接続されている。ここで、入力回路１２９として、インバータが用いられている。電源線１１３は、電源端子１２３に接続され、また、接地線１１５は、接地端子１２５に接続されている。
【００６１】
この半導体装置は、２つの静電破壊防止用保護回路、すなわち、入力端子１２１と第１電源端子として電源端子１２３とを備えて構成される第１の静電破壊防止用保護回路１３０と、入力端子１２１と第１電源端子として接地端子１２５とを備えて構成される第２の静電破壊防止用保護回路１３２とを含んでいる。
【００６２】
ここで、入力保護抵抗１２７及び入力回路２９については、周知の抵抗素子及び回路構成で実現されるので、説明は省略する。
【００６３】
第１の静電破壊防止用保護回路１３０は、第１ＭＯＳＦＥＴ及び電圧制御回路１４０を備えている。入力線１１１と電源線１１３との間に、第１ＭＯＳＦＥＴとして、ＰＭＯＳ１５１が設置されている。ＰＭＯＳ１５１のドレイン電極１５５は入力線１１１に接続されている。ＰＭＯＳ１５１のソース電極１５３及びウェル電極１５９は、電源線１１３に接続されている。このＰＭＯＳ１５１のゲート酸化膜を静電破壊から保護するため、入力線１１１と電源線１１３との間に、ＰＭＯＳ１５１のゲート電極１５７の電位を制御するための電圧制御回路１４０が設置されている。電圧制御回路１４０は、ＰＭＯＳ１５１のドレイン‐ソース間に接続され、第１保護素子と第２保護素子の直列接続によって形成されている。第１保護素子と第２保護素子の接続中点にＰＭＯＳ１５１のゲート電極１５７が接続されることで、ＰＭＯＳ１５１のゲート電極１５７の電位は、第１保護素子と第２保護素子の抵抗成分の比による分圧で与えられる。ここでは、第１保護素子を保護用ＰＭＯＳ１７１とし、第２保護素子を抵抗１９３としている。
【００６４】
ＰＭＯＳ１５１のゲート電極１５７は、抵抗１９３を経て電源線１１３に接続されている。保護用ＰＭＯＳ１７１のドレイン電極１７５は、入力線１１１に接続されている。保護用ＰＭＯＳ１７１のソース電極１７３、ゲート電極１７７及びウェル電極１７９は、ＰＭＯＳ１５１のゲート電極１５７に接続されている。
【００６５】
第２の静電破壊防止用保護回路１３２は、第１ＭＯＳＦＥＴ及び電圧制御回路１４２を備えている。入力線１１１と接地線１１５との間に、第１ＭＯＳＦＥＴとして、ＮＭＯＳ１６１が設置されている。ＮＭＯＳ１６１のドレイン電極１６５は入力線１１１に接続されている。ＮＭＯＳ１６１のソース電極１６３及び基板電極１６９は、接地線１１５に接続されている。このＮＭＯＳ１６１のゲート酸化膜を静電破壊から保護するため、入力線１１１と接地線１１５との間に、ＮＭＯＳ１６１のゲート電極１６７の電位を制御するための電圧制御回路１４２が設置されている。電圧制御回路１４２は、ＮＭＯＳ１６１のドレイン‐ソース間に接続され、第１保護素子と第２保護素子の直列接続によって形成されている。第１保護素子と第２保護素子の接続中点にＮＭＯＳ１６１のゲート電極が接続されることで、ＮＭＯＳ１６１のゲート電極１６７の電位は、第１保護素子と第２保護素子の抵抗成分の比による分圧で与えられる。ここでは、第１保護素子を保護用ＰＭＯＳ１８１とし、第２保護素子を抵抗１９５としている。
【００６６】
ＮＭＯＳ１６１のゲート電極１６７は、抵抗１９５を経て接地線１１５に接続されている。保護用ＰＭＯＳ１８１のドレイン電極１８５は、入力線１１１に接続されている。保護用ＰＭＯＳ１８１のソース電極１８３は、ＮＭＯＳ１６１のゲート電極１６７に接続されている。保護用ＰＭＯＳ１８１のゲート電極１８７及びウェル電極１８９は、第２電源線として電源線１１３に、抵抗１９３を経て接続されている。
【００６７】
なお、ここでは、第１保護素子としてＭＯＳＦＥＴ、第２保護素子として抵抗素子を用いたが、第１ＭＯＳＦＥＴの設定に応じた電圧を与えられる素子を組み合わせても良い。第１保護素子は、通常の信号レベルの電圧では、オフ状態にある必要があるので、例えば、ダイオードで実現される。第２保護素子としては抵抗値を与えれば良いので、例えば、ＦＥＴを常にオン状態にして、その抵抗値を用いても良い。
【００６８】
（第２実施形態の動作）
図５及び図６を参照して、この発明の第２実施形態の動作について説明する。なお、ＰＭＯＳ１５１、保護用ＰＭＯＳ１７１及び抵抗１９３による回路の動作は、第１実施形態で説明した、ＰＭＯＳ５１、保護用ＰＭＯＳ７１及び抵抗９３による回路の動作と同様なので、説明を省略する。
【００６９】
図５は、第２の静電破壊防止用保護回路１３２の特性を測定する回路を説明するための回路図である。入力端子１２１と接地端子１２５との間に可変電圧電源２７１を設けて、入力端子１２１に電圧を印加する。このときの、ＮＭＯＳ１６１のドレイン‐ソース間電圧（以下、ドレイン電圧と称する。）Ｖ１１を第１電圧計２８５により測定し、ＮＭＯＳ１６１のドレイン‐ゲート間電圧Ｖ１２を第２電圧計２８７により測定する。
【００７０】
図６は、図５を参照して説明した回路による、ＮＭＯＳ１６１のドレイン電圧Ｖ１１及びドレイン‐ゲート間電圧Ｖ１２の変化を示す図である。横軸は時間を示し、及び縦軸は電圧を示している。
【００７１】
可変電圧電源２７１の出力電圧を、０Ｖの状態から増加させていくと、ドレイン電圧Ｖ１１及びドレイン‐ゲート間電圧Ｖ１２は、それぞれ増加する。このとき、ＮＭＯＳ１６１及び保護用ＰＭＯＳ１８１は共にオフ状態であるので、ドレイン電圧Ｖ１１及びドレイン‐ゲート間電圧Ｖ１２は、同じ電圧である。ドレイン電圧Ｖ１１及びドレイン‐ゲート間電圧Ｖ１２がＰＮ接合の順方向電圧ＶFに達すると、ウェル電位は、ドレイン電圧Ｖ１１に追従して上昇する。その後、ドレイン電圧Ｖ１１が保護用ＰＭＯＳ１８１のＰＮ接合のブレークダウン電圧ＶBDに達した時点で、保護用ＰＭＯＳ１８１のＰＮ接合がブレークダウンを起こし、ブレークダウン電流が流れる。保護用ＰＭＯＳ１８１を流れるブレークダウン電流は、抵抗１９５を経て接地端子１２５へ流れる。保護用ＰＭＯＳ１８１及び抵抗１９５にブレークダウン電流が流れることにより、抵抗１９５の両端で電位差が生じるので、その電位差の分だけＮＭＯＳ１６１のドレイン‐ゲート間電圧Ｖ１２は、ドレイン電圧Ｖ１１よりも小さくなる。ドレイン‐ゲート間電圧Ｖ１２がブレークダウン電圧ＶBD以下になると、ブレークダウン電流は止まる。このため、保護用ＰＭＯＳ１８１のドレイン‐ウェル間は、間欠的に導通するが、全体として、ドレイン‐ゲート間電圧Ｖ１２は、ドレイン電圧Ｖ１１と等しい値で増加する。
【００７２】
ドレイン電圧Ｖ１１及びドレイン‐ゲート間電圧Ｖ１２が、ブレークダウン電流が流れることによる電圧降下が起こっても、Ｖ１２＞ＶBDを維持できるだけの電圧に達すると、保護用ＰＭＯＳ１８１に定常的にブレークダウン電流が流れる。このとき、保護用ＰＭＯＳ１８１の実効抵抗値をＲ１１（＝ΔＶ／ΔＩ）、抵抗１９５の抵抗値をＲ１２とすると、ＮＭＯＳ１６１のドレイン‐ゲート間電圧Ｖ１２は、
Ｖ１２＝Ｖ１１＊Ｒ１１／（Ｒ１１＋Ｒ１２）
となる。
【００７３】
これ以降、ＮＭＯＳ１６１のドレイン‐ゲート間電圧Ｖ１２は、抵抗値Ｒ１１及びＲ１２の比によって決まる電圧に抑えることができる。さらにドレイン電圧Ｖ１１が上昇してＮＭＯＳ１６１に寄生するバイポーラトランジスタのターンオン電圧ＶTOに達すると、ＮＭＯＳ１６１のドレイン‐ソース間（寄生バイポーラトランジスタのコレクタ‐エミッタ間）に貫通電流が流れるので、ドレイン電圧Ｖ１１が急速に低下する。ＮＭＯＳ１６１のドレイン‐ゲート間電圧Ｖ１２は、ドレイン電圧Ｖ１１に追従して低下する。
【００７４】
実際には、抵抗値Ｒ１１及びＲ１２の比は、ブレークダウン電圧ＶBD、ゲート酸化膜破壊電圧ＶC及びＮＭＯＳ１６１に寄生するバイポーラトランジスタのターンオン電圧ＶTOの３つの数値から決定する。ゲート酸化膜破壊を防止するためには、ドレイン‐ゲート間電圧Ｖ１２を常にゲート酸化膜破壊電圧ＶC以下に保つようにすれば良く、以下の２つの条件を満足するように抵抗値Ｒ１１及びＲ１２を設定する。
（１ｂ）ドレイン電圧Ｖ１１がゲート酸化膜破壊電圧ＶCに達した時点で、Ｖ１２＞ＶBDを維持できる。
（２ｂ）ドレイン電圧Ｖ１１がターンオン電圧ＶTOに達した時点で、Ｖ１２＜ＶCとなっている。
【００７５】
また、入力回路に通常の信号レベル（０〜５Ｖ）の入力がある場合は、ＮＭＯＳ１６１及び保護用ＰＭＯＳ１８１はともにＯＦＦ（オフ）状態であり、ＰＮ接合のブレークダウン電圧よりも低いので、この入力保護回路は寄与しない。
【００７６】
次に負の静電気サージが侵入する場合について説明する。ＰＮ接合の順方向電圧を超えた時点で、ＮＭＯＳ１６１のドレイン‐基板間に電流が流れ、ＮＭＯＳ１６１のドレイン‐ゲート間及びソース‐ゲート間、並びに、保護用ＰＭＯＳ１８１のドレイン‐ゲート間及びソース‐ゲート間の電圧は、順方向電圧ＶF程度になるので、ゲート酸化膜の破壊は起こらない。
【００７７】
（第２実施形態の効果）
正の静電気サージに対してゲート酸化膜破壊を起こしやすいＮＭＯＳ１６１については、ドレイン電圧がゲート酸化膜破壊電圧ＶCを超えるレベルまで上昇しても、ゲート電位は保護用ＰＭＯＳ１８１と抵抗１９５の働きによって、ゲート酸化膜破壊電圧ＶCよりも低い電位に抑えることができるので、ゲート酸化膜は破壊されない。
【００７８】
特に、保護用ＰＭＯＳ１８１を用いたので、保護用ＰＭＯＳ１８１のＰＮ接合の順方向電圧と保護用ＰＭＯＳ１８１のブレークダウン電圧との和が、ＮＭＯＳ１６１のブレークダウン電圧よりも小さい場合に有効である。すなわち、静電気サージに対して、保護する側の回路が、保護される側のトランジスタよりも低い電圧で動作するようにしたので、より確実にゲート酸化膜を保護することができる。
【００７９】
保護用ＰＭＯＳ１７１と抵抗１９３、及び、保護用ＰＭＯＳ１８１と抵抗１９５は、抵抗比を調整すれば良く、小面積で設計できるので、保護回路占有面積の増大は軽微である。また、従来と同じ構造のＦＥＴと抵抗を用いるだけなので、製造工程の追加を伴わない。  なお、この発明の静電破壊防止用保護回路は、ＭＯＳ構造を利用した半導体集積回路に、被保護回路である入力回路を含む素子と一体として形成された場合、一つの半導体装置として実施可能であるが、静電破壊防止用保護回路を別体として形成しても良い。
【図面の簡単な説明】
【００８０】
【図１】第１実施形態の半導体装置を示す図である。
【図２】第１実施形態の半導体装置の特性を測定するための回路を示す図である。
【図３】第１実施形態のドレイン電圧とドレイン‐ゲート間電圧の関係を示す図である。
【図４】第２実施形態の半導体装置を示す図である。
【図５】第２実施形態の半導体装置の特性を測定するための回路を示す図である。
【図６】第２実施形態のドレイン電圧とドレイン‐ゲート間電圧の関係を示す図である。
【図７】従来の半導体装置を示す図である。
【図８】背景技術の半導体装置の特性を測定するための回路を示す図である。
【図９】ドレイン電圧とドレイン電流の関係を示す図である。
【図１０】高耐圧プロセスによるＮＭＯＳのドレイン電圧‐ドレイン電流の関係の例を示す図である。
【符号の説明】
【００８１】
１１、１１１、２１１    入力線
１３、１１３、２１３    電源線
１５、１１５、２１５    接地線
２１、１２１、２２１    入力端子
２３、１２３、２２３    電源端子
２５、１２５、２２５    接地端子
２７、１２７、２２７    入力保護抵抗
２９、１２９、２２９    入力回路（インバータ）
３０、３２、１３０、１３２    静電破壊防止用保護回路
４０、４２、１４０、１４２    電圧制御回路
５１、１５１、２５１    ＰＭＯＳ
５３、１５３、２５３    ＰＭＯＳのソース電極
５５、１５５、２５５    ＰＭＯＳのドレイン電極
５７、１５７、２５７    ＰＭＯＳのゲート電極
５９、１５９、２５９    ＰＭＯＳのウェル電極
６１、１６１、２６１    ＮＭＯＳ
６３、１６３、２６３    ＮＭＯＳのソース電極
６５、１６５、２６５    ＮＭＯＳのドレイン電極
６７、１６７、２６７    ＮＭＯＳのゲート電極
６９、１６９、２６９    ＮＭＯＳの基板電極
７１、１７１、１８１    保護用ＰＭＯＳ
７３、１７３、１８３    保護用ＰＭＯＳのソース電極
７５、１７５、１８５    保護用ＰＭＯＳのドレイン電極
７７、１７７、１８７    保護用ＰＭＯＳのゲート電極
７９、１７９、１８９    保護用ＰＭＯＳのウェル電極
８１    保護用ＮＭＯＳ
８３    保護用ＮＭＯＳのソース電極
８５    保護用ＮＭＯＳのドレイン電極
８７    保護用ＮＭＯＳのゲート電極
８９    保護用ＮＭＯＳの基板電極
９３、９５、１９３、１９５    抵抗
２７１    可変電圧電源
２８１    電流計
２８３    電圧計
２８５    第１電圧計
２８７    第２電圧計
【図１】
2005116826.tif 000003
【図２】
2005116826.tif 000004
【図３】
2005116826.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2005116826.tif 000009
【図８】
2005116826.tif 000010
【図９】
2005116826.tif 000011
【図１０】
2005116826.tif 000012