(57)【要約】【課題】  エミッタ電極とゲート配線層との短絡を防止し、パッケージ型半導体装置の耐久性の向上を図る。【解決手段】  エミッタＡｌ電極１４とゲート配線層１７との間に、ゲート配線層１７と電気的に分離されたダミー配線層１８を形成する。このような構成とすれば、エミッタＡｌ電極１４の表面に形成されたＮｉめっき層およびＡｕめっき層がスライドしたとしても、ダミー配線層１８によりＮｉめっき層およびＡｕめっき層を受け止めることができ、エミッタＡｌ電極１４とゲート配線層１７との短絡を防止することができる。【選択図】        図２
2005116962.tif 000002
【特許請求の範囲】
【請求項１】
半導体素子が形成された半導体チップ（１）と、
前記半導体チップの主表面側に形成され、前記半導体素子の第１の領域（６）と電気的に接続される主電極（１４）と、
前記半導体チップの主表面側に形成され、前記半導体素子の第２の領域（９）と電気的に接続され、前記第２の領域に印加される電位を制御するための制御配線層（１７）と、
前記半導体チップの主表面側に形成され、前記制御配線層とは電気的に分離されたダミー配線層（１８）と、
前記主電極の表面に形成された第１金属層（１５、１６）と、
前記主電極、前記制御配線層および前記ダミー配線層それぞれの間に配置された保護膜（１９）と、
前記主電極および前記制御配線層の少なくとも一部を覆うように形成され、前記金属層を介して前記主電極と電気的に接続された金属ブロック（２４）とを備え、
前記半導体チップ、前記主電極、前記制御配線層、前記ダミー配線層および前記金属ブロックがパッケージ化されてなり、
前記ダミー配線層が前記第主電極と前記制御配線層との間に配置されていることを特徴とするパッケージ型半導体装置。
【請求項２】
前記主電極は、前記半導体チップの主表面側に複数個ストライプ状に配置され、
前記制御配線層は、前記ストライプ状に配置された複数個の前記主電極の間に延設されており、
前記ダミー配線層は、前記主電極および前記制御配線層とほぼ平行に形成されていることを特徴とする請求項１に記載のパッケージ型半導体装置。
【請求項３】
前記ダミー配線層は、前記複数個のストライプ状に配置された主電極のうち、最も前記半導体チップの外周側に配置されるものと、その主電極の隣に配置される前記制御配線層との間に配置されていることを特徴とする請求項２に記載のパッケージ型半導体装置。
【請求項４】
前記ダミー配線層の表面に第２金属層（１５ａ、１６ａ）が形成されてなり、この第２金属層によりブロッキング機能部（３０）が構成されていることを特徴とする請求項１ないし３のいずれか１つに記載のパッケージ型半導体装置。
【請求項５】
前記ダミー配線層は、前記制御配線層と同等の幅を有していることを特徴とする請求項１ないし４のいずれか１つに記載のパッケージ型半導体装置。
【請求項６】
前記ダミー配線層と前記制御配線層との間隔および前記ダミー配線層と前記主電極との間隔は同等になっていることを特徴とする請求項１ないし５のいずれか１つに記載のパッケージ型半導体装置。
【請求項７】
半導体素子が形成された半導体チップ（１）と、
前記半導体チップの主表面側に形成され、前記半導体素子の第１の領域（６）と電気的に接続される主電極（１４）と、
前記半導体チップの主表面側に形成され、前記半導体素子の第２の領域（９）と電気的に接続され、前記第２の領域に印加される電位を制御するための制御配線層（１７）と、
前記主電極の表面に形成された第１金属層（１５、１６）と、
前記主電極の表面において、前記制御配線層と前記第１金属層との間に配置され、ブロッキング機能部となる第２金属層（１５ｂ、１６ｂ）と、
前記主電極と前記制御配線層の間、および前記制御配線層と前記第１、第２金属層それぞれの間に配置された保護膜（１９）と、
前記主電極および前記制御配線層の少なくとも一部を覆うように形成され、前記第１金属層を介して前記主電極と電気的に接続された金属ブロック（２４）とを備え、
前記半導体チップ、前記主電極、前記制御配線層、前記ブロッキング機能部金属層および前記金属ブロックがパッケージ化されてなるパッケージ型半導体装置。
【請求項８】
前記主電極は、前記半導体チップの主表面側に複数個ストライプ状に配置され、
前記制御配線層は、前記ストライプ状に配置された複数個の前記主電極の間に延設されており、
前記第２金属層は、前記主電極および前記制御配線層とほぼ平行に形成されていることを特徴とする請求項７に記載のパッケージ型半導体装置。
【請求項９】
前記第２金属層は、前記複数個のストライプ状に配置された主電極のうち、最も前記半導体チップの外周側に配置されるものと、その主電極の隣に配置される前記制御配線層との間に配置されていることを特徴とする請求項８に記載のパッケージ型半導体装置。
【請求項１０】
半導体素子が形成された半導体チップ（１）と、
前記半導体チップの主表面側に形成され、前記半導体素子の第１の領域（６）と電気的に接続される主電極（１４）と、
前記半導体チップの主表面側に形成され、前記半導体素子の第２の領域（９）と電気的に接続され、前記第２の領域に印加される電位を制御するための制御配線層（１７）と、
前記半導体チップの主表面側に形成され、前記制御配線層とは電気的に分離された応力緩和配線層（４０）と、
前記主電極の表面に形成された金属層（１５、１６）と、前記応力緩和配線層の表面に形成された金属層（１５ｃ、１６ｃ）と、
前記主電極、前記制御配線層および前記応力緩和配線層それぞれの間に配置された保護膜（１９）と、
前記主電極および前記制御配線層の少なくとも一部を覆うように形成され、前記金属層を介して前記主電極と電気的に接続された金属ブロック（２４）とを備え、
前記半導体チップ、前記主電極、前記制御配線層、前記応力緩和配線層および前記金属ブロックがパッケージ化されてなり、
前記応力緩和配線層が前記主電極よりも前記半導体チップの外周側に配置されていると共に、前記金属ブロックと接合されていることを特徴とするパッケージ型半導体装置。
【請求項１１】
前記主電極は、前記半導体チップの主表面側に複数個ストライプ状に配置され、
前記制御配線層は、前記ストライプ状に配置された複数個の前記主電極の間に延設されており、
前記応力緩和配線層は、前記主電極および前記制御配線層とほぼ平行に形成されていることを特徴とする請求項１０に記載のパッケージ型半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁ゲート型バイポーラトランジスタ（以下ＩＧＢＴと記す）などの半導体素子を備える半導体チップを放熱基板と共にパッケージ化したパッケージ型半導体装置に関するものである。
【背景技術】
【０００２】
近年、自動車用インバータ用半導体パワー素子のコストダウンが強く求められている。  パワー素子のコストダウンのためのひとつの手段として素子サイズ・使用個数を低減する方法がある。しかしながら、高耐圧・大電流用の半導体パワー素子（例えば、ＩＧＢＴやＭＯＳＦＥＴなど、あるいはこれらを含んだパワーＩＣ）は、使用時の発熱が大きいため、素子サイズ・使用個数を低減するためには、半導体チップからの放熱性を向上させるための構成が必要となる。
【０００３】
このようにパワー素子の熱抵抗を下げたものとして、例えば、特許文献１に示されるパッケージ型半導体装置がある。このパッケージ型半導体装置では、半導体パワー素子が形成された半導体チップの両面に、はんだ層を介してヒートシンクを接合することにより、半導体チップの両面から放熱できるようにし、放熱性を向上させている。
【特許文献１】特開平１３−１５６２２５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記構成の半導体装置を作成し、例えば、−６５℃〜１５０℃の温度範囲の熱サイクルを繰り返し作用させる冷熱サイクル試験などの熱衝撃試験を実行したところ、半導体装置が動作不良を引き起こしてしまうことが確認された。
その動作不良の原因を調べてみたところ、半導体装置において、その半導体チップの表面に設けられたゲート配線層（ゲートランナー）が表面側主電極（エミッタ）と短絡するという不良に起因するものであった。
【０００５】
図１０（ａ）に従来のパッケージ型半導体装置に内蔵される半導体チップＪ１の各種構成要素のレイアウト図を示すと共に、図１０（ｂ）に、図１０（ａ）のＣ−Ｃ断面図を示し、さらに、図１１（ａ）、（ｂ）に、熱衝撃試験前後におけるパッケージ型半導体装置内のエミッタＡｌ電極Ｊ２付近の断面構成を示し、これらの図に基づいて、ゲート配線層Ｊ３と表面側主電極となるエミッタＡｌ電極Ｊ２との短絡について説明する。
【０００６】
図１１（ａ）、（ｂ）に示されるように、半導体パワー素子が形成された半導体チップＪ１には、ゲート電極に接続されるゲートＡｌ配線層Ｊ３と、シリコン基板Ｊ４の表層部に形成されるエミッタ領域（図示せず）に接続されるエミッタＡｌ電極Ｊ２とが保護膜Ｊ５を介して隣り合って配置されている。そして、エミッタＡｌ電極Ｊ２上にはＮｉめっき層Ｊ６およびＡｕめっき層Ｊ７が施され、これら各めっき層Ｊ６、Ｊ７の上にははんだ層Ｊ８およびＣｕからなる金属ブロックＪ９、さらにその上にはんだ層を介してヒートシンク（共に図示せず）が接続された構成となっている。また、シリコン基板Ｊ４の裏面側には、コレクタ領域に接続される裏面電極Ｊ１０が形成され、この裏面電極Ｊ１０の表面に形成されたはんだ層Ｊ１１を介して、ヒートシンクＪ１２（共に図１１参照）が接続されたとなっている。
【０００７】
このようなパッケージ型半導体装置に対して、上述した熱衝撃試験を実施すると、半導体パワー素子とその上下にはんだ接合されたヒートシンクＪ１２および金属ブロックＪ９との熱膨張率の差に起因して、半導体パワー素子の上下面の電極Ｊ２、Ｊ１０には激しい応力が加わり、歪が蓄積される。このため、エミッタＡｌ電極Ｊ２が基板平面方向に寸断されるバルク破壊が生じたりして、エミッタＡｌ電極Ｊ２上に形成されたＮｉめっき層Ｊ６がスライド（横方向に移動）してしまう。これにより、図１１（ａ）、（ｂ）に示される冷熱評価試験前後の様子を比較すると分かるように、エミッタＡｌ電極Ｊ２がこれを囲むように配置されているゲート配線層Ｊ３に到達し、ゲート配線層Ｊ３とエミッタＡｌ電極Ｊ２とが接触して短絡してしまうのである。
【０００８】
本発明は上記点に鑑みて、エミッタ電極等の主電極とゲート配線層等の制御配線層との短絡を防止し、パッケージ型半導体装置の耐久性の向上を図ることを目的とする。
【課題を解決するための手段】
【０００９】
本発明者らは、上記問題を解決すべく上記構成のパッケージ型半導体装置について鋭意検討を行った。
【００１０】
エミッタＡｌ電極Ｊ２の上にはＮｉめっき層Ｊ６およびＡｕめっき層Ｊ８が形成され、さらにＡｕめっき層Ｊ８の上には金属ブロックＪ９が形成されている。この金属ブロックＪ９の外周端の位置は、図１０（ａ）の破線に示されるようにほぼエミッタＡｌ電極Ｊ２の端部と一致している。そして、半導体チップのうちエミッタＡｌ電極Ｊ２とゲート配線層Ｊ３との短絡は、特に、半導体チップＪ１の外縁部に最も近い位置に配置されたエミッタＡｌ電極Ｊ２がそれよりも半導体チップＪ１の内側に配置されたゲート配線層Ｊ３と接触することによって発生していることが確認された。
【００１１】
このため、金属ブロックＪ９の外周端の位置において特に応力の影響が大きく、この位置においてＡｕめっき層Ｊ７およびＮｉめっき層Ｊ６のスライドを引き起こしていると考えられる。
【００１２】
したがって、第１の手法として、金属ブロックの外周端位置においてエミッタＡｌ電極の表面に形成したＮｉめっき層およびＡｕめっき層のスライドは発生したとしても、それらがゲート配線層に接触しないようにすることにより、エミッタＡｌ電極とゲート配線層との短絡が防げると考えられる。
【００１３】
また、第２の手法として、エミッタＡｌ電極よりも半導体チップの外周側に応力緩和配線層を形成し、その応力緩和配線層が金属ブロックの外周端位置に配置されるようにすることで、エミッタＡｌ電極にかかる応力を緩和させ、Ｎｉめっき層およびＡｕめっき層のスライドを抑制することにより、同様の効果を得ることができると考えられる。
【００１４】
そこで、請求項１ないし５に記載の発明では、半導体素子が形成された半導体チップ（１）と、半導体チップの主表面側に形成され、半導体素子の第１の領域（６）と電気的に接続される主電極（１４）と、半導体チップの主表面側に形成され、半導体素子の第２の領域（９）と電気的に接続され、第２の領域に印加される電位を制御するための制御配線層（１７）と、半導体チップの主表面側に形成され、制御配線層とは電気的に分離されたダミー配線層（１８）と、主電極の表面に形成された第１金属層（１５、１６）と、主電極、制御配線層およびダミー配線層それぞれの間に配置された保護膜（１９）と、主電極および制御配線層の少なくとも一部を覆うように形成され、金属層を介して主電極と電気的に接続された金属ブロック（２４）とを備え、ダミー配線層が第主電極と制御配線層との間に配置されていることを特徴としている。
【００１５】
このような構成によれば、主電極の表面に形成された金属層が応力によってスライドしたとしても、それらがスライドする箇所において、制御配線層と主電極との間にダミー配線層が配置されている。このため、ダミー配線層によって金属層が制御配線層と接触して短絡してしまうことを防止することができる。
【００１６】
請求項２に記載の発明では、主電極は、半導体チップの主表面側に複数個ストライプ状に配置され、制御配線層は、ストライプ状に配置された複数個の主電極の間に延設されており、ダミー配線層は、主電極および制御配線層とほぼ平行に形成されていることを特徴としている。このように、ダミー配線層を主電極および制御配線層と平行に形成することができる。
【００１７】
請求項３に記載の発明では、ダミー配線層は、複数個のストライプ状に配置された主電極のうち、最も半導体チップの外周側に配置されるものと、その主電極の隣に配置される制御配線層との間に配置されていることを特徴としている。
【００１８】
このように、最も応力の影響が大きい箇所にダミー配線層を形成することで、有効に応力によって主電極と制御配線層との短絡を防止することができる。
【００１９】
請求項４に記載の発明では、ダミー配線層の表面に第２金属層（１５ａ、１６ａ）が形成されてなり、この第２金属層によりブロッキング機能部（３０）が構成されていることを特徴としている。このように、ダミー配線層の表面にブロッキング機能部を形成することも可能である。
【００２０】
請求項７ないし９に記載の発明では、主電極の表面に形成された第１金属層（１５、１６）と、主電極の表面において、制御配線層と第１金属層との間に配置され、ブロッキング機能部となる第２金属層（１５ｂ、１６ｂ）とを有し、制御配線層と第１、第２金属層それぞれの間に保護膜（１９）が配置されていることを特徴としている。
【００２１】
このように、主電極の表面にブロッキング機能部を設けるようにすることもできる。このブロッキング機能部となる第２金属層により、第１金属層がスライドすることを防止でき、請求項１と同様の効果を得ることができる。
【００２２】
請求項１０に記載の発明では、応力緩和配線層が主電極よりも半導体チップの外周側に配置されていると共に、金属ブロックと接合されていることを特徴としている。このように、主電極よりも半導体チップの外周側において金属ブロックと接合される応力緩和配線層を設けることにより、応力緩和配線層が応力による影響を受ける可能性があるが、その応力が応力緩和配線層４０によって受け止められるため、応力緩和配線層よりも内側に配置される主電極に対しては応力の影響が少なくなる。これにより、請求項１と同様の効果を得ることができる。
【００２３】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【発明を実施するための最良の形態】
【００２４】
（第１実施形態）
以下、本発明の第１実施形態について説明する。図１は、本発明の一実施形態が適用される半導体装置に内蔵される半導体チップ１の断面構造を示す図である。また、図２は、半導体チップ１における各種構成要素のレイアウト構成を示す平面図である。なお、図１は図２のＡ−Ａ断面に対応している。また、図２は、断面を示すものではないが、レイアウト構成を見やすくするために、ハッチングを示してある。
【００２５】
半導体チップ１は、ｐ＋型基板２の主表面上にｎ−型ドリフト層３を形成した半導体基板を用いて形成されたものであり、半導体チップ１は、セル部と、隣接するセル部の間に形成される電極配置部とが備えられた構成となっている。なお、図中、紙面右側のセル部に関しては詳細な断面構成を記さないが、紙面左側のセル部と同様の構成となっている。
【００２６】
セル部には、多数のＩＧＢＴが形成されている。ｎ−型ドリフト層３の表層部にはｐ型ベース層４が形成され、ｐ型ベース層４の表層部には第１の領域に相当するｎ＋型エミッタ領域６が形成されている。これら、ｎ＋型エミッタ領域６とｐ型ベース層４とを貫通してｎ−型ドリフト層３に達するようにトレンチ７が形成され、このトレンチ７の内壁表面にゲート絶縁膜８と第２の領域に相当するゲート層９とが順に形成され、これらトレンチ７、ゲート絶縁膜８、ゲート層９によりトレンチゲート構造が構成されている。また、ｎ＋型エミッタ領域６の一部とトレンチゲート構造とが絶縁膜１２ａにて覆われている。
また、ｐ＋型基板２はコレクタ領域としての役割を果たし、このｐ＋型基板２の裏面には、当該裏面と接するようにコレクタ電極１３が形成されている。このコレクタ電極１３は、Ａｌ／Ｔｉ／Ｎｉ／Ａｕ膜にて形成され、はんだ付けの際の濡れ性が良好にされている。
【００２７】
さらに、ＩＧＢＴの表面にエミッタＡｌ電極１４が形成され、その表面には第１金属層に相当するＮｉめっき層１５およびＡｕめっき層１６が順に形成されている。
【００２８】
エミッタＡｌ電極１４は、主電極に相当するもので、１つのセル部内に形成される多数のＩＧＢＴのｐ型ベース層４とｎ＋型エミッタ領域６に接するように形成されている。具体的には、エミッタＡｌ電極１４は、ｐ＋型基板２のセル部の表面において、複数のトレンチゲート構造上にまたがるように形成され、図２に示されるように、セル部の上面のほぼ全域を覆うように形成されている。すなわち、ＩＧＢＴは、図１の断面に対して垂直な方向において、トレンチゲート構造が延設された構成となっており、トレンチゲートが延設された方向にエミッタＡｌ電極１４も延設されている。そして、半導体チップ１において、多数のセル部（図２では３つ示してある）が存在することから、エミッタＡｌ電極１４は、ストライプ状に配置される。このエミッタＡｌ電極１４は、例えばＡｌ−Ｓｉ等のＡｌを主成分とするＡｌ合金からなる金属材料でスパッタリングにより形成される。
【００２９】
なお、このエミッタＡｌ電極１４は、図２に示されるように、図１とは別断面において、エミッタ電極用パッド１４ａと電気的に接続されており、このエミッタ電極用パッド１４ａを介してｎ＋型エミッタ領域６およびｐ型ベース層４がグランド電位に固定されるようになっている。
【００３０】
Ｎｉめっき層１５は、エミッタＡｌ電極１４の表面全域に形成されるもので、エミッタＡｌ電極１４と電気的に接続される導電性の金属層である。このＮｉめっき層１５は、例えば無電解めっき法により形成されている。
【００３１】
Ａｕめっき層１６は、Ｎｉめっき層１５の表面全域に形成されるもので、Ｎｉめっき層１５と電気的に接続され、かつはんだ付け可能な金属体である。このＡｕめっき層１６は、例えば湿式無電解メッキによって形成される。
【００３２】
一方、電極配置部には、ｎ−型ドリフト層３の表面に形成されたＬＯＣＯＳ酸化膜１１および絶縁膜１２ｂを介して、ゲート配線層１７およびダミー配線層１８が備えられている。
【００３３】
ゲート配線層１７は、制御配線層に相当するもので、図１とは別断面において、セル部に形成された複数のゲート層９と電気的に接続されており、各トレンチゲート構造におけるゲート電位を制御する役割、すなわち半導体素子に印加する電位を制御する役割を果たすこのゲート配線層１７は、その厚みが約５．５μｍ程度、幅が４０μｍ程度で構成されている。
【００３４】
ゲート配線層１７は、図２に示されるように、ストライプ状に配置された各エミッタＡｌ電極１４の間に配置され、エミッタＡｌ電極１４が延設された方向と同方向に延設されている部位と、エミッタＡｌ電極１４が延設された方向とは垂直方向に延設されている部位とを有して構成されている。これら各部位はつながっており、ゲート配線層１７がエミッタＡｌ電極１４を囲んだレイアウト構成になっている。
【００３５】
なお、図２に示されるように、半導体チップ１には図１とは別断面において、ゲート配線層１７と電気的に接続されたゲート電極用パッド２０が形成されている。このゲート電極用パッド１７ａを介して、ゲート配線層１７への印加電圧、すなわちゲート電位が制御されるようになっている。
【００３６】
ダミー配線層１８は、ゲート配線層１７とエミッタＡｌ電極１４との間に配置されている。より詳しくは、ストライプ状に配列されたエミッタＡｌ電極１４のうち最も半導体チップ１の外周側に位置するものと、それよりも内側に位置するゲート配線層１７との間にダミー配線層１８が配置されている。
【００３７】
このダミー配線層１８は、ゲート配線そう７のうちエミッタＡｌ電極１４の挟まれた位置に配置される部位とほぼ平行に延設され、その長手方向の寸法がエミッタＡｌ電極１４の長手方向の寸法と略同等となっている。また、ダミー配線層１８は、厚みが約５．５μｍとエミッタＡｌ電極１４およびゲート配線層１７とほぼ同等になっており、幅が４０μｍになっている。また、ダミー配線層１８とゲート配線層１７までの間隔およびエミッタＡｌ電極１４までの間隔は共に１０μｍ程度とされている。
【００３８】
このダミー配線層１８は、ゲート配線層１７やエミッタＡｌ電極１４さらにはコレクタ電極２０から電気的に分離されており、これら各電極のどの電位にも接続されない電気的に中立な状態となっている。
【００３９】
そして、これらゲート配線層１７およびダミー配線層１８の表面を覆うように保護膜１９が形成されており、この保護膜１９により、ゲート配線層１７、ダミー配線層１８およびエミッタＡｌ電極１４が互いに電気的に絶縁された状態となっている。
【００４０】
図３に、上記構成の半導体チップ１がパッケージ化されたパッケージ型半導体装置２１の断面構成を示す。
【００４１】
図３に示すように、パッケージ型半導体装置２１は、ＩＧＢＴが形成された半導体チップ１と共に、下側ヒートシンク２２、上側ヒートシンク２３、金属ブロック２４、下側または上側ヒートシンク２２、２３にそれぞれ接合されたリード端子２２ａ、２３ａを樹脂部２５にて封止した構成となっている。また、ワイヤ２６を介して半導体チップ１におけるＩＧＢＴのゲート電極用パッド１７ａとリード端子２７とが接続されており、下側および上側ヒートシンク２２、２３のそれぞれの一表面とリード端子２２ａ、２３ａおよびリード２７の端部とが樹脂部２５から露出している。
【００４２】
また、下側ヒートシンク２２の上面と半導体チップ１の下面との間、半導体チップ１の上面と金属ブロック２４の下面との間、金属ブロック２４の上面と上側ヒートシンク２３の下面との間には、はんだ２８ａ、２８ｂ、２８ｃにて接合されている。このため、半導体チップ１に形成されたＩＧＢＴのエミッタ電極は上側ヒートシンク２３を介して、また、ＩＧＢＴのコレクタ電極１３は下側ヒートシンク２２を介して外部と電気的に接続できるようになっている。
【００４３】
下側および上側ヒートシンク２２、２３は、半導体チップ１から発せられる熱を放出するための放熱板としても機能するため、熱伝導性が良く、電気抵抗が低いＣｕなどで構成される。
【００４４】
金属ブロック２４は半導体チップ１から発せられる熱を上側ヒートシンク２３側へ逃がすための経路となるものであり、例えばＣｕなどで構成される。なお、図２中において、半導体チップ１をパッケージ型半導体装置２１に内蔵した場合における金属ブロック２４の配置を破線で示した。この破線で示されるように、金属ブロック２４は、その外縁部がストライプ状に配置されたエミッタＡｌ電極１４の外縁とほぼ一致するように配置され、エミッタＡｌ電極１４すべてを覆っている。
【００４５】
続いて、図１に示す半導体チップ１の製造方法と共に、図３に示されるパッケージ型半導体装置２１の製造方法について説明する。図４に、半導体チップ１の製造工程を示し、この図に基づいて説明する。
【００４６】
まず、ｐ＋型基板２の主表面上にｎ−型ドリフト層３を形成させた半導体基板を用意しＩＧＢＴを形成する。ＩＧＢＴの具体的な製造工程に関しては、周知なものと同様であるため、詳細については図示しないが、ｎ−型ドリフト層３の表層部にｐ型ベース層４とｎ＋型エミッタ領域６とを形成する。そして、ｎ＋型エミッタ領域６とｐ型ベース層４とを貫通してｎ−型ドリフト層３に達するようにトレンチ７を形成し、このトレンチ７の内壁表面にゲート絶縁膜８とゲート層９とを形成する。また、ｎ＋型エミッタ領域６の一部とトレンチ７を覆う絶縁膜１２ａを形成する。
【００４７】
そして、図４（ａ）に示す工程では、ＩＧＢＴが形成された基板の主表面側に約５．５μｍの厚さの金属層２９を形成する。この金属層２９には、Ａｌを主成分とする金属材料が用いられる。
【００４８】
図４（ｂ）に示す工程では、この金属層２９の表面にフォトレジスト３０を塗布して、露光によってパターニングする。これにより、フォトレジスト３０の一部を開口させて、図１に示したエミッタＡｌ電極１４、ゲート配線層１７およびダミー配線層１８が形成される予定の領域上にのみフォトレジスト３０を残す。
【００４９】
図４（ｃ）に示す工程では、このフォトレジスト３０をマスクとしてウェットエッチングを行い、金属層２９をパターニングする。これにより、エミッタＡｌ電極１４、ゲート配線層１７およびダミー配線層１８が同時に形成される。その後、フォトレジスト３０を除去する。
【００５０】
次に、図４（ｄ）に示す工程では、各電極１４、１７、１８の上面を含む半導体基板用面全面に例えばポリイミド膜を配置したのち、ポリイミド膜の所望位置のみを残し、保護膜１９を形成する。これにより、エミッタＡｌ電極１４、ゲート配線層１７およびダミー配線層１８の間に保護膜１９が入り込み、これらそれぞれが互いに電気的に絶縁された状態となる。
【００５１】
この後については図示しないが、無電解めっき法により、ＮｉめっきおよびＡｕめっきを順に行うことで、保護膜１９にて覆われていない部分にＮｉとＡｕがめっきされる。これにより、エミッタＡｌ電極１４の表面にＮｉめっき層１５およびＡｕめっき層１６が形成されると共に、ゲート配線層１７と電気的に接続されるゲート電極用パッド１７ａおよびエミッタＡｌ電極１４と電気的に接続されるエミッタ電極用パッド１４ａが形成される。
【００５２】
また、ｐ＋型基板２の裏面側にはＡｌ／Ｔｉ／Ｎｉ／Ａｕ層を蒸着法により形成することでコレクタ電極１３を形成する。その後、半導体基板をダイシングカットすることで、図１に示す半導体チップ１が完成する。
【００５３】
そして、このように製造された半導体チップ１に対し、はんだ２８ａ、２８ｂを介して下側ヒートシンク２２、金属ブロック２４を接続した後、さらに、ワイヤ２６を介して半導体チップ１のゲート電極パッドとリード端子２７とを接続する。そして、はんだ２８ｂを介して上側ヒートシンク２３を接合した後、パッケージ型半導体装置２１を形作る型の中に各部材を設置して、その型の中に溶かした樹脂を流し込むことで、樹脂部２５により封止された、図３に示されるパッケージ型半導体装置２１が形成される。
【００５４】
以上説明したような構成および製造方法により本実施形態におけるパッケージ型半導体装置２１が形成されている。このようなパッケージ型半導体装置２１が使用される際に、その使用環境の温度が変化すると、ＩＧＢＴが形成された半導体基板２、３の熱膨張係数（３ｐｐｍ／℃）と下側ヒートシンク２２、上側ヒートシンク２３および金属ブロック２４の熱膨張係数（１７ｐｐｍ／℃）との差により、半導体チップ１の上下面において、エミッタＡｌ電極１４やコレクタ電極１３に激しい応力が加えられることになる。
【００５５】
ここで、パッケージ型半導体装置２１が適用される市場での使用環境を考慮して熱衝撃試験を実施した。その熱衝撃試験前後におけるパッケージ型半導体装置２１内のゲート配線層１７近傍の断面拡大図を図５（ａ）、（ｂ）に示す。
【００５６】
熱衝撃試験前においては、図５（ａ）に示されるように、隣接するエミッタＡｌ電極１４の両端部の間において、保護膜１９が均等に配置され、各エミッタＡｌ電極１４の位置は、半導体チップ１を製造したときのままの状態となっている。
【００５７】
そして、熱衝突試験後には、図５（ｂ）に示されるように、半導体チップ１の端部側に位置するセル部において、熱衝突試験時に生じた応力に耐え切れず、Ｎｉめっき層１５もしくはエミッタＡｌ電極１４の一部にクラックが入るなどの理由により、Ｎｉめっき層１５およびＡｕめっき層１６がスライドし、保護膜１９を押し潰してダミー配線層１８に衝突している。
【００５８】
このように、熱衝突試験時に発生する応力によってＮｉめっき層１５およびＡｕめっき層１６がスライドしてしまっているが、これらがダミー配線層１８で堰き止められる。そして、このダミー配線層１８により、Ｎｉめっき層１５およびＡｕめっき層１６がこれ以上スライドすることを防止することが可能となる。
【００５９】
そして、ダミー配線層１８は、もともとゲート配線層１７、コレクタ電極１３およびエミッタＡｌ電極１４のどことも接続されていない電気的に中立な状態となっている。このため、Ｎｉめっき層１５およびＡｕめっき層１６がこのダミー電極１８と接触したとしてもＩＧＢＴの機能上の問題は発生しない。
【００６０】
このように、本実施形態では、エミッタＡｌ電極１４のうち熱衝突試験時に発生する応力によってＮｉめっき層１５およびＡｕメッキ層１６がスライドしたとしても、それらがスライドする箇所において、ゲート配線層１７とエミッタＡｌ電極１４との間にダミー配線層１８を形成するようにしている。このため、ダミー配線層１８によってＮｉめっき層１５およびＡｕメッキ層１６がゲート配線層１７と接触してゲート−エミッタ間で短絡してしまうことを防止することができ、パッケージ半導体装置の耐久性の向上を図ることができる。また、ダミー配線層１８によってＮｉめっき層１５およびＡｕメッキ層１６のスライドを抑制することも可能である。
【００６１】
（第２実施形態）
本発明の第２実施形態について説明する。第２実施形態におけるパッケージ型半導体装置は、第１実施形態に対してダミー配線層１８近傍の構成が異なるだけであり、他の部分については同様であるため、異なる部分についてのみ説明する。
【００６２】
図６に、第２実施形態におけるパッケージ型半導体装置に備えられる半導体チップ１の断面構成を示す。なお、この断面構成のうちＩＧＢＴの素子構造などについては第１実施形態と同様であるため、図６では省略してある。
【００６３】
この図に示されるように、本実施形態では、ダミー配線層１８の表面にも第２金属層に相当するＮｉめっき層１５ａおよびＡｕめっき層１６ａを備えることでブロッキング機能部３０を形成している。このブロッキング機能部３０は、エミッタＡｌ電極１４の表面に形成されたＮｉめっき層１５およびＡｕめっき層１６ａの基板表面方向と一致する位置に存在することになるため、よりＮｉめっき層１５およびＡｕめっき層１６ａの基板表面方向のスライドが抑制される。
【００６４】
このように、ダミー配線層１８の表面にブロッキング機能部３０を備えることも可能である。なお、このブロッキング機能部３０は、図４（ｄ）に示す保護膜１９の形成工程で用いられるマスク形状を変更し、ダミー配線層１８の表面に保護膜１９が形成されないようにすることで、その後に行われるＮｉおよびＡｕの無電解めっき法によるめっき処理にて形成される。
【００６５】
（第３実施形態）
本発明の第３実施形態について説明する。第３実施形態におけるパッケージ型半導体装置は、第１実施形態に示したダミー配線層１８を無くし、第２実施形態で示したブロッキング機能部３０のみを形成するものであり、他の部分については同様であるため、異なる部分についてのみ説明する。
【００６６】
図７に、第３実施形態におけるパッケージ型半導体装置に備えられる半導体チップ１の断面構成を示す。なお、この断面構成のうちＩＧＢＴの素子構造などについては第１実施形態と同様であるため、図７では省略してある。
【００６７】
この図に示されるように、本実施形態では、半導体チップ１の最も外周側に位置するエミッタＡｌ電極１４がゲート配線層１７に隣接する位置まで延設されている。そして、そのエミッタＡｌ電極１４の表面のうち最もゲート配線層１７寄りの位置には、Ｎｉめっき層１５ａおよびＡｕめっき層１６ａからなるブロッキング機能部３０が備えられている。このブロッキング機能部３０は、Ｎｉめっき層１５およびＡｕめっき層１６から離間するように形成され、その間には保護膜１９が入り込んだ構成となっている。
このような構成のブロッキング機能部３０も、エミッタＡｌ電極１４の表面に形成されたＮｉめっき層１５およびＡｕめっき層１６ａの基板表面方向と一致する位置に存在することになる。このため、よりＮｉめっき層１５およびＡｕめっき層１６ａの基板表面方向のスライドが抑制される。
【００６８】
このように、エミッタＡｌ電極１４の表面にブロッキング機能部３０を備えることも可能であり、第１実施形態と同様の効果を得ることができる。なお、本実施形態に示されるブロッキング機能部３０も、図４（ｄ）に示す保護膜１９の形成工程で用いられるマスク形状を変更し、ダミー配線層１８の表面に保護膜１９が形成されないようにすることで、その後に行われるＮｉおよびＡｕの無電解めっき法によるめっき処理にて形成される。
【００６９】
（第４実施形態）
本発明の第４実施形態について説明する。第４実施形態におけるパッケージ型半導体装置は、第１実施形態に対してダミー配線層１８を無くし、応力緩和配線層を配置したことが異なり、他の部分については同様であるため、異なる部分についてのみ説明する。
【００７０】
図８に、第４実施形態におけるパッケージ型半導体装置に備えられる半導体チップ１の断面構成を示すと共に、図９に、半導体チップ１における各種構成要素のレイアウト構成を示す。なお、図９に示す断面構成のうちＩＧＢＴの素子構造などについては第１実施形態と同様であるため、図中では省略してある。
【００７１】
図８および図９に示されるように、本実施形態では、ストライプ状に配列されたエミッタＡｌ電極１４のうち最も半導体チップ１の外周側に位置するものよりもさらに半導体チップ１の外周側において、応力緩和配線層４０が形成されている。この応力緩和配線層４０は、ゲート配線層１７とエミッタＡｌ電極１４とに挟まれた位置に形成され、図９に示されるように、エミッタＡｌ電極１４の長手方向に延設されている。
【００７２】
応力緩和配線層４０は、図８に示されるように、Ａｌ配線層４１とＮｉめっき層１５ｃおよびＡｕめっき層１６ｃによって構成されており、その幅は約４０μｍとなっている。また、応力緩和配線層４０とゲート配線層１７までの間隔およびエミッタＡｌ電極１４までの間隔は共に１０μｍ程度とされている。
【００７３】
この応力緩和配線層４０は、ゲート配線層１７やエミッタＡｌ電極１４さらにはコレクタ電極２０から電気的に分離され、これら各電極のどの電位にも接続されない電気的に中立な状態となっているか、もしくはエミッタＡｌ電極１４と電気的に接続された構成となっている。
【００７４】
そして、図８および図９に示されるように、金属ブロック２４の外縁部が応力緩和配線層４０の上に位置し、はんだ２８ｂを介して応力緩和配線層４０が金属ブロック２４の外縁部と接するようになっている。
【００７５】
以上のような構成によると、金属ブロック２４の外縁部において応力が特に発生するため、応力緩和配線層４０にその応力が加えられる。このため、応力緩和配線層４０におけるＮｉめっき層１５ｂおよびＡｕめっき層１６ｂがスライドさせられる可能性があるが、その応力が応力緩和配線層４０によって受け止められるため、応力緩和配線層４０よりも内側に配置されるエミッタＡｌ電極１４に対しては応力の影響が少なくなる。
【００７６】
したがって、エミッタＡｌ電極１４がゲート配線層１７と接触することにより、エミッタＡｌ電極１４とゲート配線層１７とが短絡することを防止することができ、パッケージ半導体装置の耐久性の向上を図ることができる。
なお、本実施形態の場合、応力緩和配線層４０におけるＮｉめっき層１５ｃおよびＡｕめっき層１６ｃがスライドし、応力緩和配線層４０に隣接するエミッタＡｌ電極１４と接触することで、応力緩和配線層４０とエミッタＡｌ電極１４とが短絡する可能性がある。しかしながら、応力緩和配線層４０が電気的に中立な状態もしくはエミッタＡｌ電極１４と電気的に接続されたものとなっていることから、これらが接触したとしてもパッケージ型半導体装置２１の機能上は何ら問題ない。
【００７７】
（他の実施形態）
上記第１、第２実施形態では、ダミー配線層１８を他の電極１３、１４、１７に対して電気的に中立である場合を説明している。しかしながら、例えば、ダミー配線層１８の一部がエミッタＡｌ電極１４と電気的に接続されていても構わない。
【００７８】
また、上記第１〜第４実施形態では、エミッタＡｌ電極１４が３列しか記載されていないが、もっと多数の列としても良い。
また、図２では、ダミー配線層１８がエミッタＡｌ電極１４のうち半導体チップ１の最も外周側に配置されるものとその内側に位置するゲート配線層１７との間にのみ配置される例を示してある。しかしながら、図２に示すダミー配線層１８の配置は特に応力の影響が大きい箇所を考慮したものであり、他の位置においてゲート配線層１７とエミッタＡｌ電極１４との間にダミー配線層１８が配置されるようにしても良い。そして、エミッタＡｌ電極１４が３列よりも多く形成される場合においては、最も外側に位置するエミッタＡｌ電極１４よりも内側に配置されるエミッタＡｌ電極１４とそれに隣接するゲート配線層１７との間にダミー配線層１８が配置されるようにしても良い。
【００７９】
また、エミッタ電極としてＡｌで構成されるエミッタＡｌ電極１４、エミッタ電極の表面に形成される金属層としてＮｉめっき層１７およびＡｕめっき層１８を例に挙げて説明したが、これらの材質については単なる例示であり、他の材質の金属であっても構わない。
【００８０】
また、上記各実施形態では、半導体チップ１の両側にダミー配線層１８、ブロッキング機能部３０および応力緩和配線層４０を一本ずつ配置したものとしている。しかしながら、これらを一本の連続したものとする必要はなく、部分的に途切れたものとして構成しても良い。
【００８１】
また、上記各実施形態では、半導体パワー素子としてＩＧＢＴを半導体チップ１に形成した例を挙げて説明したが、他の素子であっても良い。例えば、縦型のパワーＭＯＳＦＥＴを形成した半導体チップ１をパッケージ型半導体装置２１とする場合についても上記各実施形態を適用することが可能である。
【図面の簡単な説明】
【００８２】
【図１】本発明の第１実施形態におけるパッケージ型半導体装置に内蔵される半導体チップの断面構成を示す図である。
【図２】図１に示す半導体チップにおける各種構成要素のレイアウト構成を示す平面図である。
【図３】図１に示す半導体チップがパッケージ化されたパッケージ型半導体装置の断面構成を示す図である。
【図４】図１に示す半導体チップの製造工程を示す図である。
【図５】（ａ）、（ｂ）は、それぞれ熱衝撃試験前および熱衝突試験後におけるパッケージ型半導体装置内のゲート配線層近傍の断面拡大図である。
【図６】第２実施形態におけるパッケージ型半導体装置に備えられる半導体チップの断面構成を示す図である。
【図７】第３実施形態におけるパッケージ型半導体装置に備えられる半導体チップの断面構成を示す図である。
【図８】第４実施形態におけるパッケージ型半導体装置に備えられる半導体チップの断面構成を示す図である。
【図９】図８に示す半導体チップにおける各種構成要素のレイアウト構成を示す図である。
【図１０】（ａ）は、従来のパッケージ型半導体装置に内蔵される半導体チップの各種構成要素のレイアウト図を示す図であり、（ｂ）は、（ａ）のＣ−Ｃ断面図を示した図である。
【図１１】（ａ）、（ｂ）は、それぞれ冷熱評価試験前と冷熱評価試験後におけるパッケージ型半導体装置内のエミッタＡｌ電極付近の断面構成を示した図である。
【符号の説明】
【００８３】
１…半導体チップ、１４…エミッタＡｌ電極、１５、１５ａ、１５ｂ…Ｎｉめっき層、
１６、１６ａ、１６ｂ…Ａｕめっき層、１７…ゲート配線層、１８…ダミー配線層、
１９…保護膜、２２…下側ヒートシンク、２３…上側ヒートシンク、
２４…金属ブロック。
【図１】
2005116962.tif 000003
【図２】
2005116962.tif 000004
【図３】
2005116962.tif 000005
【図４】
2005116962.tif 000006
【図５】
2005116962.tif 000007
【図６】
2005116962.tif 000008
【図７】
2005116962.tif 000009
【図８】
2005116962.tif 000010
【図９】
2005116962.tif 000011
【図１０】
2005116962.tif 000012
【図１１】
2005116962.tif 000013