(57)【要約】【課題】スキャン特性が低下することを抑制することが可能な表示装置を提供する。【解決手段】この表示装置は、負側電位ＨＶＳＳに接続され、クロック信号ＨＣＬＫ１に応答してオンするｐチャネルトランジスタＰＴ１と、正側電位ＨＶＤＤに接続されたｐチャネルトランジスタＰＴ２と、ｐチャネルトランジスタＰＴ１のゲートと正側電位ＨＶＤＤとの間に接続され、互いに電気的に接続された２つのゲート電極９１および９２を有するｐチャネルトランジスタＰＴ３とを含む第１回路部４ｂ１が複数接続されたシフトレジスタ回路４ａ１を備えている。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１電位側に接続され、クロック信号に応答してオンする第１導電型の第１トランジスタと、第２電位側に接続された第１導電型の第２トランジスタと、前記第１トランジスタのゲートと前記第２電位との間に接続され、互いに電気的に接続された２つのゲート電極を有する第１導電型の第３トランジスタとを含む第１回路部が複数接続されたシフトレジスタ回路を備えたことを特徴とする表示装置。
【請求項２】
前記第１回路部は、前記第１トランジスタのゲートと、前記クロック信号を供給するクロック信号線との間に接続され、互いに電気的に接続された２つのゲート電極を有するダイオード接続された第４トランジスタをさらに含むことを特徴とする請求項１に記載の表示装置。
【請求項３】
前記第１回路部は、前記第１トランジスタのゲートと、前記クロック信号を供給するクロック信号線との間に接続され、前記第３トランジスタのオン状態の期間と重ならないオン状態の期間が得られる信号に応答してオンする第４トランジスタをさらに含むことを特徴とする請求項１に記載の表示装置。
【請求項４】
前記第１回路部は、前記第１トランジスタのゲートに接続され、第１の信号に応答してオンする第４トランジスタと、前記第４トランジスタと前記第１電位との間に接続され、前記第１の信号が入力される第４トランジスタのオン状態の期間と重ならないオン状態の期間が得られる第２の信号に応答してオンする第５トランジスタとをさらに含むことを特徴とする請求項１に記載の表示装置。
【請求項５】
前記第１トランジスタのゲートとソースとの間には、容量が接続されていることを特徴とする請求項１〜４のうちいずれか１項に記載の表示装置。
【請求項６】
前記第３トランジスタは、前記第２トランジスタがオン状態のときに、前記第１トランジスタをオフ状態にする機能を有することを特徴とする請求項１〜５のうちいずれか１項に記載の表示装置。
【請求項７】
少なくとも前記第１トランジスタ、前記第２トランジスタおよび前記第３トランジスタは、ｐ型の電界効果型トランジスタであることを特徴とする請求項１〜６のうちいずれか１項に記載の表示装置。
【請求項８】
前記シフトレジスタ回路は、ドレイン線を駆動するためのシフトレジスタ回路、および、ゲート線を駆動するためのシフトレジスタ回路の少なくとも一方に適用されていることを特徴とする請求項１〜７のうちいずれか１項に記載の表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、表示装置に関し、特に、シフトレジスタ回路を有する表示装置に関する。
【０００２】
【従来の技術】
従来、ブートストラップ型のインバータ回路が知られている（たとえば、特許文献１参照）。
【０００３】
図１９は、従来のブートストラップ型のインバータ回路を示した回路図である。図１９を参照して、従来のブートストラップ型のインバータ回路は、ｎチャネルトランジスタＮＴ１０１、ＮＴ１０２、ＮＴ１０３およびＮＴ１０４と、容量Ｃ１０１とを含んでいる。トランジスタＮＴ１０１のソースはノードＮＤ１０２に接続されているとともに、ドレインは正側電位ＶＤＤに接続されている。このトランジスタＮＴ１０１のゲートはノードＮＤ１０１に接続されている。そして、容量Ｃ１０１はトランジスタＮＴ１０１のゲートとソースとの間に接続されている。また、トランジスタＮＴ１０２のソースはノードＮＤ１０１に接続されているとともに、ドレインは正側電位ＶＤＤに接続されている。このトランジスタＮＴ１０２のゲートには入力信号が供給される。
【０００４】
また、トランジスタＮＴ１０３のソースは、負側電位ＶＳＳに接続されているとともに、ドレインはノードＮＤ１０２に接続されている。トランジスタＮＴ１０４のソースは負側電位ＶＳＳに接続されているとともに、ドレインはノードＮＤ１０１に接続されている。そして、トランジスタＮＴ１０３およびＮＴ１０４のゲートにはクロック信号ＣＬＫが供給される。
【０００５】
図１９に示した従来のブートストラップ型のインバータ回路の動作としては、まず、入力信号がＨレベルになるとともに、クロック信号ＣＬＫがＬレベルになると、トランジスタＮＴ１０２がオン状態になるとともに、トランジスタＮＴ１０３およびＮＴ１０４がオフ状態になる。これにより、ノードＮＤ１０１の電位がＨレベル（ＶＤＤ）に上昇するので、トランジスタＮＴ１０１がオン状態になる。このため、ノードＮＤ１０２の電位はＶＤＤ側に上昇する。この場合、ノードＮＤ１０１の電位（トランジスタＮＴ１０１のゲート電位）は、容量Ｃ１０１によって、トランジスタＮＴ１０１のゲート−ソース間電圧が維持されるように、ノードＮＤ１０２の電位（トランジスタＮＴ１０１のソース電位）の上昇に伴って上昇する。これにより、ノードＮＤ１０２の電位が上昇していくときにトランジスタＮＴ１０１が常時オン状態に維持されるので、ノードＮＤ１０２の電位がＶＤＤまで上昇する。その結果、Ｈレベル（ＶＤＤ）の出力信号が出力される。なお、この場合のノードＮＤ１０１の電位はＶＤＤよりも大きくなる。
【０００６】
この後、入力信号がＬレベルになるとともに、クロック信号ＣＬＫがＨレベルになると、トランジスタＮＴ１０２がオフ状態になるとともに、トランジスタＮＴ１０３およびＮＴ１０４がオン状態になる。これにより、ノードＮＤ１０２の電位はＬレベルに低下する。その結果、Ｌレベル（ＶＳＳ）の出力信号が出力される。
【０００７】
そして、上記のようなブートストラップ型のインバータ回路を直列に複数接続することによって、液晶表示装置や有機ＥＬ（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置のゲート線やドレイン線を駆動するシフトレジスタ回路として用いることが可能となる。
【０００８】
【特許文献１】
特許第２９２１５１０号公報（ＩＰＣ：Ｈ０３Ｋ  １９／０９４）
【発明が解決しようとする課題】
しかしながら、図１９に示した従来のブートストラップ型のインバータ回路では、上記したように、ノードＮＤ１０１の電位がＶＤＤよりも大きくなるので、負側電位ＶＳＳに接続されたトランジスタＮＴ１０４に印加されるバイアス電圧が、ＶＤＤとＶＳＳとの電位差よりも大きくなるという不都合があった。このため、トランジスタＮＴ１０４の特性が劣化しやすくなるという不都合があった。その結果、上記した従来のブートストラップ型のインバータ回路を含むシフトレジスタ回路を、液晶表示装置や有機ＥＬ表示装置のゲート線やドレイン線を駆動する回路に用いた場合には、液晶表示装置や有機ＥＬ表示装置のスキャン特性が低下するという問題点があった。
【０００９】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、スキャン特性が低下することを抑制することが可能な表示装置を提供することである。
【００１０】
【課題を解決するための手段および発明の効果】
上記目的を達成するために、この発明の一の局面による表示装置は、第１電位側に接続され、クロック信号に応答してオンする第１導電型の第１トランジスタと、第２電位側に接続された第１導電型の第２トランジスタと、第１トランジスタのゲートと第２電位との間に接続され、互いに電気的に接続された２つのゲート電極を有する第１導電型の第３トランジスタとを含む第１回路部が複数接続されたシフトレジスタ回路を備えている。
【００１１】
この一の局面による表示装置では、上記のように、第１トランジスタのゲートと第２電位との間に接続された第３トランジスタを、互いに電気的に接続された２つのゲート電極を有するように構成することによって、第３トランジスタに印加される電圧は２つのゲート電極により各ゲート電極に対応するソース−ドレイン間に分配されるので、第３トランジスタに印加されるバイアス電圧が第１電位と第２電位との電位差よりも大きい場合にも、第３トランジスタの各ゲート電極に対応するソース−ドレイン間には、第１電位と第２電位との電位差よりも小さい電圧が印加される。これにより、第３トランジスタに第１電位と第２電位との電位差よりも大きいバイアス電圧が印加されることに起因して、第３トランジスタの特性が劣化することが抑制されるので、シフトレジスタ回路を含む表示装置のスキャン特性が低下することを抑制することができる。また、第１トランジスタ、第２トランジスタおよび第３トランジスタを第１導電型に形成することによって、２種類の導電型のトランジスタを含むシフトレジスタ回路を形成する場合に比べて、イオン注入工程の回数およびイオン注入マスクの枚数を減少させることができる。これにより、製造プロセスを簡略化することができるとともに、製造コストを削減することができる。
【００１２】
上記一の局面による表示装置において、好ましくは、第１回路部は、第１トランジスタのゲートと、クロック信号を供給するクロック信号線との間に接続され、互いに電気的に接続された２つのゲート電極を有するダイオード接続された第４トランジスタをさらに含む。このように構成すれば、ダイオード接続された第４トランジスタにより、クロック信号線と第１トランジスタのゲートとの間で電流が逆流するのが防止されるので、確実に、第１トランジスタのゲート−ソース間電圧をしきい値電圧以上に保持することができる。これにより、確実に、第１トランジスタをオン状態に保持することができる。また、第４トランジスタを２つのゲート電極を有するように構成することによって、第４トランジスタに印加される電圧は２つのゲート電極により各ゲート電極に対応するソース−ドレイン間に分配されるので、第４トランジスタに印加されるバイアス電圧が第１電位と第２電位との電位差よりも大きい場合にも、第４トランジスタの各ゲート電極に対応するソース−ドレイン間には、第１電位と第２電位との電位差よりも小さい電圧が印加される。これにより、第４トランジスタに第１電位と第２電位との電位差よりも大きいバイアス電圧が印加されることに起因して、第４トランジスタの特性が劣化することが抑制されるので、シフトレジスタ回路を含む表示装置のスキャン特性が低下することを抑制することができる。
【００１３】
上記一の局面による表示装置において、好ましくは、第１回路部は、第１トランジスタのゲートと、クロック信号を供給するクロック信号線との間に接続され、第３トランジスタのオン状態の期間と重ならないオン状態の期間が得られる信号に応答してオンする第４トランジスタをさらに含む。このように構成すれば、第３トランジスタと第４トランジスタとが同時にオン状態になることがないので、第３トランジスタと第４トランジスタとを介して第２電位とクロック信号線との間に貫通電流が流れることを防止することができる。その結果、第３トランジスタの特性が劣化することに起因するスキャン特性の低下を抑制しながら、消費電力が増加することを抑制することが可能な表示装置を得ることができる。
【００１４】
上記一の局面による表示装置において、好ましくは、第１回路部は、第１トランジスタのゲートに接続され、第１の信号に応答してオンする第１導電型の第４トランジスタと、第４トランジスタと第１電位との間に接続され、第１の信号が入力される第４トランジスタのオン状態の期間と重ならないオン状態の期間が得られる第２の信号に応答してオンする第５トランジスタとをさらに含む。このように構成すれば、第４トランジスタおよび第５トランジスタのどちらか一方は、常にオフ状態になるので、第２電位に接続された第３トランジスタがオン状態である場合にも、第３トランジスタ、第４トランジスタおよび第５トランジスタを介して、第１電位と第２電位との間に貫通電流が流れることを抑制することができる。その結果、第３トランジスタの特性が劣化することに起因するスキャン特性の低下を抑制しながら、消費電力が増加することを抑制することが可能な表示装置を得ることができる。
【００１５】
上記一の局面による表示装置において、好ましくは、第１トランジスタのゲートとソースとの間には容量が接続されている。このように構成すれば、容易に、容量が接続された第１トランジスタのゲート−ソース間電圧を維持するように、第１トランジスタのソース電位の上昇または低下に伴って、第１トランジスタのゲート電位を上昇または低下させることができる。これにより、容易に、第１トランジスタを常時オン状態に維持することができる。その結果、第１回路部の出力信号（第１トランジスタのソース電位）を第１電位になるまで上昇または低下させることができる。特に、この場合には、第１トランジスタのゲート電位の上昇または低下により、第３トランジスタのバイアス電圧は第１電位と第２電位との電位差よりも大きくなるので、上記した２つのゲート電極を有する第３トランジスタによる電圧の分配によって、第３トランジスタの特性が劣化することを有効に抑制することができる。
【００１６】
上記一の局面による表示装置において、好ましくは、第３トランジスタは第２トランジスタがオン状態のときに第１トランジスタをオフ状態にする機能を有する。このように構成すれば、第１トランジスタと第２トランジスタとが同時にオン状態になることがないので、第１トランジスタと第２トランジスタとを介して第１電位と第２電位との間に貫通電流が流れるのを防止することができる。
【００１７】
上記一の局面による表示装置において、好ましくは、少なくとも第１トランジスタ、第２トランジスタおよび第３トランジスタは、ｐ型の電界効果型トランジスタである。このように構成すれば、ｐ型の電界効果型トランジスタは、ｎ型の電界効果型トランジスタと異なり、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造にする必要がないので、製造プロセスをより簡略化することができる。
【００１８】
上記一の局面による表示装置において、好ましくは、シフトレジスタ回路は、ドレイン線を駆動するためのシフトレジスタ回路、および、ゲート線を駆動するためのシフトレジスタ回路の少なくとも一方に適用されている。このように構成すれば、ドレイン線を駆動するためのシフトレジスタ回路を含む表示装置において、容易に、スキャン特性の低下を抑制することができるとともに、ゲート線を駆動するためのシフトレジスタ回路を含む表示装置において、容易に、スキャン特性の低下を抑制することができる。また、ドレイン線を駆動するためのシフトレジスタ回路とゲート線を駆動するためのシフトレジスタ回路との両方に適用すれば、表示装置のスキャン特性の低下をより抑制することができる。
【００１９】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて説明する。
【００２０】
（第１実施形態）
図１は、本発明の第１実施形態による液晶表示装置を示した平面図である。図２は、図１に示した第１実施形態による液晶表示装置のＨドライバを構成するシフトレジスタ回路の回路図である。図３は、２つのゲート電極を有するｐチャネルトランジスタの構造を説明するための模式図である。
【００２１】
まず、図１を参照して、この第１実施形態では、基板５０上に、表示部１が設けられている。なお、図１の表示部１には、１画素分の構成を示している。この表示部１には、画素２がマトリクス状に配置されている。各々の画素２は、ｐチャネルトランジスタ２ａ、画素電極２ｂ、画素電極２ｂに対向配置された各画素２に共通の対向電極２ｃ、画素電極２ｂと対向電極２ｃとの間に挟持された液晶２ｄ、および、補助容量２ｅによって構成されている。そして、ｐチャネルトランジスタ２ａのソースは、ドレイン線に接続されているとともに、ドレインは、画素電極２ｂおよび補助容量２ｃに接続されている。このｐチャネルトランジスタ２ａのゲートは、ゲート線に接続されている。
【００２２】
また、表示部１の一辺に沿うように、基板５０上に、表示部１のドレイン線を駆動（走査）するための水平スイッチ（ＨＳＷ）３およびＨドライバ４が設けられている。また、表示部１の他の辺に沿うように、基板５０上に、表示部１のゲート線を駆動（走査）するためのＶドライバ５が設けられている。なお、水平スイッチ３には、図１ではスイッチを２つのみ図示しているが、画素の数に応じた数だけ配置されている。また、Ｈドライバ４およびＶドライバ５についても、図１ではそれらを構成するシフトレジスタを２つのみ図示しているが、画素の数に応じた数だけ配置されている。また、基板５０の外部には、駆動ＩＣ６が設置されている。この駆動ＩＣ６は、信号発生回路６ａおよび電源回路６ｂを備えている。駆動ＩＣ６からＨドライバ４へは、ビデオ信号Ｖｉｄｅｏ、スタート信号ＨＳＴ、クロック信号ＨＣＬＫ、正側電位ＨＶＤＤおよび負側電位ＨＶＳＳが供給される。また、駆動ＩＣ６からＶドライバ５へは、スタート信号ＶＳＴ、クロック信号ＶＣＬＫ、イネーブル信号ＥＮＢ、正側電位ＶＶＤＤおよび負側電位ＶＶＳＳが供給される。なお、正側電位ＨＶＤＤおよびＶＶＤＤは、本発明の「第２電位」の一例であり、負側電位ＨＶＳＳおよびＶＶＳＳは、本発明の「第１電位」の一例である。
【００２３】
また、図２に示すように、Ｈドライバ４の内部には、複数段のシフトレジスタ回路４ａ１、４ａ２および４ａ３が設けられている。なお、図２では、図面の簡略化のため、３段のシフトレジスタ回路４ａ１、４ａ２および４ａ３のみ図示しているが、実際は画素の数に応じた段数が設けられている。また、１段目のシフトレジスタ回路４ａ１は、１つ目の第１回路部４ｂ１および２つ目の第１回路部４ｃ１によって構成されている。１つ目の第１回路部４ｂ１は、ｐチャネルトランジスタＰＴ１、ＰＴ２およびＰＴ３と、ダイオード接続されたｐチャネルトランジスタＰＴ４と、ｐチャネルトランジスタのソース−ドレイン間を接続することにより形成された容量Ｃ１とを含んでいる。なお、ｐチャネルトランジスタＰＴ１、ＰＴ２、ＰＴ３およびＰＴ４は、それぞれ、本発明の「第１トランジスタ」、「第２トランジスタ」、「第３トランジスタ」および「第４トランジスタ」の一例である。また、２つ目の第１回路部４ｃ１は、１つ目の第１回路部４ｂ１と同様、ｐチャネルトランジスタＰＴ１、ＰＴ２、ＰＴ３およびＰＴ４と、容量Ｃ１とを含んでいる。また、２つ目の第１回路部４ｃ１は、上記した１つ目の第１回路部４ｂ１と異なり、高抵抗Ｒ１をさらに含んでいる。
【００２４】
ここで、第１実施形態では、１つ目の第１回路部４ｂ１および２つ目の第１回路部４ｃ１に設けられたｐチャネルトランジスタＰＴ１〜ＰＴ４と、容量Ｃ１を構成するｐチャネルトランジスタとは、すべてｐ型のＭＯＳトランジスタ（電界効果型トランジスタ）からなるＴＦＴ（薄膜トランジスタ）によって構成されている。以下、ｐチャネルトランジスタＰＴ１〜ＰＴ４は、それぞれ、トランジスタＰＴ１〜ＰＴ４と称する。
【００２５】
また、第１実施形態では、トランジスタＰＴ３およびＰＴ４は、図３に示すように、それぞれ、互いに電気的に接続された２つのゲート電極９１および９２を有するように形成されている。具体的には、一方のゲート電極９１および他方のゲート電極９２は、それぞれ、一方のチャネル領域９１ｃおよび他方のチャネル領域９２ｃ上に、ゲート絶縁膜９０を介して形成されている。そして、一方のチャネル領域９１ｃは、一方のソース領域９１ａと一方のドレイン領域９１ｂとに挟まれるように形成されており、他方のチャネル領域９２ｃは、他方のソース領域９２ａと他方のドレイン領域９２ｂとに挟まれるように形成されている。また、ドレイン領域９１ｂとソース領域９２ａとは、共通の不純物領域により構成されている。
【００２６】
そして、図２に示すように、１つ目の第１回路部４ｂ１において、トランジスタＰＴ１のソースはノードＮＤ２に接続されているとともに、ドレインは負側電位ＨＶＳＳに接続されている。このトランジスタＰＴ１のゲートはノードＮＤ１に接続されているとともに、トランジスタＰＴ１のゲートにはクロック信号ＨＣＬＫ１が供給される。トランジスタＰＴ２のソースは正側電位ＨＶＤＤに接続されているとともに、ドレインはノードＮＤ２に接続されている。このトランジスタＰＴ２のゲートにはスタート信号ＨＳＴが供給される。
【００２７】
ここで、第１実施形態では、トランジスタＰＴ３は、トランジスタＰＴ１のゲートと正側電位ＨＶＤＤとの間に接続されている。このトランジスタＰＴ３のゲートにはスタート信号ＨＳＴが供給される。そして、トランジスタＰＴ３はトランジスタＰＴ２がオン状態のときにトランジスタＰＴ１をオフ状態にするために設けられている。これにより、トランジスタＰＴ２とトランジスタＰＴ１とが同時にオン状態になることが抑制される。
【００２８】
また、第１実施形態では、容量Ｃ１はトランジスタＰＴ１のゲートとソースとの間に接続されている。またトランジスタＰＴ４はトランジスタＰＴ１のゲートとクロック信号線（ＨＣＬＫ１）との間に接続されている。このトランジスタＰＴ４により、クロック信号ＨＣＬＫ１のＨレベルのパルス電圧が、クロック信号線（ＨＣＬＫ１）から容量Ｃ１へ逆流することが抑制される。
【００２９】
また、２つ目の第１回路部４ｃ１における回路構成は、基本的に１つ目の第１回路部４ｂ１の回路構成と同様である。ただし、２つ目の第１回路部４ｃ１では、トランジスタＰＴ１のソースおよびトランジスタＰＴ２のドレインは、それぞれノードＮＤ４に接続されているとともに、トランジスタＰＴ１のゲートはノードＮＤ３に接続されている。また、高抵抗Ｒ１はトランジスタＰＴ４とクロック信号線（ＨＣＬＫ１）との間に接続されている。
【００３０】
そして、ノードＮＤ４（出力ノード）からは、１段目のシフトレジスタ回路４ａ１の出力信号ＳＲ１が出力される。この出力信号ＳＲ１は水平スイッチ３に供給される。
【００３１】
水平スイッチ３は、複数のトランジスタＰＴ２０、ＰＴ２１およびＰＴ２２を含んでいる。なお、図２では、図面の簡略化のため、３つのトランジスタＰＴ２０、ＰＴ２１およびＰＴ２２のみを図示しているが、実際は画素の数に応じた数だけ設けられている。トランジスタＰＴ２０、ＰＴ２１およびＰＴ２２のゲートは、それぞれ、１段目〜３段目のシフトレジスタ回路４ａ１〜４ａ３の出力ＳＲ１、ＳＲ２およびＳＲ３に接続されている。また、トランジスタＰＴ２０〜ＰＴ２２のドレインは、それぞれ、各段のドレイン線に接続されている。また、ｐチャネルトランジスタＰＴ２０、ＰＴ２１およびＰＴ２２のソースは、それぞれ、１本のビデオ信号線（Ｖｉｄｅｏ）に接続されている。また、１段目のシフトレジスタ回路４ａ１のノードＮＤ４（出力ノード）には、２段目のシフトレジスタ回路４ａ２が接続されている。
【００３２】
２段目のシフトレジスタ回路４ａ２は、１つ目の第１回路部４ｂ２および２つ目の第１回路部４ｃ２によって構成されている。この２段目のシフトレジスタ回路４ａ２の１つ目の第１回路部４ｂ２および２つ目の第１回路部４ｃ２の回路構成は、それぞれ、上記した１段目のシフトレジスタ回路４ａ１の１つ目の第１回路部４ｂ１および２つ目の第１回路部４ｃ１の回路構成と同様である。また、２段目のシフトレジスタ回路４ａ２の出力ノードからは出力信号ＳＲ２が出力される。また、２段目のシフトレジスタ回路４ａ２の出力ノードには３段目のシフトレジスタ回路４ａ３が接続されている。シフトレジスタ回路４ａ１〜４ａ３の出力ＳＲ１〜ＳＲ３は、ビデオ信号線の数（たとえば、赤（Ｒ）、緑（Ｇ）および青（Ｂ）の３種類のビデオ信号Ｖｉｄｅｏが入力される場合は３本になる）に応じて設けられた水平スイッチ３のソースに入力される。
【００３３】
３段目のシフトレジスタ回路４ａ３は、１つ目の第１回路部４ｂ３および２つ目の第１回路部４ｃ３によって構成されている。この３段目のシフトレジスタ回路４ａ３の１つ目の第１回路部４ｂ３および２つ目の第１回路部４ｃ３の回路構成は、それぞれ、上記した１段目のシフトレジスタ回路４ａ１の１つ目の第１回路部４ｂ１および２つ目の第１回路部４ｃ１の回路構成と同様である。また、３段目のシフトレジスタ回路４ａ３の出力ノードからは出力信号ＳＲ３が出力される。また、３段目のシフトレジスタ回路４ａ３の出力ノードには、４段目のシフトレジスタ回路（図示せず）が接続されている。
【００３４】
４段目以降のシフトレジスタ回路の回路構成は、上記した１段目〜３段目のシフトレジスタ回路４ａ１〜４ａ３の回路構成と同様である。なお、上記した２段目のシフトレジスタ回路４ａ２には、クロック信号線（ＨＣＬＫ２）が接続されている。また、上記した３段目のシフトレジスタ回路４ａ３には、１段目のシフトレジスタ回路４ａ１と同様、クロック信号線（ＨＣＬＫ１）が接続されている。このように、複数段のシフトレジスタ回路には、交互にクロック信号線（ＨＣＬＫ１）とクロック信号線（ＨＣＬＫ２）とが接続されている。また、後段のシフトレジスタ回路は前段のシフトレジスタ回路の出力ノードに接続されるように構成されている。
【００３５】
図４は、図２に示した第１実施形態による液晶表示装置のＨドライバのシフトレジスタ回路のタイミングチャートである。なお、図４において、ＳＲ１、ＳＲ２、ＳＲ３およびＳＲ４は、それぞれ、１段目、２段目、３段目および４段目のシフトレジスタ回路からの出力信号を示している。次に、図２および図４を参照して、第１実施形態による液晶表示装置のＨドライバのシフトレジスタ回路の動作について説明する。
【００３６】
まず、初期状態として、Ｈレベル（ＨＶＤＤ）のスタート信号ＨＳＴが、１段目のシフトレジスタ回路４ａ１の１つ目の第１回路部４ｂ１に入力されている。これにより、１つ目の第１回路部４ｂ１のトランジスタＰＴ２およびＰＴ３がオフ状態になるとともに、トランジスタＰＴ１がオン状態になるため、ノードＮＤ２の電位はＬレベルとなっている。このため、２つ目の第１回路部４ｃ１において、トランジスタＰＴ２およびＰＴ３はオン状態になる。これにより、ノードＮＤ３の電位がＨレベルになるので、トランジスタＰＴ１はオフ状態になる。このように、２つ目の第１回路部４ｃ１において、トランジスタＰＴ２がオン状態になるとともに、トランジスタＰＴ１がオフ状態になるので、ノードＮＤ４の電位はＨレベルになる。これにより、初期状態では、１段目のシフトレジスタ回路４ａ１からＨレベルの出力信号ＳＲ１が出力されている。
【００３７】
１段目のシフトレジスタ回路４ａ１からＨレベルの出力信号ＳＲ１が出力されている状態で、Ｌレベル（ＨＶＳＳ）のスタート信号ＨＳＴが入力されると、１つ目の第１回路部４ｂ１において、トランジスタＰＴ２およびＰＴ３はオン状態になる。これにより、ノードＮＤ１およびＮＤ２の電位が共にＨレベルになるので、トランジスタＰＴ１はオフ状態に保持される。そして、ノードＮＤ２の電位がＨレベルになることにより、２つ目の第１回路部４ｃ１において、トランジスタＰＴ２およびＰＴ３はオフ状態になる。このとき、ノードＮＤ３の電位がＨレベルの状態で保持されるので、トランジスタＰＴ１は、オフ状態のまま保持される。このため、ノードＮＤ４の電位がＨレベルのまま保持されるので、１段目のシフトレジスタ回路４ａ１からＨレベルの出力信号ＳＲ１が出力される。
【００３８】
次に、１つ目の第１回路部４ｂ１において、トランジスタＰＴ４を介してＬレベル（ＨＶＳＳ）のクロック信号ＨＣＬＫ１が入力される。この際、トランジスタＰＴ３がオン状態になっているので、ノードＮＤ１の電位はＨレベルのまま保持される。これにより、トランジスタＰＴ１はオフ状態のまま保持される。なお、クロック信号ＨＣＬＫ１がＬレベルの期間中、トランジスタＰＴ４およびＰＴ３を介してクロック信号線（ＨＣＬＫ１）と正側電位ＨＶＤＤとの間に貫通電流が流れる。
【００３９】
一方、２つ目の第１回路部４ｃ１においても、高抵抗Ｒ１およびトランジスタＰＴ４を介してＬレベル（ＨＶＳＳ）のクロック信号ＨＣＬＫ１が入力される。この際、トランジスタＰＴ３がオフ状態になっているので、ノードＮＤ３の電位がＬレベルになることによりトランジスタＰＴ１はオン状態になる。この際、高抵抗Ｒ１によりトランジスタＰＴ１がオン状態になりにくいので、トランジスタＰＴ１がオン状態になるときの応答速度が遅くなる。
【００４０】
このとき、２つ目の第１回路部４ｃ１において、トランジスタＰＴ２がオフ状態になっているので、オン状態のトランジスタＰＴ１を介してノードＮＤ４の電位はＨＶＳＳ側に低下する。この場合、ノードＮＤ３の電位（トランジスタＰＴ１のゲート電位）は、容量Ｃ１によって、トランジスタＰＴ１のゲート−ソース間電圧が維持されるように、ノードＮＤ４の電位（トランジスタＰＴ１のソース電位）の低下に伴って低下する。また、トランジスタＰＴ３がオフ状態であるとともに、ダイオード接続されたトランジスタＰＴ４には、クロック信号線（ＨＣＬＫ１）からのＨレベルの信号がノードＮＤ３側に逆流することはないので、容量Ｃ１の保持電圧（トランジスタＰＴ１のゲート−ソース間電圧）は維持される。これにより、ノードＮＤ４の電位が低下していくときにトランジスタＰＴ１が常時オン状態に維持されるので、ノードＮＤ４の電位はＨＶＳＳまで低下する。その結果、１段目のシフトレジスタ回路４ａ１からＬレベルの出力信号ＳＲ１が出力される。
【００４１】
なお、２つ目の第１回路部４ｃ１において、ノードＮＤ４の電位がＨＶＳＳまで低下したときのノードＮＤ３の電位はＨＶＳＳよりも低くなっている。このため、正側電位ＨＶＤＤに接続されたトランジスタＰＴ３に印加されるバイアス電圧はＨＶＤＤとＨＶＳＳとの電位差よりも大きくなる。また、クロック信号ＨＣＬＫ１がＨレベル（ＨＶＤＤ）なった場合には、クロック信号線（ＨＣＬＫ１）に接続されたトランジスタＰＴ４に印加されるバイアス電圧も、ＨＶＤＤとＨＶＳＳとの電位差よりも大きくなる。
【００４２】
次に、１つ目の第１回路部４ｂ１において、Ｈレベル（ＨＶＤＤ）のスタート信号ＨＳＴが入力されると、トランジスタＰＴ２およびＰＴ３がオフ状態になる。この場合には、ノードＮＤ１およびＮＤ２はＨレベルに保持された状態でフローティング状態になる。このため、他の部分へ影響が与えられることはないので、１段目のシフトレジスタ回路４ａ１からはＬレベルの出力信号ＳＲ１が維持される。
【００４３】
次に、１つ目の第１回路部４ｂ１において、再度、トランジスタＰＴ４を介してＬレベル（ＨＶＳＳ）のクロック信号ＨＣＬＫ１が入力される。これにより、トランジスタＰＴ１がオン状態になるのでノードＮＤ２の電位はＨＶＳＳ側に低下する。この場合、ノードＮＤ１の電位は、容量Ｃ１によってトランジスタＰＴ１のゲート−ソース間電圧が維持されるように、ノードＮＤ２の電位の低下に伴って低下する。また、トランジスタＰＴ３がオフ状態であるとともに、ダイオード接続されたトランジスタＰＴ４にはクロック信号線（ＨＣＬＫ１）からのＨレベルの信号がノードＮＤ１側に逆流することはないので容量Ｃ１の保持電圧は維持される。これにより、ノードＮＤ２の電位が低下していくときにトランジスタＰＴ１が常時オン状態に維持されるので、ノードＮＤ２の電位はＨＶＳＳまで低下する。このため、２つ目の第１回路部４ｃ１のトランジスタＰＴ２およびＰＴ３はオン状態になる。なお、ノードＮＤ２の電位がＨＶＳＳまで低下したときのノードＮＤ１の電位は、ＨＶＳＳよりも低くなっている。
【００４４】
この際、第１実施形態では、２つ目の第１回路部４ｃ１において、トランジスタＰＴ３によってトランジスタＰＴ１がオフ状態にされるので、トランジスタＰＴ１とトランジスタＰＴ２とが同時にオン状態になることが抑制される。これにより、トランジスタＰＴ１およびＰＴ２を介して正側電位ＨＶＤＤと負側電位ＨＶＳＳとの間に貫通電流が流れることが抑制される。
【００４５】
そして、２つ目の第１回路部４ｃ１において、トランジスタＰＴ２がオン状態になるとともに、トランジスタＰＴ１がオフ状態になることにより、ノードＮＤ４の電位はＨＶＳＳからＨＶＤＤに上昇してＨレベルになる。このため、１段目のシフトレジスタ回路４ａ１からＨレベルの出力信号ＳＲ１が出力される。
【００４６】
以上のように、第１実施形態によるシフトレジスタ回路４ａ１では、１つ目の第１回路部４ｂ１にＬレベルのスタート信号ＨＳＴが入力されているときに、Ｌレベルのクロック信号ＨＣＬＫ１が入力されると、２つ目の第１回路部４ｃ１からＬレベルの出力信号ＳＲ１が出力される。そして、１つ目の第１回路部４ｂ１にＨレベルの出力信号ＳＲ１が出力されている状態で、再度、Ｌレベルのクロック信号ＨＣＬＫ１が入力されると、２つ目の第１回路部４ｃ１からの出力信号ＳＲ１はＨレベルになる。
【００４７】
なお、１段目のシフトレジスタ回路４ａ１の２つ目の第１回路部４ｃ１からの出力信号ＳＲ１は、２段目のシフトレジスタ回路４ａ２の１つ目の第１回路部４ｂ２に入力される。２段目のシフトレジスタ回路４ａ２では、１つ目の第１回路部４ｂ２に１段目のシフトレジスタ回路４ａ１のＬレベルの出力信号ＳＲ１が入力されている場合に、Ｈレベルのクロック信号ＨＣＬＫ１およびＬレベルのクロック信号ＨＣＬＫ２が入力されると、２つ目の第１回路部４ｃ２からＬレベルの出力信号ＳＲ２が出力される。さらに、３段目のシフトレジスタ回路４ａ３では、１つ目の第１回路部４ｂ３に２段目のシフトレジスタ回路４ａ２のＬレベルの出力信号ＳＲ２が入力されている場合に、Ｌレベルのクロック信号ＨＣＬＫ１およびＨレベルのクロック信号ＨＣＬＫ２が入力されると、３つ目の第１回路部４ｃ３からＬレベルの出力信号ＳＲ３が出力される。このように、前段のシフトレジスタ回路からの出力信号が次段のシフトレジスタ回路に入力されるとともに、Ｌレベルになるタイミングが互いにずれたクロック信号ＨＣＬＫ１およびＨＣＬＫ２が、各段のシフトレジスタ回路に交互に入力される。これにより、各段のシフトレジスタ回路からＬレベルの出力信号が出力されるタイミングがシフトする。
【００４８】
タイミングがシフトしたＬレベルの信号が水平スイッチ３のトランジスタＰＴ２０、ＰＴ２１およびＰＴ２２のゲートに入力されることにより、トランジスタＰＴ２０、ＰＴ２１およびＰＴ２２は、順次、オン状態になる。これにより、各段のドレイン線にビデオ信号線Ｖｉｄｅｏからビデオ信号が供給されるので、各段のドレイン線は、順次、駆動（走査）される。そして、１本のゲート線に繋がる全ての段のドレイン線の走査が終了すると、次のゲート線が選択される。そして、再び各段のドレイン線が順次走査された後、次のゲート線が選択される。この動作が最後のゲート線に繋がる各段のドレイン線の走査が終了されるまで繰り返されることによって一画面の走査が終了する。
【００４９】
第１実施形態では、上記のように、トランジスタＰＴ１のゲートと正側電位ＨＶＤＤとの間に接続されたトランジスタＰＴ３を、互いに電気的に接続された２つのゲート電極９１および９２を有するように構成することによって、トランジスタＰＴ３に印加される電圧は、一方のゲート電極９１に対応するソース−ドレイン間と他方のゲート電極９２に対応するソース−ドレイン間とに概ね半分程度ずつ（電圧の分配比率はトランジスタサイズなどによって変動）分配される。このため、トランジスタＰＴ３に印加されるバイアス電圧がＨＶＳＳとＨＶＤＤとの電位差よりも大きくなった場合にも、トランジスタＰＴ３の一方のゲート電極９１に対応するソース−ドレイン間および他方のゲート電極９２に対応するソース−ドレイン間には、それぞれ、ＨＶＳＳとＨＶＤＤとの電位差よりも小さい電圧が印加される。これにより、トランジスタＰＴ３にＨＶＳＳとＨＶＤＤとの電位差よりも大きいバイアス電圧が印加されることに起因して、ｐチャネルトランジスタＰＴ３の特性が劣化することが抑制されるので、シフトレジスタ回路４ａ１〜４ａ３を有するＨドライバ４を含む液晶表示装置のスキャン特性が低下することを抑制することができる。
【００５０】
また、第１実施形態では、ＰチャネルトランジスタＰＴ１のゲートとクロック信号線（ＨＣＬＫ）との間のトランジスタＰＴ４においても、互いに電気的に接続された２つのゲート電極９１および９２を有するように構成しているので、上記したトランジスタＰＴ３と同様、トランジスタＰＴ４に印加されるバイアス電圧がＨＶＳＳとＨＶＤＤとの電位差よりも大きくなった場合にも、トランジスタＰＴ４の特性が劣化することが抑制される。その結果、トランジスタＰＴ４の特性が劣化することに起因して、シフトレジスタ回路４ａ１〜４ａ３を含む液晶表示装置のスキャン特性が低下することをも抑制することができる。
【００５１】
また、第１実施形態では、１つ目の第１回路部４ｂ１および２つ目の第１回路部４ｃ１に設けられたトランジスタＰＴ１〜ＰＴ４と、容量Ｃ１を構成するトランジスタとを、すべてｐ型のＭＯＳトランジスタ（電界効果型トランジスタ）からなるＴＦＴ（薄膜トランジスタ）で構成することによって、２種類の導電型のトランジスタを含むシフトレジスタ回路を形成する場合に比べてイオン注入工程の回数およびイオン注入マスクの枚数を減少させることができる。これにより、製造プロセスを簡略化することができるとともに、製造コストを削減することができる。また、ｐ型の電界効果型トランジスタは、ｎ型の電界効果型トランジスタと異なり、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造にする必要がないので、製造プロセスをより簡略化することができる。
【００５２】
（第２実施形態）
図５は、本発明の第２実施形態による液晶表示装置のＶドライバを構成するシフトレジスタ回路の回路図である。図５を参照して、この第２実施形態では、上記第１実施形態と異なり、ゲート線を駆動（走査）するためのＶドライバに本発明を適用する場合について説明する。
【００５３】
すなわち、この第２実施形態による液晶表示装置のＶドライバ５では、図５に示すように、複数段のシフトレジスタ回路５ａ１および５ａ２が設けられている。なお、図５では、図面の簡略化のため２段のシフトレジスタ回路５ａ１および５ａ２のみ図示している。また、１段目のシフトレジスタ回路５ａ１は、１つ目の第１回路部５ｂ１１、２つ目の第１回路部５ｂ１２および３つ目の第１回路部５ｂ１３と、第２回路部５ｃ１とによって構成されている。１つ目の第１回路部５ｂ１１は、トランジスタＰＴ１、ＰＴ２およびＰＴ３と、ダイオード接続されたトランジスタＰＴ４と、トランジスタのソース−ドレイン間を接続することにより形成された容量Ｃ１とを含んでいる。また、第２回路部５ｃ１は、上記した１つ目の第１回路部５ｂ１１のトランジスタＰＴ１、ＰＴ２、ＰＴ３およびＰＴ４と、容量Ｃ１とにそれぞれ対応するトランジスタＰＴ１１、ＰＴ１２、ＰＴ１３およびＰＴ１４と、容量Ｃ１１とを含んでいる。なお、トランジスタＰＴ１１、ＰＴ１２、ＰＴ１３およびＰＴ１４は、それぞれ、本発明の「第１トランジスタ」、「第２トランジスタ」、「第３トランジスタ」および「第４トランジスタ」の一例である。また、第２回路部５ｃ１は、上記した１つ目の第１回路部５ｂ１１と異なり、トランジスタＰＴ１５、ＰＴ１６およびＰＴ１７と、ダイオード接続されたトランジスタＰＴ１８と、トランジスタのソース−ドレイン間を接続することにより形成された容量Ｃ１２とをさらに含んでいる。
【００５４】
ここで、第２実施形態では、１つ目の第１回路部５ｂ１１および第２回路部５ｃ１に設けられたトランジスタＰＴ１〜ＰＴ４およびＰＴ１１〜ＰＴ１８と、容量Ｃ１、Ｃ１１およびＣ１２を構成するトランジスタとは、すべてｐ型のＭＯＳトランジスタ（電界効果型トランジスタ）からなるＴＦＴ（薄膜トランジスタ）によって構成されている。
【００５５】
また、第２実施形態では、トランジスタＰＴ３、ＰＴ４、ＰＴ１３、ＰＴ１４、ＰＴ１７およびＰＴ１８は、それぞれ、図３に示した第１実施形態と同様、互いに電気的に接続された２つのゲート電極を有するように形成されている。
【００５６】
そして、図５に示すように、１つ目の第１回路部５ｂ１１において、トランジスタＰＴ１のソースはノードＮＤ２に接続されているとともに、ドレインは負側電位ＶＶＳＳに接続されている。このトランジスタＰＴ１のゲートはノードＮＤ１に接続されているとともに、トランジスタＰＴ１のゲートにはクロック信号ＶＣＬＫ１が供給される。トランジスタＰＴ２のソースは正側電位ＶＶＤＤに接続されているとともに、ドレインはノードＮＤ２に接続されている。このトランジスタＰＴ２のゲートにはスタート信号ＶＳＴが供給される。
【００５７】
ここで、第２実施形態では、トランジスタＰＴ３はトランジスタＰＴ１のゲートと正側電位ＶＶＤＤとの間に接続されている。このトランジスタＰＴ３のゲートにはスタート信号ＶＳＴが供給される。そして、トランジスタＰＴ３はトランジスタＰＴ２がオン状態のときにトランジスタＰＴ１をオフ状態にするために設けられている。これにより、トランジスタＰＴ２とトランジスタＰＴ１とが同時にオン状態になることが抑制される。
【００５８】
また、第２実施形態では、容量Ｃ１はトランジスタＰＴ１のゲートとソースとの間に接続されている。また、トランジスタＰＴ４はトランジスタＰＴ１のゲートとクロック信号線（ＶＣＬＫ１）との間に接続されている。このトランジスタＰＴ４により、クロック信号ＶＣＬＫ１のＨレベルのパルス電圧が、クロック信号線（ＶＣＬＫ１）から容量Ｃ１へ逆流することが抑制される。
【００５９】
また、２つ目の第１回路部５ｂ１２および３つ目の第１回路部５ｂ１３の回路構成は、上記した１つ目の第１回路部５ｂ１１の回路構成と同様である。そして、１つ目の第１回路部５ｂ１１、２つ目の第１回路部５ｂ１２および３つ目の第１回路部５ｂ１３は直列に接続されている。そして、第２回路部５ｃ１は３つ目の第１回路部５ｂ１３のノードＮＤ２に接続されている。
【００６０】
また、第２回路部５ｃ１において、トランジスタＰＴ１１、ＰＴ１２、ＰＴ１３およびＰＴ１４、および、容量Ｃ１１は、それぞれ、基本的に１つ目の第１回路部５ｂ１１のトランジスタＰＴ１、ＰＴ２、ＰＴ３およびＰＴ４、および、容量Ｃ１に対応した位置に接続されている。ただし、第２回路部５ｃ１では、トランジスタＰＴ１１のソースおよびトランジスタＰＴ１２のドレインは、それぞれ、ノードＮＤ１２に接続されているとともに、トランジスタＰＴ１１のゲートはノードＮＤ１１に接続されている。
【００６１】
また、トランジスタＰＴ１５は負側電位ＶＶＳＳとトランジスタＰＴ１１との間に接続されている。このトランジスタＰＴ１５のゲートはノードＮＤ１３に接続されているとともに、トランジスタＰＴ１５のゲートには反転イネーブル信号ＸＥＮＢが供給される。そして、容量Ｃ１２はトランジスタＰＴ１５のゲートとソースとの間に接続されている。トランジスタＰＴ１６はトランジスタＰＴ１２とともに、トランスファゲートＴＧ１を構成している。
【００６２】
また、トランジスタＰＴ１７のソースは正側電位ＶＶＤＤに接続されているとともに、ドレインはノードＮＤ１３に接続されている。このトランジスタＰＴ１７のゲートにはイネーブル信号ＥＮＢが供給される。トランジスタＰＴ１８はトランジスタＰＴ１５のゲートと反転イネーブル信号線（ＸＥＮＢ）との間に接続されている。
【００６３】
また、ノードＮＤ１２（出力ノード）から１段目のシフトレジスタ回路５ａ１の出力信号ｇａｔｅ１が出力される。このノードＮＤ１２にはゲート線が接続されている。また、ノードＮＤ１２には２段目のシフトレジスタ回路５ａ２が接続されている。
【００６４】
２段目のシフトレジスタ回路５ａ２は、１つ目の第１回路部５ｂ２１、２つ目の第１回路部５ｂ２２および３つ目の第１回路部５ｂ２３と、第２回路部５ｃ２とによって構成されている。この２段目のシフトレジスタ回路５ａ２の１つ目の第１回路部５ｂ２１、２つ目の第１回路部５ｂ２２および３つ目の第１回路部５ｂ２３の回路構成は、それぞれ、上記した１段目のシフトレジスタ回路５ａ１の１つ目の第１回路部５ｂ１１の回路構成と同様である。また、２段目のシフトレジスタ回路５ａ２の第２回路部５ｃ２は、上記した１段目のシフトレジスタ回路５ａ１の第２回路部５ｃ１の回路構成と同様である。また、２段目のシフトレジスタ回路５ａ２の出力ノードからは出力信号ｇａｔｅ２が出力される。この２段目のシフトレジスタ回路５ａ２の出力ノードにはゲート線が接続されている。また、２段目のシフトレジスタ回路５ａ２の出力ノードには３段目のシフトレジスタ回路（図示せず）が接続されている。なお、３段目以降のシフトレジスタ回路の回路構成は、上記した１段目のシフトレジスタ回路５ａ１の回路構成と同様である。
【００６５】
図６は、図５に示した第２実施形態による液晶表示装置のＶドライバのシフトレジスタ回路のタイミングチャートである。なお、図６において、ｇａｔｅ１、ｇａｔｅ２、ｇａｔｅ３およびｇａｔｅ４は、それぞれ、１段目、２段目、３段目および４段目のシフトレジスタ回路からゲート線に出力される出力信号を示している。次に、図５および図６を参照して、第２実施形態による液晶表示装置のＶドライバのシフトレジスタ回路の動作について説明する。
【００６６】
図５に示した第２実施形態の１段目のシフトレジスタ回路５ａ１の１つ目の第１回路部５ｂ１１および２つ目の第１回路部５ｂ１２の構成は、図２に示した第１実施形態の１段目のシフトレジスタ回路４ａ１の１つ目の第１回路部４ｂ１および２つ目の第１回路部４ｃ１から高抵抗Ｒ１を除いた構成に相当する。したがって、第２実施形態の１段目のシフトレジスタ回路５ａ１の１つ目の第１回路部５ｂ１１および２つ目の第１回路部５ｂ１２のスタート信号ＶＳＴおよびクロック信号ＶＣＬＫ１に応答して行われる動作は、図２に示した第１実施形態の１段目のシフトレジスタ回路４ａ１の１つ目の第１回路部４ｂ１および２つ目の第１回路部４ｃ１のスタート信号ＨＳＴおよびクロック信号ＨＣＬＫ１に応答して行われる動作に相当する。
【００６７】
すなわち、まず、初期状態として、Ｈレベル（ＶＶＤＤ）のスタート信号ＶＳＴが１段目のシフトレジスタ回路５ａ１の１つ目の第１回路部５ｂ１１に入力される。これにより、上記した第１実施形態のＨドライバ４と同様の動作により、２つ目の第１回路部５ｂ１２からはＨレベルの信号が出力される。このＨレベルの信号は、３つ目の第１回路部５ｂ１３のトランジスタＰＴ２およびＰＴ３のゲートに入力される。これにより、３つ目の第１回路部５ｂ１３のトランジスタＰＴ２およびＰＴ３がオフ状態になるので、３つ目の第１回路部５ｂ１３からはＬレベルの信号が出力される。
【００６８】
この３つ目の第１回路部５ｂ１３からのＬレベルの信号は、第２回路部５ｃ１のトランジスタＰＴ１３のゲートおよびトランスファゲートＴＧ１の一方のゲートに入力される。これにより、第２回路部５ｃ１のトランジスタＰＴ１３およびトランスファゲートＴＧ１がオン状態になるので、ノードＮＤ１２の電位はＨレベルになる。このため、初期状態では、１段目のシフトレジスタ回路５ａ１からゲート線へＨレベルの出力信号ｇａｔｅ１が出力されている。
【００６９】
この状態で、Ｌレベル（ＶＶＳＳ）のスタート信号ＶＳＴが入力されると、上記した第１実施形態のＨドライバ４と同様の動作により、２つ目の第１回路部５ｂ１２からＨレベルの信号が出力されるので、初期状態と同様、１段目のシフトレジスタ回路５ａ１からゲート線へＨレベルの出力信号ｇａｔｅ１が続けて出力される。
【００７０】
次に、Ｌレベル（ＶＶＳＳ）のクロック信号ＶＣＬＫ１が入力されると、上記した第１実施形態のＨドライバ４と同様の動作により、２つ目の第１回路部５ｂ１２からはＬレベルの信号が出力される。このＬレベルの信号が３つ目の第１回路部５ｂ１３のトランジスタＰＴ２およびＰＴ３のゲートに入力されるので、トランジスタＰＴ２およびＰＴ３はオン状態になる。このとき、３つ目の第１回路部５ｂ１３のトランジスタＰＴ１がオフ状態であるので、３つ目の第１回路部５ｂ１３からＨレベルの信号が出力される。このＨレベルの信号は、第２回路部５ｃ１のトランジスタＰＴ１３のゲートおよびトランスファゲートＴＧ１の一方のゲートに入力される。このとき、イネーブル信号ＥＮＢがＨレベル（ＶＶＤＤ）に保持されているので、トランスファゲートＴＧ１はオフ状態になる。また、ノードＮＤ１１がＨレベルに保持された状態でフローティング状態になるので、トランジスタＰＴ１１もオフ状態のまま維持される。これにより、１段目のシフトレジスタ回路５ａ１からゲート線へＨレベルの出力信号ｇａｔｅ１が続けて出力される。
【００７１】
次に、Ｈレベル（ＶＶＤＤ）のスタート信号ＶＳＴが入力された場合にも、上記した第１実施形態のＨドライバ４と同様の動作により、２つ目の第１回路部５ｂ１２からは、Ｌレベルの信号が続けて出力される。これにより、１段目のシフトレジスタ回路５ａ１からゲート線へＨレベルの出力信号ｇａｔｅ１が続けて出力される。
【００７２】
次に、イネーブル信号ＥＮＢがＬレベル（ＶＶＳＳ）になるとともに、反転イネーブル信号ＸＥＮＢがＨレベル（ＶＶＤＤ）になる。これにより、第２回路部５ｃ１において、Ｌレベルのイネーブル信号ＥＮＢが入力されるトランスファゲートＴＧ１はオン状態になる。また、Ｌレベルのイネーブル信号ＥＮＢがトランジスタＰＴ１７のゲートにも入力されるので、トランジスタＰＴ１７はオン状態になる。これにより、ノードＮＤ１３の電位がＨレベルになるので、ノードＮＤ１３にゲートが接続されたトランジスタＰＴ１５はオフ状態になる。これにより、ノードＮＤ１２の電位がＨレベルになるので、１段目のシフトレジスタ回路５ａ１からゲート線へＨレベルの出力信号ｇａｔｅ１が続けて出力される。
【００７３】
次に、イネーブル信号ＥＮＢがＬレベル（ＶＶＳＳ）の状態で、３つ目の第１回路部５ｂ１３のトランジスタＰＴ４を介して、Ｌレベル（ＶＶＳＳ）のクロック信号ＶＣＬＫ２が入力される。このとき、３つ目の第１回路部５ｂ１３のトランジスタＰＴ２およびＰＴ３がオン状態であるので、３つ目の第１回路部５ｂ１３のノードＮＤ１の電位はＨレベルに保持される。これにより、３つ目の第１回路部５ｂ１３のトランジスタＰＴ１がオフ状態になるので、３つ目の第１回路部５ｂ１３からはＨレベルの信号が出力される。このＨレベルの信号は、第２回路部５ｃ１のトランジスタＰＴ１３のゲートおよびトランスファゲートＴＧ１の一方のゲートに入力される。これにより、トランジスタＰＴ１３はオフ状態に保持される。これに対して、トランスファゲートＴＧ１のもう一方のゲートにはＬレベルのＥＮＢ信号が入力されているので、トランスファゲートＴＧ１はオン状態に保持される。
【００７４】
一方、第２回路部５ｃ１にも、トランジスタＰＴ１４を介してＬレベル（ＶＶＳＳ）のクロック信号ＶＣＬＫ２が入力される。これにより、ノードＮＤ１１の電位がＬレベルになるので、トランジスタＰＴ１１はオン状態になる。ただし、この場合、イネーブル信号ＥＮＢがＬレベルであるので、ｐチャネルトランジスタＰＴ１７はオン状態に保持される。このため、トランジスタＰＴ１５がオフ状態に保持されるので、結局、ノードＮＤ１２はＨレベルに保持される。これにより、この状態では、１段目のシフトレジスタ回路５ａ１からゲート線へＨレベルの出力信号ｇａｔｅ１が保持される。
【００７５】
この後、イネーブル信号ＥＮＢがＨレベル（ＶＶＤＤ）になるとともに、反転イネーブル信号ＸＥＮＢがＬレベル（ＶＶＳＳ）になることによって、トランスファゲートＴＧ１およびトランジスタＰＴ１７はオフ状態になる。また、トランジスタＰＴ１８を介してゲートにＬレベルの反転イネーブル信号ＸＥＮＢが入力されるトランジスタＰＴ１５はオン状態になる。
【００７６】
なお、このときのノードＮＤ１３の電位は、容量Ｃ１２の機能により、ＶＶＳＳよりも低くなっている。このため、正側電位ＶＶＤＤに接続されたトランジスタＰＴ１７に印加されるバイアス電圧は、ＶＶＤＤとＶＶＳＳとの電位差よりも大きくなる。また、反転イネーブル信号ＸＥＮＢがＨレベル（ＶＶＤＤ）になった場合には、反転イネーブル信号線（ＸＥＮＢ）に接続されたトランジスタＰＴ１８に印加されるバイアス電圧も、ＶＶＤＤとＶＶＳＳとの電位差よりも大きくなる。
【００７７】
これにより、トランジスタＰＴ１１およびＰＴ１５がオン状態になるとともに、トランスファゲートＴＧ１がオフ状態になるので、ノードＮＤ１２の電位は容量Ｃ１１およびＣ１２の機能によりＶＶＳＳまで低下しＬレベルになる。このため、１段目のシフトレジスタ回路５ａ１からゲート線へＬレベルの出力信号ｇａｔｅ１が出力される。この状態で、クロック信号ＶＣＬＫ１がＬレベル（ＶＶＳＳ）になった場合にも、１段目のシフトレジスタ回路５ａ１からゲート線への出力信号ｇａｔｅ１はＬレベルに保持される。
【００７８】
なお、ノードＮＤ１２の電位がＶＶＳＳまで低下したときのノードＮＤ１１の電位はＶＶＳＳよりも低くなっている。このため、正側電位ＶＶＤＤに接続されたトランジスタＰＴ１３に印加されるバイアス電圧は、ＶＶＤＤとＶＶＳＳとの電位差よりも大きくなる。また、クロック信号ＶＣＬＫ２がＨレベル（ＶＶＤＤ）なった場合には、クロック信号線（ＶＣＬＫ２）に接続されたトランジスタＰＴ１４に印加されるバイアス電圧も、ＶＶＤＤとＶＶＳＳとの電位差よりも大きくなる。
【００７９】
次に、イネーブル信号ＥＮＢがＬレベル（ＶＶＳＳ）になるとともに、反転イネーブル信号ＸＥＮＢがＨレベル（ＶＶＤＤ）になることによって、トランスファゲートＴＧ１およびトランジスタＰＴ１７はオン状態になる。トランジスタＰＴ１７がオン状態になることによりノードＮＤ１３の電位はＨレベルになる。これにより、ゲートがノードＮＤ１３に接続されたトランジスタＰＴ１５はオフ状態になる。このため、トランスファゲートＴＧ１がオン状態になるとともに、トランジスタＰＴ１５がオフ状態になることによりノードＮＤ１２の電位はＨレベルになる。これにより、１段目のシフトレジスタ回路５ａ１からゲート線へＨレベルの出力信号ｇａｔｅ１が出力される。
【００８０】
また、１段目のシフトレジスタ回路５ａ１からのＨレベルの出力信号ｇａｔｅ１は、２段目のシフトレジスタ回路５ａ２の第１回路部５ｂ２１にも入力される。２段目以降のシフトレジスタ回路は、前段のシフトレジスタ回路からの出力信号、クロック信号ＶＣＬＫ１およびＶＣＬＫ２、イネーブル信号ＥＮＢおよび反転イネーブル信号により、上記した１段目のシフトレジスタ回路５ａ１と同様の動作を行う。これにより、各段のゲート線が、順次、駆動（走査）される。この場合、イネーブル信号ＥＮＢがＬレベルの間は、シフトレジスタ回路の出力が強制的にＨレベルに保持されるので、図６に示したようなタイミングでイネーブル信号ＥＮＢをＬレベルにすることによって、前段のシフトレジスタ回路と後段のシフトレジスタ回路のＬレベルの出力信号が重なることが防止されている。
【００８１】
第２実施形態では、上記のように、トランジスタＰＴ３、ＰＴ４、ＰＴ１３、ＰＴ１４、ＰＴ１７およびＰＴ１８を、互いに電気的に接続された２つのゲート電極を有するように構成することによって、上記第１実施形態と同様、トランジスタＰＴ３、ＰＴ４、ＰＴ１３、ＰＴ１４、ＰＴ１７およびＰＴ１８に印加されるバイアス電圧がＶＶＳＳとＶＶＤＤとの電位差よりも大きくなった場合にも、トランジスタＰＴ３、ＰＴ４、ＰＴ１３、ＰＴ１４、ＰＴ１７およびＰＴ１８の各ゲート電極に対応するソース−ドレイン間にバイアス電圧が概ね半分程度ずつ（電圧の分配比率はトランジスタサイズなどによって変動）分配されるので、トランジスタＰＴ３、ＰＴ４、ＰＴ１３、ＰＴ１４、ＰＴ１７およびＰＴ１８の特性が劣化することが抑制される。その結果、トランジスタＰＴ３、ＰＴ４、ＰＴ１３、ＰＴ１４、ＰＴ１７およびＰＴ１８の特性が劣化することに起因して、シフトレジスタ回路５ａ１および５ａ２を有するＶドライバ５を含む液晶表示装置のスキャン特性が低下することを抑制することができる。
【００８２】
なお、第２実施形態のその他の効果は、上記第１実施形態と同様である。
【００８３】
（第３実施形態）
図７は、本発明の第３実施形態による液晶表示装置を示した平面図である。図８は、図７に示した第３実施形態による液晶表示装置のＨドライバを構成するシフトレジスタ回路の回路図である。図９は、２つのゲート電極を有するｎチャネルトランジスタの構造を説明するための模式図である。この第３実施形態では、ドレイン線を駆動（走査）するためのＨドライバをｎチャネルトランジスタで構成する例について説明する。
【００８４】
まず、図７を参照して、この第３実施形態の液晶表示装置では、基板６０上に、表示部１１が設けられている。なお、図７の表示部１１には、１画素分の構成を示している。また、表示部１１にマトリクス状に配置された各画素１２は、ｎチャネルトランジスタ１２ａ、画素電極１２ｂ、画素電極１２ｂに対向配置された各画素１２に共通の対向電極１２ｃ、画素電極１２ｂと対向電極１２ｃとの間に挟持された液晶１２ｄ、および、補助容量１２ｅによって構成されている。そして、ｎチャネルトランジスタ１２ａのソースは画素電極１２ｂおよび補助容量１２ｃに接続されているとともに、ドレインはドレイン線に接続されている。このｎチャネルトランジスタ１２ａのゲートはゲート線に接続されている。また、表示部１１の一辺に沿うように、基板６０上に、表示部１１のドレイン線を駆動（走査）するための水平スイッチ（ＨＳＷ）１３およびＨドライバ１４が設けられている。また、表示部１１の他の辺に沿うように、基板６０上に、表示部１１のゲート線を駆動（走査）するためのＶドライバ１５が設けられている。なお、水平スイッチ１３には、図７ではスイッチを２つのみ図示しているが、画素の数に応じた数だけ配置されている。また、Ｈドライバ１４およびＶドライバ１５についても、図７ではそれらを構成するシフトレジスタを２つのみ図示しているが、画素の数に応じた数だけ配置されている。
【００８５】
また、図８に示すように、Ｈドライバ１４の内部には、複数段のシフトレジスタ回路１４ａ１、１４ａ２および１４ａ３が設けられている。なお、図８では、図面の簡略化のため、３段のシフトレジスタ回路１４ａ１、１４ａ２および１４ａ３のみ図示しているが、実際は画素の数に応じた段数が設けられている。また、１段目のシフトレジスタ回路１４ａ１は、１つ目の第１回路部１４ｂ１および２つ目の第１回路部１４ｃ１によって構成されている。また、１つ目の第１回路部１４ｂ１は、ｎチャネルトランジスタＮＴ１、ＮＴ２およびＮＴ３と、ダイオード接続されたｎチャネルトランジスタＮＴ４と、ｎチャネルトランジスタのソース−ドレイン間を接続することにより形成された容量Ｃ１とを含んでいる。また、２つ目の第１回路部１４ｃ１は、上記した１つ目の第１回路部１４ｂ１と同様、ｎチャネルトランジスタＮＴ１、ＮＴ２、ＮＴ３およびＮＴ４と、容量Ｃ１とを含んでいる。また、２つ目の第１回路部１４ｃ１は、上記した１つ目の第１回路部１４ｂ１と異なり、高抵抗Ｒ１をさらに含んでいる。
【００８６】
また、２段目のシフトレジスタ回路１４ａ２は、１つ目の第１回路部１４ｂ２および２つ目の第１回路部１４ｃ２によって構成されており、３段目のシフトレジスタ回路１４ａ３は、１つ目の第１回路部１４ｂ３および２つ目の第１回路部１４ｃ３によって構成されている。そして、２段目のシフトレジスタ回路１４ａ２および３段目のシフトレジスタ回路１４ａ３の回路構成は、上記した１段目のシフトレジスタ回路１４ａ１の回路構成と同様である。
【００８７】
ここで、第３実施形態では、１つ目の第１回路部１４ｂ１および２つ目の第１回路部１４ｃ１に設けられたｎチャネルトランジスタＮＴ１〜ＮＴ４と、容量Ｃ１を構成するｎチャネルトランジスタとは、すべてｎ型のＭＯＳトランジスタ（電界効果型トランジスタ）からなるＴＦＴ（薄膜トランジスタ）によって構成されている。以下、ｎチャネルトランジスタＮＴ１〜ＮＴ４は、それぞれ、トランジスタＮＴ１〜ＮＴ４と称する。
【００８８】
また、第３実施形態では、トランジスタＮＴ３およびＮＴ４は、図９に示すように、それぞれ、互いに電気的に接続された２つのゲート電極９６および９７を有するように形成されている。具体的には、一方のゲート電極９６および他方のゲート電極９７は、それぞれ、一方のチャネル領域９６ｃおよび他方のチャネル領域９７ｃ上にゲート絶縁膜９５を介して形成されている。そして、一方のチャネル領域９６ｃは、一方の低濃度不純物領域と高濃度不純物領域とを有するＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造のソース領域９６ａと、一方のＬＤＤ構造のドレイン領域９６ｂとに挟まれるように形成されており、他方のチャネル領域９７ｃは、他方のＬＤＤ構造のソース領域９７ａと、他方のＬＤＤ構造のドレイン領域９７ｂとに挟まれるように形成されている。また、ドレイン領域９６ｂとソース領域９７ａとは、共通の高濃度不純物領域を有している。
【００８９】
また、図８に示すように、トランジスタＮＴ２およびＮＴ３のソースはそれぞれ、負側電位ＨＶＳＳに接続されているとともに、トランジスタＮＴ１のドレインは正側電位ＨＶＤＤに接続されている。
【００９０】
この第３実施形態によるシフトレジスタ回路１４ａ１のこれら以外の部分の構成は、上記した第１実施形態によるシフトレジスタ回路４ａ１（図２参照）と同様である。
【００９１】
また、水平スイッチ１３は、複数のトランジスタＮＴ３０、ＮＴ３１およびＮＴ３２を含んでいる。トランジスタＮＴ３０、ＮＴ３１およびＮＴ３２のゲートは、それぞれ、１段目〜３段目のシフトレジスタ回路１４ａ１〜１４ａ３の出力ＳＲ１、ＳＲ２およびＳＲ３に接続されている。また、トランジスタＮＴ３０〜ＮＴ３２のソースは、それぞれ、各段のドレイン線に接続されている。また、トランジスタＮＴ３０〜ＮＴ３２のドレインは１本のビデオ信号線Ｖｉｄｅｏに接続されている。なお、ビデオ信号線の数は、たとえば、赤（Ｒ）、緑（Ｇ）および青（Ｂ）の３種類のビデオ信号Ｖｉｄｅｏが入力される場合は３本になる。
【００９２】
図１０は、図８に示した第３実施形態による液晶表示装置のＨドライバのシフトレジスタ回路のタイミングチャートである。図１０を参照して、この第３実施形態によるシフトレジスタ回路では、図４に示した第１実施形態によるシフトレジスタ回路のタイミングチャートのクロック信号ＨＣＬＫ１およびＨＣＬＫ２、および、スタート信号ＨＳＴのＨレベルとＬレベルとを反転させた波形の信号を、それぞれ、クロック信号ＨＣＬＫ１およびＨＣＬＫ２、および、スタート信号ＨＳＴとして入力する。これにより、第３実施形態による液晶表示装置のシフトレジスタ回路からは、図４に示した第１実施形態によるシフトレジスタ回路からの出力信号ＳＲ１〜ＳＲ４のＨレベルとＬレベルとを反転させた波形を有する信号が出力される。この第３実施形態によるシフトレジスタ回路のこれ以外の動作は、上記した第１実施形態によるシフトレジスタ回路４ａ１と同様である。
【００９３】
第３実施形態では、上記のように構成することによって、Ｈドライバ１４を含む液晶表示装置のスキャン特性の低下や消費電流の増加を抑制することができるなどの上記第１実施形態と同様の効果を得ることができる。
【００９４】
（第４実施形態）
図１１は、本発明の第４実施形態による液晶表示装置のＶドライバを構成するシフトレジスタ回路の回路図である。この第４実施形態では、ゲート線を駆動（走査）するためのＶドライバをｎチャネルトランジスタで構成する例について説明する。
【００９５】
図１１を参照して、Ｖドライバ１５の内部には、複数のシフトレジスタ回路１５ａ１および１５ａ２が設けられている。なお、図１１では、図面の簡略化のため、２段のシフトレジスタ回路１５ａ１および１５ａ２のみ図示している。また、１段目のシフトレジスタ回路１５ａ１は、１つ目の第１回路部１５ｂ１１、２つ目の第１回路部１５ｂ１２および３つ目の第１回路部１５ｂ１３と、第２回路部１５ｃ１とによって構成されている。
【００９６】
１つ目の第１回路部１５ｂ１１は、トランジスタＮＴ１、ＮＴ２およびＮＴ３と、ダイオード接続されたトランジスタＮＴ４と、トランジスタのソース−ドレイン間を接続することにより形成された容量Ｃ１とを含んでいる。また、１段目のシフトレジスタ回路１５ａ１の第２回路部１５ｃ１は、上記した１つ目の第１回路部１５ｂ１１のトランジスタＮＴ１、ＮＴ２、ＮＴ３およびＮＴ４と、容量Ｃ１とにそれぞれ対応するトランジスタＮＴ１１、ＮＴ１２、ＮＴ１３およびＮＴ１４と、容量Ｃ１１とを含んでいる。また、第２回路部１５ｃ１は、上記した第１回路部１５ｂ１１と異なり、トランジスタＮＴ１５、ＮＴ１６およびＮＴ１７と、ダイオード接続されたトランジスタＮＴ１８と、トランジスタのソース−ドレイン間を接続することにより形成された容量Ｃ１２とをさらに含んでいる。
【００９７】
また、１段目のシフトレジスタ回路１５ａ１の２つ目の第１回路部１５ｂ１２および３つ目の第１回路部１５ｂ１３の回路構成は、１つ目の第１回路部１５ｂ１１の回路構成と同様である。また、２段目のシフトレジスタ回路１５ａ２は、１つ目の第１回路部１５ｂ２１、２つ目の第１回路部１５ｂ２２および３つ目の第１回路部１５ｂ２３と、第２回路部１５ｃ２とによって構成されている。そして、２段目のシフトレジスタ回路１５ａ２の回路構成は上記した１段目のシフトレジスタ１５ａ１の回路構成と同様である。
【００９８】
ここで、第４実施形態では、１つ目の第１回路部１５ｂ１１および第２回路部１５ｃ１に設けられたトランジスタＮＴ１〜ＮＴ４およびＮＴ１１〜ＮＴ１８と、容量Ｃ１、Ｃ１１およびＣ１２を構成するトランジスタとは、すべてｎ型のＭＯＳトランジスタ（電界効果型トランジスタ）からなるＴＦＴ（薄膜トランジスタ）によって構成されている。
【００９９】
また、第４実施形態では、トランジスタＮＴ３、ＮＴ４、ＮＴ１３、ＮＴ１４、ＮＴ１７およびＮＴ１８は、それぞれ、図９に示した第３実施形態と同様、互いに電気的に接続された２つのゲート電極を有するように形成されている。
【０１００】
また、図１１に示すように、トランジスタＮＴ２、ＮＴ３、ＮＴ１２、ＮＴ１３、ＮＴ１６およびＮＴ１７のソースは、それぞれ、負側電位ＶＶＳＳに接続されているとともに、トランジスタＮＴ１およびＮＴ１５のドレインは、正側電位ＶＶＤＤに接続されている。
【０１０１】
この第４実施形態によるシフトレジスタ回路１５ａ１および１５ａ２の上記以外の部分の構成は、上記した第２実施形態によるシフトレジスタ回路５ａ１（図５参照）と同様である。
【０１０２】
図１２は、図１１に示した第４実施形態による液晶表示装置のＶドライバのシフトレジスタ回路のタイミングチャートである。図１２を参照して、この第４実施形態によるＶドライバのシフトレジスタ回路では、図６に示した第２実施形態によるシフトレジスタ回路のタイミングチャートのクロック信号ＶＣＬＫ１およびＶＣＬＫ２、および、スタート信号ＶＳＴのＨレベルとＬレベルとを反転させた波形の信号を、それぞれ、クロック信号ＶＣＬＫ１およびＶＣＬＫ２、および、スタート信号ＶＳＴとして入力する。これにより、第４実施形態による液晶表示装置のＶドライバのシフトレジスタ回路からは、図６に示した第２実施形態によるシフトレジスタ回路からの出力信号ｇａｔｅ１〜ｇａｔｅ４のＨレベルとＬレベルとを反転させた波形を有する信号が出力される。この第４実施形態によるシフトレジスタ回路のこれ以外の動作は上記した第２実施形態によるシフトレジスタ回路５ａ１と同様である。
【０１０３】
第４実施形態では、上記のように構成することによって、Ｖドライバ１５を含む液晶表示装置のスキャン特性の低下や消費電流の増加を抑制することができるなどの上記第２実施形態と同様の効果を得ることができる。
【０１０４】
（第５実施形態）
図１３は、本発明の第５実施形態による有機ＥＬ表示装置を示した平面図である。図１３を参照して、この第５実施形態では、本発明を有機ＥＬ表示装置に適用する例について説明する。
【０１０５】
この第５実施形態の有機ＥＬ表示装置では、図１３に示すように、基板７０上に、表示部２１が設けられている。なお、図１３の表示部２１には、１画素分の構成を示している。また、表示部２１にマトリクス状に配置された各画素２２は、２つのｐチャネルトランジスタ２２ａおよび２２ｂ（以下、トランジスタ２２ａおよび２２ｂという）と、補助容量２２ｃと、陽極２２ｄと、陰極２２ｅと、陽極２２ｄと陰極２２ｅとの間に挟持された有機ＥＬ素子２２ｆとによって構成されている。トランジスタ２２ａのゲートはゲート線に接続されている。また、トランジスタ２２ａのソースはドレイン線に接続されている。また、トランジスタ２２ａのドレインには補助容量２２ｃおよびトランジスタ２２ｂのゲートが接続されている。また、トランジスタ２２ｂのドレインは陽極２２ｄに接続されている。また、Ｈドライバ４内部の回路構成は、図２に示したｐチャネルトランジスタを用いたシフトレジスタ回路によるＨドライバ４の構成と同様である。また、Ｖドライバ５内部の回路構成は、図５に示したｐチャネルトランジスタを用いたシフトレジスタ回路によるＶドライバ５の構成と同様である。第５実施形態による有機ＥＬ表示装置のこれら以外の部分の構成は、図１に示した第１実施形態による液晶表示装置と同様である。
【０１０６】
第５実施形態では、上記のように構成することによって、Ｈドライバ４およびＶドライバ５を含む有機ＥＬ表示装置のスキャン特性の低下や消費電流の増加を抑制することができるなどの上記第１および第２実施形態と同様の効果を得ることができる。
【０１０７】
（第６実施形態）
図１４は、本発明の第６実施形態による有機ＥＬ表示装置を示した平面図である。図１４を参照して、この第６実施形態では、本発明を有機ＥＬ表示装置に適用する例について説明する。
【０１０８】
この第６実施形態の有機ＥＬ表示装置では、図１４に示すように、基板８０上に、表示部３１が設けられている。なお、図１４の表示部３１には、１画素分の構成を示している。また、表示部３１にマトリクス状に配置された各画素３２は、２つのｎチャネルトランジスタ３２ａおよび３２ｂ（以下、トランジスタ３２ａおよび３２ｂという）と、補助容量３２ｃと、陽極３２ｄと、陰極３２ｅと、陽極３２ｄと陰極３２ｅとの間に挟持された有機ＥＬ素子３２ｆとによって構成されている。トランジスタ３２ａのゲートはゲート線に接続されている。また、トランジスタ３２ａのドレインはドレイン線に接続されている。また、トランジスタ３２ａのソースには補助容量３２ｃおよびトランジスタ３２ｂのゲートが接続されている。また、トランジスタ３２ｂのソースは陽極３２ｄに接続されている。また、Ｈドライバ１４内部の回路構成は、図８に示したｎチャネルトランジスタを用いたシフトレジスタ回路によるＨドライバ１４の構成と同様である。また、Ｖドライバ１５内部の回路構成は、図１１に示したｎチャネルトランジスタを用いたシフトレジスタ回路によるＶドライバ１５の構成と同様である。第６実施形態による有機ＥＬ表示装置のこれら以外の部分の構成は、図７に示した第３実施形態による液晶表示装置と同様である。
【０１０９】
第６実施形態では、上記のように構成することによって、Ｈドライバ１４およびＶドライバ１５を含む有機ＥＬ表示装置のスキャン特性の低下や消費電流の増加を抑制することができるなどの上記第３および第４実施形態と同様の効果を得ることができる。
【０１１０】
（第７実施形態）
図１５は、本発明の第７実施形態による液晶表示装置のＨドライバおよびＶドライバを構成するシフトレジスタ回路の第１回路部を示した回路図である。図１５を参照して、この第７実施形態では、ＶＤＤとＶＳＳとの電位差よりも大きいバイアス電圧が所定のトランジスタに印加されることに起因するスキャン特性の低下を抑制し、かつ、貫通電流をも抑制することが可能なシフトレジスタ回路について説明する。
【０１１１】
すなわち、この第７実施形態による液晶表示装置のＨドライバおよびＶドライバを構成するシフトレジスタ回路の第１回路部は、図１５に示すように、トランジスタＰＴ２１、ＰＴ２２、ＰＴ２３およびＰＴ２４と、ダイオード接続されたトランジスタＰＴ２５と、トランジスタのソース−ドレイン間を接続することにより形成された容量Ｃ２１とを含んでいる。なお、トランジスタＰＴ２１、ＰＴ２２、ＰＴ２３およびＰＴ２４は、それぞれ、本発明の「第１トランジスタ」、「第２トランジスタ」、「第３トランジスタ」および「第４トランジスタ」の一例である。
【０１１２】
ここで、第７実施形態では、トランジスタＰＴ２１〜ＰＴ２５と、容量Ｃ２１を構成するトランジスタとは、すべてｐ型のＭＯＳトランジスタ（電界効果型トランジスタ）からなるＴＦＴ（薄膜トランジスタ）によって構成されている。
【０１１３】
また、第７実施形態では、トランジスタＰＴ２３は、図３に示した第１実施形態と同様、互いに電気的に接続された２つのゲート電極を有するように形成されている。
【０１１４】
そして、図１５に示すように、トランジスタＰＴ２１のソースはノードＮＤ２２に接続されているとともに、ドレインは負側電位ＶＳＳに接続されている。このトランジスタＰＴ２１のゲートはノードＮＤ２１に接続されているとともに、トランジスタＰＴ２１のゲートにはクロック信号ＣＬＫが供給される。トランジスタＰＴ２２のソースは正側電位ＶＤＤに接続されているとともに、ドレインはノードＮＤ２２に接続されている。このトランジスタＰＴ２２のゲートには入力信号が供給される。
【０１１５】
ここで、第７実施形態では、トランジスタＰＴ２３はトランジスタＰＴ２１のゲートと正側電位ＶＤＤとの間に接続されている。このトランジスタＰＴ２３のゲートには入力信号が供給される。そして、トランジスタＰＴ２３はトランジスタＰＴ２２がオン状態のときにトランジスタＰＴ２１をオフ状態にするために設けられている。これにより、トランジスタＰＴ２２とトランジスタＰＴ２１とが同時にオン状態になることが抑制される。また、容量Ｃ２１はトランジスタＰＴ２１のゲートとソースとの間に接続されている。
【０１１６】
また、第７実施形態では、トランジスタＰＴ２４はトランジスタＰＴ２１のゲートとクロック信号線（ＣＬＫ）との間に接続されている。このトランジスタＰＴ２４のゲートには、トランジスタＰＴ２３のオン状態の期間と重ならないオン状態の期間が得られる信号Ｓ１が供給される。また、トランジスタＰＴ２５はトランジスタＰＴ２１のゲートとクロック信号線（ＣＬＫ）との間に接続されている。
【０１１７】
次に、第７実施形態による液晶表示装置のシフトレジスタ回路の動作としては、まず、入力信号がＨレベルになることによって、トランジスタＰＴ２２およびＰＴ２３がオフ状態になる。また、クロック信号ＣＬＫがＬレベルになることによって、トランジスタＰＴ２５がオン状態になる。このとき、トランジスタＰＴ２４のゲートには、トランジスタＰＴ２３のオン状態の期間と重ならないオン状態の期間が得られる信号Ｓ１（Ｌレベル）が供給される。これにより、トランジスタＰＴ２４がオン状態になるとともに、ノードＮＤ２１の電位がＬレベルに低下するので、トランジスタＰＴ２１がオン状態になる。このとき、ノードＮＤ２２の電位はＶＳＳ側に低下する。
【０１１８】
この場合、ノードＮＤ２１の電位（トランジスタＰＴ２１のゲート電位）は、容量Ｃ２１によってｐチャネルトランジスタＰＴ２１のゲート−ソース間電圧が維持されるように、ノードＮＤ２２の電位（トランジスタＰＴ２１のソース電位）の低下に伴って低下する。また、トランジスタＰＴ２３がオフ状態であるとともに、ダイオード接続されたトランジスタＰＴ２５には、クロック信号線（ＣＬＫ）からのＨレベルの信号がノードＮＤ２１側に逆流することはないので、容量Ｃ２１の保持電圧（トランジスタＰＴ２１のゲート−ソース間電圧）は維持される。これにより、ノードＮＤ２２の電位が低下していくときにトランジスタＰＴ２１が常時オン状態に維持されるので、ノードＮＤ２２の電位はＶＳＳまで低下する。その結果、Ｌレベルの出力信号が出力される。
【０１１９】
なお、ノードＮＤ２２の電位がＶＳＳまで低下したときのノードＮＤ２１の電位はＶＳＳよりも低くなっている。このため、正側電位ＶＤＤに接続されたトランジスタＰＴ２３に印加されるバイアス電圧は、ＶＤＤとＶＳＳとの電位差よりも大きくなる。
【０１２０】
この後、入力信号がＬレベルになることによって、トランジスタＰＴ２２およびＰＴ２３がオン状態になる。このとき、第７実施形態では、トランジスタＰＴ２４がオフ状態になる。すなわち、トランジスタＰＴ２３とトランジスタＰＴ２４とが同時にオン状態になることはない。これにより、ノードＮＤ２１の電位がＨレベルに上昇するとともに、トランジスタＰＴ２１がオフ状態になる。その結果、ノードＮＤ２２の電位がＶＤＤに上昇するのでＨレベルの出力信号が出力される。
【０１２１】
第７実施形態では、上記のように、トランジスタＰＴ２１のゲートとクロック信号線（ＣＬＫ）との間に、トランジスタＰＴ２３のオン状態の期間と重ならないオン状態の期間が得られる信号Ｓ１に応答してオンするトランジスタＰＴ２４を接続することによって、トランジスタＰＴ２３とトランジスタＰＴ２４とが同時にオン状態になることがないので、トランジスタＰＴ２３およびＰＴ２４を介してＶＤＤとクロック信号線（ＣＬＫ）との間に貫通電流が流れることを防止することができる。
【０１２２】
また、第７実施形態では、トランジスタＰＴ２３を、互いに電気的に接続された２つのゲート電極を有するように構成することによって、上記第１実施形態と同様、トランジスタＰＴ２３に印加されるバイアス電圧がＶＳＳとＶＤＤとの電位差よりも大きくなった場合にも、トランジスタＰＴ２３の各ゲート電極に対応するソース−ドレイン間にバイアス電圧が概ね半分程度ずつ（電圧の分配比率はトランジスタサイズなどによって変動）分配されるので、トランジスタＰＴ２３の特性が劣化することが抑制される。その結果、トランジスタＰＴ２３の特性が劣化することに起因するスキャン特性の低下を抑制しながら、消費電力が増加することを抑制することが可能な液晶表示装置を得ることができる。
【０１２３】
（第８実施形態）
図１６は、本発明の第８実施形態による液晶表示装置のＨドライバおよびＶドライバを構成するシフトレジスタ回路の第１回路部を示した回路図である。この第８実施形態では、上記第７実施形態の構成において、ｐチャネルトランジスタに変えて、ｎチャネルトランジスタを用いる場合について説明する。
【０１２４】
すなわち、この第８実施形態による液晶表示装置のＨドライバおよびＶドライバを構成するシフトレジスタ回路の第１回路部は、図１６に示すように、トランジスタＮＴ２１、ＮＴ２２、ＮＴ２３およびＮＴ２４と、ダイオード接続されたトランジスタＮＴ２５と、トランジスタのソース−ドレイン間を接続することにより形成された容量Ｃ２１とを含んでいる。
【０１２５】
ここで、第８実施形態では、トランジスタＮＴ２１〜ＮＴ２５と、容量Ｃ２１を構成するトランジスタとは、すべてｎ型のＭＯＳトランジスタ（電界効果型トランジスタ）からなるＴＦＴ（薄膜トランジスタ）によって構成されている。
【０１２６】
また、第８実施形態では、トランジスタＮＴ２３は、図９に示した第３実施形態と同様、互いに電気的に接続された２つのゲート電極を有するように形成されている。
【０１２７】
また、図１６に示すように、トランジスタＮＴ２２およびＮＴ２３のソースは、それぞれ、負側電位ＶＳＳに接続されているとともに、トランジスタＮＴ２１のドレインは正側電位ＶＤＤに接続されている。
【０１２８】
この第８実施形態のこれら以外の構成は、上記第７実施形態と同様である。
【０１２９】
第８実施形態では、上記のように構成することによって、上記第７実施形態と同様、トランジスタＮＴ２３の特性が劣化することに起因するスキャン特性の低下を抑制しながら、消費電力が増加するのを抑制することが可能な液晶表示装置を得ることができる。
【０１３０】
（第９実施形態）
図１７は、本発明の第９実施形態による液晶表示装置のＨドライバおよびＶドライバを構成するシフトレジスタ回路の第１回路部を示した回路図である。図１７を参照して、この第９実施形態では、上記第７および第８実施形態と異なる方法を用いることにより、ＶＤＤとＶＳＳとの電位差よりも大きいバイアス電圧が所定のトランジスタに印加されることに起因するスキャン特性の低下を抑制し、かつ、貫通電流をも抑制する場合について説明する。
【０１３１】
すなわち、この第９実施形態による液晶表示装置のＨドライバおよびＶドライバを構成するシフトレジスタ回路の第１回路部は、図１７に示すように、トランジスタＰＴ３１、ＰＴ３２、ＰＴ３３、ＰＴ３４およびＰＴ３５と、トランジスタのソース−ドレイン間を接続することにより形成された容量Ｃ３１およびＣ３２とを含んでいる。なお、トランジスタＰＴ３１、ＰＴ３２、ＰＴ３３、ＰＴ３４およびＰＴ３５は、それぞれ、本発明の「第１トランジスタ」、「第２トランジスタ」、「第３トランジスタ」、「第４トランジスタ」および「第５トランジスタ」の一例である。
【０１３２】
ここで、第９実施形態では、トランジスタＰＴ３１〜ＰＴ３５と、容量Ｃ３１およびＣ３２を構成するトランジスタとは、すべてｐ型のＭＯＳトランジスタ（電界効果型トランジスタ）からなるＴＦＴ（薄膜トランジスタ）によって構成されている。
【０１３３】
また、第９実施形態では、トランジスタＰＴ３３は、図３に示した第１実施形態と同様、互いに電気的に接続された２つのゲート電極を有するように形成されている。
【０１３４】
そして、図１７に示すように、トランジスタＰＴ３１のソースはノードＮＤ３２に接続されているとともに、ドレインは負側電位ＶＳＳに接続されている。このトランジスタＰＴ３１のゲートはノードＮＤ３１に接続されている。トランジスタＰＴ３２のソースは正側電位ＶＤＤに接続されているとともに、ドレインはノードＮＤ３２に接続されている。このトランジスタＰＴ３２のゲートには入力信号が供給される。
【０１３５】
ここで、第９実施形態では、トランジスタＰＴ３３は、トランジスタＰＴ３１のゲートと正側電位ＶＤＤとの間に接続されている。このトランジスタＰＴ３３のゲートには入力信号が供給される。そして、トランジスタＰＴ３３は、トランジスタＰＴ３２がオン状態のときにトランジスタＰＴ３１をオフ状態にするために設けられている。これにより、トランジスタＰＴ３２とトランジスタＰＴ３１とが同時にオン状態になることが抑制される。また、容量Ｃ３１はトランジスタＰＴ３１のゲートとソースとの間に接続されている。
【０１３６】
また、第９実施形態では、トランジスタＰＴ３１のゲートにトランジスタＰＴ３４が接続されているとともに、トランジスタＰＴ３４と負側電位ＶＳＳとの間に、トランジスタＰＴ３５が接続されている。具体的には、トランジスタＰＴ３４のソースはトランジスタＰＴ３１のゲートに接続されているとともに、ドレインはトランジスタＰＴ３５のソースに接続されている。トランジスタＰＴ３５のドレインは負側電位ＶＳＳに接続されている。また、トランジスタＰＴ３４のゲートにはクロック信号ＣＬＫ１が供給される。また、トランジスタＰＴ３５のゲートにはクロック信号ＣＬＫ１が供給されるトランジスタＰＴ３４のオン状態の期間と重ならないオン状態の期間が得られるクロック信号ＣＬＫ２が供給される。なお、クロック信号ＣＬＫ１は、本発明の「第１の信号」の一例であり、クロック信号ＣＬＫ２は、本発明の「第２の信号」の一例である。そして、容量Ｃ３２は、トランジスタＰＴ３４とトランジスタＰＴ３５との間に接続されている。
【０１３７】
次に、第９実施形態による液晶表示装置のシフトレジスタ回路の動作としては、まず、クロック信号ＣＬＫ１がＨレベルになるとともに、クロック信号ＣＬＫ２がＬレベルになることによって、トランジスタＰＴ３４がオフ状態になるとともに、トランジスタＰＴ３５がオン状態となる。この際、容量Ｃ３２に、トランジスタＰＴ３５を介して負側電位ＶＳＳからのＬレベルの電位が蓄積される。
【０１３８】
この後、入力信号がＨレベルになることによって、トランジスタＰＴ３２およびＰＴ３３がオフ状態になる。また、クロック信号ＣＬＫ１がＬレベルになるとともに、クロック信号ＣＬＫ２がＨレベルになることによって、トランジスタＰＴ３４がオン状態になるとともに、トランジスタＰＴ３５がオフ状態となる。このとき、トランジスタＰＴ３４を介して容量Ｃ３２に蓄積されたＬレベルの電位が供給される。これにより、ノードＮＤ３１の電位がＬレベルに低下するので、トランジスタＰＴ３１がオン状態になる。このとき、ノードＮＤ３２の電位はＶＳＳ側に低下する。
【０１３９】
この場合、ノードＮＤ３１の電位（トランジスタＰＴ３１のゲート電位）は、容量Ｃ３１によって、トランジスタＰＴ３１のゲート−ソース間電圧が維持されるように、ノードＮＤ３２の電位（トランジスタＰＴ３１のソース電位）の低下に伴って低下する。また、トランジスタＰＴ３３およびＰＴ３５がオフ状態であるので、容量Ｃ３１の保持電圧（トランジスタＰＴ３１のゲート−ソース間電圧）は維持される。これにより、ノードＮＤ３２の電位が低下していくときに、トランジスタＰＴ３１が常時オン状態に維持されるので、ノードＮＤ３２の電位はＶＳＳまで低下する。その結果、Ｌレベルの出力信号が出力される。
【０１４０】
なお、ノードＮＤ３２の電位がＶＳＳまで低下したときのノードＮＤ３１の電位はＶＳＳよりも低くなっている。このため、正側電位ＶＤＤに接続されたトランジスタＰＴ３３に印加されるバイアス電圧は、ＶＤＤとＶＳＳとの電位差よりも大きくなる。
【０１４１】
この後、入力信号がＬレベルになることによって、トランジスタＰＴ３２およびＰＴ３３がオン状態になる。また、クロック信号ＣＬＫ１がＨレベルになるとともに、クロック信号ＣＬＫ２がＬレベルになることによって、トランジスタＰＴ３４がオフ状態になるとともに、トランジスタＰＴ３５がオン状態となる。このように、第９実施形態では、トランジスタＰＴ３３がオン状態のときには、トランジスタＰＴ３４およびＰＴ３５のいずれか一方がオフ状態になる。これにより、ノードＮＤ３１の電位がＨレベルに上昇するとともに、トランジスタＰＴ３１がオフ状態となる。その結果、ノードＮＤ３２の電位がＶＤＤに上昇するのでＨレベルの出力信号が出力される。
【０１４２】
第９実施形態では、上記のように、トランジスタＰＴ３１のゲートに、クロック信号ＣＬＫ１に応答してオンするトランジスタＰＴ３４を接続するとともに、トランジスタＰＴ３４と負側電位ＶＳＳとの間に、クロック信号ＣＬＫ１が入力されるトランジスタＰＴ３４のオン状態の期間と重ならないオン状態の期間が得られるクロック信号ＣＬＫ２に応答してオンするトランジスタＰＴ３５を接続することによって、トランジスタＰＴ３４およびＰＴ３５のどちらか一方は、常にオフ状態になるので、正側電位ＶＤＤに接続されたトランジスタＰＴ３３がオン状態である場合にも、トランジスタＰＴ３３、ＰＴ３４およびＰＴ３５を介してＶＳＳとＶＤＤとの間に貫通電流が流れることを抑制することができる。
【０１４３】
また、第９実施形態では、トランジスタＰＴ３３を、互いに電気的に接続された２つのゲート電極を有するように構成することによって、上記第１実施形態と同様、トランジスタＰＴ３３に印加されるバイアス電圧がＶＳＳとＶＤＤとの電位差よりも大きくなった場合にも、トランジスタＰＴ３３の各ゲート電極に対応するソース−ドレイン間にバイアス電圧が概ね半分ずつ（電圧の分配比率はトランジスタサイズなどによって変動）分配されるので、トランジスタＰＴ３３の特性が劣化することが抑制される。その結果、トランジスタＰＴ３３の特性が劣化することに起因するスキャン特性の低下を抑制しながら、消費電力が増加することを抑制することが可能な液晶表示装置を得ることができる。
【０１４４】
（第１０実施形態）
図１８は、本発明の第１０実施形態による液晶表示装置のＨドライバおよびＶドライバを構成するシフトレジスタ回路の第１回路部を示した回路図である。この第１０実施形態では、上記第９実施形態の構成において、ｐチャネルトランジスタに変えて、ｎチャネルトランジスタを用いる場合について説明する。
【０１４５】
すなわち、この第１０実施形態による液晶表示装置のＨドライバおよびＶドライバを構成するシフトレジスタ回路の第１回路部は、図１８に示すように、トランジスタＮＴ３１、ＮＴ３２、ＮＴ３３、ＮＴ３４およびＮＴ３５と、トランジスタのソース−ドレイン間を接続することにより形成された容量Ｃ３１およびＣ３２とを含んでいる。
【０１４６】
ここで、第１０実施形態では、トランジスタＮＴ３１〜ＮＴ３５と、容量Ｃ３１およびＣ３２を構成するトランジスタとは、すべてｎ型のＭＯＳトランジスタ（電界効果型トランジスタ）からなるＴＦＴ（薄膜トランジスタ）によって構成されている。
【０１４７】
また、第１０実施形態では、トランジスタＮＴ３３は、図９に示した第３実施形態と同様、互いに電気的に接続された２つのゲート電極を有するように形成されている。
【０１４８】
また、図１８に示すように、トランジスタＮＴ３２およびＮＴ３３のソースは、それぞれ、負側電位ＶＳＳに接続されているとともに、トランジスタＮＴ３１およびＮＴ３５のドレインは、それぞれ、正側電位ＶＤＤに接続されている。
【０１４９】
この第１０実施形態のこれら以外の構成は、上記第９実施形態と同様である。
【０１５０】
第１０実施形態では、上記のように構成することによって、上記第９実施形態と同様、トランジスタＮＴ３３の特性が劣化することに起因するスキャン特性の低下を抑制しながら、消費電力が増加することを抑制することが可能な液晶表示装置を得ることができる。
【０１５１】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【０１５２】
たとえば、上記実施形態では、本発明を液晶表示装置および有機ＥＬ表示装置に適用する例を示したが、本発明はこれに限らず、液晶表示装置および有機ＥＬ表示装置以外の表示装置にも適用可能である。
【０１５３】
また、上記実施形態では、Ｈドライバのシフトレジスタ回路またはＶドライバのシフトレジスタ回路のいずれか一方にのみ本発明を適用する例を説明したが、本発明はこれに限らず、Ｈドライバのシフトレジスタ回路およびＶドライバのシフトレジスタ回路の両方に、本発明を適用するようにしてもよい。この場合、表示装置のスキャン特性の低下および消費電力の増大をより抑制することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態による液晶表示装置を示した平面図である。
【図２】図１に示した第１実施形態による液晶表示装置のＨドライバを構成するシフトレジスタ回路の回路図である。
【図３】２つのゲート電極を有するｐチャネルトランジスタの構造を説明するための模式図である。
【図４】図２に示した第１実施形態による液晶表示装置のＨドライバのシフトレジスタ回路のタイミングチャートである。
【図５】本発明の第２実施形態による液晶表示装置のＶドライバを構成するシフトレジスタ回路の回路図である。
【図６】図５に示した第２実施形態による液晶表示装置のＶドライバのシフトレジスタ回路のタイミングチャートである。
【図７】本発明の第３実施形態による液晶表示装置を示した平面図である。
【図８】図７に示した第３実施形態による液晶表示装置のＨドライバを構成するシフトレジスタ回路の回路図である。
【図９】２つのゲート電極を有するｎチャネルトランジスタの構造を説明するための模式図である。
【図１０】図８に示した第３実施形態による液晶表示装置のＨドライバのシフトレジスタ回路のタイミングチャートである。
【図１１】本発明の第４実施形態による液晶表示装置のＶドライバを構成するシフトレジスタ回路の回路図である。
【図１２】図１１に示した第４実施形態による液晶表示装置のＶドライバのシフトレジスタ回路のタイミングチャートである。
【図１３】本発明の第５実施形態による有機ＥＬ表示装置を示した平面図である。
【図１４】本発明の第６実施形態による有機ＥＬ表示装置を示した平面図である。
【図１５】本発明の第７実施形態による液晶表示装置のＨドライバおよびＶドライバを構成するシフトレジスタ回路の第１回路部を示した回路図である。
【図１６】本発明の第８実施形態による液晶表示装置のＨドライバおよびＶドライバを構成するシフトレジスタ回路の第１回路部を示した回路図である。
【図１７】本発明の第９実施形態による液晶表示装置のＨドライバおよびＶドライバを構成するシフトレジスタ回路の第１回路部を示した回路図である。
【図１８】本発明の第１０実施形態による液晶表示装置のＨドライバおよびＶドライバを構成するシフトレジスタ回路の第１回路部を示した回路図である。
【図１９】従来のブートストラップ型のインバータ回路を示した回路図である。
【符号の説明】
４ａ１、４ａ２、４ａ３、５ａ１、５ａ２、１４ａ１、１４ａ２、１４ａ３、１５ａ１、１５ａ２  シフトレジスタ回路
４ｂ１、４ｃ１、４ｂ２、４ｃ２、４ｂ３、４ｃ３、５ｂ１１、５ｂ１２、５ｂ１３、５ｂ２１、５ｂ２２、５ｂ２３、１４ｂ１、１４ｃ１、１４ｂ２、１４ｃ２、１４ｂ３、１４ｃ３、１５ｂ１１、１５ｂ１２、１５ｂ１３、１５ｂ２１、１５ｂ２２、１５ｂ２３  第１回路部
５ｃ１、５ｃ２、１５ｃ１、１５ｃ２  第２回路部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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