(57)【要約】【課題】アッシングによる低誘電率膜の比誘電率の変化を抑制する。【解決手段】シリコン基板２上に低誘電率膜４としてのポーラスＭＳＱを形成し、低誘電率膜４上にハードマスク６を形成する。ハードマスク６上にレジストパターン８を形成し、このレジストパターン８をマスクとしてハードマスク６と低誘電率膜４をパターニングし、開口１０を形成する。水素とヘリウムガスとを含む混合ガス１２を用いて、２００℃〜４００℃の温度でアッシングを行い、レジストパターン８を除去する。【選択図】        図１
2005032750.tif 000002
【特許請求の範囲】
【請求項１】
基板上に低誘電率膜を形成する工程と、
前記低誘電率膜上にハードマスクを形成する工程と、
前記ハードマスク上にレジストパターンを形成する工程と、
前記レジストパターンを用いて、前記ハードマスクと前記低誘電率膜とをパターニングする工程と、
水素と希ガスとを含む混合ガスを用いて、２００℃以上４００℃以下の温度で、前記レジストパターンをアッシングする工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の製造方法において、
前記希ガスは、ヘリウムガス又はアルゴンガスであることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１又は２に記載の製造方法において、
前記低誘電率膜は、シリコン、炭素、酸素および水素を含有する膜、または炭化水素ポリマー膜であり、
前記レジストパターンは、炭化水素系ポリマー系のレジスト材料を用いて形成されたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、低誘電率膜を有する半導体装置の製造方法に係り、特に低誘電率膜にダメージを与えないアッシング技術に関する。
【０００２】
【従来の技術】
近年の配線の微細化に伴い、配線の信号遅延が問題となっている。この問題を解決する方法の１つとして、層間絶縁膜に低誘電率膜（Ｌｏｗ−ｋ膜）を用いて、静電容量を低減する技術が提案されている。
【０００３】
従来、低誘電率膜上に形成されたレジストパターンのアッシングには、ＲＦ（高周波）型のアッシング装置が用いられ、アッシングガスとして酸素ガス、窒素／水素混合ガスまたはアンモニアガス等が用いられていた。さらに、アッシング温度は常温（２５℃）以下の低温であり、圧力は１．３３×１０−２Ｐａ（０．１Ｔｏｒｒ）程度の低圧であった。
【０００４】
【発明が解決しようとする課題】
しかしながら、上述したアッシング条件では、レジストパターンの下層に形成された低誘電率膜がダメージを受けてしまい、低誘電率膜の比誘電率が増大してしまうという問題があった。この問題は、比誘電率ｋが２．５以下であるポーラスＭＳＱのような低誘電率膜において特に顕著であった。
【０００５】
図３は、従来のアッシングによる低誘電率膜の比誘電率の変化を説明するための図である。
本発明者の調査により、初期比誘電率ｋが２．３４である低誘電率膜上のレジストパターンを、酸素ガス、窒素／水素混合ガス、アンモニアガスの何れかのガスを用いてアッシングすると、図３に示すように、低誘電率膜がダメージを受けて、それぞれ比誘電率ｋが初期値より１３．９％、２１．５％、４２．６％も増大することが分かった。
【０００６】
以上のように、従来の低温・低圧のアッシング条件でレジストパターンをアッシングした場合、低誘電率膜の比誘電率が１０％以上も増加してしまい、半導体装置の特性が劣化してしまうという問題があった。
【０００７】
本発明は、上記従来の課題を解決するためになされたもので、レジストアッシングによる低誘電率膜の比誘電率の増加を抑制することを目的とする。
【０００８】
【課題を解決する為の手段】
本発明に係る半導体装置の製造方法は、基板上に低誘電率膜を形成する工程と、
前記低誘電率膜上にハードマスクを形成する工程と、
前記ハードマスク上にレジストパターンを形成する工程と、
前記レジストパターンを用いて、前記ハードマスクと前記低誘電率膜とをパターニングする工程と、
水素と希ガスとを含む混合ガスを用いて、２００℃以上４００℃以下の温度で、前記レジストパターンをアッシングする工程と、を含むことを特徴とするものである。
【０００９】
本発明に係る製造方法において、前記希ガスは、ヘリウムガス又はアルゴンガスであることが好適であり、望ましくはヘリウムガスである。
【００１０】
本発明に係る製造方法において、前記低誘電率膜は、シリコン、炭素、酸素および水素を含有する膜、または炭化水素ポリマー膜であり、
前記レジストパターンは、炭化水素系ポリマー系のレジスト材料を用いて形成されたことが好適である。
【００１１】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。図中、同一または相当する部分には同一の符号を付してその説明を簡略化ないし省略することがある。
図１は、本発明の実施の形態による半導体装置の製造方法を説明するための工程断面図である。
【００１２】
先ず、図１（ａ）に示すように、基板２としてのシリコン基板上に低誘電率膜４を形成する。低誘電率膜４としては、例えば、シリコン、炭素、酸素および水素を含有する膜であるＳｉＯＣ膜、ＭＳＱ（ｍｅｔｈｙｌ  ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）膜、ポーラスＭＳＱ膜等を用いることができる。これ以外にも、低誘電率膜４として、炭化水素ポリマー膜のような有機膜を用いることができる。かかる低誘電率膜４の形成方法としては、例えば、ＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）法又はＳＯＤ（ｓｐｉｎ  ｏｎ  ｄｉｅｌｅｃｔｒｉｃ）法を用いることができる。なお、本発明は、比誘電率ｋが３以下の低誘電率膜に対して好適であり、特に比誘電率ｋが２．５以下の低誘電率膜に対して好適である。
【００１３】
次いで、低誘電率膜４上にハードマスク６を形成する。ハードマスク６としては、例えば、炭素または窒素を含むシリコン系絶縁膜を用いることができる。ハードマスク６の形成方法としては、例えば、ＣＶＤ法を用いることができる。
【００１４】
次に、図１（ｂ）に示すように、ハードマスク６上にリソグラフィ技術を用いてレジストパターン８を形成する。より詳細には、炭化水素ポリマー系のレジスト組成物をハードマスク６上に回転塗布した後、マスクを用いてパターンを露光し、さらに現像液を用いて現像処理を行うことにより、レジストパターン８を形成する。
【００１５】
次に、図１（ｃ）に示すように、レジストパターン８をマスクとして、ハードマスク６と低誘電率膜４とを順次ドライエッチングする。これにより、ハードマスク６と低誘電率膜４とがパターニングされ、例えば、ハードマスク６と低誘電率膜４とを連通する開口１０が形成される。
【００１６】
次に、図１（ｄ）に示すように、レジストパターン８をアッシングにより除去する。このアッシングは、例えば、プラズマアッシング装置のようなＲＦ（高周波）を利用したアッシング装置を用いて行うことができる。
図１（ｄ）中の矢印で示すアッシングガス１２は、水素と希ガスとを含む混合ガスである。希ガスとしては、例えば、ヘリウムガスやアルゴンガスを用いることができる。ヘリウムガスに対する水素の比率は、１％〜１０％であることが好適である。これは、水素比率が１％未満では、本発明の効果が得られず、水素比率が１０％を超えると製造上の安定性から好ましくないからである。
【００１７】
また、詳細は後述するが、アッシング温度は、少なくとも常温（２５℃）以上である必要があり、２００℃以上４００℃以下の温度が好適である。４００℃よりも高い温度では低誘電率膜４の膜質が劣化するためである。
また、アッシング工程の圧力は、１．３３×１０−２Ｐａ（０．１Ｔｏｒｒ）以上、１．３３Ｐａ（１０Ｔｏｒｒ）以下であることが好適である。
【００１８】
本発明者は、アッシング温度を２５、１５０、２００、２３０℃と変化させ、低誘電率膜４としてのポーラスＭＳＱの比誘電率ｋの変化をそれぞれ調査した。アッシング温度以外のアッシング条件は、圧力：１．３３×１０−１Ｐａ（１Ｔｏｒｒ）、ＲＦ電力：２０００Ｗ、アッシングガス：水素とヘリウムガスの混合ガス、ヘリウムガスに対する水素の比率：５％、アッシングするレジスト膜厚：５００ｎｍである。以下、その調査結果について説明する。
【００１９】
図２は、本発明の実施の形態において、低誘電率膜の比誘電率のアッシング温度依存性を説明するための図である。
図２に示すように、アッシング温度を増加させると、レジストアッシングによるポーラスＭＳＱの比誘電率ｋの増加が抑制されることが分かった。詳細には、ポーラスＭＳＱ４の初期（アッシング前）の比誘電率ｋは２．３４であったが、アッシング温度が２５℃の場合はレジストアッシングにより比誘電率ｋが１９に増加し、１５０℃、２００℃と高温にするに従って比誘電率ｋの増加量が少なくなり、２００℃の場合は、比誘電率ｋの増加を５％以下に抑制することができることが分かった。さらに、２３０℃の場合には、初期値ｋ＝２．３４と同等の比誘電率であり、レジストアッシングを行っても比誘電率ｋを維持できることが分かった。
なお、アッシング温度を高くするに従って、常温では６００ｓｅｃであったアッシング時間が短くなり、２００℃の場合にはアッシング時間は１５ｓｅｃであり、２３０℃の場合にはアッシング時間は４ｓｅｃであった。
【００２０】
以上説明したように、本実施の形態では、低誘電率膜４の上方に形成されたレジストパターン８を、水素とヘリウムガスとを含む混合ガスを用いて、２００℃〜４００℃のアッシング温度でアッシングした。これにより、レジストパターン８のアッシングによる低誘電率膜４の比誘電率の増加を５％以内に抑制することができる。よって、比誘電率悪化に伴う半導体装置の特性の劣化を抑制することができる。
【００２１】
【発明の効果】
本発明によれば、レジストアッシングによる低誘電率膜の比誘電率の増加を抑制することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態による半導体装置の製造方法を説明するための工程断面図である。
【図２】本発明の実施の形態において、低誘電率膜の比誘電率のアッシング温度依存性を説明するための図である。
【図３】従来のアッシングによる低誘電率膜の比誘電率の変化を説明するための図である。
【符号の説明】
２  基板（シリコン基板）
４  低誘電率膜（ポーラスＭＳＱ）
６  ハードマスク
８  レジストパターン
１０  開口
１２  アッシングガス（水素／ヘリウム混合ガス）
【図１】
2005032750.tif 000003
【図２】
2005032750.tif 000004
【図３】
2005032750.tif 000005