(57)【要約】      （修正有）【課題】ゲート電極構造を改善し、ＭＩＳＦＥＴの高速化、高集積化を図る。【解決手段】ｐ型シリコン基板１にｐ型不純物ウエル領域２及びトレンチ素子分離領域３が選択的に設けられ、このトレンチ素子分離領域３により画定されたｐ型シリコン基板１上にゲート酸化膜６及びバリアメタル７を介してゲート長を規定する細い下部ゲート電極８ａとビア径より幅広く形成された上部ゲート電極８ｂからなる２段ゲート電極（Al）８が設けられ、ｐ型シリコン基板１には、下部ゲート電極８ａに自己整合してｎ型ソースドレイン領域４が、上部ゲート電極８ｂに自己整合してｎ+型ソースドレイン領域５が設けられ、上部ゲート電極８ｂ及びｎ+型ソースドレイン領域５はバリアメタル11を有する導電プラグ12を介して上下にバリアメタル13、15を有するAl配線14がそれぞれ接続されている自己整合型２段金属ゲート電極構造のショートチャネルのＭＩＳ電界効果トランジスタ。【選択図】図２
2005116592.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板あるいは底部に絶縁膜を有する半導体基板にソースドレイン領域が
設けられ、半導体基板上に直接あるいはゲート絶縁膜を介してゲート電極が設け
られた電界効果トランジスタであって、下部のゲート電極部に自己整合して上部
のゲート電極部が幅広く設けられ、且つ前記上部のゲート電極部の上面及び前記
下部のゲート電極部の下面が平坦に設けられた構造からなる金属ゲート電極を具
備してなることを特徴とする電界効果トランジスタ。
【請求項２】
下部のゲート電極部に自己整合して低濃度のソースドレイン領域が設けられ、
上部のゲート電極部に自己整合して高濃度のソースドレイン領域が設けられ、且
つ前記上部のゲート電極部上の一部で配線体との接続がなされていることを特徴
とする特許請求の範囲請求項１記載の電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路に係り、特に高速、高信頼、高性能、低電力且つ高集
積なショートチャネルのＭＩＳ電界効果トランジスタに関する。（絶縁ゲート形
の電界効果トランジスタだけでなく、ゲート絶縁膜が存在しない電界効果トラン
ジスタにも適用可能）
従来、ＭＩＳ電界効果トランジスタの高速化においては、ゲート電極長の微細
化（ショートチャネル化）に重点がおかれ、この際問題になるドレイン近傍の強
電界のために生じるホットキャリア効果による寿命上の伝達コンダクタンスの劣
化を改善するためにＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造を
形成することにより対処されてきた。また微細なゲート電極に自己整合してソー
スドレイン領域を形成し、このソースドレイン領域を高温の熱処理により活性化
するため、ゲート電極として多結晶シリコン（polySi）ゲート電極あるいはポリ
サイドゲート電極（ソースドレイン領域を低抵抗化するためにサリサイド化する
際に形成される、例えばCoSi／polySiゲート電極）を使用していたので、ゲート
電極の低抵抗化が難しかったこと、多結晶シリコンゲート電極（半導体層）の空
乏化によって生じた空乏層により実効的なゲート絶縁膜の薄膜化が難しかったこ
と等よりショートチャネル化をはかっている割りには高速化が達成されていない
という欠点があった。
またゲート電極として多結晶シリコン膜を使用しているため、ビア形成時の燐
珪酸ガラス（PSG）膜のエッチングの際、結晶性が疎（スカスカ）である多結晶
シリコン膜中をエッチングガスが透過し、下地の薄膜のゲート絶縁膜をもエッチ
ングするか、あるいはダメージを与えたりして、ゲート電極／半導体基板間に電
流リークを生じてしまうために、たとえビアの形成に十分なゲート電極長を有し
ていたとしても、薄膜のゲート絶縁膜直上のゲート電極上にビアを形成して配線
体との接続を設けることを避け、厚いフィールド絶縁膜（素子分離領域）上に延
在させたゲート電極配線を形成し、このゲート電極配線上にビアを形成し配線体
との接続を設けていたために高集積化が達成されていないという欠点もあった。
そこで、さらなる高集積化が可能で、ゲート電極の低抵抗化及びゲート絶縁膜
の薄膜化が可能で、より高速化が達成できるショートチャネルのＭＩＳ電界効果
トランジスタを形成できる手段が要望されている。
【背景技術】
【０００２】
図３１〜図３３は従来のＭＩＳ電界効果トランジスタで、図３１は模式平面図
（ただし図面を見易くするため、ビアは描かれているが、配線は省略されている
）、図３２はチャネル長方向の模式側断面図（図３１のｐ−ｐ矢視断面図）、図
３３はチャネル幅方向の模式側断面図（図３１のｑ−ｑ矢視断面図）で、ｐ型の
シリコン基板を使用して形成したショートチャネルのＮチャネルのＭＩＳ電界効
果トランジスタを含む半導体集積回路の一部を示しており、51はｐ型のシリコン
基板、52はｐ型不純物ウエル領域、53は素子分離領域形成用トレンチ及び埋め込
み酸化膜、54はｎ型ソースドレイン領域、55はｎ+型ソースドレイン領域、56は
ゲート酸化膜（SiO2）、57はゲート電極（PolySi）、58は下地酸化膜、59はサイ
ドウオール、60は不純物ブロック用酸化膜、61はPSG膜、62はバリアメタル、63
は導電プラグ、64はバリアメタル、65はAl配線、66バリアメタルを示している。
同図においては、ｐ型のシリコン基板51に酸化膜を埋め込んだトレンチ素子分
離領域53が選択的に設けられ、トレンチ素子分離領域53により画定されたｐ型の
シリコン基板51上にゲート酸化膜（SiO2）56を介して100nm程度のゲート長を有
するゲート電極（polySi）57が設けられ、チャネル幅方向のゲート電極57はトレ
ンチ素子分離領域53上に突き出して設けられ、ゲート電極57の側壁にはサイドウ
オール59が設けられ、ｐ型のシリコン基板51には、ゲート電極57に自己整合して
ｎ型ソースドレイン領域54及びサイドウオール59に自己整合してｎ+型ソースド
レイン領域55が設けられ、ｎ+型ソースドレイン領域55の一部及びトレンチ素子
分離領域53上に突き出して設けられゲート電極配線57の一部には、ｐ型のシリコ
ン基板51上に設けられたPSG膜61の一部を選択的に開孔したビアを埋め込んだバ
リアメタル62を有する導電プラグ63を介して上下にバリアメタル（64、66）を有
するAl配線65が接続されている構造からなるＮチャネルのＬＤＤ構造のＭＩＳ電
界効果トランジスタが形成されている。
したがって、ＬＤＤ構造を形成することにより、ドレイン領域近傍の電界が緩
和され、ホットキャリア効果による寿命上の伝達コンダクタンスの劣化は改善さ
れ、ショートチャネル化は可能であるが、あらかじめ形成したゲート電極（poly
Si）及びサイドウオールに自己整合してそれぞれｎ型ソースドレイン領域及びｎ
+型ソースドレイン領域を形成するため、ｎ型及びｎ+型ソースドレイン領域の
活性化に高温処理が必要とされることから、ゲート電極の抵抗の低減ができなか
ったこと、ゲート電極を半導体層である多結晶シリコン層で形成しなければなら
なかったので、多結晶シリコン層が空乏化されることによる空乏層の存在のため
に、実効的なゲート絶縁膜（ゲート絶縁膜の厚さとゲート電極の空乏層の厚さと
の合計）の薄膜化が難しかったこと等によりショートチャネル化をはかっている
割りには高速化が達成されていないという欠点があり、またゲート電極がトレン
チ素子分離領域上に延在して設けられているので、隣接して別のＭＩＳ電界効果
トランジスタが形成される場合は集積度が上がらず、パターンの微細化以外に高
集積化が達成されていないという欠点もあった。
【０００３】
これらの改善策として、ゲート電極を低抵抗金属で形成したり、ビアを形成せ
ずにゲート電極の一部上に積層型の導電プラグを形成したもの、ゲート電極長の
微細化ばかりでなく、他の高速化の対策として、ソースドレイン領域の大部分を
低抵抗の金属膜で形成したり、容易なプロセスで疑似ＳＯＩ化を達成する試みは
あったが、上記の欠点のすべてに対する改善を示したものはなく、さらにゲート
電極が微細化された場合について、埋め込み法で形成する低抵抗の金属ゲート電
極のアスペクト比の増大を改善したものは存在していない。
【特許文献１】２００１−１８５７２９
【特許文献２】２００２−３５３２４４
【特許文献３】２００３−６０２０２
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、従来例に示されるように、高速性を改善し
たＭＩＳ電界効果トランジスタを得るために、ホットキャリア効果を改善したＬ
ＤＤ構造を形成することにより、ショートチャネル化を達成しているが、ソース
ドレイン領域を自己整合して微細に形成するために、多結晶シリコンゲート電極
（あるいは多結晶シリコンと高融点金属シリサイドの二重ゲート電極）を使用し
なければならなかったために、ゲート電極の抵抗の低減が難しかったこと、多結
晶シリコンゲート電極にも空乏層が形成され、実効的なゲート絶縁膜の薄膜化が
難しかったこと等によりショートチャネル化をはかっている割りには高速化が達
成されていないこと、またトレンチ素子分離領域上に延在して設けられたゲート
電極配線上にビアを設け配線体との接続を形成しているため、隣接して別のＭＩ
Ｓ電界効果トランジスタが形成される場合は集積度が上がらなかったこと及び大
電流が必要とされるＭＩＳ電界効果トランジスタの場合はゲート電極幅を広く形
成するため、配線体との接続部から離れた部分のゲート電極端ではゲート電極の
抵抗が大きくなり、低いゲート電圧しか印加できないため、実行的なゲート電極
幅が狭まり、所望のソースドレイン電流を得られなくなるという問題が高集積化
の妨げになりつつあり、さらなる高速化の達成が難しいという問題が顕著になっ
てきたことである。
【課題を解決するための手段】
【０００５】
上記課題は、半導体基板あるいは底部に絶縁膜を有する半導体基板にソースド
レイン領域が設けられ、半導体基板上に直接あるいはゲート絶縁膜を介してゲー
ト電極が設けられた電界効果トランジスタであって、下部のゲート電極部に自己
整合して上部のゲート電極部が幅広く設けられ、且つ前記上部のゲート電極部の
上面及び前記下部のゲート電極部の下面が平坦に設けられた構造からなる金属ゲ
ート電極を具備してなる本発明の電界効果トランジスタによって解決される。
【発明の効果】
【０００６】
本発明によれば、チャネル長を決定する下部のゲート電極部とビア径より幅の
広い上部ゲート電極部からなる自己整合の低抵抗な２段ゲート電極を有するショ
ートチャネルのＭＩＳ電界効果トランジスタを形成することができる。
したがって、ダミーのゲート電極を利用し、不純物領域の活性化に高温処理が
必要な低濃度及び高濃度のソースドレイン領域をゲート電極の形成前に自己整合
して形成できることにより、低抵抗な低融点金属（Al）からなるゲート電極を形
成できるため、ゲート電極の低抵抗化及び空乏層の存在しないゲート電極の形成
による実効的なゲート酸化膜の薄膜化も可能である。
また高誘電率を有するTa2O5をゲート酸化膜として使用できるため、ゲート酸
化膜のやや厚膜化が可能で、ゲート電極と半導体基板（あるいはＳＯＩ基板）間
の微小な電流リークの改善及びゲート容量の低減も可能であり、同時にSiO2膜換
算ではゲート酸化膜の薄膜化も可能である。
またゲート長を規定する下部のゲート電極部と、ビア径より広い上部のゲート
電極部を自己整合して形成した２段のゲート電極を設けることができるため、電
気的特性にすぐれ、且つ余分なゲート電極配線を設けず、必要とされるゲート電
極の直上で配線体との接続を形成できることによる高集積化が可能であり、下部
のゲート電極部の厚さを調整すれば、さらなるゲート長の微細化にも対応可能で
、アスペクト比を増大させることなく、常に良好な埋め込みゲート電極の形成が
可能である。
また低抵抗な２段の金属ゲート電極の上部ゲート電極部のどこででもビア形成
が可能なので所望とされるゲート電圧を印加できるので、ビア形成位置による実
行的なゲート幅の低減を防止することもできる。
また低濃度ソースドレイン領域上に上部ゲート電極部を形成できるため、動作
時のオン抵抗を低減できるのでより高速化が期待できる。
またゲート電極及び絶縁膜の上面を段差がない平坦面に形成できることにより
、極めて信頼性の高い層間絶縁膜及び配線体を形成することもできる。
またＳＯＩ構造に形成すれば、大部分のソースドレイン領域を金属層により形
成することもでき、ソースドレイン領域の低抵抗化及び接合容量の低減化も可能
である。
また完全空乏化したＳＯＩ基板を使用する場合には、空乏層容量を無くせるこ
と及びサブスレッショルド特性の改善による閾値電圧の低減も可能である。
即ち、極めて高速、高信頼、高性能、低電力且つ高集積な半導体集積回路の形
成を可能とする自己整合２段低抵抗金属ゲート電極構造のＭＩＳ電界効果トラン
ジスタを主とするさまざまな電界効果トランジスタを得ることができる。
【発明を実施するための最良の形態】
【０００７】
本願発明のＭＩＳ電界効果トランジスタによれば、半導体基板上に形成した自
己整合の２段ダミーゲート電極（製造方法は別途詳述）を利用して、それぞれ自
己整合して、低濃度及び高濃度のソースドレイン領域を形成して後、２段ダミー
ゲート電極を除去して形成した開孔に上部のゲート電極部及び下部のゲート電極
部からなる２段の低抵抗金属ゲート電極を埋め込み形成できるので、超微細なゲ
ート電極の一律埋め込みの際に生じる、大きなアスペクト比による埋め込みの困
難性を、２段のゲート電極（広い幅の上部のゲート電極部及び極めて狭い幅の下
部のゲート電極部）の埋め込みにより、アスペクト比の増加を抑制して、容易な
埋め込みが達成でき（現状の技術においては、良好な埋め込みはアスペクト比４
程度まで）、微細な下部のゲート電極部でチャネル長を決定した高速なＭＩＳ電
界効果トランジスタを形成することが可能である。
またビア開孔における絶縁膜のエッチング用ガスの透過性のない密な結晶から
なる金属膜で上部のゲート電極部を形成でき、且つビア径より広い幅を有する上
部ゲート電極部を下部のゲート電極部に自己整合して形成できるので、上部ゲー
ト電極部上の一部にビアを設け、ビアを埋め込んだ導電プラグを介して配線体と
の接続をとることができるため、フィールド絶縁膜上に延在する余分のゲート電
極配線（配線体との接続領域用）を形成することなく、高集積なＭＩＳ電界効果
トランジスタを形成することが可能である。
さらにゲート酸化膜、ゲート電極材料、高濃度のソースドレイン領域の形成材
料、基板構造及び基板材料・・・等を工夫することにより、それぞれの目的にあ
ったＭＩＳ電界効果トランジスタを主とするさまざまな電界効果トランジスタを
形成することも可能である。
【実施例１】
【０００８】
全図を通じ同一対象物は同一符号で示す。ただし、側断面図における斜線は主
要な絶縁膜のみに記載し、また発明の要部を示すため、水平方向及び垂直方向の
サイズは正確な寸法を示していない。
図１〜図４は本発明のＭＩＳ電界効果トランジスタにおける第１の実施例で、
図１は平面図（ただし図面を見易くするため、ビアは描かれているが、配線は省
略されている）、図２はチャネル長方向の模式側断面図（ｐ−ｐ矢視断面図）、
図３はチャネル幅方向の模式側断面図（ｑ−ｑ矢視断面図）、図４はゲート電極
の模式拡大立体図で、ｐ型のシリコン基板を使用して形成した微細なＮチャネル
のＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１は
1015cm-3程度のｐ型のシリコン基板、２は1017cm-3程度のｐ型不純物ウエル領域
、３は素子分離領域形成用トレンチ及び埋め込み酸化膜（SiO2）、４は５×1017
cm-3程度のｎ型ソースドレイン領域、５は1020cm-3程度のｎ+ 型ソースドレイン
領域、６は６nm程度のゲート酸化膜（Ta2O5／SiO2）、７は６nm程度のバリアメ
タル（TiN）、８は２段構造のゲート電極（Al）、８ａは下部のゲート電極部（
ゲート長を規定、ゲート長はバリアメタルを含んで40nm程度）、８ｂは上部のゲ
ート電極部（上面が平坦で、ビア径よりやや広めの幅に形成され、一部上にビア
を設け、Al配線との接続を形成）、９は200nm程度の絶縁膜（SiO2）、10は400
nm程度の燐珪酸ガラス（PSG）膜、11は20nm程度のバリアメタル（TiN）、12は
導電プラグ（Ｗ）、13は50nm程度のバリアメタル（TiN）、14は500nm程度のAl
配線（数％のCuを含む）、15は50nm程度のバリアメタル（TiN）を示している。
同図においては、ｐ型のシリコン基板１に閾値電圧を制御するｐ型不純物ウエ
ル領域２及び酸化膜を埋め込んだトレンチ素子分離領域３が選択的に設けられ、
このトレンチ素子分離領域３により画定されたｐ型のシリコン基板１上にゲート
酸化膜（Ta2O5／SiO2）６及びバリアメタル（TiN）７を介してゲート長を決定
する細い下部のゲート電極部８ａとビア径より幅広く形成された上部のゲート電
極部８ｂからなる自己整合の２段ゲート電極（Al）８が設けられ、ｐ型のシリコ
ン基板１には、下部のゲート電極部８ａに自己整合してｎ型ソースドレイン領域
４が、上部のゲート電極部８ｂに自己整合してｎ+型ソースドレイン領域５が設
けられ、２段ゲート電極８を平坦に埋め込んだ絶縁膜９（SiO2）及び絶縁膜９上
に積層された層間絶縁膜（PSG膜）10が設けられており、ｎ+型ソースドレイン
領域５の一部には、絶縁膜９及びPSG膜10を開孔したビアが設けられ、このビア
をバリアメタル（TiN）11を介して平坦に埋め込んだ導電プラグ（Ｗ）12が設け
られ、導電プラグ12に上下にバリアメタル（TiN、13、15）を有するAl配線14が
接続され、２段ゲート電極８の上面の平坦な上部のゲート電極部８ｂの一部には
PSG膜10を開孔したビアが設けられ（下部のゲート電極部８ａの幅より広い）、
このビアをバリアメタル（TiN）11を介して平坦に埋め込んだ導電プラグ（Ｗ）
12が設けられ、導電プラグ12に上下にバリアメタル（TiN、13、15）を有するAl
配線14が接続されている構造からなる超微細なＮチャネルのＭＩＳ電界効果トラ
ンジスタが形成されている。
したがって、製造方法は別途記載するが、ダミーゲート電極を利用し、不純物
領域の活性化に高温処理が必要な低濃度及び高濃度のソースドレイン領域をゲー
ト電極の形成前に自己整合して形成できることにより、低抵抗な低融点金属（Al
）からなるゲート電極を形成できるため、ゲート電極の低抵抗化及び空乏層の存
在しないゲート電極の形成による実効的なゲート酸化膜の薄膜化も可能である。
また高誘電率を有するTa2O5 をゲート酸化膜として使用できるため、ゲート酸
化膜のやや厚膜化が可能で、ゲート電極と半導体基板間の微小な電流リークの改
善及びゲート容量の低減も可能であり、同時にSiO2膜換算ではゲート酸化膜の薄
膜化も可能である。
またゲート長を規定する下部のゲート電極部と、ビア径（小さくするほどコン
タクト抵抗が増大するため、ゲート長を微細にするほどには微細化できない）よ
り広い上部のゲート電極部を自己整合して形成した２段のゲート電極を設けてい
るため、電気的特性にすぐれ、且つゲート電極配線を設けず、必要とされるゲー
ト電極の直上で配線体との接続を形成できることによる高集積化が可能であり、
さらなるゲート長の微細化にも対応可能で、アスペクト比（水平方向に対する深
さ方向の比）を増大させることなく（下部のゲート電極部のゲート長と厚さを調
整することにより対応するため、ゲート長が微細になるほど下部のゲート電極部
の厚さは上部のゲート電極部より薄くなる）常に良好な埋め込みゲート電極の形
成が可能である。
また低抵抗な２段の金属ゲート電極の上部のゲート電極部のどこででもビア形
成が可能なので、所望とされるゲート電圧を印加できるので、ビア形成位置によ
る実行的なゲート幅の低減を防止することもできる。
また低濃度ソースドレイン領域上に上部のゲート電極部を形成できるため、動
作時のオン抵抗を低減できるのでより高速化が期待できる。
またゲート電極及び絶縁膜の上面を段差がない平坦面に形成できることにより
、極めて信頼性の高い層間絶縁膜及び配線体を形成することもできる。
この結果、高速、高信頼、高性能、低電力及び高集積を併せ持つ自己整合２段
低抵抗金属ゲート電極構造のＭＩＳ電界効果トランジスタを得ることができる。
【０００９】
第１の実施例におけるＭＩＳ電界効果トランジスタの製造方法について、図１
５〜図２２及び図２を参照して説明する。ただし、ここでは本発明のＭＩＳ電界
効果トランジスタの形成に関する製造方法のみを記述し、一般の半導体集積回路
に搭載される各種の素子（他のトランジスタ、抵抗、容量等）の形成に関する製
造方法の記述は省略する。
図１５
通常のフォトリソグラフィー技術を利用し、レジスト（図示せず）をマスク層
として、ｐ型のシリコン基板１を１μm程度異方性ドライエッチングし、素子分離
領域形成用のトレンチを形成する。次いでレジスト（図示せず）を除去する。次
いで化学気相成長により、酸化膜（SiO2）を成長し、化学的機械研磨（Ｃｈｅ−
ｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ  以後ＣＭＰと略称す
る）して平坦に埋め込み、トレンチ素子分離領域３を形成する。次いで10nm程度
の酸化膜（SiO2）28を成長する。次いで通常のフォトリソグラフィー技術を利用
し、レジスト（図示せず）及び酸化膜（SiO2）が埋め込まれたトレンチ素子分離
領域３をマスク層として、ｐ型のシリコン基板１に硼素のイオン注入をおこなう
。次いでレジスト（図示せず）を除去する。次いで高温で熱処理し、ｐ型不純物
ウエル領域２を形成し、閾値電圧を制御する。
図１６
次いで化学気相成長により、100nm程度の多結晶シリコン膜（PolySi）29を成
長する。次いでスパッタにより、100nm程度のタングステン膜30を成長する。次
いで通常のフォトリソグラフィー技術を利用し、レジスト（図示せず）をマスク
層として、タングステン膜30を異方性ドライエッチングし、第１のトレンチを形
成する。次いでレジスト（図示せず）を除去する。
図１７
次いで化学気相成長により、40nm程度の窒化膜（Si3N4 ）31を成長する。次い
で窒化膜（Si3N4）31を異方性ドライエッチングし、第１のトレンチの側壁にの
み窒化膜31を残す。次いでタングステン膜30及び窒化膜31をマスク層として、多
結晶シリコン膜（PolySi）29を異方性ドライエッチングし、第２のトレンチを形
成する。
図１８
次いで化学気相成長により、80nm程度の窒化膜（Si3N4）32を成長する。次い
で化学的機械研磨（ＣＭＰ）し、第１及び第２のトレンチに窒化膜（Si3N4）32
を平坦に埋め込む。この窒化膜（31、32）がダミ−のゲ−ト電極となる。（ここ
ではダミ−のゲ−ト電極の形成に同じ膜を使用しているが、イオン注入のマスク
性を考慮し、第１及び第２のトレンチに異なる膜を埋め込んで形成してもよい）
図１９
次いで窒化膜（31、32）をマスク層として、タングステン膜30を異方性ドライ
エッチングする。次いで多結晶シリコン膜（PolySi）29を等方性ドライエッチン
グする。次いで通常のフォトリソグラフィー技術を利用し、レジスト（図示せず
）及び窒化膜（31、32）をマスク層として、砒素をイオン注入し、ｎ+型ソース
ドレイン領域を画定する。次いでレジスト（図示せず）及び窒化膜32をマスク層
として、燐をイオン注入し、ｎ型ソースドレイン領域を画定する。次いでレジス
ト（図示せず）を除去する。（ここで波線は燐のイオン注入領域を、２重波線は
砒素のイオン注入領域を示している）
図２０
次いで酸化膜28を等方性ドライエッチングする。次いで化学気相成長により、
200nm程度の酸化膜（SiO2）９を成長する。次いで化学的機械研磨（ＣＭＰ）し
て平坦に埋め込む。次いで熱処理（800℃程度）をおこない、ｎ型及びｎ+型ソ
ースドレイン領域（４、５）の活性化及び拡散層の制御をおこなう。
図２１
次いでダミーゲート電極である窒化膜（31、32）を異方性ドライエッチングす
る。次いで酸化膜28を異方性ドライエッチングする。次いでゲート酸化膜６（Ta
2O5／SiO2）を成長する。次いで連続スパッタにより、バリアメタルである６nm
程度のTiN及び低抵抗のゲ−ト電極となる80nm程度のAl８を成長する。次いで化
学的機械研磨（ＣＭＰ）して第１及び第２のトレンチに平坦に埋め込む。
図２２
次いで化学気相成長により、400nm程度の燐珪酸ガラス（PSG）膜10を成長す
る。次いで通常のフォトリソグラフィー技術を利用し、レジスト（図示せず）を
マスク層として、選択的にＰＳＧ膜10を異方性ドライエッチングしてビアを開孔
する。次いでレジスト（図示せず）を除去する。次いでスパッタにより、バリア
メタルとなるTiN11を成長する。次いで化学気相成長により、タングステン膜12
を成長する。次いで化学的機械研磨（ＣＭＰ）により、ビアに埋め込み、導電プ
ラグ（Ｗ）12を形成する。
図２
次いでスパッタにより、バリアメタルとなるTiN13を50nm程度成長する。次い
でスパッタにより、配線となるAl（数％のCuを含む）14を500 nm程度成長する。
次いでスパッタにより、バリアメタルとなるTiN15を50nm程度成長する。次いで
通常のフォトリソグラフィー技術を利用し、レジスト（図示せず）をマスク層と
して、バリアメタル（TiN）、Al（数％のCuを含む）及びバリアメタル（TiN）
を異方性ドライエッチングしてバリアメタル（13、15）を上下に有するAl配線14
を形成する。次いでレジスト（図示せず）を除去し、本願発明の第１の製造方法
による自己整合２段低融点金属ゲート型のＭＩＳ電界効果トランジスタを完成す
る。
【実施例２】
【００１０】
図５〜図７は本発明のＭＩＳ電界効果トランジスタにおける第２の実施例で、
図５は平面図（ただし図面を見易くするため、ビアは描かれているが、配線は省
略されている）、図６はチャネル長方向の模式側断面図（ｐ−ｐ矢視断面図）、
図７はチャネル幅方向の模式側断面図（ｑ−ｑ矢視断面図）で、ｐ型のシリコン
基板を使用して形成した微細なＮチャネルのＭＩＳ電界効果トランジスタを含む
半導体集積回路の一部を示しており、１〜15は図２と同じ物を、16はサイドウオ
ール（SiO2）、17はバリアメタル兼エッチングストッパー膜（TiN）、18は絶縁
膜（SiO2）を示している。
同図においては、トレンチ素子分離領域３のエッジと下部のゲート電極部８ａ
（バリアメタル７を含む）のエッジが一致して形成されていること（下部のゲー
ト電極部８ａは素子分離領域に延在していない）、下部のゲート電極部８ａ（バ
リアメタル７を含む）の底部にはバリアメタル兼エッチングストッパー膜17が形
成されていること、ゲート絶縁膜６が下部のゲート電極部８ａ（バリアメタル７
を含む）の直下部のみに形成されていること、下部のゲート電極部８ａ（バリア
メタル７を含む）の側壁にはサイドウオール（SiO2）が形成されていること及び
上部のゲート電極部８ｂ（バリアメタル７を含む）の周囲には絶縁膜18が形成さ
れていること以外は第１の実施例と同じ構造のＮチャネルのＬＤＤ構造のＭＩＳ
電界効果トランジスタが形成されている。
本実施例においても、第１の実施例と同じ効果を得ることができ、またゲート
長がより微細化された場合にも下部の電極部の埋め込みを容易におこなうことが
可能である。（下部の電極部の側壁にゲート絶縁膜を設けないため、アスペクト
比の増大を防止できる）
【００１１】
第２の実施例におけるＭＩＳ電界効果トランジスタの製造方法について、図２
３〜図３０及び図６を参照して説明する。
図２３
ｐ型のシリコン基板１に６nm程度のゲート酸化膜６（Ta2O5／SiO2）を成長す
る。次いで10nm程度のバリアメタル兼エッチングストッパー膜（TiN）17を成長
する。次いで100nm程度の多結晶シリコン膜（PolySi）29を成長する。次いで通
常のフォトリソグラフィー技術を利用し、レジスト（図示せず）をマスク層とし
て、選択的に多結晶シリコン膜29、TiN17、ゲート酸化膜６（Ta2O5／SiO2）及
びｐ型のシリコン基板１（１μm程度）を順次異方性ドライエッチングし、素子分
離領域形成用のトレンチを形成する。次いでレジスト（図示せず）を除去する。
次いで化学気相成長により、酸化膜（SiO2）を成長し、化学的機械研磨（ＣＭＰ
）して平坦に埋め込み、トレンチ素子分離領域３を形成する。次いで通常のフォ
トリソグラフィー技術を利用し、レジスト（図示せず）及び酸化膜（SiO2）が埋
め込まれたトレンチ素子分離領域３をマスク層として、ｐ型のシリコン基板１に
硼素のイオン注入をおこなう。次いでレジスト（図示せず）を除去する。次いで
高温で熱処理し、ｐ型不純物ウエル領域２を形成し、閾値電圧を制御する。
図２４
次いでｐ型のシリコン基板１面にほぼ合わせるようにトレンチに埋め込まれた
酸化膜３を100nm 程度異方性ドライエッチングする。次いで通常のフォトリソグ
ラフィー技術を利用し、レジスト（図示せず）及び酸化膜（SiO2）が埋め込まれ
たトレンチ素子分離領域３をマスク層として、多結晶シリコン膜29及びTiN17を
順次異方性ドライエッチングする。次いでレジスト（図示せず）を除去する。次
いで通常のフォトリソグラフィー技術を利用し、レジスト（図示せず）、多結晶
シリコン膜29及び酸化膜（SiO2）が埋め込まれたトレンチ素子分離領域３をマス
ク層として、燐をイオン注入し、ｎ型ソースドレイン領域４を画定する。次いで
レジスト（図示せず）を除去する。次いで多結晶シリコン膜29をマスク層として
、不要のゲート酸化膜６（Ta2O5／SiO2）を異方性ドライエッチングする。次い
で化学気相成長により、酸化膜（SiO2）を成長する。次いで異方性ドライエッチ
ングし、多結晶シリコン膜29の側壁にサイドウオール16を形成する。次いで10nm
程度のイオン注入用の酸化膜（SiO2、図示せず）を成長する。次いで通常のフォ
トリソグラフィー技術を利用し、レジスト（図示せず）、多結晶シリコン膜29、
サイドウオール16及び酸化膜（SiO2）が埋め込まれたトレンチ素子分離領域３を
マスク層として、砒素をイオン注入し、ｎ+ 型ソースドレイン領域５を画定する
。次いでレジスト（図示せず）を除去する。次いでイオン注入用の酸化膜（図示
せず）をエッチング除去する。次いで熱処理（800℃程度）をおこない、ｎ型及
びｎ+型ソースドレイン領域（４、５）の活性化及び拡散層の制御をおこなう。
図２５
次いで化学気相成長により、120nm程度の酸化膜（SiO2）９を成長する。次い
で化学的機械研磨（ＣＭＰ）して平坦に埋め込む。
図２６
次いで多結晶シリコン膜29上に150nm 程度の選択化学気相成長タングステン膜
33を成長する。次いで化学気相成長により、40nm程度のタングステン膜34を成長
する。次いでタングステン膜34を異方性ドライエッチングし、選択化学気相成長
タングステン膜33の側壁のみにタングステン膜34を残す。この際選択化学気相成
長タングステン膜33が多少エッチングされても差し支えない。
図２７
次いで化学気相成長により、150nm 程度の酸化膜（SiO2）18を成長する。次い
で化学的機械研磨（ＣＭＰ）して平坦に埋め込む。
図２８
次いでタングステン膜（33、34）をマスク層として、酸化膜18を50nm程度全面
異方性ドライエッチングする。次いで酸化膜18をマスク層として、タングステン
膜（33、34）を異方性ドライエッチングし、第１のトレンチを形成する。次いで
露出した多結晶シリコン膜29を異方性ドライエッチングし、第２のトレンチを形
成する。
図２９
次いで連続スパッタにより、バリアメタルである６nm程度のTiN７及び低抵抗
のゲ−ト電極となる80nm程度のAl８を成長する。次いで化学的機械研磨（ＣＭＰ
）して第１及び第２のトレンチに平坦に埋め込む。
図３０
次いで化学気相成長により、400nm程度の燐珪酸ガラス（PSG）膜10を成長す
る。次いで通常のフォトリソグラフィー技術を利用し、レジスト（図示せず）を
マスク層として、選択的にＰＳＧ膜10を異方性ドライエッチングしてビアを開孔
する。次いでレジスト（図示せず）を除去する。次いでスパッタにより、バリア
メタルとなるTiN11を成長する。次いで化学気相成長により、タングステン膜12
を成長する。次いで化学的機械研磨（ＣＭＰ）により、ビアに埋め込み、導電プ
ラグ（Ｗ）12を形成する。
図６
次いでスパッタにより、バリアメタルとなるTiN13を50nm程度成長する。次い
でスパッタにより、配線となるAl（数％のCuを含む）14を500 nm程度成長する。
次いでスパッタにより、バリアメタルとなるTiN15を50nm程度成長する。次いで
通常のフォトリソグラフィー技術を利用し、レジスト（図示せず）をマスク層と
して、バリアメタル（TiN）、Al（数％のCuを含む）及びバリアメタル（TiN）
を異方性ドライエッチングしてバリアメタル（13、15）を上下に有するAl配線14
を形成する。次いでレジスト（図示せず）を除去し、本願発明の第２の製造方法
による自己整合２段低融点金属ゲート型のＭＩＳ電界効果トランジスタを完成す
る。
【実施例３】
【００１２】
図８は本発明のＭＩＳ電界効果トランジスタにおける第３の実施例の模式側断
面図（チャネル長方向）で、ｐ型のシリコン基板を使用して形成した微細なＮチ
ャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており
、１〜15、17は図２及び図６と同じ物を、19はサイドウオール（SiO2）を示して
いる。
同図においては、下部のゲート電極部８ａ（バリアメタル７を含む）の底部に
はバリアメタル兼エッチングストッパー膜17が形成されていること、ゲート絶縁
膜６が下部のゲート電極部８ａ（バリアメタル７を含む）の直下部のみに形成さ
れていること、及び下部のゲート電極部８ａ（バリアメタル７を含む）が上部の
ゲート電極部８ｂ（バリアメタル７を含む）からなめらかな曲面をえがいて細い
柱状に形成されるように内部にむかうサイドウオール（SiO2）19が形成されてい
ること以外は第１の実施例とほぼ同じ構造のＮチャネルのＬＤＤ構造のＭＩＳ電
界効果トランジスタが形成されている。
本実施例においては、ゲート電極が変形２段ゲート構造に形成されているため
、製造プロセスはやや繁雑になるが、下部のゲート電極部８ａの埋め込みが極め
て容易であり、第１の実施例と同じ効果を得ることができる。
【実施例４】
【００１３】
図９は本発明のＭＩＳ電界効果トランジスタにおける第４の実施例の模式側断
面図（チャネル長方向）で、ｐ型のシリコン基板を使用して形成した微細なＮチ
ャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており
、１〜18は図２及び図６と同じ物を、20はバリアメタル（TiN）を示している。
同図においては、下部のゲート電極部８ａと上部のゲート電極部８ｂが別々の
製造プロセスで自己整合して形成されている以外は第２の実施例と同じ構造のＮ
チャネルのＬＤＤ構造のＭＩＳ電界効果トランジスタが形成されている。ここで
は下部のゲート電極部８ａと上部のゲート電極部８ｂには同じ電極材料を使用し
ているが、異なる電極材料を使用しても差し支えない。
本実施例においても、第１の実施例と同じ効果を得ることができる。
【実施例５】
【００１４】
図１０は本発明のＭＩＳ電界効果トランジスタにおける第５の実施例の模式側
断面図（チャネル長方向）で、ｐ型のシリコン基板上に絶縁膜を介して設けたｐ
型のＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を使用して形成
したＳＯＩ型の微細なＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集
積回路の一部を示しており、１、３〜15は図２と同じ物を、21は厚さ50nm程度の
ｐ型のＳＯＩ基板、22はＳＯＩ用の酸化膜（SiO2）を示している。
同図においては、ｐ型のシリコン基板上に形成した酸化膜（SiO2）22上に設け
たｐ型のＳＯＩ基板21を使用している以外は第１の実施例と同じ構造のＮチャネ
ルのＬＤＤ構造のＭＩＳ電界効果トランジスタが形成されている。
本実施例においては、第１の実施例の効果に加え、ソースドレイン領域の接合
容量の低減が可能で、さらなる高速化が達成できる。また薄膜のＳＯＩ基板上に
ゲート構造を形成しているので、ＳＯＩ基板を完全に空乏化できるため、ゲート
酸化膜下の反転層と基板との間の空乏層容量を無くすことが可能であり、ゲート
電極に加えた電圧がゲート電極と反転層の間だけに印加できることになり、サブ
スレッショルド特性を改善できるので閾値電圧を低減でき、低電力化を可能にす
ることもできる。
【実施例６】
【００１５】
図１１は本発明のＭＩＳ電界効果トランジスタにおける第６の実施例の模式側
断面図（チャネル長方向）で、ｐ型のシリコン基板上に絶縁膜を介して設けたｐ
型のＳＯＩ基板を使用して形成したＳＯＩ型の微細なＮチャネルのＭＩＳ電界効
果トランジスタを含む半導体集積回路の一部を示しており、１、３〜17、21、22
は図２、図６及び図１０と同じ物を、23はバリアメタル（TiN）、24はメタルソ
ースドレイン領域（Ｗ）、25は酸化膜（SiO2）を示している。
なお、本願発明におけるメタルソースドレイン領域とは、シリコン半導体基板
に形成した不純物領域と金属膜との化合物（シリサイド）からなる慣例的なメタ
ルソースドレイン領域とは異なり不純物領域を含まない金属膜又は合金膜のみの
領域である。
同図においては、酸化膜を埋め込んだトレンチ素子分離領域３が下部のゲート
電極部８ａと同じ高さにまで形成されていること、下部のゲート電極部８ａ及び
トレンチ素子分離領域３の側壁にサイドウオール（SiO2）が形成されていること
、サイドウオール（SiO2）の直下部のみにｎ型及びｎ+ 型ソースドレイン領域（
４、５）が設けられたＳＯＩ基板21が形成されていること及び大部分のｎ+型ソ
ースドレイン領域５が設けられたＳＯＩ基板21の替わりに側面及び底面にバリア
メタル（TiN）23を有するメタルソースドレイン領域（Ｗ）24が形成され、この
メタルソースドレイン領域24上で導電プラグ12を介しAl配線14との接続がなされ
ていること以外は第５の実施例とほぼ同じ構造のＮチャネルのＬＤＤ構造のＭＩ
Ｓ電界効果トランジスタが形成されている。
本実施例においても、第１及び第５の実施例と同じ効果を得ることができ、ま
たソースドレイン領域の抵抗を低減できることにより、さらなる高速化が期待で
きる。
【実施例７】
【００１６】
図１２は本発明のＭＩＳ電界効果トランジスタにおける第７の実施例の模式側
断面図（チャネル長方向）で、ｐ型のシリコン基板上に選択的に形成したｐ型の
エピタキシャルシリコン層を使用して形成した疑似ＳＯＩ型の微細なＮチャネル
のＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜
15、23、24は図２及び図１１と同じ物を、26はｐ型のエピタキシャルシリコン層
を示している。
同図においては、酸化膜を埋め込んだトレンチ素子分離領域３間に選択的にｐ
型のエピタキシャルシリコン層26が設けられ、このｐ型のエピタキシャルシリコ
ン層26にｐ型の不純物ウエル領域、ｎ型及びｎ+ 型ソースドレイン領域（４、５
）が設けられ、ｎ+ 型ソースドレイン領域５に接してトレンチ素子分離領域３上
に側面及び底面にバリアメタル（TiN）23を有するメタルソースドレイン領域（
Ｗ）24が選択的に形成され、このメタルソースドレイン領域24上で導電プラグ12
を介しAl配線14との接続がなされていること以外は第１の実施例とほぼ同じ構造
のＮチャネルのＬＤＤ構造のＭＩＳ電界効果トランジスタが形成されている。
本実施例においても、第１の実施例と同じ効果を得ることができ、またソース
ドレイン領域の抵抗及び容量の低減ができることにより、さらなる高速化が期待
できる。
【実施例８】
【００１７】
図１３は本発明のＭＩＳ電界効果トランジスタにおける第８の実施例の模式側
断面図（チャネル長方向）で、ｐ型のシリコン基板を使用して形成した微細なＮ
チャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示してお
り、１〜15、19、20は図２、図８及び図９と同じ物を、27は絶縁膜（Si3N4）を
示している。
同図においては、ｐ型のシリコン基板１に閾値電圧を制御するｐ型不純物ウエ
ル領域２及び酸化膜を埋め込んだトレンチ素子分離領域３が選択的に設けられ、
このトレンチ素子分離領域３により画定されたｐ型のシリコン基板１に選択的に
トレンチが設けられ、このトレンチに薄いサイドウオール19（絶縁性を高めるた
め）、ゲート酸化膜（Ta2O5／SiO2）６及びバリアメタル（TiN）７を介して下
部のゲート電極部８ａが平坦に埋め込まれ、この下部のゲート電極部８ａ上面に
接し、絶縁膜（Si3N4）を介してｐ型のシリコン基板１上に延在したバリアメタ
ル（TiN）20を有する上部のゲート電極部８ｂが設けられ、下部のゲート電極部
８ａに自己整合して、ｐ型のシリコン基板１にｎ+型ソースドレイン領域５が設
けられ、このｎ+型ソースドレイン領域５の底部にｎ型ソースドレイン領域４が
設けられ、ｎ+型ソースドレイン領域５の一部には絶縁膜９及びPSG膜10を開孔
したビアが設けられ、このビアをバリアメタル（TiN）11を介して平坦に埋め込
んだ導電プラグ（Ｗ）12が設けられ、この導電プラグ12に上下にバリアメタル（
TiN、13、15）を有するAl配線14が接続され、２段ゲート電極の上面の平坦な上
部のゲート電極部８ｂの一部にはPSG膜10を開孔したビアが設けられ（下部のゲ
ート電極部８ａの幅より広い）、このビアをバリアメタル（TiN）11を介して平
坦に埋め込んだ導電プラグ（Ｗ）12が設けられ、この導電プラグ12に上下にバリ
アメタル（TiN、13、15）を有するAl配線14が接続されている構造からなる微細
なＮチャネルのＭＩＳ電界効果トランジスタが形成されている。
本実施例においても、製造プロセスは異なるが、第１の実施例の効果を得るこ
とが可能である。
【実施例９】
【００１８】
図１４は本発明のＭＩＳ電界効果トランジスタにおける第９の実施例の模式側
断面図（チャネル長方向）で、ｐ型のシリコン基板上に選択的に形成したｐ型の
エピタキシャルシリコン層を使用して形成した微細なＮチャネルのＭＩＳ電界効
果トランジスタを含む半導体集積回路の一部を示しており、１〜15、20、26、27
は図２、図９、図１２及び図１３と同じ物を示している。
同図においては、ｐ型のシリコン基板１にトレンチを形成して、薄いサイドウ
オール19（絶縁性を高めるため）、ゲート酸化膜（Ta2O5／SiO2）６及びバリア
メタル（TiN）７を介して下部のゲート電極部８ａを埋め込む替わりに、選択的
に形成したｐ型のエピタキシャルシリコン層26にｎ+型ソースドレイン領域５が
設けられ、このｎ+型ソースドレイン領域５の底部にｎ型ソースドレイン領域４
が設けられている以外は第８の実施例とほぼ同じ構造のＮチャネルのＬＤＤ構造
のＭＩＳ電界効果トランジスタが形成されている。
本実施例においても、製造プロセスは異なるが、第１の実施例の効果を得るこ
とが可能である。
【産業上の利用可能性】
【００１９】
上記実施例の説明においては、ＮチャネルのＭＩＳ電界効果トランジスタにつ
いて説明しているが、ＰチャネルのＭＩＳ電界効果トランジスタに適用してもよ
い（ただし、ホットキャリア効果を考慮しなくてよいため、低濃度のソースドレ
イン領域を設ける必要がない）し、Ｃ−ＭＯＳ及びバイＣ−ＭＯＳに適用するこ
とも可能である。
また、バリアメタルとしてTiNを使用しているが、これに限定されるものでは
ないし、導電プラグもＷに限定されるものでもない。さらにゲート電極もAlに限
定されるものではなく、メタルソースドレイン領域もＷに限定されるものではな
く、同様の特性が得られる低抵抗の金属あるいは金属化合物であればどのような
ものであってもよい。
また、本願発明においては、自己整合の２段ゲート電極として説明しているが
、本願発明の製造プロセスを応用すれば３段ゲート電極を形成することも可能で
あるし、第３の実施例のように形状を変形した２段ゲート構造を使用してもよく
、いずれも本願発明は成立する。
また製造方法においても、２つの実施例について説明したが、これらの製造方
法に限定されるものではなく、自己整合の２段のダミーゲート電極が形成できれ
ば本願発明は製造可能である。
また本願発明をゲート絶縁膜が存在するＭＩＳ電界効果トランジスタのゲート
電極に適用しているが、ゲート絶縁膜が存在しない接合形電界効果トランジスタ
、金属／半導体接合を利用するショットキー接合形電界効果トランジスタ（ＭＥ
ＳＦＥＴ）及び高電子移動度トランジスタ等のゲート電極、あるいは各種半導体
メモリセル（フラッシュメモリ、ＥＥＰＲＯＭ等）、液晶デイスプレイまたは有
機ＥＬ（エレクトロルミネッセンス）デイスプレイ用の薄膜トランジスタ（ＴＦ
Ｔ）、有機トランジスタ・・・・等のゲート電極（あるいは名称は異なるが同様
の働きをする電極）として適用することも可能である。
【図面の簡単な説明】
【００２０】
【図１】本発明のＭＩＳ電界効果トランジスタにおける第１の実施例の模式            平面図
【図２】本発明のＭＩＳ電界効果トランジスタにおける第１の実施例の模式            側断面図（チャネル長方向）
【図３】本発明のＭＩＳ電界効果トランジスタにおける第１の実施例の模式            側断面図（チャネル幅方向）
【図４】本発明のＭＩＳ電界効果トランジスタにおける第１の実施例のゲー            ト電極の模式拡大立体図
【図５】本発明のＭＩＳ電界効果トランジスタにおける第２の実施例の模式            平面図
【図６】本発明のＭＩＳ電界効果トランジスタにおける第２の実施例の模式            側断面図（チャネル長方向）
【図７】本発明のＭＩＳ電界効果トランジスタにおける第２の実施例の模式            側断面図（チャネル幅方向）
【図８】本発明のＭＩＳ電界効果トランジスタにおける第３の実施例の模式            側断面図（チャネル長方向）
【図９】本発明のＭＩＳ電界効果トランジスタにおける第４の実施例の模式            側断面図（チャネル長方向）
【図１０】本発明のＭＩＳ電界効果トランジスタにおける第５の実施例の模              式側断面図（チャネル長方向）
【図１１】本発明のＭＩＳ電界効果トランジスタにおける第６の実施例の模              式側断面図（チャネル長方向）
【図１２】本発明のＭＩＳ電界効果トランジスタにおける第７の実施例の模              式側断面図（チャネル長方向）
【図１３】本発明のＭＩＳ電界効果トランジスタにおける第８の実施例の模              式側断面図（チャネル長方向）
【図１４】本発明のＭＩＳ電界効果トランジスタにおける第９の実施例の模              式側断面図（チャネル長方向）
【図１５】本発明のＭＩＳ電界効果トランジスタにおける第１の製造方法の              工程断面図
【図１６】本発明のＭＩＳ電界効果トランジスタにおける第１の製造方法の              工程断面図
【図１７】本発明のＭＩＳ電界効果トランジスタにおける第１の製造方法の              工程断面図
【図１８】本発明のＭＩＳ電界効果トランジスタにおける第１の製造方法の              工程断面図
【図１９】本発明のＭＩＳ電界効果トランジスタにおける第１の製造方法の              工程断面図
【図２０】本発明のＭＩＳ電界効果トランジスタにおける第１の製造方法の              工程断面図
【図２１】本発明のＭＩＳ電界効果トランジスタにおける第１の製造方法の              工程断面図
【図２２】本発明のＭＩＳ電界効果トランジスタにおける第１の製造方法の              工程断面図
【図２３】本発明のＭＩＳ電界効果トランジスタにおける第２の製造方法の              工程断面図
【図２４】本発明のＭＩＳ電界効果トランジスタにおける第２の製造方法の              工程断面図
【図２５】本発明のＭＩＳ電界効果トランジスタにおける第２の製造方法の              工程断面図
【図２６】本発明のＭＩＳ電界効果トランジスタにおける第２の製造方法の              工程断面図
【図２７】本発明のＭＩＳ電界効果トランジスタにおける第２の製造方法の              工程断面図
【図２８】本発明のＭＩＳ電界効果トランジスタにおける第２の製造方法の              工程断面図
【図２９】本発明のＭＩＳ電界効果トランジスタにおける第２の製造方法の              工程断面図
【図３０】本発明のＭＩＳ電界効果トランジスタにおける第２の製造方法の              工程断面図
【図３１】従来のＭＩＳ電界効果トランジスタの模式平面図
【図３２】従来のＭＩＳ電界効果トランジスタの模式側断面図（チャネル長              方向）
【図３３】従来のＭＩＳ電界効果トランジスタの模式側断面図（チャネル幅              方向）
【符号の説明】
【００２１】
１  ｐ型のシリコン基板
２  ｐ型不純物ウエル領域
３  素子分離領域形成用トレンチ及び埋め込み酸化膜（SiO2）
４  ｎ型ソースドレイン領域
５  ｎ+ 型ソースドレイン領域
６  ゲート酸化膜（Ta2O5／SiO2）
７  バリアメタル（TiN）
８  ゲート電極（Al）
８ａ  下部のゲート電極部（Al）
８ｂ  上部のゲート電極部（Al）
９  絶縁膜（SiO2）
10  燐珪酸ガラス（PSG）膜
11  バリアメタル（TiN）
12  導電プラグ（Ｗ）
13  バリアメタル（TiN）
14  Al配線（数％のCuを含む）
15  バリアメタル（TiN）
16  サイドウオール（SiO2）
17  バリアメタル兼エッチングストッパー膜（TiN）
18  絶縁膜（SiO2）
19  サイドウオール（SiO2）
20  バリアメタル（TiN）
21  ｐ型のＳＯＩ基板
22  ＳＯＩ用の絶縁膜（SiO2）
23  バリアメタル（TiN）
24  メタルソースドレイン領域（Ｗ）
25  絶縁膜（SiO2）
26  ｐ型のエピタキシャルシリコン層
27  窒化膜（Si3N4）
28  絶縁膜（SiO2）
29  PolySi膜
30  タングステン膜（Ｗ）
31  窒化膜（Si3N4）
32  窒化膜（Si3N4 ）
33  選択化学気相成長タングステン膜（Ｗ）
34  化学気相成長タングステン膜（Ｗ）
【図１】
2005116592.tif 000003
【図２】
2005116592.tif 000004
【図３】
2005116592.tif 000005
【図４】
2005116592.tif 000006
【図５】
2005116592.tif 000007
【図６】
2005116592.tif 000008
【図７】
2005116592.tif 000009
【図８】
2005116592.tif 000010
【図９】
2005116592.tif 000011
【図１０】
2005116592.tif 000012
【図１１】
2005116592.tif 000013
【図１２】
2005116592.tif 000014
【図１３】
2005116592.tif 000015
【図１４】
2005116592.tif 000016
【図１５】
2005116592.tif 000017
【図１６】
2005116592.tif 000018
【図１７】
2005116592.tif 000019
【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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