(57)【要約】【課題】  プログラマブルデバイス及びＣＡＤシミュレータによる被検証回路の検証結果の比較が容易であり、動作不良の原因特定に要する時間を短縮することができるシミュレーション解析システム、アクセラレータ装置及びエミュレータ装置を提供する。【解決手段】  被検証回路４ｂが書き込まれ、ハードウエアによる被検証回路４ｂの動作検証を行うＦＰＧＡ４と、パーソナルコンピュータＡ１上において被検証回路のシミュレーションを実行し、ソフトウエアによる被検証回路の動作検証を行うＣＡＤシミュレータ２と、ハードウエアによる検証結果及びソフトウエアによる検証結果が互いに異なる場合に、ＦＰＧＡ４及びＣＡＤシミュレータ２を動作周期ごとに同期させながら並列動作させる並列動作制御部７と、ＦＰＧＡ４及びＣＡＤシミュレータ２の出力波形を動作周期ごとに表示する表示部８により構成される。【選択図】図１
2005227958.tif 000002
【特許請求の範囲】
【請求項１】
被検証回路が書き込まれ、ハードウエアによる被検証回路の動作検証を行うプログラマブルデバイスと、
情報処理装置上において被検証回路のシミュレーションを実行し、ソフトウエアによる被検証回路の動作検証を行うＣＡＤシミュレータと、
上記ハードウエアによる検証結果及び上記ソフトウエアによる検証結果が互いに異なる場合に、当該プログラマブルデバイス及びＣＡＤシミュレータを動作周期ごとに同期させながら並列動作させる並列動作手段と、
上記プログラマブルデバイス及びＣＡＤシミュレータの出力波形を動作周期ごとに表示する表示手段とを備えたことを特徴とするシミュレーション解析システム。
【請求項２】
上記ＣＡＤシミュレータは、被検証回路内の記憶素子における信号状態を所定のシミュレーション期間内で間欠的な保持周期で一時保持する信号状態保持手段を有し、
上記ＣＡＤシミュレータが、一時保持された上記信号状態に基づいて、並列動作における再度のシミュレーションを検証結果の不一致箇所に最も近い上記保持周期から開始することを特徴とする請求項１に記載のシミュレーション解析システム。
【請求項３】
上記プログラマブルデバイスは、上記ＣＡＤシミュレータによる再度のシミュレーションに基づいて並列動作を開始し、
上記表示手段が、不一致箇所の直前から上記プログラマブルデバイス内における信号状態の表示を開始することを特徴とする請求項２に記載のシミュレーション解析システム。
【請求項４】
上記プログラマブルデバイスが、周辺機器との入出力制御を行う周辺回路を搭載したボード上に設けられ、
上記表示手段が、上記周辺回路内における信号状態の表示を行うことを特徴とする請求項１に記載のシミュレーション解析システム。
【請求項５】
被検証回路が書き込まれ、ハードウエアによる被検証回路の動作検証を行うプログラマブルデバイスと、情報処理装置上において被検証回路のシミュレーションを実行し、ソフトウエアによる被検証回路の動作検証を行うＣＡＤシミュレータとで検証結果が異なる場合に、当該プログラマブルデバイス及びＣＡＤシミュレータを動作周期ごとに同期させながら並列動作させる並列動作手段と、
上記プログラマブルデバイス及びＣＡＤシミュレータの出力波形を動作周期ごとに表示する表示手段とを備えたことを特徴とするアクセラレータ装置。
【請求項６】
被検証回路が書き込まれ、ハードウエアによる被検証回路の動作検証を行うプログラマブルデバイスと、情報処理装置上において被検証回路のシミュレーションを実行し、ソフトウエアによる被検証回路の動作検証を行うＣＡＤシミュレータとで検証結果が異なる場合に、当該プログラマブルデバイス及びＣＡＤシミュレータを動作周期ごとに同期させながら並列動作させる並列動作手段と、
上記プログラマブルデバイス及びＣＡＤシミュレータの出力波形を動作周期ごとに表示する表示手段とを備えたことを特徴とするエミュレータ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シミュレーション解析システム、アクセラレータ装置及びエミュレータ装置に係り、さらに詳しくは、プログラマブルデバイスによる被検証回路の動作検証の結果と、ＣＡＤシミュレータによる被検証回路の動作検証の結果とが互いに異なる場合に、その不一致箇所を解析するシミュレーション解析システムの改良に関する。
【背景技術】
【０００２】
ＣＡＤ（Computer Aided Design）シミュレータにより論理検証された電気回路をプログラマブルデバイスに書き込み、当該電気回路が実際に正しく動作するか否かを確認する動作確認が従来から行われている。プログラマブルデバイスによる動作結果がＣＡＤシミュレータによるシミュレーション結果と異なる場合、ロジックアナライザや内部ノードトレースツールなどを用いて、プログラマブルデバイス内における出力波形や信号状態を表示させて不一致箇所の解析が行われる。
【０００３】
この様な不一致箇所の解析では、ＣＡＤシミュレータによる当該電気回路のシミュレーションと比較することにより、プログラマブルデバイス上での不具合であるか、周辺機器との入出力制御を行う入出力インターフェースなどの周辺回路上での不具合であるかの不具合箇所の切り分けを行うことができる。しかし、プログラマブルデバイス及びＣＡＤシミュレータにおける被検証回路の動作検証が個々に行われるので、検証結果の比較が容易ではなく、動作不良の原因特定に多大な時間を要してしまうという問題があった。
【０００４】
また、電気回路の論理検証を高速化したり、ソフトウエアと組み合わせた動作検証を早期にかつ高速に行うのに、アクセラレーション技術やエミュレーション技術が従来から用いられている。例えば、プログラマブルデバイスに被検証回路を書き込み、このプログラマブルデバイスを動作させることで、ＣＡＤシミュレータを用いるのに比べて当該被検証回路の論理検証が高速化される。このとき、プログラマブルデバイスに書き込まれた被検証回路内における信号状態が抽出されるようにすることによって、ＣＡＤシミュレータによる解析と同等のデバッグ環境を得ることができる。しかし、プログラマブルデバイスが被検証回路の論理設計通りに動作しないことが考えられる場合、動作不良が生じた際に、当該被検証回路の論理設計に不具合があるのか、プログラマブルデバイスに被検証回路を書き込むことにより生じた不具合であるのかの見極めが困難であるという問題があった。
【特許文献１】特開平１０−１０１９６号公報
【特許文献２】特開２０００−２１５２２６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述した通り、従来のシミュレーション解析では、プログラマブルデバイス及びＣＡＤシミュレータによる検証結果の比較が容易ではなく、動作不良の原因特定に多大な時間を要するという問題があった。また、プログラマブルデバイスが被検証回路の論理設計通りに動作しないことが考えられる場合、動作不良が生じた際に、当該被検証回路の論理設計に不具合があるのか、プログラマブルデバイスに被検証回路を書き込むことにより生じた不具合であるのかの見極めが困難であるという問題があった。
【０００６】
本発明は、上記事情に鑑みてなされたものであり、動作不良の原因特定に要する時間を短縮することができるシミュレーション解析システム、アクセラレータ装置及びエミュレータ装置を提供することを目的としている。特に、プログラマブルデバイス及びＣＡＤシミュレータによる検証結果の比較が容易であるシミュレーション解析システムを提供することを目的としている。
【０００７】
また、プログラマブルデバイスが被検証回路の論理設計通りに動作しないことが考えられる場合であっても、動作不良が生じた際に、当該被検証回路の論理設計に不具合があるのか、プログラマブルデバイスに被検証回路を書き込むことにより生じた不具合であるのかの見極めが容易であるシミュレーション解析システムを提供することを目的としている。
【課題を解決するための手段】
【０００８】
本発明によるシミュレーション解析システムは、被検証回路が書き込まれ、ハードウエアによる被検証回路の動作検証を行うプログラマブルデバイスと、情報処理装置上において被検証回路のシミュレーションを実行し、ソフトウエアによる被検証回路の動作検証を行うＣＡＤシミュレータと、上記ハードウエアによる検証結果及び上記ソフトウエアによる検証結果が互いに異なる場合に、当該プログラマブルデバイス及びＣＡＤシミュレータを動作周期ごとに同期させながら並列動作させる並列動作手段と、上記プログラマブルデバイス及びＣＡＤシミュレータの出力波形を動作周期ごとに表示する表示手段とにより構成される。
【０００９】
この様な構成によれば、プログラマブルデバイス及びＣＡＤシミュレータが動作周期ごとに同期しながら並列動作され、それぞれの出力波形が動作周期ごとに表示されるので、プログラマブルデバイス及びＣＡＤシミュレータによる検証結果を容易に比較することができ、動作不良の原因特定に要する時間を短縮することができる。また、ＣＡＤシミュレータによる検証結果が表示されるので、プログラマブルデバイスが被検証回路の論理設計通りに動作しないことが考えられる場合であっても、動作不良が生じた際に、当該被検証回路の論理設計に不具合があるのか、プログラマブルデバイスに被検証回路を書き込むことにより生じた不具合であるのかの見極めを容易に行うことができる。
【００１０】
特に、上記ＣＡＤシミュレータが、被検証回路内の記憶素子における信号状態を所定のシミュレーション期間内で間欠的な保持周期で一時保持する信号状態保持手段を有し、上記ＣＡＤシミュレータが、一時保持された上記信号状態に基づいて、並列動作における再度のシミュレーションを検証結果の不一致箇所に最も近い上記保持周期から開始するように構成すれば、ＣＡＤシミュレータによる再度のシミュレーションが不一致箇所に最も近い保持周期から開始されるので、再シミュレーションに要する時間が削減され、動作不良の原因特定に要する時間をさらに短縮することができる。
【００１１】
本発明によるアクセラレータ装置は、被検証回路が書き込まれ、ハードウエアによる被検証回路の動作検証を行うプログラマブルデバイスと、情報処理装置上において被検証回路のシミュレーションを実行し、ソフトウエアによる被検証回路の動作検証を行うＣＡＤシミュレータとで検証結果が異なる場合に、当該プログラマブルデバイス及びＣＡＤシミュレータを動作周期ごとに同期させながら並列動作させる並列動作手段と、上記プログラマブルデバイス及びＣＡＤシミュレータの出力波形を動作周期ごとに表示する表示手段とにより構成される。
【００１２】
本発明によるエミュレータ装置は、被検証回路が書き込まれ、ハードウエアによる被検証回路の動作検証を行うプログラマブルデバイスと、情報処理装置上において被検証回路のシミュレーションを実行し、ソフトウエアによる被検証回路の動作検証を行うＣＡＤシミュレータとで検証結果が異なる場合に、当該プログラマブルデバイス及びＣＡＤシミュレータを動作周期ごとに同期させながら並列動作させる並列動作手段と、上記プログラマブルデバイス及びＣＡＤシミュレータの出力波形を動作周期ごとに表示する表示手段とにより構成される。
【発明の効果】
【００１３】
本発明によるシミュレーション解析システム、アクセラレータ装置及びエミュレータ装置によれば、プログラマブルデバイス及びＣＡＤシミュレータによる検証結果を容易に比較することができるので、動作不良の原因特定に要する時間を短縮することができる。
【００１４】
また、ＣＡＤシミュレータによる検証結果が表示されるので、プログラマブルデバイスが被検証回路の論理設計通りに動作しないことが考えられる場合であっても、当該被検証回路の論理設計に不具合があるのか、プログラマブルデバイスに被検証回路を書き込むことにより生じた不具合であるのかの見極めを容易に行うことができる。
【発明を実施するための最良の形態】
【００１５】
実施の形態１．
図１は、本発明の実施の形態１によるシミュレーション解析システムの一構成例を示したブロック図である。本実施の形態によるシミュレーション解析システム１は、被検証回路のシミュレーションを実行するＣＡＤシミュレータ２を有し、各種情報処理を行うパーソナルコンピュータＡ１と、周辺機器との入出力制御を行う周辺回路３及びプログラマブルデバイスとしてのＦＰＧＡ（Field Programmable Gate Array）４を搭載するボードＡ２とからなり、ＵＳＢなどの通信手段を介して互いに接続されている。
【００１６】
このシミュレーション解析システム１では、ソフトウエア、すなわち、ＣＡＤシミュレータ２による被検証回路の動作検証が行われるとともに、ハードウエア、すなわち、ＦＰＧＡ４による被検証回路の動作検証が行われ、これらの検証結果が互いに異なる場合に、ＣＡＤシミュレータ２及びＦＰＧＡ４を並列動作させ、これらによる出力波形がパーソナルコンピュータＡ１上に表示される。
【００１７】
パーソナルコンピュータＡ１は、ＣＡＤシミュレータ２、回路構成記憶部５、主制御部６、並列動作制御部７、表示部８、通信制御部９及び試験データ記憶部１０により構成され、ＣＡＤシミュレータ２は、内部信号ダンプ制御部２ａ、波形ビューワ２ｂ、信号状態保持部２ｃ及びＰＬＩ（Programming Language Interface）制御部２ｄからなる。また、ＦＰＧＡ４は、書き換え可能な集積回路であり、マッピングツールなどにより書き込まれた被検証回路４ｂと、被検証回路４ｂ内における信号状態を抽出するための内部信号ダンプ回路４ａとからなる。
【００１８】
通信制御部９は、ＵＳＢなどの通信手段を介してボードＡ２上の周辺回路３に接続され、入出力データの送受信制御を行っている。試験データ記憶部１０は、ＣＡＤシミュレータ２及びＦＰＧＡ４による動作検証に用いる入力データを記憶する記憶手段であり、テストベンチデータや制御データがシミュレーションデータとして格納されている。回路構成記憶部５は、被検証回路の回路構成を記憶する記憶手段であり、ＦＰＧＡ４に被検証回路４ｂを書き込むのに用いられるデータと同一のデータが格納されている。例えば、被検証回路を構成する演算素子や記憶素子などの素子の種類、接続関係を示すデータが格納されている。
【００１９】
内部信号ダンプ制御部２ａは、パーソナルコンピュータＡ１上で実行される回路構成記憶部５上の被検証回路のシミュレーションにおいて、被検証回路内における信号状態の取り出し制御を行っている。この内部信号の取り出し制御は、シミュレーションデータに埋め込まれる内部信号ダンプコードに基づいて行われる。
【００２０】
波形ビューワ２ｂは、出力波形を表示部８上に表示させるためのプロセッサであり、内部信号ダンプ制御部２ａにより取り出された内部信号などの信号状態が動作周期ごとに表示される。信号状態保持部２ｃは、回路構成記憶部５に記憶された被検証回路を用いてパーソナルコンピュータＡ１上で実行されるシミュレーションの結果を一時記憶する記憶手段である。ここでは、シミュレーション結果として、被検証回路内の記憶素子における信号状態が一時保持される。この信号状態保持部２ｃでは、所定のシミュレーション期間内において連続的な保持周期又は間欠的な保持周期で一時保持が行われる。例えば、シミュレーション期間内において、信号状態を一時保持させる期間と一時保持させない期間とが交互に繰り返される。この様に内部信号を一時保持することにより、シミュレーションを再度実行する場合、ＣＡＤシミュレータ２は、再度のシミュレーションを必要に応じてシミュレーション期間の途中からでも実行することができる。なお、シミュレーション期間は、一連の入力データからなるシミュレーションデータの入力開始から検証結果の出力終了までの期間である。また、保持周期は、被検証回路の回路構成やシミュレーションデータに応じて定められる。
【００２１】
ＰＬＩ制御部２ｄは、シミュレーションデータをボードＡ２上のＦＰＧＡ４に送信する際と、ＦＰＧＡ４による出力データを受信した際とにフォーマットを変換する制御を行っている。このフォーマットの変換制御は、シミュレーションデータに埋め込まれるＰＬＩ制御コードに基づいて行われる。つまり、ＣＡＤシミュレータ２においてシミュレーションデータに基づく被検証回路の動作検証が行われるとともに、ＦＰＧＡ４において当該シミュレーションデータに基づく被検証回路４ｂの動作検証が行われる。ＦＰＧＡ４による動作検証の結果は波形ビューワ２ｂによって表示部８に出力され、内部信号ダンプ回路４ａにより抽出された内部信号の信号状態が出力波形として動作周期ごとに表示される。
【００２２】
並列動作制御部７は、ＣＡＤシミュレータ２及びＦＰＧＡ４を交互に動作させるとともに、シミュレーションデータごとの動作検証の結果が互いに異なる場合に、ＣＡＤシミュレータ２及びＦＰＧＡ４を並列動作させる制御を行っている。すなわち、ＦＰＧＡ４による被検証回路４ｂの検証結果がＣＡＤシミュレータ２による回路構成記憶部５上の被検証回路の検証結果と一致しなかった場合、ＣＡＤシミュレータ２及びＦＰＧＡ４が動作周期ごとに同期しながら動作され、それぞれの出力波形が波形ビューワ２ｂによって同時に表示される。
【００２３】
この並列動作では、信号状態保持部２ｃにより一時保持された信号状態に基づいて、ＣＡＤシミュレータ２による再度のシミュレーションが行われ、特に、動作不一致が生じたシミュレーション期間における検証結果の不一致箇所に最も近い保持周期から再シミュレーションが開始される。つまり、ＣＡＤシミュレータ２は、シミュレーション期間の途中から再シミュレーションを開始し、ＦＰＧＡ４は、このＣＡＤシミュレータ２による再度のシミュレーションに基づいて並列動作を開始する。これにより、ＣＡＤシミュレータ２による再度のシミュレーションが不一致箇所に最も近い保持周期から開始されるので、再シミュレーションに要する時間が削減され、動作不良の原因特定に要する時間を短縮することができる。
【００２４】
さらに、並列動作制御部７は、当該シミュレーション期間における不一致箇所の直前からＦＰＧＡ４における被検証回路４ｂ内及び周辺回路３内における信号状態の表示を開始する。このとき、ＣＡＤシミュレータ２も、被検証回路内における信号状態の表示を開始する。すなわち、不一致箇所の直前からの並列動作では、ＣＡＤシミュレータ２及びＦＰＧＡ４間で対応する内部信号が波形ビューワ２ｂによって同時に表示される。
【００２５】
図２は、図１のシミュレーション解析システムによる検証動作の一例を示した図であり、ＣＡＤシミュレータ２及びＦＰＧＡ４における動作状態の遷移の様子が示されている。並列動作制御部７は、ＣＡＤシミュレータ２による被検証回路の動作検証（ＣＡＤシミュレーションフェーズ）と、ＦＰＧＡ４による被検証回路４ｂの動作検証（ＦＰＧＡ動作確認フェーズ）とをシミュレーションデータごとに交互に繰り返し行う。ＣＡＤシミュレーションフェーズでは、被検証回路内の全ての記憶素子における信号状態が保持周期Ｂ１及びＢ２ごとに一時保持される。このとき、ＦＰＧＡ４による検証結果がＣＡＤシミュレータ２による検証結果と異なる場合には、不一致箇所解析フェーズとなる。
【００２６】
ここでは、ＣＡＤシミュレーションフェーズであるステップＳ１において回路動作が正しいと確認された被検証回路について、ＦＰＧＡ動作確認フェーズであるステップＳ２において動作不良が生じたものとし、シミュレーション期間におけるその動作不良ポイントを不一致箇所１１とする。
【００２７】
不一致箇所解析フェーズでは、動作不良の原因がＦＰＧＡ４の内部回路にあるのか周辺回路３などの外部回路にあるのかを切り分けるために、ＣＡＤシミュレータ２及びＦＰＧＡ４の並列動作が行われる。この並列動作は、動作不良が生じたシミュレーションデータに基づいて行われ、処理速度がＦＰＧＡ４に比べて遅いＣＡＤシミュレータ２による再度のシミュレーションは、不一致箇所１１に最も近い保持周期Ｂ２から開始される。従って、並列動作の開始までは、ＦＰＧＡ４のみ当該シミュレーションデータに基づく再度の動作確認が行われる（ステップＳ３）。
【００２８】
並列動作の開始後からは、ＣＡＤシミュレータ２及びＦＰＧＡ４を動作周期ごとに同期させながら動作され（ステップＳ４）、不一致箇所１１の直前Ｃ１からは、内部信号の表示が開始される（ステップＳ５）。
【００２９】
図３は、図１のシミュレーション解析システムにおいて表示される信号状態の一例を示した図であり、動作周期ごとに表示される各種内部信号ａ１，ａ２，ｂ１，ｂ２及び検出信号ｃ１〜ｃ３が示されている。動作周期ごとのクロック信号（ＣＬＫ）１２に基づいて、ＣＡＤシミュレーションにおける被検証回路内の内部信号ａ１及びａ２と、これらの内部信号ａ１及びａ２のそれぞれに対応するＦＰＧＡ４における被検証回路４ｂの内部信号ｂ１及びｂ２とが出力波形として表示される。
【００３０】
ここでは、ＣＡＤシミュレータ２が対応する内部信号間の比較を行うものとし、例えば、エクスクルーシブ・オア（排他的論理和）などの処理結果が検出信号ｃ１及びｃ２として動作周期ごとに表示される。すなわち、検出信号ｃ１は、内部信号ａ１及びｂ１の比較結果に基づいて生成され、検出信号ｃ２は、内部信号ａ２及びｂ２の比較結果に基づいて生成される。この様な検出信号ｃ１及びｃ２の表示は、シミュレーションデータに埋め込まれる検出コードに基づいて行われる。
【００３１】
また、検出信号ｃ１及びｃ２の論理和が検出信号ｃ３として表示される。この様な検出信号ｃ１〜ｃ３の表示により、不一致箇所１１の特定を容易に行うことができるので、動作不良の原因特定に要する時間を短縮することができる。
【００３２】
図４のステップＳ１０１〜Ｓ１０５は、図１のシミュレーション解析システムにおける検証動作の一例を示したフローチャートである。まず、並列動作制御部７は、ＣＡＤシミュレータ２により被検証回路のシミュレーションを実行させ、回路動作の検証後、ＦＰＧＡ４による被検証回路４ｂの動作確認を行う（ステップＳ１０１，Ｓ１０２）。
【００３３】
このＣＡＤシミュレーションに対する動作確認は、シミュレーションデータごとに繰り返し行われ、動作不良が発生すると、ＣＡＤシミュレータ２及びＦＰＧＡ４による並列動作が開始される（ステップＳ１０３，Ｓ１０４）。
【００３４】
並列動作の開始後、動作不良の発生箇所の直前からは、内部信号の信号状態が表示される（ステップＳ１０５）。
【００３５】
本実施の形態によれば、ＦＰＧＡ４及びＣＡＤシミュレータ２が動作周期ごとに同期しながら並列動作され、それぞれの出力波形が表示部８上に表示されるので、ＦＰＧＡ４及びＣＡＤシミュレータ２による検証結果を容易に比較することができ、動作不良の原因特定に要する時間を短縮することができる。
【００３６】
実施の形態２．
実施の形態１では、ＣＡＤシミュレータ２による動作検証及びＦＰＧＡ４による動作検証がシミュレーションデータごとに交互に行われる場合の例について説明した。これに対し、本実施の形態では、各シミュレーションデータに対してＣＡＤシミュレータ２による動作検証及びＦＰＧＡ４による動作検証が最初から同時に行われる場合について説明する。
【００３７】
図５は、本発明の実施の形態２によるシミュレーション解析システムにおける検証動作の一例を示した図であり、ＣＡＤシミュレータ２及びＦＰＧＡ４における動作状態の遷移の様子が示されている。並列動作制御部７は、各シミュレーションデータに基づいて、ＣＡＤシミュレータ２による被検証回路の動作検証と、ＦＰＧＡ４による被検証回路４ｂの動作検証とを同時に開始させる。
【００３８】
ＣＡＤシミュレータ２による動作検証では、被検証回路内の全ての記憶素子における信号状態が保持周期Ｂ１１及びＢ１２ごとに一時保持される。ＦＰＧＡ４による検証結果がＣＡＤシミュレータ２による検証結果と実際に異なる場合（ステップＳ１１）には、不一致箇所解析フェーズとなる。
【００３９】
不一致箇所解析フェーズでは、ＣＡＤシミュレータ２及びＦＰＧＡ４の並列動作が行われる。この並列動作は、各シミュレーションデータに基づいて行われ、ＣＡＤシミュレータ２による再度のシミュレーションは、不一致箇所２１に最も近い保持周期Ｂ１２から開始される。従って、並列動作の開始までは、ＦＰＧＡ４のみ各シミュレーションデータに基づく再度の動作確認が行われる（ステップＳ１２）。
【００４０】
並列動作の開始後からは、ＣＡＤシミュレータ２及びＦＰＧＡ４を動作周期ごとに同期させながら動作され（ステップＳ１３）、不一致箇所２１の直前Ｃ１１からは、内部信号の表示が開始される（ステップＳ１４）。
【００４１】
本実施の形態によれば、各シミュレーションデータに対してＣＡＤシミュレータ２による動作検証及びＦＰＧＡ４による動作検証が最初から同時に行われるので、各シミュレーションデータについて動作不良の有無を早期に確認することができる。
【００４２】
実施の形態３．
実施の形態１及び２では、ＣＡＤシミュレータ２により論理検証された電気回路をＦＰＧＡ４に書き込み、当該電気回路が実際に正しく動作するか否かを確認する動作確認によって不一致箇所の解析が行われる場合の例について説明した。これに対し、本実施の形態では、ＦＰＧＡ４に被検証回路を書き込み、このＦＰＧＡ４を動作させることで、ＣＡＤシミュレータ２を用いるのに比べて当該被検証回路の論理検証を高速化するアクセラレータ装置に本発明が適用される場合について説明する。
【００４３】
本実施の形態によるアクセラレータ装置は、被検証回路が書き込まれるＦＰＧＡ４と、ＦＰＧＡ４及びＣＡＤシミュレータ２を並列動作させる並列動作制御部７と、表示部８とにより構成される。ＦＰＧＡ４に被検証回路を書き込み、このＦＰＧＡ４を動作させることで、ＣＡＤシミュレータ２を用いるのに比べて当該被検証回路の論理検証が高速化される。このとき、ＦＰＧＡ４に書き込まれた被検証回路内における信号状態が抽出されるようにすることによって、ＣＡＤシミュレータ２による解析と同等のデバッグ環境を得ることができる。
【００４４】
このとき、ＣＡＤシミュレータ２による検証結果も同時に表示されるので、ＦＰＧＡ４が被検証回路の論理設計通りに動作しないことが考えられる場合であっても、動作不良が生じた際に、当該被検証回路の論理設計に不具合があるのか、ＦＰＧＡ４に被検証回路を書き込むことにより生じた不具合であるのかの見極めを容易に行うことができる。
【００４５】
なお、本実施の形態では、本発明がアクセラレータ装置に適用される場合の例について説明したが、本発明はこれに限られるものではなく、電気回路の論理検証を高速化したり、ソフトウエアと組み合わせた動作検証を早期にかつ高速に行うためのエミュレータ装置に適用するようなものであっても良い。
【図面の簡単な説明】
【００４６】
【図１】本発明の実施の形態１によるシミュレーション解析システムの一構成例を示したブロック図である。
【図２】図１のシミュレーション解析システムによる検証動作の一例を示した図である。
【図３】図１のシミュレーション解析システムにおいて表示される信号状態の一例を示した図である。
【図４】図１のシミュレーション解析システムにおける検証動作の一例を示したフローチャートである。
【図５】本発明の実施の形態２によるシミュレーション解析システムにおける検証動作の一例を示した図である。
【符号の説明】
【００４７】
１  シミュレーション解析システム、２  ＣＡＤシミュレ−タ、
２ａ  内部信号ダンプ制御部、２ｂ  波形ビューワ、２ｃ  信号状態保持部、
２ｄ  ＰＬＩ制御部、３  周辺回路、４  ＦＰＧＡ、４ａ  内部信号ダンプ回路、
４ｂ  被検証回路、５  回路構成記憶部、６  主制御部、７  並列動作制御部、
８  表示部、９  通信制御部、１０  試験データ記憶部、
Ａ１  パーソナルコンピュータ、Ａ２  ボード
【図１】
2005227958.tif 000003
【図２】
2005227958.tif 000004
【図３】
2005227958.tif 000005
【図４】
2005227958.tif 000006
【図５】
2005227958.tif 000007