(57)【要約】【課題】  ディスプレイ装置を提供する。【解決手段】  タイミングコントローラとシリアルカスケードで接続された複数のソースドライバのうち第１ソースドライバ間には第１、第２及び第３バスが接続される。第１区間の間に、クロック信号は第１バスを通じて伝送され、第１動作制御信号は第２バスを通じて伝送され、第２動作制御信号は第３バスを構成する複数のデータラインのうち第１データラインを通じて伝送され、極性制御信号は複数のデータラインのうち第２データラインを通じて伝送される。また、第２区間の間に、前記クロック信号は、第１バスを通じて伝送され、第１動作制御信号は第２バスを通じて伝送され、第２動作制御信号は第３バスを構成する複数のデータラインのうち何れか一本のデータラインを通じて伝送される。ソースドライバは、各区間での第１動作制御信号の状態と第２動作制御信号の状態との組合わせに基づいてデータ開始信号及びロード信号を発生させるデュスプレイ装置である。これにより、信号を伝送する信号線の数を減少させる。【選択図】  図４
2005202408.tif 000002
【特許請求の範囲】
【請求項１】
ディスプレイ装置において、
タイミングコントローラから出力されたクロック信号をソースドライバに伝送するための第１バスと、
前記タイミングコントローラから出力された第１動作制御信号を前記ソースドライバに伝送するための第２バスと、
前記タイミングコントローラから出力されたディスプレイデータを前記ソースドライバに伝送するための複数のデータラインを備えるデータバスと、を備え、
前記タイミングコントローラは、所定区間の間に前記第２バスと、前記複数のデータラインのうち少なくとも一本のデータラインとを通じて、前記ソースドライバの動作を制御するための制御信号を前記ソースドライバに出力することを特徴とするディスプレイ装置。
【請求項２】
前記第１バス、前記第２バス、前記データバス上の信号は、シングルエンディッド信号であることを特徴とする請求項１に記載のディスプレイ装置。
【請求項３】
前記ディスプレイ装置は、
前記タイミングコントローラから出力されたデータ反転信号を前記ソースドライバに伝送するための第３バスをさらに備えることを特徴とする請求項１に記載のディスプレイ装置。
【請求項４】
前記第１バス、前記第２バス、前記データバス、及び前記第３バス上の信号それぞれは、差動信号であることを特徴とする請求項３に記載のディスプレイ装置。
【請求項５】
前記タイミングコントローラは、前記所定区間の間に前記第１動作制御信号の論理状態と同じ論理状態を有する第２動作制御信号を前記複数のデータラインのうち第１データラインを通じて前記ソースドライバに出力することを特徴とする請求項１に記載のディスプレイ装置。
【請求項６】
前記ソースドライバは、前記第１動作制御信号と前記第２動作制御信号とに応答して前記ディスプレイデータをラッチすることを特徴とする請求項５に記載のディスプレイ装置。
【請求項７】
前記タイミングコントローラは、前記所定区間の間に極性制御信号を前記複数のデータラインのうち第２データラインを通じて前記ソースドライバに出力し、
前記ソースドライバは、前記極性制御信号に応答して出力されるディスプレイデータの極性を制御することを特徴とする請求項５に記載のディスプレイ装置。
【請求項８】
前記タイミングコントローラは、前記所定区間の間に前記第１動作制御信号の論理状態と相異なる論理状態を有する第２動作制御信号を前記複数のデータラインのうち第１データラインを通じて前記ソースドライバに出力することを特徴とする請求項１に記載のディスプレイ装置。
【請求項９】
前記ソースドライバは、極性制御信号と前記第１動作制御信号及び前記第２動作制御信号に基づいて出力されるディスプレイデータを出力することを特徴とする請求項８に記載のディスプレイ装置。
【請求項１０】
ディスプレイ装置において、
タイミングコントローラから出力されたクロック信号をソースドライバに伝送するための第１バスと、
前記タイミングコントローラから出力された第１動作制御信号を前記ソースドライバに伝送するための第２バスと、
前記タイミングコントローラから出力されたデータ反転信号を前記ソースドライバに伝送するための第３バスと、
前記タイミングコントローラから出力されたディスプレイデータを前記ソースドライバに伝送するための複数のデータラインを備えるデータバスと、を備え、
前記タイミングコントローラは、所定区間の間に前記第２バス、前記第３バス及び前記複数のデータラインのうち少なくとも一本のデータラインを通じて前記ソースドライバの動作を制御するための制御信号それぞれを前記ソースドライバに出力することを特徴とするディスプレイ装置。
【請求項１１】
前記タイミングコントローラは、極性制御信号を前記複数のデータラインのうち何れか一本のデータラインを通じて前記ソースドライバに出力することを特徴とする請求項１０に記載のディスプレイ装置。
【請求項１２】
前記タイミングコントローラは、前記所定区間の間に同じ論理状態を有する前記第１動作制御信号と前記データ反転信号とを前記ソースドライバに出力することを特徴とする請求項１０に記載のディスプレイ装置。
【請求項１３】
前記タイミングコントローラは、前記所定区間の間に異なる論理状態を有する前記第１動作制御信号と前記データ反転信号とを前記ソースドライバに出力することを特徴とする請求項１０に記載のディスプレイ装置。
【請求項１４】
タイミングコントローラとソースドライバとを備えるディスプレイ装置において、
前記タイミングコントローラと前記ソースドライバとの間に接続される第１バスと、
前記タイミングコントローラと前記ソースドライバとの間に接続される第２バスと、
前記タイミングコントローラと前記ソースドライバとの間に接続され、第１データライン、第２データライン、及び第３データラインを備えるデータバスと、
第１区間の間にクロック信号、第１動作制御信号、第２動作制御信号及び極性制御信号を発生させ、第２区間の間に前記クロック信号、前記第１動作制御信号及び前記第２動作制御信号を発生させるタイミングコントローラと、を備え、
前記タイミングコントローラは、前記第１区間の間に前記クロック信号を前記第１バスに出力し、前記第１動作制御信号を前記第２バスに出力し、前記第２動作制御信号を前記第１データラインに出力し、前記極性制御信号を前記第２データラインに出力し、前記第２区間の間に前記クロック信号を前記第１バスに出力し、前記第１動作制御信号を前記第２バスに出力し、前記第２動作制御信号を前記第１データラインないし第３データラインのうち何れか一本のデータラインに出力することを特徴とするディスプレイ装置。
【請求項１５】
前記第１区間の間に前記第２バス上の信号の論理状態と前記第１データライン上の信号の論理状態とは同じ論理状態を有し、
前記第２区間の間に前記第２バス上の信号の論理状態と前記第１データライン上の信号の論理状態とは異なる論理状態を有することを特徴とする請求項１４に記載のディスプレイ装置。
【請求項１６】
前記タイミングコントローラは、ディスプレイデータを発生させ、
前記タイミングコントローラは、前記第１区間と前記第２区間との間に存在するデータ区間の間に、前記ディスプレイデータを前記データバスを通じて前記ソースドライバに出力することを特徴とする請求項１４に記載のディスプレイ装置。
【請求項１７】
前記第１バス、前記第２バス、前記データバス上の信号は、シングルエンディッド信号であることを特徴とする請求項１４に記載のディスプレイ装置。
【請求項１８】
タイミングコントローラとソースドライバとを備えるディスプレイ装置において、
前記タイミングコントローラと前記ソースドライバとの間に接続される第１バスと、
前記タイミングコントローラと前記ソースドライバとの間に接続される第２バスと、
前記タイミングコントローラと前記ソースドライバとの間に接続される第３バスと、
前記タイミングコントローラと前記ソースドライバとの間に接続され、複数のデータラインを備えるデータバスと、
第１区間の間にクロック信号、第１動作制御信号、第２動作制御信号及び極性制御信号を発生させ、第２区間の間に前記クロック信号、前記第１動作制御信号及び前記第２動作制御信号を発生させるタイミングコントローラと、を備え、
前記タイミングコントローラは、前記第１区間の間に前記クロック信号を前記第１バスに出力し、前記第１動作制御信号を前記第２バスに出力し、前記第２動作制御信号を前記第３バスに出力し、前記極性制御信号を前記複数のデータラインのうち何れか一本のデータラインに出力し、前記第２区間の間に前記クロック信号を前記第１バスに出力し、前記第１動作制御信号を前記第２バスに出力し、前記第２動作制御信号を前記第３バスに出力することを特徴とするディスプレイ装置。
【請求項１９】
前記第１区間の間に前記第１動作制御信号と前記第２動作制御信号とは同じ論理状態を有し、
前記第２区間の間に前記第１動作制御信号と前記第２動作制御信号とは異なる論理状態を有することを特徴とする請求項１８に記載のディスプレイ装置。
【請求項２０】
前記タイミングコントローラは、ディスプレイデータとデータ反転信号とを発生させ、
前記タイミングコントローラは、前記第１区間と前記第２区間との間に存在するデータ伝送区間の間に前記ディスプレイデータを前記データバスを通じて前記ソースドライバに伝送し、前記データ反転信号を前記第３バスを通じて前記ソースドライバに伝送することを特徴とする請求項１８に記載のディスプレイ装置。
【請求項２１】
前記第１バス、前記第２バス、前記第３バス、及び前記データバス上の信号は、差動信号であることを特徴とする請求項１８に記載のディスプレイ装置。
【請求項２２】
ディスプレイ装置において、
シリアルカスケードで接続された複数のソースドライバと、
前記複数のソースドライバのうち第１ソースドライバとタイミングコントローラとを接続させるための複数のバスを備える第１信号伝送手段と、
前記シリアルカスケードで接続された二つのソースドライバ間に接続される複数のバスを備える第２信号伝送手段と、を備えることを特徴とするディスプレイ装置。
【請求項２３】
前記第１信号伝送手段は、
前記タイミングコントローラから出力されたクロック信号を伝送する第１バスと、
前記タイミングコントローラから出力された第１動作制御信号を伝送する第２バスと、
前記タイミングコントローラから出力されたディスプレイデータを伝送する複数のデータラインを備える第１データバスと、を備え、
前記複数のデータラインのうち少なくとも一本のデータラインは、前記タイミングコントローラから出力された前記第１ソースドライバの動作を制御するための制御信号を伝送することを特徴とする請求項２２に記載のディスプレイ装置。
【請求項２４】
前記タイミングコントローラは、所定区間の間に複数の制御信号を発生させ、
前記タイミングコントローラは、前記第１動作制御信号を前記第１バスに伝送し、前記複数の制御信号のうち第２動作制御信号を前記複数のデータラインのうち第１データラインに伝送し、前記複数の制御信号のうち第３動作制御信号を前記複数のデータラインのうち第２データラインに伝送することを特徴とする請求項２３に記載のディスプレイ装置。
【請求項２５】
前記タイミングコントローラは、所定区間の間に複数の制御信号を発生させ、
前記タイミングコントローラは、前記第１動作制御信号を前記第１バスに伝送し、前記複数の制御信号のうち第２動作制御信号を前記複数のデータラインのうち何れか一本のデータラインに伝送することを特徴とする請求項２３に記載のディスプレイ装置。
【請求項２６】
前記第２信号伝送手段は、
前記クロック信号を伝送する第３バスと、
前記第１動作制御信号を伝送する第４バスと、
前記シリアルカスケードで接続された二つのソースドライバのうち第１ソースドライバを通過したディスプレイデータを前記シリアルカスケードで接続された二つのソースドライバのうち第２ソースドライバに伝送する複数のデータラインを備える第２データバスと、を備え、
前記第１ソースドライバで生成された前記第２ソースドライバの動作を制御するための少なくとも一つの第２動作制御信号は、前記第２データバスの少なくとも一本のデータラインを通じて前記第２ソースドライバに伝送されることを特徴とする請求項２３に記載のディスプレイ装置。
【請求項２７】
ディスプレイ装置において、
タイミングコントローラと、
シリアルカスケードで接続された複数のソースドライバを備える第１ソースドライバブロックと、
シリアルカスケードで接続された複数のソースドライバを備える第２ソースドライバブロックと、
前記タイミングコントローラと、前記第１ソースドライバブロック内の前記複数のソースドライバのうち第１ソースドライバとの間に接続される１群のバスと、
前記タイミングコントローラと、前記第２ソースドライバブロック内の前記複数のソースドライバのうち第１ソースドライバとの間に接続される２群のバスと、
前記第１ソースドライバブロック内でシリアルカスケードで接続された二つのソースドライバ間に接続される３群のバスと、
前記第２ソースドライバブロック内でシリアルカスケードで接続された二つのソースドライバ間に接続される４群のバスと、を備えることを特徴とするディスプレイ装置。
【請求項２８】
前記１ないし４群のバスそれぞれは、
前記タイミングコントローラから発生したクロック信号を伝送する第１信号パスと、
前記タイミングコントローラから発生した動作制御信号を伝送する第２信号パスと、
前記タイミングコントローラから発生したディスプレイデータを伝送する複数のデータラインを備える第３信号パスと、を備え、
前記タイミングコントローラは、所定区間の間に対応するソースドライバの動作を制御するための複数の制御信号を発生させ、
前記複数の制御信号のうち少なくとも一つの制御信号は、前記所定区間の間に前記第２信号パスと、前記複数のデータラインのうち対応するデータラインとを通じて対応するソースドライバに伝送されることを特徴とする請求項２７に記載のディスプレイ装置。
【請求項２９】
ディスプレイ装置において、
タイミングコントローラから出力された第１クロック信号を第１ソースドライバに伝送するための第１バスと、
前記タイミングコントローラから出力された第１動作制御信号を前記第１ソースドライバに伝送するための第２バスと、
前記タイミングコントローラから出力された第１ディスプレイデータを前記第１ソースドライバに伝送するための複数のデータラインを備える第１データバスと、
前記タイミングコントローラから出力された第２クロック信号を第２ソースドライバに伝送するための第３バスと、
前記タイミングコントローラから出力された第２動作制御信号を前記第２ソースドライバに伝送するための第４バスと、
前記タイミングコントローラから出力された第２ディスプレイデータを前記第２ソースドライバに伝送するための複数のデータラインとを備える第２データバスと、
前記タイミングコントローラは、所定区間の間に前記第２バスと前記第１データバスとを構成する複数のデータラインのうち少なくとも一本のデータラインとを通じて前記第１ソースドライバの動作を制御するための制御信号それぞれを前記第１ソースドライバに出力し、
前記タイミングコントローラは、前記所定区間の間に前記第４バスと、前記第２データバスを構成する複数のデータラインのうち少なくとも一本のデータラインとを通じて前記第２ソースドライバの動作を制御するための制御信号それぞれを前記第２ソースドライバに出力することを特徴とするディスプレイ装置。
【請求項３０】
前記第１クロック信号と前記第２クロック信号とは同じ信号であり、前記第１動作制御信号と前記第２動作制御信号とは同じ信号であることを特徴とする請求項２９に記載のディスプレイ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はディスプレイ装置に係り、さらに詳細には、タイミングコントローラとソースドライバとの間に接続されるバスの数を減少させた構造を有するディスプレイ装置に関する。
【背景技術】
【０００２】
図１は、一般的なＴＦＴ−ＬＣＤ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒｓ−Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐａｌｙ）の構造を表す。図１を参照すれば、ＴＦＴ−ＬＣＤ １０は、ディスプレイパネル１２、ソースドライバブロック１４、ゲートドライバブロック１６、タイミングコントローラ１８及び電源２０を備える。
ディスプレイパネル１２は、複数のデータラインＳ１ないしＳＮ、複数のスキャンライン（または‘ゲートライン’ともいう）Ｇ１ないしＧＭ、及び複数のピクセル電極（図示せず）を備える。
【０００３】
薄膜トランジスタ（ＴＦＴ）は、データラインとピクセル電極との間に接続される。ＴＦＴのゲート電極はスキャンラインに接続され、ＴＦＴのソース電極はデータラインに接続され、ＴＦＴのドレイン電極はピクセル電極に接続される。
【０００４】
ソースドライバブロック１４は、複数のソースドライバ（図示せず）を備え、タイミングコントローラ１８から出力されるディスプレイデータＤＡＴＡと各制御信号ＣＬＫ，ＤＩＯ，ＬＯＡＤ，ＰＯＬ、及び電源２０から出力される少なくとも一つの電圧に基づいてディスプレイパネル１２のデータラインＳ１ないしＳＮを駆動する。
【０００５】
タイミングコントローラ１８は、水平同期信号、垂直同期信号及びディスプレイデータを受信し、各種の信号ＣＬＫ，ＤＩＯ，ＤＡＴＡ，ＬＯＡＤ，ＰＯＬを発生させ、対応する信号ＣＬＫ，ＤＩＯ，ＤＡＴＡ，ＬＯＡＤ，ＰＯＬを各バス２１，２２，２３，２４，２５を通じてソースドライバブロック１４に出力する。
【０００６】
図２は、図１に示されたＴＦＴ−ＬＣＤの動作タイミング図を示す。図１及び図２を参照すれば、クロック信号ＣＬＫは、バス２１を通じて、データ開始信号ＤＩＯはバス２２を通じて、ディスプレイデータＤＡＴＡは複数のデータラインＤ００ないしＤｘｘより構成されるデータバス２３を通じて、ロード信号ＬＯＡＤはバス２４を通じて、極性制御信号ＰＯＬはバス２５を通じてソースドライバブロック１４に伝送される。
【０００７】
また、付加的にデータ反転信号ＩＮＶは、タイミングコントローラ１８とソースドライバブロック１４との間に接続された他のバス（図示せず）を通じてソースドライバブロック１４に伝送されうる。
【０００８】
クロック信号ＣＬＫは、ドットクロック信号ともいう。データ開始信号ＤＩＯは、実質的なディスプレイデータＤＡＴＡ（または‘ＲＧＢデータ’ともいう）の開始位置を示す信号である。
【０００９】
したがって、前記ソースドライバの所定のデータラッチ（またはレジスター）は、データ開始信号ＤＩＯが論理ローから論理ハイに遷移した後に入力されるクロック信号ＣＬＫの立ち上がりエッジと立ち下がりエッジとに同期されてディスプレイデータＤＡＴＡを受信しかつ保存する。
【００１０】
ロード信号ＬＯＡＤは、ディスプレイデータＤＡＴＡが前記所定のラッチ（またはレジスター）に何れも保存された後に活性化（例えば、論理ハイ）される信号である。したがって、ソースドライバは、前記活性化されたロード信号ＬＯＡＤに応答して前記ラッチに保存されたディスプレイデータＤＡＴＡをデジタル−アナログ（Ｄ／Ａ）変換してディスプレイパネル１２のデータラインＳ１ないしＳＮとして駆動する。
【００１１】
この時、ディスプレイパネル１２のデータラインＳ１ないしＳＮに出力されるディスプレイデータの極性は、極性制御信号ＰＯＬに基づいて決定される。また、データ反転信号ＩＮＶは、前記ディスプレイデータＤＡＴＡを反転させるための信号である。
【００１２】
ゲートドライバブロック１６は、複数のゲートドライバ（図示せず）を備え、タイミングコントローラ１８から出力される制御信号と電源２０から出力される少なくとも一つの電圧とに基づいてディスプレイパネル１２のスキャンラインＧ１ないしＧＭを連続的に駆動する。
【００１３】
タイミングコントローラ１８は、ホストコンピュータ（図示せず）によって設定された内容によってソースドライバブロック１４、ゲートドライバブロック１６、及び電源２０の動作を制御する。
【００１４】
電源２０は、ディスプレイパネル１２を駆動するために必要な電圧と多様な電圧レベル、例えば、グレイスケール電圧とを発生させ、発生した電圧をディスプレイパネル１２、ソースドライバブロック１４及びゲートドライバブロック１６に出力する。
【００１５】
図１及び図２を参照すれば、ディスプレイデータＤＡＴＡをディスプレイパネル１２に駆動させるために、タイミングコントローラ１８とソースドライバブロック１４との間には基本的な５種類の信号ＣＬＫ，ＤＩＯ，ＤＡＴＡ，ＬＯＡＤ，ＰＯＬを伝送するためのバス２１，２２，２３，２４，２５が必ず接続される。
【００１６】
したがって、配線面積が増大し、ディスプレイ装置で消費する電流の量も多い。また、前記多くのバスによって電磁波干渉（Ｅｌｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ：ＥＭＩ）が多く発生するという問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【００１７】
本発明が解決しようとする技術的な課題は、ディスプレイ装置のタイミングコントローラとソースドライバブロックとの間に存在するバスの数を減らすための構造を有するディスプレイ装置を提供することである。
【課題を解決するための手段】
【００１８】
前記課題を解決するためのディスプレイ装置は、タイミングコントローラから出力されたクロック信号をソースドライバに伝送するための第１バスと、前記タイミングコントローラから出力された第１動作制御信号を前記ソースドライバに伝送するための第２バスと、前記タイミングコントローラから出力されたディスプレイデータを前記ソースドライバに伝送するための複数のデータラインを備えるデータバスと、を備え、前記タイミングコントローラは、所定区間の間に前記第２バスと前記複数のデータラインのうち少なくとも一本のデータラインとを通じて前記ソースドライバの動作を制御するための制御信号それぞれを前記ソースドライバに出力する。
【００１９】
前記タイミングコントローラは、前記所定区間の間に前記第１動作制御信号の論理状態と同じ論理状態を有する第２動作制御信号を前記複数のデータラインのうち第１データラインを通じて前記ソースドライバに出力する。前記ソースドライバは、前記第１動作制御信号と前記第２動作制御信号とに応答して前記ディスプレイデータをラッチする。
【００２０】
前記タイミングコントローラは、前記所定区間の間に極性制御信号を前記複数のデータラインのうち第２データラインを通じて前記ソースドライバに出力する場合、前記ソースドライバは、前記極性制御信号に応答して出力されるディスプレイデータの極性を制御する。
【００２１】
前記タイミングコントローラは、前記所定区間の間に前記第１動作制御信号の論理状態と相異なる論理状態を有する第２動作制御信号を前記複数のデータラインのうち第１データラインを通じて前記ソースドライバに出力する場合、前記ソースドライバは、極性制御信号と前記第１動作制御信号及び前記第２動作制御信号に基づいて出力されるディスプレイデータを出力する。
【００２２】
前記課題を解決するためのディスプレイ装置は、タイミングコントローラから出力されたクロック信号をソースドライバに伝送するための第１バスと、前記タイミングコントローラから出力された第１動作制御信号を前記ソースドライバに伝送するための第２バスと、前記タイミングコントローラから出力されたデータ反転信号を前記ソースドライバに伝送するための第３バスと、前記タイミングコントローラから出力されたディスプレイデータを前記ソースドライバに伝送するための複数のデータラインを備えるデータバスと、を備え、前記タイミングコントローラは、所定区間の間に前記第２バス、前記第３バス及び前記複数のデータラインのうち少なくとも一本のデータラインを通じて前記ソースドライバの動作を制御するための制御信号それぞれを前記ソースドライバに出力する。
【００２３】
前記課題を解決するためのタイミングコントローラとソースドライバとを備えるディスプレイ装置は、前記タイミングコントローラと前記ソースドライバとの間に接続される第１バスと、前記タイミングコントローラと前記ソースドライバとの間に接続される第２バスと、前記タイミングコントローラと前記ソースドライバとの間に接続され、第１データライン第２データライン、及び第３データラインを備えるデータバスと、第１区間の間にクロック信号、第１動作制御信号、第２動作制御信号及び極性制御信号を発生させ、第２区間の間に前記クロック信号、前記第１動作制御信号及び前記第２動作制御信号を発生させるタイミングコントローラと、を備え、前記タイミングコントローラは、前記第１区間の間に前記クロック信号を前記第１バスに出力し、前記第１動作制御信号を前記第２バスに出力し、前記第２動作制御信号を前記第１データラインに出力し、前記極性制御信号を前記第２データラインに出力し、前記第２区間の間に前記クロック信号を前記第１バスに出力し、前記第１動作制御信号を前記第２バスに出力し、前記第２動作制御信号を前記第１データラインないし第３データラインのうち何れか一本のデータラインに出力する。
【００２４】
前記第１区間の間に前記第２バス上の信号の論理状態と前記第１データライン上の信号の論理状態とは同じ論理状態を有し、前記第２区間の間に前記第２バス上の信号の論理状態と前記第１データライン上の信号の論理状態とは異なる論理状態を有する。
【００２５】
前記課題を解決するためのディスプレイ装置は、シリアルカスケードで接続された複数のソースドライバと、前記複数のソースドライバのうち第１ソースドライバとタイミングコントローラとを接続させるための複数のバスを備える第１信号伝送手段と、前記シリアルカスケードで接続された二つのソースドライバ間に接続される複数のバスを備える第２信号伝送手段と、を備える。
【００２６】
前記第１信号伝送手段は、前記タイミングコントローラから出力されたクロック信号を伝送する第１バスと、前記タイミングコントローラから出力された第１動作制御信号を伝送する第２バスと、前記タイミングコントローラから出力されたディスプレイデータを伝送する複数のデータラインを備える第１データバスと、を備え、前記複数のデータラインのうち少なくとも一本のデータラインは、前記タイミングコントローラから出力された前記第１ソースドライバの動作を制御するための制御信号を伝送する。
【００２７】
前記第２信号伝送手段は、前記クロック信号を伝送する第３バスと、前記第１動作制御信号を伝送する第４バスと、前記シリアルカスケードで接続された二つのソースドライバのうち第１ソースドライバを通過したディスプレイデータを前記シリアルカスケードで接続された二つのソースドライバのうち第２ソースドライバに伝送する複数のデータラインを備える第２データバスと、を備え、前記第１ソースドライバで生成された前記第２ソースドライバの動作を制御するための少なくとも一つの第２動作制御信号は、前記第２データバスの少なくとも一本のデータラインを通じて前記第２ソースドライバに伝送される。
【００２８】
前記課題を解決するためのディスプレイ装置は、タイミングコントローラと、シリアルカスケードで接続された複数のソースドライバを備える第１ソースドライバブロックと、シリアルカスケードで接続された複数のソースドライバを備える第２ソースドライバブロックと、前記タイミングコントローラと前記第１ソースドライバブロック内の前記複数のソースドライバのうち第１ソースドライバ間に接続される１群のバスと、前記タイミングコントローラと前記第２ソースドライバブロック内の前記複数のソースドライバのうち第１ソースドライバ間に接続される２群のバスと、前記第１ソースドライバブロック内でシリアルカスケードで接続された二つのソースドライバ間に接続される３群のバスと、前記第２ソースドライバブロック内でシリアルカスケードで接続された二つのソースドライバ間に接続される４群のバスと、を備える。
【００２９】
前記１ないし４群のバスそれぞれは、前記タイミングコントローラから発生したクロック信号を伝送する第１信号パスと、前記タイミングコントローラから発生した動作制御信号を伝送する第２信号パスと、前記タイミングコントローラから発生したディスプレイデータを伝送する複数のデータラインを備える第３信号パスと、を備え、前記タイミングコントローラは、所定区間の間に対応するソースドライバの動作を制御するための複数の制御信号を発生させ、前記複数の制御信号のうち少なくとも一つの制御信号は、前記所定区間の間に前記第２信号パスと前記複数のデータラインのうち対応するデータラインを通じて対応するソースドライバに伝送される。
【発明の効果】
【００３０】
本発明によるバス構造を有するディスプレイ装置は、タイミングコントローラとソースドライバとの間に接続されるバスの数を減らせる。したがって、減少したバスの数ほど前記ディスプレイ装置が消費する電流が減少する。また、本発明によるディスプレイ装置が発生するＥＭＩは減少する。
【００３１】
そして、バスの数が減少するにつれて配線の厚さ及び／または配線の間隔を効率的にできる。また、電流駆動方式を使用するディスプレイ装置の場合、パネル配線抵抗の減少による前記ディスプレイ装置の性能が改善される。
【発明を実施するための最良の形態】
【００３２】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施例を例示する添付図面及び図面に記載された内容を参照しなければならない。
以下、図面を参照して、本発明の望ましい実施例を説明することによって、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ部材を表す。
【００３３】
図３は、本発明の実施例によるディスプレイ装置の構造を示す。図３を参照すれば、本発明によるディスプレイ装置は、ディスプレイパネル１２、タイミングコントローラ３２０、複数のソースドライバ３１１，３１２，３１３，．．．，３１４を備える第１ソースドライバブロック、複数のソースドライバ３１５，３１６，３１７，．．．，３１８を備える第２ソースドライバブロック、及び複数のゲートドライバ３３１，．．．，３３３を備えるゲートドライバブロックを備える。 
【００３４】
本発明によるディスプレイ装置は、アクティブマトリックス状のＴＦＴ−ＬＣＤ装置で具現されうる。しかし、本発明によるバス構造を有するディスプレイ装置は、アクティブマトリックス状のＴＦＴ−ＬＣＤ装置に限定されない。
【００３５】
複数のソースドライバ３１１，３１２，３１３，．．．，３１４は、互いにシリアルカスケードで接続され、複数のソースドライバ３１５，３１６，３１７，．．．，３１８はシリアルカスケードで接続される。複数のゲートドライバ３３１，．．．，３３３はシリアルカスケードで接続される。
【００３６】
複数のソースドライバ３１１ないし３１８それぞれは、自分に割当てられたディスプレイパネル１２のデータラインを駆動し、複数のゲートドライバ３３１，．．．，３３３それぞれは、自分に割当てられたスキャンラインを駆動する。
【００３７】
また、第１ソースドライバブロックと第２ソースドライバブロックとは、タイミングコントローラ３２０を中心に相互対称的にディスプレイパネル１２の上部に位置することが望ましい。このような構造をＴ型シリアルカスケードという。しかし、本発明による新たなバス構造を有するディスプレイ装置は、Ｔ型シリアルカスケードに限定されない。また、本発明によるディスプレイ装置は、電圧駆動方式または電流駆動方式に使用されうる。
【００３８】
ここで、シリアルカスケードとは、図３に示されたように、複数のソースドライバ３１１ないし３１８それぞれがタイミングコントローラ３２０から出力される多様な信号を受信せず、中間の第１ソースドライバ３１１と３１５のみがタイミングコントローラ３２０から出力される多様な信号を直接受信し、残りのソースドライバ３１２ないし３１４，３１６ないし３１８それぞれは、その前端のソースドライバの出力を受信する方式を称す。
【００３９】
図４は、図３に示されたバスとソースドライバとの接続関係を表す第１詳細図を示す。すなわち、図４は、図３に示された部分３００の詳細図である。
図３及び図４を参照すれば、３つのバス４０１ないし４０３は、タイミングコントローラ３２０と第１ソースドライバ３１１との間に接続され、３つのバス４０４ないし４０６は、タイミングコントローラ３２０と第２ソースドライバ３１５との間に接続され、３つのバス４０７ないし４０９は、第１ソースドライバ３１１と第３ソースドライバ３１２との間に接続され、３つのバス４１０ないし４１２は、第２ソースドライバ３１５と第４ソースドライバ３１６との間に接続される。
【００４０】
各バス４０１と４０７は、クロック信号ＣＬＫＲを伝送するためのバスであり、各バス４０４と４１０は、クロック信号ＣＬＫＬを伝送するためのバスであり、各バス４０２と４０８は、動作制御信号ＣＤＩＯＲを伝送するためのバスであり、各バス４０５と４１１は、動作制御信号ＣＤＩＯＬを伝送するためのバスである。クロック信号ＣＬＫＲとクロック信号ＣＬＫＬとは同じ信号であることが望ましく、動作制御信号ＣＤＩＯＲと動作制御信号ＣＤＩＯＬとは同じ制御信号であることが望ましい。
【００４１】
また、各バス４０３，４０６，４０９及び４１２は、ディスプレイデータＤＡＴＡＲ，ＤＡＴＡＬ，ＤＡＴＡＲ１，ＤＡＴＡＬ１を対応するソースドライバ３１１，３１５，３１２，３１６に伝送するためのバスとしても使われる。ここで、各バス４０３，４０６，４０９，４１２は、複数のデータラインを備える。
【００４２】
図１に示されたディスプレイ装置と図４に示されたディスプレイ装置とを比較すれば、図４に示されたディスプレイ装置では、極性制御信号ＰＯＬを伝送する信号線とロード信号ＬＯＡＤを伝送する信号線とが除去された。
【００４３】
また、各ソースドライバ３１１ないし３１８は、所定区間の間にタイミングコントローラから各第２バス４０２と４０５に伝送された信号の論理状態と各データバス４０３と４０６を構成する複数のデータラインのうち第１データラインに伝送された信号の論理状態との組合わせに基づいてデータ開始信号とロード信号とをそれぞれ認識する。
【００４４】
また、タイミングコントローラ３２０は、所定区間の間に極性制御信号を各データバス４０３と４０６を構成する複数のデータラインのうち第２データラインに出力する。すなわち、前記極性制御信号は、ディスプレイデータが伝送されていない区間に載せられて前記ソースドライバに伝送される。
【００４５】
したがって、本発明によるバス構造を有するディスプレイ装置は、従来のバス構造を有するディスプレイ装置に比べてバス（または信号線）の数を減少させる。前記バスの数の減少によってディスプレイ装置が消費する電流も減少し、前記ディスプレイ装置から発生するＥＭＩも減少する。
【００４６】
ここで、各バス４０１ないし４１２に伝送された各信号ＣＬＫＲ，ＣＬＫＬ，ＣＤＩＯＲ，ＣＤＩＯＬ，ＤＡＴＡＲ，ＤＡＴＡＬ，ＤＡＴＡＲ１，ＤＡＴＡＬ１は、シングルエンディッド信号である。
【００４７】
図５は、図３に示されたソースドライバの第１回路図を示す。図３及び図５を参照すれば、各ソースドライバ３１１ないし３１８は、双方向性を有する。すなわち、ソースドライバ３１１は、タイミングコントローラ３２０から出力された多様な信号をソースドライバ３１２に伝送し、ソースドライバ３１５は、タイミングコントローラ３２０から出力された多様な信号をソースドライバ３１６に伝送する。各ソースドライバ３１１ないし３１８の構造は、ソースドライバ３１１の構造と同じである。
【００４８】
ソースドライバ３１１は、第１送受信器５０１、第１入力バッファ５０２、第２送受信器５０３、第２入力バッファ５０４、ロジック回路５０５、データラッチ及び選択回路５０６、Ｄ／Ａ変換器５０７、及び出力バッファ５０８を備える。
【００４９】
第１入力バッファ５０２、第２入力バッファ５０４及びロジック回路５０５が信号を伝送する方向は、タイミングコントローラ３２０から出力される制御信号ＳＨＬとＳＨＬＢの論理状態に基づいて決定される。
【００５０】
図６は、図３に示されたディスプレイ装置の第１動作タイミング図を示す。図３ないし図６を参照して、各ソースドライバ３１１ないし３１８の動作を説明すれば、次の通りである。各データバス４０３，４０６，４０９，４１２は、複数のデータラインＤ００ないしＤｘｘを備える。
【００５１】
Ａ区間で、タイミングコントローラ３２０は、クロック信号ＣＬＫＲ、第１動作制御信号ＣＤＩＯＲ、第２動作制御信号、及び極性制御信号ＰＯＬを発生させる。
前記Ａ区間の間に、タイミングコントローラ３２０は、クロック信号ＣＬＫＲをバス４０１を通じて第１ソースドライバ３１１に伝送し、論理ロー（Ｌ）を有する第１動作制御信号ＣＤＩＯＲをバス４０２を通じて第１ソースドライバ３１１に伝送し、論理ロー（Ｌ）を有する第２動作制御信号をバス４０３を構成する複数のデータラインＤ００ないしＤｘｘのうち第１データラインＤ００を通じて第１ソースドライバ３１１に伝送し、極性制御信号ＰＯＬを前記複数のデータラインＤ００ないしＤｘｘのうち第２データラインＤ０１を通じて第１ソースドライバ３１１に伝送する。
【００５２】
制御信号ＳＨＬＢに応答してイネーブルされた第１入力バッファ５０２は、各バス４０１，４０２，４０３と第１送受信器５０１とを通じて入力される多様な信号ＣＬＫＲ，ＣＤＩＯＲ，ＤＡＴＡＲをロジック回路５０５に伝送する。この時、第２入力バッファ５０４は、制御信号ＳＨＬに応答してディセーブルされる。制御信号ＳＨＬとＳＨＬＢは、互いに相補的な信号であることが望ましい。
【００５３】
前記Ａ区間で、ロジック回路５０５は、論理ロー（Ｌ）を有する第１動作制御信号ＣＤＩＯＲと論理ロー（Ｌ）を有する第２動作制御信号との組合わせをデータ開始信号として認識する。そして、ロジック回路５０５は、極性制御信号ＰＯＬを受信してラッチする。前記極性制御信号ＰＯＬは、ラッチされたディスプレイデータの出力極性を決定する信号として使われる。
【００５４】
ディスプレイデータ伝送区間ＴＤの間、タイミングコントローラ３２０は、第１バス４０１を通じてクロック信号ＣＬＫＲを第１ソースドライバ３１１に伝送し、論理ハイを有する第１動作制御信号ＣＤＩＯＲを第２バス４０２を通じて第１ソースドライバ３１１に伝送し、ディスプレイデータＤＡＴＡＲをデータラインＤ００ないしＤｘｘを通じて第１ソースドライバ３１１に伝送する。
【００５５】
ロジック回路５０５は、受信されたディスプレイデータＤＡＴＡＲをデータラッチ及び選択回路５０６に出力し、データラッチ及び選択回路５０６は、クロック信号ＣＬＫＲの立ち上がりエッジと立ち下がりエッジとに同期されて第１ソースドライバ３１１に割当てられたディスプレイデータＤＡＴＡＲを受信してラッチする。Ｄ／Ａ変換器５０７は、対応するガンマ補正電圧ＧＣＶに応答してディスプレイデータＤＡＴＡＲをアナログ信号に変換する。
【００５６】
第１ソースドライバ３１１に割当てられたディスプレイデータＤＡＴＡＲがデータラッチ及び選択回路５０６に何れもラッチされる前に、第１ソースドライバ３１１は、ディスプレイデータ伝送区間ＴＤで論理ロー（Ｌ）を有する第１動作制御信号ＣＤＩＯＲを生成して、バス４０８を通じて第２ソースドライバ３１２に伝送し、論理ロー（Ｌ）を有する第２動作制御信号を生成してバス４０９を構成する複数のデータラインのうち第１データラインを通じて第２ソースドライバ３１２に伝送し、ラッチされた極性制御信号ＰＯＬを前記複数のデータラインのうち第２データラインを通じて第２ソースドライバ３１２に伝送する。
【００５７】
したがって、第２ソースドライバ３１２は、論理ロー（Ｌ）を有する第１動作制御信号ＣＤＩＯＲと論理ロー（Ｌ）を有する第２動作制御信号とを受信し、第２ソースドライバ３１２に割当てられたディスプレイデータＤＡＴＡＲ１を受信する準備を行う。そして、第２ソースドライバ３１２は、クロック信号ＣＬＫＲの立ち上がりエッジと立ち下がりエッジとに同期されて第２ソースドライバ３１２に割当てられたディスプレイデータＤＡＴＡＲをラッチする。
【００５８】
すなわち、クロック信号ＣＬＫＲは、バス４０７を通じて第２ソースドライバ３１２に伝送され、第１ソースドライバ３１１は、第１動作制御信号ＣＤＩＯＲを生成してバス４０８を通じて第２ソースドライバ３１２に伝送し、前記第２動作制御信号を生成してバス４０９を構成する複数のデータラインのうち第１データラインを通じて第２ソースドライバ３１２に伝送し、極性制御信号ＰＯＬを生成してバス４０９を構成する複数のデータラインのうち第２データラインを通じて第２ソースドライバ３１２に伝送する。したがって、第２ソースドライバ３１２は、ディスプレイデータ伝送区間ＴＤで第２ソースドライバ３１２に割当てられたディスプレイデータを受信して保存する。
【００５９】
前述した動作を通じてディスプレイデータ伝送区間ＴＤの間、各ソースドライバ３１１ないし３１８は、各ソースドライバ３１１ないし３１８に割当てられたディスプレイデータを受信しかつ保存する。
【００６０】
本発明による各ソースドライバ３１１ないし３１８は、クロック信号ＣＬＫＲとＣＬＫＬの立ち上がりエッジと立ち下がりエッジに何れにも同期されてディスプレイデータを保存する。
【００６１】
各ソースドライバ３１１ないし３１８に割当てられたディスプレイデータが各ソースドライバ３１１ないし３１８に何れも保存されれば、メモリコントローラ３２０は、Ｂ区間の間に対応するバス４０２，４０５，４０８，４１１を通じて論理ローを有する第１動作制御信号ＣＤＩＯＲまたはＣＤＩＯＬと対応するバス４０３，４０６，４０９，４１２の何れか一本のデータラインを通じて論理ハイ（Ｈ）を有する第２動作制御信号を各ソースドライバ３１１ないし３１８に出力する。
【００６２】
図３に示された各ソースドライバ３１１ないし３１８のロジック回路５０５は、論理ロー（Ｌ）を有する第１動作制御信号ＣＤＩＯＲまたはＣＤＩＯＬと論理ハイ（Ｈ）を有する第２動作制御信号とに基づいてロード信号ＬＯＡＤを発生させる。
【００６３】
したがって、ソースドライバ３１１ないし３１８それぞれは、極性制御信号ＰＯＬとロード信号ＬＯＡＤとに応答して、ディスプレイデータに基づいてディスプレイパネル１２のデータラインを駆動する。したがって、ディスプレイデータは、ディスプレイパネル１２上でディスプレイされる。前記極性制御信号ＰＯＬは、新たな極性制御信号が入力されるまでロジック回路にラッチされる。
【００６４】
各区間での制御信号の論理状態と前記制御信号との組合わせによって認識または発生する本発明による動作信号を表１として整理すれば、次の通りである。
【００６５】
【表１】
2005202408.tif 000003
【００６６】
図７は、図３に示されたバスとソースドライバとの接続関係を表す第２詳細図を示す。タイミングコントローラ３２０から各バス６０１ないし６１６に出力される各信号が差動信号である。一般的に、ディスプレイ装置は、消耗される電流を減少させるためにデータ反転信号ＩＮＶを使用する。
【００６７】
図８は、図３に示されたソースドライバの第２回路図を示す。図７及び図８を参照すれば、各送受信器５０１ないし５０３は、対応する４つのバス６０１ないし６０４，または６０９ないし６１２と接続される。図９は、図３に示されたディスプレイ装置の第２動作タイミング図を示す。
【００６８】
図３、及び図７ないし図９を参照すれば、４つのバス６０１ないし６０４は、タイミングコントローラ３２０と第１ソースドライバ３１１との間に接続され、４つのバス６０５ないし６０８は、タイミングコントローラ３２０と第２ソースドライバ３１５との間に接続され、４つのバス６０９ないし６１２は、第１ソースドライバ３１１と第３ソースドライバ３１２との間に接続され、４つのバス６０５ないし６０８は、第２ソースドライバ３１５と第４ソースドライバ３１６との間に接続される。
【００６９】
各バス６０１と６０９は、クロック信号ＣＬＫＲを伝送するためのバスであり、各バス６０５と６１３は、クロック信号ＣＬＫＬを伝送するためのバスである。ここで、右側に配置されたソースドライバのためのクロック信号ＣＬＫＲと左側に配置されたソースドライバのためのクロック信号ＣＬＫＬとは同じ信号であることが望ましい。
【００７０】
各バス６０２と６１０は、制御信号ＣＤＩＯＲを伝送するためのバスであり、各バス６０６と６１４は、制御信号ＣＤＩＯＬを伝送するためのバスである。ここで、右側に配置されたソースドライバのための制御信号ＣＤＩＯＲと左側に配置されたソースドライバのための制御信号ＣＤＩＯＬとは同じ信号であることが望ましい。
【００７１】
各バス６０３と６１１は、第２動作制御信号またはデータ反転信号ＩＮＶＲを伝送するためのバスであり、各バス６０７と６１５は、第２動作制御信号またはデータ反転信号ＩＮＶＲを伝送するためのバスである。
【００７２】
図７及び図９を参照すれば、Ａ区間とＢ区間とで各バス６０３，６０７，６１１及び６１５は、第２動作制御信号を伝送し、ディスプレイデータ伝送区間ＴＤで各バス６０３，６０７，６１１及び６１５は、データ反転信号ＩＮＶＲまたはＩＮＶＬを伝送する。
【００７３】
各データバス６０４，６０８，６１２及び６１６は、複数のデータラインＤ００ないしＤｘｘを備える。Ａ区間で各データバス６０４，６０８，６１２及び６１６の一本のデータラインＤ０１は、極性制御信号ＰＯＬをソースドライバ３１１または３１５に伝送し、ディスプレイデータ伝送区間ＴＤで各データバス６０４，６０８，６１２及び６１６は、各ソースドライバ３１１ないし３１８に割当てられたディスプレイデータを各ソースドライバ３１１ないし３１８に伝送する。
【００７４】
データ伝送区間ＴＤの間、第１ソースドライバ３１１と３１５は、Ａ区間の間に受信された第１動作制御信号ＣＤＩＯＲまたはＣＤＩＯＬを利用して次の端のソースドライバ３１２と３１６で使われる第１動作制御信号ＣＤＩＯＲまたはＣＤＩＯＬを生成し、生成された第１動作制御信号ＣＤＩＯＲまたはＣＤＩＯＬを対応するバス６１０と６１４を通じて次の端のソースドライバ３１２と３１６に出力する。
【００７５】
そして、第１ソースドライバ３１１と３１５は、Ａ区間の間に受信された極性制御信号ＰＯＬを利用して次の端のソースドライバ３１２と３１６で使われる極性制御信号ＰＯＬを生成し、生成された極性制御信号ＰＯＬを対応するデータバス６１２と６１６の一本のデータラインを通じて次の端のソースドライバ３１２と３１６に出力する。
【００７６】
そして、第１ソースドライバ３１１と３１５は、Ａ区間の間にバス６０３を通じて受信された第２動作制御信号を利用して次の端のソースドライバ３１２と３１６で使われる第２動作制御信号を生成し、生成された第２動作制御信号を対応するバス６１１と６１５を通じて次の端のソースドライバ３１２と３１６に出力する。
【００７７】
ここで、第１動作制御信号ＣＤＩＯＲまたはＣＤＩＯＬ、極性制御信号ＰＯＬ及び第２動作制御信号は、Ａ区間の間に同時に伝送されることが望ましい。また、第１動作制御信号ＣＤＩＯＲまたはＣＤＩＯＬ、極性制御信号ＰＯＬ及び第２動作制御信号は、各ソースドライバ３１２と３１６に割当てられたディスプレイデータが各ソースドライバ３１１と３１５から各ソースドライバ３１２と３１６に伝送される前に各ソースドライバ３１２と３１６に伝送されることが望ましい。
【００７８】
各ソースドライバ３１１ないし３１８に割当てられたディスプレイデータが各ソースドライバ３１１ないし３１８に何れも保存されれば、Ｂ区間でメモリコントローラ３２０は、対応するバス６０２，６０６，６１０，６１４を通じて論理ロー（Ｌ）を有する第１動作制御信号ＣＤＩＯＲまたはＣＤＩＯＬを各ソースドライバ３１１ないし３１８に出力し、対応するバス６０３，６０７，６１１，６１５を通じて論理ハイ（Ｈ）有する第２動作制御信号を各ソースドライバ３１１ないし３１８に出力する。
【００７９】
図８に示された各ソースドライバ３１１ないし３１８のロジック回路５０５は、論理ロー（Ｌ）を有する第１動作制御信号ＣＤＩＯＲまたはＣＤＩＯＬと論理ハイ（Ｈ）有する第２動作制御信号とに応答してロード信号ＬＯＡＤを発生する。
【００８０】
したがって、各ソースドライバ３１１ないし３１８は、極性制御信号ＰＯＬとロード信号ＬＯＡＤとに応答してディスプレイパネル１２のデータラインを駆動する。したがって、ディスプレイデータは、ディスプレイパネル１２上でディスプレイされる。本発明によるタイミングコントローラ３２０と各ソースドライバ３１１ないし３１８とは、第１動作制御信号、第２動作制御信号及び極性制御信号を含む信号の伝送規則、及び前記信号が伝送されるバス（または対応するデータライン）についての情報を共有する。
【００８１】
図１０は、本発明の他の実施例によるディスプレイ装置の構造を示す。図１０を参照すれば、ディスプレイ装置１０００は、タイミングコントローラ３２０、ｎ（ここで、ｎは自然数）個のソースドライバ３１１，３１２，．．．，３１４及びｍ（ここで、ｍは自然数）個のゲートドライバ３３１，．．．，３３３を備える。
【００８２】
複数のソースドライバ３１１，３１２，．．．，３１４は、互いにシリアルカスケードで接続され、タイミングコントローラ３２０とソースドライバ３１１との間に接続されるバス構造は、図４と図７とにそれぞれ示されたタイミングコントローラ３２０とソースドライバ３１１との間に接続されるバス構造と実質的に同じである。そして、タイミングコントローラ３２０とソースドライバ３１１との間にデータ反転信号を伝送するためのバスがさらに備えられる場合、各ソースドライバ間にも前記データ反転信号を伝送するためのバスがさらに備えられる。
【００８３】
また、ソースドライバ３１１と３１２との間に接続されるバスの構造は、図４と図７とにそれぞれ示されたタイミングコントローラ３２０とソースドライバ３１１との間に接続されるバス構造と実質的に同じである。
したがって、当業者ならば、図６及び図９に示されたタイミング図から図１０に示されたディスプレイ装置１０００の動作が容易に分かる。
【００８４】
本発明は、図面に示された一実施例を参考として説明されたが、これは例示的なものに過ぎず、当業者ならば、これから多様な変形及び均等な他の実施例が可能であることが分かるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決定されなければならない。
【産業上の利用可能性】
【００８５】
本発明のディスプレイ装置は、低消費電流及び高性能を要するディスプレイ装置に関わる技術分野に利用されうる。
【図面の簡単な説明】
【００８６】
【図１】一般的なＴＦＴ−ＬＣＤの構造を示す図面である。
【図２】図１に示されたＴＦＴ−ＬＣＤの動作タイミング図である。
【図３】本発明の実施例によるディスプレイ装置の構造を示す図面である。
【図４】図３に示されたバスとソースドライバとの接続関係を表す第１詳細図である。
【図５】図３に示されたソースドライバの第１回路図である。
【図６】図３に示されたディスプレイ装置の第１動作タイミング図である。
【図７】図３に示されたバス及びドライバの接続関係を表す第２詳細図である。
【図８】図３に示されたソースドライバの第２回路図である。
【図９】図３に示されたディスプレイ装置の第２動作タイミング図である。
【図１０】本発明の他の実施例によるディスプレイ装置の構造を示す図面である。
【符号の説明】
【００８７】
３１１    第１ソースドライバ
３１２    第３ソースドライバ
３１５    第２ソースドライバ
３１６    第４ソースドライバ
４０１ないし４１２    バス
ＤＡＴＡＲ，ＤＡＴＡＬ，ＤＡＴＡＲ１，ＤＡＴＡＬ２    ディスプレイデータ
ＣＤＩＯＬ，ＣＤＩＯＲ    動作制御信号
ＣＬＫＲ，ＣＬＫＬ    クロック信号
【図１】
2005202408.tif 000004
【図２】
2005202408.tif 000005
【図３】
2005202408.tif 000006
【図４】
2005202408.tif 000007
【図５】
2005202408.tif 000008
【図６】
2005202408.tif 000009
【図７】
2005202408.tif 000010
【図８】
2005202408.tif 000011
【図９】
2005202408.tif 000012
【図１０】
2005202408.tif 000013