(57)【要約】【課題】  半導体装置上に形成された、デルタシグマ型アナログ−デジタル変換回路あるいはデジタル−アナログ変換回路において、基板を介して回り込むクロストークノイズによりＳＮが悪化することを防止する。【解決手段】  半導体装置上に、ＰＮ接合分離あるいは絶縁体分離により複数個の電気的に分離された領域Ａ，領域Ｂを形成し、その領域にクロストークがおきているスイッチドキャパシタとデジタルフィルタとを分割して配置する。これにより、基板５を介したクロストークノイズによるＳＮ性能の悪化を、複雑な動作タイミング設定を必要とすることなく容易に防止でき、高性能のアナログ−デジタル変換回路あるいはデジタル−アナログ変換回路を提供すると同時に非同期の複数個のアナログ−デジタル変換回路あるいはデジタル−アナログ変換回路とデジタル回路を一つの半導体装置に容易に内蔵することを可能にする。【選択図】        図１
2005116586.tif 000002
【特許請求の範囲】
【請求項１】
デジタル回路とスイッチドキャパシタフィルタとを各々有するアナログ−デジタル変換回路またはデジタル−アナログ変換回路を内蔵した半導体装置であって、
電気的に分離される状態に基板上に形成された複数個の領域に、前記デジタル回路と前記スイッチドキャパシタフィルタとをそれぞれ分割して配置したことを特徴とする半導体装置。
【請求項２】
１または複数のアナログ−デジタル変換回路および／または１または複数のデジタル−アナログ変換回路を内蔵した半導体装置であって、
電気的に分離される状態に基板上に形成された複数個の領域に、前記１または複数のアナログ−デジタル変換回路および／または前記１または複数のデジタル−アナログ変換回路をそれぞれ分割して配置したことを特徴とする半導体装置。
【請求項３】
スイッチ、コンデンサおよびオペアンプを構成要素として含むスイッチドキャパシタフィルタを各々有するアナログ−デジタル変換回路またはデジタル−アナログ変換回路を内蔵した半導体装置であって、
電気的に分離される状態に基板上に形成された複数個の領域に、前記スイッチドキャパシタフィルタの構成要素であるスイッチ、コンデンサおよびオペアンプの何れか一つと残りの一つまたは二つとを分割して配置したことを特徴とする半導体装置。
【請求項４】
前記複数個の領域は、第１導電型半導体基板上に形成された複数の第２導電型拡散層領域からなり、前記複数の第２導電型拡散層領域はそれぞれ前記第１導電型半導体基板上に形成された第１導電型拡散層領域で囲まれることによって、分離されている請求項１，２または３記載の半導体装置。
【請求項５】
前記複数個の領域は、第１導電型半導体基板上に形成された複数の第２導電型拡散層領域からなり、前記複数の第２導電型拡散層領域はそれぞれ前記第１導電型半導体基板上に形成された絶縁体領域で囲まれることによって、分離されている請求項１，２または３記載の半導体装置。
【請求項６】
前記複数個の領域は、絶縁体基板上に形成された複数の拡散層領域からなり、前記複数の拡散層領域はそれぞれ前記絶縁体基板上に形成された絶縁体領域で囲まれることによって、分離されている請求項１，２または３記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばデジタル回路とスイッチドキャパシタフィルタとを各々有するアナログ−デジタル変換回路および／またはデジタル−アナログ変換回路を内蔵した半導体装置に関するものである。特に、デルタシグマ型アナログ−デジタル変換回路あるいはデジタル−アナログ変換回路を内蔵した半導体装置の高性能化に関する技術に係る。
【背景技術】
【０００２】
従来、デジタルフィルタ回路、ノイズシェーピング回路、ＰＷＭ変調回路等のデジタル回路とスイッチドキャパシタフィルタとを有するデルタシグマ型アナログ−デジタル変換回路あるいはデジタル−アナログ変換回路は、半導体装置で構成される。この半導体装置は、Ｐ型もしくはＮ型の半導体基板上に形成されたＰ型拡散層領域とＮ型拡散層領域に形成された素子により、デジタル回路とスイッチドキャパシタフィルタが構成されていた。
【０００３】
この場合、半導体基板と逆の導電型のどちらか一方の拡散層領域はＰＮ接合分離で、電気的に分離されているが、半導体基板と同じ導電型の拡散層領域は半導体基板と電気的に導通している。そのため、デジタル回路のデジタルノイズが半導体基板から回り込み、スイッチドキャパシタフィルタ等のアナログ回路のＳＮ性能を悪化させることがたびたび発生した。同様の現象は、複数個のアナログ−デジタル変換回路あるいは複数個のデジタル−アナログ変換回路の間でも発生し、さらにスイッチドキャパシタフィルタ内においても、スイッチングノイズを発生するスイッチと、スイッチドキャパシタフィルタの構成要素であるコンデンサやオペアンプとの間でも発生する。その結果、半導体装置上に構成されたデルタシグマ型アナログ−デジタル変換回路あるいはデジタル−アナログ変換回路のＳＮ性能を悪化させる。
【０００４】
この問題、つまりクロストークが基板を通してデジタル回路からアナログ回路へ回り込む経路について、図７および図８を参照しながら説明する。
【０００５】
従来の半導体装置に内蔵されるデルタシグマ型アナログ−デジタル変換回路あるいはデジタル−アナログ変換回路は、例えば図７（ａ），（ｂ）に示すように、半導体基板、例えばＰ型基板５におけるスイッチドキャパシタ形成領域ＡにＮウエル４ＡとＰウエル３Ａとを形成し、デジタルフィルタ形成領域ＢにＮウエル４ＢとＰウエル３Ｂとを形成している。そして、図８に示すように、Ｎウエル４ＡとＰウエル３Ａの上にＰチャネルＭＯＳトランジスタ８ＡとＮチャネルＭＯＳトランジスタ９Ａと他の素子をそれぞれ形成し、Ｎウエル４ＢとＰウエル３Ｂの上にＰチャネルＭＯＳトランジスタ８ＢとＮチャネルＭＯＳトランジスタ９Ｂと他の素子をそれぞれ形成している。そして、ＰチャネルＭＯＳトランジスタ８ＡとＮチャネルＭＯＳトランジスタ９Ａと他の素子を用いてスイッチドキャパシタを構成し、ＰチャネルＭＯＳトランジスタ８ＢとＮチャネルＭＯＳトランジスタ９Ｂと他の素子を用いてデジタルフィルタを構成している。
【０００６】
この場合、Ｐウエル３Ａ，３ＢとＰ型基板５とは電気的に導通しており、全てのＮチャネルＭＯＳトランジスタ９Ａ，９ＢのバックゲートであるＰウエル３Ａ，３Ｂは電気的に接続されている。この状態でデジタル回路、例えばデジタルフィルタが動作すると、ＮチャネルＭＯＳトランジスタ９ＢのゲートとバックゲートのＰウエル３Ｂ間に存在する図８のゲート酸化膜容量１０に流れる過渡電流が、デジタルノイズとなってＰ型基板５を介してスイッチドキャパシタ回路に回りこんでくる。
【０００７】
以上の理由で、半導体装置上にデジタル回路とスイッチドキャパシタフィルタを持つデルタシグマ型アナログ−デジタル変換回路あるいはデジタル−アナログ変換回路を半導体装置上に構成する場合、デジタルノイズやスイッチングノイズが半導体基板を伝わって回り込むクロストークノイズが生じ、このクロストークノイズによりＳＮ性能が悪化することが広く知られている。
【０００８】
このような問題を避けるために、例えば特許文献１，２に開示があるように、スイッチドキャパシタフィルタのサンプリングタイミングとデジタル回路の動作タイミングとをずらすことで、ＳＮの悪化を防止する方法が報告されている。
【０００９】
例えば特許文献１で報告されているように、デルタシグマ変調器はスイッチドキャパシタフィルタで構成される場合が多い。該当特許は、図９および図１０に示すように、アナログ入力をデルタシグマ変調器１３によりデルタシグマ変調した後、デジタルデシメーションフィルタ１４で間引きを行うことによりデジタル出力が取り出される。また、クロックジェネレータ１５からデルタシグマ変調器１３へはサンプリングのためのクロックＡＣＬＫが供給され、クロックジェネレータ１５からデジタルデシメーションフィルタ１４へはクロックＡＣＬＫに対して位相のずれたクロックＤＣＬＫが供給される。図１０には、両クロックＡＣＬＫ，ＤＣＬＫの立ち上がりおよび立ち下がりに同期して発生するノイズの波形も合わせて示されている。
【００１０】
図９および図１０に示したように、デルタシグマ変調器１３のスイッチドキャパシタフィルタのサンプリングタイミングとデジタルデシメーションフィルタ１４のロジック回路の動作タイミングとを、クロックジェネレータ１５でクロックＡＣＬＫとクロックＤＣＬＫとのタイミングをずらすことにより、ずらせている。これによって、デジタルノイズの発生タイミングをスイッチドキャパシタフィルタのサンプリングタイミングからずらせることが可能となり、アナログ回路とデジタル回路とを内蔵した半導体装置において、クロストークノイズによるＳＮ性能の悪化を防止することができる。
【特許文献１】米国特許第４，７４６，８９９号明細書
【特許文献２】特開昭６３−１２６３２０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかし、この方法では、半導体装置に内蔵するアナログ−デジタル変換回路あるいはデジタル−アナログ変換回路の数が多くなればなるほど、その動作タイミング制御は複雑になってしまう。
【００１２】
また、特許文献１におけるＳＮ比の改善方法も、半導体装置に内蔵する、複数個のデルタシグマ型アナログ−デジタル変換回路あるいはデジタル−アナログ変換回路と、それ以外のデジタル回路の動作タイミングが、すべて単一クロックに同期している場合のみ有効な対策であり、いずれか一つでも、非同期の動作タイミングが存在する場合、タイミング制御によるクロストークノイズの影響を防止することは不可能である。
【００１３】
本発明は、デルタシグマ型アナログ−デジタル変換回路あるいはデジタル−アナログ変換回路を内蔵した半導体装置において発生するさまざまなクロストークによるＳＮ性能の悪化を、複雑な動作タイミング設定を必要とすることなく容易に防止でき、高性能の半導体装置を提供することを目的とする。
【００１４】
また、本発明の他の目的は、非同期の複数個のアナログ−デジタル変換回路あるいはデジタル−アナログ変換回路とデジタル回路とをともに内蔵した半導体装置において、クロストークによるＳＮ性能の悪化を防止することができる高性能の半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上記課題を解決するために、第１の発明の半導体装置は、デジタル回路とスイッチドキャパシタフィルタとを各々有するアナログ−デジタル変換回路またはデジタル−アナログ変換回路を内蔵したもので、電気的に分離される状態に基板上に形成された複数個の領域に、デジタル回路とスイッチドキャパシタフィルタとをそれぞれ分割して配置している。
【００１６】
この構成によれば、電気的に分離される状態に基板上に形成された複数個の領域に、デジタル回路とスイッチドキャパシタフィルタとをそれぞれ分割して配置しているので、デジタル回路とスイッチドキャパシタフィルタとの間のクロストークを防止することができ、クロストークによるＳＮ性能の悪化を、複雑な動作タイミング設定を必要とすることなく容易に防止でき、アナログ−デジタル変換回路および／またはデジタル−アナログ変換回路を内蔵した高性能の半導体装置を得ることができる。また、非同期の複数個のアナログ−デジタル変換回路あるいはデジタル−アナログ変換回路とデジタル回路とをともに内蔵した半導体装置であっても、上記のようなクロストークを防止することができ、クロストークによるＳＮ性能の悪化を防止することができ、高性能な半導体装置を得ることができる。
【００１７】
また、第２の発明の半導体装置は、例えばデジタル回路とスイッチドキャパシタフィルタとを各々有する１または複数のアナログ−デジタル変換回路および／または１または複数のデジタル−アナログ変換回路を内蔵したもので、電気的に分離される状態に基板上に形成された複数個の領域に、１または複数のアナログ−デジタル変換回路および／または１または複数のデジタル−アナログ変換回路をそれぞれ分割して配置している。
【００１８】
この構成によれば、電気的に分離される状態に基板上に形成された複数個の領域に、１または複数のアナログ−デジタル変換回路および／または１または複数のデジタル−アナログ変換回路をそれぞれ分割して配置しているので、アナログ−デジタル変換回路同士、デジタル−アナログ変換回路同士あるいはアナログ−デジタル変換回路とデジタル−アナログ変換回路との間のクロストークを防止することができ、クロストークによるＳＮ性能の悪化を、複雑な動作タイミング設定を必要とすることなく容易に防止でき、アナログ−デジタル変換回路および／またはデジタル−アナログ変換回路を内蔵した高性能の半導体装置を得ることができる。また、非同期の複数個のアナログ−デジタル変換回路あるいはデジタル−アナログ変換回路とデジタル回路とをともに内蔵した半導体装置であっても、上記のようなクロストークを防止することができ、クロストークによるＳＮ性能の悪化を防止することができ、高性能な半導体装置を得ることができる。
【００１９】
また、第３の発明の半導体装置は、例えばデジタル回路と、スイッチ、コンデンサおよびオペアンプを構成要素として含むスイッチドキャパシタフィルタとを各々有するアナログ−デジタル変換回路またはデジタル−アナログ変換回路を内蔵したもので、電気的に分離される状態に基板上に形成された複数個の領域に、スイッチドキャパシタフィルタの構成要素であるスイッチ、コンデンサおよびオペアンプの何れか一つと残りの一つまたは二つとを分割して配置している。
【００２０】
この構成によれば、電気的に分離される状態に基板上に形成された複数個の領域に、スイッチドキャパシタフィルタの構成要素であるスイッチ、コンデンサおよびオペアンプの何れか一つと残りの一つまたは二つとを分割して配置しているので、スイッチドキャパシタフィルタの構成要素であるスイッチ、コンデンサおよびオペアンプの間のクロストークを防止することができ、クロストークによるＳＮ性能の悪化を、複雑な動作タイミング設定を必要とすることなく容易に防止でき、アナログ−デジタル変換回路および／またはデジタル−アナログ変換回路を内蔵した高性能の半導体装置を得ることができる。また、非同期の複数個のアナログ−デジタル変換回路あるいはデジタル−アナログ変換回路とデジタル回路とをともに内蔵した半導体装置であっても、上記のようなクロストークを防止することができ、クロストークによるＳＮ性能の悪化を防止することができ、高性能な半導体装置を得ることができる。
【００２１】
上記の複数個の領域は、例えば第１導電型半導体基板上に形成された複数の第２導電型拡散層領域からなり、複数の第２導電型拡散層領域はそれぞれ第１導電型半導体基板上に形成された第１導電型拡散層領域で囲まれることによって、ＰＮ接合分離されている。
【００２２】
また、上記の複数個の領域は、第１導電型半導体基板上に形成された複数の第２導電型拡散層領域からなり、複数の第２導電型拡散層領域はそれぞれ第１導電型半導体基板上に形成された絶縁体領域で囲まれることによって、絶縁分離される構成であってもよい。
【００２３】
さらに、上記の複数個の領域は、絶縁体基板上に形成された複数の拡散層領域からなり、複数の拡散層領域はそれぞれ絶縁体基板上に形成された絶縁体領域で囲まれることによって、絶縁分離される構成であってもよい。
【００２４】
上記の第１導電型半導体基板がＰ型基板である場合には、第２導電型拡散層領域はＮ型拡散層領域であり、第１導電型拡散層領域はＰ型拡散層領域である。また、第１導電型半導体基板がＮ型基板である場合には、第２導電型拡散層領域はＰ型拡散層領域であり、第１導電型拡散層領域はＮ型拡散層領域である。
【発明の効果】
【００２５】
以上により、本発明の半導体装置は、デルタシグマ型アナログ−デジタル変換回路あるいはデジタル−アナログ変換回路を内蔵した場合において、電気的に分離される状態に基板上に形成された複数個の領域に、デジタル回路とスイッチドキャパシタフィルタとをそれぞれ分割して配置するか、１または複数のアナログ−デジタル変換回路および／または１または複数のデジタル−アナログ変換回路をそれぞれ分割して配置するか、もしくはスイッチドキャパシタフィルタの構成要素であるスイッチ、コンデンサおよびオペアンプの何れか一つと残りの一つまたは二つとを分割して配置することにより、分割配置された各要素間のクロストークを防止することができ、クロストークによるＳＮ性能の悪化を、複雑な動作タイミング設定を必要とすることなく容易に防止でき、アナログ−デジタル変換回路および／またはデジタル−アナログ変換回路を内蔵した高性能の半導体装置を得ることができる。また、非同期の複数個のアナログ−デジタル変換回路あるいはデジタル−アナログ変換回路とデジタル回路とをともに内蔵した半導体装置であっても、上記のようなクロストークを防止することができ、クロストークによるＳＮ性能の悪化を防止することができ、高性能な半導体装置を得ることができる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の実施の形態を、図面を参照しながら説明する。
【００２７】
（実施の形態１：請求項１，４に対応）
本発明の実施の形態１における、デルタシグマ型アナログ−デジタル変換回路あるいはデジタル−アナログ変換回路を内蔵した半導体装置は、例えば図１（ａ），（ｂ）に示すように、第１導電型の半導体基板、例えばＰ型基板５にスイッチドキャパシタ形成領域Ａおよびデジタルフィルタ形成領域Ｂ（複数個の領域）を電気的に分離した状態に配置形成している。
【００２８】
スイッチドキャパシタ形成領域Ａには、デルタシグマ型アナログ−デジタル変換回路あるいはデジタル−アナログ変換回路を構成するためのスイッチドキャパシタが形成される。また、デジタルフィルタ形成領域Ｂには、デルタシグマ型アナログ−デジタル変換回路あるいはデジタル−アナログ変換回路を構成するための例えばデジタルフィルタ（デジタル回路）が形成される。つまり、デジタルフィルタとスイッチドキャパシタフィルタとがそれぞれ分割して配置される。
【００２９】
具体的に説明すると、上記の複数個の領域Ａ，Ｂは、Ｐ型基板５上に形成された複数の第２導電型拡散層領域、例えばＮ型拡散層領域１Ａ，１Ｂからなり、複数のＮ型拡散層領域１Ａ，１ＢはそれぞれＰ型基板５上に形成された第１導電型拡散層領域、例えばＰ型拡散層領域２で囲まれることによって、ＰＮ接合分離されている。
【００３０】
そして、Ｎ型拡散層領域１ＡにはＮウエル４ＡとＰウエル３Ａとが形成され、Ｎ型拡散層領域１ＢにはＮウエル４ＢとＰウエル３Ｂとが形成されている。そして、図６に示すように、Ｎウエル４ＡとＰウエル３Ａの上にＰチャネルＭＯＳトランジスタ８ＡとＮチャネルＭＯＳトランジスタ９Ａとその他の素子をそれぞれ形成し、Ｎウエル４ＢとＰウエル３Ｂの上にもＰチャネルＭＯＳトランジスタ８ＢとＮチャネルＭＯＳトランジスタ９Ｂとその他の素子をそれぞれ形成している。そして、ＰチャネルＭＯＳトランジスタ８ＡとＮチャネルＭＯＳトランジスタ９Ａとその他の素子を用いてスイッチドキャパシタを構成し、ＰチャネルＭＯＳトランジスタ８ＢとＮチャネルＭＯＳトランジスタ９Ｂとその他の素子を用いてデジタルフィルタを構成している。
【００３１】
この場合、回路に使用される素子は、Ｎ型拡散層領域１Ａ，１ＢとＰ型拡散層領域２とにより、Ｐ型基板５からＰＮ接合分離により電気的に分離されている。
【００３２】
したがって、従来例では、図８に示したように、すべてのＮチャネルＭＯＳトランジスタのＰウエル３Ａ，３ＢがＰ型基板５と導通するのに対し、この実施の形態では、Ｐウエル３Ａ，３Ｂは、Ｐウエル３Ａ，３ＢとＮ型拡散層領域１Ａ，１Ｂとの接合容量１１とＮ型拡散層領域１Ａ，１ＢとＰ型基板５とのＰＮ接合容量１２とが、ゲート酸化膜容量１０と直列に挿入されることになり、半導体装置に内蔵されたＰチャネルＭＯＳトランジスタ９Ａ，９ＢのＰウエル３Ａ，３Ｂ間のインピーダンスは著しく高くなる。それにより、ゲート酸化膜容量１０の過渡電流によるデジタルノイズが、スイッチドキャパシタフィルタに影響を与え、ＳＮ比を悪化させることが無い。
【００３３】
この場合、半導体基板にＮ型基板を使用する場合は、Ｎ型拡散層領域１Ａ，１ＢはＰ型拡散層領域に変更され、Ｐ型拡散層領域２はＮ型拡散層領域に変更される。
【００３４】
（実施の形態２：請求項２，４に対応）
本発明の実施の形態２における、１または複数のデルタシグマ型アナログ−デジタル変換回路あるいは１または複数のデジタル−アナログ変換回路を内蔵した半導体装置は、図２（ａ），（ｂ）に示すように、第１導電型の半導体基板、例えばＰ型基板５にデジタル−アナログ変換回路形成領域Ｃおよびアナログ−デジタル変換回路形成領域Ｄ（複数個の領域）を電気的に分離した状態に配置形成している。
【００３５】
デジタル−アナログ変換回路形成領域Ｃには、デルタシグマ型デジタル−アナログ変換回路が形成される。また、アナログ−デジタル変換回路形成領域Ｄには、デルタシグマ型アナログ−デジタル変換回路が形成される。つまり、デルタシグマ型デジタル−アナログ変換回路とデルタシグマ型アナログ−デジタル変換回路とがそれぞれ分割して配置される。
【００３６】
上記の複数個の領域Ｃ，Ｄの具体的な構成は、図１と同様であり、各領域に形成される回路が異なる。
【００３７】
なお、図２では、複数の領域にアナログ−デジタル変換回路とデジタル−アナログ変換回路とを分割配置する例を示したが、これに限らず、複数の領域に複数のアナログ−デジタル変換回路を分割配置するものも考えられる。さらに、複数の領域に複数のデジタル−アナログ変換回路を分割配置するものも同様に考えることができる。
【００３８】
この実施の形態によれば、電気的に分離できる複数個の領域に、複数個のアナログ−デジタル変換回路あるいは複数個のデジタル−アナログ変換回路あるいはデジタル回路を分割して配置することで、上記説明と同様の原理により、複数個のアナログ−デジタル変換回路あるいはデジタル−アナログ変換回路あるいはデジタル回路間に発生する基板を介したクロストークノイズを防止し、クロストークによってＳＮ比を悪化させることを防止する。
【００３９】
（実施の形態３：請求項３，４に対応）
本発明の実施の形態３における、デルタシグマ型アナログ−デジタル変換回路あるいはデジタル−アナログ変換回路を内蔵した半導体装置は、図３（ａ），（ｂ）に示すように、実施の形態１と同様の構成で電気的に分離できる複数個の領域に、つまり、スイッチ形成領域Ｅ、コンデンサ形成領域Ｆおよびオペアンプ形成領域Ｇを、Ｐ型基板５上に形成している。４ＣはＮウエルである。その他は図１と同様である。
【００４０】
そして、スイッチ形成領域Ｅ、コンデンサ形成領域Ｆおよびオペアンプ形成領域Ｇにスイッチドキャパシタフィルタのスイッチ、コンデンサ、オペアンプを分割して配置することで、上記説明と同様の原理により、スイッチドキャパシタフィルタのスイッチングノイズが、その構成要素であるコンデンサやオペアンプに、クロストークノイズとして回り込みＳＮ比を悪化させることを防止する。
【００４１】
（実施の形態４：請求項１，５に対応）
本発明の実施の形態４における、デルタシグマ型アナログ−デジタル変換回路あるいはデジタル−アナログ変換回路を内蔵した半導体装置は、図４（ａ），（ｂ）に示すように、Ｎ型拡散層領域１Ａ，１ＢをＰ型拡散層領域２に代えて、絶縁体領域６で囲むことにより、Ｎ型拡散層領域１Ａ，１Ｂを電気的に分離するようにしたものである。その他は図１の実施の形態と同様である。この実施の形態では、電気的に分離できる複数個の領域をＰＮ接合分離および絶縁体分離により形成する。この電気的に分離された領域に、実施の形態１と同様に、Ｐウエル３Ａ，３Ｂ及びＮウエル４Ａ，４Ｂを形成し、ＰチャネルＭＯＳトランジスタ８Ａ，８ＢやＮチャネルＭＯＳトランジスタ９Ａ，９Ｂ、その他の素子を形成し、それらの素子を利用して、スイッチドキャパシタフィルタやデジタル回路を形成する。
【００４２】
この場合、回路に使用される素子は、Ｎ型拡散層領域１Ａ，１ＢとＰ型基板５との間はＰＮ接合分離により電気的に分離され、かつ横方向のＮ型拡散層領域１Ａ，１Ｂ間は絶縁体領域６により絶縁分離されている。
【００４３】
これにより、実施の形態１と同様の原理で、Ｐ型基板５を介したクロストークノイズを防止し、クロストークノイズによる、ＳＮ比の悪化を防止することができる。基板にＮ型基板を使用する場合は、Ｎ型拡散層領域１Ａ，１ＢはＰ型拡散層領域に変更される。
【００４４】
（実施の形態５：請求項１，６に対応）
本発明の実施の形態５における、デルタシグマ型アナログ−デジタル変換回路あるいはデジタル−アナログ変換回路を内蔵した半導体装置は、図５（ａ），（ｂ）に示すように、Ｐ型基板５に代えて絶縁体基板７を用いたもので、その他は実施の形態１と同様である。
【００４５】
すなわち、絶縁体基板７上にＮ型拡散層領域１Ａ，１Ｂを形成し、Ｎ型拡散層領域１Ａ，１Ｂを絶縁体領域６で分離している。これによって、電気的に分離できる複数個の領域を絶縁体分離により形成する。この電気的に分離された領域に、Ｐウエル３Ａ，３Ｂ及びＮウエル４Ａ，４Ｂ、その他の素子を形成し、ＰチャネルＭＯＳトランジスタ８Ａ，８ＢやＮチャネルＭＯＳトランジスタ９Ａ，９Ｂ、その他の素子を形成し、それらの素子を利用して、スイッチドキャパシタフィルタやデジタル回路を形成する。この場合、回路に使用される素子は、絶縁体領域６と絶縁体基板７とにより電気的に絶縁分離されている。これにより、実施の形態１と同様の原理で、基板を介したクロストークノイズを防止し、クロストークノイズによる、ＳＮ比の悪化を防止することができる。Ｎ型拡散層領域１Ａ，１ＢはＰ型拡散層領域であってもよい。
【００４６】
なお、上記の図４、図５の実施の形態では、スイッチドキャパシタ形成領域Ａとデジタルフィルタ形成領域Ｂとを形成するものを例として説明したが、これに限らず、図２と同様にデジタル−アナログ変換回路形成領域Ｃとアナログ−デジタル変換回路形成領域Ｄとを形成してもよく、また図３と同様にスイッチ形成領域Ｅ、コンデンサ形成領域Ｆおよびオペアンプ形成領域Ｇを形成してもよい。
【産業上の利用可能性】
【００４７】
本発明にかかる半導体装置は、クロストークによるＳＮ性能の悪化を、複雑な動作タイミング設定を必要とすることなく容易に防止でき、アナログ−デジタル変換回路および／またはデジタル−アナログ変換回路を内蔵した高性能の半導体装置を得ることができるという効果を有し、デルタシグマ型アナログ−デジタル変換回路あるいはデジタル−アナログ変換回路を内蔵した半導体装置等として有用である。
【図面の簡単な説明】
【００４８】
【図１】（ａ）は本発明の実施の形態１の半導体装置の構成を示す概略上面図、（ｂ）は同図（ａ）のＸ−Ｙ断面図である。
【図２】（ａ）は本発明の実施の形態２の半導体装置の構成を示す概略上面図、（ｂ）は同図（ａ）のＸ−Ｙ断面図である。
【図３】（ａ）は本発明の実施の形態３の半導体装置の構成を示す概略上面図、（ｂ）は同図（ａ）のＸ−Ｙ断面図である。
【図４】（ａ）は本発明の実施の形態４の半導体装置の構成を示す概略上面図、（ｂ）は同図（ａ）のＸ−Ｙ断面図である。
【図５】（ａ）は本発明の実施の形態５の半導体装置の構成を示す概略上面図、（ｂ）は同図（ａ）のＸ−Ｙ断面図である。
【図６】本発明の実施の形態１の半導体装置の動作を示す模式図である。
【図７】（ａ）は従来例におけるアナログ−デジタル変換回路あるいはデジタル−アナログ変換回路を内蔵する半導体装置の構成を示す概略上面図、（ｂ）は同図（ａ）のＸ−Ｙ断面図である。
【図８】半導体装置の先行技術におけるノイズの回り込み動作を説明する模式図である。
【図９】先行技術における動作タイミングによるノイズ低減法を示すブロック図である。
【図１０】図９の動作タイミングを示すタイミング図である。
【符号の説明】
【００４９】
１Ａ，１Ｂ    Ｎ型拡散層領域
２    Ｐ型拡散層領域
３Ａ，３Ｂ    Ｐウエル
４Ａ，４Ｂ    Ｎウエル
５    Ｐ型基板
６    絶縁体領域
７    絶縁体基板
８Ａ，８Ｂ    ＰチャネルＭＯＳトランジスタ
９Ａ，９Ｂ    ＮチャネルＭＯＳトランジスタ
１０    ＮチャネルＭＯＳトランジスタのゲート容量
１１    ＰウエルとＮ型拡散層領域の接合容量
１２    Ｎ型拡散層領域とＰ型基板との接合容量
１３    スイッチドキャパシタフィルタで構成されたデルタシグマ変調器
１４    デジタルフィルタ
１５    クロックジェネレータ
【図１】
2005116586.tif 000003
【図２】
2005116586.tif 000004
【図３】
2005116586.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2005116586.tif 000009
【図８】
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【図９】
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【図１０】
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