(57)【要約】【課題】半導体チップに形成されてＲＦモジュールに搭載されるＭＯＳ容量の耐圧を向上することのできる技術を提供する。【解決手段】電極６の端部の下にＬＯＣＯＳ絶縁膜３を設けて、電極６の端部がＬＯＣＯＳ絶縁膜３上に乗り上がるように電極６を形成する。これにより、電極６の周囲にｎ型半導体領域７を形成するイオン注入の際に電極６の端部に生じたダメージによる、電極６の端部における電界集中を緩和して異常なリーク電流の発生を抑える。【選択図】      図５
2005032992.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）第１導電型の基板の主面の所定領域にＬＯＣＯＳ絶縁膜を形成する工程と、
（ｂ）前記基板の主面にゲート絶縁膜を形成する工程と、
（ｃ）前記ゲート絶縁膜上に導体膜を形成する工程と、
（ｄ）前記導体膜をエッチングして、電極を形成する工程と、
（ｅ）前記基板に前記第１導電型と異なる第２導電型の不純物をイオン注入して、前記電極の周囲の前記基板に半導体領域を形成する工程とを有し、
前記電極の端部の下に前記ＬＯＣＯＳ絶縁膜が形成されていることを特徴とする半導体装置の製造方法。
【請求項２】
（ａ）第１導電型の基板の主面の所定領域にＬＯＣＯＳ絶縁膜を形成する工程と、
（ｂ）前記基板の主面にゲート絶縁膜を形成する工程と、
（ｃ）前記ゲート絶縁膜上に導体膜を形成する工程と、
（ｄ）前記導体膜をエッチングして、電極を形成する工程と、
（ｅ）前記基板に前記第１導電型と異なる第２導電型の不純物をイオン注入して、前記電極の周囲の前記基板に半導体領域を形成する工程とを有し、
前記電極の端部の下に前記ＬＯＣＯＳ絶縁膜が形成されており、前記ＬＯＣＯＳ絶縁膜は前記ゲート絶縁膜よりも厚いことを特徴とする半導体装置の製造方法。
【請求項３】
（ａ）第１導電型の基板の主面の所定領域にＬＯＣＯＳ絶縁膜を形成する工程と、
（ｂ）前記基板の主面にゲート絶縁膜を形成する工程と、
（ｃ）前記ゲート絶縁膜上に導体膜を形成する工程と、
（ｄ）前記導体膜をエッチングして、電極を形成する工程と、
（ｅ）前記基板に前記第１導電型と異なる第２導電型の不純物をイオン注入して、前記電極の周囲の前記基板に半導体領域を形成する工程とを有し、
前記電極の端部の下に前記ＬＯＣＯＳ絶縁膜が形成されており、前記ゲート絶縁膜の厚さは１１ｎｍ以下であることを特徴とする半導体装置の製造方法。
【請求項４】
（ａ）第１導電型の基板の主面の所定領域にＬＯＣＯＳ絶縁膜を形成する工程と、
（ｂ）前記基板に前記第１導電型と異なる第２導電型の不純物をイオン注入して、ウェル領域を形成する工程と、
（ｃ）前記基板の主面にゲート絶縁膜を形成する工程と、
（ｄ）前記ゲート絶縁膜上に導体膜を形成する工程と、
（ｅ）前記導体膜をエッチングして、電極を形成する工程と、
（ｆ）前記基板に前記第２導電型の不純物をイオン注入して、前記電極の周囲の前記基板に半導体領域を形成する工程とを有し、
前記電極の端部の下に前記ＬＯＣＯＳ絶縁膜が形成されており、前記電極の下に前記ウェル領域が形成されていることを特徴とする半導体装置の製造方法。
【請求項５】
（ａ）第１導電型の基板の主面の所定領域にＬＯＣＯＳ絶縁膜を形成する工程と、
（ｂ）前記基板の主面にゲート絶縁膜を形成する工程と、
（ｃ）前記ゲート絶縁膜上に導体膜および高融点金属膜を順次形成する工程と、（ｄ）前記導体膜および前記高融点金属膜をエッチングして、電極を形成する工程と、
（ｅ）前記基板の主面に前記第１導電型と異なる第２導電型の不純物をイオン注入して、前記電極の周囲の前記基板に半導体領域を形成する工程とを有し、
前記電極の端部の下に前記ＬＯＣＯＳ絶縁膜が形成されていることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造技術に関し、特に、ＲＦモジュールに搭載される高周波デバイス用ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）容量に適用して有効な技術に関する。
【０００２】
【従来の技術】
ＲＦモジュールの小型化への要求に対応して、さまざまな製造技術が開発されている。例えば、これまで実装基板上に搭載されていた受動部品、例えばキャパシタまたはインダクタなどをパワーＭＯＳＦＥＴ（ＭＯＳ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）などの能動素子が形成された半導体チップに形成し、実装基板上の受動部品数を減らしてＲＦモジュールを小型化する技術が提案されている（例えば、特許文献１参照）。
【０００３】
【特許文献１】
特開平８−９７３７５号公報
【０００４】
【発明が解決しようとする課題】
本発明者らは、半導体チップに形成されてＲＦモジュールに搭載される高周波デバイス用ＭＯＳ容量の製造方法について検討した。以下は、本発明者らによって検討された技術であり、その概要は次のとおりである。
【０００５】
図９は、本発明者らによって検討された高周波デバイス用ＭＯＳ容量を示す半導体基板の要部断面図である。
【０００６】
ＭＯＳ容量Ｃ０は、ｐ−型のシリコン単結晶からなる基板２１に形成され、この基板２１と、基板２１の主面に形成された厚さ１１ｎｍ程度のゲート絶縁膜２２と、シリコン多結晶およびタングステンシリサイドが積層されてなる電極２３とによって構成される。電極２３の周囲の基板２１にはｎ型半導体領域２４が形成されており、このｎ型半導体領域２４は電極２３に電圧を正印加することにより基板２１に形成されるｎ型反転領域と電気的に接続される。さらにｎ型半導体領域２４の周囲の基板２１にはｐ型半導体領域２５が形成されており、このｐ型半導体領域２５は配線２６を介してｎ型半導体領域２４と電気的に接続されている。
【０００７】
ところで、ｎ型半導体領域２４の形成にはイオン注入法が用いられる。すなわち電極２３を形成した後、基板２１にｎ型不純物をイオン注入し、さらに基板２１に熱処理を施すことによってｎ型半導体領域２４は形成される。しかしイオン注入法では、通常ゲート絶縁膜２２の５ｎｍ程度の深さにまでダメージが入るため、電極２３の端部においてリーク電流が増加するという課題を有している。そこで電極２３を形成した後に酸化処理を基板２１に施して、電極２３の端部に厚さ１０ｎｍ程度のライト酸化膜を形成し、電極２３の端部における絶縁膜の合計厚さを２１（＝１１＋１０）ｎｍ程度とすることにより、上記ダメージによる電極２３の端部におけるリーク電流の増加を防いでいる。
【０００８】
しかしながら、ＲＦモジュールの小型化に伴い、半導体チップの小型化も要求されることから、ＭＯＳ容量Ｃ０のｎ型半導体領域２４の浅い接合深さが望まれており、このためライト酸化膜を形成する酸化処理の温度または時間等を低減する必要がある。本発明者が検討したところ、酸化処理の温度または時間等を低減して電極２３の端部における絶縁膜（ゲート絶縁膜２２およびライト酸化膜）の合計厚さを１３．５（＝１１＋２．５）ｎｍ程度としたところ、異常なリーク電流が発生することが明らかとなった。これは上記絶縁膜に５ｎｍ程度の深さまでダメージが入ると、電極２３の端部におけるダメージを受けていない絶縁膜の厚さが、本質的なゲート絶縁膜２２の厚さ１１ｎｍよりも薄い８．５（＝１３．５−５）ｎｍとなり、電界集中が生じたためと考えられる。従って、小型化が進むＲＦモジュールにおいては、上記酸化処理のみで必要とされるＭＯＳ容量の耐圧を得ることができず、ＭＯＳ容量のリーク電流に起因したＲＦモジュールの信頼性の劣化という問題が生ずる。
【０００９】
本発明の目的は、半導体チップに形成されてＲＦモジュールに搭載されるＭＯＳ容量の耐圧を向上することのできる技術を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１１】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
本発明は、第１導電型の基板の主面の所定領域にＬＯＣＯＳ絶縁膜を形成する工程と、基板の主面にゲート絶縁膜を形成する工程と、ゲート絶縁膜上に導体膜を形成する工程と、導体膜をエッチングして、電極を形成する工程と、基板に第２導電型の不純物をイオン注入して、電極の周囲の基板に半導体領域を形成する工程とを有し、電極の端部の下にＬＯＣＯＳ絶縁膜が形成され、電極の端部がＬＯＣＯＳ絶縁膜上に乗り上がるものである。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１４】
本発明の一実施の形態であるＲＦモジュールに搭載される高周波デバイス用ＭＯＳ容量の製造方法を図１〜図８に示す半導体基板の要部断面図を用いて工程順に説明する。
【００１５】
まず、図１に示すように、基板１を用意する。この段階の基板１は平面略円形状の部材からなり、シリコン基板１ａと、その主面に形成された半導体層１ｂとを有している。シリコン基板１ａは、例えばチョクラルスキー法などのような結晶引き上げ法により形成されたｐ＋型のシリコン単結晶からなり、その抵抗率は、例えば１〜１５ｍΩｃｍであり、半導体層１ｂは、例えばエピタキシャル法により形成されたｐ型のシリコン単結晶からなり、その厚さは、例えば１０μｍ程度である。
【００１６】
次に、基板１の主面上にリソグラフィ技術によりレジストパターンを形成した後、そのレジストパターンをマスクとして、ｐ型不純物、例えばボロンをドーズ量１０１６ｃｍ−２台、エネルギー８０ｋｅＶの条件で半導体層１ｂに選択的にイオン注入する。続いて基板１に、例えば１２００℃、７０分の熱処理を施すことにより、ｐ＋型半導体領域２を形成する。このｐ＋型半導体領域２は、半導体層１ｂの表面からシリコン基板１ａまで達するように形成されており、シリコン基板１ａと電気的に接続される。
【００１７】
次に、基板１を熱酸化して半導体層１ｂの主面に厚さ１０ｎｍ程度の薄い酸化シリコン膜３ａを形成し、続いてその上層にＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法で厚さ０．１μｍ程度の窒化シリコン膜３ｂを堆積する。次いでレジストパターンをマスクとして窒化シリコン膜３ｂをエッチングする。
【００１８】
次に、図２に示すように、選択酸化により厚さ３５０ｎｍ程度のＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）絶縁膜３を基板１の主面上に形成する。その後、熱リン酸を用いて窒化シリコン３ｂ膜を除去する。ＬＯＣＯＳ絶縁膜３は、素子分離領域と、後に形成されるＭＯＳ容量の電極の端部が位置する領域とに設けられる。
【００１９】
次に、図３に示すように、半導体層１ｂの一部を覆うレジストパターンをマスクとして、ｎ型不純物、例えばリンをドーズ量１０１３ｃｍ−２台、エネルギー４００ｋｅＶの条件で半導体層１ｂに選択的にイオン注入する。続いて基板１に、例えば１０００℃、３０分の熱処理を施すことにより、ｎ型ウェル４を形成する。
【００２０】
次に、図４に示すように、基板１に対して洗浄処理を施し、半導体層１ｂの主面の清浄面を露出させた状態で、例えばウェット酸化処理を施すことにより、半導体層１ｂの主面の活性領域に、例えば厚さ１０〜２０ｎｍ程度の酸化シリコンからなるゲート絶縁膜５を形成する。次いで基板１の主面上に、例えば低抵抗なシリコン多結晶などのような導体膜６ａをＣＶＤ法により堆積し、続いて、例えばタングステンシリサイドなどのような高融点金属膜６ｂをスパッタ法により堆積した後、これらをレジストパターンをマスクとしたドライエッチングによりパターニングすることにより、導体膜６ａおよび高融点金属膜６ｂからなり、その端部がＬＯＣＯＳ絶縁膜３上に乗り上げた電極６を形成する。導体膜６ａの厚さは、例えば１００ｎｍ、高融点金属膜６ｂの厚さは、例えば１５０ｎｍを例示することができる。これにより電極６、ゲート絶縁膜５および半導体層１ｂからなるＭＯＳ容量Ｃ１が形成される。
【００２１】
次に、図５に示すように、基板１にライト酸化処理を施した後、半導体層１ｂの一部を覆うレジストパターンをマスクとして、ｎ型不純物、例えばヒ素をドーズ量１０１５ｃｍ−２台、エネルギー６０ｋｅＶの条件で半導体層１ｂにイオン注入する。続いて基板１に熱処理を施すことにより、電極６の周囲の基板１にｎ型半導体領域７を形成する。ｎ型半導体領域７は、その一部がｎ型ウェル４に重なるように形成されている。
【００２２】
ｎ型半導体領域７を形成するイオン注入では、電極６の端部にダメージが入るが、電極６の端部の下にＬＯＣＯＳ絶縁膜３が形成されて電極６の端部がＬＯＣＯＳ絶縁膜３上に乗り上がっていることから、電界集中を抑制し、電極６の端部における異常なリーク電流の発生を抑えることができる。
【００２３】
次に、図６に示すように、半導体層１ｂの一部を覆うレジストパターンをマスクとして、ｐ型不純物、例えばフッ化ボロンをドーズ量１０１５ｃｍ−２台、エネルギー５０ｋｅＶの条件で半導体層１ｂにイオン注入する。続いて基板１に熱処理を施すことにより、ｎ型半導体領域７の周囲にその一部がｐ＋型半導体領域２と重なるようにｐ型半導体領域８を形成する。
【００２４】
次に、図７に示すように、基板１の主面上に、例えばＴＥＯＳ（Ｔｅｔｒａ  Ｅｔｈｌｙ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ；Ｓｉ（ＯＣ２Ｈ５）４）および酸素（Ｏ２）をソースガスに用いたプラズマＣＶＤ法によりＴＥＯＳ酸化膜９ａを堆積し、続いてＣＶＤ法によりＰＳＧ（Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜９ｂを堆積して層間絶縁膜を形成する。次いで、ｎ型半導体領域７およびｐ型半導体領域８を露出する接続孔１０をリソグラフィ技術およびエッチング技術により形成する。なお図示はしないが、電極６に達する接続孔も同時に形成される。
【００２５】
次に、図８に示すように、基板１の主面上に、例えば厚さ３０ｎｍ程度のチタンおよび厚さ８０ｎｍ程度の窒化チタンをスパッタ法により順次堆積してバリア膜１１ａを形成し、続いて接続孔１０の内部を含む基板１の主面上に金属膜１１ｂ、例えばタングステンをスパッタ法またはＣＶＤ法等により堆積する。次いでバリア膜１１ａおよび金属膜１１ｂを接続孔１０の内部にのみ残るようにＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法等によって研磨することにより、接続孔１０の内部にプラグ１１を形成する。
【００２６】
次に、基板１の主面上に、例えば厚さ１０ｎｍ程度のチタンからなるバリア膜１２ａ、例えば厚さ４００ｎｍ程度のアルミニウム合金からなる金属膜１２ｂ、例えば厚さ１２０ｎｍ程度の窒化タングステンからなるバリア膜１２ｃをスパッタ法により順次堆積する。続いてこの積層膜をリソグラフィ技術およびエッチング技術によりパターニングすることにより、配線１２を形成する。次に、さらに上層の配線を形成し、続いて最上層配線の表面をパッシベーション膜で覆い、その一部に最上層配線の一部が露出するような開口部を形成する。その後、基板１を１個１個の半導体チップに切り分けて選択し、良品の半導体チップが実装基板上に搭載される。
【００２７】
なお、本実施の形態では、能動素子、例えばパワーＭＯＳＦＥＴ等およびＭＯＳ容量Ｃ１以外の受動素子、例えばインダクタ等の説明は省略したが、これらはＭＯＳ容量Ｃ１を形成した基板１上に形成されて、１つの半導体チップに能動素子と受動素子とが形成される。
【００２８】
このように、本実施の形態によれば、ＭＯＳ容量Ｃ１の電極６の端部の下にＬＯＣＯＳ絶縁膜３を形成することにより、ｎ型半導体領域７を形成するイオン注入の際のダメージによる電界集中を抑制し、異常なリーク電流の発生を抑えることができる。これによりＭＯＳ容量Ｃ１の耐圧が向上し、さらには半導体チップに形成されたＭＯＳ容量Ｃ１を搭載するＲＦモジュールの信頼度が向上することができる。
【００２９】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００３０】
例えば、前記実施の形態では、本発明をＲＦモジュールに搭載される高周波デバイス用ＭＯＳ容量に適用した場合について説明したが、いかなる製品のＭＯＳ容量にも適用することができる。
【００３１】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００３２】
ＭＯＳ容量の電極の端部における電界集中を緩和して異常なリーク電流の発生を抑えることができるので、半導体チップに形成されてＲＦモジュールに搭載されるＭＯＳ容量の耐圧を向上することができる。
【図面の簡単な説明】
【図１】
本発明の一実施の形態である高周波デバイス用ＭＯＳ容量の製造方法を示す半導体基板の要部断面図である。
【図２】
本発明の一実施の形態である高周波デバイス用ＭＯＳ容量の製造方法を示す半導体基板の要部断面図である。
【図３】本発明の一実施の形態である高周波デバイス用ＭＯＳ容量の製造方法を示す半導体基板の要部断面図である。
【図４】本発明の一実施の形態である高周波デバイス用ＭＯＳ容量の製造方法を示す半導体基板の要部断面図である。
【図５】本発明の一実施の形態である高周波デバイス用ＭＯＳ容量の製造方法を示す半導体基板の要部断面図である。
【図６】本発明の一実施の形態である高周波デバイス用ＭＯＳ容量の製造方法を示す半導体基板の要部断面図である。
【図７】本発明の一実施の形態である高周波デバイス用ＭＯＳ容量の製造方法を示す半導体基板の要部断面図である。
【図８】本発明の一実施の形態である高周波デバイス用ＭＯＳ容量の製造方法を示す半導体基板の要部断面図である。
【図９】本発明者らによって検討された高周波デバイス用ＭＯＳ容量を示す半導体基板の要部断面図である。
【符号の説明】
１  基板
１ａ  シリコン基板
１ｂ  半導体層
２  ｐ＋型半導体領域
３  ＬＯＣＯＳ絶縁膜
３ａ  酸化シリコン膜
３ｂ  窒化シリコン膜
４  ｎ型ウェル
５  ゲート絶縁膜
６  電極
６ａ  導体膜
６ｂ  高融点金属膜
７  ｎ型半導体領域
８  ｐ型半導体領域
９ａ  ＴＥＯＳ酸化膜
９ｂ  ＰＳＧ膜
１０  接続孔
１１  プラグ
１１ａ  バリア膜
１１ｂ  金属膜
１２  配線
１２ａ  バリア膜
１２ｂ  金属膜
１２ｃ  バリア膜
２１  基板
２２  ゲート絶縁膜
２３  電極
２４  ｎ型半導体領域
２５  ｐ型半導体領域
２６  配線
Ｃ０  ＭＯＳ容量
Ｃ１  ＭＯＳ容量
【図１】
2005032992.tif 000003
【図２】
2005032992.tif 000004
【図３】
2005032992.tif 000005
【図４】
2005032992.tif 000006
【図５】
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【図６】
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【図７】
2005032992.tif 000009
【図８】
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【図９】
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