(57)【要約】    【課題】  小型化を図った半導体装置及びヘテロ接合バイポーラトランジスタ並びにその製造方法を提供すること。    【解決手段】  本発明では、半導体基板に単結晶構造を有する単結晶領域を形成するとともに、この単結晶領域の側部に単結晶構造を有しない非単結晶領域を前記単結晶領域よりも隆起させた状態で形成し、これらの単結晶領域と非単結晶領域との表面に上層を成膜した半導体装置において、前記非単結晶領域の側面にこの非単結晶領域の材質よりもインキュベーションタイムの短い材質からなるサイドウォールを形成した。【選択図】      図１
2005203459.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に単結晶構造を有する単結晶領域を形成するとともに、この単結晶領域の側部に単結晶構造を有しない非単結晶領域を前記単結晶領域よりも隆起させた状態で形成し、これらの単結晶領域と非単結晶領域との表面に上層を成膜した半導体装置において、
前記非単結晶領域の側面にこの非単結晶領域の材質よりもインキュベーションタイムの短い材質からなるサイドウォールを形成したことを特徴とする半導体装置。
【請求項２】
前記サイドウォールは、上端部を前記非単結晶領域の上面に沿って伸延させた形状に形成したことを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板の上面に形成した単結晶構造を有するコレクタ領域の上部にベース領域用開口部が設けられた単結晶構造を有しない絶縁領域を積層し、これらのコレクタ領域及び絶縁領域との表面にベース領域を成膜したヘテロ接合バイポーラトランジスタにおいて、
前記絶縁領域に設けたベース領域用開口部にこの絶縁領域の材質よりもインキュベーションタイムの短い材質からなるサイドウォールを形成したことを特徴とするヘテロ接合バイポーラトランジスタ。
【請求項４】
半導体基板に単結晶領域を形成するとともに、この単結晶領域の側部に単結晶構造を有しない非単結晶領域を前記単結晶領域よりも隆起させた状態で形成し、その後、これらの単結晶領域と非単結晶領域との表面に上層を成膜する半導体装置の製造方法において、
前記結晶層の形成は、前記非単結晶領域の側面にこの非単結晶領域の材質よりもインキュベーションタイムの短い材質からなるサイドウォールを形成した後に行うことを特徴とする半導体装置の製造方法。
【請求項５】
前記サイドウォールは、上端部を前記非単結晶領域の上面に沿って伸延させた形状に形成することを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
半導体基板の上面に形成した単結晶構造を有するコレクタ領域の上部にベース領域用開口部が設けられた単結晶構造を有しない絶縁領域を積層し、その後、これらのコレクタ領域及び絶縁領域との表面にベース領域を成膜するヘテロ接合バイポーラトランジスタの製造方法において、
前記コレクタ領域の形成は、前記絶縁領域に設けたベース領域用開口部にこの絶縁領域の材質よりもインキュベーションタイムの短い材質からなるサイドウォールを形成した後に行うことを特徴とするヘテロ接合バイポーラトランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、ヘテロ接合バイポーラトランジスタ、並びにその製造方法に関するものである。
【背景技術】
【０００２】
半導体装置は、化学反応を用いた複数の製造プロセスを経て製造されている。その製造プロセスの一つとして、半導体装置では、非選択エピタキシャル成長が用いられている。すなわち、半導体基板上に部分的に単結晶領域を露出させ、かつ、露出させた単結晶領域面よりも高い段差を持った単結晶構造を有しない絶縁膜パターンからなる非単結晶領域を形成するとともに、これらの単結晶領域と非単結晶領域との上面に非選択エピタキシャル成長によって単結晶領域上に単結晶層を形成し、非単結晶領域上に多結晶層を形成する製造プロセスが用いられている。
【０００３】
かかる製造プロセスを用いて製造した半導体装置の代表例としては、ベース層にシリコン−ゲルマニウム混晶層を用いたヘテロ接合バイポーラトランジスタが知られている（たとえば、特許文献１を参照。）。
【０００４】
このヘテロ接合バイポーラトランジスタ101は、図４に示すように、半導体基板102の表面に単結晶構造を有するコレクタ領域103を形成するとともに、このコレクタ領域103の側部に多結晶構造を有する絶縁領域104をコレクタ領域103よりも隆起させた状態で形成し、これらのコレクタ領域103及び絶縁領域104の上部にシリコン−ゲルマニウム混晶層からなるベース領域105を形成し、このベース領域105の上部にエミッタ領域106を形成し、これらのコレクタ領域103、ベース領域105、エミッタ領域106に電極107,108,109を接続している。図中、110はコレクタ埋め込み領域、111はコレクタ電極取出領域、112はエミッタ形成用の多結晶シリコン膜及びエミッタ電極取出領域、113は保護膜、114は素子分離領域である。
【０００５】
そして、ヘテロ接合バイポーラトランジスタ101は、コレクタ領域103の上部にベース領域105を形成する際に、上記した単結晶領域の側部に多結晶領域を単結晶領域よりも隆起させた状態で形成し、これらの単結晶領域と多結晶領域との上面に非選択エピタキシャル成長によってそれぞれの単結晶層と多結晶層とを同時に形成する製造プロセスが使用されている。
【０００６】
すなわち、ヘテロ接合バイポーラトランジスタ101のベース領域105を形成する際には、まず、半導体基板102の表面に素子分離酸化シリコン膜114を形成することで単結晶シリコンからなるコレクタ領域103を形成するとともに、半導体基板102および素子分離絶酸化シリコン膜114の表面に多結晶酸化シリコンからなる絶縁領域104を形成し、その後、この絶縁領域104のベース領域形成部分をエッチングすることによってベース領域開口部115を形成する。これにより、コレクタ領域103の側部に絶縁領域104をコレクタ領域103よりも隆起させた状態で形成している。
【０００７】
次に、絶縁領域104及びベース領域開口部115の上面に非選択エピタキシャル成長によってシリコン−ゲルマニウム混晶層を形成する。
【０００８】
ここで、ベース領域開口部115の表面は、単結晶構造のコレクタ領域103が露出しているために、単結晶構造のシリコンとなっており、単結晶領域になっている。一方、絶縁領域104の表面は、多結晶構造の酸化シリコンとなっているために、多結晶領域になっている。
【０００９】
そのため、これらの上面に非選択エピタキシャル成長によってシリコン−ゲルマニウム混晶層を形成すると、ベース領域開口部115の上部には単結晶構造を有するシリコン−ゲルマニウム混晶層が形成され、一方、絶縁領域104の上部には多結晶構造を有するシリコン−ゲルマニウム混晶層が形成される。
【００１０】
そのため、ベース領域開口部115の開口端付近には、多結晶シリコン-ゲルマニウムと単結晶シリコン-ゲルマニウムの境界が存在するが、ベース領域開口部115の開口端の絶縁膜が開口面よりも高い段差を持つことにより、図５に示すように、多結晶構造のシリコン−ゲルマニウム混晶層が、ベース領域開口部115の境界よりも単結晶構造のシリコン−ゲルマニウム混晶層の方にせり出した形状に形成されることになる。このせり出し量は、ベース領域開口部115の開口端の段差の傾斜が急角度であるほど大きく、また、非選択エピタキシャル成長時のプロセス条件により決まる単結晶層と多結晶層の結晶成長速度について多結晶層の成長速度が比較して大きいほどせり出し量が大きくなる。
【００１１】
ここで、多結晶シリコン−ゲルマニウムと単結晶シリコン−ゲルマニウムの境界部において、図５中の116に示すように、上面が波状にせり出す形状が生じる。これは、絶縁領域104の材質である酸化シリコン上に成膜された多結晶層の結晶サイズが大きく、またサイズのばらつきが大きいことに起因する。
【００１２】
最後に、シリコン−ゲルマニウム混晶層を所定形状にエッチングすることによってベース領域105を形成し、このベース領域105を構成するシリコン−ゲルマニウム混晶層の単結晶領域の表面上部分にエミッタ領域106を、エミッタ形成用の多結晶シリコン112へのイオン注入と活性化及び拡散用の熱処理によって形成する。
【００１３】
このようにして、ヘテロ接合バイポーラトランジスタ101では、コレクタ領域103（単結晶領域）とこのコレクタ領域103よりも隆起させた絶縁領域104（多結晶領域）との上面に結晶層であるシリコン−ゲルマニウム混晶層からなるベース領域105を形成していた。
【００１４】
以上に説明したように、半導体装置の製造プロセスにおいては、ヘテロ接合バイポーラトランジスタ101に代表されるように、単結晶領域の側部に多結晶領域を単結晶領域よりも隆起させた状態で形成し、これらの単結晶領域と多結晶領域との上面に非選択エピタキシャル成長によって単結晶層と多結晶層とを形成する製造プロセスが使用されていた。
【特許文献１】特開２００２−３０５２０５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
ところが、上記したように、半導体装置を製造するプロセスにおいて単結晶領域の側部に多結晶領域を単結晶領域よりも隆起させた状態で形成した後に、これらの単結晶領域と多結晶領域との上面に非選択エピタキシャル成長を行った場合には、多結晶構造のシリコン−ゲルマニウム混晶層が、ベース領域開口部115の境界よりも単結晶構造のエピタキシャル層の上部の方にせり出してしまっていた。
【００１６】
そのために、半導体装置を設計する段階でこのせり出し量を考慮して半導体装置の各部の寸法を決定しなければならず、半導体装置の小型化を図る上で支障となるおそれがあった。
【００１７】
たとえば、上記したヘテロ接合バイポーラトランジスタ101の場合では、素子の電気特性の劣化を防ぐ為に、エミッタ部106はシリコン−ゲルマニウムのエピタキシャル層に形成される必要がある。そのため、上記のように、非選択エピタキシャル成長により形成された多結晶層のエピタキシャル層へのせり出しが大きいと、必要なエピタキシャル領域を確保する為にはトランジスタサイズを大きくしなくてはならなくなる。特に、図５の116のように多結晶層が部分的にエピタキシャル層に突出する“波うち”が存在すると、エミッタ形成時のマージンをさらに余分に取る必要が生じる為、ベース領域開口部115のサイズを大きくする必要が生じ、そのため、ヘテロ接合バイポーラトランジスタ101のサイズを小さくすることができないおそれがあり、その結果、ヘテロ接合バイポーラトランジスタ101を搭載した半導体装置を小型化することができないおそれがあった。素子の動作速度の高速化の妨げにもなる。
【００１８】
また、外部ベース抵抗の低減対策として、シリサイド技術を用いる場合には、非選択エピタキシャルにより形成された多結晶層とエピタキシャル層の境界部をシリサイド化することが効果的であるが、この場合も上記の多結晶層のせり出しが大きいと、シリサイド化を適切に行う為にはベース領域開口部115のサイズを大きくする必要が生じ、そのため、ヘテロ接合バイポーラトランジスタ101のサイズを小さくすることができないおそれがあり、その結果、ヘテロ接合バイポーラトランジスタ101を搭載した半導体装置を小型化することができないおそれがあった。このようなトランジスタサイズの小型化および高性能化の妨げとなる、多結晶層のエピタキシャル層へのせり出しの低減対策として、前述のように、非選択エピタキシャル成長時のプロセス条件により決まる単結晶層と多結晶層の結晶成長速度を、多結晶層の成長速度が比較して小さくなる条件を用いることが考えられるが、シリコン−ゲルマニウムのエピタキシャル成長は一般に知られているように成膜条件によって結晶品質が強く影響を受ける為、成膜条件を変更する上で制約が大きい。
【００１９】
上記のような非選択エピタキシャル成長における多結晶層のエピタキシャル層上部へのせり出し現象について、前述した多結晶層とエピタキシャル層の境界部における波うちを低減する本発明の手法を以下に述べる。境界部の波うちは、非選択エピタキシャル成長により形成された多結晶層の結晶粒径が大きく、またサイズのばらつきが大きいことに起因する。ところで、一般的にシリコン-ゲルマニウムの非選択エピタキシャル成長においては、最初からシリコン-ゲルマニウムを成膜すると絶縁膜上の多結晶層の結晶粒径が大きくなり表面が粗くなるため、成膜初期に10nm程度のシリコン成膜を行って絶縁膜上にシリコンの核を形成した後にシリコン-ゲルマニウムを成膜する方法が用いられている（特許文献１中でも使用）。これは、成膜初期にシリコンを成膜する方が、成膜初期にシリコン-ゲルマニウムを成膜する場合と比較して、絶縁膜上での核形成密度が高いためである。そのため、上記のような波状のせり出しを抑制するには、絶縁膜上での核形成密度をさらに向上することが効果的である。また、一般的に核形成密度は成膜条件と絶縁膜表面状態に影響を受け、絶縁膜表面に成膜原料ガスの供給を開始してから成膜が開始するまでの時間(インキュベーションタイム)が短い方が核形成密度が高い。
【課題を解決するための手段】
【００２０】
そこで、請求項１に係る本発明では、半導体基板に単結晶構造を有する単結晶領域を形成するとともに、この単結晶領域の側部に単結晶構造を有しない非単結晶領域を前記単結晶領域よりも隆起させた状態で形成し、これらの単結晶領域と非単結晶領域との表面に上層を成膜した半導体装置において、前記非単結晶領域の側面にこの非単結晶領域の材質よりもインキュベーションタイムの短い材質からなるサイドウォールを形成することにした。
【００２１】
また、請求項２に係る本発明では、前記請求項１に係る本発明おいて、前記サイドウォールは、上端部を前記非単結晶領域の上面に沿って伸延させた形状に形成することにした。
【００２２】
また、請求項３に係る本発明では、半導体基板の上面に形成した単結晶構造を有するコレクタ領域の上部にベース領域用開口部が設けられた単結晶構造を有しない絶縁領域を積層し、これらのコレクタ領域及び絶縁領域との表面にベース領域を成膜したヘテロ接合バイポーラトランジスタにおいて、前記絶縁領域に設けたベース領域用開口部にこの絶縁領域の材質よりもインキュベーションタイムの短い材質からなるサイドウォールを形成することにした。
【００２３】
また、請求項４に係る本発明では、半導体基板に単結晶領域を形成するとともに、この単結晶領域の側部に単結晶構造を有しない非単結晶領域を前記単結晶領域よりも隆起させた状態で形成し、その後、これらの単結晶領域と非単結晶領域との表面に上層を成膜する半導体装置の製造方法において、前記結晶層の形成は、前記非単結晶領域の側面にこの非単結晶領域の材質よりもインキュベーションタイムの短い材質からなるサイドウォールを形成した後に行うことにした。
【００２４】
また、請求項５に係る本発明では、前記請求項４に係る本発明において、前記サイドウォールは、上端部を前記非単結晶領域の上面に沿って伸延させた形状に形成することにした。
【００２５】
また、請求項６に係る本発明では、半導体基板の上面に形成した単結晶構造を有するコレクタ領域の上部にベース領域用開口部が設けられた単結晶構造を有しない絶縁領域を積層し、その後、これらのコレクタ領域及び絶縁領域との表面にベース領域を成膜するヘテロ接合バイポーラトランジスタの製造方法において、前記コレクタ領域の形成は、前記絶縁領域に設けたベース領域用開口部にこの絶縁領域の材質よりもインキュベーションタイムの短い材質からなるサイドウォールを形成した後に行うことにした。
【発明の効果】
【００２６】
そして、本発明では、以下に記載する効果を奏する。
【００２７】
すなわち、請求項１に係る本発明では、半導体基板に単結晶構造を有する単結晶領域を形成するとともに、この単結晶領域の側部に単結晶構造を有しない非単結晶領域を前記単結晶領域よりも隆起させた状態で形成し、これらの単結晶領域と非単結晶領域との表面に上層を成膜した半導体装置において、前記非単結晶領域の側面にこの非単結晶領域の材質よりもインキュベーションタイムの短い材質からなるサイドウォールを形成しているため、非単結晶領域の表面に成膜される多結晶構造の形成初期の核形成密度を高められ、その結果として結晶粒径が小さくなり、多結晶層が単結晶領域の上部に形成される単結晶層の上方に波状にせり出す量を抑制することができる。また、非単結晶領域の段差形状をサイドウォール形状として、よりなだらかにすることで、非選択エピタキシャル成膜におけるエピタキシャル層への多結晶層のせり出し量を低減出来る。その分だけ製造時のマージンを小さくすることができるので、半導体装置の小型化を図ることができる。
【００２８】
また、請求項２に係る本発明では、サイドウォールの上端部を非単結晶領域の上面に沿って伸延させているため、製造途中でサイドウォールが非単結晶領域の側面から剥離してしまうのを未然に防止することができる。
【００２９】
また、請求項３に係る本発明では、半導体基板の上面に形成した単結晶構造を有するコレクタ領域の上部にベース領域用開口部が設けられた単結晶構造を有しない絶縁領域を積層し、これらのコレクタ領域及び絶縁領域との表面に結晶成長によってベース領域を成膜したヘテロ接合バイポーラトランジスタにおいて、前記絶縁領域に設けたベース領域用開口部にこの絶縁領域の材質よりもインキュベーションタイムの短い材質からなるサイドウォールを形成しているため、絶縁領域の表面に成膜される多結晶構造のベース領域がコレクタ領域の上部に形成される単結晶構造のベース領域の上方に波状にせり出す量を抑制することができる。また、非単結晶領域の段差形状をサイドウォール形状として、よりなだらかにすることで、非選択エピタキシャル成膜におけるエピタキシャル層への多結晶層のせり出し量を低減出来る。その分だけ製造時のマージンを小さくすることができるので、ヘテロ接合バイポーラトランジスタの小型化を図ることができる。
【００３０】
また、請求項４に係る本発明では、半導体基板に単結晶領域を形成するとともに、この単結晶領域の側部に単結晶構造を有しない非単結晶領域を前記単結晶領域よりも隆起させた状態で形成し、その後、これらの単結晶領域と非単結晶領域との表面に上層を成膜する半導体装置の製造方法において、前記結晶層の形成は、前記非単結晶領域の側面にこの非単結晶領域の材質よりもインキュベーションタイムの短い材質からなるサイドウォールを形成した後に行うことにしているため、非単結晶領域の上部に形成される多結晶層が単結晶領域の上部に形成される単結晶層の上方に波状にせり出す量を抑制することができる。、また、多結晶領域の段差形状をサイドウォール形状として、よりなだらかにすることで、非選択エピタキシャル成膜におけるエピタキシャル層への多結晶層のせり出し量を低減出来る。その分だけ製造時のマージンを小さくすることができるので、小型化した半導体装置を製造することができる。
【００３１】
また、請求項５に係る本発明では、サイドウォールの上端部を非単結晶領域の上面に沿って伸延させているため、製造途中でサイドウォールが非単結晶領域の側面から剥離してしまうのを未然に防止することができる。また、下地の絶縁膜よりもインキュベーションタイムの短い材質で覆うことにより、この上部に非選択エピタキシャル成長によって形成される多結晶層の結晶サイズを小さくでき、その結果、多結晶層の表面の粗さを低減し、その後の工程での加工性を向上できる。
【００３２】
また、請求項６に係る本発明では、半導体基板の上面に形成した単結晶構造を有するコレクタ領域の上部にベース領域用開口部が設けられた単結晶構造を有しない絶縁領域を積層し、その後、これらのコレクタ領域及び絶縁領域との表面にベース領域を成膜するヘテロ接合バイポーラトランジスタの製造方法において、前記コレクタ領域の形成は、前記絶縁領域に設けたベース領域用開口部にこの絶縁領域の材質よりもインキュベーションタイムの短い材質からなるサイドウォールを形成した後に行うことにしているため、絶縁領域の上部に形成される多結晶構造のベース領域がコレクタ領域の上部に形成される単結晶構造のベース領域の上方に波状にせり出す量を抑制することができる。また、非単結晶領域の段差形状をサイドウォール形状として、よりなだらかにすることで、非選択エピタキシャル成膜におけるエピタキシャル層への多結晶層のせり出し量を低減出来る。その分だけ製造時のマージンを小さくすることができるので、小型化したヘテロ接合バイポーラトランジスタを製造することができる。
【００３３】
また、サイドウォールの材質を、よりインキュベーションタイムが短く、かつ、弗酸耐性のある材質を用いることで、膜非選択エピタキシャルの直前処理である希釈弗酸水溶液処理によるベース開口部の酸化膜除去工程において、ベース領域開口サイズが変動することを抑制し、素子特性の集中化が行える。
【００３４】
また、サイドウォールの材質として、ガス放出のより少ない材質を用いることによりエピタキシャル成膜により形成されたエピタキシャル膜の結晶性が向上し、トランジスタの歩留まりの向上が可能となる。例えばサイドウォールの材質としてシリコンナイトライド膜を用いる場合、TEOSにより形成された酸化膜と比較してインキュベーションタイムが短く、かつ、弗酸耐性があり、またガス放出がより少ないと考えられる。
【発明を実施するための最良の形態】
【００３５】
本発明に係る半導体装置は、半導体基板に単結晶領域を形成するとともに、この単結晶領域の側部に多結晶領域を単結晶領域よりも隆起させた状態で形成した後に、この多結晶領域の側面にこの多結晶領域の材質よりもインキュベーションタイムの短い材質からなる多結晶構造のサイドウォールを形成し、その後、これらの単結晶領域と多結晶領域との表面に非選択エピタキシャル成膜により、結晶成長によって上層としての結晶層を形成したものである。
【００３６】
このように、本発明に係る半導体装置では、多結晶領域の側面に多結晶構造のサイドウォールを形成しているため、その後にエピタキシャル層を形成したときに、サイドウォールから結晶成長を開始した多結晶構造の結晶層が結晶構造の結晶層との境界部分を形成することになる。
【００３７】
そして、そのサイドウォールの材質をインキュベーションタイムの短い材質としているために、境界部分の多結晶層の表面ラフネス（結晶成長のばらつき）を小さくでき、これによって、非選択エピタキシャル成長により形成された多結晶層が単結晶層の上方に波状にせり出す量を抑制することができ、その分だけ半導体装置の製造時のマージン（寸法の余裕）を小さくすることができ、半導体装置の小型化を図ることができる。
【００３８】
特に、サイドウォールの上端部を多結晶領域の上面に沿って伸延させた場合には、サイドウォールと多結晶領域との接触面積を増大させることができるため、製造途中でサイドウォールが多結晶領域の側面から剥離してしまうのを未然に防止することができる。
【００３９】
本発明は、種々の半導体装置に適用されるものであり、たとえば、単結晶構造を有するコレクタ領域と多結晶構造を有する絶縁領域との上面に非選択エピタキシャル成長によってベース領域を形成したヘテロ接合バイポーラトランジスタにも適用されるものである。
【００４０】
すなわち、ヘテロ接合バイポーラトランジスタを製造する際に、半導体基板の上面に単結晶構造を有するコレクタ領域を形成するとともに、このコレクタ領域に隣接する位置に多結晶構造を有する絶縁領域をコレクタ領域よりも隆起させた状態で形成し、その後、これらのコレクタ領域及び絶縁領域との上面に非選択エピタキシャル成長によってベース領域を形成する。
【００４１】
これにより、絶縁領域の上部に形成される多結晶構造のベース領域がコレクタ領域の上部に形成される単結晶構造のベース領域の上方に波状にせり出す量を抑制することができ、その分だけ製造時のマージンを小さくすることができるので、ヘテロ接合バイポーラトランジスタの小型化を図ることができる。
【００４２】
以下に、本発明に係る半導体装置の実施例として、ヘテロ接合バイポーラトランジスタの具体的な構造及びその製造方法について図面を参照しながら説明する。
【００４３】
まず、ヘテロ接合バイポーラトランジスタ１の構造について説明すると、ヘテロ接合バイポーラトランジスタ１は、図１に示すように、半導体基板２の表面に単結晶構造のシリコンからなるコレクタ領域３（単結晶領域）を形成するとともに、このコレクタ領域３と隣接する位置に多結晶構造の酸化シリコンからなる絶縁領域４（多結晶領域）をコレクタ領域３よりも隆起させた状態で凸状に形成してベース領域開口部25を形成し、これらのベース領域開口部25及び絶縁領域20の上部に非選択エピタキシャル成長によって形成されたシリコン−ゲルマニウム混晶層からなるベース領域５を形成し、このベース領域５の上部にエミッタ領域６を形成し、さらには、これらのコレクタ領域３、ベース領域５、エミッタ領域６に電極7,8,9を接続している。図中、10はコレクタ埋込領域、11はコレクタ電極取出領域、12はエミッタ電極取出領域、13は絶縁膜、15は保護膜、16は素子分離領域である。なお、５の領域にはカーボン添加シリコン-ゲルマニウム混晶層を用いることも出来る。
【００４４】
このヘテロ接合バイポーラトランジスタ１のベース領域５は、以下に説明するようにして製造する。なお、以下の説明では、コレクタ領域３と絶縁領域４との表面に結晶成長によってベース領域５を形成した場合について説明しているが、本発明では、結晶成長を用いて成膜する場合に限られず、種々の方法を用いて成膜する場合も含まれる。
【００４５】
まず、Ｐ型の単結晶基板17にＮ型のコレクタ埋込領域10を形成し、その後、単結晶基板17にエピタキシャル成長によってＮ型のシリコン層18を積層することによって、半導体基板２を形成しておく。なお、その後の素子分離領域16, コレクタ電極取出領域11, 等の形成工程の説明は省略する。
【００４６】
次に、図２(a)に示すように、半導体基板２の全面に酸化シリコン膜19をテトラエトキシシラン（ＴＥＯＳ）を用いた減圧ＣＶＤ（Chemical Vapor Deposition）法によって形成した後に、この酸化シリコン膜19の表面に第１のシリコンナイトライド膜20を減圧ＣＶＤ法により形成し、その後、この第１のシリコンナイトライド膜20の表面にベース形成領域を開口したレジスト膜24を形成する。
【００４７】
次に、図２(b)に示すように、第１のシリコンナイトライド膜20をエッチング除去した後に、酸化シリコン膜19の一部を薄膜状に残した深さまで酸化シリコン膜19を異方性エッチングする。
【００４８】
次に、図２(c)に示すように、表面に第２のシリコンナイトライド膜21を減圧ＣＶＤ法により形成する。
【００４９】
次に、図２(d)に示すように、第２のシリコンナイトライド膜21を全面エッチバックによってエッチング除去することによって、絶縁領域４（酸化シリコン膜19）の側面に第２のシリコンナイトライド膜21からなるサイドウォール14を形成するとともに、このサイドウォール14の上端部に絶縁領域４（酸化シリコン膜19）の上面に沿って形成された第１のシリコンナイトライド膜20を接続する。
【００５０】
次に、図２(e)に示すように、薄膜状に残存させた酸化シリコン膜19をエッチング除去する。一般的にエピタキシャルを形成させるベース領域開口部25のシリコン表面のダメージを防ぐ為、この酸化シリコン膜19の除去には希釈弗酸を用いたウェットエッチングが使用されるが、サイドウォール14および20の材質がシリコンナイトライドであり弗酸耐性がある材質であるため、ウェットエッチングにおいて、ベース領域開口サイズが変動することを抑制し、素子特性の集中化が行える。また、シリコンナイトライド膜20が存在することで、ウェットエッチングにおけるサイドウォール14の剥離を防止できる。
【００５１】
次に、図２(f)に示すように、半導体基板２の全面にシリコン−ゲルマニウム混晶層を非選択エピタキシャル成長によって形成した後に、このシリコン−ゲルマニウム混晶層を所定形状にエッチングすることによってベース領域５を形成する。ここでサイドウォール14および20の材質として、絶縁膜4よりもガス放出のより少なく、ガスバリア性を持つ材質と考えられるシリコンナイトライド14,20,を用いていることで、エピタキシャル成長時に絶縁膜4が露出している場合と比較して絶縁膜からのガス放出を低減することにより形成されたエピタキシャル膜の結晶性を向上する。その後、図１に示す絶縁膜13用のエミッタ開口を持つ酸化膜を形成し、エミッタ電極取出領域12用のポリシリコン膜を形成した後にイオン注入を行い、さらにドライエッチングにて絶縁膜13及びエミッタ電極取出領域12の形状に加工後にアニールを行うことにより、このベース領域５を構成するシリコン−ゲルマニウム混晶層の単結晶領域の表面部分にエミッタ領域６を形成する。なお、シリコン−ゲルマニウム混晶層は、超高真空ＣＶＤ法、分子線エピタキシー法、あるいは減圧ＣＶＤ法のいずれかを用いて形成することができる。また、前述の様にベース領域５として、カーボンを添加したシリコン−ゲルマニウム混晶を用いることもできる。
【００５２】
このシリコン−ゲルマニウム混晶層は、はじめにシリコンのみのバッファ層を形成した後に、このバッファ層の上面に所定濃度のゲルマニウムとベース層の不純物となるホウ素を含有させたシリコン−ゲルマニウム層を形成し、その後、シリコン−ゲルマニウム層の上面にシリコンのみ、又は所定濃度のホウ素を含有させたシリコンのキャップ層を形成しており、３層構造となっている。なお、シリコン−ゲルマニウム層中でゲルマニウムの濃度を変化させる場合もある。また、カーボンを添加したシリコン-ゲルマニウムを用いる場合は、シリコン-ゲルマニウム層の任意の場所に所定濃度のカーボンを含有させる。
【００５３】
ここで、図３に示すように、ベース領域開口部25のコレクタ領域３の表面は単結晶シリコンとなっている一方、その外側の絶縁領域20の表面は多結晶酸化シリコンとなっているために、これらの上面に非選択エピタキシャル成長によってシリコン−ゲルマニウム混晶層を形成すると、ベース領域開口部25のコレクタ領域３の上部にはシリコン−ゲルマニウム混晶層が単結晶層22として形成される一方、絶縁領域４を被覆した多結晶層20の上部にはシリコン−ゲルマニウム混晶層が多結晶層23として形成されることになる。なお、成膜条件を低温化かつ高圧化することによって、絶縁領域４の表面にアモルファス状態又は多結晶とアモルファスとの混在状態の上層を成膜させることもできる。
【００５４】
しかも、絶縁領域４の側面（ベース領域用開口部）に多結晶構造のサイドウォール14を形成しているため、その後にエピタキシャル層を形成したときに、サイドウォール14から結晶成長を開始した多結晶層23が単結晶層22との境界部分を形成することになる。
【００５５】
そして、サイドウォール14の材質として絶縁領域４の材質である酸化シリコンよりもインキュベーションタイムの短いシリコンナイトライドを用いているため、境界部分の多結晶層23の表面ラフネス（結晶成長のばらつき）が小さくなり、これによって、多結晶層23が単結晶層22の上方に波状にせり出す量を抑制することができ、その分だけヘテロ接合バイポーラトランジスタ１の製造時のマージン（寸法の余裕）を小さくすることができ、ヘテロ接合バイポーラトランジスタ１の小型化を図ることができる。
【００５６】
特に、サイドウォール14の上端部を絶縁領域４の上面に沿って伸延させているため、サイドウォール14と絶縁領域４との接触面積を増大させることができ、製造途中でサイドウォール14が絶縁領域４の側面から剥離してしまうのを未然に防止することができる。また、下地の絶縁膜4を、よりインキュベーションタイムの短い材質20で覆うことにより、この上部に非選択エピタキシャル成長によって形成される多結晶層の結晶サイズを小さくでき、その結果、多結晶層の表面の粗さを低減し、その後の工程での加工性を向上することができる。
【図面の簡単な説明】
【００５７】
【図１】本発明に係るヘテロ接合バイポーラトランジスタを示す断面図。
【図２】本発明に係るヘテロ接合バイポーラトランジスタのベース領域の形成方法を示す断面図。
【図３】同部分拡大図。
【図４】従来のヘテロ接合バイポーラトランジスタを示す断面図。
【図５】同部分拡大図。
【符号の説明】
【００５８】
１  ヘテロ接合バイポーラトランジスタ
２  半導体基板
３  コレクタ領域
４  絶縁領域
５  ベース領域
６  エミッタ領域
7,8,9  電極
10  コレクタ埋込領域
11  コレクタ電極取出領域
12  エミッタ電極取出領域
13  絶縁膜
14  サイドウォール
15  保護膜
22  単結晶層
23  多結晶層
【図１】
2005203459.tif 000003
【図２】
2005203459.tif 000004
【図３】
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【図４】
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【図５】
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