(57)【要約】【課題】  低いＥＯＴと、電気的な安定性とを兼ね備えたゲート絶縁膜を有する半導体装置の製造方法を提供することを目的とする。【解決手段】    シリコン層の上に絶縁膜が設けられた半導体装置の製造方法であって、前記絶縁膜を製造する工程は、シリコン層の表面を酸素を含有する雰囲気にさらすことにより前記シリコン層の上にシリコンと酸素とを含有する第１の層を形成する酸化処理と、前記酸化処理の後に、窒素雰囲気において前記第１の層を加熱する第１の熱処理と、前記第１の熱処理の後に、前記第１の層に窒素を導入する窒化処理と、前記窒化処理の後に、窒素雰囲気において前記第１の層を加熱する第２の熱処理と、を備えたことを特徴とする半導体装置の製造方法を提供する。【選択図】    図１
2005203671.tif 000002
【特許請求の範囲】
【請求項１】
シリコン層の上に絶縁膜が設けられた半導体装置の製造方法であって、前記絶縁膜を製造する工程は、
シリコン層の表面を酸素を含有する雰囲気にさらすことにより前記シリコン層の上にシリコンと酸素とを含有する第１の層を形成する酸化処理と、
前記酸化処理の後に、窒素雰囲気において前記第１の層を加熱する第１の熱処理と、
前記第１の熱処理の後に、前記第１の層に窒素を導入する窒化処理と、
前記窒化処理の後に、窒素雰囲気において前記第１の層を加熱する第２の熱処理と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
前記酸化処理において、前記シリコン層の表面を酸素と窒素とを含有する雰囲気にさらすことにより前記シリコン層の上にシリコンと酸素と窒素とを含有する第１の層を形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記絶縁膜は、その厚み方向にみて、前記シリコン層に近くて窒素の含有量が相対的に低い第１の部分と、前記シリコン層から遠くて窒素の含有量が相対的に高い第２の部分と、を有することを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記第１の熱処理は、前記酸化処理よりも高い温度において実施されることを特徴とする請求項１〜３のいずれか１つに記載の半導体装置の製造方法。
【請求項５】
前記第２の熱処理は、前記第１の熱処理と同じ温度あるいはそれより高い温度において実施されることを特徴とする請求項１〜４のいずれか１つに記載の半導体装置の製造方法。
【請求項６】
前記第１及び第２の熱処理は、１１００℃以下の温度において実施されることを特徴とする請求項１〜５のいずれか１つに記載の半導体装置の製造方法。
【請求項７】
前記酸化処理は、酸素を含有した乾燥した雰囲気で前記シリコン層を加熱することにより前記第１の層を形成する工程を含むことを特徴とする請求項１〜６のいずれか１つに記載の半導体装置の製造方法。
【請求項８】
前記窒化処理は、前記第１の層を窒素を含むプラズマにさらす工程を含むことを特徴とする請求項１〜７のいずれか１つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、極薄でゲートリーク電流が抑制されたゲート絶縁膜を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体集積回路装置の微細化にともない、ＭＩＳ（Metal-Insulator-Semiconductor）型半導体素子のサイズも微細化している。次世代半導体装置の目標である６５ｎｍノードを実現するためには、酸化膜換算膜厚（ＥＯＴ）が１．２ｎｍ、ゲートリーク電流（Ｊg）が３０Ａ／ｃｍ２の薄膜ＳｉＯＮ（酸窒化シリコン）からなるゲート絶縁膜が必要とされる。これまで、ベースとなる酸化膜にプラズマ酸化膜を用い、ラジカルモードにより窒化する方法が開示されている。さらに、基板へのダメージを低減するために、低エネルギーで低圧のイオンモードで窒化するプロセスが開示され、この方法を適用することによって、ＥＯＴが約１．１ｎｍのＳｉＯＮ膜を形成できることが確認されている（非特許文献１）。
【特許文献１】D. Ishikawa et al., IEDM Tech. Dig., p.869, 2002
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、ゲートリーク電流に関しては、上述した低ダメージの窒化プロセスを用いても目標を達成することはできていない。ＳｉＯＮ膜中の窒素濃度を１８〜２１％まで増加させると、ボロン（Ｂ）漏れが抑制され、目標をクリアすることができるが、一方で、負バイアス方向へのＶfbシフト（固定電荷の発生）とＮＢＴＩ（Negative Bias Temperature Instability）寿命劣化が起きるという問題がある。またさらに、ＮＭＯＳ，ＰＭＯＳ共に移動度が劣化し、トランジスタのオン電流の減少が顕著となるため、実デバイスへの適用は困難となる。そのため、ＥＯＴの増加を抑制しつつ、窒素添加量を如何に抑制し、電気的に安定した特性を得られるかが、６５ｎｍノード用途の薄膜ＳｉＯＮゲート絶縁膜形成プロセスにおける課題といえる。
【０００４】
本発明は、かかる課題の認識に基づいてなされたものであり、その目的は、低いＥＯＴと、電気的な安定性とを兼ね備えたゲート絶縁膜を有する半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
本発明者は、上述した問題点を踏まえ、まず、ゲートリーク電流量の少ないベース酸化膜の検討を行い、次に固定電荷及びＮＢＴＩ信頼性の特性劣化の要因と思われる窒素を極力ＳｉＯＮ／Ｓｉ界面から遠ざけるプロセスについて検討した。ゲートリーク電流低減対策として、窒化前の初期リーク電流量の少ないドライ酸化膜をベースとしたＳｉＯＮ膜を形成し、酸化後及び、窒化後の熱処理（ＰＯＡ：Post Oxidation Anneal、ＰＮＡ：Post Nitrization Anneal）を行った結果、比較的「低窒素濃度」のＳｉＯＮ膜において、ゲートリーク電流の低減、移動度及びトランジスタのオン電流特性の改善、そして、ＮＢＴＩ信頼性の向上を確認できた。
【０００６】
すなわち、本発明によれば、シリコン層の上に絶縁膜が設けられた半導体装置の製造方法であって、前記絶縁膜を製造する工程は、
シリコン層の表面を酸素を含有する雰囲気にさらすことにより前記シリコン層の上にシリコンと酸素とを含有する第１の層を形成する酸化処理と、
前記酸化処理の後に、窒素雰囲気において前記第１の層を加熱する第１の熱処理と、
前記第１の熱処理の後に、前記第１の層に窒素を導入する窒化処理と、
前記窒化処理の後に、窒素雰囲気において前記第１の層を加熱する第２の熱処理と、
を備えたことを特徴とする半導体装置の製造方法が提供される。
【０００７】
ここで、前記酸化処理において、前記シリコン層の表面を酸素と窒素とを含有する雰囲気にさらすことにより前記シリコン層の上にシリコンと酸素と窒素とを含有する第１の層を形成することができる。
【０００８】
また、前記絶縁膜は、その厚み方向にみて、前記シリコン層に近くて窒素の含有量が相対的に低い第１の部分と、前記シリコン層から遠くて窒素の含有量が相対的に高い第２の部分と、を有するものとすることができる。
【０００９】
また、前記第１の熱処理は、前記酸化処理よりも高い温度において実施されるものとすることができる。  
また、前記第２の熱処理は、前記第１の熱処理と同じ温度あるいはそれより高い温度において実施されるものとすることができる。  
さらに、前記第１及び第２の熱処理は、１１００℃以下の温度において実施されるものとすることができる。
【００１０】
また、前記酸化処理は、酸素を含有した乾燥した雰囲気で前記シリコン層を加熱することにより前記第１の層を形成する工程を含むものとすることができる。
【００１１】
また、前記窒化処理は、前記第１の層を窒素を含むプラズマにさらす工程を含むものとすることができる。
【発明の効果】
【００１２】
本発明によれば、窒化処理の前で酸化処理の後にＰＯＡ処理（第１の熱処理）を実施し、さらに、窒化処理の後にＰＮＡ処理を行った結果、ゲートリーク電流が抑制され、トランジスタのパフォーマンス向上が達成できる。これは、ゲート絶縁膜とシリコン層との界面にＳｉＯ2が形成されて、ＳｉＯＮ／ＳｉＯ2／Ｓｉの積層構造が形成されるからである。また、ＰＯＡ処理，ＰＮＡ処理によって、ＳｉＯＮ膜自体のリーク電流量を抑制できるため、従来必要であった高濃度の窒素添加が不要となる。その結果として、ＮＢＴＩ寿命が改善される。
【００１３】
その結果として、６５ｎｍノードに代表されるような超微細・大集積度の半導体装置を実現でき、産業上のメリットは多大である。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照しつつ本発明の実施の形態について説明する。  
図１は、本発明の実施の形態にかかる半導体装置の製造方法の要部を例示するフローチャート図である。  
また、図２は、この製造方法により製造できる半導体装置の一部を例示した模式図である。
【００１５】
まず、図２に表した半導体装置について簡単に説明する。すなわち、同図に例示した半導体装置は、ＭＩＳ型半導体素子の要部を表す。この半導体素子は、シリコン層１と、シリコン層１の上に設けられたゲート絶縁膜２と、ゲート絶縁膜２の上に設けられたゲート電極３と、シリコン層１の表面付近においてゲート絶縁膜２の両側に設けられたソース・ドレイン領域４と、を有する。
【００１６】
そして、本発明の製造方法によれば、ゲート絶縁膜２をＳｉＯＮ（酸窒化シリコン）により形成し、さらに、そこに含有される窒素（Ｎ）の濃度がゲート絶縁膜２の厚み方向で変化させることができる。具体的には、ゲート絶縁膜２に含有される窒素の濃度は、ゲート電極３の側で相対的に高く、シリコン層１の側で相対的に低い。窒素の含有量をこのような独特の分布とすることにより、後に詳述するように、ＥＯＴの増加を抑制しつつ、ゲートリーク電流を低減させ、トランジスタのオン電流特性を改善し、ＮＢＴＩなどの信頼性も向上できる。
【００１７】
以下、図１を参照しつつ、本実施形態の半導体装置の製造方法について説明する。  
本発明においては、まず、ステップＳ１０２において酸化処理を実施し、ベースとなる酸化シリコン膜を形成する。すなわち、シリコン層の表面を酸素（Ｏ）を含有する雰囲気に晒して酸化シリコン層を形成する。
【００１８】
なお、本願明細書において「酸化処理」という場合、窒素などの第３の元素を含有しない純粋な酸化シリコン（ＳｉＯx）を形成する場合のみならず、酸素に加えて窒素などの第３の元素を含有する酸化シリコンを形成する場合も含むものとする。後に実施例を参照しつつ詳述するように、「酸化処理」においては、酸素と窒素とを含有するＳｉＯＮ層を形成することができる。
【００１９】
本発明における「酸化処理」の方法としては、例えば、ドライ酸素（またはドライ酸素とドライ窒素など）雰囲気で加熱する方法や、酸素（または酸素と窒素など）を含有するプラズマにさらす方法や、亜酸化窒素（ＮＯ）あるいは二酸化窒素（Ｎ２Ｏ）雰囲気において加熱する方法や、ＩＳＳＧ（In-Situ Steam Generation）などを用いることができる。
【００２０】
これらの方法により、シリコン層の表面にゲート絶縁膜となる薄膜の酸化シリコン（あるいは酸窒化シリコンなど）層を形成できる。
【００２１】
次に、ステップＳ１０４において、第１の熱処理（ＰＯＡ：Post Oxidation Anneal）を実施する。第１の熱処理は、窒素雰囲気において実施される。また、第１の熱処理の温度は、９００〜１１００℃の範囲内とすることが望ましい。また、さらに、酸化処理（ステップＳ１０２）の温度よりも５０℃以上高い温度で実施することが望ましい。
【００２２】
第１の熱処理を、酸化処理の温度よりも５０℃以上高い温度で実施するのは、酸化処理により形成された酸化膜（あるいは酸窒化膜）に対するアニール効果を充分に確保するためである。また、その温度の上限を１１００℃するのは、熱処理温度が１１００以上になると、特に３００ｍｍφウェーハのように大口径のウェーハの場合、アニール中に自重によって結晶に欠陥（転移や積層欠陥など）が導入されやすくなるからである。このような欠陥は、特に、アニール炉の中でウェーハを支える爪部の付近などにおいて発生しやすい。
【００２３】
第１の熱処理として、例えば、１０５０℃で数秒間程度保持することができる。この熱処理によって、シリコン層の表面に形成された酸化（酸窒化）シリコン膜がアニールされて膜質が緻密になる。すなわち、ゲート絶縁膜となるべき酸化（酸窒化）シリコン膜がアニールによって「焼き固められた」状態となる。また同時に、熱処理（ＰＯＡ）によって、Ｓｉ（シリコン）と酸素（Ｏ）との結合が整えられる。つまり、良質の酸化シリコンに改良できる。そのため、例えばプラズマによる窒化を実施した場合、窒化速度が低下し、同時に、酸化膜の深さ方向への窒素の侵入が抑制されるために、酸化（酸窒化）シリコン膜の表面側のみに窒素を導入することができる。
【００２４】
次に、ステップＳ１０６において、窒化処理を施す。すなわち、シリコン層の上に形成した酸化（酸窒化）シリコン膜に窒素を導入して窒化させる。「窒化処理」の方法としては、例えば、窒素を含有するプラズマにさらす方法や、アンモニア（ＮＨ３）を含有する雰囲気において加熱する方法や、亜酸化窒素（ＮＯ）あるいは二酸化窒素（Ｎ２Ｏ）雰囲気において加熱する方法などを挙げることができる。
【００２５】
この窒化処理によって、シリコン層の表面に形成した酸化シリコン膜に窒素を導入して酸窒化シリコン膜を形成できる。また、酸化処理（ステップＳ１０２）において酸窒化シリコン膜を形成した場合には、さらに窒素を追加して導入することができる。本発明によれば、これらいずれの場合にも、窒素雰囲気で第１の熱処理（ステップＳ１０４）を実施しているため、過剰の窒素が酸化シリコン層の中に導入されることがない。その結果として、窒素の導入により生ずる問題である、ＶfbシフトやＮＢＴＩ寿命劣化、オン電流の減少などの問題を抑制できる。
【００２６】
次に、ステップＳ１０８において、第２の熱処理（ＰＮＡ：Post Nitrization Anneal）を施す。第２の熱処理も、窒素雰囲気において実施される。また、第２の熱処理の温度は、第１の熱処理（ステップＳ１０４）の温度と同じかそれよりも高く、且つ１１００℃以下することが望ましい。第１の熱処理の温度よりも低い温度で第２の熱処理を実施した場合には、シリコン（Ｓｉ）と酸素（Ｏ）との結合ネットワークを修復する効果が小さく、また、１１００℃以上とすると、第１の熱処理に関して前述したように、ウェーハに結晶欠陥が導入されやすくなるからである。
【００２７】
第２の熱処理としては、典型的には１０００℃以上で数秒間程度保持することができる。この熱処理によって、窒化処理（ステップＳ１０６）により生じたゲート絶縁膜の膜質の低下を回復させ、また、Ｓｉ（シリコン）と酸素（Ｏ）との結合及びシリコンと窒素との結合が整えられる
以上説明した本実施形態の製造方法によれば、酸化処理（ステップＳ１０２）の後に窒素雰囲気で第１の熱処理を実施することにより、その後の窒化処理（ステップＳ１０６）において過剰の窒素が酸化（酸窒化）シリコン膜中に侵入するのを防ぐことができる。その結果として、ゲート絶縁膜の中でシリコン（チャネル）層の近傍に多量の窒素が導入されることにより生ずる問題を抑制できる。すなわち、ＶfbシフトやＮＢＴＩ寿命劣化、オン電流の減少などの問題を抑制できる。
【００２８】
またさらに、第１の熱処理（ステップＳ１０４）と第２の熱処理（ステップＳ１０８）を窒素（Ｎ２）雰囲気あるいは酸素（Ｏ２）の極めて少ない雰囲気（窒素希釈）で実施することにより、ＥＯＴの増加を抑制し、ゲート絶縁膜を緻密にし、膜質を向上させ、シリコンと酸素、シリコンと窒素との結合を整えることができる。その結果として、ゲートリーク電流を抑制できる。
【００２９】
以下、実施例を参照しつつ、本発明の実施の形態についてさらに詳細に説明する。  
まず、本発明者が実施した測定試料作成プロセスについて説明する。  
図３及び図４は、本実施例の製造方法を表す工程断面図である。
【００３０】
まず、図３（ａ）に表したように、Ｐ型Ｓｉ（１００）基板２１の上に、ＳＴＩ分離領域２２を形成し、ウェルを形成した。  
次に、図３（ｂ）に表したように、ＳｉＯＮゲート絶縁膜２３を形成した。具体的には、まず、ＳｉＯＮゲート絶縁膜のベースとなる酸化膜として、０．９ｎｍのドライ酸化膜を形成した（酸化処理）。その後、低エネルギーで定圧のイオンモードでのプラズマ窒化プロセス（非特許文献１参照のこと）を用いてＳｉＯＮ膜を形成（窒化処理）した。この窒化プロセスによれば、ダメージの少ないＳｉＯＮ膜を形成できる。また、ＰＯＡ（第１の熱処理）は、酸化処理の後に実施し、その条件は、窒素雰囲気で１０５０℃で１秒間とした。また、ＰＮＡ（第２の熱処理）処理は、窒化処理の後に実施し、その条件は、窒素雰囲気で１０５０℃で１秒間とした。
【００３１】
次に、図３（ｃ）に表したように、Poly−Ｓｉ（多結晶シリコン）層２４を１５０ｎｍ堆積した。さらに、Poly−Ｓｉ層２４に不純物を注入した。  
次に、図４（ａ）に表したように、Poly−Ｓｉ層２４をパターニングしてゲート電極２５を形成した。さらに、ゲート電極２５に注入された不純物を活性化させるため、１０００℃でアニールを行った。
【００３２】
その後、図４（ｂ）に表したように、トランジスタの構造を形成した。具体的には、窒化膜によるサイドウォールの形成後、ソースドレイン注入及び、１０５０℃のスパイクアニールを行い、セルフアラインでソースドレイン領域及び、ゲート上にＣｏシリサイド層を形成した。そして、層間絶縁膜２８とアルミニウム配線２９の形成を行い、最後に４００℃で，Ｈ２シンター処理を行った。
【００３３】
一方、薄膜の抵抗測定には非接触型酸化膜チャージモニタリングシステムを用い、ＳｉＯＮ膜の窒素分布の分析にはＳＩＭＳ（Secondary Ion Mass Spectrometry）、ＳｉＯＮ表面の状態分析にはＸＰＳ（X-ray Photoelectron Spectroscopy）をそれぞれ用いた。
【００３４】
ＥＯＴとゲートリーク電流（Ｊｇ）の測定には、ＮＭＯＳトランジスタ型のキャパシタＴＥＧ（Test Element Group）（Ｌ／Ｗ＝５×６０μｍ２）を用い、ＥＯＴは２周波数（１．５Ｍ／２．０ＭＨｚ）でＣ−Ｖ測定を行った結果を用いて計算した。また、Ｉon−Ｉoff特性の取得には、上記と異なるトランジスタＴＥＧを用いた（Ｌ＝０．０８μｍ〜１μｍ／Ｗ＝１０μｍ）。    
移動度及びＮＢＴＩ信頼性評価には、Ｌ／Ｗ＝１．０／１０μｍのトランジスタＴＥＧを用いた。
【００３５】
（１）ベースとなる酸化膜の選択
抜本的なゲートリーク電流低減対策として、窒化前の初期リーク電流量の少ないプロセスについて検討を行った。はじめに、成膜温度が４００℃のプラズマ酸化膜と、乾燥した酸化雰囲気において７５０℃で成膜されたドライ酸化膜において、膜抵抗の比較評価を行った。  
図５は、プラズマ酸化膜とドライ酸化膜の膜抵抗を表すグラフ図である。  
プラズマ酸化（Plasma oxide）とドライ酸化（Dry oxide）のいずれの場合も、形成される酸化膜が薄膜化するにつれて、膜抵抗が小さくなる傾向を有する。しかし、成膜直後の膜抵抗は、膜厚に依らず、常にドライ酸化膜の方が高抵抗であり、リークし難いことがわかった。そこで、更にリークし難いベース酸化膜を得るために、表１に表したＰＯＡ処理（第１の熱処理）、ＰＮＡ処理（第２の熱処理）を行い、形成されたＳｉＯＮ膜の特性を詳細に調査した。
【００３６】
【表１】
2005203671.tif 000003
【００３７】
すなわち、表１において、サンプル番号（Sample ID）Ref.及び１〜３は比較例であり、サンプル番号４が本実施例に対応する。  
リファレンス・サンプル（サンプル番号：Ref.）には、１．０ｎｍのプラズマ酸化膜を用い、ＰＯＡ及びＰＮＡの効果を調べたサンプルは、０．９ｎｍのドライ酸化膜を用いた。
【００３８】
（２）ＳＩＭＳ及びＸＰＳによるＳｉＯＮ膜評価
図６は、本実施例及び比較例のサンプルに対して行ったＳＩＭＳ分析の結果を表すグラフ図である。すなわち、同図（ａ）は窒素（Ｎ）の濃度プロファイルを表し、同図（ｂ）は酸素（Ｏ）の濃度プロファイルを表す。
【００３９】
同図（ａ）に表した窒素プロファイルでは、ＰＯＡ処理（第１の熱処理）の有無によって、分布が大きく２種類に分かれることが分かる。すなわち、ＰＯＡ処理を行うと、ベースとなる酸化膜２３が焼き締められ、ＳｉＯＮ膜中における窒素濃度が大きく減少するためであると考えられる。
【００４０】
一方、ＰＮＡ処理（第２の熱処理）を行ったサンプルでは、窒素のピーク濃度が若干減少し、基板方向への拡散が見られる。なお、これはＰＯＡ処理（第１の熱処理）を行ったサンプルにおいても同様に見られた。
【００４１】
図６（ｂ）を見ると、ＰＯＡ処理とＰＮＡ処理の少なくともいずれかを行ったサンプルにおいては、ＳｉＯＮ／Ｓｉ界面で酸素濃度が増大し、ＰＯＡ＋ＰＮＡ処理を行った本実施例のサンプルで、酸素濃度が最大になることが分かる。ＰＮＡ処理によって、ＳｉＯＮ／Ｓｉ界面にＳｉＯ２リッチな層が形成されると、界面準位の低減が期待できる。
【００４２】
図７は、ＳｉＯＮ膜厚及び窒素濃度の定量化と、膜内の結合状態を確認するために行ったＸＰＳ分析の結果を表すグラフ図である。すなわち、同図（ａ）乃至（ｃ）は比較例のサンプル（♯１〜３）の結果をそれぞれ表し、同図（ｄ）は本実施例のサンプル（♯４）の結果を表す。また、これらのグラフ図において、点線の曲線は、トータルのピーク強度を表す。
【００４３】
まず、ＳｉＯＮの物理膜厚（ＴSiON）に関して説明すると、（アニール無）≦（ＰＯＡ有）＜（ＰＮＡ有）≦（ＰＯＡ＋ＰＮＡ有）  という順番で厚膜化する傾向が見られる。
【００４４】
ＰＯＡを行った後よりもＰＮＡ処理後にＳｉＯＮ膜厚が増加する理由は不明であるが、図５に関して前述したように、ＰＯＡを行ったサンプルでは、ＳｉＯＮ膜中の窒素濃度が低くなっていること、ＳｉＯＮの物理膜厚が増加していることを考えると、ＰＯＡを行うことで、ＳｉＯＮ／Ｓｉ界面で酸化膜が若干成長していると考えられる。
【００４５】
これは、図７に表したＸＰＳ分析におけるＳｉ４のピークの増大からも理解できる。すなわち、結合状態Ｓｉ３ピーク（ＳｉＯxＮy）とＳｉ４ピーク（ＳｉＯ2）で比較すると、ＰＯＡ処理を行わないサンプル＃１，♯３では、比較的ＳｉＯＮリッチな膜であることに対して、ＰＯＡ処理を行ったサンプル＃２，＃４では、ＳｉＯ２リッチな膜になっている。また、増膜の過程で発生した引っぱり応力がＳｉ基板表面に若干の歪みを与えている可能性もあり、ＮＭＯＳトランジスタにおいて電流利得の改善効果が期待できる。
【００４６】
一方、窒素濃度に関しては、（ＰＯＡ＋ＰＮＡ有）≦（ＰＯＡ有）＜（ＰＮＡ有）≦（アニール無）  となり、図６に関して前述したＳＩＭＳデータと一致した。
【００４７】
以上の膜評価の結果を踏まえ、電気特性評価を行った結果を以下に説明する。
【００４８】
（３）Ｃ−Ｖ特性
図８は、本実施例及び比較例のサンプルについて実施したＣ−Ｖ測定の結果を表すグラフ図である。すなわち、同図（ａ）はＮ型ＭＯＳ（ＮＭＯＳ）についての測定結果を表し、同図（ｂ）はＰ型ＭＯＳ（ＰＭＯＳ）についての測定結果を表す。  
ＮＭＯＳのＣ−Ｖ特性は、図８（ａ）に表したように、ＰＯＡ処理を行ったサンプルで、窒素濃度が低下したこととＳｉＯ２リッチな層が界面に形成されたためにＥＯＴが大きくなり、高電界側におけるリーク電流が抑制される。  
また、ＰＮＡ及びＰＯＡ，ＰＮＡ処理の両方を行うと、ゲート正バイアス方向に若干のＶfbシフトが見られるのは、ＥＯＴの増膜による閾値の上昇によるものと考えられる。
【００４９】
一方、図８（ｂ）に表したＰＭＯＳのＣ−Ｖ特性を見ると、ＰＯＡ処理を行ったサンプルにだけ、約１００ｍＶという大きなＶfbシフト及び、反転層容量の増加が見られる。これらは、ＳｉＯＮ膜中の窒素濃度が低いために、高温のＰＯＡ及びＰＮＡ処理によってゲート電極から基板内へボロン漏れを起こした可能性が考えられる。
【００５０】
（４）ゲートリーク電流密度Ｊg
図９は、ＰＯＡ及びＰＮＡがＥＯＴとゲートリーク電流密度（Ｊｇ）に及ぼす影響を調べた結果を表すグラフ図である。同図から、ＰＯＡ及びＰＮＡ処理を行うことでＥＯＴは増加するが、ＥＯＴの増加以上にＪｇの低減効果があることが分かる。なお、ゲート絶縁膜を形成した後に、これと基板の間に新しい界面層として酸化膜を導入するＯＩ（oxygen-enriched interface）−ＳｉＮプロセス［７］で形成されたＳｉＯＮ膜に関するデータも参考のため、図９にプロットした。
【００５１】
（５）モビリティ（Mobility）
図１０は、モビリティの測定結果を表すグラフ図である。すなわち、同図（ａ）は、ＮＭＯＳＦＥＴにおける電子のモビリティを表し、同図（ｂ）は、ＰＭＯＳＦＥＴにおける正孔のモビリティを表す。
【００５２】
図１０（ａ）から、ＮＭＯＳＦＥＴの移動度は、アニールを行わないリファレンス・サンプルよりも、ＰＯＡもしくはＰＮＡ処理を行った方が大きくなり、ＰＯＡ及びＰＮＡ処理の両方を行うと最大になることが分かる。ＥＯＴ評価に関して前述したように、ＰＯＡ及びＰＮＡ処理の両方を行うことで、ＳｉＯＮ／Ｓｉ間に新たなＳｉＯ2層が形成されるため、移動度が増大したと考えられる。
【００５３】
一方、図１０（ｂ）から分かるように、ＰＭＯＳにおいては、プロセス条件に依存した顕著な差は見られなかった。この理由としては、移動度が窒素濃度と膜ストレスの両方に依存しており、後者はＮＭＯＳ／ＰＭＯＳで、その効果が異なるためであると考えられる。
【００５４】
（６）Ｉon−Ｉoff
図１１は、ＮＭＯＳＦＥＴにおけるＩon−Ｉoff特性を表すグラフ図である。なお、同図は、ゲート長が０．０８μｍから１μｍのトランジスタＴＥＧにおいて、Ｉon−Ｉoff特性を取得した結果を表す。
【００５５】
図１１から、ＰＯＡ及びＰＮＡ処理を行ったサンプルではＩonが増加することが分かる。これは、ＮＭＯＳＦＥＴの移動度の評価結果を反映した結果といえる。
【００５６】
以上説明した結果より、本発明によれば、ドライ酸化膜とＰＯＡ，ＰＮＡ処理の組合せによって、ゲートリーク電流が抑制されること、ＥＯＴは若干増加するが、ＳｉＯＮ／ＳｉＯ２／Ｓｉの積層構造が形成されるため、特にＮＭＯＳＦＥＴにおける移動度及び、ＮＭＯＳＦＥＴの電流利得が改善されることが確認できた。
【００５７】
（７）ＮＢＴＩ信頼性
図１２は、今回実験を行った５つのサンプル（Ref.及び♯１〜♯４）におけるＮＢＴＩ信頼性評価の結果を表すグラフ図である。なお、ゲート界面においてフッ素がＮＢＴＩ信頼性の向上に寄与することが報告されており（T.Sasaki et al., SSDM Tech. Dig., p66, 2003）、今回のサンプルにおいてもソースドレイン注入時にＢＦ２を用いた。また、評価を行ったＰＭＯＳＦＥＴにおいて、ΔＶth＝３０ｍＶを閾値とした。
【００５８】
ＳＩＭＳ評価の結果より、ＳｉＯＮ膜中の窒素濃度は、図７に表したように、  （ＰＯＡ＋ＰＮＡ有）≦（ＰＯＡ有）＜（ＰＮＡ有）≦（アニール無）  である。Ｓｉ界面に窒素が少ないほうがＮＢＴ劣化寿命が良くなることから、ＰＯＡ処理のサンプルに長寿命が期待できる。今回行ったＮＢＴＩ評価でも、ＳｉＯＮ膜中の窒素濃度が最も低く、ＥＯＴの最も厚くなったサンプル♯４（ＰＯＡ＋ＰＮＡ処理）で、最も寿命が長いという結果になり、上記の窒素濃度で説明がつく。
以上説明したように、本発明によれば、窒化処理の前で酸化処理の後にＰＯＡ処理（第１の熱処理）を実施し、さらに、窒化処理の後にＰＮＡ処理を行った結果、ゲートリーク電流が抑制され、トランジスタのパフォーマンス向上が達成できる。この理由としては、ゲート絶縁膜２３とシリコン層２１との界面にＳｉＯ2が形成されて、ＳｉＯＮ／ＳｉＯ2／Ｓｉの積層構造が形成されることで説明できる。また、ＰＯＡ処理，ＰＮＡ処理によって、窒素濃度の低減化が可能となるため、ＮＢＴＩ寿命が改善される。また、上記実施例によれば、酸化処理において、初期膜抵抗の高いドライ酸化膜を形成すると良好な結果が得られることも判明した。
【００５９】
以上、具体例を参照しつつ本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。
【００６０】
例えば、酸化処理や窒化処理の方法や条件については、具体例として前述したもの以外にも、当業者が適宜変更を加えたものについても、本発明の要旨を包含ものは本発明の範囲に包含される。
【００６１】
また、本発明の製造方法により製造される半導体装置の構造についても、具体例として例示した以外にも絶縁膜を有する半導体装置に適用可能な製造方法であれば、本発明の範囲に包含される。
【００６２】
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置の製造方法は本発明の範囲に包含される。
【図面の簡単な説明】
【００６３】
【図１】本発明の実施の形態にかかる半導体装置の製造方法の要部を例示するフローチャート図である。
【図２】本発明の製造方法により製造できる半導体装置の一部を例示した模式図である。
【図３】本発明の実施例の製造方法を表す工程断面図である。
【図４】本発明の実施例の製造方法を表す工程断面図である。
【図５】プラズマ酸化膜とドライ酸化膜の膜抵抗を表すグラフ図である。
【図６】本発明の実施例及び比較例のサンプルに対して行ったＳＩＭＳ分析の結果を表すグラフ図である。
【図７】ＳｉＯＮ膜厚及び窒素濃度の定量化と、膜内の結合状態を確認するために行ったＸＰＳ分析の結果を表すグラフ図である。
【図８】本発明の実施例及び比較例のサンプルについて実施したＣ−Ｖ測定の結果を表すグラフ図である。
【図９】ＰＯＡ及びＰＮＡがＥＯＴとゲートリーク電流密度（Ｊｇ）に及ぼす影響を調べた結果を表すグラフ図である。
【図１０】モビリティの測定結果を表すグラフ図である。
【図１１】ＮＭＯＳＦＥＴにおけるＩon−Ｉoff特性を表すグラフ図である。
【図１２】実験を行った５つのサンプル（Ref.及び♯１〜♯４）におけるＮＢＴＩ信頼性評価の結果を表すグラフ図である。
【符号の説明】
【００６４】
１ シリコン層
２ ゲート絶縁膜
３ ゲート電極
４ ドレイン領域
２１ シリコン層（基板）
２２ 分離領域
２３ ゲート絶縁膜
２４ poly-Si層
２５ ゲート電極
２８ 層間絶縁膜
２９ アルミニウム配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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