(57)【要約】【課題】  トランジスタのリーク電流を増加させずにショートチャネル効果を抑制できる半導体装置を提供する。【解決手段】  半導体装置は、第１、第２、第３部分を有する後酸化膜６を含む。第１部分６１は、半導体基板１上のゲート絶縁膜２上に配設されたゲート電極３の側壁上で半導体基板の表面まで延在する。第２部分６２は、第１部分と接して半導体基板上に延在する。第３部分６３は、第２部分の第１部分と接する端部と反対の端部に接して半導体基板上に延在し、その厚さは第２部分より薄い。スペーサ７は第２、第３部分上で第１部分の側壁を覆う。ソース／ドレインエクステンション層１１は、第２部分の下の半導体基板の表面でゲート電極下方のチャネル領域を挟むように形成され、スペーサの側壁の下まで延在する。ソース／ドレイン拡散層は、ソース／ドレインエクステンション層のチャネル領域と反対側の端部と接するように半導体基板の表面に形成される。【選択図】      図１
2005203501.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上のゲート絶縁膜上に配設されたゲート電極と、
前記ゲート電極の側壁上で前記半導体基板の表面まで延在する第１部分と、前記第１部分と接して前記半導体基板上に延在する第２部分と、前記第２部分の前記第１部分と接する端部と反対の端部に接して前記半導体基板上に延在し且つ前記第２部分より薄い第３部分と、を有する後酸化膜と、
前記第２部分および前記第３部分上で前記第１部分の側壁を覆うスペーサと、
前記第２部分の下の前記半導体基板の表面で前記ゲート電極下方のチャネル領域を挟むように形成され、前記スペーサの側壁の下まで延在するソース／ドレインエクステンション層と、
前記ソース／ドレインエクステンション層の前記チャネル領域と反対側の端部と接するように前記半導体基板の表面に形成されたソース／ドレイン拡散層と、
を具備することを特徴とする半導体装置。
【請求項２】
前記スペーサの幅は３０ｎｍ以下であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２部分の厚さは、１０ｎｍ以上であることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第３部分の厚さは、０以上１０ｎｍ以下であることを特徴とする請求項３に記載の半導体装置。
【請求項５】
アレイトランジスタ領域に形成されたメモリセルの一部を構成するアレイトランジスタ、および周辺領域に形成された周辺回路の一部を構成する周辺トランジスタを有する半導体装置の製造方法であって、
前記アレイトランジスタ領域および前記周辺領域において、半導体基板上のゲート絶縁膜上にゲート電極を形成する工程と、
前記アレイトランジスタ領域の前記ゲート電極下のチャネル領域を挟むように前記半導体基板の表面に第１ソース／ドレインエクステンション層を形成する工程と、
前記アレイトランジスタ領域および前記周辺領域において、前記ゲート電極の側壁上に第１後酸化膜を形成する工程と、
前記半導体基板上の前記ゲート電極の近傍に前記第１後酸化膜と接する第２後酸化膜、を形成する工程と、
前記アレイトランジスタ領域および前記周辺領域において、前記第２後酸化膜の前記第１後酸化膜と接する側と反対において接する位置の前記半導体基板上に形成された第３後酸化膜および前記第２後酸化膜を介してイオンを注入することにより、前記周辺領域において第２ソース／ドレインエクステンション層を形成する工程と、
前記アレイトランジスタ領域および前記周辺領域において、前記半導体基板の表面に前記第１、第２ソース／ドレインエクステンション層を挟むソース／ドレイン拡散層をそれぞれ形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えば、混載ＤＲＡＭ（Dynamic Random Access Memory）のアレイトランジスタおよび周辺回路のトランジスタの構造に関する。
【背景技術】
【０００２】
図１７は、ＤＲＡＭのメモリセル内のアレイトランジスタ、および周辺回路の一部を構成する周辺トランジスタの構造を示す断面図であり、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor、以下、単にトランジスタ）の断面を示している。図１７に示すように、半導体基板１０１上のゲート絶縁膜１０２上にゲート電極１０３が設けられる。後酸化膜１０４は、ゲート電極１０３の側壁上の部分１０４ａと、ゲート電極１０３の脇の半導体基板１０１上の部分１０４ｂとから構成される。後酸化膜１０４ａ上のスペーサ１０５は、ゲート電極１０３および、ゲート電極１０３上のシリサイド膜１０６、絶縁膜１０７の側壁を覆う。後酸化膜１０４ｂ直下の半導体基板１０１の表面には、ソース／ドレインエクステンション層１０８が形成される。
【０００３】
トランジスタのショートチャネル効果を抑制するためには、エクステンション層１０８を浅く形成する必要がある。エクステンション層１０８は後酸化膜１０４ｂを介したイオン注入により形成されるため、後酸化膜１０４ｂが薄いと、イオン注入の制御性が増し、エクステンション層１０８を浅く形成しやすい。特に、近時、高性能を要請される周辺トランジスタでは、ショートチャネル効果を抑制するために、後酸化膜１０４は薄いことが望ましい。
【０００４】
一方、ゲート電極１０３の下部の角部での電界を弱めるためには、後酸化膜１０４ａは、厚く、例えばゲート絶縁膜１０２より１０ｎｍ程度厚くする必要がある。これは、後酸化膜１０４ａの厚さを制御することにより、ゲート電極１０３の角部を丸め、ゲート電極１０３下部の角部での電界を弱めることが可能なためである。さらに、絶縁膜が半導体基板１０１に接触することによりバンド間での電子のトンネリングを回避する観点から、少なくともゲート電極１０３の近傍では、後酸化膜１０４ａの膜厚は、やはり１０ｎｍ以上であることが必要である。特に、ＤＲＡＭのアレイトランジスタにおいては、データ保持特性を向上させることを目的してゲート電極１０３の角部での電界を緩和するために、後酸化膜１０４は厚いことが望ましい。
【０００５】
以上の２つの観点より後酸化膜１０４の厚さを決定する場合、アレイトランジスタの性能が、周辺トランジスタの性能より優先されるため、周辺トランジスタの構成はアレイトランジスタの構成に合わせざるを得ない。すなわち、後酸化膜１０４の膜厚は、アレイトランジスタが要する膜厚とされる。この結果、周辺トランジスタの性能を向上させることができない。
【０００６】
この出願の発明に関連する先行技術文献情報としては次のものがある。
【特許文献１】米国特許第4,366,613号明細書
【特許文献２】米国特許第6,664,600号明細書
【特許文献３】米国特許第6,495,885号明細書
【特許文献４】米国特許第6,455,362号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、上記事情に鑑みてなされたものであり、その目的とするところは、トランジスタのリーク電流を増加させることなく、ショートチャネル効果を抑制できる半導体装置およびその製造方法を提供しようとするものである。
【課題を解決するための手段】
【０００８】
本発明の第１の視点による半導体装置は、半導体基板と、前記半導体基板上のゲート絶縁膜上に配設されたゲート電極と、前記ゲート電極の側壁上で前記半導体基板の表面まで延在する第１部分と、前記第１部分と接して前記半導体基板上に延在する第２部分と、前記第２部分の前記第１部分と接する端部と反対の端部に接して前記半導体基板上に延在し且つ前記第２部分より薄い第３部分と、を有する後酸化膜と、前記第２部分および前記第３部分上で前記第１部分の側壁を覆うスペーサと、前記第２部分の下の前記半導体基板の表面で前記ゲート電極下方のチャネル領域を挟むように形成され、前記スペーサの側壁の下まで延在するソース／ドレインエクステンション層と、前記ソース／ドレインエクステンション層の前記チャネル領域と反対側の端部と接するように前記半導体基板の表面に形成されたソース／ドレイン拡散層と、を具備することを特徴とする。
【０００９】
本発明の第２の視点による半導体装置の製造方法は、アレイトランジスタ領域に形成されたメモリセルの一部を構成するアレイトランジスタ、および周辺領域に形成された周辺回路の一部を構成する周辺トランジスタを有する半導体装置の製造方法であって、前記アレイトランジスタ領域および前記周辺領域において、半導体基板上のゲート絶縁膜上にゲート電極を形成する工程と、前記アレイトランジスタ領域の前記ゲート電極下のチャネル領域を挟むように前記半導体基板の表面に第１ソース／ドレインエクステンション層を形成する工程と、前記アレイトランジスタ領域および前記周辺領域において、前記ゲート電極の側壁上に第１後酸化膜を形成する工程と、前記半導体基板上の前記ゲート電極の近傍に前記第１後酸化膜と接する第２後酸化膜、を形成する工程と、前記アレイトランジスタ領域および前記周辺領域において、前記第２後酸化膜の前記第１後酸化膜と接する側と反対において接する位置の前記半導体基板上に形成された第３後酸化膜および前記第２後酸化膜を介してイオンを注入することにより、前記周辺領域において第２ソース／ドレインエクステンション層を形成する工程と、前記アレイトランジスタ領域および前記周辺領域において、前記半導体基板の表面に前記第１、第２ソース／ドレインエクステンション層を挟むソース／ドレイン拡散層をそれぞれ形成する工程と、を具備することを特徴とする。
【００１０】
更に、本発明に係る実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施の形態に示される全構成要件から幾つかの構成要件が省略されることで発明が抽出された場合、その抽出された発明を実施する場合には省略部分が周知慣用技術で適宜補われるものである。
【発明の効果】
【００１１】
本発明によれば、トランジスタのリーク電流を増加させることなく、ショートチャネル効果を抑制できる半導体装置およびその製造方法を提供できる。
【発明を実施するための最良の形態】
【００１２】
以下に本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１３】
（第１実施形態）
図１、図２を参照して本発明の第１実施形態について以下に説明する。図１は、本発明の第１実施形態に係る半導体装置を概略的に示す断面図である。本実施形態に係る半導体装置は、メモリセルの一部を構成するアレイトランジスタと、周辺回路の一部を構成する周辺トランジスタとを有する。さらに、周辺トランジスタは、ｎ型のＭＯＳトランジスタと、ｐ型のＭＯＳトランジスタとを含む。各トランジスタは、ほぼ同一の形状を有するため、図１においては、１つのみが示されている。図２は、図１の円により囲まれた部分を拡大して示している。
【００１４】
図１、図２に示すように、例えばシリコンから構成される半導体基板１の表面上には、ゲート絶縁膜２が設けられる。ゲート絶縁膜２上には、ゲート電極（ｎ型ポリシリコン）３、タングステンシリサイド（ＷＳｉ）からなるシリサイド膜４、窒化シリコン（ＳｉＮ）からなるキャップ絶縁膜５が順次設けられる。ゲート電極３の側面上から、半導体基板１の表面上に延在する後酸化膜６が設けられる。後酸化膜６は、第１部分６１、第２部分６２、第３部分６３とから構成される。第１部分６１、シリサイド膜４、キャップ絶縁膜５の側面上はスペーサ７により覆われる。スペーサ７の下部は、第２部分６２の全体および第３部分６３の一部を覆う。
【００１５】
半導体基板１の表面で、ゲート電極３の下のチャネル領域を挟むように、ＬＤＤ（Lightly Doped Drain）構造を構成するソース／ドレインエクステンション層（以下、エクステンション層）１１が形成される。エクステンション層１１のチャネル領域と反対の端部には、ソース／ドレイン拡散層１２が形成される。
【００１６】
半導体基板１上の全面には、層間絶縁膜１３が形成される。層間絶縁膜１３内に、ビット線とソース／ドレイン拡散層１２とを接続するコンタクト１４が設けられる。コンタクト１４は、セルフアラインコンタクトにより形成される。ゲート電極３の延在方向（図に垂直な方向）における図１と異なる断面において、キャップ絶縁膜５が除去され、除去された位置にコンタクトが形成される（図示せぬ）。
【００１７】
次に、各部について、より詳しく説明する。ゲート絶縁膜２は、例えばＳｉＯから構成され、例えば１ｎｍ〜２０ｎｍ、好ましくは３ｎｍ〜１０ｎｍ、さらに好ましくは７ｎｍ、の厚さＬｏｘを有する。ゲート電極３は、例えばポリシリコンからから構成され、不純物を含有することにより導電性とされている。ゲート電極３の厚さ（高さ）は、例えば８０ｎｍであり、幅（チャネル長方向の長さ）は、例えば１００ｎｍである。ゲート電極３の下部の角部は、ゲート絶縁膜２の厚さと、後酸化膜の第１部分６１の厚さとにより決定される形状に応じた丸みを有する。ゲート電極３の角部に丸みを設けることにより、この部分での電界が集中することを低下できる。この結果、トラジスタのオフ時にゲートの電界によりエクステンション層１１の近傍が空乏化することにより発生する、バンド間の電子のトンネリングを抑制することができる。すなわち、ゲート電極３と半導体基板１との間のリーク電流の増大を回避できる。
【００１８】
シリサイド膜４は、例えば６０ｎｍの厚さを有する。キャップ絶縁膜５は例えば２００ｎｍの厚さを有する。シリサイド膜４および絶縁膜の幅は、ゲート電極３の幅と同じである。
【００１９】
後酸化膜６は、例えば熱酸化および自然酸化により形成されたシリコン酸化膜から構成される。第１部分６１は、ゲート電極３の側面を覆い、その端部は半導体基板１の表面に達する。第２部分６２は、半導体基板１の表面に延在し、その一端は第１部分６１と接し、実際は第１部分６１と一体である。第３部分６３は、第２部分６２の第１部分６１側と反対の端部と接して半導体基板１の表面に延在する。
【００２０】
第２部分６２の厚さＬａの値は、ゲート絶縁膜２の厚さＬｏｘの値より大きく、例えば１ｎｍ〜５０ｎｍ、好ましくは５ｎｍ〜２０ｎｍ、さらに好ましくは１０ｎｍとされる。
【００２１】
第２部分６２の一端から、その反対側の他端までの長さＬｄは、例えば１ｎｍ〜３０ｎｍ、好ましくは２ｎｍ〜１０ｎｍであり、さらに好ましくは５ｎｍ以下である。このような長さとされる理由の１つは、後述するように第２部分６２および第３部分６３を介してイオンが注入されるため、厚い第２部分６２の面積が小さい方が、制御性が向上するからである。
【００２２】
第２部分６２の厚さＬａは、第１部分６１の幅Ｌｃの値以下である。後述するように第１部分６１および第２部分６２は１つの熱酸化工程により形成されるが、幅Ｌｃと厚さＬａは以下の理由等により異なる。その理由は、ゲート電極３を構成するポリシリコンと、半導体基板１を構成するシリコンとの酸化レートが異なることである。
【００２３】
第３部分６３の厚さは、理想的には０である。これは、第３部分６３が形成されない状態でイオン注入を行う方が、制御性がより高まるからである。しかしながら、第３部分６３は典型的には自然酸化により形成され、その厚さＬｂは、例えば０．１ｎｍ〜１０ｎｍ、好ましくは０．１ｎｍ〜５ｎｍ、さらに好ましくは１ｎｍである。
【００２４】
スペーサ７は、アレイトランジスタ領域においては、コンタクト１４のためのコンタクトホールがセルフアラインコンタクトにより形成されるために、例えばＳｉＮにより構成される。スペーサ７の下部は、第２部分６２の全体および第３部分６３の一部を覆う。スペーサ７の幅は、小さい方がトランジスタの占有面積を低下させることができる。また、スペーサ７の幅により、エクステンション層１１の長さが決定される。これらを考慮して、スペーサ７の幅は、例えば５ｎｍ〜３０ｎｍとされる。
【００２５】
エクステンション層１１は、後酸化膜の第１部分６１の下からスペーサ７の端部の下まで延在する。ソース／ドレイン拡散層１２は、エクステンション層１１より深い位置まで形成され、また、エクステンション層１１より高い不純物濃度を有する。層間絶縁膜１３は、例えばＢＰＳＧ（Boron Phosphorus Silicate Glass）から構成される。
【００２６】
次に、図１に示す半導体装置の製造方法について、図３（ａ）、図３（ｂ）、図３（ｃ）〜図１０（ａ）、図１０（ｂ）、図１０（ｃ）を参照して説明する。図３（ａ）、図３（ｂ）、図３（ｃ）〜図１０（ａ）、図１０（ｂ）、図１０（ｃ）は、図１の半導体装置の製造工程の一部を順に示す断面図である。ｎ型トランジスタ領域Ｎ、ｐ型トランジスタ領域Ｐに、図１のトランジスタと同じ構造のｎ型トランジスタ、ｐ型トランジスタがそれぞれ形成される。図３（ａ）〜図１０（ａ）は、ｎ型トランジスタ領域Ｎの製造工程を順に示している。図３（ｂ）〜図１０（ｂ）は、ｐ型トランジスタ領域Ｐの製造工程を順に示している。アレイトランジスタ領域ＡＴには、図１のトランジスタと同じ構造のアレイトランジスタが形成される。図３（ｃ）〜図１０（ｃ）は、アレイトランジスタ領域ＡＴの製造工程を順に示している。各トランジスタの各部を、ｎ型トランジスタ領域Ｎ、ｐ型トランジスタ領域Ｐ、アレイトランジスタ領域ＡＴで区別する必要がある場合、図１の参照符号に、ａ、ｂ、ｃの添え字を添付したものを用いる。
【００２７】
まず、半導体基板１上に、ＳＴＩ（Shallow Trench Isolation）構造の素子分離絶縁膜（図示せぬ）が形成される。次に、チャネル形成予定領域にイオン注入が行われ、次に、ウェル（図示せぬ）が形成される。
【００２８】
次に、図３（ａ）、図３（ｂ）、図３（ｃ）に示すように、例えば熱酸化によりゲート絶縁膜２が形成される。次に、ゲート絶縁膜２上に、例えばＣＶＤ（Chemical Vapor Deposition）法により、ゲート電極３の材料膜３１が堆積される。次に、材料膜３１内に、各トランジスタの導電型となるように、Ｐ、Ｂ等のイオンが注入される。または、あらかじめＰをドープした材料膜３１が堆積されてもよい。次に、材料膜３１上に、シリサイド膜４の材料膜３２が例えばスパッタリングにより形成される。次に、材料膜３２上に、例えばＬＰＣＶＤ（Low Pressure CVD）法により、キャップ絶縁膜５の材料膜３３が形成される。
【００２９】
次に、図４（ａ）、図４（ｂ）、図４（ｃ）に示すように、リソグラフィー工程、およびＲＩＥ（Reactive Ion Etching）等の異方性エッチングにより、ゲート電極３のパターンに対応する開口を有するパターンを有するキャップ絶縁膜５が形成される。次に、このパターニングされたキャップ絶縁膜５を用いて、ＲＩＥ等の異方性エッチングを行うことにより、材料膜３２、材料膜３１、がパターニングされる。この結果、ゲート電極３、シリサイド膜４が形成される。この際、ゲート絶縁膜２も、ゲート電極３に覆われた部分が残存し、その他の部分は半導体基板１上から除去される。
【００３０】
次に、図５（ａ）、図５（ｂ）、図５（ｃ）に示すように、ＲＴＯ（Rapid Thermal Oxidation）法により、ゲート電極３の側壁上および半導体基板１の表面上の全面に、第２部分６２の厚さと同じ厚さの酸化膜３４が形成される。この酸化膜３４のうち、ゲート電極３の側壁上に形成された部分が第１部分６１となり、ゲート電極３に隣接する位置の半導体基板１上の部分が第２部分６２となる。次に、半導体基板１の全面に、酸化膜３４を介して、例えばＰが１０ｋｅＶの注入エネルギーでイオン注入されることにより、アレイトランジスタのエクステンション層１１ｃが形成される。
【００３１】
次に、図６（ａ）、図６（ｂ）、図６（ｃ）に示すように、半導体基板１上の全面に、例えばＢＳＧ（Boron Silicate Glass）からなるスペーサ３５の材料膜が堆積される。次に、半導体基板１に対して異なる選択比のＲＩＥ法により、この材料膜がエッチバックされることにより、スペーサ３５が形成される。スペーサ３５は１ｎｍ〜３０ｎｍの幅を有し、好ましくは２ｎｍ〜１０ｎｍ、さらに好ましくは５ｎｍである。このような幅とする理由の１つは、スペーサ３５をマスクとしたイオン注入により形成されるエクステンション層１１の形状を制御するためである。すなわち、スペーサ３５の端部から半導体基板１の深さ方向及び平面方向（チャネルに向かう方向）への拡散が所望の振る舞いをするように制御するためである。
【００３２】
材料膜がエッチバックされる際、酸化膜３４のうち、スペーサ３５によって覆われない部分は除去され、半導体基板１の表面が露出する。この結果、後酸化膜の第１部分６１、第２部分６２が形成される。この露出した表面が自然酸化されることにより、後酸化膜の第３部分６３が形成される。
【００３３】
次に、リソグラフィー工程およびＲＩＥ等の異方性エッチングにより、ｐ型トランジスタ領域Ｐにおいて開口を有するマスク材３６が形成される。次に、このマスク材３６をマスクとして用いて、第３部分６３を介して、例えばＢＦ2が７ｋｅＶの注入エネルギーでイオン注入されることにより、エクステンション層１１ｂが形成される。ほぼ０に近い厚さの第３部分６３のみを介してイオン注入されるため、高いイオン注入の制御性を得られ、この結果、ばらつきが少なく且つ拡散深さの浅いエクステンション層１１ｂが形成される。イオン注入後、マスク材３６が除去される。
【００３４】
なお、ＢＦ2の注入に先立ち、例えばＰを４５ｋｅＶの注入エネルギーで角度付きで注入することにより、Ｈａｌｏ構造を有するトランジスタとすることもできる。Ｈａｌｏ構造では、エクステンション層１１ｂのさらに内側（チャネル領域側）に、エクステンション層１１ｂと反対の導電型の拡散層（図示せぬ）が形成される。
【００３５】
次に、図７（ａ）、図７（ｂ）、図７（ｃ）に示すように、ＨＦベーパー（気相状態のＨＦ）によりスペーサ３５が除去される。次に、図８（ａ）、図８（ｂ）、図８（ｃ）に示すように、リソグラフィー工程およびＲＩＥ等の異方性エッチングにより、ｎ型トランジスタ領域Ｎにおいて開口を有するマスク材３７が形成される。次に、このマスク材３７をマスクとして用いて、第３部分６３を介して、例えばＡｓが７ｋｅＶの注入エネルギーでイオン注入されることにより、エクステンション層１１ａが形成される。第３部分６３を主に介してイオン注入されるため、エクステンション層１１ｂの場合と同じく、ばらつきが少なく且つ拡散深さの浅いエクステンション層１１ａが形成される。イオン注入後、マスク材３７が除去される。なお、ＡＳの注入に先立ち、例えばＢを１５ｋｅＶの注入エネルギーで角度付きで注入することにより、Ｈａｌｏ構造を有するトランジスタとすることもできる。
【００３６】
次に、図９（ａ）、図９（ｂ）、図９（ｃ）に示すように、半導体基板１上の全面に例えばスペーサ７の材料膜が堆積され、この材料膜が、半導体基板１に対して異なる選択比のＲＩＥ法によりエッチバックされることによりスペーサ７が形成される。
【００３７】
次に、図１０（ａ）、図１０（ｂ）、図１０（ｃ）に示すように、リソグラフィー工程およびＲＩＥ等の異方性エッチングにより、ソース／ドレイン拡散層１２ｃの形成予定領域に開口を有するマスク材（図示せぬ）が形成される。次に、このマスク材およびスペーサ７ｃをマスクとして、例えばＰがイオン注入されることにより、ソース／ドレイン拡散層１２ｃが形成される。次に、マスク材が除去される。
【００３８】
次に、リソグラフィー工程およびＲＩＥ等の異方性エッチングにより、ソース／ドレイン拡散層１２ａの形成予定領域に開口を有するマスク材（図示せぬ）が形成される。次に、このマスク材およびスペーサ７ａをマスクとして、例えばＡｓがイオン注入されることにより、ソース／ドレイン拡散層１２ａが形成される。次に、マスク材が除去される。
【００３９】
次に、リソグラフィー工程およびＲＩＥ等の異方性エッチングにより、ソース／ドレイン拡散層１２ｂの形成予定領域に開口を有するマスク材（図示せぬ）が形成される。次に、このマスク材およびスペーサ７ｂをマスクとして、例えばＢＦ2がイオン注入されることにより、ソース／ドレイン拡散層１２ｂが形成される。次に、マスク材が除去される。なお、ソース／ドレイン拡散層１２ａ、１２ｂ、１２ｃを形成する順番は任意に決定することができ、上記順番は一例である。
【００４０】
次に、図１に示すように、半導体基板１上の全面に例えばＣＶＤ法により、層間絶縁膜の材料膜が堆積される。次に、この材料膜が例えばウェット酸化雰囲気中でリフローされることにより、層間絶縁膜１３が形成される。次に、アレイトランジスタ領域ＡＴにおいて、ＲＩＥ法等の異方性エッチングにより、コンタクト１４のためのコンタクトホールが形成される。このコンタクトホールは、隣接するアレイトランジスタ同士のスペーサ７間に自己整合的に形成される。次に、このコンタクトホール内に、例えばＰがドーピングされたアモルファスシリコンが堆積される。次に、このアモルファスシリコンが例えばＣＶＤ法により平坦化される。
【００４１】
次に、アクティブエリアへのコンタクトのためのコンタクトホール、およびゲート電極３へのコンタクトのためのコンタクトホールが、リソグラフィー工程、およびＲＩＥ法等の異方性エッチングにより形成される。次に、これらコンタクトホール内に、例えばＴｉおよびＴｉＮの積層膜からなるバリアメタル（図示せぬ）がＣＶＤ法により形成される。次に、コンタクトホールが、バリアメタルを介して例えばＷにより、スパッタリング法により埋め込まれる。この結果、コンタクトが形成される。次に、所定のパターンを有する、金属からなる配線層（図示せぬ）が、層間絶縁膜１３内に形成される。
【００４２】
本発明の第１実施形態に係る半導体装置によれば、ゲート電極３に隣接する部分の半導体基板１の表面上の後酸化膜６が、２つの部分（第２部分６２、第３部分６３）により構成される。第３部分６３は、自然酸化膜により構成されるため、非常に薄い。エクステンション層１１を形成する際のイオン注入は、この第３部分６３を主に介して行われるため、イオン注入の制御性を向上させることができる。したがって、拡散深さの浅いエクステンション層１１を形成することにより、ショートチャネル効果が抑制されたトランジスタを得られる。特に、第３部分６３を介したイオン注入は、周辺トランジスタのエクステンション層１１の形成の際に行われるため、高性能の周辺トランジスタを実現できる。
【００４３】
一方、第１部分６１の厚さに依存する第２部分６２の厚さは、イオン注入の制御性を向上させることを目的として薄くすべき制限が科されることなく、決定することができる。したがって、ゲート電極の角部が所望の形状となるように、第１部分６１の厚さを設定することができる。したがって、ゲート電極の角部での電界の集中を回避することにより、リーク電流の少ないトランジスタを得られる。すなわち、高いデータ保持特性を有するアレイトランジスタを実現できる。
【００４４】
以上のように、第１実施形態によれば、高いデータ保持特性を有するアレイトランジスタを実現すると同時に、ショートチャネル効果による悪影響が小さい周辺トランジスタを実現できる。
【００４５】
また、スペーサ７として用いられるＳｉＮは、半導体基板１として用いられるシリコンと接触すると、トンネルリーク電流を増大させるため、スペーサ７と半導体基板１とは非接触とすることが望ましい。第１実施形態によれば、第３部分６３を設けることによりイオンが貫通する後酸化膜６（第３部分６３）を薄くしつつ、ゲート電極３の近傍の後酸化膜６（第２部分６２）の厚さを確保することができる。すなわち、スペーサ７と半導体基板１とが接触することを回避し、トンネルリークの少ない半導体装置を実現できる。
【００４６】
（第２実施形態）
第２実施形態では、半導体基板１の表面上の後酸化膜が第３部分６３のみにより構成される。
【００４７】
図１１は、本発明の第２実施形態に係る半導体装置を概略的に示す断面図である。第２実施形態においても、アレイトランジスタ、ｎ型、ｐ型の周辺トランジスタが形成されるが、図１１は、第１実施形態と同様に１つのみを代表して示している。図１２は、図１１の円により囲まれた部分を拡大して示している。
【００４８】
図１１、図１２に示すように、後酸化膜の第３部分６３は、第１部分６１と接する位置から延在してソース／ドレイン拡散層１２を覆う。ゲート絶縁膜２の厚さＬｏｘ、第１部分６１の幅、第３部分６３の厚さは、第１実施形態と同じである。
【００４９】
次に、図１１に示す半導体装置の製造方法について、図１３（ａ）、図１３（ｂ）、図１３（ｃ）〜図１６（ａ）、図１６（ｂ）、図１６（ｃ）を参照して説明する。図１３（ａ）、図１３（ｂ）、図１３（ｃ）〜図１６（ａ）、図１６（ｂ）、図１６（ｃ）は、図１１の半導体装置の製造工程の一部を順に示す断面図である。図１３（ａ）〜図１６（ａ）は、ｎ型トランジスタ領域Ｎの製造工程を順に示している。図１３（ｂ）〜図１６（ｂ）は、ｐ型トランジスタ領域Ｐの製造工程を順に示している。アレイトランジスタ領域ＡＴには、アレイトランジスタが形成される。図１３（ｃ）〜図１６（ｃ）は、アレイトランジスタ領域ＡＴの製造工程を順に示している。
【００５０】
まず、第１実施形態の図５（ａ）、図５（ｂ）、図５（ｃ）までと同じ工程が実行される。次に、図１３（ａ）、図１３（ｂ）、図１３（ｃ）に示すように、半導体基板１を構成するシリコンに対して高い選択比を有する条件下でＲＩＥが行われることにより、酸化膜３４のうち半導体基板１の表面上の部分が除去される。この後、自然酸化により、酸化膜３４が除去された半導体基板１の表面上に後酸化膜の第３部分６３が形成される。
【００５１】
次に、リソグラフィー工程およびＲＩＥ等の異方性エッチングにより、ｐ型トランジスタ領域Ｐにおいて開口を有するマスク材４１が形成される。次に、このマスク材４１をマスクとして用いて、第３部分６３を介して、第１実施形態の図６（ａ）、図６（ｂ）、図６（ｃ）の工程と同じ工程により、エクステンション層１１ｂが形成される。ほぼ０に近い厚さの第３部分６３のみを介してイオン注入されるため、高いイオン注入の制御性を得られ、この結果、ばらつきが少なく且つ拡散深さの浅いエクステンション層１１ｂが形成される。イオン注入後、マスク材４１が除去される。なお、ｐ型の周辺トランジスタを、第１実施形態と同様にＨａｌｏ構造とする工程を実行することも可能である。
【００５２】
次に、図１４（ａ）、図１４（ｂ）、図１４（ｃ）に示すように、リソグラフィー工程およびＲＩＥ等の異方性エッチングにより、ｎ型トランジスタ領域Ｎにおいて開口を有するマスク材４２が形成される。次に、このマスク材４２をマスクとして用いて、第３部分６３を介して、第１実施形態の図８（ａ）、図８（ｂ）、図８（ｃ）の工程と同じ工程により、エクステンション層１１ａが形成される。エクステンション層１１ａの場合と同じに、第３部分６３のみを介してイオン注入されるため、ばらつきが少なく且つ拡散深さの浅いエクステンション層１１ａが形成される。イオン注入後、マスク材３７が除去される。なお、ｎ型の周辺トランジスタを、第１実施形態と同様にＨａｌｏ構造とする工程を実行することも可能である。
【００５３】
次に、図１５（ａ）、図１５（ｂ）、図１５（ｃ）に示すように、第１実施形態の図９の工程と同様の工程が実行されることによりスペーサ７が形成される。次に、図１６（ａ）、図１６（ｂ）、図１６（ｃ）に示すように、第１実施形態の図１０（ａ）、図１０（ｂ）、図１０（ｃ）の工程と同様の工程が実行されることにより、ソース／ドレイン拡散層１２ａ、１２ｂ、１２ｃが形成される。次に、第１実施形態と同様にして、層間絶縁膜１３、コンタクト１４、配線層等が形成される。
【００５４】
本発明の第２実施形態に係る半導体装置によれば、第１実施形態と同じ効果を得られる。さらに、第２実施形態によれば、イオン注入の際、イオンが透過する膜が、後酸化膜の第３部分６３のみなので、第１実施形態より高い制御性よりエクステンション層１１を形成することができる。したがって、エクステンション層１１の形状を、ゲート電極３の近傍においてもより所望の形状に近づけることができる。
【００５５】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【図面の簡単な説明】
【００５６】
【図１】本発明の第１実施形態に係る半導体装置の断面図。
【図２】図１の一部を拡大して示す断面図。
【図３】図１の半導体装置の製造工程の一部を示す断面図。
【図４】図３に続く工程を示す断面図。
【図５】図４に続く工程を示す断面図。
【図６】図５に続く工程を示す断面図。
【図７】図６に続く工程を示す断面図。
【図８】図７に続く工程を示す断面図。
【図９】図８に続く工程を示す断面図。
【図１０】図９に続く工程を示す断面図。
【図１１】本発明の第２実施形態に係る半導体装置の断面図。
【図１２】図１１の一部を拡大して示す断面図。
【図１３】図１２の半導体装置の製造工程の一部を示す断面図。
【図１４】図１３に続く工程を示す断面図。
【図１５】図１４に続く工程を示す断面図。
【図１６】図１５に続く工程を示す断面図。
【図１７】従来の半導体装置の断面図。
【符号の説明】
【００５７】
１…半導体基板、２…ゲート絶縁膜、３…ゲート電極、４…シリサイド膜、５…絶縁膜、６…後酸化膜、６１…第１部分、６２…第２部分、６３…第３部分、７…スペーサ、１１…ソース／ドレインエクステンション層、１２…ソース／ドレイン拡散層、１３…層間絶縁膜、１４…コンタクト、３１、３２、３３…材料膜、３４…酸化膜、３５…スペーサ、３６、３７、４１、４２…マスク材、Ｎ…ｎ型トランジスタ領域、Ｐ…ｐ型トランジスタ領域、ＡＴ…アレイトランジスタ領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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