(57)【要約】【課題】階調数を減らさずに回路規模を削減する。【解決手段】Ｄ／Ａ変換回路は、格子状に配置されるゲート線８と拡散層９を有し、ゲート線８と拡散層９の交差位置に配置された任意のＭＯＳトランジスタＱ１がオンすると、その場所の左右にある拡散層９がＭＯＳトランジスタＱ１を介して導通する。Ｄ／Ａ変換回路５のレイアウト配置を行う際、デジタル信号の下位２ビットで選択される４種類の電圧候補選択部１１ａ〜１１ｄをＹ方向に配置し、デジタル信号の上位２ビットで選択される最終電圧選択部１２をＸ方向に配置するため、拡散層９の数を大幅に削減でき、拡散層９とゲート線８との交差部分に形成されるＭＯＳトランジスタＱ１の数を削減できるとともに、拡散層９の数を大幅に削減でき、Ｄ／Ａ変換回路５の形成面積を小型化できる。【選択図】  図７
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【特許請求の範囲】
【請求項１】
ｍ（ｍは３以上の整数）ビットのデジタル信号の論理に基づいて、２ｍ種類の基準電圧のいずれか一つを選択する基準電圧選択回路において、
前記２ｍ種類の基準電圧を電圧レベルに応じて２ｎ個（ｎは整数で、２≦ｎ＜ｍ）に分類して得られる２ｎ個の電圧群それぞれに対応して設けられ、前記デジタル信号の下位側ｎビットの論理に基づいて対応する電圧群の中からいずれか一つの基準電圧を選択する電圧候補選択手段と、
前記デジタル信号の上位側（ｍ−ｎ）ビットの論理に基づいて、２ｎ個の前記電圧候補選択手段のそれぞれで選択された２ｎ個の基準電圧のうちいずれか一つを最終的な基準電圧として選択する最終電圧選択手段と、を備えることを特徴とする基準電圧選択回路。
【請求項２】
前記２ｎ個の電圧群はそれぞれ、各電圧群ごとに異なる電圧レベルの２ｍ−ｎ種類の基準電圧を含み、これら２ｍ−ｎ種類の基準電圧を２個ずつ組とした２ｍ−ｎ−１個のサブ電圧群を含み、
２ｎ個の前記電圧候補選択手段はそれぞれ、前記２ｍ−ｎ−１個のサブ電圧群のそれぞれに対応して設けられ対応するサブ電圧群の中から最大一つの基準電圧を選択するサブ電圧候補選択手段を有することを特徴とする請求項１に記載の基準電圧選択回路。
【請求項３】
同一の前記電圧候補選択手段が有する２ｍ−ｎ−１個の前記サブ電圧候補選択手段は基板上の第１の方向に列設され、２ｎ個の前記電圧候補選択手段は前記基板上の前記第１の方向に略直交する第２の方向に配置されることを特徴とする請求項２に記載の基準電圧選択回路。
【請求項４】
前記最終電圧選択手段は、２ｎ個の前記電圧候補選択手段のそれぞれに対して前記基板上の前記第１の方向に配置されることを特徴とする請求項３に記載の基準電圧選択回路。
【請求項５】
２ｎ個の前記電圧候補選択手段はそれぞれ、
前記第１の方向に配置される拡散層と、
前記第２の方向に配置される複数のゲート線と、
前記拡散層と前記複数のゲート線との交差部分にそれぞれ形成され、対応するゲート線の論理に応じて一端側の拡散層と他端側の拡散層とを導通させるか否かを切り替える複数のスイッチング素子と、を有することを特徴とする請求項１〜４のいずれかに記載の基準電圧選択回路。
【請求項６】
２ｍ−ｎ−１個の前記サブ電圧候補選択手段はそれぞれ、
前記第１の方向に配置される拡散層と、
前記第２の方向に配置される複数のゲート線と、
前記拡散層と前記複数のゲート線との交差部分にそれぞれ形成され、対応するゲート線の論理に応じて、一端側の拡散層と他端側の拡散層とを導通させるか否かを切り替える複数のスイッチング素子と、を有し、
同一の前記電圧候補選択手段に含まれる２ｍ−ｎ−１個の前記サブ電圧候補選択手段の出力は、共通に接続されて前記最終電圧選択手段に接続されることを特徴とする請求項２〜４のいずれかに記載の基準電圧選択回路。
【請求項７】
前記複数のスイッチング素子は、前記第１の方向に配置されることを特徴とする請求項５または６に記載の基準電圧選択回路。
【請求項８】
前記ｎは２であることを特徴とする請求項１〜７のいずれかに記載の基準電圧選択回路。
【請求項９】
位相をずらしたシフトクロックを繰返し出力するシフトレジスタと、
前記シフトクロックに基づいて、ｎビットからなるデジタル画素データを順にラッチする第１のラッチ回路と、
前記第１のラッチ回路がｐ（ｐは２以上の整数）画素分の前記デジタル画素データをラッチした時点で、これらｐ画素分の前記第１のラッチ回路のラッチ出力を同時にラッチする第２のラッチ回路と、
前記第２のラッチ回路のラッチ出力である前記ｍビットのデジタル信号に基づいて、前記２ｍ種類の基準電圧のいずれか一つを選択する請求項１〜８のいずれかに記載の基準電圧選択回路と、
前記基準電圧選択回路で選択された基準電圧を、対応する信号線に供給する出力回路と、を備えることを特徴とする平面表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、デジタル信号の論理に基づいて基準電圧を選択する基準電圧選択回路に関し、例えば液晶表示装置などの平面表示装置において、デジタル画素データをアナログ画素電圧に変換するＤ／Ａ変換回路などに用いられる技術に関する。
【０００２】
【従来の技術】
液晶表示装置（以下、ＬＣＤ：Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ）は、軽薄短小化が容易で、消費電力も少ないため、携帯電話、パーソナルコンピュータ（以下、ＰＣ）及びＰＤＡ（Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔ）などの電子機器に盛んに利用されている。最近では、ＬＣＤの欠点である、狭視野角、残像及び発色性を改善する技術の進歩も著しく、ブラウン管やＰＤＰ（Ｐｒａｓｍａ  Ｄｉｓｐｌａｙ  Ｐａｎｅｌ）に勝るとも劣らない画質の液晶テレビも開発されている。
【０００３】
また、小画面サイズの携帯機器に用いられるＬＣＤに対しては、高解像度で高階調のものが要求されている。
【０００４】
この種のＬＣＤは、表示画素が列設された画素アレイ基板上の信号線を駆動する駆動回路をＬＳＩ（以下、液晶駆動用ＬＳＩ）で実現するのが一般的である（特許文献１参照）。
【０００５】
【特許文献１】
特開２００１−１３３７５４公報
【０００６】
【発明が解決しようとする課題】
しかしながら、液晶駆動用ＬＳＩを用いると、その階調数に応じて、階調選択用のトランジスタが指数関数的に増大してしまい、ＬＳＩのチップ面積も大きくなるという問題がある。
【０００７】
例えば、画素データが６ビットの場合、１画素あたり、赤（６×２６個）＋緑（６×２６個）＋青（６×２６個）＝１１５２個の選択用トランジスタが必要になる。また、画素データが８ビットの場合、１画素あたり、赤（８×２８個）＋緑（８×２８個）＋青（８×２８個）＝６１４４個の選択用トランジスタが必要になる。さらに、画素データが１０ビットの場合、１０２４０個の選択用トランジスタが必要になる。
【０００８】
液晶駆動用ＬＳＩのレイアウト構成の中で、デジタルの画素データに応じた階調電圧を選択する階調選択回路の面積が半分以上を占有する。階調選択回路を構成するトランジスタの数が増加すると、チップ面積の増大につながり、チップコストやチップあたりの不良率が増大したり、チップのテスト時間が余計にかかるおそれがある。また、ＬＳＩの実装上も、チップサイズが大きいために、所望のパッケージサイズに収まらず、階調数を制限する必要が生じるおそれもある。
【０００９】
本発明は、このような点に鑑みてなされたものであり、その目的は、階調数を減らさずに回路規模を削減できる基準電圧選択回路及び平面表示装置を提供することにある。
【００１０】
【課題を解決するための手段】
上述した課題を解決するために、本発明は、ｍ（ｍは３以上の整数）ビットのデジタル信号の論理に基づいて、２ｍ種類の基準電圧のいずれか一つを選択する基準電圧選択回路において、
前記２ｍ種類の基準電圧を電圧レベルに応じて２ｎ個（ｎは整数で、２≦ｎ＜ｍ）に分類して得られる２ｎ個の電圧群それぞれに対応して設けられ、前記デジタル信号の下位側ｎビットの論理に基づいて対応する電圧群の中からいずれか一つの基準電圧を選択する電圧候補選択手段と、
前記デジタル信号の上位側（ｍ−ｎ）ビットの論理に基づいて、２ｎ個の前記電圧候補選択手段のそれぞれで選択された２ｎ個の基準電圧のうちいずれか一つを最終的な基準電圧として選択する最終電圧選択手段と、を備える。
【００１１】
【発明の実施の形態】
以下、本発明に係る基準電圧選択回路及び平面表示装置について、図面を参照しながら具体的に説明する。以下では、本発明に係る基準電圧選択回路及び平面表示装置の一例として、液晶表示装置について主に説明する。
【００１２】
図１は液晶表示装置の一部を構成する信号線駆動用のソースドライバの概略構成を示すブロック図である。図１の液晶表示装置は、外部からのデジタル画素データをクロックＣＬＫに同期化するデータ制御部１と、スタートパルスをクロックＣＬＫに同期させてシフトさせたシフトパルスを出力するシフトレジスタ２と、デジタル画素データをシフトパルスでラッチするサンプリングレジスタ（ＲＥＧ１）３と、１水平ライン分（例えば、３８４画素分）のデジタル画素データがサンプリングレジスタ３でラッチされた時点で１水平ライン分のラッチ出力を同時にラッチするロードレジスタ（ＲＥＧ２）４と、ロードレジスタ４のラッチ出力に応じた階調電圧を選択するＤ／Ａ変換回路５と、選択された階調電圧を低インピーダンスに変換して対応する信号線に供給する出力回路６と、外部から供給された基準電圧を抵抗分割して階調電圧を生成する抵抗分割回路７と、を備えている。
【００１３】
外部から供給されるデジタル画素データは６ビットであり、Ｄ／Ａ変換回路５は、２６＝６４階調の階調電圧に変換する。
【００１４】
図２はＤ／Ａ変換回路５の内部構成を説明する基本レイアウト図である。図２の○（丸）印はＭＯＳトランジスタＱ１、縦線はＭＯＳトランジスタＱ１のゲート線８、横線はＭＯＳトランジスタＱ１のソース及びドレインを形成するための拡散層９（ＳＤ拡散層９）である。図示のように、ゲート線８と拡散層９は格子状に配置され、ゲート線８と拡散層９の交差位置に配置された任意のＭＯＳトランジスタＱ１がオンすると、その場所の左右にある拡散層９がＭＯＳトランジスタＱ１を介して導通する。
【００１５】
なお、ゲート線８と拡散層９との交差部分にＭＯＳトランジスタＱ１を形成したくない場合には、チャネルが常にオンするような拡散層９をマスクにより選択的に形成する。
【００１６】
図３は図２の一部を拡大した図、図４は図３に示した部分のレイアウトパターン図、図５は図１に示した部分のレイアウトパターン図である。これらの図からわかるように、ゲート線８と拡散層９との交差部のうち一部のみにＭＯＳトランジスタＱ１が形成され、その他の交差部では左右の拡散層９が導通する。
【００１７】
例えば、４ビットのデジタル画素データＡ，Ｂ，Ｃ，Ｄから１６種類の階調電圧Ｖ１〜Ｖ１６を選択する場合、図２に示すように、横方向に伸びる１６個の拡散層９と、縦方向に伸びる８本のゲート線８とが設けられる。８本のゲート線８の一端にはそれぞれデジタル画素データＡ，／Ａ，Ｂ，／Ｂ，Ｃ，／Ｃ，Ｄ，／Ｄが供給される。１６本の拡散層９の一端にはそれぞれＶ１〜Ｖ１６が印加され、他端はいずれも同一の出力線ＯＵＴに接続されている。
【００１８】
図２のＤ／Ａ変換回路では、デジタル画素データＡ，／Ａ，Ｂ，／Ｂ，Ｃ，／Ｃ，Ｄ，／Ｄの論理に応じて、ＭＯＳトランジスタＱ１がオン・オフし、これにより、階調電圧Ｖ１〜Ｖ１６のいずれかが出力線ＯＵＴに供給される。
【００１９】
図６はデジタル画素データＡ，／Ａ，Ｂ，／Ｂ，Ｃ，／Ｃ，Ｄ，／Ｄの論理と出力線ＯＵＴから出力される階調電圧との関係を示す真理値表を示す図である。図６のように、４ビットのデジタル画素データの場合、２４＝１６通りの階調電圧が選択される。
【００２０】
図２のＤ／Ａ変換回路５は、１６種類の階調電圧、１６個の拡散層９、４種類のデジタル画素データ（反転データも含めると８種類）、８本のゲート線８、及び６４個のＭＯＳトランジスタＱ１を必要とする。
【００２１】
このため、デジタル画素データのビット数を増やすと、それに応じてＭＯＳトランジスタＱ１等の数も指数関数的に増大する。例えば、８ビットの場合、ＭＯＳトランジスタＱ１は２０４８個必要となり、１０ビットの場合、ＭＯＳトランジスタＱ１は１０２４０個必要となる。
【００２２】
図７は図２よりもパターンサイズを縮小させたＤ／Ａ変換回路５のレイアウトパターン図、図８は図７の一部を拡大した図である。また、図９は図７に示した部分のレイアウトパターン図である。図７及び図８のＤ／Ａ変換回路５も、４ビットのデジタル画素データから１６種類の階調電圧の選択を行う。
【００２３】
図７では、ｍ＝４で、ｎ＝２の場合を示している。図７及び図８に示すように、Ｄ／Ａ変換回路５は、デジタル画素データの下位２ビットの論理に応じてそれぞれ階調電圧の選択を行う４種類の電圧候補選択部１１ａ〜１１ｄと、デジタル画素データの上位２ビットに応じて４種類の電圧候補選択部１１ａ〜１１ｄで選択された４種類の階調電圧の中から１つを選択する最終電圧選択部１２とを有する。
【００２４】
４種類の電圧候補選択部１１ａ〜１１ｄはそれぞれ、異なる４種類の階調電圧の中から１つを選択する。より具体的には、電圧候補選択部１１ａは階調電圧Ｖ１，Ｖ２，Ｖ３，Ｖ４の中から１つを選択し、電圧候補選択部１１ｂは階調電圧Ｖ５，Ｖ６，Ｖ７，Ｖ８の中から１つを選択し、電圧候補選択部１１ｃは階調電圧Ｖ９，Ｖ１０，Ｖ１１，Ｖ１２の中から１つを選択し、電圧候補選択部１１ｄは階調電圧Ｖ１３，Ｖ１４，Ｖ１５，Ｖ１６の中から１つを選択する。これら４種類の電圧候補選択部１１ａ〜１１ｄは横（Ｙ）方向に配置される。
【００２５】
４種類の電圧候補選択部１１ａ〜１１ｄはそれぞれ、２種類のサブ電圧候補選択部１３ａ，１３ｂを有する。これら２種類のサブ電圧候補選択部１３ａ，１３ｂはそれぞれ、異なる２種類の階調電圧の中から１つを選択する。より具体的には、電圧候補選択部１１ａ内のサブ電圧候補選択部１３ａは階調電圧Ｖ１，Ｖ２の中から１つを選択し、サブ電圧候補選択部１３ｂは階調電圧Ｖ３，Ｖ４の中から１つを選択する。電圧候補選択部１１ｂ内のサブ電圧候補選択部１３ａは階調電圧Ｖ５，Ｖ６の中から１つを選択し、サブ電圧候補選択部１３ｂは階調電圧Ｖ７，Ｖ８の中から１つを選択する。電圧候補選択部１１ｃ内のサブ電圧候補選択部１３ａは階調電圧Ｖ９，Ｖ１０の中から１つを選択し、サブ電圧候補選択部１３ｂは階調電圧Ｖ１１，Ｖ１２の中から１つを選択する。電圧候補選択部１１ｄ内のサブ電圧候補選択部１３ａは階調電圧Ｖ１３，Ｖ１４の中から１つを選択し、サブ電圧候補選択部１３ｂは階調電圧Ｖ１５，Ｖ１６の中から１つを選択する。同一の電圧候補選択部１１ａ〜１１ｄ内の２つのサブ電圧候補選択部１３ａ，１３ｂはＸ方向に配置される。
【００２６】
デジタル信号Ａ，Ｂが（０，０）のとき、Ｙ方向に配置された４つのサブ電圧候補選択部１３ａはそれぞれ階調電圧Ｖ１，Ｖ５，Ｖ９，Ｖ１３を出力する。デジタル信号Ａ，Ｂが（１，０）のとき、Ｙ方向に配置された４つのサブ電圧候補選択部１３ａはそれぞれ階調電圧Ｖ２，Ｖ６，Ｖ１０，Ｖ１４を出力する。デジタル信号Ａ，Ｂが（０，１）のとき、Ｙ方向に配置された４つのサブ電圧候補選択部１３ｂはそれぞれ階調電圧Ｖ３，Ｖ７，Ｖ１１，Ｖ１５を出力する。デジタル信号Ａ，Ｂが（１，１）のとき、Ｙ方向に配置された４つのサブ電圧候補選択部１３ｂはそれぞれ階調電圧Ｖ４，Ｖ８，Ｖ１２，Ｖ１６を出力する。
【００２７】
各サブ電圧候補選択部１３ａ，１３ｂは、Ｘ方向に伸びる１本の拡散層９と、Ｙ方向に伸びる４本のゲート線８とを有し、拡散層９とゲート線８の交差位置にはＭＯＳトランジスタＱ１が配置されている。このＭＯＳトランジスタＱ１がオンすると、その左右の拡散層９がＭＯＳトランジスタＱ１を介して導通する。
【００２８】
最終電圧選択部１２は、Ｘ方向に伸びる４本の拡散層９と、Ｙ方向に伸びる４本のゲート線８とを有する。４本の拡散層９の各一端は、上から順に電圧候補選択部１１ａ〜１１ｄに接続され、他端はいずれも出力線ＯＵＴに接続されている。４本のゲート線８の一端には左から順にデジタル信号Ｃ，／Ｃ，Ｄ，／Ｄが入力される。
【００２９】
例えば、デジタル信号Ｃ，Ｄが（０，０）の場合、電圧候補選択部１１ａの出力が出力線ＯＵＴに接続され、デジタル信号Ｃ，Ｄが（１，０）の場合、電圧候補選択部１１ｂの出力が出力線ＯＵＴに接続され、デジタル信号Ｃ，Ｄが（０，１）の場合、電圧候補選択部１１ｃの出力が出力線ＯＵＴに接続され、デジタル信号Ｃ，Ｄが（１，１）の場合、電圧候補選択部１１ｄの出力が出力線ＯＵＴに接続される。
【００３０】
図７では、デジタル信号のビット数が４ビットの場合の例を説明したが、本実施形態は４ビット以外の任意のビット数のデジタル信号に適用可能である。図１０は、デジタル信号のビット数と、図２の回路構成をもつＤ／Ａ変換回路５内のＭＯＳトランジスタＱ１の数と、図７の回路構成をもつＤ／Ａ変換回路５内のＭＯＳトランジスタＱ１の数とを比較した図である。
【００３１】
図１０に示すように、Ｄ／Ａ変換回路を図７のような構成にすることで、図２の構成よりも、ＭＯＳトランジスタＱ１の数を大幅に削減でき、かつ拡散層９の数も１／４に削減できる。その分、ゲート線８の数が増えるが、一般に、拡散層９の方がチップ上の占有面積が大きいため、拡散層９の数を１／４に削減することで、図２の回路に比べて、Ｄ／Ａ変換回路５全体の形成面積を大幅に縮小できる。
【００３２】
このように、本実施形態では、Ｄ／Ａ変換回路５のレイアウト配置を行う際、デジタル信号の下位２ビットＡ，Ｂで選択される４種類の電圧候補選択部１１ａ〜１１ｄをＹ方向に配置し、デジタル信号の上位２ビットＣ，Ｄで選択される最終電圧選択部１２をＸ方向に配置するため、拡散層９の数を大幅に削減でき、拡散層９とゲート線８との交差部分に形成されるＭＯＳトランジスタＱ１の数も削減できるとともに、Ｄ／Ａ変換回路５の形成面積を小型化できる。このため、コストと消費電力の削減が図れる。
【００３３】
上述した実施形態では、電圧候補選択部１１がデジタル信号の下位２ビットで階調電圧の選択を行う例を説明したが、電圧候補選択部１１が下位３ビット以上で階調電圧の選択を行ってもよい。
【００３４】
ｍ（ｍは３以上の整数）ビットのデジタル信号の論理に基づいて、２ｍ種類の階調電圧のいずれか一つを選択するものとし、電圧候補選択部がデジタル信号の下位ｎ（ｎは整数で、２≦ｎ＜ｍ）ビットで階調電圧を選択する場合について検討する。この場合、電圧候補選択部は２ｎ個設けられる。また、最終電圧選択部１２は、デジタル信号の上位側（ｍ−ｎ）ビットの論理に基づいて、２ｎ個の電圧候補選択部のいずれか一つを選択する。
【００３５】
２ｎ個の電圧群はそれぞれ、各電圧群ごとに異なる電圧レベルの２ｍ−ｎ種類の階調電圧を含み、これら２ｍ−ｎ種類の階調電圧を２個ずつ組とした２ｍ−ｎ−１個のサブ電圧群を含む。
【００３６】
２ｎ個の電圧候補選択部はそれぞれ、２ｍ−ｎ−１個のサブ電圧群のそれぞれに対応して設けられ対応するサブ電圧群の中から最大一つの基準電圧を選択するサブ電圧候補選択手段を有する。
【００３７】
図１１は、ｍ＝４かつｎ＝３の場合のＤ／Ａ変換回路５のレイアウトパターン図の一例である。この場合、図７と比べて、拡散層９の数を半分に減らすことができるが、その分、ゲート線数が増加する。ただし、拡散層９の方がゲート線よりも形成面積が大きいため、拡散層９の数を減らすことにより、全体の回路形成面積を削減できる。
【００３８】
【発明の効果】
以上詳細に説明したように、本発明によれば、デジタル信号の下位側ｎビットに基づいて各電圧候補選択手段がそれぞれ基準電圧を選択し、これら基準電圧のいずれかを上位側（ｍ−ｎ）ビットで選択するようにしたため、単にデジタル信号をデコードして基準電圧を選択する場合に比べて、回路のレイアウト面積を大幅に削減できるとともに、電圧選択のために必須のトランジスタの数も削減でき、コストと消費電力を削減できる。
【図面の簡単な説明】
【図１】液晶表示装置の一部を構成する信号線駆動用のソースドライバの概略構成を示すブロック図。
【図２】Ｄ／Ａ変換回路５の内部構成を説明する基本レイアウト図。
【図３】図２の一部を拡大した図。
【図４】図３に示した部分のレイアウトパターン図。
【図５】図１に示した部分のレイアウトパターン図。
【図６】デジタル画素データＡ，／Ａ，Ｂ，／Ｂ，Ｃ，／Ｃ，Ｄ，／Ｄの論理と出力線ＯＵＴから出力される階調電圧との関係を示す真理値表を示す図。
【図７】図２よりもパターンサイズを縮小させたＤ／Ａ変換回路５のレイアウトパターン図。
【図８】図７の一部を拡大した図。
【図９】図７に示した部分のレイアウトパターン図。
【図１０】デジタル信号のビット数と、図２の回路構成をもつＤ／Ａ変換回路５内のＭＯＳトランジスタＱ１の数と、図７の回路構成をもつＤ／Ａ変換回路５内のＭＯＳトランジスタＱ１の数とを比較した図。
【図１１】ｍ＝４かつｎ＝３の場合のＤ／Ａ変換回路５のレイアウトパターン図。
【符号の説明】
１  データ制御部
２  シフトレジスタ
３  サンプリングレジスタ
４  ロードレジスタ
５  Ｄ／Ａ変換回路
６  出力回路
７  抵抗分割回路
８  ゲート線
９  拡散層
１１ａ〜１１ｄ  電圧候補選択回路
１２  最終電圧選択回路
１３ａ〜１３ｄ  サブ電圧候補選択部
Ｑ１  ＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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