(57)【要約】【課題】  本発明は、低濃度ｐ型堆積膜により形成したチャネル領域、ならびに前記ｐ型堆積膜の一部を表面からイオン注入による伝導型の反転により形成した低濃度ｎ型ベース領域を有する炭化ケイ素半導体装置を提供する。【解決手段】  第１伝導型の高濃度炭化ケイ素基板１表面上に形成されている第１伝導型の低濃度炭化ケイ素からなる第１の堆積膜２が形成されている。前記第１の堆積膜２上に選択的に切り欠かれている第１の領域を有する第２伝導型の高濃度ゲート領域からなる第２の堆積膜３１と、前記第２の堆積膜３１上に選択的に切り欠かれている前記第１の領域より幅が広い第２の領域と前記第１伝導型の高濃度ソース領域と第２伝導型の低濃度ベース領域からなる第３の堆積膜３２とが形成されている。前記第３の堆積膜３２の表面上に形成されたゲート絶縁膜が形成されている。【選択図】  図１
2005116605.tif 000002
【特許請求の範囲】
【請求項１】
第１伝導型の高濃度炭化ケイ素基板表面上に形成されている第１伝導型の低濃度炭化ケイ素からなる第１の堆積膜と、
前記第１の堆積膜上に選択的に切り欠かれている第１の領域を有する第２伝導型の高濃度ゲート領域からなる第２の堆積膜と、
前記第２の堆積膜上に選択的に切り欠かれている前記第１の領域より幅が広い第２の領域と第１伝導型の高濃度ソース領域と第２伝導型の低濃度ゲート領域からなる第３の堆積膜と、
前記第１の堆積膜に接し、前記第１の領域および第２の領域に形成されている第１伝導型の低濃度ベース領域と、
少なくとも前記第３の堆積膜の表面上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜を介して形成されたゲート電極と、
前記第１伝導型の炭化ケイ素基板の裏面に低抵抗接続されたドレイン電極と、
前記第１伝導型の高濃度ソース領域および第２伝導型の低濃度ゲート領域の一部に低抵抗接続されているソース電極と、
から構成されている炭化ケイ素半導体装置において、
前記第１伝導型の低濃度ベース領域内で、前記第２の領域の上には、第１伝導型の高濃度べース領域からなる第３の領域が形成されていることを特徴とする炭化ケイ素半導体装置。
【請求項２】
前記第１伝導型の低濃度ベース領域における上面には、前記ゲート絶縁膜と接する部分の少なくとも一部に凹部が設けられていることを特徴とする請求項１に記載された炭化ケイ素半導体装置。
【請求項３】
前記第１伝導型の低濃度ベース領域の、少なくとも前記第２伝導型の高濃度ゲート領域に接する部分およびその近傍における不純物濃度は、前記第２伝導型の高濃度ゲート領域の不純物濃度よりも低いことを特徴とする請求項１または請求項２に記載された炭化ケイ素半導体装置。
【請求項４】
前記第３の堆積膜内に選択的に形成された前記第２伝導型の低濃度ゲート領域において、前記第３の堆積膜の厚さは、０．２μｍ〜０．７μｍの範囲にあり、前記ゲート絶縁膜と接する部分の不純物濃度は、１×１０15ｃｍ-3より高濃度で、５×１０15ｃｍ-3より低濃度であることを特徴とする請求項１ないし請求項３のいずれか１項に記載された炭化ケイ素半導体装置。
【請求項５】
前記第３の堆積膜内に選択的に形成された前記第２伝導型の低濃度ゲート領域において、前記ゲート絶縁膜と接する部分の不純物濃度は、２×１０16ｃｍ-3以下であることを特徴とする請求項１ないし請求項４のいずれか１項に記載された炭化ケイ素半導体装置。
【請求項６】
前記第３の堆積膜内に選択的に形成された前記第１伝導型の低濃度ベース領域の不純物濃度は、前記第２伝導型の高濃度ゲート領域と接する部分において、４×１０16ｃｍ-3以下であることを特徴とする請求項１ないし請求項５のいずれか１項に記載された炭化ケイ素半導体装置。
【請求項７】
前記第２伝導型の高濃度ゲート領域は、第１の堆積膜上に形成された炭化ケイ素からなる第２の堆積膜であることを特徴とする請求項１ないし請求項６のいずれか１項に記載された炭化ケイ素半導体装置。
【請求項８】
前記第３の堆積膜上に形成されたゲート絶縁膜は、少なくとも前記第３の堆積膜内に選
択的に形成された第１伝導型の低濃度ベース領域上において、他の部分より厚くなっている部分を有することを特徴とする請求項１ないし請求項７のいずれか１項に記載された炭化ケイ素半導体装置。
【請求項９】
前記第３の堆積膜内に選択的に形成された第１伝導型のベース領域の表面上において、ゲート電極は、少なくとも一部が除かれていることを特徴とする請求項１ないし請求項８のいずれか１項に記載された炭化ケイ素半導体装置。
【請求項１０】
前記第１伝導型の炭化ケイ素基板表面の結晶学的面指数は、（１１−２０）面に対して平行な面であることを特徴とする請求項１ないし請求項９のいずれか１項に記載された炭化ケイ素半導体装置。
【請求項１１】
前記第１伝導型の炭化ケイ素基板表面の結晶学的面指数は、（０００−１）面に対して平行な面であることを特徴とする請求項１ないし請求項１０のいずれか１項に記載された炭化ケイ素半導体装置。
【請求項１２】
前記第２伝導型の低濃度ゲート領域内の前記ゲート絶縁膜と接する部分には、第１伝導型の埋め込みチャネル領域を有することを特徴とする請求項１ないし請求項１１のいずれか１項に記載された炭化ケイ素半導体装置。
【請求項１３】
第１伝導型の高濃度炭化ケイ素基板表面上に形成されている第１伝導型の低濃度炭化ケイ素からなる下部堆積膜と、
前記第１伝導型の低濃度炭化ケイ素が残されている第１の領域を有するように前記下部堆積膜内に選択的に形成された第２伝導型の高濃度ゲート領域と、
前記下部堆積膜上に選択的に前記第１の領域より幅が広い第２の領域からなる第１伝導型の低濃度ベース領域と、前記第１伝導型の高濃度ソース領域と、第２伝導型の低濃度ゲート領域とからなる上部堆積膜と、
少なくとも前記上部堆積膜の表面上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜を介して形成されたゲート電極と、
前記第１伝導型の炭化ケイ素基板の裏面に低抵抗接続されたドレイン電極と、
前記第１伝導型の高濃度ソース領域および第２伝導型の低濃度ゲート領域の一部に低抵抗接続されているソース電極と、
から構成されている炭化ケイ素半導体装置において、
前記第１伝導型の低濃度ベース領域内で、前記第２の領域の上には、第１伝導型の高濃度べース領域からなる第３の領域が形成されていることを特徴とする炭化ケイ素半導体装置。
【請求項１４】
前記第１伝導型の低濃度ベース領域の、少なくとも前記第２伝導型の高濃度ゲート領域に接する部分およびその近傍における不純物濃度は、前記第２伝導型の高濃度ゲート領域の不純物濃度よりも低いことを特徴とする請求項１３に記載された炭化ケイ素半導体装置。
【請求項１５】
前記上部堆積膜内に選択的に形成された前記第２伝導型の低濃度ゲート領域において、上部堆積膜の厚さは、０．２μｍ〜０．７μｍの範囲にあり、前記ゲート絶縁膜と接する部分の不純物濃度は、１×１０15ｃｍ-3より高濃度で、５×１０15ｃｍ-3より低濃度であることを特徴とする請求項１３または請求項１４に記載された炭化ケイ素半導体装置。
【請求項１６】
前記上部堆積膜内に選択的に形成された前記第２伝導型の低濃度ゲート領域において、前記ゲート絶縁膜と接する部分の不純物濃度は、２×１０16ｃｍ-3以下であることを特徴とする請求項１３ないし請求項１５のいずれか１項に記載された炭化ケイ素半導体装置。
【請求項１７】
前記上部堆積膜は、炭化ケイ素からなることを特徴とする請求項１３ないし請求項１６のいずれか１項に記載された炭化ケイ素半導体装置。
【請求項１８】
前記上部堆積膜上に形成されたゲート絶縁膜は、少なくとも前記上部堆積膜内に選択的に形成された第１伝導型の低濃度ベース領域上において、他の部分より厚くなっている部分を有することを特徴とする請求項１３ないし請求項１７のいずれか１項に記載された炭化ケイ素半導体装置。
【請求項１９】
前記上部堆積膜内に選択的に形成された第１伝導型の低濃度ベース領域の表面上において、ゲート電極は、少なくとも一部が除かれていることを特徴とする請求項１３ないし請求項１８のいずれか１項に記載された炭化ケイ素半導体装置。
【請求項２０】
前記第１伝導型の炭化ケイ素基板表面の結晶学的面指数は、（１１−２０）面に対して平行な面であることを特徴とする請求項１３ないし請求項１９のいずれか１項に記載された炭化ケイ素半導体装置。
【請求項２１】
前記第１伝導型の炭化ケイ素基板表面の結晶学的面指数は、（０００−１）面に対して平行な面であることを特徴とする請求項１３ないし請求項２０のいずれか１項に記載された炭化ケイ素半導体装置。
【請求項２２】
前記第２伝導型の低濃度ゲート領域内の前記ゲート絶縁膜と接する部分には、第１伝導型の埋め込みチャネル領域を有することを特徴とする請求項１３ないし請求項２１のいずれか１項に記載された炭化ケイ素半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化ケイ素基板上に作製した縦型ＭＯＳＦＥＴの構造に関するものである。
【背景技術】
【０００２】
炭化ケイ素（ＳｉＣ）は、シリコン（Ｓｉ）と比較して、１．バンドギャップが広い、２．絶縁破壊強度が大きい、３．電子の飽和ドリフト速度が大きいなどの優れた物性を有する。したがって、炭化ケイ素（ＳｉＣ）を基板材料として用いることにより、シリコン（Ｓｉ）の限界を超えた高耐圧で低抵抗の電力用半導体素子が作製できる。
【０００３】
また、炭化ケイ素（ＳｉＣ）には、シリコン（Ｓｉ）と同様に、熱酸化によって絶縁層を形成できるという特徴がある。これらの理由から、炭化ケイ素（ＳｉＣ）を基板材料とした高耐圧で低いオン抵抗の縦型ＭＯＳＦＥＴが実現できると考えられ、数多くの研究開発が行われている。
【０００４】
図１０は代表的なプレーナ型縦型ＭＯＳＦＥＴの単位セルを説明するための断面図である。図１０において、たとえば、１×１０18ｃｍ-3の窒素がドーピングされた厚さ３００μｍの（０００１）面を有する高濃度ｎ+型基板１表面上には、たとえば、５×１０15ｃ
ｍ-3の窒素がドーピングされた厚さ１０μｍの低濃度ｎ型ドリフト層２が堆積されている。
【０００５】
前記低濃度ｎ型ドリフト層２の表面上には、たとえば、２×１０18ｃｍ-3のアルミニウムがドーピングされた厚さ０．５μｍの高濃度ｐ+型層３１が堆積されている。さらに、
前記高濃度ｐ+型層３１の上には、たとえば、５×１０15ｃｍ-3のアルミニウムがドーピ
ングされた厚さ０．５μｍの低濃度ｐ型層３２が堆積されている。前記低濃度ｐ型層３２の表面部分には、たとえば、選択的に約１×１０20ｃｍ-3のリンがドーピングされた高濃度ｎ+型ソース領域５が形成されている。前記高濃度ｐ+型層３１には、選択的に形成された幅２μｍの切欠き部からなる第１の領域が設けられており、前記低濃度ｐ型層３２には、前記切欠き部より幅の広い第２の領域が形成されている。
【０００６】
前記第１および第２の領域には、たとえば、１×１０16ｃｍ-3の窒素がドーピングされた低濃度ｎ型ベース領域４が前記低濃度ｎ型ドリフト層２に直接接して設けられている。前記低濃度ｐ型層３２における幅の広い第２の領域は、抵抗成分が小さくなり、炭化ケイ素半導体装置のオン抵抗を低減することができる。前記低濃度ｎ型ベース領域４と高濃度ｎ+型ソース領域５の中間部分には、低濃度ｐ型ウェル層３の表面層に低濃度ゲート領域
１１が形成される。
【０００７】
前記低濃度ゲート領域１１上、および低濃度ｎ型ベース領域４の表面上には、ゲート絶縁膜６を介してゲート電極７が設けられている。前記ゲート電極７上には、層間絶縁膜８を介して、高濃度ｎ+型ソース領域５とｐ型ウェル層３とのそれぞれの表面に低抵抗接続
されたソース電極９が形成されている。また、前記高濃度ｎ+型基板１の裏面には、ドレ
イン電極１０が低抵抗接続で形成されている。さらに、前記低濃度ｎ型ベース領域４は、図１０に示すように、凹部４１が設けられている。
【０００８】
なお、ｐ型ウェル層３とソース電極９は、低抵抗接続のため、ｐ型ウェル層３の表面に高濃度ｐ+型層３１が形成される場合や、低濃度ｐ型層３２のエッチオフによって、ソー
ス電極９が直接に高濃度ｐ+型層３１の露出表面に接続されることもある。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
前記炭化ケイ素縦型ＭＯＳＦＥＴの動作は、ゲート電極７に、しきい値電圧以上のゲート電圧が印加されると、ｐ型ウェル層３の表面に電子が誘起され、チャネル領域１１が形成される。これによって、高濃度ｎ+型ソース領域５と低濃度ｎ型ドリフト層２が導通状
態になり、ドレイン電極１０からソース電極９へ電流を流すことができる。
【００１０】
図１０に示す前記低濃度ｎ型ベース領域４と低濃度ｎ型ドリフト層２とが接する部分２４の幅は、２μｍであり、この場合、前記低濃度ｎ型ベース領域４の濃度が４×１０16ｃｍ-3でピンチオフ電圧は３０Ｖとなる。この構造では、前記低濃度ｎ型ベース領域４の濃度が４×１０16ｃｍ-3以下となっているため、前記低濃度ｎ型ベース領域４をピンチオフさせるのに高い電圧が不必要となる。
【００１１】
また、前記低濃度ｎ型ベース領域４とｐ型ウェル層３の接合部の耐圧は、向上し、１０００Ｖ以上の高耐圧の素子が実現できた。また、低濃度ゲート領域１１を２×１０16ｃｍ-3の低濃度ｐ型堆積膜で形成しているため、数１０ｃｍ２／Ｖｓの高いチャネル移動度が得られオン抵抗を低減することができた。
【００１２】
しかしながら、これまで提案された炭化ケイ素縦型ＭＯＳＦＥＴの構造は、低濃度ｎ型ベース領域４の不純物濃度を、深さ方向において、ほぼ均一な濃度とし、かつ、前記第２伝導型の高濃度ゲート領域と接する部分において、４×１０16ｃｍ-3以下と比較的低くされていたため、電圧阻止（オフ）状態において、前記第２伝導型の高濃度ゲート領域から前記低濃度ベース領域内に広がる空乏層が低い電圧でゲート絶縁膜との界面に達し、ゲート絶縁膜に強い電界が印加される。その結果、ゲート絶縁膜は、絶縁破壊を起こし、素子のブレークダウン電圧が著しく低下する。また、これを避けるため、前記低濃度ベース領域上のゲート絶縁膜を他の部分より厚くしたり、あるいはゲート電極が少なくとも一部を除去していた。この場合には、ゲートが正バイアスされたオン状態において、ゲート絶縁膜との界面近傍での電子の蓄積効果が著しく阻害される。その結果、オン抵抗が増加するという問題があった。
【００１３】
本発明は、これらの問題を解決するために、低いオン抵抗、かつ、高耐圧の炭化ケイ素縦型ＭＯＳＦＥＴを実現することであり、低濃度ｐ型堆積膜により形成したゲート領域（以下、本明細書において、下記の理由により、チャネル領域と記載せずにゲート領域と記載する。すなわち、ＭＯＳＦＥＴでは、ゲート信号によって、半導体層の表面に形成されるチャネル領域は、厚さ０．０１μｍ以下の極めて薄い層であるため、前記チャネル領域が形成される半導体層はチャネル領域よりはるかに大きな部分である。この半導体層の不純物濃度や構造等を特徴付ける表現とするには機能上で「チャネル領域」より広い意味を有する「ゲート領域」として記載する方が適切である。）を有する炭化ケイ素縦型ＭＯＳＦＥＴにおいて、阻止電圧を高くするための低濃度ベース領域を有する炭化ケイ素半導体装置を提供することを目的とする。
【００１４】
本発明は、低濃度ｐ型堆積膜により形成したゲート領域を有する炭化ケイ素縦型ＭＯＳＦＥＴにおいて、阻止電圧を高くするためのゲート絶縁膜およびゲート電極の構造を有する炭化ケイ素半導体装置を提供することを目的とする。
【００１５】
本発明は、低濃度ｐ型堆積膜により形成したゲート領域を有する高耐圧炭化ケイ素縦型ＭＯＳＦＥＴにおいて、オン抵抗を低減するための基板の面方位を提供する炭化ケイ素半導体装置を目的とする。
【課題を解決するための手段】
【００１６】
（第１発明）
第１発明の炭化ケイ素半導体装置は、第１伝導型の高濃度炭化ケイ素基板表面上に形成されている第１伝導型の低濃度炭化ケイ素からなる第１の堆積膜と、前記第１の堆積膜上に選択的に切り欠かれている第１の領域を有する第２伝導型の高濃度ゲート領域からなる第２の堆積膜と、前記第２の堆積膜上に選択的に切り欠かれている前記第１の領域より幅が広い第２の領域と第１伝導型の高濃度ソース領域と第２伝導型の低濃度ゲート領域からなる第３の堆積膜と、前記第１の堆積膜に接し、前記第１の領域および第２の領域に形成されている第１伝導型の低濃度ベース領域と、少なくとも前記第３の堆積膜の表面上に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して形成されたゲート電極と、前記第１伝導型の炭化ケイ素基板の裏面に低抵抗接続されたドレイン電極と、前記第１伝導型の高濃度ソース領域および第２伝導型の低濃度ゲート領域の一部に低抵抗接続されているソース電極と、から構成されており、前記第１伝導型の低濃度ベース領域内で、前記第２の領域の上には、第１伝導型の高濃度べース領域からなる第３の領域が形成されていることを特徴とする。
【００１７】
（第２発明）
第２発明の炭化ケイ素半導体装置において、前記第１伝導型の低濃度ベース領域における上面には、前記ゲート絶縁膜と接する部分の少なくとも一部に凹部が設けられていることを特徴とする。
【００１８】
（第３発明）
第３発明の炭化ケイ素半導体装置において、前記第１伝導型の低濃度ベース領域の、少なくとも前記第２伝導型の高濃度ゲート領域に接する部分およびその近傍における不純物濃度は、前記第２伝導型の高濃度ゲート領域の不純物濃度よりも低いことを特徴とする。
【００１９】
（第４発明）
第４発明の炭化ケイ素半導体装置において、前記第３の堆積膜内に選択的に形成された前記第２伝導型の低濃度ゲート領域において、前記第３の堆積膜の厚さは、０．２μｍ〜０．７μｍの範囲にあり、前記ゲート絶縁膜と接する部分の不純物濃度は、１×１０15ｃｍ-3より高濃度で、５×１０15ｃｍ-3より低濃度であることを特徴とする。
【００２０】
（第５発明）
第５発明の炭化ケイ素半導体装置における前記第３の堆積膜内に選択的に形成された前記第２伝導型の低濃度ゲート領域において、前記ゲート絶縁膜と接する部分の不純物濃度は、２×１０16ｃｍ-3以下であることを特徴とする。
【００２１】
（第６発明）
第６発明の炭化ケイ素半導体装置において、前記第３の堆積膜内に選択的に形成された前記第１伝導型の低濃度ベース領域の不純物濃度は、前記第２伝導型の高濃度ゲート領域と接する部分において、４×１０16ｃｍ-3以下であることを特徴とする。
【００２２】
（第７発明）
第７発明の炭化ケイ素半導体装置において、前記第２伝導型の高濃度ゲート領域は、第１の堆積膜上に形成された炭化ケイ素からなる第２の堆積膜であることを特徴とする。
【００２３】
（第８発明）
第８発明の炭化ケイ素半導体装置において、前記第３の堆積膜上に形成されたゲート絶縁膜は、少なくとも前記第３の堆積膜内に選択的に形成された第１伝導型の低濃度ベース領域上において、他の部分より厚くなっている部分を有することを特徴とする。
【００２４】
（第９発明）
第９発明の炭化ケイ素半導体装置において、前記第３の堆積膜内に選択的に形成された第１伝導型の低濃度ベース領域の表面上で、ゲート電極は、少なくとも一部が除かれていることを特徴とする。
【００２５】
（第１０発明）
第１０発明の炭化ケイ素半導体装置は、前記第１伝導型の炭化ケイ素基板表面の結晶学的面指数は、（１１−２０）面に対して平行な面であることを特徴とする。
【００２６】
（第１１発明）
第１１発明の炭化ケイ素半導体装置において、前記第１伝導型の炭化ケイ素基板表面の結晶学的面指数は、（０００−１）面に対して平行な面であることを特徴とする。
【００２７】
（第１２発明）
第１２発明の炭化ケイ素半導体装置において、前記第２伝導型の低濃度ゲート領域内の前記ゲート絶縁膜と接する部分には、第１伝導型の埋め込みチャネル領域を有することを特徴とする。
【００２８】
（第１３発明）
第１３発明の炭化ケイ素半導体装置は、第１伝導型の高濃度炭化ケイ素基板表面上に形成されている第１伝導型の低濃度炭化ケイ素からなる下部堆積膜と、前記第１伝導型の低濃度炭化ケイ素が残されている第１の領域を有するように前記下部堆積膜内に選択的に形成された第２伝導型の高濃度ゲート領域と、前記下部堆積膜上に選択的に前記第１の領域より幅が広い第２の領域からなる第１伝導型の低濃度ベース領域と、前記第１伝導型の高濃度ソース領域と、第２伝導型の低濃度ゲート領域とからなる上部堆積膜と、少なくとも前記上部堆積膜の表面上に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して形成されたゲート電極と、前記第１伝導型の炭化ケイ素基板の裏面に低抵抗接続されたドレイン電極と、前記第１伝導型の高濃度ソース領域および第２伝導型の低濃度ゲート領域の一部に低抵抗接続されているソース電極と、から構成されており、前記第１伝導型の低濃度ベース領域内で、前記第２の領域の上には、第１伝導型の高濃度べース領域からなる第３の領域が形成されていることを特徴とする。
【００２９】
（第１４発明）
第１４発明の炭化ケイ素半導体装置において、前記第１伝導型の低濃度ベース領域の、少なくとも前記第２伝導型の高濃度ゲート領域に接する部分およびその近傍における不純物濃度は、前記第２伝導型の高濃度ゲート領域の不純物濃度よりも低いことを特徴とする。
【００３０】
（第１５発明）
第１５発明の炭化ケイ素半導体装置において、前記上部堆積膜内に選択的に形成された前記第２伝導型の低濃度ゲート領域における上部堆積膜の厚さは、０．２μｍ〜０．７μｍの範囲にあり、前記ゲート絶縁膜と接する部分の不純物濃度は、１×１０15ｃｍ-3より高濃度で、５×１０15ｃｍ-3より低濃度であることを特徴とする。
【００３１】
（第１６発明）
第１６発明の炭化ケイ素半導体装置において、前記上部堆積膜内に選択的に形成された前記第２伝導型の低濃度ゲート領域で、前記ゲート絶縁膜と接する部分の不純物濃度は、２×１０16ｃｍ-3以下であることを特徴とする。
【００３２】
（第１７発明）
第１７発明の炭化ケイ素半導体装置において、前記上部堆積膜は、炭化ケイ素からなることを特徴とする。
【００３３】
（第１８発明）
第１８発明の炭化ケイ素半導体装置において、前記上部堆積膜上に形成されたゲート絶縁膜は、少なくとも前記上部堆積膜内に選択的に形成された第１伝導型の低濃度ベース領域上において、他の部分より厚くなっている部分を有することを特徴とする。
【００３４】
（第１９発明）
第１９発明の炭化ケイ素半導体装置において、前記上部堆積膜内に選択的に形成された第１伝導型の低濃度ベース領域の表面上で、ゲート電極は、少なくとも一部が除かれていることを特徴とする。
【００３５】
（第２０発明）
第２０発明の炭化ケイ素半導体装置において、前記第１伝導型の炭化ケイ素基板表面の結晶学的面指数は、（１１−２０）面に対して平行な面であることを特徴とする。
【００３６】
（第２１発明）
第２１発明の炭化ケイ素半導体装置において、前記第１伝導型の炭化ケイ素基板表面の結晶学的面指数は、（０００−１）面に対して平行な面であることを特徴とする。
【００３７】
（第２２発明）
第２２発明の炭化ケイ素半導体装置において、前記第２伝導型の低濃度ゲート領域内の前記ゲート絶縁膜と接する部分には、第１伝導型の埋め込みチャネル領域を有することを特徴とする。
【００３８】
本発明は、低濃度ｐ型堆積層内に形成した低濃度のチャネル領域を有する炭化ケイ素縦型ＭＯＳＦＥＴを高耐圧化する手段として、前記低濃度ｐ型堆積層とｎ型ドリフト層との間に高濃度ｐ+型堆積層を介在させ、前記高濃度ｐ+型堆積層に切り欠かれた第１領域を具備し、前記第１の領域において、比較的低濃度のｎ型ベース領域を前記ｎ型ドリフト層の一部に直接接する構造とした炭化ケイ素縦型ＭＯＳＦＥＴにおいて、前記比較的低濃度のｎ型ベース領域の不純物濃度を少なくとも前記ゲート絶縁膜と接する表面部分において内部より高い第３の領域を具備した構造としたことに特徴があり、これによって、ゲート絶縁膜の絶縁破壊による阻止電圧の低下を防止できる。
【００３９】
本発明は、低濃度ｐ型堆積層に設けられた第２の領域の幅が前記高濃度ｐ+型堆積層に
設けられた第１の領域より広くなっているため、その部分からの抵抗成分が小さくなり、オン抵抗が低減される。
【００４０】
低濃度ｐ型堆積層内に形成した低濃度のゲート領域を有する炭化ケイ素縦型ＭＯＳＦＥＴにおいて、ゲート絶縁膜にかかる電界によって絶縁膜が破壊するのを避けるため、前記低濃度ベース領域上のゲート絶縁膜を他の部分より厚くしたり、あるいは、ゲート電極の少なくとも一部を除去した場合には、ゲート電極が正バイアスされるオン状態において、ゲート絶縁膜との界面近傍での電子の蓄積効果が著しく阻害されるのを防止できるので、オン抵抗が低減できる。
【００４１】
本発明は、基板表面の結晶学的面指数を（０００−１）面あるいは（１１−２０）面に対して平行な面とした場合、ゲート絶縁膜とゲート領域との界面準位密度が軽減するため、前記界面近傍は、高抵抗化せず、オン抵抗が低減できる。
【発明の効果】
【００４２】
以上、詳述したように、本発明によれば、以下のような効果を奏する。
本発明によれば、低濃度ｐ型堆積層内に形成された低濃度のゲート領域を有する炭化ケイ素縦型ＭＯＳＦＥＴを高耐圧化することができ、低いオン抵抗、かつ高耐圧の炭化ケイ素縦型ＭＯＳＦＥＴの製造が可能となる。
【００４３】
本発明によれば、第１伝導型のベース領域の第１伝導型の不純物濃度が第２伝導型の高濃度ゲート層の第２伝導型の不純物濃度よりも低くすることにより、炭化ケイ素縦型ＭＯＳＦＥＴを高耐圧化することができる。
【００４４】
本発明によれば、第２の堆積膜内に選択的に形成された第２伝導型のゲート領域のゲート絶縁膜と接する部分の第２伝導型の不純物濃度を最適化することにより、炭化ケイ素縦型ＭＯＳＦＥＴのオン抵抗を低減することができる。
【００４５】
本発明によれば、第２の堆積膜内に選択的に形成された第１伝導型の低濃度ベース領域内の第２伝導型の高濃度ゲート層、ならびにゲート絶縁膜と接する表面近傍の第１伝導型の不純物濃度を最適化することにより、炭化ケイ素縦型ＭＯＳＦＥＴを高耐圧化することができる。
【００４６】
本発明によれば、第２の堆積膜上に形成されたゲート絶縁膜が、少なくとも第２の堆積膜内に選択的に形成された第１伝導型のベース領域上に、その他の領域より厚くなっている部分を有することにより、ゲート絶縁膜と第１伝導型の低濃度ベース領域との界面近傍が高抵抗化せずオン抵抗が低減できる。
【００４７】
本発明によれば、第２の堆積膜内に選択的に形成された第１伝導型の低濃度ベース領域の表面上に、少なくともゲート電極が除かれた部分を有することにより、ゲート絶縁膜と第１伝導型のベース領域との界面近傍が高抵抗化せずオン抵抗が低減できる。
【００４８】
本発明によれば、第１伝導型の炭化ケイ素基板表面の結晶学的面指数が（１１−２０）面あるいは（０００−１）面に対して平行な面であるため、ゲート絶縁膜とチャネル領域との界面準位密度が軽減し、オン抵抗が低減できる。
【００４９】
本発明によれば、低濃度のゲート領域と低濃度の第１伝導型の低濃度ベース領域を形成することができ、低いオン抵抗でかつ高耐圧の炭化ケイ素縦型ＭＯＳＦＥＴの製造を容易にすることができる。
【発明を実施するための最良の形態】
【００５０】
以下、本発明について具体的実施例を示しながら詳細に説明する。
【実施例１】
【００５１】
図１は本発明にかかる第１実施例である炭化ケイ素縦型ＭＯＳＦＥＴの単位セルを説明するための断面図である。図１において、たとえば、１×１０18ｃｍ-3の窒素がドーピングされた厚さ３００μｍの（０００１）面を有する高濃度ｎ+型基板１表面上には、たと
えば、５×１０15ｃｍ-3の窒素がドーピングされた厚さ１０μｍの低濃度ｎ型ドリフト層２が堆積されている。
【００５２】
前記低濃度ｎ型ドリフト層２の表面上には、たとえば、２×１０18ｃｍ-3のアルミニウムがドーピングされた厚さ０．５μｍの高濃度ｐ+型層３１が堆積されている。さらに、
前記高濃度ｐ+型層３１の上には、たとえば、５×１０15ｃｍ-3のアルミニウムがドーピ
ングされた厚さ０．５μｍの低濃度ｐ型層３２が堆積されている。前記低濃度ｐ型層３２
の表面部分には、たとえば、選択的に約１×１０20ｃｍ-3のリンがドーピングされた高濃度ｎ+型ソース領域５が形成されている。前記高濃度ｐ+型層３１には、選択的に形成された幅２μｍの切欠き部からなる第１の領域が設けられており、前記低濃度ｐ型層３２には、前記切欠き部より幅の広い第２の領域が形成されている。
【００５３】
前記第１および第２の領域には、たとえば、前記ゲート絶縁膜と接する表面部分に５×１０17ｃｍ-3  、深さ約０．２μｍの前記第３の領域が、それより内部に１×１０16ｃｍ-3の窒素がドーピングされた低濃度ｎ型ベース領域４が前記低濃度ｎ型ドリフト層２に直接接して設けられている。前記低濃度ｐ型層３２における幅の広い第２の領域は、抵抗成分が小さくなり、炭化ケイ素半導体装置のオン抵抗を低減することができる。前記低濃度ｎ型ベース領域４と高濃度ｎ+型ソース領域５の中間部分には、ｐ型ウェル層３の表面層
に低濃度ゲート領域１１が形成される。
【００５４】
前記低濃度ゲート領域１１上、および低濃度ｎ型ベース領域４の表面上には、ゲート絶縁膜６を介してゲート電極７が設けられている。前記ゲート電極７上には、層間絶縁膜８を介して、高濃度ｎ+型ソース領域５とｐ型ウェル層３とのそれぞれの表面に低抵抗接続
されたソース電極９が形成されている。また、前記高濃度ｎ+型基板１の裏面には、ドレ
イン電極１０が低抵抗接続で形成されている。さらに、前記低濃度ｎ型ベース領域４は、図１に示すように、凹部４１を設けることができる。
【００５５】
なお、ｐ型ウェル層３とソース電極９は、低抵抗接続のため、ｐ型ウェル層３表面に高濃度ｐ+型層３１が形成される場合や、低濃度ｐ型層３２のエッチオフによって、ソース
電極９が直接に高濃度ｐ+型層３１の露出表面に接続されることもある。
【００５６】
前記炭化ケイ素縦型ＭＯＳＦＥＴの動作は、基本的には、従来例として示した図１０に記載された炭化ケイ素プレーナ型縦型ＭＯＳＦＥＴと同様である。すなわち、ゲート電極７に、しきい値電圧以上のゲート電圧が印加されると、ｐ型ウェル層３の表面に電子が誘起されチャネル領域１１が形成される。これによって、高濃度ｎ+型ソース領域５と低濃
度ｎ型ドリフト層２が導通状態になり、ドレイン電極１０からソース電極９へ電流を流すことができる。
【００５７】
ここで、従来例として示した図１０の炭化ケイ素プレーナ型縦型ＭＯＳＦＥＴと異なる点は、窒素イオンを注入して形成される低濃度ｎ型ベース領域４が、ゲート絶縁膜に接する表面近傍のみ濃度が比較的高く、それより内部領域は比較的低い濃度に形成されていることである。そのため、高濃度ｐ型チャネル領域に接する部分の濃度が低いので、比較的低い電圧でピンチオフできる。
【００５８】
たとえば、前記低濃度ｎ型ベース領域４と低濃度ｎ型ドリフト層２とが接する部分２４の幅は、２μｍであり、この場合、前記低濃度ｎ型ベース領域４の濃度が４×１０16ｃｍ-3でピンチオフ電圧は３０Ｖとなる。この構造では、前記低濃度ｎ型ベース領域４の濃度が４×１０16ｃｍ-3以下となっているため、前記低濃度ｎ型ベース領域４をピンチオフさせるのに高い電圧が不必要となる。
【００５９】
さらに、前記低濃度ｎ型ベース領域４とｐ型ウェル層３の接合部の耐圧は、向上し、１０００Ｖ以上の高耐圧の素子が実現できた。また、チャネルが形成される低濃度ゲート領域１１を２×１０16ｃｍ-3の低濃度ｐ型堆積膜で形成しているため、数１０ｃｍ２／Ｖｓの高いチャネル移動度が得られオン抵抗を低減することができた。
【００６０】
図２（ａ）ないし（ｆ）および図３（ａ）ないし（ｄ）は第１実施例の炭化ケイ素縦型ＭＯＳＦＥＴの製造方法を説明するための単位セルの断面図である。図２（ａ）において
、まず、高濃度ｎ+型基板１の表面上には、低濃度ｎ型ドリフト層２が堆積される。さら
に、前記低濃度ｎ型ドリフト層２の上には、高濃度ｐ+型層３１が堆積される。前記低濃
度ｎ型ドリフト層２は、たとえば、窒素のドーピング濃度を５×１０15ｃｍ-3、厚さを１０μｍとした。前記高濃度ｐ+型層３１は、アルミニウムのドーピング濃度を２×１０18
ｃｍ-3とし、厚さを０．５μｍにした。
【００６１】
次いで、図２（ｂ）に示すように、レジストをマスクとしたドライエッチングにより、表面から低濃度ｎ型ドリフト層２に達するトレンチ構造が形成される。エッチングには、六フッ化硫黄（ＳＦ6）と酸素（Ｏ2）の混合ガスを用いた。前記レジストを除去した後、図２（ｃ）に示すように、前記表面には、たとえば、５×１０15ｃｍ-3のアルミニウムがドープされた低濃度ｐ型層３２が０．５μｍの厚さで堆積された。
【００６２】
その後、高濃度ｎ+型ソース領域５を形成するために、前記低濃度ｐ型層３２の表面に
は、図２（ｄ）に示すように、マスク１３が形成された。ｎ型不純物イオン５ａは、前記マスク１３を介して前記低濃度ｐ型層３２に注入される。前記マスク１３は、表面上に減圧ＣＶＤ法により堆積された厚さ１μｍのＳｉＯ2膜をフォトリソグラフィにより、パタ
ーン加工して形成された。ｎ型不純物イオン注入５ａは、たとえば、リンイオンを基板温度５００℃、加速エネルギー４０ｋｅＶ〜２５０ｋｅＶの多段で、注入量２×１０20ｃｍ-3として実施された。
【００６３】
前記マスク１３を除去した後、低濃度ｎ型ベース領域４を形成するために、図２（ｅ）に示すように、マスク１４を使用してｎ型不純物イオン４ａを注入した。前記マスク１４は、低濃度ｐ型層３２の表面上に減圧ＣＶＤ法により堆積された厚さ１．５μｍのＳｉＯ2膜をフォトリソグラフィによりパターン加工して形成された。前記ｎ型不純物イオン４
ａは、窒素イオンを室温にて、加速エネルギー３０ｋｅＶ〜１００ｋｅＶの多段で、注入量５×１０17ｃｍ-3、および加速エネルギー１５０ｋｅＶ〜６００ｋｅＶの多段で、注入量１×１０16ｃｍ-3として注入された。その後、図２（ｆ）に示すように、アルゴン雰囲気中にて、１５００℃で３０分間にわたる活性化アニールを行い、ｐ型ウェル層３、低濃度ｎ型ベース領域４および高濃度ｎ+型ソース領域５が形成された。
【００６４】
次いで、図３（ａ）に示すように、前記ｐ型ウェル層３、低濃度ｎ型ベース領域４、および高濃度ｎ+型ソース領域５は、１２００℃、１４０分の熱酸化されて、厚さ４０ｎｍ
のゲート絶縁膜６が形成された。前記ゲート絶縁膜６の上には、減圧ＣＶＤ法によって、多結晶シリコン７ａが０．３μｍの厚さで堆積された。図３（ｂ）に示すように、多結晶シリコン７ａは、フォトリソグラフィにより、パターン加工されて、ゲート電極７が形成された。
【００６５】
さらに、図３（ｃ）に示すように、減圧ＣＶＤ法により、前記ゲート電極７の表面上には、厚さ０．５μｍの層間絶縁膜８が堆積された。図３（ｄ）に示すように、前記層間絶縁膜８には、窓が開けられ、高濃度ｎ+型ソース領域５とｐ型ウェル層３に共通のソース
電極９が低抵抗接続された。
【００６６】
なお、本実施例では、（０００１）面基板上の炭化ケイ素縦型ＭＯＳＦＥＴの構造およびその製造工程について説明したが、（１１−２０）面あるいは（０００−１）面基板にも、酸化条件は若干ことなるが、ほぼ同様に適用できる。（１１−２０）面あるいは（０００−１）面基板上に作製された炭化ケイ素縦型ＭＯＳＦＥＴは、チャネル移動度が（０００１）面基板上よりも高いため、より低いオン抵抗が得られた。
【実施例２】
【００６７】
図４は本発明の第２実施例である炭化ケイ素縦型ＭＯＳＦＥＴの単位セルを説明するた
めの断面図である。図４において、５×１０18ｃｍ-3の窒素がドーピングされた厚さ３００μｍの（０００１）面の高濃度ｎ+型基板１上には、５×１０15ｃｍ-3の窒素がドーピ
ングされた厚さ１０μｍの低濃度ｎ型ドリフト層２が堆積されている。前記低濃度ｎ型ドリフト層２には、その表面から深さ０．５μｍに渡って２×１０18ｃｍ-3のアルミニウムがドーピングされた高濃度ｐ+型層３１が形成され、さらに、その表面上に５×１０15ｃ
ｍ-3のアルミニウムがドーピングされた厚さ０．５μｍの低濃度ｐ型層３２が堆積されている。
【００６８】
低濃度ｐ型層３２の表面部分には、選択的に約１×１０20ｃｍ-3のリンがドーピングされた高濃度ｎ+型ソース領域５が形成されている。前記高濃度ｐ+型層３１には、ｐイオンが注入されていない欠除部が選択的に設けられている。前記欠除部には、表面部分に５×１０17ｃｍ-3、深さ約０．２μｍの前記第３の領域が、それより内部に１×１０16ｃｍ-3の窒素がドーピングされた低濃度ｎ型ベース領域４が前記低濃度ｎ型ドリフト層２に直接接するように設けられている。
【００６９】
前記低濃度ｎ型ベース領域４と前記高濃度ｎ+型ソース領域５との中間部分であるｐ型
ウェル層３の表面層には、低濃度ゲート領域１１が形成される。前記低濃度ゲート領域１１上、低濃度ｎ型ベース領域４、および高濃度ｎ+型ソース領域５の表面上には、ゲート
絶縁膜６を介してゲート電極７が設けられている。前記ゲート電極７上には、層間絶縁膜８を介して高濃度ｎ+型ソース領域５とｐ型ウェル層３のそれぞれの表面に低抵抗接続さ
れたソース電極９が形成されている。また、高濃度ｎ+型基板１の裏面には、ドレイン電
極１０が低抵抗接続で形成されている。
【００７０】
前記炭化ケイ素縦型ＭＯＳＦＥＴと図１の実施例１との相違点は、高濃度ｐ+型層３１
が低濃度ｎ型ドリフト層２の表面上に堆積されているのではなく、前記低濃度ｎ型ドリフト層２内に形成されていることである。すなわち、低濃度ｎ型ベース領域４内の低濃度ｎ型ドリフト層２と接する部分２４は、高濃度ｐ+型層３１の上端と同一面内に位置し、前
記高濃度ｐ+型層３１で挟まれた領域は、低濃度ｎ型ドリフト層２内に存在する。このた
め、高濃度ｐ+型層３１で挟まれた領域の濃度は、実施例１の構造よりも低く、実施例１
に比べ高耐圧の素子が実現できる。前記実施例２は、図１の実施例１と同様に、低濃度ｐ型層３２に設けられた低濃度ｎ型ベース領域４の幅が高濃度ｐ+型層３１より広いため、
その部分からの抵抗成分が小さくなり、オン抵抗が低減される。
【００７１】
図５（ａ）ないし（ｆ）および図６（ａ）ないし（ｄ）は本発明の第２実施例である炭化ケイ素縦型ＭＯＳＦＥＴの製造工程を説明するための断面図である。図5（ａ）におい
て、まず、高濃度ｎ+型基板１上には、５×１０15ｃｍ-3の窒素をドーピングした低濃度
ｎ型ドリフト層２が１０μｍの厚さで堆積されている。次いで、図5（ｂ）に示すように
、高濃度ｐ+型層３１を形成するために、前記低濃度ｎ型ドリフト層２上にマスク１５が
形成される。ｐ型不純物イオン３ａは、前記マスク１５を使用して前記低濃度ｎ型ドリフト層２に注入される。前記マスク１５は、前記低濃度ｎ型ドリフト層２の表面上に減圧ＣＶＤ法により堆積され、厚さ１μｍのＳｉＯ2膜がフォトリソグラフィによりパターン加
工して形成される。
【００７２】
前記ｐ型不純物イオン３ａは、アルミニウムイオンを基板温度５００℃、加速エネルギー４０ｋｅＶ〜２５０ｋｅＶ、注入量２×１０18ｃｍ-3として注入される。図5（ｃ）に
示すように、マスク１５を除去した後、低濃度ｎ型ドリフト層２の表面には、５×１０15ｃｍ-3のアルミニウムがドープされた低濃度ｐ型層３２が０．５μｍの厚さで堆積される。
【００７３】
その後、図5（ｄ）に示すように、高濃度ｎ+型ソース領域５を形成するために、マスク
１３を使用して前記低濃度ｐ型層３２にｎ型不純物イオン５ａの注入を行う。ｎ型不純物イオン５ａは、燐イオンを基板温度５００℃、加速エネルギー４０ｋｅＶ〜２５０ｋｅＶ、注入量２×１０20ｃｍ-3で注入される。マスク１３は、除去された後、低濃度ｎ型ベース領域４を形成するためのマスク１４が形成される。
【００７４】
図５（ｅ）に示すように、ｎ型不純物イオン４ａは、前記マスク１４を介して前記低濃度ｐ型層３２に注入される。前記ｎ型不純物イオン４ａは、窒素イオンを室温にて、加速エネルギー３０ｋｅＶ〜１００ｋｅＶの多段で、注入量５×１０17ｃｍ-3、および加速エネルギー１５０ｋｅＶ〜４００ｋｅＶの多段で、注入量１×１０16ｃｍ-3として注入された。前記マスク１４は、除去された後、図５（ｆ）に示すように、アルゴン雰囲気中にて、１５００℃で３０分間にわたる活性化アニールが行われる。
【００７５】
前記活性化アニールによって、ｐ型ウェル層３、低濃度ｎ型ベース領域４、および高濃度ｎ+型ソース領域５が形成される。次いで、図６（ａ）に示すように、前記各層は、１
２００℃、１４０分熱酸化されて、厚さ４０ｎｍのゲート絶縁膜６が形成される。前記ゲート絶縁膜６の上には、減圧ＣＶＤ法によって、多結晶シリコン７ａが０．３μｍ堆積される。
【００７６】
図６（ｂ）に示すように、多結晶シリコン７ａは、フォトリソグラフィによりパターン加工されて、ゲート電極７が形成される。さらに、図６（ｃ）に示すように、前記ゲート電極７の上には、減圧ＣＶＤ法により、０．５μｍの層間絶縁膜８が堆積される。図６（ｄ）に示すように、前記層間絶縁膜８には、窓が開けられ、高濃度ｎ+型ソース領域５と
ｐ型ウェル層３に共通のソース電極９が形成される。
【００７７】
なお、実施例２では、（０００１）面基板上の炭化ケイ素縦型ＭＯＳＦＥＴの構造およびその製造工程について説明したが、実施例１と同様に（１１−２０）面あるいは（０００−１）面基板にも適用でき、効果も同様である。
【実施例３】
【００７８】
図７は本発明の第３実施例である炭化ケイ素縦型ＭＯＳＦＥＴを説明するための断面図である。第３実施例は、前記第１実施例および第２実施例の図中で使用した番号を同じ部分に使用する。第３実施例は、ゲート構造を除いて、基本的な構造が実施例１と同じである。実施例１と異なる点は、低濃度ｎ型ベース領域４の表面上にあるゲート絶縁膜６が約４００ｎｍと、他の領域のゲート絶縁膜６よりも厚くなっている部分を有することである。前記ゲート絶縁膜６の構造は、実施例２の構造に対しても適用でき、効果も同様である。
【実施例４】
【００７９】
図８は本発明の第４実施例である炭化ケイ素縦型ＭＯＳＦＥＴを説明するための断面図である。第４実施例は、前記第１実施例ないし第３実施例の図中で使用した番号を同じ部分に使用する。第４実施例は、ゲート構造を除き、基本的な構造は、実施例２に示した図４と同じである。実施例２と異なる点は、低濃度ｎ型ベース領域４の表面上に、ゲート電極７が除かれた部分を有し、ゲート絶縁膜６上に、層間絶縁膜８が直接堆積されていることである。前記ゲート構造は、実施例２の構造に対しても適用でき、効果も同様である。
【実施例５】
【００８０】
図９は本発明の第５実施例である炭化ケイ素縦型ＭＯＳＦＥＴを説明するための断面図である。第５実施例は、図１に示された第１実施例において、低濃度ｎ型不純物からなる埋め込みチャネル領域９１を設けた点で異なっている。前記埋め込みチャネル領域９１は、窒素イオン濃度を、たとえば、１×１０17ｃｍ-3とし、その深さを０．２μｍとした。
前記第５実施例の動作は、図１における第１実施例とほぼ同じであった。また、第５実施例は、前記第１実施例ないし第４実施例と共に、適用することもできる。
【００８１】
なお、実施例１ないし実施例５において、ゲート電極７は、層間絶縁膜８を介してソース電極９によって覆われている。しかし、前記層間絶縁膜８を無くし、ゲート電極７を絶縁膜によって覆うことができる。その場合、ソース電極９は、ソース領域およびゲート領域の上部のみに設けられる。前記のような構造は、ゲート電極７とソース電極９との電気的な短絡の発生を防止する効果がある。
【産業上の利用可能性】
【００８２】
以上、本発明の実施例を詳述したが、本発明は、前記実施例に限定されるものではない。そして、特許請求の範囲に記載された本発明を逸脱することがなければ、種々の設計変更を行うことが可能である。前記実施例において、ストリップ型の炭化ケイ素半導体装置における断面図にしたがって説明したが、メッシュ型の炭化ケイ素半導体装置で、６角形型、丸型、あるいはこれらの変形タイプであっても、本発明の趣旨を逸脱しない範囲で形状を変えることができることはいうまでもないことである。また、同様に、切り欠かれている領域、欠除部、凹部等の形状は、本発明の作用を変えない程度に変形することは任意にできる。
【００８３】
さらにまた、前記実施例では、前記低濃度ｎ型ベース領域をゲート絶縁膜との界面近傍に比較的高濃度の第３の領域と、それより内部の比較的低濃度の領域の２つの領域より構成された例を示したが、前記第３の領域には、さらに、高濃度の表面部分を追加する場合や、前記比較的低濃度の領域をさらに濃度差のある２つ以上の部分から構成するなど、前記低濃度ｎ型ベース領域を３つ以上の不純物濃度の異なる部分から構成することも任意にできる。
【図面の簡単な説明】
【００８４】
【図１】本発明にかかる第１実施例である炭化ケイ素縦型ＭＯＳＦＥＴの単位セルを説明するための断面図である。（実施例１）
【図２】（ａ）ないし（ｆ）は第１実施例の炭化ケイ素縦型ＭＯＳＦＥＴの製造方法を説明するための単位セルの断面図である。
【図３】（ａ）ないし（ｄ）は第１実施例の炭化ケイ素縦型ＭＯＳＦＥＴの製造方法を説明するための単位セルの断面図である。
【図４】本発明の第２実施例である炭化ケイ素縦型ＭＯＳＦＥＴの単位セルを説明するための断面図である。（実施例２）
【図５】（ａ）ないし（ｆ）は本発明の第２実施例である炭化ケイ素縦型ＭＯＳＦＥＴの製造工程を説明するための断面図である。
【図６】（ａ）ないし（ｄ）は本発明の第２実施例である炭化ケイ素縦型ＭＯＳＦＥＴの製造工程を説明するための断面図である。
【図７】本発明の第３実施例である炭化ケイ素縦型ＭＯＳＦＥＴを説明するための断面図である。（実施例３）
【図８】本発明の第４実施例である炭化ケイ素縦型ＭＯＳＦＥＴを説明するための断面図である。（実施例４）
【図９】本発明の第５実施例である炭化ケイ素縦型ＭＯＳＦＥＴを説明するための断面図である。（実施例５）
【図１０】代表的なプレーナ型縦型ＭＯＳＦＥＴの単位セルを説明するための断面図である。
【符号の説明】
【００８５】
１・・・高濃度ｎ+型基板
２・・・低濃度ｎ型ドリフト層（第１の堆積層）
３・・・ｐ型ウェル層
３ａ・・ｐ型不純物イオン注入
４・・・低濃度ｎ型ベース領域
４ａ・・ｎ型不純物イオン注入
５・・・高濃度ｎ+型ソース領域
５ａ・・ｎ型不純物イオン注入
６・・・ゲート絶縁膜
７・・・ゲート電極
７ａ・・多結晶シリコン
８・・・層間絶縁膜
９・・・ソース電極
１０・・ドレイン電極
１１・・チャネル領域または低濃度ゲート領域
１２・・イオン注入マスク
１３・・イオン注入マスク
１４・・イオン注入マスク
１５・・イオン注入マスク
２４・・ｎ型ベース層のｎ型ドリフト層と接する部分
３１・・高濃度ｐ+型層（第２の堆積層）
３２・・低濃度ｐ型層（第３の堆積層）
４１・・凹部
９１・・埋め込みチャネル領域
【図１】
2005116605.tif 000003
【図２】
2005116605.tif 000004
【図３】
2005116605.tif 000005
【図４】
2005116605.tif 000006
【図５】
2005116605.tif 000007
【図６】
2005116605.tif 000008
【図７】
2005116605.tif 000009
【図８】
2005116605.tif 000010
【図９】
2005116605.tif 000011
【図１０】
2005116605.tif 000012