(57)【要約】【課題】入射光を均一かつ安定に位相変調する。【解決手段】透光性基板ＰＳ１と、入射光を位相変調する段差を得るように透光性基板ＰＳ１上に形成される透光性膜ＰＳ２とを備える。特に、透光性膜ＰＳ２は透光性基板ＰＳ１の材料と異なる材料からなり、少なくとも透光性膜ＰＳ２の光学特性が入射光に対して実質的に固定されている。【選択図】    図４
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【特許請求の範囲】
【請求項１】
透光性基板と、入射光を位相変調する段差を得るように前記透光性基板上に形成される透光性膜とを備える位相シフタの製造方法であって、
前記透光性基板とエッチングレートが異なる材料を前記透光性膜として前記透光性基板上に形成する成膜工程と、
前記透光性膜をアニール処理するアニール処理工程と
を備えることを特徴とする位相シフタの製造方法。
【請求項２】
透光性基板上にこの透光性基板とエッチングレートが異なる透光性膜を形成する成膜工程と、
前記透光性基板に入射光を位相変調する段差を形成するために前記透光性膜を選択的にエッチングするエッチング工程と、
少なくとも前記透光性膜をアニール処理するアニール処理工程と
を備えることを特徴とする位相シフタの製造方法。
【請求項３】
前記アニール処理工程は、位相変調を安定化させる工程であることを特徴とする請求項１または２に記載の位相シフタの製造方法。
【請求項４】
透光性基板と、
この透光性基板上に入射光の位相を所定の量だけ変調する段差を得るように前記透光性基板とエッチングレートが異なりアニール処理された透光性膜とを
備えること特徴とする位相シフタ。
【請求項５】
前記透光性基板は石英、ガラス、および酸化シリコンのうちのいずれかの材料からなり、前記透光性膜は酸化シリコン、窒化シリコン、および透明樹脂のうちのいずれかの材料からなることを特徴とする請求項４に記載の位相シフタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば非単結晶半導体膜の溶融再結晶化において結晶の横方向成長を助長する位相シフタの製造方法および位相シフタに関する。
【背景技術】
【０００２】
薄膜半導体技術は、薄膜トランジスタ(ＴＦＴ: Thin Film Transistor)、密着センサ、光電変換素子等の半導体素子を絶縁性基板上に形成するための重要な技術である。薄膜トランジスタはＭＯＳ（ＭＩＳ）構造の電界効果トランジスタであり、液晶表示装置のようなフラットパネルディスプレイにも応用されている（例えば、非特許文献１を参照）。
【０００３】
液晶表示装置は、一般に薄型、軽量、低消費電力でカラー表示も容易であるという特徴を有し、この特徴からパーソナルコンピュータあるいは様々な携帯用情報端末のディスプレイとして広く用いられている。液晶表示装置がアクティブマトリクス型である場合には、薄膜トランジスタが画素スイッチング素子として設けられる。
【０００４】
この薄膜トランジスタの活性層（キャリア移動層）は例えばシリコン半導体薄膜からなる。シリコン半導体薄膜は非晶質シリコン（アモルファスシリコン:ａ−Ｓｉ）および結晶相を有する多結晶質シリコン(非単結晶の結晶質シリコン)に分類される。多結晶質シリコンは主に多結晶シリコン(Ｐｏｌｙ−Ｓｉ）であり、微結晶シリコン(μｃ−Ｓｉ）も多結晶質シリコンとして知られている。シリコン以外の半導体薄膜材料としては、例えばＳｉＧｅ、ＳｉＯ、ＣｄＳｅ、Ｔｅ、ＣｄＳ等が挙げられる。
【０００５】
多結晶質シリコンのキャリア移動度は非晶質シリコンのキャリア移動度の１０倍から１００倍程度大きい。この特性は、スイッチング素子の半導体薄膜材料として非常に優れている。近年、多結晶シリコンを活性層として用いた薄膜トランジスタは動作の高速性から例えばドミノ回路およびＣＭＯＳトランスミッションゲートのような様々な論理回路を構成することが可能なスイッチング素子であるとして注目されている。この論理回路は液晶表示装置およびエレクトロルミネセンス表示装置の駆動回路、マルチプレクサ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、ＣＣＤ、およびＲＡＭ等を構成する場合に必要となる。
【０００６】
ここで、多結晶質シリコンの半導体薄膜を形成する従来の代表的プロセスを説明する。このプロセスでは、ガラス等の絶縁性基板が最初に用意され、アンダーコート層（またはバッファ層）として例えばシリコン酸化膜（ＳｉＯ２）がこの絶縁性基板上に形成され、さらに半導体薄膜としてアモルファスシリコン膜（ａ−Ｓｉ）が約５０nm程度厚さでアンダーコート層上に形成される。この後、脱水素処理がアモルファスシリコン膜中の水素濃度を低下させるために行われ、続いてアモルファスシリコン膜の溶融再結晶化がエキシマレーザ結晶化法等により行われる。具体的には、エキシマレーザがアモルファスシリコン膜に照射され、これによりアモルファスシリコンを多結晶質シリコンに変化させる。
【０００７】
現在では、このようにして得られる多結晶質シリコンの半導体薄膜がｎチャネル型またはＰチャネル型薄膜トランジスタの活性層として用いられる。この場合、薄膜トランジスタの電界効果移動度（電界効果による電子または正孔の移動度）がｎチャネル型で１００〜１５０cm2/Vsec程度となり、ｐチャネル型で１００cm2/Vsecとなる。このような薄膜トランジスタを用いれば、信号線駆動回路および走査線駆動回路のような駆動回路を画素スイッチング素子と同一の基板上に形成して駆動回路一体型の表示装置を得ることができるため、表示装置の製造コストを低減することが可能である。
【０００８】
ところで、現在の薄膜トランジスタの電気的特性は、デジタル映像データをアナログ映像信号に変換するＤＡ変換器やデジタル映像データを加工するゲートアレイ等の信号処理回路を表示装置の基板において一体化できるほど優れていない。この場合には、現在の２倍から５倍の電流駆動能力が薄膜トランジスタに要求される。このためには、主に活性層として用いられる半導体薄膜の特性を向上させる必要がある。
【０００９】
半導体薄膜の特性を向上させる方策として、例えば半導体薄膜の結晶性を単結晶に近づけることが考えられる。実際、もし絶縁基板上で半導体薄膜全体を単結晶化できれば、次世代ＬＳＩとして検討されているＳＯＩ基板を用いたデバイスと同様の特性を得ることが可能となる。この試みは、３次元デバイス研究プロジェクトとして１０年以上も前に行われているが、半導体薄膜全体の単結晶化技術は未だに確立していない。ただ、現在でも半導体薄膜中の半導体粒が単結晶であることが期待されている。
【００１０】
従来、非晶質半導体薄膜の結晶化において単結晶の半導体粒を大きく成長させる技術が提案されている（例えば、非特許文献２を参照）。非特許文献２は松村等が精力的に続けてきた研究の成果として発表されたもので、位相シフタを用いて空間的に強度変調されたエキシマレーザを照射することにより非晶質シリコン薄膜を溶融再結晶化して多結晶シリコン薄膜に変化させるために位相変調エキシマレーザ結晶化法を開示する。通常のレーザ結晶法は、ビームホモナイザと呼ばれる光学系を用いてシリコン薄膜平面上のエキシマレーザ強度を平均化する。これに対して、位相変調エキシマレーザ結晶化法は位相シフタによってシリコン薄膜平面上のエキシマレーザ強度に強弱を持たせ、この強度分布に対応した温度勾配をシリコン薄膜内に生じさせることを意図する。この温度勾配はシリコン薄膜平面に平行な横方向において低温部分から高温部分に向かう単結晶シリコン粒の成長を促進する。この結果、従来のレーザ結晶法に比べて大きく単結晶シリコン粒を成長させることができる。具体的には、単結晶シリコン粒が例えば薄膜トランジスタのような能動素子を収容可能な数ミクロン程度の粒径に成長する。従って、薄膜トランジスタをこの単結晶シリコン粒内に形成することによって上述した要求を満足する電気特性の薄膜トランジスタを得ることができる。液晶表示画面は、２１インチ、３０インチと大型化が要求され、画素選択素子として利用される薄膜トランジスタは大面積に形成される。
【非特許文献１】フラットパネルディスプレイ１９９８  p.210-p211
【非特許文献２】表面科学 Vol. 2, No.5, pp.278-287, 2000
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ここで、結晶化を行う基板の大面積化に伴い、大粒径化に必要な位相シフタが大きくなっていくのは自明である。また、位相シフタの作製方法としては、部分的にフォトレジストで覆われた例えば石英などの基板に対して、ハロゲン含有ガスを用いたドライエッチングあるいはフッ酸系溶液を用いたウェットエッチングにより加工するのが一般的である。位相シフタのパターンサイズが細かくなるにしたがって、フッ酸系溶液を用いたウェットエッチングでは作製がむずかしくなってくることも自明であり、もっぱら、ハロゲン含有ガスを用いたドライエッチング法が用いられる。しかしながら、位相シフタのサイズが大きくなっていくにしたがって、エッチング加工の面内均一性が問題になってくる。
【００１２】
例えば、図３４に示すように、直径６インチの丸型基板の中央付近のエッチング速度は基板周辺部分の半分程度しかないことが実験結果から判っている。このため、中央付近と周辺付近で位相のずれが大幅に異なってしまうという問題がある。例えば、位相段差の点での位相差が１８０度を期待した位相シフタの作製を意図した場合、中央を１８０度となるように条件を決めると、周辺部分は３６０度近くの位相差になってしまう。これは、大面積基板用のドライエッチング装置には従来から平行平板型のプラズマ電極を用いるが、基板が絶縁物であるため、主に金属など作製されている基板サセプタに近い周辺部分と中央部分とで基板表面と対向電極との電位差が、異なることによって生じると考えられる。したがって、位相シフタの中央部分に対応する基板位置での結晶性と、周辺部分に対応する基板位置での結晶性が異なってしまい、基板面内での結晶にムラが出来る。そのため、基板面内に形成した従来のトランジスタの特性にはバラツキが生じ、製品の歩留まりを低下させる大きな要因となる。そのため、均一な段差をもった位相シフタの作製が望まれる。
【００１３】
本発明の目的は、エネルギー光を均一かつ安定に位相変調することができる位相シフタおよびその製造方法を提供することにある。
【課題を解決するための手段】
【００１４】
本発明の第１観点によれば、透光性基板と、入射光を位相変調する段差を得るように透光性基板上に形成される透光性膜とを備える位相シフタの製造方法であって、透光性基板とエッチングレートが異なる材料を透光性膜として透光性基板上に形成する成膜工程と、透光性膜をアニール処理するアニール処理工程とを備える位相シフタの製造方法が提供される。
【００１５】
本発明の第２観点によれば、透光性基板上にこの透光性基板とエッチングレートが異なる透光性膜を形成する成膜工程と、透光性基板に入射光を位相変調する段差を形成するために透光性膜を選択的にエッチングするエッチング工程と、少なくとも前記透光性膜をアニール処理するアニール処理工程とを備えるシフタの製造方法が提供される。
【００１６】
本発明の第３観点によれば、透光性基板と、この透光性基板上に入射光の位相を所定の量だけ変調する段差を得るように前記透光性基板とエッチングレートが異なりアニール処理された透光性膜とを備える位相シフタが提供される。
【発明の効果】
【００１７】
これら位相シフタの製造方法および位相シフタでは、透光性膜が入射光を位相変調する段差を得るために透光性基板上に形成される。この透光性膜は透光性基板と異なる材料で形成されるため、透光性膜のパターニングのためにエッチング処理を行っても位相シフタ上の位置に依存した段差のバラツキを生じることが避けられる。さらに、少なくとも透光性膜の光学特性、例えば屈折率および光吸収係数がこれら透光性膜および入射光に対して時間が経つにつれて変化をすることがない。このため、位相シフタの透過率や位相差角が入射光の照射時に変化することがない。すなわち、位相シフタが中央部分も周辺部分も均一かつ安定に入射光を位相変調することができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の一実施形態に係る位相シフタについて添付図面を参照して説明する。この位相シフタは例えばポリシリコン薄膜トランジスタ（ＴＦＴ）の製造において用いられる。
【００１９】
そこで、最初にポリシリコンＴＦＴの製造工程について説明する。このポリシリコンＴＦＴは、表示装置、例えばアクティブマトリクス型液晶表示装置の画素スイッチング素子アレイ、駆動回路、さらにはＤＡ変換器等を構成するために用いられる。図１から図２１はこのポリシリコンＴＦＴを製造するために順次行われる製造工程を示す。
【００２０】
図１に示す工程では、石英または無アルカリガラス等からなる絶縁基板１０が用意され、アンダーコート層１１が絶縁基板１０上に形成される。このアンダーコート層１１は例えばプラズマＣＶＤ法によって絶縁基板１０上に堆積される厚さ８０ｎｍのシリコン酸化膜（Ｓｉ０２）である。このプラズマＣＶＤは、例えば基板温度３３０℃および堆積時間５分という条件で行われる。
【００２１】
図２に示す工程では、非晶質の半導体薄膜１２がアンダーコート層１１上に形成される。この半導体薄膜１２は例えばプラズマＣＶＤ法によって行われる。本実施形態では、非晶質の半導体薄膜１２の膜厚を２００ｎｍとした。本実施形態ではしきい値を制御するための微量ドーピングは行っていないが、これを行う場合には、非晶質の半導体薄膜の成膜中に原料ガスにジボランなどのドーピング用ガスを混合したり、非晶質の半導体薄膜１２成膜後にイオンドーピング法などにより導入したりする方法がある。
【００２２】
図３に示す工程では、透光性絶縁膜１３が結晶化用犠牲膜として半導体薄膜１２上に形成される。この透光性絶縁膜１３は入射光に対して透過性を示し、例えばＰＥ−ＣＶＤ法により半導体薄膜１２のアモルファスシリコン膜上に堆積される厚さ１０ｎｍのシリコン酸化膜である。
【００２３】
図４に示す製造工程では、レーザアニール処理が位相シフタＰＳを用いた位相変調エキシマレーザ結晶化法により行われる。ここでは、例えば波長λ＝２４８ｎｍのＫｒＦエキシマレーザが上述の位相シフタＰＳに入射光として照射される。エキシマレーザのエネルギー密度は５００mJ/cm2に設定されている。このエキシマレーザは、位相シフタＰＳの段差によって回折し干渉することで空間的に強度変調され、透光性絶縁膜１３を介して半導体薄膜１２に入射し、これにより半導体薄膜１２を溶融再結晶化する。このとき、半導体薄膜１２上の光強度分布は、光強度が位相シフタＰＳの段差に沿った位置で低下したものになる。半導体薄膜１２の溶融再結晶化では、半導体薄膜１２がエキシマレーザ強度分布に対応する温度勾配に設定され、複数のシリコン結晶粒が横方向において低温部分から高温部分に向かって成長する。
【００２４】
図５に示す工程では、レジストパターン１４が、レジスト材を透光性絶縁膜１３に塗布し、フォトマスクを用いて選択的にレジスト材を露光し、ポリシリコンＴＦＴ用マスク領域を残してレジスト材を除去することにより形成される。
【００２５】
図６に示す工程では、透光性絶縁膜１３および半導体薄膜１２がレジストパターン１４をマスクとして用いたドライエッチング処理によりパターニングされる。このドライエッチング処理では、例えばＢＣｌ３およびＣＨ４が透光性絶縁膜１３のエッチングガスとして用いられ、ＣＦ４およびＯ２が半導体薄膜１２のエッチングガスとして用いられる。
【００２６】
図７に示す工程では、レジストパターン１４が透光性絶縁膜１３上で除去され、さらに透光性絶縁膜１３が半導体薄膜１２上で除去される。
【００２７】
図８に示す工程では、ゲート絶縁膜１５が半導体薄膜１２上に形成される。このゲート絶縁膜１５は例えばＬＰ−ＣＶＤ法により半導体薄膜１２上に堆積される厚さ８０ｎｍのシリコン酸化膜である。ＬＰ−ＣＶＤは基板温度５００℃および堆積時間４５分という条件で行われる。
【００２８】
図９に示す工程では、電極層１６がゲート絶縁膜１５上に形成される。この電極層１６は例えばスパッタリングによりゲート絶縁膜１５のシリコン酸化膜上に堆積される厚さ１００nmのアルミニウム層である。スパッタリングは基板温度１００℃、堆積時間１０分という条件で行われる。
【００２９】
図１０に示す工程では、レジストパターン１７が、レジスト材を電極層１６に塗布し、フォトマスクを用いて選択的にレジスト材を露光し、ゲート電極用マスク領域を残してレジスト材を除去することにより形成される。
【００３０】
図１１に示す工程では、電極層１６がレジストパターン１７をマスクとして用いたドライエッチング処理によりパターニングされ、ゲート電極１８として一部をゲート絶縁膜１５上に残して除去される。このドライエッチング処理では、例えばＢＣｌ３およびＣＨ４がエッチングガスとして用いられる。
【００３１】
図１２に示す工程では、レジストパターン１７がゲート電極１８上で除去される。
【００３２】
図１３に示す工程では、不純物がゲート電極１８をマスクとして用いて半導体薄膜１２に添加される。ポリシリコンＴＦＴをｎチャネル型にする場合には、リンが半導体薄膜１２にイオン注入される。また、ポリシリコンＴＦＴをｐチャネル型にする場合には、ボロンが半導体薄膜１２にイオン注入される。例えばＣＭＯＳインバータのような論理回路は、ｎチャネル型ポリシリコンＴＦＴおよびｐチャネル型ポリシリコンＴＦＴの組み合わせにより構成される。このため、ｎチャネル型ポリシリコンＴＦＴおよびｐチャネル型ポリシリコンＴＦＴの一方のイオン注入は、不所望なイオン注入を阻止するレジスト等のマスクにより他方のポリシリコンＴＦＴの半導体薄膜１２を覆った状態で行われる。ｎチャネル型ポリシリコンＴＦＴおよびｐチャネル型ポリシリコンＴＦＴの各々に対するイオン注入後、半導体薄膜１２はアニール処理で活性化される。アニール処理は窒素雰囲気中において基板温度６００℃で３時間行われる。これにより、高不純物濃度のソース領域１９およびドレイン領域２０がゲート電極１８の両側において半導体薄膜１２に形成される。
【００３３】
図１４に示す工程では、層間絶縁膜２１がゲート絶縁膜１５およびゲート電極１８上に形成される。この層間絶縁膜２１は、例えばプラズマＣＶＤ法によってゲート絶縁膜１５のシリコン酸化膜およびゲート電極１８のアルミニウム層上に堆積される厚さ５００ｎｍのシリコン酸化膜である。このプラズマＣＶＤは、基板温度５００℃および堆積時間２０分という条件で行われる。
【００３４】
図１５に示す工程では、レジストパターン２２が、レジスト材をゲート電極層層間絶縁膜２１に塗布し、フォトマスクを用いて選択的にレジスト材を露光し、ゲート電極、ソース電極およびドレイン電極用開口領域においてレジスト材を除去することにより形成される。
【００３５】
図１６に示す工程では、層間絶縁膜２１がレジストパターン２２をマスクとして用いたドライエッチング処理によりパターニングされ、これによりゲート電極１８、ソース領域１９およびドレイン領域２０をそれぞれ部分的に露出させるコンタクトホールを形成する。このドライエッチング処理では、例えばＣＨＦ３がエッチングガスとして用いられる。
【００３６】
図１７に示す工程では、レジストパターン２２が層間絶縁膜２１上で除去される。
【００３７】
図１８に示す工程では、電極層２３がゲート電極１８、ソース領域１９およびドレイン領域２０にコンタクトして層間絶縁膜２１上に形成される。この電極層２３は例えばスパッタリングにより層間絶縁膜２１のシリコン酸化膜上に堆積される厚さ１００ｎｍのアルミニウム層である。スパッタリングは基板温度１００℃、堆積時間１０分という条件で行われる。
【００３８】
図１９に示す工程では、レジストパターン２４が、レジスト材を電極層２３に塗布し、フォトマスクを用いて選択的にレジスト材を露光し、上部ゲート電極、ソース電極、およびドレイン電極用マスク領域を残してレジスト材を除去することにより形成される。
【００３９】
図２０に示す工程では、電極層２３がレジストパターン２４をマスクとして用いたドライエッチング処理によりパターニングされ、上部ゲート電極１８Ａ、ソース電極２５、およびドレイン電極２６として一部を層間絶縁膜２１上に残して除去される。このドライエッチング処理では、例えばＢＣｌ３およびＣＨ４がエッチングガスとして用いられる。
【００４０】
図２１に示す工程では、レジストパターン２４が上部ゲート電極１８Ａ、ソース電極２５、および２６上で除去される。ポリシリコンＴＦＴは上述した工程を経て完成する。
【００４１】
本実施形態に係る位相シフタＰＳは図４に示す工程で用いられる。この位相シフタＰＳは、透光性基板ＰＳ１と、この透光性基板ＰＳ１上に互いに平行な１または複数のストライプとして形成される透光性膜ＰＳ２とにより構成される。透光性基板ＰＳ１は例えばガラス、石英等の材料からなり、透光性膜ＰＳ２は透光性基板ＰＳ１の材料に対してエッチング選択比（エッチングレート）の異なる例えば酸化シリコン、窒化シリコン、および透明感光樹脂等の材料からなる。ここでは、透光性基板ＰＳ１および透光性膜ＰＳ２が例えばＫｒＦエキシマレーザの波長２４８ｎｍに対して透光性を有する。透光性膜ＰＳ２と透光性基板ＰＳ１との段差は、図４を参照して説明したレーザアニール処理で用いられるＫｒＦエキシマレーザの波長に対して１８０°の位相差を持つように設定される。
【００４２】
続いて、位相シフタＰＳの製造例について説明する。最初に、図２２に示すように、例えば直径６インチの丸型石英基板３０が透光性基板ＰＳ１として用意され、アモルファスシリコン膜３１が石英基板３０の一表面を覆うようにプラズマＣＶＤ法により形成される。アモルファスシリコン膜３１の厚さは上述の位相差を考慮して１２０ｎｍに設定される。プラズマＣＶＤの処理条件としては、チャンバに供給されるシランガスおよび水素ガスの混合比（ＳｉＨ４／Ｈ２）がこれらの流量比５０／２００ sccmに等しく設定され、チャンバ内の全ガス圧が７０Ｐａになるように調整され、高周波（ＲＦ）電力が７００ｍＷ／ｃｍ２に設定される。
【００４３】
上述の成膜後、アモルファスシリコン膜３１はレジストマスクを用いたケミカルドライエッチング（ＣＤＥ）法により石英基板３０上でパターニングされ、その一部が図２３に示すように上述の透光性膜ＰＳ２用に残される。このケミカルドライエッチングの処理条件としては、チャンバにエッチングガスとして供給されるＣＦ４ガスおよびＯ２ガスの混合比（ＣＦ４／Ｏ２）がこれらの流量比２５０／５０ sccmに等しく設定され、チャンバ内の全ガス圧が３０Ｐａになるように調整され、ＲＦ電力が５００ｍＷ／ｃｍ２に設定される。石英のエッチングレートは１ｎｍ／ｍｉｎであり、アモルファスシリコンのエッチングレートは石英のエッチングレートに対して大きく異なる２００ｎｍ／ｍｉｎであるため、ドライエッチングは石英基板３０上でアモルファスシリコン膜３１を膜厚分だけ除去して終了させることが可能である。
【００４４】
上述のパターニング後、アモルファスシリコン膜３１がアニール処理により加熱される。このアニール処理では、アモルファスシリコン膜３１が１０５０℃で３０分間ウエット酸化され、図２４に示すような厚さ約２５０ｎｍのシリコン酸化膜３２に変化する。
【００４５】
この結果、透光性膜ＰＳ２の膜厚分布が透光性基板ＰＳ１上で±５％以内に納められ、これに伴って位相差の分布も±５％以内に納められる。もし、従来のように、透光性基板ＰＳ１をエッチングすることにより段差を設けようとすると、透光性基板ＰＳ１の中央部に１８０°の位相差の段差を得ることができても、透光性基板ＰＳ１の周辺部にこれと同じ位相差の段差を得ることはできない。この場合、周辺部の段差は中央部の段差に対して１００％ずれた３６０°の位相差になってしまう。
【００４６】
図２４に示す位相シフタＰＳが図４に示すレーザアニール処理に用いられると、半導体薄膜１２は大粒径のシリコン結晶粒１２Ａが図２５に示すように位相シフタＰＳの段差に沿った軸ＣＬに対して対称となるように規則的に並び、それぞれ無数にある小粒径のシリコン結晶粒１２Ｂである多結晶シリコンまたはアモルファスシリコンに囲まれた状態の多結晶シリコン膜となる。ここで、各結晶粒１２Ｂは図２６に示すように配置されるポリシリコン薄膜トランジスタの活性層を収容可能な５〜１０μｍ程度の粒径となる。この活性層が結晶粒１２Ａの範囲内に配置される場合、ポリシリコン薄膜トランジスタの電気特性をさらに向上させることができる。シリコン結晶粒１２Ｂの横方向成長距離は位相シフタＰＳの段差により得られる位相差に対して図２７に示すような関係にある。すなわち、横方向成長距離は段差の位相差が１８０°であるときに最も長くなることが判る。
【００４７】
次に、位相シフタＰＳの第２製造例について説明する。この製造例では、透光性膜ＰＳ２と透光性基板ＰＳ１との段差が、ＸｅＣｌエキシマレーザの波長（３０８ｎｍ）に対して１８０°の位相差を持つように設定される。最初に、図２８に示すように、直径６インチの丸型ガラス基板３３が透光性基板ＰＳ１として用意され、シリコン窒化膜３４がガラス基板３３の一表面を覆うようにプラズマＣＶＤ法により形成される。シリコン窒化膜３４の厚さは上述の位相差を考慮して１５０ｎｍに設定される。プラズマＣＶＤの処理条件としては、チャンバに供給されるシランガス、窒化水素ガス、および窒素ガスの混合比（ＳｉＨ４／ＮＨ３／Ｎ２）がこれらの流量比５０／４０／７００ sccmに等しく設定され、チャンバ内の全ガス圧が１５０Ｐａになるように調整され、高周波（ＲＦ）電力が２Ｗ／ｃｍ２に設定される。
【００４８】
上述の成膜後、シリコン窒化膜３４はレジストマスクを用いたリアクティブイオンエッチング（ＲＩＥ）法によりガラス基板上でパターニングされ、その一部が図２９に示すように上述の透光性膜ＰＳ２用に残される。このリアクティブイオンエッチングの処理条件としては、チャンバにエッチングガスとして供給されるＣＦ４ガスおよびＯ２ガスの混合比（ＣＦ４／Ｏ２）がこれらの流量比４５０／４０ sccmに等しく設定され、チャンバ内の全ガス圧が５０Ｐａになるように調整され、ＲＦ電力が１Ｗ／ｃｍ２に設定される。ガラスのエッチングレートは１．５ｎｍ／ｍｉｎである。窒化シリコンのエッチングレートはガラスのエッチングレートに対して大きく異なる５０ｎｍ／ｍｉｎであるため、リアクティブイオンエッチングはガラス基板３３上でシリコン窒化膜３４を膜厚分だけ除去して終了させることが可能である。
【００４９】
上述のパターニング後、シリコン窒化膜がアニール処理により加熱される。具体的には、このアニール処理がＮ２雰囲気で２時間行われる。
【００５０】
この結果、透光性膜ＰＳ２の膜厚分布が透光性基板ＰＳ１上で±５％以内に納められ、これに伴って位相差の分布も±５％以内に収められる。
【００５１】
次に、位相シフタＰＳの第３製造例について説明する。この製造例では、透光性膜ＰＳ２と透光性基板ＰＳ１との段差が、ＸｅＣｌエキシマレーザの波長（３０８ｎｍ）に対して１８０°の位相差を持つように設定される。最初に、図３０に示すように、アモルファスシリコン基板３５が用意され、透明感光樹脂（ＨＲＣ）が透明樹脂膜３６としてアモルファスシリコン基板３５の一表面を覆うようにスピン塗布される。透明樹脂膜３６は上述の位相差を考慮して３００ｎｍよりも厚く設定される。
【００５２】
上述の塗布後、透明樹脂膜３６はフォトマスクを用いて露光および現像を行うフォトリソグラフィ法によりアモルファスシリコン基板３５上でパターニングされ、その一部が図３１に示すように上述の透光性膜３６（ＰＳ２）用に残される。
【００５３】
上述のパターニング後、アモルファスシリコン基板３５がアニール処理により加熱される。このアニール処理は２００℃の温度で行われ、アモルファスシリコン膜３５を熱酸化によりシリコン酸化膜３７に変化させると共に透明樹脂膜３６の厚さを３００ｎｍに低下させる時間だけ続けられる。アモルファスシリコン基板３５が例えばコーニング社の７０５９基板である場合には、厚さ１ｍｍで２０％程度の光吸収があるが、この光吸収はアニール処理により改善される。
【００５４】
位相差の分布はスピン塗布によるが、上述の製造例と同様に±５％以内に納められる。ここで、透明樹脂膜３６の端部は、図３２に示すように２００ｎｍ程度の範囲においてシリコン酸化膜３７に対してテーパ角の大きな斜面となるが、実用上問題は生じない。
【００５５】
上述の第１から第３製造例では、いずれも最後にアニール処理が行われている。これはエキシマレーザの位相変調を安定化させるために重要である。位相シフタＰＳでは、段差部分の位相差（位相差角）Δθが次式によって決定される。
【００５６】
位相差角Δθ＝｛（（透光性膜ＰＳ１の屈折率ｎ−１）×段差ｄ）／溶融再結晶化用レーザの波長λ｝×３６０度
ここで、段差ｄは透光性膜ＰＳ１の厚さに等しい。この式を参照すれば、位相差角Δθが透光性膜ＰＳ１の屈折率ｎの変化によって変化することが判る。また、透光性膜ＰＳ１の光吸収係数ｌｏｇαの変化は位相シフタＰＳの透過率を変化させることになる。第２製造例のシリコン窒化膜３４を一例とすれば、レーザ波長λに対する屈折率ｎおよび光吸収係数ｌｏｇαが図３３に示すようにアニール処理前とアニール処理後との間で変化している。
【００５７】
上述の実施形態では、透光性膜ＰＳ２が入射光、例えばエキシマレーザのようなエネルギー光を位相変調する段差を得るために透光性基板ＰＳ１上に形成される。この透光性膜ＰＳ２は透光性基板ＰＳ１と異なる材料で形成される。具体的には、透光性膜ＰＳ２の材料と透光性基板ＰＳ１の材料とは、エッチングレートにおいて大きく異なっている。このため、透光性膜ＰＳ２のパターニングのためにエッチング処理を行っても位相シフタＰＳ上の位置に依存した段差のバラツキを生じることが避けられる。また、位相シフタＰＳの製造においてアニール処理が行われるため、少なくともシリコン窒化膜３４の屈折率ｎおよび光吸収係数ｌｏｇαのような光学特性が実質的に固定され、これら屈折率ｎや光吸収係数ｌｏｇαに依存した位相シフタＰＳの位相差角、光透過率がエキシマレーザの照射時に変化することを防止できる。
【００５８】
尚、この実施形態は屈折率および光吸収係数の両方の光学特性を実質的に安定化するためにアニール処理を行っているが、屈折率および光吸収係数の少なくとも一方が実質的に安定化する処理を行ってもよい。また、透光性基板ＰＳ１は例えば石英、ガラス、および酸化シリコンのいずれの材料でもよく、透光性膜ＰＳ２は酸化シリコン、窒化シリコン、および透明樹脂のいずれの材料でもよい。また、第１製造例では、透光性膜ＰＳ２が図２４に示すアニール処理でアモルファスシリコン膜３１を熱酸化したシリコン酸化膜３２により構成される。このように透光性基板ＰＳ１および透光性膜ＰＳ２のうちの少なくとも一方の組成を変化させて、透光性基板ＰＳ１および透光性膜ＰＳ２の光学特性の差異を低減すると、より均一かつ安定にエキシマレーザの位相変調を行うことが可能となる。
【図面の簡単な説明】
【００５９】
【図１】本発明の一実施形態に係る位相シフタが適用されるポリシリコン薄膜トランジスタの製造工程を示す断面図である。
【図２】図１に示す工程に続く薄膜トランジスタの製造工程を示す断面図である。
【図３】図２に示す工程に続く薄膜トランジスタの製造工程を示す断面図である。
【図４】図３に示す工程に続く薄膜トランジスタの製造工程を示す断面図である。
【図５】図４に示す工程に続く薄膜トランジスタの製造工程を示す断面図である。
【図６】図５に示す工程に続く薄膜トランジスタの製造工程を示す断面図である。
【図７】図６に示す工程に続く薄膜トランジスタの製造工程を示す断面図である。
【図８】図７に示す工程に続く薄膜トランジスタの製造工程を示す断面図である。
【図９】図８に示す工程に続く薄膜トランジスタの製造工程を示す断面図である。
【図１０】図９に示す工程に続く薄膜トランジスタの製造工程を示す断面図であ。
【図１１】図１０に示す工程に続く薄膜トランジスタの製造工程を示す断面図である。
【図１２】図１１に示す工程に続く薄膜トランジスタの製造工程を示す断面図である。
【図１３】図１２に示す工程に続く薄膜トランジスタの製造工程を示す断面図である。
【図１４】図１３に示す工程に続く薄膜トランジスタの製造工程を示す断面図である。
【図１５】図１４に示す工程に続く薄膜トランジスタの製造工程を示す断面図である。
【図１６】図１５に示す工程に続く薄膜トランジスタの製造工程を示す断面図である。
【図１７】図１６に示す工程に続く薄膜トランジスタの製造工程を示す断面図である。
【図１８】図１７に示す工程に続く薄膜トランジスタの製造工程を示す断面図である。
【図１９】図１８に示す工程に続く薄膜トランジスタの製造工程を示す断面図である。
【図２０】図１９に示す工程に続く薄膜トランジスタの製造工程を示す断面図である。
【図２１】図２０に示す工程に続く薄膜トランジスタの製造工程を示す断面図である。
【図２２】図４に示す位相シフタの第１製造例の製造工程を示す断面図である。
【図２３】図２２に示す工程に続く位相シフタの製造工程を示す断面図である。
【図２４】図２３に示す工程に続く位相シフタの製造工程を示す断面図である。
【図２５】図４に示す製造工程により得られる複数のシリコン結晶粒の配置を示す図である。
【図２６】図２５に示すシリコン結晶粒がポリシリコン薄膜トランジスタの活性層を収容可能な大きさであることを示す図である。
【図２７】図２５に示すシリコン結晶粒の横方向成長距離と位相シフタの段差により得られる位相差角との関係を示すグラフである。
【図２８】図４に示す位相シフタの第２製造例の製造工程を示す断面図である。
【図２９】図２８に示す工程に続く位相シフタの製造工程を示す断面図である。
【図３０】図４に示す位相シフタの第３製造例の製造工程を示す断面図である。
【図３１】図３０に示す工程に続く位相シフタの製造工程を示す断面図である。
【図３２】図３１に示す工程に続く位相シフタの製造工程を示す断面図である。
【図３３】図２９に示すシリコン窒化膜のアニール処理前とアニール処理後との間で変化したレーザ波長に対する屈折率および光吸収係数を示す。
【図３４】従来の位相シフタにおいて得られる基板中央からの距離と位相差角との関係を示す図である。
【符号の説明】
【００６０】
ＰＳ…位相シフタ、ＰＳ１…透光性基板、ＰＳ２…透光性膜、１２…半導体薄膜、１２Ａ…大粒径シリコン結晶粒、１２Ｂ…小粒径シリコン結晶粒、３０…石英基板、３１…アモルファスシリコン膜、３２…シリコン酸化膜、３３…ガラス基板、３４…シリコン窒化膜、３５…アモルファスシリコン基板、３６…透明樹脂膜、３７…酸化シリコン基板。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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