(57)【要約】【課題】  アクセス箇所が異なる場合、または回路規模の異なる半導体集積回路の場合にも、消費電力の低減およびアクセス時間の高速化が可能な半導体集積回路を提供する。【解決手段】  行アドレス信号ＸＡ＜０＞，ＸＡ＜１＞がともにＬレベルのときには、遅延素子５０１によってのみ遅延前の内部クロック信号ｉｎｔＣＬＫ０に遅延が与えられる。行アドレス信号ＸＡ＜０＞がＨレベルでＸＡ＜１＞がＬレベルのときには、遅延素子５０１，５０５によって内部クロック信号ｉｎｔＣＬＫ０に遅延が与えられる。行アドレス信号ＸＡ＜０＞がＬレベルでＸＡ＜１＞がＨレベルのときには、遅延素子５０５，５０９によって内部クロック信号ｉｎｔＣＬＫ０に遅延が与えられる。行アドレス信号ＸＡ＜０＞，ＸＡ＜１＞がともにＨレベルのときには、遅延素子５０１，５０５，５０９によって内部クロック信号ｉｎｔＣＬＫ０に遅延が与えられる。【選択図】        図４
2005092925.tif 000002
【特許請求の範囲】
【請求項１】
行方向に配置される複数のワード線と、列方向に配置される複数のビット線対とを含むメモリセルアレイと、
複数の行アドレス信号に応じて前記複数のワード線を活性化する行デコーダ回路と、
信号の入出力処理を行なう入出力部と、
外部クロック信号を受けて複数の制御信号を発生する制御部とを備え、
前記制御部は、
前記外部クロック信号を受けて内部クロック信号を発生する内部クロック発生回路と、
アクセスするメモリセルの位置に応じた遅延量を前記内部クロック信号に与える遅延回路と、
前記遅延回路によって遅延された前記内部クロック信号を受けて前記複数の制御信号を発生する制御信号発生回路とを含む、半導体集積回路。
【請求項２】
前記遅延回路は、複数の遅延素子を含み、前記複数の行アドレス信号の少なくとも一部に応じて前記複数の遅延素子のオンオフを制御することにより遅延量を可変に制御する、請求項１に記載の半導体集積回路。
【請求項３】
行方向に配置される複数のワード線と、列方向に配置される複数のビット線対および複数のダミービット線とを含むメモリセルアレイと、
複数の行アドレス信号に応じて前記複数のワード線を活性化する行デコーダ回路と、
信号の入出力処理を行なう入出力部と、
前記複数のダミービット線を選択する複数のダミービット線選択信号を発生する制御部と、
アクセスするメモリセルの位置に応じて、前記複数のダミービット線のドライブ能力を可変に制御するダミービット線ドライバ回路とを備える、半導体集積回路。
【請求項４】
前記ダミービット線ドライバ回路は、前記ダミービット線をドライブする複数のトランジスタを含み、内部クロック信号に同期し、前記複数のダミービット線選択信号に応じて前記複数のトランジスタのオンオフを制御する、請求項３に記載の半導体集積回路。
【請求項５】
行方向に配置される複数のワード線と、列方向に配置される複数のビット線対および負荷容量の互いに異なる複数のダミービット線とを含むメモリセルアレイと、
複数の行アドレス信号に応じて前記複数のワード線を活性化する行デコーダ回路と、
信号の入出力処理を行なう入出力部と、
前記負荷容量の互いに異なる複数のダミービット線をそれぞれ制御する複数のダミービット線ドライバ回路とを備え、
アクセスするメモリセルの位置に応じて、前記複数のダミービット線ドライバ回路のいずれかを選択する、半導体集積回路。
【請求項６】
行方向に配置される複数のワード線と、列方向に配置される複数のビット線対および負荷容量の互いに異なる複数のダミービット線とを含むメモリセルアレイと、
複数の行アドレス信号に応じて前記複数のワード線を活性化する行デコーダ回路と、
信号の入出力処理を行なう入出力部と、
前記負荷容量の互いに異なる複数のダミービット線を制御するダミービット線ドライバ回路とを備え、
前記ダミービット線ドライバ回路は、アクセスするメモリセルの位置に応じて、前記負荷容量の互いに異なる複数のダミービット線のいずれかを選択する、半導体集積回路。
【請求項７】
必要に応じて回路規模を変更できる半導体集積回路であって、
行方向に配置される複数のワード線と、列方向に配置される複数のビット線対とを含むメモリセルアレイと、
複数の行アドレス信号に応じて前記複数のワード線を活性化する行デコーダ回路と、
信号の入出力処理を行なう入出力部と、
外部クロック信号を受けて複数の制御信号を発生する制御部とを備え、
前記制御部は、
前記外部クロック信号を受けて内部クロック信号を発生する内部クロック発生回路と、
前記半導体集積回路の回路規模に応じた遅延量を前記内部クロック信号に与える遅延回路と、
前記遅延回路によって遅延された前記内部クロック信号を受けて前記複数の制御信号を発生する制御信号発生回路とを含む、半導体集積回路。
【請求項８】
前記遅延回路は、複数の遅延素子を含み、
前記半導体集積回路は、予め行アドレス信号が割り振られ、前記複数の行アドレス信号のうち前記半導体集積回路の回路規模に応じて用いられなくなった行アドレス信号によって前記複数の遅延素子のオンオフを制御することにより遅延量を可変に制御する、請求項７に記載の半導体集積回路。
【請求項９】
複数のメモリバンクと、
複数のバンクアドレス信号に応じて前記複数のメモリバンクを切り替える行デコーダ回路と、
信号の入出力処理を行なう複数のローカル入出力部およびグローバル入出力部と、
外部クロック信号を受けて、前記複数のバンクアドレス信号を含む複数の制御信号を発生する制御部とを備え、
前記制御部は、
前記外部クロック信号を受けて内部クロック信号を発生する内部クロック発生回路と、
アクセスする前記複数のメモリバンクの位置に応じた遅延量を前記内部クロック信号に与える遅延回路と、
前記遅延回路によって遅延された前記内部クロック信号を受けて前記複数の制御信号を発生する制御信号発生回路とを含む、半導体集積回路。
【請求項１０】
前記遅延回路は、複数の遅延素子を含み、前記複数のバンクアドレス信号の少なくとも一部に応じて前記複数の遅延素子のオンオフを制御することにより遅延量を可変に制御する、請求項９に記載の半導体集積回路。
【請求項１１】
複数のメモリバンクと、
複数のスペアメモリアレイと、
複数のバンクアドレス信号に応じて前記複数のメモリバンクを切り替える行デコーダ回路と、
信号の入出力処理を行なう複数のローカル入出力部およびグローバル入出力部と、
外部クロック信号を受けて、前記複数のバンクアドレス信号を含む複数の制御信号を発生する制御部とを備え、
前記制御部は、
外部クロック信号を受けて内部クロック信号を発生する内部クロック発生回路と、
アクセスする前記複数のメモリバンクまたは前記複数のスペアメモリアレイの位置に応じた遅延量を前記内部クロック信号に与える遅延回路と、
前記遅延回路によって遅延された前記内部クロック信号を受けて前記複数の制御信号を発生する制御信号発生回路とを含む、半導体集積回路。
【請求項１２】
前記遅延回路は、複数の遅延素子を含み、前記複数のメモリバンクのいずれかにアクセスするのか前記複数のスペアメモリアレイのいずれかにアクセスするのかを決める救済信号に応じて前記複数の遅延素子のオンオフを制御することにより遅延量を可変に制御する、請求項１１に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体集積回路に関し、より特定的には、外部クロック信号等からワード線やセンスアンプ周辺の制御信号を発生する半導体集積回路に関する。
【背景技術】
【０００２】
従来の半導体集積回路は、外部クロック信号等から遅延回路を用いてワード線やセンスアンプ周辺の制御信号を発生する場合、遅延回路による遅延量は一定であった。遅延量は、一般に、制御信号の発生場所から遠いメモリセルに合わせて最適化される。そのため、制御信号の発生場所から近いメモリセルに対しては最適な遅延量となっておらず、無駄な電力の消費およびアクセス時間の遅延の原因となっていた。
【０００３】
また、モジュールジェネレータＲＡＭ（Random Access Memory）のように回路規模が変更可能な半導体集積回路の場合でも、遅延量は、一般に、回路規模の大きなＲＡＭに合わせて最適化される。そのため、回路規模の小さな半導体集積回路に対しては最適な遅延量となっておらず、上記と同様に、無駄な電力の消費およびアクセス時間の遅延の原因となっていた。
【０００４】
特許文献１に記載された従来の半導体記憶装置は、セルフタイミング回路の規模を小さくしてダミー負荷を小さくするとともに、各ダミー回路を駆動する駆動バッファ回路の容量をダミー負荷に合わせて小さくすることで、タイミング誤差の相殺および消費電力の低減を実現する。
【０００５】
特許文献２に記載された従来の半導体集積回路は、ダミーメモリセルアレイ内部のダミーデータ線に配置されたダミーメモリセルにより読出し動作時のデータ線の振幅の変化を模擬し、データ線振幅が必要量に達したことを検出してからセンスアンプおよびダミーセンスアンプを活性化する。
【特許文献１】特開２００３−７０５５号公報
【特許文献２】特開平１１−２０３８７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
特許文献１に記載された従来の半導体記憶装置は、製造ばらつきによるタイミング誤差を相殺するものであって、アクセス箇所が異なる場合や、回路規模の異なる半導体記憶装置の場合には、アクセス時間の遅延を十分解消できない可能性があった。また、消費電力の低減はセルフタイミング回路に対してなので、半導体記憶装置全体では十分な効果が得られない可能性があった。
【０００７】
特許文献２に記載された従来の半導体集積回路は、ダミーメモリセルアレイの存在を前提としているため、ダミーメモリセルアレイを有しない構成の半導体集積回路には適用できないという問題点があった。
【０００８】
それゆえに、この発明の目的は、アクセス箇所が異なる場合、または回路規模の異なる半導体集積回路の場合にも、消費電力の低減およびアクセス時間の高速化が可能な半導体集積回路を提供することである。
【課題を解決するための手段】
【０００９】
この発明による半導体集積回路は、行方向に配置される複数のワード線と、列方向に配置される複数のビット線対とを含むメモリセルアレイと、複数の行アドレス信号に応じて複数のワード線を活性化する行デコーダ回路と、信号の入出力処理を行なう入出力部と、外部クロック信号を受けて、複数の制御信号を発生する制御部とを備える。制御部は、外部クロック信号を受けて内部クロック信号を発生する内部クロック発生回路と、アクセスするメモリセルの位置に応じた遅延量を内部クロック信号に与える遅延回路と、遅延回路によって遅延された内部クロック信号を受けて複数の制御信号を発生する制御信号発生回路とを含む。
【発明の効果】
【００１０】
この発明によれば、アクセス箇所が異なる場合、または回路規模の異なる半導体集積回路の場合にも、消費電力の低減およびアクセス時間の高速化が可能となる。
【発明を実施するための最良の形態】
【００１１】
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【００１２】
［実施の形態１］
図１は、この発明の実施の形態１による半導体集積回路１Ａの概略的な構成を示した概略ブロック図である。
【００１３】
図１を参照して、実施の形態１の半導体集積回路１Ａは、メモリセルアレイ２と、行デコーダ＆ワード線ドライバ３と、入出力部４と、制御部５とを備える。メモリセルアレイ２は、行方向に配置される複数のワード線ＷＬｋ（ｋ＝０〜ｎ）と、列方向に配置される複数のビット線対ＢＬｋ，／ＢＬｋとを含む。複数のワード線ＷＬｋと複数のビット線対ＢＬｋ，／ＢＬｋとの交点に対応して、複数のメモリセルが行列状に配置される。
【００１４】
なお、以下および図中では、複数のビット線対ＢＬｋ，／ＢＬｋを総称して、ビット線対ＢＬ，／ＢＬとも記載する。また、ビット線対ＢＬ，／ＢＬを１本のビット線ＢＬのように記載する場合もある。これは、実施の形態２以降のダミービット線対についても同じである。
【００１５】
行デコーダ＆ワード線ドライバ３は、複数の行アドレス信号に応じて、複数のワード線ＷＬｋを活性化する。入出力部４は、データ信号等の入出力信号に対して、バッファ処理などを行なう。入出力部４は、ビット線プリチャージ回路４０１と、センスアンプ４０２とを含む。
【００１６】
ビット線プリチャージ回路４０１は、制御部５から出力されるビット線プリチャージ信号ＰＣを受けて、ビット線対ＢＬ，／ＢＬをプリチャージする。センスアンプ４０２は、制御部５から出力されるセンスイネーブル信号ＳＥを受けて、ビット線対ＢＬ，／ＢＬの電位差を検知増幅する。制御部５は、外部クロック信号ｅｘｔＣＬＫ等を受けて、ビット線プリチャージ信号ＰＣ、センスイネーブル信号ＳＥなどの制御信号を発生する。制御部５の構成の一部について、次に説明する。
【００１７】
図２は、この発明の実施の形態１による制御部５の構成の一部を示したブロック図である。
【００１８】
図２を参照して、実施の形態１の制御部５は、内部クロック発生回路５１と、遅延回路５２と、制御信号発生回路５３とを含む。内部クロック発生回路５１は、外部クロック信号ｅｘｔＣＬＫを受けて、遅延前の内部クロック信号ｉｎｔＣＬＫ０を発生する。遅延回路５２は、遅延前の内部クロック信号ｉｎｔＣＬＫ０を受けて、遅延された内部クロック信号ｉｎｔＣＬＫを出力する。
【００１９】
制御信号発生回路５３は、遅延された内部クロック信号ｉｎｔＣＬＫを受けて、センスイネーブル信号ＳＥ，ビット線プリチャージ信号ＰＣ等の制御信号を発生する。遅延回路５２によって遅延を受ける内部クロック信号ｉｎｔＣＬＫの遅延量が一定の場合の各種動作波形について、次に説明する。
【００２０】
図３は、内部クロック信号ｉｎｔＣＬＫの遅延量が一定の場合における各種動作波形を示したタイミング図である。
【００２１】
図３を参照して、時刻ｔ１において、内部クロック信号ｉｎｔＣＬＫがＬレベル（論理ロー）からＨレベル（論理ハイ）に立ち上がる。時刻ｔ２において、図１のビット線プリチャージ回路４０１を活性化するビット線プリチャージ信号ＰＣがＬレベルからＨレベルに立ち上がる。
【００２２】
時刻ｔ３において、図１の入出力部４に近いワード線ＷＬ０がＬレベルからＨレベルに立ち上がる。これを受けて、０番目のビット線対ＢＬ０，／ＢＬ０の読出しが開始される。時刻ｔ３から一定時間遅延した時刻ｔ４において、図１の入出力部４から遠いワード線ＷＬｎがＬレベルからＨレベルに立ち上がる。これを受けて、ｎ番目のビット線対ＢＬｎ，／ＢＬｎの読出しが開始される。
【００２３】
時刻ｔＢにおいて、図１のセンスアンプ４０２を活性化するセンスイネーブル信号ＳＥがＬレベルからＨレベルに立ち上がる。これを受けて、ビット線対ＢＬ０，／ＢＬ０およびビット線対ＢＬｎ，／ＢＬｎの微小電位差がそれぞれ増幅される。
【００２４】
時刻ｔ５，ｔ６において、ワード線ＷＬ０，ＷＬｎが、それぞれＨレベルからＬレベルに立ち下がる。また、時刻ｔ７，ｔ８，ｔ９において、ビット線プリチャージ信号ＰＣ、センスイネーブル信号ＳＥ、および内部クロック信号ｉｎｔＣＬＫが、それぞれＨレベルからＬレベルに立ち下がる。
【００２５】
いま、内部クロック信号ｉｎｔＣＬＫの遅延量は、図１の入出力部４から遠いワード線ＷＬｎに合わせて最適化されている場合を仮定している。それゆえに、ビット線対ＢＬｎ，／ＢＬｎの微小電位差は、時刻ｔＢにおいて、無駄な電力を消費することなく増幅される。
【００２６】
これに対し、ビット線対ＢＬ０，／ＢＬ０の微小電位差が無駄な電力を消費することなく増幅されるのは、時刻ｔＡにおいてである。したがって、時刻ｔＢにおいて、ビット線対ＢＬ０，／ＢＬ０の微小電位差をビット線対ＢＬｎ，／ＢＬｎの微小電位差と同時に増幅しようとすると、無駄な電力を消費することになる。このような問題点を解決する遅延回路５２の具体的な回路構成について、次に説明する。
【００２７】
図４は、この発明の実施の形態１による遅延回路５２の回路構成を示した回路図である。
【００２８】
図４を参照して、実施の形態１の遅延回路５２は、遅延素子５０１，５０５，５０９と、インバータ５０２，５０６と、トランスファゲート５０３，５０４，５０７，５０８とを含む。
【００２９】
遅延素子５０１は、遅延前の内部クロック信号ｉｎｔＣＬＫ０を受けて、一定時間の遅延を与えた後にノードＮ１に出力する。インバータ５０２は、行アドレス信号ＸＡ＜０＞を反転して、トランスファゲート５０３，５０４に出力する。
【００３０】
トランスファゲート５０３は、行アドレス信号ＸＡ＜０＞がＬレベルのときノードＮ１と遅延素子５０５とを電気的に遮断し、行アドレス信号ＸＡ＜０＞がＨレベルのときノードＮ１と遅延素子５０５とを電気的に接続する。トランスファゲート５０４は、行アドレス信号ＸＡ＜０＞がＨレベルのときノードＮ１とノードＮ２とを電気的に遮断し、行アドレス信号ＸＡ＜０＞がＬレベルのときノードＮ１とノードＮ２とを電気的に接続する。
【００３１】
遅延素子５０５は、行アドレス信号ＸＡ＜０＞がＨレベルのとき、ノードＮ１の信号を受けて、一定時間の遅延を与えた後にノードＮ２に出力する。インバータ５０６は、行アドレス信号ＸＡ＜１＞を反転して、トランスファゲート５０７，５０８に出力する。
【００３２】
トランスファゲート５０７は、行アドレス信号ＸＡ＜１＞がＬレベルのときノードＮ２と遅延素子５０９とを電気的に遮断し、行アドレス信号ＸＡ＜１＞がＨレベルのときノードＮ２と遅延素子５０９とを電気的に接続する。トランスファゲート５０８は、行アドレス信号ＸＡ＜１＞がＨレベルのときノードＮ２とノードＮ３とを電気的に遮断し、行アドレス信号ＸＡ＜１＞がＬレベルのときノードＮ２とノードＮ３とを電気的に接続する。
【００３３】
遅延素子５０９は、行アドレス信号ＸＡ＜１＞がＨレベルのとき、ノードＮ２の信号を受けて、一定時間の遅延を与えた後にノードＮ３に出力する。ノードＮ３からは、遅延された内部クロック信号ｉｎｔＣＬＫが出力される。
【００３４】
上記のように、実施の形態１の遅延回路５２では、行アドレス信号ＸＡ＜０＞，ＸＡ＜１＞がともにＬレベルのときには、遅延素子５０１のみによって遅延前の内部クロック信号ｉｎｔＣＬＫ０に遅延が与えられる。行アドレス信号ＸＡ＜０＞がＨレベルでＸＡ＜１＞がＬレベルのときには、遅延素子５０１，５０５によって遅延前の内部クロック信号ｉｎｔＣＬＫ０に遅延が与えられる。行アドレス信号ＸＡ＜０＞がＬレベルでＸＡ＜１＞がＨレベルのときには、遅延素子５０５，５０９によって遅延前の内部クロック信号ｉｎｔＣＬＫ０に遅延が与えられる。行アドレス信号ＸＡ＜０＞，ＸＡ＜１＞がともにＨレベルのときには、遅延素子５０１，５０５，５０９によって遅延前の内部クロック信号ｉｎｔＣＬＫ０に遅延が与えられる。
【００３５】
図２に示した遅延回路５２では、２つの行アドレス信号ＸＡ＜０＞，ＸＡ＜１＞を用いて内部クロック信号ｉｎｔＣＬＫの遅延量を４段階に調整する回路構成を示した。しかしながら、この回路構成は一例であって、より多くの行アドレス信号を用いて遅延回路を構成することにより、内部クロック信号ｉｎｔＣＬＫの遅延量をより細かく調整することが可能となる。
【００３６】
このように、行アドレス信号に応じて内部クロック信号ｉｎｔＣＬＫの遅延量を調整することにより、図１における複数のワード線ＷＬｋがＬレベルからＨレベルに立ち上がる時刻を各々最適化することができる。これにより、消費電力が低減化されるとともに、アクセス時間も高速化される。
【００３７】
以上のように、実施の形態１によれば、行アドレス信号に応じて内部クロック信号ｉｎｔＣＬＫの遅延量を調整することにより、アクセス箇所が異なる場合にも、消費電力の低減およびアクセス時間の高速化が可能となる。
【００３８】
［実施の形態２］
図５は、この発明の実施の形態２による半導体集積回路１Ｂの概略的な構成を示した概略ブロック図である。
【００３９】
図５を参照して、実施の形態２の半導体集積回路１Ｂは、メモリセルアレイ２Ｂと、行デコーダ＆ワード線ドライバ３と、入出力部４Ｂと、制御部５Ｂと、ダミービット線ドライバ６とを備える。行デコーダ＆ワード線ドライバ３は、実施の形態１と同様なので、ここでは説明を繰り返さない。
【００４０】
メモリセルアレイ２Ｂは、列方向に配置される複数のビット線ＢＬのほかに、複数のダミービット線ＤＢＬを含む。ビット線ＢＬを介して読み出されるデータ信号が入出力部４Ｂに供給されるのに対し、ダミービット線ＤＢＬを介して読み出されるデータ信号は、制御部５Ｂに供給される。入出力部４Ｂは、データ信号等の入出力信号に対して、バッファ処理などを行なう。制御部５Ｂは、内部クロック信号ｉｎｔＣＬＫ０、およびダミービット線選択信号ＳＥＬ１，ＳＥＬ２，ＳＥＬ３をダミービット線ドライバ６に出力する。
【００４１】
ダミービット線ドライバ６は、内部クロック信号ｉｎｔＣＬＫ０に同期し、ダミービット線選択信号ＳＥＬ１，ＳＥＬ２，ＳＥＬ３に応じてダミービット線ＤＢＬのドライブ能力を制御する。
【００４２】
従来のダミービット線は、通常、アクセスする場所に関係なく、一定のドライブ能力によって制御されていた。しかしながら、この場合、図３において説明したのと同様の理由により、無駄な電力を消費することになる。このような問題点を解決する実施の形態２のダミービット線ドライバ６の具体的な回路構成について、次に説明する。
【００４３】
図６は、この発明の実施の形態２によるダミービット線ドライバ６の回路構成を示した回路図である。
【００４４】
図６を参照して、実施の形態２のダミービット線ドライバ６は、インバータ６０１と、ＰチャネルＭＯＳトランジスタ６０２と、ＮチャネルＭＯＳトランジスタ６０３〜６０６とを含む。
【００４５】
インバータ６０１は、内部クロック信号ｉｎｔＣＬＫ０を反転して、それをノードＮ４に出力する。ＰチャネルＭＯＳトランジスタ６０２は、電源ノードとノードＮ５との間に接続され、ゲートがノードＮ４に接続される。ＮチャネルＭＯＳトランジスタ６０３は、ノードＮ５とノードＮ６との間に接続され、ゲートがノードＮ４に接続される。
【００４６】
ＮチャネルＭＯＳトランジスタ６０４，６０５，６０６は、ノードＮ６と接地ノードとの間に互いに並列に接続され、ゲートにダミービット線選択信号ＳＥＬ０，ＳＥＬ１，ＳＥＬ２をそれぞれ受ける。ダミービット線選択信号ＳＥＬ０，ＳＥＬ１，ＳＥＬ２は、複数のダミービット線ＤＢＬの選択に用いられる。つまり、ダミービット線選択信号ＳＥＬ０，ＳＥＬ１，ＳＥＬ２は、ダミービット線ＤＢＬのアクセス箇所に応じてＨレベル／Ｌレベルが変化する。ノードＮ６は、ダミービット線ＤＢＬに接続される。
【００４７】
内部クロック信号ｉｎｔＣＬＫ０がＨレベルのとき、ノードＮ４はＬレベルとなる。これにより、ＰチャネルＭＯＳトランジスタ６０２はオンし、ＮチャネルＭＯＳトランジスタ６０３はオフとなる。このとき、ノードＮ５は電源電位ＶＤＤとなる。
【００４８】
内部クロック信号ｉｎｔＣＬＫ０がＬレベルのとき、ノードＮ４はＨレベルとなる。これにより、ＰチャネルＭＯＳトランジスタ６０２はオフし、ＮチャネルＭＯＳトランジスタ６０３はオンとなる。このとき、ＮチャネルＭＯＳトランジスタ６０４〜６０６の少なくとも１つがオンすることにより、ノードＮ６に接続されたダミービット線ＤＢＬの電荷が引き抜かれる。これを受けて、ノードＮ５は接地電位ＧＮＤとなる。
【００４９】
ダミービット線ドライバ６によるドライブ能力は、ＮチャネルＭＯＳトランジスタ６０４〜６０６がいくつオンするかによって決まる。ＮチャネルＭＯＳトランジスタ６０４〜６０６のオン／オフは、ダミービット線選択信号ＳＥＬ０，ＳＥＬ１，ＳＥＬ２のＨレベル／Ｌレベルに応じて決定される。ダミービット線選択信号ＳＥＬ０，ＳＥＬ１，ＳＥＬ２は、ダミービット線ＤＢＬのアクセス箇所に応じてＨレベル／Ｌレベルが変化する。
【００５０】
したがって、ダミービット線選択信号ＳＥＬ０，ＳＥＬ１，ＳＥＬ２を用いてＮチャネルＭＯＳトランジスタ６０４〜６０６のオンオフを調整することにより、複数のダミービット線ＤＢＬのドライブ能力をアクセス箇所に応じて各々最適化することができる。これにより、消費電力が低減化されるとともに、アクセス時間も高速化される。
【００５１】
以上のように、実施の形態２によれば、ダミービット線選択信号を用いて複数のダミービット線ＤＢＬのドライブ能力を各々調整することにより、アクセス箇所が異なる場合にも、消費電力の低減およびアクセス時間の高速化が可能となる。
【００５２】
［実施の形態３］
図７は、この発明の実施の形態３による半導体集積回路１Ｃの概略的な構成を示した概略ブロック図である。
【００５３】
図７を参照して、実施の形態３の半導体集積回路１Ｃは、メモリセルアレイ２Ｃと、行デコーダ＆ワード線ドライバ３１，３２と、入出力部４Ｃと、制御部５Ｃと、ダミービット線ドライバ６１，６２とを備える。行デコーダ＆ワード線ドライバ３１，３２は、実施の形態１と同様なので、ここでは説明を繰り返さない。なお、図７では、行デコーダ＆ワード線ドライバを行デコーダ＆ワード線ドライバ３１と行デコーダ＆ワード線ドライバ３２とに分割して図示している。
【００５４】
メモリセルアレイ２Ｃは、複数のダミービット線ＤＢＬ１，ＤＢＬ２を含む。入出力部４Ｃは、データ信号等の入出力信号に対して、バッファ処理などを行なう。ダミービット線ＤＢＬ１，ＤＢＬ２を介して読み出されるデータ信号は、いずれも制御部５Ｃに供給される。制御部５Ｃは、半導体集積回路１Ｃ全体の回路動作を制御する。
【００５５】
ダミービット線ドライバ６１，６２は、ダミービット線ＤＢＬ１，ＤＢＬ２をそれぞれ制御する。実施の形態３の半導体集積回路１Ｃでは、ダミービット線ＤＢＬ１，ＤＢＬ２の長さが互いに異なる。このため、ダミービット線ＤＢＬ１，ＤＢＬ２の負荷容量も互いに異なる。ダミービット線の負荷容量が異なると、それに応じてダミービット線による遅延量も変化する。
【００５６】
したがって、たとえば行アドレス信号に応じてダミービット線ドライバ６１，６２を切り替えることにより、アクセス箇所に応じてダミービット線による遅延量を最適化することができる。なお、半導体集積回路１Ｃでは、負荷容量の互いに異なるダミービット線が２本の場合について説明したが、これは一例であって、負荷容量の互いに異なるダミービット線が３本以上であってもよい。
【００５７】
以上のように、実施の形態３によれば、互いに負荷容量の異なる複数のダミービット線をアクセス箇所に応じて切り替えることにより、アクセス箇所が異なる場合にも、消費電力の低減およびアクセス時間の高速化が可能となる。
【００５８】
［実施の形態４］
図８は、この発明の実施の形態４による半導体集積回路１Ｄの概略的な構成を示した概略ブロック図である。
【００５９】
図８を参照して、実施の形態４の半導体集積回路１Ｄは、メモリセルアレイ２Ｄと、行デコーダ＆ワード線ドライバ３と、入出力部４Ｄと、制御部５Ｄと、ダミービット線ドライバ６Ｄとを備える。行デコーダ＆ワード線ドライバ３は、実施の形態１と同様なので、ここでは説明を繰り返さない。
【００６０】
メモリセルアレイ２Ｄは、複数のダミービット線ＤＢＬ１，ＤＢＬ２を含む。入出力部４Ｄは、データ信号等の入出力信号に対して、バッファ処理などを行なう。ダミービット線ＤＢＬ１，ＤＢＬ２を介して読み出されるデータ信号は、いずれも制御部５に供給される。制御部５Ｄは、半導体集積回路１Ｄ全体の回路動作を制御する。
【００６１】
ダミービット線ドライバ６Ｄは、ダミービット線ＤＢＬ１，ＤＢＬ２を制御する。実施の形態４の半導体集積回路１Ｄでは、ダミービット線ＤＢＬ１，ＤＢＬ２の長さは等しいものの負荷容量が互いに異なる。このように、ダミービット線の長さが等しくても負荷容量が互いに異なるようにするには、たとえばダミービット線の材質または太さを変えればよい。ダミービット線の負荷容量が異なると、それに応じてダミービット線による遅延量も変化する。
【００６２】
したがって、たとえば行アドレス信号に応じてダミービット線ＤＢＬ１，ＤＢＬ２を切り替えることにより、アクセス箇所に応じて、ダミービット線による遅延量を最適化することができる。これにより、消費電力が低減化されるとともに、アクセス時間も高速化される。なお、半導体集積回路１Ｄでは、負荷容量の互いに異なるダミービット線が２本の場合について説明したが、これは一例であって、負荷容量の互いに異なるダミービット線が３本以上であってもよい。
【００６３】
以上のように、実施の形態４によれば、互いに負荷容量の異なる複数のダミービット線をアクセス箇所に応じて切り替えることにより、アクセス箇所が異なる場合にも、消費電力の低減およびアクセス時間の高速化が可能となる。
【００６４】
［実施の形態５］
図９は、この発明の実施の形態５による半導体集積回路１Ｅの概略的な構成を示した概略ブロック図である。
【００６５】
図９を参照して、実施の形態５の半導体集積回路１Ｅは、モジュールジェネレータＲＡＭであって、メモリセルアレイ２と、行デコーダ＆ワード線ドライバ３Ｅと、入出力部４と、制御部５とを備える。メモリセルアレイ２、入出力部４、および制御部５は、実施の形態１と同様なので、ここでは説明を繰り返さない。
【００６６】
モジュールジェネレータＲＡＭとは、ユーザーの必要に応じて回路規模を変えられる半導体集積回路のことである。モジュールジェネレータＲＡＭでは、回路規模が最大の場合に合わせてアドレス信号の配線が設けられている。そのため、回路規模が小さい場合には、用いられないアドレス信号が生じる。その結果、アドレス信号の配線が冗長となる。
【００６７】
また、モジュールジェネレータＲＡＭでは、一般に、回路規模が最大のときに内部クロック信号の遅延量が最適となるように（ダミー）ビット線の配置等が決められる。そのため、回路規模が小さくなるにつれて、内部クロック信号の遅延量が最適値からずれてくるという問題があった。
【００６８】
行デコーダ＆ワード線ドライバ３Ｅは、半導体集積回路１Ｅの回路規模が最大の場合には、行アドレス信号ＸＡ＜０＞〜ＸＡ＜７＞をすべて用いる。そして、半導体集積回路１Ｄの回路規模が最大から小さくなるにしたがって用いる行アドレス信号の数を減らしていき、半導体集積回路１Ｅの回路規模が最小の場合には、行アドレス信号ＸＡ＜０＞〜ＸＡ＜７＞のうち、行アドレス信号ＸＡ＜０＞〜ＸＡ＜３＞のみを用いる。
【００６９】
このように、実施の形態５の半導体集積回路１Ｅは、予め行アドレス信号が割り振られ、半導体集積回路１Ｅの回路規模が最大から小さくなるにつれて用いられなくなった行アドレス信号を、制御部５の遅延回路５２における行アドレス信号として用いる。
【００７０】
実施の形態１の図４において説明したように、遅延回路５２は、行アドレス信号に応じて内部クロック信号ｉｎｔＣＬＫの遅延量を調整することができる。したがって、半導体集積回路１Ｅの回路規模が小さくなって内部クロック信号ｉｎｔＣＬＫの遅延量が最適値からずれてきた場合にも、用いられなくなった行アドレス信号を遅延回路５２における行アドレス信号として用いることにより、内部クロック信号ｉｎｔＣＬＫの遅延量を最適値に調整することが可能となる。
【００７１】
このように、半導体集積回路１Ｅの回路規模に応じて用いられなくなった行アドレス信号を実施の形態１の遅延回路５２における行アドレス信号として用いることにより、半導体集積回路１Ｅの回路規模にかかわらず、内部クロック信号ｉｎｔＣＬＫの遅延量を最適化することができる。その結果、メモリセルアレイ２における複数のワード線の立ち上がり時刻が各々最適化される。これにより、消費電力が低減化されるとともに、アクセス時間も高速化される。
【００７２】
以上のように、実施の形態５によれば、半導体集積回路の回路規模に応じて用いられなくなった行アドレス信号を実施の形態１の遅延回路５２における行アドレス信号として用いることにより、回路規模の異なる半導体集積回路の場合にも、消費電力の低減およびアクセス時間の高速化が可能となる。
【００７３】
［実施の形態６］
図１０は、この発明の実施の形態６による半導体集積回路１Ｆの概略的な構成を示した概略ブロック図である。
【００７４】
図１０を参照して、実施の形態６の半導体集積回路１Ｆは、メモリバンク２１〜２８と、行デコーダ＆ワード線ドライバ３Ｆと、ローカル入出力部４１〜４４と、グローバル入出力部４５，４６と、制御部５とを備える。制御部５は、実施の形態１と同様なので、ここでは説明を繰り返さない。制御部５が発生する制御信号は、バンクアドレス信号ＢＡ＜０＞〜ＢＡ＜３＞を含む。
【００７５】
行デコーダ＆ワード線ドライバ３Ｆは、制御部５から出力されるバンクアドレス信号ＢＡ＜０＞〜ＢＡ＜３＞に応じて、メモリバンク２１〜２８を切り替える。メモリバンク２１，２２は、バンクアドレスＢＡ＜０＞を受ける。メモリバンク２３，２４は、バンクアドレスＢＡ＜１＞を受ける。メモリバンク２５，２６は、バンクアドレスＢＡ＜２＞を受ける。メモリバンク２７，２８は、バンクアドレスＢＡ＜３＞を受ける。
【００７６】
ローカル入出力部４１は、メモリバンク２１，２２におけるデータ信号等の入出力を制御する。ローカル入出力部４２は、メモリバンク２３，２４におけるデータ信号等の入出力を制御する。ローカル入出力部４３は、メモリバンク２５，２６におけるデータ信号等の入出力を制御する。ローカル入出力部４４は、メモリバンク２７，２８におけるデータ信号等の入出力を制御する。グローバル入出力部４５，４６は、半導体集積回路１Ｆ全体に対するデータ信号等の入出力を制御する。
【００７７】
上記のような構成を有する実施の形態６の半導体集積回路１Ｆにおいて、バンクアドレス信号ＢＡ＜０＞〜ＢＡ＜３＞を、制御部５の遅延回路５２における行アドレス信号として用いる。その結果、実施の形態１の図４において説明したのと同様に、メモリバンク２１〜２８における複数のワード線の立ち上がり時刻を各々最適化することができる。これにより、消費電力が低減化されるとともに、アクセス時間も高速化される。
【００７８】
以上のように、実施の形態６によれば、バンクアドレス信号ＢＡ＜０＞〜ＢＡ＜３＞を実施の形態１の遅延回路５２における行アドレス信号として用いることにより、アクセス箇所が異なる場合にも、消費電力の低減およびアクセス時間の高速化が可能となる。
【００７９】
［実施の形態７］
図１１は、この発明の実施の形態７による半導体集積回路１Ｇの概略的な構成を示した概略ブロック図である。
【００８０】
図１１を参照して、実施の形態７の半導体集積回路１Ｇは、実施の形態６の半導体集積回路１Ｆにスペアメモリアレイ９１，９２が付加された構成となっている。スペアメモリアレイ９１，９２は、メモリバンク２１〜２８と比較して回路規模が小さい。しかしながら、スペアメモリアレイ９１，９２を制御する信号のタイミングおよびパルス幅は、通常、メモリバンク２１〜２８を制御する信号のタイミングおよびパルス幅と同じである。そのため、実施の形態５の場合と同様の理由により、無駄な電力を消費することになる。
【００８１】
そこで、実施の形態７の半導体集積回路１Ｇでは、メモリバンク２１〜２８にアクセスするのかスペアメモリアレイ９１，９２にアクセスするのかを決める救済信号を、制御部５の遅延回路５２における行アドレス信号として用いる。その結果、実施の形態１の図４において説明したのと同様に、メモリバンク２１〜２８およびスペアメモリアレイ９１，９２における複数のワード線の立ち上がり時刻を各々最適化することができる。これにより、消費電力が低減化されるとともに、アクセス時間も高速化される。
【００８２】
以上のように、実施の形態７によれば、メモリバンク２１〜２８にアクセスするのかスペアメモリアレイ９１，９２にアクセスするのかを決める救済信号を実施の形態１の遅延回路５２における行アドレス信号として用いることにより、アクセス箇所が異なる場合にも、消費電力の低減およびアクセス時間の高速化が可能となる。
【００８３】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００８４】
【図１】この発明の実施の形態１による半導体集積回路１Ａの概略的な構成を示した概略ブロック図である。
【図２】この発明の実施の形態１による制御部５の構成の一部を示したブロック図である。
【図３】内部クロック信号ｉｎｔＣＬＫの遅延量が一定の場合における各種動作波形を示したタイミング図である。
【図４】この発明の実施の形態１による遅延回路５２の回路構成を示した回路図である。
【図５】この発明の実施の形態２による半導体集積回路１Ｂの概略的な構成を示した概略ブロック図である。
【図６】この発明の実施の形態２によるダミービット線ドライバ６の回路構成を示した回路図である。
【図７】この発明の実施の形態３による半導体集積回路１Ｃの概略的な構成を示した概略ブロック図である。
【図８】この発明の実施の形態４による半導体集積回路１Ｄの概略的な構成を示した概略ブロック図である。
【図９】この発明の実施の形態５による半導体集積回路１Ｅの概略的な構成を示した概略ブロック図である。
【図１０】この発明の実施の形態６による半導体集積回路１Ｆの概略的な構成を示した概略ブロック図である。
【図１１】この発明の実施の形態７による半導体集積回路１Ｇの概略的な構成を示した概略ブロック図である。
【符号の説明】
【００８５】
１Ａ〜１Ｇ  半導体集積回路、２，２Ｂ，２Ｃ，２Ｄ  メモリセルアレイ、３，３１，３２，３Ｅ，３Ｆ  行デコーダ＆ワード線ドライバ、４，４Ｂ，４Ｃ，４Ｄ  入出力部、５，５Ｂ，５Ｃ，５Ｄ  制御部、６，６Ｄ，６１，６２  ダミービット線ドライバ、２１〜２８  メモリバンク、４１〜４４  ローカル入出力部、４５，４６  グローバル入出力部、５１  内部クロック発生回路、５２  遅延回路、５３  制御信号発生回路、９１，９２  スペアメモリアレイ、４０１  ビット線プリチャージ回路、４０２  センスアンプ、５０１，５０５，５０９  遅延素子、５０２，５０６，６０１  インバータ、５０３，５０４，５０７，５０８  トランスファゲート、６０２  ＰチャネルＭＯＳトランジスタ、６０３〜６０６  ＮチャネルＭＯＳトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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