(57)【要約】【課題】  レジスト寸法の微細化が進んでも、所定の形状および寸法を有するポリシリコンパターンが得られる半導体装置の製造方法を実現すること。【解決手段】  半導体装置の製造方法は、シリコン基板１上にポリシリコン層３を形成する工程と、ポリシリコン層３上にフォトレジストマスク５を形成する工程と、フォトレジストマスク５をマスクにしてポリシリコン層３をドライエッチングするとともに、ポリシリコン層を３ドライエッチングしている最中に生成される副生成物６を、フォトレジストマスク５の上面および側面の上に堆積する工程とを有する。【選択図】      図４
2005116753.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にシリコン層を形成する工程と、
前記シリコン層上にレジストマスクを形成する工程と、
前記レジストマスクをマスクにして前記シリコン層をドライエッチングするとともに、前記シリコン層をドライエッチングしている最中に生成される副生成物を、前記レジストマスクの上面および側面の上に堆積する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記副生成物はシリコンおよびシリコン酸化物を含み、前記副生成物中の前記シリコン酸化物の量に対する、前記副生成物中の前記シリコンの量の比は、１以上であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記レジストマスクをマスクにして前記シリコン層をドライエッチングするときに、ＨＢｒガス、Ｃｌ2 ガスおよびＯ2 ガスを含む混合ガスを用いることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記Ｏ2 ガスの流量を４ｓｃｃｍ以上に設定することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記レジストマスクをマスクにして前記シリコン層をドライエッチングするときのエッチング圧力を１０ｍＴｏｒｒ以上に設定することを特徴とする請求項３または４に記載の半導体装置の製造方法。
【請求項６】
前記レジストマスクはゲートパターンを含み、かつ、前記ゲートパターンの幅が１１０ｎｍ以下であることを特徴とする請求項１ないし５のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
前記シリコン層上に反射防止膜を形成する工程をさらに有し、該反射防止膜上に前記レジストマスクを形成し、かつ、前記反射防止膜および前記レジストマスクを細らした後に、該細らしたレジストマスクを用いて前記シリコン層をドライエッチングすることを特徴とする請求項１ないし６のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリコン層をドライエッチングする工程を含む半導体装置の製造方法に関する。
【背景技術】
【０００２】
エッチングプロセスの一つとして、ポリシリコン層のドライエッチングプロセスがある。上記ドライエッチングプロセスは、ポリシリコン層上にレジストマスクを形成する工程と、上記レジストマスクをマスクにして上記ポリシリコン層をＲＩＥ（Reactive Ion Etching）プロセスによりエッチングする工程とを含む。
【０００３】
レジストマスクの強度は、レジスト寸法の微細化に伴い低下する。レジスト寸法が１１０ｎｍ以下の微細寸法になると、ＲＩＥプロセス中に、レジストマスクのパターン（レジストパターン）が変形することが知られている（非特許文献１）。
【０００４】
レジストパターンの変形の原因の一つとして、レジストパターンにイオンが衝突することが考えられる。他の原因としては、レジストパターン上に堆積物が不均一に付着し、レジストパターンの側壁に応力が発生することが考えられる。レジスト寸法が１１０ｎｍ以下になると、レジストパターンの強度が弱くなる。そのため、上記の如きのイオン衝突および応力によって、レジストパターンは容易に変形してしまう。
【０００５】
レジストパターンが変形された状態で、ポリシリコン層のドライエッチングが進められると、所定の形状および寸法を有するポリシリコンパターンが得られなくなる。
【非特許文献１】2001 DRY PROCESS INTERNATIONAL SYMPOSIUM P.17 Study of sub-30nm gate Etching Technology M. Nagase, et. al.
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上述の如く、従来のポリシリコン層のドライエッチングプロセスでは、レジスト寸法の微細化が進むと、レジストパターンが変形してしまう。その結果、レジスト寸法の微細化が進むと、所定の形状および寸法を有するポリシリコンパターンが得られなくなる。
【０００７】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、レジスト寸法の微細化が進んでも、所定の形状および寸法を有するシリコンパターンが得られる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば下記の通りである。
【０００９】
上記目的を達成するために、本発明に係る半導体装置の製造方法は、半導体基板上にシリコン層を形成する工程と、前記シリコン層上にレジストマスクを形成する工程と、前記レジストマスクをマスクにして前記シリコン層をドライエッチングするとともに、前記シリコン層をドライエッチングしている最中に生成される副生成物を、前記レジストマスクの上面および側面の上に堆積する工程とを有することを特徴とする。
【００１０】
本発明の上記ならびにその他の目的と新規な特徴は、本明細書の記載および添付図面によって明らかになるであろう。
【発明の効果】
【００１１】
本発明によれば、レジスト寸法の微細化が進んでも、所定の形状および寸法を有するシリコンパターンが得られる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照しながら本発明の実施形態を説明する。
【００１３】
図１〜図５は、本発明の一実施形態に係るＭＯＳトランジスタの製造プロセスを示す断面図である。
【００１４】
まず、図１に示すように、シリコン基板１上にゲート酸化膜２が形成され、その後、ゲート酸化膜２上に厚さ１７５ｎｍのポリシリコン層３が堆積される。
【００１５】
次に、図２に示すように、ポリシリコン層３上に厚さ８０ｎｍの反射防止膜４が形成され、その後、フォトリソグラフィプロセスにより、反射防止膜４上にフォトレジストマスク５が形成される。フォトレジストマスク５は、幅１１０ｎｍのゲートパターンを含む。
【００１６】
次に、図３に示すように、フォトレジストマスク５をマスクにして反射防止膜４がエッチングされ、その後、フォトレジストマスク５および反射防止膜４の幅が７０ｎｍまで細らせる。
【００１７】
次に、図４に示すように、フォトレジストマスク５をマスクにして、ポリシリコン層３がＲＩＥプロセスによりエッチングされ、ポリシリコンゲート電極（ゲートパターン）３が得られる。図４において、６はポリシリコン層３をＲＩＥプロセスによりエッチングしている最中に生成された副生成物を示している。副生成物６は、フォトレジストマスク５の上面および側面の全体の上に堆積されている。
【００１８】
その後、周知のＭＯＳトランジスタの製造プロセスが続き、図５に示すようなＭＯＳトランジスタが得られる。図５において、７はソース／ドレイン領域を示している。
【００１９】
図４に示したＲＩＥプロセスは、例えば、ＩＣＰ型のプラズマエッチング装置を用いて行われる。エッチングガスには、ＨＢｒガス、Ｃｌ2 ガスおよびＯ2 ガスを含む混合ガスが用いられる。上記Ｏ2 のガス流量は４ｓｃｃｍである。エッチング圧力は１２ｍＴｏｒｒに設定される。上記Ｏ2 のガス流量が４ｓｃｃｍ以上、上記エッチング圧力が１０ｍＴｏｒｒ以上であれば、後述する効果が容易に得られることが確認された。
【００２０】
上記の如きのＲＩＥプロセスによれば、図４に示すように、ポリシリコン層３のエッチングの最中にレジストマスクのパターンの変形は生じず、所定の形状および寸法を有するポリシリコンゲート電極３が得られる。
【００２１】
図６に、本実施形態のポリシリコン層のＲＩＥプロセス後のポリシリコンパターンの顕微鏡写真（断面ＳＥＭ写真）を示す。また、図７に従来のポリシリコン層のＲＩＥプロセス後のポリシリコンパターンの顕微鏡写真（断面ＳＥＭ写真）を示す。
【００２２】
図６および図７から、従来のポリシリコン層のＲＩＥプロセスで生じていたポリシリコンパターンの変形は、本実施形態のポリシリコン層のＲＩＥプロセスでは生じていないことが分かる。
【００２３】
図８に、本実施形態のポリシリコン層のＲＩＥプロセス後のフォトレジストマスクの表面のオージェ分析結果、図９に、従来のポリシリコン層のＲＩＥプロセス後のフォトレジストマスクの表面のオージェ分析結果を示す。図８および図９中のＰ１〜Ｐ３は、図４のポリシリコン層５の表面のＰ１〜Ｐ３の位置に相当する。
【００２４】
図８および図９から、本実施形態のフォトレジストマスクの表面上のシリコンの量（カウント数）は、従来のフォトレジストマスクのそれに比べて、多いことが分かる。具体的には、本実施形態によれば、Ｓｉ／ＳｉＯ2 ≧１となる量のシリコンを含む副生成物６がフォトレジストマスク５の表面上に付着する。また、フォトレジストマスク５の側面および上面の上にシリコンを含む副生成物６が一様に付着されていることが分かった。
【００２５】
以上のことから、本実施形態の方法で、フォトレジストマスク５およびポリシリコンゲート電極３に変形が生じない理由として、以下のことが考えられる。
【００２６】
フォトレジストマスク５の表面は、ＲＩＥプロセスの最中に、大量のシリコンを含む副生成物６により均一に覆われる。大量のシリコンを含む副生成物６は堅い薄膜として機能する。この堅い薄膜によって、レジストパターンの変形原因である、レジストパターンに衝突するイオンの影響、および、レジストパターンに不均一に付着した堆積物の影響は十分に軽減される。
【００２７】
したがって、ポリシリコン層のＲＩＥプロセス中におけるフォトレジストマスク５の変形は防止される。そして、ポリシリコン層３は、変形が無いフォトレジストマスク５をマスクに用いてエッチングされるので、変形が無いポリシリコンゲート電極３、つまり所定の形状および寸法を有するポリシリコンゲート電極３が得られる。すなわち、本実施形態によれば、副生成物６中のシリコン酸化物の量に対する副生成物６中のシリコンの量の比を１以上にすることにより、フォトレジストマスク５の変形を効果的に防止でき、これにより、所定の形状および寸法を有するポリシリコンゲート電極３が得られるようになる。
【００２８】
なお、本発明は、上記実施形態に限定されるものではない。例えば、上記実施形態では、ポリシリコンゲート電極を用いたが、ポリメタルゲート電極等のポリシリコン層を含むゲート電極にも適用できる。また、本発明は、ゲートパターン以外のパターンにも適用できる。
【００２９】
さらに、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【００３０】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
【図面の簡単な説明】
【００３１】
【図１】本発明の一実施形態に係るＭＯＳトランジスタの製造プロセスを示す断面図。
【図２】図１に続く同ＭＯＳトランジスタの製造プロセスを示す断面図。
【図３】図２に続く同ＭＯＳトランジスタの製造プロセスを示す断面図。
【図４】図３に続く同ＭＯＳトランジスタの製造プロセスを示す断面図。
【図５】図４に続く同ＭＯＳトランジスタの製造プロセスを示す断面図。
【図６】実施形態のポリシリコン層のＲＩＥプロセス後のポリシリコンパターンの顕微鏡写真（断面ＳＥＭ写真）。
【図７】従来のポリシリコン層のＲＩＥプロセス後のポリシリコンパターンの顕微鏡写真（断面ＳＥＭ写真）。
【図８】本実施形態のポリシリコン層のＲＩＥプロセス後のフォトレジストマスクの表面のオージェ分析結果を示す図。
【図９】従来のポリシリコン層のＲＩＥプロセス後のフォトレジストマスクの表面のオージェ分析結果を示す図。
【符号の説明】
【００３２】
１…シリコン基板、２…ゲート酸化膜、３…ポリシリコン層（ポリシリコンゲート電極）、４…反射防止膜、５…フォトレジストマスク、６…副生成物、７…ソース／ドレイン領域。
【図１】
2005116753.tif 000003
【図２】
2005116753.tif 000004
【図３】
2005116753.tif 000005
【図４】
2005116753.tif 000006
【図５】
2005116753.tif 000007
【図６】
2005116753.tif 000008
【図７】
2005116753.tif 000009
【図８】
2005116753.tif 000010
【図９】
2005116753.tif 000011