(57)【要約】 【課題】  １つの初期化ビット信号の1つのビット設定入力の供給でメモリ回路の初期化を達成する。【解決手段】  メモリ回路の各記憶素子回路への初期化信号を１本の信号線１４で供給し、該初期化信号でソース電極が高電源Ｖddに接続されているｐＭＯＳ ００-1をオン状態に遷移させる。この遷移でインバータ００-3の入力及びインバータ００-4の出力を高レベルの電圧（“１”）に安定させ、インバータ００-3の出力及びインバータ００-4の入力を低レベルの電圧（“０”）に安定させる。これらの電圧は、低電源Ｖssにソース電極を接続したｎＭＯＳ ００-6及び高電源Ｖddにソース電極を接続したｎＭＯＳ ００-7のゲート電極に印加される。ｎＭＯＳ ００-6はオン状態になり、ｎＭＯＳ ００-7はオフ状態になるので、互いに接続されているドレイン電極は低レベルの電圧（“０”）となる。【選択図】      図１
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【特許請求の範囲】
【請求項１】
ビット設定指定信号に基づいてビット信号が第１のビット設定入力に供給され、かつ、反転ビット信号が第2のビット設定入力に供給されて２つの論理状態のうちの前記ビット信号対応の論理状態に設定される複数のビット保持回路を有するメモリ回路において、前記ビット保持回路の各々を２つの前記論理状態のうちのいずれか一方の論理状態に初期的に設定するメモリ回路の初期化方法であって、
前記ビット信号を前記ビット保持回路に設定させない信号レベルの前記ビット設定指定信号を前記ビット保持回路に供給し、
１つの初期化ビット信号を前記ビット保持回路の前記第１又は第2のビット設定入力のいずれか一方に供給し、
前記ビット保持回路の一方の前記ビット設定入力に供給される前記初期化ビット信号に基づいて２つの前記論理状態のうちのいずれか一方の前記論理状態を設定することを特徴とするメモリ回路の初期化方法。
【請求項２】
前記初期化ビット信号は、初期化制御信号に応答して設定したい前記論理状態対応の電圧レベルで供給されることを特徴とする請求項１記載のメモリ回路の初期化方法。
【請求項３】
前記電圧レベルは、設定したい前記論理状態対応の電圧源の電圧レベルであることを特徴とする請求項２記載のメモリ回路の初期化方法。
【請求項４】
前記電圧レベルは、設定したい前記論理状態対応の電圧レベルのパルスで供給されることを特徴とする請求項２記載のメモリ回路の初期化方法。
【請求項５】
前記初期化ビット信号は、前記ビット保持回路の各々に所定の分配態様で供給されることを特徴とする請求項１、２、３又は４記載のメモリ回路の初期化方法。
【請求項６】
前記分配態様は、複数の前記ビット保持回路の各々に単一の信号供給路で供給される態様であることを特徴とする請求項５記載のメモリ回路の初期化方法。
【請求項７】
ビット信号線に接続される第１の電界効果トランジスタと、反転ビット線に接続される第2の電界効果トランジスタと、前記第１の電界効果トランジスタの出力に第１のビット設定入力を接続し、かつ、前記第2の電界効果トランジスタの出力に第2のビット設定入力を接続するビット保持回路とを複数有し、
ビット設定指定回路からビット設定指定信号が前記第１の電界効果トランジスタ及び前記第2の電界効果トランジスタの制御電極に供給され、
前記ビット保持回路は、前記ビット設定指定信号が前記第１の電界効果トランジスタ及び前記第2の電界効果トランジスタの制御電極に供給されるときに、前記両電界効果トランジスタの出力の各々に生ずる電圧レベルが対応する前記ビット設定入力に供給され、前記両電圧レベルに応答して２つの論理状態のうちの前記電圧レベル対応の論理状態に設定されるように構成されるメモリ回路であって、
前記第１及び第2のビット設定入力のうちのいずれか一方のビット設定入力に接続され、初期化制御信号に応答して２つの前記論理状態のうちのいずれか一方の論理状態に対応する電圧レベルを一方の前記ビット設定入力に供給する前記ビット保持回路毎の電圧供給手段と、
該電圧供給手段の各々に前記初期化制御信号を分配する分配手段とを備え、
前記ビット設定指定回路は、初期化時に前記第１の電界効果トランジスタ及び前記第2の電界効果トランジスタを開放状態に設定させる電圧レベルで前記ビット設定指定信号を出力することを特徴とするメモリ回路。
【請求項８】
前記電圧レベルは、設定したい前記論理状態対応の電圧源の電圧レベルであることを特徴とする請求項７記載のメモリ回路。
【請求項９】
前記電圧レベルは、設定したい前記論理状態対応の電圧レベルのパルスで供給されることを特徴とする請求項７記載のメモリ回路。
【請求項１０】
前記分配手段は、複数の前記ビット保持回路の各々に接続される単一の信号供給路であることを特徴とする請求項７、８又は９記載のメモリ回路。
【請求項１１】
前記電圧供給手段は、前記初期化制御信号の印加で低インピーダンス状態になる半導体回路であることを特徴とする請求項７、８、９又は１０記載のメモリ回路。
【請求項１２】
前記半導体回路は、１個の電界効果トランジスタであることを特徴とする請求項１１記載のメモリ回路。
【請求項１３】
前記電界効果トランジスタは、ｎＭＯＳ又はｐＭＯＳであることを特徴とする請求項１２記載のメモリ回路。
【請求項１４】
複数の前記ビット保持回路は、二次元で配列されてワードを記憶するメモリセルとされ、前記ビット設定値指定回路は、前記メモリセルの書き込みアドレスデコーダ回路であり、前記ビット設定指定信号は、初期化時に前記書き込みアドレスデコーダ回路から前記ワード毎に書き込みアドレスデコード信号として出力され、該書き込みアドレスデコード信号は、書き込みイネーブル信号に応答して前記ワードを構成する各メモリセルの前記第１の電界効果トランジスタ及び前記第2の電界効果トランジスタを開放状態に設定させる電圧レベルの信号であることを特徴とする請求項７乃至１３のいずれか一に記載のメモリ回路。
【請求項１５】
前記ビット保持回路は、互いの入力と出力とが相互に接続される2個のインバータであることを特徴とする請求項７乃至１４のいずれか一に記載のメモリ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、メモリ回路の初期化方法及びメモリ回路に関し、詳しくは１つの初期化ビット信号をビット保持回路の１つのビット設定入力に供給してビット保持回路の初期化を行うメモリ回路の初期化方法及びメモリ回路に関する。
【背景技術】
【０００２】
大規模集積回路（以下、ＬＳＩという）は、その動作が正常に動作するか否かを検証する必要がある。その検証は、一般に、ＬＳＩの入力に所定のテストパターンを印加して行われる。このテストパターンを用いてのＬＳＩの検証は、ＬＳＩの大規模化に伴って検証対象項目が増大するので、テストパターン長が長大になる一方、ＬＳＩテスタで使用可能のテストパターン長には制限がある。
【０００３】
また、ＬＳＩには、メモリ回路を搭載したものがある。このようなＬＳＩにおいて、メモリ回路の出力データを有効なデータとしてその検証を行う場合には、メモリ回路の初期化が完了するまでは、ＬＳＩの検証をできない。すなわち、メモリ回路は、各アドレスに対する記憶素子回路にデータを書き込むまでは、不定の出力データを出力しているからである。
【０００４】
したがって、メモリ回路を搭載したＬＳＩの検証を行うに際しては、最初にメモリ回路の初期化をテストパターンで行い、その初期化後にメモリ回路以外の論理回路の検証を行うようにしている。
しかし、メモリ回路を多数搭載するＬＳＩの検証には、それらメモリ回路の初期化のために膨大なテストパターンが必要となるために、その論理回路に残されるテストパターン長は限られて来るので、上記ＬＳＩ内の論理回路の検証を十分に行うことはできなくなる。
このような技術的課題を解決するための技術的手段が開発されている。
【０００５】
例えば、特許文献１には、クリア機能付き記憶素子が記載されている。
図７に示すように、この記憶素子のメモリセルアレイ１０２を初期化するに際して、クリア指示信号１０４が入力されると、カウンタ１０６がリセットされ、かつ、クリア中を示すフリップフロップ回路（以下、ＦＦ回路という）１０８がセットされる。
ＦＦ回路１０８のセットにより、発振回路１１０、アンドゲート１１２、遅延回路１１４及びアンドゲート１１６から構成されるカウントアップ制御回路によってカウンタ１０６のカウントアップが順次行われる。また、ＦＦ回路１０８のセットにより、セレクタ１１８は、カウンタ１０６から出力されるアドレス信号の選択に切り換えられる。
【０００６】
セレクタ１１８から出力されるアドレス信号は、アドレスデコーダ及びドライバ１２０を経てメモリセルアレイ１０２に供給される。
そのメモリセルアレイ１０２に初期化用のデータ入力信号１２２がアンドゲート１２４を経て供給されてメモリセル１０２に書き込まれる。
【０００７】
このようにして、１つのメモリセルへの書き込みが行われると、上記カウンタ１０６は、上記カウントアップ制御回路によって順次アドレスの更新が行われると共に、初期化用のデータ入力信号が上述のところと同様にしてメモリセルアレイ１０２に供給され、更新されるアドレス対応のメモリセルに書き込まれる。
以下同様にして、メモリセルアレイのすべてのメモリセルへの書き込み、すなわち、メモリセルアレイの初期化をアドレス順に行うという技術が特許文献１に記載されている。
【０００８】
特許文献１に記載される技術と同様に、メモリの初期化を行う技術が、特許文献２に記載されている。
すなわち、図８に示すように、リングオシレータ２０２、カウンタ２０４、書込データ選択回路２０６、書込アドレス信号選択回路２０８及び書込制御信号選択回路２１０を必要とする。書込データ選択回路２０６は、１ビット選択回路２０６-1乃至１ビット選択回路２０６-5から成る。また、書込アドレス信号選択回路２０８は、１ビット選択回路２０８-1乃至１ビット選択回路２０８-3から成る。
【０００９】
このメモリ初期化回路は、次のように動作する。
リセット信号に応答してリングオシレータ２０２から高速クロック信号が発生される。この高速クロック信号によってカウントアップされるカウンタ２０４からメモリの全アドレスが、リセット信号の期間中に、順次発生される。
この発生と同期して、上記高速クロック信号が上記リセット信号の制御の下に書込制御信号選択回路２１０で選択されて書込制御信号としてメモリ２１２に供給され、かつ、上記リセット信号の制御の下に初期値データが書込データ選択回路２０６で選択されてメモリ２１２に供給される。
上記アドレスの発生と、書込制御信号のメモリ２１２への供給と、初期値データのメモリ２１２への供給とにより、メモリ２１２の各アドレスは順番に初期化される。
【００１０】
特許文献３には、スタティックＲＡＭのすべてのメモリセルを一括して初期化する技術が記載されている。この技術は、各メモリセルに初期化データを書き込むための２個の初期化用のＭＯＳＦＥＴ（電界効果トランジスタ）を接続し、この２個のＭＯＳＦＥＴを介して初期化データをすべてのメモリセルに一斉に書き込み、全メモリセルの記憶内容を論理値“１”又は“０”に設定するものである。
【００１１】
メモリセル毎に、一方の入力を他方の出力に接続した２個のインバータ３０２、３０４から成るメモリセル（ラッチ回路）３０５の一方の端子に初期化用の第１のＭＯＳＦＥＴ３０６のドレイン電極又はソース電極の一方を接続する一方、その他方を電源供給線に接続する。そのメモリセル（ラッチ回路）３０５の他方の端子に初期化用の第２のＭＯＳＦＥＴ３０８のドレイン電極又はソース電極の一方を接続する一方、その他方を接地線に接続する。
【００１２】
そして、第１のＭＯＳＦＥＴ３０６のゲート電極を制御回路３１０を介して初期化データが供給される入力端子３１２に接続すると共に、第２のＭＯＳＦＥＴ３０８のゲート電極を上記制御回路３１０の出力にインバータ３１４を介して接続してその要部が構成されている。
これに加えて、メモリセル毎に、メモリセル３０５の一方の端子に第３のＭＯＳＦＥＴ３１６のドレイン電極又はソース電極の一方を接続する一方その他方をビット線３１８に接続し、メモリセル３０５の他方の端子に第４のＭＯＳＦＥＴ３２０のドレイン電極又はソース電極の一方を接続する一方その他方を反転ビット線３２２に接続してスタティックＲＡＭの全体が構成されている。反転ビット線３２２は、インバータ３２４を介してビット線３１８に接続されている。
【００１３】
なお、第１のＭＯＳＦＥＴ３２６及び第2のＭＯＳＦＥＴ３２８は、上記とは異なる論理値をメモリセルに書き込む場合のメモリ初期化回路の他の構成例である。また、ビット線３３８は、ワードを構成する他のビット対応のものであり、インバータ３３４は、ビット線３３８上のビットを反転するためのものである。
【００１４】
【特許文献１】特開昭５７−１６２１６０号公報
【特許文献２】特開２００１−１７５４９６号公報
【特許文献３】特開平５−１０１６６８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
特許文献１に記載される技術は、リセット信号に応答して内部的に書き込みタイミングパルスを順次発生する複雑な回路、つまり、初期化用の制御回路を設け、この制御回路から発生する書き込みタイミングパルス、すなわち、書き込みアドレスを用いてすべての記憶セルを順番に初期化しているので、回路の複雑化、回路規模の増大、初期化に要する回路のコスト高が避けられないばかりでなく、クリア機能付き記憶素子の初期化に時間が掛かり、ＬＳＩ全体の検証の効率化が阻害される。
また、この技術になるクリア機能付き記憶素子を搭載するＬＳＩにおいて、その記憶素子のワード数が多くなると、ＬＳＩの論理回路の初期化と記憶素子の初期化との間に時間的なずれが発生する。これは、装置システムのパワーオンクリア等のＬＳＩを初期化するための信号のアクティブ時間と記憶素子初期化時間との間に相関関係がないことによる。
上記時間的なずれが生じ、記憶素子の初期化がＬＳＩの論理回路の初期化前に完了すると、背景の技術の項で説明した技術的課題が解決されないまま残る。
【００１６】
特許文献２に記載される技術についても、特許文献１と同様の技術的課題が存在する。
すなわち、リングオシレータ２０２、カウンタ２０４、書込データ選択回路２０６、書込アドレス信号選択回路２０８及び書込制御信号選択回路２１０を必要とし、メモリ２１２の全アドレスの発生は、リングオシレータ２０２とカウンタ２０４とにより順次行われ、発生される順次のアドレスは、書込アドレス信号選択回路２０８によって選択されてメモリ２１２に供給され、書込制御信号としての高速クロック信号は、書込制御信号選択回路２１０で選択されてメモリ２１２に供給され、初期値データは、書込データ選択回路２０６で選択されてメモリ２１２に供給されるからである。
【００１７】
また、特許文献３に記載される技術は、上述した特許文献１及び特許文献２のように、記憶素子乃至メモリの初期化をアドレス順でなく、スタティックＲＡＭのメモリセル全部を一斉に初期化するので、初期化を順次にする場合に生ずる技術的課題は無くなる。
しかし、次のような技術的課題がある。
先ず、メモリセル毎に当該メモリセルを初期化するために設けられた２個のＭＯＳＦＥＴを制御するための回路、これらＭＯＳＦＥＴへの配線が必要になるため、スタティックＲＡＭの回路規模の増大が避けられない。
また、スタティックＲＡＭがＬＳＩに搭載される場合には、その回路基板の回路形成領域を多く消費してしまう。
【００１８】
また、各メモリセルを初期化するための初期値をスタティックＲＡＭに設けた入力端子から与える構成であるため、メモリ回路自体の入力端子数が増加し、ＬＳＩ内部の配線（レイアウト）に影響を与えてしまう。
【００１９】
この発明は、上述の事情に鑑みてなされたもので、１つの初期化ビット信号をビット保持回路１つのビット設定入力に供給させてその論理状態を初期的に設定することができるメモリ回路の初期化方法及びメモリ回路を提供することを目的としている。
【課題を解決するための手段】
【００２０】
上記課題を解決するために、請求項１記載の発明は、ビット設定指定信号に基づいてビット信号が第１のビット設定入力に供給され、かつ、反転ビット信号が第2のビット設定入力に供給されて２つの論理状態のうちの上記ビット信号対応の論理状態に設定される複数のビット保持回路を有するメモリ回路において、上記ビット保持回路の各々を２つの上記論理状態のうちのいずれか一方の論理状態に初期的に設定するメモリ回路の初期化方法に係り、上記ビット信号を上記ビット保持回路に設定させない信号レベルの上記ビット設定指定信号を上記ビット保持回路に供給し、１つの初期化ビット信号を上記ビット保持回路の上記第１又は第2のビット設定入力のいずれか一方に供給し、上記ビット保持回路の一方の上記ビット設定入力に供給される上記初期化ビット信号に基づいて２つの上記論理状態のうちのいずれか一方の上記論理状態を設定することを特徴としている。
【００２１】
請求項２記載の発明は、請求項１記載のメモリ回路の初期化方法に係り、上記初期化ビット信号は、初期化制御信号に応答して設定したい上記論理状態対応の電圧レベルで供給されることを特徴としている。
【００２２】
請求項３記載の発明は、請求項２記載のメモリ回路の初期化方法に係り、上記電圧レベルは、設定したい上記論理状態対応の電圧源の電圧レベルであることを特徴としている。
【００２３】
請求項４記載の発明は、請求項２記載のメモリ回路の初期化方法に係り、上記電圧レベルは、設定したい上記論理状態対応の電圧レベルのパルスで供給されることを特徴としている。
【００２４】
請求項５記載の発明は、請求項１、２、３又は４記載のメモリ回路の初期化方法に係り、上記初期化ビット信号は、上記ビット保持回路の各々に所定の分配態様で供給されることを特徴としている。
【００２５】
請求項６記載の発明は、請求項５記載のメモリ回路の初期化方法に係り、上記分配態様は、複数の上記ビット保持回路の各々に単一の信号供給路で供給される態様であることを特徴としている。
【００２６】
請求項７記載の発明は、ビット信号線に接続される第１の電界効果トランジスタと、反転ビット線に接続される第2の電界効果トランジスタと、上記第１の電界効果トランジスタの出力に第１のビット設定入力を接続し、かつ、上記第2の電界効果トランジスタの出力に第2のビット設定入力を接続するビット保持回路とを複数有し、ビット設定指定回路からビット設定指定信号が上記第１の電界効果トランジスタ及び上記第2の電界効果トランジスタの制御電極に供給され、上記ビット保持回路は、上記ビット設定指定信号が上記第１の電界効果トランジスタ及び上記第2の電界効果トランジスタの制御電極に供給されるときに、上記両電界効果トランジスタの出力の各々に生ずる電圧レベルが対応する上記ビット設定入力に供給され、上記両電圧レベルに応答して２つの論理状態のうちの上記電圧レベル対応の論理状態に設定されるように構成されるメモリ回路に係り、上記第１及び第2のビット設定入力のうちのいずれか一方のビット設定入力に接続され、初期化制御信号に応答して２つの上記論理状態のうちのいずれか一方の論理状態に対応する電圧レベルを一方の上記ビット設定入力に供給する上記ビット保持回路毎の電圧供給手段と、該電圧供給手段の各々に上記初期化制御信号を分配する分配手段とを備え、上記ビット設定指定回路は、初期化時に上記第１の電界効果トランジスタ及び上記第2の電界効果トランジスタを開放状態に設定させる電圧レベルで上記ビット設定指定信号を出力することを特徴としている。
【００２７】
請求項８記載の発明は、請求項７記載のメモリ回路に係り、上記電圧レベルは、設定したい上記論理状態対応の電圧源の電圧レベルであることを特徴としている。
【００２８】
請求項９記載の発明は、請求項７記載のメモリ回路に係り、上記電圧レベルは、設定したい上記論理状態対応の電圧レベルのパルスで供給されることを特徴としている。
【００２９】
請求項１０記載の発明は、請求項７、８又は９記載のメモリ回路に係り、上記分配手段は、複数の上記ビット保持回路の各々に接続される単一の信号供給路であることを特徴としている。
【００３０】
請求項１１記載の発明は、請求項７、８、９又１０記載のメモリ回路に係り、上記電圧供給手段は、上記初期化制御信号の印加で低インピーダンス状態になる半導体回路であることを特徴としている。
【００３１】
請求項１２記載の発明は、請求項１１記載のメモリ回路に係り、上記半導体回路は、１個の電界効果トランジスタであることを特徴としている。
【００３２】
請求項１３記載の発明は、請求項１２記載のメモリ回路に係り、上記電界効果トランジスタは、ｎＭＯＳ又はｐＭＯＳであることを特徴としている。
【００３３】
請求項１４記載の発明は、請求項７乃至１３のいずれか一に記載のメモリ回路に係り、複数の上記ビット保持回路は、二次元で配列されてワードを記憶するメモリセルとされ、上記ビット設定値指定回路は、上記メモリセルの書き込みアドレスデコーダ回路であり、上記ビット設定指定信号は、初期化時に上記書き込みアドレスデコーダ回路から上記ワード毎に書き込みアドレスデコード信号として出力され、該書き込みアドレスデコード信号は、書き込みイネーブル信号に応答して上記ワードを構成する各メモリセルの上記第１の電界効果トランジスタ及び上記第2の電界効果トランジスタを開放状態に設定させる電圧レベルの信号であることを特徴としている。
【００３４】
請求項１５記載の発明は、請求項７乃至１４のいずれか一に記載のメモリ回路に係り、上記ビット保持回路は、互いの入力と出力とが相互に接続される2個のインバータであることを特徴としている。
【発明の効果】
【００３５】
上記の発明の構成によれば、１つの初期化ビット信号をビット設定回路の１つのビット設定入力に供給してメモリ回路を初期化することができる。これにより、メモリ回路の初期化に必要な回路の簡略化が達成される。メモリ回路が搭載されるＬＳＩの基板面積の有効利用が図れる。
【発明を実施するための最良の形態】
【００３６】
この発明の実施形態は、メモリ回路を構成するビット保持回路の各々への通常のビット設定機能を禁止しつつ、そのビット保持回路の１つのビット設定入力に初期化ビット信号を入力させてビット保持回路の初期化を行うようにして構成される。
【実施例１】
【００３７】
図１は、この発明の実施例１であるメモリ回路を示す図、また、図２は、同メモリ回路の動作を説明するためのタイムチャートである。
この実施例のメモリ回路１０は、メモリ回路の初期化のための初期値を単一の信号線で供給して初期値を各記憶素子回路に同時に設定する回路であり、（ｍ＋１）ビットから成るワードを（ｎ＋１）個記憶する（ｎ＋１）×（ｍ＋１）個の記憶素子回路１２００〜１２ｎｍと（ｎ＝０、１、２、…、ｎのうちの１つ、ｍ＝０、１、２、…、ｍのうちの１つ）、（ｎ＋１）×（ｍ＋１）個の記憶素子回路１２００〜１２ｎｍに共通に接続されたメモリ回路初期化信号線１４と、各ワードの対応ビットを記憶する記憶素子回路の各々に接続された書き込みドライバ１６０〜１６ｍと、各ワードの対応ビットを記憶する記憶素子回路の各々に接続されたセンスアンプ回路１８０〜１８ｍと、ワード毎に当該ワードの各記憶素子回路に共通に書き込みアドレスデコード出力ＷＡＤ０〜ＷＡＤｎを接続した書き込みアドレスデコーダ回路２０と、ワード毎に当該ワードの各記憶素子回路に共通に読み出しアドレスデコード出力ＲＡＤ０〜ＲＡＤｎを接続した読み出しアドレスデコーダ回路２２と構成されている。
なお、ｎ×ｍ個の記憶素子回路１２００〜１２ｎｍは、ｎ行、ｍ列のマトリクス状に配置されている。
【００３８】
ｎ×ｍ個の記憶素子回路１２００〜１２ｎｍは、すべて同一の構成であるので、記憶素子回路１２００について、その詳細な構成を説明する。
この記憶素子回路１２００は、そのビット保持回路（ラッチ回路）の1つのビット設定入力に初期化ビットを入力させるようにして構成されている。上記記憶素子回路１２００は、次のように構成されている。
【００３９】
互いの入力と出力とを相互に接続したインバータ００-3及び００-4（ラッチ回路）がＮチャネル型ＭＯＳトランジスタ（以下、ｎＭＯＳという）００-2のドレイン電極とｎＭＯＳ００-5のドレイン電極との間に接続され、ｎＭＯＳ００-6及びｎＭＯＳ００-7が負電源（又は接地電位）Ｖssと正電源Ｖddとの間に接続される。
ｎＭＯＳ００-2のソース電極は、書き込みドライバ回路１６０の第１の出力１６００に接続され、ｎＭＯＳ００-5のソース電極は、書き込みドライバ回路１６０の第２の出力１６０１に接続されている。
ｎＭＯＳ ００-2、ｎＭＯＳ ００-5のゲート電極には、書き込みアドレスデコーダ回路２０の書き込みアドレスデコード出力ＷＡＤ０が接続されている。
【００４０】
ｎＭＯＳ００-2のドレイン電極は、ｎＭＯＳ００-6のゲート電極に接続され、ｎＭＯＳ００-5のドレイン電極はｎＭＯＳ００-7のゲート電極に接続されている。
そして、ｎＭＯＳ００-6及びｎＭＯＳ００-7のドレイン電極同士は接続され、ｎＭＯＳ００-6のソース電極は負電源Ｖssに接続される一方、ｎＭＯＳ００-7のソース電極は正電源Ｖddに接続される。
ｎＭＯＳ００-6及びｎＭＯＳ００-7の互いに接続されたドレイン電極は、ｎＭＯＳ００-8のソース電極に接続され、ｎＭＯＳ００-8のゲート電極は読み出しアドレスデコーダ回路２２のデコード出力ＲＡＤ０に接続され、ｎＭＯＳ００-8のドレイン電極はセンスアンプ回路１８０の入力に接続されている。
【００４１】
このように構成される上記記憶素子回路１２００のｎＭＯＳ００-2と、互いの入力と出力とが相互に接続されたインバータ００-3及び００-4との接続点と正電源Ｖddとの間に、Ｐチャネル型ＭＯＳトランジスタ（以下、ｐＭＯＳという）００-1が接続され、このｐＭＯＳ ００-1のゲート電極に上述したメモリ回路初期化信号供給線（以下、初期化信号供給線いう）１４が接続されて実施例１の特徴部分が構成されている。
上記接続のインバータ００-3とインバータ００-4とがビット保持回路を構成する。
また、他の記憶素子回路１２０１乃至１２０ｍ、１２１０乃至１２ｎｍについても、同様である。
【００４２】
なお、記憶素子回路１２００と共に１つのワードを構成する記憶素子回路１２０１乃至１２０ｍは、書き込みアドレスデコーダ回路２０の書き込みデコード出力ＷＡＤ０及び読み出しアドレスデコーダ回路２２の読み出しデコード出力ＲＡＤ０が接続される。
また、各ワードを構成する記憶素子回路１２ｉ０乃至１２ｉｍ（ここでのｉは、２、３、…ｎのうちの１つ）のうちの残りの記憶素子回路１２１１乃至１２１ｍ、１２２１乃至１２２ｍ、…、１２ｎ１乃至１２ｎｍは、書き込みアドレスデコーダ回路２０の対応する書き込みデコード出力ＷＡＤ１〜ＷＡＤｎ及び読み出しアドレスデコーダ回路２２の対応する読み出しデコード出力ＲＡＤ１〜ＲＡＤｎに接続されている。
【００４３】
そして、初期化信号供給線１４に初期化信号入力端子（以下、入力端子という）２４に接続される。入力端子２４は、また、ＬＳＩ全体を初期化するための信号（ＬＳＩ初期化信号）を供給する信号線に接続されている。
書き込みドライバ１６０〜１６ｍの第１の入力の各々に、それぞれ、ワードのビットに対応する書き込みデータバス入力端子２６０〜２６ｍが接続され、また、書き込みドライバ１６０〜１６ｍの第２の入力の各々には書き込みイネーブル端子２８が並列に接続される。
【００４４】
書き込みアドレスデコーダ回路２０には、書き込みアドレスバス端子３２を介して書き込みアドレスが供給される。書き込みアドレスは、（ｎ＋１）個のアドレスを指定し得るｐビットから成る。
したがって、書き込みアドレスバス端子３２は、ｐ個の端子から成るが、それらの端子を代表して書き込みアドレスバス端子３２と表す。
【００４５】
読み出しアドレスデコーダ回路２２には、読み出しアドレスバス端子３４を介して読み出しアドレスが供給される。読み出しアドレスは、（ｎ＋１）個のアドレスを指定し得るｐビットから成る。
したがって、読み出しアドレスバス端子３４は、ｐ個の端子から成るが、それらの端子を代表して読み出しアドレスバス端子３４と表す。
【００４６】
入力端子２４にはＬＳＩ初期化信号が供給され、書き込みデータバス入力端子２６０〜２６ｍには、それぞれ、書き込みデータの対応ビット信号が供給され、そして書き込みイネーブル端子２８には書き込みイネーブル信号が供給される。
また、書き込みイネーブル端子２８は、書き込みアドレスデコーダ回路２０に接続されている。
【００４７】
書き込みアドレスデコーダ回路２０は、書き込みイネーブル端子２８から供給される書き込みイネーブル信号が高レベルにあると、書き込みアドレスデコーダ回路２０に供給されるアドレス信号の如何を問わず、その書き込みデコード出力ＷＡＤ０乃至ＷＡＤｎに論理値“０”を出力し、書き込みイネーブル信号が低レベルにあり、かつ、アドレス信号が入力されると、当該アドレス信号対応の書き込みデコード出力ＷＡＤｉ（ｉは０乃至ｎのうちの１つ）に論理値“１”を出力する。
【００４８】
センスアンプ回路１８０〜１８ｍは、すべて同一の構成であるので、センスアンプ回路１８０について、その詳細な構成を説明する。
センスアンプ回路１８０は、負電源Ｖssと正電源Ｖddとの間に、ｎＭＯＳ ０-1とｐＭＯＳ ０-2とが両トランジスタのドレイン電極同士を接続して直列に接続されると共に、ｎＭＯＳ ０-3とｐＭＯＳ ０-4とが両トランジスタのドレイン電極同士を接続して直列に接続されている。
そして、ｎＭＯＳ ０-1のソース電極とｎＭＯＳ０-3のソース電極とは、互いに接続されて負電源Ｖssに接続され、ｐＭＯＳ ０-2のソース電極とｐＭＯＳ ０-4のソース電極とは、互いに接続されて正電源Ｖddに接続されている。
【００４９】
この構成に成るセンスアンプ回路１８０のｎＭＯＳ ０-1及びｐＭＯＳ ０-2のゲート電極は互いに接続されて上述した記憶素子回路１２００〜記憶素子回路１２ｎ０の出力１２０に接続される一方、ｎＭＯＳ ０-3及びｐＭＯＳ ０-4のゲート電極は、互いに接続されて読み出しデータバス出力端子３００に接続されている。
【００５０】
センスアンプ回路１８１〜１８ｍも同じように構成され、センスアンプ回路１８１のｎＭＯＳ １-1及びｐＭＯＳ １-2のゲート電極は互いに接続されて上述した記憶素子回路１２０１〜記憶素子回路１２ｎ１の出力１２１に接続される一方、ｎＭＯＳ １-3及びｐＭＯＳ １-4のゲート電極は、互いに接続されて読み出しデータバス出力端子３０１に接続されている。
以下同様に、センスアンプ回路１８２〜１８ｍも同じように構成される。
センスアンプ回路１８１〜センスアンプ回路１８ｍの出力は、同様に、読み出しデータバス出力端子３０１〜読み出しデータバス出力端子３０ｍに接続されている。
【００５１】
次に、図１及び図２を参照して、この実施例の動作について説明する。
先ず、ＬＳＩに搭載されているメモリ回路１０の初期化について説明する。
メモリ回路１０の初期化に際して、ＬＳＩの外部からパワーオンリセット等のＬＳＩ初期化信号がＬＳＩに入力される。このＬＳＩ初期化信号は、ＬＳＩ内のメモリ回路以外の回路、例えば、論理回路の初期化のためにも用いられる。
上記ＬＳＩ初期化信号がＬＳＩに入力される、すなわち、アクティブ（この実施例では負論理としているので、論理値が“０”）となると（図２の（１））、そのＬＳＩ初期化信号は、入力端子２４からメモリ回路１０のすべての記憶素子回路１２ｉｊ（ｉ＝０、１、２、…、ｎのうちの１つ、ｊ＝０、１、２、…、ｍのうちの１つ）に供給される。
【００５２】
また、書き込みイネーブル信号も書き込みイネーブル端子２８から書き込みアドレスデコーダ回路２０に入力される。上述したように、初期化時には、書き込みイネーブル信号は高レベルにあるから、書き込みアドレスデコーダ回路２０に供給されるアドレス如何を問わず、書き込みデコード出力ＷＡＤｉには論理値“０”が出力される。但し、図２では、アドレスを０として示してある。
いずれの記憶素子回路１２ｉｊの動作も同じであるので、記憶素子回路１２００を代表してその動作を以下に説明する。
【００５３】
上述したように、書き込みアドレスデコード出力ＷＡＤ０には、論理値“０”が出力されるから、記憶素子回路１２００のｎＭＯＳ ００-2及びｎＭＯＳ ００-5はオフ状態（ハイインピーダンス状態）となる。
一方、記憶素子回路１２００のｐＭＯＳ ００-1はオフ状態からオン状態になり、それらいずれのドレイン電極もハイインピーダンス状態から“１”（高レベルの電圧）に遷移する。
記憶素子回路１２００のｐＭＯＳ ００-1のドレイン電極が“１”に遷移したことにより、初期化ビット信号“１”が第１のインバータ００-3の入力(ビット設定入力)に供給されて第１のインバータ００-3の出力は“０”に遷移する。
したがって、第２のインバータ００-4の出力は“１”に安定する。
つまり、ＬＳＩ初期化信号がアクティブになると、ｐＭＯＳ ００-1がオン状態になり、第１のインバータ００-3の出力が“０”に安定し、第２のインバータ００-4の出力が“１”に安定する。
【００５４】
第１のインバータ００-3の出力が“０”に安定し、かつ、第２のインバータ００-4の出力が“１”に安定することにより、ｎＭＯＳ ００-6がオン状態になり、ｎＭＯＳ００-7がオフ状態になる。
これら両ｎＭＯＳのオン状態及びオフ状態により、ｎＭＯＳ ００-8のソース電極に“０”が蓄積される。
【００５５】
このような動作は、記憶素子回路１２００以外の各記憶素子回路１２０１〜１２ｎｍにおいても生ぜしめられる。
つまり、すべての記憶素子回路１２ｉｊの初期化がアドレスに関係なく、同一タイミングで一斉に行われる（図２の（８）、（９）、（１０））。
このメモリ回路の初期化と同時に、ＬＳＩ内の残余の回路の初期化も行われる。
【００５６】
ＬＳＩの初期状態においては、読み出しアドレスの初期値、例えば、“０”（図２の（１１））が、読み出しアドレスバス端子３４を介して読み出しアドレスデコーダ回路２２に入力されているから、読み出しデコード信号rad0〜radnのうちの上記初期値に対応する読み出しデコード信号、上記設例では、読み出しデコード信号rad0（図２の（１２））が、イネーブル状態“１”（高レベルの電圧）に安定して読み出しアドレスデコーダ回路２２から出力される。上記設例では、読み出しデコード信号rad1〜radnは、ディスエーブル状態“０”に安定している（図２の（１３）、（１４））。
【００５７】
上述のように、イネーブル状態“１”に安定しているいずれかの読み出しデコード信号radi（上記設例ではrad0）が、該読み出しデコード信号radiに対応する記憶素子回路１２ｉ０〜１２ｉｍのｎＭＯＳ ｉ０-8〜ｉｍ-8のゲート電極に印加されてこれらｎＭＯＳ ｉ０-8〜ｉｍ-8（上記設例ではｎＭＯＳ ００-8〜０ｍ-8）をオン状態にして上述のＬＳＩの初期化に際してそのソース電極に蓄積された論理値“０”がドレイン電極を介して当該記憶素子回路１２ｉ０〜１２ｉｍからメモリ回路１０の外部に出力される。
また、ディスエーブル状態“０”に安定しているいずれかの読み出しデコード信号rad0〜rad(i-1)、rad(i+1)〜radnに対応するいずれの記憶素子回路１２００〜１２(i-1)ｍ、記憶素子回路１２(i+1)０〜１２nｍにおいても、そのｎＭＯＳ ００-8〜(i-1)０-8、ｎＭＯＳ (i+1)０-8〜ｎｍ-8はオフ状態になり、ハイインピーダンス状態がそれらｎＭＯＳのドレイン電極に現れる。
【００５８】
すべての記憶素子回路１２ｉｊのすべての出力１２ｊ（以下、特に断らない限り、出力１２ｊなる記載はすべての出力１２ｊを表すものとする）のうちの、イネーブル状態“１”に安定している読み出しデコード信号radiの供給を受けるワード対応の記憶素子回路の出力は“０”になり、その他のワード対応の記憶素子回路の出力にはハイインピーダンス状態が現れるから、すべてのセンスアンプ回路１８ｊ（以下、特に断らない限り、センスアンプ回路１８ｊなる記載はすべてのセンスアンプ回路１８ｊを表すものとする）には論理値“０”が入力される。
いずれのセンスアンプ回路１８ｊのｎＭＯＳ ｊ-1もオフ状態になるのに対して、ｐＭＯＳ ｊ-2はいずれもオン状態になる。いずれのｎＭＯＳ ｊ-1もオフ状態になり、いずれのｐＭＯＳ ｊ-2もオン状態になることにより、高レベルの電圧、すなわち、“１”が、いずれのｎＭＯＳ ｊ-3及びｐＭＯＳ ｊ-4のゲート電極にも入力されるから、いずれのｎＭＯＳ ｊ-3もオン状態になる一方、ｐＭＯＳ ｊ-4はいずれもオフ状態になる。
したがって、いずれの読み出しデータバス出力端子３０ｊにも、論理値“０”が出力される（図２の（１５）、（１６））。
【００５９】
上述したようにしてメモリ回路１０を構成する記憶素子回路１２ｉｊが初期化された後に、ＬＳＩ初期化信号がディアクティブ（論理値“１”）になると、すべての記憶素子回路１２ｉｊのいずれのｐＭＯＳ ｉｊ-1もオン状態からオフ状態（ハイインピーダンス状態）に遷移する。このとき、すべての記憶素子回路１２ｉｊの内部状態は遷移しない。
つまり、メモリ回路１０の記憶素子回路１２ｉｊの内部状態は、論理値“０”に安定し、記憶素子回路１２ｉｊのうちの、イネーブル状態“１”に安定している読み出しデコード信号radiの供給を受けるワード対応の記憶素子回路の出力は論理値“０”となり、その他のワード対応の記憶素子回路の出力にはハイインピーダンス状態が現れる。
【００６０】
上述したように、ＬＳＩ初期化信号をアクティブ状態にすることにより、メモリ回路１０の各記憶素子回路の内部状態が論理値“０”に安定し、メモリ回路１０から論理値“０”が出力される。
つまり、ＬＳＩの初期化と同時に、メモリ回路１０の初期化も行うことができる。
そして、ＬＳＩ初期化信号をディアクティブ状態になった後も（図２の（１））、上記設例では読み出しデコード信号rad0は、イネーブル状態“１”のままにあるから（図２の（１２））、メモリ回路１０からは初期値“０”が出力される（図２の（１５）、（１６））。
【００６１】
なお、図２を参照しての上記の説明例では、書き込みアドレス及び読み出しアドレスの初期値を“０”としているが、これら初期値をその他の値としてもよい。
また、書き込みイネーブル信号とＬＳＩ初期化信号との間には相互関係はないから、書き込みイネーブル信号についても、上記両信号関係は任意でよい。
【００６２】
上述したところから、ＬＳＩ初期化信号がアクティブになりさえすれば、書き込みイネーブル信号、書き込みアドレス及び書き込みデータ並びに読み出しアドレスの状態如何を問わず、上記初期化条件の下で、メモリ回路１０は論理値“０”に初期化される。
【００６３】
次に、上記構成になるメモリ回路１０におけるＬＳＩ初期化時以外の通常動作について説明する。
先ず、書き込み動作の例、例えば、メモリ回路１０のアドレスｎに書き込みデータ（ワード）Ｋを書き込む例について説明する。この例の書き込みが行われるとき、書き込みアドレスバス端子３２にアドレスｎが供給され（図２の（２）のｎ）、書き込みデータバス入力端子２６０〜２６ｍに書き込みデータＫが供給される（図２の（３）のＫ）。
【００６４】
これらの供給が行われてから所定の時間経過時に、書き込みイネーブル信号は、論理値において“１”から“０”に遷移される（図２の（４））。この遷移時刻に、書き込みアドレスデコーダ回路２０の書き込みデコード出力ＷＡＤｎから論理値において“０”から“１”に遷移する書き込みデコード信号wadnが出力される（図２の（７））。
この書き込みデコード信号が、書き込みアドレスｎで指定される記憶素子回路１２ｎ０〜１２ｎｍに供給されるから、書き込みデータバス入力端子２６０〜２６ｍから書き込みドライバ１６０〜１６ｍを経て供給される書き込みデータＫが記憶素子回路１２ｎ０〜１２ｎｍに書き込まれる（図２の（１０））。
このようにして書き込まれたデータＫは、再度、書き込みアドレスバス端子３２に書き込みアドレスｎが供給され、 論理値で“０”の 書き込みイネーブル信号が書き込みイネーブル端子２８に供給されるまで、記憶素子回路１２ｎ０〜１２ｎｍに保持される。
【００６５】
上述した書き込み動作は、その他のアドレスｉ（０、１、２、…、（ｎ−１）のうちのいずれか）についても同様である。
すなわち、そのアドレスｉが書き込みアドレスデコーダ回路２０に供給され、かつ、該アドレスｉ対応の書き込みデータＤｉが書き込みデータバス入力端子２６０〜２６ｍに供給されてから所定の時間経過時に、書き込みイネーブル端子２８の信号が論理値で“０”に遷移すると、書き込みデータＤｉを構成する各ビットが、書き込みドライバ１６０〜１６ｍにおいてその論理値で正転形式と反転形式とされる。
【００６６】
その正転形式のビットは、書き込みドライバ１６０〜１６ｍの第１の出力１６００〜１６ｍ０から上記アドレスｉで指定される記憶素子回路１２ｉ０〜１２ｉｍのｎＭＯＳ ｉ０-2乃至ｎＭＯＳ ｉｍ-2のソース電極に、また、その反転形式のビットは、書き込みドライバ１６０〜１６ｍの第２の出力１６０１〜１６ｍ１から上記アドレスｉで指定される記憶素子回路１２ｉ０〜１２ｉｍのｎＭＯＳ ｉ０-5至ｎＭＯＳ ｉｍ-5のソース電極に印加される。
これらの印加後の所定の時刻には、書き込みアドレスデコーダ回路２０から書き込みデコード信号wadiが上記記憶素子回路１２ｉ０〜１２ｉｍのｎＭＯＳ ｉ０-2及びｎＭＯＳ ｉ０-5乃至ｎＭＯＳ ｉｍ-2及びｎＭＯＳ ｉｍ-5のゲート電極に印加されているから、上記書き込みデータＤｉが上記記憶素子回路１２ｉ０〜１２ｉｍに書き込まれる。
【００６７】
次に、読み出し動作の例、例えば、メモリ回路１０のアドレスｎから書き込まれているデータ(ワード)Ｋを読み出す例について説明する。
読み出しアドレスバス端子３４に読み出しアドレスｎが供給されると、読み出しアドレスデコーダ回路２２の読み出しデコード出力ＲＡＤｎの読み出しデコード信号radnが論理値で“０”から“１”に遷移する（図２の（１４））。
この遷移に応答して記憶素子回路１２ｎ０〜１２ｎｍのｎＭＯＳ ｎ０-8乃至ｎＭＯＳ ｎｍ-8がオンして記憶素子回路１２ｎ０〜１２ｎｍに書き込まれていたワードＫを構成する各ビットが対応する信号線１２０〜１２ｍ上に出力され、それぞれのビットは、対応するセンスアンプ回路１８０〜１８ｍを経て読み出しデータバス出力端子３００〜３０ｍから出力される。
メモリ回路１０の他のアドレスについても同様である。
【００６８】
このように、この実施例の構成によれば、メモリ回路内の各記憶素子回路を同時的に初期化する際に各記憶素子回路へ供給しなければならない初期化信号の供給回路系を、記憶素子回路毎に単一の初期化信号転送路で構成し、その初期化信号転送路を介して記憶素子回路へ初期化信号を供給してその記憶素子回路の初期化を行う仕組みに構成しているから、１つの初期化ビット信号をビット設定回路の１つのビット設定入力に供給してメモリ回路を初期化することができる。
したがって、メモリ回路の初期化に必要な回路の簡略化を達成することができる。
また、メモリ回路が搭載されるＬＳＩの基板面積の有効利用が図れる。例えば、初期化信号転送路について言えば、従来に比して半減する。ワードのビット数が少なく、ワード数が多い場合に、その効果が大きい。
【実施例２】
【００６９】
図３は、この発明の実施例であるメモリ回路を示す図である。
この実施例の構成が、実施例１のそれと大きく異なる点は、メモリ回路を論理値“１”に初期化するようにした点である。
すなわち、この実施例のメモリ回路１０Ａは、図３に示すように、図１に示す実施例１のメモリ回路１０を構成する第１のインバータｉｊ-3（例えば、００-3）の出力と第2のインバータｉｊ-4（例えば、００-4）の入力との接続点に、初期化に用いるｐＭＯＳ ｉｊ-1Ａ（例えば、００-1Ａ）を接続して構成される。
ｐＭＯＳ ｉｊ-1Ａは、実施例１と同様の接続形式で接続される。具体的には、そのソース電極が正電源Ｖddに接続される一方、ドレイン電極は上述の接続点に接続される。また、ゲート電極には、初期化信号供給線１４が接続される。
このようにして、この実施例の記憶素子回路５２ｉｊは構成されている。
この構成以外のこの実施例の構成は、実施例１と同じであるので、同一の構成部分には同一の参照符号を付して、その逐一の説明は省略する。
【００７０】
次に、図３を参照して、この実施例の動作について説明する。
先ず、ＬＳＩに搭載されているメモリ回路１０Ａの初期化について説明する。
メモリ回路１０Ａの初期化に際して、ＬＳＩの外部からパワーオンリセット等のＬＳＩ初期化信号がＬＳＩに入力される。このＬＳＩ初期化信号は、ＬＳＩ内のメモリ回路以外の回路、例えば、論理回路の初期化のためにも用いられる。
上記ＬＳＩ初期化信号がＬＳＩに入力される、すなわち、アクティブになる（この実施例では負論理としているので、論理値が“０”）となると、そのＬＳＩ初期化信号は、入力端子２４からメモリ回路１０Ａの各記憶素子回路５２ｉｊに供給される。
【００７１】
また、書き込みイネーブル信号も書き込みイネーブル端子２８から書き込みアドレスデコーダ回路２０に入力され、その書き込みイネーブル信号は初期化時には高レベルにあるから、書き込みアドレスデコーダ回路２０に供給されるアドレス如何を問わず、書き込みデコード出力ＷＡＤｉには論理値“０”が出力されるから、記憶素子回路５２ｉｊのｎＭＯＳ ｉｊ-2及びｎＭＯＳ ｉｊ-5はオフ状態となる。
【００７２】
一方、すべての記憶素子回路５２ｉｊのいずれのｐＭＯＳ ｉｊ-1Ａ（以下，単にｐＭＯＳ ｉｊ-1Ａと記す）もオフ状態からオン状態になり、それらいずれのドレイン電極もハイインピーダンス状態から“１”（高レベルの電圧）に遷移する。
いずれのｐＭＯＳ ｉｊ-1Ａのドレイン電極も“１”に遷移したことにより、初期化ビット信号“１”がいずれの第２のインバータｉｊ-4（以下、単に第２のインバータｉｊ-4と記す）の入力(ビット設定入力)に供給され、いずれの第２のインバータｉｊ-4の出力は“０”に遷移する。
したがって、いずれの第１のインバータｉｊ-3（以下、単に第１のインバータｉｊ-3と記す）の出力も“１”に安定する。
つまり、ＬＳＩ初期化信号がアクティブになると、ｐＭＯＳ ｉｊ-1Ａがオン状態になり、第１のインバータｉｊ-3の出力が“１”に安定し、第２のインバータｉｊ-4の出力が“０”に安定する。
【００７３】
第１のインバータｉｊ-3の出力が“１”に安定し、かつ、第２のインバータｉｊ-4の出力が“０”に安定することにより、ｎＭＯＳ ｉｊ-6がオフ状態になり、ｎＭＯＳ ｉｊ-7がオン状態になる。
これら両ｎＭＯＳのオフ状態及びオン状態により、いずれのｎＭＯＳ ｉｊ-8のソース電極には“１”が蓄積される、つまり、記憶素子回路５２ｉｊの初期化がアドレスに関係なく、同一タイミングで一斉に行われる。
このメモリ回路の初期化と同時に、ＬＳＩ内の残余の回路の初期化も行われる。
【００７４】
ＬＳＩの初期状態においては、読み出しアドレスの初期値、例えば、“０”が、読み出しアドレスバス端子３４を介して読み出しアドレスデコーダ回路２２に入力されているから、読み出しデコード信号radiのうちの上記初期値に対応する読み出しデコード信号、例えば、読み出しデコード信号rad0が、イネーブル状態“１”に安定して読み出しアドレスデコーダ回路２２から出力される。この設例では、読み出しデコード信号rad1〜radnは、ディスエーブル状態“０”に安定している。
【００７５】
上述のように、イネーブル状態“１”に安定しているいずれかの読み出しデコード信号radiが、該読み出しデコード信号radiに対応する記憶素子回路５２ｉ０〜５２ｉｍのｎＭＯＳ ｉ０-8〜ｉｍ-8のゲート電極に印加されてそれらのｎＭＯＳ ｉ０-8〜ｉｍ-8をオン状態にして上述のＬＳＩの初期化に際してそのソース電極に蓄積された論理値“１”がドレイン電極を介して当該記憶素子回路５２ｉ０〜５２ｉｍの外部に出力される。
また、ディスエーブル状態“０”に安定しているいずれかの読み出しデコード信号rad0〜rad(i-1)、読み出しデコード信号rad(i+1)〜radnに対応するいずれの記憶素子回路５２０ｊ〜５２（i-1）ｊ、５２(i+1)ｊ〜５２ｎｍにおいても、それらのｎＭＯＳ ０ｊ-8〜(i-1)ｊ-8、ｎＭＯＳ(i+1)ｊ-8〜ｎｍ-8はオフ状態になり、ハイインピーダンス状態がその出力であるドレイン電極に現れる。
【００７６】
上述したように、記憶素子回路５２ｉｊの出力５２ｊのうちの、イネーブル状態“１”に安定している読み出しデコード信号radiの供給を受ける記憶素子回路の出力は論理値“１”となり、その他のワードの記憶素子回路の出力はハイインピーダンス状態がとなるから、センスアンプ回路１８ｊには論理値“１”が入力される。
センスアンプ回路１８ｊのｎＭＯＳ ｊ-1はオン状態になり、ｐＭＯＳ ｊ-2はオフ状態になる。すべてのｎＭＯＳ ｊ-1のオン状態への遷移及びすべてのｐＭＯＳ ｊ-2のオフ状態への遷移により、低レベルの電圧、すなわち、“０”がすべてのｎＭＯＳ ｊ-3及びすべてのｐＭＯＳ ｊ-4のゲート電極に一斉に入力されるから、すべてのｎＭＯＳ ｊ-3はオフ状態になる一方、すべてのｐＭＯＳ ｊ-4はオン状態になる。
したがって、いずれの読み出しデータバス出力端子３０ｊにも、論理値“１”が出力される。
【００７７】
上述したようにして記憶素子回路５２ｉｊが初期化された後に、ＬＳＩ初期化信号がディアクティブ（論理値“１”）になると、記憶素子回路５２ｉｊのｐＭＯＳ ｉｊ-1Ａはオン状態からオフ状態（ハイインピーダンス状態）に遷移する。このとき、記憶素子回路５２ｉｊの内部状態は遷移しない。
つまり、記憶素子回路５２ｉｊの内部状態は、論理値“１”に安定し、記憶素子回路５２ｉｊのうちの、イネーブル状態“１”に安定している読み出しデコード信号radiの供給を受ける記憶素子回路の出力は論理値“１”となり、その他のワードの記憶素子回路の出力はハイインピーダンス状態となる。
【００７８】
上述したように、ＬＳＩ初期化信号をアクティブ状態にすることにより、メモリ回路１０Ａの各記憶素子回路の内部状態が論理値“１”に安定し、メモリ回路１０Ａから論理値“１”が出力される。
つまり、ＬＳＩの初期化と同時に、メモリ回路１０Ａの初期化も行うことができる。
そして、ＬＳＩ初期化信号をディアクティブ状態になった後も、デコード信号radiは、イネーブル状態“１”のままにあるから、メモリ回路１０Ａからは初期値“１”が出力される。
【００７９】
上述したところから、この実施例においても、ＬＳＩ初期化信号がアクティブになりさえすれば、書き込みイネーブル信号、書き込みアドレス及び書き込みデータ並びに読み出しアドレスの状態如何を問わず、上記初期化条件の下で、メモリ回路１０Ａは論理値“１”に初期化される。
【００８０】
このように、この実施例の構成によれば、実施例１と同等の効果が得られる。
【実施例３】
【００８１】
図４は、この発明の実施例３であるメモリ回路を示す図である。
この実施例の構成が、実施例１のそれと大きく異なる点は、ＬＳＩ初期化信号を反転した信号でメモリ回路を論理値“０”に初期化するように構成した点である。
すなわち、この実施例のメモリ回路１０Ｂは、図４に示すように、図１に示す実施例１のメモリ回路１０を構成する第１のインバータｉｊ-3（例えば、００-3）の出力と第2のインバータｉｊ-4（例えば、００-4）の入力との接続点に、初期化に用いるｎＭＯＳ ｉｊ-1Ｂを接続して構成される。
ｎＭＯＳ ｉｊ-1Ｂは、実施例１と同様の接続形式で接続される。具体的には、そのソース電極が負電源Ｖssに接続される一方、ドレイン電極は上述の接続点に接続される。また、ゲート電極には、初期化信号供給線１４がインバータ１４Ｉを介して接続される。
このようにして、この実施例の記憶素子回路６２ｉｊは構成されている。
この構成以外のこの実施例の構成は、実施例１と同じであるので、同一の構成部分には同一の参照符号を付して、その逐一の説明は省略する。
【００８２】
次に、図４を参照して、この実施例の動作について説明する。
先ず、ＬＳＩに搭載されているメモリ回路１０Ｂの初期化について説明する。
メモリ回路１０Ｂの初期化に際して、ＬＳＩの外部からパワーオンリセット等のＬＳＩ初期化信号がＬＳＩに入力される。このＬＳＩ初期化信号は、ＬＳＩ内のメモリ回路以外の回路、例えば、論理回路の初期化のためにも用いられる。
上記ＬＳＩ初期化信号がＬＳＩに入力される、すなわち、アクティブになる（この実施例では負論理としているので、論理値が“０”）となると、そのＬＳＩ初期化信号は、入力端子２４から初期化信号線１４、インバータ１４Ｉを経てメモリ回路１０Ｂの記憶素子回路５２ｉｊに供給される。
【００８３】
また、書き込みイネーブル信号も書き込みイネーブル端子２８から書き込みアドレスデコーダ回路２０に入力され、その書き込みイネーブル信号は初期化時には高レベルにあるから、書き込みアドレスデコーダ回路２０に供給されるアドレス如何を問わず、書き込みアドレスデコード出力ＷＡＤｉには論理値“０”が出力されるから、記憶素子回路６２ｉｊのｎＭＯＳ ｉｊ-2及びｎＭＯＳ ｉｊ-5はオフ状態となる。
【００８４】
一方、記憶素子回路６２ｉｊのいずれのｎＭＯＳ ｉｊ-1Ｂ（以下、単にｎＭＯＳ ｉｊ-1Ｂと記す）もオフ状態からオン状態になり、それらいずれのドレイン電極もハイインピーダンス状態から“０”（低レベルの電圧）に遷移する。
記憶素子回路６２ｉｊのｎＭＯＳ ｉｊ-1Ｂのドレイン電極が“０”に遷移したことにより、初期化ビット信号“０”がいずれの第１のインバータｉｊ-3（以下、単に第１のインバータｉｊ-3と記す）の出力(ビット設定入力)に供給され、第１のインバータｉｊ-3の出力は“０”に遷移する。
したがって、第２のインバータｉｊ-4の出力は“１”に安定する。
つまり、ＬＳＩ初期化信号がアクティブになると、ｎＭＯＳ ｉｊ-1Ｂがオン状態になり、第１のインバータｉｊ-3の出力が“０”に安定し、第２のインバータｉｊ-4の出力が“１”に安定する。
【００８５】
第１のインバータｉｊ-3の出力が“０”に安定し、かつ、第２のインバータｉｊ-4の出力が“１”に安定することにより、ｎＭＯＳ ｉｊ-6がオン状態になり、ｎＭＯＳ ｉｊ-7がオフ状態になる。
これら両ｎＭＯＳのオン状態及びオフ状態により、ｎＭＯＳ ｉｊ-8のソース電極に“０”が蓄積される、つまり、記憶素子回路６２ｉｊの初期化がアドレスに関係なく、同一タイミングで一斉に行われる。
このメモリ回路の初期化と同時に、ＬＳＩ内の残余の回路の初期化も行われる。
【００８６】
ＬＳＩの初期状態においては、読み出しアドレスの初期値、例えば、“０”が、読み出しアドレスバス端子３４を介して読み出しアドレスデコーダ回路２２に入力されているから、読み出しデコード信号radiのうちの上記初期値に対応する読み出しデコード信号、例えば、読み出しデコード信号rad0が、イネーブル状態“１”に安定して読み出しアドレスデコーダ回路２２から出力される。この設例では、読み出しデコード信号rad1〜radnは、ディスエーブル状態“０”に安定している。
【００８７】
上述のように、イネーブル状態“１”に安定しているいずれかの読み出しデコード信号radiが、該読み出しデコード信号radiに対応する記憶素子回路のｎＭＯＳ ｉ０-8乃至ｎＭＯＳ ｉｍ-8のゲート電極に印加されて該ｎＭＯＳ ｉ０-8乃至ｎＭＯＳ ｉｍ-8をオン状態にして上述のＬＳＩの初期化に際してそのソース電極に蓄積された論理値“０”がドレイン電極を介して上記記憶素子回路６２ｉ０〜６２ｉｍの外部に出力される。
また、ディスエーブル状態“０”に安定しているいずれかの読み出しデコード信号rad0乃至rad(i-1)、rad(i+1)乃至radmに対応するいずれの記憶素子回路６２００〜６２０ｍ乃至記憶素子回路６２(i-1)０〜６２(i-1)ｍ、記憶素子回路６２(i+1)０〜６２(i+1)ｍ乃至記憶素子回路６２ｎ０〜６２ｎｍにおいても、それらｎＭＯＳ ００-8〜０ｍ-8乃至ｎＭＯＳ (i-1)０-8〜(i-1)ｍ-8、ｎＭＯＳ (i+1)０-8〜(i+1)ｍ-8乃至ｎＭＯＳ ｎ０-8〜ｎｍ-8はオフ状態になり、ハイインピーダンス状態がその出力であるドレイン電極に現れる。
【００８８】
上述したように、記憶素子回路６２ｉｊの出力６２ｊのうちの、イネーブル状態“１”に安定している読み出しデコード信号radiの供給を受けるワード対応の記憶素子回路の出力は論理値“０”になり、その他のワード対応の記憶素子回路の出力はハイインピーダンス状態になるから、センスアンプ回路１８ｊには論理値“０”が入力される。
センスアンプ回路１８ｊのｎＭＯＳ ｊ-1はオフ状態になり、ｐＭＯＳ ｊ-2はオン状態になる。ｎＭＯＳ ｊ-1のオフ状態への遷移及びｐＭＯＳ ｊ-2のオン状態への遷移により、高レベルの電圧、すなわち、“１”がｎＭＯＳ ｊ-3及びｐＭＯＳ ｊ-4のゲート電極に入力されるから、ｎＭＯＳ ｊ-3はオン状態になる一方、ｐＭＯＳ ｊ-4はオフ状態になる。
したがって、いずれの読み出しデータバス出力端子３０ｊにも、論理値“０”が出力される。
【００８９】
上述したようにして記憶素子回路６２ｉｊが初期化された後に、ＬＳＩ初期化信号がディアクティブ（論理値“１”）になると、記憶素子回路６２ｉｊのｎＭＯＳ ｉｊ-1Ｂはオン状態からオフ状態に遷移する。このとき、記憶素子回路６２ｉｊの内部状態は遷移しない。
つまり、記憶素子回路６２ｉｊの内部状態は、論理値“０”に安定し、記憶素子回路６２ｉｊのうちの、イネーブル状態“１”に安定している読み出しデコード信号radiの供給を受けるワード対応の記憶素子回路は論理値“０”を出力し、その他のワード対応の記憶素子回路からはハイインピーダンス状態が現れる。
【００９０】
上述したように、ＬＳＩ初期化信号をアクティブ状態にすることにより、メモリ回路１０Ｂの各記憶素子回路の内部状態が論理値“０”に安定し、メモリ回路１０Ｂから論理値“０”が出力される。
つまり、ＬＳＩの初期化と同時に、メモリ回路１０Ｂの初期化も行うことができる。
そして、ＬＳＩ初期化信号をディアクティブ状態になった後も、読み出しデコード信号radiは、イネーブル状態“１”のままにあるから、メモリ回路１０Ｂからは初期値“０”が出力される。
【００９１】
上述したところから、この実施例においても、ＬＳＩ初期化信号がアクティブになりさえすれば、書き込みイネーブル信号、書き込みアドレス及び書き込みデータ並びに読み出しアドレスの状態如何を問わず、上記初期化条件の下で、メモリ回路１０Ｂは論理値“０”に初期化される。
【００９２】
このように、この実施例の構成によれば、実施例１と同等の効果が得られる。
【実施例４】
【００９３】
図５は、この発明の実施例４であるメモリ回路を示す図である。
この実施例の構成が、実施例１のそれと大きく異なる点は、ＬＳＩ初期化信号を反転した信号でメモリ回路を論理値“１”に初期化するように構成した点である。
すなわち、この実施例のメモリ回路１０Ｃは、図５に示すように、図１に示す実施例１のメモリ回路１０を構成する第１のインバータｉｊ-3（例えば、００-3）の入力と第2のインバータｉｊ-4（例えば、００-4）の出力との接続点に、初期化に用いるｎＭＯＳ ｉｊ-1Ｃを接続して構成される。
ｎＭＯＳ ｉｊ-1Ｃは、実施例１と同様の接続形式で接続される。具体的には、そのソース電極が負電源Ｖssに接続される一方、ドレイン電極は上述の接続点に接続される。また、ゲート電極には、初期化信号供給線１４がインバータ１４Ｉを介して接続される。
このようにして、この実施例の記憶素子回路７２ｉｊは構成されている。
この構成以外のこの実施例の構成は、実施例１と同じであるので、同一の構成部分には同一の参照符号を付して、その逐一の説明は省略する。
【００９４】
次に、図５を参照して、この実施例の動作について説明する。
先ず、ＬＳＩに搭載されているメモリ回路１０Ｃの初期化について説明する。
メモリ回路１０Ｃの初期化に際して、ＬＳＩの外部からパワーオンリセット等のＬＳＩ初期化信号がＬＳＩに入力される。このＬＳＩ初期化信号は、ＬＳＩ内のメモリ回路以外の回路、例えば、論理回路の初期化のためにも用いられる。
上記ＬＳＩ初期化信号がＬＳＩに入力される、すなわち、アクティブになる（この実施例では負論理としているので、論理値が“０”）となると、そのＬＳＩ初期化信号は、入力端子２４から初期化信号線１４、インバータ１４Ｉを経てメモリ回路１０Ｃの記憶素子回路７２ｉｊに供給される。
【００９５】
また、書き込みイネーブル信号も書き込みイネーブル端子２８から書き込みアドレスデコーダ回路２０に入力され、その書き込みイネーブル信号は初期化時には高レベルにあるから、書き込みアドレスデコーダ回路２０に供給されるアドレス如何を問わず、書き込みデコード出力ＷＡＤｉには論理値“０”が出力されるから、記憶素子回路７２ｉｊのＮＭＯＳ ｉｊ-2及びＮＭＯＳ ｉｊ-5はオフ状態となる。
【００９６】
一方、記憶素子回路７２ｉｊのいずれのｎＭＯＳ ｉｊ-1Ｃ（以下、単にｎＭＯＳ ｉｊ-1Ｃと記す）もオフ状態からオン状態になり、それらいずれのドレイン電極もハイインピーダンス状態から“０”（低レベルの電圧）に遷移する。
記憶素子回路７２ｉｊのｎＭＯＳ ｉｊ-1Ｃのドレイン電極が“０”に遷移したことにより、初期化ビット信号“０”がいずれの第１のインバータｉｊ-3（以下、単に第１のインバータｉｊ-3と記す）の入力(ビット設定入力)に供給され、第１のインバータｉｊ-3の出力は“１”に遷移する。
したがって、第２のインバータｉｊ-4の出力は“０”に安定する。
つまり、ＬＳＩ初期化信号がアクティブになると、ｎＭＯＳ ｉｊ-1Ｃがオン状態になり、第１のインバータｉｊ-3の出力が“１”に安定し、第２のインバータｉｊ-4の出力が“０”に安定する。
【００９７】
第１のインバータｉｊ-3の出力が“１”に安定し、かつ、第２のインバータｉｊ-4の出力が“０”に安定することにより、ｎＭＯＳ ｉｊ-6がオフ状態になり、ｎＭＯＳ ｉｊ-7がオン状態になり、ｎＭＯＳ ｉｊ-8のソース電極に“１”が蓄積される、つまり、記憶素子回路７２ｉｊの初期化がアドレスに関係なく、同一タイミングで一斉に行われる。
このメモリ回路の初期化と同時に、ＬＳＩ内の残余の回路の初期化も行われる。
【００９８】
ＬＳＩの初期状態においては、読み出しアドレスの初期値、例えば、“０”が、読み出しアドレスバス端子３４を介して読み出しアドレスデコーダ回路２２に入力されているから、読み出しデコード信号radiのうちの上記初期値に対応する読み出しデコード信号、例えば、読み出しデコード信号rad0が、イネーブル状態“１”に安定して読み出しアドレスデコーダ回路２２から出力される。この設例では、読み出しデコード信号rad1〜radnは、ディスエーブル状態“０”に安定している。
【００９９】
上述のように、イネーブル状態“１”に安定しているいずれかの読み出しデコード信号radiが、該読み出しデコード信号radiに対応する記憶素子回路のｎＭＯＳ ｉ０-8乃至ｎＭＯＳ ｉｍ-8のゲート電極に印加されて該ｎＭＯＳ ｉ０-8乃至ｎＭＯＳ ｉｍ-8をオン状態にして上述のＬＳＩの初期化に際してそのソース電極に蓄積された論理値“１”がドレイン電極を介して上記記憶素子回路７２ｉ０〜７２ｉｍの外部に出力される。
また、ディスエーブル状態“０”に安定しているいずれかの読み出しデコード信号rad0乃至rad(i-1)、rad(i+1)乃至radmに対応するいずれの記憶素子回路７２００〜７２０ｍ乃至記憶素子回路７２(i-1)０〜７２(i-1)ｍ、記憶素子回路７２(i+1)０〜７２(i+1)ｍ乃至記憶素子回路７２ｎ０〜７２ｎｍにおいても、それらｎＭＯＳ ００-8乃至ｎＭＯＳ (i-1)０-8、ｎＭＯＳ (i+1)０-8乃至ｎＭＯＳ ｎｍ-8はオフ状態になり、ハイインピーダンス状態がその出力であるドレイン電極に現れる。
【０１００】
上述したように、記憶素子回路７２ｉｊの出力７２ｊのうちの、イネーブル状態“１”に安定している読み出しデコード信号radiの供給を受けるワード対応の記憶素子回路の出力は論理値“１”となり、その他のワード対応の記憶素子回路の出力はハイインピーダンス状態になるから、センスアンプ回路１８ｊには論理値“１”が入力される。
センスアンプ回路１８ｊのｎＭＯＳ ｊ-1はオン状態になり、ｐＭＯＳ ｊ-2はオフ状態になる。ｎＭＯＳ ｊ-1のオン状態への遷移及びｐＭＯＳ ｊ-2のオフ状態への遷移により、低レベルの電圧、すなわち、“０”がｎＭＯＳ ｊ-3及びｐＭＯＳ ｊ-4のゲート電極に入力されるから、ｎＭＯＳ ｊ-3はオフ状態になる一方、ｐＭＯＳ ｊ-4はオン状態になる。
したがって、いずれの読み出しデータバス出力端子３０ｊにも、論理値“１”が出力される。
【０１０１】
上述したようにして記憶素子回路７２ｉｊが初期化された後に、ＬＳＩ初期化信号がディアクティブ（論理値“１”）になると、記憶素子回路７２ｉｊのｎＭＯＳ ｉｊ-1Ｃはオン状態からオフ状態に遷移する。このとき、記憶素子回路７２ｉｊの内部状態は遷移しない。
つまり、記憶素子回路７２ｉｊの内部状態は、論理値“１”に安定し、記憶素子回路７２ｉｊのうちの、イネーブル状態“１”に安定している読み出しデコード信号radiの供給を受けるワード対応の記憶素子回路の出力は論理値“１”となり、その他のワード対応の記憶素子回路の出力はハイインピーダンス状態となる。
【０１０２】
上述したように、ＬＳＩ初期化信号をアクティブ状態にすることにより、メモリ回路１０Ｃの各記憶素子回路の内部状態が論理値“１”に安定し、メモリ回路１０から論理値“１”が出力される。
つまり、ＬＳＩの初期化と同時に、メモリ回路１０Ｃの初期化も行うことができる。
そして、ＬＳＩ初期化信号をディアクティブ状態になった後も、デコード信号radiは、イネーブル状態“１”のままにあるから、メモリ回路１０Ｃからは初期値“１”が出力される。
【０１０３】
上述したところから、実施例においても、ＬＳＩ初期化信号がアクティブになりさえすれば、書き込みイネーブル信号、書き込みアドレス及び書き込みデータ並びに読み出しアドレスの状態如何を問わず、上記初期化条件の下で、メモリ回路１０Ｃは論理値“１”に初期化される。
【０１０４】
このように、この実施例の構成によれば、実施例１と同等の効果が得られる。
【実施例５】
【０１０５】
図６は、この発明の実施例５であるメモリ回路を示す図である。
この実施例の構成が、実施例１のそれと大きく異なる点は、初期化時に書き込みアドレスデコード信号を論理値“１”にしてメモリ回路を論理値“０”に初期化するようにした点である。
すなわち、この実施例のメモリ回路１０Ｄは、図６に示すように、図１に示す実施例１のメモリ回路１０を構成する第１のインバータｉｊ-3（例えば、００-3）の入力と第2のインバータｉｊ-4（例えば、００-4）の出力との接続点に接続されるｎＭＯＳ ｉｊ-2（例えば、００-2）と第１のインバータｉｊ-3（例えば、００-3）の出力と第2のインバータｉｊ-4（例えば、００-4）の入力との接続点に接続されるｎＭＯＳ ｉｊ-5（例えば、００-5）とを、ｐＭＯＳ ｉｊ-2Ｄ(例えば、００-2Ｄ)とｐＭＯＳ ｉｊ-5Ｄ（例えば、００-5Ｄ）とに置換し、初期化時の書き込みアドレスデコード信号wadiを論理値“１”にして構成される。
この構成上の変更に伴って、メモリ回路１０Ｄは、記憶素子回路８２ｉｊから構成される。また、書き込みアドレスデコーダ回路２０Ｄは、初期化時には、書き込みアドレスの如何を問わず、書き込みイネーブル信号に応答してその各書き込みデコード出力ＷＡＤｉに論理値“１”の書き込みデコード信号wadiを出力する。
この構成以外のこの実施例の構成は、実施例１と同じであるので、同一の構成部分には同一の参照符号を付して、その逐一の説明は省略する。
【０１０６】
次に、図６を参照して、この実施例の動作について説明する。
先ず、ＬＳＩに搭載されているメモリ回路１０Ｄの初期化について説明する。
メモリ回路１０Ｄの初期化に際して、ＬＳＩの外部からパワーオンリセット等のＬＳＩ初期化信号がＬＳＩに入力される。
上記ＬＳＩ初期化信号がＬＳＩに入力される、すなわち、アクティブになる（この実施例では負論理としているので、論理値が“０”）となると、そのＬＳＩ初期化信号は、入力端子２４からメモリ回路１０Ｄの各記憶素子回路８２ｉｊに供給される。
【０１０７】
また、書き込みイネーブル信号も書き込みイネーブル端子２８から書き込みアドレスデコーダ回路２０Ｄに入力され、その書き込みイネーブル信号は初期化時には低レベルにあるから、書き込みアドレスデコーダ回路２０に供給されるアドレス如何を問わず、書き込みデコード出力ＷＡＤｉには論理値“１”が出力されるから、記憶素子回路８２ｉｊのｐＭＯＳ ｉｊ-2Ｄ及びｐＭＯＳ ｉｊ-5Ｄはオフ状態となる。
【０１０８】
一方、すべての記憶素子回路８２ｉｊのいずれのｐＭＯＳ ｉｊ-1（以下，単にｐＭＯＳ ｉｊ-1と記す）もオフ状態からオン状態になり、それらいずれのドレイン電極もハイインピーダンス状態から“１”（高レベルの電圧）に遷移する。
いずれのｐＭＯＳ ｉｊ-1のドレイン電極も“１”に遷移したことにより、初期化ビット信号“１”がいずれの第１のインバータｉｊ-3（以下、単に第１のインバータｉｊ-3と記す）の入力(ビット設定入力)に供給され、いずれの第１のインバータｉｊ-3の出力も“０”に遷移する。
したがって、いずれの第２のインバータｉｊ-4（以下、単に第２のインバータｉｊ-4と記す）の出力は“１”に安定する。
つまり、ＬＳＩ初期化信号がアクティブになると、ｐＭＯＳ ｉｊ-1がオン状態になり、第１のインバータｉｊ-3の出力が“０”に安定し、第２のインバータｉｊ-4の出力が“１”に安定する。
【０１０９】
第１のインバータｉｊ-3の出力が“０”に安定し、かつ、第２のインバータｉｊ-4の出力が“１”に安定することにより、ｎＭＯＳ ｉｊ-6がオン状態になり、ｎＭＯＳ ｉｊ-7がオフ状態になる。
これら両ｎＭＯＳのオン状態及びオフ状態により、いずれのｎＭＯＳ ｉｊ-8のソース電極にも“０”が蓄積される、つまり、記憶素子回路８２ｉｊの初期化がアドレスに関係なく、同一タイミングで一斉に行われる。
このメモリ回路の初期化と同時に、ＬＳＩ内の残余の回路の初期化も行われる。
【０１１０】
ＬＳＩの初期状態においては、読み出しアドレスの初期値、例えば、“０”が、読み出しアドレスバス端子３４を介して読み出しアドレスデコーダ回路２２に入力されているから、読み出しデコード信号radiのうちの上記初期値に対応する読み出しデコード信号、例えば、読み出しデコード信号rad0が、イネーブル状態“１”に安定して読み出しアドレスデコーダ回路２２から出力される。この設例では、読み出しデコード信号rad1〜radnは、ディスエーブル状態“０”に安定している。
【０１１１】
上述のように、イネーブル状態“１”に安定しているいずれかの読み出しデコード信号radiが、該読み出しデコード信号radiに対応する記憶素子回路８２ｉ０〜８２ｉｍのｎＭＯＳ ｉ０-8〜ｉｍ-8のゲート電極に印加されてそれらのｎＭＯＳ ｉ０-8〜ｉｍ-8をオン状態にして上述のＬＳＩの初期化に際してそのソース電極に蓄積された論理値“０”がドレイン電極を介して当該記憶素子回路８２ｉ０〜８２ｉｍの外部に出力される。
また、ディスエーブル状態“０”に安定しているいずれかの読み出しデコード信号rad0〜rad(i-1)、読み出しデコード信号rad(i+1)〜radnに対応するいずれの記憶素子回路８２０ｊ〜８２（i-1）ｊ、記憶素子回路８２(i+1)ｊ〜８２ｎｊにおいても、それらのｎＭＯＳ ０ｊ-8〜(i-1)ｊ-8、ｎＭＯＳ(i+1)ｊ-8〜ｎｊ-8はオフ状態になり、ハイインピーダンス状態がその出力であるドレイン電極に現れる。
【０１１２】
上述したように、記憶素子回路８２ｉｊの出力８２ｊは、イネーブル状態に安定している読み出しデコード信号radiの供給を受けるワードｉについては“０”となり、その他のワードについてはハイインピーダンス状態になるから、センスアンプ回路１８ｊには論理値“０”が入力される。
センスアンプ回路１８ｊのｎＭＯＳ ｊ-1はオフ状態になり、ｐＭＯＳ ｊ-2はオン状態になる。すべてのｎＭＯＳ ｊ-1のオフ状態への遷移及びすべてのｐＭＯＳ ｊ-2のオン状態への遷移により、高レベルの電圧、すなわち、“１”がすべてのｎＭＯＳ ｊ-3及びすべてのｐＭＯＳ ｊ-4のゲート電極に一斉に入力されるから、すべてのｎＭＯＳ ｊ-3はオン状態になる一方、すべてのｐＭＯＳ ｊ-4はオフ状態になる。
したがって、いずれの読み出しデータバス出力端子３０ｊにも、論理値“０”が出力される。
【０１１３】
上述したようにして記憶素子回路８２ｉｊが初期化された後に、ＬＳＩ初期化信号がディアクティブ（論理値“１”）になると、記憶素子回路８２ｉｊのｐＭＯＳ ｉｊ-1はオン状態からオフ状態（ハイインピーダンス状態）に遷移する。このとき、記憶素子回路８２ｉｊの内部状態は遷移しない。
つまり、記憶素子回路８２ｉｊの内部状態は、論理値“０”に安定し、記憶素子回路８２ｉｊからは、イネーブル状態に安定している読み出しデコード信号radiの供給を受けるワードｉについては“０”が出力され、その他のワードについてはハイインピーダンス状態が出力される。
【０１１４】
上述したように、ＬＳＩ初期化信号をアクティブ状態にすることにより、メモリ回路１０Ｄの各記憶素子回路の内部状態が論理値“０”に安定し、メモリ回路１０Ｄから論理値“０”が出力される。
つまり、ＬＳＩの初期化と同時に、メモリ回路１０Ｄの初期化も行うことができる。
そして、ＬＳＩ初期化信号をディアクティブ状態になった後も、読み出しデコード信号radiは、イネーブル状態“１”のままにあるから、メモリ回路１０Ｄからは初期値“０”が出力される。
【０１１５】
上述したところから、この実施例においても、ＬＳＩ初期化信号がアクティブになりさえすれば、書き込みイネーブル信号、書き込みアドレス及び書き込みデータ並びに読み出しアドレスの状態如何を問わず、上記初期化条件の下で、メモリ回路１０Ｄは論理値“０”に初期化される。
【０１１６】
このように、この実施例の構成によれば、実施例1と同等の効果が得られる。
【０１１７】
以上、この発明の実施例を図面を参照して詳述してきたが、この発明の具体的な構成は、これらの実施例に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもそれらはこの発明に含まれる。
例えば、第１のインバータと第2のインバータとで構成されるラッチ回路に初期化論理値を保持させるのに、１個のｐＭＯＳ又はｎＮＭＯＳを用いる例について説明したが、正電源Ｖdd又は負電源Ｖssをラッチ回路等のビット設定入力に低インピーダンスで接続し得る他の半導体回路（例えば、トランスファゲート）で代替してもよい。正電源Ｖdd又は負電源Ｖssは、また、同等の電圧をパルスで受電する端子で代替してもよい。
上記各実施例ではデータ（ビット）を保持するラッチ回路の例を示したが、ビットを保持することができるその他の保持回路であってもよい。
【０１１８】
上記実施例５において、記憶素子回路８２ｉｊの構成要素としてｐＭＯＳ ｉｊ-2Ｄ及びｐＭＯＳ ｉｊ-5Ｄを用い得る場合について説明したが、同種の構成を上記実施例２乃至実施例４の対応する構成要素に適用してこの発明を実施し得る。
また、このようないずれの実施においても、ｎＭＯＳ ｉｊ-6、ｎＭＯＳ ｉｊ-7及びｎＭＯＳ ｉｊ-8もｐＭＯＳで代替することもできる。その場合には、読み出しアドレスデコード信号radiは、上述のいずれの実施の場合における論理値を反転した信号にする必要がある。
【０１１９】
また、上記各実施例では、ラッチ回路の出力をセンスアンプ回路へ接続する出力回路として、２つのｎＭＯＳで一旦保持する例を示したが、ｎＭＯＳをｐＭＯＳに替えて同じ回路を構成してもよい。
また、上記出力回路を他の回路で代替して構成することができる。例えば、上記ラッチ回路の一方の出力に発生している論理値を読み出しデコーダ信号でセンスアンプ回路に出力するように構成してもよい。
また、上述の各実施例はメモリ回路を例にして説明したが、レジスタ等（一時的なメモリ回路）においても、この発明を実施することができる。
【産業上の利用可能性】
【０１２０】
ここに開示しているメモリ回路の初期化方法及びメモリ回路は、各種のＬＳＩに搭載されるメモリ回路で実施可能である。また、ＬＳＩに搭載されないメモリ回路においても実施し得る。
【図面の簡単な説明】
【０１２１】
【図１】この発明の実施例１であるメモリ回路を示す図である。
【図２】同メモリ回路の動作を説明するためのタイムチャートである。
【図３】この発明の実施例２であるメモリ回路を示す図である。
【図４】この発明の実施例３であるメモリ回路を示す図である。
【図５】この発明の実施例４であるメモリ回路を示す図である。
【図６】この発明の実５であるメモリ回路を示す図である。
【図７】従来のメモリ回路の第１の初期化例を示す図である。
【図８】従来のメモリ回路の第２の初期化例を示す図である。
【図９】従来のメモリ回路の第３の初期化例を示す図である。
【符号の説明】
【０１２２】
１０、１０Ａ、１０Ｂ、１０Ｃ、１０Ｄ      メモリ回路
００-1、００-1Ａ      ｐＭＯＳ（電圧供給手段）
００-1Ｂ、００-1Ｃ      ｎＭＯＳ（電圧供給手段）
００-2      ｎＭＯＳ（第１の電界効果トランジスタ）
００-2Ｄ      ｐＭＯＳ（第１の電界効果トランジスタ）
００-3、００-４      インバータ（ビット保持回路）
００-5      ｎＭＯＳ（第２の電界効果トランジスタ）
００-5Ｄ      ｐＭＯＳ（第２の電界効果トランジスタ）
１４      初期化信号供給線（分配手段、又はその一部）
１４Ａ      インバータ（分配手段の残部）
２０、２０Ｄ      書き込みアドレスデコーダ回路（ビット設定指定回路）
【図１】
2005276370.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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