(57)【要約】      （修正有）【課題】新たな画素回路を有する表示装置に対して、発光素子の劣化を制御し、信頼性を向上させるため、発光素子へ逆方向の電圧（以下、逆電圧と表記する）を印加する回路構成、及びその方法を提供する。【解決手段】第１の電源線と信号線がスイッチング用トランジスタ及び消去用トランジスタを介して電気的に接続され、電源線と発光素子の第１及び第２の電極の一方との間に、電流制御用トランジスタおよび駆動用トランジスタが直列に接続され、ゲート電極が第１の電源線に接続された第１のトランジスタと、ゲート電極が第２の電源線に接続された第２のトランジスタを具備するアナログスイッチと、第３の電源線にゲート電極が接続され、第１の電源線にソースおよびドレインの一方が、アナログスイッチの出力端子及び走査線に他方が接続されたバイアス用トランジスタとを有する。【選択図】図１
2005202372.tif 000002
【特許請求の範囲】
【請求項１】
画素はスイッチング用トランジスタと、消去用トランジスタと、電流制御用トランジスタと、駆動用トランジスタと、逆バイアス用トランジスタとを有し、
第１の電源線と信号線が前記スイッチング用トランジスタ及び前記消去用トランジスタを介して電気的に接続され、
前記第１の電源線と発光素子の第１及び第２の電極の一方との間に、前記電流制御用トランジスタおよび駆動用トランジスタが直列に接続され、
前記逆バイアス用トランジスタのゲート電極は前記第１の電源線に接続され、前記逆バイアス用トランジスタのソースおよびドレインの一方は前記発光素子の第１及び第２の電極の一方に、他方は第２の電源線に接続されることを特徴とする表示装置。
【請求項２】
画素はスイッチング用トランジスタと、消去用トランジスタと、電流制御用トランジスタと、駆動用トランジスタとを有し、
第１の電源線と信号線が前記スイッチング用トランジスタ及び前記消去用トランジスタを介して電気的に接続され、前記第１の電源線と発光素子の第１及び第２の電極の一方との間に、前記電流制御用トランジスタおよび駆動用トランジスタが直列に接続されており、
ゲート電極が前記第１の電源線に接続された第１のトランジスタと、ゲート電極が第２の電源線に接続された第２のトランジスタとを具備するアナログスイッチと、
第３の電源線にゲート電極が接続され、前記第１の電源線にソースおよびドレインの一方が、前記アナログスイッチの出力端子及び走査線に他方が接続されたバイアス用トランジスタと、前記画素とを有することを特徴とする表示装置。
【請求項３】
画素はスイッチング用トランジスタと、消去用トランジスタと、電流制御用トランジスタと、駆動用トランジスタと、逆バイアス用トランジスタとを有し、
第１の電源線と信号線が前記スイッチング用トランジスタ及び前記消去用トランジスタを介して電気的に接続され、前記第１の電源線と発光素子の第１及び第２の電極の一方との間に、前記電流制御用トランジスタおよび駆動用トランジスタが直列に接続され、
ゲート電極が前記第１の電源線に接続された第１のトランジスタと、ゲート電極が第２の電源線に接続された第２のトランジスタとを具備するアナログスイッチと、
第３の電源線にゲート電極が接続され、前記第１の電源線にソースおよびドレインの一方が、前記アナログスイッチの出力端子及び走査線に他方が接続されたバイアス用トランジスタと、前記画素とを有することを特徴とする表示装置。
【請求項４】
請求項１および請求項３のいずれか１項において、
前記逆バイアス用トランジスタのゲート電極は前記第１の電源線に接続され、前記逆バイアス用トランジスタのソースおよびドレインの一方は前記発光素子の第１及び第２の電極の一方に、他方は第４の電源線に接続されていることを特徴とする表示装置。
【請求項５】
請求項１および請求項３のいずれか１項において、
前記逆バイアス用トランジスタのゲート電極は前記第１の電源線に接続され、前記逆バイアス用トランジスタのソースおよびドレインの一方は前記発光素子の第１及び第２の電極の一方に、他方は前記信号線に接続されていることを特徴とする表示装置。
【請求項６】
請求項１乃至請求項５のいずれか１項において、
前記第１の電源線を隣り合う画素で共有していることを特徴とする表示装置。
【請求項７】
請求項１乃至請求項６のいずれか１項において、
ソース電位が低電位電圧ＶＳＳと同電位であり、ゲート電極が前記第１の電源線に接続されたトランジスタが一端に配置され、
ソース電位が高電位電圧ＶＤＤと同電位であり、ゲート電極が前記第２の電源線に接続されたトランジスタが他端に配置されたクロックドインバータと、
電源線にゲート電極が接続され、前記第１の電源線にソースおよびドレインの一方が接続され、前記クロックドインバータの出力端子及び走査線に他方が接続されたバイアス用トランジスタとを有することを特徴とする表示装置。
【請求項８】
請求項１乃至請求項７のいずれか１項において、
前記発光素子の第１の電極が反射膜で形成され、第２の電極が透明電極で形成されていることを特徴とする表示装置。
【請求項９】
請求項１乃至請求項７のいずれか１項において、
前記発光素子の第１の電極及び第２の電極が透明電極で形成されていることを特徴とする表示装置。
【請求項１０】
画素はスイッチング用トランジスタと、消去用トランジスタと、電流制御用トランジスタと、駆動用トランジスタとを有し、
第１の電源線と信号線が前記スイッチング用トランジスタ及び前記消去用トランジスタを介して電気的に接続され、前記第１の電源線と発光素子の第１電極との間に、前記電流制御用トランジスタおよび駆動用トランジスタが直列に接続され、前記発光素子の第２の電極は第３の電源線を接続され、
ゲート電極が前記第１の電源線に接続された第１のトランジスタと、ゲート電極が第２の電源線に接続された第２のトランジスタとを具備するアナログスイッチと、
第４の電源線にゲート電極が接続され、前記第１の電源線にソースおよびドレインの一方が、前記アナログスイッチの出力端子及び走査線に他方が接続されたバイアス用トランジスタと、前記画素とを有する表示装置の駆動方法であって、
前記第１の電源線と前記第３の電源線の電位を反転して、前記発光素子に逆方向バイアスを印加すると同時に、前記アナログスイッチをオフにし、前記バイアス用トランジスタをオンにして、前記第１の電源線の電位と前記走査線の電位を同電位にすることを特徴とする表示装置の駆動方法。
【請求項１１】
画素はスイッチング用トランジスタと、消去用トランジスタと、電流制御用トランジスタと、駆動用トランジスタと、逆バイアス用トランジスタとを有し、
第１の電源線と信号線が前記スイッチング用トランジスタ及び前記消去用トランジスタを介して電気的に接続され、前記第１の電源線と発光素子の第１の電極との間に、前記電流制御用トランジスタおよび駆動用トランジスタが直列に接続され、前記発光素子の第２の電極は第３の電源線を接続され、
ゲート電極が前記第１の電源線に接続された第１のトランジスタと、ゲート電極が第２の電源線に接続された第２のトランジスタとを具備するアナログスイッチと、
第４の電源線にゲート電極が接続され、前記第１の電源線にソースおよびドレインの一方が、前記アナログスイッチの出力端子及び走査線に他方が接続されたバイアス用トランジスタと、前記画素とを有する表示装置の駆動方法であって、
前記第１の電源線と前記第３の電源線の電位を反転して、前記発光素子に逆方向バイアスを印加すると同時に、前記アナログスイッチをオフにし、前記バイアス用トランジスタをオンにして、前記第１の電源線の電位と前記走査線の電位を同電位にすることを特徴とする表示装置の駆動方法。
【請求項１２】
請求項１０または請求項１１のいずれか１項において、
逆方向バイアスを印加する期間に前記信号線を浮遊状態にすることを特徴とする駆動方法。
【請求項１３】
請求項１０または請求項１１のいずれか１項において、
逆方向バイアスを印加する期間に前記スイッチング用トランジスタ及び消去用トランジスタの少なくとも一つをオフさせることを特徴とする駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発光素子を備えた表示装置及びその駆動方法に関する。
【背景技術】
【０００２】
近年、発光素子（自発光素子）を用いた表示装置の研究開発が進められている。このような表示装置は、高画質、薄型、軽量などの利点を生かして、携帯電話の表示画面やパソコンのモニターとして幅広く利用されている。特に、このような表示装置は動画表示に適した速い応答速度、低電圧、低消費電力駆動などの特徴を有しているため、新世代の携帯電話や携帯情報端末（ＰＤＡ）をはじめ、幅広い用途が見込まれている。
【０００３】
発光素子は、経時変化によりその輝度が劣化してしまう。例えば、ある電圧Ｖ0を印加すると電流Ｉ0で所定の発光輝度が得られていたにもかかわらず、発光素子の経時変化により、電圧Ｖ0を印加しても電流Ｉ0’しか発光素子へ流れないため、所定の輝度が得られなくなってしまった。また例えば、ある電流を流した場合であっても、発光素子の経時劣化により同一輝度が得られなくなってしまう。
【０００４】
これは電圧や電流を流すことで発光素子が発熱し、発光素子の膜の界面や電極の界面での性質に変化が生じるためであると考えられる。さらに発光素子の劣化状態は、各発光素子で異なるためやきつきが生じてしまう。
【０００５】
発光素子の劣化を抑制し、信頼性を向上させるため、発光素子の発光時に印加される電圧とは逆方向の電圧を印加する方法がある（特許文献１参照）。
【０００６】
【特許文献１】特開２００１−１１７５３４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
発光素子を有する画素回路は、多様な構成を取り得る。そこで本発明は、新たな画素回路を有する表示装置に対して、発光素子の劣化を制御し、信頼性を向上させるため、発光素子へ逆方向の電圧（以下、逆電圧と表記する）を印加する回路構成、及びその方法を提供することを課題とする。
【課題を解決するための手段】
【０００８】
上記課題を鑑み本発明は、信号線に接続されるスイッチング用のトランジスタ（スイッチング用トランジスタと表記する）、発光素子に接続される駆動用のトランジスタ（駆動用トランジスタと表記する）、駆動用トランジスタに直列に接続される電流制御用のトランジスタ（電流制御用トランジスタと表記する）を少なくとも有する新たな画素回路において、発光素子へ逆電圧を印加する。逆電圧とは、発光素子が発光する方向と逆に、電圧を印加することをいう。
【０００９】
好ましくは、駆動用トランジスタのゲート電位を固定電位とすることにより、寄生容量や配線容量によるゲート・ソース間の電圧Ｖｇｓが変化しないように動作させることができる。その結果、駆動用トランジスタのゲート・ソース間電圧Ｖｇｓのばらつきに起因する、表示ムラを抑えることができる。
【００１０】
また本発明は、信号線に接続される電流制御用トランジスタをオフとする、例えば、電流制御用トランジスタに接続された容量素子の電荷を放電する消去用のトランジスタ（消去用トランジスタと表記する）を加えた画素回路において、発光素子へ逆電圧を印加する。
【００１１】
駆動用トランジスタは、飽和領域及び線形領域で動作させることができ、スイッチング用トランジスタ、電流制御用トランジスタ、及び消去用トランジスタは、線形領域で動作させる。線形領域で動作させる場合、駆動用電圧を低くできるため、表示装置の低消費電力化を達成することができる。
【００１２】
逆電圧（逆バイアスともいう）を印加する方法は、発光素子が有する陽極と、陰極に印加する電圧の大小関係が逆となるように電圧を印加する。つまり、陽極に導通しているアノード線と、陰極に導通しているカソード線との電位が反転する電圧を印加する。なお、アノード線、及びカソード線には、電源線が接続され、電源線により反転する電位が印加されてもよい。
【００１３】
逆電圧を印加するための回路（以下、逆電圧印加用回路と表記する）は、アナログスイッチ、又はクロックドインバータ等の半導体回路と、逆電圧印加時にオンとなるトランジスタ（逆電圧印加用トランジスタとも表記する）とを有する。
【００１４】
アナログスイッチは、少なくとも極性の異なる第１のトランジスタ、及び第２のトランジスタを有する。クロックドインバータは、少なくとも極性の異なる第１のトランジスタ、及び第２のトランジスタと、第３のトランジスタを有する。さらに第３のトランジスタと極性の異なる第４のトランジスタを有してもよい。
【００１５】
トランジスタは、非晶質シリコンや多結晶シリコンに代表される非単結晶半導体膜を用いた薄膜トランジスタ（ＴＦＴ）、半導体基板やＳＯＩ基板を用いて形成されるＭＯＳ型トランジスタ、接合型トランジスタ、有機半導体やカーボンナノチューブを用いたトランジスタ、その他のトランジスタを適用することができる。
【発明の効果】
【００１６】
本発明により、新たな画素回路を有する表示装置に対して、発光素子の劣化を制御し、信頼性を向上させるため逆電圧を印加する回路構成、及びその方法を提供することができる。さらに、アノード線と信号線、つまりアノード線と信号線駆動回路が有する電源線とがショートすることなく逆電圧を印加することができる。その結果、表示装置を有する電子機器の長寿命化が達成できる。
【００１７】
以上により新たな画素回路を有する表示装置に対して、発光素子の劣化を制御し、信頼性を向上させるため逆電圧を印加する回路構成、及びその方法を提供することができる。
【発明を実施するための最良の形態】
【００１８】
以下に、本発明の実施の形態を図面に基づいて説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。
【００１９】
なお、実施の形態を説明するための全図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
【００２０】
また以下の実施の形態において、トランジスタはゲート、ソース、ドレインの３端子を有するが、ソース電極、ドレイン電極に関しては、トランジスタの構造上、明確に区別が出来ない。よって、素子間の接続について説明する際は、ソース電極、ドレイン電極のうち一方を第１の電極、他方を第２の電極と表記する。
【００２１】
（実施の形態１）
本実施の形態では、少なくともスイッチング用トランジスタ、消去用トランジスタ、駆動用トランジスタ及び電流を有する画素回路に対し、アナログスイッチを有する逆電圧印加用回路を用いる具体例について説明する。
【００２２】
図１（Ａ）には、順電圧（発光素子が発光する方向の電圧）を印加し、発光素子が発光している状態を示す。図１（Ａ）に示す逆電圧印加用回路１１６は、ｎチャネル型トランジスタ２０、ｐチャネル型トランジスタ２１を有するアナログスイッチ２８を有する。ｎチャネル型トランジスタ２０のゲート電極は、アノード線１８に接続され、本実施の形態ではアノード線１８は、５Ｖに保持されている。ｐチャネル型トランジスタ２１のゲート電極は、一定の電位に保持された電源線、又はカソード線に接続され、本実施の形態では−２Ｖに固定された第１の電源線１９に接続されている。アナログスイッチ２８の出力配線（出力端子）は、逆電圧印加用トランジスタ１７の第１の電極と、走査線５８、又は消去用トランジスタのゲート電極に接続されるリセット線５９と、に接続される。本実施の形態ではアナログスイッチ２８の出力配線は、逆電圧印加用トランジスタ１７の第１の電極と、走査線５８と、に接続されている。
【００２３】
逆電圧印加用トランジスタ１７は、一定の電位に保たれた電源線、又はカソード線にゲート電極が接続され、アノード線に第１の電極が接続され、アナログスイッチ２８の出力配線に第２の電極が接続される。本実施の形態では逆電圧印加用トランジスタ１７のゲート電極は−２Ｖの電位に保持されている。さらに、逆電圧印加用トランジスタ１７の第１の電極は、スイッチング用トランジスタのゲート電極に接続された走査線５８に接続されている。また逆電圧印加用トランジスタの第１の電極は、消去用トランジスタのゲート電極に接続されたリセット線５９に接続してもよい。
【００２４】
このような回路構成において、走査線駆動回路が有するバッファ回路から、例えば５Ｖ、−２Ｖの電圧のパルス信号が出力され、アナログスイッチ２８へ入力される。すると、ｎチャネル型トランジスタ２０、及びｐチャネル型トランジスタ２１のどちらかがオンとなり、逆電圧印加用トランジスタ１７はオフとなる。具体的には、Ｌｏｗの信号が入力される場合、ｐチャネル型トランジスタ２１がオンとなり、Ｈｉｇｈの信号が入力される場合、ｎチャネル型トランジスタ２０がオンとなる。そして、走査線５８にはバッファ回路から出力された信号が入力される。
【００２５】
このような信号がアナログスイッチ２８に入力されるとき、画素１０１ではスイッチング用トランジスタ５１がオンとなり、信号線５７からビデオ信号が入力される。本実施の形態では、スイッチング用トランジスタ５１はｎチャネル型のトランジスタを用い、ビデオ信号は電圧値として入力する。スイッチング用トランジスタ５１は、ｐチャネル型のトランジスタを用いてもよい。
【００２６】
すると、駆動用トランジスタ５３、電流制御用トランジスタ５４がオンとなり、発光素子５５が発光する。発光素子５５の陰極は、−１０Ｖに保持されたカソード線６９に接続され、陽極は、５Ｖに保持されたアノード線１８に接続されている。
【００２７】
本実施の形態において、駆動用トランジスタ５３、電流制御用トランジスタ５４はｐチャネル型のトランジスタを用いるが、ｎチャネル型のトランジスタを用いてもよい。なお、駆動用トランジスタ５３と、電流制御用トランジスタ５４は同一極性を用いる方が好ましい。
【００２８】
このとき必要に応じて、消去用トランジスタ５２を動作させて、リセット線５９を選択し消去期間を設ける。本実施の形態において、消去用トランジスタ５２はｎチャネル型のトランジスタを用いる。消去用トランジスタ５２はｐチャネル型のトランジスタを用いてもよいことは言うまでもない。消去用トランジスタやその動作は、特開２００１−３４３９３３号公報を参照すればよく、それらと組み合わせて用いることができる。
【００２９】
また消去用トランジスタ５２、及び電流制御用トランジスタ５４の第１の電極が接続されるアノード線１８及び駆動用トランジスタのゲート電極が接続される第２の電源線６０は、制御用回路１１８が接続されている。なお駆動用トランジスタのゲート電極を固定電位とすると、寄生容量や配線容量によるゲート・ソース間の電圧Ｖｇｓが変化しないように動作させることができる。そのため、少なくとも順電圧印加時では、第２の電源線６０の電位を固定電位とすると好ましい。
【００３０】
制御用回路１１８は二つのｎチャネル型トランジスタを有し、第１のｎチャネル型トランジスタ６１の第１の電極と、第２のｎチャネル型トランジスタ６２のゲート電極とが、アノード線１８に接続されている。第１のｎチャネル型トランジスタ６１の第２の電極と、第２のｎチャネル型トランジスタ６２の第１の電極とが、第２の電源線６０に接続されている。第１のｎチャネル型トランジスタ６１のゲート電極は、−２Ｖに固定され、第２のｎチャネル型トランジスタ６２の第２の電極は、０Ｖに固定されている。
【００３１】
このような制御用回路１１８は、順電圧印加時では、第１のｎチャネル型トランジスタ６１はオフとなり、第２のｎチャネル型トランジスタ６２はオンとなっている。その結果、駆動用トランジスタ５３のゲート電極の電位は０Ｖとなっている。
【００３２】
以上のような状態のとき、駆動用トランジスタ５３はオンとなり、カソード線６９が−１０Ｖ、アノード線１８が５Ｖであるため、発光素子へは順電圧が印加され、発光する。
【００３３】
図１（Ｂ）には、逆電圧を印加している状態を示す。本実施の形態では、アノード線１８を−１０Ｖ、第１の電源線１９を−２Ｖとする。すると、アナログスイッチ２８が有するｎチャネル型トランジスタ２０、及びｐチャネル型トランジスタ２１は、両方ともオフとなり、逆電圧印加用トランジスタ１７はオンとなり、走査線５８は−１０Ｖとなる。それに伴い、画素１０１ではスイッチング用トランジスタ５１がオフとなる。
【００３４】
このときカソード線６９の電圧を５Ｖとし、逆電圧を印加する。そして、駆動用トランジスタ５３と、電流制御用トランジスタ５４とをオンとし、逆電圧を効率よく印加する。特に、駆動用トランジスタ５３は、飽和領域で動作させるため、Ｌ／Ｗが大きくなるように設計されている場合、抵抗値が高いことが懸念される。そのため、制御用回路１１８では、第１のｎチャネル型トランジスタ６１をオンとし、第２のｎチャネル型トランジスタ６２をオフとし、駆動用トランジスタ５３のゲート電極に接続される第２の電源線６０の電圧を−１０Ｖとする。その結果、駆動用トランジスタ５３のゲート電極へ印加されるゲート電圧を大きくできより効率高く逆電圧を印加することができる。その結果、駆動用トランジスタ５３の抵抗による逆電圧印加時が長くなるという問題を低減することができる。
【００３５】
なお駆動用トランジスタ５３は、線形領域で動作させてもよい。駆動用トランジスタ５３を線形領域で動作させる場合、駆動電圧を低くすることができる。そのため、表示装置の低消費電力化が期待できる。
【００３６】
以上のような状態のとき、駆動用トランジスタ５３、電流制御用トランジスタ５４はオンとなり、カソード線６９が５Ｖ、アノード線１８が−１０Ｖであるため、発光素子へは逆電圧が印加される。
【００３７】
また、駆動用トランジスタ５３や電流制御用トランジスタ５４の抵抗を解消するために、発光素子の第１の電極（本実施の形態では陽極）と、アノード線１８との間にダイオードを設けてもよい。なお本実施の形態では、発光素子の第１の電極は陽極とするが、第１の電極が陰極となる画素構成を用いてもよい。
【００３８】
本実施の形態により、新たな画素回路を有する表示装置に対して、発光素子の劣化を低減し、信頼性を向上させるため逆電圧を印加する回路構成、及びその方法を提供することができる。
【００３９】
さらに本実施の形態により、アノード線と信号線、つまりアノード線と信号線駆動回路が有する電源線とがショートすることなく逆電圧を印加することができる。
【００４０】
なお、本実施の形態で示した電圧の値は一例であり、これに限定されるものではない。
【００４１】
（実施の形態２）
本実施の形態では、クロックドインバータを有する逆電圧印加用回路に用いる具体例について説明する。
【００４２】
図２（Ａ）には、順電圧を印加している状態を示す。図２（Ａ）に示す逆電圧印加用回路１１６は、直列に接続されたｐチャネル型トランジスタ１２と、ｎチャネル型トランジスタ１３、１４を有するクロックドインバータ２９を有する。なお、さらに加えてｐチャネル型トランジスタを有するクロックドインバータを用いてもよい。ｐチャネル型トランジスタ１２のゲート電極と、ｎチャネル型トランジスタ１３のゲート電極は同電位であって、つまり接続されている。ｐチャネル型トランジスタ１２の第１の電極は、一定の電位に保持された電源線、例えば５Ｖに保持されたＶＤＤ（高電位電源線）に接続されている。ｎチャネル型トランジスタ１４の第１の電極は、一定の電位に保持された電源線、例えば−２Ｖに保持されたＶＳＳ（低電位電源線）に接続されている。またゲート電極は、一定の電位に保持された電源線、又はカソード線に接続され、本実施の形態では５Ｖに保持された第１の電源線１９に接続されている。クロックドインバータ２９の出力配線は、逆電圧印加用トランジスタ１７の第１の電極と、図１における走査線５８又はリセット線５９とに接続されている。本実施の形態では、クロックドインバータ２９の出力配線は、逆電圧印加用トランジスタ１７の第１の電極と、走査線５８とに接続されている。
【００４３】
逆電圧印加用トランジスタ１７は、一定の電位に保たれた電源線、又はカソード線にゲート電極が接続され、アノード線に第１の電極が接続され、クロックドインバータ２９の出力配線とに第２の電極が接続される。本実施の形態では逆電圧印加用トランジスタ１７のゲート電極は−２Ｖの電位に保たれている。また逆電圧印加用トランジスタの第１の電極はクロックドインバータの出力配線と接続され、第２の電極は第１の電源線１９に接続されている。さらに本実施の形態では、逆電圧印加用トランジスタ１７の第１の電極は、スイッチング用トランジスタのゲート電極に接続された走査線５８に接続される。また逆電圧印加用トランジスタの第１の電極は、消去用トランジスタのゲート電極に接続されたリセット線５９に接続してもよい。
【００４４】
走査線駆動回路が有するバッファ回路から、例えば５Ｖ、−２Ｖのパルス信号が出力され、クロックドインバータ２９へ入力される。すると、ｎチャネル型トランジスタ１４がオンとなり、逆電圧印加用トランジスタ１７はオフとなる。
【００４５】
その結果、走査線５８にはバッファ回路から出力された信号が入力される。本実施の形態では、図１（Ａ）におけるスイッチング用トランジスタ５１はｎチャネル型トランジスタを用い、ビデオ信号は電圧値として入力する。すると、実施の形態１と同様に、駆動用トランジスタ５３、電流制御用トランジスタ５４がオンとなり、発光素子５５が発光する。
【００４６】
その他の画素構成、動作、制御用回路１１８は図１（Ａ）と同様であるため、説明を省略する。なお駆動用トランジスタのゲート電極を固定電位とすると、寄生容量や配線容量によるゲート・ソース間の電圧Ｖｇｓが変化しないように動作させることができる。そのため実施の形態１と同様に、少なくとも順電圧印加時では、第２の電源線６０の電位を固定電位とすると好ましい。
【００４７】
このとき必要に応じて、消去用トランジスタ５２を動作させて、リセット線５９を選択し消去期間を設け、高階調表示を行う。本実施の形態において、消去用トランジスタ５２はｎチャネル型トランジスタを用いる。消去用トランジスタやその動作の詳細は、特開２００１−３４３９３３号公報を参照すればよい。
【００４８】
以上のような状態のとき、駆動用トランジスタ５３はオンとなり、カソード線６９が−１０Ｖ、アノード線１８が５Ｖであるため、発光素子へは順電圧が印加され、発光する。
【００４９】
図２（Ｂ）には、逆電圧を印加している状態を示し、第１の電源線１９は−１０Ｖに保持される。すると、クロックドインバータ２９が有するｎチャネル型トランジスタ１４は、ハイインピーダンス状態、つまりオフとなり、逆電圧印加用トランジスタ１７はオンとなり、走査線５８は−１０Ｖとなる。それに伴い、画素１０１ではスイッチング用トランジスタ５１がオフとなる。
【００５０】
逆電圧を効率よく印加するため、駆動用トランジスタ５３と、電流制御用トランジスタ５４とをオンとする。このとき実施の形態１と同様な制御用回路１１８を用い、第１のｎチャネル型トランジスタ６１をオンとし、第２のｎチャネル型トランジスタ６２をオフとし、駆動用トランジスタ５３のゲート電極に接続される第２の電源線６０の電圧を−１０Ｖとする。
【００５１】
以上のような状態のとき、駆動用トランジスタ５３はオンとなり、カソード線６９が５Ｖ、アノード線１８が−１０Ｖとなるため、発光素子へは逆電圧が印加される。
【００５２】
また、駆動用トランジスタ５３や電流制御用トランジスタ５４の抵抗問題を解消するために、発光素子の第１の電極と、アノード線１８との間にダイオードを設けてもよい。
【００５３】
本実施の形態により、新たな画素回路を有する表示装置に対して、発光素子の劣化を制御し、信頼性を向上させるため逆電圧を印加する回路構成、及びその方法を提供することができる。
【００５４】
さらに本実施の形態により、アノード線と信号線、つまりアノード線と信号線駆動回路が有する電源線とがショートすることなく逆電圧を印加することができる。
【００５５】
なお、本実施の形態で示した電圧の値は一例であり、これに限定されるものではない。
【００５６】
（実施の形態３）
本実施の形態では、逆電圧印加用回路を有する走査線駆動回路、信号線駆動回路、及びそれらを有する表示装置について説明する。
【００５７】
図５（Ａ）には、走査線駆動回路の構成を示し、シフトレジスタ１１４、バッファ回路１１５、逆電圧印加用回路１１６を有する逆電圧印加回路部１５０を有する。
【００５８】
逆電圧印加回路部１５０は、図１・２に示すような走査線、又はリセット線にそれぞれ接続される複数の逆電圧印加用回路１１６と逆電圧印加用トランジスタ１７を有する。逆電圧印加用回路１１６は、アナログスイッチ２８、又はクロックドインバータ２９を有する。
【００５９】
走査線駆動回路に逆電圧印加回路部１５０を設ける場合、アノード線と、一定の電位に保たれた電源線、又はカソード線の電位を反転し、発光素子に逆電圧を印加すると同時に、アナログスイッチ２８、又はクロックドインバータ２９をオフとし、逆電圧印加用トランジスタ１７をオンとするように駆動する。そして、逆電圧印加用回路１１６に接続される画素が有するスイッチング用トランジスタ５１、又は消去用トランジスタ５２がオフとなる電位とする。その結果、アノード線１８と信号線５７、つまりアノード線と信号線駆動回路が有する電源線とがショートすることなく逆電圧を印加することができる。
【００６０】
逆電圧印加用回路１１６を、信号線駆動回路に設けることもできる。図５（Ｂ）には、信号線駆動回路の構成を示し、シフトレジスタ１１１、第１のラッチ回路１１２、第２のラッチ回路１１３、複数の逆電圧印加用回路１１６を有する逆電圧印加回路部１５１を有する。
【００６１】
信号線駆動回路に設けられた逆電圧印加用回路は、アナログスイッチ２８、又はクロックドインバータ２９を有し、逆電圧印加用トランジスタ１７は不要となる。アナログスイッチ、又はクロックドインバータの出力配線が、画素部の複数の信号線（Ｓ１〜Ｓｘ）とそれぞれ接続されている。
【００６２】
さらに、信号線駆動回路が有する電源線とアノード線のショートを防止するため、スイッチを有する。スイッチは、アノード線と一定の電位に保たれた電源線、又はカソード線の電位差を利用して、オン、又はオフとなる。
【００６３】
信号線駆動回路に逆電圧印加回路部１５０を設ける表示装置において、アノード線と一定の電位に保たれた電源線、又はカソード線の電位を反転し、発光素子に逆電圧を印加すると同時に、アナログスイッチ、又はクロックドインバータをオフとする。すると、アノード線と信号線との間に配置されたトランジスタをオフとすることができる。その結果、アノード線と信号線、つまりアノード線と信号線駆動回路が有する電源線とがショートすることなく逆電圧を印加することができる。
【００６４】
また逆電圧を印加するとき、駆動用トランジスタのゲート電極が接続される電源線と、アノード線の電圧について説明する。逆電圧を印加する場合、駆動用トランジスタ、電流制御用トランジスタを介して発光素子へ逆電圧が印加される。そのため、駆動用トランジスタ、電流制御用トランジスタの抵抗は、より低くなると好ましい。しかし、特に駆動用トランジスタの場合、飽和領域で動作させる場合、チャネル形成領域のＬ／Ｗ比が大きくなり、抵抗が高くなることが懸念される。
【００６５】
そこで、駆動用トランジスタ、電流制御用トランジスタを確実にオンとし、より高い電圧を印加するように、駆動用トランジスタのゲート電極が接続される電源線の電圧を制御する制御用回路１１８を有する。
【００６６】
制御用回路は、アノード線にゲート電極が接続され、第１の電極が電源線に接続された第６のトランジスタと、ゲート電極が固定電位に保持され、第１の電極がアノード線に接続され、第２の電極が電源線に接続された第７のトランジスタとを有する。
【００６７】
駆動用トランジスタに着目すると、順電圧を印加する場合、第６のトランジスタはオン、第７のトランジスタはオフとし、逆電圧を印加する場合、第６のトランジスタはオフ、第７のトランジスタはオンとする。そして逆電圧を印加する場合、電源線の電圧の絶対値を大きくし、駆動用トランジスタへ印加する電圧を大きくすることができる。
【００６８】
本実施の形態により、新たな画素回路を有する表示装置に対して、発光素子の劣化を制御し、信頼性を向上させるため逆電圧を印加する回路構成、及びその方法を提供することができる。さらに、アノード線と信号線、つまりアノード線と信号線駆動回路が有する電源線とがショートすることなく逆電圧を印加することができる。その結果、表示装置の長寿命化が達成できる。
【００６９】
（実施の形態４）
本発明の表示装置をデジタル駆動する場合には、多階調の画像を表現するために時間階調方式を用いる。本実施の形態では、逆電圧を印加するタイミングについて図３を用いて説明する。図３（Ａ）は、縦軸は走査線、横軸は時間のときのタイミングチャートを示し、図３（Ｂ）はｊ行目の走査線Ｇｊのタイミングチャートを示す。
【００７０】
表示装置は、そのフレーム周波数を通常６０Ｈｚ程度とする。つまり、１秒間に６０回程度の画面の描画が行われ、画面の描画を１回行なう期間を１フレーム期間（単位フレーム期間）と呼ぶ。時間階調方式では、１フレーム期間を複数のサブフレーム期間（ｍ（ｍは２以上の自然数）個のサブフレーム期間ＳＦ１、ＳＦ２、…、ＳＦｍ）に分割する。このときの分割数は、階調ビット数に等しい場合が多く、ここでは簡単のために、分割数が階調ビット数に等しい場合を示す。つまり本実施の形態では５ビット階調を例示しているので、５つのサブフレーム期間ＳＦ１〜ＳＦ５に分割した例を示す。
【００７１】
各サブフレーム期間は、画素にビデオ信号を書き込む書き込み期間Ｔａ１、Ｔａ２、…、Ｔａｍと、発光素子が発光又は非発光する保持期間Ｔｓ１、Ｔｓ２、…、Ｔｓｍを有する。保持期間Ｔｓ１〜Ｔｓ５は、その長さの比をＴｓ１：・・・：Ｔｓ５＝１６：８：４：２：１とする。つまり、ｎビット階調を表現する場合、ｎ個の保持期間は、その長さの比を２(n-1)：２(n-2)：・・・：２1：２0とする。
【００７２】
図３において、サブフレーム期間ＳＦ５は消去期間Ｔｅ５を有する例を示す。消去期間Ｔｅ５では、画素に書き込まれたビデオ信号をリセットする。消去期間は必要に応じて設ければよい。
【００７３】
一フレーム期間に逆電圧印加期間Ｔｒを設ける。この逆電圧印加期間Ｔｒでは、全ての画素で同時に逆電圧が印加される。本実施の形態では、消去期間Ｔｅ５の終了後、逆電圧印加期間Ｔｒを設ける場合を説明する。なお、逆電圧印加期間Ｔｒを長く設け、発光素子へ逆電圧を印加する時間を長くすると好ましい。
【００７４】
図３（Ｃ）は図３（Ｂ）に対応する走査線Ｇｊ、アノード線、及びカソード線の電圧値を示す。図３（Ｃ）をみると、走査線ＧｊにはＨｉｇｈとＬｏｗのパルス信号が印加され、例えば実施の形態１又は２で示したように５Ｖ、−２Ｖの電圧の信号が印加される。書き込み期間Ｔａ１〜Ｔａ５では、走査線ＧｊにはＨｉｇｈの信号が印加され、逆電圧印加期間ＴｒではＬｏｗの信号が印加される。
【００７５】
アノード線へ５Ｖ、カソード線へ−１０Ｖの電圧が印加され、逆電圧印加期間Ｔｒでは、アノード線へ−１０Ｖ、カソード線へ５Ｖの電圧、つまり逆電圧が印加される。
【００７６】
なお、表示階調数を増やしたい場合は、サブフレーム期間の分割数を増やせばよい。また、サブフレーム期間の順序は、必ずしも上位ビットから下位ビットといった順序である必要はなく、１フレーム期間中、ランダムに並んでいてもよい。さらにフレーム期間毎に、その順序が変化してもよい。また、あるサブフレーム期間をさらに分割していてもよい。
【００７７】
また画素毎に、逆電圧を印加するか否かを決定してもよい。この場合、画素毎にスイッチを設け、逆電圧を印加しないときはオフとなるように制御する。
【００７８】
また、画素毎に発光素子の劣化状態が異なる場合が考えられる。メモリ回路及びカウンタ回路とにより、ビデオ信号をカウント、記録し、その情報に基づきに発光素子の劣化状態に応じて印加すべき逆電圧の値を求めることができる。そして、印加する逆電圧の値に応じて、アノード線と、一定の電位に保持された電源線、又はカソード線の電位を設定してもよい。例えば、アノード線は発光素子毎に設けられるため、アノード線の電位を画素毎に設定する。
【００７９】
本実施の形態は、上記の実施の形態と自由に組み合わせることができる。
【００８０】
（実施の形態５）
本実施の形態では、画素の動作について図４を用いて説明する。
【００８１】
図４（Ａ）に示す画素１６１００は、信号線１６００１、第１の電源線１６００２、ゲート固定電位線１６００３、走査線１６００４、リセット線１６００５、スイッチング用トランジスタ１６００６、消去用トランジスタ１６００７、電流制御用トランジスタ１６００８、駆動用トランジスタ１６００９、容量手段１６０１０、画素電極１６０１１、発光素子１６０１２、第２の電源線１６０１３を有する。画素電極は発光素子の電極として機能する。なお、ゲート固定電位線１６００３は、駆動用トランジスタ１６００８のゲート電位を固定するための線である。
【００８２】
次に動作について説明する。まず、走査線１６００４に選択パルス信号が入力され、スイッチング用トランジスタ１６００６がオンとなり、信号線１６００１に出力されたビデオ信号が電流制御用トランジスタ１６００８のゲート電極に入力される。ビデオ信号がＨｉｇｈレベル（以下、Ｈレベルと表記する）の場合、電流制御用トランジスタ１６００８はオフとなり、Ｌｏｗレベル（以下、Ｌレベルと表記する）の場合、電流制御用トランジスタ１６００８はオンとなる。電流制御用用トランジスタ１６００８のオン、又はオフの状態により、発光素子１６０１２への電流供給が制御され、発光、非発光が決定される。このとき、消去用トランジスタ１６００７はオフとなっている。
【００８３】
続いて、発光素子１６０１２への電流供給を強制的に遮断する場合には、リセット線１６００５に選択パルス信号が入力され、消去用トランジスタ１６００７がオンし、第１の電源線１６００２の電位が電流制御用トランジスタ１６００８のゲート電極に入力される。電流制御用トランジスタ１６００８のゲート電極とソース電極が同電位になるため、オフになる。
【００８４】
また、逆電圧印加期間には、第１の電源線１６００２の電位と第２の電源線１６０１３の電位が入れ替わる。このとき、発光素子の成膜不良等により画素電極１６０１１と第２の電源線１６０１３が短絡している場合には駆動用トランジスタ１６００９がオンとなる。その結果、短絡箇所に電流が流れ、焼き切れ絶縁する。画素電極１６０１１と第２の電源線１６０１３が短絡している場合にはその画素は常に非発光状態であったり、所望の輝度を得られなかったり等の不良となってしまうが、前述の短絡箇所に電流を流し絶縁することでこのような不良を解消することができる。
【００８５】
次に、駆動用トランジスタ１６００９を電流源として用いる場合について図４（Ｂ）を用いて説明する。
【００８６】
画素１６１０１は信号線１６００１、第１の電源線１６００２、ゲート固定電位線１６００３、走査線１６００４、リセット線１６００５、スイッチング用トランジスタ１６００６、消去用トランジスタ１６００７、電流制御用トランジスタ１６００８、駆動用トランジスタ１６００９、容量手段１６０１０、画素電極１６０１１、発光素子１６０１２、第２の電源線１６０１３、逆バイアス用（以下、ＲＢ用と表記する）トランジスタ１６０１４を有し、画素１６１００との違いはＲＢ用トランジスタ１６０１４が追加された点のみである。
【００８７】
ＲＢ用トランジスタ１６０１４のゲート電極は第１の電源線１６００２に接続され、第１の電極は画素電極１６０１１に接続され、第２の電極はゲート固定電位線１６００３に接続されている。
【００８８】
本実施の形態では、駆動用トランジスタ１６００９を定電流源として用いるため、発光素子１６０１２に流れる電流値は駆動用トランジスタ１６００９の特性によって決定する。そのため、前記電流値に合わせ、比較的インピーダンスの高いトランジスタを用いることが望ましい。
【００８９】
続いて、駆動について説明する。順電圧印加期間においては、前述の通りである。
【００９０】
次に、逆電圧印加期間には、第１の電源線１６００２の電位と第２の電源線１６０１３の電位が入れ替わる。このとき、発光素子の成膜不良等により画素電極１６０１１と第２の電源線１６０１３が短絡している場合には、ＲＢ用トランジスタ１６０１４がオンとなる。その結果、短絡箇所に電流が流れ、焼き切れる。駆動用トランジスタ１６００９のインピーダンスが高い場合、短絡箇所を絶縁するのに充分な電流を流せないが、ＲＢ用トランジスタ１６０１４を追加することで、充分な電流を流すことができる。そして、上述のような不良を解消することができる。
【００９１】
また、本実施の形態では逆電圧印加期間において、第１の電源線１６００２と第２の電源線１６０１３の電位を入れ替える場合のみ説明したが、本発明はこれに限らず、画素電極１６０１１と第２の電源線１６０１３の極性が入れ替わるよう、電位を設定すればよい。また、本実施の形態ではスイッチング用トランジスタ１６００６及び消去用トランジスタ１６００７がＮ型トランジスタ、電流制御用トランジスタ１６００８、駆動トランジスタ１６００９及びＲＢ用トランジスタ１６０１４がＰ型トランジスタの場合で説明したが、トランジスタの極性はこれに限らず、任意に設定すればよい。
【００９２】
また、ＲＢ用トランジスタ１６０１４の第１の電極を画素電極１６０１１に接続し、第２の電極をゲート固定電位線１６００３に接続する場合を説明したが、第２の電極を信号線１６００１に接続してもよいし、画素電極１６０１１と第１の電源線１６００２との間、又は画素電極１６０１１とゲート固定電位線１６００３との間にダイオードを接続してもよい。
【００９３】
また、本実施の形態では容量手段１６０１０を設けたが、電流制御用トランジスタ１６００８のチャネル容量等で保持容量をまかなえる場合には、設ける必要はない。
【００９４】
（実施の形態６）
本実施の形態では、図４（Ａ）の上面図の一例を、図６を用いて説明する。
【００９５】
図６において、信号線１７００１、第１の電源線１７００２、ゲート固定電位線１７００３、走査線１７００４、リセット線１７００５、スイッチング用トランジスタ１７００６、消去用トランジスタ１７００７、電流制御用トランジスタ１７００８、駆動用トランジスタ１７００９、容量手段１７０１０、画素電極１７０１１を示し、それぞれ図４（Ａ）で示した信号線１６００１、第１の電源線１６００２、ゲート固定電位線１６００３、走査線１６００４、リセット線１６００５、スイッチング用トランジスタ１６００６、消去用トランジスタ１６００７、電流制御用トランジスタ１６００８、駆動用トランジスタ１６００９、容量手段１６０１０、画素電極１６０１１にそれぞれ相当する。
【００９６】
本実施の形態では、第１の電源線１７００２を隣り合う画素で共有する場合について示したが、発光素子の特性がＲＧＢによって違う場合において、各電源線の電位をＲＧＢによって変えることでホワイトバランスを調整する場合には、隣り合う電源線を共有しなくてもよい。
【００９７】
（実施の形態７）
本実施の形態では、図４（Ｂ）の上面図の一例を、図７を用いて説明する。
【００９８】
図７において、信号線１８００１、第１の電源線１８００２、ゲート固定電位線１８００３、走査線１８００４、リセット線１８００５、スイッチング用トランジスタ１８００６、消去用トランジスタ１８００７、電流制御用トランジスタ１８００８、駆動用トランジスタ１８００９、容量手段１８０１０、画素電極１８０１１、ＲＢ用トランジスタ１８０１２を示し、それぞれ図４（Ｂ）で示した信号線１６００１、第１の電源線１６００２、ゲート固定電位線１６００３、走査線１６００４、リセット線１６００５、スイッチング用トランジスタ１６００６、消去用トランジスタ１６００７、電流制御用トランジスタ１６００８、駆動用トランジスタ１６００９、容量手段１６０１０、画素電極１６０１１、ＲＢ用トランジスタ１６０１４に相当する。
【００９９】
本実施の形態では、第１の電源線１８００２を隣り合う画素で共有する場合について示したが、発光素子の特性がＲＧＢによって違う場合において、各電源線の電位をＲＧＢによって変えることでホワイトバランスを調整する場合には、前述の様に隣り合う電源線を共有しなくてもよい。
【０１００】
（実施の形態８）
本発明の表示装置の一形態である、表示領域及びドライバを搭載したパネルについて説明する。また本実施の形態においてトランジスタには、薄膜トランジスタ（ＴＦＴ）を用いて説明する。
【０１０１】
図８（Ａ）には、基板１４０５上に設けられた、発光素子を含む画素を、複数有する表示領域１４０４、ソースドライバ１４０３、第１及び第２のゲートドライバ１４０１、１４０２、接続端子１４１５及び接続フィルム１４０７を示す。接続端子１４１５は、異方導電性粒子等を介して、接続フィルム１４０７と接続する。接続フィルム１４０７はＩＣチップと接続する。
【０１０２】
図８（Ｂ）はパネルのＡ−Ａ’における断面図を示し、表示領域１４０４に設けられた電流制御用ＴＦＴ１４０９及び駆動用ＴＦＴ１４１０と、ソースドライバ１４０３に設けられたＣＭＯＳ回路１４１４を示す。また、表示領域１４０４に設けられた導電層１４１１、電界発光層１４１２及び導電層１４１３を示す。導電層１４１１は駆動用ＴＦＴ１４１０のソース電極又はドレイン電極に接続する。また、導電層１４１１は画素電極として機能し、導電層１４１３は対向電極として機能する。導電層１４１１、電界発光層１４１２及び導電層１４１３の積層体は発光素子に相当する。発光素子は、電界発光層が複数の層からなる積層型、電界発光層が一つの層からなる単層型、電界発光層が複数の層からなるがその境界が明確ではない混合型のいずれでもよい。また、発光素子の積層構造には、下から陽極に相当する導電層＼電界発光層＼陰極に相当する導電層を積層する順積み構造、下から陰極に相当する導電層＼電界発光層＼陽極に相当する導電層を積層する逆積み構造がある。発光素子の光の発する方向に基づいて、適切な構造を選択するとよい。電界発光層には有機材料（低分子、高分子、中分子）、有機材料と無機材料を組み合わせた材料を用いることができる。
【０１０３】
また、シングレット材料、トリプレット材料又はそれらを組み合わせた材料のいずれを用いてもよい。その結果、発光素子から発せられる光には、一重項励起状態から基底状態に戻る際の発光（蛍光）と三重項励起状態から基底状態に戻る際の発光（リン光）となり、本発明はその一方又は両方を用いることができる。
【０１０４】
なお、発光素子に電流が流れて発光する状態とは、発光素子の両電極間に順電圧が印加された状態である。
【０１０５】
表示領域１４０４とドライバ１４０１〜１４０３の周囲にはシール材１４０８が設けられ、発光素子は、該シール材１４０８と対向基板１４０６により封止される。この封止処理は、発光素子を水分から保護するための処理であり、ここではカバー材（ガラス、セラミックス、プラスチック、金属等）により封止する方法を用いるが、熱硬化性樹脂や紫外光硬化性樹脂を用いて封止する方法、金属酸化物や窒化物等のバリア能力が高い薄膜により封止する方法を用いてもよい。
【０１０６】
基板１４０５上に形成される素子は、非晶質半導体に比べて移動度等の特性が良好な結晶質半導体（ポリシリコン）により形成されること好適である。結晶性半導体を用いると、同一表面上におけるモノシリック化を実現することができる。モノリシック構成を有するパネルは、接続する外部ＩＣの個数が減少するため、小型・軽量・薄型が実現される。
【０１０７】
また、図８（Ｂ）において、導電層１４１１は透明導電膜で形成し、導電層１４１３は反射膜で形成される。よって、電界発光層１４１２から発せられる光は、矢印で示すとおり、導電層１４１１を透過して、基板１４０５側に出射される。このような構成は下面出射方式と呼ばれる。
【０１０８】
これに対し、導電層１４１１を反射膜で形成し、導電層１４１３を透明導電膜で形成することにより、図９（Ａ）に示すように、電界発光層１４１２から発せられる光を対向基板１４０６側に出射させる構成も可能である。このような構成は上面出射方式と呼ばれる。
【０１０９】
また、駆動用ＴＦＴ１４１０のソース電極又はドレイン電極と導電層１４１１とは、絶縁層を介することなく、同一の層に積層形成され、膜の重なりによって直接接続されている。よって、導電層１４１１の形成領域は、駆動用ＴＦＴ１４１０等が配置されている領域を除いた領域となるため、画素の高精細化等に伴い、開口率の低下が避けられない。よって、図９（Ｂ）に示すように、層間膜１４１６を追加し、独立した層に画素電極を設け、上面出射方式とすることにより、ＴＦＴ等が形成されている領域も有効に発行領域として活用出来る。このとき、電界発光層１４１２の膜厚によっては、導電層１４１１と駆動用ＴＦＴ１４１０のソース電極又はドレイン電極とのコンタクト領域において、導電層１４１１と導電層１４１３とのショートが生ずる可能性があるので、バンク１４１７等を設け、ショートを防止する構成が望ましい。
【０１１０】
さらに、図１０に示すように、導電層１４１１と導電層１４１３とをいずれも透明導電膜で形成することにより、基板１４０５側と対向基板１４０６側の両方に電界発光層１４１２からの出射光を取り出す構成も可能である。このような構成は両面出射方式と呼ばれる。
【０１１１】
図１０の場合、上面出射側と下面出射側の発光面積はおおむね等しいが、前述のように、層間膜を追加して画素電極の面積を大きくすれば、上面出射側の開口率が高く出来ることは言うまでも無い。
【０１１２】
但し、本発明は上記の実施例に制約されない。例えば、表示領域１４０４は絶縁表面上に形成された非晶質半導体（アモルファスシリコン）をチャネル部としたＴＦＴにより構成し、ドライバ１４０１〜１４０３はＩＣチップにより構成してもよい。ＩＣチップは、ＣＯＧ方式により基板上に貼り合わせたり、基板に接続する接続フィルムに貼り合わせたりしてもよい。非晶質半導体は、ＣＶＤ法を用いることで、大面積の基板に形成することができ、かつ結晶化の工程が不要であることから、安価なパネルの提供を可能とする。また、この際、インクジェット法に代表される液滴吐出法により導電層を形成すると、より安価なパネルの提供を可能とする。本実施例は、上記の実施の形態、実施例と自由に組み合わせることができる。
【０１１３】
（実施の形態９）
発光素子は、一対の電極間に、様々な材料からなる単数又は複数の層（以下電界発光層と称する）が挟まれた構造を有する。発光素子は、以下に示すような要因により、陽極と陰極が短絡する初期不良が生じることがある。第１の要因として、異物（ゴミ）の付着による陽極と陰極の短絡、第２の要因として、陽極の微細な突起（凸凹）により電界発光層にピンホールが生じ、このピンホールに起因した陽極と陰極の短絡、第３の要因として、電界発光層が均一に成膜されずに、前記電界発光層にピンホールが生じ、このピンホールに起因した陽極と陰極の短絡などがある。第３の要因は、そもそも電界発光層の膜厚が薄いことも関係する。このような初期不良が発生した画素では、信号に応じた点灯及び非点灯が行われず、電流のほとんどすべてが短絡部を流れて素子全体が消光する現象が生じたり、特定の画素が点灯又は非点灯しない現象が生じたりして、画像の表示が良好に行われないという問題が発生する。上記問題を鑑み、上述したように、本発明は、発光素子に逆電圧を印加することができる表示装置及びその駆動方法を提供する。逆電圧の印加により、陽極と陰極の短絡部のみに局所的に電流が流れ、該短絡部は発熱する。そうすると、短絡部は酸化又は炭化して絶縁化する。その結果、初期不良が生じても、その不良を解消し、画像の表示を良好に行うことができる表示装置を提供することができる。なお、このような初期不良の絶縁化は、出荷前に行うとよい。
【０１１４】
また、発光素子は、上述の初期不良とは別に、進行性不良が生じることがある。進行性不良とは、時間の経過に伴って、新たに発生した陽極と陰極の短絡である。このように、時間の経過に伴って新たに発生した陽極と陰極の短絡は、陽極の微細な突起により発生する。つまり、一対の電極間に電界発光層が挟まれた積層体には、時間の経過に伴って、陽極と陰極の短絡が発生する。上記問題を鑑み、上述したように、本発明は、出荷前だけではなく、定期的に逆電圧を印加する表示装置及びその駆動方法を提供する。逆電圧の印加により、陽極と陰極の短絡部のみに局所的に電流が流れ、短絡部は絶縁化する。その結果、進行性不良が生じても、その不良を解消し、画像の表示を良好に行うことができる表示装置及びその駆動方法を提供することができる。
【０１１５】
また一対の電極間に電界発光層が挟まれた積層体には、順電圧を印加しても発光しない箇所がある。このような非発光性の不良はダークスポットとよばれ、また、時間の経過に伴って進行するため、進行性不良ともよばれる。ダークスポットは、電界発光層と陰極との接触不良により生じるもので、前記電界発光層と前記陰極の間に微少な空隙があり、その空隙が広がっていくことにより進行すると考えられている。しかしながら、逆電圧を印加すると、その空隙の広がりを抑制することができる。つまり、ダークスポットの進行を抑制することができる。従って、上述したように、逆電圧を印加する本発明は、ダークスポットの進行を抑制する表示装置及びその駆動方法を提供することができる。
【０１１６】
（実施の形態１０）
本発明を適用して作製される電子機器の一例として、デジタルカメラ、カーオーディオなどの音響再生装置、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（携帯電話、携帯型ゲーム機等）、家庭用ゲーム機などの記録媒体を備えた画像再生装置などが挙げられる。それら電子機器の具体例を図１１に示す。
【０１１７】
図１１（Ａ）は表示装置であり、筐体２００１、支持台２００２、表示部２００３、スピーカー部２００４、ビデオ入力端子２００５等を含む。図１１（Ｂ）はデジタルスチルカメラであり、本体２１０１、表示部２１０２、受像部２１０３、操作キー２１０４、外部接続ポート２１０５、シャッター２１０６等を含む。図１１（Ｃ）はノート型パーソナルコンピュータであり、本体２２０１、筐体２２０２、表示部２２０３、キーボード２２０４、外部接続ポート２２０５、ポインティングマウス２２０６等を含む。
【０１１８】
図１１（Ｄ）はモバイルコンピュータであり、本体２３０１、表示部２３０２、スイッチ２３０３、操作キー２３０４、赤外線ポート２３０５等を含む。図１１（Ｅ）は記録媒体を備えた携帯型の画像再生装置であり、本体２４０１、筐体２４０２、表示部Ａ２４０３、表示部Ｂ２４０４、記録媒体読込部２４０５、操作キー２４０６、スピーカー部２４０７等を含む。表示部Ａ２４０３は主として画像情報を表示し、表示部Ｂ２４０４は主として文字情報を表示する。図１１（Ｆ）はゴーグル型ディスプレイであり、本体２５０１、表示部２５０２、アーム部２５０３を含む。
【０１１９】
図１１（Ｇ）はビデオカメラであり、本体２６０１、表示部２６０２、筐体２６０３、外部接続ポート２６０４、リモコン受信部２６０５、受像部２６０６、バッテリー２６０７、音声入力部２６０８、操作キー２６０９、接眼部２６１０等を含む。図１１（Ｈ）は携帯端末のうちの携帯電話機であり、本体２７０１、筐体２７０２、表示部２７０３、音声入力部２７０４、音声出力部２７０５、操作キー２７０６、外部接続ポート２７０７、アンテナ２７０８等を含む。
【０１２０】
上記の電子機器において、経時劣化する性質がある発光素子を有するパネルを具備した場合であっても、ショートすることなく逆電圧を印加することができるため、経時劣化を抑制できる。従って、エンドユーザに渡った後も、ユーザが電子機器を使用していないタイミングに逆電圧を印加することで、表示部の長寿命化が実現される。
【０１２１】
本実施の形態は、上記の実施の形態と自由に組み合わせることができる。
【０１２２】
（実施の形態１１）
本実施の形態では、逆電圧印加用回路を信号線側へ接続する例を説明する。
【０１２３】
図１３（Ａ）には、順電圧を印加し、発光素子が発光している状態を示す。図１３（Ａ）に示す逆電圧印加用回路１１６は、ｎチャネル型トランジスタ２０、ｐチャネル型トランジスタ２１を有するアナログスイッチ２８を有する。ｎチャネル型トランジスタ２０のゲート電極は、アノード線１８に接続され、本実施の形態ではアノード線１８は、５Ｖに保持されている。ｐチャネル型トランジスタ２１のゲート電極は、一定の電位に保持された電源線、又はカソード線に接続され、本実施の形態では０Ｖに固定された第１の電源線１９に接続されている。アナログスイッチ２８の出力配線（出力端子）は、信号線５７に接続されている。
【０１２４】
このように逆電圧印加用回路１１６を信号線側へ接続する場合、逆電圧印加用トランジスタ１７は不要となる。
【０１２５】
その他の画素構成、及び画素が有するトランジスタは、図１（Ａ）と同様であるため、説明を省略する。なお駆動用トランジスタのゲート電極を固定電位とすると、寄生容量や配線容量によるゲート・ソース間の電圧Ｖｇｓが変化しないように動作させることができる。そのため実施の形態１と同様に、少なくとも順電圧印加時では、第２の電源線６０の電位を固定電位とすると好ましい。
【０１２６】
以上のような回路構成において、例えば信号線駆動回路が有する第２のラッチ回路１１３からビデオ信号が出力され、アナログスイッチ２８へ入力される。本実施の形態では、ビデオ信号は、Ｌｏｗ（例えば０Ｖ）と、Ｈｉｇｈ（例えば５Ｖ）のパルス状の信号を有するものとする。なお本実施の形態において、アナログスイッチ２８へビデオ信号が入力されればよく、ビデオ信号はシフトレジスタ、又は第１のラッチ回路から入力されたり、さらに加えてバッファ回路等を介して入力されることもある。
【０１２７】
このとき、アナログスイッチ２８が有するｎチャネル型トランジスタ２０、及びｐチャネル型トランジスタ２１のいずれかがオンとなる。具体的には、Ｌｏｗのビデオ信号が入力される場合、ｐチャネル型トランジスタ２１がオンとなり、Ｈｉｇｈのビデオ信号が入力される場合、ｎチャネル型トランジスタ２０がオンとなる。そして、走査線５８が選択され、スイッチング用トランジスタ５１がオンとなるとき、信号線５７を介してビデオ信号が画素１０１へ入力される。
【０１２８】
すると、駆動用トランジスタ５３、電流制御用トランジスタ５４がオンとなり、発光素子５５はビデオ信号に基づいて発光する。
【０１２９】
このとき必要に応じて、消去用トランジスタ５２を動作させて、リセット線５９を選択し消去期間を設ける。本実施の形態において、消去用トランジスタ５２はｎチャネル型のトランジスタを用いる。消去用トランジスタ５２はｐチャネル型のトランジスタを用いてもよいことは言うまでもない。消去用トランジスタやその動作は、特開２００１−３４３９３３号公報を参照すればよく、それらと組み合わせて用いることができる。
【０１３０】
また、アノード線１８及び第２の電源線６０は、実施の形態１と同様に制御用回路１１８を接続してもよい。
【０１３１】
以上のような状態のとき、カソード線６９が−１０Ｖ、アノード線が５Ｖとなっており、発光素子へは順電圧が印加される。
【０１３２】
図１３（Ｂ）には、逆電圧を印加している状態を示す。逆電圧を印加するときは、ビデオ信号をＬｏｗ（例えば０Ｖ）とする。すると、アナログスイッチ２８が有するトランジスタは、両方ともオフとなり、ビデオ信号は画素へ入力されない。そのため、例え走査線５８が選択されても、スイッチング用トランジスタ５１へビデオ信号が入力されず、オフとなる。
【０１３３】
逆電圧を印加する直前のビデオ信号がＨｉｇｈ（例えば５Ｖ）であると、アナログスイッチ２８がオンとなる恐れがある。そこで、逆電圧を印加する直前には、信号線５７の電位を一度Ｌｏｗ（例えば０Ｖ）にする。具体的には、逆電圧印加期間の開始直前に、Ｌｏｗ（例えば０Ｖ）のビデオ信号を信号線５７へ入力する。その後、アノード線とカソード線に逆電圧を印加する。例えば、アノード線１８を−１０Ｖ、カソード線６９を５Ｖとする。
【０１３４】
このとき、駆動用トランジスタ５３と、電流制御用トランジスタ５４とをオンとし、逆電圧を効率よく印加する。特に、駆動用トランジスタ５３を飽和領域で動作させる場合、Ｌ／Ｗが大きくなるように設計されている場合、抵抗値が高いことが懸念される。
【０１３５】
そのため実施の形態１と同様な制御用回路１１８を用い、第１のｎチャネル型トランジスタ６１をオンとし、第２のｎチャネル型トランジスタ６２をオフとし、駆動用トランジスタ５３のゲート電極に接続される第２の電源線６０の電圧を−１０Ｖとすると好ましい。
【０１３６】
その結果、駆動用トランジスタ５３のゲート電極へ印加されるゲート電圧を大きくでき、駆動用トランジスタ５３の抵抗による逆電圧印加時の問題を低減することができる。なお駆動用トランジスタ５３は、線形領域で動作させてもよい。
【０１３７】
また、駆動用トランジスタ５３や電流制御用トランジスタ５４の抵抗を解消するために、発光素子の第１の電極（本実施の形態では陽極）と、アノード線１８との間にダイオードを設けてもよい。
【０１３８】
このように逆電圧印加時にアナログスイッチ２８をオフとすることにより、アノード線１８と信号線５７とがショートすることなく逆電圧を印加することができる。
【０１３９】
次に、逆電圧から順電圧を印加する状態、つまり各電位を戻す場合について説明する。逆電圧から順電圧を印加するとき、駆動用トランジスタ５３のゲート電極は、−１０Ｖに保持されているため、この状態で順電圧を印加すると、ビデオ信号と関係なく、発光素子５５が発光してしまう恐れがある。
【０１４０】
そこで例えば、図１４（Ａ）に示すように、バッファ回路１４１、レベルシフタ１４３、ＮＯＲ／ＮＡＮＤ回路１４４、シフトレジスタ１４５を有する走査線駆動回路１４０において、バッファ回路１４１と、レベルシフタ１４３との間に第２の制御用回路１４２を設ける。なお、バッファ回路１４１の配置は適宜設計することができるため、第２の制御用回路１４２は少なくとも各リセット線と接続すればよい。つまり第２の制御用回路１４２は、画素部とレベルシフタ１４３との間に設ければよい。
【０１４１】
第２の制御用回路は、順電圧を印加しているときに走査線駆動回路から供給される走査線を選択する信号が入力され、逆電圧から順電圧に変えるときに駆動用トランジスタ５３、又は電流制御用トランジスタ５４をオフとするように制御する機能を有していればよい。
【０１４２】
図１４（Ｂ）には、第２の制御用回路１４２の具体的な構成を示す。第２の制御用回路１４２は、一つのインバータ回路１４８、リセット線毎に設けられたｐチャネル型のトランジスタ１４７、及びクロックドインバータ１４９を有する。トランジスタ１４７の第１の電極はリセット線５９に接続され、ゲート電極は第３の電源線１６０接続され、第２の電極は７Ｖに保持されている。インバータ回路１４８は、第３の電源線１６０、及び第４の電源線１６１に接続されている。クロックドインバータ１４９は、第１の端子と第３の電源線１６０が接続され、第２の端子と第４の電源線１６１が接続され、入力配線とリセット線５９が接続され、出力配線とレベルシフタ１４３が接続されている。
【０１４３】
このような第２の制御用回路１４２では、第３の電源線１６０へ制御信号（ＲＥＶ）が入力され、リセット線５９の電位を制御することができる。具体的には、第３の電源線１６０へＬｏｗの制御信号が入力されると、トランジスタ１４７がオンとなり、リセット線５９は７Ｖとなる。そして、順電圧を印加するためアノード線を５Ｖとする。すると、消去用トランジスタ５２はオンとなり、電流制御用トランジスタ５４のゲート電位は５Ｖとなる。このとき、電流制御用トランジスタ５４はオフとなる。その後、カソード線の電位を−１０Ｖとし、順電圧を印加する。
【０１４４】
このように、第２の制御用回路１４２により、電流制御用トランジスタ５４をオフとすることにより、発光素子５５はビデオ信号に基づき発光することができる。なお本実施の形態では、電流制御用トランジスタ５４をオフとする場合で説明したが、駆動用トランジスタ５３をオフするよう制御しても構わない。
【０１４５】
第２の制御用回路１４２は、全リセット線５９に接続されており、全リセット線５９へ制御信号を同時に入力し、電流制御用トランジスタ５４をオフとすることができる。
【０１４６】
また、このような動作をリセット線ごとに行ってもよい。この場合、逆電圧印加期間Ｔｒにおいて順にリセット線を選択し、順に制御信号を入力していけばよい。
【０１４７】
以上のような動作により、逆電圧から順電圧に戻す場合、ビデオ信号と関係なく、発光素子５５が発光することを防止できる。すなわち、ビデオ信号に基づいて発光素子は発光する。
【０１４８】
図１４（Ｃ）には、逆電圧印加期間Ｔｒにおける、アノード線１８、カソード線６９に印加される電圧、及び第３の電源線１６０に入力される制御信号（ＲＥＶ）の具体的なタイミングチャートを示す。
【０１４９】
まず、アノード線１８と、カソード線６９とに逆電圧を印加する。具体的には、アノード線１８を−１０Ｖとし、カソード線６９を５Ｖとする。このときＲＥＶはＨｉｇｈとなっている。所定の時間経過後、アノード線１８の電位を５Ｖへ戻し、次いでＲＥＶの電位をＬｏｗとすると、消去用トランジスタ５２がオンとなる。そして、リセット線５９の電圧を７Ｖとなり、電流制御用トランジスタ５４がオフとなる。このとき電流制御用トランジスタ５４がオフとなっているため、発光素子５５が発光することはない。
【０１５０】
なおアノード線の電位を５Ｖとするタイミングと、ＲＥＶの電位をＬｏｗとするタイミングはどちらが先でも構わない。但し、アノード線の電位を５Ｖとした後、ＲＥＶの電位をＬｏｗとすると、消去用トランジスタ５２へ印加される電圧値を不要に大きくすることが防げるため好ましい。
【０１５１】
なお図１４では、制御信号をＬｏｗの電位を有する場合で説明したが、インバータ回路１４８の入力と、出力を逆の接続とし、Ｈｉｇｈの制御信号を第４の電源線１６１へ入力してもよい。
【０１５２】
図１２（Ａ）には、図１４と異なる第２の制御用回路を、ＮＯＲ回路１４６とレベルシフタ１４３との間に設ける場合を示す。
【０１５３】
図１２（Ｂ）には、第２の制御用回路１４２の具体的な構成を示す。第２の制御用回路は、クロック信号が入力される第１のインバータ回路１７０は、ｐチャネル型のトランジスタ７０、ｎチャネル型のトランジスタ７１を有する。第１のインバータ回路１７０の出力配線に接続される第２のインバータ回路１７１は、ｐチャネル型のトランジスタ７２、ｎチャネル型のトランジスタ７３を有する。第２のインバータ回路１７１の出力配線と、ＮＯＲ１４６の出力配線に接続されるＮＯＲ１７２は、直列に接続されたｐチャネル型のトランジスタ７４、７５、並列に接続されたｎチャネル型のトランジスタ７６、７７を有する。
【０１５４】
このような第２の制御用回路では、Ｈｉｇｈの制御信号が第１のインバータ回路１７０の入力配線から入力されると、ｐチャネル型トランジスタ７４がオフ、ｎチャネル型トランジスタ７７はオンとなり、Ｌｏｗの信号がバッファ回路へ出力される。このとき消去用トランジスタ５２をオンとすることができるため、その後カソード線６９を−１０Ｖとして順電圧を印加すると、電流制御用トランジスタ５４をオフとすることができる。
【０１５５】
このように、第２の制御用回路１４２により、電流制御用トランジスタ５４をオフとすることにより、発光素子５５はビデオ信号に基づき発光することができる。なお本実施の形態では、電流制御用トランジスタ５４をオフとする場合で説明したが、駆動用トランジスタ５３をオフするよう制御しても構わない。
【０１５６】
図１２（Ｃ）には、逆電圧印加期間Ｔｒにおける、アノード線１８、カソード線６９に印加される電圧、制御信号（ＲＥＶ）の具体的なタイミングチャートを示す。
【０１５７】
まず、アノード線１８と、カソード線６９とに逆電圧を印加する。具体的には、アノード線１８を−１０Ｖとし、カソード線６９を５Ｖとする。このときＲＥＶはＬｏｗとなっている。所定の時間経過後、アノード線１８の電位を５Ｖへ戻し、次いでＲＥＶの電位をＨｉｇｈとすると、消去用トランジスタ５２がオンとなる。そして、リセット線５９の電圧を７Ｖとする。このとき、電流制御用トランジスタ５４がオフとなっているため、発光素子５５が発光してしまうことはない。
【０１５８】
なおアノード線の電位を５Ｖとするタイミングと、ＲＥＶの電位をＨｉｇｈとするタイミングはどちらが先でも構わない。但し、アノード線の電位を５Ｖとした後、ＲＥＶの電位をＨｉｇｈとすると、消去用トランジスタ５２へ印加される電圧値を不要に大きくすることが防げるため好ましい。
【０１５９】
以上のような動作により、逆電圧から順電圧に戻す場合、ビデオ信号と関係なく、発光素子５５が発光することはない。すなわち、ビデオ信号に基づいて発光素子は発光する。
【０１６０】
なお本実施の形態では、発光素子の第１の電極は、陽極とするが、第１の電極が陰極となる画素構成を用いてもよい。
【０１６１】
本実施の形態により、新たな画素回路を有する表示装置に対して、発光素子の劣化を制御し、信頼性を向上させるため逆電圧を印加する回路構成、及びその方法を提供することができる。
【０１６２】
なお、本実施の形態で示した電圧の値は一例であり、これに限定されるものではない。
【図面の簡単な説明】
【０１６３】
【図１】本発明の表示装置及びその駆動方法を説明する図。
【図２】本発明の表示装置及びその駆動方法を説明する図。
【図３】本発明のタイミングチャートを説明する図。
【図４】画素構成を示す図。
【図５】本発明の表示装置及びその駆動方法を説明する図。
【図６】画素上面図の一実施例を示す図。
【図７】画素上面図の一実施例を示す図。
【図８】下面出射方式の表示装置の断面図を示す図。
【図９】上面出射方式の表示装置の断面図を示す図。
【図１０】両面出射方式の表示装置の断面図を示す図。
【図１１】本発明の電子機器を説明する図。
【図１２】本発明の表示装置及びその駆動方法を説明する図。
【図１３】本発明の表示装置及びその駆動方法を説明する図。
【図１４】本発明の表示装置及びその駆動方法を説明する図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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