(57)【要約】      （修正有）【課題】高歩留りでコストを抑制でき、短リードタイム化可能なＳｉＰの半導体装置とその製造方法、これに用いる電子部品、半導体チップおよびパッケージ基板を提供する。【解決手段】表面が導電性である第１導電性基板１０，１１上の第２導電層形成領域を除く領域において、第１導電性基板の表面よりも未硬化樹脂シートの表面に対して接着性が低い第１樹脂パターン１２ｐを形成して第２導電層形成用のマスター基板を形成し、第１樹脂パターンをマスクとして、第２導電層形成領域における第１導電性基板上に第２導電層１３をパターン形成し、この上層に第１未硬化樹脂シート１４を貼り合わせ、第１未硬化樹脂シートと第１樹脂パターンの界面および第２導電層と第１導電性基板の界面で剥離する。得られた第２導電層が転写された第１未硬化樹脂シートをパッケージ基板の第１導電層上に積層し、第１未硬化樹脂シートを硬化して第１絶縁層とする。【選択図】図４
2005203614.tif 000002
【特許請求の範囲】
【請求項１】
パッケージ基板上に第１導電層をパターン形成する工程と、
少なくとも表面が導電性である第１導電性基板上の第２導電層形成領域を除く領域において、当該第１導電性基板の表面よりも未硬化樹脂シートの表面に対して接着性が低い第１樹脂パターンを形成して第２導電層形成用のマスター基板を形成する工程と、
前記第１樹脂パターンをマスクとして、前記第２導電層形成領域における前記第１導電性基板上に第２導電層をパターン形成する工程と、
前記第２導電層側から前記第２導電層形成用のマスター基板に第１未硬化樹脂シートを貼り合わせる工程と、
前記第１未硬化樹脂シートと前記第１樹脂パターンの界面および前記第２導電層と前記第１導電性基板の界面で剥離し、前記第２導電層を前記第１未硬化樹脂シート上に転写する工程と、
前記第１未硬化樹脂シートの前記第２導電層が転写された面と反対側の面と、前記パッケージ基板の前記第１導電層が形成された面とを貼り合わせる工程と、
前記第１未硬化樹脂シートを硬化して第１絶縁層とする工程と
を有する半導体装置の製造方法。
【請求項２】
前記第１未硬化樹脂シートを硬化して第１絶縁層とする工程の後に、
前記第２導電層および前記第１絶縁層を貫通して前記第１導電層に達する第１貫通開口部を形成する工程と、
前記第１貫通開口部内に導電層を形成して第１貫通配線を形成する工程と
をさらに有する
請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１導電層をパターン形成する工程の後、前記第１未硬化樹脂シートと前記パッケージ基板を貼り合わせる工程の前に、前記第１貫通開口部の形成領域において前記第１導電層の表面に導電性の第１導電層保護層を形成する工程をさらに有し、
前記第１貫通開口部を形成する工程において、前記第１導電層保護層の領域内において前記第１貫通開口部を形成する
請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第１導電層保護層を形成する工程において、光反射性の導電性材料により前記第１導電層保護層を形成し、
前記第１貫通開口部を形成する工程において、前記第１貫通開口部の開口領域に光を照射して前記第１貫通開口部を形成する
請求項３に記載の半導体装置の製造方法。
【請求項５】
前記パッケージ基板として電子回路が設けられた半導体基板を用い、
前記第１導電層を形成する工程において、前記電子回路に接続するように前記第１導電層を形成する
請求項１に記載の半導体装置の製造方法。
【請求項６】
前記第１導電層をパターン形成する工程の後、前記第１未硬化樹脂シートと前記パッケージ基板を貼り合わせる工程の前に、前記パッケージ基板上に電子部品をマウントする工程をさらに有し、
前記第１未硬化樹脂シートと前記パッケージ基板を貼り合わせる工程においては、前記電子部品を被覆するように前記第１未硬化樹脂シートを前記パッケージ基板に貼り合わせ、
前記第１未硬化樹脂シートを硬化して第１絶縁層とする工程の後、前記第２導電層および前記第１絶縁層を貫通して前記電子部品の電極に達する第２貫通開口部を形成する工程と、前記第２貫通開口部内に導電層を形成して第２貫通配線を形成する工程とをさらに有する
請求項１に記載の半導体装置の製造方法。
【請求項７】
前記電子部品をマウントする工程の前に、前記電子部品の電極の最表面に導電性の電極保護層を形成する工程をさらに有し、
前記第２貫通開口部を形成する工程において、前記電極保護層の領域内において前記第２貫通開口部を形成する
請求項６に記載の半導体装置の製造方法。
【請求項８】
前記電極保護層を形成する工程において、光反射性の導電性材料により前記電極保護層を形成し、
前記第２貫通開口部を形成する工程において、前記第２貫通開口部の開口領域に光を照射して前記第２貫通開口部を形成する
請求項７に記載の半導体装置の製造方法。
【請求項９】
前記電子部品は電子回路が設けられた半導体チップであり、前記電子部品の電極は前記半導体チップのパッドである
請求項６に記載の半導体装置の製造方法。
【請求項１０】
前記第１樹脂パターンを形成する工程において、前記第１樹脂パターンをフッ素系樹脂で形成する
請求項１に記載の半導体装置の製造方法。
【請求項１１】
前記第１未硬化樹脂シートと前記第１樹脂パターンの界面および前記第２導電層と前記第１導電性基板の界面で剥離する工程において、前記第１導電性基板を通して前記第１未硬化樹脂シートと前記第１樹脂パターンの界面に対する剥離の補助となるようにレーザ光を照射する
請求項１に記載の半導体装置の製造方法。
【請求項１２】
少なくとも表面が導電性である第２導電性基板上の第３導電層形成領域を除く領域において、当該第２導電性基板の表面よりも未硬化樹脂シートの表面に対して接着性が低い第２樹脂パターンを形成して第３導電層形成用のマスター基板を形成する工程と、
前記第２樹脂パターンをマスクとして、前記第３導電層形成領域における前記第２導電性基板上に第３導電層をパターン形成する工程と、
前記第３導電層側から前記第３導電層形成用のマスター基板に第２未硬化樹脂シートを貼り合わせる工程と、
前記第２未硬化樹脂シートと前記第２樹脂パターンの界面および前記第３導電層と前記第２導電性基板の界面で剥離し、前記第３導電層を前記第２未硬化樹脂シート上に転写する工程と、
前記第２未硬化樹脂シートの前記第３導電層が転写された面と反対側の面と、前記第１絶縁層の前記第２導電層が形成された面とを貼り合わせる工程と、
前記第２未硬化樹脂シートを硬化して第２絶縁層とする工程と
をさらに有する請求項１に記載の半導体装置の製造方法。
【請求項１３】
前記第２未硬化樹脂シートを硬化して第２絶縁層とする工程の後に、前記第３導電層および前記第２絶縁層を貫通して前記第２導電層に達する第３貫通開口部を形成する工程と、前記第３貫通開口部内に導電層を形成して第３貫通配線とする工程とをさらに有する
請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記第２未硬化樹脂シートを硬化して第２絶縁層とする工程の後に、前記第３導電層、前記第２絶縁層および前記第１絶縁層を貫通して前記第１導電層に達する第４貫通開口部を形成する工程と、前記第４貫通開口部内に導電層を形成して第４貫通配線とする工程とをさらに有する
請求項１２に記載の半導体装置の製造方法。
【請求項１５】
パッケージ基板と、
前記パッケージ基板にパターン形成された第１導電層と、
前記第１導電層を被覆して前記パッケージ基板に貼り合わされた第１絶縁層と、
前記第１絶縁層上にパターン形成された第２導電層と、
前記第１導電層と前記第２導電層を接続するように前記第１絶縁層を貫通して形成された第１貫通配線と、
少なくとも前記第１貫通配線と前記第１導電層の界面に設けられ、光を反射して前記第１導電層を保護する導電性の第１導電層保護層と
を有する半導体装置。
【請求項１６】
前記パッケージ基板が電子回路が設けられた半導体基板であり、
前記電子回路に接続するように前記第１導電層が形成されている
請求項１５に記載の半導体装置。
【請求項１７】
前記パッケージ基板上に電子部品がマウントされており、
前記第１絶縁層は前記電子部品を被覆するように形成されており、
前記電子部品の電極と前記第２導電層を接続するように前記第１絶縁層を貫通して形成された第２貫通配線と、少なくとも前記第２貫通配線と前記電子部品の電極との界面に設けられ、光を反射して前記電極を保護する導電性の電極保護層とをさらに有する
請求項１５に記載の半導体装置。
【請求項１８】
前記電子部品は電子回路が設けられた半導体チップであり、前記電子部品の電極は前記半導体チップのパッドであり、少なくとも前記第２貫通配線と前記半導体チップのパッドの界面に前記電極保護層としてパッド保護層が設けられている
請求項１７に記載の半導体装置。
【請求項１９】
パッケージ基板と、
前記パッケージ基板にパターン形成された第１導電層と、
前記パッケージ基板上にマウントされた電子部品と、
前記第１導電層および前記電子部品を被覆して前記パッケージ基板に貼り合わされた第１絶縁層と、
前記第１絶縁層上にパターン形成された第２導電層と、
前記電子部品の電極と前記第２導電層を接続するように前記第１絶縁層を貫通して形成された電子部品電極用貫通配線と、
少なくとも前記電子部品電極用貫通配線と前記電子部品の電極との界面に設けられ、光を反射して前記電極を保護する導電性の電極保護層と
を有する半導体装置。
【請求項２０】
前記電子部品は電子回路が設けられた半導体チップであり、前記電子部品の電極は前記半導体チップのパッドであり、少なくとも前記電子部品電極用貫通配線と前記半導体チップのパッドの界面に前記電極保護層としてパッド保護層が設けられている
請求項１９に記載の半導体装置。
【請求項２１】
半導体装置を構成する樹脂層中に埋め込まれる電子部品であって、
電子部品本体と、
前記電子部品本体の表面に形成された電極と、
前記電極の最表面に形成された光を反射する導電性の電極保護層と
を有する電子部品。
【請求項２２】
半導体装置を構成する樹脂層中に埋め込まれる半導体チップであって、
半導体チップ本体と、
前記半導体チップ本体の表面に形成されたパッドと、
前記パッドの最表面に形成された光を反射する導電性のパッド保護層と
を有する半導体チップ。
【請求項２３】
半導体装置を構成するパッケージ基板であって、
基板と、
前記基板上にパターン形成された第１導電層と、
前記第１導電層の上層に絶縁層を介して第２導電層が積層された後、前記第２導電層と前記絶縁層を貫通して前記第１導電層に達するように形成される第１貫通開口部の形成領域を含む領域において、前記第１導電層の表面に形成された光を反射する導電性の第１導電層保護層と
を有するパッケージ基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法、半導体装置、電子部品、半導体チップおよびパッケージ基板に関し、特にシステムインパッケージと呼ばれる形態の半導体装置の製造方法とそれによって製造された半導体装置、並びにそれを構成する電子部品、半導体チップおよびパッケージ基板に関するものである。
【背景技術】
【０００２】
半導体装置の微細化に伴い、ＳｉＰ（システムインパッケージ）形態の半導体装置（半導体チップなどの電子部品を内蔵してパッケージ化されたモジュール）において再配線層として用いられる導電層の最小加工寸法に対しても益々微細化することが求められている。
【０００３】
従来のＳｉＰ形態の半導体装置の製造方法としては、例えば、コアとなる基板上へ半導体チップやその他受動部品を搭載し、その上に絶縁樹脂層を介して銅箔を積層し、レーザーの照射によりビアホールを開口し、ビアホール内に埋め込んで導電層を形成するようにメッキ処理を行い、エッチングにより銅箔をパターン加工して導電層パターンを形成する。さらに、その上層に絶縁樹脂層を介した銅箔の積層、ビアホールの開口およびメッキ処理、銅箔のパターン加工などの各工程を繰り返すことで導電層パターンを積層し、再配線層として形成する。
【０００４】
しかしながら、上記のＳｉＰ形態の半導体装置の製造方法においては、高価な半導体チップや電子部品などを搭載した後の微細な配線パターンのエッチング工程において不良が多発しやすく、いったん不良になってしまうと内蔵されていた半導体チップなどの全体を廃棄する以外になく、低歩留りとなって製造コストが高くなってしまうという欠点があった。
【０００５】
一方、従来の微細化された実装基板の製造方法としては、例えば特許文献１に記載されているように、表面が導電性である基板上に形成すようとするパターンに沿ってメッキレジストを形成してマスター基板とし、基板に通電する電解メッキ法によりメッキレジストをマスクとして導電層をパターン形成し、得られた導電層を未硬化樹脂シートなどに貼り合わせ、基板を剥離あるいはエッチングなどで除去することで導電層を転写する方法が知られている。
【０００６】
しかし、上記の実装基板の製造方法では、基板をエッチングして除去する場合はもちろん、剥離する場合においても、メッキレジストが本来繰り返しの使用に耐えるものではないため、導電層をパターン形成するときに毎回表面が導電性である基板を準備し、メッキレジストをパターン形成する必要があり、製造コストが高くなってしまうという問題があった。
また、剥離する工程自体が非常に困難であって不良が発生しやすく、低歩留まりであるため、現状では事実上製造に耐える方法ではなかった。
また、上記の方法では基板の製造ロット毎に表面が導電性である基板を準備し、メッキレジストをパターン形成する必要があるため、製造のリードタイムが長くなるという問題もあった。
【０００７】
上記のように、高歩留りで部製造コストを抑制して製造できるＳｉＰ形態の半導体装置の製造方法とそれによって製造された半導体装置、並びにそれを構成する半導体チップおよびパッケージ基板が求められていた。
【特許文献１】特開２０００−１５１０７８号公報
【特許文献２】特開２００３−１３２４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
解決しようとする問題点は、従来のＳｉＰ形態の半導体装置は製造工程における歩留まりが低く、製造コストが高くなってしまうという点である。
【課題を解決するための手段】
【０００９】
本発明の半導体装置の製造方法は、パッケージ基板上に第１導電層をパターン形成する工程と、少なくとも表面が導電性である第１導電性基板上の第２導電層形成領域を除く領域において、当該第１導電性基板の表面よりも未硬化樹脂シートの表面に対して接着性が低い第１樹脂パターンを形成して第２導電層形成用のマスター基板を形成する工程と、前記第１樹脂パターンをマスクとして、前記第２導電層形成領域における前記第１導電性基板上に第２導電層をパターン形成する工程と、前記第２導電層側から前記第２導電層形成用のマスター基板に第１未硬化樹脂シートを貼り合わせる工程と、前記第１未硬化樹脂シートと前記第１樹脂パターンの界面および前記第２導電層と前記第１導電性基板の界面で剥離し、前記第２導電層を前記第１未硬化樹脂シート上に転写する工程と、前記第１未硬化樹脂シートの前記第２導電層が転写された面と反対側の面と、前記パッケージ基板の前記第１導電層が形成された面とを貼り合わせる工程と、前記第１未硬化樹脂シートを硬化して第１絶縁層とする工程とを有する。
【００１０】
上記の本発明の半導体装置の製造方法は、まず、パッケージ基板上に第１導電層をパターン形成する。
一方、少なくとも表面が導電性である第１導電性基板上の第２導電層形成領域を除く領域において、第１導電性基板の表面よりも未硬化樹脂シートの表面に対して接着性が低い第１樹脂パターンを形成して第２導電層形成用のマスター基板を形成し、第１樹脂パターンをマスクとして、第２導電層形成領域における第１導電性基板上に第２導電層をパターン形成し、第２導電層側から第２導電層形成用のマスター基板に第１未硬化樹脂シートを貼り合わせ、１未硬化樹脂シートと第１樹脂パターンの界面および第２導電層と第１導電性基板の界面で剥離し、第２導電層を第１未硬化樹脂シート上に転写する。
次に、第１未硬化樹脂シートの第２導電層が転写された面と反対側の面と、パッケージ基板の第１導電層が形成された面とを貼り合わせ、第１未硬化樹脂シートを硬化して第１絶縁層とする。
【００１１】
また、本発明の半導体装置は、パッケージ基板と、前記パッケージ基板にパターン形成された第１導電層と、前記第１導電層を被覆して前記パッケージ基板に貼り合わされた第１絶縁層と、前記第１絶縁層上にパターン形成された第２導電層と、前記第１導電層と前記第２導電層を接続するように前記第１絶縁層を貫通して形成された第１貫通配線と、少なくとも前記第１貫通配線と前記第１導電層の界面に設けられ、光を反射して前記第１導電層を保護する導電性の第１導電層保護層とを有する。
【００１２】
上記の本発明の半導体装置は、パッケージ基板に第１導電層がパターン形成され、第１導電層を被覆してパッケージ基板に第１絶縁層が貼り合わされ、第１絶縁層上に第２導電層がパターン形成されている。
ここで、第１導電層と第２導電層を接続するように第１絶縁層を貫通して第１貫通配線が形成され、少なくとも第１貫通配線と第１導電層の界面に、光を反射して第１導電層を保護する導電性の第１導電層保護層が設けられている。
【００１３】
また、本発明の半導体装置は、パッケージ基板と、前記パッケージ基板にパターン形成された第１導電層と、前記パッケージ基板上にマウントされた電子部品と、前記第１導電層および前記電子部品を被覆して前記基板に貼り合わされた第１絶縁層と、前記第１絶縁層上にパターン形成された第２導電層と、前記電子部品の電極と前記第２導電層を接続するように前記第１絶縁層を貫通して形成された電子部品電極用貫通配線と、少なくとも前記電子部品電極用貫通配線と前記電子部品の電極との界面に設けられ、光を反射して前記電極を保護する導電性の電極保護層とを有する。
【００１４】
上記の本発明の半導体装置は、パッケージ基板に第１導電層がパターン形成され、また、パッケージ基板上に電子部品がマウントされ、第１導電層および電子部品を被覆してパッケージ基板に第１絶縁層が貼り合わされ、第１絶縁層上に第２導電層がパターン形成されている。
ここで、電子部品の電極と第２導電層を接続するように第１絶縁層を貫通して電子部品電極用貫通配線が形成され、少なくとも電子部品電極用貫通配線と電子部品の電極との界面に、光を反射して電極を保護する導電性の電極保護層が設けられている。
【００１５】
また、本発明の電子部品は、半導体装置を構成する樹脂層中に埋め込まれる電子部品であって、電子部品本体と、前記電子部品本体の表面に形成された電極と、前記電極の最表面に形成された光を反射する導電性の電極保護層とを有する。
【００１６】
上記の本発明の電子部品は、半導体装置を構成する樹脂層中に埋め込まれる電子部品であって、電子部品本体の表面に電極が形成され、その最表面に光を反射する導電性の電極保護層が形成されている構成である。
【００１７】
また、本発明の半導体チップは、半導体装置を構成する樹脂層中に埋め込まれる半導体チップであって、半導体チップ本体と、前記半導体チップ本体の表面に形成されたパッドと、前記パッドの最表面に形成された光を反射する導電性のパッド保護層とを有する。
【００１８】
上記の本発明の半導体チップは、半導体装置を構成する樹脂層中に埋め込まれる半導体チップであって、半導体チップ本体の表面にパッドが形成され、パッドの表面に光を反射する導電性のパッド保護層が形成されている構成である。
【００１９】
また、本発明のパッケージ基板は、半導体装置を構成するパッケージ基板であって、基板と、前記基板上にパターン形成された第１導電層と、前記第１導電層の上層に絶縁層を介して第２導電層が積層された後、前記第２導電層と前記絶縁層を貫通して前記第１導電層に達するように形成される第１貫通開口部の形成領域を含む領域において、前記第１導電層の表面に形成された光を反射する導電性の第１導電層保護層とを有する。
【００２０】
上記の本発明のパッケージ基板は、半導体装置を構成するパッケージ基板であって、基板上に第１導電層がパターン形成されている。
ここで、第１導電層の上層に絶縁層を介して第２導電層が積層された後、第２導電層と絶縁層を貫通して第１導電層に達するように形成される第１貫通開口部の形成領域を含む領域において、第１導電層の表面に光を反射する導電性の第１導電層保護層が形成されている構成である。
【発明の効果】
【００２１】
本発明の半導体装置の製造方法は、ＳｉＰ形態の半導体装置を製造するときに、繰り返し使用可能なマスター基板を用いてフルアディティブ方式で第２導電層を形成しており、不良品を除いて良品のみを用いることができるので半導体や電子部品などのロスがなく、歩留まりを高め、製造コストを削減することができる。
【００２２】
本発明の半導体装置は、少なくとも第１貫通配線と第１導電層の界面に、光を反射して第１導電層を保護する導電性の第１導電層保護層が設けられているので、第２導電層および第１絶縁層を貫通して第１導電層に達する貫通開口部を形成するときに、第１導電層がダメージを受けることが防止された構造となっており、フルアディティブ方式で第２導電層を形成および積層させて第１導電層に接続させる場合などにおいて歩留まりを高め、製造コストを削減することができる。
【００２３】
また、本発明の半導体装置は、少なくとも電子部品電極用貫通配線と電子部品の電極との界面に、光を反射して電極を保護する導電性の電極保護層が設けられているので、第２導電層および第１絶縁層を貫通して電極に達する貫通開口部を形成するときに、電極がダメージを受けることが防止された構造となっており、フルアディティブ方式で第２導電層を形成および積層させて電子部品の電極に接続させる場合などにおいて歩留まりを高め、製造コストを削減することができる。
【００２４】
本発明の電子部品は、電極の表面に電極を保護する導電性の電極保護層が形成されているので、電子部品の上層に絶縁層を介してフルアディティブ方式で導電層を形成および積層させて電子部品の電極に接続させる場合などにおいて歩留まりを高め、製造コストを削減することができる。
【００２５】
本発明の半導体チップは、パッドの表面にパッドを保護する導電性のパッド保護層が形成されているので、半導体チップの上層に絶縁膜を介してフルアディティブ方式で導電層を形成および積層させて半導体チップのパッドに接続させる場合などにおいて歩留まりを高め、製造コストを削減することができる。
【００２６】
本発明のパッケージ基板は、第２導電層と絶縁層を貫通して第１導電層に達するように貫通開口部が形成された構成の半導体装置を製造する際に、貫通開口部の形成領域を含む領域において、第１導電層の表面に第１導電層を保護する第１導電層保護層が形成されているので、フルアディティブ方式で第２導電層を形成および積層させて第１導電層に接続させる場合などにおいて歩留まりを高め、製造コストを削減することができる。
【発明を実施するための最良の形態】
【００２７】
以下に、本発明の半導体装置の製造方法とそれによって製造された半導体装置、並びにそれに用いる半導体チップおよびパッケージ基板の実施の形態について、図面を参照して説明する。
【００２８】
図１は本実施形態に係るＳｉＰ（システムインパッケージ）形態の半導体装置の模式断面図である。
例えば、シリコン半導体基板３０に、トランジスタやダイオードなどの能動素子３１を含む電子回路が形成されており、その表面に酸化シリコンなどの層間絶縁膜３２が形成されている。
層間絶縁膜３２の上層に、静電容量素子、電気抵抗素子およびインダクタンスなどの受動素子３３が形成されており、さらに、能動素子３１などの電子回路や受動素子３３を接続するように、例えばアルミニウムからなる第１導電層３４が層間絶縁膜３２上にパターン形成されている。
また、第１導電層３４の上層に後述のように第１絶縁層１４’を介して第２導電層１３が積層された後、第２導電層１３と第１絶縁層１４’を貫通して第１導電層３４に達するように形成される第１貫通開口部Ｖ1の形成領域を含む領域において、第１導電層３４の表面に光を反射する導電性の第１導電層保護層３５が形成されている。
以上のようにして、本実施形態に係るＳｉＰ形態の半導体装置のパッケージ基板が構成されている。
【００２９】
上記の第１導電層３４、能動素子３１あるいは受動素子３３などの上層に、例えばトランジスタなどの能動素子を含む電子回路が設けられた半導体チップ２０がダイアタッチフィルム２４を介してマウントされている。
ここで、半導体チップ２０は半導体チップ本体の表面にパッド２２が設けられており、パッドを除く領域における半導体チップ本体の表面は酸化シリコンなどの保護層により被覆されている。
また、パッド２２の最表面に光を反射する導電性のパッド保護層２２ｂが形成されている。
【００３０】
上記の半導体チップの代わりに、あるいは半導体チップに加えて、受動素子などのその他の電子部品がマウントされている構成としてもよい。
この場合の電子部品は、上記の半導体チップと同様に、電子部品本体の表面に設けられた電極の最表面に、光を反射する導電性の電極保護層が形成されている構成とする。
【００３１】
上記の第１導電層３４および半導体チップ２０を被覆して、絶縁性の樹脂からなる第１絶縁層１４’が貼り合わされており、その上層に第２導電層１３がパターン形成されている。
また、第２導電層１３と第１絶縁層１４’を貫通して第１導電層保護層３５に達する第１貫通開口部Ｖ1が形成されており、第１導電層保護層３５を介して第１導電層３４と第２導電層１３を接続するように第１絶縁層１４’を貫通する第１貫通配線３６が形成されている。
さらに、第２導電層１３と第１絶縁層１４’を貫通してパッド保護層２２ｂに達する第２貫通開口部Ｖ2が形成されており、パッド保護層２２ｂを介して半導体チップ２０のパッド２２と第２導電層１３を接続するように絶縁層１４’を貫通して第２貫通配線（パッド用貫通配線）３７が形成されている。
上記のように半導体チップの代わりに、あるいは半導体チップに加えて、受動素子などのその他の電子部品がマウントされている場合には、貫通開口部が第２導電層と第１絶縁層を貫通して電極保護層に達するように形成されており、電極保護層を介して電子部品の電極と第２導電層を接続するように絶縁層を貫通して電子部品電極用貫通配線が形成されているものとする。
【００３２】
また、第２導電層１３を被覆して、第１絶縁層１４’の上層に絶縁性の樹脂からなる第２絶縁層１６’が貼り合わされており、その上層に第３導電層１５がパターン形成されている。
第３導電層１５と第２絶縁層１６’を貫通して第２導電層１３に達する第３貫通開口部Ｖ3が形成されており、第２導電層１３と第３導電層１５を接続するように第２絶縁層１６’を貫通する第３貫通配線３８が形成されている。
さらに、第３導電層１５、第２絶縁層１６’および第１絶縁層１４’を貫通して第１導電層保護層３５に達する第４貫通開口部Ｖ4が形成されており、第１導電層保護層３５を介して第１導電層３４と第３導電層１５を接続するように第２絶縁層１６’および第１絶縁層１４’を貫通する第４貫通配線３９が形成されている。
露出するように選択された第３導電層１５の形成領域を除いて、第２絶縁層１６’および選択されなかった第３導電層１５上にソルダーレジスト４０が形成されている。
上記の選択されて露出している第３導電層１５の必要箇所にハンダボールなどからなるバンプ（突起電極）４１が形成されている。
【００３３】
上記の構成において、第１導電層３４、第２導電層１３、第３導電層１５、第１貫通配線３６、第２貫通配線３７、第３貫通配線３８および第４貫通配線３９は、それぞれＳｉＰの再配線層としての設計に応じたパターンに沿って形成されている。
ここで、第２導電層１３および第３導電層１５の最小加工寸法は１０μｍ程度（ライン／スペース＝１０／１０μｍ程度）であり、微細なパターンとなっている。但し、第１〜第４貫通開口部が設けられるコンタクト部分においては数１０μｍ程度の幅または径を持つ領域が形成され、コンタクト部分内において、例えば１５〜３０μｍ程度の径の第１〜第４貫通開口部が形成されている。
【００３４】
本実施形態のＳｉＰ形態の半導体装置は、後述する製造方法で製造されたものであり、第１貫通配線と第１導電層の界面に、光を反射して第１導電層を保護する導電性の第１導電層保護層が設けられており、また、パッド用貫通配線と半導体チップのパッドとの界面に、光を反射してパッドを保護する導電性のパッド保護層が設けられていることから、第２導電層および第１絶縁層を貫通して第１導電層やパッドに達する貫通開口部を形成するときに、第１導電層やパッドがダメージを受けることが防止された構造となっており、上記のように高精細パターンを実現できるフルアディティブ方式で第２導電層を形成および積層させて半導体チップのパッドに接続させる場合などにおいて、歩留まりを高め、製造コストを削減することができる。
また、第３導電層、第２絶縁層および第１絶縁層を貫通して第１導電層に達する貫通開口部においても、第１導電層がダメージを受けることが防止された構造となっており、歩留まりを高め、製造コストを削減することができる。
【００３５】
次に、本実施形態に係るＳｉＰ形態の半導体装置の製造方法について説明する。
まず、図２（ａ）に示すような紫外線などの光を透過する耐熱ガラスなどからなる板厚３ｍｍのガラス基板１０上に、図２（ｂ）に示すように、例えば、真空蒸着法、スパッタリング法により５μｍの膜厚のＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）膜などの導電膜１１を形成し、少なくとも表面が導電性である第１導電性基板を形成する。
ＩＴＯ膜の成膜は、例えばＩＴＯペレット（５重量％）を蒸着源とし、基板温度３００℃で２０分間処理して行う。
また、予めＩＴＯ膜などの導電膜が設けられた基板を購入して上記導電性基板として用いてもよい。
ＩＴＯ膜の場合、他の金属との接着性が低いことから後工程で第２導電層と剥離する際に有利であり、光透過性が高いので未硬化樹脂シートを積層して剥離する際に用いるエキシマレーザなどのレーザ光を効果的に照射できる。また、第２導電層を形成するときの共通電極として機能する。
【００３６】
次に、図２（ｃ）に示すように、例えば、逆スパッタリング法により、導電膜１１の表面に微細な凹部１１ａを形成し、１μｍ程度の表面粗さを有する面に加工する。例えば、Ａｒガスを用いて、ＲＦ５０Ｗ、処理時間５分とするなど、通常の逆スパッタリング条件で行う。
これにより、後に形成するパターン形成用の樹脂層との接着性が向上する。さらにまた、この導電膜上に後工程で形成する第２導電層に凹凸形状が転写され、第２導電層と未硬化樹脂シートとの接着性が向上する。
【００３７】
次に、図２（ｄ）に示すように、例えば、スピン塗布により、導電性基板の表面に形成されている導電膜１１よりも未硬化樹脂シートの表面に対して接着性が低い特性を有する液状の樹脂を塗布し、乾燥し、プリベーク処理をして、５μｍの膜厚で樹脂層１２を形成する。樹脂層１２を構成する樹脂としては、フッ素系樹脂（みのる産業社製、商品名ＧＴ２３００  ＰＦＡ）などを用いることができる。フッ素系樹脂は、耐薬品特性、耐熱特性に優れているので、得られたマスター基板の耐久性を向上させ、繰り返し使用することができるので好ましい。
スピンコート条件は、例えば、８００ｒｐｍで３０秒、さらに１２００ｒｐｍで３０秒とし、プリベーク条件は９０℃で４分、さらに１１０℃で４分とする。
【００３８】
次に、図３（ａ）に示すように、例えば、レーザ描画などにより、第２導電層形成領域における樹脂層１２を除去し、第２導電層形成領域を除く領域に残された第１樹脂パターン１２ｐを形成し、第２導電層形成用のマスター基板を形成する。例えば、樹脂パターン１２ｐの最小加工寸法は１０μｍ（ライン／スペース幅は１０μｍ／１０μｍ）とする。
レーザ描画の条件は、レーザ描画装置を用いた通常の条件で、周波数２５ｋＨｚで行う。
あるいは、不図示のレジスト膜をパターン形成し、エッチングにより樹脂層１２をパターン加工して上述のような第１樹脂パターン１２ｐとしてもよい。
【００３９】
次に、図３（ｂ）に示すように、例えば、ガラス基板１０上に導電膜１１が形成された第１導電性基板に通電し、導電膜１１を共通電極とする電解メッキ法において、硫酸銅水溶液などのメッキ液中に浸漬して導電膜１１に通電し、樹脂パターン１２ｐをマスクとして、第２導電層形成領域における第１導電性基板上に第２導電層１３をパターン形成する。
上記のように、樹脂パターンの最小加工寸法を１０μｍ（ライン／スペース幅を１０μｍ／１０μｍ）として形成し、これをマスクとして第２導電層１３をパターン形成することで、第２導電層１３についても最小加工寸法を１０μｍ（ライン／スペース幅を１０μｍ／１０μｍ）として形成することができる。
このとき、第２導電層１３の膜厚は、樹脂パターン１２ｐの膜厚よりも厚くなるように形成する。例えば、樹脂パターン１２ｐの膜厚が５μｍ程度であるとすると、第２導電層１３の膜厚を６μｍ程度とする。
【００４０】
次に、図３（ｃ）に示すように、例えば、表面粗化剤（荏原電産製、商品名ＮＢＳ２）に５分程度浸漬することにより、第２導電層１３の表面に微細な凹部１３ａを形成し、１〜２μｍ程度の表面粗さを有する面に加工する。
このとき、樹脂パターン１２ｐは耐薬品性があるため、ダメージを受けない。
【００４１】
次に、図４（ａ）に示すように、例えば、第２導電層１３側から第２導電層形成用のマスター基板に、プリプレグとも呼ばれる、不織布に未硬化のアラミド系樹脂を含浸させてなり、約２０〜数１０μｍの膜厚であるＢステージの第１未硬化樹脂シート１４（例えば新神戸電機社製、商品名ＣＥＬ−５４１）を貼り合わせ、温度８０℃、圧力２ｋｇなどの樹脂が完全硬化しない半硬化条件により、ラミネートする。上記の未硬化樹脂シートの材料としては、エポキシ樹脂なども用いることができる。
このとき、未硬化樹脂シート１４は第２導電層１３との接着性が高く、強く接着しているが、樹脂パターン１２ｐは表面が潤滑状なので接着性が低く、剥がれ易い構成となっている。
未硬化樹脂シート１４には、予め、取り扱いを容易にする耐熱透明シート１４ｓが設けられている。
【００４２】
次に、図４（ｂ）に示すように、未硬化樹脂シート１４と第１樹脂パターン１２ｐの界面、および、第２導電層１３と導電性基板の表面に形成されている導電膜１１の界面で剥離し、第２導電層１３を第１未硬化樹脂シート１４上に転写する。
このとき、透明なガラス基板１０に導電膜１１が設けられてなる導電性基板を通して、未硬化樹脂シート１４と樹脂パターン１２ｐの界面に対する剥離の補助となるように、レーザ光ＬＳを全面に照射する。レーザ光の衝撃により、容易に剥離することができる。レーザ光ＬＳとしては、例えばエキシマレーザを用いる。エキシマレーザの出力は例えば２３ｍＪ／ｃｍ2 として、数分間照射する。
エキシマレーザ光は、これを吸収したものに衝撃波を与え、接着部を剥がれやすくする効果がある。フッ素系樹脂は白色に近く、エキシマレーザ光は透過するが、銅は金属なのでレーザに影響を受けやすい。
上記のように、導電膜１１に微細な凹部１１ａが形成されているので、第２導電層１３の表面にこの形状が転写して、微細な凸部１３ｂが形成される。
【００４３】
上記の工程においては、未硬化樹脂シート１４と第２導電層１３は強く接着しているが、樹脂パターン１２ｐは、導電性基板の表面に形成されている導電膜１１よりも未硬化樹脂シート１４の表面に対して接着性が低い特性を有するので、第２導電層１３は未硬化樹脂シート１４に接着したままで、未硬化樹脂シート１４と樹脂パターン１２ｐの界面で容易に剥離することができ、樹脂パターン１２ｐが導電性基板から剥がれてしまったり、第２導電層１３が導電性基板上に残ってしまう問題がない。
従って、樹脂パターン１２ｐを再び形成することなく、第２導電層形成用のマスター基板として再使用が可能となり、例えば、マスター基板の構成するガラス基板１０を耐熱ガラスから構成し、樹脂パターン１２ｐをフッ素系樹脂などの耐薬品特性、耐熱特性の高い材料で構成することにより、数千回繰り返して使用することが可能であり、同一のパターンの導電層を量産することができ、製造コストを抑制することができる。
さらに、上記のようにして形成された第２導電層１３について、不図示の工程により正確に形成されているかどうか、厚さや形状などの外観検査や、さらに必要に応じて電子検査などをすることができる。この場合、正確に形成された良品のみを次工程において用いることができ、歩留りの向上に寄与する。
【００４４】
一方、上記とは別の工程である通常の半導体プロセスにより、図５（ａ）に示すように、トランジスタなどの能動素子などを含む電子回路が設けられた半導体チップ２０を形成する。これは、図１に示すようにＳｉＰ形態の半導体装置に内蔵するためのものであり、半導体としてはＳｉ系やＧａＡｓ系など、特に限定されない。
半導体チップ２０は、上記のような電子回路が形成された半導体チップ本体２１の表面に電子回路に接続するようにアルミニウムなどからなるパッド２２が設けられ、パッド２２を除く領域における半導体チップ本体２１の表面は酸化シリコンなどの保護層２３により被覆されて構成されている。
ＳｉＰ形態の半導体装置に内蔵するため、半導体チップ２０の厚さは例えば３０μｍ程度にまで薄くしておく。半導体チップ２０を薄くすることにより、ＳｉＰ形態の半導体装置全体の薄型化につながるので好ましい。ウェハの状態で薄く加工した後でダイシング（個片化）してもよく、また、ダイシングした後に、薄く加工してもよい。ウェハの状態で３０μｍまで薄く加工する場合には、割れに対して十分注意する必要がある。
【００４５】
次に、図５（ｂ）に示すように、上記のように形成した半導体チップ２０のパッド２２に対して、特許文献２に記載されているようなジンケート処理を施し、パッド２２を構成するアルミニウム層の表面の酸化物を除去し、パッド２２の表面に亜鉛層２２ａを０．３μｍ程度の膜厚で形成する。
アルミニウムのパッド２２には直接ニッケル層を成膜することができないが、このジンケート処理により形成される亜鉛層２２ａの表面は無電解メッキによるニッケル層の成膜が容易となる。
【００４６】
次に、図５（ｃ）に示すように、無電解メッキ処理により、パッド２２の表面に亜鉛層２２ａの上層に、ニッケルからなるパッド保護層２２ｂを５μｍ程度の膜厚で形成する。
このパッド保護層２２ｂは、後述のように、この上層に積層させる樹脂層を貫通してパッド２２に達する開口部を形成するときに用いるレーザ光を反射するので、開口のストッパとなり、これらを接続させる場合などにおいて歩留まりを高め、製造コストを削減することができる。
上記のパッド保護層２２ｂを形成する工程までをウェハ状態で行ってもよく、この場合には、ダイシング後に薄型化あるは薄型化後にダイシングの各工程を行う。あるいはダイシングの後に上記の亜鉛層２２ａおよびパッド保護層２２ｂの形成工程を行い、その後に薄型化することもできる。
【００４７】
ここで、半導体チップの代わりに、あるいは半導体チップに加えて、受動素子などのその他の電子部品をマウントする場合には、上記の半導体チップのパッドと同様に、電子部品の電極の最表面に、ニッケル層などからなるの電極保護層を形成しておく。
この電極保護層は、この上層に積層させる樹脂層を貫通して電子部品の電極に達する開口部を形成するときに用いるレーザ光を反射するので、開口のストッパとなり、これらを接続させる場合などにおいて歩留まりを高め、製造コストを削減することができる。
【００４８】
一方、上記とは別の工程である通常の半導体プロセスにより、図６（ａ）に示すように、シリコン半導体基板３０にトランジスタおよびダイオードなどの能動素子３１などを含む電子回路が設け、その表面に酸化シリコンなどからなる層間絶縁膜３２を形成し、その上層に、静電容量素子、電気抵抗素子およびインダクタンスなどの受動素子３３を形成し、上記の能動素子３１を含む電子回路および受動素子３３に接続するように、アルミニウムからなる第１導電層３４をパターン形成する。これが、本実施形態に係るＳｉＰ形態の半導体装置のパッケージ基板となる。図面は模式図であり、能動素子３１や受動素子３３が第１導電層３４に接続して形成されていることを示している。
【００４９】
次に、図６（ｂ）に示すように、後述のように第１導電層３４の上層に積層させる樹脂層を貫通して第１導電層３４に達する開口部の形成領域を含む領域において、第１導電層３４の表面に、銅層などの光を反射する導電性の第１導電層保護層３５を５μｍ程度の膜厚で形成する。これは、例えば全面に銅層を成膜し、レジスト膜のパターン形成およびエッチング処理により必要な領域を残して除去することで、上記のパターンとして形成することができる。
この第１導電層保護層３５は、後述のように、この上層に積層させる樹脂層を貫通して第１導電層３４に達する開口部を形成するときに用いるレーザ光を反射するので、開口のストッパとなり、これらを接続させる場合などにおいて歩留まりを高め、製造コストを削減することができる。
【００５０】
次に、図６（ｃ）に示すように、図５（ｃ）に示す構成の半導体チップ２０を、図６（ｂ）に示す構成のパッケージ基板の第１導電層３４、能動素子３１あるいは受動素子３３などの上層に、ダイアタッチフィルム２４を介してマウントする。
【００５１】
次に、図７（ａ）に示すように、図４（ｂ）に示す工程で得られた未硬化樹脂シート１４から耐熱透明シート１４ｓを剥がした後、半導体チップ２０を被覆するように、未硬化樹脂シート１４の第２導電層１３が転写された面と反対側の面と、パッケージ基板の第１導電層３４が形成された面とを貼り合わせる。この工程は、真空中で行うと気泡などが入りにくくなるので好ましい。このとき、未硬化樹脂シート１４は半導体チップ２０の形状に合わせて回り込むように被覆することができ、例えば、半導体チップ２０による凹凸を吸収して未硬化樹脂シート１４の表面は略平坦となって貼り合わされる。
さらに、未硬化樹脂シート１４を完全硬化させて、例えば膜厚２０〜数１０μｍの第１絶縁層１４’とする。第２導電層１３の膜厚は、６μｍ程度となっている。
上記の完全硬化は、例えば、未硬化樹脂シート１４と熱圧着治具が接着されるのを防止するため、未硬化樹脂シート１４上面にフッ素系樹脂フィルムを介して熱圧着治具で挟み込み、１５０℃、２時間の熱圧着処置で行う。
【００５２】
次に、図７（ｂ）に示すように、次亜塩素酸ナトリウムによる酸化処理、いわゆる黒化処理（処理剤：荏原電産製、商品名ＢＯ４９９）を行い、第２導電層１３の表面に黒色の酸化膜１３ｃを形成する。
次に、レーザ光を用いて所定位置の第２導電層１３に照射し、第２導電層１３および第１絶縁層１４’を貫通して第１導電層３４上に形成された第１導電層保護層３５に達する第１貫通開口部Ｖ1を形成し、また、半導体チップ２０のパッド２２のパッド保護層２２ｂに達する第２貫通開口部Ｖ2を形成する。
第１貫通開口部Ｖ1および第２貫通開口部Ｖ2の開口径は、例えば１５〜３０μｍ程度である。第２導電層１３の最小加工寸法は、上述のように例えば１０μｍ（ライン／スペース幅は１０μｍ／１０μｍ）となっているが、第１貫通開口部Ｖ1および第２貫通開口部Ｖ2の周辺において例えば数１０μｍ径程度に広く形成されているものである。
レーザ光照射の条件は、例えば、酸化膜１３ｃを含む第２導電層１３に対しては、紫外線レーザを用いたバースト加工とし、周波数２５ｋＨｚ、ショット数１４３とする。また、第１絶縁層１４’に対しては、ＣＯ2 レーザを用いたサイクル加工とし、パルス幅５μｍで１ショット、さらにパルス幅２μｍで１ショット照射する。
【００５３】
上記の第１貫通開口部Ｖ1および第２貫通開口部Ｖ2の開口工程においては、第２導電層１３の表面に黒色の酸化膜１３ｃが形成されているので、紫外線レーザが反射されずに十分に吸収され、効率的に開口することができる。一方、第１貫通開口部Ｖ1および第２貫通開口部Ｖ2の開口領域において、第１導電層３４の表面には第１導電層保護層３５が形成され、また、パッド２２の最表面にはパッド保護層２２ｂが形成されており、これらの保護層はレーザ光などの光を反射して吸収しないため、第１導電層保護層３５より下層あるいはパッド保護層２２ｂより下層は除去されず、開口が第１導電層保護層３５およびパッド保護層２２ｂの表面で停止する。
【００５４】
さらにその後、デスミヤと呼ばれる工程により、第１および第２貫通開口部（Ｖ1，Ｖ2）内の樹脂残査などを除去、洗浄する。
【００５５】
次に、図７（ｃ）に示すように、例えばスクリーン印刷によって第１および第２貫通開口部（Ｖ1，Ｖ2）内に銅ペーストを充填し、加熱などで硬化させることで導電層を形成して、第１貫通配線３６および第２貫通配線３７とする。
ここで用いる銅ペーストは、例えばタツタ電線社製の商品名Ｍ−１５１（直径約５μｍの銅粒子とＳｎ／Ｂｉはんだの混合物）などであり、はんだ付けできる材料を用いる。
次に、ソフトエッチング処理により、第２導電層１３の表面に形成された酸化膜１３ｃを除去する。
【００５６】
図８は、上記の第１および第２貫通配線（３６，３７）などの貫通配線を形成するためのスクリーン印刷を行う工程を示す模式図である。その他の貫通配線などを形成するためにも用いることができる。
銅ペーストを埋め込む開口部Ｖが形成された印刷対象である基板ＳＢに、開口部Ｖのパターンと同じパターンで開口しているメタルマスクＭＳを開口部同士の位置合わせをして重ねて固定し、その上面に銅ペーストＰＳを供給し、スキージＳＱをメタルマスクＭＳに押圧するようにエア圧ＰをかけながらスキージＳＱの先端が印刷面を擦るように所定の方向Ｍに移動させことで、開口部Ｖに銅ペーストＰＳを埋め込む。
例えば、ニューロング社製の真空印刷機（ＬＺ−９９５７）を用い、メタルマスク厚：０．０５ｍｍ、スキージの硬度：８５、スキージスピード：３ｍｍ／秒、押し込み：＋０．５ｍｍ、エア圧：０．４ＭＰａ、クリアランス：０．５ｍｍ、定盤温度：常温として真空中においてスクリーン印刷し、供給した銅ペーストを例えば２００℃、３０分の加熱処理で硬化させる。
上記のように、導電層間の接続の開口部を設けて導電ペーストを印刷する方法では、メッキによる接続方法と比較して導電層のパターンを薄膜化でき、結果として実装基板全体を薄膜化することができる。また、メッキ処理が不要となるので、導電層のパターンも微細化でき、メッキ液が不要となって製造コストを削減できる。
【００５７】
次に、図９（ａ）に示す構成に至るまでについて説明する。基本的には、上記のように第１絶縁層を介して第２導電層を積層し、第１および第２貫通配線を形成する工程と同様にして行う。
まず、図２（ａ）〜図３（ａ）に示す第２導電層形成用のマスター基板を形成する工程と同様にして、第３導電層形成用のマスター基板を形成する。例えば、第３導電層形成用の第２樹脂パターンの最小加工寸法についても、第１樹脂パターンと同様に、１０μｍ（ライン／スペース幅は１０μｍ／１０μｍ）とする。ここで、第３導電層形成用の第２樹脂パターンはその設計パターンに応じたパターンとして形成する。
【００５８】
次に、図３（ｂ）〜図４（ｂ）に示す工程と同様にして、第３導電層形成用のマスター基板を用いて、電解メッキ法により第２樹脂パターンをマスクとして第３導電層をパターン形成し、これを約２０〜数１０μｍの膜厚の第２未硬化樹脂シートに転写する。
上記のようにして得られた第３導電層１５が転写された第２未硬化樹脂シートの第３導電層１５が転写された面と反対側の面と、第１絶縁層１４’の第２導電層１３が形成された面とを貼り合わせ、熱圧着処理により第２未硬化樹脂シートを完全硬化させて、約２０〜数１０μｍの膜厚の第２絶縁層１６’とする。
【００５９】
次に、次亜塩素酸ナトリウムによる酸化処理、いわゆる黒化処理を行い、第３導電層１５の表面に黒色の酸化膜（不図示）を形成し、レーザ光を用いて所定位置の第３導電層１５に照射し、第３導電層１５および第２絶縁層１６’を貫通して第２導電層１３に達する第３貫通開口部Ｖ3、さらには、第３導電層１５、第２絶縁層１６’および第１絶縁層１４’を貫通して第１導電層３４に達する第４貫通開口部Ｖ4を形成する。
第３および第４貫通開口部（Ｖ3，Ｖ4）の開口径は、例えば１５〜３０μｍ程度である。第２導電層１３および第３導電層１５の最小加工寸法は、上述のように例えば１０μｍ（ライン／スペース幅は１０μｍ／１０μｍ）となっているが、貫通開口部の周辺において例えば数１０μｍ径程度に広く形成されているものである。
【００６０】
上記の第３貫通開口部Ｖ3および第４貫通開口部Ｖ4の開口工程においては、第３導電層１５の表面に黒色の酸化膜が形成されていることから光が十分に吸収されて効率的に開口することができる。ここで、第３貫通開口部Ｖ3の開口は、光を反射する銅などからなる第２導電層１３の表面で停止し、また、第４貫通開口部Ｖ4の開口は、同様に光を反射する銅などからなる第１導電層保護層３５の表面で停止する。
【００６１】
次に、第３および第４貫通開口部（Ｖ3，Ｖ4）内の樹脂残査などを除去、洗浄した後、例えば図８に示すスクリーン印刷によって、第３および第４貫通開口部（Ｖ3，Ｖ4）内に銅ペーストを充填し、加熱などで硬化させることで導電層を形成して、第２導電層１３と第３導電層１５を接続する第３貫通配線３８を形成し、また、第１導電層３４と第３導電層１５を接続する第４貫通配線３９を形成する。
次に、ソフトエッチング処理により、第３導電層１５の表面に形成された酸化膜を除去する。
以上で、図９（ａ）に示す構造とすることができる。
【００６２】
次に、図９（ｂ）に示すように、露出するように選択された第３導電層１５の形成領域を除いて、第２絶縁層１６’および選択されなかった第３導電層１５上にソルダーレジスト４０を形成する。
さらに、上記の露出している第３導電層１５の必要箇所にハンダボールなどからなるバンプ（突起電極）４１を形成し、以上で、図１に示すＳｉＰ形態の半導体装置を製造することができる。
【００６３】
また、上記の本実施形態に係るＳｉＰ形態の半導体装置の製造方法によれば、以下の利点を有する。
（１）第２および第３導電層などの導電パターンが電鋳法で形成されるので、パターンの幅や形状などの精度を高く形成することができ、高周波回路を構成した場合には、インピーダンスのばらつきが少なく、伝送損失などの少ないモジュールを実現できる。
（２）第２および第３導電層などの導電パターンを形成するためのレジスト（フッ素系樹脂）のパターンニングをレーザーでの描画法により行うので、ライン／スペース＝１０μｍ／１０μｍ程度の微細パターンの形成が可能になり、結局小型で、高性能なモジュールを実現できる。
（３）第２および第３導電層などの導電パターンを形成するためのレジストとして耐熱・耐薬品性の高いフッ素系樹脂を使用し、さらに第一の基板に耐熱性ガラスを用いているので、これらからなるマスター基板は数千回等の繰り返し使用ができるので、低コストで量産することが可能となる。また、これらのツール類が繰り返し使用可能のため、製造のつどこれらを作成する必要がなく、その分製造のリードタイムを短縮できる。
（４）第２および第３導電層などの導電パターンをガラス基板から剥離する際、未硬化樹脂シートと導電パターンは接着性が高く、一方、未硬化樹脂シートとフッ素系樹脂は接着性が悪く、さらにエキシマレーザーを併用するので、剥離時の歩留まりが良く、生産性が高い。
（５）第２および第３導電層などの各層の導電パターンとそれらが転写された未硬化樹脂シートは、積層の前に検査され、良品のみを積層することができるので、歩留損が少なく、コストを低く抑えることができる。
（６）第１〜第３導電層間およびこれらと半導体チップなどの電子部品間に接続配線として、貫通開口部を介して導電ペーストを埋め込んで形成するので、メッキでの接続に比べて各導電層のパターンを薄くすることができ、半導体装置の薄型化に寄与する。また、メッキが不要なのでパターンを微細化でき、さらにメッキ液処理が不要となるのでコスト削減できる。
【００６４】
本発明は上記の説明に限定されない。
パッケージ基板と半導体チップの両者に電子回路を有する構成について説明しているが、必ずしも両方必要ではなく、例えばパッケージ基板に電子回路を有して半導体チップを持たない構成や、半導体チップを内蔵してパッケージ基板には電子回路が形成されておらず、単なる基板として用いる構成とすることができる。特に後者の場合には、能動素子が形成されたシリコン半導体基板の代わりに、金属基板、有機基板あるいはセラミック基板などを用いることも可能である。
また、上記の実施形態においては、半導体チップをパッケージ基板の第１導電層上にマウントしているが、これに限らず、例えば上記の第１絶縁層の上層に半導体チップをマウントし、第２絶縁層となる未硬化樹脂シートで半導体チップを被覆して形成することなども可能である。電子部品をマウントする場合にも同様である。さらに、複数の半導体チップや電子部品を異なる絶縁層上にマウントして形成することも可能である。
樹脂からなる絶縁層の層数、導電層の層数、あるいは設けられる貫通配線の種類などについても、実施形態に示した以外の構成を適宜採用することができる。
マスター基板に用いる樹脂パターンの材料としてはフッ素系樹脂に限定せず、第１導電性基板の表面よりも未硬化の樹脂シートに対して接着性が低い材料であればよい。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【産業上の利用可能性】
【００６５】
本発明の半導体装置の製造方法は、ＳｉＰ形態の半導体装置を製造する方法に適用できる。
本発明の半導体装置は、ＳｉＰ形態の半導体装置に適用できる。
本発明の電子部品は、ＳｉＰ形態の半導体装置を構成する樹脂層中に埋め込まれる電子部品に適用できる。
本発明の半導体チップは、ＳｉＰ形態の半導体装置を構成する樹脂層中に埋め込まれる半導体チップに適用できる。
本発明のパッケージ基板は、ＳｉＰ形態の半導体装置を構成するパッケージ基板に適用できる。
【図面の簡単な説明】
【００６６】
【図１】図１は本発明の実施形態に係る半導体装置の断面図である。
【図２】図２（ａ）〜（ｄ）は本発明の実施形態に係る半導体装置の製造工程を示す断面図である。
【図３】図３（ａ）〜（ｃ）は本発明の実施形態に係る半導体装置の製造工程を示す断面図である。
【図４】図４（ａ）および図４（ｂ）は本発明の実施形態に係る半導体装置の製造工程を示す断面図である。
【図５】図５（ａ）〜（ｃ）は本発明の実施形態に係る半導体装置の製造工程（半導体チップの形成工程）を示す断面図である。
【図６】図６（ａ）〜（ｃ）は本発明の実施形態に係る半導体装置の製造工程を示す断面図である。
【図７】図７（ａ）〜（ｃ）は本発明の実施形態に係る半導体装置の製造工程を示す断面図である。
【図８】図８は貫通配線を形成するためのスクリーン印刷を行う工程を示す模式図である。
【図９】図９（ａ）および図９（ｂ）は本発明の実施形態に係る半導体装置の製造工程を示す断面図である。
【符号の説明】
【００６７】
１０…ガラス基板、１１…導電膜、１１ａ…凹部、１２…樹脂層、１２ｐ…第１樹脂パターン、１３，１５…第２導電層、１３ａ…凹部、１３ｂ…凸部、１３ｃ，１５ｃ…酸化膜、１４…第１未硬化樹脂シート、１４ｓ…耐熱透明シート、１４’…第１絶縁層、１５…第３導電層、１６’…第２絶縁層、２０…半導体チップ、２１…半導体チップ本体、２２…パッド、２２ａ…亜鉛層、２２ｂ…パッド保護層、２３…保護層、３０…シリコン半導体基板、３１…能動素子、３２…層間絶縁膜、３３…受動素子、３４…第１導電層、３５…第１導電層保護層、３６…第１貫通配線、３７…第２貫通配線、３８…第３貫通配線、３９…第４貫通配線、４０…ソルダーレジスト、４１…バンプ（突起電極）、ＬＳ…レーザ光、Ｖ1…第１貫通開口部、Ｖ2…第２貫通開口部、Ｖ3…第３貫通開口部、Ｖ4…第４貫通開口部、ＳＢ…基板、ＭＳ…メタルマスク、ＳＱ…スキージ、ＰＳ…銅ペースト、Ｐ…エア圧、Ｍ…所定の方向
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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