(57)【要約】  【課題】  分岐後のクロックラインに対して、一律の遅延係数を適用するのではなく、各クロックパスの特徴に応じた遅延係数を適用することにより、正確なタイミング設計を行う。  【解決手段】  まず、ネットリスト１０１を入力とし、パス別遅延係数設定工程１０４によりデータ送り側ＦＦとデータ受け側ＦＦのクロックパスにそれぞれのパスの特徴に応じた遅延係数の最大値と最小値を設定し、タイミング解析工程１０６を行う。次に、タイミング解析結果１０７を参照し、挿入回路仮定工程１０８にて挿入する回路を仮定し、挿入遅延見積もり工程１１０にて挿入する回路により発生する時間を見積もり、挿入回路決定工程１１２によりタイミングエラーをなくすための挿入回路を選択し、決定する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
ＬＳＩ設計でタイミング解析する際に、データ送り側と受け側のクロックパスそれぞれの遅延時間に異なる遅延係数を掛けてクロックばらつきを考慮した解析実施後のタイミングエラー部を修正する過程において、
遅延係数をクロックパスごとの特徴に応じて決めるパス別遅延係数設定工程と、
前記パス別遅延係数設定工程により決められた遅延係数を基にクロックばらつきを考慮したタイミング解析を行うタイミング解析工程と、
前記タイミング解析工程により解析された結果を基に挿入する回路を仮定する挿入回路仮定工程と、
前記挿入回路仮定工程で仮定された回路により発生する遅延時間を見積もる挿入遅延見積もり工程と、
前記挿入遅延見積もり工程の結果を基にタイミングエラーを改善するための挿入回路を選択し決定する挿入回路決定工程とを有すること特徴とするクロックばらつきタイミング設計方法。
【請求項２】
前記挿入回路仮定工程において、元の回路に存在するダミーセルを優先的に使用することを特徴とする請求項１に記載のクロックばらつきタイミング設計方法。
【請求項３】
前記挿入回路仮定工程において、配線トグル率の情報を参照し、トグル率の大きいパスには劣化に強いセルを優先的に使用することを特徴とする請求項１に記載のクロックばらつきタイミング設計方法。
【請求項４】
前記挿入回路仮定工程において、レイアウト情報を参照し、別信号より干渉を受け易い論理回路の箇所を選定し優先的に回路を挿入することを特徴とする請求項１に記載のクロックばらつきタイミング設計方法。
【請求項５】
前記挿入回路仮定工程において、セル別のＰＶＴ変動によるばらつき度合いの情報を参照し、エラー値の大きな部分にはばらつき度合いの小さいセルを優先的に回路挿入することを特徴とする請求項１に記載のクロックばらつきタイミング設計方法。
【請求項６】
前記挿入回路仮定工程において、配線遅延とセル遅延の割合を指定することを特徴とする請求項１に記載のクロックばらつきタイミング設計方法。
【請求項７】
前記挿入遅延見積もり工程において、問題のあるクロックパスの配線遅延とセル遅延の割合の平均値より、挿入する回路の配線遅延時間を見積もることを特徴とする請求項１に記載のクロックばらつきタイミング設計方法。
【請求項８】
前記挿入遅延見積もり工程において、挿入する回路の配線遅延とセル遅延に対し、配線とセルの２種類の遅延係数をそれぞれに掛けて遅延時間を見積もり、エラーを回避する論理回路であるかを確認することを特徴とする請求項１に記載のクロックばらつきタイミング設計方法。
【請求項９】
前記挿入遅延見積もり工程において、クロックパスの長さに応じて、挿入する論理回路の予測配線長を見積もり遅延時間を比例方式で挿入する回路の配線遅延とセル遅延に対し、配線とセルの２種類の遅延係数をそれぞれに掛けて遅延時間を見積もり、エラーを回避する論理回路であるかを確認することを特徴とする請求項１に記載のクロックばらつきタイミング設計方法。
【請求項１０】
前記挿入回路決定工程において、レイアウト配線のレイヤー別の遅延ばらつき度合いを参照し、ばらつき度合いの少ないレイヤーを配線に使えるセルに優先的に使用することを特徴とする請求項１に記載のクロックばらつきタイミング設計方法。
【請求項１１】
前記挿入回路決定工程において、エラーを回避する修正の場合、セルの遅延情報ファイルによりエラー値より大きくかつ一番近い値になるようにセルを選び論理回路を組むことを特徴とする請求項１に記載のクロックばらつきタイミング設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＬＳＩ設計でのタイミング解析方法に関し、特にデータ送り側と受け側のクロックパスに異なる遅延係数を掛けることにより、クロックばらつきを考慮するタイミング設計方法に関する。
【背景技術】
【０００２】
ＬＳＩ設計でタイミング設計を実施する場合、クロックラインのばらつきを考慮したタイミング解析方法として、分岐後のクロックラインに対してセットアップ・ホールドチェックが厳しくなるようにデータ送信側とデータ受信側で異なる遅延係数を掛ける手法が適用されている。
【０００３】
この方法について、図２３を用いて説明する。図２３において、Ｘ１はネットリスト、Ｘ２は制約ファイル、Ｘ３は遅延情報ファイル、Ｘ４は遅延係数の最大値と最小値を定義している遅延係数ファイル、Ｘ５はタイミング解析工程、Ｘ６はタイミング解析結果、Ｘ７はタイミング修正工程である。
【０００４】
まず、ネットリストＸ１、制約ファイルＸ２、遅延情報ファイルＸ３、遅延係数ファイルＸ４を入力とし、タイミング解析工程Ｘ５では、セットアップチェック、ホールドチェックそれぞれが厳しくなるようにデータ送信側とデータ受信側のクロックラインに遅延係数の最大値または最小値が適用される。
【０００５】
次に、タイミング解析結果Ｘ６を参照し、タイミング修正工程Ｘ７でタイミング修正を行う。
【特許文献１】特開２００１−１８５６８４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来の手法では、分岐後のクロックラインに掛ける遅延係数は一律であり、パスごとの特徴に関連づける手法が明確ではない。また、このような特徴に合わせた修正を行うタイミング設計手法は存在しない。
【０００７】
本発明の目的は、分岐後のクロックラインに対して一律の遅延係数ではなく、各パスの特徴に応じた遅延係数を適用することにより、正確なタイミング解析に基づくタイミング改善を行うことである。
【課題を解決するための手段】
【０００８】
前記目的を達成するため、本発明によるクロックばらつきタイミング設計方法は、ＬＳＩ設計でタイミング解析する際に、データ送り側と受け側のクロックパスそれぞれの遅延時間に異なる遅延係数を掛けてクロックばらつきを考慮した解析実施後のタイミングエラー部を修正する過程において、遅延係数をクロックパスごとの特徴に応じて決めるパス別遅延係数設定工程と、前記パス別遅延係数設定工程により決められた遅延係数を基にクロックばらつきを考慮したタイミング解析を行うタイミング解析工程と、前記タイミング解析工程により解析された結果を基に挿入する回路を仮定する挿入回路仮定工程と、前記挿入回路仮定工程で仮定された回路により発生する遅延時間を見積もる挿入遅延見積もり工程と、前記挿入遅延見積もり工程の結果を基にタイミングエラーを改善するための挿入回路を選択し、決定する挿入回路決定工程とを有するものである。これによれば、クロックパスごとの特徴に応じたタイミング設計ができる。
【０００９】
また、前記挿入回路仮定工程において、元の回路に存在するダミーセルを優先的に使用するものである。ダミーセルとは、回路修正用にあらかじめ準備しておいた未使用セルである。この場合、ダミーセルを考慮したタイミング設計が可能となる。すなわち、ダミーセルを優先的に使用することで、レイアウトの回数を削減したタイミング設計が可能となる。
【００１０】
また、前記挿入回路仮定工程において、配線トグル率の情報を参照し、トグル率の大きいパスには劣化に強いセルを優先的に使用するものである。トグル率とは、“０”，“１”の連続パターンを入力したときに出力が反転する割合である。この場合、トグル率を考慮したタイミング設計が可能となる。
【００１１】
また、前記挿入回路仮定工程において、レイアウト情報を参照し、別信号より干渉を受け易い論理回路の箇所を選定し、優先的に回路を挿入するものである。この場合、別信号の干渉を考慮したタイミング設計が可能となる。
【００１２】
また、前記挿入回路仮定工程において、セル別のＰＶＴ（                ）変動によるばらつき度合いの情報を参照し、エラー値の大きな部分にはばらつき度合いの小さいセルを優先的に回路挿入するものである。この場合、ＰＶＴ変動を考慮したタイミング設計が可能となる。
【００１３】
また、前記挿入回路仮定工程において、配線遅延とセル遅延の割合を指定するものである。この場合、配線遅延とセル遅延の割合を考慮したタイミング設計が可能となる。
【００１４】
また、前記挿入遅延見積もり工程において、問題のあるクロックパスの配線遅延とセル遅延の割合の平均値より、挿入する回路の配線遅延時間を見積もるものである。この場合、配線遅延とセル遅延の割合の平均値を考慮したタイミング設計が可能となる。
【００１５】
また、前記挿入遅延見積もり工程において、挿入する回路の配線遅延とセル遅延に対し、配線とセルの２種類の遅延係数をそれぞれに掛けて遅延時間を見積もり、エラーを回避する論理回路であるかを確認するものである。この場合、配線遅延とセル遅延の２種類の遅延係数を考慮したタイミング設計が可能となる。
【００１６】
また、前記挿入遅延見積もり工程において、クロックパスの長さに応じて、挿入する論理回路の予測配線長を見積もり、遅延時間を比例方式で挿入する回路の配線遅延とセル遅延に対し、配線とセルの２種類の遅延係数をそれぞれに掛けて遅延時間を見積もり、エラーを回避する論理回路であるかを確認するものである。この場合、クロックパスの長さを考慮したタイミング設計が可能となる。
【００１７】
また、前記挿入回路決定工程において、レイアウト配線のレイヤー別の遅延ばらつき度合いを参照し、ばらつき度合いの少ないレイヤーを配線に使えるセルに優先的に使用するものである。この場合、レイアウト配線のレイヤー別の遅延ばらつき度合いを考慮したタイミング設計が可能となる。
【００１８】
また、前記挿入回路決定工程において、ホールドエラーを回路する修正の場合、消費電力を考慮し、セルの遅延情報ファイルによりエラー値より大きくかつ一番近い値になるようにセルを選び論理回路を組むものである。この場合、消費電力を考慮したタイミング設計が可能となる。
【発明の効果】
【００１９】
本発明によれば、分岐後のクロックラインに対して一律の遅延係数ではなく、各パスの特徴に応じた遅延係数を適用するため、正確なタイミング設計が可能となる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明にかかわるクロックばらつきタイミング設計方法の実施の形態を図面に基づいて詳細に説明する。
【００２１】
（第１の実施の形態）
本発明の第１の実施の形態について、図１を参照しながら説明する。図１は本発明の実施の形態１におけるクロックばらつきタイミング設計方法の構成図である。
【００２２】
図１において、１０１はネットリスト、１０２は制約ファイル、１０３はレイアウト情報、１０４はパス別遅延係数設定工程、１０５はパス別遅延係数ファイル、１０６はタイミング解析工程、１０７はタイミング解析結果、１０８は挿入回路仮定工程、１０９は挿入回路仮定結果、１１０は挿入遅延見積もり工程、１１１は挿入遅延見積もり結果、１１２は挿入回路決定工程である。
【００２３】
以上のように構成されたクロックばらつきタイミング設計方法について、以下にその動作を説明する。
【００２４】
まず、ネットリスト１０１、制約ファイル１０２、レイアウト情報１０３を入力とし、パス別遅延係数設定工程１０４により、データ送り側ＦＦとデータ受け側ＦＦのクロックパスにそれぞれのパスの特徴に応じた遅延係数の最大値と最小値を設定する。
【００２５】
次に、タイミング解析工程１０６では、パス別遅延係数設定工程１０４で設定されたパス別遅延係数ファイル１０５を用いてセットアップチェック、ホールドチェックを行う。
【００２６】
次に、挿入回路仮定工程１０８では、タイミング解析工程１０６で得られたタイミング解析結果１０７を基に挿入する回路を仮定する。
【００２７】
次に、挿入遅延見積もり工程１１０では、挿入回路仮定工程１０８で得られた挿入回路仮定結果１０９に基づいて、挿入する回路により発生する遅延時間を見積もる。
【００２８】
次に、挿入回路決定工程１１２では、挿入遅延見積もり工程１１０で得られた挿入遅延見積もり結果に基づいてタイミングエラーをなくすための挿入回路を選択し、決定する。
【００２９】
具体例を図２を用いて説明する。図２において、Ｎ１からＮ９は配線、ＢＵＦ１からＢＵＦ６はバッファ、ＦＦ１，ＦＦ２はフリップフロップ、Ｃ１はクロックの共通ポイントである。ここで、ＦＦ１は送り側、ＦＦ２は受け側となっている。
【００３０】
図２に適用する遅延係数を図３に示す。適用される遅延係数の一例では、セットアップチェックの際には、Ｃ１からＮ４までは送り側パスの係数(max)が適用され、Ｃ１からＮ７までは受け側パスの係数(min)が適用される。また、ホールドチェックの際には、Ｃ１からＮ４までは送り側パスの係数(min)が適用され、Ｃ１からＮ７までは受け側パスの係数(max)が適用される。
【００３１】
本実施の形態によれば、クロックパスごとの特徴に応じたタイミング設計ができる。
【００３２】
（第２の実施の形態）
本発明の第２の実施の形態について、図４を参照しながら説明する。図４は本発明の実施の形態２におけるクロックばらつきタイミング設計方法の構成図である。
【００３３】
図４において、１０１はネットリスト、１０７はタイミング解析結果、１０９は挿入回路仮定結果、４０１はダミーセル挿入工程、４０２はダミーセルリスト、４０３は再タイミング解析工程、４０４は再タイミング解析結果、４０５はダミーセルを考慮した挿入回路仮定工程である。
【００３４】
以上のように構成されたクロックばらつきタイミング設計方法について、以下にその動作を説明する。
【００３５】
まず、ダミーセル生成工程４０１により、タイミング解析結果１０７に基づきクロックばらつきによるエラー発生箇所付近にダミーセルを挿入するためのダミーセルリスト４０２を生成する。
【００３６】
次に、再タイミング解析工程４０３により、ネットリスト１０１とダミーセル生成工程４０１で生成されたダミーセルリスト４０２に基づいてタイミング解析を行う。
【００３７】
次に、ダミーセルを考慮した挿入回路仮定工程４０５により、挿入したダミーセルリスト４０２を優先的に使用する挿入回路仮定結果１０９を生成する。この挿入回路仮定結果１０９を使用することにより、ダミーセルを優先的に使用し、レイアウトの回数を削減したタイミング設計が可能となる。
【００３８】
（第３の実施の形態）
本発明の第３の実施の形態について、図５を参照しながら説明する。図５は本発明の実施の形態３におけるクロックばらつきタイミング設計方法の構成図である。
【００３９】
図５において、１０１はネットリスト、５０１はテストベクタ、５０２はシミュレーション、５０３は配線トグル率、５０４はパス別遅延係数設定工程、１０５はパス別遅延係数ファイル、１０８は挿入回路仮定工程である。
【００４０】
以上のように構成されたクロックばらつきタイミング設計方法について、以下にその動作を説明する。
【００４１】
まず、ネットリスト１０１とテストベクタ５０１を入力としたシミュレーション５０２で配線トグル率５０３を生成する。
【００４２】
次に、ネットリスト１０１と配線トグル率５０３を入力とし、配線トグル率を考慮したパス別遅延係数設定工程５０４において、トグル率が大きい配線に関しては、配線遅延係数を大きくし、トグル率が小さい配線に関しては配線遅延係数を小さくし、パス別遅延係数ファイル１０５を生成する。
【００４３】
次に、挿入回路仮定工程１０８において、配線遅延係数が大きい配線に関しては、劣化に強いセルを優先的に挿入し、配線遅延係数が小さい配線に関しては面積が小さいセルを優先的に挿入する挿入回路仮定結果１０９を生成する。この挿入回路仮定結果１０９を使用することにより、配線トグル率を反映したタイミング設計が可能となる。
【００４４】
具体例を図２を用いて説明する。図２において、Ｃ１からＮ４までのトグル率から適用されるトグル係数をＴ１とし、Ｃ１からＮ７までのトグル率から適用されるトグル係数をＴ２とする。図２に適用する遅延係数を図６に示す。適用される遅延係数の一例では、セットアップチェックの際には、Ｃ１からＮ４までは送り側パスの係数(max)*トグル係数Ｔ１が適用され、Ｃ１からＮ７までは受け側パスの係数(min)*トグル係数Ｔ２が適用される。また、ホールドチェックの際には、Ｃ１からＮ４までは送り側パスの係数(min)*トグル係数Ｔ１が適用され、Ｃ１からＮ７までは受け側パスの係数(max)*トグル係数Ｔ２が適用される。
【００４５】
本実施の形態によれば、トグル率を考慮したタイミング設計が可能となる。
【００４６】
（第４の実施の形態）
本発明の第４の実施の形態について、図７を参照しながら説明する。図７は本発明の実施の形態４におけるクロックばらつきタイミング設計方法の構成図である。
【００４７】
図７において、１０１はネットリスト、１０３はレイアウト情報、７０２は平行配線抽出工程、７０３は平行配線情報、７０４はパス別遅延係数設定工程、１０５はパス別遅延係数ファイル、７０５は挿入回路仮定工程、７０６は挿入回路仮定結果である。
【００４８】
以上のように構成されたクロックばらつきタイミング設計方法について、以下にその動作を説明する。
【００４９】
まず、ネットリスト１０１とレイアウト情報１０３を入力とした平行配線抽出工程７０２により平行配線情報７０３を生成する。
【００５０】
次に、ネットリスト１０１と平行配線情報７０３を入力とした平行配線の影響を考慮したパス別遅延係数設定工程７０４においては、平行配線を持つ割合が大きい配線に対して、干渉を受けやすいため遅延係数に大きいマージンを持たせ、また、平行配線を持つ割合が少ない配線に対しては干渉を受けにくいため遅延係数に小さいマージンを持たせたパス別遅延係数ファイル１０５を生成する。
【００５１】
次に、平行配線の影響を考慮した挿入回路仮定工程７０５においては、パス別遅延係数ファイル１０５の情報を基に、遅延係数が大きいところにセルを挿入し、干渉が受けやすい箇所を分断することにより、エラーを回避する挿入回路仮定結果７０６を生成する。
【００５２】
具体例を図８と図９を用いて説明する。図８はレイアウト上の配線イメージである。図８において、Ｎ１からＮ３は配線、Ｎ４は別信号の配線、ＢＵＦ１からＢＵＦ４はバッファである。
【００５３】
まず、配線Ｎ１に対しては、近傍の配線Ｎ４との平行配線の長さにより、遅延係数にマージンＨ１をつける。同様に、配線Ｎ２、Ｎ３に対しては、近傍の配線Ｎ４との平行配線の長さにより、遅延係数にマージンＨ２をつける。ここで、配線Ｎ１の方の平行配線がＮ２，Ｎ３よりも長いため、Ｈ１＞Ｈ２の関係になっている。
【００５４】
ここで、ＢＵＦ１からＢＵＦ４の間にタイミング調整のためにバッファを追加する必要が生じた場合に、Ｎ１からＮ３の中で最もマージンが大きい配線を選び、バッファを挿入する。図９はバッファを挿入した例である。ＢＵＦ５をＢＵＦ１とＢＵＦ２に間に挿入することにより、干渉を受けやすい配線Ｎ１が配線Ｎ５とＮ６に分断され、タイミング調整が容易に行えることになる。
【００５５】
本実施の形態によれば、平行配線の影響を考慮したタイミング設計が可能となる。
【００５６】
（第５の実施の形態）
本発明の第５の実施の形態について、図１０を参照しながら説明する。図１０は本発明の実施の形態５におけるクロックばらつきタイミング設計方法の構成図である。
【００５７】
図１０において、１０１はネットリスト、１００１はセル種毎のばらつき情報、１００２はセル種毎のばらつきを考慮したパス別遅延係数設定工程、１０５はパス別遅延係数ファイル、１００３はセル種毎のばらつきを考慮した挿入回路仮定工程、１０９は挿入回路仮定結果である。
【００５８】
以上のように構成されたクロックばらつきタイミング設計方法について、以下にその動作を説明する。
【００５９】
まず、ネットリスト１０１とセル種毎のばらつき情報１００１を入力として、パス別遅延係数設定工程１００２によりセル種毎のばらつきに応じてばらつきの大きいセルに対しては遅延係数に大きいマージンを持たせ、ばらつきの小さいセルに対しては遅延係数に小さいマージンを持たせたパス別遅延係数ファイル１０５を生成する。
【００６０】
次に、挿入回路仮定工程１００３により遅延係数の大きいパスにセルに挿入する場合には、ばらつき度合いの小さいものを優先的に挿入する。
【００６１】
具体例を図２を用いて説明する。図２に含まれるセルのセルタイプとばらつき係数を図１１に示す。ばらつき係数はセルタイプごとに設定されている。このばらつき係数を適用することにより、一例を挙げれば、ＢＵＦ１の遅延係数はKb2m*遅延係数となる。
【００６２】
Ｃ１からＮ４までのパスでＢＵＦ２のばらつきが大きくエラー値が大きくなる場合には、ばらつきの小さいセルを優先的に挿入することにより、タイミング改善を行う。
【００６３】
本実施の形態によれば、セル種毎のばらつきの影響を考慮したタイミング設計が可能となる。
【００６４】
（第６の実施の形態）
本発明の第６の実施の形態について、図１２を参照しながら説明する。図１２は本発明の実施の形態６におけるクロックばらつきタイミング設計方法の構成図である。
【００６５】
図１２において、１０５はパス別遅延係数ファイル、１０７はタイミング解析結果、１２０１は配線遅延とセル遅延の割合情報、１２０２は配線遅延とセル遅延の割合情報を考慮した挿入回路仮定工程、１０９は挿入回路仮定結果である。
【００６６】
以上のように構成されたクロックばらつきタイミング設計方法について、以下にその動作を説明する。
【００６７】
まず、タイミング解析結果１０７で問題のあるパスを改善する場合に、パス別遅延係数ファイル１０５の情報を基に、挿入回路仮定工程１２０２にて配線遅延とセル遅延の割合情報１２０１に基づき挿入セルとネットを仮定した挿入回路仮定結果１０９を生成する。
【００６８】
具体例を図２を用いて説明する。図２のＣ１とＮ４の間のパスに遅延を３ｎｓ挿入する必要がある場合について説明する。この場合、レイアウトの配線混雑度が高く、セル遅延の割合を大きくしたい場合には、配線遅延の割合とセル遅延の割合を１：２で指定する。この場合には、配線を１ｎｓ分挿入し、セルを２ｎｓ分挿入する。逆にレイアウトの配線混雑度が低く、配線遅延の割合を大きくしたい場合には、配線遅延の割合とセル遅延の割合を２：１で指定する。この場合には、配線を２ｎｓ分挿入し、セルを１ｎｓ分挿入する。
【００６９】
本実施の形態によれば、配線遅延とセル遅延の割合を指定でき、レイアウトの状況を考慮したタイミング設計が可能となる。
【００７０】
（第７の実施の形態）
本発明の第７の実施の形態について、図１３を参照しながら説明する。図１３は本発明の実施の形態７におけるクロックばらつきタイミング設計方法の構成図である。
【００７１】
図１３において、１０５はパス別遅延係数ファイル、１０７はタイミング解析結果、１０９は挿入回路仮定結果、１３０１は配線遅延とセル遅延の割合の平均値を求める平均値算出工程、１３０２は配線遅延とセル遅延の割合の平均値、１３０３は挿入遅延見積もり工程、１１１は挿入遅延見積もり結果である。
【００７２】
以上のように構成されたクロックばらつきタイミング設計方法について、以下にその動作を説明する。
【００７３】
まず、挿入回路仮定結果１０９に基づき問題のあるクロックパスを改善する場合に、パス別遅延係数ファイル１０５とタイミング解析結果１０７の情報を基に、平均値算出工程１３０１において、問題のあるクロックパスの配線遅延とセル遅延の割合の平均値１３０２を算出し、配線遅延とセル遅延の割合の平均値１３０２を基に挿入遅延見積もり工程１３０３にて挿入する回路によって発生する遅延を見積もる。
【００７４】
具体例を図２を用いて説明する。図２のＣ１とＮ４の間のパスにバッファを１個挿入する必要がある場合について説明する。この際、Ｎ３とＢＵＦ２の遅延割合とＮ４とＢＵＦ３の遅延割合を算出し、その平均値を求める。図２の回路に対する算出値を図１４に示す。このパスの場合には、配線遅延とセル遅延の割合の平均値は１：１．３５となる。この平均値を挿入する回路に適用し、遅延時間を見積もる。
【００７５】
本実施の形態によれば、配線遅延とセル遅延の割合の平均値を局所的に使用することにより、ばらつきを考慮したタイミング設計が可能となる。
【００７６】
（第８の実施の形態）
本発明の第８の実施の形態について、図１５を参照しながら説明する。図１５は本発明の実施の形態８におけるクロックばらつきタイミング設計方法の構成図である。
【００７７】
図１５において、１０１はネットリスト、１０２は制約ファイル、１０３はレイアウト情報、１０５はパス別遅延係数ファイル、１５０１はパス別セル遅延係数設定工程、１５０２はパス別配線遅延係数設定工程、１５０３はセル遅延と配線遅延に２種類の遅延係数を掛けることを考慮に入れた挿入遅延見積もり工程、１１１は挿入回路仮定結果である。
【００７８】
以上のように構成されたクロックばらつきタイミング設計方法について、以下にその動作を説明する。
【００７９】
まず、ネットリスト１０１、制約ファイル１０２、レイアウト情報１０３を入力としたパス別セル遅延係数設定工程１５０１にて、セル遅延に対して係数を掛ける。
【００８０】
次に、パス別配線遅延係数設定工程１５０２により配線遅延に対して係数を掛け、配線とセルに２種類の遅延係数を掛けたパス別遅延係数ファイル１０５を生成する。
【００８１】
次に、パス別遅延係数ファイル１０５を参照し、挿入遅延見積もり工程１５０３において挿入された回路がエラーを回避する論理回路であるかを見積もる。
【００８２】
具体例を図２を用いて説明する。図２のＣ１とＮ４の間のパスでバッファＢＵＦ７、配線Ｎ１０が挿入された場合について説明する。ここで、Ｎ１０の遅延をＤ１、ＢＵＦ７の遅延をＤ２とする。この際、Ｎ１０の配線遅延に関しては遅延係数Ｋ１を掛け、ＢＵＦ７のセル遅延に関しては遅延係数Ｋ２を掛ける。これにより、配線遅延とセル遅延の和は、Ｋ１＊Ｄ１＋Ｋ２＊Ｄ２となる。この遅延和によりエラーを回避することができるかを確認する。
【００８３】
本実施の形態によれば、配線遅延とセル遅延に対して２種類の遅延係数を使用することにより、ばらつきを考慮したタイミング設計が可能となる。
【００８４】
（第９の実施の形態）
本発明の第９の実施の形態について、図１６を参照しながら説明する。図１６は本発明の実施の形態９におけるクロックばらつきタイミング設計方法の構成図である。
【００８５】
図１６において、１０５はパス別遅延係数ファイル、１０３はレイアウト情報、１０９は挿入回路仮定結果、１６０１はクロックパス長抽出工程、１６０２はクロックパス長情報、１６０３はクロックパスの長さより予測配線遅延の見積もりを考慮した挿入遅延見積もり工程、１１１は挿入遅延見積もり結果である。
【００８６】
以上のように構成されたクロックばらつきタイミング設計方法について、以下にその動作を説明する。
【００８７】
まず、挿入回路仮定結果１０９に基づき問題のあるクロックパスを改善する場合に、クロックパス長抽出工程１６０１により、パス別遅延係数ファイル１０５とレイアウト情報１０３から対象となるクロックパスの長さ情報１６０２を抽出する。クロックパスの長さ情報１６０２に基づき、挿入遅延見積もり工程１６０３において、挿入する論理回路の予測配線遅延を見積もり、挿入された回路がエラーを回避する論理回路であるかを確認する。
【００８８】
具体例を図２を用いて説明する。図２のＣ１とＮ４の間のパスにバッファを２個挿入する必要がある場合について説明する。まずＮ２，Ｎ３，Ｎ４の配線長を抽出し、遅延時間を見積もる。Ｎ２，Ｎ３，Ｎ４の配線長をそれぞれＬ１，Ｌ２，Ｌ３とし、それぞれの遅延時間をＤ１，Ｄ２，Ｄ３とする。図２の回路における配線と配線長、配線遅延の関係を図１７に示す。ここで、挿入する配線の本数がｎ本の場合、遅延は（Ｄ１＋Ｄ２＋Ｄ３）／３＊ｎと見積もることができる。
【００８９】
本実施の形態によれば、クロックパスの長さに基づく予測配線遅延の見積もりを局所的に使用することにより、ばらつきを考慮したタイミング設計が可能となる。
【００９０】
（第１０の実施の形態）
本発明の第１０の実施の形態について、図１８を参照しながら説明する。図１８は本発明の実施の形態１０におけるクロックばらつきタイミング設計方法の構成図である。
【００９１】
図１８において、１０１はネットリスト、１８０１はレイアウト情報、１８０２はレイヤー情報抽出工程、１８０３はレイヤー情報、１８０４はレイヤー別遅延ばらつき情報、１８０５はパス別遅延係数設計工程、１８０６はパス別遅延係数ファイル、１８０７は挿入回路決定工程である。
【００９２】
以上のように構成されたクロックばらつきタイミング設計方法について、以下にその動作を説明する。
【００９３】
まず、レイヤー情報抽出工程１８０２により、ネットリスト１０１とレイアウト情報１８０１からレイヤー情報１８０３を生成する。
【００９４】
次に、ネットリスト１０１と抽出されたレイヤー情報１８０３とレイヤー別遅延ばらつき情報１８０４を入力としたパス別遅延係数設定工程１８０５により、レイヤー別の遅延ばらつきを考慮したパス別遅延係数ファイル１８０６を作成する。
【００９５】
次に、レイヤー別の遅延ばらつきを考慮したパス別遅延係数ファイル１８０６を参照し、挿入回路決定工程１８０７により、ばらつき度合いの少ないレイヤーを配線に使えるセルに優先的に使用する。
【００９６】
具体例を図１９を用いて説明する。図１９において、Ｍ１はメタル１レイヤー、Ｍ２はメタル２レイヤー、Ｍ３はメタル３レイヤーである。ここで、それぞれのレイヤーにおける遅延ばらつきの係数をレイヤー係数Ｌ１，Ｌ２，Ｌ３と定義する。ここで、Ｌ１＜Ｌ２＜Ｌ３の関係があるとする。
【００９７】
図１９における配線とレイヤー情報の関係を図２０に示す。ここで、Ｃ１からＦＦ２の間のパスにセルを挿入する必要がある場合には、レイヤーＭ３を使用しているＮ７のネットの間にセルを挿入し、新たに挿入されるネットはばらつきの小さいＭ１レイヤーを使用するようにする。
【００９８】
本実施の形態によれば、レイヤー別の遅延ばらつき度合いを考慮したタイミング設計が可能となる。
【００９９】
（第１１の実施の形態）
本発明の第１１の実施の形態について、図２１を参照しながら説明する。図２１は本発明の実施の形態１１におけるクロックばらつきタイミング設計方法の構成図である。
【０１００】
図２１において、１０５はパス別遅延係数ファイル、１０７はタイミング解析結果、２１０１はセルの遅延情報ファイル、２１０２はセル選択工程、２１０３はセルリスト、２１０４はセルの遅延情報を考慮した挿入回路決定工程である。
【０１０１】
以上のように構成されたクロックばらつきタイミング設計方法について、以下にその動作を説明する。
【０１０２】
まず、タイミング解析結果１０７の結果から改善すべきエラーの値を参照し、パス別遅延係数ファイル１０５とセルの遅延情報ファイル２１０１を入力としてセル選択工程２１０２にて、エラー値より大きくかつ一番近い値になるようにセルを選び、セルリスト２１０３を生成する。
【０１０３】
次に、選ばれたセルリスト２１０３を入力として挿入回路決定工程２１０４にて挿入回路を決定する。
【０１０４】
具体例を図２２を用いて説明する。図２２はセルの遅延情報ファイル２１０１とパス別遅延係数ファイル１０５で算出された結果の一例である。このとき、タイミング解析結果１０７により算出された値が０．３５ｎｓであったとすると、０．３５ｎｓよりも大きくかつ一番近い値であるＭＢ２Ｍのセルが選ばれる。遅延値が小さいセルを使用する方が消費電力、回路面積で有利になる。
【０１０５】
本実施の形態によれば、消費電力、回路面積を考慮したタイミング設計が可能となる。
【産業上の利用可能性】
【０１０６】
本発明のクロックばらつきタイミング設計方法は、シリアルに接続されたフリップフロップのようにデータ送信側とデータ受信側とでセットアップホールドが適正かどうかをテストする方法等として有用である。
【図面の簡単な説明】
【０１０７】
【図１】本発明の第１の実施の形態におけるクロックばらつきタイミング設計方法の構成図
【図２】本発明の第１の実施の形態におけるクロックばらつきタイミング設計方法が対象とする回路構成の一例を示す図
【図３】本発明の第１の実施の形態の場合の遅延係数を示す図
【図４】本発明の第２の実施の形態におけるクロックばらつきタイミング設計方法の構成図
【図５】本発明の第３の実施の形態におけるクロックばらつきタイミング設計方法の構成図
【図６】本発明の第３の実施の形態の場合の遅延係数を示す図
【図７】本発明の第４の実施の形態におけるクロックばらつきタイミング設計方法の構成図
【図８】本発明の第４の実施の形態の場合のレイアウト上の配線イメージを示す図
【図９】本発明の第４の実施の形態の場合のレイアウト上の配線イメージを示す図
【図１０】本発明の第５の実施の形態におけるクロックばらつきタイミング設計方法の構成図
【図１１】本発明の第５の実施の形態の場合のセルタイプとばらつき係数を示す図
【図１２】本発明の第６の実施の形態におけるクロックばらつきタイミング設計方法の構成図
【図１３】本発明の第７の実施の形態におけるクロックばらつきタイミング設計方法の構成図
【図１４】本発明の第７の実施の形態の場合の配線とセルの遅延の割合を示す図
【図１５】本発明の第８の実施の形態におけるクロックばらつきタイミング設計方法の構成図
【図１６】本発明の第９の実施の形態におけるクロックばらつきタイミング設計方法の構成図
【図１７】本発明の第９の実施の形態の場合の配線の長さと遅延値を示す図
【図１８】本発明の第１０の実施の形態におけるクロックばらつきタイミング設計方法の構成図
【図１９】本発明の第１０の実施の形態の場合のレイヤーを示す図
【図２０】本発明の第１０の実施の形態の場合の配線とレイヤー係数を示す図
【図２１】本発明の第１１の実施の形態におけるクロックばらつきタイミング設計方法の構成図
【図２２】本発明の第１１の実施の形態の場合の各セルのばらつきを考慮した遅延値を示す図
【図２３】従来の技術におけるタイミング解析方法の構成図
【符号の説明】
【０１０８】
１０１  ネットリスト
１０２  制約ファイル
１０３  レイアウト情報
１０４  パス別遅延係数設定工程
１０５  パス別遅延係数ファイル
１０６  タイミング解析工程
１０７  タイミング解析結果
１０８  挿入回路仮定工程
１０９  挿入回路仮定結果
１１０  挿入遅延見積もり工程
１１１  挿入遅延見積もり結果
１１２  挿入回路決定工程
４０１  ダミーセル挿入工程
４０２  ダミーセルリスト
４０３  再タイミング解析工程
４０４  再タイミング解析結果
４０５  挿入回路仮定工程
５０１  テストベクタ
５０２  シミュレーション
５０３  配線トグル率
５０４  パス別遅延係数設定工程
７０２  平行配線抽出工程
７０３  平行配線情報
７０４  パス別遅延係数設定工程
７０５  挿入回路仮定工程
７０６  挿入回路仮定結果
１００１  セル種毎のばらつき情報
１００２  パス別遅延係数設定工程
１００３  挿入回路過程工程
１２０１  配線遅延とセル遅延の割合情報
１２０２  挿入回路過程工程
１３０１  平均値算出工程
１３０２  配線遅延とセル遅延の割合の平均値
１３０３  挿入遅延見積もり工程
１５０１  パス別セル遅延係数設定工程
１５０２  パス別配線遅延係数設定工程
１５０３  挿入遅延見積もり工程
１６０１  クロックパス長抽出工程
１６０２  クロックパス長情報
１６０３  挿入遅延見積もり工程
１８０１  レイアウト情報
１８０２  レイヤー情報抽出工程
１８０３  レイヤー情報
１８０４  レイヤー別遅延ばらつき情報
１８０５パス別遅延係数設計工程
１８０６  パス別遅延係数ファイル
１８０７  挿入回路決定工程
２１０１  セルの遅延情報ファイル
２１０２  セル選択工程
２１０３  セルリスト
２１０４  挿入回路決定工程
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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