(57)【要約】【課題】  データ伝送時間を短縮してシステム性能を向上させることのできるデュアルバッファリングメモリシステム及びこれに対する制御方法を提供する。【解決手段】少なくとも１つのフラッシュメモリブロック及び複数のバッファを備え、特に、複数のバッファのうち１つのバッファがフラッシュメモリブロックと相互動作し、ほぼ同時に、すなわち並列的に他の１つのバッファはホストと相互動作するデュアルバッファリングスキームを有するデュアルバッファリングメモリシステム。これにより、フラッシュメモリとホストとの間のデータ伝送時間が短縮されてシステム性能が向上する。【選択図】図１
2005092882.tif 000002
【特許請求の範囲】
【請求項１】
データを保存する少なくとも１つのフラッシュメモリブロックと、
前記フラッシュメモリブロックとのインタフェースを行うフラッシュインタフェースと、
ホストとのインタフェースを行うホストインタフェースと、
前記フラッシュメモリブロックから読出されるデータまたは前記ホストから供給されるデータを臨時に保存する第１バッファと、
前記フラッシュメモリブロックから読出されるデータまたは前記ホストから供給されるデータを臨時に保存する第２バッファと、
前記第１バッファ及び前記第２バッファのうちのいずれか一方を選択し、前記フラッシュメモリブロックから読出されるデータを前記フラッシュインタフェースを介して受け取るか、または前記ホストから供給される入力データを前記ホストインタフェースを介して受け取って前記選択されたバッファに出力する第１制御回路と、
前記第１バッファまたは前記第２バッファから出力されるデータを受け取り、前記フラッシュインタフェースを介して前記フラッシュメモリブロックに出力するか、または前記ホストインタフェースを介して前記ホストに出力する第２制御回路と、を備えることを特徴とするメモリシステム。
【請求項２】
前記フラッシュインタフェースは、前記フラッシュメモリブロックが前記第１バッファまたは前記第２バッファと相互動作しているか否かを示すフラグ信号を発生させ、前記ホストインタフェースを介して前記ホストに出力することを特徴とする請求項１に記載のメモリシステム。
【請求項３】
前記第１制御回路は、
第１選択信号に応答して前記フラッシュインタフェースから入力される前記読出しデータ、第１アドレス、及び第１制御信号、または前記ホストインタフェースから入力される前記入力データ、第２アドレス、及び第２制御信号を前記第１バッファに出力する第１入力選択回路と、
第２選択信号に応答して前記フラッシュインタフェースから入力される前記読出しデータ、前記第１アドレス、及び前記第１制御信号、または前記ホストインタフェースから入力される前記入力データ、前記第２アドレス、及び前記第２制御信号を前記第２バッファに出力する第２入力選択回路と、を備えることを特徴とする請求項１に記載のメモリシステム。
【請求項４】
前記ホストと前記フラッシュメモリブロックとが同時に前記第１バッファを占有しようとする際には、前記第１入力選択回路は優先順位が低いものから入力されるデータ、アドレス、及び制御信号をブロックすることを特徴とする請求項３に記載のメモリシステム。
【請求項５】
前記ホストと前記フラッシュメモリブロックとが同時に前記第２バッファを占有しようとする際には、前記第２入力選択回路は優先順位が低いものから入力されるデータ、アドレス、及び制御信号をブロックすることを特徴とする請求項３に記載のメモリシステム。
【請求項６】
前記第２制御回路は、
第１選択信号に応答して前記第１バッファまたは前記第２バッファから出力されるデータを受け取り、前記ホストインタフェースを介して前記ホストに出力する第１出力選択回路と、
第２選択信号に応答して前記第１バッファまたは前記第２バッファから出力されるデータを受け取り、前記フラッシュインタフェースを介して前記フラッシュメモリブロックに出力する第２出力選択回路と、を備えることを特徴とする請求項１に記載のメモリシステム。
【請求項７】
前記第１バッファ及び前記第２バッファのうちのいずれか一方に保存されたデータが前記第２制御回路を介して前記フラッシュインタフェースにロードされ、前記フラッシュメモリブロックにプログラムされる間に、これと並列的に前記第１バッファ及び前記第２バッファのうちの他方に保存されたデータが読出され、前記第２制御回路を介して前記ホストインタフェースに出力されることを特徴とする請求項１に記載のメモリシステム。
【請求項８】
前記フラッシュメモリブロックに保存されたデータが読出され、前記第１制御回路を介して前記第１バッファ及び前記第２バッファのうちのいずれか一方にロードされる間に、これと並列的に前記ホストから印加されるデータが前記第１制御回路を介して前記第１バッファ及び前記第２バッファのうちの他方にロードされることを特徴とする請求項１に記載のメモリシステム。
【請求項９】
前記第１バッファ及び前記第２バッファはＲＡＭであることを特徴とする請求項１に記載のメモリシステム。
【請求項１０】
前記フラッシュメモリブロック、前記フラッシュインタフェース、前記ホストインタフェース、前記第１バッファ、前記第２バッファ、前記第１制御回路、及び前記第２制御回路が１つのチップに具現されることを特徴とする請求項１に記載のメモリシステム。
【請求項１１】
データを保存する少なくとも１つのフラッシュメモリブロック、前記フラッシュメモリブロックとのインタフェースを行うフラッシュインタフェース、ホストとのインタフェースを行うホストインタフェース、及び前記フラッシュメモリブロックから読出されるデータまたは前記ホストから供給されるデータを臨時に保存する第１及び第２バッファを備えるメモリシステムに対する制御方法において、
前記第１バッファ及び前記第２バッファのうちのいずれか一方に保存されたデータを前記フラッシュインタフェースにロードして前記フラッシュメモリブロックでプログラムする段階と、
前記第１バッファ及び前記第２バッファのうちの他方に保存されたデータを読出して前記ホストインタフェースを介して前記ホストに出力する段階を備え、
前記ロードしてプログラムする段階と前記出力する段階とが並列的に行われることを特徴とするメモリシステムに対する制御方法。
【請求項１２】
前記ロードしてプログラムする段階の前に、前記ホストインタフェースを介して前記ホストから供給されるデータを前記いずれか一方のバッファにロードする段階と、
前記ホストに出力する段階の前に、前記フラッシュメモリブロックからデータを読出して前記フラッシュインタフェースを介して前記他方のバッファにロードする段階と、をさらに備えることを特徴とする請求項１１に記載のメモリシステムに対する制御方法。
【請求項１３】
データを保存する少なくとも１つのフラッシュメモリブロック、前記フラッシュメモリブロックとのインタフェースを行うフラッシュインタフェース、ホストとのインタフェースを行うホストインタフェース、及び前記フラッシュメモリブロックから読出されるデータまたは前記ホストから供給されるデータを臨時に保存する第１及び第２バッファを備えるメモリシステムに対する制御方法において、
前記フラッシュメモリブロックに保存されたデータを読出して前記フラッシュインタフェースを介して前記第１バッファ及び前記第２バッファのうちのいずれか一方にロードする段階と、
前記ホストから供給されるデータを前記ホストインタフェースを介して前記第１バッファ及び前記第２バッファのうちの他方にロードする段階と、を備え、
前記いずれか１方にロードする段階と前記他方にロードする段階とが並列的に行われることを特徴とするメモリシステムに対する制御方法。
【請求項１４】
前記いずれか一方にロードする段階の後に、前記いずれか一方のバッファに保存されたデータを読出して前記ホストインタフェースを介して前記ホストに出力する段階と、
前記他方にロードする段階の後に、前記他方のバッファに保存されたデータを前記フラッシュインタフェースにロードして前記フラッシュメモリブロックでプログラムする段階と、をさらに備えることを特徴とする請求項１３に記載のメモリシステムに対する制御方法。
【請求項１５】
データを保存する少なくとも１つのフラッシュメモリブロック、前記フラッシュメモリブロックとのインタフェースを行うフラッシュインタフェース、ホストとのインタフェースを行うホストインタフェース、及び前記フラッシュメモリブロックから読出されるデータまたは前記ホストから供給されるデータを臨時に保存する第１及び第２バッファを備えるメモリシステムに対する制御方法において、
前記フラッシュインタフェースから入力される読出しデータ、第１アドレス、及び第１制御信号または前記ホストインタフェースから入力される入力データ、第２アドレス、及び第２制御信号を前記第１バッファに出力する段階と、
前記フラッシュインタフェースから入力される前記読出しデータ、前記第１アドレス、及び前記第１制御信号または前記ホストインタフェースから入力される前記入力データ、前記第２アドレス、及び前記第２制御信号を前記第２バッファに出力する段階と、
前記第１バッファまたは前記第２バッファから出力されるデータを受け取り、前記ホストインタフェースを介して前記ホストに出力する段階と、
前記第１バッファまたは前記第２バッファから出力されるデータを受け取り、前記フラッシュインタフェースを通じて前記フラッシュメモリブロックに出力する段階と、を備えることを特徴とするメモリシステムに対する制御方法。
【請求項１６】
前記フラッシュインタフェースによって前記フラッシュメモリブロックが前記第１バッファまたは前記第２バッファと相互動作しているか否かを示すフラグ信号を発生させ、前記ホストインタフェースを介して前記ホストに出力する段階をさらに備えることを特徴とする請求項１５に記載のメモリシステムに対する制御方法。
【請求項１７】
前記第１バッファに出力する段階は、
前記ホストと前記フラッシュメモリブロックとが同時に前記第１バッファを占有しようとする際に、前記フラッシュメモリブロックが前記ホストに比べて優先順位が低い時には、前記フラッシュインタフェースから入力される前記読出しデータ、前記第１アドレス、及び前記第１制御信号をブロックし、前記ホストインタフェースから入力される前記入力データ、前記第２アドレス、及び前記第２制御信号を前記第１バッファに出力する段階と、
前記ホストと前記フラッシュメモリブロックとが同時に前記第１バッファを占有しようとする際に、前記ホストが前記フラッシュメモリブロックに比べて優先順位が低い時には、前記ホストインタフェースから入力される前記入力データ、前記第２アドレス、及び前記第２制御信号をブロックし、前記フラッシュインタフェースから入力される前記読出しデータ、前記第１アドレス、及び前記第１制御信号を前記第１バッファに出力する段階と、を備えることを特徴とする請求項１５に記載のメモリシステムに対する制御方法。
【請求項１８】
前記第２バッファに出力する段階は、
前記ホストと前記フラッシュメモリブロックとが同時に前記第２バッファを占有しようとする際に、前記フラッシュメモリブロックが前記ホストに比べて優先順位が低い時には、前記フラッシュインタフェースから入力される前記読出しデータ、前記第１アドレス、及び前記第１制御信号をブロックし、前記ホストインタフェースから入力される前記入力データ、前記第２アドレス、及び前記第２制御信号を前記第２バッファに出力する段階と、
前記ホストと前記フラッシュメモリブロックとが同時に前記第２バッファを占有しようとする際に、前記ホストが前記フラッシュメモリブロックに比べて優先順位が低い時には、前記ホストインタフェースから入力される前記入力データ、前記第２アドレス、及び前記第２制御信号をブロックし、前記フラッシュインタフェースから入力される前記読出しデータ、前記第１アドレス、及び前記第１制御信号を前記第２バッファに出力する段階と、を備えることを特徴とする請求項１５に記載のメモリシステムに対する制御方法。
【請求項１９】
前記フラッシュメモリブロックに出力する段階と前記ホストに出力する段階とが並列的に行われることを特徴とする請求項１５に記載のメモリシステムに対する制御方法。
【請求項２０】
前記第１バッファに出力する段階と前記第２バッファに出力する段階とが並列的に行われることを特徴とする請求項１５に記載のメモリシステムに対する制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はメモリシステムに係り、特にデュアルバッファリングメモリシステム及びこれに対する制御方法に関する。
【背景技術】
【０００２】
モバイルシステム及び様々な応用システムの開発に伴って不揮発性メモリであるフラッシュメモリ及びこれを制御するメモリシステムの要求が増加している。フラッシュメモリを制御するメモリシステムはフラッシュメモリ、制御回路、及びデータを臨時に保存するバッファを含む。メモリシステムでシステム性能を左右する変数は、フラッシュメモリ固有の書込み時間及び読出し時間、フラッシュメモリとバッファとの間のデータ伝送時間、及びバッファとホストとの間のデータ伝送時間などである。
【０００３】
ところが、フラッシュメモリ固有の書込み時間及び読出し時間は物理的に限界を持っている故、メモリシステムの性能を向上させるためにはフラッシュメモリとバッファとの間のデータ伝送時間及びバッファとホストとの間のデータ伝送時間を減らさなければならない。このようなデータ伝送時間を減らすためにはデータバスの幅を増やすか、またはフラッシュメモリ及びバッファの動作周波数を増加させるかの方法が使われる。しかし、このような方法はフラッシュメモリ及びバッファのチップ面積を大きく増加させたり、製造工程の限界による制約を供なう。
【０００４】
特に１つのバッファのみを含むメモリシステムでは、フラッシュメモリへの書込み動作を繰り返す際、まずホストがバッファにデータをロードし、バッファがこのロードされたデータをフラッシュメモリにロードし、フラッシュメモリがデータを受け取って書込み動作を終了してから一定の時間が過ぎた後に、再びホストがバッファにデータをロードする一連の過程が繰り返される。このような動作の結果により、バッファサイズの複数倍のデータをフラッシュメモリに書込もうとする時にはデータ伝送時間が長くなって、結局メモリシステムの性能が低下するという問題があった。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする技術的課題は、データ伝送時間を減少させ、システム性能を向上させることのできるデュアルバッファリングメモリシステムを提供することにある。
本発明が解決しようとする他の技術的課題は、前記デュアルバッファリングメモリシステムに対する制御方法を提供することにある。
【課題を解決するための手段】
【０００６】
前記技術的課題を達成するための本発明によるデュアルバッファリングメモリシステムは、少なくとも１つのフラッシュメモリブロック、フラッシュインタフェース、ホストインタフェース、第１バッファ、第２バッファ、第１制御回路、及び第２制御回路を備えることを特徴とする。
【０００７】
前記フラッシュメモリブロックは多数のフラッシュメモリセルを含めて構成され、データを保存する。前記フラッシュインタフェースは前記フラッシュメモリブロックとのインタフェースを行い、前記ホストインタフェースはホストとのインタフェースを行う。前記第１バッファ及び前記第２バッファは前記フラッシュメモリブロックから読出されるデータ、または前記ホストから印加されるデータを臨時に保存する。
【０００８】
前記第１制御回路は、前記第１バッファ及び前記第２バッファのうちの一方を選択し、前記フラッシュメモリブロックから読出されるデータを前記フラッシュインタフェースを介して受け取るか、または前記ホストから供給される入力データを前記ホストインタフェースを介して受け取って前記選択されたバッファに出力する。前記第２制御回路は、前記第１バッファまたは前記第２バッファから出力されるデータを受け取り、前記フラッシュインタフェースを介して前記フラッシュメモリブロックに出力するか、または前記ホストインタフェースを介して前記ホストに出力する。
【０００９】
前記フラッシュインタフェースは、前記フラッシュメモリブロックが前記第１バッファまたは前記第２バッファと相互動作しているか否かを示すフラグ信号を発生させ、前記ホストインタフェースを介して前記ホストに出力する。
望ましい一実施例によれば、前記第１制御回路は第１入力選択回路及び第２入力選択回路を備える。前記第１入力選択回路は、第１選択信号に応答して前記フラッシュインタフェースから入力される前記読出しデータ、第１アドレス、及び第１制御信号、または、前記ホストインタフェースから入力される前記入力データ、第２アドレス、及び第２制御信号を前記第１バッファに出力する。
【００１０】
前記第２入力選択回路は、第２選択信号に応答して前記フラッシュインタフェースから入力される前記読出しデータ、前記第１アドレス、及び前記第１制御信号、または、前記ホストインタフェースから入力される前記入力データ、前記第２アドレス、及び前記第２制御信号を前記第２バッファに出力する。
【００１１】
前記ホストと前記フラッシュメモリブロックとが同時に前記第１バッファを占有しようとする際には、前記第１入力選択回路は優先順位の低い順に入力されるデータ、アドレス、及び制御信号をブロックする。前記ホストと前記フラッシュメモリブロックとが同時に前記第２バッファを占有しようとする際には、前記第２入力選択回路は優先順位の低い順に入力されるデータ、アドレス、及び制御信号をブロックする。
【００１２】
望ましい一実施例によれば、前記第２制御回路は第１出力選択回路及び第２出力選択回路を備える。前記第１出力選択回路は、第１選択信号に応答して前記第１バッファまたは前記第２バッファから出力されるデータを受け取り、前記ホストインタフェースを介して前記ホストに出力する。前記第２出力選択回路は、第２選択信号に応答して前記第１バッファまたは前記第２バッファから出力されるデータを受け取り、前記フラッシュインタフェースを介して前記フラッシュメモリブロックに出力する。
【００１３】
前記他の技術的課題を達成するための本発明の一態様によるデュアルバッファリングメモリシステムに対する制御方法は、前記第１バッファ及び前記第２バッファのいずれか一方に保存されたデータを前記フラッシュインタフェースにロードして前記フラッシュメモリブロックにプログラムする段階と、前記第１バッファ及び前記第２バッファの他方に保存されたデータを読出して前記ホストインタフェースを介して前記ホストに出力する段階と、を備え、前記ロードしてプログラムする段階と前記出力する段階とが並列的に行われることを特徴とする。
【００１４】
前記他の技術的課題を達成するための本発明の他の一態様によるデュアルバッファリングメモリシステムに対する制御方法は、前記フラッシュメモリブロックに保存されたデータを読出して前記フラッシュインタフェースを介して前記第１バッファ及び前記第２バッファのうちいずれか一方にロードする段階と、前記ホストから印加されるデータを前記ホストインタフェースを介して前記第１バッファ及び前記第２バッファのうち他方にロードする段階と、を備え、前記読出してロードする段階と前記ロードする段階とが並列的に行われることを特徴とする。
【００１５】
前記他の技術的課題を達成するための本発明のさらに他の一態様によるデュアルバッファリングメモリシステムに対する制御方法は、前記フラッシュインタフェースから入力される読出しデータ、第１アドレス、及び第１制御信号、または、前記ホストインタフェースから入力される入力データ、第２アドレス、及び第２制御信号を前記第１バッファに出力する段階と、前記フラッシュインタフェースから入力される前記読出しデータ、前記第１アドレス、及び前記第１制御信号、または、前記ホストインタフェースから入力される前記入力データ、前記第２アドレス、及び前記第２制御信号を前記第２バッファに出力する段階と、前記第１バッファまたは前記第２バッファから出力されるデータを受け取って前記ホストインタフェースを介して前記ホストに出力する段階と、前記第１バッファまたは前記第２バッファから出力されるデータを受け取って前記フラッシュインタフェースを介して前記フラッシュメモリブロックに出力する段階と、を備えることを特徴とする。
【００１６】
前記フラッシュメモリブロックに出力する段階と前記ホストに出力する段階とは並列的に行われる。また前記第１バッファに出力する段階と前記第２バッファに出力する段階とは並列的に行われる。
【００１７】
前記第１バッファに出力する段階は、前記ホストと前記フラッシュメモリブロックとが同時に前記第１バッファを占有しようとする際に、前記フラッシュメモリブロックが前記ホストに比べて優先順位が低い時には、前記フラッシュインタフェースから入力される前記読出しデータ、前記第１アドレス、及び前記第１制御信号をブロックして前記ホストインタフェースから入力される前記入力データ、前記第２アドレス、及び前記第２制御信号を前記第１バッファに出力する段階と、前記ホストと前記フラッシュメモリブロックとが同時に前記第１バッファを占有しようとする際に、前記ホストが前記フラッシュメモリブロックに比べて優先順位が低い時には、前記ホストインタフェースから入力される前記入力データ、前記第２アドレス、及び前記第２制御信号をブロックして前記フラッシュインタフェースから入力される前記読出しデータ、前記第１アドレス、及び前記第１制御信号を前記第１バッファに出力する段階を備える。
【００１８】
前記第２バッファに出力する段階は、前記ホストと前記フラッシュメモリブロックとが同時に前記第２バッファを占有しようとする際に、前記フラッシュメモリブロックが前記ホストに比べて優先順位が低い時には、前記フラッシュインタフェースから入力される前記読出しデータ、前記第１アドレス、及び前記第１制御信号をブロックして前記ホストインタフェースから入力される前記入力データ、前記第２アドレス、及び前記第２制御信号を前記第２バッファに出力する段階と、前記ホストと前記フラッシュメモリブロックとが同時に前記第２バッファを占有しようとする際に、前記ホストが前記フラッシュメモリブロックに比べて優先順位が低い時には、前記ホストインタフェースから入力される前記入力データ、前記第２アドレス、及び前記第２制御信号をブロックして前記フラッシュインタフェースから入力される前記読出しデータ、前記第１アドレス、及び前記第１制御信号を前記第２バッファに出力する段階と、を備える。
【００１９】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施例を例示する添付図面及び添付図面に記載された内容を参照せねばならない。
【発明の効果】
【００２０】
本発明によるメモリシステムは、１つのバッファがフラッシュメモリと相互動作し、ほぼ同時に、すなわち並列的に他の１つのバッファはホストと相互動作するデュアルバッファリングスキームを有する。従って、フラッシュメモリとホストとの間のデータ伝送時間が短縮されてシステム性能が向上する。
【発明を実施するための最良の形態】
【００２１】
以下、添付した図面を参照して本発明の望ましい実施例を説明することで、本発明を詳細に説明する。各図面に付された同一参照符号は同一部材を示す。
図１は本発明の第１実施例によるデュアルバッファリングメモリシステムを示すブロック図である。
図１を参照すれば、本発明の第１実施例によるデュアルバッファリングメモリシステムは、フラッシュメモリブロック１１、フラッシュインタフェース１２、ホストインタフェース１３、第１バッファ１４、第２バッファ１５、第１制御回路１６、及び第２制御回路１７を備える。
【００２２】
フラッシュメモリブロック１１はデータを保存し、フラッシュメモリセルを含めて構成される。フラッシュインタフェース１２はフラッシュメモリブロック１１とのインタフェースを担当する。フラッシュメモリブロック１１及びフラッシュインタフェース１２は当業者に周知であるのでここでの詳細な説明は省略する。
ホストインタフェース１３は外部のホストとのインタフェースを行う。第１バッファ１４及び第２バッファ１５はフラッシュメモリブロック１１から読出されるデータまたはホストから供給されるデータを臨時に保存する。第１バッファ１４及び第２バッファ１５はＲＡＭで構成される。
【００２３】
第１制御回路１６は、第１バッファ１４及び第２バッファ１５のうちの一方を選択し、フラッシュメモリブロック１１から読出されたデータＦＤＡＴＡ−ＯＵＴ、第１アドレスＦＢＵＦ−ＡＤＤＲ、及び第１制御信号ＦＢＵＦ−ＣＴＲＬをフラッシュインタフェース１２から受け取るか、またはホストから供給される入力データＨＤＡＴＡ−ＯＵＴ、第２アドレスＨＢＵＦ−ＡＤＤＲ、及び第２制御信号ＨＢＵＦ−ＣＴＲＬをホストインタフェース１３から受け取り、前記選択されたバッファに出力する。
【００２４】
第２制御回路１７は、第１バッファ１４から出力されるデータＤＡＴＡ１−ＯＵＴまたは第２バッファ１５から出力されるデータＤＡＴＡ２−ＯＵＴを受け取ってフラッシュインタフェース１２を介してフラッシュメモリブロック１１に出力するか、またはホストインタフェース１３を介してホストに出力する。
【００２５】
第１バッファ１４及び第２バッファ１５は、第１アドレスＦＢＵＦ−ＡＤＤＲまたは第２アドレスＨＢＵＦ−ＡＤＤＲによって選択され、第１バッファ１４及び第２バッファ１５のうちいずれか１つがフラッシュメモリ１１と相互動作する間に、これとほぼ同時に、すなわち並列的に第１バッファ１４及び第２バッファ１５のうちの他方はホストと相互動作しうる。
【００２６】
換言すれば、図１に示した本発明によるメモリシステムは、データ伝送時間を短縮するために２つのバッファを利用するデュアルバッファリングスキームを有する。デュアルバッファリングは２つ以上のバッファを備えるメモリシステムで、一方のバッファはフラッシュメモリと相互動作し、ほぼ同時に、すなわち並列的に他方のバッファはホストと相互動作することを意味する。本発明によるメモリシステムのデュアルバッファリング動作は図２乃至図５を参照して詳細に後述する。
【００２７】
フラッシュインタフェース１２は、フラッシュメモリブロック１１が第１バッファ１４または第２バッファ１５と相互動作しているか否かを示すフラグ信号ＩＮＴを発生させ、ホストインタフェース１３を介してホストに出力する。
フラッシュメモリブロック１１、フラッシュインタフェース１２、ホストインタフェース１３、第１バッファ１４、第２バッファ１５、第１制御回路１６、及び第２制御回路１７は１つのチップに具現されることが望ましい。
【００２８】
さらに詳細には、第１制御回路１６は第１入力選択回路１６１及び第２入力選択回路１６２を備える。第１入力選択回路１６１は、第１選択信号ＳＥＬ１に応答してフラッシュインタフェース１２から入力される読出しデータＦＤＡＴＡ−ＯＵＴ、第１アドレスＦＢＵＦ−ＡＤＤＲ、及び第１制御信号ＦＢＵＦ−ＣＴＲＬを第１バッファ１４に出力するか、またはホストインタフェース１３から入力される入力データＨＤＡＴＡ−ＯＵＴ、第２アドレスＨＢＵＦ−ＡＤＤＲ、及び第２制御信号ＨＢＵＦ−ＣＴＲＬを第１バッファ１４に出力する。
【００２９】
ホストとフラッシュメモリブロック１１とが同時に第１バッファ１４を占有しようとする際には、第１入力選択回路１６１は優先順位が低いものから入力されるデータ、アドレス、及び制御信号をブロックする。換言すれば、ホストとフラッシュメモリブロック１１とが同時に第１バッファ１４を占有しようとする際に、フラッシュメモリブロック１１がホストに比べて優先順位が低い時には、第１選択信号ＳＥＬ１が第１論理状態、例えば論理“ハイ”となる。従って、第１入力選択回路１６１はフラッシュインタフェース１２から入力される読出しデータＦＤＡＴＡ−ＯＵＴ、第１アドレスＦＢＵＦ−ＡＤＤＲ、及び第１制御信号ＦＢＵＦ−ＣＴＲＬをブロックし、ホストインタフェース１３から入力される入力データＨＤＡＴＡ−ＯＵＴ、第２アドレスＨＢＵＦ−ＡＤＤＲ、及び第２制御信号ＨＢＵＦ−ＣＴＲＬを第１バッファ１４に出力する。
【００３０】
ホストがフラッシュメモリブロック１１に比べて優先順位が低い時には、第１選択信号ＳＥＬ１が第２論理状態、例えば論理“ロー”となって、第１入力選択回路１６１はホストインタフェース１３から入力される入力データＨＤＡＴＡ−ＯＵＴ、第２アドレスＨＢＵＦ−ＡＤＤＲ、及び第２制御信号ＨＢＵＦ−ＣＴＲＬをブロックし、フラッシュインタフェース１２から入力される読出しデータＦＤＡＴＡ−ＯＵＴ、第１アドレスＦＢＵＦ−ＡＤＤＲ、及び第１制御信号ＦＢＵＦ−ＣＴＲＬを第１バッファ１４に出力する。
【００３１】
第２入力選択回路１６２は、第２選択信号ＳＥＬ２に応答してフラッシュインタフェース１２から入力される読出しデータＦＤＡＴＡ−ＯＵＴ、第１アドレスＦＢＵＦ−ＡＤＤＲ、及び第１制御信号ＦＢＵＦ−ＣＴＲＬを第２バッファ１５に出力するか、またはホストインタフェース１３から入力される入力データＨＤＡＴＡ−ＯＵＴ、第２アドレスＨＢＵＦ−ＡＤＤＲ、及び第２制御信号ＨＢＵＦ−ＣＴＲＬを第２バッファ１５に出力する。
【００３２】
ホストとフラッシュメモリブロック１１とが同時に第２バッファ１５を占有しようとする際には、第２入力選択回路１６２は優先順位が低いものから入力されるデータ、アドレス、及び制御信号をブロックする。換言すれば、ホストとフラッシュメモリブロック１１とが同時に第２バッファ１５を占有しようとする際に、フラッシュメモリブロック１１がホストに比べて優先順位が低い時には、第２選択信号ＳＥＬ２が第１論理状態、例えば論理“ハイ”となる。従って、第２入力選択回路１６２はフラッシュインタフェース１２から入力される読出しデータＦＤＡＴＡ−ＯＵＴ、第１アドレスＦＢＵＦ−ＡＤＤＲ、及び第１制御信号ＦＢＵＦ−ＣＴＲＬをブロックし、ホストインタフェース１３から入力される入力データＨＤＡＴＡ−ＯＵＴ、第２アドレスＨＢＵＦ−ＡＤＤＲ、及び第２制御信号ＨＢＵＦ−ＣＴＲＬを第２バッファ１５に出力する。
【００３３】
ホストがフラッシュメモリブロック１１に比べて優先順位が低い時には、第２選択信号ＳＥＬ２が第２論理状態、例えば論理“ロー”となり、第２入力選択回路１６２はホストインタフェース１３から入力される入力データＨＤＡＴＡ−ＯＵＴ、第２アドレスＨＢＵＦ−ＡＤＤＲ、及び第２制御信号ＨＢＵＦ−ＣＴＲＬをブロックし、フラッシュインタフェース１２から入力される読出しデータＦＤＡＴＡ−ＯＵＴ、第１アドレスＦＢＵＦ−ＡＤＤＲ、及び第１制御信号ＦＢＵＦ−ＣＴＲＬを第２バッファ１５に出力する。
【００３４】
第２制御回路１７は、第１出力選択回路１７１及び第２出力選択回路１７２を備える。第１出力選択回路１７１は、第３選択信号ＳＥＬ３に応答して第１バッファ１４から出力されるデータＤＡＴＡ１−ＯＵＴまたは第２バッファ１５から出力されるデータＤＡＴＡ２−ＯＵＴを受け取り、ホストインタフェース１３を介してホストに出力する。
【００３５】
第３選択信号ＳＥＬ３が第１論理状態、例えば論理“ハイ”となる時は、第１出力選択回路１７１は第１バッファ１４から出力されるデータＤＡＴＡ１−ＯＵＴをブロックし、第２バッファ１５から出力されるデータＤＡＴＡ２−ＯＵＴを受け取ってホストインタフェース１３を介してホストに出力する。第３選択信号ＳＥＬ３が第２論理状態、例えば論理“ロー”となる時は、第１出力選択回路１７１は第２バッファ１５から出力されるデータＤＡＴＡ２−ＯＵＴをブロックし、第１バッファ１４から出力されるデータＤＡＴＡ１−ＯＵＴを受け取ってホストインタフェース１３を介してホストに出力する。
【００３６】
第２出力選択回路１７２は、第４選択信号ＳＥＬ４に応答して第１バッファ１４から出力されるデータＤＡＴＡ１−ＯＵＴまたは第２バッファ１５から出力されるデータＤＡＴＡ２−ＯＵＴを受け取り、フラッシュインタフェース１２を介してフラッシュメモリブロック１１に出力する。
【００３７】
第４選択信号ＳＥＬ４が第１論理状態、例えば論理“ハイ”となる時は、第２出力選択回路１７２は第１バッファ１４から出力されるデータＤＡＴＡ１−ＯＵＴをブロックし、第２バッファ１５から出力されるデータＤＡＴＡ２−ＯＵＴを受け取ってフラッシュインタフェース１２を介してフラッシュメモリブロック１１に出力する。第４選択信号ＳＥＬ４が第２論理状態、例えば論理“ロー”となる時は、第２出力選択回路１７２は第２バッファ１５から出力されるデータＤＡＴＡ２−ＯＵＴをブロックし、第１バッファ１４から出力されるデータＤＡＴＡ１−ＯＵＴを受け取ってフラッシュインタフェース１２を介してフラッシュメモリブロック１１に出力する。
【００３８】
第１ないし第４選択信号ＳＥＬ１〜ＳＥＬ４はフラッシュインタフェース１２内の所定回路で生成される。第１乃至第４選択信号ＳＥＬ１〜ＳＥＬ４はホストの命令によって生成されるか、またはホストから入力される制御信号ＨＢＵＦ−ＣＴＲＬの組合によって生成される。
【００３９】
図２は図１に図示されたメモリシステムのデュアルバッファリングの一例を示す図であり、図３は図２に示したデュアルバッファリングの一例についてのタイミング図である。
図２に示した一例では、外部のホストから供給されたデータをフラッシュメモリブロック１１に書込むために、フラッシュインタフェース１２が第１バッファ１４及び第２バッファ１５のうちのいずれか一方、例えば第２バッファ１５を占有する間に、ホストインタフェース１３が読出し動作を行うために他方のバッファ、例えば第１バッファ１４を占有してアクセスする。
【００４０】
換言すれば、図３のタイミング図に示したように第１バッファ１４及び第２バッファ１５のうちのいずれか一方、例えば第２バッファ１５に保存されたデータが第２制御回路１７を介してフラッシュインタフェース１２にロードされてフラッシュメモリブロック１１でプログラムされる間（動作Ｂ）に、これと並列的に第１バッファ及び第２バッファのうちの他方、例えば第１バッファ１４に保存されたデータが読出されて第２制御回路１７を介してホストインタフェース１３に出力される（動作Ｃ）。
【００４１】
動作Ｂ段階の前には、ホストから供給されるデータがホストインタフェース１３及び第１制御回路１６を介して第２バッファ１５にロードされ（動作Ａ）、動作Ｃ段階の前にフラッシュメモリブロック１１から読出されるデータがフラッシュインタフェース１２及び第１制御回路１６を介して第１バッファ１４にロードされる。
【００４２】
一方、本発明によるメモリシステムではデュアルバッファリングが単方向のみに限定されるものではないので動作Ｃの代りに動作Ｃ´、すなわちホストから供給されるデータがホストインタフェース１３及び第１制御回路１６を介して第１バッファ１４にロードされる動作も処理することができる。
【００４３】
図３のタイミング図で、ｔＡは動作Ａが処理される時間区間を示し、ｔＢは動作Ｂが処理される時間区間を示す。ｔＣは動作Ｃが処理される時間区間を示し、ｔＣ′は動作Ｃ′が処理される時間区間を示す。ＩＮＴはフラッシュインタフェース１２によって発生し、フラッシュメモリブロック１１が第１バッファ１４または第２バッファ１５と相互動作しているか否かを示すフラグ信号である。
【００４４】
フラッシュメモリブロック１１が第１バッファ１４または第２バッファ１５と相互動作していれば、すなわちフラッシュメモリブロック１１がアクセスされていればフラッグ信号ＩＮＴは論理“ロー”となる。フラッシュメモリブロック１１が第１バッファ１４または第２バッファ１５と相互動作していなければ、すなわちフラッシュメモリブロック１１がアクセスされていなければフラッグ信号ＩＮＴは論理“ハイ”となる。従って、フラッグ信号ＩＮＴが論理“ハイ”である区間の間、フラッシュメモリブロック１１が占有したバッファがホストやフラッシュメモリブロック１１によって再び占有されうる。
【００４５】
図４は図１に示したメモリシステムのデュアルバッファリングの他の一例を示す図であり、図５は図４に示したデュアルバッファリングの他の一例についてのタイミング図である。
図４に示した他の一例では、フラッシュメモリブロック１１からデータを読出すためにフラッシュインタフェース１２が第１バッファ１４及び第２バッファ１５のうちのいずれか一方、例えば第１バッファ１４を占有する間にホストインタフェース１３が他方のバッファ、例えば第２バッファ１５にデータをロードするか、または第２バッファ１５からデータを読出すために第２バッファ１５を占有してアクセスする。
【００４６】
換言すれば、図５のタイミング図に示したようにフラッシュメモリブロック１１に保存されたデータが読出され、第１制御回路１６を介して第１バッファ１４及び第２バッファ１５のうちのいずれか一方、例えば第１バッファ１４にロードされる間（動作Ｄ）、これと並列的にホストから供給されるデータが第１制御回路１６を介して第１バッファ及び第２バッファのうちの他方、例えば第２バッファ１５にロードされる（動作Ｅ）。
【００４７】
動作Ｄ段階及び動作Ｅ段階の後には、第１バッファ１４に保存されたデータが読出されて第２制御回路１７及びホストインタフェース１３を介してホストに出力され（動作Ｆ）、これと並列的に第２バッファ１５に保存されたデータが第２制御回路１７を介してフラッシュインタフェース１２にロードされ、フラッシュメモリブロック１１でプログラムされうる（動作Ｆ′）。
【００４８】
一方、本発明によるメモリシステムではデュアルバッファリングが単方向のみに限定されるものではないので、前記動作Ｅの代りに動作Ｅ´、すなわち第２バッファ１５に保存されたデータが読出されて第２制御回路１７を介してホストインタフェース１３に出力される動作も処理することができる。
【００４９】
図５のタイミング図で、ｔＤは動作Ｄが処理される時間区間を示し、ｔＥは動作Ｅが処理される時間区間を示す。ｔＥ′は動作Ｅ′が処理される時間区間を示し、ｔＦは動作Ｆが処理される時間区間を示す。
【００５０】
図６は本発明の第２実施例によるデュアルバッファリングメモリシステムを示すブロック図である。
図６を参照すれば、第２実施例によるデュアルバッファリングメモリシステムは第１フラッシュメモリブロック６１Ａ、第２フラッシュメモリブロック６１Ｂ、ホストインタフェース１３、第１バッファ１４、第２バッファ１５、第１制御回路６６、及び第２制御回路６７を備える。ここで、フラッシュインタフェースは便宜上図示していない。
【００５１】
第１制御回路６６は、第１フラッシュメモリブロック６１ＡからデータＦＤＡＴＡ−ＯＵＴ１、アドレスＦＢＵＦ−ＡＤＤＲ１、及び制御信号ＦＢＵＦ−ＣＴＲＬ１を受け取るか、または第２フラッシュメモリブロック６１ＢからデータＦＤＡＴＡ−ＯＵＴ２、アドレスＦＢＵＦ−ＡＤＤＲ２、及び制御信号ＦＢＵＦ−ＣＴＲＬ２を受け取る。第２制御回路６７は、第１バッファ１４から出力されるデータＤＡＴＡ１−ＯＵＴまたは第２バッファ１５から出力されるデータＤＡＴＡ２−ＯＵＴを受け取って書込みデータＦＤＡＴＡ−ＩＮ１として第１フラッシュメモリブロック６１Ａに出力するか、または書込みデータＦＤＡＴＡ−ＩＮ２として第２フラッシュメモリブロック６１Ｂに出力する。
【００５２】
このように、前記第２実施例によるデュアルバッファリングメモリシステムは、２つのフラッシュメモリブロック６１Ａ及び６１Ｂを備えて第１制御回路６６及び第２制御回路６７の構成及び動作が図１に示した第１実施例のものとは若干異なるという点以外には、第１実施例によるデュアルバッファリングメモリシステムと同一である。従って、ここで第２実施例についての詳細な動作説明は省略する。
【００５３】
図７は本発明の第３実施例によるデュアルバッファリングメモリシステムを示すブロック図である。
図７を参照すれば、本発明の第３実施例によるデュアルバッファリングメモリシステムは、複数のフラッシュメモリブロック７１１〜７１ｎ、フラッシュインタフェース７２、ホストインタフェース７３、複数のバッファ７４１〜７４ｎ、第１制御回路７６、及び第２制御回路７７を備える。ここで、ｎは自然数を示す。
【００５４】
第３実施例によるデュアルバッファリングメモリシステムは、複数のフラッシュメモリブロック７１１〜７１ｎ及び複数のバッファ７４１〜７４ｎを備えて第１制御回路７６及び第２制御回路７７の構成及び動作が図１に示した第１実施例のものと若干異なるという点以外には、第１実施例によるデュアルバッファリングメモリシステムと同一である。すなわち、第１実施例及び第２実施例と同様に、フラッシュインタフェース７２が複数のバッファ７４１〜７４ｎのうちいずれか１つを占有する間に、複数のバッファ７４１〜７４ｎのうちの他のいずれか１つはホストインタフェース７３によって占有されうる。
【００５５】
一方、第３実施例によるメモリシステムは、複数のフラッシュメモリブロック７１１〜７１ｎ及び複数のバッファ７４１〜７４ｎを備えるのでマルチバッファリング動作を行える。例えば、第１フラッシュメモリブロック７１１がフラッシュインタフェース７２からアドレスＦＡＤＤＲｎ、プログラム命令ＦＣＯＭｎ、及びデータＦＤＡＴＡｎ−ＩＮを受け取った後、データＦＤＡＴＡｎ−ＩＮが第１フラッシュメモリブロック７１１のメモリセルにプログラムされる間、第２フラッシュメモリブロック７１２はフラッシュインタフェース７２からさらに他の命令を受け取ってプログラム動作または消去動作を行うことができる。
【００５６】
同様に、第１フラッシュメモリブロック７１１がフラッシュインタフェース７２からアドレスＦＡＤＤＲｎ及び消去命令ＦＣＯＭｎを受け取った後、第１フラッシュメモリブロック７１１のメモリセルが消去される間、第２フラッシュメモリブロック７１２はフラッシュインタフェース７２からさらに他の命令を受け取ってプログラム動作または消去動作を行うことができる。
【００５７】
図８は、図７に示したメモリシステムで第１フラッシュメモリブロック７１１がプログラム動作を行う間に、第２フラッシュメモリブロック７１２がプログラム動作を行う場合を示すタイミング図である。
【００５８】
ここで信号Ｓ８１の区間ｔＢ１は、第１フラッシュメモリブロック７１１の総プログラム動作期間を示す。信号Ｓ８２の区間ｔＢ１１は、フラッシュインタフェース７２から第１フラッシュメモリブロック７１１にアドレスＦＡＤＤＲｎ、プログラム命令ＦＣＯＭｎ、及びデータＦＤＡＴＡｎ−ＩＮが伝送される期間を示す。信号Ｓ８３の区間ｔＢ１２は、伝送されたデータが第１フラッシュメモリブロック７１１のメモリセルに実際にプログラムされる期間を示す。信号ＦＩＮＴ１は、第１フラッシュメモリブロック７１１の総プログラム動作期間ｔＢ１の間に、論理“ロー”に活性化されるフラグ信号を示す。
【００５９】
信号Ｓ８４の区間ｔＢ２は、第２フラッシュメモリブロック７１２の総プログラム動作期間を示す。信号Ｓ８５の区間ｔＢ２１は、フラッシュインタフェース７２から第２フラッシュメモリブロック７１２にアドレスＦＡＤＤＲｎ、プログラム命令ＦＣＯＭｎ、及びデータＦＤＡＴＡｎ−ＩＮが伝送される期間を示す。信号Ｓ８６の区間ｔＢ２２は、伝送されたデータが第２フラッシュメモリブロック７１２のメモリセルに実際にプログラムされる期間を示す。信号ＦＩＮＴ２は、第２フラッシュメモリブロック７１２の総プログラム動作期間ｔＢ２の間に、論理“ロー”に活性化されるフラグ信号を示す。
【００６０】
図９は、図７に示したメモリシステムで第１フラッシュメモリブロック７１１が消去動作を行う間に、第２フラッシュメモリブロック７１２がプログラム動作を行う場合を示すタイミング図である。
【００６１】
ここで信号Ｓ９１の区間ｔＥＲＳは、第１フラッシュメモリブロック７１１の総消去動作期間を示す。信号Ｓ９２の区間ｔＥＲＳ１１は、フラッシュインタフェース７２から第１フラッシュメモリブロック７１１にアドレスＦＡＤＤＲｎ及び消去命令ＦＣＯＭｎが伝送される期間を示す。信号Ｓ９３の区間ｔＥＲＳ１２は、第１フラッシュメモリブロック７１１のメモリセルに実際に消去される期間を示す。フラッグ信号ＦＩＮＴ１は、第１フラッシュメモリブロック７１１の総消去動作期間ｔＥＲＳの間に、論理“ロー”に活性化される。
【００６２】
信号Ｓ９４の区間ｔＢ２は、第２フラッシュメモリブロック７１２の総プログラム動作期間を示す。信号Ｓ９５の区間ｔＢ２１は、フラッシュインタフェース７２から第２フラッシュメモリブロック７１２にアドレスＦＡＤＤＲｎ、プログラム命令ＦＣＯＭｎ、及びデータＦＤＡＴＡｎ−ＩＮが伝送される期間を示す。信号Ｓ９６の区間ｔＢ２２は、伝送されたデータが第２フラッシュメモリブロック７１２のメモリセルに実際にプログラムされる期間を示す。フラッグ信号ＦＩＮＴ２は、第２フラッシュメモリブロック７１２の総プログラム動作期間ｔＢ２の間に、論理“ロー”に活性化される。
【００６３】
図１０は、図７に示したメモリシステムのデュアルバッファリングの一例を示す図であり、図１１は図１０に示したデュアルバッファリングの一例についてのタイミング図である。ここでフラッシュインタフェースは便宜上図示しない。
【００６４】
図１１のタイミング図を参照して第３実施例によるメモリシステムのデュアルバッファリング動作の一例を説明する。まずホストから印加されるデータがホストインタフェース７３及び第１制御回路７６を介して第（ｎ−１）バッファ（図示せず）にロードされ（動作Ｇ）、次にこの第（ｎ−１）バッファに保存されたデータが第２制御回路７７を介して第１フラッシュメモリブロック７１１にロードされ、プログラムされる（動作Ｈ）。
【００６５】
このプログラム実行中にホストまたは動作中にない所定のフラッシュメモリブロックが第（ｎ−１）バッファ以外のバッファを占有しうる。従って動作Ｈが行われる間に、ホストから供給されるデータがホストインタフェース７３及び第１制御回路７６を介して第１バッファ７４１にロードされ（動作Ｉ）、また再びホストから印加される他のデータがホストインタフェース７３及び第１制御回路７６を介して第２バッファ７４２にロードされうる（動作Ｊ）。
【００６６】
このように順次、全てのバッファにデータがロードされればフラッグ信号ＩＮＴは論理“ハイ”となり、従ってフラッシュメモリブロックが再びアクセスされうる。すなわち第１バッファ７４１に保存されたデータが読出され、第２制御回路７７を介してホストインタフェース７３に出力され（動作Ｋ）、これと並列的に第１フラッシュメモリブロック７１１から読出されるデータが第１制御回路７６を介して第ｎバッファ７４ｎにロードされる（動作Ｌ）。次に、第２バッファ７４２に保存されたデータが第２制御回路７７を介して第ｎフラッシュメモリブロック７１ｎにロードされてプログラムされる（動作Ｍ）。図８のタイミング図でｔＰＧＭはプログラム時間を示し、ｔＲＤは読出し時間を示す。
【００６７】
以上図面と明細書で最適実施例を開示した。ここで特定の用語が使われたが、これは単に本発明を説明するための目的で使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。従って、当業者であればこれより多様な変形及び均等な他の実施例が可能であるという点は理解できるであろう。よって、本発明の真の技術的な保護範囲は特許請求の範囲の技術的思想によって決められなければならない。
【産業上の利用可能性】
【００６８】
本発明によるフラッシュメモリシステムはモバイルシステムのような高速応用システムに利用しうる。
【図面の簡単な説明】
【００６９】
【図１】本発明の第１実施例によるデュアルバッファリングメモリシステムを示すブロック図である。
【図２】図１に示したメモリシステムのデュアルバッファリングの一例を示す図である。
【図３】図２に示したデュアルバッファリングの一例についてのタイミング図である。
【図４】図１に示したメモリシステムのデュアルバッファリングの他の一例を示す図である。
【図５】図４に示したデュアルバッファリングの他の一例についてのタイミング図である。
【図６】本発明の第２実施例によるデュアルバッファリングメモリシステムを示すブロック図である。
【図７】本発明の第３実施例によるデュアルバッファリングメモリシステムを示すブロック図である。
【図８】図７に示したメモリシステムにて第１フラッシュメモリブロックがプログラム動作を行う間に、第２フラッシュメモリブロックがプログラム動作を行う場合を示すタイミング図である。
【図９】図７に示したメモリシステムにて第１フラッシュメモリブロックが消去動作を行う間に、第２フラッシュメモリブロックがプログラム動作を行う場合を示すタイミング図である。
【図１０】図７に示したメモリシステムのデュアルバッファリングの一例を示す図である。
【図１１】図１０に示したデュアルバッファリングの一例についてのタイミング図である。
【符号の説明】
【００７０】
１１    フラッシュメモリブロック
１２    フラッシュインタフェース
１３    ホストインタフェース
１４    第１バッファ
１５    第２バッファ
１６    第１制御回路
１６１    第１入力選択回路
１６２    第２入力選択回路
１７    第２制御回路
１７１    第１出力選択回路
１７２    第２出力選択回路
ＤＡＴＡ１−ＯＵＴ    第１バッファから出力されるデータ
ＤＡＴＡ２−ＯＵＴ    第２バッファから出力されるデータ
ＦＢＵＦ−ＡＤＤＲ    第１アドレス
ＦＢＵＦ−ＣＴＲＬ    第１制御信号
ＦＤＡＴＡ−ＯＵＴ    フラッシュインタフェースから入力される読出しデータ
ＨＢＵＦ−ＡＤＤＲ    第２アドレス
ＨＢＵＦ−ＣＴＲＬ    ホストから入力される制御信号
ＨＢＵＦ−ＣＴＲＬ    第２制御信号
ＨＤＡＴＡ−ＯＵＴ    ホストインタフェースから入力される入力データ
ＩＮＴ    フラグ信号
ＳＥＬ１    第１選択信号
ＳＥＬ２    第２選択信号
ＳＥＬ３    第３選択信号
ＳＥＬ４    第４選択信号
【図１】
2005092882.tif 000003
【図２】
2005092882.tif 000004
【図３】
2005092882.tif 000005
【図４】
2005092882.tif 000006
【図５】
2005092882.tif 000007
【図６】
2005092882.tif 000008
【図７】
2005092882.tif 000009
【図８】
2005092882.tif 000010
【図９】
2005092882.tif 000011
【図１０】
2005092882.tif 000012
【図１１】
2005092882.tif 000013