(57)【要約】【課題】  本発明の目的は、配線遅延の低減させながらＴＦＴのゲート絶縁膜容量を維持し、かつ、点欠数を減少させるアレイ基板およびその製造方法を提供することにある。【解決手段】  アレイ基板１０は、絶縁基板１２と、絶縁基板１２上に並列に形成された複数のゲート線１４と、絶縁基板１２上において、ゲート線１４を覆うように形成されたゲート絶縁膜１８と、ゲート線１４と立体交叉するようにして形成されたソース線３８と、ソース線３８の下方に形成された追加絶縁膜２４と、を含む。【選択図】    図１
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【特許請求の範囲】
【請求項１】
絶縁基板と、
前記絶縁基板上に並列に形成された複数のゲート線と、
前記絶縁基板上において、前記ゲート線を覆って形成され、２層構造であるゲート絶縁膜と、
前記ゲート絶縁膜上において、前記ゲート線と立体交叉するようにして形成されたソース線と、
前記ソース線の下方で、かつ、前記ゲート絶縁膜の２層の間の一部または全てに形成された追加絶縁膜と、
を含むアレイ基板。
【請求項２】
前記追加絶縁膜が、ゲート線とソース線との交叉部に形成されている請求項１に記載のアレイ基板。
【請求項３】
前記絶縁基板上において、ゲート線同士の間に形成された補助容量線を含み、前記追加絶縁膜が、補助容量線とソース線との交叉部に形成されている請求項１または２に記載のアレイ基板。
【請求項４】
前記ゲート絶縁膜に対する追加絶縁膜のエッチング選択比が３以上５０以下である請求項１乃至３に記載のアレイ基板。
【請求項５】
絶縁基板を準備するステップと、
前記絶縁基板上に並列に複数のゲート線を形成するステップと、
前記絶縁基板上において、前記ゲート線を覆うようにして２層構造のゲート絶縁膜を形成するステップと、
前記ゲート絶縁膜上において、前記ゲート線と立体交叉するようにしてソース線を形成するステップと、
を含むアレイ基板の形成方法であって、
前記ソース線の下方で、かつ、前記ゲート絶縁膜の２層の間の一部または全てに追加絶縁膜を形成するステップを含む製造方法。
【請求項６】
前記追加絶縁膜を形成するステップが、ゲート線とソース線との交叉部にのみ追加絶縁膜を形成するステップを含む請求項５に記載の製造方法。
【請求項７】
前記絶縁基板上において、ゲート線同士の間に補助容量線を形成するステップを含み、前記追加絶縁膜を形成するステップが、補助容量線とソース線との交叉部にのみ追加絶縁膜を形成するステップを含む請求項５または６に記載の製造方法。
【請求項８】
２層になった前記ゲート絶縁膜の下層を形成した後、該下層の表面を洗浄するステップを含む請求項５乃至７に記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶ディスプレイなどに使用されるアレイ基板およびその製造方法に関するものである。
【背景技術】
【０００２】
液晶ディスプレイは、アレイ基板とカラーフィルター基板とが一定間隔で対向している。両基板の間には液晶が封止されている。液晶ディスプレイは、アレイ基板による液晶の角度制御によって表示をおこなうことができる。
【０００３】
図４に示す周知のアレイ基板５０は、ガラス基板１２上にＴＦＴ（Thin Film Transistor）のゲート線１４と補助容量（Ｃｓ）線１６が形成されている。これらの線１４，１６を覆うように、ガラス基板１２上に絶縁膜１９が積層されている。さらに、周知の方法で積層とパターニングを繰り返しながらＴＦＴ、補助容量、ソース線３８などを形成する。
【０００４】
ゲート線１４と補助容量線１６は並列に一定間隔で形成されている。ゲート線１４および補助容量線１６は絶縁物１９などを介してソース線３８と交叉している。以下、ゲート線１４および補助容量線１６とソース線３８との交叉部を「Ｘ部」と記載する。
【０００５】
液晶ディスプレイの大型化および高精細化が進んでおり、配線の細線化、長距離化、配線間の狭ピッチ化が進んでいる。このことによって、点欠数増大に伴う歩留まりの低下やゲート線１４の配線遅延の問題が顕在化している。現在のプロセスでさらなる大画面・高精細パネルを製造しようとすると、配線１４の厚膜化や配線幅を広くするといったことが必要になってくる。
【０００６】
配線遅延とは、図５に示すように、配線抵抗や配線同士のキャパシターの影響により、配線に入力されたパルスのエッジが、配線１４中を進行するにつれて徐々にまるくなることである。なお、図５は、アレイ基板５０の左側からパルスが入力されて右方向に進んでいる様子である。
【０００７】
上記の点欠数増大や配線遅延の問題を低減するために、種々の方法が考えられる。上述したように配線１４の厚膜化や配線幅を広くすることが考えられる。しかし、厚膜化は、配線１４の上に成膜される絶縁膜のカバーレージ悪化を引き起こし、さらなる点欠数増大を招くおそれがある。配線幅を広くすると液晶ディスプレイの開口率が低下してしまい、高精細パネルに対応できなくなる。
【０００８】
また、絶縁膜１９を厚くすることが考えられる。絶縁膜１９を厚くすることによって、Ｘ部の容量を低下させることができる。しかし、アレイ基板５０のＴＦＴや補助容量などは同一の材料を積層し、パターニングして形成する。Ｘ部の絶縁膜１９を厚くすると、同時にＴＦＴや補助容量の絶縁膜１９も厚くなり、ＴＦＴの特性悪化や補助容量の容量低減が発生する。したがって、Ｘ部の容量を下げながらＴＦＴの特性などを維持することは困難である。
【０００９】
さらに、高精細の液晶ディスプレイを製造するために絶縁膜１９を薄くすると、配線遅延だけでなく、層間ショートも発生する。層間ショートにより、上下の層間で電気の流れが発生すると、所望の表示をおこなうことができなくなる。
【００１０】
層間ショートの削減のために、絶縁膜１９を２層にしたり、その上層を積層する前に洗浄したりすることがおこなわれている。洗浄をおこなうことによって、微細なゴミなどが除去されると考えられ、層間ショートが削減される。
【００１１】
しかし、絶縁膜１９を２層にしたとしても、ＴＦＴの特性維持などのために、絶縁膜１９を薄くすると、Ｘ部での容量が増大し、配線遅延の問題が発生する。絶縁膜１９を厚くすると、配線遅延の問題は解消されるが、配線１４，１６の被覆の問題やＴＦＴの特性悪化などの問題が発生する。
【００１２】
図６に示すようにＸ部のゲート線１４上に絶縁膜５２を追加することが考えられる（特許文献１参照）。Ｘ部の厚みが厚くなったことによって、Ｘ部の容量が低くなり、配線遅延の問題が解決する。
【００１３】
しかし、追加する絶縁膜５２を形成するときに、エッチングなどによってゲート線１４などにダメージを与えるおそれがある。したがって、配線遅延の問題が解決しても新たな問題が発生し、液晶ディスプレイの性能低下につながる。
【００１４】
特許文献２において、ゲート絶縁膜を薄くし、複雑な界面をなくして動作特性のおよび安定性を向上させることを目的とした薄膜トランジスタアレイが開示されている。その目的を達成するために、ゲート線上のゲート絶縁膜を１層とし、他の部分を２層構造としている。
【００１５】
しかし、特許文献２の構成であれば、補助容量のゲート絶縁膜の厚みがＸ部のゲート絶縁膜の厚みと同じになる。Ｘ部の容量を低くするために、２層にしたゲート絶縁膜の厚みが厚いと、補助容量の容量が低下するおそれがある。また、補助容量を維持するために２層にしたゲート絶縁膜の厚みを薄くすると、Ｘ部での容量が高くなり、配線遅延の問題が発生する。
【００１６】
【特許文献１】特開２００２−１１１００８号公報
【特許文献２】特開平０６−１１２４８５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
本発明の目的は、配線遅延の低減させながらＴＦＴのゲート絶縁膜容量を維持し、かつ、点欠数を減少させるアレイ基板およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１８】
本発明に係るアレイ基板の要旨は、絶縁基板と、前記絶縁基板上に並列に形成された複数のゲート線と、前記絶縁基板上において、前記ゲート線を覆うように形成され、２層構造であるゲート絶縁膜と、前記ゲート絶縁膜上において、前記ゲート線と立体交叉するようにして形成されたソース線と、前記ソース線の下方で、かつ、前記ゲート絶縁膜の２層の間の一部または全てに形成された追加絶縁膜と、を含む。
【００１９】
前記追加絶縁膜は、ゲート線とソース線との交叉部に形成されている。
【００２０】
前記絶縁基板上において、ゲート線同士の間に形成された補助容量線を含み、前記追加絶縁膜は、補助容量線とソース線との交叉部に形成されている。
【００２１】
前記ゲート絶縁膜に対する追加絶縁膜のエッチング選択比は３以上５０以下である。
【００２２】
本発明に係るアレイ基板の製造方法の要旨は、絶縁基板を準備するステップと、前記絶縁基板上に並列に複数のゲート線を形成するステップと、前記絶縁基板上において、前記ゲート線を覆うようにして２層構造のゲート絶縁膜を形成するステップと、前記ゲート絶縁膜上において、前記ゲート線と立体交叉するようにしてソース線を形成するステップと、を含むアレイ基板の形成方法であって、前記ソース線の下方で、かつ、前記ゲート絶縁膜の２層の間の一部または全てに追加絶縁膜を形成するステップを含む。
【００２３】
前記追加絶縁膜を形成するステップは、ゲート線とソース線との交叉部にのみ追加絶縁膜を形成するステップを含む。
【００２４】
前記絶縁基板上において、ゲート線同士の間に補助容量線を形成するステップを含み、前記追加絶縁膜を形成するステップは、補助容量線とソース線との交叉部にのみ追加絶縁膜を形成するステップを含む。
【００２５】
２層になった前記ゲート絶縁膜の下層を形成した後、該下層の表面を洗浄するステップを含む。
【発明の効果】
【００２６】
本発明は、ソース線の下方にのみ新たなゲート絶縁膜（追加絶縁膜）を形成することによって、ＴＦＴの動作特性や補助容量の容量を維持したままソース線によって生じる配線間の容量を低減でき、配線遅延の問題も解決できる。さらに、追加絶縁膜によって配線間ショートの減少、および、配線遅延の緩和によるゲート線薄層化が可能となり、配線間ショートに伴う点欠数の減少が可能となる。このことより、本発明によって歩留まりを向上させることが可能となる。
【発明を実施するための最良の形態】
【００２７】
本発明の実施形態について図面を用いて説明する。本発明のアレイ基板は液晶ディスプレイや有機ＥＬディスプレイなどに使用されるものである。以下の説明においては液晶ディスプレイのアレイ基板として説明する。なお、説明に使用するのは、ゲート線とは別に補助容量線が形成された独立Ｃｓ構造のアレイ基板である。
【００２８】
図１に示すように、アレイ基板１０は、絶縁基板１２と、絶縁基板１２上に並列に形成された複数のゲート線１４と、ゲート線１４同士の間にゲート線１４と平行して形成された補助容量線１６と、絶縁基板１２上において、ゲート線１４および補助容量線１６を覆うように形成されたゲート絶縁膜１８と、ゲート線１４および補助容量線１６と立体交叉するようにして形成されたソース線３８と、ソース線３８の下方のみに形成された追加絶縁膜２４と、を含む。
【００２９】
本発明のアレイ基板１０は液晶ディスプレイに使用するものであるため、絶縁基板１２はガラスなどの基板である。
【００３０】
ゲート線１４および補助容量線１６は、Ｍｏ、Ａｌ、Ｃｒ、Ｔａ、Ｔｉ、Ｗ、Ａｇ、Ｃｕ、およびこれらの合金などで形成する。各線１４，１６の厚みは例えば約３００ｎｍである。
【００３１】
ゲート絶縁膜１８は２層２０，２２である。追加絶縁膜２４はこの２層２０，２２の間に形成されている。ゲート絶縁膜１８の下層２０と追加絶縁膜２４との材料の組み合わせの例を表１に示す。この組み合わせは各膜２０，２４のエッチング速度を考慮したものであり、エッチング方法も表１に示す。本発明においては、追加絶縁膜２４は、ゲート絶縁膜の下層２０に対するエッチング選択比が３以上、好ましくは３以上５０以下とする。なお、表１の最下段は両方ＳｉＮｘとなっているが、成膜条件によってエッチング速度を変える。追加絶縁膜２４を形成するとき、ゲート絶縁膜の下層２０によってゲート線１４および補助容量線１６が保護される。
【００３２】
【表１】
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【００３３】
表１に示す追加絶縁膜２４は、比誘電率が８以下である。追加絶縁膜２４の厚みは約５００ｎｍであり、窒化膜を使用すると比誘電率は約７であり、酸化膜を使用すると比誘電率は約４である。ソース線３８の下方に容量の小さな膜が形成されることとなる。
【００３４】
ゲート絶縁膜の上層２２はＳｉＮｘなどを使用する。ゲート絶縁膜の上層２２および下層２０をあわせた厚みは約３００ｎｍである。追加絶縁膜２４がなく、厚みも薄いため、容量が高くなる。
【００３５】
アレイ基板１０は、その他にＴＦＴを形成するためのａ−Ｓｉの層２６、ｎ＋の半導体層３０、エッチングストッパー２８、ＩＴＯ４４などが形成されている。ｎ＋の半導体層３０は不純物を高濃度にドーピングしたものである。また、ソース線３８と同じ材料でＴＦＴのソース電極３２およびドレイン電極３４や補助容量の電極４４が形成されている。さらに、アレイ基板１０に樹脂膜（ポリマー）４２が形成される。
【００３６】
以上のように追加絶縁膜２４は、ゲート線１４および補助容量線１６とソース線３８との交叉部に形成されている。追加絶縁膜２４を交叉部に形成することによって、交叉部に発生する容量を下げることができる。また、交叉部にのみ形成することによって、ＴＦＴの特性および補助容量の容量を悪化させることはない。また、追加絶縁膜２４とゲート絶縁膜の下層２０のエッチング選択比を上述のように選択することによって、図１に示すパターニングが可能となる。追加絶縁膜２４を設けることによって、配線間ショートの低減、および配線遅延の緩和によるゲート線１４の薄層化が可能となり、配線間ショートに伴う点欠数の減少が見込める。
【００３７】
次に、本発明のアレイ基板１０の製造方法について説明する。以下の説明は、ＩＰＳ（In Plane Switching）の液晶ディスプレイを例に説明する。（１）ガラスなどの透明の絶縁基板１２を洗浄などし、準備する。
【００３８】
（２）図２（ａ）に示すように、絶縁基板１２上に並列に複数のゲート線１４を形成する。また、同時にゲート線１４同士の間にゲート線１４と平行して補助容量線１６を形成する。各線１４，１６の形成方法は、絶縁基板１２上にスパッタによってＭｏなどを積層した後、周知のパターニング方法で形成する。配線１４，１６上に形成されるゲート絶縁膜１８などが積層しやすいように、配線１４，１６の断面が台形になるように形成する。
【００３９】
（３）絶縁基板１２上において、ゲート線１４および補助容量線１６を覆うようにしてゲート絶縁膜の下層２０を形成する。
【００４０】
（４）図２（ｂ）に示すように、ソース線３８が形成されたときに、ゲート線１４および補助容量線１６とソース線３８が立体交叉する位置に追加絶縁膜２４を形成する。（３）および（４）における形成は、同時におこなう。詳述すると、表１に示す材料の組み合わせでゲート絶縁膜の下層２０および追加絶縁膜２４の材料を一面に積層する。積層後、周知のエッチングでパターニングすることにより、追加絶縁膜２４を形成する。このとき、上述したように、エッチング選択比を３以上にすることによって、図２（ｂ）の追加絶縁膜２４の形成が可能となる。
【００４１】
（５）ゲート絶縁膜の上層２２、ＴＦＴのチャネルとなるａ−Ｓｉ層２５、エッチングストッパー２８となるＳｉＮｘで形成される絶縁膜を連続して成膜する。成膜はＣＶＤなどでおこなう。ａ−Ｓｉ層２５は２層であってもよい。
【００４２】
（６）図２（ｃ）に示すように、周知のパターニング方法でエッチングストッパー２８を形成する。パターニングする際、ＴＦＴの部分だけではなく必要に応じてＸ部もエッチングストッパー２８を形成する。Ｘ部のエッチングストッパー２８は、配線１４，３８間に発生する容量を低くするためである。
【００４３】
また、ゲート絶縁膜の上層２２および下層２０の膜厚は、歩留まりの悪化を防ぐために変更可能である。このとき、表１に示す材料などの組み合わせおよび必要な誘電率によって、膜厚を決定する。
【００４４】
（７）ＴＦＴのｎ＋の領域となるｎ＋半導体層３０、ソース線３８となる導体をＣＶＤなどで積層する。積層された導体はソース線３８以外に、ソース電極３２、ドレイン電極３４、補助容量を構成する電極４０にもなる。ｎ＋半導体層３０はａ−ＳｉにＰ（リン）を高濃度にドープすることによって形成することができる。
【００４５】
（８）図２（ｄ）に示すように、周知のパターニング方法により上述したソース線３８、ＴＦＴのａ−Ｓｉ層２６、ＴＦＴのｎ＋の領域３０、ソース電極３２、ドレイン電極３４、補助容量の電極４０を形成する。このパターニングのときに、ゲート絶縁膜の上層２２までエッチングをおこなう。パターニングによって、ゲート線１４および補助容量線１６とソース線３８は立体交叉するように形成する。なお、ＴＦＴのａ−Ｓｉ層２６は、図２（ｃ）のように２層のａ−Ｓｉ層２６ａ，ｂであってもよいし、１層であってもよい。
【００４６】
（９）図２（ｅ）に示すように、さらに保護絶縁膜（パシベーション膜）３６を全体に積層し、ＴＦＴのドレイン電極３４や補助容量の電極４０の位置にスルーホール４６ａ，４８ａを形成する。
【００４７】
（１０）図３に示すように、樹脂膜（ポリマー）４２を全体に積層し、ＴＦＴのドレイン電極３４や補助容量の電極４０の位置にスルーホール４６ｂ，４８ｂを形成する。樹脂膜４２は感光性の絶縁体であり、マスクを利用した露光および現像によってスルーホール４６ｂ，４８ｂを形成することができる。または、レーザーによってスルーホール４６ｂ，４８ｂを形成することもできる。
【００４８】
（１１）樹脂膜４２の表面およびスルーホール４６ｂ，４８ｂを介して、補助容量の電極４０とＴＦＴのドレイン電極３４を接続する。接続はＩＴＯなどの透明導電膜４４でおこなう。ＩＴＯで接続をおこなうとき、同時に画素電極（図示せず）も形成する。さらに、配向膜を形成することによって、図１のアレイ基板１０が完成する。
【００４９】
本発明は、追加絶縁膜２４を形成することによって、ゲート線１４および補助容量線１６とソース線３８に発生する容量を低くすることができ、配線遅延がおこりにくくなる。ＴＦＴなどの箇所には追加絶縁膜２４を形成しないため、ＴＦＴの特性を悪化させたりすることもない。また、そのような利点を得るために、本発明は追加絶縁膜２４を形成するための上の（４）のステップによる１ＰＥＰ（Photo Engraving Process）増加しただけである。
【００５０】
追加絶縁膜２４をゲート線１４の上に直接形成していないため、追加絶縁膜２４を形成するときのエッチングによって、ゲート線１４や補助容量線１６にダメージを与えることはない。
【００５１】
（３）および（４）の工程後に洗浄をおこなってもよい。ゲート絶縁膜の下層２０および追加絶縁膜２４を洗浄することによって、極微細なゴミなどが除去されると考えられ、層間ショートを低減することができる。
【００５２】
上記の工程によって、図１に示すようにゲート線１４および補助容量線１６とソース線３８とが交叉するＸ部に追加絶縁膜２４を形成した。さらに、ゲート絶縁膜１８の２層間において、ソース線３８の下方すべてに追加絶縁膜２４を形成してもよい。
【００５３】
なお、上記の実施形態は独立Ｃｓ構造のアレイ基板について説明したが、他の構造であってもよい。例えば、ある画素のゲート線が隣接する画素の補助容量線として機能する周知のＣｓオンゲート構造のアレイ基板に本発明を適用してもよい。すなわち、上記の実施形態において補助容量線を削除した構成である。この場合、追加絶縁膜は、ゲート線とソース線との交叉部にのみ形成されることとなる。
【００５４】
以上、本発明の実施形態について説明したが、本発明は上記の実施形態に限定されるものではない。その他、本発明は、主旨を逸脱しない範囲で当業者の知識に基づき種々の改良、修正、変更を加えた態様で実施できるものである。
【図面の簡単な説明】
【００５５】
【図１】本発明のアレイ基板の構成を示す断面図である。
【図２】本発明のアレイ基板の製造方法を示す図であり、（ａ）は基板上にゲート線と補助容量線を形成した図、（ｂ）は下層のゲート絶縁膜と追加絶縁膜を形成した図、（ｃ）は上層のゲート絶縁膜からエッチングストッパーを形成した図、（ｄ）はソース線、補助容量の電極、ソース電極およびドレイン電極を形成した図、（ｅ）はパシベーション膜を形成した図である。
【図３】図２（ｅ）の後に樹脂膜を形成した図である。
【図４】従来のアレイ基板の構成を示す断面図である。
【図５】配線遅延の様子を示す図である。
【図６】従来の他のアレイ基板の構成を示す断面図である。
【符号の説明】
【００５６】
１０，５０，５２：アレイ基板
１２：絶縁基板
１４：ゲート線
１６：補助容量線
１８，１９：ゲート絶縁膜
２０：下層のゲート絶縁膜
２２：上層のゲート絶縁膜
２４，５２：追加絶縁膜
２６：ＴＦＴのチャネル用の半導体層
２８：エッチングストッパー
３０：ｎ＋の半導体層
３２：ソース電極
３４：ドレイン電極
３６：パシベーション膜
３８：ソース線
４０：補助容量の電極
４２：樹脂膜
４４：透明電極
４６ａ，４６ｂ，４８ａ，４８ｂ：スルーホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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