(57)【要約】【課題】リッジ部の電流が両側に広がらず、効率良く活性層に電子が注入され、また高抵抗領域がリッジ部である導電領域の両側にあるため、導電領域の幅と高抵抗領域の厚みを独立に制御できることから電流閉じ込めと光閉じ込めを別々に制御することができ、低しきい値化および高効率化が可能な半導体レーザの製造方法を提供する。【解決手段】基板上にクラッド層、活性層を順次成長させる工程と、上記活性層上にリッジ部を構成する導電領域とこの導電領域の両側の高抵抗領域からなるリッジ型層を形成する工程と、からなることを特徴とするリッジ型半導体レーザの製造方法にある。【選択図】図１
2005203814.tif 000002
【特許請求の範囲】
【請求項１】
基板上にクラッド層、活性層を順次成長させる工程と、
上記活性層上にリッジ部を構成する導電領域とこの導電領域の両側の高抵抗領域からなるリッジ型層を形成する工程と、
からなることを特徴とするリッジ型半導体レーザの製造方法。
【請求項２】
上記リッジ型層を形成する工程が、
上記活性層上に高抵抗層を形成するステップと、
この高抵抗層に不純物の拡散およびイオン注入のいずれかを施して所望の幅の導電領域を形成するステップと、
上記導電領域の両側の高抵抗領域を所望の厚みに削るステップと、
からなることを特徴とする請求項１に記載のリッジ型半導体レーザの製造方法。
【請求項３】
上記基板がＰ−ＩｎＰ基板からなり、上記高抵抗層としてＦｅ−ＩｎＰ層を形成し、これに上記活性層の手前までのＳｉの拡散およびイオン注入のいずれかを施して導電領域を形成することを特徴とする請求項２に記載のリッジ型半導体レーザの製造方法。
【請求項４】
上記基板がｎ−ＩｎＰ基板からなり、上記高抵抗層としてＴｉ−ＩｎＰ層を形成し、これに上記活性層の手前までのＺｎの拡散およびイオン注入のいずれかを施して導電領域を形成することを特徴とする請求項２に記載のリッジ型半導体レーザの製造方法。
【請求項５】
上記基板の導電型にかかわらず、上記高抵抗層として低温成長させたアンドープＡｌＩｎＡｓ層を形成し、これに上記活性層の手前までの不純物の拡散およびイオン注入のいずれかを施して導電領域を形成することを特徴とする請求項２に記載のリッジ型半導体レーザの製造方法。
【請求項６】
上記リッジ型層を形成する工程が、
上記活性層上に所望の厚みの高抵抗層を形成するステップと、
この高抵抗層に不純物の拡散およびイオン注入のいずれかを施して所望の幅の導電領域を形成するステップと、
この導電領域を成長させるステップと、
からなることを特徴とする請求項１に記載のリッジ型半導体レーザの製造方法。
【請求項７】
上記基板がＰ−ＩｎＰ基板からなり、上記高抵抗層としてＦｅ−ＩｎＰ層を形成し、これに上記活性層の手前までのＳｉの拡散およびイオン注入のいずれかを施して導電領域を形成し、上記導電領域成長ステップにおいて、上記導電領域を含む上記高抵抗層上にｎ−ＩｎＰ層を成長させ、その後、このｎ−ＩｎＰ層の上記導電領域の両側の部分を除去することを特徴とする請求項６に記載のリッジ型半導体レーザの製造方法。
【請求項８】
上記導電領域成長ステップにおいて、上記高抵抗層の導電領域以外の部分をマスクし、上記導電領域を選択成長させることを特徴とする請求項６に記載のリッジ型半導体レーザの製造方法。
【請求項９】
上記基板がＰ−ＩｎＰ基板からなり、上記高抵抗層としてＦｅ−ＩｎＰ層を形成し、これに上記活性層の手前までのＳｉの拡散およびイオン注入のいずれかを施して導電領域を形成し、上記導電領域成長ステップにおいて、上記導電領域以外の部分をマスクして導電領域を選択成長させたことを特徴とする請求項８に記載のリッジ型半導体レーザの製造方法。
【請求項１０】
上記基板がｎ−ＩｎＰ基板からなり、上記高抵抗層として低温成長させたアンドープＡｌＩｎＡｓ層およびその表面にアンドープＩｎＰ膜を連続して形成し、これに上記活性層の手前までのＺｎの拡散およびイオン注入のいずれかを施して導電領域を形成し、上記導電領域成長ステップにおいて、上記導電領域以外の部分をマスクして導電領域を選択成長させたことを特徴とする請求項８に記載のリッジ型半導体レーザの製造方法。
【請求項１１】
上記リッジ型層を形成する工程が、
上記活性層上に薄い導電膜を形成するステップと、
上記導電膜上に所望の厚みの高抵抗層を形成するステップと、
この高抵抗層に不純物の拡散およびイオン注入のいずれかを施して所望の幅の導電領域を形成するステップと、
この導電領域を成長させるステップと、
からなることを特徴とする請求項１に記載のリッジ型半導体レーザの製造方法。
【請求項１２】
上記基板がＰ−ＩｎＰ基板からなり、上記導電膜としてｎ−ＩｎＰクラッド膜を形成し、上記高抵抗層としてＦｅ−ＩｎＰ層を形成し、これに上記高抵抗層へのＳｉの拡散およびイオン注入のいずれかを施して導電領域を形成することを特徴とする請求項１１に記載のリッジ型半導体レーザの製造方法。
【請求項１３】
上記導電領域成長ステップにおいて、上記導電領域を含む上記高抵抗層上にｎ−ＩｎＰ層を成長させ、その後、このｎ−ＩｎＰ層の上記導電領域の両側の部分を除去することを特徴とする請求項１２に記載のリッジ型半導体レーザの製造方法。
【請求項１４】
上記導電領域成長ステップにおいて、上記導電領域以外の部分をマスクして導電領域を選択成長させたことを特徴とする請求項１２に記載のリッジ型半導体レーザの製造方法。
【請求項１５】
上記リッジ型層を形成する工程が、
上記活性層上に導電層を形成するステップと、
所望の幅のリッジ部を形成するように上記導電層の両側を削り、かつ所望の厚みになるように削るステップと、
この導電層の両側の削られた部分に不純物のイオン注入を施して高抵抗領域を形成するステップと、
からなることを特徴とする請求項１に記載のリッジ型半導体レーザの製造方法。
【請求項１６】
上記基板がｎ−ＩｎＰ基板からなり、上記導電層形成ステップにおいて所望の厚みのＰ−ＡｌＩｎＡｓクラッド層およびＰ−ＩｎＰクラッド層を積層して形成し、上記リッジ部両側を削るステップにおいて上記Ｐ−ＩｎＰクラッド層の部分を削り、上記高抵抗領域形成ステップにおいて上記Ｐ−ＡｌＩｎＡｓクラッド層に酸素をイオン注入することを特徴とする請求項１５に記載のリッジ型半導体レーザの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、リッジ型半導体レーザの製造方法に関する。
【背景技術】
【０００２】
図１４に従来のリッジ型の長波長半導体レーザの断面構造とそのプロセスフローを示す。図１４において、１はＰ−ＩｎＰ基板、２はＰ−ＩｎＰクラッド層、３は活性層、５はＳｉＯ２ストライプ膜、７はＳｉＯ２膜、８はｎ−ＩｎＰクラッド層である。
【０００３】
製造工程について説明すると、まずＰ−ＩｎＰ基板１上にＰ−ＩｎＰクラッド層２(Ｐ≒１×１０１８ｃｍ−３,１.５μｍ)、活性層３(０.１μｍ)、ｎ−ＩｎＰクラッド層８(ｎ≒１×１０１８ｃｍ−３,２.０μｍ)を順次、ＭＯＣＶＤ法を用いて成長させる(図１４(ａ))。次にウエハ表面にＳｉＯ２膜をスパッタで成膜し、写真製版技術を用いてＳｉＯ２ストライプ膜５(幅２.０μｍ)を形成する(図１４(ｂ))。
【０００４】
そしてＳｉＯ２ストライプ膜５をマスクとしてドライエッチング技術を用いて、ｎ−ＩｎＰクラッド層８を１.８μｍエッチングした後、ＳｉＯ２ストライプ膜５をＨＦ溶液を用いて除去する。次に表面にスパッタでＳｉＯ２膜７を成膜した後、写真製版技術を用いてリッジ部上部のみｎ−ＩｎＰクラッド層８を露出させる(図１１(ｃ))。最後にＣｒ／ＡｕおよびＴｉ／Ｐｔ／ＡｕをそれぞれＰ型、ｎ型電極(共に図示せず)として形成する。
【０００５】
次に、レーザ機能について説明する。光の閉じ込めは、活性層３からクラッド層にしみ出す光が、リッジ部下部よりリッジ部両側の方が少ないことを利用している。従ってリッジ部両側のｎ−ＩｎＰクラッド層８の残し厚が重要で、光のモード安定のためには、残し厚は０.２μｍ程度、必要となる。
【０００６】
電流の閉じ込めは、リッジ部上部に形成された電極(図示せず)からリッジ部の幅に広がった電流を活性層３に注入して行う。しかしリッジ部両側の残し厚部分に電流が広がり(図２(ａ)参照)、レーザ発振に寄与しない電流成分が増加し、しきい値電流の増加やスロープ効率の低下がおこり、レーザ初期特性が悪くなる。図１５に図１４の構造の半導体レ−ザ(ＬＤ)の電流の広がりの計算例を示す。横軸がリッジ部側面からの距離Ｌ、縦軸が電流密度を示す。これから、リッジ部外側(片側)に２μｍ程度、電流が広がっていることがわかる。
【０００７】
なおその他、この種のリッジ型半導体レーザを開示したものとして下記の特許文献１〜３かある。
【０００８】
【特許文献１】特開平０２−２０３５８３号公報
【特許文献２】特開平０５−３２７１２４号公報
【特許文献３】特開平０３−０５３５８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
以上のように、従来のリッジ型半導体レーザでは、リッジ部両側の残し厚部分に電流が広がり、レーザ発振に寄与しない電流成分が増加し、しきい値電流の増加やスロープ効率の低下がおこり、レーザ初期特性が悪くなる等の問題点があった。
【００１０】
この発明は上記のような課題を解決するためになされたもので、電流閉じ込めと、光閉じ込めを別々に制御でき、かつ低しきい値化、高効率化が可能なリッジ型半導体レーザの製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記の目的に鑑み、この発明は、基板上にクラッド層、活性層を順次成長させる工程と、上記活性層上にリッジ部を構成する導電領域とこの導電領域の両側の高抵抗領域からなるリッジ型層を形成する工程と、からなることを特徴とするリッジ型半導体レーザの製造方法にある。
【発明の効果】
【００１２】
この発明では、リッジ部の電流が両側に広がらず、効率良く活性層に電子が注入され、また高抵抗領域がリッジ部すなわち導電領域の両側にあるため、導電領域の幅と高抵抗領域の厚みを独立に制御できることから電流閉じ込めと光閉じ込めを別々に制御することができ、低しきい値化および高効率化が可能な半導体レーザの製造方法を提供できる。
【発明を実施するための最良の形態】
【００１３】
以下、各実施の形態に従って説明する。
実施の形態１．
図１はこの発明の一実施の形態によるリッジ型半導体レーザの断面構造とそのプロセスフローを示す図である。図において、１は(００１)Ｐ−ＩｎＰ基板、２はＰ−ＩｎＰクラッド層、３は活性層、４はＦｅ−ＩｎＰ層、５および７はＳｉＯ２膜、６はｎ−ＩｎＰ層である。なお、Ｆｅ−ＩｎＰ層４とｎ−ＩｎＰ層６がリッジ型層を構成し、Ｆｅ−ＩｎＰ層４が高抵抗領域、ｎ−ＩｎＰ層６が導電領域となる。
【００１４】
製造工程に従って説明すると、まず(００１)Ｐ−ＩｎＰ基板１上にＭＯＣＶＤ法を用いて、Ｐ−ＩｎＰクラッド層２(１.５μｍ，１×１０１８ｃｍ−３)、活性層３(０.１μｍ)、Ｆｅ−ＩｎＰ層４(２μｍ，Ｆｅ濃度４×１０１６ｃｍ−３)を順次成長させる(図１(ａ))。次に、表面にスパッタを用いてＳｉＯ２膜５を成膜し、写真製版技術を用いて幅２μｍの窓をあける(図１(ｂ))。窓をあける方向は(１１０)または(１１バー０)のどちらでもよい。
【００１５】
次に、Ｓｉの拡散またはイオン注入を行い窓領域をｎ−ＩｎＰ層６(１×１０１８ｃｍ−３)にする(図１(ｃ))。この時、Ｓｉは活性層３に取り込まれないようにＳｉのプロファイルを制御する。次にＳｉＯ２膜５を除去した後、再びＳｉＯ２膜(図示せず)を成膜し、ｎ−ＩｎＰ層６上のみＳｉＯ２膜を残し、両側のＦｅ−ＩｎＰ層４のみをドライエッチングでエッチングしてＦｅ−ＩｎＰ層厚を０.２μｍ残す。
【００１６】
次に、再びＳｉＯ２膜を除去し、もう一度、表面全面にＳｉＯ２膜を成膜し、今度はｎ−ＩｎＰ層６上のＳｉＯ２膜のみ、写真製版技術を用いて除去して図１(ｄ)に示すＳｉＯ２膜７を有する構造を得る。そして表面にｎ型電極Ｔｉ／Ｐｔ／Ａｕ、裏面にＰｎ電極Ｃｒ／Ａｕ(共に図示せず)を形成する。
【００１７】
次に、このレーザの動作原理について説明する。Ｆｅ−ＩｎＰ層４は電子に対しては高抵抗層としてはたらく。従ってｎ型電極から注入された電子は図２(ｂ)に示すようにｎ−ＩｎＰ層６のみに流れ、従来の図２(ａ)のように広がらず、効率良く活性層３に、電子が注入される。一方、光の閉じ込めは、リッジ部両側に、Ｆｅ−ＩｎＰ層４が０.２μｍ残しているため、従来例と同様に行うことができる。
【００１８】
光の閉じ込めに関してもう少し詳しく述べると、リッジ導波路ＬＤでは、リッジサイド部の上クラッド層(Ｆｅ−ＩｎＰ層４)をリッジ部よりも薄くすることで低屈折率性の効果を与え、横モードを閉じ込める。よって横方向の実効屈折率差Δｎｅｆｆは、リッジサイド部の上クラッド残し厚によって決まる。
【００１９】
図３(ａ)に上クラッド層残し厚と横方向の実効屈折率差Δｎｅｆｆの関係を、図３(ｂ)に上クラッド層残し厚と横高次モードをカットオフするリッジ幅との関係を示す。
【００２０】
長波リッジＬＤの高次モードカットオフ条件を計算により求めた、設計においては、屈折率導波型にすることや、空間的ホールバーニングの抑制、光の閉じ込め不足によるしきい値電流密度の上昇、微分効率の劣化を防ぐといった要請により、横方向の実効屈折率差Δｎｅｆｆはあまり小さくできない（Δｎｅｆｆ＞０.００５）。よって上クラッド残し厚＜０.３μｍ、リッジ幅＜３.５μｍが目標となる。
【００２１】
以上のように、Ｆｅ−ＩｎＰ層４がリッジ部両側にあるため、リッジ部の幅(ｎ−ＩｎＰ層６の幅)とＦｅ−ＩｎＰ層４の厚みを独立に制御することにより電流閉じ込めと光閉じ込めを別に制御することができ、低しきい値化や高効率化が可能となり、優れた特性のリッジ型半導体レーザが得られる。
【００２２】
実施の形態２．
実施の形態１では、Ｐ型基板を用いた例について示した。ｎ型基板を用いた場合には、単純に他の層をＰ／ｎ反転すれば良いというわけではない。なぜなら先に述べたようにホールに対してはＦｅ−ＩｎＰ層は高抵抗層にはならず、図２(ａ)のように電流は広がってしまう。そこでこの実施の形態では、ｎ型基板を用いた例について示す。基本的なプロセスは実施の形態１と同じである。
【００２３】
図４はこの実施の形態によるリッジ型半導体レーザの断面構造とそのプロセスフローを示す図である。図において、１０はｎ−ＩｎＰ基板、１１はｎ−ＩｎＰクラッド層、３は活性層、１２はＴｉ−ＩｎＰ層、５はＳｉＯ２膜、１３はＰ−ＩｎＰ層である。なお、Ｔｉ−ＩｎＰ層１２とＰ−ＩｎＰ層１３がリッジ型層を形成し、Ｔｉ−ＩｎＰ層１２が高抵抗領域、Ｐ−ＩｎＰ層１３が導電領域となる。
【００２４】
製造工程に従って説明すると、まずｎ−ＩｎＰ基板１０上にｎ−ＩｎＰクラッド層１１(１×１０１８ｃｍ−３，１.５μｍ)、活性層３(０.１μｍ)、Ｔｉ−ＩｎＰ層１２(２μｍ，Ｔｉ濃度１×１０１７ｃｍ−３)を順次ＭＯＣＶＤ法を用いて成長させる(図４(ａ))。表面にＳｉＯ２膜を成膜し、写真製版技術を用いて図４(ｂ)のようなＳｉＯ２膜５のストライプを形成する。Ｚｎをイオン注入もしくは拡散により、Ｔｉ−ＩｎＰ層１２を部分的にＰ−ＩｎＰ層１３にする(図４(ｃ))。次に、実施の形態１と同じ写真製版技術とドライエッチング技術を用いて図４(ｄ))のリッジ型半導体レーザを作製する。
【００２５】
動作原理について説明すると、Ｔｉ−ＩｎＰ層１２は、ホールに対して高抵抗層として機能する。したがって、表面のＰ型電極から注入されたホールは、リッジ部両側に広がることなく図２(ｂ)のように効率良く活性層３に注入される。光の閉じ込めはＴｉ−ＩｎＰ層１２の残し厚で行う。
以上のことにより、図４(ｄ)に示すリッジ型半導体レーザは、低しきい値、電流高効率で動作する。
【００２６】
実施の形態３．
上記実施の形態１、２ではＩｎＰを高抵抗化するために、Ｆｅ，Ｔｉという遷移金属をドーピングしてその不純物が形成する深いトラップ準位を利用している。このため、注入するキャリア(電子、ホール)によって高抵抗にするための不純物を変更する必要がある。
【００２７】
そこでこの実施の形態では、注入するキャリアに依存せず、すなわち使用する基板に関係なく適用できる高抵抗層を用いる。この高抵抗層としてＭＯＣＶＤ法を用いて低温成長(５００℃)させたアンドープＡｌＩｎＡｓ層を用いる。高抵抗化の原理はドナーとアクセプタ不純物量が、ほぼ等しいためにフェルミレベルが、バンドギャップ中央付近にきているためである。従って、ホールおよび電子のどちらに対しても高抵抗層として機能する。
【００２８】
図５はこの実施の形態によるリッジ型半導体レーザの断面構造とそのプロセスフローを示す図である。図において、１０はｎ−ＩｎＰ基板、２０はｎ−ＡｌＩｎＡｓクラッド層、３は活性層、２１はアンドープＡｌＩｎＡｓ層、５はＳｉＯ２膜、２２はＰ−ＡｌＩｎＡｓ層である。なお、アンドープＡｌＩｎＡｓ層２１とＰ−ＡｌＩｎＡｓ層２２がリッジ型層を形成し、アンドープＡｌＩｎＡｓ層２１が高抵抗領域、Ｐ−ＡｌＩｎＡｓ層２２が導電領域となる。
【００２９】
製造工程に従って説明すると、まずｎ−ＩｎＰ基板１０上にｎ−ＡｌＩｎＡｓクラッド層２０(１×１０１８ｃｍ−３，１.５μｍ)、活性層３(０.１μｍ)、まで成長温度６５０℃で成長させ、アンドープＡｌＩｎＡｓ層２１(２.０μｍ)を成長温度５００℃でＭＯＣＶＤ法を用いて、順次成長させる(図５(ａ))。表面にＳｉＯ２膜をスパッタで成膜した後、写真製版技術を用いて図５(ｂ)のようなＳｉＯ２膜５のストライプを形成する。
【００３０】
次に、Ｚｎを活性層３までイオン注入または拡散して図５(ｃ)のようにＰ−ＡｌＩｎＡｓ層２２(１×１０１８ｃｍ−３)を形成する。ドライエッチング技術を用いてアンドープＡｌＩｎＡｓ層２１をエッチングし、図５(ｄ)のようにアンドープＡｌＩｎＡｓ層２１を０.２μｍ残す。
【００３１】
これにより、ホールに対してアンドープＡｌＩｎＡｓ層２１は高抵抗層として機能するので、図２(ｂ)に示すように効率よく電流注入ができて特性のすぐれたリッジ型半導体レーザが得られる。なお、このレーザ構造の場合、Ｐ−ＩｎＰ基板を用いる場合には、単純にアンドープＡｌＩｎＡｓ層２１と活性層３を除く層の導電型を反転させるだけでよい。
【００３２】
実施の形態４．
実施の形態１〜３では、表面から活性層までの約２μｍを不純物の拡散または注入により、電流が流れる導電領域(リッジ部分)を形成していた。この場合、活性層直前で不純物を止めるのは、制御性の面で安定性に欠ける。そこで拡散または注入する深さを浅くすることにより、不純物プロファイルの再現性を向上する例について以下に示す。なお、以下に示す実施の形態は実施の形態１の変形例であるが、実施の形態２、３の変形についても同様な技術を用いれば、同じ効果が得られる。
【００３３】
図６はこの実施の形態によるリッジ型半導体レーザの断面構造とそのプロセスフローを示す図である。図において、図１と同一符号で示す部分は同一または相当部分を示す。
【００３４】
製造工程に従って説明すると、Ｐ−ＩｎＰ基板１上にＰ−ＩｎＰ層２(１×１０１８ｃｍ−３、膜厚１.５μｍ)、活性層３(０.１μｍ)、Ｆｅ−ＩｎＰ層４(Ｆｅ濃度４×１０１６ｃｍ−３、膜厚０.２μｍ)を順次ＭＯＣＶＤ法を用いて成長させる(図６(ａ))。表面に、スパッタによりＳｉＯ２膜を成膜し、写真製版技術により図６(ｂ)のようなＳｉＯ２膜５のストライプを形成する。次にＳｉをイオン注入または拡散してｎ−ＩｎＰ層６(１×１０１８ｃｍ−３)を形成する(図６(ｃ))。
【００３５】
次に、ＳｉＯ２膜５をＨＦ溶液で除去した後、ｎ−ＩｎＰ層９(１×１０１８ｃｍ−３)を１.８μｍ成長させる(図６(ｄ))。そして図６(ｃ)でＳｉを拡散した領域の上部のみＳｉＯ２膜(図示せず)を形成して、ドライエッチング技術を用いてＦｅ−ＩｎＰ層４のところ(Ｆｅ−ＩｎＰ層４の残し厚０.２μｍ)までエッチング後、ＳｉＯ２膜を除去する(図６(ｅ))。
【００３６】
実施の形態５．
上記実施の形態１〜４では、ドライエッチング技術を用いてリッジ部を形成していたが、この実施の形態では、拡散用ＳｉＯ２膜５のストライプを利用して選択成長技術を用いてリッジ型半導体レーザを形成する。
【００３７】
次に製造工程に従って説明すると、まず図６(ａ)〜(ｃ)までの工程を施した後、ＳｉＯ２膜５のストライプを除去せずにｎ−ＩｎＰ層９(１×１０１８ｃｍ−３，１.８μｍ)を成長させる。ＳｉＯ２膜５のストライプの窓あきの方向が(１１バー０)方向の場合は図７(ａ)、(１１０)方向の場合は図７(ｂ)のようなリッジ形状が得られる。また、(１)ストライプ方向を(１１０)方向から４５°傾いた方向にする、(２)(１１バー０)や(１１０)方向でも成長条件を選択することにより図６(ｅ)の構造を形成できる。
【００３８】
この実施の形態では、ドライエッチングやそのマスクパターンプロセスが省略できるためプロセスの簡略化ができる。また、Ｆｅ−ＩｎＰ層４の残し厚は、図６(ａ)における成長時のＦｅ−ＩｎＰ層４の膜厚に自動的に決まるため、設計通りのデバイス構造ができる。
ｎ−ＩｎＰ基板を用いた場合は、Ｆｅ−ＩｎＰ層部分をＴｉ−ＩｎＰ層にし、この実施の形態の導電型を反転させた構造になる。
【００３９】
実施の形態６．
次に実施の形態５の選択成長させるものにおいて、基板がｎ−ＩｎＰ基板の場合を図８に従って説明する。
【００４０】
まず、ｎ−ＩｎＰ基板１０上に、ｎ−ＡｌＩｎＡｓクラッド層２０(１.５μｍ，１×１０１８ｃｍ−３)、活性層３、低温成長アンドープＡｌＩｎＡｓ高抵抗層２１(０.２μｍ)を順次ＭＯＣＶＤ法を用いて成長させる。表面にＳｉＯ２膜を成膜し写真製版技術を用いて図８(ａ)のようなＳｉＯ２膜５のストライプを形成する。次に、Ｚｎをイオン注入または拡散によりＰ−ＡｌＩｎＡｓ層２２(１×１０１８ｃｍ−３)を形成する(図８(ｂ))。ＳｉＯ２膜５を除去せず、Ｐ−ＩｎＰ層９ａ(１.８μｍ，１×１０１８ｃｍ−３)をＭＯＣＶＤ法で成長させる。ＳｉＯ２膜５のストライプの方向が（１１バー０)方向の場合は図８(ｃ)、(１１０)方向の場合は図８(ｄ)のようなリッジ型半導体レーザとなる。
【００４１】
又、ＡｌＩｎＡｓ層は空気にふれると、表面が酸化しやすく、その表面にＩｎＰ層を成長するのは難しい。そこで、アンドープＡｌＩｎＡｓ層２１形成後に連続してアンドープＩｎＰ膜(特に図示せず)を１００Å程度成長させる。このアンドープＩｎＰ層形成することにより、図８(ｃ)または図８(ｄ)に示すようなＰ−ＩｎＰ層９ａを成長しても、Ｐ−ＩｎＰ層９ａの結晶性を悪くすることなく成長させることができる。
【００４２】
実施の形態７．
上記実施の形態４〜６までは、活性層への不純物拡散を制御するために、拡散する層厚をうすくした。この実施の形態ではさらに、活性層への不純物拡散抑制のために、活性層と高抵抗層の間に導電層を薄く挿入することを特徴とする。
【００４３】
図９および図１０は、この実施の形態によるリッジ型半導体レーザの断面構造とそのプロセスフローを示す図である。図において、上記実施の形態と同一符号で示した部分は同一もしくは相当部分を示す。３０はｎ−ＩｎＰクラッド膜(導電膜)である。
【００４４】
製造工程に従って説明すると、Ｐ−ＩｎＰ基板１上に、Ｐ−ＩｎＰクラッド層２(１×１０１８ｃｍ−３、１.５μｍ)、活性層３(０.１μｍ)、ｎ−ＩｎＰクラッド膜３０(１×１０１８ｃｍ−３、５００Å)、Ｆｅ−ＩｎＰ層４(０.２μｍ)を順次ＭＯＣＶＤ法を用いて成長させる(図９(ａ))。ＳｉＯ２膜を成膜したのち、写真製版技術を用いて(１１０)または（１１バー０)方向にＳｉＯ２膜５のストライプを形成する(図９(ｂ))。次に、Ｓｉをイオン注入または拡散によりｎ−ＩｎＰ層６を形成する(図９(ｃ))。この時のＳｉの不純物プロファイルの先端は、ｎ−ＩｎＰクラッド膜３０内のどこにあってもよく、活性層３への不純物拡散がさらに抑制される。
【００４５】
次に、ＳｉＯ２膜５のストライプを除去後、ＭＯＣＶＤ法でｎ−ＩｎＰ層９(１×１０１８ｃｍ−３，１.８μｍ)を成長させ(図８(ｄ))、ドライエッチングおよび写真製版技術を用いて図１０(ａ)に示すリッジ型半導体レーザを形成する。
一方、選択成長を用いる場合には、図９(ｃ)の工程後、ＭＯＣＶＤ法を用いてｎ−ＩｎＰ層９を選択成長させて図１０(ｂ)の構造を得る。
【００４６】
以上のようにすることによりこの実施の形態では、活性層への不純物拡散がさらに抑制されるため、より特性のすぐれたリッジ型半導体レーザが得られる。
【００４７】
実施の形態８．
上記各実施の形態では、結晶成長時に高抵抗層を成長させ、イオン注入または拡散により導電層(領域)を形成してきたが、この実施の形態では、レーザの特性劣化をさせないために、不純物をできるだけ活性層内に入れないために、逆に導電層を先に成長させた後、リッジ両側を高抵抗化することを特徴とする。
【００４８】
図１１はこの実施の形態によるリッジ型半導体レーザの断面構造とそのプロセスフローを示す図である。図において、上記実施の形態と同一符号で示した部分は同一もしくは相当部分を示す。３１はＰ−ＡｌＩｎＡｓクラッド層である。
【００４９】
製造工程に従って説明すると、ｎ−ＩｎＰ基板１０上にｎ−ＡｌＩｎＡｓクラッドクラッド層２０(１×１０１８ｃｍ−３，１.５μｍ)、活性層３(０.1μｍ)、Ｐ−ＡｌＩｎＡｓクラッド層３１(５×１０１７ｃｍ−３，０.２μｍ)、Ｐ−ＩｎＰクラッド層９ａ(１×１０１８ｃｍ−３，１.８μｍ)を、ＭＯＣＶＤ法を用いて順次成長させた後、表面にＳｉＯ２膜を成膜し、写真製版技術を用いて図１１(ａ)に示すようなＳｉＯ２膜５のストライプ(幅２.０μｍ)を形成する。
【００５０】
ドライエッチング技術を用いて、ＳｉＯ２膜５のストライプ両側のＰ−ＩｎＰクラッド層９ａをエッチングする(図１１(ｂ))。次に酸素をイオン注入し、Ｐ−ＡｌＩｎＡｓクラッド層３１内に深いレベルを形成してＰ−ＡｌＩｎＡｓクラッド層３１を高抵抗化し、ＡｌＩｎＡｓ高抵抗層３２(高抵抗領域)を形成する。最後にＳｉＯ２膜５を除去する(図１１(ｃ))。酸素を注入する際に、図１１(ｃ)に示すように、酸素を活性層３直前に止める必要はなく、活性層３やｎ−ＡｌＩｎＡｓクラッド層２０まで注入してもかまわない。ただし、Ｐ−ＩｎＰクラッド層９ａの膜厚(１.８μｍ)以上に酸素を深く注入すると、リッジ下部のＰ−ＡｌＩｎＡｓ層３１も高抵抗化するので酸素注入の深さは最大１.８μｍである。
【００５１】
これにより、イオン注入する深さ制御は、Ｐ−ＡｌＩｎＡｓクラッド層３１の厚み以上であれば良く、プロセスのマージンは上記実施の形態より格段に向上する。このようにこの実施の形態では、導電性のリッジ型層を形成した後にこれの両側を高抵抗化することにより電流の広がりを抑制し、しきい値(動作)電流の低いレーザ特性が得られるようにした。
【００５２】
実施の形態９．
上記実施の形態８では、ＡｌＩｎＡｓ系の場合について述べたが、この実施の形態では、ＩｎＰ系の場合について示す。ＩｎＰに酸素をドーピングしても高抵抗にはならず、またＦｅやＴｉをドーピングしてもＩｎＰのバックグランドのキャリア濃度が１×１０１７ｃｍ−３を越えると、ＩｎＰを高抵抗化するのは困難である。従ってＩｎＰ系の場合には、プロトン注入で高抵抗化を行う。
【００５３】
図１２はこの実施の形態によるリッジ型半導体レーザの断面構造とそのプロセスフローを示す図である。図において、上記実施の形態と同一符号で示した部分は同一もしくは相当部分を示す。３３は高抵抗層(高抵抗領域)である。
【００５４】
製造工程に従って説明すると、ｎ−ＩｎＰ基板１０上にｎ−ＩｎＰクラッド層１１(１×１０１８ｃｍ−３，１.５μｍ)、活性層３(０.１μｍ)、Ｐ−ＩｎＰクラッド層９ａ(１×１０１８ｃｍ−３，２.０μｍ)をＭＯＣＶＤ法を用いて順次成長させる。ＳｉＯ２膜を成膜し、写真製版技術を用いて、ＳｉＯ２膜５のストライプを形成する(図１２(ａ))。ドライエッチング技術を用いてＳｉＯ２膜５の両側のＰ−ＩｎＰ層９ａをエッチングしてＰ−ＩｎＰ層９ａを０.２μｍ残したところでエッチングを止める（図１２(ｂ))。
【００５５】
次に、プロトン注入を行い、ＳｉＯ２膜５のストライプを除去する(図１２(ｃ))。プロトン注入は活性層３直前に止める必要はなく、ｎ−ＩｎＰクラッド層１１まで達してもかまわない。プロトン注入された領域３３は高抵抗層になる。
【００５６】
以上のようにすることにより、ＩｎＰ系の場合でも、プロトン注入する深さ制御は、Ｐ−ＩｎＰクラッド層９ａの厚み以上であれば良く、プロセスのマージンはより格段に向上し、特性のすぐれたリッジ型半導体レーザが製造できる。
【００５７】
なお、上記各実施の形態のＡｌＩｎＡｓ層は、レーザの特性をそこなわない範囲でＡｌＧａＩｎＡｓ層にしてもよい。また、この発明は上記の実施の形態に限定されず、上記実施の形態の可能な組み合わせも含む。
【００５８】
さらに、リッジ型長波長半導体レーザについて説明したが、短波長帯のリッジ型半導体レーザついても同様にリッジ両側を高抵抗にすることにより、すぐれた特性のデバイスが得られる。
また、選択成長を用いて半導体レーザを製造する場合を除いて、実施例ではリッジの幅と電流が流れる幅は同じである。
【００５９】
また、図１３(ａ)に示すように高抵抗層４０が導電層４１の内側まである場合や、図１３(ｂ)に示すように導電層４１の幅が多少リッジ幅より広くなってもその効果が失われることはない。
また、ｎ型不純物として、Ｓｉ、Ｐ型不純物としてＺｎを用いて説明したが、その他の不純物で、それぞれの導電型を示すものがあれば、それを用いても上記実施の形態と同様の効果が得られる。
【００６０】
上記のように、第１の特徴では、基板上にクラッド層、活性層を順次成長させる工程と、上記活性層上にリッジ部を構成する導電領域とこの導電領域の両側の高抵抗領域からなるリッジ型層を形成する工程によりリッジ型半導体レーザを製造したので、リッジ部の電流が両側に広がらず、効率良く活性層に電子が注入され、また高抵抗領域がリッジ部すなわち導電領域の両側にあるため、導電領域の幅と高抵抗領域の厚みを独立に制御できることから電流閉じ込めと光閉じ込めを別々に制御することができ、低しきい値化および高効率化が可能な半導体レーザの製造方法を提供できる等の効果が得られる。
【００６１】
第２の特徴では、上記リッジ型層を形成する工程が、上記活性層上に高抵抗層を形成するステップと、この高抵抗層に不純物の拡散およびイオン注入のいずれかを施して所望の幅の導電領域を形成するステップと、上記導電領域の両側の高抵抗領域を所望の厚みに削るステップからなるので、リッジ部の電流が両側に広がらず、効率良く活性層に電子が注入され、また高抵抗領域がリッジ部すなわち導電領域の両側にあるため、導電領域の幅と高抵抗領域の厚みを独立に制御できることから電流閉じ込めと光閉じ込めを別々に制御することができ、低しきい値化および高効率化が可能な半導体レーザの製造方法を提供できる等の効果が得られる。
【００６２】
第３の特徴では、上記基板がＰ−ＩｎＰ基板からなり、上記高抵抗層としてＦｅ−ＩｎＰ層を形成し、これに上記活性層の手前までのＳｉの拡散およびイオン注入のいずれかを施して導電領域を形成するようにしたので、第２の特徴をＰ−ＩｎＰ基板で実現可能な製造方法を提供できる等の効果が得られる。
【００６３】
第４の特徴では、上記基板がｎ−ＩｎＰ基板からなり、上記高抵抗層としてＴｉ−ＩｎＰ層を形成し、これに上記活性層の手前までのＺｎの拡散およびイオン注入のいずれかを施して導電領域を形成するようにしたので、第２の特徴をｎ−ＩｎＰ基板で実現可能な製造方法を提供できる等の効果が得られる。
【００６４】
第５の特徴では、上記基板の導電型にかかわらず、上記高抵抗層として低温成長させたアンドープＡｌＩｎＡｓ層を形成し、これに上記活性層の手前までの不純物の拡散およびイオン注入のいずれかを施して導電領域を形成するようにしたので、第２の特徴を基板の導電型に無関係に実現可能な製造方法を提供できる等の効果が得られる。
【００６５】
第６の特徴では、上記リッジ型層を形成する工程が、上記活性層上に所望の厚みの高抵抗層を形成するステップと、この高抵抗層に不純物の拡散およびイオン注入のいずれかを施して所望の幅の導電領域を形成するステップと、この導電領域を成長させるステップと、からなるようにしたので、不純物の拡散または注入する深さを浅くすることにより、不純物プロファイルの再現性を向上させ、歩留まりを低減させかつ製造精度の高い半導体レーザを製造できる製造方法を提供できる等の効果が得られる。
【００６６】
第７の特徴では、上記基板がＰ−ＩｎＰ基板からなり、上記高抵抗層としてＦｅ−ＩｎＰ層を形成し、これに上記活性層の手前までのＳｉの拡散およびイオン注入のいずれかを施して導電領域を形成し、上記導電領域成長ステップにおいて、上記導電領域を含む上記高抵抗層上にｎ−ＩｎＰ層を成長させ、その後、このｎ−ＩｎＰ層の上記導電領域の両側の部分を除去するようにしたので、第６の特徴をＰ−ＩｎＰ基板で実現可能な製造方法を提供できる等の効果が得られる。
【００６７】
第８の特徴では、上記導電領域成長ステップにおいて、上記高抵抗層の導電領域以外の部分をマスクし、上記導電領域を選択成長させるようにしたので、ドライエッチングやそのためのマスクパターンプロセスが省略できるためプロセスの簡略化ができ、また高抵抗領域の残し厚はこれの成長時の膜厚で自動的に決まるため設計通りのデバイス構造ができ、これによりさらにプロセスの簡略化と共に製造精度のより高い半導体レーザを製造できる製造方法を提供できる等の効果が得られる。
【００６８】
第９の特徴では、上記基板がＰ−ＩｎＰ基板からなり、上記高抵抗層としてＦｅ−ＩｎＰ層を形成し、これに上記活性層の手前までのＳｉの拡散およびイオン注入のいずれかを施して導電領域を形成し、上記導電領域成長ステップにおいて、上記導電領域以外の部分をマスクして導電領域を選択成長させるようにしたので、第８の特徴をＰ−ＩｎＰ基板で実現可能な製造方法を提供できる等の効果が得られる。
【００６９】
第１０の特徴では、上記基板がｎ−ＩｎＰ基板からなり、上記高抵抗層として低温成長させたアンドープＡｌＩｎＡｓ層およびその表面にアンドープＩｎＰ膜を連続して形成し、これに上記活性層の手前までのＺｎの拡散およびイオン注入のいずれかを施して導電領域を形成し、上記導電領域成長ステップにおいて、上記導電領域以外の部分をマスクして導電領域を選択成長させるようにしたので、第８の特徴をｎ−ＩｎＰ基板で実現可能な製造方法を提供できる等の効果が得られる。
【００７０】
第１１の特徴では、上記リッジ型層を形成する工程が、上記活性層上に薄い導電膜を形成するステップと、上記導電膜上に所望の厚みの高抵抗層を形成するステップと、この高抵抗層に不純物の拡散およびイオン注入のいずれかを施して所望の幅の導電領域を形成するステップと、この導電領域を成長させるステップと、からなるようにしたので、導電膜により活性層への不純物拡散がさらに抑制されるため、より特性のすぐれた半導体レーザを製造できる製造方法を提供できる等の効果が得られる。
【００７１】
第１２の特徴では、上記基板がＰ−ＩｎＰ基板からなり、上記導電膜としてｎ−ＩｎＰクラッド膜を形成し、上記高抵抗層としてＦｅ−ＩｎＰ層を形成し、これに上記高抵抗層へのＳｉの拡散およびイオン注入のいずれかを施して導電領域を形成するようにしたので、第１１の特徴をＰ−ＩｎＰ基板で実現可能な製造方法を提供できる等の効果が得られる。
【００７２】
第１３の特徴では、上記導電領域成長ステップにおいて、上記導電領域を含む上記高抵抗層上にｎ−ＩｎＰ層を成長させ、その後、このｎ−ＩｎＰ層の上記導電領域の両側の部分を除去するようにしたので、第１２の特徴に第６の特徴を加えた効果が得られる製造方法を提供できる等の効果が得られる。
【００７３】
第１４の特徴では、上記導電領域成長ステップにおいて、上記導電領域以外の部分をマスクして導電領域を選択成長させるようにしたので、第１２の特徴に第８の特徴を加えた効果が得られる製造方法を提供できる等の効果が得られる。
【００７４】
第１５の特徴では、上記リッジ型層を形成する工程が、上記活性層上に導電層を形成するステップと、所望の幅のリッジ部を形成するように上記導電層の両側を削り、かつ所望の厚みになるように削るステップと、この導電層の両側の削られた部分に不純物のイオン注入を施して高抵抗領域を形成するステップと、からなるようにし、逆に導電層を先に成長させた後、リッジ両側を高抵抗化するようにしたので、不純物をできるだけ活性層内に入れないためにレーザの特性劣化をさせないため、さらに特性のすぐれた半導体レーザを製造できる製造方法を提供できる等の効果が得られる。
【００７５】
第１６の特徴では、上記基板がｎ−ＩｎＰ基板からなり、上記導電層形成ステップにおいて所望の厚みのＰ−ＡｌＩｎＡｓクラッド層およびＰ−ＩｎＰクラッド層を積層して形成し、上記リッジ部両側を削るステップにおいて上記Ｐ−ＩｎＰクラッド層の部分を削り、上記高抵抗領域形成ステップにおいて上記Ｐ−ＡｌＩｎＡｓクラッド層に酸素をイオン注入するようにしたので、第１５の特徴をＡｌＩｎＡｓ系のデバイスで実現可能な製造方法を提供できる等の効果が得られる。
【００７６】
第１７の特徴では、上記基板がｎ−ＩｎＰ基板からなり、上記導電層形成ステップにおいてＰ−ＩｎＰクラッド層を形成し、上記リッジ部両側を削るステップにおいて上記Ｐ−ＩｎＰクラッド層を所望の厚みに削り、上記高抵抗領域形成ステップにおいて上記Ｐ−ＩｎＰクラッド層にプロトンをイオン注入するようにしたので、第１５の特徴をＩｎＰ系のデバイスで実現可能な製造方法を提供できる等の効果が得られる。
【図面の簡単な説明】
【００７７】
【図１】この発明の実施の形態１によるリッジ型半導体レーザの断面構造とそのプロセスフローを示す図である。
【図２】電流の広がりを示す断面図である。
【図３】上クラッド層残し厚と実効屈折率差およびリッジ幅との関係を示す図である。
【図４】この発明の実施の形態２によるリッジ型半導体レーザの断面構造とそのプロセスフローを示す図である。
【図５】この発明の実施の形態３によるリッジ型半導体レーザの断面構造とそのプロセスフローを示す図である。
【図６】この発明の実施の形態４および５によるリッジ型半導体レーザの断面構造とそのプロセスフローを示す図である。
【図７】この発明の実施の形態５によるリッジ型半導体レーザの断面構造とそのプロセスフローを示す図である。
【図８】この発明の実施の形態６によるリッジ型半導体レーザの断面構造とそのプロセスフローを示す図である。
【図９】この発明の実施の形態７によるリッジ型半導体レーザの断面構造とそのプロセスフローを示す図である。
【図１０】図９に続く実施の形態７によるリッジ型半導体レーザの断面構造とそのプロセスフローを示す図である。
【図１１】この発明の実施の形態８によるリッジ型半導体レーザの断面構造とそのプロセスフローを示す図である。
【図１２】この発明の実施の形態９によるリッジ型半導体レーザの断面構造とそのプロセスフローを示す図である。
【図１３】この発明によるリッジ型半導体レーザの高抵抗層と導電層との関係を示す図である。
【図１４】従来のリッジ型半導体レーザの断面構造とそのプロセスフローを示す図である。
【図１５】図１４の構造のリッジ型半導体レーザの電流の広がりの計算例を示す図である。
【符号の説明】
【００７８】
１  Ｐ−ＩｎＰ基板、２  Ｐ−ＩｎＰクラッド層、３  活性層、４  Ｆｅ−ＩｎＰ層、５  ＳｉＯ２膜、６  ｎ−ＩｎＰ層、７  ＳｉＯ２膜、９  ｎ−ＩｎＰ層、９ａ  Ｐ−ＩｎＰ層、１０  ｎ−ＩｎＰ層、１１  ｎ−ＩｎＰクラッド層、１２  Ｔｉ−ＩｎＰ層、１３  Ｐ−ＩｎＰ層、２０  ｎ−ＡｌＩｎＡｓ層、２１  アンドープＡｌＩｎＡｓ層、２２  Ｐ−ＡｌＩｎＡｓ層、３０  ｎ−ＩｎＰクラッド層、３１  Ｐ−ＡｌＩｎＡｓクラッド層、３２  ＡｌＩｎＡｓ高抵抗層、３３  高抵抗層、４０  高抵抗層、４１  導電層。
【図１】
2005203814.tif 000003
【図２】
2005203814.tif 000004
【図３】
2005203814.tif 000005
【図４】
2005203814.tif 000006
【図５】
2005203814.tif 000007
【図６】
2005203814.tif 000008
【図７】
2005203814.tif 000009
【図８】
2005203814.tif 000010
【図９】
2005203814.tif 000011
【図１０】
2005203814.tif 000012
【図１１】
2005203814.tif 000013
【図１２】
2005203814.tif 000014
【図１３】
2005203814.tif 000015
【図１４】
2005203814.tif 000016
【図１５】
2005203814.tif 000017