(57)【要約】【課題】クロック信号の擾乱検出機能を備えたディジタル回路装置に関し、低コストでディジタル回路装置内の誤動作又は信号誤りを検出し、信頼性を高める。【解決手段】擾乱検出の対象のクロック信号に同期して規則的なサイクリックディジタル信号パターンを生成する信号パターン生成回路１−１と、信号パターン生成回路１−１から出力されるサイクリックディジタル信号パターンが所定の規則性と合致するかをチェックする信号パターン妥当性確認回路１−２とから成る。信号パターン生成回路１−１及び信号パターン妥当性確認回路１−２は、それぞれフリップフロップ回路（ＦＦ）１−３と組み合わせ論理回路１−４を用いて構成され、各フリップフロップ回路（ＦＦ）のクロック端子に擾乱検出対象のクロック信号ＣＬＫを入力する。所定の規則性に合致する場合はクロック信号擾乱無し、所定の規則性に合致しない場合はクロック信号擾乱有りと判定する。【選択図】      図１
2005092303.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号に同期して動作するフリップフロップ回路と組合せ論理回路とから構成され、所定のサイクリックディジタル信号パターンを生成する信号パターン生成回路と、
クロック信号に同期して動作するフリップフロップ回路と組合せ論理回路とから構成され、前記信号パターン生成回路から出力される所定のサイクリックディジタル信号パターンの規則性をチェックする信号パターン妥当性確認回路とを備え、
前記信号パターン生成回路又は信号パターン妥当性確認回路のフリップフロップ回路に擾乱検出対象のクロック信号を入力し、前記信号パターン妥当性確認回路から出力されるチェック結果を基にクロック信号の擾乱発生を検出する手段を備えたことを特徴とするクロック信号の擾乱検出機能を備えたディジタル回路装置。
【請求項２】
擾乱検出対象のクロック信号が入力され、該クロック信号に同期してカウント値を歩進させるカウンタと、
前記擾乱検出対象のクロック信号とは異なり、かつ擾乱検出対象のクロック信号より高速の他系のクロック信号を用い、前記カウンタから出力されるカウント値をサンプリングし、サンプリングされたカウント値の連続性及び同一カウント値の出力継続時間を監視するカウント値妥当性確認回路とを備え、
前記カウント値妥当性確認回路においてサンプリングした前記カウンタ出力のカウント値の不連続の検出、又は該カウンタ出力の同一カウント値の出力継続時間の異常の検出により、クロック信号の擾乱発生を検出する手段を備えたことを特徴とするクロック信号の擾乱検出機能を備えたディジタル回路装置。
【請求項３】
クロック信号に同期して動作するフリップフロップ回路と組合せ論理回路とから構成され、所定のサイクリックディジタル信号パターンを生成する信号パターン生成回路と、
クロック信号に同期して動作するフリップフロップ回路と組合せ論理回路とから構成され、前記信号パターン生成回路から出力される所定のサイクリックディジタル信号パターンの規則性をチェックする信号パターン妥当性確認回路とを備え、
前記信号パターン生成回路又は信号パターン妥当性確認回路のフリップフロップ回路に擾乱検出対象のクロック信号を入力し、前記信号パターン妥当性確認回路から出力されるチェック結果を基にクロック信号の擾乱発生を検出する手段と、
擾乱検出対象のクロック信号が入力され、該クロック信号に同期してカウント値を歩進させるカウンタと、
前記擾乱検出対象のクロック信号とは異なり、かつ擾乱検出対象のクロック信号より高速の他系のクロック信号を用い、前記カウンタから出力されるカウント値をサンプリングし、サンプリングされたカウント値の連続性及び同一カウント値の出力継続時間を監視するカウント値妥当性確認回路とを備え、
前記カウント値妥当性確認回路においてサンプリングした前記カウンタ出力のカウント値の不連続の検出、又は該カウンタ出力の同一カウント値の出力継続時間の異常の検出により、クロック信号の擾乱発生を検出する手段と、
を備えたことを特徴とするクロック信号の擾乱検出機能を備えたディジタル回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック信号の擾乱検出機能を備えたディジタル回路装置に関し、詳しくは、クロック信号に同期して動作するディジタル回路装置において、該ディジタル回路装置に使用されているクロック信号の擾乱を検出する機能を備えたディジタル回路装置に関する。
【背景技術】
【０００２】
近年、コンピュータシステムやネットワークシステムが社会生活の基幹設備として広く普及し高度化複雑化するに伴い、高信頼性・高安定性の下に大規模的に高速にディジタル信号処理を行うディジタル回路装置が必須のものとなっている。ディジタル回路装置内には、動作の基準になるタイミング信号（クロック信号）の立ち上がりエッジ（又は立ち下がりエッジ）に同期して動作するフリップフロップ回路等の同期動作回路が多数組み込まれ、それらによってディジタル回路装置はクロック信号に同期して動作する。
【０００３】
しかし、擾乱したクロック信号がフリップフロップ回路等の同期動作回路に入力されると、該同期動作回路は本来の予期した動作とは異なる誤った動作を起こし、ディジタル回路装置全体として正しい信号処理が行われず、安定性のある動作が得られないこととなる。そこで、擾乱したクロック信号が入力されたこと、即ち誤った信号処理が行われたことを検出する手段を備える必要がある。
【０００４】
従来のディジタル回路における誤った信号処理の検出は、図７に示すように、或るデバイス７−１の演算回路７−１１の信号処理結果を誤り検出用情報付加回路７−１２に入力し、誤り検出用情報付加回路７−１２では、該信号処理結果を基に作成した誤り検出用情報を該信号処理結果に付加して送出し、この誤り検出用情報を付加した信号処理結果を受取った他のデバイス７−２の誤り検出回路７−２１において、該誤り検出用情報とその本体の信号処理結果とを基に誤り検出の演算処理を行い、その演算結果に従って誤り検出を行う。そして誤りの無い信号を後段の演算回路７−２２に送出する。
【０００５】
しかし、上記のような構成によって検出可能な信号誤りは、信号処理結果の送出側と受入れ側との間における信号の引き渡し時の誤り（例えば、伝送路上でのノイズの重畳、クロストークによる信号劣化等による信号誤り）であり、送出側又は受入れ側の演算回路７−１１又は７−２２内で発生する誤動作による信号誤りを検出することはできない。なおここでいう「演算回路」は、「ブロック」、「チップ」、「回路装置」等と言い替え又は読み替えられるものである。
【０００６】
つまり、信号誤りには、（１）伝送路上又は演算回路間で信号の引き渡し時に発生する誤りと、（２）各々の演算回路内で発生する誤りとがあるが、従来のディジタル回路装置における誤り検出は、前者の（１）の信号誤りのみを対象としており、後者の（２）の信号誤りを対象にはしていない。
【０００７】
上記（１）の信号誤りの検出を行うためには、データ信号に誤り検出用の冗長な信号を付加して誤り検出を行うが、この誤り検出は伝送路上で生じた誤りは検出可能であるが、演算回路内で生じた誤りは検出不可能である。何故なら、各演算回路内でその演算回路自体の本来の機能を果たすための演算処理（誤り検出のための演算処理を除く）には、誤り検出用の信号は不要であり、除去する必要があるためである。
【０００８】
また、誤り検出のために冗長な信号を付加することは、伝送（処理）可能なデータ信号の帯域を消費してしまうことになり、より広帯域なデータ信号の伝送／処理という近年要求されている命題に反することとなる。また、一般にデータ信号に冗長な信号を付加して誤り検出を行なう手段としては、リードソロモン符号、ＢＣＨ符号等の誤り訂正符号を用い、受信側で誤り訂正を行う前方誤り訂正（ＦＥＣ：Forward Error Correction）等の手段があるが、これらの手段は何れも伝送路やストレージ装置での信号のやり取りにおける信号誤りを検出／訂正するためのものであり、演算回路内での信号誤りを対象にはしていない。
【０００９】
また、擬似雑音（ＰＮ：Pseudo Noise）符号を発生し、その符号チェックを行うことにより伝送信号や処理結果の正常性確認を行う手段は、伝送路上の信号送受のチェック等には有効であるが、演算回路内の誤動作検出が有効なのは、その擬似雑音（ＰＮ）符号が演算回路内に流れている間のみであり、演算回路内の誤動作を常時検出可能にするためには、擬似雑音（ＰＮ）符号を常時流す必要があり、そのようなことを行うと演算回路における本来の機能を果たす演算処理を実行することができなくなる。
【００１０】
上述したようなデータ信号に冗長な信号を付加して誤り検出を行なう一般的な手法は下記の文献等に記載されている。
【非特許文献１】江藤良純  金子敏信監修  「誤り訂正符号とその応用」  株式会社オーム社（平成８年１２月２５日）
【非特許文献２】今井秀樹著  「符号理論」  社団法人電子情報通信学会（平成２年３月１５日）
【発明の開示】
【発明が解決しようとする課題】
【００１１】
前述のように、従来の誤り検出符号や擬似雑音（ＰＮ）符号を用いた手段では、ディジタル回路装置内においてクロック信号の擾乱によって生じる信号誤りの検出を常時行うことができない。そのため、クロック信号の擾乱が発生した場合、ディジタル回路装置内及びその後段の回路装置で、誤った信号を基に演算等の処理を行い、更に誤った処理結果を引き起こす等、信号誤りによる悪影響が益々拡大してしまうという問題を生じていた。
【００１２】
また、クロック信号の擾乱発生を検出する検出回路を構成する場合、正常なクロックタイミングを観測するための時定数回路を含むアナログ回路を用いて構成しようとすると、本来の処理機能を実現するディジタル回路とクロック信号擾乱検出用のアナログ回路とが混在した回路又はチップを製造する必要が生じ、汎用性及びコスト的に不利な制約を受けることになる。
【００１３】
本発明は、汎用的なディジタル集積回路、ＡＳＩＣ（Application Specified IC）、ＦＰＧＡ（Field Programmable Gate Array）のチップデバイス等のディジタル回路装置において、クロック信号の擾乱を検出する機能をディジタル回路で構成し、低コストでディジタル回路装置内の誤動作又は信号誤りを検出することができ、信頼性を高めることができるディジタル回路装置を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明によるクロック信号の擾乱検出機能を備えたディジタル回路装置は、（１）クロック信号に同期して動作するフリップフロップ回路と組合せ論理回路とから構成され、所定のサイクリックディジタル信号パターンを生成する信号パターン生成回路と、クロック信号に同期して動作するフリップフロップ回路と組合せ論理回路とから構成され、前記信号パターン生成回路から出力される所定のサイクリックディジタル信号パターンの規則性をチェックする信号パターン妥当性確認回路とを備え、前記信号パターン生成回路又は信号パターン妥当性確認回路のフリップフロップ回路に擾乱検出対象のクロック信号を入力し、前記信号パターン妥当性確認回路から出力されるチェック結果を基にクロック信号の擾乱発生を検出する手段を備えたものである。
【００１５】
また、（２）擾乱検出対象のクロック信号が入力され、該クロック信号に同期してカウント値を歩進させるカウンタと、前記擾乱検出対象のクロック信号とは異なり、かつ擾乱検出対象のクロック信号より高速の他系のクロック信号を用い、前記カウンタから出力されるカウント値をサンプリングし、サンプリングされたカウント値の連続性及び同一カウント値の出力継続時間を監視するカウント値妥当性確認回路とを備え、前記カウント値妥当性確認回路においてサンプリングした前記カウンタ出力のカウント値の不連続の検出、又は該カウンタ出力の同一カウント値の出力継続時間の異常の検出により、クロック信号の擾乱発生を検出する手段を備えたものである。
【００１６】
また、（３）クロック信号に同期して動作するフリップフロップ回路と組合せ論理回路とから構成され、所定のサイクリックディジタル信号パターンを生成する信号パターン生成回路と、クロック信号に同期して動作するフリップフロップ回路と組合せ論理回路とから構成され、前記信号パターン生成回路から出力される所定のサイクリックディジタル信号パターンの規則性をチェックする信号パターン妥当性確認回路とを備え、前記信号パターン生成回路又は信号パターン妥当性確認回路のフリップフロップ回路に擾乱検出対象のクロック信号を入力し、前記信号パターン妥当性確認回路から出力されるチェック結果を基にクロック信号の擾乱発生を検出する手段と、擾乱検出対象のクロック信号が入力され、該クロック信号に同期してカウント値を歩進させるカウンタと、前記擾乱検出対象のクロック信号とは異なり、かつ擾乱検出対象のクロック信号より高速の他系のクロック信号を用い、前記カウンタから出力されるカウント値をサンプリングし、サンプリングされたカウント値の連続性及び同一カウント値の出力継続時間を監視するカウント値妥当性確認回路とを備え、前記カウント値妥当性確認回路においてサンプリングした前記カウンタ出力のカウント値の不連続の検出、又は該カウンタ出力の同一カウント値の出力継続時間の異常の検出により、クロック信号の擾乱発生を検出する手段とを備えたものである。
【発明の効果】
【００１７】
本発明によれば、擾乱検出対象のクロック信号に同期して動作する信号パターン生成回路と信号パターン妥当性確認回路とを用い、信号パターン生成回路から出力される信号パターンの規則性をチェックしてクロック信号の擾乱発生を検出することにより、アナログ回路等の特別な回路を必要とせずに汎用のディジタル回路素子を用いて低コストの回路構成でクロック信号の擾乱発生を検出することができる。
【００１８】
また、擾乱検出対象のクロック信号でカウンタのカウント値を歩進させ、他系のクロック信号を用いて該カウント値をサンプリングし、そのサンプリングカウント値の連続性及び同一カウント値の出力継続時間を監視してクロック信号の擾乱発生を検出することにより、アナログ回路等の特別な回路を必要とせずに汎用のディジタル回路素子を用いて低コストの回路構成でクロック信号の擾乱発生を検出することができ、更に、上記の信号パターン生成回路と信号パターン妥当性確認回路とによるクロック信号擾乱発生検出手段と組み合わせることにより、より精度良くクロック信号の擾乱発生を検出することが可能となる。
【００１９】
更に、前記クロック信号擾乱発生検出手段によってクロック信号の擾乱発生が検出されたとき、該クロック信号擾乱発生検出手段が搭載されているデバイスの本来の機能を実現するディジタル回路装置の信号出力を遮断する手段、クロック信号の擾乱発生による異常をプロセッサに通知する手段、又はクロック信号の擾乱発生による異常を表示する手段等を具備することにより、ディジタル回路装置全体への悪影響を最小限に留め、ディジタル回路装置の信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００２０】
図１は本発明による第１の実施形態の擾乱検出の回路構成の説明図である。本発明による第１の実施形態の擾乱検出の回路構成は、同図（ａ）に示すように、信号パターン生成回路１−１と信号パターン妥当性確認回路１−２とから構成される。信号パターン生成回路１−１は、擾乱検出の対象のクロック信号に同期して所定の規則的なサイクリックディジタル信号パターンを生成する。
【００２１】
信号パターン妥当性確認回路１−２は、同じく擾乱検出の対象のクロック信号に同期して、信号パターン生成回路１−１から出力されるサイクリックディジタル信号パターンが所定の規則性と合致するか否かをチェックし、所定の規則性に合致する場合はクロック信号の擾乱無し、所定の規則性に合致しない場合はクロック信号の擾乱有りと判定して、クロック信号の擾乱発生の検出結果を出力する。
【００２２】
信号パターン生成回路１−１及び信号パターン妥当性確認回路１−２は、それぞれ、図１の（ｂ）に示すような複数のフリップフロップ回路（ＦＦ）１−３と組み合わせ論理回路１−４とによって構成され、各フリップフロップ回路（ＦＦ）１−３のクロック端子に擾乱検出対象のクロック信号ＣＬＫを入力する。これらの回路には擬似雑音（ＰＮ）符号生成回路等を利用することができる。
【００２３】
上記の信号パターン生成回路１−１及び信号パターン妥当性確認回路１−２を構成する個々のフリップフロップ回路（ＦＦ）１−３を、クロック擾乱検出対象のデバイス内のディジタル回路装置の特定のブロック又は回路装置全体に分散させて配置し、各々のフリップフロップ回路（ＦＦ）１−３のクロック端子に、擾乱検出の対象のクロック信号を加える。
【００２４】
これらのフリップフロップ回路（ＦＦ）１−３及び組み合わせ論理回路１−４は、本来の処理機能を実現する回路装置のフリップフロップ回路及び組み合わせ論理回路とは別個に新たに配置する。或いは、それらを新たに配置する構成に代えて、本来の処理機能を実現する回路装置のフリップフロップ回路及び組み合わせ論理回路の中から、動作を一時的に停止し待機中の状態にあるフリップフロップ回路及び組み合わせ論理回路を、上記信号パターン生成回路１−１及び信号パターン妥当性確認回路１−２のフリップフロップ回路（ＦＦ）１−３及び組み合わせ論理回路１−４として機能するように切替えて使用する構成とすることもできる。
【００２５】
上記の擾乱検出用の各フリップフロップ回路（ＦＦ）は、図２の（ａ）に示すように、デバイスチップ等のクロック擾乱検出対象エリア内のディジタル回路に分散配置し、該エリア内の随所のクロック信号を上記の擾乱検出用の各フリップフロップ回路（ＦＦ）のクロック端子に入力し、これら分散配置したフリップフロップ回路（ＦＦ）により、信号パターン生成回路１−１及び信号パターン妥当性確認回路１−２を構成し、信号パターン妥当性確認回路から出力される不一致検出結果を基に、該検出対象エリア内のクロック信号の擾乱を検出する。
【００２６】
また、図２の（ｂ）に示すように、クロック信号源となる１つのクロックバッファ増幅器２−１からツリー状に分散してクロックバッファ増幅器２−２，２−３，２−４，・・・が配置され、各クロックバッファ増幅器２−２，２−３，２−４，・・・からクロック信号が供給されている場合、各クロックバッファ増幅器２−２，２−３，２−４，・・・のそれぞれの出力信号の少なくとも１つが上記の検出用のフリップフロップ回路（ＦＦ）のクロック端子に入力されるように接続する。また、１クロックバッファ増幅器当たりの擾乱検出用フリップフロップ回路（ＦＦ）の接続数がほぼ均等なるようにクロック信号を分散接続する。
【００２７】
信号パターン生成回路と信号パターン妥当性確認回路とを用いたクロック信号擾乱を検出するメカニズムについて説明する。クロック信号の擾乱の発生は、デバイス内部にてクロック信号の擾乱が発生する場合と、該デバイスへの入力クロック信号が擾乱を起こしている場合とがある。
【００２８】
デバイスへの入力クロック信号は安定しており、デバイス内部にてクロック信号の擾乱が発生する場合、その原因としては電源経由又は特定の外部端子経由でノイズ等が混入することによりクロック信号に擾乱が発生ことがあるが、ノイズの進入経路やデバイスの構造によって、デバイスのダイ全体に亘ってクロック信号が擾乱する場合と、ダイの一部分のみに擾乱が発生する場合とがある。
【００２９】
クロック信号の擾乱検出は、基本的に信号パターン生成回路及び信号パターン妥当性確認回路のフリップフロップ回路の内の１つにでも、また、１度でも他のフリップフロップ回路のクロック信号と異なるクロック信号で動作するフリップフロップ回路が有れば、信号パターン生成回路で生成される信号パターンと、信号パターン妥当性確認回路で予期している信号パターンとに不一致を生じ、その不一致を検出することにより、クロック信号の擾乱発生を検出することができる。
【００３０】
図３に、クロック信号擾乱が発生した場合の各フリップフロップ回路に入力されるクロック信号波形の例を示す。同図の（ａ）に示すようにポイントＡの箇所でクロック信号に擾乱が発生した場合、各フリップフロップ回路ＦＦ１，ＦＦ２，ＦＦ３に入力されるクロック信号は、例えば同図の（ｂ）に示すような波形となり、各フリップフロップ回路ＦＦ１，ＦＦ２，ＦＦ３で異なるクロック信号が入力され、信号パターン生成回路で生成される信号パターンと、信号パターン妥当性確認回路で予期している信号パターンとの間に不一致を生じ、その不一致検出によりクロック信号の擾乱発生が検出される。
【００３１】
１つのデバイス内でクロック信号の擾乱が生じた場合、同一のクロックバッファ増幅器によってドライブされている同一領域のクロック信号が入力されるフリップフロップ回路は、全て同じような確率でクロック擾乱の影響を受けるという特性があるので、クロック同期式の信号パターン生成回路及びそのパターンをチェックする信号パターン妥当性確認回路を構成する各フリップフロップ回路（ＦＦ）を、互いに異なるクロックバッファ増幅器によりドライブされるクロック信号に接続するように、デバイスエリア内に分散配置することにより、各クロックバッファ増幅器から出力されるクロック信号の全てについて偏りなく精度よく擾乱検出を行うことが可能となる。
【００３２】
しかし、上記信号パターン生成回路及び信号パターン妥当性確認回路によるクロック信号擾乱検出手段は、信号パターン生成回路及び信号パターン妥当性確認回路における擬似雑音（ＰＮ）符号パターン発生回路の同じ次数位置のフリップフロップ回路（ＦＦ）に同時期に同様の擾乱クロック信号が入力された場合は、信号パターン生成回路及び信号パターン妥当性確認回路で、同様の一致した誤動作を起こすため、不一致検出によるクロック信号の擾乱を検出することはできない。
【００３３】
そこで、上記の信号パターン生成回路及び信号パターン妥当性確認回路によるクロック信号擾乱検出手段とは別に、以下に説明する本発明の第２の実施形態による銃ロック信号擾乱検出手段を設けることにより上記の問題を解決する。本発明の第２の実施形態による銃ロック信号擾乱検出手段は、クロック信号のカウント値の妥当性を基にクロック信号の擾乱検出を行うものである。
【００３４】
図４に本発明によるクロックのカウント値の妥当性を基にクロック信号の擾乱検出を行う構成を示す。このクロック信号擾乱検出の構成は、フリップフロップ回路（図示省略）等により構成されるカウンタ４−１と、該カウンタ４−１のカウント値をサンプリングしその妥当性をチェックするカウント値妥当性確認回路４−２とから構成される。
【００３５】
カウンタ４−１のクロック端子に擾乱検出対象のクロック信号を入力し、カウンタ４−１はクロック信号が入力される度にそのエッジ部でカウント値を歩進させる。一方、カウント値妥当性確認回路４−２には、擾乱検出対象のクロック信号とは異なる他系のクロック信号をクロック端子に入力し、カウンタ４−１から出力されるカウント値をサンプリングしてその連続性及びそのカウント値の出力継続時間を監視することにより、クロック信号の擾乱の検出を行う。
【００３６】
図５の（ａ）及び（ｂ）にクロック信号擾乱検出の具体例を示す。同図の（ｉ）はカウンタ４−１に入力される擾乱検出対象のクロック信号の波形を示す。同図の（ii）はカウンタ４−１から出力されるカウント値を示す。同図の（iii）はカウント値妥当性確認回路４−２に入力される他系のクロック信号を示す。他系のクロック信号として、擾乱検出対象のクロック信号より周波数が高いものを使用する。
【００３７】
同図の（iv）はカウント値妥当性確認回路４−２で観測されるカウンタ４−１の各カウント値の出力継続時間を示す。この出力継続時間は、カウンタ４−１から同一のカウント値が出力されている期間に、他系のクロック信号が入力される度にカウント値妥当性確認回路４−２内のカウント値を歩進させることにより測定する。
【００３８】
同図の（v）は、カウント値妥当性確認回路４−２において、カウンタ４−１のカウント値の出力を、他系のクロック信号の立ち上がりエッジでサンプリングしたときのカウント値を示す。同図に示す例では、カウンタ４−１のカウント値“３”がサンプリングされた後に、“４”が飛ばされ、次のサンプリング値が“５”となっている。
【００３９】
図５の（ａ）に示した例では、図のＢの点で検出対象クロック信号に擾乱が発生し、この擾乱によってカウンタ４−１のカウント値が歩進し、カウント値“４”が瞬間的に出力される。しかし、カウンタ４−１からカウント値“４”が出力される時間幅は、他系のクロック信号の１周期の時間幅より短いため、図５（ａ）の（iv）に示すように、カウント値“４”の出力継続時間としては無視され出力されない。
【００４０】
しかし、同図（ａ）の（v）に示すように、カウンタ４−１のカウント値“３”の次にカウント値“５”がサンプリングされ、サンプル値が不連続な値となることから、サンプル値の連続性を監視することにより、クロック信号の擾乱発生が検出される。
【００４１】
一方、図５の（ｂ）に示すように、図のＣの点で検出対象クロック信号に擾乱が発生し、この擾乱によってカウンタ４−１のカウント値が歩進し、カウント値“４”が、他系のクロック信号の１周期の時間幅より長い時間出力される場合、同図の（ｂ）の（iv）に示すように、カウンタ４−１のカウント値“４”の出力継続時間が、他系のクロック信号によるカウントで“１”と短い時間幅となり、擾乱を生じないときの出力継続時間に比べて短いことから、クロック信号の擾乱発生を検出することができる。
【００４２】
なお、同図の（ｂ）の（v）に示すように、カウンタ４−１のカウント値のサンプル値は連続した値となり、この連続性の監視によってはクロック信号の擾乱発生を検出することはできないが、カウンタ４−１のカウント値の出力継続時間の監視と、カウンタ４−１のカウント値のサンプル値の連続性の監視とを行うことにより、クロック信号の擾乱によるカウンタ４−１の誤動作出力の時間幅が、他系のクロック信号の１周期の時間幅より短い場合でも長い場合でも、クロック信号擾乱発生を検出することができる。
【００４３】
なお、デバイスへの入力される外部からのクロック信号に擾乱を生じる場合でも、デバイス内部でクロック信号を分配するために使用されている各クロックバッファ増幅器の特性のばらつきによっては、デバイスのダイ全体に亘ってクロック信号に擾乱が発生する場合と、ダイの一部分のみに擾乱が発生する場合とがあり得るが、この何れの場合でもクロック信号の擾乱検出手段は、デバイス内部でクロックが擾乱する場合と同様の手段で検出することが可能である。
【００４４】
これらのクロック信号擾乱検出用の回路は、非常に小規模なディジタル論理回路を追加するだけで構成することができ、元々の本来の機能回路に影響を及ぼすことなく実装可能である。また、擾乱検出対象のデバイスにおけるフリップフロップ回路等のクロック同期動作回路の配置分布に合わせて、クロック信号擾乱検出用フリップフロップ回路を分散配置することにより、より確度の高いクロック信号擾乱による回路誤動作の検出が可能となる。
【実施例】
【００４５】
図６は本発明のクロック信号擾乱検出手段をデバイスチップに組み込んだ構成例を示す。同図はデバイスチップ内でのクロック信号擾乱検出回路とその擾乱検出結果を出力してデバイスチップの誤動作に対する具体的な対処例を示している。同図に示す実施例では、クロック信号擾乱の検出対象のエリアを、クロック信号系ＣＬＫ＿Ｂのブロックエリアとしている。
【００４６】
同図に示すように、クロック信号系ＣＬＫ＿Ｂのブロックエリア内に、信号パターン生成回路及び信号パターン妥当性確認回路を構成するフリップフロップ回路ＦＦ１〜ＦＦ１０を分散配置する。なお、フリップフロップ回路ＦＦ１〜ＦＦ５は信号パターン生成回路６−１を構成し、フリップフロップ回路ＦＦ６〜ＦＦ１０は信号パターン妥当性確認回路６−２を構成する。それらは共に、５次の擬似雑音（ＰＮ）符号サイクリックパターン生成回路を利用することにより構成される。
【００４７】
信号パターン生成回路６−１及び信号パターン妥当性確認回路６−２のフリップフロップ回路（ＦＦ）を、検出対象ブロックエリア内に（或いはクロック信号ツリー内に）均等に配置することによって、クロック擾乱検出効果をより高くすることができる。信号パターン生成回路６−１及び信号パターン妥当性確認回路６−２の複数の（本実施例の場合、計１０個）のフリップフロップ回路（ＦＦ）の何れか１つでもクロック信号の擾乱により異常な動作を起こすと、信号パターン妥当性確認回路６−２はエラー値を出力する。
【００４８】
また、擾乱検出対象のクロック信号系ＣＬＫ＿Ｂを、そのカウント値のサンプリングにより擾乱発生を検出する手段６−３に入力する。クロックカウント値のサンプリングにより擾乱発生を検出する手段６−３は、図４に示した回路構成と同様の構成を備え、入力されるクロック信号系ＣＬＫ＿Ｂのエッジ部でカウンタを歩進させるカウンタ６−３１と、該カウンタのカウント出力を他系のクロック信号ＣＬＫ＿Ｄの周期でサンプリングし、そのサンプル値の継続時間及び連続性を監視することにより、クロック信号系ＣＬＫ＿Ｂの擾乱を検出するカウント値妥当性確認回路６−３２とを備える。
【００４９】
信号パターン妥当性確認回路６−２又はカウント値妥当性確認回路６−３２からエラー値が出力された場合、クロック信号擾乱検出対象ブロックエリア内の本来の機能を実現する何れかのフリップフロップ回路も異常動作を起こしているものと見なし、当該ブロックエリアの本来の機能部からの出力される信号も異常値として出力されていると判断し、次段ブロックへ悪影響を及ぼさないように、当該ブロックエリアの機能部からの信号出力を遮断（マスク）する。
【００５０】
また、クロック信号擾乱（エラー）発生を示す信号をレジスタに表示し、それを通知するための割込み信号をプロセッサに対して発生し、或いは発光ダイオード（ＬＥＤ）の点灯によるアラーム表示を行う構成とすることも可能である。複数のクロック信号系を擾乱検出対象とする場合は、上述の検出回路と同様の検出回路をそのクロック信号系の数だけ備えることとなる。
【００５１】
以下に、本発明の特徴点を付記として記す。
【００５２】
（付記１）クロック信号に同期して動作するフリップフロップ回路と組合せ論理回路とから構成され、所定のサイクリックディジタル信号パターンを生成する信号パターン生成回路と、クロック信号に同期して動作するフリップフロップ回路と組合せ論理回路とから構成され、前記信号パターン生成回路から出力される所定のサイクリックディジタル信号パターンの規則性をチェックする信号パターン妥当性確認回路とを備え、前記信号パターン生成回路又は信号パターン妥当性確認回路のフリップフロップ回路に擾乱検出対象のクロック信号を入力し、前記信号パターン妥当性確認回路から出力されるチェック結果を基にクロック信号の擾乱発生を検出する手段を備えたことを特徴とするクロック信号の擾乱検出機能を備えたディジタル回路装置。
【００５３】
（付記２）擾乱検出対象のクロック信号が入力され、該クロック信号に同期してカウント値を歩進させるカウンタと、前記擾乱検出対象のクロック信号とは異なり、かつ擾乱検出対象のクロック信号より高速の他系のクロック信号を用い、前記カウンタから出力されるカウント値をサンプリングし、サンプリングされたカウント値の連続性及び同一カウント値の出力継続時間を監視するカウント値妥当性確認回路とを備え、前記カウント値妥当性確認回路においてサンプリングした前記カウンタ出力のカウント値の不連続の検出、又は該カウンタ出力の同一カウント値の出力継続時間の異常の検出により、クロック信号の擾乱発生を検出する手段を備えたことを特徴とするクロック信号の擾乱検出機能を備えたディジタル回路装置。
【００５４】
（付記３）クロック信号に同期して動作するフリップフロップ回路と組合せ論理回路とから構成され、所定のサイクリックディジタル信号パターンを生成する信号パターン生成回路と、クロック信号に同期して動作するフリップフロップ回路と組合せ論理回路とから構成され、前記信号パターン生成回路から出力される所定のサイクリックディジタル信号パターンの規則性をチェックする信号パターン妥当性確認回路とを備え、前記信号パターン生成回路又は信号パターン妥当性確認回路のフリップフロップ回路に擾乱検出対象のクロック信号を入力し、前記信号パターン妥当性確認回路から出力されるチェック結果を基にクロック信号の擾乱発生を検出する手段と、擾乱検出対象のクロック信号が入力され、該クロック信号に同期してカウント値を歩進させるカウンタと、前記擾乱検出対象のクロック信号とは異なり、かつ擾乱検出対象のクロック信号より高速の他系のクロック信号を用い、前記カウンタから出力されるカウント値をサンプリングし、サンプリングされたカウント値の連続性及び同一カウント値の出力継続時間を監視するカウント値妥当性確認回路とを備え、前記カウント値妥当性確認回路においてサンプリングした前記カウンタ出力のカウント値の不連続の検出、又は該カウンタ出力の同一カウント値の出力継続時間の異常の検出により、クロック信号の擾乱発生を検出する手段と、を備えたことを特徴とするクロック信号の擾乱検出機能を備えたディジタル回路装置。
【００５５】
(付記４）前記信号パターン生成回路又は信号パターン妥当性確認回路のフリップフロップ回路を、同一デバイスチップの全体に分散配置したことを特徴とする付記１又は３に記載のクロック信号の擾乱検出機能を備えたディジタル回路装置。
【００５６】
（付記５）前記信号パターン生成回路又は信号パターン妥当性確認回路のフリップフロップ回路を、同一デバイスチップ内のブロック毎にそれぞれ配置したことを特徴とする付記１又は３に記載のクロック信号の擾乱検出機能を備えたディジタル回路装置。
【００５７】
（付記６）前記クロック信号の擾乱発生を検出する手段により、クロック信号の擾乱発生が検出されたときに、該クロック信号擾乱発生検出手段が搭載されているデバイスの本来の機能を実現するディジタル回路装置の信号出力を遮断する手段を備えたことを特徴とする付記１乃至５の何れかに記載のクロック信号の擾乱検出機能を備えたディジタル回路装置。
【００５８】
(付記７）前記クロック信号の擾乱発生を検出する手段により、クロック信号の擾乱発生が検出されたときに、該クロック信号擾乱発生検出手段が搭載されているデバイスの本来の機能を実現するディジタル回路装置を強制的に復旧させる手段を備えたことを特徴とする付記１乃至６の何れかに記載のクロック信号の擾乱検出機能を備えたディジタル回路装置。
【００５９】
（付記８）前記クロック信号の擾乱発生を検出する手段により、クロック信号の擾乱発生が検出されたときに、クロック信号の擾乱発生による異常をプロセッサに通知する手段を備えたことを特徴とする付記１乃至７の何れかに記載のクロック信号の擾乱検出機能を備えたディジタル回路装置。
【００６０】
（付記９）前記クロック信号の擾乱発生を検出する手段により、クロック信号の擾乱発生が検出されたときに、クロック信号の擾乱発生による異常を表示する手段を備えたことを特徴とする付記１乃至８の何れかに記載のクロック信号の擾乱検出機能を備えたディジタル回路装置。
【図面の簡単な説明】
【００６１】
【図１】本発明による第１の実施形態の擾乱検出の回路構成の説明図である。
【図２】本発明の擾乱検出用のフリップフロップ回路（ＦＦ）を分散配置した態様を示す図である。
【図３】クロック信号擾乱が発生した場合の各フリップフロップ回路に入力されるクロック信号波形の例を示す図である。
【図４】本発明による第２の実施形態の擾乱検出の回路構成の説明図である。
【図５】本発明のクロックカウンタ出力によるクロック信号擾乱検出の具体例を示す図である。
【図６】本発明のクロック信号擾乱検出手段をデバイスチップに組み込んだ構成例を示す図である。
【図７】従来の信号誤りを検出する回路構成を示す図である。
【符号の説明】
【００６２】
１−１  信号パターン生成回路
１−２  信号パターン妥当性確認回路
１−３  フリップフロップ回路（ＦＦ）
１−４  組み合わせ論理回路
【図１】
2005092303.tif 000003
【図２】
2005092303.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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