(57)【要約】【課題】コストを低減する。【解決手段】訂正無しの場合は、例えば、第１層配線Ｌ１ａ及び第１層配線Ｌ１ｃ、第１層配線Ｌ１ｂ及び第１層配線Ｌ１ｄを形成し、第１層配線の上層に第２層配線Ｌ２ａ及び第２層配線Ｌ２ｃ、第２層配線Ｌ２ｂと第２層配線Ｌ２ｄとを形成し、第２層配線の上層に第３層配線Ｌ３ａ及び第３層配線Ｌ３ｃ、第３層配線Ｌ３ｂ及び第３層配線Ｌ３ｄを形成し、第３層配線の上層に第４層配線Ｌ４ｅ及び第４層配線Ｌ４ｆを形成して、版数情報設定レジスタ２と低電位保持回路８との接続を完了させると共に、高電位保持回路５と入力回路１２との接続を完了させる。訂正有りの場合は、例えば第１配線層で、変更が行われたときは、第１層配線Ｌ１ａ及び第１層配線Ｌ１ｃの中間部を削除し、第１層配線Ｌ１ａ及び第１層配線Ｌ１ｃの版数情報設定レジスタ２側を接続して、版数情報設定レジスタ２と高電位保持回路５とを接続し、版数情報設定レジスタ２が保持する情報を「０」から「１」に変更して、版数を増加させる。【選択図】図１
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【特許請求の範囲】
【請求項１】
同一品種で機能変更を行った半導体集積回路又は該半導体集積回路を構成する機能ブロックを識別するための版数情報を管理する版数情報管理回路の実装方法であって、
半導体チップ上に、半導体集積回路本体を構成する回路素子又は機能ブロックの入出力端子を形成すると共に、前記版数情報管理回路を構成し前記版数情報を格納するための複数のレジスタと、前記複数のレジスタのうち、所定の前記レジスタを第１の電位に保持するための第１の電位保持回路と、所定の前記レジスタを前記第１の電位よりも低い第２の電位に保持するための第２の電位保持回路とを形成する第１のステップと、
多層構造の配線層を形成して、前記入出力端子間を接続すると共に、前記複数のレジスタのうち、所定の前記レジスタと、前記第１の電位保持回路又は前記第２の電位保持回路とを、所定の前記各レジスタに格納された情報の組合せが前記版数情報を表すように接続する第２のステップとを含み、
前記第２のステップでは、前記多層構造の全配線層のうち、前記入出力端子間の接続を行うための配線経路に含まれる所定の配線層を経由して、前記レジスタと前記第１の電位保持回路又は前記第２の電位保持回路とを接続する
ことを特徴とする半導体集積回路への版数情報管理回路の実装方法。
【請求項２】
前記第２のステップでは、前記入出力端子間の接続を行うための配線経路に含まれる所定の前記配線層で、前記入出力端子間の接続関係の変更を行う場合は、同時に、所定の前記配線層で、所定の前記レジスタと、前記第１の電位保持回路又は前記第２の電位保持回路との間で、接続替えを行うことによって、前記版数情報の改訂を行うことを特徴とする請求項１記載の半導体集積回路への版数情報管理回路の実装方法。
【請求項３】
前記第２のステップでは、所定の前記レジスタと、前記第１の電位保持回路又は前記第２の電位保持回路との間の接続は、前記多層構造の全ての配線層を経由して行うことを特徴とする請求項１又は２記載の半導体集積回路への版数情報管理回路の実装方法。
【請求項４】
前記第２のステップでは、所定の前記入出力端子間の接続は、前記多層構造の全ての配線層を経由して行うことを特徴とする請求項１、２又は３記載の半導体集積回路への版数情報管理回路の実装方法。
【請求項５】
前記入出力端子間の接続を行うための配線経路に含まれる所定の前記配線層は、前記入出力端子間の接続関係の変更箇所としての可能性のある配線層として予め設定されていることを特徴とする請求項１乃至４のいずれか１に記載の半導体集積回路への版数情報管理回路の実装方法。
【請求項６】
前記第１のステップでは、前記各レジスタに対して、専用の前記第１の電位保持回路及び前記第２の電位保持回路が対応付けられて配置されることを特徴とする請求項１乃至５のいずれか１に記載の半導体集積回路への版数情報管理回路の実装方法。
【請求項７】
前記第１のステップで、前記レジスタと、前記第１の電位保持回路又は前記第２の電位保持回路とを互いに隣接させて配置し、
前記第２のステップで、前記入出力端子間の接続関係の変更を行わない場合には、前記レジスタと、前記第２の電位保持回路又は前記第１の電位保持回路とを、第１の配線経路に沿った第１の配線によって接続し、前記第１の電位保持回路又は前記第２の電位保持回路には、第２の配線経路に沿った第２の配線を接続し、
前記第１及び第２の配線を、前記多層構造の全ての配線層を経由させると共に、所定の離隔を保った状態で互いに隣接させて配置し、
前記入出力端子間の接続関係の変更を所定の前記配線層で行う場合には、所定の前記レジスタに接続された前記第１の配線と、対応する前記第２の配線とを、所定の前記配線層で切断した後、前記レジスタ側で前記第１及び第２の配線を接続して、前記レジスタと、前記第１の電位保持回路又は前記第２の電位保持回路と接続する
ことを特徴とする請求項６記載の半導体集積回路への版数情報管理回路の実装方法。
【請求項８】
前記複数のレジスタは、少なくとも予め設定された最大版数に対応した数設けられ、前記複数のレジスタのうちの所定のレジスタが、前記第１の電位保持回路に接続された場合には、対応する前記版数情報を表すことを特徴とする請求項１乃至７のいずれか１に記載の半導体集積回路への版数情報管理回路の実装方法。
【請求項９】
前記各レジスタは、１ビットの情報を格納することを特徴とする請求項１乃至８のいずれか１に記載の半導体集積回路への版数情報管理回路の実装方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体集積回路への版数情報管理回路の実装方法に係り、例えば、ＬＳＩ等の半導体集積回路に実装され、同一品種で機能変更を行った半導体集積回路を識別するための版数情報を保持して管理する半導体集積回路への版数情報管理回路の実装方法に関する。
【背景技術】
【０００２】
大規模集積回路（ＬＳＩ）、超大規模集積回路（ＶＬＳＩ）、あるいは超々大規模集積回路（ＵＬＳＩ）等の半導体集積回路は、近年、高集積化、高密度化が進められるのに伴って、百万個以上のトランジスタから構成されるものが実現可能となっている。
中央処理装置（ＣＰＵ）、記憶装置（ＲＯＭ、ＲＡＭ）、バッファ、各種の信号処理を行う複数個の周辺装置等をバスや信号線等を介して接続して構成したシステムを、１個の半導体チップ内に組み込んだシステムＬＳＩがその一例である。
【０００３】
このようなシステムＬＳＩに例えば論理的誤りが検出された場合に、このＬＳＩを再度作り直さなくても、簡単な配線の変更等によって、論理的誤りの訂正が可能となることがある。
例えば、図１０に示すように、基板上の所定の領域に、インスタンスとしてのレジスタ１０１，１０２，１０３、ＯＲ回路１０４、ＡＮＤ回路１０５、レジスタ１０６，１０７が形成され、レジスタ１０１，１０２とＯＲ回路１０４の入力側とが接続され、レジスタ１０２，１０３とＡＮＤ回路１０５の入力側とが接続され、ＯＲ回路１０４の出力側とレジスタ１０６とが接続され、ＡＮＤ回路１０５の出力側とレジスタ１０７とが接続されているものとする。
レジスタ１０６に格納されるデータは、レジスタ１０１，１０２の出力をＯＲ回路１０４によってＯＲ演算した結果であり、レジスタ１０７に格納されるデータは、レジスタ１０２，１０３の出力をＡＮＤ回路１０５によってＡＮＤ演算した結果である。
【０００４】
ここで、論理的に誤りがあったとする。すなわち、ＡＮＤ回路１０５には、レジスタ１０２，１０３の出力ではなく、図１１に示すように、ＯＲ回路１０４の演算結果と、レジスタ１０３の出力とが入力されるように接続されていなければならなかったものとする。
この場合は、同図に示すように、レジスタ１０２とＡＮＤ回路１０５の入力側との接続を断って、ＯＲ回路１０４の出力側とＡＮＤ回路１０５の入力側との接続を追加することによって論理的な誤りを訂正することができる。
【０００５】
ところで、ＬＳＩは、多層配線構造を有しており、例えば、図１２に示すように、ＬＳＩを構成する回路素子やマクロセル等の機能ブロックの入出力端子が形成された端子形成層Ｍ０と、入出力端子同士を接続するための配線が行われる第１配線層Ｍ１，第２配線層Ｍ２，第３配線層Ｍ３，第４配線層Ｍ４とを備えてなっている。
例えば、同図に示すように、任意の回路素子１０８，１０９同士を接続する場合、回路素子１０８の出力端子１０８ｂと回路素子１０９の入力端子１０８ａとを、第１配線層Ｍ１，第２配線層Ｍ２，第３配線層Ｍ３，第４配線層Ｍ４を用いて配線して接続する。
ここで、例えば、回路素子１０８，１０９間の上方の第１配線層Ｍ１，第２配線層Ｍ２，第３配線層Ｍ３上に、それぞれ他の配線（同図中太破線によって示す）が形成されている場合には、これらの配線を避けるために、第１配線層Ｍ１，第２配線層Ｍ２，第３配線層Ｍ３，第４配線層Ｍ４を経由して配線を行う。
【０００６】
図１０の回路図に示すような回路は、実際には、図１３に示すように、基板上１１１に、回路素子としてのレジスタ１０２や、ＯＲ回路１０４、ＡＮＤ回路１０５、レジスタ１０６等が配置され、各配線層Ｍ１（Ｍ２，Ｍ３，Ｍ４）に配線が形成されてそれそれ接続されてなっている。
訂正前の各回路素子間の接続関係について説明する。同図に示すように、レジスタ１０２とＯＲ回路１０４とは、第１配線層Ｍ１上の配線Ｎ１ａ、第２配線層Ｍ２上の配線Ｎ２ａ、第３配線層Ｍ３上の配線Ｎ３ａ、第４配線層Ｍ４上の配線Ｎ４ａ、第３配線層Ｍ３上の配線Ｎ３ｂ、第２配線層Ｍ２上の配線Ｎ２ｂ、第１配線層Ｍ１上の配線Ｎ１ｂを経由して接続されている。
【０００７】
また、レジスタ１０２とＡＮＤ回路１０５とは、第１配線層Ｍ１上の配線Ｎ１ａ、第２配線層Ｍ２上の配線Ｎ２ａ、第３配線層Ｍ３上の配線Ｎ３ａ、第４配線層Ｍ４上の配線Ｎ４ａ、第３配線層Ｍ３上の配線Ｎ３ｃ、第２配線層Ｍ２上の配線Ｎ２ｃ、第１配線層Ｍ１上の配線Ｎ１ｃを経由して接続されている。
また、ＯＲ回路１０４とレジスタ１０６とは、第１配線層Ｍ１上の配線Ｎ１ｄ、第２配線層Ｍ２上の配線Ｎ２ｄ、第３配線層Ｍ３上の配線Ｎ３ｄ、第４配線層Ｍ４上の配線Ｎ４ｂ、第３配線層Ｍ３上の配線Ｎ３ｅ、第２配線層Ｍ２上の配線Ｎ２ｅ、第１配線層Ｍ１上の配線Ｎ１ｅを経由して接続されている。
【０００８】
訂正後の各回路素子間の接続関係は、図１４に示すように、第４配線層Ｍ４上の配線の一部が削除し、替わりに一部が追加されたものである。
すなわち、同図に示すように、レジスタ１０２とＡＮＤ回路１０５の入力側とは、第４配線層Ｍ４上の配線Ｎ４ａの一部配線Ｎ４ａｍ（図１３参照）が削除されることによって、接続が断たれている。
また、ＯＲ回路１０４の出力側とＡＮＤ回路１０５の入力側とは、第４配線層Ｍ４上の配線Ｎ４ｂの一部配線Ｎ４ｂｍが追加されたことによって、新たに接続されている。
また、レジスタ１０２とＯＲ回路１０４との接続関係、及びＯＲ回路１０４とレジスタ１０６との接続関係の変更はない。
【０００９】
このように、最上層の第４配線層Ｍ４の配線の変更によって、論理的誤りの訂正が可能となる。
上述したように他の配線を避けるためのみならず、訂正を容易とするために、予め、各回路素子や配線の配置位置を工夫しておく技術が提案されている。
例えば、訂正や変更が生じ易いと予測される箇所（領域）には、接続対象の回路素子同士を隣接配置したり、配線を可能な限り多くの配線層を経由させると共に、互いに所定の離隔を保たせた配線対を各配線層に形成するようにする。
これによって、例えば論理的誤りが検出されたＬＳＩを新たに作り直すことなく、例えば最上層の配線を若干変更するのみで、既に形成された部分を無駄にすることがないので、コストを低減することができる。
【００１０】
ところで、上述したＬＳＩは、例えば回路素子間の配線の誤りの修正や、若干機能を変更するような修正を行った場合に、同一品種で機能変更を行ったＬＳＩを識別するための版数情報を保持し、読み出すことができるように、版数情報管理回路を備えている（例えば、特許文献１、特許文献２参照。）。
この版数情報管理回路１１２は、図１５及び図１６に示すように、高電位保持回路１１３と、低電位保持回路１１４と、版数情報記憶レジスタ１１５，１１６と、版数情報出力部１１７とを有してなっている。
【００１１】
高電位保持回路１１３は、電源に接続されて、版数情報記憶レジスタ１１５，１１６に高電位を与えるための回路であり、例えば所定の回路素子１１８に接続されていると共に、必要に応じて版数情報記憶レジスタ１１５，１１６に接続される。
低電位保持回路１１４は、接地に接続されて、版数情報記憶レジスタ１１５，１１６に低電位を与えるための回路であり、初期状態では、版数情報記憶レジスタ１１５，１１６に接続されている。
【００１２】
また、版数情報記憶レジスタ１１５，１１６は、高電位保持回路１１３又は低電位保持回路１１４に接続され、「０」又は「１」の１ビットのデータを保持するレジスタである。
また、版数情報出力部１１７は、版数情報記憶レジスタ１１５，１１６からそれそれ１ビットのデータを読み出して版数情報として出力する回路である。
版数情報記憶レジスタ１１５，１１６の出力値ｂ０，ｂ１の組合せによって、版数が表現される。例えば、出力値ｂ０，ｂ１がそれぞれ「０」，「０」の場合は、版数は「０」（初期状態）、改版されて、出力値ｂ０，ｂ１がそれぞれ「０」，「１」の場合は、版数は「１」、出力値ｂ０，ｂ１がそれぞれ「１」，「０」の場合は、版数は「２」、出力値ｂ０，ｂ１がそれぞれ「１」，「１」の場合は、版数は「３」とされる。
【００１３】
図１５の回路図に示すような回路は、実際には、図１７に示すように、基板上１１１に、回路素子としての高電位保持回路１１３や、低電位保持回路１１４、版数情報記憶レジスタ１１５，１１６等が配置され、例えば配線層Ｍ１，Ｍ２に配線が形成されてそれそれ接続されてなっている。
訂正前の各回路素子間の接続関係について説明する。同図に示すように、低電位保持回路１１４と版数情報記憶レジスタ１１５とは、第１配線層Ｍ１上の配線Ｐ１ａ、第２配線層Ｍ２上の配線Ｐ２ａ、第１配線層Ｍ１上の配線Ｐ１ｂを経由して接続されている。
【００１４】
また、低電位保持回路１１４と版数情報記憶レジスタ１１６とは、第１配線層Ｍ１上の配線Ｐ１ａ、Ｐ１ｃ、第２配線層Ｍ２上の配線Ｐ２ｂ、第１配線層Ｍ１上の配線Ｐ１ｄを経由して接続されている。
また、高電位保持回路１１３と回路素子１１８とが、第１配線層Ｍ１上の配線Ｐ１ｅ、第２配線層Ｍ２上の配線Ｐ２ｃ、第１配線層Ｍ１上の配線Ｐ１ｆを経由して接続されている。
これによって、版数情報記憶レジスタ１１５，１１６の出力値ｂ０，ｂ１は、それぞれ「０」，「０」となり、版数は「０」である。
【００１５】
例えばマクロセルを構成する所定の回路素子同士の接続関係を変更する必要がある場合に、版数を初期状態の「０」から改訂後の「１」に変更しようとするときは、図１８に示すように、第１配線層Ｍ１上の配線の一部が削除し、替わりに一部が追加して、版数情報管理回路１１２を構成する回路素子間の接続関係を変更する。
すなわち、同図に示すように、低電位保持回路１１４と版数情報記憶レジスタ１１６とは、第１配線層Ｍ１上の配線Ｐ１ｃ（図１７参照）が削除されることによって、接続が断たれている。
【００１６】
また、高電位保持回路１１３と版数情報記憶レジスタ１１６とは、第１配線層Ｍ１上の配線Ｐ１ｇが追加されたことによって、新たに接続されている。
また、低電位保持回路１１４と版数情報記憶レジスタ１１５との接続関係、及び高電位保持回路１１３と回路素子１１８との接続関係の変更はない。
これによって、版数情報記憶レジスタ１１５，１１６の出力値ｂ０，ｂ１は、それぞれ「０」，「１」となり、版数は「１」である。
このように、第１配線層Ｍ１の配線の変更によって、改版を示す版数情報の変更がなされる。
【特許文献１】特開平２−２６６４３０号公報
【特許文献２】特開平３−８８３６１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
解決しようとする問題点は、上記従来技術では、ＬＳＩの例えばマクロセルの所定の配線層の一部を変更（追加又は削除）するのにともなって、版数情報管理回路の配線層の一部を変更する場合に、両者の配線層が異なっているので、それぞれの配線層について、変更のためのマスクデータを作成し、かつ、フォトマスクを作成しなけらればならなくなるので、コストが嵩むという点である。
【課題を解決するための手段】
【００１８】
上記課題を解決するために、請求項１記載の発明は、同一品種で機能変更を行った半導体集積回路又は該半導体集積回路を構成する機能ブロックを識別するための版数情報を管理する版数情報管理回路の実装方法に係り、半導体チップ上に、半導体集積回路本体を構成する回路素子又は機能ブロックの入出力端子を形成すると共に、上記版数情報管理回路を構成し上記版数情報を格納するための複数のレジスタと、上記複数のレジスタのうち、所定の上記レジスタを第１の電位に保持するための第１の電位保持回路と、所定の上記レジスタを上記第１の電位よりも低い第２の電位に保持するための第２の電位保持回路とを形成する第１のステップと、多層構造の配線層を形成して、上記入出力端子間を接続すると共に、上記複数のレジスタのうち、所定の上記レジスタと、上記第１の電位保持回路又は上記第２の電位保持回路とを、所定の上記各レジスタに格納された情報の組合せが上記版数情報を表すように接続する第２のステップとを含み、 上記第２のステップでは、上記多層構造の全配線層のうち、上記入出力端子間の接続を行うための配線経路に含まれる所定の配線層を経由して、上記レジスタと上記第１の電位保持回路又は上記第２の電位保持回路とを接続することを特徴としている。
【００１９】
また、請求項２記載の発明は、請求項１記載の半導体集積回路への版数情報管理回路の実装方法に係り、上記第２のステップでは、上記入出力端子間の接続を行うための配線経路に含まれる所定の上記配線層で、上記入出力端子間の接続関係の変更を行う場合は、同時に、所定の上記配線層で、所定の上記レジスタと、上記第１の電位保持回路又は上記第２の電位保持回路との間で、接続替えを行うことによって、上記版数情報の改訂を行うことを特徴としている。
【００２０】
また、請求項３記載の発明は、請求項１又は２記載の半導体集積回路への版数情報管理回路の実装方法に係り、上記第２のステップでは、所定の上記レジスタと、上記第１の電位保持回路又は上記第２の電位保持回路との間の接続は、上記多層構造の全ての配線層を経由して行うことを特徴としている。
【００２１】
また、請求項４記載の発明は、請求項１、２又は３記載の半導体集積回路への版数情報管理回路の実装方法に係り、上記第２のステップでは、所定の上記入出力端子間の接続は、上記多層構造の全ての配線層を経由して行うことを特徴としている。
【００２２】
また、請求項５記載の発明は、請求項１乃至４のいずれか１に記載の半導体集積回路への版数情報管理回路の実装方法に係り、上記入出力端子間の接続を行うための配線経路に含まれる所定の上記配線層は、上記入出力端子間の接続関係の変更箇所としての可能性のある配線層として予め設定されていることを特徴としている。
【００２３】
また、請求項６記載の発明は、請求項１乃至５のいずれか１に記載の半導体集積回路への版数情報管理回路の実装方法に係り、上記第１のステップでは、上記各レジスタに対して、専用の上記第１の電位保持回路及び上記第２の電位保持回路が対応付けられて配置されることを特徴としている。
【００２４】
また、請求項７記載の発明は、請求項６記載の半導体集積回路への版数情報管理回路の実装方法に係り、上記第１のステップで、上記レジスタと、上記第１の電位保持回路又は上記第２の電位保持回路とを互いに隣接させて配置し、上記第２のステップで、上記入出力端子間の接続関係の変更を行わない場合には、上記レジスタと、上記第２の電位保持回路又は上記第１の電位保持回路とを、第１の配線経路に沿った第１の配線によって接続し、上記第１の電位保持回路又は上記第２の電位保持回路には、第２の配線経路に沿った第２の配線を接続し、上記第１及び第２の配線を、上記多層構造の全ての配線層を経由させると共に、所定の離隔を保った状態で互いに隣接させて配置し、上記入出力端子間の接続関係の変更を所定の上記配線層で行う場合には、所定の上記レジスタに接続された上記第１の配線と、対応する上記第２の配線とを、所定の上記配線層で切断した後、上記レジスタ側で上記第１及び第２の配線を接続して、上記レジスタと、上記第１の電位保持回路又は上記第２の電位保持回路と接続することを特徴としている。
【００２５】
また、請求項８記載の発明は、請求項１乃至７のいずれか１に記載の半導体集積回路への版数情報管理回路の実装方法に係り、上記複数のレジスタは、少なくとも予め設定された最大版数に対応した数設けられ、上記複数のレジスタのうちの所定のレジスタが、上記第１の電位保持回路に接続された場合には、対応する上記版数情報を表すことを特徴としている。
【００２６】
また、請求項９記載の発明は、請求項１乃至８のいずれか１に記載の半導体集積回路への版数情報管理回路の実装方法に係り、上記各レジスタは、１ビットの情報を格納することを特徴としている。
【発明の効果】
【００２７】
この発明の構成によれば、半導体集積回路本体の所定の配線の一部を変更（追加又は削除）するのにともなって、版数情報管理回路の配線の一部を変更する場合に、変更する箇所の配線層を同層とすることができるので、例えば、変更のためのマスクデータを別々に作成する必要がなく、かつ、同一のフォトマスクを用いることができるので、コストを低減することができる。
【発明を実施するための最良の形態】
【００２８】
半導体集積回路本体の変更と、対応する版数情報管理回路の変更とが、同層の配線層で実行可能とされていることによって、コストを低減するという目的を実現した。
【実施例】
【００２９】
図１は、この発明の一実施例である半導体集積回路への版数情報管理回路の形成方法を説明するための説明図、図２は、同版数情報管理回路の構成を示すブロック図、図３は、同版数情報管理回路を構成する各版数情報設定レジスタの出力と、版数情報エンコード部の出力との間の関係を示す図、図４は、同半導体集積回路の構成を示すブロック図、図５は、同半導体集積回路への版数情報管理回路の形成方法を説明するための説明図、図６は、同版数情報管理回路の構成を示すブロック図、また、図７乃至図９は、同半導体集積回路への版数情報管理回路の形成方法を説明するための説明図である。
【００３０】
まず、訂正が行われない場合の（すなわち、版数０（初期状態）の場合の）版数情報（ＨＷレビジョン（Hard Ware Revision）情報）を管理する版数情報管理回路の形成方法について、図１及び図２を用いて説明する。
この例では、４層の配線層を形成し、各層の配線層を形成する度に、検証を行い、例えば論理的誤りが検出された場合に、マクロセル（機能ブロック）等を構成する回路素子間の接続関係の訂正を行い、同層の版数情報管理回路を構成する配線で接続関係の訂正を行う。
なお、図１中、格子状に配置された点線群は、回路素子や配線の基板上の位置等を示すために描いた座標表示用補助線で、実際に形成されているものではない。
【００３１】
図１及び図２に示すように、基板１上に、版数情報設定レジスタ２，３，４と、各版数情報設定レジスタ２（３，４）に対応した高電位保持回路（第１の電位保持回路）５（６，７）及び低電位保持回路（第２の電位保持回路）８（９，１１）と、入力回路１２，１３，１４と、版数情報エンコード部１５と、版数情報記憶レジスタ１６，１７と、版数情報出力部１８とを形成する。
この例では、図１に示すように、版数情報設定レジスタ２と高電位保持回路５とは、基板１上に、矢印ｘに示す向きに沿って相隣るように配置される。また、低電位保持回路８と入力回路１２とは、版数情報設定レジスタ２及び高電位保持回路５と所定距離離れた箇所に、矢印ｘに示す向きに沿って相隣るように配置される。版数情報設定レジスタ３，４についても同様である。
【００３２】
版数情報設定レジスタ２（３，４）は、高電位保持回路５（６，７）又は低電位保持回路８（９，１１）に接続され、「０」又は「１」の１ビットのデータを保持するレジスタである。
また、高電位保持回路５（６，７）は、電源に接続されて、版数情報設定レジスタ２（３，４）に高電位を与えるための回路であり、低電位保持回路８（９，１１）は、接地に接続されて、版数情報設定レジスタ２（３，４）に低電位を与えるための回路である。また、入力回路１２（１３，１４）は、高電位保持回路５（６，７）又は低電位保持回路８（９，１１）からの出力を受ける回路である。
【００３３】
また、版数情報エンコード部１５は、各版数情報設定レジスタ２（３，４）から、それぞれ１ビットのデータを受け取り、版数を示す対応する２ビットのデータを出力する回路である。
また、版数情報記録レジスタ１６，１７は、版数情報エンコード部１５から出力されたデータのうち、それぞれ、出力値ｂ０、出力値ｂ１の１ビットデータを受け取って保持するレジスタである。
また、版数情報出力部１８は、版数情報格納レジスタ（レジスタ）１６，１７からそれそれ１ビットのデータを読み出して版数情報として出力する回路である。
なお、版数情報設定レジスタ２，３，４や、高電位保持回路５，６，７、低電位保持回路８，９，１１等の各単位回路の入出力端子は、同層に形成されるものとする。
【００３４】
次に、図１に示すように、版数情報設定レジスタ２と低電位保持回路８との接続経路を構成する第１層配線Ｌ１ａ，Ｌ１ｂを形成すると共に、高電位保持回路５と入力回路１２との接続経路を構成するための第１層配線Ｌ１ｃ，Ｌ１ｄを形成する。
すなわち、版数情報設定レジスタ２の入出力端子に、ビアコンタクト（層間配線）を介して接続するように、第１層配線Ｌ１ａを同図中矢印ｙに示す向きに沿って低電位保持回路８に向けて形成し、かつ、低電位保持回路８の入出力端子に、ビアコンタクトを介して接続するように、第１層配線Ｌ１ｂを矢印ｙに示す向きに沿って版数情報設定レジスタ２に向けて形成する。
【００３５】
さらに、高電位保持回路５の入出力端子に、ビアコンタクトを介して接続するように、第１層配線Ｌ１ｃを矢印ｙに示す向きに沿って入力回路１２に向けて形成し、かつ、入力回路１２の入出力端子に、ビアコンタクトを介して接続するように、第１層配線Ｌ１ｄを矢印ｙに示す向きに沿って高電位保持回路５に向けて形成する。
ここで、第１層配線Ｌ１ａと第１層配線Ｌ１ｃとは、所定の離隔を保った状態で互いに平行に配置されている。同様に、第１層配線Ｌ１ｂと第１層配線Ｌ１ｄとも、所定の離隔を保った状態で互いに平行に配置されている。
【００３６】
次に、第１層配線Ｌ１ａ，Ｌ１ｂ，Ｌ１ｃ，Ｌ１ｄの上に絶縁層を介して、版数情報設定レジスタ２と低電位保持回路８との接続経路を構成する第２層配線Ｌ２ａ，Ｌ２ｂを形成すると共に、高電位保持回路５と入力回路１２との接続経路を構成する第２層配線Ｌ２ｃ，Ｌ２ｄを形成する。
すなわち、第１層配線Ｌ１ａの端部に、ビアコンタクトを介して接続するように、第２層配線Ｌ２ａを同図中矢印ｘに示す向きに沿って低電位保持回路８に向けて形成し、かつ、第１層配線Ｌ１ａの端部に、ビアコンタクトを介して接続するように、第２層配線Ｌ２ｂを矢印ｘに示す向きに沿って版数情報設定レジスタ２に向けて形成する。
【００３７】
さらに、第１層配線Ｌ１ｃの端部に、ビアコンタクトを介して接続するように、第２層配線Ｌ２ｃを矢印ｘに示す向きに沿って入力回路１２に向けて形成し、かつ、第１層配線Ｌ１ｄの端部に、ビアコンタクトを介して接続するように、第２層配線Ｌ２ｄを矢印ｘに示す向きに沿って高電位保持回路５に向けて形成する。
ここで、第２層配線Ｌ２ａと第２層配線Ｌ２ｃとは、所定の離隔を保った状態で互いに平行に配置されている。同様に、第２層配線Ｌ２ｂと第２層配線Ｌ２ｄとも、所定の離隔を保った状態で互いに平行に配置されている。
【００３８】
次に、第２層配線Ｌ２ａ，Ｌ２ｂ，Ｌ２ｃ，Ｌ２ｄの上に絶縁層を介して、版数情報設定レジスタ２と低電位保持回路８との接続経路を構成する第３層配線Ｌ３ａ，Ｌ３ｂを形成すると共に、高電位保持回路５と入力回路１２との接続経路を構成する第３層配線Ｌ３ｃ，Ｌ３ｄを形成する。
すなわち、第２層配線Ｌ２ａの端部に、ビアコンタクトを介して接続するように、第３層配線Ｌ３ａを同図中矢印ｙに示す向きに沿って低電位保持回路８に向けて形成し、かつ、第２層配線Ｌ２ａの端部に、ビアコンタクトを介して接続するように、第３層配線Ｌ３ｂを矢印ｙに示す向きに沿って版数情報設定レジスタ２に向けて形成する。
【００３９】
さらに、第２層配線Ｌ２ｃの端部に、ビアコンタクトを介して接続するように、第３層配線Ｌ３ｃを矢印ｙに示す向きに沿って入力回路１２に向けて形成し、かつ、第２層配線Ｌ３ｄの端部に、ビアコンタクトを介して接続するように、第３層配線Ｌ３ｄを矢印ｙに示す向きに沿って高電位保持回路５に向けて形成する。
ここで、第３層配線Ｌ３ａと第３層配線Ｌ３ｃとは、所定の離隔を保った状態で互いに平行に配置されている。同様に、第３層配線Ｌ３ｂと第３層配線Ｌ３ｄとも、所定の離隔を保った状態で互いに平行に配置されている。
【００４０】
次に、第３層配線Ｌ３ａ，Ｌ３ｂ，Ｌ３ｃ，Ｌ３ｄの上に絶縁層を介して、版数情報設定レジスタ２と低電位保持回路８との接続経路を構成する第４層配線Ｌ４ｅを形成して、版数情報設定レジスタ２と低電位保持回路８との接続を完了させると共に、高電位保持回路５と入力回路１２との接続経路を構成する第３層配線Ｌ４ｆを形成して、高電位保持回路５と入力回路１２との接続を完了させる。
すなわち、第３層配線Ｌ３ａ，Ｌ３ｂ端部に、ビアコンタクトを介して接続するように、第４層配線Ｌ４ｅを同図中矢印ｘに示す向きに沿って形成し、かつ、第３層配線Ｌ３ｃ、Ｌ３ｄの端部に、ビアコンタクトを介して接続するように、第４層配線Ｌ４ｆを矢印ｘに示す向きに沿って形成する。
ここで、第４層配線Ｌ４ｅと第４層配線Ｌ４ｆとは、所定の離隔を保った状態で互いに平行に配置されている。
このようにして、版数情報設定レジスタ２と低電位保持回路８、高電位保持回路５と入力回路１２は、共に、全ての層配線を経由するように、かつ、それぞれの接続経路を構成する配線は、互いに所定の離隔を保って隣接して平行配置されるように形成される。
【００４１】
同様にして、版数情報設定レジスタ３（４）と低電位保持回路９（１１）、高電位保持回路６（７）と入力回路１３（１４）についても、４層の層配線を用いて接続がなされる。
さらに、版数情報設定レジスタ２，３，４と版数情報エンコード部１５、版数情報エンコード部１５と版数情報記憶レジスタ１６，１７、版数情報記憶レジスタ１６，１７と版数情報出力部１８とについても接続がなされ、版数情報管理回路１９が形成される。
このようにして形成された版数情報管理回路１９は、版数情報設定レジスタ２，３，４と、各版数情報設定レジスタ２（３，４）に対応した高電位保持回路５（６，７）及び低電位保持回路８（９，１１）と、入力回路１２，１３，１４と、版数情報エンコード部１５と、版数情報記憶レジスタ１６，１７と、版数情報出力部１８とを有してなっている。
【００４２】
版数情報エンコード部１５において、図３に示すように、版数情報設定レジスタ２，３，４の出力値ｒ１，ｒ２，ｒ３が、それぞれ、「０」、「０」、「０」のとき、版数情報エンコード部１５出力値ｂ０，ｂ１が、それぞれ「０」、「０」となって、版数「０」（初期状態）を示す。
また、版数情報設定レジスタ２，３，４の出力値ｒ１，ｒ２，ｒ３が、それぞれ、「１」、「０」、「０」のとき、版数情報エンコード部１５の出力値ｂ０，ｂ１が、それぞれ「０」、「１」となって、版数「１」を示す。
【００４３】
また、版数情報設定レジスタ３，４の出力値ｒ２，ｒ３が、それぞれ、「１」、「０」のとき、版数情報エンコード部１５の出力値ｂ０，ｂ１が、それぞれ「１」、「０」となって、版数「２」を示す。
ここで、版数情報設定レジスタ２の出力値ｒ１は、「０」であっても、「１」であっても、出力値ｂ０，ｂ１の組合せは変化しない。同図で、「Ｄ．Ｃ．（Don‘t  Care）」は、版数情報エンコード部１５の出力値ｂ０，ｂ１の組合せが、版数情報設定レジスタ２（３，４）の出力値ｒ１（ｒ２，ｒ３）に無関係であることを意味している。
【００４４】
また、版数情報設定レジスタ４の出力値ｒ３が、「１」のとき、版数情報エンコード部１５の出力値ｂ０，ｂ１が「１」、「１」となって、版数「３を」示す。ここで、版数情報設定レジスタ２，３の出力値ｒ１，ｒ２は、それそれ、「０」であっても、「１」であっても、出力値ｂ０，ｂ１の組合せは変化しない。
ここでは、各版数情報設定レジスタ２（３，４）は、低電位保持回路８（９，１１）に接続され、全てデータ「０」が保持され、版数情報エンコード部１５の出力値ｂ０，ｂ１は共に「０」であり、版数情報出力部１８からは、版数「０」が出力される。
【００４５】
版数情報管理回路１９の形成と同時に、マクロセル等も形成され、半導体集積回路２１が製造される。
この例の半導体集積回路２１は、図４に示すように、例えばシステムＬＳＩ等の半導体チップであり、基板１上のコア領域２２に配置され、ＳＲＡＭやＤＲＡＭ等の特定の機能を有する複数のマクロセル２３，２３，…と、基板１上の周辺領域２４に配置されたインタフェース回路２５，２５，…と、半導体集積回路本体の版数情報を保持する版数情報管理回路１９とを備えてなっている。
【００４６】
なお、各マクロセル２３の周囲には、マクロセル２３を取り囲むようにシールド部（不図示）が形成されている。
また、この例半導体集積回路２１は、多層層配線構造を有し、背景技術の項で述べた技術と同様に、マクロセル２３やインタフェース回路２５を構成する回路素子等のうち、所定の回路素子間を接続するための接続経路は、全ての層配線を経由するように形成されている。
これに対応して、版数情報管理回路１９を構成する版数情報設定レジスタ２（３，４）と、高電位保持回路５（６，７）又は低電位保持回路８（９，１１）とを接続するための接続経路は、上述したように、４層の全ての層配線を経由するように形成されている。
【００４７】
次に、例えばマクロセルを構成する回路素子間の接続関係の訂正に伴って、同層の版数情報管理回路を構成する層配線で接続関係の訂正を行って改版が行われる場合の（すなわち、版数１以降の場合の）版数情報管理回路の形成方法について、図５乃至図９を用いて説明する。
まず、訂正が行われない場合と同様に、図５及び図６に示すように、基板１上に、版数情報設定レジスタ２，３，４と、各版数情報設定レジスタ２（３，４）に対応した高電位保持回路５（６，７）及び低電位保持回路８（９，１１）と、入力回路１２，１３，１４と、版数情報エンコード部１５と、版数情報記憶レジスタ１６，１７と、版数情報出力部１８とを形成する。
【００４８】
次に、図５に示すように、版数情報設定レジスタ２と低電位保持回路８との接続経路を構成する第１層配線Ｌ１ａ，Ｌ１ｂを形成すると共に、高電位保持回路５と入力回路１２との接続経路を構成するための第１層配線Ｌ１ｃ，Ｌ１ｄを形成し、第２層以降の配線も同様にして行う。ここで、版数情報管理回路１９の形成と同時に、マクロセル等も形成される。
検証の結果、例えばマクロセルで、回路素子間を接続するための接続経路が、全ての層配線を経由するように形成された箇所で、論理的な誤りが発見され、背景技術の項で述べたように、マクロセルを構成する回路素子間の接続関係を第１層で訂正した場合には、これに伴って、同層の版数情報管理回路を構成する第１層配線で接続関係の訂正を行って改版を行う。
【００４９】
例えば、同図に示すように、第１層配線Ｌ１ａ，Ｌ１ｂの中間部をそれそれ除去して、第１層配線Ｌ１ｅ，Ｌ１ｆ，Ｌ１ｇ，Ｌ１ｈを残し、第１層配線Ｌ１ｅと第１層配線Ｌ１ｆとを第１層配線Ｌ１ｐによって接続し、かつ、第１層配線Ｌ１ｅと第１層配線Ｌ１ｈとを第１層配線Ｌ１ｑによって接続する。
これによって、版数情報設定レジスタ２は、図６に示すように、高電位保持回路５に接続され、版数情報設定レジスタ２．３．４の出力値ｒ１，ｒ２，ｒ３が、それぞれ、「１」、「０」、「０」となって、出力値ｂ０，ｂ１が「０」、「１」となり、版数情報出力部１８からは、版数「１」が出力されることとなる。
これによって、入力回路１２と低電位保持回路８とが接続される。このように、第１層配線でのみ接続関係の訂正が行われた場合には、版数情報出力部１８からは、版数「１」が出力されることとなる。
【００５０】
また、例えばマクロセルで、回路素子間を接続するための接続経路が、全ての層配線を経由するように形成された箇所で、論理的な誤りが発見され、マクロセルを構成する回路素子間の接続関係を第２層で訂正した場合には、これに伴って、同層の版数情報管理回路を構成する第２層配線で接続関係の訂正を行って改版を行う。
すなわち、図７に示すように、第２層配線Ｌ２ａ，Ｌ２ｂの中間部をそれそれ除去して、第２層配線Ｌ２ｅ，Ｌ２ｆ，Ｌ２ｇ，Ｌ２ｈを残し、第２層配線Ｌ２ｅと第２層配線Ｌ２ｆとを第２層配線Ｌ２ｐによって接続し、かつ、第２層配線Ｌ２ｅと第２層配線Ｌ２ｈとを第２層配線Ｌ２ｑによって接続する。
これによって、版数情報設定レジスタ２は、図６に示すように、高電位保持回路５に接続され、版数情報設定レジスタ２．３．４の出力値ｒ１，ｒ２，ｒ３が、それぞれ、「１」、「０」、「０」となって、出力値ｂ０，ｂ１が「０」、「１」となり、版数情報出力部１８からは、版数「１」が出力されることとなる。
【００５１】
また、例えばマクロセルで、回路素子間を接続するための接続経路が、全ての層配線を経由するように形成された箇所で、論理的な誤りが発見され、マクロセルを構成する回路素子間の接続関係を第３層で訂正した場合には、これに伴って、同層の版数情報管理回路を構成する第３層配線で接続関係の訂正を行って改版を行う。
すなわち、図８に示すように、第３層配線Ｌ３ａ，Ｌ３ｂの中間部をそれそれ除去して、第３層配線Ｌ３ｅ，Ｌ３ｆ，Ｌ ３ｈ，Ｌ２ｈを残し、第３層配線Ｌ３ｅと第３層配線Ｌ３ｆとを第３層配線Ｌ３ｐによって接続し、かつ、第３層配線Ｌ３ｅと第３層配線Ｌ３ｈとを第３層配線Ｌ３ｑによって接続する。
これによって、版数情報設定レジスタ２は、図６に示すように、高電位保持回路５に接続され、版数情報設定レジスタ２．３．４の出力値ｒ１，ｒ２，ｒ３が、それぞれ、「１」、「０」、「０」となって、出力値ｂ０，ｂ１が「０」、「１」となり、版数情報出力部１８からは、版数「１」が出力されることとなる。
【００５２】
また、例えばマクロセルで、回路素子間を接続するための接続経路が、全ての層配線を経由するように形成された箇所で、論理的な誤りが発見され、マクロセルを構成する回路素子間の接続関係を第４層で訂正した場合には、これに伴って、同層の版数情報管理回路を構成する第４層配線で接続関係の訂正を行って改版を行う。
すなわち、図９に示すように、第４層配線Ｌ４ｅ，Ｌ４ｆの中間部をそれそれ除去して、第４層配線Ｌ４ｇ，Ｌ４ｈ，Ｌ ４ｐ，Ｌ４ｑを残し、第４層配線Ｌ４ｇと第４層配線Ｌ４ｈとを第４層配線Ｌ４ｒによって接続し、かつ、第４層配線Ｌ４ｐと第４層配線Ｌ４ｑとを第４層配線Ｌ４ｓによって接続する。
これによって、版数情報設定レジスタ２は、図６に示すように、高電位保持回路５に接続され、版数情報設定レジスタ２，３，４の出力値ｒ１，ｒ２，ｒ３が、それぞれ、「１」、「０」、「０」となって、出力値ｂ０，ｂ１が「０」、「１」となり、版数情報出力部１８からは、版数「１」が出力されることとなる。
【００５３】
また、２度目の修正を、層配線の訂正によって行った場合には、版数情報設定レジスタ３が、高電位保持回路６に接続され、版数情報設定レジスタ３の出力値ｒ２が、「１」となって、出力値ｂ０，ｂ１が「１」、「０」となり、版数情報出力部１８からは、版数「２」が出力されることとなる。
さらに、３度目の修正を、層配線の訂正によって行った場合には、版数情報設定レジスタ４が、高電位保持回路７に接続され、版数情報設定レジスタ４の出力値ｒ３が、「１」となって、出力値ｂ０，ｂ１が「１」、「１」となり、版数情報出力部１８からは、版数「３」が出力されることとなる。
【００５４】
このように、この例の構成によれば、半導体集積回路の所定の層配線の一部を変更するのにともなって、版数情報管理回路の層配線の一部を変更する場合に、両者の層配線が形成された配線層を同層とすることができるので、それぞれの配線層について、別々にマスクデータを作成する必要がなく、同一のフォトマスクを用いることができるので、コストを低減することができる。
また、複数の配線層で訂正を行う場合には、単一の版数情報設定レジスタについてのみ接続を変更すれば足りるので、簡単に版数を改訂することができる。
【００５５】
以上、この発明の実施例を図面を参照して詳述してきたが、具体的な構成はこの実施例に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもこの発明に含まれる。
例えば、上述した実施例では、版数情報管理回路の配線について、全配線層を経由させる場合について述べたが、版数情報管理回路の配線は、必ずしも全配線層を経由させなくても良い。例えば、最上層を必ず経由するようにし、マクロセルの端子間の配線も、所定の配線については、最上層を必ず経由するようにしても良い。
また、各レジスタに対して、専用の高電位保持回路及び低電位保持回路を対応付けて配置する場合について述べたが、共通としても良い。
また、配線層を４層とする場合について述べたが、５層以上でも良いし、３層以下であっても良い。
また、レジスタの数を３つとする場合について述べたが、４つ以上であっても良い。
また、レジスタの出力値の一部を組合せによって版数の表現に無関係とする場合について述べたが、これを廃して表現可能な版数を増加させるようにしても良い。
また、入力回路は、他の回路素子を兼用しても良い。
また、コア領域に配置されるマクロセルとしては、例えば、ＳＲＡＭ等のメモリのマクロセルの他、ＣＰＵのマクロセル、グラフィック・ディスプレイ・コントローラのマクロセルも含んでいても良い。
また、半導体集積回路の全体としての版数情報の改訂を行う場合に限らず、半導体集積回路の版数情報は変更されなくても、半導体集積回路を構成する機能ブロックとしての例えばマクロセルの版数情報の改訂を行う場合にも適用することができる。このための版数情報管理回路は、マクロセル内に形成しても良いし、例えば基板上の周辺領域に形成しても良い。
【産業上の利用可能性】
【００５６】
最上層を形成した後に検証する場合のほか、一層毎に検証を行う場合に適用することができる。
【図面の簡単な説明】
【００５７】
【図１】この発明の一実施例である半導体集積回路への版数情報管理回路の形成方法を説明するための説明図である。
【図２】同版数情報管理回路の構成を示すブロック図である。
【図３】同版数情報管理回路を構成する各版数情報設定レジスタの出力と、版数情報エンコード部の出力との間の関係を示す図である。
【図４】同半導体集積回路の構成を示すブロック図である。
【図５】同半導体集積回路への版数情報管理回路の形成方法を説明するための説明図である。
【図６】同版数情報管理回路の構成を示すブロック図である。
【図７】同半導体集積回路への版数情報管理回路の形成方法を説明するための説明図である。
【図８】同半導体集積回路への版数情報管理回路の形成方法を説明するための説明図である。
【図９】同半導体集積回路への版数情報管理回路の形成方法を説明するための説明図である。
【図１０】従来技術を説明するための説明図である。
【図１１】従来技術を説明するための説明図である。
【図１２】従来技術を説明するための説明図である。
【図１３】従来技術を説明するための説明図である。
【図１４】従来技術を説明するための説明図である。
【図１５】従来技術を説明するための説明図である。
【図１６】従来技術を説明するための説明図である。
【図１７】従来技術を説明するための説明図である。
【図１８】従来技術を説明するための説明図である。
【符号の説明】
【００５８】
１      基板
２，３，４      版数情報設定レジスタ（レジスタ）
５，６，７      高電位保持回路（第１の電位保持回路）
８，９，１１      低電位保持回路（第２の電位保持回路）
１５      版数情報エンコード部
１６，１７      版数情報記憶レジスタ
１８      版数情報出力部
１９      版数情報管理回路
２１      半導体集積回路
２３      マクロセル（機能ブロック）
Ｌ１ａ，Ｌ１ｂ，Ｌ１ｃ，Ｌ１ｄ      第１層配線
Ｌ２ａ，Ｌ２ｂ，Ｌ２ｃ，Ｌ２ｄ      第２層配線
Ｌ３ａ，Ｌ３ｂ，Ｌ３ｃ，Ｌ３ｄ      第３層配線
Ｌ４ｅ，Ｌ４ｆ      第４層配線
【図１】
2005116902.tif 000003
【図２】
2005116902.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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