(57)【要約】 【課題】  一セルの面積を変更することなく、薄膜ヒータの駆動に必要な電力を供給するだけのトランジスタの面積を確保することができる発熱回路を提供する。【解決手段】  ロジック部１はＡＮＤゲートおよび記憶素子を有している。選択信号線バス２は、ロジック部１に信号を与える行信号線および列信号線を含んでいる。ゲート信号線バス３はロジック部１とＭＯＳアレイ４とを結んでいる。ＭＯＳアレイ４は薄膜ヒータおよび電界効果トランジスタを有しており、行列状に複数配置されている。ロジック部１はＭＯＳアレイ４の周囲に配置されている。【選択図】    図１
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【特許請求の範囲】
【請求項１】
通電時のジュール熱によって発熱する発熱素子と、該発熱素子を流れる電流のオンとオフとを制御するスイッチ素子と、該スイッチ素子に信号線を介して接続され、該スイッチ素子のオン状態およびオフ状態の切り替えを制御する切替制御素子と、特定の前記切替制御素子を選択する選択信号線とを具備する発熱回路において、
前記発熱素子および前記スイッチ素子を含み、平行四辺形の外形を持つ複数のセルと、前記切替制御素子および前記選択信号線とを分離して配置し、前記スイッチ素子および前記切替制御素子を前記信号線により接続した
ことを特徴とする発熱回路。
【請求項２】
前記スイッチ素子は電界効果トランジスタであり、
前記電界効果トランジスタのソース電極またはドレイン電極は前記発熱素子に接続され、
前記電界効果トランジスタのゲート電極は前記信号線を介して前記切替制御素子に接続されている
ことを特徴とする請求項１に記載の発熱回路。
【請求項３】
前記信号線は基準軸に対して平行または直角となる方向に伸びていることを特徴とする請求項１または請求項２に記載の発熱回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、導波路型光スイッチなどの駆動回路として用いられる発熱回路に係り、特に回路を構成する素子の配置の改良を図った発熱回路に関する。
【背景技術】
【０００２】
微小領域を加熱する用途で用いられる発熱素子として薄膜ヒータが提案されている。複数の薄膜ヒータを含むセルを行列状に配置した集積型の発熱回路は光通信システム用の導波路型光スイッチなどに応用されている。以下、発熱回路の導波路型光スイッチへの応用例について説明する。
【０００３】
導波路型光スイッチは、光通信システムにおいて通信路となる光路の切り替えを行う素子である。導波路型光スイッチにおいては、行方向に並ぶ複数の光導波路と列方向に並ぶ複数の光導波路とが交差し、この交差部に溝が設けられ、溝の上部に上記の発熱素子が配置されている。この溝の中には、屈折率が光導波路のコア部と同程度の液体が注入されている。この液体が交差部にある場合、光導波路中を通る光は液体を透過して同じ光導波路中を直進する。また、液体が発熱素子の通電加熱を受けた場合、液体は交差部から移動し、液体がなくなった交差部には空気が移動する。この状態では、光導波路中を通る光は溝の壁面で全反射し、他の光導波路中を進む。以上のようにして光路の切り替えが行われる。
【０００４】
図５は、上述した導波路型光スイッチに用いられる発熱回路の上面図である。なお、図中の各構成は簡略化のためにブロック図で描かれている。これは以後の説明に用いられる図面においても同様である。図において、８は電界効果トランジスタであり、薄膜ヒータ１１を流れる電流のオン／オフの切替を制御する。９はＡＮＤゲートであり、行および列を指定する信号パルスによって駆動され、記憶素子１０にセット信号パルスおよびリセット信号パルスを出力する。１０は記憶素子であり、セット信号パルスを受けてからリセット信号パルスを受けるまで、電界効果トランジスタ８のゲート端子にオン信号を出力する。
【０００５】
オン信号を受けた電界効果トランジスタ８はオン信号がリセットされるまでオンとなる。１４は発熱回路に必須な構成を含み、発熱回路の構成単位を示す単位セルである。図５においては、単位セル１４は電界効果トランジスタ８、ＡＮＤゲート９、記憶素子１０、薄膜ヒータ１１、および各部を結ぶ配線からなる。各セルは行列状に多数配置され、これら多数のセル間を結ぶように配線が設けられている。
【０００６】
図６は、図５を部分的に拡大した図である。電界効果トランジスタ８がｎチャネル型であればソース電極およびドレイン電極がそれぞれアース線１３および電源線６に接続され、またｐチャネル型であればソース電極およびドレイン電極がそれぞれ電源線６およびアース線１３に接続される。以下、電界効果トランジスタ８がｎチャネル型であるとして説明を行う。薄膜ヒータ１１の一端は電源線６に接続され、他端は電界効果トランジスタ８のドレイン端子に接続されている。電界効果トランジスタ８のソース端子はアース線１３に接続されており、ゲート端子は記憶素子１０の出力端子に接続されている。記憶素子１０の入力端子はＡＮＤゲート９の出力端子に接続されている。ＡＮＤゲート９の二つの入力端子はそれぞれ行入力信号線５と列入力信号線７とに接続されている。
【０００７】
行入力信号線５および列入力信号線７にパルス信号が入力されると、ＡＮＤゲート９の出力端子からセット信号パルスが出力される。記憶素子１０は入力端子にセット信号パルスを受けると、電界効果トランジスタ８のゲート端子にオン信号を出力する。電界効果トランジスタ８は、ゲート端子にこのオン信号が入力されると、オンとなる。電界効果トランジスタ８がオンになると、薄膜ヒータ１１を電流が流れ、通電加熱によって発熱する。再び行入力信号線５および列入力信号線７にパルス信号が入力されると、ＡＮＤゲート９の出力端子からリセット信号パルスが出力される。記憶素子１０にリセット信号パルスが入力されると、出力端子から出力されているオン信号がリセットされる。これにより、電界効果トランジスタ８はオフとなり、薄膜ヒータ１１を流れる電流が遮断される。
【０００８】
上述した導波路型光スイッチに応用される発熱回路においては、単位セルの一辺の長さは約２５０μｍである。従来、この発熱回路においては、薄膜ヒータ・電界効果トランジスタ・記憶素子を単位セル中に配置し、各単位セルを結ぶ配線を設け、全体を一つのチップに配置していた。
【０００９】
なお、特許文献１には、発熱素子を駆動源とする導波路型光スイッチが記載されている。
【特許文献１】特開２００１−３１１８８８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
発熱回路においては、薄膜ヒータの発熱による電界効果トランジスタや記憶素子の誤動作を防ぐため、薄膜ヒータと電界効果トランジスタ・記憶素子間に十分な距離を設けることが必要である。しかし、上述した導波路型光スイッチのように、セルのサイズが固定されているような場合には、薄膜ヒータと電界効果トランジスタ・記憶素子間に十分な距離を設けるために、電界効果トランジスタの面積が制限される。その結果、電界効果トランジスタは、薄膜ヒータに対して、所望の発熱量を得るのに必要な量の電流を供給することができないという問題があった。また、従来は、電界効果トランジスタおよび薄膜ヒータの耐圧と記憶素子およびＡＮＤゲートの耐圧とが異なることから、両者の間に分離領域を設けており、分離領域の面積分だけ利用可能なセルの面積が減少してしまうという問題があった。
【００１１】
発熱回路では薄膜ヒータ１個について駆動用のトランジスタが１個必要であり、トランジスタのオン／オフ状態を制御するための記憶素子が１個必要である。従来、薄膜ヒータ・トランジスタ・記憶素子が一組として同一セル内に近接して配置されていた。記憶素子とトランジスタとが分離されると、記憶素子の出力とトランジスタのゲート端子とを結ぶ配線の設計が複雑になり、誤配線となってしまう危険性もあった。
【００１２】
本発明は、上述した問題点に鑑みてなされたものであって、一セルの面積を変更することなく、薄膜ヒータの駆動に必要な電力を供給するだけのトランジスタの面積を確保することができる発熱回路を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明は上記の課題を解決するためになされたもので、請求項１に記載の発明は、通電時のジュール熱によって発熱する発熱素子と、該発熱素子を流れる電流のオンとオフとを制御するスイッチ素子と、該スイッチ素子に信号線を介して接続され、該スイッチ素子のオン状態およびオフ状態の切り替えを制御する切替制御素子と、特定の前記切替制御素子を選択する選択信号線とを具備する発熱回路において、前記発熱素子および前記スイッチ素子を含み、平行四辺形の外形を持つ複数のセルと、前記切替制御素子および前記選択信号線とを分離して配置し、前記スイッチ素子および前記切替制御素子を前記信号線により接続したことを特徴とする発熱回路である。
【００１４】
請求項２に記載の発明は、請求項１に記載の発熱回路において、前記スイッチ素子は電界効果トランジスタであり、前記電界効果トランジスタのソース電極またはドレイン電極は前記発熱素子に接続され、前記電界効果トランジスタのゲート電極は前記信号線を介して前記切替制御素子に接続されていることを特徴とする。
【００１５】
請求項３に記載の発明は、請求項１または請求項２に記載の発熱回路において、前記信号線は基準軸に対して平行または直角となる方向に伸びていることを特徴とする。
【発明の効果】
【００１６】
この発明によれば、薄膜ヒータおよび電界効果トランジスタを含むセルと記憶素子を含むロジック部とを分離して配置したので、一セルの面積を変更することなく、薄膜ヒータの駆動に必要な電力を供給するだけの電界効果トランジスタの面積を確保することができるという効果が得られる。また、薄膜ヒータおよび電界効果トランジスタとは耐圧が異なるロジック部をセルから分離したので、セル内に設ける分離領域の面積を減少させ、減少した分の面積を電界効果トランジスタの領域に充てることができるという効果も得られる。
また、配線を基準軸に対して平行または直交となるようにジグザグ状に配置したので、配線のエッチング時に断線を生じることがなくなるという効果が得られる。
【発明を実施するための最良の形態】
【００１７】
以下、図面を参照し、この発明を実施するための最良の形態について説明する。図１は、この発明の一実施の形態による発熱回路の構成を示すブロック図である。図において１はロジック部である。ロジック部１はＡＮＤゲートおよび記憶素子を有している。２は選択信号線バスであり、ロジック部１に信号を与える行信号線および列信号線を含んでいる。３はゲート信号線バスであり、ロジック部１とＭＯＳアレイ４とを結んでいる。ＭＯＳアレイ４は薄膜ヒータおよび電界効果トランジスタを有しており、行列状に複数配置されている。ロジック部１はＭＯＳアレイ４の周囲に配置されている。
【００１８】
発熱回路が導波路型光スイッチの駆動回路として用いられる場合、光スイッチの導波路同士の交差角は９０度とは限らず、用途によっては９０度以外の様々な角度があり得る。特に、導波路型光スイッチに多芯の光ファイバアレイを２入力２出力の計４本配置する場合には、各々の光スイッチアレイおよび発熱回路の外形を平行四辺形にすることが望ましい。くわえて、これらを導波路に直接接合することを想定すると、これらの外形をひし形状にすることがさらに望ましい。
【００１９】
一つのＭＯＳアレイ４には４行８列の電界効果トランジスタが含まれ、ＭＯＳアレイ４は４行４列に配置されているから、電界効果トランジスタは合計５１２個ある。一つのＭＯＳアレイ４のブロックに一つのロジック部１およびゲート信号線バス３が対応しており、合計１６個のロジック部１が配置されている。図１に示されるように、本実施形態による発熱回路は、ロジック部１がＭＯＳアレイ４の周囲に配置されていることを特徴とする。
【００２０】
図２は、上述したＭＯＳアレイ４の一つのブロックと、それに対応したロジック部１の構成を示すブロック図である。図の上部には４行８列の合計３２個の記憶素子１０が配置されている。ＡＮＤゲート９の二つの入力端子はそれぞれ行入力信号線５と列入力信号線７とに接続されている。記憶素子１０の入力端子はＡＮＤゲート９の出力端子に接続している。記憶素子１０の出力端子はゲート信号線１２に接続され、ゲート信号線１２は電界効果トランジスタ８のゲート端子と接続している。本実施形態においては、ゲート信号線１２は８本を一組として、記憶素子１０から電界効果トランジスタ８へ向かって配置されている。
【００２１】
電界効果トランジスタ８のソース端子はアース線に接続され、ドレイン端子は薄膜ヒータ１１の一端に接続されている。各電界効果トランジスタ８の間にはすき間を設け、ポリシリコンで構成されるゲート端子がこのすき間に設けられている。また、薄膜ヒータ１１の他端は電源線６に接続されている。薄膜ヒータ１１とゲート信号線１２との交差部は多層化され、両者は絶縁されている。
【００２２】
特定の薄膜ヒータ１１を駆動するためには、それに対応したＡＮＤゲート９に接続する行入力信号線５および列信号入力線７にパルス信号を与える。これにより、記憶素子１０の入力端子に入力パルス信号が与えられる。記憶素子１０の入力端子にセット信号パルスが入力されると、記憶素子１０はオン状態になり、入力端子にリセット信号パルスが入力されるまで電界効果トランジスタ８のゲート端子にオン信号を出力する。このオン信号はゲート信号線１２を介して電界効果トランジスタ８のゲート端子に入力される。オン信号を受けた電界効果トランジスタ８はオン信号が入力されている間オンとなり、これによって薄膜ヒータ１１に一定時間電流が流れ、薄膜ヒータ１１は通電時のジュール熱によって発熱する。
【００２３】
再び行入力信号線５および列信号入力線７にパルス信号が与えられると、記憶素子１０の入力端子にリセット信号パルスが入力される。記憶素子１０の入力端子にリセット信号パルスが入力されると、記憶素子１０はオフ状態になり、電界効果トランジスタ８のゲート端子に出力されていたオン信号はリセットされる。これにより電界効果トランジスタ８はオフとなり、薄膜ヒータ１１を流れていた電流が遮断される。
【００２４】
図３は従来の発熱回路および本実施形態による発熱回路の断面構造を示す断面構造図である。図３（ａ）が従来の発熱回路であり、同図（ｂ）が本実施形態による発熱回路である。まず、従来の発熱回路の構造を説明する。図示しないｐ型の半導体基板（厚さ３００〜４００μｍ）上にｎ型のｎ−エピ層２３（厚さ１０〜２０μｍ）が設けられ、その上にソース電極１７およびそれに隣接するゲート電極１６が設けられている。ソース電極１７およびゲート電極１６の下部のｎ−エピ層２３の表面領域には、ｎ型の高濃度不純物領域であるｎ＋拡散層２０およびｐ型の不純物領域であるｐウェル拡散層２４が設けられている。
【００２５】
ドレイン電極１８の下部にはｎ型の低濃度不純物領域であるｎ＋拡散層２１が設けられている。ゲート電極１６、ソース電極１７、ドレイン電極１８、および各電極下部の不純物領域によって図４の電界効果トランジスタ８に相当する出力段ＭＯＳが構成される。なお、この出力段ＭＯＳはＤＭＯＳ（Ｄｏｕｂｌｅ  Ｄｉｆｆｕｓｅｄ  ＭＯＳ）である。
【００２６】
ゲート電極１６上には、絶縁膜を隔てて薄膜ヒータ１１が形成されている。薄膜ヒータ１１の隣には、ｐ型の埋め込みｐ＋層１９およびｐ＋分離拡散層２２が設けられ、ｐ＋分離拡散層２２の表面はＳｉＯ２膜１５によって覆われている。ＤＭＯＳの動作電圧は３０〜６０Ｖ、論理回路部の動作電圧は５Ｖであり、ＤＭＯＳ領域の耐電圧を論理回路部の耐電圧よりも高めるため、ｐ＋分離拡散層２２が設けられている。さらにｐ＋分離拡散層２２の隣には、ＮＭＯＳおよびＰＭＯＳからなり、論理回路部を構成するＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  ＭＯＳ）が配置されている。以上の構成により、単位セル１４が構成される。
【００２７】
次に、本実施形態による発熱回路の構造を説明する。図３（ｂ）のように、同図中心よりやや右にあるｐ＋分離拡散層２２を境界として、その右には論理回路部、左には出力段ＭＯＳおよび薄膜ヒータ１１が配置されている。図に示されているように、出力段ＭＯＳおよび薄膜ヒータ１１から単位セル１４が構成されている。そして、論理回路部は単位セル１４と分離するように配置されている。
【００２８】
本実施形態においては、出力段ＭＯＳと論理回路部とを分離したことにより、単位セル１４は従来と比較して小さくなり、単位セル１４を配置する面積が限られた用途においては、従来と同じ面積でもより多くの単位セル１４を配置することができる。しかも、単位セル１４内の各素子の耐圧は等しいので、従来の出力段ＭＯＳと論理回路部との間に設けていたｐ＋分離拡散層２２を単位セル１４同士の間に設ける必要がない。
【００２９】
発熱回路がひし形状に配置される場合、各素子を結ぶ、ある１本の配線の方向ベクトルを基準とした他の配線の方向ベクトルが０度または９０度以外の角度となる場合がある。図４はこのような場合の従来の発熱回路の上面図である。図に示されるように、ひし形のセルが行列状に配置され、各セルのすき間に行入力信号線５、電源線６、列入力信号線７、およびアース線１３が配置されている。このように、セルの配置をひし形状にする場合、セルの形状は無効面積が最小となるひし形であることが望ましく、セル周辺の配線をセルの四辺に沿って配置するのが最も自然である。ひし形状のセルを複数配置する場合の、上述したようなひし形のセルの四辺に沿った配線を斜め配線と呼ぶことにする。
【００３０】
集積回路の集積度を向上させるためには、配線の幅をできるだけ小さくする必要がある。本実施形態においては、配線の最小幅は３μｍである。また、発熱回路の製作プロセスに用いられるフォトマスクにＣＡＤデータを現像する際に、ミラー投影露光装置を用いた場合、フォトマスクに転写することが可能なピクセル幅は０．５μｍである。
【００３１】
ミラー投影露光装置を用い、フォトマスク用のＣＡＤデータを直接フォトマスクに転写すると、斜め配線のパターンがギザギザとなってしまうことがある。これは、ミラー投影露光装置のピクセル幅に上記の限界が存在することにより、フォトマスク上の斜め線が直線とならないからである。この場合、配線のエッチング時に、配線の一番細い部分が断線してしまう恐れがある。一方、ステップ式投影露光装置を用い、フォトマスク用のＣＡＤデータを縮小露光することによって発熱回路を形成する基板に転写することも考えられるが、その場合はステップ式投影露光装置に挿入するレチクルの大きさによってチップの大きさが限られてしまう。
【００３２】
上述したような問題を解決するために、配線のパターンを斜めとせず、配線の方向が基準軸に対して平行または直角となるようにジグザグ状に配置した。この基準軸とは、ミラー投影露光装置に固有なピクセルの正方形の一辺の方向に伸びる軸である。この基準軸に対して平行または直角となるように配線を配置することにより、配線のパターンはギザギザとならず、上述したエッチング時の問題も解決される。
【００３３】
なお、上述した実施形態において、電界効果トランジスタ８はｎチャネル型であるとして説明を行ったが、電界効果トランジスタ８はｐチャネル型であってもよい。その場合の発熱回路の構造は図３で示した各半導体層の導電型が反転した構造となる。
【産業上の利用可能性】
【００３４】
本発明の活用例として、上述した導波路型光スイッチが挙げられる。また、熱によって色や偏向が変わる液晶表示器の駆動回路に応用することもできる。
【図面の簡単な説明】
【００３５】
【図１】この発明の一実施形態による発熱回路の上面図である。
【図２】図１におけるロジック部１およびＭＯＳアレイ４の上面図である。
【図３】従来およびこの発明の一実施形態による発熱回路の断面構造を示す断面構造図である。
【図４】斜め配線の配置を示す従来の発熱回路の上面図である。
【図５】従来の発熱回路の上面図である。
【図６】図５で示される発熱回路の一部を拡大した上面図である。
【符号の説明】
【００３６】
１・・・ロジック部、２・・・選択信号線バス、３・・・ゲート信号線バス、４・・・ＭＯＳアレイ、５・・・行入力信号線、６・・・電源線、７・・・列入力信号線、８・・・電界効果トランジスタ、９・・・ＡＮＤゲート、１０・・・記憶素子、１１・・・薄膜ヒータ、１２・・・ゲート信号線、１３・・・アース線、１４・・・単位セル、１５・・・ＳｉＯ２膜、１６・・・ゲート電極、１７・・・ソース電極、１８・・・ドレイン電極１９・・・埋め込みｐ＋層、２０・・・ｎ＋拡散層、２１・・・ｎ＋拡散層、２２・・・ｐ＋分離拡散層、２３・・・ｎ−エピ層、２４・・・ｐウェル拡散層、２５・・・ｐウェル拡散層、２６・・・ｐ＋拡散層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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