(57)【要約】【課題】  寄生ダイオードを有し、かつ寄生ＰＮＰトランジスタのｈｆｅを小さくする安価な半導体装置及びその製造方法を提供する。【解決手段】  Ｐ型シリコン基板１と、Ｐ型シリコン基板１上に形成されたゲート電極５とを備え、Ｐ型シリコン基板１は、Ｎ型ウェル層２と、Ｎ型埋め込み層３と、Ｐ型ボディー層６と、Ｐ型ボディー層６内に形成されたＮ型ソース層７と、Ｎ型ウェル層２内に形成されたＮ型ドレインコンタクト層８とを有し、Ｐ型ボディー層６及びＮ型ソース層７はゲート電極５をマスクとしたセルフアラインで形成され、Ｎ型ドレインコンタクト層８はゲート電極５下方のＰ型ボディー層６を挟んでＮ型ソース層７と反対側に形成され、Ｎ型埋め込み層３はＰ型ボディー層６下方に形成される。【選択図】        図１
2005327941.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板上に形成されたゲート電極とを備え、
前記半導体基板は、第１導電型と反対極性の第２導電型のウェル層と、前記ウェル層内に形成された第２導電型のドレインコンタクト層と、第１導電型のボディー層と、前記ボディー層内に形成された第２導電型のソース層と、第２導電型の埋め込み層とを有し、
前記ボディー層及び前記ソース層は、前記ゲート電極をマスクとしたセルフアラインで形成され、
前記ドレインコンタクト層は、前記ゲート電極下方のボディー層を挟んで前記ソース層と反対側に形成され、
前記埋め込み層は、前記ボディー層下方に形成される
ことを特徴とする半導体装置。
【請求項２】
前記埋め込み層は、イオン注入法で形成される
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記埋め込み層の上端は、前記ボディー層の下端と実質的に接する
ことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記埋め込み層の不純物濃度は、前記ウェル層の不純物濃度よりも高い
ことを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記半導体装置は、さらに、前記半導体基板上に形成されたＬＯＣＯＳ酸化膜を備え、
前記ＬＯＣＯＳ酸化膜は、前記埋め込み層を形成した後に形成される
ことを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記ボディー層は、前記ウェル層内に形成される
ことを特徴とする請求項１〜５のいずれか1項に記載の半導体装置。
【請求項７】
前記ウェル層は、前記半導体基板の前記ボディー層が形成されていない部分に形成される
ことを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項８】
前記ゲート電極は、所定の間隔を有して前記半導体基板上に形成された第１のゲート電極と第２のゲート電極とからなり、
前記ウェル層は、前記第１のゲート電極及び前記第２のゲート電極をマスクとしたセルフアラインで形成される
ことを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記ウェル層の深さは、前記ウェル層の上方に位置する前記第１のゲート電極あるいは前記第２のゲート電極の長さよりも浅い
ことを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記ウェル層は、前記半導体基板の前記ボディー層が形成されていない部分に形成され、
前記ＬＯＣＯＳ酸化膜は、所定の間隔を有して前記半導体基板上に形成された第１のＬＯＣＯＳ酸化膜と、前記第２のＬＯＣＯＳ酸化膜とからなり、
前記ゲート電極は、前記第１のＬＯＣＯＳ酸化膜及び前記半導体基板にまたがって前記第１のＬＯＣＯＳ酸化膜及び前記半導体基板上に形成され、
前記ウェル層は、前記第１のＬＯＣＯＳ酸化膜及び前記第２のＬＯＣＯＳ酸化膜をマスクとしたセルフアラインで形成される
ことを特徴とする請求項７に記載の半導体装置。
【請求項１１】
前記ウェル層の深さは、前記ウェル層の上方に位置する前記ゲート電極の長さよりも浅い
ことを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
第１導電型の半導体基板内に、第１導電型と反対極性の第２導電型のウェル層を形成するウェル層形成工程と、
前記半導体基板内に、第２導電型の埋め込み層を形成する埋め込み層形成工程と、
前記半導体基板上にゲート電極を形成するゲート電極形成工程と、
前記半導体基板内の前記埋め込み層上方に、前記ゲート電極をマスクとしたセルフアラインで第１導電型のボディー層を形成するボディー層形成工程と、
前記ボディー層内に、前記ゲート電極をマスクとしたセルフアラインで第２導電型のソース層を形成するソース層形成工程と、
前記ゲート電極下方の前記ボディー層を挟んで前記ソース層と反対側の前記ウェル層内に、第２導電型のドレインコンタクト層を形成するドレインコンタクト層形成工程とを含む
ことを特徴とする半導体装置の製造方法。
【請求項１３】
前記埋め込み層形成工程において、前記埋め込み層をイオン注入法で形成する
ことを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記半導体装置の製造方法は、さらに、前記半導体基板上にＬＯＣＯＳ酸化膜を形成するＬＯＣＯＳ酸化膜形成工程を含み、
前記ＬＯＣＯＳ酸化膜形成工程は、前記埋め込み層形成工程の後におこなわれる
ことを特徴とする請求項１２又は１３に記載の半導体装置の製造方法。
【請求項１５】
前記ＬＯＣＯＳ酸化膜形成工程、前記埋め込み層形成工程及び前記ボディー層形成工程において、前記埋め込み層の上端が前記ボディー層の下端と実質的に接するように前記埋め込み層及び前記ボディー層を形成する
ことを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記埋め込み層形成工程において、前記埋め込み層の不純物濃度が前記ウェル層の不純物濃度よりも高くなるように前記埋め込み層を形成する
ことを特徴とする請求項１５に記載の半導体装置の製造方法。
【請求項１７】
前記ボディー層形成工程において、前記ウェル層内に前記ボディー層を形成する
ことを特徴とする請求項１２〜１６のいずれか１項に記載の半導体装置の製造方法。
【請求項１８】
前記ボディー層形成工程において、前記半導体基板の前記ウェル層が形成されていない部分にボディー層を形成する
ことを特徴とする請求項１２〜１６のいずれか１項に記載の半導体装置。
【請求項１９】
前記ゲート電極は、所定の間隔を有して前記半導体基板上に形成された第１のゲート電極と第２のゲート電極とからなり、
前記ウェル層形成工程において、前記第１のゲート電極及び前記第２のゲート電極をマスクとしたセルフアラインで前記ウェル層を形成する
ことを特徴とする請求項１８に記載の半導体装置の製造方法。
【請求項２０】
前記ウェル層形成工程において、前記ウェル層の上方に位置する前記第１のゲート電極あるいは前記第２のゲート電極の長さよりも深さが浅くなるように前記ウェル層を形成する
ことを特徴とする請求項１９に記載の半導体装置。
【請求項２１】
前記ＬＯＣＯＳ酸化膜は、所定の間隔を有して前記半導体基板上に形成された第１のＬＯＣＯＳ酸化膜と、前記第２のＬＯＣＯＳ酸化膜とからなり、
前記ゲート電極は、前記第１のＬＯＣＯＳ酸化膜及び前記半導体基板にまたがって前記第１のＬＯＣＯＳ酸化膜及び前記半導体基板上に形成され、
前記ウェル層形成工程において、前記第１のＬＯＣＯＳ酸化膜及び前記第２のＬＯＣＯＳ酸化膜をマスクとしたセルフアラインで前記ウェル層を形成し、
前記ボディー層形成工程において、前記半導体基板の前記ウェル層が形成されていない部分にボディー層を形成する
ことを特徴とする請求項１４〜１６のいずれか1項に記載の半導体装置の製造方法。
【請求項２２】
前記ウェル層形成工程において、前記ウェル層の上方に位置する前記ゲート電極の長さよりも深さが浅くなるように前記ウェル層を形成する
ことを特徴とする請求項２１に記載の半導体装置。
【請求項２３】
前記半導体装置の製造方法は、さらに、前記半導体基板内に相補型ＭＯＳトランジスタを形成する相補型ＭＯＳトランジスタ形成工程を含み、
前記相補型ＭＯＳトランジスタのウェル層は、前記ウェル形成工程で形成される前記ウェル層と同一条件で形成される
ことを特徴とする請求項１２〜２２のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に安価で消費電力の少ないＤＭＯＳ（Double Diffused MOS）トランジスタに関するものである。
【背景技術】
【０００２】
近年、モーター駆動回路装置の低消費電力化及び低コスト化に伴って、モーター駆動回路装置の半導体装置として、パワー素子であるラテラル型ＤＭＯＳトランジスタ（以下、ＤＭＯＳトランジスタと称する）を用いる技術が盛んに用いられている。
【０００３】
ＤＭＯＳトランジスタは高耐圧でオン抵抗を低くすることができ、パワー素子に最適なトランジスタであるため、モーター駆動回路装置の出力回路等に多く用いられている。図１３は、モーター駆動回路装置の出力回路の一例を示す回路図である。
【０００４】
図１３に示されるように、出力回路は、電源ライン４０１と出力端子４０２との間に配置されたＮチャンネルの第１のＤＭＯＳトランジスタ４０３と、出力端子４０２とグランドライン４０５との間に配置されたＮチャンネルの第２のＤＭＯＳトランジスタ４０６と、第１のＤＭＯＳトランジスタ４０３及び第２のＤＭＯＳトランジスタ４０６のゲートと接続され、第１のＤＭＯＳトランジスタ４０３及び第２のＤＭＯＳトランジスタ４０６のオン、オフを制御する制御回路４０４とから構成される。このとき、第１のＤＭＯＳトランジスタ４０３のドレインは電源ライン４０１と接続され、ソース及びボディーは出力端子４０２と接続される。一方、第２のＤＭＯＳトランジスタ４０６のドレインは出力端子４０２と接続され、ソース及びボディーはグランドライン４０５と接続される。
【０００５】
以上のような構成を有する出力回路は、出力端子４０２の先に接続されたモーター（図外）を駆動させる場合、第１のＤＭＯＳトランジスタ４０３と第２のＤＭＯＳトランジスタ４０６とを交互にオン状態にして、出力端子４０２にモーター駆動のための電流を流す。そして、モーターを停止させる場合、消費電力を抑えるため、第１のＤＭＯＳトランジスタ４０３と第２のＤＭＯＳトランジスタ４０６とをオフ状態にし、第１のＤＭＯＳトランジスタ４０３の寄生ダイオードを動作させて、出力端子４０２から流れ込んだ回生電流を電源ライン４０１に流す。このとき、回生電流は、グランドライン４０５には流れない。
【０００６】
図１４Ａ〜図１４Ｃは、第１のＤＭＯＳトランジスタ４０３及び第２のＤＭＯＳトランジスタ４０６の製造方法を説明するための断面図である。
まず、図１４Ａに示されるように、Ｐ型シリコン基板５０１上にＮ型埋め込み層５０２及びＮ型エピタキシャル層５０３を順次形成する。このとき、Ｎ型埋め込み層５０２は、Ｎ型エピタキシャル層５０３よりも濃度が濃くなるように形成され、このＮ型埋め込み層５０２及びＮ型エピタキシャル層５０３がＤＭＯＳトランジスタのドレイン５０４となる。
【０００７】
次に、図１４Ｂに示されるように、ゲート酸化膜及びポリシリコンからなるゲート電極５０５をＮ型エピタキシャル層５０３上に形成した後、ゲート電極５０５をマスクとするセルフアラインにより、Ｎ型エピタキシャル層５０３内にＰ型ボディー層５０６を形成し、このＰ型ボディー層５０６内にＮ型ソース層５０７を形成する。そして、ゲート電極５０５から離れたＮ型エピタキシャル層５０３内にＮ型ドレインコンタクト層５０８を形成する。このとき、Ｐ型ボディー層５０６及びＮ型エピタキシャル層５０３により寄生ダイオードが形成される。
【０００８】
次に、図１４Ｃに示されるように、Ｐ型ボディー層５０６及びＮ型ソース層５０７を同一金属配線で接続し、Ｎ型ドレインコンタクト層５０８を金属配線で接続する。このとき、Ｐ型シリコン基板５０１はグランドに接続されるため、Ｐ型ボディー層５０６をエミッタ、ドレイン５０４をベース、Ｐ型シリコン基板５０１をコレクタとした寄生のＰＮＰトランジスタが形成される。
【０００９】
以上のような製造工程を経て製造される第１のＤＭＯＳトランジスタ４０３においては、Ｎ型エピタキシャル層５０３の下方にＮ型エピタキシャル層５０３と同じ導電型のＮ型埋め込み層５０２が形成される。よって、回生電流を電源ライン４０１に流す際に動作する寄生ＰＮＰトランジスタのｈｆｅを小さくし、グランドであるＰ型シリコン基板５０１への電流の流れ込みを抑え、ＤＭＯＳトランジスタによる電力損失を抑えることができる。すなわち、回生電流を電源ライン４０１に流す場合、Ｐ型ボディー層５０６からドレイン５０４に少数キャリアである正孔が注入され、それがＰ型シリコン基板５０１へ流れ込み、バイポーラアクションを起こして電流が流れるが、Ｎ型埋め込み層５０２が設けられているため、Ｎ型埋め込み層５０２内での正孔の再結合が多く行われ、寄生ＰＮＰトランジスタのｈｆｅが小さくなるのである。
【００１０】
ここで、上記出力回路に用いられるＤＭＯＳトランジスタに関する技術としては、特許文献１に記載の技術がある。これは、チップの低コスト化のため、安価なＤＭＯＳトランジスタを実現することを目的とするものであり、図１５のＤＭＯＳトランジスタの断面図に示されるように、同一基板に形成された相補型ＭＯＳ（ＣＭＯＳ）トランジスタのＰチャネルＭＯＳトランジスタ（図外）に用いるＮ型ウェル層６００を、ＤＭＯＳトランジスタのドレインに用いることで、上記目的を達成している。つまり、Ｎ型埋め込み層とＮ型エピタキシャル層とを形成する必要がなくなるため、安価なＤＭＯＳトランジスタを実現できるのである。
【００１１】
また、Ｎ型埋め込み層を有するトランジスタに関する技術としては、特許文献２に記載の技術がある。これは、ＣＭＯＳトランジスタのスイッチング時にバイポーラトランジスタに発生するノイズを抑制する安価なＢｉ−ＣＭＯＳデバイスを実現することを目的とするものであり、図１６のバイポーラトランジスタの断面図に示されるように、バイポーラトランジスタの下方にイオン注入法にてＮ型埋め込み層６１０を形成することで、上記目的を達成している。
【特許文献１】特許第３３７２７７３号公報
【特許文献２】特開平５−１９０７７７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、従来のＮ型埋め込み層を有するＤＭＯＳトランジスタは、Ｐ型シリコン基板上にＮ型埋め込み層及びＮ型エピタキシャル層を形成するため、製造工程が多くなり、ＤＭＯＳトランジスタのコストが高くなるという問題を有する。
【００１３】
また、特許文献１に記載のＤＭＯＳトランジスタは、ＤＭＯＳトランジスタのドレインをＣＭＯＳトランジスタのＮ型ウェル層だけで形成するため、安価なＤＭＯＳトランジスタを実現することができる。しかし、Ｎ型埋め込み層が存在しないため、ドレイン内での正孔の再結合があまり行われず、寄生ＰＮＰトランジスタのｈｆｅが大きくなり、ＤＭＯＳトランジスタによる電力損失が大きくなるという問題を有する。
【００１４】
さらに、特許文献２に記載のＮ型埋め込み層を有するバイポーラトランジスタには、寄生ダイオードが形成されないため、上記出力回路等には利用することができないという問題がある。
【００１５】
このとき、寄生ダイオードを有し、かつ寄生ＰＮＰトランジスタのｈｆｅを小さくする安価なＤＭＯＳトランジスタを実現する方法として、特許文献２に記載のバイポーラトランジスタの構造をＤＭＯＳトランジスタに適用する方法が考えられる。しかし、図１６のバイポーラトランジスタの構造に示されるように、バイポーラトランジスタのベースとＮ型埋め込み層との間に深いＮ型ウェル層が存在するため、オン時の電流経路とＮ型埋め込み層とが離れることとなり、オン抵抗が高くなって、消費電力の増大という新たな問題が生じる。すなわち、オン状態ではドレインの表面部分を電流が多く流れる性質があるため、Ｐ型ボディー層の下に深いＮ型ウェル層があると、電流は低抵抗のＮ型埋め込み層に多く流れなくなり、オン抵抗が高くなるのである。
【００１６】
そこで、本発明は、かかる問題点に鑑み、寄生ダイオードを有し、かつ寄生ＰＮＰトランジスタのｈｆｅを小さくする安価な半導体装置及びその製造方法を提供することを第１の目的とする。
【００１７】
また、オン抵抗の低い半導体装置及びその製造方法を提供することを第２の目的とする。
【課題を解決するための手段】
【００１８】
上記目的を達成するために、本発明の半導体装置は、第１導電型の半導体基板と、前記半導体基板上に形成されたゲート電極とを備え、前記半導体基板は、第１導電型と反対極性の第２導電型のウェル層と、前記ウェル層内に形成された第２導電型のドレインコンタクト層と、第１導電型のボディー層と、前記ボディー層内に形成された第２導電型のソース層と、第２導電型の埋め込み層とを有し、前記ボディー層及び前記ソース層は、前記ゲート電極をマスクとしたセルフアラインで形成され、前記ドレインコンタクト層は、前記ゲート電極下方のボディー層を挟んで前記ソース層と反対側に形成され、前記埋め込み層は、前記ボディー層下方に形成されることを特徴とする。ここで、前記埋め込み層は、イオン注入法で形成されてもよいし、前記ボディー層は、前記ウェル層内に形成されてもよい。
【００１９】
これによって、ボディー層をエミッタ、ウェル層及び埋め込み層をベース、半導体基板をコレクタとした寄生ＰＮＰトランジスタが動作しても、埋め込み層内で正孔の再結合が多く行われるので、寄生ＰＮＰトランジスタのｈｆｅを小さくする半導体装置を実現することができる。また、ボディー層及びウェル層により寄生ダイオードが形成されるので、寄生ダイオードを有する半導体装置を実現することができる。また、Ｎ型埋め込み層及びＮ型エピタキシャル層を半導体基板上に形成しないため、製造に際してエピ成長などの工程を行う必要が無くなるので、安価な半導体装置を実現することができる。
【００２０】
また、前記埋め込み層の上端は、前記ボディー層の下端と実質的に接してもよいし、前記埋め込み層の不純物濃度は、前記ウェル層の不純物濃度よりも高くてもよい。
これによって、半導体装置がオンしたとき低抵抗体である埋め込み層を伝い電流が流れるので、オン抵抗の低い半導体装置を実現することができる。
【００２１】
また、前記半導体装置は、さらに、前記半導体基板上に形成されたＬＯＣＯＳ酸化膜を備え、前記ＬＯＣＯＳ酸化膜は、前記埋め込み層を形成した後に形成されてもよい。
これによって、ＬＯＣＯＳ酸化膜形成のための高温での熱処理により、埋め込み層は広範囲に拡散し、埋め込み層内での正孔の再結合が多く行われるので、寄生ＰＮＰトランジスタのｈｆｅを更に小さくする半導体装置を実現することができる。
【００２２】
また、前記ウェル層は、前記半導体基板の前記ボディー層が形成されていない部分に形成されてもよい。
これによって、ボディー層下端が埋め込み層とのみ接するようにすることができるので、ボディー層下端における不純物濃度を低くすることができ、ボディー層下端における接合耐圧を向上させることができる。従って、ブレークダウン電圧を向上させる半導体装置を実現することができる。
【００２３】
また、前記ゲート電極は、所定の間隔を有して前記半導体基板上に形成された第１のゲート電極と第２のゲート電極とからなり、前記ウェル層は、前記第１のゲート電極及び前記第２のゲート電極をマスクとしたセルフアラインで形成されてもよい。
【００２４】
これによって、ウェル層とボディー層との間の距離のばらつきはゲート電極の長さにのみ依存するので、安定した特性を有する半導体装置を実現することができる。
また、前記ウェル層の深さは、前記ウェル層の上方に位置する前記第１のゲート電極あるいは前記第２のゲート電極の長さよりも浅くてもよいし、前記ウェル層の深さは、前記ウェル層の上方に位置する前記ゲート電極の長さよりも浅くてもよい。
【００２５】
これによって、半導体基板とウェル層との接合面積が小さくなり、半導体基板に対する寄生容量が小さくなるので、良好な周波数特性を有する半導体装置を実現することができる。
【００２６】
また、前記ウェル層は、前記半導体基板の前記ボディー層が形成されていない部分に形成され、前記ＬＯＣＯＳ酸化膜は、所定の間隔を有して前記半導体基板上に形成された第１のＬＯＣＯＳ酸化膜と、前記第２のＬＯＣＯＳ酸化膜とからなり、前記ゲート電極は、前記第１のＬＯＣＯＳ酸化膜及び前記半導体基板にまたがって前記第１のＬＯＣＯＳ酸化膜及び前記半導体基板上に形成され、前記ウェル層は、前記第１のＬＯＣＯＳ酸化膜及び前記第２のＬＯＣＯＳ酸化膜をマスクとしたセルフアラインで形成されてもよい。
【００２７】
これによって、半導体装置はＬＯＣＯＳオフセット構造を有するので、ブレークダウン電圧を向上させる半導体装置を実現することができる。また、ウェル層とボディー層との間の距離のばらつきは、ＬＯＣＯＳ酸化膜及びゲート電極の暗室工程での合わせずれにのみ依存するので、安定した特性を有する半導体装置を実現することができる。
【００２８】
また、本発明は、第１導電型の半導体基板内に、第１導電型と反対極性の第２導電型のウェル層を形成するウェル層形成工程と、前記半導体基板内に、第２導電型の埋め込み層を形成する埋め込み層形成工程と、前記半導体基板上にゲート電極を形成するゲート電極形成工程と、前記半導体基板内の前記埋め込み層上方に、前記ゲート電極をマスクとしたセルフアラインで第１導電型のボディー層を形成するボディー層形成工程と、前記ボディー層内に、前記ゲート電極をマスクとしたセルフアラインで第２導電型のソース層を形成するソース層形成工程と、前記ゲート電極下方の前記ボディー層を挟んで前記ソース層と反対側の前記ウェル層内に、第２導電型のドレインコンタクト層を形成するドレインコンタクト層形成工程とを含むことを特徴とする半導体装置の製造方法とすることもできる。ここで、前記埋め込み層形成工程において、前記埋め込み層をイオン注入法で形成してもよいし、前記ボディー層形成工程において、前記ウェル層内に前記ボディー層を形成してもよい。
【００２９】
これによって、寄生ダイオードを有し、かつ寄生ＰＮＰトランジスタのｈｆｅを小さくする安価な半導体装置の製造方法を実現することができる。
また、前記半導体装置の製造方法は、さらに、前記半導体基板上にＬＯＣＯＳ酸化膜を形成するＬＯＣＯＳ酸化膜形成工程を含み、前記ＬＯＣＯＳ酸化膜形成工程は、前記埋め込み層形成工程の後におこなわれてもよい。
【００３０】
これによって、寄生ＰＮＰトランジスタのｈｆｅを更に小さくする半導体装置の製造方法を実現することができる。
また、前記ＬＯＣＯＳ酸化膜形成工程、前記埋め込み層形成工程及び前記ボディー層形成工程において、前記埋め込み層の上端が前記ボディー層の下端と実質的に接するように前記埋め込み層及び前記ボディー層を形成してもよいし、前記埋め込み層形成工程において、前記埋め込み層の不純物濃度が前記ウェル層の不純物濃度よりも高くなるように前記埋め込み層を形成してもよい。
【００３１】
これによって、オン抵抗の低い半導体装置の製造方法を実現することができる。
また、前記ボディー層形成工程において、前記半導体基板の前記ウェル層が形成されていない部分にボディー層を形成してもよい。
【００３２】
これによって、ブレークダウン電圧を向上させる半導体装置の製造方法を実現することができる。
また、前記ゲート電極は、所定の間隔を有して前記半導体基板上に形成された第１のゲート電極と第２のゲート電極とからなり、前記ウェル層形成工程において、前記第１のゲート電極及び前記第２のゲート電極をマスクとしたセルフアラインで前記ウェル層を形成してもよいし、前記ＬＯＣＯＳ酸化膜は、所定の間隔を有して前記半導体基板上に形成された第１のＬＯＣＯＳ酸化膜と、前記第２のＬＯＣＯＳ酸化膜とからなり、前記ゲート電極は、前記第１のＬＯＣＯＳ酸化膜及び前記半導体基板にまたがって前記第１のＬＯＣＯＳ酸化膜及び前記半導体基板上に形成され、前記ウェル層形成工程において、前記第１のＬＯＣＯＳ酸化膜及び前記第２のＬＯＣＯＳ酸化膜をマスクとしたセルフアラインで前記ウェル層を形成し、前記ボディー層形成工程において、前記半導体基板の前記ウェル層が形成されていない部分にボディー層を形成してもよい。
これによって、安定した特性を有する半導体装置の製造方法を実現することができる。
【００３３】
また、前記ウェル層形成工程において、前記ウェル層の上方に位置する前記第１のゲート電極あるいは前記第２のゲート電極の長さよりも深さが浅くなるように前記ウェル層を形成してもよいし、前記ウェル層形成工程において、前記ウェル層の上方に位置する前記ゲート電極の長さよりも深さが浅くなるように前記ウェル層を形成してもよい。
これによって、良好な周波数特性を有する半導体装置の製造方法を実現することができる。
【００３４】
また、前記半導体装置の製造方法は、さらに、前記半導体基板内に相補型ＭＯＳトランジスタを形成する相補型ＭＯＳトランジスタ形成工程を含み、前記相補型ＭＯＳトランジスタのウェル層は、前記ウェル形成工程で形成される前記ウェル層と同一条件で形成されてもよい。
【００３５】
これによって、製造工程を削減できるので、更に安価な半導体装置の製造方法を実現することができる。
【発明の効果】
【００３６】
本発明に係る半導体装置によれば、寄生ＰＮＰトランジスタのｈｆｅを小さくする半導体装置及びその製造方法を実現することができる。また、寄生ダイオードを有する半導体装置及びその製造方法を実現することができる。また、安価な半導体装置及びその製造方法を実現することができる。また、オン抵抗を低くする半導体装置及びその製造方法を実現することができる。また、ブレークダウン電圧を向上させる半導体装置及びその製造方法を実現することができる。また、安定した特性を有する半導体装置及びその製造方法を実現することができる。また、良好な周波数特性を有する半導体装置及びその製造方法を実現することができる。
【００３７】
よって、本発明により、寄生ダイオードを有し、かつ寄生ＰＮＰトランジスタのｈｆｅを小さくする安価なＤＭＯＳトランジスタ及びその製造方法を提供することが可能となり、実用的価値は極めて高い。
【発明を実施するための最良の形態】
【００３８】
以下、本発明の実施の形態における半導体装置及びその製造方法について、図面を参照しながら説明する。
（第１の実施の形態）
図１は、本発明の第１の実施の形態のＤＭＯＳトランジスタの断面図である。
【００３９】
本実施の形態のＤＭＯＳトランジスタは、Ｎ型ウェル層２及びＮ型埋め込み層３が内部に形成されたＰ型シリコン基板１と、Ｐ型シリコン基板１上に形成された素子分離酸化膜であるＬＯＣＯＳ（local oxidation of silicon）酸化膜４と、Ｐ型シリコン基板１上に形成され、酸化膜及びポリシリコン等の配線材料からなるゲート電極５とから構成される。このとき、Ｎ型ウェル層２及びＮ型埋め込み層３がＤＭＯＳトランジスタのドレインとなる。
【００４０】
Ｎ型ウェル層２表面の不純物濃度は、例えば、１×１０１５／ｃｍ３〜８×１０１６／ｃｍ３程度である。Ｎ型ウェル層２内には、Ｐ型シリコン基板１表面に露出するように、Ｐ型ボディー層６と、Ｎ型ドレインコンタクト層８とが形成されている。
【００４１】
Ｐ型ボディー層６はゲート電極５下方の部分まで延在しており、その一部はゲート電極５下方に位置する。Ｐ型ボディー層６内には、Ｐ型シリコン基板１表面に露出するように、Ｎ型ソース層７が形成されている。Ｐ型ボディー層６及びＮ型ソース層７は、同一金属配線で接続されている。
【００４２】
Ｎ型ドレインコンタクト層８は、ゲート電極５下方のＰ型ボディー層６を挟んでＮ型ソース層７と反対側に位置し、金属配線と接続されている。
Ｎ型埋め込み層３は、Ｐ型ボディー層６下方に位置し、Ｎ型埋め込み層３上端は、Ｐ型ボディー層６下端と実質的に接している。すなわち、Ｎ型埋め込み層３上端は、Ｐ型ボディー層６下端と接しているか、あるいはＰ型ボディー層６と重ならない方向にＰ型ボディー層６下端と離れていても、大きく離れずに、例えば０．１μｍ〜０．２μｍの間隔を持って近接している。Ｎ型埋め込み層３の不純物濃度は、Ｎ型ウェル層２の不純物濃度よりも高い、つまりＮ型埋め込み層３の不純物濃度のピークは、Ｎ型ウェル層２表面の不純物濃度より高い。
【００４３】
次に、以上のような構造を有するＤＭＯＳトランジスタの製造方法について図２Ａ〜図２Ｄに示す断面図に沿って説明する。
まず、図２Ａに示されるように、イオン注入法でＮ型不純物を注入し、高温での熱処理をおこなってＰ型シリコン基板１内にＮ型ウェル層２を形成する。
【００４４】
次に、図２Ｂに示されるように、イオン注入法でＮ型不純物を高エネルギー注入し、Ｐ型シリコン基板１内にＮ型埋め込み層３を形成した後、イオン注入によるダメージ回復のため、例えば窒素雰囲気で９００℃、３０分程度の熱処理を行う。イオン注入は、例えば１．５ＭｅＶ〜２．５ＭｅＶ程度の範囲の注入エネルギーで、リン、砒素、アンチモン等のＮ型不純物を注入することにより行われる。Ｎ型埋め込み層３の不純物濃度は高いほどよいが、現在の注入機の能力では、Ｎ型不純物がリンの場合、１×１０１２／ｃｍ２〜３×１０１３／ｃｍ２程度のドーズ量が生産効率を極端に落とさないドーズ量となる。
【００４５】
次に、図２Ｃに示されるように、Ｐ型シリコン基板１上にＬＯＣＯＳ酸化膜４を形成する。このＬＯＣＯＳ酸化膜４の形成に際して、例えば、酸化雰囲気で１０００℃、１００分の熱処理が行われるため、Ｎ型埋め込み層３は拡散され、Ｐ型シリコン基板１の表面側に広げられる。
【００４６】
次に、図２Ｄに示されるように、Ｐ型シリコン基板１上にゲート電極５を形成した後、ゲート電極５をマスクとしたセルフアラインにより、Ｎ型ウェル層２内のＮ型埋め込み層３上方にＰ型ボディー層６を形成し、このＰ型ボディー層６内にＮ型ソース層７を形成する。そして、ゲート電極５から離れたＮ型ウェル層２内にＮ型ドレインコンタクト層８を形成した後、イオン注入によるダメージ回復のための熱処理を行う。
【００４７】
ここで、Ｎ型埋め込み層３及びＬＯＣＯＳ酸化膜４形成に際してのイオン注入及び熱処理の条件を調節することにより、Ｎ型埋め込み層３上端とＰ型ボディー層６下端とが実質的に接するようにされる。なお、Ｎ型埋め込み層３、ＬＯＣＯＳ酸化膜４及びＰ型ボディー層６の形成条件を調節することにより、Ｎ型埋め込み層３上端とＰ型ボディー層６下端とが実質的に接するようにされてもよい。
【００４８】
以上のように本実施の形態のＤＭＯＳトランジスタによれば、ＤＭＯＳトランジスタが図１３に示される回路に用いられた場合、Ｐ型ボディー層６をエミッタ、Ｎ型ウェル層２及びＮ型埋め込み層３をベース、Ｐ型シリコン基板１をコレクタとした寄生ＰＮＰトランジスタが動作する。しかし、Ｐ型ボディー層６下方には高不純物濃度のＮ型埋め込み層３が形成されており、Ｎ型埋め込み層３内での正孔の再結合が多く行われる。よって、寄生ＰＮＰトランジスタのｈｆｅを小さくするＤＭＯＳトランジスタを実現することができる。例えば、寄生ＰＮＰトランジスタのｈｆｅは、従来の０．１〜０．６程度に低減される。
【００４９】
また、本実施の形態のＤＭＯＳトランジスタによれば、Ｎ型埋め込み層３の不純物濃度はＮ型ウェル層２の不純物濃度よりも高く、Ｎ型埋め込み層３上端とＰ型ボディー層６下端とは実質的に接する。よって、図３のオン時の電流分布に示されるように、電流がＮ型ドレインコンタクト層８からＮ型ウェル層２の表面付近を流れ、Ｐ型ボディー層６の表面部のチャネルを経てＮ型ソース層７へ流れ込むのに加えて、Ｎ型ドレインコンタクト層８から低抵抗体であるＮ型埋め込み層３を伝い、Ｐ型ボディー層６の表面部のチャネルに向かっても多く流れる。従って、オン抵抗の低いＤＭＯＳトランジスタを実現することができる。
【００５０】
また、本実施の形態のＤＭＯＳトランジスタによれば、Ｐ型ボディー層６及びＮ型ウェル層２により寄生ダイオードが形成される。よって、寄生ダイオードを有するＤＭＯＳトランジスタを実現することができる。
【００５１】
また、本実施の形態のＤＭＯＳトランジスタによれば、ドレインとなるＮ型ウェル層２及びＮ型埋め込み層３は、イオン注入法によってＰ型シリコン基板１内に形成される。よって、ＤＭＯＳトランジスタの製造に際してエピ成長などの工程を行う必要が無くなるので、安価なＤＭＯＳトランジスタを実現することができる。
【００５２】
また、本実施の形態のＤＭＯＳトランジスタによれば、Ｎ型埋め込み層３形成のためのＮ型不純物の注入は、ＬＯＣＯＳ酸化膜４を形成する前に行われる。よって、ＬＯＣＯＳ酸化膜４形成のための高温での熱処理により、Ｎ型埋め込み層３は広範囲に拡散し、Ｎ型埋め込み層３内での正孔の再結合が多く行われる。従って、寄生ＰＮＰトランジスタのｈｆｅを更に小さくするＤＭＯＳトランジスタを実現することができる。
【００５３】
なお、図２Ａ及び図２Ｂに示される製造工程において、Ｎ型ウェル層２を形成した後にＮ型埋め込み層３を形成するとした。しかし、Ｎ型埋め込み層３を形成した後にＮ型ウェル層２を形成してもよい。このとき、Ｐ型ボディー層６下端に対するＮ型埋め込み層３上端の位置は、Ｎ型ウェル層２、Ｎ型埋め込み層３及びＬＯＣＯＳ酸化膜４の形成条件を調節することにより調節され、Ｎ型埋め込み層３上端とＰ型ボディー層６下端とが実質的に接するようにされる。
【００５４】
また、図４のＤＭＯＳトランジスタ及びＣＭＯＳ素子の断面図に示されるように、同一のＰ型シリコン基板１内にＣＭＯＳ素子及びＤＭＯＳトランジスタを形成し、ＣＭＯＳ素子のＰチャネルＭＯＳのＮ型ウェル層２を、ＤＭＯＳトランジスタのＮ型ウェル層２に用いてもよい。このとき、ＰチャネルＭＯＳのＮ型ウェル層２は、ＤＭＯＳトランジスタのＮ型ウェル層２を形成する際に同時に形成される。これによって、ＤＭＯＳトランジスタのＮ型ウェル層２を形成する必要が無くなるため、更に安価なＤＭＯＳトランジスタを実現することができる。
【００５５】
（第２の実施の形態）
上記第１の実施の形態のＤＭＯＳトランジスタにおいて、Ｐ型ボディー層はＮ型ウェル層内に形成され、Ｐ型ボディー層下端はＮ型埋め込み層上端と実質的に接するので、Ｐ型ボディー層下端はＮ型ウェル層及びＮ型埋め込み層と接する。よって、図５のＤＭＯＳトランジスタの不純物分布（図１のＹ１−Ｙ１’部における不純物分布）に示されるように、Ｐ型ボディー層下端における不純物濃度は８×１０１６／ｃｍ３程度と高くなるので、Ｐ型ボディー層下端における接合耐圧が低下する。そこで、第２の実施の形態のＤＭＯＳトランジスタは、ブレークダウン電圧を向上させるＤＭＯＳトランジスタを実現することを目的とする。以下、第１の実施の形態と異なる点を中心に説明する。
【００５６】
図６は、本発明の第２の実施の形態のＤＭＯＳトランジスタの断面図である。
本実施の形態のＤＭＯＳトランジスタは、Ｎ型ウェル層１０２、Ｎ型埋め込み層１０３及びＰ型ボディー層１０５が内部に形成されたＰ型シリコン基板１０１と、酸化膜及びポリシリコン等の配線材料からなるゲート電極１０４と、ＬＯＣＯＳ酸化膜（図外）とから構成される。このとき、Ｎ型ウェル層１０２及びＮ型埋め込み層１０３がＤＭＯＳトランジスタのドレインとなる。
【００５７】
Ｐ型ボディー層１０５はゲート電極１０４下方の部分まで延在しており、その一部はゲート電極１０４下方に位置する。Ｐ型ボディー層１０５内には、Ｐ型シリコン基板１０１表面に露出するように、Ｎ型ソース層１０６が形成されている。Ｐ型ボディー層１０５及びＮ型ソース層１０６は、同一金属配線で接続されている。
【００５８】
Ｎ型ウェル層１０２は、Ｐ型ボディー層１０５の両側に離間して位置する２つの層からなる。Ｎ型ウェル層１０２表面の不純物濃度は、例えば、１×１０１５／ｃｍ３〜８×１０１６／ｃｍ３程度である。Ｎ型ウェル層１０２内には、Ｐ型シリコン基板１０１表面に露出するように、Ｎ型ドレインコンタクト層１０７が形成されている。
【００５９】
Ｎ型ドレインコンタクト層１０７は、ゲート電極１０４下方のＰ型ボディー層１０５を挟んでＮ型ソース層１０６と反対側に位置し、金属配線と接続されている。
Ｎ型埋め込み層１０３は、Ｐ型ボディー層１０５下方に位置し、Ｎ型埋め込み層１０３上端は、Ｐ型ボディー層１０５下端と実質的に接している。すなわち、Ｎ型埋め込み層１０３上端は、Ｐ型ボディー層１０５下端と接しているか、あるいはＰ型ボディー層１０５と重ならない方向にＰ型ボディー層１０５下端と離れていても、大きく離れずに、例えば０．１μｍ〜０．２μｍの間隔を持って近接している。Ｎ型埋め込み層１０３の不純物濃度は、Ｎ型ウェル層１０２の不純物濃度よりも高い、つまりＮ型埋め込み層１０３の不純物濃度のピークは、Ｎ型ウェル層１０２表面の不純物濃度より高い。
【００６０】
次に、以上のような構造を有するＤＭＯＳトランジスタの製造方法について図７Ａ〜図７Ｄに示す断面図に沿って説明する。
まず、図７Ａに示されるように、イオン注入法でＮ型不純物を注入し、高温での熱処理をおこなってＰ型シリコン基板１０１内にＮ型ウェル層１０２を形成する。このとき、Ｎ型ウェル層１０２はＰ型ボディー層１０５が形成される部分に形成されないように離間して形成される。
【００６１】
次に、図７Ｂに示されるように、イオン注入法でＮ型不純物を高エネルギー注入し、Ｐ型シリコン基板１０１内にＮ型埋め込み層１０３を形成する。なお、Ｎ型埋め込み層１０３の形成方法は、第１の実施の形態のＤＭＯＳトランジスタにおけるものと同様のため、説明は省略する。
【００６２】
次に、図７Ｃに示されるように、Ｐ型シリコン基板１０１上にＬＯＣＯＳ酸化膜（図外）及びゲート電極１０４を形成した後、ゲート電極１０４をマスクとしたセルフアラインにより、Ｐ型シリコン基板１０１のＮ型ウェル層１０２が形成されていない部分にＰ型ボディー層１０５を形成する。ＬＯＣＯＳ酸化膜の形成に際しては、例えば、酸化雰囲気で１０００℃、１００分の熱処理が行われるため、Ｎ型埋め込み層１０３は拡散され、Ｐ型シリコン基板１０１の表面側に広げられる。このとき、Ｐ型ボディー層１０５両端がＮ型ウェル層１０２に届くように、Ｐ型ボディー層１０５の形成条件を設定する。
【００６３】
次に、図７Ｄに示されるように、ゲート電極１０４をマスクとしたセルフアラインにより、Ｐ型ボディー層１０５内にＮ型ソース層１０６を形成した後、ゲート電極１０４から離れたＮ型ウェル層１０２内にＮ型ドレインコンタクト層１０７を形成する。そして、イオン注入によるダメージ回復のため、例えば窒素雰囲気で９００℃、３０分程度の熱処理を行う。
【００６４】
ここで、Ｎ型埋め込み層１０３及びＬＯＣＯＳ酸化膜形成に際してのイオン注入及び熱処理の条件を調節することにより、Ｎ型埋め込み層１０３上端とＰ型ボディー層１０５下端とが実質的に接するようにされる。なお、Ｎ型埋め込み層１０３、ＬＯＣＯＳ酸化膜及びＰ型ボディー層１０５の形成条件を調節することにより、Ｎ型埋め込み層１０３上端とＰ型ボディー層１０５下端とが実質的に接するようにされてもよい。
【００６５】
以上のように本実施の形態のＤＭＯＳトランジスタによれば、第１の実施の形態のＤＭＯＳトランジスタと同様に、寄生ダイオードを有し、オン抵抗を低くし、かつ寄生ＰＮＰトランジスタのｈｆｅを小さくする安価なＤＭＯＳトランジスタを実現することができる。
【００６６】
また、本実施の形態のＤＭＯＳトランジスタによれば、Ｐ型ボディー層１０５はＮ型ウェル層１０２内には形成されず、Ｐ型ボディー層１０５下端はＮ型埋め込み層１０３とのみ接する。よって、Ｐ型ボディー層１０５下端における不純物濃度は低くなり、Ｐ型ボディー層１０５下端における接合耐圧は向上する。従って、ブレークダウン電圧を向上させるＤＭＯＳトランジスタを実現することができる。
【００６７】
図８は、ＤＭＯＳトランジスタの不純物分布を示す図である。なお、実線は、第１の実施の形態のＤＭＯＳトランジスタの不純物分布（図１のＹ１−Ｙ１’部における不純物分布）を示し、破線は、本実施の形態のＤＭＯＳトランジスタの不純物分布（図６のＹ２−Ｙ２’部における不純物分布）を示している。
【００６８】
図８から、Ｐ型ボディー層１０５下端における不純物濃度は、第１の実施の形態のＤＭＯＳトランジスタにおける不純物濃度と比較して低くなり、２×１０１６／ｃｍ３程度となっているのがわかる。
【００６９】
なお、同一のＰ型シリコン基板内にＣＭＯＳ素子及びＤＭＯＳトランジスタを形成し、ＣＭＯＳ素子のＰチャネルＭＯＳのＮ型ウェル層を、ＤＭＯＳトランジスタのＮ型ウェル層に用いてもよい。このとき、ＰチャネルＭＯＳのＮ型ウェル層は、ＤＭＯＳトランジスタのＮ型ウェル層を形成する際に同時に形成される。これによって、ＤＭＯＳトランジスタのＮ型ウェル層を形成する必要が無くなるため、更に安価なＤＭＯＳトランジスタを実現することができる。
【００７０】
（第３の実施の形態）
上記第２の実施の形態のＤＭＯＳトランジスタにおいて、Ｎ型ウェル層はＰ型ボディー層の両側に離間して位置する２つの層からなる。よって、Ｎ型ウェル層とＰ型ボディー層との間の距離が製造ばらつきにより変動するので、ＤＭＯＳトランジスタの特性が安定しない。例えば、Ｎ型ウェル層とＰ型ボディー層とが重なると、重なる部分でＰ型ボディー層の不純物濃度が薄くなり、ゲート閾値電圧あるいは耐圧等が変化する。そこで、第３の実施の形態のＤＭＯＳトランジスタは、安定した特性を有するＤＭＯＳトランジスタを実現することを目的とする。以下、第２の実施の形態と異なる点を中心に説明する。
【００７１】
図９は、本発明の第３の実施の形態のＤＭＯＳトランジスタの断面図である。
本実施の形態のＤＭＯＳトランジスタは、Ｎ型ウェル層２０２、Ｎ型埋め込み層２０３及びＰ型ボディー層２０５が内部に形成されたＰ型シリコン基板２０１と、酸化膜及びポリシリコン等の配線材料からなるゲート電極２０４と、ＬＯＣＯＳ酸化膜（図外）とから構成される。このとき、Ｎ型ウェル層２０２及びＮ型埋め込み層２０３がＤＭＯＳトランジスタのドレインとなる。
【００７２】
Ｎ型ウェル層２０２は、Ｐ型ボディー層２０５の両側に離間して位置する２つの層からなる。Ｎ型ウェル層２０２表面の不純物濃度は、例えば、１×１０１５／ｃｍ３〜８×１０１６／ｃｍ３程度である。Ｎ型ウェル層２０２内には、Ｐ型シリコン基板２０１表面に露出するように、Ｎ型ドレインコンタクト層２０７が形成されている。
【００７３】
Ｐ型ボディー層２０５はゲート電極２０４下方の部分まで延在しており、その一部はゲート電極２０４下方に位置する。Ｐ型ボディー層２０５内には、Ｐ型シリコン基板２０１表面に露出するように、Ｎ型ソース層２０６が形成されている。Ｐ型ボディー層２０５及びＮ型ソース層２０６は、同一金属配線で接続されている。
【００７４】
Ｎ型ドレインコンタクト層２０７は、ゲート電極２０４下方のＰ型ボディー層２０５を挟んでＮ型ソース層２０６と反対側に位置し、金属配線と接続されている。
Ｎ型埋め込み層２０３は、Ｐ型ボディー層２０５下方に位置し、Ｎ型埋め込み層２０３上端は、Ｐ型ボディー層２０５下端と実質的に接している。すなわち、Ｎ型埋め込み層２０３上端は、Ｐ型ボディー層２０５下端と接しているか、あるいはＰ型ボディー層２０５と重ならない方向にＰ型ボディー層２０５下端と離れていても、大きく離れずに、例えば０．１μｍ〜０．２μｍの間隔を持って近接している。Ｎ型埋め込み層２０３の不純物濃度は、Ｎ型ウェル層２０２の不純物濃度よりも高い、つまりＮ型埋め込み層２０３の不純物濃度のピークは、Ｎ型ウェル層２０２表面の不純物濃度より高い。
【００７５】
ゲート電極２０４は、Ｐ型シリコン基板２０１上に所定の間隔をあけて形成された２つのゲート電極からなる。
次に、以上のような構造を有するＤＭＯＳトランジスタの製造方法について図１０Ａ〜図１０Ｄに示す断面図に沿って説明する。
【００７６】
まず、図１０Ａに示されるように、イオン注入法でＮ型不純物を高エネルギー注入し、イオン注入によるダメージ回復のため、例えば窒素雰囲気で９００℃、３０分程度の熱処理を行う。Ｐ型シリコン基板２０１内にＮ型埋め込み層２０３を形成した後、Ｐ型シリコン基板２０１上にＬＯＣＯＳ酸化膜（図外）及びゲート電極２０４を形成する。ＬＯＣＯＳ酸化膜の形成に際しては、例えば、酸化雰囲気で１０００℃、１００分の熱処理が行われるため、Ｎ型埋め込み層２０３は拡散され、Ｐ型シリコン基板２０１の表面側に広げられる。なお、Ｎ型埋め込み層２０３の形成方法は、第１の実施の形態のＤＭＯＳトランジスタにおけるものと同様のため、説明は省略する。
【００７７】
次に、図１０Ｂに示されるように、ゲート電極２０４をマスクとしたセルフアラインにより、Ｐ型シリコン基板２０１内にＮ型ウェル層２０２を形成する。このとき、Ｎ型ウェル層２０２はＰ型ボディー層２０５が形成される部分には形成されないように離間して形成される。また、Ｎ型ウェル層２０２はゲート電極２０４下方の部分まで延在されるため、ゲート電極２０４を挟んでＮ型ウェル層２０２と反対側の位置までＮ型ウェル層２０２が延在されないようにする必要がある。よって、Ｎ型ウェル層２０２の深さｅをゲート電極２０４の長さｄよりも浅くなるようにＮ型ウェル層２０２の形成条件を設定する。例えば、ゲート電極２０４の長さｄが１μｍである場合には、Ｎ型ウェル層２０２の深さｅは０．７μｍ以下になるようにＮ型ウェル層２０２形成条件を設定する。
【００７８】
次に、図１０Ｃに示されるように、ゲート電極２０４をマスクとしたセルフアラインにより、Ｐ型シリコン基板２０１のＮ型ウェル層２０２が形成されていない部分にＰ型ボディー層２０５を形成する。このとき、Ｐ型ボディー層２０５両端がＮ型ウェル層２０２に届くように、Ｐ型ボディー層２０５の形成条件を設定する。
【００７９】
次に、図１０Ｄに示されるように、ゲート電極２０４をマスクとしたセルフアラインにより、Ｐ型ボディー層２０５内にＮ型ソース層２０６を形成した後、ゲート電極２０４から離れたＮ型ウェル層２０２内にＮ型ドレインコンタクト層２０７を形成する。そして、イオン注入によるダメージ回復のため、例えば窒素雰囲気で９００℃、３０分程度の熱処理を行う。
【００８０】
ここで、Ｎ型埋め込み層２０３及びＬＯＣＯＳ酸化膜形成に際してのイオン注入及び熱処理の条件を調節することにより、Ｎ型埋め込み層２０３上端とＰ型ボディー層２０５下端とが実質的に接するようにされる。なお、Ｎ型埋め込み層２０３、ＬＯＣＯＳ酸化膜及びＰ型ボディー層２０５の形成条件を調節することにより、Ｎ型埋め込み層２０３上端とＰ型ボディー層２０５下端とが実質的に接するようにされてもよい。
【００８１】
以上のように本実施の形態のＤＭＯＳトランジスタによれば、第１の実施の形態のＤＭＯＳトランジスタと同様に、寄生ダイオードを有し、オン抵抗を低くし、かつ寄生ＰＮＰトランジスタのｈｆｅを小さくする安価なＤＭＯＳトランジスタを実現することができる。
【００８２】
また、本実施の形態のＤＭＯＳトランジスタによれば、Ｐ型ボディー層２０５及びＮ型ウェル層２０２は、ゲート電極２０４をマスクとしたセルフアラインにより形成される。よって、Ｎ型ウェル層２０２とＰ型ボディー層２０５との間の距離のばらつきはゲート電極２０４の長さにのみ依存する。一方、第２の実施の形態のＤＭＯＳトランジスタでは、Ｎ型ウェル層２０２とＰ型ボディー層２０５との間の距離のばらつきはＮ型ウェル層２０２及びゲート電極２０４の暗室工程での合わせずれにも依存する。従って、本実施の形態のＤＭＯＳトランジスタは、安定した特性を有するＤＭＯＳトランジスタを実現することができる。
【００８３】
また、本実施の形態のＤＭＯＳトランジスタによれば、Ｎ型ウェル層２０２の深さはゲート電極２０４の長さよりも浅くなるように設定される、つまり、第２の実施の形態のＤＭＯＳトランジスタと比較してＮ型ウェル層２０２の深さが浅くなるように設定される。よって、Ｐ型シリコン基板２０１とＮ型ウェル層２０２との接合面積が小さくなり、Ｐ型シリコン基板２０１に対する寄生容量が小さくなる。従って、良好な周波数特性を有するＤＭＯＳトランジスタを実現することができる。
【００８４】
なお、同一のＰ型シリコン基板内にＣＭＯＳ素子及びＤＭＯＳトランジスタを形成し、ＣＭＯＳ素子のＰチャネルＭＯＳのＮ型ウェル層を、ＤＭＯＳトランジスタのＮ型ウェル層に用いてもよい。このとき、ＰチャネルＭＯＳのＮ型ウェル層は、ＤＭＯＳトランジスタのＮ型ウェル層を形成する際に同時に形成される。これによって、ＤＭＯＳトランジスタのＮ型ウェル層を形成する必要が無くなるため、更に安価なＤＭＯＳトランジスタを実現することができる。
【００８５】
（第４の実施の形態）
図１１は、本発明の第４の実施の形態のＤＭＯＳトランジスタの断面図である。
【００８６】
本実施の形態のＤＭＯＳトランジスタは、ＬＯＣＯＳオフセット構造を有し、Ｎ型埋め込み層３０２、Ｎ型ウェル層３０４及びＰ型ボディー層３０６が内部に形成されたＰ型シリコン基板３０１と、素子分離酸化膜であるＬＯＣＯＳ酸化膜３０３と、酸化膜及びポリシリコン等の配線材料からなるゲート電極３０５とから構成される。
【００８７】
Ｎ型ウェル層３０４は、Ｐ型ボディー層３０６の両側に離間して位置する２つの層からなる。Ｎ型ウェル層３０４表面の不純物濃度は、例えば、１×１０１５／ｃｍ３〜８×１０１６／ｃｍ３程度である。Ｎ型ウェル層３０４内には、Ｐ型シリコン基板３０１表面に露出するように、Ｎ型ドレインコンタクト層３０８が形成されている。
【００８８】
Ｐ型ボディー層３０６はゲート電極３０５下方の部分まで延在しており、その一部はゲート電極３０５下方に位置する。Ｐ型ボディー層３０６内には、Ｐ型シリコン基板３０１表面に露出するように、Ｎ型ソース層３０７が形成されている。Ｐ型ボディー層３０６及びＮ型ソース層３０７は、同一金属配線で接続されている。
【００８９】
Ｎ型ドレインコンタクト層３０８は、ゲート電極３０５下方のＰ型ボディー層３０６を挟んでＮ型ソース層３０７と反対側に位置し、金属配線と接続されている。
Ｎ型埋め込み層３０２は、Ｐ型ボディー層３０６下方に位置し、Ｎ型埋め込み層３０２上端は、Ｐ型ボディー層３０６下端と実質的に接している。すなわち、Ｎ型埋め込み層３０２上端は、Ｐ型ボディー層３０６下端と接しているか、あるいはＰ型ボディー層３０６と重ならない方向にＰ型ボディー層３０６下端と離れていても、大きく離れずに、例えば０．１μｍ〜０．２μｍの間隔を持って近接している。Ｎ型埋め込み層３０２の不純物濃度は、Ｎ型ウェル層３０４の不純物濃度よりも高い、つまりＮ型埋め込み層３０２の不純物濃度のピークは、Ｎ型ウェル層３０４表面の不純物濃度より高い。
【００９０】
ＬＯＣＯＳ酸化膜３０３は、所定の間隔をあけてＰ型シリコン基板３０１上に形成された２つのＬＯＣＯＳ酸化膜からなる。
ゲート電極３０５は、Ｐ型シリコン基板３０１及びＬＯＣＯＳ酸化膜３０３にまたがってＬＯＣＯＳ酸化膜３０３及びＰ型シリコン基板３０１上に形成される。
【００９１】
次に、以上のような構造を有するＤＭＯＳトランジスタの製造方法について図１２Ａ〜図１２Ｄに示す断面図に沿って説明する。
まず、図１２Ａに示されるように、イオン注入法でＮ型不純物を高エネルギー注入し、イオン注入によるダメージ回復のため、例えば窒素雰囲気で９００℃、３０分程度の熱処理を行う。Ｐ型シリコン基板３０１内にＮ型埋め込み層３０２を形成した後、Ｐ型シリコン基板３０１上にＬＯＣＯＳ酸化膜３０３を形成する。ＬＯＣＯＳ酸化膜３０３の形成に際しては、例えば、酸化雰囲気で１０００℃、１００分の熱処理が行われるため、Ｎ型埋め込み層３０２は拡散され、Ｐ型シリコン基板３０１の表面側に広げられる。なお、Ｎ型埋め込み層３０２の形成方法は、第１の実施の形態のＤＭＯＳトランジスタにおけるものと同様のため、説明は省略する。
【００９２】
次に、図１２Ｂに示されるように、ＬＯＣＯＳ酸化膜３０３をマスクとしたセルフアラインによりＰ型シリコン基板３０１内にＮ型ウェル層３０４を形成する。このとき、Ｎ型ウェル層３０４はＰ型ボディー層３０６が形成される部分には形成されないように離間して形成される。また、Ｎ型ウェル層３０４はゲート電極３０５下方の部分まで延在されるため、ゲート電極３０５を挟んでＮ型ウェル層３０４と反対側の位置までＮ型ウェル層３０４が延在されないようにする必要がある。よって、Ｎ型ウェル層３０４の深さをゲート電極３０５の長さよりも浅くなるようにＮ型ウェル層３０４の形成条件を設定する。
【００９３】
次に、図１２Ｃに示されるように、Ｐ型シリコン基板３０１及びＬＯＣＯＳ酸化膜３０３上にゲート電極３０５を形成する。
次に、図１２Ｄに示されるように、ゲート電極３０５をマスクとしたセルフアラインにより、Ｎ型ウェル層３０４が形成されていないＰ型シリコン基板３０１内にＰ型ボディー層３０６を形成し、このＰ型ボディー層３０６内にＮ型ソース層３０７を形成する。そして、ゲート電極３０５から離れたＮ型ウェル層３０４内にＮ型ドレインコンタクト層３０８を形成する。さらに、イオン注入によるダメージ回復のため、例えば窒素雰囲気で９００℃、３０分程度の熱処理を行う。このとき、Ｐ型ボディー層３０６両端がＮ型ウェル層３０４に届くように、Ｐ型ボディー層３０６の形成条件を設定する。
【００９４】
ここで、Ｎ型埋め込み層３０２及びＬＯＣＯＳ酸化膜３０３形成に際してのイオン注入及び熱処理の条件を調節することにより、Ｎ型埋め込み層３０２上端とＰ型ボディー層３０６下端とが実質的に接するようにされる。なお、Ｎ型埋め込み層３０２、ＬＯＣＯＳ酸化膜３０３及びＰ型ボディー層３０６の形成条件を調節することにより、Ｎ型埋め込み層３０２上端とＰ型ボディー層３０６下端とが実質的に接するようにされてもよい。
【００９５】
以上のように本実施の形態のＤＭＯＳトランジスタによれば、第１の実施の形態のＤＭＯＳトランジスタと同様に、寄生ダイオードを有し、オン抵抗を低くし、かつ寄生ＰＮＰトランジスタのｈｆｅを小さくする安価なＤＭＯＳトランジスタを実現することができる。
【００９６】
また、本実施の形態のＤＭＯＳトランジスタによれば、第３の実施の形態のＤＭＯＳトランジスタと同様に、良好な周波数特性を有するＤＭＯＳトランジスタを実現することができる。
【００９７】
また、本実施の形態のＤＭＯＳトランジスタは、ＬＯＣＯＳオフセット構造を有する。よって、第１の実施の形態のＤＭＯＳトランジスタと比べて耐圧が向上するので、ブレークダウン電圧を更に向上させるＤＭＯＳトランジスタを実現することができる。
【００９８】
また、本実施の形態のＤＭＯＳトランジスタによれば、Ｐ型ボディー層３０６及びＮ型ウェル層３０４は、ＬＯＣＯＳ酸化膜３０３及びゲート電極３０５をマスクとしたセルフアラインにより形成される。よって、Ｎ型ウェル層３０４とＰ型ボディー層３０６との間の距離のばらつきは、ＬＯＣＯＳ酸化膜３０３及びゲート電極３０５の暗室工程での合わせずれにのみ依存する。一方、第２の実施の形態のＤＭＯＳトランジスタでＬＯＣＯＳオフセット構造のＤＭＯＳトランジスタを実現しようとした場合、Ｎ型ウェル層３０４を形成してから、ＬＯＣＯＳ酸化膜３０３、ゲート電極３０５、Ｐ型ボディー層３０６を順次形成していくため、Ｎ型ウェル層３０４とＰ型ボディー層３０６との間の距離のばらつきは、Ｎ型ウェル層３０４及びＬＯＣＯＳ酸化膜３０３の暗室工程の合せずれと、ＬＯＣＯＳ酸化膜３０３及びゲート電極３０５の暗室工程の合せずれに依存する。従って、本実施の形態のＤＭＯＳトランジスタは、安定した特性を有するＤＭＯＳトランジスタを実現することができる。
【００９９】
なお、同一のＰ型シリコン基板内にＣＭＯＳ素子及びＤＭＯＳトランジスタを形成し、ＣＭＯＳ素子のＰチャネルＭＯＳのＮ型ウェル層を、ＤＭＯＳトランジスタのＮ型ウェル層に用いてもよい。このとき、ＰチャネルＭＯＳのＮ型ウェル層は、ＤＭＯＳトランジスタのＮ型ウェル層を形成する際に同時に形成される。これによって、ＤＭＯＳトランジスタのＮ型ウェル層を形成する必要が無くなるため、更に安価なＤＭＯＳトランジスタを実現することができる。
【０１００】
以上、本発明に係るＤＭＯＳトランジスタについて実施の形態に基づいて説明したが、本発明は、この実施の形態に限定されるものではなく、本発明の範囲を逸脱することなく種々の変形または修正が可能であることはいうまでもない。
【０１０１】
例えば、上記実施の形態では、ＤＭＯＳトランジスタをＮチャネルＭＯＳトランジスタとして記載したが、全ての導電型を反対導電型にしてＰチャネルＭＯＳトランジスタとしてもよく、同様の効果が得られる。
【産業上の利用可能性】
【０１０２】
本発明は、半導体装置及びその製造方法に利用でき、特にＤＭＯＳトランジスタ及びその製造方法等に利用することができる。
【図面の簡単な説明】
【０１０３】
【図１】本発明の第１の実施の形態のＤＭＯＳトランジスタの断面図である。
【図２Ａ】同実施の形態のＤＭＯＳトランジスタの製造方法を説明するための断面図である。
【図２Ｂ】同実施の形態のＤＭＯＳトランジスタの製造方法を説明するための断面図である。
【図２Ｃ】同実施の形態のＤＭＯＳトランジスタの製造方法を説明するための断面図である。
【図２Ｄ】同実施の形態のＤＭＯＳトランジスタの製造方法を説明するための断面図である。
【図３】同実施の形態のＤＭＯＳトランジスタがオンしたときの電流分布に示す図である。
【図４】同実施の形態のＤＭＯＳトランジスタ及びＣＭＯＳ素子の断面図である。
【図５】本発明の第１の実施の形態のＤＭＯＳトランジスタの不純物分布（図１のＹ１−Ｙ１’部における不純物分布）を示す図である。
【図６】本発明の第２の実施の形態のＤＭＯＳトランジスタの断面図である。
【図７Ａ】同実施の形態のＤＭＯＳトランジスタの製造方法を説明するための断面図である。
【図７Ｂ】同実施の形態のＤＭＯＳトランジスタの製造方法を説明するための断面図である。
【図７Ｃ】同実施の形態のＤＭＯＳトランジスタの製造方法を説明するための断面図である。
【図７Ｄ】同実施の形態のＤＭＯＳトランジスタの製造方法を説明するための断面図である。
【図８】第１の実施の形態のＤＭＯＳトランジスタの不純物分布（図１のＹ１−Ｙ１’部における不純物分布）及び第２の実施の形態のＤＭＯＳトランジスタの不純物分布（図６のＹ１−Ｙ１’部における不純物分布）を示す図である。
【図９】本発明の第３の実施の形態のＤＭＯＳトランジスタの断面図である。
【図１０Ａ】同実施の形態のＤＭＯＳトランジスタの製造方法を説明するための断面図である。
【図１０Ｂ】同実施の形態のＤＭＯＳトランジスタの製造方法を説明するための断面図である。
【図１０Ｃ】同実施の形態のＤＭＯＳトランジスタの製造方法を説明するための断面図である。
【図１０Ｄ】同実施の形態のＤＭＯＳトランジスタの製造方法を説明するための断面図である。
【図１１】本発明の第４の実施の形態のＤＭＯＳトランジスタの断面図である。
【図１２Ａ】同実施の形態のＤＭＯＳトランジスタの製造方法を説明するための断面図である。
【図１２Ｂ】同実施の形態のＤＭＯＳトランジスタの製造方法を説明するための断面図である。
【図１２Ｃ】同実施の形態のＤＭＯＳトランジスタの製造方法を説明するための断面図である。
【図１２Ｄ】同実施の形態のＤＭＯＳトランジスタの製造方法を説明するための断面図である。
【図１３】モーター駆動回路装置の出力回路の一例を示す回路図である。
【図１４Ａ】第１のＤＭＯＳトランジスタ４０３及び第２のＤＭＯＳトランジスタ４０６の製造方法を説明するための断面図である。
【図１４Ｂ】第１のＤＭＯＳトランジスタ４０３及び第２のＤＭＯＳトランジスタ４０６の製造方法を説明するための断面図である。
【図１４Ｃ】第１のＤＭＯＳトランジスタ４０３及び第２のＤＭＯＳトランジスタ４０６の製造方法を説明するための断面図である。
【図１５】特許文献１に記載のＤＭＯＳトランジスタの断面図である。
【図１６】特許文献２に記載のバイポーラトランジスタの断面図である。
【符号の説明】
【０１０４】
１、１０１、２０１、３０１、５０１    Ｐ型シリコン基板
２、１０２、２０２、３０４、６００    Ｎ型ウェル層
３、１０３、２０３、３０２、５０２、６１０    Ｎ型埋め込み層
４、３０３    ＬＯＣＯＳ酸化膜
５、１０４、２０４、３０５、５０５    ゲート電極
６、１０５、２０５、３０６、５０６    Ｐ型ボディー層
７、１０６、２０６、３０７、５０７    Ｎ型ソース層
８、１０７、２０７、３０８、５０８    Ｎ型ドレインコンタクト層
４０１    電源ライン
４０２    出力端子
４０３    第１のＤＭＯＳトランジスタ
４０４    制御回路
４０５    グランドライン
４０６    第２のＤＭＯＳトランジスタ
５０３    Ｎ型エピタキシャル層
５０４    ドレイン
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１０Ｄ】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１２Ｄ】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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【図１４Ｃ】
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【図１５】
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【図１６】
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