(57)【要約】【課題】マッチ線からの電位の引き抜き速度を向上することができる半導体装置を提供する。【解決手段】キャパシタＣ１と、キャパシタのストレージノードＳＮにソース／ドレイン領域４５を接続するメモリトランジスタＴ１と、ストレージノードにゲート電極を接続する検索トランジスタＴ３と、マッチ線ＭＬと検索トランジスタのソース／ドレイン領域とを接続するスタックトコンタクト１３とを備え、ストレージノードは、スタックトコンタクトに対面する側の側壁において、スタックトコンタクトをマッチ線の方向に沿って正面に見る箇所を含む部分が、側壁の残りの部分よりもスタックトコンタクトに対して後退した形状を有する。【選択図】        図１
2005032991.tif 000002
【特許請求の範囲】
【請求項１】
金属配線に電気的に接続されるセルを含み、
前記セルは、キャパシタと、前記キャパシタのストレージノードにソース／ドレイン領域を接続されたメモリトランジスタと、前記キャパシタのストレージノードにゲート電極を接続された検索トランジスタと、前記金属配線のうちのマッチ線と前記検索トランジスタのソース／ドレイン領域とを電気的に接続するスタックトコンタクトとを備え、
前記ストレージノードは、前記スタックトコンタクトに対面する側の側壁において、前記スタックトコンタクトを前記マッチ線の方向に沿って正面に見る箇所を含む部分が、前記側壁の残りの部分よりも前記スタックトコンタクトに対して後退した形状を有する、半導体装置。
【請求項２】
金属配線に電気的に接続されるセルを含み、
前記セルは、キャパシタと、前記キャパシタのストレージノードにソース／ドレイン領域を接続されたメモリトランジスタと、前記キャパシタのストレージノードにゲート電極を接続された検索トランジスタと、前記金属配線のうちのマッチ線と前記検索トランジスタのソース／ドレイン領域とを電気的に接続するスタックトコンタクトとを備え、
前記ストレージノードは、前記スタックトコンタクトに対面する側の側壁において、平面的に見て、矩形から、前記スタックトコンタクトをマッチ線の方向に沿って正面に見る前記側壁の辺縁部を含む領域が、その辺縁部の残りの部分を残して切り欠かれたあとの形状を有している、半導体装置。
【請求項３】
前記ストレージノードが、平面的に見て、前記マッチ線の方向に沿って延びる短冊状の第１短冊部と、その第１短冊部の前記スタックトコンタクト側の先端部と異なる側部から前記マッチ線に交差する方向に突き出て延びる第２短冊部とを有し、前記第２短冊部の側部が、前記スタックトコンタクトを前記マッチ線の方向に沿って正面に見る箇所を含む部分を有する、請求項１または２に記載の半導体装置。
【請求項４】
前記キャパシタは筒形状を有し、前記ストレージノードと誘電体膜をはさむように位置するセルプレートが、前記筒の上端から筒の外方に、前記キャパシタが埋め込まれた層間絶縁膜の上に沿って広がるセルプレート平坦部を有し、そのセルプレート平坦部が、平面的に見て前記スタックトコンタクトを含む孔パターンを有し、該孔パターンは、前記マッチ線に沿う方向の長さが、そのマッチ線に交差する方向よりも長い、請求項１〜３のいずれかに記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、記憶素子をＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）で構成するＴＣＡＭ（Ｔｅｒｎａｒｙ  Ｃｏｎｔｅｎｔ  Ａｄｄｒｅｓｓａｂｌｅ  Ｍｅｍｏｒｙ）を含む半導体装置に関する。
【０００２】
【従来の技術】
ＴＣＡＭにおいて情報を記憶するメモリとして、従来から、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）が一般的に用いられ、製品化されてきた。しかし、ＳＲＡＭを用いた場合、１セル当たり、ＣＭＯＳ−ＳＲＡＭ２個分に相当する１２個のトランジスタと、検索動作をする検索トランジスタ４個とを合わせ、合計１６個のトランジスタを必要とする。このため、セル面積が大きくなり、装置の小型化の制約となる。そこで、記憶メモリ部をＤＲＡＭで構成する提案がなされている（たとえば、特許文献１〜３参照）。
【０００３】
一般的に、ＴＣＡＭのセルは、記憶メモリ部である保持トランジスタ部と、検索トランジスタ部とから構成される。ＤＲＡＭを保持トランジスタ部に用いた場合、保持トランジスタ部には、２つのＤＲＡＭのメモリトランジスタと、そのメモリトランジスタのソース／ドレイン領域に接続される２つのキャパシタとが配置される。また、検索トランジスタ部には、上記の２つのキャパシタのストレージノードがそのゲートに接続され、ノードによって駆動される第１の検索トランジスタと、上記の第１の検索トランジスタとソース／ドレイン領域どうしが接続される第２の検索トランジスタとが配置される。
【０００４】
キャパシタは電荷を保持することによりデジタル情報を記憶する。上記ＴＣＡＭのメモリセルは、ワード線ＷＬおよびマッチ線ＭＬと、これらに交差するビット線ｏｐｅｎＢＬ、サーチ線ＳＬおよび相補サーチ線／ＳＬとの交差位置に、マトリックス状に配列され、上記の電荷の処理を行なう（たとえば、特許文献１参照）。
【０００５】
ＴＣＡＭの場合、２つのキャパシタのストレージノード電位は、３つの組み合せ（Ｈｉｇｈ，Ｌｏｗ）、（Ｌｏｗ，Ｈｉｇｈ）、（Ｌｏｗ，Ｌｏｗ）を３値に対応させられる。マッチ線ＭＬと接地電位との間には、上記２つのキャパシタンスに対応して、ソース／ドレイン同士が接続された第１の検索トランジスタと第２の検索トランジスタとが、２列、配置されている。上記の２列のいずれか一方がマッチ線から接地までオン状態となるとき、マッチ線ＭＬの電位はＧＮＤに引き抜かれ、それ以外の場合にはプリチャージ電位のままである。実際には１本のマッチ線に複数のＴＣＡＭセルが接続されており、それらすべてでマッチ線の電位が引き抜かれない場合、検索が一致している。上記のような検索用の半導体装置を用いることにより円滑なデータ検索を行なうことができる。
【０００６】
【特許文献１】
ＵＳＰ  Ｎｏ．６，２６２，９０７  Ｂ１
【０００７】
【特許文献２】
ＵＳＰ  Ｎｏ．６，３２０，７７７  Ｂ１
【０００８】
【特許文献３】
ＵＳＰ  Ｎｏ．６，５２９，３９７  Ｂ２
【０００９】
【発明が解決しようとする課題】
上記した検索機能を有する半導体装置は、１秒間に何回検索が可能であるかを示す単位ｓｐｓ（ｓｅａｒｃｈ  ｐｅｒ  ｓｅｃｏｎｄ）を用いて、その性能が評価される。通常の検索装置は、たとえば１００Ｍ（メガ）ｓｐｓ、すなわち１秒間に１０８回のオーダーで行なわれる。このような検索動作において、とくに高速動作に影響するのは、Ｈｉｇｈ状態のマッチ線ＭＬからの電位の引き抜き速度である。マッチ線ＭＬからの電位の引き抜きは、（ａ１）マッチ線ＭＬの容量の低減および（ａ２）その電荷を引き抜く検索トランジスタの高駆動能力化により高速化することができる。
【００１０】
本発明は、マッチ線からの電位の引き抜き速度を向上することができる半導体装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明の半導体装置は、金属配線に電気的に接続されるセルを含み、そのセルは、キャパシタと、キャパシタのストレージノードにソース／ドレイン領域を接続されたメモリトランジスタと、キャパシタのストレージノードにゲート電極を接続された検索トランジスタと、金属配線のうちのマッチ線と検索トランジスタのソース／ドレイン領域とを電気的に接続するスタックトコンタクトとを備える。そして、ストレージノードは、スタックトコンタクトに対面する側の側壁において、スタックトコンタクトをマッチ線の方向に沿って正面に見る箇所を含む部分が、側壁の残りの部分よりもスタックトコンタクトに対して後退した形状を有する。
【００１２】
また、本発明の別の半導体装置は、金属配線に電気的に接続されるセルを含み、セルは、キャパシタと、キャパシタのストレージノードにソース／ドレイン領域を接続されたメモリトランジスタと、キャパシタのストレージノードにゲート電極を接続された検索トランジスタと、金属配線のうちのマッチ線と検索トランジスタのソース／ドレイン領域とを電気的に接続するスタックトコンタクトとを備える。そして、ストレージノードは、スタックトコンタクトに対面する側の側壁において、平面的に見て、矩形から、スタックトコンタクトをマッチ線の方向に沿って正面に見る側壁の辺縁部を含む領域が、その辺縁部の残りの部分を残して切り欠かれたあとの形状を有している。
【００１３】
上記の半導体装置を用いることにより、マッチ線と検索トランジスタのソース／ドレイン領域とを接続するスタックトコンタクトと、ストレージノードの容量寄与部分との距離を大きくし、マッチ線の容量を小さくすることができる。この結果、ＴＣＡＭの高速動作を高速化することが可能になる。
【００１４】
【発明の実施の形態】
次に図面を用いて本発明の実施の形態について説明する。
【００１５】
（実施の形態１）
図１は、本発明の実施の形態１における半導体装置の平面図である。また、図２は、図１よりも上層の構造を示す平面図である。図３は、図１のＩＩＩ−ＩＩＩ’線に沿う断面図である。図４は、この半導体装置であるＴＣＡＭセル１ビット分の回路図である。この回路図中、ストレージノードが後で詳しく説明するように、スタックトコンタクトからの距離が大きくなるように、そのスタックトコンタクト側の縁がスタックトコンタクトから後退した形状となっている。また、図５は、上記のＴＣＡＭセル１ビットが配列された検索用の半導体装置の全体構成を示す図である。
【００１６】
図４を参照して、ワード線ＷＬとビット線ＢＬとが、通常のＤＲＡＭと同様に交差するように配置され、ワード線とビット線との交差部に配置されたＴＣＡＭセル内のキャパシタに対するデータの書き込みと読み出しとを行なう。ワード線はそのワード線を駆動するワード線ドライバに接続されている。一方、ビット線ＢＬは、データの読み書きを行なうセンスアンプに接続されている。
【００１７】
サーチ線ＳＬと相補サーチ線／ＳＬとは対をなすサーチ線対であり、ともにサーチ線を駆動するサーチ線ドライバに接続されている。マッチ線ＭＬはそのマッチ線の状態をセンスするマッチ線アンプに接続されている。図４に示す例では、ＴＣＡＭセルは２次元状に配列されメモリアレイを構成している。１つのＴＣＡＭセルには、１本のワード線ＷＬ、２本のビット線ＢＬ、１対のサーチ線（ＳＬ，／ＳＬ）、１本のマッチ線ＭＬが接続されている。図４では省略したが、接地電位を供給するＧＮＤ線、キャパシタの対向電極となるセルプレートも電源としてメモリアレイに付属している。
【００１８】
ＴＣＡＭセルの回路構成を示す図４において、２本のビット線をＢＬ１およびＢＬ２として記載したのは、これらが対をなすのではなく独立したものだからである。ＴＣＡＭセル内の２つのキャパシタ両方にＬＯＷを書き込む必要があるためである。ビット線対のためには、別のセルアレイのビット線と対をなすオープンビット線構造などにより対応する。２つのキャパシタＣ１，Ｃ２のセルプレートにはセルプレート電位Ｖｃｐが加えられ、この後で説明する検索トランジスタのうちゲートにサーチ線または相補サーチ線が接続される検索トランジスタのソースドレイン領域は、共通の接地電位線ＧＮＤに接続される。
【００１９】
１つのＴＣＡＭセルは、６つのトランジスタと２つのキャパシタとで構成される。トランジスタＴ１，Ｔ２はそれぞれキャパシタＣ１，Ｃ２に電荷を導入して書き込みを行なうメモリトランジスタである（以下、保持トランジスタと記す）。また、トランジスタＴ３，Ｔ４，Ｔ５，Ｔ６はＴＣＡＭの検索動作を行なうトランジスタである（以下、検索トランジスタと記す）。検索トランジスタＴ３のゲート電極はノードＮ１に接続され、また検索トランジスタＴ４のゲート電極はＳＬに接続されている。同じように、検索トランジスタＴ５のゲート電極がノードＮ２に、また検索トランジスタＴ６のゲート電極は相補サーチ線に接続されている。
【００２０】
次に、図１において、保持トランジスタＴ１には活性領域１が設けられ、また検索トランジスタＴ３，Ｔ４には活性領域２が設けられている。保持トランジスタＴ１，Ｔ２には共通にゲート電極３が設けられている。検索トランジスタＴ３のゲート４にはノードＮ１、すなわちストレージノードが接続され、また検索トランジスタＴ４のゲート５にはサーチ線が接続される。図１において、各トランジスタのゲートと重なったチャネル領域にＴ１〜Ｔ６の記号を付したが、この記号は図４の回路図中の各トランジスタに対応している。
【００２１】
シェアードコンタクト６は、キャパシタ下部電極（ストレージノード）ＳＮを、保持トランジスタＴ１の一方のソースドレイン領域と検索トランジスタＴ３のゲート４との両方に接続している。シェアードコンタクト６による上記の接続は、ビット線コンタクトとストレージノードコンタクトとを同時に開口する工程を含む工程で行なわれる。トランジスタＴ１，Ｔ３，Ｔ４にそれぞれ、セルプレート孔のパターン８，９，１０が示されているが、これら矩形の孔パターンをくり抜かれたあとの領域がセルプレートである。図１の平面図には、下部のＢＳプラグと、上部のコンタクトとがスタックされて形成されたスタックトコンタクト１１，１２，１３，１４が示されている。ここで、ＢＳプラグは、ビット線コンタクトおよびストレージノードコンタクトのプラグをさす。上記のスタックトコンタクト１１は、保持トランジスタＴ１の一方のソースドレインをビット線に接続しており、スタックトコンタクト１２は、検索トランジスタのゲートをサーチ線に接続している。また、スタックトコンタクト１３は、活性領域をマッチ線に接続しており、スタックトコンタクト１４は、活性領域をＧＮＤ線に接続している。
【００２２】
本実施の形態における特徴は、ストレージノードＳＮのスタックトコンタクト１３に面する辺縁が、部分的に、スタックトコンタクト１３から後退し、ストレージノードＳＮとスタックトコンタクトとの距離ｄが大きくなっている点にある。
【００２３】
また、Ａ−Ａ’線およびＢ−Ｂ’線は補助線であり、セルがアレイ配列される場合、各補助線の箇所で折り返しの対称性を持つことを示す。上記の補助線に沿う方向には１セル分のみを示したが、補助線に沿う方向には並進対称性を有する。また、保持トランジスタＴ２、検索トランジスタＴ５，Ｔ６についての説明は省略したが、これらは保持トランジスタＴ１、検索トランジスタＴ３，Ｔ４と同じである。
【００２４】
スタックトコンタクトより上層の配列を示す図２において、補助線Ａ−Ａ’，Ｂ−Ｂ’は図１と同じ位置の対称線であり、スタックトコンタクト１１，１２，１３，１４は図１と同じスタックトコンタクトである。ビット線３１は、第１メタル配線で形成され、またサーチ線を引き上げるためのメタルパッド３２も第１メタル配線で形成されている。そのほか、第１メタル配線により、マッチ線を引き上げるためのメタルパッド３３、ＧＮＤ線を引き上げるためのメタルパッド３４が形成されている。
【００２５】
また、サーチ線をさらに上層に引き上げるための第１スルーホール３５、マッチ線を上層に引き上げるための第１スルーホール３６、およびＧＮＤ線を上層に引き上げるための第１スルーホール３７が設けられている。
【００２６】
また、第２メタル配線により、次の配線部分が形成されている。すなわち、サーチ線をさらに上層に引き上げるためのメタルパッド３８、上層におけるマッチ線３９、上層におけるＧＮＤ線４０が、それぞれ形成されている。本実施の形態におけるサーチ線は、さらに上層のメタル配線、たとえば第３メタル配線により形成されるが、本実施の形態での特徴的な部分から外れるのでこれより上層の配置についての説明は省略する。
【００２７】
図３（図１のＩＩＩ−ＩＩＩ’線に沿う断面図）を参照して、ｐ型シリコン基板４１の表層部に分離酸化膜４２，４３が設けられている。分離酸化膜の間の素子領域に、保持トランジスタのストレージノード側のｎ−拡散層４４および検索トランジスタのマッチ線コンタクト部のｎ＋拡散層４５が形成されている。このシリコン基板の上に、ＢＳ層間絶縁膜４６、およびＢＳポリシリコンプラグ４７，４８が位置している。このＢＳ層間絶縁膜４６の上に、ストレージノードおよび第１コンタクトのエッチングをいったんストップするための窒化膜４９を配置する。窒化膜４９の上にストレージノード層間絶縁膜５０を堆積する。
【００２８】
キャパシタは、キャパシタの下部電極となるストレージノードＳＮと、その上の誘電体膜６７と、上部電極となるセルプレート６８とにより形成される。層間絶縁膜５０の上にはセルプレート平坦部６８ａが広がっている。このセルプレートの上に第１コンタクト層間絶縁膜５４が堆積されている。この第１コンタクト層間絶縁膜５４を堆積する際、たとえばプラズマ酸化膜などのカバレッジ特性のよくない膜を用いた場合、条件によっては、点線で示すボイドＶがキャパシタの凹部に発生する可能性がある。
【００２９】
第１コンタクト層間絶縁膜５４を貫通して、タングステン（Ｗ）によって形成された第１コンタクト５７およびそのバリアメタル５６が形成される。本実施の形態における第１メタル配線には、シングルダマシンによる銅（Ｃｕ）線が形成されている。第１コンタクト層間絶縁膜５４の上に、窒化膜からなるエッチングストッパ膜５８が配置され、その上に第１配線層が埋め込まれる絶縁膜５９が設けられる。この絶縁膜５９を貫通して第１配線層６１が、バリアメタル６０を絶縁膜との間に介在させて形成されている。
【００３０】
本実施の形態における第２配線層はデュアルダマシンによるＣｕ配線により形成されている。絶縁膜５９の上に窒化膜からなるエッチングストッパ膜６２を設け、その上に第１スルーホール層間絶縁膜６３が堆積されている。この第１スルーホール層間絶縁膜を貫通して、バリアメタル６４を介在させてデュアルダマシンで形成されたＣｕ線からなる第１スルーホール部が形成される。この第１スルーホール部の上に、第２配線層６６が配置される。さらに上層のメタル配線は、本実施の形態における特徴部分から外れるのでこれより上層の配置についての説明は省略する。
【００３１】
表１を用いて上記のＴＣＡＭセルの動作を説明する。１つのＴＣＡＭセルのデータ記憶状態には、次の３通りの場合がある。ＴＣＡＭのＴｅｒｎａｒｙは、この３通りに対応している。それらは、（Ｎ１，Ｎ２）＝（Ｈｉｇｈ，Ｌｏｗ），（Ｌｏｗ，Ｈｉｇｈ）および（Ｌｏｗ，Ｌｏｗ）である。検索を行なうデータの状態も３通りあり、それらは（ＳＬ，／ＳＬ）＝（Ｈｉｇｈ，Ｌｏｗ），（Ｌｏｗ，Ｈｉｇｈ）および（Ｌｏｗ，Ｌｏｗ）である。マッチ線ＭＬへの寄与の列は、（Ｎ１，Ｎ２）のある記憶状態のＴＣＡＭセルに対して（ＳＬ，／ＳＬ）のある検索データで検索を行なった場合、そのセルがあらかじめＨｉｇｈ状態に立ち上げられたマッチ線ＭＬに対して、どのような状態の変化を起こそうとするかを示す。
【００３２】
【表１】
2005032991.tif 000003
【００３３】
マッチ線ＭＬをＨｉｇｈ状態からＬｏｗ状態に変わるように寄与する組み合せは、（Ｎ１，Ｎ２）＝（Ｈｉｇｈ，Ｌｏｗ）に対して（ＳＬ，／ＳＬ）＝（Ｈｉｇｈ，Ｌｏｗ）で検索する場合と、（Ｎ１，Ｎ２）＝（Ｌｏｗ，Ｈｉｇｈ）に対して（ＳＬ，／ＳＬ）＝（Ｌｏｗ，Ｈｉｇｈ）で検索する場合の２通りである。前者では、図４中のＴ３，Ｔ４の直列のトランジスタがオン状態となり、マッチ線ＭＬのＨｉｇｈ状態をＧＮＤに引き抜く。また、後者では、Ｔ５，Ｔ６の直列のトランジスタがオン状態となる。これらの場合を、保持されているデータ（Ｎ１，Ｎ２）に対して検索データ（ＳＬ，／ＳＬ）が不一致の状態と呼ぶ。
【００３４】
逆に、一致の場合とは、保持データ（Ｎ１，Ｎ２）＝（Ｈｉｇｈ，Ｌｏｗ）に対して検索データ（ＳＬ，／ＳＬ）＝（Ｌｏｗ，Ｈｉｇｈ）の場合と、保持データ（Ｎ１，Ｎ２）＝（Ｌｏｗ，Ｈｉｇｈ）に対して検索データ（ＳＬ，／ＳＬ）＝（Ｈｉｇｈ，Ｌｏｗ）の場合である。これらの場合には、直列トランジスタＴ３，Ｔ４およびＴ５，Ｔ６でどちらかのトランジスタがオン状態であっても他方のトランジスタがオフ状態であるため、マッチ線ＭＬをＧＮＤに引き抜くことには寄与しない。
【００３５】
同様に、マッチ線ＭＬをＧＮＤに引き抜かない状態としてはマスクの状態がある。保持データがマスク状態（Ｎ１，Ｎ２）＝（Ｌｏｗ，Ｌｏｗ）、または検索データがマスク状態（ＳＬ，／ＳＬ）＝（Ｌｏｗ，Ｌｏｗ）のときには、上述のように直列トランジスタは電流を流さないのでマッチ線ＭＬはＧＮＤに引き抜かれない。
【００３６】
上記の説明は、ＴＣＡＭの１セルに対して行なった。しかし、実際のＴＣＡＭの動作では、上記のデータ保持およびデータ検索が、アレイ配置されたセル全体で行なわれる。図５に示したように、１本のマッチ線ＭＬに複数個のＴＣＡＭセルが接続されており、それらに対してデータの検索が同時に行なわれる。したがって、１本のマッチ線ＭＬについて１つでも不一致のセルがあると、マッチ線ＭＬはＨｉｇｈからＬｏｗに引き抜かれる。１本のマッチ線ＭＬに接続されたすべてのセルが検索データに対して一致またはマスクの状態の場合にのみ、マッチ線ＭＬはＨｉｇｈの状態を保つ。このように、検索データに対して、一致（マスクを含む）したデータのみマッチ線ＭＬがＨｉｇｈ状態で残ることにより、保持されたデータ、すなわち保持された内容（Ｃｏｎｔｅｎｔ）に対して検索を行ない、それに一致（マスクを含む）した番地（Ａｄｄｒｅｓｓ）を指し示すＴＣＡＭの動作が行なわれる。Ｔ（Ｔｅｒｎａｒｙ）が付くのは、一致、不一致以外にマスクの状態を含む３値があるからであり、マスク状態がないものはＢｉｎａｒｙＣＡＭ、または単にＣＡＭと呼ばれる。
【００３７】
次に、図６を用いて本発明のＴＣＡＭの検索速度について説明する。図６は、あるサーチ線ＳＬの電位（ＶＳＬ）とあるマッチ線ＭＬの電位（ＶＭＬ）の、時間変化、すなわち時間軸（ｔ）に対する遷移状態を示している。最初Ｌｏｗの状態にあったマッチ線ＭＬが時刻ｔ１から立ち上がりはじめ、時刻ｔ２でＶｃｃのＨｉｇｈ状態となる。その後、検索が開始され、ここに示したサーチ線ＳＬは時刻ｔ３から立ち上がり、時刻ｔ４でＶｃｃとなる。ここに示すマッチ線ＭＬでは、不一致によりＧＮＤに引き抜かれるものであり、時刻ｔ４から立ち下がり（実際には時刻ｔ３とｔ４との途中で下がり始めるが、単純化した）、時刻ｔ６でゼロ（０）ボルトとなる。
【００３８】
その途中で、ＶＭＬがＶｃｃの１／５ぐらいのところで時刻ｔ５と記しているが、これはマッチ線アンプがそのマッチ線ＭＬをＬｏｗであると判定するまでのしきい値を示しており、マッチ線アンプは時刻ｔ５から動作を開始する。不一致のマッチ線がすべて立ち下がったと判定するのに必要なマージン時間の経過後、サーチ線ＳＬは時刻ｔ７から立ち下がりはじめ、時刻ｔ８にゼロ（０）ボルトとなる。
【００３９】
その後、次の検索のために、時刻ｔ９にマッチ線は立ち上がりを開始し、時刻ｔ１０にＶｃｃとなる。時刻ｔ１１から再び検索のためにサーチ線ＳＬが立ち上がりを始め、時刻ｔ１２にＶｃｃとなり、また不一致のマッチ線は立ち下がりを開始する。
【００４０】
図６中には、上記の説明にしたがって実線のＶＳＬ信号、ＶＭＬ信号のほかに、点線のＶＳＬ信号、ＶＭＬ信号を示している。時刻ｔ１〜ｔ２のマッチ線ＭＬの立ち上がりと時刻ｔ３〜ｔ４のサーチ線の立ち上がりが実線のものと同時に行なわれた後、点線のＶＭＬ信号は実線のＶＭＬ信号より早く立ち下がる様子を示している。この点線にしたがう電圧変化では、時刻ｔ５より早い時刻ｔ５’にマッチ線アンプのＬｏｗ判定しきい値となり、時刻ｔ６より早い時刻ｔ６’にゼロボルトになっている。したがって、その後の動作も点線のものは実線のものより早く行なわれており、時刻ｔ７’〜ｔ８’でサーチ線の立ち下がり、時刻ｔ９’〜ｔ１０’でマッチ線の立ち上がり、時刻ｔ１１’〜ｔ１２’で次の検索のためのサーチ線の立ち上がりおよび時刻ｔ１２’から不一致のマッチ線の立ち下がりが始まっている。
【００４１】
１回の検索に要する時間は、たとえばサーチ線の立ち上がり開始時刻から次の検索のための立ち上がり開始時刻までの時間とみなすことができる。実線の電圧変化の場合にはこの１回の検索に要する時間は（ｔ１１−ｔ３）であり、点線の場合は（ｔ１１’−ｔ３）となる。ｔ１１’＜ｔ１１であるので、次の関係が成り立つ。
【００４２】
ｔ１１’−ｔ３  ＜    ｔ１１−ｔ３
したがって、点線の場合のほうが１回の検索に要する時間が短い。本実施の形態によれば、後で詳しく説明するように、ストレージノードとスタックコンタクトとの間の距離ｄを従来の構成よりも小さくすることにより、マッチ線の容量を小さくすることができる。その結果、従来の場合を図６における実線の電圧変化とすれば、本実施の形態では点線の電圧変化を実現することができる。
【００４３】
上述のように、マッチ線ＭＬの容量において問題になるのが、マッチ線と接続するスタックトコンタクト（第１コンタクト）１３と、ストレージノードＳＮとの間の距離ｄである。マッチ線の容量には隣接配線や上部配線との間の結合容量や、基板との間の容量も含まれる。しかし、本実施の形態で示した構造において、寄与度が大きいとして問題となるのは、上記のスタックトコンタクト１３とストレージノードＳＮとの間の結合容量である。ストレージノードが０．５〜２μｍと高く、またキャパシタ容量を大きく確保するためストレージノードを平面的に大きくした場合、上記の距離ｄが小さくなり、その結合容量はマッチ線の全容量の半分近くに達する。しかし、本実施の形態のように、平面的に見てストレージノードの形状を単純な矩形とせずに、スタックトコンタクトに対してその辺縁を後退させるようにすることにより、距離ｄを小さくすることができる。その結果、従来に比べてマッチ線の容量を小さくでき、マッチ線の容量が検索速度の高速化の障害とならないようにすることができる。
【００４４】
また、図１に示すストレージノードＳＮの平面形状は、矩形を単純に比例的に縮小したのではなく、辺縁部を部分的に切り欠いた形状としている。このため、ストレージノードの側壁面積は、切り欠きを入れない従来の矩形のものと同じである。キャパシタ容量は、側壁面積の寄与分と、底面積の寄与分との和であるが、本実施の形態で示した抜き円筒型キャパシタでは側壁面積が底面積より大きいため、側壁面積の寄与分が大きい。したがって、切り欠きを入れた形状のストレージノードのキャパシタ容量は、底面積の寄与分は若干減るものの、側壁面積の寄与分は切り欠きを入れないものと同じであるので、わずかの減少で済ますことができる。この結果、本実施の形態により、ＤＲＡＭセルをメモリセルとして利用するＴＣＡＭセルにおいてデータ保持特性をほとんど劣化させることなく、データ検索速度の高速化を実現することができる。
【００４５】
（実施の形態２）
図７は、本発明の実施の形態２の半導体装置であるＴＣＡＭセルの平面図である。また、図８は図７のＶＩＩＩ−ＶＩＩＩ’線に沿う断面図である。本実施の形態は、基本的に、実施の形態１の変形例であるが、ストレージノードＳＮが実施の形態１の形状に比べて、スタックトコンタクト１３との距離ｄをより一層大きくするように、Ｔ字形状（倒立したＴ字形状）になっている。そして、Ｔ字の横棒部および縦棒部に相当する部分の幅は、抜き円筒型キャパシタを形成するのに必要な最小のものとなっている。
【００４６】
図８において、キャパシタは、下部電極のストレージノードＳＮと、誘電体膜６７と、上部電極のセルプレート６８とによって形成されている。層間絶縁膜５０の上にはセルプレート平坦部６８ａが広がっている。層間絶縁膜５４は、抜き円筒型キャパシタの凹部分６９を充填しており、ボイドの発生が抑制されている。ボイドの発生が抑制されるのは、ストレージノードＳＮが平面的に見てＴ字状になってその各部の幅が小さくなったためである。ボイドが発生すると、第１配線層の形成の際、配線層がボイドの中に入り込み、短絡の可能性や、またバリアメタルが銅線をすべて包み込むように形成されず、銅線の銅の下方への拡散を誘起し、不良発生の確率を高くする。
【００４７】
本実施の形態では、ストレージノードの平面形状を、上述のようにＴ字状にして各部の幅を抜き円筒型キャパシタを形成できる限界の幅とした。そのことにより、上述の距離ｄをさらに大きくし、実施の形態１のものよりさらにマッチ線の容量を軽減することが可能となる。また、キャパシタの容量はストレージノードの底面積が減った分減少するが、平面的に見てＴ字形状になっても側壁面積は変わらない。このため、ＤＲＡＭのデータ保持特性の劣化は軽微である。さらに、上記のように、キャパシタの凹部６９におけるボイドの発生が抑制され、短絡など不良発生を抑制している。
【００４８】
（実施の形態３）
図９は、本発明の実施の形態３の半導体装置であるＴＣＡＭセルの平面図である。また、図１０は図９のＸ−Ｘ’線に沿う断面図である。本実施の形態は、基本的に、実施の形態２の変形例である。本実施の形態では、図９において、スタックトコンタクト１３におけるセルプレート平坦部６８ａにあけられた孔パターン９が、図１や図７に示す孔パターン１０よりも補助線Ａ−Ａ’に沿う方向に大きくなっている点に特徴がある。この結果、セルプレートの辺縁部は、より抜き円筒部に近くなり、スタックトコンタクト１３と、セルプレート平坦部６８ａの孔パターン９の端縁との距離ｄ１は、実施の形態２における距離ｄ１より大きくなっている。図１０に示すスタックトコンタクト１３と、セルプレートの孔パターン９の端縁との距離ｄ１は、従来のものよりも大きい。図９において、セルプレートはストレージノードＳＮをカバーするのに必要な距離ｄ２だけストレージノードから張り出している。
【００４９】
上記の構成にすることにより、マッチ線に接続するスタックトコンタクト１３と、セルプレートとの距離ｄ１を一部分ではあるが、より大きくすることによりマッチ線の容量を減少することができる。その結果、ＴＣＡＭの検索動作をいっそう高速化することができる。
【００５０】
次に上記実施の形態で説明した事例も含めて、本発明の実施の形態について羅列的に説明する。
【００５１】
上記の実施例では、ストレージノードは、ビット線に平行してストレージノードの中央を通る中心線に対して線対称の形状を有する例を示したが、必ずしも中心線に関して対称な形状である必要はない。しかし、スタックトコンタクトに面する側壁は部分的に後退しているために側壁面積が大きいので、上記中心線に関して対称な形状にすることにより逆側の側壁もその面積が、同じに大きくなり、上記側壁を後退させたことによる容量の低下を防止することができる。
【００５２】
上記の、ストレージノードのスタックトコンタクト側の側壁が部分的に後退している半導体装置およびストレージノードがそのスタックトコンタクト側の側壁が、平面的に見て、矩形から部分的に切り欠かれた形状を有する半導体装置の両方において、ストレージノードが、平面的に見て、マッチ線の方向に沿って延びる短冊状の第１短冊部と、その第１短冊部のスタックトコンタクト側の先端部と異なる側部からマッチ線に交差する方向に突き出て延びる第２短冊部とを有し、第２短冊部の側部が、スタックトコンタクトをマッチ線の方向に沿って正面に見る箇所を含む部分を有するようにしてもよい。
【００５３】
上記の第１短冊部を上下が反対になった逆Ｔ字の横棒部分とし、第２短冊部は逆Ｔ字の縦棒部分としてもよい。また、上記中心線に関する対称性に拘らなければ、第１短冊部をＬ字または左右が反対になった逆Ｌ字の横棒部分とし、第２短冊部を上記Ｌ字または逆Ｌ字の縦棒部分としてもよい。
【００５４】
また、上記のいずれかの半導体装置において、キャパシタは筒形状を有し、ストレージノードと誘電体膜をはさむように位置するセルプレートが、筒の上端から筒の外方に、キャパシタが埋め込まれた層間絶縁膜の上に沿って広がるセルプレート平坦部を有し、そのセルプレート平坦部が、平面的に見てスタックトコンタクトを含む孔パターンを有し、該孔パターンの、マッチ線に沿う方向の長さを、そのマッチ線に交差する方向よりも長くしてもよい。
【００５５】
上記の構成により、マッチ線に接続するスタックトコンタクト１３と、セルプレートとの距離ｄ１を、より大きくすることによりマッチ線の容量を減少することができる。その結果、ＴＣＡＭの検索動作をいっそう高速化することができる。
【００５６】
上記において、本発明の実施の形態について説明を行ったが、上記に開示された本発明の実施の形態は、あくまで例示であって、本発明の範囲はこれら発明の実施の形態に限定されない。本発明の範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲の記載と均等の意味および範囲内でのすべての変更を含むものである。
【００５７】
【発明の効果】
本発明に係る半導体装置を用いることにより、ＴＣＡＭセル内において、キャパシタ容量を実質的に低下させることなくマッチ線容量を低減することにより検索スピードを向上させることができる。また、キャパシタを抜き筒型とした場合、平面的に見てその筒形状の幅を小さくすることにより筒の内側におけるボイドの発生を抑制し、不良品発生を抑制することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１におけるＴＣＡＭセルを示す平面図である。
【図２】図１の平面図より上層における構成を示す平面図である。
【図３】図１におけるＩＩＩ−ＩＩＩ’線に沿う平面図である。
【図４】図１のＴＣＡＭセルの回路図である。
【図５】ＴＣＡＭセルを２次元配列した検索用の半導体装置を示す平面図である。
【図６】サーチ線とマッチ線の電圧変化を示す図である。
【図７】本発明の実施の形態２におけるＴＣＡＭセルを示す平面図である。
【図８】図７におけるＶＩＩＩ−ＶＩＩＩ’線に沿う断面図である。
【図９】本発明の実施の形態３におけるＴＣＡＭセルを示す平面図である。
【図１０】図９におけるＸ−Ｘ’線に沿う断面図である。
【符号の説明】
１  保持トランジスタの活性領域、２  検索トランジスタの活性領域、３  保持トランジスタのゲート、４，５  検索トランジスタのゲート、６  シェアードコンタクト、８，９，１０  セルプレートの孔パターン、１１，１２，１３，１４  スタックトコンタクト、３１  ビット線（ＢＬ１）、３２，３３，３４  メタルパッド、３５，３６，３７  スルーホール（プラグ）、３８  メタルパッド、３９  マッチ線、４１  ｐ型シリコン基板、４２，４３  分離酸化膜、４４  ｎ−拡散層、４５  ｎ＋拡散層、４６  層間絶縁膜、４７，４８  ポリシリコンプラグ、４９  窒化シリコン膜（エッチングストッパ膜）、５０  層間絶縁膜、５４  層間絶縁膜、５６  バリアメタル、５７  タングステンプラグ、５８  窒化シリコン膜（エッチングストッパ膜）、５９  絶縁膜、６０  バリアメタル、６１  配線層、６２  窒化シリコン膜（エッチングストッパ膜）、６３  層間絶縁膜、６４  バリアメタル、６５  スルーホール部（プラグ）、６６  配線層、６７  誘電体膜、６８  セルプレート、６８ａ  セルプレート平坦部、Ｔ１，Ｔ２    保持トランジスタ、Ｔ３，Ｔ４，Ｔ５，Ｔ６    検索トランジスタ、ｄ  スタックトコンタクトとストレージノードとの距離、ｄ１    スタックトコンタクトとセルプレートとの距離、ｄ２    セルプレートのストレージノードからの張り出し長さ、ＳＮ  ストレージノード（キャパシタ下部電極）、ＷＬ  ワード線、ＢＬ，ＢＬ１，ＢＬ２    ビット線、ＭＬ線  マッチ線、ＳＬ，／ＳＬ  サーチ線対、ＧＮＤ  接地（ＧＮＤ）線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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