(57)【要約】【課題】デジタル電源‐アナログ電源間がＬＳＩ内部では完全分離され、実装基板上で電源が共通化されている場合において、デジタル電源のみまたはアナログ電源のみ電圧を調整することが可能な電圧制御装置を提供する。【解決手段】基板上に実装されたＬＳＩ内に集積された電圧制御装置１９において、第１オペアンプ２の非反転入力端子３に外部供給電源１が接続され、反転入力端子７にトランジスタ５のソースと、第２オペアンプ８の非反転入力端子９を共通接続する。第１オペアンプ２の出力端子４はトランジスタ５のゲートに接続する。トランジスタ５のドレインには内部電源ＶＤＤ２を供給する。第２オペアンプ８の反転入力端子１０はプルダウン抵抗１１を介してグランド電位が接続されると共に、所定の電圧レベルに調整可能な外部制御電源１２を接続する。【選択図】図１
2005203480.tif 000002
【特許請求の範囲】
【請求項１】
第１オペアンプ、第２オペアンプ及び電界効果トランジスタとを備えた電圧制御装置であって、前記第１オペアンプの第１入力端子に第１電源が接続され、前記第１オペアンプの第２入力端子に前記電界効果トランジスタの一方の主電極が接続され、前記第１オペアンプの出力端子に電界効果トランジスタのゲートが接続され、前記電界効果トランジスタの他方の主電極に第２電源が接続されると共に、前記第２オペアンプの第１入力端子に前記電界効果トランジスタの一方の主電極が接続され、前記第２オペアンプの第２入力端子は抵抗を介してグランドに接続されると共に、前記第２オペアンプの第２入力端子には電圧調整可能な電源が接続された電圧制御装置であって、前記電圧制御装置は半導体集積回路内に集積され、第１オペアンプの第１入力端子は前記電圧制御装置の外部電源端子あるいは複数のブロックより形成される前記半導体集積回路の中の１つのブロックの電源端子に接続されていることを特徴とする電圧制御装置。
【請求項２】
第１オペアンプ、第２オペアンプの第１入力端子及び第２入力端子はそれぞれ非反転入力端子及び反転入力端子であり、電界効果トランジスタの一方の主電極及び他方の主電極は、それぞれドレイン及びソースであることを特徴とする請求項１記載の電圧制御装置。
【請求項３】
第１オペアンプ、第２オペアンプの第１入力端子及び第２入力端子はそれぞれ、反転入力端子及び非反転入力端子であり、電界効果トランジスタの一方主電極及び他方の主電極はそれぞれソース及びドレインであることを特徴とする請求項１記載の電圧制御装置。
【請求項４】
第２オペアンプの出力端子から出力される電圧レベルは前記第２オペアンプの非反転入力端子の電圧レベルと反転入力端子の電圧レベルの電圧差を電圧レベルとし、少なくとも、第１ブロックと第２ブロックを有する半導体集積回路内で、第１オペアンプの非反転入力端子に第１ブロックの電源端子を接続し、前記第２オペアンプの出力端子に第２ブロックの電源端子を接続し、第１ブロックの電源電圧レベルに対して第２ブロックの電源電圧レベルを、第２オペアンプの反転入力端子の電圧レベルを調整して、低い電圧レベルに変換することを特徴とする請求項２または請求項３記載の電圧制御装置。
【請求項５】
第２オペアンプの出力端子と反転入力端子との間を第１抵抗を介して接続すると共に反転入力端子を第２抵抗を介してグランドに接続し、かつ第２抵抗と並列に所定の電圧レベルに調整可能な電源を接続することを特徴とする請求項２または請求項３記載の電圧制御装置。
【請求項６】
少なくとも、第１ブロックと第２ブロックを有する半導体集積回路内で、第１オペアンプの非反転入力端子を第１ブロックの電源端子に接続し、第２オペアンプの出力端子を第２ブロックの電源端子に接続し、第１ブロックの電源電圧レベルに対して第２ブロックの電源電圧レベルを、第１抵抗と第２抵抗の比を調整することによって、高い電圧レベルに変換することを特徴とする請求項５記載の電圧制御装置。
【請求項７】
第２オペアンプの出力端子から出力された出力電圧レベルと外部から入力される設定電圧レベルとを比較し比較結果を出力する電圧比較器と、前記電圧比較器から出力される比較結果を入力し前記第２オペアンプの出力端子から出力された前記出力電圧レベルを制御する制御信号を発生する制御信号発生器とを備えた電圧比較制御部と、前記出力電圧レベルを前記設定電圧レベルと等しい電圧レベルに制御する電流制御機構とを備えることを特徴とする請求項２または請求項３記載の電圧制御装置。
【請求項８】
第２オペアンプから出力される出力電圧レベルと設定電圧レベルとの電圧差を出力する差動増幅器より構成される電圧比較器と、
前記電圧差に応じた制御信号を発生するアナログ―デジタル変換器とデジタル化された前記制御信号に応じて補正された電流制御信号値を保持するレジスタより構成された制御信号発生器と、
前記制御信号発生器より出力される前記電流制御信号値を入力し、前記第２オペアンプの反転入力端子に抵抗を介して接続されたスイッチを制御し、スイッチと連動したあらかじめ設定された電流値の電流源を前記電流制御信号値によって制御することにより前記第２オペアンプの反転入力端子の入力電圧レベルを制御する電流制御機構とを備えたことを特徴とする請求項７記載の電圧制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、実装基板上に実装された半導体集積回路（以降ＬＳＩと呼ぶ）内の機能ブロックの電源電圧の制御に使用する電圧制御装置に関するものである。
【背景技術】
【０００２】
近年、ＬＳＩは、多数の機能ブロックやデジタル，アナログ回路を集積化した、システムＬＳＩへの移行が加速している。従来、実装基板上にそれぞれ機能が異なるＬＳＩを実装し、これらＬＳＩ間での信号の授受は各ＬＳＩを実装基板上で接続することによって行っていた。また、実装後のＬＳＩが原因と思われる不良が発生した場合は、個々の機能のＬＳＩを別々に解析し不具合原因の解明を行うことができる。
【０００３】
しかしながら、個々の機能ブロックやデジタル，アナログ回路が多数集積化されたシステムＬＳＩを用いた実装基板上で、ＬＳＩが原因と思われる不具合を解析しようとする場合は、ＬＳＩを一度実装基板上から取り外し、各機能ブロックの検査をＬＳＩテスター等の検査装置で検査しなければならず非常に煩雑な工数を必要とする。
【０００４】
システムＬＳＩの不具合の一例として、多数の機能ブロックやデジタル，アナログ回路を実装していることから、電源ノイズや信号間の相互干渉を原因とする不具合が多く発生する傾向が見られる。不具合解析の方法としては、例えば、デジタル電源とアナログ電源の電圧差に依存した不具合が発生した場合は、実装基板上から取り外したＬＳＩをＬＳＩテスターで電源電圧を変化させるなどして評価しなければならない。
【０００５】
また、実装基板にＬＳＩを実装したままデジタル電源とアナログ電源間の電圧差の評価を行うためには、デジタル電源とアナログ電源が同一電源で供給されているために、実装基板上のデジタルまたはアナログ電源ラインのどちらかに抵抗等の素子を挿入して評価するなどの実装基板の改造を行わなければならない。
【０００６】
さらに、ＬＳＩ内部での電圧降下（以降ＩＲドロップと呼ぶ）によってＬＳＩが正常に作動しない場合は、ＩＲドロップによる電圧を補償するために、実装基板上で規格電源電圧よりも高い電圧をＬＳＩに印加しなければならなかった。こうした検査方法はＬＳＩの経時劣化を加速する原因にもなっていた。
【０００７】
このような問題を解決するために、ＬＳＩの外部から供給される一定の電圧をＬＳＩ内に設けた電圧制御装置を用いてＬＳＩ内部回路に供給される電圧レベルに変換すればよい。ＬＳＩに集積化が比較的容易な電圧制御装置の一例として特許文献１に紹介されている。
【特許文献１】特開２００１−４２９５５号公報  （第４‐７頁、第３図）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記従来の技術は、ＬＳＩの評価に用いるための技術ではなく、メモリセル等内部負荷の状態により変化する電圧を供給電圧と同じ電圧レベルに制御する技術である。したがって、外部供給電源からＬＳＩ内に供給される電圧を所定の電圧レベルに制御するには困難が伴う。また、一般的な実装基板上に実装した状態のＬＳＩの評価方法として、２電源以上の電源ラインが共通化している、例えばデジタル電源‐アナログ電源間がＬＳＩ外部で共通化されている実装基板で、デジタル電源のみまたはアナログ電源のみ電圧を調整したい場合は、外部から抵抗等の素子を電源ライン上に挿入して、デジタル電源‐アナログ電源間での電圧差を発生させなければならないために、煩雑な作業が必要となる。
【０００９】
本発明は、上記従来の問題点を克服するものであって、２電源以上が共通化されたＬＳＩ実装基板で抵抗等の素子を電源ラインに挿入せずに、ＬＳＩ内部電源電圧を制御することが可能な電圧制御装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
この目的を達成するために、本発明に係る電圧制御装置は、第１オペアンプの第１入力端子及び第２入力端子に、第１電源及び電界効果トランジスタの一方の主電極を各別に接続し、第１オペアンプの出力端子には電界効果トランジスタのゲートを接続する。電界効果トランジスタの一方の主電極は第１オペアンプの第２入力端子に接続され、電界効果トランジスタの他方の主電極には第２電源が接続されている。また、第２オペアンプの第１入力端子には電界効果トランジスタの一方の主電極が接続されている。また第２オペアンプの第２入力端子とグランドとの間には抵抗が接続されている。また、第２オペアンプの第２入力端子には所定の電圧レベルに調整可能な電源（可変電源）が接続される。
【００１１】
また、本発明に係る電圧制御装置はＬＳＩ内に集積され、電圧制御装置の入力端子である第１オペアンプの第１入力端子は電圧制御装置の外部の電源端子あるいは複数のブロックより形成されるＬＳＩの中の１つのブロックの電源端子に接続されている。
【００１２】
こうした構成によれば、第２オペアンプの第２入力端子に接続された可変電源の電圧を調整することにより、電圧制御装置の出力に接続されたブロックに所定の電圧レベルの電源を供給することができる。
【００１３】
また、本発明の電圧制御装置は第１オペアンプ、第２オペアンプの第１入力端子及び第２入力端子はそれぞれ非反転入力端子及び反転入力端子である。電界効果トランジスタの一方の主電極及び他方の主電極は、それぞれソース及びドレインである。
【００１４】
この構成によれば、第２オペアンプの反転入力端子に接続された可変電源の電圧を調整することにより、電圧制御装置の出力に接続されたブロックに所定の電圧レベルの電源を供給することができる。
【００１５】
また、本発明の電圧制御装置は、第１オペアンプ、第２オペアンプの第１入力端子及び第２入力端子はそれぞれ、反転入力端子及び非反転入力端子である。電界効果トランジスタの一方の主電極及び他方の主電極はそれぞれドレイン及びソースである電圧制御装置である。
【００１６】
この構成によれば、第２オペアンプの反転入力端子に接続された可変電源の電圧を調整することにより、電圧制御装置の出力に接続されたブロックに所定の電圧レベルの電源を供給することができる。
【００１７】
また、本発明の電圧制御装置は、第２オペアンプの出力端子から出力される出力電圧レベルは第２オペアンプの非反転入力端子の電圧レベルと反転入力端子の電圧レベルの電圧差を電圧レベルとするものである。また、本発明の電圧制御装置は、少なくとも、第１ブロックと第２ブロックを有するＬＳＩ内に実装されていて、第１オペアンプの非反転入力端子に第１ブロックの電源端子を接続し、第２オペアンプの出力端子に第２ブロックの電源端子を接続することにより、第１ブロックの電源電圧レベルに対して第２ブロックの電源電圧レベルを、第２オペアンプの反転入力端子の電圧レベルを調整することによって、低い電圧レベルに変換するものである。
【００１８】
この構成によれば、第２オペアンプを差動増幅器の構成とすることができ、第１ブロックの電源電圧より第２ブロックの電源電圧を低くすることができる。
【００１９】
また、本発明の電圧制御装置は、第２オペアンプの出力端子と第２オペアンプの反転入力端子間を第１の抵抗を介して接続すると共に反転入力端子を第２の抵抗を介してグランドに接続し、かつ第２の抵抗と並列に所定の電圧レベルに調整可能な電源を接続する。
【００２０】
この構成によれば、第２オペアンプを非反転増幅器の構成とすることができ、増幅度を１よりも大きくすることができる。
【００２１】
また、本発明の電圧制御装置は、少なくとも、第１ブロックと第２ブロックを有するＬＳＩ内で、第１オペアンプの非反転入力端子を第１ブロックの電源端子に接続し、第２オペアンプの出力端子を第２ブロックの電源端子に接続する構成である。第１ブロックの電源電圧レベルに対して第２ブロックの電源電圧レベルを、第１の抵抗と第２の抵抗の比を調整することによって、高い電圧レベルに変換するものである。
【００２２】
この構成によれば、第２オペアンプを非反転増幅器の構成とし、第２オペアンプの負帰還抵抗値を調整することにより、増幅度を調整することができる。したがって、第１ブロックの電源電圧より第２ブロックの電源電圧を高くすることができる。
【００２３】
また、本発明の電圧制御装置は、第２オペアンプの出力端子から出力された出力電圧レベルと外部から入力される設定電圧レベルとを比較し比較結果を出力する電圧比較器と、電圧比較器から出力される比較結果を入力し、第２オペアンプの出力端子から出力される出力電圧レベルを制御する制御信号を発生する制御信号発生器とからなる電圧比較制御部と、出力電圧レベルを設定電圧レベルと等しい電圧レベルに制御する電流制御機構とを備える。
【００２４】
この構成によれば、電圧制御装置の出力電圧レベルを所定の値に調整することが可能となり、第１ブロックの電源電圧に対して第２ブロックの電源電圧を所定のレベルに設定することができる。
【００２５】
また、本発明の電圧制御装置は、第２オペアンプから出力される出力電圧レベルと設定電圧レベルとの電圧差を出力する差動増幅器より構成される電圧比較器と、電圧差に応じた制御信号を発生するアナログ‐デジタル変換器とデジタル化された制御信号に応じて補正された電流制御信号値を保持するレジスタより構成された制御信号発生器と、制御信号発生器より出力される電流制御信号値を入力し、第２オペアンプの反転入力端子に抵抗を介して接続されたスイッチを制御し、スイッチと連動したあらかじめ設定された電流値の電流源を電流制御信号値によって制御することにより第２オペアンプの反転入力端子の入力電圧レベルを制御する電流制御機構とを備えるものである。
【００２６】
この構成によれば、電圧制御装置の出力電圧レベルを所望の値に調整可能となり、第１ブロックの電源電圧に対して第２ブロックの電源電圧を所定の値に設定することができる。
【発明の効果】
【００２７】
本発明の電圧制御装置は、ＬＳＩ外部から供給する所定の電圧レベルに調整可能な電源の電圧を制御することにより電圧制御装置の出力端子の出力電圧を所定の電圧レベルに設定することができる。ＬＳＩ外部から共通の電源が供給されている場合においても、ＬＳＩ内部のブロックごとに電源を分離して各ブロックに所定の電圧レベルの電源を供給することができる。
【００２８】
したがって、ＬＳＩ外部で電源が共通にされているＬＳＩを実装基板上に実装した状態で電圧特性の評価、解析を容易に行うことが可能となる。
【００２９】
また、ＬＳＩ内部で同一電源であるブロックと他のブロックとの間に本発明の電圧制御装置を配置することにより、ＩＲドロップ対策で規格電圧よりも高い電圧を印加した場合、高い電圧を印加できないブロックに、規格電圧あるいはそれ以下の電圧を供給することが可能となる。
【００３０】
また、ＩＲドロップが発生しないブロックとＩＲドロップが発生するブロックの間に本発明の電圧制御装置を配置することにより、ＩＲドロップの発生しないブロックの電源電圧を電圧制御装置の入力に接続し、ＩＲドロップが発生するブロックの電源電圧に電圧制御装置の出力を接続することにより、ＩＲドロップが発生するブロックだけに規格電圧あるいは規格電圧よりも高い電圧を供給することが可能となる。
【００３１】
また、本発明の電圧制御装置を電圧比較制御部と電流制御機構で構成することにより所定の電圧に出力電圧を動的に制御することが可能となる。
【００３２】
このことにより、ＬＳＩの経時劣化が加速するという不具合を排除することができる。
【００３３】
また、ＩＲドロップにより正常な動作をしないブロックをなくすことができ、ＬＳＩの動作を正常にすることができる。
【発明を実施するための最良の形態】
【００３４】
以下に、本発明を実施するための最良の形態による電圧制御装置について、図面を用いて説明する。
【００３５】
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る電圧制御装置を示す図である。
【００３６】
図１において、電圧制御装置１９は、外部供給電源１（電圧はＶＤＤ１）、第１オペアンプ２、第１オペアンプ２の非反転入力端子３、第１オペアンプ２の出力端子４、電圧フォロアを形成する電界効果トランジスタ（以降トランジスタと呼ぶ）５、基準電圧点６（電圧はＶＤＤＲ）、第１オペアンプ２の反転入力端子７、第２オペアンプ８、第２オペアンプ８の非反転入力端子９、第２オペアンプ８の反転入力端子１０、プルダウン抵抗（抵抗Ｒｄ）１１、第２オペアンプ８の反転入力端子１０に接続される外部制御電源１２（電圧はＶＲＥＦ）、第２オペアンプ８の出力端子１３（電圧はＶＤＤＯＵＴ）を備えている。
【００３７】
以下の説明においてトランジスタ５はＮ型トランジスタとする。もちろんＰ型トランジスタであってもよい。この場合、トランジスタの主電極であるソース及びドレインの接続を置き換えること、また、第１オペアンプ及び第２オペアンプの反転入力端子及び非反転入力端子への接続を置き換えて理解されたい。
【００３８】
電圧ＶＤＤ１に設定された外部供給電源１は電圧制御装置１９の入力端子の機能を有する。外部供給電源１は第１オペアンプ２の非反転入力端子３に接続され、第１オペアンプ２の出力端子４はトランジスタ５のゲートに接続される。トランジスタ５のドレインはＬＳＩ内部の電源ＶＤＤ２（ここでＶＤＤ２＞ＶＤＤ１とする）に接続され、ソースは基準電圧点６を介して第１オペアンプ２の反転入力端子７に接続されている。また、基準電圧点６は第２オペアンプ８の非反転入力端子９に接続されている。プルダウン抵抗１１（Ｒｄ）は第２オペアンプ８の反転入力端子１０に接続される。また、反転入力端子１０には外部制御電源１２（ＶＲＥＦ）が接続されている。電圧制御装置１９の出力端子にあたる第２オペアンプ８の出力端子１３（出力電圧はＶＤＤＯＵＴ）はＬＳＩ３０の内部電源配線に接続する。
【００３９】
図２は、第１の実施の形態に示した電圧制御装置１９をＬＳＩ３０の内部に実装した一例を示す図である。
【００４０】
図２において、ＬＳＩは、外部供給電圧ＶＤＤ１で作動するブロック１４、電圧制御装置１９の出力電圧ＶＤＤＯＵＴで作動するブロック１５、電圧制御装置１９を備えている。また、出力端子（第２オペアンプ８の出力端子１３）の電圧を測定する電圧計１６が準備されている。
【００４１】
ここで、外部供給電圧ＶＤＤ１は、ブロック１４に供給される。また、電圧制御装置１９の入力端子、すなわち、第１オペアンプ２の非反転入力端子３は外部供給電圧ＶＤＤ１に接続し、電圧制御装置１９の出力端子１３はブロック１５の電源端子に接続される。
【００４２】
ブロック１４への電源供給は、ＬＳＩ３０の外部供給電圧ＶＤＤ１から直接供給されていて、ブロック１５の電源供給は、電圧制御装置１９を介して供給される。ここで、ブロック１４とブロック１５の動作電圧は同じ外部供給電圧ＶＤＤ１の電圧レベルである。例えばブロック１４はデジタル回路、ブロック１５はアナログ回路という具合にＬＳＩ３０の内部では各ブロックの電源は完全に分離されているものとする。
【００４３】
次に、電圧制御装置１９の基本動作について図１及び図２を参照して説明する。まず、電圧制御装置１９で電圧制御を実行しない状態、すなわち第１オペアンプ２の非反転入力端子３に入力された外部供給電圧ＶＤＤ１が第２オペアンプ８の出力端子１３へ出力される場合について説明する。
【００４４】
外部供給電圧ＶＤＤ１が実装基板の電源配線から電源制御装置１９の入力端子である第１オペアンプ２の非反転入力端子３に入力される。第１オペアンプ２の非反転入力端子３の電圧レベル、すなわち外部供給電圧ＶＤＤ１は基準電圧点６に出力される。このときの基準電圧点６の電圧をＶＤＤＲとする。このとき、基準電圧点６の電圧ＶＤＤＲと外部供給電圧ＶＤＤ１は等しい電圧となる。したがって第１オペアンプ２の出力端子４の出力レベルは零となる。
【００４５】
しかし、何らかの原因で基準電圧点６の電圧ＶＤＤＲが外部供給電圧ＶＤＤ１よりも低くなった場合には、第１オペアンプ２の反転入力端子７には基準電圧点６の電圧ＶＤＤＲが入力され、第１オペアンプ２の出力端子４には（ＶＤＤ‐ＶＤＤＲ）の電圧レベルが出力され、この電圧レベルがトランジスタ５のゲートに入力され、基準電圧点６の電圧ＶＤＤＲを外部供給電圧ＶＤＤ１と等しくなるようにトランジスタ５が動作し、電圧ＶＤＤＲは外部供給電圧ＶＤＤ１に等しくなる。
【００４６】
次に、基準電圧点６の電圧ＶＤＤＲは第２オペアンプ８の非反転入力端子９に入力される。第２オペアンプ８の反転入力端子１０は、通常時はプルダウン抵抗１１（Ｒｄ）を介してグランドに接地されているために、第２オペアンプ８の出力端子１３には基準電圧点６の電圧ＶＤＤＲが出力される。電圧ＶＤＤＯＵＴは電圧ＶＤＤＲに等しく、また、電圧ＶＤＤＲは外部供給電圧ＶＤＤ１に等しくなる。
【００４７】
以上が第１オペアンプ２の非反転入力端子３に入力された外部供給電圧ＶＤＤ１が第２オペアンプ８の出力端子１３に出力される場合の動作を説明したものである。
【００４８】
次に、図２において電圧制御装置１９を用いて、ブロック１４の外部供給電圧ＶＤＤ１よりブロック１５の供給電圧を低くしたい場合について本発明の第１の実施の形態における電圧制御装置１９の動作を説明する。
【００４９】
図２において、ブロック１５の供給電圧をブロック１４の供給電圧より低くするには、電圧制御装置１９の出力端子である第２オペアンプ８の出力端子１３の出力電圧を低くすることによって実現される。第２オペアンプ８の出力端子１３の出力電圧を外部供給電圧ＶＤＤ１より低くするには、第２オペアンプ８の反転入力端子１０に外部制御電源１２の電圧ＶＲＥＦを接続することにより実現できる。このとき、第２オペアンプ８の反転入力端子１０の入力端は、図示しないＬＳＩ３０の入力／出力パッド、すなわち、Ｉ／Ｏパッドで外部に引き出されており、そのＩ／Ｏパッドに外部制御電源１２が接続されているものとする。
【００５０】
また、第２オペアンプ８の出力端子１３もブロック１５へ供給されていると同時にＬＳＩ３０の図示しないＩ／Ｏパッドから外部へ引き出され、そのＩ／Ｏパッドと電圧制御装置１９の入力端子である第１オペアンプ２の非反転入力端子３の間にブロック１４とブロック１５の電位差を測定するための電圧計１６が接続されているものとする。
【００５１】
今、第２オペアンプ８の出力端子１３の出力電圧ＶＤＤＯＵＴを外部供給電圧ＶＤＤ１より０．２Ｖ低くする場合は、外部制御電源１２の電圧ＶＲＥＦの電圧を０．２Ｖに設定する。第２オペアンプ８の出力端子１３は第２オペアンプ８の非反転入力端子９と反転入力端子１０の入力レベルの差である（ＶＤＤ‐０．２Ｖ）の出力電圧を出力する。第２オペアンプ８の出力端子１３と第１オペアンプ２の非反転入力端子３との電位差は、電圧計１６で確認することができる。このとき、電圧計１６の値が外部制御電源１２の電圧ＶＲＥＦであり、何らかの方法で電圧計１６の値と外部制御電源１２が電圧ＶＲＥＦと異なる場合は、電圧ＶＲＥＦを手動で調整し電圧計１６に目標とする値（この例の場合は０．２Ｖ）が得られるまで同様の操作を続ける。
【００５２】
このように電圧制御装置１９を用いることによって、図２のような電源電圧が共通な実装基板上に実装されているＬＳＩ３０内のブロック１５の供給電圧を、電源ラインに抵抗等の素子を挿入することなく、ブロック１４の供給電圧よりも低い電圧に設定することが可能となる。
【００５３】
なお、第１オペアンプ２の反転入力端子７に外部供給電源１を接続し、非反転入力端子３に基準電圧点６を接続し、出力端子４にトランジスタ５のゲートを接続し、かつトランジスタ５のソースを電源ＶＤＤ２に接続し、ドレインを基準電圧点６に接続することも可能である。
【００５４】
以上のように、本発明の第１の実施の形態における電圧制御装置１９によれば、外部制御電源１２の電圧ＶＲＥＦを制御することにより第２オペアンプ８の出力端子１３を所定の電圧に設定することが可能となり、ＬＳＩで電源が分離され、ＬＳＩ外部で電源が共通にされているＬＳＩを実装基板上に実装した状態で電圧特性の評価、解析を容易に行うことが可能となる。
【００５５】
（第２の実施の形態）
図３は本発明の第２の実施の形態に係る電圧制御装置をＬＳＩの内部に実装した一例を示す図である。図３に示すように、電圧制御装置１９をブロック１７とブロック１８との間に結合させることにより、ＬＳＩ内部電源のＩＲドロップ対策に用いることができる。図３において、内部電源はＬＳＩ３０の内部ブロックであるブロック１７を経由してブロック１８に供給される。このとき、ブロック１７でＩＲドロップが発生し、ＩＲドロップした電源電圧はブロック１８に供給されると仮定する。
【００５６】
次に、図３に示した電圧制御装置１９を用いてＩＲドロップ対策を行う場合の動作について説明する。
【００５７】
今、電圧制御装置１９で電圧制御を実施しない場合、ブロック１８に供給される電圧は、外部供給電圧ＶＤＤ１からブロック１７内でのＩＲドロップによる電圧Ｖｄとの差（ＶＤＤ‐Ｖｄ）が、電圧制御装置１９を介して供給されることになる。
【００５８】
一般的に、ＬＳＩ３０の内部ブロック１７でのＩＲドロップの影響でブロック１８が作動しない場合は、外部供給電圧ＶＤＤ１をＬＳＩ規格電圧よりも高くする。すなわち、ブロック１７で電圧ＶｄのＩＲドロップが発生してＬＳＩ３０が作動しなくなった場合には、ＬＳＩ３０全体に（ＶＤＤ＋Ｖｄ）の電圧を印加すればよい。しかしながら、この方法は、規格値よりも高い電圧をＬＳＩ内部３０内部のブロック全部に供給しなければならず、ＬＳＩ３０の信頼性低下につながる。また、ＩＲドロップが発生していないブロック１７にも規格値より高い電圧を印加しなければならないので予期せぬ不具合が生じることを是認しなければならない。
【００５９】
こうした問題点を排除するために、図３に示すように電圧制御装置１９をブロック１７とブロック１８との間に接続するとよい。これによって、外部制御電源１２の電圧ＶＲＥＦを制御してブロック１８の電源電圧を規格電圧に等しい値にすることが可能となる。また、電圧制御装置１９の第２オペアンプ８の出力端子１３と第１オペアンプ２の非反転入力端子３の間に接続された電圧計１６によってブロック１７のＩＲドロップの影響で低下した電圧の値を確認することも可能である。
【００６０】
また、ＬＳＩ３０内部で同一電源であるブロック間に本発明の第２の実施の形態における電圧制御装置１９を配置することにより、ＩＲドロップ対策で規格電圧よりも高い電圧を印加できないブロックに、規格電圧あるいは規格電圧以下の電圧を供給することが可能となる。
【００６１】
（第３の実施の形態）
図４は、本発明の第３の実施の形態に係る電圧制御装置を示す図である。電圧制御装置２９の中の第２オペアンプ８を負帰還増幅回路の構成としたものである。すなわち、負帰還用の抵抗２０（Ｒｆ）を第２オペアンプ８の出力端子１３と、その反転入力端子１０との間に接続した構成とする。
【００６２】
なお、第２オペアンプ８を非反転増幅回路とした場合、その増幅率ＡＶは、ＡＶ＝（１＋（Ｒｆ／Ｒｄ））となる。したがって、抵抗２０（Ｒｆ）とプルダウン抵抗１１（Ｒｄ）を所定の値に設定するならば第２オペアンプ８の出力端子１３に出力される電圧を基準電圧点６の電圧ＶＤＤＲよりも高いレベルに設定することができる。ここで抵抗１１はＩ／Ｏパッド内のプルダウン抵抗であるので一定の値とする。また、負帰還用の抵抗２０はＬＳＩ設計時に決定する。なお、抵抗２０（Ｒｆ）を複数本並列に配置しておいて、ヒューズ等で切換えることも可能である。抵抗２０（Ｒｆ）を切換えることによって、第２オペアンプ８の増幅率ＡＶを変化させることができることになる。
【００６３】
また、電圧制御装置２９を図３で示したブロック１７とブロック１８間に配置することにより、ブロック１８の電源電圧にＩＲドロップが発生した場合には、外部制御電源１２を使用することなしに、ブロック１８への供給電源を規格電圧あるいは規格電圧よりも高い電圧で供給することも可能となる。
【００６４】
また、第２オペアンプ８を負帰還増幅回路と構成するならば、ＩＲドロップが発生しないブロックからの電源電圧を電圧制御装置２９の入力に接続し、ＩＲドロップが発生するブロックの電源電圧に電圧制御装置２９の出力を接続することにより、ＩＲドロップが発生するブロックだけに規格電圧あるいは規格電圧よりも高い電圧を供給することが可能となる。
【００６５】
（第４の実施の形態）
図５は本発明の第４の実施の形態に係る電圧制御装置を示す図である。電圧制御装置３１の第２オペアンプ８の出力端子１３の出力電圧を、所定の値に設定できる構成としたものである。すなわち、出力端子１３の出力電圧を動的に制御することができる構成とするものである。電圧制御装置３１は電圧比較制御部２１、設定電圧２２、電流制御機構２３、制御信号バス（ａ，ｂ，ｃ）２４、スイッチ（Ｓａ，Ｓｂ，Ｓｃ）２５、電流源（Ｉａ，Ｉｂ，Ｉｃ）２６及び出力電圧端子２７とを備える。
【００６６】
電圧比較制御部２１は、入力を第２オペアンプ８の出力端子１３の出力電圧ＶＤＤＯＵＴと設定電圧２２とし、出力を制御信号バス（ａ，ｂ，ｃ）２４と出力電圧端子２７とする。スイッチ（Ｓａ，Ｓｂ，Ｓｃ）２５は制御信号バス（ａ，ｂ，ｃ）２４のそれぞれ対応した信号線に接続され、スイッチ（Ｓａ，Ｓｂ，Ｓｃ）２５の端子の一端はプルダウン抵抗１１（Ｒｄ）側に接続される。スイッチ（Ｓａ，Ｓｂ，Ｓｃ）２５の他端は、それぞれのスイッチに対応する電流源（Ｉａ，Ｉｂ，Ｉｃ）２６に接続される。電流制御機構２３は、電流源（Ｉａ，Ｉｂ，Ｉｃ）２６とスイッチ（Ｓａ，Ｓｂ，Ｓｃ）２５で構成される。
【００６７】
図６は、第２オペアンプ８の出力端子１３の出力電圧と設定電圧２２との電圧差と制御信号バス（ａ，ｂ，ｃ）２４に出力される信号及び信号に対応スイッチのＯＮ、ＯＦＦ状態と抵抗１１（Ｒｄ）に流れる電流の対応を示す図である。
【００６８】
次に、図５と図６を用いて、電圧制御装置３１で設定電圧２２の電圧を出力電圧端子２７に出力する動作について説明する。
【００６９】
ここで、説明の簡略化のために、制御信号バス（ａ，ｂ，ｃ）２４は３ビット幅、設定電圧２２は外部から供給し常に一定であるものと仮定する。
【００７０】
また、電圧比較制御部２１は、設定電圧２２と第２オペアンプ８の出力端子１３の出力電圧とを比較し、この電位差をアナログ‐デジタル変換器によりデジタル値に変換する電圧比較器と、電圧比較器から出力されるデジタル値を入力し、電流制御機構２３を制御する制御信号を生成し保持する保持レジスタからなる制御信号発生器とから構成されている。この保持レジスタに格納された値は制御信号バス（ａ，ｂ，ｃ）２４に出力される。この制御信号バス（ａ，ｂ，ｃ）２４に出力する値は図６に示すような電圧差に応じた信号である。
【００７１】
この制御信号バス（ａ，ｂ，ｃ）２４の信号により電流制御機構２３は第２オペアンプ８の反転入力端子１０の入力電圧を制御し、設定電圧２２と第２オペアンプ８の出力端子１３の出力電圧との電圧差が零となると、電圧比較制御部２１は電位差を零に制御した制御信号の値を保持レジスタに保持させる。
【００７２】
電圧比較制御部２１の出力電圧端子２７には第２オペアンプ８の出力端子１３から入力された電圧がそのまま出力される。
【００７３】
さらに、ＩＲドロップ対策で第１オペアンプ２の非反転入力端子３に規格電圧よりも高い電圧が入力されているものとし、第２オペアンプ８の出力電圧＞設定電圧２２となる場合の電圧制御の方法について説明する。
【００７４】
まず、電圧比較制御部２１に第２オペアンプ８の出力端子１３の電圧が入力される。電圧比較制御部２１には常に一定の設定電圧２２が入力されており、第２オペアンプ８の出力端子１３の電圧と設定電圧２２を比較し、図６に示す電圧差に対応した制御信号を制御信号バス（ａ，ｂ，ｃ）２４へ出力し、この電圧差が零となるよう制御する。
【００７５】
次に、制御信号バス（ａ，ｂ，ｃ）２４の信号は、電流制御機構２３のスイッチ（Ｓａ，Ｓｂ，Ｓｃ）２５を動作させる。このとき、スイッチ（Ｓａ，Ｓｂ，Ｓｃ）２５の動作は、入力信号が“０”の場合はＯＦＦ“１”の場合はＯＮとする。制御信号バス（ａ，ｂ，ｃ）２４の信号が（０，０，０）の場合は、スイッチ（Ｓａ，Ｓｂ，Ｓｃ）２５は全てＯＦＦ状態、スイッチＳ０はＯＮ状態になる。すなわち電流源（Ｉａ，Ｉｂ，Ｉｃ）２６の電流源が第２オペアンプ８の反転入力端子１０に接続されなくなり、第２オペアンプ８の反転入力端子１０はグランドレベルとなる。第２オペアンプ８の出力端１３には基準電圧点６の電圧ＶＤＤＲが出力される。したがって、電圧比較制御部２１の出力電圧端子２７には、第２オペアンプ８の出力端子１３の電圧が出力される。
【００７６】
次に、電圧比較制御部２１で設定電圧２２と第２オペアンプ８の出力端子１３の電圧を比較した結果、差が０．１Ｖであったときは、制御信号バス（ａ，ｂ，ｃ）２４の信号が（０，１，０）となり、スイッチＳ０はＯＦＦ状態になり、スイッチ（Ｓａ，Ｓｂ，Ｓｃ）２５はＳｂのみＯＮとなり、図６に対応した電流Ｉｂがプルダウン抵抗１１（Ｒｄ）に流れる。したがって、第２オペアンプ８の反転入力端子１０の電位が（Ｒｄ×Ｉｂ）となり、第２オペアンプ８の出力端子１３には基準電圧点６の電圧ＶＤＤＲと第２オペアンプ８の反転入力端子１０の電圧レベルの差である（ＶＤＤＲ−Ｒｄ×Ｉｂ）の電圧が出力され、電圧比較制御部２１の出力電圧端子２７にその電圧が出力されることになる。
【００７７】
上述の動作を繰り返すことによって、第２オペアンプ８の出力端子１３の電圧を設定電圧２２の電圧に動的に制御することが可能となる。
【００７８】
本発明の実施の形態における電圧制御装置を電圧比較制御部と電流制御機構で構成することにより所定の電圧に出力電圧を動的に制御することが可能となる。
【産業上の利用可能性】
【００７９】
本発明に係る電圧制御装置は、出力電圧を所定の値に設定することが可能となり、ＬＳＩ内に集積化することにより、ＬＳＩ内の機能ブロックごとに所定の電圧に設定可能となり信頼性の高いＬＳＩの用途に応用でき、また、実装基板上のＬＳＩ評価や解析にも利用することができる。
【図面の簡単な説明】
【００８０】
【図１】本発明の第１の実施の形態に係る電圧制御装置を示す図
【図２】本発明の第１の実施の形態に係る電圧制御装置をＬＳＩ内部に実装した一例を示す図
【図３】本発明の第２の実施の形態に係る電圧制御装置をＬＳＩ内部に実装した他の一例を示す図
【図４】本発明の第３の実施の形態に係る電圧制御装置を示す図
【図５】本発明の第４の実施の形態に係る電圧制御装置を示す図
【図６】同実施の形態における電圧比較制御部の電圧差と制御信号バスに出力される信号の対応を示す図
【符号の説明】
【００８１】
１    外部供給電源  
２    第１のオペアアンプ
３    （第１オペアンプ２の）非反転入力端子
４    （第１オペアンプ２の）出力端子
５    （電界効果）トランジスタ
６    基準電圧点
７    （第１オペアンプ２の）反転入力端子
８    第２オペアンプ
９    （第２オペアンプ８の）非反転入力端子
１０    （第２オペアンプ８の）反転入力端子
１１（Ｒｄ）    プルダウン抵抗
１２    外部制御電源
１３    （第２オペアンプ８の）出力端子
１４，１５，１７，１８    ブロック
１６    電圧計
１９，２９，３１    電圧制御装置
２０（Ｒｆ）    抵抗
２１    電圧比較制御部
２２    設定電圧
２３    電流制御機構
２４    制御信号バス（ａ，ｂ，ｃ）
２５    スイッチ（Ｓａ，Ｓｂ，Ｓｃ）
２６    電流源（Ｉａ，Ｉｂ，Ｉｃ）
２７    出力電圧端子
３０    ＬＳＩ（半導体集積回路）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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