(57)【要約】  【課題】  演算増幅回路への入力信号を発生するモジュールの出力インピーダンスが高い場合においても、演算増幅回路の立ち上げ時およびステップ入力時の出力波形に、オーバーシュートやアンダーシュートを生じないような電圧バッファを実現できる演算増幅回路を提供する。  【解決手段】  信号入力部がフォールデッドカスコード型であり、差動対トランジスタＭ１、Ｍ２のドレインと電源の間に、ゲートとドレインが接続されたトランジスタ対Ｍ３、Ｍ４が接続されており、差動対トランジスタＭ１、Ｍ２がバランスしている時には、ゲートとドレインが接続されたトランジスタ対Ｍ３、Ｍ４はオフ状態になるように動作点が定められている。  【選択図】      図１
2005223627.tif 000002
【特許請求の範囲】
【請求項１】
信号入力部に配置された一対の差動対トランジスタ、折り返されたカスコード型ロードトランジスタおよび電流バイアス用トランジスタが設けられたフォールデッドカスコード型演算増幅回路と、
前記差動対トランジスタのドレイン電位の変動範囲を制御する付加回路とを備えることを特徴とする演算増幅回路。
【請求項２】
前記付加回路は、前記差動対トランジスタのドレインにそれぞれ直列に接続され、ゲートとドレインが接続されたトランジスタ対であることを特徴とする請求項１記載の演算増幅回路。
【請求項３】
前記差動対トランジスタがバランスしている時には、前記付加回路のトランジスタ対がオフ状態になるように前記電流バイアス用トランジスタのバイアスが設定されていることを特徴とする請求項２記載の演算増幅回路。
【請求項４】
フォールデッドカスコード型演算増幅回路の差動対トランジスタと極性の異なるもう一対の差動対トランジスタが信号入力部に追加されたレール・トゥ・レール型演算増幅回路と、
前記差動対トランジスタのドレイン電位の変動範囲を制御する付加回路とを備えることを特徴とする演算増幅回路。
【請求項５】
前記付加回路は、前記差動対トランジスタのドレインにそれぞれ直列に接続され、ゲートとドレインが接続されたトランジスタ対であることを特徴とする請求項４記載の演算増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は演算増幅回路に関し、例えば、立ち上げ時の応答特性およびステップ入力時の応答特性に円滑さが要求されるインピーダンス変換を目的とした電圧バッファとして使用される演算増幅回路に適用して好適なものである。
【背景技術】
【０００２】
演算増幅回路を電圧バッファとして使用する場合、演算増幅回路を用いてボルテージフォロワを形成する方法がある。
図５は、従来の演算増幅回路を用いたボルテージフォロワの構成を示す回路図である。
図５において、オペアンプＯＰの出力端子は、オペアンプＯＰの反転入力端子に接続されている。そして、オペアンプＯＰの正転入力端子に入力電圧ＶINを入力し、オペアンプＯＰの出力端子から出力電圧ＶOUTを取り出すことにより、インピーダンス変換を行うことができる。
ここで、演算増幅回路を用いたボルテージフォロワを構成する場合、広い入力レンジが演算増幅回路に要求されることが多い。広い入力レンジを有する演算増幅回路としては、例えば、非特許文献１に開示されているように、フォールデッドカスコード型演算増幅回路がよく知られている。
【０００３】
図６は、従来のフォールデッドカスコード型演算増幅回路の構成を示す回路図である。
図６において、フォールデッドカスコード型演算増幅回路には、差動対トランジスタ２１、カスコード型ロードトランンジスタ２２および電流バイアス用トランンジスタ２３が設けられている。
ここで、差動対トランジスタ２１には、ＮチャンネルＭＯＳトランジスタＭ５１、Ｍ５２が設けられ、ＮチャンネルＭＯＳトランジスタＭ５１、Ｍ５２のソースは、電流バイアス用トランジスタであるＮチャンネルＭＯＳトランジスタＭ５３のドレインに接続され、ＮチャンネルＭＯＳトランジスタＭ５３のソースは接地電位に接続されている。
【０００４】
また、カスコード型ロードトランンジスタ２２には、ＮチャンネルＭＯＳトランジスタＭ６０〜Ｍ６３が設けられ、ＮチャンネルＭＯＳトランジスタＭ６０、Ｍ６２は互い直列接続されるとともに、ＮチャンネルＭＯＳトランジスタＭ６２のソースは接地電位に接続されている。また、ＮチャンネルＭＯＳトランジスタＭ６１、Ｍ６３は互い直列接続されるとともに、ＮチャンネルＭＯＳトランジスタＭ６３のソースは接地電位に接続され、ＮチャンネルＭＯＳトランジスタＭ６０、Ｍ６１のゲートは互いに接続されている。また、ＮチャンネルＭＯＳトランジスタＭ６２、Ｍ６３のゲートは互いに接続されるとともに、ＮチャンネルＭＯＳトランジスタＭ６２、Ｍ６３のゲートはＮチャンネルＭＯＳトランジスタＭ６０のドレインに接続されている。
【０００５】
また、電流バイアス用トランンジスタ２３には、ＰチャンネルＭＯＳトランジスタＭ５５〜Ｍ５８が設けられ、ＰチャンネルＭＯＳトランジスタＭ５５、Ｍ５７は互い直列接続されるとともに、ＰチャンネルＭＯＳトランジスタＭ５５のソースは電源電位に接続されている。また、ＰチャンネルＭＯＳトランジスタＭ５５のドレインはＮチャンネルＭＯＳトランジスタＭ５１のドレインに接続され、ＰチャンネルＭＯＳトランジスタＭ５７のドレインはＮチャンネルＭＯＳトランジスタＭ６０のドレインに接続されている。
【０００６】
また、ＰチャンネルＭＯＳトランジスタＭ５６、Ｍ５８は互い直列接続されるとともに、ＰチャンネルＭＯＳトランジスタＭ５６のソースは電源電位に接続されている。また、ＰチャンネルＭＯＳトランジスタＭ５６のドレインはＮチャンネルＭＯＳトランジスタＭ５２のドレインに接続され、ＰチャンネルＭＯＳトランジスタＭ５８のドレインはＮチャンネルＭＯＳトランジスタＭ６１のドレインに接続されている。
また、ＰチャンネルＭＯＳトランジスタＭ５５、Ｍ５６のゲートは互いに接続されるとともに、ＰチャンネルＭＯＳトランジスタＭ５７、Ｍ５８のゲートは互いに接続されている。
【０００７】
そして、ＮチャンネルＭＯＳトランジスタＭ５３にｂｉａｓ２１を入力することにより、ＮチャンネルＭＯＳトランジスタＭ５１、Ｍ５２の動作点を制御することが可能となる。また、ＮチャンネルＭＯＳトランジスタＭ６０、Ｍ６１にｂｉａｓ２２を入力することにより、ＮチャンネルＭＯＳトランジスタＭ６２、Ｍ６３の動作点を制御することが可能となる。また、ＮチャンネルＭＯＳトランジスタＭ５５、Ｍ５６にｂｉａｓ２４を入力することにより、ＰチャンネルＭＯＳトランジスタＭ５５、Ｍ５６のオーバードライブ電圧を制御することが可能となる。また、ＮチャンネルＭＯＳトランジスタＭ５７、Ｍ５８にｂｉａｓ２３を入力することにより、内部ノードＢ３および内部ノードＣ３の動作点を制御することが可能となる。
【０００８】
図７は、図６のフォールデッドカスコード型演算増幅回路をボルテージフォロワとして使用した場合の構成を示す回路図である。
図７において、図６のフォールデッドカスコード型演算増幅回路をボルテージフォロワとして使用するために、ＮチャンネルＭＯＳトランジスタＭ５２のゲートはＮチャンネルＭＯＳトランジスタＭ６１のドレインに接続されている。そして、ＮチャンネルＭＯＳトランジスタＭ５１のゲートにはフォールデッドカスコード型演算増幅回路の正転入力端子Ｐ−Ｉｎが設けられるとともに、ＮチャンネルＭＯＳトランジスタＭ５２のゲートにはフォールデッドカスコード型演算増幅回路の反転入力端子Ｎ−Ｉｎが設けられ、ＮチャンネルＭＯＳトランジスタＭ６１のドレインにはフォールデッドカスコード型演算増幅回路の出力端子ＯＵＴ３が設けられている。
【０００９】
そして、入力信号Ｖｉｎをフォールデッドカスコード型演算増幅回路の正転入力端子Ｐ−Ｉｎに入力するとともに、電源電圧としてＶＤＤを供給することにより、フォールデッドカスコード型演算増幅回路をボルテージフォロワとして使用することができる。
図８は、図６のフォールデッドカスコード型演算増幅回路をボルテージフォロワとして使用した場合のスタートアップ時の各ノードの過渡応答を示す図である。
【００１０】
ここで、初期状態として、フォールデッドカスコード型演算増幅回路はパワーダウンされており、かつ正転入力端子Ｐ−Ｉｎには、フォールデッドカスコード型演算増幅回路が動作可能なレンジ内の電圧として、例えば１／２・ＶＤＤが印加されていることを想定する。なお、パワーダウンとは出力端子ＯＵＴ３の電位が０Ｖとなっている状態を指す。ここで、フォールデッドカスコード型演算増幅回路がパワーダウンされている場合とは、フォールデッドカスコード型演算増幅回路の電源が供給されていない（ＶＤＤ＝０Ｖ）場合、もしくは付加回路によってフォールデッドカスコード型演算増幅回路内のＶＤＤ−ＧＮＤ間のすべてのパスが切断されている場合のいずれでもよい。
【００１１】
そして、フォールデッドカスコード型演算増幅回路がパワーダウン状態からパワーアップ状態に移行すると、正転入力端子Ｐ−Ｉｎは１／２・ＶＤＤの電位をそのまま維持するとともに、反転入力端子Ｎ−Ｉｎは０Ｖから徐々に上昇する。この時、正転入力端子Ｐ−Ｉｎと反転入力端子Ｎ−Ｉｎとの電位差が大きい間は、フォールデッドカスコード型演算増幅回路の入力部は比較器のような動作となり、内部ノードＡ３、Ｂ３は比較的ＧＮＤレベルに近い電位を徐々に上昇させる。そして、フォールデッドカスコード型演算増幅回路の出力、すなわち反転入力端子Ｎ−Ｉｎの電位が正転入力端子Ｐ−Ｉｎの電位に近づくと、急速に負帰還が働き、内部ノードＢ３点の電位は急激に上昇して、定常状態での動作点に落ち着くような動作となる。
また、さらに広い入力レンジを得るために、例えば、非特許文献２に開示されているように、二対の差動対を有するレール・トゥ・レール型の演算増幅回路を使用する場合がある。
【００１２】
図９は、従来のレール・トゥ・レール型演算増幅回路の構成を示す回路図である。
図９において、レール・トゥ・レール型演算増幅回路には、Ｐ受けおよびＮ受けの差動対が一対ずつ含まれ、Ｎ受けの差動対トランジスタ３１ａおよびＰ受けの差動対トランジスタ３１ｂが設けられるとともに、カスコード型ロードトランンジスタ３３および電流バイアス用トランンジスタ３２が設けられている。
【００１３】
ここで、差動対トランジスタ３１ａには、ＮチャンネルＭＯＳトランジスタＭ７１、Ｍ７２が設けられ、ＮチャンネルＭＯＳトランジスタＭ７１、Ｍ７２のソースは、ＮチャンネルＭＯＳトランジスタＭ７９のドレインに接続され、ＮチャンネルＭＯＳトランジスタＭ７９のソースは接地電位に接続されている。
また、差動対トランジスタ３１ｂには、ＰチャンネルＭＯＳトランジスタＭ７３、Ｍ７４が設けられ、ＰチャンネルＭＯＳトランジスタＭ７３、Ｍ７４のソースは、ＰチャンネルＭＯＳトランジスタＭ８４のドレインに接続され、ＰチャンネルＭＯＳトランジスタＭ８４のソースは電源電位に接続されている。ＰチャンネルＭＯＳトランジスタＭ８４とＮチャンネルＭＯＳトランジスタＭ７９は、電流バイアス用トランジスタである。
【００１４】
また、電流バイアス用トランンジスタ３２には、ＮチャンネルＭＯＳトランジスタＭ８０〜Ｍ８３が設けられ、ＮチャンネルＭＯＳトランジスタＭ８０、Ｍ８２は互い直列接続されるとともに、ＮチャンネルＭＯＳトランジスタＭ８２のソースは接地電位に接続されている。また、ＮチャンネルＭＯＳトランジスタＭ８１、Ｍ８３は互い直列接続されるとともに、ＮチャンネルＭＯＳトランジスタＭ８３のソースは接地電位に接続されている。また、ＮチャンネルＭＯＳトランジスタＭ８０、Ｍ８１のゲートは互いに接続されるとともに、ＮチャンネルＭＯＳトランジスタＭ７９、Ｍ８２、Ｍ８３のゲートは互いに接続されている。また、ＮチャンネルＭＯＳトランジスタＭ８２のドレインはＰチャンネルＭＯＳトランジスタＭ７４のドレインに接続されるとともに、ＮチャンネルＭＯＳトランジスタＭ８３のドレインはＰチャンネルＭＯＳトランジスタＭ７３のドレインに接続されている。
【００１５】
また、カスコード型ロードトランンジスタ３３には、ＰチャンネルＭＯＳトランジスタＭ７５〜Ｍ７８が設けられ、ＰチャンネルＭＯＳトランジスタＭ７５、Ｍ７７は互い直列接続されるとともに、ＰチャンネルＭＯＳトランジスタＭ７５のソースは電源電位に接続されている。また、ＰチャンネルＭＯＳトランジスタＭ７５のドレインはＮチャンネルＭＯＳトランジスタＭ７１のドレインに接続され、ＰチャンネルＭＯＳトランジスタＭ７７のドレインはＮチャンネルＭＯＳトランジスタＭ８０のドレインに接続されている。
【００１６】
また、ＰチャンネルＭＯＳトランジスタＭ７６、Ｍ７８は互い直列接続されるとともに、ＰチャンネルＭＯＳトランジスタＭ７６のソースは電源電位に接続されている。また、ＰチャンネルＭＯＳトランジスタＭ７６のドレインはＮチャンネルＭＯＳトランジスタＭ７２のドレインに接続され、ＰチャンネルＭＯＳトランジスタＭ７８のドレインはＮチャンネルＭＯＳトランジスタＭ８１のドレインに接続されている。
また、ＰチャンネルＭＯＳトランジスタＭ７５、Ｍ７６のゲートは互いに接続されるとともに、ＰチャンネルＭＯＳトランジスタＭ７７のドレインに接続され、ＰチャンネルＭＯＳトランジスタＭ７７、Ｍ７８のゲートは互いに接続されている。
【００１７】
そして、ＮチャンネルＭＯＳトランジスタＭ７９にｂｉａｓ５１を入力することにより、ＮチャンネルＭＯＳトランジスタＭ７１、Ｍ７２の動作点を制御することが可能となる。また、ＮチャンネルＭＯＳトランジスタＭ８４にｂｉａｓ５４を入力することにより、ＮチャンネルＭＯＳトランジスタＭ７３、Ｍ７４の動作点を制御することが可能となる。また、ＮチャンネルＭＯＳトランジスタＭ８０、Ｍ８１にｂｉａｓ５２を入力することにより、内部ノードＣ４、Ｄ４の動作点を制御することが可能となる。また、ＮチャンネルＭＯＳトランジスタＭ７７、Ｍ７８にｂｉａｓ５３を入力することにより、内部ノードＡ４、Ｂ４の動作点を制御することが可能となる。
【００１８】
そして、図９のレール・トゥ・レール型演算増幅回路をボルテージフォロワとして使用するために、ＮチャンネルＭＯＳトランジスタＭ７１およびＰチャンネルＭＯＳトランジスタＭ７４のゲートをＮチャンネルＭＯＳトランジスタＭ８１のドレインに接続することができる。そして、ＮチャンネルＭＯＳトランジスタＭ７１およびＰチャンネルＭＯＳトランジスタＭ７４のゲートにはレール・トゥ・レール型演算増幅回路の正転入力端子Ｐ−Ｉｎが設けられるとともに、ＮチャンネルＭＯＳトランジスタＭ７２およびＰチャンネルＭＯＳトランジスタＭ７３のゲートにはレール・トゥ・レール型演算増幅回路の反転入力端子Ｎ−Ｉｎが設けられ、ＮチャンネルＭＯＳトランジスタＭ８１のドレインにはレール・トゥ・レール型演算増幅回路の出力端子ＯＵＴ４が設けられている。そして、入力信号をレール・トゥ・レール型演算増幅回路の正転入力端子Ｐ−Ｉｎに入力することにより、レール・トゥ・レール型演算増幅回路をボルテージフォロワとして使用することができる。
【００１９】
ここで、レール・トゥ・レール型演算増幅回路では、入力電圧がＧＮＤ付近の時には、Ｎ受けの差動対トランジスタ３１ａはオフ状態にあり、Ｐ受けの差動対トランジスタ３１ｂのみが動作する。逆に、入力電圧がＶＤＤ付近の時には、Ｐ受けの差動対トランジスタ３１ｂはオフ状態にあり、Ｎ受けの差動対トランジスタ３１ａのみが動作する。
また、入力電圧が１／２・ＶＤＤ付近のときには、両方の差動対トランジスタ３１ａ、３１ｂが動作する。したがって、レール・トゥ・レール型演算増幅回路をボルテージフォロワとして使用した場合には、演算増幅回路が既にスタートアップしている状態においても、ＧＮＤ付近から１／２・ＶＤＤ付近、もしくはＶＤＤ付近から１／２・ＶＤＤ付近に遷移するようなステップ入力が与えられた場合の動作は、どちらか一方の差動対ランジスタ３１ａ、３１ｂがパワーダウン状態から立ち上がる。
【非特許文献１】Ｒｏｕｂｉｋ  Ｇｒｅｇｏｒｉａｎ著，「Ａｎａｌｏｇ  ＭＯＳ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔｓ  ｆｏｒ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｉｎｇ」，（米国），ＪＯＨＮ  ＷＩＬＥＹ  ＆  ＳＯＮＳ，Ｉｎｃ．，１９８６年，Ｐ．２５１−２５５
【非特許文献２】Ｒｏｎ  Ｈｏｇｅｒｖｏｒｓｔ，ｅｔ．ａｌ．，Ａ  Ｃｏｍｐａｃｔ  Ｐｏｗｅｒ−Ｅｆｆｉｃｉｅｎｔ  ３Ｖ  ＣＭＯＳ  Ｒａｉｌ−ｔｏ−Ｒａｉｌ  Ｉｎｐｕｔ／Ｏｕｔｐｕｔ  Ｏｐｅｒａｔｉｏｎａｌ  Ａｍｐｌｉｆｉｅｒ  ｆｏｒ  ＶＬＳＩ  Ｃｅｌｌ  Ｌｉｂｒａｒｉｅｓ，ＩＥＥＥ  Ｊ．Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，ＶＯＬ．２９，Ｎｏ．１２，Ｄｅｃｅｍｂｅｒ  １９９４，ｐｐ１５０５−１５１３
【発明の開示】
【発明が解決しようとする課題】
【００２０】
しかしながら、図６のフォールデッドカスコード型演算増幅回路では、ＮチャンネルＭＯＳトランジスタＭ５１のゲート−ドレイン間には寄生容量Ｃgdが存在し、ＮチャンネルＭＯＳトランジスタＭ５１のゲート−ソース間には寄生容量Ｃgsが存在する。そして、内部ノードＡ点および内部ノードＢ点の電位の変化は、これらの寄生容量Ｃgd、Ｃgsを介して正転入力端子Ｐ−Ｉｎに伝達される。
【００２１】
このため、フォールデッドカスコード型演算増幅回路への入力信号Ｖｉｎを生成するモジュールの出力インピーダンスＲfが十分に小さければ、正転入力端子Ｐ−Ｉｎの電位はほとんど変動しないが、出力インピーダンスＲfが大きい場合には正転入力端子Ｐ−Ｉｎの電位が変動し、図８に示すように、その変動がそのままフォールデッドカスコード型演算増幅回路の出力にオーバーシュートとなって現れる。
【００２２】
また、図９のレール・トゥ・レール型演算増幅回路をボルテージフォロワとして使用した場合、その特徴は通常のフォールデッドカスコード型演算増幅回路のスタートアップ時に準じるものであり、特に、入力信号を発生するモジュールの出力インピーダンスが大きい時には、フォールデッドカスコード型演算増幅回路と同じようなオーバーシュートやアンダーシュートが出力波形に生じる。そして、アプリケーションによっては、このようなオーバーシュートやアンダーシュートが致命的な問題を引き起こすことがあった。
そこで、本発明の目的は、演算増幅回路への入力信号を発生するモジュールの出力インピーダンスが高い場合においても、演算増幅回路の立ち上げ時およびステップ入力時の応答特性を円滑化することが可能な演算増幅回路を提供することである。
【課題を解決するための手段】
【００２３】
上述した課題を解決するために、請求項１記載の演算増幅回路によれば、信号入力部に配置された一対の差動対トランジスタ、折り返されたカスコード型ロードトランジスタおよび電流バイアス用トランジスタが設けられたフォールデッドカスコード型演算増幅回路と、前記差動対トランジスタのドレイン電位の変動範囲を制御する付加回路とを備えることを特徴とする。
【００２４】
これにより、演算増幅回路を用いてボルテージフォロワが構成された場合においても、入力信号が入力される差動対トランジスタのドレイン電位を立ち上げてから、ボルテージフォロワの出力を立ち上げることができる。このため、差動対トランジスタのドレイン電位の変動に伴って入力側の電位が変動した場合においても、ボルテージフォロワの出力の変動を抑制することができる。この結果、演算増幅回路への入力信号を発生するモジュールの出力インピーダンスが高い場合においても、立ち上げ時およびステップ入力時における出力波形のオーバーシュートやアンダーシュートを抑制することができ、ボルテージフォロワの応答特性を円滑化することができる。
【００２５】
また、請求項２記載の演算増幅回路によれば、前記付加回路は、前記差動対トランジスタのドレインにそれぞれ直列に接続され、ゲートとドレインが接続されたトランジスタ対であることを特徴とする。
これにより、演算増幅回路の正転入力端子と反転入力端子との電位差が大きい場合においても、差動対トランジスタのドレインに接続されたトランジスタをオンさせることができ、差動対トランジスタのドレインの電位を迅速に立ち上げることができる。このため、演算増幅回路を用いてボルテージフォロワが構成された場合においても、入力信号が入力される差動対トランジスタのドレイン電位を立ち上げてから、ボルテージフォロワの出力を立ち上げることができ、立ち上げ時およびステップ入力時における出力波形のオーバーシュートやアンダーシュートを抑制することができる。
【００２６】
また、請求項３載の演算増幅回路によれば、前記差動対トランジスタがバランスしている時には、前記付加回路のトランジスタ対がオフ状態になるように前記電流バイアス用トランジスタのバイアスが設定されていることを特徴とする。
これにより、差動対トランジスタのドレイン電位の変動範囲を制御することを可能としつつ、負帰還が働いて演算増幅回路が電圧バッファとして動作している状態においては、その特性にほとんど悪影響を及ぼさないようにすることができる。
【００２７】
また、請求項４記載の演算増幅回路によれば、フォールデッドカスコード型演算増幅回路の差動対トランジスタと極性の異なるもう一対の差動対トランジスタが信号入力部に追加されたレール・トゥ・レール型演算増幅回路と、前記差動対トランジスタのドレイン電位の変動範囲を制御する付加回路とを備えることを特徴とする。
これにより、差動対トランジスタのドレイン電位の変動に伴って入力側の電位が変動した場合においても、ボルテージフォロワの出力の変動を抑制することができ、広い入力レンジを得ることを可能としつつ、立ち上げ時およびステップ入力時における出力波形のオーバーシュートやアンダーシュートを抑制することができる。
【００２８】
また、請求項５記載の演算増幅回路によれば、前記付加回路は、前記差動対トランジスタのドレインにそれぞれ直列に接続され、ゲートとドレインが接続されたトランジスタ対であることを特徴とする。
これにより、差動対トランジスタのドレイン電位の低下を抑制することができ、広い入力レンジを得ることを可能としつつ、立ち上げ時およびステップ入力時における出力波形のオーバーシュートやアンダーシュートを抑制することができる。
【発明の効果】
【００２９】
以上説明したように、本発明によれば、ボルテージフォロワを形成して電圧バッファとして使用された場合に、演算増幅回路への入力信号を発生するモジュールの出力インピーダンスが高い場合においても、立ち上げ時およびステップ入力時の出力波形にオーバーシュートやアンダーシュートを生じることを抑制することを可能として、円滑な応答特性を得ることができる。
【発明を実施するための最良の形態】
【００３０】
以下、本発明の実施形態に係る演算増幅回路について図面を参照しながら説明する。
図１は、本発明の第１実施形態に係る演算増幅回路の構成を示す回路図である。なお、この第１実施形態は、ドレイン電位の変動範囲を制御する付加回路４を図６のフォールデッドカスコード型演算回路に付加し、ボルテージフォロワとして使用するようにしたものである。
図１において、この第１実施形態では、差動対トランジスタ１、カスコード型ロードトランンジスタ２および電流バイアス用トランンジスタ３および付加回路４が設けられている。
ここで、差動対トランジスタ１には、ＮチャンネルＭＯＳトランジスタＭ１、Ｍ２が設けられ、ＮチャンネルＭＯＳトランジスタＭ１、Ｍ２のソースは、ＮチャンネルＭＯＳトランジスタＭ９のドレインに接続され、ＮチャンネルＭＯＳトランジスタＭ９のソースは接地電位に接続されている。
【００３１】
また、差動対トランジスタ１には、ＮチャンネルＭＯＳトランジスタＭ１のドレイン電位の変動範囲を制御する付加回路４が接続されている。ここで、付加回路４にはＰチャンネルＭＯＳトランジスタＭ３、Ｍ４が設けられ、ＰチャンネルＭＯＳトランジスタＭ３、Ｍ４はそれぞれダイオード接続されるとともに、ＮチャンネルＭＯＳトランジスタＭ１、Ｍ２とそれぞれ直列接続されている。すなわち、ＰチャンネルＭＯＳトランジスタＭ３、Ｍ４のソースは電源電位に接続されるとともに、ＰチャンネルＭＯＳトランジスタＭ３、Ｍ４のドレインはＮチャンネルＭＯＳトランジスタＭ１、Ｍ２のドレインにそれぞれ接続され、ＰチャンネルＭＯＳトランジスタＭ３、Ｍ４のゲートはＰチャンネルＭＯＳトランジスタＭ３、Ｍ４のドレインにそれぞれ接続されている。
【００３２】
なお、ＰトランジスタＭ４は、ＮチャンネルＭＯＳトランジスタＭ１のドレイン電位の変動範囲を制御するためには不要ではあるが、差動増幅回路としての動作上のバランスを保つ上で付加することが好ましい。
また、カスコード型ロードトランンジスタ２には、ＮチャンネルＭＯＳトランジスタＭ１０〜Ｍ１３が設けられ、ＮチャンネルＭＯＳトランジスタＭ１０、Ｍ１２は互い直列接続されるとともに、ＮチャンネルＭＯＳトランジスタＭ１２のソースは接地電位に接続されている。また、ＮチャンネルＭＯＳトランジスタＭ１１、Ｍ１３は互い直列接続されるとともに、ＮチャンネルＭＯＳトランジスタＭ１３のソースは接地電位に接続され、ＮチャンネルＭＯＳトランジスタＭ１０、Ｍ１１のゲートは互いに接続されている。また、ＮチャンネルＭＯＳトランジスタＭ１２、Ｍ１３のゲートは互いに接続されるとともに、ＮチャンネルＭＯＳトランジスタＭ１２、Ｍ１３のゲートはＮチャンネルＭＯＳトランジスタＭ１０のドレインに接続されている。
【００３３】
また、電流バイアス用トランンジスタ３には、ＰチャンネルＭＯＳトランジスタＭ５〜Ｍ８が設けられ、ＰチャンネルＭＯＳトランジスタＭ５、Ｍ７は互い直列接続されるとともに、ＰチャンネルＭＯＳトランジスタＭ５のソースは電源電位に接続されている。また、ＰチャンネルＭＯＳトランジスタＭ５のドレインはＮチャンネルＭＯＳトランジスタＭ１のドレインに接続され、ＰチャンネルＭＯＳトランジスタＭ７のドレインはＮチャンネルＭＯＳトランジスタＭ１０のドレインに接続されている。
【００３４】
また、ＰチャンネルＭＯＳトランジスタＭ６、Ｍ８は互い直列接続されるとともに、ＰチャンネルＭＯＳトランジスタＭ６のソースは電源電位に接続されている。また、ＰチャンネルＭＯＳトランジスタＭ６のドレインはＮチャンネルＭＯＳトランジスタＭ２のドレインに接続され、ＰチャンネルＭＯＳトランジスタＭ８のドレインはＮチャンネルＭＯＳトランジスタＭ１１のドレインに接続されている。
【００３５】
そして、図１の演算増幅回路をボルテージフォロワとして使用するために、ＮチャンネルＭＯＳトランジスタＭ２のゲートはＮチャンネルＭＯＳトランジスタＭ１１のドレインに接続されている。そして、ＮチャンネルＭＯＳトランジスタＭ１のゲートには演算増幅回路の正転入力端子Ｐ−Ｉｎが設けられるとともに、ＮチャンネルＭＯＳトランジスタＭ２のゲートには演算増幅回路の反転入力端子Ｎ−Ｉｎが設けられ、ＮチャンネルＭＯＳトランジスタＭ１１のドレインには演算増幅回路の出力端子ＯＵＴ１が設けられている。そして、入力信号Ｖｉｎを演算増幅回路の正転入力端子Ｐ−Ｉｎに入力するとともに、電源電圧としてＶＤＤを供給することにより、図１の演算増幅回路をボルテージフォロワとして使用することができる。
【００３６】
図２は、図１の演算増幅回路をボルテージフォロワとして使用した場合のスタートアップ時の各ノードの過渡応答を示す図である。
ここで、初期状態として演算増幅回路はパワーダウンされており、かつ正転入力端子Ｐ−Ｉｎには、演算増幅回路が動作可能なレンジ内の電圧として、例えば１／２・ＶＤＤが印加されていることを想定する。そして、演算増幅回路がパワーダウン状態からパワーアップ状態に移行すると、正転入力端子Ｐ−Ｉｎは１／２・ＶＤＤの電位をそのまま維持するとともに、反転入力端子Ｎ−ＩｎはＧＮＤレベルから徐々に上昇する。この時、正転入力端子Ｐ−Ｉｎと反転入力端子Ｎ−Ｉｎとの電位差が大きい間は、演算増幅回路の入力部は比較器のような動作となり、内部ノードＢ１の電位は、初めはＧＮＤレベル付近にあるが、ダイオード接続されたＰチャンネルＭＯＳトランジスタＭ３がオンするために、内部ノードＢ１の電位は直ぐにＶＤＤ−Ｖｔｐ（ＶｔｐはＰチャンネルＭＯＳトランジスタＭ３の閾値の絶対値）付近まで上昇する。
【００３７】
ここで、ＮチャンネルＭＯＳトランジスタＭ１のゲート−ドレイン間には寄生容量Ｃgdが存在し、ＮチャンネルＭＯＳトランジスタＭ１のゲート−ソース間には寄生容量Ｃgsが存在する。そして、内部ノードＡ点および内部ノードＢ点の電位の変化は、これらの寄生容量Ｃgd、Ｃgsを介して正転入力端子Ｐ−Ｉｎに伝達される。このため、出力インピーダンスＲfが大きい場合には、正転入力端子Ｐ−Ｉｎの電位が変動し、正転入力端子Ｐ−Ｉｎの電位にオーバーシュートが発生する。しかし、この時点では、反転入力端子Ｎ−Ｉｎの電位はＧＮＤレベルに近い状態で徐々に上昇するため、演算増幅回路の出力にオーバーシュートが発生することを防止することができる。
【００３８】
その後、演算増幅回路の出力、すなわち反転入力端子Ｎ−Ｉｎの電位が正転入力端子Ｐ−Ｉｎの電位に近づくと、急速に負帰還が働き、内部ノードＢ点の電位は上昇する。しかし、内部ノードＢ点の電位の変化量が小さいため、出力インピーダンスＲfが大きい場合でも、正転入力端子Ｐ−Ｉｎの変動を小さくすることができる。このため、演算増幅回路をボルデージフォロワとして使用した場合においても、演算増幅回路の出力のオーバーシュートを抑制することが可能となり、演算増幅回路の過渡応答特性を円滑化することができる。
【００３９】
なお、ＰチャンネルＭＯＳトランジスタＭ３、Ｍ４は、演算増幅回路が比較器として動作している状態においては、上述のような大きな効果をもたらす一方、負帰還が働いて演算増幅回路が電圧バッファとして動作している状態においては、その特性にほとんど悪影響を及ぼさないような動作点に設定することが可能である。
すなわち、トランジスタを飽和領域で動作させる場合、オーバードライブ電圧Ｖｏｖ（ゲート−ソース間電圧Ｖｇｓ−閾値Ｖｔｈ）として、ある程度の電位をとるのが普通であるが、むやみにオーバードライブ電圧Ｖｏｖをとると、動作レンジが狭くなるため、通常はＶｏｖ＜Ｖｔｈとすることで特に問題は発生しない。ＰチャンネルＭＯＳトランジスタＭ５、Ｍ６のオーバードライブ電圧（Ｖｏｖ5,6＝ＶＤＤ−Ｖbias4−Ｖｔｈ）は、ｂｉａｓ４の電位によって制御することができるので、Ｖｏｖ5,6＜Ｖｔｈとすることは容易である。
【００４０】
また、内部ノードＢ１および内部ノードＣ１の動作点は、ＰチャンネルＭＯＳトランジスタＭ７、Ｍ８に流れる電流と、ｂｉａｓ３の電位によって制御することができるため、Ｖｏｖ5,6＜（ＶＤＤ−ＶB）＝（ＶＤＤ−ＶC）＜Ｖｔｈ（ＶB、ＶCはそれぞれ内部ノードＢ１、Ｃ１の電位）とすることは容易である。
このような動作点になるようにバイアス条件を設定すれば、電圧バッファとして動作している状態ではＰチャンネルＭＯＳトランジスタＭ３、Ｍ４のゲート電圧は閾値を超えないためほとんど電流が流れない。このため、ＰチャンネルＭＯＳトランジスタＭ３、Ｍ４がない場合と比べて演算増幅回路内部の動作点が変わらないようにすることができ、ＰチャンネルＭＯＳトランジスタＭ３、Ｍ４を付加した場合においても、演算増幅回路の特性にほとんど影響が及ばないようにすることができる。また、演算増幅回路のスタートアップに要する時間も変わらないようにすることができる。
【００４１】
図３は、本発明の第２実施形態に係る演算増幅回路の構成を示す回路図である。なお、この第２実施形態は、ドレイン電位の変動範囲を制御する付加回路１４ａ、１４ｂを２ステージからなるレール・トゥ・レール型演算増幅回路に付加し、ボルテージフォロワとして使用するようにしたものである。
図３において、この第２実施形態では、二対の差動対トランジスタ１１ａ、１１ｂ、カスコード型ロードトランンジスタ１２および電流バイアス用トランンジスタ１３、付加回路１４ａ、１４ｂおよび出力回路１５が設けられている。
【００４２】
ここで、差動対トランジスタ１１ａには、ＮチャンネルＭＯＳトランジスタＭ２１、Ｍ２２が設けられ、ＮチャンネルＭＯＳトランジスタＭ２１、Ｍ２２のソースは、ＮチャンネルＭＯＳトランジスタＭ４２のドレインに接続され、ＮチャンネルＭＯＳトランジスタＭ４２のソースは接地電位に接続されている。
また、差動対トランジスタ１１ａには、ＮチャンネルＭＯＳトランジスタＭ２１のドレイン電位の変動範囲を制御する付加回路１４ａが接続されている。ここで、付加回路１４ａにはＰチャンネルＭＯＳトランジスタＭ２３、Ｍ２４が設けられ、ＰチャンネルＭＯＳトランジスタＭ２３、Ｍ２４はそれぞれダイオード接続されるとともに、ＮチャンネルＭＯＳトランジスタＭ２１、Ｍ２２とそれぞれ直列接続されている。すなわち、ＰチャンネルＭＯＳトランジスタＭ２３、Ｍ２４のソースは電源電位に接続されるとともに、ＰチャンネルＭＯＳトランジスタＭ２３、Ｍ２４のドレインはＮチャンネルＭＯＳトランジスタＭ２１、Ｍ２２のドレインにそれぞれ接続され、ＰチャンネルＭＯＳトランジスタＭ２３、Ｍ２４のゲートはＰチャンネルＭＯＳトランジスタＭ２３、Ｍ２４のドレインにそれぞれ接続されている。
【００４３】
また、差動対トランジスタ１１ｂには、ＰチャンネルＭＯＳトランジスタＭ２５、Ｍ２６が設けられ、ＰチャンネルＭＯＳトランジスタＭ２５、Ｍ２６のソースは、ＰチャンネルＭＯＳトランジスタＭ４３のドレインに接続され、ＰチャンネルＭＯＳトランジスタＭ４３のソースは電源電位に接続されている。
また、差動対トランジスタ１１ｂには、ＰチャンネルＭＯＳトランジスタＭ２６のドレイン電位の変動範囲を制御する付加回路１４ｂが接続されている。ここで、付加回路１４ｂにはＰチャンネルＭＯＳトランジスタＭ２７、Ｍ２８が設けられ、ＮチャンネルＭＯＳトランジスタＭ２７、Ｍ２８はそれぞれダイオード接続されるとともに、ＰチャンネルＭＯＳトランジスタＭ２５、Ｍ２６とそれぞれ直列接続されている。すなわち、ＮチャンネルＭＯＳトランジスタＭ２７、Ｍ２８のソースは電源電位に接続されるとともに、ＮチャンネルＭＯＳトランジスタＭ２７、Ｍ２８のドレインはＰチャンネルＭＯＳトランジスタＭ２５、Ｍ２６のドレインにそれぞれ接続され、ＮチャンネルＭＯＳトランジスタＭ２７、Ｍ２８のゲートはＮチャンネルＭＯＳトランジスタＭ２７、Ｍ２８のドレインにそれぞれ接続されている。
【００４４】
また、カスコード型ロードトランンジスタ１２には、ＮチャンネルＭＯＳトランジスタＭ３４〜Ｍ３７が設けられ、ＮチャンネルＭＯＳトランジスタＭ３４、Ｍ３６は互い直列接続されるとともに、ＮチャンネルＭＯＳトランジスタＭ３６のソースは接地電位に接続されている。また、ＮチャンネルＭＯＳトランジスタＭ３５、Ｍ３７は互い直列接続されるとともに、ＮチャンネルＭＯＳトランジスタＭ３７のソースは接地電位に接続されている。また、ＮチャンネルＭＯＳトランジスタＭ３４、Ｍ３５のゲートは互いに接続されるとともに、ＮチャンネルＭＯＳトランジスタＭ３６、Ｍ３７のゲートは互いに接続されている。また、ＮチャンネルＭＯＳトランジスタＭ３６のドレインはＰチャンネルＭＯＳトランジスタＭ２６のドレインに接続されるとともに、ＮチャンネルＭＯＳトランジスタＭ３７のドレインはＰチャンネルＭＯＳトランジスタＭ２５のドレインに接続されている。
【００４５】
また、電流バイアス用トランンジスタ１３には、ＰチャンネルＭＯＳトランジスタＭ３０〜Ｍ３３が設けられ、ＰチャンネルＭＯＳトランジスタＭ３０、Ｍ３２は互い直列接続されるとともに、ＰチャンネルＭＯＳトランジスタＭ３０のソースは電源電位に接続されている。また、ＰチャンネルＭＯＳトランジスタＭ３０のドレインはＮチャンネルＭＯＳトランジスタＭ２１のドレインに接続され、ＰチャンネルＭＯＳトランジスタＭ３２のドレインはＮチャンネルＭＯＳトランジスタＭ３４のドレインに接続されている。
【００４６】
また、ＰチャンネルＭＯＳトランジスタＭ３１、Ｍ３３は互い直列接続されるとともに、ＰチャンネルＭＯＳトランジスタＭ３１のソースは電源電位に接続されている。また、ＰチャンネルＭＯＳトランジスタＭ３１のドレインはＮチャンネルＭＯＳトランジスタＭ２２のドレインに接続されている。
また、ＰチャンネルＭＯＳトランジスタＭ３０、Ｍ３１のゲートは互いに接続されるとともに、ＰチャンネルＭＯＳトランジスタＭ３２のドレインに接続され、ＰチャンネルＭＯＳトランジスタＭ３２、Ｍ３３のゲートは互いに接続されている。
【００４７】
また、出力回路１５には、ＰチャンネルＭＯＳトランジスタＭ３８、Ｍ４０、ＮチャンネルＭＯＳトランジスタＭ３９、Ｍ４１、抵抗Ｒ１、Ｒ２およびコンデンサＣ１、Ｃ２が設けられている。なお、ＰチャンネルＭＯＳトランジスタＭ３８およびＮチャンネルＭＯＳトランジスタＭ３９は出力トランジスタとして使用することができる。また、ＰチャンネルＭＯＳトランジスタＭ４０およびＮチャンネルＭＯＳトランジスタＭ４１は、ＰチャンネルＭＯＳトランジスタＭ３８およびＮチャンネルＭＯＳトランジスタＭ３９のバイアス設定用として用いることができる。また、抵抗Ｒ１、Ｒ２およびコンデンサＣ１、Ｃ２は位相補償用として用いることができる。
【００４８】
ここで、ＰチャンネルＭＯＳトランジスタＭ３８とＮチャンネルＭＯＳトランジスタＭ３９とは互いに直列接続され、ＰチャンネルＭＯＳトランジスタＭ３８のソースは電源電位に接続されるとともに、ＮチャンネルＭＯＳトランジスタＭ３９のソースは接地電位に接続されている。また、ＰチャンネルＭＯＳトランジスタＭ３８のゲートとドレインとの間には、互いに直列接続された抵抗Ｒ１およびコンデンサＣ１が接続されるとともに、ＮチャンネルＭＯＳトランジスタＭ３９のゲートとドレインとの間には、互いに直列接続された抵抗Ｒ２およびコンデンサＣ２が接続されている。
【００４９】
また、ＰチャンネルＭＯＳトランジスタＭ４０とＮチャンネルＭＯＳトランジスタＭ４１とは互いに並列接続されている。そして、ＮチャンネルＭＯＳトランジスタＭ４１のドレインはＰチャンネルＭＯＳトランジスタＭ３３のドレインに接続されるとともに、ＰチャンネルＭＯＳトランジスタＭ３８のゲートに接続されている。また、ＮチャンネルＭＯＳトランジスタＭ４１のソースはＮチャンネルＭＯＳトランジスタＭ３５のドレインに接続されるとともに、ＮチャンネルＭＯＳトランジスタＭ３９のゲートに接続されている。
【００５０】
そして、図３の演算増幅回路をボルテージフォロワとして使用するために、ＮチャンネルＭＯＳトランジスタＭ２１およびＰチャンネルＭＯＳトランジスタＭ２６のゲートはＮチャンネルＭＯＳトランジスタＭ３９のドレインに接続されている。そして、ＮチャンネルＭＯＳトランジスタＭ２２およびＰチャンネルＭＯＳトランジスタＭ２５のゲートには演算増幅回路の正転入力端子Ｐ−Ｉｎが設けられるとともに、ＮチャンネルＭＯＳトランジスタＭ２１およびＰチャンネルＭＯＳトランジスタＭ２６のゲートには演算増幅回路の反転入力端子Ｎ−Ｉｎが設けられ、ＮチャンネルＭＯＳトランジスタＭ３９のドレインには演算増幅回路の出力端子ＯＵＴ２が設けられている。そして、入力信号Ｖｉｎを演算増幅回路の正転入力端子Ｐ−Ｉｎに入力するとともに、電源電圧としてＶＤＤを供給することにより、図３の演算増幅回路をボルテージフォロワとして使用することができる。
【００５１】
なお、図３の演算増幅回路では、ＮチャンネルＭＯＳトランジスタＭ２２のゲート−ドレイン間には寄生容量Ｃgdnが存在し、ＰチャンネルＭＯＳトランジスタＭ２５のゲート−ドレイン間には寄生容量Ｃgdpが存在する。
ここで、差動対トランジスタ１１ａ、１１ｂがバランスしている時の内部ノードＡ２、Ｂ２、Ｃ２、Ｄ２の動作点は、ＰチャンネルＭＯＳトランジスタＭ２３、Ｍ２４およびＮチャンネルＭＯＳトランジスタＭ２７、Ｍ２８がオフ状態となるような電位に設定することができる。そして、入力信号Ｖｉｎの電位がＧＮＤ付近にある状態では、ＮチャンネルＭＯＳトランジスタＭ２１、Ｍ２２はオフ状態にあるため、ＰチャンネルＭＯＳトランジスタＭ２５、Ｍ２６を差動対とする演算増幅回路として動作し、正転入力端子Ｐ−Ｉｎと反転入力端子Ｎ−Ｉｎはほぼ同電位となるように負帰還がかかる。この時、ＰチャンネルＭＯＳトランジスタＭ２３、Ｍ２４およびＮチャンネルＭＯＳトランジスタＭ２７、Ｍ２８もオフ状態にあり、電流は流れていない。
【００５２】
次に、入力電圧Ｖｉｎがステップ的に１／２・ＶＤＤ付近まで上昇した場合、反転入力端Ｎ−Ｉｎの電位が上昇していく過程においては、ＮチャンネルＭＯＳトランジスタＭ２１、Ｍ２２に印加される電圧差が大きいため、内部ノードＢ２の電位はＧＮＤ付近まで下がろうとする。しかし、内部ノードＢ２の電位がＶＤＤ−Ｖｔｈ以下になると、ＰチャンネルＭＯＳトランジスタＭ２４がオンして電流が流れ始めるため、ｂｉａｓ１１によって決められる電流とのバランスがとれた時点で電位の降下は止まる。なお、この電位は、ＰチャンネルＭＯＳトランジスタＭ２４のサイズによって調整可能である。このため、反転入力端Ｎ−Ｉｎの電位が正転入力端子Ｐ−Ｉｎとほぼ等しくなって負帰還がかかった際の内部ノードＢ２の変動を抑えることができ、出力インピーダンスＲfが大きい（例えば、数１０ｋΩ以上）場合においても、寄生容量Ｃgdnを介した正転入力端子Ｐ−Ｉｎへの影響を小さくすることを可能として、オーバーシュートを伴わないようなステップ応答を得ることができる。なお、上記の動作は、図９に示した回路のスタートアップ時と基本的には同様である。
【００５３】
図４は、図３の演算増幅回路をボルテージフォロワとして使用した場合のスタートアップ時の各ノードの過渡応答を図９の従来例と比較して示す図である。
図４（ａ）において、出力インピーダンスＲfが大きい場合に、入力電圧Ｖｉｎとしてステップ的にＧＮＤ付近から１／２・ＶＤＤ付近に変化するような入力を与えた。この時、図９のレール・トゥ・レール型演算増幅回路においては、内部ノードＢ４の電位変動が大きいため、その変動が正転入力端子Ｐ−Ｉｎに伝達し、ＯＵＴ４端子にオーバーシュートを生じる。
【００５４】
一方、図４（ｂ）に示すように、図３の付加回路１４ａが差動対トランジスタ１１ａに付加された演算増幅回路では、内部ノードＢ２の電位降下を抑制することができ、ＯＵＴ２端子の出力にオーバーシュートを生じていないことがわかる。また、逆にＶＤＤ付近から１／２・ＶＤＤ付近に変化するような入力を与えた場合にも、図３の付加回路１４ｂを差動対トランジスタ１１ｂに付加することにより、ＮチャンネルＭＯＳトランジスタＭ２７によって内部ノードＣ２の上昇を抑制することができる。このため、寄生容量Ｃgdpを介した正転入力端子Ｐ−Ｉｎへの影響を小さくすることができ、アンダーシュートが生じるのを防ぐことができる。
なお、いずれの場合においても、差動対トランジスタがバランスしている状態においては、新たに付加されたＭＯＳトランジスタにはほとんど電流が流れないような動作点に設計することにより、その状態における演算増幅回路の諸特性を保持することが可能である。
【産業上の利用可能性】
【００５５】
本発明の演算増幅回路は、インピーダンス変換を目的とした電圧バッファとして使用することができ、立ち上げ時の応答特性およびステップ入力時の応答特性を円滑化することができる。
【図面の簡単な説明】
【００５６】
【図１】本発明の第１実施形態に係る演算増幅回路の構成を示す回路図である。
【図２】図１の演算増幅回路をボルテージフォロワとして使用した場合のスタートアップ時の各ノードの過渡応答を示す図である。
【図３】本発明の第２実施形態に係る演算増幅回路の構成を示す回路図である。
【図４】図３の演算増幅回路をボルテージフォロワとして使用した場合のスタートアップ時の各ノードの過渡応答を図９の従来例と比較して示す図である。
【図５】従来の演算増幅回路を用いたボルテージフォロワの構成を示す回路図である。
【図６】従来のフォールデッドカスコード型演算増幅回路の構成を示す回路図である。
【図７】図６のフォールデッドカスコード型演算増幅回路をボルテージフォロワとして使用した場合の構成を示す回路図である。
【図８】図６のフォールデッドカスコード型演算増幅回路をボルテージフォロワとして使用した場合のスタートアップ時の各ノードの過渡応答を示す図である。
【図９】従来のレール・トゥ・レール型演算増幅回路の構成を示す回路図である。
【符号の説明】
【００５７】
１、１１ａ、１１ｂ  差動対トランジスタ
２、１２  カスコード型ロードトランンジスタ
３、１３  電流バイアス用トランンジスタ
４、１４ａ、１４ｂ  付加回路
Ｍ１、Ｍ２、Ｍ９〜Ｍ１３、Ｍ２１、Ｍ２２、Ｍ２７、Ｍ２８、Ｍ３４〜Ｍ３７、Ｍ３９、Ｍ４１、Ｍ４２、Ｍ５１〜Ｍ５３、Ｍ６０〜Ｍ６３、Ｍ７１、Ｍ７２、Ｍ７９、Ｍ８０〜Ｍ８３  ＮチャンネルＭＯＳトランジスタ
Ｍ３、Ｍ４、  Ｍ５〜Ｍ８、Ｍ２３〜Ｍ２６、Ｍ３０〜Ｍ３３、Ｍ３８、Ｍ４０、Ｍ４３、Ｍ５５〜Ｍ５８、Ｍ７３、Ｍ７４、Ｍ７５〜Ｍ７８、Ｍ８４  ＰチャンネルＭＯＳトランジスタ
Ｒf  出力インピーダンス
Ｃgd、Ｃgs  寄生容量
Ｒ１、Ｒ２  抵抗
Ｃ１、Ｃ２  コンデンサ
ＯＰ  オペアンプ
１５  出力回路
【図１】
2005223627.tif 000003
【図２】
2005223627.tif 000004
【図３】
2005223627.tif 000005
【図４】
2005223627.tif 000006
【図５】
2005223627.tif 000007
【図６】
2005223627.tif 000008
【図７】
2005223627.tif 000009
【図８】
2005223627.tif 000010
【図９】
2005223627.tif 000011