(57)【要約】【課題】本発明は、実装基板上にリード端子を固定する必要なく、外来ノイズの影響を抑制し、高精度なアナログ入力を可能にする半導体集積回路装置を提供する。【解決手段】リード端子Ｒ０〜Ｒ２にそれぞれガードリングトランジスタＧＴ０〜ＧＴ２を接続する。リード端子Ｒ１がアナログ入力端子として選択されたとき、ＣＭＯＳスイッチＳＷ１１，ＳＷ１２がオン状態に制御される。さらにガードリングトランジスタＧＴ１及びＮＭＯＳトランジスタＴＲ１はオフ状態に制御され、ＡＤ入力信号Ｓ１２が図示しないＡＤ変換器に入力される。ＡＤ入力信号Ｓ１２が入力されている期間中、ガードリングトランジスタＧＴ０，ＧＴ２をオン状態に制御する。そうしてリード端子Ｒ０，Ｒ２をパッケージ２０の内部において接地する。【選択図】図１
2005327768.tif 000002
【特許請求の範囲】
【請求項１】
パッケージ内部にＡＤ変換器を備える半導体集積回路装置であって、
前記半導体集積回路装置は、前記ＡＤ変換器に接続可能な複数のリード端子と、
前記パッケージ内部において、前記複数のリード端子の各々に対し設けられ、前記リード端子に一端が接続され、他端が接地されたスイッチング素子をさらに備え、
前記複数のリード端子から、前記ＡＤ変換器に対しアナログデータを入力するアナログ入力端子が選択され、
少なくとも前記アナログデータが入力されている期間、前記アナログ入力端子に隣接する前記リード端子は、前記スイッチング素子が導通するよう制御されることにより接地されることを特徴とする半導体集積回路装置。
【請求項２】
前記アナログ入力端子に隣接するリード端子が、前記パッケージ外部で接地されていることを特徴とする請求項１に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＡＤ変換器を備えた半導体集積回路装置に関し、特に使用可能なリード端子の数を減らすことなく、外来ノイズの影響を抑制し、高精度なアナログ入力を可能にする技術に関する。
【背景技術】
【０００２】
ＡＤ変換器に入力されるアナログデータには、変換後のデジタルデータのビット数が多くなるにつれて、高い精度が要求される。例えば、電源電位ＶＣＣが５Ｖで動作するＡＤ変換器の場合、１０ビットのＡＤ変換器であれば、約５ｍＶの精度でよいが、１２ビットのＡＤ変換器では約１．２ｍＶの精度が必要となる。
【０００３】
そのため、外来ノイズの影響を抑制し、高精度なアナログ入力をする必要がある。外来ノイズの影響を抑制する有効な手段として、アナログ入力用のリード端子（以下、アナログ入力端子と称する）に隣接するリード端子を、電位変動の少ない電源電位若しくはグランド電位（ＧＮＤ）に接続して電位を固定することが一般に行われている。従来は、ユーザーがリード端子を実装基板上のグランド端子等に接続することで電位の固定をしていた。
【０００４】
なお、本発明に関連した先行技術が特許文献１，２に開示されている。
【０００５】
【特許文献１】特開平０８−６９３５５号公報
【特許文献２】特開２００１−１１１４２４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、リード端子の電位を固定するだけでは、チップ内部のノイズが入ってくる等の問題があり、チップ内での対策が必要であった。また、リード端子を実装基板上のグランド端子等に接続すると、そのリード端子はアナログ入力端子として使用できなくなる。そして、アナログ入力端子として使用できるリード端子の数が減少すると、接続可能な外部機器（例えば、加速度センサー）の数が少なくなる。そのため、多くの外部機器の接続を必要とする用途には使用できなくなるという問題があった。
【０００７】
さらにリード端子は、一般に、アナログ入力端子以外の機能モジュール（例えば、タイマー、シリアル通信装置等）への入出力端子として使用できるように、汎用性を持っている。しかし、リード端子を実装基板上に固定すると、入出力端子としても使用することができなくなる。
【０００８】
本発明は、以上のような問題点に鑑みてなされたものであり、実装基板上にリード端子を固定する必要なく、外来ノイズの影響を抑制し、高精度なアナログ入力を可能にする半導体集積回路装置を提供する。  
【課題を解決するための手段】
【０００９】
この発明に係る半導体集積回路装置は、パッケージ内部にＡＤ変換器を備える半導体集積回路装置であって、前記半導体集積回路装置は、前記ＡＤ変換器に接続可能な複数のリード端子と、前記パッケージ内部において、前記複数のリード端子の各々に対し設けられ、前記リード端子に一端が接続され、他端が接地されたスイッチング素子をさらに備え、前記複数のリード端子から、前記ＡＤ変換器に対しアナログデータを入力するアナログ入力端子が選択され、少なくとも前記アナログデータが入力されている期間、前記アナログ入力端子に隣接する前記リード端子は、前記スイッチング素子が導通するよう制御されることにより接地されることを特徴とする。
【発明の効果】
【００１０】
本発明は、アナログデータが入力されている期間、アナログ入力端子に隣接するリード端子を接地する。そしてリード端子の接地は、リード端子に接続されたスイッチング素子が導通するように制御されることで行われる。リード端子を接地するために、パッケージ外部でリード端子を固定する必要がないので、入出力端子として使用できるリード端子の数を減らすことなく、外来ノイズの影響を抑制し、高精度なアナログ入力ができる。
【発明を実施するための最良の形態】
【００１１】
実施の形態１．
図１は、本実施の形態１に係る半導体集積回路装置を示す図である。リード端子Ｒ０〜Ｒ２がＬＱＦＰ（Ｌｏｗ  Ｐｒｏｆｉｌｅ  Ｑｕａｄ  Ｐａｃｋａｇｅ）等のプラスチックパッケージ２０（以下、単にパッケージと称する）外部に引き出されている。ここで実際の半導体集積回路装置はさらに多くのリード端子を備えている。しかし図１では、簡単化のため、３つのリード端子のみを図示している。
【００１２】
パッケージ２０内部には、図示しないマイクロコントローラーが半導体集積回路として設けられている。さらにマイクロコントローラー内部には、それぞれ図示しないＡＤ変換器、制御装置及びシリアル通信装置等の機能モジュールが同じ半導体集積回路として設けられている。
【００１３】
以下の説明では、単にマイクロコントローラー、ＡＤ変換器、機能モジュール、制御装置の用語が出てきたときは、パッケージ２０内部に備えられたそれぞれ図示しないマイクロコントローラー、ＡＤ変換器、機能モジュール、制御装置を指すものとする。
【００１４】
また、後述するＡＤ入力端子選択信号Ｓ０４，Ｓ０５，Ｓ１４，Ｓ１５，Ｓ２４，Ｓ２５、ＡＤ入力端子非選択信号Ｓ０３，Ｓ１３，Ｓ２３，ガードリング選択信号Ｓ０１，Ｓ１１，Ｓ２１、入力許可信号Ｓ３、出力許可信号Ｓ１６の信号レベルは、マイクロコントローラー内部に備えられた制御装置によって制御されている。
【００１５】
リード端子Ｒ１は、パッケージ２０内部において内部端子ＩＲ１に接続されている。そして内部端子ＩＲ１は、シリアル通信装置等の機能モジュールからの出力Ｓ１７を制御する出力制御回路１に接続されている。出力制御回路１の入力は、制御装置にも接続されている。そして出力制御回路１には、制御装置からの出力許可信号Ｓ１６及び機能モジュールからの出力データＳ１７が入力されている。
【００１６】
また内部端子ＩＲ１は、クロックドインバータＣＩの入力に接続されている。そしてクロックドインバータＣＩの出力は機能モジュールへ接続されている。またクロックドインバータＣＩには入力許可信号Ｓ３が入力されている。クロックドインバータＣＩは、入力許可信号Ｓ３がＨｉｇｈ（Ｈ）レベルのとき、リード端子Ｒ１から入力されるデータを機能モジュールへ出力する。また入力許可信号Ｓ３がＬｏｗ（Ｌ）レベルのとき、出力を止めるように動作する。
【００１７】
さらにまた内部端子ＩＲ１は、入力制御回路２の入力へ接続されている。そして入力制御回路２の出力は、ＡＤ変換器へ接続されている。また、入力制御回路２にはＡＤ入力端子非選択信号Ｓ１３が入力されている。さらに内部端子ＩＲ１は、ガードリングトランジスタＧＴ１（スイッチング素子）のドレインに接続されている。そしてガードリングトランジスタＧＴ１のソースは、接地されている。ガードリングトランジスタＧＴ１のゲートには、ガードリング選択信号Ｓ１１が入力されている。
【００１８】
次に出力制御回路１の構成について詳細に説明する。ＮＡＮＤ回路１２の出力端子がＰＭＯＳトランジスタＴＲ１５のゲートに接続されている。ＰＭＯＳトランジスタＴＲ１５のドレインは電源電位１５に接続されている。そしてＰＭＯＳトランジスタＴＲ１５のソースは、ＮＭＯＳトランジスタＴＲ１６のドレイン及び内部端子ＩＲ１に接続点ＣＯＮにおいて接続されている。そしてＮＭＯＳトランジスタＴＲ１６のソースは接地されている。ＮＭＯＳトランジスタＴＲ１６のゲートは、ＮＯＲ回路１３の出力に接続されている。ＮＡＮＤ回路１２の一方の入力端子及びＮＯＲ回路１３の一方の入力端子に出力データＳ１７が入力されている。ＮＯＲ回路１３の他方の入力端子にはインバータ１４の出力が接続されている。そしてＮＡＮＤ回路１２の他方の入力端子及びインバータ１４には出力許可信号Ｓ１６が入力されている。
【００１９】
次に出力制御回路１の動作について説明する。出力許可信号Ｓ１６がＨレベルの場合、ＮＡＮＤ回路１２及びインバータ１４にＨレベルの信号が入力される。そしてインバータ１４は、Ｈレベルの入力信号をＬレベルの信号に変換してＮＯＲ回路１３へ出力する。
【００２０】
出力データＳ１７がＨレベルであるとき、ＮＡＮＤ回路１２の２つの入力端子には共にＨレベルの信号が入力される。そのためＮＡＮＤ回路１２は、Ｌレベルの信号をＰＭＯＳトランジスタのゲートに出力する。その結果、ＰＭＯＳトランジスタＴＲ１はオン状態となる。
【００２１】
一方、ＮＯＲ回路１３の入力には、出力データＳ１７からのＨレベルの信号と、インバータ１４からのＬレベルの信号が入力される。そのためＮＯＲ回路１３は、Ｌレベルの出力をＮＭＯＳトランジスタＴＲ１６に出力する。その結果ＮＭＯＳトランジスタＴＲ１６は、オフ状態となる。以上から、接続点ＣＯＮの電位は電源電位１５の電位と略同等になり、出力制御回路１はＨレベルの信号を出力することになる。
【００２２】
次に出力データＳ１７がＬレベルであるとき、ＮＡＮＤ回路１２にはＨレベルの出力許可信号Ｓ１６及びＬレベルの出力データＳ１７が入力される。そのためＮＡＮＤ回路１２はＨレベルの信号をＰＭＯＳトランジスタＴＲ１５のゲートに出力する。その結果、ＰＭＯＳトランジスタＴＲ１５はオフ状態となる。
【００２３】
一方、ＮＯＲ回路１３の入力には、出力データＳ１７としてＬレベルの信号とインバータ１４からＬレベルの信号が入力される。そのため、ＮＯＲ回路１３はＨレベルの出力をＮＭＯＳトランジスタＴＲ１６に出力する。その結果、ＮＭＯＳトランジスタＴＲ１６は、オン状態となる。以上から接続点ＣＯＮの電位は接地電位となり、出力制御回路１はＬレベルの信号を出力することになる。
【００２４】
次に出力許可信号Ｓ１６がＬレベルの場合について説明する。ＮＡＮＤ回路１２は、一方の入力にＬレベルの信号が入力されることになるので、出力データＳ１７によらずＨレベルの信号を出力する。また、ＮＯＲ回路３は、一方の入力にＨレベルの信号が入力されることになるので、出力データＳ１７によらず、Ｌレベルの信号を出力する。その結果ＰＭＯＳトランジスタＴＲ１５及びＮＭＯＳトランジスタＴＲ１６は共にオフ状態となる。従って出力データＳ１７は出力制御回路１から出力されなくなる。
【００２５】
以上のように出力制御回路１は出力許可信号Ｓ１６がＨレベルの場合は、出力データＳ１７と同一の信号を出力する。そして出力許可信号Ｓ１６がＬレベルの場合は、出力データＳ１７を出力しないように動作する。
【００２６】
次に入力制御回路２の構成について説明する。ＮＭＯＳトランジスタＴＲ１１のソースが内部端子ＩＲ１及びＰＭＯＳトランジスタＴＲ１２のソースに接続されている。またＮＭＯＳトランジスタＴＲ１１のドレインがＰＭＯＳトランジスタＴＲ１２のドレイン及びＮＭＯＳトランジスタＴＲ１のドレインに接続されている。ＮＭＯＳトランジスタＴＲ１のソースは接地されている。またＮＭＯＳトランジスタＴＲ１のゲートにはＡＤ入力端子非選択信号Ｓ１３が入力されている。
【００２７】
ＮＭＯＳトランジスタＴＲ１３のソースがＰＭＯＳトランジスタＴＲ１４のソース及びＮＭＯＳトランジスタＴＲ１のドレインに接続されている。またＮＭＯＳトランジスタＴＲ１３のドレインがＰＭＯＳトランジスタＴＲ１４のドレイン及びＡＤ変換器に接続されている。
【００２８】
ここでＮＭＯＳトランジスタＴＲ１１及びＰＭＯＳトランジスタＴＲ１２はＣＭＯＳスイッチＳＷ１１を構成している。またＮＭＯＳトランジスタＴＲ１３及びＰＭＯＳトランジスタＴＲ１４はＣＭＯＳスイッチＳＷ１２を構成している。
【００２９】
ＣＭＯＳスイッチＳＷ１１，ＳＷ１２には夫々ＡＤ入力端子選択信号Ｓ１４，Ｓ１５が入力されている。そしてＡＤ入力端子選択信号Ｓ１４，Ｓ１５がＨレベルとなると、入力されるアナログデータがＡＤ変換器にＡＤ入力信号Ｓ１２として出力される。
【００３０】
次に別のリード端子であるリード端子Ｒ０について説明する。リード端子Ｒ０は、パッケージ２０内部において、内部端子ＩＲ０に接続されている。さらに内部端子ＩＲ０は、ガードリングトランジスタＧＴ０のドレインに接続されている。そしてガードリングトランジスタＧＴ０のソースは、接地されている。ガードリングトランジスタＧＴ０のゲートには、ガードリング選択信号Ｓ０１が入力されている。ＮＭＯＳトランジスタＴＲ０１のソースが内部端子ＩＲ０及びＰＭＯＳトランジスタＴＲ０２のソースに接続されている。またＮＭＯＳトランジスタＴＲ０１のドレインがＰＭＯＳトランジスタＴＲ０２のドレイン及びＮＭＯＳトランジスタＴＲ０のドレインに接続されている。ＮＭＯＳトランジスタＴＲ０のソースは接地されている。またＮＭＯＳトランジスタＴＲ０のゲートにはＡＤ入力端子非選択信号Ｓ０３が入力されている。
【００３１】
ＮＭＯＳトランジスタＴＲ０３のソースがＰＭＯＳトランジスタＴＲ０４のソース及びＮＭＯＳトランジスタＴＲ０のドレインに接続されている。またＮＭＯＳトランジスタＴＲ０３のドレインがＰＭＯＳトランジスタＴＲ０４のドレイン及びＡＤ変換器に接続されている。ここで、ＮＭＯＳトランジスタＴＲ０１及びＰＭＯＳトランジスタＴＲ０２はＣＭＯＳスイッチＳＷ０１を構成している。またＮＭＯＳトランジスタＴＲ０３及びＰＭＯＳトランジスタＴＲ０４はＣＭＯＳスイッチＳＷ０２を構成している。
【００３２】
リード端子Ｒ２は、パッケージ２０内部において、内部端子ＩＲ２に接続されている。さらに内部端子ＩＲ２は、ガードリングトランジスタＧＴ２のドレインに接続されている。そしてガードリングトランジスタＧＴ２のソースは、接地されている。ガードリングトランジスタＧＴ２のゲートには、ガードリング選択信号Ｓ２１が入力されている。ＮＭＯＳトランジスタＴＲ２１のソースが内部端子ＩＲ２及びＰＭＯＳトランジスタＴＲ２２のソースに接続されている。またＮＭＯＳトランジスタＴＲ２１のドレインがＰＭＯＳトランジスタＴＲ２２のドレイン及びＮＭＯＳトランジスタＴＲ２のドレインに接続されている。ＮＭＯＳトランジスタＴＲ２のソースは接地されている。またＮＭＯＳトランジスタＴＲ２のゲートにはＡＤ入力非選択信号Ｓ２３が入力されている。
【００３３】
ＮＭＯＳトランジスタＴＲ２３のドレインがＰＭＯＳトランジスタＴＲ２４のソース及びＮＭＯＳトランジスタＴＲ２のドレインに接続されている。またＮＭＯＳトランジスタＴＲ２３のドレインがＰＭＯＳトランジスタＴＲ２４のドレイン及びＡＤ変換器に接続されている。ここでＮＭＯＳトランジスタＴＲ２１及びＰＭＯＳトランジスタＴＲ２２はＣＭＯＳスイッチＳＷ２１を構成している。またＮＭＯＳトランジスタＴＲ２３及びＰＭＯＳトランジスタＴＲ２４はＣＭＯＳスイッチＳＷ２２を構成している。
【００３４】
なお、パッケージ２０内部において、リード端子Ｒ０，Ｒ２にもリード端子Ｒ１と同様の出力制御回路１及びクロックドインバータＣＩを介して機能モジュールが接続されているが、以下の説明に関係が薄いため図示及び説明は省略している。
【００３５】
次に以上のように構成された半導体集積回路装置の動作について説明する。リード端子Ｒ１が例えばシリアル通信装置の入出力端子として使用される場合、外部機器からの入力データは、入力許可信号Ｓ３がＨレベルとなり、クロックドインバータＣＩを介してシリアル通信装置に入力される。一方、シリアル通信装置からの出力データＳ１７は、出力許可信号Ｓ１６がＨレベルとなることで、出力制御装置１を介して外部機器に出力される。以上のように動作することで、リード端子Ｒ１は入出力端子として使用される。
【００３６】
次にリード端子Ｒ１がＡＤ変換器へのアナログ入力端子として選択される場合について説明する。以下の説明では、夫々のリード端子は、ＡＤ変換器への入力端子としての機能が選択されているものとして説明する。すなわち、例えばリード端子Ｒ１において、入力許可信号Ｓ３はＬレベルに固定され、出力許可信号Ｓ１６もまたＬレベルに固定されている。そして他のリード端子Ｒ０，Ｒ２についても同様の状態になっている。
【００３７】
リード端子Ｒ１がアナログ入力端子として選択された場合、制御装置から出力されるＡＤ入力端子選択信号Ｓ１４，Ｓ１５はＨレベルの信号となる。その結果、ＣＭＯＳスイッチＳＷ１１，ＳＷ１２はオンとなる。またこのとき、ＡＤ入力端子非選択信号Ｓ１３はＬレベルの信号となっており、ＮＭＯＳトランジスタＴＲ１はオフ状態となっている。さらに、ガードリング選択信号Ｓ１１はＬレベルとなっており、ガードリングトランジスタＧＴ１はオフ状態となっている。その結果、リード端子Ｒ１から入力されたアナログデータは、マイクロコントローラー内部のＡＤ変換器にＡＤ入力信号Ｓ１２として入力される。
【００３８】
ＡＤ入力信号Ｓ１２のＡＤ変換が行われている期間、ＡＤ入力端子選択信号Ｓ０４，Ｓ０５はＬレベルの信号となる。ＣＭＯＳスイッチＳＷ０１，ＳＷ０２は、オフ状態となっている。さらにＡＤ入力端子非選択信号Ｓ０３はＨレベルとなっている。ＮＭＯＳトランジスタＴＲ０がオン状態になることでＳＷ０１とＳＷ０２間も接地される。
【００３９】
また、ＡＤ入力信号Ｓ１２のＡＤ変換が行われている期間、ＡＤ入力端子選択信号Ｓ２４，Ｓ２５はＬレベルの信号となる。そのためＣＭＯＳスイッチＳＷ２１，ＳＷ２２はオフ状態となっている。さらにＡＤ入力端子非選択信号Ｓ２３はＨレベルとなっている。ＮＭＯＳトランジスタＴＲ２がオン状態になることでＳＷ２１とＳＷ２２間が接地される。
【００４０】
リード端子Ｒ１の両側に配置されたリード端子Ｒ０，Ｒ２に接続されたガードリング選択信号Ｓ０１，Ｓ２１にはＨレベルの信号が入力されている。その結果、ガードリングトランジスタＧＴ０、ＧＴ２が導通し、リード端子Ｒ０，Ｒ２はパッケージ２０内部において接地される。
【００４１】
以上説明したように、リード端子Ｒ１からアナログ入力がされ、ＡＤ変換されている期間、リード端子Ｒ１に隣接するリード端子Ｒ０，Ｒ２はガードリングトランジスタＧＴ０，ＧＴ２が導通することで接地される。
【００４２】
以上の説明では、アナログ入力端子としてリード端子Ｒ１が選択された場合を説明した。次にアナログ入力端子としてリード端子Ｒ０が選択された場合について説明する。リード端子Ｒ０が半導体集積回路装置の一番端に配置されたリード端子とすると、隣接するリード端子Ｒ１に接続されたガードリングトランジスタＧＴ１が導通することにより、リード端子Ｒ１が接地される。またアナログ入力端子としてリード端子Ｒ２が選択された場合は、隣接するリード端子Ｒ１及びリード端子Ｒ３（図示せず）に接続されたガードリングトランジスタＧＴ１及びガードリングトランジスタＧＴ３（図示せず）がオン状態になることにより、リード端子Ｒ１，Ｒ３はパッケージ２０内部において接地される。
【００４３】
このように、マイクロコントローラー内部の制御装置によりガードリング選択信号は制御され、常に、アナログ入力端子として選択されたリード端子の両側に配置されたリード端子は内部において接地されるように動作する。例えば、外部機器として複数の加速度センサーが夫々のリード端子に接続されている場合、ＡＤ変換器は一つしかないので「掃引モード」で動作する必要がある。
【００４４】
掃引モードでは、まずリード端子Ｒ０にアナログデータが入力され、ＡＤ変換が行われる。その間、他のリード端子からの入力は遮断されている。次にリード端子が切り換えられ、リード端子Ｒ１からアナログ入力がされる。そしてリード端子Ｒ１からのアナログデータが入力され、ＡＤ変換が行われる。その間、他のリード端子からの入力は遮断されている。順次アナログ入力されるリード端子を切り換えてＡＤ変換を行う。このようにデータを入力するリード端子を切り換えていくことで、一つのＡＤ変換器でも、複数の外部機器からの入力を処理することができる。
【００４５】
本実施の形態に係る半導体集積回路装置では、掃引モードで動作する場合であっても、常にアナログ入力端子に隣接するリード端子がパッケージ内部において接地される。そのため、アナログ入力端子から高精度なアナログ入力を行うことができる。
【００４６】
以上説明したように、夫々のリード端子Ｒ０〜Ｒ２は内部にガードリングトランジスタＧＴ０〜ＧＴ２を備えている。そして、ガードリングトランジスタＧＴ０〜ＧＴ２のうち、アナログ入力端子に隣接するリード端子に接続されたガードリングトランジスタが導通することで、パッケージ２０内部においてリード端子を接地することができる。
【００４７】
その結果、外部においてリード端子を接地する必要が無くなるので、使用可能なリード端子の数を減らすことなく、外来ノイズの影響を抑制し、高精度なアナログデータを入力することができる。
【００４８】
なお、ガードリング選択信号Ｓ０１〜Ｓ２１の制御方法は、ＡＤ入力非選択信号Ｓ０３〜Ｓ２３と同期するように制御してもよい。すなわち、常にＡＤ入力非選択信号がＨレベルのときはガードリング選択信号はＨレベル、ＡＤ入力非選択信号がＬレベルのときはガードリング選択信号はＬレベル、となるようにしてもよい。さらに、ユーザーの使用状況によって、例えばリード端子Ｒ０をアナログ入力端子として使用しないのであれば、ガードリング選択信号Ｓ０１は常にＨレベルとなるように制御してもよい。
【００４９】
また、本実施例で用いられているガードリングトランジスタ等のスイッチング素子は、Ｎ型である必要はなく、極性はどちらでもよい。
【００５０】
実施の形態２．
図２は、本実施の形態に係る半導体集積回路装置の構成を示す図である。本実施の形態においては、ユーザーがアナログ入力端子として選択したリード端子（図２の例では、リード端子Ｒ１）に隣接するリード端子Ｒ０，Ｒ２がパッケージ２０外部においても接地されている。すなわち、リード端子Ｒ０，Ｒ２が実装基板上に固定されている。その他の構成は実施の形態１と同様であり、同一の構成には同一の符号を付し、重複する説明は省略する。
【００５１】
本実施の形態では、リード端子Ｒ１から入力されたアナログデータがＡＤ変換されている期間中、リード端子Ｒ１に隣接するリード端子Ｒ０，Ｒ２に接続されたガードリングトランジスタＧＴ０，ＧＴ２が導通するように制御される。ここで、ガードリングトランジスタＧＴ０，ＧＴ２は常に導通状態となるように制御されてもよい。
【００５２】
本実施の形態では、リード端子Ｒ０，Ｒ２がパッケージ２０外部において、実装基板上に固定されている。そのため、これらのリード端子は入力端子として使用することはできなくなる。
【００５３】
しかし、実施の形態１の半導体集積回路装置では、内部端子ＩＲ０からＣＭＯＳスイッチＳＷ０１の間、及び内部端子ＩＲ２からＣＭＯＳスイッチＳＷ２１の間しか接地することができなかった。本実施の形態では、リード端子Ｒ０から内部端子ＩＲ０間及びリード端子Ｒ２から内部端子ＩＲ２間も接地することができる。そのため、電位を固定できる範囲が広がるので、外来ノイズをより防止することができる。その結果、より安定した高精度なアナログ入力を行うことができる。
【図面の簡単な説明】
【００５４】
【図１】実施の形態１に係る半導体集積回路装置の構成を示す図である。
【図２】実施の形態２に係る半導体集積回路装置の構成を示す図である。
【符号の説明】
【００５５】
Ｒ０，Ｒ１，Ｒ２  リード端子、ＧＴ０，ＧＴ１，ＧＴ２  ガードリングトランジスタ、Ｓ０１，Ｓ１１，Ｓ２１  ガードリング選択信号、Ｓ０２，Ｓ１２，Ｓ２２  ＡＤ入力信号、Ｓ０３，Ｓ１３，Ｓ２３  ＡＤ入力端子非選択信号、Ｓ０４，Ｓ０５，Ｓ１４，Ｓ１５，Ｓ２４，Ｓ２５  ＡＤ入力端子選択信号、ＳＷ０１，ＳＷ０２，ＳＷ１１，ＳＷ１２，ＳＷ２１，ＳＷ２２  ＣＭＯＳスイッチ。  
【図１】
2005327768.tif 000003
【図２】
2005327768.tif 000004