(57)【要約】【課題】メモリセル密度を著しく低下させることなしに、抵抗性クロスポイントメモリセルアレイ内の磁気抵抗メモリ素子の抵抗状態を確実に検出すること。【解決手段】データ記憶デバイス(110)は、抵抗性メモリ素子(114)のクロスポイントアレイ(112)と、複数の遮断素子(120)とを含む。メモリ素子および遮断素子はグループに構成される。各グループは、直列に接続された複数のメモリ素子(114)及び１つの遮断素子(120)を含む。遮断素子(120)を用いて、読出し操作中にスニークパス電流がセンス電流を妨害しないようにする。【選択図】図２
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【特許請求の範囲】
【請求項１】
データ記憶デバイス（１１０）であって、
抵抗性メモリ素子（１１４）のクロスポイントアレイ（１１２）および複数の遮断素子（１２０）を含み、前記メモリ素子（１１４）および前記遮断素子がグループに構成され、各グループが、直列に接続された複数のメモリ素子および１つの遮断素子を含む、データ記憶デバイス。
【請求項２】
前記メモリ素子（１１４）が磁気抵抗素子（６１２〜６１６）を含む、請求項１に記載のデータ記憶デバイス。
【請求項３】
基板（１１６）をさらに含み、前記遮断素子（１２０）が前記基板（１１６）上に形成される、請求項１に記載のデータ記憶デバイス。
【請求項４】
前記グループのそれぞれが、前記メモリ素子（１１４）および前記遮断素子（１２０）を直列に接続するための不連続な導体（１１８）を含む、請求項１に記載のデータ記憶デバイス。
【請求項５】
複数の第１の読出し線（１２６）および第２の読出し線（１２８）をさらに含み、前記第１の読出し線（１２６）が前記第２の読出し線（１２８）に直交し、前記グループのそれぞれが、前記第１の読出し線（１２６）のうちの１つと前記第２の読出し線（１２８）のうちの１つとの間に接続される、請求項４に記載のデータ記憶デバイス。
【請求項６】
選択されたメモリ素子での読出し操作中に、選択された第１の読出し線（１２６）に第１の電位（ＶＳＥＮＳＥ）を印加し、選択された第２の読出し線（１２８）に第２の電位（ＧＮＤ）を印加するための回路（１３０、１３４、１３６）をさらに含み、前記第１の電位と前記第２の電位との差により、センス電流（ＩＳＥＮＳＥ）が前記選択されたメモリ素子（１１４）を含むグループに流れる、請求項５に記載のデータ記憶デバイス。
【請求項７】
前記回路（１３０、１３４、１３６）が読出し操作中に、選択されていない第１の読出し線（１２６）に第３の電位（ＶＵ）も印加し、その第３の電位（ＶＵ）が前記第１の電位（ＶＳＥＮＳＥ）および前記第２の電位（ＧＮＤ）に等しいか、またはそれらより大きく、それによりスニークパス電流が遮断される、請求項６に記載のデータ記憶デバイス。
【請求項８】
前記第１の電位および前記第２の電位のうちの一方が、ＶＤＤである、請求項７に記載のデータ記憶デバイス。
【請求項９】
複数の第１の書込み線（１２２）および第２の書込み線（１２４）をさらに含み、前記第１の書込み線（１２２）が前記第２の書込み線（１２４）に直交し、各メモリ素子（１１４）が前記第１の書込み線と前記第２の書込み線の交点にある、請求項６に記載のデータ記憶デバイス。
【請求項１０】
選択されたグループの選択されたメモリ素子（１１４）に格納された論理値を判定するための回路（１３０、１３２、１３４）をさらに含み、その回路が、センス電流（ＩＳＥＮＳＥ）を前記選択されたグループに流し（４１０）、そのセンス電流（ＩＳＥＮＳＥ）をサンプリングして、サンプリングされた値を格納し（４１２）、前記選択されたグループ内の前記選択されたメモリ素子（１１４）に論理値を書き込み（４１４）、センス電流（ＩＳＥＮＳＥ）を前記選択されたグループに流し（４１６）、そのセンス電流をサンプリングし、第２のサンプリングされた値を前記格納された値と比較する（４１８）、請求項１に記載のデータ記憶デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して直列に接続されたメモリ素子のグループを含む磁気メモリデバイスに関する。
【背景技術】
【０００２】
磁気ランダムアクセスメモリ（「ＭＲＡＭ」）は、短期データ記憶および長期データ記憶のために検討されている不揮発性メモリである。ＭＲＡＭは、ＤＲＡＭ、ＳＲＡＭおよびフラッシュメモリのような短期メモリよりも消費電力が少ない。ＭＲＡＭは、ハードドライブのような従来の長期記憶装置よりも非常に（数桁の大きさだけ）速く読出しおよび書込み操作を実行することができる。さらに、ＭＲＡＭはハードドライブよりもコンパクトであり、消費電力が少ない。また、ＭＲＡＭは、超高速プロセッサおよびネットワーク機器のような、組込み用途のためにも検討されている。
【０００３】
メモリセル、メモリセルの行に沿って延在するワード線およびメモリセルの列に沿って延在するビット線からなる抵抗性クロスポイントアレイを含むＭＲＡＭデバイスについて考えてみる。各メモリセルは、その磁化の向き（平行または反平行）に応じてＲｐａｒａｌｌｅｌまたはＲａｎｔｉ−ｐａｒａｌｌｅｌのいずれかの抵抗状態を有する磁気抵抗素子（例えば、スピン依存トンネル接合）を含む。各磁気抵抗素子は、ワード線とビット線との交点に存在する。このアレイ内の磁気抵抗素子は、多くの並列な経路を通じて互いに結合される。１つの交点において見られる抵抗は、他の行および列内の磁気抵抗素子の抵抗と並列なその交点の磁気抵抗素子の抵抗に等しい。
【０００４】
この結合のために、選択された磁気抵抗素子の抵抗状態が検出されている間の読出し操作中に、寄生または「スニークパス」電流が生じる可能性がある。寄生電流は、磁気抵抗素子の抵抗状態のセンシング（検出）を妨害し、抵抗性クロスポイントアレイ内の１つの磁気抵抗素子に関する抵抗状態のセンシングの信頼性をなくす可能性がある。
【０００５】
ダイオードまたはトランジスタのような遮断素子を用いて、スニークパス遮断電流を遮断することができる。例えば、ＭＲＡＭアレイの各磁気抵抗素子が、遮断素子と直列に接続される。これらの遮断素子は分離および信号強度を改善し、それによりセンシングの信頼性を高めることができる。
【０００６】
しかしながら、遮断素子は、ＭＲＡＭデバイスの半導体基板内または半導体基板上に形成されるので、かなり大きくなる傾向がある。遮断素子はメモリセルの密度を著しく低下させる可能性があり、それによりＭＲＡＭデバイスのサイズとコストが増加する可能性がある。
【特許文献１】米国特許第６，５７６，９６９号
【発明の開示】
【発明が解決しようとする課題】
【０００７】
メモリセル密度を著しく低下させることなく、抵抗性クロスポイントメモリセルアレイ内の磁気抵抗メモリ素子の抵抗状態を確実に検出することが必要とされている。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、データ記憶デバイスは、抵抗性メモリ素子のクロスポイントアレイと、複数の遮断素子とを含む。メモリ素子および遮断素子はグループに構成される。各グループは、直列に接続された複数のメモリ素子および１つの遮断素子を含む。
【０００９】
本発明の別の態様によれば、直列に接続された磁気抵抗メモリセルのグループの中から選択された１つのメモリセルにおいて読出し操作を実行する方法は、そのグループに第１のセンス電流を流し、第１のセンス電流をサンプリングして、第１のサンプリングされた値を格納し、選択されたメモリセルに書込みを行い、そのグループに第２のセンス電流を流し、第２のセンス電流をサンプリングすることを含む。第２のサンプリングされた値が、格納された値と比較される。
【００１０】
本発明の他の態様および利点は、本発明の原理を一例として示す、添付図面に関連してなされる以下の詳細な説明から明らかになるであろう。
【発明の効果】
【００１１】
本発明によれば、メモリセル密度を著しく低下させることなしに、抵抗性クロスポイントメモリセルアレイ内の磁気抵抗メモリ素子の抵抗状態を確実に検出することが可能になる。
【発明を実施するための最良の形態】
【００１２】
図１を参照する。ＭＲＡＭデバイス１１０が、半導体基板１１６上の磁気メモリ素子１１４からなる抵抗性クロスポイントアレイ１１２を含む。メモリ素子１１４は、トンネル磁気抵抗（ＴＭＲ）素子のような磁気抵抗素子を含むことができる。比較的少ない数のメモリ素子１１４が示される。しかしながら、実際には、はるかに多くのメモリ素子１１４が使用され得る。
【００１３】
各メモリ素子１１４は、その磁化の向き（平行または反平行）に応じてＲｐａｒａｌｌｅｌまたはＲａｎｔｉ−ｐａｒａｌｌｅｌのいずれかの抵抗状態を有する。これらの抵抗状態の値は、アレイ１１２にわたって変化する。即ち、異なるメモリ素子１１４は、ＲｐａｒａｌｌｅｌおよびＲａｎｔｉ−ｐａｒａｌｌｅｌに対して異なる値を有する。
【００１４】
ＭＲＡＭデバイス１１０はグループに構成される。各グループは複数のメモリ素子１１４と、「読出し相互接続」線と呼ばれる導体１１８と、ダイオードまたはトランジスタのようなスニークパス電流遮断素子１２０とを含む。各グループにおいて、メモリ素子１１４および遮断素子１２０が、読出し相互接続線１１８によって直列に接続される。一例として、図１はグループ当たり４つのメモリ素子１１４を示す。
【００１５】
ＭＲＡＭデバイス１１０は、アレイ１１２の行に沿って延在する読出しワード線１２６と、アレイ１１２の列に沿って延在する読出しビット線１２８とを含む。読出しワード線１２６は読出しビット線１２８に直交する。アレイ１１２内のメモリ素子１１４の行毎に１つの読出しワード線１２６が存在し、グループの列毎に１つの読出しビット線１２８が存在する。各グループは、読出しワード線１２６と読出しビット線１２８との間に電気的に接続される。
【００１６】
ＭＲＡＭデバイス１１０はさらに、アレイ１１２の行に沿って（読出しワード線１２６の上に）延在する書込みワード線１２２と、アレイ１１２の列に沿って延在する書込みビット線１２４とを備える。書込みワード線１２２は、書込みビット線１２４に直交する。アレイ１１２の行毎に１つの書込みワード線１２２が存在することができ、アレイ１１２の列毎に１つの書込みビット線１２４が存在することができる。各メモリ素子１１４は、書込みワード線１２２と書込みビット線１２４との交点に配置される。
【００１７】
図２を参照すると、図２にはアレイ１１２の行が示されており、遮断素子１２０がダイオード１２０として示される。ダイオード１２０（例えば、薄膜ダイオード）および読出しワード線１２６は、基板１１６上に形成されることができ、読出し／書込み回路が基板１１６内に形成され得る。読出し／書込み回路は、デコードビット線選択スイッチ１３０と、データバス１３２と、センス増幅器（ＳＡ）１３４と、Ｉ／Ｏレジスタ１３６とを含む。読出し／書込み回路は、書込み線１２２および１２４のための電流源および選択ロジックのような、図示されない他の素子も含む。
【００１８】
読出しビット線１２８および書込みビット線１２４は、読出しワード線１２６の上に形成される。位置関係、即ち上または下は、これらの線１１８および１２２〜１２８が製造される順序を指している（例えば、書込みビット線１２４および読出しビット線１２８は読出しワード線１２６の後に形成される）。
【００１９】
読出し相互接続線１１８は不連続な部分に形成される。図２は、各読出し相互接続線１１８が、４つのメモリ素子１１４および１つのダイオード１２０を直列に接続する３つの下側部分および２つの上側部分を有することを示す。読出し相互接続線１１８の下側部分は、書込みビット線１２４および読出しビット線１２８の上に形成される。メモリ素子１１４は下側部分の上に形成され、読出し相互接続線１１８の上側部分はメモリ素子１１４上に形成される。各読出し相互接続線１１８の一端は、コンタクトを介して読出しビット線１２８に接続される。各読出し相互接続線１１８の他端は、第１のバイア１３８を介してダイオード１２０のアノードに接続される。
【００２０】
ダイオード１２０のカソードは、第２のバイア１４０を介して読出しワード線１２６に接続される。各読出しビット線１２８は、第３のバイア１４２および選択スイッチ１３０によってデータバス１３２に結合される。バイアは、エッチングステップと、それを金属で満たした後の平坦化ステップとによって形成され得る。
【００２１】
書込みワード線１２２は、読出し相互接続線１１８の上側部分の上に形成される。書込みワード線１２２は、読出し相互接続線１１８から電気的に絶縁される。書込みビット線１２４は、読出し相互接続線１１８、ならびに読出し線１２６および１２８から電気的に絶縁される。これらの線１１８と１２２〜１２８との間の隙間は、堆積される酸化ケイ素のような絶縁体で満たされ得る。また、メモリ素子１１４間の隙間も、堆積される酸化ケイ素のような絶縁体で満たされることができる。
【００２２】
書込み操作中に書込み線１２２および１２４が扱う電流よりも、読出し操作中に読出し相互接続線１１８が扱う電流のほうが少ないので、読出し相互接続線１１８は書込み線１２２および１２４よりも薄くすることができる。さらに、薄い読出し相互接続線によって、書込み線１２２および１２４がメモリ素子１１４の近くに配置されることが可能になる。良好な磁気結合を得るために、書込み線１２２および１２４は、メモリ素子１１４のできる限り近くに配置される。
【００２３】
センス増幅器１３４の数は、グループの数と１：１の対応を有することができる（即ち、各グループは１つのセンス増幅器１３４に結合される）。代替案では、多数のグループが、それよりも少ない数のセンス増幅器１３４に結合されてもよい。例えば、（図２に示されるように）多数のグループが１つのセンス増幅器１３４へと多重化される。
【００２４】
実際には、読出し／書込み回路は、読出し回路、および独立して機能する別個の書込み回路とすることができる。書込みのみの動作の場合、書込み回路のみが起動され得る。自己参照する多数サンプリング読出し動作の場合、読出しおよび書込み回路が共に動作することができる。
【００２５】
ここで図３を参照すると、図３には、選択されたメモリ素子１１４での書込み操作が示される。書込み操作の最初に、読出し／書込み回路が、選択されたメモリ素子１１４のアドレスを受信する。読出し／書込み回路はそのアドレスをデコードし、書込みワード線１２２および書込みビット線１２４を選択し（ステップ３１０）、選択された書込みワード線１２２および書込みビット線１２４に書込み電流を供給する（ステップ３１２）。書込み電流によって、選択された書込みワード線１２２およびビット線１２４の周りに外部磁界が生じる。これらの磁界を組み合わせて、選択されたメモリ素子１１４の磁化の向きが定められる。線１２２または１２４のうちの一方の書込み電流の方向は、この選択されたメモリ素子１１４に格納される論理値を決定することができる。例えば、選択された書込みワード線１２２の＋Ｉの書込み電流、および選択された書込みビット線１２４の＋Ｉの書込み電流によって、選択されたメモリ素子１１４の磁化の向きが平行（論理「０」）になるのに対して、選択された書込みワード線１２２の＋Ｉの書込み電流、および選択された書込みビット線１２４の−Ｉの書込み電流によって、選択されたメモリ素子１１４の磁化の向きが反平行（論理「１」）になる。Ｉ／Ｏレジスタ１３６に格納された値（即ち、選択されたメモリ素子１１４に書き込まれるべき値）が、電流の方向を決定する。
【００２６】
ここで図４を参照すると、図４には、選択されたメモリ素子１１４での読出し操作が示される。読出し／書込み回路が、選択されたメモリ素子１１４のアドレスを受信し、そのアドレスをデコードして、読出しワード線１２６および読出しビット線１２８を選択し、選択されたメモリ素子１１４を含むグループにセンス電流が流れるようにする（ステップ４１０）。さらに、センス電流を妨害しないように、選択されていない読出しワード線１２６に接続されたダイオード１２０によって、スニークパス電流が遮断される（ステップ４１０）。
【００２７】
図５に示されるように、センス増幅器１３４が、選択された読出しビット線１２８に電位（ＶＳＥＮＳＥ）を印加し、選択された読出しワード線１２６が基準電位に設定される。さらに、選択されていない全ての読出し線が電位ＶＵに設定される。ただし、ＶＵは、選択されていない読出しワード線１２６に接続されたダイオード１２０に逆バイアスをかけるためにＶＳＥＮＳＥに等しいか、またはそれより大きい。この結果、センス電流（ＩＳＥＮＳＥ）は、選択されたグループのメモリ素子セルおよび直列ダイオードのみに流れ、一方、選択されていないグループ内の電流は遮断される（ｉ＝０）。スニークパス電流がセンス電流を妨害しないので、センシングの信頼性が高められる。しかしながら、１つのダイオード１２０が複数のメモリ素子１１４に共通であるので、メモリセル密度は低下しない。
【００２８】
図４を参照すると、センス増幅器１３４が、センス電流をサンプリングし、サンプリングされた値を格納する（ステップ４１２）。センス電流は、４つのメモリ素子１１４およびダイオード１２０の直列抵抗に比例する。
【００２９】
その後、読出し／書込み回路は、選択されたメモリ素子１１４への書込み操作を実行する。この書込み操作は、選択されたメモリ素子１１４を既知の抵抗状態に設定する（ステップ４１４）。書込み操作は、図３に示されるように実行され得る。
【００３０】
再度、センス電流が、選択されたメモリ素子１１４を含むグループに流れるようにされる。そして再び、選択されていない読出しワード線１２６に接続されたダイオード１２０によって、スニークパス電流が遮断される。
【００３１】
センス増幅器１３４は、センス電流をサンプリングして、第２のサンプリングされた値を格納された値と比較する（ステップ４１８）。その比較は、選択されたメモリセルに当初に格納されていた論理値を示す。第２のサンプリングされた値および格納された値が概ね同じである場合には、元の論理値は、ステップ４１４において選択されたメモリセルに書き込まれた論理値と同じである。第２のサンプリングされた値および格納された値が、選択されたメモリ素子１１４の抵抗状態の変化を示す量だけ異なる場合には、元の論理値は、ステップ４１４において選択されたメモリ素子４１４に書き込まれた論理値の補数である。
【００３２】
センス増幅器１３４の出力はＩ／Ｏレジスタ１３６に与えられる。したがって、Ｉ／Ｏレジスタは読み出された値を格納する。
【００３３】
読出し操作は、選択されたメモリ素子１１４の元の論理値が上書きされるという点で破壊的である。変更される場合には、元の値は別の書込み操作によって復元される（ステップ４２０）。
【００３４】
かくして、破壊的読出し操作中に、選択されたグループ内の１つのメモリ素子のみが、場合によっては抵抗状態を変化させる。選択されたグループ内の選択されていないセルは、抵抗状態を変更せず、読出し操作の多数のサンプリング中にコモンモード抵抗として取り扱われる。
【００３５】
破壊的読出し操作は、自己参照するという利点を有する。即ち、選択されたメモリ素子１１４の抵抗状態がＲｐａｒａｌｌｅｌであるか、またはＲａｎｔｉ−ｐａｒａｌｌｅｌであるかを判定するために、外部の基準は不要である。破壊的読出し操作は自己参照するので、選択されたメモリセルの抵抗状態を単にセンシングし、センシングされた状態を基準信号と比較することに比べて、信頼性が高く、簡単である。大きなクロスポイント抵抗性アレイのための基準信号を生成することは複雑になるであろう。アレイにわたるメモリセル抵抗には著しい変動が生じる可能性がある。結果として、１つのグループのメモリセルによって用いられる基準信号は、別のグループのメモリセルには利用できないかもしれない。
【００３６】
本発明の別の利点は、短絡に対する耐性である。１つのメモリ素子１１４が短絡される場合には（例えば、製造時の欠陥による）、そのグループ内の短絡された素子１１４は利用できないことになるが、そのグループ内の他のメモリ素子１１４は依然として利用することができる。遮断素子１２０および利用可能なメモリ素子１１４の両端に生じる電圧降下が大きくなると、センス電流も大きくなる。しかしながら、読出し／書込み回路は、センス電流の絶対値ではなく、センス電流の変化を求めるので、読出し操作はいずれによっても影響を受けない。
【００３７】
ステップ４１０および４１６の間に各データ記憶グループに印加される読出しセンス電圧は、部分的には、グループ内のメモリ素子１１４の数によって決定される。各メモリ素子１１４の両端に生じる電圧降下は、最適にすることができる。最適な読出しセンス電圧は、センス増幅器１３４からの最も大きい信号を生成するためにメモリ素子１１４の両端に印加される電圧である（印加される電圧が増加すると、メモリ素子１１４の抵抗比が減少し、印加される電圧が増加すると、信号電流が増加する）。あるグループ内のメモリ素子１１４の数が増加すると、最適な読出しセンス電圧を維持しながら、そのグループに印加されることができる電圧が増加するので、これはさらに別の利点を提供する。あるグループが十分な数のメモリ素子１１４を含む場合には、ステップ４１０および４１６の間に、ＶＤＤがそのグループに印加されることができる。さらなる利点として、ステップ４１０および４１６のために、低い電圧を生成するための追加の電源は必要ない。
【００３８】
図６を参照すると、図６には、典型的な磁気抵抗素子１１４、即ちスピン依存トンネル（「ＳＤＴ」）接合が示される。ＳＤＴ接合は、絶縁性トンネル障壁６１６によって分離される強磁性自由層６１２および強磁性基準層６１４を含む。読出し相互接続線１１８の上側部分は、強磁性層６１２または６１４のうちの１つと接触し、読出し相互接続線１１８の下側部分は、２つの強磁性層６１２または６１４のうちの他方と接触する。基準層６１４は、自由層６１２の上または下のいずれかに存在することができる。一例として、図６は、自由層６１２の下にある基準層６１４を示す。
【００３９】
自由層６１２は、選択された書込みワード線およびビット線１２２および１２４の周りの磁界にさらされるときに、自由層６１２の平面内の２つの方向のうちのいずれかに向けられることができる磁化ベクトル（Ｍ１）を有する。基準層６１４は、基準層６１４の平面内に存在する磁化ベクトルを有する。
【００４０】
絶縁性トンネル障壁６１６によって、自由層６１２と基準層６１４との間に量子力学的トンネル効果が生じるようになる。このトンネル現象は電子スピンに依存し、ＳＤＴ接合の抵抗が、その磁化の向きの関数になる。ＳＤＴ接合の抵抗は、自由層６１２および基準層６１４の磁化ベクトルが同じ方向を指す場合には（即ち、ＳＤＴ接合が平行な磁化の向きを有する場合には）、第１の値（Ｒｐａｒａｌｌｅｌ）であり、その磁化ベクトルが反対の方向を指す場合には（即ち、ＳＤＴ接合が反平行な磁化の向きを有する場合には）、その抵抗は第２の値（Ｒａｎｔｉ−ｐａｒａｌｌｅｌ）である。
【００４１】
基準層６１４は、ピン留めされるか、または（磁気的に）軟らかくてもよい。ピン留めされた基準層では、その磁化は、ワード線１２２および１２４の周りの磁界にさらされるときでも回転しないように（例えば、ＡＦピンニング層によって）固定される。軟らかい基準層は、自由層６１２の保磁力よりもはるかに低い保磁力を有する。軟らかい基準層の磁化ベクトルは、ワード線１２２および１２４の周りの磁界にさらされるときに、基準層の平面内の２つの方向のうちのいずれかに向けられることができる。読出し操作中に、ワード線１２２または１２４のいずれかを用いて、軟らかい基準層の磁化ベクトルの向きを定める外部磁界を生成することができる。軟らかい基準層を有する磁気抵抗素子は、譲受人の特許文献１（「Magneto-resistive device having soft reference layer」）においてさらに詳細に説明される。
【００４２】
本発明は、スニークパス電流を遮断するためのダイオードには限定されない。他のタイプの遮断素子を用いることもできる。例えば、ダイオードの代わりにトランジスタを用いることもできる。さらに、遮断素子は、基板上ではなく、基板内に形成されてもよい。
【００４３】
図７を参照すると、図７には、遮断デバイスがダイオードではなくてトランジスタ１２０’であり、制御線７１２がトランジスタ１２０’をオンおよびオフに切り換えるために設けられている点を除いて、図２に示された構成と本質的に同じ構成を有するＭＲＡＭデバイス７１０が示される。選択されたグループ内のトランジスタ１２０’がオンされ、選択されたグループにセンス電流が流れるようになり、選択されていないグループ内のトランジスタ１２０’がオフされて、選択されていないグループにスニークパス電流が流れるのを防止する。
【００４４】
読出しおよび書込み操作が、一度に１つの選択されたメモリ素子に実行されるように上述されてきたが、本発明はそのように限定されない。読出しおよび書込み操作は、同時に多数の選択されたメモリ素子に実行され得る。
【００４５】
グループ当たりのメモリ素子１１４の数は、４つに限定されない。１つのグループ内の直列のメモリ素子の数は、センス増幅器１３４の信号対雑音比（ＳＮＲ）によって決定され得る。１つのグループ内のメモリ素子１１４の数が増えると、センス増幅器１３４からの信号が小さくなるであろう。また、１つのグループ内のメモリ素子１１４の数は、読出しビット線１２６に印加される電圧によっても制限される可能性がある。読出し電圧を大きくすることにより、グループにさらに多くのメモリ素子１１４が追加されることが可能になる。最大ビット線読出し電圧への制限は、処理技術の電圧限界によって支配される。例えば、ＶＤＤが２〜３．３Ｖに制限され、順方向ダイオード電圧が０．７Ｖであり、トンネル接合センス電圧が４００ｍＶである、０．１μｍまたは０．２５μｍのＣＭＯＳ技術の場合、１つのグループ内の最適な数は２から８の間で変わる。
【００４６】
グループは１つの遮断デバイスに限定されない。グループ当たり多数の遮断デバイスを用いることができる。
【００４７】
本発明は、ランダムアクセスメモリにも、ＴＭＲデバイスにも限定されない。代わりに、メモリ素子は巨大磁気抵抗（ＧＭＲ）デバイスとすることもできる。
【００４８】
メモリ素子は磁気抵抗素子にも限定されない。例えば、本発明によるメモリデバイスは、限定はしないが、相変化素子、プログラマブルメタライゼーションセルメモリまたはアンチヒューズライトワンスメモリのような抵抗性メモリ素子のクロスポイントアレイを含むことができる。
【００４９】
本発明は、上記に説明され、図示された特定の実施形態に限定されない。代わりに、本発明は、添付の特許請求の範囲にしたがって解釈される。
【図面の簡単な説明】
【００５０】
【図１】本発明の一実施形態によるデータ記憶デバイスの図である。
【図２】本発明の一実施形態によるデータ記憶デバイスの行の図である。
【図３】本発明の一実施形態によるデータ記憶デバイス内の選択されたメモリセルに書込み操作を実行する方法の図である。
【図４】本発明の一実施形態による選択されたメモリセルに破壊的な読出し操作を実行する図である。
【図５】検出動作中にデバイスに流れる電流の図である。
【図６】トンネル磁気抵抗素子の図である。
【図７】本発明の一実施形態によるデータ記憶デバイスの行の図である。
【符号の説明】
【００５１】
110  ＭＲＡＭデバイス
112  抵抗性クロスポイントアレイ
114  磁気メモリ素子
116  半導体基板
118  読出し相互接続線
120  スニークパス電流遮断素子
122  書込みワード線
124  書込みビット線
126  読出しワード線
128  読出しビット線
130  デコードビット線選択スイッチ
134  センス増幅器
136  Ｉ／Ｏレジスタ
612  強磁性自由層
614  強磁性基準層
616  絶縁性トンネル障壁
【図１】
2005116162.tif 000003
【図２】
2005116162.tif 000004
【図３】
2005116162.tif 000005
【図４】
2005116162.tif 000006
【図５】
2005116162.tif 000007
【図６】
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【図７】
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