(57)【要約】【課題】  高品質な表示を行うことができる表示装置、データ側駆動回路及び表示パネルの駆動方法を提供すること。【解決手段】  データ側駆動回路７、選択走査ドライバ５及び電源走査ドライバ６によって駆動される有機エレクトロルミネッセンス表示パネル２においては、画素Ｐi,jがマトリクス状に配列されており、画素Ｐi,jが有機ＥＬ素子Ｅi,jと画素回路Ｄi,jと、を備える。画素回路Ｄi,jは選択走査ドライバ５によって選択されると、信号線Ｙjにリセット電圧ＶRが印加される。その後、画素回路Ｄi,jが選択された状態で、画素回路Ｄi,jは、信号線Ｙjに流れる階調指定電流の大きさに従ったレベルの電圧をトランジスタ２３に保持する。画素回路Ｄi,jの選択が解除されると、画素回路Ｄi,jはトランジスタ２３の電圧レベルに従った大きさの駆動電流を有機ＥＬ素子Ｅi,jに流す。【選択図】  図１
2005202209.tif 000002
【特許請求の範囲】
【請求項１】
複数の選択走査線と複数の信号線との各交差部に配置され、流れる電流の大きさに従った輝度で発光する複数の発光素子と、
前記複数の選択走査線を順次選択する選択走査ドライバと、
前記選択走査ドライバが前記複数の選択走査線を各々選択している時のうち前半に、リセット電圧を前記複数の信号線に印加し、前記選択走査ドライバが前記複数の選択走査線を各々選択している時のうちリセット電圧を印加した後に、映像信号に従った大きさの指定電流を前記複数の信号線に流すデータ側駆動回路と、
前記複数の選択走査線及び前記複数の信号線にそれぞれ接続され、前記選択走査ドライバが前記選択走査線を選択することにより、前記信号線に流れる指定電流の大きさを記憶し、前記記憶した指定電流に従った大きさの駆動電流を前記複数の発光素子にそれぞれ流す複数の画素回路と、を備えることを特徴とする表示装置。
【請求項２】
前記データ側駆動回路は、
前記選択走査ドライバが前記複数の選択走査線を各々選択している時の前半に前記複数の信号線に対してリセット電圧を印加した状態に切り換える切換部と、
前記選択走査ドライバが前記複数の選択走査線を各々選択している時のうち前記切換部がリセット電圧を印加した後から、前記選択走査ドライバが前記複数の選択走査線各々の選択を解除するまでの間に、映像信号に従った大きさの指定電流を前記複数の信号線に流す信号ドライバと、を有することを特徴とする請求項１に記載の表示装置。
【請求項３】
前記複数の画素回路の各々は、
前記選択走査ドライバが前記選択走査線を選択している時に前記信号線に流れる指定電流を取り込んでその指定電流の大きさを電圧のレベルに変換して記憶し、
前記選択走査ドライバが前記選択走査線の選択を解除している時に前記信号線に流れる指定電流を遮断し、前記指定電流に応じて変換された電圧のレベルに従った駆動電流を前記発光素子に流すことを特徴とする請求項１又は２に記載の表示装置。
【請求項４】
前記発光素子が有機エレクトロルミネッセンス素子であり、前記有機エレクトロルミネッセンス素子の一方の電極が前記画素回路に接続されていることを特徴とする請求項１から３の何れか一項に記載の表示装置。
【請求項５】
前記データ側駆動回路により印加するリセット電圧が前記有機エレクトロルミネッセンス素子の他方の電極の電圧以下に設定されていることを特徴とする請求項４に記載の表示装置。
【請求項６】
前記複数の選択走査線に対応して平行な複数の電源走査線が設けられ、
前記選択走査ドライバが前記複数の選択走査線を順次選択するのに同期して、前記複数の電源走査線を順次選択する電源走査ドライバが設けられ、
前記複数の画素回路の各々は、
ゲートが前記選択走査線に接続され、ドレインとソースのうちの一方が前記信号線に接続された第一トランジスタと、
ゲートが前記選択走査線に接続され、ドレインとソースのうちの一方が前記電源走査線に接続された第二トランジスタと、
ゲートが前記第二トランジスタのドレインとソースのうちの他方に接続され、ドレインとソースとのうちの一方が前記電源走査線に接続され、ドレインとソースのうちの他方が前記第一トランジスタのドレインとソースのうちの他方及び前記有機エレクトロルミネッセンス素子の一方の電極に接続された第三トランジスタと、
前記第三トランジスタのゲート−ソース間の電圧を保持することによって記憶するキャパシタと、を有することを特徴とする請求項４又は５に記載の表示装置。
【請求項７】
前記選択走査ドライバが前記選択走査線を選択して前記第一トランジスタをオンしている時に、前記第一トランジスタが前記電源走査線から前記第三トランジスタのドレイン−ソース間を介して前記信号線に指定電流を流すことによって、前記第三トランジスタが指定電流の大きさをゲート−ソース間電圧のレベルに変換して前記キャパシタが変換された電圧のレベルを記憶し、
前記選択走査ドライバが前記選択走査線の選択を解除して前記第一トランジスタをオフしている時に、前記第三トランジスタが、前記キャパシタによって記憶されたゲート−ソース間電圧のレベルに従った大きさの駆動電流を前記有機エレクトロルミネッセンス素子へ流すことを特徴とする請求項６に記載の表示装置。
【請求項８】
前記電源走査ドライバが前記電源走査線を選択している時に前記電源走査線に印加する電圧が前記有機エレクトロルミネッセンス素子の他方の電極の電圧以下に設定されており、前記電源走査ドライバが前記電源走査線の選択を解除した時に前記電源走査線に印加する電圧が前記有機エレクトロルミネッセンス素子の他方の電極の電圧を越えるように設定されていることを特徴とする請求項６又は７に記載の表示装置。
【請求項９】
複数の選択走査線と複数の信号線との各交差部に配置され、流れる電流の大きさに従った輝度で発光する複数の発光素子と、
前記複数の選択走査線を順次選択する選択走査ドライバと、
前記選択走査ドライバが前記複数の選択走査線を各々選択している時のうち前半に、リセット電圧を前記複数の信号線に印加し、前記選択走査ドライバが前記複数の選択走査線を各々選択している時のうちリセット電圧を印加した後に、映像信号に従った大きさの指定電流を前記複数の信号線に流すデータ側駆動回路と、
前記複数の選択走査線及び前記複数の信号線にそれぞれ接続され、前記選択走査ドライバが前記選択走査線を選択することにより、前記信号線と前記発光素子とを導通させる複数の画素回路と、を備えることを特徴とする表示装置。
【請求項１０】
複数の選択走査線と前記複数の信号線とにそれぞれ接続され、流れる電流の大きさに従った輝度で発光する複数の発光素子と、前記複数の選択走査線を順次選択する選択走査ドライバと、前記複数の発光素子の各々に接続された複数の画素回路と、を備えるアクティブマトリクス駆動方式の表示装置におけるデータ側駆動回路であって、
前記選択走査ドライバが前記複数の選択走査線を各々選択している時のうち前半に、リセット電圧を前記複数の信号線に印加し、前記選択走査ドライバが前記複数の選択走査線を各々選択している時のうちリセット電圧を印加した後に、映像信号に従った大きさの指定電流を前記複数の信号線に流すことを特徴とするデータ側駆動回路。
【請求項１１】
前記選択走査ドライバが前記複数の選択走査線を各々選択している時の前半に前記複数の信号線に対してリセット電圧を印加した状態に切り換える切換部と、
前記選択走査ドライバが前記複数の選択走査線を各々選択している時のうち前記切換部がリセット電圧を印加した後から、前記選択走査ドライバが前記複数の選択走査線各々の選択を解除するまでの間に、映像信号に従った大きさの指定電流を前記複数の信号線に流す信号ドライバと、を備えることを特徴とする請求項１０に記載のデータ側駆動回路。
【請求項１２】
複数の選択走査線と複数の信号線との各交差部に配置され、流れる電流の大きさに従った輝度で発光する複数の発光素子と、前記選択走査線及び前記信号線にそれぞれ接続した複数の画素回路と、を備える表示パネルを駆動する方法であって、
前記複数の選択走査線を順次選択し、
前記複数の選択走査線が各々選択されている時のうち前半に、リセット電圧を前記複数の信号線に印加し、
前記複数の選択走査線が各々選択されている時のうちリセット電圧を印加した後に、映像信号に従った大きさの指定電流を前記複数の信号線に流し、
前記選択走査線が選択されることにより、前記信号線に流れる指定電流の大きさを記憶し、前記記憶した指定電流の大きさに従った大きさの駆動電流を前記画素回路によって前記発光素子に流すことを特徴とする表示パネルの駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発光素子を画素ごとに備える表示パネルを駆動する表示パネルの駆動方法、前記表示パネルを駆動するためのデータ側駆動回路、及び、前記表示パネルと前記データ側駆動回路と選択走査ドライバとを備える表示装置に関する。
【背景技術】
【０００２】
一般に、液晶ディスプレイにはアクティブマトリクス駆動方式のものと、単純マトリクス駆動方式のものがある。アクティブマトリクス駆動方式の液晶ディスプレイにおいては、単純マトリクス駆動方式の液晶ディスプレイに比較しても高コントラスト及び高精細な画面表示が行われる。アクティブマトリクス駆動方式の液晶ディスプレイにおいては、キャパシタとしても機能する液晶素子と、画素スイッチング素子として機能するトランジスタとが、画素ごとに設けられている。アクティブマトリクス駆動方式では、シフトレジスタである走査ドライバによって走査線が選択されている時に、輝度を表すレベルの電圧がデータドライバによって信号線に印加されると、トランジスタを介して液晶素子に電圧が印加される。走査線の選択が終了してから次にその走査線が選択されるまでの間においてトランジスタがオフになっても、液晶素子がキャパシタとして機能するため、走査線の選択が終了してから次にその走査線が選択されるまでの間、電圧レベルが保持される。以上のように、走査線が選択されている時において液晶素子の光透過率が新たにリフレッシュされて、バックライトの光がリフレッシュされた光透過率で液晶素子を透過することによって、液晶ディスプレイの階調表現が行われる。
【０００３】
一方、自発光素子である有機ＥＬ（Electro Luminescence：エレクトロルミネッセンス）素子を用いた有機エレクトロルミネッセンスディスプレイは、液晶ディスプレイのようにバックライトを必要とせず、薄型化に最適であるとともに、液晶ディスプレイのような視野角の制限もないため、次世代の表示装置として実用化が大きく期待されている。
【０００４】
高輝度、高コントラスト、高精細といった観点から、有機エレクトロルミネッセンスディスプレイも、液晶ディスプレイと同様にアクティブマトリクス駆動方式の有機エレクトロルミネッセンスディスプレイが開発されている。例えば特許文献１に記載された従来のアクティブマトリクス駆動方式の有機エレクトロルミネッセンスディスプレイにおいては、有機ＥＬ素子を駆動するための画素回路（特許文献１においては、有機ＥＬ素子駆動回路と称されている。）が画素ごとに設けられている。画素回路は、有機ＥＬ素子（２、５２）、駆動ＴＦＴ（５、５５）、第１のスイッチング素子（７、５７）及びスイッチＴＦＴ（１０、６０）等から構成されている。制御線（４、５４）が選択されると、信号ドライバにより駆動ＴＦＴのゲートに輝度データとして電圧が印加されることになる。これにより、駆動ＴＦＴがオンになり、ゲート電圧のレベルに応じた大きさの駆動電流が電源線から有機ＥＬ素子を介して駆動ＴＦＴに流れ、有機ＥＬ素子が電流の大きさに応じた輝度で発光する。制御線の選択が終了すると、駆動ＴＦＴのゲート電圧が第１のスイッチング素子によって保持され、有機ＥＬ素子の発光が保持される。その後、スイッチＴＦＴのゲートにブランキング信号が入力されると、駆動ＴＦＴのゲート電圧が下がって駆動ＴＦＴがオフし、有機ＥＬ素子が消灯して１フレーム期間が終了する。
【特許文献１】特開２０００−２２１９４２号公報（第１図、第５図）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、一般的にトランジスタは、周囲の温度変化によってチャネル抵抗が変化したり、長時間の使用によりチャネル抵抗が変化したりするために、ゲート閾値電圧が経時変化したり、ゲート閾値電圧がトランジスタごとに異なる。従って、従来の信号電圧によって輝度階調制御される電圧制御型アクティブマトリクス駆動方式の有機エレクトロルミネッセンスディスプレイでは、信号線からの信号電圧によって駆動ＴＦＴのゲート電圧のレベルを変化させることで有機ＥＬ素子に流れる電流の大きさを変化させることを行っても、駆動ＴＦＴのゲート電圧のレベルで有機ＥＬ素子に流れる電流の大きさを一義的に指定するのは困難である。つまり、複数の画素において同じレベルのゲート電圧を駆動ＴＦＴに印加したものとしても、有機ＥＬ素子の発光輝度が画素ごとに異なってしまい、表示面内で輝度のバラツキが生じてしまう。また、駆動ＴＦＴは経時的に劣化してしまうため、初期時と同じゲート電圧を印加しても初期時と同じ電流値の駆動電流にならないので有機ＥＬ素子の発光輝度も異なってしまう。
【０００６】
そこで、本発明は、上記のような問題点を解決しようとしてなされたものであり、高品質な表示を行うことができる表示装置、データ側駆動回路及び表示パネルの駆動方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
以上の課題を解決するために、本発明の表示装置は、
複数の選択走査線と複数の信号線との各交差部に配置され、流れる電流の大きさに従った輝度で発光する複数の発光素子と、
前記複数の選択走査線を順次選択する選択走査ドライバと、
前記選択走査ドライバが前記複数の選択走査線を各々選択している時のうち前半に、リセット電圧を前記複数の信号線に印加し、前記選択走査ドライバが前記複数の選択走査線を各々選択している時のうちリセット電圧を印加した後に、映像信号に従った大きさの指定電流を前記複数の信号線に流すデータ側駆動回路と、
前記複数の選択走査線及び前記複数の信号線にそれぞれ接続され、前記選択走査ドライバが前記選択走査線を選択することにより、前記信号線に流れる指定電流の大きさを記憶し、前記記憶した指定電流に従った大きさの駆動電流を前記複数の発光素子にそれぞれ流す複数の画素回路と、を備えることを特徴とする。
【０００８】
好ましくは、前記データ側駆動回路は、
前記選択走査ドライバが前記複数の選択走査線を各々選択している時の前半に前記複数の信号線に対してリセット電圧を印加した状態に切り換える切換部と、
前記選択走査ドライバが前記複数の選択走査線を各々選択している時のうち前記切換部がリセット電圧を印加した後から、前記選択走査ドライバが前記複数の選択走査線各々の選択を解除するまでの間に、映像信号に従った大きさの指定電流を前記複数の信号線に流す信号ドライバと、を有する。
【０００９】
好ましくは、前記複数の画素回路の各々は、
前記選択走査ドライバが前記選択走査線を選択している時に前記信号線に流れる指定電流を取り込んでその指定電流の大きさを電圧のレベルに変換して記憶し、
前記選択走査ドライバが前記選択走査線の選択を解除している時に前記信号線に流れる指定電流を遮断し、前記指定電流に応じて変換された電圧のレベルに従った駆動電流を前記発光素子に流す。
【００１０】
好ましくは、前記発光素子が有機エレクトロルミネッセンス素子であり、前記有機エレクトロルミネッセンス素子の一方の電極が前記画素回路に接続されている。
【００１１】
好ましくは、前記データ側駆動回路により印加するリセット電圧が前記有機エレクトロルミネッセンス素子の他方の電極の電圧以下に設定されている。
【００１２】
前記複数の選択走査線に対応して平行な複数の電源走査線が設けられ、
前記選択走査ドライバが前記複数の選択走査線を順次選択するのに同期して、前記複数の電源走査線を順次選択する電源走査ドライバが設けられ、
前記複数の画素回路の各々は、
ゲートが前記選択走査線に接続され、ドレインとソースのうちの一方が前記信号線に接続された第一トランジスタと、
ゲートが前記選択走査線に接続され、ドレインとソースのうちの一方が前記電源走査線に接続された第二トランジスタと、
ゲートが前記第二トランジスタのドレインとソースのうちの他方に接続され、ドレインとソースとのうちの一方が前記電源走査線に接続され、ドレインとソースのうちの他方が前記第一トランジスタのドレインとソースのうちの他方及び前記有機エレクトロルミネッセンス素子の一方の電極に接続された第三トランジスタと、
前記第三トランジスタのゲート−ソース間の電圧を保持することによって記憶するキャパシタと、を有する。
【００１３】
好ましくは、前記選択走査ドライバが前記選択走査線を選択して前記第一トランジスタをオンしている時に、前記第一トランジスタが前記電源走査線から前記第三トランジスタのドレイン−ソース間を介して前記信号線に指定電流を流すことによって、前記第三トランジスタが指定電流の大きさをゲート−ソース間電圧のレベルに変換して前記キャパシタが変換された電圧のレベルを記憶し、
前記選択走査ドライバが前記選択走査線の選択を解除して前記第一トランジスタをオフしている時に、前記第三トランジスタが、前記キャパシタによって記憶されたゲート−ソース間電圧のレベルに従った大きさの駆動電流を前記有機エレクトロルミネッセンス素子へ流す。
【００１４】
好ましくは、前記電源走査ドライバが前記電源走査線を選択している時に前記電源走査線に印加する電圧が前記有機エレクトロルミネッセンス素子の他方の電極の電圧以下に設定されており、前記電源走査ドライバが前記電源走査線の選択を解除した時に前記電源走査線に印加する電圧が前記有機エレクトロルミネッセンス素子の他方の電極の電圧を越えるように設定されている。
【００１５】
そして、本発明の表示装置は、
複数の選択走査線と複数の信号線との各交差部に配置され、流れる電流の大きさに従った輝度で発光する複数の発光素子と、
前記複数の選択走査線を順次選択する選択走査ドライバと、
前記選択走査ドライバが前記複数の選択走査線を各々選択している時のうち前半に、リセット電圧を前記複数の信号線に印加し、前記選択走査ドライバが前記複数の選択走査線を各々選択している時のうちリセット電圧を印加した後に、映像信号に従った大きさの指定電流を前記複数の信号線に流すデータ側駆動回路と、
前記複数の選択走査線及び前記複数の信号線にそれぞれ接続され、前記選択走査ドライバが前記選択走査線を選択することにより、前記信号線と前記発光素子とを導通させる複数の画素回路と、を備えることを特徴とする。
【００１６】
また、本発明のデータ側駆動回路は、複数の選択走査線と前記複数の信号線とにそれぞれ接続され、流れる電流の大きさに従った輝度で発光する複数の発光素子と、前記複数の選択走査線を順次選択する選択走査ドライバと、前記複数の発光素子の各々に接続された複数の画素回路と、を備えるアクティブマトリクス駆動方式の表示装置におけるデータ側駆動回路であって、
前記選択走査ドライバが前記複数の選択走査線を各々選択している時のうち前半に、リセット電圧を前記複数の信号線に印加し、前記選択走査ドライバが前記複数の選択走査線を各々選択している時のうちリセット電圧を印加した後に、映像信号に従った大きさの指定電流を前記複数の信号線に流すことを特徴とする。
【００１７】
好ましくは、前記データ側駆動回路は、
前記選択走査ドライバが前記複数の選択走査線を各々選択している時の前半に前記複数の信号線に対してリセット電圧を印加した状態に切り換える切換部と、
前記選択走査ドライバが前記複数の選択走査線を各々選択している時のうち前記切換部がリセット電圧を印加した後から、前記選択走査ドライバが前記複数の選択走査線各々の選択を解除するまでの間に、映像信号に従った大きさの指定電流を前記複数の信号線に流す信号ドライバと、を備える。
【００１８】
また、本発明の表示パネルの駆動方法は、
複数の選択走査線と複数の信号線との各交差部に配置され、流れる電流の大きさに従った輝度で発光する複数の発光素子と、前記選択走査線及び前記信号線にそれぞれ接続した複数の画素回路と、を備える表示パネルを駆動する方法であって、
前記複数の選択走査線を順次選択し、
前記複数の選択走査線が各々選択されている時のうち前半に、リセット電圧を前記複数の信号線に印加し、
前記複数の選択走査線が各々選択されている時のうちリセット電圧を印加した後に、映像信号に従った大きさの指定電流を前記複数の信号線に流し、
前記選択走査線が選択されることにより、前記信号線に流れる指定電流の大きさを記憶し、前記記憶した指定電流の大きさに従った大きさの駆動電流を前記画素回路によって前記発光素子に流すことを特徴とする。
【００１９】
本発明では、複数の選択走査線のうち或る選択走査線が選択されている時のうちの前半に、その選択走査線に交差する信号線にリセット電圧が印加されることによって、信号線の寄生容量によって蓄積された電荷を放出することができる。
【発明の効果】
【００２０】
本発明によれば、選択期間中に選択走査線の選択によって信号線と発光素子とが導通している間にリセット電圧を印加することで信号線のみならず、発光素子に蓄積された電荷を放出することで正確な電流値の電流を発光素子に流すことができ、高品質な画面表示を行うことができる。
【発明を実施するための最良の形態】
【００２１】
以下に、本発明を実施するための最良の形態について図面を用いて説明する。但し、以下に述べる実施形態には、本発明を実施するために技術的に好ましい種々の限定が付されているが、発明の範囲を以下の実施形態及び図示例に限定するものではない。
【００２２】
〔第１の実施の形態〕
図１は、本発明の有機エレクトロルミネッセンスディスプレイを適用した第１の実施形態における有機エレクトロルミネッセンスディスプレイ１を示した図面である。図１に示されるように、有機エレクトロルミネッセンスディスプレイ１は、基本構成として、ｍ本の選択走査線Ｘ1〜Ｘm、ｍ本の電源走査線Ｚ1〜Ｚm、ｎ本の信号線Ｙ1〜Ｙn及び画素Ｐ1,1〜Ｐm,n等を有する有機エレクトロルミネッセンス表示パネル２と、有機エレクトロルミネッセンス表示パネル２を縦方向に線状走査する走査側駆動回路９と、この走査側駆動回路９と連動して階調指定電流ＩDATAをそれぞれの信号線Ｙ1〜Ｙnに流すデータ側駆動回路７と、を備える。ここで、ｍ、ｎは２以上の自然数である。
【００２３】
走査側駆動回路９は、選択走査線Ｘ1〜Ｘmを順次選択する選択走査ドライバ５と、選択走査ドライバ５が選択走査線Ｘ1〜Ｘmを順次選択することに同期して電源走査線Ｚ1〜Ｚmを順次選択する電源走査ドライバ６と、を備える。また、データ側駆動回路７は、ｎ個の電流端子ＣＴ1〜ＣＴnを有するとともに電流端子ＣＴ1〜ＣＴnそれぞれに階調指定電流ＩDATAが流れるようにする信号ドライバ３と、電流端子ＣＴ1〜ＣＴnと信号線Ｙ1〜Ｙnとの間に介在した切換部Ｓ1〜Ｓnと、を備える。
【００２４】
有機エレクトロルミネッセンス表示パネル２は、映像が実質的に表示される表示部４が透明基板上に設けられた構造となっている。表示部４の周囲に選択走査ドライバ５、電源走査ドライバ６、信号ドライバ３及び切換部Ｓ1〜Ｓnが配設されている。選択走査ドライバ５、電源走査ドライバ６、信号ドライバ３及び切換部Ｓ1〜Ｓnのうちの少なくとも１つの一部又は全体が、前記透明基板上に設けられた状態で有機エレクトロルミネッセンス表示パネル２と一体に設けられても良いし、有機エレクトロルミネッセンス表示パネル２とは別にチップ化された状態で有機エレクトロルミネッセンス表示パネル２の周囲に設けられていても良い。なお、透明基板の変わりに樹脂シート等のような可撓性シートに表示部４を設けても良い。
【００２５】
表示部４においては、（ｍ×ｎ）個の画素Ｐ1,1〜Ｐm,nがマトリクス状となって前記透明基板上に設けられており、縦方向つまり列方向にｍ個の画素が配列され、横方向つまり行方向にｎ個の画素が配列されている。ここで、上からｉ番目（つまり、ｉ行目）であって左からｊ番目（つまり、ｊ列目）である画素が画素Ｐi,jとなる。但し、ｉは１以上ｍ以下の任意自然数であり、ｊは１以上ｎ以下の任意自然数である。従って、
【００２６】
また、表示部４においては、行方向に延在するｍ本の選択走査線Ｘ1〜Ｘmが互いに平行に配列して前記透明基板上に設けられている。行方向に延在するｍ本の電源走査線Ｚ1〜Ｚmが選択走査線Ｘ1〜Ｘmと対応するように互いに平行に配列して前記透明基板上に設けられている。電源走査線Ｚk（１≦ｋ≦ｍ−１）は選択走査線Ｘkと選択走査線Ｘk+1との間に配置され、選択走査線Ｘmは電源走査線Ｚm-1と電源走査線Ｚmとの間に配置されている。また、列方向に延在するｎ本の信号線Ｙ1〜Ｙnが互いに平行に配列して前記透明基板上に設けられている。これら選択走査線Ｘ1〜Ｘm、電源走査線Ｚ1〜Ｚm及び信号線Ｙ1〜Ｙnは、介在する絶縁膜等によって離間されているので互いに絶縁されている。ｉ行目の選択走査線Ｘi及び電源走査線Ｚiには、行方向に沿って配列されたｎ個の画素Ｐi,1〜Ｐi,nが接続されており、ｊ列目の信号線Ｙjには、列方向に沿って配列されたｍ個の画素Ｐ1,j〜Ｐm,jが接続されており、選択走査線Ｘiと信号線Ｙjとの交差部に画素Ｐi,jが配されている。選択走査線Ｘ1〜Ｘmは選択走査ドライバ５のそれぞれの出力端子に接続されており、電源走査線Ｚ1〜Ｚmは電源走査ドライバ６のそれぞれの出力端子に接続されている。
【００２７】
次に、図２及び図３を用いて画素Ｐ1,1〜Ｐm,nについて説明する。図２は画素Ｐi,jを示した平面図であり、図３は隣接する四つの画素Ｐi,j，Ｐi+1,j，Ｐi,j+1，Ｐi+1,j+1等の等価回路図である。図２においては、より理解しやすいように、画素Ｐi,j中の電極を主に示す。
【００２８】
画素Ｐi,jは、電流の大きさに従った輝度で発光する自発光素子としての有機エレクトロルミネッセンス（Electro Luminescence）素子Ｅi,jと、有機エレクトロルミネッセンス素子Ｅi,jの周辺に設けられているとともに有機エレクトロルミネッセンス素子Ｅi,jを駆動する画素回路Ｄi,jと、から構成されている。なお、以下では、有機エレクトロルミネッセンス素子を有機ＥＬ素子と略称する。
【００２９】
有機ＥＬ素子Ｅi,jは、アノードとして機能する画素電極５１と、電界により注入された正孔及び電子を輸送し、輸送した正孔と電子を再結合し且つその再結合により生成された励起子により発光する広義の発光層として機能する有機ＥＬ層５２と、カソードとして機能する共通電極とをこの順に前記透明基板上に積層した積層構造となっている。なお、図２の平面図において、全体を被覆するように共通電極が成膜されているが、画素電極５１、有機ＥＬ層５２及び画素回路Ｄi,j等を把握しやすいように、共通電極の図示を省略する。
【００３０】
画素電極５１は、信号線Ｙ1〜Ｙnと選択走査線Ｘ1〜Ｘmと電源走査線Ｚ1〜Ｚmに囲まれる各囲繞領域に、画素Ｐ1,1〜Ｐm,nごとにパターニングされている。
【００３１】
画素電極５１は、透明電極である。つまり、画素電極５１は、導電性を有しているとともに、可視光に対して透過性を有している。また、画素電極５１は、比較的仕事関数の高いものであり、有機ＥＬ層５２へ正孔を効率よく注入するものが好ましい。画素電極５１としては、例えば、錫ドープ酸化インジウム（ＩＴＯ）、亜鉛ドープ酸化インジウム、酸化インジウム（Ｉｎ2Ｏ3）、酸化スズ（ＳｎＯ2）、酸化亜鉛（ＺｎＯ）又はカドミウム−錫酸化物（ＣＴＯ）を主成分としたものがある。
【００３２】
各々の画素電極５１上に有機ＥＬ層５２が成膜されている。有機ＥＬ層５２も画素Ｐ1,1〜Ｐm,nごとにパターニングされている。有機ＥＬ層５２には、有機化合物である発光材料（蛍光体）が含有されているが、発光材料は高分子系材料であっても良いし、低分子系材料であっても良い。特に、有機ＥＬ層５２は、画素電極５１から順に正孔輸送層、狭義の発光層の順に積層した二層構造である。正孔輸送層は、導電性高分子であるＰＥＤＯＴ（ポリチオフェン）及びドーパントであるＰＳＳ（ポリスチレンスルホン酸）からなり、狭義の発光層は、ポリフルオレン系発光材料からなる。なお、有機ＥＬ層５２は、二層構造の他に、画素電極５１から順に正孔輸送層、狭義の発光層、電子輸送層となる三層構造であっても良いし、狭義の発光層からなる一層構造であっても良いし、これらの層構造において適切な層間に電子或いは正孔の注入層が介在した積層構造であっても良いし、その他の積層構造であっても良い。
【００３３】
この有機エレクトロルミネッセンス表示パネル２は、フルカラー表示又はマルチカラー表示が可能であり、この場合、画素Ｐ1,1〜Ｐm,nの有機ＥＬ層５２はそれぞれ、例えば赤色、緑色、青色の何れかに発光する機能を有する広義の発光層である。つまり、赤色に発光する有機ＥＬ層５２、緑色に発光する有機ＥＬ層５２、青色に発光する有機ＥＬ層５２が規則正しく配列され、これにより表示部４ではこれらの色が適宜合成された色調で表示が行われる。
【００３４】
また、有機ＥＬ層５２は、電子的に中立な有機化合物であることが望ましく、これにより正孔及び電子が有機ＥＬ層５２でバランス良く注入され、輸送される。また、電子輸送性の物質が狭義の発光層に適宜混合されていても良いし、正孔輸送性の物質が狭義の発光層に適宜混合されていても良いし、電子輸送性の物質及び正孔輸送性の物質の両方が狭義の発光層に適宜混合されていても良い。また、電子輸送層又は正孔輸送層である電荷輸送層を、電子と正孔を再結合する再結合領域として機能させ、この電荷輸送層に蛍光体を混在させることによって発光させても良い。
【００３５】
有機ＥＬ層５２上に形成されている共通電極は、全ての画素Ｐ1,1〜Ｐm,nに共通して形成された電極である。なお、全ての画素Ｐ1,1〜Ｐm,nに共通した共通電極の代わりに、各列毎に分割された複数のストライプ形状の電極や各行毎に分割された複数のストライプ形状の電極のように複数に分割されていてもよい。有機ＥＬ層５２は一般的に発光色毎に材料が異なり電流密度に対する発光特性も材料に応じて異なるので、各発光色の輝度バランスを調整するために、有機ＥＬ層５２の発光色毎に流れる電流値を設定するために発光色が同じ画素同士を互いに接続した画素であってもよい。すなわち相対的に低い電流密度で所定の輝度を発光する第一発光色画素と同じ輝度を発光するために高い電流密度が要求される第二発光色画素には、第一発光色画素よりも大きい各階調電流が流れるようにすることで発光色のバランスを調整することができる。
【００３６】
いずれにしても共通電極は、選択走査線Ｘ1〜Ｘm、信号線Ｙ1〜Ｙn、電源走査線Ｚ1〜Ｚmと電気的に絶縁されている。共通電極は、仕事関数の低い材料で形成されており、例えば、インジウム、マグネシウム、カルシウム、リチウム、バリウム、希土類金属の少なくとも一種を含む単体又は合金で形成されている。また、共通電極は、上記各種材料の層が積層された積層構造となっていても良いし、以上の各種材料の層に加えて金属層が堆積した積層構造となっていても良く、具体的には、有機ＥＬ層５２と接する界面側に設けられた低仕事関数の高純度のバリウム層と、バリウム層を被覆するように設けられたアルミニウム層との積層構造や、下層にリチウム層、上層にアルミニウム層が設けられた積層構造が挙げられる。また、画素電極５１を透明電極とし、有機ＥＬ層５２で発する光を画素電極５１を介して前記透明基板側から出射させる場合、共通電極は有機ＥＬ層５２で発する光に対して遮光性を有することが好ましく、有機ＥＬ層５２で発する光に対して高い反射性を有することがさらに好ましい。
【００３７】
以上のように積層構造となる有機ＥＬ素子Ｅi,jでは、画素電極５１と共通電極との間に順バイアス電圧（画素電極５１が共通電極よりも高電位）が印加されると、正孔が画素電極５１から有機ＥＬ層５２に注入され、電子が共通電極から有機ＥＬ層５２に注入される。そして、有機ＥＬ層５２で正孔及び電子が輸送されて、有機ＥＬ層５２にて正孔及び電子が再結合することによって励起子が生成され、励起子が有機ＥＬ層５２を励起して、有機ＥＬ層５２で発光する。
【００３８】
有機ＥＬ素子Ｅi,jの発光輝度は有機ＥＬ素子Ｅi,jに流れる電流の大きさに依存し、流れる電流が大きくなるにつれて有機ＥＬ素子Ｅi,jの発光輝度も増大する。つまり、有機ＥＬ素子Ｅi,jの劣化を考慮しなければ、有機ＥＬ素子Ｅi,jに流れる電流の大きさが定まると、有機ＥＬ素子Ｅi,jの輝度が一義的に定まる。
【００３９】
各画素回路Ｄ1,1〜Ｄm,nは、三つの薄膜トランジスタ（以下単にトランジスタと記述する。）２１，２２，２３と、キャパシタ２４と、を備える。
【００４０】
トランジスタ２１，２２，２３は、ゲート、ドレイン、ソース、半導体層４４、不純物半導体層、ゲート絶縁膜等から構成されたＮチャネルＭＯＳ型の電界効果トランジスタであり、特にアモルファスシリコンを半導体層４４（チャネル領域）としたａ−Ｓｉトランジスタであるが、ポリシリコンを半導体層４４としたｐ−Ｓｉトランジスタであってもよい。何れのトランジスタ２１，２２，２３もＮチャネルの電界効果トランジスタである。トランジスタ２１，２２，２３の構造は逆スタガ型であっても良いし、コプラナ型であっても良い。
【００４１】
また、トランジスタ２１，２２，２３は同一工程で同時に形成されても良いが、この場合、ゲート、ドレイン、ソース、半導体層４４、不純物半導体層、ゲート絶縁膜等の組成はトランジスタ２１，２２，２３のあいだで同じであり、トランジスタ２１，２２，２３の形状、大きさ、寸法、チャネル幅、チャネル長等はトランジスタ２１，２２，２３のそれぞれの機能に応じて異なる。以下では、トランジスタ２１を第一トランジスタ２１と、トランジスタ２２を第二トランジスタ２２と、トランジスタ２３を第三トランジスタ２３と称する。
【００４２】
キャパシタ２４は、第三トランジスタ２３のゲート２３ｇと接続された電極２４Ａと、トランジスタ２３のソース２３ｓと接続された電極２４Ｂと、これら二つの電極の間に介在するゲート絶縁膜（誘電体膜）と、で構成され、第三トランジスタ２３のゲート２３ｇとソース２３ｓとの間に電荷を蓄積する機能を有する。
【００４３】
ｉ行目の画素回路Ｄi,1〜Ｄi,nそれぞれの第二トランジスタ２２においては、ゲート２２ｇがｉ行目の選択走査線Ｘiに接続され、ドレイン２２ｄがｉ行目の電源走査線Ｚiに接続されている。ｉ行目の画素回路Ｄi,1〜Ｄi,nそれぞれの第三トランジスタ２３においては、ドレイン２３ｄがコンタクトホール２６を介してｉ行目の電源走査線Ｚiに接続されている。ｉ行目の画素回路Ｄi,1〜Ｄi,nそれぞれの第一トランジスタ２１においては、ゲート２１ｇがｉ行目の選択走査線Ｘiに接続されている。ｊ列目の画素回路Ｄ1,j〜Ｄm,jそれぞれの第一トランジスタ２１においては、ソース２１ｓがｊ列目の信号線Ｙjに接続されている。
【００４４】
画素Ｐ1,1〜Ｐm,nそれぞれにおいては、第二トランジスタ２２のソース２２ｓが、コンタクトホール２５を通じて第三トランジスタ２３のゲート２３ｇに接続されているとともにキャパシタ２４の一方の電極に接続されている。第三トランジスタ２３のソース２３ｓは、キャパシタ２４の他方の電極に接続されているとともに第一トランジスタ２１のドレイン２１ｄに接続されている。第三トランジスタ２３のソース２３ｓ、キャパシタ２４の他方の電極及び第一トランジスタ２１のドレイン２１ｄは何れも画素電極５１に接続されている。
【００４５】
有機ＥＬ素子Ｅ1,1〜Ｅm,nの共通電極の電圧は、一定の基準電圧ＶSSに保たれており、本実施形態では、有機ＥＬ素子Ｅ1,1〜Ｅm,nの共通電極が接地されることで基準電圧ＶSSが０〔Ｖ〕に設定されている。
画素電極５１は、信号線Ｙ1〜Ｙnと選択走査線Ｘ1〜Ｘmと電源走査線Ｚ1〜Ｚmとに囲まれる各囲繞領域に囲まれた画素毎に分割されるようにパターニングされており、且つ各画素回路の三つのトランジスタ２１，２２，２３を覆う窒化シリコン又は酸化シリコンを有する層間絶縁膜で周縁を覆われているとともにその層間絶縁膜に設けられたコンタクトホール５５により中央上面が露出されている。なお層間絶縁膜は、窒化シリコン又は酸化シリコンの第一層の上にさらにポリイミド等の絶縁膜からなる第二層が設けられていてもよい。
選択走査線Ｘiと信号線Ｙjとの間、並びに電源走査線Ｚiと信号線Ｙjとの間には、ゲート絶縁膜に加え、各トランジスタ２１〜２３の半導体層４４と同一膜をパターニングして形成された保護膜４４Ａが設けられている。なお、トランジスタ２１、２２、２３の半導体層４４のチャネルとなる表面がパターニングの際に用いられるエッチャントに晒されて荒れないように半導体層４４の両端部を除いて窒化シリコン等からなるブロッキング絶縁層を設けてもよく、この場合、選択走査線Ｘiと信号線Ｙjとの間、並びに電源走査線Ｚiと信号線Ｙjとの間にブロッキング絶縁層と同一膜をパターニングして形成された保護膜を設けてもよく、この保護膜及び保護膜４４Ａを重ね合わせてもよい。
【００４６】
次に、選択走査ドライバ５、電源走査ドライバ６、切換部Ｓ1〜Ｓn及び信号ドライバ３について図４を用いて説明する。ここで、図４は、上から順に、選択走査線Ｘ1の電位、電源走査線Ｚ2の電位、選択走査線Ｘ2の電位、電源走査線Ｚ2の電位、選択走査線Ｘ3の電位、電源走査線Ｚ3の電位、選択走査線Ｘmの電位、電源走査線Ｚmの電位、切換信号ｉｎｖ．φのレベル（電圧値）、切換信号φのレベル、信号線Ｙjの電位、有機ＥＬ素子Ｅ1,jの画素電極５１の電位、有機ＥＬ素子Ｅ1,jの発光輝度、有機ＥＬ素子Ｅ2,jの画素電極５１の電位、有機ＥＬ素子Ｅ2,jの発光輝度を示したタイミングチャートである。図４において、横軸は共通の時間を表す。
【００４７】
選択走査ドライバ５は、いわゆるシフトレジスタであり、ｍ個のフリップフロップ回路等を直列に接続した構成を有する。つまり、選択走査ドライバ５は、選択走査線Ｘ1から選択走査線Ｘmへの順（選択走査線Ｘmの次は選択走査線Ｘ1）に選択信号を順次出力することで、選択走査線Ｘ1〜Ｘmを順次選択するものであり、選択走査線Ｘ1〜Ｘmにそれぞれ接続された各行の第一トランジスタ２１及び第二トランジスタ２２を順次選択するものである。
【００４８】
詳細には図４に示されるように、選択走査ドライバ５は、選択信号としてハイレベル（オンレベル）のオン電圧ＶON（基準電圧ＶSSよりも十分に高い。）又は非選択信号としてローレベルのオフ電圧ＶOFF（基準電圧ＶSS以下である。）の何れかのレベルの電圧を選択走査線Ｘ1〜Ｘmに個別に印加することによって、選択走査線Ｘ1〜Ｘmを順次選択する。
【００４９】
即ち、選択走査ドライバ５がオン電圧ＶONを選択走査線Ｘiに印加するように設定されており、これによりｉ行目の選択走査線Ｘiが選択される。選択走査ドライバ５がオン電圧ＶONをｉ行目の選択走査線Ｘiに印加することによりｉ行目の選択走査線Ｘiが選択されている期間を、ｉ行目の選択期間ＴSEと称する。なお、選択走査ドライバ５がオン電圧ＶONを選択走査線Ｘiに印加している時、選択走査ドライバ５が他の選択走査線Ｘ1〜Ｘm（但し、選択走査線Ｘiを除く。）にオフ電圧ＶOFFを印加し、これにより選択走査線Ｘ1〜Ｘmの選択期間ＴSEは互いに重ならない。
【００５０】
選択走査ドライバ５がオン電圧ＶONをｉ行目の選択走査線Ｘiに印加することにより、ｉ行目の選択走査線Ｘiに接続された画素回路Ｄi,1〜Ｄi,nそれぞれでは、第一トランジスタ２１及び第二トランジスタ２２がオン状態になる。第一トランジスタ２１がオン状態になることによって信号線Ｙ1〜Ｙnに流れる電流がそれぞれ画素回路Ｄi,1〜Ｄi,nに流れ得るようになる。
【００５１】
一方、ｉ行目の選択走査線Ｘiが選択されている選択期間ＴSEの後では、選択走査ドライバ５がオフ電圧ＶOFFを選択走査線Ｘiに印加して、選択走査線Ｘiの選択を解除する。これにより、ｉ行目の選択走査線Ｘiに接続された画素回路Ｄi,1〜Ｄi,nそれぞれでは、第一トランジスタ２１及び第二トランジスタ２２がオフ状態になる。第一トランジスタ２１がオフ状態になることで、信号線Ｙ1〜Ｙnに流れる電流はそれぞれ画素回路Ｄi,1〜Ｄi,nに流れ得ないようになる。なお、選択走査ドライバ５がオフ電圧ＶOFFをｉ行目の選択走査線Ｘiに印加することによりｉ行目の選択走査線Ｘiの選択が解除されている期間を、ｉ行目の非選択期間ＴNSEと称する。ここで、ＴSE＋ＴNSE＝ＴSCで表される期間、つまりｉ行目の選択走査線Ｘiの選択期間ＴSEの開始時刻からｉ行目の選択走査線Ｘiの次の選択期間ＴSEの開始時刻までの期間がｉ行目の１フレーム期間である。
【００５２】
電源走査ドライバ６は、いわゆるシフトレジスタであり、ｍ個のフリップフロップ回路等を直列に接続した構成を有する。つまり、電源走査ドライバ６は、選択走査ドライバ５に同期して、電源走査線Ｚ1から電源走査線Ｚmへの順（電源走査線Ｚmの次は電源走査線Ｚ1）に選択信号を順次出力することで、電源走査線Ｚ1〜Ｚmを順次選択するものであり、電源走査線Ｚ1〜Ｚmにそれぞれ接続された各行の第三トランジスタ２３を順次選択するものである。
【００５３】
詳細には図４に示されるように、電源走査ドライバ６は、選択信号としてローレベルの階調指定電流用基準電圧ＶLOW（基準電圧ＶSSと等電圧であるか、又は基準電圧ＶSS未満である。）又は非選択信号としてハイレベルの駆動電流用基準電圧ＶHIGH（基準電圧ＶSSよりも高く、且つ階調指定電流用基準電圧ＶLOWよりも高い。）の何れかのレベルの電圧を電源走査線Ｚ1〜Ｚmに個別に印加することによって、電源走査線Ｚ1〜Ｚmを順次選択する。
【００５４】
即ち、ｉ行目の選択走査線Ｘiが選択される選択期間ＴSEでは、電源走査ドライバ６が階調指定電流用基準電圧ＶLOWをｉ行目の電源走査線Ｚiに印加するように設定されており、これによりｉ行目の電源走査線Ｚiが選択される。なお、電源走査ドライバ６が階調指定電流用基準電圧ＶLOWを電源走査線Ｚiに印加している時、電源走査ドライバ６が他の電源走査線Ｚ1〜Ｚm（但し、電源走査線Ｚiを除く。）に駆動電流用基準電圧ＶHIGHを印加する。
【００５５】
一方、ｉ行目の選択走査線Ｘiが選択されていない非選択期間ＴNSEでは、電源走査ドライバ６は、駆動電流用基準電圧ＶHIGHを電源走査線Ｚiに印加して、ｉ行目の電源走査線Ｚiの選択を解除する。駆動電流用基準電圧ＶHIGHは基準電圧ＶSSよりも高く、トランジスタ２３がオン状態となっているとともにトランジスタ２１がオフ状態となっていれば、電源走査線Ｚiから有機ＥＬ素子Ｅi,jへと電流が流れる。
【００５６】
電源走査ドライバ６によって印加される階調指定電流用基準電圧ＶLOWは基準電圧ＶSS以下に設定されているため、選択期間ＴSE中に各画素Ｐ1,1〜Ｐm,nの第三トランジスタ２３がオン状態となっても、有機ＥＬ素子Ｅ1,1〜Ｅm,nのアノード−カソード間にはゼロ電圧又は逆バイアス電圧が印加されていることになる。従って、選択期間ＴSE中では有機ＥＬ素子Ｅ1,1〜Ｅm,nに電流が流れないので、有機ＥＬ素子Ｅ1,1〜Ｅm,nが発光することがない。一方、電源走査ドライバ６によって印加される駆動電流用基準電圧ＶHIGHが基準電圧ＶSSより高く、図５に示されるように、第三トランジスタ２３のソース−ドレイン間電圧ＶDSが飽和領域になるように設定されている。そのため、非選択期間ＴNSEに第三トランジスタ２３がオン状態となっていれば、有機ＥＬ素子Ｅ1,1〜Ｅm,nに順バイアス電圧が印加されていることになる。従って、非選択期間ＴNSE中では有機ＥＬ素子Ｅ1,1〜Ｅm,nに電流が流れ、有機ＥＬ素子Ｅ1,1〜Ｅm,nが発光する。
【００５７】
駆動電流用基準電圧ＶHIGHについて説明する。図５は、Ｎチャネル型の電界効果トランジスタの電流−電圧特性を表したグラフである。図５において、横軸はドレイン−ソース間の電圧のレベルを表し、縦軸はドレイン−ソース間の電流の大きさを表す。図中の不飽和領域（ソース−ドレイン間電圧ＶDS＜ドレイン飽和閾電圧ＶTHとなっている領域：ドレイン飽和閾電圧ＶTHはゲート−ソース間電圧ＶGSの関数であり、ゲート−ソース間電圧ＶGSが定まればゲート−ソース間電圧ＶGSによってドレイン飽和閾電圧ＶTHが一義的に定まる。）では、ゲート−ソース間電圧ＶGSが一定であると、ソース−ドレイン間電圧ＶDSが大きくなるにつれてソース−ドレイン間電流ＩDSが大きくなる。更に、図中の飽和領域（ソース−ドレイン間電圧ＶDS≧ドレイン飽和閾電圧ＶTH）では、ゲート−ソース間電圧ＶGSが一定であると、ソース−ドレイン間電圧ＶDSが大きくなってもソース−ドレイン間電流ＩDSはほぼ一定となる。
【００５８】
また、図５において、ゲート−ソース間電圧ＶGS1〜ＶGSMAXは、０〔Ｖ〕＜ＶGS1＜ＶGS2＜ＶGS3＜ＶGS4＜ＶGSMAXの関係となっている。つまり、図５から明らかなように、ソース−ドレイン間電圧ＶDSが一定の場合、ゲート−ソース間電圧ＶGSが大きくなるにつれて、不飽和領域、飽和領域のいずれであってもドレイン−ソース間電流ＩDSが大きくなる。更に、ゲート−ソース間電圧ＶGSが大きくなるにつれて、ドレイン飽和閾電圧ＶTHが大きくなる。
【００５９】
以上のことから、不飽和領域では、ゲート−ソース間電圧ＶGSが一定のもとでソース−ドレイン間電圧ＶDSがわずかに変わるとソース−ドレイン間電流ＩDSが変わってしまうが、飽和領域では、ゲート−ソース間電圧ＶGSによってドレイン−ソース間電流ＩDSが一義的に定まる。
【００６０】
ここで、第三トランジスタ２３に最大のゲート−ソース間電圧ＶGSMAXが印加されている時のドレイン−ソース間電流ＩDSは、最大輝度で発光する有機ＥＬ素子Ｅi,jの画素電極５１と共通電極との間に流れる電流に設定されている。
また、非選択期間に第三トランジスタ２３のゲート−ソース間電圧ＶGSが最大電圧ＶGSMAXであっても、第三トランジスタ２３が選択期間ＴSE中に飽和領域を維持するように、下記に示す条件式を満たしている。
ＶLOW＝ＶHIGH−ＶE−ＶSS≧ＶTHMAX
ここで、ＶEは、発光寿命期間中に有機ＥＬ素子Ｅi,jを最高輝度で発光するのに要するアノード−カソード間の電圧である。ＶTHMAXは、ＶGSMAX時のトランジスタ２３のソース−ドレイン間の飽和閾電圧レベルである。以上の条件式を満たすように駆動電流用基準電圧ＶHIGHが設定されている。従って、第三トランジスタ２３と直列に接続された有機ＥＬ素子Ｅi,jの分圧により第三トランジスタ２３のソース−ドレイン間電圧ＶDSが低くなっても、ソース−ドレイン間電圧ＶDSが常に飽和状態の範囲内なので、第三トランジスタ２３に流れるソース−ドレイン間電流ＩDSはゲート−ソース間電圧ＶGSにより一義的に決まることになる。
【００６１】
図１、図３に示されるように、信号ドライバ３の電流端子ＣＴ1〜ＣＴnには、それぞれ切換部Ｓ1〜Ｓnを介して、それぞれ信号線Ｙ1〜Ｙnが接続されている。信号ドライバ３には、８ｂｉｔのデジタル階調映像信号が入力される。信号ドライバ３に取り込まれたデジタル階調映像信号は、信号ドライバ３内のＤ／Ａコンバータによってアナログ変換される。そして、信号ドライバ３は、アナログ変換された映像信号に従った大きさの階調指定電流ＩDATAをそれぞれ電流端子ＣＴ1〜ＣＴnに発生させるものである。信号ドライバ３は、図４に示すように、各行の選択期間ＴSEごとに電流端子ＣＴ1〜ＣＴnそれぞれの階調指定電流ＩDATAの大きさを映像信号に従った大きさに制御し、それぞれのリセット期間ＴRが終了してからその選択期間ＴSEが終了するまでの間では階調指定電流ＩDATAの大きさを一定となるように制御する。ここで、信号ドライバ３は、階調指定電流ＩDATAを信号線Ｙ1〜Ｙnからそれぞれの切換部Ｓ1〜Ｓnを介して、信号ドライバ３のそれぞれの電流端子ＣＴ1〜ＣＴnに向かって流す。
【００６２】
図１、図３に示されるように、切換部Ｓ1〜Ｓnはそれぞれ信号線Ｙ1〜Ｙnに接続されており、更に信号ドライバ３の電流端子ＣＴ1〜ＣＴnが切換部Ｓ1〜Ｓnにそれぞれ接続されている。更に、切換部Ｓ1〜Ｓnはリセット入力端子４１に接続されており、リセット電圧ＶRがリセット入力端子４１を介して切換部Ｓ1〜Ｓnに印加される。また、切換部Ｓ1〜Ｓnは切換信号入力端子４２が接続されており、切換信号φが切換信号入力端子４２を介して切換部Ｓ1〜Ｓnに入力される。また、切換部Ｓ1〜Ｓnは切換信号入力端子４３が接続されており、切換信号φを反転した切換信号ｉｎｖ．φが切換信号入力端子４３を介して切換部Ｓ1〜Ｓnに入力される。ここで、リセット電圧ＶRは一定であり、階調指定電流用基準電圧ＶLOWと同じレベル（電圧値）である。詳細には、リセット入力端子４１が接地されることでリセット電圧ＶRが０〔Ｖ〕に設定されている。
【００６３】
切換部Ｓj（切換部Ｓjは、ｊ列目の信号線Ｙjとｊ列目の電流端子ＣＴjに介在している。）は、信号ドライバ３による階調指定電流ＩDATAを信号線Ｙjに流す状態と、リセット電圧ＶRを信号線Ｙjに印加する状態とを切り換える。つまり、図４に示されるように、切換信号φがハイレベルであり且つ切換信号ｉｎｖ．φがローレベルである場合には、切換部Ｓjは電流端子ＣＴjの電流を遮断するとともにリセット電圧ＶRを信号線Ｙj及び第一トランジスタ２１のドレイン２１ｄ、キャパシタ２４の電極２４Ｂ、第三トランジスタ２３のソース２３ｓ、有機ＥＬ素子Ｅx,j（１≦ｘ≦ｍ）の画素電極５１に印加して、前の選択期間ＴSE中にこれらに蓄積された電荷を放出する。一方、切換信号φがローレベルであり且つ切換信号ｉｎｖ．φがハイレベルである場合には、切換部Ｓjは電流端子ＣＴjの電流を信号線Ｙjに流すとともに信号線Ｙjに対するリセット電圧ＶRの印加を遮断する。
【００６４】
ここで、切換信号φ及び切換信号ｉｎｖ．φの周期について説明する。図４に示されるように、切換信号φ及び切換信号ｉｎｖ．φの周期は、選択期間ＴSEと同じである。つまり、選択走査ドライバ５が選択走査線Ｘ1〜Ｘmのうちの何れかに対してオン電圧ＶONを印加し始める時（つまり、それぞれの行の選択期間ＴSEの開始時）に、切換信号φがハイレベルからローレベルになるとともに切換信号ｉｎｖ．φがローレベルからハイレベルになる。そして、選択走査ドライバ５が選択走査線Ｘ1〜Ｘmのうちの何れかに対してオン電圧ＶONを印加している時（つまり、それぞれの行の選択期間ＴSE中に）に、切換信号φがローレベルからハイレベルになるとともに切換信号ｉｎｖ．φがハイレベルからローレベルになる。ｉ行目の選択走査線Ｘiの選択期間ＴSE中に切換信号φがハイレベルであり且つ切換信号ｉｎｖ．φがローレベルである期間をｉ行目のリセット期間ＴRと称する。
【００６５】
切換部Ｓjの一例について説明する。切換部Ｓjは、Ｎチャネル型の電界効果トランジスタ３１，３２から構成される。トランジスタ３１のゲートが切換信号入力端子４３に接続され、切換信号ｉｎｖ．φがトランジスタ３１のゲートに入力される。また、トランジスタ３２のゲートが切換信号入力端子４２に接続され、切換信号φがトランジスタ３２のゲートに入力される。トランジスタ３１のドレインは信号線Ｙjに接続されており、トランジスタ３１のソースは電流端子ＣＴjに接続されている。トランジスタ３２のドレインは信号線Ｙjに接続されている。トランジスタ３２のソースはリセット入力端子４１に接続され、定電圧であるリセット電圧ＶRがトランジスタ３２のソースに印加されている。この構成では、切換信号φがハイレベルであり切換信号ｉｎｖ．φがローレベルである場合に、トランジスタ３２がオン状態になり、トランジスタ３１がオフ状態になる。一方、切換信号φがローレベルであり且つ切換信号ｉｎｖ．φがハイレベルの場合に、トランジスタ３１がオン状態になり、トランジスタ３２がオフ状態になる。トランジスタ３１及びトランジスタ３２は、画素回路Ｄ1,1〜Ｄm,nのトランジスタ２１〜２３と同じ工程によって製造されることが可能である。
【００６６】
次に、図６〜図８を用いて画素回路Ｄ1,1〜画素回路Ｄm,nの機能について説明する。ここで、図６〜図８では、電流の流れを矢印で示している。
【００６７】
図６は、ｉ行目の選択期間ＴSEのうちリセット期間ＴRにおける電圧の状態を示した回路図である。図６に示されるように、ｉ行目のリセット期間ＴRでは、選択走査線Ｘiにはオン電圧ＶONが選択走査ドライバ５によって印加されているとともに、電源走査線Ｚiには階調指定電流用基準電圧ＶLOWが電源走査ドライバ６によって印加されている。更に、ｉ行目のリセット期間ＴRでは、それぞれの信号線Ｙ1〜Ｙnにはリセット電圧ＶRが切換部Ｓ1〜Ｓnによって印加されている。従って、ｉ行目のリセット期間ＴRでは、画素回路Ｄi,1〜Ｄi,nそれぞれの第一トランジスタ２１がオン状態となっているので、それぞれの有機ＥＬ素子Ｅi,1〜Ｅi,nの画素電極５１、ｉ行目の第一トランジスタ２１のドレイン２１ｄ、ｉ行目のキャパシタ２４の電極２４Ｂ、ｉ行目の第三トランジスタ２３のソース２３ｓ及び信号線Ｙ1〜Ｙnの電圧が図４に示すように、リセット電圧ＶRで定常状態となって前の選択期間ＴSE中にこれらの寄生容量によって蓄積された電荷を放出するので、引き続き次の選択期間ＴSE中に迅速且つ正確に階調指定電流ＩDATAを書き込むことができる。また、画素回路Ｄi,1〜Ｄi,nそれぞれの第二トランジスタ２２及び第三トランジスタ２３がオン状態となっているが、電源走査線Ｚiに基準電圧ＶSS以下の階調指定電流用基準電圧ＶLOWが印加されているので、電源走査線Ｚiから第三トランジスタ２３に流れる階調指定電流ＩDATAは有機ＥＬ素子Ｅi,1〜Ｅi,nに流れない。
【００６８】
図７は、ｉ行目の選択期間ＴSEのうちリセット期間ＴR後における電流、電圧の状態を示した回路図である。図７に示されるように、ｉ行目の選択期間ＴSEのうちリセット期間ＴR後では、選択走査線Ｘiにはオン電圧ＶONが選択走査ドライバ５によって引き続き印加されているとともに、電源走査線Ｚiには階調指定電流用基準電圧ＶLOWが電源走査ドライバ６によって引き続き印加されている。更に、ｉ行目の選択期間ＴSEのうちリセット期間ＴR後では、各切換部Ｓ1〜Ｓnがそれぞれ信号線Ｙ1〜Ｙnからそれぞれ電流端子ＣＴ1〜ＣＴnに階調指定電流ＩDATAを流すように信号ドライバ３によって制御されている。ｉ行目の選択期間ＴSEでは、ｉ行目の各画素回路Ｄi,1〜Ｄi,nの第二トランジスタ２２がオン状態になっている。画素回路Ｄi,1〜Ｄi,nそれぞれの第二トランジスタ２２はオン状態となることにより、画素回路Ｄi,1〜Ｄi,nそれぞれの第三トランジスタ２３のゲート２３ｇにも電圧が印加され、画素回路Ｄi,1〜Ｄi,nそれぞれの第三トランジスタ２３がオン状態となる。更に、画素回路Ｄi,1〜Ｄi,nそれぞれの第一トランジスタ２１もオン状態となっているので、画素回路Ｄi,1〜Ｄi,nの何れにおいても第一トランジスタ２１が電源走査線Ｚiから第三トランジスタ２３のドレイン２３ｄ及びソース２３ｓを介してそれぞれの信号線Ｙ1〜Ｙnに階調指定電流ＩDATAを流す。このとき、信号線Ｙjの電位は図４に示すように階調指定電流ＩDATAが定常状態になるまで低下する。また、画素回路Ｄi,1〜Ｄi,nそれぞれの第三トランジスタ２３がオン状態となっているが、電源走査線Ｚiにローレベルの階調指定電流用基準電圧ＶLOWが印加されているので、電源走査線Ｚiから有機ＥＬ素子Ｅi,1〜Ｅi,nに電流は流れない。このため、それぞれの信号線Ｙ1〜Ｙnに流れる階調指定電流ＩDATAの大きさが第三トランジスタ２３のドレイン２３ｄ−ソース２３ｓ間電流ＩDSの大きさに等しくなる。また、第三トランジスタ２３のゲート２３ｇ−ソース２３ｓ間の電圧のレベルが、ドレイン２３ｄからソース２３ｓに流れる階調指定電流ＩDATAの大きさに従ったレベルになる。従って、第三トランジスタ２３は階調指定電流ＩDATAの大きさをゲート２３ｇ−ソース２３ｓ間の電圧のレベルに変換し、第三トランジスタ２３のゲート２３ｇ−ソース２３ｓ間の電圧のレベルに従った大きさの電荷がキャパシタ２４にチャージされる。なお、第三トランジスタ２３のゲート２３ｇとドレイン２３ｄとは、第二トランジスタ２２を介して接続されており、選択時の第二トランジスタ２２のオン抵抗は無視する程度なので第三トランジスタ２３のゲート２３ｇに印加された電圧とドレイン２３ｄに印加された電圧はほぼ等しいため、階調指定電流ＩDATAは図５に示す波線ＶTHの線上を変位する電流ＩDSとなる。つまり第三トランジスタ２３のゲート２３ｇとドレイン２３ｄが等電位の場合、不飽和領域と飽和領域との間の閾値電圧ＶTHとなるようなソース２３ｓ−ドレイン２３ｄ間電圧ＶDSとなる。
【００６９】
図８は、ｉ行目の非選択期間ＴNSEにおける電流、電圧の状態を示した回路図である。図８に示されるように、ｉ行目の非選択期間ＴNSEでは、選択走査線Ｘiにはオフ電圧ＶOFFが選択走査ドライバ５によって印加されているとともに、電源走査線Ｚiには駆動電流用基準電圧ＶHIGHが電源走査ドライバ６によって印加されている。
【００７０】
ｉ行目の非選択期間ＴNSEでは、画素回路Ｄi,1〜Ｄi,nそれぞれの第一トランジスタ２１がオフ状態となっているので、画素回路Ｄi,1〜Ｄi,nの何れにおいても第一トランジスタ２１がそれぞれの信号線Ｙ1〜Ｙnに流れている階調指定電流ＩDATAを遮断し、電源走査線Ｚiから第三トランジスタ２３を介してそれぞれの信号線Ｙ1〜Ｙnに電流が流れないようにする。更に、ｉ行目の画素回路Ｄi,1〜Ｄi,nそれぞれの第二トランジスタ２２がオフ状態となることにより第二トランジスタ２２がキャパシタ２４にチャージされた電荷を閉じ込める。これにより、第二トランジスタ２２は、第三トランジスタ２３のゲート２３ｇ−ソース２３ｓ間の変換された電圧のレベルを保持することで第三トランジスタ２３のソース−ドレイン間に流れる電流の電流値を記憶する。ここで、電源走査線Ｚiに、第三トランジスタ２３のソース−ドレイン間電圧ＶDSが飽和領域を維持するようなハイレベルの駆動電流用基準電圧ＶHIGHが印加されているとともに画素回路Ｄi,1〜Ｄi,nそれぞれの第三トランジスタ２３がオン状態となっているので、それぞれの第三トランジスタ２３が電源走査線Ｚiからそれぞれの有機ＥＬ素子Ｅi,1〜Ｅi,nに駆動電流を流し、駆動電流の電流値に応じた輝度で有機ＥＬ素子Ｅi,1〜Ｅi,nが発光する。このときの画素回路Ｄi,1〜Ｄi,nそれぞれの第三トランジスタ２３のゲート２３ｇ−ソース２３ｓ間に変換した電圧のレベルは、選択期間ＴSEの後半にそれぞれ信号線Ｙ1〜Ｙnに階調指定電流ＩDATAが流れたときの電圧のレベルと等しいようにキャパシタ２４によって保持されている。
ここで、非選択期間ＴNSE中の有機ＥＬ素子Ｅi,1〜Ｅi,nの分圧ＶELは、図５に示すように、駆動電流用基準電圧ＶHIGHから、階調指定電流ＩDATAと等しい電流値の駆動電流（図５中のＩDSに相当。）が流れるときの一点鎖線のＥＬ負荷線上のＶDSを差し引いたものである。このように、有機ＥＬ素子Ｅi,1〜Ｅi,nの分圧ＶELは高輝度階調になるほど高くなる傾向を持つ。そして、非選択期間ＴNSE時において、駆動電流用基準電圧ＶHIGHは、有機ＥＬ素子Ｅi,1〜Ｅi,nの最低輝度階調の場合の第三トランジスタのドレイン２３ｄ−ソース２３ｓ間のオン抵抗ＶDSにそのときの分圧ＶELを加えた電圧より高く、且つ有機ＥＬ素子Ｅi,1〜Ｅi,nの最高輝度階調の場合の第三トランジスタのドレイン２３ｄ−ソース２３ｓ間のオン抵抗ＶDSにそのときの分圧ＶELを加えた電圧より高いように設定されている。また非選択期間ＴNSE中の第三トランジスタ２３のソース２３ｓの電位は、選択期間ＴSE中に保持されたゲート２３ｇ−ソース２３ｓ間の電圧ＶGSが高いほど高くなるが、これにともなってキャパシタ２４はソース２３ｓに接続された電極２４Ｂ側の電荷が変位してしまうが、電極２４Ａ側の電荷を等しく変位させてゲート２３ｇ−ソース２３ｓ間の電圧ＶGSを常に一定にしている。
したがって、図５に示すように、非選択期間ＴNSE中の第三トランジスタ２３のドレイン２３ｄ−ソース２３ｓ間は常に飽和領域電位になり、選択期間ＴSEに保持されたゲート２３ｇ−ソース２３ｓ間の電荷によって、非選択期間ＴNSE中に有機ＥＬ素子Ｅi,1〜Ｅi,nに流れる駆動電流の大きさは階調指定電流ＩDATAの大きさに等しい。また図４に示すように、高輝度階調になるほど非選択期間ＴNSE中の有機ＥＬ素子Ｅi,1〜Ｅi,nの画素電極５１での電位は高くなり、画素電極５１とカソードである共通電極との電位差は大きくなり、有機ＥＬ素子Ｅi,1〜Ｅi,nに流れるの発光輝度が大きくなる。
以上のように有機ＥＬ素子Ｅi,1〜Ｅi,nの発光輝度（単位はnit.）は選択期間ＴSEにそれぞれの画素回路Ｄi,1〜Ｄi,nに流れる階調指定電流ＩDATAの大きさによって一義的に決まる。
【００７１】
次に、信号ドライバ３、選択走査ドライバ５、電源走査ドライバ６及び切換部Ｓ1〜Ｓnで有機エレクトロルミネッセンス表示パネル２を駆動する方法及び有機エレクトロルミネッセンスディスプレイ１の表示動作について説明する。
【００７２】
図４に示されるように、選択走査ドライバ５が、１行目の選択走査線Ｘ1からｍ行目の選択走査線Ｘmの順（但し、ｍ行目の選択走査線Ｘmの次は１行目の選択走査線Ｘ1）にオン電圧ＶONを印加して選択していく。選択走査ドライバ５が選択するのに同期して、電源走査ドライバ６が１行目の電源走査線Ｚ1からｍ行目の電源走査線Ｚmの順（但し、ｍ行目の電源走査線Ｚmの次は１行目の電源走査線Ｚ1）に階調指定電流用基準電圧ＶLOWを印加して選択していく。それぞれの行の選択期間ＴSEにおいては、信号ドライバ３が、映像信号に従った大きさの階調指定電流ＩDATAを電流端子ＣＴ1〜ＣＴnに発生させるように制御する。
【００７３】
また、それぞれの行の選択期間ＴSEの開始時（前の行の選択期間ＴSEの終了時）に、切換信号φがローレベルからハイレベルになるとともに切換信号ｉｎｖ．φがハイレベルからローレベルになり、信号線Ｙ1〜Ｙnに蓄積された電荷及び第一トランジスタ２１を介して画素電極５１に蓄積された電荷を放出するようなリセット電圧ＶRが印加される。それぞれの行の選択期間ＴSE中（それぞれの行のリセット期間ＴRの終了時）に、切換信号φがハイレベルからローレベルになるとともに切換信号ｉｎｖ．φがローレベルからハイレベルになる。これにより、選択期間ＴSEの前半であるリセット期間ＴRでは、切換部Ｓ1〜Ｓnがそれぞれの電流端子ＣＴ1〜ＣＴnとそれぞれの信号線Ｙ1〜Ｙnとの間の階調指定電流ＩDATAの流れを許容するとともにそれぞれの信号線Ｙ1〜Ｙnに対するリセット電圧ＶRの印加を遮断し、選択期間ＴSEのうちリセット期間ＴRの後では、切換部Ｓ1〜Ｓnがそれぞれの電流端子ＣＴ1〜ＣＴnとそれぞれの信号線Ｙ1〜Ｙnとの間の電流の流れを遮断するとともにそれぞれの信号線Ｙ1〜Ｙnに対するリセット電圧ＶRの印加を許容する。
なお、階調指定電流ＩDATAは輝度階調が低いほど小さい電流値になり、このときの信号線Ｙ1〜Ｙn及び画素電極５１の電位は階調指定電流用基準電圧ＶLOW、つまりリセット電圧ＶRに近似する。また前回の選択期間ＴSE時に大きい電流値の階調指定電流ＩDATAが流れていると、信号線Ｙ1〜Ｙn及び第一トランジスタ２１を介して画素電極５１の電位がリセット電圧ＶRより十分低い電位になってしまう。このため切換部Ｓ1〜Ｓnを設けないで信号線Ｙ1〜Ｙn及び画素電極５１にリセット電圧を印加しない場合、引き続き低い輝度階調の低い電流値の階調指定電流ＩDATAを流そうとすると、前回の選択期間ＴSE時の大きい電流値の階調指定電流ＩDATAに応じて蓄積された信号線Ｙ1〜Ｙnの電荷及び画素電極５１の電荷のため、第三トランジスタ２３のドレイン２３ｄ−ソース２３ｓ間を流れる電流の電流値が階調指定電流ＩDATAになるまでに時間がかかってしまい、選択期間ＴSE中に第三トランジスタ２３のゲート２３ｇ−ソース２３ｓ間に要求する電位が十分チャージできなくなってしまい、非選択期間ＴNSEの駆動電流が階調指定電流ＩDATAと異なり正確な階調表示ができなくなる。しかし、リセット期間ＴRにリセット電圧ＶRを印加する切換部Ｓ1〜Ｓnを設けたので、信号線Ｙ1〜Ｙnに蓄積された電荷及び第一トランジスタ２１を介して画素電極５１に蓄積された電荷を速やかに放出し、迅速に第三トランジスタ２３のゲート２３ｇ−ソース２３ｓ間の電位を低い輝度階調の低い電流値の階調指定電流ＩDATAが流れるような電圧にすることができ、高速表示が可能となり特に動画特性に優れた映像を表示できる。
【００７４】
ここで、図９は、上から順に、選択走査線Ｘiの電位、電源走査線Ｚiの電位、切換信号ｉｎｖ．φ、切換信号φ、信号線Ｙjの階調指定電流ＩDATAの大きさ、画素回路Ｄi,jの第三トランジスタ２３に流れる電流の大きさ、有機ＥＬ素子Ｅi,jの画素電極５１の電位、有機ＥＬ素子Ｅi,jに流れる電流の大きさを示したタイミングチャートである。図９において、横軸は共通の時間を表す。
【００７５】
図６、図９に示されるように、選択走査ドライバ５がオン電圧ＶONをｉ行目の選択走査線Ｘiに印加している時（つまり、ｉ行目の選択期間ＴSE）では、他の選択走査線Ｘ1〜Ｘm（但し、Ｘiを除く。）にはオフ電圧ＶOFFが印加されている。従って、ｉ行目の選択期間ＴSEでは、ｉ行目の各画素回路Ｄi,1〜Ｄi,nの第一トランジスタ２１及び第二トランジスタ２２がオン状態であり、他の行の画素回路Ｄ1,1〜Ｄm,n（但し、Ｄi,1〜Ｄi,nを除く。）の第一トランジスタ２１及び第二トランジスタ２２がオフ状態である。
【００７６】
このようにｉ行目の選択期間ＴSEでは階調指定電流用基準電圧ＶLOWが電源走査線Ｚiに印加されており、ｉ行目の画素回路Ｄi,1〜Ｄi,nそれぞれの第二トランジスタ２２がオン状態であるので、ｉ行目の画素回路Ｄi,1〜Ｄi,nそれぞれの第三トランジスタ２３のゲート２３ｇにも電圧が印加され、第三トランジスタ２３がオン状態となる。
【００７７】
ｉ行目の選択期間ＴSEのうち前半のリセット期間ＴRでは、切換部Ｓ1〜Ｓnそれぞれのトランジスタ３２がオン状態となることによって、電源走査線Ｚiからそれぞれの画素回路Ｄi,1〜Ｄi,nの第三トランジスタ２３及び第一トランジスタ２１並びにそれぞれの信号線Ｙ1〜Ｙnを介して、リセット入力端子４１までの間が電気的に導通する。この時、電源走査線Ｚiからそれぞれの画素回路Ｄi,1〜Ｄi,nの第三トランジスタ２３及び第一トランジスタ２１並びにそれぞれの信号線Ｙ1〜Ｙnを介して、リセット入力端子４１までの間の電圧が、基準電圧ＶSS以下のリセット電圧ＶR（リセット電圧ＶR＝階調指定電流用基準電圧ＶLOW）となるので、それぞれの有機ＥＬ素子Ｅi,1〜Ｅi,nの画素電極５１の電圧もリセット電圧ＶRとなる。更には、リセット電圧ＶRが信号線Ｙ1〜Ｙnに印加されることによって、信号線Ｙ1〜Ｙnの寄生容量にチャージされた電荷並びに画素電極５１を含む画素回路Ｄi,1〜Ｄi,nの寄生容量にチャージされた電荷が除去され、これらの電位がリセット電圧ＶRとなる。そのため、ｉ行目のリセット期間ＴRの開始後すぐに、有機ＥＬ素子Ｅi,1〜Ｅi,nが消灯する。
【００７８】
図７、図９に示されるように、リセット期間ＴRに引き続き選択期間ＴSEの後半でも、オン電圧ＶONがｉ行目の選択走査線Ｘiに印加されているとともに、階調指定電流用基準電圧ＶLOWがｉ行目の電源走査線Ｚiに印加されている。そのため、ｉ行目の画素回路Ｄi,1〜Ｄi,nそれぞれの第一トランジスタ２１、第二トランジスタ２２及び第三トランジスタ２３がオン状態である。選択期間ＴSEのうちリセット期間ＴRの後では、切換部Ｓ1〜Ｓnそれぞれのトランジスタ３１がオン状態となることによって切換部Ｓ1〜Ｓnがそれぞれの電流端子ＣＴ1〜ＣＴnとそれぞれの信号線Ｙ1〜Ｙnとの間の電流の流れを許容するので、電流端子ＣＴ1〜ＣＴnはｉ行目の電源走査線Ｚiに電気的に導通する。この時、信号ドライバ３は、電源走査線Ｚiからそれぞれの画素回路Ｄi,1〜Ｄi,nの第三トランジスタ２３及び第一トランジスタ２１、それぞれの信号線Ｙ1〜Ｙn、それぞれの切換部Ｓ1〜Ｓnを介して、それぞれの電流端子ＣＴ1〜ＣＴnに向かった階調指定電流ＩDATAを流す。そして、ｉ行目の選択期間ＴSEが終了するまでの間、信号ドライバ３はそれぞれの信号線Ｙ1〜Ｙnに流す階調指定電流ＩDATAの大きさを映像信号に従った大きさで一定となるように制御する。
【００７９】
ｉ行目の選択期間ＴSEの後半では、階調指定電流ＩDATAが電源走査線Ｚi→画素回路Ｄi,1〜Ｄi,nそれぞれの第三トランジスタ２３のドレイン２３ｄ−ソース２３ｓ間→画素回路Ｄi,1〜Ｄi,nそれぞれの第一トランジスタ２１のドレイン２１ｄ−ソース２１ｓ間→それぞれの信号線Ｙ1〜Ｙn→それぞれの切換部Ｓ1〜Ｓnのトランジスタ３１→信号ドライバ３のそれぞれの電流端子ＣＴ1〜ＣＴnに向かって流れることによって、ｉ行目の選択期間ＴSE中に、電源走査線Ｚiからそれぞれの画素回路Ｄi,1〜Ｄi,nの第三トランジスタ２３及び第一トランジスタ２１並びにそれぞれの信号線Ｙ1〜Ｙnを介してそれぞれの電流端子ＣＴ1〜ＣＴnまでの間の電圧が定常状態になる。
【００８０】
つまり、ｉ行目の電源走査線Ｚiからそれぞれの電流端子ＣＴ1〜ＣＴnまでの電圧が定常状態になることによって、第三トランジスタ２３に流れる階調指定電流ＩDATAの大きさに従ったレベルの電圧が第三トランジスタ２３のゲート２３ｇ−ソース２３ｓ間に印加され、第三トランジスタ２３のゲート２３ｇ−ソース２３ｓ間の電圧のレベルに従った大きさの電荷がキャパシタ２４にチャージされる。これにより、ｉ行目の画素回路Ｄi,1〜Ｄi,nそれぞれの第三トランジスタ２３に流れる階調指定電流ＩDATAの大きさが、第三トランジスタ２３のゲート２３ｇ−ソース２３ｓ間の電圧のレベルに変換される。
【００８１】
上述したようにｉ行目のリセット期間ＴRにおいては、リセット電圧ＶRが信号線Ｙ1〜Ｙnに印加されたので、電源走査線Ｚiからそれぞれの画素回路Ｄi,1〜Ｄi,nの第三トランジスタ２３及び第一トランジスタ２１並びにそれぞれの信号線Ｙ1〜Ｙnを介して、リセット入力端子４１までの間の配線の電位を定常にすることできる。従って、ｉ行目のリセット期間ＴRの後において、微弱な階調指定電流ＩDATAが信号線Ｙ1〜Ｙnに流れる場合であっても、画素回路Ｄi,1〜Ｄi,nそれぞれのキャパシタ２４に階調指定電流ＩDATAに応じた電荷を迅速にチャージすることができる。
【００８２】
以上のように、ｉ行目の画素回路Ｄi,1〜Ｄi,nそれぞれの第三トランジスタ２３のドレイン２３ｄ−ソース２３ｓ間に流れる電流の大きさ及びソース２３ｓ−ゲート２３ｇ間の電圧のレベルも前回のフレーム期間ＴSCから上書きされるので、ｉ行目の選択期間ＴSE中において、ｉ行目の画素回路Ｄi,1〜Ｄi,nのキャパシタ２４にチャージされる電荷の大きさが前回のフレーム期間ＴSCから上書きされる。
【００８３】
ここで、画素回路Ｄi,1〜Ｄi,nそれぞれの第三トランジスタ２３から第一トランジスタ２１を介してそれぞれの信号線Ｙ1〜Ｙnまでの間の任意の点での電位は、経時変化するトランジスタ２１，２２，２３の内部抵抗等に因って変化してしまう。しかしながら、本実施形態では、信号ドライバ３が選択期間ＴSE中に画素回路Ｄi,1〜Ｄi,nそれぞれの第三トランジスタ２３から第一トランジスタ２１を介してそれぞれの信号線Ｙ1〜Ｙnへと流れる階調指定電流ＩDATAを強制的に流しているため、トランジスタ２１，２２，２３の内部抵抗が経時変化しても、階調指定電流ＩDATAの大きさが所望通りとなる。
【００８４】
また、ｉ行目の選択期間ＴSEでは、ｉ行目の有機ＥＬ素子Ｅi,1〜Ｅi,nの共通電極が基準電圧ＶSSであり、電源走査線Ｚiが基準電圧ＶSSと同じ又は基準電圧ＶSSよりもローレベルの階調指定電流用基準電圧ＶLOWであるため、ｉ行目の有機ＥＬ素子Ｅi,1〜Ｅi,nには逆バイアス電圧が印加されるから、ｉ行目の有機ＥＬ素子Ｅi,1〜Ｅi,nには電流が流れず、有機ＥＬ素子Ｅi,1〜Ｅi,nは発光しない。
【００８５】
続いて、図８、図９に示されるように、ｉ行目の選択期間ＴSEの終了時刻（ｉ行目の非選択期間ＴNSEの開始時刻）では、選択走査ドライバ５から選択走査線Ｘiに出力される信号がハイレベルのオン電圧ＶONからローレベルのオフ電圧ＶOFFになり、ｉ行目の画素回路Ｄi,1〜Ｄi,nそれぞれの第一トランジスタ２１のゲート２１ｇ及び第二トランジスタ２２のゲート２２ｇに対してオフ電圧ＶOFFが選択走査ドライバ５によって印加される。
【００８６】
このため、ｉ行目の非選択期間ＴNSEでは、ｉ行目の画素回路Ｄi,1〜Ｄi,nそれぞれの第一トランジスタ２１がオフ状態になり、オフ状態の第一トランジスタ２１によって電流が電源走査線Ｚiからそれぞれの信号線Ｙ1〜Ｙnへ流れないようになる。更に、ｉ行目の非選択期間ＴNSEでは、ｉ行目の各画素回路Ｄi,1〜Ｄi,nの第二トランジスタ２２がオフ状態になると、直前のｉ行目の選択期間ＴSEにおいてキャパシタ２４にチャージされた電荷が第二トランジスタ２２によって閉じ込められている。これにより、ｉ行目の画素回路Ｄi,1〜Ｄi,nの何れにおいても、第三トランジスタ２３は、非選択期間ＴNSE中オン状態を維持し続ける。つまり、ｉ行目の画素回路Ｄi,1〜Ｄi,nの何れにおいても、非選択期間ＴNSEにおける第三トランジスタ２３のゲート２３ｇ−ソース２３ｓ間の電圧ＶGSの大きさがその直前の選択期間ＴSEにおける第三トランジスタ２３のゲート２３ｇ−ソース２３ｓ間の電圧ＶGSの大きさと等しくなるように、つまり第二トランジスタ２２によって電極２４Ａ側の電荷が保持されたキャパシタ２４が第三トランジスタ２３のゲート２３ｇ−ソース２３ｓ間の電圧ＶGSを保持する。
【００８７】
また、ｉ行目の非選択期間ＴNSEでは、電源走査ドライバ６がｉ行目の電源走査線Ｚiに駆動電流用基準電圧ＶHIGHを印加している。ここで、非選択期間ＴNSEでは、ｉ行目の有機ＥＬ素子Ｅi,1〜Ｅi,nの共通電極が基準電圧ＶSSである上、ｉ行目の電源走査線Ｚiが基準電圧ＶSSより高い駆動電流用基準電圧ＶHIGHであり、ｉ行目の画素回路Ｄi,1〜Ｄi,nそれぞれの第三トランジスタ２３がオン状態であるため、有機ＥＬ素子Ｅi,1〜Ｅi,nには順バイアス電圧が印加される。従って、画素回路Ｄi,1〜Ｄi,nの何れにおいても、電源走査線Ｚiからそれぞれの第三トランジスタ２３を通じてそれぞれの有機ＥＬ素子Ｅi,1〜Ｅi,nへ駆動電流が流れ、それぞれの有機ＥＬ素子Ｅi,1〜Ｅi,nが発光する。
【００８８】
つまり、ｉ行目の非選択期間ＴNSE中の画素回路Ｄi,jは、信号線Ｙjと第三トランジスタ２３との間を第一トランジスタ２１により電気的に遮断し、キャパシタ２４の電荷を第二トランジスタ２２により閉じ込めることによって選択期間ＴSEにおいて変換された第三トランジスタ２３のゲート２３ｇ−ソース２３ｓ間の電圧のレベルを保持し、保持されたゲート２３ｇ−ソース２３ｓ間の電圧のレベルに応じた大きさの駆動電流を第三トランジスタ２３により有機ＥＬ素子Ｅi,jに流す。
【００８９】
ここで、ｉ行目の選択期間ＴSE中にそれぞれの有機ＥＬ素子Ｅi,1〜Ｅi,nに流れる駆動電流の大きさは、それぞれの画素回路Ｄi,1〜Ｄi,nの第三トランジスタ２３に流れる電流の大きさと同じであり、従って、選択期間ＴSEにおいてそれぞれの画素回路Ｄi,1〜Ｄi,nの第三トランジスタ２３に流れる階調指定電流ＩDATAの大きさと同じである。上述したように、選択期間ＴSEでは、それぞれの画素回路Ｄi,1〜Ｄi,nの第三トランジスタ２３に流れる階調指定電流ＩDATAの大きさは所望通りとなるから、所望通りの大きさの駆動電流をそれぞれの有機ＥＬ素子Ｅi,1〜Ｅi,nに流すことができ、それぞれの有機ＥＬ素子Ｅi,1〜Ｅi,nを所望の階調輝度で発光させることができる。
【００９０】
ｉ行目の選択期間ＴSEが終了した後の（ｉ＋１）行目のリセット期間ＴRでは、ｉ行目のリセット期間ＴRと同様に切換部Ｓ1〜Ｓnそれぞれのトランジスタ３１がオフ状態になり、切換部Ｓ1〜Ｓnそれぞれのトランジスタ３２がオン状態になる。従って、（ｉ＋１）行目のリセット期間ＴRでは、何れの信号線Ｙ1〜Ｙnにも階調指定電流ＩDATAが流れないが、リセット電圧ＶRが全ての信号線Ｙ1〜Ｙn、（ｉ＋１）行目の画素電極５１、（ｉ＋１）行目のキャパシタ２４の電極２４Ｂ及び（ｉ＋１）行目の第三トランジスタ２３のソース２３ｓに印加される。そして、（ｉ＋１）行目の選択期間ＴSEのうちリセット期間ＴRの後では、ｉ行目の場合と同様に、（ｉ＋１）行目の選択走査線Ｘi+1が選択走査ドライバ５によって選択されることによって、電源走査線Ｚiからそれぞれの画素回路Ｄi,1〜Ｄi,nの第三トランジスタ２３及び第一トランジスタ２１、それぞれの信号線Ｙ1〜Ｙn、それぞれの切換部Ｓ1〜Ｓnを介して、それぞれの電流端子ＣＴ1〜ＣＴnに向かって階調指定電流ＩDATAが流れる。
【００９１】
以上のように、リセット期間ＴRでは、リセット電圧ＶRが信号線Ｙ1〜Ｙnや画素電極５１等に強制的に印加されるので、信号線Ｙ1〜Ｙn等の寄生容量のチャージ量は、小さい電流が流れる時に定常化されるときのチャージ量に近づける。そのため、（ｉ＋１）行目のリセット期間ＴRの後において信号線Ｙ1〜Ｙnに流れる電流が微小であっても速やかに定常状態にすることができる。
【００９２】
以上のように本実施形態では、非選択期間ＴNSEにおいて有機ＥＬ素子Ｅ1,1〜Ｅm,nに流れる駆動電流の大きさは、それぞれの選択期間ＴSEのうちリセット期間ＴR後において階調指定電流ＩDATAの大きさで表されている。従って、例えば、画素回路Ｄ1,1〜Ｄm,nの間で第三トランジスタ２３の特性にバラツキがあったとしても、画素回路Ｄ1,1〜Ｄm,nの間で階調指定電流ＩDATAの大きさが同じであれば、有機ＥＬ素子Ｅ1,1〜Ｅm,nの間で輝度にバラツキが生じない。つまり、本実施形態では、同じレベルの輝度階調信号が画素に出力されても画素の間で輝度が異なってしまうという面内バラツキを抑えることができる。従って、本実施形態の有機エレクトロルミネッセンスディスプレイ１は、高品質な映像表示を行える。
【００９３】
階調指定電流ＩDATAは、発光するそれぞれの有機ＥＬ素子Ｅ1,1〜Ｅm,nの輝度に合わせてそれぞれの有機ＥＬ素子Ｅ1,1〜Ｅm,nに流れる電流の大きさと等しいために極めて微弱である。ここで信号線Ｙ1〜Ｙnの配線容量のために、信号線Ｙ1〜Ｙnに流れる階調指定電流ＩDATAに遅延が生じてしまい、選択期間ＴSEが短い場合には第三トランジスタ２３のゲート−ソース間に階調指定電流ＩDATAに応じた電荷をチャージアップできないといった問題を生じていた。しかしながら本実施形態では、それぞれの行のリセット期間ＴR中に信号線Ｙ1〜Ｙnに強制的にリセット電圧ＶRを印加したので、特に階調指定電流ＩDATAが微弱であっても、選択期間ＴSEが短くても選択期間ＴSE内に第三トランジスタ２３のゲート−ソース間に階調指定電流ＩDATAに応じた電荷をチャージアップすることができる。
【００９４】
また、本実施形態では、選択期間ＴSE中にデータ側駆動回路７によってリセット電圧ＶRが信号線Ｙ1〜Ｙnに印加されている。そのため、第一トランジスタ２１が、画素回路Ｄ1,1〜Ｄm,nにリセット電圧ＶRを取り込むスイッチング素子の機能と、画素回路Ｄ1,1〜Ｄm,nに階調指定電流ＩDATAを取り込むためのスイッチング素子の機能と、を兼ねている。従って、従来（特許文献１）のように画素回路にブランキング信号を取り込むスイッチＴＦＴを第一トランジスタ２１とは別に画素回路Ｄ1,1〜Ｄm,nに設ける必要がない。ゆえに、画素回路Ｄ1,1〜Ｄm,nに必要なトランジスタの数が増えず、有機ＥＬ素子Ｅ1,1〜Ｅm,nを画素回路Ｄ1,1〜Ｄm,nと同一面に作り込む場合、画素Ｐ1,1〜Ｐm,nの開口率の低下を防止することができる。
【００９５】
〔第２の実施の形態〕
図１０は、本発明の有機エレクトロルミネッセンスディスプレイを適用した第２の実施形態における有機エレクトロルミネッセンスディスプレイ１０１を示した図面である。図１０に示すように、有機エレクトロルミネッセンスディスプレイ１０１において、第１の実施形態の有機エレクトロルミネッセンスディスプレイ１のいずれかの部分と同一の部分に対しては同一の符号を付し、同一の部分についての説明は省略する。
【００９６】
この有機エレクトロルミネッセンスディスプレイ１０１も、図１の有機エレクトロルミネッセンスディスプレイ１と同様に、有機エレクトロルミネッセンス表示パネル２と、走査側駆動回路９と、データ側駆動回路１０７と、を備える。ここで、有機エレクトロルミネッセンス表示パネル２及び走査側駆動回路９は、第１の実施形態における有機エレクトロルミネッセンス表示パネル２及び走査側駆動回路９とそれぞれ同じである。但し、データ側駆動回路１０７は、第１の実施形態におけるデータ側駆動回路７と異なる。
【００９７】
このデータ側駆動回路１０７は、ｎ個の電流端子ＤＴ1〜ＤＴnを有するとともに電流端子ＤＴ1〜ＤＴnそれぞれに引抜電流ＩL1を流す電流制御ドライバ１０３と、電流端子ＤＴ1〜ＤＴnに流れる引抜電流ＩL1を階調指定電流ＩDATAに変換する第１カレントミラー回路Ｍ11〜Ｍn1及び第２カレントミラー回路Ｍ12〜Ｍn2と、信号線Ｙ1〜Ｙnと第１カレントミラー回路Ｍ11〜Ｍn1及び第２カレントミラー回路Ｍ12〜Ｍn2との間に介在した切換部Ｔ1〜Ｔnと、を備える。
【００９８】
電流制御ドライバ１０３には、８ｂｉｔのデジタル階調映像信号が入力される。電流制御ドライバ１０３に取り込まれたデジタル階調映像信号は、電流制御ドライバ１０３内のＤ／Ａコンバータによってアナログ変換される。そして、電流制御ドライバ１０３は、アナログ変換された映像信号に従った大きさの引抜電流ＩL1を電流端子ＤＴ1〜ＤＴnそれぞれに発生させるものである。電流制御ドライバ１０３は、行毎に設けられた第１カレントミラー回路Ｍ11〜Ｍn1からそれぞれの電流端子ＤＴ1〜ＤＴnに向かって引抜電流ＩL1を流し、この引抜電流ＩL1にしたがって、各行の第三トランジスタ２３から信号線Ｙ1〜Ｙnを介して第２カレントミラー回路Ｍ12〜Ｍn2に向かって階調指定電流ＩDATAを流す。
【００９９】
電流制御ドライバ１０３の動作タイミングは、第１の実施形態における信号ドライバ３の動作タイミングと同じである。つまり、電流制御ドライバ１０３は、各行の選択期間ＴSEごとに電流端子ＤＴ1〜ＤＴnそれぞれの引抜電流ＩL1の大きさを映像信号に従った大きさに制御し、それぞれのリセット期間ＴRが終了してからその選択期間ＴSEが終了するまでの間では引抜電流ＩL1の大きさを定常化するように制御する。ここで、電流制御ドライバ１０３によって流れる引抜電流ＩL1は、第１の実施形態における信号ドライバ３階調指定電流ＩDATAよりも大きく、電流制御ドライバ１０３によって流れる引抜電流ＩL1と第１の実施形態における信号ドライバ３が流す階調指定電流ＩDATAとの関係は比例関係にある。
【０１００】
第１カレントミラー回路Ｍ11〜Ｍn1及び第２カレントミラー回路Ｍ12〜Ｍn2は、電流端子ＤＴ1〜ＤＴnに流れる引抜電流ＩL1を所定の変換率で階調指定電流ＩDATAに変換するものである。第１カレントミラー回路Ｍ11〜Ｍn1は、二つのＰチャネル型ＭＯＳ型のトランジスタ６１，６２から構成されている。トランジスタ６１，６２は、画素回路Ｄ1,1〜Ｄm,nのトランジスタ２１〜２３と同じ工程によって製造されることが可能である。第２カレントミラー回路Ｍ12〜Ｍn2は、二つのＮチャネル型ＭＯＳ型のトランジスタ６３，６４から構成されている。トランジスタ６３，６４は、部分的に画素回路Ｄ1,1〜Ｄm,nのトランジスタ２１〜２３と同じ工程によって製造されることが可能である。
【０１０１】
各第１カレントミラー回路Ｍ11〜Ｍn1において、トランジスタ６１のゲート、ドレイン及びトランジスタ６２のゲートが互いにそれぞれの電流端子ＤＴ1〜ＤＴnと接続されている。そしてトランジスタ６１のソース及びトランジスタ６２のソースは、接地電位であるリセット電圧ＶRが出力されているリセット入力端子４１に接続されている。
各第２カレントミラー回路Ｍ12〜Ｍn2において、トランジスタ６３のゲート、ドレインス及びトランジスタ６４のゲートが互いに接続されるとともにトランジスタ６２のドレインに接続されている。そしてトランジスタ６３のソース及びトランジスタ６４のソースは、負電圧ＶCCが印加されている定電圧入力端子４５に接続され、トランジスタ６４のドレインが後述する切換部Ｔ1〜Ｔnのトランジスタ３２のソースと接続されている。また、第１カレントミラー回路Ｍ11〜Ｍn1では、トランジスタ６１のチャネル抵抗は、トランジスタ６２のチャネル抵抗より小さい。第２カレントミラー回路Ｍ12〜Ｍn2では、トランジスタ６３のチャネル抵抗は、トランジスタ６４のチャネル抵抗より小さい。
切換部Ｔ1〜Ｔnは、それぞれ２つのＮチャネル型ＭＯＳトランジスタ３３、３４を有している。トランジスタ３３及びトランジスタ３４は、画素回路Ｄ1,1〜Ｄm,nのトランジスタ２１〜２３と同じ工程によって製造されることが可能である。ここで切換部Ｔjの一例について説明する。切換部Ｔjのトランジスタ３４のゲートが切換信号入力端子４３に接続され、切換信号ｉｎｖ．φがトランジスタ３４のゲートに入力される。また、トランジスタ３３のゲートが切換信号入力端子４２に接続され、切換信号φがトランジスタ３３のゲートに入力される。トランジスタ３４のドレイン及びトランジスタ３３のドレインは信号線Ｙjに接続されており、トランジスタ３３のソースは第１カレントミラー回路Ｍi1のトランジスタ６１のソースとともにリセット入力端子４１に接続されており、トランジスタ３４のソースは第２カレントミラー回路Ｍi2のトランジスタ６４のドレインに接続されている。
この構成では、切換信号φがハイレベルであり切換信号ｉｎｖ．φがローレベルである場合に、トランジスタ３３がオン状態になり、トランジスタ３４がオフ状態になる。一方、切換信号φがローレベルであり且つ切換信号ｉｎｖ．φがハイレベルの場合に、トランジスタ３４がオン状態になり、トランジスタ３３がオフ状態になる。ここで、切換信号φ及び切換信号ｉｎｖ．φは、第１実施形態の図４と同様の波形となる。したがって、各切換部Ｔ1〜Ｔnは、第１カレントミラー回路Ｍ11〜Ｍn1及び第２カレントミラー回路Ｍ12〜Ｍn2のそれぞれによって引抜電流ＩL1の大きさが変調された階調指定電流ＩDATAをそれぞれの第三トランジスタ２３及び信号線Ｙ1〜Ｙnに流す状態と、リセット電圧ＶRをそれぞれの信号線Ｙ1〜Ｙnに印加する状態とを切り換える。
【０１０２】
電流制御ドライバ１０３が電流端子ＤＴjに引抜電流ＩL1を流すと、第１カレントミラー回路Ｍj1において、トランジスタ６２のドレイン−ソース間を流れる電流は、トランジスタ６１のチャネル抵抗に対するトランジスタ６２のチャネル抵抗の比率にトランジスタ６１のドレイン−ソース間の引抜電流ＩL1の大きさを乗じた値となる。そして、第２カレントミラー回路Ｍj2において、トランジスタ６４のドレイン−ソース間を流れる電流は、トランジスタ６３のチャネル抵抗に対するトランジスタ６４のチャネル抵抗の比率にトランジスタ６３のドレイン−ソース間の電流の大きさを乗じた値となる。ここでトランジスタ６３のドレイン−ソース間の電流の大きさは、トランジスタ６２のドレイン−ソース間を流れる電流に一致する。したがって、階調指定電流ＩDATAは、トランジスタ６３のチャネル抵抗に対するトランジスタ６４のチャネル抵抗の比率に、トランジスタ６１のチャネル抵抗に対するトランジスタ６２のチャネル抵抗の比率にトランジスタ６１のドレイン−ソース間の引抜電流ＩL1の大きさを乗じた値を、乗じた値になる。
【０１０３】
以上のようにして、第１カレントミラー回路Ｍ11〜Ｍn1及び第２カレントミラー回路Ｍ12〜Ｍn2は電流端子ＤＴ1〜ＤＴnに流れる引抜電流ＩL1を階調指定電流ＩDATAに変換する。そして、第２カレントミラー回路Ｍ12〜Ｍn2の出力側につまりトランジスタ６４のドレインに階調指定電流ＩDATAが流れるので、第２カレントミラー回路Ｍ12〜Ｍn2のトランジスタ６４のドレインが、第１の実施形態における信号ドライバ３の電流端子ＣＴjに相当する。つまり、第１カレントミラー回路Ｍ11〜Ｍn1及び第２カレントミラー回路Ｍ12〜Ｍn2と電流制御ドライバ１０３とを組み合わせた構成が第１の実施形態における信号ドライバ３に相当する。
【０１０４】
第１の実施形態では、リセット電圧ＶRが階調指定電流用基準電圧ＶLOWと同じレベルであったが、第２の実施形態ではリセット電圧ＶRが０〔Ｖ〕に設定されている。したがって、電極ＶSSを接地電位に設定すると、有機ＥＬ素子Ｅ1,1〜Ｅm,nのアノードである画素電極５１とカソードである共通電極との間の電位差がなくなり画素電極５１に蓄積された電荷を容易に放出することができる。
【０１０５】
切換部Ｔ1〜Ｔnが切換動作を行うために、第１の実施形態と同様に切換信号φが切換信号入力端子４２に入力され、切換信号ｉｎｖ．φが切換信号入力端子４３に入力される。切換信号φ及び切換信号ｉｎｖ．φのタイミングと選択走査ドライバ５及び電源走査ドライバ６が選択していくタイミングとの関係は、第１の実施形態の場合と同様である。また、第２の実施形態における選択走査ドライバ５及び電源走査ドライバ６の動作タイミングは、第１の実施形態のそれと同じである。
【０１０６】
そして、第２の実施形態においても、ｉ行目の選択期間ＴSEのうち前半のリセット期間ＴRでは、切換部Ｔ1〜Ｔnそれぞれのトランジスタ３３がオン状態となることによって、電源走査線Ｚiからそれぞれの画素回路Ｄi,1〜Ｄi,nの第三トランジスタ２３及び第一トランジスタ２１並びにそれぞれの信号線Ｙ1〜Ｙnを介して、リセット入力端子４１までの間が電気的に導通する。
【０１０７】
また、ｉ行目のリセット期間ＴRでは、リセット電圧ＶRが信号線Ｙ1〜Ｙnや画素電極５１に印加されるので、信号線Ｙ1〜Ｙnの寄生容量に蓄積された電荷及び画素電極５１の蓄積容量に蓄積された電荷を迅速に放出することできる。従って、ｉ行目のリセット期間ＴRの後において、微弱な階調指定電流ＩDATAが信号線Ｙ1〜Ｙnに流れる場合であっても、画素回路Ｄi,1〜Ｄi,nそれぞれのキャパシタ２４に階調指定電流ＩDATAに応じた電荷を迅速にチャージすることができる。
【０１０８】
また、非選択期間ＴNSEにおいて有機ＥＬ素子Ｅ1,1〜Ｅm,nに流れる駆動電流の大きさは、それぞれの選択期間ＴSEのうちリセット期間ＴR後における階調指定電流ＩDATAの大きさで表されている。従って、例えば、画素回路Ｄ1,1〜Ｄm,nの間で第三トランジスタ２３の特性にバラツキがあったとしても、第三トランジスタ２３に強制的に階調指定電流ＩDATAを流すので駆動電流にバラツキが生じることがなく、有機ＥＬ素子Ｅ1,1〜Ｅm,nの間で輝度にバラツキが生じない。
【０１０９】
また、第１カレントミラー回路Ｍ11〜Ｍn1及び第２カレントミラー回路Ｍ12〜Ｍn2が設けられることによって、それぞれの信号線Ｙ1〜Ｙnの階調指定電流ＩDATAの大きさは、それぞれの電流端子ＤＴ1〜ＤＴnの引抜電流ＩL1に比例するとともに引抜電流ＩL1より小さい。従って、電流制御ドライバ１０３等にリーク電流が生じることによって電流端子ＤＴ1〜ＤＴnの引抜電流ＩL1が不意に低減しても、信号線Ｙ1〜Ｙnの階調指定電流ＩDATAが大幅に低くなることはない。つまり、電流リークによって電流制御ドライバ１０３の出力が低下しても、信号線Ｙ1〜Ｙnの階調指定電流ＩDATAに大きく影響することはなく、有機ＥＬ素子Ｅ1,1〜Ｅm,nの発光輝度が大きく低減することがない。
そして、第２の実施形態では、電流制御ドライバ１０３が有機ＥＬ素子の発光特性に見合った階調指定電流ＩDATA程度の微小電流を発生できなくても十分にデータ側駆動回路１０７が階調指定電流ＩDATAを発生することができる。
【０１１０】
また、第２の実施形態でも、選択期間ＴSE中にデータ側駆動回路１０７によってリセット電圧ＶRが信号線Ｙ1〜Ｙnに印加されている。そのため、第一トランジスタ２１が、画素回路Ｄ1,1〜Ｄm,nにリセット電圧ＶRを取り込むスイッチング素子の機能と、画素回路Ｄ1,1〜Ｄm,nに階調指定電流ＩDATAを取り込むためのスイッチング素子の機能と、を兼ねている。従って、画素回路Ｄ1,1〜Ｄm,nに必要なトランジスタの数が増えず、有機ＥＬ素子Ｅ1,1〜Ｅm,nを画素回路Ｄ1,1〜Ｄm,nと同一面に作り込む場合、画素Ｐ1,1〜Ｐm,nの開口率の低下を防止することができる。
【０１１１】
〔第３の実施の形態〕
図１１は、本発明の有機エレクトロルミネッセンスディスプレイを適用した第３の実施形態における有機エレクトロルミネッセンスディスプレイ２０１を示した図面である。図１１に示すように、有機エレクトロルミネッセンスディスプレイ２０１において、第１の実施形態の有機エレクトロルミネッセンスディスプレイ１のいずれかの部分と同一の部分に対しては同一の符号を付し、同一の部分についての説明は省略する。
【０１１２】
この有機エレクトロルミネッセンスディスプレイ２０１も、有機エレクトロルミネッセンスディスプレイ１と同様に、有機エレクトロルミネッセンス表示パネル２と、走査側駆動回路９と、データ側駆動回路２０７と、を備える。ここで、有機エレクトロルミネッセンス表示パネル２及び走査側駆動回路９は、第１の実施形態における有機エレクトロルミネッセンス表示パネル２及び走査側駆動回路９とそれぞれ同じである。但し、データ側駆動回路２０７は、第１の実施形態におけるデータ側駆動回路７と異なる。
【０１１３】
このデータ側駆動回路２０７は、ｎ個の電流端子ＦＴ1〜ＦＴnを有するとともに電流端子ＦＴ1〜ＦＴnそれぞれに押込電流ＩL2を流す電流制御ドライバ２０３と、電流端子ＦＴ1〜ＦＴnに流れる押込電流ＩL2を階調指定電流ＩDATAに変換するカレントミラー回路Ｍ1〜Ｍnと、信号線Ｙ1〜Ｙnとカレントミラー回路Ｍ1〜Ｍnとの間に介在した切換部Ｓ1〜Ｓnと、を備える。
【０１１４】
第２の実施形態では、電流制御ドライバ１０３がカレントミラー回路Ｍ1〜Ｍnからそれぞれの電流端子ＤＴ1〜ＤＴnに向かった引抜電流ＩL1を流すのに対して、第３の実施形態では、電流制御ドライバ２０３が電流端子ＦＴ1〜ＦＴnからそれぞれのカレントミラー回路Ｍ1〜Ｍnに向かった押込電流ＩL2を流す。
カレントミラー回路Ｍ1〜Ｍnは、二つのＮチャネル型ＭＯＳトランジスタ１６１，１６２とから構成されている。トランジスタ１６１及びトランジスタ１６２は、画素回路Ｄ1,1〜Ｄm,nのトランジスタ２１〜２３と同じ工程によって製造されることが可能である。
何れのカレントミラー回路Ｍ1〜Ｍnにおいても、トランジスタ１６１のゲートとドレイン及びトランジスタ１６２のゲートが互いに接続され、トランジスタ１６１のソース及びトランジスタ１６２のソースが定電圧入力端子４５に接続されている。定電圧入力端子４５には、定電圧Ｖccが印加されている。定電圧Ｖccは、階調指定電流用基準電圧ＶLOW及び基準電圧ＶSSよりも低レベルである。なお、第１の実施形態と同様に基準電圧ＶSS又は階調指定電流用基準電圧ＶLOWが０〔Ｖ〕である場合、定電圧Ｖccは負電位である。
切換部Ｓjの一例について説明する。切換部Ｓjは、Ｎチャネル型の電界効果トランジスタ３１，３２から構成される。トランジスタ３１のゲートが切換信号入力端子４３に接続され、切換信号ｉｎｖ．φがトランジスタ３１のゲートに入力される。また、トランジスタ３２のゲートが切換信号入力端子４２に接続され、切換信号φがトランジスタ３２のゲートに入力される。トランジスタ３１のドレインは信号線Ｙjに接続されており、トランジスタ３１のソースはトランジスタ１６２のドレインに接続されている。トランジスタ３２のドレインは信号線Ｙjに接続されている。トランジスタ３２のソースはリセット入力端子４１に接続され、定電圧であるリセット電圧ＶRがトランジスタ３２のソースに印加されている。この構成では、切換信号φがハイレベルであり切換信号ｉｎｖ．φがローレベルである場合に、トランジスタ３２がオン状態になり、トランジスタ３１がオフ状態になる。一方、切換信号φがローレベルであり且つ切換信号ｉｎｖ．φがハイレベルの場合に、トランジスタ３１がオン状態になり、トランジスタ３２がオフ状態になる。トランジスタ３１及びトランジスタ３２は、画素回路Ｄ1,1〜Ｄm,nのトランジスタ２１〜２３と同じ工程によって製造されることが可能である。リセット電圧ＶRは、信号線Ｙ1〜Ｙnの寄生容量に蓄積された電荷や画素電極５１の寄生容量によって蓄積された電荷等を完全に放出するために０〔Ｖ〕であることが好ましい。
そして、電流制御ドライバ２０３は、各行の選択期間ＴSEごとに電流端子ＦＴ1〜ＦＴnそれぞれの押込電流ＩL2の大きさを映像信号に従った大きさに制御し、それぞれのリセット期間ＴRが終了してからその選択期間ＴSEが終了するまでの間では押込電流ＩL2の大きさを一定となるように制御する。ここで、電流制御ドライバ２０３が流す押込電流ＩL2は、第１の実施形態における信号ドライバ３が流す階調指定電流ＩDATAよりも大きく、電流制御ドライバ２０３が流す押込電流ＩL2と第１の実施形態における信号ドライバ３が流す階調指定電流ＩDATAとの関係は比例関係にある。
【０１１５】
トランジスタ１６１のチャネル抵抗はトランジスタ１６２のチャネル抵抗よりも小さい。そのため、カレントミラー回路Ｍ1〜Ｍnは、それぞれの電流端子ＦＴ1〜ＦＴnに流れる押込電流ＩL2を階調指定電流ＩDATAに変換する。ここで、階調指定電流ＩDATAの大きさは、実質的に、トランジスタ１６１のチャネル抵抗に対するトランジスタ１６２のチャネル抵抗の比率にトランジスタ１６１のドレイン−ソース間の押込電流ＩL2の大きさを乗じた値となる。そして、カレントミラー回路Ｍ1〜Ｍnの出力側につまりトランジスタ１６２のドレインに階調指定電流ＩDATAが流れるので、カレントミラー回路Ｍ1〜Ｍnのトランジスタ１６２のドレインが、第１の実施形態における信号ドライバ３の電流端子ＣＴ1〜ＣＴnにそれぞれ相当する。つまり、カレントミラー回路Ｍ1〜Ｍnと電流制御ドライバ２０３とを組み合わせた構成が第１の実施形態における信号ドライバ３に相当する。
【０１１６】
本実施形態の切換信号φ及び切換信号ｉｎｖ．φのタイミングと選択走査ドライバ５及び電源走査ドライバ６が選択していくタイミングとの関係は、第１の実施形態の場合と同様である。また、本実施形態における選択走査ドライバ５及び電源走査ドライバ６の動作タイミングは、第１の実施形態のそれと同じである。従って、第３の実施形態においても、ｉ行目のリセット期間ＴRでは、画素回路Ｄi,1〜Ｄi,nそれぞれの第一トランジスタ２１がオン状態となっているので、それぞれの有機ＥＬ素子Ｅi,1〜Ｅi,nの画素電極５１、ｉ行目の第一トランジスタ２１のドレイン２１ｄ、ｉ行目のキャパシタ２４の電極２４Ｂ、ｉ行目の第三トランジスタ２３のソース２３ｓ及び信号線Ｙ1〜Ｙnの電圧が図４に示すようにリセット電圧ＶRで定常状態となって前の選択期間ＴSE中にこれらの寄生容量によって蓄積された電荷を放出するので、引き続き次の選択期間ＴSE中に迅速且つ正確に階調指定電流ＩDATAを書き込むことができる。
【０１１７】
また、第３の実施形態でも、選択期間ＴSE中にデータ側駆動回路２０７によってリセット電圧ＶRが信号線Ｙ1〜Ｙnに印加されている。そのため、第一トランジスタ２１が、画素回路Ｄ1,1〜Ｄm,nにリセット電圧ＶRを取り込むスイッチング素子の機能と、画素回路Ｄ1,1〜Ｄm,nに階調指定電流ＩDATAを取り込むためのスイッチング素子の機能と、を兼ねている。従って、画素回路Ｄ1,1〜Ｄm,nに必要なトランジスタの数が増えず、有機ＥＬ素子Ｅ1,1〜Ｅm,nを画素回路Ｄ1,1〜Ｄm,nと同一面に作り込む場合、画素Ｐ1,1〜Ｐm,nの開口率の低下を防止することができる。
【０１１８】
〔第４の実施の形態〕
図１２は、本発明の有機エレクトロルミネッセンスディスプレイを適用した第４の実施形態における有機エレクトロルミネッセンスディスプレイ３０１を示した図面である。図１２に示すように、有機エレクトロルミネッセンスディスプレイ３０１において、第１の実施形態の有機エレクトロルミネッセンスディスプレイ１のいずれかの部分と同一の部分に対しては同一の符号を付し、同一の部分についての説明は省略する。
【０１１９】
この有機エレクトロルミネッセンスディスプレイ３０１も、有機エレクトロルミネッセンスディスプレイ１と同様に、有機エレクトロルミネッセンス表示パネル２と、走査側駆動回路９と、データ側駆動回路３０７と、を備える。ここで、有機エレクトロルミネッセンス表示パネル２及び走査側駆動回路９は、第３の実施形態における有機エレクトロルミネッセンス表示パネル２及び走査側駆動回路９とそれぞれ同じである。但し、データ側駆動回路３０７は、第１の実施形態におけるデータ側駆動回路７と異なる。
【０１２０】
このデータ側駆動回路３０７は、電流制御ドライバ３０３と、カレントミラー回路Ｍ1〜Ｍnと、スイッチング素子Ｋ1〜Ｋnと、切換部としてのスイッチング素子Ｗ1〜Ｗnと、を備える。
【０１２１】
電流制御ドライバ３０３は、ｎ個の電流端子ＧＴ1〜ＧＴnを有する。電流制御ドライバ３０３には、８ｂｉｔのデジタル階調映像信号が入力される。電流制御ドライバ３０３に取り込まれたデジタル階調映像信号は、電流制御ドライバ３０３内のＤ／Ａコンバータによってアナログ変換される。そして、電流制御ドライバ３０３は、アナログ変換された映像信号に従った大きさの押込電流ＩL3を電流端子ＧＴ1〜ＧＴnそれぞれに発生させる。そして、電流制御ドライバ３０３は、各行の選択期間ＴSEごとに電流端子ＧＴ1〜ＧＴnそれぞれの押込電流ＩL3の大きさを映像信号に従った大きさに制御し、それぞれのリセット期間ＴRが終了してからその選択期間ＴSEが終了するまでの間では押込電流の大きさを一定となるように制御する。ここで、電流制御ドライバ３０３が流す押込電流ＩL3は、第１の実施形態における信号ドライバ３が流す階調指定電流ＩDATAよりも大きく、電流制御ドライバ３０３が流す押込電流ＩL3と後述するトランジスタ３６２に流れる階調指定電流ＩDATAとの関係は比例関係にある。
【０１２２】
カレントミラー回路Ｍ1〜Ｍnは、それぞれの電流端子ＧＴ1〜ＧＴnに流れる押込電流ＩL3を階調指定電流ＩDATAに変換するものである。何れのカレントミラー回路Ｍ1〜Ｍnも二つのトランジスタ３６１，３６２を有する。カレントミラー回路Ｍjにおいては、トランジスタ３６１のゲートがトランジスタ３６２のゲートに接続され、トランジスタ３６１のドレインが電流端子ＧＴjに接続されとともにトランジスタ３６２のゲート及びトランジスタ３６１のゲートに接続されている。トランジスタ３６２のドレインは信号線Ｙjに接続されている。トランジスタ３６１のソース及びトランジスタ３６２のソースは共通の電圧端子３４４に接続されている。電圧端子３４４には、定電圧Ｖccが印加されている。定電圧Ｖccは、階調指定電流用基準電圧ＶLOW及び基準電圧ＶSSよりも低レベルである。なお、第１の実施形態と同様に基準電圧ＶSS又は階調指定電流用基準電圧ＶLOWが０〔Ｖ〕である場合、定電圧Ｖccは負電位である。
【０１２３】
ここで、階調指定電流ＩDATAの大きさは、実質的に、トランジスタ３６１のチャネル抵抗に対するトランジスタ３６２のチャネル抵抗の比率にトランジスタ３６１のドレイン−ソース間の押込電流ＩL3の大きさを乗じた値となる。つまり、カレントミラー回路Ｍ1〜Ｍnと電流制御ドライバ３０３とを組み合わせた構成が信号ドライバに相当する。
【０１２４】
何れのスイッチング素子Ｗ1〜Ｗnのドレインがそれぞれの電流端子ＧＴ1〜ＧＴn及びそれぞれのカレントミラー回路Ｍ1〜Ｍnのトランジスタ３６１のドレイン及びゲートに接続されている。スイッチング素子Ｗ1〜Ｗnのソースが電圧端子３４４に接続されている。スイッチング素子Ｗ1〜Ｗnのゲートは切換信号入力端子４２に接続されている。スイッチング素子Ｗ1〜Ｗnは、それぞれのカレントミラー回路Ｍ1〜Ｍnのトランジスタ３６１のドレインに対して定電圧Ｖccの印加の切換を行うものである。なお、スイッチング素子Ｗ1〜Ｗnが電流制御ドライバ３０３に内蔵されていても良い。
【０１２５】
本実施形態の切換信号のタイミングと選択走査ドライバ５及び電源走査ドライバ６が選択していくタイミングとの関係は、第１の実施形態の場合と同様である。
【０１２６】
従って、ｉ行目の選択期間ＴSEのうち前半のリセット期間ＴRでは、トランジスタＷ1〜Ｗnがオン状態となることによって、トランジスタ３６１のソースとドレインが等電位になる。そのため、選択期間ＴSEのうちリセット期間ＴRの後において、信号線Ｙ1〜Ｙnに対するカレントミラー回路Ｍ1〜Ｍnの寄生容量の影響を除くことができる。
【０１２７】
何れのスイッチング素子Ｋ1〜Ｋnにおいても、ドレインとソースのうちの一方がリセット入力端子４１に接続され、ドレインとソースのうちの他方がそれぞれの信号線Ｙ1〜Ｙnに接続され、ゲートが切換信号信号入力端子４２に接続されている。スイッチング素子Ｋ1〜Ｋnは、信号線Ｙ1〜Ｙnに対してリセット電圧ＶRの印加の切換を行うものである。ここで、リセット電圧ＶRは０〔Ｖ〕に設定されている。なお、信号線Ｙ1〜Ｙnとトランジスタ３６２との接続部の反対側において、スイッチング素子Ｋ1〜Ｋnのドレインとソースのうちの他方が信号線Ｙ1〜Ｙnに接続されており、スイッチング素子Ｋ1〜Ｋnが有機エレクトロルミネッセンス表示パネル２に形成されていても良い。
【０１２８】
そして、ｉ行目の選択期間ＴSEのうち前半のリセット期間ＴRでは、スイッチング素子Ｋ1〜Ｋnがオン状態となることによって、画素電極５１並びにそれぞれの信号線Ｙ1〜Ｙnが、リセット入力端子４１に電気的に導通して接地されたリセット電圧ＶRが印加されているため、ｉ行目のリセット期間ＴRの開始してすぐに、信号線Ｙ1〜Ｙnの寄生容量に蓄積された電荷、画素電極５１の寄生容量に蓄積された電荷、キャパシタ２４の電極２４Ｂの寄生容量に蓄積された電荷、及び第２トランジスタ２３のソースの寄生容量に蓄積された電荷を除去する。そのため、正確且つ迅速に微小電流値の階調指定電流ＩDATAを流すことができる。リセット期間ＴR後には、スイッチング素子Ｋ1〜Ｋn及びスイッチング素子Ｗ1〜Ｗnがオフ状態になり、電流制御ドライバ３０３の電流端子ＧＴ1〜ＧＴnに階調に応じた電流値の電流が流れてカレントミラー回路Ｍ1〜Ｍnによって変調された階調指定電流ＩDATAが信号線Ｙ1〜Ｙn及び第三トランジスタ２３に流れることになる。
【０１２９】
また、第４の実施形態でも、選択期間ＴSE中にデータ側駆動回路３０７によってリセット電圧ＶRが信号線Ｙ1〜Ｙnに印加されている。そのため、第一トランジスタ２１が、画素回路Ｄ1,1〜Ｄm,nにリセット電圧ＶRを取り込むスイッチング素子の機能と、画素回路Ｄ1,1〜Ｄm,nに階調指定電流ＩDATAを取り込むためのスイッチング素子の機能と、を兼ねている。従って、画素回路Ｄ1,1〜Ｄm,nに必要なトランジスタの数が増えず、有機ＥＬ素子Ｅ1,1〜Ｅm,nを画素回路Ｄ1,1〜Ｄm,nと同一面に作り込む場合、画素Ｐ1,1〜Ｐm,nの開口率の低下を防止することができる。
【０１３０】
なお、本発明は、上記実施の形態に限定されることなく、本発明の趣旨を逸脱しない範囲において、種々の改良並びに設計の変更を行っても良い。
例えば、上記各実施の形態では発光素子として有機ＥＬ素子を用いているが、整流性のある他の発光素子を用いても良い。つまり、逆バイアス電圧が印加された場合には電流が流れないとともに順バイアス電圧が印加された場合には電流が流れるような発光素子であって、流れる電流の大きさに従った輝度で発光する発光素子であっても良い。整流性のある発光素子としては、例えばＬＥＤ（Light Emitting Diode）素子が挙げられる。
また電源走査ドライバ６の階調指定電流用基準電圧ＶLOWは、選択期間ＴSE中に有機ＥＬ素子に階調指定電流ＩDATAの一部又は全部が流れなければ、図４に示す最高輝度階調時のＥＬ負荷線よりも右側に位置してもよい。
【図面の簡単な説明】
【０１３１】
【図１】本発明を適用した第１の実施形態における有機エレクトロルミネッセンスディスプレイ１のブロック図である。
【図２】有機エレクトロルミネッセンスディスプレイ１の画素Ｐi,jの平面図である。
【図３】有機エレクトロルミネッセンスディスプレイ１の隣接する四つの画素Ｐi,j，Ｐi+1,j，Ｐi,j+1，Ｐi+1,j+1の等価回路図である。
【図４】有機エレクトロルミネッセンスディスプレイ１における信号のレベルを示したタイミングチャート。
【図５】Ｎチャネル型の電界効果トランジスタの電流−電圧特性を表したグラフである。
【図６】ｉ行目の隣り合う二つの画素Ｐi,j，Ｐi,j+1の等価回路図とともに、ｉ行目のリセット期間ＴRの電流、電圧の状態を示した図である。
【図７】ｉ行目の隣り合う二つの画素Ｐi,j，Ｐi,j+1の等価回路図とともに、ｉ行目の選択期間ＴSEのうちリセット期間ＴRの後の電流、電圧の状態を示した図である。
【図８】ｉ行目の隣り合う二つの画素Ｐi,j，Ｐi,j+1の等価回路図とともに、ｉ行目の非選択期間ＴNSEの電流、電圧の状態を示した図である。
【図９】画素Ｐi,jに関連する電流、電圧のレベルを示したタイミングチャートである。
【図１０】本発明を適用した第２の実施形態における有機エレクトロルミネッセンスディスプレイ１０１のブロック図である。
【図１１】本発明を適用した第３の実施形態における有機エレクトロルミネッセンスディスプレイ２０１のブロック図である。
【図１２】本発明を適用した第４の実施形態における有機エレクトロルミネッセンスディスプレイ３０１のブロック図である。
【符号の説明】
【０１３２】
１、１０１、２０１、３０１  …  有機エレクトロルミネッセンスディスプレイ（表示装置）
２  …  有機エレクトロルミネッセンス表示パネル（表示パネル）
３  …  信号ドライバ
５  …  選択走査ドライバ
６  …  電源走査ドライバ
７、１０７、２０７、３０７  …  データ側駆動回路
２１  …  第一トランジスタ
２２  …  第二トランジスタ
２３  …  第三トランジスタ
Ｅ1,1〜Ｅm,n  …  有機ＥＬ素子（発光素子）
Ｋ1〜Ｋn  …  スイッチング素子（切換部）
Ｓ1〜Ｓn  …  切換部
Ｙ1〜Ｙn  …  信号線
Ｘ1〜Ｘn  …  選択走査線
Ｚ1〜Ｚn  …  電源走査線
Ｐ1,1〜Ｐm,n  …  画素
Ｄ1,1〜Ｄm,n  …  画素回路
【図１】
2005202209.tif 000003
【図２】
2005202209.tif 000004
【図３】
2005202209.tif 000005
【図４】
2005202209.tif 000006
【図５】
2005202209.tif 000007
【図６】
2005202209.tif 000008
【図７】
2005202209.tif 000009
【図８】
2005202209.tif 000010
【図９】
2005202209.tif 000011
【図１０】
2005202209.tif 000012
【図１１】
2005202209.tif 000013
【図１２】
2005202209.tif 000014