(57)【要約】【課題】複数の有効な較正信号を獲得すると同時にテープ情報記憶媒体に符号化された較正情報を較正領域から読み取る方法および装置を提供すること。【解決手段】この方法では、（Ｎ）個の読取り／検出チャネルを提供する。この方法では、有効較正信号閾値を設定し、第１回目に、第（ｉ）有効較正信号を検出する。この方法では、さらに、第１回目に、第（ｉ）読取り／検出チャネルに配置された第１ＰＬＬ構成要素を使用して、第（ｉ）有効較正信号の周波数および位相を判定する。この方法では、有効較正信号閾値を超えたかどうかを判定する。有効較正信号閾値を超える場合に、この方法では、周波数および位相を第２ＰＬＬ構成要素に供給し、その第２ＰＬＬ構成要素を使用して、テープ媒体に符号化された情報を読み取る。【選択図】図１２
2005116158.tif 000002
【特許請求の範囲】
【請求項１】
複数の有効較正信号の獲得と同時にテープ情報記憶媒体から較正情報を読み取る方法であって、前記テープ媒体が、較正領域を含み、
（Ｎ）個の読取り／検出チャネルを設けるステップであって、前記（Ｎ）個の読取り／検出チャネルのそれぞれが、第２ＰＬＬ構成要素に相互接続された第１ＰＬＬ構成要素を有するＰＬＬ回路を含む、ステップと、
有効較正信号閾値をセットするステップと、
第１回目に、第（ｉ）有効較正信号を検出するステップであって、（ｉ）が、１以上（Ｎ）以下である、ステップと、
前記第１回目に、前記第（ｉ）読取り／検出チャネルに配置された前記第１ＰＬＬ構成要素を使用して前記第（ｉ）有効較正信号の周波数および位相を判定するステップと、
前記有効較正信号閾値を超えるかどうかを判定するステップと、
前記有効較正信号閾値を超える場合に動作する、前記周波数および位相を前記第２ＰＬＬ構成要素に供給するステップと、
前記第２ＰＬＬ構成要素を使用して、前記テープ媒体に符号化された情報を読み取るステップと
を含む方法。
【請求項２】
前記第１ＰＬＬ構成要素が、位相検出器、第１利得を有する第１ループ・フィルタ、および第１位相積分器を含む、請求項１に記載の方法。
【請求項３】
前記第２ＰＬＬ構成要素が、第２利得を有する第２ループ・フィルタ、および第２位相積分器を含む、請求項２に記載の方法。
【請求項４】
前記第２利得より大きくなるように前記第１利得を調整するステップをさらに含む、請求項３に記載の方法。
【請求項５】
前記（Ｎ）個の読取り／検出チャネルのそれぞれが、前記第１ＰＬＬ構成要素に相互接続されたピーク検出構成要素を含む、請求項１に記載の方法。
【請求項６】
前記ピーク検出構成要素が、
等化器と、
前記等化器に相互接続されたトラッキング閾値モジュールと、
前記トラッキング閾値モジュールに相互接続され、前記第１ＰＬＬ構成要素に相互接続されたピーク検出器と
を含む、請求項５に記載の方法。
【請求項７】
前記（Ｎ）個の読取り／検出チャネルのそれぞれが、前記第２ＰＬＬ構成要素に相互接続されたフィードバック・ループを含む、請求項５に記載の方法。
【請求項８】
前記（Ｎ）個の読取り／検出チャネルが、
等化器と、
前記等化器に相互接続されたトラッキング閾値モジュールと、
前記トラッキング閾値モジュールに相互接続されたピーク検出器と、
前記ピーク検出器に相互接続された前記ＰＬＬ回路と、
前記等化器に相互接続されたミッドリニア・フィルタと、
前記ＰＬＬ回路に相互接続された位相補間回路と、
前記ミッドリニア・フィルタおよび前記位相補間回路に相互接続されたサンプル補間回路と、
前記ＰＬＬ回路に相互接続された位相誤差ジェネレータと、
前記サンプル補間回路および前記位相誤差ジェネレータに相互接続された利得制御モジュールと、
利得制御モジュールに相互接続された最尤検出器と
を含む、請求項１に記載の方法。
【請求項９】
前記ピーク検出器から前記第１ＰＬＬ構成要素に情報を供給するステップをさらに含む、請求項８に記載の方法。
【請求項１０】
前記位相誤差ジェネレータから前記第２ＰＬＬ構成要素に情報を供給するステップをさらに含む、請求項９に記載の方法。
【請求項１１】
複数の有効較正信号を獲得すると同時にテープ情報記憶媒体から較正情報を読み取るコンピュータ可読プログラム・コードをその中に配置されたコンピュータ使用可能媒体を含むシステムであって、前記システムが、第２ＰＬＬ構成要素に相互接続された第１ＰＬＬ構成要素を有するＰＬＬ回路を含む読取り／検出チャネルを含み、前記テープ媒体が、較正領域を含み、前記コンピュータ可読プログラム・コードが、
有効較正信号閾値を受け取ることと、
第１回目に較正信号を検出することと、
前記第１回目に前記第１ＰＬＬ構成要素を使用して前記較正信号の周波数および位相を判定することと、
前記有効較正信号閾値を超えるかどうかを判定することと、
前記有効較正信号閾値を超える場合に動作可能で、前記周波数および位相を前記第２ＰＬＬ構成要素に供給することと、
前記第２ＰＬＬ構成要素を使用して、前記テープ媒体に符号化された情報を読み取ることと
をもたらす一連のコンピュータ可読プログラム・ステップを含む、システム。
【請求項１２】
前記第１ＰＬＬ構成要素が、位相検出器、第１利得を有する第１ループ・フィルタ、および第１位相積分器を含む、請求項１１に記載のシステム。
【請求項１３】
前記第２ＰＬＬ構成要素が、第２利得を有する第２ループ・フィルタ、および第２位相積分器を含む、請求項１２に記載のシステム。
【請求項１４】
前記コンピュータ可読プログラム・コードが、前記第２利得より大きくなるように前記第１利得を調整することをもたらす一連のコンピュータ可読プログラム・ステップをさらに含む、請求項１３に記載のシステム。
【請求項１５】
前記読取り／検出チャネルが、前記第１ＰＬＬ構成要素に相互接続されたピーク検出構成要素を含む、請求項１１に記載のシステム。
【請求項１６】
前記ピーク検出構成要素が、
等化器と、
前記等化器に相互接続されたトラッキング閾値モジュールと、
前記トラッキング閾値モジュールに相互接続され、前記第１ＰＬＬ構成要素に相互接続されたピーク検出器と
を含む、請求項１５に記載のシステム。
【請求項１７】
前記読取り／検出チャネルが、前記第２ＰＬＬ構成要素に相互接続されたフィードバック・ループを含む、請求項１５に記載のシステム。
【請求項１８】
前記読取り／検出チャネルが、
等化器と、
前記等化器に相互接続されたトラッキング閾値モジュールと、
前記トラッキング閾値モジュールに相互接続されたピーク検出器と、
前記ピーク検出器に相互接続された前記ＰＬＬ回路と、
前記等化器に相互接続されたミッドリニア・フィルタと、
前記ＰＬＬ回路に相互接続された位相補間回路と、
前記ミッドリニア・フィルタおよび前記位相補間回路に相互接続されたサンプル補間回路と、
前記ＰＬＬ回路に相互接続された位相誤差ジェネレータと、
前記サンプル補間回路および前記位相誤差ジェネレータに相互接続された利得制御モジュールと、
利得制御モジュールに相互接続された最尤検出器と
を含む、請求項１１に記載のシステム。
【請求項１９】
前記コンピュータ可読プログラム・コードが、さらに、前記ピーク検出器から前記第１ＰＬＬ構成要素に情報を供給することをもたらす一連のコンピュータ可読プログラム・ステップを含む、請求項１８に記載のシステム。
【請求項２０】
前記コンピュータ可読プログラム・コードが、さらに、前記位相誤差ジェネレータから前記第２ＰＬＬ構成要素に情報を供給することをもたらす一連のコンピュータ可読プログラム・ステップをさらに含む、請求項１９に記載のシステム。
【請求項２１】
複数の有効較正信号を獲得すると同時にテープ情報記憶媒体から較正情報を読み取るコンピュータ可読プログラム・コードをその中で実施された、プログラム可能コンピュータ・プロセッサと共に使用可能なコンピュータ・プログラム記録媒体であって、前記プログラム可能コンピュータ・プロセッサが、第２ＰＬＬ構成要素に相互接続された第１ＰＬＬ構成要素を有するＰＬＬ回路を含む読取り／検出チャネルを含み、前記テープ媒体が、較正領域を含み、
前記プログラム可能コンピュータ・プロセッサに、有効較正信号閾値を受け取らせるコンピュータ可読プログラム・コードと、
前記プログラム可能コンピュータ・プロセッサに、第１回目に較正信号を検出させるコンピュータ可読プログラム・コードと、
前記プログラム可能コンピュータ・プロセッサに、前記第１回目に前記第１ＰＬＬ構成要素を使用して前記較正信号の周波数および位相を判定させるコンピュータ可読プログラム・コードと、
前記プログラム可能コンピュータ・プロセッサに、前記有効較正信号閾値を超えるかどうかを判定させるコンピュータ可読プログラム・コードと、
前記プログラム可能コンピュータ・プロセッサに、前記有効較正信号閾値を超える場合に、前記周波数および位相を前記第２ＰＬＬ構成要素に供給させるコンピュータ可読プログラム・コードと、
前記プログラム可能コンピュータ・プロセッサに、前記第２ＰＬＬ構成要素を使用して、前記テープ媒体に符号化された情報を読み取らせるコンピュータ可読プログラム・コードと
を含む、コンピュータ・プログラム記録媒体。
【請求項２２】
前記第１ＰＬＬ構成要素が、位相検出器、第１利得を有する第１ループ・フィルタ、および第１位相積分器を含み、前記第２ＰＬＬ構成要素が、第２利得を有する第２ループ・フィルタ、および第２位相積分器を含み、
前記プログラム可能コンピュータ・プロセッサに、前記第２利得より大きくなるように前記第１利得を調整させるコンピュータ可読プログラム・コード
をさらに含む、請求項２１に記載のコンピュータ・プログラム記録媒体。
【請求項２３】
前記読取り／検出チャネルが、
等化器と、
前記等化器に相互接続されたトラッキング閾値モジュールと、
前記トラッキング閾値モジュールに相互接続されたピーク検出器と、
前記ピーク検出器に相互接続された前記ＰＬＬ回路と、
前記等化器に相互接続されたミッドリニア・フィルタと、
前記ＰＬＬ回路に相互接続された位相補間回路と、
前記ミッドリニア・フィルタおよび前記位相補間回路に相互接続されたサンプル補間回路と、
前記ＰＬＬ回路に相互接続された位相誤差ジェネレータと、
前記サンプル補間回路および前記位相誤差ジェネレータに相互接続された利得制御モジュールと、
利得制御モジュールに相互接続された最尤検出器と
を含み、前記コンピュータ・プログラム記録媒体が、さらに、前記プログラム可能コンピュータ・プロセッサに、前記ピーク検出器から前記第１ＰＬＬ構成要素に情報を供給させるコンピュータ可読プログラム・コードをさらに含む
請求項２１に記載のコンピュータ・プログラム記録媒体。
【請求項２４】
前記プログラム可能コンピュータ・プロセッサに、前記位相誤差ジェネレータから前記第２ＰＬＬ構成要素に情報を供給させるコンピュータ可読プログラム・コードをさらに含む、請求項２３に記載のコンピュータ・プログラム記録媒体。
【請求項２５】
等化器と、
前記等化器に相互接続されたトラッキング閾値モジュールと、
前記トラッキング閾値モジュールに相互接続されたピーク検出器と、
前記ピーク検出器に相互接続されたＰＬＬ回路と、
前記等化器に相互接続されたミッドリニア・フィルタと、
前記ＰＬＬ回路に相互接続された位相補間回路と、
前記ミッドリニア・フィルタおよび前記位相補間回路に相互接続されたサンプル補間回路と、
前記ＰＬＬ回路に相互接続された位相誤差ジェネレータと、
前記サンプル補間回路および前記位相誤差ジェネレータに相互接続された利得制御モジュールと、
利得制御モジュールに相互接続された最尤検出器と
を含む、読取り／検出チャネル。
【請求項２６】
前記ＰＬＬ回路が、第１ＰＬＬ構成要素および第２ＰＬＬ構成要素を含む、請求項２５に記載の読取り／検出チャネル。
【請求項２７】
前記第１ＰＬＬ構成要素が、
前記ピーク検出器に相互接続された位相検出器と、
前記位相検出器に相互接続された、第１利得を有する第１ループ・フィルタと、
前記第１ループ・フィルタおよび前記位相検出器に相互接続された第１位相積分器と
を含む、請求項２６に記載の読取り／検出チャネル。
【請求項２８】
前記第２ＰＬＬ構成要素が、
前記第１位相積分器に相互接続され、前記位相補間回路に相互接続された第２位相積分器と、
前記第１ループ・フィルタに相互接続され、前記第２位相積分器に相互接続された、第２利得を有する第２ループ・フィルタと
を含む、請求項２７に記載の読取り／検出チャネル。
【請求項２９】
前記第１利得が、前記第２利得より大きい、請求項２８に記載の読取り／検出チャネル。
【請求項３０】
等化器と、
前記等化器に相互接続されたトラッキング閾値モジュールと、
前記トラッキング閾値モジュールに相互接続されたピーク検出器と、
前記ピーク検出器に相互接続されたＰＬＬ回路と、
前記等化器に相互接続されたミッドリニア・フィルタと、
前記ＰＬＬ回路に相互接続された位相補間回路と、
前記ミッドリニア・フィルタおよび前記位相補間回路に相互接続されたサンプル補間回路と、
前記ＰＬＬ回路に相互接続された位相誤差ジェネレータと、
前記サンプル補間回路および前記位相誤差ジェネレータに相互接続された利得制御モジュールと、
前記利得制御モジュールに相互接続された最尤検出器と
を含み、前記ＰＬＬ回路が、第１ＰＬＬ構成要素および第２ＰＬＬ構成要素を含む
磁気テープ装置。
【請求項３１】
前記第１ＰＬＬ構成要素が、
前記ピーク検出器に相互接続された位相検出器と、
前記位相検出器に相互接続された、第１利得を有する第１ループ・フィルタと、
前記第１ループ・フィルタおよび前記位相検出器に相互接続された第１位相積分器と
を含み、前記第２ＰＬＬ構成要素が、
前記第１位相積分器に相互接続され、前記位相補間回路に相互接続された第２位相積分器と、
前記第１ループ・フィルタに相互接続され、前記第２位相積分器に相互接続された、第２利得を有する第２ループ・フィルタと
を含む、請求項３０に記載の磁気テープ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願人の発明は、テープ記憶媒体（storage medium）から情報を読み取る装置および方法に関する。ある実施形態で、本発明は、複数の有効な較正信号を検出すると同時に、１つまたは複数のこれらの有効な較正信号の周波数および位相を判定する装置および方法に関する。
【背景技術】
【０００２】
自動化媒体記憶ライブラリが、大量の記憶媒体への費用効果のあるアクセスを提供することに関して既知である。一般に、媒体記憶ライブラリには、ポータブル・データ記憶媒体が保管される大量のストレージ・スロットが含まれる。通常のポータブル・データ記憶媒体は、テープ・カートリッジ、光カートリッジ、ディスク・カートリッジ、電子記憶媒体、および類似物である。「電子記憶媒体」とは、ＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュＰＲＯＭ、コンパクトフラッシュ（Ｒ）、スマートメディア、および類似物などのデバイスを意味する。
【０００３】
１つ（または複数）のアクセッサ（accessor）が、通常は、ストレージ・スロットからデータ記憶媒体にアクセスし、アクセスされた媒体を、アクセスされた媒体へのデータの読取りまたは書込みあるいはその両方のためにデータ記憶装置に引き渡す。適当な電子回路（electronics）により、アクセッサを動作させ、データ記憶装置を動作させて、接続されたオンライン・ホスト・コンピュータシステムに情報を供給するか、情報を受け取るか、その両方を行う。
【０００４】
磁気テープ情報記憶媒体から情報を読み取る従来技術の装置および方法は、まず、テープの較正領域からの較正情報を読み取り、１つまたは複数の有効な較正信号を識別する。較正信号の位相および周波数は、十分な数の有効較正信号が検出された場合に限って判定される。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
そのような従来技術の方法は、長い較正領域と、較正領域内で符号化された較正情報の位相および周波数を判定する２ステップ処理を必要とする。必要なものは、複数の有効な較正信号を検出すると同時に、その較正信号に符号化された情報の位相および周波数を判定する装置および方法である。
【課題を解決するための手段】
【０００６】
本出願人の発明に、テープ情報記憶媒体上に配置された較正領域から較正情報を読み取ると同時に複数の有効な較正信号を獲得する方法および装置が含まれる。この方法では、（Ｎ）個の読取り／検出チャネルを提供し、この（Ｎ）個の読取り／検出チャネルに、第２ＰＬＬ（phase-lockedloop）構成要素に相互接続された第１ＰＬＬ構成要素を有するＰＬＬ回路が含まれる。
【０００７】
この方法では、有効較正信号閾値を設定し、第１回目に第（ｉ）有効較正信号を検出するが、（ｉ）は、１以上Ｎ以下である。この方法では、さらに、第１回目に、第（ｉ）読取り／検出チャネルに配置された第１ＰＬＬ構成要素を使用して、第（ｉ）有効較正信号の周波数および位相を判定する。この方法では、有効較正信号閾値を超えるかどうかを判定する。有効較正信号閾値を超える場合に、この方法は、周波数および位相を第２ＰＬＬ構成要素に供給し、テープ媒体に符号化された情報を読み取る。
【０００８】
本発明は、図面と共に以下の詳細な説明を読むことからよりよく理解される。図面では、同一の符号が、同一の要素を指すのに使用される。
【発明を実施するための最良の形態】
【０００９】
図を参照すると、同一の符号は、複数の図に示された同一の部分に対応する。本発明を、データ処理応用例で使用される磁気テープ装置（tape drive unit）内に配置された読取りチャネル・アセンブリで実施されるものとして説明する。しかし、本出願人の発明の以下の説明は、本明細書の発明をテープ記憶媒体全般からの情報読取りに適用できるので、本出願人の発明をデータ処理応用例に制限することを意図されたものではない。
【００１０】
図３に、本発明の好ましい実施形態が実施されるハードウェアおよびソフトウェアの環境を示す。ホスト・コンピュータ３９０に、他のプログラムの中でも、記憶装置管理プログラム３１０が含まれる。ある実施形態で、ホスト・コンピュータ３９０に、単一のコンピュータが含まれる。代替実施形態で、ホスト・コンピュータ３９０に、１つまたは複数のメインフレーム・コンピュータ、１つまたは複数のワーク・ステーション、１つまたは複数のパーソナル・コンピュータ、これらの組合せ、および類似物が含まれる。
【００１１】
情報は、ホスト・コンピュータ３９０と、データ記憶検索システム（datastorage and retrieval system）３２０などのデータ記憶検索システムによって管理される二次記憶装置の間で、通信リンク３５０、３５２、および３５６を介して転送される。通信リンク３５０、３５２、および３５６には、ＲＳ−２３２ケーブルまたはＲＳ−４２２ケーブルなどのシリアル相互接続、イーサネット（Ｒ）相互接続、ＳＣＳＩ相互接続、ファイバ・チャネル相互接続、ＥＳＣＯＮ相互接続、ＦＩＣＯＮ相互接続、ローカル・エリア・ネットワーク（ＬＡＮ）、私用広域ネットワーク（ＷＡＮ）、公衆広域ネットワーク、ストレージ・エリア・ネットワーク（ＳＡＮ）、伝送制御プロトコル／インターネット・プロトコル（ＴＣＰ／ＩＰ）、インターネット、これらの組合せ、および類似物が含まれる。
【００１２】
図３に示された実施形態では、データ記憶検索システム３２０に、データ記憶装置１３０および１４０が含まれる。代替実施形態では、データ記憶検索システム３２０に、単一のデータ記憶装置が含まれる。代替実施形態では、データ記憶検索システム３２０に、３つ以上のデータ記憶装置が含まれる。
【００１３】
複数のポータブル・テープ記憶媒体３６０が、データ記憶検索システム内に移動可能に配置される。ある実施形態で、複数のテープ記憶媒体３６０が、複数のポータブル・テープ・カートリッジ３７０に収納される。そのようなポータブル・テープ・カートリッジのそれぞれを、適当なデータ記憶装置に取外し可能に配置することができる。
【００１４】
データ記憶検索システム３２０に、さらに、データ記憶装置１３０および１４０ならびに複数のポータブル・テープ・カートリッジ３７０を管理するプログラム・ロジックが含まれる。ある実施形態で、データ記憶装置のそれぞれに、そのようなプログラム・ロジックを含む、コントローラ１３６／１４６などのコントローラが含まれる。ある実施形態で、コントローラ１６０（図１）などのライブラリ・コントローラに、そのようなプログラム・ロジックが含まれる。
【００１５】
代替実施形態では、データ記憶検索システム３２０およびホスト・コンピュータ３９０を、単一の装置に連結することができる。この場合に、たとえば、セキュリティまたは他の理由のために、ライブラリ・コマンドまたはプロトコルの１つの組を、コマンド／プロトコルの別の組に変換する（translate）か、ライブラリ・コマンドをある通信インターフェースから別の通信インターフェースに変換するために、ホスト・コンピュータ３９０を別のホスト・コンピュータに接続することができる。
【００１６】
データ記憶検索システム３２０は、コンピュータ・システムを構成し、たとえば、複数のテープ・ドライブおよびテープ・カートリッジを管理する。そのようなテープ・ドライブ実施形態では、テープ・ドライブ１３０および１４０を、たとえばＴｏｔａｌＳｔｏｒａｇｅ（Ｒ）３５９０テープ・ドライブ（ＭａｇｓｔａｒおよびＴｏｔａｌＳｔｏｒａｇｅはＩＢＭ  Ｃｏｒｐｏｒａｔｉｏｎ社の登録商標である）などの当技術分野で既知の適当なテープ・ドライブとすることができる。同様に、テープ・カートリッジ３７０は、ＥＣＣＳＴ、Ｍａｇｓｔａｒ（Ｒ）、ＴｏｔａｌＳｔｏｒａｇｅ（Ｒ）３４２０、３４８０、３４９０Ｅ、３５８０、３５９０テープ・カートリッジなどの、当技術分野で既知の適当なテープ・カートリッジ・デバイスとすることができる。
【００１７】
図１を参照すると、ストレージ・スロットの第１壁１０２およびストレージ・スロットの第２壁１０４を有する自動化データ記憶検索システム１００が示されている。ポータブル・データ記憶媒体が、これらのストレージ・スロットに個別に保管される。ある実施形態で、そのようなデータ記憶媒体が、ポータブル・コンテナ（container）すなわちカートリッジに個別に収納される。そのようなデータ記憶媒体の例に、磁気テープ、様々なタイプの磁気ディスク、様々タイプの光ディスク、電子記憶媒体、および類似物が含まれる。
【００１８】
自動化データ記憶検索システムには、アクセッサ１１０および１２０などの１つまたは複数のアクセッサが含まれる。図１からわかるように、アクセッサ１１０および１２０は、ストレージ・スロットの第１壁１０２とストレージ・スロットの第２壁１０４の間に配置された通路内のレール１７０に沿って両方向に移動する。アクセッサは、第１ストレージ壁１０２または第２ストレージ壁１０４からポータブル・データ記憶媒体にアクセスし、アクセスされた媒体をそれからのデータの読取りまたは書込みあるいはその両方のためにデータ記憶装置１３０／１４０に移送し、媒体を適当なストレージ・スロットに戻す、ロボット装置である。データ記憶装置１３０に、データ記憶装置コントローラ１３６が含まれる。データ記憶装置１４０に、データ記憶装置コントローラ１４６が含まれる。
【００１９】
装置１６０には、ライブラリ・コントローラが含まれる。ある実施形態で、ライブラリ・コントローラ１６０が、コンピュータと一体化（integral）される。オペレータ入力ステーション１５０によって、ユーザが、自動化データ記憶検索システム１００と通信できるようになる。電力構成要素１８０および電力構成要素１９０のそれぞれに、１つまたは複数の電源ユニットが含まれ、この電源ユニットは、自動化データ記憶検索システム内に配置された個々の構成要素に電力を供給する。インポート／エクスポート・ステーション１７２には、システム１００の側面にピボット回転可能に取り付けられたアクセス・ドア１７４が含まれる。ポータブル・データ記憶カートリッジを、ステーション１７２／アクセス・ドア１７４を介して、システムに配置することができ、その代わりにシステムから取り外すことができる。
【００２０】
データ記憶装置１３０または１４０あるいはこの両方が磁気テープ装置を構成する実施形態で、その磁気テープ装置に、とりわけテープ・ヘッドが含まれる。図２を参照すると、複数要素テープ・ヘッド２００に、磁気テープに情報を記録し、磁気テープから情報を読み取る、複数の読取り／書込み要素が含まれる。ある実施形態で、磁気テープ・ヘッド２００に、薄膜磁気抵抗変換器が含まれる。例示的実施形態で、テープ・ヘッド２００を、図２に示されているように構成することができる。テープ・ヘッド２００の長さは、実質的に磁気テープの幅に対応する。ある実施形態で、テープ・ヘッド２００に、３２個の読取り／書込み要素対（「ＲＤ」および「ＷＲ」の符号を付す）と、磁気テープに書き込まれる３つのサーボ区域に対応する３組のサーボ読取り要素が含まれる。図示の実施形態では、３２対の読取り／書込み要素が、８対のグループすなわち、グループ２０１、２２１、２４１、および２６１に分割される。
【００２１】
テープ・ヘッド２００に、さらに、磁気テープの事前に記録される線形サーボ・エッジを含むサーボ信号を検出する複数のサーボ・センサが含まれる。図２の実施形態では、８つの読取り／書込み対の隣接するグループが、４つのサーボ・センサのグループによって占められる２つのトラックによって分離されている。４つのサーボ・センサの各グループを、「サーボ・グループ」、たとえば、サーボ・グループ２１１、サーボ・グループ２３１、およびサーボ・グループ２５１と呼ぶことができる。
【００２２】
図示の実施形態では、テープ・ヘッド２００に、別々に製造され、その後、一緒に接続される左右のモジュールが含まれる。書込み要素および読取り要素が、左モジュールの定位置の書込み要素および右モジュールの対応する位置の読取り要素から始めて、各モジュールの長さ方向に横に（すなわち、テープの幅を横切って）交番する（alternate）。したがって、左モジュールの各書込み要素は、右モジュールの対応する位置の読取り要素と対にされ、左モジュールの各読取り要素は、右モジュールの対応する位置の書込み要素と対にされ、書込み／読取り要素対が、読取り／書込み要素対と横に（traversely）交番する。
【００２３】
図４に、トラッキング・モードで使用される従来技術の非同期読取り検出チャネルのアーキテクチャおよびデータ・フローを示す。図４に示された実施形態では、非同期読取りチャネルに、等化器（equalizer）４１５、ミッドリニア・フィルタ（mid-linear filter）４２５、サンプル補間回路４３５、利得制御モジュール４４５、位相誤差ジェネレータ４５５、ＰＬＬ回路４６５、位相補間回路４７５、パス・メトリックス・モジュール（pathmetrics module）４８５、およびパス・メモリ４９５が含まれる。ある実施形態で、パス・メモリ４９５と組み合わされたパス・メトリックス・モジュール４８５に、最尤検出器（maximumlikelihood detector）４９０などの最尤検出器と称するアセンブリが含まれる。
【００２４】
読取り／書込みヘッド２００などの読取りヘッドを使用して磁気テープから情報を読み取る時に、その情報を含む波形が形成される。第１波形が、通信リンク４１０を使用して等化器４１５に供給される。ある実施形態で、等化器４１５に、有限インパルス応答（「ＦＩＲ」）フィルタが含まれる。そのようなＦＩＲ（finite impulse response）フィルタが、第１波形を整形して、第２信号を作る。
【００２５】
等化器４１５で形成された第２信号は、通信リンク４２０を使用してミッドリニア・フィルタ４２５に供給される。ミッドリニア・フィルタ４２５は、サンプル・セルの中央で、等化された信号の値を判定する。ミッドリニア・フィルタ４２５は、等化された信号とサンプル・セルの中央での等化された信号の値を含む第３信号を作る。
【００２６】
ミッドリニア・フィルタ４２５で形成された第３信号が、通信リンク４３０を介してサンプル補間回路４３５に供給される。サンプル補間回路４３５は、ミッドリニア・フィルタ４２５から第３信号を受け取り、ＰＬＬ回路４６５の出力を使用して、同期サンプリング時（synchronous sample time）での等化された信号を推定する。同期サンプリング時間とは、ビット・セル・クロックが到着する時を意味する。ＰＬＬ回路４６５が、この時刻を供給する。サンプル補間回路４３５は、１つまたは複数の第４同期信号を供給する。
【００２７】
サンプル補間回路４３５によって形成された１つまたは複数の第４ディジタル同期信号が、通信リンク４４０を介して利得制御モジュール４４５に供給される。利得制御モジュール４４５は、１つまたは複数の第４信号の振幅を調整して、最尤検出器４９０によって要求されるプリセット・レベルにセットされた振幅を有する１つまたは複数の第５信号を形成する。図示の実施形態では、最尤検出器４９０には、パス・メトリックス・モジュール４８５およびパス・メモリ４９５が含まれる。１つまたは複数の第５信号が、通信リンク４８０を介して最尤検出器４９０に供給される。最尤検出器の出力は、通信リンク４９２上のデータおよび通信リンク４９３上のデータ有効信号である。
【００２８】
図４の読取りチャネルには、位相誤差ジェネレータ４５５、ＰＬＬ回路４６５、および位相補間回路４７５を含むフィードバック・ループが含まれる。利得制御モジュール４４５によって形成される１つまたは複数の第５信号が、通信リンク４５０を介して位相誤差ジェネレータ４５５に供給される。位相誤差ジェネレータ４５５は、１つまたは複数の第５信号の位相を推定し、誤差信号（error signal）を生成し、この誤差信号が、通信リンク４６０を介してＰＬＬ回路４６５に供給される。
【００２９】
位相誤差は、ＰＬＬ回路４６５によって処理され、ＰＬＬ回路４６５は、位相誤差をフィルタリングし、同期ビット・セル境界の位置を判定する。同期ビット・セル境界の位置が、位相補間回路４７５およびサンプル補間回路４３５に、それぞれ通信リンク４７０および４７１を介して供給される。
【００３０】
図５に、ＰＬＬ回路４６５の構成要素を示す。ＰＬＬ回路４６５には、ループ・フィルタ４６７および位相積分器（phase integrator）４６９が含まれる。通信リンク４６８が、ループ・フィルタ４６７と位相積分器４６９を相互接続する。ループ・フィルタ４６７は、位相誤差ジェネレータ４５５によって供給される位相誤差入力をフィルタリングし、全体的なループ応答を制御する。位相積分器４６９は、位相ロック・ループの出力位相および周波数を制御する。
【００３１】
図６に、「ピーク検出」モードまたは獲得モードで使用される従来技術の非同期読取り検出チャネル・アセンブリのアーキテクチャおよびデータ・フローを示す。図６に示された実施形態では、読取りチャネルには、ピーク検出チャネル５１０が含まれ、ピーク検出チャネル５１０に、等化器４１５、トラッキング閾値モジュール５２５、ピーク検出器５３５、およびＰＬＬ回路５６５が含まれる。等化器４１５は、通信リンク５２０を介してトラッキング閾値モジュール５２５に、通信リンク４２０（図４から７）を介してミッドリニア・フィルタ４２５（図４から５）に、第２信号を供給する。トラッキング閾値モジュール５２５は、正負の閾値レベルを導出し、これらの閾値レベルには、平均ピーク・レベルの一部（fraction）が含まれる。トラッキング閾値モジュール５２５は、この閾値を、通信リンク５３０を介して、等化器４１５からの等化された信号と共にピーク検出器５３５に供給する。
【００３２】
ピーク検出器５３５は、データ・ストリーム内の「１」の位置を判定する。「１」が発生するのは、トラッキング閾値モジュール５２５によって供給される、ピークがあり、正負のいずれかのピーク振幅が、正の閾値を超えるか負の閾値未満である場合である。ピーク検出器５３５は、ピークの位置を表す信号およびピーク検出修飾子（qualifier）を、通信リンク５４０を介してＰＬＬ回路５６５に供給する。ＰＬＬ回路５６５は、上述したように、位相補間回路４７５（図４から５）と相互接続される。
【００３３】
図６に示された実施形態では、非同期読取りチャネルには、利得制御モジュール４４５（図４から７）から位相誤差ジェネレータ４５５、ＰＬＬ回路５６５、位相補間回路４７５、およびサンプル補間回路４３５へのフィードバック・ループが含まれない。図６のアーキテクチャでは、高速獲得モードすなわちピーク検出モードが可能になり、ここで、ＰＬＬ回路５６５は、すばやく「ロック」され、利得が調整される。ＰＬＬ回路の「ロック」とは、１つまたは複数のテープ・チャネルから読み取られた情報を含み、個々のデータ・ビットを分離するビット・セル境界を画定する、波形の位相および周波数へのロックを意味する。
【００３４】
図７に、ＰＬＬ回路５６５の構成要素を示す。ＰＬＬ回路５６５には、位相検出器５７１、ループ・フィルタ５７４、および位相積分器５７６が含まれる。位相検出器５７１は、通信リンク５４０を介してピーク検出器５３５から信号を受け取る。位相検出器５７１は、ピークの位相とビット・セルの位相を比較し、誤差信号を生成し、その信号をループ・フィルタ５７４に供給する。ループ・フィルタ５７４は、位相誤差信号をフィルタリングし、その信号を、通信リンク５７５を介して位相積分器５７６に供給する。位相積分器５７６は、位相ロック・ループの出力位相および周波数を制御し、通信リンク５７３を介して位相検出器５７１に信号を供給し、通信リンク４７０を介して位相補間回路４７５に信号を供給する。
【００３５】
図８に、読取り／検出チャネル６００の構成を示す。読取り／検出チャネル６００を使用して、本方法は、トラッキング・モードおよび獲得モードの両方で同時に動作する。読取り／検出チャネル６００には、ピーク検出チャネルおよびＰＲＭＬ（partial response maximum likelihood）ブロックが含まれる。ピーク検出チャネルには、等化器４１５、トラッキング閾値モジュール５２５、ピーク検出器５３５、およびＰＬＬ回路７００が含まれる。ＰＲＭＬブロックには、等化器４１５、ミッドリニア・フィルタ４２５、サンプル補間回路４３５、利得制御モジュール４４５、位相誤差ジェネレータ４５５、位相補間回路４７５、およびＰＬＬ回路７００が含まれる。
【００３６】
図９を参照すると、ＰＬＬ回路７００には、位相検出器５７１、１次ループ・フィルタ７４０、および位相積分器５７６が含まれる。位相検出器５７１は、ピーク検出器５３５から信号を受け取る。位相検出器５７１は、１次ループ・フィルタ７４０に位相誤差信号を供給する。１次ループ・フィルタは、ビット・セル・サイズの推定値を、通信リンク５７５を介して位相積分器５７６に供給する。１次ループ・フィルタ７４０には、複数のレジスタも含まれ、１次ループ・フィルタ７４０は、そのレジスタの情報を、通信リンク７１０および７２０を介して２次ループ・フィルタ７５０に供給する。
【００３７】
１次ループ・フィルタ７４０は、信号獲得に使用される。２次ループ・フィルタ７５０は、トラッキングすなわち、テープ媒体からのデータの読取りに使用される。１次ループ・フィルタ７４０は、第１利得を使用する。２次ループ・フィルタ７５０は、第２利得を使用し、第１利得は、第２利得より大きい。
【００３８】
当業者が理解するように、信号獲得は、テープ・ヘッドが、交番する「１」および「０」を含むパターンを読み取っている間に実行される。そのような信号を、時々、ＶＦＯ信号と称する。そのようなＶＦＯ信号には、ごくわずかな雑音を有する非常に規則的なパターンが含まれる。１次ループ・フィルタ７４０でより高い利得を使用することによって、ＰＬＬ回路７００が、ＶＦＯ信号にすばやくロックできるようになる。「〜にロック」とは、較正信号の周波数および位相の判定を意味し、ここで、較正信号には、ピーク検出チャネルによって供給されるピーク位置情報が含まれる。
【００３９】
２次ループ・フィルタ７５０では、データがテープから読み取られている間に、より低い利得が使用される。データを含む信号は、ＶＦＯ信号より雑音が多い。２次ループ・フィルタ７５０でより低い利得を使用することによって、ＰＲＭＬブロックによって供給される信号内の有効な信号と雑音の区別が容易になる。
【００４０】
２次ループ・フィルタ７５０は、位相誤差ジェネレータ４５５から通信リンク４６０を介して入力信号を受け取る。２次ループ・フィルタは、通信リンク４６８を介して位相積分器４６９に信号を供給する。位相積分器４６９は、位相ロック・ループの出力位相および周波数を制御し、その情報を通信リンク４７０を介して位相補間回路４７５に供給する。
【００４１】
図１０に、磁気テープで使用される通常のタイプのフォーマット設定を示す。図１０を参照すると、磁気テープ８００には、第１端８０１および第２端８０２が含まれる。第１端８０１と第２端８０２の間に、他の領域の中でも、ＤＳＳ領域８１０、ＶＦＯ領域８３０、およびデータ領域８５０が配置されている。
【００４２】
パターン８２０は、通常は、ＤＳＳ領域で符号化される。ＤＳＳ領域８１０は、低い頻度の「１」を有する較正フィールドである。一般に、ユーザ・データは、ＤＳＳ領域８１０内で符号化されない。パターン８４０は、通常は、ＶＦＯ領域で符号化される。ＶＦＯ領域８３０は、交番する「１」および「０」のパターンを含む較正フィールドである。一般に、ユーザ・データは、ＶＦＯ領域８３０内で符号化されない。データ領域８５０に、テープ媒体に符号化されたユーザ・データ８６０が含まれる。
【００４３】
図１１に、較正領域に配置された較正信号を順次検出し、適当な数の有効な較正信号が検出されたかどうかを判定し、次に、ピーク検出ＰＬＬ回路を含むピーク検出読取りチャネルを使用して較正信号の周波数および位相を判定する、従来技術の方法を要約した。図１１を参照すると、ステップ９１０で、従来技術の方法は、有効ＶＦＯ信号閾値を設定する。
【００４４】
ステップ９２０で、テープ・ヘッドがテープのＶＦＯ領域を通過する時に、データ・フロー・ロジック４９７（図６、８）内に配置されたＶＦＯパターン検出器などの１つまたは複数のＶＦＯパターン検出器が、活動化（アクティブに）される。各チャネルに、少なくとも１つのＶＦＯパターン検出器が含まれる。ある実施形態で、データ・フロー・ロジック４９７が、データ記憶装置に配置されたコントローラ１３６（図１、３）／１４６（図１、３）などのコントローラ内に配置される。
【００４５】
ステップ９３０で、第（ｉ）読取りチャネルに配置された第（ｉ）ＶＦＯパターン検出器が、ＶＦＯ信号を認識する。従来技術の方法は、ステップ９３０からステップ９４０に推移し、ここで、有効なＶＦＯフィールドが読み取られつつあることを示す信号すなわち第（ｉ）有効ＶＦＯ信号を生成する。各チャネルが、そのような信号を生成し、その信号をデータ・フロー・ロジックに供給する。データ・フロー・ロジック内で投票（voting）プロセスが行われて、ＰＬＬへの獲得信号を活動化するかどうかが決定される。
【００４６】
従来技術の方法では、ステップ９５０で、有効なＶＦＯ領域を検出したチャネルの数が、ステップ９１０で事前に決定された閾値を超えるかどうかを判定する。ステップ９５０で、有効なＶＦＯ領域を検出したチャネルの数が事前に決定された閾値を超えると判定される場合に、この方法は、ステップ９５０からステップ９６０に推移し、獲得信号線がアサートされ、図６の読取りチャネルなどのピーク検出読取りチャネルに配置されたＰＬＬ５６５（図６、７）などのＰＬＬが、ＶＦＯパターンの位相および周波数の獲得を開始する。ステップ９７０で、ステップ９６０で判定された位相および周波数と、図４のトラッキング・アーキテクチャなどのトラッキング・モードで構成された読取りチャネルと、ＰＬＬ４６５（図４、５）とを使用して、テープ記憶媒体に符号化された情報を読み取る。
【００４７】
したがって、この図１１の従来技術の方法には、順次動作すなわち、ＶＦＯ投票とそれに続くＶＦＯ信号獲得が含まれる。この順次動作は、延長されたＶＦＯ領域を必要とする。その一方で、ＶＦＯ投票および信号獲得を同時に実行できる場合には、ＶＦＯ領域の長さを減らすことができる。ＶＦＯ領域の長さを減らすことによって、必ずユーザ・データのために使用可能なテープの量が増える、すなわち、必ずテープの有用な容量が増える。
【００４８】
図１２に、本方法のステップを要約した。図１２を参照すると、ステップ１０１０で、有効ＶＦＯ信号閾値を設定する。ある実施形態で、ステップ１０１０の有効ＶＦＯ信号閾値が、テープ・ドライブ１３０（図１、３）などのデータ記憶装置に配置されたファームウェアにおいてセットされる。ある実施形態で、ステップ１０１０の有効ＶＦＯ信号閾値が、テープ・ドライブ１３０などのデータ記憶装置に配置された、コントローラ１３６（図１、３）などのコントローラ内に配置されたファームウェアにおいてセットされる。ある実施形態で、ステップ１０１０の有効ＶＦＯ信号閾値が、ホスト・コンピュータ３９０（図１、３）などのホスト・コンピュータに配置されたファームウェアにおいてセットされる。ある実施形態で、ステップ１０１０の有効ＶＦＯ信号閾値が、データ記憶検索システム１００などのデータ記憶検索システムに配置されたコントローラ１６０などのライブラリ・コントローラに配置されたファームウェアにおいてセットされる。
【００４９】
ステップ１０２０で、テープ媒体が、テープ・ヘッド２００などのテープ・ヘッドを横切って動かされる。テープ・ヘッド２００に配置された各読取り／書込み装置が、読取り／検出チャネル６００の１つに相互接続される。したがって、（Ｎ）個の読取り／書込み要素を含むテープ・ヘッドが、（Ｎ）個までの読取りチャネル６００に相互接続される。
【００５０】
本方法は、ステップ１０２０からステップ１０３０に推移し、テープ・ヘッドがテープのＶＦＯ領域を通過したので、データ・フロー・ロジック４９７（図６、８）に配置されたＶＦＯパターン検出器などの１つまたは複数のＶＦＯパターン検出器が、活動化される。各チャネルに、少なくとも１つのＶＦＯパターン検出器が含まれる。ある実施形態で、データ・フロー・ロジック４９７が、データ記憶装置に配置されたコントローラ１３６／１４６などのコントローラ内に配置される。ステップ１０３０で、第（ｉ）読取りチャネルに配置された第（ｉ）ＶＦＯパターン検出器が、第（ｉ）有効ＶＦＯ信号を認識するが、この（ｉ）は、１以上（Ｎ）以下である。
【００５１】
本方法は、ステップ１０３０から、ステップ１０４０およびステップ１０５０の両方に推移する。ステップ１０４０で、第（ｉ）有効ＶＦＯフィールドが検出されつつあることを示す信号すなわち第（ｉ）有効ＶＦＯ信号を生成する。（Ｎ）個のチャネルのそれぞれが、そのような信号を生成し、その信号をデータ・フロー・ロジック４９７に供給する。それと同時に、ステップ１０５０で、第（ｉ）読取り／検出チャネル６００が、第１ＰＬＬ構成要素７０１を使用して、第（ｉ）ＶＦＯ信号の周波数および位相を判定する。
【００５２】
ステップ１０４０および１０５０は、ステップ１０６０に推移し、ここで、有効ＶＦＯ領域を検出するチャネルの数が、ステップ１０１０の事前に設定された閾値を超えるかどうかを判定する。ステップ１０６０において、有効ＶＦＯ領域を検出するチャネルの数が事前に設定された閾値を超えると判定する場合に、ステップ１０６０からステップ１０７０に推移し、ここで、この方法は、獲得ＰＬＬ構成要素７０１（図９）のレジスタ内容をトラッキングＰＬＬ構成要素７０２（図９）にロードする。
【００５３】
図９をもう一度参照すると、１次ループ・フィルタ７４０に、複数の１次ループ・フィルタ・データ・レジスタ７４５が含まれる。２次ループ・フィルタ７５０に、複数の２次ループ・フィルタ・データ・レジスタ７５５が含まれる。ステップ１０７０で、１次ループ・フィルタ・データ・レジスタ７４５の内容が、通信リンク７１０および７２０を介して２次ループ・フィルタ・データ・レジスタ７５５にロードされる。位相積分器５７６に、第１位相積分器データ・レジスタ７６５が含まれる。位相積分器４６９に、第２位相積分器データ・レジスタ７７５が含まれる。ステップ１０７０で、第１位相積分器データ・レジスタ７６５の内容が、通信リンク７３０を介して第２位相積分器データ・レジスタ７７５にロードされる。
【００５４】
もう一度図１２を参照すると、本方法は、ステップ１０７０からステップ１０８０に推移し、読取り／検出チャネル６００（図８）および第２ＰＬＬ構成要素７０２（図９）を使用して、テープ媒体に符号化された情報を読み取る。
【００５５】
ある実施形態で、図１２に示された個々のステップを、組み合わせるか、除去するか、順序を変えることができる。
【００５６】
本出願人の発明に、読取り／検出チャネル６００および図１２のステップを使用して、テープ情報記憶媒体から較正情報を読み取ると同時に複数の有効な較正信号を獲得するコンピュータ可読プログラム・コードが配置されたコンピュータ可読媒体１３２（図３）／１４２（図３）などのコンピュータ使用可能媒体を含むシステムが含まれる。本出願人の発明に、さらに、読取り／検出チャネル６００および図１２のステップを使用して、テープ情報記憶媒体から較正情報を読み取ると同時に複数の有効な較正信号を獲得するコンピュータ可読プログラム・コードを実施するプログラム可能コンピュータ・プロセッサと共に使用可能なコンピュータ・プログラム記録媒体１３４（図３）／１４４（図３）などのコンピュータ・プログラム記録媒体が含まれる。そのようなコンピュータ・プログラム記録媒体は、磁気ディスク、磁気テープ、または他の不揮発性記憶装置などの１つまたは複数の記憶装置に保管されたプログラム・コードとして実施することができる。
【００５７】
本発明の好ましい実施形態を、詳細に示したが、請求項に記載の本発明の範囲から逸脱しない修正形態および適応を、当業者が思い浮かべることができることは明白である。
【図面の簡単な説明】
【００５８】
【図１】データ記憶検索システムの第１実施形態を示す透視図である。
【図２】磁気テープ・ヘッドのトラック・レイアウトを示すブロック図である。
【図３】データ記憶検索システムの構成要素を示すブロック図である。
【図４】トラッキング・モードで使用される従来技術の読取りチャネル・アセンブリのアーキテクチャを示すブロック図である。
【図５】図４の読取りチャネル内のＰＬＬ回路を示すブロック図である。
【図６】ピーク検出モードまたは獲得モードで使用される時の従来技術の読取りチャネル・アセンブリのアーキテクチャを示すブロック図である。
【図７】テープ記憶媒体に符号化された図６の情報の読取りチャネル内のＰＬＬ回路を示すブロック図である。
【図８】読取りチャネル・アセンブリのアーキテクチャを示すブロック図である。
【図９】読取りチャネルのＰＬＬ回路を示すブロック図である。
【図１０】磁気テープ記憶媒体で使用される通常のフォーマット設定を示すブロック図である。
【図１１】複数の較正信号を順次検出し、その後、この較正信号の周波数および位相を判定する従来技術の方法を要約して示す流れ図である。
【図１２】複数の有効な較正信号を検出すると同時にその有効な較正信号のうちの１つまたは複数の周波数および位相を判定する、方法のステップを要約して示す流れ図である。
【符号の説明】
【００５９】
４１５  等化器
４２５  ミッドリニア・フィルタ
４３５  サンプル補間回路
４４５  利得制御モジュール
４５５  位相誤差ジェネレータ
４７５  位相補間回路
４８５  パス・メトリックス・モジュール
４９０  最尤検出器
４９５  パス・メモリ
５１０  ピーク検出チャネル
５２５  トラッキング閾値モジュール
５３５  ピーク検出器
７００  ＰＬＬ回路
【図１】
2005116158.tif 000003
【図２】
2005116158.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2005116158.tif 000010
【図９】
2005116158.tif 000011
【図１０】
2005116158.tif 000012
【図１１】
2005116158.tif 000013
【図１２】
2005116158.tif 000014