(57)【要約】【課題】  ＩＥ効果を維持しながら、破壊耐量が改善された半導体装置を提供する。【解決手段】  ダミーセル領域ＤＣを有するＩＥＧＴ１において、ダミーのベース層１８の表面層に狭小な第２のエミッタ層３２を選択的に形成し、この第２のエミッタ層３２とビアコンタクト３０を介してベース層１８をエミッタ電極２８に接続し、かつ、第２のエミッタ層３２とビアコンタクト３０の形状でフローティング抵抗３４の抵抗値を調整する。【選択図】  図２
2005203550.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型のドリフト層と、
前記ドリフト層上に配設された第２導電型のコレクタ層と、
前記コレクタ層上に配設されたコレクタ電極と、
前記ドリフト層上の前記コレクタ層から離隔した領域に配設された第２導電型のベース層と、
前記ベース層の表面から前記ドリフト層内に達するように互いに間隔をおいて形成され、前記ベース層をメインセル領域とダミーセル領域に分割する複数のトレンチと、
前記メインセル領域内で前記トレンチに沿って前記ベース層の表面層に選択的に形成された第１導電型の第１のエミッタ層と、
前記複数のトレンチのうち、前記メインセル領域を挟むトレンチ内にゲート絶縁膜を介して形成されたゲート電極と、
前記メインセル領域の前記ベース層および前記第１のエミッタ層の上に配設されたエミッタ電極と、
前記ダミーセル領域の前記ベース層の表面層に散在するように選択的に形成され、その表面積が前記第１のエミッタ層よりも小さい第１導電型の第２のエミッタ層と、
を備える半導体装置。
【請求項２】
第１導電型のドリフト層と、
前記ドリフト層上に配設された第２導電型のコレクタ層と、
前記コレクタ層上に配設されたコレクタ電極と、
前記ドリフト層上の前記コレクタ層から離隔した領域に配設された第２導電型のベース層と、
前記ベース層の表面から前記ドリフト層内に達するように互いに間隔をおいて形成され、前記ベース層をメインセル領域とダミーセル領域に分割する複数のトレンチと、
前記メインセル領域内で前記トレンチに沿って前記ベース層の表面層に選択的に形成された第１導電型の第１のエミッタ層と、
前記複数のトレンチのうち、前記メインセル領域を挟むトレンチ内にゲート絶縁膜を介して形成されたゲート電極と、
前記メインセル領域の前記ベース層および前記第１のエミッタ層の上に配設されたエミッタ電極と、
前記ダミーセル領域内の前記ベース層の表面層に選択的に形成された第２のエミッタ層と、
を備える半導体装置であって、
前記ダミーセル領域の前記ベース層と前記エミッタ電極との間のフローティング抵抗の抵抗値は、装置のターンオンに際してゲート・エミッタ間印加電圧によりゲート・コレクタ間にゲート電荷を充電する期間において、ゲートの負性容量によりゲート・エミッタ間電圧の上昇を生じさせる抵抗値よりも小さくなるように調整される、
半導体装置。
【請求項３】
前記第２のエミッタ層に接して設けられ、前記第２のエミッタ層を介して前記ダミーセル領域の前記ベース層を前記エミッタ電極に接続するビアコンタクトをさらに備え、
前記フローティング抵抗の抵抗値は、前記第２のエミッタ層と前記ビアコンタクトの形状により調整されることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記メインセル領域の前記ドリフト層は、前記第１のエミッタ層側でピークとなるキャリア濃度分布を有することを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
前記メインセル領域の前記ドリフト層は、装置のターンオン時において第２導電型のキャリアが前記トレンチの底面およびその近傍に蓄積するように十分に狭い電流通路を形成し、
前記第２のエミッタ層は、装置のターンオン時において前記エミッタ電極から前記ドリフト層への第１導電型のキャリアの注入効率に影響を与えない程度に第２導電型のキャリアを前記エミッタ電極へ伝導させる電流経路を形成することを特徴とする請求項４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えば電力用スイッチング素子に適した絶縁ゲート型バイポーラトランジスタを対象とする。
【背景技術】
【０００２】
電力用半導体装置の分野では、高耐圧・大電流化に加えて低オン電圧とターンオフ損失の低減が強く要求されている。このような要求に応えるため、ＩＧＢＴ（Insulated Gate Bipolar Transistor）をさらに改良したＩＥＧＴ（Injected Enhanced Gate Transistor）が開発されている。
【０００３】
ＩＥＧＴとは、ｎ型ベース層のエミッタ側にキャリア濃度のピークを持たせ、正孔を蓄積させてターンオン時にエミッタ電極からの電子の注入効率を高めることにより、低いオン抵抗を実現した電力用半導体素子をいう。
【０００４】
図１１は、従来の技術によるトレンチ構造の縦型ＩＥＧＴの一例を示す断面図である。同図に示すＩＥＧＴ９０において、ｎ型ドリフト層（本例におけるｎ型ベース層）１００の一方側にｎ型バッファ層１１２を介してｐ型コレクタ層１１４が設けられている。ｎ型ドリフト層１００の他方側には、ｐ型不純物拡散層が設けられ、このｐ型不純物拡散層の表面からｎ型ドリフト層１００内の領域に達するように複数のトレンチＴＲが所定間隔で形成され、これにより、ｐ型不純物拡散層がメインセル領域ＭＣとダミーセル領域ＤＣに分割され、それぞれｐ型メインベース層１１６とｐ型ダミーベース層１１８を構成する。
【０００５】
メインセル領域ＭＣのｐ型メインベース層１１６の表面層には、ｎ型エミッタ層１２４が選択的に形成される。ダミーセル領域ＤＣのｐ型ダミーベース層１１８の表面は絶縁膜１３２で覆われており、ｐ型ダミーベース層１１８の電位はフローティングの状態になるよう設計されている。
【０００６】
ｐ型コレクタ層１１４の上にはコレクタ電極１２６が設けられている。ｐ型メインベース層１１６およびｎ型エミッタ層１２４の上にはエミッタ電極１２８が設けられ、ｎ型エミッタ層１２４に接続される。各トレンチ内は、ゲート絶縁膜１２０を介してゲート電極１２２が埋め込まれるように配設される。これらの構造により、メインセル領域ＭＣ内には、ｐ型メインベース層１１６をチャネル領域としてｎ型エミッタ層１２４をｎ型ドリフト層１００に選択的に接続する電子注入用のｎ型チャネルＭＯＳＦＥＴが形成される。
【０００７】
図１１に示すＩＥＧＴ９０では、メインセル領域ＭＣのドリフト層１００はエミッタ電極１２８の側でピークとなるキャリア濃度分布を有し、これにより、ｎ型ドリフト層１００とエミッタ電極１２８とをつなぐ十分に狭い電流通路が形成される。このため、ＩＥＧＴ９０のオン状態において、ｎ型ドリフト層１００からメインセル領域ＭＣのｐ型メインベース層１１６を介してエミッタ電極１２８へ向かう正孔の流れに対して抵抗が増加し、エミッタ電極１２８への正孔の排出が制限される。これにより、ｎ型エミッタ層１２４からｎ型ドリフト層１００への電子の注入効率が向上し、ｎ型ドリフト層１００の伝導度変調が促進され、低オン電圧がもたらされる。
【特許文献１】特開２０００−４０９５１号公報
【特許文献２】特開２００３−２０４０６６号公報
【特許文献３】特開号公報
【非特許文献１】IEEE DEVICE LETTERS, VOL. 18, pp 121 - 123
【非特許文献２】I. Omura et al., IEEE Trans. Electron Devices, Vol.46, pp237 - 244, 1999
【非特許文献３】I. Omura et al., Proceedings of ISPSD'2000, pp.25 - 28, 2000
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、従来のＩＥＧＴには、いわゆる負性容量によりゲート電圧がオーバーシュートを起こし、ターンオン時の電圧変化率ｄＶ／ｄｔが制御できなくなるおそれがある、という問題があった。この点を図１２および図１３を参照しながら説明する。なお、以下の各図において、同一の部分には同一の参照番号を付し、その重複説明は、必要な場合に限り行なう。
【０００９】
図１２は、実験により得られた、従来のＩＥＧＴのターンオン時の電圧および電流波形の一例を示すグラフである。同図において、Ｖgeはゲート・エミッタ間電圧、Ｖceはコレクタ・エミッタ間電圧、Ｉc はコレクタ電流を示す。
【００１０】
この実験において、ＩＥＧＴの耐圧は１２００Ｖ、コレクタ・エミッタ間の印加電圧は６００Ｖ、ゲート抵抗Ｒgは５１Ωとした。また、ｐ型ダミーベース層１１８とエミッタ電極１２８との間の抵抗は１０Ωとした。
【００１１】
図１２に示すように、従来のＩＥＧＴでは、ミラー期間ｔ１〜ｔ２（ゲート・エミッタ間印加電圧によりゲート・コレクタ間を充電する期間）の初期におけるコレクタ・エミッタ間の電圧変化率（ｄＶ／ｄｔ）が約２０ｋＶ／μｓ以上あり、激しく波形が振動した。
【００１２】
図１３は、シミュレーションにより得られた、従来のＩＥＧＴのターンオン時のゲート電荷特性の一例を示すグラフである。同図において、Ｖgeはゲート・エミッタ間電圧、Ｖceはコレクタ・エミッタ間電圧、Ｑgはゲート電荷を示す。また、実線はダイナミック計算により得られた特性、破線はスタティック計算（Ｖce＝０ＶおよびＶce＝６００Ｖ）により得られた特性を示す。シミュレーションにおけるＩＥＧＴの条件は、本シミュレーションのパラメータを除いて、図１２に関して説明したものと同じである。
【００１３】
従来のＩＥＧＴでは、ミラー期間（図１２の期間ｔ１〜ｔ２）におけるゲート・エミッタ間電圧Ｖge（以後、Ｖge(on)と表わす）が、Ｖce＝６００Ｖのスタティック特性でＶgeを上げていくとＱｇが減少するＶge領域内に入っている。この場合、図１３に示すとおり、ダイナミック特性において、Ｑg の波形が激しく振動している。
【００１４】
Ｖgeを上げていくとＱｇが減少する現象は、Ｃg ＝ｄＱg ／ｄＶgeが負になることから負性容量（ゲートの負性容量）と呼ばれている。負性容量は、半導体装置の並列駆動に際し、電流アンバランスを発生させる原因として知られている（例えば、特許文献１および非特許文献１参照）。
【００１５】
図１３のダイナミック特性に見られるように、ミラー期間のゲート・エミッタ間電圧Ｖge(on)が負性容量を示すＶge領域内に入ると、ゲート・エミッタ間電圧Ｖgeが振動する。これにより、短時間でゲート・エミッタ間電圧Ｖgeが上昇してしまう結果、コレクタ電流が急激に通電して大きなｄＶ／ｄｔが発生してしまう。
【００１６】
本願発明者の研究により、このような負性容量によるゲート・エミッタ間電圧Ｖgeのオーバーシュートは、ダミーセル領域におけるｐ型ダミーベース層の電位が完全にはフローティング化していないことに起因することが判明した。
【００１７】
より具体的には、上述した通りｐ型ダミーベース層の電位がフローティング化するように設計しても、寄生構造（例えば、セル端や接合終端部との部分的接続）による寄生抵抗を介してオフ時の電位がゼロ電位近傍で固定されると、ターンオンに際してゲート・エミッタ間電圧Ｖge(on)が閾値電圧Ｖthに達したとたんに、正孔の注入に伴ってｐ型ダミーベース層の電位が急上昇してしまう。これにより、ゲート・エミッタ間電圧Ｖgeがオーバーシュートしてしまう。
【００１８】
この一方、ダミーベース層の全面にエミッタコンタクトを設ければ、上述したｄＶ／ｄｔの制御不能の問題は解消する。しかしながら、その場合は、ＩＥ効果が喪失し、これでは低Ｖce(sat)特性を実現することができない。
【００１９】
上記問題を回避するため、例えば特許文献３に記載された構造を利用すれば、ＩＥ効果を維持したままでダミーベース層の完全フロート化を実現し得る。
【００２０】
しかしながら、特許文献３に記載の構造では、例えば電流容量が異なる場合などにセル長を変更すると、これに応じて当該構造も変更させなければならない。従って、特許文献３に記載の構造は、単位構造としての汎用性・共通性に欠ける、という問題がある。
【００２１】
本発明は上記事情に鑑みてなされたものであり、その目的は、ダミーセルのダミーベース層における電位の完全フローティング化を実現することにより、ＩＥ効果を維持しながら、破壊耐量が改善された半導体装置を提供することにある。
【課題を解決するための手段】
【００２２】
本発明は、以下の手段により上記課題の解決を図る。
【００２３】
即ち、本発明によれば、
第１導電型のドリフト層と、
上記ドリフト層上に配設された第２導電型のコレクタ層と、
上記コレクタ層上に配設されたコレクタ電極と、
上記ドリフト層上の上記コレクタ層から離隔した領域に配設された第２導電型のベース層と、
上記ベース層の表面から上記ドリフト層内に達するように互いに間隔をおいて形成され、上記ベース層をメインセル領域とダミーセル領域に分割する複数のトレンチと、
上記メインセル領域内で上記トレンチに沿って上記ベース層の表面層に選択的に形成された第１導電型の第１のエミッタ層と、
上記複数のトレンチのうち、上記メインセル領域を挟むトレンチ内にゲート絶縁膜を介して形成されたゲート電極と、
上記メインセル領域の上記ベース層および上記第１のエミッタ層の上に配設されたエミッタ電極と、
上記ダミーセル領域の上記ベース層の表面層に散在するように選択的に形成され、その表面積が上記第１のエミッタ層よりも小さい第１導電型の第２のエミッタ層と、
を備える半導体装置が提供される。
【００２４】
また、本発明によれば、
第１導電型のドリフト層と、
上記ドリフト層上に配設された第２導電型のコレクタ層と、
上記コレクタ層上に配設されたコレクタ電極と、
上記ドリフト層上の上記コレクタ層から離隔した領域に配設された第２導電型のベース層と、
上記ベース層の表面から上記ドリフト層内に達するように互いに間隔をおいて形成され、上記ベース層をメインセル領域とダミーセル領域に分割する複数のトレンチと、
上記メインセル領域内で上記トレンチに沿って上記ベース層の表面層に選択的に形成された第１導電型の第１のエミッタ層と、
上記複数のトレンチのうち、上記メインセル領域を挟むトレンチ内にゲート絶縁膜を介して形成されたゲート電極と、
上記メインセル領域の上記ベース層および上記第１のエミッタ層の上に配設されたエミッタ電極と、
上記ダミーセル領域内の上記ベース層の表面層に選択的に形成された第２のエミッタ層と、
を備える半導体装置であって、
上記ダミーセル領域の上記ベース層と上記エミッタ電極との間のフローティング抵抗の抵抗値は、装置のターンオンに際してゲート・エミッタ間印加電圧によりゲート・コレクタ間にゲート電荷を充電する期間において、ゲートの負性容量によりゲート・エミッタ間電圧の上昇を生じさせる抵抗値よりも小さくなるように調整される、
半導体装置が提供される。
【発明の効果】
【００２５】
本発明によれば、ＩＥ効果による低Ｖce(sat)特性を損なうことなく、コレクタ・エミッタ間の電圧変化率（ｄＶ／ｄｔ）を高精度で制御できる半導体装置が提供される。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の実施の形態について図面を参照しながら説明する。なお、以下の説明において、第１導電型としてｎ型、第２導電型としてｐ型が使用される。
【００２７】
（第１の実施の形態）
図１は、本発明にかかる半導体装置の第１の実施の形態の概略構成を示す平面図である。図２は、図１のＢ−Ｂ線に沿った断面図であり、図３は、図１のＡ−Ａ切断線からみた断面斜視図である。
【００２８】
本実施形態のＩＥＧＴ１は、図２の断面図に示すように、ｎ型ドリフト層（ｎ型ベース層）１０と、ｎ型バッファ層１２と、ｐ型コレクタ層１４と、第１のｐ型ベース層１６と、第２のｐ型ベース層１８と、第１のエミッタ層２４と、第２のエミッタ層３２と、トレンチＴＲと、ゲート絶縁膜２０と、ゲート電極２２と、エミッタ電極２８と、ビアコンタクト３０と、フローティング抵抗３４と、コレクタ電極２６とを備える。
【００２９】
ｐ型コレクタ層１４は、ｎ型ドリフト層１０の一方側にｎ型バッファ層１２を介して配設される。ｎ型ドリフト層１０の他方側には、ｐ型ベース層（１６，１８）が形成され、このｐ型ベース層の表面からｐ型ベース層自身を貫通してｎ型ドリフト層１０内の領域に達するように複数のトレンチＴＲが間隔をおいて設けられ、このトレンチＴＲにより、ｐ型ベース層の表面領域でメインセル領域ＭＣとダミーセル領域ＤＣが画定され、ｐ型ベース層が各領域で第１のベース層１６と第２のベース層１８にそれぞれ分割される。なお、共通のｐ型ベース層をこのようにトレンチＴＲにより分割する方法の他、第１のｐ型ベース層１６と第２のｐ型ベース層１８とを別々の層として形成することもできる。
【００３０】
第１のエミッタ層２４は、ｐ型ベース層１６の表面層に選択的に形成される。メインセル領域ＭＣ内で対向する第１のエミッタ層２４の表面の一部と、対向するこれらの第１のエミッタ層２４に挟まれた第１のベース層１６の表面とに接するように、エミッタ電極２８が配設される。
【００３１】
ゲート電極２２は、トレンチＴＲ内でゲート絶縁膜２０に覆われるように形成される。また、コレクタ電極２６は、コレクタ層１４に接するように配設される。
【００３２】
第２のエミッタ層３２は、本実施形態のＩＥＧＴ１の特徴点の一つであり、ダミーセルＤＣ領域内の第２ベース層１８の表面層に狭小な孤立パターンの形態で（図１参照）選択的に形成される。本実施形態において第２のエミッタ層３２は、図３の断面斜視図にも示されるように、それぞれが一端でトレンチＴＲに接し、互いに対向して対をなすように形成される。第２のエミッタ層３２は、装置のターンオン時において、エミッタ電極２８からｎ型ドリフト層１０への電子の注入効率に影響を与えない程度に正孔をエミッタ電極２８へ伝導させる電流経路を形成する。
【００３３】
ビアコンタクト３０は、図３にも示すように、第２のエミッタ層３２と第２のベース層１８の表面領域のうち第２のエミッタ層３２に挟まれた領域（エミッタコンタクト領域Ｒｅｃ２）に接するように配設され、第２のベース層１８とエミッタ電極２８とを電気的に接続する。ビアコンタクト３０は、エミッタ層３２とともにフローティング抵抗３４を構成する。従って、フローティング抵抗３４の抵抗値は、エミッタ層３２とビアコンタクト３０の形状により調整される。
【００３４】
図４は、実験により得られた、本実施形態のＩＥＧＴ１のターンオン時の電圧および電流波形を示すグラフである。この実験に供した本実施形態のＩＥＧＴ１において、その耐圧は１２００Ｖ、コレクタ・エミッタ間の印加電圧は６００Ｖ、ゲート抵抗Ｒgは５１Ωとした。
【００３５】
図４に示すように、本実施形態のＩＥＧＴ１では、ビアコンタクト３０を介して第２ベース層１８がエミッタ電極２８に接続されているので、オフ時においてもベース層１８の電位が０に固定されず、第２ベース層１８中の第２エミッタ層３２下部の領域によりターンオン時にダミーセル領域ＤＣ内に部分的なチャネル領域が形成される。このため、ミラー期間ｔ１〜ｔ２の初期におけるｄＶ／ｄｔが約５ｋＶ／μｓ以下に低減され、波形振動も抑えられた。この点、従来技術でのＩＥＧＴにおいて電圧変化率（ｄＶ／ｄｔ）が約２０ｋＶ／μｓ以上で波形も激しく振動した点と対照的である（図１２参照）。
【００３６】
図５は、シミュレーションにより得られた、ＩＥＧＴ１のターンオン時のゲート電荷特性の一例を示すグラフである。シミュレーションにおけるＩＥＧＴの条件は、本シミュレーションのパラメータを除いて、図４に関して説明したものと同じである。
【００３７】
本実施形態のＩＥＧＴ１では、負性容量を示すＶgeの領域が高電圧側にシフトし、この領域内にＶge(on)が入っていない。この場合、ダイナミック特性において、Ｑg の波形の振動は殆ど見られない。この点、従来技術のＩＥＧＴにおいてＶge(on)が負性容量を示すＶge領域内に入っており、ダイナミック特性においても、Ｑg の波形が激しく振動している点と対照的である（図１３参照）。
【００３８】
本実施形態において、フローティング抵抗３４の抵抗値Ｒfloatは、第２のｐ型ベース層１８の表面層に孤立パターンの形態で部分的に形成された第２のｎ型エミッタ層３２とビアコンタクト３０の形状で調整される。抵抗値Ｒfloatが適切な値に調整されることにより、Ｖge(on)が負性容量を示すＶge領域内に入ることが防止され、ＩＥ効果を維持しながら、Ｖgeの振動とそれに起因する高ｄＶ／ｄｔを防止することができる。
【００３９】
図６（ａ）、（ｂ）は、シミュレーションにより得られた、フローティング抵抗３４の抵抗値Ｒfloatに対するｄＶ／ｄｔおよびオン電圧の関係、並びにＲfloatに対する負性容量を示すＶgeの範囲ＮＣＲおよびオン電圧との関係をそれぞれ示すグラフである。同図において、Ｖce(sat) はオン状態におけるコレクタ・エミッタ間電圧（飽和電圧）、Ｖge(on)はミラー期間中の非振動時のゲート・エミッタ間電圧、Ｖthはゲートしきい値電圧をそれぞれ示す。シミュレーションにおけるＩＥＧＴの条件は、本シミュレーションのパラメータを除いて、図４に関して説明したものと同じである。フローティング抵抗３４の抵抗値Ｒfloatの望ましい範囲は、図６（ａ）において、Ｖce(sat) が低く且つｄＶ／ｄｔが小さい範囲である。この実験条件では、Ｒfloatの望ましい範囲は約０．３〜３Ωとなる。
【００４０】
図６（ｂ）に示すように、フローティング抵抗３４の抵抗値Ｒfloatが高くなるほど、負性容量を示すＶgeの範囲ＮＣＲ１〜ＮＣＲ６の値は低くなる。Ｒfloatが５Ω以上のＮＣＲ３〜ＮＣＲ６では、それ等の範囲がＶge(on)と重なり、またはＶge(on)の下に位置する。これは、ミラー期間のＶge(on)が負性容量を示すＶge領域内に入ることを意味する。従って、Ｖgeが振動し、短時間でＶgeが上昇してしまう結果、コレクタ電流が急激に通電して大きなｄＶ／ｄｔが発生するという問題が生じる。
【００４１】
この一方、本実施形態におけるＶgeの範囲は、Ｒfloatが３Ω以下のＮＣＲ１、ＮＣＲ２に属し、これらの範囲はＶge(on)よりも上に位置する。この場合、Ｖgeは負性容量の影響を受ける前にターンオン状態に至るので、Ｖgeのオーバーシュートが防止され、ｄＶ／ｄｔが適切な値に制御される。
【００４２】
このように、本実施形態のＩＥＧＴ１によれば、ＩＥ効果によるＶce(sat)特性を損なうことなく、ｄＶ／ｄｔの制御性に優れた半導体素子が提供される。
【００４３】
（第２の実施の形態）
図７は、本発明にかかる半導体装置の第２の実施の形態の概略構成を示す平面図である。同図に示すＩＥＧＴ３は、ダミーセル領域ＤＣの第２ベース層１８の表面層において、ダミーセル領域ＤＣを画定するトレンチＴＲにその両端が接するように島状に形成された第２エミッタ層３８を備え、ダミーセル領域ＤＣにおける、エミッタ電極２８とのビアコンタクトのコンタクト領域Ｒｅｃ４は、第２エミッタ層３８の上面中央とその周辺箇所だけで構成される。ＩＥＧＴ３のその他の構成は、図１に示すＩＥＧＴ１と実質的に同一である。
【００４４】
このような島状の第２エミッタ層３８でエミッタコンタクトをとる場合でも、本実施形態のＩＥＧＴ３は、上述した第１の実施形態と同様に機能し、同様の効果を奏する。
【００４５】
（第３の実施の形態）
図８は、本発明にかかる半導体装置の第３の実施の形態の概略構成を示す平面図である。同図に示すＩＥＧＴ４は、図１に示すＩＥＧＴ１と同様に、それぞれの一端がトレンチＴＲに接し対をなすように互いに対向する孤立パターンの形態で第２ベース層１８の表面層に選択的に形成された第２のエミッタ層３２を備える。この一方、図示しないビアコンタクトを介して、メインセル領域ＭＣにおけるエミッタコンタクトと同様のコンタクト領域Ｒｅｃ４０で第２エミッタ層３２および第２ベース層１８がエミッタ電極２８に接続される。
【００４６】
このような形状によっても、本実施形態のＩＥＧＴ４は、上述した第１の実施形態と同様の作用・効果を奏する。
【００４７】
（第４の実施の形態）
図９は、本発明にかかる半導体装置の第４の実施の形態の概略構成を示す平面図である。同図に示すＩＥＧＴ５は、図７に示すＩＥＧＴ３と同様の形状で第２ベース層１８の表面層に配置された第２エミッタ層３８を備え、前述した第３の実施形態のＩＥＧＴ４と同様のコンタクト領域Ｒｅｃ４０で第２エミッタ層３２および第２ベース層１８が、図示しないビアコンタクトを介してエミッタ電極２８に接続される。
【００４８】
このような形状によっても、本実施形態のＩＥＧＴ４は、上述した第１の実施形態と同様の作用・効果を奏する。
【００４９】
（第５の実施の形態）
図１０は、本発明にかかる半導体装置の第５の実施の形態の概略構成を示す断面図である。上述した実施形態では縦型のＩＥＧＴ１，３〜５について説明したが、本実施形態では、これらのＩＥＧＴと等価の機能を有する横型の電力用半導体装置の一例を取り上げる。
【００５０】
図１０に示すＩＥＧＴ６は、半導体支持層６４、絶縁層６２、および半導体活性層６０を有するＳＯＩ（Silicon On Insulator）基板上に形成される。活性層６０が高抵抗のｎ型ドリフト（ｎ型ベース層）１０として使用される。図１０の右側には、ｐ型コレクタ層６６およびコレクタ電極６８が配設される。図１０の左側で、ｐ型コレクタ層６６から離隔した領域には、ｎ型ドリフト層１０の上にｐ型ベース層が配設され、このｐ型ベース層の表面からトレンチＴＲが形成され、これにより、ｐ型ベース層がメインセル領域ＭＣの第１ベース層１６およびダミーセル領域ＤＣの第２ベース層１８に分割される。トレンチＴＲの周辺には、図２のＩＥＧＴ１の上側部分と同じ構造が形成される。
【００５１】
図２に示すＩＥＧＴ１では、コレクタ電極２６とエミッタ電極２８とが基板を挟んで配設された縦型の構造であるため、主電流がｎ型ドリフト層１０を縦に流れる。これに対して、図１０に示すＩＥＧＴ６では、コレクタ電極６８とエミッタ電極２８とが基板の同じ側に配設された横型の構造を有するため、主電流はｎ型ドリフト層１０を横に流れる。しかしながら、この点以外では、両装置の動作原理は全く同じである。このように、本発明は縦型のＩＥＧＴのみならず、横型のＩＥＧＴにも適用することができる。
【００５２】
以上、本発明の実施の形態のいくつかについて説明したが、本発明は上記形態に限ることなく、その技術的範囲内で種々変形して適用可能である。
【図面の簡単な説明】
【００５３】
【図１】本発明にかかる半導体装置の第１の実施の形態の概略構成を示す平面図である。
【図２】図１のＢ−Ｂ線に沿った断面図である。
【図３】図１に示す半導体装置のＡ−Ａ切断線からみた断面斜視図である。
【図４】実験により得られた、図１に示すＩＥＧＴのターンオン時の電圧および電流波形の一例を示すグラフである。
【図５】シミュレーションにより得られた、図１に示すＩＥＧＴのターンオン時のゲート電荷特性の一例を示すグラフである。
【図６】（ａ）、（ｂ）は、シミュレーションにより得られた、フローティング抵抗の抵抗値Ｒfloatに対するｄＶ／ｄｔおよびオン電圧の関係、並びにＲfloatに対する負性容量を示すＶgeの範囲ＮＣＲおよびオン電圧との関係をそれぞれ示すグラフである。
【図７】本発明にかかる半導体装置の第２の実施の形態の概略構成を示す平面図である。
【図８】本発明にかかる半導体装置の第３の実施の形態の概略構成を示す平面図である。
【図９】本発明にかかる半導体装置の第４の実施の形態の概略構成を示す平面図である。
【図１０】本発明にかかる半導体装置の第５の実施の形態の概略構成を示す平面図である。
【図１１】従来の技術によるトレンチ構造の縦型ＩＥＧＴの一例を示す断面図である。
【図１２】実験により得られた、従来のＩＥＧＴのターンオン時の電圧および電流波形の一例を示すグラフである。
【図１３】シミュレーションにより得られた、従来のＩＥＧＴのターンオン時のゲート電荷特性の一例を示すグラフである。
【符号の説明】
【００５４】
１，３〜６  ＩＥＧＴ
１０，６０  ｎ型ドリフト層
１２  ｎ型バッファ層
１４，６６  ｐ型コレクタ層
１６  第１のｐ型ベース層
１８  第２のｐ型ベース層
２０  ゲート絶縁膜
２２  ゲート電極
２４  第１のエミッタ層
２６  コレクタ電極
２８，６８  エミッタ電極
３０  ビアコンタクト
３２，３６，３８  第２のエミッタ層
３４  フローティング抵抗
６２  絶縁層
６４  半導体支持層
ＤＣ  ダミーセル
ＭＣ  メインセル
Ｒｅｃ２，Ｒｅｃ４，Ｒｅｃ４０  ビアコンタクトのコンタクト領域
ＴＲ  トレンチ
【図１】
2005203550.tif 000003
【図２】
2005203550.tif 000004
【図３】
2005203550.tif 000005
【図４】
2005203550.tif 000006
【図５】
2005203550.tif 000007
【図６】
2005203550.tif 000008
【図７】
2005203550.tif 000009
【図８】
2005203550.tif 000010
【図９】
2005203550.tif 000011
【図１０】
2005203550.tif 000012
【図１１】
2005203550.tif 000013
【図１２】
2005203550.tif 000014
【図１３】
2005203550.tif 000015
【手続補正書】
【提出日】平成16年8月30日(2004.8.30)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
図１１に示すＩＥＧＴ９０では、メインセル領域ＭＣのドリフト層１００はエミッタ電極１２８の側でピークとなるキャリア濃度分布を有し、これにより、ｎ型ドリフト層１００とエミッタ電極１２８とをつなぐ十分に狭い電流通路が形成される。このため、ＩＥＧＴ９０のオン状態において、ｎ型ドリフト層１００からメインセル領域ＭＣのｐ型メインベース層１１６を介してエミッタ電極１２８へ向かう正孔の流れに対して抵抗が増加し、エミッタ電極１２８への正孔の排出が制限される。これにより、ｎ型エミッタ層１２４からｎ型ドリフト層１００への電子の注入効率が向上し、ｎ型ドリフト層１００の伝導度変調が促進され、低オン電圧がもたらされる。
【特許文献１】特開２０００−４０９５１号公報
【特許文献２】特開２００３−２０４０６６号公報
【非特許文献１】IEEE DEVICE LETTERS, VOL. 18, pp 121 - 123
【非特許文献２】I. Omura et al., IEEE Trans. Electron Devices, Vol.46, pp237 - 244, 1999
【非特許文献３】I. Omura et al., Proceedings of ISPSD'2000, pp.25 - 28, 2000
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
Ｖgeを上げていくとＱｇが減少する現象は、Ｃg ＝ｄＱg ／ｄＶgeが負になることから負性容量（ゲートの負性容量）と呼ばれている。負性容量は、半導体装置の並列駆動に際し、電流アンバランスを発生させる原因として知られている（例えば、非特許文献２および３参照）。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
上記問題を回避するため、例えば特許文献２に記載された構造を利用すれば、ＩＥ効果を維持したままでダミーベース層の完全フロート化を実現し得る。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
しかしながら、特許文献２に記載の構造では、例えば電流容量が異なる場合などにセル長を変更すると、これに応じて当該構造も変更させなければならない。従って、特許文献２に記載の構造は、単位構造としての汎用性・共通性に欠ける、という問題がある。