(57)【要約】【課題】少なくとも５面チャンネル型ＦｉｎＦＥＴトランジスタ及びその製造方法を提供する。【解決手段】ベースと、ベース上に形成された半導体本体であって、本体上で多角形の輪郭を提供する５面またはそれ以上の面を有するチャンネル領域を介して、両側にソース／ドレイン領域を有するように長手方向に配置している半導体本体と、本体のチャンネル領域上にあるゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、からなることを特徴とする多面チャンネル型ＦｉｎＦＥＴトランジスタ。【選択図】図１
2005203798.tif 000002
【特許請求の範囲】
【請求項１】
ベースと、
前記ベース上に形成された半導体本体であって、前記本体上で少なくとも５つの平面を有するチャンネル領域を介して、両側にソース／ドレイン領域を有するように長手方向に配置している半導体本体と、
前記本体のチャンネル領域上にあるゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、からなることを特徴とする少なくとも５面チャンネル型ＦｉｎＦＥＴトランジスタ。
【請求項２】
前記ベースは、
水平部とそれから垂直に延長するピンとを有する逆Ｔ字型の半導体構造と、
前記逆Ｔ字型の半導体構造の水平部上に形成された１つまたはそれ以上の素子分離構造であって、前記ピン上で前記１つまたはそれ以上の素子分離構造内にリセスを限定するように前記ピン上に延長している素子分離構造と、を含み、
前記本体の前記チャンネル領域は前記リセス上に位置しており、
前記半導体本体は前記リセス内で下に延長して、少なくとも一部を満たす柄部を有することを特徴とする請求項１に記載のＦｉｎＦＥＴトランジスタ。
【請求項３】
前記１つまたはそれ以上の素子分離構造内で、前記リセスを少なくとも部分的に満たすように形成された側壁スペーサを更に含み、前記側壁スペーサは、前記ピンの少なくとも一部が前記リセスに露出した状態となるサイズを有することを特徴とする請求項１に記載のＦｉｎＦＥＴトランジスタ。
【請求項４】
前記ピン上に形成された側壁スペーサを更に含むことを特徴とする請求項１に記載のＦｉｎＦＥＴトランジスタ。
【請求項５】
前記チャンネルはストレインされたことを特徴とする請求項１に記載のＦｉｎＦＥＴトランジスタ。
【請求項６】
前記ベースはストレインを誘導する材料を含み、前記半導体本体はストレインされた材料を含むことを特徴とする請求項５に記載のＦｉｎＦＥＴトランジスタ。
【請求項７】
前記半導体本体はストレインされた材料及びストレインを誘導する材料を含むことを特徴とする請求項５に記載のＦｉｎＦＥＴトランジスタ。
【請求項８】
前記チャンネルの断面は少なくとも７つの平面を含むことを特徴とする請求項５に記載のＦｉｎＦＥＴトランジスタ。
【請求項９】
前記ピン上に形成された側壁スペーサを更に含むことを特徴とする請求項８に記載のＦｉｎＦＥＴトランジスタ。
【請求項１０】
前記側壁スペーサは、前記ピンの少なくとも一部が前記リセスに露出した状態となるサイズを有することを特徴とする請求項９に記載のＦｉｎＦＥＴトランジスタ。
【請求項１１】
前記ベースは
垂直に延長しているピンと、上部で前記ピンが延長する肩部とを有するベース半導体構造と、
前記ベース半導体構造上に形成された１つまたはそれ以上の素子分離構造であって、前記ピン上で、前記１つまたはそれ以上の素子分離構造内にリセスを限定するように前記ピン上に延長している素子分離構造と、を含み、
前記本体の前記チャンネル領域は前記リセス上に位置しており、
前記半導体本体は、前記リセス内で下に延長して少なくとも一部を満たす柄部を有することを特徴とする請求項５に記載のＦｉｎＦＥＴトランジスタ。
【請求項１２】
前記ベースは、
ＳＯＩ構造と、
前記ＳＯＩ構造上に形成されたシリコンピンと、を含み、
前記チャンネル領域は前記ピン及びＳＯＩ構造上に形成されることを特徴とする請求項１に記載のＦｉｎＦＥＴトランジスタ。
【請求項１３】
前記チャンネルは少なくとも７つの平面を含むことを特徴とする請求項１２に記載のＦｉｎＦＥＴトランジスタ。
【請求項１４】
前記チャンネルはストレインされたことを特徴とする請求項１２に記載のＦｉｎＦＥＴトランジスタ。
【請求項１５】
前記ベースはストレインを誘導する材料を含み、前記半導体本体はストレインされた材料を含むことを特徴とする請求項１４に記載のＦｉｎＦＥＴトランジスタ。
【請求項１６】
前記半導体本体は、ストレインされた材料及びストレインを誘導する材料を含むことを特徴とする請求項１４に記載のＦｉｎＦＥＴトランジスタ。
【請求項１７】
前記チャンネル領域はシリコンより構成され、
前記少なくとも５つの平面は少なくとも２つの傾斜面を含み、
前記少なくとも２つの傾斜面は、｛１，１，１｝面及び｛３，１，１｝面のうち少なくとも１つを示すことを特徴とする請求項１に記載のＦｉｎＦＥＴトランジスタ。
【請求項１８】
前記チャンネルは、断面で少なくとも７つの平面を有し、
前記少なくとも７つの平面は少なくとも４つの傾斜面を含み、
前記少なくとも４つの傾斜面は｛１，１，１｝面及び｛３，１，１｝面を示すことを特徴とする請求項１７に記載のＦｉｎＦＥＴトランジスタ。
【請求項１９】
前記傾斜面のうち、相互隣接した傾斜面は｛１，１，１｝面及び｛３，１，１｝面が交互に存在することを特徴とする請求項１８に記載のＦｉｎＦＥＴトランジスタ。
【請求項２０】
前記ピン上に形成された側壁スペーサを更に含むことを特徴とする請求項１９に記載のＦｉｎＦＥＴトランジスタ。
【請求項２１】
前記側壁スペーサは、前記ピンのうち少なくとも一部を前記リセスに露出させるサイズを有することを特徴とする請求項１９に記載のＦｉｎＦＥＴトランジスタ。
【請求項２２】
前記チャンネルは少なくとも７つの平面を含み、
前記ベースは、
ＳＯＩ構造と、
前記ＳＯＩ構造上に形成されたシリコンピンと、を含み、
前記チャンネル領域は、前記ピン及びＳＯＩ構造上に形成されていることを特徴とする請求項１に記載のＦｉｎＦＥＴトランジスタ。
【請求項２３】
前記チャンネルは、少なくとも７つの平面を含むことを特徴とする請求項１に記載のＦｉｎＦＥＴトランジスタ。
【請求項２４】
前記ベースは、
水平部とそれから垂直に延長するピンを有する逆Ｔ字型の半導体構造と、
前記半導体構造上に形成された１つまたはそれ以上の素子分離構造であって、前記ピン上で、前記１つまたはそれ以上の素子分離構造内にリセスを限定するように前記ピン上に延長している素子分離構造と、を含み、
前記本体の前記チャンネル領域は前記リセス上に位置しており、
前記半導体本体は、前記リセス内で下に延長して少なくとも一部を満たす柄部を有することを特徴とする請求項２３に記載のＦｉｎＦＥＴトランジスタ。
【請求項２５】
ベースを用意する段階と、
前記ベース上にピンを形成する段階と、
前記ベース上に半導体材料より構成され、チャンネル領域を含む本体をエピタキシャル成長させるが、少なくとも前記チャンネル領域は、前記本体の長手方向に対して交差する断面において、前記ベース上に５つまたはそれ以上の平面を有するように成長させる段階と、
前記半導体本体を長手方向で選択的にドープして、前記チャンネル領域が介されるソース／ドレイン領域を形成する段階と、
前記本体のチャンネル領域上にゲート絶縁膜を形成する段階と、
前記ゲート絶縁膜上にゲート電極を形成する段階と、を含むことを特徴とする請求項２５に記載の少なくとも５面チャンネル型ＦｉｎＦＥＴトランジスタの製造方法。
【請求項２６】
前記本体をエピタキシャル成長させる段階は、
前記本体でストレインされた半導体材料を誘導するために、エピタキシャル成長が発生する雰囲気の材料を変化させる段階を含むことを特徴とする請求項２５に記載のＦｉｎＦＥＴトランジスタの製造方法。
【請求項２７】
前記半導体本体をエピタキシャル成長させる段階は、
前記ピン上にストレインを誘導する半導体材料及び、ストレインされた半導体材料を有する半導体本体を形成する段階を含むことを特徴とする請求項２５に記載のＦｉｎＦＥＴトランジスタの製造方法。
【請求項２８】
前記半導体本体をエピタキシャル成長させる段階は、
ストレインを誘導する半導体材料を含むベースを形成する段階と、
前記ピン上にストレインされた半導体材料を有する半導体本体を形成する段階と、を含むことを特徴とする請求項２５に記載のＦｉｎＦＥＴトランジスタの製造方法。
【請求項２９】
前記ピンを形成する段階は、
半導体基板を用意する段階と、
前記半導体基板上にマスクを形成する段階と、
前記マスク外側の半導体基板にトレンチを形成して、水平部とそれから垂直に延長するピンとを有する逆Ｔ字型半導体構造を形成する段階と、を含み、
前記ベースを形成する段階は、
前記トレンチを満たす素子分離構造を形成する段階と、
前記素子分離構造上にリセスが残ってピン上に位置する構造となるようにマスクを除去する段階と、を含み、
前記本体をエピタキシャル成長させる段階は、
前記ピン上でエピタキシャル成長を開始し、
未完成の本体で前記リセスを埋め込み、
５つまたはそれ以上の平面を有する本体が前記素子分離構造上に存在するように、前記リセスから前記未完成の本体を前記素子分離構造上に拡張させる段階を含むことを特徴とする請求項２５に記載のＦｉｎＦＥＴトランジスタの製造方法。
【請求項３０】
前記ベースを用意する段階は、前記ピン上に側壁スペーサを形成する段階を更に含むことを特徴とする請求項２９に記載のＦｉｎＦＥＴトランジスタの製造方法。
【請求項３１】
前記ベースを用意する段階は、
前記ピンの少なくとも一部を前記リセスに露出させるように、前記側壁スペーサのサイズを決定する段階を更に含むことを特徴とする請求項３０に記載のＦｉｎＦＥＴトランジスタの製造方法。
【請求項３２】
前記ベースを用意する段階は、
半導体基板を用意する段階と、
前記半導体基板上にＢＯＸ構造を形成する段階と、を含み、
前記ピンを形成する段階は、前記ＢＯＸ構造上にピンを位置させる段階を含み、
前記本体のエピタキシャル成長段階は、
前記ピン上でエピタキシャル成長を開始する段階と、
前記本体の５つまたはそれ以上の平面が前記ＢＯＸ構造上に位置するように、未完成の本体を前記ピンから逸脱して前記ＢＯＸ構造上に拡張させる段階と、を含むことを特徴とする請求項２５に記載のＦｉｎＦＥＴトランジスタの製造方法。
【請求項３３】
前記本体はシリコンより構成され、
前記少なくとも５つの平面は少なくとも２つの傾斜面を含み、
前記少なくとも２つの傾斜面は、｛１，１，１｝面及び｛３，１，１｝のうち少なくとも１つを示すことを特徴とする請求項２５に記載のＦｉｎＦＥＴトランジスタの製造方法。
【請求項３４】
前記本体をエピタキシャル成長させる段階は、
前記本体の断面が少なくとも７つの平面を含むように、エピタキシャル成長が発生する温度を変化させる段階を含むことを特徴とする請求項２５に記載のＦｉｎＦＥＴトランジスタの製造方法。
【請求項３５】
前記本体はシリコンより構成され、
前記本体は断面で少なくとも７つの平面を有し、
前記少なくとも７つの平面は少なくとも４つの傾斜面を含み、
少なくとも４つの傾斜面は｛１，１，１｝面及び｛３，１，１｝面を示すことを特徴とする請求項３４に記載のＦｉｎＦＥＴトランジスタの製造方法。
【請求項３６】
前記傾斜面のうち相互隣接した傾斜面は、｛１，１，１｝面及び｛３，１，１｝面が交互に存在することを特徴とする請求項３５に記載のＦｉｎＦＥＴトランジスタの製造方法。
【請求項３７】
ベースと、
前記ベース上に形成された半導体本体であって、前記本体上で多角形の輪郭を提供する５面またはそれ以上の面を有するチャンネル領域を介して、両側にソース／ドレイン領域を有するように長手方向に配置されている半導体本体と、
前記本体のチャンネル領域上にあるゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、からなることを特徴とする多面チャンネル型ＦｉｎＦＥＴトランジスタ。
【請求項３８】
前記多角形の輪郭は、６つまたはそれ以上の面を有することを特徴とする請求項３７に記載の多面チャンネル型ＦｉｎＦＥＴトランジスタ。
【請求項３９】
ベースを用意する段階と、
前記ベース上にピンを形成する段階と、
前記半導体材料より構成され、前記ベース上で多角形の輪郭を提供する５つまたはそれ以上の面を有するチャンネル領域を含む本体を、前記ベース上にエピタキシャル成長させる段階と、
前記半導体本体を長手方向で選択的にドープして、前記チャンネル領域が介されるソース／ドレイン領域を形成する段階と、
前記本体のチャンネル領域上にゲート絶縁膜を形成する段階と、
前記ゲート絶縁膜上にゲート電極を形成する段階と、を含むことを特徴とする少なくとも５面チャンネル型ＦｉｎＦＥＴトランジスタの製造方法。
【請求項４０】
前記多角形の輪郭は、６つまたはそれ以上の面を有することを特徴とする請求項３９に記載の少なくとも５面チャンネル型ＦｉｎＦＥＴトランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及びその製造方法に係り、特に、ＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型トランジスタのチャンネルとして選択的エピタキシャル成長した半導体層を用いるＦＩＮＦＥＴトランジスタ及び、その製造方法に関する。
【背景技術】
【０００２】
集積回路技術において、トランジスタサイズの減少は解決せねばならない永遠の課題である。従来技術に係る１つの方法では、トランジスタサイズを減少させるためにチャンネル長を縮めた。この方法によって、トランジスタの全体占有面積が効果的に減少した。しかし、最小チャンネル長（トランジスタの他の物理的パラメータに対する相対的な長さ）の以下では、短チャンネル効果のような問題が引き起こされた。
【０００３】
それに対応して、従来技術では少なくとも最小チャンネル長を維持しつつ、トランジスタの占有面積を減らし得るトランジスタの構造を開発してきた。その解決策は、シャクトリムシ（ｉｎｃｈｗｏｒｍ）と同様に説明できる。
【０００４】
図５Ａないし図５Ｃは、シャクトリムシ６０２が特異な形態で移動する段階を示した側面図である。図５Ａにおいて、シャクトリムシ６０２の頭６０４及び尻尾６０６は相互近接していることに対し、シャクトリムシ６０２の中間部６０８は上方へ曲がっている（すなわち、略２つ折りになっている）。図５Ｂにおいて、シャクトリムシ６０２は、その頭６０４は前方に移動し、尻尾６０６は図５Ａと同じ位置を保持しており、中間部６０８が図５Ａと比べて水平方向に延長している。図５Ｃにおいて、シャクトリムシ６０２は、その頭６０４が図５Ｂと同じ位置にあり、その尻尾６０６は再び頭６０４に近接して位置している。
【０００５】
占有面積が比較的に大きい従来技術に係るトランジスタ構造は、図５Ｂでのシャクトリムシ６０２の姿勢と類似しており、ここでチャンネルは水平方向に延長しているシャクトリムシ６０２の中間部６０８に対応する。占有面積が比較的に小さい従来技術に係るトランジスタ構造は、図５Ａ及び図５Ｃでのシャクトリムシ６０２の姿勢と類似しており、ここでチャンネルは上方へ曲がっており、２つ折りの中間部６０８に対応する。
【０００６】
図６は、占有面積が比較的に小さい従来技術に係るトランジスタ構造の斜視図である。それは、通例的にＦｉｎＦＥＴと称し、特に、ここではトリプルゲートＦｉｎＦＥＴ ７００と称する。図６で、ＳＥＴはソース領域７０２ａ及びドレイン領域７０２ｃの間で埋め込み酸化膜（Ｂｕｒｉｅｄ Ｏｘｉｄｅ：以下、ＢＯＸ）上に形成されたピン７０２ｂ（図６には示されていないが、図７には示されている）状のチャンネルを備える。前記チャンネル７０４状に対応してゲート電極７０６が形成されており、それらの間にゲート酸化膜７０４が形成されている。
【０００７】
図７は、図６のVII−VII’線の断面に沿って示した従来技術に係るＦｉｎＦＥＴ ７００の断面図である。チャンネルでの転移層がゲート酸化膜７０４の下で比較的に浅く形成される。ピン状のチャンネル７０４のゲート電極７０６の理想的な効果は、３つの転移層、すなわち、第１転移層７０８ａ、第２転移層７０８ｂ及び第３転移層７０８Ｃが誘導されることである。したがって、ＦｉｎＦＥＴ ７００はトリプルゲートＦｉｎＦＥＴと称する。
【０００８】
図８Ａ及び図８Ｂは、従来技術に係るマルチゲートＦｉｎＦＥＴの製造過程のうち２つの段階を示す断面図である。更に詳細に説明すれば、図８Ａ及び図８ＢはＦｉｎＦＥＴのピンを形成する段階を示す。図８Ａにおいて、シリコン基板２００上に形成されているＢＯＸ構造２１０上にシリコン層２２０が形成されている。そして、酸化膜５１０に形成された開口部を埋め込むようにシリコンプラグ８１０が形成されている。シリコンプラグ８１０は、選択的エピタキシャル成長（Ｓｅｌｅｃｔｉｖｅ Ｅｐｉｔａｘｉａｌ Ｇｒｏｗｔｈ：以下、ＳＥＧ）によって成長する。図８Ｂにおいて、酸化膜５１０上に延長しているプラグ８１０の一部はＣＭＰによって除去された。
【０００９】
また、図７を参照すれば、実質的に、ゲート電極７０６によって誘導される静電界はゲート電極７０６に沿って不均一であり、図７で黒色で表示された領域７１０ａ、７１０ｂのようなコーナーで静電界が集中する傾向がある。結果的に、ゲート電極７０６にはコーナーで転移層が形成される。それによって、コーナーでは両側と比べて限界電圧が低くなり、コーナーで高い電流が流れて、通例的にＦｉｎＦＥＴの不均一なパフォーマンスが得られる。そのような問題点は非特許文献１で指摘された。
【００１０】
従来技術では、コーナーを丸くして前記のようなコーナー現象を緩和させ得ると認識した。それによって、略四角形のコーナーの材料を、例えば、乾式エッチング方法によって除去して、略丸いコーナーを形成しようと努力してきた。そのような試みにもかかわらず、従来技術ではピン７０２ｂの残りの部分に致命的な損傷を与えなくとも、不均一な幅を発生させずにトリプルゲートＦｉｎＦＥＴ ７００（または、ダブルゲートＦｉｎＦＥＴ）の四角形コーナーの材料を除去する技術を開発できなかった。
【非特許文献１】“Ｔｒｉ−Ｇａｔｅ Ｆｕｌｌｙ−Ｄｅｐｌｅｔｅｄ ＣＭＯＳ Ｔｒａｎｓｉｓｔｏｒｓ：Ｆａｂｒｉｃａｔｉｏｎ，Ｄｅｓｉｇｎ ａｎｄ Ｌａｙｏｕｔ”，Ｂ．Ｄｏｙｌｅ ｅｔ ａｌ，Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ，ｐｐ．１３３−１３４，２００２
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明の少なくとも一実施例は、少なくとも５面チャンネル型ＦｉｎＦＥＴトランジスタを提供する。前記ＦｉｎＦＥＴは、ベースと、前記ベース上に形成された半導体本体であって、長手方向を横断する断面で前記ベース上に少なくとも５つの平面を有するチャンネル領域を介して、両側にソース／ドレイン領域を有するように長手方向に配置している半導体本体と、前記本体のチャンネル領域上にあるゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、からなる。
【００１２】
本発明の少なくとも一実施例では、少なくとも５面チャンネル型ＦｉｎＦＥＴトランジスタを形成する方法を提供する。その方法では、ベースを用意する段階と、前記ベース上にピンを形成する段階と、前記ベース上に半導体材料より構成され、チャンネル領域を含む本体をエピタキシャル成長させるが、少なくとも前記チャンネル領域は前記本体の長手方向に対して交差する断面において、前記ベース上に５つまたはそれ以上の平面を有するように成長させる段階と、前記半導体本体を長手方向で選択的にドープして前記チャンネル領域が介されるソース／ドレイン領域を形成する段階と、前記本体のチャンネル領域上にゲート絶縁膜を形成する段階と、前記ゲート絶縁膜上にゲート電極を形成する段階と、を含む。
【００１３】
本発明の他の特徴及び利点について、次の例示的な実施例に関する詳細な説明、添付図面及び特許請求の範囲で更に詳細に説明する。
【発明を実施するための最良の形態】
【００１４】
次いで、本発明の例示的な実施例について添付図面を参照して詳細に説明する。
【００１５】
添付図面のうち従来技術と表示されていない図面は、本発明の実施例を示したものであり、それらは本発明を制限するものと解釈せねばならない。添付図面において、層または領域の相対的な厚さ及び位置は、明確性のために縮少または拡大され得る。すなわち、各図面は正確に縮尺されたものではない。
【００１６】
また、本発明の実施例は、本発明の範囲を逸脱せずに多様な形態に変形及び変更が可能である。したがって、本明細書に記載された実施例は、単に例として提供されたものであり、本発明を制限するためのものではなく、本発明の範囲がここに記載された特定の実施例に限られるものではない。
【００１７】
本発明を開発するに当って、従来技術での次の問題を認識し、それを解決するための方案を確認した。すなわち、従来技術では従来技術に係るＦｉｎＦＥＴで問題となるコーナー効果（すなわち、ピン状チャンネルの略四角コーナーによって発生する効果）を緩和させることは、単にコーナーの略四角形部分の材料を除去するのみで達成できると推定した。現在は、９０゜より更に大きい鈍角でコーナー効果を著しく減少させ得ると認識されている。鈍角によってコーナーを略ラウンド形態とするが、鈍角を実質的に四角形コーナーを有するピンから四角形コーナーの材料を除去する方法で形成せず、ピンを追加的に成長させることで鈍角を形成する。例えば、シリコンをエピタキシャル成長させることで、ピンのコーナー材料を除去してラウンドコーナーを形成する従来技術によって得られた不完全なＦｉｎＦＥＴでのように、他の側面に悪影響をおよぼさずに略ラウンドコーナーを有する所望するピンを形成できる。
【００１８】
本発明の少なくとも一実施例では、半導体材料より構成されるピン状の本体を、例えば、成長方法によって所望する形状に追加的に加工して、ピン状の本体が略ラウンドコーナーを有する多重チャンネル面のＦｉｎＦＥＴを提供し、前記ピン状の本体にチャンネルが形成される。
【００１９】
図１は、本発明の一実施例によって少なくとも５つのチャンネル面を有するＦｉｎＦＥＴトランジスタ１の斜視図である。図２Ａは、本発明の一実施例に係る５面チャンネル形態のＦｉｎＦＥＴトランジスタ１の第１変形例１ａの断面図（図１のII−II’線の断面に対応）である。図２Ｂないし図２Ｅは、それぞれ本発明の他の実施例に係るＦｉｎＦＥＴトランジスタ１の他の変形例１ｘ（ここで、ｘは、ｂ、ｃ、ｄ及びｅを含む）の断面図（図１のII−II’線の断面に対応）である。
【００２０】
トランジスタ１は、基板１０と、素子分離領域１２と、ピン１４（図１には示されていないが、図２Ａには示されている）と、半導体材料からなる本体２０と、を含む。前記本体２０は、略垂直（略水平の素子分離領域１２に対して略垂直）の２つの結晶面２２と、略水平の結晶面２４と、（前記素子分離領域１２に対して）傾斜した結晶面２６と、を有する。また、前記トランジスタ１は、パネル２８（図１には示されていないが、図２Ａには示されている）と、ゲート絶縁膜４０と、ソース／ドレイン領域４４と、ゲート電極５０と、を含む。前記ゲート電極５０は、２つの第１ゲート電極領域５０ａと、２つの第２ゲート電極領域５０ｂと、１つの第３ゲート領域５０ｃと、を有する。
【００２１】
図２Ａにおいて、前記ＦｉｎＦＥＴトランジスタ１ａの本体２０の茸状の部分２０ａには、５面の転移層（すなわち、５つのチャンネル面）が形成される。図２Ａの断面図（及び図２Ｂないし図２Ｅの断面図）において、前記チャンネル２０ａは前記本体２０の長手方向に対して横断して形成されると示されており、ここで前記本体２０はソース／ドレイン領域４４を含む。本体２０の一部２０ａは、５面のヘッド部２７ｐ（ここで、後に付けた“ｐ”は“ｐｅｎｔａ−”の頭文字である）及び柄部２９ａを有する。柄部２９ａは、素子分離領域１２の側壁１２ｌ、１２ｒとピン１４の上面１４ｕとによって限定されるリセス内部を満たすように延長している。本体２０の一部である前記５面のヘッド部２７ｐには、素子分離領域１２の上部に位置する５つの結晶面、すなわち２つの略垂直結晶面２２、１つの略水平結晶面２４及び２つの傾斜結晶面２２がある。５つのゲート電極領域５０ａ、５０ｂ、５０ｃ、５０ｂ、５０ａは、本体２０ａ内の５つの転移領域を発生させ、それは５つのチャンネルで表れる。結晶面２２と結晶面２６との間の鈍角と、結晶面２６と結晶面２４との間の鈍角とは、それぞれ従来技術に係るＦｉｎＦＥＴ ７００でのコーナーで示す９０゜より大きい。したがって、コーナー効果と関連した問題を実質的に減少させ得る。
【００２２】
基板１０は、例えば、｛１００｝バルクＳｉ、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＰ、ＧａＡｓ、ＳｉＣ、ＳｉＧｅＣ、ＩｎＡｓ及びＩｎＰから選択される少なくとも１つを含む。半導体本体２０は、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ及びＳｉＧｅＣから選択される少なくとも１つを含み得る（これについては後述する）。ゲート絶縁膜４０は、例えば、ＳｉＯ２、ＳｉＯＮ、Ｓｉ３Ｎ４、ＧｅｘＯｙＮｚ、ＧｅｘＳｉｙＯｚ、高ｋ金属酸化物（例えば、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、ＴｉＯ２、Ｔａ２Ｏ５等）、及びそれらのスタック構造から選択される少なくとも１つを含み得る。そして、ゲート５０は、ドープされたポーリシリコン、金属（例えば、Ａｌ、Ｗ、Ｐｔ等）、金属窒化物（例えば、ＴｉＮ）、金属（例えば、Ｃｏ、Ｎｉ、Ｔｉ、Ｈｆ、Ｐｔ）のシリサイド合金、及びそれらのスタック構造の中から選択される少なくとも１つを含み得る。
【００２３】
図２Ｂは、本発明の他の実施例に係る少なくとも５面チャンネル型ＦｉｎＦＥＴトランジスタ１の他の変形例１ｂの断面図（図１のII−II’線の断面に対応）である。ＦｉｎＦＥＴ １ｂはＦｉｎＦＥＴ １ａと類似しており、したがって、簡略化のために類似性について最小限の説明のみを提供する。例えば、ＦｉｎＦＥＴ １ａの柄部２９ａは、断面が略長方形であるが、ＦｉｎＦＥＴ １ｂの柄部２９ｂはテーパー状になっている。素子分離領域１２の側壁とピン１４の上面１４ｕとによって限定されるリセスを部分的に満たすように、側壁スペーサ６０が形成されている。しかし、上面１４ｕの一部は、側壁スペーサ６０によって覆われておらず、柄部２９ｂの狭い端部によって覆われている。
【００２４】
ＦｉｎＦＥＴ １ａ、１ｂのヘッド部２７ｂの５つの結晶面は、本体２０ａ、２０ｂを、例えば、ＳＥＧによって成長させて得られる。ヘッド部２７ｐの傾斜形態学(ｍｏｒｐｈｏｌｏｇｙ)、すなわち、ミラー指数は｛１００｝面の水平結晶面と、｛３１１｝及び｛１１１｝面の傾斜面とを含み得る。また、５つの結晶面は、図２Ｂ（及び図２Ａ）で略ラウンドコーナーを有するピンに近接する輪郭を形成し、それは従来技術に係るピン７０２ｂとは対照的である。すなわち、前記素子分離領域１２の上で前記ヘッド部２７ｐは、５面またはそれ以上の面を有する多面体輪郭を有する。
【００２５】
図３Ａないし図３Ｈは、本発明の一実施例に係る多様な段階を示す断面図（図２Ｂと同じ斜視図から得られる）であって、ＦｉｎＦＥＴ １ｂを製造する段階を示す図面である。図３Ａで、基板１０を用意する。前記基板１０上に酸化膜１０２を形成する。前記酸化膜１０２上にシリコン窒化膜１０４を形成する。前記層１０２、１０４はマスク層１０５を形成する。また、フォトレジスト（Ｐｈｏｔｏ Ｒｅｓｉｓｔ：以下、ＰＲ）材料を前記マスク層１０５上に蒸着しパターニングしてＰＲパターン１０６を形成する。
【００２６】
図３Ａと図３Ｂとの間で、マスク層１０５は、ＰＲパターン１０６の下部分の以外は全て除去される。その後、ＰＲパターン１０６を除去する。図３Ｂは、その結果物、すなわち、各層の一部１０４ａ及び１０２ａより構成されたマスク１０５ａを示したものである。次いで、図３Ｃで、基板１０の一部を選択的に除去して、基板１０が水平部とそれから垂直に延長するピン１４とを有する逆Ｔ字型となるようにする。その結果、基板１０の水平部上で、ピン１４の両側の周りには１つまたは複数のトレンチＴが形成される。
【００２７】
図３Ｄで、例えば、１つまたは複数のトレンチＴを満たすように物質を蒸着して素子分離領域１２を形成する。また、選択的に、素子分離領域１２及びマスク１０５ａを平坦化することもある。図３Ｅで、マスク１０５ａを、例えば、湿式エッチング方法で除去して、素子分離領域１２及びピン１４の上面によって限定されるリセス１３を残す。
【００２８】
図３Ｆで、素子分離領域１２の露出した側壁及びピン１４の上面に選択的に側壁スペーサ６０を形成する。それは、前記リセス１３内に窒化物または酸化物材料を埋め込んだ後、それを部分的に除去することで行い得る。その残りの埋め込み物質によって側壁スペーサが形成される。
【００２９】
側壁スペーサ６０の間では、ピン１４の上面が露出しており、それは半導体材料の２０ｂ部分（すなわち、本体２０）が、例えば、ＳＥＧによって成長して５つの結晶面を有するヘッド部２７ｐ（結晶面２２、２４、２６を含む）及び柄部２９ｂを形成できるシードとなる。また、イオン注入を行ってソース／ドレイン４４（図３Ｇには示されていないが、図１に示されている）を形成する。
【００３０】
一般的に、図３Ｇの中間段階後に、標準ＣＭＯＳプロセスによってＦｉｎＦＥＴ １ｂが完成する。例えば、図３Ｈで、素子分離領域１２上に位置する本体２０の一部２０ｂのうち５面ヘッド部２７ｐの外側表面と、素子分離領域１２の上面とには絶縁物質層が形成される。前記絶縁物質の一部は、前記５面ヘッド部２７ｐ上で連続せず、選択的に除去されてゲート絶縁膜４０を形成する。また、前記ゲート絶縁膜４０及び素子分離領域１２の上面の一部上にゲート電極層１５０を形成する。したがって、図３Ｈに示したＦｉｎＦＥＴ製造工程段階が図２Ｂに対応する。
【００３１】
周知のように、側壁スペーサ６０は選択的である。側壁スペーサ６０を形成しなければ（すなわち、図３Ｆ段階を省略すれば）、図３Ｅの中間構造に対してＳＥＧが行われて、結果的に後続の図３Ｇ及び図３Ｈに関連した工程によってＦｉｎＦＥＴ １ｂの代わりにＦｉｎＦＥＴ １ａが得られる。
【００３２】
ＳＥＧ工程パラメータを制御して５面ヘッド部２７ｐが得られるように本体２０ａまたは２０ｂの成長を調節でき、本体２０の全体サイズ（及び、その結果によって得られるＦｉｎＦＥＴ １ａまたは１ｂのスケール）を制御するために多様な方案が要求される。ＳＥＧが行われる本体２０のシードの表面積は、その結果から得られる本体２０の全体サイズに比例する。したがって、側壁スペーサ６０を使用することは、本体２０（及びＦｉｎＦＥＴ １ｂ）の全体サイズを減らす技術として利用できる。特に、図３Ｅのシード領域は、図３Ｆのシード領域より大きいため、類似したＳＥＧパラメータに対して本体１０の一部２０ｂは本体２０の一部２０ａより小さくなると期待される。
【００３３】
側壁スペーサ６０の使用如何に関係なく、ＳＥＧは次の工程を含む。ピン１４の露出された上部表面を、例えば、ＲＣＡ洗浄技術によって洗浄する。ＲＣＡ洗浄技術では、シードから自然酸化膜を除去するためにＨ２ＳＯ４、ＨＣｌ、ＮＨ４ＯＨ、ＨＦ及びＨ２Ｏ２の混合物を使用する。その後、ＳＥＧ工程を開始する。例えば、温度は約５００〜９００℃の範囲、圧力は約５〜１００Ｔｏｒｒの範囲であり得る。そして、成長が発生する間、ジクロロシラン（ＤＣＳ）ガスを雰囲気ガスとして使用できる。未完成の本体２０ａ、２０ｂがそれぞれ素子分離領域１２の側壁限界をすぎて成長すれば、結晶格子の成長面は略平面となる。温度Ｔが８００℃未満（Ｔ＜８００℃）のＳＥＧ条件下で、傾斜結晶面２６は典型的に｛１１１｝面を示す。温度が９００℃を超過（Ｔ＞８００℃）するＳＥＧ条件下で、傾斜結晶面２６は典型的に｛３１１｝面を示す。温度Ｔが８００℃≦Ｔ≦９００℃である場合は、後述する図２Ｄについての説明を参照する。
【００３４】
図２Ｃは、本発明の他の実施例に係る少なくとも５面チャンネル型ＦｉｎＦＥＴトランジスタ１の他の変形例１ｃの断面図（図１のII−II’線の断面に対応）である。ＦｉｎＦＥＴ １ｃはＦｉｎＦＥＴ １ｂと類似しており、したがって、簡略化のために類似性について最小限の説明のみを提供する。例えば、ＦｉｎＦＥＴ １ｂの本体２０の一部２０ｂは実質的に１種類の材料より構成されたが、ＦｉｎＦＥＴ １ｃの本体２０の対応部分２０ｃは２種類の材料、すなわち、ストレインを誘導する半導体材料より構成されるマウンド１６と、ストレインされた半導体材料より構成される層１８と、を含む。周知のように、ストレインされた半導体材料、例えば、シリコンの大部分は電子／正孔移動度に対して減少した抵抗を示す。
【００３５】
ストレインを誘導する材料より構成されるマウンド１６は、本体２０の一部２０ｂの縮小版であると言える。マウンド１６が、所望するサイズになれば、ＳＥＧ工程に提供される雰囲気ガス成分が１回変わり、その結果、異種の境界面１７が形成されてストレインされた半導体材料より構成される層１８が形成される。前記マウンド１６及び層１８のそれぞれの材料を適切に選択することで、層１８で引張応力または圧縮応力を誘導できる。
【００３６】
前記層１８で引張応力を誘導するために、次の組合わせの半導体材料を使用できる。
【００３７】
【表１】
2005203798.tif 000003
【００３８】
例えば、ＰＭＯＳ ＦｉｎＦＥＴを形成するに当って、層１８で圧縮応力を誘導するために次の組合わせの半導体材料を使用できる。
【００３９】
【表２】
2005203798.tif 000004
【００４０】
他の方法として、図２ＢのＦｉｎＦＥＴをストレインされたチャンネルより構成できる。その時、ピン１４はストレインを誘導する物質より構成され、本体２０はストレインされた材料より構成され得る。
【００４１】
図２Ｄは、本発明の他の実施例に係るＦｉｎＦＥＴトランジスタ１の他の変形例１ｄの断面図（図１のII−II’線の断面に対応）である。ＦｉｎＦＥＴ １ｄは、ＦｉｎＦＥＴ １ｂと類似しており、したがって、簡略化のために類似性について最小限の説明のみを提供する。ＦｉｎＦＥＴ １は、少なくとも５面チャンネル型ＦｉｎＦＥＴとして説明した。図２Ｄでは、ＦｉｎＦＥＴ １ｄが少なくとも７面チャンネル型ＦｉｎＦＥＴである。
【００４２】
ＦｉｎＦＥＴ １ｂについての前記した説明から分かるように、未完成の本体２０は素子分離領域１２を利用して成長し、成長面は略平面である。温度Ｔが８００℃≦Ｔ≦９００℃であるＳＥＧ条件で、７面ヘッド領域２７ｈが形成される（ここで、後に付けた“ｐ”は“ｐｅｎｔａ−”の頭文字である）。特に、ＦＩｎＦＥＴ １ｂの５面ヘッド領域２７ｐの場合での傾斜結晶面２６の代わりに、７面ヘッド領域２７ｈでは傾斜結晶面２５ａ、２５ｂを含む。すなわち、ヘッド領域２７ｈの結晶面形態学をミラー指数で表示すれば、｛１００｝の水平結晶面２４、｛３１１｝または｛１１１｝の第１傾斜結晶面２５ａ、及び他の｛３１１｝または｛１１１｝の第２傾斜結晶面２５ｂを含む。ＦｉｎＦＥＴ１ａ、１ｂ、１ｃが５つのチャンネルを有すると説明したように、ＦｉｎＦＥＴ １ｄは、その７つの結晶面２２、２５ａ、２５ｂ、２４、２５ｂ、２５ａ、２２の下に７つのチャンネルを有すると説明できる。素子分離領域１２上でヘッド部２７ｈは、６面以上の多角形の輪郭を有する。
【００４３】
ＳＥＧ工程中に温度を適切に調節することで、７面ヘッド領域２７ｈ（及びそれによるＦｉｎＦＥＴ １ｄ）を形成できる。当業者ならば、ＦｉｎＦＥＴ １ｄを得るために図３Ａないし図３Ｇに示した方法を容易に適用できる。同様に、ＦｉｎＦＥＴ １ａ（すなわち、スペーサ６０がない場合）及びＦｉｎＦＥＴ １ｃ（ストレインされた半導体構造）の少なくとも７面チャンネル型変形例も形成できる。当業者ならば、そのような少なくとも７面チャンネル型変形ＦｉｎＦＥＴを得るために、図３Ａないし図３Ｇに示した方法を容易に適用できる。
【００４４】
図２Ｅは、本発明の他の実施例に係る少なくとも５面チャンネル型ＦｉｎＦＥＴトランジスタ１の第５変形例１ｅの断面図（図１のII−II’線の断面に対応）である。ＦｉｎＦＥＴ １の変形例１ａないし１ｄは、ＦｉｎＦＥＴのバルクシリコン工程形態として説明でき、ＦｉｎＦＥＴ １ｅはＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）型ＦｉｎＦＥＴとして説明できる。
【００４５】
ＦｉｎＦＥＴ １ｅは、ＦｉｎＦＥＴ １ａと類似しているため、簡略化のために類似性について最小限の説明のみを提供する。ＦｉｎＦＥＴ １ａは、水平部とそれから垂直に延長するピン１４とを有する逆Ｔ字型より構成された基板１０を有することに対し、ＦｉｎＦＥＴ １ｅは、略平面状の基板１０ｅと、ＢＯＸ層１２ｅと、半導体ピン１４ｅと、（図２Ｅでは）実質的に本体２０部分２０ｅを構成する５面ヘッド領域２７ｐと、を含む。また、図２Ｅでヘッド部２７ｐの結晶面形態学は同じく５つの結晶面、すなわち、垂直結晶面２２、水平結晶面２４及び傾斜結晶面２６を含む。
【００４６】
ＦｉｎＦＥＴ １ｅ及びＦｉｎＦＥＴ １ａにおいて、ピン１４、１４ｅはベース上に形成されると説明できる。ＦｉｎＦＥＴ １ａにおいて、ベースはバルクシリコンベースである。ＦｉｎＦＥＴ １ｅにおいて、ベースはＳＯＩベースである。
【００４７】
図４Ａないし図４Ｃは、ＦｉｎＦＥＴ １ｅを製造するための本発明の他の実施例に係る方法の多様な段階を示す断面図である。図４Ａにおいて、半導体、例えば、シリコン基板１０ｅを用意する。ＢＯＸ１２ｅが基板１０ｅ上に形成されている。そして、ピン１４ｅがＢＯＸ１２ｅ上に形成されている。例えば、ピン１４ｅはＢＯＸ１２ｅ上にシリコン層を形成した後、その一部を選択的に除去することで、その残りの部分がｆｉｎ１４ｅを構成するようにする方法により得られる。ＦｉｎＦＥＴ １ａ対ＦｉｎＦＥＴ １ｄの相対的なスケールを、リセス１１３の幅に対する側壁スペーサ６０のサイズを選択することで制御することと同様に、ＦｉｎＦＥＴ １ｅのスケールは、ピン１４ｅの占有面積のサイズを適切に設定することで制御できる。図２Ｅの断面図において、ピン１４ｅの占有面積を変化させることでピン１４ｅの幅が変わるように操作できる。
【００４８】
図４Ｂにおいて、図３Ｇを参照して説明したように、ヘッド領域２０ｅは、例えば、ＳＥＧ工程を通じて成長する。図３Ｇの本体２０の一部２０ｂとは違って、図４Ｂで本体２０部分２０ｅは柄部２９ｂを有しない。その代わりに、ピン１４ｅが５面ヘッド領域２０ｅの内部に上方へ延長する。周知のように、５面ヘッド領域２０ｅは、実質的に本体２０部分２０ｅの全体（図２Ｅでは“２７ｅ＝２０ｅ”で示される）を構成する。または、前記部分２０ｅは、図２Ｃの一部２０ｃなどのようなストレインされた構造として具現されることもあり、図２Ｄのヘッド領域２７ｈと同様に７面ヘッド領域２７ｈ（図示せず）を含むように形成されることもある。当業者ならば、そのような変形例を容易に得るために前記の説明を適用できる。
【００４９】
特に、図４Ｃで、本体２０ｅは、例えば、ＳＥＧを通じて成長して５面ヘッド部２７ｐを有し得る。また、イオン注入を行ってソース／ドレイン領域４４（図４Ｂには示されていないが、図１には示されている）を形成する。
【００５０】
図４Ｂの中間段階後に、標準ＣＭＯＳ工程を行ってＦｉｎＦＥＴ １ｅを完成する。それは、図３Ｇを参照して説明したものと類似しているため、簡略化のためにそれについての詳細な説明を省略する。したがって、図４Ｃに示したＦｉｎＦＥＴの製造段階は図２Ｇに対応する。
【００５１】
本発明の実施例は、コーナー効果を減少させ得る多様な多重面チャンネルＦｉｎＦＥＴを提供する。それは、（本発明の他の実施例によって）半導体材料より構成される本体を、例えば、成長方法によって略丸いコーナーを有するピンとして形成することで達成できる。そのような追加的な技術の利点は、四角形コーナー材料の一部を除去することでピンのラウンドコーナーを形成する従来技術に係る不完全なＦｉｎＦＥＴで、乾式エッチングによって引き起こされる逆効果、例えば、表面粗度が発生する恐れがないということである。
【００５２】
（本発明の実施例に係る）本発明の追加的な技術の他の利点は、前記説明した従来技術に比べて結果的に得られるＦｉｎＦＥＴのスケール制御が容易であるということである。
【００５３】
以上、本発明のいくつかの実施例及び変形例を説明したが、当業者ならば、これから多様な追加的な変形が可能であるということが理解でき、ここで提供された実施例は本発明を制限するものではない。
【図面の簡単な説明】
【００５４】
【図１】本発明の一実施例に係る少なくとも５面チャンネル型ＦＩＮＦＥＴトランジスタの斜視図である。
【図２Ａ】本発明の他の実施例に係るＦｉｎＦＥＴトランジスタ１の第１変形例１ａの断面図（図１のII−II’線の断面に対応）である。
【図２Ｂ】本発明の他の実施例に係るＦｉｎＦＥＴトランジスタ１の他の変形例１ｘ（ここで、ｘは、ｂ、ｃ、ｄ及びｅを含む）の断面図（図１のII−II’線の断面に対応）である。
【図２Ｃ】本発明の他の実施例に係るＦｉｎＦＥＴトランジスタ１の他の変形例１ｘ（ここで、ｘは、ｂ、ｃ、ｄ及びｅを含む）の断面図（図１のII−II’線の断面に対応）である。
【図２Ｄ】本発明の他の実施例に係るＦｉｎＦＥＴトランジスタ１の他の変形例１ｘ（ここで、ｘは、ｂ、ｃ、ｄ及びｅを含む）の断面図（図１のII−II’線の断面に対応）である。
【図２Ｅ】本発明の他の実施例に係るＦｉｎＦＥＴトランジスタ１の他の変形例１ｘ（ここで、ｘは、ｂ、ｃ、ｄ及びｅを含む）の断面図（図１のII−II’線の断面に対応）である。
【図３Ａ】本発明の一実施例に係る多様な段階を示す断面図（図２Ｂと同じ斜視図から得られる）であって、図２ＢのＦｉｎＦＥＴを製造する段階を示す図面である。
【図３Ｂ】本発明の一実施例に係る多様な段階を示す断面図（図２Ｂと同じ斜視図から得られる）であって、図２ＢのＦｉｎＦＥＴを製造する段階を示す図面である。
【図３Ｃ】本発明の一実施例に係る多様な段階を示す断面図（図２Ｂと同じ斜視図から得られる）であって、図２ＢのＦｉｎＦＥＴを製造する段階を示す図面である。
【図３Ｄ】本発明の一実施例に係る多様な段階を示す断面図（図２Ｂと同じ斜視図から得られる）であって、図２ＢのＦｉｎＦＥＴを製造する段階を示す図面である。
【図３Ｅ】本発明の一実施例に係る多様な段階を示す断面図（図２Ｂと同じ斜視図から得られる）であって、図２ＢのＦｉｎＦＥＴを製造する段階を示す図面である。
【図３Ｆ】本発明の一実施例に係る多様な段階を示す断面図（図２Ｂと同じ斜視図から得られる）であって、図２ＢのＦｉｎＦＥＴを製造する段階を示す図面である。
【図３Ｇ】本発明の一実施例に係る多様な段階を示す断面図（図２Ｂと同じ斜視図から得られる）であって、図２ＢのＦｉｎＦＥＴを製造する段階を示す図面である。
【図３Ｈ】本発明の一実施例に係る多様な段階を示す断面図（図２Ｂと同じ斜視図から得られる）であって、図２ＢのＦｉｎＦＥＴを製造する段階を示す図面である。
【図４Ａ】本発明の一実施例に係る多様な段階を示す断面図（図２Ｅと同じ斜視図から得られる）であって、図２ＥのＦｉｎＦＥＴを製造する段階を示す図面である。
【図４Ｂ】本発明の一実施例に係る多様な段階を示す断面図（図２Ｅと同じ斜視図から得られる）であって、図２ＥのＦｉｎＦＥＴを製造する段階を示す図面である。
【図４Ｃ】本発明の一実施例に係る多様な段階を示す断面図（図２Ｅと同じ斜視図から得られる）であって、図２ＥのＦｉｎＦＥＴを製造する段階を示す図面である。
【図５Ａ】シャクトリムシが特異な形態で移動する段階を示した側面図であって、従来技術に係るＦｉｎＦＥＴとの類似性を説明するための図面である。
【図５Ｂ】シャクトリムシが特異な形態で移動する段階を示した側面図であって、従来技術に係るＦｉｎＦＥＴとの類似性を説明するための図面である。
【図５Ｃ】シャクトリムシが特異な形態で移動する段階を示した側面図であって、従来技術に係るＦｉｎＦＥＴとの類似性を説明するための図面である。
【図６】従来技術に係るＦｉｎＦＥＴの斜視図である。
【図７】従来技術に係る図６のＦｉｎＦＥＴでVII−VII’線の断面図である。
【図８Ａ】従来技術に係るマルチゲートＦｉｎＦＥＴの製造過程のうち２つの段階を示す断面図である。
【図８Ｂ】従来技術に係るマルチゲートＦｉｎＦＥＴの製造過程のうち２つの段階を示す断面図である。
【符号の説明】
【００５５】
１  トランジスタ
１０  基板
１２  素子分離領域
２０  本体
２２、２４、２６  結晶面
４０  ゲート絶縁膜
４４  ソース／ドレイン領域
５０  ゲート電極
【図１】
2005203798.tif 000005
【図２Ａ】
2005203798.tif 000006
【図２Ｂ】
2005203798.tif 000007
【図２Ｃ】
2005203798.tif 000008
【図２Ｄ】
2005203798.tif 000009
【図２Ｅ】
2005203798.tif 000010
【図３Ａ】
2005203798.tif 000011
【図３Ｂ】
2005203798.tif 000012
【図３Ｃ】
2005203798.tif 000013
【図３Ｄ】
2005203798.tif 000014
【図３Ｅ】
2005203798.tif 000015
【図３Ｆ】
2005203798.tif 000016
【図３Ｇ】
2005203798.tif 000017
【図３Ｈ】
2005203798.tif 000018
【図４Ａ】
2005203798.tif 000019
【図４Ｂ】
2005203798.tif 000020
【図４Ｃ】
2005203798.tif 000021
【図５Ａ】
2005203798.tif 000022
【図５Ｂ】
2005203798.tif 000023
【図５Ｃ】
2005203798.tif 000024
【図６】
2005203798.tif 000025
【図７】
2005203798.tif 000026
【図８Ａ】
2005203798.tif 000027
【図８Ｂ】
2005203798.tif 000028