(57)【要約】【課題】発振を防止して、大きな動作領域（活性領域）を確保できる半導体装置およびその製造方法を提供する。【解決手段】複数個に分割された活性領域を有するＩＧＢＴで、ゲート電極５３に開口部２１を開けて、電流狭窄部２２を形成し、この電流狭窄部２２をゲート容量とゲート配線６６とで構成されるＬＣ回路の発振抑制抵抗として利用して、ＩＧＢＴのターンオフ時の発振現象を防止する。【選択図】        図１
2005032736.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板が、その一主面上に絶縁膜を介して設けられるゲート電極と、このゲート電極への電圧印加により制御される主電流を半導体基板に流す主電極と、をそれぞれ有する複数の領域とし、前記ゲート電極に接続すゲートパッド電極と、このゲートパッド電極と接続するゲート配線とを有する半導体装置において、
前記ゲート電極と、前記ゲートパッド電極と、前記ゲート配線とで構成される電流経路内に抵抗部を形成することを特徴とする半導体装置。
【請求項２】
半導体基板が、その一主面上に絶縁膜を介して設けられるゲート電極と、このゲート電極への電圧印加により制御される主電流を半導体基板に流す主電極とをそれぞれ有する複数の領域にとし、主電極ならびにゲート電極に接続されて主電極の開口部に位置する第一層目のゲート配線およびゲートパッド電極を覆う絶縁膜に、ゲートパッド電極に達する第一の接触孔、第一層目のゲート配線に達する第二の接触孔および主電極に達する第三の接触孔が開けられ、第一の接触孔上を第二層目のゲート配線が通り、第二および第三の接触孔上を共通に短絡配線が通り、接触孔に導電材料あるいは絶縁材料が充填されて、各領域のゲートパッド電極と第二層目のゲート配線との間ならびに第一層目のゲート配線および主電極と短絡配線の間の一方が電気的に接続され、他方が絶縁された半導体装置において、
前記第一層目のゲート配線と前記ゲートパッド電極とを切り離し、該ゲートパッド電極の周囲で露出した前記ゲート電極に抵抗部を形成することを特徴とする半導体装置。
【請求項３】
半導体基板が、その一主面上に絶縁膜を介して設けられるゲート電極と、このゲート電極への電圧印加により制御される主電流を半導体基板に流す主電極とをそれぞれ有する複数の領域とし、主電極ならびにゲート電極に接続されて主電極の開口部に位置する第一層目のゲート配線およびゲートパッド電極を覆う絶縁膜に、ゲートパッド電極に達する第一の接触孔、第一層目のゲート配線に達する第二の接触孔および主電極に達する第三の接触孔が開けられ、第一の接触孔上を第二層目のゲート配線が通り、第二および第三の接触孔上を共通に短絡配線が通り、接触孔に導電材料あるいは絶縁材料が充填されて、各領域のゲートパッド電極と第二層目のゲート配線との間ならびに第一層目のゲート配線および主電極と短絡配線の間の一方が電気的に接続され、他方が絶縁された半導体装置において、
前記ゲートパッド電極と前記第二層目のゲート配線の間に、それぞれと接続する抵抗部を形成することを特徴とする半導体装置。
【請求項４】
半導体基板が、その一主面上に絶縁膜を介して設けられるゲート電極と、このゲート電極への電圧印加により制御される主電流を半導体基板に流す主電極とをそれぞれ有する複数の領域とし、主電極ならびにゲート電極に接続されて主電極の開口部に位置する第一層目のゲート配線およびゲートパッド電極を覆う絶縁膜に、ゲートパッド電極に達する第一の接触孔、第一層目のゲート配線に達する第二の接触孔および主電極に達する第三の接触孔が開けられ、第一の接触孔上を第二層目のゲート配線が通り、第二および第三の接触孔上を共通に短絡配線が通り、接触孔に導電材料あるいは絶縁材料が充填されて、各領域のゲートパッド電極と第二層目のゲート配線との間ならびに第一層目のゲート配線および主電極と短絡配線の間の一方が電気的に接続され、他方が絶縁された半導体装置において、
隣接する前記第一の接触孔間に配線される前記第二層目のゲート配線に、抵抗部を形成することを特徴とする半導体装置。
【請求項５】
前記露出したゲート電極に開口部を形成し、ゲート電流通路狭窄部を形成することで前記抵抗部を形成することを特徴とする請求項２に記載の半導体装置。
【請求項６】
前記ゲート電流通路狭窄部が、ポリシリコンで形成されることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記抵抗部が、低不純物濃度のポリシリコンで形成されることを特徴とする請求項２に記載の半導体装置。
【請求項８】
前記抵抗部が、高抵抗薄膜で形成されることを特徴とする請求項３に記載の半導体装置。
【請求項９】
前記抵抗部が、高抵抗ポリシリコンもしくはクロムシリコンで形成されることを特徴とする請求項４に記載の半導体装置。
【請求項１０】
前記抵抗部の抵抗値Ｒが次式を満足することを特徴とする請求項１〜９のいずれか１項に記載の半導体装置。
【数１】
Ｒ＞２（Ｌｍａｘ／Ｃｍｉｎ）０．５  
〔Ｌｍａｘは前記ゲートパッド電極同士を結ぶ第二層目の配線の中で最大のインダクタンス値、Ｃｍｉｎは分割されている個々のゲート電極の中で最小のコンデンサ容量値〕
【請求項１１】
半導体基板が、その一主面上に絶縁膜を介して設けられるゲート電極と、このゲート電極への電圧印加により制御される主電流を半導体基板に流す主電極とをそれぞれ有する複数の領域とし、主電極ならびにゲート電極に接続されて主電極の開口部に位置する第一層目のゲート配線およびゲートパッド電極を覆う絶縁膜に、ゲートパッド電極に達する第一の接触孔、第一層目のゲート配線に達する第二の接触孔および主電極に達する第三の接触孔が開けられ、第一の接触孔上を第二層目のゲート配線が通り、第二および第三の接触孔上を共通に短絡配線が通り、接触孔に導電材料あるいは絶縁材料が充填されて、各領域のゲートパッド電極と第二層目のゲート配線との間ならびに第一層目のゲート配線および主電極と短絡配線の間の一方が電気的に接続され、他方が絶縁された半導体装置の製造方法において、
半導体基板の一主面上にゲート電極および抵抗部となるポリシリコンを形成する工程と、ゲートパッド電極形成予定領域の周囲に形成されたポリシリコンを選択的に削除して抵抗部を形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項１２】
半導体基板が、その一主面上に絶縁膜を介して設けられるゲート電極と、このゲート電極への電圧印加により制御される主電流を半導体基板に流す主電極とをそれぞれ有する複数の領域とし、主電極ならびにゲート電極に接続されて主電極の開口部に位置する第一層目のゲート配線およびゲートパッド電極を覆う絶縁膜に、ゲートパッド電極に達する第一の接触孔、第一層目のゲート配線に達する第二の接触孔および主電極に達する第三の接触孔が開けられ、第一の接触孔上を第二層目のゲート配線が通り、第二および第三の接触孔上を共通に短絡配線が通り、接触孔に導電材料あるいは絶縁材料が充填されて、各領域のゲートパッド電極と第二層目のゲート配線との間ならびに第一層目のゲート配線および主電極と短絡配線の間の一方が電気的に接続され、他方が絶縁された半導体装置の製造方法において、
半導体基板の一主面上にゲート電極および抵抗部となるポリシリコンを形成する工程と、ゲートパッド電極形成予定領域の周囲に形成されたポリシリコンに、選択的に不純物イオンを注入し、熱処理して抵抗部を形成する工程とを有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、電力変換装置などに使用されるＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）などの半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
パワー半導体デバイスの中で、バイポーラトランジスタの高耐圧大電流特性とＭＯＳＦＥＴの高周波特性の両方の特性を有するＩＧＢＴは、近年、高耐圧化、大容量化が進み、耐圧クラスが４５００Ｖ以上、電流容量が数１００Ａ〜数１０００Ａ程度のデバイスが発表されている。大容量化に対応するために、デバイスの中に複数個のＩＧＢＴチップを並列に配置する場合や、１チップでの大容量化が行われている。
【０００３】
ＩＧＢＴチップの大容量化には、良品率の低下という問題があることは良く知られている。良品率の中でも、ゲート耐圧に関する良品率の悪化を回避する手法として、１チップのゲート電極を複数個に分けて形成し、ゲート耐圧良品ゲートを集電ゲート電極に、ゲート耐圧不良ゲートをエミッタ電極に配線する手法が特開平６−８５２６８号公報に開示されている。
【０００４】
本手法を採用した場合、ゲート−ゲート間に配線インダクタンスがあるために、このインダクタンスとゲートコンデンサ容量とで構成される回路でＬＣ発振が発生し、その振動がゲート−エミッタ間電圧（ゲート電圧）等の振動となる。このＬＣ発振を回避するための手法のひとつとして、分割されたゲートと集電ゲート電極間に発振抑制抵抗を挿入する方法がある。
【０００５】
図１２は、従来の半導体装置の要部平面図である。ＩＧＢＴチップ５１は、複数個の活性領域５２に分割されており、各活性領域５２上にはゲート電極５３とエミッタ電極５４が図示しない絶縁膜を介して形成され、ゲート電極５３はゲートパッド電極５５と接続する。また、活性領域５２を囲むように耐圧構造部５６が形成され、ＩＧＢＴチップ５１の周囲にはエミッタ外部導出端子５７とゲート外部導出端子５８が形成される。図示しないが、さらに、ゲート外部導出端子５８の外周には、エミッタ導出端子５７およびゲート導出端子５８とそれぞれ接続する第２のゲート外部導出端子および第２のエミッタ外部導出端子が配置される。この第２のゲート外部導出端子および第２のエミッタ外部導出端子はパッケージ１００外の電気回路と接続する。
【０００６】
ＩＧＢＴチップ５１、エミッタ外部導出端子５７およびゲート外部導出端子５８はそれぞれパッケージ１００に固着している。それぞれのエミッタ電極５４はボンディングワイヤ６０を介してエミッタ外部導出端子５７と接続する。また、ゲートパッド電極５５は、活性領域５２の電気的特性（ゲート耐圧）が良の場合は、ボンディングワイヤ６１を介して発振抑制抵抗５９と接続し、この発振抑制抵抗５９はゲート外部導出端子５８に固着している。活性領域５２の電気的特性（ゲート耐圧）が不良の場合は、ボンディングワイヤ６２を介してエミッタ外部導出端子７と接続する。
【０００７】
このように、ゲート外部導出端子５８とボンディングワイヤ６１の間に発振抑制抵抗５９（チップ抵抗：薄い四角形のシリコン抵抗）を挿入することで、前記のＬＣ発振を防止している。通常、ＬＣ回路において、この発振抑制抵抗の抵抗値Ｒが、コンデンサ容量ＣとインダクタンスＬに対して、次式の関係を満たすと、ＬＣ発振は防止する。
【０００８】
【数２】
Ｒ＞２（Ｌ／Ｃ）０．５  
このコンデンサ容量Ｃは分割したゲート容量（ゲート電極５３と半導体基板１の間のコンデンサ容量のこと）であり、インダクタンスＬはゲート同士を接続する配線のインダクタンスに相当する。
【０００９】
【発明が解決しようとする課題】
図１２の半導体装置の場合、ＩＧＢＴチップ５１を並列に複数個配置し、このＩＧＢＴチップ５１の周囲に、多数の外部導出端子を配置する必要から、ＩＧＢＴチップ５１の占める面積が、パッケージ面積に対してかなり減少する。また、ゲート引き出し線であるボンディングワイヤ６０〜６２や発振抑制抵抗５９であるチップ抵抗を配置のための空間も必要となる。そのため、パッケージ１００に対して、ＩＧＢＴの活性領域５２が減少するという問題がある。
【００１０】
一方、パッケージ面積に対するＩＧＢＴの活性領域５２の減少を解決するための手法として、多層配線技術を適用し、ゲート引き出し線として導電性薄膜を使用し、ＩＧＢＴチップ５１上にゲート配線を形成する方法が特開平８−１９１１４５号公報に開示されている。
図１３は、本手法を適用した半導体装置の要部平面図で、同図（ａ）は図１２に相当する平面図、同図（ｂ）は同図（ａ）のＡ部拡大図である。
【００１１】
同図（ａ）において、ＩＧＢＴチップ５１は、分割された活性領域５２と、活性領域５２上のエミッタ電極５４と、ゲート端子６７と、エミッタ集電電極６５と２層目のゲート配線６６、耐圧構造部５６で構成されている。ゲート外部導出端子５９（図１２の図示しない第２のゲート外部導出端子に相当）とゲート端子６７はボンディングワイヤ６３で接続する。エミッタ集電電極６５は、エミッタ電極５４に流れる電流を集電して図示しない接触導体板に電流を流す働きをする。
【００１２】
同図（ｂ）において、活性領域５２は、複数個のゲートユニット７０に分割される。このゲートユニット７０がＡ部である。ゲートユニット７０はエミッタ電極５４と、ゲートパッド電極７１と、１層目のゲート配線７２と、短絡電極７４と、ゲートセンス電極７５で構成され、１層目のゲート配線７２とゲートセンス電極７５は接触孔７７で接続し、ゲートパッド電極７１と２層目のゲート配線６６は接触孔７３で接続する。また、ゲートユニット７０が良（ゲート耐圧特性が良）の場合は、短絡配線７４とエミッタ電極５４および１層目のゲート配線７２は接触させない（接触孔７６をポリイミドなどの絶縁物で塞ぐ）。一方、不良の場合は、短絡配線７４とエミッタ電極５４および１層目のゲート配線７２を接触させ、エミッタ電極５４と１層目のゲート配線７２を短絡させ、ゲートパッド電極７１と２層目のゲート配線は接触させない（接触孔７３をポリイミドなどの絶縁物で塞ぐ）ことで、不良のゲートユニットを電気的に動作しないようにする。尚、短絡配線７４と２層目のゲート配線はアルミニウム層で形成される。また、コレクタ領域とコレクタ電極は省略されている。
【００１３】
図１３では、図１２のボンディングワイヤ６０〜６２に相当する配線およびエミッタ外部導出端子５７（図１３のエミッタ集電電極６５）およびゲート外部導出端子５８（図１３の２層目のゲート配線６６）は半導体基板上に多層配線されるため、ＩＧＢＴチップ５１の周囲に配置する必要はなく、活性領域５２を広げることができる。
【００１４】
しかし、個別抵抗である発振抑制抵抗５９を２層目のゲート配線６６とゲートパッド電極７１との間に挿入することは困難である。それは、発振抑制抵抗５９であるチップ抵抗の接着が、通常はんだなどで行なうため、はんだによる汚染と後工程で必要となるはんだの融点を超える高温処理工程がとれなくなるためである。
【００１５】
図１４は、図１３のＢ部拡大図である。説明は図１３（ｂ）と同じであるため省略する。
図１５は、図１４の要部断面図であり、同図（ａ）は図１４のＸ−Ｘ線で切断した断面図、同図（ｂ）はＹ−Ｙ線で切断した断面図である。
半導体基板１の表面層にウエル領域２を形成し、ウエル領域２の表面層にエミッタ領域を形成する。エミッタ領域３と半導体基板１に挟まれたウエル領域２の表面層にチャネルが形成される。このチャネルが形成される半導体基板上にゲート絶縁膜４とこのゲート絶縁膜４より厚い絶縁膜５を半導体基板１上に形成する。この絶縁膜５上とゲート絶縁膜４上にゲート電極５３を形成する。ゲート電極５３上に開口した絶縁膜６上にゲートパッド電極７１と１層目のゲート配線７２を形成し、ゲート絶縁膜４とゲート電極５３と絶縁膜６に半導体基板１に達する開口部を形成し、エミッタ電極５４を形成する。表面に絶縁膜７を形成し、この絶縁膜７にゲートパッド電極７１に達する開口部（接触孔７３となる）を形成し、この絶縁膜７上に２層目のゲート配線６６を形成する。
【００１６】
ＩＧＢＴのオフ時にゲート電極５３に流れるゲート電流（パルス的な電流）の殆どは、１層目のゲート配線７２に集められ、ゲートパッド電極７１に流れ、接触孔７３を通って２層目のゲート配線６６に流れ、さらに、ゲート端子６７に集められ、ボンディングワイヤ６３を通ってゲート外部導出端子５９へ流れ出す。ゲート外部導出端子５９に流れ込んだ電流はパッケージ１００と接続する外部ゲート回路へ流れ出す。これらの電流の流れは、各ＩＧＢＴチップ５１で同じである。
【００１７】
しかし、ＩＧＢＴのターンオフ時に、このゲート電流の一部は、外部ゲート回路へ流れ出さずに、ゲートユニット７０同士のゲート容量とゲート配線で構成される閉ループでＬＣ発振を起こすようになる。
このＬＣ発振を起こすと、ＩＧＢＴのゲート電圧、コレクタ・エミッタ間電圧、コレクタ電流が振動波形となり、コレクタ・エミッタ間の電圧が素子耐圧を超えるとＩＧＢＴは破壊する。また、破壊しないまでも、正常動作ができなくなる。
【００１８】
この発明の目的は、前記の課題を解決して、発振を防止して、大きな動作領域（活性領域）を確保できる半導体装置およびその製造方法を提供することにある。
【００１９】
【課題を解決するための手段】
前記の目的を達成するために、半導体基板が、その一主面上に絶縁膜を介して設けられるゲート電極と、このゲート電極への電圧印加により制御される主電流を半導体基板に流す主電極とをそれぞれ有する複数の領域とし、前記ゲート電極に接続すゲートパッド電極と、このゲートパッド電極と接続するゲート配線とを有する半導体装置において、前記ゲート電極と、前記ゲートパッド電極と、前記ゲート配線とで構成される電流経路内に抵抗部を形成する構成とする。
【００２０】
また、半導体基板が、その一主面上に絶縁膜を介して設けられるゲート電極と、このゲート電極への電圧印加により制御される主電流を半導体基板に流す主電極とをそれぞれ有する複数の領域に分割され、主電極ならびにゲート電極に接続されて主電極の開口部に位置する第一層目のゲート配線およびゲートパッド電極を覆う絶縁膜に、ゲートパッド電極に達する第一の接触孔、第一層目のゲート配線に達する第二の接触孔および主電極に達する第三の接触孔が開けられ、第一の接触孔上を第二層目のゲート配線が通り、第二および第三の接触孔上を共通に短絡配線が通り、接触孔に導電材料あるいは絶縁材料が充填されて、各領域のゲートパッド電極と第二層目のゲート配線との間ならびに第一層目のゲート配線および主電極と短絡配線の間の一方が電気的に接続され、他方が絶縁された半導体装置において、前記第一層目のゲート配線と前記ゲートパッド電極とを切り離し、該ゲートパッド電極の周囲で露出した前記ゲート電極に抵抗部を形成する構成とする。
【００２１】
また、半導体基板が、その一主面上に絶縁膜を介して設けられるゲート電極と、このゲート電極への電圧印加により制御される主電流を半導体基板に流す主電極とをそれぞれ有する複数の領域とし、主電極ならびにゲート電極に接続されて主電極の開口部に位置する第一層目のゲート配線およびゲートパッド電極を覆う絶縁膜に、ゲートパッド電極に達する第一の接触孔、第一層目のゲート配線に達する第二の接触孔および主電極に達する第三の接触孔が開けられ、第一の接触孔上を第二層目のゲート配線が通り、第二および第三の接触孔上を共通に短絡配線が通り、接触孔に導電材料あるいは絶縁材料が充填されて、各領域のゲートパッド電極と第二層目のゲート配線との間ならびに第一層目のゲート配線および主電極と短絡配線の間の一方が電気的に接続され、他方が絶縁された半導体装置において、前記ゲートパッド電極と前記第二層目のゲート配線の間に、それぞれと接続する抵抗部を形成する構成とする。
【００２２】
また、半導体基板が、その一主面上に絶縁膜を介して設けられるゲート電極と、このゲート電極への電圧印加により制御される主電流を半導体基板に流す主電極とをそれぞれ有する複数の領域とし、主電極ならびにゲート電極に接続されて主電極の開口部に位置する第一層目のゲート配線およびゲートパッド電極を覆う絶縁膜に、ゲートパッド電極に達する第一の接触孔、第一層目のゲート配線に達する第二の接触孔および主電極に達する第三の接触孔が開けられ、第一の接触孔上を第二層目のゲート配線が通り、第二および第三の接触孔上を共通に短絡配線が通り、接触孔に導電材料あるいは絶縁材料が充填されて、各領域のゲートパッド電極と第二層目のゲート配線との間ならびに第一層目のゲート配線および主電極と短絡配線の間の一方が電気的に接続され、他方が絶縁された半導体装置において、隣接する前記第一の接触孔間に配線される前記第二層目のゲート配線に、抵抗部を形成する構成とする。
【００２３】
また、前記露出したゲート電極に開口部を形成し、ゲート電流通路狭窄部を形成することで前記抵抗部を形成するとよい。
また、前記ゲート電流通路狭窄部が、ポリシリコンで形成されるとよい。
また、前記抵抗部が、低不純物濃度（ノン・ドープも含む）のポリシリコンで形成されるとよい。勿論、不純物はイオン注入で成膜後のポリシリコンに導入しても、ポリシコンの成膜過程でポリシリコンに導入しても構わない。
【００２４】
また、前記ゲートパッド電極と第二層目のゲート配線の間の前記抵抗部が、高抵抗薄膜で形成されるとよい。
また、前記第二層目のゲート配線の抵抗部が、高抵抗ポリシリコンもしくはクロムシリコンで形成されるとよい。
また、前記抵抗部の抵抗値Ｒが次式を満足するとよい。
【００２５】
【数３】
Ｒ＞２（Ｌｍａｘ／Ｃｍｉｎ）０．５  
〔Ｌｍａｘは前記ゲートパッド電極同志を結ぶ第二層目の配線の中で最大のインダクタンス値、Ｃｍｉｎは分割されている個々のゲート電極の中で最小のコンデンサ容量値〕
また、半導体基板が、その一主面上に絶縁膜を介して設けられるゲート電極と、このゲート電極への電圧印加により制御される主電流を半導体基板に流す主電極とをそれぞれ有する複数の領域とし、主電極ならびにゲート電極に接続されて主電極の開口部に位置する第一層目のゲート配線およびゲートパッド電極を覆う絶縁膜に、ゲートパッド電極に達する第一の接触孔、第一層目のゲート配線に達する第二の接触孔および主電極に達する第三の接触孔が開けられ、第一の接触孔上を第二層目のゲート配線が通り、第二および第三の接触孔上を共通に短絡配線が通り、接触孔に導電材料あるいは絶縁材料が充填されて、各領域のゲートパッド電極と第二層目のゲート配線との間ならびに第一層目のゲート配線および主電極と短絡配線の間の一方が電気的に接続され、他方が絶縁された半導体装置の製造方法において、半導体基板の一主面上にゲート電極および抵抗部となるポリシリコンを形成する工程と、ゲートパッド電極形成予定領域の周囲に形成されたポリシリコンを選択的に削除して抵抗部を形成する工程とを有する製造方法とする。
【００２６】
また、半導体基板が、その一主面上に絶縁膜を介して設けられるゲート電極と、このゲート電極への電圧印加により制御される主電流を半導体基板に流す主電極とをそれぞれ有する複数の領域とし、主電極ならびにゲート電極に接続されて主電極の開口部に位置する第一層目のゲート配線およびゲートパッド電極を覆う絶縁膜に、ゲートパッド電極に達する第一の接触孔、第一層目のゲート配線に達する第二の接触孔および主電極に達する第三の接触孔が開けられ、第一の接触孔上を第二層目のゲート配線が通り、第二および第三の接触孔上を共通に短絡配線が通り、接触孔に導電材料あるいは絶縁材料が充填されて、各領域のゲートパッド電極と第二層目のゲート配線との間ならびに第一層目のゲート配線および主電極と短絡配線の間の一方が電気的に接続され、他方が絶縁された半導体装置の製造方法において、半導体基板の一主面上にゲート電極および抵抗部となるポリシリコンを形成する工程と、ゲートパッド電極形成予定領域の周囲に形成されたポリシリコンに、選択的に不純物イオンを注入し、熱処理して抵抗部を形成する工程とを有する製造方法とする。
【００２７】
【発明の実施の形態】
図１は、この発明の第１実施例の半導体装置の構成図であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＸ−Ｘ線で切断した要部断面図、同図（ｃ）は同図（ａ）のＹ−Ｙ線で切断した要部断面図である。同図（ａ）は図１４に相当し、同図（ｂ）は図１５（ａ）に相当し、同図（ｃ）は図１５（ｂ）に相当した図である。図１において、図１４、図１５と同一な箇所には同一の符号を記した。
【００２８】
ＩＧＢＴチップ５１の大きさは２１．５ｍｍ角であり、ゲート電極５３を形成するポリシリコン層の面積は約２３０ｍｍ２  である。このポリシリコン層は１６の領域に分割されており、個々のポリシリコン層の面積（図１３（ｂ）のゲートユニット７０の面積のこと）は約１４ｍｍ２  となっている。また、各ゲートユニット７０で均一動作させるために、ゲート電極５３上に、ポリシリコン層よりも低抵抗であるアルミニウム層でゲートパッド電極７１と１層目のゲート配線７２を形成する。さらに、主電流が流れるエミッタ電極５４を１層目のゲート配線７２やゲートパッド電極７１と同時にアルミニウム層で形成する。
【００２９】
ここで、本実施例ではゲートパッド電極７１の周囲のポリシリコン（ゲート電極５３）に開口部２１を形成した構造となっている。この開口部２１によりゲートパッド電極７１の周囲のゲート電極５３には電流狭窄部２２が形成され、抵抗部となる。この電流狭窄部の抵抗値Ｒは、電流狭窄部２２の幅Ｗ、長さＬ、とポリシリコン層のシート抵抗値に依存する。
【００３０】
シート抵抗４０Ω／□のポリシリコン層を使用し、電流狭窄部の幅Ｗ、長さＬをそれぞれ２０μｍ，５μｍ、この電流狭窄部２２をゲートパッド電極７１の周囲に４個形成することで約１Ωの大きさの抵抗値にした。幅Ｗを１０μｍとして、電流狭窄部２２を８個形成した場合も同じ抵抗値となる。
図１３に相当する本発明のＩＧＢＴチップ５１に形成される、個々の分割されたゲートユニット７０のゲートのコンデンサ容量は、最小のもの（Ｃｍｉｎ）では約１０ｎＦであり、２層目のゲート配線のインダクタンスは最大のもの（Ｌｍａｘ）で数ｎＨである。ＬＣ発振を回避するために挿入する発振抑制抵抗の抵抗値Ｒは、前記したように次式を満足させることで、確実に発振を防止できる。
【００３１】
【数４】
Ｒ＞２（Ｌｍａｘ／Ｃｍｉｎ）０．５  
従って、図１の半導体装置では、Ｌｍａｘ＝数ｎＨ、Ｃｍｉｎ＝１０ｎＦ程度であるので、この抵抗値Ｒは１Ω程度となる。
【００３２】
図２は、発振抑制抵抗の抵抗値Ｒを決める方法のモデル図である。ＩＧＢＴチップ８０をゲートユニット９０に分割する。この分割で大きな面積を占めるゲートユニットと小さなゲートユニットができる場合が生じる。大きなゲートユニットのゲートのコンデンサ容量は大きく、小さなゲートユニットのゲートのコンデンサ容量は小さい。また、分割されたゲートユニット同士のゲートパッド電極を結ぶ配線（２層目のゲート配線８５）においても長い配線と短い配線が生じる。この発明では、最小のゲートユニット８２のゲートのコンデンサ容量Ｃｍｉｎとゲートパッド電極８４を接続する２層目のゲート配線８５の最大のインダクタンスＬｍａｘを採用して、発振抑制抵抗の抵抗値Ｒを計算する。このコンデンサ容量Ｃｍｉｎと配線のインダクタンスＬｍａｘを用いて、前記の式の発振抑制抵抗の抵抗値Ｒを決めることで、実回路で余裕をもって、確実に発振を防止できる発振抑制抵抗値Ｒを決定できる。
【００３３】
図３は、ターンオフ過程でのコレクタ・エミッタ間電圧（ＶＣＥ）、コレクタ電流（ＩＣ  ）、ゲート電圧（ＶＧＥ）の短絡負荷時の各波形であり、同図（ａ）は図１のＩＧＢＴの波形図、同図（ｂ）は発振抑制抵抗を形成しない場合のＩＧＢＴの波形図である。
試験条件は、コレクタ・エミッタ間電圧ＶＣＥ＝２６００Ｖ，ゲート電圧ＶＧＥ＝±１５Ｖ，負荷インダクタンス＝５ｍＨ，デバイス温度＝１２５℃である。ゲート電圧を１５Ｖに印加し続けることでＩＧＢＴに流れる電流（コレクタ電流）が上昇し、コレクタ電流がＩＧＢＴに固有の制限電流に近づくと、コレクタ電圧が上昇する。発振抑制抵抗を形成しないＩＧＢＴにおいては、電圧上昇期間中（２８μｓ時点）にゲート電圧、コレクタ電圧、コレクタ電流に発振現象が見られるのに対し、本発明の実施例においては、発振は起こっていない。
【００３４】
図４は、この発明の第２実施例の半導体装置の要部平面図である。図１との違いは、発振抑制抵抗を形成するポリシリコン（ゲートパッド電極７１の周囲のゲート電極５３）の開口部２１の形状と配置が異なる点である。このように、ゲートパッド電極７１と１層目のゲート配線７２の間を遮るように開口部２１を形成することで、発振抑制抵抗値Ｒを大きくすることができる。また、１層目のゲート配線７１が配置されない方向に形成する開口部２１を均一配置することで、発振抑制抵抗値Ｒの面内での均一化を図ることができる。
【００３５】
開口部２１が占める面積の大きさと、露出しているポリシリコンのゲートパッド電極７１までの電流経路（電流狭窄部２２など）の長さに発振抑制抵抗値Ｒは依存するために、開口部の形状と配置は必要に応じて変えるとよい。
図５は、この発明の第３実施例の半導体装置の要部平面図である。図１および図２との違いは、発振抑制抵抗を電流狭窄部を形成するのではなく、高抵抗のポリシリコン（ノン・ドープドポリシリコンや低濃度イオン注入したポリシリコンなど）で形成する点である。このように、１層目のゲート配線７２とゲートパッド電極７１と間を遮るように、高抵抗ポリシリコンで抵抗部２３を形成することで、大きな発振抑制抵抗の抵抗値Ｒを得ることができる。
【００３６】
図６は、この発明の第４実施例の半導体装置の構成図で、同図（ａ）は要部平面図、同図（ｂ）は要部断面図である。ゲートパッド電極７１と２層目のゲート配線６６の間に１Ω程度の高抵抗薄膜で抵抗部８１を形成する。この抵抗部８１は高抵抗ポリシリコン（ノン・ドープポリシリコン）などの高抵抗材料を用いて形成する。第１実施例と同様の発振抑制抵抗の抵抗値Ｒとすることで同様の効果が得られる。
【００３７】
図７は、この発明の第５実施例の半導体装置の構成図で、同図（ａ）は要部平面図、同図（ｂ）は要部断面図である。隣接するゲートパッド電極７１の間に配線される２層目のゲート配線６６の中間に高抵抗（１Ω程度）の抵抗部８２を形成する。この抵抗部８２は高抵抗ポリシリコン（ノン・ドープポリシリコン）やクロムシリコンなどの高抵抗材料を用いて形成する。第１実施例と同様の抵抗値Ｒとすることで同様の効果が得られる。この抵抗部８２に開口部を形成するとさらに高抵抗が得られる。
【００３８】
図８から図１０は、図１の半導体装置の製造方法であり、工程順に示した要部製造工程断面図である。同図（ａ）は、図１のＸ−Ｘ線で切断した断面図、同図（ｂ）は図１のＹ−Ｙ線で切断した断面図に相当する。
図８において、半導体基板１にウエル領域２、エミッタ領域３、図示しないコレクタ領域を形成する。チャネルを形成するウエル領域２上にゲート絶縁膜４と絶縁膜５を形成し、全面上にゲート電極となるポリシリコン５３ａを形成する。
【００３９】
図９において、ゲートパッド電極７１となる箇所の周囲のポリシリコン５３ａに開口部２１を形成する。この開口部２１で挟まれたポリシリコン５３ａが電流狭窄部２２となり、発振抑制抵抗となる。また、電流狭窄部２２を形成した後のポリシリコン５３ａはゲート電極５３となる。表面に絶縁膜６を形成し、エミッタのコンタクトホールとして、ゲート絶縁膜４、ゲート電極５３、絶縁膜６を開口し、ゲートパッド電極７１のコンタクトホールとして絶縁膜６を開口し、全面にアルミニウム膜７１ａを形成する。
【００４０】
図１０において、アルミニウム膜７１ａをフォトエッチングでパターニングし、ゲートパッド電極７１、１層目のゲート配線７２、エミッタ電極５４を形成し、その上に絶縁膜７を形成し、ゲートパッド電極７１上の絶縁膜７を開口して（接触孔７３を形成）２層目のゲート配線６６を形成する。
つぎに、分割されたゲートユニットのゲート耐圧を図１３（ｂ）のゲートセンス電極７５を用いてテストし、ゲートユニット７０の良、不良を判定し、２層目のゲート配線６６、短絡配線７４、１層目のゲート配線７２およびゲートパッド電極７１とを図１３で説明したように接続し、ＩＧＢＴチップが完成する。
【００４１】
図１１は、図５の半導体装置の製造方法の要部製造工程断面図である。この製造方法では、図８の工程のポリシリコン５３ａを形成する工程で、抵抗部形成予定箇所に低濃度イオン注入領域２３ａ（またはノン・ドープ領域）を形成し、その他の箇所に高濃度イオン注入領域２４ａ（ゲート電極となる箇所）を形成し、その上に絶縁膜６を形成し、開口して、ゲートパッド電極、１層目のゲート配線およびエミッタ電極となるアルミニウム膜７１ａを形成する。その次の工程は図１０と同じである。
【００４２】
【発明の効果】
ゲート電極とゲートパッド電極の間に抵抗部を形成し、この抵抗部を発振抑制抵抗とすることで、ＩＧＢＴの動作領域の減少を防止し、ゲート・エミッタ間電圧の振動を防止できる。
この発振抑制抵抗の抵抗値Ｒを次式で決めることでＬＣ発振を防止できる。
【００４３】
【数５】
Ｒ＞２（Ｌｍａｘ／Ｃｍｉｎ）０．５  
ここで、Ｌｍａｘはゲートパッド電極同士を結ぶ２層目の配線の中で最大のインダクタンス値、Ｃｍｉｎは分割されている個々のゲート電極の中で最小のコンデンサ容量値である。
【００４４】
また、この抵抗部はゲートパッド電極回りに形成したポリシリコンに開口部を設け、電流狭窄部を形成することで得ることができる。
また、ゲートパッド電極と２層目のゲート配線の間に抵抗部を形成しても同様の効果が得られる。
また、第２層目のゲート配線に抵抗部を設けても同様の効果が得られる。
【図面の簡単な説明】
【図１】この発明の第１実施例の半導体装置の構成図であり、（ａ）は要部平面図、（ｂ）は（ａ）のＸ−Ｘ線で切断する要部断面図、（ｃ）は（ａ）のＹ−Ｙ線で切断する要部断面図
【図２】発振抑制抵抗値を決める方法のモデル図
【図３】ターンオフ過程でのコレクタ・エミッタ間電圧（ＶＣＥ）、コレクタ電流（ＩＣ  ）、ゲート電圧（ＶＧＥ）の短絡負荷時の各波形であり、（ａ）は図１のＩＧＢＴの波形図、（ｂ）は発振抑制抵抗を形成しない場合のＩＧＢＴ（未実施のＩＧＢＴ／従来のＩＧＢＴ）の波形図
【図４】この発明の第２実施例の半導体装置の要部平面図
【図５】この発明の第３実施例の半導体装置の要部平面図
【図６】この発明の第４実施例の半導体装置の構成図で、（ａ）は要部平面図、（ｂ）は要部断面図
【図７】この発明の第５実施例の半導体装置の構成図で、（ａ）は要部平面図、（ｂ）は要部断面図
【図８】図１の半導体装置の製造方法で、要部製造工程断面図
【図９】図８に続く、図１の半導体装置の製造方法で、要部製造工程断面図
【図１０】図９に続く、図１の半導体装置の製造方法で、要部製造工程断面図
【図１１】図５の半導体装置の製造方法の製造方法で、要部製造工程断面図
【図１２】従来の半導体装置の要部平面図
【図１３】別の半導体装置の要部平面図で、（ａ）は図１２に相当する平面図、（ｂ）は（ａ）のＡ部の拡大図
【図１４】図１３のＢ部拡大図
【図１５】図１４の要部断面図であり、（ａ）は図１４のＸ−Ｘ線で切断した断面図、（ｂ）はＹ−Ｙ線で切断した断面図
【符号の説明】
１    半導体基板
２    ウエルり領域
３    エミッタ領域
４    ゲート絶縁膜
５、６、７  絶縁膜
２１    開口部
２２    電流狭窄部
２３    抵抗部
５１、８０  ＩＧＢＴチップ
５２    活性領域
５３    ゲート電極
５４    エミッタ電極
５５、７１、８４  ゲートパッド電極
５６    耐圧構造部
５７    エミッタ外部導出端子
５８    ゲート外部導出端子
５９    発振抑制抵抗
６０、６１、６２、６３  ボンディングワイヤ
６５    エミッタ集電電極
６６、８５  ２層目のゲート配線
６７    ゲート端子
７０、９０  ゲートユニット
７２    １層目のゲート配線
７３、７６、７７  接触孔
７４    短絡配線
７５    ゲートセンス電極
８２    最小のゲートユニット
８３    最大のゲートユニット
１００    パッケージ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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