(57)【要約】【課題】  電気光学装置の表示パネルに、直接、ディジタル画像信号を入力して、表示品質の低下を防ぐ。【解決手段】  電気光学材料としての液晶が挟持された一対の基板のうち、素子基板に、走査線１１２とデータ線１１４とに接続されたＴＦＴ１１６と、このＴＦＴ１１６に接続された画素電極１１８と、ディジタル画像信号ＶＩＤをアナログ画像信号に変換して、ラインＬに供給するＤ／Ａ変換回路１６０とを備える。ここで、Ｄ／Ａ変換回路１６０を構成する抵抗およびスイッチは、ＴＦＴ１１６と共通の製造プロセスを用いて形成されたＴＦＴから構成される。【選択図】      図１
2005227798.tif 000002
【特許請求の範囲】
【請求項１】
基板に複数の走査線と、複数のデータ線と、前記走査線と前記データ線と交差に対応して設けられた複数のスイッチング素子と、各前記スイッチング素子に対応して設けられた複数の画素電極とを備える電気光学装置の駆動回路であって、
ディジタル画像信号をアナログ画像信号に変換するＤ／Ａ変換回路を備え、
前記Ｄ／Ａ変換回路において、
前記ディジタル画像信号における各ビットの重みに対応した電流を生成するための抵抗体と、当該生成された電流の総和を電圧に変換する抵抗体とが、前記複数の画素電極の形成領域を挟んで互いに対向する位置において、それぞれ前記データ線に電気的に接続される
ことを特徴とする電気光学装置の駆動回路。
【請求項２】
前記Ｄ／Ａ変換回路は、前記データ線の各々に対して設けられる一方、
前記Ｄ／Ａ変換回路の各々に対して、ラッチ信号を順次出力するデータ線駆動回路を備え、
各Ｄ／Ａ変換回路は、前記ラッチ信号にしたがって、前記ディジタル画像信号をラッチするとともに、ラッチしたディジタル画像信号を所定のタイミングでアナログ画像信号に変換して、対応するデータ線に供給する
ことを特徴とすることを特徴とする請求項１に記載の電気光学装置の駆動回路。
【請求項３】
基板に複数の走査線と、複数のデータ線と、前記走査線と前記データ線と交差に対応して設けられた複数のスイッチング素子と、各前記スイッチング素子に対応して設けられた複数の画素電極とを備える電気光学装置の駆動回路であって、
ディジタル画像信号をアナログ画像信号に変換するＤ／Ａ変換回路を備え、
前記ディジタル画像信号は時間軸に伸長されるとともに、順次シフトされた２以上の系統で供給され、
前記Ｄ／Ａ変換回路は、前記データ線の各々に対して設けられるとともに、前記各系統に対応する前記データ線毎に位置がずれた千鳥状に配置されている
ことを特徴とする電気光学装置の駆動回路。
【請求項４】
請求項１乃至３のいずれか記載の電気光学装置の駆動回路によって駆動されることを特徴とする電気光学装置。
【請求項５】
請求項４に記載の電気光学装置を備える
ことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ディジタル画像信号を入力して、電気光学的効果により表示を行う電気光学装置、および、電気光学装置の駆動回路、並びに、この電気光学装置を表示手段に適用した電子機器に関する。
【背景技術】
【０００２】
従来の電気光学装置、例えば、アクティブマトリクス方式の液晶表示装置は、主に、マトリクス状に配列した画素電極の各々にスイッチング素子が設けられた素子基板と、カラーフィルタなどが必要に応じて形成された対向基板と、これら両基板との間に充填された液晶とから構成される。このような構成において、走査線を介してスイッチング素子に走査信号を印加すると、当該スイッチング素子が導通状態となる。この導通状態の際に、データ線を介して、画素電極に画像信号を印加すると、当該画素電極および対向電極（共通電極）の間の液晶層に所定の電荷が蓄積される。電荷蓄積後、当該スイッチング素子をオフ状態としても、液晶層の抵抗値が十分に高ければ、当該液晶層における電荷の蓄積が維持される。このように、各スイッチング素子を駆動して蓄積させる電荷量を制御すると、画素毎に液晶の配向状態が変化して、所定の情報を表示することが可能となる。
【０００３】
この際、各画素の液晶層に電荷を蓄積させるのは一部の期間で良いため、第１に、走査線駆動回路によって、各走査線を順次選択するとともに、第２に、走査線の選択期間において、データ線駆動回路によって、データ線を順次選択し、第３に、選択されたデータ線に画像信号をサンプリングして供給する構成により、走査線およびデータ線を複数の画素について共通化した時分割マルチプレックス駆動が可能となる。なお、走査線駆動回路やデータ線駆動回路は、一般的には、それぞれシフトレジスタ回路からなり、これらの各シフトレジスタ回路によって転送される信号に基づいて、走査線駆動回路が垂直走査を行う一方、データ線駆動回路が水平走査を行う構成となっている。
【０００４】
ところで、近年、表示装置としての電気光学装置においては、ディジタル放送の開始などの理由から、受信したディジタル画像信号に基づいて表示させることが検討されている。ここで、電気光学装置は最終的にはアナログ信号に基づいて表示することとの関係上、ディジタル画像信号をアナログ画像信号に変換し、この後、電気光学装置における表示パネルのインターフェイスに供給する構成が考えられる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、このような構成では、結局のところ、表示パネルにはアナログの画像信号が供給されるので、表示パネルに供給される以前に、アナログ画像信号の劣化が発生して表示品質が低下する可能性がある。また、表示パネルにＤ／Ａ変換回路を内蔵するにしても、どこまでをディジタル信号とするのか、さらに、どのような構成で内蔵させるのか、などが問題となる。
【０００６】
本発明は、このような問題に鑑みてなされたものであって、その目的とするところは、電気光学装置の表示パネルにＤ／Ａ変換回路を内蔵して表示品質の低下を防ぐとともに、そのＤ／Ａ変換回路の構成を、電気光学装置の表示パネルとの関係において規定した電気光学装置、および、電気光学装置の駆動回路、並びに、この電気光学装置を用いた電子機器を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明に係る電気光学装置の駆動回路にあっては、基板に複数の走査線と、複数のデータ線と、前記走査線と前記データ線とに接続されたスイッチング素子と、このスイッチング素子に接続された画素電極とを備える電気光学装置の駆動回路であって、ディジタル画像信号をアナログ画像信号に変換するＤ／Ａ変換回路を備え、前記Ｄ／Ａ変換回路を構成する素子の一部または全部が、前記スイッチング素子と共通の製造プロセスを用いて形成された素子からなることを特徴としている。
【０００８】
本発明によれば、Ｄ／Ａ変換回路が、画素電極に接続されたスイッチング素子と共通の製造プロセスで形成された素子によって構成されるので、Ｄ／Ａ変換回路を、画素電極が形成される領域、すなわち、表示領域の近傍に配置させることが可能となる。このため、表示領域直前までディジタル画像信号の状態が維持されて供給されるので、表示品質の劣化が防止されることとなる。また、Ｄ／Ａ変換回路の構成素子の一部または全部が、画素電極に接続されるスイッチング素子の製造プロセスと兼用されて形成されるので、Ｄ／Ａ変換回路の形成プロセスが複雑化することもない。
【０００９】
ここで、本発明において、前記画素電極に接続されたスイッチング素子は、トランジスタであり、前記Ｄ／Ａ変換回路を構成する少なくとも１個以上の抵抗体が、当該トランジスタの電極用配線材からなることが望ましい。抵抗体としては、トランジスタのチャネルを形成する半導体膜、あるいは、これにイオンをドープして抵抗を調節した薄膜が高抵抗体であるので、有効ではあるが、膜厚が薄いので、比抵抗の制御が困難である。これに対して、電極用配線材は、膜厚が比較的厚いので、半導体膜を抵抗としても用いる場合よりも、抵抗値の制御が容易である。ただし、電極用配線材のシート抵抗は一義的に定まってしまうので、実際には、配線材の幅および長さによって抵抗分が制御されることなる。
【００１０】
また、本発明において、前記画素電極に接続されたスイッチング素子は、トランジスタであり、前記Ｄ／Ａ変換回路を構成する少なくとも１個以上のスイッチング素子が、前記画素電極に接続されたトランジスタと共通の製造プロセスを用いて形成されたトランジスタからなることが望ましい。すなわち、Ｄ／Ａ変換回路にあっては、抵抗体のほかに、各ビットに対応して重み付けを行うためのスイッチング素子が設けられるのが通常であるが、これによれば、重み付けを行うためのスイッチング素子が、画素電極に接続されたトランジスタと共通の製造プロセスを用いて形成されるので、当該スイッチング素子の形成プロセスが複雑化することもない。
【００１１】
くわえて、本発明において、前記画素電極に接続されたスイッチング素子は、トランジスタであり、前記Ｄ／Ａ変換回路を構成する少なくとも１個以上の抵抗が、前記画素電極に接続されたトランジスタと共通の製造プロセスを用いて形成されたトランジスタのソース・ドレイン間の抵抗を用いてなることが望ましい。すなわち、トランジスタにおけるオン抵抗を、Ｄ／Ａ変換回路の抵抗体として用いるので、配線材料よりもより高い比抵抗が得られるため素子の小型化が可能である。ここで、抵抗値は、チャネルの幅で制御可能であり、広くすると、それだけ抵抗値が小さくなる。また、一定領域であればトランジスタを精度良く形成するのは、比較的容易であるので、当該領域において形成される抵抗値のバラツキを抑えることが可能となる。
【００１２】
さらに、本発明において、前記画素電極に接続されたスイッチング素子は、トランジスタであり、前記Ｄ／Ａ変換回路を構成する少なくとも１組以上のスイッチング素子と抵抗体とが、前記画素電極に接続されたトランジスタと共通の製造プロセスを用いて形成され、かつトランジスタのソース・ドレイン間の抵抗を用いることで１つの素子として形成されることが望ましい。すなわち、Ｄ／Ａ変換において、重み付けを行うためのスイッチング素子と抵抗とが、同一トランジスタで兼用されるので、構成の簡略化を図ることが可能となる。
【００１３】
ここで、前記Ｄ／Ａ変換回路を構成するスイッチング素子は、参照電位または定電流源を用いて、前記ディジタル画像信号における各ビットの重みに対応した電圧または電流を生成するためのものであることが望ましい。すなわち、Ｄ／Ａ変換において、重み付けを行うためのスイッチング素子が、画素電極に接続されたトランジスタと同一の製造プロセスで形成されるので、構成の簡略化を図ることが可能となる。
【００１４】
一方、本発明において、前記データ線を選択するためのサンプリング信号を順次出力するデータ線駆動回路と、前記Ｄ／Ａ変換回路により変換されたアナログ画像信号を、前記サンプリング信号にしたがってサンプリングして前記データ線の各々に供給するサンプリング回路とを備えることが望ましい。これによれば、Ｄ／Ａ変換されたアナログ画像信号が、サンプリング信号にしたがってデータ線の各々に供給されるので、Ｄ／Ａ変換回路が１つで済む。このため、表示品質の劣化防止や、Ｄ／Ａ変換回路の形成プロセスの複雑化防止とともに、構成の簡略化も図られることとなる。
【００１５】
ここで、本発明において、前記サンプリング回路を前記データ線１本あたり２段以上有し、水平走査の周期に同期し一括してデータ線へ書込みを行うことが望ましい。これにより、水平走査期間毎に線順次でデータ線への書込みが行われるので、表示むらが軽減されて、ディジタルの鮮明な映像の劣化防止が図られる。
【００１６】
また、本発明にあっては、前記Ｄ／Ａ変換回路において、前記ディジタル画像信号における各ビットの重みに対応した電流または電圧を生成するための抵抗体と、それ以外の抵抗体とが、前記サンプリング回路を挟んで互いに対向して形成されることが望ましい。これによれば、各ビットの重みに対応した電流または電圧を生成するための抵抗（ラダー回路）と、それ以外の抵抗、例えば、電流−電圧変換用の抵抗や、プルダウン抵抗などの抵抗とは、サンプリング回路を挟んで対向して形成されるので、Ｄ／Ａ変換に必要な抵抗が分散されることとなる。このため、Ｄ／Ａ変換に必要な抵抗を集中して形成しないで済むので、それだけ、面積の制約が大きい場合に有利となる。
【００１７】
また、本発明において、前記Ｄ／Ａ変換回路は、前記データ線の各々に対して設けられる一方、前記Ｄ／Ａ変換回路の各々に対して、ラッチ信号を順次出力するデータ線駆動回路を備え、各Ｄ／Ａ変換回路は、前記ラッチ信号にしたがって、前記ディジタル画像信号をラッチするとともに、ラッチしたディジタル画像信号を所定のタイミングでアナログ画像信号に変換して、対応するデータ線に供給することが望ましい。これによれば、Ｄ／Ａ変換回路がデータ線の各々に対応して設けられるとともに、各Ｄ／Ａ変換回路は、ディジタル画像信号をラッチするので、データ線近傍までディジタル画像信号の状態で供給することが可能となる。このため、表示品質の劣化が、より一層防止されることとなる。また、各Ｄ／Ａ変換回路がアナログ画像信号を、対応するデータ線に供給するタイミングとしては、ラッチと同時とする第１の場合や、１水平走査期間においてすべてのＤ／Ａ変換回路がディジタル画像信号をラッチした後とする第２の場合などが考えられる。ここで、第１の場合とすると、アナログ画像信号は、データ線毎に順次供給されることとなる。一方、第２の場合とすると、アナログ信号は、すべてのデータ線に一括して供給されることとなる。
【００１８】
また、本発明は、基板に複数の走査線と、複数のデータ線と、前記走査線と前記データ線と交差に対応して設けられた複数のスイッチング素子と、各前記スイッチング素子に対応して設けられた複数の画素電極とを備える電気光学装置の駆動回路であって、ディジタル画像信号をアナログ画像信号に変換するＤ／Ａ変換回路を備え、前記ディジタル画像信号は時間軸に伸長されるとともに、順次シフトされた２以上の系統で供給され、前記Ｄ／Ａ変換回路は、前記データ線の各々に対して設けられるとともに、前記各系統に対応する前記データ線毎に位置がずれた千鳥状に配置されていることを特徴とする。これによれば、Ｄ／Ａ変換回路をデータ線に対して交差する方向に、複数行にわたって配列させることができるので、データ線のピッチが狭い場合や、Ｄ／Ａ変換回路の形成面積が大きく要する場合であっても、比較的容易に構成可能となる。そして、なによりも、データ線側の駆動周波数が、実質的に、系統数の逆数まで低下するので、駆動回路を構成する素子の性能を向上させることなく、高解像度化に対応することが可能となる。
【００１９】
また、本発明は、基板に複数の走査線と、複数のデータ線と、前記走査線と前記データ線と交差に対応して設けられた複数のスイッチング素子と、各前記スイッチング素子に対応して設けられた複数の画素電極とを備える電気光学装置の駆動回路であって、ディジタル画像信号をアナログ画像信号に変換するＤ／Ａ変換回路を備え、前記Ｄ／Ａ変換回路において、前記ディジタル画像信号における各ビットの重みに対応した電流を生成するための抵抗体と、当該生成された電流の総和を電圧に変換する抵抗体とが、前記複数の画素電極の形成領域を挟んで互いに対向する位置において、それぞれ前記データ線に電気的に接続されることを特徴とする。これによれば、各ビットの重みに対応した電流または電圧を生成するための抵抗（ラダー回路）と、それ以外の抵抗、例えば、電流−電圧変換用の抵抗や、プルダウン抵抗などの抵抗とは、画素電極形成領域を挟んで対向して形成されるので、Ｄ／Ａ変換に必要な抵抗が分散されることとなる。このため、Ｄ／Ａ変換に必要な抵抗を集中して形成しないで済むので、それだけ、面積の制約が大きい場合に有利となる。
【００２０】
さらに、上記目的を達成するために、本発明に係る電気光学装置にあっては、上述した本発明の電気光学装置の駆動回路によって駆動されるので、表示品質の劣化が防止されて、高品位な表示が可能であるとともに、その製造プロセスが簡略化されて、容易に形成することが可能となる。
【００２１】
加えて、本発明に係る電子機器にあっては、上記電気光学装置を備えるので、高品位な表示とともに、形成が容易に可能な電気光学装置を提供することが可能となる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施の形態について図面を参照して説明する。
【００２３】
（第１実施形態）
まず、本発明の第１実施形態に係る駆動回路によって駆動される電気光学装置について説明する。図１は、電気光学材料として液晶を用いた液晶パネルの電気的構成を示すブロック図である。この図に示される液晶パネル１００は、実際には後述するように、素子基板と対向基板とを互いに電極形成面を対向して貼付した構成となっている。このうち、素子基板にあっては、図１においてＸ方向に沿って平行に複数本の走査線１１２が配列して形成され、また、これと直交するＹ方向に沿って平行にｎ（ｎは、偶数）本のデータ線１１４が形成されている。そして、これらの走査線１１２とデータ線１１４との各交点においては、薄膜トランジスタ（Thin Film Transistor：以下「ＴＦＴ」と称する）１１６のゲート電極が走査線１１２に接続される一方、ＴＦＴ１１６のソース電極がデータ線１１４に接続されるとともに、ＴＦＴ１１６のドレイン電極が画素電極１１８に接続されている。そして、各画素は、画素電極１１８と、後述する対向基板に形成された共通電極と、これら両電極間に挟持された液晶とによって構成され、走査線１１２とデータ線１１４との各交点に対応してマトリクス状に配列し、表示領域１１０を形成している。なお、このほかに、蓄積容量（図示省略）が、各画素毎に、電気的にみて画素電極１１８と共通電極とに挟持された液晶に対して並列に形成されるが、図においては省略されている。
【００２４】
さて、周辺回路１２０は、走査線駆動回路１３０や、データ線駆動回路１４０のほかに、パルス幅制限回路１５０、Ｄ／Ａ変換回路１６０、サンプリング回路１７０などからなり、後述するように素子基板における対向面にあって、表示領域の周辺部に形成されるものである。これらの回路の能動素子は、画素をスイッチングするＴＦＴ１１６と共通の製造プロセスで形成されるｐチャネル型ＴＦＴおよびｎチャネル型ＴＦＴの組み合わせにより形成されるものである。
【００２５】
ここで、周辺回路１２０のうち、走査線駆動回路１３０は、シフトレジスタを有し、外部から供給されるクロック信号ＣＬＹや、その反転クロック信号ＣＬＹINV、転送開始パルスＤＹなどに基づいて、走査信号を各走査線１１２に対して順次出力するものである。詳細には、走査線駆動回路１３０は、第１に、垂直走査期間の最初に供給される転送開始パルスＤＹを、クロック信号ＣＬＹおよび反転クロック信号ＣＬＹINVの半周期だけ順次シフトし、第２に、これらシフトした信号を走査信号として、各走査線１１２に対し水平走査期間毎に順次出力するものである。
【００２６】
また、データ線駆動回路１４０は、走査線駆動回路１３０と略同様な構成であるが、供給される信号が異なっている。すなわち、データ線駆動回路１４０には、クロック信号ＣＬＹおよび反転クロック信号ＣＬＹINVの替わりに、クロック信号ＣＬＸおよび反転クロック信号ＣＬＸINVが供給されるとともに、転送開始パルスＤＹの替わりに、水平走査期間の最初に転送開始パルスＤＸが供給される構成となっている。このため、データ線駆動回路１４０は、第１に、水平走査期間の最初に供給される転送開始パルスＤＸを、クロック信号ＣＬＸおよび反転クロック信号ＣＬＸINVの半周期だけ順次シフトし、第２に、これらシフトした信号Ｓ１’〜Ｓｎ’を順次出力することとなる。なお、走査線駆動回路１３０およびデータ線駆動回路１４０の詳細な構成については、データ線駆動回路１４０を例にとって後述することとする。
【００２７】
次に、パルス幅制限回路１５０は、各データ線１１４に対応して設けられるｎ組のＮＡＮＤ回路１５２およびインバータ１５４からなり、信号Ｓ１’〜Ｓｎ’のパルス幅を、イネーブル信号ＥＮＢ１、ＥＮＢ２によりそれぞれ制限して、サンプリング信号Ｓ１〜Ｓｎとして出力するものである。ここで、図１において左から数えてｉ段目に位置するＮＡＮＤ回路１５２は、ｉが奇数であれば、信号Ｓｉ’と信号ＥＮＢ１との論理積を反転する一方、ｉが偶数であれば、信号Ｓｉ’と信号ＥＮＢ２との論理積を反転するものである。また、各インバータ１５４は、対応するＮＡＮＤ回路１５２の出力信号を反転するものである。そして、これらインバータ１５４の出力信号が順番にサンプリング信号Ｓ１、Ｓ２、……、Ｓｎとして出力される構成となっている。
【００２８】
一方、Ｄ／Ａ変換回路１６０は、外部から供給される８ビットのディジタル画像信号ＶＩＤを、アナログ画像信号に変換してラインＬに出力するものであり、その詳細構成については後述することとする。
【００２９】
また、サンプリング回路１７０は、各データ線１１４に対応して設けられるｎ個のＴＦＴ１７１からなり、サンプリング信号Ｓ１〜Ｓｎにしたがって、ラインＬに供給されたアナログ画像信号を、対応するデータ線１１４にそれぞれサンプリングして供給するものである。詳細には、スイッチとしてのＴＦＴ１７１の各々は、各データ線１１４の一端に設けられ、各ＴＦＴ１７１のソース電極が、アナログ画像信号が供給されるラインＬに接続され、また、各ＴＦＴ１７１のドレイン電極が、対応するデータ線１１４に接続されている。そして、各ＴＦＴ１７１のゲート電極には、図において左から順番に、それぞれサンプリング信号Ｓ１〜Ｓｎが供給される信号線に接続されている。
【００３０】
＜データ線駆動回路の構成＞
ここで、図１におけるデータ線駆動回路１４０の詳細に構成について説明する。図２は、データ線駆動回路１４０の構成を示す回路図である。この図において、クロック信号ＣＬＸ、その反転信号ＣＬＸINV、および、転送開始パルスＤＸは、いずれも図示しないタイミングジェネレータによって、ディジタル画像信号ＶＩＤと同期して供給されるものである。
【００３１】
さて、図２に示されるように、データ線駆動回路１４０は、シフトレジスタの単位回路Ｒ１〜Ｒｎ＋１を（ｎ＋１）段縦続接続したものであり、すなわち、データ線１１４の本数であるｎよりも１だけ多い奇数段接続したものであり、水平走査期間の最初に供給されるパルスＤＸを、クロック信号ＣＬＸおよびその反転クロック信号ＣＬＸINVにしたがって、前段（左側）の単位回路から後段（右側）の単位回路へ順次シフトして、信号Ｓ１’〜Ｓｎ’として出力する構成となっている。このため、各単位回路Ｒ１〜Ｒｎ＋１には、クロック信号ＣＬＸ、および、反転クロック信号ＣＬＸINVが、それぞれ供給されている。
【００３２】
これら各単位回路Ｒ１〜Ｒｎ＋１のうち、奇数段の単位回路Ｒ１、Ｒ３、……、Ｒｎ−１、Ｒｎ＋１は、クロック信号ＣＬＸが「Ｈ」レベルの場合（反転クロック信号ＣＬＸが「Ｌ」レベルの場合）に入力信号を反転するクロックドインバータ１４２と、このクロックドインバータ１４２による反転信号を再反転して、当該単位回路の出力とするインバータ１４４と、クロック信号ＣＬＸが「Ｌ」レベルの場合（反転クロック信号ＣＬＸINVが「Ｈ」レベルの場合）に、インバータ１４４の出力信号を反転して、インバータ１４４の入力に帰還するクロックドインバータ１４６とから構成される。
【００３３】
ここで、奇数段の単位回路におけるクロックドインバータ１４２の具体的構成について説明すると、図３（ａ）に示されるように、高位側電源Ｖｄｄと低位側電源Ｖｓｓとの間に、ゲート電極に反転クロック信号ＣＬＸINVを入力するｐチャネル型ＴＦＴと、入力信号をゲート電極にそれぞれ入力する相補型のｐチャネル型ＴＦＴ・ｎチャネル型ＴＦＴと、ゲート電極にクロック信号ＣＬＸを入力するｎチャネル型ＴＦＴとを直列に接続した構成となっている。また、奇数段におけるクロックドインバータ１４６については、図３（ｂ）に示される通りであり、クロック信号ＣＬＸおよび反転クロック信号ＣＬＸINVが供給されるＴＦＴが、図３（ａ）とは反対となっている。さらに、インバータ１４４については、図４に示されるように、高位側電源Ｖｄｄと低位側電源Ｖｓｓとの間に、入力信号をゲート電極にそれぞれ入力するｐチャネル型ＴＦＴおよびｎチャネル型ＴＦＴとを、直列に相補型に接続した構成となっている。
【００３４】
一方、各単位回路Ｒ１〜Ｒｎ＋１のうち、偶数段の単位回路Ｒ２、Ｒ４、……、Ｒｎ−２、Ｒｎは、基本的に、奇数段の単位回路と同様な構成であるが、クロックドインバータ１４２は、クロック信号ＣＬＸが「Ｌ」レベルの場合に入力信号を反転する一方、クロックドインバータ１４６は、クロック信号ＣＬＸが「Ｈ」レベルの場合に入力信号を反転する点において異なっている。したがって、偶数段におけるクロックドインバータ１４２は、図３（ｂ）に示される構成となり、偶数段におけるクロックドインバータ１４６は、図３（ａ）に示される構成となて、それぞれ奇数段のものと入れ替わった関係にある。
【００３５】
なお、図２において、奇数段のクロックドインバータ１４２および偶数段のクロックドインバータ１４６には、それぞれクロック信号ＣＬＸのみ供給されているが、実際には図３（ａ）に示されるように、反転クロック信号ＣＬＸINVも供給されている。同様に、図２においては、奇数段のクロックドインバータ１４６および偶数段のクロックドインバータ１４２には、反転クロック信号ＣＬＸINVのみ供給されているが、実際には図３（ｂ）に示されるように、クロック信号ＣＬＸも供給されている。また、これらのクロックドインバータや、インバータは、高位側電源Ｖｄｄおよび低位側電源Ｖｓｓの間に接続されるため、これらの電源配線が各単位回路Ｒ１〜Ｒｎ＋１において引き回されている。
【００３６】
＜Ｄ／Ａ変換回路＞
次に、図１におけるＤ／Ａ変換回路１６０の詳細構成について説明する。図５は、Ｄ／Ａ変換回路１６０の等価回路を示す図である。
【００３７】
この図に示されるように、Ｄ／Ａ変換回路１６０は、いわゆるＲ−２Ｒのラダー（はしご）回路を用いてＤ／Ａ変換を行うものであり、ディジタル画像信号ＶＩＤの各ビット（最上位ビットをＭＳＢ、以下、２ＳＢ、３ＳＢ、……、７ＳＢ、最下位ビットをＬＳＢとする）に対応してスイッチＳｗ１〜Ｓｗ８を備えている。これらの各スイッチＳｗ１〜Ｓｗ８は、対応ビットが「１」である場合には端子ａに接続する一方、対応ビットが「０」である場合には端子ｂに接続するものである。ここで、説明の便宜上、端子ａに接続する場合を、当該スイッチがオンであるとし、端子ｂに接続する場合を、当該スイッチがオフであるものとする。また、各スイッチＳｗ１〜Ｓｗ８の端子ａは、それぞれ参照電位Ｖｒｅｆが供給される信号線に接続される一方、端子ｂは、それぞれ基準電位に接続されている。
【００３８】
また、各スイッチＳｗ１〜Ｓｗ８の共通端子は、それぞれ抵抗値が２Ｒである抵抗を介して接続点Ａ〜Ｈに接続されている。また、各接続点Ａ〜Ｈにおいて、互いに隣接する接続点間は、抵抗値がＲである抵抗を介して接続されている。このため、抵抗値が２Ｒの抵抗と、抵抗値がＲの抵抗とで構成されたラダー回路において、各抵抗の接続点Ａ〜Ｈの各々から上位ビット方向、下位ビット方向、および、スイッチ方向のいずれをみても、抵抗値が２Ｒとなるように形成されている。そして、接続点ＡがラインＬに接続されて、Ｄ／Ａ変換回路１６０の出力端Ｅｏｕｔとなっている。
【００３９】
このような構成において、「１」である入力ビットに対応するスイッチがオンすると、出力端Ｅｏｕｔには、各ビットの重みに対応する電圧が出力される。例えば、最上位ビットＭＳＢが「１」であれば、スイッチＳｗ１がオンすることにより、Ｖｒｅｆ／２の電圧が、また、それよりも２ビット下位の３ＳＢが「１」であれば、スイッチＳｗ３がオンすることにより、Ｖｒｅｆ／８の電圧が、それぞれＥｏｕｔに発生することとなる。
【００４０】
次に、Ｄ／Ａ変換回路１６０における構成素子の実際について説明する。すでに図５を参照して説明したように、Ｄ／Ａ変換回路１６０は、スイッチＳｗ１〜Ｓｗ８と、ラダー回路の抵抗とによって構成されている。このうち、本実施形態においては、抵抗分を、主に、ＴＦＴにおけるゲート電極用配線材のポリシリコンから構成する場合〔１〕と、ＴＦＴにおけるソース・ドレイン間の抵抗を用いる場合〔２〕との２通りを想定している。
【００４１】
そこでまず、抵抗分をポリシリコンから形成する場合〔１〕について説明する。ここでは、図５において、破線で示される部分１６００、すなわち、スイッチＳｗ１と、抵抗値が２Ｒである抵抗とからなる部分１６００について検討する。抵抗分をポリシリコンから形成する場合、部分１６００については、図６（ａ）に示されるように、ディジタル画像信号ＶＩＤのうち、最上位ビットＭＳＢの信号をゲート信号として入力して、互いに排他的にオンオフするｎチャネル型ＴＦＴ１６０１・ｐチャネル型ＴＦＴ１６０２と、ゲート電極用配線材のポリシリコンからなる抵抗１６０３とから構成される。
【００４２】
ここで、抵抗体としては、ＴＦＴの半導体膜が高抵抗体であるため、これを用いることも考えられるが、膜厚が薄いので、抵抗値の制御が困難である。これに対して、ゲート電極用配線材は、比較的膜厚が厚いので、半導体膜自体を抵抗としても用いる場合よりも、抵抗分の制御が容易である。ただし、ゲート電極用配線材の膜厚は、形成されるＴＦＴによって一義的に定まってしまうので、実際には、配線材の幅および長さによって抵抗分を制御することなる。
【００４３】
また、ＴＦＴ１６０１、１６０２のオン抵抗は抵抗１６０３に対して十分低いことが望ましいが、これらのソース・ドレイン間の抵抗値は、無視できないことが多い。このため、ＴＦＴ１６０１または１６０２がオンする場合におけるソース・ドレイン間の抵抗と、ポリシリコンからなる抵抗１６０３との直列抵抗値が２Ｒとなるように、ＴＦＴ１６０１、１６０２および抵抗１６０３がそれぞれ形成される。すなわち、部分１６００におけるスイッチＳｗ１のスイッチング機能については、ＴＦＴ１６０１、１６０２が担い、また、抵抗値が２Ｒである抵抗の機能については、これらＴＦＴのソース・ドレイン間の抵抗と抵抗１６０３との直列抵抗が担うのである。また、部分１６００については、最上位ビットＭＳＢ以外のビットに対応して同様に形成される。くわえて、各接続点Ａ〜Ｈにおいて、互いに隣接する接続点間を接続する抵抗については、ポリシリコンから形成して、その抵抗値がＲとなるようにしても良いし、ＴＦＴ１６０１、１６０２のチャネル幅と比べて半分にしたダミーのＴＦＴを形成して、そのソース・ドレイン間の抵抗値がＲとなるようにしても良い。なお、図６（ａ）における端子ａ、ｂ、ｃ、ｄは、それぞれ図５における同符号の端子に相当している。
【００４４】
一方、抵抗分をＴＦＴにおけるソース・ドレイン間の抵抗を用いる場合〔２〕について説明する。ここでも、抵抗分をポリシリコンから形成する場合〔１〕と同様に、図５において、スイッチＳｗ１と、抵抗値が２Ｒである抵抗とからなる部分１６００について検討する。抵抗分をＴＦＴのソース・ドレイン間の抵抗を用いて形成する場合、部分１６００については、図６（ｂ）に示されるように、最上位ビットＭＳＢの信号をゲート信号として入力して、互いに排他的にオンオフするｐチャネル型ＴＦＴ１６０７・ｎチャネル型ＴＦＴ１６０８が、部分１６００におけるスイッチＳｗ１のスイッチング機能と、抵抗値が２Ｒである抵抗の機能とを同時に担うのである。すなわち、ＴＦＴ１６０７（１６０８）がオンする場合におけるソース・ドレイン間の抵抗を、ラダー回路における抵抗として積極的に用いて、それぞれ２Ｒとなるように形成するのである。また、部分１６００については、最上位ビットＭＳＢ以外のビットに対応して同様に形成される。くわえて、各接続点Ａ〜Ｈにおいて、互いに隣接する接続点間を接続する抵抗については、ダミーＴＦＴを設けて、そのソース・ドレイン間の抵抗値がＲとなるよう形成される。
【００４５】
このように形成すると、スイッチであるＴＦＴのオン抵抗が低い必要がないため、チャネル幅を小さくできるうえ、あえて抵抗体を形成ないため、回路サイズを大幅に縮小することが可能である。ラダー抵抗における抵抗値のばらつきは、Ｄ／Ａ変換の精度に直接影響を与えるので、パターニングに工夫が必要となるなどの点に留意すべきであるが、この手段は比較的低ビット数のＤ／Ａ変換である場合や、Ｄ／Ａ変換回路を狭い領域に集積する際に有効である。なお、図６（ｂ）における端子ａ、ｂ、ｃ、ｄは、それぞれ図５における同符号の端子に相当している。
【００４６】
また、図６（ａ）におけるｎチャネル型ＴＦＴ１６０２、および、図６（ｂ）におけるｎチャネル型ＴＦＴ１６０８については、デプレッション型とエンハンスメント型といった排他的なスイッチの組み合わせでも可能であるし、対応ビットの信号をインバータにより反転してゲート信号として入力する構成とすれば、ｎチャネル型ＴＦＴを用いることも可能であり、また、この逆にｐチャネル型ＴＦＴを用いることも可能である。さらに、ｎチャネルおよびｐチャネル型ＴＦＴを並列に接続したトランスミッションゲートに置き換えて、基準電位に対して参照電位を正負に反転させることで反転駆動に対応可能である。
【００４７】
＜製造プロセス〔１〕＞
次に、周辺回路１２０および表示領域１１０における構成素子の製造プロセスについて説明する。上述したように、周辺回路１２０のうち、Ｄ／Ａ変換回路１６０における抵抗については、ポリシリコンおよびＴＦＴを用いて形成する場合（図６（ａ）参照）と、ＴＦＴのソース・ドレイン間の抵抗のみを用いて形成する場合（図６（ｂ）参照）との２通りが考えられる。そこでまず、前者のポリシリコンおよびＴＦＴを用いて形成する場合について説明することとする。なお、以下における工程は、表示領域１１０におけるＴＦＴ１１６、すなわち、画素電極１１８に接続されたＴＦＴ１１６を基準にしたものである。また、周辺回路１２０としては、図６（ａ）におけるＴＦＴ１６０２および抵抗１６０３の直列部分を例にとって説明するが、抵抗１６０３以外のものについても、すなわち、データ線駆動回路１４０やサンプリング回路１７０を構成するＴＦＴについても、基本的にＴＦＴ１６０２と同様に形成される。
【００４８】
まず、図７の工程（１）に示されるように、ガラスや石英などの基板１０１の上面全体に、例えば減圧ＣＶＤ法などによって、ポリシリコン層１を、約５０〜２００ｎｍの厚さで、好ましくは約１００ｎｍの厚さとなるまで固相成長させる。この際、ｎチャネル型のＴＦＴを形成する場合には、Ｓｂ（アンチモン）や、Ａｓ（砒素）、Ｐ（リン）などのＶ属元素のドーパントを、わずかにイオン注入等によりドーピングする。また、ｐチャネル型ＴＦＴを形成する場合には、Ａｌ（アルミニウム）や、Ｂ（ボロン）、Ｇａ（ガリウム）などのIII属元素のドーパントを、同様に、わずかにイオン注入等によりドーピングする。
次に、図７の工程（２）に示されるように、ポリシリコン層１を、フォトリソグラフィ工程やエッチング工程等によってパターニングして、表示領域１１０にあってはＴＦＴ１１６における能動層１ａを、周辺回路１２０にあってはＴＦＴ１６０１などにおける能動層１ｂを、それぞれ島状に形成する。
【００４９】
さらに、図７の工程（３）に示されるように、能動層１ａ、１ｂの表面を熱酸化処理して、ゲート絶縁膜２ａ、２ｂをそれぞれ能動層１ａ、１ｂの表面に形成する。この工程により、能動層１ａ、１ｂは最終的に約３０〜１５０ｎｍの厚さ、好ましくは約３５〜４５ｎｍの厚さとなる一方、ゲート絶縁膜２ａ、２ｂは約６０〜１５０ｎｍの厚さ、好ましくは約３０ｎｍの厚さとなる。
【００５０】
そして、図７の工程（４）に示されるように、ゲート絶縁膜２ａ、２ｂおよび基板１０１の上面に、ポリシリコン層１２を減圧ＣＶＤ法等により堆積する。このポリシリコン層１２は、表示領域１１０にあっては、ＴＦＴ１１６のゲート電極を兼用する走査線となるべき部分であり、周辺回路１２０にあっては、ＴＦＴ１６０１などの各種ＴＦＴにおけるゲート電極、および、抵抗１６０３となるべき部分である。なお、走査線１１２となるべき部分については、ポリシリコンではなく、Ａｌなどの金属膜や金属シリサイド膜から形成しても良いし、これらの金属膜または金属シリサイド膜とポリシリコンとを多層形成しても良い。また、ゲート電極の配線材料としては、ポリシリコンのほか、Ｍｏ（モリブデン）、Ｔａ（タンタル）、Ｔｉ（チタン）、Ｗ（タングステン）等の高融点金属や、これらの金属シリサイドを用いることができるが、抵抗１６０３となるべき部分に限って言えば、低抵抗材料を用いると高抵抗化することが困難となる点に留意すべきである。
【００５１】
次に、図８の工程（５）に示されるように、ポリシリコン層１２を、フォトリソグラフィ工程やエッチング工程等によってパターニングして、表示領域１１０にあっては、ＴＦＴ１１６のゲート電極を兼用する走査線１１２を形成し、周辺回路１２０にあっては、ＴＦＴ１６０１のゲート電極１２ｂや、抵抗１６０３を形成する。なお、ゲート電極１２ｂは、図６（ａ）における端子ｄに相当するものである。この際、周辺回路１２０にあっては、ＴＦＴ１６０１以外のＴＦＴにおけるゲート電極も同様に形成される。
さらに、図８の工程（６）に示されるように、走査線１１２（ゲート電極）、ゲート電極１２ｂをマスクとして不純物（例えばリン）のドーパントをドーピングして、ｎチャネル型のＴＦＴの能動層１ａ、１ｂにおいて、自己整合されたソース領域およびドレイン領域となる半導体領域を形成する。なお、ＴＦＴをｐチャネル型とする場合には、能動層１ｂにおいてソース領域およびドレイン領域を形成するために、ＢなどのIII属元素のドーパントをドーピングする。
【００５２】
また、ソース・ドレイン領域は、第１に、ドーパンドを、１×１０１３〜３×１０１３[atms／cm２]のドーズ量にてライトドーピングして、低濃度領域を形成し、第２に、走査線１１２（ゲート電極）やゲート電極１２ｂよりも幅広のマスク層を、当該走査線１１２およびゲート電極１２ｂ上に形成し、第３に、同じドーパンドを、１×１０１５〜３×１０１５[atms／cm２]のドーズ量でドーピングして、高濃度領域を形成し、これにより、マスクされた領域がライトリー・ドープド・ドレイン（ＬＤＤ）構造のＴＦＴとなるように形成しても良い。また、ライトリー・ドープせずに走査線１１２およびゲート電極１２ｂよりも幅広のマスクを使用してパターンを形成し、続いて、不純物をドーピングしてソース・ドレインを形成した後に、ゲート電極をオーバーエッチングすることにより、オフセット構造のＴＦＴを形成しても良い。
【００５３】
続いて、図８の工程（７）に示されるように、層間絶縁膜３を、走査線１１２やゲート電極１２ｂなどを覆うように、例えば、ＣＶＤ法等によって約５００〜１５００ｎｍの厚さに堆積する。なお、層間絶縁膜３の材質としては、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜や、窒化シリコン膜、酸化シリコン膜などが挙げられる。
【００５４】
そして、図８の工程（８）に示されるように、表示領域１１０にあっては、層間絶縁膜３に対して、ＴＦＴ１１６のソース領域に対応した位置にコンタクトホール４１を、ドライエッチング等により形成する。一方、周辺回路１２０にあっては、層間絶縁膜３に対し、ＴＦＴ１６０１のドレイン領域と、ソース領域と、抵抗１６０３とに接続するためのコンタクトホール４２、４３、４４、４５を同様に形成する。なお、コンタクトホール４１、４２、４３は、層間絶縁膜３と、ゲート絶縁膜２ａまたは２ｂとの重ね膜を開孔するものである。
【００５５】
次に、図９の工程（９）に示されるように、層間絶縁膜３の上に、アルミニウムなどの低抵抗金属や金属シリサイドなどの導電層１４を、スパッタリング処理などによって約１００〜５００ｎｍの厚さに堆積する。この導電層１４は、表示領域１１０にあっては、ＴＦＴ１１６のソース電極を兼用するデータ線１１４となるべき部分であり、周辺回路１２０にあっては、ＴＦＴ１６０１を含むＴＦＴのソース電極や、ドレイン電極、抵抗１６０３などを接続する配線部分となるべき部分である。
【００５６】
さらに、図９の工程（１０）に示されるように、導電層１４を、フォトリソグラフィ工程やエッチング工程等によってパターニングして、表示領域１１０にあっては、ＴＦＴ１１６のソース電極を兼用するデータ線１１４を形成する。また、この導電層１４のパターニングにより、周辺回路１２０にあっては、ＴＦＴ１６０１のソース電極ａ’や、ＴＦＴ１６０１のドレイン電極と抵抗１６０３の一方の端子との接続配線ｅ’、抵抗１６０３における他方の端子の引き出し配線ｃ’などの各種配線を形成する。なお、図９の（１０）において、ＴＦＴ１６０１のソース電極ａ’は、図６（ａ）の端子ａに相当するものであり、また、ＴＦＴ１６０１のドレイン電極の接続配線ｅ’は、図６（ａ）の端子ｅに相当するものであり、さらに、引き出し配線ｃ’は、図６（ａ）の端子ｃに相当するものである。
【００５７】
続いて、図９の工程（１１）に示されるように、絶縁膜５を、データ線１１４や配線ａ’、ｅ’、ｃ’などを覆うように、例えば、ＣＶＤ法等によって約５００〜１５００ｎｍの厚さに堆積する。なお、絶縁膜５の材質としては、層間絶縁膜３と同様に、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜や、窒化シリコン膜、酸化シリコン膜などが挙げられる。
【００５８】
次に、図９の工程（１２）に示されるように、表示領域１１０における絶縁膜５に対し、ＴＦＴ１１６のドレイン領域に対応した位置にコンタクトホール６１を、ドライエッチング等により形成する。
【００５９】
そして、図１０の工程（１３）に示されるように、絶縁膜５の上面に、ＩＴＯなどの透明導電性薄膜１８を、スパッタリング処理などによって約５０〜２００ｎｍの厚さに堆積した後、同図（１４）に示されるように、フォトリソグラフィ工程やエッチング工程等によってパターニングして、画素電極１１８を形成する。なお、液晶パネル１００を反射型とする場合には、透明導電性薄膜１８に替えて、アルミニウムなどの反射率の高い不透明導電性薄膜から画素電極１１８を形成することとなる。
【００６０】
このような工程（１）〜（１４）により、表示領域１１０におけるＴＦＴ１１６の製造プロセスを用いて、周辺回路１２０の構成素子、特に、Ｄ／Ａ変換回路１６０のスイッチや各種抵抗が、画素をスイッチングするＴＦＴ１１６と同時に形成されることとなる。
なお、ＴＦＴに光が進入すると、リークにより性能低下を来すので、実際には、遮光層がＴＦＴの形状に合わせて形成されるが、図においては、本発明には直接関係ないので省略するものとする。
【００６１】
＜製造プロセス〔２〕＞
次に、周辺回路１２０のうち、Ｄ／Ａ変換回路１６０における抵抗を、ＴＦＴのソース・ドレイン間の抵抗のみを用いて形成する場合（図６（ｂ）参照）の製造プロセスについて説明する。ここで、周辺回路１２０としては、図６（ｂ）における部分１６００のうち、ＴＦＴ１６０７を例にとって説明すると、その製造プロセスについては、図１１の工程（１）から図１４の工程（１４）までに示される通りとなる。ただし、これらの工程は、図７の工程（１）から図１０の工程（１４）までにおいて、ポリシリコンからなる抵抗１６０３を除外したものと等しいから、その詳細な説明については省略することとする。
【００６２】
そして、これらの工程（１）〜（１４）により、表示領域１１０におけるＴＦＴ１１６の製造プロセスを用いて、周辺回路１２０の構成素子、特に、Ｄ／Ａ変換回路１６０のスイッチや各種抵抗が、画素をスイッチングするＴＦＴ１１６と共通のプロセスによって同時に形成されることとなる。なお、ソース・ドレイン間の抵抗は、ＴＦＴのチャネル幅や、チャネル長、ＬＤＤ長等で制御され、具体的には、高抵抗となるほど、チャネル幅を狭く、チャネル長を長く、あるいはＬＤＤ長を長くする必要がある。
【００６３】
＜第１実施形態の動作＞
次に、第１実施形態に係る液晶パネルの動作について、図１５に示されるタイミングチャートを参照して説明する。
【００６４】
まず、タイミングｔ１１において、水平走査期間の最初にパルスＤＸが入力されるとともに、クロック信号ＣＬＸが立ち上がると（反転クロック信号ＣＬＸINVが立ち下がると）、データ線駆動回路１４０において、第１段目の単位回路Ｒ１におけるクロックドインバータ１４２は、転送開始パルスＤＸの「Ｈ」レベルを反転し、同じく第１段目の単位回路Ｒ１におけるインバータ１４４が、同クロックドインバータ１４２の反転結果を反転するので、第１段目の単位回路Ｒ１による出力信号Ｓ１’は「Ｈ」レベルとなる。
【００６５】
次に、タイミングｔ１２において、転送開始パルスＤＸが入力されている期間に、クロック信号ＣＬＸが立ち下がると（反転クロック信号ＣＬＸINVが立ち上がると）、第１段目の単位回路Ｒ１におけるクロックドインバータ１４６は、「Ｈ」レベルの出力信号Ｓ１’をインバータ１４４に反転帰還するので、出力信号Ｓ１’は「Ｈ」レベルを維持することとなる。また、第２段目の単位回路Ｒ２におけるクロックドインバータ１４２は、第１段目の単位回路Ｒ１による出力信号Ｓ１’の「Ｈ」レベルを反転し、同じく第２段目の単位回路Ｒ２におけるインバータ１４４が、同クロックドインバータ１４２の反転結果を反転するので、第２段目の単位回路Ｒ２の出力信号Ｓ２’は「Ｈ」レベルとなる。
【００６６】
そして、タイミングｔ１３において、転送開始パルスＤＸの入力が終了して、再び、クロック信号ＣＬＸが立ち上がると（反転クロック信号ＣＬＸINVが立ち下がると）、第１段目の単位回路Ｒ１におけるクロックドインバータ１４２は、転送開始パルスＤＸの「Ｌ」レベルを取り込むので、その単位回路Ｒ１の出力信号Ｓ１’は「Ｌ」レベルとなる。一方、第２段目の単位回路Ｒ２におけるクロックドインバータ１４６は、「Ｈ」レベルの出力信号Ｓ２’をインバータ１４４に反転帰還するので、出力信号Ｓ２’は「Ｈ」レベルを維持することとなる。また、第３段目の単位回路Ｒ３におけるクロックドインバータ１４２は、第２段目の単位回路Ｒ２による出力信号Ｓ２’の「Ｈ」レベルを反転し、同じく第２段目の単位回路Ｒ２のインバータ１４４が、同クロックドインバータ１４２の反転結果を反転するので、第３段目の単位回路Ｒ３による出力信号Ｓ３’は「Ｈ」レベルとなる。
【００６７】
以下、同様な動作が繰り返される結果、最初に入力された転送開始パルスＤＸがクロック信号ＣＬＸおよびその反転クロック信号ＣＬＸINVの半周期だけ順次シフトされて、各段の単位回路Ｒ１〜Ｒｎから出力信号Ｓ１’〜Ｓｎ’として出力されることとなる。
【００６８】
このような信号Ｓ１’〜Ｓｎ’のうち、奇数段目の単位回路からの出力信号は信号ＥＮＢ１のパルス幅に、また、偶数段目の単位回路からの出力信号は信号ＥＮＢ２のパルス幅に、それぞれ各段のＮＡＮＤ回路１５２によって制限された後、各段のインバータ１５４によって再反転されて、サンプリング信号Ｓ１〜Ｓｎとして出力される。このため、サンプリング信号Ｓ１〜Ｓｎは、互い隣接する信号が同時に「Ｈ」レベルとならずに出力されることとなる。
【００６９】
一方、走査線駆動回路１３０についても、データ線駆動回路１４０と同様な構成であるため、同様な動作となるが、供給される信号が異なるために、水平走査期間毎に、図において上から下方向に走査信号を走査線１１２の１本毎に供給することとなる。
【００７０】
ここで、ある１本の走査線１１２が選択されている期間において、サンプリング信号Ｓ１が出力されると、その時点において変換されたアナログ画像信号、すなわち、Ｄ／Ａ変換回路１６０によって、ディジタル画像信号ＶＩＤからＤ／Ａ変換されてラインＬに供給されたアナログ画像信号が、サンプリング信号Ｓ１に対応するデータ線に対してサンプリングされ、現時点で選択されている走査線と交差する画素に、当該ＴＦＴ１１６によって書き込まれることとなる。
【００７１】
この後、サンプリング信号Ｓ２が出力されると、今度は、次のデータ線１１４にアナログ画像信号がサンプリングされて、その時点で選択された走査線と交差する画素に、当該ＴＦＴ１１６によって書き込まれることとなる。
【００７２】
以下同様にして、サンプリング信号Ｓ３、Ｓ４、……、Ｓｎが順次出力されると、各サンプリング信号に属するデータ線１１４にそれぞれアナログ画像信号がサンプリングされて、その時点で選択された走査線と交差する画素に書き込まれることとなる。そして、この後、次の走査線が選択され、再び、サンプリング信号Ｓ１〜Ｓｎが順次出力されて、同様な書き込みが繰り返し実行されることとなる。
【００７３】
なお、信号Ｓ１’〜Ｓｎ’を信号ＥＮＢ１、ＥＮＢ２のパルス幅に制限するのは、隣接するサンプリング信号が同時に出力されて、相隣接するデータ線１１４に対応するスイッチとしてのＴＦＴ１７１が同時にオンするのを防止して、ラインＬに供給されるアナログ画像信号が、隣接するデータ線１１４同士においてオーバラップしたタイミングでサンプリングされないようにするためである。したがって、クロック信号ＣＬＸおよびその反転クロック信号ＣＬＸINVの周波数を低く設定することにより、相隣接するサンプリング信号Ｓ１〜Ｓｎが実質的に重ならないように構成するのであれば、データ線駆動回路１４０の後段において、パルス幅を狭めるパルス幅制限回路１５０を省略することができる。この点については、走査線駆動回路１３０においても同様である。
【００７４】
このように第１実施形態によれば、抵抗分を主に配線用ポリシリコンで形成する場合〔１〕にあっては、Ｄ／Ａ変換回路１６０が、表示領域１１０におけるＴＦＴ１１６と共通の製造プロセスで形成されたＴＦＴやポリシリコン抵抗１６０３によって構成されるので、Ｄ／Ａ変換回路１６０を、表示領域１１０の近傍に配置させることが可能となる。このため、画像信号をディジタルで入力して、表示領域直前までディジタル画像信号の状態が維持されるので、表示品質の劣化を防止することが可能となるとともに、抵抗値のばらつきを抑えて、Ｄ／Ａ変換の精度向上を図ることも可能となる。また、抵抗分をＴＦＴのソース・ドレイン間の抵抗を用いる場合〔２〕にあっては、抵抗分をポリシリコンから形成する場合と同様に、表示品質の劣化を防止することが可能となり、さらに素子の小型化による高密度化をはかることが可能となる。さらに、上記場合〔１〕、〔２〕のいずれにおいても、Ｄ／Ａ変換回路１６０における構成素子が、表示領域１１０におけるＴＦＴ１１６と共通の製造プロセスで形成されるので、Ｄ／Ａ変換回路１６０を形成するための工程が別途必要になることもない。
【００７５】
＜Ｄ／Ａ変換回路の他の例＞
上述したＤ／Ａ変換回路１６０は、ディジタル画像信号ＶＩＤにおける各ビットの重みに対応して、参照電位Ｖｒｅｆを分割するという構成であったが、本発明はこれに限られず、種々の方式を用いたＤ／Ａ変換回路に適用可能である。
【００７６】
例えば、図１６に示されるＤ／Ａ変換回路１６２のように、ディジタル画像信号ＶＩＤにおける各ビットの重みに対応して、基準定電流Ｉｒｅｆを分割し加算する、という電流加算型の構成に適用しても良い。このような構成では、出力たるラインＬに、ディジタル画像信号ＶＩＤにおける各ビットの重みを加算した電流がラインＬに流れるため、これをアナログ画像信号とすべく電圧に変換する必要がある。通常、このような電流−電圧変換は、オペアンプを用いれば容易に構成可能であるが、一般的に、精度の良いオペアンプをＴＦＴのみによって構成するのは困難である。このため、ラインＬには、オペアンプの替わりに、基準電位にプルダウンする基準抵抗Ｒｒｅｆが設けられ、これによって、ラインＬに流れる電流が電圧に変換されることとなる。ここで、基準抵抗Ｒｒｅｆについては、Ｄ／Ａ変換回路１６２のラダー回路近傍に設ける必要がないことから、図１６に示されるように、サンプリング回路１７０の形成領域を挟んで対向する位置に形成するのが望ましい。上述のように、ＴＦＴのソース・ドレイン間を高抵抗化すると、当該ＴＦＴのサイズが大きくなるが、基準抵抗Ｒｒｅｆを、ラダー回路の抵抗と距離を置いて形成すると、それだけ抵抗を分散させることができるので、スペースが限られるている場合や発熱が問題にされる場合に、特に有効な措置となる。同様な理由で定電流源をＤ／Ａ変換回路１６２側ではなく、Ｒｒｅｆ側に設けてもよい。
【００７７】
なお、図５に示されるような電圧分割型のＤ／Ａ変換回路１６０にあっても、ラインＬの電位が不定となるのを防ぐために、図１６に示されるような基準抵抗Ｒｒｅｆを同様に設けて、ラインＬを基準電位にプルダウンする構成としても良い。この構成においても、基準抵抗Ｖｒｅｆを、ラダー回路の抵抗と距離を置いて形成するのが望ましいのは言うまでもない。
また、Ｄ／Ａ変換回路にあっては、Ｒ−２Ｒの抵抗ラダーを用いた構成のほか、ディジタル画像信号ＶＩＤのうち、最上位ビットＭＳＢから数えてｍ番目（ｍは、本実施形態にあっては１、２、３、……、８）のビット信号については、抵抗が２（ｍ−１）Ｒである抵抗を介して入力し、その後、各ビットの信号を加算する構成、すなわち、いわゆるｎビット重み付け抵抗型の構成に適用しても良い。ただし、ディジタル画像信号が多ビット化するにつれて、必要となる抵抗値が指数関数的に増加するので、広い面積を必要とする。このため、上述したＲ−２Ｒのラダー回路を用いた構成の方が好ましいと言える。
【００７８】
さらに、Ｄ／Ａ変換回路にあっては、抵抗の替わりに、スイッチドキャパシタを用いた構成、すなわち、スイッチとコンデンサとを組み合わせるとともに、このスイッチをオンオフすることによって、当該コンデンサを見掛けの抵抗に置き換える構成に適用しても良い。
加えて、上述したディジタル画像信号ＶＩＤについては８ビットとしたが、これはあくまでも、説明の便宜上であり、これに限られることはない。なお、実施形態のようにディジタル画像信号ＶＩＤを８ビットにするとともに、ＲＧＢの３原色に対応してカラー表示を行う場合には、１原色に８ビットが対応することになるので、ＲＧＢ全体では２４ビットが対応する結果、約１６７０万色（正確には２２４色）のカラー表示が可能となる。
【００７９】
＜極性反転＞
ところで、電気光学装置にあっては、液晶などの電気光学材料に直流を印加すると、当該電気光学材料が劣化するので、正極性駆動と負極性駆動とを交互に行う交流駆動方式が一般的である。また、フリッカーや、輝度ムラ、クロストークなどを防止するために、データ信号の印加を、〔１〕走査線単位に極性反転して行う、〔２〕データ単位に極性反転を行う、〔３〕画素単位に極性反転を行うなどの対策がとられる。これらの理由により、データ線１１４に供給するアナログ画像信号については、上記〔１〕、〔２〕、〔３〕のいずれかに応じて、極性反転を行う必要がある。
【００８０】
このように極性反転を行う場合、図５に示されるＤ／Ａ変換回路１６０にあっては、正極性駆動の際には参照電位を＋Ｖｒｅｆとし、負極性駆動の際には参照電位を−Ｖｒｅｆとして供給する構成とすれば良い。一方、図１６に示されるＤ／Ａ変換回路１６２にあっては、正極性駆動の際には基準定電流を＋Ｉｒｅｆとし、負極性駆動の際には基準定電流を−Ｉｒｅｆとして供給する構成とすれば良い。なお、ここでいう極性反転は、上述したように、アナログ画像信号の振幅中心電位を基準電位として、その電圧レベルまたは電流方向を交互に反転させることをいう。
【００８１】
また、参照電位Ｖｒｅｆ、または、基準定電流Ｉｒｅｆを反転させるのではなく、ディジタル画像信号ＶＩＤのうち、１ビットを極性情報として割り当てる構成でも、もちろん良い。ただし、この構成では、階調数が実質的に１ビット分減少してしまう。
【００８２】
＜液晶パネルの構成例＞
次に、上述した電気的構成に係る液晶パネル１００の全体構成について図１７および図１８を参照して説明する。ここで、図１７は、液晶パネル１００の構成を示す斜視図であり、図１８は、図１７におけるＡ−Ａ’線断面図である。
【００８３】
これらの図に示されるように、液晶パネル１００は、画素電極１１８等が形成された素子基板１０１と、共通電極１０８等が形成されたガラス等の透明な対向基板１０２とを、スペーサ１０３が混入されたシール材１０４によって一定の間隙を保って、互いに電極形成面が対向するように貼り合わせるとともに、この間隙に電気光学材料としての液晶１０５を封入した構造となっている。なお、シール材１０４は、対向基板１０２の基板周辺に沿って形成されるが、液晶１０５を封入するために一部が開口している。このため、液晶１０５の注入後に、その開口部分が封止材１０６によって封止されている。
【００８４】
ここで、素子基板１０１の対向面であって、シール材１０４の外側一辺においては、上述したデータ線駆動回路１４０、パルス幅制限回路１５０およびサンプリング回路１７０が形成されて、Ｙ方向に延在するデータ線１１４を駆動する構成となっている。さらに、この一辺には複数の接続電極１０７が形成されて、上述した各種のタイミング信号や、ディジタル画像信号ＶＩＤなどを入力する構成となっている。また、この一辺に隣接する２辺には、２個の走査線駆動回路１３０およびＤ／Ａ変換回路１６０が形成されて、Ｘ方向に延在する走査線１１２およびラインＬを、それぞれ両側から駆動する構成となっている。なお、走査線１１２に供給される走査信号の遅延およびラインＬに供給されるアナログ画像信号の遅延が問題にならないのであれば、走査線駆動回路１３０およびＤ／Ａ変換回路１６０を片側１辺に１個だけに形成する構成でも良い。また、Ｄ／Ａ変換回路１６０のラダー回路が、例えば図１７または図１８において※３で示される位置に片側１辺に設けられるのであれば、これに対向する※４（図１８参照）で示される位置に基準抵抗Ｒｒｅｆが設けられることとなる。ほかに、素子基板１０１においては、データ線１１４への画像信号の書込負荷を低減するために、各データ線１１４を、アナログ画像信号の供給に先行するタイミングにおいて所定電位にプリチャージするプリチャージ回路を形成しても良い。
【００８５】
一方、対向基板１０２の共通電極１０８は、素子基板１０１との貼合部分における４隅のうち、少なくとも１箇所において設けられた導通材によって、素子基板１０１との電気的導通が図られている。ほかに、対向基板１０２には、液晶パネル１００の用途に応じて、例えば、第１に、ストライプ状や、モザイク状、トライアングル状等に配列したカラーフィルタが設けられ、第２に、例えば、クロムやアルミニウムなどの金属材料や、カーボンなどをフォトレジストに分散した樹脂ブラックなどのブラックマトリクスが設けられ、第３に、透明導電膜が設けられる。なお、色光変調の用途の場合には、カラーフィルタは形成されずにブラックマトリクスと透明導電膜が対向基板１０２に設けられる。さらに、光利用効率の向上を図るときには、各画素に対応したマイクロレンズがアレイ状に配列される。
【００８６】
くわえて、素子基板１０１および対向基板１０２の対向面には、それぞれ所定の配向処理された配向膜などが設けられる一方、その各背面側には配向方向に応じた偏光子（図示省略）がそれぞれ設けられる。ただし、液晶１０５として、高分子中に微小粒として分散させた高分子分散型液晶を用いれば、前述した配向膜や、偏光子等が不要となるので、光利用効率が高まる結果、高輝度化や低消費電力化などの点において有利である。
なお、周辺回路１２０の一部または全部を、素子基板１０１に形成する替わりに、例えば、ＴＡＢ（Tape Automated Bonding）技術を用いてフィルムに実装された駆動用ＩＣチップを、素子基板１０１の所定位置に設けられる異方性導電フィルムを介して電気的および機械的に接続する構成としても良いし、駆動用ＩＣチップ自体を、ＣＯＧ（Chip On Grass）技術を用いて、素子基板１０１の所定位置に異方性導電フィルムを介して電気的および機械的に接続する構成としても良い。
【００８７】
＜第１実施形態の変形＞
ここで、上述した第１実施形態の変形例について、図１９を参照して説明する。図１９は、この変形例に係る液晶パネルの全体構成を示すブロック図である。図１に示される第１実施形態では、Ｄ／Ａ変換回路１６０によって変換されたアナログ画像信号を、サンプリング回路１７０の各ＴＦＴ１７１が、サンプリング信号Ｓ１〜Ｓｎにしたがってサンプリングして、各データ線１１４に供給する構成であったが、この変形例にあっては、図１９に示されるように、第１ラッチ回路１８１および第２ラッチ回路１８２によってラッチして、各データ線１１４に供給する構成となっている。
【００８８】
ここで、第１ラッチ回路１８１は、データ線駆動回路１４０によって出力されるサンプリング信号Ｓ１〜Ｓｎにしたがって、Ｄ／Ａ変換回路１６０によるアナログ画像信号を順番にラッチするものであり、また、第２ラッチ回路１８２は、第１ラッチ回路１８１においてラッチされた各アナログ画像信号を、水平帰線期間に出力されるラッチ信号ＬＰにしたがって、一斉にそれぞれデータ線１１４に供給するものである。
この構成では、第１ラッチ回路１８１によって順番にラッチされたアナログ画像信号が、同時にすべてのデータ線１１４に供給されて、選択された走査線１１２と交差する画素に書き込まれるので、クロック信号ＣＬＸおよび反転クロック信号ＣＬＸINVのデューティ比などに起因して発生する表示むらが軽減される。このため、ディジタル画像信号による鮮明な映像が劣化するのが多少なりとも防止されることとなる。
【００８９】
なお、ラッチ信号ＬＰは、水平帰線期間に供給される必要はなく、水平走査に同期する信号であれば足りる。また、ラッチ回路をデータ線１１４の１本に対してさらに、３段以上設ける構成であっても良い。  
【００９０】
（第２実施形態）
上述した第１実施形態にあっては、液晶パネル１００に形成されたＤ／Ａ変換回路１６０によってディジタル画像信号ＶＩＤをアナログ画像信号に変換して、ラインＬに供給する構成としたが、ラインＬは、サンプリング信号Ｓ１〜Ｓｎが供給される信号線と交差するために、これらの容量結合の影響を受けやすい。このため、第１実施形態にあっては、ディジタル画像信号ＶＩＤを直接入力する構成ではあるが、変換後のアナログ画像信号が劣化して、表示品質が少なからず低下する、という問題が想起される。
【００９１】
そこで、この問題を解決した第２実施形態について説明することとする。図２０は、この第２実施形態に係る駆動回路が適用される液晶パネルの電気的構成を示すブロック図である。この図に示される液晶パネルが、第１実施形態の液晶パネル（図１参照）と相違する点は、パルス幅制限回路１５０およびサンプリング回路１７０が廃されるとともに、Ｄ／Ａ変換回路１６２が各データ線１６２に対応して設けられている点にある。なお、そのほかの点については、図１に示される液晶パネルと同一であるので、説明を省略することとする。
【００９２】
ここで、Ｄ／Ａ変換回路１６２について、図２０において左からｉ段目（ｉ＝１、２、３、……、ｎ）のデータ線１１４に対応するＤ／Ａ変換回路１６２を例にとって説明する。図２１は、このＤ／Ａ変換回路１６２の等価回路を示す図である。この図に示されるＤ／Ａ変換回路１６２は、各ビットに対応してスイッチＳｗ１〜Ｓｗ８と、抵抗値がＲ、２Ｒからなるラダー回路とを有する点において、図５に示されるＤ／Ａ変換回路１６０と共通であるが、各スイッチＳｗ１〜Ｓｗ８のスイッチングを制御するスイッチ・コントロールユニット１６２０をさらに有する点と、出力端Ｅｏｕｔがデータ線１１４に直接接続されている点とにおいて、図５に示されるＤ／Ａ変換回路１６０と相違する。
【００９３】
ここで、スイッチ・コントロールユニット１６２０は、データ線駆動回路１４０のうち、対応する単位回路Ｒｉから出力される信号Ｓｉ’の立ち下がりにおいて、ディジタル画像信号ＶＩＤの各ビット信号をラッチし、そのラッチした各ビット信号に応じてスイッチＳｗ１〜Ｓｗ８をオンオフさせるものである。
【００９４】
なお、Ｄ／Ａ変換回路１６２は、図２１に示される例にあっては電圧分割型であるが、図２２に示されるような電流加算型を用いても良い。ただし、図１６に示される例と同様に、ディジタル画像信号ＶＩＤにおける各ビットの重みに対応して加算した電流を、電圧に変換する基準抵抗Ｒｒｅｆが設けられる。なお、基準抵抗Ｒｒｅｆは、抵抗を分散させる観点から、表示領域１１０を挟んで対向した位置に設けられる。すなわち、Ｄ／Ａ変換回路１６０のラダー回路が、例えば図１８において※３で示される位置に設けられるのであれば、これに対向する※４で示される位置に基準抵抗Ｒｒｅｆが設けられることとなる。ここで、基準抵抗Ｖｒｅｆが、ＴＦＴにおけるソース・ドレイン間の抵抗によって形成されるのであれば、当該ＴＦＴのソースを、プリチャージ信号を供給する信号線にも切替可能とすれば、当該ＴＦＴを、プリチャージ回路のスイッチとして兼用することができ、構成の簡略化に寄与することとなる。
【００９５】
次に、第２実施形態に係る液晶パネルの動作について、図２３に示されるタイミングチャートを参照して説明する。すでに第１実施形態において説明したように、データ線駆動回路１４０における単位回路Ｒ１〜Ｒｎからは、転送開始パルスＤＸをクロック信号ＣＬＸおよびその反転クロック信号ＣＬＸINVの半周期だけ順次シフトした信号Ｓ１’〜Ｓｎ’が出力される。
【００９６】
ここで、信号Ｓ１’の立ち下がりタイミングｔ１３においては、第１段目のＤ／Ａ変換回路１６２が、ディジタル画像信号ＶＩＤをラッチする。これにより、ラッチされた各ビット信号の重みに対応して変換されたアナログ画像信号が、第１段目のデータ線１１４に供給されて、現時点で選択された走査線と交差する画素に、当該ＴＦＴ１１６によって書き込まれることとなる。
【００９７】
次に、信号Ｓ２’の立ち下がりタイミングｔ１４においては、第２段目のＤ／Ａ変換回路１６２が、ディジタル画像信号ＶＩＤをラッチする。これにより、ラッチされた各ビット信号の重みに対応して変換されたアナログ画像信号が、第２段目のデータ線１１４に供給されて、現時点で選択された走査線と交差する画素に、当該ＴＦＴ１１６によって書き込まれることとなる。
【００９８】
以下同様にして、信号Ｓ３’、Ｓ４’、……、Ｓｎ’の立ち下がりタイミングにおいて、その信号が供給されるＤ／Ａ変換回路１６２が、ディジタル画像信号ＶＩＤをラッチして、これにより、ラッチされた各ビット信号の重みに対応して変換されたアナログ画像信号が、対応するデータ線１１４に供給されて、現時点で選択された走査線と交差する画素に、当該ＴＦＴ１１６によって順次書き込まれることとなる。
【００９９】
このように第２実施形態によれば、ディジタル画像信号ＶＩＤが、データ線１１４の各々に対応して設けられたＤ／Ａ変換回路１６２まで供給されるので、第１実施形態のように、変換後のアナログ画像信号が劣化する可能性をより低く抑えることが可能となる。
【０１００】
ところで、第２実施形態にあっては、走査線１１２の１本が選択された場合に、Ｄ／Ａ変換回路１６２の各々が、信号Ｓ１’〜Ｓｎ’の各立ち下がりタイミングにおいて、順番にディジタル画像信号ＶＩＤをラッチして、その都度、アナログ画像信号を対応するデータ線１１４に供給する構成としたが、本発明はこれに限られない。例えば、Ｄ／Ａ変換回路１６２の各々が、ディジタル画像信号ＶＩＤを順番にラッチした後、すべてのＤ／Ａ変換回路１６２が、ディジタル画像信号ＶＩＤをラッチしたならば、アナログ画像信号をすべてのデータ線１１４に対して一括して供給する構成としても良い。すなわち、実施形態のように点順次駆動方式ではなく、線順次駆動方式としても良い。
【０１０１】
（第３実施形態）
上述した第２実施形態にあっては、単に、データ線１１４の各々に対応してＤ／Ａ変換回路１６２を設ける構成としたが、１個のＤ／Ａ変換回路１６２を形成するためには、ラダー回路を構成する抵抗を多数形成する必要があるので、比較的広い面積が必要とされる。このため、第２実施形態のように、データ線１１４の各々に対応するＤ／Ａ変換回路１６２を、信号Ｓ１’〜Ｓｎ’が供給される信号線に対して交差する方向に一行に配列させる構成では、データ線１１４のピッチが狭い場合や、基板面積の制約が大きい場合などでは、不利となる。
【０１０２】
そこで、この問題点を解決した第３実施形態について説明することとする。図２４は、この第３実施形態に係る駆動回路が適用される液晶パネルの電気的構成を示すブロック図である。この図に示される液晶パネルが、第２実施形態の液晶パネル（図２０参照）と相違する点は、Ｄ／Ａ変換回路１６２が、各データ線１１４に対して交互に配置されるとともに、奇数段目に位置するＤ／Ａ変換回路１６２にはディジタル画像信号ＶＩＤ１が供給される一方、偶数段目に位置するＤ／Ａ変換回路１６２にはディジタル画像信号ＶＩＤ２が供給される点にある。また、図２４において、ディジタル画像信号ＶＩＤ１、ＶＩＤ２は、本来１系統で供給されるディジタル画像信号を、時間軸に伸長して２系統に振り分けたものである。なお、そのほかの点については、図１や図２０に示される液晶パネルと同一であるので、説明を省略することとする。
【０１０３】
次に、第３実施形態に係る液晶パネルの動作について、図２５に示されるタイミングチャートを参照して説明する。すでに第１実施形態において説明したように、データ線駆動回路１４０における単位回路Ｒ１〜Ｒｎからは、転送開始パルスＤＸをクロック信号ＣＬＸおよびその反転クロック信号ＣＬＸINVの半周期だけ順次シフトした信号Ｓ１’〜Ｓｎ’が出力される。
【０１０４】
ここで、信号Ｓ１’の立ち下がりタイミングｔ１３においては、図２４にて第１段目に位置するＤ／Ａ変換回路１６２が、ディジタル画像信号ＶＩＤ１をラッチする。これにより、ラッチされた各ビット信号の重みに対応して変換されたアナログ画像信号が、第１段目に位置するデータ線１１４に供給されて、現時点で選択された走査線と交差する画素に、当該ＴＦＴ１１６によって書き込まれることとなる。
【０１０５】
次に、信号Ｓ２’の立ち下がりタイミングｔ１４においては、図２４にて第２段目に位置するＤ／Ａ変換回路１６２が、ディジタル画像信号ＶＩＤ２をラッチする。これにより、ラッチされた各ビット信号の重みに対応して変換されたアナログ画像信号が、第２段目に位置するデータ線１１４に供給されて、現時点で選択された走査線と交差する画素に、当該ＴＦＴ１１６によって書き込まれることとなる。
【０１０６】
以下同様にして、信号Ｓ３’、Ｓ４’、……、Ｓｎ’の立ち下がりタイミングにおいて、奇数段目に位置するＤ／Ａ変換回路１６２が、ディジタル画像信号ＶＩＤ１をラッチして、各ビット信号の重みに対応して変換したアナログ画像信号を対応データ線１１４に供給した後、これに続く偶数段目に位置するＤ／Ａ変換回路１６２が、ディジタル画像信号ＶＩＤ２をラッチして、各ビット信号の重みに対応して変換したアナログ画像信号を、対応データ線１１４に供給して、その時点で選択された走査線と交差する画素に、当該ＴＦＴ１１６によって順次書き込まれることとなる。
【０１０７】
このような第３実施形態によれば、奇数段目に位置するＤ／Ａ変換回路１６２と、偶数段目に位置するＤ／Ａ変換回路１６２とを、データ線１１４の配列に対して千鳥状に交互配置したので、データ線１１４のピッチが狭く、これに対応して信号Ｓ１’〜Ｓｎ’が供給される信号線のピッチが狭い場合であっても、Ｄ／Ａ変換回路１６２を形成するために必要な面積を比較的容易に確保することが可能となる。
【０１０８】
また、高解像度になるにつれ、一般に、電気光学装置におけるクロック周波数が高くなるので、アナログ画像信号のサンプリング能力が不足したり、駆動回路を構成するＴＦＴの遅延が表示品質に悪影響を及ぼすことがある。これに対し、第３実施形態によれば、時間軸に伸長されて２系統に展開されたディジタル画像信号ＶＩＤ１、ＶＩＤ２を入力するので、データ線側の駆動周波数が実質的に１／２に低下することになる。このため、駆動回路を構成するＴＦＴの性能を向上させることなく、高解像度化に対応することが可能となる。
【０１０９】
なお、第３実施形態にあっては、ディジタル画像信号を２系統に展開して供給する構成としたが、この展開数については、３以上としても良い。このような展開数としては、カラーの画像信号が３つの原色に対応する信号からなることとの関係上、から、３の倍数であることが制御や回路を簡易化する上で好ましい。
【０１１０】
さらに、第３実施形態にあっては、第２実施形態と同様に、Ｄ／Ａ変換回路１６２の各々が、ディジタル画像信号ＶＩＤを順番にラッチするとともに、すべてのＤ／Ａ変換回路１６２がディジタル画像信号ＶＩＤをラッチしたならば、アナログ画像信号を一括して供給する構成として、走査線１１２毎に順次駆動する方式としても良い。
【０１１１】
＜走査方向や、素子基板の構成など＞
上述した各実施形態においては、走査線駆動回路１３０が、走査線１１２を図１、図２０または図２４において上から下方向へ選択し、データ線駆動回路１４０が、データ線１１４を図１、図２０または図２４において左から右方向へ選択するというように、いずれも一方向のみに供給する構成としたが、双方向に転送可能なシフトレジスタを用いて、走査線１１２を上方向にも下方向に選択可能とするとともに、データ線１１４を左方向にも右方向にも選択可能としても良い。
【０１１２】
また、上述した各実施形態においては、液晶パネル１００の素子基板１０１をガラス等の透明な絶縁性基板により構成して、当該基板上にポリシリコン層を形成するとともに、当該ポリシリコン層にソース、ドレイン、チャネルが形成されたＴＦＴによって、画素のスイッチング素子（ＴＦＴ１１６）や、周辺回路１２０の（抵抗を含む）構成素子を構成するとして説明したが、本発明はこれに限られるものではない。
【０１１３】
例えば、素子基板１０１を半導体基板により構成して、当該半導体基板の表面にソース、ドレイン、チャネルが形成された絶縁ゲート型電界効果トランジスタによって、画素のスイッチング素子や周辺回路１２０の構成素子を形成しても良い。このように素子基板１０１を半導体基板により構成する場合には、透過型の表示パネルとして用いることができないため、画素電極１１８をアルミニウムなどで形成して、反射型として用いられることとなる。また、単に、素子基板１０１を透明基板として、画素電極１１８を反射型にしても良い。
【０１１４】
さらに、電気光学材料としては、液晶のほかに、エレクトロ・ルミネッセンス素子などを用いて、その電気光学効果により表示を行う表示装置にも適用可能である。すなわち、本発明は、上述した液晶表示装置と類似の構成を有するすべての電気光学装置に適用可能である。
【０１１５】
＜電子機器＞
次に、上述した液晶表示装置を各種の電子機器に適用される場合について説明する。この場合、電子機器は、図２６に示されるように、主に、表示情報出力源１０００、表示情報処理回路１００２、電源回路１００４、液晶パネル１００、周辺回路１２０、および、タイミングジェネレータ２００により構成される。このうち、表示情報出力源１０００は、ＲＯＭ（Read Only Memory）や、ＲＡＭ（Random Access Memory）などのメモリ、各種ディスクなどのストレージユニット、ディジタル画像信号を同調出力する同調回路などを備え、タイミングジェネレータ２００により生成される各種のクロック信号に基づいて、所定フォーマットの画像信号などの表示情報を表示情報処理回路１００２に供給するものである。次に、表示情報処理回路１００２は、上記第３実施形態において用いられる時間軸伸長回路や分配回路のほか、増幅・反転回路や、ローテーション回路、ガンマ補正回路、クランプ回路等の周知の各種回路を備え、入力した表示情報の処理を実行して、その画像信号をクロック信号ＣＬＫとともに、周辺回路１２０に供給するものである。また、電源回路１００４は、各構成要素に所定の電源を供給するものである。
【０１１６】
次に、上述した液晶表示装置を具体的な電子機器に用いた例のいくつかについて説明する。
【０１１７】
＜その１：プロジェクタ＞
まず、この液晶パネルをライトバルブとして用いたプロジェクタについて説明する。図２７は、プロジェクタの構成例を示す平面図である。
【０１１８】
この図に示されるように、プロジェクタ１１００内部には、ハロゲンランプ等の白色光源からなるランプユニット１１０２が設けられている。このランプユニット１１０２から射出された投射光は、ライトガイド１１０４内に配置された４枚のミラー１１０６および２枚のダイクロイックミラー１１０８によってＲＧＢの３原色に分離され、各原色に対応するライトバルブとしての液晶パネル１１１０Ｒ、１１１０Ｂおよび１１１０Ｇに入射される。
【０１１９】
液晶パネル１１１０Ｒ、１１１０Ｂおよび１１１０Ｇの構成は、上述した液晶パネル１００と同等であり、画像信号処理回路（図示省略）から供給されるＲ、Ｇ、Ｂの原色信号でそれぞれ駆動されるものである。そして、これらの液晶パネルによって変調された光は、ダイクロイックプリズム１１１２に３方向から入射される。このダイクロイックプリズム１１１２においては、ＲおよびＢの光が９０度に屈折する一方、Ｇの光が直進する。したがって、各色の画像が合成される結果、投射レンズ１１１４を介して、スクリーン等にカラー画像が投写されることとなる。
【０１２０】
なお、液晶パネル１１１０Ｒ、１１１０Ｂおよび１１１０Ｇには、ダイクロイックミラー１１０８によって、Ｒ、Ｇ、Ｂの各原色に対応する光が入射するので、カラーフィルタを設ける必要はない。
【０１２１】
＜その２：モバイル型コンピュータ＞
次に、この液晶パネルを、モバイル型のパーソナルコンピュータに適用した例について説明する。図２８は、このパーソナルコンピュータの構成を示す斜視図である。図において、パーソナルコンピュータ１２００は、キーボード１２０２を備えた本体部１２０４と、液晶表示ユニット１２０６とから構成されている。この液晶表示ユニット１２０６は、先に述べた液晶パネル１００の背面にバックライトを付加することにより構成されている。
【０１２２】
＜その３：携帯電話＞
さらに、この液晶パネルを、携帯電話に適用した例について説明する。図２９は、この携帯電話の構成を示す斜視図である。図において、携帯電話１３００は、複数の操作ボタン１３０２とともに、反射型の液晶パネル１００を備えるものである。この反射型の液晶パネル１００にあっては、必要に応じてその前面にフロントライトが設けられる。
【０１２３】
なお、図２７〜図２９を参照して説明した電子機器の他にも、液晶テレビや、ビューファインダ型、モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルを備えた装置等などが挙げられる。そして、これらの各種電子機器に適用可能なのは言うまでもない。
【図面の簡単な説明】
【０１２４】
【図１】本発明の第１実施形態に係る駆動回路を適用した液晶パネルの全体構成を示すブロック図である。
【図２】同駆動回路におけるデータ線駆動回路の構成を示す回路図である。
【図３】（ａ）、（ｂ）は、それぞれ同データ線駆動回路の単位回路におけるクロックドインバータの構成を示す回路図である。
【図４】同データ線駆動回路の単位回路におけるインバータの構成を示す回路図である。
【図５】同駆動回路におけるＤ／Ａコンバータの構成を示す回路図である。
【図６】（ａ）、（ｂ）は、それぞれ同Ｄ／Ａコンバータにおける構成素子の等価回路を示す図である。
【図７】周辺回路および表示領域における構成素子の製造プロセスを示す図である。
【図８】周辺回路および表示領域における構成素子の製造プロセスを示す図である。
【図９】周辺回路および表示領域における構成素子の製造プロセスを示す図である。
【図１０】周辺回路および表示領域における構成素子の製造プロセスを示す図である。
【図１１】周辺回路および表示領域における構成素子の製造プロセスの別例を示す図である。
【図１２】周辺回路および表示領域における構成素子の製造プロセスの別例を示す図である。
【図１３】周辺回路および表示領域における構成素子の製造プロセスの別例を示す図である。
【図１４】周辺回路および表示領域における構成素子の製造プロセスの別例を示す図である。
【図１５】同駆動回路の動作を説明するためのタイミングチャートである。
【図１６】同Ｄ／Ａコンバータの別形態の構成を示す回路図である。
【図１７】同液晶パネルの構造を示す斜視図である。
【図１８】同液晶パネルの構造を説明するための一部断面図である。
【図１９】第１実施形態の変形例に係る液晶パネルの全体構成を示すブロック図である。
【図２０】本発明の第２実施形態に係る駆動回路を適用した液晶パネルの全体構成を示すブロック図である。
【図２１】同駆動回路におけるＤ／Ａコンバータの構成を示す回路図である。
【図２２】同Ｄ／Ａコンバータの別形態の構成を示す回路図である。
【図２３】同駆動回路の動作を説明するためのタイミングチャートである。
【図２４】本発明の第３実施形態に係る駆動回路を適用した液晶パネルの全体構成を示すブロック図である。
【図２５】同駆動回路の動作を説明するためのタイミングチャートである。
【図２６】同液晶表示装置が適用される電子機器の概略構成を示すブロック図である。
【図２７】同液晶表示装置を適用した電子機器の一例たるプロジェクタの構成を示す断面図である。
【図２８】同液晶表示装置を適用した電子機器の一例たるパーソナルコンピュータの構成を示す斜視図である。
【図２９】同液晶表示装置を適用した電子機器の一例たる携帯電話の構成を示す斜視図である。
【符号の説明】
【０１２５】
１２……ポリシリコン
１００……液晶パネル
１０１……素子基板
１０２……対向基板
１０５……液晶
１１０……表示領域
１１２……走査線
１１４……データ線
１１６、１６１、１６２、１６７、１６８、１７１……ＴＦＴ
１１８……画素電極
１２０……周辺回路
１３０……走査線駆動回路
１４０……データ線駆動回路
１５０……パルス幅制限回路
１６０、１６２……Ｄ／Ａ変換回路
１７０……サンプリング回路
１８１……第１ラッチ回路
１８２……第２ラッチ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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