(57)【要約】【課題】  一つのチップ抵抗器を構成するチップ基板１の多数個を一体化して成る素材板Ａをこれに前記チップ基板ごとの縦スリット溝Ａ１及び横スリット溝Ａ２を設けて製造する工程と、前記素材体の表面に導体膜Ｂをスパッタリング等の薄膜プロセスにて形成する工程とを備えた薄膜型チップ抵抗器の製造方法において、製造コストの低減及び不良品の発生率の低減を図る。【解決手段】  前記導体膜Ｃを形成する薄膜プロセス工程を、前記素材板の表面に、当該表面のうち前記縦スリット溝及び横スリット溝の部分のみを覆うように構成したマスキングシートＥを重ねた状態で行う。【選択図】                      図１３
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【特許請求の範囲】
【請求項１】
一つのチップ抵抗器を構成するチップ基板の多数個を縦及び横に並べて一体化して成る素材板を製造してその表面に前記チップ基板ごとにブレイクするための縦スリット溝及び横スリット溝を設ける工程か、或いは、一つのチップ抵抗器を構成するチップ基板の多数個を縦及び横に並べて一体化して成る素材板をその表面に前記チップ基板ごとにブレイクするための縦スリット溝及び横スリット溝を設けるようにして製造する工程を備え、更に、前記素材体の表面に、当該表面のうち前記各チップ基板の箇所に抵抗体と同じパターン形状の抜き穴を備えて前記前記縦スリット溝及び横スリット溝の部分を覆うようにしたマスキングシートを重ね、この状態で、前記素材板の表面に導体膜を薄膜プロセスにて形成する工程を備えていることを特徴とする薄膜型チップ抵抗器の製造方法。
【請求項２】
一つのチップ抵抗器を構成するチップ基板の多数個を縦及び横に並べて一体化して成る素材板を製造してその表面に前記チップ基板ごとにブレイクするための縦スリット溝及び横スリット溝を設ける工程か、或いは、一つのチップ抵抗器を構成するチップ基板の多数個を縦及び横に並べて一体化して成る素材板をその表面に前記チップ基板ごとにブレイクするための縦スリット溝及び横スリット溝を設けるようにして製造する工程を備え、更に、前記素材体の表面に導体膜を薄膜プロセスにて形成する工程と、前記素材板の表面にレジスト膜を形成する工程と、このレジスト膜に対して、前記各チップ基板の部分にレジスト膜を抵抗体と同じパターン形状にして残すように焼き付け露光し現像する工程と、前記素材板の表面に対してエッチング処理する工程と、前記レジスト膜を除去したのち前記素材体を前記各チップ基板ごとにブレイクする工程とから成る薄膜型チップ抵抗器の製造方法において、
前記導体膜を形成する薄膜プロセス工程が、前記素材板の表面に、当該表面のうち前記縦スリット溝及び横スリット溝の部分のみを覆うように構成したマスキングシートを重ねた状態で行う工程であることを特徴とする薄膜型チップ抵抗器の製造方法。
【請求項３】
前記請求項１又は２の記載において、前記マスキングシートのうち前記縦スリット溝及び横スリット溝を覆う部分における幅寸法が、前記縦スリット溝及び横スリット溝における溝幅寸法の１．１〜４倍であることを特徴とする薄膜型チップ抵抗器の製造方法。
【請求項４】
前記請求項１〜３のいずれかの記載において、前記マスキングシートが、非磁性体製であることを特徴とする薄膜型チップ抵抗器の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、耐熱絶縁材料によるチップ基板の表面に、抵抗体を、スパッタリング又は真空蒸着等にて薄膜状にして形成してなるチップ抵抗器を製造する方法に関するものである。
【背景技術】
【０００２】
一般に、この種の薄膜型チップ抵抗器は、例えば、特許文献１に記載され、且つ、図１及び図２に示すように、セラミック等の耐熱絶縁材料によるチップ基板１の表面に、スパッタリング等の薄膜プロセスによる薄膜の抵抗体２を、両端を広幅部２ａ，２ｂにその間を狭幅部２ｃにするというパターン形状にして形成するという構成である。
【０００３】
また、前記薄膜型チップ抵抗器においては、図２（ａ）に示すように、その抵抗体２における両端の広幅部２ａ，２ｂに電極３，４を重ねて形成し、この両電極５，６の表面に接続用バンプ５，６を設け、更に、前記抵抗体２を覆うカバーコート７を形成するという構成にしたものと、図２（ｂ）に二点鎖線で示すように、その抵抗体２における両端の広幅部２ａ，２ｂに電極８，９を重ねて形成し、前記チップ基板１の両端面に接続用端子電極１０，１１を設け、更に、前記抵抗体２を覆うカバーコート１２を形成するという構成にしたものとがある。
【０００４】
従来、前記薄膜型チップ抵抗器の製造に際しては、以下に述べる方法を採用している。すなわち、
i）．先ず、図３及び図４に示すように、前記チップ基板１の多数個を縦及び横に並べて
一体化し且つ表面に前記チップ基板１ごとにブレイクするための縦方向のスリット溝Ａ１及び横方向のスリット溝Ａ２を設けて成る素材板Ａを用意する。
ii）．前記素材板Ａの全体を、スパッタリング容器内に装填して、その表面に対して抵抗
体２を構成する材料ターゲットを使用してのスパッタリングを行うか、真空蒸着を行う等のような薄膜プロセスを行うことにより、前記素材板Ａにおける表面の全体に、図５に示すように、前記抵抗体２になる導体膜Ｂを薄膜状に形成する。
iii）．次いで、図６に示すように、前記導体膜Ｂにおける表面の全体に、ネガタイプのレジスト膜Ｃを形成したのち、このレジスト膜Ｃに対して、前記チップ基板１の箇所ごとに前記抵抗体２と同じパターン形状にした抜き孔Ｄ１等の光透過部を設けて成るホォトマスクＤを重ねて焼き付け露光することにより、前記ネガタイプのレジスト膜Ｃを感光する。
iv）．次いで、現像液に浸漬するという現像処理を行うことにより、図７に示すように、
前記各チップ基板１の箇所に、前記抵抗体２のパターン形状にしたレジスト膜Ｃを残し、その他の部分におけるレジスト膜Ｃを除去する。
v）．次いで、前記素材板Ａの全体を、前記導体膜Ｂを溶解することができるエッチング
溶液中に浸漬するというエッチング処理を行い、図８に示すように、前記導体膜Ｂのうち前記レジスト膜Ｃにて覆われていない部分を溶解・除去することにより、前記レジスト膜Ｃの下側に、所定のパター形状のにした抵抗体２を残すようにする。
vi）．次いで、図９に示すように、前記レジスト膜Ｃを、ドライアッシング等にて除去し
たのち、前記素材板Ａを、前記縦スリット溝Ａ１及び横スリット溝Ａ２に沿って、多数個の各チップ基板１ごとにブレイク分割する。
という方法である。
【０００５】
すなわち、従来の製造方法は、予め縦スリット溝Ａ１及び横スリット溝Ａ２を設けて成る素材板Ａにおける表面全体に、導体膜Ｂをスパッタリング等の薄膜プロセスにて形成し、この導体膜Ｂに対するレジスト膜Ｃを使用してのホォトエッチングにて、所定のパターン形状の抵抗体２を形成したのち、前記素材板Ａを、前記各スリット溝Ａ１，Ａ２に沿って多数個の各チップ基板１ごとにブレイクするというものである。
【特許文献１】特開２００１−３５７０２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、従来の製造方法においては、素材板Ａの表面に導体膜Ｂをスパッタリング等の薄膜プロセスにて形成するとき、このスパッタリング等による導体膜Ｂは、前記素材板Ａにおける表面に予め設けられている各スリット溝Ａ１，Ａ２内にも形成されることにより、その後におけるエッチング処理工程では、前記導体膜Ｂのうち不要の部分、つまり、前記各スリット溝Ａ１，Ａ２内の部分をも完全に除去するようにしなければならない。
【０００７】
このエッチング処理工程において、前記各スリット溝Ａ１，Ａ２内に導体膜Ｂが残っていると、前記素材板Ａを各チップ基板１ごとにブレイクすることが困難になるばかりか、前記のようにブレイクする前において、その抵抗体２に対して、その両端に通電用の触針を接触した状態で通電して抵抗値を測定しながらこの抵抗値が所定値になるようにトリミング調整を行うときに、前記各スリット溝Ａ１，Ａ２内に残っている導体膜Ｂのために正確な抵抗値を測定することができないから、トリミング調整の精度が低下するばかりか、製品の歩留り率が低下するのである。
【０００８】
しかも、前記素材板Ａを各スリット溝Ａ１，Ａ２に沿ってブレイクしたあとにおいても、このスリット溝Ａ１，Ａ２の部分には導体膜が残ることになるから、前記図２（ｂ）に示すように、接続用端子電極１０，１１を形成したのちこの接続用端子電極１１，１２の表面に半田付け性を向上するためのメッキ層を形成するときにおいて、前記のように残る導体膜の部分にメッキ不良が発生することになる。
【０００９】
ところが、前記スパッタリングによる導体膜Ｂは、前記各スリット溝Ａ１，Ａ２内の置く深い部分にも形成され、この部分における膜厚さは他の部分つまり表面の部分よりも大幅に厚くなっていることにより、前記導体膜Ｂのうち前記各スリット溝Ａ１，Ａ２内の部分をエッチング処理にて完全に除去するには、エッチング処理の時間を長くしなければならない。
【００１０】
エッチング処理に長い時間を必要することは、製造コストのアップを招来するばかりか、エッチング処理中において、当該エッチング処理が前記レジスト膜Ｃの下側にも進行し、抵抗体２が所定のパターン形状にならなかったり、或いは、前記レジスト膜Ｃがエッチング溶液に侵されて抵抗体２にピンホールが発生したりするから、その抵抗値が所定値から大きく外れることになるというように、不良品の発生が増大するのであった。
【００１１】
本発明は、これらの問題を解消した製造方法を提供すること技術的課題とするものである。
【課題を解決するための手段】
【００１２】
この技術的課題を達成するため本発明の請求項１は、
「一つのチップ抵抗器を構成するチップ基板の多数個を縦及び横に並べて一体化して成る素材板を製造してその表面に前記チップ基板ごとにブレイクするための縦スリット溝及び横スリット溝を設ける工程か、或いは、一つのチップ抵抗器を構成するチップ基板の多数個を縦及び横に並べて一体化して成る素材板をその表面に前記チップ基板ごとにブレイクするための縦スリット溝及び横スリット溝を設けるようにして製造する工程を備え、更に、前記素材体の表面に、当該表面のうち前記各チップ基板の箇所に抵抗体と同じパターン形状の抜き穴を備えて前記前記縦スリット溝及び横スリット溝の部分を覆うようにしたマスキングシートを重ね、この状態で、前記素材板の表面に導体膜を薄膜プロセスにて形成する工程を備えている。」
ことを特徴としている。
【００１３】
また、本発明の請求項２は、
「一つのチップ抵抗器を構成するチップ基板の多数個を縦及び横に並べて一体化して成る素材板を製造してその表面に前記チップ基板ごとにブレイクするための縦スリット溝及び横スリット溝を設ける工程か、或いは、一つのチップ抵抗器を構成するチップ基板の多数個を縦及び横に並べて一体化して成る素材板をその表面に前記チップ基板ごとにブレイクするための縦スリット溝及び横スリット溝を設けるようにして製造する工程を備え、更に、前記素材体の表面に導体膜を薄膜プロセスにて形成する工程と、前記素材板の表面にレジスト膜を形成する工程と、このレジスト膜に対して、前記各チップ基板の部分にレジスト膜を抵抗体と同じパターン形状にして残すように焼き付け露光し現像する工程と、前記素材板の表面に対してエッチング処理する工程と、前記レジスト膜を除去したのち前記素材体を前記各チップ基板ごとにブレイクする工程とから成る薄膜型チップ抵抗器の製造方法において、
前記導体膜を形成する薄膜プロセス工程が、前記素材板の表面に、当該表面のうち前記縦スリット溝及び横スリット溝の部分のみを覆うように構成したマスキングシートを重ねた状態で行う工程である。」
ことを特徴としている。
【００１４】
更にまた、本発明の請求項３は、
「前記請求項１又は２の記載において、前記マスキングシートのうち前記縦スリット溝及び横スリット溝を覆う部分における幅寸法が、前記縦スリット溝及び横スリット溝における溝幅寸法の１．１〜４倍である。」
加えて、本発明の請求項４は、
「前記請求項１〜３のいずれかの記載において、前記マスキングシートが、非磁性体製である。」
ことを特徴としている。
【発明の効果】
【００１５】
請求項１に記載したように、素材板の表面に導体膜を形成するスパッタリング工程を、前記素材板の表面に、当該表面のうち前記各チップ基板の箇所に抵抗体と同じパターン形状の抜き穴を備えて前記縦スリット溝及び横スリット溝の部分を覆うように構成したマスキングシートを重ねた状態で行うことにより、前記縦スリット溝及び横スリット溝内に導体膜が形成されることを無くすか、少なくすることができる状態のもとで、導体膜による抵抗体を所定のパターン形状にして形成することができるから、エッチング処理工程を省略できて、製造コスト及び不良品の発生率を大幅に低減できる。
【００１６】
また、請求項２の記載によると、薄膜プロセス工程において、前記縦スリット溝及び横スリット溝内に導体膜が形成されることを、マスキングシートにて、無くすることがきるか、少なくできて、その後におけるエッチング処理工程に要する時間を短縮できるから、抵抗体が所定のパターン形状にならなかったり、或いは、抵抗体にピンホールが発生したりするような不良品が発生する率を、大幅に少なくでき、しかも、前記エッチング処理工程の時間の短縮と不良品の発生率の低減とが相俟って、製造コストを大幅に下げることができる。
【００１７】
特に、この請求項２の方法によると、前記抵抗体を、導体膜に対するレジスト膜を使用してのホォトエッチングにて形成できるから、前記請求項１の方法よりも、抵抗体の微細化を図ることができる利点がある。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態を、図１０〜図１９の図面に基づいて説明する。
【００１９】
これらの図のうち図１０〜図１３は、第１の実施の形態における製造方法を示す。
【００２０】
この第１の実施の形態における製造方法は、先ず、従来と同様に、前記一つのチップ抵抗器を構成するチップ基板１の多数個を縦及び横に並べて一体化して素材板Ａを、その表面に前記チップ基板１ごとにブレイクするための縦スリット溝Ａ１及び横スリット溝Ａ２を設けて製造する工程を備えている。
【００２１】
この工程に代えて、前記素材板Ａを製造したのち、この素材板Ａの表面に、前記縦スリット溝Ａ１及び横スリット溝Ａ２を、レーザ光線の照射等の加工工作にて刻設するという工程にしても良い。
【００２２】
これに加えて、ステンレス鋼等の非磁性体製にて前記素材板Ａと同じ大きさにしたマスキングシートＥを用意する。
【００２３】
このマスキングシートＥのうち前記チップ基板１の箇所に、抜き孔Ｅ１を、抵抗体２と同じパターン形状にして穿設し、このマスキングシートＥを、図１１及び図１２に示すように、前記素材板Ａの表面に重ねることにより、前記素材板Ａにおける表面のうち前記スリット溝Ａ１及び横方向のスリット溝Ａ２の部分を、前記マスキングシートＥにて塞ぐようにする。
【００２４】
なお、このように、素材板Ａの表面に重ねたマスキングシートＥは、素材板Ａに対して例えば、その左右両側に着脱自在に装着したクリップ体Ｆにて、横方向にずれ動くことがないように固定する。
【００２５】
そして、この状態で、前記素材板Ａの全体を、密閉容器内に装填して、その表面に対して抵抗体２を構成する材料ターゲットを使用してのスパッタリングを行うか、真空蒸着を行う等のような薄膜プロセスを行う。
【００２６】
このスパッタリング等の薄膜プロセスにより、図１３に示すように、前記素材板Ａにおける表面のうち前記マスキングシートＥにおける抜き孔Ｅ１内の部分に、導体膜Ｂによる抵抗体２が、所定のパターン形状にして、前記表面のうち前記マスキングシートＥにて塞がれている縦スリット溝Ａ１及び横スリット溝Ａ２内の部分に前記導体膜Ｂが形成されることを前記マスキングシートＥにて阻止できるか、或いは少なくした状態で形成することができる。
【００２７】
そして、前記の薄膜プロセスが終わると、前記マスキングシートＥを除去したのち、前記素材板Ａを、前記縦スリット溝Ａ１及び横スリット溝Ａ２に沿って、多数個の各チップ基板１ごとにブレイク分割する。
【００２８】
なお、前記図２（ｂ）に示す構成のチップ抵抗器を製造する場合、前記素材板Ａの各チップ基板１ごとのブレイクは、電極８，９を形成したのち、前記素材板Ａを縦スリット溝Ａ１に沿って棒状の素材板にブレイクし、次いで、この棒状の素材板の左右両側面に、接続用端子電極１０，１１を形成したのち、この棒状の素材板を、横スリット溝Ａ２に沿ってチップ基板１にブレイクするという順序で行う。
【００２９】
次に、図１４〜図１９は、第２の実施の形態における製造方法を示す。
【００３０】
この第２の実施の形態における製造方法は、前記第１の実施の形態と同様に、前記一つのチップ抵抗器を構成するチップ基板１の多数個を縦及び横に並べて一体化して素材板Ａを、その表面に前記チップ基板１ごとにブレイクするための縦スリット溝Ａ１及び横スリット溝Ａ２を設けて製造する工程を備えているか、前記素材板Ａを製造したのち、この素材板Ａの表面に、前記縦スリット溝Ａ１及び横スリット溝Ａ２を、レーザ光線の照射等の加工工作にて刻設するという工程を備えている。
【００３１】
これに加えて、ステンレス鋼等の非磁性体製にて前記素材板Ａと同じ大きさにしたマスキングシートＥ′を用意する。
【００３２】
このマスキングシートＥ′のうち前記チップ基板１の箇所に、抜き孔Ｅ１′を、抵抗体２と相似形で若干大きくする等のように、抵抗体２を囲う大きさにして穿設し、このマスキングシートＥ′を、図１５及び図１６に示すように、前記素材板Ａの表面に重ねることにより、前記素材板Ａにおける表面のうち前記スリット溝Ａ１及び横方向のスリット溝Ａ２の部分を、前記マスキングシートＥ′にて塞ぐようにする。
【００３３】
なお、このように、素材板Ａの表面に重ねたマスキングシートＥ′は、素材板Ａに対して横方向にずれ動くことがないように、クリップ体Ｆ′等にて固定する。
【００３４】
そして、この状態で、前記素材板Ａの全体を、密閉容器内に装填して、その表面に対して抵抗体２を構成する材料ターゲットを使用してのスパッタリングを行うか、真空蒸着を行う等の薄膜プロセスを行う。
【００３５】
この薄膜プロセスにより、図１７に示すように、前記素材板Ａにおける表面のうち前記マスキングシートＥ′における抜き孔Ｅ１′内の部分に、導体膜Ｂ′が形成されることになり、前記表面のうち前記マスキングシートＥ′にて塞がれている縦スリット溝Ａ１及び横スリット溝Ａ２内の部分に、前記導体膜Ｂ′が形成されるのを少なく、換言すると、前記縦スリット溝Ａ１及び横スリット溝Ａ２内に形成される導体膜を薄くすることができるか、或いは、殆ど無くすることができる。
【００３６】
そして、前記したスパッタリング工程が完了すると、以降は、前記従来の場合と同様に、図１８に示すように、前記素材板Ａにおける表面の全体に、ネガタイプのレジスト膜Ｃを形成したのち、このレジスト膜Ｃに対して、前記チップ基板１の箇所ごとに前記抵抗体２と同じパターン形状にした抜き孔Ｄ１等の光透過部を設けて成るホォトマスクＤを重ねて焼き付け露光することにより、前記ネガタイプのレジスト膜Ｃを感光する。
【００３７】
次いで、現像液に浸漬するという現像処理を行うことにより、図１９に示すように、前記各チップ基板１の箇所に、前記抵抗体２のパターン形状にしたレジスト膜Ｃを残し、その他の部分におけるレジスト膜Ｃを除去する。
【００３８】
次いで、前記素材板Ａの全体を、前記導体膜Ｂ′を溶解することができるエッチング溶液中に浸漬するというエッチング処理を行うことにより、前記導体膜Ｂ′のうち前記レジスト膜Ｃにて覆われていない部分を溶解して除去することにより、前記レジスト膜Ｃの下側に、所定のパターン形状にした抵抗体２を残すようにする。
【００３９】
このエッチング処理に際して、前記素材板Ａにおける表面のうち前記各縦スリット溝Ａ１及び横スリット溝Ａ２内の部分には、導体膜Ｂ′が薄く形成されているか、或いは、導体膜Ｂ′が殆ど形成されていないので、前記したエッチング処理に要する時間は、素材板Ａの表面に薄く形成されている導体膜Ｂ′のうちレジスト膜Ｃにて覆われていない部分を溶解するだけで良く、前記従来のように、前記各縦スリット溝Ａ１及び横スリット溝Ａ２内の部分に導体膜を厚く形成されている場合よりも、大幅に短縮できる。
【００４０】
次いで、前記レジスト膜Ｃを、ドライアッシング等にて除去したのち、前記素材板Ａを、前記縦方向のスリット溝Ａ１及び横方向のスリット溝Ａ２に沿って、多数個の各チップ基板１ごとにブレイク分割する。
【００４１】
なお、このブレイクに際しては、前記第１の実施の形態に記載した順序を採用することができる。
【００４２】
次に、本発明者達の実験によると、前記した二つの実施の形態による製造において、前記マスキングシートＥ，Ｅ′のうち前記縦スリット溝Ａ１及び横スリット溝Ａ２を覆う部分における幅寸法Ｗ，Ｗ′は、前記縦スリット溝Ａ１及び横スリット溝Ａ２における幅寸法Ｓ，Ｓ′の１．１〜４倍に設定することが好ましく、最も好ましいのは、Ｗ，Ｗ′をＳ，Ｓ′の２倍に設定した場合であった。
【００４３】
すなわち、前記幅寸法Ｗ，Ｗ′は、溝幅寸法Ｓ，Ｓ′と等しくしても良いが、マスキングシートＥ，Ｅ′を素材板Ａに対して重ねた場合に、横方向のずれが存在するから、この横方向のずれを考慮すると、前記Ｗ，Ｗ′のＳ，Ｓ′に対する最小値は、Ｗ，Ｗ′＝１．１×Ｓ，Ｓ′以上に設定することが好ましく、一方、前記Ｗ，Ｗ′を大きくすると、これに比例して、図２においてチップ基板１における端面１ａから抵抗体２までの無駄な寸法Ｌが大きくなるから、前記Ｗ，Ｗ′のＳ，Ｓ′に対する最大値は、Ｗ，Ｗ′＝４×Ｓ，Ｓ′以下に設定することが好ましい。
【００４４】
また、前記マスキングシートＥ，Ｅ′を、ステンレス鋼等の非磁性体製にすることにより、スパッタリングに際して、このマスキングシートＥ，Ｅ′の表面に導体膜が形成されるのを回避できるから、前記マスキングシートＥ，Ｅ′の繰り返しての使用が可能になるとともに、材料ターゲットの消耗を低減できる利点がある。
【図面の簡単な説明】
【００４５】
【図１】チップ抵抗器を示す斜視図である。
【図２】図１のII−II視拡大断面図である。
【図３】前記チップ抵抗器の製造に使用する素材板を示す斜視図である。
【図４】図３のIV−IV視拡大断面図である。
【図５】従来の製造方法における第１の工程を示す断面図である。
【図６】従来の製造方法における第２の工程を示す断面図である。
【図７】従来の製造方法における第３の工程を示す断面図である。
【図８】従来の製造方法における第４の工程を示す断面図である。
【図９】従来の製造方法における第５の工程を示す断面図である。
【図１０】本発明の第１の実施の形態における第１の工程を示す斜視図である。
【図１１】本発明の第１の実施の形態における第２の工程を示す斜視図である。
【図１２】図１１のXII-XII 視拡大断面図である。
【図１３】本発明の第１の実施の形態における第３の工程を示す断面図である。
【図１４】本発明の第２の実施の形態における第１の工程を示す斜視図である。
【図１５】本発明の第２の実施の形態における第２の工程を示す斜視図である。
【図１６】図１５のXVI −XVI 視拡大断面図である。
【図１７】本発明の第２の実施の形態における第３の工程を示す斜視図である。
【図１８】本発明の第２の実施の形態における第４の工程を示す斜視図である。
【図１９】本発明の第２の実施の形態における第５の工程を示す斜視図である。
【符号の説明】
【００４６】
１                    チップ基板
２                    抵抗体
Ａ                    素材板
Ａ１                  縦スリット溝
Ａ２                  横スリット溝
Ｂ，Ｂ′              導体膜
Ｃ                    レジスト膜
Ｄ                    ホォトマスク
Ｅ，Ｅ′              マスキングシート
Ｅ１，Ｅ１′          抜き孔
【図１】
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【図２】
2005223272.tif 000004
【図３】
2005223272.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
2005223272.tif 000014
【図１３】
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【図１４】
2005223272.tif 000016
【図１５】
2005223272.tif 000017
【図１６】
2005223272.tif 000018
【図１７】
2005223272.tif 000019
【図１８】
2005223272.tif 000020
【図１９】
2005223272.tif 000021