(57)【要約】【課題】  強誘電体メモリ装置を構成するスタック型構造の強誘電体容量の特性をモニターする目的で同一基板上に形成される特性評価用の強誘電体容量素子の特性が製造工程中に変動することを防止する。【解決手段】  半導体基板１の上に形成された導電層３と、半導体基板１の上に導電層３を覆うように形成された第１の絶縁膜４と、第１の絶縁膜４内に形成され、下端が導電層３に接続している導電性プラグ５と、第１の絶縁膜４の上に形成され、導電性プラグ５の上端と電気的に接続している容量下部電極６と、容量下部電極６の上に形成された強誘電体膜よりなる容量絶縁膜７と、容量絶縁膜７の上に形成された容量上部電極８とを備えている半導体装置において、半導体基板１と導電層３との間には、半導体基板１と導電層３との電気的接続を遮断する絶縁層２が設けられている。【選択図】  図１
2005116976.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上に形成された導電層と、
前記半導体基板の上に、前記導電層を覆うように形成された第１の絶縁膜と、
前記第１の絶縁膜内に形成され、下端が前記導電層に接続している導電性プラグと、
前記第１の絶縁膜の上に形成され、前記導電性プラグの上端と電気的に接続している容量下部電極と、
前記容量下部電極の上に形成された強誘電体膜よりなる容量絶縁膜と、
前記容量絶縁膜の上に形成された容量上部電極とを備えている半導体装置において、
前記半導体基板と前記導電層との間には、前記半導体基板と前記導電層との電気的接続を遮断する絶縁層が設けられていることを特徴とする半導体装置。
【請求項２】
前記第１の絶縁膜の上に、前記容量上部電極を覆うように形成された第２の絶縁膜と、
前記第２の絶縁膜の上に形成され、前記導電層と電気的に接続している第１の配線層と、
前記第２の絶縁膜の上に形成され、前記容量上部電極と電気的に接続している第２の配線層とをさらに備えていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記絶縁層及び前記導電層よりなる積層体は、前記半導体基板上に形成されるトランジスタを構成するゲート絶縁膜及びゲート電極よりなる積層体と同一の構造であることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
半導体基板の上に導電層を形成する工程と、
前記半導体基板の上に、前記導電層を覆うように第１の絶縁膜を形成する工程と、
前記第１の絶縁膜内に、下端が前記導電層に接続するように導電性プラグを形成する工程と、
前記第１の絶縁膜の上に、前記導電性プラグの上端と電気的に接続するように容量下部電極を形成する工程と、
前記容量下部電極の上に、強誘電体膜よりなる容量絶縁膜を形成する工程と、
前記容量絶縁膜の上に容量上部電極を形成する工程とを備える半導体装置の製造方法において、
前記導電層を形成する工程よりも前に、前記半導体基板の上に、前記半導体基板と前記導電層との電気的接続を遮断する絶縁層を形成する工程を備えることを特徴とする半導体装置の製造方法。
【請求項５】
前記第１の絶縁膜の上に、前記容量上部電極を覆うように第２の絶縁膜を形成する工程と、
前記第２の絶縁膜の上に、前記導電層と電気的に接続するように第１の配線層を形成する工程と、
前記第２の絶縁膜の上に、前記容量上部電極と電気的に接続するように第２の配線層を形成する工程とをさらに備えることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記絶縁層及び前記導電層よりなる積層体は、前記半導体基板上に形成されるトランジスタのゲート絶縁膜及びゲート電極を形成する工程と同一工程により形成されることを特徴とする請求項４又は５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法、特に、強誘電体材料よりなる容量絶縁膜を用いた特性評価用の強誘電体容量素子及びその製造方法に関する。
【背景技術】
【０００２】
近年、デジタル技術の進展に伴って、大容量の情報を高速に処理又は保存の傾向が進展される中で、電子機器に使用される半導体メモリ装置の高集積化、高性能化が要求されている。このような状況の中で、半導体メモリ装置を構成する容量素子の容量絶縁膜として、自発分極特性を有する強誘電体膜を用いた強誘電体メモリ装置が盛んに研究開発されている。
【０００３】
強誘電体メモリ装置は、比較的小さい外部電圧を印加することにより、強誘電体容量素子の分極方向が容易に反転するという性質を利用して、ある分極方向をデータ「０」、その反対の分極方向をデータ「１」として情報を記憶するものであり、従来にない低動作電圧であって且つ高速での書き込み及び読み出し動作を可能にするという特徴を有している。また、強誘電体容量素子の分極が外部電圧を除去しても残留分極として残存するという性質を利用することにより、電源を切っても記憶情報を長時間保持する不揮発性メモリを実現することも可能である。
【０００４】
強誘電体メモリ装置の高集積化を一層実現するためには、データの記憶単位であるメモリセルの縮小化が不可欠である。メモリセルのセルサイズを縮小化するためには、メモリセルを構成する強誘電体容量素子の占有する面積を小さくすることが最も効果的である。そこで、現在の強誘電体メモリ装置においては、高集積化を実現するために、コンタクトプラグ上に強誘電体容量素子を形成するスタック型構造と呼ばれる構造を採用することが主流となっている。
【０００５】
ところで、半導体装置を半導体基板上に製造した場合には、半導体装置が所望の性能を発揮できるか否かを確認したり、万一所望の性能を発揮しない場合に原因を究明したりする目的で、半導体装置を構成する個々の素子の特性を独立に評価する必要が生じる。このため、一般に、半導体基板上には、製品とする半導体装置の他に、半導体装置の構成素子の特性をモニターするための特性評価用素子が別途形成される。これらは、一般に、ＰＣＭ(Process Control Monitor) 等とも呼ばれている。
【０００６】
従って、半導体基板の上に強誘電体メモリ装置を製造する場合についても、同様に、強誘電体メモリ装置を構成する個々の素子（例えば、トランジスタ又は強誘電体容量素子等）の特性を独立に評価するための特性評価用素子が同一の半導体基板上に形成される。
【０００７】
特性評価用素子の一つとして、強誘電体メモリ装置の性能を決定づける強誘電体容量素子の特性をモニターするための半導体装置が開示されている（例えば、特許文献１参照）。尚、スタック型構造を有する強誘電体メモリ装置を製造する場合には、特性評価という目的から明らかなように、同一の半導体基板上に、特性評価用素子としてスタック型構造を有する強誘電体メモリ装置を形成する必要がある。
【０００８】
以下に、スタック型構造を有する強誘電体メモリ装置が形成される半導体基板と同一の半導体基板上に形成される従来の半導体装置の構造について図６を参照しながら説明する。
【０００９】
図６に示すように、半導体基板１００の表面部には導電層１０１が形成されており、半導体基板１００及び導電層１０１の上には第１の絶縁膜１０２が形成されている。第１の絶縁膜１０２には、該第１の絶縁膜１０２を貫通して延びると共に下端が導電層１０１の上面に到達する第１の導電性プラグ１０３が形成されている。第１の絶縁膜１０２の上には、第１の導電性プラグ１０３と接続する容量下部電極１０４、強誘電体膜よりなる容量絶縁膜１０５、及び容量上部電極１０６が下から順に積層されてなる容量素子１０７が形成されている。
【００１０】
第１の絶縁膜１０２の上には、容量素子１０７を覆うように第２の絶縁膜１０８が形成されている。第１及び第２の絶縁膜１０２及び１０８には、該第１及び第２の絶縁膜１０２及び１０８を貫通して延びる共に下端が導電層１０１の上面に到達する第２の導電性プラグ１０９が形成されている。第２の絶縁膜１０８には、該第２の絶縁膜１０８を貫通して延びると共に下端が容量上部電極１０６と接続する第３の導電性プラグ１１０が形成されている。
【００１１】
第２の絶縁膜１０８の上には、第２の導電性プラグ１０９の上端と電気的に接続する第１の配線層１１１と、第３の導電性プラグ１１０の上端と電気的に接続する第３の配線層１１２とが形成されている。尚、第２の絶縁膜１０８、第１の配線層１１１及び第２の配線層１１２は、実際に特性を評価する際に、外部測定装置との接続（例えば、測定用探針のプロービング等）を容易にするために形成されている。
【００１２】
このように、第１の配線層１１１が第２の導電性プラグ１０９を介して導電層１０１と電気的に接続されていると共に、第２の配線層１１２が第３の導電性プラグ１１０を介して容量上部電極１０６と電気的に接続されている。
【００１３】
また、第２の絶縁膜１０８、第１の配線層１１１及び第２の配線層１１２の上には、保護絶縁膜１１３が形成されており、該保護絶縁膜１１３には、第１の配線層１１の上面の一部を露出させる第１の開口部１１４ａと第２の配線層１１２の上面の一部を露出させる第２の開口部１１４ｂとが形成されている。
【００１４】
次に、従来の半導体装置の製造方法について、図７(a)〜(c)及び図８(a)〜(c)を参照しながら説明する。
【００１５】
まず、図７(a) に示すように、半導体基板１００の表面部に導電層１０１を形成した後、半導体基板１００及び導電層１０１の上に第１の絶縁膜１０２を形成する。尚、導電層１０１は、半導体装置を構成するトランジスタ（図示せず）のソース領域及びドレイン領域をイオン注入等によって形成する際に同時に形成される。
【００１６】
次に、図７(b) に示すように、第１の絶縁膜１０２に導電層１０１と連通する第１の開口部を形成した後、該第１の開口部内に、下端が導電層１０１と接続する第１の導電性プラグ１０３を形成する。
【００１７】
次に、図７(c) に示すように、第１の絶縁膜１０２の上に、第１の導電性プラグ１０３の上端と接続する容量下部電極１０４、強誘電体膜よりなる容量絶縁膜１０５、及び容量上部電極１０６を下から順に形成することにより、容量下部電極１０４、容量絶縁膜１０５及び容量上部電極１０６よりなる容量素子１０７を形成する。次に、第１の絶縁膜１０２の上に、容量素子１０７を覆うように第２の絶縁膜１０８を形成する。
【００１８】
次に、図８(a) に示すように、第１の絶縁膜１０２及び第２の絶縁膜１０８に、導電層１０１と連通する第２の開口部を形成した後、該第２の開口部内に、下端が導電層１０１と接続する第２の導電性プラグ１０９を形成する。また、第１の絶縁膜１０２に、容量上部電極１０５と連通する第３の開口部を形成した後、該第３の開口部内に、下端が容量上部電極１０６と接続する第３の導電性プラグ１１０を形成する。
【００１９】
次に、図８(b) に示すように、第２の絶縁膜１０８の上に、第２の導電性プラグ１０９の上端と接続する第１の配線層１１１を形成すると共に、第３の導電性プラグ１１０の上端と接続する第２の配線層１１２を形成する。
【００２０】
次に、図８(c) に示すように、第２の絶縁膜１０８、第１の配線層１１１及び第２の配線層１１２の上に、保護絶縁膜１１３を形成した後、該保護絶縁膜１１３に、第１の配線層１１１の上面の一部を露出させる第１の開口部１１４ａを形成すると共に、第２の配線層１１２の上面の一部を露出させる第２の開口部１１４ｂを形成する。
【００２１】
図６に示すように、従来の半導体装置は、容量素子１０７が第１の導電性プラグ１０３の上に形成されたスタック型構造を有しており、特性評価の対象である強誘電体メモリ装置内に形成される容量素子と同一の構造を有する。
【００２２】
また、第１の配線層１１１は、第２の導電性プラグ１０９、導電層１０１及び第１の導電性プラグ１０３を介して容量下部電極１０４と電気的に接続されている一方、第２の配線層１１２は、第３の導電性プラグ１１０を介して容量上部電極１０６と電気的に接続されている。このため、第１の配線層１１１を容量下部電極１０４側の端子とすると共に、第２の配線層１１２を容量上部電極１０６側の端子とし、これらの端子を外部測定装置に接続して適切に電圧を印加することにより、容量上部電極１０６と容量下部電極１０４との間に電圧が印加されて容量素子１０７の特性を測定することができる。
【００２３】
ところで、強誘電体膜よりなる容量絶縁膜を有する容量素子１０７の特性としては、容量素子１０７の自発分極性能を確認するために、分極−電圧特性（ヒステリシス特性）が測定される。容量素子の分極−電圧特性は、一般に、容量上部電極と容量下部電極のうちのいずれか一方の電極を０Ｖに固定し、他方の電極に正負両方向の電圧波形を印加することによって測定される。この場合、正負両方向の電圧が印加される他方の電極が半導体基板に接続されていると、印加される電圧の方向によっては他方の電極と半導体基板との間に電流が生じるので、容量素子の分極−電圧特性を正しく測定することができなくなる。従って、半導体装置においては、容量上部電極及び容量下部電極のうちの少なくとも一方の電極は、半導体基板と電気的に接続していないフローティング状態となる必要がある。
【００２４】
このため、図６に示した半導体装置において、容量素子１０７の分極−電圧特性を正しく測定するためには、第２の配線層１１２が半導体基板１００に接続されていないフローティング状態でなければならない。
【００２５】
図６に示した従来の半導体装置においては、容量素子１０７がスタック型構造を有するので、容量下部電極１０４側の端子である第１の配線層１１１が第２の導電性プラグ１０９を介して半導体基板１００上の導電層１０１と電気的に接続されて非フローティング状態となっている。従って、容量上部電極１０６側の端子である第２の配線層１１２が半導体基板１００と電気的に接続されていないフローティング状態でなければならない。
【００２６】
以上のような構成によって、従来の半導体装置において、第１の配線層１１１を０Ｖに固定し、第２の配線層１１２に正負両方向の電圧を印加することにより、容量素子１０７の分極−電圧特性を測定して、強誘電体メモリ装置を構成するスタック型構造の容量素子の特性を評価している。
【特許文献１】特許第３１９４３７５号公報
【発明の開示】
【発明が解決しようとする課題】
【００２７】
一般に、半導体装置の製造工程において、前記図８(c)に示すように、第２の絶縁膜１０８の上に形成された第１及び第２の配線層１１１及び１１２の上に、保護絶縁膜１１３を形成した後、保護絶縁膜１１３内に、第１及び第２の配線層１１１及び１１２の上面を露出させる第１及び第２の開口部１１４ａ及び１１４ｂを形成する。
【００２８】
第１及び第２の開口部１１４ａ及び１１４ｂは、通常、ＲＩＥ法 (Reactive Ion Ecthing法) 等のプラズマエッチングによって形成されるが、プラズマエッチングの際にプラズマ中の電子及びイオン等のプラズマ電荷が第１及び第２の配線層１１１及び１１２の上に蓄積されるチャージアップという現象がよく知られている。第１及び第２の配線層１１１及び１１２の上の蓄積電荷は、第１及び第２の配線層１１１及び１１２と電気的に接続する導電性経路を介して素子内部へと移動する。
【００２９】
図９は、保護絶縁膜１１３内に、第１及び第２の配線層１１１及び１１２の上面を露出させる第１及び第２の開口部１１４ａ及び１１４ｂを形成する工程において、第１及び第２の配線層１１１及び１１２の上に蓄積されたプラズマ電荷が半導体装置の内部へ移動する様子を模式的に示した図である。尚、図９においては、一例として第１及び第２の配線層１１１及び１１２の上に負のプラズマ電荷が蓄積される場合について示している。
【００３０】
まず、第２の配線層１１２から容量素子１０７の内部へ蓄積電荷が移動する経路としては、第３の導電性プラグ１１０を介して容量上部電極１０６に至る導電性経路が存在している。従って、第２の配線層１１２上の蓄積電荷は、図９の矢印ｂ１に示すように、第３の導電性プラグ１１０を経由して容量上部電極１０６へと移動する。
【００３１】
一方、第１の配線層１１１から容量素子１０７の内部へ蓄積電荷が移動する経路としては、第２の導電性プラグ１０９、導電層１０１及び第１の導電性プラグ１０３を介して容量下部電極１０４に至る導電性経路が存在する。しかしながら、第１の配線層１１１上の蓄積電荷は、図９の矢印ｂ２に示すように、第２の導電性プラグ１０９を介して導電層１０１に移動した後、蓄積電荷のほとんど全ては、第１の導電性プラグ１０３へ移動することなく、半導体基板１００内に移動する。このような移動が生じる理由は、大きな体積を有する半導体基板１００は極めて大きな容量（電荷蓄積能力）を有しているので、蓄積電荷が半導体基板１００へ優先的に流入するからである。
【００３２】
すなわち、従来の半導体装置においては、第１の配線層１１１が半導体基板１００上の導電層１００に電気的に接続される非フローティング状態となっている一方で、第２の配線層１１２が半導体基板１００に電気的に接続されないフローティング状態となっている。これにより、第１の配線層１１１上の蓄積電荷は容量下部電極１０４まで移動しないが、第２の配線層１１２上の蓄積電荷は容量上部電極１０６まで到達するという相違が生じる。
【００３３】
この相違は、容量上部電極１０６と容量下部電極１０４との間に電位的な不均衡を発生させる。例えば、図９に示した半導体装置の場合であれば、容量上部電極１０６のみに負の電荷が移動して蓄積されるので、容量上部電極１０６の電位は容量下部電極１０５の電位に対して相対的に低くなる。すなわち、容量上部電極１０６と容量下部電極１０４との間に電位差が発生する。
【００３４】
従って、容量上部電極１０６と容量下部電極１０４との間に存在する容量絶縁膜１０５を構成する強誘電体膜の内部では、電位的な不均衡を解消させる方向に自発分極が生じる。例えば、図９に示した半導体装置の場合であれば、容量上部電極１０６の電位の方が容量下部電極１０４よりも低いという電位的な不均衡が発生しているので、強誘電体膜の内部には、図９に示す矢印ｂ３に示すように、正側の分極端が容量上部電極１０６側を向く方向に自発分極が発生する。すなわち、半導体装置の製造工程の途中において、意図しない自発分極が発生することになる。
【００３５】
一般に、強誘電体膜は、自発分極が発生した状態を維持し続けたときにその分極方向が固定される傾向が強くなるというインプリントと呼ばれる性質を有している。インプリントが発生すると、分極−電圧曲線はインプリント発生時の自発分極方向に応じて電圧軸上を正側又は負側にシフトするような変形が生じて、強誘電体膜を容量絶縁膜に用いた容量素子の分極特性が変化してしまうことが知られている。また、インプリントの進行は温度が上昇するにつれて速くなることが知られている。
【００３６】
従って、半導体装置の製造工程において、前述のような意図していない自発分極が発生すると、その後の工程においてもその自発分極が維持されることになるため、容量絶縁膜１０５を構成する強誘電体膜にインプリントが発生するので、半導体装置の製造工程が完了した段階で容量素子１０７の特性が変化していることになる。さらに、その後の工程にておいては、例えば、基板洗浄後の乾燥工程等の高温処理を行なう工程も含まれているため、高温熱処理によって強誘電体膜の温度が上昇すると、インプリントはさらに進行するので、半導体装置において比較的大きな特性変動が生じてしまう。
【００３７】
ところが一方で、前述の半導体装置によりモニターする対象となる強誘電体メモリ装置を構成する容量素子においては、前述の半導体装置におけるインプリントによる特性変動は発生しない。なぜなら、モニターの対象となる強誘電体メモリ装置を構成する容量素子においては、第２の配線層１１２に相当する配線層が半導体基板１００上に形成されたトランジスタ（図示せず）よりなる駆動回路に必然的に接続されるため、第１の配線層１１１と同様に半導体基板１００に接続される非フローティング状態となるので、第２の配線層１１２に相当する配線層上の蓄積電荷は半導体基板１００内に移動し、容量上部電極１０６に相当する容量上部電極内には蓄積されず、モニター対象となる容量素子における容量上部電極と容量下部電極との間には電位的な不均衡が発生しないからである。このように、特性評価用の前述の半導体装置においてのみ前述の特性変動が発生することになり、特性評価の対象となる強誘電体メモリ装置において特性変動は生じない。
【００３８】
以上のように、従来の特性評価用の半導体装置においては、スタック型構造を有する強誘電体膜よりなる容量素子１０７の分極−電圧特性を正しく測定するために、第２の配線層１１２のみをフローティング状態にすることにより、半導体装置の製造工程中に発生するプラズマ電荷の蓄積が容量上部電極１０６と容量下部電極１０４との間で異なる。このため、容量上部電極１０６と容量下部電極１０４との間の電位的な不均衡に起因するインプリントが発生するため、半導体装置の製造工程において容量素子１０７の特性が変動することにより、半導体装置の製造工程が完了した段階で、モニター対象である強誘電体メモリ装置を構成する容量素子の特性とは異なってしまうので、特性評価用の半導体装置における容量素子としての機能を果たすことが困難であった。
【００３９】
前記に鑑み、本発明の目的は、半導体装置の製造工程における特性変動の発生を防止して、強誘電体メモリ装置を構成するスタック型構造を有する容量素子の特性を正しくモニターすることができる半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【００４０】
前記の目的を達成するために、本発明に係る半導体装置は、半導体基板の上に形成された導電層と、半導体基板の上に、導電層を覆うように形成された第１の絶縁膜と、第１の絶縁膜内に形成され、下端が導電層に接続している導電性プラグと、第１の絶縁膜の上に形成され、導電性プラグの上端と電気的に接続している容量下部電極と、容量下部電極の上に形成された強誘電体膜よりなる容量絶縁膜と、容量絶縁膜の上に形成された容量上部電極とを備えている半導体装置において、半導体基板と導電層との間には、半導体基板と導電層との電気的接続を遮断する絶縁層が設けられていることを特徴とする。
【００４１】
本発明に係る半導体装置によると、導電層と半導体基板との間に絶縁層が形成されていることにより、容量上部電極と容量下部電極とが共に半導体基板と電気的に接続されていないフローティング状態になるため、容量上部電極と容量下部電極とのそれぞれに蓄積されるプラズマ電荷は同等になるので、製造工程中における容量上部電極と容量下部電極とに対するプラズマ電荷の蓄積の相違が起因になって容量上部電極と容量下部電極との間の電位的な不均衡が発生することを防止できる。従って、強誘電体膜においてインプリントが発生しないため、半導体装置の特性変動を防止することができるので、本発明に係る半導体装置を用いることにより、特性評価の対象となる容量素子の特性を正しくモニターすることができる。
【００４２】
本発明に係る半導体装置において、第１の絶縁膜の上に、容量上部電極を覆うように形成された第２の絶縁膜と、前記第２の絶縁膜の上に形成され、前記導電層と電気的に接続している第１の配線層と、第２の絶縁膜の上に形成され、容量上部電極と電気的に接続している第２の配線層とをさらに備えていることが好ましい。
【００４３】
このようにすると、容量下部電極側の端子となる第１の配線層と容量上部電極側の端子となる第２の配線層とが共に半導体基板に電気的に接続されないフローティング状態になるため、容量上部電極と容量下部電極とのそれぞれに蓄積されるプラズマ電荷は同等になるので、製造工程中における容量上部電極と容量下部電極とに対するプラズマ電荷の蓄積の相違が起因になって生じる容量上部電極と容量下部電極との間の電位的な不均衡を防止することができる。このため、強誘電体膜においてインプリントが発生しないため、半導体装置の特性変動を防止することができるので、本発明に係る半導体装置によって、特性評価の対象となる容量素子の特性を正しくモニターすることができる。
【００４４】
本発明に係る半導体装置において、絶縁層及び導電層よりなる積層体は、半導体基板上に形成されるトランジスタを構成するゲート絶縁膜及びゲート電極よりなる積層体と同一の構造であることが好ましい。
【００４５】
このようにすると、半導体基板上に形成されるトランジスタを構成するゲート絶縁膜及びゲート電極の形成と同時に、絶縁層及び導電層の形成が可能になるため、絶縁層及び導電層を形成する目的で新たな工程の付加及び新たな材料の選択を行なうことがないと共に製造工程中に特性変動を発生させない半導体装置の構造を実現することができる。
【００４６】
本発明に係る半導体装置の製造方法は、半導体基板の上に導電層を形成する工程と、半導体基板の上に、導電層を覆うように第１の絶縁膜を形成する工程と、第１の絶縁膜内に、下端が導電層に接続するように導電性プラグを形成する工程と、第１の絶縁膜の上に、導電性プラグの上端と電気的に接続するように容量下部電極を形成する工程と、容量下部電極の上に、強誘電体膜よりなる容量絶縁膜を形成する工程と、容量絶縁膜の上に容量上部電極を形成する工程とを備える半導体装置の製造方法において、導電層を形成する工程よりも前に、半導体基板の上に、半導体基板と導電層との電気的接続を遮断する絶縁層を形成する工程を備えることを特徴とする。
【００４７】
本発明に係る半導体装置の製造方法によると、導電層と半導体基板との間に絶縁層を形成することにより、容量上部電極と容量下部電極とが共に半導体基板と電気的に接続されていないフローティング状態になるため、容量上部電極と容量下部電極とのそれぞれに蓄積されるプラズマ電荷は同等になるので、製造工程中における容量上部電極と容量下部電極とに対するプラズマ電荷の蓄積の相違が起因になって容量上部電極と容量下部電極との間の電位的な不均衡が発生することを防止できる。従って、強誘電体膜においてインプリントが発生しないため、半導体装置の特性変動を防止することができるので、本発明に係る半導体装置の製造方法により形成された半導体装置を用いることにより、特性評価の対象となる容量素子の特性を正しくモニターすることができる。
【００４８】
本発明に係る半導体装置の製造方法において、第１の絶縁膜の上に、容量上部電極を覆うように第２の絶縁膜を形成する工程と、第２の絶縁膜の上に、導電層と電気的に接続するように第１の配線層を形成する工程と、第２の絶縁膜の上に、容量上部電極と電気的に接続するように第２の配線層を形成する工程とをさらに備えることが好ましい。
【００４９】
このようにすると、容量下部電極側の端子となる第１の配線層と容量上部電極側の端子となる第２の配線層とが共に半導体基板に電気的に接続されないフローティング状態になるため、容量上部電極と容量下部電極とのそれぞれに蓄積されるプラズマ電荷は同等になるので、製造工程中における容量上部電極と容量下部電極とに対するプラズマ電荷の蓄積の相違が起因になって生じる容量上部電極と容量下部電極との間の電位的な不均衡を防止することができる。このため、強誘電体膜においてインプリントが発生しないため、半導体装置の特性変動を防止することができるので、本発明に係る半導体装置によって、特性評価の対象となる容量素子の特性を正しくモニターすることができる。
【００５０】
本発明に係る半導体装置において、絶縁層及び導電層よりなる積層体は、半導体基板上に形成されるトランジスタのゲート絶縁膜及びゲート電極を形成する工程と同一工程により形成されることが好ましい。
【００５１】
このようにすると、半導体基板上に形成されるトランジスタを構成するゲート絶縁膜及びゲート電極の形成と同時に、絶縁層及び導電層を形成することができるため、絶縁層及び導電層を形成する目的で新たな工程の付加及び新たな材料の選択を行なうことがないと共に製造工程中に特性変動を発生させない半導体装置を提供することができる。
【発明の効果】
【００５２】
本発明に係る半導体装置及びその製造方法によると、半導体基板と導電層との間には、半導体基板と導電層との電気的接続を遮断する絶縁層が形成されているので、容量上部電極と容量下部電極とが共に半導体基板と電気的に接続されていないフローティング状態になるため、容量上部電極と容量下部電極とのそれぞれに蓄積されるプラズマ電荷は同等になるので、製造工程中における容量上部電極と容量下部電極とに対するプラズマ電荷の蓄積の相違が起因になって容量上部電極と容量下部電極との間の電位的な不均衡が発生することを防止できる。従って、強誘電体膜においてインプリントが発生しないため、半導体装置の特性変動を防止することができるので、本発明に係る半導体装置を用いることにより、特性評価の対象となる容量素子の特性を正しくモニターすることができる。
【発明を実施するための最良の形態】
【００５３】
以下に、本発明の一実施形態に係る半導体装置及びその製造方法について図面を参照しながら説明する。
【００５４】
まず、本発明の一実施形態に係る半導体装置の構造について、図１を参照しながら説明する。
【００５５】
図１に示すように、半導体基板１の上には、酸化シリコンよりなる絶縁層２及び多結晶シリコンよりなる導電層３が下から順に形成されており、また、半導体基板１の上には、絶縁層２及び導電層３を覆うように、酸化シリコンよりなる第１の絶縁膜４が形成されている。尚、絶縁層２は半導体基板１と導電層３との電気的接続を遮断する役割を有している。
【００５６】
第１の絶縁膜４には、該第１の絶縁膜４を貫通して延びると共に下端が導電層３の上面に到達するタングステンよりなる第１の導電性プラグ５が形成されている。第１の絶縁膜４の上には、第１の導電性プラグ５と電気的に接続する白金よりなる容量下部電極６、強誘電体膜としてタンタル酸ストロンチウムビスマスよりなる容量絶縁膜７、及び白金よりなる容量上部電極８が下から順に積層されてなる容量素子９が形成されている。
【００５７】
第１の絶縁膜４の上には、容量素子９を覆うように酸化シリコンよりなる第２の絶縁膜１０が形成されている。第１及び第２の絶縁膜４及び１０には、該第１及び第２の絶縁膜４及び１０を貫通して延びる共に下端が導電層３の上面に到達するタングステンよりなる第２の導電性プラグ１２が形成されている。また、第２の絶縁膜１０には、該第２の絶縁膜１０を貫通して延びると共に下端が容量上部電極８と電気的に接続するタングステンよりなる第３の導電性プラグ１１が形成されている。
【００５８】
第２の絶縁膜１０の上には、第２の導電性プラグ１１の上端と接続するアルミニウムよりなる第１の配線層１３と、第３の導電性プラグ１２の上端と接続するアルミニウムよりなる第３の配線層１４とが形成されている。尚、第２の絶縁膜１０、第１の配線層１３及び第２の配線層１４は、実際に特性を評価する際に、外部測定装置との接続（例えば、測定用探針のプロービング等）を容易にするために形成されている。
【００５９】
このように、第１の配線層１３が第２の導電性プラグ１１及び導電層３を介して容量下部電極６と電気的に接続されていると共に、第２の配線層１４が第３の導電性プラグ１２を介して容量上部電極８と電気的に接続されている。
【００６０】
また、第２の絶縁膜１０、第１の配線層１３及び第２の配線層１４の上には、窒化シリコンよりなる保護絶縁膜１５が形成されており、該保護絶縁膜１５には、第１の配線層１３の上面の一部を露出させる第１の開口部１６ａと第２の配線層１４の上面の一部を露出させる第２の開口部１６ｂとが形成されている。
【００６１】
次に、本発明の一実施形態に係る半導体装置の製造方法について、図２(a)〜(c)及び図３(a)〜(c)を参照しながら説明する。
【００６２】
まず、図２(a) に示すように、半導体基板１の上に酸化シリコンよりなる絶縁層２を形成した後、該絶縁層２の上に多結晶シリコンよりなる導電層３を形成する。その後、半導体基板１の上に、絶縁層２及び導電層３を覆うように酸化シリコンよりなる第１の絶縁膜４を形成する。尚、絶縁層２は半導体基板１と導電層３との電気的接続を遮断する役割を有している。
【００６３】
次に、図２(b) に示すように、第１の絶縁膜４に導電層３と連通する第１の開口部を形成した後、該第１の開口部内に、下端が導電層３と接続するタングステンよりなる第１の導電性プラグ５を形成する。
【００６４】
次に、図２(c) に示すように、第１の絶縁膜４の上に、第１の導電性プラグ５の上端と電気的に接続する白金よりなる容量下部電極６、強誘電体膜としてタンタル酸ストロンチウムビスマスよりなる容量絶縁膜７、及び白金よりなる容量上部電極８が下から順に積層されてなる容量素子９を形成する。次に、第１の絶縁膜４の上に、容量素子９を覆うように酸化シリコンよりなる第２の絶縁膜１０を形成する。
【００６５】
次に、図３(a) に示すように、第１の絶縁膜４及び第２の絶縁膜１０に、導電層３と連通する第２の開口部を形成した後、該第２の開口部内に、下端が導電層３と接続するタングステン膜よりなる第２の導電性プラグ１１を形成する。また、第２の絶縁膜１０に、容量上部電極８と連通する第３の開口部を形成した後、該第３の開口部内に、下端が容量上部電極８と電気的に接続するタングステンよりなる第３の導電性プラグ１２を形成する。
【００６６】
次に、図３(b) に示すように、第２の絶縁膜１０の上に、第２の導電性プラグ１１の上端と接続するアルミニウムよりなる第１の配線層１３を形成すると共に、第３の導電性プラグ１２の上端と接続するアルミニウムよりなる第２の配線層１４を形成する。
【００６７】
このように、第１の配線層１３が第２の導電性プラグ１１及び導電層３を介して容量下部電極６と電気的に接続されていると共に、第２の配線層１４が第３の導電性プラグ１２を介して容量上部電極８と電気的に接続されている。
【００６８】
次に、図３(c) に示すように、第２の絶縁膜１０、第１の配線層１３及び第２の配線層１４の上に、酸化シリコンよりなる保護絶縁膜１５を形成した後、該保護絶縁膜１５に、第１の配線層１３の上面の一部を露出させる第１の開口部１６ａを形成すると共に、第２の配線層１４の上面の一部を露出させる第２の開口部１６ｂを形成する。
【００６９】
以下に、本発明の一実施形態に係る半導体装置において、プラズマ電荷が半導体装置の内部へ移動する様子について、従来の半導体装置の場合と比較しながら図４及び図９を用いて説明する。
【００７０】
図４は、保護絶縁膜１５内に、第１及び第２の配線層１３及び１４の上面を露出させる第１及び第２の開口部１６ａ及び１６ｂを形成する工程において、第１及び第２の配線層１３及び１４の上に蓄積されたプラズマ電荷が半導体装置の内部へ移動する様子を模式的に示した図である。尚、図４においては、一例として第１及び第２の配線層１３及び１４の上に負のプラズマ電荷が蓄積される場合について示している。
【００７１】
まず、第２の配線層１４から容量素子９の内部へは第３の導電性プラグ１２を介して容量上部電極８に至る導電性経路が存在している。従って、第２の配線層１４上の蓄積電荷は、図４の矢印ａ１に示すように、第３の導電性プラグ１２を経て容量上部電極８へと移動する。このように、第２の配線層１４上の蓄積電荷が容量上部電極８へ移動する経路は、図９に示した通り、従来の半導体装置の場合と同じである。
【００７２】
一方、第１の配線層１３から容量素子９の内部へは第２の導電性プラグ１１、導電層３及び第１の導電性プラグ５を介して容量下部電極６に至る導電性経路が存在する。この場合、本発明の一実施形態に係る半導体装置においては、半導体基板１と導電層３との間には半導体基板１と導電層３との間の電気的接続を遮断する絶縁層２が形成されているので、第１の配線層１３は結果的に半導体基板１と電気的に接続されていないフローティング状態になっている。従って、第１の配線層１３上の蓄積電荷は、図９に示した従来の半導体装置の場合と異なり、第２の導電性プラグ１１を介して導電層３に移動した後に、半導体基板１内に移動することなく、図９の矢印ａ２に示すように、第１の導電性プラグ５を介して容量下部電極８に全ての電荷が移動する。
【００７３】
すなわち、本発明の一実施形態に係る半導体装置では、容量下部電極６側の端子となる第１の配線層１３及び容量上部電極８側の端子である第２の配線層１４は共に半導体基板１に接続されていないフローティング状態になっていることにより、第１の配線層１３上の蓄積電荷は容量上部電極６に移動すると共に第２の配線層１４上の蓄積電荷は容量下部電極８まで移動する。従って、容量下部電極６と容量上部電極８とには等量の負の電荷が蓄積される状態となるので、容量下部電極６と容量上部電極８との間に電位的な不均衡は発生しない。
【００７４】
これにより、容量下部電極６と容量上部電極８との間に電位差が発生することがないため、半導体装置の製造工程中において、容量絶縁膜７を構成する強誘電体膜に意図しない自発分極が発生しないので、強誘電体膜にインプリントが発生することを防止することができる。従って、半導体装置の特性変動を防止することができるので、本発明に係る半導体装置を用いることにより、特性評価の対象となる容量素子の特性を正しくモニターすることができる。
【００７５】
また、本発明の一実施形態に係る半導体装置及びその製造方法によると、絶縁層２及び導電層３よりなる積層体は、半導体基板１上に形成される強誘電体メモリ装置を構成する図示していないトランジスタにおけるゲート絶縁膜及びゲート電極よりなる積層体と同一の材料及び同一の構造を有していることが好ましい。このため、絶縁層２及び導電層３よりなる積層体は、半導体基板１上に形成されるトランジスタを構成するゲート絶縁膜及びゲート電極よりなる積層体と同一工程により形成することができる。従って、導電層３を半導体基板１に対してフローティング状態にするための絶縁層２及び導電層３を形成する目的で新たな工程の付加及び新たな材料の選択を行なうことなく、特性変動のない特性評価用の容量素子を極めて容易に得ることができる。
【００７６】
以下に、本発明の一実施形態に係る半導体装置によって測定した強誘電体膜を有する容量素子の分極−電圧特性について、従来の半導体装置によって測定した強誘電体膜を有する容量素子の分極−電圧特性と比較しながら図５を用いて説明する。
【００７７】
図５に示すように、従来の半導体装置を用いて測定した容量素子の分極−電圧特性は、強誘電体膜に発生するインプリントによって分極−電圧特性が正電圧側にシフトしており、容量素子の分極特性が変動しているが、本発明の一実施形態に係る半導体装置を用いて測定した容量素子の分極−電圧特性はシフトしていない。このため、本発明の一実施形態に係る半導体装置では、容量絶縁膜７を構成する強誘電体膜におけるインプリントの発生が防止されており、本発明の一実施形態に係る半導体装置では特性変動が生じていないことが分かる。
【００７８】
尚、本発明の一実施形態に係る半導体装置及びその製造方法では、容量下部電極６側の端子となる第１の配線層１３と容量上部電極８側の端子となる第２の配線層１４が形成されているが、導電層３又は容量上部電極８を測定用の端子として用いることができるような構造にすることも可能である。この場合には、第１の配線層１３及び第２の配線層１４、並びにこれらに接続する第２の導電性プラグ１１及び第３の導電性プラグ１２は存在しない構成にすることもできる。
【００７９】
また、本発明の一実施形態に係る半導体装置においては、前述の通り、絶縁層２及び導電層３よりなる積層体は、半導体基板１上に形成されるトランジスタのゲート絶縁膜及びゲート電極を形成する工程と同一工程により形成されることが好ましいとしているが、製造プロセスの都合により、トランジスタのゲート酸化膜及びゲート電極とを異なる工程で形成してもよいことは言うまでもない。
【００８０】
以上のように、本発明に係る半導体装置及びその製造方法によると、半導体基板１と導電層３との間に、半導体基板１と導電層３との電気的接続を遮断する絶縁層２が形成されているので、容量下部電極６側の端子となる第１の配線層１３と容量上部電極８側の端子となる第２の配線層１４とが共に半導体基板１に電気的に接続されないフローティング状態になるため、容量上部電極８と容量下部電極６とのそれぞれに蓄積されるプラズマ電荷は同等になるので、製造工程中における容量下部電極６と容量上部電極８とに対するプラズマ電荷の蓄積の相違が起因になって生じる容量下部電極６と容量上部電極８との間の電位的な不均衡を防止することができる。従って、容量絶縁膜７を構成する強誘電体膜においてインプリントが発生しないため、半導体装置の特性変動を防止することができるので、本発明の一実施形態に係る半導体装置の製造方法によって製造された半導体装置を用いれば、特性評価の対象となる容量素子の特性を正しくモニターすることができる。
【００８１】
このように、本発明に係る第１の半導体装置では、半導体基板１と導電層３との間には、半導体基板１と導電層３との電気的接続を遮断する絶縁層２が形成されているので、容量下部電極６側の端子となる第１の配線層１３と容量上部電極８側の端子となる第２の配線層１４とが共に半導体基板１に電気的に接続されないフローティング状態になるため、容量下部電極６と容量上部電極８とのそれぞれに蓄積されるプラズマ電荷は同等になるので、製造工程中における容量下部電極６と容量上部電極８とに対するプラズマ電荷の蓄積の相違が起因になって生じる容量下部電極６と容量上部電極８との間の電位的な不均衡を防止することができる。このため、容量絶縁膜７を構成する強誘電体膜においてインプリントが発生しないため、半導体装置の特性変動を防止することができるので、本実施形態に係る半導体装置によって、特性評価の対象となる容量素子９の特性を正しくモニターすることができる。
【産業上の利用可能性】
【００８２】
本発明によると、製造工程中において特性変動を生じさせることなく、特性評価用の半導体装置を形成するできるため、強誘電体メモリ装置を構成するスタック型構造を有する容量素子の特性を正しくモニターすることができるので、強誘電体材料よりなる容量絶縁膜を用いた特性評価の対象となる容量素子の特性評価に有用である。
【図面の簡単な説明】
【００８３】
【図１】本発明の第１の実施形態に係る半導体装置の構成を示す断面図である。
【図２】(a)〜(c)は、本発明の第１の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図３】(a)〜(c)は、本発明の第１の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図４】本発明の第１の実施形態に係る半導体装置における第１及び第２の配線層上に蓄積された電荷の移動の様子を示す模式図である。
【図５】本発明の第１の実施形態に係る半導体装置の分極−電圧特性を示す図である。
【図６】従来の半導体装置の構成を示す断面図である。
【図７】(a)〜(c)は、従来の半導体装置の製造方法を示す工程断面図である。
【図８】(a)〜(c)は、従来の半導体装置の製造方法を示す工程断面図である。
【図９】従来の半導体装置における第１及び第２の配線層上に蓄積された電荷の移動の様子を示す模式図である。
【符号の説明】
【００８４】
１  半導体基板
２  絶縁層
３  導電層
４  第１の絶縁膜
５  第１の導電性プラグ
６  容量下部電極
７  容量絶縁膜
８  容量上部電極
９  容量素子
１０  第２の絶縁膜
１１  第２の導電性プラグ
１２  第３の導電性プラグ
１３  第１の配線層
１４  第２の配線層
１５  保護絶縁膜
１６ａ  第１の開口部
１６ｂ  第２の開口部
【図１】
2005116976.tif 000003
【図２】
2005116976.tif 000004
【図３】
2005116976.tif 000005
【図４】
2005116976.tif 000006
【図５】
2005116976.tif 000007
【図６】
2005116976.tif 000008
【図７】
2005116976.tif 000009
【図８】
2005116976.tif 000010
【図９】
2005116976.tif 000011