(57)【要約】【課題】  デュアルゲート電極構造を有する半導体装置において、Ｎチャネル領域とＰチャネル領域との間のゲート電極中不純物の相互拡散を抑えることによって、ゲート電極の導電率低下を抑制し、デバイスの動作速度の低下を抑える低抵抗ゲート電極を形成する。【解決手段】  ゲート電極１９は、シリコン基板１０側から、相互に隣接して形成されたＮチャネル領域１３ＡとＰチャネル領域１３Ｂとを有する多結晶シリコン層１３、ＷＳｉ2層１４、ＷＳｉＮ層１５、ＷＮ層１６、及びＷ層１７を順次に備える。Ｐチャネル領域１３Ｂの多結晶シリコン層上に形成されたＷＳｉ2層が、相互に離隔した複数の粒子から構成される。【選択図】  図１
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【特許請求の範囲】
【請求項１】
Ｎチャネルトランジスタが形成されるＮチャネル領域とＰチャネルトランジスタが形成されるＰチャネル領域とを有する半導体基板上に、前記Ｐチャネル領域及びＮチャネル領域にそれぞれゲート電極を備える半導体装置において、
前記ゲート電極が、前記半導体基板側から順次に、不純物が導入された多結晶シリコン層、高融点金属のシリサイド層、高融点金属のナイトライド層、及び、高融点金属の金属層を備え、
前記Ｐチャネル領域のゲート電極のシリサイド層が不連続シリサイド層として形成されることを特徴とする半導体装置。
【請求項２】
前記シリサイド層及び前記ナイトライド層を構成する高融点金属が、前記金属層と同じ高融点金属から構成される、請求項１に記載の半導体装置。
【請求項３】
前記不連続シリサイド層が、５〜３０ｎｍの粒径を有する粒子状に形成される、請求項１又は２に記載の半導体装置。
【請求項４】
前記不連続シリサイド層では、隣接する２つの粒子の間隔が、２〜８０ｎｍである、請求項３に記載の半導体装置。
【請求項５】
前記高融点金属が、タングステン（Ｗ）、コバルト（Ｃｏ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、又は、タンタル（Ｔａ）である、請求項１〜４の何れか一に記載の半導体装置。
【請求項６】
前記多結晶シリコン層に導入された不純物がボロン（Ｂ）である、請求項１〜５の何れか一に記載の半導体装置。
【請求項７】
前記不連続シリサイド層に隣接して前記高融点金属のシリサイド・ナイトライド層を更に備える、請求項１〜６の何れか一に記載の半導体装置。
【請求項８】
前記ゲート電極が、デュアルゲート構造に形成される、請求項１〜７の何れか一に記載の半導体装置。
【請求項９】
Ｎチャネルトランジスタが形成されるＮチャネル領域とＰチャネルトランジスタが形成されるＰチャネル領域とを有する半導体基板上に、前記Ｐチャネル領域及びＮチャネル領域にそれぞれゲート電極を備え、前記ゲート電極が、前記半導体基板側から順次に、不純物が導入された多結晶シリコン層、高融点金属のシリサイド層、前記高融点金属のナイトライド層、及び、前記高融点金属の金属層を備える半導体装置を製造する方法において、
前記Ｐチャネル領域及びＮチャネル領域に多結晶又はアモルファスから成るシリコン層を堆積する工程と、
前記Ｐチャネル領域のシリコン層に、１×１０15/cm2〜５×１０15/cm2のドーズ量でＰ型不純物を、前記Ｎチャネル領域のシリコンに所定のドーズ量でＮ型不純物をそれぞれ注入する工程と、
前記Ｎチャネル領域における高融点金属のシリサイドの堆積膜厚が３〜１０ｎｍとなるように、前記Ｐチャネル領域とＮチャネル領域とで一様な堆積率で、高融点金属のシリサイドを前記シリコン層上に堆積する工程とを順次に有することを特徴とする半導体装置の製造方法。
【請求項１０】
前記堆積膜厚が５〜７ｎｍである、請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記シリコン層が、アモルファスシリコン層であり、前記高融点金属のシリサイド層の堆積工程の後に前記アモルファスシリコン層を多結晶シリコン層とする熱処理工程を備える、請求項９又は１０に記載の半導体装置の製造方法。
【請求項１２】
前記高融点金属のシリサイド層が、３０〜１００Ｐａの圧力下で堆積される、請求項９〜１１の何れか一に記載の半導体装置の製造方法。
【請求項１３】
前記Ｐチャネル領域のシリコン層における不純物注入工程のドーズ量が３×１０15/cm2以上である、請求項９〜１２の何れか一に記載の半導体装置の製造方法。
【請求項１４】
前記高融点金属が、タングステン（Ｗ）、コバルト（Ｃｏ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、又は、タンタル（Ｔａ）である、請求項９〜１３の何れか一に記載の半導体装置の製造方法。
【請求項１５】
前記Ｐ型不純物がボロン（Ｂ）である、請求項９〜１４の何れか一に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デュアルゲート（Dual Gates）電極構造を有する半導体装置及びその製造方法に関し、特に、デバイスの動作速度の低下を抑える低抵抗ゲート電極を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
大規模集積回路（ＬＳＩ）等では、デバイスの動作速度を向上させ、且つ製造工程における高温熱処理に耐える耐熱性を有するゲート電極として、ゲート酸化膜上に多結晶シリコン層を薄く形成し、この多結晶シリコン層上に、タングステン（Ｗ）層等の、電気抵抗の低い高融点金属層を形成する構造が知られている。
【０００３】
多結晶シリコン層上に直接に高融点金属層を形成すると、高温の熱処理に際して高融点金属層と多結晶シリコン層とが反応して、高融点金属層と多結晶シリコン層との間にタングステンシリサイド（ＷＳｉ2）等の高融点金属シリサイド層が形成される。高融点金属シリサイド層は、電気抵抗が比較的高いため、デバイスの高速動作のためには、高融点金属シリサイド層の形成を抑えることが望まれる。特許文献１には、高融点金属層と多結晶シリコン層との間にタングステンナイトライド（ＷＮ）層等の高融点金属ナイトライド層を形成して、高温熱処理時のシリサイド反応を抑える技術が記載されている。
【０００４】
しかし、多結晶シリコン層上に直接に高融点金属ナイトライド層を形成した状態で熱処理を行うと、高融点金属ナイトライド層が多結晶シリコン層のＳｉと強く反応して、厚い高融点金属シリサイド・ナイトライド層が形成される。高融点金属シリサイド・ナイトライドは、良好なバリア性を有するものの、組成もしくは積層膜の構成によっては高抵抗になることがあり、高融点金属シリサイド・ナイトライド層の膜厚が厚くなると、低抵抗のゲート電極構造は望めない。
【０００５】
そこで、本発明者は、特許文献２において、多結晶シリコン層と高融点金属ナイトライド層との間に抵抗値の比較的小さな高融点金属シリサイド層を介在させ、且つ積層された多結晶シリコン層、高融点金属シリサイド層、高融点金属ナイトライド層、及び高融点金属層に対して一体的に熱処理を行うことにより、高融点金属シリサイド・ナイトライド層を薄く形成し、低抵抗のゲート電極構造を得ることを提案している。
【特許文献１】特開平１１−２３３４５１号公報
【特許文献２】特開２００３−１６３３４８号公報（段落００２４〜００４８）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明者は、特許文献２に記載のゲート電極について更に研究を行い、特許文献２の発明を、相互に隣接するＮチャネル領域及びＰチャネル領域を有する多結晶シリコン層を備えた、デュアルゲート電極構造を有する半導体装置に適用した場合には、界面抵抗の上昇、及びゲート換算膜厚の増加等の問題が発生することを発見した。
【０００７】
上記問題は、高融点金属シリサイド層中の不純物の拡散係数は、シリコン中の拡散係数より３〜６桁程度大きいため、熱処理等によって、Ｎチャネル領域の多結晶シリコン層中のＮ型不純物及びＰチャネル領域の多結晶シリコン層中のＰ型不純物が、高融点金属シリサイド層中に吸い上げられ、相互拡散することに起因することが判明した。特にＰチャネル領域からＮチャネル領域に拡散する不純物の量は多く、ゲート電極の導電性を低下させる。
【０００８】
本発明は、上記に鑑み、デュアルゲート電極構造を有する半導体装置において、Ｎチャネル領域とＰチャネル領域との間のゲート電極中の不純物の相互拡散を抑えることによって、ゲート電極の導電率低下を抑制し、デバイスの動作速度の低下を抑える低抵抗ゲート電極を有する半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明に係る半導体装置は、Ｎチャネルトランジスタが形成されるＮチャネル領域とＰチャネルトランジスタが形成されるＰチャネル領域とを有する半導体基板上に、前記Ｐチャネル領域及びＮチャネル領域にそれぞれゲート電極を備える半導体装置において、
前記ゲート電極が、前記半導体基板側から順次に、不純物が導入された多結晶シリコン層、高融点金属のシリサイド層、高融点金属のナイトライド層、及び、高融点金属の金属層を備え、
前記Ｐチャネル領域のゲート電極のシリサイド層が不連続シリサイド層として形成されることを特徴としている。
【００１０】
本発明に係る半導体装置の製造方法は、Ｎチャネルトランジスタが形成されるＮチャネル領域とＰチャネルトランジスタが形成されるＰチャネル領域とを有する半導体基板上に、前記Ｐチャネル領域及びＮチャネル領域にそれぞれゲート電極を備え、前記ゲート電極が、前記半導体基板側から順次に、不純物が導入された多結晶シリコン層、高融点金属のシリサイド層、前記高融点金属のナイトライド層、及び、前記高融点金属の金属層を備える半導体装置を製造する方法において、
前記Ｐチャネル領域及びＮチャネル領域に多結晶又はアモルファスから成るシリコン層を堆積する工程と、
前記Ｐチャネル領域のシリコン層に、１×１０15/cm2〜５×１０15/cm2のドーズ量でＰ型不純物を、前記Ｎチャネル領域のシリコンに所定のドーズ量でＮ型不純物をそれぞれ注入する工程と、
前記Ｎチャネル領域における高融点金属のシリサイドの堆積膜厚が３〜１０ｎｍとなるように、前記Ｐチャネル領域とＮチャネル領域とで一様な堆積率で、高融点金属のシリサイドを前記シリコン層上に堆積する工程とを順次に有することを特徴としている。
【発明の効果】
【００１１】
本発明に係る半導体装置によれば、Ｐチャネル領域のゲート電極のシリサイド層が不連続シリサイド層として形成されることにより、Ｎチャネル領域とＰチャネル領域との間のゲート電極中の不純物の相互拡散を、物理的に抑制できる。従って、ゲート電極の導電率低下を抑制し、デバイスの動作速度の低下を抑える低抵抗ゲート電極を得ることができる。また、ゲート換算膜厚の上昇も抑制できるので、トランジスタ特性の劣化を抑え、良好なデバイス特性を得ることができる。
【００１２】
前記シリサイド層及び前記ナイトライド層を構成する高融点金属が、前記金属層と同じ高融点金属から構成されることも好ましい。本発明の好適な実施態様では、前記不連続シリサイド層が、５〜３０ｎｍの粒径を有する粒子状に形成される。不連続シリサイド層の粒子の径が５ｎｍ未満であると、個々の粒子の面積が小さくなり過ぎて、ゲート電極の良好な界面抵抗が得られない恐れがある。また、３０ｎｍを超えると、粒子の径が大きくなり過ぎて、不純物の相互拡散を抑制する効果が弱まる。
【００１３】
本発明の好適な実施態様では、前記不連続シリサイド層では、隣接する２つの粒子の間隔が、２〜８０ｎｍである。隣接する２つの不連続シリサイド層の粒子の間の間隔が２ｎｍ未満であると、隣接する粒子同士が接近し過ぎるため、不純物の相互拡散を抑制することが出来なくなる恐れがある。また、８０ｎｍを超えると、粒子が形成されない領域が広くなりすぎて、ゲート電極の良好な界面抵抗が得られない恐れがある。
【００１４】
本発明の好適な実施態様では、前記高融点金属が、タングステン（Ｗ）、コバルト（Ｃｏ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、又は、タンタル（Ｔａ）である。これらのうち、タングステンは耐酸化性が高いので、本発明のゲート電極に特に好適に適用できる。また、本発明の好適な実施態様では、前記多結晶シリコン層に導入された不純物がボロン（Ｂ）である。
【００１５】
本発明の好適な実施態様では、前記不連続シリサイド層に隣接して前記高融点金属のシリサイド・ナイトライド層を更に備える。低抵抗なシリサイド層の存在により、多結晶シリコン層と高融点金属層との間の界面抵抗を低減できると共に、高融点金属シリサイド・ナイトライド層を良好な拡散バリア層として機能させることができる。
【００１６】
本発明の好適な実施態様では、前記ゲート電極が、デュアルゲート構造に形成される。本発明の効果を奏する、デュアルゲート構造を有するゲート電極を得ることができる。
【００１７】
また、本発明に係る半導体装置の製造方法によれば、前記Ｐチャネル領域のシリコン層に、１×１０15/cm2〜５×１０15/cm2のドーズ量でＰ型不純物を注入し、且つ、前記Ｎチャネル領域における高融点金属のシリサイドの堆積膜厚が３〜１０ｎｍとなるように、前記Ｐチャネル領域とＮチャネル領域とで一様な堆積率で、高融点金属のシリサイドを前記シリコン層上に堆積することにより、上記本発明に係る半導体装置を形成する好適な製造方法を実現している。本発明の半導体装置の製造方法で、Ｐチャネル領域上に不連続シリサイド層が形成される理由については、Ｐチャネル領域中のＰ型不純物の影響により、Ｐチャネル領域上に形成される高融点金属のシリサイド層の核形成がされ易くなるためと推測される。
【００１８】
本発明の半導体製造における好適な実施態様では、前記堆積膜厚が５〜７ｎｍである。これにより、より好ましい不連続シリサイド層が得られる。また、前記シリコン層が、アモルファスシリコン層であり、前記高融点金属のシリサイド層の堆積工程の後に前記アモルファスシリコン層を多結晶シリコン層とする熱処理工程を備えることも好ましい。不連続シリサイド層は、多結晶シリコン層上よりもアモルファスシリコン層上に堆積することによって、より形成され易い。
【００１９】
前記高融点金属のシリサイド層が、３０〜１００Ｐａの圧力下で、化学気相成長（ＣＶＤ：Chemical Vapor Deposition）法によって堆積されることも好ましい。圧力が３０Ｐａ未満、或いは１００Ｐａを超える場合には、高融点金属のシリサイド層を堆積する適度な基板依存性が得られにくい。前記Ｐチャネル領域のシリコン層における不純物注入工程のドーズ量が３×１０15/cm2以上である。これにより、不純物の相互拡散を抑えるのに特に良好な構造の不連続シリサイド層が得られる。
【００２０】
特に、多結晶シリコン層の堆積膜厚が５〜７ｎｍで、且つ、Ｐチャネル領域のシリコン層への不純物注入工程のドーズ量が３×１０15/cm2以上であることにより、不連続シリサイド層を、隣接する２つの粒子の間隔が２〜８０ｎｍであり、且つ５〜３０ｎｍの粒径を有する粒子状に形成することができる。ここで、Ｐ型不純物のドーズ量を増やすことによって、隣接する２つの粒子の間隔を大きくすることができる。また、堆積膜厚を大きくすることによって、粒径を大きくすることができる。
【００２１】
本発明の好適な実施態様では、前記高融点金属が、タングステン（Ｗ）、コバルト（Ｃｏ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、又は、タンタル（Ｔａ）である。良好な上記効果が得られる。本発明の好適な実施態様では、前記Ｐ型不純物がボロン（Ｂ）である。
【発明を実施するための最良の形態】
【００２２】
以下、図面を参照し、本発明に係る実施形態例に基づいて本発明を更に詳細に説明する。図１は、本発明の一実施形態例に係るゲート電極の構成を示す断面図である。ゲート電極１９は、表面の一部領域に酸化シリコン膜から成る素子分離絶縁膜１１が形成されたシリコン基板１０上に形成されている。シリコン基板１０の表面部分には、素子分離絶縁層１１を挟んで、Ｐウェル１０Ａ及びＮウェル１０Ｂが形成されている。Ｎウェル１０Ａにはリン（Ｐ）が、Ｐウェル１０Ｂにはボロン（Ｂ）がそれぞれドープされている。素子分離絶縁層１１上を除くシリコン基板１０上には、膜厚４ｎｍのゲート酸化膜１２が成膜されている。
【００２３】
素子分離絶縁層１１及びゲート酸化膜１２上には、順次に積層された、膜厚１００ｎｍの多結晶シリコン層１３、タングステンシリサイド（ＷＳｉ2）層１４、膜厚２ｎｍ〜５ｎｍのタングステンシリサイドナイトライド（ＷＳｉＮ）層１５、膜厚１０ｎｍのタングステンナイトライド（ＷＮ）層１６、膜厚８０ｎｍのタングステン（Ｗ）層１７、及び膜厚２００ｎｍの窒化シリコン（ＳｉＮ）層１８から成る積層構造が設けられている。ゲート電極１９の両側には、ＳｉＮ膜から成るサイドウォール２１が更に設けられている。
【００２４】
多結晶シリコン層１３は、Ｐウェル１０Ａ上及び素子分離絶縁層１１の一部領域上に形成され、Ｎ型ドーパントがドープされたＮチャネル領域１３Ａと、Ｎウェル１０Ｂ上及び素子分離絶縁層１１の一部領域上に形成され、Ｎチャネル領域１３Ａに隣接する、Ｐ型ドーパントがドープされたＰチャネル領域１３Ｂとから構成されている。Ｎチャネル領域１３Ａの多結晶シリコン層には、加速エネルギーが１０ＫｅＶでドーズ量が５×１０15/cm2のリンがドープされている。Ｐチャネル領域１３Ｂの多結晶シリコン層には、加速エネルギーが５ＫｅＶでドーズ量が、好ましくは１×１０15/cm2〜５×１０15/cm2の、より好ましくは３×１０15/cm2〜５×１０15/cm2のボロンがドープされている。
【００２５】
Ｎチャネル領域１３Ａの多結晶シリコン層上のＷＳｉ2層１４の好ましい膜厚は、３ｎｍ〜１０ｎｍ、より好ましい膜厚は、５ｎｍ〜７ｎｍである。また、Ｐチャネル領域１３Ｂの多結晶シリコン層上のＷＳｉ2層１４は、相互に離隔した複数の扁平状のＷＳｉ2粒子１４ａから構成され、Ｎチャネル領域１３Ａの多結晶シリコン層上のＷＳｉ2層１４の膜厚と同じ堆積膜厚を有する。Ｐチャネル領域１３Ｂの多結晶シリコン層中のボロンのドーズ量を３×１０15/cm2〜５×１０15/cm2に設定し、ＷＳｉ2層１４の膜厚を５ｎｍ〜７ｎｍに設定すると、ＷＳｉ2粒子１４ａは５ｎｍ〜３０ｎｍ程度の径を有し、各ＷＳｉ2粒子１４ａ間は２ｎｍ〜８０ｎｍ程度の間隔で離隔する。
【００２６】
ＷＳｉＮ層１５は、Ｐチャネル領域１３Ｂの多結晶シリコン層上でＷＳｉ2粒子１４ａが形成されていない部分では、Ｐチャネル領域１３Ｂの多結晶シリコン層に接して形成されている。
【００２７】
本実施形態例に係るゲート電極１９では、Ｐチャネル領域１３Ｂの多結晶シリコン層上に形成されたＷＳｉ2層１４が、相互に離隔した複数の扁平状のＷＳｉ2粒子１４ａから構成されることにより、Ｎチャネル領域１３Ａの多結晶シリコン中のリン及びＰチャネル領域１３Ｂの多結晶シリコン中のボロンが、ＷＳｉ2層１４を介して相互拡散することを、物理的に抑制できる。従って、Ｗ層１７と多結晶シリコン層１３間と間の界面抵抗の上昇を抑え、低抵抗のゲート電極を得ることができる。
【００２８】
図２（ａ）〜（ｄ）、図３（ｅ）〜（ｇ）は、上記実施形態例のゲート電極を形成する、本発明の一実施形態例に係るゲート電極の形成方法を段階的に示す断面図である。まず、トレンチ分離（ＳＴＩ）法を用い、シリコン基板１０の表面の一部領域に素子分離絶縁層１１を選択的に形成する。次に、図示しないレジストマスクを用い、シリコン基板１０にボロン（Ｂ+）をイオン注入することにより、シリコン基板１０の表面部分にＰウェル１０Ａを形成し、また、図示しない別のレジストマスクを用い、シリコン基板１０にリン（Ｐ+）をイオン注入することにより、シリコン基板１０の別の表面部分にＮウェル１０Ｂを形成する（図２（ａ））。
【００２９】
次いで、シリコン基板１０をチャンバに収容し、水蒸気及び酸素ガスの雰囲気中下で、温度８５０℃で４時間熱処理することによって、素子分離絶縁膜１１上を除くシリコン基板１０上に、シリコン酸化膜から成る、膜厚４ｎｍのゲート酸化膜１２を形成する。続いて、ＣＶＤ法によって、素子分離絶縁膜１１上及びゲート酸化膜１２上に、ノンドープのアモルファスシリコン層１３ａを形成する（図２（ｂ））。アモルファスシリコン層１３ａは、同図中の破線で示すように、シリコンの成長を例えば３回に分け、３層の積層構造とする。この形成工程では、流量３０００sccmのモノシラン（ＳｉＨ4）を供給しながら、シリコン基板１０を収容した成長炉内の圧力を１００Ｐａに保ち、シリコン基板１０の温度を５８０℃に保持する。積層工程は例えば１時間程度である。
【００３０】
次いで、図示しないレジストマスクを用いて、アモルファスシリコン層１３ａに対して、加速エネルギーが１０ＫｅＶ、ドーズ量５×１０15/cm2でリン（Ｐ+）をイオン注入し、Ｎチャネル領域１３Ａのアモルファスシリコン層を形成する。続いて、図示しないレジストマスクを用いて、アモルファスシリコン層に対して、加速エネルギーが５ＫｅＶ、ドーズ量１×１０15/cm2〜５×１０15/cm2でボロン（Ｂ+）をイオン注入し、Ｐチャネル領域１３Ｂのアモルファスシリコン層を形成する。ここで、加速エネルギーを適当に調節することにより、ボロンに代えて二フッ化ボロン（ＢＦ2+）を、Ｐチャネル領域１３Ｂにイオン注入してもよい。この場合、ボロンの場合と比べて注入されるイオンの質量が大きくなるため、浅いイオン注入が制御しやすくなる。
【００３１】
続いて、フッ酸（ＨＦ）と過酸化水素水（Ｈ2Ｏ2）との混合液を用いて、アモルファスシリコン層を洗浄し、表面の自然酸化層等を除去する（図２（ｃ））。
【００３２】
次に、図２（ｄ）に示すように、ＣＶＤ法を用いて、アモルファスシリコン層１３ａ上に堆積膜厚が３ｎｍ〜１０ｎｍのＷＳｉ2を堆積する。この堆積時には、真空槽に流量が２００sccmのジクロロシラン（ＳｉＨ2Ｃｌ2）と、流量２sccmの六フッ化タングステン（ＷＦ6）とをそれぞれ供給し、真空槽内の圧力を３０〜１００Ｐａ程度に保ちつつ、真空槽に収容したシリコン基板１０を５５０℃で３０秒間反応させる。
【００３３】
この堆積工程では、前述のＰチャネル領域１３Ｂの形成工程において、Ｐチャネル領域１３Ｂのアモルファスシリコン層にドーズ量が１×１０15/cm2〜５×１０15/cm2のボロンをイオン注入し、且つ堆積膜厚が３ｎｍ〜１０ｎｍのＷＳｉ2を堆積したことにより、Ｐチャネル領域１３Ｂのアモルファスシリコン層上に相互に離隔する複数のＷＳｉ2粒子１４ａが形成される。Ｎチャネル領域１３Ａのアモルファスシリコン層上には、均一な膜厚のＷＳｉ2層が形成される。
【００３４】
ここで、ボロンのドーズ量が増えるほど、Ｐチャネル領域１３Ａのアモルファスシリコン層上に形成されるＷＳｉ2粒子１４ａ間の距離が大きくなる。好ましくは、ボロンのドーズ量を３×１０15/cm2〜５×１０15/cm2に設定する。また、ＷＳｉ2の堆積膜厚の値を大きくするほど個々のＷＳｉ2粒子１４ａの径が大きくなる。好ましくは、ＷＳｉ2の堆積膜厚を５ｎｍ〜７ｎｍに設定する。
【００３５】
より好ましいＷＳｉ2粒子１４ａを形成する態様としては、Ｐチャネル領域１３Ｂのアモルファスシリコン層に３×１０15/cm2〜５×１０15/cm2のボロンをイオン注入し、堆積膜厚が５ｎｍ〜７ｎｍのＷＳｉ2を堆積する。これによって、５ｎｍ〜３０ｎｍ程度の径を有し、且つ２ｎｍ〜８０ｎｍ程度の距離で離隔するＷＳｉ2粒子１４ａを形成することができる。
【００３６】
更に、成長炉内の圧力を高めることによって、ＷＳｉ2層を堆積する際の基板依存性が高まる。好ましくは、９０Ｐａ程度に設定する。また、多結晶シリコン層ではなく、アモルファスシリコン層１３ａ上にＷＳｉ2粒子１４ａの堆積を行うことにより、ＷＳｉ2粒子１４ａの形成をより容易とすることができる。このためには、アモルファスシリコン層１３ａを多結晶シリコン層１３に形成する熱処理を、後述するように、ＷＳｉ2層１４の堆積後に行う。
【００３７】
蛍光Ｘ線（ＸＲＦ：X-ray fluorescence）を用いて、Ｐチャネル領域１３Ｂのアモルファスシリコン層上に実際に形成されたＷ原子の量を計量し、ＷＳｉ2膜の膜厚に換算したところ、Ｎチャネル１３Ａのアモルファスシリコン層上に形成されたＷＳｉ2層１４の膜厚と同じであった。
【００３８】
続いて、ＷＳｉ2層１４に含まれ易い残留ガスの弊害を無くするために、脱ガス熱処理を行う。脱ガス熱処理では、チャンバ内にアルゴン（Ａｒ）ガス、窒素（Ｎ2）ガス、又はアンモニア（ＮＨ3）ガスを供給しつつ、ＲＴＡ（Rapid Thermal Annealing）法を用いて、シリコン基板１０に対し温度が８３０℃で処理時間が３０秒の熱処理を行う。
【００３９】
上記熱処理によって、アモルファスシリコン層１３ａが多結晶化し、多結晶シリコン層１３が形成される。アモルファスシリコン層１３ａが３層に積層されているので、多結晶シリコン層１３は相互に結晶方向が異なる３層構造として形成される。このため、後の工程でアモルファスシリコン層１３ａ上に成膜するＷ層１７にそのＷ層１７中のＷ原子がシリコン基板１０方向に拡散する現象を抑えるストッパ層としての機能を持たせることができる。アモルファスシリコン層１３ａを多結晶シリコン層１３に形成するには、ＲＴＡ法による熱処理の温度を７００℃以上、処理時間を３０秒以上とする。しかし、温度が高くなり過ぎると、多結晶シリコン層１３からボロンが抜けて、多結晶シリコン層１３中のボロン濃度が低下するので、温度が９５０℃で処理時間が１０秒を上限とするのが好ましい。
【００４０】
次いで、ＷＮ層１６及びＷ層１７のスパッタ前処理を行う。まず、フッ酸（ＨＦ）を用いて、ＷＳｉ2層１４の表面を３０秒間洗浄し、自然酸化層等を除去する。この処理は、熱酸化層換算で、１ｎｍ程度のエッチング時間とする。続いて、図３（ｅ）に示すように、フッ酸で表面を洗浄したＷＳｉ2層１４上、及びＷＳｉ2粒子１４ａ間の隙間から露出した多結晶シリコン層１３上に、膜厚１０ｎｍのＷＮ層１６と、膜厚８０ｎｍのＷ層１７とを順次に形成する。ＷＮ層１６及びＷ層１７は、ＣＶＤ法やスパッタ法を用いて成膜できるが、本実施形態例ではスパッタ法を用いて成膜する。また、ＷＮ膜における窒素（Ｎ）に対するＷ比は、１．７程度とした。
【００４１】
次いで、ＣＶＤ法によって、Ｗ層１７上に膜厚２００ｎｍのＳｉＮ膜１８を形成する。更に、図示しないレジスト膜を塗布し、ゲート電極配線用のレジストパターニングを行い、ドライエッチングによってＳｉＮ層１８をエッチングマスクに加工する（図３（ｆ））。続いて、レジスト膜の除去及び洗浄処理の後に、エッチングマスクを用いて、Ｗ層１７、ＷＮ層１６、ＷＳｉ2層１４、及び多結晶シリコン層１３を選択的にドライエッチングし、ゲート電極１９に形成する（図３（ｇ））。
【００４２】
ドライエッチングの際に、ゲート酸化膜１２における破線円Ａで示すゲート電極端部との接触部分が損傷を受けるので、ドライエッチングに後続して、プロファイルを改善するために熱処理を行う。プロファイル改善の熱処理では、水素ガス、水蒸気及び窒素ガスを導入したチャンバ内にシリコン基板１０を収容し、このシリコン基板１０を７５０〜９００℃に加熱し、選択的にシリコン及びゲート酸化膜を酸化して、ドライエッチングによる損傷部分を修復する。
【００４３】
上記熱酸化を１時間以上行って、多結晶シリコン層１３の両側面に、膜厚５ｎｍの側面酸化膜２０を形成する。この側面酸化膜２０形成時の熱処理によって、ＷＳｉ2層１４とＷＮ層１６との間には、膜厚５ｎｍ以下のタングステンシリサイド・ナイトライド（ＷＳｉＮ）層１４が形成される。ＷＳｉＮ層１５の膜厚が５ｎｍを超えると、ＷＳｉＮ層１４自体の電気抵抗が増大することにより、ＷＮ層１６／アモルファスシリコン層１３間の界面抵抗が高くなる。
【００４４】
次いで、ゲート電極１９の全体に膜厚４０ｎｍの窒化シリコン膜を成膜した後、エッチバックによってゲート電極１９の側面に、図１に示したサイドウォール２１を形成する。更に、シリコン基板１０の所定領域を図示しないレジスト膜で被覆し、サイドウォール２１を含むゲート電極１９をマスクとして、シリコン基板１０への不純物の注入を行う。これにより、ゲート電極１９に対応して、図示しない、高濃度不純物を含むソース拡散層及びドレイン拡散層を形成することができる。
【００４５】
引き続き、ＲＴＡ法によって、９００〜１１００℃の熱処理を１０秒間行い、ソース拡散層及びドレイン拡散層内の不純物をそれぞれ活性化させる。この不純物活性時の温度や処理時間により、ＷＳｉ2層１４とＷＮ層１６との間に既に形成されていたＷＳｉＮ層１５が更に成長する。
【００４６】
本実施形態例のゲート電極１９の形成方法によれば、Ｐチャネル領域１３Ｂのアモルファスシリコン層にドーズ量が１×１０15/cm2〜５×１０15/cm2でボロンをイオン注入し、Ｐチャネル領域１３Ｂのアモルファスシリコン層上に堆積膜厚が３ｎｍ〜１０ｎｍのＷＳｉ2を堆積することにより、Ｐチャネル領域１３Ｂのアモルファスシリコン層上に相互に離隔する複数のＷＳｉ2粒子１４ａを形成し、上記本実施形態例に係るゲート電極１９を形成することが出来る。
【００４７】
また、より好ましい態様として、Ｐチャネル領域１３Ｂのアモルファスシリコン層にドーズ量が３×１０15/cm2〜５×１０15/cm2のボロンをイオン注入し、堆積膜厚が５ｎｍ〜７ｎｍのＷＳｉ2を堆積することによって、５ｎｍ〜３０ｎｍ程度の径を有し、且つ２ｎｍ〜８０ｎｍ程度の距離で離隔するＷＳｉ2粒子１４ａを形成することが出来る。
【００４８】
図４及び図５に、上記実施形態例のゲート電極の形成方法に従い、Ｐチャネル領域１３Ｂのアモルファスシリコン層上に実際に形成されたＷＳｉ2粒子１４ａのＳＥＭ写真を示す。これらは、何れもＷＳｉ2層１４を堆積した直後の様子を示している。図４（ａ）〜（ｅ）は、ＷＳｉ2層１４の堆積膜厚を５ｎｍとして、Ｐチャネル領域１３Ｂのアモルファスシリコン層中へのボロンのドーズ量を、１〜５×１０15/cm2と変化させたものである。図５（ａ）〜（ｅ）は、ＷＳｉ2層１４の堆積膜厚を７ｎｍとして、Ｐチャネル領域１３Ｂのアモルファスシリコン層中へのボロンのドーズ量を、１〜５×１０15/cm2と変化させたものである。図４及び図５中には、０．１μｍの長さを示す目盛りを示した。
【００４９】
これらの図から、Ｐチャネル領域１３Ｂのアモルファスシリコン層中へのボロンのドーズ量が増えるほど、ＷＳｉ2粒子間の間隔が大きくなっていることが判る。また、ＷＳｉ2層１４の堆積膜厚が５ｎｍよりも７ｎｍの方が、個々のＷＳｉ2粒子の径が大きくなっていることが判る。
【００５０】
また、４端子のプローブを用いて、Ｐチャネル領域１３Ｂのアモルファスシリコン層上のＷＳｉ2層１４のシート抵抗を測定したところ、図４（ｂ）〜（ｅ）、及び、図５（ｃ）〜（ｅ）に示したＷＳｉ2層１４では十分に高いシート抵抗が観察され、若しくは、オープンとなっていた。図４（ａ）、及び、図５（ａ）、（ｂ）に示したＷＳｉ2層１４では低いシート抵抗が観察された。これによって、図４（ｂ）〜（ｅ）、及び、図５（ｃ）〜（ｅ）に示したＷＳｉ2層１４では、個々のＷＳｉ2粒子１４ａが不連続となり、本発明の半導体装置の効果を得ることができるものと判断できる。一方、図４（ａ）、及び、図５（ａ）、（ｂ）に示したＷＳｉ2層１４は、個々のＷＳｉ2粒子１４ａの不連続性が十分に確保されていないものと判断できる。尚、４端子のプローブは、各プローブが相互に１ｍｍの間隔で離隔したものである。また、図４（ｂ）〜（ｅ）、及び、図５（ｃ）〜（ｅ）では、ＳＥＭ写真の目視により、各ＷＳｉ2粒子の径が５ｎｍ〜３０ｎｍ程度で、ＷＳｉ2粒子間の間隔が２ｎｍ〜８０ｎｍ程度である。
【００５１】
本実施形態例のゲート電極１９で、ＷＮ層１６／ＷＳｉ2層１４間の界面抵抗が従来構造に比して低くなることが、以下の界面抵抗評価法で確認することが出来た。図６に界面抵抗測定状態の一例を模式的に示した。界面抵抗評価法では、同図に示すように、本発明を適用したゲート電極１９を用意し、ゲート電極１９の高融点金属（Ｗ）を含む部分を一部除去して、例えば１×１μｍ2の面積の界面抵抗測定面２２を形成する。
【００５２】
実際の測定では、界面抵抗測定面２２を挟むように、Ｗ層１７上に、電圧印加端子２３と電位差測定端子２４とをプローバ２５を介して設け、電圧印加端子２３に電圧を印加して電流を流しつつ、２つの電位差測定端子２４を介して電圧をモニターした。この際に得た電圧電流から、界面抵抗を算出した。
【００５３】
測定の結果を図７及び図８にそれぞれ示す。図７は本発明に係るゲート電極１９を用いた場合の測定結果、図８はＰチャネル領域１３Ｂの多結晶シリコン層上にも均一な膜厚を有するＷＳｉ2層を形成した従来型のゲート電極を用いた場合の測定結果をそれぞれ示す。両図における横軸は、界面抵抗測定面に実際に印加される電位、つまり差動電位［Ｖ］としてゲート電極１９に印加される電位を示す。縦軸は、界面抵抗測定面を貫通する貫通電流［μＡ］とゲート電極の界面抵抗［Ω／μｍ2］とを示している。
【００５４】
図８のグラフａに示すように、従来型のゲート電極では、差動電位が小さくなるほど界面抵抗が高く、界面抵抗の電圧依存性が大きいことが判る。これに伴って同図のグラフｂに示すように、電流も非線形性を示している。また、界面抵抗は差動電位が０．１Ｖにおいて８ＫΩ程度を示している。これに対して、本発明に係るゲート電極１９では、図７のグラフａに示すように、界面抵抗の電圧依存性が少なく、これに伴って、同図のグラフｂに示す差動電位に対する電流が線形に近くなっている。また、界面抵抗が大幅に低減し、差動電位が０．１Ｖにおいて１ＫΩ程度を示している。このように、本発明を適用することにより、ゲート電極をより低電圧で動作させることが可能となる。
【００５５】
図９に、本発明に係るゲート電極１９について、ＷＳｉ2粒子のサイズとゲート電極の界面抵抗との相関について示す。同図における横軸はＰチャネル領域１３Ｂの多結晶シリコン層の１辺の長さ［μｍ］を、縦軸は差動電位０．１Ｖにおける界面抵抗［Ω／μｍ2］を示す。５つのグラフは、実施形態例のゲート電極の形成方法に従って形成されたゲート電極について、ＷＳｉ2層１４の堆積膜厚を５ｎｍとし、Ｐチャネル領域１３Ｂの多結晶シリコン層中のボロンのドーズ量を、それぞれ、１〜５×１０15/cm2と変化させた場合の界面抵抗を示す。グラフの各プロットは２０個程度の試料について測定した値の平均値を示している。
【００５６】
本発明では、ゲート電極の形成工程において、ＷＳｉ2粒子１４ａの間の隙間で、Ｐチャネル領域１３Ｂの多結晶シリコン層とＷＮ層１６とが接する。従って、Ｐチャネル領域１３Ｂの多結晶シリコン層１３とＷＮ層１６とが反応して、厚いＷＳｉＮ層１５が生成されて、ゲート電極の界面抵抗が大きくなる問題が発生することが懸念された。しかし、同図に示す実験結果によれば、このような問題は発生しておらず、Ｐチャネル領域１３Ｂの多結晶シリコン層中のボロンのドーズ量が高くなり、ＷＳｉ2粒子１４ａの間の間隔が大きくなるほど界面抵抗が小さくなる傾向を示していることが判る。この理由については、Ｐチャネル領域１３Ｂの多結晶シリコン層上でＷＳｉ2粒子１４ａが形成された、低抵抗な領域が電気抵抗を支配しているためと推測される。
【００５７】
以上、本発明をその好適な実施形態例に基づいて説明したが、本発明に係る半導体装置及びその製造方法は、上記実施形態例の構成にのみ限定されるものではなく、上記実施形態例の構成から種々の修正及び変更を施した半導体装置及びその製造方法も、本発明の範囲に含まれる。
【産業上の利用可能性】
【００５８】
本発明は、デュアルゲート電極構造を有するゲート電極に適用できる。
【図面の簡単な説明】
【００５９】
【図１】実施形態例のゲート電極の構成を示す断面図である。
【図２】図２（ａ）〜（ｄ）は、実施形態例のゲート電極の形成方法を段階的に示す断面図である。
【図３】図３（ｅ）〜（ｇ）は、実施形態例のゲート電極の形成方法を段階的に示す、図２に後続する段階の断面図である。
【図４】図４（ａ）〜（ｅ）は、それぞれ、Ｐチャネル領域のアモルファスシリコン層中のボロンのドーズ量別に、堆積膜厚が５ｎｍで形成されたＷＳｉ2粒子の様子を示すＳＥＭ写真である。
【図５】図５（ａ）〜（ｅ）は、それぞれ、Ｐチャネル領域のアモルファスシリコン層中のボロンのドーズ量別に、堆積膜厚が７ｎｍで形成されたＷＳｉ2粒子の様子を示すＳＥＭ写真である。
【図６】界面抵抗測定状態の一例を模式的に示す図である。
【図７】本発明に係るゲート電極における、電流及び界面抵抗と差動電位との関係を示すグラフである。
【図８】従来のゲート電極における、電流及び界面抵抗と差動電位との関係を示すグラフである。
【図９】本発明に係るゲート電極における、界面抵抗とゲートサイズとの関係を、Ｐチャネル領域の多結晶シリコン層中のボロンのドープ量別に示すグラフである。
【符号の説明】
【００６０】
１０：シリコン基板
１０Ａ：Ｐウェル
１０Ｂ：Ｎウェル
１１：素子分離絶縁層
１２：ゲート酸化膜
１３：多結晶シリコン層
１３Ａ：Ｎチャネル領域
１３Ｂ：Ｐチャネル領域
１３ａ：アモルファスシリコン層
１４：ＷＳｉ2層
１４ａ：ＷＳｉ2粒子
１５：ＷＳｉＮ層
１６：ＷＮ層
１７：Ｗ層
１８：ＳｉＮ層
１９：ゲート電極
２０：側面酸化膜
２１：サイドウォール
【図１】
2005116693.tif 000003
【図２】
2005116693.tif 000004
【図３】
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【図４】
2005116693.tif 000006
【図５】
2005116693.tif 000007
【図６】
2005116693.tif 000008
【図７】
2005116693.tif 000009
【図８】
2005116693.tif 000010
【図９】
2005116693.tif 000011