(57)【要約】【課題】  アドレス信号によって動作モードを設定するメモリシステムにおいて、新しいＭＲＳ命令を発行すること無しに、メモリ装置の動作モードを選択あるいは変更することができるメモリシステム及び方法を提供する。【解決手段】  本発明は、メモリセルアレイ、マルチビットアドレス信号に従って前記メモリセルアレイの行および列を各々選択する行および列デコーダと、前記行または列を選択するのに使用された前記マルチビットアドレス信号の少なくとも１ビットに従って動作モードを設定するモード制御回路を含むメモリ装置と、前記メモリ装置で動作モードを設定する方法に関するものである。前記動作モードは、バースト長さモード、ＤＬＬセットモード、テストモード、ＣＡＳレイテンシモードおよびバースト型モードのうちの一つである。【選択図】  図７
2005116167.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルアレイと、
マルチビットアドレス信号に従って前記メモリセルアレイの行を選択する行デコーダと、
前記マルチビットアドレス信号に従って前記メモリセルアレイの列を選択する列デコーダと、
前記行及び列の選択に使用された前記マルチビットアドレス信号の少なくとも１ビットを入力し、前記少なくとも１ビットに従って、前記メモリ装置の動作モードを設定するモード制御回路とを具備し、
前記動作モードは、バースト長さモード、ＤＬＬリセットモード、ＣＡＳレイテンシモード及びバースト型モードのうちの少なくともいずれか１つであることを特徴とするメモリ装置。
【請求項２】
前記動作モードがバースト長さモードであることを特徴とする請求項１に記載のメモリ装置。
【請求項３】
前記少なくとも１ビットを入力するモードレジスタセット発生器をさらに具備することを特徴とする請求項１に記載のメモリ装置。
【請求項４】
前記少なくとも１ビットが前記行デコーダ及び列デコーダの各々による前記行及び列選択に利用されないことを特徴とする請求項１に記載のメモリ装置。
【請求項５】
メモリセルアレイと、
行活性化信号に応答して大きいｍビット(ｎ＞ｍ、ｎ−ｍ＝ａ≧１)のマルチビットアドレス信号に従って前記メモリセルアレイの行を選択する行デコーダと、
読み出し及び書き込み命令に応答してｎビットのマルチビットアドレス信号に従って前記メモリセルアレイの列を選択する列デコーダと、
前記読み出し及び書き込み命令のうちの少なくとも１つを実行する間、前記列デコーダによって前記列を選択するのに使用されないマルチビットアドレス信号のａビットのうちの少なくとも１つに応答して、前記メモリ装置の動作モードを決めるモード制御回路とを具備することを特徴とするメモリ装置。
【請求項６】
前記動作モードがバースト長さモードであることを特徴とする請求項５に記載のメモリ装置。
【請求項７】
前記動作モードが、ＤＬＬリセットモード、テストモード、ＣＡＳレイテンシモード、およびバースト型モードのうちの少なくとも１つであることを特徴とする請求項５に記載のメモリ装置。
【請求項８】
前記少なくとも１つのビットを入力するモードレジスタセット発生器をさらに具備することを特徴とする請求項５に記載のメモリ装置。
【請求項９】
メモリセルアレイと、
モード設定命令に応答して第１モード選択信号を出力する第１モード発生回路と、
マルチビットアドレス信号に従って前記メモリセルアレイの行を選択する行デコーダと、
前記マルチビットアドレス信号に従って前記メモリセルアレイの列を選択する列デコーダと、
前記行デコーダまたは列デコーダによって前記行または列を各々選択するのに使用されたマルチビットアドレス信号から受信された少なくとも１ビットに応答して第２モード選択信号を出力する第２モード発生回路と、
前記第１及び第２モード選択信号のうちの１つに応答して前記メモリ装置の動作モードを設定するモード制御回路とを具備することを特徴とするメモリ装置。
【請求項１０】
前記動作モードがバースト長さモードであることを特徴とする請求項９に記載のメモリ装置。
【請求項１１】
前記動作モードが、バースト長さモード、ＤＬＬリセットモード、テストモード、ＣＡＳレイテンシモード、およびバースト型モードのうちの少なくとも１つであることを特徴とする請求項９に記載のメモリ装置。
【請求項１２】
前記少なくとも１ビットが前記行または列を選択するのに使用された前記マルチビットアドレス信号で使用されないビットであることを特徴とする請求項９に記載のメモリ装置。
【請求項１３】
前記マルチビットアドレス信号をデコードして前記少なくとも１ビットを得るデコーダをさらに具備することを特徴とする請求項９に記載のメモリ装置。
【請求項１４】
前記モード制御回路が少なくとも１つの制御信号に応答して前記第１及び第２モード選択信号をスイッチングするマルチプレクサを具備することを特徴とする請求項９に記載のメモリ装置。
【請求項１５】
複数の入力信号から命令を複号する命令デコーダをさらに具備し、前記少なくとも１つの制御信号が前記命令デコーダでデコードされた少なくとも１つの命令を含むことを特徴とする請求項１４に記載のメモリ装置。
【請求項１６】
前記少なくとも１つの制御信号が、デコードされた読み出し命令、デコードされた書き込み命令、及びデコードされたＭＲＳ命令のうちの少なくとも１つを含むことを特徴とする請求項１５に記載のメモリ装置。
【請求項１７】
メモリセルアレイと、
モード設定命令に応答して第１モード選択信号を出力する第１モード発生回路と、
行活性化命令に応答してｎビットのマルチビットアドレス信号に従って前記メモリセルアレイの行を選択する行デコーダと、
読み出し命令及び書き込み命令に応答してｍビット(ｎ＞ｍ、ｎ−ｍ＝ａ≧１)のマルチビットアドレス信号に従って前記メモリセルアレイの列を選択する列デコーダと、
前記読み出し及び書き込み命令のうちの少なくとも１つを実行する間、前記列デコーダによって列を各々選択するのに使用されたマルチビットアドレス信号のａビットうちの少なくとも１ビットに応答して第２モード選択信号を出力する第２モード発生回路と、
前記第１及び第２モード選択信号のうちの１つに応答して前記メモリ装置の動作モードを設定するモード制御回路とを具備することを特徴とするメモリ装置。
【請求項１８】
前記動作モードがバースト長さモードであることを特徴とする請求項１７に記載のメモリ装置。
【請求項１９】
前記動作モードが、バースト長さモード、ＤＬＬリセットモード、テストモード、ＣＡＳレイテンシモード、およびバースト型モードのうちの少なくとも１つであることを特徴とする請求項１７に記載のメモリ装置。
【請求項２０】
前記少なくとも１ビットが前記行または列を選択するのに使用された前記マルチビットアドレス信号で使用されないビットであることを特徴とする請求項１７に記載のメモリ装置。
【請求項２１】
前記マルチビットアドレス信号をデコードして前記少なくとも１ビットを得るデコーダをさらに具備することを特徴とする請求項１７に記載のメモリ装置。
【請求項２２】
前記モード制御回路が少なくとも１つの制御信号に応答して前記第１及び第２モード選択信号をスイッチングするマルチプレクサを具備することを特徴とする請求項１７に記載のメモリ装置。
【請求項２３】
複数の入力信号から命令をデコードする命令デコーダをさらに具備し、前記少なくとも１つの制御信号が前記命令デコーダでデコードされた少なくとも１つの命令を含むことを特徴とする請求項２２に記載のメモリ装置。
【請求項２４】
前記少なくとも１つの制御信号が、デコードされた読み出し命令、デコードされた書き込み命令、及びデコードされたＭＲＳ命令のうちの少なくとも１つを含むことを特徴とする請求項２３に記載のメモリ装置。
【請求項２５】
マルチアドレス信号を出力するメモリコントローラと、前記メモリコントローラから前記マルチビットアドレスを入力するメモリ装置とを具備するメモリシステムにおいて、
前記メモリ装置が、
メモリセルアレイと、
マルチビットアドレス信号に従って前記メモリセルアレイの行を選択する行デコーダと、
前記マルチビットアドレス信号に従って前記メモリセルアレイの列を選択する列デコーダと、
前記行及び列の選択に使用された前記マルチビットアドレス信号の少なくとも１ビットを入力し、前記少なくとも１ビットに従って前記メモリ装置の動作モードを設定するモード制御回路とを具備し、
前記動作モードは、バースト長さモード、ＤＬＬリセットモード、ＣＡＳ長さモード及びバースト型モードのうちの少なくともいずれか１つであることを特徴とするメモリシステム。
【請求項２６】
前記少なくとも１ビットを入力するモードレジスタセット発生器をさらに具備することを特徴とする請求項２５に記載のメモリシステム。
【請求項２７】
前記少なくとも１ビットが前記行または列を選択するのに使用された前記マルチビットアドレス信号で使用されないビットであることを特徴とする請求項２５に記載のメモリシステム。
【請求項２８】
前記マルチビットアドレス信号をデコードして前記少なくとも１ビットを得るデコーダをさらに具備することを特徴とする請求項２５に記載のメモリシステム。
【請求項２９】
前記メモリコントローラと前記メモリ装置との間に連結され、前記バースト長さモードに従ってデータのバースト動作を実行する複数のデータラインをさらに具備することを特徴とする請求項２５に記載のメモリシステム。
【請求項３０】
モード設定命令、行活性化命令、読み出し命令及び書き込み命令のうちの１つと、マルチアドレス信号とを出力するメモリコントローラと、前記メモリコントローラから前記マルチビットアドレス信号を入力するメモリ装置とを具備するメモリシステムにおいて、
前記メモリ装置が、
メモリセルアレイと、
前記行活性化命令に応答してｎビットのマルチビットアドレス信号に従って前記メモリセルアレイの行を選択する行デコーダと、
前記読み出し及び書き込み命令に応答してｍビット(ｎ＞ｍ、ｎ−ｍ＝ａ≧１)のマルチビットアドレス信号に従って前記メモリセルアレイの列を選択する列デコーダと、
前記読み出し及び書き込み命令のうちの少なくとも１つを実行する間、前記列デコーダによって列を各々選択するのに使用されたマルチビットアドレス信号のａビットのうちの少なくとも１ビットに応答して前記メモリ装置の動作モードを設定するモード制御回路とを具備し、
前記動作モードが、バースト長さモード、ＤＬＬリセットモード、テストモード、ＣＡＳレイテンシモード、およびバースト型モードのうちの少なくとも１つであることを特徴とするメモリシステム。
【請求項３１】
前記少なくとも１つのビットを入力するモードレジスタセット発生器をさらに具備することを特徴とする請求項３０に記載のメモリシステム。
【請求項３２】
前記ａビットの少なくとも１ビットが前記行または列を選択するのに使用された前記マルチビットアドレス信号で使用されないビットを含むことを特徴とする請求項３０に記載のメモリシステム。
【請求項３３】
前記マルチビットアドレス信号をデコードして前記少なくとも１ビットを得るデコーダをさらに具備することを特徴とする請求項３０に記載のメモリシステム。
【請求項３４】
前記メモリコントローラと前記メモリ装置との間に連結され、前記バースト長さモードに従ってデータのバースト動作を実行する複数のデータラインをさらに具備することを特徴とする請求項３０に記載のメモリシステム。
【請求項３５】
モード設定命令、行活性化命令、読み出し命令及び書き込み命令のうちの一つと、マルチアドレス信号とを出力するメモリコントローラと、前記メモリコントローラから前記マルチビットアドレス信号、前記モードセッティング命令、前記行活性化命令、前記読み出し命令及び前記書き込み命令を入力するメモリ装置とを具備するメモリシステムにおいて、
前記メモリ装置が、
メモリセルアレイと、
前記モード設定命令に応答して第１モード選択信号を出力する第１モード発生回路と、
前記行活性化命令に応答してｎビットのマルチビットアドレス信号に従って前記メモリセルアレイの行を選択する行デコーダと、
前記読み出し及び書き込み命令に応答してｍビット(ｎ＞ｍ、ｎ−ｍ＝ａ≧１)のマルチビットアドレス信号に従って前記メモリセルアレイの列を選択する列デコーダと、
前記読み出し及び書き込み命令のうちの少なくとも１つを実行する間、前記列デコーダによって列を各々選択するのに使用されないマルチビットアドレス信号のａビットのうちの少なくとも１ビットに応答して第２モード選択信号を出力する第２モード発生回路と、
前記第１及び第２モード選択信号のうちの１つに応答して前記メモリ装置の動作モードを設定するモード制御回路とを具備することを特徴とするメモリシステム。
【請求項３６】
前記動作モードがバースト長さモードであることを特徴とする請求項３５に記載のメモリシステム。
【請求項３７】
前記動作モードが、バースト長さモード、ＤＬＬリセットモード、テストモード、ＣＡＳレイテンシモード、およびバースト型モードのうちの少なくとも１つであることを特徴とする請求項３５に記載のメモリシステム。
【請求項３８】
前記少なくとも１ビットが前記行または列を選択するのに使用された前記マルチビットアドレス信号で使用されないビットであることを特徴とする請求項３５に記載のメモリシステム。
【請求項３９】
前記マルチビットアドレス信号をデコードして前記少なくとも１ビットを得るデコーダをさらに具備することを特徴とする請求項３８に記載のメモリシステム。
【請求項４０】
前記モード制御回路が少なくとも１つの制御信号に応答して前記第１及び第２モード選択信号をスイッチングするマルチプレクサを具備することを特徴とする請求項３５に記載のメモリシステム。
【請求項４１】
複数の入力信号から命令をデコードする命令デコーダをさらに具備し、前記少なくとも１つの制御信号が前記命令デコーダからデコードされた少なくとも１つの命令を含むことを特徴とする請求項４０に記載のメモリシステム。
【請求項４２】
前記少なくとも１つの制御信号が、デコードされた読み出し命令、デコードされた書き込み命令、及びデコードされたＭＲＳ命令のうちの少なくとも１つを含むことを特徴とする請求項４１に記載のメモリシステム。
【請求項４３】
前記メモリコントローラと前記メモリ装置との間に連結され、前記バースト長さモードに従ってデータのバースト動作を実行する複数のデータラインをさらに具備することを特徴とする請求項３５に記載のメモリシステム。
【請求項４４】
メモリアレイを有するメモリ装置の動作モードを設定する方法において、
マルチビットアドレス信号を受信する段階と、
前記マルチビットアドレス信号をデコードして前記メモリアレイの行または列を選択する段階と、
前記行または列を選択するのに使用された前記マルチビットアドレス信号の少なくとも１ビットを使用して前記メモリ装置の動作モードを設定する段階とを具備し、
前記動作モードが、バースト長さモード、ＤＬＬリセットモード、テストモード、ＣＡＳレイテンシモード、およびバースト型モードのうちの少なくとも１つであることを特徴とする方法。
【請求項４５】
前記動作モードがバースト長さモードであることを特徴とする請求項４４に記載の方法。
【請求項４６】
前記少なくとも１ビットが前記行または列を選択するのに使用された前記マルチビットアドレス信号で使用されないビットであることを特徴とする請求項４４に記載の方法。
【請求項４７】
メモリアレイを有するメモリ装置の動作モードを設定する方法において、
読み出し命令及び書き込み命令のうちの１つとｎビットのマルチビットアドレス信号とを受信する段階と、
前記読み出し及び書き込み命令のうちの１つに応答して前記マルチビットアドレス信号のｍビット(ｎ＞ｍ、ｎ−ｍ＝ａ≧１)に従って前記メモリアレイの列を選択する段階と、
前記列を選択するのに使用された前記マルチビットアドレス信号のａビットのうちの少なくとも一ビットを使用して前記メモリ装置の動作モードを設定する段階とを具備し、
前記動作モードが、バースト長さモード、ＤＬＬリセットモード、テストモード、ＣＡＳレイテンシモード、およびバースト型モードのうちの少なくとも１つであることを特徴とする方法。
【請求項４８】
前記動作モードがバースト長さモードであることを特徴とする請求項４７に記載の方法。
【請求項４９】
前記少なくとも１ビットが前記行または列を選択するのに使用された前記マルチビットアドレス信号で使用されないビットであることを特徴とする請求項４７に記載の方法。
【請求項５０】
メモリアレイを有するメモリ装置の動作モードを設定する方法において、
モード設定命令を受信する段階と、
前記モード設定命令に応答して第１モード選択信号を発生する段階と、
マルチビットアドレス信号を受信する段階と、
前記マルチビットアドレス信号をデコードして行活性化命令に従って前記メモリアレイの行を選択する段階と、
前記マルチビットアドレス信号をデコードして読み出し命令及び書き込み命令のうちの１つに従って前記メモリアレイの列を選択する段階と、
前記マルチビットアドレス信号のうちの前記行または列を選択するのに使用された少なくとも１ビットに従って第２モード設定信号を発生する段階と、
前記第１及び第２モード選択信号のうちの１つに従って前記メモリ装置の動作モードを設定する段階とを具備することを特徴とする方法。
【請求項５１】
前記動作モードがバースト長さモードであることを特徴とする請求項５０に記載の方法。
【請求項５２】
前記動作モードが、バースト長さモード、ＤＬＬリセットモード、テストモード、ＣＡＳレイテンシモード、およびバースト型モードのうちの少なくとも１つであることを特徴とする請求項５０に記載の方法。
【請求項５３】
前記少なくとも１ビットが前記行または列を選択するのに使用された前記マルチビットアドレス信号で使用されないビットであることを特徴とする請求項５０に記載の方法。
【請求項５４】
前記第１及び第２モード選択信号のうちの１つに従って前記メモリ装置の動作モードを設定する段階が、少なくとも１つの制御信号に応答して前記第１及び第２モード選択信号をスイッチングする段階を具備することを特徴とする請求項５０に記載の方法。
【請求項５５】
複数の入力信号から命令を複号する段階をさらに具備し、前記少なくとも１つの制御信号が前記列デコーダによってデコードされた少なくとも１つの命令を含むことを特徴とする請求項５４に記載の方法。
【請求項５６】
前記少なくとも１つの制御信号が、デコードされた読み出し及び書き込み命令のうちの１つとデコードされたＭＲＳ命令のうちの少なくとも１つを含むことを特徴とする請求項５５に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はメモリシステムに関するものであって、特に、マルチビットアドレス信号を利用して動作モードを設定するメモリシステム及び方法に関するものである。
【背景技術】
【０００２】
メモリシステムは通常にデータストロボ（ｄａｔａ ｓｔｒｏｂｅ)モード、別個のデータバースト（ｄａｔａ ｂｕｒｓｔ)、別個のＣＡＳレイテンシ(ＣＡＳ ｌａｔｅｎｃｙ)のようにいろいろの互いに異なる動作モードを有する。したがって、メモリシステムは多様な動作モードを設定するためのモードレジスタセットＭＲＳを含んでいる。
【０００３】
図１はメモリ装置３０とメモリ制御器２０とを有する一般のメモリシステム１０に関する図面である。通常に、命令及びアドレス情報はメモリ制御器２０からメモリ装置３０に供給され、データは命令及びアドレス情報に応答してそれらの間で交換される。
【０００４】
図２はメモリ装置３０のデータ処理ブロックを示す。図示したように、メモリ装置３０は入出力バッファ（ｉｎｐｕｔ／ｏｕｔｐｕｔ ｂｕｆｆｅｒ)４０及び５０、モードレジスタセットＭＲＳ発生器６０、命令デコーダ７０、行アドレスバッファ８０、列アドレスバッファ９０、内部列アドレス発生器１００、行デコーダ１１０、列デコーダ１２０、バースト長さカウンタ１３０、メモリセルアレイ１４０、感知増幅器１５０、およびデータ入出力バッファ１６０を含む。 以下、このような処理ブロックの動作を詳細に説明する。
【０００５】
図３はＭＲＳテーブルの内容とアドレス信号ＭＡ［１：ｎ］との間の関係を示す。メモリ制御器２０から供給されるアドレス信号ＭＡはＤＬＬリセット、テストモードＴＭ、ＣＡＳレイテンシＣＬ、バーストＢＴ型、およびバースト長さＢＬのような多様な動作モードを設定するのに使用される。
【０００６】
図４はメモリ装置３０とバースト長さモードに通信するメモリ制御器２０によって実行されるＭＲＳ命令処理過程を示す。パワーアップ(ｐｏｗｅｒ−ｕｐ)の間、メモリ制御器２０はＭＲＳ命令１７０をメモリ装置３０に印加する。図示しないが、ＣＳ＿ＢＡＲ、ＲＡＳ＿ＢＡＲ、ＣＡＳ＿ＢＡＲ及び ＷＥ＿ＢＡＲに表示された命令信号に対応する論理組み合わせ値を設定することによってなされる。 一方、モードアドレス信号のビットＭＡ［０：ｍ］及びＭＡ［ｍ＋１：ｎ］はＭＲＳ命令処理過程でアドレスラインＡＤＤＲ［０：ｍ］及びＡＤＤＲ［ｍ＋１：ｎ］を通じて各々伝送され、図３に示したメモリ装置３０の多様な動作モードパラメータを提供する。図３及び４の事例では、ＭＲＳ命令１７０がパワーアップの間導入され、バースト長さが４で設定された時に、アドレスビットＡ２、Ａ１及びＡ０が各々０、１及び０である。以後、正常動作の間、他のＭＲＳ命令が導入され、アドレスビットＡ２、Ａ１及びＡ０が各々０、０及び１になれば、バースト長さは２に変わる。
【０００７】
図２に示した機能ブロックの一般的な動作をバースト長さの設定と係わって以下説明する。命令デコーダ７０は命令信号ＣＳ＿ＢＡＲ、ＲＡＳ＿ＢＡＲ、ＣＡＳ＿ＢＡＲ及びＷＥ＿ＢＡＲに対応する論理組み合わせ値からＭＲＳ命令を複号する。ＭＲＳ命令の感知に応答して、命令デコーダ７０はＭＲＳ信号またはフラッグを設定してＭＲＳ発生器６０がアドレス信号線ＡＤＤＲ［０：ｍ］及びＡＤＤＲ［ｍ＋１：ｎ］を通じてモードアドレス信号を受信するようにする。これによって、対応する動作モードパラメータはメモリ装置３０のＭＲＳテーブルに貯蔵される。このＭＲテーブルはＭＲＳ発生器６０に配置されている。
【０００８】
そのような動作モードパラメータのうちの一つがバースト長さＢＬである。“バースト長さ"はデータバーストモードで実行される動作(例えば、データ読み出し及び書き込み)の連続した回数を指定する。例えば、ＢＬが４であれば、たとえ一つのメモリアドレスがメモリ制御器２０からメモリ装置３０に提供されてもデータ読み出し命令に応答して連続して４回のデータ読み出し動作が実行される。
【０００９】
メモリ制御器２０がメモリセルアレイ１４０にデータを書き込むか、読み出す場合には、対応するメモリアクセス命令(ＲＥＡＤまたはＷＲＩＴＥ)が行及び列アドレスとともにメモリ装置３０に伝送される。メモリ制御器２０は命令デコーダ７０によって順次に複号された命令信号ＣＳ＿ＢＡＲ、ＲＡＳ＿ＢＡＲ、ＣＡＳ＿ＢＡＲ及びＷＥ＿ＢＡＲに対応する論理組み合わせ値を設定することによって読み出し及び書き込み命令を指定する。アドレス信号線ＡＤＤＲ［０：ｎ］を通じてメモリ装置３０に受信された行及び列アドレスは入力バッファ４０及び５０を通じて行及び列アドレスバッファ８０および９０に各々供給される。行アドレスバッファ８０は行アドレスＲＡを発生する。
【００１０】
一方、ＭＲＳ発生器６０はバースト長さ選択信号ＭＲＳ＿ＢＬｉをバースト長さカウンタ１３０に提供する。バースト長さ選択信号ＭＲＳ＿ＢＬｉはメモリ制御器２０からメモリ装置３０に伝送されるバースト長さＢＬに対応して発生され、図４に示して上述したようにＭＲＳレジスタに貯蔵される。バースト長さカウンタ１３０はバースト長さ選択信号ＭＲＳ＿ＢＬｉを使用して所望のバースト期間(例えば、ＢＬ＝４)をカウントし、特定バースト期間の末期でフラッグ信号としてバースト終結信号ＢＳを発生する。バースト長さカウンタ１３０は内部列アドレス発生器１００にバースト終結信号ＢＳを提供する。内部列アドレス発生器１００はまた列アドレスＣＡを受信する。バースト終結信号ＢＳが活性化されている間、内部列アドレス発生器１００は内部列アドレス信号ＰＣＡ［０：ｍ］を発生する。内部列アドレス発生器１００は内部列アドレス信号ＰＣＡ［０：ｍ］を列アドレスバッファ９０に提供して列アドレスＣＡを発生するのに使用される。
【００１１】
行デコーダ１１０は行アドレスＲＡを受信し、デコードされた行アドレスを発生してメモリセルアレイ１４０の該当するワード線ＷＬを活性化させる。同様に、列デコーダ１２０はバースト長さに対応して一連の列アドレス信号ＣＡを受信し、デコードされた列アドレスドルを発生してメモリセルアレイ１４０の該当する列線(ｃｏｌｕｍｎ ｌｉｎｅｓ)を活性化させる。データはメモリセルアレイからデータ入出力バッファ感知増幅器１５０を通じて提供される。
【００１２】
図５はバースト長さ(例えば、ＢＬ＝４)に対応して一連の列選択線ＣＳＬと行デコーダからのワード線ＷＬを通じてメモリセルアレイ１４０でデータが選定される過程を示す。
【００１３】
一方、メモリシステム１０のメモリ装置３０ではパワーアップ初期設定が完了した後、動作モードを変更しなければならない場合がある。例えば、バースト長さＢＬを４から２に変更しなければならない場合には、メモリ制御器が他のＭＲＳ命令を提起してＭＲＳテーブルに貯蔵された動作モードパラメータのうち新しいセットを提供することが必要である。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかし、ＭＲＳ命令の繰り返しは非効率的であり、メモリシステム１０の動作速度を低下させる。
【００１５】
したがって、本発明は新しいＭＲＳ命令を発行すること無しに、メモリ装置の動作モードを選択あるいは変更することができるメモリシステム及び方法を提供しようとする。
【課題を解決するための手段】
【００１６】
本発明のメモリ装置は、メモリセルアレイと、マルチビットアドレス信号に従って前記メモリセルアレイの行を選択する行デコーダと、前記マルチビットアドレス信号に従って前記メモリセルアレイの列を選択する列デコーダと、前記行及び列の選択に使用された前記マルチビットアドレス信号の少なくとも１ビットを入力し、前記少なくとも１ビットに従って、前記メモリ装置の動作モードを設定するモード制御回路とを具備し、前記動作モードは、バースト長さモード、ＤＬＬリセットモード、ＣＡＳレイテンシモード及びバースト型モードのうちの少なくともいずれか１つであることを特徴とする。
【００１７】
また、本発明のメモリ装置は、メモリセルアレイと、行活性化信号に応答して大きいｍビット(ｎ＞ｍ、ｎ−ｍ＝ａ≧１)のマルチビットアドレス信号に従って前記メモリセルアレイの行を選択する行デコーダと、読み出し及び書き込み命令に応答してｎビットのマルチビットアドレス信号に従って前記メモリセルアレイの列を選択する列デコーダと、前記読み出し及び書き込み命令のうちの少なくとも１つを実行する間、前記列デコーダによって前記列を選択するのに使用されないマルチビットアドレス信号のａビットのうちの少なくとも１つに応答して、前記メモリ装置の動作モードを決めるモード制御回路とを具備することを特徴とする。
【００１８】
また、本発明のメモリ装置は、メモリセルアレイと、モード設定命令に応答して第１モード選択信号を出力する第１モード発生回路と、マルチビットアドレス信号に従って前記メモリセルアレイの行を選択する行デコーダと、前記マルチビットアドレス信号に従って前記メモリセルアレイの列を選択する列デコーダと、前記行デコーダまたは列デコーダによって前記行または列を各々選択するのに使用されたマルチビットアドレス信号から受信された少なくとも１ビットに応答して第２モード選択信号を出力する第２モード発生回路と、前記第１及び第２モード選択信号のうちの１つに応答して前記メモリ装置の動作モードを設定するモード制御回路とを具備することを特徴とする。
【００１９】
また、本発明のメモリ装置は、メモリセルアレイと、モード設定命令に応答して第１モード選択信号を出力する第１モード発生回路と、行活性化命令に応答してｎビットのマルチビットアドレス信号に従って前記メモリセルアレイの行を選択する行デコーダと、読み出し命令及び書き込み命令に応答してｍビット(ｎ＞ｍ、ｎ−ｍ＝ａ≧１)のマルチビットアドレス信号に従って前記メモリセルアレイの列を選択する列デコーダと、前記読み出し及び書き込み命令のうちの少なくとも１つを実行する間、前記列デコーダによって列を各々選択するのに使用されたマルチビットアドレス信号のａビットうちの少なくとも１ビットに応答して第２モード選択信号を出力する第２モード発生回路と、前記第１及び第２モード選択信号のうちの１つに応答して前記メモリ装置の動作モードを設定するモード制御回路とを具備することを特徴とする。
【００２０】
また、本発明のメモリシステムは、マルチアドレス信号を出力するメモリコントローラと、前記メモリコントローラから前記マルチビットアドレスを入力するメモリ装置とを具備するメモリシステムにおいて、前記メモリ装置が、メモリセルアレイと、マルチビットアドレス信号に従って前記メモリセルアレイの行を選択する行デコーダと、前記マルチビットアドレス信号に従って前記メモリセルアレイの列を選択する列デコーダと、前記行及び列の選択に使用された前記マルチビットアドレス信号の少なくとも１ビットを入力し、前記少なくとも１ビットに従って前記メモリ装置の動作モードを設定するモード制御回路とを具備し、前記動作モードは、バースト長さモード、ＤＬＬリセットモード、ＣＡＳ長さモード及びバースト型モードのうちの少なくともいずれか１つであることを特徴とする。
【００２１】
また、本発明のメモリシステムは、モード設定命令、行活性化命令、読み出し命令及び書き込み命令のうちの１つと、マルチアドレス信号とを出力するメモリコントローラと、前記メモリコントローラから前記マルチビットアドレス信号を入力するメモリ装置とを具備するメモリシステムにおいて、前記メモリ装置が、メモリセルアレイと、前記行活性化命令に応答してｎビットのマルチビットアドレス信号に従って前記メモリセルアレイの行を選択する行デコーダと、前記読み出し及び書き込み命令に応答してｍビット(ｎ＞ｍ、ｎ−ｍ＝ａ≧１)のマルチビットアドレス信号に従って前記メモリセルアレイの列を選択する列デコーダと、前記読み出し及び書き込み命令のうちの少なくとも１つを実行する間、前記列デコーダによって列を各々選択するのに使用されたマルチビットアドレス信号のａビットのうちの少なくとも１ビットに応答して前記メモリ装置の動作モードを設定するモード制御回路とを具備し、前記動作モードが、バースト長さモード、ＤＬＬリセットモード、テストモード、ＣＡＳレイテンシモード、およびバースト型モードのうちの少なくとも１つであることを特徴とする。
【００２２】
また、本発明のメモリシステムは、モード設定命令、行活性化命令、読み出し命令及び書き込み命令のうちの一つと、マルチアドレス信号とを出力するメモリコントローラと、前記メモリコントローラから前記マルチビットアドレス信号、前記モードセッティング命令、前記行活性化命令、前記読み出し命令及び前記書き込み命令を入力するメモリ装置とを具備するメモリシステムにおいて、前記メモリ装置が、メモリセルアレイと、前記モード設定命令に応答して第１モード選択信号を出力する第１モード発生回路と、前記行活性化命令に応答してｎビットのマルチビットアドレス信号に従って前記メモリセルアレイの行を選択する行デコーダと、前記読み出し及び書き込み命令に応答してｍビット(ｎ＞ｍ、ｎ−ｍ＝ａ≧１)のマルチビットアドレス信号に従って前記メモリセルアレイの列を選択する列デコーダと、前記読み出し及び書き込み命令のうちの少なくとも１つを実行する間、前記列デコーダによって列を各々選択するのに使用されないマルチビットアドレス信号のａビットのうちの少なくとも１ビットに応答して第２モード選択信号を出力する第２モード発生回路と、前記第１及び第２モード選択信号のうちの１つに応答して前記メモリ装置の動作モードを設定するモード制御回路とを具備することを特徴とする。
【００２３】
また、本発明の方法は、メモリアレイを有するメモリ装置の動作モードを設定する方法において、マルチビットアドレス信号を受信する段階と、前記マルチビットアドレス信号をデコードして前記メモリアレイの行または列を選択する段階と、前記行または列を選択するのに使用された前記マルチビットアドレス信号の少なくとも１ビットを使用して前記メモリ装置の動作モードを設定する段階とを具備し、前記動作モードが、バースト長さモード、ＤＬＬリセットモード、テストモード、ＣＡＳレイテンシモード、およびバースト型モードのうちの少なくとも１つであることを特徴とする。
【００２４】
また、本発明の方法は、メモリアレイを有するメモリ装置の動作モードを設定する方法において、読み出し命令及び書き込み命令のうちの１つとｎビットのマルチビットアドレス信号とを受信する段階と、前記読み出し及び書き込み命令のうちの１つに応答して前記マルチビットアドレス信号のｍビット(ｎ＞ｍ、ｎ−ｍ＝ａ≧１)に従って前記メモリアレイの列を選択する段階と、前記列を選択するのに使用された前記マルチビットアドレス信号のａビットのうちの少なくとも一ビットを使用して前記メモリ装置の動作モードを設定する段階とを具備し、前記動作モードが、バースト長さモード、ＤＬＬリセットモード、テストモード、ＣＡＳレイテンシモード、およびバースト型モードのうちの少なくとも１つであることを特徴とする。
【００２５】
また、本発明の方法は、メモリアレイを有するメモリ装置の動作モードを設定する方法において、モード設定命令を受信する段階と、前記モード設定命令に応答して第１モード選択信号を発生する段階と、マルチビットアドレス信号を受信する段階と、前記マルチビットアドレス信号をデコードして行活性化命令に従って前記メモリアレイの行を選択する段階と、前記マルチビットアドレス信号をデコードして読み出し命令及び書き込み命令のうちの１つに従って前記メモリアレイの列を選択する段階と、前記マルチビットアドレス信号のうちの前記行または列を選択するのに使用された少なくとも１ビットに従って第２モード設定信号を発生する段階と、前記第１及び第２モード選択信号のうちの１つに従って前記メモリ装置の動作モードを設定する段階とを具備することを特徴とする。
【発明の効果】
【００２６】
本発明は新しいＭＲＳ命令を発行すること無しに動作モードを選択できるので、効率的にメモリ装置の動作モードを設定することができる利点がある。また、動作モードを変更する度に実行していた新しいＭＲＳ命令処理過程を省略することができるので、メモリ装置の動作速度の向上に寄与することができる。
【発明を実施するための最良の形態】
【００２７】
以下、本発明の最善を示す一つの例として後述の実施形態を説明するが、本発明は単純にそれに限定されない。
【００２８】
図６は本発明によるメモリシステム２１０の一例を示すブロック図である。メモリシステム２１０はメモリ制御器２２０とメモリ装置２２５とを含む。メモリ制御器は読み出し及び書き込み命令（ＲＥＡＤおよびＷＲＩＴＥ）とともに伝送されるマルチビットアドレス信号を利用して動作モードパラメータを発生して提供するモードパラメータ発生装置２２５を含む。一方、メモリ装置２３０はデータ読み出しまたは書き込み動作の間にアドレス線を通じて受信された動作モードパラメータに従ってメモリ装置２３０の動作モードを設定するモードセット発生器２３５を含む。
【００２９】
図７はメモリ装置２３０の一例を示すデータ処理ブロック図である。メモリ装置２３０は入出力バッファ（ｉｎｐｕｔ／ｏｕｔｐｕｔ  ｂｕｆｆｅｒｓ）４０および５５、モードレジスタセットＭＲＳ発生器６０、命令デコーダ７０、行アドレスバッファ８０、列アドレスバッファ９０、内部列アドレス発生器１００、行デコーダ１１０、列デコーダ１２０、バースト長さカウンタ１３０、メモリセルアレイ１４０、感知増幅器１５０、データ入出力バッファ１６０、ＭＲＳデコーダ２４０、およびマルチプレクサ（ｍｕｌｔｉｐｌｅｘｅｒ；ＭＵＸ）２５０を含む。ここで、図６のモードセット発生器２３５は、ＭＲＳ発生器６０、ＭＲＳデコーダ２４０、およびマルチプレクサ２５０を含む。
【００３０】
パワーアップ（ｐｏｗｅｒ−ｕｐ）の間、メモリ制御器２２０はＭＲＳ命令をメモリ装置２３０に印加して、図３および図４と関連して上述のように、ＭＲＳ命令を実行する間、アドレス線ＡＤＤＲ［０：ｍ］およびＡＤＤＲ［ｍ＝１：ｎ］を利用してメモリ装置の一つ、またはその以上の動作モードを設定する。動作モードの選択はメモリ装置２３０のＭＲＳテーブル（ＭＲレジスタとも言う）に貯蔵される。ＭＲＳテーブルは、図６のモードセット発生器２３５、すなわちＭＲＳ発生器６０、ＭＲＳデコーダ２４０、およびマルチプレクサ２５０に配置されている。
【００３１】
一方、メモリシステム２１０のメモリ装置２３０では、パワーアップの間初期設定が完了した後に、動作モードを変更すべきである場合がある。例えば、バースト長さＢＬを４から２に変更すべきである場合である。
【００３２】
この場合、メモリシステム２１０では、メモリ装置２３０のＭＲＳテーブルに貯蔵されたデータによって選択された一つ、またはその以上の動作モードが追加的なＭＲＳ命令を生成させなくても選択されるか、変更されることができる。すなわち、メモリ装置２３０の動作モードはメモリ制御器２２０から受信された列アクセス命令（ｃｏｌｕｍｎ  ａｃｃｅｓｓ  ｃｏｍｍａｎｄ）を利用して選択されるか、変更されることができる。望ましくは、前記一つ、またはその以上の動作モードはバースト長さモード、ＤＬＬリセットモード、テストモード、ＣＡＳレイテンシモード、およびバースト型モードのうちの一つ、またはその以上になることができる。
【００３３】
図８はデータ読み出しの間、メモリ装置２３０に動作モードパラメータを提供する方法を示す。図８では、設定された動作モードをハースト長さモードにしているが、前記ＭＲＳテーブルに貯蔵されたＤＬＬリセットモード、テストモード、ＣＡＳレイテンシモード、またはバースト型モードであることもできることを理解しなければならない。
【００３４】
図８に示したように、パワーアップの間、アドレス線ＡＤＤＲ［０：ｍ］およびＡＤＤＲ［ｍ＋１：ｎ］を通じて各々提供されたモードアドレス信号ＭＡ［０：ｍ］１８０およびＭＡ［ｍ＋１：ｎ］１９０を参照してＭＲＳ命令１７０によってメモリ装置２３０の初期バースト長さモード２００でＢＬ＝４に選択される。
【００３５】
続いて、データ読み出しの間、メモリ装置２３０はアドレス線ＡＤＤＲ［０：ｎ］を通じて提供された行アドレス信号ＲＡ［０：ｍ］２８０よびＲＡ［ｍ＋１：ｎ］とともに行活性化命令（ＲＯＷ  ＡＣＴＩＶＥ）２７０をまず受信する。行活性化命令２７０は命令信号ＣＳ＿ＢＡＲ、ＲＡＳ＿ＢＡＲ、ＣＡＳ＿ＢＡＲおよびＷＥ＿ＢＡＲに対応する論理組み合わせ値から指定され、そのような論理組み合わせ値は命令デコーダ７０によってデコードされる。行アドレスバッファ８０は行アドレス信号ＲＡ［０：ｍ］２８０およびＲＡ［ｍ＋１：ｎ］２９０を使用して以後に行デコーダ１１０によってワード線ＷＬを選択するようにデコードされる行アドレスＲＡを発生する。
【００３６】
次に、メモリ装置２３０はアドレス線ＡＤＤＲ［０：ｍ］を通じて提供される列アドレスＣＡ［０：ｍ］３１０とともに読み出し命令３００を受信する。読み出し命令３００は命令信号ＣＳ＿ＢＡＲ、ＲＡＳ＿ＢＡＲ、ＣＡＳ＿ＢＡＲおよびＷＥ＿ＢＡＲに対応する論理組み合わせ値から指定され、そのような論理組み合わせ値は命令デコーダ７０によってデコードされる。
【００３７】
これによって、すべてのアドレス線ＡＤＤＲ［０：ｍ］に対してリフレッシュ（ｒｅｆｒｅｓｈ）または活性化動作が要求されても、列アクセス（ｃｏｌｕｍｎ  ａｃｃｅｓｓ）動作（例えば、データ読み出し動作）のうちに前記すべてのアドレス線を使用しなくても良い。すなわち、ただしアドレス線ＡＤＤＲ［０：ｍ］（ｍ＜ｎ）のみが列アクセス動作のうちにメモリセルアレイ１４０に対するアドレス指定に使用されるだけである。したがって、一つまたはその以上のアドレス線ＡＤＤＲ［ｍ＋１：ｎ］は列アクセス動作の間メモリセルアレイのアドレス指定に使用されない。
【００３８】
その代わりに、列アクセス動作の間メモリセルアレイのアドレス指定に使用されないアドレス線ＡＤＤＲ［ｍ＋１：ｎ］はメモリ装置２３０で一つ、またはその以上の動作モードを選択するためのモードアドレス信号ＭＡ［ｍ＋１：ｎ］３３０の一つまたはその以上のビットを提供するのに使用される。モードアドレス信号ＭＡ［ｍ＋１：ｎ］３３０に応答して、メモリ装置２３０はバースト長さモード３４０をＢＬ＝２に設定する。
【００３９】
図９は一番目のデータ書き込み動作の間、書き込み命令に応答してアドレスラインＡＤＤＲ［ｍ＋１：ｎ］を通じてデータバーストモードがＢＬ＝４に設定された後に、二番目のデータ書き込み動作でＢＬ＝２に転換される過程を示す。
【００４０】
図１０はデータ書き込み動作の間、メモリ装置２３０に動作モードパラメータを提供する方法を示す。図１０では、設定された動作モードをバースト長さモードにしているが、前記ＭＲＳテーブルに貯蔵されたＤＬＬリセットモード、テストモード、ＣＡＳレイテンシモード、またはバースト型モードであることもできることを理解すべきである。
【００４１】
図１０に示したように、パワーアップの間、アドレス線ＡＤＤＲ［０：ｍ］およびＡＤＤＲ［ｍ＋１：ｎ］を通じて各々提供されたモードアドレス信号ＭＡ［０：ｍ］１８０およびＭＡ［ｍ＋１：ｎ］１９０を参照してＭＲＳ命令１７０によりメモリ装置２３０の初期バースト長さモード２００でＢＬ＝４に選択される。
【００４２】
続いて、データ書き込み動作の間、メモリ装置２３０はアドレス線ＡＤＤＲ［０：ｎ］を通じて提供された行アドレス信号ＲＡ［０：ｍ］２８０およびＲＡ［ｍ＋１：ｎ］とともに行活性化命令（ＲＯＷ  ＡＣＴＩＶＥ）２７０をまず受信する。行活性化命令２７０は命令信号ＣＳ＿ＢＡＲ、ＲＡＳ＿ＢＡＲ、ＣＡＳ＿ＢＡＲおよびＷＥ＿ＢＡＲに対応する論理組み合わせ値から指定され、そのような論理組み合わせ値は命令デコーダ７０によって複号される。行アドレスバッファ８０は行アドレス信号ＲＡ［０：ｍ］２８０およびＲＡ［ｍ＋１：ｎ］２９０を使用して以後に行デコーダ１１０によってワード線ＷＬを選択するようにデコードされる行アドレスＲＡを発生する。
【００４３】
次に、メモリ装置２３０はアドレス線ＡＤＤＲ［０：ｍ］を通じて提供される列アドレスＣＡ［０：ｍ］３１０とともに書き込み命令４００を受信する。書き込み命令４００は命令信号ＣＳ＿ＢＡＲ、ＲＡＳ＿ＢＡＲ、ＣＡＳ＿ＢＡＲ、ＣＡＳ＿ＢＡＲおよびＷＥ＿ＢＡＲに対応する論理組み合わせ値から指定され、そのような論理組み合わせ値は命令デコーダ７０によってデコードされる。一方、アドレス線ＡＤＤＲ［ｍ＋１：ｎ］はメモリ装置２３０で一つまたはその以上の動作モードを選択するためのモードアドレス信号ＭＡ［ｍ＋１：ｎ］４３０の一つまたはその以上のビットを提供するのに使用される。
【００４４】
図１１は一番目のデータ読み出し動作の間、読み出し命令に応答してアドレスラインＡＤＤＲ［ｍ＋１：ｎ］を通じてデータバーストモードがＢＬ＝４に設定された後に、二番目のデータ読み出し動作でＢＬ＝２に転換される過程を示す。
【００４５】
図７はメモリ装置２３０のデータ読み出しまたは書き込み動作のためにバースト長さモードを選択する様態をまた示す。
【００４６】
ＭＲＳ発生器６０は、図８に示したパワーアップ過程のようなＭＲＳ命令処理過程で、メモリ装置２３０に提供されてＭＲＳレジスタに貯蔵されたバースト長さモードの情報（例えば、ＢＬ＝４）を指定する一番目のバースト長さ選択信号ＭＲＳ＿ＢＬｉを発生する。ＭＲＳ発生器６０は前記一番目のバースト長さ選択信号ＭＲＳ＿ＢＬｉをマルチプレクサＭＵＸ２５０に提供する。
【００４７】
一方、データ読み出しまたは書き込み動作の間にアドレス線ＡＤＤＲ［ｍ＋１：ｎ］を通じて受信されたモードアドレス信号ＭＡ［ｍ＋１：ｎ］はＭＲＳデコーダ２４０に提供される。ＭＲＳデコーダ２４０はモードアドレス信号ＭＡ［ｍ＋１：ｎ］を複号して二番目のバースト長さ選択信号ＤＭＡ＿ＢＬｉを発生する。ＭＲＳデコーダ２４０は前記二番目のバースト長さ選択信号ＤＭＡ＿ＢＬｉをマルチプレクサＭＵＸ２５０に提供する。図８および図１０でモードアドレス信号ＭＡ［ｍ＋１：ｎ］はバースト長さモードＢＬ＝２を示す。
【００４８】
ＭＵＸ２５０はメモリ装置２３０によって実行される現在の命令に応答して、バースト長さ信号ＢＬｉとしての一番目のバースト長さ選択信号ＭＲＳ＿ＢＬｉまたは二番目のバースト長さ選択信号ＤＭＡ＿ＢＬｉを出力する。すなわち、読み出しまたは書き込み命令（命令デコーダ７０からのＲＥＡＤ又はＷＲＩＴＥ信号の出力）に応答して、ＭＵＸ２５０はＭＲＳデコーダ２４０から提供された二番目のバースト長さ選択信号ＤＭＡ＿ＢＬｉをバースト長さ信号ＢＬｉに出力する。一方、ＭＲＳ命令（命令デコーダ７０からのＭＲＳ信号、あるいはＲＥＡＤ又はＷＲＩＴＥ信号が無い場合）に応答して、ＭＵＸ２５０はＭＲＳ発生器６０から提供された一番目のバースト長さ選択信号ＭＲＳ＿ＢＬｉをバースト長さ信号ＢＬｉに出力する。
【００４９】
上述のように、バースト長さカウンタ１３０はバースト長さ選択信号ＭＲＳ＿ＢＬｉを使用して願うバースト期間（例えば、ＢＬ＝４）をカウントし、特定バースト期間の末期でフラッグ信号としてバースト終結信号ＢＳを提供する。内部列アドレス発生器１００はまた列アドレスＣＡを受信する。バースト終結信号ＢＳが活性化されている間、内部列アドレス発生器１００は内部列アドレス信号ＰＣＡ［０：ｍ］３２０および４２０を発生する。内部列アドレス発生器１００は内部列アドレス信号［０：ｍ］３２０および４２０を列アドレスバッファ９０に提供して列アドレスＣＡを発生するのに使用される。列デコーダ１２０はバースト長さに対応して一連の列アドレス信号ＣＡを受信し、デコードされた列アドレスまたは列選択信号ラインＣＳＬを発生してメモリセルアレイ１４０の該当する列線（ｃｏｌｕｍｎ  ｌｉｎｅｓ）を活性化させる。
【００５０】
いくつのメモリ装置では、行活性化動作のうちに使用されないアドレス線ＡＤＤＲ［０：ｎ］が存在することができる。図１２は行活性化動作の間メモリ装置２３０に動作モードパラメータを提供する方法を示す。
【００５１】
図１２では、設定された動作モードをバースト長さモードにしているが、前記ＭＲＳテーブルに貯蔵されたＤＬＬリセットモード、テストモード、ＣＡＳレイテンシモード、またはバースト型モードであることもできることを理解すべきである。
【００５２】
図１２に示したように、パワーアップの間、アドレス線ＡＤＤＲ［０：ｍ］およびＡＤＤＲ［ｍ＋１：ｎ］を通じて各々提供されたモードアドレス信号ＭＡ［０：ｍ］１８０およびＭＡ［ｍ＋１：ｎ］１９０を参照してＭＲＳ命令１７０によってメモリ装置２３０の初期バースト長さモード２００でＢＬ＝２に選択される。
【００５３】
続いて、行活性化動作の間、メモリ装置２３０はアドレス線ＡＤＤＲ［０：ｍ］を通じて提供された行アドレス信号ＲＡ［０：ｍ］とともに行活性化命令（ＲＯＷ  ＡＣＴＩＶＥ）２７０を受信する。行活性化命令２７０は命令信号ＣＳ＿ＢＡＲ、ＲＡＳ＿ＢＡＲ、ＣＡＳ＿ＢＡＲおよびＷＥ＿ＢＡＲに対応する論理組み合わせ値から指定され、そのような論理組み合わせ値は命令デコーダ７０によってデコードされる。行アドレスバッファ８０は行アドレス信号ＲＡ［０：ｍ］を使用して以後に行デコーダ１１０によってワード線ＷＬを選択するようにデコードされる行アドレスＲＡを発生する。一方、アドレス線ＡＤＤＲ［ｍ＋１：ｎ］はメモリ装置２３０で一つまたはその以上の動作モードを選択するためのモードアドレス信号ＭＡ［ｍ＋１：ｎ］４７０の一つまたはその以上のビットを提供するのに使用される。
【００５４】
次に、メモリ装置２３０はアドレス線ＡＤＤＲ［０：ｍ］およびＡＤＤＲ［ｍ＋１：ｎ］を通じて各々提供される列アドレス信号ＣＡ［０：ｍ］およびＣＡ［ｍ＋１：ｎ］４８０とともに読み出し命令３００を受信する。読み出し命令３００は命令信号ＣＳ＿ＢＡＲ、ＲＡＳ＿ＢＡＲ、ＣＡＳ＿ＢＡＲ、ＷＥ＿ＢＡＲに対応する論理組み合わせ値から指定され、そのような論理組み合わせ値は命令デコーダ７０によって複号される。
【００５５】
上述のすべての実施形態において、モードアドレス信号ＭＡ［ｍ＋１：ｎ］のビットはメモリ装置２３０のバースト長さを設定するのに様々な方式で利用されることができる。例えば、モードアドレス信号が２ビットＡ９およびＡ１０で構成された場合、Ａ９＿Ａ１０＝０１およびＡ９＿Ａ１０＝１１は各々ＢＬ＝２およびＢＬ＝４を指定する。Ａ９＿Ａ１０＝００は以前のバースト長さ値を維持する場合としてデフォルト（ｄｅｆａｕｌｔ）状態といえる。
【００５６】
本発明は上述の実施形態に限定されず、当業者によって添付の請求項によって限定される範囲内で様々な変形例を実現することができるであろう。
【産業上の利用可能性】
【００５７】
本発明はバースト長さモードを含んだ様々な動作モードを選択的に運用することができるメモリ装置で活用される技術である。メモリ装置の応用範囲が拡大されることによって、マルチビットアドレス信号に動作モード選択に必要な情報を含ませることによってメモリ装置の動作速度と利用効率性を増大させることができる。
【図面の簡単な説明】
【００５８】
【図１】一般的なメモリシステムのブロック図である。
【図２】一般的なメモリ装置のデータ処理ブロック図である。
【図３】一般的なメモリシステムのＭＲＳテーブルを示す図である。
【図４】ＭＲＳ命令の処理過程を示す図である。
【図５】メモリセルアレイでのデータ処理過程を示す図である。
【図６】本発明によるメモリシステムの一実施形態を示すブロック図である。
【図７】メモリ装置で本発明の一実施形態によるデータ処理ブロック図である。
【図８】データ読み出しの間メモリ装置で動作モードパラメータを提供する方法を示す図である。
【図９】バースト長さＢＬ＝４である場合の読み出し動作がＢＬ＝２である場合の書き込み動作と連係する様態を示す図である。
【図１０】データ書き込みの間メモリ装置に動作モードパラメータを提供する方法を示す図である。
【図１１】バースト長さＢＬ＝４である場合の読み出し動作がＢＬ＝２である場合の書き込み動作と連結する様態を示す図である。
【図１２】行活性状態でメモリ装置に動作モードパラメータを提供する方法を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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