(57)【要約】【課題】プロセスばらつきにより電界効果トランジスタのしきい値が変動しても、バイアス電流を一定にすることができるバイアス回路および当該バイアス回路に適用される抵抗素子を提供する。【解決手段】バイアス回路に適用される第２の抵抗素子は、電界効果トランジスタ（ＦＥＴ）に使用されるチャネル層をチャネル抵抗として用いるものである。そして、チャネル抵抗を調整するために、チャネル層１４の上層にｐ型不純物領域１７ｂが形成されている。抵抗調整部を構成するｐ型不純物領域１７ｂは、チャネル層１４（第２の抵抗素子側ではチャネル抵抗となる）に流す電流の方向に沿って延伸するスリット状のパターンで形成されている。【選択図】図３
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【特許請求の範囲】
【請求項１】
第１導電型のチャネルをもつ電界効果トランジスタが形成された半導体基板に形成された抵抗素子であって、
前記半導体基板に形成された第１導電型の前記チャネルを利用したチャネル抵抗と、
前記チャネル抵抗に電流を流す１対の端子と、
前記チャネル抵抗に流す電流の方向に沿って延伸するスリット状のパターンで形成され、前記チャネル抵抗を含む前記半導体基板のバンドエネルギーを調整して前記チャネル抵抗の抵抗値を調整する抵抗調整部と
を有する抵抗素子。
【請求項２】
前記抵抗調整部は、スリット状のパターンで前記第２導電型不純物が導入されて形成された
請求項１記載の抵抗素子。
【請求項３】
前記抵抗調整部は、スリット状のパターンで前記半導体基板が彫り込まれて形成された
請求項１記載の抵抗素子。
【請求項４】
バイアス電圧供給端子から供給される電圧を抵抗分圧して、第１導電型のチャネルをもつ電界効果トランジスタのゲート端子へのバイアス電圧を調整するバイアス回路であって、
前記バイアス電圧供給端子と、
基準電位と、
第１の抵抗素子と、
第２の抵抗素子と、
を有し、
前記第１の抵抗素子の第１端子と前記第２の抵抗素子の第１端子が接続され、当該接続点が前記電界効果トランジスタの前記ゲート端子に接続され、
前記第１の抵抗素子の第２端子が前記バイアス電圧供給端子に接続され、
前記第２の抵抗素子の第２端子が前記基準電位に接続され、
前記第２の抵抗素子は、
前記電界効果トランジスタと同一の半導体基板に形成されており、
前記半導体基板に形成された第１導電型の前記チャネルを利用した第１導電型のチャネル抵抗と、
前記チャネル抵抗に流す電流の方向に沿って延伸するスリット状のパターンで形成され、前記チャネル抵抗を含む前記半導体基板のバンドエネルギーを調整して前記チャネル抵抗の抵抗値を調整する抵抗調整部と
を有するバイアス回路。
【請求項５】
前記電界効果トランジスタは、第２導電型不純物を含有する接合ゲートを有し、
前記抵抗調整部は、スリット状のパターンで前記第２導電型不純物が導入されて形成された
請求項４記載のバイアス回路。
【請求項６】
前記電界効果トランジスタは、ゲート端子直下の前記半導体基板が彫り込まれたリセス構造を有し、
前記抵抗調整部は、スリット状のパターンで前記半導体基板が彫り込まれて形成された
請求項４記載のバイアス回路。
【請求項７】
電界効果トランジスタの第１導電型のチャネルを、半導体基板の他の領域においてチャネル抵抗として利用する抵抗素子の製造方法であって、
前記半導体基板にスリット状のパターン開口を有するマスク層を形成する工程と、
前記マスク層をマスクとして前記スリット状のパターンを前記半導体基板に転写して、前記チャネル抵抗を含む前記半導体基板のバンドエネルギーを調整して前記チャネル抵抗の抵抗値を変える抵抗調整部を形成する工程と
を有する抵抗素子の製造方法。
【請求項８】
前記抵抗調整部を形成する工程において、前記マスク層をマスクとして前記第２導電型不純物を導入する
請求項７記載の抵抗素子の製造方法。
【請求項９】
前記抵抗調整部を形成する工程において、前記マスク層をマスクとして前記半導体基板をエッチングする
請求項７記載の抵抗素子の製造方法。
【請求項１０】
同一の半導体基板の第１の領域に電界効果トランジスタを形成し、第２の領域に抵抗素子を形成する半導体装置の製造方法であって、
前記半導体基板の第１の領域に前記電界効果トランジスタの第１導電型のチャネルを形成すると同時に、前記第２の領域に前記抵抗素子の第１導電型のチャネル抵抗を形成する工程と、
前記半導体基板の前記第１の領域にパターン開口を有し、前記第２の領域にスリット状のパターン開口を有するマスク層を形成する工程と、
前記マスク層をマスクとしてパターンを前記半導体基板に転写して、前記第１の領域にゲート構造を形成し、前記第２の領域に前記チャネル抵抗を含む前記半導体基板のバンドエネルギーを調整して前記チャネル抵抗の抵抗値を調整する抵抗調整部を形成する工程と
を有する半導体装置の製造方法。
【請求項１１】
前記マスク層をマスクとしてパターンを前記半導体基板に転写する工程において、前記半導体基板に前記マスク層のパターンで第２導電型不純物を導入して、前記第１の領域に接合ゲートを形成し、前記第２の領域に抵抗調整部を形成する
請求項１０記載の半導体装置の製造方法。
【請求項１２】
前記マスク層をマスクとしてパターンを前記半導体基板に転写する工程において、前記半導体基板を前記マスク層のパターンでエッチングして、前記第１の領域にリセス構造を形成し、前記第２の領域に抵抗調整部を形成する
請求項１０記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば無線システムの送信機に適用される電力増幅器に搭載される抵抗素子およびその製造方法、並びにバイアス回路および半導体装置の製造方法に関する。
【背景技術】
【０００２】
無線送信機の電力増幅器（パワーアンプモジュール）、特に携帯電話用送信部に適用されるパワーアンプモジュールでは、増幅素子としての電界効果トランジスタ（ＦＥＴ）のバイアス電流を所定の値に設定することがパワーアンプモジュールの性能（電力付加効率や歪特性など）を決める重要な要素となる。
【０００３】
電界効果トランジスタのバイアス電圧、バイアス電流を決めるためにはゲートにバイアス回路が接続される。このバイアス回路はゲートバイアス供給端子から供給される電圧を抵抗にて分圧し、ゲートに印加する方法が用いられている。しかしながら、プロセス誤差により、電界効果トランジスタのしきい値がばらついた場合には、一定の抵抗値で分圧すると、動作電流が一定にならないという問題があった。
【０００４】
また、電界効果トランジスタの完成後にゲートへのバイアス電圧を調整することも行われているが、それぞれの電界効果トランジスタに対して抵抗のトリミングが必要になりトリミング時間を増大させる、バイアス回路の面積を増加させるという問題があった。
【０００５】
この問題を解決するためのバイアス回路が提案されている（特許文献１参照）。特許文献１に提案の発明は、電界効果トランジスタのチャネルと同じ構造を抵抗として使うものである。このように、しきい値電圧のプロセスばらつきに連動して、完成後の電界効果トランジスタのしきい値に合致した抵抗値をもつ抵抗素子を半導体基板の中に作製できると、バイアス回路の小型化を図ることができ、バイアス調整の手間を大幅に削減することができる。
【特許文献１】特開平９−２８３７１０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、しきい値電圧がプラスになるとチャネルのシート抵抗は、ＭΩ〜ＧΩのオーダーになり、このような抵抗素子はバイアス回路には使えないという問題があった。これは、エンハンスメントモードの電界効果トランジスタのチャネルは、ゲート電極に印加される電圧が０Ｖの場合には、基本的に電流が流れないように設計されているからである。
【０００７】
特にパワーアンプ用途に使用される電界効果トランジスタに対しては、消費電力を減らす目的で、しきい値電圧をプラスにし、ゲート電圧が０Ｖの際のオフ電流を小さくする、エンハンスメント型のトランジスタを作製する要求が強い。
【０００８】
以上のように、しきい値電圧がプラスの場合にも適用可能で、チャネルのシート抵抗を数百Ω程度にすることができ、バイアス回路等の回路に適用可能な構造の抵抗素子およびその製造方法が望まれている。また、しきい値電圧がプラスの場合にも適用可能で、トリミングを行うことなくバイアス電流を一定にすることができるバイアス回路が求められている。
【０００９】
本発明は上記の事情に鑑みてなされたものであり、その目的は、プロセスばらつきにより電界効果トランジスタのしきい値が変動しても、当該しきい値の変動に抵抗値が連動し、完成後の電界効果トランジスタのしきい値に合致した実用的な抵抗値をもつ抵抗素子およびその製造方法を提供することにある。
【００１０】
本発明の他の目的は、プロセスばらつきにより電界効果トランジスタのしきい値が変動しても、バイアス電流を一定にすることができるバイアス回路を提供することにある。
【００１１】
本発明の他の目的は、プロセスばらつきにより電界効果トランジスタのしきい値が変動しても、当該しきい値の変動に抵抗値が連動し、完成後の電界効果トランジスタのしきい値に合致した実用的な抵抗値をもつ抵抗素子を電界効果トランジスタと同一の基板に製造することができる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１２】
上記の目的を達成するため、本発明の抵抗素子は、第１導電型のチャネルをもつ電界効果トランジスタが形成された半導体基板に形成された抵抗素子であって、前記半導体基板に形成された第１導電型の前記チャネルを利用したチャネル抵抗と、前記チャネル抵抗に電流を流す１対の端子と、前記チャネル抵抗に流す電流の方向に沿って延伸するスリット状のパターンで形成され、前記チャネル抵抗を含む前記半導体基板のバンドエネルギーを調整して前記チャネル抵抗の抵抗値を調整する抵抗調整部とを有する。
【００１３】
上記の本発明の抵抗素子では、半導体基板の別の領域に形成された電界効果トランジスタの第１導電型のチャネルをチャネル抵抗として利用している。そして、チャネル抵抗を含む半導体基板のバンドエネルギーを調整してチャネル抵抗の抵抗値を調整する抵抗調整部がスリット状のパターンで形成されている。抵抗調整部が、チャネル抵抗に流す電流の方向に沿って延伸するスリット状のパターンで形成されることにより、実用的な抵抗値を得るための電流経路を確保しつつ、チャネル抵抗の抵抗値が調整される。また、電界効果トランジスタの第１導電型のチャネルをチャネル抵抗として利用することにより、電界効果トランジスタのしきい値と相関をもつ抵抗値が得られる。
【００１４】
上記の目的を達成するため、本発明のバイアス回路は、バイアス電圧供給端子から供給される電圧を抵抗分圧して、第１導電型のチャネルをもつ電界効果トランジスタのゲート端子へのバイアス電圧を調整するバイアス回路であって、前記バイアス電圧供給端子と、基準電位と、第１の抵抗素子と、第２の抵抗素子と、を有し、前記第１の抵抗素子の第１端子と前記第２の抵抗素子の第１端子が接続され、当該接続点が前記電界効果トランジスタの前記ゲート端子に接続され、前記第１の抵抗素子の第２端子が前記バイアス電圧供給端子に接続され、前記第２の抵抗素子の第２端子が前記基準電位に接続され、前記第２の抵抗素子は、前記電界効果トランジスタと同一の半導体基板に形成されており、前記半導体基板に形成された第１導電型の前記チャネルを利用した第１導電型のチャネル抵抗と、前記チャネル抵抗に流す電流の方向に沿って延伸するスリット状のパターンで形成され、前記チャネル抵抗を含む前記半導体基板のバンドエネルギーを調整して前記チャネル抵抗の抵抗値を調整する抵抗調整部とを有する。
【００１５】
上記の本発明のバイアス回路では、基準電位と電界効果トランジスタのゲート端子との間に、上記した電界効果トランジスタのしきい値と相関をもつ第２の抵抗素子が接続されている。従って、電界効果トランジスタのしきい値が変動した場合であっても、しきい値の増減に応じて、第２の抵抗素子の抵抗値が増減する。すなわち、しきい値が増加した場合には抵抗値が増加して抵抗分圧により電界効果トランジスタのゲート端子に印加される電圧が増加する。しきい値が減少した場合には抵抗値が減少して抵抗分圧により電界効果トランジスタのゲート端子に印加される電圧が減少する。
【００１６】
上記の目的を達成するため、本発明の抵抗素子の製造方法は、電界効果トランジスタに利用される第１導電型のチャネルを、半導体基板の他の領域においてチャネル抵抗として利用する抵抗素子の製造方法であって、前記半導体基板にスリット状のパターン開口を有するマスク層を形成する工程と、前記マスク層をマスクとして前記スリット状のパターンを前記半導体基板に転写して、前記チャネル抵抗を含む前記半導体基板のバンドエネルギーを調整して前記チャネル抵抗の抵抗値を変える抵抗調整部を形成する工程とを有する。
【００１７】
上記の本発明の抵抗素子の製造方法では、半導体基板の別の領域に形成された電界効果トランジスタの第１導電型のチャネルをチャネル抵抗として利用している。従って、電界効果トランジスタのしきい値と相関をもつ抵抗値が得られる。
また、チャネル抵抗を含む半導体基板のバンドエネルギーを調整してチャネル抵抗の抵抗値を調整する抵抗調整部をスリット状のパターンで形成している。抵抗調整部を、チャネル抵抗に流す電流の方向に沿って延伸するスリット状のパターンで形成することにより、実用的な抵抗値を得るための電流経路を確保しつつ、チャネル抵抗の抵抗値を調整することができる。
【００１８】
上記の目的を達成するため、本発明の半導体装置の製造方法は、同一の半導体基板の第１の領域に電界効果トランジスタを形成し、第２の領域に抵抗素子を形成する半導体装置の製造方法であって、前記半導体基板の第１の領域に前記電界効果トランジスタの第１導電型のチャネルを形成すると同時に、前記第２の領域に前記抵抗素子の第１導電型のチャネル抵抗を形成する工程と、前記半導体基板の前記第１の領域にパターン開口を有し、前記第２の領域にスリット状のパターン開口を有するマスク層を形成する工程と、前記マスク層をマスクとしてパターンを前記半導体基板に転写して、前記第１の領域にゲート構造を形成し、前記第２の領域に前記チャネル抵抗を含む前記半導体基板のバンドエネルギーを調整して前記チャネル抵抗の抵抗値を調整する抵抗調整部を形成する工程とを有する。
【００１９】
上記の本発明の半導体装置の製造方法では、半導体基板の第１の領域に電界効果トランジスタの第１導電型のチャネルを形成すると同時に、第２の領域に抵抗素子の第１導電型のチャネル抵抗を形成している。
また、第１の領域においてゲート構造を形成するためのマスク層に、第２の領域においてスリット状のパターン開口を形成しておく。そして、マスク層をマスクとしてパターンを半導体基板に転写して第１の領域にゲート構造を形成する工程を利用して、第２の領域に抵抗調整部を形成する。
これにより、同じ工程を経て電界効果トランジスタと抵抗素子とが同一の基板に作製されることから、電界効果トランジスタのしきい値と相関をもつ抵抗素子が作製できる。
【発明の効果】
【００２０】
本発明の抵抗素子およびその製造方法によれば、プロセスばらつきにより電界効果トランジスタのしきい値が変動しても、当該しきい値の変動に抵抗値が連動し、完成後の電界効果トランジスタのしきい値に合致した実用的な抵抗値をもつ抵抗素子を実現することができる。
【００２１】
本発明のバイアス回路によれば、プロセスばらつきにより電界効果トランジスタのしきい値が変動しても、バイアス電流を一定にすることができる。
【００２２】
本発明の半導体装置の製造方法によれば、プロセスばらつきにより電界効果トランジスタのしきい値が変動しても、当該しきい値の変動に抵抗値が連動し、完成後の電界効果トランジスタのしきい値に合致した実用的な抵抗値をもつ抵抗素子と電界効果トランジスタとが同一の基板に形成された半導体装置を製造することができる。
【発明を実施するための最良の形態】
【００２３】
以下に、本発明の実施の形態について、図面を参照して説明する。
【００２４】
（第１実施形態）
図１は、本実施形態に係るバイアス回路を備えたパワーアンプモジュール（電力増幅器）の構成例を示す図である。
【００２５】
図１に示すように、電力増幅器１は、ＦＥＴ（電界効果トランジスタ）２と、ＦＥＴ２のゲート端子Ｇと接続点ＮＤ１１で接続されたバイアス回路３と、例えば正の電圧Ｖｇｇが供給されるバイアス電圧供給端子４と、電源電圧Ｖｄｄが供給される電源電圧供給端子５とを有する。バイアス回路３は、バイアス電圧供給端子４と接地電位ＧＮＤとの間に直列接続された、第１の抵抗素子Ｒ１１と第２の抵抗素子Ｒ１２とを有する。
【００２６】
第１の抵抗素子Ｒ１１の第１端子と第２の抵抗素子Ｒ１２の第１端子が接続され、その接続点ＮＤ１１がＦＥＴ２のゲート端子Ｇに接続されている。
第１の抵抗素子Ｒ１１の第２端子がバイアス電圧供給端子４に接続され、第２の抵抗素子Ｒ１２の第２端子が接地電位ＧＮＤに接続されている。
ＦＥＴ２のドレイン端子Ｄは電源電圧供給端子５に接続され、ソース端子Ｓが接地電位（基準電位）ＧＮＤに接続されている。
【００２７】
通常、第１の抵抗素子Ｒ１１あるいは第２の抵抗素子Ｒ１２にトリミング抵抗が使用されているが、本実施形態ではトリミング抵抗を使用しない。その代わりに、ＦＥＴ２と第２の抵抗素子Ｒ１２とは同一の半導体基板に形成されている。第１の抵抗素子Ｒ１１は、ＦＥＴ２のしきい値とは関係のないチャネル抵抗や、メタル薄膜抵抗等により構成される。なお、第１の抵抗素子Ｒ１１もＦＥＴ２と同一の基板に形成されることが好ましい。
【００２８】
上記の電力増幅器１では、高周波信号がＦＥＴ２のゲート端子Ｇに与えられる。バイアス回路２は、バイアス電圧供給端子４から供給される正の電圧に基づき、ゲート端子Ｇに与えるバイアス電圧を設定する。ＦＥＴ２は、バイアス電圧に基づく動作点で増幅し、高周波成分を含んだバイアス電流を出力する。
【００２９】
本実施形態に係るバイアス回路３は、トリミングを行わなくとも、プロセスばらつきによるＦＥＴ２のしきい値の変動に応じて、当該変動に比例したバイアス電圧を接続点ＮＤ１１に与える機能を有する。より詳細には、バイアス回路３を構成する第２の抵抗素子Ｒ１２は、ＦＥＴ２と同時に同一の半導体基板に作製されたものであるから、プロセスばらつきによりＦＥＴ２のしきい値が変動すれば、同様に第２の抵抗素子Ｒ１２の抵抗値が連動して変化するため、第２の抵抗素子Ｒ１２は完成後のＦＥＴ２のしきい値電圧に合致した抵抗値を有する。
【００３０】
図２は、同一の半導体基板に形成されたＦＥＴ２と第２の抵抗素子Ｒ１２の模式的な断面図である。
【００３１】
図２では、ＦＥＴ２が、エピタキシャル基板の中で格子不整合を許容して高い電子移動度を実現する擬似格子接合高電子移動度トランジスタ（ＰＨＥＭＴ : Pseudomorphic High Electron Mobility Transistor）で構成され、第２の抵抗素子Ｒ１２がＰＨＥＭＴのエピタキシャル成長基板を利用して作製された例である。本実施形態では、一例として第１導電型をｎ型とし、第２導電型をｐ型として説明する。
【００３２】
半絶縁性の単結晶ＧａＡｓ基板１１上に、不純物が添加されていないＧａＡｓよりなるバッファ層１２を介して、ＩＩＩ−Ｖ族化合物半導体よりなる障壁層１３が形成されている。
【００３３】
障壁層１３は、例えば、組成比０．２〜０．３のＡｌを含むＡｌＧａＡｓ混晶による半導体で構成され、不純物を含まない厚さ２００ｎｍ程度の高抵抗領域１３ａと、高濃度のｎ型不純物としてＳｉを２〜６×１０18／ｃｍ3 程度添加した厚さ４ｎｍ程度のキャリア供給領域１３ｂと、不純物を添加していない厚さ２ｎｍ程度の高抵抗領域１３ｃをバッファ層１２側から順次積層した構造となっている。障壁層１３の上には、チャネル層１４が形成されている。
【００３４】
チャネル層１４は、障壁層１３を構成する半導体よりも狭いバンドギャップを有する半導体、例えば組成比０．１〜０．２で不純物が添加されていないＩｎを含むＩｎＧａＡｓ混晶による半導体で構成されている。これにより、チャネル層１４には、障壁層１３のキャリア供給領域１３ｂおよび後述する高抵抗の障壁層１５のキャリア供給領域１５ｂから、キャリア（電子）が供給されて蓄積されるようになっている。これにより、チャネル層１４は、電子が走行するｎ型のチャネルを構成する。チャネル層１４の上には、障壁層１５が形成されている。
【００３５】
障壁層１５は、障壁層１３と同様に、組成比０．２〜０．３のＡｌを含むＡｌＧａＡｓ混晶による半導体で構成され、不純物を含まない厚さ２ｎｍ程度の高抵抗領域１５ａと、高濃度のｎ型不純物としてＳｉを２〜６×１０18／ｃｍ3 程度添加した厚さ４ｎｍ程度のキャリア供給領域１５ｂと、不純物を添加していない厚さ７０〜２００ｎｍ程度の高抵抗領域１５ｃを、チャネル層１４側から順次積層した構成となっている。
【００３６】
高抵抗領域１５ｃには、例えばＺｎ等のｐ型不純物が、チャネル層１４から１０ｎｍ以上離れた所までドーピングされたｐ型不純物領域１７ａ，１７ｂが形成されている。ｐ型不純物領域１７ａは、接合型トランジスタＦＥＴ２の接合ゲートを構成するものであり、ｐ型不純物領域１７ｂは、抵抗素子Ｒ２の抵抗調整部を構成するものである。
【００３７】
高抵抗領域１５ｃの表面には、厚さ３００ｎｍ程度の窒化シリコンからなる絶縁膜１６，１９が形成されている。絶縁膜１６には、ｐ型不純物領域１７ａを露出する開口が形成されており、開口内にはｐ型不純物領域１７ａに接続されたゲート電極１８が形成されている。ゲート電極１８は、基板側からＴｉ、ＰｔおよびＡｕを順次積層した構成となっている。
【００３８】
当該絶縁膜１６，１９には、ＦＥＴ１１の形成領域において、適当な間隔を空けて障壁層１５を露出する２つの開口部が形成されている。さらに第２の抵抗素子Ｒ１２の形成領域において、適当な間隔を空けて障壁層１５を露出する２つの開口部が形成されている。各開口部には、障壁層１５とオーミック接触した電極２１が形成される。ＦＥＴ２の領域側の２つの電極２１は、ソース端子Ｓあるいはドレイン端子Ｄとなる。第２の抵抗素子Ｒ１２の領域側の２つの電極２１は、第２の抵抗素子Ｒ１２に電流を流す１対の端子となる。電極２１は、基板側から金ゲルマニウム（ＡｕＧｅ）、ニッケル（Ｎｉ）及び金（Ａｕ）を順次積層して合金化したものにより構成されている。
【００３９】
上記したように、本実施形態に係るバイアス回路に適用される第２の抵抗素子Ｒ１２は、ＦＥＴ２に使用されるチャネル層１４をチャネル抵抗として用いるものである。そして、チャネル抵抗を調整するために、チャネル層１４の上層にｐ型不純物領域１７ｂが形成されている。
【００４０】
図３は、第２の抵抗素子の平面図である。第２の抵抗素子Ｒ１２側の図２の断面図は、図３のＡ−Ａ’線における断面図に相当する。
【００４１】
図３に示すように、本実施形態に係る第２の抵抗素子Ｒ１２では、抵抗調整部を構成するｐ型不純物領域１７ｂが、チャネル層１４（第２の抵抗素子Ｒ１２側ではチャネル抵抗となる）に流す電流の方向に沿って延伸するスリット状のパターンで形成されている。ｐ型不純物領域１７ｂが上層に形成されると、チャネル抵抗を含む半導体基板（ここでは基板１１から障壁層１５までの層の全体をいう）のバンドエネルギーが調整されて、ｐ型不純物領域１７ｂが上層に形成された部分におけるチャネル層１４の抵抗値が非常に大きくなりほとんど電流が流れなくなる。
【００４２】
このため、チャネル層１４の上層全面にｐ型不純物領域１７ｂを形成してしまうと、第２の抵抗素子Ｒ１２の抵抗値がＭΩ〜ＧΩとなってしまう。これに対し、本実施形態では、スリット状のパターンでｐ型不純物領域１７ｂを形成しているため、ｐ型不純物領域１７ｂが上層に形成されていない部分におけるチャネル層１４において電流が流れることから、抵抗値を数百Ω程度と実用的な値にまで小さくすることができる。
【００４３】
ＦＥＴ２におけるしきい値電圧は、チャネル構造、ゲート構造（ｐ型不純物領域１７ａの濃度および深さ、ゲート長）に依存する。本実施形態に係る第２の抵抗素子Ｒ１２は、ＦＥＴ２と同じチャネル層１４を利用したチャネル抵抗と、ＦＥＴ２の拡散ゲートとなるｐ型不純物領域１７ａと同じｐ型不純物領域１７ｂとを有することから、プロセスばらつきによりＦＥＴ２のしきい値が変動すれば、第２の抵抗素子Ｒ１２の抵抗値も連動して変化することとなる。
【００４４】
すなわち、ＦＥＴ２のしきい値が増加した場合には、第２の抵抗素子Ｒ１２の抵抗値が上がる。従って、接続点ＮＤ１１におけるバイアス電圧が増加し、バイアス電流の低下が抑制される。反対に、ＦＥＴ２のしきい値が低下した場合には、第２の抵抗素子Ｒ１２の抵抗値が低下する。従って、接続点ＮＤ１１におけるバイアス電圧が低下し、バイアス電流の変動が抑制される。第２の抵抗素子Ｒ１２の抵抗値（シート抵抗）は、数百Ω程度であるためバイアス回路としての機能を果たす。
【００４５】
実際に、上記のＪＰＨＥＭＴを作製した場合におけるＦＥＴ２のしきい値Ｖｔｈと第２の抵抗素子Ｒ１２の抵抗値とを測定したところ、図４に示すような相関関係が得られた。図中、ＣＶ１は、第２の抵抗素子Ｒ１２として、幅３０μｍ、長さ１０μｍのチャネル抵抗を使用し、ｐ型不純物領域１７ｂを幅０．５μｍ、間隔０．５μｍで３０本並べた場合の測定結果である。ＣＶ２は、第２の抵抗素子Ｒ１２として、幅３０μｍ、長さ１０μｍのチャネル抵抗を使用し、ｐ型不純物領域１７ｂを幅１μｍ、間隔１μｍで１５本並べた場合の測定結果である。
【００４６】
図４に示すように、ＦＥＴ２のしきい値Ｖｔｈが大きくなると、第２の抵抗素子Ｒ１２の抵抗値が大きくなっていることがわかる。さらに、第２の不純物領域１７ｂのスリット状のパターンの幅、間隔、本数を制御することにより、ＦＥＴ２のしきい値の変化に対する抵抗値の変化を調整することができることがわかる。チャネル抵抗の幅に対して、ｐ型不純物領域１７ｂのパターン数が多いほど、抵抗の変化率も大きくなる。
【００４７】
例えば、バイアス電圧供給端子４に供給される正の電圧を３Ｖにした場合に、ＦＥＴ２のしきい値が０．４Ｖのときにバイアス電圧を０．５Ｖに、ＦＥＴ２のしきい値が０．５Ｖのときにバイアス電圧を０．６Ｖとなるように調整する場合、例えば第１の抵抗素子を２．５ｋΩに設定しておく。そして、第２の抵抗素子Ｒ１２の抵抗が、ＦＥＴ２のしきい値が０．４Ｖのときに５００Ωに、ＦＥＴ２のしきい値が０．５Ｖのときに６２５Ωになるような相関関係を有するように、第２の抵抗素子Ｒ１２の構造を設定すれば、問題なくバイアス電圧を制御することができる。
【００４８】
以上説明したように、本実施形態に係る第２の抵抗素子Ｒ１２によれば、プロセスばらつきによりＦＥＴ２のしきい値が変動しても、当該しきい値の変動に抵抗値が連動し、完成後のＦＥＴ２のしきい値に合致した実用的な抵抗値をもつ。
【００４９】
従って、上記の抵抗素子を適用して構成される本発明のバイアス回路によれば、プロセスばらつきによりＦＥＴ２のしきい値が変動しても、バイアス電流を一定にすることができる。
【００５０】
次に、同一の半導体基板にＦＥＴ２と第２の抵抗素子Ｒ１２を形成する半導体装置の製造方法について、図５〜図７を参照して説明する。
【００５１】
まず、図５（ａ）に示すように、ＧａＡｓよりなる基板１１の上に、不純物を含まないＧａＡｓをエピタキシャル成長させてバッファ層１２を形成する。バッファ層１２上に、不純物を添加しないＡｌＧａＡｓ、Ｓｉを不純物として添加したｎ型ＡｌＧａＡｓ層および不純物を添加しないＡｌＧａＡｓ層を順次エピタキシャル成長させ、高抵抗領域１３ａ、キャリア供給領域１３ｂおよび高抵抗領域１３ｃを積層した障壁層１３を形成する。
【００５２】
次に、障壁層１３の上に、不純物を含まないＩｎＧａＡｓをエピタキシャル成長させてチャネル層１４を形成する。さらに、チャネル層１４の上に、不純物を添加しないＡｌＧａＡｓ、Ｓｉを不純物として添加したｎ型ＡｌＧａＡｓおよび不純物を添加しないＡｌＧａＡｓを順次エピタキシャル成長させて、高抵抗領域１５ａ、キャリア供給領域１５ｂおよび高抵抗領域１５ｃを積層した障壁層１５を形成する。
【００５３】
次に、図５（ｂ）に示すように、障壁層１５上に、例えばＣＶＤ（Chemical Vapor Deposition)法により、窒化シリコンを堆積して絶縁膜（マスク層）１６を形成する。
【００５４】
次に、図６（ｃ）に示すように、レジストをマスクとして、抵抗素子を形成する領域およびＦＥＴのゲートの形成領域における絶縁膜１６をＲＩＥ（Reactive Ion Etching) により除去して開口部１６ａ，１６ｂを形成する。その後、レジストを除去する。絶縁膜１６に形成するＦＥＴ２側の開口部１６ａのパターンはゲートパターンであり、第２の抵抗素子Ｒ１２側の開口部１６ｂのパターンは、図３に示すようなスリット状のパターンである。なお、絶縁膜１６は、本発明のマスク層に相当するが、特に材料に限定はない。
【００５５】
次に、図６（ｄ）に示すように、例えば基板を６００°に加熱して、絶縁膜１６の開口部１６ａ，１６ｂにｐ型不純物となるＺｎを気相拡散し、障壁層１５に一定の深さを有するｐ型不純物領域１７ａ，１７ｂを形成する。
ここで、ｐ型不純物のドーピングをイオン注入で行うことも可能であるが、この場合、高温熱処理によってドーピングした不純物を活性化させる必要があるので、気相拡散の方が好ましい。ここで、気相拡散をする場合は、時間制御によって拡散深さを制御する。
【００５６】
次に、図７（ｅ）に示すように、開口部１６ａに開口をもつレジストを形成し、ゲートメタルとして、Ｔｉ／Ｐｔ／Ａｕの積層膜を蒸着し、リフトオフ法により、ゲート電極部以外のゲートメタルを除去しゲート電極１８を形成する。これにより、絶縁膜１６の開口部１６ａ内にｐ型不純物領域１７ａに接続するゲート電極１８が形成される。
【００５７】
次に、図７（ｆ）に示すように、例えばＣＶＤ法により、ウエハ全面に窒化シリコンを堆積して絶縁膜１９を形成する。
【００５８】
次に、図７（ｇ）に示すように、例えばレジストを用いたエッチングにより、第２の抵抗素子Ｒ１２の形成領域側の絶縁膜１６，１９に障壁層１５を露出する２つの開口部を形成し、ＦＥＴ２の形成領域側の絶縁膜１６，１９に障壁層１５を露出する２つの開口部を形成する。
【００５９】
以降の工程としては、レジストパターンを残したまま全面に、例えば金ゲルマニウム合金ＡｕＧｅ、ニッケルＮｉおよび金Ａｕを順次蒸着して金属層を形成し、リフトオフ法によりレジストパターンとともに不要部分の金属層を除去して、電極形成部にのみ金属層を残し、例えば４００℃程度の熱処理により合金化させ、第２の抵抗素子の一対の端子かつ、ソース端子あるいはドレイン端子となる電極２１を形成することで、図２に示した半導体装置が製造される。
【００６０】
上記の本実施形態に係る抵抗素子の製造方法、および半導体装置の製造方法によれば、ＦＥＴ２が形成される半導体基板を利用した第２の抵抗素子Ｒ１２を、ＦＥＴ２と同時に形成することができるため、低コスト化を図ることができる。また、同一の基板にＦＥＴ２と第２の抵抗素子Ｒ１２を形成するため、小型化を図ることができる。
【００６１】
（第２実施形態）
第１実施形態では、接合ゲート構造のＦＥＴ２の基板構造を利用して第２の抵抗素子Ｒ１２を作製する例について説明したが、本実施形態では、リセスゲート構造のＦＥＴ２の基板構造を利用して第２の抵抗素子を作製する例について説明する。
【００６２】
図８は、同一の半導体基板に形成されたＦＥＴ２と第２の抵抗素子Ｒ１２の模式的な断面図である。
【００６３】
図８では、半導体基板のうち、単結晶ＧａＡｓ基板１１〜障壁層１５の構成までは、第１実施形態と同様であるため、その説明は省略する。
【００６４】
ＦＥＴ２の形成領域において、障壁層１５の高抵抗領域１５ｃは、チャネル層１４から所定の深さまで彫り込まれており、彫り込み部１７ｃに障壁層１５とショットキー障壁を形成するリセス構造のゲート電極１８が形成されている。本願明細書では、このようにゲート電極１８直下の基板が彫り込まれた構造をリセス構造と称する。
【００６５】
第２の抵抗素子Ｒ１２の形成領域において、障壁層１５の高抵抗領域１５ｃは、上記の彫り込み部１７ｃと同様の深さで彫り込まれた彫り込み部１７ｄを有する。彫り込み部１７ｄは、第２の抵抗素子Ｒ２の抵抗調整部を構成する。
【００６６】
高抵抗領域１５ｃの表面には、第１実施形態と同様に、窒化シリコンからなる絶縁膜１６，１９が形成されている。当該絶縁膜１６，１９には、ＦＥＴ２の形成領域において、適当な間隔を空けて障壁層１５を露出する２つの開口部が形成されている。さらに第２の抵抗素子Ｒ１２の形成領域において、適当な間隔を空けて障壁層１５を露出する２つの開口部が形成されている。各開口部には、第１実施形態と同様に、障壁層１５とオーミック接触した電極２１が形成される。ＦＥＴ２の領域側の２つの電極２１は、ソース端子Ｓあるいはドレイン端子Ｄとなる。第２の抵抗素子Ｒ１２の領域側の２つの電極２１は、抵抗素子Ｒ１２に電流を流す１対の端子となる。
【００６７】
第１実施形態と同様に、本実施形態に係るバイアス回路に適用される第２の抵抗素子Ｒ１２は、ＦＥＴ２に使用されるチャネル層１４をチャネル抵抗として用いるものである。そして、チャネル抵抗を調整するために、チャネル層１４の上層に彫り込み部１７ｄが形成されている。
【００６８】
図９は、第２の抵抗素子の平面図である。第２の抵抗素子Ｒ１２側の図８の断面図は、図９のＡ−Ａ’線における断面図に相当する。
【００６９】
図９に示すように、本実施形態に係る第２の抵抗素子Ｒ１２では、抵抗調整部を構成する彫り込み部１７ｄが、チャネル層１４（第２の抵抗素子Ｒ１２側ではチャネル抵抗となる）に流す電流の方向に沿って延伸するスリット状のパターンで形成されている。彫り込み部１７ｄが上層に形成されると表面空乏層の影響により、チャネル抵抗を含む半導体基板（ここでは基板１１から障壁層１５までの層の全体をいう）のバンドエネルギーが調整されて、彫り込み部１７ｄが上層に形成された部分におけるチャネル層１４の抵抗値が非常に大きくなりほとんど電流が流れなくなる。
【００７０】
このため、チャネル層１４の上層全面に彫り込み部１７ｄを形成してしまうと、第２の抵抗素子Ｒ１２の抵抗値がＭΩ〜ＧΩとなってしまう。これに対し、本実施形態では、スリット状のパターンで彫り込み部１７ｄを形成しているため、彫り込み部１７ｄが上層に形成されていない部分におけるチャネル層１４において電流が流れることから、抵抗値を数百Ω程度と実用的な値にまで小さくすることができる。
【００７１】
ＦＥＴ２におけるしきい値電圧は、チャネル構造、ゲート構造（彫り込み部の深さ、ゲート長）に依存する。本実施形態に係る第２の抵抗素子Ｒ１２は、ＦＥＴ２と同じチャネル層１４を利用した抵抗チャネルと、ＦＥＴ２の彫り込み部１７ｃと類似の彫り込み部１７ｄとを有することから、プロセスばらつきによりＦＥＴ２のしきい値が変動すれば、第２の抵抗素子Ｒ１２の抵抗値も連動して変化することとなる。
【００７２】
すなわち、ＦＥＴ２のしきい値が増加した場合には、第２の抵抗素子Ｒ１２の抵抗値が上がる。従って、接続点ＮＤ１１におけるバイアス電圧が増加し、バイアス電流の変動が抑制される。反対に、ＦＥＴ２のしきい値が低下した場合には、第２の抵抗素子Ｒ１２の抵抗値が低下する。従って、接続点ＮＤ１１におけるバイアス電圧が低下し、バイアス電流の変動が抑制される。第２の抵抗素子Ｒ１２の抵抗値（シート抵抗）は、数百Ω程度であるためバイアス回路としての機能を果たす。
【００７３】
さらに、第１実施形態と同様に、彫り込み部１７ｄのスリット状のパターンの幅、間隔、本数を制御することにより、ＦＥＴ２のしきい値の変化に対する抵抗値の変化を調整することができる。チャネル抵抗の幅に対して、彫り込み部１７ｄのパターン数が多いほど、抵抗の変化率も大きくなる。
【００７４】
以上説明したように、本実施形態に係る第２の抵抗素子Ｒ１２、および当該第２の抵抗素子を適用して構成されるバイアス回路によれば、第１実施形態と同様の効果を奏することができる。
【００７５】
上記した同一の半導体基板にＦＥＴ２と第２の抵抗素子Ｒ１２を形成する半導体装置の製造方法については、第１実施形態で説明した図６（ｄ）に示すｐ型不純物の導入工程において、絶縁膜１６をエッチングマスクとして障壁層１５をエッチングして彫り込み部１７ｃ，１７ｄを形成すればよく、その他は第１実施形態と同様の手順で作製することができる。なお、エッチングマスクとなる絶縁膜１６は本発明のマスク層に相当するが、マスク層として通常のレジストマスクを用いてもよい。
【００７６】
本実施形態に係る抵抗素子および半導体装置の製造方法によっても、第１実施形態と同様に、低コスト化、小型化を図ることができる。
【００７７】
（第３実施形態）
図１０は、本発明にかかるバイアス回路を備えた電力増幅器の他の構成例を示す回路図である。本実施形態に係る電力増幅器４０は、ＦＥＴを多段に配置したパワーアンプモジュール（電力増幅器）の構成例である。
【００７８】
図１０に示すように、本実施形態に係る電力増幅器４０は、ＦＥＴ４１のバイアス回路４３、ＦＥＴ４２のバイアス回路４４、バイアス回路４３の接続点４１と入力端子ＴINとの間に接続された入力整合回路４５、ＦＥＴ４１のドレイン端子Ｄとバイアス回路４４のの接続点ＮＤ４２に接続された段間整合回路４６、ＦＥＴ４２のドレイン端子Ｄと出力端子ＴOUT との間に接続された出力整合回路４７とを有している。
【００７９】
バイアス回路４３は、正の電圧Ｖｇｇが供給されるバイアス電圧供給端子４８と接地電位ＧＮＤとの間に直列接続された第１の抵抗素子Ｒ４１と第２の抵抗素子Ｒ４２とを有し、第１の抵抗素子Ｒ４１と第２の抵抗素子Ｒ４２との接続点ＮＤ４１がＦＥＴ４１のゲート端子Ｇに接続されている。ＦＥＴ４１のドレイン端子Ｄは、電源電圧Ｖｄｄの供給端子４９に接続され、ソース端子Ｓが接地されている。
【００８０】
バイアス回路４４は、正のバイアス電圧Ｖｇｇが供給されるバイアス電圧供給端子４８と接地電位ＧＮＤとの間に直列接続された第１の抵抗素子Ｒ４３と第２の抵抗素子Ｒ４４とを有し、第１の抵抗素子Ｒ４３と第２の抵抗素子Ｒ４４の接続点ＮＤ４２がＦＥＴ４２のゲート端子Ｇに接続されている。ＦＥＴ４２のドレイン端子Ｄは電源電圧Ｖｄｄの供給端子４９に接続され、ソース端子Ｓが接地されている。
【００８１】
以上の構成を有する電力増幅器４０において、第２の抵抗素子Ｒ４２と第２の抵抗素子Ｒ４４は、ＦＥＴ４１およびＦＥＴ４２と同一の半導体基板に形成されている。第１の抵抗素子Ｒ４１，Ｒ４３は、ＦＥＴ４１，４２のしきい値とは関係のないチャネル抵抗や、メタル薄膜抵抗等により構成される。なお、第１の抵抗素子Ｒ４１，Ｒ４３もＦＥＴ４１，４２と同一の基板に形成されることが好ましい。
【００８２】
ＦＥＴ４１およびＦＥＴ４２と同一の半導体基板に形成される第２の抵抗素子Ｒ４２，Ｒ４４の構造は、第１実施形態あるいは第２実施形態で説明したのと同様である。
【００８３】
上記のような電力増幅器の構成においても、第１実施形態あるいは第２実施形態と同様の効果を奏することができる。
【００８４】
本発明は、上記の実施形態の説明に限定されない。例えば、本実施形態では、ゲート端子に正電圧を印加するエンハンスメント型のＦＥＴについて説明したが、ゲート端子に負電圧を印加する場合にも同様に適用することが可能である。従って、広い範囲のしきい値に対応することができる。
【００８５】
例えば、本発明はＪＦＥＴのトランジスタにも適用することができる。この場合には、まずｎ型（第１導電型）のチャネルとしてＧａＡｓ基板にＳｉを注入する。アニールをしてｎ型不純物を活性化させた後に選択拡散マスクの絶縁膜を堆積する。ＦＥＴの領域にゲートとなる部分を開口し、かつ、抵抗素子の領域にスリット状のパターンで開口を形成する。その後、ｐ型（第２導電型）の不純物であるＺｎを拡散させる。しきい値がプラスに変動するにつれ、抵抗素子の抵抗値は大きくなるように変化する。この抵抗素子をトランジスタのバイアス回路に使用することで、しきい値電圧がばらついてもバイアス電流を一定に抑えることが可能となる。
【００８６】
また、基板１１はＧａＡｓに限らず、ＩｎＰ系の基板にも適用される。この場合には、チャネル層１４はＩｎＡｓ系半導体を用い、障壁層１３，１５はチャネル層１４よりもエネルギーバンドギャップが大きい半導体を用いる。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【図面の簡単な説明】
【００８７】
【図１】第１実施形態に係るバイアス回路を備えたパワーアンプモジュール（電力増幅器）の構成例を示す図である。
【図２】第１実施形態における、同一の半導体基板に形成されたＦＥＴと第２の抵抗素子の模式的な断面図である。
【図３】図２に示す第２の抵抗素子の平面図である。
【図４】ＦＥＴのしきい値と第２の抵抗素子の抵抗値との相関関係を示す図である。
【図５】本実施形態に係る半導体装置の製造方法の工程断面図である。
【図６】本実施形態に係る半導体装置の製造方法の工程断面図である。
【図７】本実施形態に係る半導体装置の製造方法の工程断面図である。
【図８】第２実施形態における、同一の半導体基板に形成されたＦＥＴと第２の抵抗素子の模式的な断面図である。
【図９】図８に示す第２の抵抗素子の平面図である。
【図１０】第３実施形態に係るバイアス回路を備えたパワーアンプモジュール（電力増幅器）の構成例を示す図である。
【符号の説明】
【００８８】
１…電力増幅器、２…電界効果トランジスタ（ＦＥＴ）、３…バイアス回路、４…バイアス電圧供給端子、５…電源電圧供給端子、１１…基板、１２…バッファ層、１３…障壁層、１３ａ…高抵抗領域、１３ｂ…キャリア供給領域、１３ｃ…高抵抗領域、１４…チャネル層、１５…障壁層、１５ａ…高抵抗領域、１５ｂ…キャリア供給領域、１５ｃ…高抵抗領域、１６…絶縁膜、１７ａ，１７ｂ…ｐ型不純物領域、１７ｃ，１７ｄ…彫り込み部、１８…ゲート電極、１９…絶縁膜、２１…電極、Ｒ１１，Ｒ１２，Ｒ４１，４２…抵抗素子、４１，４２…ＦＥＴ、４３，４４…バイアス回路、４５…入力整合回路、４６…段間整合回路、４７…出力整合回路、４８…バイアス電圧供給端子、４９…電源電圧供給端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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