(57)【要約】【課題】フラッシュメモリ装置を提供する。【解決手段】複数のワードライン、複数のビットライン及び複数のワードラインと複数のビットラインとの交差領域に各々配列される複数のメモリセルを含むメモリセルアレイと、複数のビットラインのうちプログラムされるメモリセルに連結されるビットラインを可変ビットライン電圧またはグラウンド電圧に設定可能なビットライン電圧設定回路と、電源電圧に応答して変更される可変ビットライン電圧を発生させる可変ビットライン電圧発生回路と、を備えるフラッシュメモリ装置である。可変ビットライン電圧は、電源電圧が所定範囲以内である場合には、電源電圧に線形的に比例する。【選択図】図３
2005032430.tif 000002
【特許請求の範囲】
【請求項１】
複数のワードライン、複数のビットライン及び前記複数のワードラインと前記複数のビットラインとの交差領域に各々配列される複数のメモリセルを含むメモリセルアレイと、
プログラムされるメモリセルに連結されるビットラインを可変ビットライン電圧またはグラウンド電圧に設定可能なビットライン電圧設定回路と、
前記可変ビットライン電圧を発生させる可変ビットライン電圧発生回路と、を備えることを特徴とするフラッシュメモリ装置。
【請求項２】
前記可変ビットライン電圧は、電源電圧に応答して変更されることを特徴とする請求項１に記載のフラッシュメモリ装置。
【請求項３】
前記可変ビットライン電圧は、
前記電源電圧が所定範囲以内である場合には、前記電源電圧に線形的に比例することを特徴とする請求項２に記載のフラッシュメモリ装置。
【請求項４】
前記可変ビットライン電圧発生回路は、
所定のイネーブル信号に応答してイネーブルされ、前記電源電圧を分配して分配電圧を発生させる電圧分配器及びクランプ回路であって、前記電源電圧が所定範囲以内である時は、前記電源電圧に比例する前記分配電圧を発生させ、前記電源電圧が所定の電圧レベル以上に高まれば、前記分配電圧が前記所定の電圧レベル以上に高まることを抑制する電圧分配器及びクランプ回路と、
前記分配電圧を受信して前記分配電圧に基づいて前記可変ビットライン電圧を発生させる差動増幅器と、を含むことを特徴とする請求項２に記載のフラッシュメモリ装置。
【請求項５】
前記電圧分配器及びクランプ回路は、
前記電源電圧と第１ノードとの間に位置する第１抵抗と、
前記第１ノードと分配電圧ノードとの間に位置し、そのゲートが前記分配電圧ノードに電気的に連結される第１トランジスタと、
前記分配電圧ノードと第２ノードとの間に位置する第２抵抗と、
前記第２ノードと前記グラウンド電圧との間に位置する第３抵抗と、
前記分配電圧ノードと前記グラウンド電圧との間に位置し、そのゲートが前記第２ノードに電気的に連結される第２トランジスタと、をさらに含むことを特徴とする請求項４に記載のフラッシュメモリ装置。
【請求項６】
前記複数のメモリセルの各々は、
少なくとも４つのメモリ状態を有することを特徴とする請求項１に記載のフラッシュメモリ装置。
【請求項７】
前記ビットライン電圧設定回路は、
前記複数のビットラインのうち一つ以上を前記電源電圧に設定可能であることを特徴とする請求項１に記載のフラッシュメモリ装置。
【請求項８】
ビットラインと、
前記ビットラインに連結され、ストリング選択ライン電圧に応答してオンされるストリング選択トランジスタと、
共通ソースラインに連結され、グラウンド選択ライン電圧に応答してオンされるグラウンド選択トランジスタと、
前記ストリング選択トランジスタと前記グラウンド選択トランジスタとの間に直列に連結され、前記ストリング選択トランジスタを通じて前記ビットラインに連結される複数のメモリセルトランジスタと、
前記ビットラインを可変ビットライン電圧、グラウンド電圧または電源電圧に設定可能なビットライン電圧設定回路と、
前記可変ビットライン電圧を発生させる可変ビットライン電圧発生回路と、を備えることを特徴とするフラッシュメモリ装置。
【請求項９】
前記可変ビットライン電圧は、前記電源電圧に応答して変更されることを特徴とする請求項８に記載のフラッシュメモリ装置。
【請求項１０】
前記可変ビットライン電圧は、
前記電源電圧が所定範囲以内である場合には、前記電源電圧に線形的に比例することを特徴とする請求項９に記載のフラッシュメモリ装置。
【請求項１１】
前記可変ビットライン電圧発生回路は、
所定のイネーブル信号に応答してイネーブルされ、前記電源電圧を分配して分配電圧を発生させる電圧分配器及びクランプ回路であって、前記電源電圧が所定範囲以内である時は、前記電源電圧に比例する前記分配電圧を発生させ、前記電源電圧が所定の電圧レベル以上に高まれば、前記分配電圧が前記所定の電圧レベル以上に高まることを抑制する電圧分配器及びクランプ回路と、
前記分配電圧を受信して前記分配電圧に基づいて前記可変ビットライン電圧を発生させる差動増幅器と、を含むことを特徴とする請求項９に記載のフラッシュメモリ装置。
【請求項１２】
前記複数のメモリセルの各々は、
少なくとも４つのメモリ状態を有することを特徴とする請求項８に記載のフラッシュメモリ装置。
【請求項１３】
半導体装置において、
当該半導体装置のワードラインとビットラインとの交差点に配列された一つ以上のメモリセルと、
前記一つ以上のメモリセルを少なくとも二つ以上の所定電圧のうち一つに設定するためのビットライン電圧設定回路と、
前記二つ以上の所定電圧を発生させるための可変ビットライン電圧発生回路と、を含むことを特徴とする半導体装置。
【請求項１４】
前記二つ以上の所定電圧は当該半導体装置の可変ビットライン電圧、グラウンド電圧及び電源電圧を含み、
前記可変ビットライン電圧発生回路は前記可変ビットライン電圧を発生させることを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
前記可変ビットライン電圧は前記電源電圧によって変更されることを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
複数のワードライン、複数のビットライン及び前記複数のワードラインと前記複数のビットラインとの交差点に各々配列される複数のメモリセルを含むメモリセルアレイと電源電圧とを有するフラッシュメモリの電圧発生回路において、
前記電圧発生回路は、
所定のイネーブル信号に応答してイネーブルされ、前記電源電圧を分配して分配電圧を発生させる電圧分配器及びクランプ回路であって、前記電源電圧が所定範囲以内である時は、前記電源電圧に比例する前記分配電圧を発生させ、前記電源電圧が所定の電圧レベル以上に高まれば、前記分配電圧が前記所定の電圧レベル以上に高まることを抑制する電圧分配器及びクランプ回路と、
前記分配電圧を受信して前記分配電圧に基づいて前記可変ビットライン電圧を発生させる差動増幅器と、を含むことを特徴とする電圧発生回路。
【請求項１７】
複数のワードライン、複数のビットライン及び前記複数のワードラインと前記複数のビットラインとの交差点に各々配列される複数のメモリセルを含むメモリセルアレイと電源電圧とを有する半導体装置のプログラム方法において、
プログラムされる所定のメモリセルにビットライン電圧を前記電源電圧によって設定し、前記設定されたビットライン電圧に対する電圧差を所定のしきい電圧以上に維持して前記所定のメモリセルのプログラムを可能にする段階を含むことを特徴とするプログラム方法。
【請求項１８】
設定される前記ビットライン電圧は、前記供給電圧が所定範囲以内である場合には、前記電源電圧に線形的に比例することを特徴とする請求項１７に記載のプログラム方法。
【請求項１９】
前記プログラム方法は、
前記電源電圧が所定範囲以内である時は、前記電源電圧に比例する分配電圧を得るために前記電源電圧を分配する段階と、
前記電源電圧が所定の電圧レベル以上に高まれば、前記分配電圧が前記所定の電圧レベル以上に高まることを抑制する段階と、
前記分配電圧に基づいて前記ビットライン電圧を発生させる段階と、をさらに含むことを特徴とする請求項１７に記載のプログラム方法。
【請求項２０】
請求項１７に記載のプログラム方法によって所定のメモリセルをプログラミングすることを特徴とするフラッシュメモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はフラッシュメモリ装置に係り、特に、フラッシュメモリ装置の電圧発生回路及びフラッシュメモリ装置のプログラミングを容易にする方法に関する。
【背景技術】
【０００２】
フラッシュメモリ装置は電気的にプログラミングと消去とが可能であり、リフラッシュ機能を必要としない不揮発性ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ−Ｏｎｌｙ Ｍｅｍｏｒｙ）の一種である。フラッシュメモリには少量の情報を高速に保存するのに主に使われるＮＯＲ型及び大量の情報を保存するのに主に使われるＮＡＮＤ型がある。
【０００３】
図１は、従来のＮＡＮＤ型フラッシュメモリ装置を概略的に示すブロック図である。これを参照すれば、従来のＮＡＮＤ型フラッシュメモリ装置１００は、メモリセルアレイ１２、行デコーダ１４及びページバッファ回路１６を備える。メモリセルアレイ１２は、複数のセルストリングを含む。セルストリング１２１は、ビットラインＢＬ１に連結されるストリング選択トランジスタ（ＳＳＴ：Ｓｔｒｉｎｇ Ｓｅｌｅｃｔｉｏｎ Ｔｒａｎｓｉｓｔｏｒ）、共通ソースライン（ＣＳＬ：Ｃｏｍｍｏｎ Ｓｏｕｒｃｅ Ｌｉｎｅ）に連結されるグラウンド選択トランジスタ（ＧＳＴ：Ｇｒｏｕｎｄ Ｓｅｌｅｃｔｉｏｎ Ｔｒａｎｓｉｓｔｏｒ）及び複数のメモリセルＭ１〜Ｍｍを含む。複数のメモリセルＭ１〜Ｍｍは、ＳＳＴとＧＳＴとの間に直列に連結される。ＳＳＴのゲートはストリング選択ライン（ＳＳＬ：Ｓｔｒｉｎｇ Ｓｅｌｅｃｔｉｏｎ Ｌｉｎｅ）に、ＧＳＴのゲートはグラウンド選択ライン（ＧＳＬ：Ｇｒｏｕｎｄ Ｓｅｌｅｃｔｉｏｎ Ｌｉｎｅ）に連結される。メモリセルＭ１〜Ｍｍは、フローティングゲートと制御ゲートとを有するトランジスタである。メモリセルＭ１〜Ｍｍの各制御ゲートは、行デコーダ１４から出力される複数のワードラインＷＬ１〜ＷＬｍのうち当該ワードラインに連結される。一つのワードラインに連結される複数のメモリセルをページという。例えば、ワードラインＷＬ１に連結される複数のトランジスタＭ１が一つのページに該当される。
【０００４】
複数のビットラインＢＬ１〜ＢＬｎは、ページバッファ回路１６に連結される。ページバッファ回路１６は、短時間に大量のデータを再生／保存するために使われるレジスタ回路である。外部から入力されるデータはページバッファ回路１６を通じてメモリセルアレイ１２に保存され、メモリセルアレイ１２で再生されるデータはページバッファ回路１６を通じて外部に出力される。
【０００５】
各メモリセルＭ１〜Ｍｍは、当該制御ゲートに高電圧に当るプログラム電圧を印加し、ビットラインＢＬ１を所定電圧に設定してセルトランジスタのしきい電圧を調節することによってプログラムされる。メモリセルＭ１〜Ｍｍがプログラムされるためには当該ＳＳＴがオンとならなければならない。したがって、ビットラインＢＬ１の電圧がＳＳＬ電圧ＶｓｓｌからＳＳＴのしきい電圧Ｖｔｈ＿ｓｓｔを引いた電圧レベルＶｓｓｌ−Ｖｔｈ＿ｓｓｔより小さな電圧レベルを有さなければならない。一方、メモリセルがプログラム禁止にされるためにはＳＳＴがオフにならなければならないので、ビットラインＢＬ１の電圧はＳＳＬ電圧ＶｓｓｌからＳＳＴのしきい電圧Ｖｔｈ＿ｓｓｔを引いた電圧レベルＶｓｓｌ−Ｖｔｈ＿ｓｓｔより大きくなければならない。メモリセルのプログラム時に、ＳＳＬ電圧Ｖｓｓｌは、通常、電源電圧Ｖｃｃに設定される。そして、ビットラインＢＬ１は、通常、グラウンド電圧またはグラウンド電圧より高い一定した電圧に設定される。
【０００６】
図２は、従来のＮＡＮＤ型フラッシュメモリ装置でのプログラム時のビットライン電圧Ｖｂｌｃ、ストリング電圧ライン電圧Ｖｓｓｌと電源電圧Ｖｃｃとの関係を表すグラフである。これを参照すれば、ストリング電圧ライン電圧Ｖｓｓｌは、電源電圧Ｖｃｃに比例する。そして、ビットライン電圧は、一定電圧レベルＶｂｌｃを有する。
【０００７】
しかし、電源電圧Ｖｃｃのレベルは雑音や他の要因によって変動されうる。電源電圧Ｖｃｃのレベルが変動されれば、ＳＳＬ電圧Ｖｓｓｌのレベルも変化する。ビットライン電圧Ｖｂｌｃは、一定した電圧に固定されるが、一方、ＳＳＬ電圧Ｖｓｓｌが電源電圧Ｖｃｃの影響によって低くなる場合、ＳＳＴがオンとならずメモリセルがプログラムされずにプログラムが禁止される場合が発生しうる。
【０００８】
図２で、ＳＳＬ電圧Ｖｓｓｌがビットライン電圧Ｖｂｌｃよりしきい電圧Ｖｔｈ＿ｓｓｔ以上に大きい場合Ｃ１には、メモリセルがプログラムされうるが、ＳＳＬ電圧Ｖｓｓｌが電源電圧Ｖｃｃによって低くなってＳＳＬ電圧Ｖｓｓｌとビットライン電圧Ｖｂｌｃとの間の差がしきい電圧Ｖｔｈ＿ｓｓｔより低くなる場合Ｃ２には、メモリセルがプログラムされない。すなわち、電源電圧Ｖｃｃが所定電圧Ｖｐより低くなれば、メモリセルがプログラムされない。したがって、メモリセルがプログラムされなければならないにも拘わらず、プログラムされないプログラムエラーが発生しうる。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明が解決しようとする技術的課題は、メモリセルのプログラム時にビットラインの電圧を電源電圧に連動して可変させることによってメモリセルプログラム時のエラーを減少させるフラッシュメモリ装置を提供することである。
【課題を解決するための手段】
【００１０】
前記課題を達成するための本発明の一面によるフラッシュメモリ装置は、複数のワードライン、複数のビットライン及び前記複数のワードラインと前記複数のビットラインとの交差領域に各々配列される複数のメモリセルを含むメモリセルアレイと、前記複数のビットラインのうちプログラムされるメモリセルに連結されるビットラインを可変ビットライン電圧またはグラウンド電圧に設定可能なビットライン電圧設定回路と、電源電圧に応答して変更される前記可変ビットライン電圧を発生させる可変ビットライン電圧発生回路と、を備える。
【００１１】
前記課題を達成するための本発明の他の一面によるフラッシュメモリ装置は、ビットラインと、前記ビットラインに連結されてＳＳＬ電圧に応答してオンされるＳＳＴと、ＣＳＬに連結されてグラウンド選択ライン電圧に応答してオンされるＧＳＴと、前記ＳＳＴと前記ＧＳＴとの間に直列に連結され、前記ＳＳＴを通じて前記ビットラインに連結される複数のメモリセルトランジスタと、前記ビットラインを可変ビットライン電圧、グラウンド電圧または電源電圧に設定可能なビットライン電圧設定回路と、前記電源電圧に応答して変更される前記可変ビットライン電圧を発生させる可変ビットライン電圧発生回路と、を備える。
【００１２】
望ましくは、前記可変ビットライン電圧は、前記電源電圧が所定範囲以内である場合には前記電源電圧に線形的に比例する。
【発明の効果】
【００１３】
本発明によれば、ＮＡＮＤ型フラッシュメモリ装置で電源電圧の変動によって発生しうるメモリセルプログラム時のエラーの可能性が減少する。
【発明を実施するための最良の形態】
【００１４】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照しなければならない。
【００１５】
以下、添付した図面を参照して本発明の例示的な実施形態を説明することによって、本発明を詳細に説明する。各図面に提示された同じ参照符号は同様の構成要素を表す。
【００１６】
図３は、本発明の一実施形態によるＮＡＮＤ型フラッシュメモリ装置３００を概略的に示すブロック図である。ＮＡＮＤ型フラッシュメモリ装置３００は、メモリセルアレイ３２、行デコーダ３４、ビットライン電圧設定回路３６及び可変ビットライン電圧発生回路３８を備える。メモリセルアレイ３２は、図１に示されたメモリセルアレイ１２と同様に複数のセルストリング３２１を含む。各セルストリング３２１は、複数のビットラインＢＬ１〜ＢＬｎのうち当該ビットラインに連結されてＳＳＬの電圧レベルに応答してオンされるＳＳＴ、ＣＳＬに連結されてＧＳＬの電圧レベルに応答してオンされるＧＳＴを含む。各セルストリング３２１はまた、ＳＳＴとＧＳＴとの間に直列に連結された複数のメモリセルトランジスタＭ１〜Ｍｍをさらに含みうる。メモリセルトランジスタＭ１〜Ｍｍの各々は、ＳＳＴを通じて当該ビットラインに連結されうる。
【００１７】
可変ビットライン電圧発生回路３８は、イネーブル信号ＥＮに応答して動作する。可変ビットライン電圧発生回路３８は、イネーブル信号ＥＮに応答して可変ビットライン電圧Ｖｂｌｖを発生させる。後述するように、可変ビットライン電圧Ｖｂｌｖは、装置３００に供給される電源電圧Ｖｃｃによって変化または変更される。
【００１８】
ビットライン電圧設定回路３８は、ビットライン電圧、特に一つ以上のメモリセルトランジスタＭ１〜Ｍｍのプログラム時にビットライン電圧を設定するための回路である。ビットライン電圧設定回路３８は、ビットラインを電源電圧Ｖｃｃ、グラウンド電圧ＧＮＤ及び可変ビットライン電圧Ｖｂｌｖのうち何れか一つの電圧に設定する。
【００１９】
例えば、メモリセルのプログラム時には、当該ビットラインはグラウンド電圧ＧＮＤまたは可変ビットライン電圧Ｖｂｌｖに設定され、プログラム禁止時には、当該ビットラインは電源電圧Ｖｃｃに設定される。そして、メモリセルのプログラム時に当該ＳＳＬ電圧Ｖｓｓｌは電源電圧Ｖｃｃに設定される。
【００２０】
ビットライン電圧設定回路３６は、短時間に大量のデータを再生／保存するためにＮＡＮＤ型フラッシュメモリ装置に通常使われるレジスタ回路のページバッファー回路（図１の１６）内に具現化されることが望ましい。
【００２１】
図４は、理想的な可変ビットライン電圧Ｖｂｌｖ、ＳＳＬ電圧Ｖｓｓｌと電源電圧Ｖｃｃとの関係を示すグラフである。メモリセルのプログラム時に当該ＳＳＬの電圧Ｖｓｓｌは電源電圧Ｖｃｃに設定されるので、ＳＳＬ電圧Ｖｓｓｌは電源電圧Ｖｃｃに比例する。この時、可変ビットライン電圧Ｖｂｌｖが図４に示されたように、所定電圧レベルＶｓｂまでは電源電圧Ｖｃｃに比例し、その後に一定に維持されれば、ＳＳＬ電圧Ｖｓｓｌは可変ビットライン電圧Ｖｂｌｖに比べて常にＳＳＴのしきい電圧Ｖｔｈ＿ｓｓｔ以上になる。したがって、ある理由によって（例えば、外部環境要因など）電源電圧Ｖｃｃレベルが低くなり、これにより、ＳＳＬ電圧Ｖｓｓｌが低くなってもメモリセルのプログラムが可能である。したがって、可変ビットライン電圧Ｖｂｌｖは、電源電圧Ｖｃｃが所定範囲以内Ｖｓａ〜Ｖｓｂである場合には、電源電圧Ｖｃｃに線形的に比例し、電源電圧Ｖｃｃが所定電圧レベルＶｓｂ以上である場合には、飽和してほぼ一定に維持されることが望ましい。したがって、電圧Ｖｓｓｌと電圧Ｖｂｌｖとの差は常にしきい電圧Ｖｔｈ＿ｓｓｔとして維持されうる。
【００２２】
図５は、図３に示された可変ビットライン電圧発生回路３８の一実施形態を示す回路図である。これを参照すれば、可変ビットライン電圧発生回路３８は、電圧分配器及びクランプ回路５１０と差動増幅器５２０とを含む。
【００２３】
電圧分配器及びクランプ回路５１０は、制御トランジスタＰＭ１、第１〜第３抵抗Ｒ１、Ｒ２、Ｒ３、クランプトランジスタＮＭ１、ＰＭ２を含む。制御トランジスタＰＭ１は電源電圧Ｖｃｃに連結され、イネーブル信号ＥＮに応答してオンされて、電源電圧Ｖｃｃからグラウンド電圧ＧＮＤに電流を流す。第１抵抗Ｒ１は、制御トランジスタＰＭ１と第１ノードＮＤ１との間に連結される。クランプトランジスタＮＭ１は、一例としてデプリーション型ＭＯＳＦＥＴトランジスタとして具現化されうる。クランプトランジスタＮＭ１は、第１ノードＮＤ１と分配電圧ノードＮＤ０との間に位置し、そのゲートが分配電圧ノードＮＤ０に電気的に連結される。第２抵抗Ｒ２は、分配電圧ノードＮＤ０と第２ノードＮＤ２との間に連結され、第３抵抗Ｒ３は第２ノードＮＤ２とグラウンド電圧ＧＮＤとの間に連結される。そして、クランプトランジスタＰＭ２は、分配電圧ノードＮＤ０とグラウンド電圧ＧＮＤとの間に連結され、そのゲートが第２ノードＮＤ２に電気的に連結される。
【００２４】
分配電圧ノードＮＤ０に表れる分配電圧Ｖｄは、次の数式で表される。
【００２５】
【数１】
2005032430.tif 000003
【００２６】
したがって、分配電圧Ｖｄは電源電圧Ｖｃｃに比例する。クランプトランジスタＮＭ１、ＰＭ２は、電源電圧Ｖｃｃが所定レベル以上に高まる場合、分配電圧Ｖｄのレベルがこれ以上高まらないように制限する役割を果たす。すなわち、クランプトランジスタＮＭ１、ＰＭ２は、分配電圧Ｖｄが所定レベル以上に高まれば、分配電圧Ｖｄのレベルの上昇を抑制することによって、分配電圧レベルが所定レベル以上では飽和されるように作用する。
【００２７】
差動増幅器５２０は、複数のＰＭＯＳトランジスタＰＭ５〜ＰＭ６及び複数のＮＭＯＳトランジスタＮＭ３〜ＮＭ７及びキャパシタＣＰを含む。差動増幅器５２０は、分配電圧Ｖｄを受信して可変ビットライン電圧Ｖｂｌｖを出力し、また出力端の電流ドライビング能力を向上させる役割を果たす。
【００２８】
可変ビットライン電圧発生回路３８の動作がイネーブル信号ＥＮのロジックローレベル及びロジックハイレベルに活性化した場合を説明すると次の通りである。
【００２９】
第一に、イネーブル信号ＥＮがロジックローレベルに非活性化した場合を説明する。この場合、電圧分配器及びクランプ回路５１０の制御トランジスタＰＭ１はオフされて、電圧分配器及びクランプ回路５１０は動作しない。また、差動増幅器５２０のＭＯＳトランジスタＮＭ３、ＮＭ４もオフされる。ローレベルのイネーブル信号ＥＮに応答してＰＭＯＳトランジスタＰＭ３はオンされるので、ＰＭＯＳトランジスタＰＭ４はオフされる。一方、ＮＭＯＳトランジスタＮＭ２はオンされるので、出力ノードＮＤ４の電圧がローレベルになる。したがって、イネーブル信号ＥＮがロジックローレベルである場合、可変ビットライン電圧Ｖｂｌｖは‘０’に近いレベルを有する。
【００３０】
第二に、イネーブル信号ＥＮがロジックハイレベルに活性化される場合には、電圧分配器及びクランプ回路５１０の制御トランジスタＰＭ１はオンされて、電圧分配器及びクランプ回路５１０が動作することによって電源電圧Ｖｃｃレベルに比例して分配電圧Ｖｄが出力される。また、差動増幅器５２０のＭＯＳトランジスタＮＭ３、ＮＭ４もオンされる。したがって、差動増幅器５２０は分配電圧Ｖｄを受信し、可変ビットライン電圧Ｖｂｌｖを出力する。
【００３１】
図６は、図５に示された可変ビットライン電圧発生回路をシミュレーションプログラムＨＳＰＩＣＥを利用してシミュレーションした結果から得た可変ビットライン電圧Ｖｂｌｖの特性グラフである。ＳＰＩＣＥ（Ｓｉｍｕｌａｔｉｏｎ Ｐｒｏｇｒａｍ ｆｏｒ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ ＥＭｐｈａｓｉｓ）は、集積回路設計を検層し、回路の動作を予測するのに使われる一般的なアナログ回路シミュレータである。ＨＳＰＩＣＥは、ＳＰＩＣＥシミュレーションソフトウェアのワークステーション以上のコンピュータで使われるバージョンであって、例えば、ＥＮＩＡＣ／ＰｅｎｄｅｒのＳｕｎ／Ｕｎｉｘ(登録商標）プラットフォームで使われるプログラムである。これを参照すると、シミュレーション結果によれば、図３に示された理想的な可変ビットライン電圧Ｖｂｌｖと同様の特性を有する可変ビットライン電圧Ｖｂｌｖが得られることが分かる。
【００３２】
図７は、マルチレベルメモリセルのプログラムを説明するための図面である。図７に示されたように、マルチレベルメモリセルは、セルトランジスタのしきい電圧の分布によって‘１１’、‘１０’、‘０１’、‘００’と定義される４つの状態のうち何れか一つを有する。したがって、‘１’及び‘０’と定義される２つの状態のうち何れか一つを有する２レベルメモリセルのプログラムに比べて、プログラム段階が多様で複雑である。
【００３３】
図７を参照すれば、‘１１’状態はＰ１段階のプログラムを通じて‘１０’状態に、Ｐ３段階のプログラムを通じて‘０１’状態にプログラムされうる。そして、‘０１’状態は、Ｐ２段階のプログラムを通じて‘００’状態に、‘１０’状態はＰ４段階のプログラムを経て‘００’状態にプログラムされうる。このように多様なプログラム段階を有するマルチレベルメモリセルをプログラムするために、通常、プログラム時のビットラインの電圧は一つのレベルに固定され、当該ワードラインのプログラム電圧を別途に設定する。例えば、Ｐ１段階プログラムに比べてＰ３段階プログラム時、ワードラインのプログラム電圧をさらに高くすることによって、Ｐ３段階プログラム後のメモリセルのしきい電圧をＰ１段階プログラム後のメモリセルのしきい電圧に比べて高くする。
【００３４】
しかし、本発明によるフラッシュメモリ装置では、プログラム時のビットラインの電圧をグラウンド電圧または可変ビットライン電圧に別途に設定することによって、プログラム段階を別途にしうる。例えば、Ｐ３段階のプログラム時にはビットラインをグラウンド電圧レベルに設定し、Ｐ１段階のプログラム時にはビットラインを可変ビットライン電圧レベルに設定することによって、Ｐ３段階プログラム後のメモリセルのしきい電圧をＰ１段階プログラム後のメモリセルのしきい電圧に比べて高くする。この時、当該ワードラインに印加されるプログラム電圧のレベルも変更されることもある。
【００３５】
本発明はプログラム時のビットライン電圧をグラウンド電圧または可変ビットライン電圧に設定することによって、マルチレベルメモリセルの多様なプログラム段階を支援できる。しかも、可変ビットライン電圧が電源電圧に連動して変更されることによって、固定ビットライン電圧を使用する場合に比べて外部影響によって電源電圧が低下してメモリセルのプログラムが正常になされない可能性が低くなる。
【００３６】
本発明は、図面に示された一実施形態を参考として説明されたが、これは例示的なものに過ぎず、当業者ならば、これらから多様な変形及び均等な他の実施形態が可能であることが分かる。したがって、本発明の真の技術的範囲は、特許請求の範囲の記載に基づいて定められなければならない。
【産業上の利用可能性】
【００３７】
本発明によるフラッシュメモリは、メモリカード及びメモリカードを利用するデジタルカメラ、カムコーダ及び、ＰＤＡ、ＭＰ３プレーヤのような不揮発性メモリを使用するあらゆる機器に使用されうる。
【図面の簡単な説明】
【００３８】
【図１】従来のＮＡＮＤ型フラッシュメモリ装置を概略的に示すブロック図である。
【図２】従来のＮＡＮＤ型フラッシュメモリ装置でのプログラム時のビットライン電圧、ＳＳＬ電圧と電源電圧との関係を示すグラフである。
【図３】本発明の一実施形態によるＮＡＮＤ型フラッシュメモリ装置を概略的に示すブロック図である。
【図４】本発明の一実施形態による理想的な可変ビットライン電圧、ＳＳＬ電圧と電源電圧との関係を示すグラフである。
【図５】図３に示された可変ビットライン電圧発生回路の一実施形態を示す回路図である。
【図６】図５に示された可変ビットライン電圧発生回路をシミュレーションプログラムを利用してシミュレーションした結果から得た可変ビットライン電圧の特性グラフである。
【図７】マルチレベルメモリセルのプログラムを説明するための図面である。
【符号の説明】
【００３９】
３００  ＮＡＮＤ型フラッシュメモリ装置
３２１  セルストリング
３２  メモリセルアレイ
３４  行デコーダ
３６  ビットライン電圧設定回路
３８  可変ビットライン電圧発生回路
ＷＬ１、ＷＬ２、ＷＬ３、ＷＬｍ  ワードライン
ＢＬ１、ＢＬ２、ＢＬ３、ＢＬｎ  ビットライン
Ｍ１、Ｍ２、Ｍ３、Ｍｍ  メモリセルトランジスタ
Ｖｃｃ  電源電圧
Ｖｂｌｖ  可変ビットライン電圧
ＥＮ  イネーブル信号
【図１】
2005032430.tif 000004
【図２】
2005032430.tif 000005
【図３】
2005032430.tif 000006
【図４】
2005032430.tif 000007
【図５】
2005032430.tif 000008
【図６】
2005032430.tif 000009
【図７】
2005032430.tif 000010