(57)【要約】【課題】  消費電力が少ない液晶表示装置を提供する。【解決手段】  液晶表示画素に、少なくとも、液晶表示電極と、該液晶表示電極を駆動するための処理回路と、画像データを記憶する複数個のゲート容量とを形成した液晶表示装置とし、前記ゲート容量にＮビット（Ｎは正の整数）のデジタル値を保持し、該デジタル値を時間信号に変換してから液晶表示電極を駆動する液晶表示装置とする。【選択図】  図１
2005202215.tif 000002
【特許請求の範囲】
【請求項１】
液晶表示画素に、少なくとも、液晶表示電極と、該液晶表示電極を駆動するための処理回路と、画像データを記憶する複数個のゲート容量とを形成したことを特徴とする液晶表示装置。
【請求項２】
前記ゲート容量にＮビット（Ｎは正の整数）のデジタル値を保持し、該デジタル値を時間信号に変換してから前記液晶表示電極を駆動することを特徴とする液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は液晶表示装置に関するものである。
【背景技術】
【０００２】
現在、液晶表示装置としてＴＮ（ツイステッド・ネマティック）液晶を使用したＴＦＴ液晶装置が数多く生産されている。テレビやノートパソコンをはじめ多くの電気製品の表示部として使用されている。ビデオカメラやデジタルスチルカメラなどの携帯製品においては、電池容量の関係で消費電力の低減が要求されていて、液晶表示装置に対しても低消費電力化が要求されている。
【０００３】
液晶表示装置は、液晶表示部の他に、画像処理装置を実装している。ここで、表示システムは、中央処理装置（以下ＣＰＵ、Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）において行なわれた演算処理結果を受取り、液晶表示部に映像を表示するまでの処理を行なう機能を有するシステムのことである。また、画像処理装置とは、表示システムにおいて、ＣＰＵにおいて行なわれた演算結果を受け取り、液晶表示部に送る画像データを形成する装置のことである。液晶表示部とは、複数の液晶表示画素から構成され映像が表示される領域のことである。画像処理装置は、大量の画像データを高速に表示するために、画像処理専用の演算処理装置（以下ＧＰＵ、Ｇｒａｐｈｉｃ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）や、画像データを保存するための記憶装置であるＶＲＡＭ（Ｖｉｄｅｏ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、表示処理装置などから構成されていることが多い。これらの装置を駆動するために電力が消費される。
【０００４】
ＴＦＴ液晶表示装置は階調に対応したアナログ電圧を液晶表示電極に印加することで階調表示を行っているのが一般的である。フレームメモリから読み出されたデジタルのビデオ信号をアナログ電圧に変換するにはＤＡ変換器が必要であり、そこで消費される電力は他の回路に比べて多い。格子状に配列された液晶表示画素の場合、通常は列の数と同じＤＡ変換器を設けているので、解像度を上げるとＤＡ変換機の数が増え、そこでの消費電力が問題になっている。
【０００５】
そこで、例えば、前記ＧＰＵで行われていた演算処理の一部を液晶表示画素内部で分担し、ＶＲＡＭを不要とすることで消費電力を低減するための技術が開発されている。具体的には、液晶表示画素に形成する液晶駆動回路の中にデジタル映像信号を保持する回路を設けて、フレームメモリを使用しないようにすることで表示システム全体での消費電力の低減を図っている。（例えば特許文献１参照）
【０００６】
【特許文献１】特開２００３−１６７５５８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
液晶表示画素に形成する液晶駆動回路の中にデジタル映像信号を保持する回路を設けて、フレームメモリを使用しないようにすることで表示システム全体での消費電力の低減を図っているが、液晶表示画素と同じ数だけある液晶駆動回路にそれぞれＤＡ変換器が必要になり、その部分での消費電力が増えてしまう。
本発明は消費電力の大きいＤＡ変換器の使用をやめ、消費電力が少ない液晶表示装置を提供することを目的としている。
【課題を解決するための手段】
【０００８】
液晶表示画素に、少なくとも、液晶表示電極と、該液晶表示電極を駆動するための処理回路と、画像データを記憶する複数個のゲート容量とを形成した液晶表示装置とする。
【０００９】
前記ゲート容量にＮビット（Ｎは正の整数）のデジタル値を保持し、該デジタル値を時間信号に変換してから液晶表示電極を駆動する液晶表示装置とする。
消費電力が多いＤＡ変換器を使用しないで、Ｃ−ＭＯＳロジック回路で液晶駆動信号を作成する。
【発明の効果】
【００１０】
液晶表示画素に画像データを記憶する複数個のゲート容量を形成したので、画像記憶回路が不要にできた。また、スタティックＲＡＭにデータを記憶させるより面積も小さくすることができた。ゲート容量にデータを記憶した場合は、ダイナミックＲＡＭと同じようにリフレッシュを行わないと、記憶したデータが失われてしまう。しかし、本発明の場合はダイナミックＲＡＭと違って、データの読み出し動作を行わないので、小さなゲート容量で、次のフィールドの映像信号データを記憶するまでの期間、前の記憶内容を保持することができた。
【００１１】
液晶表示電極を駆動する信号を、ＤＡ変換器を使用しないで作成できるので、消費電力が少ない液晶表示装置ができた。
【発明を実施するための最良の形態】
【００１２】
液晶表示画素に、少なくとも、液晶表示電極と、該液晶表示電極を駆動するための処理回路と、画像データを記憶する複数個のゲート容量とを形成した液晶表示装置とし、前記ゲート容量にＮビット（Ｎは正の整数）のデジタル値を保持し、該デジタル値を時間信号に変換してから液晶表示電極を駆動する液晶表示装置とする。
Ｃ−ＭＯＳロジック回路のコンパレータによりＰＷＭ（パルス幅変調）したハイとロウの信号で液晶を駆動する。
【実施例１】
【００１３】
図１は本発明の液晶表示装置に形成した液晶表示電極を駆動するための回路図である。点線１１に囲まれた部分が液晶表示画素１つに形成した駆動回路である。図２は液晶表示画素を１フィールド分駆動する回路の動作を示す信号波形図であり、映像信号ＤＡＴＡ［Ｎ：０］１３が８ビットで、値が１０進数で２００の場合を示している。
【００１４】
図１において、０１は０ビット目のＦＥＴ［０］であり、０２はＮビット目のＦＥＴ［Ｎ］である。図では省略されているが、０〜ＮのＮ＋１個のＦＥＴが形成されている。０３は０ビット目のゲート容量Ｃ［０］であり、０４はＮビット目のゲート容量Ｃ［Ｎ］であり、前記各ＦＥＴに対応して形成されている。０５は０ビット目のエクスクルーシブＯＲ回路ＸＯＲ−Ａ［０］であり、０６はＮビット目のエクスクルーシブＯＲ回路ＸＯＲ−Ａ［Ｎ］であり、これも前記各ＦＥＴに対応して形成されている。０７はＮＯＲ回路ＮＯＲ、０８はラッチ回路ＬＡＴＣＨ、０９はエクスクルーシブＯＲ回路ＸＯＲ−Ｂ、１０は液晶表示電極ＰＩＸＥＬ、１１は液晶表示電極駆動回路、１２はランプ信号線ＲＡＭＰ［Ｎ：０］、１３はデータ線ＤＡＴＡ［Ｎ：０］、１４は液晶表示画素セレクト信号線Ｒ−ＳＥＬ、１５はセット信号線ＳＥＴ、１６はリセット信号線ＲＥＳＥＴ、１７は反転信号線ＡＬＴ、１は：ラッチ回路０８の出力信号線である。映像信号ＤＡＴＡ［Ｎ：０］１３は映像信号の階調により任意のビット数にすることができる。例えば、２５６階調の場合はビット数は８でＮは７になる。同様にランプ信号ＲＡＭＰ［Ｎ：０］１２、ＦＥＴ［Ｎ］０２、ゲート容量Ｃ［Ｎ］０４、ＸＯＲ−Ａ［Ｎ］０６のＮも７になる。
【００１５】
各ＦＥＴのゲートはＲ−ＳＥＬ１４、ドレインはＤＡＴＡ［Ｎ：０］１３、ソースはそれぞれ対応するＸＯＲ−Ａ及びゲート容量Ｃに接続されている。ＮＯＲ７には前記ＸＯＲ−Ａの出力とセット信号が入力される。ＮＯＲ７の出力はＬＡＴＣＨ０８の入力Ｓに接続され、ＬＡＴＣＨ０８の入力ＲにはＲＥＳＥＴ１６が接続されている。ＸＯＲ−Ｂ０９の入力にはＬＡＴＣＨ０８の出力とＡＬＴ１７が接続されている。ＸＯＲ−Ｂ０９の出力はＰＩＸＥＬ１０に接続されている。
【００１６】
図２は、１フィールド分のＤＡＴＡ［Ｎ：０］、ＲＡＭＰ［Ｎ：０］、ＲＥＳＥＴ、ＡＬＴ、ラッチ回路０８の出力信号１、ＰＩＸＥＬの信号波形を示している。
【００１７】
図１と図２を使って液晶表示電極駆動回路の動作を説明する。複数ビットのデータの値は１０進数で表してしる。ＤＡＴＡ[Ｎ：０]１３のデータはＲ−ＳＥＬ１４によりＦＥＴ［０］０１〜ＦＥＴ［Ｎ］０２がオンしている間にＸＯＲ−Ａ［０］０５〜ＸＯＲ−Ａ［Ｎ］０６のゲート容量Ｃ［０］０３〜Ｃ［Ｎ］０４に保持されて、ＦＥＴ［０］０１〜ＦＥＴ［Ｎ］０２がオフの時はハイまたはロウの値を保持している。ゲート容量Ｃ［０］０３〜Ｃ［Ｎ］０４が保持しているデータが２００のときにフィールドの開始からＲＡＭＰ［Ｎ：０］１２を０から２５５まで増やしていき、ゲート容量Ｃ［０］０３〜Ｃ［Ｎ］０４に保持されているデータとＲＡＭＰ[Ｎ：０]１２のＮ＋１ビットの値をＸＯＲ−Ａ［０］０５〜ＸＯＲ−Ａ［Ｎ］０６で比較する。
【００１８】
ＳＥＴ１５は通常ハイでＲＡＭＰ[Ｎ：０]１２の値が変化してからＸＯＲ−Ａ［０］０５〜ＸＯＲ−Ａ［Ｎ］０６の出力が確定した後でロウにして、次にＲＡＭＰ[Ｎ：０]１２が変化する前にハイに戻す。ゲート容量Ｃ［０］０３〜Ｃ［Ｎ］０４に保持されているデータとＲＡＭＰ[Ｎ：０]１２の値が等しくないときはＸＯＲ−Ａ［０］０５〜ＸＯＲ−Ａ［Ｎ］０６の１つ以上の出力がハイになり、ＳＥＴ１５の値に関わらずＮＯＲ０７の出力はロウのままである。等しいときはＸＯＲ−Ａ［０］０５〜ＸＯＲ−Ａ［Ｎ］０６の全ての出力がロウになるので、ＳＥＴ１５がロウになったタイミングでＮＯＲ０７の出力はハイになる。
【００１９】
図２のＲＥＳＥＴ波形で示すように１／２フィールドの開始でＲＥＳＥＴ１６をハイにしてＬＡＴＣＨ０８の出力ＱをロウしてからＲＥＳＥＴ１６をハイに戻す。ＮＯＲ０７の出力がハイになるとＬＡＴＣＨ０８の入力Ｓもハイになって、出力Ｑは次の１／２フィールドの開始までハイを保持する。図２の２と３の部分はＤＡＴＡ［Ｎ：０］１３とＲＡＭＰ［Ｎ：０］１２の値が等しくなったときにＬＡＴＣＨ０８の出力Ｑの１の部分がロウからハイに変化する状態を示していて、１／２フィールド毎に同じ動作を繰り返えす。この部分がＰＷＭ（パルス幅変調）の結果を表している。ＤＡＴＡ［Ｎ：０］１３が８ビットで値が２００の場合はデジタル値の比は２００／２５６になる。図２の１の波形は後半の１／２フィールドの開始でロウになり、３の部分でハイになってから１／２フィールドの終わりでロウになる。図２の１／２フィールドの時間を２５６とした場合、１の波形がロウの時間と１／２フィールドの時間の比も２００／２５６になり、デジタル値がパルスの幅（時間）に変換された様子が分かる。
【００２０】
ＬＡＴＣＨ０８の出力１は図２の１の波形で示すようにハイとロウの時間が同じにはならないが、ＡＬＴ１７を１／２フィールド毎にハイとロウにすることでＸＯＲ−Ｂ０９の出力ＰＩＸＥＬ１０は、図２のＰＩＸＥＬ波形のように１フィールド間のハイとロウの時間が等しくなる。ＰＩＸＥＬ１０は液晶の片側の電極で、もう一方の電極をＰＩＸＥＬ１０のハイとロウの電圧の中間にすることでＤＣバランスが保たれる。図１のＸＯＲ−Ａ［０］０５からＮビット目のＸＯＲ−Ａ［Ｎ］０６、ＮＯＲ０７、ＬＡＴＣＨ０８、ＸＯＲ−Ｂ０９はＣ−ＭＯＳロジック回路で形成されているため、消費電力は極めて少ない。
【実施例２】
【００２１】
図３は本発明の液晶表示装置に形成した液晶表示電極を駆動するための第２実施例の回路図である。第１実施例である図１の回路がＮ＋１ビット同時に比較を行ったの対して１ビットずつ比較する回路で、点線３７に囲まれた部分が液晶表示画素１つに対応する駆動回路である。映像データがビット０からビット７までの８ビットの場合の動作を説明する。
【００２２】
図３において、２１は０ビット目のＦＥＴでＦＥＴ［０］、２２は７ビット目のＦＥＴでＦＥＴ［７］である。図では省略されているが、０〜ＮのＮ＋１個のＦＥＴが形成されている。２３は０ビット目のゲート容量Ｃ［０］で、２４は７ビット目のゲート容量Ｃ［７］であり、前記各ＦＥＴに対応して形成されている。２５はデータセレクタ回路ＳＥＬ−Ａ、２６はデータセレクタ回路ＳＥＬ−Ｂである。２８はエクスクルーシブＯＲ回路ＸＯＲ−Ａ、３０はＡＮＤ回路ＡＮＤ、３１はラッチ回路ＬＡＴＣＨ−Ａ、３３はＮＯＲ回路ＮＯＲ、３４はラッチ回路ＬＡＴＣＨ−Ｂ、３５はエクスクルーシブＯＲ回路ＸＯＲ−Ｂ、３６は液晶表示電極ＰＩＸＥＬ、３７は液晶表示電極駆動回路、３８はＲＡＭＰ信号線ＲＡＭＰ［７：０］、３９はデータセレクト信号線ＳＥＬ［２：０］、４０はデータ線ＤＡＴＡ［７：０］、４１は液晶表示画素セレクト信号線Ｒ−ＳＥＬ、４２はセット信号線ＳＥＴ−Ａ、４３はりセット信号線ＲＥＳＥＴ−Ａ、４４はセット信号線ＳＥＴ−Ｂ、４５はりセット信号線ＲＥＳＥＴ−Ｂ、４６は反転信号線ＡＬＴである。
【００２３】
各ＦＥＴのゲートはＲ−ＳＥＬ４２、ドレインはＤＡＴＡ［７：０］４０、ソースはそれぞれに対応するゲート容量Ｃ及びＳＥＬ−Ａ２５に接続されている。ＸＯＲ−Ａ２８にはＳＥＬ−Ａ２５とＳＥＬ−Ｂ２６の出力入力される。ＡＮＤ３０にはＸＯＲ２８の出力とＳＥＴ−Ａ４１が接続され、出力はＬＡＴＣＨ−Ａ３１の入力Ｓに接続されている。ＬＡＴＣＨ−Ａ３１の入力ＲにＲＥＳＥＴ−Ａ４３が接続されている。ＮＯＲ３３にはＬＡＴＣＨ−Ａ３１の出力とＳＥＴ−Ｂ４４が接続されている。ＮＯＲ３３の出力はＬＡＴＣＨ−Ｂ３４の入力Ｓに接続され、ＬＡＴＣＨ−Ｂ３４の入力ＲにはＲＥＳＥＴ−Ｂ４５が接続されている。ＬＡＴＣＨ−Ｂ３４の出力とＡＬＴ４６はＸＯＲ−Ｂに接続されており、ＸＯＲ−Ｂ３５の出力はＰＩＸＥＬ３６に接続されている。ＳＥＬ［２：０］はデータセレクタ回路２５、２６に接続されている。
【００２４】
映像信号ＤＡＴＡ［７：０］４０のデータはＲ−ＳＥＬ４１によりＦＥＴ［０］２１〜ＦＥＴ［７］２２がオンしている間にＳＥＬ−Ａ２５のゲート容量Ｃ［０］２３〜Ｃ［７］２４に蓄積されて、ＦＥＴ［０］２１〜ＦＥＴ［７］２２がオフの時はハイまたはロウの値を保持している。１／２フィールドの開始からＲＡＭＰ［７：０］３８を０から２５５まで増やしていき、ＲＡＭＰ［７：０］３８の値が変化した後でゲート容量Ｃ［０］２３〜Ｃ［７］２４とＲＡＭＰ［７：０］３８の対応する１ビットのデータをＳＥＬ［２：０］３９の信号によりＳＥＬ−Ａ２５とＳＥＬ−Ｂ２６でそれぞれ選択してＸＯＲ−Ａ２８で比較する。
【００２５】
ビット０を比較する前にＲＥＳＥＴ−Ａ４３をハイにしてＬＡＴＣＨ−Ａ３１の出力Ｑにロウを保持させてからＲＥＳＥＴ−Ａ４３をロウに戻す。各ビットでＸＯＲ−Ａ２８の出力が確定した後でＡＮＤ３０の入力ＳＥＴ−Ａ４２をハイにするとＸＯＲ−Ａ２８の出力と同じ値がＬＡＴＣＨ−Ａ３１の入力Sに入り、その後ＳＥＴ−Ａ４２をロウに戻す。この動作をＤＡＴＡ［７：０］４０とＲＡＭＰ［７：０］３８の値を固定した状態でビット０からビット７まで８回繰り返す。
【００２６】
ＸＯＲ−Ａ２８の比較結果が一致しないビットがあるとＬＡＴＣＨ−Ａ３１の入力Ｓがハイになり出力ＱはＲＥＳＥＴ−Ａ４３がハイになるまでハイを保持する。全てのビットが一致した場合はＬＡＴＣＨ−Ａ３１の出力Ｑはロウのままである。８ビットの比較が終了したときＮＯＲ３３の入力ＳＥＴ−Ｂ４４をロウにするとＬＡＴＣＨ−Ｂ３４の入力SにＬＡＴＣＨ−Ａ３１の出力Ｑの反転信号が入力される。その後ＳＥＴ−Ｂ４４をハイに戻す。１／２フィールドの開始毎にＲＥＳＥＴ―Ｂ４５をハイにしてＬＡＴＣＨ−Ｂ３４の出力Ｑにロウを保持させてからＲＥＳＥＴ―Ｂ４５をロウにしておく。全てのビットが一致した場合はＬＡＴＣＨ−Ｂ３４の入力Sにハイが入力されるので、ＬＡＴＣＨ−Ｂ３４の出力Ｑは次の１／２フィールドの開始までハイを保持する。
【００２７】
ＤＡＴＡ［７：０］４０の値が２００の場合を例にとると、図２の２と３の位置でＲＡＭＰ［７：０］３８の値と等しくなり、ＸＯＲ−Ａ２８の出力は８回の比較で全てロウになる。ＬＡＴＣＨ−Ａ３１の入力Ｓにはロウが入力され続けるので出力Ｑはロウのままである。その後ＳＥＴ−Ｂ４４をロウにするとＬＡＴＣＨ−Ｂ３４の入力Ｓにハイが入力されて、出力Ｑは次の１／２フィールドの開始までハイを保持し続け図２の１の波形になる。
ＬＡＴＣＨ−Ｂ３４の出力Ｑは図２の１の波形で示すようにハイとロウの時間が同じにはならないが、ＡＬＴ４６を１／２フィールド毎にハイとロウにすることでＸＯＲ−Ｂ３５の出力ＰＩＸＥＬ３６は、図２のＰＩＸＥＬ波形のように１フィールド間のハイとロウの時間が等しくなる。ＰＩＸＥＬ３６は液晶の片側の電極で、もう一方の電極をＰＩＸＥＬ３６のハイとロウの電圧の中間にすることでＤＣバランスが保たれる。図３のＳＥＬ−Ａ２５、ＳＥＬ−Ｂ２６、ＸＯＲ−Ａ２８、ＡＮＤ３０、ＬＡＴＣＨ−Ａ３１、ＮＯＲ３３，ＬＡＴＣＨ−Ｂ３４、ＸＯＲ−Ｂ３５はＣ−ＭＯＳロジック回路で形成されているため、消費電力は極めて少ない。
【００２８】
本発明はデジタル映像信号をＰＷＭ（パルス幅変調）してパルスの幅により液晶をオン・オフさせて階調を表しているので、ＦＬＣ（強誘電性液晶）のように応答速度が速い液晶を使った液晶表示装置に特に適している。
【図面の簡単な説明】
【００２９】
【図１】本発明の液晶表示装置に形成した液晶表示電極を駆動するための回路
【図２】液晶表示画素１１を１フィールド分駆動する回路の動作を示す信号波形図
【図３】本発明の液晶表示装置に形成した液晶表示電極を駆動するための第２実施例の回路図
【符号の説明】
【００３０】
０１    ＦＥＴ［０］      ：０ビット目のＦＥＴ
０２    ＦＥＴ［Ｎ］      ：Ｎビット目のＦＥＴ
０３    Ｃ［０］          ：０ビット目のゲート容量
０４    Ｃ［Ｎ］          ：Ｎビット目のゲート容量
０５    ＸＯＲ−Ａ［０］  ：０ビット目のエクスクルーシブＯＲ回路
０６    ＸＯＲ−Ａ［Ｎ］  ：Ｎビット目のエクスクルーシブＯＲ回路
０７    ＮＯＲ            ：ＮＯＲ回路
０８    ＬＡＴＣＨ        ：ラッチ回路
０９    ＸＯＲ−Ｂ        ：エクスクルーシブＯＲ回路
１０    ＰＩＸＥＬ        ：液晶表示電極
１１                      ：液晶表示電極駆動回路
１２    ＲＡＭＰ［Ｎ：０］：ＲＡＭＰ信号線
１３    ＤＡＴＡ［Ｎ：０］：データ線
１４    Ｒ−ＳＥＬ        ：液晶表示画素セレクト信号線
１５    ＳＥＴ            ：セット信号線
１６    ＲＥＳＥＴ        ：リセット信号線
１７    ＡＬＴ            ：反転信号線
１                      ：ラッチ回路０８の出力信号線
２１    ＦＥＴ［０］      ：０ビット目のＦＥＴ
２２    ＦＥＴ［７］      ：７ビット目のＦＥＴ
２３    Ｃ［０］          ：０ビット目のゲート容量
２４    Ｃ［７］          ：７ビット目のゲート容量
２５    ＳＥＬ−Ａ        ：データセレクタ回路
２６    ＳＥＬ−Ｂ        ：データセレクタ回路
２８    ＸＯＲ−Ａ        ：エクスクルーシブＯＲ回路
３０    ＡＮＤ            ：ＡＮＤ回路
３１    ＬＡＴＣＨ−Ａ    ：ラッチ回路
３３    ＮＯＲ            ：ＮＯＲ回路
３４    ＬＡＴＣＨ−Ｂ    ：ラッチ回路
３５    ＸＯＲ−Ｂ        ：エクスクルーシブＯＲ回路
３６    ＰＩＸＥＬ        ：液晶表示電極
３７                      ：液晶表示電極駆動回路
３８    ＲＡＭＰ［７：０］：ＲＡＭＰ信号線
３９    ＳＥＬ［２：０］  ：データセレクト信号線
４０    ＤＡＴＡ［７：０］：データ線
４１    Ｒ−ＳＥＬ        ：液晶表示画素セレクト信号線
４２    ＳＥＴ−Ａ        ：セット信号線
４３    ＲＥＳＥＴ−Ａ    ：リセット信号線
４４    ＳＥＴ−Ｂ        ：セット信号線
４５    ＲＥＳＥＴ−Ｂ    ：リセット信号線
４６    ＡＬＴ            ：反転信号線
【図１】
2005202215.tif 000003
【図２】
2005202215.tif 000004
【図３】
2005202215.tif 000005