(57)【要約】【課題】  ディスターブの発生を抑制し高集積化容易な電圧印加により抵抗値が可逆的に変化する可変抵抗素子を備えた不揮発性半導体記憶装置を提供する。【解決手段】  メモリアレイ１を構成する各可変抵抗素子２２は、同一行の一方端同士を共通のワード線に接続し、同一列の他方端同士を共通のビット線に接続し、選択ワード線に第１ワード線電圧を、非選択ワード線に第２ワード線電圧を選択して印加し、選択ビット線に第１ビット線電圧を、非選択ビット線に第２ビット線電圧を選択して印加し、第１ワード線電圧と第１ビット線電圧の電圧差を可変抵抗素子の抵抗値を変化させる第１の電圧差以上とし、第１ワード線電圧と第２ビット線電圧の電圧差、第２ワード線電圧と第１ビット線電圧の電圧差、及び、第２ワード線電圧と第２ビット線電圧の電圧差の夫々を、可変抵抗素子の抵抗値を変化させない第２の電圧差以下となるように設定する。【選択図】  図４
2005032401.tif 000002
【特許請求の範囲】
【請求項１】
電圧印加により抵抗値が可逆的に変化する可変抵抗素子を備えてなるメモリセルを行方向及び列方向に夫々複数配列し、同一行の前記各メモリセルの一方端を共通のワード線に接続し、同一列の前記各メモリセルの他方端を共通のビット線に接続して構成されたメモリアレイと、
前記ワード線に各別に複数種のワード線電圧の１つを選択して印加可能に構成されたワード線電圧印加回路と、
前記ビット線に各別に複数種のビット線電圧の１つを選択して印加可能に構成されたビット線電圧印加回路を備えてなり、
前記ワード線電圧印加回路は、書き込みまたは消去動作時に、書き込みまたは消去対象の選択メモリセルに接続する選択ワード線に第１ワード線電圧を選択して印加し、前記選択ワード線以外の非選択ワード線に第２ワード線電圧を選択して印加し、
前記ビット線電圧印加回路は、書き込みまたは消去動作時に、書き込みまたは消去対象の選択メモリセルに接続する選択ビット線に第１ビット線電圧を選択して印加し、前記選択ビット線以外の非選択ビット線に第２ビット線電圧を選択して印加し、
前記第１ワード線電圧、前記第２ワード線電圧、前記第１ビット線電圧、及び、前記第２ビット線電圧は、書き込みまたは消去動作に応じた固有の電圧値を有し、前記第１ワード線電圧と前記第１ビット線電圧の電圧差が、前記可変抵抗素子の両端に印加された場合に抵抗値の変化が所定値を越える第１の電圧差以上となり、前記第１ワード線電圧と前記第２ビット線電圧の電圧差、前記第２ワード線電圧と前記第１ビット線電圧の電圧差、及び、前記第２ワード線電圧と前記第２ビット線電圧の電圧差の夫々が、前記可変抵抗素子の両端に印加された場合に抵抗値の変化が所定値を越えない第２の電圧差以下となるように設定されていることを特徴とすることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記ワード線電圧印加回路は、前記メモリアレイの書き込みまたは消去動作開始前に、前記メモリアレイの全ての前記ワード線に前記第２ワード線電圧を選択して印加し、
前記ビット線電圧印加回路は、前記メモリアレイの書き込みまたは消去動作開始前に、前記メモリアレイの全ての前記ビット線に前記第２ビット線電圧を選択して印加することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記可変抵抗素子は、第１閾値電圧以上の電圧を両端に印加すると抵抗値が所定値を超えて上昇し、第２閾値電圧以上の電圧を前記第１閾値電圧とは逆極性で両端に印加すると抵抗値が所定値を超えて降下する抵抗変化特性を有し、
前記第２の電圧差が、前記第１閾値電圧と前記第２閾値電圧の内の低い方の閾値電圧より低い値に設定されていることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記第２の閾値電圧は、前記第１の閾値電圧より低いことを特徴とする請求項３に記載の不揮発性半導体記憶装置。
【請求項５】
書き込み動作における前記第１ワード線電圧、前記第２ワード線電圧、前記第１ビット線電圧、及び、前記第２ビット線電圧は、前記第１ワード線電圧が前記第２ビット線電圧より高く、前記第２ビット線電圧が前記第２ワード線電圧以上で、前記第２ワード線電圧が前記第１ビット線電圧より高いことを特徴とする請求項１〜４の何れか１項に記載の不揮発性半導体記憶装置。
【請求項６】
消去動作における前記第１ワード線電圧、前記第２ワード線電圧、前記第１ビット線電圧、及び、前記第２ビット線電圧は、前記第１ワード線電圧が前記第２ビット線電圧より低く、前記第２ビット線電圧が前記第２ワード線電圧以下で、前記第２ワード線電圧が前記第１ビット線電圧より低いことを特徴とする請求項１〜４の何れか１項に記載の不揮発性半導体記憶装置。
【請求項７】
前記第１ワード線電圧と前記第２ビット線電圧の電圧差、前記第２ワード線電圧と前記第１ビット線電圧の電圧差、及び、前記第２ワード線電圧と前記第２ビット線電圧の電圧差の夫々が等しいことを特徴とする請求項５または６に記載の不揮発性半導体記憶装置。
【請求項８】
前記第１ワード線電圧と前記第２ビット線電圧の電圧差、及び、前記第２ワード線電圧と前記第１ビット線電圧の電圧差が、前記第２ワード線電圧と前記第２ビット線電圧の電圧差より大きいことを特徴とする請求項５または６に記載の不揮発性半導体記憶装置。
【請求項９】
前記可変抵抗素子の材料は、マンガンを含有するペロブスカイト構造の酸化物であることを特徴とする請求項１〜８の何れか１項に記載の不揮発性半導体記憶装置。
【請求項１０】
電圧印加により抵抗値が可逆的に変化する可変抵抗素子を備えてなるメモリセルを行方向及び列方向に夫々複数配列し、同一行の前記各メモリセルの一方端を共通のワード線に接続し、同一列の前記各メモリセルの他方端を共通のビット線に接続して構成されたメモリアレイを備えてなる不揮発性半導体記憶装置の書き込み方法であって、
第１ワード線電圧、第２ワード線電圧、第１ビット線電圧、及び、第２ビット線電圧を、前記第１ワード線電圧と前記第１ビット線電圧の電圧差が、前記可変抵抗素子の両端に印加された場合に抵抗値の変化が所定値を越える第１の電圧差以上となり、前記第１ワード線電圧と前記第２ビット線電圧の電圧差、前記第２ワード線電圧と前記第１ビット線電圧の電圧差、及び、前記第２ワード線電圧と前記第２ビット線電圧の電圧差の夫々が、前記可変抵抗素子の両端に印加された場合に抵抗値の変化が所定値を越えない第２の電圧差以下となるように、書き込み動作に応じた固有の電圧値に設定し、
書き込み動作時に、書き込み対象の選択メモリセルに接続する選択ワード線に前記第１ワード線電圧を選択して印加し、前記選択ワード線以外の非選択ワード線に前記第２ワード線電圧を選択して印加し、前記選択メモリセルに接続する選択ビット線に前記第１ビット線電圧を選択して印加し、前記選択ビット線以外の非選択ビット線に前記第２ビット線電圧を選択して印加することを特徴とする不揮発性半導体記憶装置の書き込み方法。
【請求項１１】
前記メモリアレイの書き込み動作開始前に、前記メモリアレイの全ての前記ワード線に前記第２ワード線電圧を選択して印加し、前記メモリアレイの全ての前記ビット線に前記第２ビット線電圧を選択して印加することを特徴とする請求項１０に記載の不揮発性半導体記憶装置の書き込み方法。
【請求項１２】
前記可変抵抗素子は、第１閾値電圧以上の電圧を両端に印加すると抵抗値が所定値を超えて上昇し、第２閾値電圧以上の電圧を前記第１閾値電圧とは逆極性で両端に印加すると抵抗値が所定値を超えて降下する抵抗変化特性を有し、
前記第２の電圧差が、前記第１閾値電圧と前記第２閾値電圧の内の低い方の閾値電圧より低い値に設定されていることを特徴とする請求項１０または１１に記載の不揮発性半導体記憶装置の書き込み方法。
【請求項１３】
前記第２の閾値電圧は、前記第１の閾値電圧より低いことを特徴とする請求項１２に記載の不揮発性半導体記憶装置の書き込み方法。
【請求項１４】
前記第１ワード線電圧、前記第２ワード線電圧、前記第１ビット線電圧、及び、前記第２ビット線電圧を、前記第１ワード線電圧が前記第２ビット線電圧より高く、前記第２ビット線電圧が前記第２ワード線電圧以上で、前記第２ワード線電圧が前記第１ビット線電圧より高くなるように設定することを特徴とする請求項１０〜１３の何れか１項に記載の不揮発性半導体記憶装置の書き込み方法。
【請求項１５】
前記第１ワード線電圧と前記第２ビット線電圧の電圧差、前記第２ワード線電圧と前記第１ビット線電圧の電圧差、及び、前記第２ワード線電圧と前記第２ビット線電圧の電圧差の夫々が等しいことを特徴とする請求項１４に記載の不揮発性半導体記憶装置の書き込み方法。
【請求項１６】
前記第１ワード線電圧と前記第２ビット線電圧の電圧差、及び、前記第２ワード線電圧と前記第１ビット線電圧の電圧差が、前記第２ワード線電圧と前記第２ビット線電圧の電圧差より大きいことを特徴とする請求項１４に記載の不揮発性半導体記憶装置の書き込み方法。
【請求項１７】
前記可変抵抗素子の材料は、マンガンを含有するペロブスカイト構造の酸化物であることを特徴とする請求項１０〜１６の何れか１項に記載の不揮発性半導体記憶装置の書き込み方法。
【請求項１８】
電圧印加により抵抗値が可逆的に変化する可変抵抗素子を備えてなるメモリセルを行方向及び列方向に夫々複数配列し、同一行の前記各メモリセルの一方端を共通のワード線に接続し、同一列の前記各メモリセルの他方端を共通のビット線に接続して構成されたメモリアレイを備えてなる不揮発性半導体記憶装置の消去方法であって、
第１ワード線電圧、第２ワード線電圧、第１ビット線電圧、及び、第２ビット線電圧を、前記第１ワード線電圧と前記第１ビット線電圧の電圧差が、前記可変抵抗素子の両端に印加された場合に抵抗値の変化が所定値を越える第１の電圧差以上となり、前記第１ワード線電圧と前記第２ビット線電圧の電圧差、前記第２ワード線電圧と前記第１ビット線電圧の電圧差、及び、前記第２ワード線電圧と前記第２ビット線電圧の電圧差の夫々が、前記可変抵抗素子の両端に印加された場合に抵抗値の変化が所定値を越えない第２の電圧差以下となるように、消去動作に応じた固有の電圧値に設定し、
消去動作時に、消去対象の選択メモリセルに接続する選択ワード線に前記第１ワード線電圧を選択して印加し、前記選択ワード線以外の非選択ワード線に前記第２ワード線電圧を選択して印加し、前記選択メモリセルに接続する選択ビット線に前記第１ビット線電圧を選択して印加し、前記選択ビット線以外の非選択ビット線に前記第２ビット線電圧を選択して印加することを特徴とする不揮発性半導体記憶装置の消去方法。
【請求項１９】
前記メモリアレイの消去動作開始前に、前記メモリアレイの全ての前記ワード線に前記第２ワード線電圧を選択して印加し、前記メモリアレイの全ての前記ビット線に前記第２ビット線電圧を選択して印加することを特徴とする請求項１８に記載の不揮発性半導体記憶装置の消去方法。
【請求項２０】
前記可変抵抗素子は、第１閾値電圧以上の電圧を両端に印加すると抵抗値が所定値を超えて上昇し、第２閾値電圧以上の電圧を前記第１閾値電圧とは逆極性で両端に印加すると抵抗値が所定値を超えて降下する抵抗変化特性を有し、
前記第２の電圧差が、前記第１閾値電圧と前記第２閾値電圧の内の低い方の閾値電圧より低い値に設定されていることを特徴とする請求項１８または１９に記載の不揮発性半導体記憶装置の消去方法。
【請求項２１】
前記第２の閾値電圧は、前記第１の閾値電圧より低いことを特徴とする請求項２０に記載の不揮発性半導体記憶装置の消去方法。
【請求項２２】
前記第１ワード線電圧、前記第２ワード線電圧、前記第１ビット線電圧、及び、前記第２ビット線電圧を、前記第１ワード線電圧が前記第２ビット線電圧より低く、前記第２ビット線電圧が前記第２ワード線電圧以下で、前記第２ワード線電圧が前記第１ビット線電圧より低くなるように設定することを特徴とする請求項１８〜２１の何れか１項に記載の不揮発性半導体記憶装置の消去方法。
【請求項２３】
前記第１ワード線電圧と前記第２ビット線電圧の電圧差、前記第２ワード線電圧と前記第１ビット線電圧の電圧差、及び、前記第２ワード線電圧と前記第２ビット線電圧の電圧差の夫々が等しいことを特徴とする請求項２２に記載の不揮発性半導体記憶装置の消去方法。
【請求項２４】
前記第１ワード線電圧と前記第２ビット線電圧の電圧差、及び、前記第２ワード線電圧と前記第１ビット線電圧の電圧差が、前記第２ワード線電圧と前記第２ビット線電圧の電圧差より大きいことを特徴とする請求項２２に記載の不揮発性半導体記憶装置の消去方法。
【請求項２５】
前記可変抵抗素子の材料は、マンガンを含有するペロブスカイト構造の酸化物であることを特徴とする請求項１８〜２４の何れか１項に記載の不揮発性半導体記憶装置の消去方法。
【請求項２６】
読み出し対象の選択メモリセルに接続された選択ビット線を選択して読み出しデータ線に接続するビット線選択回路と、前記読み出しデータ線の電位と基準電位との比較を行なう比較回路と、一方端が前記読み出しデータ線と接続し他方端に所定の固定電圧が印加される固定抵抗を含む読み出し回路を備えたことを特徴とする請求項１〜９の何れか１項に記載の不揮発性半導体記憶装置。
【請求項２７】
前記固定抵抗の抵抗値を、前記可変抵抗素子の低抵抗状態における抵抗値に設定し、
前記ワード線電圧印加回路は、読み出し動作時に、読み出し対象の選択メモリセルに接続する選択ワード線に第１ワード線電圧を選択して印加し、前記選択ワード線以外の非選択ワード線に第２ワード線電圧を選択して印加し、
前記ビット線電圧印加回路は、読み出し動作時に、前記メモリアレイの全ての前記ビット線に如何なる電圧も印加せず高インピーダンス状態とし、
前記第１ワード線電圧は、前記第２ワード線電圧との電圧差が前記第２の電圧差以下となるように設定され、前記第２ワード線電圧は、前記所定の固定電圧となるように設定されていることを特徴とする請求項２６に記載の不揮発性半導体記憶装置。
【請求項２８】
前記メモリアレイが、任意の１つを選択可能な複数のサブアレイから構成され、
前記ワード線電圧印加回路から前記ワード線電圧が、前記ビット線電圧印加回路から前記ビット線電圧が、選択された前記サブアレイの前記ワード線と前記ビット線に、夫々選択的に印加可能に構成されていることを特徴とする請求項１〜９及び請求項２６〜２７の何れか１項に記載の不揮発性半導体記憶装置。
【請求項２９】
前記サブアレイを選択するための信号をアドレス信号から生成することを特徴とする請求項２８に記載の不揮発性半導体記憶装置。
【請求項３０】
前記メモリアレイが、任意の１つを選択可能な複数のサブアレイから構成され、
選択された前記サブアレイの前記選択ワード線と前記選択ビット線に、前記第１ワード線電圧と前記第１ビット線電圧を、夫々選択的に印加することを特徴とする請求項１０〜１７の何れか１項に記載の不揮発性半導体記憶装置の書き込み方法。
【請求項３１】
選択された前記サブアレイに前記非選択ワード線が含まれる場合、選択された前記サブアレイの前記非選択ワード線に、前記第２ワード線電圧を選択的に印加し、
選択された前記サブアレイに前記非選択ビット線が含まれる場合、選択された前記サブアレイの前記非選択ビット線に、前記第２ビット線電圧を選択的に印加することを特徴とする請求項３０に記載の不揮発性半導体記憶装置の書き込み方法。
【請求項３２】
前記サブアレイを選択するための信号をアドレス信号から生成することを特徴とする請求項３０または３１に記載の不揮発性半導体記憶装置の書き込み方法。
【請求項３３】
前記メモリアレイが、任意の１つを選択可能な複数のサブアレイから構成され、
選択された前記サブアレイの前記選択ワード線と前記選択ビット線に、前記第１ワード線電圧と前記第１ビット線電圧を、夫々選択的に印加することを特徴とする請求項１８〜２５の何れか１項に記載の不揮発性半導体記憶装置の消去方法。
【請求項３４】
選択された前記サブアレイに前記非選択ワード線が含まれる場合、選択された前記サブアレイの前記非選択ワード線に、前記第２ワード線電圧を選択的に印加し、
選択された前記サブアレイに前記非選択ビット線が含まれる場合、選択された前記サブアレイの前記非選択ビット線に、前記第２ビット線電圧を選択的に印加することを特徴とする請求項３３に記載の不揮発性半導体記憶装置の消去方法。
【請求項３５】
前記サブアレイを選択するための信号をアドレス信号から生成することを特徴とする請求項３３または３４に記載の不揮発性半導体記憶装置の消去方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板上に電圧印加による電気抵抗の変化により情報を記憶する可変抵抗素子を備えてなる不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
巨大磁性抵抗(ＣＭＲ；Ｃｏｌｏｓｓａｌ  Ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ)で知られるペロブスカイト構造をもつ材料に電圧パルスを加えることによって、その抵抗値を室温で可逆的に変化させる手法が、下記の特許文献１に開示されており、電圧パルス印加により可逆的に抵抗値を一桁以上変化させることができる。この可変抵抗素子の書き込み特性の一例を図１に示す。図１から分かるように、書き込み電圧の大きさに依存して可変抵抗素子の抵抗値が変化する。所定の閾値電圧（Ｖｔｈ）以上の電圧を印加することにより抵抗値を変化させることができる。ここで、閾値電圧とは、抵抗変化する電圧の下限とする。この特性を利用した不揮発半導体記憶装置につき、本願の出願人より特許出願されており（特願２００２−１８５２３４号）、また、非特許文献１にその内容の一部が開示されている。
【０００３】
この従来技術において、メモリセルはセル選択素子と可変抵抗素子から成る。セル選択素子としてトランジスタを用いた従来技術のメモリセルを図２に示す。
【０００４】
図２に示したメモリセルにおける書き込み・消去を簡単に説明する。可変抵抗素子Ｒ１２に書き込みをする場合、ビット線Ｂ２に書き込み電圧を印加し、ビット線Ｂ１とソース線Ｓ１を接地し、ワード線Ｗ１に所定の電圧を１００ｎｓ程度印加することによりセル選択素子であるトランジスタＴ１２をオンさせ、可変抵抗素子Ｒ１２に書き込み電圧を印加し、可変抵抗素子Ｒ１２を書き込み状態とする。消去するときは、ソース線Ｓ１とビット線Ｂ１に消去電圧を印加し、ビット線Ｂ２を接地し、ワード線Ｗ１に所定の電圧を１００ｎｓ程度印加することによりトランジスタＴ１２をオンさせ、可変抵抗素子Ｒ１２に消去電圧を印加し、可変抵抗素子Ｒ１２を消去状態とする。このとき、可変抵抗素子Ｒ１２に印加される電圧の極性が、書き込み時と逆になっている。
【特許文献１】米国特許第６，２０４，１３９号明細書
【非特許文献１】Ｚｈｕａｎｇ，Ｈ．Ｈ．ほか、”Ｎｏｖｅｌ  Ｃｏｌｏｓｓａｌ  Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  Ｔｈｉｎ  Ｆｉｌｍ  Ｎｏｎｖｏｌａｔｉｌｅ  Ｒｅｓｉｓｔａｎｃｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ（ＲＲＡＭ）”，ＩＥＤＭ，論文番号７．５，２００２年１２月
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、図２に示したように、メモリセルが、トランジスタからなるセル選択素子と可変抵抗素子とで構成されている場合、トランジスタからなるセル選択素子を設けているため、書き込みまたは消去対象でない非選択メモリセルのディスターブ（誤書き込み、誤消去等）の問題は少ない。しかしながら、メモリセルにセル選択素子を設けるため、メモリセル面積が大きくなり、メモリセルの高集積化によりチップサイズが増大し、記憶容量の大容量化を阻害する要因となる。
【０００６】
本発明は、上記問題点に鑑みてなされたもので、その目的は、ディスターブの発生を抑制し高集積化容易な不揮発性半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、電圧印加により抵抗値が可逆的に変化する可変抵抗素子を備えてなるメモリセルを行方向及び列方向に夫々複数配列し、同一行の前記各メモリセルの一方端を共通のワード線に接続し、同一列の前記各メモリセルの他方端を共通のビット線に接続して構成されたメモリアレイと、前記ワード線に各別に複数種のワード線電圧の１つを選択して印加可能に構成されたワード線電圧印加回路と、前記ビット線に各別に複数種のビット線電圧の１つを選択して印加可能に構成されたビット線電圧印加回路を備えてなり、前記ワード線電圧印加回路が、書き込みまたは消去動作時に、書き込みまたは消去対象の選択メモリセルに接続する選択ワード線に第１ワード線電圧を選択して印加し、前記選択ワード線以外の非選択ワード線に第２ワード線電圧を選択して印加し、前記ビット線電圧印加回路が、書き込みまたは消去動作時に、書き込みまたは消去対象の選択メモリセルに接続する選択ビット線に第１ビット線電圧を選択して印加し、前記選択ビット線以外の非選択ビット線に第２ビット線電圧を選択して印加するように構成され、前記第１ワード線電圧、前記第２ワード線電圧、前記第１ビット線電圧、及び、前記第２ビット線電圧は、書き込みまたは消去動作に応じた固有の電圧値を有し、前記第１ワード線電圧と前記第１ビット線電圧の電圧差が、前記可変抵抗素子の両端に印加された場合に抵抗値の変化が所定値を越える第１の電圧差以上となり、前記第１ワード線電圧と前記第２ビット線電圧の電圧差、前記第２ワード線電圧と前記第１ビット線電圧の電圧差、及び、前記第２ワード線電圧と前記第２ビット線電圧の電圧差の夫々が、前記可変抵抗素子の両端に印加された場合に抵抗値の変化が所定値を越えない第２の電圧差以下となるように設定されていることを特徴とする。
【０００８】
このように、本発明に係る不揮発性半導体記憶装置によれば、メモリセルにセル選択素子を設けないため、メモリセル面積を小さくでき容易に高集積化が可能となると共に、全ての非選択メモリセルの両端に可変抵抗素子の抵抗値が変化しない電圧が印加されるため、非選択メモリセルに対してディスターブの発生する心配もない。
【０００９】
本発明に係る不揮発性半導体記憶装置は、更に、前記ワード線電圧印加回路は、前記メモリアレイの書き込みまたは消去動作開始前に、前記メモリアレイの全ての前記ワード線に前記第２ワード線電圧を選択して印加し、前記ビット線電圧印加回路は、前記メモリアレイの書き込みまたは消去動作開始前に、前記メモリアレイの全ての前記ビット線に前記第２ビット線電圧を選択して印加することを特徴とする。
【００１０】
このように、本発明に係る不揮発性半導体記憶装置によれば、書き込みまたは消去動作に移行する場合に、書き込みまたは消去対象の選択メモリセルに接続する選択ワード線と選択ビット線のみを夫々第１ワード線電圧と第２ビット線電圧に遷移せればよいので、その制御機構の簡単化が図れ、また、遷移時の低消費電力化も図れる。
【発明の効果】
【００１１】
以上詳細に説明したように、本発明に係る不揮発性半導体記憶装置及びその書き込み、消去方法によれば、可変抵抗素子の特性が、書き込み、消去の何れにおいても電圧印加に対して抵抗変化を起こす下限の閾値電圧が夫々存在し、書き込み時と消去時でこの閾値電圧が異なる特性を利用して、書き込み時の閾値電圧と消去時の閾値電圧の小さい方の閾値電圧をＶｔｈとし、非選択メモリセルについて、この閾値電圧Ｖｔｈ未満の電圧が可変抵抗素子の両端に印加されるため、ディスターブの問題が生じない。また、メモリセルにセル選択素子を設けないため、メモリセル面積を小さくでき容易に高集積化が可能となる。
【００１２】
更に、本発明に係る不揮発半導体記憶装置は、メモリアレイ部を複数のサブアレイに分割し、１つのサブアレイにのみアクセスすることにより消費電力を低減することも可能である。
【発明を実施するための最良の形態】
【００１３】
本発明に係る不揮発性半導体記憶装置（以下、適宜「本発明装置」という。）及びその書き込み方法と消去方法の一実施の形態につき、図面に基づいて説明する。
【００１４】
〈第１実施形態〉
図３は、本発明装置の第１実施形態における機能的な構成を示すブロック構成図である。図３に示すように、本発明装置１００は、メモリアレイ１、行デコーダ２、列デコーダ３、電圧発生回路４、読み出し回路５、ビット線電圧印加回路６、ワード線電圧印加回路７を備えて構成される。
【００１５】
図４は、図３におけるメモリアレイ１の構成を示す図である。ｄ本のワード線２０、ｅ本のビット線２１、ｄ×ｅ個のメモリセルが備えられている。各メモリセルは、ビット線とワード線とが交差する箇所に可変抵抗素子２２が備えられている。同一行の各メモリセルの可変抵抗素子２２の一方端を共通のワード線に接続し、同一列の各メモリセルの可変抵抗素子２２の他方端を共通のビット線に接続している。図４に示すように、各メモリセルは、セル選択素子を備えていないためセル選択素子を備えたメモリセルに比べてメモリセル面積が大幅に小さくできる。
【００１６】
可変抵抗素子２２は、電圧印加により電気抵抗が変化し、電圧印加解除後も、変化した電気抵抗が保持されることにより、その抵抗変化でデータの記憶が可能な不揮発性の記憶素子で、本発明装置１００では、可変抵抗素子２２の抵抗値が高抵抗状態か低抵抗状態かで２値データを記憶する。
【００１７】
また、可変抵抗素子２２は、マンガンを含有するペロブスカイト型結晶構造の酸化物で形成されているＣＭＲ（Ｃｏｌｏｓｓａｌ  Ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ）効果で知られる材料からなり、例えば、Ｐｒ１−ｘＣａｘＭｎＯ３、Ｌａ１−ｘＣａｘＭｎＯ３（ＰＣＭＯ）、または、Ｌａ１−ｘ―ｙＣａｘＰｂｙＭｎＯ３（但し、ｘ＜１、ｙ＜１、ｘ＋ｙ＜１）で表される何れかの物質、例えば、Ｐｒ０．７Ｃａ０．３ＭｎＯ３、Ｌａ０．６５Ｃａ０．３５ＭｎＯ３、Ｌａ０．６５Ｃａ０．１７５Ｐｂ０．１７５ＭｎＯ３等のマンガン酸化膜をＭＯＣＶＤ法、スピンコーティング法、レーザアブレーション、スパッタリング法等で成膜して作成されたものを用いる。
【００１８】
図５は、図３における行デコーダ２の構成を示す図である。ｍ本のアドレス信号ＡＡ１〜ＡＡｍを入力とし、ワード線へ接続される２のｍ乗本の出力Ｘ１〜Ｘ２ｍを備える。アドレス信号に応じて、図５に示すように、１本の出力にのみ「１」の信号を出力し、それ以外の出力は「０」となる。以下の説明において、ディジタル信号としての論理レベルは「０」または「１」のように示し、アナログ信号の電圧値１Ｖまたは０Ｖと区別する。
【００１９】
図６は、図３における列デコーダ３の構成を示す図である。ｎ本のアドレス信号ＡＢ１〜ＡＢｎを入力とし、ビット線へ接続される２のｎ乗本の出力Ｙ１〜Ｙ２ｎを備える。アドレス信号に応じて、図６に示すように、１本の出力にのみ「１」の信号を出力し、それ以外の出力は「０」となる。
【００２０】
図７は、図３における電圧発生回路４の構成を示す図である。抵抗を用いた分圧回路により、電圧値が、Ｖｗｒ（Ｖ）、２／３Ｖｗｒ（Ｖ）、１／３Ｖｗｒ（Ｖ）、０（Ｖ）の４つの基準電圧を出力する。前から順番に第１基準電圧、第２基準電圧、第３基準電圧、第４基準電圧と称する。第２基準電圧２／３Ｖｗｒと第３基準電圧１／３Ｖｗｒは、夫々、第１基準電圧Ｖｗｒの３分の２と３分の１の電圧値となっている。これらは、後述するように、ワード線電圧印加回路７の第１及び第２ワード線電圧、ビット線電圧印加回路６の第１及び第２ビット線電圧として使用される。ここで、第１基準電圧Ｖｗｒの電圧値は、可変抵抗素子の両端に印加された場合に抵抗値の変化が所定値を越える第１の電圧差以上に設定され、また、第３基準電圧１／３Ｖｗｒの電圧値は、可変抵抗素子の両端に印加された場合に抵抗値の変化が所定値を越えない第２の電圧差以下となるように設定されている。
【００２１】
図８は、図３における読み出し回路５の構成を示す図である。１本のビット線に現われる電圧を、トランジスタＴＲ１１〜ＴＲ１ｅ、ＴＲ２１〜ＴＲ２ｅによって選択して、読み出しデータ線３０を介して、コンパレータＣＰ１に入力し、参照電圧Ｖｒｅｆと比較することにより出力データＤｏｕｔを得る。
【００２２】
書き込み・読み出し切替信号ＷＲによって、書き込みと読み出し動作の切り替えを行う。書き込み・読み出し切替信号ＷＲが「０」のとき、読み出し動作となり、ＴＲ１１〜ＴＲ１ｅがオンする。また、列デコーダ出力Ｙ１〜Ｙｅにより、ＴＲ２１〜ＴＲ２ｅの内の１つのトランジスタがオンし、選択したセルに繋がるビット線と読み出しデータ線３０とが接続され、読み出しデータ線３０がコンパレータＣＰ１に接続される。更に、この読み出しデータ線３０には、一方の端子が固定電圧であるグランド電圧（０Ｖ）に固定された固定抵抗ＲＲが接続されている。この固定抵抗ＲＲの抵抗値をメモリセルの可変抵抗素子の低抵抗状態と同じ抵抗値であるＲＬに設定している。
【００２３】
図９は、図３におけるワード線電圧印加回路７の構成を示す図である。複数のワード線Ｗ１〜Ｗｄに各別に第１及び第２ワード線電圧ａｘ１，ａｘ２の何れかを選択して印加可能に構成され、第１及び第２ワード線電圧ａｘ１，ａｘ２として、書き込み動作時、消去動作時、読み出し動作時に応じて、電圧発生回路４が発生する４つの基準電圧Ｖｗｒ（Ｖ）、２／３Ｖｗｒ（Ｖ）、１／３Ｖｗｒ（Ｖ）、０（Ｖ）の中から選択して割り当てる。ワード線電圧印加回路７は、書き込み・消去動作時と読み出し動作時の電圧印加を兼ね、書き込み・読み出し切り替え信号ＷＲによって動作が切り替わる。
【００２４】
書き込み・読み出し切替信号ＷＲが「１」のとき書き込み・消去モードとなり、入力データＤｉｎによって異なる基準電圧が、第１及び第２ワード線電圧ａｘ１，ａｘ２として、表１に示す対応関係に基づいてマルチプレクサＭＸＸ０によって選択される。入力データＤｉｎが「１」のときが書き込みで、「０」のときが消去となる。プリチャージ電圧となる第２ワード線電圧ａｘ２か書き込み消去電圧となる第１ワード線電圧ａｘ１かの選択はマルチプレクサＭＸＸ１〜ＭＸＸｄによって行われる。書き込み消去制御信号ＷＲＥが「１」のとき、選択メモリセルが接続された１本の選択ワード線にのみ第１ワード線電圧ａｘ１が印加され、選択ワード線以外の全ての非選択ワード線に第２ワード線電圧ａｘ２が印加され、書き込み消去制御信号ＷＲＥが「０」のとき、全ワード線にプリチャージ電圧である第２ワード線電圧ａｘ２が印加される。
【００２５】
書き込み・読み出し切替信号ＷＲが「０」のときに読み出しモードとなり、読み出し電圧として第１ワード線電圧ａｘ１がマルチプレクサＭＸＸ０によって選択され、書き込み消去制御信号ＷＲＥが「１」のとき、選択メモリセルが接続された１本の選択ワード線にのみ読み出し電圧が印加され、選択ワード線以外の全ての非選択ワード線に第２ワード線電圧ａｘ２が印加される。ワード線Ｗ１〜Ｗｄへの電圧印加は行駆動制御信号ＰＸによって制御され、行駆動制御信号ＰＸが「０」のときは全ワード線が高インピーダンス状態になる。尚、下記の表１に、各動作時における、マルチプレクサＭＸＸ０によって選択される第１ワード線電圧ａｘ１、第２ワード線電圧ａｘ２と、４つの基準電圧Ｖｗｒ、２／３Ｖｗｒ、１／３Ｖｗｒ、０（Ｖ）との間の対応関係を示す。
【００２６】
【表１】
2005032401.tif 000003
【００２７】
図１０は、図３におけるビット線電圧印加回路６の構成を示す図である。複数のビット線Ｂ１〜Ｂｅに各別に第１及び第２ビット線電圧ａｙ１，ａｙ２の何れかを選択して印加可能に構成され、第１及び第２ビット線電圧ａｙ１，ａｙ２として、書き込み動作時と消去動作時に応じて、電圧発生回路４が発生する４つの基準電圧Ｖｗｒ（Ｖ）、２／３Ｖｗｒ（Ｖ）、１／３Ｖｗｒ（Ｖ）、０（Ｖ）の中から選択して割り当てる。ビット線電圧印加回路６は、書き込み動作と消去動作時にのみ電圧印加を行う構成となっている。
【００２８】
入力データＤｉｎによって異なる基準電圧が、第１及び第２ビット線電圧ａｙ１，ａｙ２として、表２に示す対応関係に基づいてマルチプレクサＭＸＹ０によって選択される。入力データＤｉｎが「１」のときが書き込みで、「０」のときが消去となる。プリチャージ電圧となる第２ビット線電圧ａｙ２か書き込み消去電圧となる第１ビット線電圧ａｙ１かの選択はマルチプレクサＭＸＹ１〜ＭＸＹｅによって行われる。書き込み消去制御信号ＷＲＥが「１」のとき、選択メモリセルが接続された選択ビット線にのみ第１ビット線電圧ａｙ１が印加され、選択ビット線以外の全ての非選択ビット線に第２ビット線電圧ａｙ２が印加され、書き込み消去制御信号ＷＲＥが「０」のとき、全ビット線にプリチャージ電圧である第２ビット線電圧ａｙ２が印加される。ビット線Ｂ１〜Ｂｅへの電圧印加は、列駆動制御信号ＰＹによって制御され、列駆動制御信号ＰＹが「０」のときは、全ビット線が高インピーダンス状態になる。読み出し時は、列駆動制御信号ＰＹは「０」となり、全ビット線は高インピーダンス状態になる。尚、下記の表２に、書き込み及び消去動作時における、マルチプレクサＭＸＹ０によって選択される第１ビット線電圧ａｙ１、第２ビット線電圧ａｙ２と、４つの基準電圧Ｖｗｒ、２／３Ｖｗｒ、１／３Ｖｗｒ、０（Ｖ）との間の対応関係を示す。
【００２９】
【表２】
2005032401.tif 000004
【００３０】
図１１に示す書き込み・消去・読み出し時のタイミングチャートに基づいて、書き込み、消去、読み出し動作を説明する。
【００３１】
Ｄｉｎ＝「１」のときに、書き込み・読み出し切替信号ＷＲを「１」として書き込みモードに入る。この段階でマルチプレクサＭＸＸ０の出力は、ａｘ１＝Ｖｗｒ、ａｘ２＝１／３Ｖｗｒが選択され、マルチプレクサＭＸＹ０の出力は、ａｙ１＝０（Ｖ）、ａｙ２＝２／３Ｖｗｒが選択される。書き込み消去制御信号ＷＲＥが「０」である間は、マルチプレクサＭＸＸ１〜ＭＸＸｄの出力は、第２ワード電圧ａｘ２すなわち１／３Ｖｗｒであり、マルチプレクサＭＸＹ１〜ＭＸＹｅの出力は、第２ビット線電圧ａｙ２すなわち２／３Ｖｗｒが選択される。次に、行駆動制御信号ＰＸを「１」とすると、ワード線Ｗ１〜Ｗｄが１／３Ｖｗｒにプリチャージされる。続いて、列駆動制御信号ＰＹを「１」として、ビット線Ｂ１〜Ｂｅを２／３Ｖｗｒにプリチャージする。次に、書き込み消去制御信号ＷＲＥを「１」とすることにより、書き込み対象の選択メモリセルに接続する選択ワード線に繋がる１つのマルチプレクサＭＸＸｉ（ｉ＝１〜ｄ）の出力が第１ワード線電圧ａｘ１すなわちＶＷＲとなり、選択ワード線以外の非選択ワード線に繋がる他の全てのマルチプレクサＭＸＸｊ（ｊ＝１〜ｄ、ｊ≠ｉ）の出力が第２ワード線電圧ａｘ２すなわち１／３Ｖｗｒのまま維持される。また、選択メモリセルに接続する選択ビット線に繋がる１つのマルチプレクサＭＸＹｋ（ｋ＝１〜ｅ）の出力が第１ビット線電圧ａｙ１すなわち０（Ｖ）となり、選択ビット線以外の非選択ビット線他の全てのマルチプレクサＭＸＹｌ（ｌ＝１〜ｅ、ｌ≠ｋ）の出力が第２ビット線電圧ａｙ２すなわち２／３Ｖｗｒのまま維持される。この結果、選択メモリセルの両端に電圧Ｖｗｒが印加され、書き込み動作が行われる。一方、全ての非選択メモリセルには、電圧１／３Ｖｗｒが印加されるものの、可変抵抗素子の抵抗値を変化させるには電圧値が十分に高くなくディスターブは生じない。その後、列駆動制御信号ＰＹを「０」に、続いて行駆動制御信号ＰＸを「０」として各電圧印加回路６，７をメモリアレイ１から切り離して書き込み動作を終了する。
【００３２】
Ｄｉｎ＝「０」のときに、書き込み・読み出し切替信号ＷＲを「１」として消去モードに入る。この段階でマルチプレクサＭＸＸ０の出力は、ａｘ１＝０（Ｖ）、ａｘ２＝２／３Ｖｗｒが選択され、マルチプレクサＭＸＹ０の出力は、ａｙ１＝Ｖｗｒ、ａｙ２＝１／３Ｖｗｒが選択される。書き込み消去制御信号ＷＲＥが０である間は、マルチプレクサＭＸＸ１〜ＭＸＸｄの出力は、第２ワード電圧ａｘ２すなわち２／３Ｖｗｒ、マルチプレクサＭＸＹ１〜ＭＸＹｅの出力は第２ビット線電圧ａｙ２すなわち１／３Ｖｗｒが選択される。次に、列駆動制御信号ＰＹを「１」とすると、ビット線Ｂ１〜Ｂｅが１／３Ｖｗｒにプリチャージされる。続いて、行駆動制御信号ＰＸを「１」として、ワード線Ｗ１〜Ｗｄを２／３Ｖｗｒにプリチャージする。次に、書き込み消去制御信号ＷＲＥを「１」とすることにより、消去対象の選択メモリセルに接続した選択ワード線に繋がる１つのマルチプレクサＭＸＸｉ（ｉ＝１〜ｄ）の出力が第１ワード線電圧ａｘ１すなわち０（Ｖ）、選択ワード線以外の非選択ワード線に繋がる他の全てのマルチプレクサＭＸＸｊ（ｊ＝１〜ｄ、ｊ≠ｉ）の出力が第２ワード線電圧ａｘ２すなわち２／３Ｖｗｒのまま維持される。また、選択メモリセルに接続する選択ビット線に繋がる１つのマルチプレクサＭＸＹｋ（ｋ＝１〜ｅ）の出力が第１ビット線電圧ａｙ１すなわちＶｗｒとなり、選択ビット線以外の非選択ビット線他の全てのマルチプレクサＭＸＹｌ（ｌ＝１〜ｅ、ｌ≠ｋ）の出力が第２ビット線電圧ａｙ２すなわち１／３Ｖｗｒのまま維持される。この結果、選択メモリセルの両端に電圧Ｖｗｒが印加され、消去動作が行われる。一方、全ての非選択メモリセルには、電圧１／３Ｖｗｒが印加されるものの、可変抵抗素子の抵抗値を変化させるには電圧値が十分に高くなくディスターブは生じない。その後、行駆動制御信号ＰＸを「０」に、続いて列駆動制御信号ＰＹを「０」として各電圧印加回路６，７をメモリアレイ１から切り離して消去動作を終了する。
【００３３】
尚、書き込み及び消去動作における、行駆動制御信号ＰＸと列駆動制御信号ＰＹの「１」及び「０」への遷移順序は、図１１に示す順序に限定されるものではない。行駆動制御信号ＰＸと列駆動制御信号ＰＹは、書き込み消去制御信号ＷＲＥが「１」の期間とその前後の期間で「１」となるように制御される。
【００３４】
書き込み・読み出し切替信号ＷＲを「０」とすると読み出しモードに入る。図８に示す読み出し回路５のトランジスタＴＲ１１〜ＴＲ１ｅがオン状態になり、読み出し対象の選択メモリセルに接続する１つのビット線Ｂｋ（ｋ＝１〜ｅ）に繋がったトランジスタＴＲ２ｋ（ｋ＝１〜ｅ）がオンして、読み出し回路４が選択メモリセルに接続されるとともに、マルチプレクサＭＸＸ０の出力は、ａｘ１＝１／３Ｖｗｒ、ａｘ２＝０（Ｖ）が選択される。書き込み消去制御信号ＷＲＥが「０」である間は、マルチプレクサＭＸＸ１〜ＭＸＸｄの出力は第２ワード電圧ａｘ２すなわち０（Ｖ）が選択される。続いて行駆動制御信号ＰＸを「１」として、ワード線Ｗ１〜Ｗｄの各電圧を第２ワード電圧ａｘ２すなわち０（Ｖ）とする。ここで書き込み消去制御信号ＷＲＥを「１」とすることにより、選択メモリセルに接続された選択ワード線に繋がる１つのマルチプレクサＭＸＸｉ（ｉ＝１〜ｄ）の出力は第１ワード電圧ａｘ１すなわち１／３Ｖｗｒが選択され、選択ワード線に印加される。選択メモリセルの抵抗状態（高抵抗または低抵抗）に依存した電圧が選択メモリセルに接続した選択ビット線Ｂｋ（ｋ＝１〜ｅ）に現れ、このビット線電圧がトランジスタＴＲ１ｋ、ＴＲ２ｋを通してコンパレータＣＰ１に入力され、参照電圧Ｖｒｅｆと比較されてデータ出力Ｄｏｕｔを得る。続いて、書き込み消去制御信号ＷＲＥを「０」、行駆動制御信号ＰＸを「０」として読み出し動作を終了する。
【００３５】
図１２は、本発明装置１００に用いる可変抵抗素子の電圧印加による抵抗値の変化特性を示したものである。実線は低抵抗状態（消去状態）から高抵抗状態（書き込み状態）への遷移特性を示し、破線は高抵抗状態から低抵抗状態への遷移特性を示す。書き込み時と消去時では印加電圧の極性が逆である。図１２に示すように、書き込み、消去ともに抵抗変化（抵抗値の変化が所定値を越える抵抗変化、つまり、実質的にその変化を読み出せない誤差程度の抵抗値の変化は無視する意味）の起こる下限の閾値電圧が存在し、書き込み時と消去時でこの閾値電圧は異なる。このことは、発明者らの実験によって今回はじめて明らかになったことである。書き込み時の抵抗変化が起きる閾値電圧を第１閾値電圧（Ｖｔｈｗ）、消去時の抵抗変化が起きる閾値電圧を第２閾値電圧（Ｖｔｈｒ）とし、両閾値電圧の絶対値の小さい方の閾値電圧をＶｔｈとすれば、Ｖｔｈ未満の電圧を印加したときは、書き込み消去にかかわらず抵抗状態が変化しないことは明らかである。上述のＰＣＭＯ等の可変抵抗材料がかかる抵抗値変化特性を呈する。本実施の形態では、第３基準電圧１／３Ｖｗｒの電圧値がＶｔｈ未満に設定されている。
【００３６】
次に、本発明装置１００と同じ可変抵抗素子を用いたメモリアレイの動作の一例を、２×２＝４ビットメモリセルアレイを用いて以下に具体的に説明する。
【００３７】
〈書き込み動作〉
図１３を用いて書き込み動作を説明する。可変抵抗素子Ｒ１２に書き込みをする場合、先ず、全てのワード線Ｗ１，Ｗ２に第３基準電圧１/３Ｖｗｒ、全てのビット線Ｂ１，Ｂ２に第２基準電圧２/３Ｖｗｒを印加する。ここで第３基準電圧１/３Ｖｗｒは閾値電圧Ｖｔｈ未満とする。このとき全てのメモリセル（可変抵抗素子）には閾値電圧Ｖｔｈ未満の電圧が印加されるため抵抗変化は起こらない。次に、選択メモリセルである可変抵抗素子Ｒ１２に繋がった選択ワード線Ｗ１に第１基準電圧Ｖｗｒ、選択ビット線Ｂ２に第４基準電圧０（Ｖ）を印加する。このとき、可変抵抗素子Ｒ１２の両端にはＶｗｒ（Ｖｔｈｗ＜Ｖｗｒ＜３Ｖｔｈを満たす）の書き込み電圧が印加されて書き込みが行われ、可変抵抗素子Ｒ１２は高抵抗状態となる。可変抵抗素子Ｒ１２以外の可変抵抗素子にはＶｔｈ未満の電圧が印加されるため、抵抗変化は生じない。図１２に示す抵抗変化特性によれば、Ｖｔｈ＝１Ｖであるから、第１基準電圧Ｖｗｒの上限は３Ｖとなる。
【００３８】
〈消去動作〉
図１４（ａ）を用いて消去動作を説明する。可変抵抗素子Ｒ１２を消去する場合、先ず、全てのワード線Ｗ１，Ｗ２に第２基準電圧２/３Ｖｗｒ、全てのビット線Ｂ１，Ｂ２に第３基準電圧１/３Ｖｗｒを印加する。ここで第３基準電圧１/３Ｖｗｒは閾値電圧Ｖｔｈ未満とする。このとき全てのメモリセル（可変抵抗素子）には閾値電圧Ｖｔｈ未満の電圧が印加されるため抵抗変化は起こらない。次に、選択メモリセルである可変抵抗素子Ｒ１２に繋がった選択ワード線Ｗ１に第４基準電圧０（Ｖ）、選択ビット線Ｂ２には第１基準電圧Ｖｗｒを印加する。このとき可変抵抗素子Ｒ１２の両端にはＶｗｒ（Ｖｔｈｒ＜Ｖｗｒ＜３Ｖｔｈを満たす）の消去電圧が印加されて消去が行われ、可変抵抗素子Ｒ１２は低抵抗状態となる。この消去電圧の極性は書き込み時と逆になっている。また、可変抵抗素子Ｒ１２以外の可変抵抗素子にはＶｔｈ未満の電圧が印加されるため、抵抗変化は生じない。図１２に示す特性によれば、Ｖｔｈ＝１Ｖであるから、Ｖｗｒの上限は３Ｖとなる。
【００３９】
尚、図１４（ｂ）に示すように、選択メモリセルの可変抵抗素子Ｒ１２に接続する選択ワード線Ｗ１と選択ビット線Ｂ２にのみ上記電圧を印加し、他の非選択ワード線Ｗ２と非選択ビット線Ｂ１をフローティング状態とした場合、ディスターブが起こってしまう場合がある。図１４（ｂ）において矢印で示すように、３つの非選択メモリセルの可変抵抗素子Ｒ１１、Ｒ２１、Ｒ２２が直列接続された部分に書き込み電圧Ｖｗｒが印加されるため、例えば、可変抵抗素子Ｒ１１とＲ２１が低抵抗状態、可変抵抗素子Ｒ２２が高抵抗状態だとするとＶｗｒのうち大部分が可変抵抗素子Ｒ２２に印加されてしまうため、可変抵抗素子Ｒ２２が消去されてしまう。
【００４０】
〈読み出し動作〉
図１５を用いて読み出し動作を説明する。可変抵抗素子Ｒ１２の抵抗状態を読み出す場合、選択ワード線Ｗ１に読み出し電圧ＶＲである第３基準電圧１/３Ｖｗｒを印加し、それ以外の非選択ワード線Ｗ２に固定電圧である０Ｖ（第４基準電圧と同じ）を印加する。読み出し電圧である第３基準電圧１/３Ｖｗｒは上述の如く閾値電圧Ｖｔｈ未満にする。これにより全ての可変抵抗素子にかかる電圧は閾値電圧Ｖｔｈ未満になり、読み出し電圧印加による可変抵抗素子の抵抗変化（ディスターブ）は起こらない。読み出し信号はビット線Ｂ２より読み出される。読み出しの際は、読み出す選択ビット線に、図８に示すトランジスタＴＲ１ｋ、ＴＲ２ｋ（図１５では表記を省略）を介して固定抵抗ＲＲを接続し、固定抵抗ＲＲの選択ビット線Ｂ２と反対側の端子に非選択ワード線Ｗ２に印加した固定電圧０Ｖ（第４基準電圧と同じ）を印加する。このときビット線Ｂ２に現われる電圧Ｖｏｕｔ２は、トランジスタＴＲ１ｋ、ＴＲ２ｋのオン抵抗を無視すると、下記の数１で表される。
【００４１】
【数１】
2005032401.tif 000005
【００４２】
ここで、可変抵抗素子の高抵抗状態の抵抗値をＲＨ、可変抵抗素子の低抵抗状態の抵抗値をＲＬ、高抵抗状態の抵抗値と低抵抗状態の抵抗値の比をｋ＝ＲＨ／ＲＬとし、固定抵抗ＲＲの抵抗値ＲＲを可変抵抗素子の低抵抗状態と同じ抵抗値であるＲＬとする。Ｖｏｕｔ２を可変抵抗素子Ｒ１２とＲ２２の抵抗値Ｒ１２，Ｒ１３の関数として、Ｖｏｕｔ２（Ｒ１２，Ｒ２２）と表すと、抵抗値Ｒ１２，Ｒ１３に応じて、数２及び表３に示すようになる。
【００４３】
【数２】
2005032401.tif 000006
【００４４】
【表３】
2005032401.tif 000007
【００４５】
図１２の特性によれば、ｋはおよそ１０であり、例えば読み出し電圧を１Ｖとした場合のＶｏｕｔ２を表４に示す。数２、表３及び表４より、数３に示す関係が成立する。
【００４６】
【表４】
2005032401.tif 000008
【００４７】
【数３】
2005032401.tif 000009
【００４８】
数３より、Ｖｏｕｔ２（ＲＬ，ＲＬ）とＶｏｕｔ２（ＲＨ，ＲＨ）の間に参照電圧Ｖｒｅｆを設定し、Ｖｏｕｔ２がＶｒｅｆより大きいか小さいかで、Ｒ１２の抵抗状態を判別することができる。
【００４９】
尚、上記説明では、２×２＝４ビットメモリセルアレイを用いたが、ここで、ワード線の本数をｄとすると、数２の第１式と第２式は、夫々数４に示すようになる。従って、数３に示す大小関係は維持され、理論上の読み出しは可能であるが、ワード線の本数ｄを増していくと、Ｖｏｕｔ２（ＲＬ，ＲＬ）とＶｏｕｔ２（ＲＨ，ＲＨ）の電圧値もその電圧差も減少していくため、読み出しマージンが低下するので、ワード線の本数ｄには動作マージンの制約から上限が存在することになる。
【００５０】
【数４】
2005032401.tif 000010
【００５１】
〈第２実施形態〉
第１実施形態においては、メモリアレイ１を構成するすべての可変抵抗素子２２に電圧が加わり、メモリセル全体に電流が流れてしまい、メモリアレイが大規模になると消費電力が増大してしまう。また、第１実施形態で述べたように、ワード線の数が多くなると、読み出し回路で書き込み状態と消去状態の判別が困難となってしまう。そこで、メモリアレイ１を分割して駆動するように構成したものを第２実施形態に示す。
【００５２】
図１６は、本発明装置２００の第２実施形態における機能的な構成を示すブロック構成図である。第２実施形態では、第１実施形態におけるメモリアレイ１を複数のサブアレイ２０１に分割し、サブアレイ２０１毎のアクセスを可能としている。図１６は、行アドレス８ビット、列アドレス８ビットの計１６ビットのアドレス信号を入力とする６４ｋビットメモリを構成する場合を一例として示している。
【００５３】
本発明装置２００において、第１実施形態と異なるのは、メモリアレイ１が複数のサブアレイ２０１からなっていることと、行デコーダ２（２０２，２０３）、列デコーダ３（２０４，２０５）が夫々上位３ビットデコーダ２０２，２０４と下位５ビットデコーダ２０３，２０５から構成されていることである。電圧発生回路４、読み出し回路５、ビット線電圧印加回路６、ワード線電圧印加回路７は第１実施形態と全く同じである。
【００５４】
サブアレイ２０１は、図１７に示すように３２本のワード線と３２本のビット線と、それらの交点に可変抵抗素子Ｒｉｊ（ｉ＝１〜８，ｊ＝１〜８）が電気的に接続されており、第１実施形態におけるメモリアレイ１においてｄ＝３２、ｅ＝３２とした場合に相当する。
【００５５】
８ビットの行アドレス信号ＡＡ１〜ＡＡ８は、上位３ビットであるＡＡ１〜ＡＡ３が、上位３ビット行デコーダ２０２に入力され、下位５ビットは、下位５ビット行デコーダ２０３に入力される。上位３ビット行デコーダ２０２は、図１８に示すように、３ビットのアドレス信号入力ＡＡ１〜ＡＡ３と、ＢＬＡ１〜ＢＬＡ８の出力を持つ。入力アドレスによって、図に示すようにＢＬＡ１〜ＢＬＡ８のうち１つだけ選択され「１」が出力され、それ以外は０が出力される。このＢＬＡ１〜ＢＬＡ８はサブアレイ２０１の選択に用いられる。下位５ビット行デコーダ２０３は、図１９に示すように、５ビットのアドレス信号入力ＡＡ４〜ＡＡ８と、Ｘ１〜Ｘ３２の出力を持つ。入力アドレスによって、図に示すようにＸ１〜Ｘ３２のうち１つだけ選択され「１」が出力され、それ以外は０が出力される。Ｘ１〜Ｘ３２は、ワード線電圧印加回路７に入力される。
【００５６】
８ビットの列アドレス信号ＡＢ１〜ＡＢ８は、上位３ビットであるＡＢ１〜ＡＢ３が、上位３ビット行デコーダ２０４に入力され、下位５ビットは、下位５ビット行デコーダ２０５に入力される。上位３ビット行デコーダ２０４は、図２０に示すように、３ビットのアドレス信号入力ＡＢ１〜ＡＢ３と、ＢＬＢ１〜ＢＬＢ８の出力を持つ。入力アドレスによって、図に示すようにＢＬＢ１〜ＢＬＢ８のうち１つだけ選択され「１」が出力され、それ以外は０が出力される。このＢＬＢ１〜ＢＬＢ８はサブアレイ２０１の選択に用いられる。下位５ビット行デコーダ２０５は、図２１に示すように、５ビットのアドレス信号入力ＡＢ４〜ＡＢ８と、Ｙ１〜Ｙ３２の出力を持つ。入力アドレスによって、図に示すようにＹ１〜Ｙ３２のうち１つだけ選択され「１」が出力され、それ以外は０が出力される。Ｙ１〜Ｙ３２は、ビット線電圧印加回路６に入力される。
【００５７】
図１６中のＳＷ２０６は、ワード線電圧印加回路７の出力を選択されたサブアレイ２０１のワード線Ｗ１〜Ｗ３２に伝達するためのワード線接続スイッチであり、図２２に示すように、サブアレイ選択信号Ｓｉｊ（ｉ＝１〜８，ｊ＝１〜８）が「１」のとき、ワード線電圧印加回路７の出力が選択されたサブアレイ２０１のワード線Ｗ１〜Ｗ３２に伝達される。
【００５８】
図１６中のＳＢ２０７は、ビット線電圧印加回路６の出力を選択されたサブアレイ２０１のビット線Ｂ１〜Ｂ３２に伝達するためのビット線接続スイッチであり、図２３に示すように、サブアレイ選択信号Ｓｉｊ（ｉ＝１〜８，ｊ＝１〜８）が「１」のとき、ビット線電圧印加回路６の出力が選択されたサブアレイ２０１のビット線Ｂ１〜Ｂ３２に伝達される。
【００５９】
ワード線接続スイッチＳＷ２０６、ビット線接続スイッチＳＢ２０７の入力であるサブアレイ選択信号Ｓｉｊ（ｉ＝１〜８，ｊ＝１〜８）は、上位３ビット行デコーダ２０２の出力ＢＬＡ１〜ＢＬＡ８と、上位３ビット列デコーダ２０４の出力ＢＬＢ１〜ＢＬＢ８から生成される。Ｓｉｊ（ｉ＝１〜８，ｊ＝１〜８）は、ＢＬＡｉ（ｉ＝１〜８）とＢＬＢｊ（ｊ＝１〜８）の論理積で与えられる。ＢＬＡ１〜ＢＬＡ８のうち「１」が出力されるのは１つだけであり、ＢＬＢ１〜ＢＬＢ８のうち「１」が出力されるのは１つだけであるので、８×８＝６４個のＳｉｊ（ｉ＝１〜８，ｊ＝１〜８）のうち１つだけが「１」となり、６４個のサブアレイＳＡＲＹｊｉ（ｉ＝１〜８，ｊ＝１〜８）のうち１つのサブアレイだけが選択されて、ワード線電圧印加回路７の出力及びビット線電圧印加回路６の出力が夫々選択された１つのサブアレイ２０１に伝達される。
【００６０】
サブアレイの選択以外の動作は上記第1実施形態と同じであるので、具体的なアドレス信号を設定して、書き込み時の動作のみ簡単に説明する。８ビットの行アドレス信号として、例えばＡＡ１〜ＡＡ８＝（１００１００００）、８ビットの列アドレス信号として、例えばＡＢ１〜ＡＢ８＝（０１００１０００）、書き込みデータとして、例えばＤｉｎ（＝「１」）が入力されたとする。ＡＡ１〜ＡＡ３＝（１００）は上位３ビット行デコーダ２０２に入力され、デコード出力ＢＬＡ１〜ＢＬＡ８＝（０１００００００）が出力される。同様に、ＡＢ１〜ＡＢ３＝（０１０）は上位３ビット列デコーダ２０４に入力され、デコード出力ＢＬＢ１〜ＢＬＢ８＝（００１０００００）を得る。よって、ＢＬＡ２とＢＬＢ３のみ「１」となり、それ以外は「０」となるので、サブアレイ選択信号Ｓｉｊ（ｉ＝１〜８、ｊ＝１〜８）のうち、ＢＬＡ２とＢＬＢ３をＡＮＤ回路の入力にもつＳ２３が「１」となる。結果として、サブアレイＳＡＲＹ２３に接続されたワード線接続スイッチＳＷ２０６とビット線接続スイッチＳＢ２０７のみがオンして、ＳＡＲＹ２３のワード線Ｗ１〜Ｗ３２とビット線Ｂ１〜Ｂ３２に夫々、ワード線電圧印加回路７の出力、ビット線電圧印加回路６の出力が伝達される準備が整う。また、ＡＡ４〜ＡＡ８＝（１００００）、ＡＢ４〜ＡＢ８＝（０１０００）であるので、下位５ビット行デコーダ２０３及び列デコーダ出力２０５は、Ｘ２＝１、Ｘｉ＝０（ｉ≠２）、Ｙ３＝１、Ｙｊ＝０（ｊ≠３）となる。従って、書き込みされるメモリセルは、サブアレイＳＡＲＹ２３の中のＲ２３となる。
【００６１】
この後、図１１のタイミングチャートに従い書き込み動作が行われる。Ｄｉｎ＝１であるので、書き込み・読み出し切替信号ＷＲを「１」として書き込みモードに入る。書き込み消去制御信号が「０」である間に、ワード線電圧印加回路７の出力としてワード線プリチャージ電圧１／３Ｖｗｒが、ビット線電圧印加回路６の出力としてビット線プリチャージ電圧２／３Ｖｗｒが準備される。次に行プリチャージ信号ＰＸを「１」として、ワード線プリチャージ電圧１／３ＶｗｒをサブアレイＳＡＲＹ２３のワード線Ｗ１〜Ｗ３２に印加する。次に列プリチャージ信号ＰＹを「１」として、２／３ＶｗｒをサブアレイＳＡＲＹ２３のビット線Ｂ１〜Ｂ３２に印加する。次に、書き込み読み出し制御信号ＷＲＥを「１」とすることにより、ワード線Ｗ２のみ印加電圧がＶｗｒに上げられ、ビット線Ｂ３のみ印加電圧が０に下げられる。結果としてＲ２３に書き込み電圧Ｖｗｒが印加され、書き込みが行われる。その後、ＷＲＥ＝「０」、ＰＹ＝「０」、ＰＸ＝「０」としてワード線電圧印加回路７とビット線電圧印加回路６をメモリアレイ１から切り離して書き込み動作を終了する。
【００６２】
次に、本発明装置１００の別実施の形態につき説明する。
【００６３】
〈１〉上記実施形態では、図７に示した電圧発生回路４は、第１基準電圧、第２基準電圧、第３基準電圧、第４基準電圧間の電圧差が１／３Ｖｗｒとなるように、第１基準電圧と第４基準電圧間の電圧差を３等分して、その中間電圧として、第２基準電圧、第３基準電圧を生成していた。この方法によれば、書き込み及び消去動作時において、第１ワード線電圧ａｘ１と第２ビット線電圧ａｙ２の電圧差、第２ワード線電圧ａｘ２と第１ビット線電圧ａｙ１の電圧差、及び、第２ワード線電圧ａｘ２と第２ビット線電圧ａｙ２の電圧差の夫々が等しくなり、全ての非選択メモリセルに等しく電圧１／３Ｖｗｒが印加されるため、どの非選択メモリセルも抵抗変化特性が同じであればディスターブに対して等しい電圧マージンを有することになり、対ディスターブ面では合理的な基準電圧の発生方法となっている。
【００６４】
これに対し、別実施の形態では、電圧発生回路４において、第１基準電圧、第２基準電圧、第３基準電圧、第４基準電圧間の大小関係と、隣接する基準電圧間の電圧差が閾値電圧Ｖｔｈ未満となり、第１基準電圧と第４基準電圧間の電圧差を可変抵抗素子の抵抗を変化させるに十分な電圧とする３つの条件を満足しながら、第２基準電圧と第３基準電圧の間の電圧差を、第１基準電圧と第２基準電圧の間の電圧差、及び、第３基準電圧と第４基準電圧の間の電圧差より小さくするようにしても構わない。つまり、図７に示した電圧発生回路４の直列に接続する３つの抵抗の中間の抵抗の抵抗値を他の２つの抵抗の抵抗値より相対的に低くする。これにより、書き込み及び消去動作時において、第１ワード線電圧ａｘ１と第２ビット線電圧ａｙ２の電圧差、及び、第２ワード線電圧ａｘ２と第１ビット線電圧ａｙ１の電圧差が、第２ワード線電圧ａｘ２と第２ビット線電圧ａｙ２の電圧差より大きくなる。つまり、上記実施の形態と異なり、全ての非選択メモリセルに等しく電圧１／３Ｖｗｒが印加されるのではなく、メモリアレイを構成するメモリセル数が多い場合に、非選択メモリセルの大部分を占める非選択ワード線と非選択ビット線の両方に接続する第１の非選択メモリセルに印加される電圧が、一方が選択ワード線または選択ビット線と接続する少数の第２非選択メモリセルに接続する電圧より低くなるため、非選択メモリセル全体を流れる電流を小さくすることができる。従って、本別実施の形態の電圧発生回路によれば、書き込み及び消去動作時の低消費電力化が一層図れることになる。
【００６５】
更に、上記の別実施の形態の特殊な形態として、上記３つの条件が満足されれば、第２基準電圧と第３基準電圧の間の電圧差を０Ｖ、つまり、第２基準電圧と第３基準電圧を同電圧としても構わない。
【００６６】
〈２〉上記実施の形態では、可変抵抗素子として、図１２に示すように、書き込み時の抵抗変化が起きる閾値電圧を第１閾値電圧（Ｖｔｈｗ）、消去時の抵抗変化が起きる閾値電圧を第２閾値電圧（Ｖｔｈｒ）が異なる特性のものを想定したが、仮に、第１閾値電圧（Ｖｔｈｗ）と第２閾値電圧（Ｖｔｈｒ）が同じとなる可変抵抗素子を用いた場合においても、それらの閾値電圧Ｖｔｈが０Ｖでなく、且つ、その閾値電圧の２倍〜３倍の電圧で、可変抵抗素子の抵抗値が変化する場合には、本発明装置１００の電圧発生回路４、ワード線電圧印加回路７、ビット線電圧印加回路６によって、選択ワード線、非選択ワード線、選択ビット線、非選択ビット線に夫々印加される第１ワード線電圧、第２ワード線電圧、第１ビット線電圧、第２ビット線電圧の電圧レベルを上記実施の形態と同様に選択することで、同様の効果を奏することができる。
【００６７】
〈３〉上記第２実施形態において、サブアレイ２０１を３２ビット×３２ビット構成としたが、これは一例であり、当該構成に限定されるものではない。よって、アドレス信号を分割してサブアレイ選択信号を生成する方法も３ビットと５ビットに限定されるものではない。更に、上記第２実施形態においては、６４ｋビットの容量としたが、これは一例でありこれに限定されるものではない。
【図面の簡単な説明】
【００６８】
【図１】可変抵抗素子の書き込み特性を示す図。
【図２】従来の選択素子にトランジスタを用いた可変抵抗素子を有するメモリセルとメモリアレイの構成を示す回路図。
【図３】本発明に係る不揮発性半導体記憶装置の一実施の形態の機能的なブロック構成を示す機能ブロック構成図。
【図４】本発明に係る不揮発性半導体記憶装置の一実施の形態におけるメモリセル及びメモリアレイの構成を示す回路図。
【図５】本発明に係る不揮発性半導体記憶装置の一実施の形態における行デコーダの構成及び行アドレス信号と行デコード出力の関係を説明する図。
【図６】本発明に係る不揮発性半導体記憶装置の一実施の形態における列デコーダの構成及び列アドレス信号と列デコード出力の関係を説明する図。
【図７】本発明に係る不揮発性半導体記憶装置の一実施の形態における電圧発生回路の一構成例を示す回路図。
【図８】本発明に係る不揮発性半導体記憶装置の一実施の形態における読み出し回路の一構成例を示す回路図。
【図９】本発明に係る不揮発性半導体記憶装置の一実施の形態におけるワード線電圧印加回路の一構成例を示す論理回路図。
【図１０】本発明に係る不揮発性半導体記憶装置の一実施の形態におけるビット線電圧印加回路の一構成例を示す論理回路図。
【図１１】本発明に係る不揮発性半導体記憶装置の書き込み、消去、読み出し動作における主要な信号波形を示すタイミングチャート図。
【図１２】本発明に係る不揮発性半導体記憶装置に用いる可変抵抗素子の、書き込み・消去電圧との抵抗値の関係の一例を示した特性図。
【図１３】本発明に係る不揮発性半導体記憶装置に用いる可変抵抗素子で構成される４ビットメモリセルの書き込み動作を説明する図。
【図１４】本発明に係る不揮発性半導体記憶装置に用いる可変抵抗素子で構成される４ビットメモリセルの消去動作を説明する図。
【図１５】本発明に係る不揮発性半導体記憶装置に用いる可変抵抗素子で構成される４ビットメモリセルの読み出し動作を説明する図。
【図１６】本発明に係る不揮発性半導体記憶装置の他の実施の形態の機能的なブロック構成を示す機能ブロック構成図。
【図１７】本発明に係る不揮発性半導体記憶装置の他の実施の形態におけるサブアレイの一構成例を示す回路図。
【図１８】本発明に係る不揮発性半導体記憶装置の他の実施の形態における上位３ビット行デコーダの構成及び行アドレス信号と行デコード出力の関係を説明する図。
【図１９】本発明に係る不揮発性半導体記憶装置の他の実施の形態における下位５ビット行デコーダの構成及び行アドレス信号と行デコード出力の関係を説明する図。
【図２０】本発明に係る不揮発性半導体記憶装置の他の実施の形態における上位３ビット列デコーダの構成及び列アドレス信号と列デコード出力の関係を説明する図。
【図２１】本発明に係る不揮発性半導体記憶装置の他の実施の形態における下位５ビット列デコーダの構成及び列アドレス信号と列デコード出力の関係を説明する図。
【図２２】本発明に係る不揮発性半導体記憶装置の他の実施の形態におけるワード線接続スイッチの一構成例を示す回路図。
【図２３】本発明に係る不揮発性半導体記憶装置の他の実施の形態におけるビット線接続スイッチの一構成例を示す回路図。
【符号の説明】
【００６９】
１００：本発明に係る不揮発性半導体記憶装置
１    ：メモリアレイ
２    ：行デコーダ
３    ：列デコーダ
４    ：電圧発生回路
５    ：読み出し回路
６    ：ビット線電圧印加回路６
７    ：ワード線電圧印加回路７
２０  ：ワード線
２１  ：ビット線
２２  ：可変抵抗素子
３０  ：読み出しデータ線
２００：本発明に係る不揮発性半導体記憶装置
２０１：サブアレイ
２０２：上位３ビット行デコーダ
２０３：下位５ビット行デコーダ
２０４：上位３ビット列デコーダ
２０５：下位５ビット列デコーダ
２０６：ワード線接続スイッチ
２０７：ビット線接続スイッチ
ａｘ１：第１ワード線電圧
ａｘ２：第２ワード線電圧
ａｙ１：第１ビット線電圧
ａｙ２：第２ビット線電圧
ＷＲ  ：書き込み・読み出し切替信号
ＷＲＥ：書き込み消去制御信号
ＰＸ  ：行駆動制御信号
ＰＹ  ：列駆動制御信号
ＡＡ１〜ＡＡｍ：行アドレス信号
ＡＢ１〜ＡＢｎ：列アドレス信号
ＢＬＡ１〜８：上位３ビット行デコーダ出力
ＢＬＢ１〜８：上位３ビット列デコーダ出力
Ｄｉｎ：入力データ信号
Ｄｏｕｔ：データ出力
Ｗ１〜Ｗｄ：ワード線
Ｂ１〜Ｂｅ：ビット線
Ｘ１〜Ｘ２ｍ：行デコーダ出力
Ｙ１〜Ｙ２ｎ：列デコーダ出力
Ｓｉｊ：サブアレイ選択信号
ＣＰ１：コンパレータ
Ｖｒｅｆ：参照電圧
【図１】
2005032401.tif 000011
【図２】
2005032401.tif 000012
【図３】
2005032401.tif 000013
【図４】
2005032401.tif 000014
【図５】
2005032401.tif 000015
【図６】
2005032401.tif 000016
【図７】
2005032401.tif 000017
【図８】
2005032401.tif 000018
【図９】
2005032401.tif 000019
【図１０】
2005032401.tif 000020
【図１１】
2005032401.tif 000021
【図１２】
2005032401.tif 000022
【図１３】
2005032401.tif 000023
【図１４】
2005032401.tif 000024
【図１５】
2005032401.tif 000025
【図１６】
2005032401.tif 000026
【図１７】
2005032401.tif 000027
【図１８】
2005032401.tif 000028
【図１９】
2005032401.tif 000029
【図２０】
2005032401.tif 000030
【図２１】
2005032401.tif 000031
【図２２】
2005032401.tif 000032
【図２３】
2005032401.tif 000033