(57)【要約】【課題】出力バッファの校正機能を有する半導体記憶装置において、その校正時間を短縮できる半導体記憶装置を提供する。【解決手段】電流駆動力を校正可能な出力バッファ３０は、駆動回路Ｄｒ０，Ｄｒ１を含む。駆動回路Ｄｒ０，Ｄｒ１に含まれる各ＰチャネルＭＯＳトランジスタは、同じサイズに設計され、各ＮチャネルＭＯＳトランジスタも、同じサイズに設計される。校正時、駆動回路Ｄｒ０は、外部のメモリコントローラから受ける設定信号φ２〜φ８に応じて電流駆動力が設定される。駆動回路Ｄｒ１は、校正中に図示されない制御回路から受ける制御信号φＨ，φＬに応じて出力バッファ３０の電流駆動力を変化させる。【選択図】        図２
2005032291.tif 000002
【特許請求の範囲】
【請求項１】
電流駆動力を校正可能な出力バッファと、
前記校正中、前記出力バッファの電流駆動力を変化させるための制御信号を前記出力バッファへ出力する制御回路とを備え、
前記出力バッファは、
外部から受ける設定に応じて電流駆動力が設定される第１の駆動回路と、
前記校正時、前記制御信号に応じて当該出力バッファの電流駆動力を所定レベルだけ増加させる第２の駆動回路とを含む、半導体記憶装置。
【請求項２】
前記校正時、
前記制御回路は、所定のタイミングで前記制御信号の論理レベルを切替え、
前記第２の駆動回路は、前記制御信号の論理レベルに応じて活性／不活性化され、前記活性時、当該出力バッファの電流駆動力を前記所定レベルだけ増加させる、請求項１に記載の半導体記憶装置。
【請求項３】
前記第１の駆動回路は、各々が出力ノードに接続され、かつ、各々が前記所定レベルの電流駆動力を有する複数の第１の出力ドライバからなり、
前記第２の駆動回路は、前記出力ノードに接続され、かつ、前記所定レベルの電流駆動力を有する第２の出力ドライバからなる、請求項２に記載の半導体記憶装置。
【請求項４】
電流駆動力を校正可能な複数の出力バッファを備え、
前記複数の出力バッファの少なくとも２つの出力バッファは、前記校正時、互いに異なる電流駆動力でそれぞれ対応する出力ノードにデータを出力する、半導体記憶装置。
【請求項５】
前記複数の出力バッファの各々は、外部から受ける設定に応じて前記電流駆動力が設定される第１の駆動回路を含み、
前記複数の出力バッファの少なくとも１つの出力バッファの各々は、前記校正時、前記電流駆動力を対応する所定レベルだけ増加させる第２の駆動回路をさらに含む、請求項４に記載の半導体記憶装置。
【請求項６】
前記校正時、前記複数の出力バッファの少なくとも１つの出力バッファにおける電流駆動力の変更を指示する制御信号を前記複数の出力バッファへ出力する制御回路をさらに備え、
前記複数の出力バッファの各々は、
外部から受ける設定に応じて前記電流駆動力が設定される第１の駆動回路と、
前記校正時、前記制御信号を受ける第２の駆動回路とを含み、
前記少なくとも１つの出力バッファの第２の駆動回路は、前記校正時、前記制御信号に応じて前記電流駆動力を対応する所定レベルだけ増加させる、請求項４に記載の半導体記憶装置。
【請求項７】
電流駆動力を校正可能な複数の出力バッファを備え、
前記校正時、
前記複数の出力バッファの第１の出力バッファは、対応する出力ノードへデータを出力し、
前記複数の出力バッファの第２の出力バッファは、前記データを反転した反転データを対応する出力ノードへ出力する、半導体記憶装置。
【請求項８】
前記校正時、
前記第１および第２の出力バッファは、外部から受ける設定に応じた第１の電流駆動力でそれぞれ前記データおよび前記反転データを出力し、
前記複数の出力バッファの第３および第４の出力バッファは、前記第１の電流駆動力を所定レベルだけ増加させた第２の電流駆動力でそれぞれ前記データおよび前記反転データを対応する出力ノードへ出力する、請求項７に記載の半導体記憶装置。
【請求項９】
前記校正は、前記出力バッファの電流駆動力を外部から調整するオフチップドライバインピーダンス調整モードにおいて実行される、請求項１から請求項８のいずれか１項に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、特に、電流駆動力を校正可能な出力バッファを備える半導体記憶装置に関する。
【０００２】
【従来の技術】
半導体記憶装置に対する高周波動作化の要求に伴って、外部クロックの立上がりエッジと立下がりエッジとに同期して外部とデータのやり取りを行なうダブルデータレートＳＤＲＡＭ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ  ＳＤＲＡＭ：以下、ＤＤＲ  ＳＤＲＡＭと称する。）が開発され、実用化されている。
【０００３】
ＤＤＲ  ＳＤＲＡＭにおいては、現在、ＤＤＲ−Ｉと呼ばれる第１世代型のＤＤＲ  ＳＤＲＡＭが主流であるが、近年、さらなる高周波動作化を実現するＤＤＲ−ＩＩと呼ばれる第２世代型のＤＤＲ  ＳＤＲＡＭが注目されている。このＤＤＲ−ＩＩにおいては、２サイクルを内部処理の１動作単位とした４ビットプリフェッチ動作が行なわれ、２ビットプリフェッチ動作を行なうＤＤＲ−Ｉよりさらに高周波の動作周波数（外部クロック周波数）に対応することができる。ＤＤＲ−ＩＩについては、「ＪＥＤＥＣ（Ｊｏｉｎｔ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｅｎｇｉｎｅｅｒｉｎｇ  Ｃｏｕｎｃｉｌ）」と呼ばれる米国の電子デバイス標準化機関においてその標準化が行なわれている（非特許文献１参照）。
【０００４】
このＤＤＲ−ＩＩに備えられる標準機能の１つとして、オフチップドライバインピーダンス調整機能（ＯＣＤ（Ｏｆｆ  Ｃｈｉｐ  Ｄｒｉｖｅｒ）Ｉｍｐｅｄａｎｃｅ  Ａｄｊｕｓｔｍｅｎｔ）がある（以下、「ＯＣＤインピーダンス調整機能」とも称する。）。ＯＣＤインピーダンス調整機能とは、プロセス変動や使用環境の変化による出力特性のばらつきを抑えるため、外部から出力バッファのサイズ（電流駆動力）を校正する機能である。
【０００５】
一方、特表２００１−５０８２２２号公報には、同期型半導体記憶装置における高速データ通信を目的として、入力信号における遷移に応答して出力バッファに含まれる複数の出力トランジスタを順次的にオンあるいはオフすることによって、出力ノードにおける信号のスルーレート修正に関する技術が記載されている（特許文献１参照）。
【０００６】
【特許文献１】
特表２００１−５０８２２２号公報
【０００７】
【非特許文献１】
“ディーディーアール−ＩＩ  エスディーラム  スペシフィケーション（ＤＤＲ−ＩＩ  ＳＤＲＡＭ  Ｓｐｅｃｉｆｉｃａｔｉｏｎ）”、［ｏｎｌｉｎｅ］、平成１４年４月、ＪＥＤＥＣ（Ｊｏｉｎｔ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｅｎｇｉｎｅｅｒｉｎｇ  Ｃｏｕｎｃｉｌ）、［平成１４年１１月２６日検索］、インターネット＜ＵＲＬ：Ｈｔｔｐ：／／ｊｅｄｅｃ：ｐａｓｓｍｅ＠ｊｅｄｅｃ．ｔｒａｎｓｍｅｔａ．ｃｏｍ／ｊｅｄｅｃ／ｄｄｒ２ａｃ／ｊｅｓｄ９０＿２００２０４０１．ｐｄｆ＞
【０００８】
【発明が解決しようとする課題】
上述した標準のＤＤＲ−ＩＩにおける出力バッファの校正は、次のようなシーケンスで行なわれる。まず、ＤＤＲ−ＩＩは、外部のメモリコントローラから受けるコマンドに従ってＨ（論理ハイ）レベルまたはＬ（論理ロー）レベルのデータを出力バッファからメモリコントローラへ出力する。メモリコントローラは、ＤＤＲ−ＩＩから出力データを受けると、その出力データに基づいて、出力バッファのサイズが適切な範囲内にあるか否かを判定する。
【０００９】
出力バッファのサイズが適切な範囲内にあるときは、出力バッファの校正は不要であるが、出力バッファのサイズが適切な範囲内になく、出力バッファの校正が必要であるとメモリコントローラが判断したときは、メモリコントローラは、ＤＤＲ−ＩＩへ出力バッファのサイズの変更を指示する。ＤＤＲ−ＩＩは、メモリコントローラから出力バッファのサイズの変更指示を受けると、その指示に応じて出力バッファのサイズを変更する。具体的には、メモリコントローラからの指示に応じて出力ノードに接続される出力ドライバの数が変更され、これによって出力バッファによる出力ノードの電流駆動力が変更される。
【００１０】
出力バッファのサイズが変更されると、ＤＤＲ−ＩＩは、再度、サイズ変更された出力バッファからメモリコントローラへデータを出力する。そして、メモリコントローラによって上記判定がなされ、出力バッファのサイズ変更が必要であると判断されたときは、再度、メモリコントローラからＤＤＲ−ＩＩへ出力バッファのサイズ変更が指示される。このように、出力バッファのサイズが所定の範囲内に収まるまで、上記動作が繰返し行なわれる。
【００１１】
この校正動作においては、ＤＤＲ−ＩＩからのデータ出力、メモリコントローラによる判定、メモリコントローラから出力バッファのサイズ変更指示、出力バッファのサイズ変更、ＤＤＲ−ＩＩからの再度のデータ出力、という一連のシーケンスが出力バッファの１サイズごとに逐一実行されるため、校正が完了するまで時間がかかる場合がある。すなわち、ＤＤＲ−ＩＩは、通常動作時においては、高周波動作化に対応できるものであるが、出力バッファの校正が行なわれる電源立上げ時や周囲環境の変化時などにおいては、その校正動作のために装置の立上がりに時間がかかる場合があるという問題があった。
【００１２】
一方、上述した特表２００１−５０８２２２号公報に記載された技術は、高速データ通信を実現するものとして有用であるが、上述したように、出力バッファの校正機能を有する半導体記憶装置においては、さらに、その校正に要する時間を短縮することが望まれている。
【００１３】
そこで、この発明は、かかる課題を解決するためになされたものであり、その目的は、出力バッファの校正機能を有する半導体記憶装置において、その校正時間を短縮できる半導体記憶装置を提供することである。
【００１４】
【課題を解決するための手段】
この発明によれば、半導体記憶装置は、電流駆動力を校正可能な出力バッファと、校正中、出力バッファの電流駆動力を変化させるための制御信号を出力バッファへ出力する制御回路とを備え、出力バッファは、外部から受ける設定に応じて電流駆動力が設定される第１の駆動回路と、校正時、制御信号に応じて当該出力バッファの電流駆動力を所定レベルだけ増加させる第２の駆動回路とを含む。
【００１５】
また、この発明によれば、半導体記憶装置は、電流駆動力を校正可能な複数の出力バッファを備え、複数の出力バッファの少なくとも２つの出力バッファは、校正時、互いに異なる電流駆動力でそれぞれ対応する出力ノードにデータを出力する。
【００１６】
また、この発明によれば、半導体記憶装置は、電流駆動力を校正可能な複数の出力バッファを備え、校正時、複数の出力バッファの第１の出力バッファは、対応する出力ノードへデータを出力し、複数の出力バッファの第２の出力バッファは、データを反転した反転データを対応する出力ノードへ出力する。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。
【００１８】
［実施の形態１］
図１は、この発明による半導体記憶装置の構成を概略的に示す全体ブロック図である。
【００１９】
図１を参照して、半導体記憶装置１０は、クロック端子１２と、制御信号端子１４と、アドレス端子１６と、データ入出力端子１８と、データストローブ信号入出力端子２０とを備える。また、半導体記憶装置１０は、クロックバッファ２２と、制御信号バッファ２４と、アドレスバッファ２６と、データＤＱ０〜ＤＱ７に関する入力バッファ２８および出力バッファ３０と、データストローブ信号ＤＱＳ，／ＤＱＳに関する入力バッファ３２および出力バッファ３４とを備える。さらに、半導体記憶装置１０は、リードアンプ＆Ｐ／Ｓ（パラレル／シリアル）変換回路３６と、Ｓ／Ｐ（シリアル／パラレル）変換回路＆ライトドライバ３８と、ＤＱＳ発生回路４０と、ＤＬＬ回路４１とを備える。また、さらに、半導体記憶装置１０は、制御回路４２と、ロウデコーダ４４と、コラムデコーダ４６と、プリアンプ＆ライトアンプ４８と、センスアンプ５０と、メモリセルアレイ５２とを備える。
【００２０】
クロック端子１２は、外部クロックｅｘｔ．ＣＬＫ、それに相補な外部クロックｅｘｔ．／ＣＬＫおよびクロックイネーブル信号ＣＫＥを受ける。制御信号端子１４は、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥおよびライトマスク信号ＤＭのコマンド制御信号を受ける。アドレス端子１６は、アドレス信号Ａｄｄおよびバンクアドレス信号ＢＡ０，ＢＡ１を受ける。
【００２１】
クロックバッファ２２は、外部クロックｅｘｔ．ＣＬＫ，ｅｘｔ．／ＣＬＫおよびクロックイネーブル信号ＣＫＥを受けて内部クロックＣＬＫを発生し、その発生した内部クロックＣＬＫを制御信号バッファ２４、アドレスバッファ２６および制御回路４２へ出力する。
【００２２】
制御信号バッファ２４は、クロックバッファ２２から受ける内部クロックＣＬＫに同期して、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥおよびライトマスク信号ＤＭを取込んでラッチし、それぞれに対応する各内部制御信号を制御回路４２へ出力する。
【００２３】
また、制御信号バッファ２４は、モードレジスタを含む（図示せず）。モードレジスタは、当該半導体記憶装置１０における各動作モードに対応する設定パラメータを記憶する。すなわち、外部からモードレジスタコマンド（以下、「ＭＲＳコマンド」とも称する。）または拡張モードレジスタコマンド（以下、「ＥＭＲＳコマンド」とも称する。）を受けると、そのコマンドと同時にアドレス端子１６から入力される設定パラメータがモードレジスタにセットされる。後述するように、出力バッファ３０のサイズを校正するＯＣＤインピーダンス調整機能についての設定パラメータは、ＥＭＲＳコマンドによって外部のメモリコントローラからモードレジスタに設定される。
【００２４】
アドレスバッファ２６は、クロックバッファ２２から受ける内部クロックＣＬＫに同期して、アドレス信号Ａｄｄとバンクアドレス信号ＢＡ０，ＢＡ１とを取込んでラッチし、内部アドレス信号を発生してロウデコーダ４４、コラムデコーダ４６、および制御信号バッファ２４へ出力する。
【００２５】
データ入出力端子１８は、半導体記憶装置１０において読み書きされるデータを外部とやり取りする。データ入出力端子１８は、データ書込時は外部からデータＤＱｊ（ｊは０〜７の自然数）を受け、データ読出時はデータＤＱｊを外部へ出力する。データストローブ信号入出力端子２０は、データ書込時は外部から受けるデータＤＱｊのタイミングエッジと一致もしくは同期するデータストローブ信号ＤＱＳ，／ＤＱＳを外部から受け、データ読出時は外部へ出力されるデータＤＱｊのタイミングエッジと一致もしくは同期するデータストローブ信号ＤＱＳ，／ＤＱＳを外部へ出力する。
【００２６】
入力バッファ２８は、入力バッファ３２がデータストローブ信号入出力端子２０を介して外部から受けるデータストローブ信号ＤＱＳ，／ＤＱＳに同期して、データ入出力端子１８が外部から受けたデータＤＱｊを受ける。
【００２７】
出力バッファ３０は、ＤＬＬ回路４１によって生成されるＤＬＬクロックに同期して動作し、データＤＱｊをデータ入出力端子１８へ半サイクル毎に出力する。出力バッファ３０は、ＯＣＤインピーダンス調整機能に基づいて、外部のメモリコントローラからそのサイズが校正される。
【００２８】
すなわち、半導体記憶装置１０は、ＥＭＲＳコマンドによって所定の出力テストパターンによるデータ出力が指示されると、校正モードに入り、出力バッファ３０は、その指示された出力テストパターンでデータを出力する。外部のメモリコントローラによって出力バッファ３０のサイズ校正が必要であると判断され、ＥＭＲＳコマンドによって出力バッファ３０のサイズ校正が指示されると、半導体記憶装置１０は、調整モードに入り、出力バッファ３０は、メモリコントローラから受ける設定信号に応じてその電流駆動力を変更する。
【００２９】
ここで、この出力バッファ３０は、データを出力する際、メモリコントローラから設定される電流駆動力でデータを出力するほか、さらにその設定に対して所定レベルだけ大きい電流駆動力でデータを出力することができる。すなわち、複数レベルの電流駆動力による出力データをトグルして出力することができる。この出力バッファ３０については、後ほど詳しく説明する。
【００３０】
出力バッファ３４は、出力バッファ３０とともにＤＬＬクロックに同期して動作し、ＤＱＳ発生回路４０が発生するデータストローブ信号ＤＱＳ，／ＤＱＳをデータストローブ信号入出力端子２０へ出力する。
【００３１】
リードアンプ＆Ｐ／Ｓ変換回路３６は、データ読出時において、プリアンプ＆ライトアンプ４８から受ける読出データを増幅し、各データＤＱｊとして一度に読出された４ビット分のデータを順序付けして出力バッファ３０へ出力する。Ｓ／Ｐ変換回路＆ライトドライバ３８は、データ書込時において、半サイクル毎に１ビットずつ入力バッファ２８から受ける各データＤＱｊを２サイクル毎に４ビット並列にプリアンプ＆ライトアンプ４８へ出力する。
【００３２】
制御回路４２は、制御信号バッファ２４から受ける内部制御信号に基づいて内部制御コマンドを発生する。そして、制御回路４２は、発生した内部制御コマンドをロウデコーダ４４、コラムデコーダ４６およびプリアンプ＆ライトアンプ４８に出力し、これらの各回路の動作を制御する。これによって、メモリセルアレイ５２に対するデータＤＱｊの読み書きが行なわれる。
【００３３】
また、制御回路４２は、出力バッファ３０の校正時、外部から受ける設定信号に基づいて出力バッファ３０がデータを出力中に、出力バッファ３０の電流駆動力変化させるための制御信号φＨ，φＬを出力バッファ３０へ出力する。
【００３４】
データを記憶するメモリセルアレイ５２は、各々が独立して動作が可能な４つのバンクからなり、センスアンプ５０を介してデータの読み書きが行なわれる。
【００３５】
ＤＬＬ回路４１は、出力バッファ３０から出力されるデータＤＱｊが、外部クロックｅｘｔ．ＣＬＫ，ｅｘｔ．／ＣＬＫおよび出力バッファ３４から出力されるデータストローブ信号ＤＱＳとそれぞれ所定のタイミング差以内で出力されるように、各回路動作および信号伝搬の遅延を考慮して外部クロックのエッジに対して適当な時間だけ戻されたＤＬＬクロックを生成する。
【００３６】
この半導体記憶装置１０は、４ビットプリフェッチ動作を行なう。すなわち、半導体記憶装置１０は、データ書込時においては、データストローブ信号の立上がりおよび立下がりに同期して半サイクル毎に８ビットのデータ（ＤＱ０〜ＤＱ７）を取込み、半サイクル４回分すなわち２サイクル分の４×８ビットのデータを２サイクル毎にメモリセルアレイ５２に書込む。
【００３７】
また、データ読出時においては、４×８ビットのデータが２サイクル毎にメモリセルアレイ５２から読出され、データストローブ信号の立上がりおよび立下がりに同期して半サイクル毎に８ビットずつ外部へ出力される。
【００３８】
図２は、図１に示した出力バッファ３０の構成を示す回路図である。ここで、出力バッファは、データＤＱｊごとに設けられ、図２では、ｊ番目のデータに対応する出力バッファ３０．ｊが示されており、その他のデータに対応する出力バッファも同様の回路構成からなる。
【００３９】
図２を参照して、出力バッファ３０．ｊは、駆動回路Ｄｒ０，Ｄｒ１と、インバータＩｖ２と、ＮＡＮＤゲートＧ２と、ＮＯＲゲートＧ４とを含む。駆動回路Ｄｒ０は、ＰチャネルＭＯＳトランジスタＰ０〜Ｐ４と、ＮチャネルＭＯＳトランジスタＮ０〜Ｎ４と、スイッチＳ２〜Ｓ８とからなる。駆動回路Ｄｒ１は、ＰチャネルＭＯＳトランジスタＰ５と、ＮチャネルＭＯＳトランジスタＮ５とからなる。ＰチャネルＭＯＳトランジスタＰ０〜Ｐ５は、いずれも同じサイズに設計され、ＮチャネルＭＯＳトランジスタＮ０〜Ｎ５も、いずれも同じサイズに設計される。
【００４０】
ＮＡＮＤゲートＧ２は、出力許可信号ＯＥおよび内部データＤａｔａの論理積を演算し、その演算結果を反転した信号を出力する。ここで、出力許可信号ＯＥは、図１に示すように、データ入出力端子１８が入力バッファ２８および出力バッファ３０によって共用されているところ、出力バッファ３０からデータの出力が許可されているときにＨレベルとなる信号である。インバータＩｖ２は、出力許可信号ＯＥを反転した信号を出力する。ＮＯＲゲートＧ４は、内部データＤａｔａおよびインバータＩｖ２からの出力信号の論理和を演算し、その演算結果を反転した信号を出力する。
【００４１】
ＰチャネルＭＯＳトランジスタＰ０は、電源ノードＶＤＤと出力ノードＴ０との間に接続され、ＮＡＮＤゲートＧ２からの出力信号をゲートに受ける。ＮチャネルＭＯＳトランジスタＮ０は、出力ノードＴ０と接地ノードＶＳＳとの間に接続され、ＮＯＲゲートＧ４からの出力信号をゲートに受ける。
【００４２】
ＰチャネルＭＯＳトランジスタＰ２，Ｐ４は、電源ノードＶＤＤと出力ノードＴ０との間に接続され、それぞれスイッチＳ２，Ｓ６からの出力信号をゲートに受ける。ＮチャネルＭＯＳトランジスタＮ２，Ｎ４は、出力ノードＴ０と接地ノードＶＳＳとの間に接続され、それぞれスイッチＳ４，Ｓ８からの出力信号をゲートに受ける。
【００４３】
スイッチＳ２，Ｓ６は、上述したＯＣＤインピーダンス調整機能の調整モード時、図示されない外部のメモリコントローラによって設定される設定信号φ２，φ６に応じてそのスイッチを切換え、電源ノードＶＤＤおよびＮＡＮＤゲートＧ２の出力ノードのいずれかを対応するＰチャネルＭＯＳトランジスタのゲートと接続する。スイッチＳ４，Ｓ８は、上記調整モード時、上記メモリコントローラによって設定される設定信号φ４，φ８に応じてそのスイッチを切換え、接地ノードＶＳＳおよびＮＯＲゲートＧ４の出力ノードのいずれかを対応するＮチャネルＭＯＳトランジスタのゲートと接続する。
【００４４】
ＰチャネルＭＯＳトランジスタＰ５は、電源ノードＶＤＤと出力ノードＴ０との間に接続され、制御回路４２から出力される制御信号φＨをゲートに受ける。ＮチャネルＭＯＳトランジスタＮ５は、出力ノードＴ０と接地ノードＶＳＳとの間に接続され、制御回路４２から出力される制御信号φＬをゲートに受ける。
【００４５】
ＰチャネルＭＯＳトランジスタＰ５は、制御信号φＨの電圧レベルに応じて出力バッファ３０．ｊによる出力ノードＴ０のプルアップ能力を増加させる。一方、ＮチャネルＭＯＳトランジスタＮ５は、制御信号φＬの電圧レベルに応じて出力バッファ３０．ｊによる出力ノードＴ０のプルダウン能力を増加させる。
【００４６】
図３は、図２に示した制御回路４２の制御信号φＨ，φＬに関する部分の構成を示す回路図である。
【００４７】
図３を参照して、制御回路４２は、ＮＡＮＤゲートＧ６と、インバータＩｖ４と、ＮＯＲゲートＧ８とを含む。ＮＡＮＤゲートＧ６は、設定信号φＯＣＤＨおよび交流信号ＡＣの論理積を演算し、その演算結果を反転した信号を制御信号φＨとして出力する。インバータＩｖ４は、設定信号φＯＣＤＬを反転した信号を出力する。ＮＯＲゲートＧ８は、交流信号ＡＣおよびインバータＩｖ４からの出力信号の論理和を演算し、その演算結果を反転した信号を出力する。
【００４８】
設定信号φＯＣＤＨ，φＯＣＤＬは、図示されない外部のメモリコントローラから校正時に設定される信号であって、メモリコントローラから出力テストパターンとしてＨレベルのデータ出力が要求されるとき、設定信号φＯＣＤＨ，φＯＣＤＬは、それぞれＨレベル，Ｌレベルで設定される。一方、メモリコントローラから出力テストパターンとしてＬレベルのデータ出力が要求されるとき、設定信号φＯＣＤＨ，φＯＣＤＬは、それぞれＬレベル，Ｈレベルで設定される。また、交流信号ＡＣは、外部入力または内部発生される交流電圧の信号であって、この交流信号ＡＣの電圧レベルによって制御信号φＨまたはφＬの論理レベルが切替わる。
【００４９】
設定信号φＯＣＤＨがＨレベルのとき、交流信号ＡＣがＨレベル，Ｌレベルと切替わるのに応じて制御信号φＨがＬレベル，Ｈレベルと切替わる。なお、設定信号φＯＣＤＨがＨレベルのとき、設定信号φＯＣＤＬはＬレベルであり、制御信号φＬは、交流信号ＡＣに拘わらず、制御信号φＬはＬレベルとなる。
【００５０】
一方、設定信号φＯＣＤＬがＨレベルのとき、交流信号ＡＣがＨレベル，Ｌレベルと切替わるのに応じて制御信号φＬがＬレベル，Ｈレベルと切替わる。なお、設定信号φＯＣＤＬがＨレベルのとき、設定信号φＯＣＤＨはＬレベルであり、制御信号φＨは、交流信号ＡＣに拘わらず、制御信号φＬはＨレベルとなる。
【００５１】
再び図２を参照して、この出力バッファ３０．ｊにおいては、出力許可信号ＯＥがＨレベルであって内部データＤａｔａがＨレベルのとき、ＮＡＮＤゲートＧ２およびＮＯＲゲートＧ４からいずれもＬレベルの信号が出力される。したがって、駆動回路Ｄｒ０において、対応するスイッチによってＮＡＮＤゲートＧ２の出力ノードにゲートが接続されているＰチャネルＭＯＳトランジスタがＯＮし、そのＯＮされたＰチャネルＭＯＳトランジスタの数に応じた電流駆動力で出力ノードＴ０の電位がＨレベルにプルアップされる。
【００５２】
一方、出力許可信号ＯＥがＨレベルであって内部データＤａｔａがＬレベルのとき、ＮＡＮＤゲートＧ２およびＮＯＲゲートＧ４からいずれもＨレベルの信号が出力される。したがって、駆動回路Ｄｒ０において、対応するスイッチによってＮＯＲゲートＧ４の出力ノードにゲートが接続されているＮチャネルＭＯＳトランジスタがＯＮし、そのＯＮされたＮチャネルＭＯＳトランジスタの数に応じた電流駆動力で出力ノードＴ０の電位がＬレベルにプルダウンされる。
【００５３】
なお、出力許可信号ＯＥがＬレベルのときは、ＮＡＮＤゲートＧ２およびＮＯＲゲートＧ４の出力信号は、内部データＤａｔａの論理レベルに拘わらずそれぞれＨレベル，Ｌレベルとなる。したがって、駆動回路Ｄｒ０に含まれるトランジスタは、すべてＯＦＦし、出力ノードＴ０は、ハイインピーダンス状態となる。
【００５４】
このように、駆動回路Ｄｒ０は、校正時、外部のメモリコントローラによって設定される設定信号φ２〜φ８に応じてその電流駆動力が設定される。そして、ＮＡＮＤゲートＧ２またはＮＯＲゲートＧ４の出力ノードを選択するスイッチの数が多いほど、出力バッファ３０．ｊの電流駆動力は大きくなる。
【００５５】
駆動回路Ｄｒ１においては、ＰチャネルＭＯＳトランジスタＰ５は、制御回路４２から受ける制御信号φＨがＬレベルのときＯＮし、出力ノードＴ０のプルアップ能力をＰチャネルＭＯＳトランジスタ１つ分だけ増加させる。一方、ＮチャネルＭＯＳトランジスタＮ５は、制御回路４２から受ける制御信号φＬがＨレベルのときＯＮし、出力ノードＴ０のプルダウン能力をＮチャネルＭＯＳトランジスタ１つ分だけ増加させる。
【００５６】
図４は、実施の形態１による半導体記憶装置１０の校正時における出力データＤＱｊの動作波形図である。
【００５７】
図４を参照して、時刻Ｔ１において、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、およびライトイネーブル信号／ＷＥの論理レベルがいずれもＬレベルになると、モードレジスタ設定状態となり、同時にアドレス端子１６から入力される信号ＸａによってＯＣＤインピーダンス調整機能における各設定パラメータがモードレジスタにセットされる。
【００５８】
時刻Ｔ２において、出力バッファ３０．ｊは、第１の電流駆動力で出力データＤＱｊを外部へ出力する。なお、図４では、Ｈレベルの出力データＤＱｊが出力される場合について示されている。ここで、時刻Ｔ２においては、制御回路４２から出力される制御信号φＨはＨレベルであり、駆動回路Ｄｒ１のＰチャネルＭＯＳトランジスタはＯＦＦしている。したがって、この第１の電流駆動力は、駆動回路Ｄｒ０によるものである。
【００５９】
時刻Ｔ３において、制御信号φＨがＬレベルになり、駆動回路Ｄｒ１のＰチャネルＭＯＳトランジスタＰ５がＯＮする。そうすると、出力バッファ３０．ｊは、駆動回路Ｄｒ０による第１の電流駆動力に駆動回路Ｄｒ１のＰチャネルＭＯＳトランジスタＰ５による電流駆動力を加えた第２の電流駆動力で出力データＤＱｊを外部へ出力する。したがって、時刻Ｔ３において、出力ノードＴ０の電位がΔＬｖだけ上昇している。
【００６０】
このように、この出力バッファ３０．ｊは、校正時、２つのサイズにおける出力データをトグルして出力する。したがって、出力データＤＱｊを受けるメモリコントローラは、一度に２サイズ分の出力バッファのサイズについてその適否を判定することができ、校正時間が短縮化される。
【００６１】
なお、上記においては、駆動回路Ｄｒ１は、ＰチャネルＭＯＳトランジスタＰ５およびＮチャネルＭＯＳトランジスタＮ５からなる１組の出力ドライバを含むものとしたが、駆動回路Ｄｒ１が含む出力ドライバの数は、１組に限られるものではなく、複数の出力ドライバを含んでもよい。これにより、出力バッファ３０．ｊは、校正時、３つ以上のサイズにおける出力データをトグルして出力することができ、校正時間をさらに短縮することも可能である。
【００６２】
また、上記においては、制御回路４２から出力される制御信号φＨ，φＬは、図３に示した回路を用いてＨレベルおよびＬレベルの２段切替としたが、駆動回路Ｄｒ１のＰチャネルＭＯＳトランジスタＰ５およびＮチャネルＭＯＳトランジスタＮ５のサイズを大きくし、制御回路４２が制御信号φＨ，φＬを複数の電圧レベルで出力するようにしてもよい。具体的には、制御信号φＨ，φＬの電圧レベルを調整することによって、１組のＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタからなる出力ドライバで、駆動回路Ｄｒ０に含まれる１つの出力ドライバと同じまたはその整数倍の電流駆動力を有するようにする。これによっても、出力バッファ３０．ｊにおける電流駆動力を複数レベルに切替えることが可能である。
【００６３】
以上のように、この実施の形態１によれば、出力バッファの校正時、複数レベルの電流駆動力による出力データをトグルして出力するようにしたので、メモリコントローラにおいて複数サイズの出力バッファの適否を一度に判定することができ、校正時間を短縮することができる。
【００６４】
［実施の形態２］
実施の形態１では、出力バッファの校正時、１つの出力データＤＱｊにおいて複数レベルの電流駆動力によるデータをトグルして出力するものとしたが、実施の形態２では、複数の出力バッファからそれぞれ互いに異なるレベルの電流駆動力による出力データが出力される。
【００６５】
実施の形態２による半導体記憶装置１０Ａは、実施の形態１による半導体記憶装置１０の構成において、出力バッファ３０に代えて出力バッファ３０Ａを備える。半導体記憶装置１０Ａにおけるその他の構成は、半導体記憶装置１０と同じである。
【００６６】
図５は、実施の形態２による半導体記憶装置１０Ａにおける出力バッファ３０Ａの構成を示す回路図である。ここで、出力バッファは、データＤＱｊごとに設けられ、図５では、ｊ〜ｊ＋２番目のデータに対応する出力バッファが示されている。
【００６７】
図５を参照して、出力バッファ３０Ａは、出力データＤＱｊに対応して、駆動回路Ｄｒ０と、インバータＩｖ２と、ＮＡＮＤゲートＧ２と、ＮＯＲゲートＧ４とを含む。また、出力バッファ３０Ａは、出力データＤＱｊ＋１に対応して、駆動回路Ｄｒ０，Ｄｒ２と、インバータＩｖ６，Ｉｖ８と、ＮＡＮＤゲートＧ１０と、ＮＯＲゲートＧ１２とを含む。さらに、出力バッファ３０Ａは、出力データＤＱｊ＋２に対応して、駆動回路Ｄｒ０，Ｄｒ４と、インバータＩｖ１０，Ｉｖ１２と、ＮＡＮＤゲートＧ１４と、ＮＯＲゲートＧ１６とを含む。
【００６８】
駆動回路Ｄｒ２は、ＰチャネルＭＯＳトランジスタＰ６と、ＮチャネルＭＯＳトランジスタＮ６とからなり、駆動回路Ｄｒ４は、ＰチャネルＭＯＳトランジスタＰ８，Ｐ１０と、ＮチャネルＭＯＳトランジスタＮ８，１０とからなる。ＰチャネルＭＯＳトランジスタＰ０〜Ｐ１０は、いずれも同じサイズに設計され、ＮチャネルＭＯＳトランジスタＮ０〜Ｎ１０も、いずれも同じサイズに設計される。
【００６９】
ＮＡＮＤゲートＧ１０、インバータＩｖ６およびＮＯＲゲートＧ１２からなる回路、ならびにＮＡＮＤゲートＧ１４、インバータＩｖ１０およびＮＯＲゲートＧ１６からなる回路は、ＮＡＮＤゲートＧ２、インバータＩｖ２およびＮＯＲゲートＧ４からなる回路の構成と同じである。
【００７０】
インバータＩｖ８は、設定信号φＯＣＤＨを反転した信号を出力する。駆動回路Ｄｒ２におけるＰチャネルＭＯＳトランジスタＰ６は、電源ノードＶＤＤと出力ノードＴ２との間に接続され、インバータＩｖ８からの出力信号をゲートに受ける。ＮチャネルＭＯＳトランジスタＮ６は、出力ノードＴ２と接地ノードＶＳＳとの間に接続され、設定信号φＯＣＤＬをゲートに受ける。
【００７１】
駆動回路Ｄｒ２は、設定信号φＯＣＤＨがＨレベルのとき、ＰチャネルＭＯＳトランジスタＰ６がＯＮすることによって出力ノードＴ２のプルアップ能力をＰチャネルＭＯＳトランジスタ１つ分だけ増加させる。一方、駆動回路Ｄｒ２は、設定信号φＯＣＤＬがＨレベルのとき、ＮチャネルＭＯＳトランジスタＮ６がＯＮすることによって出力ノードＴ２のプルダウン能力をＮチャネルＭＯＳトランジスタ１つ分だけ増加させる。
【００７２】
インバータＩｖ１２は、設定信号φＯＣＤＨを反転した信号を出力する。第４の駆動回路におけるＰチャネルＭＯＳトランジスタＰ８，Ｐ１０の各々は、電源ノードＶＤＤと出力ノードＴ４との間に接続され、インバータＩｖ１２からの出力信号をゲートに受ける。ＮチャネルＭＯＳトランジスタＮ８，Ｎ１０の各々は、出力ノードＴ４と接地ノードＶＳＳとの間に接続され、設定信号φＯＣＤＬをゲートに受ける。
【００７３】
駆動回路Ｄｒ４は、設定信号φＯＣＤＨがＨレベルのとき、ＰチャネルＭＯＳトランジスタＰ８，Ｐ１０がＯＮすることによって出力ノードＴ４のプルアップ能力をＰチャネルＭＯＳトランジスタ２つ分だけ増加させる。一方、駆動回路Ｄｒ４は、設定信号φＯＣＤＬがＨレベルのとき、ＮチャネルＭＯＳトランジスタＮ８，Ｎ１０がＯＮすることによって出力ノードＴ４のプルダウン能力をＮチャネルＭＯＳトランジスタ２つ分だけ増加させる。
【００７４】
この出力バッファ３０Ａにおいては、出力ノードＴ０，Ｔ２，Ｔ４ごとに駆動回路Ｄｒ０が設けられる。この駆動回路Ｄｒ０は、校正時、外部のメモリコントローラによって設定される設定信号φ２〜φ８に応じてその電流駆動力が設定される。そして、出力データＤＱｊ＋１に対応する出力ノードＴ２においては、駆動回路Ｄｒ２が設けられ、出力データＤＱｊに対応する出力ノードＴ０に対して１レベル（ＰチャネルＭＯＳトランジスタ１つ分）だけ大きい電流駆動力で出力データＤＱｊ＋１が出力される。さらに、出力データＤＱｊ＋２に対応する出力ノードＴ４においては、駆動回路Ｄｒ４が設けられ、出力データＤＱｊに対応する出力ノードＴ０に対して２レベル（ＰチャネルＭＯＳトランジスタ２つ分）だけ大きい電流駆動力で出力データＤＱｊ＋２が出力される。
【００７５】
図６は、実施の形態２による半導体記憶装置１０Ａの校正時における出力データの動作波形図である。
【００７６】
図６を参照して、時刻Ｔ１における動作は、図４に示した実施の形態１の場合と同じである。時刻Ｔ２において、出力バッファ３０Ａは、第１の電流駆動力で出力データＤＱｊを外部へ出力する。これに応じて、出力データＤＱｊが出力される出力ノードＴ０の電位は、Ｌｖ１となる。また、出力バッファ３０Ａは、第２の電流駆動力で出力データＤＱｊ＋１を外部へ出力する。これに応じて、出力データＤＱｊ＋１が出力される出力ノードＴ２の電位は、出力ノードＴ０の電位Ｌｖ１よりも高いＬｖ２となる。さらに、出力バッファ３０Ａは、第３の電流駆動力で出力データＤＱｊ＋２を外部へ出力する。これに応じて、出力データＤＱｊ＋２が出力される出力ノードＴ４の電位は、出力ノードＴ２の電位Ｌｖ２よりもさらに高いＬｖ３となる。なお、図６では、Ｈレベルの出力データが出力される場合について示されている。
【００７７】
なお、上記においては、校正時、出力バッファの３つのサイズに対応する出力データが３つのデータ入出力端子から同時に出力されるものとしたが、これは３つに限られるものではなく、２つであってもよいし、４つ以上であってもよい。
【００７８】
このように、この実施の形態２によれば、校正時、複数レベルの電流駆動力による出力データを複数のデータ入出力端子から同時に出力するようにしたので、メモリコントローラにおいて複数サイズの出力バッファの適否を一度に判定することができ、校正時間を短縮することができる。
【００７９】
［実施の形態２の変形例］
図７は、実施の形態２の変形例による半導体記憶装置１０Ｂにおける出力バッファ３０Ｂの構成を示す回路図である。ここでも、出力バッファは、データＤＱｊごとに設けられ、図７では、ｊ〜ｊ＋２番目のデータに対応する出力バッファが示されている。
【００８０】
図７を参照して、出力バッファ３０Ｂは、出力データＤＱｊに対応して、駆動回路Ｄｒ１０，Ｄｒ１２と、インバータＩｖ２と、ＮＡＮＤゲートＧ２と、ＮＯＲゲートＧ４とを含む。また、出力バッファ３０Ｂは、出力データＤＱｊ＋１に対応して、駆動回路Ｄｒ１０，Ｄｒ１４と、インバータＩｖ６と、ＮＡＮＤゲートＧ１０と、ＮＯＲゲートＧ１２とを含む。さらに、出力バッファ３０Ｂは、出力データＤＱｊ＋２に対応して、駆動回路Ｄｒ１０，Ｄｒ１６と、インバータＩｖ１０と、ＮＡＮＤゲートＧ１４と、ＮＯＲゲートＧ１６とを含む。
【００８１】
駆動回路Ｄｒ１０は、ＰチャネルＭＯＳトランジスタＰ０，Ｐ２と、ＮチャネルＭＯＳトランジスタＮ０，Ｎ２と、スイッチＳ２，Ｓ４とからなる。駆動回路Ｄｒ１２は、ＰチャネルＭＯＳトランジスタＰ１２，Ｐ１４と、ＮチャネルＭＯＳトランジスタＮ１２，Ｎ１４と、スイッチＳ１０〜Ｓ１６とからなる。駆動回路Ｄｒ１４は、ＰチャネルＭＯＳトランジスタＰ１６，Ｐ１８と、ＮチャネルＭＯＳトランジスタＮ１６，Ｎ１８と、スイッチＳ１８〜Ｓ２４とからなる。駆動回路Ｄｒ１６は、ＰチャネルＭＯＳトランジスタＰ２０，Ｐ２２と、ＮチャネルＭＯＳトランジスタＮ２０，Ｎ２２と、スイッチＳ２６〜Ｓ３２とからなる。
【００８２】
駆動回路Ｄｒ１０におけるスイッチＳ２，Ｓ４がそれぞれ受ける設定信号φ２，φ４は、外部のメモリコントローラから設定される。一方、スイッチＳ１０，Ｓ１４，Ｓ１８，Ｓ２２，Ｓ２６，Ｓ２８がそれぞれ受ける制御信号φＨ０〜φＨ１０、およびスイッチＳ１２，Ｓ１６，Ｓ２０，Ｓ２４，Ｓ３０，Ｓ３２がそれぞれ受ける制御信号φＬ０〜φＬ１０は、図示されない制御回路４２から出力される。
【００８３】
そして、校正時、スイッチＳ１０，Ｓ１４，Ｓ２２は、それぞれ制御信号φＨ０，φＨ２，φＨ６に応じてＰチャネルＭＯＳトランジスタＰ１２，Ｐ１４，Ｐ１８のゲートを電源ノードＶＤＤと接続し、スイッチＳ１２，Ｓ１６，Ｓ２４は、それぞれ制御信号φＬ０，φＬ２，φＬ６に応じてＮチャネルＭＯＳトランジスタＮ１２，Ｎ１４，Ｎ１８のゲートを接地ノードＶＳＳと接続する。
【００８４】
また、スイッチＳ１８，Ｓ２６，Ｓ２８は、それぞれ制御信号φＨ４，φＨ８，φＨ１０に応じてＰチャネルＭＯＳトランジスタＰ１６，Ｐ２０，Ｐ２２のゲートをＮＡＮＤゲートＧ１０，Ｇ１４，Ｇ１４の出力ノードと接続し、スイッチＳ２０，Ｓ３０，Ｓ３２は、それぞれ制御信号φＬ４，φＬ８，φＬ１０に応じてＮチャネルＭＯＳトランジスタＮ１６，Ｎ２０，Ｎ２２のゲートをＮＯＲゲートＧ１２，Ｇ１６，Ｇ１６の出力ノードと接続する。
【００８５】
そして、メモリコントローラによって決定された最終的な電流駆動力の設定が、駆動回路Ｄｒ１０〜Ｄｒ１６に設定される。このような構成によっても、上記の実施の形態２と同様に、校正時、複数レベルの電流駆動力による出力データを複数のデータ入出力端子から同時に出力することができる。
【００８６】
なお、上記においても、校正時、出力バッファの３つのサイズに対応する出力データが３つのデータ入出力端子から同時に出力されるものとしたが、これは３つに限られるものではなく、２つであってもよいし、４つ以上であってもよい。
【００８７】
［実施の形態３］
一般に、ＰチャネルＭＯＳトランジスタの電流駆動力は、ＮチャネルＭＯＳトランジスタの電流駆動力と異なるので、出力バッファの校正は、出力データがＨレベルおよびＬレベルの両ケースについて行なう必要がある。実施の形態３では、ＨレベルおよびＬレベルの出力データがそれぞれ異なる出力バッファから同時に出力され、Ｈレベルの出力データに対する校正とＬレベルの出力データに対する校正とが異なる出力バッファにおいて同時に行なわれる。
【００８８】
実施の形態３による半導体記憶装置１０Ｃは、実施の形態１による半導体記憶装置１０の構成において、出力バッファ３０に代えて出力バッファ３０Ｃを備える。半導体記憶装置１０Ｃにおけるその他の構成は、半導体記憶装置１０と同じである。
【００８９】
図８は、実施の形態３による半導体記憶装置１０Ｃにおける出力バッファ３０Ｃの構成を示す回路図である。ここで、出力バッファは、データＤＱｊごとに設けられ、図８では、ｊ番目およびｊ＋１番目のデータに対応する出力バッファが示されている。
【００９０】
図８を参照して、出力バッファ３０Ｃは、出力データＤＱｊに対応して、駆動回路Ｄｒ０と、インバータＩｖ２と、ＮＡＮＤゲートＧ２と、ＮＯＲゲートＧ４と、スイッチＳ３４とを含む。また、出力バッファ３０Ｃは、出力データＤＱｊ＋１に対応して、駆動回路Ｄｒ０と、インバータＩｖ６と、ＮＡＮＤゲートＧ１０と、ＮＯＲゲートＧ１２と、スイッチＳ３６とを含む。
【００９１】
スイッチＳ３４は、図示されない外部のメモリコントローラから設定される設定信号φＯＣＤを受け、設定信号φＯＣＤがＨレベルのとき、ノードＮＤ１を電源ノードＶＤＤと接続し、設定信号φＯＣＤがＬレベルのとき、内部データＤａｔａを入力するノードにノードＮＤ１を接続する。また、スイッチＳ３６は、設定信号φＯＣＤを受け、設定信号φＯＣＤがＨレベルのとき、ノードＮＤ２を接地ノードＶＳＳと接続し、設定信号φＯＣＤがＬレベルのとき、内部データＤａｔａを入力するノードにノードＮＤ２を接続する。
【００９２】
この出力バッファ３０Ｃにおいては、校正時にＨレベルの設定信号φＯＣＤが設定されると、ノードＮＤ１，ＮＤ２の電位は、それぞれＨレベル，Ｌレベルとなる。したがって、出力ノードＴ０からはＨレベルの出力データＤＱｊが出力され、出力ノードＴ２からはＬレベルの出力データＤＱｊ＋１が出力される。
【００９３】
図９は、実施の形態３による半導体記憶装置１０Ｃの校正時における出力データの動作波形図である。
【００９４】
図９を参照して、時刻Ｔ１における動作は、図４に示した実施の形態１の場合と同じである。時刻Ｔ２において、出力バッファ３０Ｃは、外部のメモリコントローラによって設定される電流駆動力でＨレベルの出力データＤＱｊを出力する。また、出力バッファ３０Ｃは、Ｈレベルの出力データＤＱｊを出力するのと同時に、外部のメモリコントローラによって設定される電流駆動力でＬレベルの出力データＤＱｊ＋１を出力する。
【００９５】
このように、実施の形態３によれば、校正時、論理レベルの異なる出力データを異なる端子から出力できるようにしたので、出力バッファのプルアップ側の校正とプルダウン側の校正とを同時に実行することができ、その結果、校正時間を短縮することができる。
【００９６】
［実施の形態４］
実施の形態４では、ＨレベルおよびＬレベルの出力データが複数レベルの電流駆動力でそれぞれ異なる複数の出力バッファから同時に出力される。
【００９７】
実施の形態４による半導体記憶装置１０Ｄは、実施の形態１による半導体記憶装置１０の構成において、出力バッファ３０に代えて出力バッファ３０Ｄを備える。半導体記憶装置１０Ｄにおけるその他の構成は、半導体記憶装置１０と同じである。
【００９８】
図１０，図１１は、実施の形態４による半導体記憶装置１０Ｄにおける出力バッファ３０Ｄの構成を示す回路図である。ここで、出力バッファは、データＤＱｊごとに設けられ、図１０，図１１では、ｊ〜ｊ＋３番目のデータに対応する出力バッファが示されている。
【００９９】
図１０を参照して、出力バッファ３０Ｄを構成する出力バッファ３０Ｄ．１は、出力データＤＱｊに対応して、駆動回路Ｄｒ０と、インバータＩｖ２と、ＮＡＮＤゲートＧ２と、ＮＯＲゲートＧ４と、スイッチＳ３４とを含む。また、出力バッファ３０Ｄ．１は、出力データＤＱｊ＋１に対応して、駆動回路Ｄｒ０，Ｄｒ１８と、インバータＩｖ６，Ｉｖ７と、ＮＡＮＤゲートＧ１０と、ＮＯＲゲートＧ１２と、スイッチＳ３８とを含む。
【０１００】
駆動回路Ｄｒ１８は、ＰチャネルＭＯＳトランジスタ２４と、ＮチャネルＭＯＳトランジスタＮ２４とからなる。ＰチャネルＭＯＳトランジスタＰ２４は、駆動回路Ｄｒ０に含まれる各ＰチャネルＭＯＳトランジスタと同じサイズであり、ＮチャネルＭＯＳトランジスタＮ２４は、駆動回路Ｄｒ０に含まれる各ＮチャネルＭＯＳトランジスタと同じサイズである。
【０１０１】
スイッチＳ３４は、図８において説明したとおりである。スイッチＳ３８は、スイッチＳ３４と同じ構成である。インバータＩｖ７は、設定信号φＯＣＤを反転した信号を出力する。ＰチャネルＭＯＳトランジスタＰ２４は、電源ノードＶＤＤと出力ノードＴ２との間に接続され、インバータＩｖ７からの出力信号をゲートに受ける。ＮチャネルＭＯＳトランジスタＮ２４は、出力ノードＴ２と接地ノードＶＳＳとの間に接続され、ゲートが接地ノードに接続される。
【０１０２】
駆動回路Ｄｒ１８は、設定信号φＯＣＤがＨレベルのとき、ＰチャネルＭＯＳトランジスタＰ２４がＯＮすることによって出力ノードＴ２のプルアップ能力をＰチャネルＭＯＳトランジスタ１つ分だけ増加させる。したがって、Ｈレベルの出力データＤＱｊ＋１は、出力ノードＴ０から出力される出力データＤＱｊに比べて、１レベル大きい電流駆動力で出力ノードＴ２から出力される。
【０１０３】
図１１を参照して、出力バッファ３０Ｄを構成する出力バッファ３０Ｄ．２は、出力データＤＱｊ＋２に対応して、駆動回路Ｄｒ０と、インバータＩｖ１０と、ＮＡＮＤゲートＧ１４と、ＮＯＲゲートＧ１６と、スイッチＳ４０とを含む。また、出力バッファ３０Ｄ．２は、出力データＤＱｊ＋３に対応して、駆動回路Ｄｒ０，Ｄｒ２０と、インバータＩｖ１２と、ＮＡＮＤゲートＧ１８と、ＮＯＲゲートＧ２０と、スイッチＳ４２とを含む。
【０１０４】
駆動回路Ｄｒ２０は、ＰチャネルＭＯＳトランジスタ２６と、ＮチャネルＭＯＳトランジスタＮ２６とからなる。ＰチャネルＭＯＳトランジスタＰ２６は、駆動回路Ｄｒ０に含まれる各ＰチャネルＭＯＳトランジスタと同じサイズであり、ＮチャネルＭＯＳトランジスタＮ２６は、駆動回路Ｄｒ０に含まれる各ＮチャネルＭＯＳトランジスタと同じサイズである。
【０１０５】
スイッチＳ４０，Ｓ４２は、図８において説明したスイッチＳ３６と同じ構成である。ＰチャネルＭＯＳトランジスタＰ２６は、電源ノードＶＤＤと出力ノードＴ６との間に接続され、ゲートが電源ノードＶＤＤに接続される。ＮチャネルＭＯＳトランジスタＮ２６は、出力ノードＴ６と接地ノードＶＳＳとの間に接続され、設定信号φＯＣＤをゲートに受ける。
【０１０６】
駆動回路Ｄｒ２０は、設定信号φＯＣＤがＨレベルのとき、ＮチャネルＭＯＳトランジスタＮ２６がＯＮすることによって出力ノードＴ６のプルダウン能力をＮチャネルＭＯＳトランジスタ１つ分だけ増加させる。したがって、Ｌレベルの出力データＤＱｊ＋３は、出力ノードＴ４から出力される出力データＤＱｊ＋２に比べて、１レベル大きい電流駆動力で出力ノードＴ６から出力される。
【０１０７】
図１２は、実施の形態４による半導体記憶装置の校正時における出力データの動作波形図である。
【０１０８】
図１２を参照して、時刻Ｔ１における動作は、図４に示した実施の形態１の場合と同じである。時刻Ｔ２において、出力バッファ３０Ｄは、第１の電流駆動力でＨレベルの出力データＤＱｊを外部へ出力する。これに応じて、出力データＤＱｊが出力される出力ノードＴ０の電位は、Ｌｖ１となる。また、出力バッファ３０Ｄは、第２の電流駆動力でＨレベルの出力データＤＱｊ＋１を外部へ出力する。これに応じて、出力データＤＱｊ＋１が出力される出力ノードＴ２の電位は、出力ノードＴ０の電位Ｌｖ１よりも高いＬｖ２となる。
【０１０９】
さらに、出力バッファ３０Ｄは、第３の電流駆動力でＬレベルの出力データＤＱｊ＋２を外部へ出力する。これに応じて、出力データＤＱｊ＋２が出力される出力ノードＴ４の電位は、Ｌｖ３だけプルダウンされる。また、さらに、出力バッファ３０Ｄは、第４の電流駆動力でＬレベルの出力データＤＱｊ＋３を外部へ出力する。これに応じて、出力データＤＱｊ＋３が出力される出力ノードＴ６の電位は、出力ノードＴ４におけるプルダウン量Ｌｖ３よりも大きいＬｖ４だけプルダウンされる。
【０１１０】
このように、実施の形態４によれば、校正時、ＨレベルおよびＬレベルの出力データが複数レベルの電流駆動力でそれぞれ異なる複数の出力バッファから同時に出力されるので、メモリコントローラにおいて出力データの論理レベルごとに複数サイズの出力バッファの適否を一度に判定することができ、校正時間をさらに短縮することができる。
【０１１１】
なお、上記の実施の形態１〜４においては、データＤＱを出力する出力バッファ３０について説明したが、データストローブ信号ＤＱＳ，／ＤＱＳを出力する出力バッファ３４についても、同様に適用することができる。
【０１１２】
今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１１３】
【発明の効果】
この発明による半導体記憶装置によれば、出力バッファの校正時、複数レベルの電流駆動力をまとめて出力できるようにしたので、出力バッファの校正動作のシーケンスが簡略化される。したがって、出力バッファの校正時間が短縮され、校正動作が実行される電源ＯＮ時、装置のリセット時、あるいは周囲温度の変化などによる周囲環境変化時などにおける半導体記憶装置の立上がりが早くなる。
【図面の簡単な説明】
【図１】この発明による半導体記憶装置の構成を概略的に示す全体ブロック図である。
【図２】図１に示す、出力データを外部へ出力する出力バッファの構成を示す回路図である。
【図３】図２に示す制御回路の制御信号φＨ，φＬに関する部分の構成を示す回路図である。
【図４】実施の形態１による半導体記憶装置の校正時における出力データの動作波形図である。
【図５】実施の形態２による半導体記憶装置における出力バッファの構成を示す回路図である。
【図６】実施の形態２による半導体記憶装置の校正時における出力データの動作波形図である。
【図７】実施の形態２の変形例による半導体記憶装置における出力バッファの構成を示す回路図である。
【図８】実施の形態３による半導体記憶装置における出力バッファの構成を示す回路図である。
【図９】実施の形態３による半導体記憶装置の校正時における出力データの動作波形図である。
【図１０】実施の形態４による半導体記憶装置における出力バッファの構成を示す第１の回路図である。
【図１１】実施の形態４による半導体記憶装置における出力バッファの構成を示す第２の回路図である。
【図１２】実施の形態４による半導体記憶装置の校正時における出力データの動作波形図である。
【符号の説明】
１０，１０Ａ〜１０Ｄ  半導体記憶装置、１２  クロック端子、１４  制御信号端子、１６  アドレス端子、１８  データ入出力端子、２０  データストローブ信号入出力端子、２２  クロックバッファ、２４  制御信号バッファ、２６  アドレスバッファ、２８，３２  入力バッファ、  ３０，３４  出力バッファ、３６  リードアンプ＆Ｐ／Ｓ変換回路、３８  Ｓ／Ｐ変換回路＆ライトドライバ、４０  ＤＱＳ発生回路、４２  制御回路、４４  ロウデコーダ、４６  コラムデコーダ、４８  プリアンプ＆ライトアンプ、５０  センスアンプ、５２  メモリセルアレイ、Ｄｒ０〜Ｄｒ２０  駆動回路、Ｓ２〜Ｓ４２  スイッチ、Ｔ０〜Ｔ６  出力ノード。
【図１】
2005032291.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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