(57)【要約】【課題】  書き込み電流源のチップ全体に占める面積を小さくできる、磁気抵抗効果素子を含むメモリセルを有した半導体集積回路装置を提供すること。【解決手段】  メインメモリセルアレイ１と、冗長メモリセルアレイ３と、書き込み電流源１７と、書き込み電流源１７に接続された共有ノード１３と、共有ノード１３とメイン書き込み配線７Ｍの一端との間に接続された第１のセレクタ９Ｍと、共有ノード１３と冗長書き込み配線７Ｒの一端との間に接続された第２のセレクタ９Ｒとを具備し、冗長メモリセルアレイ３は、メインメモリセルアレイ１から離れた位置にあり、書き込み電流源１７を、メインメモリセルアレイ１と冗長メモリセルアレイ３とで、共有ノード１３を介して共有する。【選択図】      図１
2005276276.tif 000002
【特許請求の範囲】
【請求項１】
磁気抵抗効果素子を含むメモリセルがマトリクス状に配置されたメインメモリセルアレイと、
前記メインメモリセルアレイ中に生じた不良を救済する前記磁気抵抗素子を含むメモリセルがマトリクス状に配置された冗長メモリセルアレイと、
前記メインメモリセルアレイに配置されたメイン書き込み配線と、
前記冗長メモリセルアレイに配置された冗長書き込み配線と、
書き込み電流源と、
前記書き込み電流源に接続された共有ノードと、
前記共有ノードと前記メイン書き込み配線の一端との間に接続された第１のセレクタと、
前記共有ノードと前記冗長書き込み配線の一端との間に接続された第２のセレクタと、
前記メイン書き込み配線の他端に接続された第３のセレクタと、
前記冗長書き込み配線の他端に接続された第４のセレクタとを具備し、
前記冗長メモリセルアレイは、前記メインメモリセルアレイから離れた位置にあり、
前記書き込み電流源を、前記メインメモリセルアレイと、前記メインメモリセルアレイから離れた位置にある前記冗長メモリセルアレイとで、前記共有ノードを介して共有することを特徴とする半導体集積回路装置。
【請求項２】
前記メイン書き込み配線、及び前記冗長書き込み配線に流れる書き込み電流の電流ピークを抑制する電流ピーク抑制回路を、さらに備え、
前記電流ピーク抑制回路は、前記メイン書き込み配線の一端、及び冗長書き込み配線の一端それぞれに接続されることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記メイン書き込み配線、及び前記冗長書き込み配線に流れる書き込み電流の電流ピークを抑制する電流ピーク抑制回路を、さらに備え、
前記電流ピーク抑制回路は、前記共有ノードに接続されることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項４】
前記メインメモリセルアレイから離れた位置にあり、前記磁気抵抗素子を含むメモリセルがマトリクス状に配置された第２のメインメモリセルアレイと、
前記第２のメインメモリセルアレイに配置された第２のメイン書き込み配線と、
前記共有ノードと前記第２のメイン書き込み配線の一端との間に接続された第５のセレクタと、
前記第２のメイン書き込み配線の他端に接続された第６のセレクタとを、さらに備えることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項５】
前記冗長メモリセルアレイは、前記メインメモリセルアレイ中に生じた不良を救済すること、及び前記第２のメインメモリセルアレイ中に生じた不良を救済することの双方に対応することを特徴とする請求項４に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、特に、ＭＲＡＭ（Magnetic Random Access Memory）に関する。
【背景技術】
【０００２】
ＭＲＡＭは、トンネル磁気抵抗(Tunneling Magneto Resistive)効果を利用し、情報を抵抗値の変化に応じて記憶する不揮発性半導体メモリの一つである。
【０００３】
ＭＲＡＭのデータ読み出しには、自由層と固定層との間に設けられた数ナノメートル程度の厚みを持つトンネル絶縁膜を通るトンネル電流が利用される。トンネル電流の値はトンネル絶縁膜の厚さに応じて敏感に変化する。しかも、トンネル絶縁膜は薄いので、トンネル絶縁膜がプロセス加工時において不慮に欠損し、自由層と固定層とがショートする可能性も皆無ではない。
【０００４】
また、データ書き込みの際には、電流磁場による磁界を利用する。書き込み特性は、メモリセルに含まれる磁性体、例えば、ＭＴＪ（Magnetic Tunnel Junction）素子の形状に応じて大きく変化することが分かっている。しかし、ＭＴＪ素子の製造時の形状ばらつきを皆無にすることは、将来的にも困難である。ＭＴＪ素子の微少な形状変化により、メモリセルへの書き込みができなくなる場合も想定される。
【０００５】
これらの事情から、ＭＲＡＭにおいては、読み出し時、及び書き込み時にスペックとはかけ離れた特性を持つメモリセルセル（不良メモリセル）がメインメモリセルアレイ内に存在する可能性が高く、歩留まりを向上させるためには、冗長メモリセルへの置き換えが必須になると考えられる。
【０００６】
非特許文献１には、ＷＬ、ＢＬ一本あたりの書き込み電流は５ｍＡ程度であることが記載されている。書き込み電流を小さくすることも、将来的に困難である。その理由の一つは、ＭＴＪ素子を設計する上で、少ない電流で書き込み易くすることは、ＭＴＪ素子が熱擾乱的に弱くなることを意味するためである。これは、不揮発性半導体メモリとしてのＭＲＡＭの優位点を失いかねない。
【０００７】
さらに、メモリセルを微細化することに伴い反磁界が増加する影響で、外部から印加が必要なスイッチング磁界が大きくなる。
【０００８】
このことは書き込み電流を発生させる電流源、例えば、ドライバトランジスタの占める面積が大きくなることを意味する。実用化を考慮する上で、ドライバトランジスタのチップ全体に占める割合を可能な限り小さくすることが望ましいということは言うまでもない。
【０００９】
一方、メモリアレイ内の不良ビットを正常ビットで置き換えを行うリダンダンシは、ロウ単位で置き換えを行うロウリダンダンシと、カラム単位で置き換えを行うカラムリダンダンシとがある。本明細書では、カラムリダンダンシ用に本体のメインメモリアレイとは別に冗長メモリセルアレイをチップ内に配置すると仮定する。さらに、メインメモリセルの書き込みワード線に書き込み電流を供給するための複数のドライバトランジスタは、メインメモリセルアレイ内で共有されており、それぞれの書き込みワード線に対してデコーダで制御されるスイッチを利用して接続されるようになっているとする。この手法によれば、大きな面積が必要なドライバトランジスタはメインメモリアレイに沿って配置できるので、メモリセルアレイの高さ（カラム方向に沿ったメモリセルアレイの長さ）を小さくできる。
【００１０】
ここで、通常、冗長メモリセルアレイのサイズは、メインメモリアレイのサイズと比べて小さいため、メインメモリセルアレイと同様に、冗長メモリセルアレイにドライバトランジスタを配置しようとすると、例えば、ドライバトランジスタが配置される領域が、冗長メモリセルアレイから突出してしまう。このようなレイアウトは、チップ面積を小さくしようとする方針に逆らうことになる。
【非特許文献１】A. Bette et al. “A High-Speed 128kbit MRAM Core for Future Universal Memory Applications” 2003 Symposium on VLSI Circuits Digest of Technical Papers, p.217
【発明の開示】
【発明が解決しようとする課題】
【００１１】
この発明は、書き込み電流源のチップ全体に占める面積を小さくできる、磁気抵抗効果素子を含むメモリセルを有した半導体集積回路装置を提供する。
【課題を解決するための手段】
【００１２】
この発明の一態様に係る半導体集積回路装置は、磁気抵抗効果素子を含むメモリセルがマトリクス状に配置されたメインメモリセルアレイと、前記メインメモリセルアレイ中に生じた不良を救済する前記磁気抵抗素子を含むメモリセルがマトリクス状に配置された冗長メモリセルアレイと、前記メインメモリセルアレイに配置されたメイン書き込み配線と、前記冗長メモリセルアレイに配置された冗長書き込み配線と、書き込み電流源と、前記書き込み電流源に接続された共有ノードと、前記共有ノードと前記メイン書き込み配線の一端との間に接続された第１のセレクタと、前記共有ノードと前記冗長書き込み配線の一端との間に接続された第２のセレクタと、前記メイン書き込み配線の他端に接続された第３のセレクタと、前記冗長書き込み配線の他端に接続された第４のセレクタとを具備し、前記冗長メモリセルアレイは、前記メインメモリセルアレイから離れた位置にあり、前記書き込み電流源を、前記メインメモリセルアレイと、前記メインメモリセルアレイから離れた位置にある前記冗長メモリセルアレイとで、前記共有ノードを介して共有する。
【発明の効果】
【００１３】
この発明によれば、書き込み電流源のチップ全体に占める面積を小さくできる、磁気抵抗効果素子を含むメモリセルを有した半導体集積回路装置を提供できる。
【発明を実施するための最良の形態】
【００１４】
以下、この発明の実施形態のいくつかを、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１５】
（第１実施形態）
図１は、この発明の第１実施形態に係る半導体集積回路装置の一構成例を示すブロック図である。
【００１６】
図１に示すように、メインメモリセルアレイ１、冗長メモリセルアレイ３は、半導体集積回路チップに形成される。メインメモリセルアレイ１は通常使用されるメモリセルアレイであり、冗長メモリセルアレイ３はメインメモリセルアレイ１中に生じた不良行又は不良列を救済するメモリセルアレイである。例えば、メインメモリセルアレイ１中に生じた不良行又は不良列は、冗長メモリセルアレイ３の行又は列に置換される。本例の冗長メモリセルアレイ３はメインメモリセルアレイ１から独立して形成されたメモリセルアレイであり、メインメモリセルアレイ１から離れた位置に形成される。
【００１７】
メモリセル５は、メインメモリセルアレイ１及び冗長メモリセルアレイ３のそれぞれに配置される。メモリセル５の一例は、磁気抵抗効果素子を含むＭＲＡＭセルである。磁気抵抗効果素子の一例はＭＴＪ素子である。メモリセル５は、行線（ワード線及び書き込みワード線）と列線（ビット線）との交点それぞれに配置され、メインメモリセルアレイ１及び冗長メモリセルアレイ３それぞれにマトリクス状に配置される。なお、図１は、行線及び列線のうち行線７のみを示す。さらに、行線７は書き込み時に使用される書き込み配線、例えば、書き込みワード線のみを示す。本例では、データ書き込み時、列線に電流を流して電流磁場を容易軸方向（easy-axis）に沿って発生させ、行線７に電流を流して電流磁場を困難軸方向（hard-axis）に沿って発生させるものとする。ＭＴＪ素子が形状磁気異方性を持っているならば、ＭＴＪ素子の長手方向が困難軸方向になるので、行線７はＭＴＪ素子の長手方向に沿って配置される。
【００１８】
図２は、ＭＴＪ素子の書き込み特性を示す図である。
【００１９】
図２に示す“Ｉhard”は困難軸方向に沿って磁場を発生させる電流であり、本例では行線７に流す電流である。同じく、“Ｉeasy”は容易軸方向に沿って磁場を発生させる電流であり、本例では列線に流す電流である。アステロイド曲線８の内側は書き込みが行われない領域、その外側は書き込みが行われる領域である。書き込みが行われる領域のうち、第１象限、第４象限にある領域においては“１”データが書き込まれ、第２象限、第３象限にある領域においては“０”データが書き込まれる。ＭＴＪ素子を含むＭＲＡＭメモリセルへのデータ書き込むは、電流を２つの軸（困難軸、容易軸）に流すことにより行われる。第１象限と第２象限とを使って書き込みを行う、と仮定する。この場合、“１”データを書き込むときは、行線７に電流値＋Ｉbの電流Ｉhardを流し、列線に電流値＋Ｉaの電流Ｉeasyを流す。同じく、“０”データを書き込むときは、行線７に電流＋Ｉbの電流Ｉhardを流し、列線に電流値ーＩaの電流Ｉeasyを流す。このとき、電流値Ｉａ、Ｉｂはともに、数ｍＡ、例えば、５ｍＡ以上に及ぶ。
【００２０】
以下、行線７は書き込み配線７と読み替え、説明を続ける。また、メインメモリセルアレイ１に配置された書き込み配線７はメイン書き込み配線７Ｍ（７Ｍ-１、７Ｍ-２、…、７Ｍ-ｍ）と呼び、冗長メモリセルアレイ３に配置された書き込み配線７は冗長書き込み配線７Ｒ（７Ｒ-１、…、７Ｒ-ｎ）と呼ぶ。
【００２１】
メイン書き込み配線７Ｍの一端はセレクタ９Ｍ（９Ｍ-１、９Ｍ-２、…、９Ｍ-ｍ）の一端に接続され、その他端は、セレクタ１１Ｍ（１１Ｍ-１、１１Ｍ-２、…、１１Ｍ-ｍ）の一端に接続される。同様に、冗長書き込み配線７Ｒの一端はセレクタ９Ｒ（９Ｒ-１、９Ｒ-２、…、９Ｒ-ｍ）の一端に接続され、その他端は、セレクタ１１Ｒ（１１Ｒ-１、１１Ｒ-２、…、１１Ｒ-ｍ）の一端に接続される。セレクタ９Ｍ、９Ｒの他端は共有ノード１３に接続され、セレクタ１１Ｍ、１１Ｒの他端は共有ノード１５に接続される。
【００２２】
共有ノード１３は電流源１７に接続される。電流源１７の一例は、ソースを高電位電源端子１９に接続し、ドレインを共有ノード１３に接続したドライバトランジスタ１７Ｔである。本例では、ドライバトランジスタ１７Ｔは複数有り（１７-１、１７-２、…１７-ｋ）、それぞれ高電位電源端子１９と共有ノード１３との間に並列に接続される。また、共有ノード１５は、電流排出端２１に接続される。電流排出端２１の一例は、高電位電源端子１９よりも低電位の電源端子、例えば、接地端子である。
【００２３】
セレクタ９Ｍ、９Ｒ、１１Ｍ、１１Ｒは、例えば、ロウデコーダ（図示せず）により選択され、選択状態のものはオン状態、非選択状態のものはオフ状態となる。選択状態のセレクタ９Ｍ、１１Ｍに接続されたメイン書き込み配線７Ｍは、共有ノード１３及び共有ノード１５それぞれに接続され、電流源１７から電流排出端２１に向かって電流が流れる。冗長書き込み配線７Ｒもメイン書き込み配線７Ｍと同様であり、選択状態のセレクタ９Ｒ、１１Ｒに接続された冗長書き込み配線７Ｒは、共有ノード１３及び共有ノード１５それぞれに接続され、電流源１７から電流排出端２１に向かって電流が流れる。
【００２４】
これらの電流は、図２を参照して説明した電流Ｉhardであり、その電流値Ｉaは、例えば、５ｍＡ以上である。５ｍＡの電流は半導体集積回路装置の分野においては過大である。このため、電流源１７のサイズ、例えば、ドライバトランジスタ１７Ｔにおいては、そのゲート長及びゲート幅をそれぞれ大きくせざるを得ない。さらに、本例のように、ドライバトランジスタ１７Ｔは、高電位電源端子１９と共有ノード１３との間に並列に接続されることもある。これらの要因から、電流源１７は半導体チップ中で広い面積を占め、半導体チップの小型化を妨げる要因の一つになっている。
【００２５】
図３に参考例を示す。参考例のように、電流源１７を、メインメモリセルアレイ１及び冗長メモリセルアレイ３それぞれに対応させて設けたとする。この場合、冗長メモリセルアレイ用電流源１７Ｒは、セレクタ９Ｒに共有ノード１３Ｒを介して接続され、メインメモリセルアレイ用電流源１７Ｍは、セレクタ９Ｍに共有１３Ｍを介して接続される。ドライバトランジスタ１７Ｔに必要な電流駆動能力は、電流源１７Ｒ及び電流源１７Ｍの双方において基本的にほぼ同じである。このため、電流源１７Ｒに必要な回路面積は、電流源１７Ｍの回路面積とほぼ同じになりやすい。また、冗長メモリセルアレイ３内に設けられる行線の数ｎが、メインメモリセルアレイ１内に設けられる行線の数ｍに比較して少ない場合には、本実施形態及び本参考例のように、冗長メモリセルアレイ３の面積が、メインメモリセルアレイ１のそれよりも狭くなる。例えば、冗長メモリセルアレイ３の行線７に沿った長さはメインメモリセルアレイ１のそれと同じでも、冗長メモリセルアレイ３の列線（図示せず）に沿った長さはメインメモリセルアレイ１のそれよりも短くなる。この場合には、本参考例のように、電流源１７Ｒの、列線に沿った長さが、冗長メモリセルアレイ３のそれよりも長くなり、電流源１７Ｒが冗長メモリセルアレイ３よりも突出する。突出した部分は、そのまま半導体チップの面積を増加させるので、半導体チップの小型化に不利である。
【００２６】
第１実施形態に係る装置は、電流源１７を、メインメモリセルアレイ１と冗長メモリセルアレイ３とで共有する。このため、電流源１７が、冗長メモリセルアレイ３から突出する事情を抑制できる。従って、第１実施形態に係る装置は、参考例に比較して、半導体チップの小型化に有利である。さらに、第１実施形態に係る装置は、参考例に比較して、電流源１７、例えば、ドライバトランジスタ１７Ｔの数も減らすことができ、電流源１７が半導体チップ全体に占める面積を可能な限り小さくできる。これも半導体チップの小型化に有利である。
【００２７】
次に、第１実施形態に係る装置の一回路例について説明する。
【００２８】
図４は、この発明の第１実施形態に係る半導体集積回路装置の一回路例を示す回路図である。
【００２９】
図４に示すように、本一回路例では、電流排出端２１側のセレクタ１１Ｍ、１１Ｒに、例えば、Ｎチャネル型トランジスタ２３を用いる。トランジスタ２３のゲートは、例えば、高電位電源端子２５に接続される。トランジスタ２３のゲート電位は、高電位電源に固定され、常にオン状態とされる。トランジスタ２３は、書き込みワード線シンカー（Write Word Line Sinker）の役割を果たす。
【００３０】
また、本一回路例では、電流源１７側のセレクタ９Ｍ、９Ｒに、例えば、Ｎチャネル型トランジスタ２７を用いる。トランジスタ２７は、デコーダ２９の出力ＡＣＴｉにより制御される。デコーダ２９は、“Ｈ”レベルの出力ＡＣＴｉを選択されたトランジスタ２７に対して出力し、“Ｌ”レベルの出力ＡＣＴｉを非選択のトランジスタ２７に対して出力する。選択されたトランジスタ２７はオン状態に制御され、非選択のトランジスタ２７はオフ状態に制御される。さらに、本一回路例では、電流源１７側に、セレクタ３１Ｍ、３１Ｒが設けられている。本一回路例では、セレクタ３１Ｍ、３１Ｒに、Ｎチャネル型トランジスタ３３を用いる。セレクタ３１Ｍ内に設けられたトランジスタ３３の電流通路の一端は、メイン書き込み配線７Ｍに接続され、その他端は、低電位電源端子、例えば、接地端子３５に接続される。同様に、セレクタ３１Ｒ内に設けられたトランジスタ３３の電流通路の他端は、冗長書き込み配線７Ｒに接続され、その他端は、例えば、接地端子３５に接続される。トランジスタ３３は、デコーダ２９の出力/ＡＣＴｉにより制御される。デコーダ２９は、“Ｌ”レベルの出力/ＡＣＴｉを選択されたトランジスタ３３に対して出力し、“Ｈ”レベルの出力/ＡＣＴｉを非選択のトランジスタ３３に対して出力する。選択されたトランジスタ３３はオフ状態に制御され、非選択のトランジスタ３３はオン状態に制御される。これらセレクタ９Ｍ、９Ｒ、３１Ｍ、３１Ｒによって書き込み配線７Ｍ、７Ｒのうち、選択されたものは共有ノード１３に接続され、非選択のものは接地端子３５に接続される。このようにして、選択された書き込み配線７Ｍ、７Ｒについては、電流源１７から電流排出端２１に向かって電流が流れ、非選択の書き込み配線７Ｍ、７Ｒについては接地される。
【００３１】
電流源１７の一例は定電流源回路である。定電流源回路の一例はカレントミラー回路である。本例におけるカレントミラー回路は、ドライバトランジスタ１７として、Ｐチャネル型ドライバトランジスタ１７ＰＴを有する。トランジスタ１７ＰＴのソースは高電位電源端子１９に接続され、そのドレインは共有ノード１３に接続され、そのゲートは入力段Ｐチャネル型トランジスタ１７´ＰＴのゲート及びドレインに接続される。トランジスタ１７´ＰＴのソースは高電位電源端子１９に接続される。ドライバトランジスタ１７ＰＴのゲートと、入力段トランジスタ１７´ＰＴのゲート及びドレインとの相互接続ノード３７は、電流源３９の電流通路の一端に接続される。電流源３９の電流通路の他端は、例えば、接地端子３５に接続される。本例では、電流源１７を定電流源回路、例えば、カレントミラー回路とし、ドライバトランジスタ１７ＰＴが流す電流を、入力段トランジスタ１７´ＰＴ及び電流源３９を用いて制御する。このような電流源１７によれば、ドライバトランジスタ１７ＰＴが流す電流が、必要以上に大きくならないように制御できる。
【００３２】
さらに、セレクタ３１Ｍ、３１Ｒは、非選択の書き込み配線７Ｍ、７Ｒを接地する役割とともに、書き込み配線７Ｍ、７Ｒに流れる電流のピークを抑制する役割を持たせることができる。これにつき、以下説明する。
【００３３】
なお、以下説明する電流ピークの抑制については、本件発明者の一人によって発明され、本件出願人により日本国に出願された先行特許出願に記載されている。この先行特許出願の出願番号は、特願２００３−３００５０９であり、平成１５年８月２５日の出願である。
【００３４】
電流源１７は定電流源回路とすることで、定電流源１７が流す電流が、必要以上に大きくならないように制御できる。しかし、共有ノード１３は、例えば、配線であり、寄生容量を有している。共有ノード１３となる配線は、本例では、共有ノード１３がメインメモリセルアレイ１から冗長メモリセルアレイ３にかけて延び、その配線長は極めて長い。しかも、その配線は、セレクタ９Ｍ、９Ｒに含まれるトランジスタ２７のソース／ドレイン拡散層に接続される。即ち、共有ノード１３の寄生容量は極めて大きい。電流源１７は、装置が動作している間、例えば、常時導通状態にある。このため、共有ノード１３は、装置が動作している間、充電状態である。寄生容量が極めて大きい共有ノード１３には、極めて多量の電荷が蓄積される。多量の電荷が蓄積された状態で、セレクタ９Ｍ、９Ｒ内のトランジスタ２７がオン状態になると、共有ノード１３の寄生容量に蓄積された電荷が、選択された書き込み配線７Ｍ、７Ｒに向けて一気に放出される。この結果、書き込み動作開始直後において、選択された書き込み配線７Ｍ、７Ｒに流れる電流のピークが極めて大きくなってしまう。電流ピークが極めて大きいことは、選択された書き込み配線７Ｍ、７Ｒに接続されるメモリセル５への誤書き込みの要因になり得る。
【００３５】
選択された書き込み配線７Ｍ、７Ｒの電流ピークを抑制するためには、セレクタ３１Ｍ、３１Ｒに含まれるトランジスタ３３を、以下のように制御すると良い。
【００３６】
図５は、セレクタ３１Ｍ、３１Ｒの第１の制御例を示す信号波形図である。
【００３７】
第１の制御例は、基本的に、デコーダ２９の出力/ＡＣＴｉを、出力ＡＣＴｉと相補の信号とする。ただし、図５に示すように、出力/ＡＣＴｉ及び出力ＡＣＴｉの双方が“Ｈ”レベルとなる期間Δｔを、書き込み動作開始直後、例えば、書き込み配線選択直後に設定する。例えば、出力/ＡＣＴｉが“Ｈ”レベルから“Ｌ”レベルに遷移しだす時刻を、出力ＡＣＴｉが“Ｌ”レベルから“Ｈ”レベルに遷移しだす時刻よりも“Δｔ”遅らせる。期間Δｔにおいては、セレクタ９Ｍ、９Ｒ内に含まれるトランジスタ２７、及びセレクタ３１Ｍ、３１Ｒ内に含まれるトランジスタ３３の双方がオン状態である。この結果、共有ノード１３の寄生容量に蓄積された電荷は、書き込み配線選択直後において、書き込み配線７Ｍ、７Ｒでは無く、トランジスタ２７、３３を介して接地端子３５に放出される。電流ピークは、例えば、書き込み配線選択直後に発生するので、期間Δｔ内に発生することになる。期間Δｔの後、出力/ＡＣＴｉを“Ｈ”レベルから“Ｌ”レベルに遷移させると、トランジスタ３３はオフ状態となり、電流は共有ノード１３からトランジスタ２７を介して書き込み配線７Ｍ、７Ｒに流れる。
【００３８】
トランジスタ３３を、例えば、図５に示すように制御することで、書き込み配線７Ｍ、７Ｒの電流ピークを抑制できる。このようなセレクタ３１Ｍ、３１Ｒは、電流ピーク抑制回路としての役割を果たす。
【００３９】
図６は、セレクタ３１Ｍ、３１Ｒの第２の制御例を示す信号波形図である。
【００４０】
第１の制御例は、出力/ＡＣＴｉを出力ＡＣＴｉと基本的に相補の信号とし、セレクタ３１Ｍ、３１Ｒにセレクタとしての役割を持たせつつ、電流ピーク抑制回路としての役割を持たせた。対して、第２の制御例は、セレクタ３１Ｍ、３１Ｒを、いわば電流ピーク抑制回路に特化させる例である。
【００４１】
図６に示すように、出力/ＡＣＴｉは、基本的に“Ｌ”レベルの信号である。出力/ＡＣＴｉは、これと対になる出力ＡＣＴｉが“Ｌ”レベルから“Ｈ”レベルに遷移しだしたときに、“Ｌ”レベルから“Ｈ”レベルに遷移しだす。そして、出力ＡＣＴｉ、/ＡＣＴｉの双方が“Ｈ”レベルとなる期間Δｔを発生させる。期間Δｔが経過した後、出力/ＡＣＴｉは、“Ｈ”レベルから“Ｌ”レベルに遷移する。
【００４２】
第２の制御例においても、第１の制御例と同様に、出力ＡＣＴｉ、/ＡＣＴｉの双方が“Ｈ”レベルとなる期間Δｔが、書き込み動作開始直後、例えば、書き込み配線選択直後に設定される。従って、第２の制御例においても、第１の制御例と同様に、電流のピークを抑制できる。
【００４３】
次に、第１実施形態に係る装置の、冗長メモリセルアレイ３への書き込みを考慮した書き込みシーケンスを説明する。
【００４４】
図７はこの発明の第１実施形態に係る装置のより具体的な一構成例を示すブロック図、図８は書き込みシーケンスの一制御例を示す流れ図、図９は書き込みシーケンス中の一動作例を示す動作波形図である。本例では、メインメモリセルアレイ１中に生じた不良な行を、冗長メモリセルアレイ３中の行に置換するものとする。
【００４５】
以下、その構成を、その動作とともに説明する。
【００４６】
メインメモリセルアレイ（Main memory cell array）１中に生じた不良な行を、冗長メモリセルアレイ（Redundant memory cell array）３のどの行に置換するかの情報は、フューズ回路（Fuse）４１にプログラムされる。プログラムは、フューズ回路４１のフューズを切断するか否かで行われる。フューズ回路４１には、例えば、メインメモリセルアレイ１中に生じた不良な行のアドレスがプログラムされる。
【００４７】
まず、チップイネーブル信号ＣＥが“Ｌ”レベルから“Ｈ”レベルとなり、図７に示す装置がイネーブルされる。また、書き込みイネーブル信号ＷＥが“Ｌ”レベルから“Ｈ”レベルとなり、書き込み動作がイネーブルされ、アドレス入力は、例えば、チップ外部からアドレス比較回路４３に入力される（図８：手順Ｓ-１）。
【００４８】
アドレス比較回路４３は、アドレス入力とフューズ回路４１にプログラムされた不良な行のアドレスとを比較し、一致するか否かを判断する。一致しないとき（ミスヒット）、アドレス比較回路４３は、ミスヒットを示すミスヒット信号をメインデコーダ（Main decoder）４５Ｍに出力する。メインデコーダ４５Ｍは、該当セレクタのゲートを駆動する出力ＡＣＴｉを出力し、メインメモリセルアレイ１内の該当セレクタをオンさせる（図８：手順Ｓ-２）。
【００４９】
該当セレクタがオンすることで、選択された該当書き込み配線７Ｍには書き込み電流が印加される（図８：手順Ｓ-３）。
【００５０】
所定の書き込み時間が経過した後、該当セレクタをオフさせる（図８：手順Ｓ-４）。
【００５１】
このようにして、データがメインメモリセルアレイ１に書き込まれる。
【００５２】
また、アドレス入力とフューズ回路４１にプログラムされた不良な行のアドレスとが一致したとき（ヒット）、アドレス比較回路４３は、ヒットを示すヒット信号を冗長デコーダ（Redundant decoder）４５Ｒに出力する。冗長デコーダ４５Ｒは、該当セレクタのゲートを駆動する出力ＡＣＴｉを出力し、冗長メモリセルアレイ３内の該当セレクタをオンさせる（図８：手順Ｓ-５）。
【００５３】
以降の動作は、書き込み電流の印加、及び該当セレクタのオフであり、メインメモリセルアレイ１が選択された時と同じである。
【００５４】
なお、図７に示すブロック図は、第１実施形態に係る装置の一レイアウト例を同時に示す。
【００５５】
図７に示すように、一レイアウト例は電流源（Driver）１７は、メインメモリセルアレイ１側に設ける。言い換えれば、冗長メモリセルアレイ３側には電流源１７を設けず、冗長メモリセルアレイ３の電流源１７は、メインメモリセルアレイ１の電流源１７を利用する。
【００５６】
このような一レイアウト例であると、冗長メモリセルアレイ３の電流源１７は、メインメモリセルアレイ１の電流源１７を利用するので、電流源１７を、冗長メモリセルアレイ３側に無い。このため、例えば、図３に示した参考例のように、電流源１７が形成される領域が、冗長メモリセルアレイ３から突出することが無い。従って、半導体チップの小型化に有利である。
【００５７】
次に、フューズ回路４１及びアドレス比較回路４３の一回路例を説明する。
【００５８】
図１０はフューズ回路４１及びアドレス比較回路４３の一回路例を示す回路図、図１１はアドレス比較回路４３内のミスヒット／ヒット判定回路の一回路例を示す回路図、図１２はフューズ回路４１及びアドレス比較回路４３の一動作例を示す動作波形図である。本一回路例は、概略的に、フューズの切断／非切断に対応してアドレス入力の論理を反転／非反転制御する。そして、反転／非反転制御済みのアドレス入力全ての論理が“ヒット”したと判定する論理に揃ったとき、例えば、“不良な行のアドレスにヒットした”、と判断する回路である。
【００５９】
以下、その構成を、その動作とともに説明する。
【００６０】
まず、図１２に示すように、フューズ回路制御信号ＴＵＰ、ＴＵＮはともに、“Ｌ”レベルである。この時、図１０に示すフューズ回路４１のＰチャネル型トランジスタ４７はオン状態、Ｎチャネル型トランジスタ４９はオフ状態である。フューズ回路４１の出力は、ラッチ回路４３-１の入力に接続される。ラッチ回路４３-１は、トランジスタ４７から“Ｈ”レベルの出力を受け、その入力を“Ｈ”レベル、その出力を“Ｌ”レベルにラッチする。ラッチ回路４３-１の入力及び出力は、アドレス伝達回路４３-２の制御入力に接続される。
【００６１】
アドレス比較伝達回路４３-２は、アドレス入力ＡＤｉの論理を反転させる反転経路と、反転させない非反転経路とを含む。反転経路はインバータ回路５１を有し、非反転経路はトランスファ回路５３を有する。ラッチ回路４３-１の入力は、インバータ回路５１に低電位側電源、例えば、接地電位を与えるＮチャネル型トランジスタ５５のゲート、及びトランスファ回路５３のＰチャネル型トランジスタ５７のゲートに接続される。また、ラッチ回路４３-１の出力は、インバータ回路５１に高電位側電源を与えるＰチャネル型トランジスタ５９のゲート、及びトランスファ回路５３のＮチャネル型トランジスタ６１のゲートに接続される。ラッチ回路４３-１の入力は“Ｈ”レベル、その出力は“Ｌ”レベルである。従って、アドレス比較伝達回路４３-２は、反転経路（インバータ回路５１）が導通し、非反転経路（トランスファ回路５３）が遮断される。
【００６２】
次いで、フューズ回路制御信号ＴＵＰ、ＴＵＮがともに、“Ｌ”レベルから“Ｈ”レベルへ遷移する。この結果、図１０に示すトランジスタ４７はオン状態からオフ状態、トランジスタ４９はオフ状態からオン状態に遷移する。トランジスタ４９のソースは、フューズ６３を介して低電位側電源、例えば、接地端子６５に接続されている。
【００６３】
フューズ６３が切断されていない場合、ラッチ回路４３-１の入力は、トランジスタ４９及びフューズを介して“Ｈ”レベルから“Ｌ”レベルに反転する。さらに、ラッチ回路４３-１の出力は“Ｌ”レベルから“Ｈ”レベルに反転する。この結果、アドレス比較伝達回路４３-２は、反転経路（インバータ回路４１）が遮断され、非反転経路（トランスファ回路５３）が導通される。従って、アドレス入力ＡＤｉは、その論理を反転することなく、アドレス比較伝達回路４３-２を通過する。アドレス入力ＦＡＤｉは、アドレス比較伝達回路４３-２から出力された、反転／非反転制御済みのアドレス入力である。以下、比較済みアドレス入力ＦＡＤｉと呼ぶ。
【００６４】
反対に、フューズ６３が切断されていた場合、ラッチ回路４３-１の入力は“Ｈ”レベルを維持し、その出力も“Ｌ”レベルを維持する。アドレス比較伝達回路４３-２は、反転経路（インバータ回路４１）が導通状態を維持し、非反転経路（トランスファ回路５３）は遮断状態を維持する。従って、アドレス入力ＡＤｉは、その論理を反転させ、アドレス比較伝達回路４３-２を通過中に、その論理を反転させる。
【００６５】
アドレス比較伝達回路４３-２は、フューズ６３の切断／非切断に対応してアドレス入力ＡＤｉの論理を、“ヒットしたと判定する論理”、及び“ミスヒットしたと判定する論理”のいずれかに反転／非反転制御し、比較済みアドレス入力ＦＡＤｉを生成する。比較済みアドレス入力ＦＡＤｉは、図１１に示すミスヒット／ヒット判定回路４３-３に入力される。
【００６６】
ミスヒット／ヒット判定回路４３-３は、比較済みアドレスＦＡＤｉを、所定の本数受ける。本例のミスヒット／ヒット判定回路４３-３は、“ｉ＋ｊ”本の比較済みアドレスＦＡＤｉ、ＦＡＤｉ＋１、…、ＦＡＤｉ＋ｊを受ける。比較済みアドレスＦＡＤｉ〜ＦＡＤｉ＋ｊは、それぞれＮチャネル型トランジスタ６７ｉ、６７ｉ＋１、…、６７ｉ＋ｊのゲートに入力される。トランジスタ６７ｉ〜６７ｉ＋ｊのドレインはそれぞれ、共通ノード６９に接続される。共通ノードの一端は、Ｐチャネル型トランジスタ７１の電流通路を介して高電位電源端子７３に接続され、その他端は、バッファ回路７５に接続される。また、トランジスタ６７ｉ〜６７ｉ＋ｊのソースはそれぞれ、Ｎチャネル型トランジスタ７７の電流通路を介して低電位電源端子、例えば、接地端子７９に接続される。
【００６７】
ミスヒット／ヒット判定回路制御信号ＢＡＣＴは、トランジスタ７１、７７のゲートに入力される。まず、信号ＢＡＣＴは“Ｌ”レベルである。この時、トランジスタ７１がオン状態、トランジスタ７７はオフ状態である。共通ノード６９は“Ｈ”レベルに充電される。
【００６８】
次に、比較済みアドレス入力ＦＡＤｉ〜ＦＡＤｉ＋ｊが入力され、信号ＢＡＣＴが“Ｌ”レベルから“Ｈ”レベルに遷移する。これにより、トランジスタ７１はオン状態からオフ状態に遷移し、トランジスタ７７はオフ状態からオン状態に遷移する。
【００６９】
この時、トランジスタ６７ｉ〜６７ｉ＋ｊの一つでもオン状態、即ち比較済みアドレス入力ＦＡＤｉ〜ＦＡＤｉ＋ｊの一つが“Ｈ”レベルであると、共通ノード６９の電位は、“Ｈ”レベルから“Ｌ”レベルに遷移する。これはミスヒットを示す。バッファ回路７５の出力ＭＩＳＳＨＩＴは、“Ｈ”レベルから“Ｌ”レベルに遷移する。メインデコーダ４５Ｍはイネーブルされ、アドレス入力ＡＤｉ〜ＡＤｉ＋ｊに従って、入力メインメモリセルアレイ１内の行又はカラムが選択される。
【００７０】
一方、トランジスタ６７ｉ〜６７ｉ＋ｊが全てオフ状態、即ち比較済みアドレス入力ＦＡＤｉ〜ＦＡＤｉ＋ｊが全て“Ｌ”レベルであると、共通ノード６９の電位は、“Ｈ”レベルを維持する。これはヒットを示す。バッファ回路７５の出力ＭＩＳＳＨＩＴは、“Ｈ”レベルを維持する。メインデコーダ４５Ｍはディセーブルされ、冗長デコーダ４５Ｒがイネーブルされ、冗長メモリセルアレイ３内の冗長行又は冗長列が選択される。
【００７１】
このように、本例においては、フューズ回路４１への、例えば、不良な行のアドレスのプログラムは、比較済みアドレス入力ＦＡＤｉ〜ＦＡＤｉ＋ｊの論理が全て“Ｌ”レベルとなるように、フューズ６３を切断／非切断すれば良い。
【００７２】
（第２実施形態）
第１実施形態は、書き込み配線が行線、例えば、書き込みワード線であったが、書き込み配線は列線、例えば、ビット線でも良い。第２実施形態は、書き込み配線が列線である例である。さらに、第２実施形態は、例えば、電流ピーク抑制回路に必要なトランジスタの数を削減できる電流ピーク抑制回路の例を示す。
【００７３】
図１３は、この発明の第２実施形態に係る半導体集積回路装置の一回路例を示す回路図である。
【００７４】
図１３に示すように、メインメモリセルアレイ１には複数のメイン列線８１Ｍが配置され、同じく冗長メモリセルアレイ３には複数の冗長列線８１Ｒが配置される。図１３においては、ｉ本目のメイン列線８１Ｍｉ、及びｉ本目の冗長列線８１Ｒｉが示されている。列線８１Ｍ、８１Ｒは、図示せぬ行線７Ｍ、７Ｒがメモリセル５内のＭＴＪ素子の困難軸方向（hard-axis）に沿って延びるとすれば、困難軸方向に交差する容易軸方向（easy-axis）に沿って延びる。列線８１Ｍ、８１Ｒの一例はビット線である。以下、メイン列線８１Ｍはメインビット線８１Ｍ、冗長列線８１Ｒは冗長ビット線８１Ｒと読み替える。
【００７５】
メインビット線８１Ｍの一端は、セレクタ８３Ｍの一端に接続され、その他端はセレクタ８５Ｍの一端に接続される。同様に、冗長ビット線８１Ｒの一端は、セレクタ８３Ｒの一端に接続され、その他端はセレクタ８５Ｒの一端に接続される。セレクタ８３Ｍの他端、及びセレクタ８３Ｒの他端はそれぞれ共有ノード８７に接続される。セレクタ８５Ｍの他端は共有ノード８９に接続される。セレクタ８５Ｒの他端は共有ノード９１に接続される。
【００７６】
共有ノード８７の一端は、スイッチ９３-１を介して電流源９５-１に接続される。同様に、共有ノード８９の一端は、スイッチ９３-２を介して電流源９５-２に接続され、共有ノード９１の一端は、スイッチ９３-３を介して電流源９５-３に接続される。本例の電流源９５-１〜９５-３は、それぞれカレントミラー回路を利用したものである。
【００７７】
セレクタ８３Ｍは、Ｎチャネル型トランジスタ８４Ｍを含む。トランジスタ８４Ｍの電流通路の一端はメインビット線８１Ｍに接続され、その他端は共有ノード８７に接続される。トランジスタ８４Ｍのゲートには、デコーダの出力ＡＣＴが供給される。同様に、セレクタ８３Ｒは、Ｎチャネル型トランジスタ８４Ｒを含む。トランジスタ８４Ｒの電流通路の一端は冗長ビット線８１Ｒに接続され、その他端は共有ノード８７に接続される。トランジスタ８４Ｒのゲートには、デコーダの出力ＡＣＴが供給される。
【００７８】
セレクタ８５Ｍは、Ｎチャネル型トランジスタ８６Ｍを含む。トランジスタ８６Ｍの電流通路の一端はメインビット線８１Ｍに接続され、その他端は共有ノード８９に接続される。トランジスタ８６Ｍのゲートには、デコーダの出力ＡＣＴが供給される。同様に、セレクタ８５Ｒは、Ｎチャネル型トランジスタ８６Ｒを含む。トランジスタ８６Ｒの電流通路の一端は冗長ビット線８１Ｒに接続され、その他端は共有ノード９１に接続される。トランジスタ８６Ｒのゲートには、デコーダの出力ＡＣＴが供給される。
【００７９】
スイッチ９３-１〜９３-３、９７-１〜９７-３は、ビット線用シンカーとしての役割を持つ。例えば、本例のように、ビット線が容易軸方向に沿って延びる、とすると、書き込み電流の向きは、書き込みデータに応じて変化される。例えば、メインメモリセルアレイ１のビット線８１Ｍに、書き込みデータ“０”を与えた時、例えば、セレクタ８３Ｍからセレクタ８５Ｍに向けて書き込み電流を流す、と仮定する。この場合、書き込みデータ“１”を与えた時には、書き込み電流は、反対にセレクタ８５Ｍからセレクタ８３Ｍに向けて流すことになる。冗長メモリセルアレイ３においても、同様である。スイッチ９３-１〜９３-３、９７-１〜９７-３は、この電流の向きを制御する。
【００８０】
例えば、メインメモリセルアレイ１のビット線８１Ｍｉが選択され、書き込みデータ“０”が与えられたとする。この場合、スイッチ９３-１をオン状態、スイッチ９７-１、スイッチ９３-２をそれぞれオフ状態、スイッチ９７-２をオン状態とする。これにより、書き込み電流が、電流源９５-１から接地端子１０１-２に向けて、ビット線８１Ｍｉに流れる。
【００８１】
反対に、書き込みデータ“１”が与えられたとする。この場合、スイッチ９３-２をオン状態、スイッチ９７-２、スイッチ９３-１をそれぞれオフ状態、スイッチ９７-１をオン状態とする。これにより、書き込み電流が、電流源９５-２から接地端子１０１-１に向けて流れる。
【００８２】
第２実施形態に係る装置は、列線、例えば、ビット線８１Ｍ、８１Ｒに書き込み電流を与える電流源９５-１を、メインメモリセルアレイ１と冗長メモリセルアレイ３とで共有する。このため、電流源９５-１を、メインメモリセルアレイ１、及び冗長メモリセルアレイ３それぞれに一つずつ設ける装置に比較して、電流源９５-１の数が減る。従って、第２実施形態においても、第１実施形態と同様に半導体チップの小型化に有利である、という利点を得ることができる。
【００８３】
さらに、第２実施形態においては、電流ピーク抑制回路の別の例が示される。
【００８４】
第２実施形態において、電流ピーク抑制回路の役割を果たすのは、スイッチ９３-１〜９３-３、９７-１〜９７-３である。スイッチ９３-１〜９３-３、９７-１〜９７-３の一例は、Ｎチャネル型トランジスタである。以下、スイッチ９３-１〜９３-３、９７-１〜９７-３を、トランジスタ９３-１〜９３-３、９７-１〜９７-３と読み替える。トランジスタ９３-１〜９３-３それぞれの電流通路の一端は、共有ノード８７、８９、９１に接続され、その他端は電流源９５-１〜９５-３のＰチャネル型ドライバトランジスタ９９-１〜９９-３のドレインに接続される。トランジスタ９３-１のゲートには、制御信号ＳＯＥＮＢＬＥ０が供給され、トランジスタ９３-２のゲートには、制御信号ＳＯＥＮＢＬＥ１が供給され、トランジスタ９３-３のゲートには、制御信号ＳＯＥＮＢＬＥ２が供給される。トランジスタ９７-１〜９７-３それぞれの電流通路の一端は、共有ノード８７、８９、９１に接続され、その他端は低電位電源端子、例えば、接地端子電流源１０１-１〜１０１-３に接続される。トランジスタ９７-１のゲートには、制御信号ＳＩＥＮＢＬＥ０が供給され、トランジスタ９７-２のゲートには、制御信号ＳＩＥＮＢＬＥ１が供給され、トランジスタ９７-３のゲートには、制御信号ＳＩＥＮＢＬＥ２が供給される。
【００８５】
次に、トランジスタ９３、９７の一制御例を説明する。
【００８６】
図１４は、トランジスタ９３、９７の一制御例を示す信号波形図である。
【００８７】
図１４に示すように、書き込み動作前、信号ＳＩＥＮＢＬＥは“Ｈ”レベル、ＳＯＥＮＢＬは“Ｌ”レベル、デコーダ出力ＡＣＴｉは“Ｌ”レベルである。この状態では、トランジスタ９７はオン状態、トランジスタ９３、８４、８６はそれぞれオフ状態である。
【００８８】
トランジスタ９３がオフ状態であるので、トランジスタ９３と電流源９５との接続ノード１０３（もしくは１０５もしくは１０７）は、共有ノード８７（もしくは８９、もしくは９１）から非接続となる。電流源９５はオン状態であるので、接続ノード１０３（もしくは１０５もしくは１０７）の寄生容量Ｃ１は充電される。
【００８９】
また、トランジスタ９７はオン状態であるので、共有ノード８７（もしくは８９、もしくは９１）は接地端子１０１-１に接続される。この結果、共有ノード８７（もしくは８９、もしくは９１）の寄生容量Ｃ２は放電される。
【００９０】
デコーダ出力ＡＣＴｉが“Ｌ”レベルから“Ｈ”レベルに遷移すると、トランジスタ８４Ｍ（もしくは８４Ｒ）、８６Ｍ（もしくは８６Ｒ）がオフ状態からオン状態になる。デコーダ出力ＡＣＴｉの“Ｌ”レベルから“Ｈ”レベルへの遷移と同時、もしくはその前後に、信号ＳＩＥＮＢＬを“Ｈ”レベルから“Ｌ”レベルへ遷移させ、信号ＳＯＥＮＢＬを“Ｌ”レベルから“Ｈ”レベルへ遷移させる。すると、トランジスタ９３はオフ状態からオン状態となり、トランジスタ９７はオン状態からオフ状態となる。寄生容量Ｃ１に蓄積された電荷は、寄生容量Ｃ２に向けて放出される。これにより、寄生容量Ｃ１に蓄積された電荷が放出されることに起因して、書き込み配線、本例ではビット線８１Ｍ、８１Ｒに発生する過大な電流ピークは、寄生容量Ｃ２に吸収される。従って、書き込み配線、本例ではビット線８１Ｍ、８１Ｒに発生する電流ピークを抑制することができる。
【００９１】
このように電流ピーク抑制回路は、共有ノード８７、８９、９１に接続することも可能である。電流ピーク抑制回路を共有ノード８７、８９、９１に接続すると、例えば、第１実施形態のように、電流ピーク抑制回路を書き込み配線それぞれの一端に接続する場合に比較して、その素子の数、例えば、トランジスタの数を減らすことができる。従って、第２実施形態に示した電流ピーク抑制回路は、第１実施形態に示した電流ピーク抑制回路に比較して、半導体チップの小型化に有利である、という利点を得ることができる。ただし、電流ピーク抑制回路は、第２実施形態に限定されるものではない。装置には、第１実施形態、第２実施形態の電流ピーク抑制回路のいずれか最適な方が選ばれれば良い。
【００９２】
図１５は、この発明の第２実施形態の変形例に係る半導体集積回路装置の一回路例を示す回路図である。
【００９３】
図１５に示すように、第２実施形態に示す電流ピーク抑制回路は、書き込み配線が行線、例えば、書き込みワード線７Ｍ、７Ｒの場合にも使うことができる。この場合、スイッチ９３、例えば、トランジスタ９３は共有ノード１３の一端と電流源１７との間に接続され、スイッチ９７、例えば、トランジスタ９７は共有ノード１３の他端と接地端子との間に接続される。
【００９４】
動作については、図１３に示した装置と同様であるので、動作の説明は省略する。
【００９５】
このように、第２実施形態に示す電流ピーク抑制回路は、書き込み配線が行線、例えば、書き込みワード線７Ｍ、７Ｒの場合にも使うことができる。
【００９６】
なお、特に図示しないが、第２実施形態に示す電流ピーク抑制回路と同様に、第１実施形態に示す電流ピーク抑制回路は、書き込み配線が列線、例えば、ビット線の場合にも使うことができる。即ち、電流ピーク抑制回路、例えば、セレクタ３１Ｍ、３１Ｒは、メインビット線８１Ｍの一端、及び冗長ビット線の一端それぞれに接続することも可能である。
【００９７】
次に、第２実施形態に係る装置の一レイアウト例を説明する。
【００９８】
図１６は、この発明の第２実施形態に係る装置の一レイアウト例を示す平面図である。
【００９９】
図１６に示すように、共有ノード８７は、冗長メモリセルアレイ３とメインメモリセルアレイ１との間に配置される。本例では、共有ノード８７は、スイッチ９３-１、９７-１、電流源９５-３とともに、図１６中にビット線用ドライバ・シンカーＡと表示された領域に配置される。ビット線用ドライバ・シンカーＡは、冗長メモリセルアレイ３とメインメモリセルアレイ１との間に配置される。ビット線用ドライバ・シンカーＢは、メインメモリセルアレイ１を間に挟み、ビット線用ドライバ・シンカーＡに相対する位置に配置される。ビット線用ドライバ・シンカーＢの領域には、共有ノード８９、スイッチ９３-２、９７-２、電流源９５-２が配置される。ビット線用ドライバ・シンカーＣは、冗長メモリセルアレイ３を間に挟み、ビット線用ドライバ・シンカーＡに相対する位置に配置される。ビット線用ドライバ・シンカーＣの領域には、共有ノード９１、スイッチ９３-３、９７-３、電流源９５-３が配置される。
【０１００】
セレクタ８３Ｍはビット線用ドライバ・シンカーＡとメインメモリセルアレイ１との間に配置され、同様に、セレクタ８３Ｒはビット線用ドライバ・シンカーＡと冗長メインメモリセルアレイ３との間に配置される。セレクタ８５Ｍはビット線用ドライバ・シンカーＢとメインメモリセルアレイ１との間に配置され、同様に、セレクタ８５Ｒはビット線用ドライバ・シンカーＣと冗長メモリセルアレイ３との間に配置される。
【０１０１】
また、図１６に示す一レイアウト例では、行線、例えば、書き込みワード線についても、電流源１７を、メインメモリセルアレイ１と冗長メモリセルアレイ３とで共有する例を示している。
【０１０２】
電流源１７は、図１６中にワード線用ドライバと表示された領域に配置される。ワード線用ドライバは、メインメモリセルアレイ１のビット線用ドライバ・シンカーＡ、Ｂが配置されない辺の一つに沿って配置される。ワード線用ドライバからは共有ノード１３が冗長メモリセルアレイ３に向けて延びる。
【０１０３】
セレクタ（ワード線用セレクタ）９Ｍ、３１Ｍはワード線用ドライバとメインメモリセルアレイ１との間に配置され、セレクタ（ワード線用シンカー）１１Ｍは、メインメモリセルアレイ１を間に挟み、セレクタ（ワード線用セレクタ）９Ｍ、３１Ｍに相対する位置に配置される。
【０１０４】
セレクタ（ワード線用セレクタ）９Ｒ、３１Ｒは、冗長メモリセルアレイ３のビット線用ドライバ・シンカーＡ、Ｃが配置されない辺の一つに沿って配置され、かつ共有ノード１３と冗長メモリセルアレイ３との間に配置される。セレクタ（ワード線用シンカー）１１Ｒは、冗長メモリセルアレイ３を間に挟み、セレクタ（ワード線用セレクタ）９Ｒ、３１Ｒに相対する位置に配置される。
【０１０５】
このような一レイアウト例であると、共有ノード８７を、冗長メモリセルアレイ３とメインメモリセルアレイ１との間に配置することで、電流源９５-１をメインメモリセルアレイ１と冗長メモリセルアレイ３とで共有することが可能となる。
【０１０６】
また、一レイアウト例のように、列線用電流源、例えば、電流源９５-１をメインメモリセルアレイ１と冗長メモリセルアレイ３とで共有し、さらに、行線用電流源、例えば、電流源１７をメインメモリセルアレイ１と冗長メモリセルアレイ３とで共有するようにしても良い。このような一レイアウト例においても、半導体チップの小型化に有利である。
【０１０７】
（第３実施形態）
第３実施形態は、メモリセルアレイ１を複数有する装置の例である。
【０１０８】
図１７は、この発明の第３実施形態に係る半導体集積回路装置の一構成例を示すブロック図である。
【０１０９】
図１７に示すように、本第３実施形態は、図１に示した第１実施形態のメインメモリセルアレイ１をサブアレイ構成とし、メインメモリセルアレイ１を複数にした例である。本例は、メインメモリセルアレイ（サブアレイ１）１-１と、メインメモリセルアレイ（サブアレイ２）１-２とを有する。メインメモリセルアレイ１-２は、メインメモリセルアレイ１-１から離れた位置に配置される。
【０１１０】
冗長メモリセルアレイ３、メインメモリセルアレイ１-１、１-２はそれぞれ、共有ノード１３に沿って配置される。電流源１７は、メインメモリセルアレイ１-１、１-２、及び冗長メモリセルアレイ３で、共有ノード１３を介して共有される。
【０１１１】
その他は、第１実施形態に係る装置と同様の構成であるので、図１と共通する部分には同様の参照符号を付し、その説明は省略する。
【０１１２】
このように、メインメモリセルアレイ１を複数有する場合には、電流源１７を、複数のメインメモリセルアレイ１-１、１-２と冗長メモリセルアレイ３とで共有するようにしても良い。
【０１１３】
また、本第３実施形態のように、メインメモリセルアレイ１をサブアレイ構成とした場合には、冗長メモリセルアレイ３を、メインメモリセルアレイ１-１中に生じた不良を救済すること、及びメインメモリセルアレイ１-２中に生じた不良を救済することの双方に対応させることができる。図１８、図１９に、その救済例を示す。
【０１１４】
図１８は、第３実施形態に係る装置の第１の救済例を示す図である。
【０１１５】
図１８に示すように、メインメモリセルアレイ１-１の行線、例えば、メイン書き込みワード線７Ｍ（１）に接続されるメモリセルに不良が発生したとする。メイン書き込みワード線７Ｍ（１）を含む不良な行は、冗長メモリセルアレイ３中の行線、例えば、冗長書き込みワード線７Ｒを含む冗長行に置換され、救済される。また、メインメモリセルアレイ１-２の行線、例えば、メイン書き込みワード線７Ｍ（２）に接続されるメモリセルに不良が発生した場合にも、メイン書き込みワード線７Ｍ（２）を含む不良な行は、冗長メモリセルアレイ３中の行線、例えば、冗長書き込みワード線７Ｒを含む冗長行に置換され、救済される。
【０１１６】
このように、メインメモリセルアレイ１-１、１-２から離れた位置に配置された冗長メモリセルアレイ３は、メインメモリセルアレイ１-１、１-２双方の救済に使用することができる。
【０１１７】
図１９は、第３実施形態に係る装置の第２の救済例を示す図である。
【０１１８】
図１９に示すように、第２の救済例は、冗長メモリセルアレイ３は、メインメモリセルアレイ１-１、１-２双方の救済に使用することは、第１の救済例と同じである。異なるところは、メインメモリセルアレイ１-１、１-２内それぞれに、冗長メモリセル領域１０９-１、１０９-２が設けられていることにある。冗長メモリセル領域１０９-１は、メインメモリセルアレイ１-１内に生じた不良を救済するのに使用され、冗長メモリセル領域１０９-２は、メインメモリセルアレイ１-２内に生じた不良を救済するのに使用される。メインメモリセルアレイ１-１の行線、例えば、書き込みワード線７Ｍ（１）にメイン書き込みワード線７Ｍ（１）に接続されるメモリセルに不良が発生したとする。メイン書き込みワード線７Ｍ（１）を含む不良な行は、冗長メモリセル領域１０９-１中の行線、例えば、冗長書き込みワード線７ＭＲ（１）を含む冗長行に置換され、救済される。同様に、メイン書き込みワード線７Ｍ（２）を含む不良な行は、冗長メモリセル領域１０９-２中の行線、例えば、冗長書き込みワード線７ＭＲ（２）を含む冗長行に置換され、救済される。
【０１１９】
冗長メモリセルアレイ３は、例えば、冗長メモリセル領域１０９-１、１０９-２だけでは、不良な行を全て救済できない場合に使用することができる。その救済例は、第１の救済例と同様であるので、その説明は省略する。
【０１２０】
なお、第３実施形態、第１、第２の救済例においては、行線を例として説明したが、列線にも同様に適用できる。この場合には、図１７、図１８、図１９に示す行線７Ｍ（１）、７Ｍ（２）、７Ｒ、７ＭＲ（１）、７ＭＲ（２）をそれぞれ、列線と読み替えれば良い。列線の一例は、ビット線である。
【０１２１】
（第４実施形態）
第４実施形態は、第３実施形態と同様にメモリセルアレイ１を複数有する装置の例である。
【０１２２】
図２０は、この発明の第４実施形態に係る半導体集積回路装置の一構成例を示すブロック図である。
【０１２３】
図２０に示すように、第４実施形態が第３実施形態と異なるところは、メインメモリセルアレイ１、及び冗長メモリセルアレイ３を、紙面左右に配置したことである。例えば、メインメモリセルアレイ１Ｒは、共有ノード１３を間に挟み、メインメモリセルアレイ１Ｒに相対して配置される。本例では、デコーダ４５Ｍ、４５Ｒを中心に配置し、デコーダ４５Ｍ、４５Ｒに対して左側領域Ｌｅｆｔと、同じく右側領域Ｒｉｇｈｔとで、メイＮメモリセルアレイ１、冗長メモリセルアレイ３、共有ノード１３、１５、セレクタ９Ｍ、９Ｒ、１１Ｍ、１１Ｒ、３１Ｍ、３１Ｒを含む回路部を左右線対称に形成する。左側領域Ｌｅｆｔに配置される回路には、参照符号の末尾に“Ｌ”を付し、右側領域Ｒｉｇｈｔに配置される回路には、同じく“Ｒ”を付す。これら回路の構成及びその動作は、例えば、図４に示した装置と同様であるので、その説明は省略する。
【０１２４】
共有ノード１３Ｌと共有ノード１３Ｒとは、本例では接続ノード１１１を介して互いに接続される。電流源１７は接続ノード１１１に接続される。電流源１７は、共有ノード１３Ｌと１３Ｒとで共有される。
【０１２５】
このように、メインメモリセルアレイ１、冗長メモリセルアレイ３は、例えば、共有ノード１３を間に挟み、複数設けても良い。
【０１２６】
第４実施形態においても、電流源１７を、メインメモリセルアレイ１と冗長メモリセルアレイ３とで共有する。例えば、電流源１７を、メインメモリセルアレイ１Ｌ、１Ｒ、冗長メモリセルアレイ３Ｌ、及び３Ｒで共有される。従って、第４実施形態は、上述の実施形態と同様に、半導体チップの小型化に有利である。
【０１２７】
（第５実施形態）
第５実施形態は、第３実施形態と第４実施形態とを組み合わせたもので、メモリセルアレイ１、３を行列状に配置した例である。
【０１２８】
図２１は、この発明の第５実施形態に係る半導体集積回路装置の一構成例を示すブロック図である。
【０１２９】
図２１に示すように、第５実施形態は、メインメモリセルアレイ１-１Ｌ、１-１Ｒ、１-２Ｌ、１-２Ｒが、行方向（Row direction）及び列方向（Column direction）それぞれに沿って行列状に配置され、冗長メモリセルアレイ３Ｌ、３Ｒが、行方向（Row direction）に沿って並んで配置される。本例の電流源１７-１は、メインメモリセルアレイ１-１Ｌ、１-１Ｒ、冗長メモリセルアレイ３Ｌ、３Ｒで共有する。さらに、電流源１７-２は、メインメモリセルアレイ１-２Ｌ、１-２Ｒで共有される。
【０１３０】
なお、第５実施形態の回路の構成及びその動作は、例えば、図１６に示した装置と同様であるので、その説明は省略する。
【０１３１】
このように、メインメモリセルアレイ１、及び冗長メモリセルアレイ３は、行列状に配置されても良い。
【０１３２】
第５実施形態においても、電流源１７を、メインメモリセルアレイ１と冗長メモリセルアレイ３とで共有する。例えば、電流源１７-１を、メインメモリセルアレイ１-１Ｌ、１-１Ｒ、冗長メモリセルアレイ３Ｌ、及び３Ｒで共有される。従って、第５実施形態もまた、上述の実施形態と同様に、半導体チップの小型化に有利である。
【０１３３】
（第６実施形態）
第６実施形態は、メモリセル５の例に関する。
【０１３４】
（第１の例）
図２２は第１の例に係るメモリセルの等価回路を示す等価回路図、図２３は第１の例に係るメモリセルの一断面構造例を示す断面図である。
【０１３５】
図２２、及び図２３に示すように、第１の例に係るメモリセル５Ａは、１個の磁気抵抗効果素子２０１と、１個の選択トランジスタ２０３とを有する、１磁気抵抗効果素子−１トランジスタ型のセルである。磁気抵抗効果素子２０１の一例は、ＭＴＪ（Magnetic Tunnel Junction）素子である。メモリセル５Ａは、ビット線ＢＬとワード線（読み出しワード線ＲＷＬ、書き込みワード線ＷＷＬ）との交点に配置される。
【０１３６】
磁気抵抗効果素子２０１の電流通路の一端はビット線ＢＬに接続され、その他端は選択トランジスタ２０３の電流通路の一端、例えば、ドレイン２０５に接続される。選択トランジスタ２０３の電流通路の他端、例えば、ソース２０７は、ソース線ＳＬに接続される。選択トランジスタ２０３のゲート２０９は、読み出しワード線ＲＷＬに接続される。書き込みワード線ＷＷＬは、ビット線ＢＬと交差する。磁気抵抗効果素子２０１は、ビット線ＢＬと、書き込みワード線ＷＷＬとの交差部に配置される。
【０１３７】
上述の実施形態に係る装置のメモリセル５には、１磁気抵抗効果素子−１トランジスタ型のセル５Ａを使うことができる。
【０１３８】
（第２の例）
図２４は第２の例に係るメモリセルの等価回路を示す等価回路図、図２５は第２の例に係るメモリセルの一断面構造例を示す断面図である。
【０１３９】
図２４、及び図２５に示すように、第２の例に係るメモリセル５Ｂは、１個の磁気抵抗効果素子２０１を、ビット線ＢＬとワード線ＷＬとの交点に有する、クロスポイント型のセルである。磁気抵抗効果素子２０１の一例は、第１の例と同様に、ＭＴＪ素子である。クロスポイント型のセル５Ｃのワード線ＷＬは、ビット線ＢＬと同様に、読み出し／書き込み兼用である。
【０１４０】
上述の実施形態に係る装置のメモリセル５には、クロスポイント型のセル５Ｂを使うことができる。
【０１４１】
（第３の例）
図２６は第３の例に係るメモリセルの等価回路を示す等価回路図、図２７は第３の例に係るメモリセルの一断面構造例を示す断面図である。
【０１４２】
図２６、及び図２７に示すように、第３の例に係るメモリセル５Ｃは、Ｎ個の磁気抵抗効果素子２０１を、ビット線ＢＬとワード線ＷＬとの交点に有する、Ｎ磁気抵抗素子−１トランジスタ型のセルである。磁気抵抗効果素子２０１の一例は、第１、第２の例と同様に、ＭＴＪ素子である。本例では、一例として、“Ｎ＝４”のメモリセル５Ｃを示す。磁気抵抗効果素子２０１-１〜２０１-４の電流通路の一端は、それぞれビット線ＢＬ１〜ＢＬ４に接続され、その他端は、引き出し配線に共通に接続される。引き出し配線は、例えば、層間絶縁膜中のコンタクト孔内に形成されたプラグを介して選択トランジスタ２０３の電流通路の一端、例えば、ドレイン２０５に接続される。選択トランジスタ２０３の電流通路の他端、例えば、ソース２０７は、ソース線ＳＬに接続される。引き出し配線の下方には、書き込みワード線ＷＷＬが形成され、磁気抵抗素子２０１-１〜２０１-４は、ビット線ＢＬ１〜ＢＬ４と書き込みワード線ＷＷＬとの交差部に配置される。
【０１４３】
上述の実施形態に係る装置のメモリセル５には、Ｎ磁気抵抗素子−１トランジスタ型のセル５Ｃを使うことができる。
【０１４４】
以上、この発明をいくつかの実施形態により説明したが、この発明は各実施形態それぞれに限定されるものではなく、その実施にあたっては発明の要旨を逸脱しない範囲で種々に変形することが可能である。例えば、セレクタ等にＮチャネル型トランジスタを用いているが、適宜Ｐチャネル型トランジスタに変更することも可能である。
【０１４５】
また、各実施形態は単独で実施することが可能であるが、適宜組み合わせて実施することも可能である。
【０１４６】
また、各実施形態は種々の段階の発明を含んでおり、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することが可能である。
【０１４７】
また、実施形態は、この発明を磁気半導体メモリに適用した例に基づき説明したが、この発明は磁気半導体メモリに限られるものではなく、磁気半導体メモリを内蔵した半導体集積回路装置、例えば、プロセッサ、システムＬＳＩ等もまた、この発明の範疇である。
【図面の簡単な説明】
【０１４８】
【図１】図１はこの発明の第１実施形態に係る半導体集積回路装置の一構成例を示すブロック図
【図２】図２はＭＴＪ素子の書き込み特性を示す図
【図３】図３はこの発明の参考例に係る半導体集積回路装置を示すブロック図
【図４】図４はこの発明の第１実施形態に係る半導体集積回路装置の一回路例を示す回路図
【図５】図５は図４に示すセレクタ３１Ｍ、３１Ｒの第１の制御例を示す信号波形図
【図６】図６は図４に示すセレクタ３１Ｍ、３１Ｒの第２の制御例を示す信号波形図
【図７】図７はこの発明の第１実施形態に係る装置のより具体的な一構成例を示すブロック図
【図８】図８は図７に示す装置の書き込みシーケンスの一制御例を示す流れ図
【図９】図９は図７に示す装置の書き込みシーケンス中の一動作例を示す動作波形図
【図１０】図１０は図７に示すフューズ回路４１の一回路例を示す回路図
【図１１】図１１は図７に示すアドレス比較回路４３内のミスヒット／ヒット判定回路の一回路例を示す回路図
【図１２】図１２は図７に示すフューズ回路４１及びアドレス比較回路４３の一動作例を示す動作波形図
【図１３】図１３はこの発明の第２実施形態に係る半導体集積回路装置の一回路例を示す回路図
【図１４】図１４は図１３に示すトランジスタ９３、９７の一制御例を示す信号波形図
【図１５】図１５はこの発明の第２実施形態の変形例に係る半導体集積回路装置の一回路例を示す回路図
【図１６】図１６はこの発明の第２実施形態に係る装置の一レイアウト例を示す平面図
【図１７】図１７はこの発明の第３実施形態に係る半導体集積回路装置の一構成例を示すブロック図
【図１８】図１８はこの発明の第３実施形態に係る半導体集積回路装置の第１の救済例を示す図
【図１９】図１９はこの発明の第３実施形態に係る半導体集積回路装置の第２の救済例を示す図
【図２０】図２０はこの発明の第４実施形態に係る半導体集積回路装置の一構成例を示すブロック図
【図２１】図２１はこの発明の第５実施形態に係る半導体集積回路装置の一構成例を示すブロック図
【図２２】図２２は第１の例に係るメモリセルの等価回路を示す等価回路図
【図２３】図２３は第１の例に係るメモリセルの一断面構造例を示す断面図
【図２４】図２４は第２の例に係るメモリセルの等価回路を示す等価回路図
【図２５】図２５は第２の例に係るメモリセルの一断面構造例を示す断面図
【図２６】図２６は第３の例に係るメモリセルの等価回路を示す等価回路図
【図２７】図２７は第３の例に係るメモリセルの一断面構造例を示す断面図
【符号の説明】
【０１４９】
１…メインメモリセルアレイ、３…冗長メモリセルアレイ、５…メモリセル、７Ｍ…メイン書き込み配線（メイン書き込みワード線）、７Ｒ…冗長書き込み配線（冗長書き込みワード線）、９Ｍ、９Ｒ…セレクタ、１１Ｍ、１１Ｒ…セレクタ、１３…共有ノード、１７…電流源、３１Ｍ、３１Ｒ…セレクタ（電流ピーク抑制回路）、８１Ｍ…メイン書き込み配線（メインビット線）、８１Ｒ…冗長書き込み配線（冗長ビット線）、９５…電流源、１０３…共有ノード、９３、９７…スイッチ（トランジスタ：電流ピーク抑制回路）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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