(57)【要約】【課題】トレンチ壁部の上面と層間絶縁膜の下面がトレンチ壁部の幅をもって接し、隣接するトレンチの記憶ノード電極間は十分に電気的に分離して形成できる半導体記憶装置の製造方法とこの方法で製造された半導体記憶装置を提供する。【解決手段】基板１０に複数のトレンチＴＲが並べられたパターンで開口するマスク層を形成し、これをマスクとしてトレンチ壁部１０ａで仕切られた複数のトレンチを基板に並べて形成し、マスク層を除去し、トレンチの内壁表層部にプレート電極ＰＬ（１２）を形成し、トレンチの内壁表面にキャパシタ絶縁膜１３を形成する。次に絶縁化処理で絶縁化する導電性材料によりトレンチの深さよりも厚くなるように導電膜を形成する。次にトレンチ壁部の上面に達するまで導電膜に対して上面から絶縁化処理を行い、層間絶縁膜１５を形成し、導電膜を各トレンチ毎の記憶ノード電極ＭＮ（１４）に分離する。【選択図】図１
2005203513.tif 000002
【特許請求の範囲】
【請求項１】
記憶ノード電極を持つメモリキャパシタとトランジスタを有するメモリセルが複数個配置された半導体記憶装置の製造方法であって、
基板に複数のトレンチが並べられたパターンで開口するマスク層を形成する工程と、
前記マスク層をマスクとして、トレンチ壁部で仕切られた複数のトレンチを前記基板に並べて形成する工程と、
前記マスク層を除去する工程と、
前記トレンチの内壁表面から所定の深さまでのプレート電極を形成する工程と、
前記トレンチの内壁表面を被覆してキャパシタ絶縁膜を形成する工程と、
絶縁化処理で絶縁化する導電性材料により、前記キャパシタ絶縁膜を介して前記トレンチを埋め込み、前記トレンチの深さよりも厚くなるように導電膜を形成する工程と、
前記トレンチ壁部の上面に達するまで前記導電膜に対して上面から絶縁化処理を行い、層間絶縁膜を形成しながら、前記導電膜を各トレンチ毎の記憶ノード電極に分離する工程と、
前記層間絶縁膜上に半導体層を形成する工程と
を有する半導体記憶装置の製造方法。
【請求項２】
前記導電膜に対して上面から絶縁化処理を行い、層間絶縁膜を形成する工程において、前記トレンチ壁部の上面と前記層間絶縁膜の下面が前記トレンチ壁部の幅をもって接するように形成する
請求項１に記載の半導体記憶装置の製造方法。
【請求項３】
前記半導体層を形成する工程の後に、
前記半導体層の表面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極の両側部における前記半導体層中にソース・ドレイン領域を形成する工程と
をさらに有する
請求項１に記載の半導体記憶装置の製造方法。
【請求項４】
前記半導体層を形成する工程の後に、
前記半導体層の表面から前記記憶ノード電極に達するコンタクトホールを開口する工程と、
前記コンタクトホールを導電性材料で埋め込む工程と
をさらに有し、前記記憶ノード電極と前記半導体層を接続する
請求項１に記載の半導体記憶装置の製造方法。
【請求項５】
前記絶縁化処理で絶縁化する導電性材料として、シリコンを用い、
前記絶縁化処理において、酸化処理を行い、酸化シリコンを形成する
請求項１に記載の半導体記憶装置の製造方法。
【請求項６】
記憶ノード電極を持つメモリキャパシタとトランジスタを有するメモリセルが複数個配置された半導体記憶装置であって、
トレンチ壁部で仕切られた複数のトレンチが並べて形成された基板と、
前記トレンチの内壁表面から所定の深さで形成されたプレート電極と、
前記トレンチの内壁表面を被覆して形成されたキャパシタ絶縁膜と、
前記キャパシタ絶縁膜を介して前記トレンチを埋め込んで形成された記憶ノード電極と、
前記基板および前記記憶ノード電極と被覆して全面に形成された層間絶縁膜と、
前記層間絶縁膜上に形成され、前記トランジスタが形成された半導体層と
を有し、
前記トレンチ壁部の上面と前記層間絶縁膜の下面が前記トレンチ壁部の幅をもって接している
半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置の製造方法および半導体記憶装置に関し、特に、ＤＲＡＭ（ダイナミックランダムアクセスメモリー）を有する半導体記憶装置の製造方法およびその製造方法で製造した半導体記憶装置に関するものである。
【背景技術】
【０００２】
近年のＶＬＳＩ等の半導体装置においては３年で７割の縮小化を実現し、高集積化および高性能化を達成してきた。
例えば、スイッチング用の１トランジスタ（メタル−酸化物−半導体積層体型電界効果トランジスタ（ＭＯＳＦＥＴ）と１メモリキャパシタから１つのメモリセルが構成されるＭＯＳ型ＤＲＡＭは、半導体デバイスにおけるプロセスドライバーとして高集積化の一途をたどっている。
装置の微細化に伴い、メモリセル面積は縮小化されるので、メモリキャパシタの占有面積も縮小化している。
【０００３】
しかしながら、動作マージンを確保し、アルファー線によるソフトエラー耐性を確保して記憶したデータの信頼性を高めるために、メモリキャパシタの蓄積容量はＤＲＡＭの世代にかかわらず１ビットあたり２０〜３０ｆＦと一定値に保たれている。
従って、メモリキャパシタは微細化するに従いその占有面積を縮小化しているにもかかわらず、その蓄積容量は必要量確保する必要があり、そのための様々な工夫がなされてきた。
【０００４】
例えば、キャパシタ絶縁膜の膜厚を薄くする方法や、キャパシタ絶縁膜としてより比誘電率の高い材料を用いて蓄積容量を増加させるなどの方法が開発されている。
一方で、キャパシタの電極構造も工夫が加えられており、様々な構造を有するものが開発されている。メモリキャパシタは記憶ノード電極（キャパシタのトランジスタに接続している電極）とプレート電極（キャパシタの接地している電極）とその間のキャパシタ絶縁膜とを有しており、例えば、キャパシタを積み上げ式に構成するスタック型や、半導体基板に対して深さ方向に記憶ノード電極を形成するトレンチ型などの構造とすることで、記憶ノード電極とプレート電極の対向する面の表面積を増加させることにより、キャパシタの蓄積容量を増加させることができる。
【０００５】
上記のトレンチ型のキャパシタを有するＤＲＡＭについて説明する。
図７（ａ）は従来例に係るＤＲＡＭのメモリセルの断面図であり、図７（ｂ）は平面図である。図７（ａ）は図７（ｂ）中のＸ−Ｘ’における断面図に相当する。
ｐ型の半導体基板１００に形成された活性領域ＡＡとなる第１ｎ型半導体層１０１を除く領域においてトレンチＴＲが形成され、トレンチＴＲの内壁表面から所定の深さで第２ｎ型半導体層１０２が形成され、これがメモリキャパシタのプレート電極ＰＬとなる。
トレンチＴＲの内壁表面を被覆してキャパシタ絶縁膜１０３が形成され、その内側にポリシリコンからなる第３ｎ型半導体層１０４が埋め込まれて、これがメモリキャパシタの記憶ノード電極ＭＮとなる。
上記のようにして、第２ｎ型半導体層１０２（プレート電極ＰＬ）、キャパシタ絶縁膜１０３および第３ｎ型半導体層１０４（記憶ノード電極ＭＮ）からメモリキャパシタが構成されている。
【０００６】
第１ｎ型半導体層１０１（活性領域ＡＡ）は、酸化シリコンからなるＳＴＩ（Shallow
Trench Isolation）型の素子分離絶縁膜１０５で分離されており、素子分離絶縁膜１０５の内部にポリシリコンからなる第４半導体層１０６が埋め込まれている。
【０００７】
また、第１ｎ型半導体層１０１（活性領域ＡＡ）にはチャネル形成領域とこれを挟むようにしてソース・ドレイン領域（不図示）が形成され、チャネル形成領域における第１ｎ型半導体層１０１（活性領域ＡＡ）上に不図示のゲート絶縁膜を介してゲート電極１０７が形成されている。
以上のようにして、ＭＯＳＦＥＴが構成されている。
【０００８】
上記のような構成のＭＯＳＦＥＴにおいて、一方のソース・ドレインが半導体層１０６を介して第３ｎ型半導体層１０４（メモリキャパシタの記憶ノード電極ＭＮ）に電気的に接続され、他方のソース・ドレインがビットコンタクト１０８を介して不図示のビット線に接続されている。さらに、ゲート電極１０７はワード線に接続されている。
以上のような構成のメモリセルがマトリクス状に集積されて、ＤＲＡＭが構成されている。
【０００９】
上記の構成において、第４半導体層１０６と第１ｎ型半導体層１０１中のソース・ドレイン領域との接続は、第４半導体層１０６からの第１ｎ型半導体層１０１への不純物拡散による接合によって接続されるようになっている。
上記の方法では、トレンチの面積について以下の制約が生じる。
（１）第４半導体層１０６から第１ｎ型半導体層１０１への不純物拡散により接合を形成することから、ＭＯＳＦＥＴの特性を確保するために第４半導体層１０６を第１ｎ型半導体層１０１のチャネル形成領域から十分に遠ざける、即ち、トレンチの端部とゲート電極の端部と一定の距離を確保する必要がある。
（２）隣接する別のビットを構成するセルの活性領域ＡＡと一定の距離を確保する必要がある。
【００１０】
ところが、トレンチ型キャパシタにおいて上記の制約を満たそうとすると、微細化が進むにつれてトレンチの径を十分に確保することができなくなる。
従って、記憶ノード電極とプレート電極の対向する面の表面積を確保し、メモリキャパシタの蓄積容量を確保するためには、トレンチの深さを５μｍ以上に設計することが一般的となっている。
【００１１】
一方、特許文献１には、記憶ノード電極、キャパシタ絶縁膜およびプレート電極をトレンチ型キャパシタとして基板の中に埋め込んで平坦化し、絶縁層を挟んで別のシリコン基板を貼り合わせた構造を有するＤＲＡＭについての記載がなされている。
【００１２】
上記のトレンチ型キャパシタが基板の中に埋め込まれてなるＤＲＡＭについて説明する。
図８（ａ）は従来例に係るＤＲＡＭのメモリセルの断面図であり、図８（ｂ）は平面図である。図８（ａ）は図８（ｂ）中のＸ−Ｘ’における断面図に相当する。
半導体基板１０に、トレンチ壁部１０ａとマスク層１１によって仕切られたトレンチＴＲが形成されている。マスク層１１はトレンチＴＲ形成時のマスクとなった層である。
また、トレンチＴＲの内壁表面から所定の深さで第１ｎ型半導体層１２が形成され、これがメモリキャパシタのプレート電極ＰＬとなる。
トレンチＴＲの内壁表面を被覆してキャパシタ絶縁膜１３が形成され、その内側にポリシリコンからなる第２ｎ型半導体層１４が埋め込まれて、これがメモリキャパシタの記憶ノード電極ＭＮとなる。
上記のようにして、第１ｎ型半導体層１２（プレート電極ＰＬ）、キャパシタ絶縁膜１３および第２ｎ型半導体層１４（記憶ノード電極ＭＮ）からメモリキャパシタが構成されている。
【００１３】
上記のメモリキャパシタを被覆して、酸化シリコンの層間絶縁膜１５が形成されており、その上層に、結晶シリコンからなり、活性領域ＡＡとなる第３ｎ型半導体層１６が積層されている。
【００１４】
第３ｎ型半導体層１６（活性領域ＡＡ）は、酸化シリコンからなるＳＴＩ型の素子分離絶縁膜１７で分離されている。
素子分離絶縁膜１７と第３ｎ型半導体層１６の境界領域に設けられた第２ｎ型半導体層１４（記憶ノード電極ＭＮ）に達するコンタクトホールに、ポリシリコンからなる第４半導体層１８が埋め込まれている。
【００１５】
また、第３ｎ型半導体層１６（活性領域ＡＡ）には、チャネル形成領域とこれを挟むようにしてソース・ドレイン領域（不図示）が形成され、チャネル形成領域における第３ｎ型半導体層１６（活性領域ＡＡ）上に不図示のゲート絶縁膜を介してゲート電極１９が形成されている。
以上のようにして、ＭＯＳＦＥＴが構成されている。
【００１６】
上記のような構成のＭＯＳＦＥＴにおいて、一方のソース・ドレインが第４半導体層１８を介して第２ｎ型半導体層１４（記憶ノード電極ＭＮ）に電気的に接続され、他方のソース・ドレインがビットコンタクト２０を介して不図示のビット線に接続されている。さらに、ゲート電極１９はワード線に接続されている。
以上のような構成のメモリセルがマトリクス状に集積されて、ＤＲＡＭが構成されている。
【００１７】
上記のメモリセルを有するＤＲＡＭは、ＭＯＳＦＥＴとメモリキャパシタは、層間絶縁膜１５を挟んで縦方向に積層された構造であるので、活性領域ＡＡから制限を受けることなく、メモリキャパシタの面積を最大限に大きくできるので、上述のようにトレンチの深さを必要以上に深く掘る必要がない。また、トレンチの開口径を大きくとれるので、フォトリソグラフィ工程の難易度が下がり、エッチング時間も劇的に短縮できる。
【００１８】
上記のメモリセルを有するＤＲＡＭのトレンチ型キャパシタが埋め込まれてなる基板部分の製造方法は、以下のようである。
例えば、半導体基板１０上に窒化シリコン層１１ａおよび酸化シリコン層１１ｂの積層体からなる５００ｎｍ程度の膜厚のマスク層１１を形成し、フォトリソグラフィ工程によりマスク層１１の上層にトレンチのパターンに開口したレジスト膜をパターン形成し、レジスト膜をマスクとする異方性エッチングによりマスク層１１にトレンチのパターンを転写する。
次に、トレンチのパターンに加工されたマスク層１１をマスクとする異方性エッチングにより半導体基板１０にキャパシタとなるトレンチＴＲを形成する。
次に、トレンチＴＲの内壁表層部に第１ｎ型半導体層１２（プレート電極ＰＬ）を形成し、さらにトレンチＴＲの内壁表面にキャパシタ絶縁膜１３を形成し、トレンチＴＲ内部を埋め込んでポリシリコンを堆積させ、しかる後にポリシリコンをエッチバックするが、トレンチＴＲの内部のみが残るように、かつトレンチＴＲ内に残るポリシリコン層の表面がマスク層１１の表面とほぼ一致するようにしなければならない。このようにして、第２ｎ型半導体層１４（記憶ノード電極ＭＮ）を形成する。ここで、エッチバックではなくＣＭＰ（機械的化学研磨）法を用いてもよい。さらに、酸化シリコンを堆積させ、層間絶縁膜１５を形成する。
【００１９】
上記の基板部分の製造方法に続く工程は、例えばＳＯＩ（Silicon on insulator）基板を形成する手法と同様の手法により、層間絶縁膜１５の上層に結晶シリコンからなる第３ｎ型半導体層１６を形成する。
次に、ＳＴＩ法により素子分離絶縁膜１７を形成し、第２ｎ型半導体層１４（記憶ノード電極ＭＮ）にコンタクトする第４半導体層１８を形成し、第３ｎ型半導体層１６上にゲート電極１９、ソース・ドレイン領域およびビットコンタクト２０などを形成して、図８（ａ）に示す構造とする。
【００２０】
上記の製造方法においては、第２ｎ型半導体層１４（記憶ノード電極ＭＮ）を形成する工程でポリシリコンに対してエッチバック処理を行うときの半導体基板１０へのダメージを回避するために、半導体基板１０に対するトレンチＴＲ加工のマスクとして用いたマスク層１１を残しておく必要がある。トレンチＴＲ内に第２ｎ型半導体層１４（記憶ノード電極ＭＮ）を形成する工程でのポリシリコンのエッチバックは、高さの調節が非常に困難となっている。
一方、ポリシリコンに対してＣＭＰによる研磨処理を行うときは、メモリキャパシタ間における基板１０のトレンチ壁部１０ａに対するダメージを回避するため、上記と同様にマスク層１１を残しておく必要がある。
【００２１】
ところで、上記のような理由によりトレンチ壁部１０ａの上部に残しておくことが必要となっているマスク層１１の形状は、微細化が進展してトレンチの間隔が狭まるにつれて、図８（ａ）中のＹ部の拡大図に相当する図８（ｃ）に示すように、トレンチエッチング加工後には肩部が取れたいわゆるラウンディング形状ＲＤとなってしまう。
このため、第２ｎ型半導体層１４（記憶ノード電極ＭＮ）は、もともとマスク層１１により各第２ｎ型半導体層１４毎に分離される設計であるが、マスク層の形状がラウンディングとなるにつれて隣接するトレンチの第２ｎ型半導体層１４との電気的分離が十分ではなくなり、電気的に完全に分離できなくなるおそれがある。
【特許文献１】特開平６−１０４３９８号公報
【発明の開示】
【発明が解決しようとする課題】
【００２２】
解決しようとする問題点は、マスク層の形状がラウンディングとなるにつれて隣接するトレンチの記憶ノード電極間の電気的分離が十分ではなくなってしまうおそれがある点である。
【課題を解決するための手段】
【００２３】
本発明の半導体記憶装置の製造方法は、記憶ノード電極を持つメモリキャパシタとトランジスタを有するメモリセルが複数個配置された半導体記憶装置の製造方法であって、基板に複数のトレンチが並べられたパターンで開口するマスク層を形成する工程と、前記マスク層をマスクとして、トレンチ壁部で仕切られた複数のトレンチを前記基板に並べて形成する工程と、前記マスク層を除去する工程と、前記トレンチの内壁表面から所定の深さまでのプレート電極を形成する工程と、前記トレンチの内壁表面を被覆してキャパシタ絶縁膜を形成する工程と、絶縁化処理で絶縁化する導電性材料により、前記キャパシタ絶縁膜を介して前記トレンチを埋め込み、前記トレンチの深さよりも厚くなるように導電膜を形成する工程と、前記トレンチ壁部の上面に達するまで前記導電膜に対して上面から絶縁化処理を行い、層間絶縁膜を形成しながら、前記導電膜を各トレンチ毎の記憶ノード電極に分離する工程と、前記層間絶縁膜上に半導体層を形成する工程とを有する。
【００２４】
上記の本発明の半導体記憶装置の製造方法は、まず、基板に複数のトレンチが並べられたパターンで開口するマスク層を形成し、このマスク層をマスクとして、トレンチ壁部で仕切られた複数のトレンチを基板に並べて形成する。
次に、マスク層を除去し、トレンチの内壁表面から所定の深さまでのプレート電極を形成し、トレンチの内壁表面を被覆してキャパシタ絶縁膜を形成する。
次に、絶縁化処理で絶縁化する導電性材料により、キャパシタ絶縁膜を介してトレンチを埋め込み、トレンチの深さよりも厚くなるように導電膜を形成し、さらに、トレンチ壁部の上面に達するまで導電膜に対して上面から絶縁化処理を行い、層間絶縁膜を形成しながら、導電膜を各トレンチ毎の記憶ノード電極に分離する。
次に、層間絶縁膜上に半導体層を形成する。
【００２５】
本発明の半導体記憶装置は、記憶ノード電極を持つメモリキャパシタとトランジスタを有するメモリセルが複数個配置された半導体記憶装置であって、トレンチ壁部で仕切られた複数のトレンチが並べて形成された基板と、前記トレンチの内壁表面から所定の深さで形成されたプレート電極と、前記トレンチの内壁表面を被覆して形成されたキャパシタ絶縁膜と、前記キャパシタ絶縁膜を介して前記トレンチを埋め込んで形成された記憶ノード電極と、前記基板および前記記憶ノード電極と被覆して全面に形成された層間絶縁膜と、前記層間絶縁膜上に形成され、前記トランジスタが形成された半導体層とを有し、前記トレンチ壁部の上面と前記層間絶縁膜の下面が前記トレンチ壁部の幅をもって接している。
【００２６】
上記の本発明の半導体記憶装置は、基板に、トレンチ壁部で仕切られた複数のトレンチが並べて形成されており、このトレンチの内壁表面から所定の深さでプレート電極が形成され、トレンチの内壁表面を被覆してキャパシタ絶縁膜が形成され、キャパシタ絶縁膜を介してトレンチを埋め込んで記憶ノード電極が形成されている。
さらに、基板および記憶ノード電極と被覆して全面に層間絶縁膜が形成されており、この層間絶縁膜上に、トランジスタが形成された半導体層が形成されている。
ここで、トレンチ壁部の上面と層間絶縁膜の下面がトレンチ壁部の幅をもって接している構成である。
【発明の効果】
【００２７】
本発明の半導体記憶装置の製造方法は、絶縁化処理で絶縁化する導電性材料によりトレンチを埋め込み、トレンチ壁部の上面に達するまで導電膜に対して上面から絶縁化処理を行うので、トレンチ壁部の上面と層間絶縁膜の下面がトレンチ壁部の幅をもって接した構造となり、隣接するトレンチの記憶ノード電極間を十分に電気的に分離できる。
【００２８】
本発明の半導体記憶装置は、トレンチ壁部の上面と層間絶縁膜の下面がトレンチ壁部の幅をもって接した構造であるので、隣接するトレンチの記憶ノード電極間は十分に電気的に分離されている。
【発明を実施するための最良の形態】
【００２９】
以下に、本発明に係る半導体記憶装置であるＤＲＡＭおよびその製造方法の実施の形態について、図面を参照して説明する。
【００３０】
第１実施形態
図１（ａ）は本実施形態に係るＤＲＡＭのメモリセルの断面図であり、図１（ｂ）は平面図である。図１（ａ）は図１（ｂ）中のＸ−Ｘ’における断面図に相当する。
半導体基板（基板）１０に、トレンチ壁部１０ａによって仕切られたトレンチＴＲが形成されており、トレンチＴＲの内壁表面から所定の深さで第１ｎ型半導体層１２が形成され、これがメモリキャパシタのプレート電極ＰＬとなる。
トレンチＴＲの内壁表面を被覆してキャパシタ絶縁膜１３が形成され、その内側にポリシリコンからなる第２ｎ型半導体層１４が埋め込まれて、これがメモリキャパシタの記憶ノード電極ＭＮとなる。
上記のようにして、第１ｎ型半導体層１２（プレート電極ＰＬ）、キャパシタ絶縁膜１３および第２ｎ型半導体層１４（記憶ノード電極ＭＮ）からメモリキャパシタが構成されている。
【００３１】
上記のメモリキャパシタを被覆して、酸化シリコンの層間絶縁膜１５が形成されており、その上層に、結晶シリコンからなり、活性領域ＡＡとなる第３ｎ型半導体層１６が積層されている。
【００３２】
第３ｎ型半導体層１６（活性領域ＡＡ）は、酸化シリコンからなるＳＴＩ型の素子分離絶縁膜１７で分離されている。
素子分離絶縁膜１７と第３ｎ型半導体層１６（活性領域ＡＡ）の境界に設けられ、第２ｎ型半導体層１４（記憶ノード電極ＭＮ）に達するコンタクトホールに、ポリシリコンからなる第４半導体層１８（記憶ノードコンタクト）が埋め込まれている。
【００３３】
また、第３ｎ型半導体層１６（活性領域ＡＡ）には、チャネル形成領域とこれを挟むようにしてソース・ドレイン領域（不図示）が形成され、チャネル形成領域における第３ｎ型半導体層１６（活性領域ＡＡ）上に不図示のゲート絶縁膜を介してゲート電極１９が形成されている。
以上のようにして、ＭＯＳＦＥＴが構成されている。
【００３４】
上記のような構成のＭＯＳＦＥＴにおいて、一方のソース・ドレインが第４半導体層１８を介して第２ｎ型半導体層１４（記憶ノード電極ＭＮ）に電気的に接続され、他方のソース・ドレインがビットコンタクト２０を介して不図示のビット線に接続されている。さらに、ゲート電極１９はワード線に接続されている。
以上のような構成のメモリセルがマトリクス状に集積されて、ＤＲＡＭが構成されている。
【００３５】
上記のメモリセルを有するＤＲＡＭは、ＭＯＳＦＥＴとメモリキャパシタは、層間絶縁膜１５を挟んで縦方向に積層された構造であるので、活性領域ＡＡから制限を受けることなく、メモリキャパシタの面積を最大限に大きくできるので、トレンチの深さを必要以上に深く掘る必要がなく、トレンチの開口径を大きくとれるのでフォトリソグラフィ工程の難易度が下がり、エッチング時間も劇的に短縮できる。
【００３６】
ここで、図１（ａ）中のＹ部の拡大図に相当する図１（ｃ）に示すように、トレンチ壁部１０ａの上面Ｓと層間絶縁膜１５の下面がトレンチ壁部１０ａの幅をもって接している構成である。
このため、従来例のようにトレンチを形成するためのマスク層が残され、この形状がラウンディングとなるために記憶ノード電極間の電気的分離が十分ではなくなってしまうおそれはなく、記憶ノード電極間は十分に電気的に分離されている。
【００３７】
上記の本実施形態に係るＤＲＡＭの製造方法について図面を参照して説明する。
まず、図２（ａ）に示すように、例えば、半導体基板（基板）１０上にマスク層を形成し、その上層にフォトリソグラフィ工程によりトレンチのパターンに開口したレジスト膜（不図示）をパターン形成し、レジスト膜をマスクとする異方性エッチングによりトレンチのパターンが転写されたマスク層１１とする。マスク層は、例えば窒化シリコン層および酸化シリコン層の積層体からなる５００ｎｍ程度の膜厚とする。
その後、レジスト膜を除去する。
【００３８】
次に、図２（ｂ）に示すように、トレンチのパターンに加工されたマスク層１１をマスクとする異方性エッチングにより、半導体基板１０に対して、トレンチ壁部１０ａで仕切られたトレンチＴＲを形成する。トレンチＴＲはキャパシタとなる領域である。
【００３９】
次に、図３（ａ）に示すように、例えばトレンチＴＲ内を被覆して全面に、Ａｓなどのｎ型不純物を含有するアモルファスシリコンを堆積させ、さらに１０００℃程度の熱処理を施して、ｎ型不純物をトレンチＴＲの内壁表層部に拡散させ、トレンチＴＲの内壁表面から所定の深さで第１ｎ型半導体層１２を形成する。これがメモリキャパシタのプレート電極ＰＬとなる。
この後、上記のアモルファスシリコンを除去し、さらにマスク層１１を除去する。
【００４０】
次に、図３（ｂ）に示すように、例えばＣＶＤ（Chemical Vapor Deposition ）法あるいは熱酸化法などにより、トレンチＴＲの内壁表面にキャパシタ絶縁膜１３を形成する。このとき、キャパシタ絶縁膜１３トレンチ壁部１０ａの上面においても形成される。
【００４１】
次に、図４（ａ）に示すように、絶縁化処理により絶縁化可能な導電性材料により、トレンチＴＲ内部を埋め込んで全面に堆積させ、導電膜１４ａを形成する。トレンチＴＲを完全に埋め込むために、トレンチＴＲの上端より２００ｎｍ程度高く堆積させる。
ここでは、上記の導電性材料として例えばポリシリコンなどのシリコン材料を用い、導電膜１４ａとして第２ｎ型半導体層を形成する。このようなシリコン材料は、絶縁化処理として熱酸化などの酸化処理を行うことで、絶縁体である酸化シリコンに変質させることが可能である。
【００４２】
次に、図４（ｂ）に示すように、ＣＭＰ（機械的化学研磨）法などにより、導電膜（第２ｎ型半導体層）１４ａを平坦化する。このとき、研磨されるのは導電膜１４ａのみであり、半導体基板１０のトレンチ壁部１０ａに対するダメージはない。
研磨後に残される導電膜１４ａのトレンチ壁部１０ａの上面よりも上部における膜厚Ｄは、後工程でトレンチ壁部１０ａに達するまで絶縁化（熱酸化）処理を行ったときに、絶縁膜（酸化シリコン膜）が所望の膜厚となるようにして決定する。
【００４３】
次に、図５（ａ）に示すように、トレンチ壁部１０ａに達するまで導電膜１４ａの上面から絶縁化して層間絶縁膜１５を形成する。
例えば、導電膜１４ａとしてポリシリコンを用いた場合には、熱酸化などの酸化処理により酸化シリコン膜とし、処理時間は上記のトレンチ壁部１０ａの上面よりも上部における膜厚Ｄによって決定される。トレンチ壁部１０ａの上部のキャパシタ絶縁膜１３は、層間絶縁膜１５と一体化する。
このとき、トレンチ壁部１０ａの上面と層間絶縁膜１５の下面がトレンチ壁部１０ａの幅をもって接した構造となり、隣接するトレンチの記憶ノード電極ＭＮである第２ｎ型半導体層１４間を十分に電気的に分離できる。
【００４４】
次に、図５（ｂ）に示すように、例えばＳＯＩ基板を形成する手法と同様の手法により、層間絶縁膜１５の上層に、５０〜１５０ｎｍの膜厚の結晶シリコンからなる第３ｎ型半導体層１６を形成する。
即ち、例えば、第２のシリコン半導体基板を層間絶縁膜１５上に貼り合わせ、所望の膜厚の結晶シリコン層を残すようにして、第２の半導体基板の貼り合わせた面と反対側の面から研削および研磨する方法、あるいは、第２のシリコン半導体基板に所定の深さに予め水素を注入しておき、上記と同様に層間絶縁膜１５上に貼り合わせ、熱処理により水素導入領域において分割して結晶シリコン層を残す方法などによる。
【００４５】
次に、図６（ａ）に示すように、ＳＴＩ法により、素子分離絶縁膜１７を形成する。
即ち、例えばシリコンを選択的に除去し、酸化シリコンで停止するような選択比をとれる構成のエッチングガスを用いたエッチングにより、素子分離領域における第３ｎ型半導体層１６を除去し、除去により生成された開口部内に酸化シリコンなどの絶縁体を埋め込み、研磨処理などにより開口部の外部の絶縁体を除去して形成する。
素子分離絶縁膜１７により分離される活性領域ＡＡは、トレンチＴＲの上方に位置するように配置する。
【００４６】
次に、図６（ｂ）に示すように、第３ｎ型半導体層１６の表面から第２ｎ型半導体層１４（記憶ノード電極ＭＮ）にコンタクトする第４半導体層１８（記憶ノードコンタクト）を形成する。
ここでは、第３ｎ型半導体層１６と素子分離絶縁膜１７の境界領域において第３ｎ型半導体層１６の側面が露出するように、第２ｎ型半導体層１４（記憶ノード電極ＭＮ）に達するコンタクトホールを開口し、例えばポリシリコンなどの導電性材料でコンタクトホールを埋め込んで形成する。
これにより、第２ｎ型半導体層１４（記憶ノード電極ＭＮ）と第３ｎ型半導体層１６（詳しくは、後工程で形成されるＭＯＳＦＥＴのソース・ドレイン領域）とが第４半導体層１８（記憶ノードコンタクト）により電気的に接続される。
【００４７】
さらに、ウェル形成や閾値調整のチャネル不純物などを導入し、必要な熱処理などを行った後、熱酸化処理などにより不図示のゲートで絶縁膜を形成し、その上層にゲート電極１９を形成し、ゲート電極１９をマスクとして不純物をイオン注入してソース・ドレイン領域を形成する。
ここで、一方のソース・ドレイン領域は上述のように第４半導体層１８（記憶ノードコンタクト）に接続するように形成し、また、他方のソース・ドレイン領域に対してビットコンタクト２０を形成して上層配線であるビット線に接続する。
以上で、図１（ａ）に示す構造のＤＲＡＭを製造することができる。
【００４８】
上記の本実施形態に係るＤＲＡＭの製造方法によれば、絶縁化処理で絶縁化する導電性材料によりトレンチを埋め込み、トレンチ壁部の上面に達するまで導電膜に対して上面から絶縁化処理を行うので、トレンチ壁部の上面と層間絶縁膜の下面がトレンチ壁部の幅をもって接した構造となり、隣接するトレンチの記憶ノード電極間を十分に電気的に分離できる。
【００４９】
また、上記の絶縁化処理工程において、半導体層と接合するための層間絶縁膜の形成工程と各トレンチ間での記憶ノード電極の分離を同時に行うことができ、工程の簡略化ができる。
また、従来のＤＲＡＭにおいては、マスク層が残されていたために、トレンチの内壁のマスク層に相当する部分は蓄積容量に寄与しなかったが、本実施形態のＤＲＡＭのメモリキャパシタのトレンチにおいては、マスク層を除去しているのでトレンチの内壁全体が蓄積容量に寄与し、トレンチ深さに対してより多くの蓄積容量を確保することができる。
【００５０】
本発明は上記の説明に限定されない。
例えば、記憶ノード電極の材料は、酸化などの絶縁化処理で絶縁化できる導電性材料でればよく、シリコン系材料に限定されない。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【産業上の利用可能性】
【００５１】
本発明の半導体記憶装置の製造方法は、大容量化および微細化が進められたＤＲＡＭを製造する方法に適用できる。
【００５２】
本発明の半導体記憶装置は、大容量化および微細化が進められたＤＲＡＭとして適用できる。
【図面の簡単な説明】
【００５３】
【図１】図１（ａ）は本発明の実施形態に係るＤＲＡＭのメモリセルの断面図であり、図１（ｂ）は平面図であり、図１（ａ）は図１（ｂ）中のＸ−Ｘ’における断面図に相当する。図１（ｃ）は図１（ａ）中のＹ部の拡大図に相当する。
【図２】図２（ａ）および図２（ｂ）は本発明の実施形態に係るＤＲＡＭの製造方法の製造工程を示す断面図である。
【図３】図３（ａ）および図３（ｂ）は本発明の実施形態に係るＤＲＡＭの製造方法の製造工程を示す断面図である。
【図４】図４（ａ）および図４（ｂ）は本発明の実施形態に係るＤＲＡＭの製造方法の製造工程を示す断面図である。
【図５】図５（ａ）および図５（ｂ）は本発明の実施形態に係るＤＲＡＭの製造方法の製造工程を示す断面図である。
【図６】図６（ａ）および図６（ｂ）は本発明の実施形態に係るＤＲＡＭの製造方法の製造工程を示す断面図である。
【図７】図７（ａ）は第１従来例に係るＤＲＡＭのメモリセルの断面図であり、図７（ｂ）は平面図であり、図７（ａ）は図７（ｂ）中のＸ−Ｘ’における断面図に相当する。
【図８】図８（ａ）は第２従来例に係るＤＲＡＭのメモリセルの断面図であり、図８（ｂ）は平面図であり、図８（ａ）は図８（ｂ）中のＸ−Ｘ’における断面図に相当する。図８（ｃ）は図８（ａ）中のＹ部の拡大図に相当する。
【符号の説明】
【００５４】
１０…半導体基板、１０ａ…トレンチ壁部、１１…マスク層、１１ａ…窒化シリコン層、１１ｂ…酸化シリコン層、１２…第１ｎ型半導体層、１３…キャパシタ絶縁膜、１４…第２ｎ型半導体層、１４ａ…導電膜（第２ｎ型半導体層）、１５…層間絶縁膜、１６…第３ｎ型半導体層、１７…素子分離絶縁膜、１８…第４半導体層、１９…ゲート電極、２０…ビットコンタクト、１００…半導体基板、１０１…第１ｎ型半導体層、１０２…第２ｎ型半導体層、１０３…キャパシタ絶縁膜、１０４…第３ｎ型半導体層、１０５…素子分離絶縁膜、１０６…第４半導体層、１０７…ゲート電極、１０８…ビットコンタクト、ＰＬ…プレート電極、ＭＮ…記憶ノードコンタクト、ＡＡ…活性領域、ＴＲ…トレンチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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