(57)【要約】【課題】消費電流が増加することを抑制することが可能な表示装置を提供する。【解決手段】この表示装置は、ＨレベルとＬレベルとに切換わるイネーブル信号ＨＥＮＢ１を供給するイネーブル信号線（ＨＥＮＢ１）にソースが接続され、クロック信号線（ＨＣＬＫ１）から供給されるクロック信号ＨＣＬＫ１に応答してオンするとともに、クロック信号ＨＣＬＫ１に応答してオンする期間にイネーブル信号線（ＨＥＮＢ１）からソースにＨレベルのイネーブル信号ＨＥＮＢ１が供給されるトランジスタＰＴ１と、正側電位ＨＶＤＤに接続されたトランジスタＰＴ２と、トランジスタＰＴ１のゲートと正側電位ＨＶＤＤとの間に接続され、トランジスタＰＴ２がオン状態のときにトランジスタＰＴ１をオフ状態にするためのトランジスタＰＴ３とを有する出力側回路部４１ｂを含む。【選択図】図２
2005189488.tif 000002
【特許請求の範囲】
【請求項１】
第１電位と第２電位とに切換わる信号を供給する信号線にソース／ドレインの一方が接続され、クロック信号線から供給されるクロック信号に応答してオンするとともに、少なくとも前記クロック信号に応答してオンする期間に前記信号線から前記ソース／ドレインの一方に前記第１電位の信号が供給される第１導電型の第１トランジスタと、第１電位側に接続された第１導電型の第２トランジスタと、前記第１トランジスタのゲートと前記第１電位との間に接続され、前記第２トランジスタがオン状態のときに前記第１トランジスタをオフ状態にするための第１導電型の第３トランジスタとを有する出力側の第１回路部を含むシフトレジスタ回路を備えたことを特徴とする表示装置。
【請求項２】
前記出力側の第１回路部は、前記第１トランジスタのゲートとソースとの間に接続された第１容量を含むことを特徴とする請求項１に記載の表示装置。
【請求項３】
前記シフトレジスタ回路は、ドレイン線を駆動するためのシフトレジスタ回路を含み、
前記クロック信号線は、所定段の前記シフトレジスタ回路の第１トランジスタのゲートに第１クロック信号を供給する第１クロック信号線と、前記所定段の次段の前記シフトレジスタ回路の第１トランジスタのゲートに前記第１クロック信号とタイミングの異なる第２クロック信号を供給する第２クロック信号線とを含み、
前記信号線は、前記第１クロック信号線が接続される前記所定段のシフトレジスタ回路の少なくとも前記第１トランジスタに前記第１電位の信号を供給する第１信号線と、前記第２クロック信号線が接続される前記次段のシフトレジスタ回路の少なくとも前記第１トランジスタに前記第１電位の信号を供給する第２信号線とを含むことを特徴とする請求項１または２に記載の表示装置。
【請求項４】
前記シフトレジスタ回路は、ゲート線を駆動するためのシフトレジスタ回路を含み、
前記信号線から前記第１電位の信号が供給される所定の期間、前記第１トランジスタを介して前記第１電位の信号が前記ゲート線に出力されることを特徴とする請求項１〜３のうちいずれか１項に記載の表示装置。
【請求項５】
前記第３トランジスタは、互いに電気的に接続された２つのゲート電極を有することを特徴とする請求項１〜４のうちいずれか１項に記載の表示装置。
【請求項６】
少なくとも前記第１トランジスタ、前記第２トランジスタおよび前記第３トランジスタは、ｐ型の電界効果型トランジスタであることを特徴とする請求項１〜５のうちいずれか１項に記載の表示装置。
【請求項７】
前記出力側の第１回路部は、前記第１トランジスタのゲートと、前記クロック信号を供給するクロック信号線との間に接続され、互いに電気的に接続された２つのゲート電極を有するダイオード接続された第４トランジスタをさらに含むことを特徴とする請求項１〜６のうちいずれか１項に記載の表示装置。
【請求項８】
前記シフトレジスタ回路は、第２電位側に接続され、前記クロック信号に応答してオンする第１導電型の第５トランジスタと、前記第１電位側に接続された第１導電型の第６トランジスタと、前記第５トランジスタのゲートと前記第１電位との間に接続され、前記第３トランジスタがオン状態のときにオフ状態になるとともに、前記第５トランジスタがオン状態のときに前記第６トランジスタをオフ状態にするための第１導電型の第７トランジスタとを有する出力側以外の第２回路部をさらに含むことを特徴とする請求項１〜７のうちいずれか１項に記載の表示装置。
【請求項９】
前記第５トランジスタのゲートとソースとの間には、第２容量が接続されていることを特徴とする請求項８に記載の表示装置。
【請求項１０】
前記第７トランジスタは、互いに電気的に接続された２つのゲート電極を有することを特徴とする請求項８または９に記載の表示装置。
【請求項１１】
前記出力側以外の第２回路部は、前記第５トランジスタのゲートと、前記クロック信号を供給するクロック信号線との間に接続され、互いに電気的に接続された２つのゲート電極を有するダイオード接続された第８トランジスタをさらに含むことを特徴とする請求項８〜１０のうちいずれか１項に記載の表示装置。
【請求項１２】
少なくとも前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタ、前記第５トランジスタ、前記第６トランジスタおよび前記第７トランジスタは、ｐ型の電界効果型トランジスタであることを特徴とする請求項８〜１１のうちいずれか１項に記載の表示装置。
【請求項１３】
前記シフトレジスタ回路は、ドレイン線を駆動するためのシフトレジスタ回路、および、ゲート線を駆動するためのシフトレジスタ回路の少なくとも一方に適用されていることを特徴とする請求項１〜１２のうちいずれか１項に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、表示装置に関し、特に、シフトレジスタ回路を備えた表示装置に関する。
【背景技術】
【０００２】
従来、負荷抵抗を有する抵抗負荷型のインバータ回路が知られている（たとえば、非特許文献１参照）。また、従来、上記非特許文献１に開示された抵抗負荷型のインバータ回路を備えたシフトレジスタ回路が知られている。なお、シフトレジスタ回路は、たとえば、液晶表示装置や有機ＥＬ表示装置のゲート線やドレイン線を駆動する回路に用いられる。図１５は、従来の抵抗負荷型のインバータ回路を備えたシフトレジスタ回路の回路図である。図１５を参照して、従来の１段目のシフトレジスタ回路１０４ａは、出力側回路部１０４ｂと入力側回路部１０４ｃとによって構成されている。また、シフトレジスタ回路１０４ａの次段のシフトレジスタ回路１０４ｄは、出力側回路部１０４ｅと入力側回路部１０４ｆとによって構成されている。
【０００３】
１段目のシフトレジスタ回路１０４ａの入力側回路部１０４ｃは、ｎチャネルトランジスタＮＴ１０１およびＮＴ１０２と、容量Ｃ１０１と、抵抗Ｒ１０１とを備えている。以下、本従来技術の説明においてはｎチャネルトランジスタＮＴ１０１、ＮＴ１０２およびＮＴ１０３は、それぞれ、トランジスタＮＴ１０１、ＮＴ１０２およびＮＴ１０３と称する。トランジスタＮＴ１０１のドレインには、スタート信号ＳＴが入力されるとともに、ソースはノードＮＤ１０１に接続されている。このトランジスタＮＴ１０１のゲートには、クロック信号線ＣＬＫ１が接続されている。また、トランジスタＮＴ１０２のソースは、負側電位ＶＳＳに接続されているとともに、ドレインはノードＮＤ１０２に接続されている。また、容量Ｃ１０１の一方の電極は、負側電位ＶＳＳに接続されているとともに、他方の電極はノードＮＤ１０１に接続されている。また、ノードＮＤ１０２と正側電位ＶＤＤとの間には、抵抗Ｒ１０１が接続されている。そして、トランジスタＮＴ１０２と抵抗Ｒ１０１とによってインバータ回路が構成されている。
【０００４】
また、１段目のシフトレジスタ回路１０４ａの出力側回路部１０４ｂは、トランジスタＮＴ１０３と、抵抗Ｒ１０２とからなるインバータ回路により構成されている。トランジスタＮＴ１０３のソースは負側電位ＶＳＳに接続されているとともに、ドレインはノードＮＤ１０３に接続されている。また、トランジスタＮＴ１０３のゲートは、入力側回路部１０４ｃのノードＮＤ１０２に接続されている。また、ノードＮＤ１０３と正側電位ＶＤＤとの間には、抵抗Ｒ１０２が接続されている。また、ノードＮＤ１０３から１段目のシフトレジスタ回路１０４ａの出力信号ＳＲ１が出力される。また、ノードＮＤ１０３には、２段目のシフトレジスタ回路１０４ｄの入力側回路部１０４ｆが接続されている。
【０００５】
また、２段目以降のシフトレジスタ回路も上記した１段目のシフトレジスタ回路１０４ａの構成と同様に構成されている。なお、後段のシフトレジスタ回路の入力側回路部は、前段のシフトレジスタ回路の出力ノードに接続されるように構成されている。
【０００６】
図１６は、図１５に示した従来のシフトレジスタ回路のタイミングチャートである。次に、図１５および図１６を参照して、従来のシフトレジスタ回路の動作について説明する。
【０００７】
まず、初期状態として、Ｌレベルのスタート信号ＳＴが入力されている。そして、スタート信号ＳＴをＨレベルにした後、クロック信号ＣＬＫ１をＨレベルにする。これにより、１段目のシフトレジスタ回路１０４ａの入力側回路部１０４ｃのトランジスタＮＴ１０１のゲートにＨレベルのクロック信号ＣＬＫ１が供給されるので、トランジスタＮＴ１０１がオン状態となる。このため、トランジスタＮＴ１０２のゲートに、Ｈレベルのスタート信号ＳＴが供給されるので、トランジスタＮＴ１０２がオン状態となる。これにより、ノードＮＤ１０２の電位がＬレベルに降下するので、トランジスタＮＴ１０３がオフ状態となる。これにより、ノードＮＤ１０３の電位が上昇するので、１段目のシフトレジスタ回路１０４ａからＨレベルの出力信号ＳＲ１が出力される。このＨレベルの出力信号ＳＲ１は、２段目のシフトレジスタ回路１０４ｄの入力側回路部１０４ｆにも供給される。なお、クロック信号ＣＬＫ１がＨレベルである期間には、容量Ｃ１０１にＨレベルの電位が蓄積される。
【０００８】
次に、クロック信号ＣＬＫ１をＬレベルにする。これにより、トランジスタＮＴ１０１はオフ状態となる。この後、スタート信号ＳＴをＬレベルにする。この際、トランジスタＮＴ１０１がオフ状態になったとしても、ノードＮＤ１０１の電位は、容量Ｃ１０１に蓄積されたＨレベルの電位によりＨレベルに保持されるので、トランジスタＮＴ１０２はオン状態のまま保持される。これにより、ノードＮＤ１０２の電位はＬレベルに保持されるので、トランジスタＮＴ１０３のゲートの電位はＬレベルに保持される。これにより、トランジスタＮＴ１０３がオフ状態に保持されるので、１段目のシフトレジスタ回路１０４ａの出力側回路部１０４ｂからは、Ｈレベルの出力信号ＳＲ１が出力され続ける。
【０００９】
次に、２段目のシフトレジスタ回路１０４ｄの入力側回路部１０４ｆに入力されるクロック信号ＣＬＫ２をＨレベルにする。これにより、２段目のシフトレジスタ回路１０４ｄでは、１段目のシフトレジスタ回路１０４ａからのＨレベルの出力信号ＳＲ１が入力された状態でＨレベルのクロック信号ＣＬＫ２が入力されることによって、上記した１段目のシフトレジスタ回路１０４ａと同様の動作が行われる。このため、２段目のシフトレジスタ回路１０４ｄの出力側回路部１０４ｅからＨレベルの出力信号ＳＲ２が出力される。
【００１０】
この後、クロック信号ＣＬＫ１を、再度、Ｈレベルにする。これにより、１段目のシフトレジスタ回路１０４ａの入力側回路部１０４ｃのトランジスタＮＴ１０１はオン状態となる。この際、ノードＮＤ１０１の電位は、スタート信号ＳＴがＬレベルとなっていることによりＬレベルに降下する。このため、トランジスタＮＴ１０２はオフ状態となるので、ノードＮＤ１０２の電位がＨレベルに上昇する。これにより、トランジスタＮＴ１０３がオン状態となるので、ノードＮＤ１０３の電位がＨレベルからＬレベルに降下する。このため、１段目のシフトレジスタ回路１０４ａの出力側回路部１０４ｂからはＬレベルの出力信号ＳＲ１が出力される。上記のような動作によって、各段のシフトレジスタ回路からタイミングのシフトしたＨレベルの出力信号（ＳＲ１、ＳＲ２、ＳＲ３、…）が順次出力される。
【非特許文献１】岸野正剛著「半導体デバイスの基礎」オーム社出版、１９８５年４月２５日、ｐｐ．１８４−１８７
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、図１５に示した従来のシフトレジスタ回路では、１段目のシフトレジスタ回路１０４ａにおいて、出力信号ＳＲ１がＨレベルの期間は、トランジスタＮＴ１０２がオン状態に保持されているので、抵抗Ｒ１０１およびトランジスタＮＴ１０２を介して正側電位ＶＤＤと負側電位ＶＳＳとの間に貫通電流が流れるという不都合がある。また、出力信号ＳＲ１がＬレベルの期間は、トランジスタＮＴ１０３がオン状態に保持されているので、抵抗Ｒ１０２およびトランジスタＮＴ１０３を介して正側電位ＶＤＤと負側電位ＶＳＳとの間に貫通電流が流れるという不都合がある。これにより、出力信号ＳＲ１がＨレベルのときもＬレベルのときも、常に、正側電位ＶＤＤと負側電位ＶＳＳとの間に貫通電流が流れるという不都合がある。また、他の段のシフトレジスタ回路においても、１段目のシフトレジスタ回路１０４ａと同様の構成を有しているので、１段目のシフトレジスタ回路１０４ａと同様に、出力信号がＨレベルのときもＬレベルのときも、常に、正側電位ＶＤＤと負側電位ＶＳＳとの間に貫通電流が流れるという不都合がある。その結果、上記した従来のシフトレジスタ回路を液晶表示装置や有機ＥＬ表示装置のゲート線やドレイン線を駆動する回路に用いた場合には、液晶表示装置や有機ＥＬ表示装置の消費電流が増加するという問題点があった。
【００１２】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、消費電流が増加することを抑制することが可能な表示装置を提供することである。
【課題を解決するための手段および発明の効果】
【００１３】
この発明の一の局面における表示装置は、第１電位と第２電位とに切換わる信号を供給する信号線にソース／ドレインの一方が接続され、クロック信号線から供給されるクロック信号に応答してオンするとともに、少なくともクロック信号に応答してオンする期間に信号線からソース／ドレインの一方に第１電位の信号が供給される第１導電型の第１トランジスタと、第１電位側に接続された第１導電型の第２トランジスタと、第１トランジスタのゲートと第１電位との間に接続され、第２トランジスタがオン状態のときに第１トランジスタをオフ状態にするための第１導電型の第３トランジスタとを有する出力側の第１回路部を含むシフトレジスタ回路を備えている。
【００１４】
この一の局面による表示装置では、上記のように、第１電位側に接続される第２トランジスタがオン状態のときに、第１電位と第２電位とに切換わる信号を供給する信号線に接続される第１トランジスタをオフ状態にするための第３トランジスタを設けることによって、第１トランジスタと、第１電位側に接続される第２トランジスタとが同時にオン状態になるのが抑制されるので、第１回路部において、第１トランジスタがオンする期間に第１トランジスタに第２電位の信号が供給された場合にも、第２電位が供給される第１トランジスタと、第１電位側に接続される第２トランジスタとを介して、第１電位側と第２電位側との間で貫通電流が流れるのを抑制することができる。これにより、第１回路部を含むシフトレジスタ回路を備えた表示装置の消費電流が増加することを抑制することができる。また、第１トランジスタは、オンする期間に容量として機能するので、第１トランジスタのゲート−ソース間電圧を維持するように、第１トランジスタのソース電位の上昇または低下に伴って、第１トランジスタのゲート電位が上昇または低下する。これにより、第１トランジスタのソース電位が上昇または低下する場合にも、第１トランジスタをオン状態に維持することができる。また、少なくとも第１トランジスタがクロック信号に応答してオンする期間に信号線から第１トランジスタのソース／ドレインの一方に第１電位の信号を供給することによって、クロック信号により第１トランジスタがオンする期間には、第１トランジスタのソース／ドレインの電位を第１電位に固定することができるとともに、クロック信号により第１トランジスタがオフした後に第１トランジスタのソース／ドレインに信号線から第２電位を供給することができる。これにより、第１トランジスタに第２電位を供給する際に、クロック信号の影響を受けることなく上記した第１トランジスタの容量としての機能により第１トランジスタを安定的にオン状態に維持することができるので、第１トランジスタを介して、第１回路部の出力を確実に第２電位にすることができる。また、クロック信号によって第１トランジスタがオンする期間に、第１電位の信号によって第１トランジスタのソース／ドレインは第１電位にされているので、第１トランジスタと、第１電位側に接続されている第２トランジスタとを介して貫通電流が流れることはない。これによっても、表示装置の消費電流が増加することを抑制することができる。また、第１トランジスタ、第２トランジスタおよび第３トランジスタを、第１導電型に形成することによって、２種類の導電型のトランジスタを含むシフトレジスタ回路を形成する場合に比べて、イオン注入工程の回数およびイオン注入マスクの枚数を減少させることができる。これにより、製造プロセスを簡略化することができるとともに、製造コストを削減することができる。
【００１５】
上記一の局面による表示装置において、好ましくは、出力側の第１回路部は、第１トランジスタのゲートとソースとの間に接続された第１容量を含む。このように構成すれば、第１トランジスタのゲート−ソース間電圧を維持するように、第１トランジスタのソース電位の上昇または低下に伴って、第１トランジスタのゲート電位をより確実に上昇または低下させることができる。これにより、第１トランジスタのソース電位が上昇または低下する場合にも、第１トランジスタをより確実にオン状態に維持することができる。
【００１６】
上記一の局面による表示装置において、好ましくは、シフトレジスタ回路は、ドレイン線を駆動するためのシフトレジスタ回路を含み、クロック信号線は、所定段のシフトレジスタ回路の第１トランジスタのゲートに第１クロック信号を供給する第１クロック信号線と、所定段の次段のシフトレジスタ回路の第１トランジスタのゲートに第１クロック信号とタイミングの異なる第２クロック信号を供給する第２クロック信号線とを含み、信号線は、第１クロック信号線が接続される所定段のシフトレジスタ回路の少なくとも第１トランジスタに第１電位の信号を供給する第１信号線と、第２クロック信号線が接続される次段のシフトレジスタ回路の少なくとも第１トランジスタに第１電位の信号を供給する第２信号線とを含む。このように構成すれば、第１クロック信号により所定段のシフトレジスタ回路の第１トランジスタがオンする期間に応じて、第１信号線から対応する第１トランジスタのソース／ドレインの一方に第１電位の信号を供給するとともに、第１クロック信号とタイミングの異なる第２クロック信号により所定段の次段のシフトレジスタ回路の第１トランジスタがオンする期間に応じて、第２信号線から対応する第１トランジスタのソース／ドレインの一方に第１電位の信号を供給することができる。これにより、互いに異なるタイミングでオンする所定段および次段のシフトレジスタ回路の第１トランジスタがオンする期間には、各々の第１トランジスタのソース／ドレインの電位を第１電位に固定することができるとともに、第１および第２クロック信号により第１トランジスタがオフした後に各々の第１トランジスタのソース／ドレインに対応する第１および第２信号線から第２電位を供給することができる。このため、所定段のシフトレジスタ回路と次段のシフトレジスタ回路との各々の第１トランジスタに第２電位を供給する際に、第１および第２クロック信号の影響を受けることなく第１トランジスタの容量としての機能または第１容量の機能により、各々の第１トランジスタを安定的にオン状態に維持することができる。その結果、各々の第１トランジスタを介して、タイミングの異なる第１クロック信号と第２クロック信号とがそれぞれ入力される複数のシフトレジスタ回路の出力を確実に第２電位にすることができる。
【００１７】
上記一の局面による表示装置において、好ましくは、シフトレジスタ回路は、ゲート線を駆動するためのシフトレジスタ回路を含み、信号線から第１電位の信号が供給される所定の期間、第１トランジスタを介して第１電位の信号がゲート線に出力される。このように構成すれば、信号線から第１電位の信号が供給される所定の期間、シフトレジスタ回路からゲート線に出力される出力信号を強制的に第１電位に保持することができる。これにより、信号線から第１電位の信号が供給される所定の期間、所定段のシフトレジスタ回路と次段のシフトレジスタ回路との各々から対応するゲート線に出力される出力信号が、共に、第２電位になることを抑制することができる。このため、所定段のシフトレジスタ回路からゲート線に出力される出力信号と、次段のシフトレジスタ回路からゲート線に出力される出力信号とが、共に、第２電位になるのを抑制するために、別途回路を設ける必要がないので、シフトレジスタ回路の回路構成を簡素化することができる。
【００１８】
上記一の局面による表示装置において、好ましくは、第３トランジスタは、互いに電気的に接続された２つのゲート電極を有する。このように構成すれば、第３トランジスタに印加される電圧は２つのゲート電極により各ゲート電極に対応するソース−ドレイン間に分配されるので、第３トランジスタに印加されるバイアス電圧が第１電位と第２電位との電位差よりも大きい場合にも、第３トランジスタの各ゲート電極に対応するソース−ドレイン間には、第１電位と第２電位との電位差よりも小さい電圧が印加される。これにより、第３トランジスタに第１電位と第２電位との電位差よりも大きいバイアス電圧が印加されることに起因して、第３トランジスタの特性が劣化することが抑制されるので、シフトレジスタ回路を備えた表示装置のスキャン特性が低下することを抑制することができる。
【００１９】
上記一の局面による表示装置において、好ましくは、少なくとも第１トランジスタ、第２トランジスタおよび第３トランジスタは、ｐ型の電界効果型トランジスタである。このように構成すれば、ｐ型の電界効果型トランジスタは、ｎ型の電界効果型トランジスタと異なり、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造にする必要がないので、製造プロセスをより簡略化することができる。なお、この利点を除けばｐチャネルトランジスタをｎチャネルトランジスタに置き換えてもよい。
【００２０】
上記一の局面による表示装置において、好ましくは、出力側の第１回路部は、第１トランジスタのゲートと、クロック信号を供給するクロック信号線との間に接続され、互いに電気的に接続された２つのゲート電極を有するダイオード接続された第４トランジスタをさらに含む。このように構成すれば、ダイオード接続された第４トランジスタにより、クロック信号線と第１トランジスタのゲートとの間で電流が逆流するのが防止されるので、確実に、第１トランジスタのゲート−ソース間電圧をしきい値電圧以上に保持することができる。これにより、確実に、第１トランジスタをオン状態に保持することができる。また、第４トランジスタを２つのゲート電極を有するように構成することによって、第４トランジスタに印加される電圧は２つのゲート電極により各ゲート電極に対応するソース−ドレイン間に分配されるので、第４トランジスタに印加されるバイアス電圧が第１電位と第２電位との電位差よりも大きい場合にも、第４トランジスタの各ゲート電極に対応するソース−ドレイン間には、第１電位と第２電位との電位差よりも小さい電圧が印加される。これにより、第４トランジスタに第１電位と第２電位との電位差よりも大きいバイアス電圧が印加されることに起因して、第４トランジスタの特性が劣化することが抑制されるので、シフトレジスタ回路を備えた表示装置のスキャン特性が低下することを抑制することができる。
【００２１】
上記一の局面による表示装置において、好ましくは、シフトレジスタ回路は、第２電位側に接続され、クロック信号に応答してオンする第１導電型の第５トランジスタと、第１電位側に接続された第１導電型の第６トランジスタと、第５トランジスタのゲートと第１電位との間に接続され、第３トランジスタがオン状態のときにオフ状態になるとともに、第５トランジスタがオン状態のときに第６トランジスタをオフ状態にするための第１導電型の第７トランジスタとを有する出力側以外の第２回路部をさらに含む。このように構成すれば、第２電位側に接続される第５トランジスタと第１電位側に接続される第６トランジスタとが同時にオン状態になるのが抑制されるので、第２回路部において、第５トランジスタと第６トランジスタとを介して第１電位と第２電位との間に貫通電流が流れるのを抑制することができる。これにより、第２回路部を含むシフトレジスタ回路を備えた表示装置において、消費電流が増加することを抑制することができる。また、第７トランジスタを第３トランジスタがオン状態のときにオフするように構成することによって、第３トランジスタと第７トランジスタとが同時にオンすることがないので、第１回路部の第３トランジスタを介する貫通電流と第２回路部の第７トランジスタを介する貫通電流とが同時に流れることもない。これによっても、表示装置の消費電流が増加することを抑制することができる。また、第５トランジスタ、第６トランジスタおよび第７トランジスタを、第１導電型に形成することによって、２種類の導電型のトランジスタを含むシフトレジスタ回路を形成する場合に比べて、イオン注入工程の回数およびイオン注入マスクの枚数を減少させることができる。これにより、製造プロセスを簡略化することができるとともに、製造コストを削減することができる。
【００２２】
この場合において、好ましくは、第５トランジスタのゲートとソースとの間には、第２容量が接続されている。このように構成すれば、容易に、第２容量が接続された第５トランジスタのゲート−ソース間電圧を維持するように、第５トランジスタのソース電位の上昇または低下に伴って、第５トランジスタのゲート電位を上昇または低下させることができる。これにより、容易に、第５トランジスタを常時オン状態に維持することができる。その結果、第２回路部の出力信号（第５トランジスタのソース電位）を第２電位になるまで上昇または低下させることができる。
【００２３】
上記第７トランジスタを含む構成において、好ましくは、第７トランジスタは、互いに電気的に接続された２つのゲート電極を有する。このように構成すれば、第７トランジスタに印加される電圧は２つのゲート電極により各ゲート電極に対応するソース−ドレイン間に分配されるので、第７トランジスタに印加されるバイアス電圧が第１電位と第２電位との電位差よりも大きい場合にも、第７トランジスタの各ゲート電極に対応するソース−ドレイン間には、第１電位と第２電位との電位差よりも小さい電圧が印加される。これにより、第７トランジスタに第１電位と第２電位との電位差よりも大きいバイアス電圧が印加されることに起因して、第７トランジスタの特性が劣化することが抑制されるので、シフトレジスタ回路を備えた表示装置のスキャン特性が低下することを抑制することができる。
【００２４】
上記出力側以外の第２回路部を含む構成において、好ましくは、出力側以外の第２回路部は、第５トランジスタのゲートと、クロック信号を供給するクロック信号線との間に接続され、互いに電気的に接続された２つのゲート電極を有するダイオード接続された第８トランジスタをさらに含む。このように構成すれば、ダイオード接続された第８トランジスタにより、クロック信号線と第５トランジスタのゲートとの間で電流が逆流するのが防止されるので、確実に、第５トランジスタのゲート−ソース間電圧をしきい値電圧以上に保持することができる。これにより、確実に、第５トランジスタをオン状態に保持することができる。また、第５トランジスタを２つのゲート電極を有するように構成することによって、第５トランジスタに印加される電圧は２つのゲート電極により各ゲート電極に対応するソース−ドレイン間に分配されるので、第５トランジスタに印加されるバイアス電圧が第１電位と第２電位との電位差よりも大きい場合にも、第８トランジスタの各ゲート電極に対応するソース−ドレイン間には、第１電位と第２電位との電位差よりも小さい電圧が印加される。これにより、第８トランジスタに第１電位と第２電位との電位差よりも大きいバイアス電圧が印加されることに起因して、第８トランジスタの特性が劣化することが抑制されるので、シフトレジスタ回路を備えた表示装置のスキャン特性が低下することを抑制することができる。
【００２５】
上記第１〜第６トランジスタを含む構成において、好ましくは、少なくとも第１トランジスタ、第２トランジスタ、第３トランジスタ、第５トランジスタ、第６トランジスタおよび第７トランジスタは、ｐ型の電界効果型トランジスタである。このように構成すれば、ｐ型の電界効果型トランジスタは、ｎ型の電界効果型トランジスタと異なり、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造にする必要がないので、製造プロセスをより簡略化することができる。なお、この利点を除けばｐチャネルトランジスタをｎチャネルトランジスタに置き換えてもよい。
【００２６】
上記一の局面による表示装置において、好ましくは、シフトレジスタ回路は、ドレイン線を駆動するためのシフトレジスタ回路、および、ゲート線を駆動するためのシフトレジスタ回路の少なくとも一方に適用されている。このように構成すれば、ドレイン線を駆動するためのシフトレジスタ回路において、容易に、消費電流が増加することを抑制することができるとともに、ゲート線を駆動するためのシフトレジスタ回路において、容易に、消費電流が増加することを抑制することができる。また、ドレイン線を駆動するためのシフトレジスタ回路とゲート線を駆動するためのシフトレジスタ回路との両方に適用すれば、消費電流が増加することをより抑制することができる。
【発明を実施するための最良の形態】
【００２７】
以下、本発明の実施形態を図面に基づいて説明する。
【００２８】
（第１実施形態）
図１は、本発明の第１実施形態による液晶表示装置を示した平面図である。図２は、図１に示した第１実施形態による液晶表示装置のＨドライバを構成するシフトレジスタ回路の回路図である。図３は、２つのゲート電極を有するｐチャネルトランジスタの構造を説明するための模式図である。
【００２９】
まず、図１を参照して、この第１実施形態では、基板５０上に、表示部１が設けられている。なお、図１の表示部１には、１画素分の構成を示している。この表示部１には、画素２がマトリクス状に配置されている。各々の画素２は、ｐチャネルトランジスタ２ａ、画素電極２ｂ、画素電極２ｂに対向配置された各画素２に共通の対向電極２ｃ、画素電極２ｂと対向電極２ｃとの間に挟持された液晶２ｄ、および、補助容量２ｅによって構成されている。そして、ｐチャネルトランジスタ２ａのソースは、ドレイン線に接続されているとともに、ドレインは、画素電極２ｂおよび補助容量２ｃに接続されている。このｐチャネルトランジスタ２ａのゲートは、ゲート線に接続されている。
【００３０】
また、表示部１の一辺に沿うように、基板５０上に、表示部１のドレイン線を駆動（走査）するための水平スイッチ（ＨＳＷ）３およびＨドライバ４が設けられている。また、表示部１の他の辺に沿うように、基板５０上に、表示部１のゲート線を駆動（走査）するためのＶドライバ５が設けられている。また、基板５０の外部には、駆動ＩＣ６が設置されている。この駆動ＩＣ６は、信号発生回路６ａおよび電源回路６ｂを備えている。駆動ＩＣ６からＨドライバ４へは、ビデオ信号Ｖｉｄｅｏ、スタート信号ＨＳＴ、クロック信号ＨＣＬＫ、イネーブル信号ＨＥＮＢ、正側電位ＨＶＤＤおよび負側電位ＨＶＳＳが供給される。また、駆動ＩＣ６からＶドライバ５へは、スタート信号ＶＳＴ、クロック信号ＶＣＬＫ、イネーブル信号ＶＥＮＢ、正側電位ＶＶＤＤおよび負側電位ＶＶＳＳが供給される。なお、正側電位ＨＶＤＤおよびＶＶＤＤは、本発明の「第１電位」の一例であり、負側電位ＨＶＳＳおよびＶＶＳＳは、本発明の「第２電位」の一例である。
【００３１】
また、図２に示すように、Ｈドライバ４の内部には、複数段のシフトレジスタ回路４１ａ、４２ａおよび４３ａが設けられている。なお、図２では、図面の簡略化のため、３段のシフトレジスタ回路４１ａ、４２ａおよび４３ａのみ図示している。また、１段目のシフトレジスタ回路４１ａは、出力側回路部４１ｂおよび入力側回路部４１ｃによって構成されている。なお、この出力側回路部４１ｂおよび入力側回路部４１ｃは、それぞれ、本発明の「第１回路部」および「第２回路部」の一例である。また、出力側回路部４１ｂは、ｐチャネルトランジスタＰＴ１、ＰＴ２およびＰＴ３と、ダイオード接続されたｐチャネルトランジスタＰＴ４と、ｐチャネルトランジスタのソース−ドレイン間を接続することにより形成された容量Ｃ１とを含んでいる。なお、ｐチャネルトランジスタＰＴ１、ＰＴ２、ＰＴ３およびＰＴ４は、それぞれ、本発明の「第１トランジスタ」、「第２トランジスタ」、「第３トランジスタ」および「第４トランジスタ」の一例であり、容量Ｃ１は、本発明の「第１容量」の一例である。また、入力側回路部４１ｃは、ｐチャネルトランジスタＰＴ５、ＰＴ６およびＰＴ７と、ダイオード接続されたｐチャネルトランジスタＰＴ８と、ｐチャネルトランジスタのソース−ドレイン間を接続することにより形成された容量Ｃ２とを含んでいる。なお、ｐチャネルトランジスタＰＴ５、ＰＴ６、ＰＴ７およびＰＴ８は、それぞれ、本発明の「第５トランジスタ」、「第６トランジスタ」、「第７トランジスタ」および「第８トランジスタ」の一例であり、容量Ｃ２は、本発明の「第２容量」の一例である。
【００３２】
ここで、第１実施形態では、出力側回路部４１ｂおよび入力側回路部４１ｃに設けられたｐチャネルトランジスタＰＴ１〜ＰＴ８と、容量Ｃ１およびＣ２の各々を構成するｐチャネルトランジスタとは、すべてｐ型のＭＯＳトランジスタ（電界効果型トランジスタ）からなるＴＦＴ（薄膜トランジスタ）によって構成されている。以下、ｐチャネルトランジスタＰＴ１〜ＰＴ８は、それぞれ、トランジスタＰＴ１〜ＰＴ８と称する。
【００３３】
また、第１実施形態では、出力側回路部４１ｂのトランジスタＰＴ３およびＰＴ４と、入力側回路部４１ｃのトランジスタＰＴ７およびＰＴ８は、図３に示すように、それぞれ、互いに電気的に接続された２つのゲート電極９１および９２を有するように形成されている。具体的には、一方のゲート電極９１および他方のゲート電極９２は、それぞれ、一方のチャネル領域９１ｃおよび他方のチャネル領域９２ｃ上に、ゲート絶縁膜９０を介して形成されている。そして、一方のチャネル領域９１ｃは、一方のｐ型ソース領域９１ａと一方のｐ型ドレイン領域９１ｂとに挟まれるように形成されており、他方のチャネル領域９２ｃは、他方のｐ型ソース領域９２ａと他方のｐ型ドレイン領域９２ｂとに挟まれるように形成されている。また、ｐ型ドレイン領域９１ｂとｐ型ソース領域９２ａとは、共通のｐ型不純物領域により構成されている。
【００３４】
また、第１実施形態では、図２に示すように、出力側回路部４１ｂにおいて、トランジスタＰＴ１のドレインは、イネーブル信号線（ＨＥＮＢ１）に接続されている。これにより、トランジスタＰＴ１のドレインには、イネーブル信号ＨＥＮＢ１が供給される。なお、このイネーブル信号線は、本発明の「信号線」および「第１信号線」の一例である。また、トランジスタＰＴ１のソースはノードＮＤ２に接続されているとともに、ゲートはノードＮＤ１に接続されている。このトランジスタＰＴ１のゲートにはクロック信号ＨＣＬＫ１が供給される。また、トランジスタＰＴ２のソースは正側電位ＨＶＤＤに接続されているとともに、ドレインはノードＮＤ２に接続されている。このトランジスタＰＴ２のゲートには入力側回路部４１ｃの出力信号が供給される。
【００３５】
また、第１実施形態では、トランジスタＰＴ３は、トランジスタＰＴ１のゲートと正側電位ＨＶＤＤとの間に接続されている。このトランジスタＰＴ３のゲートには入力側回路部４１ｃの出力信号が供給される。そして、トランジスタＰＴ３はトランジスタＰＴ２がオン状態のときにトランジスタＰＴ１をオフ状態にするために設けられている。これにより、トランジスタＰＴ２とトランジスタＰＴ１とが同時にオン状態になることが抑制される。
【００３６】
また、第１実施形態では、容量Ｃ１はトランジスタＰＴ１のゲートとソースとの間に接続されている。またトランジスタＰＴ４はトランジスタＰＴ１のゲートとクロック信号線（ＨＣＬＫ１）との間に接続されている。このトランジスタＰＴ４により、クロック信号ＨＣＬＫ１のＨレベルのパルス電圧が、クロック信号線（ＨＣＬＫ１）から容量Ｃ１へ逆流することが抑制される。なお、クロック信号線（ＨＣＬＫ１）は、本発明の「クロック信号線」および「第１クロック信号線」の一例である。
【００３７】
また、第１実施形態では、図２に示すように、入力側回路部４１ｃにおいて、トランジスタＰＴ５のドレインは、負側電位ＨＶＳＳに接続されている。また、トランジスタＰＴ５のソースはノードＮＤ４に接続されているとともに、ゲートはノードＮＤ３に接続されている。このトランジスタＰＴ５のゲートにはクロック信号ＨＣＬＫ１が供給される。また、トランジスタＰＴ６のソースは正側電位ＨＶＤＤに接続されているとともに、ドレインはノードＮＤ４に接続されている。このトランジスタＰＴ６のゲートにはスタート信号ＨＳＴが供給される。
【００３８】
また、第１実施形態では、トランジスタＰＴ７は、トランジスタＰＴ５のゲートと正側電位ＨＶＤＤとの間に接続されている。このトランジスタＰＴ７のゲートにはスタート信号ＨＳＴが供給される。そして、トランジスタＰＴ７はトランジスタＰＴ６がオン状態のときにトランジスタＰＴ５をオフ状態にするために設けられている。これにより、トランジスタＰＴ５とトランジスタＰＴ６とが同時にオン状態になることが抑制される。
【００３９】
また、第１実施形態では、容量Ｃ２はトランジスタＰＴ５のゲートとソースとの間に接続されている。またトランジスタＰＴ８はトランジスタＰＴ５のゲートとクロック信号線（ＨＣＬＫ１）との間に接続されている。このトランジスタＰＴ８により、クロック信号ＨＣＬＫ１のＨレベルのパルス電圧が、クロック信号線（ＨＣＬＫ１）から容量Ｃ２へ逆流することが抑制される。
【００４０】
また、出力側回路部４１ｂのノードＮＤ２（１段目のシフトレジスタ回路４１ａの出力ノード）からは、出力信号ＳＲ１が出力される。この出力信号ＳＲ１は水平スイッチ３に供給される。
【００４１】
水平スイッチ３は、複数のスイッチトランジスタＰＴ２０、ＰＴ２１およびＰＴ２２を含んでいる。なお、図２では、図面の簡略化のため、１段目〜３段目のスイッチトランジスタＰＴ２０、ＰＴ２１およびＰＴ２２のみを図示している。また、スイッチトランジスタＰＴ２０〜ＰＴ２２は、それぞれ、１２個のｐチャネルトランジスタを含んでいる。このスイッチトランジスタＰＴ２０〜ＰＴ２２の各々の１２個のｐチャネルトランジスタのゲートは、それぞれ、１段目〜３段目のシフトレジスタ回路４１ａ〜４３ａの出力ＳＲ１、ＳＲ２およびＳＲ３に接続されているとともに、ドレインは、それぞれ、各段のドレイン線に接続されている。また、スイッチトランジスタＰＴ２０〜ＰＴ２２の各々の１２個のｐチャネルトランジスタのソースは、それぞれ、別々のビデオ信号線Ｖｉｄｅｏに接続されている。なお、赤（Ｒ）、緑（Ｇ）および青（Ｂ）のそれぞれに対応する３本のビデオ信号線Ｖｉｄｅｏを１組として、４組（１２本）のビデオ信号線Ｖｉｄｅｏが各段のスイッチトランジスタＰＴ２０〜ＰＴ２２に、それぞれ、接続されている。これにより、１段のシフトレジスタ回路の出力によって４組のＲＧＢ（１２本）のビデオ信号線Ｖｉｄｅｏに繋がる１２個のｐチャネルトランジスタが駆動されるので、たとえば１段のシフトレジスタ回路の出力によって１組のＲＧＢ（３本）のビデオ信号線Ｖｉｄｅｏに繋がる３個のｐチャネルトランジスタを駆動する構成に比べて、シフトレジスタ回路の数が１／４になる。このため、１段のシフトレジスタ回路の出力によって１組のＲＧＢ（３本）のビデオ信号線Ｖｉｄｅｏに繋がる３個のｐチャネルトランジスタを駆動する構成に比べて、消費電力が低減される。また、１段目のシフトレジスタ回路４１ａのノードＮＤ２（出力ノード）には、２段目のシフトレジスタ回路４２ａが接続されている。
【００４２】
２段目のシフトレジスタ回路４２ａは、出力側回路部４２ｂおよび入力側回路部４２ｃによって構成されている。この２段目のシフトレジスタ回路４２ａの出力側回路部４２ｂおよび入力側回路部４２ｃの回路構成は、それぞれ、上記した１段目のシフトレジスタ回路４１ａの出力側回路部４１ｂおよび入力側回路部４１ｃの回路構成と同様である。また、２段目のシフトレジスタ回路４２ａの出力ノードからは出力信号ＳＲ２が出力される。また、２段目のシフトレジスタ回路４２ａの出力ノードには３段目のシフトレジスタ回路４３ａが接続されている。
【００４３】
３段目のシフトレジスタ回路４３ａは、出力側回路部４３ｂおよび入力側回路部４３ｃによって構成されている。この３段目のシフトレジスタ回路４３ａの出力側回路部４３ｂおよび入力側回路部４３ｃの回路構成は、それぞれ、上記した１段目のシフトレジスタ回路４１ａの出力側回路部４１ｂおよび入力側回路部４１ｃの回路構成と同様である。また、３段目のシフトレジスタ回路４３ａの出力ノードからは出力信号ＳＲ３が出力される。また、３段目のシフトレジスタ回路４３ａの出力ノードには、４段目のシフトレジスタ回路（図示せず）が接続されている。また、上記したシフトレジスタ回路４１ａ〜４３ａの各々の出力信号ＳＲ１〜ＳＲ３は、それぞれ、ビデオ信号線Ｖｉｄｅｏに接続された水平スイッチ３のスイッチトランジスタＰＴ２０〜ＰＴ２２の各々の１２個のｐチャネルトランジスタのゲートに入力される。
【００４４】
４段目以降のシフトレジスタ回路の回路構成は、上記した１段目〜３段目のシフトレジスタ回路４１ａ〜４３ａの回路構成と同様である。なお、上記した２段目のシフトレジスタ回路４２ａには、クロック信号線（ＨＣＬＫ２）およびイネーブル信号線（ＨＥＮＢ２）が接続されている。なお、クロック信号線（ＨＣＬＫ２）は、本発明の「クロック信号線」および「第２クロック信号線」の一例であり、イネーブル信号線（ＨＥＮＢ２）は、本発明の「信号線」および「第２信号線」の一例である。また、上記した３段目のシフトレジスタ回路４３ａには、１段目のシフトレジスタ回路４１ａと同様、クロック信号線（ＨＣＬＫ１）およびイネーブル信号線（ＨＥＮＢ１）が接続されている。このように、複数段のシフトレジスタ回路には、交互にクロック信号線（ＨＣＬＫ１）およびイネーブル信号線（ＨＥＮＢ１）と、クロック信号線（ＨＣＬＫ２）およびイネーブル信号線（ＨＥＮＢ２）とが接続されている。また、後段のシフトレジスタ回路は前段のシフトレジスタ回路の出力ノードに接続されるように構成されている。
【００４５】
図４は、図２に示した第１実施形態による液晶表示装置のＨドライバのシフトレジスタ回路のタイミングチャートである。なお、図４において、ＳＲ１、ＳＲ２、ＳＲ３およびＳＲ４は、それぞれ、１段目、２段目、３段目および４段目のシフトレジスタ回路からの出力信号を示している。次に、図２および図４を参照して、第１実施形態による液晶表示装置のＨドライバのシフトレジスタ回路の動作について説明する。
【００４６】
まず、初期状態として、Ｈレベル（ＨＶＤＤ）のスタート信号ＨＳＴが、１段目のシフトレジスタ回路４１ａの入力側回路部４１ｃに入力されている。これにより、入力側回路部４１ｃのトランジスタＰＴ６およびＰＴ７がオフ状態になるとともに、トランジスタＰＴ５はオン状態であるため、ノードＮＤ４の電位はＬレベルとなっている。このため、出力側回路部４１ｂにおいて、トランジスタＰＴ２およびＰＴ３はオン状態になる。これにより、ノードＮＤ１の電位がＨレベルになるので、トランジスタＰＴ１はオフ状態になる。このように、出力側回路部４１ｂにおいて、トランジスタＰＴ２がオン状態になるとともに、トランジスタＰＴ１がオフ状態になるので、ノードＮＤ２の電位はＨレベルになる。これにより、初期状態では、１段目のシフトレジスタ回路４１ａからＨレベルの出力信号ＳＲ１が出力されている。
【００４７】
１段目のシフトレジスタ回路４１ａからＨレベルの出力信号ＳＲ１が出力されている状態で、Ｌレベル（ＨＶＳＳ）のスタート信号ＨＳＴが入力されると、入力側回路部４１ｃにおいて、トランジスタＰＴ６およびＰＴ７はオン状態になる。これにより、ノードＮＤ３およびＮＤ４の電位が共にＨレベルになるので、トランジスタＰＴ５はオフ状態になる。そして、ノードＮＤ４の電位がＨレベルになることにより、出力側回路部４１ｂにおいて、トランジスタＰＴ２およびＰＴ３はオフ状態になる。このとき、ノードＮＤ１の電位がＨレベルの状態で保持されるので、トランジスタＰＴ１は、オフ状態のまま保持される。このため、ノードＮＤ２の電位がＨレベルのまま保持されるので、１段目のシフトレジスタ回路４１ａからＨレベルの出力信号ＳＲ１が続けて出力される。
【００４８】
次に、入力側回路部４１ｃにおいて、トランジスタＰＴ８を介してＬレベル（ＨＶＳＳ）のクロック信号ＨＣＬＫ１が入力される。この際、トランジスタＰＴ７がオン状態になっているので、ノードＮＤ３の電位はＨレベルのまま保持される。これにより、トランジスタＰＴ５はオフ状態のまま保持される。なお、クロック信号ＨＣＬＫ１がＬレベルの期間中、トランジスタＰＴ７およびＰＴ８を介してクロック信号線（ＨＣＬＫ１）と正側電位ＨＶＤＤとの間に貫通電流が流れる。
【００４９】
一方、出力側回路部４１ｂでは、イネーブル信号線（ＨＥＮＢ１）からトランジスタＰＴ１のソースにＨレベルのイネーブル信号ＨＥＮＢ１が供給されることにより、トランジスタＰＴ１のソース電位がＨレベルに固定される。この状態で、トランジスタＰＴ４を介してＬレベル（ＨＶＳＳ）のクロック信号ＨＣＬＫ１が入力される。この際、トランジスタＰＴ３がオフ状態になっているので、ノードＮＤ１の電位がＬレベルになることによりトランジスタＰＴ１はオン状態になる。これにより、ノードＮＤ２（出力ノード）には、オン状態のトランジスタＰＴ１を介して、イネーブル信号線（ＨＥＮＢ１）からＨレベルのイネーブル信号ＨＥＮＢ１が供給されるので、ノードＮＤ２（出力ノード）の電位はＨレベルに保持される。このため、イネーブル信号線（ＨＥＮＢ１）からＨレベルのイネーブル信号ＨＥＮＢ１が供給される所定の期間（第１実施形態では３クロック分）、１段目のシフトレジスタ回路４１ａのノードＮＤ２（出力ノード）から出力される出力信号ＳＲ１は強制的にＨレベルに保持される。
【００５０】
そして、クロック信号線（ＨＣＬＫ１）からトランジスタＰＴ４に入力されるクロック信号ＨＣＬＫ１がＨレベルになると、トランジスタＰＴ４はオフ状態になるので、ノードＮＤ１はＬレベルのフローティング状態になる。この後、イネーブル信号線（ＨＥＮＢ１）からトランジスタＰＴ１のソースに供給されるイネーブル信号ＨＥＮＢ１がＬレベル（ＨＶＳＳ）になることにより、トランジスタＰＴ１のソース電位およびノードＮＤ２（出力ノード）の電位は、Ｈレベル（ＨＶＤＤ）からＬレベル（ＨＶＳＳ）側に低下する。この場合、ノードＮＤ１の電位（トランジスタＰＴ１のゲート電位）は、容量Ｃ１とトランジスタＰＴ１のＭＯＳ容量との機能によって、トランジスタＰＴ１のゲート−ソース間電圧が維持されるように、トランジスタＰＴ１のソース電位（ノードＮＤ２の電位）の低下に伴って低下する。また、トランジスタＰＴ３がオフ状態であるとともに、ダイオード接続されたトランジスタＰＴ４には、クロック信号線（ＨＣＬＫ１）からのＨレベルの信号がノードＮＤ１側に逆流することはないので、容量Ｃ１の保持電圧（トランジスタＰＴ１のゲート−ソース間電圧）は維持される。これにより、ノードＮＤ２の電位が低下していくときにトランジスタＰＴ１が常時オン状態に維持されるので、ノードＮＤ２の電位はＨＶＳＳまで低下する。その結果、１段目のシフトレジスタ回路４１ａからＬレベルの出力信号ＳＲ１が出力される。
【００５１】
なお、出力側回路部４１ｂにおいて、ノードＮＤ２の電位がＨＶＳＳまで低下したときのノードＮＤ１の電位はＨＶＳＳよりも低くなっている。このため、正側電位ＨＶＤＤに接続されたトランジスタＰＴ３に印加されるバイアス電圧はＨＶＤＤとＨＶＳＳとの電位差よりも大きくなる。また、クロック信号ＨＣＬＫ１がＨレベル（ＨＶＤＤ）になった場合には、クロック信号線（ＨＣＬＫ１）に接続されたトランジスタＰＴ４に印加されるバイアス電圧も、ＨＶＤＤとＨＶＳＳとの電位差よりも大きくなる。
【００５２】
次に、入力側回路部４１ｃにおいて、Ｈレベル（ＨＶＤＤ）のスタート信号ＨＳＴが入力されると、トランジスタＰＴ６およびＰＴ７がオフ状態になる。この場合には、ノードＮＤ３およびＮＤ４はＨレベルに保持された状態でフローティング状態になる。このため、他の部分へ影響が与えられることはないので、１段目のシフトレジスタ回路４１ａからはＬレベルの出力信号ＳＲ１が続けて出力される。
【００５３】
次に、出力側回路部４１ｂのトランジスタＰＴ１に供給されるイネーブル信号ＨＥＮＢ１がＨレベル（ＨＶＤＤ）になる。これにより、トランジスタＰＴ１を介してノードＮＤ２（出力ノード）の電位はＨレベル（ＨＶＤＤ）に上昇される。このため、１段目のシフトレジスタ回路４１ａからＨレベルの出力信号ＳＲ１が出力される。
【００５４】
次に、入力側回路部４１ｃにおいて、再度、トランジスタＰＴ８を介してＬレベル（ＨＶＳＳ）のクロック信号ＨＣＬＫ１が入力される。これにより、トランジスタＰＴ５がオン状態になるのでノードＮＤ４の電位はＨレベル（ＨＶＤＤ）からＬレベル（ＨＶＳＳ）側に低下する。この場合、ノードＮＤ３の電位は、容量Ｃ２とトランジスタＰＴ５のＭＯＳ容量との機能によってトランジスタＰＴ５のゲート−ソース間電圧が維持されるように、トランジスタＰＴ５のソース電位（ノードＮＤ４の電位）の低下に伴って低下する。この時、クロック信号ＨＣＬＫ１はＬレベルからＨレベルに上昇される。この際、トランジスタＰＴ７がオフ状態であるとともに、ダイオード接続されたトランジスタＰＴ８にはクロック信号線（ＨＣＬＫ１）からＨレベルのクロック信号ＨＣＬＫ１がノードＮＤ３側に逆流することはないので容量Ｃ２の保持電圧（トランジスタＰＴ５のゲート−ソース間電圧）は維持される。これにより、ノードＮＤ４の電位が低下していくときにトランジスタＰＴ５が常時オン状態に維持されるので、ノードＮＤ４の電位はＨＶＳＳまで低下する。このため、出力側回路部４１ｂのトランジスタＰＴ２およびＰＴ３はオン状態になる。なお、ノードＮＤ４の電位がＨＶＳＳまで低下したときのノードＮＤ３の電位は、ＨＶＳＳよりも低くなっている。
【００５５】
この際、出力側回路部４１ｂにおいて、トランジスタＰＴ３がオン状態になることによってトランジスタＰＴ１がオフ状態にされるので、トランジスタＰＴ１とトランジスタＰＴ２とが同時にオン状態になることが抑制される。そして、出力側回路部４１ｂにおいて、トランジスタＰＴ２がオン状態になるとともに、トランジスタＰＴ１がオフ状態になるので、ノードＮＤ２（出力ノード）の電位はＨレベル（ＨＶＤＤ）に維持される。このため、１段目のシフトレジスタ回路４１ａからＨレベルの出力信号ＳＲ１が続けて出力される。
【００５６】
以上のように、第１実施形態によるシフトレジスタ回路４１ａでは、入力側回路部４１ｃにＬレベルのスタート信号ＨＳＴが入力されているときに、出力側回路部４１ｂにＨレベルのイネーブル信号ＨＥＮＢ１と、Ｌレベルのクロック信号ＨＣＬＫ１とが入力された後、出力側回路部４１ｂに入力されるイネーブル信号ＨＥＮＢ１がＨレベル（ＨＶＤＤ）からＬレベル（ＨＶＳＳ）に切換わると、出力側回路部４１ｂからＬレベル（ＨＶＳＳ）の出力信号ＳＲ１が出力される。
【００５７】
なお、１段目のシフトレジスタ回路４１ａの出力側回路部４１ｂからの出力信号ＳＲ１は、２段目のシフトレジスタ回路４２ａの入力側回路部４２ｃに入力される。２段目のシフトレジスタ回路４２ａでは、入力側回路部４２ｃに１段目のシフトレジスタ回路４１ａのＬレベルの出力信号ＳＲ１が入力されている場合に、出力側回路部４２ｂにＨレベルのイネーブル信号ＨＥＮＢ２と、クロック信号ＨＣＬＫ１とタイミングの異なるＬレベルのクロック信号ＨＣＬＫ２とが入力される。この後、出力側回路部４２ｂに入力されるイネーブル信号ＨＥＮＢ２がＨレベル（ＨＶＤＤ）からＬレベル（ＨＶＳＳ）に切換わると、出力側回路部４２ｂからＬレベルの出力信号ＳＲ２が出力される。このように、前段のシフトレジスタ回路からのＬレベルの出力信号が次段のシフトレジスタ回路に入力されるとともに、タイミングが互いにずれたクロック信号ＨＣＬＫ１およびイネーブル信号ＨＥＮＢ１と、クロック信号ＨＣＬＫ２およびイネーブル信号ＨＥＮＢ２とが、各段のシフトレジスタ回路に交互に入力される。これにより、各段のシフトレジスタ回路からＬレベルの出力信号が出力されるタイミングがシフトする。
【００５８】
そして、タイミングがシフトしたＬレベルの出力信号が水平スイッチ３のスイッチトランジスタＰＴ２０〜ＰＴ２２の各々の１２個のｐチャネルトランジスタのゲートに入力されることにより、スイッチトランジスタＰＴ２０〜ＰＴ２２の各々の１２個のｐチャネルトランジスタ毎に、順次、オン状態になる。これにより、各段のドレイン線にビデオ信号線Ｖｉｄｅｏからビデオ信号が供給されるので、各段のドレイン線は、順次、駆動（走査）される。そして、１本のゲート線に繋がる全ての段のドレイン線の走査が終了すると、次のゲート線が選択される。そして、再び各段のドレイン線が順次走査された後、次のゲート線が選択される。この動作が最後のゲート線に繋がる各段のドレイン線の走査が終了されるまで繰り返されることによって一画面の走査が終了する。
【００５９】
第１実施形態では、上記のように、出力側回路部４１ｂにおいて、正側電位ＨＶＤＤに接続されるトランジスタＰＴ２がオン状態のときに、Ｈレベル（ＨＶＤＤ）とＬレベル（ＨＶＳＳ）とに切換わるイネーブル信号ＨＥＮＢ１を供給するイネーブル信号線に接続されるトランジスタＰＴ１をオフ状態にするためのトランジスタＰＴ３を設けることによって、トランジスタＰＴ１と、正側電位ＨＶＤＤに接続されるトランジスタＰＴ２とが同時にオン状態になるのを抑制することができる。これにより、出力側回路部４１ｂにおいて、トランジスタＰＴ１がオンする期間にトランジスタＰＴ１にＬレベル（ＨＶＳＳ）のイネーブル信号ＨＥＮＢ１が供給された場合にも、ＨＶＳＳが供給されるトランジスタＰＴ１と、正側電位ＨＶＤＤに接続されるトランジスタＰＴ２とを介して、イネーブル信号線（ＨＥＮＢ１）と正側電位ＨＶＤＤとの間で貫通電流が流れるのを抑制することができる。また、入力側回路部４１ｃにおいて、正側電位ＨＶＤＤに接続されるトランジスタＰＴ６がオン状態のときに、負側電位ＨＶＳＳに接続されるトランジスタＰＴ５をオフ状態にするためのトランジスタＰＴ７を設けることによって、負側電位ＨＶＳＳに接続されるトランジスタＰＴ５と、正側電位ＨＶＤＤに接続されるトランジスタＰＴ６とが同時にオン状態になるのを抑制することができる。これにより、入力側回路部４１ｃにおいて、トランジスタＰＴ５とトランジスタＰＴ６とを介して負側電位ＨＶＳＳと正側電位ＨＶＤＤとの間に貫通電流が流れるのを抑制することができる。このように、出力側回路部４１ｂのトランジスタＰＴ１およびＰＴ２を介する貫通電流と、入力側回路部４１ｃのトランジスタＰＴ５およびＰＴ６を介する貫通電流とが流れるのを抑制することができるので、液晶表示装置の消費電流が増加することを抑制することができる。
【００６０】
また、第１実施形態では、入力側回路部４１ｃのトランジスタＰＴ７を出力側回路部４１ｂのトランジスタＰＴ３がオン状態のときにオフするように構成することによって、トランジスタＰＴ３とトランジスタＰＴ７とが同時にオンすることがないので、出力側回路部４１ｂのトランジスタＰＴ３およびＰＴ４を介する貫通電流と、入力側回路部４１ｃのトランジスタＰＴ７およびＰＴ８を介する貫通電流とが同時に流れることもない。これによっても、液晶表示装置の消費電流が増加することを抑制することができる。
【００６１】
また、第１実施形態では、上記のように、トランジスタＰＴ１がＬレベルのクロック信号ＨＣＬＫ１に応答してオンする期間にイネーブル信号線（ＨＥＮＢ１）からトランジスタＰＴ１のソースにＨレベル（ＨＶＤＤ）のイネーブル信号ＨＥＮＢ１を供給することによって、クロック信号ＨＣＬＫ１によりトランジスタＰＴ１がオンする期間には、トランジスタＰＴ１のソース電位をＨＶＤＤに固定することができるとともに、クロック信号ＨＣＬＫ１によりトランジスタＰＴ４がオフした後にトランジスタＰＴ１のソースにイネーブル信号線（ＨＥＮＢ１）からＨＶＳＳの電位（Ｌレベル）を供給することができる。これにより、トランジスタＰＴ１にＨＶＳＳの電位を供給する際に、クロック信号ＨＣＬＫ１の影響を受けることなく容量Ｃ１とトランジスタＰＴ１のＭＯＳ容量との機能によりトランジスタＰＴ１を安定的にオン状態に維持することができるので、トランジスタＰＴ１を介して、出力側回路部４１ｂの出力（ＳＲ１）を確実にＨＶＳＳの電位にすることができる。また、クロック信号ＨＣＬＫ１によってトランジスタＰＴ１がオンする期間に、Ｈレベル（ＨＶＤＤ）のイネーブル信号ＨＥＮＢ１によってトランジスタＰＴ１のソース電位はＨＶＤＤにされているので、トランジスタＰＴ１と、正側電位ＨＶＤＤに接続されているトランジスタＰＴ２とを介して貫通電流が流れることはない。これによっても、表示装置の消費電流が増加することを抑制することができる。
【００６２】
また、第１実施形態では、トランジスタＰＴ３、ＰＴ４、ＰＴ７およびＰＴ８の各々を、互いに電気的に接続された２つのゲート電極９１および９２を有するように構成することによって、トランジスタＰＴ３、ＰＴ４、ＰＴ７およびＰＴ８の各々に印加される電圧は、一方のゲート電極９１に対応するソース−ドレイン間と他方のゲート電極９２に対応するソース−ドレイン間とに概ね半分程度ずつ（電圧の分配比率はトランジスタサイズなどによって変動）分配される。このため、トランジスタＰＴ３、ＰＴ４、ＰＴ７およびＰＴ８の各々に印加されるバイアス電圧がＨＶＳＳとＨＶＤＤとの電位差よりも大きくなった場合にも、トランジスタＰＴ３、ＰＴ４、ＰＴ７およびＰＴ８の各々の一方のゲート電極９１に対応するソース−ドレイン間および他方のゲート電極９２に対応するソース−ドレイン間には、それぞれ、ＨＶＳＳとＨＶＤＤとの電位差よりも小さい電圧が印加される。これにより、トランジスタＰＴ３、ＰＴ４、ＰＴ７およびＰＴ８の各々にＨＶＳＳとＨＶＤＤとの電位差よりも大きいバイアス電圧が印加されることに起因して、トランジスタＰＴ３、ＰＴ４、ＰＴ７およびＰＴ８の各々の特性が劣化することが抑制されるので、シフトレジスタ回路４１ａ〜４３ａを有するＨドライバ４を含む液晶表示装置のスキャン特性が低下することを抑制することができる。
【００６３】
また、第１実施形態では、出力側回路部４１ｂおよび入力側回路部４１ｃに設けられたトランジスタＰＴ１〜ＰＴ８と、容量Ｃ１およびＣ２を構成するトランジスタとを、すべてｐ型のＭＯＳトランジスタ（電界効果型トランジスタ）からなるＴＦＴ（薄膜トランジスタ）で構成することによって、２種類の導電型のトランジスタを含むシフトレジスタ回路を形成する場合に比べてイオン注入工程の回数およびイオン注入マスクの枚数を減少させることができる。これにより、製造プロセスを簡略化することができるとともに、製造コストを削減することができる。また、ｐ型の電界効果型トランジスタは、ｎ型の電界効果型トランジスタと異なり、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造にする必要がないので、製造プロセスをより簡略化することができる。
【００６４】
（第２実施形態）
図５は、本発明の第２実施形態による液晶表示装置のＶドライバを構成するシフトレジスタ回路の回路図である。図５を参照して、この第２実施形態では、上記第１実施形態と異なり、ゲート線を駆動（走査）するためのＶドライバに本発明を適用する場合について説明する。
【００６５】
すなわち、この第２実施形態による液晶表示装置のＶドライバ５では、図５に示すように、複数段のシフトレジスタ回路５１ａおよび５２ａが設けられている。なお、図５では、図面の簡略化のため２段のシフトレジスタ回路５１ａおよび５２ａのみを図示している。また、１段目のシフトレジスタ回路５１ａは、出力側回路部５１ｂと、１つ目の回路部５１１ｃ、２つ目の回路部５１２ｃおよび３つ目の回路部５１３ｃとによって構成されている。なお、出力側回路部５１ｂは、本発明の「第１回路部」の一例であり、１つ目〜３つ目の回路部５１１ｃ〜５１３ｃは、本発明の「第２回路部」の一例である。また、出力側回路部５１ｂは、トランジスタＰＴ１、ＰＴ２およびＰＴ３と、ダイオード接続されたトランジスタＰＴ４と、ｐチャネルトランジスタのソース−ドレイン間を接続することにより形成された容量Ｃ１とを含んでいる。また、１つ目の回路部５１１ｃは、トランジスタＰＴ５、ＰＴ６およびＰＴ７と、ダイオード接続されたトランジスタＰＴ８と、ｐチャネルトランジスタのソース−ドレイン間を接続することにより形成された容量Ｃ２とを含んでいる。
【００６６】
ここで、第２実施形態では、出力側回路部５１ｂと、１つ目の回路部５１１ｃとの各々に設けられたトランジスタＰＴ１〜ＰＴ８と、容量Ｃ１およびＣ２を構成するトランジスタとは、すべてｐ型のＭＯＳトランジスタ（電界効果型トランジスタ）からなるＴＦＴ（薄膜トランジスタ）によって構成されている。
【００６７】
また、第２実施形態では、トランジスタＰＴ３、ＰＴ４、ＰＴ７およびＰＴ８は、それぞれ、図３に示した第１実施形態と同様、互いに電気的に接続された２つのゲート電極を有するように形成されている。
【００６８】
そして、第２実施形態では、図５に示すように、出力側回路部５１ｂにおいて、トランジスタＰＴ１のドレインは、イネーブル信号線（ＶＥＮＢ）に接続されている。これにより、トランジスタＰＴ１のドレインにはイネーブル信号線（ＶＥＮＢ）からイネーブル信号ＶＥＮＢが供給される。なお、イネーブル信号線（ＶＥＮＢ）は本発明の「信号線」の一例である。また、トランジスタＰＴ１のソースはノードＮＤ２に接続されているとともに、ゲートはノードＮＤ１に接続されている。このトランジスタＰＴ１のゲートにはクロック信号線（ＶＣＬＫ２）からクロック信号ＶＣＬＫ２が供給される。また、トランジスタＰＴ２のソースは正側電位ＶＶＤＤに接続されているとともに、ドレインはノードＮＤ２に接続されている。このトランジスタＰＴ２のゲートは３つ目の回路部５１３ｃのノードＮＤ４に接続されている。
【００６９】
ここで、第２実施形態では、トランジスタＰＴ３はトランジスタＰＴ１のゲートと正側電位ＶＶＤＤとの間に接続されている。このトランジスタＰＴ３のゲートは３つ目の回路部５１３ｃのノードＮＤ４に接続されている。そして、トランジスタＰＴ３はトランジスタＰＴ２がオン状態のときにトランジスタＰＴ１をオフ状態にするために設けられている。これにより、トランジスタＰＴ２とトランジスタＰＴ１とが同時にオン状態になることが抑制される。
【００７０】
また、第２実施形態では、容量Ｃ１はトランジスタＰＴ１のゲートとソースとの間に接続されている。また、トランジスタＰＴ４はトランジスタＰＴ１のゲートとクロック信号線（ＶＣＬＫ２）との間に接続されている。このトランジスタＰＴ４により、クロック信号ＶＣＬＫ２のＨレベルのパルス電圧が、クロック信号線（ＶＣＬＫ２）から容量Ｃ１へ逆流することが抑制される。
【００７１】
また、１つ目の回路部５１１ｃにおいて、トランジスタＰＴ５、ＰＴ６、ＰＴ７およびＰＴ８、および、容量Ｃ２は、それぞれ、基本的に出力側回路部５１ｂのトランジスタＰＴ１、ＰＴ２、ＰＴ３およびＰＴ４、および、容量Ｃ１に対応した位置に接続されている。ただし、１つ目の回路部５１１ｃでは、トランジスタＰＴ５のソースおよびトランジスタＰＴ６のドレインは、それぞれ、ノードＮＤ４に接続されているとともに、トランジスタＰＴ５のゲートはノードＮＤ３に接続されている。また、トランジスタＰＴ５のドレインは、負側電位ＶＶＳＳに接続されている。また、トランジスタＰＴ６およびＰＴ７のゲートにはスタート信号ＶＳＴが供給される。
【００７２】
また、２つ目の回路部５１２ｃおよび３つ目の回路部５１３ｃの回路構成は、上記した１つ目の回路部５１１ｃの回路構成と同様である。そして、１つ目の回路部５１１ｃ、２つ目の回路部５１２ｃおよび３つ目の回路部５１３ｃは直列に接続されている。
【００７３】
また、出力側回路部５１ｂのノードＮＤ２（出力ノード）から１段目のシフトレジスタ回路５１ａの出力信号Ｇａｔｅ１が出力される。このノードＮＤ２にはゲート線が接続されている。また、ノードＮＤ２には２段目のシフトレジスタ回路５２ａが接続されている。
【００７４】
２段目のシフトレジスタ回路５２ａは、出力側回路部５２ｂと、１つ目の回路部５２１ｃ、２つ目の回路部５２２ｃおよび３つ目の回路部５２３ｃとによって構成されている。この２段目のシフトレジスタ回路５２ａの出力側回路部５２ｂの回路構成は、上記した１段目のシフトレジスタ回路５１ａの出力側回路部５１ｂの回路構成と同様である。また、２段目のシフトレジスタ回路５２ａの１つ目〜３つ目の回路部５２１ｃ〜５２３ｃの回路構成は、上記した１段目のシフトレジスタ回路５１ａの１つ目〜３つ目の回路部５１１ｃ〜５１３ｃの回路構成と同様である。また、２段目のシフトレジスタ回路５２ａの出力ノードからは出力信号Ｇａｔｅ２が出力される。この２段目のシフトレジスタ回路５２ａの出力ノードにはゲート線が接続されている。また、２段目のシフトレジスタ回路５２ａの出力ノードには３段目のシフトレジスタ回路（図示せず）が接続されている。なお、３段目以降のシフトレジスタ回路の回路構成は、上記した１段目のシフトレジスタ回路５１ａの回路構成と同様である。
【００７５】
図６は、図５に示した第２実施形態による液晶表示装置のＶドライバのシフトレジスタ回路のタイミングチャートである。なお、図６において、Ｇａｔｅ１およびＧａｔｅ２は、それぞれ、１段目および２段目のシフトレジスタ回路からゲート線に出力される出力信号を示している。次に、図５および図６を参照して、第２実施形態による液晶表示装置のＶドライバのシフトレジスタ回路の動作について説明する。
【００７６】
図５に示した第２実施形態の１段目のシフトレジスタ回路５１ａの１つ目の回路部５１１ｃの構成は、図２に示した第１実施形態の１段目のシフトレジスタ回路４１ａの入力側回路部４１ｃの構成に相当する。したがって、第２実施形態の１段目のシフトレジスタ回路５１ａの１つ目の回路部５１１ｃのスタート信号ＶＳＴおよびクロック信号ＶＣＬＫ１に応答して行われる動作は、図２に示した第１実施形態の１段目のシフトレジスタ回路４１ａの入力側回路部４１ｃのスタート信号ＨＳＴおよびクロック信号ＨＣＬＫ１に応答して行われる動作に相当する。
【００７７】
すなわち、まず、初期状態として、Ｈレベル（ＶＶＤＤ）のスタート信号ＶＳＴが１段目のシフトレジスタ回路５１ａの１つ目の回路部５１１ｃに入力される。これにより、上記した第１実施形態のＨドライバ４と同様の動作により、１つ目の回路部５１１ｃからはＬレベルの信号が出力される。このＬレベルの信号は、２つ目の回路部５１２ｃのトランジスタＰＴ６およびＰＴ７のゲートに入力される。これにより、２つ目の回路部５１２ｃのトランジスタＰＴ６およびＰＴ７がオン状態になるので、２つ目の回路部５１２ｃからはＨレベルの信号が出力される。このＨレベルの信号は、３つ目の回路部５１３ｃのトランジスタＰＴ６およびＰＴ７に入力される。これにより、３つ目の回路部５１３ｃのトランジスタＰＴ６およびＰＴ７がオフ状態になるので、３つ目の回路部５１３ｃからはＬレベルの信号が出力される。
【００７８】
この３つ目の回路部５１３ｃからのＬレベルの信号は、出力側回路部５１ｂのトランジスタＰＴ２およびＰＴ３のゲートに入力される。これにより、出力側回路部５１ｂのトランジスタＰＴ２およびＰＴ３がオン状態になるので、ノードＮＤ２の電位はＨレベルになる。このため、初期状態では、１段目のシフトレジスタ回路５１ａからゲート線へＨレベルの出力信号Ｇａｔｅ１が出力されている。
【００７９】
この状態で、Ｌレベル（ＶＶＳＳ）のスタート信号ＶＳＴが入力されると、上記した第１実施形態のＨドライバ４と同様の動作により、１つ目の回路部５１１ｃからＨレベルの信号が出力される。このＨレベルの信号は、２つ目の回路部５１２ｃのトランジスタＰＴ６およびＰＴ７のゲートに入力されるので、２つ目の回路部５１２ｃのトランジスタＰＴ６およびＰＴ７はオフ状態になる。これにより、２つ目の回路部５１２ｃのノードＮＤ３およびＮＤ４はＨレベルでフローティング状態になるので、２つ目の回路部５１２ｃからはＨレベルの信号が続けて出力される。これにより、３つ目の回路部５１３ｃからはＬレベルの信号が続けて出力されるので、初期状態と同様、１段目のシフトレジスタ回路５１ａからゲート線へＨレベルの出力信号Ｇａｔｅ１が続けて出力される。
【００８０】
次に、クロック信号線（ＶＣＬＫ１）から１つ目の回路部５１１ｃのトランジスタＰＴ８を介してＬレベル（ＶＶＳＳ）のクロック信号ＶＣＬＫ１が入力される。このとき、１つ目の回路部５１１ｃのトランジスタＰＴ６およびＰＴ７がオン状態に維持されているので、１つ目の回路部５１１ｃのノードＮＤ３の電位はＨレベルに維持される。これにより、１つ目の回路部５１１ｃのトランジスタＰＴ５はオフ状態に維持されるので、１つ目の回路部５１１ｃからはＨレベルの信号が続けて出力される。そして、クロック信号線（ＶＣＬＫ１）から２つ目の回路部５１２ｃのトランジスタＰＴ８を介してＬレベル（ＶＶＳＳ）のクロック信号ＶＣＬＫ１が入力されることにより、２つ目の回路部５１２ｃのトランジスタＰＴ５がオン状態になる。これにより、２つ目の回路部５１２ｃからはＬレベル（ＶＶＳＳ）の信号が出力されるので、３つ目の回路部５１３ｃのトランジスタＰＴ６およびＰＴ７がオン状態になる。このため、３つ目の回路部５１３ｃからＨレベル（ＶＶＤＤ）の信号が出力されるので、出力側回路部５１ｂのトランジスタＰＴ２およびＰＴ３がオフ状態になる。このとき、クロック信号線（ＶＣＬＫ２）から出力側回路部５１ｂのトランジスタＰＴ４にＨレベルのクロック信号ＶＣＬＫ２が入力されているので、トランジスタＰＴ４はオフ状態になっている。これにより、ノードＮＤ１はＨレベルでフローティング状態になっているので、トランジスタＰＴ１はオフ状態に維持される。このため、ノードＮＤ２（出力ノード）はＨレベルでフローティング状態になるので、１段目のシフトレジスタ回路５１ａからゲート線へＨレベルの出力信号Ｇａｔｅ１が続けて出力される。
【００８１】
次に、１つ目の回路部５１１ｃのトランジスタＰＴ６およびＰＴ７にＨレベルのスタート信号ＶＳＴが入力される。これにより、１つ目の回路部５１１ｃのトランジスタＰＴ６およびＰＴ７はオフ状態になる。これにより、１つ目の回路部５１１ｃのノードＮＤ３およびＮＤ４は、Ｈレベルでフローティング状態になるので、１つ目の回路部５１１ｃからはＨレベルの信号が続けて出力される。これにより、２つ目の回路部５１２ｃからＬレベルの信号が続けて出力されるとともに、３つ目の回路部５１３ｃからＨレベルの信号が続けて出力される。このため、１段目のシフトレジスタ回路５１ａからゲート線へＨレベルの出力信号Ｇａｔｅ１が続けて出力される。なお、１つ目の回路部５１１ｃのトランジスタＰＴ６およびＰＴ７にＨレベルのスタート信号ＶＳＴが入力されるのと同じタイミングで、イネーブル信号線（ＶＥＮＢ）から出力側回路部５１ｂのトランジスタＰＴ１のソースにＨレベルのイネーブル信号ＶＥＮＢが入力される。
【００８２】
次に、この状態で、クロック信号線（ＶＣＬＫ２）からＬレベルのクロック信号ＶＣＬＫ２が３つ目の回路部５１３ｃのトランジスタＰＴ８に入力される。このとき、３つ目の回路部５１３ｃのトランジスタＰＴ６およびＰＴ７はオン状態になっているので、３つ目の回路部５１３ｃのノードＮＤ３の電位はＨレベルに維持される。これにより、３つ目の回路部５１３ｃのトランジスタＰＴ５はオフ状態に維持されるので、３つ目の回路部５１３ｃからＨレベルの信号が続けて出力される。このため、出力側回路部５１ｂのトランジスタＰＴ２およびＰＴ３がオフ状態に維持される。一方、出力側回路部５１ｂのトランジスタＰＴ４にもクロック信号線（ＶＣＬＫ２）からＬレベルのクロック信号ＶＣＬＫ２が入力される。これにより、出力側回路部５１ｂのトランジスタＰＴ１がオン状態になる。このとき、トランジスタＰＴ１のソースにはイネーブル信号線（ＶＥＮＢ）からＨレベルのイネーブル信号ＶＥＮＢが入力されているので、１段目のシフトレジスタ回路５１ａからゲート線へ出力される出力信号Ｇａｔｅ１は強制的にＨレベルに維持される。この後、出力側回路部５１ｂのトランジスタＰＴ４に入力されるクロック信号ＶＣＬＫ２はＬレベルからＨレベルになる。このとき、ノードＮＤ１はＬレベルでフローティング状態になる。
【００８３】
次に、出力側回路部５１ｂのトランジスタＰＴ１のソースに入力されるイネーブル信号ＶＥＮＢがＨレベル（ＶＶＤＤ）からＬレベル（ＶＶＳＳ）側に低下する。このとき、上記した第１実施形態と同様に、出力側回路部５１ｂの容量Ｃ１とトランジスタＰＴ１のＭＯＳ容量との機能により、トランジスタＰＴ１はオン状態に維持されるとともに、ノードＮＤ２（出力ノード）の電位はＨレベル（ＶＶＤＤ）からＬレベル（ＶＶＳＳ）まで低下する。これにより、１段目のシフトレジスタ回路５１ａからゲート線へＬレベルの出力信号Ｇａｔｅ１が出力される。
【００８４】
また、１段目のシフトレジスタ回路５１ａからのＬレベルの出力信号Ｇａｔｅ１は、２段目のシフトレジスタ回路５２ａの１つ目の回路部５２１ｃにも入力される。２段目以降のシフトレジスタ回路は、前段のシフトレジスタ回路からの出力信号、クロック信号ＶＣＬＫ１、ＶＣＬＫ２、および、イネーブル信号ＶＥＮＢにより、上記した１段目のシフトレジスタ回路５１ａと同様の動作を行う。これにより、各段のゲート線が、順次、駆動（走査）される。この場合、イネーブル信号ＶＥＮＢがＨレベルの間は、シフトレジスタ回路の出力が強制的にＨレベルに保持されるので、図６に示したようなタイミングでイネーブル信号ＶＥＮＢをＨレベルにすることによって、前段のシフトレジスタ回路と後段のシフトレジスタ回路のＬレベルの出力信号が重なることが防止されている。
【００８５】
第２実施形態では、上記のように、出力側回路部５１ｂにおいて、正側電位ＶＶＤＤに接続されるトランジスタＰＴ２がオン状態のときに、Ｈレベル（ＶＶＤＤ）とＬレベル（ＶＶＳＳ）とに切換わるイネーブル信号ＶＥＮＢを供給するイネーブル信号線に接続されるトランジスタＰＴ１をオフ状態にするためのトランジスタＰＴ３を設けることによって、トランジスタＰＴ１と、正側電位ＶＶＤＤに接続されるトランジスタＰＴ２とが同時にオン状態になるのを抑制することができる。これにより、出力側回路部５１ｂにおいて、トランジスタＰＴ１がオンする期間にトランジスタＰＴ１にＬレベル（ＶＶＳＳ）のイネーブル信号ＶＥＮＢが供給された場合にも、ＶＶＳＳが供給されるトランジスタＰＴ１と、正側電位ＶＶＤＤに接続されるトランジスタＰＴ２とを介して、イネーブル信号線（ＶＥＮＢ）と正側電位ＶＶＤＤとの間で貫通電流が流れるのを抑制することができる。また、１つ目〜３つ目の回路部５１１ｃ〜５１３ｃにおいて、それぞれ、正側電位ＶＶＤＤに接続されるトランジスタＰＴ６がオン状態のときに、負側電位ＶＶＳＳに接続されるトランジスタＰＴ５をオフ状態にするためのトランジスタＰＴ７を設けることによって、負側電位ＶＶＳＳに接続されるトランジスタＰＴ５と、正側電位ＶＶＤＤに接続されるトランジスタＰＴ６とが同時にオン状態になるのを抑制することができる。これにより、１つ目〜３つ目の回路部５１１ｃ〜５１３ｃの各々において、トランジスタＰＴ５とトランジスタＰＴ６とを介して負側電位ＶＶＳＳと正側電位ＶＶＤＤとの間に貫通電流が流れるのを抑制することができる。このように、出力側回路部５１ｂのトランジスタＰＴ１およびＰＴ２を介する貫通電流と、１つ目〜３つ目の回路部５１１ｃ〜５１３ｃの各々のトランジスタＰＴ５およびＰＴ６を介する貫通電流とが流れるのを抑制することができるので、液晶表示装置の消費電流が増加することを抑制することができる。
【００８６】
また、第２実施形態では、トランジスタＰＴ１がＬレベルのクロック信号ＶＣＬＫ２に応答してオンする期間にイネーブル信号線（ＶＥＮＢ）からトランジスタＰＴ１のソースにＨレベル（ＶＶＤＤ）のイネーブル信号ＶＥＮＢを供給することによって、Ｌレベルのクロック信号ＶＣＬＫ２によりトランジスタＰＴ１がオンする期間には、トランジスタＰＴ１のソース電位をＶＶＤＤに固定することができるとともに、Ｈレベルのクロック信号ＶＣＬＫ２によりトランジスタＰＴ４がオフした後にトランジスタＰＴ１のソースにイネーブル信号線（ＶＥＮＢ）からＶＶＳＳの電位（Ｌレベル）のイネーブル信号ＶＥＮＢを供給することができる。これにより、トランジスタＰＴ１にＶＶＳＳの電位を供給する際に、クロック信号ＶＣＬＫ２の影響を受けることなく容量Ｃ１とトランジスタＰＴ１のＭＯＳ容量との機能によりトランジスタＰＴ１を安定的にオン状態に維持することができるので、トランジスタＰＴ１を介して、出力側回路部５１ｂの出力（Ｇａｔｅ１）を確実にＶＶＳＳ（Ｌレベル）にすることができる。また、クロック信号ＶＣＬＫ２によってトランジスタＰＴ１がオンする期間に、Ｈレベル（ＶＶＤＤ）のイネーブル信号ＶＥＮＢによってトランジスタＰＴ１のソース電位はＶＶＤＤにされているので、トランジスタＰＴ１と、正側電位ＶＶＤＤに接続されているトランジスタＰＴ２とを介して貫通電流が流れることはない。これによっても、液晶表示装置の消費電流が増加することを抑制することができる。
【００８７】
また、第２実施形態では、イネーブル信号線（ＶＥＮＢ）からＨレベルのイネーブル信号ＶＥＮＢが供給される所定の期間、トランジスタＰＴ１を介してＨレベルのイネーブル信号ＶＥＮＢをゲート線に出力するように構成することによって、イネーブル信号線（ＶＥＮＢ）からＨレベルのイネーブル信号ＶＥＮＢが供給される所定の期間、シフトレジスタ回路５１ａからゲート線に出力される出力信号Ｇａｔｅ１を強制的にＨレベルに保持することができる。これにより、イネーブル信号線ＶＥＮＢからＨレベルのイネーブル信号ＶＥＮＢが供給される所定の期間、所定段のシフトレジスタ回路と次段のシフトレジスタ回路との各々から対応するゲート線に出力される出力信号が、共に、Ｌレベルになることを抑制することができる。このため、所定段のシフトレジスタ回路からゲート線に出力される出力信号と、次段のシフトレジスタ回路からゲート線に出力される出力信号とが、共に、Ｌレベルになるのを抑制するために、別途回路を設ける必要がないので、シフトレジスタ回路の回路構成を簡素化することができる。
【００８８】
なお、第２実施形態のその他の効果は、上記第１実施形態と同様である。
【００８９】
（第３実施形態）
図７は、本発明の第３実施形態による液晶表示装置を示した平面図である。図８は、図７に示した第３実施形態による液晶表示装置のＨドライバを構成するシフトレジスタ回路の回路図である。図９は、２つのゲート電極を有するｎチャネルトランジスタの構造を説明するための模式図である。この第３実施形態では、ドレイン線を駆動（走査）するためのＨドライバをｎチャネルトランジスタで構成する例について説明する。
【００９０】
まず、図７を参照して、この第３実施形態の液晶表示装置では、基板６０上に、表示部１１が設けられている。なお、図７の表示部１１には、１画素分の構成を示している。また、表示部１１にマトリクス状に配置された各画素１２は、ｎチャネルトランジスタ１２ａ、画素電極１２ｂ、画素電極１２ｂに対向配置された各画素１２に共通の対向電極１２ｃ、画素電極１２ｂと対向電極１２ｃとの間に挟持された液晶１２ｄ、および、補助容量１２ｅによって構成されている。そして、ｎチャネルトランジスタ１２ａのソースは画素電極１２ｂおよび補助容量１２ｅに接続されているとともに、ドレインはドレイン線に接続されている。このｎチャネルトランジスタ１２ａのゲートはゲート線に接続されている。また、表示部１１の一辺に沿うように、基板６０上に、表示部１１のドレイン線を駆動（走査）するための水平スイッチ（ＨＳＷ）１３およびＨドライバ１４が設けられている。また、表示部１１の他の辺に沿うように、基板６０上に、表示部１１のゲート線を駆動（走査）するためのＶドライバ１５が設けられている。
【００９１】
また、図８に示すように、Ｈドライバ１４の内部には、複数段のシフトレジスタ回路１４１ａ、１４２ａおよび１４３ａが設けられている。なお、図８では、図面の簡略化のため、３段のシフトレジスタ回路１４１ａ、１４２ａおよび１４３ａのみ図示している。また、１段目のシフトレジスタ回路１４１ａは、出力側回路部１４１ｂおよび入力側回路部１４１ｃによって構成されている。また、出力側回路部１４１ｂは、ｎチャネルトランジスタＮＴ１、ＮＴ２およびＮＴ３と、ダイオード接続されたｎチャネルトランジスタＮＴ４と、ｎチャネルトランジスタのソース−ドレイン間を接続することにより形成された容量Ｃ１とを含んでいる。また、入力側回路部１４１ｃは、ｎチャネルトランジスタＮＴ５、ＮＴ６およびＮＴ７と、ダイオード接続されたｎチャネルトランジスタＮＴ８と、ｎチャネルトランジスタのソース−ドレイン間を接続することにより形成された容量Ｃ２とを含んでいる。
【００９２】
また、２段目のシフトレジスタ回路１４２ａは、出力側回路部１４２ｂおよび入力側回路部１４２ｃによって構成されており、３段目のシフトレジスタ回路１４３ａは、出力側回路部１４３ｂおよび入力側回路部１４３ｃによって構成されている。そして、２段目のシフトレジスタ回路１４２ａおよび３段目のシフトレジスタ回路１４３ａの回路構成は、上記した１段目のシフトレジスタ回路１４１ａの回路構成と同様である。
【００９３】
ここで、第３実施形態では、出力側回路部１４１ｂおよび入力側回路部１４１ｃに設けられたｎチャネルトランジスタＮＴ１〜ＮＴ８と、容量Ｃ１およびＣ２を構成するｎチャネルトランジスタとは、すべてｎ型のＭＯＳトランジスタ（電界効果型トランジスタ）からなるＴＦＴ（薄膜トランジスタ）によって構成されている。以下、ｎチャネルトランジスタＮＴ１〜ＮＴ８は、それぞれ、トランジスタＮＴ１〜ＮＴ８と称する。
【００９４】
また、第３実施形態では、トランジスタＮＴ３、ＮＴ４、ＮＴ７およびＮＴ８は、図９に示すように、それぞれ、互いに電気的に接続された２つのゲート電極９６および９７を有するように形成されている。具体的には、一方のゲート電極９６および他方のゲート電極９７は、それぞれ、一方のチャネル領域９６ｃおよび他方のチャネル領域９７ｃ上にゲート絶縁膜９５を介して形成されている。そして、一方のチャネル領域９６ｃは、一方のｎ型低濃度不純物領域（ｎ−）とｎ型高濃度不純物領域（ｎ＋）とを有するＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造のｎ型ソース領域９６ａと、一方のＬＤＤ構造のｎ型ドレイン領域９６ｂとに挟まれるように形成されており、他方のチャネル領域９７ｃは、他方のＬＤＤ構造のｎ型ソース領域９７ａと、他方のＬＤＤ構造のｎ型ドレイン領域９７ｂとに挟まれるように形成されている。また、ｎ型ドレイン領域９６ｂとｎ型ソース領域９７ａとは、共通のｎ型高濃度不純物領域（ｎ＋）を有している。
【００９５】
また、第３実施形態では、図８に示すように、トランジスタＮＴ１のドレインにはイネーブル信号線（ＨＥＮＢ１）が接続されている。これにより、トランジスタＮＴ１のドレインにはイネーブル信号ＨＥＮＢ１が供給される。また、トランジスタＮＴ２、ＮＴ３、ＮＴ６およびＮＴ７のソースはそれぞれ、負側電位ＨＶＳＳに接続されているとともに、トランジスタＮＴ５のドレインは正側電位ＨＶＤＤに接続されている。
【００９６】
この第３実施形態によるシフトレジスタ回路１４１ａのこれら以外の部分の構成は、上記した第１実施形態によるシフトレジスタ回路４１ａ（図２参照）と同様である。
【００９７】
また、水平スイッチ１３は、複数のスイッチトランジスタＮＴ３０、ＮＴ３１およびＮＴ３２を含んでいる。このスイッチトランジスタＮＴ３０〜ＮＴ３２は、それぞれ、１２個のｎチャネルトランジスタを有している。このスイッチトランジスタＮＴ３０〜ＮＴ３２の各々の１２個のｎチャネルトランジスタのゲートは、それぞれ、１段目〜３段目のシフトレジスタ回路１４１ａ〜１４３ａの出力ＳＲ１、ＳＲ２およびＳＲ３に接続されているとともに、ソースは、それぞれ、各段のドレイン線に接続されている。また、スイッチトランジスタＮＴ３０〜ＮＴ３２の各々の１２個のｎチャネルトランジスタのドレインは、それぞれ、別々のビデオ信号線Ｖｉｄｅｏに接続されている。なお、赤（Ｒ）、緑（Ｇ）および青（Ｂ）のそれぞれに対応する３本のビデオ信号線Ｖｉｄｅｏを１組として、４組（１２本）のビデオ信号線Ｖｉｄｅｏが各段のスイッチトランジスタＮＴ３０〜ＮＴ３２に、それぞれ、接続されている。これにより、１段のシフトレジスタ回路の出力によって４組のＲＧＢ（１２本）のビデオ信号線Ｖｉｄｅｏに繋がる１２個のｎチャネルトランジスタが駆動されるので、たとえば１段のシフトレジスタ回路の出力によって１組のＲＧＢ（３本）のビデオ信号線Ｖｉｄｅｏに繋がる３個のｎチャネルトランジスタを駆動する構成に比べて、シフトレジスタ回路の数が１／４になる。このため、１段のシフトレジスタ回路の出力によって１組のＲＧＢ（３本）のビデオ信号線Ｖｉｄｅｏに繋がる３個のｎチャネルトランジスタを駆動する構成に比べて、消費電力が低減される。
【００９８】
図１０は、図８に示した第３実施形態による液晶表示装置のＨドライバのシフトレジスタ回路のタイミングチャートである。図１０を参照して、この第３実施形態によるシフトレジスタ回路では、図４に示した第１実施形態によるシフトレジスタ回路のタイミングチャートのクロック信号ＨＣＬＫ１、ＨＣＬＫ２、スタート信号ＨＳＴ、イネーブル信号ＨＥＮＢ１およびＨＥＮＢ２のＨレベルとＬレベルとを反転させた波形の信号を、それぞれ、クロック信号ＨＣＬＫ１、ＨＣＬＫ２、スタート信号ＨＳＴ、イネーブル信号ＨＥＮＢ１およびＨＥＮＢ２として入力する。これにより、第３実施形態による液晶表示装置のシフトレジスタ回路からは、図４に示した第１実施形態によるシフトレジスタ回路からの出力信号ＳＲ１〜ＳＲ４のＨレベルとＬレベルとを反転させた波形を有する信号が出力される。この第３実施形態によるシフトレジスタ回路のこれ以外の動作は、上記した第１実施形態によるシフトレジスタ回路４１ａと同様である。
【００９９】
第３実施形態では、上記のように構成することによって、Ｈドライバ１４を含む液晶表示装置の消費電流の増加やスキャン特性の低下を抑制することができるなどの上記第１実施形態と同様の効果を得ることができる。
【０１００】
（第４実施形態）
図１１は、本発明の第４実施形態による液晶表示装置のＶドライバを構成するシフトレジスタ回路の回路図である。この第４実施形態では、ゲート線を駆動（走査）するためのＶドライバをｎチャネルトランジスタで構成する例について説明する。
【０１０１】
図１１を参照して、Ｖドライバ１５の内部には、複数のシフトレジスタ回路１５１ａおよび１５２ａが設けられている。なお、図１１では、図面の簡略化のため、２段のシフトレジスタ回路１５１ａおよび１５２ａのみ図示している。また、１段目のシフトレジスタ回路１５１ａは、出力側回路部１５１ｂと、１つ目の回路部１５１１ｃ、２つ目の回路部１５１２ｃおよび３つ目の第１回路部１５１３ｃとによって構成されている。
【０１０２】
また、出力側回路部１５１ｂは、トランジスタＮＴ１、ＮＴ２およびＮＴ３と、ダイオード接続されたトランジスタＮＴ４と、ｎチャネルトランジスタのソース−ドレイン間を接続することにより形成された容量Ｃ１とを含んでいる。また、１つ目の回路部１５１１ｃは、上記した出力側回路部１５１ｂのトランジスタＮＴ１、ＮＴ２、ＮＴ３およびＮＴ４と、容量Ｃ１とにそれぞれ対応するトランジスタＮＴ５、ＮＴ６、ＮＴ７およびＮＴ８と、容量Ｃ２とを含んでいる。
【０１０３】
ここで、第４実施形態では、出力側回路部１５１ｂおよび１つ目の回路部１５１１ｃに設けられたトランジスタＮＴ１〜ＮＴ８と、容量Ｃ１およびＣ２を構成するトランジスタとは、すべてｎ型のＭＯＳトランジスタ（電界効果型トランジスタ）からなるＴＦＴ（薄膜トランジスタ）によって構成されている。
【０１０４】
また、第４実施形態では、トランジスタＮＴ３、ＮＴ４、ＮＴ７およびＮＴ８は、それぞれ、図９に示した第３実施形態と同様、互いに電気的に接続された２つのゲート電極を有するように形成されている。
【０１０５】
また、第４実施形態では、図１１に示すように、トランジスタＮＴ１のドレインは、イネーブル信号線（ＶＥＮＢ）に接続されている。これにより、トランジスタＮＴ１のドレインには、イネーブル信号線（ＶＥＮＢ）からイネーブル信号ＶＥＮＢが供給される。また、トランジスタＮＴ２、ＮＴ３、ＮＴ６およびＮＴ７のソースは、それぞれ、負側電位ＶＶＳＳに接続されているとともに、トランジスタＮＴ５のドレインは、正側電位ＶＶＤＤに接続されている。
【０１０６】
また、１段目のシフトレジスタ回路１５１ａの２つ目の回路部１５１２ｃと３つ目の回路部１５１３ｃとの回路構成は、１つ目の回路部１５１１ｃの回路構成と同様である。また、２段目のシフトレジスタ回路１５２ａは、出力側回路部１５２ｂと、１つ目の回路部１５２１ｃ、２つ目の回路部１５２２ｃおよび３つ目の回路部１５２３ｃとによって構成されている。そして、２段目のシフトレジスタ回路１５２ａの回路構成は上記した１段目のシフトレジスタ回路１５１ａの回路構成と同様である。
【０１０７】
この第４実施形態によるシフトレジスタ回路１５１ａおよび１５２ａの上記以外の部分の構成は、上記した第２実施形態によるシフトレジスタ回路５１ａ（図５参照）と同様である。
【０１０８】
図１２は、図１１に示した第４実施形態による液晶表示装置のＶドライバのシフトレジスタ回路のタイミングチャートである。図１２を参照して、この第４実施形態によるＶドライバのシフトレジスタ回路では、図６に示した第２実施形態によるシフトレジスタ回路のタイミングチャートのクロック信号ＶＣＬＫ１、ＶＣＬＫ２、スタート信号ＶＳＴおよびイネーブル信号ＶＥＮＢのＨレベルとＬレベルとを反転させた波形の信号を、それぞれ、クロック信号ＶＣＬＫ１、ＶＣＬＫ２、スタート信号ＶＳＴおよびイネーブル信号ＶＥＮＢとして入力する。これにより、第４実施形態による液晶表示装置のＶドライバのシフトレジスタ回路からは、図６に示した第２実施形態によるシフトレジスタ回路からの出力信号Ｇａｔｅ１およびＧａｔｅ２のＨレベルとＬレベルとを反転させた波形を有する信号が出力される。この第４実施形態によるシフトレジスタ回路のこれ以外の動作は上記した第２実施形態によるシフトレジスタ回路５１ａと同様である。
【０１０９】
第４実施形態では、上記のように構成することによって、Ｖドライバ１５を含む液晶表示装置の消費電流の増加やスキャン特性の低下を抑制することができるなどの上記第２実施形態と同様の効果を得ることができる。
【０１１０】
（第５実施形態）
図１３は、本発明の第５実施形態による有機ＥＬ表示装置を示した平面図である。図１３を参照して、この第５実施形態では、本発明を有機ＥＬ表示装置に適用する例について説明する。
【０１１１】
この第５実施形態の有機ＥＬ表示装置では、図１３に示すように、基板７０上に、表示部２１が設けられている。なお、図１３の表示部２１には、１画素分の構成を示している。また、表示部２１にマトリクス状に配置された各画素２２は、２つのｐチャネルトランジスタ２２ａおよび２２ｂ（以下、トランジスタ２２ａおよび２２ｂという）と、補助容量２２ｃと、陽極２２ｄと、陰極２２ｅと、陽極２２ｄと陰極２２ｅとの間に挟持された有機ＥＬ素子２２ｆとによって構成されている。トランジスタ２２ａのゲートはゲート線に接続されている。また、トランジスタ２２ａのソースはドレイン線に接続されている。また、トランジスタ２２ａのドレインには補助容量２２ｃおよびトランジスタ２２ｂのゲートが接続されている。また、トランジスタ２２ｂのドレインは陽極２２ｄに接続されている。また、Ｈドライバ４内部の回路構成は、図２に示したｐチャネルトランジスタを用いたシフトレジスタ回路によるＨドライバ４の構成と同様である。また、Ｖドライバ５内部の回路構成は、図５に示したｐチャネルトランジスタを用いたシフトレジスタ回路によるＶドライバ５の構成と同様である。第５実施形態による有機ＥＬ表示装置のこれら以外の部分の構成は、図１に示した第１実施形態による液晶表示装置と同様である。
【０１１２】
第５実施形態では、上記のように構成することによって、Ｈドライバ４およびＶドライバ５を含む有機ＥＬ表示装置の消費電流の増加やスキャン特性の低下を抑制することができるなどの上記第１および第２実施形態と同様の効果を得ることができる。
【０１１３】
（第６実施形態）
図１４は、本発明の第６実施形態による有機ＥＬ表示装置を示した平面図である。図１４を参照して、この第６実施形態では、本発明を有機ＥＬ表示装置に適用する例について説明する。
【０１１４】
この第６実施形態の有機ＥＬ表示装置では、図１４に示すように、基板８０上に、表示部３１が設けられている。なお、図１４の表示部３１には、１画素分の構成を示している。また、表示部３１にマトリクス状に配置された各画素３２は、２つのｎチャネルトランジスタ３２ａおよび３２ｂ（以下、トランジスタ３２ａおよび３２ｂという）と、補助容量３２ｃと、陽極３２ｄと、陰極３２ｅと、陽極３２ｄと陰極３２ｅとの間に挟持された有機ＥＬ素子３２ｆとによって構成されている。トランジスタ３２ａのゲートはゲート線に接続されている。また、トランジスタ３２ａのドレインはドレイン線に接続されている。また、トランジスタ３２ａのソースには補助容量３２ｃおよびトランジスタ３２ｂのゲートが接続されている。また、トランジスタ３２ｂのソースは陽極３２ｄに接続されている。また、Ｈドライバ１４内部の回路構成は、図８に示したｎチャネルトランジスタを用いたシフトレジスタ回路によるＨドライバ１４の構成と同様である。また、Ｖドライバ１５内部の回路構成は、図１１に示したｎチャネルトランジスタを用いたシフトレジスタ回路によるＶドライバ１５の構成と同様である。第６実施形態による有機ＥＬ表示装置のこれら以外の部分の構成は、図７に示した第３実施形態による液晶表示装置と同様である。
【０１１５】
第６実施形態では、上記のように構成することによって、Ｈドライバ１４およびＶドライバ１５を含む有機ＥＬ表示装置の消費電流の増加やスキャン特性の低下を抑制することができるなどの上記第３および第４実施形態と同様の効果を得ることができる。
【０１１６】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【０１１７】
たとえば、上記実施形態では、本発明を液晶表示装置および有機ＥＬ表示装置に適用した例を示したが、本発明はこれに限らず、液晶表示装置および有機ＥＬ表示装置以外の表示装置にも適用可能である。
【０１１８】
また、上記実施形態では、本発明の信号線の一例としてイネーブル信号線を用いた例を示したが、本発明はこれに限らず、イネーブル信号線以外の信号線を用いてもよい。
【０１１９】
また、上記第１〜第４実施形態では、ＨドライバまたはＶドライバのいずれか一方のみに本発明のシフトレジスタ回路を適用した例を示したが、本発明はこれに限らず、ＨドライバおよびＶドライバの両方に本発明によるシフトレジスタ回路を適用するようにしてもよい。この場合には、消費電流をより低減することができる。
【０１２０】
また、上記実施形態では、出力側の第１回路部に第１トランジスタのゲートとソースとの間に接続された第１容量を設けたが、本発明はこれに限らず、出力側の第１回路部に第１容量を設けずに、トランジスタＰＴ１のＭＯＳ容量のみを容量として機能させるようにしてもよい。
【図面の簡単な説明】
【０１２１】
【図１】本発明の第１実施形態による液晶表示装置を示した平面図である。
【図２】図１に示した第１実施形態による液晶表示装置のＨドライバを構成するシフトレジスタ回路の回路図である。
【図３】２つのゲート電極を有するｐチャネルトランジスタの構造を説明するための模式図である。
【図４】図２に示した第１実施形態による液晶表示装置のＨドライバのシフトレジスタ回路のタイミングチャートである。
【図５】本発明の第２実施形態による液晶表示装置のＶドライバを構成するシフトレジスタ回路の回路図である。
【図６】図５に示した第２実施形態による液晶表示装置のＶドライバのシフトレジスタ回路のタイミングチャートである。
【図７】本発明の第３実施形態による液晶表示装置を示した平面図である。
【図８】図７に示した第３実施形態による液晶表示装置のＨドライバを構成するシフトレジスタ回路の回路図である。
【図９】２つのゲート電極を有するｎチャネルトランジスタの構造を説明するための模式図である。
【図１０】図８に示した第３実施形態による液晶表示装置のＨドライバのシフトレジスタ回路のタイミングチャートである。
【図１１】本発明の第４実施形態による液晶表示装置のＶドライバを構成するシフトレジスタ回路の回路図である。
【図１２】図１１に示した第４実施形態による液晶表示装置のＶドライバのシフトレジスタ回路のタイミングチャートである。
【図１３】本発明の第５実施形態による有機ＥＬ表示装置を示した平面図である。
【図１４】本発明の第６実施形態による有機ＥＬ表示装置を示した平面図である。
【図１５】従来の抵抗負荷型のインバータ回路を備えたシフトレジスタ回路の回路図である。
【図１６】図１５に示した従来のシフトレジスタ回路のタイミングチャートである。
【符号の説明】
【０１２２】
４１ａ、４２ａ、４３ａ、５１ａ、５２ａ、１４１ａ、１４２ａ、１４３ａ、１５１ａ、１５２ａ  シフトレジスタ回路
４１ｂ、４２ｂ、４３ｂ、５１ｂ、５２ｂ、１４１ｂ、１４２ｂ、１４３ｂ、１５１ｂ、１５２ｂ  出力側回路部（第１回路部）
４１ｃ、４２ｃ、４３ｃ、１４１ｃ、１４２ｃ、１４３ｃ  入力側回路部（第２回路部）
５１１ｃ、５１２ｃ、５１３ｃ、５２１ｃ、５２２ｃ、５２３ｃ、１５１１ｃ、１５１２ｃ、１５１３ｃ、１５２１ｃ、１５２２ｃ、１５２３ｃ  回路部（第２回路部）
【図１】
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【図２】
2005189488.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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