(57)【要約】【課題】シリアルインターフェースを制御する一個の半導体集積回路に対し、シリアルインターフェースを備えた複数の半導体集積回路が接続している場合であっても一度の配線検査のみで複数の配線検査が可能なシリアルインターフェース回路、半導体集積回路及び配線異常検出方法を提供することである。【解決手段】切り換え可能なシリアルインターフェース回路を有するＡＳＩＣを使用し、かつ、全て同じインターフェース方式を選択している配線異常検出システムにおいて、予めＡＳＩＣ内にテストモード対応回路を搭載することによりシリアルインターフェース制御信号を生成するＣＰＵからＡＳＩＣに対し配線異常検出を実施するテストモード設定データを一度出力する。【選択図】図４
2005227235.tif 000002
【特許請求の範囲】
【請求項１】
信号線を介して外部とデータの授受を行うシリアルインターフェース回路において、
互いに異なる制御信号数で、かつ、互いに異なるシリアルデータ伝送方式を有する複数のインターフェース部と、
外部からの入力データの値により前記複数のインターフェース部のうち１つのインターフェース部のみ有効となるような設定信号を出力するレジスタと、
前記レジスタから出力される設定信号に応じて、インターフェース部と前記信号線との接続を切り換える接続切換部と、
制御信号入力値とシリアル入力データの制御データを比較して、双方の値の一致について判定する判定部と、
を備え、
前記判定部は、前記シリアル入力データの制御データの値が予め定められたテストモード用の値と一致した場合に前記シリアル入力データの制御データに基づいてテストモード制御を行うことを特徴とするシリアルインターフェース回路。
【請求項２】
請求項１に記載のシリアルインターフェース回路において、
予め基準となるデータ伝送方式が定められていることを特徴とするシリアルインターフェース回路。
【請求項３】
請求項１又は２に記載のシリアルインターフェース回路において、
シリアル出力データ出力開始からの経過時間を計時するタイマ部をさらに備え、
当該タイマ部は、前記テストモード制御の際に前記判定部から出力される信号に基づいてカウントを行うことを特徴とする請求項１又は２に記載のシリアルインターフェース回路。
【請求項４】
請求項１〜３の何れか一項に記載のシリアルインターフェース回路を備えたことを特徴とする半導体集積回路。
【請求項５】
請求項４に記載の半導体集積回路を少なくとも一つ搭載した配線異常検出システムにおいて、
前記半導体集積回路のシリアルインターフェース回路を制御可能なシリアル入力データを生成するシリアルインターフェース制御デバイスをさらに備えたことを特徴とする配線異常検出システム。
【請求項６】
請求項５に記載の配線異常検出システムにおいて、
前記半導体集積回路のシリアルインターフェース回路を制御可能なシリアル入力データを生成するシリアルインターフェース制御デバイスから、テストモード用のシリアル入力データを前記半導体集積回路に一度出力することで前記半導体集積回路と前記シリアルインターフェース制御デバイス間の配線異常検出を行うことを特徴とする配線異常検出方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリアルインターフェース回路、半導体集積回路、配線異常検出システム及び配線異常検出方法に関する。
【背景技術】
【０００２】
画像形成装置等に搭載される各種電子機器において、電子基板の配線不良や配線ミス等が発生する場合がある。製造、組立工程にて発生する場合や、製品開発初期にて発生する場合等状況は様々であるが、何れの場合においても配線数が多数であること、複数基板を搭載していること等の理由により不良箇所を特定するには多大な時間を必要とする。これまで、不良箇所を特定する方法としてバウンダリスキャンを用いた基板及び基板間の配線異常検出が行われている。また、データ転送手段を備えた複数の半導体集積回路同士が当該データ転送手段を用いて基板間の配線異常検出を行う方法が提案されている（特許文献１参照）。
【特許文献１】特開２００２−１１９２７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、バウンダリスキャンを用いた基板及び基板間の配線異常検出は、配線異常検出を実行するためのテストデータが膨大な量となり、ＣＰＵ（Central Processing Unit）の負荷が増大してしまう。また、開発初期の機能検討用基板や試作用基板等では、追加機能や修正機能について随時確認を行う必要があるため、部分的に基板検査や基板間配線検査を実施することが望ましいが、バウンダリスキャンでは部分的な配線検査に対応することができない。また、処理プログラムにて配線検査を行うことは可能であるが、一つ一つの配線についてそれぞれプログラムを作成する必要があるため、プログラム作成に時間を費やすこととなり、ＣＰＵへの負荷もさらに増大してしまう。
【０００４】
特許文献１の方法では、データ転送手段を備えた半導体集積回路同士を接続している配線について配線異常自動検出が可能であるが、一個の半導体集積回路に対し複数の半導体集積回路が接続している場合であっても、常に一対一の関係で配線検査を行うものであるため、一度の配線検査では全ての基板間の配線を検査することはできず、複数回配線検査を実施する必要がある。
【０００５】
本発明の課題は、シリアルインターフェースを制御する一個の半導体集積回路に対し、シリアルインターフェースを備えた複数の半導体集積回路が接続している場合であっても一度の配線検査のみで複数の配線検査が可能なシリアルインターフェース回路、半導体集積回路、配線異常検出システム及び配線異常検出方法を提供することにある。
【課題を解決するための手段】
【０００６】
上記課題を解決するため、請求項１に記載の発明は、
信号線を介して外部とデータの授受を行うシリアルインターフェース回路において、
互いに異なる制御信号数で、かつ、互いに異なるシリアルデータ伝送方式を有する複数のインターフェース部と、
外部からの入力データの値により前記複数のインターフェース部のうち１つのインターフェース部のみ有効となるような設定信号を出力するレジスタと、
前記レジスタから出力される設定信号に応じて、インターフェース部と前記信号線との接続を切り換える接続切換部と、
制御信号入力値とシリアル入力データの制御データを比較して、双方の値の一致について判定する判定部と、
を備え、
前記判定部は、前記シリアル入力データの制御データの値が予め定められたテストモード用の値と一致した場合に前記シリアル入力データの制御データに基づいてテストモード制御を行うことを特徴としている。
【０００７】
なお、ここでテストモードとは、配線異常検出を実施するための形態を意味している。
【０００８】
請求項２に記載の発明は、請求項１に記載の発明において、
予め基準となるデータ伝送方式が定められていることを特徴としている。
【０００９】
請求項３に記載の発明は、請求項１又は２に記載の発明において、
シリアル出力データ出力開始からの経過時間を計時するタイマ部をさらに備え、
当該タイマ部は、前記テストモード制御の際に前記判定部から出力される信号に基づいてカウントを行うことを特徴としている。
【００１０】
請求項４に記載の発明は、請求項１〜３の何れか一項に記載のシリアルインターフェース回路を備えたことを特徴とする半導体集積回路である。
【００１１】
請求項５に記載の発明は、請求項４に記載の半導体集積回路を少なくとも一つ搭載した配線異常検出システムにおいて、
前記半導体集積回路のシリアルインターフェース回路を制御可能なシリアル入力データを生成するシリアルインターフェース制御デバイスをさらに備えたことを特徴とする配線異常検出システムである。
【００１２】
請求項６に記載の発明は、請求項５に記載の配線異常検出システムにおいて、
前記半導体集積回路のシリアルインターフェース回路を制御可能なシリアル入力データを生成するシリアルインターフェース制御デバイスから、テストモード用のシリアル入力データを前記半導体集積回路に一度出力することで前記半導体集積回路と前記シリアルインターフェース制御デバイス間の配線異常検出を行うことを特徴とする配線異常検出方法である。
【発明の効果】
【００１３】
請求項１に記載の発明によれば、周辺デバイスのシリアルデータ伝送方式に応じて、有効とするインターフェース部を切り換えることにより複数のシリアルデータ伝送方式に対応可能なシリアルインターフェース回路において、判定部は、シリアル入力データの制御データの値と、予め用意した配線異常検出を行うテストモード用の値と、が一致した場合にシリアル入力データの制御データに基づいてテストモード制御を行う。したがって、入力されるシリアル入力データの制御データの値に基づいて配線異常検出を実施することができる。
【００１４】
請求項２に記載の発明によれば、予め基準となるデータ伝送方式が定められているので、電源投入直後等の初期状態では自動的に基準となるシリアルデータ伝送方式でデータ伝送を行うインターフェース部のみが有効になる。初期状態において、データ伝送方式を変更する場合は、有効とするインターフェース部を変更するための入力データを基準シリアルデータ伝送方式で外部からシリアルインターフェース回路内部のレジスタに入力してレジスタ設定を変更し、レジスタ設定変更に基づきレジスタから出力される設定信号の値が変更されることで、有効とするインターフェース部を切り換えることができる。
【００１５】
請求項３に記載の発明によれば、シリアルインターフェース回路は、シリアル出力データ出力開始からの経過時間を計時するタイマ部をさらに備え、タイマ部は、テストモード制御の際に判定部から出力される信号に基づいてカウントを行うことにより、当該カウンタ値に基づいて配線異常検出を行うことができる。
【００１６】
請求項４に記載の発明によれば、周辺デバイスのシリアルデータ伝送方式に応じて、有効とするインターフェース部を切り換えることにより複数のシリアルデータ伝送方式に対応可能なシリアルインターフェース回路において、判定部は、予め用意した配線異常検出を行うテストモード用の値と、入力されるシリアル入力データのアドレスデータの値と、が一致した場合にシリアル入力データの制御データに基づいてテストモード制御を行う。したがって、入力されるシリアル入力データの値に基づいて配線異常検出を実施することができる。
【００１７】
請求項５に記載の発明によれば、請求項４に記載の半導体集積回路を少なくとも一つ搭載したシステムにおいて、半導体集積回路のシリアルインターフェース回路を制御可能なシリアル入力データを生成するシリアルインターフェース制御デバイスを備えたことにより、シリアルインターフェース制御デバイスから半導体集積回路に対し、テストモード用のシリアル入力データを一度出力するだけで、複数の半導体集積回路とシリアルインターフェース制御デバイス間の配線異常検出を行うことができる。
【００１８】
請求項６に記載の発明によれば、請求項５に記載の配線異常検出システムにおいて、シリアルインターフェース制御デバイスから半導体集積回路に対し、テストモード用のシリアル入力データを一度出力するだけで、複数の半導体集積回路とシリアルインターフェース制御デバイス間の配線異常検出を行うことができる。
【発明を実施するための最良の形態】
【００１９】
以下、図を参照して本発明を実施するための最良の形態について詳細に説明する。
まず、構成を説明する。図１に本発明を実施するための最良の形態における配線異常検出システム１００を示す。図１に示すように配線異常検出システム１００は、基板Ｘ上に搭載されたＡＳＩＣ（Application Specific Integrated Circuit:特定用途向けIC）１、２と、基板Ｙ上に搭載されたＡＳＩＣ３、４と、基板Ｚ上に搭載されたシリアルインターフェース制御デバイスとしてのＣＰＵ５と、を有している。なお、ここでＡＳＩＣ１、２、３、４は、同一の構成を有するＡＳＩＣからなるものとする。
【００２０】
ＡＳＩＣ１、２、３、４は、基板Ｚ上に搭載されたＣＰＵ５やメモリ等との間でデータを授受するためのシリアルインターフェース回路１０、２０、３０、４０をそれぞれ有している。ＡＳＩＣ１、２、３、４は信号線で互いに接続されており、ＣＰＵ５によりその動作が制御される。
【００２１】
ＡＳＩＣ１、２、３、４が共用する信号線としてシリアルデータ伝送用クロック信号ラインＬ１、データロードラインＬ２、入力データラインＬ３がある。
【００２２】
ＣＰＵ５からシリアルデータ伝送用クロック信号ラインＬ１を介して、ＡＳＩＣ１、２、３、４にシリアルデータ伝送用クロック信号ＳＣＬＫが入力され、データロードラインＬ２を介してデータロード信号ＬＯＡＤが入力される。また、ＣＰＵ５から入力データラインＬ３を介して、入力アドレス、Ｒｅａｄ／Ｗｒｉｔｅ制御データ、入力データ（書込データ又は読出データ）等を含むシリアル入力データＤＡＴＡＩＮがシリアルデータとしてＡＳＩＣ１、２、３、４に入力される。
【００２３】
ＡＳＩＣ１、２、３、４のそれぞれに入力されるチップセレクト信号ＣＳ０、ＣＳ１、ＣＳ２は、各基板上にて電源／ＧＮＤ接続処理を行い固定値が入力されるものとする。また、チップセレクト信号ＣＳ０、ＣＳ１、ＣＳ２に入力される値は、ＡＳＩＣ１、２、３、４ごとに異なるものとする。このように、チップセレクト信号ＣＳ０、ＣＳ１、ＣＳ２を固定値にすることで、シリアル入力データのチップセレクトデータ値の変更のみでチップセレクト制御が可能となり、シリアルデータ伝送方式の切り換え時に設定変更しなければならない信号数を削減することができるため、入力信号の設定ミスを抑制することができる。
【００２４】
以下、図２を参照してＡＳＩＣ１について説明する。なお、ＡＳＩＣ１、２、３、４は、同一の構成を有するＡＳＩＣからなるため、説明の便宜上ＡＳＩＣ２、３、４の説明は省略し、ＡＳＩＣ２、３、４内各部の名称はＡＳＩＣ１内各部と同様であるとする。
【００２５】
ＡＳＩＣ１に備えられるシリアルインターフェース回路１０は、本発明に特有のものであり、図２に示すように、互いに異なる制御信号数で、かつ、互いに異なるシリアルデータ伝送方式を有する４つのシリアルインターフェース部１１、１２、１３、１４と、レジスタ１５と、第一セレクタ１６及び第二セレクタ１７とを備えている。また、ＡＳＩＣ１に入力されるシリアルデータ伝送用クロック信号ＳＣＬＫ、データロード信号ＬＯＡＤ、シリアル入力データＤＡＴＡＩＮ、チップセレクト信号ＣＳ０、ＣＳ１、ＣＳ２は、入力バッファＢＦ１を介してＡＳＩＣ１内部のシリアルインターフェース部１１、１２、１３、１４へ接続されている。
【００２６】
ここで、シリアル入力データＤＡＴＡＩＮによってレジスタ１５にあるシリアルデータ伝送方式設定レジスタ（図示略）の値が設定されることで、レジスタ１５から出力される設定信号Ｓにより第一セレクタ１６及び第二セレクタ１７や各シリアルインターフェース部１１、１２、１３、１４が制御され、４つのシリアルインターフェース部１１、１２、１３、１４のうち何れか一つのみが有効となるよう切り換えられる。
【００２７】
シリアルインターフェース回路１０の内部でシリアルデータ伝送用クロック信号ラインＬ１、データロードラインＬ２、入力データラインＬ３は分岐し、各シリアルインターフェース部１１、１２、１３、１４と接続されている。出力データラインＬ１１は第二セレクタ１７と接続されている。
【００２８】
シリアル入力データＤＡＴＡＩＮのビット構成は、シリアルデータ伝送方式により異なるため、各シリアルインターフェース部１１，１２，１３，１４は、入力データラインＬ３から入力されるシリアル入力データＤＡＴＡＩＮの内容を解読し、入力データ、入力アドレス、Ｒｅａｄ／Ｗｒｉｔｅ制御データ、チップセレクトデータに分類する。そして、入力データ、入力アドレス、Ｒｅａｄ／Ｗｒｉｔｅ制御データを、入力データバスＬ１５、入力アドレスバスＬ１６、Ｒｅａｄ／Ｗｒｉｔｅ制御データラインＬ１７を介して第１セレクタ１６にそれぞれ出力する。
【００２９】
第一セレクタ１６に出力された入力データ、入力アドレス、Ｒｅａｄ／Ｗｒｉｔｅ制御データはレジスタ１５に反映され、レジスタ１５は指定されたアドレスの設定値を変更したり、内部回路や第二セレクタ１７へデータを出力したりする。なお、ＡＳＩＣ１の内部回路は、ユーザの用途によって異なるが、例えば、メモリ等を挙げることができる。
【００３０】
内部回路からレジスタ１５に出力されたデータは出力データバスＬ１８を介して設定信号Ｓにより有効となったいずれか１つのシリアルインターフェース部へ出力される。有効にされたシリアルインターフェース部は、所定のシリアル伝送方式にデータを変換し、出力データＤＡＴＡＯＵＴを第二セレクタ１７に出力する。
【００３１】
また、有効にされたシリアルインターフェース部は、シリアル出力データに対しての出力イネーブル信号ＤＡＴＡＥＮＢを生成し、第二セレクタ１７に出力する。
【００３２】
次に、各シリアルインターフェース部１１，１２，１３，１４が有するシリアルデータ伝送方式について説明する。
【００３３】
図３に示すように、第一シリアルインターフェース部１１には、１７ビット長で構成されるシリアル入力データＤＡＴＡＩＮが入力される。このシリアルデータは、アドレスビットＡ〔５〕，Ａ〔４〕、Ｒｅａｄ／Ｗｒｉｔｅ判別ビットＷＲ、チップセレクトビットＣＳ〔１〕，ＣＳ〔０〕、アドレスビットＡ〔３〕〜Ａ〔０〕、データビットＤ〔７〕〜Ｄ〔０〕の順序で構成されている。第一シリアルインターフェース部１１において、このシリアルデータから、入力データ、入力アドレス、Ｒｅａｄ／Ｗｒｉｔｅ制御データ、チップセレクトデータが生成される。また、シリアル出力データＤＡＴＡＯＵＴとして８ビットの出力データがＯＤ〔７〕から順にＯＤ〔０〕まで出力される。以下、第一シリアルインターフェース部１１のシリアルデータ伝送方式をＡ方式とし、ＡＳＩＣ１の基準シリアルデータ伝送方式と定める。なお、Ｒｅａｄ／Ｗｒｉｔｅ判別ビットは、"０"のときＲｅａｄを示し、"１"のときＷｒｉｔｅを示す。
【００３４】
図４に示すように、第二シリアルインターフェース部１２には、１３ビット長で構成されるシリアル入力データＤＡＴＡＩＮが入力される。このシリアルデータは、Ｒｅａｄ／Ｗｒｉｔｅ判別ビットＷＲ、アドレスビットＡ〔３〕〜Ａ〔０〕、データビットＤ〔７〕〜Ｄ〔０〕の順序で構成されている。第二シリアルインターフェース部１２において、このシリアルデータから、入力データ、入力アドレス、Ｒｅａｄ／Ｗｒｉｔｅ制御データが生成される。また、シリアル出力データＤＡＴＡＯＵＴとして８ビットの出力データがＯＤ〔７〕から順にＯＤ〔０〕まで出力される。以下、第二シリアルインターフェース部１２のシリアルデータ伝送方式をＢ方式とする。
【００３５】
図５に示すように、第三シリアルインターフェース部１３には、１５ビット長で構成されるシリアル入力データＤＡＴＡＩＮが入力される。このシリアルデータは、チップセレクトビットＣＳ〔０〕、Ｒｅａｄ／Ｗｒｉｔｅ判別ビットＷＲ、アドレスビットＡ〔０〕〜Ａ〔３〕、データビットＤ〔０〕〜Ｄ〔８〕の順序で構成されている。第三シリアルインターフェース部１３において、このシリアルデータから、入力データ、入力アドレス、Ｒｅａｄ／Ｗｒｉｔｅ制御データ、チップセレクトデータが生成される。また、シリアル出力データＤＡＴＡＯＵＴとして９ビットの出力データがＯＤ〔０〕から順にＯＤ〔８〕まで出力される。以下、第三シリアルインターフェース部１３のシリアルデータ伝送方式をＣ方式とする。
【００３６】
図６に示すように、第四シリアルインターフェース部１４には、１７ビット長で構成されるシリアル入力データＤＡＴＡＩＮが入力される。このシリアルデータは、Ｒｅａｄ／Ｗｒｉｔｅ判別ビットＷＲ、チップセレクトビットＣＳ〔０〕〜ＣＳ〔２〕、アドレスビットＡ〔０〕〜Ａ〔２〕、データビットＤ〔０〕〜Ｄ〔９〕の順序で構成されている。第四シリアルインターフェース部１４において、このシリアルデータから、入力データ、入力アドレス、Ｒｅａｄ／Ｗｒｉｔｅ制御データ、チップセレクトデータが生成される。また、シリアル出力データＤＡＴＡＯＵＴとして１０ビットの出力データがＯＤ〔０〕から順にＯＤ〔９〕まで出力される。以下、第四シリアルインターフェース部１４のシリアルデータ伝送方式をＤ方式とする。
【００３７】
電源投入直後等の初期状態において、ＡＳＩＣ１は自動的に基準シリアルデータ伝送方式のＡ方式でデータ伝送を行う第一シリアルインターフェース部１１が有効になる。レジスタ１５にあるシリアルデータ伝送方式設定レジスタの初期値について第一シリアルインターフェース部１１が有効となるようレジスタ回路を設計しているため、電源投入直後等の初期状態では入力データＤＡＴＡＩＮを入力してシリアルインターフェース回路１０の設定をする必要はない。
【００３８】
図２に示すように、設定信号Ｓは、設定信号バスＬ１９を介して、レジスタ１５から各シリアルインターフェース部１１、１２、１３、１４、第一セレクタ１６及び第二セレクタ１７へ入力される。
【００３９】
設定信号Ｓは、第二セレクタ１７のセレクト信号だけでなく、各シリアルインターフェース部１１，１２，１３，１４のイネーブル信号を兼ねている。よって、設定信号Ｓはシリアルインターフェース部の種類と同数のバス幅を持つ信号となる。本実施の形態においては、種類の異なるシリアルインターフェース部が４つ存在するため設定信号Ｓのバス幅は４ｂｉｔとなっている。レジスタ１５にあるシリアルデータ伝送方式設定レジスタの値により４ｂｉｔ幅の設定信号Ｓのうち１ｂｉｔのみアクティブとなるため、シリアルインターフェース部１１，１２，１３，１４のいずれか１つのみが有効となる。なお、設定信号ＳはＬｏｗアクティブでもＨｉｇｈアクティブでもよい。
【００４０】
４つのシリアルインターフェース部１１，１２，１３，１４は、シリアルデータ伝送用クロック信号ＳＣＬＫ、データロード信号ＬＯＡＤ、入力データＤＡＴＡＩＮ、といったシリアルインターフェースの基本信号の構成は共通しているが、それぞれ制御信号（チップセレクト信号）の本数が異なる。第一シリアルインターフェース部１１には、チップセレクト信号ＣＳ０，ＣＳ１が入力される。第二シリアルインターフェース部１２には、チップセレクト信号は入力されない。第三シリアルインターフェース部１３には、チップセレクト信号ＣＳ０が入力される。第四シリアルインターフェース部１４には、チップセレクト信号ＣＳ０，ＣＳ１，ＣＳ２が入力される。
【００４１】
第一シリアルインターフェース部１１、第三シリアルインターフェース部１３、第四シリアルインターフェース部１４は、それぞれチップセレクト（ＣＳ）判定部１１ａ、１３ａ、１４ａと、テストモード・タイマ部１１ｂ、１３ｂ、１４ｂと、を搭載している。
【００４２】
チップセレクト判定部１１ａ、１３ａ、１４ａは、チップセレクト信号ＣＳ０、ＣＳ１、ＣＳ２の入力値と、シリアル入力データＤＡＴＡＩＮ中のチップセレクトデータ値を比較して、値が一致するか否かを判定する。
【００４３】
チップセレクト信号の入力値と、チップセレクトデータ値の一致を判定するには、シリアル入力データ分類後のチップセレクトデータが必要となるため、シリアルインターフェース部１１，１３，１４内部にチップセレクト判定部１１ａ，１３ａ，１４ａを搭載することで、チップセレクト判定部の構成回路及び仕様を簡素化することが可能となる。
【００４４】
前記構成に対し、チップセレクト判定部をシリアルインターフェース部内部ではなく、シリアルインターフェース部の外部に搭載した場合、チップセレクト判定部内にも第一〜第四シリアルインターフェース部を搭載して、シリアル入力データの解読をする必要があり、ある１種類のシリアルデータ伝送方式に対し、シリアルインターフェース部が２つ存在することになるため、回路が複雑になり、回路規模が大きくなってしまう。
【００４５】
設定信号Ｓ〔０〕（ｂｉｔ０）がアクティブであって、かつ、チップセレクト判定部１１ａによりチップセレクト信号ＣＳ０，ＣＳ１の入力値と、チップセレクトデータ値（チップセレクトビットＣＳ〔０〕，ＣＳ〔１〕の値）が一致すると判定された場合には、第一シリアルインターフェース部１１が有効となる。同様に、設定信号Ｓ〔２〕（ｂｉｔ２）がアクティブであって、かつ、チップセレクト判定部１３ａによりチップセレクト信号ＣＳ０の入力値と、チップセレクトデータ値（チップセレクトビットＣＳ〔０〕の値）が一致すると判定された場合には、第三シリアルインターフェース部１３が有効となり、設定信号Ｓ〔３〕（ｂｉｔ３）がアクティブであって、かつ、チップセレクト判定部１４ａによりチップセレクト信号ＣＳ０，ＣＳ１，ＣＳ２の入力値と、チップセレクトデータ値（チップセレクトビットＣＳ〔０〕，ＣＳ〔１〕，ＣＳ〔２〕の値）が一致すると判定された場合には、第四シリアルインターフェース部１４が有効となる。
【００４６】
設定信号Ｓにより、ある一つのシリアルインターフェース部が選択されていても、チップセレクト判定部１１ａによりチップセレクト信号の入力値と、シリアル入力データのチップセレクトデータ値とが一致していると判定されなければ、選択されたシリアルインターフェース部は有効とならない。
【００４７】
第二シリアルインターフェース部１２は、チップセレクトを有していないため、設定信号Ｓによる制御のみで、設定信号Ｓ〔１〕（ｂｉｔ１）がアクティブの場合に有効となる。
【００４８】
このように、有効にすべきシリアルインターフェース部のみが活性化されるので、選択されていないシリアルインターフェース部の誤動作を防止し、さらに、必要最小限の回路のみを活性化するため、消費電力を抑えることができる。
【００４９】
なお、チップセレクト信号ＣＳ０、ＣＳ１、ＣＳ２について、例えば、Ａ方式では、ＣＳ０＝０、ＣＳ１＝１でアクティブ、Ｃ方式では、ＣＳ０＝１でアクティブ、Ｄ方式では、ＣＳ０＝０、ＣＳ１＝０、ＣＳ２＝１でアクティブ、というように、シリアルデータ伝送方式によりチップセレクト信号のアクティブ条件が重複しないよう設定する。
【００５０】
このように、チップセレクト信号のアクティブ条件を上記のように設定することで、チップセレクト制御により、ある一つのシリアルデータ伝送方式のみをアクティブにすることができる。
【００５１】
また、チップセレクト判定部１１ａ、１３ａ、１４ａは、シリアル入力データＤＡＴＡＩＮ中のアドレスデータ値が、予め配線異常検査用として定められたテストモード専用のアドレス値であった場合、チップセレクト判定部１１ａ、１３ａ、１４ａは、テストモード用のシリアル入力データＤＡＴＡＩＮが入力されたと判定してテストモード制御を行う。
【００５２】
チップセレクト判定部１１ａ、１３ａ、１４ａは、テストモードが設定されると、シリアル入力データＤＡＴＡＩＮ中のアドレスデータがテストモード専用のアドレス値であった場合、シリアル入力データＤＡＴＡＩＮ中のチップセレクトデータ値と、チップセレクト信号ＣＳ０、ＣＳ１、ＣＳ２の入力値とを比較し、その差分値を算出してテストモード・タイマ部１１ｂ、１３ｂ、１４ｂに出力する。
【００５３】
テストモード・タイマ部１１ｂ、１３ｂ、１４ｂは、テストモードに移行した際にチップセレクト判定部１１ａ、１３ａ、１４ａから出力される信号に基づいてテスト用シリアルデータ出力開始からの経過時間を測定する。
【００５４】
具体的には、チップセレクト判定部１１ａ、１３ａ、１４ａにより算出されたシリアル入力データＤＡＴＡＩＮ中のチップセレクトデータ値とチップセレクト信号ＣＳ０、ＣＳ１、ＣＳ２の入力値との差分値がテストモード・タイマ部１１ｂ、１３ｂ、１４ｂに出力されると、チップセレクト判定部１１ａ、１３ａ、１４ａは、この差分値に基づいてシリアル出力データ開始からの経過時間の計時を行う。
【００５５】
第一セレクタ１６は、４つのシリアルインターフェース部１１、１２、１３、１４のうち、設定信号Ｓと、チップセレクト判定部１１ａ、１３ａ、１４ａの判定により有効となったシリアルインターフェース部から出力された入力データ、入力アドレス、Ｒｅａｄ／Ｗｒｉｔｅ制御データをレジスタ１５に入力し、レジスタ１５のデータ書き込み・読み出しを行う。内部回路へのデータ入出力は、レジスタ１５を介して行う。
【００５６】
第二セレクタ１７は、４つのシリアルインターフェース部１１，１２，１３，１４のうち、設定信号Ｓと、チップセレクト判定部１１ａ，１３ａ，１４ａの判定により有効となったシリアルインターフェース部から出力されたシリアル出力データＤＡＴＡＯＵＴとともに出力イネーブル信号ＤＡＴＡＥＮＢを３ステート出力バッファＢＦ２の制御信号として出力する。
【００５７】
第二セレクタ１７から出力されるシリアル出力データＤＡＴＡＯＵＴは３ステート出力バッファＢＦ２が接続されているため、第二セレクタより出力された出力イネーブル信号ＤＡＴＡＥＮＢがアクティブとなる期間のみシリアル出力データＤＡＴＡＯＵＴをＣＰＵ５等の他のデバイスに出力することが可能となる。このように、出力イネーブル信号ＤＡＴＡＥＮＢと３ステート出力バッファＢＦ２によりシリアル出力データＤＡＴＡＯＵＴの出力を制御することにより、当該シリアル出力データＤＡＴＡＯＵＴを確実に出力することができる。
【００５８】
次に、上述したシリアルインターフェース切り換え方式を搭載したＡＳＩＣ１、２、３、４とＣＰＵ５との間の配線異常検出を行う例を、実施例１と実施例２に分けて説明する。なお、実施例１及び２におけるＡＳＩＣ１、２、３、４のシリアルインターフェース方式設定は、基準方式としてＡインターフェース方式が設定されていることとし、テストモードを設定するためのシリアル入力ＤＡＴＡは、Ａ方式のビット構成を有しているものとする。
【００５９】
[実施例１]
まず、ＣＰＵ５から出力されたテストモードを設定するためのシリアル入力データＤＡＴＡＩＮが、入力データラインＬ３を介してＡＳＩＣ１、２、３、４に入力される。
【００６０】
図５にテストモードを設定するために入力されるシリアル入力データＤＡＴＡＩＮのビット構成例を示す。ここで、アドレスビットＡ〔５〕、Ａ〔４〕及びアドレスビットＡ〔３〕〜Ａ〔０〕に予め設定されたテストモード用のアドレス値が設定される。Ｒｅａｄ／Ｗｒｉｔｅ判別ビットＷＲは、シリアル入力データによるテストモード設定をするためＷｒｉｔｅが指定されている。また、チップセレクトビットＣＳ〔１〕、ＣＳ〔０〕には、基板上で複数個接続されたＡＳＩＣ１、２、３、４の配線異常検出を行う順序が設定される。データビットＤ〔７〕〜Ｄ〔０〕には、テストモードの出力データについて予め用意された数種類のデータ出力値から任意の出力パターンを指定する。
【００６１】
通常動作時であればＡＳＩＣ１、２、３、４のそれぞれのチップセレクト値が異なるため、ＡＳＩＣ１、２、３、４のうち何れか一つのＡＳＩＣがシリアル入力データＤＡＴＡＩＮを受け取ることとなるが、テストモード設定用シリアル入力データＤＡＴＡＩＮの場合はチップセレクト値ＣＳ０、ＣＳ１、ＣＳ２の意味合いが通常時とは異なり、配線異常検出のテスト順序指定ビットとなる。そのため、全てのＡＳＩＣ１、２、３、４がシリアル入力データＤＡＴＡＩＮを受け取ることとなり、配線異常検出対象となった全てのＡＳＩＣが配線異常検出を行うテストモードとなる。
【００６２】
配線異常検出対象となったＡＳＩＣのシリアルインターフェース回路は、テストモードが設定されると、テストモード出力データを出力する（図５、ＤＡＴＡＯＵＴ参照）。テストモード出力データの出力は、ＣＰＵ５からの入力されるデータロード信号ＬＯＡＤがアクティブになった後、ＣＰＵからの入力されるシリアルデータ伝送用クロックＳＣＬＫに同期して出力される。なお、テストモード出力データのデータ出力値はテストモード設定時にシリアル入力データＤＡＴＡＩＮのデータビットＤ〔７〕〜Ｄ〔０〕で指定された出力パターンとなる。
【００６３】
配線異常検出対象となったＡＳＩＣのチップセレクト判定部１１ａは、入力されたシリアル入力データＤＡＴＡＩＮのアドレスデータ値と、予め配線異常検査用として定められたテストモード専用のアドレス値と、が同値であると判定すると、テストモードを設定するためのシリアル入力データＤＡＴＡＩＮのチップセレクトデータ値（以下、テストモード設定データのＣＳ値という）と配線異常検出対象となったＡＳＩＣのチップセレクト信号の入力値（以下、入力端子のＣＳ値という）とを比較する。
【００６４】
チップセレクト判定部１１ａによるＣＳ値の比較の結果、テストモード設定データのＣＳ値と入力端子のＣＳ値とが等しい場合、当該入力端子のＣＳ値を有するＡＳＩＣが配線異常検出のテスト順序の先頭に指定され、テストモード設定データ入力の直後のデータロード信号ＬＯＡＤアクティブでテストモード出力データが出力される。
【００６５】
また、チップセレクト判定部１１ａによるＣＳ値の比較の結果、テストモード設定データのＣＳ値が入力端子のＣＳ値を下回る場合、入力端子のＣＳ値からテストモード設定データのＣＳ値を引いた数が算出され、この算出結果がテストモード・タイマ部１１ｂに出力される。テストモード・タイマ部１１ｂは、チップセレクト判定部１１ａでの算出結果に基づいてタイマを作動させる。例えば、テストモード設定データのＣＳ値が“０”、入力端子のＣＳ値が“２”の場合、差分“２”がチップセレクト判定部１１ａにより算出されてテストモード・タイマ部に出力される。テストモード・タイマ部１１ｂは、この差分値“２”に基づいて、テストモード出力データの２サイクル分シリアルデータ伝送用クロックＳＣＬＫをカウントしカウント後、テストモード出力データの出力を行う。
【００６６】
また、チップセレクト判定部１１ａによるＣＳ値の比較の結果、テストモード設定データのＣＳ値が入力端子のＣＳ値を上回る場合、配線異常検出のテスト対象外となり、テストモード・タイマ部１１ｂは作動せず、テストモード出力データの出力も行わない。
【００６７】
このように、テストモード設定データのＣＳ値及び入力端子のＣＳ値に基づいてテストモード出力データの出力を制御することにより、複数のＡＳＩＣが接続されているような場合であっても配線異常検出対象とする特定のＡＳＩＣを指定することができるため、特定のＡＳＩＣから配線異常検出を行うことが可能である。また、テストモード出力データの出力のタイミングをテストモード設定データのＣＳ値と入力端子のＣＳ値との差に基づいて行うため、複数のＡＳＩＣからテストモード出力データが出力される場合であっても、相互の出力データが重畳することなく効率的に出力することができる。
【００６８】
配線異常検出対象の各ＡＳＩＣより出力されたテストモード出力データは、第二セレクタ１７を介してＤＡＴＡＯＵＴよりＣＰＵ５に入力される。ＣＰＵ５は、予めＡＳＩＣ内レジスタに用意されたテストモード出力値パターンとＡＳＩＣから入力されるＤＡＴＡＯＵＴ値とを比較し異常か否かを判定する判定部（不図示）を備える。ＡＳＩＣからの出力データとテストモード出力データとを比較し、一致していれば配線異常該当箇所なし、不一致であれば配線異常該当箇所あり、と判定することができる。
【００６９】
図７のＤＡＴＡＯＵＴに配線異常検出対象のＡＳＩＣから出力されたテストモード出力値パターンの一例を示す。ここでは、テストモード設定データのＣＳ値にて指定された先頭のＡＳＩＣからテストモード出力データが出力された後、所定の値がカウントされ、次いで２番目のＡＳＩＣからテストモード出力データが出力された後、所定の値がカウントされ、３番目のＡＳＩＣからテストモード出力データが出力された様子を示している。
【００７０】
図７のＤＡＴＡＯＵＴが出力される例を以下に示す。なお、図１に示した各ＡＳＩＣ１、２、３、４の入力端子のＣＳ値はそれぞれ“０”、“１”、“２”、“３”と昇順に設定されているものとし、配線異常検出対象としてＡＳＩＣ２を指定するＣＳ値“１”を含むテストモード設定データがＣＰＵ５からＡＳＩＣ１、２、３、４に出力されたとする。
【００７１】
先頭のＡＳＩＣであるＡＳＩＣ２では、ＡＳＩＣ２に搭載されたチップセレクト判定部により、テストモードと判定され、テストモード設定データのＣＳ値と入力端子のＣＳ値との比較により当該ＡＳＩＣ２がテスト順序の先頭であることが判定され、直ちにテストモード出力データが出力される。
【００７２】
２番目のＡＳＩＣであるＡＳＩＣ３では、ＡＳＩＣ３に搭載されたチップセレクト判定部により、テストモードと判定され、テストモード設定データのＣＳ値“１”と入力端子のＣＳ値“２”の差“１”が算出されテストモード・タイマ部に出力される。テストモード・タイマ部では、入力された差分値“１”に基づいて１サイクル分シリアルデータ伝送用クロックＳＣＬＫがカウントされ、カウント終了後にテストモード出力データの出力ガ行われる。
【００７３】
３番目のＡＳＩＣであるＡＳＩＣ４では、ＡＳＩＣ４に搭載されたチップセレクト判定部により、テストモードと判定され、テストモード設定データのＣＳ値“１”と入力端子のＣＳ値“３”の差“２”が算出されテストモード・タイマ部に出力される。テストモード・タイマ部では、入力された差分値“２”に基づいて２サイクル分シリアルデータ伝送用クロックＳＣＬＫがカウントされ、カウント終了後にテストモード出力データの出力が行われる。
【００７４】
ＡＳＩＣ１では、ＡＳＩＣ１に搭載された第一シリアルインターフェース部１１のチップセレクト判定部１１ａにより、テストモードと判定されるが、テストモード設定データのＣＳ値“１”と入力端子のＣＳ値“０”の差“−１”が算出され、当該算出結果によりテスト対象外と判定されるためテストデータの出力は行われない。
【００７５】
以上のように、シリアル入力データＤＡＴＡＩＮに含まれる特定のビット値に基づいて配線異常検出を実施するようなテストモード対応回路を搭載することにより、ＣＰＵ５に対し複数のＡＳＩＣが接続されているような場合であってもＣＰＵ５から一度テストモード設定データを出力するだけで、ＣＰＵ５と複数のＡＳＩＣとの間の配線異常検出を行うことができる。
【００７６】
[実施例２]
次に、実施例２として、テストモード出力データのビット長を小さくすることにより配線異常検出に要する時間を短縮する例を示す。以下、実施例１のテストモードを通常モード、実施例２のテストモードを短縮モードという。
【００７７】
短縮モードを設定するためのシリアル入力データＤＡＴＡＩＮの一例を、図８に示す。
ここで、実施例１と同様にアドレスビットＡ〔５〕、Ａ〔４〕及びアドレスビットＡ〔３〕〜Ａ〔０〕に予め設定されたテストモード用のアドレス値が設定され、Ｒｅａｄ／Ｗｒｉｔｅ判別ビットＷＲは、シリアル入力データによるテストモード設定をするためＷｒｉｔｅが指定されている。また、チップセレクトビットＣＳ〔１〕、ＣＳ〔０〕には、基板上で複数個接続されたＡＳＩＣ１、２、３、４の配線異常検出を行う順序が設定される。
【００７８】
データビットＤ〔７〕〜Ｄ〔０〕には、テストモードの出力データについて予め用意された数種類のデータ出力値から任意の出力パターンを指定する。ここで、通常モードのテストモード出力データは８ビット幅のデータであったが、通常モードより短いビット長でテストモード出力データを出力する出力パターンを用意することにより配線異常検出に要する時間を短縮することが可能となる。
【００７９】
図８のＤＡＴＡＯＵＴは、ＡＳＩＣ１、ＡＳＩＣ２、ＡＳＩＣ３、ＡＳＩＣ４のテストモード出力データをそれぞれ示している。なお、テスト順序を指定するチップセレクト値としてＡＳＩＣ１を指定している。実施例１と同様、チップセレクト判別部１１ａ及びテストモード・タイマ部１１ｂのカウント機能により、テストモード設定データをＡＳＩＣに一度入力することで複数のＡＳＩＣの配線異常検出を実施することができる。ここでは、４ビットのテストモード出力データを出力する出力パターンを指定した場合の出力結果を示している。
【００８０】
以上のように、シリアル入力データＤＡＴＡＩＮに含まれる特定のビット値に基づいて配線異常検出を実施するようなテストモード対応回路を搭載することにより、ＣＰＵ５に対し複数のＡＳＩＣが接続されているような場合であってもＣＰＵ５から一度テストモード設定データを出力するだけで、ＣＰＵ５と複数のＡＳＩＣ間の配線異常検出を行うことができる。
【００８１】
また、テストモード出力データについてビット長を通常モード時よりも小さくした短縮モード用の出力パターンを予め用意し、シリアル入力ＤＡＴＡＩＮに含まれるデータビットＤ[７]〜Ｄ[０]の値の基づいて指定できるようにしたことにより、配線異常検出に要する時間を短縮することができる。
【００８２】
なお、短縮モード時のテストモード出力データのビット長は本実施例２に限定されないものとし、任意の値で設定されていてもよいものとする。
【００８３】
以上説明したように、本発明によれば、切り換え可能なシリアルインターフェース回路を有するＡＳＩＣを使用し、かつ、全て同じインターフェース方式を選択している配線異常検出システムにおいて、予めＡＳＩＣ内にテストモード対応回路を搭載することによりシリアルインターフェース制御信号を生成するＣＰＵ５からＡＳＩＣに対しテストモード設定データを一度出力するだけで、ＣＰＵ５と複数のＡＳＩＣとの間の配線異常検出を行うことができる。
【００８４】
したがって、開発初期の機能検討用基板や試作用基板等で要求される追加機能や修正機能の随時機能確認についても、部分的な基板検査や基板間配線検査が実施可能となり、作業効率が向上する。また、テストモード設定データを一度出力するだけで複数のＡＳＩＣについての配線異常検出が実施できるため、ＣＰＵや処理プログラムへの負荷を抑制することができる。さらに、テストモード短縮パターンを備えることによりさらなるテスト時間の短縮を図ることができるため、作業効率が向上する。
【００８５】
なお、本実施の形態では、説明の便宜上シリアルインターフェース回路を４種類のシリアルインターフェース方式（Ａ方式、Ｂ方式、Ｃ方式、Ｄ方式）に対応する４種類のシリアルインターフェース部と３本のチップセレクト入力信号（ＣＳ０、ＣＳ１、ＣＳ２）としたが、対応するシリアルインターフェース方式および搭載するシリアルインターフェース部の種類とその搭載数、シリアルインターフェース方式に対応するチップセレクト入力信号本数については、これに限定されるものではない。また、ＣＰＵにてシリアルデータ伝送制御及び出力データ値判定を行うこととしたが、シリアルデータ伝送制御信号を生成することが可能であり、かつ、出力データ値判定が可能なデバイスであればＣＰＵに限定されるものではない。
【００８６】
また、各インターフェース部は、所定のデータ伝送方式でデータをシリアル伝送するインターフェース回路として独立して使用できるものであるので、各シリアルインターフェース部及びその組み合わせによるシリアルインターフェース回路を設計資産（IP: Intellectual Property）として蓄積しておくことにより、別アイテムのＡＳＩＣ開発の際に有効活用することができる。
【００８７】
また、本実施の形態では、テストモード設定データを基準方式のＡ方式のビット構成としたが、これに限らず、異なる方式のビット構成に基づいたテストモード設定データとしてもよい。なお、その際には、配線異常検出を行う全てのＡＳＩＣのインターフェース回路が、テストモード設定データの方式に対応しており、この方式に対応するインターフェース部がチップセレクト部及びテストモード・タイマ部を有する必要がある。また、採用する方式のビット構成に対応したテストモード設定データを用意する必要がある。
【００８８】
本実施の形態における配線異常検出システム１００の細部構成および詳細動作に関しては、本発明の趣旨を逸脱しない範囲で適宜変更可能である。
【図面の簡単な説明】
【００８９】
【図１】本発明の一例の半導体集積回路を示した図である。
【図２】本発明の一例のシリアルインターフェース回路１０を示した図である。
【図３】図２に示す第一シリアルインターフェース部１１のシリアルデータ伝送方式（Ａ方式）を示した図である。
【図４】図２に示す第一シリアルインターフェース部１２のシリアルデータ伝送方式（Ｂ方式）を示した図である。
【図５】図２に示す第一シリアルインターフェース部１３のシリアルデータ伝送方式（Ｃ方式）を示した図である。
【図６】図２に示す第一シリアルインターフェース部１４のシリアルデータ伝送方式（Ｄ方式）を示した図である。
【図７】テストモード（通常モード）を設定するためのシリアル入力データのビット構成の一例を示す図である。
【図８】テストモード（短縮モード）を設定するためのシリアル入力データのビット構成の一例を示す図である。
【符号の説明】
【００９０】
１、２、３、４  ＡＳＩＣ
５  ＣＰＵ
１０  シリアルインターフェース回路
１１  第一シリアルインターフェース部
１１ａ  ＣＳ（チップセレクト）判定部（判定部）
１１ｂ  テストモード・タイマ部（タイマ部）
１２  第二シリアルインターフェース部
１３  第三シリアルインターフェース部
１３ａ  ＣＳ判定部（判定部）
１３ｂ  テストモード・タイマ部（タイマ部）
１４  第四シリアルインターフェース部
１４ａ  ＣＳ判定部（判定部）
１４ｂ  テストモード・タイマ部（タイマ部）
１５  レジスタ
１６  第一セレクタ（接続切換部）
１７  第二セレクタ（接続切換部）
１００  配線異常検出システム
Ｌ１  シリアルデータ伝送用クロック信号ライン（信号線）
Ｌ２  データロードライン（信号線）
Ｌ３  入力データライン（信号線）
Ｌ４、Ｌ５、Ｌ６  チップセレクト信号ライン（信号線）
Ｘ、Ｙ、Ｚ  基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2005227235.tif 000009
【図８】
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