(57)【要約】【課題】  放熱性が高く且つ電源配線のインピーダンスを効果的に低減可能な半導体ＩＣ内蔵基板を提供する。【解決手段】  グランド層１３１と、電源層１３２と、配線層１３３と、グランド層１３１と電源層１３２との間に設けられた第１の樹脂層１１０と、グランド層１３１と配線層１３３との間に設けられた第２の樹脂層１２０と、第２の樹脂層１２０に埋め込まれるようにして裏面がグランド層１３１上に載置され、端子が配線層１３３に接続されたベアチップ状態の半導体ＩＣ１４０と、第１及び第２の樹脂層１１０，１２０を貫通して設けられたスルーホール電極１５１と、第２の樹脂層１２０を貫通して設けられたビアホール電極１５２とを備える。グランド層１３１及び電源層１３２は、いずれも半導体ＩＣ１４０が埋め込まれている領域及び少なくともその近傍のほぼ全面に形成されている。【選択図】          図１
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【特許請求の範囲】
【請求項１】
積層された第１及び第２の樹脂層と、
前記第１及び第２の樹脂層間に設けられたグランド層と、
前記第１の樹脂層の表面のうち前記グランド層が設けられた面とは反対側の面に設けられた電源層と、
前記第２の樹脂層の表面のうち前記グランド層が設けられた面とは反対側の面に設けられた配線層と、
前記第２の樹脂層に埋め込まれるようにして裏面が前記グランド層上に載置され、端子が前記配線層に接続されたベアチップ状態の半導体ＩＣと、
前記第１及び第２の樹脂層を貫通して設けられ、前記電源層と前記配線層とを接続するスルーホール電極と、
前記第２の樹脂層を貫通して設けられ、前記グランド層と前記配線層とを接続するビアホール電極とを備え、
前記グランド層及び前記電源層は、いずれも、前記半導体ＩＣが埋め込まれている領域及び少なくともその近傍のほぼ全面に形成されていることを特徴とする半導体ＩＣ内蔵基板。
【請求項２】
前記グランド層の厚さが前記電源層及び前記配線層の少なくとも一方よりも厚いことを特徴とする請求項１に記載の半導体ＩＣ内蔵基板。
【請求項３】
前記第１の樹脂層の厚さが５０μｍ以下であることを特徴とする請求項１又は２に記載の半導体ＩＣ内蔵基板。
【請求項４】
前記第１の樹脂層及び前記第２の樹脂層の少なくとも一方は、母材となる樹脂材料に前記樹脂材料よりも熱伝導性の高いフィラーが添加された混合材料によって構成されていることを特徴とする請求項１乃至３のいずれか１項に記載の半導体ＩＣ内蔵基板。
【請求項５】
前記半導体ＩＣの前記裏面の実質的に全面が前記グランド層と密着していることを特徴とする請求項１乃至４のいずれか１項に記載の半導体ＩＣ内蔵基板。
【請求項６】
前記半導体ＩＣがＣＰＵ又はＤＳＰであることを特徴とする請求項１乃至５のいずれか１項に記載の半導体ＩＣ内蔵基板。
【請求項７】
請求項１乃至６のいずれか１項に記載の半導体ＩＣ内蔵基板と、前記配線層に搭載されたデカップリングコンデンサとを備えることを特徴とする半導体ＩＣ内蔵モジュール。
【請求項８】
前記第２の樹脂層を介して前記半導体ＩＣと対向するように、前記配線層上に搭載された他の半導体ＩＣをさらに備えることを特徴とする請求項７に記載の半導体ＩＣ内蔵モジュール。
【請求項９】
前記他の半導体ＩＣがメモリであることを特徴とする請求項８に記載の半導体ＩＣ内蔵モジュール。
【請求項１０】
転写用基板に位置決め孔を有する配線層を形成するサブステップと、前記位置決め孔にスタッドバンプを位置決めしながら、樹脂層を介して前記配線層に前記スタッドバンプを有する半導体ＩＣを固定するサブステップによって第１の原基板を作製するステップと、
少なくともグランド層、電源層及びこれらの間に設けられた他の樹脂層を有する第２の原基板を作製するステップと、
前記第１の原基板及び前記第２の原基板によってさらに他の樹脂層をプレスし、これらを一体化させることにより、前記半導体ＩＣの裏面が前記グランド層上に載置されるよう、前記半導体ＩＣを前記さらに他の樹脂層内に埋め込むステップとを備えることを特徴とする半導体ＩＣ内蔵基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体ＩＣ内蔵基板及びその製造方法、並びに、半導体ＩＣ内蔵モジュールに関し、特に、ベアチップ状態の半導体ＩＣが内蔵された半導体ＩＣ内蔵基板及びその製造方法、並びに、ベアチップ状態の半導体ＩＣが内蔵された半導体ＩＣ内蔵モジュールに関する。
【背景技術】
【０００２】
近年、回路基板に対する薄型化の要求を受けて、ベアチップ状態の半導体ＩＣを基板の内部に内蔵した半導体ＩＣ内蔵基板がいくつか提案されている（特許文献１，２参照）。しかしながら、半導体ＩＣを基板に内蔵させると、ヒートシンク等の付加が困難となることから、半導体ＩＣが発する熱をどのようにして基板の外部へ効率よく放出するかが重要な問題となる。
【０００３】
この問題を解決する方法として、特許文献３，４には、プリント基板にキャビティを形成し、裏面がヒートシンク板上に載置されるよう、ベアチップ状態の半導体ＩＣをキャビティの内部に埋め込む手法が提案されている。これによれば、半導体ＩＣが発する熱を基板の外部へと効率的に放出することが可能となるが、ヒートシンクの存在によって、半導体ＩＣの裏面側に他の配線等を施すことができないという大きな制限が生じてしまう。
【０００４】
一方、特許文献５〜７には、プレス加工によりベアチップ状態の半導体ＩＣを未硬化の樹脂中に内蔵させる手法が開示されており、これによれば、半導体ＩＣの表面側及び裏面側の両方に配線等を施すことが可能となる。しかしながら、特許文献５〜７に記載された半導体ＩＣ内蔵基板は放熱性が低く、このためＣＰＵやＤＳＰなど動作周波数の高い半導体ＩＣを内蔵させることは困難である。また、このような動作周波数の高い半導体ＩＣを内蔵させる場合、電源とグランド間にデカップリングコンデンサを接続することによって電源ノイズの低減を図ることが必須となるが、特許文献５〜７に記載された半導体ＩＣ内蔵基板では、半導体ＩＣとデカップリングコンデンサを接続する電源配線やグランド配線を短くすることが困難であり、このため、電源配線やグランド配線に生じるインダクタンス成分によって電源配線のインピーダンスが高くなるという問題も生じてしまう。このようなインダクタンス成分による問題は、特許文献７に記載されているように、半導体ＩＣの接続にボンディングワイヤを用いる場合には非常に顕著である。
【特許文献１】特開平９−３２１４０８号公報
【特許文献２】特開２００１−５３４４７号公報
【特許文献３】特開平１１−２２４９１６号公報
【特許文献４】特開２００２−１８５１４５号公報
【特許文献５】特開２００１−７４７２号公報
【特許文献６】特許第３３７５５５５号公報
【特許文献７】実開平５−５３２６９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
このように、従来の半導体ＩＣ内蔵基板では、放熱性を高めながら電源配線のインピーダンスを低減することが困難であり、このため、ＣＰＵやＤＳＰなど動作周波数の高い半導体ＩＣを内蔵させるには多くの障害があった。
【０００６】
したがって、本発明の目的は、放熱性が高く且つ電源配線のインピーダンスを効果的に低減可能な半導体ＩＣ内蔵基板及びその製造方法、並びに、このような半導体ＩＣ内蔵基板を用いた半導体ＩＣ内蔵モジュールを提供することである。
【課題を解決するための手段】
【０００７】
本発明による半導体ＩＣ内蔵基板は、積層された第１及び第２の樹脂層と、前記第１及び第２の樹脂層間に設けられたグランド層と、前記第１の樹脂層の表面のうち前記グランド層が設けられた面とは反対側の面に設けられた電源層と、前記第２の樹脂層の表面のうち前記グランド層が設けられた面とは反対側の面に設けられた配線層と、前記第２の樹脂層に埋め込まれるようにして裏面が前記グランド層上に載置され、端子が前記配線層に接続されたベアチップ状態の半導体ＩＣと、前記第１及び第２の樹脂層を貫通して設けられ、前記電源層と前記配線層とを接続するスルーホール電極と、前記第２の樹脂層を貫通して設けられ、前記グランド層と前記配線層とを接続するビアホール電極とを備え、前記グランド層及び前記電源層は、いずれも、前記半導体ＩＣが埋め込まれている領域及び少なくともその近傍のほぼ全面に形成されていることを特徴とする。
【０００８】
本発明によれば、第２の樹脂層内に埋め込まれた半導体ＩＣの裏面がグランド層上に位置していることから、グランド層自体がヒートシンクとしての役割を果たし、高い放熱性を得ることが可能となる。しかも、半導体ＩＣの周囲においてグランド層、電源層及び第１の樹脂層がデカップリングコンデンサを構成することから、電源配線のインピーダンスを効果的に低減することが可能となる。これにより、半導体ＩＣとして、動作周波数の高いＣＰＵやＤＳＰ等を用いることが可能となる。
【０００９】
本発明において、前記グランド層の厚さは、前記電源層及び前記配線層の少なくとも一方よりも厚いことが好ましい。これによれば、半導体ＩＣ内蔵基板全体の厚さの増大を抑制しつつ、放熱性をいっそう高めることが可能となる。
【００１０】
本発明において、前記第１の樹脂層の厚さは、５０μｍ以下であることが好ましい。これによれば、グランド層、電源層及び第１の樹脂層からなるデカップリングコンデンサの容量を大きくすることができるので、電源配線のインピーダンスをいっそう低減することが可能となる。
【００１１】
本発明において、前記第１の樹脂層及び前記第２の樹脂層の少なくとも一方は、母材となる樹脂材料に前記樹脂材料よりも熱伝導性の高いフィラーが添加された混合材料によって構成されていることが好ましい。これによれば、放熱性をよりいっそう高めることが可能となる。
【００１２】
本発明において、前記半導体ＩＣの前記裏面の実質的に全面は、前記グランド層と密着していることが好ましい。これによれば、半導体ＩＣが発する熱を最も効率よくグランド層に逃がすことが可能となる。
【００１３】
また、本発明による半導体ＩＣ内蔵モジュールは、上記の構成を有する半導体ＩＣ内蔵基板と、前記配線層に搭載されたデカップリングコンデンサとを備えることを特徴とする。本発明では、半導体ＩＣとデカップリングコンデンサを接続する電源配線やグランド配線を容易に短くすることできるので、ＥＳＬ及びＥＳＲを最小限とすることが可能となる。
【００１４】
本発明による半導体ＩＣ内蔵モジュールは、前記第２の樹脂層を介して前記半導体ＩＣと対向するように、前記配線層上に搭載された他の半導体ＩＣをさらに備えることが好ましい。これによれば、内蔵された半導体ＩＣ上の空きスペースを有効に活用することが可能となる。しかも、搭載する半導体ＩＣとしてメモリを選択すれば、内蔵されたＣＰＵやはＤＳＰ等の半導体ＩＣとの間の配線長が極めて短いことから、高いバンド幅を実現することが可能となる。
【００１５】
また、本発明による半導体ＩＣ内蔵基板の製造方法は、転写用基板に位置決め孔を有する配線層を形成するサブステップと、前記位置決め孔にスタッドバンプを位置決めしながら、樹脂層を介して前記配線層に前記スタッドバンプを有する半導体ＩＣを固定するサブステップによって第１の原基板を作製するステップと、少なくともグランド層、電源層及びこれらの間に設けられた他の樹脂層を有する第２の原基板を作製するステップと、前記第１の原基板及び前記第２の原基板によってさらに他の樹脂層をプレスし、これらを一体化させることにより、前記半導体ＩＣの裏面が前記グランド層上に載置されるよう、前記半導体ＩＣを前記さらに他の樹脂層内に埋め込むステップとを備えることを特徴とする。
【００１６】
本発明によれば、スタッドバンプが嵌合する位置決め孔を配線層自体に設けていることから、半導体ＩＣを配線層に対して正しく位置決めすることが可能となる。このため、電極ピッチが１００μｍ以下、例えば６０μｍといった電極ピッチの非常に狭い半導体ＩＣを用いた場合であっても、スタッドバンプと配線層との相対的な位置関係にずれがほとんど生じない。
【発明の効果】
【００１７】
このように、本発明によれば、グランド層自体がヒートシンクとしての役割を果たすことから、高い放熱性を得ることが可能になるとともに、半導体ＩＣの周囲にデカップリングコンデンサが構成されることから、電源配線のインピーダンスを効果的に低減することが可能となる。すなわち、放熱性が高く且つ電源配線のインピーダンスを効果的に低減可能な半導体ＩＣ内蔵基板及びその製造方法、並びに、このような半導体ＩＣ内蔵基板を用いた半導体ＩＣ内蔵モジュールを提供することが可能となる。
【発明を実施するための最良の形態】
【００１８】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１９】
図１は本発明の好ましい実施の形態による半導体ＩＣ内蔵基板１００の構造を示す略断面図である。
【００２０】
図１に示すように、本実施形態による半導体ＩＣ内蔵基板１００は、積層された第１の樹脂層１１０及び第２の樹脂層１２０と、第１及び第２の樹脂層１１０，１２０間に設けられたグランド層１３１と、第１の樹脂層１１０の表面のうちグランド層１３１が設けられた面とは反対側の面に設けられた電源層１３２と、第２の樹脂層１２０の表面のうちグランド層１３１が設けられた面とは反対側の面に設けられた配線層１３３と、第２の樹脂層１２０に埋め込まれた半導体ＩＣ１４０とを備えている。
【００２１】
半導体ＩＣ１４０は、裏面（スタッドバンプ１４３が形成されている主面とは反対側の面）の実質的に全面がグランド層１３１と密着している。半導体ＩＣ１４０の各ランド電極（図１には示されていない）上には、スタッドバンプ１４３がそれぞれ形成されており、各ランド電極は対応するスタッドバンプ１４３を介して、配線層１３３の所定のパターンと電気的に接続されている。スタッドバンプ１４３は、図１に示すように、第２の樹脂層１２０を貫通して設けられており、これにより、半導体ＩＣ１４０の各ランド電極と配線層１３３は、ボンディングワイヤ等を用いることなく、スタッドバンプ１４３を介して直接接続されている。後述するように、半導体ＩＣ１４０は研磨により薄型化されており、これにより半導体ＩＣ内蔵基板１００の全体の厚さを１ｍｍ以下、例えば、２００μｍ程度まで薄くすることが可能である。半導体ＩＣ１４０の種類については特に限定されるものではないが、本実施形態による半導体ＩＣ内蔵基板１００は放熱性が高く、しかも電源配線のインピーダンスが低いことから、ＣＰＵやＤＳＰなど動作周波数の高い半導体ＩＣを選択することが可能である。
【００２２】
図２は、半導体ＩＣ１４０の構造を示す略斜視図である。
【００２３】
図２に示すように、半導体ＩＣ１４０はベアチップ状態の半導体ＩＣであり、その表面１４１ａには多数のランド電極１４２が備えられている。また、半導体ＩＣ１４０の裏面１４１ｂは研磨されており、これにより半導体ＩＣ１４０の厚さｔ（表面１４１ａから裏面１４１ｂまでの距離）は、通常の半導体ＩＣに比べて非常に薄くされている。半導体ＩＣ１４０の厚さｔについては、特に限定されないが、２００μｍ以下、例えば２０〜１００μｍ程度に設定することが好ましい。これは、半導体ＩＣ１４０が厚すぎると、半導体ＩＣ内蔵基板１００を十分に薄型化することができなくなるからであり、一方、２０μｍ未満まで薄くすると、十分な機械的強度が保てなくなり、製造時の取り扱いが困難となるからである。また、半導体ＩＣ１４０があまりに薄すぎると、半導体ＩＣ内蔵基板１００の完成後において、衝撃で割れ易くなるという問題も発生する。裏面１４１ｂの研磨は、ウエハの状態で多数の半導体ＩＣに対して一括して行い、その後、ダイシングにより個別の半導体ＩＣ１４０に分離することが好ましい。研磨により薄くする前にダイシングによって個別の半導体ＩＣ１４０に分離した場合には、熱硬化性樹脂等により半導体ＩＣ１４０の表面１４１ａを覆った状態で裏面１４１ｂを研磨すれば作業効率が良い。
【００２４】
また、各ランド電極１４２には、スタッドバンプ１４３が形成されている。スタッドバンプ１４３の大きさについては、電極ピッチに応じて適宜設定すればよく、例えば、電極ピッチが約１００μｍである場合には、径を３０〜５０μｍ程度、高さを４０〜８０μｍ程度に設定すればよい。スタッドバンプ１４３の形成は、ダイシングにより個別の半導体ＩＣ１４０に分離した後、ワイヤボンダーを用いて各ランド電極１４２にこれらを形成することにより行うことができる。スタッドバンプ１４３の材料としては、特に限定されるものではないが銅（Ｃｕ）を用いることが好ましい。スタッドバンプ１４３の材料として銅（Ｃｕ）を用いれば、金（Ａｕ）を用いた場合と比べ、ランド電極１４２に対して高い接合強度を得ることが可能となり、信頼性が高められる。尚、本明細書及び特許請求の範囲においては、ランド電極１４２及びスタッドバンプ１４３をまとめて単に「端子」と呼ぶことがある。
【００２５】
図１に戻って、半導体ＩＣ内蔵基板１００は、第１及び第２の樹脂層１１０，１２０を貫通して設けられたスルーホール電極１５１と、第２の樹脂層１２０を貫通して設けられたビアホール電極１５２を備えており、これにより、配線層１３３に含まれる電源パターンと電源層１３２はスルーホール電極１５１を介して電気的に接続され、配線層１３３に含まれるグランドパターンとグランド層１３１はビアホール電極１５２を介して電気的に接続されている。
【００２６】
グランド層１３１、電源層１３２及び配線層１３３の材料としては、導電率の高い材料であれば特に限定されないが、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、アルミニウム（Ａｌ）等の金属を用いることが好ましい。中でも、導電率が高く且つ安価である銅（Ｃｕ）を用いることが最も好ましい。また、特にパターニング精度を重視する必要がある場合や、基板全体の剛性を高める必要がある場合には、ニッケル（Ｎｉ）等を用いることも可能である。
【００２７】
このような構成を有する半導体ＩＣ内蔵基板１００の表面、つまり配線層１３３には、図３に示すように、デカップリングコンデンサ１６１を搭載することが可能であり、これにより、半導体ＩＣ内蔵モジュール２００が構成される。デカップリングコンデンサ１６１は、配線層１３３の電源パターンとグランドパターンとの間に接続される大容量のチップコンデンサであり、これにより、半導体ＩＣ１４０に接続される電源配線のインピーダンスを大幅に低減することが可能となる。また、半導体ＩＣ内蔵基板１００の表面にはベアチップ状態である他の半導体ＩＣ１６２をさらに搭載することも可能である。図３に示すように、半導体ＩＣ１６２は第２の樹脂層１２０を介して内蔵された半導体ＩＣ１４０と対向するように配置されており、これにより、半導体ＩＣ１４０上の空きスペースを有効に活用することが可能となる。このような半導体ＩＣ１６２の種類については特に限定されるものではないが、内蔵される半導体ＩＣ１４０としてＣＰＵ又はＤＳＰを用いる場合には、半導体ＩＣ１６２としてフラッシュメモリやＤＲＡＭ等のメモリを選択することが好ましい。半導体ＩＣ１４０をＣＰＵ又はＤＳＰとし、半導体ＩＣ１６２をメモリとすれば、ＣＰＵ又はＤＳＰとメモリとの間の配線長が極めて短くなることから、高いバンド幅を実現することが可能となる。
【００２８】
図４は、半導体ＩＣ内蔵モジュール２００の上面図である。見やすさを考慮して、半導体ＩＣ１６２については図示を省略し、これを載置すべき位置１６２ａのみを示してある。
【００２９】
図４に示すように、第１の樹脂層１１０と第２の樹脂層１２０との間に設けられたグランド層１３１は、スルーホール電極１５１との接触を避けるために除去された部分を除き、半導体ＩＣ１４０が埋め込まれている領域及び少なくともその近傍の全面に形成されている。つまり、半導体ＩＣ１４０が埋め込まれている領域及びその近傍のほぼ全面に形成されている。ここで、「半導体ＩＣ１４０が埋め込まれている領域の少なくとも近傍」とは、半導体ＩＣ内蔵モジュール２００の全領域であっても構わないが、一部領域のみとする場合には、半導体ＩＣ１４０の面積の２倍以上の面積をもつ領域である必要がある。これにより、グランド層１３１自体がヒートシンクとしての役割を果たすことから、半導体ＩＣ１４０より発せられる熱はグランド層１３１を介して四方へと拡散するので、半導体ＩＣ１４０としてＣＰＵやＤＳＰなど動作周波数の高い半導体ＩＣを用いることが可能となる。しかも、図４に示すように、配線層１３３に含まれる配線パターンが大面積のグランド層１３１上に敷設されることになるため、これによってインピーダンスラインが構成され、ノイズ対策にも効果的である。
【００３０】
また、図４には示されていないが、電源層１３２についても、半導体ＩＣ１４０が埋め込まれている領域及びその近傍のほぼ全面に形成されている。これにより、当該領域においては、グランド層１３１、電源層１３２及び第１の樹脂層１１０がデカップリングコンデンサを構成することとなり、電源配線のインピーダンスがよりいっそう低減される。
【００３１】
しかも、半導体ＩＣ１４０とデカップリングコンデンサ１６１を接続する電源配線やグランド配線を容易に短くすることできるので、ＥＳＬ（高周波領域でのインダクタンス成分）及びＥＳＲ（高周波領域での抵抗成分）を最小限とすることが可能となる。このため、例えば半導体ＩＣ１４０の立ち上がり時においても、電流供給不足による動作停止等の不具合が生じなくなる。
【００３２】
グランド層１３１による放熱効果を高めるためには、グランド層１３１の厚さをできるだけ厚くすればよいが、グランド層１３１を厚くすると半導体ＩＣ内蔵基板１００全体の厚さが増大してしまう。したがって、グランド層１３１を厚くするとともに、電源層１３２及び配線層１３３の少なくとも一方を薄くすることによって、半導体ＩＣ内蔵基板１００全体の厚みの増大を抑制することが好ましい。つまり、グランド層１３１と電源層１３２及び／又は配線層１３３との厚さに差を付け、グランド層１３１の厚さを電源層１３２及び配線層１３３の少なくとも一方よりも厚く設定すればよい。具体的な厚さについては特に限定されるものではないが、一例として、グランド層１３１の厚さを３０μｍ程度、電源層１３２及び配線層１３３の厚さをいずれも２０μｍ程度とすればよい。
【００３３】
また、放熱性をより高めるためには、第１の樹脂層１１０及び第２の樹脂層１２０の少なくとも一方の材料として、樹脂材料を母材とし、これに熱伝導性の高いフィラーを添加した混合材料を用いることが好ましい。フィラーとしては、母材である樹脂材料よりも熱伝導性が高い材料である限り特に限定されないが、窒化アルミやアルミナ等の無機材料を選択することが好ましい。
【００３４】
また、母材である樹脂材料としては、樹脂又は樹脂にセラミック等の機能性材料粉末（磁性体粉末又は誘電体粉末）を混合した複合材料を用いることが好ましい。樹脂としては、熱硬化性樹脂又は熱可塑性樹脂を用いることが好ましい。
【００３５】
具体的には、熱硬化性樹脂としては、エポキシ樹脂、低誘電率エポキシ樹脂、フェノール樹脂、不飽和ポリエステル樹脂、ビニルエステル樹脂、ポリイミド樹脂、ポリフェニレンエーテル（オキサイド）樹脂、ビスマレイミドトリアジン（シアネートエステル）樹脂、フマレート樹脂、ポリブタジエン樹脂、ポリビニルベンジルエーテル化合物樹脂等を用いることができる。
【００３６】
また、熱可塑性樹脂としては、ポリブタジエン樹脂、芳香族ポリエステル樹脂、ポリフェニレンサルファイド樹脂、ポリフェニレンエーテル（オキサイド）樹脂、ポリエチレンテレフタレート樹脂、ポリブチレンテレフタレート樹脂、ポリエチレンサルファイド樹脂、ポリエーテルエーテルケトン樹脂、ポリテトラフルオロエチレン樹脂、グラフト樹脂、液晶ポリマー（ＬＣＰ）、ポリアミド樹脂等を用いることができる。
【００３７】
これらの中でも、特に、フェノール樹脂、エポキシ樹脂、低誘電率エポキシ樹脂、ポリブタジエン樹脂、ビスマレイミドトリアジン（シアネートエステル）樹脂、ビニルベンジル樹脂等をベースレジンとして用いることが好ましい。これらの樹脂は単独で使用しても良いし、２種類以上混合して使用してもよい。２種類以上混合して用いる場合の混合比は任意である。
【００３８】
また、複合材料を構成する場合の無機材料としては、比較的高い誘電率を得るためには、チタン−バリウム−ネオジム系セラミックス、チタン−バリウム−錫系セラミックス、鉛−カルシウム系セラミックス、二酸化チタン系セラミックス、チタン酸バリウム系セラミックス、チタン酸鉛系セラミックス、チタン酸ストロンチウム系セラミックス、チタン酸カルシウム系セラミックス、チタン酸ビスマス系セラミックス、チタン酸マグネシウム系セラミックス、アルミナ系セラミックス、酸化マグネシウム系セラミックス、酸化チタン系セラミックス、ビスマス系セラミックス、ＣａＷＯ４系セラミックス、Ｂａ（Ｍｇ，Ｎｂ）Ｏ３系セラミックス、Ｂａ（Ｍｇ，Ｔａ）Ｏ３系セラミックス、Ｂａ（Ｃｏ，Ｍｇ，Ｎｂ）Ｏ３系セラミックス、Ｂａ（Ｃｏ，Ｍｇ，Ｔａ）Ｏ３系セラミックスを用いることが好ましい。
【００３９】
なお、二酸化チタン系セラミックスとは、二酸化チタンのみを含有するものの他、他の少量の添加物を含有するものも含み、二酸化チタンの結晶構造が保持されているものをいう。また、他のセラミックスも同様である。特に二酸化チタン系セラミックスはルチル構造を有するものが好ましい。
【００４０】
また、誘電率をあまり高くせず、高いＱを持たせるためには、樹脂材料に混合する誘電体粉末としては、シリカ、アルミナ、ジルコニア、チタン酸カリウムウイスカ、チタン酸カルシウムウイスカ、チタン酸バリウムウイスカ、酸化亜鉛ウイスカ、ガラスチョップ、ガラスビーズ、カーボン繊維、酸化マグネシウム（タルク）等を用いることが好ましい。これらの樹脂は単独で使用しても良いし２種類以上混合して使用してもよい。２種類以上混合して用いる場合の混合比は任意である。
【００４１】
また、樹脂材料に混合する無機材料に磁性体を用いる場合は、フェライトとしてはＭｎ−Ｍｇ−Ｚｎ系、Ｎｉ−Ｚｎ系、Ｍｎ−Ｚｎ系等が好ましい。また、磁性体としては強磁性金属を用いることができる。この場合、カーボニル鉄、鉄−シリコン系合金、鉄−アルミニウム−珪素系合金（商標名：センダスト）、鉄−ニッケル系合金（商標名：パーマロイ）、アモルファス系（鉄系、コバルト系）等を用いることが好ましい。
【００４２】
一方、グランド層１３１、電源層１３２及び第１の樹脂層１１０からなるデカップリングコンデンサの容量を大きくするためには、グランド層１３１と電源層１３２の重なり面積をできるだけ大きくし、また、第１の樹脂層１１０の厚さをできるだけ薄くすればよい。具体的には、グランド層１３１と電源層１３２の重なり面積を半導体ＩＣ１４０の面積の２倍以上とすることが好ましく、第１の樹脂層１１０の厚さを５０μｍ以下とすることが好ましい。但し、第１の樹脂層１１０を薄くしすぎると、十分な機械的強度を保てないおそれが生じることから、第１の樹脂層１１０の厚さとしては１０〜５０μｍに設定することがより好ましく、２０〜３０μｍに設定することが特に好ましい。
【００４３】
以上が本実施形態による半導体ＩＣ内蔵基板１００及び半導体ＩＣ内蔵モジュール２００の構成である。
【００４４】
このように、本実施形態では、第２の樹脂層１２０内に埋め込まれた半導体ＩＣ１４０の裏面１４１ｂがグランド層１３１上に密着していることから、グランド層１３１自体がヒートシンクとしての役割を果たし、非常に高い放熱性を得ることが可能となる。しかも、半導体ＩＣ１４０の周囲においてグランド層１３１、電源層１３２及び第１の樹脂層１１０がデカップリングコンデンサを構成していることから、電源配線のインピーダンスを効果的に低減することが可能となる。これにより、半導体ＩＣ１４０として、動作周波数の高いＣＰＵやＤＳＰ等を用いることが可能となる。しかも、本実施形態で用いられている半導体ＩＣ１４０は、研磨によりその厚さｔが非常に薄く設定されていることから、半導体ＩＣ内蔵基板１００全体の厚さを非常に薄く、例えば２００μｍ程度とすることが可能となる。
【００４５】
次に、図１に示す半導体ＩＣ内蔵基板１００の製造方法について、図面を参照しながら説明する。
【００４６】
図５乃至図２０は、図１に示す半導体ＩＣ内蔵基板１００の製造方法を説明するための工程図である。
【００４７】
まず、転写用基板１０１を用意し、その表面１０１ａ及び裏面１０１ｂに感光性のドライフィルム１０２，１０３をそれぞれ貼り付ける（図５）。転写用基板１０１の材料としては、導電性を有する材料であればどのような材料を用いても構わないが、後の工程で剥離されることから、図１に示す第２の樹脂層１２０との密着性の低い材料を用いることが好ましい。樹脂との密着性が低い材料としては、ニッケル（Ｎｉ）やステンレスを挙げることができる。転写用基板１０１の厚さについては、転写用基板として必要な機械的強度が確保される限り特に限定されず、例えば５０μｍ程度に設定すればよい。一方、ドライフィルム１０２の厚さについては、配線層１３３よりもやや厚く設定する必要があり、例えば、配線層１３３の厚さを２０μｍ程度とする場合には、ドライフィルム１０２の厚さとしては２５μｍ程度に設定すればよい。ドライフィルム１０３は、後述するように、転写用基板１０１の裏面１０１ｂにメッキが施されるのを防止する目的で設けられるものであり、その厚さについては任意である。
【００４８】
次に、フォトマスク（図示せず）を用いてドライフィルム１０２を露光し、配線層１３３を形成すべき領域１３３ａのドライフィルム１０２を除去する（図６）。これにより、領域１３３ａにおいては、転写用基板１０１の表面１０１ａが露出した状態となる。このときドライフィルム１０３の除去は行わず、これにより転写用基板１０１の裏面１０１ｂについては実質的に全面が覆われた状態を保っておく。
【００４９】
このようにして転写用基板１０１の表面１０１ａの一部を露出させた後、転写用基板１０１を基体とした電解メッキを行う。これにより、転写用基板１０１の表面１０１ａが露出している領域１３３ａには、それぞれ配線層１３３が形成される（図７）。転写用基板１０１の裏面１０１ｂについては、実質的にその全面がドライフィルム１０３によって覆われていることから、メッキが形成されることはない。メッキ液の種類については、配線層１３３を構成すべき材料に応じて適宜選択すればよく、例えば、配線層１３３の材料を銅（Ｃｕ）とする場合には、メッキ液として硫酸銅を用いることができる。その後ドライフィルム１０２，１０３を剥離すれば、転写用基板１０１の表面１０１ａに所定のパターンを有する配線層１３３が形成された状態となる（図８）。
【００５０】
配線層１３３のパターンのうち、半導体ＩＣ１４０のスタッドバンプ１４３が収容されるべき部分には、複数の位置決め孔１３３ｂが構成されている。位置決め孔１３３ｂは、以下の工程でスタッドバンプ１４３を嵌合させることにより半導体ＩＣ１４０を配線層１３３に位置決めしつつ、配線層１３３の各パターンとこれらに対応するスタッドバンプ１４３との電気的結合を行うために用いられる。
【００５１】
一方、転写用基板１０１に対する加工とは別に、半導体ＩＣ１４０に対する加工を行う。半導体ＩＣ１４０に対する加工は、上述の通り、研磨による薄型化とスタッドバンプ１４３の形成の２つである。研磨による薄型化は、上述の通り、ウエハの状態で裏面１４０ｂを研磨し、その厚さｔを２００μｍ以下、例えば２０〜１００μｍ程度まで薄くした後、ダイシングにより個別の半導体ＩＣ１４０に分離することにより行うことができる。また、スタッドバンプ１４３の形成は、ダイシングにより個別の半導体ＩＣ１４０に分離した後、ワイヤボンダーを用いて各ランド電極１４２にこれらを形成することにより行うことができる。これにより、図２に示すように、薄型化され且つ各ランド電極１４２上にスタッドバンプ１４３が形成された半導体ＩＣ１４０を作製することができる。
【００５２】
このようにして転写用基板１０１に対する加工及び半導体ＩＣ１４０に対する加工が完了すると、次に、配線層１３３に設けられた位置決め孔１３３ｂにスタッドバンプ１４３が嵌合するよう半導体ＩＣ１４０を位置決めしながら、転写用基板１０１と半導体ＩＣ１４０によってプリプレグ１２０ａをプレスする（図９）。つまり、配線層１３３によって構成された位置決め孔１３３ｂは、スタッドバンプ１４３の径とほぼ同じか若干大き目に設定されており、図１０に示すように、対応するスタッドバンプ１４３をこれら位置決め孔１３３ｂに嵌合させることにより、半導体ＩＣ１４０を正しい位置に位置決めしながら、プリプレグ１２０ａをプレスすることができる。
【００５３】
プリプレグ１２０ａとは、未硬化又は半硬化状態のエポキシ樹脂等からなる熱硬化性樹脂のシートであり、プレスしながら熱を加えることによってプリプレグ１２０ａに含まれる熱硬化性樹脂を硬化させ、第２の樹脂層１２０の一部１２１を形成することができる（図１１）。尚、プリプレグ１２０ａには、炭素繊維、ガラス繊維、アラミド繊維等の繊維が含まれていても構わない。尚、第２の樹脂層１２０の一部１２１の放熱性を高めるためには、プリプレグ１２０ａに熱伝導性の高いフィラーを添加しておくことが好ましい。
【００５４】
以上により、第１の原基板１００ａが完成する。
【００５５】
一方、第１の原基板１００ａとは別に、図５乃至図８に示した方法と同様の方法を用いて、転写用基板１０４に所定のパターンを有するグランド層１３１を形成するとともに、転写用基板１０５に所定のパターンを有する電源層１３２を形成し、グランド層１３１と電源層１３２が向かい合うようにして、プリプレグ１１０ａをプレスする（図１２）。そして、プレスしながら熱を加えることによってプリプレグ１１０ａに含まれる熱硬化性樹脂を硬化させて第１の樹脂層１１０を形成した後、転写用基板１０４を剥離すれば、第２の原基板１００ｂが完成する（図１３）。尚、第１の樹脂層１１０の放熱性を高めるためには、プリプレグ１１０ａに熱伝導性の高いフィラーを添加しておくことが好ましい。
【００５６】
このようにして第１の原基板１００ａ及び第２の原基板１００ｂが完成すると、次に、これら第１の原基板１００ａ及び第２の原基板１００ｂによって、プリプレグ１２０ｂをプレスする（図１４）。そして、プレスしながら熱を加えることによってプリプレグ１２０ｂに含まれる熱硬化性樹脂を硬化させれば、第２の樹脂層１２０の残りの部分１２２が形成される（図１５）。つまり、第２の樹脂層１２０の一部１２１と第２の樹脂層１２０の残りの部分１２２によって、第２の樹脂層１２０の全体が形成される。尚、第２の樹脂層１２０の残りの部分１２２の放熱性を高めるためには、プリプレグ１２０ｂに熱伝導性の高いフィラーを添加すればよいが、この場合、条件によっては半導体ＩＣ１４０の裏面１４１ｂとグランド層１３１との間にフィラーが残留し、これらを密着させることができなくなるおそれがある。このような場合、半導体ＩＣ１４０からの放熱性がかえって悪化することも考えられるので、半導体ＩＣ１４０の裏面１４１ｂとグランド層１３１とを密着させることを優先する必要がある場合には、プリプレグ１２０ｂにはフィラーを添加しないことが好ましい。
【００５７】
次に、ドリル等を用いてスルーホール電極１５１を形成すべき領域にスルーホール１５１ａを形成する（図１６）。この場合、あらかじめ転写用基板１０１を剥離してからスルーホール１５１ａを形成しても構わない。スルーホール１５１ａの形成前に転写用基板１０１を剥離しておけば、スルーホール１５１ａを形成すべき位置を容易に確認することが可能となる。但し、基板全体の変形をより確実に防止するためには、スルーホール１５１ａの形成時に転写用基板１０１が存在している方が好ましい。図１６に示すように、スルーホール１５１ａは電源層１３２及び配線層１３３が存在し、且つ、グランド層１３１が存在しない領域に形成する必要がある。その後、転写用基板１０１，１０５を剥離し、ビアホール電極１５２を形成すべき領域及びスタッドバンプ１４３が存在する領域の第２の樹脂層１２０をレーザーブラスト等により除去する（図１７）。これにより、ビアホール１５２ａが形成されるとともに、スタッドバンプ１４３が露出する。
【００５８】
次に、無電解メッキにより、スルーホール１５１ａやビアホール１５２ａの内部等、ほぼ全ての表面に下地導体層１６０を形成する（図１８）。下地導体層１６０の不要部分はその後除去されることから、その厚さは十分に薄く設定する必要があり、例えば０．３μｍ程度に設定することが好ましい。次に、硫酸銅等を用いた電解メッキを行うことにより、スルーホール電極１５１及びビアホール電極１５２を形成する（図１９）。
【００５９】
そして、電源層１３２及び配線層１３３の表面を研磨又はブラストすることにより下地導体層１６０を除去し（図２０）、露出している電源層１３２や配線層１３３にニッケル（Ｎｉ）メッキ及び金（Ａｕ）を施せば、図１に示した半導体ＩＣ内蔵基板１００が完成する。
【００６０】
このように、本実施形態による半導体ＩＣ内蔵基板１００の作製においては、スタッドバンプ１４３が嵌合する位置決め孔１３３ｂを配線層１３３自体に設けていることから、半導体ＩＣ１４０を配線層１３３に対して正しく位置決めすることが可能となる。このため、電極ピッチが１００μｍ以下、例えば６０μｍといった電極ピッチの非常に狭い半導体ＩＣ１４０を用いた場合であっても、スタッドバンプ１４３と配線層１３３との相対的な位置関係にずれがほとんど生じない。
【００６１】
本発明は、以上説明した実施の形態に限定されることなく、特許請求の範囲に記載された発明の範囲内で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００６２】
例えば、上記実施形態では、半導体ＩＣ１４０の裏面１４１ｂの実質的に全面をグランド層１３１に密着させているが、第２の樹脂層１２０の一部１２２にフィラーが添加されている場合には、これらの間にフィラーが介在していても構わない。
【００６３】
また、上記実施形態による半導体ＩＣ内蔵基板１００は、導電層としてグランド層１３１、電源層１３２及び配線層１３３の３層を有しているが、これ以外の導電層が設けられていても構わない。
【図面の簡単な説明】
【００６４】
【図１】本発明の好ましい実施の形態による半導体ＩＣ内蔵基板１００の構造を示す略断面図である。
【図２】半導体ＩＣ１４０の構造を示す略斜視図である。
【図３】本発明の好ましい実施の形態による半導体ＩＣ内蔵モジュール２００の構造を示す略断面図である。
【図４】半導体ＩＣ内蔵モジュール２００の略上面図である。
【図５】半導体ＩＣ内蔵基板１００の製造工程の一部（ドライフィルム１０２、１０３の形成）を示す図である。
【図６】半導体ＩＣ内蔵基板１００の製造工程の一部（ドライフィルム１０２のパターニング）を示す図である。
【図７】半導体ＩＣ内蔵基板１００の製造工程の一部（配線層１３３の形成）を示す図である。
【図８】半導体ＩＣ内蔵基板１００の製造工程の一部（ドライフィルム１０２、１０３の剥離）を示す図である。
【図９】半導体ＩＣ内蔵基板１００の製造工程の一部（転写用基板１０１及び半導体ＩＣ１４０によるプレス）を示す図である。
【図１０】位置決め孔１３３ｂ及びスタッドバンプ１４３を拡大して示す略斜視図である。
【図１１】第１の原基板１００ａの構造を示す略断面図である。
【図１２】半導体ＩＣ内蔵基板１００の製造工程の一部（転写用基板１０４，１０５によるプレス）を示す図である。
【図１３】第２の原基板１００ｂの構造を示す略断面図である。
【図１４】半導体ＩＣ内蔵基板１００の製造工程の一部（第１の原基板１００ａ及び第２の原基板１００ｂによるプレス）を示す図である。
【図１５】半導体ＩＣ内蔵基板１００の製造工程の一部（第１の原基板１００ａと第２の原基板１００ｂの一体化）を示す図である。
【図１６】半導体ＩＣ内蔵基板１００の製造工程の一部（スルーホール１５１ａの形成）を示す図である。
【図１７】半導体ＩＣ内蔵基板１００の製造工程の一部（ビアホール１５２ａの形成）を示す図である。
【図１８】半導体ＩＣ内蔵基板１００の製造工程の一部（下地導体層１６０の形成）を示す図である。
【図１９】半導体ＩＣ内蔵基板１００の製造工程の一部（スルーホール電極１５１及びビアホール電極１５２の形成）を示す図である。
【図２０】半導体ＩＣ内蔵基板１００の製造工程の一部（下地導体層１６０の除去）を示す図である。
【符号の説明】
【００６５】
１００      半導体ＩＣ内蔵基板
１００ａ    第１の原基板
１００ｂ    第２の原基板
１０１，１０４，１０５    転写用基板
１０１ａ    転写用基板の表面
１０１ｂ    転写用基板の裏面
１０２，１０３    ドライフィルム
１１０      第１の樹脂層
１１０ａ    プリプレグ
１２０      第２の樹脂層
１２０ａ，１２０ｂ    プリプレグ
１２１，１２２    第２の樹脂層の一部
１３１      グランド層
１３２      電源層
１３３      配線層
１３３ａ    ドライフィルムが除去された領域
１３３ｂ    位置決め孔
１４０，１６２    半導体ＩＣ
１４１ａ    半導体ＩＣの表面
１４１ｂ    半導体ＩＣの裏面
１４２      ランド電極
１４３      スタッドバンプ
１５１      スルーホール電極
１５１ａ    スルーホール
１５２      ビアホール電極
１５２ａ    ビアホール
１６０      下地導体層
１６１      デカップリングコンデンサ
１６２ａ    半導体ＩＣを載置すべき位置
２００      半導体ＩＣ内蔵モジュール
【図１】
2005223223.tif 000003
【図２】
2005223223.tif 000004
【図３】
2005223223.tif 000005
【図４】
2005223223.tif 000006
【図５】
2005223223.tif 000007
【図６】
2005223223.tif 000008
【図７】
2005223223.tif 000009
【図８】
2005223223.tif 000010
【図９】
2005223223.tif 000011
【図１０】
2005223223.tif 000012
【図１１】
2005223223.tif 000013
【図１２】
2005223223.tif 000014
【図１３】
2005223223.tif 000015
【図１４】
2005223223.tif 000016
【図１５】
2005223223.tif 000017
【図１６】
2005223223.tif 000018
【図１７】
2005223223.tif 000019
【図１８】
2005223223.tif 000020
【図１９】
2005223223.tif 000021
【図２０】
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