(57)【要約】【課題】  マウンタを用いずに複雑な機能を有する電子部品を簡単かつ安価な手段で実装できるようにする。【解決手段】  この電子部品の実装方法は、シリコン基板の表面に形成され所定の機能を果たす機能部と、外部電極とを備え、外部電極は、表裏区別なく実装できるように、シリコン基板の表面及び底面に配置され、対応する入力端子又は出力端子と接続されている半導体装置１を実装すべき実装基体１１の実装位置１１ａにランド１６を形成する第１の工程と、実装位置１１ａの上方及びその近傍に開口部及び外形位置決め部材１５を有するプリプレグ１３及びソルダーレジスト１４を実装基体１１表面に形成する第２の工程と、実装基体１１表面に半導体装置１を投下する第３の工程と、半導体装置１の外部電極と対応するランド１６とを接続する第４の工程とを有している。【選択図】  図２
2005203462.tif 000002
【特許請求の範囲】
【請求項１】
基板の表面又は底面の少なくとも一方に形成され所定の機能を果たす機能部と、前記機能部の複数の端子と外部とを接続するための複数の外部電極とを備え、前記複数の外部電極は、表裏区別なく実装できるように、前記基板の前記表面及び前記底面に配置され、対応する前記端子と接続されている電子部品を実装すべき実装基体の実装位置に、前記電子部品の外部電極と接続すべきランドを形成する第１の工程と、
前記実装位置の上方及びその近傍に前記電子部品の平面形状に対応した開口部又は前記電子部品を実装する際にその外形を位置決めをするため外形位置決め部材を有する絶縁部材を前記実装基体表面に形成する第２の工程と、
前記実装基体表面に前記電子部品を投下する第３の工程と、
前記電子部品の前記外部電極と対応する前記ランドとを接続する第４の工程と
を有していることを特徴とする電子部品の実装方法。
【請求項２】
基板の表面又は底面の少なくとも一方に形成され所定の機能を果たす機能部と、前記機能部の複数の端子と外部とを接続するために前記表面及び底面に形成された複数の外部電極とを備え、前記複数の外部電極のうち、同一の前記端子に接続されたものは、前記基板の同一の面及び異なる面において対称に配置されている電子部品を実装すべき実装基体の実装位置に、前記電子部品の外部電極と接続すべきランドを形成する第１の工程と、
前記実装位置の上方及びその近傍に前記電子部品の平面形状に対応した開口部又は前記電子部品を実装する際にその外形を位置決めをするため外形位置決め部材を有する絶縁部材を前記実装基体表面に形成する第２の工程と、
前記実装基体表面に前記電子部品を投下する第３の工程と、
前記電子部品の前記外部電極と対応する前記ランドとを接続する第４の工程と
を有していることを特徴とする電子部品の実装方法。
【請求項３】
前記第３の工程では、前記実装基体を振動させることを特徴とする請求項１又は２記載の電子部品の実装方法。
【請求項４】
前記電子部品は、前記複数の外部電極のうち、同一の前記端子に接続されたものが前記基板の異なる面においても対称に配置されていることを特徴とする請求項１乃至３のいずれかに記載の電子部品の実装方法。
【請求項５】
前記電子部品は、同一の前記端子に接続された外部電極が前記基板の前記表面と前記底面とで貫通して形成された接続部材を介して接続されていることを特徴とする請求項１乃至４のいずれかに記載の電子部品の実装方法。
【請求項６】
前記電子部品は、同一の前記端子に接続された外部電極が同一の表面処理が施されていることを特徴とする請求項１乃至５のいずれかに記載の電子部品の実装方法。
【請求項７】
前記外部電極の表面は、金又はハンダで表面処理されていることを特徴とする請求項６記載の電子部品の実装方法。
【請求項８】
前記電子部品の前記基板は、正方形状であることを特徴とする請求項１乃至７のいずれかに記載の電子部品の実装方法。
【請求項９】
前記電子部品の全体形状は、その幅及び奥行きがその厚さより大きいことを特徴とする請求項１乃至８のいずれかに記載の電子部品の実装方法。
【請求項１０】
前記電子部品の前記基板の前記表面及び前記底面には、応力緩和部が形成されていることを特徴とする請求項１乃至９のいずれかに記載の電子部品の実装方法。
【請求項１１】
前記電子部品の前記外部電極は、その間隔が前記端子の間隔より広くなるように形成されていることを特徴とする請求項１乃至１０のいずれかに記載の電子部品の実装方法。
【請求項１２】
前記電子部品の前記機能部が前記半導体基板上に形成された能動素子や受動素子で構成されていることを特徴とする請求項１乃至１１のいずれかに記載の電子部品の実装方法。
【請求項１３】
前記電子部品の前記機能部が前記基板上に取り付けられた半導体装置や受動部品で構成されていることを特徴とする請求項１乃至１１のいずれかに記載の電子部品の実装方法。
【請求項１４】
請求項１乃至１３のいずれかに記載の電子部品の実装方法を用いて電子部品が実装されたことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置等の能動素子単体又は能動素子や受動素子から構成されるモジュールからなる電子部品を実装基体に実装する電子部品の実装方法及びこの方法を用いて電子部品が実装された電子機器に関する。
【背景技術】
【０００２】
従来の電子部品の実装方法では、例えば、表面実装方式（ＳＭＴ：Surface Mount Technology）を用いる場合、電子部品を実装するための開口部が設けられたプリント配線板上に形成された各パッドにクリーム半田を塗布した後、チップマウンタを用いて電子部品をその接続端子が対応するパッド上に載置するように位置合わせして対応する開口部に装着し、電子部品が装着された状態のプリント配線板をリフロー炉に通して加熱することによりクリーム半田を溶融させて電子部品の接続端子と対応するパッドとを接続している（例えば、特許文献１参照。）。以下、この技術を第１の従来例と呼ぶ。
【０００３】
また、従来の電子部品の実装方法では、多数の凹面部に対応して立体パターンのめっき電極を設けた基板上にバンプ付き半導体光学素子チップをばらまき、振動を与えることで各凹面部に落とし込み、落とし込んだチップのバンプをめっきにより成長させてチップ電極及び各凹面部電極間を接続し、各凹面部単位で基板を分割して光学素子を構成しているものもある（例えば、特許文献２参照。）。以下、この技術を第２の従来例と呼ぶ。
【０００４】
【特許文献１】特開平９−１９９８２４号公報（［００１８］，［００１９］，［００２４］、図１）
【特許文献２】特開平５−１１４７５２号公報（請求項１，［０００５］，［０００９］〜［００１１］、図４〜図７）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
第１の従来例では、上記したように、チップマウンタを用いている。チップマウンタは、電子部品の吸着部だけでも、電子部品を吸着するための吸着ノズル、電子部品を所定間隔で吸着ノズル近傍まで搬送するフィーダ、電子部品の吸着ノズルにおける吸着不良を検出するためのセンサ、電子部品の吸着位置を補正するためのＸＹステージ等、高精度・高感度な部品で構成されているため、高価である。このため、このような高価なマウンタを用いて電子部品を実装して電子機器を組み立てると、完成された電子機器自体の価格も高価になってしまう。
【０００６】
この結果、例えば、ＩＣカード等のように、実装すべき電子部品の個数は少ないがそれ自体は大量に生産される電子機器の価格が高価になってしまう。一方、例えば、有機ＬＥＤ（ＯＬＥＤ：Organic Light Emitting Diode）、プラズマディスプレイパネル（ＰＤＰ：Plasma Display Panel）、液晶ディスプレイ（ＬＣＤ：Liquid Crystal Display）などのディスプレイを用いた表示装置では、同一形状及び同一機能を有するデータドライバが多数実装される。ここで、データドライバとは、外部から供給される１ライン分の表示データに基づいて、ディスプレイの対応するデータ電極にデータ信号を印加するものであり、複数個の画素（例えば、約３３０画素）ごとに１個設けられている。したがって、ディスプレイが大画面であればあるほど、実装すべきデータドライバの個数が増加することになる。この種の表示装置の場合、データドライバの実装精度自体はあまり要求されないにもかかわらず、上記した高価なマウンタを使用しなれればならないとすると、表示装置の価格が高価になってしまう。
【０００７】
一方、第２の従来例では、上記したように、凹面部が形成された基板上にバンプ付き半導体光学素子チップをばらまき、振動を与えることで各凹面部に落とし込んでいる。上記バンプ付き半導体光学素子チップは、単に発光するという単純な機能を有しており、またその形状も非常に単純であるため、上記した実装方法を用いることができる。しかし、一般的な半導体装置やモジュールは、表裏非対称であるし、入力端子や出力端子の配置も非対称であるものが大部分であるので、第２の従来例のような精度の低い実装方法では基板の所定箇所に正確に位置合わせして装着し、歩留まり良く実装することができない。
【０００８】
本発明は、上述のような課題を解決するためになされたもので、その目的は、マウンタを用いることなく、複雑な機能を有する電子部品を簡単かつ安価な手段で実装することができる電子部品の実装方法及び電子機器を得るものである。
【課題を解決するための手段】
【０００９】
本発明に係る電子部品の実装方法は、基板の表面又は底面の少なくとも一方に形成され所定の機能を果たす機能部と、機能部の複数の端子と外部とを接続するための複数の外部電極とを備え、複数の外部電極は、表裏区別なく実装できるように、基板の表面及び底面に配置され、対応する端子と接続されている電子部品を実装すべき実装基体の実装位置に、電子部品の外部電極と接続すべきランドを形成する第１の工程と、実装位置の上方及びその近傍に電子部品の平面形状に対応した開口部又は電子部品を実装する際にその外形を位置決めをするため外形位置決め部材を有する絶縁部材を実装基体表面に形成する第２の工程と、実装基体表面に電子部品を投下する第３の工程と、電子部品の外部電極と対応するランドとを接続する第４の工程とを有しているものである。本発明によれば、高価なマウンタを用いる必要はないので、実装工程を大幅に簡略化することができる。この結果、例えば、ＩＣカード等のように、実装すべき半導体装置１等の電子部品の個数は少ないがそれ自体は大量に生産される電子機器自体の価格を低下させることができるとともに、例えば、ＯＬＥＤ、ＰＤＰ、ＬＣＤなどのディスプレイを用いた表示装置が大画面であっても、その価格を低下させることができる。
【００１０】
本発明に係る電子部品の実装方法は、基板の表面又は底面の少なくとも一方に形成され所定の機能を果たす機能部と、機能部の複数の端子と外部とを接続するために表面及び底面に形成された複数の外部電極とを備え、複数の外部電極のうち、同一の端子に接続されたものは、基板の同一の面及び異なる面において対称に配置されている電子部品を実装すべき実装基体の実装位置に、電子部品の外部電極と接続すべきランドを形成する第１の工程と、実装位置の上方及びその近傍に電子部品の平面形状に対応した開口部又は電子部品を実装する際にその外形を位置決めをするため外形位置決め部材を有する絶縁部材を実装基体表面に形成する第２の工程と、実装基体表面に電子部品を投下する第３の工程と、電子部品の外部電極と対応するランドとを接続する第４の工程とを有しているものである。本発明によれば、高価なマウンタを用いる必要はないので、実装工程を大幅に簡略化することができる。この結果、例えば、ＩＣカード等のように、実装すべき半導体装置１等の電子部品の個数は少ないがそれ自体は大量に生産される電子機器自体の価格を低下させることができるとともに、例えば、ＯＬＥＤ、ＰＤＰ、ＬＣＤなどのディスプレイを用いた表示装置が大画面であっても、その価格を低下させることができる。
【００１１】
また、上記の実装方法において、第３の工程では、実装基体を振動させるものである。これにより、短時間で電子部品を実装基体の実装位置に収納することができる。
また、上記の実装方法において、電子部品は、複数の外部電極のうち、同一の端子に接続されたものが基板の異なる面においても対称に配置されているものである。これにより、複雑な機能を有する半導体装置であっても、実装基体の各実装位置に正確に位置合わせして装着し、歩留まり良く実装することができる。
また、上記の実装方法において、電子部品は、同一の端子に接続された外部電極が基板の表面と底面とで貫通して形成された接続部材を介して接続されているものである。これにより、配線のための面積を削減することができる。
また、上記の実装方法において、電子部品は、同一の端子に接続された外部電極が同一の表面処理が施されているものである。これにより、これにより、電子部品を実装する際にその表裏を意識する必要がないので、リフロー実装、局部リフロー実装、一括加熱圧着実装等の同一の実装方法を用いることができ、実装工程を大幅に簡略化することができる。
【００１２】
また、上記の実装方法において、外部電極の表面は、金又はハンダで表面処理されているものである。これにより、より一般的な実装方法を用いることができ、実装工程を大幅に簡略化することができる。
また、上記の実装方法において、電子部品の基板は、正方形状であるものである。これにより、この場合には、半導体装置の外形自体も回転対称となり、実装する際の方向性がなくなるので、実装工程を大幅に簡略化することができる。
また、上記の実装方法において、電子部品の全体形状は、その幅及び奥行きがその厚さより大きいものである。これにより、電子部品が実装基板の実装位置に安定的に収納される。
また、上記の実装方法において、電子部品の基板の表面及び底面には、応力緩和部が形成されているものである。これにより、応力緩和部により実装後の実装基板の熱膨張係数と、電子部品の熱膨張係数との差に起因する耐温度サイクルに対する信頼性が著しく向上する。
また、上記の実装方法において、電子部品の外部電極は、その間隔が端子の間隔より広くなるように形成されているものである。これにより、フリップチップ実装方法等の個別の実装方法を用いる必要がないので、この点でも実装工程の大幅な簡略化をすることができるとともに、実装工数の削減をすることができる。
また、上記の実装方法において、電子部品の機能部が半導体基板上に形成された能動素子や受動素子で構成されているものである。これにより、このような構造を有する半導体装置を簡単かつ安価な手段で実装することができる。
また、上記の実装方法において、電子部品の機能部が基板上に取り付けられた半導体装置や受動部品で構成されているものである。これにより、このような構造を有するモジュール等の電子部品を簡単かつ安価な手段で実装することができる。
【００１３】
本発明に係る電子機器は、上記いずれかの電子部品の実装方法を用いて電子部品が実装されているものである。これにより、電子部品をマウンタを用いることなく、簡単かつ安価な手段で実装することができるので、この電子部品が実装された電子機器の価格を低下させることができる。
【発明を実施するための最良の形態】
【００１４】
実施の形態１．
図３は、本発明の実施の形態１である実装方法で実装される半導体装置１の構成を示す概略平面図、図４は、半導体装置１の構成を示す概略底面図、図５は、図３のＸ−Ｘ'断面図である。
この例の半導体装置１は、長方形状のシリコン基板２の表面２ａ及びその近傍の略中央部に、機能部３が形成されているとともに、シリコン基板２の表面２ａの周縁近傍に外部電極６1〜６20が形成され、シリコン基板２の底面２ｂの周縁近傍に外部電極７1〜７20が形成されて構成されている。なお、以下では、外部電極６1〜６20を総称するときは、単に外部電極６と示す。外部電極７1〜７20及び、符号に添え字が付与された他の構成要素についても同様である。後述する他の実施の形態においても同様である。
【００１５】
機能部３は、能動素子や受動素子で構成され、所定の機能を果たすために、入力端子（パッド）４1〜４3から供給される入力信号に対して、例えば、演算処理、画像処理、音声合成処理、音声分析処理、ノイズ除去処理、周波数分析処理、暗号化処理、復号化処理、認証処理等の各種の信号処理を施して出力信号を生成して、出力端子（パッド）５1〜５3から出力する。入力端子４1〜４3及び出力端子５1〜５3は、シリコン基板２の表面２ａの機能部３の周縁近傍に形成されている。なお、ここでは、説明を簡単にするために、入力端子４1〜４3及び出力端子５1〜５3のみを示しているが、機能部には、図示しないが、通常、電源電圧を供給するための電源端子や接地電圧を供給するための接地端子等が設けられる。そこで、以下では、入力端子、出力端子、電源端子、接地端子等を総称する場合には、単に端子と呼ぶことにする。
【００１６】
外部電極６1〜６20及び外部電極７1〜７20は、例えば、アルミニウム（Ａｌ）、銅（Ｃｕ）等の金属膜又はこれらの合金膜等からなる。外部電極６1、６7、６11及び６17は、シリコン基板２の表面２ａ又はその近傍に形成された図示せぬ配線を介して、互いに接続されているとともに、少なくとも１個が機能部３の入力端子４1に接続されている。同様に、外部電極６2、６6、６12及び６16は、シリコン基板２の表面２ａ又はその近傍に形成された図示せぬ配線を介して、互いに接続されているとともに、少なくとも１個が機能部３の入力端子４2に接続されている。外部電極６3、６5、６13及び６15は、シリコン基板２の表面２ａ又はその近傍に形成された図示せぬ配線を介して、互いに接続されているとともに、少なくとも１個が機能部３の出力端子５1に接続されている。外部電極６4及び６14は、シリコン基板２の表面２ａ又はその近傍に形成された図示せぬ配線を介して、互いに接続されているとともに、少なくとも１個が機能部３の出力端子５2に接続されている。外部電極６8、６10、６18及び６20は、シリコン基板２の表面２ａ又はその近傍に形成された図示せぬ配線を介して、互いに接続されているとともに、少なくとも１個が機能部３の入力端子４3に接続されている。外部電極６9及び６19は、シリコン基板２の表面２ａ又はその近傍に形成された図示せぬ配線を介して、互いに接続されているとともに、少なくとも１個が機能部３の出力端子５3に接続されている。
【００１７】
また、入力端子４1は、シリコン基板２の自己の直下に表面２ａから底面２ｂに向かって貫通して形成された図示せぬ貫通スルーホール８1を介してシリコン基板２の底面２ｂ又はその近傍に形成された図示せぬ配線と接続されているとともに、当該配線を介して、外部電極７1、７7、７11及び７17の少なくとも１個と接続されている。外部電極７1、７7、７11及び７17は、互いに図示せぬ配線を介して接続されている。同様に、入力端子４2は、シリコン基板２の自己の直下に表面２ａから底面２ｂに向かって貫通して形成された図示せぬ貫通スルーホール８2を介してシリコン基板２の底面２ｂ又はその近傍に形成された図示せぬ配線と接続されているとともに、当該配線を介して、外部電極７2、７6、７12及び７16の少なくとも１個と接続されている。外部電極７2、７6、７12及び７16は、互いに図示せぬ配線を介して接続されている。入力端子４3は、シリコン基板２の自己の直下に表面２ａから底面２ｂに向かって貫通して形成された図示せぬ貫通スルーホール８3を介してシリコン基板２の底面２ｂ又はその近傍に形成された図示せぬ配線と接続されているとともに、当該配線を介して、外部電極７8、７10、７18及び７20の少なくとも１個と接続されている。外部電極７8、７10、７18及び７20は、互いに図示せぬ配線を介して接続されている。
【００１８】
出力端子５1は、シリコン基板２の自己の直下に表面２ａから底面２ｂに向かって貫通して形成された図示せぬ貫通スルーホール９1を介してシリコン基板２の底面２ｂ又はその近傍に形成された図示せぬ配線と接続されているとともに、当該配線を介して、外部電極７3、７5、７13及び７15の少なくとも１個と接続されている。外部電極７3、７5、７13及び７15は、互いに図示せぬ配線を介して接続されている。出力端子５2は、シリコン基板２の自己の直下に表面２ａから底面２ｂに向かって貫通して形成された図示せぬ貫通スルーホール９2を介してシリコン基板２の底面２ｂ又はその近傍に形成された図示せぬ配線と接続されているとともに、当該配線を介して、外部電極７4及び７14の少なくとも１個と接続されている。外部電極７4及び７14は、互いに図示せぬ配線を介して接続されている。出力端子５3は、シリコン基板２の自己の直下に表面２ａから底面２ｂに向かって貫通して形成された図示せぬ貫通スルーホール９3を介してシリコン基板２の底面２ｂ又はその近傍に形成された図示せぬ配線と接続されているとともに、当該配線を介して、外部電極７9及び７19の少なくとも１個と接続されている。外部電極７9及び７19は、互いに図示せぬ配線を介して接続されている。図４では、入力端子４2がシリコン基板２の自己の直下に表面２ａから底面２ｂに向かって貫通して形成された貫通スルーホール８2を介してシリコン基板２の底面２ｂ又はその近傍に形成された図示せぬ配線と接続されているとともに、出力端子５2がシリコン基板２の自己の直下に表面２ａから底面２ｂに向かって貫通して形成された貫通スルーホール９2を介してシリコン基板２の底面２ｂ又はその近傍に形成された図示せぬ配線と接続されている。
【００１９】
図３及び図４において、その形状を示す円内に同一の英字の大文字が付されている入力端子４、出力端子５及び外部電極６並びに７は、互いに接続されていることを意味している。図３及び図４から分かるように、外部電極６1〜６20及び外部電極７1〜７20のうち、同一の入力端子４又は出力端子５に接続されたものは、シリコン基板２の表面２ａ及び底面２ｂにおいて対称に配置されている。すなわち、例えば、シリコン基板２の表面２ａでは、機能部３の入力端子４1に接続されている外部電極６1、６7、６11及び６17では、図６に示すように、外部電極６1と外部電極６7とは直線Ｌ1に関して線対称であり、外部電極６11と外部電極６17とは直線Ｌ1に関して線対称である。外部電極６1と外部電極６17とは直線Ｌ2に関して線対称であり、外部電極６11と外部電極６17とは直線Ｌ2に関して線対称である。また、外部電極６1と外部電極６11とは中点Ｏに関して点対称であり、外部電極６7と外部電極６17とは中点Ｏに関して点対称である。
【００２０】
同様に、機能部３の入力端子４2に接続されている外部電極６2、６6、６12及び６16では、外部電極６2と外部電極６6とは図６に示す直線Ｌ1に関して線対称であり、外部電極６12と外部電極６16とは図６に示す直線Ｌ1に関して線対称である。外部電極６2と外部電極６16とは図６に示す直線Ｌ2に関して線対称であり、外部電極６6と外部電極６12とは直線Ｌ2に関して線対称である。また、外部電極６2と外部電極６12とは図６に示す中点Ｏに関して点対称であり、外部電極６6と外部電極６16とは図６に示す中点Ｏに関して点対称である。
【００２１】
機能部３の入力端子４3に接続されている外部電極６3、６5、６13及び６15では、外部電極６3と外部電極６5とは図６に示す直線Ｌ1に関して線対称であり、外部電極６13と外部電極６15とは図６に示す直線Ｌ1に関して線対称である。外部電極６3と外部電極６15とは図６に示す直線Ｌ2に関して線対称であり、外部電極６5と外部電極６13とは直線Ｌ2に関して線対称である。また、外部電極６3と外部電極６13とは中点Ｏに関して点対称であり、外部電極６5と外部電極６15とは図６に示す中点Ｏに関して点対称である。また、外部電極６4と６14とは図６に示す線Ｌ2に関して線対称であり、外部電極６9と６19とは図６に示す線Ｌ1に関して線対称である。
【００２２】
一方、シリコン基板２の底面２ｂにおいても、外部電極７1〜７20は、外部電極６1〜６20と同一の添え字が付与されたもの同士が同様の関係にある。すなわち、例えば、外部電極７1、７7、７11及び７17は、図６において、外部電極６1を外部電極７17と置き換え、外部電極６7を外部電極７11と置き換え、外部電極６11を外部電極７7と置き換え、外部電極６17を外部電極７1と置き換えることにより、外部電極７1と外部電極７7とは直線Ｌ1に関して線対称であり、外部電極７11と外部電極７17とは直線Ｌ1に関して線対称であることが分かる。同様に、外部電極７1と外部電極７17とは直線Ｌ2に関して線対称であり、外部電極７11と外部電極７17とは直線Ｌ2に関して線対称である。また、外部電極７1と外部電極７11とは中点Ｏに関して点対称であり、外部電極７7と外部電極７17とは中点Ｏに関して点対称である。外部電極７2、７6、７12及び７16の組、外部電極７3、７5、７13及び７15の組、外部電極７4と７14の組、外部電極７9と７19の組についても同様である。そして、外部電極６1〜６20と、外部電極７1〜７20とは、同一の添え字を付与されたもの同士が、シリコン基板２の表面２ａと底面２ｂとの中点を通る仮想的な平面に関して面対称である。
【００２３】
また、外部電極６1〜６20及び外部電極７1〜７20の隣接する外部電極同士の間隔は、例えば、０．５ｍｍである。一方、入力端子４1〜４3の隣接する入力端子同士の間隔及び出力端子５1〜５3の隣接する出力端子同士の間隔は、例えば、１００μｍである。
なお、実際には、シリコン基板２の表面２ａに層間絶縁膜やソルダーレジスト等が形成され、それぞれの表面に入力端子４1〜４3、出力端子５1〜５3、あるいは配線層が形成されるが、図３〜図５においては、それらを示していない。後述する他の実施の形態においても同様である。
【００２４】
以上の説明では、シリコン基板２が長方形状である例を示したが、本発明はこれに限定するものではない。例えば、シリコン基板が正方形状であっても良い。この場合には、半導体装置の外形自体も回転対称となり、実装する際の方向性がなくなるので、後述する実装工程を大幅に簡略化することができる。
【００２５】
次に、図７は、上記構成の半導体装置１が実装される実装基体１１の構成を示す概略平面図、図８は、図７のＸ−Ｘ'断面図である。
この例の実装基体１１は、プリント配線板１２と、プリプレグ（PrePregnant）１３と、ソルダーレジスト１４と、外形位置決め部材１５とから構成されている。プリント配線板１２は、長方形状を有し、ガラスエポキシ樹脂やベークライト（商標名）、ガラス、セラミック等からなり、所定幅の銅箔パターン（図示略）が単層又はプリプレグを介した多層で形成されているとともに、各銅箔パターンの端部には、ランド１６が形成されている。ランド１６は、長方形状の半導体装置１や正方形状の半導体装置の表面及び底面に形成された外部電極の間隔に対応して形成されている。なお、ランド１６の形状は、図７に示す長方形状に限らず、円形状、略楕円形状など、どのような形状でも良い。
【００２６】
プリプレグ１３は、ガラス繊維や炭素繊維に予めエポキシ樹脂を含浸したものからなり、プリント配線板１２上の上記した長方形状の半導体装置１や正方形状の半導体装置が実装される実装位置１１ａに、これらの半導体装置の平面形状に対応した開口部１３ａを有しており、プリント配線板１２の表面に貼付されている。ソルダーレジスト１４は、耐熱性被覆材料からなり、プリプレグ１３の各開口部１３ａと同一の実装位置１１ａに同一形状の開口部１４ａを有しており、プリプレグ１３の表面に形成されている。外形位置決め部材１５は、例えば、シリコンゴムからなり、略Ｌ字状を有し、開口部１４ａ近傍の少なくとも点対称となる位置に、上記した長方形状の半導体装置１や正方形状の半導体装置を実装する際にその外形を位置決めをするために形成されている。
【００２７】
次に、上記構成の実装基体１１の製造方法について、図１に示す製造工程図を参照して説明する。まず、周知のプリント配線板製造技術により、図１（ａ）に示すプリント配線板１２を作製する。プリント配線板１２は、長方形状を有し、所定幅の銅箔パターン（図示略）が単層又はプリプレグを介した多層で形成されているとともに、各銅箔パターンの端部には、ランド１６が形成されている。次に、プリント配線板１２の各実装位置１１ａに対応した開口部１３ａを有するプリプレグ１３をプリント配線板１２の表面に貼付する。
【００２８】
次に、プリント配線板１２の表面全面にソルダーレジスト（図示略）を塗布した後、フォトレジスト（図示略）を塗布し、マスクアライナーでソルダーレジストの全面に塗布されたフォトレジストを露光した後、現像液で現像するフォトリソグラフィ（photolithography）技術を使用して、ソルダーレジストのうち、後に開口部１４ａとなるべき部分に対応した領域を除去するために、図示せぬフォトレジストパターンを形成する。次に、ウェットエッチング技術を使用して、例えば、アルカリ性水溶液等のエッチング液でソルダーレジストのうち不要な部分を除去した後、上記したフォトレジストパターンを除去して、図１（ｃ）に示すように、ソルダーレジスト１４を得る。次に、図１（ｄ）に示すように、各開口部１４ａ近傍の点対称となる位置に、外形位置決め部材１５を形成して実装基体１１とする。
【００２９】
次に、上記構成の半導体装置１を実装基体１１に実装する実装方法について、図２に示す実装工程図を参照して説明する。まず、図７及び図８に示す実装基体１１の各実装位置１１ａに形成された各ランド１６上に、例えば、スクリーン印刷技術を用いて、図２（ａ）に示すように、クリーム半田２１を塗布する。次に、クリーム半田２１が塗布された複数の実装基体１１を図示せぬテーブル上に載置し、そのテーブルを、図２（ｂ）に示すように、上下左右に振動させる。次に、上記テーブル上から、図３〜図５に示す長方形状の半導体装置１及び図示せぬ正方形状の半導体装置２２をまき散らす。これにより、図２（ｃ）に示すように、実装基体１１の各実装位置１１ａの近傍に、半導体装置１及び半導体装置２２が収納される。
【００３０】
上記テーブルの振動を続行すると、半導体装置１及び半導体装置２２は、実装基体１１の各実装位置１１ａの近傍に形成された外形位置決め部材１５によりその位置決めされて、図２（ｄ）に示すように、対応した実装位置１１ａに収納される。次に、各実装位置１１ａに半導体装置１及び半導体装置２２が収納された状態の実装基体１１を、例えば、リフロー炉に通して加熱することにより、図２（ｅ）に示すように、クリーム半田２１を溶融させて溶融半田２３として半導体装置１及び半導体装置２２の各外部電極６及び７と、対応するランド１６とを一括で接続する。この後、必要に応じて、半導体装置１及び半導体装置２２の外部電極のうち、ランド１６と接続されずに、実装基体１１の表面側に露出したものを用いて、半導体装置１並びに半導体装置２２及びこれらの周辺回路の検査を行ったり、アンダーフィルを塗布したり、実装基体１１の表面全体を樹脂でコーティングする（ポッティング）。
【００３１】
このように、この例の実装方法は、シリコン基板２の表面２ａに形成され所定の機能を果たす機能部３と、機能部３の入力端子４1〜４3及び出力端子５1〜５3と外部とを接続するための外部電極６1〜６20及び７1〜７20とを備え、外部電極６1〜６20及び７1〜７20は、表裏区別なく実装できるように、シリコン基板２の表面２ａ及び底面２ｂに配置され、対応する入力端子４又は出力端子５と接続され構造を有する半導体装置１及び半導体装置２２を、実装すべき実装基体１１の実装位置１１ａに、半導体装置１及び半導体装置２２の外部電極と接続すべきランド１６を形成する第１の工程と、実装位置１１ａの上方及びその近傍に半導体装置１及び半導体装置２２の平面形状に対応した開口部１３ａを有するプリプレグ及び開口部１４ａを有するソルダーレジスト１４を実装基体１１表面に形成する第２の工程と、開口部１４ａ近傍の少なくとも点対称となる位置に半導体装置１及び半導体装置２２を位置決めするための外形位置決め部材１５を形成する第３の工程と、実装基体１１を振動させるとともに、実装基体１１表面に半導体装置１及び半導体装置２２を投下する第４の工程と、半導体装置１及び半導体装置２２の外部電極と対応するランド１６とをリフロー炉等を用いて接続する第５の工程とを有している。
【００３２】
したがって、上記したような高価なマウンタを用いる必要はないので、実装工程を大幅に簡略化することができる。この結果、例えば、ＩＣカード等のように、実装すべき半導体装置１等の電子部品の個数は少ないがそれ自体は大量に生産される電子機器自体の価格を低下させることができるとともに、例えば、ＯＬＥＤ、ＰＤＰ、ＬＣＤなどのディスプレイを用いた表示装置が大画面であっても、これらの表示装置を構成するデータドライバＩＣの実装にこの例の実装方法を適用すれば、その価格を低下させることができる。
また、この例の実装方法では、半導体装置の構造として図３〜図５に示すものを採用している。このため、複数の入力信号に対して、演算処理、画像処理、音声合成処理、音声分析処理、ノイズ除去処理、周波数分析処理、暗号化処理、復号化処理、認証処理等の各種の信号処理を施して複数の出力信号を生成するような複雑な機能を有する半導体装置であっても、実装基体１１の各実装位置１１ａに正確に位置合わせして装着し、歩留まり良く実装することができる。
さらにまた、図示しないが、外部電極上に、公知の方法で金、ハンダなどを用いてバンプを形成すれば、各種の二次実装方法が採用できるので、実装性はさらに向上するから好ましい。
【００３３】
実施の形態２．
図９は、本発明の実施の形態２である実装方法で実装される半導体装置３１の構成を示す概略断面図である。図９において、図５の各部に対応する部分には同一の符号を付け、その説明を省略する。図９に示す半導体装置３１においては、シリコン基板２の表面２ａの略中央部に、断面が略台形状の応力緩和部３２1が新たに形成されているとともに、シリコン基板２の底面２ｂの略中央部に、応力緩和部３２1と同一形状の応力緩和部３２2が新たに形成されている。応力緩和部３２1及び３２2は、シリコン基板２の表面２ａと底面２ｂとの中点を通る仮想的な平面に関して面対称である。応力緩和部３２1及び３２2は、例えば、感光性ポリイミド樹脂、シリコーン変性ポリイミド樹脂、エポキシ樹脂、シリコーン変性エポキシ樹脂等から構成されている。このように、この実施の形態２によれば、上記した実施の形態１で得られる効果はもちろん得られるが、さらに、応力緩和部３２1により、機能部３の熱ストレスが緩和され信頼性寿命が著しく向上するとともに、応力緩和部３２1及び３２2により、表裏対称構造となるので半導体装置３１の表裏の熱膨張係数差に起因する耐温度サイクルに対する信頼性が著しく向上する。
【００３４】
実施の形態３．
図１０は、本発明の実施の形態３である実装方法で実装される半導体装置４１の構成を示す概略断面図である。
この例の半導体装置４１は、長方形状のシリコン基板４２の表面４２ａ及びその近傍のほぼ全域に、機能部４３が形成されているとともに、機能部４３の周縁近傍に入力端子４４1〜４４3及び出力端子４５1〜４５3が形成されている。また、機能部４３の表面のほぼ全域に、断面が略台形状の応力緩和部４０1が形成されているとともに、シリコン基板４２の底面４２ｂの、表面３２ａと底面４２ｂとの中点を通る仮想的な平面に関して面対称な位置に、応力緩和部４０1と同一形状の応力緩和部４０2が形成されている。さらに、応力緩和部４０1の周縁近傍に外部電極４６1〜４６20が形成され、応力緩和部４０2の周縁近傍に外部電極４７1〜４７20が形成されている。
【００３５】
入力端子４４1〜４４3は、シリコン基板４２のそれぞれの直下に表面４２ａから底面４２ｂに向かって貫通して形成された図示せぬ貫通スルーホール４８1〜４８3を介してシリコン基板４２の底面４２ｂ又はその近傍に形成された図示せぬ配線と接続されている。出力端子４５1〜４５3は、シリコン基板４２のそれぞれの直下に表面４２ａから底面４２ｂに向かって貫通して形成された図示せぬ貫通スルーホール４９1〜４９3を介してシリコン基板４２の底面４２ｂ又はその近傍に形成された図示せぬ配線と接続されている。
【００３６】
なお、入力端子４４1〜４４3、出力端子４５1〜４５3、外部電極４６1〜４６20及び外部電極４７1〜４７20の位置関係と接続関係は、入力端子４４1〜４４3及び出力端子４５1〜４５3が外部電極４６1〜４６20及び外部電極４７1〜４７20よりシリコン基板４２の周縁側に配置されている以外は、上記した実施の形態１における入力端子４1〜４3、出力端子５1〜５3、外部電極６1〜６20及び外部電極７1〜７20の位置関係と接続関係と同様であるので、その説明を省略する。また、応力緩和部４０1及び４０2の材質は、上記した実施の形態２における応力緩和部２２1及び２２2の材質と同様である。このように、この実施の形態３によれば、上記した実施の形態１及び２で得られる効果はもちろん得られるが、さらに、応力緩和部４０1及び４０2により実装後の実装基板の熱膨張係数と、半導体装置４２の熱膨張係数との差に起因する耐温度サイクルに対する信頼性が著しく向上する。
【００３７】
実施の形態４．
上述した各実施の形態では、半導体装置の全体形状については、特に言及していないが、その幅及び奥行きがその厚さよりも大きいことが好ましい。何故なら、半導体装置の全体形状において、その幅及び奥行きがその厚さ以下である場合には、半導体装置が実装基板の収納されるべき凹部に安定的に収納されないおそれがあるからである。
【００３８】
実施の形態５．
上述した各実施の形態では、プリント配線板１２の表面に開口部１３ａを有するプリプレグ１３を貼付する例を示したが、本発明はこれに限定するものではない。例えば、本発明は、プリント配線板１２の表面に、上記開口部１３ａと同一形状の開口部を有し、エポキシ樹脂その他の樹脂のからなる形成板やセラミックの板、金属板等、またドライフィルムを貼付しても良い。または、プリプレグ１３を形成せずにソルダーレジストの厚さを厚く形成しても良い。要するに、半導体装置１を収納できる凹部を形成できるようにして半導体装置１の外形によって位置決めができれば、その位置決めの手法は問わない。
【００３９】
実施の形態６．
上述した各実施の形態では、略Ｌ字状の外形位置決め部材１５を形成する例を示したが、本発明はこれに限定するものではない。例えば、外形位置決め部材は、図１１（ａ）に示す略円柱状の外形位置決め部材５１のペアを実装位置５２近傍の少なくとも点対称となる位置に形成したり、略直方体形状の外形位置決め部材５３のペアを実装位置５４近傍の少なくとも点対称となる位置に形成しても良い。要するに、半導体装置１の外形によって位置決めができれば、その位置決めの手法は問わない。
【００４０】
実施の形態７．
上述した各実施の形態では、図示せぬテーブルを振動させるとともに、上記テーブル上から、半導体装置を実装基体１１上の任意の位置に散布することにより、半導体装置を実装位置１１ａに収納する例を示したが、本発明はこれに限定するものではない。例えば、図１２に示すように、図示せぬテーブルを振動させるとともに、図示せぬピックアッププレーサーを用いて半導体装置を実装位置１１ａに隣接する場所に１個ずつ載置しても良い。このように、この実施の形態７によれば、半導体装置が図３〜図５に示すような面対称な構造を有していなくても、実装基体１１に実装することができる。
【００４１】
実施の形態８．
上述した各実施の形態では、各実装位置１１ａに半導体装置が収納された状態の実装基体１１をリフロー炉に通して加熱することによりクリーム半田２１を溶融させて溶融半田２３として半導体装置の各外部電極と、対応するランド１６とを一括で接続する例を示したが、本発明はこれに限定するものではない。例えば、図１３に示すように、加熱したヒートブロック６１を、各実装位置１１ａに半導体装置１及び半導体装置２２が収納された状態の実装基体１１の上方から加圧することにより、クリーム半田２１を溶融させて溶融半田２３として半導体装置１及び半導体装置２２の各外部電極６及び７と、対応するランド１６とを一括で接続しても良い（一括加熱圧着実装法）。また、各実装位置１１ａに半導体装置が収納された状態の実装基体１１全体をリフロー炉に通すのではなく、個々の半導体装置又は実装基板の所定領域に存在する複数個の半導体装置ごとにリフローする局部リフローを行っても良い。いずれの場合にも、外部電極と対応するランドとを接続する接続工数を削減することができるので、電子機器の組立コストを削減することができる。
【００４２】
実施の形態９．
上述した各実施の形態では、クリーム半田２１が塗布された複数の実装基体１１を図示せぬテーブル上に載置し、そのテーブルを、図２（ｂ）に示すように、上下左右に振動させた後、上記テーブル上から、半導体装置をまき散らす例を示したが、本発明はこれに限定するものではない。例えば、クリーム半田２１が塗布された複数の実装基体１１を図示せぬテーブル上に載置し、上記テーブル上から半導体装置をまき散らした後、そのテーブルを上下左右に振動させても良い。
【００４３】
実施の形態１０．
上述した各実施の形態では、端子と外部電極は異なる平面位置に形成される例を示したが、本発明はこれに限定するものではない。例えば、端子上に外部電極を形成しても良い。このように、この実施の形態１０によれば、外部電極を形成するためだけに機能部の面積を割り振る必要がなく、機能部の面積、ひいてはシリコン基板の面積を最小限の大きさに抑えることができる。
【００４４】
実施の形態１１．
上述した各実施の形態では、本発明を半導体装置に適用する例を示したが、本発明はこれに限定するものではない。例えば、本発明は、各端子は、シリコン基板２の自己の直下に表面２ａから底面２ｂに向かって貫通して形成された貫通スルーホールを介してシリコン基板２の底面２ｂ又はその近傍に形成された図示せぬ配線と接続されている例を示したが、本発明はこれに限定するものではない。例えば、貫通スルーホールに換えて、貫通スルーホールの内部まで導電体を埋め込んだ、いわゆるコンタクトプラグを形成しても良い。貫通スルーホール及び上記コンタクトプラグを総称して、接続部材と呼ぶことにする。
【００４５】
実施の形態１２．
上述した各実施の形態では、本発明を半導体装置に適用する例を示したが、本発明はこれに限定するものではない。例えば、本発明は、機能部が能動素子や受動素子から構成されるモジュール、機能部がプリント基板上に取り付けられた半導体装置や受動部品で構成される電子部品にも適用することができる。
【００４６】
実施の形態１３．
上述の各実施の形態では、外部電極の表面処理については特に言及していないが、基板の表面に形成された外部電極と基板の底面に形成された外部電極は、例えば、バンプの形成方法やバンプの材質（例えば、金（Ａｕ）、ニッケル（Ｎｉ）−金（Ａｕ）、ハンダ（特に、鉛フリーハンダ）等）、ハンダペーストやフラックス等の形成方法やこれらの材質（例えば、スズ（Ｓｎ）−銀（Ａｇ）−銅（Ｃｕ）、スズ（Ｓｎ）−銀（Ａｇ）、スズ（Ｓｎ）−銀（Ａｇ）−ビスマス（Ｂｉ）−銅（Ｃｕ））など、同一の表面処理が施されていることが好ましい。何故なら、基板の表面及び底面に形成された外部電極が同一の表面処理が施されている場合には、電子部品を実装する際にその表裏を意識する必要がないので、リフロー実装、フリップチップ実装、フェースダウン実装等の同一の実装方法を用いることができ、実装工程を大幅に簡略化することができるからである。
【００４７】
以上、この実施の形態を図面を参照して詳述してきたが、具体的な構成はこの実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計の変更等があっても本発明に含まれる。
例えば、上述の各実施の形態では、機能部を基板の表面及びその近傍にのみ形成する例を示したが、これに限定されず、機能部は、基板の底面及びその近傍にのみ形成したり、基板の表面並びにその近傍及び底面及びその近傍の両方に形成しても良い。
また、上述の各実施の形態は、その目的及び構成等に特に矛盾や問題がない限り、互いの技術を流用することができる。
【図面の簡単な説明】
【００４８】
【図１】本発明の実施の形態１である実装方法で用いられる実装基体の製造方法を示す製造工程図である。
【図２】上記実装方法を示す実装工程図である。
【図３】上記実装方法で実装される半導体装置の構成を示す概略平面図である。
【図４】半導体装置の構成を示す概略底面図である。
【図５】図１のＸ−Ｘ'断面図である。
【図６】外部電極６1、６7、６11及び６17の位置関係を説明するための概略平面図である。
【図７】実装基体の構成を示す概略平面図である。
【図８】図７のＸ−Ｘ'断面図である。
【図９】本発明の実施の形態２である実装方法で実装される半導体装置の構成を示す概略断面図である。
【図１０】本発明の実施の形態３である実装方法で実装される半導体装置の構成を示す概略断面図である。
【図１１】本発明の実施の形態６である実装方法で用いられる実装基体上に形成される外形位置決め部材の構成を示す概略平面図である。
【図１２】本発明の実施の形態７である実装方法を示す実装工程図である。
【図１３】本発明の実施の形態８である実装方法を示す実装工程図である。
【符号の説明】
【００４９】
１，３１，４１  半導体装置、２，４２  シリコン基板、２ａ，４２ａ  表面、２ｂ，４２ｂ  底面、３，４３  機能部、４1〜４3，４４1〜４４3  入力端子、５1〜５3，４５1〜４５3  出力端子、６1〜６20，７1〜７20，４６1〜４６20，４７1〜４７20  外部電極、８1〜８3，９1〜９3，４８1〜４８3，４９1〜４９3  貫通スルーホール、１１  実装基体、１１ａ，５２，５４  実装位置、１２  プリント配線板、１３  プリプレグ、１３ａ，１４ａ  開口部、１４  ソルダーレジスト、１５，５１，５３  外形位置決め部材、３２1，３２2，５０1，５０2  応力緩和部、１６  ランド、２１  クリーム半田、２２  半導体装置、２３  溶融半田、６１  ヒートブロック。
【図１】
2005203462.tif 000003
【図２】
2005203462.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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