(57)【要約】【課題】  自動配置配線ツールを用いてハードマクロセルを効率的に配置配線可能な半導体装置の配置配線方法を提供することにある。【解決手段】自動配置配線ツールを用いた半導体装置の配置配線方法であって、電源配線予定領域を含んだハードマクロセル生成情報を作成するハードマクロセル生成ステップと、自動配置配線ツールに対して前記電源配線予定領域を含んだハードマクロセルの配置指定を行って、自動配置配線ツールを実行させて自動配置を行う自動配置配線ステップとを含む。【選択図】      図９
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【特許請求の範囲】
【請求項１】
自動配置配線ツールを用いた半導体装置の配置配線方法であって、
電源配線予定領域を含んだハードマクロセル生成情報を作成するハードマクロセル生成ステップと、
自動配置配線ツールに対して前記電源配線予定領域を含んだハードマクロセルの配置指定を行って、自動配置配線ツールを実行させて自動配置を行う自動配置配線ステップと、
を含むことを特徴とする半導体装置の配置配線方法。
【請求項２】
請求項１において、
前記ハードマクロセル生成ステップにおいて、
前記電源配線予定領域の電源配線と他の電源配線との接続予定箇所にビアを指定してハードマクロセル生成情報を作成し、
前記自動配置配線ステップにおいて、
外部の電源と電源配線がつながる場所にビアを指定したハードマクロセルの配置指定を行って自動配置配線ツールを実行させて自動配置を行うことを特徴とする半導体装置の配置配線方法。
【請求項３】
請求項１乃至２のいずれかにおいて、
前記自動配置配線ステップにおいて、
半導体装置のＩ／Ｏ電源部のメタル領域と、ハードマクロセルの電源配線予定領域の電源配線との接続部分のＩ／Ｏセルをメタルのないセルに入れ替えて自動配置配線を行うことを特徴とする半導体装置の配置配線方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその配線方法に関し、特に自動配置配線ツールを用いて配線を行う際に有効な技術に関するものである。
【背景技術】
【０００２】
半導体装置の高集積化や開発期間短縮の要求から、予め用意された特定の機能を有するハードマクロセルを用いてＩＣを製造するケースが多くなっている。
【０００３】
また配線も自動配置配線ツールを用いて行った後、自動配線を自動配置配線ツールの有するデザインルールチェック機能を用いた自動修正とマニュアルによる修正を行っている。
【特許文献１】特開２００２−５７２１６号
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来は自動配置配線ツールで配置配線を行う際に、あらかじめ電源を引く場所を予定して禁止領域を作成したり、また外周の電源からIOの電源部にも配線禁止領域を設定したり等、電源強化が必要なハードマクロセル（ＩＰ）周辺に配線禁止領域を設定して自動配置配線ツールによるハードマクロセル（ＩＰ）の配置を行っていた。
【０００５】
そして従来は自動配置配線後にマニュアルで電源を引いていたため、電源を引いた後の修正ミスによるデザインルール違反や、配線が混雑した個所では配線禁止領域の設定が不足していた場合にルール違反が見つかる事があった。また、電源を引くところをあらかじめ決めておく必要があった。
【０００６】
本発明は以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、自動配置配線ツールを用いてハードマクロセルを効率的に配置配線可能な半導体装置の配置配線方法を提供することにある。
【課題を解決するための手段】
【０００７】
（１）本発明は、自動配置配線ツールを用いた半導体装置の配置配線方法であって、
電源配線予定領域を含んだハードマクロセル生成情報を作成するハードマクロセル生成ステップと、
自動配置配線ツールに対して前記電源配線予定領域を含んだハードマクロセルの配置指定を行って、自動配置配線ツールを実行させて自動配置を行う自動配置配線ステップと、
を含むことを特徴とする。
【０００８】
電源配線とは、ハードマクロセル（例えばＩＰ）の環状電源（リング電源）と例えば半導体装置（ＩＣチップ）のＩ／Ｏ電源や外周電源等とを繋ぐ電源配線である。
【０００９】
自動配置配線ツールを用いて半導体装置の配置配線を行う際には、ハードマクロセルとＩ／Ｏ電源等の電源配線が必要な領域については信号線の配線禁止領域として指定して自動配置配線ツールを実行し、ハードマクロセルの配置配線後に電源配線を行っていた。
【００１０】
これに対し本発明では、ハードマクロセルとＩ／Ｏ電源等の電源配線（ハードマクロセルに電源を強化するための電源配線）が必要な領域については、電源配線予定領域として予めハードマクロセル領域に含めて定義し（ハードマクロセル生成情報を作成する）、自動配置配線ツールを実行することにより、電源配線領域を含んだハードマクロセルを配置する。
【００１１】
本発明によればハードマクロセル（ＩＰ）に配線禁止領域を含める事で、自動配置配線上で最終データを作成する事ができるため、自動配置配線ツール実行後に電源配線を追加する必要がない。このため電源配線に伴う修正の必要もない。
【００１２】
従って自動配置配線ツール実行後にマニュアルで電源配線を行う手間を省き、デザインルール違反による工数を短縮することができる。このように本発明によれば自動配置配線ツールを用いてハードマクロセルを効率的に配置配線可能な半導体装置の配置配線方法を提供することができる。
【００１３】
（２）本発明の半導体装置の配置配線方法は、
前記ハードマクロセル生成ステップにおいて、
前記電源配線予定領域の電源配線と他の電源配線との接続予定箇所にビア（ＶＩＡ）を指定してハードマクロセル生成情報を作成し、
前記自動配置配線ステップにおいて、
外部の電源と電源配線がつながる場所にビア（またはホール）を指定したハードマクロセルの配置指定を行って自動配置配線ツールを実行させて自動配置を行うことを特徴とする。
【００１４】
ビア（ＶＩＡ）とは層間を接続するための穴（ホール）であり、例えばメタル層間を繋ぐ金属である。
【００１５】
前記電源配線予定領域の電源配線と他の電源配線（例えば半導体装置（ＩＣチップ）の外周電源やＩ／Ｏ電源）との接続予定箇所にビア（ＶＩＡ）を指定してハードマクロセル生成情報を作成する。
【００１６】
本発明の半導体装置の配置配線方法では電源配線予定領域をハードマクロセルのセル領域に含めて指定して自動配置配線ツールを実行するため、自動配置配線ツールの側ではハードマクロセルの電源配線と他の電源配線との接続箇所に自動的にビア（ＶＩＡ）を打つことができない。
【００１７】
しかし本発明によれば、前記電源配線予定領域の電源配線と他の電源配線との接続予定箇所にビア（ＶＩＡ）を指定してハードマクロセル生成情報を作成しておくためにあとでビア（ＶＩＡ）を追加する作業を省略することができる。
【００１８】
（３）本発明の半導体装置の配置配線方法は、
前記自動配置配線ステップにおいて、
半導体装置のＩ／Ｏ電源部のメタル領域と、ハードマクロセルの電源配線予定領域の電源配線との接続部分のＩ／Ｏセルをメタルのないセルに入れ替えて自動配置配線を行うことを特徴とする。
【００１９】
自動配置配線ツールを用いてハードマクロセルの配置配線を行う際に、半導体装置のＩ／Ｏ電源部のメタル領域と、ハードマクロセルの電源配線予定領域の電源配線との接続部分では、ＶＳＳの電源配線とＶＤＤの電源配線が接続されてしまい、ショートがおこる箇所（Ｉ／Ｏ電源部のメタル領域と予め指定したマクロセルの電源配線との接続部分）が発生する可能性がある。
【００２０】
かかる場合には自動配置配線ツールでエラーがでて修正する行程が発生する。
【００２１】
しかし本発明によれば、ショートがおこる部分のＩ／Ｏセルをメタルのないセルに入れ替えて自動配置配線ツールを実行するため、エラーの発生を防止することができる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の好適な実施形態について図面を用いて詳細に説明する。
【００２３】
図１（Ａ）（Ｂ）は、本実施の形態のハードマクロセルを比較例との対比において説明するための図である。
【００２４】
図１（Ａ）は、本実施の形態におけるハードマクロセル（ＩＰ）の構成（自動配置配線を行う前にマニュアルで生成するハードマクロセル生成情報）について説明するための図である。
【００２５】
本実施の形態のハードマクロセル（ＩＰ）の定義領域１０の生成情報は、本来のハードマクロセル（ＩＰ）（本実施の形態の電源配線予定領域を含まないハードマクロセル領域）２０、ハードマクロセル（ＩＰ）２０を囲むＩＰ電源３０、電源配線予定領域４０、５０、６０、７０、８０を含む領域の情報として定義する。
【００２６】
当該情報の定義は、例えば自動配置配線ツールを用いてハードマクロセルを半導体装置に配置する前のハードマクロセルの設計段階で行う。
【００２７】
電源配線予定領域４０、５０、６０、７０、８０は、ＩＰ電源１２０とＩＣ（チップ）のＩ／Ｏ電源領域を接続するための電源配線の配線予定領域を予めセル領域として定義したものである。
【００２８】
またハードマクロセルの設計段階で、電源配線と外周電源との接続ポイント４２、５２、６２、７２、８２に予めビア（ＶＩＡ）の指定をしておくようにしてもよい。
【００２９】
またハードマクロセルの設計段階で、電源配線とＩ／Ｏ電源との接続ポイント４４，５４，６４，７４、８４に予めビア（ＶＩＡ）の指定をしておくようにしてもよい。
【００３０】
本実施の形態では、図１（Ａ）に示すように電源配線予定領域を追加したハードマクロセル（ＩＰ）１０を定義し、自動配置配線ツールで配置配線を実行する。  このようにすると電源配線予定領域を含んだ範囲の領域がチップ（ＩＣ）上に確保されるため、自動配置配線ツールでハードマクロセルを半導体装置（ＩＣチップ）に配置配線を行う際に、信号線の配線禁止領域を設定する処理及び配線禁止領域に電源配線の追加を行って追加に伴うエラーの検出及び修正処理を行う必要が無い。
【００３１】
図１（Ｂ）は、比較例のハードマクロセル（ＩＰ）の構成（自動配置配線を行う前にマニュアルで生成するハードマクロセル生成情報）について説明するための図である。
【００３２】
比較例のハードマクロセル（ＩＰ）１１０の生成情報は、ハードマクロセル（ＩＰ）１２０とハードマクロセル（ＩＰ）１２０を囲むＩＰ電源１３０で構成されている。
【００３３】
従って自動配置配線ツールを用いて配置配線を実施する時には、ＩＰ電源１３０とＩＣ（チップ）のＩ／Ｏ電源領域を接続するための電源配線の予定領域に対して信号線の配線を禁止するための配線禁止領域を設定する必要がある。そして配置配線終了後に配線禁止領域に電源配線の追加を行って追加に伴うエラーの検出及び修正処理を行う必要がある。
【００３４】
図２は、本実施の形態のハードマクロセル（ＩＰ）とＩ／Ｏ電源と外周電源の関係について説明するための図である。
【００３５】
２１０はＩ／Ｏエリアであり、２１２はＩ／Ｏ電源部（ＶＳＳ）であり、２１４はＩ／Ｏ電源部（ＶＤＤ）である。また２２２は外周電源（ＶＳＳ）であり、２２４は外周電源（ＶＤＤ）である。
【００３６】
本実施の形態のハードマクロセル（ＩＰ）１０は、セル配置段階で電源配線予定領域４０、５０、６０、７０、８０を含む領域として定義されている。
【００３７】
電源配線予定領域４０は、外周電源（ＶＤＤ）２２４及びＩ／Ｏ電源部（ＶＤＤ）２１４と接続するための電源配線がおかれる。そして予め指定したビア（ＶＩＡ）の設定に基づいて電源配線予定領域４０と外周電源（ＶＤＤ）２２４を接続するビア（ＶＩＡ）４２及び電源配線予定領域４０とＩ／Ｏ電源（ＶＤＤ）２１４を接続するビア（ＶＩＡ）４４が設定される。
【００３８】
電源配線予定領域５０は、外周電源（ＶＳＳ）２２２及びＩ／Ｏ電源部（ＶＳＳ）２１２と接続するための電源配線がおかれる。そして予め指定したビア（ＶＩＡ）の設定に基づいて電源配線予定領域５０と外周電源（ＶＳＳ）２２２を接続するビア（ＶＩＡ）５２及び電源配線予定領域５０とＩ／Ｏ電源（ＶＳＳ）２１２を接続するビア（ＶＩＡ）５４が設定される。
【００３９】
電源配線予定領域６０は、外周電源（ＶＳＳ）２２２及びＩ／Ｏ電源部（ＶＳＳ）２１２と接続するための電源配線がおかれる。そして予め指定したビア（ＶＩＡ）の設定に基づいて電源配線予定領域６０と外周電源（ＶＳＳ）２２２を接続するビア（ＶＩＡ）６２及び電源配線予定領域６０とＩ／Ｏ電源（ＶＳＳ）２１２を接続するビア（ＶＩＡ）６４が設定される。
【００４０】
電源配線予定領域７０は、外周電源（ＶＤＤ）２２４及びＩ／Ｏ電源部（ＶＤＤ）２１４と接続するための電源配線がおかれる。そして予め指定したビア（ＶＩＡ）の設定に基づいて電源配線予定領域７０と外周電源（ＶＤＤ）２２４を接続するビア（ＶＩＡ）７２及び電源配線予定領域７０とＩ／Ｏ電源（ＶＤＤ）２１４を接続するビア（ＶＩＡ）７４が設定される。
【００４１】
電源配線予定領域８０は、外周電源（ＶＳＳ）２２２及びＩ／Ｏ電源部（ＶＳＳ）２１２と接続するための電源配線がおかれる。そして予め指定したビア（ＶＩＡ）の設定に基づいて電源配線予定領域８０と外周電源（ＶＳＳ）２２２を接続するビア（ＶＩＡ）８２及び電源配線予定領域８０とＩ／Ｏ電源（ＶＳＳ）２１２を接続するビア（ＶＩＡ）８４が設定される。
【００４２】
図３は、比較例のハードマクロセル（ＩＰ）とＩ／Ｏ電源と外周電源の関係について説明するための図である。
【００４３】
比較例のハードマクロセル（ＩＰ）１１０の場合、自動配置配線ツールを用いて配置配線を実施する時には、ＩＰ電源１３０とＩＣ（チップ）のＩ／Ｏエリア２１０のＩ／Ｏ電源部（ＶＤＤ）２１４及びＩ／Ｏ電源部（ＶＳＳ）２１２を接続するための電源配線の予定領域に対して信号線の配線を禁止するための配線禁止領域１４０、１４２、・・１７０を設定する必要がある。そして配置配線終了後に配線禁止領域のエリアに配線を行う。
【００４４】
図４は、本実施の形態のハードマクロセル（ＩＰ）がＩＣ（チップ）に配置されている様子を示した図である。
【００４５】
本実施では例えばハードマクロセル（ＩＰ）２５０のようにＩＣ（チップ）２００の２辺のＩ／Ｏエリア２１０の電源に接続されるように電源配線予定領域２５１〜２５６を設けても良い。
【００４６】
また例えばハードマクロセル（ＩＰ）２６０、２７０のようにＩＣ（チップ）２００の１辺のＩ／Ｏエリア２１０の電源に接続されるように電源配線予定領域２６１〜２６３，２７１〜２７３を設けても良い。
【００４７】
図５は図４の２９０部分の拡大図であり、図６は本実施の自動配置配線実行前のＩＣ（チップ）の断面図であり、図７は比較例の自動配置配線実行前のＩＣ（チップ）の断面図であり、図８は本実施の形態のＩ／Ｏセル入れ替えについて説明するための図である。
【００４８】
図７に示すように比較例の自動配置配線実行前のＩＣ（チップ）の断面図ではＩＰ領域のメタル１層にＩＰ電源（ＶＤＤ）３２、ＩＰ電源（ＶＳＳ）３４が定義され、ＳＯＧ領域のメタル１層に外周電源（ＶＳＳ）２２２、外周電源（ＶＤＤ）２２４が定義され、Ｉ／Ｏ領域のメタル１層にＩ／Ｏ電源（ＶＳＳ）２１２、Ｉ／Ｏ電源（ＶＤＤ）２１４が定義されている。またＩ／Ｏ領域のメタル２層及び３層には電源配線（ＶＳＳ）２１５，電源配線（ＶＤＤ）２１７、電源配線（ＶＳＳ）２１６，電源配線（ＶＤＤ）２１８及びそれらを接続するビア（ＶＩＡ）２８０，２８２，２８４，２８６が定義されている。
【００４９】
これに対し本実施の形態の自動配置配線実行前のＩＣ（チップ）の断面図では、図６に示すように上記（ＩＰ領域のメタル１層のＩＰ電源（ＶＤＤ）３２、ＩＰ電源（ＶＳＳ）３４、ＳＯＧ領域のメタル１層の外周電源（ＶＳＳ）２２２、外周電源（ＶＤＤ）２２４、Ｉ／Ｏ領域のメタル１層のＩ／Ｏ電源（ＶＳＳ）２１２、Ｉ／Ｏ電源（ＶＤＤ）２１４、Ｉ／Ｏ領域のメタル２層及び３層の電源配線（ＶＳＳ）２１５，電源配線（ＶＤＤ）２１７、電源配線（ＶＳＳ）２１６，電源配線（ＶＤＤ）２１８及びそれらを接続するビア（ＶＩＡ）２８０，２８２，２８４，２８６）に加え、メタル２層にＶＳＳ接続用電源領域５０、メタル３層にＶＤＤ接続用電源領域４０が定義されている。またこれらを接続するビア（ＶＩＡ）５２，４２，４４が定義されている。
【００５０】
ここでメタル３層の電源配線（ＶＳＳ）２１５とメタル２層の電源配線（ＶＳＳ）２１６がビア（ＶＩＡ）２８２で接続されていることにより、電源配線（ＶＳＳ）２１６付近（Ｉ／Ｏ電源部のメタル領域と予め指定したマクロセルの電源配線との接続部分）でショートがおこる事になる。そこで本実施の形態では、図８に示すようにショートがおこる部分（Ｉ／Ｏ電源部のメタル領域と予め指定したマクロセルの電源配線との接続部分）のＩ／Ｏセルをメタルのないセルに入れ替えて自動配置配線を行うようにしてもよい。
【００５１】
図９は、本実施の形態の半導体装置の配置配線方法のフローチャート図である。
【００５２】
まず、電源配線予定領域を含んだハードマクロセルを作成する（ステップＳ１０）。ここは設計者がマニュアルで行う作業である（５００）。本実施の形態では、図１（Ａ）に示すように電源配線予定領域を含んだ領域をハードマクロセル領域として定義する。なお外部の電源と電源配線がつながる場所にビア（ＶＩＡ）（またはホール）を指定しておくようにしてもよい。
【００５３】
次に作成した電源配線予定領域を含んだハードマクロセルを自動配置配線ツールで配置配線するための配置指定を行う（ステップＳ２０）。
【００５４】
Ｉ／Ｏ電源部のメタル領域と、予め指定したマクロセルの電源配線との接続部分のＩ／Ｏセルをメタルのないセルに入れ替えるための設定変更を行う（ステップＳ３０）。
【００５５】
次に自動配置配線ツールで自動配置処理を実行する（ステップＳ４０）。
【００５６】
次に自動配置配線ツールで自動配線処理を実行する（ステップＳ５０）。
【００５７】
ステップＳ２０〜Ｓ５０は自動配置配線ツール実行時の作業である（５１０）。
【００５８】
次に自動配置配線処理ででたエラーを修正する処理を行う（ステップＳ６０）。ここは設計者がマニュアルで行う作業である（５２０）。なおこのエラー修正作業は自動配置配線ツールでも作業可能であり、マニュアルツールまたは自動配置配線ツールのいずれか一方で行う場合やマニュアルツール及び自動配置配線ツールを併用する場合も本実施の形態の範囲内である。
【００５９】
そして修正後の設定で再び自動配置配線ツールもしくは検証ツールを実行してエラーがないかどうか検証し、エラーが有る場合には再びステップＳ６０に戻る（ステップＳ７０）。
【００６０】
図１０は、比較例の自動配置配線ツールを用いた半導体装置の配置配線方法のフローチャート図である。
【００６１】
まず、ハードマクロセルを作成する（ステップＳ１１０）。ここは設計者がマニュアルで行う作業である（６００）。比較例で生成するハードマクロセルには図１（Ｂ）に示すように電源配線予定領域は含まれていない。
【００６２】
次に作成した電源配線予定領域を含んだハードマクロセルを自動配置配線ツールで配置配線するための配置指定を行う（ステップＳ１２０）。
【００６３】
次に図３で説明したように、ＩＰ電源とＩ／Ｏ電源を接続する部分に配線禁止領域の設定を行う（ステップＳ１３０）。
【００６４】
次に自動配置配線ツールで自動配置処理を実行する（ステップＳ１４０）。
【００６５】
次に自動配置配線ツールで自動配線処理を実行する（ステップＳ１５０）。
【００６６】
ステップＳ１２０〜Ｓ１５０は自動配置配線ツール実行時の作業である（６１０）。
【００６７】
次に自動配置配線処理ででたエラーを修正する処理を行う（ステップＳ１６０）。
【００６８】
次に配線禁止領域として指定した領域に電源配線を追加する処理を行う（ステップＳ１６５）。
【００６９】
そして修正後の設定で再び自動配置配線ツールもしくは検証ツールを実行してエラーがないかどうか検証し、エラーが有る場合には再びステップＳ１６０に戻る（ステップＳ１７０）。ステップ１６０〜Ｓ１６５は、設計者がマニュアルで行う作業である（６２０）。なおこのエラー修正作業及び電源追加作成作業は自動配置配線ツールでも作業可能であり、マニュアルツールまたは自動配置配線ツールのいずれか一方で行う場合やマニュアルツール及び自動配置配線ツールを併用する場合も本実施の形態の範囲内である。
【００７０】
ここで比較例の半導体装置の配置配線方法は本実施の形態の半導体装置の配置配線方法に比べてステップＳ１３０の処理とステップＳ１６５の処理が追加になっている。
【００７１】
なお、本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
【図面の簡単な説明】
【００７２】
【図１】図１（Ａ）（Ｂ）は、本実施の形態のハードマクロセルを比較例との対比において説明するための図である。
【図２】本実施の形態のハードマクロセル（ＩＰ）とＩ／Ｏ電源と外周電源の関係について説明するための図である。
【図３】比較例のハードマクロセル（ＩＰ）とＩ／Ｏ電源と外周電源の関係について説明するための図である。
【図４】本実施の形態のハードマクロセル（ＩＰ）がＩＣ（チップ）に配置されている様子を示した図である。
【図５】図４の２９０部分の拡大図である。
【図６】本実施の形態の自動配置配線実行前のＩＣ（チップ）の断面図である。
【図７】比較例の自動配置配線実行前のＩＣ（チップ）の断面図である。
【図８】本実施の形態のＩ／Ｏセル入れ替えについて説明するための図である。
【図９】本実施の形態の半導体装置の配置配線方法のフローチャート図である。
【図１０】比較例の自動配置配線ツールを用いた半導体装置の配置配線方法のフローチャート図である。
【符号の説明】
【００７３】
１０  ハードマクロセル定義領域、２０  ハードマクロセル、３０  ＩＰ電源、４０、５０、６０、７０、８０  電源配線予定領域、４２，４４，５２、５４、６２，６４、７２，７４８２，８４  ビア、２１０  Ｉ／Ｏエリア、２１２  Ｉ／Ｏ電源部（ＶＳＳ）、２１４  Ｉ／Ｏ電源部（ＶＤＤ）、２２２  外周電源部（ＶＳＳ）、２２４  外周電源部（ＶＤＤ）
【図１】
2005276991.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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