(57)【要約】【課題】  外部電極のめっき層の厚みのばらつきを抑制して実装不良を解消すると共に、実装時におけるはんだブリッジの発生を防止できて信頼性の高いチップ型電子部品及びその製造方法を得る。【解決手段】  内部導体を内蔵した略直方体形状のセラミック基体１０と、前記内部導体に接続すると共に基体１０の側面１０ａに並設された少なくとも三つの外部電極１５とを備えたチップ型コンデンサアレイ。外部電極１５は、基体１０の側面１０ａに形成されている側面部１５ａと、基体１０の側面１０ａに隣接する面１０ｂ，１０ｃへと延びている折返し部１５ｂとからなり、折返し部１５ｂの幅寸法ｂが側面部１５ａの幅寸法ａよりも大きい。【選択図】  図１
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【特許請求の範囲】
【請求項１】
内部導体を内蔵した略直方体形状の基体と、前記内部導体に接続すると共に前記基体の同一の側面に並設された少なくとも三つの外部電極とを備えたチップ型電子部品において、
前記外部電極は、前記基体の側面に形成されている側面部と、前記基体の側面に隣接する面へと延びている折返し部とからなり、該折返し部の幅寸法が前記側面部の幅寸法よりも大きいこと、
を特徴とするチップ型電子部品。
【請求項２】
前記側面部の幅寸法に対する前記折返し部の幅寸法が、１：１．０８〜１．４であることを特徴とする請求項１に記載のチップ型電子部品。
【請求項３】
前記外部電極は、前記基体の表面に導電性ペーストを焼き付けてなる下地電極層と、該下地電極層の表面に形成された電解めっき層とからなることを特徴とする請求項１又は請求項２に記載のチップ型電子部品。
【請求項４】
内部導体を内蔵した略直方体形状の基体と、前記内部導体に接続すると共に前記基体の同一の側面に並設された少なくとも三つの外部電極とを備えたチップ型電子部品の製造方法において、
セラミックグリーンシートを積層、焼結して内部導体を内蔵した基体を形成する工程と、
スリットが形成された転写版と前記基体の側面とを接触させつつ、該スリットから導電性ペーストを供給することによって、前記基体の側面及び該側面と隣接する面に前記内部導体に接続した導電性ペーストを塗布する工程と、
前記導電性ペーストを焼き付けて下地電極層とする工程と、
前記下地電極層の表面に電解めっきを施して電解めっき層を形成する工程と、を備え、
前記スリットはその両端部分において他の部分よりも幅が広くなっていること、
を特徴とするチップ型電子部品の製造方法。
【請求項５】
前記スリットの両端部分の幅寸法が他の部分の幅寸法に対して、１．０８〜１．４：１であることを特徴とする請求項４に記載のチップ型電子部品の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チップ型電子部品及びその製造方法、詳しくは、セラミック製の基体にコンデンサ、インダクタ、抵抗等の複数の電気的素子を内蔵したチップ型電子部品及びその製造方法に関する。
【背景技術】
【０００２】
従来、図６に示すように、セラミックシートを積層してなる基体１に、内部導体を設けて複数のコンデンサ、インダクタ、抵抗器等の電気的素子を構成し（図６では図示しないが、四つの素子が内蔵されている）、基体１の両側面に各素子と電気的に接続された外部電極２を一定の間隔ｃで形成したチップ型電子部品が種々提供されている。
【０００３】
外部電極２は、導電性ペーストを塗布あるいは転写した後に焼き付けた下地電極層の表面にＮｉ、Ｓｎ等を電解めっきにてめっき層を形成したものである。このような外部電極２は基体１の側面に形成された側面部２ａと、基体１の上下面に延びている折返し部２ｂとからなる。各外部電極２の側面部２ａの幅寸法ａ及び間隔ｃはそれぞれ等しく、折返し部２ｂの幅寸法ｂは側面部２ａの幅寸法ａと等しい。
【０００４】
ところで、図６に示した従来のチップ型電子部品にあっては、外部電極２にめっき層を形成する際、図５に示すように、下地電極層を形成した基体１とスチールボール等の導電性メディア３とをめっき装置（図示せず）に投入してバレルめっきを施す。
【０００５】
しかしながら、外部電極２の幅寸法ａに対してメディア３の直径が相対的に大きいため、両端部に位置する外側の外部電極２に対して内側の外部電極２のほうがメディア３との接触性が悪く、内側の外部電極２のめっき厚がどうしても薄くなり、はんだ付き性が悪く、実装不良を招来するという問題点を有していた。
【０００６】
詳しくは、外側の外部電極２と内側の外部電極２のメディア３に対する接触確率の差は、下地電極層の厚みに起因し、下地電極層が薄い折返し部２ｂでは内側と外側とで接触確率にほとんど差がなく、下地電極層の厚い側面部２ａでの接触確率の差が外部電極２の全体的なめっき厚に差を生じさせていると考えられる。
【０００７】
特に、近年では、電子回路の小型化に伴って電子部品の小型化が要請され、外部電極２の配置間隔ｃが小さくなっている。そこで、外部電極２の短絡防止のためにめっき層の成長を抑えるため、めっき時間や電流密度を抑制し、全体的にめっき厚が薄くなる傾向にある。このような傾向のもとでは、内側の外部電極２のめっき厚が薄くなる不具合はより顕著である。
【０００８】
そして、前記問題点を解決するため、本出願人は特許文献１に記載のチップ型電子部品を提案した。このチップ型電子部品は、図７に示すように、内側に位置する外部電極２の幅寸法ａ１を外側に位置する外部電極２の幅寸法ａよりも大きくしている。これにて、内側に位置する外部電極２の下地電極層へのメディア３の接触確率が高くなり、内側の外部電極２のめっき厚が薄くなることが解消された。
【０００９】
しかし、特許文献１に記載のチップ型電子部品においては、外部電極２の間隔ｃ１が図６に示した間隔ｃよりも狭くなり、実装時にはんだブリッジが発生しやすくなり、内蔵素子間の耐電圧特性が劣化し、信頼性が低下するという問題点が見出された。
【特許文献１】特開２００１−３５８０３４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
そこで、本発明の目的は、外部電極のめっき層の厚みのばらつきを抑制して実装不良を解消すると共に、実装時におけるはんだブリッジの発生を防止できて信頼性の高いチップ型電子部品及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
以上の目的を達成するため、第１の発明は、内部導体を内蔵した略直方体形状の基体と、前記内部導体に接続すると共に前記基体の同一の側面に並設された少なくとも三つの外部電極とを備えたチップ型電子部品において、前記外部電極は、前記基体の側面に形成されている側面部と、前記基体の側面に隣接する面へと延びている折返し部とからなり、該折返し部の幅寸法が前記側面部の幅寸法よりも大きいことを特徴とする。
【００１２】
第１の発明に係るチップ型電子部品にあっては、外部電極の折返し部の幅寸法を大きくすることにより、外部電極全体の面積に占める折返し部の面積の比率が大きくなる。それゆえ、下地電極層へのめっき処理時に、内側の外部電極であってもメディアがその折返し部に接触する確率が高くなり、好ましい厚さのめっき層を形成することができる。即ち、内側に位置する外部電極であっても外側に位置する外部電極とほぼ同等の厚さのめっき層が得られ、実装不良を解消することができる。また、外部電極の間隔を狭くすることがないので、実装時におけるはんだブリッジの発生を防止でき、信頼性が向上する。
【００１３】
第１の発明に係るチップ型電子部品において、外部電極の側面部の幅寸法に対する折返し部の幅寸法が、１：１．０８〜１．４であることが好ましい。幅寸法比が１：１．０８〜１．４の範囲において、隣接する内蔵素子間の耐電圧特性を良好に維持できる。
【００１４】
なお、本明細書において、外側に位置する外部電極とは、基体の同一の側面に並設された外部電極のうち両端部に位置する二つの外部電極を意味し、それ以外を内側に位置する外部電極と称する。
【００１５】
第２の発明は、内部導体を内蔵した略直方体形状の基体と、前記内部導体に接続すると共に前記基体の同一の側面に並設された少なくとも三つの外部電極とを備えたチップ型電子部品の製造方法において、セラミックグリーンシートを積層、焼結して内部導体を内蔵した基体を形成する工程と、スリットが形成された転写版と前記基体の側面とを接触させつつ、該スリットから導電性ペーストを供給することによって、前記基体の側面及び該側面と隣接する面に前記内部導体に接続した導電性ペーストを塗布する工程と、前記導電性ペーストを焼き付けて下地電極層とする工程と、前記下地電極層の表面に電解めっきを施して電解めっき層を形成する工程と、を備え、前記スリットはその両端部分において他の部分よりも幅が広くなっていることを特徴とする。
【００１６】
第２の発明に係る製造方法にあっては、前記スリットが形成された転写版を用いることによって、外部電極（下地電極層）の折返し部の幅寸法を大きく形成することができ、下地電極層への電解めっき処理時に、内側の外部電極に対しても好ましい厚さのめっき層を形成することができる。従って、内側に位置する外部電極であっても外側に位置する外部電極とほぼ同等の厚さのめっき層が形成され、実装不良を解消したチップ型電子部品を得ることができる。また、外部電極の間隔を狭くすることがないので、実装時におけるはんだブリッジの発生を防止でき、信頼性の高いチップ型電子部品を得ることができる。
【００１７】
第２の発明に係る製造方法において、前記スリットの両端部分の幅寸法が他の部分の幅寸法に対して、１．０８〜１．４：１に設定することにより、隣接する内蔵素子間の耐電圧特性を良好なものとすることができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明に係るチップ型電子部品及びその製造方法の実施形態について、添付図面を参照して説明する。
【００１９】
図１は本発明に係るチップ型電子部品の一実施例であるチップ型コンデンサアレイの外観を示す。また、図２はその分解状態を示す。
【００２０】
このチップ型コンデンサアレイは、誘電体からなるセラミックシート１１上に所定形状の内部電極１３を形成し、これらのシート１１と上下に同じ素材からなる複数枚の保護用シート１２とを重ね合わせ、乾燥、焼結した後、図１に示す１単位のコンデンサアレイごとに切り出されたものである。
【００２１】
シート１１，１２が積層されてなる直方体形状のセラミック基体１０の表面には、４対の外部電極１５が内蔵されている各コンデンサ素子に対応して形成される。これらの外部電極１５は、基体１０の両側面１０ａに形成されて内部電極１３の一端と電気的に接続されている側面部１５ａと、基体１０の上面１０ｂ及び下面１０ｃへと延びている折返し部１５ｂとからなる。
【００２２】
外部電極１５は、まず、下地電極層としてＡｇ、Ａｇ−Ｐｄ、Ｃｕ等の導電性ペーストを塗布し、焼き付ける。その後、周知のバレルめっき法等でＣｕ、Ｎｉ、Ｓｎ等によりめっき層を形成する。なお、塗布に使用される転写版や塗布方法は図３及び図４を参照して後述する。
【００２３】
本実施例において、外部電極１５の折返し部１５ｂの幅寸法ｂは側面部１５ａの幅寸法ａよりも大きく設定されている。側面部１５ａの間隔ｃは図６に示した従来のチップ型電子部品における間隔ｃと同等である。
【００２４】
通常、バレルめっき法で使用される導電性メディアの直径は外部電極１５の間隔ｃよりも大きく、どうしても内側に位置する外部電極１５への接触確率が低下する。しかし、本実施例では、折返し部１５ｂの幅寸法ｂを大きく設定しているため、バレルめっき処理時に内側の外部電極１５であってもその折返し部１５ｂにメディアが接触する確率が高くなり、外側の外部電極１５と同等の厚さのめっき層が形成される。
【００２５】
ここで、外部電極１５の下地電極層を塗布するための転写版２０と塗布方法について説明する。転写版２０は、図３及び図４に示すように、外部電極形成位置に対応したスリット２１を有し、該スリット２１の両端部分２２は幅の広いほぼ円形状部分とされている。
【００２６】
スリット２１の長さＬ２は前記セラミック基体１０の側面１０ａの高さＴ１と等しく、幅Ｗ２は外部電極１５の側面部１５ａの幅寸法ａと等しく、両端部分２２の幅Ｗ３は外部電極１５の折返し部１５ｂの幅寸法ｂと等しい。
【００２７】
導電性ペーストの塗布は、図４（Ｂ）に示すように、転写版２０とセラミック基体１０の側面１０ａとを接触させつつ下方から導電性ペーストを供給する。このとき、導電性ペーストはスリット２１を通じて基体１０の側面１０ａに塗布されて側面部１５ａが形成されると共に、両端部分２２を通じて上面１０ｂ及び下面１０ｃにも延在して折返し部１５ｂが形成される。このとき、側面部１５ａの下地電極層は比較的厚く塗布され、折返し部１５ｂの下地電極層は比較的薄く塗布される。
【００２８】
次に、本発明者らが行った具体的な製造手順について説明する。
【００２９】
まず、ＴｉＢａＯ３を主成分とする誘電体セラミックシート１１上に複数単位の内部電極１３を形成し、これらのシート１１と保護用の誘電体セラミックシート１２とを重ね合わせて圧着し、マザーブロック体を形成した。このマザーブロック体を１単位の基体１０にカットした。基体１０の大きさは、長さＬ１が２．０ｍｍ、幅Ｗ１が１．０ｍｍ、高さＴ１が０．５ｍｍである。
【００３０】
以上の大きさにカットされた基体１０を脱脂・焼結した。得られた焼結体（基体１０）に、Ｃｕを主成分とする導電性ペーストを前記転写版２０を用いて基体１０の側面１０ａと上下面１０ｂ，１０ｃの縁部に塗布し、焼き付けて下地電極層を形成した。
【００３１】
その後、直径０．８ｍｍのメディアを使用して、バレルめっき法により下地電極層上にＮｉ、Ｓｎを電解めっきを施し、電解めっき層を形成した。
【００３２】
前記製造方法によって、以下の表１に示す実施例１，２，３のチップ型コンデンサアレイを作製した。実施例１，２，３において、外部電極１５の側面部１５ａの幅寸法ａは２５０μｍである。折返し部１５ｂの幅寸法ｂは、実施例１で２７０μｍ、実施例２で３５０μｍ、実施例３で４００μｍとした。
【００３３】
バレルめっきによって下地電極層上に形成された側面部１５ａのめっき層の厚さは、実施例１において外側の外部電極１５で２．０μｍ、内側の外部電極１５で１．８μｍであった。実施例２において外側の外部電極１５で１．９μｍ、内側の外部電極１５で１．９μｍであった。実施例３において外側の外部電極１５で２．０μｍ、内側の外部電極１５で１．９μｍであった。
【００３４】
各種特性実験の結果、実装不具合（実装時にはんだが濡れ上がらない現象）は、１００００個の試料中、実施例１，２，３において０個であった。隣接する外部電極１５間に発生するはんだブリッジも、１０００個の試料中、実施例１，２，３において０個であった。また、耐電圧は、実施例１で４４３０Ｖ、実施例２で４０８０Ｖ、実施例３で２５８０Ｖであった。
【００３５】
比較のため、従来例１（図６に示したチップ型コンデンサアレイ）及び従来例２（図７に示したチップ型コンデンサアレイ）を実施例１，２，３と同様の手順で作製し、それぞれの特性に関して実験した。
【００３６】
従来例１において、外部電極２の側面部２ａの幅寸法ａは２５０μｍであり、折返し部２ｂの幅寸法ｂも２５０μｍである。従来例２において、外側の外部電極２の側面部２ａの幅寸法ａは２５０μｍであり、折返し部２ｂの幅寸法ｂも２５０μｍである。内側の外部電極の側面部２ａの幅寸法ａ１は３５０μｍであり、折返し部２ｂの幅寸法ｂも３５０μｍである。
【００３７】
バレルめっきによって下地電極層上に形成された側面部１５ａのめっき層の厚さは、従来例１において外側の外部電極２で１．９μｍ、内側の外部電極２で１．２μｍであった。従来例２において外側の外部電極２で２．０μｍ、内側の外部電極２で１．９μｍであった。
【００３８】
実装不具合は、１００００個の試料中、従来例１において２個であり、従来例２においては０個であった。隣接する外部電極２間に発生するはんだブリッジは、１０００個の試料中、従来例１において０個であったが、従来例２において３個であった。また、耐電圧は、従来例１で４６７０Ｖ、従来例２で２７００Ｖであった。
【００３９】
【表１】
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【００４０】
以上の各種実験結果を評価すると、実施例１，２，３においては実装不具合及びはんだブリッジの発生が皆無であり、特に実施例１，２においては十分な耐電圧特性を示した。実施例３で耐電圧特性の低下が見られたのは、外部電極１５の側面部１５ａの幅寸法ａに対する折返し部１５ｂの幅寸法ｂの比ａ：ｂが１：１．６と比較的大きいことによると考えられる。実施例１におけるａ：ｂは１：１．０８、実施例２におけるａ：ｂは１：１．４であり、耐電圧特性の点で、ａ：ｂは１：１．０８〜１．４の範囲が好ましい。
【００４１】
また、外部電極１５の折返し部１５ｂの面積を大きくするには、幅寸法ｂを大きくする以外に、延在方向（図１の矢印ｙ参照）の寸法を大きくすることも考えられる。但し、対向する折返し部１５ｂが近接しすぎて、実装基板上に配置された対向する外部電極のランドに接触することのないように配慮することが必要となる。
【００４２】
（他の実施例）
なお、本発明に係るチップ型電子部品及びその製造方法は前記実施例に限定するものではなく、その要旨の範囲内で種々に変更できる。
【００４３】
特に、前記実施例で挙げた材料、数値はあくまで一例である。また、外部電極の折返し部の形状はほぼ半円形状に限らず、方形状であってもよい。また、折返し部は基体の上下面ではなく、上面又は下面のいずれか一方に形成されていてもよい。
【図面の簡単な説明】
【００４４】
【図１】本発明に係るチップ型電子部品の一実施例の外観を示す斜視図である。
【図２】図１に示したチップ型電子部品のシートを分解した状態を示す斜視図である。
【図３】図１に示したチップ型電子部品の製造工程中セラミック基体に下地電極層を塗布する際に使用される転写版のスリット形状を示す平面図である。
【図４】前記転写版を使用して下地電極層を塗布する際の説明図である。
【図５】チップ型電子部品とバレルめっき時に使用されるメディアとの関係を示す説明図である。
【図６】従来のチップ型電子部品の第１例を示す斜視図である。
【図７】従来のチップ型電子部品の第２例を示す斜視図である。
【符号の説明】
【００４５】
１０…セラミック基体
１０ａ…側面
１０ｂ…上面
１０ｃ…下面
１１…セラミックシート
１３…内部電極
１５…外部電極
１５ａ…側面部
１５ｂ…折返し部
２０…転写版
２１…スリット
２２…両端部分
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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