(57)【要約】【課題】  電源―グランド間のデカップリングコンデンサを半導体装置内に効率よく配置することができ、小型で高性能な半導体装置を提供する。【解決手段】  アナログ回路ブロックとデジタル回路ブロックとを有する半導体装置において、上下に重ねて配置されたＶＤＤ配線１およびＶＳＳ配線２と、ＶＤＤ配線１およびＶＳＳ配線２と重ねて配置されてＶＤＤ配線１およびＶＳＳ配線２の間に接続されるデカップリングコンデンサ７とで、デカップリングコンデンサ一体型配線を構成し、アナログ回路ブロックとデジタル回路ブロックとにデカップリングコンデンサ一体型配線を用いて給電する。この際、アナログ回路ブロックとデジタル回路ブロックとで、デカップリングコンデンサ一体型配線を分離する。【選択図】        図１
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【特許請求の範囲】
【請求項１】
アナログ回路ブロックとデジタル回路ブロックとを有する半導体装置であって、
上下に重ねて配置された電源配線およびグランド配線と、前記電源配線および前記グランド配線と上下に重ねて配置されて前記電源配線および前記グランド配線の間に接続されるデカップリングコンデンサとで、デカップリングコンデンサ一体型配線を構成し、
前記デカップリングコンデンサ一体型配線を通して前記アナログ回路ブロックと前記デジタル回路ブロックとに給電し、かつ前記アナログ回路ブロックと前記デジタル回路ブロックとに給電する前記デカップリングコンデンサ一体型配線を分離した半導体装置。
【請求項２】
前記デカップリングコンデンサ一体型配線を、前記アナログ回路ブロックおよびデジタル回路ブロックのいずれか少なくとも一方の周囲の一部もしくは全部を囲むように配置し、かつ前記デカップリングコンデンサ一体型配線を構成する前記電源配線および前記グランド配線の少なくとも一方を半導体基板に接続することによりデカップリングコンデンサ一体型ガードバンドを構成した請求項１記載の半導体装置。
【請求項３】
前記デカップリングコンデンサは、前記電源配線層および前記グランド配線層の上層、下層もしくは中間層に形成されている請求項１または２記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ−デジタル変換回路またはデジタル−アナログ変換回路を内蔵した半導体装置のように、アナログ回路ブロックとデジタル回路ブロックとを有する半導体装置に関するものである。
【背景技術】
【０００２】
アナログ−デジタル変換回路あるいはデジタル−アナログ変換回路を内蔵した半導体装置は、電源配線を介して回り込むデジタル回路のデジタルノイズが、アナログ回路の性能を大きく悪化させる。特に、デジタルフィルタ、ノイズシェーパ、スイッチドキャパシタフィルタをもつデルタシグマ型アナログ−デジタル変換回路やデルタシグマ型デジタル−アナログ変換回路においては、オーバーサンプリングのための高い動作クロックが、スイッチドキャパシタフィルタがサンプルホールドする瞬間に入り込むと、帯域内のＳ／Ｎ（信号・雑音電力比）を大きく悪化させる。
【０００３】
半導体装置において電源配線よりデジタルノイズがアナログ回路に回り込む現象を、図４を用いて説明する。半導体装置８は、図４に示すように、アナログ回路８ａとデジタル回路８ｂとを内蔵しており、アナログ回路８ａとデジタル回路８ｂとに共通のＶＤＤ配線８ｃおよびＶＳＳ配線８ｄが、半導体装置８の端子８ｅ，８ｆにそれぞれ接続されている。また、半導体装置８の端子８ｅ，８ｆには、外部配線としてのＶＤＤ配線１およびＶＳＳ配線２が接続されている。また、半導体装置８の外部において、外付けのデカップリングコンデンサ９の一端および他端がＶＤＤ配線１およびＶＳＳ配線２にそれぞれ接続されている。デジタル回路８ｂのスイッチング動作により発生するデジタルノイズは、アナログ電源回路とデジタル電源回路について共通の配線インピーダンス１０ａ，１０ｂをそれぞれ有する共通のＶＤＤ配線８ｃおよびＶＳＳ配線８ｄを通してアナログ回路８ａに回り込む。
【０００４】
このような理由により、半導体装置上にデジタル回路と、アナログ回路であるスイッチドキャパシタフィルタを持つデルタシグマ型アナログ−デジタル変換回路あるいはデルタシグマ型デジタル−アナログ変換回路を構成する場合、デジタルノイズやスイッチングノイズが半導体基板を伝わって回り込む。このようなクロストークノイズにより、半導体装置のＳＮ性能が悪化することは広く知られている。
【０００５】
このような問題に対し、アナログ回路であるスイッチドキャパシタフィルタのサンプリングタイミングとデジタル回路の動作タイミングとをずらすことで、ＳＮ比の悪化を防止する方法が報告されている（例えば、特許文献１，２参照）。
【０００６】
特許文献１で報告されているように、デルタシグマ変調器は、スイッチドキャパシタフィルタで構成される場合が多い。当該特許では、図５および図６に示すように、アナログ入力をデルタシグマ変調器１１によりデルタシグマ変調した後、デジタルデシメーションフィルタ１２で間引きを行うことによりデジタル出力が取り出される。また、クロックジェネレータ１３からデルタシグマ変調器１１へはサンプリングのためのクロックＡＣＬＫが供給され、クロックジェネレータ１３からデジタルデシメーションフィルタ１２へはクロックＡＣＬＫに対して位相のずれたクロックＤＣＬＫが供給される。図６には、両クロックＡＣＬＫ，ＤＣＬＫの立ち上がりおよび立ち下がりに同期して発生するノイズの波形も合わせて示されている。
【０００７】
図５および図６に示したように、デルタシグマ変調器１１のスイッチドキャパシタフィルタのサンプリングタイミングとデジタルデシメーションフィルタ１２のロジック回路の動作タイミングとを、クロックジェネレータ１３でクロックＡＣＬＫとクロックＤＣＬＫとのタイミングをずらすことにより、ずらせている。これによって、デジタルノイズの発生タイミングをスイッチドキャパシタフィルタのサンプリングタイミンとずらすことが可能となり、アナログ回路とデジタル回路とを内蔵した半導体装置において、クロストークノイズによるＳＮ性能の悪化を防止することができる。
【０００８】
しかし、この方法では、半導体装置に内蔵するアナログ−デジタル変換回路あるいはデジタル−アナログ変換回路の数が多くなればなるほど、その動作タイミング制御は複雑になってしまう。
【０００９】
また、特許文献１におけるＳＮの改善方法も、半導体装置に内蔵される、複数個のデルタシグマ型アナログ−デジタル変換回路あるいはデジタル−アナログ変換回路と、それ以外のデジタル回路の動作タイミングが、すべて単一クロックに同期している場合のみ有効な対策であり、いずれか一つでも、非同期の動作タイミングが存在する場合、タイミング制御によるクロストークノイズの影響を防止することは不可能である。
【００１０】
従来、この問題を解決するためにクロストークが発生する回路ブロックの電源端子を分離する半導体装置の構成も提案されている。この半導体装置８では、図７に示すように、アナログ回路８ａのＶＤＤ配線８ｇおよびＶＳＳ配線８ｈと、デジタル回路８ｂのＶＤＤ配線８ｋおよびＶＳＳ配線８ｌとをそれぞれ分離し、各々個別に端子８ｍ，８ｎ，８ｏ，８ｐに接続している。そして、半導体装置８の端子８ｍ，８ｏには、外部配線としてのＶＤＤ配線１が接続され、半導体装置８の端子８ｎ，８ｐには、外部配線としてのＶＳＳ配線２が接続されている。また、ＶＤＤ配線１は、途中でＶＤＤ配線１ａ，１ｂに分岐し、一方が端子８ｍに接続され、他方が端子８ｏに接続されている。また、ＶＳＳ配線２は、途中でＶＳＳ配線２ａ，２ｂに分岐し、一方が端子８ｎに接続され、他方が端子８ｐに接続されている。また、半導体装置８の外部において、外付けのデカップリングコンデンサ９ａ，９ｂの一端および他端がＶＤＤ配線１ａ，１ｂおよびＶＳＳ配線２ａ，２ｂにそれぞれ接続されている。
【００１１】
上記の先行技術では、図７のように半導体装置８の外部の近傍にデカップリングコンデンサ９ａ，９ｂを接続することで電源配線であるＶＤＤ配線８ｋ，ＶＳＳ配線８ｌにのったデジタルノイズを吸収し、クロストークノイズによる特性の劣化を防止した。
【特許文献１】米国特許第４，７４６，８９９号明細書
【特許文献１】特開昭６３−１２６３２０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかし、アナログ−デジタル変換回路あるいはデジタル−アナログ変換回路を高性能化するためのオーバーサンプル率の上昇や、サンプリングクロックの高速化により、動作クロック周波数が高くなると、ボンディングワイヤやリードフレーム、プリント基板配線等の半導体装置から外部のデカップリングコンデンサまでの、配線がもつインダクタ成分が、デカップリングコンデンサによるデジタルノイズ吸収力を劣化させる。そのため、デカップリングコンデンサの半導体装置への内蔵を必要とする。
【００１３】
その場合、従来例では、図８のように、内蔵の大面積のデカップリングコンデンサ領域１００を半導体装置の内部に設ける必要がある。図８において、符号１０１ａ，１０１ｂ，１０１ｃはＶＤＤ配線を示し、符号１０２ａ，１０２ｂ，１０２ｃはＶＳＳ配線を示している。また、符号１０３，１０４はアナログ回路を示し、符号１０５はデジタル回路を示している。符号１０６はコンタクトを示している。
【００１４】
以上のように、図８の例では、内蔵の大面積のデカップリングコンデンサ領域１００を半導体装置の内部に設けるため、半導体装置が大型化するという問題がある。
【００１５】
本発明は、アナログ−デジタル変換回路あるいはデジタル−アナログ変換回路を内蔵した半導体装置のように、アナログ回路ブロックとデジタル回路ブロックとを有する半導体装置において、電源―グランド間のデカップリングコンデンサを半導体装置内に効率よく配置することにより、電源配線を介して各ブロック間に発生するクロストークノイズを効率よく吸収することで、小型で高性能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記課題を解決するために、本発明の半導体装置は、アナログ回路ブロックとデジタル回路ブロックとを有する半導体装置において、上下に重ねて配置された電源配線およびグランド配線と、電源配線およびグランド配線と上下に重ねて配置されて電源配線およびグランド配線の間に接続されるデカップリングコンデンサとで、デカップリングコンデンサ一体型配線を構成し、デカップリングコンデンサ一体型配線を通してアナログ回路ブロックとデジタル回路ブロックとに給電し、かつアナログ回路ブロックとデジタル回路ブロックとに給電するデカップリングコンデンサ一体型配線を分離している。
【００１７】
デカップリングコンデンサ一体型配線は、アナログ回路ブロックおよびデジタル回路ブロックのいずれか少なくとも一方の周囲の一部もしくは全部を囲むように配置し、かつデカップリングコンデンサ一体型配線を構成する電源配線およびグランド配線の少なくとも一方を半導体基板に接続することによりデカップリングコンデンサ一体型ガードバンドを構成することが好ましい。
【００１８】
デカップリングコンデンサは、たとえば、電源配線層およびグランド配線層の上層、下層もしくは電源配線層およびグランド配線層の中間層に形成される。
【発明の効果】
【００１９】
この発明によれば、デカップリングコンデンサ一体型配線を通してアナログ回路ブロックとデジタル回路ブロックとに給電し、かつアナログ回路ブロックとデジタル回路ブロックとに給電するデカップリングコンデンサ一体型配線を分離しているので、デカップリングコンデンサ一体型配線のデカップリングコンデンサが高周波のデジタルノイズを吸収し、電源配線を介してデジタル回路ブロックからアナログ回路ブロックへ回り込むクロストークノイズを効率的に吸収できる。
【００２０】
しかも、デカップリングコンデンサが電源配線およびグランド配線と重ねて配置されているので、電源―グランド間のデカップリングコンデンサを半導体装置内に効率よく配置することができ、小型で高性能な半導体装置を提供することができる。その結果、クロストークノイズを効率よく吸収するための複雑な動作タイミング設定を行うことが不要となり、また半導体装置に分離した電源端子を設けることなく、アナログ−デジタル変換回路あるいはデジタル−アナログ変換回路を内蔵した高性能な半導体装置を提供することができる。
【００２１】
また、カップリングコンデンサ一体型配線を用いてデカップリングコンデンサ一体型ガードバンドを構成すれば、デジタル回路が発生するデジタルノイズが電源配線を介してアナログ回路に回り込むのを防止するだけでなく、半導体基板を介してアナログ回路に回り込むのを防止することができる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施の形態を、図面を参照しながら説明する。
【００２３】
（実施の形態１）
図１は、本発明の実施の形態１の半導体装置におけるデカップリングコンデンサ一体型配線の構造を示す斜視断面図である。この半導体装置は、図１に示すように、デカップリングコンデンサ一体型配線が形成されている。このデカップリングコンデンサ一体型配線は、ＶＤＤ配線（電源配線）１とＶＳＳ配線（グランド配線）２とが並行しかつ上下に重ねて配置され、その下に多数のデカップリングコンデンサ７が配置されることによって構成されている。
【００２４】
この場合、ＶＤＤ配線１とＶＳＳ配線２とは全部が重なっている必要はなく、一部が重なっているだけでもよい。デカップリングコンデンサ７は、ＶＤＤ配線１とＶＳＳ配線２に対して、全部が重なっている必要はなく、一部が重なっているだけでもよい。
【００２５】
デカップリングコンデンサ７は、この例では半導体基板６上のＭＯＳ構造を利用したＭＯＳ型コンデンサで構成される。デカップリングコンデンサ７の下部の電極５は、ＭＯＳ構造のソース電極に相当し、上部の電極４はＭＯＳ構造のゲート電極に相当する。容量膜は図示していないが、半導体基板６の上のゲート酸化膜に相当する。
【００２６】
そして、上部の電極４がコンタクト（ビア）３ａを介してＶＤＤ配線１に接続され、下側の電極５がコンタクト（ビア）３ｂを介してＶＳＳ配線２に接続されている。
【００２７】
なお、コンデンサの種類は、ＭＯＳ型コンデンサに限らない。例えば、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）コンデンサやＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）コンデンサなどいずれの種類のコンデンサであってもよい。また、配置される位置も、重ねて配置された電源配線およびグランド配線の上層、下層あるいはその間の層に配置することで、電源―グランド−デカップリングコンデンサの一体化配線を形成できる。
【００２８】
図２に、図１のデカップリングコンデンサ一体型配線により各ブロックに電源配線を行ったレイアウトの一例を示す。図２においては、符号１０１ａはアナログ回路１０３，１０４およびデジタル回路１０５に共通のＶＤＤ配線を示し、符号１０２ａは同じくアナログ回路１０３，１０４およびデジタル回路１０５に共通のＶＳＳ配線を示している。符号１０１ｂはアナログ回路１０３，１０４およびデジタル回路１０５毎に分離されたＶＤＤ配線を示し、符号１０２ｂは同じくアナログ回路１０３，１０４およびデジタル回路１０５毎に分離されたＶＳＳ配線を示している。ＶＤＤ配線１０１ｂとＶＳＳ配線１０２ｂは、並行し、アナログ回路１０３，１０４およびデジタル回路１０５毎に少なくとも一部が重なる状態に配置されている。符号１０１ｃはアナログ回路１０３，１０４およびデジタル回路１０５毎に分離されたＶＤＤ配線を示し、符号１０２ｃは同じくアナログ回路１０３，１０４およびデジタル回路１０５毎に分離されたＶＳＳ配線を示している。ＶＤＤ配線１０１ｃとＶＳＳ配線１０２ｃは、並行して配置され、それらの間にアナログ回路１０３，１０４およびデジタル回路１０５がそれぞれ配置されている。符号１０７はＶＤＤ配線１０１ｂとＶＳＳ配線１０２ｂに重ねて形成したデカップリングコンデンサを示している。そして、ＶＤＤ配線１０１ｂとＶＳＳ配線１０２ｂとデカップリングコンデンサ１０７とでデカップリングコンデンサ一体型配線１０８が構成され、デカップリングコンデンサ一体型配線１０８はアナログ回路１０３，１０４およびデジタル回路１０５毎に分離されている。符号１０６はコンタクトを示す。
【００２９】
図２においては、２個のアナログ回路１０３，１０４と１つのデジタル回路１０５は、分離された、それぞれ別々のデカップリングコンデンサ一体形電源配線１０８により配線されている。これにより、電源配線に回り込んだデジタル回路１０５のデジタルノイズが、デジタル回路用電源配線として接続されたデカップリングコンデンサ一体形電源配線１０８のデカップリングコンデンサ１０７により吸収される。その結果、２個のアナログ回路１０３，１０４に回り込むデジタル回路１０５のデジタルノイズの影響を低減できる。
【００３０】
図３に、アナログ−デジタル変換回路あるいはデジタル−アナログ変換回路を内蔵し、かつデカップリングコンデンサ配線一体型配線１０８でデカップリングコンデンサ一体形ガードバンドを構成した半導体装置の例を示す。具体的に説明すると、ＶＤＤ配線１０１ｂとＶＳＳ配線１０２ｂの少なくとも一方の配線を半導体基板に接続し、かつ回路ブロック（この例では、デジタル回路１０５）の周囲の一部あるいは全部を囲むように配線することにより、デカップリングコンデンサ一体形ガードバンドを形成している。
【００３１】
図３において、デカップリングコンデンサ一体型配線１０８がデジタル回路１０５の周囲を囲むように配線されている。一般にアナログ回路１０４とデジタル回路１０５を一つの半導体装置に内蔵する場合、デジタル回路１０５のデジタルノイズが半導体基板を介し回り込むことを防止するため、半導体基板に接続された電源配線あるいはグランド配線により、デジタル回路の周囲を取り囲むガードバンドを設ける。本発明では、図２のデカップリングコンデンサ一体型配線１０８において、ＶＤＤ配線１０１ｂとＶＳＳ配線１０２ｂの少なくとも一方の配線を半導体基板に接続することで、このガードバンドの役割とデカップリングコンデンサの役割を兼ねた、デカップリングコンデンサ一体型ガードバンドを構成することが可能になる。これにより、デジタル回路が発生するデジタルノイズが半導体基板自体を介して回り込む場合と、電源配線を介して回り込む場合の両方を防止することを実現できる。
【産業上の利用可能性】
【００３２】
本発明にかかる半導体装置は、デカップリングコンデンサが電源配線およびグランド配線と重ねて配置されているので、電源―グランド間のデカップリングコンデンサを半導体装置内に効率よく配置することができ、小型で高性能な半導体装置を提供することができるという効果を有し、アナログ−デジタル変換回路またはデジタル−アナログ変換回路を内蔵した半導体装置等として有用である。
【図面の簡単な説明】
【００３３】
【図１】本発明の実施の形態におけるデカップリングコンデンサ一体型配線の構造を示す斜視断面図である。
【図２】本発明の実施の形態におけるデカップリングコンデンサ一体型配線を使用した半導体装置の例を示す概略図である。
【図３】本発明の実施の形態におけるデカップリングコンデンサ一体型ガードバンドを設けた半導体装置の例を示す概略図である。
【図４】先行技術において電源配線を介してデジタルノイズがアナログ回路に回りこむ理由を説明する概略図である。
【図５】米国特許第４，７４６，８９９号明細書の開示内容を簡単に説明するブロック図である。
【図６】米国特許第４，７４６，８９９号明細書に開示された構成において、ノイズを防止するタイミングを示すタイミング図である。
【図７】先行技術において電源配線を介して回り込むデジタルノイズを防止する方法を説明するための概略図である。
【図８】先行技術において電源配線を介して回り込むデジタルノイズを防止するための内蔵デカップリングコンデンサのレイアウトの一例を示す概略図である。
【符号の説明】
【００３４】
１  ＶＤＤ配線
２  ＶＳＳ配線
３ａ，３ｂ  コンタクト
４  デカップリングコンデンサの上部の電極
５  デカップリングコンデンサの下部の電極
６  半導体基板
７  デカップリングコンデンサ
８  半導体装置
８ａ  アナログ回路
８ｂ  デジタル回路
９，９ａ，９ｂ  カップリングコンデンサ
１０ａ，１０ｂ  電源配線インピーダンス
１１  デルタシグマ変調器
１２  デジタルデシメーションフィルタ
１３  クロックジェネレータ
１０１ａ，１０１ｂ，１０１ｃ  ＶＤＤ配線
１０２ａ，１０２ｂ，１０２ｃ  ＶＳＳ配線
１０３，１０４  アナログ回路
１０５  デジタル回路
１０６  コンタクト
１０７  デカップリングコンデンサ
１０８  デカップリングコンデンサ一体型配線
【図１】
2005116587.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2005116587.tif 000008
【図７】
2005116587.tif 000009
【図８】
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