(57)【要約】【課題】  本発明はオシロスコープ等の測定器の波形測定に使用されるリアルタイム加算回路及び測定波形の平均化装置に関し、特に平均化処理の処理時間を短縮し、高速に波形の平均化処理ができるリアルタイム加算回路及び測定波形の平均化装置を提供することである。【解決手段】  本発明はアナログ／デジタル変換器１０によって、測定データをデジタル信号に変換し、繰り返し波形の複数の位相点の波形値を取得すると共に、所定個のサンプル波形の同一位相点の波形値を加算し、加算データをラッチ回路１３ａ〜１３ｇにラッチする。そして、平均化処理を行う際、ラッチ回路１３ａ〜１３ｇにラッチされた加算データを読み出しサンプル波形の所定個に対応する数で割り算することによって短時間で測定波形の平均化処理を実現できる構成である。【選択図】                    図２
2005069904.tif 000002
【特許請求の範囲】
【請求項１】
繰り返し信号が入力し、該繰り返し信号の中で同一位相の信号をデジタル信号に変換する変換回路と、
該変換回路によって変換されたデジタル信号を前記同一位相毎に加算する加算回路と、
該加算回路によって加算されたデータを前記同一位相毎に記憶する記憶回路と、
を有することを特徴とするリアルタイム加算回路。
【請求項２】
前記記憶回路は、ラッチ回路であり、前記加算回路で加算した前記デジタル信号の加算値をラッチすると共に、次の繰り返し信号の同一位相のデジタル信号に対する加算処理に使用することを特徴とする請求項１記載のリアルタイム加算回路。
【請求項３】
前記同一位相毎に行う加算処理は、サンプルクロックの周期に同期して行うことを特徴とする請求項１、又は２記載のリアルタイム加算回路。
【請求項４】
前記同一位相毎の加算処理、及び記憶処理は選択回路から出力される選択信号に従って実行されることを特徴とする請求項１、２、又は３記載のリアルタイム加算回路。
【請求項５】
繰り返し信号が入力し、該繰り返し信号の中で同一位相の信号をデジタル信号に変換する変換回路と、
該変換回路によって変換されたデジタル信号を前記同一位相毎に順次加算する加算回路と、
該加算回路によって加算されたデータを前記同一位相毎に記憶する記憶回路と、
該記憶回路に記憶された加算データを前記同一位相毎に平均化する平均化回路と、
を有することを特徴とする測定波形の平均化装置。
【請求項６】
前記記憶回路は、ラッチ回路であり、前記加算回路で加算した前記デジタル信号の加算値をラッチすると共に、次の繰り返し信号の同一位相のデータに対する加算処理に使用することを特徴とする請求項５記載の測定波形の平均化装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はオシロスコープや、インピーダンス測定器等の測定器の波形測定に使用するリアルタイム加算回路、及び測定波形の平均化装置に関する。
【背景技術】
【０００２】
オシロスコープ等の測定器では、繰り返し波形の測定が所定周期で行われる。このような測定において、正確な測定を行う為、測定する波形に含まれるノイズ成分の除去、又はノイズ成分の削減が要求される。この為、アナログ処理回路ではフィルタ回路を使用し、ノイズの除去を行っている。
【０００３】
一方、対象となる波形をデジタルデータに変換して測定を行う測定器では、デジタルデータに変換されたデータを平均化処理してノイズ成分の除去を行っている。
【０００４】
図７は従来のノイズ処理の回路例である。ノイズ成分を含む入力信号は、Ａ／Ｄ変換器（アナログ／デジタル変換器）１によってデジタル信号に変換され、アクイジションメモリ２に一旦記録される。そして、サンプリング時間が終了すると、演算器３によってアクイジションメモリ２からデータが読み出され、平均化処理が行われる。
【０００５】
図８は上記演算処理を波形図を使用して説明するものである。同図に点線で示す基本波形にノイズが重畳された波形（同図に実線で示す測定波形）を測定する場合、複数周期分の波形を測定して平均化する。図８に示す例では、例えば５周期分の波形Ｗ１〜Ｗ５を測定し、平均化している。
【０００６】
具体的には、図９に示すように各波形毎に同一位相点の波形値を測定し、同一位相毎に加算処理を施し、平均化処理を行っている。例えば、同図に示す例では、１６個の位相点を設定し、各周期毎に同じ位相点の波形値を測定し、加算及び平均化処理を行っている。図１０は上記処理によって平均化された波形を実線で示し、前述の基本波形を点線で示す。
【０００７】
また、図１１は従来行っている演算器３の平均化処理を説明する図である。先ず、前述のようにＡ／Ｄ変換器１によって所定のサンプリング周期で測定波形をデジタルデータに変換し、アクイジションメモリ２に各位相点のデータを書き込む。次に、５つの波形の同一位相点の波形値のデータを読み出し、各位相点の波形値の平均値を求める。すなわち、以下に示す計算を行う。
wavg-1 =｛（w1-1）＋（w2-1）＋（w3-1）＋（w4-1）＋（w5-1）｝／５  
・      ・        ・        ・        ・          ・ 
・      ・        ・        ・        ・          ・
wavg-n =｛（w1-n）＋（w2-n）＋（w3-n）＋（w4-n）＋（w5-n）｝／５
尚、上記-nは、位相点を示す。したがって、上記演算結果はそれぞれの位相点毎に得られ、この演算結果が表示される。
【０００８】
一方、特許文献１にはデジタル測定器においてノイズ除去を行う為、Ａ／Ｄ変換器と加算回路、更にラッチ回路を備えたノイズ除去装置が開示されている。
【０００９】
【特許文献１】特開２００２−１００９８６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、上記従来の回路では１６の位相点のサンプリング結果は一旦アクイジションメモリ２に書き込まれ、５波形のサンプリング結果がアクイジションメモリ２に書き込まれた後、演算処理を行っている。この為、例えば測定波形のサンプリング時間が長い場合、全体の処理時間も長くなる。
【００１１】
すなわち、従来の演算処理はアクイジションメモリ２の各エリアから各位相点のデータを読み出し、同じ位相点毎に加算処理を行い、その後波形数（例えば、“５”）で割り算して各位相毎点の波形値の平均値を得ている。
【００１２】
この為、従来の回路では処理時間が長く、迅速な繰り返し波形の平均化処理、ノイズ除去処理を行うことが困難であった。
また、前述の特許文献１の発明はＡ／Ｄ変換器や加算回路等を備えるが、測定波形の位相点毎に波形値の平均化処理を行う技術思想までは含まれていない。
【課題を解決するための手段】
【００１３】
上記課題は、請求項１に記載した発明によれば、繰り返し信号が入力し、該繰り返し信号の中で同一位相の信号をデジタル信号に変換する変換回路と、該変換回路によって変換されたデジタル信号を前記同一位相毎に加算する加算回路と、該加算回路によって加算されたデータを前記同一位相毎に記憶する記憶回路とを有するリアルタイム加算回路を提供することによって達成できる。
【００１４】
ここで、上記繰り返し信号は、例えばオシロスコープ等の測定器の測定対象となる波形信号であり、ノイズ成分を含む。また、加算回路は上記波形信号のデジタル値を加算し、複数の繰り返し信号の同一位相点のデジタル値を所定数加算する。尚、この加算値はバッファ等に一旦書き込んでおき、次の加算処理の際使用する構成であってもよい。
【００１５】
したがって、この加算値は対応する同一位相点の波形値の加算情報であり、この加算情報を記憶回路に記憶することによって、上記記憶回路にリアルタイムで波形値の加算結果を記憶しておくことができる。
【００１６】
このように構成することにより、加算結果を使用する際に直ちに記憶回路から加算結果を読み出すことができ、例えば後に各同一位相点のデータを加算処理する等の処理を行う必要がない。
【００１７】
請求項２の記載は、上記請求項１記載の発明において、前記記憶回路は、例えばラッチ回路であり、前記加算回路で加算した前記デジタルデータの加算値をラッチすると共に、次の繰り返し信号の同一位相のデータに対する加算処理に使用する構成である。
【００１８】
このように構成することにより、加算回路による加算結果を別のバッファ等に書き込む必要がなく、ラッチ回路に加算結果のバッファ機能、及び加算結果の保持機能を実現させることができる。
【００１９】
請求項３の記載は、上記請求項１、又は２の記載において、前記同一位相毎に行う加算処理は、サンプルクロックの周期に同期して行う構成である。
【００２０】
このように構成することにより、加算処理をサンプリング毎に行うことができ、加算処理時間を短縮することができる。
請求項４の記載は、上記請求項１、２、又は３の記載において、前記同一位相毎の加算処理、及び記憶処理は選択回路から出力される選択信号に従って実行する構成である。
【００２１】
ここで、上記選択回路は同一の回路を使用してもよく、又加算処理と記憶回路からのデータ読み出し処理を異なる選択回路を使用してもよい。
上記課題は、請求項５に記載した発明によれば、繰り返し信号が入力し、該繰り返し信号の中で同一位相の信号をデジタル信号に変換する変換回路と、該変換回路によって変換されたデジタル信号を前記同一位相毎に順次加算する加算回路と、該加算回路によって加算されたデータを前記同一位相毎に記憶する記憶回路と、該記憶回路に記憶された加算データを前記同一位相毎に平均化する平均化処理回路と有する測定波形の平均化装置を提供することによって達成できる。
【００２２】
本発明は、測定波形に含まれるノイズ除去の為の平均化装置の発明であり、このように構成することにより、記憶回路には繰り返し信号の同一位相点の加算値が記憶され、この加算データを読み出しサンプルとして使用した繰り返し信号の波形数で割り算することによって直ちに平均化処理を完了することができる。
【００２３】
したがって、このように構成することにより、より高速な平均化処理装置を実現することができる。
請求項６の記載は、上記請求項５記載の発明において、前記記憶回路は、例えばラッチ回路であり、前記加算回路で加算した前記デジタルデータの加算値をラッチすると共に、次の繰り返し信号の同一位相のデータに対する加算処理に使用する構成である。
【００２４】
本例は、前述の請求項２に対応するものであり、このように構成することにより、加算回路による加算結果を別のバッファ等に書き込む必要がなく、ラッチ回路にラッチする加算結果を直ちに使用して高速な平均化処理を可能とするものである。
【発明の効果】
【００２５】
本発明は上記構成により、平均化処理の処理時間を短縮することができ、高速に波形の平均化処理を行うことができる。
したがって、例えばデジタル測定器において、ノイズ除去を高速に行うことが可能となる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の実施形態を図面に基づいて詳細に説明する。
図１は本実施形態のリアルタイム加算回路の基本構成を説明する図である。尚、本例では、被測定波形の１周期を８分割して各点の平均値を演算する場合を想定して説明する。すなわち、１波形に対して８箇所の位相点に注目し、その位相点の波形値を加算する構成であり、本例においても５波形の測定波形を対象とする。
【００２７】
本例は、同図に示すようにＡ／Ｄ変換器１０、及び演算回路１１で構成され、プローブ等で検出した測定波形はＡ／Ｄ変換器１０に入力する。尚、Ａ／Ｄ変換器１０には後述する周期のサンプルクロックも入力する。
【００２８】
また、Ａ／Ｄ変換器１０による変換処理に同期したビジィー信号が演算回路１１に出力される。尚、Ａ／Ｄ変換器１０による変換処理の間、ビジィー信号はローレベル（以下、“Ｌ”で示す）となり、変換処理が終了し、デジタルデータが確定するとハイレベル（以下、“Ｈ”で示す）となる。
【００２９】
Ａ／Ｄ変換器１０によってデジタルデータに変換された信号は、演算回路１１に出力される。尚、演算回路１１には上記サンプルクロックも供給され、測定データの平均化処理が行われる。
【００３０】
図２は上記演算回路１１の具体的な回路構成を示す図である。演算回路１１は加算回路１２と、この加算回路１２による加算結果をラッチする８つのラッチ回路１３ａ〜１３ｈと、加算処理の際ラッチ回路を選択するセレクタ１４、及び加算したデータの読み出し処理の際にラッチ回路１３ａ〜１３ｈを選択するセレクタ１５で構成されている。
【００３１】
演算回路１１への入力はデジタル信号に変換された入力データ（inＡ［７：０］）とラッチ回路１３ａ〜１３ｈにラッチされたデータ、及びリセット信号（sysrst）である。
【００３２】
また、セレクタ１４にはアンドゲート１７を介してシステムクロック（sysclk）が入力し、ノアゲート１８を介してリセット信号（sysrst）が供給される。尚、上記アンドゲート１７にはスタート信号（start）とサンプルクロック（ＡＤclk）が入力し、両信号が“Ｈ”に設定されるとシステムクロック（sysclk）がセレクタ１４に出力される。
【００３３】
また、ノアゲート１８にはリセット信号（sysrst）、スタート信号（start）、チップセレクト信号（ｃｓ）の反転信号が入力し、ノアゲート１８からリセット信号（sysrst）がセレクタ１４に出力される。尚、セレクタ１５は後述する３ビットの選択信号（slct_dat［２：０］）によって８ビット出力の１つが選択される。
【００３４】
８個のノアゲート１９ａ〜１９ｈは、セレクタ１４又は１５から出力される選択信号によって選択され、対応するラッチ回路１３ａ〜１３ｈにチップセレクト信号（ｃｓ）を出力する。尚、セレクタ１４は測定データの加算処理の際使用され、セレクタ１５はラッチ回路１３ａ〜１３ｈにラッチした加算データを出力する際使用される。尚、アンドゲート１６にはスタート信号（start）とビジィー信号が入力し、両信号が“Ｈ”になるとラッチ回路１３ａ〜１３ｈにシステムクロック（sysclk）が供給される。
【００３５】
ラッチ回路１３ａ〜１３ｈは、加算回路１２の加算出力（addＤ［１１：０］）が入力すると共に、上記システムクロック（sysclk）、チップセレクト信号（ｃｓ）、及びリセット信号（sysrst）が入力し、加算回路１２で加算されたデータをラッチし、加算回路１２にデータ（regＤ［１１：０］）を出力する。さらに、前述のセレクタ１５から出力されるセレクト信号に基づくチップセレクト信号（ｃｓ）が供給される時、ラッチ回路１３ａ〜１３ｈに記録するデータ（regＤ［１１：０］）を平均化処理の為出力する。
【００３６】
次に、本例の処理動作を説明する。
図３及び図４は、加算時の回路動作を説明するタイムチャートである。先ず、両図に示すサンプルクロック（ＡＤclk）は一定周期のクロック信号であり、サンプルクロック（ＡＤclk）の立ち上がりエッジで測定信号のＡ／Ｄ変換が開始され、デジタルデータに変換された測定データは演算回路１１（加算回路１２）に入力する。尚、加算回路１２に入力するデータは１波形、８個の位相点のデータであり、図３に示すように、最初の８個の位相点の波形値を、例えば“０１”、“０２”、“０３”、・・・“０８”とする。
【００３７】
また、加算処理が開始される前、リセット信号（sysrst）を“Ｌ”とし（同図に示すｙのタイミング）、ラッチ回路１３ａ〜１３ｈのリセットを行う。この時、未だスタート信号（start）はノンアクティブ状態（“Ｌ”）であり、セレクタ１４の出力は全て“Ｈ”に固定されている。この為、各ノアゲート１９ａ〜１９ｈの出力、即ちチップセレクト信号（ｃｓ）は“Ｈ”であり、ラッチ回路１３ａ〜１３ｈの出力（outＤ［１１：０］）はハイインピーダンス状態（ｚｚｚ）に設定されている。
【００３８】
次に、スタート信号（start）がアクティブ（“Ｈ”）になると（同図に示すｚのタイミング）、セレクタ１４に入力するシステムリセット（sysrst）が“Ｈ”となり、セレクタ１４からセレクト信号（selctr［０］）を出力し、ノアゲート１９ａを介してチップセレクト信号（ｃｓ）をラッチ回路１３ａに供給する（同図に示すａのタイミング）。したがって、この処理によって、ラッチ回路１３ａの出力が加算回路１２に供給される。
【００３９】
以後、セレクタ１４はサンプルクロック（ＡＤclk）の立ち上がりエッジに同期して、順次セレクト信号を出力し（図３に示すｂ、ｃ、ｄ、・・・ｈのタイミング）、対応するラッチ回路１３ｂ〜１３ｈの出力からデータ（regＤ［１１：０］）を加算回路１２の（inＢ［１１：０］）に供給する。
【００４０】
加算回路１２では測定入力（inＡ［７：０］）と上記ラッチ回路１３ａ〜１３ｈからの出力（regＤ［１１：０］）を加算し、加算結果を対応するラッチ回路１３ａ〜１３ｈにビジィー信号（ADbisy）の立上りエッジに同期してラッチする。したがって、ラッチ回路１３ａ〜１３ｈには、図３に示すａ、ｂ、ｃ、・・・のタイミングでデータ（regＤ［１１：０］）が読み出されると共に、加算結果が順次ラッチされる。
【００４１】
例えば、図３に示すａのタイミングでラッチ回路１３ａの出力が加算回路１２の入力（inＢ［１１：０］）に供給され、加算回路１２によって入力（inＡ［７：０］）のデータと加算される。尚、初期時のラッチ回路１３ａの出力は図３に示すように“０００”であり、一方入力（inＡ［７：０］）は“０１”であり、加算結果は“００１”となり、この加算データ（regＤ［１１：０］、“００１”）がラッチ回路１３ａにラッチされる。
【００４２】
同様に、図３に示すｂのタイミングでラッチ回路１３ｂの出力が加算回路１２に供給され、入力データ“０２”と加算され、加算結果“００２”がラッチ回路１３ｂにラッチされる。以下、同様にして、同図に示すｃ、ｄ、ｅ、ｆ、ｇ、ｈのタイミングで順次加算処理が行われ、ラッチ回路１３ａ〜１３ｈには“００１”、“００２”、“００３”、・・・“００８”のデータがラッチされる。
【００４３】
さらに、図４に示すタイムチャートは、上記図３で説明した処理に続く加算処理を説明するものであり、ビジィー信号（ADbusy）の立ち上がりエッジに同期して、同図に示すｉ、ｊ、ｋ、・・・のタイミングでラッチ回路１３ａ〜１３ｈにラッチされたデータ（regＤ［１１：０］）が順次読み出され、入力データ（inＡ［７：０］）との加算処理が繰り返される。
【００４４】
尚、同図に示す例の場合、次の入力データ（inＡ［７：０]）は“１０”であり、ラッチ回路１３ａ〜１３ｈには加算結果である“０１１”、“０１２”、“０１３”、・・・“０１８”が順次ラッチされる。
【００４５】
以後上記処理が繰り返され、ラッチ回路１３ａ〜１３ｈにはビジィー信号（ADbusy）の立ち上がりエッジに同期して加算結果がラッチされる。また、上記加算処理は、図４に示すようにスタート信号（start）が“Ｌ”に切り替わることによって終了する。また、この加算結果は、Ｗsum-1〜Ｗsum-nにおける各位相点の加算結果であり、上記処理を５回繰り返すことによって、繰り返し波形の中の５つの波形の加算データがラッチされる。
【００４６】
図５に示す２０は、上記ラッチ回路にラッチされた加算データＷsum-１〜Ｗsum-ｎを示し、以後の平均化処理の際、読み出して使用される。
次に、上記加算処理によって得られた加算データを使用して各位相点の波形値の平均化処理を行う。図６はこの処理を説明するフローチャートである。
【００４７】
加算結果は上記のようにラッチ回路１３ａ〜１３ｈにラッチされており、選択信号（slc
t_dat［２：０］）を所望するラッチ回路１３ａ〜１３ｈに設定することにより加算データを読み出すことができる。すなわち、３ビットの選択信号（slct_dat［２：０］）によって、セレクタ１５を駆動し、セレクタ１５の８個の出力（slctr［０］〜slctr［７］）を順次選択してラッチ回路１３ａ〜１３ｈに供給する。この処理によって、ラッチ回路１３ａ〜１３ｈから順次ラッチデータ（regＤ［１１：０］）が出力される。
【００４８】
例えば、同図に示すＡ、Ｂ、Ｃ、・・・のタイミングでラッチ回路１３ａ〜１３ｈが順次選択され、ラッチ回路１３ａ〜１３ｈにラッチされたデータが読み出される。例えば、前述の加算処理によってラッチ回路１３ａ〜１３ｈに“０１１”、“０１２”、“０１３”、・・・“０１８”の加算結果がラッチされているとすれば、図６に示すＢのタイミングでラッチ回路１３ｂにラッチされた加算結果“０１２”が出力され、Ｃのタイミングでラッチ回路１３ｃにラッチされた加算結果“０１３”が出力され、以下同様にラッチデータが対応するラッチ回路１３ａ〜１３ｈから読み出される。
【００４９】
このようにして読み出されたデータは、各位相点の加算データであり、以後Ｗsum-１／５、Ｗsum-２／５、Ｗsum-３／５、・・・Ｗsum-ｎ／５の平均化処理を行うことによって、各位相点の平均値Ｗavg-１、Ｗavg-２、Ｗavg-３、・・・Ｗavg-ｎのデータを得ることができる。
【００５０】
同図に示すように、この処理はラッチ回路にラッチされた加算値のデータをサンプル波形数（５）で割り算するだけの簡単な演算であり、極めて短時間で実行できる処理である。
この演算処理は、ラッチ回路の後段に設けた平均化回路により行われる。ここで平均化回路は例えばプロセッサにより構成しても良い。
すなわち、図１１に示す従来の加算処理を含む平均化処理（データ読み出しと演算処理）に比べて演算時間を短縮することができる。
【００５１】
したがって、本例によれば、平均化処理の演算時間を短縮することができ、本例のリアルタイム加算回路を使用することによって測定波形の平均化装置を実現することもできる。
【００５２】
尚、本例は図１及び図２に示すようにハード回路（ゲート回路）を使用して実現する構成としたが、上記処理を実行可能なプログラムをＣＤ−ＲＯＭ等の記録媒体に記録し、コンピュータや情報処理装置を使用して実現する構成としてもよい。
【００５３】
また、上記実施形態例ではサンプル波形の数を５個としたが、他の数の波形数であってもよく、又抽出する位相点の数も８個、１６個、３２個等任意に設定することができる。
【図面の簡単な説明】
【００５４】
【図１】本実施形態のリアルタイム加算回路の基本構成を説明する図である。
【図２】演算回路の具体的な回路図である。
【図３】加算時の回路動作を説明するタイムチャートである。
【図４】加算時の回路動作を説明するタイムチャートである。
【図５】測定データの加算処理、平均化処理等を模式的に示す図である。
【図６】各位相点の波形加算値の平均化処理を説明するタイムチャートである。
【図７】従来のノイズ処理の回路図である。
【図８】従来の演算処理を波形図を使用して説明するものである。
【図９】各波形毎に同一位相点の波形値を測定する状態を示す図である。
【図１０】平均化された波形を実線で示し、基本波形を点線で示す波形図である。
【図１１】従来の測定データの加算処理、平均化処理を模式的に示す図である。
【符号の説明】
【００５５】
１０  Ａ／Ｄ変換器
１１  演算回路
１２  加算回路
１３ａ〜１３ｈ  ラッチ回路
１４、１５  セレクタ
１６、１７  アンドゲート
１８、１９ａ〜１９ｈ  ノアゲート
【図１】
2005069904.tif 000003
【図２】
2005069904.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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