(57)【要約】  【課題】  画像データの読み出しから画像処理の終了までの処理を、効率良く短時間で実行することができる画像処理装置及び画像処理システムを提供する。  【解決手段】  ＣＰＵ１０がｎ＋１（ｎは自然数）個目の第１読出信号を出力した場合、ｎ個目の第１読出信号によってバッファ２５に一時記憶された第ｎの画像データがＣＰＵ１０へ出力されて画像処理され、また、画像メモリ２０に記憶されている第ｎ＋１の画像データがバッファ２５へ出力されて一時記憶される。画像処理の終了後、ＣＰＵ１０はｎ＋２個目の第１読出信号を出力する。【選択図】      図２
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【特許請求の範囲】
【請求項１】
画像データを記憶する記憶手段と、
画像データを一時記憶するバッファメモリと、
前記記憶手段に記憶してある画像データ、及び前記バッファメモリに一時記憶してある画像データを読み出す読出手段と
を備え、
前記バッファメモリは、前記読出手段が前記記憶手段から読み出した画像データを一時記憶するようになしてあり、
前記読出手段は、前記バッファメモリから読み出した画像データを画像処理するようになしてある手段を備えることを特徴とする画像処理装置。
【請求項２】
前記読出手段は、第１読出信号を出力する手段を備え、
前記記憶手段は、前記読出手段がｎ（ｎは自然数）個目の第１読出信号を出力した場合に、記憶してある画像データを前記バッファメモリへ出力する手段を備え、
前記バッファメモリは、前記読出手段がｎ＋１個目の第１読出信号を出力した場合に、一時記憶してある画像データを前記読出手段へ出力する手段を備え、
前記読出手段は、読み出した画像データを画像処理した場合に、ｎ＋２個目の第１読出信号を出力するようなしてあることを特徴とする請求項１に記載の画像処理装置。
【請求項３】
第２読出信号を前記記憶手段へ出力する信号出力手段を備え、
前記読出手段は、各第１読出信号を、前記バッファメモリ及び前記信号出力手段に与えるようなしてあり、
前記信号出力手段は、前記ｎ個目の第１読出信号が入力された場合に、前記第２読出信号の出力を停止するようなしてあり、
前記記憶手段は、前記信号出力手段が第２読出信号の出力を停止した後に再び第２読出信号を出力した場合に、記憶してある画像データを前記バッファメモリへ出力するようなしてあることを特徴とする請求項２に記載の画像処理装置。
【請求項４】
前記バッファメモリは、３ステート・バッファであることを特徴とする請求項１乃至３の何れかに記載の画像処理装置。
【請求項５】
請求項１乃至４の何れかに記載の画像処理装置と、搬送される物体を撮像する撮像手段と、該撮像手段が撮像した物体の画像データを前記記憶手段に書き込む手段とを備えることを特徴とする画像処理システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、記憶手段から読み出された画像データを画像処理する画像処理装置及び画像処理システムに関する。
【背景技術】
【０００２】
従来、スチルカメラ、ビデオカメラ等の撮像装置で撮像した物体の画像データに種々の画像処理を施して、撮像した物体に関する情報を非接触にて得る画像処理システムが一般に用いられている（特許文献１参照）。
【０００３】
図９は、従来の画像処理装置の構成を示すブロック図であり、図１０は、従来の画像処理装置が備える画像メモリ２０及びＣＰＵ１０に関する各種信号と画像データとの入出力のタイミングを示すタイミングチャートである。ＣＰＵ１０はＰＩＯ０端子からトリガ信号を撮像装置３０へ出力し、撮像装置３０は、トリガ信号が入力された場合に物体を撮像した画像信号をＡ／Ｄコンバータ２２へ出力する。Ａ／Ｄコンバータ２２は入力された画像信号を画像データに変換して、バス２１を介し、ＦＩＦＯメモリである画像メモリ２０のＤＩＮ端子へ出力する。画像メモリ２０は、入力された画像データを記憶する。
【０００４】
ＣＰＵ１０は、読出可能なデータ量の画像データが画像メモリ２０に記憶された場合に、画像メモリ２０に記憶されている画像データを読み出す。まず、ＣＰＵ１０は、ＣＳ端子、ＲＤ端子及びＰＩＯ１端子から、チップセレクト信号（以下、ＣＳ信号という）、画像データの読み出し信号（以下、ＲＤ信号という）及び画像メモリ２０を初期化するリセットリード信号を出力する。ＣＰＵ１０によるＣＳ信号及びＲＤ信号の出力は、ＣＰＵ１０に画像データが入力されるまで継続され、ＣＳ信号及びＲＤ信号の出力中は、ＣＰＵ１０は他の処理を行なわずに待機している。
【０００５】
ＣＳ信号はＡＮＤゲート２９に入力され、ＲＤ信号はＡＮＤゲート２９及び画像メモリ２０のＳＲＣＫ端子に入力され、リセットリード信号は画像メモリ２０のＲＳＴＲ端子に入力される。ＡＮＤゲート２９は、ＣＳ信号及びＲＤ信号の両方が同時的に入力された場合に、画像メモリ２０のＯＥ端子へイネーブル信号を出力する。イネーブル信号は、画像メモリ２０に記憶されている画像データの読み出し（画像メモリ２０からの画像メモリの出力）を許可する許可信号である。                                                      
【０００６】
画像メモリ２０は、ＯＥ端子にイネーブル信号が、ＳＲＣＫ端子にＲＤ信号が、ＲＳＴＲ端子にリセットリード信号が、夫々入力された場合に、アドレスを初期化して、ＤＯＵＴ端子からバス１１を介してＣＰＵ１０のＤＡＴＡ端子へ第１の画像データを出力する。
画像データが入力された場合、ＣＰＵ１０は、ＣＳ信号及びＲＤ信号の出力を停止する。
【０００７】
次いで、ＣＰＵ１０は、全ての画像データ（第１の画像データ〜第Ｎ（Ｎは２以上の自然数）の画像データ）が入力されるまで、ＣＳ信号及びＲＤ信号の出力／出力停止を繰り返す。画像メモリ２０は、ＯＥ端子にイネーブル信号が、ＳＲＣＫ端子にＲＤ信号が、夫々入力された場合に、バス１１を介してＣＰＵ１０へ第２の画像データ〜第Ｎの画像データを順に出力する。読み出しの終了後、ＣＰＵ１０は読み出した全ての画像データを画像処理する。
【０００８】
ＲＤ信号は、画像メモリ２０以外のメモリ（不図示）にも入力される。ＣＰＵ１０は、ＣＳ端子からＣＳ信号を出力することによって画像メモリ２０を選択し、ＣＳｎ端子からＣＳ信号を出力することによって画像メモリ２０以外のメモリを選択し、選択したメモリからの各種データの読み出しを行なう。
【０００９】
以上のような画像処理装置は、図１０に示すように、ＣＰＵ１０のＣＳ端子にてｎ（ｎは自然数。ｎ≦Ｎ）個目のＣＳ信号がオン状態になり、同時的にＲＤ端子にてＲＤ信号がオン状態になり、このため画像メモリ２０のＯＥ信号にてｎ個目のイネーブル信号がオン状態になり、ＳＲＣＫ端子にてＲＤ信号がオン状態になった場合、画像メモリ２０が、出力すべき第ｎの画像データを選択して読み出し、読み出した第ｎの画像データをＤＯＵＴ端子からバス１１へ出力する。
【００１０】
また、第ｎの画像データがＤＡＴＡ端子に入力された場合、ＣＳ端子にてｎ個目のＣＳ信号が、ＲＤ端子にてＲＤ信号が、夫々オフ状態になり、このためＯＥ端子にてイネーブル信号が、ＳＲＣＫ端子にてＲＤ信号が、夫々オフ状態になる。
【特許文献１】特開平１０−３０９１７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
このような画像メモリ２０には、画像処理装置のコストを低減するために、安価なメモリ（例えばＦＩＦＯメモリ）が使用される。しかしながら、安価な画像メモリ２０は、イネーブル信号及びＲＤ信号が入力されてから画像データを出力するまでの時間（画像データの読出時間）が長く、このためＣＰＵ１０の待機時間（イネーブル信号及びＲＤ信号を出力してから、画像データが入力されるまでの時間）も長い。例えば、画像メモリ２０の読出時間はクロック信号２個分である。この結果、画像データの読み出しから画像処理の終了までの時間が長くなるという問題があった。
【００１２】
本発明は斯かる問題を解決するためになされたものであり、記憶手段（画像メモリ）と読出手段（ＣＰＵ）との間にバッファメモリを介在することにより、画像データの読み出しから画像処理の終了までの処理を短時間で実行できる画像処理装置及び画像処理システムを提供することを目的とする。
【００１３】
本発明の他の目的は、記憶手段における画像データの読み出し中に、読出手段における画像処理を行なうことにより、画像データの読み出しから画像処理の終了までの処理を効率良く実行できる画像処理装置を提供することにある。
【課題を解決するための手段】
【００１４】
第１発明に係る画像処理装置は、画像データを記憶する記憶手段と、画像データを一時記憶するバッファメモリと、前記記憶手段に記憶してある画像データ、及び前記バッファメモリに一時記憶してある画像データを読み出す読出手段とを備え、前記バッファメモリは、前記読出手段が前記記憶手段から読み出した画像データを一時記憶するようになしてあり、前記読出手段は、前記バッファメモリから読み出した画像データを画像処理するようになしてある手段を備えることを特徴とする。
【００１５】
第１発明にあっては、記憶手段と読出手段との間にバッファメモリが介在している。記憶手段に記憶されている画像データは読出手段によって記憶手段から読み出され、ここから読み出された画像データはバッファメモリに一時記憶され、バッファメモリに一時記憶されている画像データは読出手段によってバッファメモリから読み出され、ここから読み出された画像データは読出手段によって画像処理される。つまり、記憶手段に記憶されている画像データは、記憶手段から読出手段へ直接的に転送されず、記憶手段からバッファメモリを経由して読出手段へ転送される。
【００１６】
第２発明に係る画像処理装置は、前記読出手段は、第１読出信号を出力する手段を備え、前記記憶手段は、前記読出手段がｎ（ｎは自然数）個目の第１読出信号を出力した場合に、記憶してある画像データを前記バッファメモリへ出力する手段を備え、前記バッファメモリは、前記読出手段がｎ＋１個目の第１読出信号を出力した場合に、一時記憶してある画像データを前記読出手段へ出力する手段を備え、前記読出手段は、読み出した画像データを画像処理した場合に、ｎ＋２個目の第１読出信号を出力するようなしてあることを特徴とする。
【００１７】
第２発明にあっては、読出手段が、第１読出信号を出力することによって、記憶手段に記憶してある画像データ、及びバッファメモリに一時記憶してある画像データを読み出す（即ち、記憶手段及びバッファメモリの夫々に記憶／一時記憶してある画像データを出力させる）。一般に、読出手段は複数の第１読出信号をシリアルに出力する。
【００１８】
ｎ個目の第１読出信号が読出手段から出力された場合、記憶手段に記憶されている画像データがバッファメモリへ出力され、出力された画像データがバッファメモリに一時記憶される。ｎ＋１個目の第１読出信号が読出手段から出力された場合、バッファメモリに一時記憶されている画像データが読出手段へ出力され、出力された画像データが読出手段によって画像処理される。つまり、読出手段はｎ＋１個目の第１読出信号を出力した場合にバッファメモリから画像データを入力され、入力された画像データ（即ち読出手段が読み出した画像データ）を画像処理する。更に、読出手段は、読み出した画像データを画像処理した場合に、ｎ＋２個目の第１読出信号を出力する。
【００１９】
第３発明に係る画像処理装置は、第２読出信号を前記記憶手段へ出力する信号出力手段を備え、前記読出手段は、各第１読出信号を、前記バッファメモリ及び前記信号出力手段に与えるようなしてあり、前記信号出力手段は、前記ｎ個目の第１読出信号が入力された場合に、前記第２読出信号の出力を停止するようなしてあり、前記記憶手段は、前記信号出力手段が第２読出信号の出力を停止した後に再び第２読出信号を出力した場合に、記憶してある画像データを前記バッファメモリへ出力するようなしてあることを特徴とする。
【００２０】
第３発明にあっては、読出手段がｎ個目の第１読出信号を出力した後にｎ個目の第１読出信号の出力を停止した場合に、即ち信号出力手段が第２読出信号の出力を停止した後に再び第２読出信号を出力した場合に、記憶手段が、記憶してある画像データをバッファメモリへ出力する。また、ｎ＋１個目の第１読出信号がバッファメモリに入力された場合に、バッファメモリが、一時記憶してある画像データを読出手段へ出力する。
【００２１】
第４発明に係る画像処理装置は、前記バッファメモリは、３ステート・バッファであることを特徴とする。
【００２２】
第４発明にあっては、３ステート・バッファであるバッファメモリはイネーブル端子を備え、イネーブル端子に、イネーブル信号（許可信号）が入力される。イネーブル信号が入力されている場合、バッファメモリは一時記憶してある画像データを出力する。読出手段は、イネーブル信号をバッファメモリに入力させる（例えば第１読出信号をバッファメモリへ出力する）ことによって、バッファメモリに一時記憶してある画像データを読み出す。また、イネーブル信号が入力されていない場合、バッファメモリは一時記憶してある画像データを出力せず、また、入力された画像データを一時記憶する。
【００２３】
第５発明に係る画像処理システムは、請求項１乃至４の何れかに記載の画像処理装置と、搬送される物体を撮像する撮像手段と、該撮像手段が撮像した物体の画像データを前記記憶手段に書き込む手段とを備えることを特徴とする。
【００２４】
第５発明にあっては、搬送される物体を撮像手段が撮像する。撮像手段が撮像した物体の画像データは記憶手段に書き込まれ、書き込まれた画像データは記憶手段に記憶される。また、画像データは記憶手段に記憶されており、記憶されている画像データは読出手段によって記憶手段から読み出され、ここから読み出された画像データはバッファメモリに一時記憶され、一時記憶されている画像データは読出手段によって記憶手段から読み出され、ここから読み出された画像データは読出手段に画像処理される。
【発明の効果】
【００２５】
第１発明の画像処理装置によれば、記憶手段と読出手段との間にバッファメモリが介在しているため、記憶手段から読み出した画像データを予めバッファメモリに一時記憶させておくことができる。
【００２６】
また、読出手段は、読み出した画像データを直接的に受け取る場合、画像データの読み出し（画像データを記憶する手段又はメモリからの画像データの出力）から、読み出した画像データの受け取り（読出手段への画像データの入力）まで待機している必要がある。更に、ＳＲＡＭ、ＤＲＡＭ、ＦＩＦＯメモリ等の記憶手段からの画像データの読出時間は、スリーステートＩＣのようなバッファメモリからの画像データの読出時間よりも長い。このため、記憶手段に記憶されている画像データを記憶手段から読出手段へ転送する場合より、予めバッファメモリに一時記憶されている画像データをバッファメモリから読出手段へ転送する場合の方が、読出手段の待機時間を短縮することができる。
【００２７】
第２発明の画像処理装置によれば、読出手段はｎ個目の第１読出信号を出力した場合に記憶手段からバッファメモリへ第ｎの画像データを転送させておくことができる。次いで、読出手段はｎ＋１個目の第１読出信号を出力し、この第１読出信号を出力した場合に、記憶手段からバッファメモリへ第ｎ＋１の画像データを転送させておくことができ、更に、バッファメモリから入力された第ｎの画像データを画像処理することができる。次いで、読出手段は画像データを画像処理した場合にｎ＋２個目の第１読出信号を出力する。
【００２８】
この結果、読出手段は、記憶手段における画像データの読出中に、読出中の画像データの前の画像データを画像処理することができる。つまり、本発明の画像処理装置は、記憶手段からの画像データの読出時間を、待機時間ではなく、画像処理時間として用いることができるため、画像データの読み出しから画像処理の終了までの処理を、効率良く実行することができる。
【００２９】
第３発明の画像処理装置によれば、読出手段が、ｎ個目の第１読出信号をバッファメモリ及び信号出力手段へ出力した場合、信号出力手段が第２読出信号の記憶手段への出力を停止する。また、読出手段が、ｎ個目の第１読出信号の出力を停止した場合、信号出力手段が第２読出信号を記憶手段へ出力する。このため記憶手段からバッファメモリへ第ｎの画像データを転送させておくことができる。
【００３０】
読出手段がｎ＋１個目の第１読出信号を出力した場合、信号出力手段が第２読出信号の記憶手段への出力を停止し、このため記憶手段からバッファメモリへの画像データの転送が停止し、また、ｎ＋１個目の第１読出信号を入力されたバッファメモリが第ｎの画像データを読出手段へ出力する。更に、読出手段がｎ＋１個目の第１読出信号の出力を停止した場合、読出手段は第１読出信号を出力していないため、バッファメモリから入力された第ｎの画像データを画像処理することができ、更にまた、信号出力手段が第２読出信号を記憶手段へ出力することによって、記憶手段からバッファメモリへ第ｎ＋１の画像データを転送させておくことができる。
【００３１】
第４発明の画像処理装置によれば、イネーブル信号をバッファメモリに入力させる（例えば読出手段が第１読出信号をバッファメモリへ出力する）ことによって、読出手段がバッファメモリに一時記憶してある画像データを読み出すことができる。また、イネーブル信号をバッファメモリに入力させない（例えば読出手段が第１読出信号をバッファメモリへ出力しない）ことによって、バッファメモリから読出手段へ画像データが出力され続けることを防止でき、読出手段が読み出した画像データを画像処理することができる。
【００３２】
第５発明の画像処理システムによれば、第１発明乃至第４発明の何れかに係る画像処理装置を、例えば物品の仕分けシステムに備え、効率良く短時間で画像処理された画像データを用いて、物品に関する情報（例えば、所定位置に物品があるか否かの情報、又は物品の寸法、稜線方向等の３次元情報）を得ることができ、得られた情報で物品を仕分けすることができる等、本発明は優れた効果を奏する。
【発明を実施するための最良の形態】
【００３３】
以下、本発明を、その実施の形態を示す図面に基づいて詳述する。本実施の形態においては、物品の仕分けシステムに用いられるような物品搬送装置に対し、物品搬送装置が備えるトレイを撮像して、トレイ上に物品があるかないかを非接触にて検知する画像処理システムを例示するが、これに限るものではない。
【００３４】
実施の形態  １．
図１は、本発明の実施の形態１に係る画像処理システム４の構成を示す説明図であり、画像処理システム４は、物品搬送装置５に対して設けられている。物品搬送装置５は、一列に並置された複数のトレイ５１，５１，…を備え、トレイ５１上の物品Ｗを、トレイ５１，５１，…の並置方向（図中白抜矢符方向）へ、トレイ５１ごと搬送するよう構成されている。
【００３５】
また、物品搬送装置５は、所定位置にトレイ５１が到達したか否かを検出する検出部５２を備える。検出部５２は画像処理装置１に接続されており、一のトレイ５１が所定位置に到達した場合に、所定位置にトレイ５１が到達したことを示す到達信号を画像処理装置１へ送信し、一のトレイ５１が所定位置から移動して、次のトレイ５１が所定位置に到達するまで、到達信号の送信を停止する。
【００３６】
画像処理システム４は、搬送される物体（トレイ５１及び物品Ｗ、又はトレイ５１）を撮像する撮像部３、撮像部３が撮像した物体の画像データを画像処理する画像処理装置１、並びに画像処理装置１との間で種々のデータを送受信する通信装置４１によって構成される。更に、画像処理システム４には、ユーザが通信装置４１を用いて画像処理システム４を調整（画像処理装置１にて用いられるパラメタの設定／変更、メンテナンス等）する場合にモニタ装置４２が取り付けられ、調整完了後に取り外される。なお、モニタ装置４２は常に取り付けてあっても良い。
【００３７】
撮像部３は、搬送される物体を撮像する撮像装置３０（撮像手段）及び照明装置３１を備える。撮像装置３０は画像処理装置１に接続され、物品搬送装置５の所定位置に到達したトレイ５１上を撮像し、撮像した物体の画像信号を画像処理装置１へ出力する。照明装置３１は、例えば画像処理装置１に制御されて、物品搬送装置５によるトレイ５１の搬送開始時／搬送終了時に点灯／消灯され、撮像装置３０による物体撮像時にトレイ５１上を照明する。
【００３８】
画像処理装置１は、ＣＰＵ１０、バス１１、ＲＯＭ１２、ＲＡＭ１３、画像処理装置１と外部の装置とのインタフェースである撮像Ｉ／Ｆ１４及びＩ／Ｆ部１５、画像データ変換部２等を備える。ＣＰＵ１０は画像処理装置１の制御中枢であり、バス１１を介してＲＯＭ１２、ＲＡＭ１３、画像データ変換部２等に接続されている。ＣＰＵ１０は、ＲＯＭ１２に記憶された制御プログラム及びデータに従って装置各部を制御し、このときＲＡＭ１３を作業領域として用いて、各種処理を実行する。
【００３９】
撮像Ｉ／Ｆ１４は、ＣＰＵ１０及び画像データ変換部２と撮像装置３０とのインタフェースであり、撮像Ｉ／Ｆ１４を介して、ＣＰＵ１０から撮像装置３０へトリガ信号が出力され、撮像装置３０から画像データ変換部２へ画像信号及び同期信号が出力される。画像信号はアナログ信号であり、画像データ変換部２は、画像信号をデジタル信号である画像データに変換し、バス１１を介してＣＰＵ１０へ出力する。ＣＰＵ１０は、入力された画像データの画像処理を行ない、更に、画像処理された画像データに基づいて、撮像されたトレイ５１上に物品Ｗがあるかないかを検知する。
【００４０】
Ｉ／Ｆ部１５は、ＣＰＵ１０と物品搬送装置５の検出部５２、通信装置４１、及びモニタ装置４２夫々とのインタフェースで構成されており、検出部５２から出力された到達信号は、Ｉ／Ｆ部１５を介してＣＰＵ１０へ送信される。到達信号を受信した場合、ＣＰＵ１０はトリガ信号を出力する。
【００４１】
また、ＣＰＵ１０はＩ／Ｆ部１５を介して通信装置４１へ、所定位置にトレイ５１が到達する毎に、所定位置に到達したトレイ５１上の物品Ｗの有無、又は物品Ｗの有無が検知できなかったことを示す検知結果信号を送信する。通信装置４１は、受信した検知結果信号に基づいて、例えば、画像処理システム４のユーザに対し、トレイ５１上の物品Ｗの有無又は有無の検知ができなかったことを報知する。更にまた、通信装置４１はＩ／Ｆ部１５を介してＣＰＵ１０へ、例えば画像処理時に用いるパラメタのデータを送信する。ＣＰＵ１０は、受信したデータをＲＡＭ１３に記憶させ、記憶されたデータに基づいて画像処理を行なう。なお、ＲＯＭ１２をフラッシュメモリで構成し、受信したデータをＲＯＭ１２に記憶させる構成でも良い。
【００４２】
また、ＣＰＵ１０はＩ／Ｆ部１５を介してモニタ装置４２へ画像処理された画像データを送信する。モニタ装置４２は、受信した画像データを用いて撮像された物体の画像を表示する。本実施の形態においては、モニタ装置４２へ送信すべき画像データはＮＴＳＣ信号であるが、ＲＧＢ信号でも良い。
【００４３】
画像処理システム４のユーザは、画像処理システム４の使用を開始したり定期点検したりする場合に、画像処理装置１にモニタ装置４２を取り付け、モニタ装置４２に表示された画像を見ながら通信装置４１を操作して画像処理システム４の調整を行なう。
【００４４】
図２は、本発明の実施の形態１に係る画像処理装置１の構成を示すブロック図であり、ＣＰＵ１０及び画像データ変換部２の詳細を示している。図２では、ＲＯＭ１２、ＲＡＭ１３、撮像Ｉ／Ｆ１４、及びＩ／Ｆ部１５の図示は省略されている。
【００４５】
ＣＰＵ１０は、画像データ及び各種信号の入出力端子として、ＤＡＴＡ端子、夫々ＣＳ信号を出力するＣＳｎ端子及びＣＳ端子、ＲＤ信号を出力するＲＤ端子、リセットリード信号を出力するＰＩＯ１端子、ＰＩＯ０端子等を備える。ＤＡＴＡ端子には画像データを入出力するためのバス１１が接続してあり、図２では、画像データのＤＡＴＡ端子への入力のみを示している。また、ＰＩＯ０端子にはトリガ信号を出力するための信号線が接続してあり、この信号線は、撮像装置３０に接続されている。更にまた、２個の端子（不図示）夫々には到達信号を入出力するための信号線と検知結果信号を出力するための信号線とが接続してある。本実施の形態においては、ＣＳ端子から出力されるＣＳ信号が第１読出信号である。即ち、ＣＳ端子は第１読出信号を出力する手段として機能する。
【００４６】
画像データ変換部２は、画像データを記憶する画像メモリ２０（記憶手段）、バス２１、Ａ／Ｄコンバータ２２、タイミング回路２３、バス２４、画像メモリ２０から読み出された画像データを一時記憶するバッファ２５（バッファメモリ）、及び、第２読出信号を画像メモリ２０へ出力するＮＯＴゲート２６（信号出力手段）で構成されている。
【００４７】
画像メモリ２０はＦＩＦＯメモリ（ＦＩＦＯ）であり、画像データの入出力端子として、バス２１に接続されて画像データが入力されるＤＩＮ端子、及びバス２４に接続されて画像データが出力されるＤＯＵＴ端子を備え、また、各種信号の入力端子として、ＳＷＣＫ端子、ＲＳＴＷ端子、イネーブル信号が入力されるＯＥ端子、ＳＲＣＫ端子、及びＣＰＵ１０のＰＩＯ１端子から出力されたリセットリード信号が入力されるＲＳＴＲ端子を備える。ＯＥ端子へのイネーブル信号の入力／入力停止はＣＰＵ１０が制御するが、少なくとも画像メモリ２０からの画像データ読出時にはイネーブル信号がＯＥ端子に入力される。なお、ＯＥ端子にプルアップ抵抗又は電源を接続することによって、ＯＥ端子にイネーブル信号が常に入力される構成でも良い。
【００４８】
Ａ／Ｄコンバータ２２は、撮像装置３０から画像信号が入力され、タイミング回路２３からタイミング信号が入力され、入力された画像信号を画像データに変換し、変換した画像データをタイミング信号に同期してバス２１を介し画像メモリ２０のＤＩＮ端子へ出力する。
【００４９】
タイミング回路２３は撮像装置３０から同期信号が入力され、入力された同期信号に同期して、Ａ／Ｄコンバータ２２へタイミング信号を、画像メモリ２０のＳＷＣＫ端子へ画像データの書き込み信号を、夫々出力する。また、タイミング回路２３は、１個目のタイミング信号及び書き込み信号を出力する際に、入力された同期信号に同期して、画像メモリ２０のＲＳＴＷ端子へリセットライト信号を出力する。つまり、Ａ／Ｄコンバータ２２及びタイミング回路２３は、撮像装置３０が撮像した物体の画像データを画像メモリ２０に書き込む手段である。
【００５０】
従来、画像メモリ２０とＣＰＵ１０とはバス１１を介して接続されていたが、本実施の形態においては画像メモリ２０とＣＰＵ１０との間にバッファ２５が介在している。バッファ２５は、スリーステートＩＣ（３ステート・バッファ）であり、入力端子と出力端子とイネーブル端子とを備え、入力端子がバス２４に接続され、出力端子がバス１１に接続され、イネーブル端子が信号線を介してＣＰＵ１０のＣＳ端子に接続されている。このイネーブル端子にイネーブル信号が入力されている場合、画像メモリ２０及びバス２４とバス１１及びＣＰＵ１０との間が電気的に接続され、イネーブル信号が入力されていない場合、画像メモリ２０及びバス２４とバス１１及びＣＰＵ１０との間が電気的に切断される。
【００５１】
第１読出信号は、バッファ２５のイネーブル端子に入力されることによってバッファ２５のイネーブル信号として機能する。バッファ２５は、イネーブル端子に第１読出信号が入力され続けている場合、画像データを一時記憶しているとき、一時記憶している画像データをバス１１へ出力する。このとき出力された画像データは、バス１１を介してＣＰＵ１０のＤＡＴＡ端子に入力される。また、バッファ２５は、イネーブル端子に第１読出信号が入力されていない場合、画像メモリ２０からバス２４を介して入力端子に画像データが入力されたとき、入力された画像データを一時記憶する。
【００５２】
ＣＰＵ１０のＣＳ端子から出力された第１読出信号は、バッファ２５のイネーブル端子の他、ＮＯＴゲート２６にも入力される。ＮＯＴゲート２６はインバータであり、第１読出信号が入力されている間は第２読出信号の出力を停止し、第１読出信号が入力されていない間は第２読出信号を画像メモリ２０のＳＲＣＫ端子へ出力する。画像メモリ２０のＳＲＣＫ端子に入力される第２読出信号は、画像メモリ２０に対するＲＤ信号として機能する。
【００５３】
ＣＰＵ１０は、画像メモリ２０以外のメモリ（例えばＲＯＭ１２又はＲＡＭ１３）からの読み出しを行なう場合、従来の画像処理装置と同様に、ＣＳｎ端子からＣＳ信号を出力して読み出しを行なうべきメモリを選択し、ＲＤ端子からＲＤ信号を出力して読み出しを行なう。ＣＳｎ端子は画像メモリ２０以外のメモリと一対一対応でＣＰＵ１０に備えられているが、図２には１個のみを例示している。
【００５４】
以下では、信号を出力する端子（例えばＣＰＵ１０のＣＳ端子）において、信号を出力している場合は信号がオン状態であるといい、信号を出力していない場合は信号がオフ状態であるということがある。また、信号が入力される端子（例えば画像メモリ２０のＳＲＣＫ端子）において、信号が入力されている場合は信号がオン状態であるといい、信号が入力されていない場合は信号がオフ状態であるということがある。
【００５５】
ＣＰＵ１０による画像データの読出開始前、画像メモリ２０には無意味なデータが記憶されており、ＳＲＣＫ端子にて第２読出信号がオン状態のとき、画像メモリ２０は、画像メモリ２０に記憶されている無意味なデータをバッファ２５へ出力する。ＣＰＵ１０による画像データの読出開始後、ＲＳＴＲ端子にてリセットリード信号がオン状態になり、ＳＲＣＫ端子にて第２読出信号がオフ状態になったとき、画像メモリ２０はアドレスの初期化を行なう。このとき、画像メモリ２０はリードアドレスポインタを０番地にする。
【００５６】
アドレスの初期化後、ＳＲＣＫ端子にて第２読出信号がオン状態になったとき、画像メモリ２０は、０番目のセルに格納されている画像データ（以下、０番目の画像データという。１番目以降も同様）をバッファ２５へ出力する。この後、画像メモリ２０は、ＳＲＣＫ端子にて第２読出信号がオフ状態からオン状態になる都度、リードアドレスポインタをインクリメントし、次いで、画像データを出力する。
【００５７】
このようにして、画像メモリ２０からは、０番目の画像データに次いで、１番目の画像データ、…、ｎ−１番目の画像データ、…、Ｎ−１番目の画像データが順に出力される。
以下ではこれらの画像データを、第１の画像データ、第２の画像データ、…、第ｎの画像データ、…、第Ｎの画像データという。
【００５８】
このような画像メモリ２０は、出力すべき画像データを格納しているセルを選択する時間が必要であるため、第２読出信号が入力されてから画像データが出力されるまでの時間（画像データの読出時間）が長い。一方、バッファ２５には、第ｎの画像データのみが一時記憶されているため、出力すべき画像データの選択が不要であり、第１読出信号が入力されてから画像データが出力されるまでの時間（画像データの読出時間）が短い。この結果、ＣＰＵ１０が第１読出信号を出力してからＣＰＵ１０に画像データが入力されるまでの時間（ＣＰＵ１０の待機時間）が短くなる。
【００５９】
図３は、ＣＰＵ１０による物体検知処理の手順を示すフローチャートである。ＣＰＵ１０は、Ｉ／Ｆ部１５を介して検出部５２からの到達信号を受信したか否かを判定し（Ｓ１１）、受信していない場合（Ｓ１１でＮＯ）、受信するまで待機する。到達信号を受信した場合（Ｓ１１でＹＥＳ）、ＣＰＵ１０はトリガ信号を撮像装置３０へ出力する（Ｓ１２）。
【００６０】
撮像装置３０は、トリガ信号が入力された場合に物体を撮像し、撮像した画像信号をＡ／Ｄコンバータ２２へ出力する。Ａ／Ｄコンバータ２２は、入力された画像信号を画像データに変換する。また、撮像装置３０は、画像信号のＡ／Ｄコンバータ２２への出力と同時的に、タイミング回路２３へ同期信号を出力する。このとき、タイミング回路２３は画像メモリ２０へリセットライト信号を入力する。リセットライト信号を入力された画像メモリ２０は書き込みアドレスを初期化する。
【００６１】
更に、タイミング回路２３は入力された同期信号に同期して、Ａ／Ｄコンバータ２２へタイミング信号を、画像メモリ２０へ書き込み信号を、夫々出力する。Ａ／Ｄコンバータ２２は、入力されたタイミング信号に同期して、変換した画像データを画像メモリ２０へ出力する。画像メモリ２０は、入力された書き込み信号に同期して、入力された画像データを記憶する。
【００６２】
ＣＰＵ１０は、画像メモリ２０に、読出可能なデータ量の画像データが記憶されたか否かを判定する（Ｓ１３）。この場合、ＣＰＵ１０は、例えばトリガ信号の出力後、ＣＰＵ１０に入力されるクロック信号の個数を計数し、所定数まで計数し終えた場合に、読出可能なデータ量の画像データが記憶されたと判定し、所定数に満たない場合は記憶されていないと判定する。読出可能なデータ量の画像データが記憶されていないと判定した場合（Ｓ１３でＮＯ）、ＣＰＵ１０は画像データの記憶が完了するまで待機する。
【００６３】
読出可能なデータ量の画像データが画像メモリ２０に記憶されたと判定した場合（Ｓ１３でＹＥＳ）、ＣＰＵ１０は、リセットリード信号を画像メモリ２０へ出力し（Ｓ１４）、第１読出信号をバッファ２５及びＮＯＴゲート２６へ出力する（Ｓ１５）。この場合、ＣＰＵ１０は、ＰＩＯ０端子にてリセットリード信号をオン状態にし、次に、ＣＳ端子にて第１読出信号をオン状態にしてからオフ状態にし、最後に、リセットリード信号をオフ状態にする。
【００６４】
本実施の形態においては、少なくともＣＰＵ１０がＳ１４の処理を実行する前から、画像メモリ２０のＯＥ端子にイネーブル信号が入力されている。イネーブル信号の画像メモリ２０への入力は、例えばＣＰＵ１０が後述するＳ２１の処理を開始する前まで継続される。また、少なくともＣＰＵ１０がＳ１４の処理を実行する前には、画像メモリ２０のＳＲＣＫ端子には、第２読出信号がＮＯＴゲート２６から入力されている。
【００６５】
Ｓ１４の処理の実行前は、イネーブル信号及び第２読出信号の入力によって、画像メモリ２０に記憶されている無意味なデータが画像メモリ２０からバッファ２５へ出力され、バッファ２５は無意味なデータを一時記憶する。ＣＰＵ１０によるＳ１４の処理によって、バッファ２５及びＮＯＴゲート２６に第１読出信号が入力され、第１読出信号の入力によって、バッファ２５がイネーブルになり、バス１１に対し電気的に接続されて、一時記憶されている無意味なデータがＣＰＵ１０へ出力される。このため、ＣＰＵ１０には無意味なデータがバス１１を介して入力されるが、無意味なデータの入力後、ＣＰＵ１０は、第１読出信号の出力を停止し、次いで、リセットリード信号の出力を停止して、入力された無意味なデータを破棄する。
【００６６】
画像メモリ２０は、リセットリード信号の入力と、第１読出信号がＮＯＴゲート２６に入力されることによる第２読出信号の入力停止とによって、アドレスを初期化する。ＣＰＵ１０によるＳ１４以降の処理の開始後も、画像メモリ２０はＡ／Ｄコンバータ２２から入力された画像データの記憶を、画像データが入力されなくなるまで続行する。
【００６７】
Ｓ１４の処理後に入力された無意味なデータの破棄後、ＣＰＵ１０は、第１読出信号を出力し（Ｓ１６）、バッファ２５から出力された画像データを受け付ける（Ｓ１７）。画像データを受け付けた場合、即ち画像データが入力された場合、ＣＰＵ１０は、入力された画像データを画像処理し（Ｓ１８）、画像処理の終了後、全ての画像データを画像処理したか否かを判定する（Ｓ１９）。全ての画像データを画像処理していないと判定した場合（Ｓ１９でＮＯ）、ＣＰＵ１０は処理をＳ１６へ戻す。
【００６８】
ここで、全ての画像データとは、Ｓ１２にてＣＰＵ１０がトリガ信号を出力して以来、撮像装置３０が物体を撮像することによって画像メモリ２０に記憶された第１の画像データ〜第Ｎの画像データのことである。ＣＰＵ１０は、例えば、Ｓ１４及びＳ１６にて出力した第１読出信号の個数を計数し、所定数まで計数し終えた場合に、全ての画像データを画像処理したと判定し、所定数に満たない場合はまだ全ての画像データを画像処理していないと判定する。
【００６９】
全ての画像データを画像処理した場合（Ｓ１９でＹＥＳ）、ＣＰＵ１０は、画像処理した全ての画像データに基づいて、撮像されたトレイ５１上に物品Ｗがあるかないかを検知し（Ｓ２１）、検知結果に基づいて、所定位置に到達したトレイ５１上の物品Ｗの有無、又は物品Ｗの有無が検知できなかったことを示す検知結果信号を、Ｉ／Ｆ部１５を介して通信装置４１へ送信する（Ｓ２２）。検知結果信号の送信完了後、ＣＰＵ１０は、次のトレイ５１に対する物品検知処理を行なうべく、処理をＳ１１へ戻す。
【００７０】
図４及び図５は、画像メモリ２０からＣＰＵ１０ヘの画像データの転送手順を示す説明図である。また、図６は、画像メモリ２０及びＣＰＵ１０に関する各種信号と画像データとの入出力のタイミングの一例を示すタイミングチャートである。以下では、ＣＰＵ１０のＣＳ端子における第１読出信号のオン／オフ、及び画像メモリ２０のＳＲＣＫ端子における第２読出信号のオン／オフに注目して説明する。また、図６においてデータとは無意味なデータであり、第ｎ，第ｎ＋１とは第ｎの画像データ，第ｎ＋１の画像データである。
【００７１】
図４（ａ）は、第１読出信号がオフ状態であるため第２読出信号がオン状態である場合を示している。このとき、図４（ａ）及び図６に示すように、画像メモリ２０のＤＯＵＴ端子からバッファ２５へのデータ出力が行なわれ、バッファ２５からＣＰＵ１０のＤＡＴＡ端子への出力は行なわれない。図４（ａ）の時点で、図３に示すＳ１２の完了後、Ｓ１４にてｎ個目（ただしｎ＝１）の第１読出信号が出力される前である場合、画像メモリ２０のＤＯＵＴ端子からは無意味なデータが出力される。また、図４（ａ）の時点で、Ｓ１４の処理の完了後、Ｓ１６にてｎ（ただしｎ≧２）個目以降の第１読出信号が出力される前である場合、画像メモリ２０のＤＯＵＴ端子からは画像データが出力される。
【００７２】
図４（ｂ）は、ｎ個目の第１読出信号がオン状態になったため第２読出信号がオフ状態になった場合を示している。このとき、図４（ｂ）及び図６に示すように、バッファ２５からＣＰＵ１０のＤＡＴＡ端子へのデータ出力が行なわれる。ｎ＝１の場合、バッファ２５からは無意味なデータが出力され、ｎ≧２の場合、バッファ２５からは画像データが出力される。
【００７３】
図４（ｃ）は、ｎ個目の第１読出信号がオフ状態になったため第２読出信号がオン状態になった場合を示している。このとき、画像メモリ２０のＤＯＵＴ端子からバッファ２５へ、画像メモリ２０からの読出時間（本実施の形態ではクロック信号２個分）を経て、第ｎの画像データが出力され、バッファ２５からＣＰＵ１０のＤＡＴＡ端子への出力は行なわれない。ｎ＝１の場合、ＣＰＵ１０は図４（ｂ）の時点で入力された無意味なデータを破棄し、ｎ≧２の場合、入力された画像データを画像処理する。
【００７４】
図４（ｄ）は、ｎ＋１個目の第１読出信号がオン状態になったため第２読出信号がオフ状態になった場合を示している。このとき、バッファ２５からＣＰＵ１０のＤＡＴＡ端子へ、バッファ２５からの読出時間（本実施の形態ではクロック信号１個分未満）を経て、第ｎの画像データが出力される。この場合、ＣＰＵ１０の待機時間は、バッファ２５からの読出時間に略等しい。
【００７５】
図５（ａ）は、ｎ＋１個目の第１読出信号がオフ状態になったため第２読出信号がオン状態になった場合を示している。このとき、画像メモリ２０のＤＯＵＴ端子からバッファ２５へ、画像メモリ２０からの読出時間を経て、第ｎ＋１の画像データが出力され、バッファ２５からＣＰＵ１０のＤＡＴＡ端子への出力は行なわれない。また、ＣＰＵ１０は、図４（ｄ）の時点で入力された第ｎの画像データを画像処理する。
【００７６】
図５（ｂ）は、ｎ＋２個目の第１読出信号がオン状態になったため第２読出信号がオフ状態になった場合を示している。このとき、バッファ２５からＣＰＵ１０のＤＡＴＡ端子へ、バッファ２５からの読出時間を経て、第ｎ＋１の画像データが出力される。
【００７７】
本実施の形態においては、ＣＰＵ１０から出力された第２読出信号は、ＮＯＴゲート２６への入力後、ＮＯＴゲート２６による遅延時間を経て画像メモリ２０へ出力される。しかしながら、ＣＰＵ１０とＮＯＴゲート２６との間に遅延部を介在させ、ＣＰＵ１０から出力された第２読出信号を遅延部に入力し、所定時間だけ遅延させてからＮＯＴゲート２６に入力するよう構成しても良い。この場合、画像メモリ２０及びＣＰＵ１０に関する各種信号と画像データとの入出力のタイミングの他の例を示すタイミングチャートは図７に示すタイミングチャートのようになる。図７では、クロック信号の他、第１読出信号、第２読出信号、及びリセットリード信号のタイミングチャートを示している。
【００７８】
ＣＰＵ１０はＣＳ端子から第１読出信号を出力し、次いで、ＰＩＯ１端子からリセットリード信号を出力する。この場合、画像メモリ２０は、ＳＲＣＫ端子にて第２読出信号がオフ状態、かつＲＳＴＲ端子にてリセットリード信号がオン状態である場合に、ＳＲＣＫ端子にて第２読出信号がオン状態になったとき、アドレスの初期化を行なう。
【００７９】
以上のような画像処理装置１におけるＣＰＵ１０は、画像メモリ２０に記憶してある画像データ、及びバッファ２５に一時記憶してある画像データを読み出し、バッファ２５から読み出した画像データを画像処理する読出手段として機能する。
【００８０】
ＣＰＵ１０は入力された画像データ毎に画像処理を行なうが、画像処理に費やす時間の合計は、ＣＰＵ１０が全ての画像データが入力されてから画像処理を行なっていた従来の画像処理装置が画像処理に費やす時間と略同じである。ただし、画像データの読出時間が短いバッファ２５からＣＰＵ１０に画像データが入力されるため、読出時間が長い画像メモリ２０からＣＰＵ１０に画像データが入力されていた従来の画像処理装置に比べて、画像データの読み出しから、読み出した画像データのＣＰＵ１０への入力までに要する時間、即ちＣＰＵ１０の待機時間が短縮されている。
【００８１】
また、画像メモリ２０における画像データの読出時間を、待機時間ではなく画像処理時間として用いているため、画像メモリ２０に記憶されている画像データの読み出しから画像処理の終了までの処理が、効率良く実行されている。
【００８２】
なお、本実施の形態における画像メモリ２０はＦＩＦＯメモリであるが、これに限らず、ＤＲＡＭ、ＳＲＡＭ等であっても良い。
【００８３】
実施の形態  ２．
図８は、本発明の実施の形態２に係る画像処理装置１の構成を示すブロック図である。
本実施の形態の画像処理装置１は、実施の形態１の画像処理装置１が備えるＣＰＵ１０の代わりにＣＰＵ１００を備え、更に、画像データ変換部２とＣＰＵ１００との間に、デコーダ１６及びＡＮＤゲート１７を備える。その他、実施の形態１に対応する部分には同一符号を付してそれらの説明を省略する。
【００８４】
ＣＰＵ１００は、ＣＳｎ端子及びＣＳ端子の代わりにアドレス端子を備え、アドレス端子から、画像メモリ２０又は他のメモリ（ＲＯＭ１２、ＲＡＭ１３等）を指定するアドレスデータを出力する。また、ＣＰＵ１００が備えるＲＤ端子から出力されるＲＤ信号は、実施の形態１と同様に他のメモリに入力されるが、更に、ＡＮＤゲート１７にも入力される。
【００８５】
デコーダ１６は、ＣＰＵ１００のアドレス端子から出力されたアドレスデータに応じてＣＳ信号を出力する。このようなデコーダ１６は、ＣＰＵ１００から一のアドレスデータが入力された場合にＣＳ信号をＡＮＤゲート１７へ出力し、他のアドレスレスデータが入力された場合にＣＳ信号を他のメモリへ出力する。
【００８６】
ＣＰＵ１０は、画像メモリ２０以外のメモリからの読み出しを行なう場合、アドレス端子から所定のアドレスデータを出力することによってデコーダ１６からＣＳ信号を出力して読み出しを行なうべきメモリを選択し、ＲＤ端子からＲＤ信号を出力して読み出しを行なう。
【００８７】
ＡＮＤゲート１７は論理積を求める論理ゲートであり、ＣＳ信号及びＲＤ信号の両方が同時的に入力された場合に、画像データ変換部２のバッファ２５及びＮＯＴゲート２６の夫々へ、第１読出信号を出力する。
【００８８】
画像データ変換部２の構成は、第１読出信号がＣＰＵ１０ではなくＡＮＤゲート１７によって与えられることを除けば、実施の形態１の画像データ変換部２の構成に等しい。
【００８９】
以上のような画像処理装置１が備えるＣＰＵ１００は、ＣＳ信号を出力する出力端子を、画像メモリ２０、ＲＯＭ１２、ＲＡＭ１３等の複数のメモリ夫々に対応して備える必要がない。この結果、本実施の形態の画像処理装置１には、汎用性が高い簡易な構成のＣＰＵ１００で画像処理装置１を構成できるという利点がある。
【図面の簡単な説明】
【００９０】
【図１】本発明の実施の形態１に係る画像処理システムの構成を示す説明図である。
【図２】本発明の実施の形態１に係る画像処理装置の構成を示すブロック図である。
【図３】本発明の実施の形態１に係る画像処理装置が備えるＣＰＵによる物体検知処理の手順を示すフローチャートである。
【図４】本発明の実施の形態１に係る画像処理装置が備える画像メモリからＣＰＵヘの画像データの転送手順を示す説明図である。
【図５】本発明の実施の形態１に係る画像処理装置が備える画像メモリからＣＰＵヘの画像データの転送手順を示す説明図である。
【図６】本発明の実施の形態１に係る画像処理装置が備える画像メモリ及びＣＰＵに関する各種信号と画像データとの入出力のタイミングの一例を示すタイミングチャートである。
【図７】本発明の実施の形態１に係る画像処理装置が備える画像メモリ及びＣＰＵに関する各種信号と画像データとの入出力のタイミングの他の例を示すタイミングチャートである。
【図８】本発明の実施の形態２に係る画像処理装置の構成を示すブロック図である。
【図９】従来の画像処理装置の構成を示すブロック図である。
【図１０】従来の画像処理装置が備える画像メモリ及びＣＰＵに関する各種信号と画像データとの入出力のタイミングを示すタイミングチャートである。
【符号の説明】
【００９１】
１  画像処理装置
１０，１００  ＣＰＵ（読出手段）
２０  画像メモリ（記憶手段）
２５  バッファ  （バッファメモリ，３ステート・バッファ）
２６  ＮＯＴゲート（信号出力手段）
３０  撮像装置（撮像手段）
【図１】
2005203903.tif 000003
【図２】
2005203903.tif 000004
【図３】
2005203903.tif 000005
【図４】
2005203903.tif 000006
【図５】
2005203903.tif 000007
【図６】
2005203903.tif 000008
【図７】
2005203903.tif 000009
【図８】
2005203903.tif 000010
【図９】
2005203903.tif 000011
【図１０】
2005203903.tif 000012