(57)【要約】【課題】  消費電力を低減できる液晶駆動回路と、セトリング時間を短縮できる負荷駆動回路とを提供する。【解決手段】  本発明は、シフトレジスタ１と、データラッチ回路２と、ロードラッチ回路３と、レベルシフタ４と、デコーダ２１と、出力選択回路２２と、ブリーダ７と、バッファアンプ６とを備えている。階調数に応じて、アンプイネーブル回路２５内のフリップフロップとデータラッチ回路２におけるラッチ部の駆動数を切り替えるため、不要なフリップフロップ等で電力を消費しなくなり、消費電力の低減が図れる。また、バッファアンプ６は２段構成のアンプからなり、バッファアンプ６の出力端子と各負荷との間にはそれぞれ抵抗およびスイッチが直列接続されている。これにより、負荷量が変動しても時定数が一定になり、セトリング時間が短くなり、安定動作が可能になる。【選択図】  図１
2005202430.tif 000002
【特許請求の範囲】
【請求項１】
演算増幅器の出力に基づいて、ｍ（ｍは２以上の整数）個の負荷を選択的に駆動する負荷駆動回路において、
前記負荷のそれぞれと前記演算増幅器との接続経路を遮断するか否かを切り替えるスイッチと、
前記演算増幅器の出力端子から前記スイッチを通って前記ｍ個の負荷に至る経路上にそれぞれ接続されたインピーダンス素子と、を備えることを特徴とする負荷駆動回路。
【請求項２】
演算増幅器の出力に基づいてｍ（ｍは１以上の整数）個の負荷を選択的に駆動する負荷駆動回路において、
前記負荷のそれぞれと前記演算増幅器との接続経路を遮断するか否かを切り替えるスイッチと、
前記演算増幅器の出力端子から前記スイッチを通って前記ｍ個の負荷に至る経路上にそれぞれ接続されたインピーダンス素子と、
前記演算増幅器の出力端子に直列接続される擬似インピーダンス素子、擬似スイッチおよび擬似キャパシタ素子と、を備え、
前記擬似インピーダンス素子のインピーダンスと前記擬似キャパシタ素子のキャパシタンスとの積が、前記インピーダンス素子のインピーダンスと前記負荷のキャパシタンスとの積に略等しいことを特徴とする負荷駆動回路。
【請求項３】
前記経路上に、一端が前記演算増幅器の出力端子に接続され、前記ｍ個の負荷に対して共通に設けられる共通インピーダンス素子を備えることを特徴とする請求項１または２に記載の負荷駆動回路。
【請求項４】
前記共通インピーダンス素子のインピーダンス値は、前記インピーダンス素子のインピーダンス値と前記スイッチのオン抵抗との和よりも小さいことを特徴とする請求項３に記載の負荷駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、階調表示が可能な液晶駆動回路と、容量性負荷を選択的に駆動する負荷駆動回路に関する。
【背景技術】
【０００２】
携帯電話機は、スペース的に制限があるため、大容量のバッテリを搭載することができず、電話機内部の回路の消費電力をできるだけ低減する必要がある。その一方で、携帯電話機にカラーの液晶パネルを搭載したものが増えてきた。
【０００３】
液晶パネル駆動用の従来のソースドライバＩＣは、パネル内の信号線ごとにバッファアンプを備えていた。このため、ｍ個の駆動出力端子を有するソースドライバＩＣでは、常にｍ個（例えば、３８４や４２０個）のバッファアンプを動作させており、消費電力が増える原因になっていた。
【０００４】
図１１はこのような従来の信号線駆動回路の概略構成を示すブロック図である。図１１の信号線駆動回路は、外部から供給されたシフトパルスを転送クロックに同期させて順にシフトさせるシフトレジスタ１と、シフトレジスタ１の各出力端子から出力されたシフトパルスに同期させてデジタル階調データをラッチする複数のデータラッチ回路２と、複数のデータラッチ回路２の出力を同タイミングでラッチするロードラッチ回路３と、ロードラッチ回路３の出力のレベル変換を行うレベルシフタ４と、レベルシフタ４の出力に応じたアナログ電圧を出力するＤ／Ａコンバータ５と、Ｄ／Ａコンバータ５の出力をバッファリングするバッファアンプ６と、デジタル階調データに対応するアナログ基準電圧を生成するブリーダ７とを備えており、バッファアンプ６の出力はそれぞれ信号線に供給される。
【０００５】
ブリーダ７は、簡単には、外部電圧と接地電圧とを、直列接続された複数の抵抗素子により抵抗分圧してアナログ基準電圧を生成する。
【０００６】
【特許文献１】特開平11-150427号
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上述したように、図１１に示される従来の信号線駆動回路において、消費電力が増えるという問題を解消し得る一手法として、各信号線ごとにバッファアンプを設ける代わりに、アナログ基準電圧を供給する基準電圧線のそれぞれごとにバッファアンプを設ける手法が提案されている。この場合、階調数がｎであれば、２n個のバッファアンプを設ければよく、信号線のそれぞれごとにバッファアンプを設けるよりも、バッファアンプの数を大幅に削減でき、消費電力の低減が図れる。
【０００８】
このように、アナログ基準電圧を供給する基準電圧線のそれぞれごとにバッファアンプを設ける場合、バッファアンプ６を、２段のアンプからなる演算増幅器１１で構成するのが一般的である。また、安定性をよくするために、図１２（ａ）に示すように、後段の演算増幅器１１の出力端子をキャパシタ素子Ｃ10を介して入力端子に帰還させてミラー補償により位相余裕を確保している。あるいは、特許文献１で提案した図１３（ａ）の回路のように、出力に直列接続された抵抗Ｒzと負荷容量ＣLによるゼロ点を用いて位相補償を行って位相余裕を確保していた。
【０００９】
図１２（ａ）の回路では、図１２（ｂ）の周波数特性図に示すように、開ループ周波数特性に現れる２番目のポール（極）は、２段目の利得段のトランスコンダクタンスｇm2と負荷容量ＣLとで決まる周波数ｇm2／ＣLに依存する。なお、ポール１個につき位相が９０度回転する。
【００１０】
図１２（ａ）の回路の場合、負荷容量が大きくなるにつれて、２番目のポールの周波数は駆動する負荷の数ｍに応じて、ｇm2／（ｍ・ＣL）と低くなるため、小さな負荷容量の場合、低い周波数から位相が回って位相余裕が小さくなり、ｍが大きい場合には、位相余裕がなくなって発振しやすくなるという問題がある。
【００１１】
一方、図１３（ａ）の回路では、図１３（ｂ）の周波数特性図に示すように、２番目のポールの周波数は負荷量が変化しても共通であるが、１番目のポールの周波数とゼロ点の周波数は負荷量に応じて変化する。また、図１３（ａ）の回路の場合、負荷の数が増えるほど、抵抗Ｒzと負荷容量ｍ・ＣLとで形成されるローパス特性により、波形がなまり、セトリング時間が長くなるという問題が生じる。
【００１２】
本発明は、このような点に鑑みてなされたものであり、その目的は、消費電力を低減できる液晶駆動回路を提供することにある。また、他の目的は、セトリング時間を短縮できる負荷駆動回路を提供することにある。
【課題を解決するための手段】
【００１３】
本発明の一態様によれば、演算増幅器の出力に基づいてｍ（ｍは１以上の整数）個の負荷を選択的に駆動する負荷駆動回路において、前記負荷のそれぞれと前記演算増幅器との接続経路を遮断するか否かを切り替えるスイッチと、前記演算増幅器の出力端子から前記スイッチを通って前記ｍ個の負荷に至る経路上にそれぞれ接続されたインピーダンス素子と、前記演算増幅器の出力端子に直列接続される擬似インピーダンス素子、擬似スイッチおよび擬似キャパシタ素子と、を備え、前記擬似インピーダンス素子のインピーダンスと前記擬似キャパシタ素子のキャパシタンスとの積を、前記インピーダンス素子のインピーダンスと前記負荷のキャパシタンスとの積に略等しくする。
【発明の効果】
【００１４】
本発明によれば、演算増幅器の出力端子と各負荷との間にインピーダンス素子を接続するようにしたため、負荷量が増減しても、安定性を維持することができ、また、波形のなまりも抑制されるため、セトリング時間を短縮できる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明に係る液晶駆動回路および負荷駆動回路について、図面を参照しながら具体的に説明する。
【００１６】
（第１の実施形態）
図１は本発明に係る液晶駆動回路の一実施形態の概略構成を示すブロック図であり、信号線駆動部の構成を示している。図１では、図１１と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。
【００１７】
図１の液晶駆動回路は、図１１と同様に、シフトレジスタ１と、データラッチ回路（第１ラッチ回路）２と、ロードラッチ回路（第２ラッチ回路）３と、レベルシフタ４と、デコーダ２１と、出力選択回路２２と、ブリーダ（基準電圧発生回路）７と、バッファアンプ６とを備えている。
【００１８】
バッファアンプ６、ブリーダ７、デコーダ２１および出力選択回路２２がＤ／Ａコンバータ５を構成している。
【００１９】
ブリーダ７は、例えば図２（ａ）に示すように、電源電圧と接地電圧とを複数の抵抗により抵抗分圧してアナログ基準電圧を出力する。あるいは、図２（ｂ）に示すように、少なくとも一部のアナログ基準電圧を外部からバッファ３１，３２等を介して供給してもよい。
【００２０】
この他、図１の液晶駆動回路は、デジタル階調データの種類を判別する階調データ使用判定回路２３と、階調モード信号に基づいてデータラッチ回路２等を制御する階調モード回路２４と、アンプイネーブル回路２５とを備えている。
【００２１】
図３は階調データ使用判定回路２３の詳細構成を示す回路図である。階調データ使用判定回路２３は、図示のように、２6＝６４個の論理判定回路２３1〜２３64からなる。各論理判定回路２３1〜２３64は、３個の６入力NANDゲートＧ１，Ｇ２，Ｇ３と、３入力NANDゲートＧ４と、２個のNORゲートＧ５，Ｇ６と、インバータIV１とを有する。３入力NANDゲートＧ４の出力は、NORゲートＧ５，Ｇ６により保持される。
【００２２】
階調データ使用判定回路２３1〜２３64は、６ビットのデジタル階調データが(0,0,0,0,0,0)〜(1,1,1,1,1,1)のどれに等しいかを判定する。６入力NANDゲートにはそれぞれ、ＲＧＢの各６ビット信号RED[0:5]、GREEN[0:5]、BLUE[0:5]が入力される。これら３種類の６ビット信号のうち少なくとも１種類が(0,0,0,0,0,0)になれば、論理判定回路２３1の出力は「１」になる。
【００２３】
同様に、ＲＧＢの６ビットデジタル階調データのうち少なくとも１種類が(0,0,0,0,0,1)になれば、論理判定回路２３2の出力は「１」になる。また、ＲＧＢの６ビットデジタル階調データのうち少なくとも１種類が(1,1,1,1,1,1)になれば、論理判定回路２３64の出力は「１」になる。
【００２４】
図１の階調モード回路２４は、外部から供給される階調モード信号に基づいて、ｎビットの判別信号を生成して階調数を決定する。階調モードの一例として、例えば携帯電話用の液晶駆動回路の場合、通常の使用時の多階調モードと、待ち受け時の低階調モードとがある。
【００２５】
階調モード回路２４の出力は、複数のデータラッチ回路２とアンプイネーブル回路２５に供給される。データラッチ回路２のそれぞれは、最大階調数分のラッチ部をそれぞれ有し、各ラッチ部は、階調モード回路２４の出力であるｎビットの判別信号、すなわち、階調数に応じて、イネーブル状態またはディセーブル状態に設定される。
【００２６】
具体的には、階調数が多いほど、イネーブル状態になるデータラッチ回路２内のラッチ部の数が増え、階調数が少ないほど、イネーブル状態になるデータラッチ回路２内のラッチ部の数が減る。これにより、階調数が少ない場合には、イネーブル状態になるラッチ部の数を減らして消費電力の低減を図る。
【００２７】
アンプイネーブル回路２５は、図４に詳細構成を示すように、階調データ使用判定回路２３の出力OUT[0:２n-1]をそれぞれラッチ可能な複数のフリップフロップ３１を有する。これらフリップフロップ３１は、シフトレジスタ１の最終段のレジスタから出力されたシフトパルスに同期して階調データ使用判定回路２３の出力をラッチする。なお、シフトレジスタ１の最終段のレジスタから出力されたシフトパルスで同期化する代わりに、ロードラッチ回路３に入力されるロード信号を利用して、階調データ使用判定回路２３の出力をラッチするための同期信号を生成してもよい。
【００２８】
各フリップフロップ３１のセット端子またはリセット端子には、階調モード回路２４から信号ｋ[0:２n-1]が供給される。この信号ｋ[0:２n-1]の論理により、階調数に応じて、イネーブル状態になるフリップフロップ３１の数が変化する。
【００２９】
イネーブル状態になったフリップフロップ３１は、階調データ使用判定回路２３の対応する出力（OUT[0:2n-1]のいずれか）をクロックＰＬＳに同期してラッチし、そのラッチ出力は、対応するバッファアンプ６のイネーブル端子に供給される。
【００３０】
なお、階調数が少なくなると、外部から階調データ使用判定回路２３に供給されるデジタル階調データを構成する一部のビットは、所定の論理に固定化される。これにより、図３に詳細構成を示した階調データ使用判定回路２３は、低階調モード時にもデジタル階調データの種類を正確に判別できる。
【００３１】
具体的には、階調モード回路２４の出力に基づいて、ディセーブル状態となる図４中のフリップフロップ回路３１と対応する論理判定回路２３の出力が、固定されることのないビットの論理によらず「０」となるように、一部のビットの論理が固定化される。
【００３２】
図５はバッファアンプ６の構成の一例を示す回路図である。図示のように、バッファアンプ６は、高電圧側の駆動を行う第１アンプ４１と、低電圧側の駆動を行う第２アンプ４２とを並列接続した構成になっている。第１および第２アンプ４１，４２とも、出力を入力側に帰還させたボルテージフォロワ構成である。
【００３３】
また、第１および第２アンプ４１，４２は、ANDゲートＧ７，Ｇ８により、アンプイネーブル回路２５の出力ENBと極性選択信号V0N，V0Pとの論理により、イネーブル／ディセーブルとを選択できるようになっている。すなわち、極性選択信号V0N，V0Pのいずれか一方をハイレベルにすることにより、第１および第２アンプ４１，４２の一方だけを動作させることができる。
【００３４】
なお、図５のように、２つのアンプ４１，４２を設ける理由は、１個のアンプの出力振幅を小さくして消費電力の低減を図るためであるが、１個のアンプだけでバッファアンプ６を構成してもよい。
【００３５】
図５において、第１および第２アンプ４１，４２に入力される信号ＩＮは、図４のREF[0:２n-1]と同じであり、ブリーダ７から出力されるアナログ基準電圧である。
【００３６】
次に、図１の液晶表示回路の動作を説明する。なお、以下では、液晶駆動回路を駆動ＩＣ（以下、ソースドライバと呼ぶ）に内蔵する場合の動作を説明する。
【００３７】
図６は液晶表示装置の全体構成を示すブロック図であり、図１の液晶駆動回路を内蔵するソースドライバを複数個用いて液晶パネルの全信号線を駆動する例を示している。図６の液晶表示装置は、信号線および走査線が列設された液晶パネルＬＣＤＰと、それぞれが複数の信号線を駆動する複数のソースドライバＳＤ１〜ＳＤｑ（ｑは１以上の整数）と、それぞれが複数の走査線を駆動する複数のゲートドライバＧＤ１〜ＧＤｐ（ｐは１以上の整数）と、ソースドライバＳＤ１〜ＳＤｑおよびゲートドライバＧＤ１〜ＧＤｐを制御するコントローラＣＴＲＬとを備えている。
【００３８】
ソースドライバＳＤ１〜ＳＤｑには、コントローラＣＴＲＬから出力されたクロックＣＰＨ１と入力信号ＤＩ／Ｏ１１とが供給され、液晶パネルＬＣＤＰの信号線を駆動するために必要な電圧信号を出力する。ゲートドライバＧＤ１〜ＧＤｐには、コントローラＣＴＲＬから出力されたクロックＣＰＨ２と入力信号ＯＩ／Ｏ２１とが供給され、液晶パネルＬＣＤＰのゲート線を駆動するために必要な電圧信号を出力する。ソースドライバＳＤ１〜ＳＤｑはそれぞれ、液晶パネルＬＣＤＰの水平方向の一部（以下、ブロックと呼ぶ）の信号線を線順次駆動する。
【００３９】
図１の階調データ使用判定回路２３は、外部からのデジタル階調データの種類を、所定期間内に入力されｍ個の出力端子に出力されるべきｍ個のデータを単位として判別し、どのバッファアンプ６を駆動するかを示す信号をアンプイネーブル回路２５に供給する。
【００４０】
アンプイネーブル回路２５は、図４に示すように、階調データ使用判定回路２３からの信号ＯＵＴ[0:２n-1]を、シフトレジスタ１内の最終段のレジスタから出力されたシフトパルスに同期化してバッファアンプ６に供給する。あるいは、ロード信号に基づいて同期信号を生成してもよい。
【００４１】
これにより、ｍ個分のデジタル階調データに関係のあるバッファアンプ６のみがイネーブル状態になり、消費電力の低減が図れる。
【００４２】
一方、階調モード回路２４は、外部から供給された階調モード信号に基づいて、階調数を決定する。階調モード回路２４からのｎビット判別信号と信号ｋ[0:２n-1]をそれぞれアンプイネーブル回路２５とデータラッチ回路２に供給する。アンプイネーブル回路２５内のフリップフロップとデータラッチ回路２は、階調モード回路２４からの信号により、イネーブルになるかディセーブルになるかを切り替える。
【００４３】
このように、本実施形態では、階調数に応じて、アンプイネーブル回路２５内のフリップフロップとデータラッチ回路２のラッチ部の駆動数を切り替える。例えば、階調数がｋビット（１≦ｋ≦ｎ−１）に設定されると、データラッチ回路２は、階調モード回路２４からの信号により、上位または下位のｋビットのラッチ部だけが動作し、アンプイネーブル回路２５は、最大で２n-k個おきのバッファアンプ６がイネーブル状態になるように、対応するフリップフロップ３１がイネーブル状態になる。このため、不要なフリップフロップやバッファアンプで電力を消費するおそれがなくなり、消費電力の低減が図れる。
【００４４】
バッファアンプ６の出力は、出力選択回路２２に供給される。出力選択回路２２は、デジタル階調データに対応するバッファアンプ６の出力を選択し、選択したアナログ電圧を信号線に供給する。このとき、イネーブル状態にあるアンプイネーブル回路２５のフリップフロップ３１と対応するバッファアンプ６についても、ｍ個分のデジタル階調データに関係がなく、階調データ使用判定回路２３からの出力「０」が入力されたものはバッファアンプ６がディセーブルとなり、さらに消費電力が低減される。
【００４５】
（第２の実施形態）
第２の実施形態は、バッファアンプ６の周辺の構成を工夫することにより、セトリング時間の短縮化を図ったものである。
【００４６】
第２の実施形態は、バッファアンプ６の周辺の構成以外は第１の実施形態と共通であるため、説明を省略する。
【００４７】
図７はバッファアンプ６の周辺の構成を示す回路図である。なお、バッファアンプ６が図５のように第１および第２アンプ４１，４２で構成される場合、第１および第２アンプ４１，４２のそれぞれが図７のように構成される。
【００４８】
図７のバッファアンプ６は、２段構成のアンプ５１，５２からなる演算増幅器を有し、後段のアンプ５２の出力端子と各負荷との間にそれぞれ抵抗Ｒ1〜ＲNおよびスイッチＳＷ1〜ＳＷNとが直列接続されている
スイッチＳＷ1〜ＳＷNは出力選択回路２２内の不図示のアナログスイッチに対応し、抵抗Ｒ1〜ＲNは図１のバッファアンプ６と出力選択回路２２との間に接続された抵抗であり、負荷容量ＣL1〜ＣLNは信号線の負荷容量であり、信号線に接続される画素ＴＦＴ自体の容量、液晶容量および補助容量などを合わせたものである。
【００４９】
スイッチＳＷ1〜ＳＷNは、負荷の数を切り替えるためのものであり、スイッチＳＷ1〜ＳＷNのうち少なくとも１個がオン状態になる。負荷が接続されない場合は、対応するスイッチＳＷ1〜ＳＷNを遮断することで、バッファアンプ６はその経路の負荷容量の影響を受けなくなる。
【００５０】
以下では、バッファアンプ６内のアンプ５１，５２のトランスコンダクタンスをそれぞれ（−ｇm1）、（−ｇm2）とし、アンプ入力段の出力コンダクタンスをｇo1、アンプ出力段の出力コンダクタンスをｇo2、各負荷の負荷容量をそれぞれＣL1、ＣL2、…、ＣLNとしている。
【００５１】
図８は図７のバッファアンプ６の周波数特性図であり、実線は負荷が１個だけの場合、点線は負荷がＮ個の場合の特性を示している。図示のように、負荷が１個だけの場合の開ループ周波数特性の１番目のポール（極）の周波数はｇo2／ＣL、２番目のポールの周波数はｇo1／Ｃ1、ゼロ点の周波数は１／(ＣL・Ｒ)である。
【００５２】
また、負荷がＮ個の場合の１番目のポールの周波数はｇo2／(Ｎ・ＣL)、２番目のポールの周波数はｇo1／Ｃ1、ゼロ点の周波数は１／(Ｎ・ＣL・Ｒ／Ｎ)である。
【００５３】
このように、負荷がＮ倍になると、負荷容量もＮ倍になるが、図７のバッファアンプ６の場合、各負荷に対応して抵抗Ｒ1〜ＲNが設けられているため、インピーダンスは１／Ｎ倍になる。その結果、時定数は、負荷量が変動しても、常に一定の値ＣL・Ｒになり、ゼロ点の周波数は負荷量によらず常に一定になる。
【００５４】
また、２番目のポールの周波数も変動しないため、従来よりも、位相余裕度は確保される。
【００５５】
本実施形態のバッファアンプ６を図１３（ａ）に示す従来のバッファアンプ６と比較すると、従来は負荷容量が増えると、抵抗Ｒzと負荷容量とで決まる時定数が大きくなって波形がなまり、セトリング時間が長くなるという問題があった。これに対して、本実施形態では、負荷容量が変動しても時定数が一定であるため、波形のなまりが大きくならないので、セトリング時間が長くなるおそれもない。
【００５６】
なお、図７では、バッファアンプ６の出力端子とスイッチＳＷ1〜ＳＷNとの間に抵抗Ｒ1〜ＲNを接続しているが、スイッチＳＷ1〜ＳＷNと負荷との間に抵抗Ｒ1〜ＲNを接続してもよい。
【００５７】
（第３の実施形態）
第３の実施形態は、第２の実施形態のバッファアンプ６にダミー負荷回路を付加したものである。
【００５８】
図９は第３の実施形態のバッファアンプ６の周辺の構成を示す回路図であり、図７の後段のアンプ５２の出力端子にダミー負荷回路６１を付加した構成になっている。ダミー負荷回路６１は、抵抗Ｒd、スイッチＳＷdおよびコンデンサＣdを直列接続したものである。
【００５９】
第２の実施形態の場合、負荷に接続された少なくとも一つのスイッチＳＷ1〜ＳＷNがオンになることを前提としていたが、すべてのスイッチＳＷ1〜ＳＷNがオフになってしまうとバッファアンプ６の動作が不安定になり、発振するおそれがある。
【００６０】
これに対して、図９のバッファアンプ６は、負荷に接続されたスイッチＳＷ1〜ＳＷNのすべてがオフになると、ダミー負荷回路６１内のスイッチＳＷdをオンするようにしている。ダミー負荷回路６１内の抵抗ＲdとコンデンサＣdとの時定数が負荷容量ＣL1〜ＣLNと抵抗Ｒ1〜ＲNとの時定数に等しくなるように設定すれば、ダミー負荷回路６１以外の負荷を駆動している場合と、ダミー負荷回路６１を駆動している場合とで、同じようにバッファアンプ６は安定動作する。
【００６１】
このように、本実施形態によれば、スイッチＳＷ1〜ＳＷNがすべてオフしても、ダミー負荷回路６１内のスイッチＳＷdをオンすることで、安定な動作が保障される。
【００６２】
（第４の実施形態）
第４の実施形態は、バッファアンプ６の出力と抵抗との間に共通抵抗を接続するものである。
【００６３】
図１０は第４の実施形態のバッファアンプ６の周辺の構成を示す回路図であり、一端がバッファアンプ６の出力端子に接続され、他端が抵抗Ｒ1〜ＲNに接続された共通抵抗Ｒzを有する。この共通抵抗Ｒzは、スイッチＳＷ1〜ＳＷNのオン抵抗とスイッチＳＷ1〜ＳＷNに接続された抵抗Ｒ1〜ＲNの抵抗値の和より小さい、好ましくはスイッチＳＷ1〜ＳＷNのオン抵抗より小さい抵抗値をもつ。
【００６４】
このような共通抵抗Ｒzを設けることにより、図８の周波数特性図において、ゼロ点の周波数を少し下げることができ、第２のポールの周波数とゼロ点の周波数との周波数差を少なくすることができる。これにより、利得が１のときの位相余裕が大きくなり、より安定な動作が可能になる。
【００６５】
なお、共通抵抗Ｒzの抵抗値が大きすぎると、図１３（ａ）の回路のように、波形がなまってセトリング時間が長くなってしまうので、共通抵抗Ｒzの抵抗値は、上述したように小さくするのが望ましい。
【００６６】
図１０では、図７の構成に共通抵抗Ｒzを追加した例を示したが、図９に共通抵抗Ｒzを追加してもよい。
【図面の簡単な説明】
【００６７】
【図１】本発明に係る液晶駆動回路の一実施形態の概略構成を示すブロック図。
【図２】ブリーダの詳細構成を示す回路図。
【図３】階調データ使用判定回路の詳細構成を示す回路図。
【図４】アンプイネーブル回路の詳細構成を示す回路図。
【図５】バッファアンプの構成を示す回路図。
【図６】液晶表示装置の全体構成を示すブロック図。
【図７】バッファアンプの周辺の構成を示す回路図。
【図８】図７のバッファアンプの周波数特性図。
【図９】第３の実施形態のバッファアンプの周辺の構成を示す回路図。
【図１０】第４の実施形態のバッファアンプの周辺の構成を示す回路図。
【図１１】従来の信号線駆動回路の概略構成を示すブロック図。
【図１２】従来のバッファアンプの周辺の回路図とその周波数特性図。
【図１３】従来のバッファアンプの周辺の回路図とその周波数特性図。
【符号の説明】
【００６８】
１  シフトレジスタ
２  データラッチ回路
３  ロードラッチ回路
４  レベルシフタ
５  Ｄ／Ａコンバータ
６  バッファアンプ
７  ブリーダ
２１  デコーダ
２２  出力選択回路
２３  階調データ使用判定回路
２４  階調モード回路
２５  アンプイネーブル回路
【図１】
2005202430.tif 000003
【図２】
2005202430.tif 000004
【図３】
2005202430.tif 000005
【図４】
2005202430.tif 000006
【図５】
2005202430.tif 000007
【図６】
2005202430.tif 000008
【図７】
2005202430.tif 000009
【図８】
2005202430.tif 000010
【図９】
2005202430.tif 000011
【図１０】
2005202430.tif 000012
【図１１】
2005202430.tif 000013
【図１２】
2005202430.tif 000014
【図１３】
2005202430.tif 000015