(57)【要約】【課題】垂直信号線の一端側にのみ定電流源を配置した場合、垂直信号線の配線抵抗に差があると、当該垂直信号線上での電圧降下にも定電流源からの距離に応じて差が生じるためシェーディングが引き起こされる。【解決手段】垂直信号線１５−１〜１５−ｎの両端に定電流源１７−１〜１７−ｎ，１９−１〜１９−ｎを配置し、垂直信号線１５−１〜１５−ｎに流れる電流を半分程度にすることにより、当該電流による垂直信号線１５−１〜１５−ｎ上での電圧降下について半分程度に抑え、当該電圧降下に起因して垂直方向において引き起こされるシェーディングを抑制する。【選択図】図１
2005223559.tif 000002
【特許請求の範囲】
【請求項１】
光電変換素子を含む画素が行列状に２次元配列されてなる画素アレイ部と、
前記画素アレイ部の前記画素の行列状配列に対して列ごとに配線され、前記画素から信号が出力される信号線と、
前記信号線の一端側に接続された第１の定電流源と、
前記信号線の他端側に接続された第２の定電流源と
を備えたことを特徴とする固体撮像装置。
【請求項２】
前記第１，第２の定電流源はほぼ同じ特性を持っている
ことを特徴とする請求項１記載の固体撮像装置。
【請求項３】
光電変換素子を含む画素が行列状に２次元配列されてなる画素アレイ部と、
前記画素アレイ部の前記画素の行列状配列に対して列ごとに配線され、前記画素から信号が出力される信号線と、
前記信号線の一端側に一端が接続された第１の定電流源と、
前記信号線の他端側に一端が接続された第２の定電流源と、
前記信号線の前記一端側から出力される信号を処理する第１の信号処理手段と、
前記信号線の前記他端側から出力される信号を処理する第２の信号処理手段と、
前記第１の定電流源の他端に接続されかつ前記行列状配列の行に沿って配線され、一端が接地された第１のグランド配線と、
前記第２の定電流源の他端に接続されかつ前記行列状配列の行に沿って配線され、前記第１のグランド配線の他端側の一端が接地された第２のグランド配線と
を備えたことを特徴とする固体撮像装置。
【請求項４】
前記第１，第２の定電流源はほぼ同じ特性を持っている
ことを特徴とする請求項３記載の固体撮像装置。
【請求項５】
前記第１，第２の信号処理手段は、同じ画素の信号を処理する
ことを特徴とする請求項３記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置に関し、特に光電変換素子を含む画素が行列状に２次元配列されてなり、当該画素の行列状の配列に対して列ごとに配線された信号線を通して画素の信号を出力する構成の固体撮像装置に関する。
【背景技術】
【０００２】
固体撮像装置、例えばＣＭＯＳ(Complementary Metal-Oxide Semiconductor)イメージセンサは、各種の携帯端末機器、デジタルスチルカメラ、デジタルビデオカメラなどの画像入力装置として使われている。ＣＭＯＳイメージセンサは、図５に示すように、光電変換素子を含む画素１０１が行列状に２次元配列されてなる画素アレイ部１０２と、画素１０１の行列状の配列に対して列ごとに配線された垂直信号線１０３を通して画素１０１の信号を出力する構成となっている。
【０００３】
このＣＭＯＳイメージセンサに代表される、画素１０１の信号を垂直信号線１０３を通して出力する構成の固体撮像装置では、垂直信号線１０３の一端側に、信号の読み出しのために必要となる定電流源１０４を接続した構成が採られている（例えば、特許文献１参照）。この定電流源１０４は、画素１０１中の増幅トランジスタＱ１２とソースフォロア回路を構成している。そして、光電変換素子であるフォトダイオードＰＤで光電変換された信号電荷の電荷量に応じた電圧変化が増幅トランジスタＱ１２で増幅され、画素１０１の信号として垂直信号線１０３に出力される。
【０００４】
【特許文献１】特開平１１−１０３４１８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述したように、垂直信号線１０３の一端側に定電流源１０４が接続されてなる固体撮像装置では、垂直方向の画素数分の画素１０１が１本の垂直信号線１０３上に接続されているため、定電流源１０４から近い（定電流源１０４との間の距離が短い）画素と定電流源１０４から遠い（定電流源１０４との間の距離が長い）画素とでは、定電流源１０４との間の距離の違いから、垂直信号線１０３に必ず含まれる配線抵抗Ｒや寄生容量Ｃなどにも大きな違いが生じてくる。
【０００６】
具体的には、垂直方向における真ん中の画素と定電流源１０４との間の配線抵抗Ｒの抵抗値を基準値とした場合、定電流源１０４に近い側の画素と定電流源１０４との間の配線抵抗Ｒの抵抗値は、基準値よりも距離が短くなるにつれて小さくなり、定電流源１０４から遠い側の画素と定電流源１０４との間の配線抵抗Ｒの抵抗値は、基準値よりも距離が長くなるにつれて大きくなる。
【０００７】
このように、垂直信号線１０３は長さに応じた抵抗値の配線抵抗成分を持っているために、電流が流れるとその抵抗成分の影響によって垂直信号線１０３で電圧降下が起こる。この垂直信号線１０３上での電圧降下は、配線抵抗Ｒや寄生容量Ｃによって決まる。したがって、画素１０１と定電流源１０４との間の距離の違いによって配線抵抗Ｒの抵抗値に差があると、垂直信号線１０３上での電圧降下にも、定電流源１０４からの距離に応じて差が生じるため、垂直方向においてシェーディング（明暗の差）などが引き起こされる要因となる。
【０００８】
また、図５に示すように、垂直信号線１０３の各々が定電流源１０４を介して１本のグランド配線１０５に接続され、当該グランド配線１０５の一端が接地されている場合に、画素数が多い固体撮像装置では、必然的に垂直信号線１０３の本数も多く、一度に大きな電流がグランド配線１０５に流れることになるため、実際の接地電位（グランド配線１０５の一端）から離れたグランド配線１０５上の位置では電位が上昇し、その結果、当該位置に接続されている垂直信号線１０３ではグランドレベルが上昇する。このグランドレベルの上昇もグランド配線１０５に含まれる配線抵抗成分が原因で生ずるものであり、当該配線抵抗の抵抗値も距離に応じて異なるため、垂直信号線１０３ごとにグランドレベルの上昇の度合いに違いが生じる。このグランドレベルの上昇度合いの違いが、水平方向においてシェーディングが引き起こされる要因となる。
【０００９】
また、定電流源１０４を構成するＭＯＳトランジスタの閾値電圧のバラツキは垂直信号線１０３ごとの電流バラツキとなり、この垂直信号線１０３ごとの電流バラツキが撮像した画像上において縦筋状ノイズの発生の要因となる。
【００１０】
そこで、本発明は、定電流源からの距離に応じて差が生じる垂直信号線上での電圧降下に起因して垂直方向において引き起こされるシェーディングや、垂直信号線ごとの電流バラツキに起因して発生する縦筋状ノイズを抑制可能な固体撮像装置を提供することを第１の目的とする。
【００１１】
本発明はさらに、垂直信号線ごとにグランドレベルの上昇度合いに違いが生じることに起因して水平方向において引き起こされるシェーディングをも抑制可能な固体撮像装置を提供することを第２の目的とする。
【課題を解決するための手段】
【００１２】
上記第１の目的を達成するために、本発明による固体撮像装置は、光電変換素子を含む画素が行列状に２次元配列されてなる画素アレイ部と、前記画素アレイ部の前記画素の行列状配列に対して列ごとに配線され、前記画素から信号が出力される信号線と、前記信号線の一端側に接続された第１の定電流源と、前記信号線の他端側に接続された第２の定電流源とを備えた構成となっている。
【００１３】
上記構成の固体撮像装置において、第１，第２の定電流源は各々、画素中の増幅トランジスタとソースフォロア回路を構成している。そして、画素が行単位で選択されると、その選択行の画素から信号線に信号が出力され、信号線に流れる電流は信号線の両端に設けられた第１，第２の定電流源に向かって流れる。このとき、第１，第２の定電流源がほぼ同じ特性を持っているものとすると、画素から出力される電流がほぼ２分されて第１，第２の定電流源に流れ込む。これにより、信号線には画素から出力される電流の半分程度の電流が流れることになるため、定電流源からの距離に応じて差が生じる信号線上での電圧降下も、電位に最も差があるときでも、信号線の一端側にのみ定電流源を設けた場合に比べて半分程度に抑えられる。また、電流が半分程度になることによって電流バラツキも軽減される。
【００１４】
上記第２の目的を達成するために、本発明による他の固体撮像装置は、光電変換素子を含む画素が行列状に２次元配列されてなる画素アレイ部と、前記画素アレイ部の前記画素の行列状配列に対して列ごとに配線され、前記画素から信号が出力される信号線と、前記信号線の一端側に一端が接続された第１の定電流源と、前記信号線の他端側に一端が接続された第２の定電流源と、前記信号線の前記一端側から出力される信号を処理する第１の信号処理手段と、前記信号線の前記他端側から出力される信号を処理する第２の信号処理手段と、前記第１の定電流源の他端に接続されかつ前記行列状配列の行に沿って配線され、一端が接地された第１のグランド配線と、前記第２の定電流源の他端に接続されかつ前記行列状配列の行に沿って配線され、前記第１のグランド配線の他端側の一端が接地された第２のグランド配線とを備えた構成となっている。
【００１５】
上記構成の他の固体撮像装置において、選択行の画素から信号線に出力された信号は、第１，第２の信号処理手段を介してほぼ２分された状態で読み出される。この２分された信号は、装置外部の信号処理系で演算処理されることによって１画素分の信号となる。ここで、一度に大きな電流が流れることによって第１，第２のグランド配線上の実際の接地電位から離れた位置で電位上昇が発生した際に、第１，第２のグランド配線が行の画素配列の方向（行方向）において互いに反対側の配線端が接地されているため、電位上昇の行方向における分布が、第１のグランド配線側と第２のグランド配線側とで逆となる。具体的には、第１のグランド配線の接地側の配線端を例にとると、第１のグランド配線の配線端では実際の接地電位に最も近いために電位上昇がほぼ０であるのに対して、第２のグランド配線の第１のグランド配線と同じ側の配線端では実際の接地電位から最も離れているために電位上昇が最大となる。これにより、第１，第２のグランド配線の電位上昇に起因する信号線のグランドレベルの上昇度合いが行方向における信号線間で逆になり、このグランドレベルの上昇による画素の信号への影響も行方向における画素間で逆になる。したがって、装置外部の信号処理系で第１，第２の信号処理手段を経た画素の信号を例えば加算して平均を取る演算処理を行うことで、信号線のグランドレベルの上昇による画素の信号への影響をほぼ均等にすることができる。また、グランド配線が２本であることにより、当該グランド配線に一度に流れる電流が１本の場合に比べてほぼ半分になるため、グランド配線上での電位の上昇、ひいては信号線のグランドレベルの上昇も半分程度に抑えられる。
【発明の効果】
【００１６】
本発明によれば、定電流源からの距離に応じて差が生じる信号線上での電圧降下が、電位に最も差があるときでも、信号線の一端側にのみ定電流源を設けた場合に比べて半分程度になるため、当該電圧降下によって垂直方向において引き起こされるシェーディングを抑制でき、また電流バラツキが軽減されるため縦筋状ノイズを抑制できる。また、信号線のグランドレベルの上昇をグランド配線が１本の場合に比べて半分程度にすることができるとともに、当該信号線のグランドレベルの上昇による画素の信号への影響をほぼ均等にすることができるため、信号線ごとにグランドレベルの上昇の度合いに違いが生じることによって水平方向において引き起こされるシェーディングを抑制できる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００１８】
［第１実施形態］
図１は、本発明の第１実施形態に係る固体撮像装置、例えばＣＭＯＳイメージセンサの構成例を示すブロック図である。
【００１９】
図１において、光電変換素子、例えばフォトダイオードＰＤを含む画素（画素回路）１１は、ｍ行ｎ列の画素配列に２次元配列されることによって画素アレイ部１２を構成している。この画素アレイ部１２には、画素１１の行列状配列に対して行ごとに転送制御線１３−１〜１３−ｍおよびリセット制御線１４−１〜１４−ｍが配線され、列ごとに垂直信号線１５−１〜１５−ｎが配線されている。画素１１は、フォトダイオードＰＤ以外に例えば転送トランジスタＱ１１、増幅トランジスタＱ１２およびリセットトランジスタＱ１３を有する３トランジスタの画素構成となっている。転送トランジスタＱ１１、増幅トランジスタＱ１２およびリセットトランジスタＱ１３は、例えばＮｃｈのＭＯＳトランジスタによって構成されている。
【００２０】
この画素（画素回路）１１において、フォトダイオードＰＤはアノード電極が接地されて設けられている。転送トランジスタＱ１１は、ソースがフォトダイオードＰＤのカソード電極に、ドレインがＦＤ（フローティング・ディフュージョン）部に、ゲートが転送制御線１３−１〜１３−ｍにそれぞれ接続されており、フォトダイオードＰＤで光電変換して得られる信号電荷（光電子）をＦＤ部に転送する。ここで、ＦＤ部は、寄生容量を持った拡散層である。増幅トランジスタＱ１２は、ゲートがＦＤ部に、ドレインが電源電位ＶＤＤに、ソースが垂直信号線１５−１〜１５−ｎにそれぞれ接続されており、ＦＤ部の電位に対応した信号（リセットレベル／信号レベル）を垂直信号線１５−１〜１５−ｎに出力する。リセットトランジスタＱ１３は、ソースがＦＤ部に、ドレインが電源電位ＶＤＤに、ゲートがリセット制御線１４−１〜１４−ｍにそれぞれ接続されており、ＦＤ部の電位を電源電位ＶＤＤにリセットする。
【００２１】
なお、ここでは、３トランジスタの構成の場合を例に挙げたが、画素１１としてはこの構成のものに限られるものではなく、例えば画素を選択する選択トランジスタを有する４トランジスタの構成のものなどを用いることも可能である。
【００２２】
垂直駆動回路１６は、例えばシフトレジスタなどによって構成され、画素アレイ部１２の各画素１１を行単位で選択するとともに、選択行の画素１１に対して転送制御線１３−１〜１３−ｍを通して転送信号ＴＲＦを、リセット制御線１４−１〜１４−ｍを通してリセット信号ＲＳＴをそれぞれ与える。ここで、画素１１の行単位での選択は、垂直走査に同期して垂直駆動回路１６から選択信号ＳＥＬが電源制御回路（図示せず）に与えられ、これに応答して当該電源制御回路から選択行の画素１１に電源電位ＶＤＤが供給されることによって行われる。
【００２３】
図２に、選択信号ＳＥＬ、リセット信号ＲＳＴおよび転送信号ＴＲＦのタイミング関係を示す。選択信号ＳＥＬに基づいて画素１１の行単位での選択が行われる。そして、選択行において、リセット信号ＲＳＴが画素１１に与えられることによってＦＤ部の電位が電源電位ＶＤＤにリセットされ、そのリセット後のＦＤ部の電位がリセットレベルとして増幅トランジスタＱ１２を介して垂直信号線１５−１〜１５−ｎに出力される。その後、転送信号ＲＴＦが画素１１に与えられることによって、フォトダイオードＰＤで光電変換された信号電荷がＦＤ部に転送され、その転送後のＦＤ部の電位が信号レベルとして増幅トランジスタＱ１３を介して垂直信号線１５−１〜１５−ｎに出力される。
【００２４】
垂直信号線１５−１〜１５−ｎの各一端には、定電流源１７−１〜１７−ｎの各一端がそれぞれ接続されている。定電流源１７−１〜１７−ｎは、ＭＯＳトランジスタを用いた例えばカレントミラー回路によって構成され、画素１１中の増幅トランジスタＱ１２とソースフォロア回路を構成している。定電流源１７−１〜１７−ｎの各他端には、グランド配線１８が接続されている。このグランド配線１８は、画素１１の行列状配列の行に沿って図の左右方向に配線され、その一端が接地（接地電位ＧＮＤに接続）されている。
【００２５】
垂直信号線１５−１〜１５−ｎの各他端には、定電流源１９−１〜１９−ｎの各一端がそれぞれ接続されている。定電流源１９−１〜１９−ｎは、ＭＯＳトランジスタを用いた例えばカレントミラー回路によって構成され、画素１１中の増幅トランジスタＱ１２とソースフォロア回路を構成している。定電流源１９−１〜１９−ｎとしては、例えば、定電流源１７−１〜１７−ｎとほぼ同じ特性を持つものが用いられる。定電流源１９−１〜１９−ｎの各他端には、グランド配線２０が接続されている。このグランド配線２０は、画素１１の行列状配列の行に沿って図の左右方向に配線され、その一端が接地されている。
【００２６】
垂直信号線１５−１〜１５−ｎの定電流源１７−１〜１７−ｎ側の端部から取り出される信号は、信号処理手段を構成する例えばＣＤＳ(Correlated Double Sampling;相関二重サンプリング)回路２１−１〜２１−ｎに供給される。これらＣＤＳ回路２１−１〜２１−ｎは、選択行の各画素１１から出力されるリセットレベルと信号レベルとを取り込み、これらレベルの差を取ることによって１行分の画素の信号を得るとともに、画素１１の固定パターンノイズを除去する処理を行う。
【００２７】
ＣＤＳ回路２１−１〜２１−ｎで信号処理された後の画素の信号は、水平選択スイッチ２２−１〜２２−ｎによって順に選択され、水平信号線２３を通して出力される。水平選択スイッチ２２−１〜２２−ｎは、水平走査回路２４から順に出力される水平走査信号φＨ１〜φＨｎによって選択駆動される。水平走査回路２４は、例えばシフトレジスタによって構成される。
【００２８】
上記構成の第１実施形態に係るＣＭＯＳイメージセンサにおいて、垂直駆動回路１６による垂直走査によって画素１１が行単位で選択されると、その選択行の画素１１から垂直信号線１５−１〜１５−ｎに信号が出力される。このとき、垂直信号線１５−１〜１５−ｎに流れる電流は、垂直信号線１５−１〜１５−ｎの両端に設けられた定電流源１７−１〜１７−ｎ，１９−１〜１９−ｎに向かって流れる。ここで、定電流源１７−１〜１７−ｎ，１９−１〜１９−ｎがほぼ同じ特性を持っていることから、画素１１から出力される電流がほぼ２分されて定電流源１７−１〜１７−ｎ，１９−１〜１９−ｎに流れ込む。これにより、垂直信号線１５−１〜１５−ｎには画素１１から出力される電流の半分程度の電流が流れることになる。
【００２９】
垂直信号線１５−１〜１５−ｎは、長さに応じた抵抗値の配線抵抗Ｒや寄生容量Ｃを持っている。これにより、垂直信号線１５−１〜１５−ｎに電流が流れると、その配線抵抗Ｒや寄生容量Ｃによって決まる電圧降下が垂直信号線１５−１〜１５−ｎ上で起こる。その際に、本実施形態に係るＣＭＯＳイメージセンサでは、垂直信号線１５−１〜１５−ｎの両端に定電流源１７−１〜１７−ｎ，１９−１〜１９−ｎを配置した構成を採っていることにより、垂直信号線１５−１〜１５−ｎに流れる電流がほぼ半分程度になるため、当該電流による電圧降下が、電位に最も差があるときでも、垂直信号線の一端側にのみ定電流源を配置した従来技術に比べて半分程度に抑えられる。
【００３０】
図３に、１本の垂直信号線に対して定電流源を２個配置した場合（本実施形態）と、定電流源を１個配置した場合（従来技術）において、垂直信号線にある電流を流したときの垂直信号線の電位を測定したシミュレーション結果を示す。
【００３１】
図３において、定電流源が２個の場合を実線で、定電流源が１個の場合を点線でそれぞれ示している。また、いずれの場合にも、○印の特性が垂直信号線上の定電流源に一番近い位置の電位を、△印の特性が垂直信号線上の定電流源から一番遠い位置の電位を、×印の特性が中間位置の電位をそれぞれ示している。
【００３２】
図３のシミュレーション結果から明らかなように、垂直信号線上の定電流源に一番近い位置と定電流源から一番遠い位置の電位差が、定電流源が１個の場合には約５０［ｍＶ］程度であるのに対して、定電流源が２個の場合には約２５［ｍＶ］程度であり、垂直信号線に電流が流れることによる当該垂直信号線上での電圧降下が、電位に最も差があるときでも、垂直信号線の一端側にのみ定電流源を配置した従来技術に比べて半分程度に抑えられることがわかる。このように、垂直信号線１５−１〜１５−ｎ上で起こる電圧降下を大幅に低減できることにより、当該電圧降下に起因して垂直方向において引き起こされるシェーディングを抑制することができる。
【００３３】
また、垂直信号線１５−１〜１５−ｎに流れる電流が、垂直信号線の一端側にのみ定電流源を配置した従来技術に比べて半分程度になることにより、定電流源１７−１〜１７−ｎ，１９−１〜１９−ｎを構成するＭＯＳトランジスタの閾値電圧のバラツキに起因する電流バラツキも軽減されるため、当該電流バラツキに起因して、撮像した画像上において発生する縦筋状ノイズについても抑制することができる。
【００３４】
なお、本実施形態では、垂直信号線１５−１〜１５−ｎの両端に設ける定電流源１７−１〜１７−ｎ，１９−１〜１９−ｎとして、ほぼ同じ特性のものを用いることにより、垂直信号線１５−１〜１５−ｎに流れる電流をほぼ半分に抑える構成のものを好ましい例として挙げて説明したが、ほぼ同じ特性のものを用いることは必須の要件ではなく、定電流源１７−１〜１７−ｎ，１９−１〜１９−ｎの特性が異なっていても、垂直信号線１５−１〜１５−ｎには電流が分割されて流れることにより、当該垂直信号線１５−１〜１５−ｎに流れる電流を、一端側にのみ定電流源を設ける場合に比べると低減できるため、当該電流による電圧降下も抑えることができる。
【００３５】
［第２実施形態］
図４は、本発明の第２実施形態に係るＣＭＯＳイメージセンサの構成例を示すブロック図であり、図中、図１と同等部分には同一符号を付して示している。ここでは、図面の簡略化のために、画素１１の構成、垂直駆動回路１６、水平選択スイッチ２２−１〜２２−ｎ、水平信号線２３および水平走査回路２４を省略して示している。
【００３６】
本実施形態に係るＣＭＯＳイメージセンサでは、第１実施形態に係るＣＭＯＳイメージセンサの構成に加えて、垂直信号線１５−１〜１５−ｎの両端側に、第１，第２の信号処理手段を構成する例えばＣＤＳ回路２１Ａ−１〜２１Ａ−ｎ，２１Ｂ−１〜２１Ｂ−ｎを配置して１つの画素１１の信号を垂直信号線１５−１〜１５−ｎの両端側から取り出すとともに、定電流源１７−１〜１７−ｎ側のグランド配線１８の一端（本例では、図の右側の配線端Ａ）を接地するのに対して、定電流源１７−１〜１７−ｎ側のグランド配線２０については、グランド配線１８の他端側の一端（本例では、図の左側の配線端Ｂ）を接地した構成を採っている。
【００３７】
上記構成のＣＭＯＳイメージセンサにおいて、定電流源１７−１〜１７−ｎ，１９−１〜１９−ｎとして、例えばほぼ同じ特性のものを用いた場合には、１つの画素１１の信号がほぼ２分されてＣＤＳ回路２１Ａ−１〜２１Ａ−ｎ，２１Ｂ−１〜２１Ｂ−ｎをそれぞれ通して読み出される。そして、センサ外部の信号処理系で演算処理されることにより、１画素分の信号となる。
【００３８】
ここで、画素数が多いＣＭＯＳイメージセンサでは、必然的に垂直信号線１５−１〜１５−ｎの本数ｎも多く、一度に大きな電流がグランド配線１８，２０に流れることになるため、グランド配線１８，２０上における実際の接地電位（グランド配線１８，２０の接地端Ａ，Ｂ）から離れた位置では電位が上昇し、その結果、当該位置に接続されている垂直信号線１５−１〜１５−ｎではグランドレベルが上昇する。このとき、グランド配線１８，２０が行方向（図の左右方向）において互いに反対側の配線端Ａ，Ｂが接地されているため、電位上昇の行方向における分布が、グランド配線１８側とグランド配線２０側とで逆となる。
【００３９】
具体的には、グランド配線１８の接地側の配線端Ａを例にとると、グランド配線１８の配線端Ａでは実際の接地電位に最も近いために電位上昇がほぼ０であるのに対して、グランド配線２０におけるグランド配線１８の配線端Ａと同じ側の配線端（配線端Ｂと反対側の配線端）では実際の接地電位から最も離れているために電位上昇が最大となる。逆に、グランド配線１８の反対側の配線端（配線端Ａと反対側の配線端）の場合は、当該配線端では実際の接地電位から最も離れているために電位上昇が最大となるとなるのに対して、グランド配線２０におけるグランド配線１８と同じ側の配線端Ｂでは実際の接地電位に最も近いために電位上昇がほぼ０となる。
【００４０】
これにより、グランド配線１８，２０の電位上昇に起因する垂直信号線１５−１〜１５−ｎのグランドレベルの上昇の度合いが行方向における垂直信号線１５−１〜１５−ｎ間で逆になり、このグランドレベルの上昇による画素の信号への影響も行方向における画素間で逆になる。したがって、センサ外部の信号処理系でＣＤＳ回路２１Ａ−１〜２１Ａ−ｎ，２１Ｂ−１〜２１Ｂ−ｎを経た画素の信号を例えば加算して平均を取る演算処理を行うことで、垂直信号線１５−１〜１５−ｎのグランドレベルの上昇による画素の信号への影響をほぼ均等にすることができる。その結果、垂直信号線１５−１〜１５−ｎごとにグランドレベルの上昇の度合いに違いが生じることによって水平方向において引き起こされるシェーディングを抑制することができる。
【００４１】
また、２本のグランド配線１８，２０が設けられていることにより、これらグランド配線１８，２０に一度に流れる電流が１本の場合に比べてほぼ半分になるため、グランド配線１８，２０上での電位の上昇、ひいてはこれらグランド配線１８，２０に接続される垂直信号線１５−１〜１５−ｎのグランドレベルの上昇についても半分程度に抑えることができる。この点については、第１実施形態に係るＣＭＯＳイメージセンサの場合にも同様のことが言える。
【００４２】
なお、上記各実施形態では、ＣＭＯＳイメージセンサに適用した場合を例に挙げて説明したが、この適用例に限られるものではなく、本発明は、光電変換素子を含む画素が行列状に２次元配列されてなり、当該画素の行列状の配列に対して列ごとに配線された信号線を通して画素の信号を出力する構成の固体撮像装置全般に適用可能である。
【産業上の利用可能性】
【００４３】
本発明に係る固体撮像装置は、携帯電話やＰＤＡ（Personal Digital Assistants）に代表される携帯端末機器、デジタルスチルカメラ、デジタルビデオカメラなどの画像入力装置として用いられる。
【図面の簡単な説明】
【００４４】
【図１】本発明の第１実施形態に係るＣＭＯＳイメージセンサの構成例を示すブロック図である。
【図２】選択信号ＳＥＬ、リセット信号ＲＳＴおよび転送信号ＴＲＦのタイミング関係を示すタイミングチャートである。
【図３】１本の垂直信号線に対して定電流源を２個配置した場合と、定電流源を１個配置した場合における垂直信号線の電位を測定したシミュレーション結果を示す特性図である。
【図４】本発明の第２実施形態に係るＣＭＯＳイメージセンサの構成例を示すブロック図である。
【図５】従来例に係るＣＭＯＳイメージセンサの構成例を示すブロック図である。
【符号の説明】
【００４５】
１１…画素（画素回路）、１２…画素アレイ部、１５−１〜１５−ｎ…垂直信号線、１６…垂直駆動回路、１７−１〜１７−ｎ，１９−１〜１９−ｎ…定電流源、１８，２０…グランド配線、２１−１〜２１−ｎ，２１Ａ−１〜２１Ａ−ｎ，２１−１Ｂ〜２１Ｂ−ｎ…ＣＤＳ回路、２２−１〜２２−ｎ…水平選択スイッチ、２３…水平信号線、２４…水平走査回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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