(57)【要約】【課題】チップ面積の縮小を図りつつ、ショートチャネル効果を抑制する。【解決手段】半導体装置は、第１の領域と第２の領域と第３の領域とを有する半導体基板１１と、第１の領域の半導体基板１１上に形成された第１のゲート絶縁膜１３ａと、第１のゲート絶縁膜１３ａ上に形成された第１の電極層１４ａと、第１の電極層１４ａ上に形成された第１のシリサイド層１５ａと、第１のシリサイド層１５ａ上に形成された第１のキャップ層１６ａと、第２の領域の半導体基板１１上に形成された第２のゲート絶縁膜１３ｂと、第２のゲート絶縁膜１３ｂ上に形成された第２の電極層１４ｂと、第２の電極層１４ｂ上に形成された第２のシリサイド層１５ｂと、第２のシリサイド層１５ｂ上に形成され、第１のキャップ層１６ａよりも薄い第２のキャップ層１６ｂとを具備する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
第１の領域と第２の領域とを有する半導体基板と、
前記第１の領域の前記半導体基板上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された第１の電極層と、
前記第１の電極層上に形成された第１のシリサイド層と、
前記第１のシリサイド層上に形成された第１のキャップ層と、
前記第２の領域の前記半導体基板上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された第２の電極層と、
前記第２の電極層上に形成された第２のシリサイド層と、
前記第２のシリサイド層上に形成され、前記第１のキャップ層よりも薄い第２のキャップ層と
を具備することを特徴とする半導体装置。
【請求項２】
前記第２のキャップ層の膜厚は、前記第１のキャップ層の膜厚の２５％以下であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体基板の第３の領域上に形成された第３のゲート絶縁膜と、
前記第３のゲート絶縁膜上に形成された第３の電極層と、
前記第３の電極層上に形成された第３のシリサイド層と、
前記第３のシリサイド層上に形成され、前記第１のキャップ層とほぼ同じ厚さの第３のキャップ層と
をさらに具備することを特徴とする請求項１に記載の半導体装置。
【請求項４】
第１の領域と第２の領域とを有する半導体基板と、
前記第１の領域の前記半導体基板上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された第１の電極層と、
前記第１の電極層上に形成された第１のシリサイド層と、
前記第１のシリサイド層上に形成された第１のストッパー層と、
前記第１のストッパー層上に形成され、前記第１のストッパー層と異なる材質の第１のキャップ層と、
前記第２の領域の前記半導体基板上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された第２の電極層と、
前記第２の電極層上に形成された第２のシリサイド層と、
前記第２のシリサイド層上に形成され、前記第１のキャップ層よりも薄い第２のストッパー層と
を具備することを特徴とする半導体装置。
【請求項５】
第１の領域と第２の領域とを有する半導体基板上に、ゲート絶縁膜、電極層、シリサイド層、ストッパー層及びキャップ層を順に堆積する工程と、
前記ゲート絶縁膜、前記電極層、前記シリサイド層、前記ストッパー層及び前記キャップ層をパターニングすることにより、前記第１の領域に第１のゲート絶縁膜、第１の電極層、第１のシリサイド層、第１のストッパー層及び第１のキャップ層で構成された第１のゲート構造を形成し、前記第２の領域に第２のゲート絶縁膜、第２の電極層、第２のシリサイド層、第２のストッパー層及び第２のキャップ層で構成された第２のゲート構造を形成する工程と、
前記第２のストッパー層をストッパーとして前記第２のキャップ層を除去する工程と、
イオン注入により前記第１の領域の前記半導体基板内に第１の拡散層を形成し、ハロー・イオン注入により前記第２の領域の前記半導体基板内に第２の拡散層を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高さの異なるゲートスタック構造を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、ＤＲＡＭ（Dynamic Random Access Memory）のチップサイズの縮小に従い、周辺回路領域の縮小の要求も厳しくなっている。周辺回路領域は、メモリセル領域のピッチに従って、要求される回路ピッチが決まる。特に、周辺回路領域のセンスアンプ部やワード線デコーダ部では、狭いピッチにトランジスタを配置することが必要であるため、ゲート長の縮小とともに、ゲート電極とゲート電極との間隔の縮小やゲートとコンタクトとの距離の縮小も必要となっている。
【０００３】
しかし、ゲート長の縮小を図ると、次のような問題が生じる。すなわち、ショートチャネル効果により閾値のばらつきが大きくなり、かつ、閾値が低くなることによるスタンドバイ電流が増大してしまう。
【０００４】
この問題を解決する方法として、ハロー・イオン注入により、ゲートエッジにおけるソース・ドレイン間のパンチスルーを抑制し、閾値の低下及び閾値のばらつきの劣化を抑制する手法がとられている。
【０００５】
このハロー・イオン注入を行うためには、図１１に示すように、拡散層を形成するイオン種と反対のタイプのイオン種（例えば、Ｎ型のＭＯＳＦＥＴではＢ又はＢＦ2）を、シリコン基板に対する垂直軸より傾けた方向からイオン注入する必要がある。例えば、垂直方向からのイオン注入では、ゲートエッジ領域Ｘでのパンチスルーの最も生じやすい領域でのウェル濃度を高めることが困難となり、拡散層領域でのウェル濃度の上昇が顕著となり、拡散層からウェル領域への拡散層リーク電流の増大及び拡散層容量の増大を引き起こす。そして、拡散層リーク電流の増大は、スタンドバイ電流の増大を引き起こし、また、拡散層容量の増大は、トランジスタの動作スピードの劣化を引き起こすという問題がある。このため、ショートチャネル効果の抑制のためには、斜めからイオン注入を行うハロー・イオン注入が不可欠である。
【０００６】
しかしながら、チップサイズの縮小に従い、隣接セルのゲート電極の間隔が狭くなるため、ハロー・イオン注入を行うと、隣接セルのゲート電極が妨げとなり、ゲートエッジ領域Ｘにイオン注入ができなくなるという問題が生じている。
【０００７】
尚、この出願の発明に関連する先行技術文献情報としては、次のようなものがある。
【特許文献１】特開平1−101662号公報
【特許文献２】特開平10−12847号公報
【特許文献３】米国特許第4,366,613号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、チップ面積の縮小を図りつつ、ショートチャネル効果を抑制することが可能な半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００９】
本発明は、前記課題を解決するために以下に示す手段を用いている。
【００１０】
本発明の第１の視点による半導体装置は、第１の領域と第２の領域と第３の領域とを有する半導体基板と、前記第１の領域の前記半導体基板上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１の電極層と、前記第１の電極層上に形成された第１のシリサイド層と、前記第１のシリサイド層上に形成された第１のキャップ層と、前記第２の領域の前記半導体基板上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された第２の電極層と、前記第２の電極層上に形成された第２のシリサイド層と、前記第２のシリサイド層上に形成され、前記第１のキャップ層よりも薄い第２のキャップ層とを具備する。
【００１１】
本発明の第２の視点による半導体装置は、第１の領域と第２の領域とを有する半導体基板と、前記第１の領域の前記半導体基板上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１の電極層と、前記第１の電極層上に形成された第１のシリサイド層と、前記第１のシリサイド層上に形成された第１のストッパー層と、前記第１のストッパー層上に形成され、前記第１のストッパー層と異なる材質の第１のキャップ層と、前記第２の領域の前記半導体基板上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された第２の電極層と、前記第２の電極層上に形成された第２のシリサイド層と、前記第２のシリサイド層上に形成され、前記第１のキャップ層よりも薄い第２のストッパー層とを具備する。
【００１２】
本発明の第３の視点による半導体装置の製造方法は、第１の領域と第２の領域とを有する半導体基板上に、ゲート絶縁膜、電極層、シリサイド層、ストッパー層及びキャップ層を順に堆積する工程と、前記ゲート絶縁膜、前記電極層、前記シリサイド層、前記ストッパー層及び前記キャップ層をパターニングすることにより、前記第１の領域に第１のゲート絶縁膜、第１の電極層、第１のシリサイド層、第１のストッパー層及び第１のキャップ層で構成された第１のゲート構造を形成し、前記第２の領域に第２のゲート絶縁膜、第２の電極層、第２のシリサイド層、第２のストッパー層及び第２のキャップ層で構成された第２のゲート構造を形成する工程と、前記第２のストッパー層をストッパーとして前記第２のキャップ層を除去する工程と、イオン注入により前記第１の領域の前記半導体基板内に第１の拡散層を形成し、ハロー・イオン注入により前記第２の領域の前記半導体基板内に第２の拡散層を形成する工程とを含む。
【発明の効果】
【００１３】
本発明によれば、チップ面積の縮小を図りつつ、ショートチャネル効果を抑制することが可能な半導体装置及びその製造方法を提供できる。
【発明を実施するための最良の形態】
【００１４】
本発明の実施の形態を以下に図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１５】
［第１の実施形態］
第１の実施形態は、周辺回路領域のゲートスタック構造をメモリセルアレイ領域のゲートスタック構造よりも低くするものである。
【００１６】
図１は、本発明の第１の実施形態に係る半導体装置の断面図を示す。以下に、第１の実施形態に係る半導体装置の構造について説明する。
【００１７】
図１に示すように、メモリセルアレイ領域及び周辺回路領域には、トランジスタＴｒａ，Ｔｒｂがそれぞれ形成されている。これらトランジスタＴｒａ，Ｔｒｂは、次のような構造になっている。
【００１８】
メモリセルアレイ領域では、半導体基板１１上にゲート絶縁膜１３ａが形成され、このゲート絶縁膜１３ａ上にゲート電極層１４ａが形成されている。このゲート電極層１４ａ上にはシリサイド層１５ａが形成され、このシリサイド層１５ａ上にはキャップ層１６ａが形成されている。そして、ゲート絶縁膜１３ａ、ゲート電極層１４ａ、シリサイド層１５ａ及びキャップ層１６ａの側面には側壁層１７ａが形成され、半導体基板１１の表面には拡散層１８ａが形成されている。さらに、半導体基板１１及び側壁層１７ａ上には、絶縁膜１９ａが形成されている。
【００１９】
同様に、周辺回路領域では、半導体基板１１上にゲート絶縁膜１３ｂが形成され、このゲート絶縁膜１３ｂ上にゲート電極層１４ｂが形成されている。このゲート電極層１４ｂ上にはシリサイド層１５ｂが形成され、このシリサイド層１５ｂ上にはキャップ層１６ｂが形成されている。そして、ゲート絶縁膜１３ｂ、ゲート電極層１４ｂ、シリサイド層１５ｂ及びキャップ層１６ｂの側面には側壁層１７ｂが形成され、半導体基板１１の表面には拡散層１８ｂが形成されている。さらに、半導体基板１１及び側壁層１７ｂ上には、絶縁膜１９ｂが形成されている。
【００２０】
このようなメモリセルアレイ領域及び周辺回路領域のトランジスタＴｒａ，Ｔｒｂにおいて、周辺回路領域のキャップ層１６ｂは、メモリセルアレイ領域のキャップ層１６ａよりも薄くなっている。一例として、キャップ層１６ａの膜厚が例えば２２００Åであるのに対し、キャップ層１６ｂの膜厚は例えば５００Åとなっており、キャップ層１６ｂの膜厚は、キャップ層１６ａの膜厚よりも５００Å以上薄くなっている。換言すると、キャップ層１６ｂの膜厚は、キャップ層１６ａの膜厚の例えば２５％以下になっている。
【００２１】
また、キャップ層１６ｂの膜厚は、絶縁膜１９ｂの膜厚以上であることが望ましい。これは、ゲート電極層１４ｂに接続するコンタクトと拡散層１８ｂに接続するコンタクトとを同時に形成する際、絶縁膜１９ｂ及びキャップ層１６ｂのエッチング時にキャップ層１６ｂの部分においてオーバーエッチングが生じることを抑制できるからである。ここで、絶縁膜１９ｂの膜厚は例えば８０Å程度であるので、キャップ層１６ｂの膜厚は８０Å以上であることが望ましい。従って、上記をまとめると、キャップ層１６ｂの膜厚は、例えば８０〜５００Å程度が望ましい。
【００２２】
また、キャップ層１６ａ，１６ｂは、同質の材料で形成してもよいし、異質の材料で形成してもよく、例えばシリコン窒化膜やシリコン酸化膜で形成されている。
【００２３】
また、キャップ層１６ｂは、絶縁膜１９ｂと同質の材料で形成するのが望ましく、例えばシリコン窒化膜で形成されている。
【００２４】
また、周辺回路領域の側壁層１７ｂの膜厚は、メモリセルアレイ領域の側壁層１７ａの膜厚よりも例えば１／２以下に薄くすることも可能である。一例として、側壁層１７ａの膜厚が例えば３００Åであるのに対し、側壁層１７ｂの膜厚は例えば１００Åとなっている。つまり、周辺回路領域の側壁層１７ｂの膜厚は、メモリセルアレイ領域の側壁層１７ａの膜厚の１／３程度にすることも可能である。このように、側壁層１７ａ，１７ｂの膜厚を異なる厚みにする場合、両者を異なる材質の絶縁膜で形成することが可能であり、側壁層１７ａは例えばシリコン窒化膜等の窒化膜系の膜で形成し、側壁層１７ｂは例えばＴＥＯＳ（Tetra Ethyl Ortho Silicate）等の酸化膜系の膜で形成してもよい。
【００２５】
また、メモリセルアレイ領域におけるゲート絶縁膜１３ａ、ゲート電極層１４ａ及びシリサイド層１５ａと周辺回路領域におけるゲート絶縁膜１３ｂ、ゲート電極層１４ｂ及びシリサイド層１５ｂとは、それぞれ同程度の厚みになっており、それぞれ同質の材料で形成されている。例えば、ゲート絶縁膜１３ａ，１３ｂは、５０Å程度の厚さで、酸化膜で形成されている。ゲート電極層１４ａ，１４ｂは、７００Å程度の厚さで、燐を含むポリシリコンで形成されている。シリサイド層１５ａ，１５ｂは、５５０Å程度の厚さで、タングステンシリサイドで形成されている。
【００２６】
図２乃至図４は、本発明の第１の実施形態に係る半導体装置の製造工程の断面図を示す。以下に、第１の実施形態に係る半導体装置の製造方法について説明する。
【００２７】
まず、図２に示すように、半導体基板１１内にＳＴＩ（Shallow Trench Isolation）構造の素子分離領域１２が形成され、イオン注入により半導体基板１１内にウェル領域（図示せず）が形成される。次に、例えば９００℃のドライ雰囲気で半導体基板１１が酸化され、半導体基板１１上にゲート絶縁膜１３が例えば５０Å形成される。次に、ゲート絶縁膜１３上に燐を含むポリシリコン膜１４が例えば７００Å成膜され、このポリシリコン膜１４上にタングステンシリサイド層１５が例えば５５０Å成膜される。さらに、ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法により、タングステンシリサイド層１５上にシリコン窒化膜からなるキャップ層１６が例えば２２００Å成膜される。
【００２８】
次に、図３に示すように、リソグラフィーとドライエッチングにより、メモリセルアレイ領域及び周辺回路領域にゲートスタック構造のゲートパターンがそれぞれ形成される。ここで、メモリセルアレイ領域のゲートスタック構造は、ゲート絶縁膜１３ａ、ゲート電極層１４ａ、シリサイド層１５ａ及びキャップ層１６ａで構成され、周辺回路領域のゲートスタック構造は、ゲート絶縁膜１３ｂ、ゲート電極層１４ｂ、シリサイド層１５ｂ及びキャップ層１６ｂで構成される。
【００２９】
次に、図４に示すように、周辺回路領域のゲートスタック構造を露出するマスク（図示せず）が形成され、このマスクを用いて周辺回路領域のキャップ層１６ｂの上部が除去される。これにより、周辺回路領域のキャップ層１６ｂは、メモリセルアレイ領域のキャップ層１６ａよりも薄くなる。次に、ゲートスタック構造の側面に側壁層１７ａ，１７ｂがそれぞれ形成されるが、側壁層１７ａ，１７ｂは同時に形成することも別々に形成することも可能である。その後、メモリセルアレイ領域にイオン注入が行われて拡散層１８ａが形成され、周辺回路領域にハロー・イオン注入が行われて拡散層１８ｂが形成される。これにより、トランジスタＴｒａ，Ｔｒｂがそれぞれ形成される。
【００３０】
次に、図１に示すように、半導体基板１１及び側壁層１７ａ，１７ｂ上に絶縁膜１９ａ，１９ｂが形成される。その後は、通常の層間絶縁膜の埋め込み工程や配線の形成工程に続くので、説明は省略する。
【００３１】
上述するように、上記第１の実施形態によれば、周辺回路領域のキャップ層１６ｂは、メモリセルアレイ領域のキャップ層１６ａよりも薄くなっている。従って、周辺回路領域では、チップサイズの縮小に伴い隣接セルのゲートの間隔が狭くなっている領域においても、隣接セルのキャップ層１６ｂが妨げとならないため、ゲートエッジ領域にハロー・イオン注入を安定的に行うことが可能となっている。これにより、チップ面積の縮小を図りつつ、ショートチャネル効果を抑制することができる。
【００３２】
［第２の実施形態］
第２の実施形態は、第１の実施形態の変形例であり、周辺回路領域に薄膜化されたスタック構造と通常のスタック構造との２種類のゲートスタック構造が存在している。
【００３３】
図５は、本発明の第２の実施形態に係る半導体装置の断面図を示す。以下に、第２の実施形態に係る半導体装置の構造について説明する。
【００３４】
図５に示すように、第２の実施形態において、第１の実施形態と異なる点は、周辺回路領域に２種類のゲートスタック構造が存在し、周辺回路領域の第１の領域には薄膜化されたスタック構造のトランジスタＴｒｂが設けられ、周辺回路領域の第２の領域にはメモリセルアレイ領域と同じ通常のスタック構造のトランジスタＴｒｃが設けられている点である。尚、メモリセルアレイ領域及び周辺回路領域の第１の領域は、第１の実施形態と同様のゲートスタック構造であるため、説明は省略する。
【００３５】
周辺回路領域の第２の領域では、半導体基板１１上にゲート絶縁膜１３ｃが形成され、このゲート絶縁膜１３ｃ上にゲート電極層１４ｃが形成されている。このゲート電極層１４ｃ上にはシリサイド層１５ｃが形成され、このシリサイド層１５ｃ上にはキャップ層１６ｃが形成されている。そして、ゲート絶縁膜１３ｃ、ゲート電極層１４ｃ、シリサイド層１５ｃ及びキャップ層１６ｃの側面には側壁層１７ｃが形成され、半導体基板１１の表面には拡散層１８ｃが形成されている。さらに、半導体基板１１及び側壁層１７ｃ上には、絶縁膜１９ｃが形成されている。
【００３６】
ここで、周辺回路領域の第２の領域におけるキャップ層１６ｃの膜厚は、例えば２２００Åであり、メモリセルアレイ領域のキャップ層１６ａの膜厚とほぼ同じになっている。また、キャップ層１６ｃは、例えばシリコン窒化膜で形成されており、キャップ層１６ａとは同質又は異質の材料のどちらで形成してもよいが、キャップ層１６ａとは同質の材料で形成するのが望ましい。
【００３７】
また、周辺回路領域の第２の領域における側壁層１７ｃの膜厚は、例えば３００Åであり、メモリセルアレイ領域の側壁層１７ａの膜厚とほぼ同じになっている。また、側壁層１７ｃは、例えばシリコン窒化膜で形成されており、側壁層１７ｂとは同質又は異質の材料のどちらで形成してもよいが、側壁層１７ａとは同質の材料で形成するのが望ましい。
【００３８】
また、周辺回路領域の第２の領域におけるゲート絶縁膜１３ｃ、ゲート電極層１４ｃ及びシリサイド層１５ｃは、メモリセルアレイ領域及び周辺回路領域の第１の領域におけるゲート絶縁膜１３ａ，１３ｂ、ゲート電極層１４ａ，１４ｂ及びシリサイド層１５ａ，１５ｂとそれぞれ同程度の厚みになっており、それぞれ同質の材料で形成されている。
【００３９】
尚、周辺回路領域に存在する周辺回路としては、例えば、センスアンプ、ロウデコーダ（ワード線デコーダ等）、カラムデコーダ（ビット線デコーダ等）、ロウアドレスバッファ、カラムアドレスバッファ、データ入出力バッファ、ロウ系制御回路、カラム系制御回路、バイアス回路（電源発生回路等）等があげられる。これらの周辺回路のうち、特に、センスアンプやワード線デコーダは、狭いピッチにトランジスタを配置することが要求されるため、ゲートスタック構造を薄膜化してハロー・イオン注入を安定的に行えるようにする必要がある。従って、センスアンプやワード線デコーダは、周辺回路領域の第１の領域に設けることが望ましい。但し、センスアンプやワード線デコーダ以外の周辺回路であっても、狭いピッチにトランジスタを配置することが要求される場合は、周辺回路領域の第１の領域に設けることが望ましい。
【００４０】
上述するように、上記第２の実施形態によれば、第１の実施形態と同様の効果を得ることができる。
【００４１】
さらに、周辺回路領域の一部の領域（第１の領域）におけるキャップ層１６ｂを薄くし、この領域以外の周辺回路領域におけるキャップ層１６ｃはメモリセルアレイ領域におけるキャップ層１６ａと同様の厚みにしている。これにより、パターン疎密の偏りを抑制できるため、ゲートスタック構造上に堆積する層間絶縁膜の平坦化工程において、ディッシングを抑制することが可能となる。従って、配線形成工程において、ディッシング領域の配線が埋め込まれて加工時にエッチング不足が生じることや、埋め込み配線の形成時のＣＭＰ（Chemical Mechanical Polish）工程において金属残りが生じること等のようなディッシングに起因する問題を回避できる。
【００４２】
また、ゲートスタック構造におけるキャップ層を薄膜化する領域を、周辺回路領域の所定の領域（第１の領域）に限定することができる。このため、周辺回路の中で、特にショートチャネル効果の抑制を図りたい箇所のみ、キャップ層を薄膜化することができる。
【００４３】
［第３の実施形態］
第３の実施形態は、第２の実施形態の変形例であり、ゲートスタック構造にストッパー層を設けたものである。
【００４４】
図６は、本発明の第３の実施形態に係る半導体装置の製造工程の断面図を示す。以下に、第３の実施形態に係る半導体装置の構造について説明する。
【００４５】
図６に示すように、第３の実施形態において、第２の実施形態と異なる点は、シリサイド層１５ａ，１５ｂ，１５ｃ上にストッパー層２０ａ，２０ｂ，２０ｃが設けられている点や、さらに、メモリセルアレイ領域及び周辺回路領域の第２の領域においてはキャップ層１６ａ，１６ｃが存在するが、周辺回路領域の第１の領域においてはキャップ層が存在しない点である。
【００４６】
ここで、ストッパー層２０ａ，２０ｂ，２０ｃの膜厚は、例えば１００Åであり、全ての領域でほぼ同じ膜厚になっているが、異なる膜厚にすることも勿論可能である。また、ストッパー層２０ａ，２０ｂ，２０ｃの膜厚は、キャップ層１６ａ，１６ｃの膜厚よりも例えば５００Å以上薄くなっており、キャップ層１６ａ，１６ｃの膜厚の例えば２５％以下になっていることが望ましい。
【００４７】
また、ストッパー層２０ａ，２０ｂ，２０ｃは、例えばＴＥＯＳやシリコン酸化膜等の酸化膜系の膜で形成されている。また、ストッパー層２０ａ，２０ｂ，２０ｃは、キャップ層１６ａ，１６ｃと異質の材料で形成するのが望ましく、絶縁膜１９ｂと同質の材料で形成するのが望ましい。ここで、ストッパー層２０ａ，２０ｂ，２０ｃを絶縁膜１９ｂと同質の材料で形成した場合、ストッパー層２０ａ，２０ｂ，２０ｃの膜厚は、絶縁膜１９ｂの膜厚（例えば８０Å）以上であることが望ましい。
【００４８】
図７乃至図９は、本発明の第３の実施形態に係る半導体装置の製造工程の断面図を示す。以下に、第３の実施形態に係る半導体装置の製造方法について説明する。
【００４９】
まず、図７に示すように、半導体基板１１内にＳＴＩ構造の素子分離領域１２が形成され、イオン注入により半導体基板１１内にウェル領域（図示せず）が形成される。次に、例えば９００℃のドライ雰囲気で半導体基板１１が酸化され、半導体基板１１上にゲート絶縁膜１３が例えば５０Å形成される。次に、ゲート絶縁膜１３上に燐を含むポリシリコン膜１４が例えば１０００Å成膜され、このポリシリコン膜１４上にタングステンシリサイド層１５が例えば１０００Å成膜される。次に、タングステンシリサイド層１５上にＴＥＯＳからなるストッパー層２０が１００Å成膜される。さらに、ＬＰＣＶＤ法により、ストッパー層２０上にシリコン窒化膜からなるキャップ層１６が例えば２０００Å成膜される。
【００５０】
次に、図８に示すように、リソグラフィーとドライエッチングにより、メモリセルアレイ領域及び周辺回路領域にゲートスタック構造のゲートパターンがそれぞれ形成される。ここで、メモリセルアレイ領域のゲートスタック構造は、ゲート絶縁膜１３ａ、ゲート電極層１４ａ、シリサイド層１５ａ、ストッパー層２０ａ及びキャップ層１６ａで構成される。周辺回路領域の第１の領域におけるゲートスタック構造は、ゲート絶縁膜１３ｂ、ゲート電極層１４ｂ、シリサイド層１５ｂ、ストッパー層２０ｂ及びキャップ層１６ｂで構成される。周辺回路領域の第２の領域におけるゲートスタック構造は、ゲート絶縁膜１３ｃ、ゲート電極層１４ｃ、シリサイド層１５ｃ、ストッパー層２０ｃ及びキャップ層１６ｃで構成される。
【００５１】
次に、図９に示すように、後酸化後、レジスト（図示せず）が塗布される。その後、周辺回路領域の第１の領域におけるレジストのみ、リソグラフィーにより選択的に剥離される。次に、ホット燐酸により、ストッパー層２０ｂをストッパーとして、周辺回路領域の第１の領域におけるキャップ層１６ｂが剥離される。その後、レジストが剥離される。次に、ゲートスタック構造の側面に側壁層１７ａ，１７ｂ，１７ｃがそれぞれ形成されるが、側壁層１７ａ，１７ｂ，１７ｃは同時に形成することも別々に形成することも可能である。その後、メモリセルアレイ領域及び周辺回路領域の第２の領域にイオン注入が行われて拡散層１８ａ，１８ｃが形成され、周辺回路領域の第１の領域にハロー・イオン注入が行われて拡散層１８ｂが形成される。これにより、トランジスタＴｒａ，Ｔｒｂ，Ｔｒｃがそれぞれ形成される。
【００５２】
次に、図６に示すように、半導体基板１１及び側壁層１７ａ，１７ｂ，１７ｃ上に絶縁膜１９ａ，１９ｂ，１９ｃが形成される。その後は、通常の層間絶縁膜の埋め込み工程や配線の形成工程に続くので、説明は省略する。
【００５３】
上述するように、上記第３の実施形態によれば、第２の実施形態と同様の効果を得ることができる。
【００５４】
さらに、キャップ層１６ａ，１６ｂ，１６ｃ下にストッパー層２０ａ，２０ｂ，２０ｃを設けている。このため、周辺回路領域の第１の領域におけるキャップ層１６ｂを剥離する際、ストッパー層２０ｂがストッパーとして機能するため、キャップ層１６ｂの剥離を安定的に行うことができる。
【００５５】
尚、第３の実施形態は、第２の実施形態に適用したが、第１の実施形態に適用することも勿論可能である。
【００５６】
以上のように、上記各実施形態では、周辺回路領域のゲートスタック構造を薄膜化することについて述べたが、安定的にハロー・イオン注入を行うためには、周辺回路領域のゲートスタック構造だけでなく、メモリセルアレイ領域のゲートスタック構造も同様に薄膜化することも考えられる。しかし、以下のような理由で、メモリセルアレイ領域のゲートスタック構造を薄膜化することは一般的には困難である。
【００５７】
例えばＤＲＡＭでは、メモリセル構造の形成のためにＳＡＣ（Self Align Contact）プロセスが必須である。このＳＡＣプロセスでは、図１０に示すように、ビット線コンタクト２２を形成するための層間絶縁膜２１の加工時に、ゲートを取り囲むように形成したシリコン窒化膜（キャップ層１６ａ及び側壁層１７ａ）を選択的に残すことにより、セルアレイのゲート電極間に自己整合的（セルフ・アライン）にコンタクト２２を形成するものである。このＤＲＡＭにおけるゲートは、一般に、ゲート電極層１４ａ／シリサイド層１５ａ／キャップ層１６ａの３層構造で構成されている。ここで、キャップ層１６ａは、ＳＡＣプロセス時に層間絶縁膜２１がエッチングされても、シリサイド層１５ａ及びゲート電極層１４ａがエッチングされないように、十分に残っている膜厚に設定されている必要がある。このため、キャップ層１６ａは、１０００〜５０００Å程度の非常に厚い膜厚にすることが必要となる。従って、メモリセルアレイ領域では、キャップ層１６ａを薄膜化することは非常に困難である。
【００５８】
但し、上述するＳＡＣプロセスの問題を回避できるのであれば、メモリセルアレイ領域においても、ゲートスタック構造を薄膜化することは可能である。
【００５９】
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００６０】
【図１】本発明の第１の実施形態に係わる半導体装置を示す断面図。
【図２】本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図３】図２に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図４】図３に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図５】本発明の第２の実施形態に係わる半導体装置を示す断面図。
【図６】本発明の第３の実施形態に係わる半導体装置を示す断面図。
【図７】本発明の第３の実施形態に係わる半導体装置の製造工程を示す断面図。
【図８】図７に続く、本発明の第３の実施形態に係わる半導体装置の製造工程を示す断面図。
【図９】図８に続く、本発明の第３の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１０】本発明の各実施形態に係るメモリセルアレイ領域の半導体装置のＳＡＣプロセス工程を示す断面図。
【図１１】従来技術による半導体装置のハロー・イオン注入工程を示す断面図。
【符号の説明】
【００６１】
１１…半導体基板、１２…素子分離領域、１３ａ，１３ｂ，１３ｃ…ゲート絶縁膜、１４ａ，１４ｂ，１４ｃ…ゲート電極層、１５ａ，１５ｂ，１５ｃ…シリサイド層、１６ａ，１６ｂ，１６ｃ…キャップ層、１７ａ，１７ｂ，１７ｃ…側壁層、１８ａ，１８ｂ，１８ｃ…拡散層、１９ａ，１９ｂ，１９ｃ…絶縁膜、２０ａ，２０ｂ，２０ｃ…ストッパー層、２１…層間絶縁膜、２２…コンタクト。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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