(57)【要約】【課題】トレンチゲート構造を有するＩＧＢＴにおいて、ＧＥ間容量とＧＣ間容量との容量比を大きくすること。【解決手段】ｎ型ベース領域２１となる半導体基板と、半導体基板の第１の主面の表面層に部分的に設けられたｐ型ウェル領域２２と、ウェル領域２２に接して半導体基板の第１の主面からウェル領域２２よりも深い位置まで形成されたトレンチ２４内にゲート絶縁膜２５を介して設けられたゲート電極２６と、トレンチ２４の側壁に接してウェル領域２２の表面層に設けられたｎ型ソース領域２７と、半導体基板の第１の主面の表面層の残りの部分に設けられた絶縁領域３９と、ソース領域２７およびウェル領域２２の両方に電気的に接続するエミッタ電極２８と、半導体基板の第２の主面側に設けられたｐ型コレクタ領域３０と、コレクタ領域３０に電気的に接続するコレクタ電極３１とを備える。【選択図】        図１
2005327806.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型のベース領域となる半導体基板と、
前記半導体基板の第１の主面の表面層に部分的に設けられた第２導電型のウェル領域と、
前記ウェル領域に接して前記半導体基板の第１の主面から前記ウェル領域よりも深い位置まで形成されたトレンチ内にゲート絶縁膜を介して設けられたゲート電極と、
前記トレンチの側壁に接して前記ウェル領域の表面層に設けられた第１導電型のソース領域と、
前記半導体基板の第１の主面の表面層の残りの部分に設けられた絶縁領域と、
前記ソース領域および前記ウェル領域の両方に電気的に接続するエミッタ電極と、
前記半導体基板の第２の主面側に設けられた第２導電型のコレクタ領域と、
前記コレクタ領域に電気的に接続するコレクタ電極と、
を備えることを特徴とする絶縁ゲート型バイポーラトランジスタ。
【請求項２】
前記半導体基板は、原基板の表面上に前記絶縁領域を部分的に形成し、前記原基板の露出面から半導体をエピタキシャル成長させた基板であることを特徴とする請求項１に記載の絶縁ゲート型バイポーラトランジスタ。
【請求項３】
前記絶縁領域は、前記トレンチと同じ深さまで埋め込まれていることを特徴とする請求項１または２に記載の絶縁ゲート型バイポーラトランジスタ。
【請求項４】
平面レイアウトにおいて、前記絶縁領域は、全体の面積の６５％以上の面積を占めていることを特徴とする請求項１〜３のいずれか一つに記載の絶縁ゲート型バイポーラトランジスタ。
【請求項５】
平面レイアウトにおいて、前記絶縁領域と、前記半導体基板が表面に現れている領域は、前記トレンチを挟んで交互に直線状に形成されており、前記半導体基板が表面に現れている領域の幅は３μｍ以下であり、前記絶縁領域の幅は８μｍ以上であることを特徴とする請求項１〜４のいずれか一つに記載の絶縁ゲート型バイポーラトランジスタ。
【請求項６】
第１導電型のベース領域となる半導体基板と、
前記半導体基板の第１の主面の表面層に部分的に設けられた第２導電型のウェル領域と、
前記ウェル領域に接して前記半導体基板の第１の主面から前記ウェル領域よりも深い位置まで形成されたトレンチ内にゲート絶縁膜を介して設けられたゲート電極と、
前記トレンチの側壁に接して前記ウェル領域の表面層に設けられた第１導電型のソース領域と、
前記半導体基板の第１の主面の表面層の残りの部分に設けられた半導体領域と、
前記半導体領域と前記ベース領域との間に埋め込まれた絶縁領域と、
前記ソース領域および前記ウェル領域の両方に電気的に接続するエミッタ電極と、
前記半導体基板の第２の主面側に設けられた第２導電型のコレクタ領域と、
前記コレクタ領域に電気的に接続するコレクタ電極と、
を備えることを特徴とする絶縁ゲート型バイポーラトランジスタ。
【請求項７】
前記半導体基板は、原基板の表面上に前記絶縁領域を部分的に形成し、前記原基板の露出面から半導体をエピタキシャル成長させた基板であることを特徴とする請求項６に記載の絶縁ゲート型バイポーラトランジスタ。
【請求項８】
前記絶縁領域上の前記半導体領域は、前記エミッタ電極に電気的に接続されていることを特徴とする請求項６または７に記載の絶縁ゲート型バイポーラトランジスタ。
【請求項９】
前記絶縁領域上の前記半導体領域は、前記ゲート電極に電気的に接続されていることを特徴とする請求項６または７に記載の絶縁ゲート型バイポーラトランジスタ。
【請求項１０】
平面レイアウトにおいて、前記絶縁領域上の前記半導体領域は、全体の面積の６５％以上の面積を占めていることを特徴とする請求項６〜９のいずれか一つに記載の絶縁ゲート型バイポーラトランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴとする）に関し、特に半導体基板に形成されたトレンチ内にゲート絶縁膜を介してゲート電極が埋め込まれたトレンチゲート構造を有するＩＧＢＴに関する。
【背景技術】
【０００２】
図１１は、従来のトレンチゲート構造を有するＩＧＢＴの構造を示す断面図である。図１１に示すように、ｐ型ウェル領域２とｐ型フローティングウェル領域３が、ｎ型ベース領域１となる半導体基板の第１の主面の表面層に形成されている。フローティングウェル領域３は、オン状態の注入効率を向上させるために設けられている。
【０００３】
トレンチ４は、半導体基板の第１の主面からベース領域１に達するように形成されており、ウェル領域２とフローティングウェル領域３とを隔てている。ゲート酸化膜５は、トレンチ４の側壁および底面に沿って設けられている。ゲート電極６は、ゲート酸化膜５を介してトレンチ４の内側に埋め込まれている。ｎ型ソース領域７は、トレンチ４に接してウェル領域２の表面層に形成されている。
【０００４】
エミッタ電極８は、層間絶縁膜９を介して半導体基板の第１の主面上に設けられており、コンタクトホールを介してウェル領域２およびソース領域７に接触している。ｐ型コレクタ領域１０は、半導体基板の第２の主面上に形成されている。コレクタ電極１１は、コレクタ領域１０に接触している。
【０００５】
図１１に示す構成のＩＧＢＴをオン状態にするためには、ゲート電極６に正バイアスを印加して、ソース領域７、ウェル領域２、ベース領域１およびゲート電極６により構成されるＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）をオン状態にする必要がある。ゲート電極６に正バイアスが印加されると、ソース領域７、ウェル領域２、ベース領域１およびフローティングウェル領域３の各領域とゲート電極６との間の容量（以下、ゲート容量とする）が充電される。そして、ウェル領域２の表面に反転層が形成されて、ＭＯＳＦＥＴがオン状態となる。
【０００６】
ここで、ゲート容量は、ゲート−エミッタ間容量（単に、ＧＥ間容量と記す）とゲート−コレクタ間容量（単に、ＧＣ間容量と記す）の二つに分割して考えることができる。ＧＥ間容量は、エミッタ電極８に接続されている領域、すなわちソース領域７およびウェル領域２と、ゲート酸化膜５を挟んでこれらの領域２，７に対向するゲート電極６とにより構成される部分の容量である。ＧＥ間容量は、ソース領域７およびウェル領域２とゲート電極６との間の距離、すなわちこの部分におけるゲート酸化膜５の厚さに反比例し、この部分のゲート酸化膜５を挟んでゲート電極６と対向している半導体表面の表面積に比例する。
【０００７】
ＧＣ間容量は、いずれの電極にも接続されていない領域、すなわちベース領域１およびフローティングウェル領域３と、ゲート酸化膜５を挟んでこれらの領域１，３に対向するゲート電極６とにより構成される部分の容量である。ＧＣ間容量は、ベース領域１およびフローティングウェル領域３とゲート電極６との間の距離、すなわちこの部分におけるゲート酸化膜５の厚さに反比例し、この部分のゲート酸化膜５を挟んでゲート電極６と対向している半導体表面の表面積に比例する。
【０００８】
図１２は、従来のＩＧＢＴの典型的なターンオフ波形を示す波形図である。図１２に示すように、時刻Ａにおいてゲート電極６に正バイアス（＋１５Ｖ）が付加されると、ゲート電圧（“×”のプロットで示す）は上昇を開始する。そして、時刻ＢにおいてＩＧＢＴにコレクタ電流（“○”（白丸）のプロットで示す）が流れ始める。その後、時刻Ｃに至るまで、ゲート電圧は、ほぼ一定値となる。それに対して、時刻Ｂから時刻Ｃまでの期間において、コレクタ電圧（“●”（黒丸）のプロットで示す）は減少し続ける。
【０００９】
時刻Ｃにおいてコレクタ電圧が十分に低くなると、ゲート電圧は、再び上昇し始め、やがて＋１５Ｖに達して安定する。この時刻Ｂから時刻Ｃまでのゲート電圧がほぼ一定値に保たれる期間は、ＧＣ間容量が充電されている期間である。従って、このＧＣ間容量の充電期間を短くすることによって、ターンオン速度を速くすることができるだけでなく、効果的にターンオン損失を減らすことができる。
【００１０】
ゲート容量の充電時間は、ゲート容量と、ゲート電極６とゲート電源との間に接続されるゲート抵抗の０．５乗に比例することが知られている。従って、ターンオン速度を速くして、ターンオン損失を小さくするためには、ゲート容量を小さくするのが有効である。特に、ＧＣ間容量を小さくして、ＧＥ間容量とＧＣ間容量との容量比を大きくすると、ターンオン損失の高い低減効果が得られる。
【００１１】
しかし、図１１に示す従来のＩＧＢＴでは、ゲート酸化膜５の、トレンチ側壁部分の厚さとトレンチ底面部分の厚さは、ほぼ同じである。そのため、ＧＥ間容量とＧＣ間容量との容量比を１より大きくすることは困難である。
【００１２】
ところで、ゲート容量の低減を図るため、略平行に形成された複数のトレンチゲート電極のうち、チャネル形成に寄与するチャネル形成用トレンチゲート電極以外の間引き用トレンチゲート電極を、ゲート配線部から絶縁し、かつ、エミッタ電極に接続した構成の絶縁ゲート型半導体装置が公知である（例えば、特許文献１参照。）。
【００１３】
また、同様な構成の半導体装置として、第１導電型ベース層と、この第１導電型ベース層の表面に形成された第２導電型エミッタ層と、この第２導電型エミッタ層に形成されたコレクタ電極と、第１導電型ベース層における第２導電型エミッタ層とは反対側の表面に形成された第２導電型ベース層と、この第２導電型ベース層の表面に形成された第１導電型ソース層と、この第１導電型ソース層と第２導電型ベース層とに形成されたエミッタ電極と、第１導電型ソース層の表面から第２導電型ベース層を貫通して第１導電型ベース層の途中の深さまで形成された第１トレンチ内にゲート絶縁膜を介して埋込形成されたゲート電極と、第２導電型ベース層の表面から第１導電型ベース層の途中の深さまで形成された第２トレンチ内に絶縁膜を介して埋込形成された埋込電極とを備え、この埋込電極とエミッタ電極とを電気的に接続して実質的に同電位にした構成のものが公知である（例えば、特許文献２参照。）。
【００１４】
さらに、一方主面および他方主面を有する、第１の導電型の第１の半導体層と、前記第１の半導体層の一方主面上に形成された第２の導電型の第２の半導体層と、前記第２の半導体層上に形成された第２の導電型の第３の半導体層と、前記第３の半導体層上に形成された第１の導電型の第４の半導体層と、前記第４の半導体層の表面から少なくとも前記第４の半導体層を貫通するように配列して形成される、第１の溝および少なくとも一つの第２の溝と、前記第１の溝に隣接して前記第４の半導体層の表面内に選択的に形成された、第２の導電型の第１の半導体領域と、前記第１の溝の内壁上に形成された第１の絶縁膜と、前記第１の絶縁膜を介して前記第１の溝内に埋め込まれた制御電極とを備え、前記制御電極は前記少なくとも一つの第２の溝内には形成されず、前記第１の半導体領域の少なくとも一部と電気的に接続し、かつ前記第４の半導体層の表面の略全面上に形成された第１の主電極と、前記第１の半導体層の他方主面上に形成された第２の主電極と、前記少なくとも一つの第２の溝の内壁上に形成される第２の絶縁膜と、前記第２の絶縁膜を介して前記少なくとも一つの第２の溝内に埋め込まれた導電領域と、を備え、前記第１の主電極が前記導電領域上に直接形成された構成の半導体装置が公知である（例えば、特許文献３参照。）。
【００１５】
図１３は、従来のトレンチゲート構造を有するＩＧＢＴの別の構造を示す断面図である。図１３に示すように、このＩＧＢＴでは、ベース領域１およびフローティングウェル領域３に接する部分のゲート酸化膜１５ｂが、ソース領域７およびウェル領域２に接する部分のゲート酸化膜１５ａよりも厚くなっている。従って、ＧＥ間容量に対してＧＣ間容量を小さくすることが可能である。また、各トレンチ４の中には、二つのゲート電極１６ａ，１６ｂが設けられており、フローティングウェル領域３を挟んで隣り合うゲート電極１６ｂ，１６ｂが導電体１６ｃにより接続されている。
【００１６】
【特許文献１】特開平１１−３３０４６６号公報
【特許文献２】特開２００３−１８８３８２号公報
【特許文献３】特開２００２−３５３４５６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
しかしながら、図１３に示す従来のＩＧＢＴでは、このＩＧＢＴを現在の製造プロセスにより作製するのは困難であるという問題点がある。また、トレンチ内に二つのゲート電極を埋め込む必要があるため、製造プロセスが複雑になるという問題点がある。つまり、図１３に示す従来のＩＧＢＴは、実現性に乏しい。
【００１８】
この発明は、上述した従来技術による問題点を解消するため、ＧＥ間容量とＧＣ間容量との容量比が大きく、かつ容易に作製可能な構成のＩＧＢＴを提供することを目的とする。また、ＧＥ間容量とＧＣ間容量との容量比を大きくして、スイッチング速度が速くなり、またはスイッチング損失が小さくなり、かつ、オン状態の注入効率を高めることができるＩＧＢＴを提供することを目的とする。
【課題を解決するための手段】
【００１９】
上述した課題を解決し、目的を達成するため、請求項１の発明にかかるＩＧＢＴは、第１導電型のベース領域となる半導体基板と、前記半導体基板の第１の主面の表面層に部分的に設けられた第２導電型のウェル領域と、前記ウェル領域に接して前記半導体基板の第１の主面から前記ウェル領域よりも深い位置まで形成されたトレンチ内にゲート絶縁膜を介して設けられたゲート電極と、前記トレンチの側壁に接して前記ウェル領域の表面層に設けられた第１導電型のソース領域と、前記半導体基板の第１の主面の表面層の残りの部分に設けられた絶縁領域と、前記ソース領域および前記ウェル領域の両方に電気的に接続するエミッタ電極と、前記半導体基板の第２の主面側に設けられた第２導電型のコレクタ領域と、前記コレクタ領域に電気的に接続するコレクタ電極と、を備えることを特徴とする。
【００２０】
この発明において、請求項２の発明のように、前記半導体基板は、原基板の表面上に前記絶縁領域を部分的に形成し、前記原基板の露出面から半導体をエピタキシャル成長させた基板であってもよい。また、請求項３の発明のように、前記絶縁領域は、前記トレンチと同じ深さまで埋め込まれていてもよい。
【００２１】
さらに、請求項４の発明のように、平面レイアウトにおいて、前記絶縁領域は、全体の面積の６５％以上の面積を占めていてもよい。さらにまた、請求項５の発明のように、平面レイアウトにおいて、前記絶縁領域と、前記半導体基板が表面に現れている領域は、前記トレンチを挟んで交互に直線状に形成されており、前記半導体基板が表面に現れている領域の幅は３μｍ以下であり、前記絶縁領域の幅は８μｍ以上であってもよい。
【００２２】
請求項１〜５の発明によれば、フローティングウェル領域がなくなり、フローティングウェル領域に相当する部分が絶縁領域に置き換えられているため、ゲート絶縁膜を挟んでゲート電極と対向する半導体領域のうち、コレクタ電圧によって電位が変動する半導体領域は、ベース領域のみとなる。ＧＣ間容量は、ゲート電極と電位の固定されていない半導体領域とがゲート絶縁膜を挟んで対向している部分の面積に比例する。従って、フローティングウェル領域が存在する場合よりもＧＣ間容量が小さくなり、ＧＥ間容量とＧＣ間容量の容量比が大きくなる。
【００２３】
また、上述した課題を解決し、目的を達成するため、請求項６の発明にかかるＩＧＢＴは、第１導電型のベース領域となる半導体基板と、前記半導体基板の第１の主面の表面層に部分的に設けられた第２導電型のウェル領域と、前記ウェル領域に接して前記半導体基板の第１の主面から前記ウェル領域よりも深い位置まで形成されたトレンチ内にゲート絶縁膜を介して設けられたゲート電極と、前記トレンチの側壁に接して前記ウェル領域の表面層に設けられた第１導電型のソース領域と、前記半導体基板の第１の主面の表面層の残りの部分に設けられた半導体領域と、前記半導体領域と前記ベース領域との間に埋め込まれた絶縁領域と、前記ソース領域および前記ウェル領域の両方に電気的に接続するエミッタ電極と、前記半導体基板の第２の主面側に設けられた第２導電型のコレクタ領域と、前記コレクタ領域に電気的に接続するコレクタ電極と、を備えることを特徴とする。
【００２４】
この発明において、請求項７の発明のように、前記半導体基板は、原基板の表面上に前記絶縁領域を部分的に形成し、前記原基板の露出面から半導体をエピタキシャル成長させた基板であってもよい。また、請求項８の発明のように、前記絶縁領域上の前記半導体領域は、前記エミッタ電極に電気的に接続されていてもよい。
【００２５】
さらに、請求項９の発明のように、前記絶縁領域上の前記半導体領域は、前記ゲート電極に電気的に接続されていてもよい。さらにまた、請求項１０の発明のように、平面レイアウトにおいて、前記絶縁領域上の前記半導体領域は、全体の面積の６５％以上の面積を占めていてもよい。
【００２６】
請求項６〜１０の発明によれば、フローティングウェル領域がなくなり、フローティングウェル領域に相当する部分が絶縁領域と、この絶縁領域によりベース領域から隔てられた半導体領域に置き換えられているため、ゲート絶縁膜を挟んでゲート電極と対向する半導体領域のうち、コレクタ電圧によって電位が変動する半導体領域は、ベース領域のみとなる。従って、請求項１の発明と同様に、フローティングウェル領域が存在する場合よりもＧＣ間容量が小さくなり、ＧＥ間容量とＧＣ間容量の容量比が大きくなる。
【発明の効果】
【００２７】
本発明にかかるＩＧＢＴによれば、フローティングウェル領域が存在する場合と比べて、ＧＣ間容量が小さくなり、ＧＥ間容量とＧＣ間容量の容量比が大きくなるので、ターンオン速度が速くなる。また、ターンオン損失が小さくなる。従って、スイッチング速度が速くなり、またはスイッチング損失が小さくなり、かつ、オン状態の注入効率が高いＩＧＢＴが得られるという効果を奏する。
【００２８】
また、あらかじめ厚い絶縁膜が埋め込まれている半導体基板を用いることにより、このようなＩＧＢＴを、従来と全く同じ工程で作製することができるので、容易に作製可能な構成のＩＧＢＴが得られるという効果を奏する。
【発明を実施するための最良の形態】
【００２９】
以下に添付図面を参照して、この発明にかかるＩＧＢＴの好適な実施の形態を詳細に説明する。
【００３０】
実施の形態１．
図１は、本発明の実施の形態１にかかるＩＧＢＴの構造を示す断面図である。図１に示すように、ｐ型ウェル領域２２は、ｎ型ベース領域２１となる半導体基板の第１の主面の表面層に部分的に設けられている。ウェル領域２２に接して半導体基板の第１の主面からは、複数のトレンチ２４が、ウェル領域２２よりも深い位置まで形成されている。
【００３１】
ゲート絶縁膜２５は、トレンチ２４の側壁および底面に沿って設けられている。ゲート電極２６は、ゲート絶縁膜２５を介してトレンチ２４内に埋め込まれている。ｎ型ソース領域２７は、トレンチ２４の側壁に接してウェル領域２２の表面層に設けられている。隣り合うトレンチ２４，２４に挟まれた複数の領域のうち、ウェル領域２２を除く領域は、厚い酸化膜等よりなる絶縁領域３９となっている。
【００３２】
絶縁領域３９とベース領域２１との界面の位置は、ウェル領域２２とベース領域２１との界面よりも深い。特に限定しないが、図示例では、絶縁領域３９とベース領域２１との界面の位置は、トレンチ２４の底面の深さと同じである。
【００３３】
平面レイアウトに関して、ウェル領域２２および絶縁領域３９の両方とも、図１の図面に対して垂直な方向に直線状に形成されている。そして、ウェル領域２２と絶縁領域３９とは交互に配置されている。つまり、隣り合うトレンチ２４，２４に挟まれた複数の領域のうち、あるウェル領域２２の、トレンチ２４を挟んだ隣の領域は、絶縁領域３９である。そして、この絶縁領域３９の、トレンチ２４を挟んださらに隣の領域は、ウェル領域２２である。
【００３４】
エミッタ電極２８は、半導体基板の第１の主面上に層間絶縁膜２９を介して設けられており、コンタクトホールを介してウェル領域２２とソース領域２７に接触している。すなわち、エミッタ電極２８は、ウェル領域２２とソース領域２７に電気的に接続されており、ウェル領域２２とソース領域２７を短絡している。
【００３５】
ｐ型コレクタ領域３０は、半導体基板の第２の主面側に設けられており、ベース領域２１に接している。コレクタ電極３１は、コレクタ領域３０に接触しており、コレクタ領域３０に電気的に接続されている。
【００３６】
図１に示す構成のＩＧＢＴでは、コレクタ電極３１とエミッタ電極２８との間に電圧が印加されている状態で、ゲート電極２６に、エミッタ電極２８に対して正のバイアスが印加されると、ｎ型ソース領域２７、ｐ型ウェル領域２２、ｎ型ベース領域２１およびゲート電極２６により構成されるＭＯＳＦＥＴがオン状態となる。そして、電子が、エミッタ電極２８からソース領域２７を通ってベース領域２１に注入される。
【００３７】
その結果、ｐ型コレクタ領域３０とｎ型ベース領域２１とｐ型ウェル領域２２とで構成されるｐｎｐトランジスタがオン状態となり、図１に示す装置全体に電流が流れ始める。電流が流れ始めても、コレクタ電極３１とエミッタ電極２８との間の電圧（以下、コレクタ電圧と呼ぶ）は、すぐにはゼロにならず、徐々に低下する。
【００３８】
このコレクタ電圧が低下している間、ＧＣ間容量が充電され、ゲート電圧はほぼ一定値となる。そして、コレクタ電圧が十分に低下した後に、ゲート電圧は徐々に印加電圧に近づき、ターンオン動作が完了する。
【００３９】
従って、ターンオン速度を速くして、ターンオン損失を小さくするためには、ゲート容量を小さくして、ゲート容量の充電時間を短くするだけでなく、上述したゲート電圧が一定の期間、すなわちコレクタ電圧が徐々に低下する期間を短くする必要がある。そのためには、ＧＥ間容量とＧＣ間容量との容量比を大きくすればよい。
【００４０】
図１に示す構成のＩＧＢＴでは、従来のフローティングウェル領域に相当する部分が厚い絶縁領域３９に置き換えられている。そのため、ゲート絶縁膜２５を挟んでゲート電極２６と対向する半導体領域のうち、コレクタ電圧によって電位が変動する半導体領域、すなわちＧＣ間容量に効く半導体領域は、ベース領域２１だけとなり、ＧＣ間容量は、フローティングウェル領域が存在する場合よりも小さくなる。
【００４１】
一方、ＧＥ間容量は、ソース領域２７およびウェル領域２２の、ゲート絶縁膜２５を挟んでゲート電極２６と対向する部分の面積に比例するので、フローティングウェル領域が存在する場合と同様である。従って、ＧＥ間容量とＧＣ間容量との容量比は、フローティングウェル領域が存在する場合よりも大きくなる。それによって、スイッチング速度が速く、またはスイッチング損失が小さく、オン状態の注入効率の高いＩＧＢＴが得られる。
【００４２】
特に限定しないが、一例として、寸法等を示す。絶縁領域３９の深さは、トレンチ２４の深さと同程度であり、例えば５μｍである。ゲート絶縁膜２５の厚さは、１００ｎｍである。ウェル領域２２の基板表面からの深さ、すなわちウェル領域２２とエミッタ電極２８との界面からの深さは、４μｍである。
【００４３】
このような寸法の場合、ＧＣ間容量は、同様な寸法で、かつ絶縁領域３９をフローティングウェル領域とした従来のＩＧＢＴ（図１１参照）のＧＣ間容量の６０％程度になる。また、ＧＥ間容量とＧＣ間容量との容量比は、従来のＩＧＢＴ（図１１参照）が４／７であったのに対して、４／２まで高くなる。なお、絶縁領域３９がトレンチ２４よりも浅くても、また深くても、同様にＧＣ間容量の低減効果が得られる。
【００４４】
平面レイアウトに関する寸法等の一例を示せば、以下の通りである。例えば、絶縁領域３９は、全体の面積の６５％以上の面積を占めている。また、絶縁領域３９の幅は、８μｍ以上であり、ソース領域２７を含むウェル領域２２の幅は、３μｍ以下である。ここで、これらの領域の幅とは、図１の図面に対して左右方向の寸法のことである。
【００４５】
図１に示す構成のＩＧＢＴを作製するにあたっては、まず、ベース領域２１となる半導体よりなる原基板を用意する。この原基板の表面上に、絶縁領域３９となる絶縁膜を所望のパターンに形成する。そして、その絶縁膜が形成されていない原基板の露出面から、ウェル領域２２となる半導体をエピタキシャル成長させる。このようにして、埋め込み絶縁膜を有する半導体基板を得る。この埋め込み絶縁膜を有する半導体基板を用いることによって、従来のＩＧＢＴ（図１１参照）と同じ製造プロセスによって、図１に示す構成のＩＧＢＴを容易に作製することができる。
【００４６】
実施の形態２．
図２は、本発明の実施の形態２にかかるＩＧＢＴの構造を示す断面図である。図２に示すように、実施の形態２は、図１に示す実施の形態１のＩＧＢＴにおいて絶縁領域３９となっていた領域、すなわち、隣り合うトレンチ２４，２４に挟まれた複数の領域のうち、ウェル領域２２を除く領域が、上半部の半導体領域３２と下半部の厚い絶縁領域３９の二層構造になっているものである。
【００４７】
絶縁領域３９の厚さは、特に限定しないが、例えば約１μｍである。また、平面レイアウトにおいて、絶縁領域３９上の半導体領域３２は、全体の面積の６５％以上の面積を占めている。その他の構成については、実施の形態１と同様であるので、実施の形態１と同一の符号を付して説明を省略する。
【００４８】
実施の形態２のＩＧＢＴでは、半導体領域３２が、絶縁領域３９によりベース領域２１から隔てられているため、ターンオン時の電圧変化量が、フローティングウェル領域を有する従来のＩＧＢＴ（図１１参照）よりも小さく、従来のＩＧＢＴ（図１１参照）よりもＧＣ間容量を小さくすることができる。そのため、ＧＥ間容量とＧＣ間容量との容量比を従来よりも大きくすることができる。
【００４９】
従って、スイッチング速度が速く、またはスイッチング損失が小さく、オン状態の注入効率の高いＩＧＢＴが得られる。また、半導体領域３２に別の半導体装置を作製することが可能であるという利点を有する。
【００５０】
図２に示す構成のＩＧＢＴを作製するにあたっては、まず、ベース領域２１となる半導体よりなる原基板を用意する。この原基板の表面上に、絶縁領域３９となる絶縁膜を所望のパターンに形成する。そして、その絶縁膜が形成されていない原基板の露出面から、ウェル領域２２および半導体領域３２となる半導体を、絶縁領域３９の表面を被うまでエピタキシャル成長させる。
【００５１】
このようにして、絶縁領域３９が埋め込まれた半導体基板を得る。この半導体基板を用いて、絶縁領域３９の側面部にトレンチ２４を形成することによって、従来のＩＧＢＴ（図１１参照）と同じ製造プロセスで、図２に示す構成のＩＧＢＴを容易に作製することができる。
【００５２】
図３は、実施の形態２にかかるＩＧＢＴの第１の変形例の構造を示す断面図である。図３に示すように、このＩＧＢＴは、エミッタ電極２８に絶縁領域３９上の半導体領域３２を電気的に接続したものである。このようにすることによって、ＧＥ間容量とＧＣ間容量との容量比を大きくすることができる。
【００５３】
図４は、実施の形態２にかかるＩＧＢＴの第２の変形例の構造を示す断面図である。図４に示すように、このＩＧＢＴは、ゲート電極２６に導電体３６を介して絶縁領域３９上の半導体領域３２を電気的に接続したものである。このようにすることによって、ゲート容量を小さくすることができる。
【００５４】
図５は、実施の形態２にかかるＩＧＢＴの第３の変形例の構造を示す断面図である。図５に示すように、このＩＧＢＴは、絶縁領域３９内にトレンチ２４を形成し、トレンチ２４の中をゲート電極２６で埋めたものである。このようにすることによって、ＧＣ間容量が、図２に示す構成のＩＧＢＴよりも小さくなる。
【００５５】
なお、図５に示す構成では、絶縁領域３９上の半導体領域３２をエミッタ電極２８に電気的に接続しているが、図２に示すように、半導体領域３２を層間絶縁膜２９で被い、エミッタ電極２８から絶縁してもよい。また、図４に示すように、半導体領域３２をゲート電極２６に電気的に接続した構成としてもよい。
【００５６】
実施の形態３．
図６は、本発明の実施の形態３にかかるＩＧＢＴの構造を示す断面図である。図６に示すように、ｐ型ウェル領域４２とｐ型フローティングウェル領域４３が、ｎ型ベース領域４１となる半導体基板の第１の主面の表面層に形成されている。
【００５７】
トレンチ４４ａ，４４ｂは、半導体基板の第１の主面からベース領域４１に達するように形成されており、ウェル領域４２とフローティングウェル領域４３とを隔てている。これら複数のトレンチ４４ａ，４４ｂのうち、ウェル領域４２とその隣のウェル領域４２とに挟まれたトレンチ４４ａにおいて、ゲート絶縁膜４５は、トレンチ４４ａの側壁および底面に沿って設けられており、ゲート電極４６は、そのゲート絶縁膜４５を介してトレンチ４４ａの内側に埋め込まれている。
【００５８】
ｎ型ソース領域４７は、トレンチ４４ａに接してウェル領域４２の表面層に形成されている。エミッタ電極４８は、層間絶縁膜４９を介して半導体基板の第１の主面上に設けられており、コンタクトホールを介してウェル領域４２およびソース領域４７に接触している。
【００５９】
一方、複数のトレンチ４４ａ，４４ｂのうち、フローティングウェル領域４３に接するトレンチ４４ｂは、絶縁膜５５を介して電極５６により埋め込まれている。この電極５６は、エミッタ電極４８に電気的に接続されている。ｐ型コレクタ領域５０は、半導体基板の第２の主面上に形成されている。コレクタ電極５１は、コレクタ領域５０に接触している。
【００６０】
実施の形態３のＩＧＢＴでは、フローティングウェル領域４３が、ゲート絶縁膜４５を挟んでゲート電極４６と対向していない。そのため、ＧＣ間容量は、ベース領域４１とゲート電極４６とがゲート絶縁膜４５を挟んで対向している部分（おおよそ、トレンチ４４ａの底面部分）の容量のみとなる。従って、従来のＩＧＢＴ（図１１参照）よりも、ＧＣ間容量が小さくなり、ＧＥ間容量とＧＣ間容量との容量比を従来よりも大きくすることができる。
【００６１】
例えば、トレンチ４４ａ，４４ｂの深さが５μｍであり、ウェル領域４２およびフローティングウェル領域４３の深さが４μｍであり、ゲート絶縁膜４５の厚さが１００ｎｍである場合、ＧＥ間容量とＧＣ間容量との容量比は８／３である。これは、同様の構成の従来のＩＧＢＴ（図１１参照）の容量比が４／１１であったのに対して、約７倍も大きい。
【００６２】
図７、図８および図９は、実施の形態３にかかるＩＧＢＴの変形例の構造を示す断面図である。いずれも、トレンチ４４ａ，４４ｂの配置や数が異なるだけである。
【００６３】
すなわち、図６に示す構成では、トレンチ４４ａ，４４ｂの並びは、エミッタ電極４８に接続された電極５６が埋め込まれたトレンチ４４ｂ（以下、単にトレンチ４４ｂとする）、ゲート電極４６が埋め込まれたトレンチ４４ａ（以下、単にトレンチ４４ａとする）、トレンチ４４ｂ、トレンチ４４ｂ、トレンチ４４ａおよびトレンチ４４ｂとなっているのに対して、図７に示す構成では、トレンチ４４ｂ、トレンチ４４ａ、トレンチ４４ａ、トレンチ４４ｂ、トレンチ４４ｂおよびトレンチ４４ａとなっている。
【００６４】
また、図８に示す構成では、トレンチ４４ｂ、トレンチ４４ａ、トレンチ４４ｂ、トレンチ４４ｂ、トレンチ４４ｂ、トレンチ４４ａおよびトレンチ４４ｂとなっている。また、図９に示す構成では、トレンチ４４ｂ、トレンチ４４ａ、トレンチ４４ａ、トレンチ４４ｂ、トレンチ４４ｂ、トレンチ４４ｂおよびトレンチ４４ａとなっている。トレンチ４４ａ，４４ｂの並びは、上述した並び以外でもよい。
【００６５】
実施の形態３では、トレンチ４４ｂの数を増やしたり、隣り合うトレンチ４４ｂの間隔を狭めることによって、素子の耐圧を向上させることができる。一方、トレンチ４４ａの数を増やすことによって、電子の供給能力を増大させることができる。
【００６６】
図１０は、実施の形態３にかかるＩＧＢＴの別の変形例の構造を示す断面図である。図１０に示すように、このＩＧＢＴは、ベース領域４１とウェル領域４２との間に、ｎ型ベース領域４１よりも高濃度のｎ型シェル領域５２を設けたものである。
【００６７】
このようにすることによって、電子の供給能力が増大し、ターンオン時にエミッタ電極４８からソース領域４７を通ってベース領域４１に供給される電子が、迅速にフローティングウェル領域４３の下に広がる。従って、スイッチング速度を速めることができる。また、ターンオン損失を減少させることができる。
【００６８】
なお、トレンチ４４ｂに埋め込まれている電極５６がゲート電極４６に接続されていなければ、フローティングウェル領域４３がＧＣ間容量に寄与しないことは明白である。従って、この電極５６を、フローティングウェル領域４３と同電位となるように、フローティングウェル領域４３に電気的に接続してもよい。また、電極５６を、大きな抵抗を介してエミッタ電極４８に接続してもよい。そのような構成としても、同様の効果が得られる。
【００６９】
以上において、本発明は、上述した各実施の形態に限らず、種々変更可能である。例えば、上述した寸法や面積比や容量比などは一例であり、これに限定されるものではない。また、上述した各実施の形態では、第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は、第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。また、本発明は、ＩＧＢＴに限らず、トレンチゲート構造を有する半導体装置に適用することができる。
【産業上の利用可能性】
【００７０】
以上のように、本発明にかかるＩＧＢＴは、絶縁ゲート構造を有する電力用の縦型パワー半導体装置に有用である。
【図面の簡単な説明】
【００７１】
【図１】本発明の実施の形態１にかかるＩＧＢＴを示す断面図である。
【図２】本発明の実施の形態２にかかるＩＧＢＴを示す断面図である。
【図３】本発明の実施の形態２にかかるＩＧＢＴの変形例を示す断面図である。
【図４】本発明の実施の形態２にかかるＩＧＢＴの変形例を示す断面図である。
【図５】本発明の実施の形態２にかかるＩＧＢＴの変形例を示す断面図である。
【図６】本発明の実施の形態３にかかるＩＧＢＴを示す断面図である。
【図７】本発明の実施の形態３にかかるＩＧＢＴの変形例を示す断面図である。
【図８】本発明の実施の形態３にかかるＩＧＢＴの変形例を示す断面図である。
【図９】本発明の実施の形態３にかかるＩＧＢＴの変形例を示す断面図である。
【図１０】本発明の実施の形態３にかかるＩＧＢＴの変形例を示す断面図である。
【図１１】従来のＩＧＢＴを示す断面図である。
【図１２】従来のＩＧＢＴの典型的なターンオフ波形を示す波形図である。
【図１３】従来のＩＧＢＴを示す断面図である。
【符号の説明】
【００７２】
２１  ベース領域
２２  ウェル領域
２４  トレンチ
２５  ゲート絶縁膜
２６  ゲート電極
２７  ソース領域
２８  エミッタ電極
３０  コレクタ領域
３１  コレクタ電極
３２  半導体領域
３９  絶縁領域
【図１】
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【図２】
2005327806.tif 000004
【図３】
2005327806.tif 000005
【図４】
2005327806.tif 000006
【図５】
2005327806.tif 000007
【図６】
2005327806.tif 000008
【図７】
2005327806.tif 000009
【図８】
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【図９】
2005327806.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
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