(57)【要約】【課題】側壁絶縁膜を形成することなく、ＬＤＤ構造のソース・ドレイン領域を容易に形成することの可能な、フィン型電界効果半導体装置の製造方法、及び半導体装置を提供すること。【解決手段】フィン型シリコン層にゲート電極（又はダミーゲート）を形成した後、このゲート電極（又はダミーゲート）をマスクとしてフィン型シリコン層に不純物を導入して、第１の不純物領域を形成し、次いでゲート電極（又はダミーゲート）をエッチングしてその寸法を縮小し、この縮小された寸法のゲート電極（又はダミーゲート）をマスクとしてフィン型シリコン層に不純物を導入して、第２の不純物領域を形成することを特徴とする。【選択図】      図５
2005116633.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板表面のシリコン層上にマスク材を形成する工程と、
前記マスク材をマスクとして用いて、前記シリコン層をパターニングして、表面にマスク材を有するフィン型シリコン層を形成する工程と、
前記フィン型シリコン層の側面にゲート絶縁膜を形成する工程と、
全面にゲート材を堆積する工程と、
前記ゲート材をパターニングして、ゲート電極を形成する工程と、
前記ゲート電極をマスクとして用いて前記フィン型シリコン層に不純物を導入して、第１の不純物領域を形成する工程と、
前記ゲート電極をエッチングして、寸法が縮小されたゲート電極を形成する工程と、
前記寸法が縮小されたゲート電極をマスクとして用いて前記フィン型シリコン層に不純物を導入して、前記第１の不純物領域に隣接して第２の不純物領域を形成する工程と
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板表面のシリコン層上にマスク材を形成する工程と、
前記マスク材をマスクとして用いて、前記シリコン層をパターニングして、表面にマスク材を有するフィン型シリコン層を形成する工程と、
前記フィン型シリコン層の側面にゲート絶縁膜を形成する工程と、
全面にゲート材を堆積する工程と、
前記ゲート材を平坦化し、前記マスク材を露出させる工程と、
前記ゲート材をパターニングして、ゲート電極を形成する工程と、
前記ゲート電極をマスクとして用いて前記フィン型シリコン層に不純物を導入して、第１の不純物領域を形成する工程と、
前記ゲート電極をエッチングして寸法が縮小されたゲート電極を形成する工程と、
前記寸法が縮小されたゲート電極をマスクとして用いて前記フィン型シリコン層に不純物を導入して、前記第１の不純物領域に隣接して第２の不純物領域を形成する工程と
を具備することを特徴とする半導体装置の製造方法。
【請求項３】
前記ゲート材は、多結晶シリコンまたは非結晶シリコンを主成分とする材料からなることを特徴とする請求項１又は２に記載の半導体装置の製造方法
【請求項４】
半導体基板表面のシリコン層上にマスク材を形成する工程と、
前記マスク材をマスクとして用いて、前記シリコン層をパターニングして、表面にマスク材を有するフィン型シリコン層を形成する工程と、
前記フィン型シリコン層の側面にゲート絶縁膜を形成する工程と、
全面に第１のゲート材を堆積する工程と、
前記第１のゲート材を平坦化し、前記マスク材を露出させる工程と、
全面に第２のゲート材を堆積する工程と、
前記第１及び第２のゲート材をパターニングして、ゲート電極を形成する工程と、
前記ゲート電極をマスクとして用いて前記フィン型シリコン層に不純物を導入して、第１の不純物領域を形成する工程と、
前記ゲート電極をエッチングして寸法が縮小されたゲート電極を形成する工程と、
前記寸法が縮小されたゲート電極をマスクとして用いて前記フィン型シリコン層に不純物を導入して、前記第１の不純物領域に隣接して第２の不純物領域を形成する工程と
を具備することを特徴とする半導体装置の製造方法。
【請求項５】
前記第１のゲート材及び第２のゲート材は、多結晶シリコンまたは非結晶シリコンを主成分とする材料からなることを特徴とする請求項４に記載の半導体装置の製造方法
【請求項６】
前記第１のゲート材は、多結晶シリコンまたは非結晶シリコンを主成分とする材料からなり、前記第２のゲート材は、金属または金属シリサイドからなることを特徴とする請求項４に記載の半導体装置の製造方法
【請求項７】
前記ゲート電極のエッチング量は、前記マスク材の厚さ以下であることを特徴とする請求項１〜６のいずれかに記載の半導体装置の製造方法。
【請求項８】
半導体基板表面のシリコン層上にマスク材を形成する工程と、
前記マスク材をマスクとして用いて、前記シリコン層をパターニングして、表面にマスク材を有するフィン型シリコン層を形成する工程と、
前記フィン型シリコン層の側面にバッファ層を形成する工程と、
全面にダミーゲート材を堆積する工程と、
前記ダミーゲート材を平坦化し、前記マスク材を露出させる工程と、
前記ダミーゲート材をパターニングして、ダミーゲートを形成する工程と、
前記ダミーゲートをマスクとして用いて前記フィン型シリコン層に不純物を導入して、第１の不純物領域を形成する工程と、
前記ダミーゲートをエッチングして寸法が縮小されたダミーゲートを形成する工程と、
前記寸法が縮小されたダミーゲートをマスクとして用いて前記フィン型シリコン層に不純物を導入して、前記第１の不純物領域に隣接して第２の不純物領域を形成する工程と、
全面に層間絶縁膜を形成し、表面を平坦化する工程と、
前記ダミーゲート及びバッファ層を除去して、ゲート溝を形成する工程と、
前記ゲート溝の内面にゲート絶縁膜を形成する工程と、
前記ゲート溝内にゲート電極を形成する工程と
を具備することを特徴とする半導体装置の製造方法。
【請求項９】
前記ダミーゲート材は、多結晶シリコンまたは非結晶シリコンを主成分とする材料からなることを特徴とする請求項８に記載の半導体装置の製造方法
【請求項１０】
半導体基板表面のシリコン層上にマスク材を形成する工程と、
前記マスク材をマスクとして用いて、前記シリコン層をパターニングして、表面にマスク材を有するフィン型シリコン層を形成する工程と、
前記フィン型シリコン層の側面にバッファ層を形成する工程と、
全面に第１のダミーゲート材を堆積する工程と、
前記第１のダミーゲート材を平坦化し、前記マスク材を露出させる工程と、
全面に第２のダミーゲート材を堆積する工程と、
前記第１及び第２のダミーゲート材をパターニングして、ダミーゲートを形成する工程と、
前記ダミーゲートをマスクとして用いて前記フィン型シリコン層に不純物を導入して、第１の不純物領域を形成する工程と、
前記ダミーゲートをエッチングして寸法が縮小されたダミーゲートを形成する工程と、
前記寸法が縮小されたダミーゲートをマスクとして用いて前記フィン型シリコン層に不純物を導入して、前記第１の不純物領域に隣接して第２の不純物領域を形成する工程と
全面に層間絶縁膜を形成し、表面を平坦化する工程と、
前記ダミーゲート及びバッファ層を除去して、ゲート溝を形成する工程と、
前記ゲート溝の内面にゲート絶縁膜を形成する工程と、
前記ゲート溝内にゲート電極を形成する工程と
を具備することを特徴とする半導体装置の製造方法。
【請求項１１】
前記第１のダミーゲート材及び第２のダミーゲート材は、多結晶シリコンまたは非結晶シリコンを主成分とする材料からなることを特徴とする請求項１０に記載の半導体装置の製造方法
【請求項１２】
前記ダミーゲートのエッチング量は、前記マスク材の厚さ以下であることを特徴とする請求項８〜１１のいずれかに記載の半導体装置の製造方法。
【請求項１３】
前記第１の不純物領域は、前記第２の不純物領域より高不純物濃度であることを特徴とする請求項１〜１２のいずれかに記載の半導体装置の製造方法。
【請求項１４】
前記シリコン層は、ＳＯＩ基板のシリコン層であることを特徴とする請求項１〜１３のいずれかに記載の半導体装置の製造方法。
【請求項１５】
前記マスク材は、窒化シリコンからなることを特徴とする請求項１〜１４のいずれかに記載の半導体装置の製造方法。
【請求項１６】
半導体基板上に形成されたフィン型シリコン層と、
前記フィン型シリコン層上に形成されたマスク材と、
前記フィン型シリコン層の側面及びマスク材に接するように形成されたゲート絶縁膜及びゲート電極と、
前記フィン型シリコン層の前記ゲート電極に対応する領域から所定距離離れて形成された第１の不純物領域と、
前記フィン型シリコン層の前記第１の不純物領域と、前記ゲート電極に対応する領域との間に形成された第２の不純物領域と
を具備することを特徴とする半導体装置。
【請求項１７】
前記第２の不純物領域の幅が前記マスク材の厚さより狭いことを特徴とする請求項１６に記載の半導体装置。
【請求項１８】
半導体基板上に形成されたフィン型シリコン層と、
前記フィン型シリコン層の側面及び上面に接するように形成されたゲート絶縁膜及びゲート電極と、
前記フィン型シリコン層の前記ゲート電極に対応する領域から所定距離離れて形成された第１の不純物領域と、
前記フィン型シリコン層の前記第１の不純物領域と、前記ゲート電極に対応する領域との間に形成された第２の不純物領域と
を具備することを特徴とする半導体装置。
【請求項１９】
前記第１の不純物領域より第２の不純物領域の不純物濃度が高いことを特徴とする請求項１６〜１８のいずれかに記載の半導体装置。
【請求項２０】
前記ゲート電極が金属または金属シリサイドからなることを特徴とする請求項１６〜１９のいずれかに記載の半導体装置。
【請求項２１】
前記ゲート電極が多結晶シリコンまたは非結晶シリコンを主成分とする材料からなることを特徴とする請求項１６〜１９のいずれかに記載の半導体装置。
【請求項２２】
半導体基板上に形成された、第１及び第２の側面を有するフィン型シリコン層と、
前記フィン型シリコン層上に形成されたマスク材と、
前記フィン型シリコン層の第１の側面に接するように形成された第１のゲート絶縁膜及び第１のゲート電極と、
前記フィン型シリコン層の第２の側面に接するように形成された第２のゲート絶縁膜及び第２のゲート電極と、
前記フィン型シリコン層の前記第１及び第２のゲート電極に対応する領域から所定距離離れて形成された第１の不純物領域と、
前記フィン型シリコン層の前記第１の不純物領域と、前記第１及び第２のゲート電極に対応する領域との間に形成された第２の不純物領域と
を具備することを特徴とする半導体装置。
【請求項２３】
半導体基板上に形成された、第１及び第２の側面を有するフィン型シリコン層と、
前記フィン型シリコン層上に形成されたマスク材と、
前記フィン型シリコン層の第１の側面に接するように形成された第１のゲート絶縁膜及び第１のゲート電極と、
前記フィン型シリコン層の第２の側面に接するように形成された第２のゲート絶縁膜及び第２のゲート電極と、
前記第１のゲート電極及び第２のゲート電極の上面に接するように形成された第３のゲート電極と
前記フィン型シリコン層の前記第１、第２及び第３のゲート電極に対応する領域から所定距離離れて形成された第１の不純物領域と、
前記フィン型シリコン層の前記第１の不純物領域と、前記第１、第２及び第３のゲート電極に対応する領域との間に形成された第２の不純物領域と
を具備することを特徴とする半導体装置。
【請求項２４】
前記第１、第２及び第３のゲート電極が多結晶シリコンまたは非結晶シリコンを主成分とする材料からなることを特徴とする請求項２３に記載の半導体装置。
【請求項２５】
前記第３のゲート電極の幅が、前記第１及び第２のゲート電極の幅よりも大きいことを特徴とする請求項２３に記載の半導体装置
【請求項２６】
前記第１及び第２のゲート電極が多結晶シリコンまたは非結晶シリコンを主成分とする材料からなり、前記第３のゲート電極が金属または金属シリサイドからなることを特徴とする請求項２５に記載の半導体装置
【請求項２７】
前記第１の不純物領域は、前記第２の不純物領域より高不純物濃度であることを特徴とする請求項１６〜２６のいずれかに記載の半導体装置。
【請求項２８】
前記第１、第２及び第３のゲート電極が金属または金属シリサイドを主成分とする材料からなることを特徴とする請求項２３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係り、特に、３次元構造のフィン型電界効果半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
シリコン半導体トランジスタの微細化が進むにつれ、従来の平面型トランジスタに代わって、３次元構造のフィン型電界効果トランジスタが検討されている。このフィン型電界効果トランジスタは、突起状のシリコン層の両側面をチャネルとするダブルゲート型電界効果トランジスタであり、例えば特許文献１に記載の方法により作成することが出来る。
【０００３】
しかし、この方法によると、ソース・ドレイン拡散領域を形成する際に、通常の平面型トランジスタの製造プロセスのように、ゲート電極を形成した後、延長部、例えばＬＤＤ領域のイオン注入を行い、次いでゲート電極の側面部分に側壁を形成し、その後、ＬＤＤ領域より高濃度のイオン注入を行って、ソース・ドレイン領域を形成する際に、次のような不都合が生じる。
【０００４】
即ち、フィン型電界効果トランジスタでは、ゲート電極の形成後にその側壁に絶縁膜を形成しようとすると、フィン型シリコン層のソース・ドレイン拡散領域やチャネルが形成される部分の側面にも同時に側壁絶縁膜が形成されてしまい、ソース・ドレイン領域形成のためのイオン注入が出来ないという問題がある。
【特許文献１】特開２００２−１１０９６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、このような事情の下になされ、側壁絶縁膜を形成することなく、ＬＤＤ構造のソース・ドレイン領域を容易に形成することの可能な、フィン型電界効果半導体装置の製造方法、及び半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するため、本発明は、以下に示す種々の態様に係る半導体装置の製造方法及び半導体装置を提供する。
【０００７】
本発明の第１の態様は、半導体基板表面のシリコン層上にマスク材を形成する工程と、前記マスク材をマスクとして用いて、前記シリコン層をパターニングして、表面にマスク材を有するフィン型シリコン層を形成する工程と、前記フィン型シリコン層の側面にゲート絶縁膜を形成する工程と、全面にゲート材を堆積する工程と、前記ゲート材をパターニングして、ゲート電極を形成する工程と、前記ゲート電極をマスクとして用いて前記フィン型シリコン層に不純物を導入して、第１の不純物領域を形成する工程と、前記ゲート電極をエッチングして、寸法が縮小されたゲート電極を形成する工程と、前記寸法が縮小されたゲート電極をマスクとして用いて前記フィン型シリコン層に不純物を導入して、前記第１の不純物領域に隣接して第２の不純物領域を形成する工程とを具備することを特徴とする半導体装置の製造方法を提供する。
【０００８】
本発明の第２の態様は、半導体基板表面のシリコン層上にマスク材を形成する工程と、前記マスク材をマスクとして用いて、前記シリコン層をパターニングして、表面にマスク材を有するフィン型シリコン層を形成する工程と、前記フィン型シリコン層の側面にゲート絶縁膜を形成する工程と、全面にゲート材を堆積する工程と、前記ゲート材を平坦化し、前記マスク材を露出させる工程と、前記ゲート材をパターニングして、ゲート電極を形成する工程と、前記ゲート電極をマスクとして用いて前記フィン型シリコン層に不純物を導入して、第１の不純物領域を形成する工程と、前記ゲート電極をエッチングして寸法が縮小されたゲート電極を形成する工程と、前記寸法が縮小されたゲート電極をマスクとして用いて前記フィン型シリコン層に不純物を導入して、前記第１の不純物領域に隣接して第２の不純物領域を形成する工程とを具備することを特徴とする半導体装置の製造方法を提供する。
【０００９】
本発明の第３の態様は、半導体基板表面のシリコン層上にマスク材を形成する工程と、前記マスク材をマスクとして用いて、前記シリコン層をパターニングして、表面にマスク材を有するフィン型シリコン層を形成する工程と、前記フィン型シリコン層の側面にゲート絶縁膜を形成する工程と、全面に第１のゲート材を堆積する工程と、前記第１のゲート材を平坦化し、前記マスク材を露出させる工程と、全面に第２のゲート材を堆積する工程と、前記第１及び第２のゲート材をパターニングして、ゲート電極を形成する工程と、前記ゲート電極をマスクとして用いて前記フィン型シリコン層に不純物を導入して、第１の不純物領域を形成する工程と、前記ゲート電極をエッチングして寸法が縮小されたゲート電極を形成する工程と、前記寸法が縮小されたゲート電極をマスクとして用いて前記フィン型シリコン層に不純物を導入して、前記第１の不純物領域に隣接して第２の不純物領域を形成する工程とを具備することを特徴とする半導体装置の製造方法を提供する。
【００１０】
本発明の第４の態様は、半導体基板表面のシリコン層上にマスク材を形成する工程と、前記マスク材をマスクとして用いて、前記シリコン層をパターニングして、表面にマスク材を有するフィン型シリコン層を形成する工程と、前記フィン型シリコン層の側面にバッファ層を形成する工程と、全面にダミーゲート材を堆積する工程と、前記ダミーゲート材を平坦化し、前記マスク材を露出させる工程と、前記ダミーゲート材をパターニングして、ダミーゲートを形成する工程と、前記ダミーゲートをマスクとして用いて前記フィン型シリコン層に不純物を導入して、第１の不純物領域を形成する工程と、前記ダミーゲートをエッチングして寸法が縮小されたダミーゲートを形成する工程と、前記寸法が縮小されたダミーゲートをマスクとして用いて前記フィン型シリコン層に不純物を導入して、前記第１の不純物領域に隣接して第２の不純物領域を形成する工程と、全面に層間絶縁膜を形成し、表面を平坦化する工程と、前記ダミーゲート及びバッファ層を除去して、ゲート溝を形成する工程と、前記ゲート溝の内面にゲート絶縁膜を形成する工程と、前記ゲート溝内にゲート電極を形成する工程とを具備することを特徴とする半導体装置の製造方法を提供する。
【００１１】
本発明の第５の態様は、半導体基板表面のシリコン層上にマスク材を形成する工程と、前記マスク材をマスクとして用いて、前記シリコン層をパターニングして、表面にマスク材を有するフィン型シリコン層を形成する工程と、前記フィン型シリコン層の側面にバッファ層を形成する工程と、全面に第１のダミーゲート材を堆積する工程と、前記第１のダミーゲート材を平坦化し、前記マスク材を露出させる工程と、全面に第２のダミーゲート材を堆積する工程と、前記第１及び第２のダミーゲート材をパターニングして、ダミーゲートを形成する工程と、前記ダミーゲートをマスクとして用いて前記フィン型シリコン層に不純物を導入して、第１の不純物領域を形成する工程と、前記ダミーゲートをエッチングして寸法が縮小されたダミーゲートを形成する工程と、前記寸法が縮小されたダミーゲートをマスクとして用いて前記フィン型シリコン層に不純物を導入して、前記第１の不純物領域に隣接して第２の不純物領域を形成する工程と、全面に層間絶縁膜を形成し、表面を平坦化する工程と、前記ダミーゲート及びバッファ層を除去して、ゲート溝を形成する工程と、前記ゲート溝の内面にゲート絶縁膜を形成する工程と、前記ゲート溝内にゲート電極を形成する工程とを具備することを特徴とする半導体装置の製造方法を提供する。
【００１２】
本発明の第６の態様は、半導体基板上に形成されたフィン型シリコン層と、前記フィン型シリコン層上に形成されたマスク材と、前記フィン型シリコン層の側面及びマスク材に接するように形成されたゲート絶縁膜及びゲート電極と、前記フィン型シリコン層の前記ゲート電極に対応する領域から所定距離離れて形成された第１の不純物領域と、前記フィン型シリコン層の前記第１の不純物領域と、前記ゲート電極に対応する領域との間に形成された第２の不純物領域とを具備することを特徴とする半導体装置を提供する。
【００１３】
本発明の第７の態様は、基板上に形成されたフィン型シリコン層と、前記フィン型シリコン層の側面及び上面に接するように形成されたゲート絶縁膜及びゲート電極と、前記フィン型シリコン層の前記ゲート電極に対応する領域から所定距離離れて形成された第１の不純物領域と、前記フィン型シリコン層の前記第１の不純物領域と、前記ゲート電極に対応する領域との間に形成された第２の不純物領域とを具備することを特徴とする半導体装置を提供する。
【００１４】
本発明の第８の態様は、半導体基板上に形成された、第１及び第２の側面を有するフィン型シリコン層と、前記フィン型シリコン層上に形成されたマスク材と、前記フィン型シリコン層の第１の側面に接するように形成された第１のゲート絶縁膜及び第１のゲート電極と、前記フィン型シリコン層の第２の側面に接するように形成された第２のゲート絶縁膜及び第２のゲート電極と、前記フィン型シリコン層の前記第１及び第２のゲート電極に対応する領域から所定距離離れて形成された第１の不純物領域と、前記フィン型シリコン層の前記第１の不純物領域と、前記第１及び第２のゲート電極に対応する領域との間に形成された第２の不純物領域とを具備することを特徴とする半導体装置を提供する。
【００１５】
本発明の第９の態様は、半導体基板上に形成された、第１及び第２の側面を有するフィン型シリコン層と、前記フィン型シリコン層上に形成されたマスク材と、前記フィン型シリコン層の第１の側面に接するように形成された第１のゲート絶縁膜及び第１のゲート電極と、前記フィン型シリコン層の第２の側面に接するように形成された第２のゲート絶縁膜及び第２のゲート電極と、前記第１のゲート電極及び第２のゲート電極の上面に接するように形成された第３のゲート電極と、前記フィン型シリコン層の前記第１、第２及び第３のゲート電極に対応する領域から所定距離離れて形成された第１の不純物領域と、前記フィン型シリコン層の前記第１の不純物領域と、前記第１、第２及び第３のゲート電極に対応する領域との間に形成された第２の不純物領域とを具備することを特徴とする半導体装置を提供する。
【発明の効果】
【００１６】
本発明によれば、ゲート電極（又はダミーゲート）をエッチングしてその寸法を縮小する工程の前後に、ゲート電極（又はダミーゲート）をマスクとしてフィン型シリコン層に不純物を導入して、それぞれ第１及び第２の不純物領域を形成しているため、従来困難であった、フィン型シリコン層への２層構造のソース・ドレイン拡散層（ＬＤＤ構造）の形成を容易に行うことが出来るので、より微細なフィン型電界効果半導体装置を得ることが可能である。
【発明を実施するための最良の形態】
【００１７】
以下、発明を実施するための最良の形態について説明する。
【００１８】
本発明は、フィン型シリコン層にゲート電極（又はダミーゲート）を形成した後、このゲート電極（又はダミーゲート）をマスクとしてフィン型シリコン層に不純物を導入して、第１の不純物領域を形成し、次いでゲート電極（又はダミーゲート）をエッチングしてその寸法を縮小し、この縮小された寸法のゲート電極（又はダミーゲート）をマスクとしてフィン型シリコン層に不純物を導入して、第２の不純物領域を形成することを特徴とする。
【００１９】
このように、ゲート電極（又はダミーゲート）をエッチングしてその寸法を縮小する工程の前後に、ゲート電極（又はダミーゲート）をマスクとしてフィン型シリコン層に不純物を導入して、それぞれ第１及び第２の不純物領域を形成することにより、フィン型シリコン層への２層構造のソース・ドレイン拡散層（ＬＤＤ構造）の形成を容易に行うことが出来る。
【００２０】
なお、本発明において、フィン型シリコン層の高さは、０．１〜０．２μｍ程度、厚さは０．０１〜０．１μｍ程度が好ましく、エッチングによる寸法の縮小量は、１０〜５０ｎｍ程度であるのが好ましい。また、第１の不純物領域の形成のための不純物のドーズ量は、１×１０１３〜１×１０１５／ｃｍ２程度、第２の不純物領域の形成のための不純物のドーズ量は、１×１０１４〜１×１０１６／ｃｍ２程度であるのが好ましい。
【００２１】
本発明の第１の態様に係る半導体装置の製造方法では、全面にゲート材を堆積した後、そのまま、即ちフィン型シリコン層に対応する突起部を有するゲート材をパターニングしてゲート電極を形成している。そのため、形成されたゲート電極はフィン型シリコン層に対応する突起部を有するものとなる。
【００２２】
また、本発明の第２の態様に係る半導体装置の製造方法では、全面にゲート材を堆積した後、ＣＭＰ等によりゲート材を平坦化し、その後ゲート材をパターニングしてゲート電極を形成している。そのため、形成されたゲート電極の上面が平坦になっており、パターニングの焦点あわせがし易く、そのため微細なゲート加工を行う上で有利である。
【００２３】
これら第１及び第２の態様において、ゲート材として、多結晶シリコンまたは非結晶シリコンを主成分とする材料を用いることが出来る。  
本発明の第３の態様に係る半導体装置の製造方法では、ゲート電極を２層構造としている。この第３の態様において、第１のゲート材及び第２のゲート材として、多結晶シリコンまたは非結晶シリコンを主成分とする材料を用いることが出来る。また、第１のゲート材として、多結晶シリコンまたは非結晶シリコンを主成分とする材料を用い、第２のゲート材として、金属または金属シリサイドを用いることが出来る。金属としては、ＴｉＮ、Ｗ、Ｍｏ等を、金属シリサイドとしてはＷＳｉｘの他、ニッケルシリサイド（NiSix）、チタンシリサイド（TiSix）、コバルトシリサイド（CoSix）、パラジウムシリサイド（PdSix）、モリブデンシリサイド（MoSix）、タンタルシリサイド（TaSix）、ニオブシリサイド（NbSix）、プラチナシリサイド（PtSix）等を用いることが出来る。
【００２４】
なお、ゲート電極のエッチング量は、マスク材の厚さ以下であることが望ましい。
【００２５】
本発明の第４の態様に係る半導体装置の製造方法では、全面にダミーゲート材を堆積した後、ＣＭＰ等によりゲート材を平坦化し、その後ダミーゲート材をパターニングしてダミーゲートを形成している。その後、第１〜第３の態様と同様にして、第１及び第２の不純物領域を形成した後、ダミーゲートを除去してゲート溝を形成し、このゲート溝内にゲート絶縁膜及びゲート電極を形成している。このようにして、ダマシンメタルゲートを得ることが可能である。この第４の態様において、ダミーゲート材としては、多結晶シリコンまたは非結晶シリコンを主成分とする材料を用いることが出来る。
【００２６】
本発明の第５の態様に係る半導体装置の製造方法では、２層構造のダミーゲートを形成している。この第５の態様において、第１のダミーゲート材及び第２のダミーゲート材としては、ともに多結晶シリコンまたは非結晶シリコンを主成分とする材料を用いることが出来る。或いは、第１のダミーゲート材として多結晶シリコンまたは非結晶シリコンを主成分とする材料を用い、第２のダミーゲート材として多結晶シリコンまたは非結晶シリコンを用いることが出来る。金属または金属シリサイドの具体例は、上述と同様である。
【００２７】
これら第４及び第５の態様に係る半導体装置の製造方法において、ダミーゲートのエッチング量をマスク材の厚さ以下とすることが望ましい。また、第１の不純物領域は、第２の不純物領域より高不純物濃度であることが望ましい。更に、シリコン層は、ＳＯＩ基板のシリコン層とすることが出来る。更にまた、マスク材として、窒化シリコンを用いることが出来る。
【００２８】
本発明の第６の態様に係る半導体装置では、フィン型シリコン層に第１の不純物領域を形成するとともに、この第１の不純物領域の外側に第２の不純物領域を形成している。これら第１及び第２の不純物領域は、ゲート電極又はダミーゲートに何ら側壁を形成することなく、形成され得る。この第６の態様において、第１の不純物領域の幅は、マスク材の厚さより狭いことが望ましい。
【００２９】
本発明の第７の態様に係る半導体装置では、フィン型シリコン層上のマスク材が除去されている。そのためフィン型シリコン層上チャネルを形成することができるので、トランジスタ全体の駆動力を上昇させることが出来る。この第７の態様において、第１の不純物領域より第２の不純物領域の不純物濃度が高いことが望ましい。また、ゲート電極として、金属または金属シリサイドを用いることが出来る。或いは、ゲート電極として、多結晶シリコンまたは非結晶シリコンを主成分とする材料を用いることが出来る。
【００３０】
本発明の第８の態様に係る半導体装置では、フィン型シリコン層の両側面に、それぞれ第１のゲート及びに第２のゲートを形成している。即ち、ダブルゲート構造のフィン型電界効果半導体装置が提供される。
【００３１】
本発明の第９の態様に係る半導体装置では、フィン型シリコン層の両側面に、それぞれ第１のゲート及びに第２のゲートを形成しているとともに、フィン型シリコン層の上面に第３のゲートを形成している。この第９の態様において、第１、第２及び第３のゲート電極として、多結晶シリコンまたは非結晶シリコンを主成分とする材料を用いることが出来る。また、第３のゲート電極の幅を、第１及び第２のゲート電極の幅よりも大きくすることが出来る。この場合、第１及び第２のゲート電極として多結晶シリコンまたは非結晶シリコンを主成分とする材料を用い、第３のゲート電極として金属または金属シリサイドを用いることが出来る。
【００３２】
これら第６〜第９の態様において、第１の不純物領域を第２の不純物領域より高不純物濃度とすることが出来る。
【００３３】
以下、本発明の種々の実施例について、図面を参照して説明する。  
実施例１
本実施例は、多結晶シリコンからなるゲート電極を形成し、ゲートの平坦化を行わない例を示す。
【００３４】
まず、ＳＯＩ基板上にバッファ酸化膜を介してマスクとなるシリコン窒化膜を全面に堆積する。次いで、レジストパターンをマスクとするＲＩＥ等の異方性エッチングにより、シリコン窒化膜、バッファ酸化膜、及びＳＯＩ活性層を順次エッチングして、図１に示すように、Ｓｉ基板１上に絶縁層２が形成され、絶縁層２上にＳｉ‐フィン層３が形成された構造が得られる。Ｓｉ‐フィン層３上にはマスクとして用いたシリコン窒化膜４が被着されている。
【００３５】
次に、図２に示すように、ゲート絶縁膜５を全面に形成した後、ゲート電極材料として多結晶または非結晶シリコン膜６を堆積させる。そして、パターニングと異方性エッチングによりゲート電極材料を加工して、図３に示すように、ゲート電極７を形成する。このとき、ゲート電極７の幅は、ソース・ドレイン拡散層を形成するためのマスクの幅であり、最終的なゲート幅とは異なる。
【００３６】
次いで、図４に示すように、ゲート電極７をマスクとして用いてＳｉ‐フィン層３にイオン注入を行い、ソース拡散層８及びドレイン拡散層９を形成する。その後、化学的ドライエッチング（ＣＤＥ）等の等方性エッチング手法によりエッチングしてゲート電極７の寸法を縮小し、最終的なゲート寸法のゲート電極７ａを得る。
【００３７】
次に、図６に示すように、ゲート電極７ａをマスクとして用いてＳｉ‐フィン層３にイオン注入を行い、延長領域１０，１１を形成した後、アニールにより不純物を活性化する。
【００３８】
その後は、通常のトランジスタと同様の手順で配線工程を施し、シリコン窒化膜マスク４を除去した後に、シリコン窒化膜ライナーを全面に形成する。そして、層間膜を全面に堆積し、コンタクトホールの形成及びコンタクトの形成を経て、配線を完成させて、トランジスタが完成する。
【００３９】
なお、本実施例では、シリコン窒化膜マスク４を残した状態でゲート電極を形成したが、ゲート絶縁膜５の形成前にシリコン窒化膜マスク４を除去してもよい。このようにして得たトランジスタを図７に示す。このような構成のトランジスタでは、シリコン活性層３の上部にもチャネル部分を形成することができるので、トランジスタ全体の駆動力を上昇させることができるという利点がある。
【００４０】
実施例２
本実施例は、２層のシリコンゲート電極を形成した例である。
【００４１】
実施例１と同様にして、図８に示すように、Ｓｉ基板１上に絶縁層２が形成され、絶縁層２上にＳｉ‐フィン層３が形成された構造を得る。Ｓｉ‐フィン層３上にはマスクとして用いたシリコン窒化膜４が被着されている。
【００４２】
Ｓｉ‐フィン層３の表面にゲート絶縁膜５を形成した後、図９に示すように、１層目のゲート電極材料として多結晶または非結晶シリコン膜１６ａを堆積させ、ＣＭＰ等によりシリコン窒化膜４が露出するまで多結晶または非結晶シリコン膜１６ａを平坦化する。次いで、図１０に示すように、更に２層目のゲート電極材料として多結晶または非結晶シリコン膜１６ｂを形成する。
【００４３】
次に、パターニング及び異方性エッチングにより、２層の多結晶または非結晶シリコン膜１６ａ，１６ｂを同時に加工し、ゲート電極１７を形成する。このとき、ゲート電極１７の幅は、ソース・ドレイン拡散層を形成するためのマスクの幅であり、最終的なゲート幅とは異なる。
【００４４】
次いで、図１２に示すように、ゲート電極１７をマスクとして用いてＳｉ‐フィン層３にイオン注入を行い、ソース拡散層８及びドレイン拡散層９を形成する。その後、化学的ドライエッチング（ＣＤＥ）等の等方性エッチング手法によりエッチングしてゲート電極１７の寸法を縮小し、最終的なゲート寸法のゲート電極１７ａを得る。
【００４５】
次に、図１３に示すように、ゲート電極１７ａをマスクとして用いてＳｉ‐フィン層３にイオン注入を行い、延長領域１０，１１を形成した後、アニールにより不純物を活性化する。
【００４６】
その後は、通常のトランジスタと同様の手順で配線工程を施し、シリコン窒化膜マスク４を除去した後に、シリコン窒化膜ライナーを全面に形成する。そして、層間膜を全面に堆積し、コンタクトホールの形成及びコンタクトの形成を経て、配線を完成させて、トランジスタが完成する。
【００４７】
本実施例によると、ゲート電極のパターニング時点でゲート電極の上面が平坦になっているので、パターニングの焦点あわせがし易く、そのため微細なゲート加工を行う上で有利である。
【００４８】
実施例３
本実施例は、表面を平坦化した多結晶シリコンゲート電極を形成した例である。
【００４９】
まず、ＳＯＩ基板上にバッファ酸化膜を介してマスクとなるシリコン窒化膜を全面に堆積する。次いで、レジストパターンをマスクとするＲＩＥ等の異方性エッチングにより、シリコン窒化膜、バッファ酸化膜、及びＳＯＩ活性層を順次エッチングして、図１５に示すように、Ｓｉ基板１上に絶縁層２が形成され、絶縁層２上にＳｉ‐フィン層３が形成された構造が得られる。Ｓｉ‐フィン層３上にはマスクとして用いたシリコン窒化膜４が被着されている。
【００５０】
次に、図１６に示すように、ゲート絶縁膜５を全面に形成した後、ゲート電極材料として多結晶または非結晶シリコン膜２１を堆積し、ＣＭＰ等によりシリコン窒化膜４が露出するまで多結晶または非結晶シリコン膜２１を平坦化する。
【００５１】
次に、多結晶または非結晶シリコン膜２１上に所定のパターンのレジスト（図示せず）を形成し、異方性エッチングにより多結晶または非結晶シリコン膜２１を加工し、図１７に示すようにゲート電極２２を形成する。このときゲート電極２２の幅はソース・ドレイン拡散層を形成するためのマスクの幅とし、最終的なゲート寸法より大きい。
【００５２】
次いで、図１８に示すように、ゲート電極２２をマスクとして用いてＳｉ‐フィン層３にイオン注入を行い、ソース拡散層８及びドレイン拡散層９を形成する。その後、図１９に示すように、化学的ドライエッチング（ＣＤＥ）等の等方性エッチング手法によりエッチングしてゲート電極２２の寸法を縮小し、最終的なゲート寸法のゲート電極２２ａを得る。
【００５３】
次に、図２０に示すように、ゲート電極２２ａをマスクとして用いてＳｉ‐フィン層３にイオン注入を行い、延長領域１０，１１を形成した後、アニールにより不純物を活性化する。
【００５４】
その後は、通常のトランジスタと同様の手順で配線工程を施し、シリコン窒化膜マスク４を除去した後に、シリコン窒化膜ライナーを全面に形成する。そして、層間膜を全面に堆積し、コンタクトホールの形成及びコンタクトの形成を経て、配線を完成させて、トランジスタが完成する。
【００５５】
本実施例によると、ゲート電極のパターニング時点でゲート電極の上面が平坦になっているので、パターニングの焦点あわせがし易く、そのため微細なゲート加工を行う上で有利である。
【００５６】
実施例４
本実施例は、シリコンゲート電極上にタングステンシリサイド（ＷＳｉ）を積層した例である。
【００５７】
実施例１と同様にして、図２１に示すように、Ｓｉ基板１上に絶縁層２が形成され、絶縁層２上にＳｉ‐フィン層３が形成された構造を得る。Ｓｉ‐フィン層３上にはマスクとして用いたシリコン窒化膜４が被着されている。
【００５８】
Ｓｉ‐フィン層３の表面にゲート絶縁膜５を形成した後、図２２に示すように、１層目のゲート電極材料として多結晶または非結晶シリコン膜３１を堆積させ、ＣＭＰ等によりシリコン窒化膜４が露出するまで多結晶または非結晶シリコン膜３１を平坦化する。次いで、図２３に示すように、更に２層目のゲート電極材料としてタングステンシリサイド（ＷＳｉ）膜３２を形成する。
【００５９】
次に、パターニング及び異方性エッチングにより、タングステンシリサイド（ＷＳｉ）膜３２及び多結晶または非結晶シリコン膜３１を同時に加工し、ゲート電極３３，３４を形成する。このとき、ゲート電極３３，３４の幅は、ソース・ドレイン拡散層を形成するためのマスクの幅であり、最終的なゲート幅とは異なる。
【００６０】
次いで、図２５に示すように、ゲート電極３３，３４をマスクとして用いてＳｉ‐フィン層３にイオン注入を行い、ソース拡散層８及びドレイン拡散層９を形成する。その後、図２６に示すように、化学的ドライエッチング（ＣＤＥ）等の等方性エッチング手法によりエッチングして１層目のゲート電極３３の寸法を縮小し、最終的なゲート寸法のゲート電極３３ａ，３４を得る。
【００６１】
次に、図２７に示すように、ゲート電極３３ａ，３４をマスクとして用いてＳｉ‐フィン層３にイオン注入を行い、延長領域１０，１１を形成した後、アニールにより不純物を活性化する。
【００６２】
その後は、通常のトランジスタと同様の手順で配線工程を施し、シリコン窒化膜マスク４を除去した後に、シリコン窒化膜ライナーを全面に形成する。そして、層間膜を全面に堆積し、コンタクトホールの形成及びコンタクトの形成を経て、配線を完成させて、トランジスタが完成する。
【００６３】
本実施例によると、ゲート電極を多結晶または非結晶シリコンからなる１層目のゲート電極とタングステンシリサイド（ＷＳｉ）からなる２層目のゲート電極とにより構成しているため、ゲート電極の抵抗を低減することが出来るので、高速動作に適している。
【００６４】
実施例５
本実施例は、ダマシンメタルゲートを用いてフィン型ＦＥＴを製造する例である。
【００６５】
まず、ＳＯＩ基板上にバッファ酸化膜を介してマスクとなるシリコン窒化膜を全面に堆積する。次いで、レジストパターンをマスクとするＲＩＥ等の異方性エッチングにより、シリコン窒化膜、バッファ酸化膜、及びＳＯＩ活性層を順次エッチングして、図２８に示すように、Ｓｉ基板１上に絶縁層２が形成され、絶縁層２上にＳｉ‐フィン層３が形成された構造が得られる。Ｓｉ‐フィン層３上にはマスクとして用いたシリコン窒化膜４が被着されている。
【００６６】
次いで、図２９に示すように、露出したＳｉ‐フィン層３の側面を酸化する等によりバッファ膜４１を形成した後、多結晶または非結晶シリコン膜（ダミーシリコン膜）４２を全面に形成し、ＣＭＰ等によりシリコン窒化膜４が露出するまでダミーシリコン膜４２を平坦化する。
【００６７】
次に、ダミーシリコン膜４２上に所定のパターンのレジスト（図示せず）を形成し、異方性エッチングによりダミーシリコン膜４２を加工し、図３０に示すようにダミーゲート４３を形成する。このときダミーゲート４３の幅はソース・ドレイン拡散層を形成するためのマスクの幅とし、最終的なゲート寸法より大きい。
【００６８】
その後、図３１に示すように、ダミーゲート４３をマスクとして用いてＳｉ‐フィン層３にイオン注入を行い、ソース拡散層８及びドレイン拡散層９を形成する。その後、図３２に示すように、化学的ドライエッチング（ＣＤＥ）等の等方性エッチング手法によりエッチングしてダミーゲート４３の寸法を縮小し、最終的なゲート寸法のダミーゲート４３ａを得る。
【００６９】
次に、図３３に示すように、ダミーゲート４３ａをマスクとして用いてＳｉ‐フィン層３にイオン注入を行い、延長領域１０，１１を形成した後、アニールにより不純物を活性化する。
【００７０】
この場合、Ｓｉ‐フィン層３上のダミーゲート４３ａと交差する部分のシリコン窒化膜４は、ダミーゲート４３ａを等方的にエッチングする量以上の厚さが必要である。その理由は、上面からダミーゲート４３ａがエッチングされるので、エッチング量以上の厚さのシリコン窒化膜４が存在しないと、イオン注入されるべきでないＳｉ‐フィン層３の部分にもイオン注入がなされてしまい、拡散層がつながって、トランジスタ動作がしなくなってしまうからである。
【００７１】
次いで、シリコン窒化膜４を熱燐酸処理等により除去したのち、全面にシリコン窒化膜ライナーを堆積し、層間膜としてシリコン酸化膜を形成する。次に、ＣＭＰ等の平坦化工程によりダミーゲート４３ａの上面のシリコン窒化膜を露出させる。そして、エッチングにより窒化膜ライナーを除去し、ダミーゲートを露出させる。更に、ＣＤＥ等によりダミーゲート４３ａを除去して、ゲート溝を完成させる。
【００７２】
その後、必要に応じてチャネル部分にイオン注入と活性化アニールを行ってチャネル部分の不純物濃度を調整したのち、バッファ酸化膜を除去してゲート溝部分にゲート絶縁膜を形成する。そして、ゲート電極材料として、例えば窒化チタンを全面に堆積する。ゲート電極の加工は、ゲートパターンよりわずかに大きいパターンを使用して、いわゆるＴ字型ゲートとしても良いし、ＣＭＰを使ってゲート溝に埋め込んでもよい。
【００７３】
ゲート電極を溝に埋め込んだ場合は、ゲート電極がＳｉ‐フィン層３の両側に分断された形になるので、ゲート電極へのコンタクトは両側のゲート電極に対し行う必要がある。また、平坦化の後、新たに導電体材料を形成し、必要な部分にのみパターニングで残してゲート電極を接続しても良い。
【００７４】
ゲート電極形成後は、通常のトランジスタ形成方法と同様にして、全面に層間膜を堆積させ、コンタクトホールを形成し、これにメタルを埋め込んでコンタクトを形成し、その後、アルミニウム等のメタルを全面に形成した後、所望のパターンに加工して配線を形成することにより、トランジスタが完成する。
【００７５】
実施例６
本実施例はダミーゲートを複層にした例を示す。
【００７６】
まず、ＳＯＩ基板上にバッファ酸化膜を介してマスクとなるシリコン窒化膜を全面に堆積する。次いで、レジストパターンをマスクとするＲＩＥ等の異方性エッチングにより、シリコン窒化膜、バッファ酸化膜、及びＳＯＩ活性層を順次エッチングして、図３４に示すように、Ｓｉ基板１上に絶縁層２が形成され、絶縁層２上にＳｉ‐フィン層３が形成された構造が得られる。Ｓｉ‐フィン層３上にはマスクとして用いたシリコン窒化膜４が被着されている。
【００７７】
次いで、図３５に示すように、露出したＳｉ‐フィン層３の側面を酸化する等によりバッファ膜４１を形成した後、多結晶または非結晶シリコン膜（ダミーシリコン膜）４２を全面に形成し、ＣＭＰ等によりシリコン窒化膜４が露出するまでダミーシリコン膜４２を平坦化する。そして、シリコン酸化膜５１を全面に堆積させる。
【００７８】
次に、ダミーゲートパターンのレジスト（図示せず）をマスクとして用いて、シリコン酸化膜５１とダミーシリコン膜４２を異方性エッチングにより加工し、図３６に示すように、シリコン酸化膜とシリコン膜からなる２層のダミーゲート４３，５２を形成する。このときゲートパターンの幅はソース・ドレイン拡散層を形成するためのマスクの幅とし、最終的なゲート寸法より大きい。
【００７９】
その後、図３７に示すように、ダミーゲート４３，５２をマスクとして用いてＳｉ‐フィン層３にイオン注入を行い、ソース拡散層８及びドレイン拡散層９を形成する。その後、図３８に示すように、化学的ドライエッチング（ＣＤＥ）等の等方性エッチング手法によりエッチングしてダミーゲート４３の寸法を縮小し、最終的なゲート寸法のダミーゲート４３ａを得る。
【００８０】
次に、図３９に示すように、ダミーゲート４３ａ，５２をマスクとして用いてＳｉ‐フィン層３にイオン注入を行い、延長領域１０，１１を形成した後、アニールにより不純物を活性化する。
【００８１】
次いで、全面にシリコン窒化膜ライナーを堆積し、層間膜としてシリコン酸化膜を形成する。次に、ＣＭＰ等により層間シリコン酸化膜を平坦化し、ダミーゲート４３ａ，５２の上面を露出させる。このとき、ダミーゲート４３ａ，５２上のシリコン窒化膜ライナー及び層間シリコン酸化膜は同時に除去される。そして、ＣＤＥ等によりダミーゲート４３ａ，５２を除去して、ゲート溝を形成する。
【００８２】
その後、必要に応じてチャネル部分にイオン注入と活性化アニールを行ってチャネル部分の不純物濃度を調整したのち、バッファ酸化膜を除去してゲート溝内面にゲート絶縁膜を形成する。そして、ゲート電極材料として、例えば窒化チタンを全面に堆積する。ゲート電極の加工は、ゲートパターンよりわずかに大きいパターンを使用して、いわゆるＴ字型ゲートとしても良いし、ＣＭＰを使ってゲート溝に埋め込んでもよい。
【００８３】
ゲート電極を溝に埋め込んだ場合は、ゲート電極がＳｉ‐フィン層３の両側に分断された形になるので、ゲート電極へのコンタクトは両側のゲート電極に対し行う必要がある。また、平坦化の後、新たに導電体材料を形成し、必要な部分にのみパターニングで残してゲート電極を接続しても良い。
【００８４】
ゲート電極形成後は、通常のトランジスタ形成方法と同様にして、全面に層間膜を堆積させ、コンタクトホールを形成し、これにメタルを埋め込んでコンタクトを形成し、その後、アルミニウム等のメタルを全面に形成した後、所望のパターンに加工して配線を形成することにより、トランジスタが完成する。
【００８５】
本実施例は、Ｓｉ‐フィン層上にシリコン窒化膜マスクを残すことができるので、Ｓｉ‐フィン層の側面のみをトランジスタとして利用するものである。従って、Ｓｉ‐フィン層の上面部分はチャネルとして利用しないため、トランジスタの設計が容易になるという利点もある。
【００８６】
実施例７
本実施例はダミーゲートを複層にした例を示す。
【００８７】
まず、ＳＯＩ基板上にバッファ酸化膜を介してマスクとなるシリコン窒化膜を全面に堆積する。次いで、レジストパターンをマスクとするＲＩＥ等の異方性エッチングにより、シリコン窒化膜、バッファ酸化膜、及びＳＯＩ活性層を順次エッチングして、図４０に示すように、Ｓｉ基板１上に絶縁層２が形成され、絶縁層２上にＳｉ‐フィン層３が形成された構造が得られる。Ｓｉ‐フィン層３上にはマスクとして用いたシリコン窒化膜４が被着されている。
【００８８】
次いで、図４１に示すように、露出したＳｉ‐フィン層３の側面を酸化する等によりバッファ膜４１を形成した後、多結晶または非結晶シリコン膜（ダミーシリコン膜）４２を全面に形成し、ＣＭＰ等によりシリコン窒化膜４が露出するまでダミーシリコン膜４２を平坦化する。
【００８９】
次に、図４２に示すように、２層目のダミーシリコン膜６１を全面に堆積させる。そして、ダミーゲートパターンのレジスト（図示せず）をマスクとして用いて、ダミーシリコン膜４２，６１を異方性エッチングにより加工し、図４３に示すように、ダミーゲート４３，６２を形成する。このときゲートパターンの幅はソース・ドレイン拡散層を形成するためのマスクの幅とし、最終的なゲート寸法より大きい。
【００９０】
その後、図４４に示すように、ダミーゲート４３，６２をマスクとして用いてＳｉ‐フィン層３にイオン注入を行い、ソース拡散層８及びドレイン拡散層９を形成する。その後、図４５に示すように、化学的ドライエッチング（ＣＤＥ）等の等方性エッチング手法によりエッチングしてダミーゲート４３，６２の寸法を縮小し、最終的なゲート寸法のダミーゲート４３ａ，６２ａを得る。
【００９１】
次に、図４６に示すように、ダミーゲート４３ａ，６２ａをマスクとして用いてＳｉ‐フィン層３にイオン注入を行い、延長領域１０，１１を形成した後、アニールにより不純物を活性化する。
【００９２】
次いで、全面にシリコン窒化膜ライナーを堆積し、層間膜としてシリコン酸化膜を形成する。次に、ＣＭＰ等により層間シリコン酸化膜を平坦化し、ダミーゲートダミーゲート４３ａ，６２ａの上面を露出させる。このとき、ダミーゲート４３ａ，６２ａ上のシリコン窒化膜ライナー及び層間シリコン酸化膜は同時に除去される。そして、ＣＤＥ等によりダミーゲート４３ａ，６２ａを除去して、ゲート溝を形成する。
【００９３】
その後、必要に応じてチャネル部分にイオン注入と活性化アニールを行ってチャネル部分の不純物濃度を調整したのち、バッファ酸化膜を除去してゲート溝内面にゲート絶縁膜を形成する。そして、ゲート電極材料として、例えば窒化チタンを全面に堆積する。ゲート電極の加工は、ゲートパターンよりわずかに大きいパターンを使用して、いわゆるＴ字型ゲートとしても良いし、ＣＭＰを使ってゲート溝に埋め込んでもよい。
【００９４】
ゲート電極を溝に埋め込んだ場合は、ゲート電極がＳｉ‐フィン層３の両側に分断された形になるので、ゲート電極へのコンタクトは両側のゲート電極に対し行う必要がある。また、平坦化の後、新たに導電体材料を形成し、必要な部分にのみパターニングで残してゲート電極を接続しても良い。
【００９５】
なお、２層目のダミーシリコン層の厚さを最低でもソース／ドレインイオン注入後のエッチング（寸法縮小）量以上にしておくと、ダミーゲートが平坦化後にも分断せず、必ずしもゲート両側にコンタクトを形成する必要がなくなる。
【００９６】
ゲート電極形成後は、通常のトランジスタ形成方法と同様にして、全面に層間膜を堆積させ、コンタクトホールを形成し、これにメタルを埋め込んでコンタクトを形成し、その後、アルミニウム等のメタルを全面に形成した後、所望のパターンに加工して配線を形成することにより、トランジスタが完成する。
【００９７】
本発明は、上記実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲で種々に変形して実施することが出来る。
【００９８】
即ち、本実施例では基板としてＳＯＩ基板を使用した例について示したが、通常のシリコン基板を用いることも可能である。この場合、Ｓｉ−フィン層の加工は、シリコン基板を所望の深さ（平面型の幅に相当する）までエッチングすることにより行う必要がある。
【００９９】
なお、図示しないが、Ｓｉ−フィン層以外の領域は、ダミーパターンを適当に形成することにより、各ＣＭＰ工程におけるディッシングを防止することができる。
【０１００】
本発明のダミーゲートを用いる態様は、ダマシンゲートプロセスにより実施可能な構造であれば、ダミーゲートの構成はどのようなものでもよい。また、ゲート電極の形成方法も、ＣＭＰによりゲート溝に埋め込み方法以外に、レジストをマスクとしてパターニングした後に、ＲＩＥ等の異方性エッチングを行う方法を用いてもよい。
【０１０１】
電極を金属により構成した場合は、単層に限らず、複層または複数の金属を混合・反応させて形成してもよい。また、複数種類の電極を一枚の基板上に形成してもよいい。シリコン電極の場合には、ゲルマニウムを含んでいてもよい。ゲート絶縁膜については、熱酸化膜のほか、窒化した酸化膜、Ｈｉｇｈ−ｋ等の高誘電体膜、及びそれらの積層膜でよい。
【図面の簡単な説明】
【０１０２】
【図１】実施例１に係る半導体装置の製造工程を模式的に示す断面図。
【図２】実施例１に係る半導体装置の製造工程を模式的に示す断面図。
【図３】実施例１に係る半導体装置の製造工程を模式的に示す断面図。
【図４】実施例１に係る半導体装置の製造工程を模式的に示す断面図。
【図５】実施例１に係る半導体装置の製造工程を模式的に示す断面図。
【図６】実施例１に係る半導体装置の製造工程を模式的に示す断面図。
【図７】実施例１に係る半導体装置の製造工程を模式的に示す断面図。
【図８】実施例２に係る半導体装置の製造工程を模式的に示す断面図。
【図９】実施例２に係る半導体装置の製造工程を模式的に示す断面図。
【図１０】実施例２に係る半導体装置の製造工程を模式的に示す断面図。
【図１１】実施例２に係る半導体装置の製造工程を模式的に示す断面図。
【図１２】実施例２に係る半導体装置の製造工程を模式的に示す断面図。
【図１３】実施例２に係る半導体装置の製造工程を模式的に示す断面図。
【図１４】実施例２に係る半導体装置の製造工程を模式的に示す断面図。
【図１５】実施例３に係る半導体装置の製造工程を模式的に示す断面図。
【図１６】実施例３に係る半導体装置の製造工程を模式的に示す断面図。
【図１７】実施例３に係る半導体装置の製造工程を模式的に示す断面図。
【図１８】実施例３に係る半導体装置の製造工程を模式的に示す断面図。
【図１９】実施例３に係る半導体装置の製造工程を模式的に示す断面図。
【図２０】実施例３に係る半導体装置の製造工程を模式的に示す断面図。
【図２１】実施例４に係る半導体装置の製造工程を模式的に示す断面図。
【図２２】実施例４に係る半導体装置の製造工程を模式的に示す断面図。
【図２３】実施例４に係る半導体装置の製造工程を模式的に示す断面図。
【図２４】実施例４に係る半導体装置の製造工程を模式的に示す断面図。
【図２５】実施例４に係る半導体装置の製造工程を模式的に示す断面図。
【図２６】実施例４に係る半導体装置の製造工程を模式的に示す断面図。
【図２７】実施例４に係る半導体装置の製造工程を模式的に示す断面図。
【図２８】実施例５に係る半導体装置の製造工程を模式的に示す断面図。
【図２９】実施例５に係る半導体装置の製造工程を模式的に示す断面図。
【図３０】実施例５に係る半導体装置の製造工程を模式的に示す断面図。
【図３１】実施例５に係る半導体装置の製造工程を模式的に示す断面図。
【図３２】実施例５に係る半導体装置の製造工程を模式的に示す断面図。
【図３３】実施例５に係る半導体装置の製造工程を模式的に示す断面図。
【図３４】実施例６に係る半導体装置の製造工程を模式的に示す断面図。
【図３５】実施例６に係る半導体装置の製造工程を模式的に示す断面図。
【図３６】実施例６に係る半導体装置の製造工程を模式的に示す断面図。
【図３７】実施例６に係る半導体装置の製造工程を模式的に示す断面図。
【図３８】実施例６に係る半導体装置の製造工程を模式的に示す断面図。
【図３９】実施例６に係る半導体装置の製造工程を模式的に示す断面図。
【図４０】実施例７に係る半導体装置の製造工程を模式的に示す断面図。
【図４１】実施例７に係る半導体装置の製造工程を模式的に示す断面図。
【図４２】実施例７に係る半導体装置の製造工程を模式的に示す断面図。
【図４３】実施例７に係る半導体装置の製造工程を模式的に示す断面図。
【図４４】実施例７に係る半導体装置の製造工程を模式的に示す断面図。
【図４５】実施例７に係る半導体装置の製造工程を模式的に示す断面図。
【図４６】実施例７に係る半導体装置の製造工程を模式的に示す断面図。
【符号の説明】
【０１０３】
１・・・Ｓｉ基板、２・・・絶縁層、３・・・Ｓｉ‐フィン層、４・・・シリコン窒化膜、５・・・ゲート絶縁膜、６，１６ａ，１６ｂ，２１，３１・・・多結晶または非結晶シリコン膜、７，７ａ，１７，１７ａ，２２，２２ａ，３３，３３ａ，３４・・・ゲート電極、８・・・ソース拡散層、９・・・ドレイン拡散層、１０，１１・・・延長領域、３２・・・タングステンシリサイド（ＷＳｉ）膜、４１・・・バッファ膜、４２，６１・・・ダミーシリコン膜、４３，４３ａ，５２，６２，６２ａ・・・ダミーゲート、５１・・・シリコン酸化膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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