(57)【要約】【課題】  ＳＯＩ基板に形成される絶縁ゲート型電界効果トランジスタ（ＳＯＩＩＧＦＥＴ）の性能を向上させる。【解決手段】  ｎ型ＩＧＦＥＴ（Ｔｎ）およびｐ型ＩＧＦＥＴ（Ｔｐ）は、支持基板１と、支持基板１上に形成された埋込み酸化膜２と、埋込み酸化膜２上に形成された埋込みシリコン膜１２と、埋込みシリコン膜１２上に形成された埋込みゲート絶縁膜１０と、埋込みゲート絶縁膜１０上に形成された単結晶シリコン薄膜３とからなる基板に形成される。ｎ型ＩＧＦＥＴ（Ｔｎ）のｎ型ソース拡散層６およびｎ型ｎ型ドレイン拡散層７と、ｐ型ＩＧＦＥＴ（Ｔｐ）のｐ型ソース拡散層８およびｎ型ｎ型ドレイン拡散層９とは、単結晶シリコン薄膜３に形成され、ゲート電極５は、単結晶シリコン薄膜３の上部にゲート絶縁膜４を介して形成される。ゲート電極５の下部の埋込みシリコン膜１２には、高濃度不純物の選択的導入による埋込みゲート電極を形成しない。【選択図】  図１１
2005116981.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に第１絶縁ゲート型電界効果トランジスタと、前記第１絶縁ゲート型電界効果トランジスタと同一導電型の第２絶縁ゲート型電界効果トランジスタとを有し、
前記第１絶縁ゲート型電界効果トランジスタのゲート電極は、前記第２絶縁ゲート型電界効果トランジスタのドレインと電気的に接続され、
前記第２絶縁ゲート型電界効果トランジスタのソースは、容量素子を介して前記第１絶縁ゲート型電界効果トランジスタの基板端子と電気的に接続され、
前記第１絶縁ゲート型電界効果トランジスタのドレインは、前記第２絶縁ゲート型電界効果トランジスタのゲート電極に電気的に接続されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、前記第２絶縁ゲート型電界効果トランジスタのドレインは、ｐｎ接合によって構成されていることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、前記第２絶縁ゲート型電界効果トランジスタのドレインは、金属または金属シリサイドと半導体との接合によって構成されていることを特徴とする半導体装置。
【請求項４】
支持基板と、前記支持基板上に形成された第１絶縁膜と、前記第１絶縁膜上に形成された第１半導体膜と、前記第１半導体膜上に形成された第２絶縁膜と、前記第２絶縁膜上に形成された第２半導体膜とを含む半導体基板の前記第２半導体膜に絶縁ゲート型電界効果トランジスタのソース、ドレインが形成され、
前記ソース、ドレインの間の前記第２半導体膜上に第３絶縁膜を介して前記絶縁ゲート型電界効果トランジスタのゲート電極が形成され、前記ゲート電極は、前記第１半導体膜に接続されていることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、前記ゲート電極と前記第１半導体膜との接続は、ｐｎ接合を介してなされていることを特徴とする半導体装置。
【請求項６】
請求項４記載の半導体装置において、前記ゲート電極と前記第１半導体膜との接続は、金属または金属シリサイドと半導体との接合を介してなされていることを特徴とする半導体装置。
【請求項７】
請求項４記載の半導体装置において、前記第２半導体膜は、単結晶シリコンからなることを特徴とする半導体装置。
【請求項８】
請求項４記載の半導体装置において、前記第１および第２半導体膜の少なくとも一方は、シリコン−ゲルマニウム混晶、または前記シリコン−ゲルマニウム混晶とシリコンとの積層構造からなることを特徴とする半導体装置。
【請求項９】
請求項４記載の半導体装置において、前記ソース、ドレインのそれぞれの上部には、前記ソース、ドレインと同一導電型の積上げ拡散層が形成されていることを特徴とする半導体装置。
【請求項１０】
請求項４記載の半導体装置において、前記ゲート電極は、金属、金属シリサイドまたはそれらの積層構造からなることを特徴とする半導体装置。
【請求項１１】
請求項４記載の半導体装置において、前記第２半導体膜の膜厚は、前記ゲート電極のゲート長よりも小であることを特徴とする半導体装置。
【請求項１２】
請求項１１記載の半導体装置において、前記ゲート電極の直下の前記第１半導体膜には、しきい値電圧を調整するための不純物が添加されていることを特徴とする半導体装置。
【請求項１３】
請求項１２記載の半導体装置において、前記しきい値電圧は、複数の値を有することを特徴とする半導体装置。
【請求項１４】
請求項７記載の半導体装置において、前記単結晶シリコンからなる第２半導体膜は、（１００）面で構成され、前記絶縁ゲート型電界効果トランジスタのソース、ドレインは、前記ゲート電極を介して＜１００＞方向と垂直または平行に配置されていることを特徴とする半導体装置。
【請求項１５】
請求項７記載の半導体装置において、前記単結晶シリコンからなる第２半導体膜には、０．０１％以上、２％以下の引っ張り歪が膜の平面内における少なくとも一方向に印加されていることを特徴とする半導体装置。
【請求項１６】
第１導電型からなる第１および第２絶縁ゲート型電界効果トランジスタと、前記第１導電型と逆導電型の第２導電型からなる第３および第４絶縁ゲート型電界効果トランジスタとを有し、
前記第１絶縁ゲート型電界効果トランジスタのドレインおよびゲート電極は、前記第３絶縁ゲート型電界効果トランジスタのドレインおよびゲート電極にそれぞれ互いに接続され、
前記第１絶縁ゲート型電界効果トランジスタのゲート電極は、前記第２絶縁ゲート型電界効果トランジスタのドレインに接続され、
前記第２絶縁ゲート型電界効果トランジスタのソースは、容量素子を介して前記第１絶縁ゲート型電界効果トランジスタの基板端子に接続され、
前記第１絶縁ゲート型電界効果トランジスタのドレインは、前記第２絶縁ゲート型電界効果トランジスタのゲート電極に接続され、
前記第３絶縁ゲート型電界効果トランジスタのゲート電極は、前記第４絶縁ゲート型電界効果トランジスタのドレインに接続され、
前記第４絶縁ゲート型電界効果トランジスタのソースは、容量素子を介して前記第３絶縁ゲート型電界効果トランジスタの基板端子に接続され、
前記第３絶縁ゲート型電界効果トランジスタのドレインは、前記第４絶縁ゲート型電界効果トランジスタのゲート電極に接続されていることを特徴とする半導体装置。
【請求項１７】
請求項１６記載の半導体装置において、前記第３および第４絶縁ゲート型電界効果トランジスタは、同一半導体膜内に配置され、前記半導体膜に構成された他の半導体装置からは絶縁分離されていることを特徴とする半導体装置。
【請求項１８】
請求項１６記載の半導体装置において、前記第２および第４絶縁ゲート型電界効果トランジスタのそれぞれを抵抗素子で置き換えてなることを特徴とする半導体装置。
【請求項１９】
請求項４記載の半導体装置において、前記半導体装置と同一支持基板上に隣接されて構成された複数個のトランジスタが直列接続された半導体装置を有し、前記直列接続された半導体装置の直下の基板端子は、容量素子を介して接地電位または電源電位に接続されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁ゲート型電界効果トランジスタを有する半導体装置に関し、特に、絶縁膜上の半導体薄膜に設けられた絶縁ゲート型電界効果トランジスタを有する半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
支持基板とこの支持基板上に絶縁膜を介して設けられた薄い単結晶薄膜（ＳＯＩ(Silicon On Insulator)と称される）に形成された絶縁ゲート型電界効果トランジスタ（以下、ＳＯＩＩＧＦＥＴと称する）が公知である。
【０００３】
また、上記ＳＯＩＩＧＦＥＴにおいて、チャネル領域下部のゲート電極と対向する位置に第二のゲート絶縁膜を介して埋込みゲート電極を設けた所謂ダブルゲート構造の絶縁ゲート型電界効果トランジスタも公知であり、図２にその断面構造を示す。図中の符号１００は支持基板、１０１は埋込み酸化膜、１１０は単結晶シリコン膜、１０２は埋込みゲート電極、１０３は埋込みゲート絶縁膜、１０４はゲート絶縁膜、１０５はゲート電極、１０６はソース拡散層、１０７はドレイン拡散層、１０８は素子分離溝である。
【０００４】
上記ダブルゲート構造は、トランジスタの理想構造とされており、ゲート電極１０５と埋込みゲート電極１０２とを電気的に同電位に接続することにより、チャネル領域が上下両方向から制御されるため、単結晶シリコン膜１１０が十分に薄ければ、チャネルポテンシャルも矩形形状で近似でき、駆動電流も２倍以上となることが理論的に予測されている。なお、ダブルゲート構造のトランジスタに関しては、例えば特開２００１−２８４５９６号公報（特許文献１）などに記載がある。
【特許文献１】特開２００１−２８４５９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記ダブルゲート構造のトランジスタを含めたＳＯＩＩＧＦＥＴにおいて、単結晶シリコン膜が十分に薄く、かつチャネル領域に導入される不純物が極端に低濃度である構成は、完全空乏型と称されており、蓄積状態を有しないために、パンチスルー経路が生じ難い特徴を有している。
【０００６】
従って、今後の超微細ＩＧＦＥＴは、通常の半導体基板からＳＯＩ基板に形成することが必須とされている。これは、通常の半導体基板による超微細ＩＧＦＥＴでは、半導体基板領域に必然的に蓄積領域および中性領域が反転層に隣接して存在するため、この蓄積領域等を介したパンチスルー電流を解消するために基板の不純物濃度を上昇させる必要が生じるが、ゲート長が５０ｎｍ以下の超微細ＩＧＦＥＴにおいては、要求されるその最大不純物濃度は５×１０18／ｃｍ3以上となる。この状態では、ゲート電界に起因するドレイン漏洩電流（ＧＩＤＬ）およびバンド−バンド間トンネル電流によるドレイン基板間漏洩電流が無視できなくなってしまうためである。
【０００７】
完全空乏型ダブルゲートＳＯＩＩＧＦＥＴは、上記した漏洩電流の問題を解消し、かつ大駆動電流化も可能な超微細ＩＧＦＥＴとして理想の構造であるが、未だ超微細ＩＧＦＥＴは、実用化に至っていない。
【０００８】
従来公知のダブルゲートＳＯＩＩＧＦＥＴは、種々の製造方法が提案されている。本発明者らにより提案された手法においては、前記図２に示した埋込みゲート電極１０２を単結晶シリコン膜１１０に不純物を高濃度にイオン注入して形成した低抵抗拡散層で構成し、ゲート電極１０５と電気的に接続させている。
【０００９】
また、公知のダブルゲートＳＯＩＩＧＦＥＴは、埋込みゲート電極１０２を構成する低抵抗拡散層を、埋込みゲート絶縁膜１０３および単結晶シリコン膜１１０を貫通する加速エネルギーを用いた不純物のイオン注入で形成している。しかし、このような高エネルギーのイオン注入では、貫通領域における結晶損傷やイオン注入装置内におけるイオンビーム経路隔壁からのスパッタリング現象に基づく汚染物質の試料表面近傍部分への付着（ビームライン汚染と称され、注入量の１×１０-3倍程度の不純物が試料に導入される）などが現状技術では回避できず、これらが原因となって良品歩留まりの低下が回避できなかった。
【００１０】
また、ダブルゲートＳＯＩＩＧＦＥＴの微細化に伴い、ゲート電極と埋込みゲート電極との電気的接続の困難性が飛躍的に増大する。ゲート電極の微細化に伴って、埋込みゲート電極も同一寸法で自己整合の関係で微細化と位置合わせを実施することも、寄生容量低減の観点から要求される。微細化された埋込みゲート電極を高濃度イオン注入により形成するためには注入阻止マスクの微細化で対応するが、微細化に伴って注入阻止マスクの側壁の影響が増大し、注入阻止マスク下部における相対的な回り込み量が増大する。これは相対的に埋込みゲート電極のゲート長増大に相当し、寄生容量の増大をもたらす。
【００１１】
さらに、イオン注入法を用いて埋込みゲート電極を形成する場合は、注入された不純物がガウス分布近似の深さ方向分布を有するため、埋込みゲート絶縁膜に隣接する領域の不純物濃度を十分に高濃度化させ、埋込みゲート電極の空乏化を抑止しようとすると、不可避的に不純物が埋込みゲート絶縁膜中および単結晶シリコン膜中にも高濃度に分布してしまう。また、注入された不純物は、その後の製造工程における熱処理の影響によって所望領域外にも拡散し、寄生容量の増大をもたらすことも避けられない。単結晶シリコン膜中への不純物拡散は完全空乏型動作に反するように作用し、根本的な矛盾を生じる。
【００１２】
さらに、完全空乏型ＳＯＩＩＧＦＥＴのしきい値電圧は、原理的にゲート電極と埋込みゲート電極の各々の仕事関数のみにより決定されるので、通常の半導体基板に製造されるＩＧＦＥＴのように、半導体基板中への任意量のイオン注入によってしきい値電圧を制御する手法が適用できないという問題がある。例えば複数の完全空乏型ＳＯＩＩＧＦＥＴにおいて、それらのしきい値電圧をそれぞれ所望値に設計するためには、ＩＧＦＥＴごとに異なるゲート材料を用いて製造せねばならないが、これは現実的には不可能である。
【００１３】
本発明の第一の目的は、超微細ＩＧＦＥＴとして理想の構造とされるダブルゲートＳＯＩＩＧＦＥＴの製法に起因する困難性を回避し、現在の半導体装置製造技術でも良品歩留まり良く、完全空乏型ＳＯＩＩＧＦＥＴの更なる性能向上を可能とする構造を提供することである。
【００１４】
本発明が第二の目的は、ダブルゲートＳＯＩＩＧＦＥＴにおけるゲート電極と埋込みゲート電極６の電気的接続に関する諸問題を解消する技術を提供することにある。
【００１５】
本発明の第三の目的は、ダブルゲート型ＳＯＩＩＧＦＥＴの埋込みゲート電極を高濃度イオン注入法で形成する従来技術の本質的諸問題を原理的に解消し、完全空乏型ＳＯＩＩＧＦＥＴの更なる性能向上を可能とする新構造を提供することにある。
【００１６】
本発明の第四の目的は、従来の完全空乏型ＳＯＩＩＧＦＥＴにおけるしきい値電圧制御に関する根本的な問題を解消する手段を提供し、同一基板内の隣接するＩＧＦＥＴにおいてもゲート材料を変更することなく、完全空乏型の特性を維持したままで任意のしきい値電圧を設定し得る新構造を提供することである。
【００１７】
本発明の他の目的は、半導体物性を制御することにより移動度向上させる手法、例えばシリコン単結晶の格子定数を改変するごとき歪を付与する手法を用いた完全空乏型ＳＯＩＩＧＦＥＴにおいて、ダブルゲート構造の如きトランジスタ構造との組合せを可能にすることによる更なる高性能化の概念が従来提案されていなかった事実に対応することである。すなわち、歪シリコン薄膜を有する完全空乏型ＳＯＩＩＧＦＥＴにおいて、シリコン単結晶の格子定数を改変した状態を維持したまま更なる高性能化を可能とする新構造を提供することにある。
【００１８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２０】
本発明の半導体装置を構成するＩＧＦＥＴは、支持基板と、前記支持基板上に形成された第１絶縁膜と、前記第１絶縁膜上に形成された第１半導体膜と、前記第１半導体膜上に形成された第２絶縁膜と、前記第２絶縁膜上に形成された第２半導体膜とを含む半導体基板の前記第２半導体膜にソース、ドレインを形成し、前記ソース、ドレインの間の前記第２半導体膜上に第３絶縁膜を介してゲート電極を形成したもので、ゲート電極の下部の第１半導体膜内には高濃度不純物の選択的導入による埋込みゲート電極を形成しない。
【００２１】
本発明に基づくＳＯＩＩＧＦＥＴの動作原理を図１の等価回路図を用いて説明する。なお、図１は相補型ＳＯＩＩＧＦＥＴについて記載してあるが、理解を容易にするために、図の左側のｎ型ＩＧＦＥＴのみに着目する。すなわち、Ｔ1N、Ｔ2N、およびＣ1の領域に着目する。左半分のｐ型ＩＧＦＥＴに関しても導通・非導通の関係が逆になるだけで原理的には全く同様の作用が期待される。
【００２２】
図において、Ｔ1Nは薄い半導体薄膜に構成された完全空乏型ＳＯＩＩＧＦＥＴを示し、Ｃ1はＴ1Nの基板端子に直列接続された容量素子を示しており、前述した多層構造ＳＯＩ基板における埋込み半導体膜上に構成された薄い絶縁膜に基づく絶縁膜容量素子である。Ｔ2Nは支持基板から絶縁膜で分離された埋込み半導体膜内に等価的に構成された補助トランジスタを示しているが、絶縁膜容量素子Ｃ1と電気的に直列接続されるソース端子にはソース拡散層に対応する高濃度拡散層、またはＰＮ接合は敢えて導入しない。ソース拡散層の導入は前述した課題そのものである。なお、ソース拡散層を導入しない構造におけるトランジスタ動作はＰｌｕｍｍｅｒ等により"I-MOS: A Novel Semiconductor Device with a Subthreshold Slope lower than kT/q"と題して、2002 International Electron Devices Meeting、 289-292ページで理論的実験的に検証されている。
【００２３】
図１の等価回路において、Ｔ2Nのゲート電極端子はＴ1Nのドレイン拡散層に接続されている。これはＴ1Nの薄い半導体薄膜に構成された高濃度ドレイン拡散層をゲート電極として作用させ、その下部に存在する薄い絶縁膜をゲート絶縁膜とし埋込み半導体膜表面領域をチャネルとする等価的に構成された補助トランジスタの動作機構を表している。入力端子ＩＮはＴ1Nのゲート電極、およびＴ2NとＣ1を介してＴ1Nの基板端子に接続されている。Ｔ1Nを導通状態にする入力ＩＮ電位を“１”、非導通状態にする入力ＩＮ電位を“０”と定義する。
【００２４】
入力ＩＮ電位、および出力端子ＯＵＴ電位が何れも“１”状態の時、Ｔ2Nも導通状態となり、Ｔ1Nの基板端子はＣ1を介して“１”状態となる。すなわち、Ｔ1Nの閾電圧は低下し、導通電流をさらに増大させるように作用する。この作用はダブルゲート構造と同一である。等価回路的観点からのダブルゲート構造との根本的な相違点はダブルゲート構造が入力ＩＮ電位が直接Ｃ1を介してＴ1Nの基板端子に印加されるのに対して、本発明構造においてはＴ2Nを介して印加される点である。
【００２５】
本発明構造においては、ＯＵＴ電位が高い状態であるほど速やかにＴ1Nの基板端子にＴ1Nの導通電流をさらに増大させるように作用する。これはインバータ動作において、入力の切り替え初期により有効に作用することを意味し、動的動作で特に有効に作用することに対応している。なお、Ｔ2Nのソース端子にはＰＮ接合の如き障壁成分を形成する必要がないので、ＯＵＴ電位が低下してもＩＮ電位が切り替わって“０”電位となるまで“１”電位はＴ2Nの基板領域を介する電流経路により保持される。Ｔ1Nの基板端子電位がＩＮに追随して“１”から“０”に切り替わるのには図１の右半分に示したＰ型ＩＧＦＥＴ、Ｔ1P、およびＴ2Pによって増速され、Ｔ1Nの非導通状態への高速移行、すなわちソース・ドレイン電流の急峻なゲート電圧依存性が実現される。
【００２６】
本発明構造においては、埋込みゲート電極に対応する領域に高濃度不純物を導入する必要がないので、ダブルゲート構造に関する前記第一、および第二の課題は根本的に解消される。すなわち、高濃度イオン注入に基づくビームライン汚染、上部ゲート電極と埋込みゲート電極の電気的接続に関する諸問題、埋込みゲート電極における空乏化、下部ゲート絶縁膜、および単結晶シリコン膜内での高濃度不純物混入、および寄生容量の増大化等の諸問題から解消される。
【００２７】
本発明においては、上記第三の課題を解消するためにＴ1Nの基板端子下部のＣ1を介した埋込み半導体膜領域、すなわちＴ2Nのソース端子領域にイオン注入技術におけるビームライン汚染が無視できる量の不純物を注入することにより、Ｔ1Nのしきい値電圧を所望値に微調整することができる。しきい値電圧は本質的にゲート電極材料に基づく仕事関数により制御可能であるが、本発明構造においてはさらに埋込み半導体膜領域への不純物導入により同一ゲート電極材料を有する隣接トランジスタに対しても閾電圧を変更することができる。完全空乏型ＳＯＩＩＧＦＥＴにおいては上部ゲート電極材料としてシリコン単結晶の禁止帯中央付近に対応するごとき仕事関数を有する高融点金属材料、またはそれらの珪化物（シリサイド）を用いることによりしきい値電圧をほぼ零付近に設定できる。本発明構造においては、１０18ｃｍ-3程度の不純物の導入により上記しきい値電圧を０．２Ｖ程度容易に動かすことができる。
【００２８】
なお、通常ＳＯＩ基板において、支持基板への電圧印加によりしきい値電圧を制御可能であるが、支持基板上の(埋込み)絶縁膜が通常１００ｎｍ以上と厚いため、数十Ｖの高電圧印加が要求され、かつ個々のＩＧＦＥＴを独立して制御することは事実上不可能である。本発明に基づけばＳＯＩ構造であるにも係らず、通常基板と同様の閾電圧制御が可能となり、応用分野が限定されていた完全空乏型ＳＯＩＩＧＦＥＴの利用分野を飛躍的に拡大することができる。特に、低消費電力で大駆動能力の超微細半導体装置として応用可能な分野が飛躍的に拡大される。
【００２９】
本発明に基づく半導体装置においては、半導体装置を製造すべき極薄単結晶シリコン膜に予め格子歪を付与した状態で多層構造ＳＯＩ基板を製造し、その後、本発明の実施の形態で詳細を記載された手法に従って半導体装置を製造するだけでよい。上記の多層構造ＳＯＩ基板の製造において注意すべき点は、本発明の実施の形態で詳細に記載するが、支持基板と極薄単結晶シリコン膜となるべき基板の貼合せ工程の後に実施する貼合せ強度を強化する熱処理の温度を、格子歪が緩和されない様に９００℃程度以下の低温で実施する点である。発明に基づく半導体装置の特徴と、歪半導体薄膜による移動度上昇効果により大電流動作化はさらに一段と改善される。
【００３０】
支持基板から絶縁膜で分離された埋込み半導体膜内に構成されるＴ2NとＴ2Pのドレインは、Ｔ1Nと、Ｔ1Pが構成される薄い半導体薄膜と、その下部の薄い埋込み絶縁膜を選択的に除去し、露出された除去領域の埋込み半導体膜領域に高濃度拡散層、ショットキ接合、またはオーミック接合の何れかを選択形成することにより形成することができる。
【発明の効果】
【００３１】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００３２】
完全空乏型ＳＯＩＩＧＦＥＴの高性能化を実現することができる。
【発明を実施するための最良の形態】
【００３３】
以下の実施の形態においては、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明の関係にある。
【００３４】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００３５】
さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００３６】
同様に以下の実施の形態において、構成要素等の形状、位置関係に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００３７】
また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００３８】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。各部の材質、導電型、および製造条件等は本実施の形態の記載に限定されるものではなく、各々多くの変形が可能であることは言うまでもない。
【００３９】
（実施の形態１）
図３〜図１１は、本実施の形態による半導体装置の製造方法を工程順に示す要部断面図、図１２、図１３は、この半導体装置の概略平面図である。説明の都合上、半導体基板および半導体膜の導電型を固定して説明するが、導電型の組み合わせは任意でよく、本実施の形態に記載した導電型に限定されるものではない。
【００４０】
まず、図３に示すように、面方位（１００）、抵抗率１０Ω・ｃｍ、直径２０ｃｍで主表面が鏡面研磨されたｐ型単結晶シリコン基板を熱酸化して１００ｎｍ厚の酸化シリコン膜２ａを形成することにより支持基板１を作製した。一方、支持基板１と同様の仕様からなる単結晶シリコン基板４０を別途準備し、その主表面を熱酸化して１．８ｎｍ厚の酸化シリコン膜（図示せず）を形成した後、この酸化シリコン膜の表面をＮＯガスで窒化して０．２ｎｍ厚の窒化シリコン膜（図示せず）を形成することにより、酸化シリコン膜と窒化シリコン膜との積層構造からなる薄い埋込みゲート絶縁膜１０を形成した。窒化シリコン膜は酸化シリコン膜よりも比誘電率が大きく、酸化シリコン膜と電気的に等価な光学的膜厚は、約２倍厚に相当する。その後、Ｓｉ2Ｈ6ガスを用いたＣＶＤ法によって埋込みゲート絶縁膜１０の表面に膜厚１００ｎｍの非晶質シリコン膜１２ａを堆積した。
【００４１】
次に、ＣＶＤ工程などで発生した主表面の平坦性を阻害する粒子状物質を除去するために、砥粒を含まない極めて軽い表面研磨を行った後、公知の超薄膜ＳＯＩ基板の製造法に基づき水素のイオン注入を実施した。注入量は５×１０16／ｃｍ2とした。このイオン注入を実施した結果、単結晶シリコン基板４０の主表面からおよそ４０ｎｍの深さに結晶欠陥層４１が形成された。
【００４２】
次に、主表面上に酸化シリコン膜２ａが形成された支持基板１と、主表面に非晶質シリコン膜１２ａが形成された単結晶シリコン基板４０に親水化処理を施した後、室温でそれらの主表面同士を密着させた。次に、密着させた二枚のシリコン基板を５００℃に加熱すると、単結晶シリコン基板４０の結晶欠陥層４１に微小空孔の形成とその増大化が生じ、結晶欠陥層４１と単結晶シリコン基板４０との界面で剥離が生じた。また、結晶欠陥層４１部分に約２０ｎｍ厚の単結晶シリコン薄膜３が形成されると共に、非晶質シリコン膜１２ａが酸化シリコン膜２ａを介して支持基板１と密着した（図４）。
【００４３】
次に、密着させた二枚のシリコン基板に１１００℃の高温熱処理を施すと、非晶質シリコン膜１２ａと酸化シリコン膜２ａの接着強度が格段に向上し、通常の単結晶シリコン基板並みの接着強度となった。この状態から、砥粒を含まない表面研磨法によって単結晶シリコン薄膜３の剥離面を鏡面研磨することにより、単結晶シリコン薄膜３の下部に薄い埋込みゲート絶縁膜１０、埋込みシリコン膜１２、厚い埋込み酸化膜２が支持基板１上に積層されたＳＯＩ基板を製造した。なお、埋込みシリコン膜１２は、上記の高温熱処理工程中に非晶質シリコン膜から多結晶シリコン膜に変化した。
【００４４】
次に、図５に示すように、上記ＳＯＩ基板に公知の方法で素子分離溝１１を形成した。素子分離溝１１は、単結晶シリコン薄膜３の表面から埋込み酸化膜２に達する深さとし、埋込みシリコン膜１２も素子分離溝１１によって互いに分離されるようにした。なお、ｎ型ＩＧＦＥＴ形成領域とｐ型ＩＧＦＥＴ形成領域とを分離する領域（図の中央部）には、単結晶シリコン薄膜３の表面から埋込みシリコン膜１２に達する深さの溝１３を形成した。
【００４５】
次に、単結晶シリコン薄膜３の表面を洗浄してその膜厚を１０ｎｍ程度にまで薄くした後、その表面を熱酸化して１．８ｎｍ厚の酸化シリコン膜（図示せず）を形成し、続いてこの酸化シリコン膜の表面をＮＯガスで窒化して０．２ｎｍ厚の窒化シリコン膜（図示せず）を形成することにより、酸化シリコン膜と窒化シリコン膜との積層構造からなるゲート絶縁膜４を形成した。
【００４６】
次に、図６に示すように、ゲート絶縁膜４上に多結晶シリコン膜からなるゲート電極５を形成した。ゲート電極５を形成するには、ゲート絶縁膜４上にＣＶＤ法で膜厚６０ｎｍの多結晶シリコン膜と膜厚４０ｎｍの窒化シリコン膜１４とを堆積した後、窒化シリコン膜１４と多結晶シリコン膜とをパターニングする。窒化シリコン膜１４は、ゲート電極５の表面を保護する絶縁膜である。ゲート電極５のゲート長は５０ｎｍ、ゲート電極５の高さは、窒化シリコン膜１４も含めて１００ｎｍとした。本実施の形態においては、ｎ型ＩＧＦＥＴとｐ型ＩＧＦＥＴの何れのゲート電極５に対しても低抵抗化のための不純物は導入していない。なお、窒化シリコン膜１４と多結晶シリコン膜とをパターニングする上記の工程で、ゲート電極５の下部以外の領域のゲート絶縁膜４が除去され、単結晶シリコン薄膜３の表面が露出する。
【００４７】
次に、図７に示すように、ｎ型ＩＧＦＥＴ形成領域（図の左側部分）の単結晶シリコン薄膜３にＡｓイオンを、またｐ型ＩＧＦＥＴ形成領域（図の右側部分）の単結晶シリコン薄膜３にＢイオンを、それぞれ加速エネルギー１ｋｅＶおよび９００ｅＶ、ドーズ量４×１０15／ｃｍ2の条件でイオン注入することにより、ｎ型ＩＧＦＥＴ形成領域の単結晶シリコン薄膜３にｎ型ソース拡散層６およびｎ型ドレイン拡散層７を形成し、ｐ型ＩＧＦＥＴ形成領域の単結晶シリコン薄膜３にｐ型ソース拡散層８およびｐ型ドレイン拡散層９を形成した。また、上記イオン注入により、ｎ型ＩＧＦＥＴ形成領域とｐ型ＩＧＦＥＴ形成領域とを分離する溝１３の底部にも、ｎ型拡散層１５とｐ型拡散層１６とが形成される。なお、上記イオン注入により、単結晶シリコン薄膜３の大部分は非晶質化され、底面領域のみが僅かに単結晶性を保持した。その後、１／１０００秒程度の照射時間による炭酸ガスレーザー照射によって基板表面温度を１２００℃程度に上昇させ、上記イオン注入で導入された不純物の熱的活性化処理を行った。
【００４８】
次に、図８に示すように、基板上にＣＶＤ法で膜厚７０ｎｍの酸化シリコン膜１７を堆積した後、この酸化シリコン膜に異方性ドライエッチングを施すことにより、ゲート電極５の側壁にサイドウォールスペーサ１７ｓを形成する。このとき、溝１３の内部に酸化シリコン膜１７が埋め込まれ、ｎ型ＩＧＦＥＴ形成領域とｐ型ＩＧＦＥＴ形成領域とが分離される。
【００４９】
次に、図９に示すように、ｎ型ソース拡散層６、ｎ型ドレイン拡散層７、ｐ型ソース拡散層８およびｐ型ドレイン拡散層９のそれぞれの上部に選択エピタキシャル成長法を用いてシリコン膜を選択的に堆積した後、これらのシリコン膜に下層の拡散層と同じ導電型の不純物（ＡｓまたはＢ）をイオン注入した。これにより、ｎ型ソース拡散層６の上部にｎ型積み上げソース拡散層２６が形成され、ｎ型ドレイン拡散層７の上部にｎ型積み上げドレイン拡散層２７が形成され、ｐ型ソース拡散層８の上部にｐ型積み上げソース拡散層２８が形成され、ｐ型ドレイン拡散層９の上部にｐ型積み上げドレイン拡散層２９が形成された。その後、ゲート電極５の上部の窒化シリコン膜１４をエッチングで除去した。
【００５０】
次に、基板上にスパッタリング法でＮｉ(ニッケル)膜を堆積し、続いて４５０℃の熱処理によってゲート電極５、ｎ型積み上げソース拡散層２６、ｎ型積み上げドレイン拡散層２７、ｐ型積み上げソース拡散層２８およびｐ型積み上げドレイン拡散層２９のそれぞれとＮｉ膜とを反応させた後、未反応のＮｉ膜をエッチングで除去する。Ｎｉ膜のエッチングは、塩酸と過酸化水素水の混合水溶液を使用した。これにより、シリコン膜からなるゲート電極５、ｎ型積み上げソース拡散層２６、ｎ型積み上げドレイン拡散層２７、ｐ型積み上げソース拡散層２８およびｐ型積み上げドレイン拡散層２９のそれぞれがＮｉシリサイド膜となり、低抵抗化された。ここまでの工程により、ｎ型ＩＧＦＥＴ（Ｔｎ）とｐ型ＩＧＦＥＴ（Ｔｐ）とが形成された（図１０）。
【００５１】
次に、図１１に示すように、基板上にＣＶＤ法で酸化シリコン膜を堆積して層間絶縁膜２１を形成し、続いて層間絶縁膜２１の表面を化学的機械研磨法で平坦化した後、ｎ型積み上げソース拡散層２６、ｎ型積み上げドレイン拡散層２７、ｐ型積み上げソース拡散層２８、ｐ型積み上げドレイン拡散層２９、ｎ型拡散層１５およびｐ型拡散層１６のそれぞれの上部の層間絶縁膜２１（および酸化シリコン膜１７）をエッチングして接続孔２２を形成した。
【００５２】
その後、接続孔２２の内部を含む層間絶縁膜２１上にスパッタリング法でメタル膜を堆積し、続いて層間絶縁膜２１上のメタル膜を化学的機械研磨法で除去することにより、接地電位電極３０、出力端子電極３１、３２、電源供給端子電極３３および入力端子電極３４を形成した。さらに、層間絶縁膜２１上に第２の層間絶縁膜（図示せず）を形成し、続いて第２の層間絶縁膜上に配線（図示せず）を形成することにより、相補型ＩＧＦＥＴ（ｎ型ＩＧＦＥＴ（Ｔｎ）およびｐ型ＩＧＦＥＴ（Ｔｐ））を有する半導体装置を製造した。
【００５３】
本実施の形態では、ｎ型ＩＧＦＥＴ（Ｔｎ）およびｐ型ＩＧＦＥＴ（Ｔｐ）のゲート電極５が金属シリサイド膜で構成されているので、完全空乏型ＳＯＩＩＧＦＥＴであるにも係らず、ｎ型ＩＧＦＥＴ（Ｔｎ）およびｐ型ＩＧＦＥＴ（Ｔｐ）の何れにおいてもそのしきい値電圧をほぼ０Ｖに設定することができた。また、チャネルを構成する単結晶シリコン薄膜３が最終的に１０ｎｍと極薄に構成されたにも係らず、ソース、ドレイン領域が積上げ構造で構成され、さらにその積上げ構造の大半が金属シリサイド膜で構成されたために、半導体と金属シリサイド膜間の接触抵抗の増大や直列抵抗の増大の問題を回避することができた。
【００５４】
図１２および図１３は、本実施の形態に基づいて製造された半導体装置、すなわち相補型ＩＧＦＥＴの概略平面図であり、各部を示す数字は図１１と一致している。図１２の左半分はｎ型ＩＧＦＥＴ（Ｔｎ）を示し、右半分はｐ型ＩＧＦＥＴ（Ｔｐ）を示している。
【００５５】
ｎ型ＩＧＦＥＴ（Ｔｎ）およびｐ型ＩＧＦＥＴ（Ｔｐ）に共通のゲート電極５は、電極（３０〜３４）と同層の接続電極３５を介して配線３６に接続される。ｎ型拡散層１５およびｐ型拡散層１６は、入力端子電極３４を介して配線３６に接続される。出力端子電極３１、３２は、配線３７を介して互いに接続される。接地電位電極３０の上部には配線３８が形成され、電源供給端子電極３３の上部には配線３９が形成される。
【００５６】
図１は、本実施の形態の相補型ＩＧＦＥＴに基づき製造された半導体装置の回路構成を説明する回路図である。図において、Ｔ1NとＴ1Pは一対の相補型ＩＧＦＥＴにおけるｎ型ＩＧＦＥＴ（Ｔｎ）およびｐ型ＩＧＦＥＴ（Ｔｐ）を示し、本実施の形態では単結晶シリコン薄膜３内に形成されている。Ｔ2NとＴ2PはＴ1NとＴ1Pの各々のｎ型ドレイン拡散層７、ｐ型ドレイン拡散層９をゲート電極、ｎ型拡散層１５とｐ型拡散層１６を各々ドレイン拡散層とするＩＧＦＥＴであり、Ｔ2NとＴ2Pのソース領域はＴ1NとＴ1Pにおけるチャネル直下の埋込みシリコン膜１２である。
【００５７】
前記チャネル直下の埋込みシリコン膜１２における電荷量は、ダブルゲート構造ＳＯＩＩＧＦＥＴと同様にＴ1NとＴ1Pのチャネルを制御する。Ｒ1とＲ2はＴ2N、Ｔ2Pにおけるソース・ドレイン間の表面チャネル以外を流れる漏洩電流成分を表す抵抗成分であり、真性半導体基板領域における拡散電流、パンチスルー電流、および多結晶Ｓｉ膜欠陥起因の漏洩電流成分等を表している。
【００５８】
図１の回路構成においては、入力端子が接地電位から正の高電位に切り替わった場合、Ｔ1Nが導通状態となり、出力端子電位は高電位から接地電位に変換される。この状態で出力端子電位がまだ高電位に保持された初期状況において、出力端子電位はＴ2NとＣ1を介してＴ1Nの基板電位を制御し、Ｔ1Nをより大電流動作化するように、すなわち出力電位の高電位から接地電位への変換をより高速に実現するように作用する。
【００５９】
入力端子に正の高電位が印加された状態でＴ1Pは遮断状態となるが入力端子が高電位である限りＴ1Pの基板電位はＣ2を介して高電位に保持されるため、このＴ1Pの遮断状態をより強めるように作用し、出力端子電位の高電位から接地電位への変換をより高速に実現するように作用する。入力端子が正の高電位から接地電位に切り替わった場合は上記説明と全く逆の作用が相補型ＩＧＦＥＴに生じる。すなわち、Ｔ2NとＴ2PはＴ1NとＴ1Pによるインバータ動作速度をより高速化するように作用する。
【００６０】
ＩＧＦＥＴ単体に着目した場合、Ｔ2NまたはＴ2PはＴ1NまたはＴ1Pの基板電位を導通状態ではより大電流化になるようにしきい値電圧を低下させ、遮断状態ではより遮断状態を加速するようにしきい値電圧が増大するように作用する効果がある。図１で示される回路構成ではＴ1NまたはＴ1Pのドレイン領域下部を介してＴ1NまたはＴ1Pの基板電位が制御される。
【００６１】
一般にＩＧＦＥＴにおいては、チャネル長に対してチャネル幅を大きく設計するが、この様なレイアウト構成においてはＴ2NまたはＴ2Pによるチャネル抵抗は低減され、より有効にインバータ動作速度の高速化が達成できる。インバータ動作速度の高速化は公知のダブルゲート構造ＳＯＩＩＧＦＥＴにおいても期待できるが、この場合ゲート線幅の微細化に従い、チャネル長方向に延在された上部ゲート電極との接続部から見た埋込みゲート電極の抵抗も増大化するため、インバータ動作速度の高速化効果は微細化と共に阻害される結果となる。すなわち、半導体装置の微細化の観点において本実施の形態に基づくインバータの相対的高速化効果は、ダブルゲート構造よりも優位になるという効果も有する。
【００６２】
図１４は、上記動作機構を図１における代表的なノードでの波形遷移を示す図であり、入力（ＩＮ）波形、出力（ＯＵＴ）波形、およびＴ1N、Ｔ1P基板端子電位の相関関係を示している。ＩＮノードが０レベル（Ｖｓｓ）から１レベル（Ｖｃｃ）に切り替わることによりＯＵＴノードはＴ1NがＯＦＦ状態からＯＮ状態に、Ｔ1PがＯＮ状態からＯＦＦ状態に切り替わることにより１レベルから０レベルに遷移し始めるがＯＵＴノードが１レベル、および１レベルに近い状態ではＴ2PがＯＦＦ、Ｔ2NがＯＮとなり、容量素子Ｃ1とＣ2を１レベルに上昇させる。これによりＴ1Nはより大電流化でより速くＯＮ状態に、Ｔ1Pはより漏洩電流を低減するごとくより速くＯＦＦ状態へと作用される。
【００６３】
ＩＮノードが１レベルに保たれた状態においては、抵抗成分Ｒ1、Ｒ2を介した時定数で１レベルがＴ1N、Ｔ1P基板端子電位に伝達されるので１レベルが保持される。ＩＮノードが１レベルから０レベルに切り替わった段階でＯＵＴノードはＴ1NがＯＮ状態からＯＦＦ状態に、Ｔ1PがＯＦＦ状態からＯＮ状態に切り替わることにより、０レベルから１レベルに遷移し始めるが、ＯＵＴノードが０レベル、および０レベルに近い状態ではＴ2PがＯＮ、Ｔ2NがＯＦＦとなり、容量素子Ｃ1とＣ2を０レベルに接近させる。これにより、Ｔ1Nはより漏洩電流を低減するごとくより速くＯＦＦ状態に、Ｔ1Pはより大電流化でより速くＯＮ状態になるごとく作用される。ＩＮノードが０レベルに保たれた状態においては抵抗成分Ｒ1、Ｒ2を介した時定数で０レベルがＴ1N、Ｔ1Pの基板端子電位に伝達されるので０レベルが保持される。
【００６４】
本実施の形態に基づく半導体装置においては、前記図２で示した従来公知のダブルゲート構造のように埋込みゲート電極１０２を構成する高濃度不純物領域の導入に関する諸問題が本質的に解消されている。従って、チャネルが形成される単結晶シリコン膜３への意図しない高濃度不純物導入の問題や埋込みゲート絶縁膜の劣化の問題も生じない。本実施の形態に基づく半導体装置においては、従来公知のＳＯＩ基板を用いて製造したインバータに比べてスイッチング速度で約１．５倍の高速動作を示すことが確認された。
【００６５】
（実施の形態２）
図１５は、実施の形態２による半導体装置の回路図である。本実施の形態における半導体装置の製造において、前記実施の形態１におけるｎ型拡散層１５とｐ型拡散層１６を埋込みシリコン膜１２内に形成することなく、配線金属と埋込みシリコン膜１２とによりショットキ接合を介して入力端子と埋込みシリコン膜１２とを接続した。その他の製造工程は、前記実施の形態１に基づいて実施した。
【００６６】
図１５において、Ｔ2NとＴ2Pとして示したＩＧＦＥＴのそれぞれのドレイン接合は、ショットキ接合で構成されている。Ｒ1、Ｒ2はＴ2NおよびＴ2Pのドレイン接合からソース領域までの埋込みシリコン膜１２内部を経由するそれぞれの抵抗成分に対応する。図１５で示される回路構成においても、Ｔ1NとＴ1Pの基板電位はＴ2NおよびＴ2Pを介した伝導成分と内部抵抗Ｒ1、Ｒ2を経由した伝導成分によりそれぞれの埋込み容量Ｃ1、Ｃ2を介してインバータを構成するそれぞれのＩＧＦＥＴの基板電位は、ゲート電極５に印加する電位により制御され、導通状態ではより大電流に、遮断状態ではより漏洩電流を低減するように作用する。
【００６７】
また、インバータの出力電位がＴ1Nの導通により接地電位に接近し、Ｔ2Nが遮断されてもゲート電位がＴ1Nを導通状態に保つように高電位の状態にあれば、Ｔ1NとＴ1Pの基板電位はＲ1、Ｒ2を介して高電位状態を維持し、出力電位をより速やかに接地電位に接近させるように作用する。
【００６８】
この状態でＴ2Pは遮断状態であり、より漏洩電流を低減するように作用する。すなわち、本実施の形態に基づく半導体装置においては、インバータ動作がより高速に実施されるという効果が生じる。図１５におけるショットキ接合を金属と半導体間がオーミック接合となるように埋込みシリコン膜１２に所望量の不純物を導入した半導体装置も製造したが、同様にインバータ動作の高速化が確認された。従って、ショットキ接合はオーミック接合で置き換えられても何ら問題はない。
【００６９】
（実施の形態３）
図１６〜図１９は、実施の形態３による半導体装置の製造工程の途中を示す断面図、図２０は、完成後の断面図である。本実施の形態では前記実施の形態１における単結晶シリコン基板４０として、その主表面にエピタキシャル法によりＳｉとＧｅ（ゲルマニウム）の混晶層４２を成長させた。混晶層４２は、一例としてＧｅの組成比を０〜４０％まで増加させて成長させた膜厚３μｍの領域と、Ｇｅの組成比を４０％（一定）にした膜厚２μｍの領域とで構成した。この混晶層４２は、歪緩和層とも称される。
【００７０】
前記歪緩和層４２の形成に続いて膜厚１０ｎｍのシリコン歪層４３を成長させた。シリコン歪層４３における格子歪量は約１．６％であることをラマン分光法による単結晶シリコン格子間隔からのずれとして確認した。なお、上記エピタキシャル成長に先立ち、エピタキシャル成長後の基板の反りが補償され、平坦となるように単結晶シリコン基板４０の裏面に窒化シリコン膜(図示せず)を堆積しておいた。
【００７１】
この状態より、前記実施の形態１と同様、積層構造の薄い埋込みゲート絶縁膜１０の形成、その表面へのＳｉ2Ｈ6の化学気相反応による膜厚２０ｎｍの非晶質シリコン膜１２ａの堆積、表面平坦化および公知の超薄膜ＳＯＩ基板の製造法に基づく水素のイオン注入を実施した。このイオン注入の結果、シリコン歪層４３の表面からおよそ４０ｎｍの深さに結晶欠陥層４１が形成された。さらに前記実施の形態１と同様、酸化シリコン膜２ａが形成された支持基板１を別途準備した(図１６)。
【００７２】
次に、図１６に示す工程の後、前記実施の形態１と同様、二枚の基板を貼合せ、結晶欠陥層４１での剥離を利用してシリコン歪層４３上部の歪緩和層４２内で剥離させた。接着強度を強化するための熱処理は、シリコン歪層４３での歪緩和を最小限にする目的で９００℃で実施した。この状態より剥離面を砥粒を含まない表面研磨法により鏡面研磨して薄い歪緩和層４２と、１０ｎｍ厚の単結晶シリコン歪層４３、薄い埋込みゲート絶縁膜１０、埋込みシリコン膜１２、厚い埋込み酸化膜２が支持基板１上に順に形成されたＳＯＩ基板を製造した。なお、貼り合せ前に単結晶シリコン基板４０の裏面に形成しておいた窒化シリコン膜は、接着強度強化の熱処理後、除去した(図１７)。
【００７３】
次に、図１７に示す工程の後、前記実施の形態１の製造方法に準じてシリコン歪層４３を有する多層構造のＳＯＩ基板に活性領域を画定する埋込み酸化膜２に達する深さの素子分離溝１１を形成し、所望領域における単結晶シリコン歪層４３の選択的除去によって溝１３を形成した後、ゲート絶縁膜４を形成した。ゲート絶縁膜４を形成する前の状態において、歪緩和層４２の膜厚は表面洗浄処理等により完全に除去され、１０ｎｍ厚の単結晶シリコン歪層４３のみが残った(図１８)。
【００７４】
次に、図１８に示す工程の後、ゲート電極５を形成したが、本実施の形態においては、膜厚２０ｎｍでＧｅが３０％添加され、Ｂも高濃度に添加された多結晶ＳｉＧｅ膜と４０ｎｍ厚の多結晶シリコン膜をＣＶＤ法により積層で堆積し、４０ｎｍ膜厚の窒化シリコン膜１４（ゲート保護膜）と共にゲート長３０ｎｍとなるように加工した。ゲート絶縁膜４直上のゲート電極材料として、ｐ型不純物を高濃度に添加した多結晶ＳｉＧｅ膜を用いた理由は、ゲート電極材料の仕事関数により、ｎチャネル完全空乏型ＳＯＩＩＧＦＥＴにおけるしきい値電圧をほぼ０Ｖ近傍に設定できるためである。
【００７５】
続いて、ゲート電極５および窒化シリコン膜１４を注入阻止マスクとするＡｓのイオン注入とその活性化熱処理によって、ｎ型ソース拡散層６およびｎ型ドレイン拡散層７を形成した後、前記実施の形態１と同様にして、ｎ型拡散層１５、酸化シリコン膜１７、サイドウォールスペーサ１７ｃ、ｎ型積上げソース拡散層２６、ｎ型積上げドレイン拡散層２７を形成した（図１９）。ｎ型積上げソース拡散層２６およびｎ型積上げドレイン拡散層２７は、エピタキシャル成長法の他、例えばＰ（リン）を高濃度に添加した非晶質または多結晶シリコン膜をＣＶＤ法で堆積することによって形成してもよい。
【００７６】
次に、図１９に示す工程の後、前記実施の形態１の製造方法に準じて窒化シリコン膜１４を選択的に除去し、ゲート電極５、ｎ型拡散層１５、ｎ型積上げソース拡散層２６およびｎ型積上げドレイン拡散層２７のシリサイド化処理を行った。続いて、層間絶縁膜２１の堆積、接続孔２２の形成、接地電位電極３０、出力端子電極３１および入力端子電極３４の形成の後、配線形成工程を経て半導体装置を製造した(図２０)。
【００７７】
図２１は、本実施の形態の半導体装置の回路構成を説明する回路図、図２２および図２３は、この半導体装置の概略平面図である。図２１と図２０の比較において、Ｔ11は、図２０における単結晶シリコン歪層４３に形成されたｎチャネル完全空乏型ＳＯＩＩＧＦＥＴであり、Ｔ21およびＴ22は、ｎ型ソース拡散層７、ｎ型ドレイン拡散層８をゲート電極とし、それぞれのｎ型拡散層１５をドレインとする補助トランジスタである。ソースはＴ11の基板端子直下で埋込みゲート絶縁膜１０を介した埋込みシリコン膜１２に対応する。Ｃ1は埋込みゲート絶縁膜１０による容量成分である。図２０における入力端子電極３４は、配線４５、４６によりゲート電極５と接続されている。
【００７８】
図２１で示される回路は一般にトランスファゲートと称され、ＩＮ端子への制御信号に応じてソース、ドレイン何れからかの信号をドレイン、ソース側へ転送制御する論理回路である。すなわち、図２１の回路は電極（３０、３１）間で両方向動作が求められ、ソースとドレインの役割は転送信号に応じて入れ替わることが要求される。また、転送信号の入出力高さに減衰が生じないことも要求される。このため、従来のトランスファゲートにおいてはｎ型ＩＧＦＥＴとｐ型ＩＧＦＥＴを並列接続し、それぞれのＩＮ端子へは互いに反対信号となる信号を入力するように構成されていた。すなわち、トランスファゲートは２個のＩＧＦＥＴで構成されていた。
【００７９】
本実施の形態に基づく半導体装置においては、Ｂが高濃度に添加された多結晶ＳｉＧｅ膜による３０ｎｍ長のゲート電極５により、しきい値電圧がほぼ０Ｖに設定され、かつ補助型トランジスタによる駆動電流増大化と漏洩電流低減効果により、一つのトランジスタで構成されるにも拘わらず出力低下を招くことなく、かつ転送応答時間も従来相補型ＩＧＦＥＴ構成よりもほぼ２倍の高速動作が確認できた。
【００８０】
本実施の形態に基づく半導体装置は、一つの主トランジスタＴ11と二個の接続孔により単位論理回路が構成されるため、従来の補助型トランジスタに基づく場合に比べて占有面積の大幅な低減も併せて実現された。
【００８１】
本実施の形態に基づく半導体装置の高速動作達成の第一の理由は、補助トランジスタに基づく基板電位制御であり、第二の理由は、主トランジスタＴ11が（１００）面に平行な方向に約１．６％の格子歪量を有する単結晶シリコン薄膜３に構成された事実に基づく。結晶格子歪の導入によりＳｉ単結晶の伝導帯、荷電子帯および伝導帯の縮退が解け、軽い正孔有効質量成分が伝導の主体となること、およびエネルギーの谷同士の散乱が抑制されることなどの効果により、電子および正孔の何れもが移動度の向上となって現れた結果と思われる。
【００８２】
主トランジスタＴ11が構成されるＳｉ単結晶での格子歪導入量は、ＳｉＧｅからなる混晶層４２におけるＧｅ含有率により制御されるが、本実施の形態に基づく半導体装置の製造において、混晶層４２のＧｅ含有量を変化させ、単結晶シリコン薄膜３の格子歪量を２％以上から０．０１％以下に制御した基板を用いて別途製造したが、格子歪量の増大と共にＴ11の電流駆動能力は格子歪量が０．０１％程度から増大する傾向が見られるが、格子歪量は２％程度であり、その傾向は完全に飽和した。逆に、格子歪量の増大に伴って単結晶シリコン薄膜３内に発生する結晶欠陥量も急激に増大する。
【００８３】
上記の結果より、単結晶シリコン薄膜３の格子歪量は、０．０１％以上、２％以下であることが望ましい。なお、本実施の形態において、単結晶シリコン薄膜３への格子歪導入構成において、埋込み酸化膜２および支持基板１との応力不整合を緩和し、格子歪が導入された単結晶シリコン薄膜３への結晶欠陥の発生を防止する目的で、埋込みシリコン膜１２にＧｅを混在させた構造に関しても試作検討し、結晶欠陥が観測されない完全結晶の単結晶シリコン薄膜３を得る事が確認され、埋込みシリコン膜１２にＳｉＧｅ混晶層を用いても有効であることが確認された。
【００８４】
ここにおいて、埋込みシリコン膜１２が埋込みゲート絶縁膜１０と接する領域においてはＳｉ層とする積層構造を採用し、埋込みゲート絶縁膜１０との界面の安定性を確保する手法を用いてもよい。本実施の形態においては、二個の補助トランジスタで構成される例を示したが、適用回路がトランスファゲートではない場合には、補助トランジスタは１個の構成でよく、この場合は、占有面積をさらに低減することが可能となる。
【００８５】
（実施の形態４）
図２４は、本発明の第４の実施の形態による半導体装置の完成断面図である。本実施の形態では、前記実施の形態１のｐ型ＩＧＦＥＴ（Ｔｐ）のみを製造した。すなわち、ソース、ドレイン拡散層への不純物導入は、高濃度Ｂに依った。前記実施の形態１との主な違いは、単結晶シリコン薄膜３内に形成されるｐ型ＩＧＦＥＴのソース、ドレイン拡散層の向きを通常の＜１１０＞方向ではなく、＜１００＞方向となるように配置したこと、および主トランジスタであるｐ型ＩＧＦＥＴ（Ｔｐ）のチャネル領域下部の埋込みゲート絶縁膜１０を介した埋込みシリコン層１２部分にしきい値電圧調整用の不純物領域４４を導入したことである。
【００８６】
不純物の導入は、イオン注入法により単結晶シリコン薄膜３と埋込みゲート絶縁膜１０とを貫通するように行なった。注入種はｐ型ＩＧＦＥＴ（Ｔｐ）におけるしきい値電圧を正方向に変更して駆動電流と漏洩電流を増やすためにはＢやＩｎ（インジウム）を、また、しきい値電圧を負方向に変更して駆動電流と漏洩電流を低下させるためにはＡｓ、ＰまたはＳｂ(アンチモン)などを用いればよい。注入量は、１×１０14／ｃｍ2以下でよく、従って貫通領域の単結晶シリコン薄膜３および埋込みゲート絶縁膜１０での注入損傷は実効的に無視できる程度に抑えることができた。
【００８７】
注入領域の制御はゲート絶縁膜４の形成前に注入阻止マスクを確定して実施した。これは、この段階で注入阻止マスクを用いることなく全面注入し、ゲート電極形成後、前記ゲート電極５を注入阻止マスクとした反対導電型イオンの注入により所望領域以外の注入不純物を補償させ、実効的にゲート電極５と自己整合の関係で埋込みシリコン膜１２に不純物領域４４を残置してもよい。しきい値電圧は、単結晶シリコン薄膜３内の不純物量、ゲート電極５の仕事関数、上記不純物領域４４内の不純物量およびゲート絶縁膜４、埋込みゲート絶縁膜１０の各膜厚により決定される。
【００８８】
本実施の形態によるＩＧＦＥＴでは、単結晶シリコン薄膜３は１０ｎｍと極薄であり、かつ内部の不純物量は無視できるほど低濃度で完全空乏状態にあり、ゲート絶縁膜４、埋込みゲート絶縁膜１０の各膜厚もシリコン酸化膜換算膜厚で２ｎｍ程度と極薄であるため、ゲート電極５の仕事関数と不純物領域４４内の不純物総量とその分布状態とでほぼ決定される。
【００８９】
本実施の形態によるＩＧＦＥＴでは、ゲート電極５の材料として金属シリサイド膜を用いることにより、しきい値電圧をほぼ０Ｖになるように設定し、所望の回路構成に従って同一半導体基板の各構成ＩＧＦＥＴごとに所望の不純物を所望量だけ選択的に導入した不純物領域４４を形成した。本実施の形態においては、ゲート電極５と接続され、かつ埋込みシリコン膜１２と接続されるｐ型拡散層１６は、占有面積低減の観点から一箇所とした。本実施の形態に基づいて製造されたｐ型ＩＧＦＥＴ（Ｔｐ）においては、完全空乏型ＳＯＩＩＧＦＥＴであるにも拘わらず、所望の回路構成に従って、しきい値電圧を同一ゲート材料で構成された隣接ＩＧＦＥＴ間においても、互いに独立な任意値に設定することができ、かつｐ型ドレイン拡散層９をゲート、ｐ型拡散層１６をドレインとする補助トランジスタの働きにより、ゲート入力電位を有効に主トランジスタの基板電位制御に作用させ、大駆動電流化と低漏洩電流化を達成できる初のＩＧＦＥＴであることが確認された。
【００９０】
さらに、本実施の形態に基づくｐ型ＩＧＦＥＴにおいては、ソース・ドレイン方向が＜１００＞方向に配置された効果により、正孔移動度の向上効果も併せて発揮され、前記実施の形態１に基づくソース・ドレイン方向が＜１１０＞方向に配置されたｐ型ＩＧＦＥＴと比較しても、約１０％の駆動電流向上をしきい値電圧の変動および漏洩電流の増大なしに達成できた。
【００９１】
本実施の形態に基づくＩＧＦＥＴは、完全空乏型の動作機構に基づき、チャネル領域を構成する単結晶シリコン薄膜３にはパンチスルー抑制の不純物導入が不要である。このため、通常基板に製造される超微細ＩＧＦＥＴで問題となるパンチスルー抑止不純物量の増大によるドレイン−基板間の直接トンネル電流による漏洩電流増加の問題、および導入不純物量の増大に伴い増大される導入不純物量の相対的揺らぎ量増大によるしきい値電圧のばらつきの増大などの基本的致命的欠点が解消される。従って、良品歩留まりの飛躍的向上も併せて達成できる。上記の完全空乏型動作機構を維持するためにはＳＯＩ構造において、ゲート長に比べて十分に薄く、かつ真性半導体に近い単結晶シリコン薄膜３に超微細ＩＧＦＥＴを製造することが条件である。電源電圧が１Ｖ以下の場合、単結晶シリコン薄膜３の膜厚はゲート長の１／３以下、望ましくは１／５以下であることが完全空乏化のためには好ましい。
【００９２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００９３】
本発明は、高集積、高性能な完全空乏型ＳＯＩＩＧＦＥＴを有する半導体装置に適用して好適な技術である。
【図面の簡単な説明】
【００９４】
【図１】本発明の一実施の形態である半導体装置の等価回路図である。
【図２】従来のＳＯＩＩＧＦＥＴの構造を示す半導体基板の要部断面図である。
【図３】本発明の一実施の形態である半導体装置の製造方法を示す半導体基板の要部断面図である。
【図４】図３に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図５】図４に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図６】図５に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図７】図６に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図８】図７に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図９】図８に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図１０】図９に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図１１】本発明の一実施の形態である半導体装置を示す半導体基板の要部断面図である。
【図１２】本発明の一実施の形態である半導体装置を示す半導体基板の概略平面図である。
【図１３】本発明の一実施の形態である半導体装置を示す半導体基板の概略平面図である。
【図１４】本発明の一実施の形態である半導体装置の動作機構を従来技術と比較して示す波形図である。
【図１５】本発明の他の実施の形態である半導体装置の回路図である。
【図１６】本発明の他の実施の形態である半導体装置の製造方法を示す半導体基板の要部断面図である。
【図１７】図１６に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図１８】図１７に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図１９】図１８に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図２０】本発明の他の実施の形態である半導体装置を示す半導体基板の要部断面図である。
【図２１】本発明の他の実施の形態である半導体装置の回路図である。
【図２２】本発明の他の実施の形態である半導体装置を示す半導体基板の概略平面図である。
【図２３】本発明の他の実施の形態である半導体装置を示す半導体基板の概略平面図である。
【図２４】本発明の他の実施の形態である半導体装置を示す半導体基板の要部断面図である。
【符号の説明】
【００９５】
１  支持基板
２ａ  酸化シリコン膜
２  埋込み酸化膜
３  単結晶シリコン薄膜
４  ゲート絶縁膜
５  ゲート電極
６  ｎ型ソース拡散層
７  ｎ型ドレイン拡散層
８  ｐ型ソース拡散層
９  ｐ型ドレイン拡散層
１０  埋込みゲート絶縁膜
１１  素子分離溝
１２ａ  非晶質シリコン膜
１２  埋込みシリコン膜
１３  溝
１４  窒化シリコン膜
１５  ｎ型拡散層
１６  ｐ型拡散層
１７  酸化シリコン膜
１７ｃ  サイドウォールスペーサ
２１  層間絶縁膜
２２  接続孔
２６  ｎ型積上げソース拡散層
２７  ｎ型積上げドレイン拡散層
２８  ｐ型積上げソース拡散層
２９  ｐ型積上げドレイン拡散層
３０  接地電位電極
３１、３２  出力端子電極
３３  電源供給端子電極
３４  入力端子電極
３５  接続電極
３６〜３９  配線
４０  単結晶シリコン基板
４１  結晶欠陥層
４２  混晶層（歪緩和層）
４３  シリコン歪層
４４  不純物領域
４５、４６  配線
１００  支持基板
１０１  埋込み酸化膜
１０２  埋込みゲート電極
１０３  埋込みゲート絶縁膜
１０４  ゲート絶縁膜
１０５  ゲート電極
１０６  ソース拡散層
１０７  ドレイン拡散層
１０８  素子分離溝
１１０  単結晶シリコン膜
Ｔｎ  ｎ型ＩＧＦＥＴ
Ｔｐ  ｐ型ＩＧＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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