(57)【要約】【課題】実装面サイズを増加させることによって多ピン化を容易に実現する。【解決手段】半導体装置は、第１領域０２及び第２領域０４を有する半導体基板１２と、第１領域に配置されている、複数の第１サブ外部端子３２ａａと、接地されるべき端子及び電源に接続されるべき端子からなる複数の第２サブ外部端子３２ａｂと、第２領域に配置されている複数の第２外部端子３２ｂと、第１領域に設けられていて、複数の第１サブ外部端子と複数の回路素子接続用パッドとを電気的に接続する第１サブ配線構造３０ａと、複数の第２サブ外部端子と前記複数の回路素子接続用パッドとを電気的に接続する第２サブ配線構造３０ｂと、第１領域から第２領域上に渡って設けられていて、複数の第２外部端子と複数の回路素子接続用パッドとを電気的に接続する、複数の第２配線構造３１とを具えている。【選択図】      図１
2005032782.tif 000002
【特許請求の範囲】
【請求項１】
回路素子が形成されていて、該回路素子が接続されている複数の回路素子接続用パッドが設けられている第１領域、及び該第１領域の周辺を囲む第２領域を有する半導体基板と、
前記第１領域に配置されていて、接地されるべき端子及び電源に接続されるべき端子からなる複数の第１サブ外部端子、及び前記第１領域に配置されている複数の第２サブ外部端子を含む第１外部端子と、
前記第２領域に配置されている複数の第２外部端子と、
前記第１領域に設けられていて、前記複数の第１サブ外部端子と前記複数の回路素子接続用パッドとを電気的に接続する第１サブ配線構造、及び前記第１領域に設けられていて、前記複数の第２サブ外部端子と前記複数の回路素子接続用パッドとを電気的に接続する第２サブ配線構造を含む第１配線構造と、
前記第１領域から前記第２領域に渡って設けられていて、前記複数の第２外部端子と前記複数の回路素子接続用パッドとを電気的に接続する、複数の第２配線構造と
を具えていることを特徴とする半導体装置。
【請求項２】
前記第１サブ配線構造は、延在方向に対して垂直方向に切断した切断面の面積が、前記第１配線構造及び第２配線構造それぞれの延在方向に対して垂直方向に切断した切断面の面積よりも大きな面積とされていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
回路素子が形成されていて、該回路素子が接続されている複数の回路素子接続用パッドが設けられている第１領域、及び該第１領域の周辺を囲む第２領域を有する半導体基板と、
前記第２領域に設けられている金属層と、
前記回路素子接続用パッドの一部分及び前記金属層の一部分を露出させて設けられている絶縁膜と、
前記絶縁膜上の前記第１領域に設けられていて、前記複数の回路素子接続用パッドと電気的に接続される、複数の第１配線構造と、
前記絶縁膜上の前記第１領域から前記第２領域に渡って設けられていて、前記複数の回路素子接続用パッドと電気的に接続される、複数の第２配線構造と、
前記第２領域の前記絶縁膜上で、露出している前記金属層と電気的に接続される、複数の第３配線構造と、
前記第１配線構造の一部分を露出し、かつ前記第２領域で、前記第２配線構造及び前記第３配線構造の一部分を露出して設けられている封止部と、
前記第１領域に配置されていて、前記第１配線構造と接続される複数の第１外部端子と、
前記第２領域上に配置されていて、前記第２配線構造及び前記第３配線構造のいずれか又は両方と接続される複数の第２外部端子と
を具えていることを特徴とする半導体装置。
【請求項４】
前記第３配線構造は、延在方向に対して垂直方向に切断した切断面の面積が、前記第１配線構造及び第２配線構造それぞれの延在方向に対して垂直方向に切断した切断面の面積よりも大きな面積とされていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
回路素子が形成されていて、該回路素子が接続されている複数の回路素子接続用パッドが設けられている第１領域、及び該第１領域の周辺を囲む第２領域を有する半導体基板と、
前記第２領域に設けられている金属層と、
前記回路素子接続用パッドの一部分及び前記金属層の一部分を露出させて設けられている絶縁膜と、
前記第１領域の前記絶縁膜上に設けられていて、前記複数の回路素子接続用パッドと電気的に接続される、第１サブ配線構造、及び前記第１領域の前記絶縁膜上に設けられていて、前記複数の回路素子接続用パッドと電気的に接続される、第２サブ配線構造を含む第１配線構造と、
前記第１領域から前記第２領域の絶縁膜上に渡って設けられていて、前記回路素子接続用パッドと電気的に接続される、複数の第２配線構造と、
前記第２領域の前記絶縁膜上で、露出している前記金属層と電気的に接続される、複数の第３配線構造と、
前記第１サブ配線構造及び前記第２サブ配線構造の一部分を露出し、かつ前記第２領域で、前記第２配線構造及び前記第３配線構造の一部分を露出して設けられている封止部と、
前記第１領域上に配置されていて、電源に接続されるべき端子からなる複数の第１サブ外部端子、及び前記第１領域に配置されている複数の第２サブ外部端子を含む第１外部端子と、
前記第２領域に配置されていて、前記第２配線構造及び前記第３配線構造のいずれか又は両方に接続されている複数の第２外部端子と
を具えていることを特徴とする半導体装置。
【請求項６】
請求項５に記載の半導体装置において、前記第３配線構造及び前記第１サブ配線構造は、延在方向に対して垂直方向に切断した切断面の面積が、前記第１配線構造及び第２配線構造それぞれの延在方向に対して垂直方向に切断した切断面の面積よりも大きな面積とされていることを特徴とする半導体装置。
【請求項７】
請求項３〜６のいずれか一項に記載の半導体装置において、前記金属層は、第１サブ配線構造、第２サブ配線構造、第１配線構造、第２配線構造及び第３配線構造のいずれかと同一の材料により形成されていることを特徴とする半導体装置。
【請求項８】
請求項１又は２に記載の半導体装置において、
前記複数の第１サブ配線構造及び第２サブ配線構造を含む第１配線構造の各々は、回路素子接続用パッドのいずれかに電気的に接続される第１再配線層と、該第１再配線層と前記複数の第１サブ外部端子及び第２サブ外部端子を含む第１外部端子のいずれかとを電気的に接続する第１ポスト部とを具え、
前記複数の第２配線構造の各々は、前記第１領域から前記第２領域に渡って設けられるとともに前記回路素子接続用パッドのいずれかに電気的に接続される第２再配線層と、前記第２再配線層と前記複数の第２外部端子のいずれかとを電気的に接続する第２ポスト部を具えていることを特徴とする半導体装置。
【請求項９】
請求項３又は４に記載の半導体装置において、
前記複数の第１配線構造の各々は、回路素子接続用パッドのいずれかに電気的に接続される第１再配線層と、該第１再配線層と前記複数の第１外部端子のいずれかとを電気的に接続する第１ポスト部とを具え、
前記複数の第２配線構造の各々は、前記第１領域から前記第２領域に渡って設けられるとともに前記回路素子接続用パッドのいずれかに電気的に接続される第２再配線層と、前記第２領域上に形成される前記第３配線構造と接続される第３再配線層と、前記第２再配線層及び前記第３再配線層のいずれか又は両方と前記複数の第２外部端子のいずれかとを電気的に接続する第２ポスト部と
を具えていることを特徴とする半導体装置。
【請求項１０】
請求項５又は６に記載の半導体装置において、
前記複数の第１サブ配線構造及び第２サブ配線構造を含む第１配線構造の各々は、回路素子接続用パッドのいずれかに電気的に接続される第１再配線層と、該第１再配線層と前記複数の第１サブ外部端子及び第２サブ外部端子を含む第１外部端子のいずれかとを電気的に接続する第１ポスト部とを具え、
前記複数の第２配線構造の各々は、前記第１領域から前記第２領域に渡って形成されるとともに前記回路素子接続用パッドのいずれかに電気的に接続される第２再配線層と、前記第２領域上に形成される前記第３配線構造と接続される第３再配線層と、前記第２再配線層及び前記第３再配線層のいずれか又は両方と前記複数の第２外部端子のいずれかとを電気的に接続する第２ポスト部
を具えていることを特徴とする半導体装置。
【請求項１１】
（ａ）半導体基板に、複数の回路素子形成領域を設定する工程と、
（ｂ）前記回路素子形成領域に、回路素子及び該回路素子に接続される複数の回路素子接続用パッドを形成する工程と、
（ｃ）前記回路素子及び前記複数の回路素子接続用パッドが設けられている第１領域と、該第１領域の周辺を囲む第２領域とを設定する工程と、
（ｄ）、前記回路素子接続用パッドの一部分を露出させる絶縁膜を形成する工程と、
（ｅ）前記第１領域の前記絶縁膜上に、前記複数の回路素子接続用パッドのうちの接地されるべき回路素子接続用パッド及び電源に接続されるべき回路素子接続用パッドに電気的に接続される、複数の第１サブ配線構造を形成する工程と、
（ｆ）前記第１領域の前記絶縁膜上に、前記複数の回路素子接続用パッドに電気的に接続される、複数の第２サブ配線構造を形成する工程と、
（ｇ）前記絶縁膜上に、前記複数の回路素子接続用パッドに電気的に接続される、複数の第２配線構造を、前記第１領域から前記第２領域に渡って形成する工程と、
（ｈ）前記絶縁膜上に、前記第１サブ配線構造、第２サブ配線構造及び前記第２配線構造の一部分を露出させる封止部を、形成する工程と、
（ｉ）前記第１領域に、前記複数の第１サブ配線構造と電気的に接続される複数の第１サブ外部端子及び第２サブ配線構造と電気的に接続される複数の第２サブ外部端子を形成する工程と、
（ｊ）前記第２領域に、前記複数の第２配線構造と電気的に接続される、複数の第２外部端子を形成する工程と、
（ｋ）隣接する回路素子形成領域同士の間のスクライブラインを研削して個片化する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項１２】
（ａ）半導体基板に、複数の回路素子形成領域を設定する工程と、
（ｂ）前記回路素子形成領域に、回路素子及び該回路素子に接続される複数の回路素子接続用パッドを形成する工程と、
（ｃ）前記回路素子及び前記複数の回路素子接続用パッドが設けられている第１領域と、該第１領域の周辺を囲む第２領域とを設定する工程と、
（ｄ）前記第２領域に、金属層を、形成する工程と、
（ｅ）前記回路素子接続用パッドの一部分及び前記金属層の一部分を露出させる絶縁膜を、形成する工程と、
（ｆ）前記絶縁膜上に、前記複数の回路素子接続用パッドに電気的に接続される、複数の第１配線構造を形成する工程と、
（ｇ）前記複数の回路素子接続用パッドに電気的に接続される、複数の第２配線構造を、前記第１領域から前記第２領域に渡って形成する工程と、
（ｈ）前記第２領域の前記絶縁膜上で、露出された前記金属層の一部分と電気的に接続される複数の第３配線構造を、形成する工程と、
（ｉ）前記絶縁膜上に、前記第１配線構造、前記第２配線構造及び前記第３配線構造の一部分を露出させる封止部を、形成する工程と、
（ｊ）前記第１領域に、前記複数の第１配線構造と電気的に接続される、複数の第１外部端子を形成する工程と、
（ｋ）前記第２領域に、前記複数の第２配線構造及び前記複数の第３配線構造のいずれか又は両方と電気的に接続される、複数の第２外部端子を形成する工程と、
（ｌ）隣接する素子形成領域同士の間のスクライブラインを研削して個片化する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項１３】
（ａ）半導体基板に、複数の回路素子形成領域を設定する工程と、
（ｂ）前記回路素子形成領域に、回路素子及び該回路素子に接続される複数の回路素子接続用パッドを形成する工程と、
（ｃ）前記回路素子及び前記複数の回路素子接続用パッドが設けられている第１領域と、該第１領域の周辺を囲む第２領域とを設定する工程と、
（ｄ）前記回路素子接続用パッドの一部分及び前記金属層の一部分を露出させる絶縁膜を、形成する工程と、
（ｅ）前記絶縁膜上に、前記複数の回路素子接続用パッドに電気的に接続される、複数の第１配線構造を形成する工程と、
（ｆ）前記複数の回路素子接続用パッドに電気的に接続される、複数の第２配線構造を、前記第１領域から前記第２領域に渡って形成する工程と、
（ｇ）前記第２領域の前記絶縁膜上で、露出された前記金属層の一部分と電気的に接続される複数の第３配線構造を、形成する工程と、
（ｈ）前記絶縁膜上に、前記第１配線構造、前記第２配線構造及び前記第３配線構造の一部分を露出させる封止部を、形成する工程と、
（ｉ）前記第１領域に、前記複数の第１配線構造と電気的に接続される、複数の第１外部端子を形成する工程と、
（ｊ）前記第２領域に、前記複数の第２配線構造及び前記複数の第３配線構造のいずれか又は両方と電気的に接続される、複数の第２外部端子を形成する工程と、
（ｋ）隣接する素子形成領域同士の間のスクライブラインを研削して個片化する工程と
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ＷＣＳＰ（Ｗａｆｅｒ  Ｌｅｖｅｌ  Ｃｈｉｐ  Ｓｉｚｅ  Ｐａｃｋａｇｅ）構造を有する半導体装置、及びその製造方法に関する。
【０００２】
【従来の技術】
半導体ウェハから切り出された半導体チップと同等のサイズのパッケージは、一般に、ＣＳＰ（Ｃｈｉｐ  Ｓｉｚｅ  Ｐａｃｋａｇｅ）と呼ばれている。また、半導体ウェハに形成されている半導体チップに対して、半導体ウェハ状態のままパッケージングを行った後、得られるＣＳＰはＷＣＳＰと呼ばれている。
【０００３】
下記に示す特許文献１には、ＣＳＰにおいて、ＩＣ回路上に形成されている配線層やメタルポストから発生する歪み、半田から加わる熱や応力により生じるＩＣ回路の特性変化を防止するための構成を具えた半導体装置が開示されている。
【０００４】
この半導体装置は、金属材料からなるパッドに接続され、チップ表面に延在するＣｕを主材料とする配線層を具えている。この配線層の一領域にはメタルポストが形成されている。配線層を含むチップ表面を被覆する絶縁樹脂層が、このメタルポストの表面を露出させて設けられている。
【０００５】
メタルポストは、電極パッド群と、これら電極パッド群に囲まれた領域の外側に位置している。メタルポストには、半田バンプ又はハンダボールが固着されている。半田バンプ又はハンダボールは、チップの周囲に形成されている。
【０００６】
【特許文献１】
特開２０００−２９９４０６号公報（特許請求の範囲及び第１図）
【０００７】
【発明が解決しようとする課題】
半導体装置の実装面に設けられている外部端子の個数、すなわちピン数は、実装面サイズ及び外部端子のピッチ（隣接する２つの端子間の距離）によって決定される。実装面サイズが増加するか、もしくは外部端子のピッチが小さくなるほど、実装面のピン数は多くなる。このように、実装面のピン数を多くすることを多ピン化と称する。
【０００８】
一般に、外部端子のピッチは、半導体装置を使用するユーザ側で指定されるのが一般的である。従って、半導体装置において、実装面サイズをある一定のサイズとしたまま、外部端子のピッチを小さくして多ピン化させ、このように多ピン化された半導体装置をユーザへ提供しても、ユーザ側では提供された半導体装置を使用できないような事態が生じる恐れがある。また、実装面サイズをある一定のサイズとしたまま、外部端子のピッチを小さくしても、多ピン化の際に実現できるピン数は制限されてしまう。
【０００９】
一方、外部端子のピッチをある一定値に固定したまま、多ピン化を実現するためには、実装面サイズを増加させることが考えられる。ここで、ＷＣＳＰ構造を有する半導体装置では、半導体チップの表面のサイズと、実装面のサイズとは等しくなる。従って、ＷＣＳＰ構造を有する半導体装置において、実装面サイズを増加させる場合には、半導体チップの表面サイズを増加させることとなる。
【００１０】
半導体チップは、回路素子を具えている。周知の通り、この回路素子は、設計に応じた任意好適な電気的動作を行わせるために、例えば集積回路として設けられている。半導体チップの表面サイズを増加させるには、この半導体チップに形成されている回路素子の設計を変更することが考えられる。しかし、回路素子の設計を変更すると、半導体チップの製造コストは高くなってしまう。
【００１１】
また、回路素子の設計を変更せずに、半導体チップの表面サイズを増加させる場合には、この半導体チップは、目的とする実装面サイズを有するＷＣＳＰ構造のパッケージングにのみ用いられることとなり、当該半導体チップに対して、前述したＷＣＳＰ構造以外のパッケージング構造を適用することが出来なくなってしまう。また、この場合も、半導体チップの製造コストが高くなるという事態を回避することはできない。
【００１２】
よって、外部端子のピッチをある一定値に固定したまま、実装面サイズを増加させて、多ピン化の実現を図るためには、ＷＣＳＰ以外のパッケージ構造を、半導体チップに対して適用することとなる。すなわち、ＷＣＳＰ構造を有する従来の半導体装置によれば、上述したような問題が生じる結果、多ピン化を実現するのが困難であった。
【００１３】
この発明は、上述した問題点に鑑みなされたものである。従って、この発明の目的は、実装面サイズを増加させることによって多ピン化を容易に実現することのできる、ＷＣＳＰ構造を有する導体装置、及びその製造方法を提供することにある。
【００１４】
加えて、この発明の目的は、このような構造を有する半導体装置の動作をより安定なものとすることを目的として、電源バウンスの原因となる電源系のインダクタンスを低減することができる構成、及び信号の高速伝送に適した構成のいずれか又は両方を具える半導体装置、及びその製造方法を提供することにある。
【００１５】
【課題を解決するための手段】
これらの目的の達成を図るため、この発明の半導体装置は、下記のような構成上の特徴を有している。
【００１６】
半導体装置は、半導体基板を具えている。この半導体基板の回路素子形成領域は第１領域であり、この第１領域には複数の回路素子が作り込まれている。
【００１７】
この回路素子には例えば多層構造の配線を介して複数の回路素子接続用パッドが接続されている。半導体基板は、この第１領域の周辺を囲むように設けられている第２領域を具えている。
【００１８】
半導体基板の第１領域には、接地されるべき端子及び電源に接続されるべき端子からなる複数の複数の第１サブ外部端子が配置されている。さらに、第１領域には、第２サブ外部端子が配置されている。これら第１サブ外部端子及び第２サブ外部端子を総じて第１外部端子とも称する。
【００１９】
半導体基板の第２領域には、複数の第２外部端子が配置されている。
【００２０】
第１サブ配線構造は、第１領域に設けられていて、複数の第１サブ外部端子と複数の回路素子接続用パッドとを電気的に接続している。
【００２１】
第２サブ配線構造は、第１領域に設けられていて、複数の第２サブ外部端子と複数の回路素子接続用パッドとを電気的に接続している。
【００２２】
複数の第２配線構造は、第１領域から第２領域に渡って設けられていて、複数の第２外部端子と複数の回路素子接続用パッドとを電気的に接続している。
【００２３】
この発明の半導体装置によれば、第１領域と同等のサイズの実装面に複数の第１外部端子が配置され、かつ第２領域と同等のサイズの実装面に複数の第２外部端子が配置されている。よって、第１領域に加えて、第２領域にも外部端子を設けることができるので、第１領域及び第２領域を実装面として使用できる。
【００２４】
すなわち、多ピン化を行うにあたり、第１領域と同等のサイズの実装面に第１外部端子を複数個配置するだけでは目的とするピン数を達成するのが困難である場合でも、この発明の半導体装置の構成によれば、第２領域に対して第２外部端子を複数個配置することができる。この発明の半導体装置において、第２領域は、実装面サイズが目的とするピン数が達成できるようなサイズとなるように、第１領域に対して設けられている。
【００２５】
以下、第１領域において、回路素子接続用パッドと、電気的に接続される配線構造の配線方式をファンイン方式と称する。このファンイン方式に対して、回路素子接続用パッドと、第１領域から第２領域に渡って、電気的に接続される配線構造の配線方式をファンアウト方式と称する。
【００２６】
従って、この発明の半導体装置によれば、回路素子そのものの設計を変えることなく、この回路素子形成領域である第１領域に加えて、第２領域を設けることによって、実装面サイズを所望のサイズとすることができる。そして、このようなサイズの実装面に対して外部端子を設けることによって、目的とするピン数をピッチを狭めることなく達成することができる。結果として、多ピン化を実現することができる。
【００２７】
また、以上説明したような構成を有するこの発明の半導体装置によれば、実装面サイズを所望のサイズとすることができるため、外部端子のピッチを、当該半導体装置を使用するユーザの要望にあわせたピッチとして、多ピン化を実現することもできる。
【００２８】
さらに、この発明の半導体装置は、上述したような構造を有する半導体装置の動作をより安定なものとすることを目的として、電源バウンスの原因となる電源系のインダクタンスを低減することができる構成を具えるので、外部端子の設計自由度を向上させる効果に加えて、半導体装置の誤作動を効果的に防ぐことができる。
【００２９】
また、この発明の半導体装置は、信号の高速伝送に適した構成を具えるので、外部端子の設計自由度を向上させる効果に加えて、半導体装置の高機能化を図ることができる。
【００３０】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態につき説明する。なお、図面には、この発明が理解できる程度に各構成成分の形状、大きさ及び配置関係が概略的に示されているに過ぎず、これによりこの発明が特に限定されるものではない。また、以下の説明において、特定の材料、条件及び数値条件等を用いることがあるが、これらは好適例の１つに過ぎず、従って、何らこれらに限定されない。また、以下の説明に用いる各図において同様の構成成分については、同一の符号を付して示し、その重複する説明を省略する場合もあることを理解されたい。
【００３１】
［第１の実施の形態］
１．半導体装置の構成
この実施の形態の半導体装置１０の構成例について、図１及び図２を参照して説明する。図１は、半導体装置１０の上方から見た、構成要素の配置関係を説明するための透過的な平面図である。形成されている配線構造の説明を容易にするために、その上面側に実際には形成されている封止部（後述する。）を透過するように示してある。図２は、図１において、Ｉ−Ｉ破線で切断した切り口を示す模式的な断面図である。
【００３２】
半導体装置１０は、予め回路素子形成領域である第１領域０２と、この第１領域０２を囲む第２領域０４とが、一体として形成されている半導体基板（半導体ウェハ）１２を含んでいる。この実施の形態によれば、図１において破線に囲まれている第１領域０２は、図２に示した回路素子１４が形成されている領域である。この回路素子１４は、一般に、ＬＳＩなどの集積回路を有する複数の能動素子によって構成される。
【００３３】
図２に示したように、半導体装置１０は、半導体基板１２において、第１領域０２に形成された回路素子１４の表面１４ａが、第１領域０２における半導体基板１２の表面とされている。この半導体基板１２の第１領域０２以外の領域が第２領域０４となる。
【００３４】
回路素子１４には、一般に、多層の配線構造（図示せず。以下、内部配線とも称する。）が形成されていて、これら複数の能動素子が協働して所定の機能を発揮できるように形成されている。この第１領域０２上には前述の回路素子及び配線構造に接続される複数の電極パッド（以下、回路素子接続用パッドとも称する）１８が設けられている。図１に示す構成によれば、複数の回路素子接続用パッド１８は、隣接する回路素子接続用パッド１８同士のピッチが同一となるように、第１領域０２の内周に沿って設けられている。
【００３５】
半導体装置１０の第１領域０２には複数の第１外部端子３２ａが配置されている。半導体装置１０の第２領域０４には複数の第２外部端子３２ｂが配置されている。
【００３６】
複数の第１外部端子３２ａは、隣接する第１外部端子３２ａ同士のピッチが同一となるように、第１領域０２に設けられている。また、複数の第２外部端子３２ｂも同様に、隣接する第２外部端子３２ｂ同士のピッチが同一となるように、第２領域０４に設けられている。
【００３７】
この第１の実施の形態の構成例によれば、電源に接続されるか又は接地される外部端子を、第１領域０２に集めて形成することを特徴としている。
【００３８】
図１には、回路素子接続用パッド１８の内側に沿って配置されている１２個の第１外部端子３２ａのうち、矩形の各辺に１つずつ、かつ素子形成領域、すなわち第１領域０２の中心に対して対称となるように、電源に接続されるか又は接地される外部端子を配置した例を示してある。電源に接続されるか又は接地される外部端子を第１サブ外部端子３２ａａとして示し、他の電源に接続されないか又は接地されない他の外部端子を第２サブ外部端子３２ａｂとして示してある。
【００３９】
複数の第１外部端子３２ａは、複数の回路素子接続用パッド１８と、いわゆるファンイン方式の複数の第１配線構造３０ａによって、電気的に接続される。
【００４０】
このとき、第１サブ外部端子３２ａａと接続される配線は、好ましくは、配線の延在方向に対して垂直方向に切断した切断面の面積が、他の配線、例えば第２サブ外部端子３２ａｂに接続される配線の延在方向に対して垂直方向に切断した切断面の面積よりも大きな面積となるように、すなわち、配線の幅を太く形成するか、又は厚さを厚く形成するかのいずれか又は両方の構造とするのがよい。このようにより大きな切断面を有する配線の領域は、電極パッドと接続される部分領域を除いた主要な領域とするのがよい。
【００４１】
図１において、第１サブ外部端子３２ａａに接続される配線を第１サブ配線構造３０ａとして示し、第２サブ外部端子３２ａｂに接続される配線を第２サブ配線構造３０ｂとして示してある。
【００４２】
第１サブ配線構造３０ａは、他の配線と比較して、より低い抵抗率を有し、かつ低い透磁率を有する材料により形成するのがよい。
【００４３】
具体的には第１サブ配線構造３０ａは、加工の容易性、導電率等の物性を考慮して、好ましくは銅（Ｃｕ）により形成するのがよい。
【００４４】
複数の第２外部端子３２ｂは、複数の回路素子接続用パッド１８と、ファンアウト方式の複数の第２配線構造３１によって、電気的に接続されている。
【００４５】
なお、この発明の半導体装置において、第１領域０２に形成される第１配線構造３０の総数に第２領域０４に形成される第２配線構造３１の総数を加えて得られる数は、第１領域０２に設けられた回路素子接続用パッド１８の総数と同等か、それよりも少なくするのが好ましい。
【００４６】
図２に示したように、半導体装置１０は、第１領域０２に複数の回路素子接続用パッド１８を具えている。そして、半導体基板１２上には、パッシベーション膜２０が、回路素子接続用パッド１８の一部分を露出させて形成されている。
【００４７】
半導体装置１０には、第１領域０２の外周に沿って、溝部４０が設けられている。図２に示す構成例において、パッシベーション膜２０に設けられている溝部４０は、後述する第２スクライブラインＬ２に相当する（詳細は後述する。）。
【００４８】
パッシベーション膜２０上には、第１再配線層２４ａ及び第２再配線層２４ｂの形成を安定かつ容易にするための絶縁膜２２が形成されている。
【００４９】
絶縁膜２２は、回路素子接続用パッド１８、すなわち図２に示した回路素子接続用パッド１８ａ及び１８ｂの一部分が露出するように設けられている。
【００５０】
絶縁膜２２から露出している回路素子接続用パッド１８には配線が接続されている。
【００５１】
ここで、図２を参照して、これら回路素子接続用パッド１８に接続される第１配線構造３０、及び第２配線構造３１のそれぞれについて説明する。
【００５２】
この実施の形態によれば、第１配線構造３０は、第１外部端子３２ａと電気的に接続される電極ポストとしての第１ポスト部２８ａと、この第１ポスト部２８ａと回路素子接続用パッド１８ｂとを電気的に接続する第１再配線層２４ａとから構成されている。なお、この第１再配線層２４ａの一部分を第１ポスト用パッド２６ａとしてあり、第１ポスト部２８ａをこの第１ポスト用パッド２６ａと電気的に接続してあるのが好ましい。
【００５３】
また、第２配線構造３１は、第２外部端子３２ｂと電気的に接続される電極ポストとしての第２ポスト部２８ｂと、この第２ポスト部２８ｂと回路素子接続用パッド１８ａとを電気的に接続する第２再配線層２４ｂとから構成されている。なお、この第２再配線層２４ｂの一部分を第２ポスト用パッド２６ｂとしてあり、第２ポスト部２８ｂをこの第２ポスト用パッド２６ｂと電気的に接続する構成とするのが好ましい。
【００５４】
図２に示したように、第１再配線層２４ａは、第１領域０２内において、回路素子接続用パッド１８ｂと第１ポスト部２８ａとの間を接続する、ファンイン方式の配線として形成されている。また、図２において、第２再配線層２４ｂは、第１領域０２から第２領域０４に渡って、回路素子接続用パッド１８ａと第２ポスト部２８ｂとの間を接続する、ファンアウト方式の配線として形成されている。
【００５５】
第１ポスト用パッド２６ａと第２ポスト用パッド２６ｂとは、絶縁膜２２上に設けられている。図２に示したように、第１再配線層２４ａの一端側を、絶縁膜２２を貫いて、回路素子接続用パッド１８ｂの頂面と電気的に接続させてある。一方、この一端側から当該第１再配線層２４ａを絶縁膜２２上に延在させて形成し、かつ当該第１再配線層２４ａの他端側を第１ポスト用パッド２６ａとしてある。また、第２再配線層２４ｂは、第１再配線層２４ａと同様に、その一端側を他の回路素子接続用パッド１８ａと電気的に接続させるとともに、その他端側を第２ポスト用パッド２６ｂとしてある。
【００５６】
ここで、第１ポスト用パッド２６ａは、好ましくは、第１外部端子３２ａの配置位置に対応して絶縁膜２２上に配置されている。
【００５７】
第２ポスト用パッド２６ｂは、第１ポスト用パッド２６ａと同様に、第２外部端子３２ｂの配置位置に対応して絶縁膜２２上に配置されているのが好ましい。
【００５８】
図２に示す構成例では、各パッドと外部端子との接続は次のようにして行われている。
【００５９】
第１ポスト用パッド２６ａ上には、これらパッド２６ａと電気的に接続される第１ポスト部２８ａが設けられている。また、図２に示す第２ポスト用パッド２６ｂ上には、同様に、第２ポスト部２８ｂが設けられている。
【００６０】
配線構造、すなわち第１及び第２の再配線層が形成されている絶縁膜２２上には、封止部３４が、第１領域０２に形成された第１ポスト部２８ａ、及び第２領域０４に形成された第２ポスト部２８ｂを埋め込むように設けられている。また、封止部３４からは、第１ポスト部２８ａ及び第２ポスト部２８ｂのそれぞれの頂面が露出している。
【００６１】
そして、第１ポスト部２８ａの、封止部３４から露出した頂面に例えば半田ボールである第１外部端子３２ａが設けられ、第２ポスト部２８ｂの封止部３４から露出した頂面にも同様に半田ボールである第２外部端子３２ｂが設けられている。
【００６２】
従って、この実施の形態の構成例では、第１領域０２の絶縁膜２２上には、第１外部端子３２ａの直下の位置に、第１ポスト用パッド２６ａが設けられており、また、第２領域０４の絶縁膜２２上には、第２外部端子３２ｂの直下の位置に、第２ポスト用パッド２６ｂが設けられている。
【００６３】
なお、この発明の半導体装置は、第１及び第２外部端子３２ａ及び３２ｂの各ピッチは必ずしも同一とする場合に限定されない。
【００６４】
第１及び第２外部端子３２ａ及び３２ｂの各ピッチ、及びこれら第１及び第２外部端子３２ａ及び３２ｂをどのような形態で配列するかは、実施基板側の形態で決定される設計事項である。
【００６５】
半導体基板１２には、第１領域０２と、第２領域０４とが設けられている。そして、この実施の形態の半導体装置１０では、実装面における多ピン化を行うにあたり、第１領域０２に第１外部端子３２ａを複数個配置するだけでは、目的とするピン数を達成するのが困難である場合でも、隣接する外部端子同士のピッチを狭めることなく、第２領域０４に第２外部端子３２ｂを複数個配置することができる。
【００６６】
また、第１領域０２及び第２領域０４の実装面に、複数の第１及び第２外部端子３２ａ及び３２ｂを配置することによって、目的とするピン数を達成することができる。結果として、多ピン化を実現することができる。
【００６７】
この実施の形態の半導体装置１０の構成例によれば、回路素子形成領域である第１領域０２に隣接してこれを囲むように設けられる第２領域０４の表面サイズを所望のサイズとすることにより、実装面サイズを、回路素子１４そのものの設計を変えることなく、変更することができる。
【００６８】
また、この実施の形態の半導体装置１０の構成例によれば、実装面サイズを所望のサイズとすることができるため、第１及び第２外部端子３２ａ及び３２ｂの、それぞれのピッチを、当該半導体装置１０を使用するユーザの要望にあわせたピッチとして、多ピン化を実現することもできる。
【００６９】
この実施の形態の半導体装置１０の構成例によれば、接地されるべき端子及び電源に接続されるべき端子である複数の第１サブ外部端子３２ａａを第１領域０２に集めて設けてある。従って、第１サブ外部端子３２ａａと回路素子接続用パッド１８との間を電気的に接続する配線の長さを短くすることができる。従って、電源に接続されるか又は接地される外部端子に接続される配線の長さをより短くすることができるので、これらの配線に生じる電源系の抵抗成分やインダクタンス成分を低減することができる。
【００７０】
このような構成とすれば、配線の寄生インダクタンスに基因する電源バウンス又はグランドバウンスの発生を防止することができる。結果として、この実施の形態の半導体装置の動作を安定させ、誤動作を防止することができる。
【００７１】
また、電源に接続されるか又は接地される配線、すなわち第１サブ配線構造３０ａを、配線の延在方向に対して垂直方向に切断した切断面の面積が、他の配線の延在方向に対して垂直方向に切断した切断面の面積よりも大きな面積となるように、すなわち、配線の幅を太く形成するか、又は厚さを厚く形成するかのいずれか又は両方の構造とすれば、より効果的に配線の抵抗成分や寄生インダクタンスを低減することができるので、より動作が安定した半導体装置とすることができる。
【００７２】
２．半導体装置の製造方法
次に、図１及び図２を参照して説明したこの実施の形態の半導体装置１０の製造方法について、図３〜図６を参照して説明する。
【００７３】
この発明の半導体装置は、ウェハプロセスにより半導体ウェハにマトリクス状に複数個が形成された半導体装置を含む構造体に対して、個片化が行われる結果得られる。
【００７４】
まず、図３（Ａ）及び（Ｂ）を用いて、この発明の半導体装置１０の製造工程をウェハ１２から切り出して個片化するための個片化工程と関連付けて説明する。
【００７５】
図３（Ａ）は、前述したような個片化が行われていない状態における半導体ウェハ１２の構成を上方から見た概略的な平面図である。図３（Ｂ）は、半導体装置１０となるべき構造体が、半導体ウェハ１２中に占める領域関係を説明するために、図３（Ａ）の一部領域を拡大して示した概略的な部分拡大図である。
【００７６】
図３（Ａ）に示したように、半導体ウェハ１２には、複数のスクライブラインが格子状に形成されている。これらスクライブラインによって区画される領域のそれぞれに、半導体装置１０が形成されている。
【００７７】
次に、この図３（Ａ）において、符号を付与して示した半導体装置１０の周辺を拡大して図３（Ｂ）に示す。図３（Ｂ）において、複数のスクライブラインは、それぞれ符号Ｌ１を付与して示してある。これらスクライブラインＬ１を第１スクライブラインとすると、上述したように、複数の第１スクライブラインＬ１によって区画される領域のそれぞれが、上述した半導体装置１０の領域となる。
【００７８】
図３（Ｂ）に示したように、第２領域０４のサイズは、第１スクライブラインＬ１と、第２スクライブラインＬ２との間の所定の間隔で決定される。この所定の間隔は、実装面サイズと、所望のピン数とを勘案して任意好適に設定することができる。
【００７９】
また、符号Ｌ２を付与した破線で示される第２スクライブラインが、第１スクライブラインのそれぞれに対して設けられている。図３（Ｂ）に示すように、１本の第１スクライブラインＬ１に対し、２本の第２スクライブラインＬ２が、当該第１スクライブラインＬ１の両側に所定の間隔を空けて、当該第１スクライブラインＬ１と平行に設けられている。この所定の間隔についての詳細な説明は後述する。
【００８０】
このように、半導体ウェハ１２に複数個の半導体装置１０が形成された状態であって、かつ個片化を行う前の状態で、第１領域０２の外周の第２スクライブラインＬ２、すなわち図２で説明した溝部４０に沿ってダイシングを行い、第１領域０２のみ、すなわち回路素子形成領域のみを、半導体ウェハ１２から切り出して個片化することもできる。そして、半導体ウェハ１２から切り出された半導体装置１０の第１領域０２に相当するチップを、ＷＣＳＰ以外の他の形態のパッケージに適用することも可能である。
【００８１】
ここで、図３（Ｂ）に、ドットパターンを施して示す半導体装置１０に注目すれば、この半導体装置１０の領域は、４本の第２スクライブラインＬ２によって、第１領域０２と、この第１領域０２以外の領域である第２領域０４とに分けられる。
【００８２】
図３（Ｂ）に示す構成例によれば、第１領域０２は、半導体装置１０において、４本の第２スクライブラインＬ２によって四角形状に区画された中央の領域であって、第２領域０４は、第２スクライブラインＬ２と第１スクライブラインＬ１とで挟まれた領域である。
【００８３】
この発明の半導体装置１０は、第１スクライブラインＬ１に沿って、半導体ウェハ１２から切り出されて個片化されることで得られる。
【００８４】
この実施の形態の半導体装置１０の製造方法を図４から図６を参照して具体的に説明する。
【００８５】
図４（Ａ）及び（Ｂ）、図５並びに図６は、製造工程を説明するために、製造中途の１つの構造体を代表として、図２と同様に切断した切り口を示す概略的な断面図である。
【００８６】
図４（Ａ）に示したように、シリコン（Ｓｉ）基板である半導体ウェハ１２には、第１領域０２と、第２領域０４とが存在している。第１領域０２には、通常のウェハプロセスにより、複数の能動素子等を含む回路素子１４が作り込まれている領域である。
【００８７】
回路素子１４は、一般に、Ａｌ（アルミニウム）を含む合金、Ａｕ（金）を含む合金等から形成される多層の配線構造（図示せず。）により互いに接続されていて、所定の機能を発揮できるように形成される。
【００８８】
そして、回路素子１４の表面１４ａ上には、Ａｌ（アルミニウム）を含む合金、Ａｕ（金）を含む合金、及びＣｕ（銅）を含む合金のうちから選択された一種の合金を材料として構成される回路素子接続用パッド１８が形成される。なお、回路素子接続用パッド１８は、前述した合金のみを材料として用いて構成される場合に限定されず、任意好適な金属材料を用いて形成することができる。
【００８９】
次いで、半導体基板１２の第１領域０２及び第２領域０４には、例えばシリコン窒化膜（ＳｉＮ）を用いて構成されるパッシベーション膜２０が、膜厚０．５〜１．０μｍ程度で形成される。
【００９０】
パッシベーション膜２０は、回路素子接続用パッド１８の一部分が露出するように、かつ溝部４０（図２参照）を形成するように形成する。また、好ましくは、このパッシベーション膜２０は、上面が平坦となるように形成するのがよい。
【００９１】
次に、図４（Ｂ）に示したように、従来既知のスピンコート法（スピン塗布法）により、パッシベーション膜２０上に、例えば絶縁材料であるポリイミドを、厚さ１０μｍ程度でコーティングして、絶縁膜２２を形成する。絶縁膜２２は、溝部４０を埋め込むように、かつ回路素子接続用パッド１８の一部分が露出するように形成する。
【００９２】
具体的には、例えば、絶縁膜２２を第１領域０２及び第２領域０４の全面に形成した後に、絶縁膜２２の主表面から、パッシベーション膜２０から露出した回路素子接続用パッド１８に達する開口部６０を公知のホトリソグラフィ技術により形成して、回路素子接続用パッド１８の一部分を露出させればよい。
【００９３】
その後、回路素子接続用パッド１８に接続され、開口部６０から絶縁膜２２上へ導出される配線構造を形成する。
【００９４】
図５に示したように、開口部６０から素子形成領域１４の中心に向かって導出される第１サブ配線構造３０ａを、第１再配線層２４ａとして形成する。
【００９５】
また、第２配線構造３１は、第１領域０２から第２領域０４に渡って、第２再配線層２４ｂとして、絶縁膜２２の表面上に、形成される。これら第１及び第２再配線層２４ａ及び２４ｂは、好ましくは同一プロセスで、銅（Ｃｕ）か或いは銅（Ｃｕ）を含む合金のいずれかを材料として用いて、同時に形成するのがよい。
【００９６】
このとき、第１再配線層２４ａのうち、少なくとも電源に接続される端子又は接地される端子と接続される配線については、配線の抵抗成分や寄生インダクタンスを低減するために、より短い配線として形成するのがよい。
【００９７】
第１再配線層２４ａのうち、少なくとも電源に接続される端子又は接地される端子と接続される配線については、配線の抵抗成分や寄生インダクタンスを低減するために、好ましくは、配線の延在方向に対して垂直方向に切断した部分領域の切断面の面積が、他の配線、例えば第２サブ外部端子３２ａｂに接続される配線の切断面の面積よりも大きな面積となるように、すなわち、配線の幅を太く形成するか、又は厚さを厚く形成するかのいずれか又は両方の形態を組み合わせて形成するのがよい。
【００９８】
また、例えば、第１再配線層２４ａのうち、少なくとも電源に接続される端子又は接地される端子と接続される配線については、この実施の形態の構成例では、電源に接続される端子又は接地される端子と接続されるので、配線層の寄生インダクタンスを低減するために、より低い抵抗率を有し、かつ低い透磁率を有する材料を選択して形成するのがよい。
【００９９】
ここで、再配線層の製造工程につき説明する。まず、絶縁膜２２上に、図４（Ｂ）を用いて説明した２つの開口部６０のそれぞれを埋め込んで金属膜を設ける。
【０１００】
この金属膜は、公知のホトリソグラフィ技術により、任意好適な配線構造を形成する。図５に示したように、第１再配線層２４ａ及び第２再配線層２４ｂと、第１再配線層２４ａの一部として形成される第１外部端子接続用パッド２６ａと、第２再配線層２４ｂの一部として形成される第２外部端子接続用パッド２６ｂとを形成する。
【０１０１】
この例では、第１及び第２再配線層２４ａ及び２４ｂを同一プロセスで同時に形成する例を説明したが、第１再配線層２４ａと第２再配線層２４ｂは、互いに別プロセスで、かつ互いに異なる材料を使用して形成することもできる。
【０１０２】
続いて、形成された配線層上に、導体ポストを形成する。この工程は、公知のホトリソグラフィ技術によりパターン化されたレジストをマスクにして、例えば導体である銅（Ｃｕ）を従来公知の方法によりメッキした後、レジストを除去する工程として、第１ポスト部２８ａ及び第２ポスト部２８ｂを形成する。
【０１０３】
なお、このホトリソグラフィ工程の際、レジストはドライ現像用レジストを用い、ドライ現像を行うのが好ましい。
【０１０４】
ここで、第１再配線層２４ａ及び第２再配線層２４ｂのそれぞれは、膜厚５μｍ程度で形成するのが好適である。
【０１０５】
また、第１及び第２ポスト部２８ａ及び２８ｂは、延在方向（図面において、紙面の上下方向）に対して垂直方向の断面形状が直径１００〜２５０μｍ程度の円となる円柱状とするのが好適である。
【０１０６】
その後、図６に示したように、従来公知のトランスファーモールド方式もしくは印刷方式にて、例えば、エポキシ系のモールド樹脂や液状封止材といった封止樹脂を用いて、封止部３４を形成する。このとき、研削等を行って第１及び第２ポスト部２８ａ及び２８ｂの頂面が、封止部３４から露出するように形成する。
【０１０７】
封止部３４の形成に、フィルム成形等の方法を適用することもできる。この場合には、第１及び第２ポスト部２８ａ及び２８ｂに実質的に負荷をかけることがない。また、この場合には、上述した封止部３４に対する研削工程を要せずにポスト部２８の頂面を封止部３４の表面に露出するように直接的に形成することができる。
【０１０８】
また、ポスト部２８の露出した頂面に対して設計上必要な任意好適な処理を行ってもよい。例えばポスト部２８の材料を銅とした場合には、ポスト部２８の頂面にバリアメタル層として、薄いＮｉ（ニッケル）膜を形成すること等してもよい。
【０１０９】
続いて、第１及び第２外部端子３２ａ及び３２ｂを、公知の方法である、印刷及びリフローもしくは半田ボール等の搭載及びリフローにより形成する（図６）。この例では導体ポストを使用して外部端子を接続する例を説明したが、例えばポストを使用せずに、封止部３４から露出する配線構造の一部分に、直接的に外部端子を接続することもできる。
【０１１０】
この時点で、この実施の形態におけるウェハレベルでの半導体装置のパッケージングが終了する。
【０１１１】
次に、上述したパッケージングが終了した状態の半導体ウェハ１２を、図３（Ｂ）に示して既に説明したように、第１スクライブラインＬ１に沿って研削することで個片化する。このようにして、同一の構造を有する複数の第１の実施の形態の半導体装置１０を１枚のウェハから製造することができる。
【０１１２】
以上説明したような、この実施の形態の半導体装置１０の製造方法によれば、従来公知のＷＣＳＰプロセスによって、半導体装置の製造を行う。よって、新たな製造ラインを導入する必要は無く、従来の半導体装置の製造に要するコストと同等のコストで、半導体装置を製造することができる。
【０１１３】
［第２の実施の形態］
次に、図７〜図９を参照して、この発明の半導体装置の第２の実施の形態について説明する。
【０１１４】
なお、第１の実施の形態と同様の構成成分については、同一の番号を付してその詳細な説明を省略する。
【０１１５】
１．半導体装置の構成例
この実施の形態の半導体装置は、第１の実施の形態と同様に、半導体ウェハに形成された複数の半導体装置を含む構造体を個片化して得られる。
【０１１６】
まず、この実施の形態の半導体装置の構成について、図７及び図８を参照して説明する。図７は、第２の実施の形態の半導体装置の構成要素を説明するための透過的な平面図である。形成されている配線構造の説明を容易にするために、その上面側に実際には形成されている封止部を透過するように示してある。図８（Ａ）は、図７の半導体装置をＩ−Ｉ破線に沿って切断した切り口を示す模式的な断面図である。図８（Ｂ）は、図７の半導体装置をＩＩ−ＩＩ破線に沿って切断した切り口を示す模式的な断面図である。
【０１１７】
この実施の形態の半導体装置１０は、図１及び図２を参照して説明した半導体装置と同様に、回路素子１４の形成領域である第１領域０２と、この第１領域０２を中心にして、この領域を囲む第２領域０４とを有する。そして、第１領域０２には、第１の実施の形態と同様に、複数の回路素子接続用パッド１８が設けられる構成を有している。
【０１１８】
図７において破線に囲まれている第１領域０２は、図８（Ａ）に示した回路素子１４が形成されている領域である。
【０１１９】
回路素子１４は、第１の実施の形態と同様に、例えば多層の内部配線（層）（図示せず。）により互いに接続されていて、所定の機能を発揮できるように形成されている。第１領域０２には前述の回路素子及び内部配線に接続される複数の回路素子接続用パッド１８が設けられている。
【０１２０】
また、半導体装置１０の第１領域０２には複数の第１外部端子３２ａが配置されている。半導体装置１０の第２領域０４には複数の第２外部端子３２ｂが配置されている。
【０１２１】
複数の第１外部端子３２ａは、隣接する第１外部端子３２ａ同士のピッチが同一となるように、第１領域０２に設けられている。また、複数の第２外部端子３２ｂは、隣接する第２外部端子３２ｂ同士のピッチが同一となるように、第２領域０４に設けられている。
【０１２２】
この実施の形態の構成例では、複数の第１外部端子３２ａは、第１の実施の形態と同様に、複数の回路素子接続用パッド１８と、いわゆるファンイン方式の複数の第１配線構造３０ａによって、電気的に接続される。好ましくは、第１外部端子３２ａは、動作時に電源バウンスの発生を防ぐために、電源に接続される端子とするのがよい。
【０１２３】
このとき、第１外部端子３２ａと回路素子接続用パッド１８に接続される第１配線構造３０のうち、少なくとも電源に接続される第１外部端子３２ａに接続される配線は、好ましくは、配線の延在方向に対して垂直方向に切断した部分領域の切断面の面積が、他の配線に接続される配線の切断面の面積よりも大きな面積となるように、すなわち、配線の幅を太く形成するか、又は厚さを厚く形成するかのいずれか又は両方の構造とするのがよい。
【０１２４】
この電源に接続される第１配線構造３０は、より低い抵抗率を有し、かつ低い透磁率を有する材料により形成するのがよい。
【０１２５】
また、複数の第２外部端子３２ｂは、複数の回路素子接続用パッド１８と、ファンアウト方式の複数の第２配線構造３１によって、電気的に接続される。
【０１２６】
図８に示したように、この実施の形態の半導体基板１２の第２領域０４には金属層２７が設けられている。金属層２７の材質等については製造工程の説明の項で説明する。
【０１２７】
回路素子接続用パッド１８ａ及び１８ｂの一部分が露出するように、パッシベーション膜２０が、第１領域０２に、設けられている。このとき、パッシベーション膜２０は、後述する製造工程の選択により、金属層２７上にも設ける構成とすることができる。
【０１２８】
図８（Ａ）に示したように、パッシベーション膜２０には、第１領域０２の外周に沿って、溝部４０が設けられている。この溝部４０は、第１の実施の形態で図３を用いて説明したスクライブラインＬ２に相当する。
【０１２９】
また、パッシベーション膜２０上には、第１再配線層２４ａ及び第２再配線層２４ｂの形成を安定かつ容易にするための絶縁膜２２が形成されている。
【０１３０】
絶縁膜２２は、回路素子接続用パッド１８、すなわち図８（Ａ）に示した回路素子接続用パッド１８ａ及び１８ｂの一部分が露出するように設けられている。
【０１３１】
また、図８（Ｂ）に示したように、この絶縁膜２２は、金属層２７の一部分が露出するように設けられている。このとき、パッシベーション膜２０が金属層２７上に設けられている場合には、パッシベーション膜２０を貫通して金属層２７の一部分が露出するように、絶縁膜２２を設ける。以下、絶縁膜２２から露出した金属層２７の一部分を、金属層接続用パッド１９とも称する。
【０１３２】
図７及び図８（Ｂ）に示したように、金属層接続用パッド１９は、半導体装置の中心、すなわち第１領域０２の中心に対して対称の配置となるように形成するのがよい。
【０１３３】
この例では、金属層接続用パッド１９は、第１領域０２の端縁の輪郭に沿って、輪郭の各辺につき３組ずつ設けてある。各組は、２つの金属層接続用パッド１９からなり、各辺の両終端部に１組ずつと、各辺の中心とに配置されている。また、これら１組の２つの金属層接続用パッド１９は、各辺から第２領域０４の端縁に向かって垂直方向に並ぶように配置されている。
【０１３４】
金属層接続用パッド１９の配置位置及び個数は、例示に過ぎず、半導体装置の仕様等により適宜変更することができる。
【０１３５】
絶縁膜２２から露出している回路素子接続用パッド１８及び金属層接続用パッド１９には第３配線構造３３が接続されている。
【０１３６】
ここで、回路素子接続用パッド１８及び金属層接続用パッド１９に接続される第１配線構造３０、第２配線構造３１及び第３配線構造３３について説明する。第１の実施の形態と同様に、第１配線構造３０は、第１外部端子３２ａと電気的に接続される電極ポストとしての第１ポスト部２８ａと、この第１ポスト部２８ａと回路素子接続用パッド１８ｂとを電気的に接続する第１再配線層２４ａとから構成されている。
【０１３７】
なお、この第１再配線層２４ａの一部分を第１ポスト用パッド２６ａとしてあり、第１ポスト部２８ａをこの第１ポスト用パッド２６ａと電気的に接続するのが好ましい。
【０１３８】
また、第２配線構造３１は、第２外部端子３２ｂと電気的に接続される電極ポストとしての第２ポスト部２８ｂと、この第２ポスト部２８ｂと回路素子接続用パッド１８ａとを電気的に接続する第２再配線層２４ｂとから構成されている。なお、この第２再配線層２４ｂの一部を第２ポスト用パッド２６ｂとしてあり、第２ポスト部２８ｂをこの第２ポスト用パッド２６ｂと電気的に接続する構成とするのが好ましい。
【０１３９】
図８（Ａ）に示したように、第１再配線層２４ａは、第１領域０２において、回路素子接続用パッド１８ｂと第１ポスト部２８ａとの間を接続する、ファンイン方式の配線として形成されている。また、図８（Ａ）において、第２再配線層２４ｂは、第１領域０２から第２領域０４に渡って、回路素子接続用パッド１８ａと第２ポスト部２８ｂとの間を接続する、ファンアウト方式の配線として設けられている。
【０１４０】
第１ポスト用パッド２６ａと第２ポスト用パッド２６ｂは、絶縁膜２２上に設けられている。図８（Ａ）に示すように、第１再配線層２４ａの一端側を、絶縁膜２２を貫いて、回路素子接続用パッド１８ｂの頂面と電気的に接続させてあり、一方、この一端側から当該第１再配線層２４ａを絶縁膜２２上に延在させて形成し、かつ第１再配線層２４ａの他端側を第１ポスト用パッド２６ａとしてある。また、第２再配線層２４ｂは、第１再配線層２４ａと同様に、その一端側を他の回路素子接続用パッド１８ａと電気的に接続させるとともに、その他端側を第２ポスト用パッド２６ｂとしてある。
【０１４１】
ここで、第１ポスト用パッド２６ａは、好ましくは、第１外部端子３２ａの配置位置に対応して絶縁膜２２上に配置されている。
【０１４２】
第２ポスト用パッド２６ｂは、第１ポスト用パッド２６ａと同様に、第２外部端子３２ｂの配置位置に対応して絶縁膜２２上に配置されているのが好ましい。
【０１４３】
この実施の形態の半導体装置２０には、図７及び図８（Ｂ）に示したように、金属層接続用パッド１９と一端が接続される第３配線構造３３が設けられている。この第３配線構造３３の他端は、接地される外部端子と接続される。結果として、金属層２７をグランド（ＧＮＤ）電位とすることができる。
【０１４４】
第３配線構造３３は、図７に示したように２通りの形態で設けられている。第１に、第３配線構造３３の一端が金属層接続用パッド１９と接続されていて、他端が第２外部端子３２ｂのうち、接地される第２外部端子３２ｂと接続される第２ポスト用パッド２６ｂ、すなわち第２配線構造３１に接続されている構造である。
【０１４５】
第２に、第３配線構造３３の一端が金属層接続用パッド１９と接続されていて、他端には第２配線構造３１と接続されていない第２ポスト用接続パッド２６と接続されている構造である。
【０１４６】
この第３配線構造３３は、配線の抵抗成分や寄生インダクタンスを低減するために、より短い配線として形成するのがよい。
【０１４７】
第３配線構造３３は、配線の抵抗成分や寄生インダクタンスを低減するために、好ましくは、配線の延在方向に対して垂直方向に切断した部分領域の切断面の面積が、より大きな面積となるように、すなわち、配線の幅を太く形成するか、又は厚さを厚く形成するかのいずれか又は両方の形態を組み合わせて形成するのがよい。
【０１４８】
図７及び図８に示す構成例では、各パッドと外部端子との接続は次のようにして行われている。
【０１４９】
第１ポスト用パッド２６ａ上には、パッド２６ａと電気的に接続される第１ポスト部２８ａが設けられている。また、図８（Ａ）に示す第２ポスト用パッド２６ｂ上には、同様に、第２ポスト部２８ｂが設けられている。
【０１５０】
また、絶縁膜２２には、封止部３４が、第１領域０２に形成された第１ポスト部２８ａ、及び第２領域０４に形成された第２ポスト部２８ｂを埋め込むように設けられている。また、封止部３４は、第１ポスト部２８ａ及び第２ポスト部２８ｂの、それぞれの頂面が、この封止部３４から露出するように形成されている。
【０１５１】
そして、封止部３４から露出した第１ポスト部２８ａの頂面に半田ボール等の第１外部端子３２ａが設けられている。封止部３４から露出した第２ポスト部２８ｂの頂面には、第２外部端子３２ｂが設けられている。
【０１５２】
従って、第１領域０２の絶縁膜２２上には、第１外部端子３２ａの直下の位置に、第１ポスト用パッド２６ａが設けられている。また、第２領域０４の絶縁膜２２上には、第２外部端子３２ｂのそれぞれの直下の位置に、第２ポスト用パッド２６ｂが設けられている。
【０１５３】
この実施の形態の半導体装置の構成例によれば、半導体基板１２には、第１領域０２と、第２領域０４とが設けられている。そして、この実施の形態の半導体装置１０では、実装面における多ピン化を行うにあたり、第１領域０２に第１外部端子３２ａを複数個配置するだけでは、目的とするピン数を達成するのが困難である場合でも、隣接する外部端子同士のピッチを狭めることなく、第２領域０４にも第２外部端子３２ｂを複数個配置することができる。
【０１５４】
また、第１領域０２及び第２領域０４の実装面に、複数の第１及び第２外部端子３２ａ及び３２ｂを配置することによって、目的とするピン数を達成することができる。結果として、多ピン化を実現することができる。
【０１５５】
また、回路素子形成領域である第１領域０２に加えて設けられる第２領域０４の表面サイズを所望のサイズとすることにより、実装面サイズを、回路素子１４そのものの設計を変えることなく、変更することができる。
【０１５６】
このように、実装面サイズを所望のサイズとすることができるため、第１及び第２外部端子３２ａ及び３２ｂ同士の、それぞれのピッチを、半導体装置１０を使用するユーザの要望にあわせたピッチとして、多ピン化を実現することもできる。
【０１５７】
この実施の形態の半導体装置の構成によれば、半導体基板１２の第２領域０４に金属層２７が形成されている。この金属層２７は、接続される第３配線構造３３と、この第３配線構造３３に接続されている第２外部端子３２ｂとを接地することで、グランド（ＧＮＤ）電位とされる。従って、第２領域０４に形成される配線構造を、いわゆるマイクロストリップライン構造とすることができる。
【０１５８】
このような構成とすることで、グランド電位とされる金属層２７と第２領域０４に形成される配線の物理形状により、特性インピーダンスの合わせ込みが可能となる。従って、この実施の形態の半導体装置１０の特に第２領域０４に形成される配線構造を、信号の高速伝送が可能な配線構造とすることができる。
【０１５９】
２．半導体装置の製造方法
次に、図７及び図８を参照して説明したこの実施の形態の半導体装置１０の製造方法について、図９及び図１０を参照して説明する。
【０１６０】
個片化工程及び個片化工程で使用される半導体装置の構造については、第１の実施の形態で図３（Ａ）及び（Ｂ）を用いて説明したとおりであるので、その詳細な説明は省略する。
【０１６１】
また、この製造方法における各構成要素の材料、形状等の好適な条件については、第１の実施の形態と同様であるものについては、その詳細な説明を省略し、異なる点に重点を置いて説明する。
【０１６２】
図９（Ａ）、９（Ｂ）及び図１０は、製造工程を説明するために、製造中途の１つの半導体装置を代表として、図８（Ａ）と同様に切断した切り口の断面を示す概略的な断面図である。
【０１６３】
図９（Ａ）に示したように、シリコン（Ｓｉ）基板である半導体ウェハ１２には、第１領域０２と、第２領域０４とが形成されている。第１領域０２は、通常のウェハプロセスにより、例えば複数の能動素子等を含む回路素子１４が作り込まれている領域である。
【０１６４】
回路素子１４は、Ａｌ（アルミニウム）を含む合金、Ａｕ（金）を含む合金等から形成される多層の内部配線（図示せず。）により複数の能動素子が互いに接続され、所定の機能を発揮できるように形成される。
【０１６５】
そして、第１領域０２には、回路素子１４と接続される回路素子接続用パッド１８が形成される。
【０１６６】
第１領域０２には、例えばシリコン窒化膜（ＳｉＮ）を用いて構成されるパッシベーション膜２０が、形成される。
【０１６７】
次に、半導体基板１２の第２領域０４には、従来公知のホトレジスト工程等によるウェハプロセスにより、金属材料で金属層２７を形成する。この金属層２７は、上述した回路素子１４の内部配線又は回路素子接続用パッド１８と同一のＡｌ（アルミニウム）を含む合金、Ａｕ（金）を含む合金、及びＣｕ（銅）を含む合金等の金属材料で、形成することができる。
【０１６８】
しかしながら、回路素子１４の内部配線又は回路素子接続用パッド１８、及び後述する第１、第２及び第３配線構造の配線材料とは、異なる材料とすることもできる。
【０１６９】
例えば、回路素子１４の内部配線又は回路素子接続用パッド１８と同一の材料で形成する場合には、上述したパッシベーション膜２０の形成工程の前に、多層に形成される内部配線うち、最上層の内部配線（内部配線層とも称する。）の形成工程又は回路素子接続用パッド１８の形成工程と同一プロセスで、同時に形成することができる。
【０１７０】
このように、内部配線層の形成工程又は回路素子接続用パッド１８の形成工程と同一プロセスで、金属層２７を形成した場合には、第１領域０２及び第２領域０４にパッシベーション膜２０を設けるのがよい。
【０１７１】
パッシベーション膜２０は、回路素子接続用パッド１８の一部分が露出するように、かつ溝部４０（図８（Ａ）参照）を形成するように形成する。ここで、金属層２７上にもパッシベーション膜２０を形成した場合には、金属層２７の一部分を露出するように開口して形成するのがよい。
【０１７２】
また、パッシベーション膜２０は、好ましくは第１領域０２と第２領域０４のレベル（すなわち、領域の上面の高さ）が等しくなるように平坦に形成するのがよい。
【０１７３】
次に、図９（Ａ）に示したように、従来既知のスピンコート法（スピン塗布法）により、パッシベーション膜２０及び金属層２７上に、絶縁材料である例えばポリイミドを、厚さ１０μｍ程度でコーティングして、絶縁膜２２を形成する。絶縁膜２２は、溝部４０を埋め込むように、かつ回路素子接続用パッド１８の一部分が露出するように形成する。また、図７及び図９（Ｂ）に示したように、絶縁膜２２は、第２領域０４に形成されている金属層２７の一部分を露出するように設ける。この露出した金属層２７の一部分が金属層接続用パッド１９となる。
【０１７４】
回路素子接続用パッド１８及び金属層接続用パッド１９を形成する工程は、例えば、パッシベーション膜２０及び絶縁膜２２を第１領域０２及び第２領域０４の全面に形成した後に行うことができる。すなわち、公知のホトリソグラフィ技術により、パッシベーション膜２０及び絶縁膜２２から回路素子接続用パッド１８及び金属層２７の一部分を露出させて形成すればよい。
【０１７５】
次いで、回路素子接続用パッド１８及び金属層接続用パッド１９から導出される配線構造を形成する。
【０１７６】
図９（Ｂ）に示したように、開口部６０から素子形成領域１４の中心に向かって導出される第１配線構造３０を、第１再配線層２４ａとして形成する。
【０１７７】
また、回路素子接続用パッド１８から、すなわち第１領域０２から第２領域０４に渡って、第２配線構造３１が、第２再配線層２４ｂとして形成される。
【０１７８】
加えて、この実施の形態では、金属層接続用パッド１９から導出される第３配線構造３３を形成する。この第３配線構造３３は、接地される外部端子と接続されるので、配線の抵抗成分や寄生インダクタンスを低減するために、より短い配線として形成するのがよい。
【０１７９】
また、第３配線構造３３は、配線の抵抗成分や寄生インダクタンスを低減するために、好ましくは、配線の延在方向に対して垂直方向に切断した切断面の面積が、より大きな面積となるように、すなわち、配線の幅を太く形成するか、又は厚さを厚く形成するかのいずれか又は両方の形態を組み合わせて形成するのがよい。
【０１８０】
これら第１再配線層２４ａ、第２再配線層２４ｂ及び第３配線構造３３は、互いに同一プロセスで、かつ同一の材料を使用して同時に形成することがプロセスの簡略化という観点からは好ましい。
【０１８１】
しかしながら、第１再配線層２４ａ、第２再配線層２４ｂ及び第３配線構造３３は、所望により、互いに異なるプロセスで、互いに異なる配線材料で、かつ異なるタイミングで形成することができる。
【０１８２】
特に第２再配線層２４ｂ及び第３配線構造３３については、上述したようにマイクロストリップライン構造となるので、所定の特性インピーダンスを得られるように、金属層２７の材質及び厚さ、絶縁層２２の材料及び厚さ等を勘案して、第２再配線層２４ｂ及び第３配線構造３３の配線幅、厚さを最適化して形成する。
【０１８３】
第１再配線層２４ａのうち、少なくとも電源に接続される外部端子と結線される配線については、第１の実施の形態と同様に、配線の抵抗成分や寄生インダクタンスを低減するために、好ましくは、配線の延在方向に対して垂直方向に切断した切断面の面積が、他の配線の切断面の面積よりも大きな面積となるように、すなわち、配線の幅を太く形成するか、又は厚さを厚く形成するかのいずれか又は両方の形態を組み合わせて形成するのがよい。
【０１８４】
また、第１再配線層２４ａのうち、少なくとも電源に接続される外部端子と結線される配線については、配線の抵抗成分や寄生インダクタンスを低減するために、より低い抵抗率を有し、かつ低い透磁率を有する材料を選択して形成するのがよい。
【０１８５】
第１再配線層２４ａ、第２再配線層２４ｂ及び第３配線構造３３は、以下のように形成される。すなわち、絶縁膜２２上に、電極パッド１８及び１９に接続される金属膜を形成する。
【０１８６】
この金属膜を、公知のホトリソグラフィ技術により加工することにより、配線構造が形成される。具体的には、図９（Ｂ）に示したように、第１再配線層２４ａ及び第２再配線層２４ｂと、第１再配線層２４ａの一部として形成される第１外部端子接続用パッド２６ａと、第２再配線層２４ｂの一部として形成される第２外部端子接続用パッド２６ｂとを形成する。
【０１８７】
また、図７に示したように、金属層接続用パッド１９から導出される第３配線構造３３を形成する。
【０１８８】
続いて、形成された配線構造上に、公知のホトリソグラフィ技術によりパターン化されたレジストをマスクにして、例えば導体である銅（Ｃｕ）を従来公知の方法によりメッキした後、レジストを除去し、第１領域０２には第１ポスト部２８ａを、及び第２領域０４には第２ポスト部２８ｂを形成する。
【０１８９】
その後、図１０に示したように、従来公知のトランスファーモールド方式もしくは印刷方式にて、例えば、エポキシ系のモールド樹脂や液状封止材といった封止樹脂を用いて、封止部３４を形成する。
【０１９０】
この実施の形態の半導体装置は、第２領域に形成される配線構造、すなわち第２再配線層２４ｂ及び第３配線構造３３は、いわゆるマイクロストリップライン構造となる。上述した配線構造の最適化に加えて、第２配線層２４ｂ及び第３配線構造３３の構成に合わせて金属層２７の材質及び厚さ、絶縁層の材料及び厚さ等を最適化することで、所望の特性の配線を形成することができる。
【０１９１】
次いで、研削等を行って第１及び第２ポスト部２８ａ及び２８ｂの頂面が、封止部３４から露出するように形成する。
【０１９２】
続いて、第１及び第２外部端子３２ａ及び３２ｂを、公知の方法である、印刷及びリフローもしくは半田ボール等の搭載及びリフローにより形成する。この例では金属ポストを使用して外部端子を接続する例を説明したが、例えば導体ポストを使用せずに、封止部３４から露出する配線構造の一部分を電極パッドとして、直接的に外部端子を接続することもできる。
【０１９３】
この時点で、この実施の形態におけるウェハレベルでの半導体装置のパッケージングが終了する。
【０１９４】
次に、上述したパッケージングが終了した状態の半導体ウェハ１２を、図３（Ｂ）に示して既に説明したように、第１スクライブラインＬ１に沿って研削することで個片化する。このようにして、同一の構造を有する複数の半導体装置１０を１枚のウェハから製造することができる。
【０１９５】
以上説明したような、この実施の形態の半導体装置１０の製造方法によれば、従来公知のＷＣＳＰ製造プロセスによって、半導体装置１０の製造を行う。よって、新たな製造ラインを導入する必要は無く、従来の半導体装置の製造に要するコストと同等のコストで、この実施の形態の半導体装置を製造することができる。
【０１９６】
この発明の半導体装置の製造方法によれば、各配線構造における各ポスト部、各再配線層、及び各パッドの形成は、同時に行ってもよいし、別々に行ってもよい。また、第１及び第２外部端子の形成についても、同時に行ってもよいし、それぞれ別々に行ってもよい。
【０１９７】
【発明の効果】
この発明の半導体装置によれば、第１領域と同等のサイズの実装面に複数の第１外部端子が配置され、かつ第２領域と同等のサイズの実装面に複数の第２外部端子が配置されている。よって、第１領域及び第２領域のサイズ、すなわち半導体基板の表面サイズが、この発明の半導体装置の実装面サイズと等しくなる。
【０１９８】
この発明の半導体装置において、第２領域は、実装面サイズが目的とするピン数が達成できるようなサイズとなるように、第１領域に隣接するように設けられている。
【０１９９】
複数の第１外部端子は、回路素子接続用パッドと、電気的に、ファンイン方式の複数の第１配線構造によって接続され、かつ複数の第２外部端子は、回路素子接続用パッドと、ファンアウト方式の複数の第２配線構造によって、電気的に接続されている。
【０２００】
従って、この発明の半導体装置によれば、多ピン化を行うにあたり、第１領域と同等のサイズの実装面に第１外部端子を複数個配置するだけでは目的とするピン数を達成するのが困難である場合でも、第２領域に対して第２外部端子を複数個配置することができる。
【０２０１】
また、この発明の半導体装置によれば、回路素子そのものの設計を変えることなく、この回路素子形成領域である第１領域に対して第２領域を設けることによって、実装面サイズを所望のサイズとすることができる。そして、このようなサイズの実装面に対して、複数の第１及び第２外部端子を、上述したように設けることによって、目的とするピン数を実装面において達成することができ、その結果、多ピン化を実現することができる。
【０２０２】
また、この発明の半導体装置によれば、実装面サイズを所望のサイズとすることができるため、第１及び第２外部端子、それぞれのピッチを、当該半導体装置を使用するユーザの要望にあわせたピッチとして、多ピン化を実現することもできる。
【０２０３】
さらに、この発明における半導体基板の構成によれば、半導体ウェハに形成された状態であって、かつパッケージングを行う前の状態において、スクライブラインを、半導体基板の、第１領域の外周と第２領域の外周とに対してそれぞれ設けておけば、第１領域の外周に設けられたスクライブラインに沿ってダイシングを行い、第１領域のみ、すなわち回路素子形成領域のみを、半導体ウェハから切り出すこともできる。この場合、切り出された半導体基板の第１領域を含む半導体チップに対して、上述したようなＷＣＳＰ構造のパッケージ以外のパッケージングを行うことも可能となる。
【０２０４】
第１の実施の形態の半導体装置の構成例によれば、電源又は少なくとも電源に接続される端子又は接地される端子と接続される配線については、第１領域の第１外部端子と接続される構成としてある。
【０２０５】
従って、電極パッドから外部端子に至る配線の長さを極力短くすることができるので、配線の寄生インダクタンスを低減し、半導体装置の誤作動の原因となる電源又はグランドバウンスの発生を防止することができる。
【０２０６】
また、第２の実施の形態の半導体の構成例では、第２領域に金属層及びこれに接続される第３配線構造を設けて、外部端子と接続する構成としてあるので、この外部端子をグランド（ＧＮＤ）端子とすることで、金属層をグランド電位に保つことができる。
【０２０７】
従って、第２領域は、いわゆるマイクロストリップライン構造となるので、この第２領域に形成されている配線を、信号の高速伝送が可能な配線とすることができる。
【図面の簡単な説明】
【図１】第１の実施の形態の半導体装置の構成例を説明するための平面図である。
【図２】図１のＩ−Ｉ破線に沿って切断した、第１の実施の形態の半導体装置の切り口の切断面を示す模式的な断面図である。
【図３】（Ａ）は、この発明の製造工程における半導体ウェハの構成例を説明するための図であって、（Ｂ）は、（Ａ）に示す半導体ウェハの一部分を拡大して示した図である。
【図４】（Ａ）及び（Ｂ）は、この発明の第１の実施の形態の半導体装置の製造方法に供する製造工程図（その１）である。
【図５】図４に続く、この発明の第１の実施の形態の半導体装置の製造方法に供する製造工程図（その２）である。
【図６】図５に続く、この発明の第１の実施の形態の半導体装置の製造方法に供する製造工程図（その３）である。
【図７】第２の実施の形態の半導体装置の構成例を説明するための平面図である。
【図８】（Ａ）は、図７のＩ−Ｉ破線に沿って切断した、第２の実施の形態の半導体装置の切り口の切断面を示す模式的な断面図であり、（Ｂ）は、図７の半導体装置をＩＩ−ＩＩ破線に沿って切断した切り口を示す模式的な断面図である。
【図９】（Ａ）及び（Ｂ）は、この発明の第２の実施の形態の半導体装置の製造方法に供する製造工程図（その１）である。
【図１０】図９に続く、この発明の第２の実施の形態の半導体装置の製造方法に供する製造工程図（その２）である。
【符号の説明】
０２：第１領域
０４：第２領域
１０：半導体装置
１２：半導体ウェハ（半導体基板）
１４：回路素子
１４ａ：回路素子の表面
１８、１８ａ、１８ｂ：回路素子接続用パッド
１９：金属層接続用電極パッド
２０：パッシベーション膜
２２：絶縁膜
２４ａ：第１再配線層
２４ｂ：第２再配線層
２６ａ：第１ポスト用パッド
２６ｂ：第２ポスト用パッド
２８ａ：第１ポスト部
２８ｂ：第２ポスト部
３０：第１配線構造
３１：第２配線構造
３２ａ：第１外部端子
３２ｂ：第２外部端子
３２ａａ：第１サブ外部端子
３２ａｂ：第２サブ外部端子
３２ｂ：第２外部端子
３３：第３配線構造
３４：封止部
４０：溝部
６０：開口部
【図１】
2005032782.tif 000003
【図２】
2005032782.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2005032782.tif 000009
【図８】
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【図９】
2005032782.tif 000011
【図１０】
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