(57)【要約】【課題】画像の劣化を抑制することが可能な表示装置を提供する。【解決手段】この表示装置は、負側電位ＨＶＳＳ側に接続され、クロック信号ＨＣＬＫ１に応答してオンするｐチャネルトランジスタＰＴ１と、正側電位ＨＶＤＤ側に接続されたｐチャネルトランジスタＰＴ２と、ｐチャネルトランジスタＰＴ１のゲートと正側電位ＨＶＤＤとの間に接続されたｐチャネルトランジスタＰＴ３と、ｐチャネルトランジスタＰＴ１のゲートとクロック信号ＨＣＬＫ１を供給するクロック信号線との間に接続された約１００ｋΩの高抵抗Ｒ１とを有する出力側回路部４ｃ１を含むシフトレジスタ回路４ａ１を備えている。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１電位側に接続され、クロック信号に応答してオンする第１導電型の第１トランジスタと、第２電位側に接続された第１導電型の第２トランジスタと、前記第１トランジスタのゲートと前記第２電位との間に接続された第１導電型の第３トランジスタと、前記第１トランジスタのゲートと前記クロック信号を供給するクロック信号線との間に接続された高抵抗とを有する第１回路部を含むシフトレジスタ回路を備えたことを特徴とする表示装置。
【請求項２】
前記高抵抗は、所定段の前記シフトレジスタ回路の第１トランジスタがオフ状態からオン状態になる瞬間と、所定段より２つ前の段の前記シフトレジスタ回路の第１トランジスタがオン状態からオフ状態になる瞬間とが重ならないような抵抗値に設定されていることを特徴とする請求項１に記載の表示装置。
【請求項３】
前記第１回路部は、前記第１トランジスタのゲートと前記クロック信号線との間に接続され、前記第３トランジスタよりもオン抵抗が低いとともに、ダイオード接続された第４トランジスタをさらに含むことを特徴とする請求項１または２に記載の表示装置。
【請求項４】
前記第１回路部は、前記第１トランジスタのゲートと前記クロック信号線との間に接続され、前記第３トランジスタのオン状態の期間と重ならないオン状態の期間が得られる信号に応答してオンする第４トランジスタをさらに含むことを特徴とする請求項１または２に記載の表示装置。
【請求項５】
前記第１トランジスタのゲートとソースとの間には、容量が接続されていることを特徴とする請求項１〜４のうちいずれか１項に記載の表示装置。
【請求項６】
前記第３トランジスタは、前記第２トランジスタがオン状態のときに、前記第１トランジスタをオフ状態にする機能を有することを特徴とする請求項１〜５のうちいずれか１項に記載の表示装置。
【請求項７】
少なくとも前記第１トランジスタ、前記第２トランジスタおよび前記第３トランジスタは、ｐ型の電界効果型トランジスタであることを特徴とする請求項１〜６のうちいずれか１項に記載の表示装置。
【請求項８】
少なくとも前記第３トランジスタは、互いに電気的に接続された２つのゲート電極を有することを特徴とする請求項１〜７のうちいずれか１項に記載の表示装置。
【請求項９】
前記第１回路部は、前記シフトレジスタ回路の出力側に配置されており、
前記シフトレジスタ回路の入力側には、前記第１トランジスタと前記第２トランジスタと前記第３トランジスタとを含むとともに、前記高抵抗を含まない第２回路部が配置されていることを特徴とする請求項１〜８のうちいずれか１項に記載の表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、表示装置に関し、特に、シフトレジスタ回路を備えた表示装置に関する。
【０００２】
【従来の技術】
従来、抵抗負荷型のインバータ回路が知られている（たとえば、非特許文献１参照）。また、従来では、上記した抵抗負荷型のインバータ回路を含むシフトレジスタ回路が知られている。なお、シフトレジスタ回路は、たとえば、液晶表示装置や有機ＥＬ表示装置のドレイン線を駆動する回路に用いられる。
【０００３】
図１３は、従来の抵抗負荷型のインバータ回路を含むシフトレジスタ回路の回路図である。図１３を参照して、従来のシフトレジスタ回路１００ａは、入力側回路部１０１ａと出力側回路部１０２ａとによって構成されている。また、２段目のシフトレジスタ回路１００ｂは、入力側回路部１０１ｂと出力側回路部１０２ｂとによって構成されている。
【０００４】
１段目のシフトレジスタ回路１００ａを構成する入力側回路部１０１ａは、ｎチャネルトランジスタＮＴ１０１およびＮＴ１０２と、容量Ｃ１０１と、抵抗Ｒ１０１とを含んでいる。以下、従来技術の説明においては、ｎチャネルトランジスタＮＴ１０１およびＮＴ１０２は、それぞれ、トランジスタＮＴ１０１およびＮＴ１０２と称する。トランジスタＮＴ１０１のソースはノードＮＤ１０１に接続されているとともに、ドレインにはスタート信号ＳＴが入力される。このトランジスタＮＴ１０１のゲートにはクロック信号ＣＬＫ１が供給される。容量Ｃ１０１の一方電極はノードＮＤ１０１に接続されているとともに、他方電極は負側電位ＶＳＳに接続されている。また、トランジスタＮＴ１０２のソースは負側電位ＶＳＳに接続されているとともに、ドレインはノードＮＤ１０２に接続されている。抵抗Ｒ１０１の一方端子はノードＮＤ１０２に接続されているとともに、他方端子は正側電位ＶＤＤに接続されている。そして、トランジスタＮＴ１０２と抵抗Ｒ１０１とによって、インバータ回路が構成されている。
【０００５】
また、１段目のシフトレジスタ回路１００ａを構成する出力側回路部１０２ａは、ｎチャネルトランジスタＮＴ１０３と、抵抗Ｒ１０２とを含んでいる。以下、従来技術の説明においては、ｎチャネルトランジスタＮＴ１０３は、トランジスタＮＴ１０３と称する。トランジスタＮＴ１０３のソースは負側電位ＶＳＳに接続されているとともに、ドレインはノードＮＤ１０３に接続されている。抵抗Ｒ１０２の一方端子はノードＮＤ１０３に接続されているとともに、他方端子は正側電位ＶＤＤに接続されている。そして、トランジスタＮＴ１０３と抵抗Ｒ１０２とによって、インバータ回路が構成されている。
【０００６】
また、２段目以降のシフトレジスタ回路も上記した１段目のシフトレジスタ回路１００ａと同様の回路構成を有している。なお、後段のシフトレジスタ回路の入力側回路部は前段のシフトレジスタ回路の出力ノードに接続されるように構成されている。また、奇数段に配置された入力側回路部のトランジスタＮＴ１０１のゲートには上記したようにクロック信号ＣＬＫ１が供給されるとともに、偶数段に配置された入力側回路部のトランジスタＮＴ１０１のゲートにはクロック信号ＣＬＫ２が供給される。
【０００７】
図１４は、図１３に示した従来のシフトレジスタ回路のタイミングチャートである。次に、図１３および図１４を参照して、従来のシフトレジスタ回路の動作について説明する。
【０００８】
まず、スタート信号ＳＴがＨレベルになる。この後、クロック信号ＣＬＫ１がＨレベルになる。これにより、１段目のシフトレジスタ回路１００ａにおいて、トランジスタＮＴ１０１がオン状態になるとともに、ノードＮＤ１０１の電位がＨレベルに上昇するのでトランジスタＮＴ１０２がオン状態になる。このため、ノードＮＤ１０２の電位がＬレベルに低下するのでトランジスタＮＴ１０３がオフ状態になる。その結果、ノードＮＤ１０３の電位がＨレベルに上昇するので１段目のシフトレジスタ回路１００ａからＨレベルの出力信号ＳＲ１が出力される。なお、クロック信号ＣＬＫ１がＨレベルである期間には容量Ｃ１０１にＨレベルの電位が蓄積される。
【０００９】
次に、クロック信号ＣＬＫ１がＬレベルになる。これにより、１段目のシフトレジスタ回路１００ａにおいて、トランジスタＮＴ１０１がオフ状態になる。この後、スタート信号ＳＴがＬレベルになる。ここで、トランジスタＮＴ１０１がオフ状態になったとしても、ノードＮＤ１０１の電位が容量Ｃ１０１に蓄積されたＨレベルの電位によりＨレベルに保持されているので、トランジスタＮＴ１０２はオン状態に保持される。このため、ノードＮＤ１０２の電位がＨレベルに上昇しないので、トランジスタＮＴ１０３のゲートにはＬレベルの信号が供給され続ける。これにより、トランジスタＮＴ１０３がオフ状態に保持されるので、１段目のシフトレジスタ回路１００ａからＨレベルの出力信号ＳＲ１が出力され続ける。
【００１０】
次に、クロック信号ＣＬＫ２がＨレベルになる。これにより、２段目のシフトレジスタ回路１００ｂには１段目のシフトレジスタ回路１００ａのＨレベルの出力信号ＳＲ１が入力されるので、上記した１段目のシフトレジスタ回路１００ａと同様の動作が行われる。このため、２段目のシフトレジスタ回路１００ｂからＨレベルの出力信号ＳＲ２が出力される。
【００１１】
この後、クロック信号ＣＬＫ１が再度Ｈレベルになる。これにより、１段目のシフトレジスタ回路１００ａにおいて、トランジスタＮＴ１０１がオン状態になる。この際、ノードＮＤ１０１の電位はスタート信号ＳＴがＬレベルになることによりＬレベルに低下する。これにより、トランジスタＮＴ１０２がオフ状態になる。このため、ノードＮＤ１０２の電位がＨレベルに上昇するのでトランジスタＮＴ１０３がオン状態になる。その結果、ノードＮＤ１０３の電位がＨレベルからＬレベルに低下するので１段目のシフトレジスタ回路１００ａからＬレベルの出力信号ＳＲ１が出力される。
【００１２】
上記のような動作によって、各段のシフトレジスタ回路からタイミングのシフトしたＨレベルの出力信号（ＳＲ１、ＳＲ２、ＳＲ３…）が順次出力される。そして、そのＨレベルの出力信号（ＳＲ１、ＳＲ２、ＳＲ３…）に応答してオンする水平スイッチを介して表示装置のドレイン線と映像信号線とを接続することによって、ドレイン線に所定の映像信号を順次供給することが可能となる。
【００１３】
【非特許文献１】
岸野正剛著「半導体デバイスの基礎」、オーム社出版、１９８５年４月２５日、ｐｐ．１８４−１８７
【００１４】
【発明が解決しようとする課題】
しかしながら、図１３に示した従来のシフトレジスタ回路では、所定段のシフトレジスタ回路から出力される出力信号（たとえば、ＳＲ３）がＬレベルからＨレベルになる瞬間と、所定段より２つ前の段のシフトレジスタ回路から出力される出力信号（たとえば、ＳＲ１）がＨレベルからＬレベルになる瞬間とが重なる場合がある。この場合、所定段より２つ前の段のシフトレジスタ回路に対応した水平スイッチがオン状態からオフ状態になる瞬間に所定段のシフトレジスタ回路に対応した水平スイッチがオン状態になるため、所定段より２つ前の段の水平スイッチを介して供給される信号にノイズが発生するという不都合が生じる。これにより、シフトレジスタ回路のＨレベルの出力信号に応答してオンする水平スイッチを介して表示装置のドレイン線と映像信号線とを接続した際に、ドレイン線にノイズが発生した映像信号が供給されるという不都合がある。その結果、上記した従来のシフトレジスタ回路を表示装置のドレイン線を駆動する回路に用いた場合には、映像信号のノイズに起因して、表示装置の画像が劣化するという問題点がある。
【００１５】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、画像の劣化を抑制することが可能な表示装置を提供することである。
【００１６】
【課題を解決するための手段および発明の効果】
上記目的を達成するために、この発明の一の局面による表示装置は、第１電位側に接続され、クロック信号に応答してオンする第１導電型の第１トランジスタと、第２電位側に接続された第１導電型の第２トランジスタと、第１トランジスタのゲートと第２電位との間に接続された第１導電型の第３トランジスタと、第１トランジスタのゲートとクロック信号を供給するクロック信号線との間に接続された高抵抗とを有する第１回路部を含むシフトレジスタ回路を備えている。
【００１７】
この一の局面による表示装置では、上記のように、第１トランジスタのゲートとクロック信号を供給するクロック信号線との間に、高抵抗を接続することによって、第１トランジスタがオン状態になるときの応答速度が遅くなるので、第１トランジスタがオン状態のときにシフトレジスタ回路から出力される信号を遅延させることができる。したがって、所定段のシフトレジスタ回路の第１トランジスタがオン状態で、所定段より２つ前の段のシフトレジスタ回路の第１トランジスタがオフ状態になるとすると、所定段のシフトレジスタ回路に対応した水平スイッチの応答速度が遅くなるとともに、所定段より２つ前の段のシフトレジスタ回路に対応した水平スイッチの応答速度は速くなる。これにより、所定段の水平スイッチがオフ状態からオン状態になる瞬間と、所定段より２つ前の段の水平スイッチがオン状態からオフ状態になる瞬間とが重なることを抑制することができる。このため、所定段より２つ前の段の水平スイッチがオフ状態になった後に、所定段の水平スイッチをオン状態にすることができるので、所定段より２つ前の段の水平スイッチがオン状態からオフ状態になる瞬間に、所定段の水平スイッチがオン状態になることに起因して、映像信号にノイズが発生することを抑制することができる。その結果、映像信号のノイズに起因する画像の劣化を抑制することができる。また、第１トランジスタのゲートとクロック信号を供給するクロック信号線との間に高抵抗を接続することによって、第２電位とクロック信号線との間に貫通電流が流れる際に、第１トランジスタのゲート電位が低下し過ぎることを抑制することができるので、オフ状態に保持された第１トランジスタがオン状態になるという誤動作を抑制することができる。このため、第１トランジスタが誤動作することに起因して、シフトレジスタ回路の出力信号が不安定になることを抑制することができる。その結果、シフトレジスタ回路の不安定な出力信号に起因する画像の劣化を抑制することができる。また、第１トランジスタ、第２トランジスタおよび第３トランジスタを第１導電型に形成することによって、２種類の導電型のトランジスタを含むシフトレジスタ回路を形成する場合に比べて、イオン注入工程の回数およびイオン注入マスクの枚数を減少させることができる。これにより、製造プロセスを簡略化することができるとともに、製造コストを削減することができる。
【００１８】
上記一の局面による表示装置において、好ましくは、高抵抗は、所定段のシフトレジスタ回路の第１トランジスタがオフ状態からオン状態になる瞬間と、所定段より２つ前の段のシフトレジスタ回路の第１トランジスタがオン状態からオフ状態になる瞬間とが重ならないような抵抗値に設定されている。このように構成すれば、容易に、所定段より２つ前の段の水平スイッチがオフ状態になった後で、所定段の水平スイッチをオン状態にすることができる。
【００１９】
上記一の局面による表示装置において、好ましくは、第１回路部は、第１トランジスタのゲートとクロック信号線との間に接続され、第３トランジスタよりもオン抵抗が低いとともに、ダイオード接続された第４トランジスタをさらに含む。このように構成すれば、ダイオード接続された第４トランジスタにより、クロック信号線と第１トランジスタのゲートとの間で電流が逆流することが防止されるので、確実に、第１トランジスタのゲート−ソース間電圧をしきい値電圧以上に保持することができる。これにより、確実に、第１トランジスタをオン状態に保持することができる。また、第４トランジスタのオン抵抗を第３トランジスタのオン抵抗よりも低くすることによって、第１トランジスタのゲート側にクロック信号に応じた電圧が充電される際に、充電速度が遅くなることを抑制することができる。
【００２０】
上記一の局面による表示装置において、好ましくは、第１回路部は、第１トランジスタのゲートとクロック信号線との間に接続され、第３トランジスタのオン状態の期間と重ならないオン状態の期間が得られる信号に応答してオンする第４トランジスタをさらに含む。このように構成すれば、第３トランジスタと第４トランジスタとが同時にオン状態になることがないので、第３トランジスタと第４トランジスタとを介して第２電位とクロック信号線との間に貫通電流が流れることを防止することができる。その結果、映像信号のノイズに起因する画像の劣化を抑制しながら、消費電力が増加することを抑制することが可能な表示装置を得ることができる。
【００２１】
上記一の局面による表示装置において、好ましくは、第１トランジスタのゲートとソースとの間には、容量が接続されている。このように構成すれば、容易に、容量が接続された第１トランジスタのゲート−ソース間電圧を維持するように、第１トランジスタのソース電位の上昇または低下に伴って、第１トランジスタのゲート電位を上昇または低下させることができる。これにより、容易に、第１トランジスタを常時オン状態に維持することができる。その結果、第１回路部の出力信号（第１トランジスタのソース電位）を第１電位になるまで上昇または低下させることができる。
【００２２】
上記一の局面による表示装置において、好ましくは、第３トランジスタは、第２トランジスタがオン状態のときに、第１トランジスタをオフ状態にする機能を有する。このように構成すれば、第１トランジスタと第２トランジスタとが同時にオン状態になることがないので、第１トランジスタと第２トランジスタとを介して第１電位と第２電位との間に貫通電流が流れることを防止することができる。
【００２３】
上記一の局面による表示装置において、好ましくは、少なくとも第１トランジスタ、第２トランジスタおよび第３トランジスタは、ｐ型の電界効果型トランジスタである。このように構成すれば、ｐ型の電界効果型トランジスタは、ｎ型の電界効果型トランジスタと異なり、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造にする必要がないので、製造プロセスをより簡略化することができる。
【００２４】
上記一の局面による表示装置において、好ましくは、少なくとも第３トランジスタは、互いに電気的に接続された２つのゲート電極を有する。このように構成すれば、第３トランジスタに印加される電圧は、２つのゲート電極により各ゲート電極に対応するソース−ドレイン間に分配されるので、第３トランジスタに印加されるバイアス電圧が第１電位と第２電位との電位差よりも大きい場合にも、第３トランジスタの各ゲート電極に対応するソース−ドレイン間には、第１電位と第２電位との電位差よりも小さい電圧が印加される。これにより、第３トランジスタに第１電位と第２電位との電位差よりも大きいバイアス電圧が印加されることに起因して、第３トランジスタの特性が劣化することが抑制されるので、シフトレジスタ回路を含む表示装置のスキャン特性が低下することを抑制することができる。
【００２５】
上記一の局面による表示装置において、好ましくは、第１回路部は、シフトレジスタ回路の出力側に配置されており、シフトレジスタ回路の入力側には、第１トランジスタと第２トランジスタと第３トランジスタとを含むとともに、高抵抗を含まない第２回路部が配置されている。このように構成すれば、出力側に配置された第１回路部と入力側に配置された第２回路部とを含むシフトレジスタ回路が複数接続された表示装置において、容易に、映像信号のノイズに起因する画像の劣化を抑制することができる。
【００２６】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて説明する。
（第１実施形態）
図１は、本発明の第１実施形態による液晶表示装置を示した平面図である。図２は、図１に示した第１実施形態による液晶表示装置のＨドライバを構成するシフトレジスタ回路の回路図である。図３は、２つのゲート電極を有するｐチャネルトランジスタの構造を説明するための模式図である。
【００２７】
まず、図１を参照して、この第１実施形態では、基板５０上に、表示部１が設けられている。なお、図１の表示部１には、１画素分の構成を示している。この表示部１には、画素２がマトリクス状に配置されている。各々の画素２は、ｐチャネルトランジスタ２ａ、画素電極２ｂ、画素電極２ｂに対向配置された各画素２に共通の対向電極２ｃ、画素電極２ｂと対向電極２ｃとの間に挟持された液晶２ｄ、および、補助容量２ｅによって構成されている。そして、ｐチャネルトランジスタ２ａのソースはドレイン線に接続されているとともに、ドレインは画素電極２ｂおよび補助容量２ｃに接続されている。このｐチャネルトランジスタ２ａのゲートはゲート線に接続されている。
【００２８】
また、表示部１の一辺に沿うように、基板５０上に、表示部１のドレイン線を駆動（走査）するための水平スイッチ（ＨＳＷ）３およびＨドライバ４が設けられている。また、表示部１の他の辺に沿うように、基板５０上に、表示部１のゲート線を駆動（走査）するためのＶドライバ５が設けられている。なお、水平スイッチ３には、図１ではスイッチを２つのみ図示しているが、画素の数に応じた数だけ配置されている。また、Ｈドライバ４およびＶドライバ５についても、図１ではそれらを構成するシフトレジスタを２つのみ図示しているが、画素の数に応じた数だけ配置されている。また、基板５０の外部には、駆動ＩＣ６が設置されている。この駆動ＩＣ６は、信号発生回路６ａおよび電源回路６ｂを備えている。駆動ＩＣ６からＨドライバ４へは、ビデオ信号Ｖｉｄｅｏ、スタート信号ＨＳＴ、クロック信号ＨＣＬＫ、正側電位ＨＶＤＤおよび負側電位ＨＶＳＳが供給される。また、駆動ＩＣ６からＶドライバ５へは、スタート信号ＶＳＴ、クロック信号ＶＣＬＫ、イネーブル信号ＥＮＢ、正側電位ＶＶＤＤおよび負側電位ＶＶＳＳが供給される。なお、正側電位ＨＶＤＤは、本発明の「第２電位」の一例であり、負側電位ＨＶＳＳは、本発明の「第１電位」の一例である。
【００２９】
また、図２を参照して、Ｈドライバ４の内部には、複数段のシフトレジスタ回路４ａ１、４ａ２および４ａ３が設けられている。なお、図２では、図面の簡略化のため、３段のシフトレジスタ回路４ａ１、４ａ２および４ａ３のみ図示しているが、実際は画素の数に応じた段数が設けられている。また、１段目のシフトレジスタ回路４ａ１は、入力側回路部４ｂ１および出力側回路部４ｃ１によって構成されている。なお、入力側回路部４ｂ１は、本発明の「第２回路部」の一例であり、出力側回路部４ｃ１は、本発明の「第１回路部」の一例である。
【００３０】
１段目のシフトレジスタ回路４ａ１の入力側回路部４ｂ１は、ｐチャネルトランジスタＰＴ１、ＰＴ２およびＰＴ３と、ダイオード接続されたｐチャネルトランジスタＰＴ４と、ｐチャネルトランジスタのソース−ドレイン間を接続することにより形成された容量Ｃ１とを含んでいる。また、１段目のシフトレジスタ回路４ａ１の出力側回路部４ｃ１は、入力側回路部４ｂ１と同様、ｐチャネルトランジスタＰＴ１、ＰＴ２、ＰＴ３およびＰＴ４と、容量Ｃ１とを含んでいる。なお、ｐチャネルトランジスタＰＴ１、ＰＴ２、ＰＴ３およびＰＴ４は、それぞれ、本発明の「第１トランジスタ」、「第２トランジスタ」、「第３トランジスタ」および「第４トランジスタ」の一例である。
【００３１】
ここで、第１実施形態では、出力側回路部４ｃ１は、入力側回路部４ｂ１と異なり、約１００ｋΩの抵抗値を有する高抵抗Ｒ１をさらに含んでいる。
【００３２】
また、第１実施形態では、入力側回路部４ｂ１および出力側回路部４ｃ１に設けられたｐチャネルトランジスタＰＴ１〜ＰＴ４と、容量Ｃ１を構成するｐチャネルトランジスタとは、すべてｐ型のＭＯＳトランジスタ（電界効果型トランジスタ）からなるＴＦＴ（薄膜トランジスタ）によって構成されている。以下、ｐチャネルトランジスタＰＴ１〜ＰＴ４は、それぞれ、トランジスタＰＴ１〜ＰＴ４と称する。
【００３３】
また、第１実施形態では、トランジスタＰＴ３およびＰＴ４は、図３に示すように、それぞれ、互いに電気的に接続された２つのゲート電極９１および９２を有するように形成されている。具体的には、一方のゲート電極９１および他方のゲート電極９２は、それぞれ、一方のチャネル領域９１ｃおよび他方のチャネル領域９２ｃ上に、ゲート絶縁膜９０を介して形成されている。そして、一方のチャネル領域９１ｃは、一方のソース領域９１ａと一方のドレイン領域９１ｂとに挟まれるように形成されており、他方のチャネル領域９２ｃは、他方のソース領域９２ａと他方のドレイン領域９２ｂとに挟まれるように形成されている。また、ドレイン領域９１ｂとソース領域９２ａとは、共通の不純物領域により構成されている。
【００３４】
そして、図２に示すように、入力側回路部４ｂ１において、トランジスタＰＴ１のソースはノードＮＤ２に接続されているとともに、ドレインは負側電位ＨＶＳＳに接続されている。このトランジスタＰＴ１のゲートはノードＮＤ１に接続されているとともに、トランジスタＰＴ１のゲートにはクロック信号ＨＣＬＫ１が供給される。トランジスタＰＴ２のソースは正側電位ＨＶＤＤに接続されているとともに、ドレインはノードＮＤ２に接続されている。このトランジスタＰＴ２のゲートにはスタート信号ＨＳＴが供給される。
【００３５】
ここで、第１実施形態では、トランジスタＰＴ３はトランジスタＰＴ１のゲートと正側電位ＨＶＤＤとの間に接続されている。このトランジスタＰＴ３のゲートにはスタート信号ＨＳＴが供給される。そして、トランジスタＰＴ３はトランジスタＰＴ２がオン状態のときにトランジスタＰＴ１をオフ状態にするために設けられている。これにより、トランジスタＰＴ２とトランジスタＰＴ１とが同時にオン状態になることが抑制される。
【００３６】
また、第１実施形態では、容量Ｃ１はトランジスタＰＴ１のゲートとソースとの間に接続されている。また、ダイオード接続されたトランジスタＰＴ４は、トランジスタＰＴ１のゲートとクロック信号線（ＨＣＬＫ１）との間に接続されている。このダイオード接続されたトランジスタＰＴ４により、クロック信号ＨＣＬＫ１のＨレベルのパルス電圧が、クロック信号線（ＨＣＬＫ１）から容量Ｃ１へ逆流することが抑制される。また、トランジスタＰＴ４のオン抵抗は、トランジスタＰＴ３のオン抵抗よりも低くなるように設定されている。
【００３７】
また、出力側回路部４ｃ１における回路構成は、高抵抗Ｒ１を含んでいること以外は、基本的に入力側回路部４ｂ１の回路構成と同様である。ただし、出力側回路部４ｃ１では、トランジスタＰＴ１のソースおよびトランジスタＰＴ２のドレインは、それぞれ、ノードＮＤ４に接続されている。また、トランジスタＰＴ１のゲートはノードＮＤ３に接続されているとともに、トランジスタＰＴ１のゲートにはクロック信号ＨＣＬＫ１が供給される。また、トランジスタＰＴ２およびＰＴ３のゲートは入力側回路部４ｂ１のノードＮＤ２に接続されている。
【００３８】
ここで、第１実施形態では、出力側回路部４ｃ１において、高抵抗Ｒ１はトランジスタＰＴ４とクロック信号線（ＨＣＬＫ１）との間に接続されている。この高抵抗Ｒ１はトランジスタＰＴ１がオン状態になるときの応答速度を遅くするために設けられている。これにより、トランジスタＰＴ１がオン状態のときに出力側回路部４ｃ１から出力される信号が遅延されるとともに、トランジスタＰＴ１がオフ状態のときに出力側回路部４ｃ１から出力される信号が速められる。
【００３９】
そして、ノードＮＤ４（出力ノード）からは１段目のシフトレジスタ回路４ａ１の出力信号ＳＲ１が出力される。この出力信号ＳＲ１は水平スイッチ３に供給される。水平スイッチ３は複数のトランジスタＰＴ２０、ＰＴ２１およびＰＴ２２を含んでいる。なお、図２では、図面の簡略化のため、３つのトランジスタＰＴ２０、ＰＴ２１およびＰＴ２２のみを図示しているが、実際は画素の数に応じた数だけ設けられている。そして、トランジスタＰＴ２０、ＰＴ２１およびＰＴ２２のゲートは、それぞれ、１段目〜３段目のシフトレジスタ回路４ａ１〜４ａ３の出力ＳＲ１、ＳＲ２およびＳＲ３に接続されている。また、トランジスタＰＴ２０、ＰＴ２１およびＰＴ２２のドレインは、それぞれ、各段のドレイン線に接続されている。また、トランジスタＰＴ２０、ＰＴ２１およびＰＴ２２のソースは、それぞれ、１本のビデオ信号線（Ｖｉｄｅｏ）に接続されている。
【００４０】
また、１段目のシフトレジスタ回路４ａ１のノードＮＤ４（出力ノード）には、２段目のシフトレジスタ回路４ａ２が接続されている。２段目のシフトレジスタ回路４ａ２は入力側回路部４ｂ２および出力側回路部４ｃ２によって構成されている。この２段目のシフトレジスタ回路４ａ２の入力側回路部４ｂ２および出力側回路部４ｃ２の回路構成は、それぞれ、上記した１段目のシフトレジスタ回路４ａ１の入力側回路部４ｂ１および出力側回路部４ｃ１の回路構成と同様である。また、２段目のシフトレジスタ回路４ａ２の出力ノードからは出力信号ＳＲ２が出力される。
【００４１】
また、２段目のシフトレジスタ回路４ａ２の出力ノードには、３段目のシフトレジスタ回路４ａ３が接続されている。３段目のシフトレジスタ回路４ａ３は入力側回路部４ｂ３および出力側回路部４ｃ３によって構成されている。この３段目のシフトレジスタ回路４ａ３の入力側回路部４ｂ３および出力側回路部４ｃ３の回路構成は、それぞれ、上記した１段目のシフトレジスタ回路４ａ１の入力側回路部４ｂ１および出力側回路部４ｃ１の回路構成と同様である。また、３段目のシフトレジスタ回路４ａ３の出力ノードからは出力信号ＳＲ３が出力される。そして、シフトレジスタ回路４ａ１〜４ａ３の出力ＳＲ１〜ＳＲ３は、ビデオ信号線の数（たとえば、赤（Ｒ）、緑（Ｇ）および青（Ｂ）の３種類のビデオ信号Ｖｉｄｅｏが入力される場合は３本になる）に応じて設けられた水平スイッチ３のソースに入力される。
【００４２】
また、３段目のシフトレジスタ回路４ａ３の出力ノードには、４段目のシフトレジスタ回路（図示せず）が接続されている。４段目以降のシフトレジスタ回路の回路構成は上記した１段目のシフトレジスタ回路４ａ１の回路構成と同様である。また、後段のシフトレジスタ回路は前段のシフトレジスタ回路の出力ノードに接続されるように構成されている。
【００４３】
なお、上記した２段目のシフトレジスタ回路４ａ２には、クロック信号線（ＨＣＬＫ２）が接続されている。また、上記した３段目のシフトレジスタ回路４ａ３には、１段目のシフトレジスタ回路４ａ１と同様、クロック信号線（ＨＣＬＫ１）が接続されている。このように、複数段のシフトレジスタ回路には、交互にクロック信号線（ＨＣＬＫ１）とクロック信号線（ＨＣＬＫ２）とが接続されている。
【００４４】
図４は、図２に示した第１実施形態による液晶表示装置のＨドライバのシフトレジスタ回路のタイミングチャートである。なお、図４において、ＳＲ１、ＳＲ２、ＳＲ３およびＳＲ４は、それぞれ、１段目、２段目、３段目および４段目のシフトレジスタ回路からの出力信号を示している。次に、図２および図４を参照して、第１実施形態による液晶表示装置のＨドライバのシフトレジスタ回路の動作について説明する。
【００４５】
まず、初期状態として、Ｈレベル（ＨＶＤＤ）のスタート信号ＨＳＴが、１段目のシフトレジスタ回路４ａ１の入力側回路部４ｂ１に入力されている。これにより、入力側回路部４ｂ１のトランジスタＰＴ２およびＰＴ３がオフ状態になるとともに、トランジスタＰＴ１がオン状態になるため、ノードＮＤ２の電位はＬレベルになっている。このため、出力側回路部４ｃ１において、トランジスタＰＴ２およびＰＴ３はオン状態になる。これにより、ノードＮＤ３の電位がＨレベルになるので、トランジスタＰＴ１はオフ状態になる。このように、出力側回路部４ｃ１において、トランジスタＰＴ２がオン状態になるとともに、トランジスタＰＴ１がオフ状態になるので、ノードＮＤ４の電位はＨレベルになる。これにより、初期状態では、１段目のシフトレジスタ回路４ａ１からＨレベルの出力信号ＳＲ１が出力されている。
【００４６】
１段目のシフトレジスタ回路４ａ１からＨレベルの出力信号ＳＲ１が出力されている状態で、Ｌレベル（ＨＶＳＳ）のスタート信号ＨＳＴが入力されると、入力側回路部４ｂ１において、トランジスタＰＴ２およびＰＴ３はオン状態になる。これにより、ノードＮＤ１およびＮＤ２の電位が共にＨレベルになるので、トランジスタＰＴ１はオフ状態になる。このため、ノードＮＤ２の電位がＨレベルになるので、出力側回路部４ｃ１において、トランジスタＰＴ２およびＰＴ３はオフ状態になる。このとき、ノードＮＤ３の電位がＨレベルの状態で保持されるので、トランジスタＰＴ１はオフ状態のまま保持される。このため、ノードＮＤ４の電位がＨレベルのまま保持されるので、１段目のシフトレジスタ回路４ａ１からＨレベルの出力信号ＳＲ１が出力される。
【００４７】
次に、入力側回路部４ｂ１において、トランジスタＰＴ４を介してＬレベル（ＨＶＳＳ）のクロック信号ＨＣＬＫ１が入力される。この際、トランジスタＰＴ３がオン状態になっているので、ノードＮＤ１の電位はＨレベルのまま保持される。これにより、ｐチャネルトランジスタＰＴ１はオフ状態のまま保持される。
【００４８】
一方、出力側回路部４ｃ１においても、高抵抗Ｒ１およびトランジスタＰＴ４を介してＬレベル（ＨＶＳＳ）のクロック信号ＨＣＬＫ１が入力される。この際、トランジスタＰＴ３がオフ状態になっているので、ノードＮＤ３の電位がＬレベルになることによりｐチャネルトランジスタＰＴ１はオン状態になる。なお、クロック信号ＨＣＬＫ１がＬレベルである期間には、容量Ｃ１にはＬレベルのクロック信号ＨＣＬＫ１に応じた電圧が充電される。
【００４９】
この際、第１実施形態では、出力側回路部４ｃ１において、高抵抗Ｒ１によりトランジスタＰＴ１がオン状態になるときの応答速度が遅くなる。
【００５０】
このとき、出力側回路部４ｃ１において、トランジスタＰＴ２がオフ状態になっているので、オン状態のトランジスタＰＴ１を介してノードＮＤ４の電位はＨＶＳＳ側に低下する。この場合、ノードＮＤ３の電位（トランジスタＰＴ１のゲート電位）は、容量Ｃ１によってトランジスタＰＴ１のゲート−ソース間電圧が維持されるように、ノードＮＤ４の電位（トランジスタＰＴ１のソース電位）の低下に伴って低下する。また、トランジスタＰＴ３がオフ状態であるとともに、ダイオード接続されたトランジスタＰＴ４にはクロック信号線（ＨＣＬＫ１）からのＨレベルの信号がノードＮＤ３側に逆流することはないので、容量Ｃ１の保持電圧（トランジスタＰＴ１のゲート−ソース間電圧）は維持される。これにより、ノードＮＤ４の電位が低下していくときにトランジスタＰＴ１が常時オン状態に維持されるので、ノードＮＤ４の電位はＨＶＳＳまで低下する。その結果、１段目のシフトレジスタ回路４ａ１からＬレベルの出力信号ＳＲ１が出力される。
【００５１】
この際、第１実施形態では、出力側回路部４ｃ１において、トランジスタＰＴ１がオン状態になるときの応答速度が遅くなることにより、１段目のシフトレジスタ回路４ａ１（出力側回路部４ｃ１）から出力される出力信号ＳＲ１が遅延される。
【００５２】
また、出力側回路部４ｃ１において、ノードＮＤ４の電位がＨＶＳＳまで低下したときのノードＮＤ３の電位はＨＶＳＳよりも低くなっている。このため、正側電位ＨＶＤＤに接続されたトランジスタＰＴ３に印加されるバイアス電圧は、ＨＶＤＤとＨＶＳＳとの電位差よりも大きくなる。また、クロック信号ＨＣＬＫ１がＨレベル（ＨＶＤＤ）なった場合には、クロック信号線（ＨＣＬＫ１）に接続されたトランジスタＰＴ４に印加されるバイアス電圧もＨＶＤＤとＨＶＳＳとの電位差よりも大きくなる。
【００５３】
次に、入力側回路部４ｂ１において、Ｈレベル（ＨＶＤＤ）のスタート信号ＨＳＴが入力されると、トランジスタＰＴ２およびＰＴ３がオフ状態になる。この場合には、ノードＮＤ１およびＮＤ２はＨレベルに保持された状態でフローティング状態になる。このため、他の部分へ影響が与えられることはないので、１段目のシフトレジスタ回路４ａ１からはＬレベルの出力信号ＳＲ１が維持される。
【００５４】
次に、入力側回路部４ｂ１において、再度、トランジスタＰＴ４を介してＬレベル（ＨＶＳＳ）のクロック信号ＨＣＬＫ１が入力される。これにより、トランジスタＰＴ１がオン状態になるので、ノードＮＤ２の電位はＨＶＳＳ側に低下する。この場合、トランジスタＰＴ４と容量Ｃ１との機能により、ノードＮＤ２の電位が低下していくときにトランジスタＰＴ１が常時オン状態に維持されるので、ノードＮＤ２の電位はＨＶＳＳまで低下する。このため、出力側回路部４ｃ１のトランジスタＰＴ２およびＰＴ３はオン状態になる。
【００５５】
この際、第１実施形態では、出力側回路部４ｃ１において、トランジスタＰＴ３によってトランジスタＰＴ１がオフ状態にされるので、トランジスタＰＴ１とトランジスタＰＴ２とが同時にオン状態になるのが抑制される。これにより、トランジスタＰＴ１およびＰＴ２を介してＨＶＤＤとＨＶＳＳとの間に貫通電流が流れることが防止される。また、トランジスタＰＴ１がオフ状態になるときの応答速度は、トランジスタＰＴ１がオン状態になるときの応答速度よりも速くなる。
【００５６】
そして、出力側回路部４ｃ１において、トランジスタＰＴ２がオン状態になるとともに、トランジスタＰＴ１がオフ状態になることにより、ノードＮＤ４の電位はＨＶＳＳからＨＶＤＤに上昇してＨレベルになる。このため、１段目のシフトレジスタ回路４ａ１からＨレベルの出力信号ＳＲ１が出力される。このとき、Ｌレベルのクロック信号ＨＣＬＫ１が入力されれば、トランジスタＰＴ４およびＰＴ３と高抵抗Ｒ１とを介してクロック信号線（ＨＣＬＫ１）とＨＶＤＤとの間に貫通電流が流れる。
【００５７】
この際、第１実施形態では、１段目のシフトレジスタ回路４ａ１（出力側回路部４ｃ１）から出力されるＨレベルの出力信号ＳＲ１は、Ｌレベルの出力信号ＳＲ１が出力されるときよりも速められる。
【００５８】
以上のように、第１実施形態による１段目のシフトレジスタ回路４ａ１では、入力側回路部４ｂ１にＬレベルのスタート信号ＨＳＴが入力されているときに、Ｌレベルのクロック信号ＨＣＬＫ１が入力されると、出力側回路部４ｃ１からＬレベルの出力信号ＳＲ１が出力される。そして、出力側回路部４ｃ１からＬレベルの出力信号ＳＲ１が出力されている状態で、再度、Ｌレベルのクロック信号ＨＣＬＫ１が入力されると、出力側回路部４ｃ１からの出力信号ＳＲ１はＨレベルになる。
【００５９】
なお、１段目のシフトレジスタ回路４ａ１の出力信号ＳＲ１は、２段目のシフトレジスタ回路４ａ２の入力側回路部４ｂ２に入力される。２段目のシフトレジスタ回路４ａ２では、入力側回路部４ｂ２に１段目のシフトレジスタ回路４ａ１のＬレベルの出力信号ＳＲ１が入力されている場合に、Ｌレベルのクロック信号ＨＣＬＫ２が入力されると、出力側回路部４ｃ２からＬレベルの出力信号ＳＲ２が出力される。さらに、３段目のシフトレジスタ回路４ａ３では、入力側回路部４ｂ３に２段目のシフトレジスタ回路４ａ２のＬレベルの出力信号ＳＲ２が入力されている場合に、Ｌレベルのクロック信号ＨＣＬＫ１が入力されると、出力側回路部４ｃ３からＬレベルの出力信号ＳＲ３が出力される。このように、前段のシフトレジスタ回路からの出力信号が次段のシフトレジスタ回路に入力されるとともに、Ｌレベルになるタイミングが互いにずれたクロック信号ＨＣＬＫ１およびＨＣＬＫ２が、各段のシフトレジスタ回路に交互に入力される。これにより、各段のシフトレジスタ回路からＬレベルの出力信号が出力されるタイミングがシフトする。
【００６０】
タイミングがシフトしたＬレベルの出力信号が水平スイッチ３のトランジスタＰＴ２０、ＰＴ２１およびＰＴ２２のゲートに入力されることにより、トランジスタＰＴ２０、ＰＴ２１およびＰＴ２２は、順次、オン状態になる。これにより、各段のドレイン線にビデオ信号線（Ｖｉｄｅｏ）からビデオ信号Ｖｉｄｅｏが供給されるので、各段のドレイン線は、順次、駆動（走査）される。そして、１本のゲート線に繋がる全ての段のドレイン線の走査が終了すると、次のゲート線が選択される。そして、再び各段のドレイン線が順次走査された後、次のゲート線が選択される。この動作が最後のゲート線に繋がる各段のドレイン線の走査が終了されるまで繰り返されることによって一画面の走査が終了する。
【００６１】
第１実施形態では、上記のように、出力側回路部（４ｃ１、４ｃ２および４ｃ３）のトランジスタＰＴ４とクロック信号線（ＨＣＬＫ）との間に高抵抗Ｒ１を接続することによって、トランジスタＰＴ１がオン状態になるときの応答速度が遅くなるので、トランジスタＰＴ１がオン状態のときにシフトレジスタ回路（４ａ１、４ａ２および４ａ３）から出力される出力信号（ＳＲ１、ＳＲ２およびＳＲ３）を遅延させることができる。ここで、この第１実施形態では、高抵抗Ｒ１の抵抗値を約１００ｋΩに設定していることにより、トランジスタＰＴ１がオン状態のときの出力信号とトランジスタＰＴ１がオフ状態のときの出力信号とのタイミングのずれ量（図４中のＡ）が約２０ｎｓｅｃ以上になる。この場合、３段目のシフトレジスタ回路４ａ３のトランジスタＰＴ１がオン状態（ＳＲ３がＬレベル）で、１段目のシフトレジスタ回路４ａ１のトランジスタＰＴ１がオフ状態（ＳＲ１がＨレベル）になるとすると、３段目のシフトレジスタ回路４ａ３に対応したトランジスタＰＴ２２の応答速度が遅くなるとともに、１段目のシフトレジスタ回路４ａ１に対応したトランジスタＰＴ２０の応答速度は速くなる。これにより、３段目のトランジスタＰＴ２２がオフ状態からオン状態になる瞬間と、１段目のトランジスタＰＴ２０がオン状態からオフ状態になる瞬間とが重なることを抑制することができる。このため、１段目のトランジスタＰＴ２０がオフ状態になった後で、３段目のトランジスタＰＴ２２をオン状態にすることができるので、１段目のトランジスタＰＴ２０がオン状態からオフ状態になる瞬間に、３段目のトランジスタＰＴ２２がオン状態になることに起因して、ビデオ信号Ｖｉｄｅｏにノイズが発生することを抑制することができる。その結果、ビデオ信号Ｖｉｄｅｏのノイズに起因する画像の劣化を抑制することができる。
【００６２】
また、出力側回路部（４ｃ１、４ｃ２および４ｃ３）のトランジスタＰＴ４とクロック信号線（ＨＣＬＫ）との間に高抵抗Ｒ１を接続することによって、ＨＶＤＤとクロック信号線（ＨＣＬＫ）との間に貫通電流が流れる際にノードＮＤ３の電位が低下し過ぎることに起因して、オフ状態に保持されたトランジスタＰＴ１がオン状態になるという誤動作を抑制することができる。このため、トランジスタＰＴ１が誤動作することに起因して、シフトレジスタ回路（４ａ１、４ａ２および４ａ３）の出力信号（ＳＲ１、ＳＲ２およびＳＲ３）が不安定になることを抑制することができる。その結果、シフトレジスタ回路の不安定な出力信号に起因する画像の劣化をも抑制することができる。
【００６３】
また、第１実施形態では、トランジスタＰＴ４のオン抵抗をトランジスタＰＴ３のオン抵抗よりも低くすることによって、容量Ｃ１にＬレベルのクロック信号ＨＣＬＫに応じた電圧が充電される際に充電速度が遅くなることを抑制することができる。
【００６４】
また、第１実施形態では、トランジスタＰＴ１〜ＰＴ４と容量Ｃ１を構成するトランジスタとを、すべてｐ型のＭＯＳトランジスタ（電界効果型トランジスタ）からなるＴＦＴ（薄膜トランジスタ）で構成することによって、２種類の導電型のトランジスタを含むシフトレジスタ回路を形成する場合に比べてイオン注入工程の回数およびイオン注入マスクの枚数を減少させることができる。これにより、製造プロセスを簡略化することができるとともに、製造コストを削減することができる。また、ｐ型の電界効果型トランジスタは、ｎ型の電界効果型トランジスタと異なり、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造にする必要がないので、製造プロセスをより簡略化することができる。
【００６５】
また、第１実施形態では、トランジスタＰＴ１のゲートと正側電位ＨＶＤＤとの間に接続されたトランジスタＰＴ３を、互いに電気的に接続された２つのゲート電極９１および９２を有するように構成することによって、トランジスタＰＴ３に印加される電圧は、一方のゲート電極９１に対応するソース−ドレイン間と他方のゲート電極９２に対応するソース−ドレイン間とに概ね半分程度ずつ（電圧の分配比率はトランジスタサイズなどによって変動）分配される。このため、トランジスタＰＴ３に印加されるバイアス電圧がＨＶＳＳとＨＶＤＤとの電位差よりも大きくなった場合にも、トランジスタＰＴ３の一方のゲート電極９１に対応するソース−ドレイン間および他方のゲート電極９２に対応するソース−ドレイン間には、それぞれ、ＨＶＳＳとＨＶＤＤとの電位差よりも小さい電圧が印加される。これにより、トランジスタＰＴ３にＨＶＳＳとＨＶＤＤとの電位差よりも大きいバイアス電圧が印加されることに起因して、トランジスタＰＴ３の特性が劣化することが抑制されるので、シフトレジスタ回路４ａ１、４ａ２および４ａ３を有するＨドライバ４を含む液晶表示装置のスキャン特性が低下することを抑制することができる。
【００６６】
また、第１実施形態では、トランジスタＰＴ１のゲートとクロック信号線（ＨＣＬＫ）との間に接続されたトランジスタＰＴ４においても、互いに電気的に接続された２つのゲート電極９１および９２を有するように構成しているので、上記したトランジスタＰＴ３と同様、トランジスタＰＴ４に印加されるバイアス電圧がＨＶＳＳとＨＶＤＤとの電位差よりも大きくなった場合にも、トランジスタＰＴ４の特性が劣化することが抑制される。その結果、トランジスタＰＴ４の特性が劣化することに起因して、シフトレジスタ回路４ａ１、４ａ２および４ａ３を有するＨドライバ４を含む液晶表示装置のスキャン特性が低下することをも抑制することができる。
【００６７】
（第２実施形態）
図５は、本発明の第２実施形態による液晶表示装置を示した平面図である。図６は、図５に示した第２実施形態による液晶表示装置のＨドライバを構成するシフトレジスタ回路の回路図である。図７は、２つのゲート電極を有するｎチャネルトランジスタの構造を説明するための模式図である。この第２実施形態では、ドレイン線を駆動（走査）するためのＨドライバをｎチャネルトランジスタで構成する例について説明する。
【００６８】
まず、図５を参照して、この第２実施形態による液晶表示装置では、基板６０上に、表示部１１が設けられている。なお、図５の表示部１１には、１画素分の構成を示している。また、表示部１１にマトリクス状に配置された各画素１２は、ｎチャネルトランジスタ１２ａ、画素電極１２ｂ、画素電極１２ｂに対向配置された各画素１２に共通の対向電極１２ｃ、画素電極１２ｂと対向電極１２ｃとの間に挟持された液晶１２ｄ、および、補助容量１２ｅによって構成されている。そして、ｎチャネルトランジスタ１２ａのソースは画素電極１２ｂおよび補助容量１２ｃに接続されているとともに、ドレインはドレイン線に接続されている。このｎチャネルトランジスタ１２ａのゲートはゲート線に接続されている。また、表示部１１の一辺に沿うように、基板６０上に、表示部１１のドレイン線を駆動（走査）するための水平スイッチ（ＨＳＷ）１３およびＨドライバ１４が設けられている。また、表示部１１の他の辺に沿うように、基板６０上に、表示部１１のゲート線を駆動（走査）するためのＶドライバ１５が設けられている。なお、水平スイッチ１３には、図５ではスイッチを２つのみ図示しているが、画素の数に応じた数だけ配置されている。また、Ｈドライバ１４およびＶドライバ１５についても、図５ではそれらを構成するシフトレジスタを２つのみ図示しているが、画素の数に応じた数だけ配置されている。
【００６９】
また、図６に示すように、Ｈドライバ１４の内部には、複数段のシフトレジスタ回路１４ａ１、１４ａ２および１４ａ３が設けられている。なお、図６では、図面の簡略化のため、３段のシフトレジスタ回路１４ａ１、１４ａ２および１４ａ３のみ図示しているが、実際は画素の数に応じた段数が設けられている。また、１段目のシフトレジスタ回路１４ａ１は、入力側回路部１４ｂ１および出力側回路部１４ｃ１によって構成されている。なお、入力側回路部１４ｂ１は、本発明の「第２回路部」の一例であり、出力側回路部１４ｃ１は、本発明の「第１回路部」の一例である。
【００７０】
１段目のシフトレジスタ回路１４ａ１の入力側回路部１４ｂ１は、ｎチャネルトランジスタＮＴ１、ＮＴ２およびＮＴ３と、ダイオード接続されたｎチャネルトランジスタＮＴ４と、ｎチャネルトランジスタのソース−ドレイン間を接続することにより形成された容量Ｃ１とを含んでいる。また、１段目のシフトレジスタ回路１４ａ１の出力側回路部１４ｃ１は、入力側回路部１４ｂ１と同様、ｎチャネルトランジスタＮＴ１、ＮＴ２、ＮＴ３およびＮＴ４と、容量Ｃ１とを含んでいる。なお、ｎチャネルトランジスタＮＴ１、ＮＴ２、ＮＴ３およびＮＴ４は、それぞれ、本発明の「第１トランジスタ」、「第２トランジスタ」、「第３トランジスタ」および「第４トランジスタ」の一例である。
【００７１】
ここで、第２実施形態では、出力側回路部１４ｃ１は、入力側回路部１４ｂ１異なり、約１００ｋΩの抵抗値を有する高抵抗Ｒ１をさらに含んでいる。
【００７２】
また、第２実施形態では、入力側回路部１４ｂ１および出力側回路部１４ｃ１に設けられたｎチャネルトランジスタＮＴ１〜ＮＴ４と、容量Ｃ１を構成するｎチャネルトランジスタとは、すべてｎ型のＭＯＳトランジスタ（電界効果型トランジスタ）からなるＴＦＴ（薄膜トランジスタ）によって構成されている。以下、ｎチャネルトランジスタＮＴ１〜ＮＴ４は、それぞれ、トランジスタＮＴ１〜ＮＴ４と称する。
【００７３】
また、第２実施形態では、トランジスタＮＴ３およびＮＴ４は、図７に示すように、それぞれ、互いに電気的に接続された２つのゲート電極９６および９７を有するように形成されている。具体的には、一方のゲート電極９６および他方のゲート電極９７は、それぞれ、一方のチャネル領域９６ｃおよび他方のチャネル領域９７ｃ上に、ゲート絶縁膜９５を介して形成されている。そして、一方のチャネル領域９６ｃは、一方の低濃度不純物領域と高濃度不純物領域とを有するＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造のソース領域９６ａと、一方のＬＤＤ構造のドレイン領域９６ｂとに挟まれるように形成されており、他方のチャネル領域９７ｃは、他方のＬＤＤ構造のソース領域９７ａと、他方のＬＤＤ構造のドレイン領域９７ｂとに挟まれるように形成されている。また、ドレイン領域９６ｂとソース領域９７ａとは、共通の高濃度不純物領域を有している。
【００７４】
そして、図６に示すように、第２実施形態のトランジスタＮＴ１〜ＮＴ４、容量Ｃ１および高抵抗Ｒ１は、それぞれ、図２に示した第１実施形態のトランジスタＰＴ１〜ＰＴ４、容量Ｃ１および高抵抗Ｒ１に対応した位置に接続されている。すなわち、この第２実施形態では、高抵抗Ｒ１は出力側回路部１４ｃ１のトランジスタＮＴ４とクロック信号線（ＨＣＬＫ１）との間に接続されている。ただし、トランジスタＮＴ２およびＮＴ３のソースは、それぞれ、負側電位ＨＶＳＳに接続されているとともに、トランジスタＮＴ１のドレインは正側電位ＨＶＤＤに接続されている。なお、負側電位ＨＶＳＳは、本発明の「第２電位」の一例であり、正側電位ＨＶＳＳは、本発明の「第１電位」の一例である。
【００７５】
この第２実施形態によるシフトレジスタ回路１４ａ１のこれら以外の部分の構成は、上記した第１実施形態によるシフトレジスタ回路４ａ１（図２参照）と同様である。
【００７６】
また、２段目のシフトレジスタ回路１４ａ２は入力側回路部１４ｂ２および出力側回路部１４ｃ２によって構成されており、３段目のシフトレジスタ回路１４ａ３は入力側回路部１４ｂ３および出力側回路部１４ｃ３によって構成されている。そして、２段目のシフトレジスタ回路１４ａ２および３段目のシフトレジスタ回路１４ａ３の回路構成は上記した１段目のシフトレジスタ回路１４ａ１の回路構成と同様である。
【００７７】
また、水平スイッチ１３は複数のトランジスタＮＴ３０、ＮＴ３１およびＮＴ３２を含んでいる。なお、図６では、図面の簡略化のため、３つのトランジスタＰＴ３０、ＰＴ３１およびＰＴ３２のみを図示しているが、実際は画素の数に応じた数だけ設けられている。そして、トランジスタＮＴ３０、ＮＴ３１およびＮＴ３２のゲートは、それぞれ、１段目〜３段目のシフトレジスタ回路１４ａ１〜１４ａ３の出力ＳＲ１、ＳＲ２およびＳＲ３に接続されている。また、トランジスタＮＴ３０、ＮＴ３１およびＮＴ３２のソースは、それぞれ、各段のドレイン線に接続されている。また、トランジスタＮＴ３０、ＮＴ３１およびＮＴ３２のドレインは、１本のビデオ信号線（Ｖｉｄｅｏ）に接続されている。なお、ビデオ信号線の数は、たとえば、赤（Ｒ）、緑（Ｇ）および青（Ｂ）の３種類のビデオ信号Ｖｉｄｅｏが入力される場合は３本になる。
【００７８】
図８は、図６に示した第２実施形態による液晶表示装置のＨドライバのシフトレジスタ回路のタイミングチャートである。図８を参照して、この第２実施形態によるシフトレジスタ回路では、図４に示した第１実施形態によるシフトレジスタ回路のタイミングチャートのクロック信号ＨＣＬＫ１およびＨＣＬＫ２、および、スタート信号ＨＳＴのＨレベルとＬレベルとを反転させた波形の信号を、それぞれ、クロック信号ＨＣＬＫ１およびＨＣＬＫ２、および、スタート信号ＨＳＴとして入力する。これにより、第２実施形態によるシフトレジスタ回路からは、図４に示した第１実施形態によるシフトレジスタ回路からの出力信号ＳＲ１〜ＳＲ４のＨレベルとＬレベルとを反転させた波形を有する信号が出力される。そして、この第２実施形態では、上記第１実施形態と同様の抵抗値（約１００ｋΩ）を有する高抵抗Ｒ１により、トランジスタＮＴ１がオン状態のときの出力信号とトランジスタＮＴ１がオフ状態のときの出力信号とのタイミングのずれ量（図８中のＡ）が約２０ｎｓｅｃ以上になる。これにより、３段目のトランジスタＮＴ３２がオフ状態からオン状態になる瞬間と、１段目のトランジスタＰＴ３０がオン状態からオフ状態になる瞬間とが重なることを抑制することができる。この第２実施形態によるシフトレジスタ回路のこれ以外の動作は、上記した第１実施形態によるシフトレジスタ回路と同様である。
【００７９】
第２実施形態では、上記のように、出力側回路部（１４ｃ１、１４ｃ２および１４ｃ３）のトランジスタＮＴ４とクロック信号線（ＨＣＬＫ）との間に高抵抗Ｒ１を接続することによって、液晶表示装置の画像の劣化を抑制することができるなどの上記第１実施形態と同様の効果を得ることができる。
【００８０】
（第３実施形態）
図９は、本発明の第３実施形態による有機ＥＬ表示装置を示した平面図である。図９を参照して、この第３実施形態では、本発明を有機ＥＬ表示装置に適用する例について説明する。
【００８１】
この第３実施形態による有機ＥＬ表示装置では、図９に示すように、基板７０上に、表示部２１が設けられている。なお、図９の表示部２１には、１画素分の構成を示している。また、表示部２１にマトリクス状に配置された各画素２２は、２つのｐチャネルトランジスタ２２ａおよび２２ｂ（以下、トランジスタ２２ａおよび２２ｂという）と、補助容量２２ｃと、陽極２２ｄと、陰極２２ｅと、陽極２２ｄと陰極２２ｅとの間に挟持された有機ＥＬ素子２２ｆとによって構成されている。トランジスタ２２ａのゲートはゲート線に接続されている。また、トランジスタ２２ａのソースはドレイン線に接続されている。また、トランジスタ２２ａのドレインには補助容量２２ｃおよびトランジスタ２２ｂのゲートが接続されている。また、トランジスタ２２ｂのドレインは陽極２２ｄに接続されている。また、Ｈドライバ４内部の回路構成は、図２に示したｐチャネルトランジスタを用いたシフトレジスタ回路によるＨドライバ４の構成と同様である。第３実施形態による有機ＥＬ表示装置のこれら以外の部分の構成は、図１に示した第１実施形態による液晶表示装置と同様である。
【００８２】
第３実施形態においても、上記第１実施形態と同様、出力側回路部（４ｃ１、４ｃ２および４ｃ３）のトランジスタＰＴ４とクロック信号線（ＨＣＬＫ）との間に高抵抗Ｒ１を接続することによって、有機ＥＬ表示装置において、画像の劣化を抑制することができるなどの上記第１実施形態と同様の効果を得ることができる。
【００８３】
（第４実施形態）
図１０は、本発明の第４実施形態による有機ＥＬ表示装置を示した平面図である。図１０を参照して、この第４実施形態では、本発明を有機ＥＬ表示装置に適用する例について説明する。
【００８４】
この第４実施形態による有機ＥＬ表示装置では、図１０に示すように、基板８０上に、表示部３１が設けられている。なお、図１０の表示部３１には、１画素分の構成を示している。また、表示部３１にマトリクス状に配置された各画素３２は、２つのｎチャネルトランジスタ３２ａおよび３２ｂ（以下、トランジスタ３２ａおよび３２ｂという）と、補助容量３２ｃと、陽極３２ｄと、陰極３２ｅと、陽極３２ｄと陰極３２ｅとの間に挟持された有機ＥＬ素子３２ｆとによって構成されている。トランジスタ３２ａのゲートはゲート線に接続されている。また、トランジスタ３２ａのドレインはドレイン線に接続されている。また、トランジスタ３２ａのソースには補助容量３２ｃおよびトランジスタ３２ｂのゲートが接続されている。また、トランジスタ３２ｂのソースは陽極３２ｄに接続されている。また、Ｈドライバ１４内部の回路構成は、図６に示したｎチャネルトランジスタを用いたシフトレジスタ回路によるＨドライバ１４の構成と同様である。第４実施形態による有機ＥＬ表示装置のこれら以外の部分の構成は、図５に示した第２実施形態による液晶表示装置と同様である。
【００８５】
第４実施形態においても、上記第２実施形態と同様、出力側回路部（１４ｃ１、１４ｃ２および１４ｃ３）のトランジスタＮＴ４とクロック信号線（ＨＣＬＫ）との間に高抵抗Ｒ１を接続することによって、有機ＥＬ表示装置において、画像の劣化を抑制することができるなどの上記第２実施形態と同様の効果を得ることができる。
【００８６】
（第５実施形態）
図１１は、本発明の第５実施形態による液晶表示装置のＨドライバを構成するシフトレジスタ回路の出力側回路部を示した回路図である。図１１を参照して、この第５実施形態では、映像信号のノイズに起因する画像の劣化を抑制し、かつ、貫通電流をも抑制することが可能なシフトレジスタ回路について説明する。
【００８７】
すなわち、この第５実施形態による液晶表示装置のＨドライバを構成するシフトレジスタ回路の出力側回路部２４ｃ１は、図１１に示すように、トランジスタＰＴ２１、ＰＴ２２、ＰＴ２３およびＰＴ２４と、ダイオード接続されたトランジスタＰＴ２５と、トランジスタのソース−ドレイン間を接続することにより形成された容量Ｃ２１とを含んでいる。なお、出力側回路部２４ｃ１は、本発明の「第１回路部」の一例である。また、トランジスタＰＴ２１、ＰＴ２２、ＰＴ２３およびＰＴ２４は、それぞれ、本発明の「第１トランジスタ」、「第２トランジスタ」、「第３トランジスタ」および「第４トランジスタ」の一例である。
【００８８】
ここで、第５実施形態では、出力側回路部２４ｃ１は、約１００ｋΩの抵抗値を有する高抵抗Ｒ２１をさらに含んでいる。
【００８９】
また、第５実施形態では、トランジスタＰＴ２１〜ＰＴ２５と、容量Ｃ２１を構成するトランジスタとは、すべてｐ型のＭＯＳトランジスタ（電界効果型トランジスタ）からなるＴＦＴ（薄膜トランジスタ）によって構成されている。
【００９０】
また、第５実施形態では、トランジスタＰＴ２３は、図３に示した第１実施形態と同様、互いに電気的に接続された２つのゲート電極を有するように形成されている。
【００９１】
そして、図１１に示すように、トランジスタＰＴ２１のソースはノードＮＤ２２に接続されているとともに、ドレインは負側電位ＶＳＳに接続されている。このトランジスタＰＴ２１のゲートはノードＮＤ２１に接続されているとともに、トランジスタＰＴ２１のゲートにはクロック信号ＣＬＫが供給される。トランジスタＰＴ２２のソースは正側電位ＶＤＤに接続されているとともに、ドレインはノードＮＤ２２に接続されている。このトランジスタＰＴ２２のゲートには入力信号が供給される。
【００９２】
ここで、第５実施形態では、トランジスタＰＴ２３はトランジスタＰＴ２１のゲートと正側電位ＶＤＤとの間に接続されている。このトランジスタＰＴ２３のゲートには入力信号が供給される。そして、トランジスタＰＴ２３はトランジスタＰＴ２２がオン状態のときにトランジスタＰＴ２１をオフ状態にするために設けられている。これにより、トランジスタＰＴ２２とトランジスタＰＴ２１とが同時にオン状態になることが抑制される。
【００９３】
また、第５実施形態では、トランジスタＰＴ２４は、トランジスタＰＴ２１のゲートとクロック信号線（ＣＬＫ）との間に接続されている。このトランジスタＰＴ２４のゲートには、トランジスタＰＴ２３のオン状態の期間と重ならないオン状態の期間が得られる信号Ｓ１が供給される。また、トランジスタＰＴ２５はトランジスタＰＴ２４とクロック信号線（ＣＬＫ）との間に接続されている。また、容量Ｃ２１はトランジスタＰＴ２１のゲートとソースとの間に接続されている。
【００９４】
また、第５実施形態では、高抵抗Ｒ２１はトランジスタＰＴ２５とクロック信号線（ＣＬＫ）との間に接続されている。この高抵抗Ｒ２１はトランジスタＰＴ２１がオン状態になるときの応答速度を遅くするために設けられている。これにより、トランジスタＰＴ２１がオン状態のときに出力側回路部２４ｃ１から出力される信号が遅延されるとともに、トランジスタＰＴ２１がオフ状態のときに出力側回路部２４ｃ１から出力される信号が速められる。
【００９５】
次に、第５実施形態による液晶表示装置のシフトレジスタ回路の動作としては、まず、入力信号がＨレベルになることによって、トランジスタＰＴ２２およびＰＴ２３がオフ状態になる。また、クロック信号ＣＬＫがＬレベルになることによって、トランジスタＰＴ２５がオン状態になる。このとき、トランジスタＰＴ２４のゲートには、トランジスタＰＴ２３のオン状態の期間と重ならないオン状態のの期間が得られる信号Ｓ１が供給される。これにより、トランジスタＰＴ２４がオン状態になるとともに、ノードＮＤ２１の電位がＬレベルに低下するので、トランジスタＰＴ２１がオン状態になる。なお、クロック信号ＣＬＫがＬレベルである期間には、容量Ｃ２１にはＬレベルのクロック信号ＣＬＫに応じた電圧が充電される。
【００９６】
この際、第５実施形態では、高抵抗Ｒ２１によりトランジスタＰＴ２１がオン状態になるときの応答速度が遅くなる。
【００９７】
このとき、トランジスタＰＴ２２がオフ状態になっているので、オン状態のトランジスタＰＴ２１を介してノードＮＤ２２の電位はＶＳＳ側に低下する。この場合、ノードＮＤ２１の電位（トランジスタＰＴ２１のゲート電位）は、容量Ｃ２１によってトランジスタＰＴ２１のゲート−ソース間電圧が維持されるように、ノードＮＤ２２の電位（トランジスタＰＴ２１のソース電位）の低下に伴って低下する。また、トランジスタＰＴ２３がオフ状態であるとともに、ダイオード接続されたトランジスタＰＴ２５には、クロック信号線（ＣＬＫ）からのＨレベルの信号がノードＮＤ２１側に逆流することはないので、容量Ｃ２１の保持電圧（トランジスタＰＴ２１のゲート−ソース間電圧）は維持される。これにより、ノードＮＤ２２の電位が低下していくときにトランジスタＰＴ２１が常時オン状態に維持されるので、ノードＮＤ２２の電位はＶＳＳまで低下する。その結果、出力側回路部２４ｃ１からＬレベルの出力信号が出力される。
【００９８】
この際、第５実施形態では、トランジスタＰＴ２１がオン状態になるときの応答速度が遅くなることにより、出力側回路部２４ｃ１から出力される出力信号が遅延される。
【００９９】
また、ノードＮＤ２２の電位がＶＳＳまで低下したときのノードＮＤ２１の電位はＶＳＳよりも低くなっている。このため、正側電位ＶＤＤに接続されたトランジスタＰＴ２３に印加されるバイアス電圧は、ＶＤＤとＶＳＳとの電位差よりも大きくなる。
【０１００】
この後、入力信号がＬレベルになることによって、トランジスタＰＴ２２およびＰＴ２３がオン状態になる。このとき、第５実施形態では、トランジスタＰＴ２４がオフ状態になる。すなわち、トランジスタＰＴ２３とトランジスタＰＴ２４とが同時にオン状態になることはない。これにより、トランジスタＰＴ２３およびＰＴ２４を介してＶＤＤとクロック信号線（ＣＬＫ）との間に貫通電流が流れるのが防止される。
【０１０１】
また、第５実施形態では、オン状態のトランジスタＰＴ２３を介してノードＮＤ２１の電位がＨレベルに上昇することにより、トランジスタＰＴ２１がオフ状態になる。これにより、トランジスタＰＴ２１およびＰＴ２２を介してＶＤＤとＶＳＳとの間に貫通電流が流れるのが防止される。
【０１０２】
この際、第５実施形態では、トランジスタＰＴ２１がオフ状態になるときの応答速度は、トランジスタＰＴ２１がオン状態になるときの応答速度よりも速くなる。
【０１０３】
そして、トランジスタＰＴ２２がオン状態になるとともに、トランジスタＰＴ２１がオフ状態になることにより、ノードＮＤ２２の電位はＶＳＳからＶＤＤに上昇してＨレベルになる。このため、出力側回路部２４ｃ１からＨレベルの出力信号が出力される。
【０１０４】
この際、第５実施形態では、出力側回路部２４ｃ１から出力されるＨレベルの出力信号は、Ｌレベルの出力信号が出力されるときよりも速められる。
【０１０５】
第５実施形態では、上記のように、トランジスタＰＴ２５とクロック信号線（ＣＬＫ）との間に高抵抗Ｒ２１を接続することによって、トランジスタＰＴ２１がオン状態のときに出力側回路部２４ｃ１（シフトレジスタ回路）から出力される信号を遅延させることができる。そして、この第５実施形態では、上記第１実施形態と同様の抵抗値（約１００ｋΩ）を有する高抵抗Ｒ２１により、トランジスタＰＴ２１がオン状態のときの出力信号とトランジスタＰＴ２１がオフ状態のときの出力信号とのタイミングのずれ量が約２０ｎｓｅｃ以上になる。このため、上記第１実施形態と同様、所定段より２つ前の段の水平スイッチがオフ状態になった後で、所定段の水平スイッチをオン状態にすることができるので、所定段より２つ前の段の水平スイッチがオン状態からオフ状態になる瞬間に、所定段の水平スイッチがオン状態になることに起因して、映像信号にノイズが発生することを抑制することができる。その結果、映像信号のノイズに起因する画像の劣化を抑制しながら、消費電力が増加することを抑制することが可能な液晶表示装置を得ることができる。
【０１０６】
（第６実施形態）
図１２は、本発明の第６実施形態による液晶表示装置のＨドライバを構成するシフトレジスタ回路の出力側回路部を示した回路図である。この第６実施形態では、上記第５実施形態の構成において、ｐチャネルトランジスタに変えて、ｎチャネルトランジスタを用いる場合について説明する。
【０１０７】
すなわち、この第６実施形態による液晶表示装置のＨドライバを構成するシフトレジスタ回路の出力側回路部３４ｃ１は、図１２に示すように、トランジスタＮＴ２１、ＮＴ２２、ＮＴ２３およびＮＴ２４と、ダイオード接続されたトランジスタＮＴ２５と、トランジスタのソース−ドレイン間を接続することにより形成された容量Ｃ２１とを含んでいる。なお、出力側回路部３４ｃ１は、本発明の「第１回路部」の一例である。また、トランジスタＮＴ２１、ＮＴ２２、ＮＴ２３およびＮＴ２４は、それぞれ、本発明の「第１トランジスタ」、「第２トランジスタ」、「第３トランジスタ」および「第４トランジスタ」の一例である。
【０１０８】
ここで、第６実施形態では、出力側回路部３４ｃ１は、約１００ｋΩの抵抗値を有する高抵抗Ｒ２１をさらに含んでいる。
【０１０９】
また、第６実施形態では、トランジスタＮＴ２１〜ＮＴ２５と、容量Ｃ２１を構成するトランジスタとは、すべてｎ型のＭＯＳトランジスタ（電界効果型トランジスタ）からなるＴＦＴ（薄膜トランジスタ）によって構成されている。
【０１１０】
また、第６実施形態では、トランジスタＮＴ２３は、図７に示した第２実施形態と同様、互いに電気的に接続された２つのゲート電極を有するように形成されている。
【０１１１】
そして、図１２に示すように、第６実施形態のトランジスタＮＴ２１〜ＮＴ２５、容量Ｃ２１および高抵抗Ｒ２１は、それぞれ、図１１に示した第５実施形態のトランジスタＰＴ２１〜ＰＴ２５、容量Ｃ２１および高抵抗Ｒ２１に対応した位置に接続されている。すなわち、この第６実施形態では、高抵抗Ｒ２１はトランジスタＮＴ２５とクロック信号線（ＣＬＫ）との間に接続されている。ただし、トランジスタＮＴ２２およびＮＴ２３のソースは、それぞれ、負側電位ＶＳＳに接続されているとともに、トランジスタＮＴ２１のドレインは正側電位ＶＤＤに接続されている。
【０１１２】
この第６実施形態のこれら以外の構成は、上記第５実施形態と同様である。
【０１１３】
第６実施形態では、上記のように、トランジスタＮＴ２５とクロック信号線（ＣＬＫ）との間に高抵抗Ｒ２１を接続することによって、上記第５実施形態と同様、映像信号のノイズに起因する画像の劣化を抑制しながら、消費電力が増加することを抑制することが可能な液晶表示装置を得ることができる。
【０１１４】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【０１１５】
たとえば、上記第１〜第６実施形態では、高抵抗を約１００ｋΩの抵抗値を有するように形成することによって、所定の段の出力信号とその所定の段の２つ前の段の出力信号とが約２０ｎｓｅｃ以上タイミングがずれるようにしたが、本発明はこれに限らず、高抵抗の抵抗値を他の値に設定してもよい。この場合、高抵抗の抵抗値を調節することにより、所定の段の出力信号と所定の段の２つ前の段の出力信号とのタイミングのずれ量を制御することができる。
【０１１６】
また、上記第１〜第６実施形態では、本発明を液晶表示装置および有機ＥＬ表示装置に適用する例を示したが、本発明はこれに限らず、液晶表示装置および有機ＥＬ表示装置以外の表示装置にも適用可能である。
【０１１７】
また、上記第１〜第４実施形態では、第４トランジスタとしてのトランジスタＰＴ４（トランジスタＮＴ４）のオン抵抗を、第３トランジスタとしてのトランジスタＰＴ３（トランジスタＮＴ３）のオン抵抗よりも低くなるように設定したが、本発明はこれに限らず、第４トランジスタのオン抵抗が第３トランジスタのオン抵抗よりも低くなくてもよい。
【図面の簡単な説明】
【図１】本発明の第１実施形態による液晶表示装置を示した平面図である。
【図２】図１に示した第１実施形態による液晶表示装置のＨドライバを構成するシフトレジスタ回路の回路図である。
【図３】２つのゲート電極を有するｐチャネルトランジスタの構造を説明するための模式図である。
【図４】図２に示した第１実施形態による液晶表示装置のＨドライバのシフトレジスタ回路のタイミングチャートである。
【図５】本発明の第２実施形態による液晶表示装置を示した平面図である。
【図６】図５に示した第２実施形態による液晶表示装置のＨドライバを構成するシフトレジスタ回路の回路図である。
【図７】２つのゲート電極を有するｎチャネルトランジスタの構造を説明するための模式図である。
【図８】図６に示した第２実施形態による液晶表示装置のＨドライバのシフトレジスタ回路のタイミングチャートである。
【図９】本発明の第３実施形態による有機ＥＬ表示装置を示した平面図である。
【図１０】本発明の第４実施形態による有機ＥＬ表示装置を示した平面図である。
【図１１】本発明の第５実施形態による液晶表示装置のＨドライバを構成するシフトレジスタ回路の出力側回路部を示した回路図である。
【図１２】本発明の第６実施形態による液晶表示装置のＨドライバを構成するシフトレジスタ回路の出力側回路部を示した回路図である。
【図１３】従来の抵抗負荷型のインバータ回路を含むシフトレジスタ回路の回路図である。
【図１４】図１３に示した従来のシフトレジスタ回路のタイミングチャートである。
【符号の説明】
４ａ１、４ａ２、４ａ３、１４ａ１、１４ａ２、１４ａ３  シフトレジスタ回路
４ｂ１、４ｂ２、４ｂ３、１４ｂ１、１４ｂ２、１４ｂ３  入力側回路部（第２回路部）
４ｃ１、４ｃ２、４ｃ３、１４ｃ１、１４ｃ２、１４ｃ３、２４ｃ１、３４ｃ１  出力側回路部（第１回路部）
【図１】
2005017937.tif 000003
【図２】
2005017937.tif 000004
【図３】
2005017937.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2005017937.tif 000011
【図１０】
2005017937.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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