(57)【要約】【課題】  データ保持特性を向上し、かつメモリセルを微細化することが可能となる半導体記憶装置およびその製造方法を提供する。【解決手段】  半導体記憶装置は、主表面を有するシリコン基板１と、該主表面に開口するようにシリコン基板１に形成されたトレンチ６と、トレンチ６上に形成されたメモリセルとを備える。メモリセルは、トレンチ６の一方の側壁上に形成された第１記憶保持部７ａと、トレンチ６の他方の側壁上に形成された第２記憶保持部７ｂと、トレンチ６の両側に形成された不純物拡散層２と、第１と第２記憶保持部７ａ，７ｂを覆うようにトレンチ６内から不純物拡散層２上に延在するように形成されたゲート電極５とを有する。【選択図】        図３
2005116964.tif 000002
【特許請求の範囲】
【請求項１】
主表面を有する第１導電型の半導体基板と、
前記主表面に開口するように前記半導体基板に形成されたトレンチと、
前記トレンチ上に形成されたメモリセルとを備え、
前記メモリセルは、
前記トレンチの一方の側壁上に形成された第１記憶保持部と、
前記トレンチの他方の側壁上に形成された第２記憶保持部と、
前記トレンチの両側に形成された第２導電型の第１と第２不純物拡散層と、
前記第１と第２記憶保持部を覆うように前記トレンチ内から前記第１と第２不純物拡散層上に延在するように形成されたゲート電極とを有する、半導体記憶装置。
【請求項２】
前記第１と第２記憶保持部は、前記トレンチの側壁上から底面上に延在する、請求項１に記載の半導体記憶装置。
【請求項３】
主表面を有する第１導電型の半導体基板と、
前記主表面に開口するように前記半導体基板に形成されたトレンチと、
前記トレンチ上に間隔をあけて形成された第１と第２メモリセルとを備え、
前記第１メモリセルは、
前記トレンチの一方の側壁上に形成された第１記憶保持部と、
前記トレンチの他方の側壁上に形成された第２記憶保持部と、
前記第１と第２記憶保持部の両側に形成された第２導電型の第１と第２不純物拡散層と、
前記第１と第２記憶保持部を覆うように前記トレンチ内から前記第１と第２不純物拡散層上に延在するように形成された第１ゲート電極とを有し、
前記第２メモリセルは、
前記トレンチの一方の側壁上に前記第１記憶保持部との間に分離絶縁膜を介在して形成された第３記憶保持部と、
前記トレンチの他方の側壁上に前記第２記憶保持部との間に分離絶縁膜を介在して形成された第４記憶保持部と、
前記第３と第４記憶保持部の両側に形成された第２導電型の第３と第４不純物拡散層と、
前記第３と第４記憶保持部を覆うように前記トレンチ内から前記第３と第４不純物拡散層上に延在するように形成された第２ゲート電極とを有する、半導体記憶装置。
【請求項４】
第１導電型の半導体基板の主表面に第２導電型の不純物拡散層を形成する工程と、
前記不純物拡散層を貫通し、前記主表面に開口するように前記半導体基板にトレンチを形成する工程と、
前記トレンチ内から前記不純物拡散層上に延在するように第１酸化膜、窒化膜、第２酸化膜を順に形成する工程と、
前記第２酸化膜、前記窒化膜および前記第１酸化膜を選択的にエッチングすることにより、前記トレンチの底面の一部および前記不純物拡散層を露出させる一方で、前記トレンチの側壁上に前記第１酸化膜、前記窒化膜および前記第２酸化膜の積層膜を残す工程と、
露出した前記トレンチの底面の一部および前記不純物拡散層上に絶縁膜を形成する工程と、
前記絶縁膜上および前記積層膜上にゲート電極を形成する工程と、
を備えた、半導体記憶装置の製造方法。
【請求項５】
前記第２酸化膜を、前記第１酸化膜および前記窒化膜よりも厚く形成し、
前記第２酸化膜、前記窒化膜および前記第１酸化膜をエッチングする工程は、前記窒化膜および前記第１酸化膜を前記トレンチの底面上に延在させるとともに、前記窒化膜上に前記第２酸化膜で構成されるサイドウォールスペーサを形成する工程を含み、
前記サイドウォールスペーサを除去する工程をさらに備えた、請求項４に記載の半導体記憶装置の製造方法。
【請求項６】
第１導電型の半導体基板の主表面に複数の第２導電型の不純物拡散層を選択的に形成する工程と、
前記主表面全面を酸化することにより、前記不純物拡散層上に相対的に厚い第１酸化膜を形成し、前記不純物拡散層間に位置する前記主表面上に相対的に薄い第２酸化膜を形成する工程と、
前記第２酸化膜を除去することにより、前記不純物拡散層間に位置する前記主表面を露出させる工程と、
前記第１酸化膜をマスクとして前記不純物拡散層間に位置する前記主表面をエッチングすることにより、トレンチを形成する工程と、
前記トレンチ内および前記第１酸化膜上に第３酸化膜、窒化膜、第４酸化膜を順に形成する工程と、
前記第４酸化膜、前記窒化膜および前記第３酸化膜を選択的にエッチングすることにより、前記トレンチの底面の一部および前記第１酸化膜を露出させる一方で、前記トレンチの側壁上に前記第３酸化膜、前記窒化膜および前記第４酸化膜の積層膜を残す工程と、
前記トレンチの底面の一部上に絶縁膜を形成する工程と、
前記絶縁膜上、前記積層膜上および前記第１酸化膜上にゲート電極を形成する工程と、
を備えた、半導体記憶装置の製造方法。
【請求項７】
前記第４酸化膜を、前記第３酸化膜および前記窒化膜よりも厚く形成し、
前記第４酸化膜、前記窒化膜および前記第３酸化膜をエッチングする工程は、前記窒化膜および前記第３酸化膜を前記トレンチの底面上に延在させるとともに、前記窒化膜上に前記第４酸化膜で構成されるサイドウォールスペーサを形成する工程を含み、
前記サイドウォールスペーサを除去する工程をさらに備えた、請求項６に記載の半導体記憶装置の製造方法。
【請求項８】
前記窒化膜を選択的に酸化することにより、前記トレンチの側壁に沿って断続的に前記積層膜を残す工程をさらに備えた、請求項４から請求項７のいずれかに記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置およびその製造方法に関し、特に、電荷保持用の絶縁膜への電荷注入によりデータの記憶を行なう半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
従来から、電荷保持用の絶縁膜への電荷注入によりデータの記憶を行なう半導体記憶装置は知られている。該半導体記憶装置は、たとえば分離絶縁膜間のシリコン基板上に形成されたシリコン酸化膜、シリコン窒化膜およびシリコン酸化膜の積層構造と、該積層構造上のゲート電極と、上記積層構造の両側にソース／ドレインとなる１組の不純物領域とを含むメモリセルを有する。
【０００３】
メモリセルは、１組の不純物領域の近傍に、上記の積層構造の一部で形成される２つの記憶保持領域を有しており、該記憶保持領域にホットエレクトロンを注入することによりデータの書込を行なう。このとき、１つのメモリセルにおける２つの記憶保持領域にそれぞれホットエレクトロンを注入してデータの記憶を行なうことができるので、１つのメモリセルで２ビット分のデータの記憶を行なうことができる。
【０００４】
しかし、上記のメモリセルでは２つの記憶保持領域がシリコン窒化膜を介して接続されているので、シリコン窒化膜中のホール伝導により、記憶保持領域に蓄積された電荷が打ち消され、データの保持特性が低下するという問題があった。
【０００５】
この問題を解決可能な半導体装置として、たとえば特開２００２−２３７５４０号公報に記載の半導体装置がある。該文献に記載の半導体装置では、ＦＥＴ(Field Effect Transistor)のゲート電極の側面上に形成された３層構造の絶縁膜の中央の層にキャリアをトラップして情報を記憶するので、上述のようなホール伝導によるデータ保持特性の低下を阻止することができる。
【特許文献１】特開２００２−２３７５４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、特開２００２−２３７５４０号公報に記載の半導体装置では、ゲート電極の側面上から基板上に３層構造の絶縁膜を形成し、さらにその上にサイドウォールスペーサを形成しているので、メモリセルの横方向（基板の主表面と平行な方向）の幅が大きくなってしまう。そのため、メモリセルが大型化するという問題があった。
【０００７】
本発明は、上記のような課題を解決するためになされたものであり、データ保持特性を向上し、かつメモリセルを微細化することが容易となる半導体記憶装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係る半導体記憶装置は、主表面を有する第１導電型の半導体基板（第１導電型のウェルを含む）と、該主表面に開口するように半導体基板に形成されたトレンチと、トレンチ上に形成されたメモリセルとを備える。メモリセルは、トレンチの一方の側壁上に形成された第１記憶保持部と、トレンチの他方の側壁上に形成された第２記憶保持部と、トレンチの両側に形成された第２導電型の第１と第２不純物拡散層と、第１と第２記憶保持部を覆うようにトレンチ内から第１と第２不純物拡散層上に延在するように形成されたゲート電極とを有する。
【発明の効果】
【０００９】
上記のようにトレンチの一方の側壁上に第１記憶保持部を形成し、トレンチの他方の側壁上に第２記憶保持部を形成しているので、１つのメモリセルに２ビット分のデータを記憶することができる。また記憶保持部をトレンチの一方の側壁上と他方の側壁上とに分離して設けているので、ホール伝導などにより記憶保持部に蓄積された電荷が打ち消されるのを阻止することができる。それにより、良好なデータ保持特性を有する半導体記憶装置が得られる。さらに、トレンチ内に記憶保持部を形成しているので、メモリセルの横方向（基板の主表面と平行な方向）における広がりを抑制することができ、メモリセルを微細化することが可能となる。
【発明を実施するための最良の形態】
【００１０】
以下、図１〜図２３を用いて、本発明の実施の形態における半導体記憶装置およびその製造方法について説明する。
【００１１】
本実施の形態における半導体記憶装置は、たとえばＮＲＯＭ（Nitride Read Only Memory)型メモリなどの不揮発性半導体記憶装置であり、複数のメモリセル（メモリセルトランジスタ）が形成されるメモリセルアレイと、メモリセルの動作制御を行なう周辺回路が形成される周辺回路部とを有する。メモリセルは、電荷保持絶縁膜を有し、該電荷保持絶縁膜への電荷の注入によりデータを記憶する。
【００１２】
（実施の形態１）
図１に、本実施の形態１におけるメモリセルアレイの部分平面図を示し、図２に、図１におけるＩＩ−ＩＩ線断面図を示し、図３に１つのメモリセルの断面図を示す。
【００１３】
図１に示すように、メモリセルのソース／ドレイン領域となる複数の不純物拡散層２が縦方向に延在し、該不純物拡散層２の延在方向と直交する横方向にゲート電極５が延在する。このゲート電極５の直下に記憶保持部となる１対の積層膜３を形成する。該積層膜３は、不純物拡散層２間に形成されるトレンチの側壁上に形成され、ゲート電極５の延在方にも、不純物拡散層２の延在方向（トレンチの延在方向）にも分離絶縁膜を介して断続的に形成される。したがって、各メモリセルは、独立した１組の積層膜３、つまり独立した１組の記憶保持部を有する。
【００１４】
図２に示すように、ｐ型（第１導電型）のシリコン基板（半導体基板）１の主表面に開口するようにトレンチ６を形成する。なお、シリコン基板の主表面にｐ型ウェルを形成し、該ｐ型ウェルの表面に開口するようにトレンチ６を形成してもよい。
【００１５】
トレンチ６の両側に位置するシリコン基板１の表面にｎ型（第２導電型）の不純物拡散層２が形成され、トレンチ６は、該不純物拡散層２と平行な方向に延在する。この不純物拡散層２の導電型は、シリコン基板１またはウェルの導電型と異なるものであればよく、たとえばｎ型のシリコン基板１またはウェルを採用した場合には、ｐ型の不純物拡散層２を形成すればよい。
【００１６】
トレンチ６において互いに対向する１対の側壁上に、積層膜３をそれぞれ形成する。積層膜３は、それぞれ第１シリコン酸化膜（ボトム酸化膜：第１酸化膜）３ａと、シリコン窒化膜３ｂと、第２シリコン酸化膜（トップ酸化膜：第２酸化膜）３ｃとを積層したＯＮＯ膜で形成される。この積層膜３が、電荷保持絶縁膜あるいは電荷捕獲膜（電荷を捕獲するトラップを有する膜）として機能する。
【００１７】
積層膜３間に位置するトレンチ６の底面近傍の領域は、メモリセルのチャネル領域の中央部に対応する。このトレンチ６の底面上に、シリコン酸化膜などで構成されるゲート酸化膜（ゲート絶縁膜）８を形成する。また、不純物拡散層２上にも、ゲート電極５と不純物拡散層２間を電気的に分離するシリコン酸化膜４などの絶縁膜を形成する。このシリコン酸化膜４上と、積層膜３上と、ゲート酸化膜８上とに延在するようにゲート電極５を形成する。
【００１８】
図３に示すように、メモリセルは、トレンチ６上に形成され、トレンチ６の一方の側壁上に形成された第１記憶保持部７ａと、トレンチ６の他方の側壁上に形成された第２記憶保持部７ｂと、トレンチ６の両側に形成された１対の不純物拡散層２と、ゲート酸化膜８およびシリコン酸化膜４と、第１と第２記憶保持部７ａ，７ｂを覆うようにトレンチ６内から不純物拡散層２上に延在するように形成されたゲート電極５とを有する。第１と第２記憶保持部７ａ，７ｂは、それぞれ積層膜３の一部で構成される。より詳しくは、第１と第２記憶保持部７ａ，７ｂは、主にシリコン窒化膜３ｂで構成される。該シリコン窒化膜３ｂによって第１と第２記憶保持部７ａ，７ｂは接続されておらず、第１と第２記憶保持部７ａ，７ｂ内のシリコン窒化膜３ｂはゲート酸化膜８によって分離された状態となっている。
【００１９】
次に、メモリセルへのデータの書込み動作について説明する。
【００２０】
まず、第１記憶保持部７ａにデータを書込むには、該第１記憶保持部７ａ側に位置する不純物拡散層２に３〜５Ｖ程度の電圧を印加し、ゲート電極５に５〜１０Ｖ程度の電圧を印加し、第２記憶保持部７ｂ側に位置する不純物拡散層２と、シリコン基板１またはウェルとを接地レベルとする。それにより、第１記憶保持部７ａ近傍にホットエレクトロンを発生させることができ、該ホットエレクトロンを、第１および第２シリコン酸化膜３ａ，３ｂとシリコン窒化膜３ｂとの界面近傍のトラップ準位に注入して捕獲することができる。
【００２１】
他方、第２記憶保持部７ｂにデータを書込むには、該第２記憶保持部７ｂ側に位置する不純物拡散層２に３〜５Ｖ程度の電圧を印加し、ゲート電極５に５〜１０Ｖ程度の電圧を印加し、第１記憶保持部７ａ側に位置する不純物拡散層２と、シリコン基板１またはウェルとを接地レベルとする。それにより、第２記憶保持部７ｂ近傍にホットエレクトロンを発生させることができ、該ホットエレクトロンを、第１および第２シリコン酸化膜３ａ，３ｂとシリコン窒化膜３ｂとの界面近傍のトラップ準位に注入して捕獲することができる。以上のようにしてメモリセルへのデータの書込みを行なうことができる。
【００２２】
次に、データの読出し動作について説明する。
【００２３】
第１記憶保持部７ａにデータが書込まれているか否か、つまり第１記憶保持部７ａに電子が注入されているか否かを読み出すには、第１記憶保持部７ａ側の不純物拡散層２をソース、第２記憶保持部７ｂ側の不純物拡散層２をドレインとしてデータの読出しを行なう。
【００２４】
第１記憶保持部７ａに電子が注入されている場合には、この電子のためにメモリセルの駆動能力が低下し、メモリセルの閾値電圧が相対的に高くなる。それに対し、第１記憶保持部７ａに電子が注入されていない場合には、メモリセルの駆動能力が低下しないので、メモリセルの閾値電圧が相対的に低くなる。この特性を利用して、第１記憶保持部７ａにデータが書込まれているか否かの判定を行なうことができる。
【００２５】
他方、第２記憶保持部７ｂにデータが書込まれているか否かを読み出すには、第２記憶保持部７ｂ側の不純物拡散層２をソース、第１記憶保持部７ａ側の不純物拡散層２をドレインとしてデータの読出しを行なう。
【００２６】
この場合も、第２記憶保持部７ｂに電子が注入されている場合には、この電子のためにメモリセルの駆動能力が低下し、メモリセルの閾値電圧が相対的に高くなるのに対し、第２記憶保持部７ｂに電子が注入されていない場合には、メモリセルの駆動能力が低下しないので、メモリセルの閾値電圧が相対的に低くなる。この特性を利用して、第２記憶保持部７ｂにデータが書込まれているか否かの判定を行なうことができる。
【００２７】
メモリセルに記憶したデータを消去するには、不純物拡散層２に３〜７Ｖ程度の電圧を印加し、ゲート電極５に−５〜−１０Ｖ程度の負電圧を印加する。それにより、記憶保持部に捕獲されていた電子の引抜きあるいは記憶保持部へのホールの注入を行なうことができ、メモリセルに記憶したデータを消去することができる。
【００２８】
以上のように、１つのメモリセルに２つの独立（たとえば分離）した記憶保持部を設けることで、１つのメモリセルで２ビット分のデータを記憶することができる。また記憶保持部を互いに独立させることで、記憶保持部におけるホール伝導などにり、蓄積された電荷が相互に打消し合うのを抑制することができる。それにより、良好なデータ保持特性を有する半導体記憶装置が得られる。
【００２９】
さらに、トレンチ内に記憶保持部を形成しているので、メモリセルの横方向（基板の主表面と平行な方向）における広がりを抑制することができ、メモリセルを微細化することが可能となる。また、トレンチに沿って３次元的にメモリセルのチャネルを形成することができるので、パンチスルー耐性を向上しながらメモリセルの微細化を行なうことができる。
【００３０】
次に、図４〜図８を用いて、本実施の形態１における半導体記憶装置の製造方法について説明する。
【００３１】
図４に示すように、ｐ型シリコン基板１（またはｐ型ウェル）の主表面上に、熱酸化法などにより、不純物導入時のダメージおよび汚染防止用のシリコン酸化膜９を５〜３０ｎｍ程度の厚さで形成する。その後、イオン注入法などにより、ｎ型の不純物を０．１〜５×１０１５／ｃｍ２程度メモリセルアレイ内のシリコン基板全面に導入する。それにより、不純物拡散層２を形成する。
【００３２】
次に、図５に示すように、シリコン酸化膜９上に写真製版技術を用いてレジストパターン１０を形成し、該レジストパターン１０をマスクとしてシリコン酸化膜９とシリコン基板１とをエッチングする。それにより、不純物拡散層２を貫通してシリコン基板１の主表面に開口するように複数のトレンチ６を形成しながら、トレンチ６の両側に自己整合的に不純物拡散層２を残すことができる。
【００３３】
レジストパターン１０を除去した後、図６に示すように、熱酸化法などにより、トレンチ６の表面および不純物拡散層２の表面上に１〜５ｎｍ程度の厚みの第１シリコン酸化膜３ａを形成し、該第１シリコン酸化膜３ａ上に、ＣＶＤ（Chemical Vapor Deposition）法などにより、３〜１０ｎｍ程度の厚みのシリコン窒化膜３ｂを堆積する。続いて、シリコン窒化膜３ｂの表面を熱酸化することでシリコン窒化膜３ｂ表面上に０．５〜５ｎｍ程度の厚みの熱酸化膜を形成するか、ＣＶＤ法などにより２〜８ｎｍ程度の厚みの酸化膜をシリコン窒化膜３ｂ表面上に堆積する。それにより、シリコン窒化膜３ｂ表面上に第２シリコン酸化膜３ｃを形成することができ、該第２シリコン酸化膜３ｃ、シリコン窒化膜３ｂおよび第１シリコン酸化膜３ａで構成されるＯＮＯ膜を形成することができる。
【００３４】
次に、図７に示すように、異方性ドライエッチングによりＯＮＯ膜をエッチバックすることにより、不純物拡散層２の表面上およびトレンチ６底部のＯＮＯ膜を除去してトレンチ６の底面の一部および不純物拡散層２を露出させ、トレンチ６の側壁上にＯＮＯ膜を残余させる。それにより、トレンチ６において互いに対向する側壁上にＯＮＯ膜で構成される１組の積層膜３を形成することができる。
【００３５】
次に、熱酸化法などにより、シリコン基板１の主表面（不純物拡散層２の表面）上とトレンチ６の底部とにシリコン酸化膜を形成する。それにより、図８に示すように、シリコン酸化膜４とゲート酸化膜８とを形成することができる。このとき、不純物拡散層２には比較的高濃度の不純物が導入されているので、シリコン酸化膜４の厚みがゲート酸化膜８の厚みよりも厚くなっている。
【００３６】
次に、シリコン酸化膜４上、ゲート酸化膜８上および積層膜３上に、ＣＶＤ法などによりゲート電極材料となるポリシリコンなどの導電膜を堆積する。該導電膜をエッチングすることにより、不純物拡散層２と直交する方向に延びる短冊状の導電膜パターンを形成する。それにより、ゲート電極５を形成することができる。その後、ゲート電極５間にｐ型不純物を導入することにより、素子分離領域を形成する。
【００３７】
上記のようにしてゲート電極５を形成した後も、トレンチ６の側壁に沿ってシリコン窒化膜３ｂが連続的に残存するので、隣り合うゲート電極５下のＯＮＯ膜（積層膜）は、シリコン窒化膜３ｂを介して互いに接続された状態となっている。
【００３８】
そこで、ゲート電極５の形成後に、ゲート電極５間のシリコン窒化膜３ｂを、高温ウェット酸化（たとえばＩＳＳＧ（In-situ Stream Generation））などによって酸化し、シリコン酸化膜化する。それにより、各メモリセルの記憶保持部間がシリコン窒化膜３ｂによって接続されるのを回避することができ、ホール伝導による蓄積電荷の消失を阻止することができる。なお、シリコン窒化膜３ｂをトレンチ６の側壁に沿う方向に選択的に酸化する工程は、ゲート電極５の形成前に行なってもよい。
【００３９】
その後、ＣＶＤ法などによりゲート電極５を覆うように層間絶縁膜を堆積し、該層間絶縁膜にコンタクトホールを形成し、該コンタクトホール内および／または層間絶縁膜上にＣＶＤ法などにより導電膜を堆積し、エッチングなどにより導電膜をパターニングすることにより配線パターンを形成する。必要に応じてこれらの工程を繰り返し、多層配線構造を形成する。そして、最終的にデバイスの表面に保護膜を形成し、該保護膜に外部接続端子部を開口することにより、前工程処理が完了する。
【００４０】
上述のように、本実施の形態１における半導体記憶装置の製造方法では、トレンチ６の両側壁に選択的に電荷保持膜となる積層膜（ＯＮＯ膜）３を形成することができるので、データ保持特性の良好な半導体記憶装置が得られる。また、ソース／ドレイン領域となる不純物拡散層２に対し自己整合的に積層膜３を形成することができるので、メモリセルの微細化も可能となる。
【００４１】
（実施の形態２）
次に、本発明の実施の形態２について図９〜図１２を用いて説明する。
【００４２】
本実施の形態２における半導体記憶装置の構造は、実施の形態１の場合とほぼ同様であるので、実施の形態１の場合と同様の効果が得られる。
【００４３】
次に、本実施の形態２における半導体記憶装置の製造方法について説明する。
【００４４】
上述の実施の形態１では、メモリセルアレイ全面に形成した不純物拡散層２を貫通するようにシリコン基板１をエッチングすることによりトレンチ６を形成したが、本実施の形態２では、シリコン基板１の主表面に選択的に不純物拡散層２を形成した後にトレンチ６を形成する。本実施の形態２の場合も、実施の形態１の場合と同様の効果を期待できる。
【００４５】
以下、本実施の形態２における半導体記憶装置の製造方法について図を参照しながら説明する。
【００４６】
まず図９に示すように、ｐ型シリコン基板１（またはｐ型ウェル）の主表面上に、熱酸化法などにより、不純物導入時のダメージおよび汚染防止用のシリコン酸化膜９を５〜３０ｎｍ程度の厚さで形成する。その後、シリコン酸化膜９上に写真製版技術を用いてレジストパターン１１を形成し、該レジストパターン１１をマスクとして、イオン注入法などにより、ｎ型の不純物を０．１〜５×１０１５／ｃｍ２程度シリコン基板１の主表面に導入する。それにより、不純物拡散層２を形成する。
【００４７】
レジストパターン１１を除去した後、７５０℃〜９５０℃程度の比較的低温で熱酸化処理を行なう。それにより、図１０に示すように、メモリセルアレイ内のシリコン基板１の主表面全面上にシリコン酸化膜（絶縁膜）４ａを形成する。このとき、不純物拡散層２の表面は増速酸化されるので、不純物拡散層２間に位置するシリコン基板１の主表面上の酸化膜と比較して、不純物拡散層２の表面上に厚い酸化膜が自己整合的に形成される。つまり、不純物拡散層２上に相対的に厚い酸化膜（第１酸化膜）を形成し、不純物拡散層２間に位置するシリコン基板１の主表面上に相対的に薄い酸化膜（第２酸化膜）を形成することができる。
【００４８】
次に、ウェットエッチング法またはドライエッチング法により、不純物拡散層２間に位置するシリコン基板１の主表面上のシリコン酸化膜４ａを除去する。それにより、図１１に示すように、不純物拡散層２間に位置するシリコン基板１の主表面が露出させながら、不純物拡散層２の表面上にシリコン酸化膜４ａを残すことができる。
【００４９】
次に、図１２に示すように、不純物拡散層２の表面上のシリコン酸化膜４ａをマスクとして、不純物拡散層２間に位置するシリコン基板１をドライエッチング法によりエッチングする。それにより、不純物拡散層２に対し自己整合的に複数のトレンチ６を形成するとともにトレンチ６の両側に不純物拡散層２を残すことができる。
【００５０】
次に、図１３に示すように、熱酸化法などにより、トレンチ６の表面上およびシリコン酸化膜４ａ上に１〜５ｎｍ程度の厚みの第１シリコン酸化膜３ａを形成し、該第１シリコン酸化膜３ａ上に、ＣＶＤ法などにより、３〜１０ｎｍ程度の厚みのシリコン窒化膜３ｂを堆積する。続いて、シリコン窒化膜３ｂの表面を熱酸化することでシリコン窒化膜３ｂ表面上に０．５〜５ｎｍ程度の厚みの熱酸化膜を形成するか、ＣＶＤ法などにより２〜８ｎｍ程度の厚みの酸化膜をシリコン窒化膜３ｂ表面上に堆積する。それにより、シリコン窒化膜３ｂ表面上に第２シリコン酸化膜３ｃを形成することができ、該第２シリコン酸化膜３ｃ、シリコン窒化膜３ｂおよび第１シリコン酸化膜３ａで構成されるＯＮＯ膜を形成することができる。
【００５１】
次に、図１４に示すように、異方性ドライエッチングによりＯＮＯ膜をエッチバックすることにより、シリコン酸化膜４ａの表面上およびトレンチ６底部のＯＮＯ膜を除去してトレンチ６の底面の一部およびシリコン酸化膜４ａを露出させ、トレンチ６の側壁上にＯＮＯ膜を残余させる。それにより、トレンチ６において互いに対向する側壁上にＯＮＯ膜で構成される１組の積層膜３を形成することができる。
【００５２】
これ以降は、実施の形態１の場合と同様の工程を経て本実施の形態における半導体記憶装置を製造することができる。
【００５３】
（実施の形態３）
次に、本発明の実施の形態３について、図１５〜図１９を用いて説明する。
【００５４】
図１５に、本実施の形態３における半導体記憶装置の部分断面図を示す。図１５に示すように、積層膜３をトレンチ６の側壁上から底面上に延在させている。つまり、第１と第２記憶保持部を、トレンチ６の側壁上から底面上に延在させている。それにより、メモリセルのチャネルに占める電荷保持膜（記憶保持部）の面積が増大するので、メモリセルの電流値のＯＮ／ＯＦＦ比が大きくなり、データの読出しが容易となる。
【００５５】
次に、本実施の形態３における半導体記憶装置の製造方法について図１６〜図１９を用いて説明する。
【００５６】
実施の形態１と同様の工程を経てシリコン窒化膜３ｂまでを形成する。このシリコン窒化膜３ｂ上に、図１６に示すように、ＣＶＤ法などにより２０〜２００ｎｍ程度の厚みの第２シリコン酸化膜３ｃ１を堆積する。該第２シリコン酸化膜３ｃ１の厚みは、第１シリコン酸化膜３ａやシリコン窒化膜３ｂの厚みよりも厚い（たとえば１０倍以上程度）。
【００５７】
次に、異方性ドライエッチングにより、第２シリコン酸化膜３ｃ１、シリコン窒化膜３ｂおよび第１シリコン酸化膜３ａで構成されるＯＮＯ膜をエッチバックする。それにより、図１７に示すように、不純物拡散層２の表面およびトレンチ６の底面の一部を露出させる。このとき、第２シリコン酸化膜３ｃ１を厚く形成しているので、シリコン窒化膜３ｂ上に第２シリコン酸化膜３ｃ１で構成されるサイドウォールスペーサを形成することができる。また、サイドウォールスペーサ下に屈曲形状の第１シリコン酸化膜３ａおよびシリコン窒化膜３ｂを残余させることができ、トレンチ６の底面上に第１シリコン酸化膜３ａおよびシリコン窒化膜３ｂを延在させることができる。
【００５８】
次に、図１８に示すように、弗酸系水溶液を用いたウェットエッチングによってサイドウォールスペーサを除去する。その後、熱酸化法などにより、トレンチ６の底面上、シリコン窒化膜３ｂ上および不純物拡散層２上に酸化膜を形成する。それにより、図１９に示すように、トレンチ６の底面上のゲート酸化膜８、シリコン窒化膜３ｂ上の第２シリコン酸化膜３ｃおよび不純物拡散層２上のシリコン酸化膜４を同時に形成することができる。その結果、トレンチ６において互いに対向する側壁上からトレンチ６の底面上に延在するようにＯＮＯ膜で構成される１組の積層膜３を形成することができる。
【００５９】
これ以降は、実施の形態１の場合と同様の工程を経て本実施の形態における半導体記憶装置を製造することができる。
【００６０】
（実施の形態４）
次に、図２０〜図２３を用いて、本発明の実施の形態４について説明する。
【００６１】
本実施の形態４は、実施の形態２の製造方法と実施の形態３の製造方法とを組合せたものである。本実施の形態４における半導体記憶装置の構造は、実施の形態３の場合とほぼ同様であるので、本実施の形態４における半導体記憶装置によれば実施の形態３の場合と同様の効果が得られる。
【００６２】
次に、本実施の形態４における半導体記憶装置の製造方法について説明する。
【００６３】
まず、実施の形態２と同様の工程を経てシリコン窒化膜３ｂまでを形成する。このシリコン窒化膜３ｂ上に、図２０に示すように、ＣＶＤ法などにより２０〜２００ｎｍ程度の厚みの第２シリコン酸化膜３ｃ１を堆積する。該第２シリコン酸化膜３ｃ１の厚みは、第１シリコン酸化膜３ａやシリコン窒化膜３ｂの厚みよりも厚い。
【００６４】
次に、異方性ドライエッチングにより、第２シリコン酸化膜３ｃ１、シリコン窒化膜３ｂおよび第１シリコン酸化膜３ａで構成されるＯＮＯ膜をエッチバックする。それにより、図２１に示すように、シリコン酸化膜４ａの表面およびトレンチ６の底面の一部を露出させる。このとき、第２シリコン酸化膜３ｃ１を厚く形成しているので、シリコン窒化膜３ｂ上に第２シリコン酸化膜３ｃ１で構成されるサイドウォールスペーサを形成することができる。また、サイドウォールスペーサ下に屈曲形状の第１シリコン酸化膜３ａおよびシリコン窒化膜３ｂを残余させることができ、トレンチ６の底面上に第１シリコン酸化膜３ａおよびシリコン窒化膜３ｂを延在させることができる。
【００６５】
次に、図２２に示すように、弗酸系水溶液を用いたウェットエッチングによってサイドウォールスペーサを除去する。その後、図２３に示すように、熱酸化法などにより、トレンチ６の底面上にゲート酸化膜（ゲート絶縁膜）８と、シリコン窒化膜３ｂ上に第２シリコン酸化膜３ｃとを同時に形成することができる。その結果、トレンチ６において互いに対向する側壁上からトレンチ６の底面上に延在するようにＯＮＯ膜で構成される１組の積層膜３を形成することができる。
【００６６】
これ以降は、実施の形態１〜３の場合と同様の工程を経て本実施の形態における半導体記憶装置を製造することができる。
【００６７】
以上のように本発明の実施の形態について説明を行なったが、本発明は上記の実施の形態に限定されるものではない。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内での全ての変更が含まれる。
【産業上の利用可能性】
【００６８】
本発明は、電荷保持用の絶縁膜への電荷注入によりデータの記憶を行なう半導体記憶装置に適用される。
【図面の簡単な説明】
【００６９】
【図１】本発明の実施の形態１における半導体記憶装置の部分平面図である。
【図２】図１のＩＩ−ＩＩ線に沿う断面図である。
【図３】本発明の実施の形態１における半導体記憶装置のメモリセルの断面図である。
【図４】本発明の実施の形態１における半導体記憶装置の製造工程の第１工程を示す断面図である。
【図５】本発明の実施の形態１における半導体記憶装置の製造工程の第２工程を示す断面図である。
【図６】本発明の実施の形態１における半導体記憶装置の製造工程の第３工程を示す断面図である。
【図７】本発明の実施の形態１における半導体記憶装置の製造工程の第４工程を示す断面図である。
【図８】本発明の実施の形態１における半導体記憶装置の製造工程の第５工程を示す断面図である。
【図９】本発明の実施の形態２における半導体記憶装置の製造工程の第１工程を示す断面図である。
【図１０】本発明の実施の形態２における半導体記憶装置の製造工程の第２工程を示す断面図である。
【図１１】本発明の実施の形態２における半導体記憶装置の製造工程の第３工程を示す断面図である。
【図１２】本発明の実施の形態２における半導体記憶装置の製造工程の第４工程を示す断面図である。
【図１３】本発明の実施の形態２における半導体記憶装置の製造工程の第５工程を示す断面図である。
【図１４】本発明の実施の形態２における半導体記憶装置の製造工程の第６工程を示す断面図である。
【図１５】本発明の実施の形態３における半導体記憶装置の部分断面図である。
【図１６】本発明の実施の形態３における半導体記憶装置の製造工程の特徴的な第１工程を示す断面図である。
【図１７】本発明の実施の形態３における半導体記憶装置の製造工程の特徴的な第２工程を示す断面図である。
【図１８】本発明の実施の形態３における半導体記憶装置の製造工程の特徴的な第３工程を示す断面図である。
【図１９】本発明の実施の形態３における半導体記憶装置の製造工程の特徴的な第４工程を示す断面図である。
【図２０】本発明の実施の形態４における半導体記憶装置の製造工程の特徴的な第１工程を示す断面図である。
【図２１】本発明の実施の形態４における半導体記憶装置の製造工程の特徴的な第２工程を示す断面図である。
【図２２】本発明の実施の形態４における半導体記憶装置の製造工程の特徴的な第３工程を示す断面図である。
【図２３】本発明の実施の形態４における半導体記憶装置の製造工程の特徴的な第４工程を示す断面図である。
【符号の説明】
【００７０】
１  シリコン基板、２  不純物拡散層、３  積層膜、３ａ  第１シリコン酸化膜、３ｂ  シリコン窒化膜、３ｃ，３ｃ１  第２シリコン酸化膜、４，４ａ，９  シリコン酸化膜、５  ゲート電極、６  トレンチ、７ａ  第１記憶保持部、７ｂ  第２記憶保持部、８  ゲート酸化膜、１０，１１  レジストパターン。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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