(57)【要約】      （修正有）【課題】２ビットセル構造を持つ不揮発性メモリー装置に於いて、プログラミング効率を改善し、小型化し、コストを低減する。【解決手段】本発明の一実施態様は、ｐ型半導体基板、そのｐ型半導体基板上の酸化物層、その酸化物層上の窒化物層、その窒化物層上の別の酸化物層、その別の酸化物層上のゲート、そのｐ型半導体基板内の二つのＮ＋接合、その二つのＮ＋接合内にそれぞれ形成するソースとドレイン、不揮発性メモリー内の第１ビットと第２ビット、そしてそれにより少なくとも二つの動作状態（即ち、消去とプログラミング）からなる不揮発性メモリーを有するシステムを提供する。即ち、不揮発性メモリー内の１ビットは消去若しくはプログラミング状態のいずれかにある。１ビットを消去するために電子を不揮発性メモリーのゲートに注入する。１ビットをプログラミングするために正孔を注入するか、そのビットの電子を減らす。【選択図】図１
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【特許請求の範囲】
【請求項１】
ｐ型半導体基板、前記ｐ型半導体基板上の第１アイソレーション層、前記第１アイソレーション層上のトラッピング層、前記トラッピング層上の第２アイソレーション層、前記第２アイソレーション層上のゲート、前記ｐ型半導体基板内の二つのＮ＋接合及び前記二つのＮ＋接合上に夫々形成されるソースとドレインからなる不揮発性メモリー；
前記不揮発性メモリーがしきい値電圧と、読み取り動作中読み取り電流を持つため、前記不揮発性メモリー内の少なくとも１ビットが消去状態で電子を保持する動作をすることが可能な前記トラッピング層；そして
前記読取り電流から得られる第１入力と参照電圧と参照電流のいずれかの形態の第２入力を受けるコンパレータからなる電子回路。
【請求項２】
消去状態にある少なくとも一つの前記ビットの前記しきい値がプログラミング状態にある少なくとも一つの前記ビットの前記しきい値より大きい請求項１に記載の回路。
【請求項３】
消去状態にある少なくとも一つの前記ビットにより生じる前記読み取り電流がプログラミング状態にある少なくとも一つの前記ビットにより生じる前記読み取り電流より小さい請求項１に記載の回路。
【請求項４】
前記第１アイソレーション層と前記第２アイソレーション層が酸化シリコンからなる請求項１に記載の回路。
【請求項５】
前記トラッピング層が窒化物からなる請求項１に記載の回路。
【請求項６】
ｐ型半導体基板、前記ｐ型半導体基板上の第１アイソレーション層、前記第１アイソレーション層上のトラッピング層、前記トラッピング層上の第２アイソレーション層、前記第２アイソレーション層上のゲート、前記ｐ型半導体基板内の二つのＮ＋接合、及び前記二つのＮ＋接合上に夫々形成されるソースとドレインからなる不揮発性メモリー；
前記メモリーがしきい値電圧と、読み取り動作中読み取り電流を有するため、前記不揮発性メモリー内のドレインビットとソースビットの一つが消去状態で電子を保持する動作をすることが可能な前記トラッピング層；そして
前記読み取り電流から生じる第１入力と参照電圧と参照電流のいずれかの形態の第２入力を受けるコンパレータからなるシステム。
【請求項７】
ドレインビットとソースビットをそれぞれ読み取るために、ソースとドレインにバイアス電圧を印加する請求項６記載のシステム。
【請求項８】
ドレインビットとソースビットをそれぞれプログラミングするために、ドレインとソースに正孔を注入する請求項６記載のシステム。
【請求項９】
プログラミング状態にあるドレインビットとソースビットの一つのしきい値電圧より消去状態にあるドレインビットとソースビットの一つのしきい値電圧が大きい請求項６記載のシステム。
【請求項１０】
プログラミング状態にあるドレインビットとソースビットの一つによる読み取り電流より消去状態にあるドレインビットとソースビットの一つによる読み取り電流が小さい請求項６記載のシステム。
【請求項１１】
ソース、ドレインおよび不揮発性メモリーを読み取る際前記ソースと前記ドレイン間に形成されるチャンネルからなるｐ型半導体基板；
前記チャンネル上の第１絶縁層；
前記第１絶縁層上の非導電性トラッピング層；
前記非導電性トラッピング層上の第２絶縁層；
前記第２絶縁層上のゲート；及び
前記不揮発性メモリー内の第１ビットと第２ビットで；
前記不揮発性メモリーが消去状態にあるとき前記非導電性トラッピング層は電子を保持することからなる不揮発性メモリーを有するシステム。
【請求項１２】
第１電荷領域と第２電荷領域からなり、前記不揮発性メモリーがプログラミング状態にあるとき前記第１電荷領域と第２電荷領域内の正味の電荷が減ることからなる請求項１１記載のシステム。
【請求項１３】
前記チャンネル上のトンネル層からなる請求項１１記載のシステム
【請求項１４】
前記トンネル層は、電子と正孔のエネルギーバリヤが前記第１絶縁層より低いことからなる請求項１３記載のシステム。
【請求項１５】
前記トンネル層が酸化チタンとＢＳＴ（バリウム、ストロンチウム、タンタル化合物）の少なくとも一つからなる請求項１３記載のシステム。
【請求項１６】
トラッピング層内に電子を保持することにより少なくとも１ビットを消去し；
正孔を注入することにより少なくとも１ビットをプログラミングし；
バイアス電圧を印加することにより少なくとも１ビットを読み取り；
少なくとも１ビットのしきい値電圧と読み取り電流の一つを検出し；および
参照電圧と参照電流の内の一つを用意することからなる少なくとも１ビットを有する不揮発性メモリーの動作方法。
【請求項１７】
前記読み取り電流を前記参照電流と比較し、前記読み取り電流が前記参照電流より小さいとき少なくとも１ビットを消去することからなる請求項１６記載の方法。
【請求項１８】
前記読み取り電流を前記参照電流と比較し、前記読み取り電流が前記参照電流より大きいとき少なくとも１ビットをプログラミングすることからなる請求項１６記載の方法。
【請求項１９】
前記チャンネル上にトンネル層を形成することからなる請求項１６記載の方法。
【請求項２０】
前記トンネル層を酸化チタンとＢＳＴ（バリウム、ストロンチウム、タンタル化合物）の少なくとも一つで作ることからなる請求項１９記載の方法。
【請求項２１】
不揮発性メモリー内の窒化物層に電子を保持することによりドレインビットとソースビットの一つを消去し；
前記不揮発性メモリー内のドレインに正孔を注入することにより前記ドレインビットをプログラミングし；
前記不揮発性メモリー内のソースに正孔を注入することにより前記ソースビットをプログラミングし；
前記ソースと前記ドレインそれぞれバイアス電圧を印加することにより前記ドレインビットと前記ソースビットを読み取ることからなるドレインビットとソースビットを持つ不揮発性メモリーを動作する方法。
【請求項２２】
前記ドレイン内の電子を減少させることにより前記ドレインビットをプログラミングする請求項２１記載の方法。
【請求項２３】
前記ソース内の電子を減少させることにより前記ソースビットをプログラミングする請求項２１記載の方法。
【請求項２４】
参照電圧と参照電流の一つを用意することからなる請求項２１記載の方法。
【請求項２５】
前記参照電圧と前記参照電流の一つをドライバとコンパレータを有する検知回路内に用意することからなる請求項２４記載の方法。
【請求項２６】
前記ドレインビットと前記ソースビットの読み取り電流をそれぞれ検出し；および
前記読み取り電流を前記ドレインビットと前記ソースビットの前記参照電流とそれぞれ比較することからなる請求項２４記載の方法。
【請求項２７】
前記ドレインで、前記読み取り電流が前記参照電流より小さいとき前記ドレインビットを消去する請求項２６記載の方法。
【請求項２８】
前記ソースで前記読み取り電流が前記参照電流より小さいとき、前記ソースビットを消去する請求項２６記載の方法。
【請求項２９】
前記ドレインで前記読み取り電流が前記参照電流より大きいとき、前記ドレインビットをプログラミングする請求項２６記載の方法。
【請求項３０】
前記ソースで前記読み取り電流が前記参照電流より大きいとき、前記ソースビットをプログラミングする請求項２６記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般的に半導体メモリー装置に関し、特にフラッシュメモリーのような不揮発性メモリーセルとＰＨＩＮＥＳ（ホットホール注入窒化物エレクトロンストレージによるプログラミング）メモリーセルの動作方法に関する。
【０００２】
［関連出願］
本発明のこの出願は、２００２年３月２９日出願の米国特許出願番号１０／１１３，３５６の部分継続出願（ＣＩＰ）であり、引用文献としてここに組み込む。
【背景技術】
【０００３】
情報の不揮発性ストレージ用メモリー装置は広く使われている。典型的不揮発性半導体メモリー装置には、読取専用メモリー（ＲＯＭ）、プログラマブル読取専用メモリー（ＰＲＯＭ）、消去可能読取専用メモリー（ＥＰＲＯＭ）、電気的消去可能読取専用メモリー（ＥＥＰＲＯＭ）とフラッシュＥＥＰＲＯＭがある。
【０００４】
フラッシュＥＥＰＲＯＭはメモリーセルがプログラミング（即ち、書込み）され、又電気的に消去される点でＥＥＰＲＯＭと同じだが、一度に全てのメモリーを消去する付加的な能力を有する。ＥＥＰＲＯＭ半導体メモリーが広く使われていることが、プログラミング時間をより短くすること、プログラミングや読み取りをより低い電圧で作動すること、データ保存時間をより長くすること、消去時間をより短くすること、寸法をより小さくすること等の最適なパーフォーマンスの特性を有するＥＥＰＲＯＭメモリーセルの開発を促した。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ホットエレクトロン注入を用いる従来のプログラミングは、高い動作電圧と大きい電力を要する。不揮発性セルの大きさが小さくチャンネルが相対的に小さいので、高い動作電圧はリーク電流を大きくしプログラミング効率を低下させるパンチースルー効果を引き起こす。そのようなことは、２−ビットメモリーセルとしての機能を持つ従来の不揮発性メモリー装置における重要な設計や実行上の欠点となる。更にその従来の構造は特にサイズが限定され、そのため小型化やコスト低減への技術的努力の障害となる。
【０００６】
少なくともこれら前述の欠点を克服する装置や方法についての技術において一般的ニーズがある。特に最適な２ビットセル構造を持つ不揮発性メモリー装置の技術に特別のニーズが存在し、更に少なくともこれら前述の欠点を克服する不揮発性メモリー装置とそれに関連する方法に特別のニーズが存在する。特に、トラッピング用誘電層に捕獲された電子の電荷が増幅効果を有し、最適に小型化した不揮発性メモリー装置に関する技術にニーズがある。
【０００７】
従って、本発明の一実施態様は関連技術の制限や欠点による上記一以上の問題を取り除く不揮発性メモリーと方法を目的とする。
【課題を解決するための手段】
【０００８】
これらや他の利点を達成するため、そして本発明の目的に従って具体的かつ幅広く記述したとおり、ｐ型半導体基板、そのｐ型半導体基板上のアイソレーション層、そのアイソレーション層上のトラッピング層、そのトラッピング層上の別のアイソレーション層、その別のアイソレーション層上のゲート、ｐ型半導体層内の二つのＮ＋接合、その二つのＮ＋接合内に各々形成したソースとドレイン、不揮発性メモリー内の第１ビットと第２ビットと、それに伴うそのための少なくとも二つの動作（即ち、消去と書込み）の状態からなる不揮発性メモリーを持つシステムを提供する。即ち、不揮発性メモリー内の１ビットは消去状態かプログラミング状態かのいずれかになりうる。ビットを消去するために電子を不揮発性メモリーのゲートに注入する。ビットのプログラミングをするため、正孔を不揮発性メモリーのゲートに注入するかそのビットの電子を減らす。不揮発性メモリーはしきい値電圧、および読み取り動作中は読み取り電流を持つので、トラッピング層は不揮発性メモリー内にある少なくとも１ビットを消去状態にする電子を保持する動作が可能である。更に、読み取り電流から生じる第１入力と、参照電圧および参照電流の一つの形態の第２入力を受けるために、コンパレータを用意することもできる。
【０００９】
本発明はバイアス電圧をメモリーに印加し、しきい値電圧か読み取り電流を検出し、参照電圧としきい値電圧を比較若しくは参照電流と読み取り電流を比較するかのいずれかをし、少なくとも１ビットを消去状態か若しくはプログラミング状態かを同定することからなる不揮発性メモリー内の少なくとも１ビットの検知および読み取り方法を提供する。
【００１０】
本発明の一実施態様に従って少なくとも１ビットを持つ不揮発性メモリーを動作する方法は、窒化物層に電子を保持することにより少なくとも１ビットを消去し、正孔を注入することにより少なくとも１ビットをプログラミングし、バイアス電圧を印加することにより少なくとも１ビットを読み取り、少なくとも１ビット用のしきい値電圧か読み取り電流を検出し、参照電圧若しくは参照電流を与え、しきい値電圧を参照電圧と比較若しくは読み取り電流と参照電流を比較することからなる。もししきい値電圧が参照電圧より大きいかもしくは読み取り電流が参照電流より小さければ、少なくとも１ビットを消去する。もししきい値電圧が参照電圧より小さいかもしくは読み取り電流が参照電流より大きければ、少なくとも１ビットをプログラミングする。
【発明の効果】
【００１１】
本発明に従った前記不揮発性メモリーと前記方法は、メモリーセルを検知しプログラミングする速度を最適化し、それに従って動作電圧の余裕を増大する。メモリー検知プロセスを最適化することにより、読み取り速度は上がり、読み取りエラーは著しく減少する。その結果、メモリーセルの検知精度は最適化される。メモリーセルのプログラミングと消去の割り当ても又減少する。
【００１２】
本発明の更なる利点は以下に一部は記載するが、一部は記載から自明であり、または本発明の実施により学ぶことができる。本発明の利点は添付の請求項で特に指摘している要素や組合せにより実現し、達成できる。
【００１３】
前述の一般的記載と後述の詳細説明は典型的で説明的なものにのみ限定しており、請求項に記載している本発明を限定するものではない。
【００１４】
本明細書の一部を構成し、組み込まれている添付図面は、本発明のいくつかの事例を示し、詳細な説明と共に本発明の考え方の説明に供するものである。
【発明を実施するための最良の形態】
【００１５】
本発明の現在の実施態様を以下に詳細記述するが、その実施例は添付図に示す。図面を通し同一または同様な部品は可能な限り同じ参照番号を使用する。
【００１６】
図１は本発明の一実施態様に従ったシステムのブロック図であり、寸法は記載していないがそれぞれの要素の寸法は任意に増減できる。この特定の実施態様に従う本システムは参照電流または電圧（ＩrefまたはＶref）を受けるコンパレータ、ドライバ（デコーダにもなることができる）及び不揮発性メモリー（ＰＨＩＮＥＳ１０）からなる。ＰＨＩＮＥＳ１０は更にｐ型半導体基板、前記ｐ型半導体基板上の酸化物、前記酸化物上の窒化物層、前記窒化物上の別の酸化物層、前記別の酸化物層上のゲート、前記ｐ型半導体層内の二つのＮ＋接合、前記二つのＮ＋接合内に各々形成するソースとドレインからなる。前記酸化物層はアイソレーション層であり、前記窒化物層はトラッピング層である。不揮発性メモリーＰＨＩＮＥＳ１０が読み出されると、チャンネル（図示されていない）がドレインとソースの間に形成される。第１ビット（ドレインからの“ビット−Ｄ”）と第２ビット（ソースからの“ビット−Ｓ”）が不揮発性メモリーＰＨＩＮＥＳ１０内に与えられ、それに従って少なくとも二つの動作（即ち消去とプログラミング）の状態がそれにより与えられる。即ち、不揮発性メモリー内の１ビットは消去またはプログラミングのいずれかの状態をとる。１ビットを消去するために電子を不揮発性メモリーのゲートに注入する。１ビットをプログラミングするために正孔を注入するかそのビット用の電子を減らす。以下の表１は本発明の考えに従って第１および第２ビット（ビット−Ｄとビット−Ｓ）の消去、プログラミングを一般的に示す。
【表１】
2005203739.tif 000003
【００１７】
図１と表１により、第１ビット（ビット−Ｄ）を消去するため不揮発性メモリーＰＨＩＮＥＳ１０のゲートに電子を注入する。同様に第２ビット（ビット−Ｓ）を消去するため不揮発性メモリーのゲートに電子を注入する。第１ビット（ビット−Ｄ）のプログラミングをするため不揮発性メモリーのドレインに正孔を注入するか、ドレイン側の電子を減らす。第２ビット（ビット−Ｓ）のプログラミングをするため不揮発性メモリーのソースに正孔を注入するか、ソース側の電子を減らす。
【００１８】
不揮発性メモリーはしきい値電圧と、読み取り動作時に読み取り電流を有しているので、トラッピング層は不揮発性メモリー内の少なくとも１ビットを消去状態にする電子を保持するための動作をすることができる。更に読み取り電流からの第１入力と、参照電圧および参照電流の形態の第２入力とを受けるために、コンパレータを用意することができる。
【００１９】
本発明の一実施態様に従って、不揮発性メモリーセル１０を図２に示す。不揮発性メモリーセル１０は一般にＮ−チャンネルＭＯＳＦＥＴ構造を含む。不揮発性メモリーセル１０の中に、二つの埋め込みＮ＋接合を含むｐ型基板１０６、一つがソース１００であり及び他がドレイン１０１であるもの、を含む。チャンネル１０７はソース１００とドレイン１０１の間に形成される。チャンネルの上には第１絶縁層１０３があり、それは一般的に酸化シリコン層である。第１絶縁層１０３の上にはトラッピング層１０４があるが、一般的にそれは窒化物層である。電子を窒化物層に注入すると、トラッピング層１０４は電子を捕獲するメモリー保持層を形成する。一般的に酸化シリコン層である第２アイソレーション層１０５は窒化シリコン層をオーバーレイするように形成する。その酸化シリコン層１０５は第２アイソレーション層１０５の上に形成した導電性ゲート１０２を絶縁する機能をもつ。二つの酸化シリコン層１０３と１０５はアイソレーション誘電層としての機能を有する。
【００２０】
本発明の多くの利点は不揮発性メモリーセル１０がプログラミングされ、読み取られ、消去されることにある。消去状態においては、電子は窒化物層に蓄えられ、その結果チャンネル内のエネルギーレベルは通常高い状態にある。不揮発性メモリーセル１０がプログラミング状態にあるときは、エネルギーバリヤを変えるようにソース１００またはドレイン１０１からホットな正孔をトラッピング層１０４に注入する。
【００２１】
本発明に従って不揮発性メモリーセルを動作する場合、正孔または電子を高速度でトラッピング層１０４に注入することが好ましい。不揮発性メモリーセルが動作していないときには、トラッピング層中に正孔又は電子を保持することが更に好ましい。本発明の特定の実施態様に従って、アイソレーション層（例えば第１絶縁層１０３）のエネルギーバリヤは電子の場合は３．２ｅＶ、正孔の場合は４．９ｅＶである。そのようなことはトラッピング層１０４から引き出される電子と正孔に対する効果と、第１絶縁層１０３を通ってトラッピング層１０４に注入される電子と正孔に関しては一般的に同じ効果を有する。不揮発性メモリーセルが動作していないとき、トラッピング層１０４に電子または正孔をしっかり保持することが更に望ましい。反対に本発明に従って不揮発性メモリーセルが動作しているときは、電子と正孔はトラッピング層１０４に容易に注入される。即ち、不揮発性メモリーセルの動作の速度を上げるように電子と正孔は低いエネルギーバリヤのアイソレーション層を通り抜ける。
【００２２】
図３はトンネル層を有する本発明の不揮発性メモリーセルの別の実施態様を示す概略図である。トンネル層２００をチャンネル１０７と第１アイソレーション層１０３の間に設ける。図３に開示した構造は、トンネル層２００をチャンネル１０７と第１絶縁層１０３の間に付け加えることを除き、図２に開示したものと一般的に同じである。トンネル層２００の材料は、電子と正孔をトラッピング層に容易に注入できその結果電荷がトラッピング層１０４内に蓄積する速度が上がる第１絶縁層１０３の電子と正孔に対するエネルギーバリヤより低いエネルギーバリヤのものから特に選ぶ。第１絶縁層１０３はトラッピング層１０４の隣なので、トラッピング層１０４内の電子と正孔もまたそこに保持される。本発明の特定の実施態様に従って、トンネル層２００の材料はタンタル酸化物またはＢＳＴ（即ちバリウム、ストロンチウムとタンタルの化合物）から選ぶことができる。
【００２３】
本発明の特定の実施態様に従って、不揮発性メモリーが動作している消去状態では、電子はトラッピング層１０４に蓄えられる。本発明の特定の実施態様に従って、不揮発性メモリーが動作しているプログラミング状態では、ホット正孔がトラッピング層１０４に蓄えられる。
【００２４】
ドレインビットからのフラッシュメモリーセル１００の動作は以後更に詳述する。図４Ａは本発明に従って、ドレインビットのプログラミングの典型的動作を示す概略図である。本発明の不揮発性メモリーセルのプログラミングまたは書込みのため、電圧差をドレイン１０１とゲート１０２の間に形成し、ソース１００を接地する。例えば、−５ボルト（Ｖ）をゲート１０２に印加し、５Ｖをドレイン１０１に印加する。これらの電圧はチャンネルの長さ方向に沿ってドレイン１０１からゲート１０２まで垂直及び水平の電場を発生する。この電場がドレイン１０１から正孔を引出しソースに向けて加速させる。この正孔はそれらがチャンネルの長さ方向に沿って動く間にエネルギーを獲得する。正孔が十分なエネルギーを獲得すると、それらはシリコン酸化物層１０３のポテンシャルバリヤを乗り越え（またはトンネル通過し）、トラッピング層１０４へ飛び込み捕獲される。この発生確率はドレイン１０１に次いでゲート領域の中において最高になる。ゲート領域は正孔が最大のエネルギー獲得するドレイン１０１に近いからである。この加速された正孔のことをホットホールと呼ぶ。一度ホットホールが窒化物層に注入されると、それらはそこに捕獲され蓄えられる。捕獲された正孔は窒化物層から広がることができない。それは窒化物層の導電性が低いことと水平方向の電場のためである。かくして、捕獲された電荷はドレインの近くに通常位置している局所的なトラッピング領域内に留まる。更に、図４Ｂは本発明に従ってソースビットのプログラミングの典型的動作を示す概略図である。ソース１００とドレイン１０１に印加される電圧が別の効果を生ずるようにされている場合を除き、ソースビットのプログラミングは一般的にドレインビットのプログラミングと同じである。
【００２５】
図５Ａは本発明に従って不揮発性メモリーセルのソースビットを読み取りの典型的動作を示す概略図である。ソース１００近傍のトラッピング層に蓄えられたビットを読み取りたい場合、ゲート１０２とドレイン１０１に正の電圧を印加し、ソース１００を接地する。ゲート１０２に印加する正の電圧の下限は、プログラミング状態によって検知されるチャンネル１０７に反転が生じ得るに充分な電圧である。ドレイン１０１に印加する正の電圧は、ドレイン１０１近傍に蓄えられたビットが乗り越えるエネルギーバリヤとポテンシャルとを下げ、その結果チャンネル電流となる。図６Ａは、エネルギーバリヤとポテンシャルが低い状態及び高い状態にある場合のドレイン近傍のビットと、低い状態にあるソース近傍のビットを読み取る際の典型的なエネルギーバリア分布と電圧分布を示す。図６Ｂは、エネルギーバリヤとポテンシャルが低い状態及び高い状態にある場合のドレイン近傍のビットと、高い状態にあるソース近傍のビットを読み取る際の典型的なエネルギーバリア分布と電圧分布を示す。
【００２６】
図５Ｂに示すように、装置がドレイン近傍のトラッピング層１０４にあるビットを読み取るとき、正の電圧をゲート１０２とソース１００に印加しドレイン１０１を接地する。ゲート１０２に印加する正の電圧の下限は、プログラム状態によって検知されるチャンネル１０７に反転が生じ得るに充分な電圧である。ソース１００に印加する正の電圧は、ソース１００の近傍に蓄えられるビットが乗り越えるエネルギーバリヤとポテンシャルを下げ、その結果チャンネル電流となる。図６Ｃは、エネルギーバリヤとポテンシャルが低い状態及び高い状態の両方にある場合のソース近傍のビットと、低い状態にあるドレイン近傍のビットを読取る際の典型的なエネルギーバリア分布と電圧分布を示す。図６Ｄは、エネルギーバリヤとポテンシャルが低い状態及び高い状態の両方にある場合のソース近傍のビットと、高い状態にあるドレイン近傍のビットを読取る際の典型的なエネルギーバリア分布と電圧分布を示す。
【００２７】
図７は、電子が半導体基板からトラッピング層に注入する場合の本発明の一実施態様に従いＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）注入法の典型的消去動作を示す。本発明の不揮発性メモリーセルは、基板注入のため正のゲートからドレイン／ソース／基板へのバイアスによるＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍのトンネル効果による均一な電子注入を用いて消去される。
【００２８】
不揮発性メモリーセルを消去するために、基板注入法が用いられる。ソース１００、ドレイン１０１、基板１０６およびゲート１０２に電圧を印加する。例えば、ゲートに１０Ｖを、ドレイン１０１、基板１９６とソース１００に−５Ｖを印加する。これらの電圧はチャンネル１０６に沿ってゲート１０２まで垂直の電場を発生させる。この電場はチャンネル領域から電子を引き出し、ゲートに向かって通り抜けさせる。電子は酸化シリコン層１０３のポテンシャルバリヤを通り抜けることができ、トラッピング層１０４に注入されそこで捕獲される。通り抜ける電子は窒化物層に注入され、そこで捕獲され蓄えられる。更に、基板注入のため負のゲートからドレイン／ソース／基板へのバイアスを用いる本発明に従い、電圧は不揮発性メモリーセルの消去動作に用いられる。図８は電子がゲートからＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）注入法を用いてトラッピング層に注入する本発明の一実施態様に従い別の典型的消去動作を示す。電圧をソース１００、ドレイン１０１、基板１０６およびゲート１０２に印加する。例えば、ゲートに−１０Ｖを、ドレイン１０１、基板１０６とソース１００に５Ｖを印加する。これらの電圧はゲート１０２の長さ方向に沿って窒化物層１０４まで垂直の電場を発生させる。この電場は、電子をゲート１０２から引き出し窒化物層１０４に向かって通り抜けさせる。この電子は、捕獲されているトラッピング層１０４の中に第２アイソレーション層１０５のポテンシャルバリヤを通り抜けることができる。この通り抜ける電子はトラッピング層に注入され、そこで捕獲され蓄えられる。
【００２９】
図９は半導体基板にパルスを与えることでドレインからホットエレクトロンを注入する方法を用いる本発明に従ったフラッシュメモリーセルの典型的な消去動作を示す。メモリーセルはホットエレクトロン注入と共に基板にパルスを与えることで消去される。このとき一連のバイポーラパルスがドレイン１０１に入力されていると同時に、ゲート１０２は正にバイアスされ、ソース１００はフロート状態で、基板は接地されている。本発明のこの実施態様に従って、ゲート電圧は５Ｖで、パルスの高い方の電圧は４Ｖ、低い方の電圧は−２Ｖである。負のパルスがドレイン１０１に入力されるので、ドレイン中の電子は結果的にドレイン１０１からソース１００に流れ出す。ドレイン１０１に正のパルスを印加する結果、ドレイン１０１とソース１００間のチャンネルが切断される。電荷の枯渇領域が基板１０６内に形成され、電場がドレイン１０１からゲート１０２への道に沿って生ずるので、消去動作が完全にできるようにドレイン１０１から流れ出す電子はゲート１０２に向かいトラッピング層１０４で捕獲される。本発明に従う別の実施態様において、一般的に同じ結果を達成するためにドレインをフロート状態にして一連のパルスをソース１００から入力することもできる。
【００３０】
図１０は半導体基板にパルスを与えることでソースとドレインからホットエレクトロン注入をする本発明に従ったフラッシュメモリーセルの別の典型的な消去動作を示す。本発明のこの実施態様に従って、ゲート１０２を正のバイアスに、基板を接地する。一連のバイポーラパルスをドレイン１０１とソース１００に同期させて注入する。負のパルスをソース１００とドレイン１０１に印加すると、電子はソース１００とドレイン１０１から引き出されチャンネル１０７に向かって加速する。正のパルスがソース１００とドレイン１０１に印加されるので、電荷枯渇領域が基板１０６内に形成され、チャンネル１０７からゲート１０２への道に沿って垂直電場が生ずる。垂直電場はソース１００とドレイン１０１から第１酸化シリコン層１０３を通ってトラッピング層１０４に電子を吸い上げる。ある時間経過して電子がトラッピング層に満たされ、窒化物層内の元の状態を消去するようにトラッピング層１０４は電子で満杯になる。
【００３１】
更に、電子をトラッピング層に吸い上げるため、パルスを基板１０６に直接印加することができる。図１１は半導体基板にパルスを与えることでホットエレクトロン注入をする本発明に従ったフラッシュメモリーセルの更に別の典型的な消去動作を示す。電子は基板層１０６から吸い上げられ、第１アイソレーション層１０３を通ってトラッピング層１０４に流れる。正の電圧（例えば３Ｖ）をゲート１０２に印加し、ソース１００とドレイン１０１を接地する。例えば高い状態で２Ｖ、低いレベルで−４Ｖの一連のパルスを基板１０６に印加する。正の電圧が印加されているので、電子はソース１００とドレイン１０１から引き出される。負の電圧が印加されているので、ソース１００とドレイン１０１から引き出された電子はトラッピング層１０４に吸い上げられる。ある時間経過後電子がトラッピング層に一杯になり、トラッピング層１０４は窒化物層内の元の状態を消去するように電子で満杯になる。
【００３２】
図１２はＮウエルから放出されるホットエレクトロンによる電子を注入する方法を用いる本発明に従った不揮発性メモリーセルの別の典型的な消去動作を表す。本発明に従って、不揮発性メモリーセルをホットエレクトロンの注入により消去する。その際１つのＮウエルを不揮発性メモリーセルの基板の周りに用意する。ゲートからドレイン／ソースへの正のバイアスと、ＰウエルからＮウエルへの正のバイアスにより、電子はＮウエルから放出され、Ｐウエルに注入され、セルに捕獲される。そこでは本発明の一実施態様に従い基板１０６はＰウエルとして機能する。Ｎウエル１０９を基板１０６を取り囲むように作る。Ｐ＋領域１０８をＰウエル内に作り、本実施態様によりＮ＋ドレイン領域１０１の右側（その位置に限定される訳ではない）に配置する。Ｐ＋領域１０８を外部コンポーネトと接続する接続部として使えるようにメタライズする。Ｎウエル１０９は更にＮ＋領域１１０を含むＰウエルを取り囲む。Ｎ＋領域１１０を外部コンポーネトと接続する接続部として使えるようにメタライズする。電子をＮウエルから半導体基板１０６に吸い上げトラッピング層１０４に流すように、ゲート１０２とＮウエル１０９間に電圧を印加する。比較的小さい電圧で大量の電子がトラッピング層に注入されるように、図１２に示すように比較的大きいＮウエルを設置する。
【００３３】
上記図１２と同時にここおよび上記に記述した特定の電圧は、本発明に従った不揮発性メモリーの消去動作のひとつの可能な条件を単に包含しているということを理解すべきである。
【００３４】
図１３はＮインジェクタから放出したホットエレクトロンで電子注入をする本発明に従った不揮発性メモリーセルの更に別の典型的な消去動作を示す。本発明に従って不揮発性メモリーセルをホットエレクトロン注入によって消去する。そこではＮ＋インジェクタを不揮発性メモリーセルの基板に用意する。正のゲートからドレイン／ソースへのバイアスと正のＰウエルからＮ＋インジェクタへのバイアスにより、電子はＮ＋インジェクタから放出されメモリーセルに捕獲されるＰウエルに注入される。そこでは基板１０６は本発明の一実施態様に従ったＰウエルとして機能する。Ｎ＋インジェクタ１１１をＰウエル内に形成し、後にトラッピング層１０４に注入されるＰウエルへ電子を供給する。Ｐ＋領域１０８をＰウエル内に形成する。Ｐ＋領域１０８を外部コンポーネトと接続する接続部として使えるようにメタライズする。本発明の本実施態様に従い、Ｎ＋インジェクタ１１１とＰ＋領域１０８を、Ｎ＋ドレイン域１０１の右方（その位置に限定される訳ではない）に配置する。電子をＮ＋インジェクタからＰウエルに吸い上げ、トラッピング層１０４に流れるように、ゲート１０２とＮ＋インジェクタ１１０間に電圧を印加する。比較的小さい電圧で大量の電子をトラッピング層に注入できるように、図１２に示すように比較的大きいＮウエルを設置する。
【００３５】
本発明に従った不揮発性メモリーのプログラミングの間、チャンネルは切られる。その結果ドレイン１０１からソース１００への電流、または逆方向への電流は流れない。このように本発明は、大きな漏洩電流、高パワー消費および低プログラミング効率をもたらすパンチスルー効果の発生を阻止でき、メモリーセル中の二つのビットをより良く同定することが可能となる。消去動作においてチャンネル内のエネルギーバリヤが高くなりトラッピング層で電子は蓄えられる。チャンネル内のエネルギーバリヤのレベルは不揮発性メモリーセル内で２ビット（ビット１とビット２）を含む領域に均一に分布する。ビット１がプログラムされているとき、捕獲電子の枯渇またはホットホールの注入、トラッピング層内の多くのキャリヤの打ち消し合いおよび再結合によってビット１側のエネルギーバリヤは下がる。ビット２はプログラムされているとき、捕獲電子の枯渇またはホットホールの注入、トラッピング層内のキャリヤの打ち消し合い及び再結合によってビット２側のエネルギーバリヤは下がる。ビット１とビット２がプログラムされているときは、ビット１とビット２の両方のエネルギーバリヤは下がる。ゲートからの電圧はチャンネルを切断するので、チャンネルをパンチスルーする電流はない。電流経路はドレインとトラッピング層間またはソースとトラッピング層間にのみ形成する。トラッピング層中のビット１と２は非常に近接（即ち隣同士）しているとき、二つのビットを同定する分解能が低下しない利点がある。
【００３６】
上記実施態様においてトラッピング層のプログラミングの方法はその層にホールを注入することによって行われる。ホールをトラッピング層に注入するとトラッピング層の正味の電荷を下げる効果がある。電子をトラッピング層から引き出すことはまた実質的に同じ結果を得ることになる。かくして、不揮発性メモリーセルをプログラミングするためにトラッピング層から電子を引き出す方法は本発明の範囲内である。
【００３７】
ひとたび不揮発性メモリーセル内のビットが消去またはプログラミングされると、少なくとも１ビットはそこに蓄えられている情報を得るために読み取られ検知される。本発明の一態様に従って少なくとも１ビットを有する不揮発性メモリーを動作する方法は、窒化物層に保持することにより少なくとも１ビットを消去し、正孔を注入（または電子の減少）することにより少なくとも１ビットをプログラミングし、バイアス電圧の印加により少なくとも１ビットを読み取り、少なくとも１ビットのしきい値電圧か読み取り電流を検出し、参照電圧または参照電流を用意し、しきい値電圧と参照電圧とを比較または読み取り電流と参照電流とを比較することからなる。しきい値電圧が参照電圧より大きいかまたは読み取り電流が参照電流より小さい場合は少なくとも１ビットは消去される。しきい値電圧が参照電圧より小さいかまたは読み取り電流が参照電流より大きい場合は少なくとも１ビットはプログラミングされる。
【００３８】
又ドレインビットとソースビットを持つ不揮発性メモリーを作動し読み取る方法は本発明の更なる実施態様に従って提供される。この特定の実施態様に従う方法は、不揮発性メモリー内に窒化物層内の電子を保持することによるドレインビットとソースビットのひとつを消去し、不揮発性メモリー内にドレイン内の正孔の注入（または電子の減少）によるドレインビットのプログラミング、不揮発性メモリー内にソース内の正孔の注入（または電子の減少）によるソースビットのプログラミング、ソースとドレインに各々バイアス電圧を印加することによるドレインビットおよびソースビットの読み取りからなる。一面において本発明に従う方法は更に、ドレインビットとソースビットのしきい値電圧または読み取り電流をそれぞれ検出し、ドレインビットとソースビットのしきい値電圧と参照電圧とそれぞれ比較またはドレインビットとソースビットの読み取り電流と参照電流とそれぞれ比較をすることからなる。ドレインでしきい値電圧が参照電圧より大きいかまたは読み取り電流が参照電流より小さい場合は、ドレインビットは消去される。ソースでしきい値電圧が参照電圧より大きいかまたは読み取り電流が参照電流より小さい場合は、ソースビットは消去される。ドレインでしきい値電圧が参照電圧より小さいかまたは読み取り電流が参照電流より大きい場合は、ドレインビットはプログラミングされる。ソースでしきい値電圧が参照電圧より小さいかまたは読み取り電流が参照電流より大きい場合は、ソースビットはプログラミングされる。
【００３９】
上記並びに以下に示すように、不揮発性メモリーの動作中ひとたび不揮発性メモリー内のビットを消去若しくはプログラミングすると、そこに蓄えられている情報を獲得して、少なくとも１ビットは読み込まれ、検知される。図１４は二つのビットが消去及び書き込みがされているときの本発明の一態様に従ったシステムにおける不揮発性メモリーＰＨＩＮＥＳ１０の二つのビットを示す典型的な図表である。図１４は３つのシナリオ、即ち不揮発性メモリー内の二つのビット両方が消去されている場合、第１ビットＢｉｔ−Ｄがプログラミングされている場合、第２ビットＢｉｔ−Ｓがプログラミングされている場合である。
【００４０】
不揮発性メモリー内のビットを読み取るためにバイアス電圧を印加する。不揮発性メモリーの検知および読み取る際に、しきい値電圧Ｖｔまたは読み取り電流Ｉｒｅａｄが検出される。ドライバおよびコンパレータ（ＰＨＩＮＥＳ１０と同時に図１に示されている）は不揮発性メモリーの検知、読み取りにおいて使われる。ドレイン側の二つのビットの１番目（Ｂｉｔ−Ｄ）を読み取るためバイアス電圧をソースに印加する。逆にソース側の二つのビットの２番目（Ｂｉｔ−Ｓ）を読み取るためバイアス電圧をドレインに印加する。
【００４１】
Ｂｉｔ−ＤとＢｉｔ−Ｓの両方を消去する場合、不揮発性メモリーＰＨＩＮＥＳ１０にバイアス電圧を印加して、電子をゲートに注入し不揮発性メモリー内の窒化物層に蓄える。例えば基板電圧Ｖｓｕｂを１０ボルト（Ｖ）、ゲート電圧（Ｖｇ）を−８Ｖ、ソース電圧Ｖｓを１０Ｖ並びにドレイン電圧Ｖｄを１０Ｖにする。第１ビット（Ｂｉｔ−Ｄ）をプログラミングする場合、不揮発性メモリーにバイアス電圧を印加して、不揮発性メモリーのドレインに正孔を注入または電子を減らす。例えば不揮発性メモリーのドレインでＶｇを−５Ｖ、Ｖｓを０Ｖ、Ｖｄを５Ｖにする。第２ビット（Ｂｉｔ−Ｓ）をプログラミングする場合、不揮発性メモリーにバイアス電圧を印加して、不揮発性メモリーのソースに正孔を注入または電子を減らす。例えばＶｇを−５Ｖ、Ｖｓを５Ｖ、Ｖｄを０Ｖにする。
【００４２】
図１において、読み取り電流Ｉｒｅａｄおよびしきい値電圧Ｖｔを各々比較するためにＩｒｅｆまたはＶｒｅｆをコンパレータに入力する。ＩｒｅｆおよびＶｒｅｆとのそれぞれの比較を通して、読み取り電流Ｉｒｅａｄおよびしきい値電圧Ｖｔが個々に且つ厳密に高いまたは低いかを同定することができる。ＩｒｅａｄまたはＶｔの高／低の情報により、不揮発性メモリー内のビットはその結果同定することができる。即ち、あるビットがプログラミングされている（即ち蓄えられている情報が０を意味する）か、消去されている（即ち蓄えられている情報が１を意味する）かを同定できる。
【００４３】
図１５は本発明の一態様に従ったシステムにおける不揮発性メモリーＰＨＩＮＥ１０内の２ビットの検知および読み取りを示す典型的な図表である。二つのビットＢｉｔ−ＤとＢｉｔ−Ｓが消去状態にある場合、それぞれ（コンパレータにおいて）参照電圧Ｖｒｅｆと参照電流Ｉｒｅｆを考慮して、高しきい値電圧Ｖｔまたは低読み取り電流Ｉｒｅａｄを検出する。Ｂｉｔ−Ｄがプログラミング状態でＢｉｔ−Ｓが消去状態にある場合、Ｂｉｔ−Ｄが低Ｖｔまたは高Ｉｒｅａｄと、Ｂｉｔ−Ｓが高Ｖｔまたは低Ｉｒｅａｄとそれぞれ検出される。Ｂｉｔ−Ｄが消去状態でＢｉｔ−Ｓがプログラミング状態にある場合、Ｂｉｔ−Ｄが高Ｖｔまたは低Ｉｒｅａｄと、Ｂｉｔ−Ｓが低Ｖｔまたは高Ｉｒｅａｄとそれぞれ検出される。両ビットともプログラミング状態にある場合、Ｂｉｔ−Ｄが低Ｖｔまたは高Ｉｒｅａｄと、Ｂｉｔ−Ｓが低Ｖｔまたは高Ｉｒｅａｄとそれぞれ検出される。以下の表２は２ビットの不揮発性メモリーＰＨＩＮＥ１０の動作の消去およびプログラミング状態に関して、ＶｔとＩｒｅａｄの高／低関係をまとめた。
【表２】
2005203739.tif 000004
【００４４】
図１６は本発明の一態様に従ったシステムの２ビットの不揮発性メモリーにおける第１ビットＢｉｔ−Ｄに関する読み取り動作を典型的に示す図表である。ソースでのポテンシャルを引き降ろすためにドレインを接地しゲートとソースにバイアスを印加する。以下の表３は不揮発性メモリーＰＨＩＮＥ１０内の２ビット、Ｂｉｔ−ＤとＢｉｔ−Ｓと（接地、および正の電圧を個々に且つ厳格に印加して）ゲート、ドレインおよびソース電圧に関してバイアスの関係をまとめた。
【表３】
2005203739.tif 000005
【００４５】
まず第１の事例として、ゲート電圧Ｖｇが３Ｖ、ソース電圧Ｖｓが１．５Ｖ、ドレイン電圧Ｖｄが０Ｖのとき、Ｂｉｔ−Ｄのしきい値電圧Ｖｔは高となる。正孔をソース側に注入する第２の事例として、ゲート電圧Ｖｇが３Ｖ、Ｖｓが１．５Ｖ、Ｖｄが０Ｖのとき、Ｂｉｔ−Ｄのしきい値電圧Ｖｔは高となる。正孔をドレイン側に注入する第３の事例として、ゲート電圧Ｖｇが３Ｖ、Ｖｓが１．５Ｖ、Ｖｄが０Ｖのとき、Ｂｉｔ−Ｄのしきい値電圧Ｖｔは低となる。正孔をソースとドレインに注入する第４の事例として、ゲート電圧Ｖｇが３Ｖ、Ｖｓが１．５Ｖ、Ｖｄが０Ｖのとき、Ｂｉｔ−Ｄのしきい値電圧Ｖｔは低となる。ここで又上記に記載したように、Ｖｔと高／低のこれらの関係はビットが消去状態かプログラミング状態にあるかを決定することに用いられる。
【００４６】
図１７は本発明の一態様に従ったシステムの２ビットの不揮発性メモリーにおける第２ビットＢｉｔ−Ｓに関する読み取り動作を示す典型的な図表である。ドレインでのポテンシャルを引き降ろすためにソースを接地しゲートとソースにバイアスをかける。第１の事例として、ゲート電圧Ｖｇが３Ｖ、ソース電圧Ｖｓが０Ｖ、ドレイン電圧Ｖｄが１．５Ｖのとき、Ｂｉｔ−Ｓのしきい値電圧Ｖｔは高となる。正孔をソース側に注入する第２の事例として、Ｖｇが３Ｖ、Ｖｓが０Ｖ、Ｖｄが１．５Ｖのとき、Ｂｉｔ−Ｓのしきい値電圧Ｖｔは低となる。正孔をドレイン側に注入する第３の事例として、Ｖｇが３Ｖ、Ｖｓが０Ｖ、Ｖｄが１．５Ｖのとき、Ｂｉｔ−Ｓのしきい値電圧Ｖｔは高となる。正孔をソースとドレインに注入する第４の事例として、Ｖｇが３Ｖ、Ｖｓが０Ｖ、Ｖｄが１．５Ｖのとき、Ｂｉｔ−Ｓのしきい値電圧Ｖｔは低となる。ここで又上記に記載したように、Ｖｔと高／低のこれらの関係はビットが消去状態かプログラミング状態にあるかを決定することに用いられる。
【００４７】
本発明に従って不揮発メモリーと方法はメモリーセルの検知およびプログラミングの速度を最適化し、またそれにより動作電圧の余裕を増す。メモリーの検知プロセスを最適化することにより、読み取り速度が著しく上昇し、またそれによって読み取りエラーが減る。結果としてメモリーセルの検知精度が最適化される。メモリーセルのプログラミングと消去への割り当ても又減る。
【００４８】
本発明の他の実施態様は、この明細書の考察およびここに開示されている本発明の実施から当該分野の専門家には明らかであろう。本明細書と実施例は典型的なもののみと理解されるべきであり、真の本発明の範囲および精神は以下の請求項に示される。
【図面の簡単な説明】
【００４９】
【図１】本発明の一態様に従ったシステムを示す典型例の図表である。
【図２】は本発明の不揮発性メモリーセルの一実施態様を示す概略図である。
【図３】はトンネル層を有する本発明の不揮発性メモリーセルの他の一実施態様を表す概略図である。
【図４Ａ】本発明の一態様に従った不揮発性メモリーセルのソースビットとドレインビットのプログラミングの典型的動作をそれぞれ示す概略図である。
【図４Ｂ】本発明の一態様に従った不揮発性メモリーセルのソースビットとドレインビットのプログラミングの典型的動作をそれぞれ示す概略図である。
【図５Ａ】本発明の別の一態様に従った不揮発性メモリーセルのソースビットとドレインビットの読み取りの典型的動作をそれぞれ示す概略図である。
【図５Ｂ】本発明の別の一態様に従った不揮発性メモリーセルのソースビットとドレインビットの読み取りの典型的動作をそれぞれ示す概略図である。
【図６Ａ】エネルギーバリヤとポテンシャルが低い状態及び高い状態にある場合のドレイン近傍のビットと、低い状態にあるソース近傍のビットを読み取りの際の典型的なエネルギーバリア分布と電圧分布を示す。
【図６Ｂ】エネルギーバリヤとポテンシャルが低い状態及び高い状態にある場合のドレイン近傍のビットと、高い状態にあるソース近傍のビットを読み取りの際の典型的なエネルギーバリア分布と電圧分布を示す。
【図６Ｃ】エネルギーバリヤとポテンシャルが低い状態及び高い状態にある場合のドレイン近傍のビットと、低い状態にあるドレイン近傍のビットを読み取りの際の典型的なエネルギーバリア分布と電圧分布を示す。
【図６Ｄ】エネルギーバリヤとポテンシャルが低い状態及び高い状態にある場合のドレイン近傍のビットと、高い状態にあるドレイン近傍のビットを読み取りの際の典型的なエネルギーバリア分布と電圧分布を示す。
【図７】半導体基板からトラッピング層内に電子を注入する本発明に従った典型的な消去動作を示す。
【図８】ゲートからトラッピング層内に電子を注入する本発明に従った他の典型的な消去動作を示す。
【図９】半導体基板にパルスを与えることでドレインからホットエレクトロンを注入する方法を用いる本発明に従ったフラッシュメモリーセルの典型的な消去動作を示す。
【図１０】半導体基板にパルスを与えることでソースとドレインからホットエレクトロンを注入する方法を用いる本発明に従ったフラッシュメモリーセルの別の典型的な消去動作を示す。
【図１１】半導体基板にパルスを与えることでホットエレクトロンを注入する方法を用いる本発明に従ったフラッシュメモリーセルの更に別の典型的な消去動作を示す。
【図１２】Ｎウエルからホットエレクトロンを放出することで電子を注入する方法を用いる本発明に従った不揮発性メモリーセルの別の典型的な消去動作を示す。
【図１３】Ｎインジェクタからホットエレクトロンを放出することで電子を注入する方法を用いる本発明に従った不揮発性メモリーセルの更に別の典型的な消去動作を示す。
【図１４】本発明の一実施態様に従ってシステムにおける不揮発性メモリーのビットを消去及びプログラミングすることを示す典型的な図表である。
【図１５】本発明の一実施態様に従ってシステムにおける不揮発性メモリーの動作を示す典型例の図表である。
【図１６】本発明の一実施態様に従ってシステムの不揮発性メモリー内の２つのビットの各々の読み取り動作を示す図表である。
【図１７】本発明の一実施態様に従ってシステムの不揮発性メモリー内の２つのビットの各々の読み取り動作を示す図表である。
【符号の説明】
【００５０】
１０          不揮発性メモリーセル
１００        ソース
１０１        ドレイン
１０２        導電性ゲート
１０３        第１アイソレーション層
１０４        トラッピング層
１０５        第２アイソレーション層
１０６        半導体基板
１０７        チャンネル
１０８        Ｐ＋領域
１０９        Ｎウエル
１１０        Ｎ＋領域
１１１        Ｎ＋インジェクタ
１９６        基板
２００        トンネル層
【図１】
2005203739.tif 000006
【図２】
2005203739.tif 000007
【図３】
2005203739.tif 000008
【図４Ａ】
2005203739.tif 000009
【図４Ｂ】
2005203739.tif 000010
【図５Ａ】
2005203739.tif 000011
【図５Ｂ】
2005203739.tif 000012
【図６Ａ】
2005203739.tif 000013
【図６Ｂ】
2005203739.tif 000014
【図６Ｃ】
2005203739.tif 000015
【図６Ｄ】
2005203739.tif 000016
【図７】
2005203739.tif 000017
【図８】
2005203739.tif 000018
【図９】
2005203739.tif 000019
【図１０】
2005203739.tif 000020
【図１１】
2005203739.tif 000021
【図１２】
2005203739.tif 000022
【図１３】
2005203739.tif 000023
【図１４】
2005203739.tif 000024
【図１５】
2005203739.tif 000025
【図１６】
2005203739.tif 000026
【図１７】
2005203739.tif 000027