(57)【要約】      （修正有）【課題】本発明は、チャージポンプの効率を増大させることができて、高電圧発生回路内のリングオシレ−タから出力される最後のクロックを保証することができる高電圧発生回路及びその方法を提供すること。【解決手段】本発明の高電圧発生回路は、半導体素子において、高電圧と基準電圧とを比べて、第1論理状態のオシレ−タ制御信号を出力するための高電圧レベル感知部と、前記クロックイネーブル信号及び反転ポンピング制御信号を受け取って、オシレ−タイネーブル信号を所定周期の間に第1論理状態に維持することができるようにするためのクロックフィードバック部と、周期的にトグルリングするポンピング制御信号を生成し、反転されたポンピング制御信号を前記クロックフィードバック部に出力するためのオシレ−タと、前記ポンピング制御信号に対応して、高電圧のレベルを上昇させるための電荷ポンプブロックとを備えることを特徴とする。【選択図】図３
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【特許請求の範囲】
【請求項１】
半導体素子において、
高電圧と基準電圧とを比べて、第1論理状態のオシレ−タ制御信号を出力するための高電圧レベル感知部と、
前記クロックイネーブル信号及び反転ポンピング制御信号を受け取って、オシレ−タイネーブル信号を所定周期の間に第1論理状態に維持することができるようにするためのクロックフィードバック部と、
前記オシレ−タイネーブル信号に対応して、周期的にトグルリングするポンピング制御信号を生成し、反転されたポンピング制御信号を前記クロックフィードバック部に出力するためのオシレ−タと、
前記ポンピング制御信号に対応して、高電圧のレベルを上昇させるための電荷ポンプブロックと
を備えることを特徴とする高電圧発生回路。
【請求項２】
上昇された高電圧は、入力される電源電圧より高い電圧レベルを有することを特徴とする請求項１に記載の高電圧発生回路。
【請求項３】
前記高電圧が、前記基準電圧より一定レベル以上高ければ、前記高電圧レベル感知部から出力される前記オシレ−タ制御信号が前記第1論理レベルと論理的に反対である第２論理レベルに変わることを特徴とする請求項２に記載の高電圧発生回路。
【請求項４】
前記一定期間は、前記ポンピング制御信号の一周期の半、すなわち半周期であることを特徴とする請求項３に記載の高電圧発生回路。
【請求項５】
前記クロックフィードバック部は、
前記オシレ−タ制御信号を受け取って前記オシレ−タイネーブル信号を出力する第1ＮＯＲゲートと、
前記第1ＮＯＲゲートと互いに接続されており、前記オシレ−タイネーブル信号、パワーアップ信号、反転されたポンピング制御信号に対応して、パルスを第1ＮＯＲゲートに出力する第２ＮＯＲゲートと
を備えることを特徴とする請求項４に記載の高電圧発生回路。
【請求項６】
前記クロックフィードバック部は、前記パワーアップ信号を反転するための第１インバータをさらに備えることを特徴とする請求項５に記載の高電圧発生回路。
【請求項７】
前記オシレ−タが、
前記オシレ−タイネーブル信号を受け取ってパルスを生成する第1ＮＯＲゲートと、
前記第1ＮＯＲゲートの出力を受け取ってフィードバックさせるための遅延ブロックと、
前記第1ＮＯＲゲートから出力されたパルスを受け取って反転されたポンピング制御信号を生成するための第1インバータと、
前記反転されたポンピング信号を受け取ってポンピング制御信号を前記電荷ポンプブロックに出力するための第２インバータと
を含むことを特徴とする請求項４に記載の高電圧発生回路。
【請求項８】
前記遅延ブロックは、複数のインバータからなることを特徴とする請求項７に記載の高電圧発生回路。
【請求項９】
半導体素子において、
高電圧と基準電圧とを比べて、前記高電圧が所定のレベルに到達できなければ、第1論理状態のクロックイネーブル信号を出力する工程と、
前記クロックイネーブル信号に対応して所定周期にトグルリングされるクロックを発生させる工程と、
前記クロックイネーブル信号と前記クロックとを受け取って大略前記クロックの半周期の倍数に該当する区間の間に前記第1論理状態を有する信号を生成する工程と、
前記クロックの論理状態によって電荷をプリチャージあるいはポンピングする工程と
を含むことを特徴とする高電圧発生方法。
【請求項１０】
上昇された高電圧は、入力される電源電圧より高い電圧レベルを有することを特徴とする請求項９に記載の高電圧発生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子内で外部から印加される電源を昇圧するための高電圧の発生回路及びその方法に関する。
【背景技術】
【０００２】
本発明に係る高電圧の発生回路の適用は、半導体記憶素子に限定されなく高電圧の発生回路を必要とする半導体素子に全て適用可能であるが、説明の便宜上、以下では、半導体記憶素子を例に上げて説明する。
【０００３】
半導体記憶素子の場合、外部電源電圧が低くなり高速動作が要求されながら、ワードライン電圧を昇圧させて低い電圧マージンを確保し、メモリセルからデータをセンシングする速度を改善している。例えば、メモリセルが一つのトランジスタと一つのキャパシタから構成されるＤＲＡＭの場合、セルトランジスタは、ＰＭＯＳトランジスタに比べて少ない面積を占めるＮＭＯＳトランジスタから構成される。ところが、ＮＭＯＳトランジスタは、データ「０」は、迅速に伝達するが、データ「１」の場合、しきい電圧(ＶＴＨ)降下によって伝達する。したがって、しきい電圧だけの損失なしに完全な外部電源電圧(ＶＤＤ)をセルに読み出し書き込みするためには、外部電源電圧(ＶＤＤ)よりセルトランジスタのしきい電圧(ＶＴＨ)ほどより大きい電圧である高電圧(ＶＰＰ)を使用しなければならない。
【０００４】
高電圧(ＶＰＰ)は、外部電源電圧(ＶＤＤ)より高い電位を維持しなければならないため、半導体記憶素子において外部電源電圧(ＶＤＤ)を昇圧して使用する。大部分のＤＲＡＭでチャージポンプ(Charge Pump)方式を利用して、高電圧(ＶＰＰ)を発生させて使用する。
【０００５】
図１の従来の技術に係る半導体素子における高電圧発生回路を例に上げて説明すると次の通りである。
【０００６】
従来の技術に係る高電圧の発生回路は、高電圧と基準電圧とを比べて高電圧が所定レベルに到達できない場合、「Ｈ」状態のリングオシレ−タイネーブル信号ＯＳＣＥＮを出力する高電圧レベル感知部１１０、リングオシレ−タイネーブル信号ＯＳＣＥＮの入力によってクロックＯＳＣを発生するリングオシレ−タ１２０、クロックＯＳＣが「Ｌ」状態であると、キャパシタに電荷をフリーチャージし、クロックＯＳＣが「Ｈ」状態であると、キャパシタに充電されていた電荷をポンピングして伝達するチャージポンプ１３０を含む。ここで、リングオシレ−タ内の遅延器Ｄｅｌａｙは、複数のインバータから構成される。例えば、６個のインバータから構成されることができる。
【０００７】
リングオシレ−タイネーブル信号ＯＳＣＥＮが、リングオシレ−タ１２０に入力されると、リングオシレ−タ１２０は、所定周期にトグルリングするクロックＯＳＣを生成する。前記クロックＯＳＣは、チャージポンプ１３０に入力され、クロックＯＳＣが「Ｈ」状態に遷移すると、ノード１ｎｏｄｅ１は、初期状態(ＶＤＤ)でキャパシタ１Ｃ１のポンピング動作によりチャージアップ(charge up)されると同時に高電圧(ＶＰＰ)で電荷伝達(charge transfer)動作が発生する。以後、クロックＯＳＣが、「Ｌ」状態に遷移すると、第１及び第２ＰＭＯＳＰ１、Ｐ２がターンオンされてノード１ｎｏｄｅｌ及びノード２ｎｏｄｅ２を電源電圧ＶＤＤにフリーチャージする。
【０００８】
ところが、従来の技術に係る高電圧発生の回路においては、リングオシレ−タ１２０が入力される「Ｈ」状態のリングオシレ−タイネーブル信号ＯＳＣＥＮに応じてトグルリングされるクロックを出力しながら、リングオシレータイネーブル信号ＯＳＣＥＮがディセーブルされると、最後にトグルリングされるクロックに対しては完全な区間(半周期)を有しないまま、ディセーブルさせるようになる。特に、前記のような不完全なクロックが電荷をポンピングし伝達する区間で発生される場合、ノード１ｎｏｄｅ１に蓄積された電荷が高電圧ＶＰＰ側に伝達されずに失う結果となって、チャージポンプの効率を低下させるという問題点がある。
【０００９】
図１の各部分での信号に対するタイミングを図２に示した。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
そこで、本発明は上記のような問題点を解決するためになされたものであって、その目的はチャージポンプの効率を増大させることができる高電圧発生回路及びその方法を提供することにある。
【００１１】
また、本発明は高電圧発生回路内のリングオシレ−タから出力される最後のクロックを保証できる高電圧発生回路及びその方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するための本願の第１発明に係る高電圧の発生回路は、半導体素子において、高電圧と基準電圧とを比べて、第1論理状態のオシレ−タ制御信号を出力するための高電圧レベル感知部と、前記クロックイネーブル信号及び反転ポンピング制御信号を受け取って、オシレ−タイネーブル信号を所定周期の間に第1論理状態に維持することができるようにするためのクロックフィードバック部と、前記オシレ−タイネーブル信号に対応して、周期的にトグルリングするポンピング制御信号を生成し、反転されたポンピング制御信号を前記クロックフィードバック部に出力するためのオシレ−タと、前記ポンピング制御信号に対応して、高電圧のレベルを上昇させるための電荷ポンプブロックとを備える。
【００１３】
好ましくは、上昇された高電圧は、入力される電源電圧より高い電圧レベルを有することを特徴とする。
【００１４】
好ましくは、前記高電圧が、前記基準電圧より一定レベル以上高ければ、前記高電圧レベル感知部から出力される前記オシレ−タ制御信号が前記第1論理レベルと論理的に反対である第２論理レベルに変わることを特徴とする。
【００１５】
好ましくは、前記一定期間は、前記ポンピング制御信号の一周期の半、すなわち半周期であることを特徴とする。
【００１６】
好ましくは、前記クロックフィードバック部は、前記オシレ−タ制御信号を受け取って前記オシレ−タイネーブル信号を出力する第1ＮＯＲゲートと、前記第1ＮＯＲゲートと互いに接続されており、前記オシレ−タイネーブル信号、パワーアップ信号、反転されたポンピング制御信号に対応して、パルスを第1ＮＯＲゲートに出力する第２ＮＯＲゲートとを備えることを特徴とする。
【００１７】
好ましくは、前記クロックフィードバック部は、前記パワーアップ信号を反転するための第１インバータをさらに備えることを特徴とする。
【００１８】
好ましくは、前記オシレ−タが、前記オシレ−タイネーブル信号を受け取ってパルスを生成する第1ＮＯＲゲートと、前記第1ＮＯＲゲートの出力を受け取ってフィードバックさせるための遅延ブロックと、前記第1ＮＯＲゲートから出力されたパルスを受け取って反転されたポンピング制御信号を生成するための第1インバータと、前記反転されたポンピング信号を受け取ってポンピング制御信号を前記電荷ポンプブロックに出力するための第２インバータとを含むことを特徴とする。
【００１９】
好ましくは、前記遅延ブロックは、複数のインバータからなることを特徴とする。
【００２０】
また、本願の第２発明に係る高電圧の発生方法は、半導体素子において、高電圧と基準電圧とを比べて、前記高電圧が所定のレベルに到達できなければ、第1論理状態のクロックイネーブル信号を出力する工程と、前記クロックイネーブル信号に対応して所定周期にトグルリングされるクロックを発生させる工程と、前記クロックイネーブル信号と前記クロックとを受け取って大略前記クロックの半周期の倍数に該当する区間の間に前記第1論理状態を有する信号を生成する工程と、前記クロックの論理状態によって電荷をプリチャージあるいはポンピングする工程とを含むことを特徴とする。
【００２１】
好ましくは、上昇された高電圧は、入力される電源電圧より高い電圧レベルを有することを特徴とする。
【発明の効果】
【００２２】
本発明によると、高電圧発生時、不必要に消耗される電力を最大限抑制でき、低い電源電圧を有する半導体素子の内部電源を安定的に生成できる効果がある。特に、本発明は、低消費電力が要求されるモバイル機器に用いられる半導体素子の内部電源発生に有利である。
【発明を実施するための最良の形態】
【００２３】
以下、添付された図面を参照して、本発明の好ましい実施の形態を詳細に説明する。
【００２４】
図３は、本発明の一実施の形態に係る半導体素子における高電圧発生回路であって、図１の従来の技術に比べてクロックフィードバック部３４０が追加されるだけで他の構成は同一である。
【００２５】
本発明の一実施の形態に係るクロックフィードバック部３４０は、リングオシレ−タイネーブル信号ＯＳＣＥＮと反転クロックＯＳＣＢと、パワーアップ信号ｐｗｒｕｐを入力とするフリップフロップから構成することができる。ここで、パワーアップ信号ｐｗｒｕｐは、フリップフロップを初期化するために必要とする。すなわち、半導体素子に電源電圧が印加されると、所定レベルの電位に到達する時、はじめに「Ｌ」状態から「Ｈ」状態に遷移するパワーアップ信号を印加してノードａを「Ｌ」状態に維持させることによって、フリップフロップが安定的に動作することができるようにする。しかし、本発明のフリップフロップを初期化させるための入力信号がパワーアップ信号にだけ限定される必要はなく、フリップフロップを初期化させることができる信号であるといかなる信号が受け取っても関係ない。
【００２６】
一方、高電圧ＶＰＰレベル感知部３１０から「Ｈ」状態にイネーブルされるリングオシレ−タイネーブル信号ＯＳＣＥＮが出力されると、リングオシレ−タ３２０が動作して所定周期にトグルリングするクロックＯＳＣを出力するようになる。以後、リングオシレ−タイネーブル信号ＯＳＣＥＮが「Ｌ」状態にディセーブルされると、反転クロックＯＳＣＢがフリップフロップの入力中の一つにフィードバックされることによって、最後のクロックは正常な半周期の区間を有することができる。
【００２７】
図４は、図３の各部における信号タイミング図である。
【００２８】
尚、本発明は、上記の本実施の形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００２９】
【図１】従来の技術に係る半導体素子における高電圧発生回路図である。
【図２】図１の各部での信号タイミング図である。
【図３】本発明に係る半導体素子における高電圧発生回路図である。
【図４】図３の各部での信号タイミング図である。
【符号の説明】
【００３０】
３１０      高電圧レベル感知部
３２０      クロック発生部
３３０      チャージポンプ
３４０      クロックフィードバック部
【図１】
2005276408.tif 000003
【図２】
2005276408.tif 000004
【図３】
2005276408.tif 000005
【図４】
2005276408.tif 000006