(57)【要約】【課題】  ＲＯＭを内蔵しない形式のＣＰＵにＲＯＭ等の記憶装置を個別に設けなくてもよいようにして部品点数の軽減を可能にしたコンピュータシステム及びそれを内蔵した遊技機器を提供する。【解決手段】  ＣＰＵ１５と、ＲＯＭを内蔵しない形式のサブＣＰＵ１２と、第１のＣＰＵ１５に接続され、ＣＰＵ１５のプログラムとともに、サブＣＰＵ１２のプログラムが少なくとも格納されたＲＯＭ１６と、ＳＲＡＭ２２とを備え、ＣＰＵ１５は、ＲＯＭ１６に格納されたサブＣＰＵ１２のプログラムを読み出してＳＲＡＭ２２に格納し、サブＣＰＵ１２は、ＳＲＡＭ２２に格納されたサブＣＰＵ１２のプログラムに基づいて演算処理を行う。【選択図】        図１
2005092515.tif 000002
【特許請求の範囲】
【請求項１】
第１のＣＰＵと、
ＲＯＭを内蔵しない形式の第２のＣＰＵと、
前記第１のＣＰＵに接続され、前記第１のＣＰＵのプログラムとともに、前記第２のＣＰＵのプログラムが少なくとも格納された第１の記憶手段と、
第２の記憶手段とを備え、
前記第１のＣＰＵは、前記第１の記憶手段に格納された第２のＣＰＵのプログラムを読み出して前記第２の記憶手段に格納し、前記第２のＣＰＵは、前記第２の記憶手段に格納された前記第２のＣＰＵのプログラムに基づいて演算処理を行うことを特徴とするコンピュータシステム。
【請求項２】
前記第１のＣＰＵは、起動時に、前記第１の記憶手段に格納された第２のＣＰＵのプログラムを読み出して前記第２の記憶手段に格納することを特徴とする請求項１記載のコンピュータシステム。
【請求項３】
起動時に前記第１のＣＰＵにバス使用権を与え、それ以外の時には前記第２のＣＰＵにバス使用権を与えるバスアービタを備え、前記第１のＣＰＵは、前記第２のＣＰＵのプログラムを第１のＣＰＵのバスを介して前記第２の記憶手段に格納し、前記第２のＣＰＵは、前記第２の記憶手段に格納された前記第２のＣＰＵのプログラムを第２のＣＰＵのバスを介して読み出すことを特徴とする請求項１又は２記載のコンピュータシステム。
【請求項４】
前記第１のＣＰＵと前記第２のＣＰＵとは通信ラインを介して相互に接続され、両者間でデータの授受を行うことを特徴とする請求項３記載のコンピュータシステム。
【請求項５】
前記第２の記憶手段はデュアルポートＲＡＭから構成されることを特徴とする請求項１又は２記載のコンピュータシステム。
【請求項６】
画像を表示する表示装置を備え、前記第２のＣＰＵは画像表示に関するコマンドを前記第１のＣＰＵに送信し、前記第１のＣＰＵは前記コマンドに基づいて画像データを生成し又は生成させて前記表示装置に表示させることを特徴とする請求項１〜５の何れかに記載のコンピュータシステム。
【請求項７】
請求項６記載のコンピュータシステムを内蔵し、前記第２のＣＰＵはゲームの進行に応じて画像表示に関するコマンドを前記第１のＣＰＵに送信し、前記第１のＣＰＵは前記コマンドに基づいて画像データを生成し又は生成させて前記表示装置に表示させることを特徴とする遊技機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のＣＰＵを備えたコンピュータシステム及び遊技機器に関し、特にＲＯＭを内蔵しない形式のＣＰＵを備えたシステムに関する。
【背景技術】
【０００２】
従来のコンピュータシステムには複数のＣＰＵを備えたものがある。特に、ＣＰＵにＲＯＭを内蔵していないい形式にものにおいては、ＣＰＵにＲＯＭを外付けしてＲＯＭにプログラム等を書き込んで使用している（例えば特許文献１）。
【特許文献１】特開平２００１−２３１９９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
従来のコンピュータシステムにおいては、上述のように、ＣＰＵにＲＯＭを外付けして、ＲＯＭにプログラム等を書き込んで使用している。このため、ＲＯＭに書き込む容量が少ない場合においてもＣＰＵの個数に応じたＲＯＭを用意しなければならず、部品点数が増加するという問題点があった。また、小容量のＲＯＭで済むにも拘わらず、小容量のＲＯＭを入手しにくく、結果的に高価な大容量のＲＯＭを使用せざるを得ないという問題点があった。
【０００４】
本発明は、このような問題点を解決するためになされたものであり、ＲＯＭを内蔵しない形式のＣＰＵにＲＯＭ等の記憶装置を個別に設けなくてもよいようにして部品点数の軽減を可能にしたコンピュータシステム及びそれを内蔵した遊技機器を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明に係るコンピュータシステムは、第１のＣＰＵと、ＲＯＭを内蔵しない形式の第２のＣＰＵと、前記第１のＣＰＵに接続され、前記第１のＣＰＵのプログラムとともに、前記第２のＣＰＵのプログラムが少なくとも格納された第１の記憶手段と、第２の記憶手段とを備え、前記第１のＣＰＵは、前記第１の記憶手段に格納された第２のＣＰＵのプログラムを読み出して前記第２の記憶手段に格納し、前記第２のＣＰＵは、前記第２の記憶手段に格納された前記第２のＣＰＵのプログラムに基づいて演算処理を行う。第１のＣＰＵ用として用いられる第１の記憶手段に前記第２のＣＰＵのプログラムを格納しておいて、第１のＣＰＵがその第２のＣＰＵのプログラムを読み出して第２の記憶手段（例えばＳＲＡＭ、デュアルポートＲＡＭ等）に格納し、前記第２のＣＰＵが、前記第２の記憶手段に格納された前記第２のＣＰＵのプログラムに基づいて演算処理を行うようにした。このため、ＲＯＭを内蔵しない形式の第２のＣＰＵは、ＲＯＭ等の記憶装置を外付けすることが不要となっており、その記憶装置及びそれに付随する部品（例えばソケット）等が不要になり、部品点数の軽減が可能になっている。
【０００６】
本発明に係るコンピュータシステムにおいて、前記第１のＣＰＵは、起動時に、前記第１の記憶手段に格納された第２のＣＰＵのプログラムを読み出して前記第２の記憶手段に格納する。第２のＣＰＵのプログラムが前記第２の記憶手段に格納されるので、第２のＣＰＵは、前記第２の記憶手段を利用することにより、ＲＯＭ等の記憶装置を外部に設けた場合と同様な演算処理が可能になっている。
【０００７】
本発明に係るコンピュータシステムは、起動時に前記第１のＣＰＵにバス使用権を与え、それ以外の時には前記第２のＣＰＵにバス使用権を与えるバスアービタを備え、前記第１のＣＰＵは、前記第２のＣＰＵのプログラムを第１のＣＰＵ用のバスを介して前記第２の記憶手段に格納し、前記第２のＣＰＵは、前記第２の記憶手段に格納された前記第２のＣＰＵのプログラムを第２のＣＰＵのバスを介して読み出す。バスアービタによってバス使用権を調停し、前記第１のＣＰＵが前記第２のＣＰＵのプログラムを第１のＣＰＵのバスを介して前記第２の記憶手段に格納した後は、前記第２のＣＰＵにバス使用権が与えられ、第２のＣＰＵは、前記第２の記憶手段を外付けした記憶手段（例えばＲＯＭ）と同様にして使用することが可能になっている。
【０００８】
本発明に係るコンピュータシステムにおいて、前記第１のＣＰＵと前記第２のＣＰＵとは通信用ラインを介して相互に接続され、両者間でデータの授受を行う。
【０００９】
本発明に係るコンピュータシステムにおいて、前記第２の記憶手段はデュアルポートＲＡＭから構成される。デュアルポートＲＡＭに第２のＣＰＵのプログラムだけでなく、データ等を格納することにより記第１のＣＰＵと前記第２のＣＰＵとの間でデータの授受を行うことも可能になっている。
【００１０】
本発明に係るコンピュータシステムにおいて、画像を表示する表示装置を備え、前記第２のＣＰＵは画像表示に関するコマンドを前記第１のＣＰＵに送信し、前記第１のＣＰＵは前記コマンドに基づいて画像データを生成し又は生成させて前記表示装置に表示させる。前記第２のＣＰＵは前記第１のＣＰＵに画像表示に関するコマンドを送信する程度のものであり、そのプログラムの容量が少なくて済む。このような場合においても外付けの記憶装置を必要とすると部品点数が増加するが、本発明のようにすることにより、部品点数を増加させずに済む。また、第１のＣＰＵ用として用いられる第１の記憶手段としても、前記第２のＣＰＵのプログラムの容量が少ないので、そのために敢えて容量を格段に大きくする必要もないので、その弊害もない。
【００１１】
本発明に係る遊技機器は、上記のコンピュータシステムを内蔵したものであり、前記第２のＣＰＵはゲームの進行に応じて画像表示に関するコマンドを前記第１のＣＰＵに送信し、前記第１のＣＰＵは前記コマンドに基づいて画像データを生成し又は生成させて前記表示装置に表示させる。遊技機器（例えばパチンコ）においては、ＲＯＭを内蔵しない形式のＣＰＵを使用することが求められる場合があるが、特にそのように場合には、部品点数の軽減化やコストダウンが可能になっている。
【発明を実施するための最良の形態】
【００１２】
実施形態１．
図１は本発明の実施形態１に係るコンピュータシステムの構成を示したブロック図である。このコンピュータシステム１０は、入力装置１１、サブＣＰＵ１２、周辺コントローラ１３、電源部１４、ＣＰＵ１５、ＲＯＭ１６、ＲＡＭ（メインメモリ）１７、及び表示装置１８を備えている。入力装置１１はサブＣＰＵ１２に対して各種の入力信号を供給し、ＣＰＵ１２はその入力信号に応じて各種の演算処理を行って例えば画像表示の為のコマンドを生成して出力する。なお、ＣＰＵ１２は本発明の第２のＣＰＵに相当するものであり、演算処理を行うときには、そのプログラムは後述するＳＲＡＭ２２に格納されている状態になっている。周辺コントローラ１３は例えばゲートアレイとして構成されたＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）からなり、バスアービタ２１、ＳＲＡＭ２２及びリセット制御レジスタ２３から構成される。バスアービタ２１は、サブＣＰＵ１２及びＣＰＵ１５の何れかにバス使用権を付与するものであり、起動時においてはＣＰＵ１５にバス使用権を付与し、それ以外の時にはサブＣＰＵ１２にバス使用権を付与する。このようにすることにより、起動時においてＣＰＵ１５がプログラム等をＳＲＡＭ２２に書き込むことを可能にし、それ以外の時には、ＳＲＡＭ２２がサブＣＰＵ１２の記憶装置として機能する。リセット制御レジスタ２３は、サブＣＰＵ用リセット信号をサブＣＰＵ１２及びバスアービタ２１に供給し、サブＣＰＵ１２をリセット状態にし、バスアービタ２１に対してはＣＰＵ１５にバス使用権を与える。電源部１４は、起動時にリセット制御レジスタ２３及びＣＰＵ１５に対してシステムリセット信号を供給するが、それを解除することにより、リセット制御レジスタ２３に対してはサブＣＰＵ１２に対するリセットを解除させるとともに、バスアービタ２１に対してはサブＣＰＵ１２にバス使用権を付与させる。
【００１３】
ＣＰＵ１５は、本発明の第１のＣＰＵに相当するものであり、ＲＯＭ１６に格納されたプログラムに基づいて演算処理を行うが、起動時においてはその初期プログラムに基づいて、ＲＯＭ１６に格納されているサブＣＰＵ用ＲＯＭイメージ（サブＣＰＵ用ＲＯＭのプログラム、データ等）１６ａを周辺コントローラ１３のＳＲＡＭ２２に格納するための処理を行う。なお、このＲＯＭ１６の容量は例えば１２８ＭＢ程度で、サブ用ＲＯＭイメージ１６ａの容量は例えば１６ＫＢ程度である。また、このＣＰＵ１５はサブＣＰＵ１２と通信用ライン２６を介して接続されており、サブＣＰＵ１２の演算結果（例えば画像表示の為のコマンド）が通信用ライン２６を介してシリアルに送られてくると、ＣＰＵ１５はＲＯＭ１６に格納されているプログラムに基づいて演算処理を行い、それを例えばＲＡＭ１７に一時的格納したり、或いは例えば画像データを生成して表示装置１８に画像を表示させる。
【００１４】
図２は図１のコンピュータシステムの起動時の処理過程を示したフローチャートであり、ここではＳＲＡＭ２２にＲＯＭ１６のサブＣＰＵ用ＲＯＭイメージ１６ａを書き込む処理を中心にして説明する。
（Ｓ１）電源部１４は起動時出力していたシステムリセット信号を解除する。このシステムリセット信号の解除によりＣＰＵ１５は駆動可能な状態になるが、サブＣＰＵ１２は、この段階では、リセット制御レジスタ２３からのサブＣＰＵリセット信号は解除されておらず、そのままリセット状態で停止している。
（Ｓ２）ＣＰＵ１５は、システムリセット信号が解除されると、ＲＯＭ１６に格納されている初期プログラムの実行を開始する。
（Ｓ３）ＣＰＵ１５は、初期プログラムの実行により周辺コントローラ１３を初期化する。
（Ｓ４）ＣＰＵ１５は、初期プログラムの実行により、ＲＯＭ１６のサブＣＰＵ用ＲＯＭイメージ１６ａをＣＰＵバス２４及びバスアービタ２１を経由してＳＲＡＭ２２に書き込む処理をする。なお、バスアービタ２１は、この段階においては、ＣＰＵ１５に対してはバス使用権を付与しており、ＣＰＵバス２４が有効なものとして機能することになる。
（Ｓ５）ＣＰＵ１５は、初期プログラムの実行により、リセット制御レジスタ２３を設定することにより、サブＣＰＵ用リセット信号を解除する。
（Ｓ６）バスアービタ２１は、サブＣＰＵ用リセット信号が解除されると、サブＣＰＵ１２に対してバス使用権を付与し、ＳＲＡＭ２２に接続されているバスを、ＣＰＵバス２４からサブＣＰＵバス２５に切り替える。
（Ｓ７）サブＣＰＵ１２は、サブＣＰＵ用リセット信号が解除されると、周辺コントローラ１３内部のＳＲＡＭ２２のプログラム等を、サブＣＰＵバス２５及びバスアービタ２１を経由して読み出して実行する。
（Ｓ８）また、ＣＰＵ１５は通常の処理に移行する。例えばサブＣＰＵ１２の演算結果を通信用ライン２６を介して受信すると、その演算結果に応じた処理を行って表示装置１８に画像を表示させる。
【００１５】
本実施形態１においては、ＲＯＭ１６に格納されているサブＣＰＵ用ＲＯＭイメージ１６ａをＳＲＡＭ２２に聞き込んで、爾後、ＳＲＡＭ２２を専用のＲＯＭと同様にして利用するようにしたので、外付けのＲＯＭを設ける必要がなくなり、ＲＯＭ及びそれに付随する部品（ソケット等）が不要となり、部品点数の軽減が可能になっている。また、それにより在庫管理のリスクも軽減する。
【００１６】
実施形態２．
図３は本発明の実施形態２に係るコンピュータシステムの構成を示したブロック図である。図３のコンピュータシステムは、図１のＳＲＡＭ２２の代わりに、デュアルポートＲＡＭ２７を用いた例であり、双方からアクセスできることから、バスアービタ２１は不要となっている。このコンピュータシステムの起動時の動作は、図１に記載のものと基本的には同一であるが、バスアービタ２１がないので図２の処理（Ｓ６）に相当する処理はない。また、デュアルポートＲＡＭ２７を用いたことにより、ＣＰＵ１２及びＣＰＵ１５の双方からデータを書き込むとともに読み出すことが可能になっているので、図１の通信用ライン２６が不要になっている。
【００１７】
本実施形態２において、電源部１４が起動時出力していたシステムリセット信号を解除すると、このシステムリセット信号の解除によりＣＰＵ１５は駆動可能な状態になり、ＲＯＭ１６に格納されている初期プログラムの実行を開始する。まず、初期プログラムの実行により周辺コントローラ１３を初期化し、ＲＯＭ１６のサブＣＰＵ用ＲＯＭイメージ１６ａをＣＰＵバス２４を経由してデュアルポートＲＡＭ２７に書き込む処理をする。そして、リセット制御レジスタ２３を設定することにより、サブＣＰＵ用リセット信号を解除する。サブＣＰＵ１２は、サブＣＰＵ用リセット信号が解除されると、周辺コントローラ１３のデュアルポートＲＡＭ２７のプログラム等をサブＣＰＵバス２５を経由して読み出して実行することになる。そして、例えばサブＣＰＵ１２の演算結果をデュアルポートＲＡＭ２７に書き込む。ＣＰＵ１５はデュアルポートＲＡＭ２７から演算結果を読み出してその演算結果に応じた処理を行って表示装置１８に画像を表示させる。
【００１８】
実施形態３．
図４は上記の実施形態２を遊技機器（例えばパチンコ）に適用した場合の構成を示したブロック図である。図４において、図３の入力装置１１は主制御部２８に置き換えられており、この主制御部２８には例えばゲームの進行に応じて各種のスイッチ信号等が入力する。また、サブＣＰＵ１２以降の構成は、図柄表示装置２９としての構成になっており、表示装置１８は、グラフィックエンジン３０、液晶コントローラ３１及び液晶パネル３２から構成されている例が示されている。なお、遊技機器の主制御部２８には、上記の他に、払出制御部、音制御部、電飾制御部等が接続されるが、本実施形態においてはそれらは直接関係がないので図示を省略している。
【００１９】
主制御部２８には、各種のスイッチ等が中継器（図示せず）等を介して接続されており、例えばゲームの進行に応じて各種のスイッチ信号を取り込んで演算処理を行い、例えば変動パターン指定コマンドデータ、停止図柄指定コマンドデータ、図柄停止コマンドデータ及び電源投入時（朝一）出目設定コマンドデータ等の図柄表示に関する各コマンドデータ（アドレス／データ）をサブＣＰＵ１２に送信し、サブＣＰＵ１２はこれらの各コマンドデータを内蔵しているサブＲＡＭ（図示せず）に一旦記憶する。そして、サブＣＰＵ１２が、サブＲＡＭに記憶された上記の各コマンドを解析して、その解析結果に応じて、サブＲＡＭに記憶されている例えば停止図柄やその変動パターン指定コマンドデータ、停止図柄指定コマンドデータ、図柄停止コマンドデータ、及び電源投入時（朝一）出目設定コマンドデータ等の各コマンドデータを出力して、デュアルポートＲＡＭ２７に書き込んで記憶する。ＣＰＵ１５は、デュアルポートＲＡＭ２７に記憶されているコマンドデータを読み出し、そのコマンドデータに基づいて、ＲＯＭ１６から必要なデータ（例えば２次元画像データ、３次元画像データ）を読み出してグラフィックエンジン３０に送る。グラフィックエンジン３０は、具体的な描画データを生成して制御信号として液晶コントローラ３１に送り、液晶コントローラ３１はこの制御信号に基づいて駆動信号を送出して液晶パネル３２にその図柄を表示させる。
【００２０】
実施形態４．
なお、上述の実施形態１〜３においては、第１の記憶手段としてＲＯＭを用いた例について説明したが、同様な機能を持ったものであれば他の形式の記憶装置であってもよい。また、第２の記憶手段としてＳＲＡＭ及びデュアルポートＲＡＭの例について説明したが、これらについても同様な機能を持ったものであれば他の形式の記憶装置であってもよい。また、実施形態２においては通信用ライン２６を取り除いた例について説明したが、本発明は通信用ライン２６を排除するものではなく、他の形式を含めて通信用ラインを併存させてもよい。また、第２のＣＰＵとして１個のサブＣＰＵ１２を使用した例について説明したが、これが複数個の場合においても同様に適用される。さらにサブＣＰＵ１２は、周辺コントローラ１３の外部に接続されているが、周辺コントローラ１３に内蔵されるようにしても良い。
【図面の簡単な説明】
【００２１】
【図１】本発明の実施形態１に係るコンピュータシステムの構成を示したブロック図。
【図２】図１のコンピュータシステムの起動時の処理過程を示したフローチャート。
【図３】本発明の実施形態２に係るコンピュータシステムの構成を示したブロック図。
【図４】本発明の実施形態３に係る遊技機器の構成を示したブロック図。
【符号の説明】
【００２２】
１０  コンピュータシステム、１１  入力装置、１２  サブＣＰＵ、１３  周辺コントローラ、１４  電源部、１５  ＣＰＵ、１６  ＲＯＭ、１７  ＲＡＭ、１８  表示装置、２１  バスアービタ、２３  リセット制御レジスタ、２４ ＣＰＵバス、２５ サブＣＰＵバス、２６  通信用ライン、２７  デュアルポートＲＡＭ、２８  主制御部、２９  図柄表示装置、３０  グラフィックエンジン、３１  液晶コントローラ、３２  液晶パネル。
【図１】
2005092515.tif 000003
【図２】
2005092515.tif 000004
【図３】
2005092515.tif 000005
【図４】
2005092515.tif 000006