(57)【要約】【課題】例えばＳＩＴｈｙにおいて、メサエッチング溝の均一化を図って、チャネル領域を有効利用を図る。【解決手段】半導体装置１０の中央部分に配置されたカソード配置領域１２は、２つの区画１２Ａ及び１２Ｂに分けられ、これら２つの区画１２Ａ及び１２Ｂのうち、１つの区画１２Ａには、複数のカソードセグメント１８とゲート集合部２０とが形成され、他の区画１２Ｂには、複数のカソードセグメント１８が形成されている。ゲート集合部２０は、複数のゲートセグメント２４が集まって構成されている。そして、各セグメント間のメサエッチング溝は、最短のエッチング溝幅以上、かつ、各セグメントの配置ピッチ幅以内の範囲に形成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電形の半導体基板の一主面に形成されたデバイス動作領域に複数のデバイスセグメントが配置された半導体装置において、
前記デバイス動作領域に最短エッチング溝幅以上、かつ、前記デバイスセグメントの配置ピッチ幅以内の範囲にメサエッチング溝が形成されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記半導体基板の他主面にアノード電極が形成され、
前記デバイス動作領域は、第２導電形のゲート領域上に形成された第１導電形の半導体領域を有するゲート集合部を有し、
前記デバイスセグメントは、第１導電形のカソード領域を有するカソードセグメントを含むことを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記半導体基板の他主面にアノード電極が形成され、
前記デバイスセグメントは、第１導電形のカソード領域を有するカソードセグメントと、第２導電形のゲート領域上に形成された第１導電形の半導体領域を有するゲートセグメントとを含むことを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記ゲート領域上に形成された複数の前記ゲートセグメントからゲート集合部が構成され、
前記ゲート集合部におけるゲートセグメント及び前記ゲートセグメント間のゲート領域を被覆するように金属電極が形成されていることを特徴とする半導体装置。
【請求項５】
請求項２又は４記載の半導体装置において、
前記ゲート領域のうち、前記ゲート集合部に対応する部分に、該ゲート領域よりも不純物濃度が高い第２導電形の半導体領域を有することを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記第２導電形の半導体領域の不純物濃度は、前記ゲート集合部における前記第１導電形の半導体領域、前記第２導電形の半導体領域及び第１導電形の半導体基板にて形成される寄生トランジスタの電流増幅率が０．５以下となる濃度であることを特徴とする半導体装置。
【請求項７】
請求項２、４〜６のいずれか１項に記載の半導体装置において、
前記ゲート領域のうち、前記ゲート集合部に隣接する部分に少なくとも１つのダミーセグメントが形成されていることを特徴とする半導体装置。
【請求項８】
請求項７記載の半導体装置において、
前記ゲート領域のうち、前記ダミーセグメントに対応する部分に、該ゲート領域よりも不純物濃度が高い第２導電形の半導体領域を有することを特徴とする半導体装置。
【請求項９】
請求項７記載の半導体装置において、
前記ゲート領域のうち、前記ゲート集合部に対応する部分と前記ダミーセグメントに対応する部分に、該ゲート領域よりも不純物濃度が高い第２導電形の半導体領域が連続して形成されていることを特徴とする半導体装置。
【請求項１０】
請求項２〜９のいずれか１項に記載の半導体装置において、
前記デバイス動作領域の最外周の部分にチャネルストップリングが配置され、
前記カソードセグメントと前記チャネルストップリングとの間に、１ライン以上のフィールドリミッティングリングが配置され、
前記デバイスセグメントは、さらに、前記チャネルストップリングと、前記１ライン以上のフィールドリミッティングリングを含むことを特徴とする半導体装置。
【請求項１１】
請求項１０記載の半導体装置において、
前記カソードセグメントとフィールドリミッティングリングとの間、前記フィールドリミッティングリング間、並びに前記フィールドリミッティングリングと前記チャネルストップリングとの間に、それぞれメサエッチング溝が形成され、
前記チャネルストップリングの上面から該チャネルストップリングに隣接する前記メサエッチング溝の底面にかけて電極が形成されていることを特徴とする半導体装置。
【請求項１２】
請求項１１記載の半導体装置において、
前記チャネルストップリングは、２つ以上の第１導電形の半導体領域が縦方向に積層されて構成され、
前記少なくとも２つの半導体領域は、最上層の半導体領域の不純物濃度が最も高く、下層にいくほど不純物濃度が低いことを特徴とする半導体装置。
【請求項１３】
請求項１２記載の半導体装置において、
前記チャネルストップリングは、下層に位置する第１の半導体領域と上層に位置する第２の半導体領域で構成され、
前記半導体基板の不純物濃度をＰ０、前記第１の半導体領域の不純物濃度をＰ１、前記第２の半導体領域の不純物濃度をＰ２としたとき、
Ｐ０＜Ｐ１＜Ｐ２
であることを特徴とする半導体装置。
【請求項１４】
請求項１１〜１３のいずれか１項に記載の半導体装置において、
前記フィールドリミッティングリング上に電極が形成されていることを特徴とする半導体装置。
【請求項１５】
請求項１１〜１４のいずれか１項に記載の半導体装置において、
前記フィールドリミッティングリング上に形成された電極は、該フィールドリミッティングリングの上面から該フィールドリミッティングリングに隣接するメサエッチング溝の底面にかけて形成されていることを特徴とする半導体装置。
【請求項１６】
請求項２、４〜１５のいずれか１項に記載の半導体装置において、
複数の前記カソードセグメントが配置されたカソード配置領域を有し、
前記カソード配置領域は、複数の区画に分けられ、
前記複数の区画のうち、少なくとも１つの区画には、前記ゲート集合部を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体領域の一方の面にアノード電極が形成され、前記半導体領域の他方の面に複数のカソードセグメントが形成された半導体装置に関し、例えば静電誘導形サイリスタやＧＴＯサイリスタ等に用いて好適な半導体装置に関する。
【背景技術】
【０００２】
一般に、静電誘導形サイリスタやＧＴＯサイリスタ等は、シリコン基板の裏面にアノード電極を形成し、シリコン基板の表面に多数のカソードセグメントを配置するようにしている。各カソードセグメントの周囲にはゲート領域が形成され、該ゲート領域上にゲート電極が配線される（特許文献１〜３参照）。
【０００３】
この種の半導体装置においては、通常、サイズの大型化を避けること等から、カソードセグメントが配置される領域（カソード配置領域）の面積を一定にしている。また、オン動作やオフ動作を安定にするためには、全体のチャネル領域の面積を広げることが有効である。そのため、１つのカソードセグメントの面積を小さくし、かつ、カソード配置領域に配置されるカソードセグメントの数を多くすることが考えられる。
【０００４】
また、カソードセグメントのカソード電極に対する信号のやりとり、カソードセグメントの周りに配線されたゲート電極に対する信号のやりとりを考慮すると、カソード配置領域内にカソード電極用パッドとゲート電極用パッドを形成し、各カソード電極をカソード電極用パッドに向けて集中配線し、各ゲート電極をゲート電極用パッドに向けて集中配線することが配線上有効である。
【０００５】
【特許文献１】特開２００１−１１９０１４号公報
【特許文献２】特開平９−８２８０号公報
【特許文献３】特開２０００−５８８１４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、静電誘導形サイリスタやＧＴＯサイリスタ等において、デバイスセグメントの有効面積を効率よくとることができ、全体の面積に対するチャネル領域の面積を拡大することができる半導体装置を提供することを目的とする。
【０００７】
また、本発明の他の目的は、チャネル領域の拡大化を図りながらも、オン動作やオフ動作の安定化並びに信頼性の向上を図ることができる半導体装置を提供することにある。
【０００８】
また、本発明の他の目的は、ターンオン時の局所的な電流集中を回避することができ、信頼性の向上を図ることができる半導体装置を提供することにある。
【０００９】
また、本発明の他の目的は、チャネル領域の拡大化を図りながらも、ターンオフ時において発生する空乏層の外周端をすべてチャネルストップリングに到達させることができ、しかも、チャネルストップリングでの電界の集中を効果的に緩和させることができ、順方向耐圧の向上及び安定化を図ることができると共に、信頼性の向上を図ることができる半導体装置を提供することにある。
【課題を解決するための手段】
【００１０】
本発明に係る半導体装置は、第１導電形の半導体基板の一主面に形成されたデバイス動作領域に複数のデバイスセグメントが配置された半導体装置において、前記デバイス動作領域に最短エッチング溝幅以上、かつ、前記デバイスセグメントの配置ピッチ幅以内の範囲にメサエッチング溝が形成されていることを特徴とする。
【００１１】
これにより、各デバイスセグメント間の距離がほぼ均一となり、メサエッチングにおいて、等しく均一にエッチャントが供給されることになる。そのため、メサエッチング溝の深さも全体において均一となり、各デバイスセグメントでの動作特性を均一にすることができる。しかも、デバイスセグメントの有効面積を効率よくとることができ、全体の面積に対するチャネル領域の面積を拡大することができる。例えばロット間での特性のばらつきを抑えることができ、歩留まりの向上をも図ることができる。
【００１２】
そして、前記構成において、前記半導体基板の他主面にアノード電極が形成され、前記デバイス動作領域は、第２導電形のゲート領域上に形成された第１導電形の半導体領域を有するゲート集合部を有し、前記デバイスセグメントは、第１導電形のカソード領域を有するカソードセグメントを含むようにしてもよい。
【００１３】
オン動作やオフ動作の安定化等のため、ゲート領域は、カソードセグメントの周りに形成され、該ゲート領域上にゲート電極が配線されることになるが、この場合、配線されたゲート電極に対する信号のやりとりを考慮すると、上述のように、各ゲート電極をゲート集合部に向けて集中配線することが配線上有効である。
【００１４】
また、前記構成において、前記半導体基板の他主面にアノード電極が形成され、前記デバイスセグメントは、第１導電形のカソード領域を有するカソードセグメントと、第２導電形のゲート領域上に形成された第１導電形の半導体領域を有するゲートセグメントとを含むようにしてもよい。
【００１５】
これにより、前記デバイス動作領域へのメサエッチングによって、カソードセグメントとゲートセグメントとが同時に形成されることになるため、製造工程の簡略化を図ることができる。しかも、各カソードセグメント間の距離、各ゲートセグメント間の距離並びにカソードセグメントとゲートセグメント間の距離がほぼ均一にすることができることから、メサエッチングにおいて、等しく均一にエッチャントが供給されることになり、そのため、メサエッチング溝の深さも全体において均一となる。これは、デバイス特性の安定化、均一化につながる。
【００１６】
また、前記構成において、前記ゲート領域上に形成された複数の前記ゲートセグメントからゲート集合部を構成し、前記ゲート集合部におけるゲートセグメント及び前記ゲートセグメント間のゲート領域を被覆するように金属電極を形成するようにしてもよい。
【００１７】
これにより、ゲートセグメントが、第２導電形のゲート領域と、該ゲート領域上に形成された第１導電形の半導体領域とを有するとしても、ゲートセグメント及び前記ゲートセグメント間のゲート領域を被覆するように形成された金属電極によって、前記ゲートセグメント全体を含む部分がゲートとして機能することになる。
【００１８】
また、前記構成において、前記ゲート領域のうち、前記ゲート集合部に対応する部分に、該ゲート領域よりも不純物濃度が高い第２導電形の半導体領域を有するようにしてもよい。これにより、ゲート集合部に印加される電圧が急激に上昇しても、ラッチアップは生じにくくなり、ラッチアップに基づく破壊を防止することができる。この場合、前記第２導電形の半導体領域の不純物濃度は、前記ゲート集合部における前記第１導電形の半導体領域、前記第２導電形の半導体領域及び第１導電形の半導体基板にて形成される寄生トランジスタの電流増幅率が０．５以下となる濃度であることが好ましい。
【００１９】
また、前記構成において、前記ゲート領域のうち、前記ゲート集合部に隣接する部分に少なくとも１つのダミーセグメントが形成されていてもよい。この場合、ゲート集合部に隣接するセグメントがカソードセグメントではなく、カソードとして機能しないダミーセグメントであることから、１つのカソードセグメントが極端に早くオンするということがなくなり、アノード電極からカソード電極に向かう順方向電流が、１つのカソードセグメントのみに集中して流れるということがなくなる。つまり、ターンオン時の局所的な電流集中を回避し、信頼性の向上を図ることができる。
【００２０】
また、前記構成において、前記ゲート領域のうち、前記ダミーセグメントに対応する部分に、該ゲート領域よりも不純物濃度が高い第２導電形の半導体領域を有するようにしてもよい。あるいは、前記ゲート領域のうち、前記ゲート集合部に対応する部分と前記ダミーセグメントに対応する部分に、該ゲート領域よりも不純物濃度が高い第２導電形の半導体領域が連続して形成されていてもよい。これにより、ゲート集合部に印加される電圧が急激に上昇しても、ゲート集合部やダミーセグメントでのラッチアップは生じにくくなり、ラッチアップに基づく破壊を防止することができる。
【００２１】
また、前記構成において、前記デバイス動作領域の最外周の部分にチャネルストップリングが配置され、前記カソードセグメントと前記チャネルストップリングとの間に、１ライン以上のフィールドリミッティングリングが配置され、前記デバイスセグメントは、さらに、前記チャネルストップリングと、前記１ライン以上のフィールドリミッティングリングを含むようにしてもよい。
【００２２】
前記メサエッチングにおいて、各フィールドリミッティングリング間、カソードセグメントとフィールドリミッティングリング間並びにフィールドリミッティングリングとチャネルストップリング間に等しく均一にエッチャントが供給されることになり、メサエッチング溝の深さも全体において均一となる。従って、各フィールドリミッティングリング間、カソードセグメントとフィールドリミッティングリング間並びにフィールドリミッティングリングとチャネルストップリング間における第１導電型の半導体領域の残留（空乏層のひろがりを抑える要因となる）をなくすことができ、オフ動作の安定化を図ることができる。
【００２３】
また、前記構成において、前記カソードセグメントとフィールドリミッティングリングとの間、前記フィールドリミッティングリング間、並びに前記フィールドリミッティングリングと前記チャネルストップリングとの間に、それぞれメサエッチング溝が形成され、前記チャネルストップリングの上面から該チャネルストップリングに隣接する前記メサエッチング溝の底面にかけて電極が形成されていてもよい。
【００２４】
これにより、チャネルストップリング上に形成された電極が該チャネルストップリングに隣接するメサエッチング溝の底面上まで延在していることから、フィールドリミッティングリングとチャネルストップリング間での電界の集中を緩和させることができる。その結果、ターンオフ時において横方向に広がる空乏層の外周端をすべてチャネルストップリングに到達させることができる。
【００２５】
また、前記構成において、前記チャネルストップリングは、２つ以上の第１導電形の半導体領域が縦方向に積層されて構成され、前記少なくとも２つの半導体領域は、最上層の半導体領域の不純物濃度が最も高く、下層にいくほど不純物濃度が低いようにしてもよい。
【００２６】
具体的には、前記チャネルストップリングは、下層に位置する第１の半導体領域と上層に位置する第２の半導体領域で構成され、前記半導体基板の不純物濃度をＰ０、前記第１の半導体領域の不純物濃度をＰ１、前記第２の半導体領域の不純物濃度をＰ２としたとき、Ｐ０＜Ｐ１＜Ｐ２としてもよい。
【００２７】
これにより、チャネルストップリングにおいて縦方向に不純物濃度の勾配ができ、しかも、その勾配は、上層に向かって不純物濃度が高くなる特性を有する。従って、空乏層の外周端がチャネルストップリングに到達することによる電界の集中を効果的に緩和させることができ、順方向耐圧の向上及び安定化を図ることができると共に、信頼性の向上を図ることができる。
【００２８】
また、前記構成において、前記フィールドリミッティングリング上に電極が形成されていてもよい。フィールドリミッティングリングにｐｎ接合部分が含まれている場合、該ｐｎ接合部分にてチャージアップが生じ、その後のオン動作やオフ動作に支障をきたすおそれがあるが、フィールドリミッティングリング上に電極を形成することで、ｐｎ接合部分にチャージアップされていた電荷を電極を通じて逃すことができる。
【００２９】
また、前記構成において、前記フィールドリミッティングリング上に形成された電極は、該フィールドリミッティングリングの上面から該フィールドリミッティングリングに隣接するメサエッチング溝の底面にかけて形成されていてもよい。
【００３０】
これにより、各フィールドリミッティングリング間での電界の集中を緩和させることができ、ターンオフ時において発生する空乏層の横方向へのひろがりを促進させることができ、空乏層の外周端をすべてチャネルストップリングに到達させることができる。
【００３１】
また、前記構成において、複数の前記カソードセグメントが配置されたカソード配置領域を有し、前記カソード配置領域は、複数の区画に分けられ、前記複数の区画のうち、少なくとも１つの区画には、前記ゲート集合部を有するようにしてもよい。
【００３２】
これにより、１つの区画では、ゲート電極用パッドが形成されて、その分、チャネル領域が縮小されることになるが、他の区画では、ゲート電極用パッドを考慮せずに多数のカソードセグメントを形成できることから、チャネル領域の拡大を図ることができる。
【発明の効果】
【００３３】
以上説明したように、本発明に係る半導体装置によれば、静電誘導形サイリスタやＧＴＯサイリスタ等において、デバイスセグメントの有効面積を効率よくとることができ、全体の面積に対するチャネル領域の面積を拡大することができる。
【００３４】
また、本発明に係る半導体装置によれば、チャネル領域の拡大化を図りながらも、オン動作やオフ動作の安定化並びに信頼性の向上を図ることができる。
【００３５】
また、本発明に係る半導体装置によれば、ターンオン時の局所的な電流集中を回避することができ、信頼性の向上を図ることができる。
【００３６】
また、本発明に係る半導体装置によれば、チャネル領域の拡大化を図りながらも、ターンオフ時において発生する空乏層の外周端をすべてチャネルストップリングに到達させることができ、しかも、チャネルストップリングでの電界の集中を効果的に緩和させることができ、順方向耐圧の向上及び安定化を図ることができると共に、信頼性の向上を図ることができる。
【発明を実施するための最良の形態】
【００３７】
以下、本発明に係る半導体装置を例えばノーマリオフ形の埋め込みゲート型静電誘導形サイリスタに適用した実施の形態例について図１〜図２２Ｂを参照しながら説明する。なお、以下の説明では、ノーマリオフ形の埋め込みゲート型静電誘導形サイリスタを「ＳＩＴｈｙ」と記す。
【００３８】
本実施の形態に係る半導体装置１０は、図１に示すように、上面から見た外形がほぼトラック形状とされ、中央部分に、ほぼ矩形状とされたカソード配置領域１２が配置され、最外周の部分にチャネルストップリング領域１４が配置されている。また、カソード配置領域１２の周囲、すなわち、カソード配置領域１２とチャネルストップリング領域１４の間に、フィールドリミッティングリング領域１６が配置されている。
【００３９】
カソード配置領域１２は、２つの区画１２Ａ及び１２Ｂに分けられ、これら２つの区画１２Ａ及び１２Ｂのうち、１つの区画１２Ａには、複数のカソードセグメント１８とゲート集合部２０とが形成され、他の区画１２Ｂには、複数のカソードセグメント１８が形成されている。ゲート集合部２０は、上面から見た形状が短辺と長辺を有する矩形状とされ、区画１２Ａの短辺２２に近接して形成されている。また、このゲート集合部２０は、複数のゲートセグメント２４が集まって構成されている。
【００４０】
各区画１２Ａ及び１２Ｂにおける複数のカソードセグメント１８は、それぞれ上面から見た形状が短辺と長辺を有する形状であって、それぞれ互いに長辺が隣接するようにほぼ平行に配置されている。また、ゲートセグメント２４もそれぞれ上面から見た形状が短辺と長辺を有する形状であって、それぞれ互いに長辺が隣接するようにほぼ平行に配置されている。
【００４１】
また、区画１２Ａ内において、ゲート集合部２０に隣接して、カソードとして機能しないダミーセグメント２６が形成されている。ダミーセグメント２６は、他のカソードセグメント１８と同様の大きさを有し、上面から見た形状が短辺と長辺を有する形状となっている。また、このダミーセグメント２６は、該ダミーセグメント２６の長辺とゲート集合部２０の長辺とが隣接するように配置されている。
【００４２】
ここで、本実施の形態に係る半導体装置１０の内部構造を図２〜図８に基づいて説明する。
【００４３】
この半導体装置１０は、図２に示すように、真性（ｉ）又はｎ-形のシリコン基板３０を有し、該シリコン基板３０の裏面にはアノード電極３２が形成されている。
【００４４】
シリコン基板３０の表面には、ｎ形のエピタキシャル層３４が形成され、該エピタキシャル層３４上に複数のカソードセグメント１８及び複数のゲートセグメント２４（ゲート集合部２０）が形成されている。
【００４５】
カソードセグメント１８は、図３Ａ及び図３Ｂに示すように、エピタキシャル層３４上に形成されたｎ+領域（カソード領域）３６を有し、ゲートセグメント２４は、図４Ａ及び図４Ｂに示すように、埋め込み型の第１のｐ+領域（ゲート領域）３８と第２のｐ+領域４０と、これら第１のｐ+領域３８及び第２のｐ+領域４０上に形成されたｎ+領域４２とを有する。ダミーセグメント２６は、図５Ａ及び図５Ｂに示すように、前記ゲートセグメント２４と同様に、埋め込み型の第１のｐ+領域３８（ゲート領域）と第２のｐ＋領域４０と、これら第１のｐ+領域３８及び第２のｐ+領域４０上に形成されたｎ＋領域４２とを有する。つまり、この実施の形態では、ゲート領域３８のうち、ゲート集合部２０に対応する部分とダミーセグメント２６に対応する部分に、該ゲート領域３８よりも不純物濃度が高い第２のｐ+領域４０が連続して形成された形となっている。
【００４６】
また、図３Ａ及び図３Ｂに示すように、各カソードセグメント１８のｎ+領域３６上にはそれぞれカソード電極４４が形成されている。各カソードセグメント１８において、エピタキシャル層３４には、それぞれ複数の埋め込み型のｐ+領域４６が形成され、これらｐ+領域４６の間がチャネル領域４８とされている。なお、ｐ+領域４６と第２のｐ+領域４０は同時に形成される。また、各カソードセグメント１８の周りには、ゲート集合部２０につながる埋め込み型の第１のｐ+領域によるゲート領域３８が形成されている。なお、この実施の形態では、ダミーセグメント２６上にはカソード電極４４を形成していない（図４Ａ及び図４Ｂ参照）。もちろん、ダミーセグメント２６上にカソード電極４４を形成するようにしてもよい。
【００４７】
また、図２に示すように、ゲート集合部２０における各ゲートセグメント２４、各ゲートセグメント２４間のゲート領域３８（又は第２のｐ+領域４０）、並びにカソードセグメント１８の周囲に形成されたゲート領域３８を被覆するようにゲート電極５０が形成されている。
【００４８】
シリコン基板３０の表面のうち、その最外周部分のチャネルストップリング領域１４には、チャネルストップリング５２が形成され、シリコン基板３０の表面のうち、その中央部分と外周部分との間に存するフィールドリミッティングリング領域１６には、複数のフィールドリミッティングリング５４が形成されている。
【００４９】
チャネルストップリング５２は、エピタキシャル層３４上に形成されたｎ+領域５６を有し、フィールドリミッティングリング５４は、埋め込み型のｐ+領域５８と、該ｐ+領域５８上に形成されたｎ+領域６０とを有する。フィールドリミッティングリング５４上には電極６２が形成されている。ｐ+領域５８はゲート領域３８と同時に形成される。ｎ+領域６０はカソードセグメント１８のカソード領域３６、ゲートセグメント２４（及びダミーセグメント２６）のｎ+領域４２並びにチャネルストップリング５２のｎ+領域５６と同時に形成される。この場合、例えば熱拡散法やイオン注入法等によって形成することができる。
【００５０】
ここで、例えば４ｋＶ級ＳＩＴｈｙを想定したとき、図３Ｃに示すように、シリコン基板３０の不純物濃度は１０13（ｃｍ-3）オーダーであり、ｎ形のエピタキシャル層の不純物濃度は１０15（ｃｍ-3）オーダーである。また、図３Ｃ、図４Ｃ及び図５Ｃに示すように、ｎ+領域３６及びｎ+領域４２の不純物濃度は共に１０19（ｃｍ-3）オーダーである。また、図３Ｃ、図４Ｃ及び図５Ｃに示すように、ゲート領域３８の不純物濃度は１０18（ｃｍ-3）オーダーであり、第２のｐ+領域４０及び４６の不純物濃度は１０19（ｃｍ-3）オーダーである。
【００５１】
また、例えば図３Ａ、図３Ｂ、図５Ａ、図５Ｂ、図６並びに図７に示すように、シリコン基板３０の表面上には第１の絶縁膜７０が形成されている。この第１の絶縁膜７０は、少なくともカソード領域３６上、ゲート領域３８上及びチャネルストップリング５２上にそれぞれ窓を有し、カソード電極４４とカソード領域３６とが電気的に接続され、ゲート電極５０とゲート領域３８とが電気的に接続され、チャネルストップリング５２と電極６２とが電気的に接続されている。
【００５２】
さらに、図６に示すように、カソード電極４４の側面とゲート電極５０と第１の絶縁膜７０とを覆うように第２の絶縁膜７２が形成され、カソード電極４４上面と第２の絶縁膜７２とを覆うように接続電極７４が形成されて、各カソード電極４４が電気的に接続される。第１の絶縁膜７０は例えばＳｉＯ2膜にて形成することができ、第２の絶縁膜７２は例えばＳｉＮｘ膜、あるいはポリイミド膜あるいはシリコーン膜にて形成することができる。この実施の形態では、第２の絶縁膜７２をプラズマＣＶＤ（反応ガス：モノシランとアンモニア）にて形成するようにしている。
【００５３】
そして、この実施の形態では、カソードセグメント１８、ゲートセグメント２４、ダミーセグメント２６、チャネルストップリング５２、フィールドリミッティングリング５４を、図８に示すように、それぞれ一括してデバイスセグメント８０と総称したとき、これらデバイスセグメント８０の配置ピッチ幅をＰｗ、最短のエッチング溝幅をＷｍｉｎとしたとき、最短のエッチング溝幅Ｗｍｉｎ以上、かつ、デバイスセグメント８０の配置ピッチ幅Ｐｗ以内の範囲にメサエッチング溝８２（８２Ａ〜８２Ｈ）が形成されている。
【００５４】
具体的には、各カソードセグメント１８間のメサエッチング溝８２Ａ（図２参照）、各ゲートセグメント２４間のメサエッチング溝８２Ｂ（図４Ａ参照）、カソードセグメント１８とゲートセグメント２４間のメサエッチング溝８２Ｃ（図２参照）、カソードセグメント１８とダミーセグメント２６間のメサエッチング溝８２Ｄ（図２参照）、ゲートセグメント２４とダミーセグメント２６間のメサエッチング溝８２Ｅ（図２参照）、カソードセグメント１８（ゲートセグメント２４及びダミーセグメント２６）とフィールドリミッティングリング５４間のメサエッチング溝８２Ｆ（図２参照）、各フィールドリミッティングリング５４間のメサエッチング溝８２Ｇ（図２参照）、フィールドリミッティングリング５４とチャネルストップリング５２間のメサエッチング溝８２Ｈ（図２参照）は、すべて最短のエッチング溝幅Ｗｍｉｎ以上、かつ、デバイスセグメント８０の配置ピッチ幅Ｐｗ以内の範囲とされている。本実施の形態では、最短のエッチング溝幅Ｗｍｉｎを５０μｍ、デバイスセグメント８０の配置ピッチ幅Ｐｗを２００μｍとしている。
【００５５】
そして、本実施の形態に係る半導体装置１０を使用する場合には、例えば図示しない直流電源を通じて、カソード電極４４とアノード電極３２との間に順方向に電圧（主電圧）を印加する。
【００５６】
半導体装置１０をターンオンさせるときは、ゲート電極５０とカソード電極４４間にオン信号Ｓｎ（ゲート電極５０の電位がカソード電極４４の電位よりも高い信号：図９Ｃ参照）を入力する。半導体装置１０がターンオンし、アノード電極３２からカソード電極４４に向かって順方向電流Ｉｆ（図９Ｂ参照）が流れ、これに応じて、アノード−カソード間電圧Ｖｆ（図９Ａ参照）が低下することになる。このとき、チャネルストップリング５２上の電極６２はアノード電極３２とほぼ同じ電位になっている。
【００５７】
一方、半導体装置１０をターンオフさせるときは、ゲート電極５０とカソード電極４４間にオフ信号（ゲート電極５０の電位がカソード電極４４の電位よりも低い信号）を入力する。これにより、半導体装置１０はターンオフの過程に入り、ゲート電極５０から電荷が引き抜かれ、ゲート電極５０から空乏層（図示せず）が広がることとなる。空乏層が広がって順方向電流Ｉｆ（図９Ｂ参照）の流れが抑制され、これに応じて、アノード−カソード間電圧Ｖｆ（図９Ａ参照）が上昇することになる。このとき、チャネルストップリング５２上の電極６２はアノード電極３２とほぼ同じ電位になっていることから、空乏層は、ゲート領域３８からアノード電極３２側に縦方向に広がると共に、チャネルストップリング５２に向かって横方向にも広がる。その結果、チャネル領域４８を介しての導通が遮断され、アノード電極３２からカソード電極４４へは電流は流れなくなり、オフ状態となる。
【００５８】
このオフ状態にあるときでも、主電圧がアノード電極３２とカソード電極４４との間に印加されているが、カソードセグメント１８側のゲート領域３８及びフィールドリミッティングリング５４によって電界強度が緩和される。
【００５９】
特に、この実施の形態では、図２に示すように、チャネルストップリング５２上に形成された電極６２がメサエッチング溝８２Ｈの底面上まで延在していることから、フィールドリミッティングリング５４とチャネルストップリング５２間での電界の集中を緩和させることができる。その結果、ターンオフ時において横方向に広がる発生する空乏層の外周端をすべてチャネルストップリング５２に到達させることができる。これにより、高耐圧の電圧阻止特性が得られる。
【００６０】
しかも、この実施の形態では、チャネルストップリング５２を２層構造とし、下層にｎ領域３４（エピタキシャル層）を形成し、その上層にｎ+領域５６を形成するようにしたので、チャネルストップリング５２において縦方向に不純物濃度の勾配ができ、しかも、その勾配は、上層に向かって不純物濃度が高くなる特性を有することとなる。従って、空乏層の外周端がチャネルストップリング５２に到達することによる電界の集中を効果的に緩和させることができ、順方向耐圧の向上及び安定化を図ることができると共に、信頼性の向上を図ることができる。
【００６１】
ここで、２つの実験例（第１及び第２の実験例）を示す。第１の実験例は、実施例１及び比較例１についての順方向耐圧をみたものである。順方向耐圧の設計値は、４５００Ｖとした。
【００６２】
実施例１は、上述した実施の形態に係る半導体装置１０と同様の構成を有し、比較例１は、本実施の形態に係る半導体装置１０において、チャネルストップリング５２上の電極６２をメサエッチング溝８２Ｈの底面まで形成せずに、チャネルストップリング５２の上面のみに形成した構成を有する。
【００６３】
実験結果を図１０Ａ及び図１０Ｂに示す。このうち、図１０Ａが実施例１の特性を示し、図１０Ｂが比較例１の特性を示す。これら図１０Ａ及び図１０Ｂから、比較例１の順方向耐圧は設計値の４５００Ｖを得ているが、２５００Ｖを越えた付近から漏れ電流Ｉｒが指数関数的に増えていることがわかる。一方、実施例１の順方向電圧は、設計値の４５００Ｖよりも高い４８００Ｖを得ている。しかも、漏れ電流Ｉｒは４８００Ｖ付近になるまで一定レベル（１０-6（Ａ）オーダー）を維持していることがわかる。
【００６４】
この理由については次のことが考えられる。まず、空乏層の広がり深さは、カソードセグメント１８の直下が最も深く、カソードセグメント１８から遠ざかるにつれて浅くなるようにしている。そのため、フィールドリミッティングリング５４間の距離は、カソードセグメント１８に近いほど短く、外周になるほど長くなるように設定している。このことから、最外周のフィールドリミッティングリング５４とチャネルストップリング５２間の距離が最も長い距離に設定されることになる。従って、最外周のフィールドリミッティングリング５４とチャネルストップリング５２間の絶縁膜に蓄積電荷が存在している場合もある。
【００６５】
このようなことから、順方向電圧を印加した際の空乏層の広がりには、前記蓄積電荷の影響等によって、空乏層が広がり難い領域と、空乏層が広がり易い領域が存在することになり、空乏層が広がり易い領域により強い電界がかかることになる。
【００６６】
比較例１においては、本実施の形態と同様に、ｎ領域残渣の除去を目的としたメサエッチング溝８２Ｇ及び８２Ｈを形成するようにしているため、ターンオフ時に発生する空乏層を全てのフィールドリミッティングリング５４の下側まで広げることができる。しかし、最外周のフィールドリミッティングリング５４とチャネルストップリング５２間は、上述したように、空乏層が広がり難い領域と、空乏層が広がり易い領域との間の電界集中によって、図８に示すように、空乏層の外周端９０がチャネルストップリング５２に達する領域と、達しない領域が混在し、空乏層の広がりにばらつきが生じる。このばらつきによって、設計値以下の電圧下で漏れ電流Ｉｒが発生してしまうものと考えられる。
【００６７】
一方、実施例１においては、電極６２がメサエッチング溝８２Ｈの底面まで延びて形成されているため、最外周のフィールドリミッティングリング５４とチャネルストップリング５２間における空乏層が広がり難い領域と空乏層が広がり易い領域との間の電界集中が緩和される。その結果、図１２に示すように、ターンオフ時において横方向に広がる発生する空乏層の外周端９０がすべてチャネルストップリング５２に到達し、これにより、設計値以上の順方向耐圧が得られ、しかも、漏れ電流Ｉｒもほとんど流れないという良好な特性が得られたものと考えられる。
【００６８】
次に、第２の実験例について説明する。この第２の実験例は、上述した実施例１及び比較例１、並びに比較例２について、一定の順方向電圧を印加したときの漏れ電流Ｉｒの推移をみたものである。順方向電圧は３２００Ｖとした。
【００６９】
比較例２は、図１３に示すように、カソード配置領域１２とチャネルストップリング領域１４との間のフィールドリミッティングリング領域１６に対して１つのメサエッチング溝９２を形成した構成を有する。この場合、メサエッチング溝９２の中央部分にｎ領域９４の残渣を有する構成となっている。これは、ウェットエッチングによってメサエッチング溝９２を形成することになるが、メサエッチング溝９２の周縁部と中央部でのエッチングレートのばらつきから、メサエッチング溝９２の中央部にｎ領域９４が残ることに起因する。
【００７０】
実験結果を図１４に示す。この図１４において、実線Ａが実施例１の特性を示し、実線Ｂが比較例１の特性を示し、実線Ｃが比較例２の特性を示す。なお、１０-6（Ａ）の値は、実質的に漏れ電流Ｉｒを無視できる程度の値である。この図１４から、比較例２は、実験開始直後から１０-5（Ａ）の漏れ電流Ｉｒが流れ、時間の経過に伴って指数関数的に漏れ電流Ｉｒが大きくなっていることがわかる。比較例１は、実験開始から５０時間までは一定レベルの漏れ電流Ｉｒ（１０-6（Ａ））が流れていたが、５０時間を経過した時点から漏れ電流Ｉｒが徐々に増加している。実施例１は、実験開始から１００００時間以上経過しても一定レベルの漏れ電流Ｉｒ（１０-6（Ａ））を維持していることがわかる。
【００７１】
このように、本実施の形態に係る半導体装置１０においては、図８に示すように、デバイスセグメント８０の配置ピッチ幅をＰｗ、最短のエッチング溝幅をＷｍｉｎとしたとき、最短のエッチング溝幅Ｗｍｉｎ以上、かつ、デバイスセグメント８０の配置ピッチ幅Ｐｗ以内の範囲でメサエッチング溝８２（８２Ａ〜８２Ｈ）を形成するようにしたので、各デバイスセグメント８０間の距離がほぼ均一となり、メサエッチングにおいて、等しく均一にエッチャントが供給されることになる。そのため、メサエッチング溝８２の深さも全体において均一となり、各デバイスセグメント８０での動作特性を均一にすることができる。しかも、デバイスセグメント８０の有効面積を効率よくとることができ、全体の面積に対するチャネル領域４８の面積を拡大することができる。例えばロット間での特性のばらつきを抑えることができ、歩留まりの向上をも図ることができる。
【００７２】
また、メサエッチングにおいて、各フィールドリミッティングリング５４間、カソードセグメント１８とフィールドリミッティングリング５４間並びにフィールドリミッティングリング５４とチャネルストップリング５２間に等しく均一にエッチャントが供給されることになるため、メサエッチング溝８２Ｆ〜８２Ｈの深さも全体において均一となる。従って、各フィールドリミッティングリング５４間並びにフィールドリミッティングリング５４とチャネルストップリング５２間におけるｎ領域残渣（空乏層のひろがりを抑える要因となる残渣）をなくすことができ、オフ動作の安定化を図ることができる。
【００７３】
また、本実施の形態では、オン動作やオフ動作の安定化等のため、ゲート領域３８をカソードセグメント１８の周りに形成し、該ゲート領域３８上にゲート電極５０を配線するようにし、特に、ゲート電極５０を効率よく配線できるように、各ゲート電極５０をゲート集合部２０に向けて集中配線するようにしている。
【００７４】
また、本実施の形態では、カソード配置領域１２内に複数のカソードセグメント１８とゲート集合部２０とを形成し、さらに、ゲート集合部２０内にゲートセグメント２４を形成するようにしている。これにより、カソード配置領域１２へのメサエッチングによって、カソードセグメント１８とゲートセグメント２４とが同時に形成されることになるため、製造工程の簡略化を図ることができる。しかも、各カソードセグメント１８間の距離、各ゲートセグメント２４間の距離並びにカソードセグメント１８とゲートセグメント２４間の距離がほぼ均一にすることができることから、メサエッチングにおいて、等しく均一にエッチャントが供給されることになり、そのため、メサエッチング溝８２Ａ〜８２Ｅの深さも全体において均一となる。これは、デバイス特性の安定化、均一化につながる。
【００７５】
また、本実施の形態では、ゲート領域３８上に形成された複数のゲートセグメント２４からゲート集合部２０を構成し、ゲート集合部２０におけるゲートセグメント２４及びゲートセグメント２４間のゲート領域３８を被覆するようにゲート電極５０を形成するようにしたので、ゲートセグメント２４が、ｐ+形のゲート領域３８と、該ゲート領域３８上に形成されたｎ＋領域４２とを有するとしても、ゲートセグメント２４及びゲートセグメント２４間のゲート領域３８を被覆するように形成されたゲート電極５０によって、ゲートセグメント２４全体を含む部分がゲートとして機能することになる。
【００７６】
また、本実施の形態では、ゲート領域３８のうち、ゲート集合部２０に対応する部分に、該ゲート領域３８よりも不純物濃度が高い第２のｐ+領域４０を形成するようにしたので、ゲート集合部２０に印加される電圧が急激に上昇しても、ラッチアップは生じにくくなり、ラッチアップに基づく破壊を防止することができる。この場合、第２のｐ+領域４０の不純物濃度は、ゲート集合部２０におけるｎ形のエピタキシャル層３４、第２のｐ+領域４０（及び第１のｐ+領域３８）及びｎ+領域４２にて形成される寄生トランジスタの電流増幅率が０．５以下となる濃度であることが好ましい。本実施の形態では、第２のｐ+領域４０の不純物濃度を、１０19（ｃｍ-3）オーダーとしたので、上述したラッチアップや、ラッチアップに基づく破壊を効果的に防止することができる。
【００７７】
特に、本実施の形態では、ゲート集合部２０に隣接するセグメントがカソードセグメント１８ではなく、カソードとして機能しないダミーセグメント２６であることから、１つのカソードセグメント１８が極端に早くオンするということがなくなり、アノード電極３２からカソードセグメント１８に向かう順方向電流が、１つのカソードセグメント１８のみに集中して流れるということがなくなる。つまり、ターンオン時の局所的な電流集中を回避し、信頼性の向上を図ることができる。
【００７８】
ここで、実施例と比較例におけるオン動作及びオフ動作について説明する。実施例に係る半導体装置１０は、図１５に示すように、上述した実施の形態に係る半導体装置１０と同様に、ゲート集合部２０に隣接してダミーセグメント２６が形成された構成を有する。比較例に係る半導体装置１００は、図１６に示すように、ゲート集合部２０に隣接してカソードセグメント１８Ａ（以下、隣接カソードセグメント１８Ａと記す）が形成された構成を有する。
【００７９】
これら実施例に係る半導体装置１０及び比較例に係る半導体装置１００をターンオンさせるときは、ゲート電極５０とカソード電極４４間にオン信号Ｓｎ（ゲート電極５０の電位がカソード電極４４の電位よりも高い信号：図９Ｃ及び図１７Ｃ参照）を入力する。これにより、半導体装置１０及び１００がターンオンし、アノード電極３２からカソード電極４４に向かって順方向電流Ｉｆ（図９Ｂ及び図１７Ｂ参照）が流れ、これに応じて、アノード−カソード間電圧Ｖｆ（図９Ａ及び図１７Ａ参照）が低下することになる。
【００８０】
このときの動作を実施例と比較例とを比較して説明する。まず、比較例では、例えばオン信号Ｓｎの伝搬についてみると、オン信号Ｓｎは隣接カソードセグメント１８Ａに最も早く到達することから、該隣接カソードセグメント１８Ａがオンするタイミングも他のカソードセグメント１８と比して早くなる。そのため、図１７Ｂにおいてインパルス的な波形ｍで示したように、ターンオンの初期段階において、アノード電極３２からカソード電極４４に向かう順方向電流Ｉｆが、前記隣接カソードセグメント１８Ａのみに集中して流れることになる。このような状態が繰り返されると、絶縁破壊に至るおそれがある。
【００８１】
しかし、実施例に係る半導体装置１０では、ゲート集合部２０に隣接してダミーセグメント２６を形成するようにしたので、１つのカソードセグメント１８が極端に早くオンするということがなくなり、アノード電極３２からカソード電極４４に向かう順方向電流が、１つの隣接カソードセグメント１８Ａのみに集中して流れるということがなくなる。
【００８２】
その結果、全カソードセグメント１８において、アノード電極３２からカソード電極４４に向かってチャネル領域４８を経て順方向電流が流れ、これに応じて、アノード−カソード間電圧Ｖｆ（図９Ａ参照）が低下することになる。
【００８３】
従って、図９Ｂに示すように、順方向電流Ｉｆの波形がほぼ台形状に近づき、振幅も全体的に高くなり、図９Ａに示すように、アノード−カソード間電圧Ｖｆも理想的な電圧レベル近くまで低下させることができる。
【００８４】
つまり、この実施例に係る半導体装置１０では、チャネル領域４８の拡大化を図りながらも、ターンオン時の局所的な電流集中を回避することができ、オン動作の安定化並びに信頼性の向上を図ることができる。
【００８５】
一方、実施例に係る半導体装置１０及び比較例に係る半導体装置１００をターンオフさせるときは、ゲート電極５０とカソード電極４４間にオフ信号Ｓｆ（ゲート電極５０の電位がカソード電極４４の電位よりも低い信号：図９Ｃ及び図１７Ｃ参照）を入力する。これにより、半導体装置１０及び１００はターンオフの過程に入る。
【００８６】
このとき、比較例においては、上述したオン信号Ｓｎの場合と同様に、オフ信号Ｓｆが隣接カソードセグメント１８Ａに最も早く到達することから、該隣接カソードセグメント１８Ａがオフするタイミングも他のカソードセグメント１８と比して早くなる。そのため、図１７Ｂにおいてインパルス的な波形ｎで示したように、ターンオフの途中段階、特に、オフ信号Ｓｆが基準レベルに向かって立ち上がる段階において、アノード電極３２とカソード電極４４間を流れる電流Ｉｆが、前記隣接カソードセグメント１８Ａのみに集中して流れることになる。このような状態が繰り返されると、絶縁破壊に至るおそれがる。
【００８７】
しかし、実施例に係る半導体装置１０では、ゲート集合部２０に隣接してダミーセグメント２６を形成するようにしたので、１つの隣接カソードセグメント１８Ａが極端に早くオフするということがなくなり、カソード電極４４とアノード電極３２間を流れる電流が、１つの隣接カソードセグメント１８Ａのみに集中して流れるということがなくなる。
【００８８】
その結果、全カソードセグメント１８において、ゲート領域３８から電荷が引き抜かれ、ゲート領域３８から空乏層が広がることとなる。空乏層が広がって順方向電流Ｉｆ（図９Ｂ参照）の流れが抑制され、これに応じて、アノード−カソード間電圧Ｖｆ（図９Ａ参照）が上昇することになる。このとき、チャネルストップリング５２上の電極６２はアノード電極３２とほぼ同じ電位になっていることから、空乏層は、ゲート領域３８からアノード電極３２側に縦方向に広がると共に、チャネルストップリング５２に向かって横方向にも広がる。その結果、チャネル領域４８を介しての導通が遮断され、アノード電極３２からカソード電極４４へは電流は流れなくなり、オフ状態となる。
【００８９】
また、本実施の形態では、ゲート領域３８のうち、ゲート集合部２０に対応する部分とダミーセグメント２６に対応する部分に、該ゲート領域３８よりも不純物濃度が高い第２のｐ+領域４０を連続して形成するようにしている。これにより、ゲート集合部２０に印加される電圧が急激に上昇しても、ゲート集合部２０やダミーセグメント２６でのラッチアップは生じにくくなり、ラッチアップに基づく破壊を防止することができる。
【００９０】
また、本実施の形態では、複数のカソードセグメント１８が配置されたカソード配置領域１２を２つの区画１２Ａ及び１２Ｂに分け、１つの区画１２Ａには、複数のカソードセグメント１８とゲート集合部２０とを形成し、他の区画１２Ｂには、複数のカソードセグメント１８を形成するようにしている。１つの区画１２Ａには、ゲート集合部２０が形成されて、その分、チャネル領域４８が縮小されることになるが、他の区画１２Ｂでは、ゲート集合部２０を考慮せずに多数のカソードセグメント１８を形成できることから、全体的にチャネル領域４８の拡大を図ることができる。
【００９１】
次に、本実施の形態に係る半導体装置１０のいくつかの変形例について図１８Ａ〜図２２Ｂを参照しながら説明する。
【００９２】
まず、図１８Ａに示す第１の変形例に係る半導体装置１０ａのように、フィールドリミッティングリング５４のｎ+領域６０の不純物濃度を、図１８Ｂに示すように、１０14〜１０17の範囲で調整することで、ｎ領域１０２としてもよい。
【００９３】
あるいは、図１９に示す第２の変形例に係る半導体装置１０ｂのように、フィールドリミッティングリング５４上に電極１０４を形成するようにしてもよい。これにより、フィールドリミッティングリング５４にｐｎ接合部分１０６が含まれている場合、該ｐｎ接合部分１０６にてチャージアップが生じ、その後のオン動作やオフ動作に支障をきたすおそれがあるが、フィールドリミッティングリング５４上に電極１０４を形成することで、ｐｎ接合部分１０６にチャージアップされていた電荷を電極１０４を通じて逃すことができる。
【００９４】
あるいは、図２０に示す第３の変形例に係る半導体装置１０ｃのように、フィールドリミッティングリング５４上に形成された電極１０４を、該フィールドリミッティングリング５４の上面から該フィールドリミッティングリング５４に隣接するメサエッチング溝８２Ｇの底面にかけて形成するようにしてもよい。図２０の例では、チャネルストップリング５２寄りのメサエッチング溝８２Ｇの底面にかけて形成した場合を示す。電極１０４のメサエッチング溝８２Ｇの底面への形成幅ｄａは５μｍ以上であることが好ましい。
【００９５】
これにより、各フィールドリミッティングリング５４間での電界の集中を緩和させることができ、ターンオフ時において発生する空乏層の横方向へのひろがりを促進させることができ、空乏層の外周端９０をすべてチャネルストップリング５２に到達させることができる。
【００９６】
また、図２１Ａ及び図２１Ｂに示す第４の変形例に係る半導体装置１０ｄのように、ゲート集合部２０を１つのゲートセグメント２４で構成してもよい。あるいは、図２２Ａ及び図２２Ｂに示す第５の変形例に係る半導体装置１０ｅのように、ゲート集合部２０を第１のｐ+領域３８及び第２のｐ+領域４０上に直接ゲート電極５０を形成して構成してもよい。但し、第４及び第５の変形例に係る半導体装置１０ｄ及び１０ｅは、メサエッチングの精度が落ちるおそれがある。従って、図１及び図２に示すように、ゲート集合部２０を複数のゲートセグメント２４で構成することが好ましい。
【００９７】
上述の例では、半導体装置１０、１０ａ〜１０ｅをノーマリオフ形の埋め込みゲート型サイリスタに適用した場合を示したが、その他、静電誘導サイリスタ、静電誘導トランジスタ、静電誘導ダイオード等にも適用することもできる。
【００９８】
なお、本発明に係る半導体装置は、上述の実施の形態に限らず、本発明の要旨を逸脱することなく、種々の構成を採り得ることはもちろんである。
【図面の簡単な説明】
【００９９】
【図１】本実施の形態に係る半導体装置を示す平面図である。
【図２】図１におけるＩＩ−ＩＩ線に沿って破断して示す斜視図である。
【図３】図３Ａはカソードセグメントを長手方向に沿って破断して示す断面図であり、図３Ｂはカソードセグメントを短手方向に沿って破断して示す断面図であり、図３Ｃはカソード領域、ゲート領域及びｐ+領域の不純物濃度を示す特性図である。
【図４】図４Ａはゲートセグメントを長手方向に沿って破断して示す断面図であり、図４Ｂはゲートセグメントを短手方向に沿って破断して示す断面図であり、図４Ｃはｎ+領域、第１のｐ+領域（ゲート領域）及び第２のｐ+領域の不純物濃度を示す特性図である。
【図５】図５Ａはダミーセグメントを長手方向に沿って破断して示す断面図であり、図５Ｂはダミーセグメントを短手方向に沿って破断して示す断面図であり、図５Ｃはｎ+領域、第１のｐ+領域（ゲート領域）及び第２のｐ+領域の不純物濃度を示す特性図である。
【図６】カソードセグメントを示す断面図である。
【図７】図７Ａはフィールドリミッティングリング及びチャネルストップリングを示す断面図であり、図７Ｂは図７ＡにおけるＶＩＩＢ−ＶＩＩＢ線上の不純物濃度を示す特性図である。
【図８】デバイスセグメントの配置ピッチ幅、最短のエッチング溝幅及びメサエッチング溝の関係を示す説明図である。
【図９】図９Ａは本実施の形態に係る半導体装置（実施例に係る半導体装置）のアノード−カソード間電圧を示す波形図であり、図９Ｂは順方向電流を示す波形図であり、図９Ｃはオン信号及びオフ信号を示す波形図である。
【図１０】図１０Ａは実施例１の順方向耐圧の特性を示す図であり、図１０Ｂは比較例１の順方向耐圧の特性を示す図である。
【図１１】比較例１における空乏層の広がり状態を概略的に示す説明図である。
【図１２】実施例１における空乏層の広がり状態を概略的に示す説明図である。
【図１３】比較例２に係る半導体装置を一部省略して示す拡大断面図である。
【図１４】実施例１、比較例１及び比較例２について、一定の順方向電圧を印加したときの漏れ電流の推移をみた特性図である。
【図１５】実施例に係る半導体装置の要部を示す平面図である。
【図１６】比較例に係る半導体装置の要部を示す平面図である。
【図１７】図１７Ａは比較例に係る半導体装置のアノード−カソード間電圧を示す波形図であり、図１７Ｂは順方向電流を示す波形図であり、図１７Ｃはオン信号及びオフ信号を示す波形図である。
【図１８】図１８Ａは第１の変形例に係る半導体装置の要部を示す断面図であり、図１８Ｂは図１８ＡにおけるＸＶＩＩＩＢ−ＸＶＩＩＩＢ線上の不純物濃度を示す特性図である。
【図１９】第２の変形例に係る半導体装置の要部を示す断面図である。
【図２０】第３の変形例に係る半導体装置の要部を示す断面図である。
【図２１】図２１Ａは第４の変形例に係る半導体装置のゲート集合部を示す平面図であり、図２１Ｂは図２１ＡにおけるＸＸＩＢ−ＸＸＩＢ線上の断面図である。
【図２２】図２２Ａは第５の変形例に係る半導体装置のゲート集合部を示す平面図であり、図２２Ｂは図２２ＡにおけるＸＸＩＩＢ−ＸＸＩＩＢ線上の断面図である。
【符号の説明】
【０１００】
１０、１０ａ〜１０ｅ…半導体装置      １２Ａ、１２Ｂ…区画
１４…チャネルストップリング領域
１６…フィールドリミッティングリング領域
１８…カソードセグメント              ２０…ゲート集合部
２４…ゲートセグメント                ２６…ダミーセグメント
３０…シリコン基板                    ３２…アノード電極
３４…エピタキシャル層                ３６…カソード領域
３８…第１のｐ+領域（ゲート領域）     ４０…第２のｐ+領域
５０…ゲート電極                      ５２…チャネルストップリング
５４…フィールドリミッティングリング  ６２…電極
８０…デバイスセグメント
８２、８２Ａ〜８２Ｈ、９２…メサエッチング溝
【図１】
2005276862.tif 000003
【図２】
2005276862.tif 000004
【図３】
2005276862.tif 000005
【図４】
2005276862.tif 000006
【図５】
2005276862.tif 000007
【図６】
2005276862.tif 000008
【図７】
2005276862.tif 000009
【図８】
2005276862.tif 000010
【図９】
2005276862.tif 000011
【図１０】
2005276862.tif 000012
【図１１】
2005276862.tif 000013
【図１２】
2005276862.tif 000014
【図１３】
2005276862.tif 000015
【図１４】
2005276862.tif 000016
【図１５】
2005276862.tif 000017
【図１６】
2005276862.tif 000018
【図１７】
2005276862.tif 000019
【図１８】
2005276862.tif 000020
【図１９】
2005276862.tif 000021
【図２０】
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【図２１】
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【図２２】
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