(57)【要約】【課題】消費電力を低減した表示装置の駆動回路を提供する。【解決手段】基準電圧が印加される入力端子ＩＮと、表示装置の画素に接続される出力端子ＯＵＴとの電圧レベルを比較して出力レベルを変化させる比較器１０ａ，１０ｂと、比較器１０ａ，１０ｂからの出力レベルに応じて出力端子ＯＵＴを電源Ｖｃ又は接地ＧＮＤ又は入力端子ＩＮに接続することによって表示装置の画素を発光させ、比較器１０ａ，１０ｂからの出力レベルに基づいて比較器１０ａ，１０ｂを非動作状態とする調整回路１５０により上記課題を解決することができる。【選択図】図２
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【特許請求の範囲】
【請求項１】
基準電圧が印加される入力端子と、表示装置の画素に接続される出力端子と、の電圧レベルを比較して出力レベルを変化させる比較器と、
前記比較器からの出力レベルに応じて前記出力端子を電源又は接地又は前記入力端子に接続することによって表示装置の画素を発光させる駆動回路であって、
前記比較器からの出力レベルに基づいて前記比較器を非動作状態とすることを特徴とする駆動回路。
【請求項２】
請求項１に記載の駆動回路において、
前記比較器は、ゲート端子が前記入力端子に接続される第１のトランジスタ及びゲート端子が前記出力端子に接続される第２のトランジスタの並列接続とスイッチングトランジスタとの直列接続を含み、
前記比較器の出力レベルに基づいて、前記スイッチングトランジスタをオフ状態とすることにより前記比較器を非動作状態とすることを特徴とする駆動回路。
【請求項３】
請求項２に記載の駆動回路において、
前記入力端子の電圧レベルが前記出力端子の電圧レベルより所定の変移幅Ｄ１だけ大きくなった場合に出力レベルを変化させる第１の比較器と、
前記出力端子の電圧レベルが前記入力端子の電圧レベルより所定の変移幅Ｄ２だけ大きくなった場合に出力レベルを変化させる第２の比較器と、を含み、
前記第１の比較器及び前記第２の比較器の出力レベルに基づいて前記第１の比較器及び前記第２の比較器を非動作状態とすることを特徴とする駆動回路。
【請求項４】
請求項１〜３のいずれか１つに記載の駆動回路において、
前記比較器の出力レベルに応じて、前記入力端子と前記出力端子とを電気的に接続又は切断するスイッチング素子を含むことを特徴とする駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置の画素を発光させる駆動回路に関する。
【背景技術】
【０００２】
従来、液晶ディスプレイやエレクトロ・ルミネセンス（ＥＬ）ディスプレイ等に画像を表示する際に、画面を構成する各画素に対して電力を供給するための駆動回路が用いられている。
【０００３】
図１０に、画像信号Ｓが水平方向に６４画素配置され、各画素が４ビット（１６階調）のデジタル信号で表現される表示装置２００の駆動回路１００の構成の例を示す。駆動回路１００は、基準電圧供給回路５０、基準電圧選択回路５２及び画像信号入力部５４により構成される。基準電圧供給回路５０は、電源から供給される電圧Ｖを抵抗Ｒ１〜Ｒ１６により分圧し、基準電圧Ｖ１〜Ｖ１６として基準電圧選択回路５２に供給する。画像信号入力部５４は、画像信号Ｓの入力を受けて、４ビットのデジタル信号で表される画像信号の各画素の階調に応じて１６本のビット線のいずれか１つを「Ｈレベル」にして基準電圧選択回路５２へ出力する。基準電圧選択回路５２は、それぞれ１６のトランジスタＴｒ１〜Ｔｒ１６を含む６４画素分の画素単位選択回路５２−１，５２−２，・・・５２−６４を含んで構成される。各画素単位選択回路５２−１〜５２−６４に含まれるトランジスタＴｒ１〜Ｔｒ１６のゲート端子には、１画素分の画像信号の各ビット線が接続される。また、トランジスタＴｒ１〜Ｔｒ１６のソース端子には、基準電圧供給回路５０から基準電圧Ｖ１〜Ｖ１６がそれぞれ供給される。従って、トランジスタＴｒ１〜Ｔｒ１６のうちゲート端子に接続されているビット信号が「Ｈレベル」となっているトランジスタのみがオン状態となり、その各画素単位選択回路５２−１〜５２−６４には基準電圧Ｖ１〜Ｖ１６のいずれかが出力される。表示装置２００を構成する各画素には容量成分Ｃが含まれ、この容量成分Ｃは各画素単位選択回路５２−１〜５２−６４から出力される基準電圧Ｖ１〜Ｖ１６となるまで充電される。この容量成分Ｃの充電電圧が各画素の駆動電圧となり、表示装置の各画素が発光させられる。
【０００４】
この駆動回路１００から出力される電圧は、基準電圧選択回路５２において基準電圧Ｖ１〜Ｖ１６のいずれかに選択される。例えば、出力電圧として基準電圧Ｖ１が選択された画素においては、どの画素に対しても同一の基準電圧Ｖ１が供給される。従って、表示装置の各画素の特性が等しいとすると、基準電圧Ｖ１が供給された画素においてはどの画素も基準電圧Ｖ１に対応する等しい強度で発光させることができる。同様に基準電圧Ｖ２〜Ｖ１６が選択された画素ではどの画素もそれぞれ基準電圧Ｖ２〜Ｖ１６に対応する強度で発光させることができる。
【０００５】
しかしながら、表示装置２００に含まれる画素が多くなると表示装置２００における消費電力が大きくなり、それに合わせて基準電圧供給回路５０に含まれる電源の供給電力を増加させる必要がある。また、各画素に含まれる容量成分Ｃを足し合わせた表示装置２００全体の容量値が大きくなり、各画素の駆動電圧を基準電圧Ｖ１〜Ｖ１６まで充電する時間が長くなる問題もある。
【０００６】
これらの問題を解決するために、図１１に示すように、各画素単位選択回路５２−１’〜５２−６４’から出力される基準電圧Ｖ１〜Ｖ１６を増幅するためのオペアンプＯＰを付加した駆動回路が開示されている。これにより、基準電圧供給回路５０の電源の供給電力とは独立に表示装置２００へ電力を供給できると共に、各画素の容量成分Ｃを駆動電圧まで充電する時間を短縮することができる。また、所定時間経過後に特性にばらつきのあるオペアンプと各画素の容量成分Ｃの接続を切り離し、各画素を基準電圧に直接接続することで同一の基準電圧が選択された画素ではどの画素も等しい強度で発光させることができる（特許第３２２６５６７号明細書）。
【０００７】
しかしながら、各画素の容量成分Ｃが余裕を持って充電されるだけの所定時間オペアンプを動作させる必要があり、既に充電の終了している画素についても所定時間の間はオペアンプで無駄な電力が消費されるという問題があった。
【０００８】
この問題を解決するために、図１２に示すように、入力端子ＩＮと出力端子ＯＵＴとを比較器ＣＭＰＴ１に接続し、各画素単位選択回路５２−１〜５２−６４からの入力電圧と各画素への出力電圧とを比較することにより、スイッチＳＷ１及びＳＷ２の開放・短絡を制御する回路が開示されている。レベルシフタＬＶＳＦ１は、比較器ＣＭＰＴ１の出力側に接続され、比較器ＣＭＰＴ１の出力電圧レベルを電源及び接地電圧レベルに増幅し、その正転出力によりスイッチＳＷ２の開放・短絡を制御し、その反転出力によりスイッチＳＷ１の開放・短絡を制御する。入力端子電圧が出力端子電圧より高い場合、スイッチＳＷ２は入力端子ＩＮと出力端子ＯＵＴを開放し、スイッチＳＷ１は電源Ｖｃと出力端子ＯＵＴ間を短絡する。これにより、出力端子電圧が基準電圧Ｖ１〜Ｖ１６に充電される。出力端子電圧が基準電圧Ｖ１〜Ｖ１６に到達すると、スイッチＳＷ１が開放され、スイッチＳＷ２は短絡される。これにより、出力端子電圧の上昇が停止され、基準電圧に接続された入力端子電圧と出力端子電圧とが同一にされる（特許第３２８６３００号明細書）。
【０００９】
【特許文献１】特許第３２２６５６７号明細書
【特許文献２】特許第３２８６３００号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、上記従来技術では、入力端子電圧と出力端子電圧とが同一となり、スイッチＳＷ２により入力端子ＩＮと出力端子ＯＵＴとが短絡された後にも比較器ＣＭＰＴ１が動作し続けるため、回路全体における消費電力が大きくなる問題があった。
【００１１】
本発明は、上記従来技術の問題を鑑み、消費電力を低減することができる表示装置の駆動回路を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明は、基準電圧が印加される入力端子と、表示装置の画素に接続される出力端子と、の電圧レベルを比較して出力レベルを変化させる比較器と、前記比較器からの出力レベルに応じて前記出力端子を電源又は接地又は前記入力端子に接続することによって表示装置の画素を発光させる駆動回路であって、前記比較器からの出力レベルに基づいて前記比較器を非動作状態とすることを特徴とする。
【００１３】
ここで、前記比較器は、ゲート端子が前記入力端子に接続される第１のトランジスタ及びゲート端子が前記出力端子に接続される第２のトランジスタの並列接続とスイッチングトランジスタとの直列接続を含めることにより、前記比較器の出力レベルに基づいて、前記スイッチングトランジスタをオフ状態とすることにより前記比較器を非動作状態とすることができる。
【００１４】
また、前記入力端子の電圧レベルが前記出力端子の電圧レベルより所定の変移幅Ｄ１だけ大きくなった場合に出力レベルを変化させる第１の比較器と、前記出力端子の電圧レベルが前記入力端子の電圧レベルより所定の変移幅Ｄ２だけ大きくなった場合に出力レベルを変化させる第２の比較器とを含めることにより、前記第１の比較器及び前記第２の比較器の出力レベルに基づいて前記第１の比較器及び前記第２の比較器を非動作状態とすることができる。
【００１５】
このとき、前記比較器の出力レベルに応じて、前記入力端子と前記出力端子とを電気的に接続又は切断するスイッチング素子を含むことが好ましい。
【発明の効果】
【００１６】
本発明によれば、少なくとも表示装置の駆動回路における消費電力を低減することができる。
【発明を実施するための最良の形態】
【００１７】
＜第１の実施の形態＞
本発明の第１の実施の形態における表示装置の駆動回路１４０は、図１に示すように、基準電圧供給回路５０、基準電圧選択回路５２、画像信号入力部５４及び調整回路１５０により構成される。基準電圧供給回路５０、基準電圧選択回路５２及び画像信号入力部５４は従来の表示装置の駆動回路と同様であるので以下では説明を省略する。
【００１８】
調整回路１５０は、図２に示すように、比較器１０ａ，１０ｂ、ラッチ回路１２ａ，１２ｂ、遅延回路１４ａ，１４ｂ及びスイッチングトランジスタＴＲ１〜ＴＲ５を含んで構成される。この調整回路１５０において、スイッチングトランジスタＴＲ２〜ＴＲ５はＮチャネルのＭＯＳトランジスタである。また、スイッチングトランジスタＴＲ１はＰチャネルのＭＯＳトランジスタである。
【００１９】
調整回路１５０の入力端子ＩＮには、従来と同様に基準電圧選択回路５２が接続される。また、調整回路１５０の出力端子ＯＵＴには、従来と同様に表示装置２００の画素を構成する容量成分Ｃが接続される。調整回路１５０は、基準電圧選択回路５２からの基準電圧ＶＩＮを受けて、容量成分Ｃの端子電圧を基準電圧ＶＩＮに変化させ、表示装置２００の画素を基準電圧ＶＩＮに相当する強度で発光させる。
【００２０】
比較器１０ａは、負荷抵抗となる２つのトランジスタＴＲ、トランジスタＴ１及びＴ２並びにスイッチングトランジスタＴＲ６を含んで構成される。一方のトランジスタＴＲとトランジスタＴ１とが直列に接続され、他方のトランジスタＴＲとトランジスタＴ２とが直列接続され、これらの回路が並列接続され、スイッチングトランジスタＴＲ６を介して、電源端子Ｖｃと接地端子ＧＮＤとが接続される。同様に、比較器１０ｂは、負荷抵抗となる２つのトランジスタＴＲ、トランジスタＴ３及びＴ４並びにスイッチングトランジスタＴＲ７を含んで構成される。一方のトランジスタＴＲとトランジスタＴ３とが直列に接続され、他方のトランジスタＴＲとトランジスタＴ４とが直列接続され、これらの回路が並列接続され、スイッチングトランジスタＴＲ７を介して、電源端子Ｖｃと接地端子ＧＮＤとが接続される。トランジスタＴ１〜Ｔ４並びにスイッチングトランジスタＴＲ６及びＴＲ７はＮチャネルのＭＯＳトランジスタである。
【００２１】
トランジスタＴ１及びＴ３のゲート端子は共通の入力端子ＩＮに接続される。トランジスタＴ２及びＴ４のゲート端子は共通の出力端子ＯＵＴに接続される。比較器１０ａ及び１０ｂは、差動増幅器を構成し、スイッチングトランジスタＴＲ６及びＴＲ７がオン状態にある場合、いずれも入力端子ＩＮの入力端子電圧ＶＩＮと出力端子ＯＵＴの出力端子電圧ＶＯＵＴとを比較し、その大小関係により比較器１０ａ，１０ｂの出力端子Ａ及びＢの出力電圧ＶＡ及びＶＢを変化させる。比較器１０ａにおいては、トランジスタＴ１のゲート幅Ｗ１とゲート長Ｌ１の比Ｗ１／Ｌ１をトランジスタＴ２のゲート幅Ｗ２とゲート長Ｌ２の比Ｗ２／Ｌ２よりも小さくする。一方、比較器１０ｂにおいては、トランジスタＴ３のゲート幅Ｗ３とゲート長Ｌ３の比Ｗ３／Ｌ３をトランジスタＴ４のゲート幅Ｗ４とゲート長Ｌ４の比Ｗ４／Ｌ４よりも大きくする。このような特性を有するトランジスタを組み合わせて比較器１０ａ及び１０ｂを構成することで、入力端子電圧ＶＩＮと出力端子電圧ＶＯＵＴとが図３に示す領域１、領域２及び領域３のいずれにあるかによって出力端子Ａ及びＢの出力レベルを制御することができる。比較器１０ａ及び１０ｂの出力レベルは、図３に示すように、入力端子電圧ＶＩＮと出力端子電圧ＶＯＵＴとがちょうど等しくなるラインＣを中心として所定の変移幅Ｄ１及び変移幅Ｄ２を持った遷移領域３を境に変化する。変移幅Ｄ１はトランジスタＴ１及びＴ２のゲート幅／ゲート長比の組み合わせ、並びに、変移幅Ｄ２はトランジスタＴ３及びＴ４のゲート幅／ゲート長比の組み合わせによって決定される。比較器１０ａの出力端子Ａの出力レベルは、図４に示すように、入力端子電圧ＶＩＮが出力端子電圧ＶＯＵＴよりも小さい領域１及び遷移領域３では「Ｌレベル」となり、入力端子電圧ＶＩＮが出力端子電圧ＶＯＵＴよりも大きくなる領域２では「Ｈレベル」となる。一方、比較器１０ｂの出力端子Ｂの出力レベルは、入力端子電圧ＶＩＮが出力端子電圧ＶＯＵＴよりも小さい領域１では「Ｌレベル」となり、入力端子電圧ＶＩＮが出力端子電圧ＶＯＵＴよりも大きくなる領域２及び遷移領域３では「Ｈレベル」となる。
【００２２】
なお、スイッチングトランジスタＴＲ６及びＴＲ７がオフ状態にある場合、比較器１０ａ及び１０ｂには電源から電力が供給されなくなり、比較器１０ａ及び１０ｂは回路全体として動作しなくなる。
【００２３】
比較器１０ａ及び１０ｂの出力端子Ａ及びＢは、それぞれスイッチングトランジスタＴＲ４及びＴＲ５のソース端子に接続される。スイッチングトランジスタＴＲ４及びＴＲ５のドレイン端子は、それぞれラッチ回路１２ａ及び１２ｂの入力端子に接続される。すなわち、比較器１０ａ及び１０ｂの出力電圧ＶＡ及びＶＢは、スイッチングトランジスタＴＲ４及びＴＲ５がオン状態のときにラッチ回路１２ａ及び１２ｂへ供給されることとなる。
【００２４】
ラッチ回路１２ａ及び１２ｂは、それぞれ比較器１０ａ及び１０ｂの出力電圧を受けて、その出力レベルの反転レベルを保持して出力する。すなわち、比較器１０ａ又は１０ｂの出力レベルが「Ｈレベル」の場合は「Ｌレベル」の出力を保持し、その出力電圧が「Ｌレベル」の場合には「Ｈレベル」の出力を保持して出力する。本実施の形態おける調整回路１５０では、ラッチ回路１２ａ及び１２ｂをＮＯＴ素子のループ回路で構成しているがこれに限定されるものではない。ラッチ回路１２ａ及び１２ｂの出力端子は、それぞれ遅延回路１４ａ及び遅延回路１４ｂの入力端子へ接続される。また、ラッチ回路１２ａの正転出力及びラッチ回路１２ｂの反転出力はＮＡＮＤ素子２２の入力端子へ入力される。
【００２５】
ＮＡＮＤ素子２２の出力βはＯＲ素子２０の入力端子へ入力される。さらに、調整回路１５０の外部から供給されるセンスアンプトリガαもＯＲ素子２０の入力端子へ接続される。ＯＲ素子２０の出力端子は、スイッチングトランジスタＴＲ４〜ＴＲ７のゲート端子へ直接接続される。また、ＯＲ素子２０の出力端子は、ＮＯＴ素子２４を介して、スイッチングトランジスタＴＲ３のゲート端子へ接続される。このような構成により、センスアンプトリガα又はラッチ回路１２ａ及び１２ｂの出力により、ＮＡＮＤ素子２２及びＯＲ素子２０を介して、スイッチングトランジスタＴＲ３〜ＴＲ７のゲート端子の制御を行う。
【００２６】
遅延回路１４ａ及び１４ｂの出力端子は、それぞれスイッチングトランジスタＴＲ１及びＴＲ２のゲート端子へ接続される。スイッチングトランジスタＴＲ１及びＴＲ２のソース端子−ドレイン端子間のスイッチングは、それぞれラッチ回路１２ａ及び１２ｂの出力に応じて、遅延回路１４ａ及び１４ｂの遅延時間τだけ遅れて制御される。
【００２７】
スイッチングトランジスタＴＲ１のソース端子は電源Ｖｃに接続され、ドレイン端子は出力端子ＯＵＴに接続される。また、スイッチングトランジスタＴＲ２のソース端子は接地（ＧＮＤ）に接続され、ドレイン端子は出力端子ＯＵＴに接続される。スイッチングトランジスタＴＲ１は、遅延回路１４ａからの出力を受けて、その出力レベルが「Ｈレベル」であればオフ状態となり、その出力レベルが「Ｌレベル」であればオン状態となる。一方、スイッチングトランジスタＴＲ２は、遅延回路１４ｂからの出力を受けて、その出力レベルが「Ｈレベル」であればオン状態となり、その出力レベルが「Ｌレベル」であればオフ状態となる。従って、出力端子ＯＵＴは、スイッチングトランジスタＴＲ１がオン状態であれば電源Ｖｃに接続され、スイッチングトランジスタＴＲ２がオン状態であれば接地ＧＮＤに接続される。出力端子ＯＵＴは、表示装置の画素を構成する容量成分Ｃに接続されているので、スイッチングトランジスタＴＲ１がオン状態であれば容量成分Ｃは電源Ｖｃに接続されて充電され、スイッチングトランジスタＴＲ２がオン状態であれば容量成分Ｃは接地ＧＮＤに接続されて放電される。
【００２８】
また、調整回路１５０の入力端子ＩＮと出力端子ＯＵＴは、スイッチングトランジスタＴＲ３を介して接続される。すなわち、ＯＲ素子２０の出力γが「Ｌレベル」となった場合、スイッチングトランジスタＴＲ３がオン状態となり、入力端子ＩＮと出力端子ＯＵＴとが短絡される。一方、ＯＲ素子２０の出力γが「Ｈレベル」となった場合、スイッチングトランジスタＴＲ３がオフ状態となり、入力端子ＩＮと出力端子ＯＵＴとが電気的に切断される。
【００２９】
図５は、調整回路１５０の動作時におけるタイミングチャートである。調整回路１５０の入力端子ＩＮには、基準電圧供給回路及び基準電圧選択回路から表示装置の各画素を発光させる強度に比例した基準電圧ＶＩＮが供給される。
【００３０】
表示装置の画素の強度を変化させるタイミングｔ０において、基準電圧ＶＩＮを変更すると共に、調整回路１５０のセンスアンプトリガαが「Ｈレベル」に立ち上げられる。これに伴って、調整回路１５０に含まれるＯＲ素子２０の出力γが「Ｈレベル」となる。これにより、比較器１０ａ及び１０ｂのスイッチングトランジスタＴＲ６及びＴＲ７がオン状態となり、比較器１０ａ及び１０ｂが動作状態となる。同時に、スイッチングトランジスタＴＲ３はオフ状態となる。これによって、入力端子ＩＮと出力端子ＯＵＴとは電気的に切断される。また、スイッチングトランジスタＴＲ４及びＴＲ５はオン状態となり、比較器１０ａの出力端子Ａ及び比較器１０ｂの出力端子Ｂがそれぞれラッチ回路１２ａ及び１２ｂの入力端子と短絡される。
【００３１】
このとき、入力端子ＩＮと出力端子ＯＵＴとの関係により、図３及び図４で示したように、比較器１０ａの出力端子Ａ及び比較器１０ｂの出力端子Ｂの出力レベルが変化する。入力端子ＩＮのレベルが出力端子ＯＵＴよりも大きく図３の領域２にある場合、比較器１０ａの出力端子Ａ及び比較器１０ｂの出力端子Ｂは共に「Ｈレベル」となる。スイッチングトランジスタＴＲ４及びＴＲ５はオン状態であるので、ラッチ回路１２ａ及びラッチ回路１２ｂの出力は共に「Ｌレベル」に保持され、遅延回路１４ａ及び１４ｂで遅延時間τだけ遅延された後に、スイッチングトランジスタＴＲ１及びＴＲ２のゲート端子も「Ｌレベル」となる。これにより、スイッチングトランジスタＴＲ１がオン状態となり、スイッチングトランジスタＴＲ２がオフ状態となる。その結果、電源Ｖｃが容量成分Ｃに接続されて充電され、出力端子ＯＵＴの電圧レベルが上昇する。
【００３２】
このとき、ＮＡＮＤ素子２２の出力βは「Ｈレベル」となる。従って、センスアンプトリガαが「Ｌレベル」とされた後も、ＯＲ素子２０の出力γは「Ｈレベル」を保ち、調整回路１５０の状態が維持される。
【００３３】
電源Ｖｃに接続された容量成分Ｃが充電されると、出力端子ＯＵＴの電圧レベルが入力端子ＩＮの電圧レベルに近づき、時刻ｔ１において図３の領域３に入る。すると、比較器１０ａの出力端子Ａは「Ｌレベル」となり、比較器１０ｂの出力端子Ｂは「Ｈレベル」を維持する。スイッチングトランジスタＴＲ４及びＴＲ５はオン状態であるので、ラッチ回路１２ａ及びラッチ回路１２ｂの出力はそれぞれ「Ｈレベル」及び「Ｌレベル」に保持される。
【００３４】
このとき、ＮＡＮＤ素子２２の出力βは「Ｌレベル」となる。従って、センスアンプトリガαが「Ｌレベル」であれば、ＯＲ素子２０の出力γは「Ｌレベル」となる。これにより、比較器１０ａ及び１０ｂのスイッチングトランジスタＴＲ６及びＴＲ７がオフ状態となり、比較器１０ａ及び１０ｂが非動作状態となる。同時に、スイッチングトランジスタＴＲ３はオン状態となる。これによって、入力端子ＩＮと出力端子ＯＵＴとが電気的に接続される。また、スイッチングトランジスタＴＲ４及びＴＲ５はオフ状態となり、比較器１０ａの出力端子Ａ及び比較器１０ｂの出力端子Ｂがそれぞれラッチ回路１２ａ及び１２ｂの入力端子から切り離される。
【００３５】
また、ラッチ回路１２ａ及び１２ｂの出力は、遅延回路１４ａ及び１４ｂで遅延時間τだけ遅延された時刻ｔ２においてスイッチングトランジスタＴＲ１及びＴＲ２のゲート端子に伝達される。従って、時刻ｔ１からｔ２の間、容量成分Ｃは充電され続けることとなり、出力端子ＯＵＴの電圧レベルは入力端子ＩＮの電圧レベルにより近づけられる。時刻ｔ２を過ぎると、スイッチングトランジスタＴＲ１及びＴＲ２はオフ状態となる。その結果、容量成分Ｃは電源Ｖｃ及び接地ＧＮＤから切り離され、入力端子ＩＮのみと接続される。これにより、出力端子ＯＵＴの電圧レベルは入力端子ＩＮの電圧レベルと完全に一致させられる。
【００３６】
時刻ｔ３及びｔ４では、時刻ｔ０と同様に、入力端子ＩＮに供給される基準電圧ＶＩＮが変更されると共に、調整回路１５０のセンスアンプトリガαが「Ｈレベル」に立ち上げられる。このとき、基準電圧ＶＩＮが前回の基準電圧ＶＩＮよりも高いので、以降の調整回路１５０の動作は上記と同様となる。ただし、時刻ｔ３では、入力端子ＩＮに供給される基準電圧ＶＩＮが前回の基準電圧ＶＩＮからわずかしか高くないのでセンスアンプトリガαが「Ｌレベル」となったときには、ＮＡＮＤ素子２２の出力βは既に「Ｌレベル」となっているので、このとき比較器１０ａ及び１０ｂが非動作状態となる。さらに、時刻ｔ４では、入力端子ＩＮに供給される基準電圧ＶＩＮが前回の基準電圧ＶＩＮとほとんど変わらないので、センスアンプトリガαが「Ｈレベル」に立ち上げられたとき、図３の遷移領域３の状態となっている。そのため、出力端子ＯＵＴは、スイッチングトランジスタＴＲ１による充電も、スイッチングトランジスタＴＲ２による放電もされることなく、センスアンプトリガαが「Ｌレベル」となったときに比較器１０ａ及び１０ｂが非動作状態となる。
【００３７】
時刻ｔ５では、入力端子ＩＮに供給される基準電圧ＶＩＮが変更されると共に、調整回路１５０のセンスアンプトリガαが「Ｈレベル」に立ち上げられる。これに伴って、調整回路１５０に含まれるＯＲ素子２０の出力γが「Ｈレベル」となり、比較器１０ａ及び１０ｂのスイッチングトランジスタＴＲ６及びＴＲ７がオン状態となり、比較器１０ａ及び１０ｂが動作状態となる。同時に、スイッチングトランジスタＴＲ３はオフ状態となり、入力端子ＩＮと出力端子ＯＵＴとは電気的に切断される。また、スイッチングトランジスタＴＲ４及びＴＲ５はオン状態となり、比較器１０ａの出力端子Ａ及び比較器１０ｂの出力端子Ｂがそれぞれラッチ回路１２ａ及び１２ｂの入力端子と短絡される。
【００３８】
時刻ｔ５では、入力端子ＩＮに供給される基準電圧ＶＩＮが前回の基準電圧ＶＩＮよりも低く、図３の領域１にあるので、比較器１０ａの出力端子Ａ及び比較器１０ｂの出力端子Ｂは共に「Ｌレベル」となる。スイッチングトランジスタＴＲ４及びＴＲ５はオン状態であるので、ラッチ回路１２ａ及びラッチ回路１２ｂの出力は共に「Ｈレベル」に保持され、遅延回路１４ａ及び１４ｂで遅延時間τだけ遅延された後に、スイッチングトランジスタＴＲ１及びＴＲ２のゲート端子も「Ｈレベル」となる。これにより、スイッチングトランジスタＴＲ１がオフ状態となり、スイッチングトランジスタＴＲ２がオン状態となる。その結果、容量成分Ｃは接地ＧＮＤに接続され、容量成分Ｃに蓄積されていた電荷が放電される。これにより、出力端子ＯＵＴの電圧レベルが低下させられる。
【００３９】
このとき、ＮＡＮＤ素子２２の出力βは「Ｈレベル」となる。従って、センスアンプトリガαが「Ｌレベル」とされた後も、ＯＲ素子２０の出力γは「Ｈレベル」を保ち、調整回路１５０の状態が維持される。
【００４０】
接地ＧＮＤに接続された容量成分Ｃの電荷が放電されると、出力端子ＯＵＴの電圧レベルが入力端子ＩＮの電圧レベル近傍まで低下し、時刻ｔ６において図３の領域３に入る。すると、比較器１０ａの出力端子Ａは「Ｌレベル」を維持し、比較器１０ｂの出力端子Ｂは「Ｈレベル」となる。スイッチングトランジスタＴＲ４及びＴＲ５はオン状態であるので、ラッチ回路１２ａ及びラッチ回路１２ｂの出力はそれぞれ「Ｈレベル」及び「Ｌレベル」に保持される。
【００４１】
このとき、ＮＡＮＤ素子２２の出力βは「Ｌレベル」となる。従って、センスアンプトリガαが「Ｌレベル」であれば、ＯＲ素子２０の出力γは「Ｌレベル」となる。これにより、比較器１０ａ及び１０ｂのスイッチングトランジスタＴＲ６及びＴＲ７がオフ状態となり、比較器１０ａ及び１０ｂが非動作状態となる。同時に、スイッチングトランジスタＴＲ３はオン状態となり、入力端子ＩＮと出力端子ＯＵＴとが電気的に接続される。さらに、スイッチングトランジスタＴＲ４及びＴＲ５はオフ状態となり、比較器１０ａの出力端子Ａ及び比較器１０ｂの出力端子Ｂがそれぞれラッチ回路１２ａ及び１２ｂの入力端子から切り離される。
【００４２】
また、ラッチ回路１２ａ及び１２ｂの出力は、遅延回路１４ａ及び１４ｂで遅延時間τだけ遅延された時刻ｔ７においてスイッチングトランジスタＴＲ１及びＴＲ２のゲート端子に伝達される。従って、時刻ｔ６からｔ７の間、容量成分Ｃの電荷は放電され続けることとなり、出力端子ＯＵＴの電圧レベルは入力端子ＩＮの電圧レベルにより近づけられる。時刻ｔ７を過ぎると、スイッチングトランジスタＴＲ１及びＴＲ２はオフ状態となる。その結果、容量成分Ｃは電源Ｖｃ及び接地ＧＮＤから切り離され、入力端子ＩＮのみと接続される。これにより、出力端子ＯＵＴの電圧レベルは入力端子ＩＮの電圧レベルと完全に一致させられる。
【００４３】
以上のように、本実施の形態によれば、入力端子ＩＮと出力端子ＯＵＴの電圧レベルが近づくと、出力端子ＯＵＴの充放電のみならず、比較器１０ａ及び１０ｂの動作も自動的に停止させることができる。従って、調整回路１５０における消費電力を低減することができる。
【００４４】
また、表示装置の画素はその周辺の画素とほぼ同程度の色彩や輝度を有することが多い。従って、出力端子ＯＵＴの電圧レベルを初期化しない本実施の形態における調整回路１５０では、出力端子ＯＵＴを入力端子ＩＮの基準電圧ＶＩＮに近づけるだけの必要最低限の時間のみ比較器を動作させるため消費電力を低減させる効果が高い。
【００４５】
特に、将来表示装置の大画面化又は高精細化が進み、表示装置の画素数が増加するに伴って比較器の数も増加することが見込まれるので、比較器１０ａ及び１０ｂの動作を停止させることにより省電力化の効果は極めて高くなる。
【００４６】
なお、本実施の形態の調整回路１５０は、遅延回路１４ａ及び１４ｂを含むものであったが、遅延回路１４ａ及び１４ｂを含まない構成とすることも可能である。遅延回路１４ａ及び１４ｂを設けることにより、入力端子ＩＮと出力端子ＯＵＴの電圧レベルが近づいた領域３においても所定の遅延時間τだけ容量成分Ｃの充放電を継続させることができ、調整回路１５０の低消費電力化と高速化を両立させることができる利点がある。
【００４７】
また、本実施の形態における調整回路１５０は、図６に示すように、ＮＡＮＤ素子２２の代わりにＮＯＲ素子４０及び２つのＯＲ素子４２，４４を含む構成とすることも可能である。ＯＲ素子４２の入力端子には、センスアンプトリガαとスイッチングトランジスタＴＲ４の出力とが入力される。これにより、センスアンプトリガα又はスイッチングトランジスタＴＲ４の出力のいずれか一方が「Ｈレベル」である場合には比較器１０ａは動作状態を維持すると共に、スイッチングトランジスタＴＲ４もオン状態を維持する。一方、センスアンプトリガα及びスイッチングトランジスタＴＲ４の出力の両方が「Ｌレベル」となった場合に比較器１０ａは非動作状態となり、それと共にスイッチングトランジスタＴＲ４もオフ状態となる。スイッチングトランジスタＴＲ４の出力は、入力端子電圧ＶＩＮと出力端子電圧ＶＯＵＴとが図３の領域２の関係にある場合のみに「Ｈレベル」となるので、センスアンプトリガαが「Ｌレベル」となっている状況では、入力端子電圧ＶＩＮと出力端子電圧ＶＯＵＴとが図３の領域２の関係にある場合に比較器１０ａが動作状態とされ、領域１及び遷移領域３にある場合には比較器１０ａが非動作状態とされる。また、ＯＲ素子４４の入力端子には、センスアンプトリガαとラッチ回路１２ｂの出力とが入力される。これにより、センスアンプトリガα又はラッチ回路１２ｂの出力のいずれか一方が「Ｈレベル」である場合には比較器１０ｂは動作状態を維持すると共に、スイッチングトランジスタＴＲ５もオン状態を維持する。一方、センスアンプトリガα及びラッチ回路１２ｂの出力の両方が「Ｌレベル」となった場合に比較器１０ｂは非動作状態となり、それと共にスイッチングトランジスタＴＲ５もオフ状態となる。ラッチ回路１２ｂの出力は、入力端子電圧ＶＩＮと出力端子電圧ＶＯＵＴとが図３の領域１の関係にある場合のみに「Ｈレベル」となるので、センスアンプトリガαが「Ｌレベル」となっている状況では、入力端子電圧ＶＩＮと出力端子電圧ＶＯＵＴとが図３の領域１の関係にある場合に比較器１０ｂが動作状態とされ、領域２及び遷移領域３にある場合には比較器１０ｂが非動作状態とされる。
【００４８】
また、ＯＲ素子４２及び４４の出力は、ＮＯＲ素子４０に入力される。これにより、ＯＲ素子４２及び４４の出力の両方が「Ｌレベル」、すなわち比較器１０ａ及び１０ｂの両方が非動作状態となったときにスイッチングトランジスタＴＲ３がオン状態とされ、入力端子ＩＮと出力端子ＯＵＴとが接続される。
【００４９】
＜第２の実施の形態＞
本発明の第２の実施の形態における調整回路１５２は、図７に示すように、比較器１０ｃ、ラッチ回路１２ｃ、遅延回路１４ｃ、変動検出回路３０並びにスイッチングトランジスタＴＲ１〜ＴＲ３及びＴＲ９を含んで構成される。この調整回路１５２において、スイッチングトランジスタＴＲ２，ＴＲ３，ＴＲ９はＮチャネルのＭＯＳトランジスタである。また、スイッチングトランジスタＴＲ１はＰチャネルのＭＯＳトランジスタである。
【００５０】
入力端子ＩＮには、従来と同様に基準電圧選択回路５２が接続される。また、出力端子ＯＵＴには、従来と同様に表示装置２００の画素を構成する容量成分Ｃが接続される。調整回路１５２は、基準電圧選択回路５２からの基準電圧ＶＩＮを受けて、容量成分Ｃの端子電圧を基準電圧ＶＩＮに変化させ、表示装置２００の画素を基準電圧ＶＩＮに相当する強度で発光させる。
【００５１】
比較器１０ｃは、負荷抵抗となる２つのトランジスタＴＲ、トランジスタＴ５及びＴ６並びにスイッチングトランジスタＴＲ８を含んで構成される。一方のトランジスタＴＲとトランジスタＴ５とが直列に接続され、他方のトランジスタＴＲとトランジスタＴ６とが直列接続され、これらの回路が並列接続され、スイッチングトランジスタＴＲ８を介して、電源端子Ｖｃと接地端子ＧＮＤとが接続される。トランジスタＴ５及びＴ６並びにスイッチングトランジスタＴＲ８はＮチャネルのＭＯＳトランジスタである。比較器１０ｃは差動増幅器を構成する。
【００５２】
トランジスタＴ５のゲート端子は入力端子ＩＮに接続される。トランジスタＴ６のゲート端子は出力端子ＯＵＴに接続される。スイッチングトランジスタＴＲ８がオン状態にある場合、入力端子ＩＮの入力端子電圧ＶＩＮと出力端子ＯＵＴの出力端子電圧ＶＯＵＴとを比較し、その大小関係により出力端子ＯＵＴの電圧レベルを変化させる。比較器１０ｃにおいては、トランジスタＴ５のゲート幅Ｗ５とゲート長Ｌ５の比Ｗ５／Ｌ５とトランジスタＴ６のゲート幅Ｗ６とゲート長Ｌ６の比Ｗ６／Ｌ６とをほぼ等しくする。このような特性を有するトランジスタを組み合わせて比較器１０ｃを構成することで、入力端子ＩＮと出力端子ＯＵＴとの電圧レベルがちょうど等しくなるラインを境に比較器１０ｃの出力レベルは「Ｈレベル」と「Ｌレベル」とを切り替える。比較器１０ｃの出力レベルは、入力端子ＩＮの電圧レベルが出力端子ＯＵＴの電圧レベルよりも小さい領域では「Ｌレベル」となり、入力端子ＩＮの電圧レベルが出力端子ＯＵＴの電圧レベルよりも大きい領域では「Ｈレベル」となる。比較器１０ｃの出力端子Ｃは、ＮＯＴ素子を介して、遅延回路１４ｃ及び変動検出回路３０の入力端子に接続される。なお、スイッチングトランジスタＴＲ８がオフ状態にある場合、比較器１０ｃには電源Ｖｃから電力が供給されなくなり、比較器１０ｃの動作を停止させることができる。
【００５３】
変動検出回路３０は、遅延回路３２及びＸＯＲ素子３４を含んで構成される。比較器１０ｃの出力端子Ｃの出力の反転信号φは、ＸＯＲ素子３４及び遅延回路３２の入力端子に入力される。遅延回路３２は、反転信号φを所定の遅延時間τ２だけ遅延し、遅延信号φ’として出力する。遅延信号φ’はＸＯＲ素子３４の入力端子に入力される。ＸＯＲ素子３４は、反転信号φとその遅延信号φ’との排他的論理和を求めて出力する。従って、反転信号φが変化していない期間は、変動検出回路３０の出力は「Ｌレベル」に維持される。一方、反転信号φが「Ｈレベル」から「Ｌレベル」又は「Ｌレベル」から「Ｈレベル」へと変化した場合には、変動検出回路３０の出力は「Ｌレベル」から「Ｈレベル」に変化し、反転信号φが変化してから遅延時間τ２だけ経過したときに再び「Ｈレベル」から「Ｌレベル」に戻される。変動検出回路３０の出力は、スイッチングトランジスタＴＲ９のソース端子に入力される。
【００５４】
スイッチングトランジスタＴＲ９のドレイン端子は、ラッチ回路１２ｃの入力端子に接続される。また、ラッチ回路１２ｃの出力端子はＯＲ素子２０の入力端子へ接続される。スイッチングトランジスタＴＲ９がオン状態である場合、変動検出回路３０の出力の反転レベルがラッチ回路１２ｃにより保持されると共に、出力信号βとして出力端子へ出力される。なお、本実施の形態おける調整回路１５２では、ラッチ回路１２ｃをＮＯＴ素子のループ回路で構成しているがこれに限定されるものではない。
【００５５】
ＯＲ素子２０には、ラッチ回路１２ｃの出力βと共に、調整回路１５２の外部から供給されるセンスアンプトリガαも入力される。ＯＲ素子２０の出力端子は、スイッチングトランジスタＴＲ８及びＴＲ９並びにＡＮＤ素子２８の入力端子に直接接続される。また、ＯＲ素子２０の出力端子は、ＮＯＴ素子を介して、スイッチングトランジスタＴＲ３のゲート端子及びＯＲ素子２６の入力端子に接続される。このような構成により、センスアンプトリガα及びラッチ回路１２ｃの出力βにより、ＯＲ素子２６、ＡＮＤ素子２８及びスイッチングトランジスタＴＲ３，ＴＲ８，ＴＲ９の制御を行う。
【００５６】
遅延回路１４ｃは、反転信号φを受けて、その出力レベルを所定の遅延時間τ１だけ遅延させて出力する。遅延回路１４ｃの出力端子は、ＯＲ素子２６及びＡＮＤ素子２８の入力端子に接続される。ＯＲ素子２６の出力端子はスイッチングトランジスタＴＲ１のゲート端子に接続される。また、ＡＮＤ素子２８の出力端子はスイッチングトランジスタＴＲ２のゲート端子に接続される。従って、スイッチングトランジスタＴＲ１及びＴＲ２のソース端子−ドレイン端子間のスイッチングは、反転信号φの変化に応じて、遅延時間τ１だけ遅れて制御される。
【００５７】
スイッチングトランジスタＴＲ１のソース端子は電源Ｖｃに接続され、ドレイン端子は出力端子ＯＵＴに接続される。また、スイッチングトランジスタＴＲ２のソース端子は接地（ＧＮＤ）に接続され、ドレイン端子は出力端子ＯＵＴに接続される。スイッチングトランジスタＴＲ１は、遅延回路１４ｃの出力が「Ｌレベル」かつＯＲ素子２０の出力γが「Ｈレベル」であればオン状態となり、遅延回路１４ｃからの出力が「Ｈレベル」又はＯＲ素子２０の出力γが「Ｌレベル」であればオフ状態となる。一方、スイッチングトランジスタＴＲ２は、遅延回路１４ｃからの出力及びＯＲ素子２０の出力γがいずれも「Ｈレベル」であればオン状態となり、遅延回路１４ｃからの出力及びＯＲ素子２０の出力γのいずれかが「Ｌレベル」であればオフ状態となる。出力端子ＯＵＴは、スイッチングトランジスタＴＲ１がオン状態であれば電源Ｖｃに接続され、スイッチングトランジスタＴＲ２がオン状態であれば接地ＧＮＤに接続される。出力端子ＯＵＴには、表示装置の画素を構成する容量成分Ｃに接続されているので、スイッチングトランジスタＴＲ１がオン状態であれば容量成分Ｃは電源Ｖｃに接続されて充電され、スイッチングトランジスタＴＲ２がオン状態であれば容量成分Ｃは接地ＧＮＤに接続されて放電される。
【００５８】
また、調整回路１５２の入力端子ＩＮと出力端子ＯＵＴは、スイッチングトランジスタＴＲ３を介して接続される。すなわち、ＯＲ素子２０の出力γが「Ｌレベル」となった場合、スイッチングトランジスタＴＲ３がオン状態となり、入力端子ＩＮと出力端子ＯＵＴとが短絡される。一方、ＯＲ素子２０の出力γが「Ｈレベル」となった場合、スイッチングトランジスタＴＲ３がオフ状態となり、入力端子ＩＮと出力端子ＯＵＴとが電気的に切断される。
【００５９】
図８は、調整回路１５２の動作時におけるタイミングチャートである。調整回路１５２の入力端子ＩＮには、基準電圧供給回路及び基準電圧選択回路から表示装置の各画素を発光させる強度に比例した基準電圧ＶＩＮが供給される。基準電圧供給回路及び基準電圧選択回路の動作は従来技術と同様であるので説明は省略する。
【００６０】
表示装置の画素の強度を変化させるタイミングｔ０において、基準電圧ＶＩＮを変更すると共に、センスアンプトリガαが「Ｈレベル」に立ち上げられる。これに伴って、ＯＲ素子２０の出力γが「Ｈレベル」となる。これにより、比較器１０ｃのスイッチングトランジスタＴＲ８がオン状態となり、比較器１０ｃが動作状態となる。同時に、スイッチングトランジスタＴＲ３はオフ状態となり、入力端子ＩＮと出力端子ＯＵＴとは電気的に切断される。
【００６１】
このとき、入力端子ＩＮと出力端子ＯＵＴとの関係により、比較器１０ｃの出力端子Ｃの出力レベルが変化する。入力端子ＩＮのレベルが出力端子ＯＵＴよりも大きい場合、出力端子Ｃは「Ｈレベル」となり、反転信号φは「Ｌレベル」となる。遅延回路１４ｃで遅延時間τ１だけ遅延された後に、ＯＲ素子２６の出力は「Ｌレベル」となり、ＡＮＤ素子２８の出力は「Ｌレベル」を維持する。これにより、スイッチングトランジスタＴＲ１がオン状態となり、スイッチングトランジスタＴＲ２がオフ状態となる。その結果、電源Ｖｃが容量成分Ｃに接続されて充電され、出力端子ＯＵＴの電圧レベルが上昇する。
【００６２】
また、変動検出回路３０の出力は、時刻ｔ０から遅延時間τ２の期間だけ「Ｈレベル」となる。したがって、ラッチ回路１２ｃの出力βは、時刻ｔ０から遅延時間τ２の期間だけ「Ｌレベル」となり、その後は「Ｈレベル」に維持される。従って、センスアンプトリガαが「Ｌレベル」とされた後も、ＯＲ素子２０の出力γは「Ｈレベル」を保ち、調整回路１５２の状態が維持される。
【００６３】
電源Ｖｃに接続された容量成分Ｃが充電されると、出力端子ＯＵＴの電圧レベルが入力端子ＩＮの電圧レベルに近づき、時刻ｔ１において出力端子ＯＵＴの電圧レベルが入力端子ＩＮの電圧レベルを超える。すると、比較器１０ｃの出力端子Ｃは「Ｈレベル」から「Ｌレベル」に変化し、反転信号φは「Ｌレベル」から「Ｈレベル」に変化する。
【００６４】
このとき、遅延信号φ’は時刻ｔ１から遅延時間τ２だけ遅延した時刻ｔ２において「Ｌレベル」から「Ｈレベル」に変化する。従って、変動検出回路３０の出力は、時刻ｔ１から遅延時間τ２の期間だけ「Ｈレベル」となる。これに伴って、ラッチ回路１２ｃの出力βは時刻ｔ１から遅延時間τ２の期間だけ「Ｌレベル」となる。
【００６５】
このとき、センスアンプトリガαが「Ｌレベル」にされていれば、ＯＲ素子２０の出力γは「Ｌレベル」となる。従って、スイッチングトランジスタＴＲ９はオフ状態となり、時刻ｔ２において変動検出回路３０の出力が「Ｌレベル」に回復した後もラッチ回路１２ｃの出力βは「Ｌレベル」に維持される。また、比較器１０ｃのスイッチングトランジスタＴＲ８がオフ状態となり、比較器１０ｃが非動作状態となる。同時に、スイッチングトランジスタＴＲ３はオン状態となり、入力端子ＩＮと出力端子ＯＵＴとが電気的に接続される。
【００６６】
遅延回路１４ｃは入力端子ＩＮと出力端子ＯＵＴが同じ電圧になったときに変動検出回路３０が確実に反転出力φの変化を検出させるために遅延時間τ１だけ出力端子ＯＵＴの充放電を維持させるものである。ただし、変動検出回路３０が反転出力φの変化を検出すると直ちに比較器１０ｃを非動作状態とすると共に、スイッチングトランジスタＴＲ１及びＴＲ２はオフ状態となる。その結果、容量成分Ｃは電源Ｖｃ及び接地ＧＮＤから切り離され、入力端子ＩＮのみと接続される。従って、以後、出力端子ＯＵＴの電圧レベルは入力端子ＩＮの電圧レベルに収束していく。
【００６７】
時刻ｔ３及びｔ４では、時刻ｔ０と同様に、入力端子ＩＮに供給される基準電圧ＶＩＮが変更されると共に、調整回路１５２のセンスアンプトリガαが「Ｈレベル」に立ち上げられる。このとき、基準電圧ＶＩＮが前回の基準電圧ＶＩＮよりも高いので、以降の調整回路１５２の動作は上記と同様となる。
【００６８】
時刻ｔ５では、入力端子ＩＮに供給される基準電圧ＶＩＮが前回の基準電圧ＶＩＮよりも低く変更されると共に、センスアンプトリガαが「Ｈレベル」に立ち上げられる。これにより、比較器１０ｃのスイッチングトランジスタＴＲ８がオン状態となり、比較器１０ｃが動作状態となる。同時に、スイッチングトランジスタＴＲ３はオフ状態となり、入力端子ＩＮと出力端子ＯＵＴとは電気的に切断される。
【００６９】
入力端子ＩＮの電圧レベルが出力端子ＯＵＴの電圧レベルよりも低いので、比較器１０ｃの出力端子Ｃは「Ｌレベル」となり、反転信号φは「Ｈレベル」となる。遅延回路１４ｃで遅延時間τ１だけ遅延された後に、ＯＲ素子２６及びＡＮＤ素子２８の出力は「Ｈレベル」となる。これにより、スイッチングトランジスタＴＲ１がオフ状態となり、スイッチングトランジスタＴＲ２がオン状態となる。その結果、容量成分Ｃは接地ＧＮＤに接続され、容量成分Ｃに蓄積されていた電荷が放電される。これにより、出力端子ＯＵＴの電圧レベルが低下させられる。
【００７０】
また、変動検出回路３０の出力は時刻ｔ５から遅延時間τ２だけ経過した後は「Ｌレベル」を維持するので、ラッチ回路１２ｃの出力βは「Ｈレベル」に維持される。従って、センスアンプトリガαが「Ｌレベル」とされた後も、ＯＲ素子２０の出力γは「Ｈレベル」を保ち、調整回路１５２の状態が維持される。
【００７１】
接地ＧＮＤに接続された容量成分Ｃの電荷が放電されると、出力端子ＯＵＴの電圧レベルが入力端子ＩＮの電圧レベルまで低下し、時刻ｔ６において出力端子ＯＵＴの電圧レベルが入力端子ＩＮの電圧レベルより低くなる。すると、比較器１０ｃの出力端子Ｃは「Ｌレベル」から「Ｈレベル」に変化し、反転信号φは「Ｈレベル」から「Ｌレベル」に変化する。
【００７２】
このとき、遅延信号φ’は時刻ｔ６から遅延時間τ２だけ遅延した時刻ｔ７において「Ｈレベル」から「Ｌレベル」に変化する。従って、変動検出回路３０の出力は、時刻ｔ６から遅延時間τ２の期間だけ「Ｈレベル」となる。これに伴って、ラッチ回路１２ｃの出力βは時刻ｔ６から遅延時間τ２の期間だけ「Ｌレベル」となる。
【００７３】
このとき、センスアンプトリガαが「Ｌレベル」にされていれば、ＯＲ素子２０の出力γは「Ｌレベル」となる。従って、スイッチングトランジスタＴＲ９はオフ状態となり、時刻ｔ７において変動検出回路３０の出力が「Ｌレベル」に回復した後もラッチ回路１２ｃの出力βは「Ｌレベル」に維持される。また、比較器１０ｃのスイッチングトランジスタＴＲ８がオフ状態となり、比較器１０ｃが非動作状態となる。同時に、スイッチングトランジスタＴＲ３はオン状態となり、入力端子ＩＮと出力端子ＯＵＴとが電気的に接続される。
【００７４】
遅延回路１４ｃは入力端子ＩＮと出力端子ＯＵＴが同じ電圧になったときに変動検出回路３０が確実に反転出力φの変化を検出させるために遅延時間τ１だけ出力端子ＯＵＴの充放電を維持させるものである。ただし、変動検出回路３０が反転出力φの変化を検出すると直ちに比較器１０ｃを非動作状態とすると共に、スイッチングトランジスタＴＲ１及びＴＲ２はオフ状態となる。その結果、容量成分Ｃは電源Ｖｃ及び接地ＧＮＤから切り離され、入力端子ＩＮのみと接続される。従って、以後、出力端子ＯＵＴの電圧レベルは入力端子ＩＮの電圧レベルに収束していく。
【００７５】
以上のように、本実施の形態によれば、入力端子ＩＮと出力端子ＯＵＴの電圧レベルが反転すると、出力端子ＯＵＴの充放電のみならず、比較器１０ｃの動作も自動的に停止させることができる。従って、調整回路１５２における消費電力を低減することができる。
【００７６】
また、表示装置の画素はその周辺の画素とほぼ同程度の色彩や輝度を有することが多い。従って、出力端子ＯＵＴの電圧レベルを初期化しない本実施の形態における調整回路１５２では、出力端子ＯＵＴを入力端子ＩＮの基準電圧ＶＩＮに近づけるだけの必要最低限の時間のみ比較器を動作させるため消費電力を低減させる効果が高い。
【００７７】
特に、将来表示装置の大画面化又は高精細化が進み、表示装置の画素数が増加するに伴って比較器の数も増加することが見込まれるので、比較器１０ｃの動作を停止させることにより省電力化の効果は極めて高くなる。
【００７８】
なお、本実施の形態の調整回路１５２は、遅延回路１４ｃを含むものであったが、遅延回路１４ｃは寄生容量による構成とすることも可能である。また、遅延回路１４ｃ及び遅延回路３２を１つの遅延回路により実現してもよい。
【００７９】
また、図９に示す調整回路１５４のように、ＯＲ素子２６及びＡＮＤ素子２８の代わりにトランジスタＴＲ１０及びＴＲ１１をそれぞれ用いて回路を構成することもできる。この調整回路１５４の動作は、図８に示したタイミングチャートと同様となる。なお、第１及び第２の実施の形態におけるスイッチングトランジスタＴＲ３は、画素間における輝度のばらつきを抑制するためのものであるから、高精細を必要としない場合などはこれを含まない構成とすることも可能である。また、スイッチングトランジスタＴＲ３を含む構成であっても、この開閉制御を比較器の出力レベルによらず、外部の制御信号によることも可能である。このように、本発明は、上記の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得る。
【図面の簡単な説明】
【００８０】
【図１】本発明の実施の形態における駆動回路の構成を示すブロック図である。
【図２】本発明の第１の実施の形態における調整回路の構成を示す回路図である。
【図３】本発明の第１の実施の形態における比較器に入力される電圧レベルの関係を示す図である。
【図４】本発明の第１の実施の形態における比較器の入力と出力との関係を示す図である。
【図５】本発明の第１の実施の形態における調整回路の動作を示すタイミングチャートである。
【図６】本発明の第１の実施の形態における調整回路の変形例の構成を示す回路図である。
【図７】本発明の第２の実施の形態における調整回路の構成を示す回路図である。
【図８】本発明の第２の実施の形態における調整回路の動作を示すタイミングチャートである。
【図９】本発明の第２の実施の形態における調整回路の変形例の構成を示す回路図である。
【図１０】従来の表示装置の駆動回路の全体構成を示すブロック図である。
【図１１】従来の駆動回路の構成を示す回路図である。
【図１２】従来の駆動回路の構成を示す回路図である。
【符号の説明】
【００８１】
１０ａ，１０ｂ，１０ｃ  比較器、１２ａ，１２ｂ，１２ｃ  ラッチ回路、１４ａ，１４ｂ，１４ｃ  遅延回路、２０  ＯＲ素子、２２  ＮＡＮＤ素子、２６  ＯＲ素子、２８  ＡＮＤ素子、３０  変動検出回路、３２  遅延回路、３４  ＸＯＲ素子、４０  ＮＯＲ素子、４２，４４  ＯＲ素子、５０  基準電圧供給回路、５２  基準電圧選択回路、５４  画像信号入力部、１００，１４０  駆動回路、１５０，１５２，１５４  調整回路、２００  表示装置。
【図１】
2005202072.tif 000003
【図２】
2005202072.tif 000004
【図３】
2005202072.tif 000005
【図４】
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【図５】
2005202072.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
2005202072.tif 000011
【図１０】
2005202072.tif 000012
【図１１】
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【図１２】
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