(57)【要約】【課題】  異なる開口幅の狭いトレンチを浅く、開口幅の広いトレンチを深く形成して絶縁膜の埋め込み性を高めると共に絶縁距離を確保できる構造を得る。【解決手段】  シリコン基板１に開口幅の狭いトレンチ３と開口幅の広いトレンチ５をＲＩＥ法により形成するエッチング加工で、エッチングガスとしてハロゲン系ガス、フロロカーボン系ガス、Ｏ２を混合したガスを用いて同時に形成する。トレンチ５の底面端部５ａの深さｄ２は底面中央部５ｂの深さｄ１よりも深く形成され、絶縁耐圧を確保できる。また、トレンチ３の深さｄ１は、シリコン酸化膜８の埋め込み性を良好にする深さとすることができる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板と、
この半導体基板上に形成され開口幅の異なる複数のトレンチとを備え、
前記複数のトレンチのうちで、開口幅の狭いトレンチは第１の深さに形成され、開口幅の広いトレンチは、底面端部が前記第１の深さよりも深い第２の深さに掘り下げられると共に、底面中央部が前記第２の深さよりも浅く形成されていることを特徴とする半導体装置。
【請求項２】
メモリセル領域および周辺回路領域を有する半導体基板と、
前記メモリセル領域に形成され、第１の開口幅を有し、前記半導体基板表面から第１の深さに掘り下げられた第１の素子分離用トレンチと、
前記周辺回路領域に形成され、前記第１の開口幅より幅の広い第２の開口幅を有し、底面端部が前記第１の深さよりも深い第２の深さに掘り下げられ、底面中央部は前記第２の深さよりも浅く形成された第２の素子分離用トレンチと
を具備したことを特徴とする半導体装置。
【請求項３】
半導体基板に開口幅の異なるトレンチ形成用のマスク材をパターニングする工程と、
このマスク材をマスクとしてＲＩＥ法によりハロゲン系ガス、フロロカーボン系ガス、Ｏ２からなる反応性プラズマを用いて前記半導体基板をエッチング加工して前記開口幅の異なるトレンチを同時形成する工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項４】
半導体基板にゲート絶縁膜、多結晶シリコン膜もしくは非晶質シリコン膜、シリコン窒化膜、シリコン酸化膜を順次積層する工程と、
前記半導体基板の上面に開口幅の異なるトレンチ形成用のレジストをパターニングする工程と、
このレジストをマスクとしてＲＩＥ法により前記半導体基板に形成したシリコン酸化膜およびシリコン窒化膜をエッチング加工する工程と、
エッチング加工されたシリコン酸化膜およびシリコン窒化膜をマスク材としてＲＩＥ法によりハロゲン系ガス、フロロカーボン系ガス、Ａｒ、Ｏ２からなる反応性プラズマを用いて前記多結晶シリコン膜もしくは非晶質シリコン膜、ゲート絶縁膜および半導体基板をエッチング加工して前記開口幅の異なるトレンチを同時形成する工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項５】
請求項３または４に記載の半導体装置の製造方法において、
前記トレンチを形成する工程で前記シリコン基板のエッチングに用いるエッチングガスは、ハロゲン系ガスとしてＨＢｒ、Ｃｌ２、フロロカーボン系ガスとしてＣＨＦ３を用いることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、開口幅の広いトレンチおよび狭いトレンチを備えた構成の半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
フラッシュメモリなどの不揮発性記憶装置においては、メモリセル領域に形成するセルトランジスタに対して、これらを駆動するために周辺部に形成される周辺回路部には、高耐圧のトランジスタを設ける関係から絶縁距離をメモリセル領域のセルトランジスタよりも長くした構成を採用する必要がある。これらの各素子は、ＳＴＩ（Shallow Trench Isolation）により分離形成したシリコン基板の活性領域に設けられている。
【０００３】
近年、設計ルールが微細化に進むにしたがって、ＳＴＩの高アスペクト比化が進みつつある。そこで、高耐圧を必要としないセルトランジスタについてはできるだけ浅いトレンチによりＳＴＩを形成することでＳＴＩ幅を狭くすると共に、高耐圧を必要とする周辺回路領域のトランジスタについてはＳＴＩ幅を広くすると共にトレンチ深さも深くすることで特性を満足するようにしている。
【０００４】
このため、メモリセル領域と周辺回路領域とでＳＴＩ形成用のトレンチ深さを異なるように形成する必要があり、実際のトレンチ形成工程ではエッチング処理を例えば２回行うことでこれを実現している。具体的には、例えば次のようにして形成している。
まず、シリコン基板上に第１のシリコン酸化膜、第１の多結晶シリコン膜、シリコン窒化膜、第２のシリコン酸化膜を順次堆積し、この後フォトリソグラフィ処理によりフォトレジストを所定のパターンに加工する。このフォトレジストをマスクにしてＲＩＥ(Reactive Ion Etching)法により第２のシリコン酸化膜、シリコン窒化膜をエッチング加工し、フォトレジストを除去した後、第２のシリコン酸化膜をマスクにして多結晶シリコン膜、第１のシリコン酸化膜およびシリコン基板をエッチング加工する。このとき、シリコン基板には均一な深さのトレンチが形成される。
【０００５】
次に、周辺回路領域側のトレンチを深く形成するために、メモリセル領域に対応した部分にフォトリソグラフィ処理によりフォトレジストをパターニングしこれをマスクにして周辺回路領域のトレンチを所定深さまでエッチングすることで異なる深さのトレンチを形成する。
上記のようにして、トレンチの深さを作り分けるので、メモリセル領域ではＳＴＩの幅寸法をアスペクト比に応じた最小幅に狭めることができ、周辺回路領域では耐圧に応じた深さ寸法を確保したものとして得られるようになる。
【０００６】
このようなトレンチの底面部の高さが異なるような形成方法としては、上記以外に、例えば特許文献１に示すものがある。これは、半導体基板に開口幅が広いトレンチと狭いトレンチとを形成するもので、開口幅が広いトレンチでは、底部中央領域を高く形成するようにした半導体装置の製造方法である。
【特許文献１】特開２０００−１５６４０２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記の特許文献１のものでは、トレンチを形成するためのフォトリソグラフィ処理は１回でエッチング処理も１回で行うことができるという利点があるが、この方法では前述した形状を得ることができない。すなわち、前述した目的では、開口幅の狭いトレンチを浅く、開口幅の広いトレンチを深く形成する必要があるのに対して、特許文献１のものでは、両者の深さ寸法を同じとしながら、開口幅の広いトレンチについては底面中央領域の高さを高くするというものであるから、全く逆の条件のトレンチ形状を形成するものとなってしまうので採用することができない。
【０００８】
一方、前述した従来の製造方法では、メモリセル領域および周辺回路領域のトレンチを同時に形成することが不可能であるから、少なくとも２回のフォトリソグラフィ処理とエッチング工程が必要であるから、このトレンチ形成における製造工程の削減が図れず、製造歩留まりの向上や製造コストの低下を図ることができないものであった。
本発明は、上記事情を考慮してなされたもので、その目的は、開口幅が狭いトレンチを浅く、開口幅が広いトレンチを実質的に深く形成されたトレンチを備えた半導体装置、およびこれらのトレンチを１回のフォトリソグラフィ処理により形成することができる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の半導体装置は、半導体基板と、この半導体基板上に形成され開口幅の異なる複数のトレンチとを備え、前記複数のトレンチのうちで、開口幅の狭いトレンチを第１の深さに形成し、開口幅の広いトレンチを、底面端部が前記第１の深さよりも深い第２の深さに掘り下げると共に、底面中央部が前記第２の深さよりも浅く形成したところに特徴を有する。
【００１０】
また、本発明の半導体装置の製造方法は、半導体基板に開口幅の異なるトレンチ形成用のマスク材をパターニングする工程と、このマスク材をマスクとしてＲＩＥ法によりハロゲン系ガス、フロロカーボン系ガス、Ｏ２からなる反応性プラズマを用いて前記半導体基板をエッチング加工して前記開口幅の異なるトレンチを同時形成する工程とを備えたところに特徴を有する。
【発明の効果】
【００１１】
本発明の半導体装置によれば、トレンチ内部に絶縁膜を埋め込んで素子分離領域を形成する場合に、開口幅の狭いトレンチでは埋め込み性が良好な第１の深さに形成されており、開口幅の広いトレンチでは底面端部で耐圧を確保するのに十分な第２の深さに形成されているので、開口幅の狭いトレンチの形成領域で集積度を高めることができる。
また、本発明の半導体装置の製造方法によれば、上記の半導体装置を形成するのに、１回のエッチング加工工程で開口幅の狭いトレンチを第１の深さに、開口幅の広いトレンチを底面端部が第１の深さよりも深い第２の深さに掘り下げると共に、底面中央部が第２の深さよりも浅く形成することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明を不揮発性半導体記憶装置であるフラッシュメモリに適用した場合の一実施形態について図１〜図３を参照して説明する。
図１は全体構成を示す模式的な断面図で、フラッシュメモリに素子分離領域を形成した状態を示している。この図１において、半導体基板としてのシリコン基板１には、メモリセル領域２に開口幅が狭いトレンチ３（第１の素子分離用トレンチ）が形成され、周辺回路領域４に開口幅の広いトレンチ５（第２の素子分離用トレンチ）が形成されている。トレンチ３の深さは、シリコン基板１の表面から１００ｎｍ（第１の深さｄ１）に形成されている。トレンチ５の深さは、底面端部５ａでシリコン基板１の表面から１７０ｎｍ（第２の深さｄ２）に形成され、底面中央部５ｂで１００ｎｍ（第１の深さｄ１）に形成されている。すなわち、トレンチ５の底面端部５ａの深さはトレンチ３の深さより深く、底面中央部５ｂの深さはトレンチ５の底面端部の深さより浅く形成されている。
【００１３】
シリコン基板１の平坦な部分の表面には、ゲート絶縁膜としてシリコン酸化膜６が膜厚１０ｎｍ程度で形成され、各トレンチ３、５の表面にはシリコン酸化膜７が膜厚６ｎｍ程度で形成されている。トレンチ３、５の内部には絶縁膜としてシリコン酸化膜８が埋め込み形成されている。これにより、ＳＴＩ９が形成されている。シリコン酸化膜６の上面には多結晶シリコン膜１０が積層されている。そして、多結晶シリコン膜１０およびシリコン酸化膜８を全面に覆うように多結晶シリコン膜１１が膜厚１００ｎｍで形成されている。
【００１４】
上記構成によれば、メモリセル領域２のトレンチ３はアスペクト比が高く設定されているが、深さｄ１は比較的浅いのでシリコン酸化膜８を埋め込み形成するのに埋め込み性を良好な状態とすることができる。また、周辺回路部４のトレンチ５はアスペクト比が低く設定されており、底面端部５ａの深さｄ２は底面中央部５ｂの深さｄ１よりも深く形成されているので、シリコン酸化膜８を埋め込み形成した状態では、絶縁距離を長くすることができるようになり、形成する素子の耐圧を高くすることができる。
【００１５】
次に、上記構成の製造工程について説明する。図２および図３は、製造工程の各段階で示す模式的断面図である。まず、図２（ａ）において、シリコン基板１上に膜厚１０ｎｍの第１のシリコン酸化膜６、膜厚６０ｎｍの第１の多結晶シリコン膜１０、シリコン窒化膜１２、第２のシリコン酸化膜１３を順次堆積する。
次に、図２（ｂ）に示すように、通常のフォトリソグラフィ処理によりフォトレジスト１４を所定のパターンに加工する。これは、メモリセル領域２および周辺回路領域４のそれぞれに対応して素子分離領域を形成するパターンを形成するものである。形成されたフォトレジスト１４のパターンをマスク材としてＲＩＥ法により第２のシリコン酸化膜１３とシリコン窒化膜１２をエッチング加工する。
【００１６】
続いて、Ｏ２プラズマ中にシリコン基板１をさらして、フォトレジスト１４を除去した後、第２のシリコン酸化膜１３をマスク材にして多結晶シリコン膜１２と第１のシリコン酸化膜６とシリコン基板１をＲＩＥ法で同一チャンバー内にて連続的にエッチング加工し、図２（ｃ）に示すようにトレンチ３とトレンチ５を同時形成する。
トレンチ同時形成において、多結晶シリコン膜１２のエッチング時のエッチングガスとしては、例えばＨＢｒ、Ｃｌ２、Ｏ２、ＣＦ４を混合したガスを用いる。引き続き、シリコン酸化膜６のエッチング時のエッチングガスとしては、Ａｒ、ＣＨＦ３を混合したガスを用いる。また、シリコン基板１をエッチングするときに用いるエッチングガスとしては、ハロゲン系ガスとしてＨＢｒ、Ｃｌ２、フロロカーボン系ガスとしてＣＨＦ３を用いるとともに、他にＯ２を混合したガスを用いる。
【００１７】
多結晶シリコン膜１２のエッチング時のエッチングガスとしては、ＨＢｒ、Ｃｌ２に代えて、ＨＣｌ、ＮＦ３、ＳＦ６などを用いることができる。また、シリコン酸化膜６のエッチング時のエッチングガスとしては、ＣＨＦ３に代えて、ＣＦ４、ＣＨ２Ｆ２、ＣＨ３Ｆ、Ｃ４Ｆ８、Ｃ５Ｆ８、Ｃ４Ｆ６とこれにＣＯ、Ｘｅを加えたガスを用いることができる。さらに、シリコン基板１をエッチングするときに用いるエッチングガスとしては、ＣＨＦ３に代えて、ＣＦ４、ＣＨ２Ｆ２、ＣＨ３Ｆ、Ｃ４Ｆ８、Ｃ５Ｆ８、Ｃ４Ｆ６等を用いることができる。
【００１８】
なお、多結晶シリコン膜１２のエッチングからシリコン酸化膜６のエッチングへの移行、およびシリコン酸化膜６のエッチングからシリコン基板１のエッチングへの移行は、プラズマの発光特性を自動検出し、発光特性が変化する時点で自動的に行う。なお、シリコン基板１のエッチングは時間で管理する。
このエッチング加工では、シリコン基板１中にトレンチ３、５を同時に形成しており、開口幅の広いトレンチ５においては、底面部端部５ａの深さｄ２が底面中央部５ｂの深さｄ１よりも深くなるような形状に形成している。その後、Ｏ２雰囲気、１０００℃で加熱し、６ｎｍの第３のシリコン酸化膜７を形成する。
【００１９】
次に、図３（ｄ）に示すように、ＨＤＰ（High Density Plasma）法により第４のシリコン酸化膜８を堆積してトレンチ３、５を埋め込むように形成する。この後、図３（ｅ）に示すように、ＣＭＰ（Chemical Mechanical Polish）法により第４のシリコン酸化膜８を平坦化し、続いて９００℃の窒素雰囲気中で熱処理をする。続いて、ＮＨ４Ｆ溶液に浸した後、１５０℃のリン酸処理によりシリコン窒化膜１２を除去し、減圧ＣＶＤ法によりリンが添加された第２の多結晶シリコン膜１１を膜厚１００ｎｍで堆積することにより図１に示すような構成を得る。なお、フラッシュメモリの製造工程としては、この後、ゲート絶縁膜、制御ゲート電極を形成する工程、配線パターンの形成工程などを経ることでウエハ工程が終了する。
【００２０】
このような加工工程を採用することで、シリコン基板１にトレンチ３、５を形成する場合に、１回のリソグラフィ処理とＲＩＥエッチング処理により深さの異なる形状に加工することができるようになる。この場合、トレンチ３は底面がほぼフラットで深さｄ１に形成され、トレンチ５は、底面端部５ａで深さｄ２（深さｄ１よりも深い）となり、底面中央部５ｂで深さｄ１となるように形成されている。
【００２１】
この実施形態においては、トレンチ３の深さｄ１を１００ｎｍ、トレンチ５の底面端部５ａの深さｄ２を１７５ｎｍとした。なお、深さｄ１とｄ２の差については、エッチングガスの混合比を調整することで制御することができるので、形成するトレンチのアスペクト比、開口幅寸法、トレンチの深さ寸法などの条件に応じてエッチング条件を適宜選択して適切な条件を選ぶことができる。
【００２２】
このような本実施形態によれば、メモリセル領域２のトレンチ３の深さｄ１に対して周辺回路領域４のトレンチ５を底面端部５ａで深く（深さｄ２）、底面中央部５ｂで同程度（深さｄ１）に同時に加工することができるので、素子の特性を満足させる構成を１回の加工工程を実施することで形成することができる。これにより、工程数を削減して製造コストの低減を図るとともに、歩留まりの向上も図ることができるようになる。
【００２３】
また、このようにフォトレジスト１４をパターニングするための１回のフォトリソグラフィ処理を経るだけで形成することができるので、従来のようなトレンチ掘り分けのためのパターニングをする必要がなくなることで、境界領域部分に段差を生ずることがなくなり、またそのことにより、境界領域に段差を生じても素子特性に影響を与えないようなダミー領域を設ける必要がなくなるので、素子面積の縮小化も図ることができるようになる。
【００２４】
（他の実施形態）
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
上記実施形態では、トレンチ３の深さｄ１がトレンチ５の底面中央部５ｂの深さｄ１と同じになる場合で示したが、必ずしも一致するように形成する必要はなく、エッチング加工上の条件やばらつきの範囲内でほぼ同程度の深さになれば良いものである。
【００２５】
さらには、トレンチ５の底面端部５ａが耐圧を確保できる深さｄ２に形成することができれば、底面中央部５ｂがトレンチ３の深さｄ１よりも深く形成されたり、浅く形成されることは何ら支障を来すものではない。
上記実施形態においては、多結晶シリコン膜１０、１１を用いる構成としているが、これに代えて、非晶質シリコン膜を用いることもできる。
【００２６】
上記実施形態においては、マスク材を加工した後にフォトレジスト１４を剥離して多結晶シリコン膜１２と第１のシリコン酸化膜６とシリコン基板１をエッチング加工するプロセスとしたが、フォトレジスト１４を残したまま多結晶シリコン膜１２と第１のシリコン酸化膜６とシリコン基板１をエッチング加工してもよい。
フラッシュメモリ以外にも異なる深さのトレンチを形成する構成の半導体装置に適用することができる。
【図面の簡単な説明】
【００２７】
【図１】本発明の一実施形態を示す模式的断面図
【図２】製造工程の各段階で示す模式的断面図（その１）
【図３】製造工程の各段階で示す模式的断面図（その２）
【符号の説明】
【００２８】
図面中、１はシリコン基板（半導体基板）、２はメモリセル領域、３はトレンチ、４は周辺回路領域、５はトレンチ、５ａは底面端部、５ｂは底面中央部、６はシリコン酸化膜（ゲート絶縁膜）、７、８、１３はシリコン酸化膜、９はＳＴＩ、１０、１１は多結晶シリコン膜、１２シリコン窒化膜、１４はフォトレジストである。
【図１】
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【図２】
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【図３】
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