(57)【要約】    【課題】  主にプログラム回路などに使用される記憶回路において、簡易かつ安定に記憶データを読み出すことができる記憶回路を提供する。    【解決手段】    １の端子及び第２の端子を有するフリップフロップと、第１の端子に第１の容量を与える第１の強誘電体キャパシタと、第２の端子に第１の容量と異なる第２の容量を与える第２の強誘電体キャパシタと、第１の容量及び第２の容量が第１の端子及び第２の端子に与えられたフリップフロップに、当該フリップフロップを駆動する駆動電圧の供給を開始する電圧源とを備えた記憶回路。第１の強誘電体キャパシタ及び第２の強誘電体キャパシタには、相補のデータが書き込まれるのが望ましい。【選択図】  図２
2005203082.tif 000002
【特許請求の範囲】
【請求項１】
第１の端子及び第２の端子を有するフリップフロップと、
前記第１の端子に第１の容量を与える第１の強誘電体キャパシタと、
前記第２の端子に前記第１の容量と異なる第２の容量を与える第２の強誘電体キャパシタと、
前記第１の容量及び前記第２の容量が前記第１の端子及び前記第２の端子に与えられた前記フリップフロップに対して、当該フリップフロップを駆動する駆動電圧の供給を開始する電圧源と
を備えたことを特徴とする記憶回路。
【請求項２】
第１の端子及び第２の端子を有するフリップフロップと、
前記第１の端子に第１の容量を与える第１の強誘電体キャパシタと、
前記第２の端子に前記第１の容量と異なる第２の容量を与える第２の強誘電体キャパシタと、
前記第１の端子と前記第２の端子とを電気的に接続するか否かを制御する短絡部と
を備えたことを特徴とする記憶回路。
【請求項３】
前記フリップフロップと前記第１の強誘電体キャパシタ及び前記第２の強誘電体キャパシタとを電気的に接続するか否かを制御する結合部をさらに備え、
前記短絡部は、前記結合部が前記フリップフロップと前記第１の強誘電体キャパシタ及び前記第２の強誘電体キャパシタとを電気的に接続するタイミングに応じて、前記第１の端子と前記第２の端子とを電気的に切り離すことを特徴とする請求項２に記載の記憶回路。
【請求項４】
入力端及び出力端を有する第１のクロックドインバータと、
前記出力端から出力された信号を反転して前記入力端に供給する第２のクロックドインバータと、
前記入力端に第１の容量を与える第１の強誘電体キャパシタと、
前記出力端に前記第１の容量と異なる第２の容量を与える第２の強誘電体キャパシタと、
前記第１のクロックドインバータ及び前記第２のクロックドインバータを動作させるか否かを制御する制御部と
を備えたことを特徴とする記憶回路。
【請求項５】
前記第１のクロックドインバータ及び前記第２のクロックドインバータに駆動電圧を供給する電圧源をさらに備え、
前記制御部は、前記駆動電圧の電位が前記第１のクロックドインバータ及び前記第２のクロックドインバータの閾値電圧を超えた後に、前記第１のクロックドインバータ及び前記第２のクロックドインバータを動作させることを特徴とする請求項４に記載の記憶回路。
【請求項６】
前記第１の強誘電体キャパシタ及び前記第２の強誘電体キャパシタの両端を略同電位にするディスチャージ部をさらに備えたことを特徴とする請求項１から５のいずれか１項に記載の記憶回路。
【請求項７】
第１の端子及び第２の端子を有するフリップフロップと、
前記第１の端子に第１の容量を与える第１の強誘電体キャパシタと、
前記第２の端子に前記第１の容量と異なる第２の容量を与える第２の強誘電体キャパシタと、
前記第１の強誘電体キャパシタの両端を短絡させる第１のスイッチと、
前記第２の強誘電体キャパシタの両端を短絡させる第２のスイッチと
を備えたことを特徴とする記憶回路。
【請求項８】
前記第１の強誘電体キャパシタ及び前記第２の強誘電体キャパシタは、相補のデータが書き込まれたことを特徴とする請求項１から７のいずれか１項に記載の記憶回路。
【請求項９】
請求項１から８のいずれか１項に記載の記憶回路を備えたことを特徴とする半導体装置。
【請求項１０】
請求項９に記載の半導体装置を備えたことを特徴とする電子機器。
【請求項１１】
第１の端子及び第２の端子を有するフリップフロップを備えた記憶回路を駆動する駆動方法であって、
前記第１の端子に第１の容量を与えるステップと、
前記第２の端子に前記第１の容量と異なる第２の容量を与えるステップと、
前記フリップフロップに対して駆動電圧の供給を開始するステップと
を備えたことを特徴とする駆動方法。
【請求項１２】
前記記憶回路は、前記第１の容量を有する第１の強誘電体キャパシタ及び前記第２の容量を有する第２の強誘電体キャパシタを備えており、
前記第１の容量を与えるステップは、前記第１の端子と前記第１の強誘電体キャパシタとを電気的に接続するステップを含み、
前記第２の容量を与えるステップは、前記第２の端子と前記第２の強誘電体キャパシタとを電気的に接続するステップと含む
ことを特徴とする請求項１１に記載の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、記憶回路、半導体装置、電子機器、及び駆動方法に関する。特に本発明は、簡易に記憶データを読み出すことができる記憶回路、これを備えた半導体装置及び電子機器、並びに駆動方法に関する。
【背景技術】
【０００２】
従来のメモリセルとして、特開昭６４−６６８９９号公報（特許文献１）に開示されたものがある。上記特許文献１に開示されたメモリセルは、２つの内部ノードを有するスタティックセルと、２つの強誘電体コンデンサを有する不揮発性部分とを備える。そして、強誘電体コンデンサに、当該強誘電体コンデンサが分極の反転を受ける電圧をかけることにより、一方の内部ノードの電圧が他方の内部ノードの電圧より僅かに高くする。これにより、不揮発性部分からスタティックセルへデータが転送される。
【特許文献１】特開昭６４−６６８９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上記特許文献１に開示された従来のメモリセルでは、不揮発性部分からスタティックセルへデータを転送するときに、ビットラインを予備充電し、さらに強誘電体コンデンサに電圧をかける必要があるため、動作が複雑になるという問題が生じていた。また、上記特許文献１に開示された従来のメモリセルでは、一方の内部ノードの電圧が他方の内部ノードの電圧より高くなるものの、その差は僅かであるため、スタティックセルを構成するトランジスタの閾値電圧に製造ばらつきが生じると、スタティックセルが誤動作してしまうという問題も生じていた。
【０００４】
よって、本発明は、上記の課題を解決することのできる記憶回路、半導体装置、電子機器、及び駆動方法を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【０００５】
上記目的を達成するため、本発明の第１の形態によれば、第１の端子及び第２の端子を有するフリップフロップと、前記第１の端子に第１の容量を与える第１の強誘電体キャパシタと、前記第２の端子に前記第１の容量と異なる第２の容量を与える第２の強誘電体キャパシタと、前記第１の容量及び前記第２の容量が前記第１の端子及び前記第２の端子に与えられた前記フリップフロップに、当該フリップフロップを駆動する駆動電圧の供給を開始する電圧源とを備えたことを特徴とする記憶回路を提供する。
【０００６】
かかる構成では、フリップフロップに対して駆動電圧が供給されたとき、第１の端子及び第２の端子の電位は、第１の容量及び第２の容量に応じて上昇することとなる。すなわち、第１の端子及び第２の端子の電位は、第１の強誘電体キャパシタ及び第２の強誘電体キャパシタの常誘電体特性に基づく容量に応じて上昇することとなる。したがって、フリップフロップが保持する記憶データは、第１の容量及び第２の容量により設定されることとなる。したがって、かかる構成によれば、第１の容量及び第２の容量を設定することにより容易に記憶データを記憶させることができるとともに、きわめて簡易な構成で当該記憶データを読み出すことができる記憶回路を提供することができる。
【０００７】
本発明の第２の形態によれば、第１の端子及び第２の端子を有するフリップフロップと、前記第１の端子に第１の容量を与える第１の強誘電体キャパシタと、前記第２の端子に前記第１の容量と異なる第２の容量を与える第２の強誘電体キャパシタと、前記第１の端子と前記第２の端子とを電気的に接続するか否かを制御する短絡部とを備えたことを特徴とする記憶回路を提供する。この場合、当該記憶回路は、前記フリップフロップと前記第１の強誘電体キャパシタ及び前記第２の強誘電体キャパシタとを電気的に接続するか否かを制御する結合部をさらに備え、前記短絡部は、前記結合部が前記フリップフロップと前記第１の強誘電体キャパシタ及び前記第２の強誘電体キャパシタとを電気的に接続するタイミングに応じて、前記第１の端子と前記第２の端子とを電気的に切り離すことが好ましい。
【０００８】
かかる構成では、第１の端子の電位と第２の端子の電位を略同電位とすることができる。すなわち、かかる構成によれば、第１の端子及び第２の端子の電位を同電位とした状態から、第１の容量及び第２の容量に基づいて、第１の端子及び第２の端子の電位を制御することができる。したがって、かかる構成によれば、きわめて簡易な構成で、当該記憶データを安定して読み出すことができる記憶回路を提供することができる。
【０００９】
また、かかる構成では、短絡部は、第１の容量及び第２の容量が充電される前に、第１の端子と第２の端子とを電気的に切り離すこととなる。したがって、かかる構成によれば、第１の容量と第２の容量との容量差に基づいて、効率よく第１の端子及び第２の端子の電位を制御することができる。したがって、かかる構成によれば、さらに安定して記憶データを読み出すことができる記憶回路を提供することができる。
【００１０】
本発明の第３の形態によれば、入力端及び出力端を有する第１のクロックドインバータと、前記出力端から出力された信号を反転して前記入力端に供給する第２のクロックドインバータと、前記入力端に第１の容量を与える第１の強誘電体キャパシタと、前記出力端に前記第１の容量と異なる第２の容量を与える第２の強誘電体キャパシタと、前記第１のクロックドインバータ及び前記第２のクロックドインバータを動作させるか否かを制御する制御部とを備えたことを特徴とする記憶回路を提供する。この場合、当該記憶回路は、前記第１のクロックドインバータ及び前記第２のクロックドインバータに駆動電圧を供給する電圧源をさらに備え、前記制御部は、前記駆動電圧の電位が前記第１のクロックドインバータ及び前記第２のクロックドインバータの閾値電圧を超えた後に、前記第１のクロックドインバータ及び前記第２のクロックドインバータを動作させることが好ましい。
【００１１】
かかる構成では、第１の容量及び第２の容量に基づいて第１の端子及び第２の端子の電位を上昇及び／又は下降させるタイミングを、制御信号により制御することができる。したがって、かかる構成によれば、例えば、第１のクロックドインバータ及び第２のクロックドインバータに供給される電源電圧が安定した後等の、当該記憶回路の動作が安定した後に、第１の端子及び第２の端子の電位を制御することができるため、きわめて簡易な構成で、当該記憶データを安定して読み出すことができる記憶回路を提供することができる。
【００１２】
当該記憶回路は、前記第１の強誘電体キャパシタ及び前記第２の強誘電体キャパシタの両端を略同電位にするディスチャージ部をさらに備えることが好ましい。かかる構成によれば、第１の強誘電体キャパシタ及び第２の強誘電体キャパシタにかかる電圧を略０Ｖにすることができる。したがって、第１の強誘電体キャパシタ及び第２の強誘電体キャパシタの劣化を抑制することができる。
【００１３】
本発明の第４の形態によれば、第１の端子及び第２の端子を有するフリップフロップと、前記第１の端子に第１の容量を与える第１の強誘電体キャパシタと、前記第２の端子に前記第１の容量と異なる第２の容量を与える第２の強誘電体キャパシタと、前記第１の強誘電体キャパシタの両端を短絡させる第１のスイッチと、前記第２の強誘電体キャパシタの両端を短絡させる第２のスイッチとを備えたことを特徴とする記憶回路を提供する。
【００１４】
前記第１の強誘電体キャパシタ及び前記第２の強誘電体キャパシタは、相補のデータが書き込まれることが好ましい。かかる構成によれば、第１の強誘電体キャパシタ及び第２の強誘電体キャパシタに書き込まれるデータの組み合わせに応じて、第１の容量及び第２の容量を組み合わせることができる。したがって、きわめて容易に第１の端子及び第２の端子に所望の容量差を与えることができる。
【００１５】
本発明の第５の形態によれば、上記記憶回路を備えたことを特徴とする半導体装置を提供する。ここで、半導体装置とは、本発明に係る記憶回路を備えた、半導体により構成された装置一般をいい、その構成に特に限定は無いが、例えば、上記記憶回路を備えた強誘電体メモリ装置、ＤＲＡＭ、フラッシュメモリ等の記憶装置等の記憶装置を必要とするあらゆる装置が含まれる。
【００１６】
本発明の第６の形態によれば、上記半導体装置を備えたことを特徴とする電子機器を提供する。ここで、電子機器とは、本発明に係る半導体装置を備えた一定の機能を奏する機器一般をいい、その構成に特に限定が無いが、例えば、上記半導体装置を備えるコンピュータ装置一般、携帯電話、ＰＨＳ、ＰＤＡ、電子手帳、ＩＣカード等、記憶装置を必要とするあらゆる装置が含まれる。
【００１７】
本発明の第７の形態によれば、第１の端子及び第２の端子を有するフリップフロップを備えた記憶回路を駆動する駆動方法であって、前記第１の端子に第１の容量を与えるステップと、前記第２の端子に前記第１の容量と異なる第２の容量を与えるステップと、前記フリップフロップに対して駆動電圧の供給を開始するステップとを備えたことを特徴とする駆動方法を提供する。
【００１８】
前記記憶回路は、前記第１の容量を有する第１の強誘電体キャパシタ及び前記第２の容量を有する第２の強誘電体キャパシタを備えており、前記第１の容量を与えるステップは、前記第１の端子と前記第１の強誘電体キャパシタとを電気的に接続するステップを含み、前記第２の容量を与えるステップは、前記第２の端子と前記第２の強誘電体キャパシタとを電気的に接続するステップと含むことが好ましい。
【発明を実施するための最良の形態】
【００１９】
以下、図面を参照しつつ、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲に係る発明を限定するものではなく、また、実施形態の中で説明されている特徴の組み合わせのすべてが発明の解決手段に必須であるとは限らない。
【００２０】
図１は、本発明の一実施形態に係る半導体装置の一例である強誘電体メモリ装置５００の構成を示す図である。強誘電体メモリ装置５００は、メモリセルアレイ５１０と、列デコーダ５２０と、行デコーダ５３０と、制御部５６０と、冗長セルアレイ５５０と、冗長回路６００とを備えて構成される。
【００２１】
メモリセルアレイ５１０は、アレイ状に配置された複数の強誘電体キャパシタを有して構成される。各強誘電体キャパシタは、ワード線ＷＬ１〜ＷＬｍ（ｍは２以上の整数）及びビット線ＢＬ１〜ＢＬｎ（ｎは２以上の整数）のうちのいずれかのビット線ＢＬ及びワード線ＷＬにより制御される。具体的には、ビット線ＢＬ及びワード線ＷＬの電位を制御することにより、当該強誘電体キャパシタに書き込まれたデータが読み出され、また、当該強誘電体キャパシタにデータが書き込まれる。
【００２２】
制御部５６０は、強誘電体メモリ装置５００の動作を統括的に制御する。具体的には、制御部５６０は、強誘電体キャパシタからデータを読み出し、及び強誘電体キャパシタへのデータを書き込むべく、行デコーダ５３０及び列デコーダ５２０に、それぞれ行アドレス信号及び列アドレス信号を供給する。また、制御部５６０は、冗長回路６００に、プログラム回路１００を制御する制御信号を供給する。また、制御部５６０は、強誘電体メモリ装置５００を駆動する駆動電圧を生成し、プログラム回路１００を含む各部に供給する。
【００２３】
行デコーダ５３０は、ワード線ＷＬ１〜ＷＬｍの電位を制御する。具体的には、行デコーダ５３０は、制御部５６０から行アドレス信号を受け取り、当該行アドレス信号に基づいて、所定のワード線ＷＬｊ（ｊは１からｍの整数）を選択する。また、列デコーダ５２０は、ビット線ＢＬ１〜ＢＬｎの電位を制御する。具体的には、列デコーダ５２０は、制御部５６０から列アドレス信号を受け取り、当該列アドレス信号に基づいて、所定のビット線ＢＬｋ（ｋは１からｎの整数）を選択する。これにより、行デコーダ５３０により選択されたワード線ＷＬｋ、及び列デコーダ５２０により選択されたビット線ＢＬｋに対応する強誘電体キャパシタが選択される。
【００２４】
冗長回路６００は、複数のプログラム回路１００を有して構成される。冗長回路６００は、プログラム回路１００から出力される出力信号及び列アドレス信号に基づいて、当該出力信号及び列アドレス信号により特定される所定のビット線ＢＬｋへのアクセスを禁止する禁止信号を生成し、列デコーダ５２０に供給する。また、冗長回路６００は、アクセスが禁止されたビット線ＢＬｋが選択された場合、当該ビット線ＢＬｋに代えて冗長セルアレイ５５０に冗長ビット線ＢＬを選択するよう制御する。すなわち、冗長回路６００は、アクセスが禁止されたビット線ＢＬｋを冗長ビット線と置き換える。
【００２５】
図２は、プログラム回路１００の第１実施例を示す図である。プログラム回路１００は、フリップフロップ１１０と、記憶部１２０と、ディスチャージ部１３０と、結合部１４０と、書き込み部１５０と、出力部１６０とを備えて構成される。プログラム回路１００は、不揮発性記憶装置である記憶部１２０に記憶された記憶データを読み出し、読み出された当該記憶データをフリップフロップ１１０に書き込むことにより、当該記憶データを出力信号ＯＵＴとして外部に供給する回路である。
【００２６】
フリップフロップ１１０は、第１のインバータ１１２及び第２のインバータ１１４と、当該フリップフロップ１１０と外部とを電気的に接続する第１の端子１１６及び第２の端子１１８とを有して構成される。第１のインバータ１１２及び第２のインバータ１１４は、それぞれ入力端及び出力端を有しており、第１のインバータ１１２の出力端は第２のインバータ１１４の入力端に電気的に接続されており、第２のインバータ１１４の出力端は第１のインバータ１１２の入力端に電気的に接続されている。また、第１のインバータ１１２の入力端及び第２のインバータ１１４の出力端は、第１の端子１１６に電気的に接続されており、第１のインバータ１１２の出力端及び第２のインバータ１１４の入力端は第２の端子１１８に電気的に接続されている。
【００２７】
記憶部１２０は、第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４を有して構成される。第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４は、それぞれ一端及び他端を有する。第１の強誘電体キャパシタ１２２の一端は、第１の端子１１６に電気的に接続可能に構成されており、また、第２の強誘電体キャパシタ１２４の一端は、第２の端子１１８に電気的に接続可能に構成されている。また、第１の強誘電体キャパシタ１２２の他端及び第２の強誘電体キャパシタ１２４の他端は、プレート線１２６に電気的に接続されている。
【００２８】
また、第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４には相補のデータが記憶されているため、第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４は、常誘電体特性に基づく容量が互いに異なる。したがって、フリップフロップ１１０と記憶部１２０とが電気的に接続されている場合、第１の強誘電体キャパシタ１２２は、第１の端子１１６に所定の容量を与え、また、第２の強誘電体キャパシタ１２４は、第２の端子１１８に当該所定の容量と異なる容量を与える。
【００２９】
ディスチャージ部１３０は、制御信号ＲＥの電位に基づいて、第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４の一端の電位を制御することにより、当該一端の電位と他端の電位を略同電位にする。具体的には、ディスチャージ部１３０は、第１の強誘電体キャパシタ１２２の一端及び第２の強誘電体キャパシタ１２４の一端の電位を、プレート線１２６の電位と略同電位にすることにより、第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４にかかる電圧を略ゼロにする。
【００３０】
本例においてディスチャージ部１３０は、ｎ型ＭＯＳトランジスタ１３２及び１３４と、第３のインバータ１３６とを有して構成される。ｎ型ＭＯＳトランジスタ１３２及び１３４は、一端が接地されており、他端がそれぞれ第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４に電気的に接続されている。すなわち、ｎ型ＭＯＳトランジスタ１３２及び１３４は、ゲートの電位に基づいて、それぞれ第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４の一端の電位を接地電位にするか否かを制御する。また、第３のインバータ１３６は、入力に供給された制御信号ＲＥの論理値を反転してｎ型ＭＯＳトランジスタ１３２及び１３４のゲートに供給する。
【００３１】
結合部１４０は、制御信号ＲＥの電位に基づいて、フリップフロップ１１０と記憶部とを電気的に接続するか否かを制御する。すなわち、結合部１４０は、第１の強誘電体キャパシタ１２２と第１の端子１１６とを、また、第２の強誘電体キャパシタ１２４と第２の端子１１８とを電気的に接続するか否かを制御する。
【００３２】
本例において結合部１４０は、ｎ型ＭＯＳトランジスタ１４２及び１４４を有して構成される。ｎ型ＭＯＳトランジスタ１４２は、ソース又はドレインの一方が第１の強誘電体キャパシタ１２２に電気的に接続されており、他方が第１の端子１１６に電気的に接続されている。そして、ｎ型ＭＯＳトランジスタ１４２は、ゲートの電位に基づいて、第１の強誘電体キャパシタ１２２と第１の端子１１６とを電気的に接続するか否かを制御する。また、ｎ型ＭＯＳトランジスタ１４４は、ソース又はドレインの一方が第２の強誘電体キャパシタ１２４に電気的に接続されており、他方が第２の端子１１８に電気的に接続されている。そして、ｎ型ＭＯＳトランジスタ１４４のゲートに電位に基づいて、第２の強誘電体キャパシタ１２４と第２の端子１１８とを電気的に接続するか否かを制御する。
【００３３】
書き込み部１５０は、制御信号ＩＥ及びＩＮの電位に基づいて、フリップフロップ１１０に記憶データを書き込む。書き込み部１５０は、第４のインバータ１５２と、伝送ゲート１５４とを有して構成されている。第４のインバータ１５２は、入力として制御信号ＩＥを受け取り、当該制御信号ＩＥを反転した信号を、伝送ゲート１５４を構成するｐ型ＭＯＳトランジスタのゲートに供給する。伝送ゲート１５４は、一端に制御信号ＩＮが供給されており、他端が第１の端子１１６に電気的に接続されている。また、伝送ゲート１５４を構成するｎ型ＭＯＳトランジスタのゲートには制御信号ＩＥが供給されている。すなわち、書き込み部１５０は、制御信号ＩＥの電位に基づいて、制御信号ＩＮを第１の端子１１６に供給するか否かを制御することにより、第１の端子１１６の電位を制御する。これにより、フリップフロップ１１０に所定の記憶データを書き込むことができる。
【００３４】
出力部１６０は、制御信号ＯＥの電位に基づいて、フリップフロップ１１０に書き込まれた記憶データを示す出力信号ＯＵＴを出力する。本例において出力部１６０は、第５のインバータ１６２と、伝送ゲート１６４と、ＮＡＮＤ回路１６６とを有して構成される。
【００３５】
第５のインバータ１６２は、入力として制御信号ＯＥを受け取り、当該制御信号ＯＥを反転した信号を、伝送ゲート１６４を構成するｐ型ＭＯＳトランジスタのゲートに供給する。伝送ゲート１６４は、一端が第２の端子１１８に電気的に接続されており、他端がＮＡＮＤ回路１６６の入力端子の１つに電気的に接続されている。また、伝送ゲート１６４を構成するｎ型ＭＯＳトランジスタのゲートには制御信号ＯＥが供給されている。ＮＡＮＤ回路１６６は、制御信号ＯＥと伝送ゲート１６４の他端の電位との否定論理積を出力信号ＯＵＴとして出力する。
【００３６】
図３は、第１実施例のプログラム回路１００の動作を示すタイミングチャートである。本例において各制御信号は、Ｈ論理又はＬ論理を示すディジタル信号である。各制御信号がＨ論理を示すときの当該制御信号の電位は強誘電体メモリ装置５００の駆動電圧ＶＣＣと略同電位である。また、各制御信号がＬ論理を示すときの当該制御信号の電位は接地電位、すなわち、０Ｖである。
【００３７】
図４は、第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４のヒステリシス特性を示す図である。同図において縦軸は第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４の分極量を示し、横軸は第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４にかかる電圧を示す。同図において、第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４の一端の電位が他端の電位より高い場合に、第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４にかかる電圧をプラスで表している。
【００３８】
また、本例では、第１の強誘電体キャパシタ１２２にはデータ“０”が書き込まれており、第２の強誘電体キャパシタ１２４にはデータ“１”が書き込まれている。すなわち、第１の強誘電体キャパシタ１２２は常誘電体特性に基づく容量Ｃ０を有しており、第２の強誘電体キャパシタ１２４は常誘電体特性に基づく容量として容量Ｃ０より大きい容量Ｃ１を有している。また、初期状態において第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４にかかる電圧は０Ｖであるため、これらのヒステリシス特性は、それぞれＣ点及びＡ点にある。以下において、図２から図４を参照して本例のプログラム回路１００の動作について説明する。
【００３９】
まず、初期状態において制御信号ＲＥはＨ論理を示している。したがって、ｎ型ＭＯＳトランジスタ１４２及び１４４は導通しており、第１の端子１１６と第１の強誘電体キャパシタ１２２、また、第２の端子１１８と第２の強誘電体キャパシタ１２４は電気的に接続されている。すなわち、第１の端子１１６には、第１の強誘電体キャパシタ１２２によって容量Ｃ０が付加されており、また、第２の端子１１８には、第２の強誘電体キャパシタ１２４によって容量Ｃ１が付加されている。
【００４０】
フリップフロップ１１０に対して電源電圧の供給が開始されると、第１のインバータ１１２及び第２のインバータ１１４に供給される電源電圧は徐々に上昇する。また、このとき、第１のインバータ１１２及び第２のインバータ１１４の入力の電位は０Ｖであるため、電源電圧の上昇に応じて、第１のインバータ１１２及び第２のインバータ１１４の出力の電位も上昇する。すなわち、第１の端子１１６及び第２の端子１１８の電位が上昇する。ここで、電源電圧とは、フリップフロップ１１０を動作させる電源の電圧であって、例えば駆動電圧ＶＣＣである。
【００４１】
このとき、第１の端子１１６には第１の強誘電体キャパシタ１２２により容量Ｃ０が付加されており、第２の端子１１８には第２の強誘電体キャパシタ１２４により容量Ｃ０より大きい容量Ｃ１が付加されている。すなわち、第１の端子１１６及び第２の端子１１８の電位を上昇させるためには、それぞれ容量Ｃ０及びＣ１を充電する必要がある。本例では、第２の端子１１８に第１の端子より大きい容量が付加されているため、第１の端子１１６の電位は、第２の端子１１８の電位より早く上昇する。したがって、第１の端子１１６の電位は、第１のインバータ１１２及び第２のインバータ１１４の閾値電圧Ｖｔに、第２の端子１１８の電位よりも早く到達する。ここで、インバータの閾値電圧Ｖｔとは、当該インバータの出力の論理値が変化する電圧をいう。
【００４２】
第１の端子１１６の電位が閾値電圧Ｖｔに到達すると、第１のインバータ１１２の出力はＬ論理に変化する。したがって、第１の端子１１６の電位が閾値電圧Ｖｔに到達すると、第２の端子１１８の電位は０Ｖに降下する。また、第２の端子１１８の電位が０Ｖに降下すると、第２のインバータ１１４の出力はＨ論理に変化しようとする。したがって、第１の端子１１６の電位が閾値電圧Ｖｔに到達すると、第１の端子１１６の電位は電源電圧と略同電位となる。これにより、フリップフロップ１１０は、第１の端子１１６の電位をＨ論理、また、第２の端子１１８の論理値をＬ論理とする記憶データを保持する。以上の動作により、記憶部１２０に記憶された記憶データが読み出され、当該記憶データがフリップフロップ１１０に保持される。
【００４３】
次に、制御部５６０（図１参照）は、制御信号ＯＥをＨ論理に変化させることにより、伝送ゲート１６４を導通させる。これにより、ＮＡＮＤ回路１６６は、フリップフロップ１１０が保持する記憶データを示す出力信号ＯＵＴを出力する。すなわち、出力部１６０は、第２の端子１１８の論理値がＬ論理であるため、当該記憶データを示す論理値としてＨ論理を出力する。なお、本例では、制御信号ＯＥをＨ論理に変化させる前の出力信号ＯＵＴの論理値もＨ論理であるため、出力信号ＯＵＴの論理値はＨ論理のまま維持される。以上の動作により、フリップフロップ１１０に保持された記憶データが、出力部１６０から出力信号ＯＵＴとして出力される。
【００４４】
出力部１６０が、当該記憶データを示す出力信号ＯＵＴを出力している間、記憶部１２０は、フリップフロップ１１０から電気的に切り離されるのが好ましい。本例では、制御部５６０が、制御信号ＲＥをＬ論理に変化させ、ｎ型ＭＯＳトランジスタ１４２及び１４４を非導通とすることにより、記憶部１２０とフリップフロップ１１０とを電気的に切り離す。また、制御信号ＲＥがＬ論理に変化すると、ｎ型ＭＯＳトランジスタ１３２及び１３４は導通する。したがって、第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４の一端は接地されるため、その電位は０Ｖとなる。また、制御信号ＰＬもＬ論理であるため、第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４の他端の電位は０Ｖとなる。したがって、第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４にかかる電圧は略０Ｖとなる。
【００４５】
次に、フリップフロップ１１０に保持された記憶データと同一の記憶データを記憶部１２０に記憶させる再書き込み動作を行う。再書き込み動作は、出力部１６０が出力信号ＯＵＴの出力を開始してから、フリップフロップ１１０に対する電源電圧の供給が終了するまでの間に行われるのが望ましい。
【００４６】
まず、制御部５６０が制御信号ＲＥをＨ論理に変化させることにより、記憶部１２０とフリップフロップ１１０とを電気的に接続する。すなわち、第１の強誘電体キャパシタ１２２の一端が第１の端子１１６と、また、第２の強誘電体キャパシタ１２４の一端が第２の端子１１８と電気的に接続される。ここで、フリップフロップ１１０は、第１の端子１１６の論理値をＨ論理に、また、第２の端子１１８の論理値をＬ論理にすることにより記憶データを保持しているため、第１の強誘電体キャパシタ１２２の一端の電位はＶＣＣになり、また、第２の強誘電体キャパシタ１２４の一端の電位は０Ｖとなる。
【００４７】
このとき、制御信号ＰＬの論理値はＬ論理である。すなわち、第１の強誘電体キャパシタ１２２の他端の電位は０Ｖであるため、第１の強誘電体キャパシタ１２２にかかる電圧は＋ＶＣＣとなる。したがって、図４を参照して、第１の強誘電体キャパシタ１２２のヒステリシス特性は点Ｃから点Ｄに移動するため、第１の強誘電体キャパシタ１２２にはデータ“０”が再度書き込まれる。
【００４８】
次に、制御部５６０が制御信号ＰＬをＨ論理に、すなわち、第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４の他端の電位をＶＣＣに変化させる。このとき、第２の強誘電体キャパシタ１２４の一端の電位は０Ｖであるため、第２の強誘電体キャパシタ１２４にかかる電圧は−ＶＣＣとなる。したがって、図４を参照して、第２の強誘電体キャパシタ１２４のヒステリシス特性は点Ａから点Ｂに移動するため、第２の強誘電体キャパシタ１２４にはデータ“１”が再度書き込まれる。一方、第１の強誘電体キャパシタ１２２にかかる電圧は略０Ｖであるため、そのヒステリシス特性は点Ｃに移動する。したがって、第１の強誘電体キャパシタ１２２に再度書き込まれたデータ“０”はそのまま保持される。以上の動作により、フリップフロップ１１０に保持された記憶データと同一の記憶データが記憶部１２０に再度記憶される。
【００４９】
次に、記憶部１２０に所望の記憶データを記憶させる書き込み動作について説明する。以下の例では、記憶部１２０に記憶されていた記憶データと異なる記憶データを記憶部１２０に記憶させる動作、すなわち、第１の強誘電体キャパシタ１２２にデータ“１”を、第２の強誘電体キャパシタ１２４にデータ“０”を書き込む動作について説明する。
【００５０】
まず、記憶部１２０とフリップフロップ１１０とを電気的に接続した状態において、制御部５６０が制御信号ＩＥをＨ論理に変化させることにより、伝送ゲート１５４を導通させる。そして、制御部５６０が制御信号ＩＮの電位を０Ｖとすることにより、第１の端子１１６の電位を０Ｖとする。これにより、第１のインバータ１１２の出力はＨ論理になるため、第２の端子１１８の電位はＶＣＣになるとともに、第２のインバータ１１４の出力はＬ論理となる。
【００５１】
このとき、制御信号ＰＬの論理値はＬ論理、すなわち、第２の強誘電体キャパシタ１２４の他端の電位は０Ｖであるため、第２の強誘電体キャパシタ１２４にかかる電圧はＶＣＣとなる。したがって、図４を参照して、第２の強誘電体キャパシタ１２４のヒステリシス特性は点Ｄに移動するため、第２の強誘電体キャパシタ１２４にはデータ“０”が新たに書き込まれる。
【００５２】
次に、制御部５６０が制御信号ＰＬをＨ論理に、すなわち、第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４の他端の電位をＶＣＣに変化させる。このとき、第１の強誘電体キャパシタ１２２の一端の電位は０Ｖであるため、第１の強誘電体キャパシタ１２２にかかる電圧は−ＶＣＣとなる。したがって、図４を参照して、第１の強誘電体キャパシタ１２２のヒステリシス特性は点Ｂに移動するため、第１の強誘電体キャパシタ１２２にはデータ“１”が新たに書き込まれる。一方、第２の強誘電体キャパシタ１２４にかかる電圧は略０Ｖであるため、そのヒステリシス特性は点Ｃに移動する。したがって、第２の強誘電体キャパシタ１２４に書き込まれたデータ“０”はそのまま保持される。以上の動作により、フリップフロップ１１０に保持された記憶データと異なる記憶データが記憶部１２０に新たに記憶される。
【００５３】
図５は、プログラム回路１００の第２実施例を示す図である。以下において、第１実施例と異なる点を中心に第２実施例のプログラム回路１００について説明する。なお、第１実施例と同一の符号を付した構成については、第１実施例と同様の機能を有する。
【００５４】
第２実施例のプログラム回路１００は、第１実施例の構成に加えて、短絡部１７０をさらに備えて構成される。短絡部１７０は、第１の端子１１６と第２の端子１１８とを短絡させる。すなわち、短絡部１７０は、第１の端子１１６の電位と第２の端子１１８の電位とを略同電位にする。
【００５５】
本例において短絡部１７０は、ｎ型ＭＯＳトランジスタを有して構成される。具体的には、当該ｎ型ＭＯＳトランジスタのソース又はドレインの一方が第１の端子１１６に電気的に接続されており、他方が第２の端子１１８に電気的に接続されている。そして、当該ｎ型ＭＯＳトランジスタは、ゲートに供給される制御信号ＥＱの電位に基づいて、第１の端子１１６と第２の端子１１８とを短絡させるか否かを制御する。
【００５６】
図６は、第２実施例のプログラム回路１００の動作を示すタイミングチャートである。図５及び図６を参照して本例のプログラム回路１００の動作について説明する。なお、本例のプログラム回路１００は、第１実施例と読み出し動作が主に異なるため、読み出し動作を中心に本例のプログラム回路１００の動作について説明する。
【００５７】
まず、初期状態において制御信号ＲＥはＬ論理を示している。したがって、フリップフロップ１１０は記憶部１２０から電気的に切り離されている。また、制御部５６０は、フリップフロップ１１０に対して電源電圧が供給される前又は後に、制御信号ＥＱをＨ論理に変化させることにより、第１の端子１１６と第２の端子１１８とを短絡させる。第１の端子１１６と第２の端子１１８とが短絡した状態において、フリップフロップ１１０に対して電源電圧が供給されると、第１のインバータ１１２及び第２のインバータ１１４の双方とも出力の電位が０ＶとＶＣＣとの間の電位となる。本例において第１のインバータ１１２及び第２のインバータ１１４は略同一の構成を有しているため、第１のインバータ１１２及び第２のインバータ１１４の出力の電位はＶＣＣの約半分の電位となる。
【００５８】
次に、制御部５６０は、制御信号ＲＥをＨ論理に変化させる。これにより、第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４の一端は、それぞれ第１の端子１１６及び第２の端子１１８に電気的に接続されるため、第１の端子１１６には第１の強誘電体キャパシタ１２２により容量Ｃ０が付加され、第２の端子１１８には第２の強誘電体キャパシタ１２４により容量Ｃ０より大きい容量Ｃ１が付加される。
【００５９】
また、制御部５６０は、制御信号ＥＱをＬ論理に変化させる。制御部５６０は、フリップフロップ１１０の動作が安定した後に、制御信号ＥＱをＬ論理に変化させるのが望ましい。また、制御部５６０は、フリップフロップ１１０と記憶部１２０とが電気的に接続されるタイミングに応じて、制御信号ＥＱの論理値を変化させるのが好ましい。また、さらに好ましくは、制御部５６０は、当該タイミングと略同時に制御信号ＥＱをＨ論理に変化させる。制御信号ＥＱがＬ論理に変化すると、短絡部１７０を構成するｎ型ＭＯＳトランジスタが非導通となるため、第１の端子１１６と第２の端子１１８とは電気的に切り離される。
【００６０】
これにより、制御信号ＲＥがＨ論理に変化すると、第２の端子１１８の電位は第１の端子１１６の電位よりも大きく下降するため、第２のインバータ１１４の出力がＨ論理になるとともに、第１のインバータ１１２の出力がＬ論理となる。これにより、フリップフロップ１１０は、第１の端子１１６の電位をＨ論理、また、第２の端子１１８の論理値をＬ論理とする記憶データを保持する。以上の動作により、記憶部１２０に記憶された記憶データが読み出され、当該記憶データがフリップフロップ１１０に保持される。
【００６１】
図７は、プログラム回路１００の第３実施例の構成を示す図である。以下において、第１実施例及び第２実施例と異なる点を中心に第３実施例のプログラム回路１００について説明する。なお、第１実施例及び／又は第２実施例と同一の符号を付した構成については、当該実施例と同様の機能を有する。なお、制御部５６０は、本例のプログラム回路１００を、第２実施例と同様に制御する。
【００６２】
第３実施例のプログラム回路１００は、ディスチャージ部１３０の構成が第２実施例と異なる。本例においてディスチャージ部１３０は、第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４の一端及び他端を略同電位にする。また、ディスチャージ部１３０は、記憶部１２０がフリップフロップ１１０から電気的に切り離されている場合において、第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４の一端及び他端を略同電位にするのが望ましい。
【００６３】
具体的には、ディスチャージ部１３０を構成する、スイッチの一例であるｎ型ＭＯＳトランジスタ１３２は、ソース及びドレインの一方が第１の強誘電体キャパシタ１２２の一端に電気的に接続されており、他方が他端に電気的に接続されている。また、スイッチの一例であるｎ型ＭＯＳトランジスタ１３４は、ソース及びドレインの一方が第２の強誘電体キャパシタ１２４の一端に電気的に接続されており、他方が他端に電気的に接続されている。すなわち、ｎ型ＭＯＳトランジスタ１３２及び１３４は、制御信号ＲＥの電位に基づいて、それぞれ、第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４の一端及び他端を短絡させるよう構成されている。
【００６４】
図８は、プログラム回路１００の第４実施例の構成を示す図である。以下において、第１実施例乃至第３実施例と異なる点を中心に第４実施例のプログラム回路１００について説明する。なお、第１実施例、第２実施例、及び／又は第３実施例と同一の符号を付した構成については、当該実施例と同様の機能を有する。
【００６５】
第４実施例のプログラム回路１００は、フリップフロップ１１０の構成が他の実施例と異なる。本例において、フリップフロップ１１０を構成する第１のインバータ１１２及び第２のインバータ１１４は、クロックドインバータである。また、制御部５６０は、フリップフロップ１１０に、第１のインバータ１１２及び第２のインバータ１１４の動作を制御する信号である制御信号ＦＦＥを供給する。また、プログラム回路１００は、制御信号ＦＦＥを入力として受け取り、当該制御信号を反転した反転信号を第１のインバータ１１２及び第２のインバータ１１４に供給する第６のインバータ１１１をさらに備えて構成される。
【００６６】
本例において第１のインバータ１１２及び第２のインバータ１１４は、制御信号ＦＦＥの論理値がＨ論理である場合、入力として受け取った信号を反転して出力し、制御信号ＦＦＥの論理値がＬ論理である場合、出力がハイインピーダンスとなるように構成されている。すなわち、本例において第１のインバータ１１２及び第２のインバータ１１４は、制御信号ＦＦＥの論理値がＨ論理である場合に動作するよう構成されている。
【００６７】
図９は、第４実施例のプログラム回路１００の動作を示すタイミングチャートである。図８及び図９を参照して本例のプログラム回路１００の動作について説明する。なお、本例のプログラム回路１００は、第１実施例乃至第３実施例と読み出し動作が主に異なるため、読み出し動作を中心に本例のプログラム回路１００の動作について説明する。
【００６８】
まず、制御部５６０は、Ｌ論理を示す制御信号ＲＥをＨ論理に変化させる。これにより、第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４の一端は、それぞれ第１の端子１１６及び第２の端子１１８に電気的に接続されるため、第１の端子１１６には第１の強誘電体キャパシタ１２２により容量Ｃ０が付加され、第２の端子１１８には第２の強誘電体キャパシタ１２４により容量Ｃ０より大きい容量Ｃ１が付加される。
【００６９】
また、制御部５６０は、制御信号ＦＦＥをＬ論理からＨ論理に変化させる。制御部５６０は、制御信号ＲＥがＨ論理に変化した後に、制御信号ＦＦＥをＬ論理からＨ論理に変化させるのが好ましい。この場合、制御部５６０は、制御信号ＲＥの論理値を変化させるタイミングに同期して、制御信号ＦＦＥをＬ論理からＨ論理に変化させてもよい。
【００７０】
また、制御部５６０は、フリップフロップ１１０に供給される電源電圧がＶＣＣに上昇した後に、制御信号ＦＦＥをＨ論理に変化させるのが好ましい。制御信号ＦＦＥがＨ論理に変化すると、制御信号ＦＦＥがＨ論理に変化する前の第１の端子１１６及び第２の端子１１８の電位は０Ｖであるため、第１のインバータ１１２及び第２のインバータ１１４は双方ともＨ論理を出力する。
【００７１】
ここで、第２の端子１１８には第１の端子１１６よりも大きい容量Ｃ１が付加されているため、第１の端子１１６、すなわち、第１のインバータ１１２の入力の電位は、第２の端子１１８、すなわち、第２のインバータ１１４の入力の電位より速く上昇する。すなわち、第１のインバータ１１２の入力の電位は、第２のインバータ１１４の入力よりも早く閾値電圧Ｖｔに到達する。したがって、制御信号ＦＦＥがＨ論理に変化すると、第２のインバータ１１４の出力がＨ論理になるとともに、第１のインバータ１１２の出力がＬ論理となる。これにより、フリップフロップ１１０は、第１の端子１１６の電位をＨ論理、また、第２の端子１１８の論理値をＬ論理とする記憶データを保持する。以上の動作により、記憶部１２０に記憶された記憶データが読み出され、当該記憶データがフリップフロップ１１０に保持される。
【００７２】
図１０は、本発明の一実施形態に係る電子機器の一例であるパーソナルコンピュータ１０００の構成を示す斜視図である。図１０において、パーソナルコンピュータ１０００は、表示パネル１００２と、キーボード１００４を有する本体部１００６とを備えて構成されている。当該パーソナルコンピュータ１０００の本体部１００６の記憶媒体、特に不揮発性メモリとして、本発明の記憶回路を備えた半導体装置が利用されている。
【００７３】
上記発明の実施の形態を通じて説明された実施例や応用例は、用途に応じて適宜に組み合わせて、又は変更若しくは改良を加えて用いることができ、本発明は上述した実施形態の記載に限定されるものではない。そのような組み合わせ又は変更若しくは改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【図面の簡単な説明】
【００７４】
【図１】本発明の一実施形態に係る半導体装置の一例である強誘電体メモリ装置５００の構成を示す図である。
【図２】プログラム回路１００の第１実施例を示す図である。
【図３】第１実施例のプログラム回路１００の動作を示すタイミングチャートである。
【図４】第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４のヒステリシス特性を示す図である。
【図５】プログラム回路１００の第２実施例を示す図である。
【図６】第２実施例のプログラム回路１００の動作を示すタイミングチャートである。
【図７】プログラム回路１００の第３実施例の構成を示す図である。
【図８】プログラム回路１００の第４実施例の構成を示す図である。
【図９】第４実施例のプログラム回路１００の動作を示すタイミングチャートである。
【図１０】本発明の一実施形態に係る電子機器の一例であるパーソナルコンピュータ１０００の構成を示す斜視図である。
【符号の説明】
【００７５】
１００・・・プログラム回路、１１０・・・フリップフロップ、１１２・・・第１のインバータ、１１４・・・第２のインバータ、１１６・・・第１の端子、１１８・・・第２の端子、１２０・・・記憶部、１２２・・・第１の強誘電体キャパシタ、１２４・・・第２の強誘電体キャパシタ、１２６・・・プレート線、１３０・・・ディスチャージ部、１４０・・・結合部、１５０・・・書き込み部、１６０・・・出力部、１７０・・・短絡部、５００・・・強誘電体メモリ装置、５１０・・・メモリセルアレイ、５２０・・・列デコーダ、５３０・・・行デコーダ、５５０・・・冗長セルアレイ、５６０・・・制御部
【図１】
2005203082.tif 000003
【図２】
2005203082.tif 000004
【図３】
2005203082.tif 000005
【図４】
2005203082.tif 000006
【図５】
2005203082.tif 000007
【図６】
2005203082.tif 000008
【図７】
2005203082.tif 000009
【図８】
2005203082.tif 000010
【図９】
2005203082.tif 000011
【図１０】
2005203082.tif 000012
【手続補正書】
【提出日】平成17年5月30日(2005.5.30)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の端子及び第２の端子を有するフリップフロップと、
前記第１の端子に第１の容量を与える第１の強誘電体キャパシタと、
前記第２の端子に前記第１の容量と異なる第２の容量を与える第２の強誘電体キャパシタと、
前記フリップフロップに対して、当該フリップフロップを駆動する駆動電圧の供給を開始する電圧源と、を備え、
前記電圧源が前記フリップフロップに駆動電圧の供給を開始したときに、前記第１の容量と前記第２の容量の充電速度の差に基づいて、前記第１の強誘電体キャパシタ及び前記第２の強誘電体キャパシタに記憶されたデータが読み出されることを特徴とする記憶回路。
【請求項２】
前記第１の端子と前記第２の端子とを電気的に接続するか否かを制御する短絡部をさらに備えたことを特徴とする請求項１に記載の記憶回路。
【請求項３】
前記フリップフロップと前記第１の強誘電体キャパシタ及び前記第２の強誘電体キャパシタとを電気的に接続するか否かを制御する結合部をさらに備え、
前記短絡部は、前記結合部が前記フリップフロップと前記第１の強誘電体キャパシタ及び前記第２の強誘電体キャパシタとを電気的に接続するタイミングに応じて、前記第１の端子と前記第２の端子とを電気的に切り離すことを特徴とする請求項２に記載の記憶回路。
【請求項４】
入力端及び出力端を有する第１のクロックドインバータと、
前記出力端から出力された信号を反転して前記入力端に供給する第２のクロックドインバータと、
前記入力端に第１の容量を与える第１の強誘電体キャパシタと、
前記出力端に前記第１の容量と異なる第２の容量を与える第２の強誘電体キャパシタと、
前記第１のクロックドインバータ及び前記第２のクロックドインバータを動作させるか否かを制御する制御部と、
を備え、
前記制御部が前記第１のクロックドインバータ及び前記第２のクロックドインバータの動作を開始させたときに、前記第１の容量と前記第２の容量の充電速度の差に基づいて、前記第１の強誘電体キャパシタ及び前記第２の強誘電体キャパシタに記憶されたデータが読み出されることを特徴とする記憶回路。
【請求項５】
前記第１のクロックドインバータ及び前記第２のクロックドインバータに駆動電圧を供給する電圧源をさらに備え、
前記制御部は、前記駆動電圧の電位が前記第１のクロックドインバータ及び前記第２のクロックドインバータの閾値電圧を超えた後に、前記第１のクロックドインバータ及び前記第２のクロックドインバータを動作させることを特徴とする請求項４に記載の記憶回路。
【請求項６】
前記第１の強誘電体キャパシタ及び前記第２の強誘電体キャパシタの両端を略同電位にするディスチャージ部をさらに備えたことを特徴とする請求項１から５のいずれか１項に記載の記憶回路。
【請求項７】
前記第１の強誘電体キャパシタの両端を短絡させる第１のスイッチと、
前記第２の強誘電体キャパシタの両端を短絡させる第２のスイッチと、
をさらに備えたことを特徴とする請求項１から６のいずれか１項に記憶回路。
【請求項８】
前記第１の強誘電体キャパシタ及び前記第２の強誘電体キャパシタは、相補のデータが書き込まれたことを特徴とする請求項１から７のいずれか１項に記載の記憶回路。
【請求項９】
請求項１から８のいずれか１項に記載の記憶回路を備えたことを特徴とする半導体装置。
【請求項１０】
請求項９に記載の半導体装置を備えたことを特徴とする電子機器。
【請求項１１】
第１の強誘電体キャパシタが接続された第１の端子及び第２の強誘電体キャパシタが接続された第２の端子を有するフリップフロップを備えた記憶回路を駆動する駆動方法であって、
前記第１の端子に第１の容量を与えるステップと、
前記第２の端子に前記第１の容量と異なる第２の容量を与えるステップと、
前記フリップフロップに対して駆動電圧の供給を開始するステップと、
前記フリップフロップに駆動電圧の供給が開始されたときに、前記第１の容量と前記第２の容量の充電速度の差に基づいて、前記第１の強誘電体キャパシタ及び前記第２の強誘電体キャパシタに記憶されたデータを読み出すステップと、
を備えたことを特徴とする駆動方法。