(57)【要約】【課題】消費電流が増加することを抑制することが可能な表示装置を提供する。【解決手段】この表示装置は、負側電位ＨＶＳＳ側に接続されたｐチャネルトランジスタＰＴ１と、正側電位ＨＶＤＤ側に接続されたｐチャネルトランジスタＰＴ２と、ｐチャネルトランジスタＰＴ１のゲートと正側電位ＨＶＤＤとの間に接続されたｐチャネルトランジスタＰＴ３と、ｐチャネルトランジスタＰＴ１のゲートに接続され、クロック信号ＨＣＬＫ１に応答してオンするｐチャネルトランジスタＰＴ４と、ｐチャネルトランジスタＰＴ４と負側電位ＨＶＳＳとの間に接続され、クロック信号ＨＣＬＫ１の反転クロック信号であるクロック信号ＨＣＬＫ２に応答してオンするｐチャネルトランジスタＰＴ５とを有する第１回路部４ｂ１を複数接続したシフトレジスタ回路４ａ１を備えている。【選択図】図２
2005017912.tif 000002
【特許請求の範囲】
【請求項１】
第１電位側に接続された第１導電型の第１トランジスタと、第２電位側に接続された第１導電型の第２トランジスタと、前記第１トランジスタのゲートと前記第２電位との間に接続された第１導電型の第３トランジスタと、前記第１トランジスタのゲートに接続され、第１の信号に応答してオンする第１導電型の第４トランジスタと、前記第４トランジスタと前記第１電位との間に接続され、前記第１の信号が前記第４トランジスタをオンする信号のときには第２の信号に応答してオフする第１導電型の第５トランジスタとを有する第１回路部を複数接続したシフトレジスタ回路を備えたことを特徴とする、表示装置。
【請求項２】
前記第１トランジスタのソースと、前記第４トランジスタおよび前記第５トランジスタの接続点との間には、第１容量が接続されていることを特徴とする、請求項１に記載の表示装置。
【請求項３】
前記第１の信号は、第１クロック信号であり、
前記第２の信号は、前記第１クロック信号が入力されるトランジスタをオンする期間以外の期間に、トランジスタをオンする期間を持つ第２クロック信号であることを特徴とする、請求項１または２に記載の表示装置。
【請求項４】
前記第２クロック信号は、前記第１クロック信号の反転クロック信号であることを特徴とする、請求項３に記載の表示装置。
【請求項５】
前記第１トランジスタのゲートとソースとの間には、第２容量が接続されていることを特徴とする、請求項１〜４のうちいずれか１項に記載の表示装置。
【請求項６】
前記第３トランジスタは、前記第２トランジスタがオン状態のときに、前記第１トランジスタをオフ状態にする機能を有することを特徴とする、請求項１〜５のうちいずれか１項に記載の表示装置。
【請求項７】
少なくとも前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタ、前記第４トランジスタおよび前記第５トランジスタは、ｐ型の電界効果型トランジスタであることを特徴とする、請求項１〜６のうちいずれか１項に記載の表示装置。
【請求項８】
前記シフトレジスタ回路は、ドレイン線を駆動するためのシフトレジスタ回路、および、ゲート線を駆動するためのシフトレジスタ回路の少なくとも一方に適用されていることを特徴とする、請求項１〜７のうちいずれか１項に記載の表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、表示装置に関し、特に、シフトレジスタ回路を備えた表示装置に関する。
【０００２】
【従来の技術】
従来、負荷抵抗を有する抵抗負荷型のインバータ回路が知られている（たとえば、非特許文献１参照）。
【０００３】
また、従来、上記非特許文献１に開示された抵抗負荷型のインバータ回路を備えたシフトレジスタ回路が知られている。なお、シフトレジスタ回路は、たとえば、液晶表示装置や有機ＥＬ表示装置のゲート線やドレイン線を駆動する回路に用いられる。図１３は、従来の抵抗負荷型のインバータ回路を備えたシフトレジスタ回路の回路図である。図１３を参照して、従来の１段目のシフトレジスタ回路１０４ａ１は、第１回路部１０４ｂ１と第２回路部１０４ｃ１とによって構成されている。また、シフトレジスタ回路１０４ａ１の次段のシフトレジスタ回路１０４ａ２は、第１回路部１０４ｂ２と第２回路部１０４ｃ２とによって構成されている。
【０００４】
第１回路部１０４ｂ１は、ｎチャネルトランジスタＮＴ１０１およびＮＴ１０２と、容量Ｃ１０１と、抵抗Ｒ１０１とを備えている。以下、本従来技術の説明においてはｎチャネルトランジスタＮＴ１０１、ＮＴ１０２およびＮＴ１０３は、それぞれ、トランジスタＮＴ１０１、ＮＴ１０２およびＮＴ１０３と称する。トランジスタＮＴ１０１のドレインにはスタート信号ＳＴが入力されるとともに、ソースはノードＮＤ１０１に接続されている。このトランジスタＮＴ１０１のゲートにはクロック信号線ＣＬＫ１が接続されている。また、トランジスタＮＴ１０２のソースは負側電位（ＶＳＳ）に接続されているとともに、ドレインはノードＮＤ１０２に接続されている。また、容量Ｃ１０１の一方の電極は負側電位（ＶＳＳ）に接続されているとともに、他方の電極はノードＮＤ１０１に接続されている。また、ノードＮＤ１０２と正側電位（ＶＤＤ）との間には抵抗Ｒ１０１が接続されている。トランジスタＮＴ１０２と抵抗Ｒ１０１とによってインバータ回路が構成されている。
【０００５】
また、１段目のシフトレジスタ回路１０４ａ１の第２回路部１０４ｃ１は、トランジスタＮＴ１０３と、抵抗Ｒ１０２とからなるインバータ回路により構成されている。トランジスタＮＴ１０３のソースは負側電位（ＶＳＳ）に接続されているとともに、ドレインはノードＮＤ１０３に接続されている。また、トランジスタＮＴ１０３のゲートは第１回路部１０４ｂ１のノードＮＤ１０２に接続されている。また、ノードＮＤ１０３と正側電位（ＶＤＤ）との間には抵抗Ｒ１０２が接続されている。また、ノードＮＤ１０３から１段目のシフトレジスタ回路１０４ａ１の出力信号ＳＲ１が出力される。また、ノードＮＤ１０３には２段目のシフトレジスタ回路１０４ａ２の第１回路部１０４ｂ２が接続されている。
【０００６】
また、２段目以降のシフトレジスタ回路も上記した１段目のシフトレジスタ回路１０４ａ１の構成と同様に構成されている。なお、後段のシフトレジスタ回路の第１回路部は、前段のシフトレジスタ回路の出力ノードに接続されるように構成されている。
【０００７】
図１４は、図１３に示した従来のシフトレジスタ回路のタイミングチャートである。次に、図１３および図１４を参照して、従来のシフトレジスタ回路の動作について説明する。
【０００８】
まず、初期状態として、Ｌレベルのスタート信号ＳＴが入力されている。そして、スタート信号ＳＴをＨレベルにした後、クロック信号ＣＬＫ１をＨレベルにする。これにより、１段目のシフトレジスタ回路１０４ａ１の第１回路部１０４ｂ１のトランジスタＮＴ１０１のゲートにＨレベルのクロック信号ＣＬＫ１が供給されるので、トランジスタＮＴ１０１がオン状態となる。このため、トランジスタＮＴ１０２のゲートにＨレベルのスタート信号ＳＴが供給されるので、トランジスタＮＴ１０２がオン状態となる。これにより、ノードＮＤ１０２の電位がＬレベルに降下するので、トランジスタＮＴ１０３がオフ状態となる。これにより、ノードＮＤ１０３の電位が上昇するので、１段目のシフトレジスタ回路１０４ａ１から出力信号ＳＲ１としてＨレベルの信号が出力される。このＨレベルの信号は、２段目のシフトレジスタ回路１０４ａ２の第１回路部１０４ｂ２にも供給される。なお、クロック信号ＣＬＫ１がＨレベルである期間には容量Ｃ１０１にＨレベルの電位が蓄積される。
【０００９】
次に、クロック信号ＣＬＫ１をＬレベルにする。これにより、トランジスタＮＴ１０１はオフ状態となる。この後、スタート信号ＳＴをＬレベルにする。この際、トランジスタＮＴ１０１がオフ状態になったとしても、ノードＮＤ１０１の電位は容量Ｃ１０１に蓄積されたＨレベルの電位によりＨレベルに保持されるので、トランジスタＮＴ１０２はオン状態のまま保持される。これにより、ノードＮＤ１０２の電位はＬレベルに保持されるので、トランジスタＮＴ１０３のゲートの電位はＬレベルに保持される。これにより、トランジスタＮＴ１０３がオフ状態に保持されるので、第２回路部１０４ｃ１からは、出力信号ＳＲ１としてＨレベルの信号が出力され続ける。
【００１０】
次に、２段目のシフトレジスタ回路１０４ａ２の第１回路部１０４ｂ２に入力されるクロック信号ＣＬＫ２をＨレベルにする。これにより、２段目のシフトレジスタ回路１０４ａ２では、１段目のシフトレジスタ回路１０４ａ１からのＨレベルの出力信号ＳＲ１が入力された状態でＨレベルのクロック信号ＣＬＫ２が入力されることによって、上記した１段目のシフトレジスタ回路１０４ａ１と同様の動作が行われる。このため、第２回路部１０４ｃ２からＨレベルの出力信号ＳＲ２が出力される。
【００１１】
この後、クロック信号ＣＬＫ１を、再度、Ｈレベルにする。これにより、第１回路部１０４ｂ１のトランジスタＮＴ１０１はオン状態となる。この際、ノードＮＤ１０１の電位はスタート信号ＳＴがＬレベルとなっていることによりＬレベルに降下する。このため、トランジスタＮＴ１０２はオフ状態となるのでノードＮＤ１０２の電位がＨレベルに上昇する。これにより、トランジスタＮＴ１０３がオン状態となるので、ノードＮＤ１０３の電位がＨレベルからＬレベルに降下する。このため、第２回路部１０４ｃ１からは、Ｌレベルの出力信号ＳＲ１が出力される。上記のような動作によって、各段のシフトレジスタ回路からタイミングのシフトしたＨレベルの出力信号（ＳＲ１、ＳＲ２、ＳＲ３、…）が順次出力される。
【００１２】
【非特許文献１】
岸野正剛著「半導体デバイスの基礎」オーム社出版、１９８５年４月２５日、ｐｐ．１８４−１８７
【発明が解決しようとする課題】
しかしながら、図１３に示した従来のシフトレジスタ回路では、１段目のシフトレジスタ回路１０４ａ１において、出力信号ＳＲ１がＨレベルの期間はトランジスタＮＴ１０２がオン状態に保持されているので、抵抗Ｒ１０１およびトランジスタＮＴ１０２を介して正側電位ＶＤＤと負側電位ＶＳＳとの間に貫通電流が流れるという不都合がある。また、出力信号ＳＲ１がＬレベルの期間は、トランジスタＮＴ１０３がオン状態に保持されているので、抵抗Ｒ１０２およびトランジスタＮＴ１０３を介して正側電位ＶＤＤと負側電位ＶＳＳとの間に貫通電流が流れるという不都合がある。これにより、出力信号ＳＲ１がＨレベルのときもＬレベルのときも、常に、正側電位ＶＤＤと負側電位ＶＳＳとの間に貫通電流が流れるという不都合がある。また、他の段のシフトレジスタ回路においても、１段目のシフトレジスタ回路１０４ａ１と同様の構成を有しているので、１段目のシフトレジスタ回路１０４ａ１と同様に、出力信号がＨレベルのときもＬレベルのときも、常に、正側電位ＶＤＤと負側電位ＶＳＳとの間に貫通電流が流れるという不都合がある。その結果、上記した従来のシフトレジスタ回路を液晶表示装置や有機ＥＬ表示装置のゲート線やドレイン線を駆動する回路に用いた場合には、液晶表示装置や有機ＥＬ表示装置の消費電流が増加するという問題点があった。
【００１３】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、消費電流が増加することを抑制することが可能な表示装置を提供することである。
【００１４】
【課題を解決するための手段および発明の効果】
この発明の一の局面における表示装置は、第１電位側に接続された第１導電型の第１トランジスタと、第２電位側に接続された第１導電型の第２トランジスタと、第１トランジスタのゲートと第２電位との間に接続された第１導電型の第３トランジスタと、第１トランジスタのゲートに接続され、第１の信号に応答してオンする第１導電型の第４トランジスタと、第４トランジスタと第１電位との間に接続され、第１の信号が第４トランジスタをオンする信号のときには第２の信号に応答してオフする第１導電型の第５トランジスタとを有する第１回路部を複数接続したシフトレジスタ回路を備えている。
【００１５】
この一の局面による表示装置では、上記のように、第１トランジスタのゲートに接続され、第１の信号に応答してオンする第４トランジスタと、第４トランジスタと第１電位との間に接続され、第１の信号が第４トランジスタをオンする信号のときには第２の信号に応答してオフする第５トランジスタとを設けることによって、第１の信号および第２の信号を用いて、第４トランジスタがオン状態のときに第５トランジスタをオフ状態にするとともに、第４トランジスタがオフ状態のときに第５トランジスタをオン状態にすることができる。これにより、第４トランジスタおよび第５トランジスタのどちらか一方は、常にオフ状態になるので、第２電位に接続された第３トランジスタがオン状態である場合にも、第３トランジスタ、第４トランジスタおよび第５トランジスタを介して、第１電位と第２電位との間に貫通電流が流れるのを抑制することができる。その結果、消費電流が増加することを抑制することができる。また、第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタおよび第５トランジスタを、第１導電型に形成することによって、２種類の導電型のトランジスタを含むシフトレジスタ回路を形成する場合に比べて、イオン注入工程の回数およびイオン注入マスクの枚数を減少させることができる。これにより、製造プロセスを簡略化することができるとともに、製造コストを削減することができる。
【００１６】
上記一の局面による表示装置において、好ましくは、第１トランジスタのソースと、第４トランジスタおよび第５トランジスタの接続点との間には、第１容量が接続されている。このように構成すれば、第５トランジスタがオン状態のときに、第１電位から供給される電荷を第１容量に蓄積することができるので、その後、第４トランジスタがオン状態になるとともに、第５トランジスタがオフ状態になったときに第１容量に蓄積された電荷により第１トランジスタをオン状態にすることができる。
【００１７】
上記一の局面による表示装置において、好ましくは、第１の信号は、第１クロック信号であり、第２の信号は、第１クロック信号が入力されるトランジスタをオンする期間以外の期間に、トランジスタをオンする期間を持つ第２クロック信号である。このように構成すれば、容易に、第１クロック信号および第２クロック信号を用いて、第４トランジスタがオン状態のときに第５トランジスタをオフ状態にすることができるとともに、第４トランジスタがオフ状態のときに第５トランジスタをオン状態にすることができる。
【００１８】
この場合、好ましくは、第２クロック信号は、第１クロック信号の反転クロック信号である。このように構成すれば、１つのクロック信号から第１および第２クロック信号を生成することができるので、クロック生成回路を簡略化することができる。
【００１９】
上記一の局面による表示装置において、好ましくは、第１トランジスタのゲートとソースとの間には、第２容量が接続されている。このように構成すれば、容易に、第２容量が接続された第１トランジスタのゲート−ソース間電圧を維持するように、第１トランジスタのソース電位の上昇または低下に伴って第１トランジスタのゲート電位を上昇または低下させることができる。これにより、容易に、第１トランジスタを、常時オン状態に維持することができる。その結果、第１回路部の出力電位（第１トランジスタのソース電位）を第１電位になるまで上昇または低下させることができる。
【００２０】
上記一の局面による表示装置において、好ましくは、第３トランジスタは、第２トランジスタがオン状態のときに、第１トランジスタをオフ状態にする機能を有する。このように構成すれば、容易に、第１トランジスタと第２トランジスタとを介して、第１電位と第２電位との間に貫通電流が流れることを防止することができる。
【００２１】
上記一の局面による表示装置において、好ましくは、少なくとも第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタおよび第５トランジスタは、ｐ型の電界効果型トランジスタである。このように構成すれば、ｐ型の電界効果型トランジスタはｎ型の電界効果型トランジスタと異なり、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造にする必要がないので、製造プロセスをより簡略化することができる。
【００２２】
上記一の局面による表示装置において、好ましくは、シフトレジスタ回路は、ドレイン線を駆動するためのシフトレジスタ回路、および、ゲート線を駆動するためのシフトレジスタ回路の少なくとも一方に適用されている。このように構成すれば、ドレイン線を駆動するためのシフトレジスタ回路において、容易に、消費電流が増加することを抑制することができるとともに、ゲート線を駆動するためのシフトレジスタ回路において、容易に、消費電流が増加することを抑制することができる。また、ドレイン線を駆動するためのシフトレジスタ回路とゲート線を駆動するためのシフトレジスタ回路との両方に適用すれば、消費電流が増加することをより抑制することができる。
【００２３】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて説明する。
【００２４】
（第１実施形態）
図１は、本発明の第１実施形態による液晶表示装置を示した平面図である。図２は、図１に示した第１実施形態による液晶表示装置のＨドライバを構成するシフトレジスタ回路の回路図である。
【００２５】
まず、図１を参照して、この第１実施形態では、基板５０上に表示部１が設けられている。なお、図１の表示部１は、１画素分の構成を示している。この表示部１には、画素２がマトリクス状に配置されている。各々の画素２は、ｐチャネルトランジスタ２ａ、画素電極２ｂ、それに対向配置され、各画素２に共通の対向電極２ｃ、これら画素電極２ｂと対向電極２ｃとの間に挟持された液晶２ｄ、および補助容量２ｅによって構成されている。ｐチャネルトランジスタ２ａのゲートはゲート線に接続されている。また、ｐチャネルトランジスタ２ａのドレインはドレイン線に接続されている。また、ｐチャネルトランジスタ２ａのソースには画素電極２ｂおよび補助容量２ｅが接続されている。
【００２６】
また、表示部１の一辺に沿うように、基板５０上に、表示部１のドレイン線を駆動（走査）するための水平スイッチ（ＨＳＷ）３およびＨドライバ４が設けられている。また、表示部１の他の辺に沿うように、基板５０上に表示部１のゲート線を駆動（走査）するためのＶドライバ５が設けられている。なお、図１において、ＨＳＷは２つだけ記載しているが、画素の数に応じた数だけ配置されるものであり、またＨドライバ４およびＶドライバ５についてもそれらを構成するシフトレジスタを２つだけ記載しているが、画素の数に応じた数だけ配置されるものである。また、基板５０の外部には駆動ＩＣ６が設置されている。この駆動ＩＣ６は、信号発生回路６ａおよび電源回路６ｂを備えている。駆動ＩＣ６からＨドライバ４へは、スタート信号ＨＳＴ、クロック信号ＨＣＬＫ、正側電位ＨＶＤＤおよび負側電位ＨＶＳＳが供給される。また、駆動ＩＣ６からＶドライバ５へは、ビデオ信号Ｖｉｄｅｏ、スタート信号ＶＳＴ、クロック信号ＶＣＬＫ、イネーブル信号ＥＮＢ、正側電位ＶＶＤＤおよび負側電位ＶＶＳＳが供給される。
【００２７】
また、図２に示すように、Ｈドライバ４の内部には、複数段のシフトレジスタ回路４ａ１、４ａ２、４ａ３および４ａ４が設けられている。なお、図２では、図面の簡略化のため、４段のシフトレジスタ回路４ａ１、４ａ２、４ａ３および４ａ４のみ図示しているが、実際は画素の数に応じた段数が設けられている。また、１段目のシフトレジスタ回路４ａ１は、同様の構成を有する２つの第１回路部４ｂ１および４ｃ１によって構成されている。第１回路部４ｂ１および４ｃ１は、５つのｐチャネルトランジスタ（ｐチャネルトランジスタＰＴ１、ＰＴ２、ＰＴ３、ＰＴ４およびＰＴ５）と、ｐチャネルトランジスタのソース−ドレイン間を接続することにより形成された容量Ｃ１およびＣ２とを備えている。以下、ｐチャネルトランジスタＰＴ１〜ＰＴ５は、それぞれ、トランジスタＰＴ１〜ＰＴ５と称する。
【００２８】
なお、トランジスタＰＴ１、トランジスタＰＴ２、トランジスタＰＴ３、トランジスタＰＴ４およびトランジスタＰＴ５は、それぞれ、本発明における「第１トランジスタ」、「第２トランジスタ」、「第３トランジスタ」、「第４トランジスタ」および「第５トランジスタ」の一例である。また、容量Ｃ１および容量Ｃ２は、それぞれ、本発明における「第１容量」および「第２容量」の一例である。
【００２９】
ここで、第１実施形態では、第１回路部４ｂ１および４ｃ１に設けられたトランジスタＰＴ１〜ＰＴ５、および、容量Ｃ１およびＣ２を構成するトランジスタは、全てｐ型のＭＯＳトランジスタ（電界効果型トランジスタ）からなるＴＦＴ（薄膜トランジスタ）によって構成されている。
【００３０】
また、１つ目の第１回路部４ｂ１において、トランジスタＰＴ１のドレインは負側電位ＨＶＳＳに接続されている。なお、この負側電位ＨＶＳＳは本発明における「第１電位」の一例である。この負側電位ＨＶＳＳは、駆動ＩＣ６（図１参照）から供給される。トランジスタＰＴ１のソースはトランジスタＰＴ２のドレインと接続されている。トランジスタＰＴ２のソースは正側電位ＨＶＤＤに接続されている。なお、この正側電位ＨＶＤＤは本発明における「第２電位」の一例である。この正側電位ＨＶＤＤは駆動ＩＣ６（図１参照）から供給される。また、トランジスタＰＴ２のゲートにはスタート信号ＨＳＴが供給される。
【００３１】
ここで、第１実施形態では、トランジスタＰＴ１のゲートが接続されたノードＮＤ１と正側電位ＨＶＤＤとの間には、トランジスタＰＴ２がオン状態のときにトランジスタＰＴ１をオフ状態にする機能を有するトランジスタＰＴ３が接続されている。これにより、トランジスタＰＴ２とトランジスタＰＴ１とが同時にオン状態になることが抑制される。また、トランジスタＰＴ３のゲートにはスタート信号ＨＳＴが供給される。
【００３２】
また、第１実施形態では、トランジスタＰＴ１のゲートが接続されたノードＮＤ１と負側電位ＨＶＳＳとの間には、トランジスタＰＴ４が接続されている。このトランジスタＰＴ４のゲートにはクロック信号ＨＣＬＫ１が供給される。また、トランジスタＰＴ４と負側電位ＨＶＳＳとの間には、トランジスタＰＴ５が接続されている。このトランジスタＰＴ５のゲートには、クロック信号ＨＣＬＫ１の反転クロック信号であるクロック信号ＨＣＬＫ２が供給される。なお、クロック信号ＨＣＬＫ１とクロック信号ＨＣＬＫ２とは、駆動ＩＣ６（図１参照）において、１つのクロック信号から生成される。また、クロック信号ＨＣＬＫ１は、本発明における「第１の信号」および「第１クロック信号」の一例である。また、クロック信号ＨＣＬＫ２は、本発明における「第２の信号」および「第２クロック信号」の一例である。
【００３３】
また、第１実施形態では、トランジスタＰＴ１のソース（トランジスタＰＴ２のドレイン）と、トランジスタＰＴ４およびトランジスタＰＴ５の接続点Ｐ１との間には、容量Ｃ１が接続されている。また、トランジスタＰＴ１のゲートとソースとの間には容量Ｃ２が接続されている。
【００３４】
また、１つ目の第１回路部４ｂ１のトランジスタＰＴ２のドレインとトランジスタＰＴ１のソースとの間に設けられたノードＮＤ２には、上記した１つ目の第１回路部４ｂ１と同様の構成を有する２つ目の第１回路部４ｃ１が接続されている。なお、２つ目の第１回路部４ｃ１の１つ目の第１回路部４ｂ１のノードＮＤ１に対応する位置には、２つ目の第１回路部４ｃ１のトランジスタＰＴ１のゲートが接続されるノードＮＤ３が設けられている。
【００３５】
また、２つ目の第１回路部４ｃ１のトランジスタＰＴ１のソースとトランジスタＰＴ２のドレインとの間に設けられたノードＮＤ４（出力ノード）から１段目のシフトレジスタ回路４ａ１の出力信号ＳＲ１が出力される。この出力信号ＳＲ１は水平スイッチ３に供給される。水平スイッチ３は、図２に示すように、複数のトランジスタＰＴ２０、ＰＴ２１、ＰＴ２２およびＰＴ２３を備えている。なお、図２では、図面の簡略化のため、４つのトランジスタＰＴ２０、ＰＴ２１、ＰＴ２２およびＰＴ２３のみを図示しているが、実際は画素の数に応じた数だけ設けられている。トランジスタＰＴ２０〜ＰＴ２３のゲートは、それぞれ、１段目〜４段目のシフトレジスタ回路４ａ１〜４ａ４の出力ＳＲ１、ＳＲ２、ＳＲ３およびＳＲ４に接続されている。また、トランジスタＰＴ２０〜ＰＴ２３のドレインは、それぞれ、各段のドレイン線に接続されている。また、トランジスタＰＴ２０〜ＰＴ２３のソースは１本のビデオ信号線Ｖｉｄｅｏに接続されている。
【００３６】
シフトレジスタ回路４ａ１〜４ａ４の出力ＳＲ１〜ＳＲ４は、ビデオ信号線の数（たとえば、Ｒ、Ｇ、Ｂの３種類のビデオ信号が入力される場合は３本になる）に応じて設けられた水平スイッチ３のソースに入力される。
【００３７】
また、１段目のシフトレジスタ回路４ａ１のノードＮＤ４（出力ノード）には、２つの第１回路部４ｂ２および４ｃ２によって構成された２段目のシフトレジスタ回路４ａ２が接続されている。また、２段目のシフトレジスタ回路４ａ２の出力ノードには、２つの第１回路部４ｂ３および４ｃ３によって構成された３段目のシフトレジスタ回路４ａ３が接続されるとともに、３段目のシフトレジスタ回路４ａ３の出力ノードには２つの第１回路部４ｂ４および４ｃ４によって構成された４段目のシフトレジスタ回路４ａ４が接続されている。２段目のシフトレジスタ回路４ａ２の第１回路部４ｂ２および４ｃ２、３段目のシフトレジスタ回路４ａ３の第１回路部４ｂ３および４ｃ３、および、４段目のシフトレジスタ回路４ａ４の第１回路部４ｂ４および４ｃ４は、それぞれ、上記した１段目のシフトレジスタ回路４ａ１の第１回路部４ｂ１および４ｃ１の構成と同様に構成されている。また、２段目のシフトレジスタ回路４ａ２、３段目のシフトレジスタ回路４ａ３および４段目のシフトレジスタ回路４ａ４の出力ノードからは、それぞれ、出力信号ＳＲ２、ＳＲ３およびＳＲ４が出力される。
【００３８】
５段目以降のシフトレジスタ回路（図示せず）は、上記した１段目〜４段目のシフトレジスタ回路４ａ１〜４ａ４の構成と同様に構成されている。なお、後段のシフトレジスタ回路の第１回路部は、前段のシフトレジスタ回路の出力ノードに接続されるように構成されている。
【００３９】
図３は、図１に示した第１実施形態による液晶表示装置のＨドライバのシフトレジスタ回路のタイミングチャートである。なお、図３において、ＳＲ１、ＳＲ２、ＳＲ３およびＳＲ４は、それぞれ、１段目、２段目、３段目および４段目のシフトレジスタ回路４ａ１〜４ａ４からの出力信号を示している。次に、図２および図３を参照して、第１実施形態による液晶表示装置のＨドライバのシフトレジスタ回路の動作について説明する。
【００４０】
まず、初期状態として、Ｈレベルのスタート信号ＨＳＴが１段目のシフトレジスタ回路４ａ１の１つ目の第１回路部４ｂ１に入力されている。これにより、トランジスタＰＴ２はオフ状態になるため、ノードＮＤ２の電位はＬレベルとなる。このため、２つ目の第１回路部４ｃ１のトランジスタＰＴ２およびＰＴ３はオン状態になる。２つ目の第１回路部４ｃ１のトランジスタＰＴ３がオン状態になることによりノードＮＤ３の電位はＨレベルになるので、トランジスタＰＴ１はオフ状態になる。このように、２つ目の第１回路部４ｃ１ではトランジスタＰＴ２がオン状態になるとともに、トランジスタＰＴ１がオフ状態になるので、ノードＮＤ４の電位はＨレベルになる。これにより、初期状態では、１段目のシフトレジスタ回路４ａ１の２つ目の第１回路部４ｃ１からＨレベルの出力信号ＳＲ１が出力されている。
【００４１】
また、この初期状態において、１つ目の第１回路部４ｂ１および２つ目の第１回路部４ｃ１では、トランジスタＰＴ４にＨレベルのクロック信号ＨＣＬＫ１が入力されるとともに、トランジスタＰＴ５にＬレベルのクロック信号ＨＣＬＫ２が入力されている。これにより、第１回路部４ｂ１および４ｃ１ではトランジスタＰＴ４がオフ状態になるとともに、トランジスタＰＴ５がオン状態になる。
【００４２】
この際、第１実施形態では、１つ目の第１回路部４ｂ１および２つ目の第１回路部４ｃ１において、負側電位ＨＶＳＳからトランジスタＰＴ５を介してＬレベルの電荷が供給されるとともに、そのＬレベルの電荷は、トランジスタＰＴ１のソースと、トランジスタＰＴ４およびＰＴ５の接続点Ｐ１との間に接続された容量Ｃ１に蓄積される。
【００４３】
この状態で、Ｌレベルのスタート信号ＨＳＴが入力されると、１つ目の第１回路部４ｂ１のトランジスタＰＴ２およびＰＴ３はオン状態となる。これにより、ノードＮＤ１およびノードＮＤ２の電位は共にＨレベルとなるので、トランジスタＰＴ１はオフ状態に保持される。そして、ノードＮＤ２の電位がＨレベルになることにより、２つ目の第１回路部４ｃ１のトランジスタＰＴ２およびＰＴ３はオフ状態となる。このとき、ノードＮＤ３の電位はＨレベルの状態で保持されるので、２つ目の第１回路部４ｃ１のトランジスタＰＴ１はオフ状態のまま保持される。このため、ノードＮＤ４の電位はＨレベルのまま保持される。これにより、２つ目の第１回路部４ｃ１からＨレベルの出力信号ＳＲ１が出力される。
【００４４】
次に、１つ目の第１回路部４ｂ１のトランジスタＰＴ４に入力されるクロック信号ＨＣＬＫ１がＬレベルになるとともに、トランジスタＰＴ５に入力されるクロック信号ＨＣＬＫ２がＨレベルになる。
【００４５】
この際、第１実施形態では、１つ目の第１回路部４ｂ１において、トランジスタＰＴ４がオン状態になるとともに、トランジスタＰＴ５がオフ状態になる。この場合には、トランジスタＰＴ５がオフ状態になることによって、トランジスタＰＴ３およびＰＴ４がオン状態であったとしても、１つ目の第１回路部４ｂ１のトランジスタＰＴ３、トランジスタＰＴ４およびトランジスタＰＴ５を介して、負側電位ＨＶＳＳと正側電位ＨＶＤＤとの間に貫通電流が流れるのが抑制される。また、１つ目の第１回路部４ｂ１のトランジスタＰＴ３はオン状態であるためノードＮＤ１の電位はＨレベルに保持される。これにより、１つ目の第１回路部４ｂ１のトランジスタＰＴ１はオフ状態に保持される。
【００４６】
一方、２つ目の第１回路部４ｃ１においても、トランジスタＰＴ４に入力されるクロック信号ＨＣＬＫ１がＬレベルになるとともに、トランジスタＰＴ５に入力されるクロック信号ＨＣＬＫ２がＨレベルになる。これにより、２つ目の第１回路部４ｃ１のトランジスタＰＴ４がオン状態になるとともに、トランジスタＰＴ５がオフ状態になる。
【００４７】
この際、第１実施形態では、２つ目の第１回路部４ｃ１において初期状態で容量Ｃ１に蓄積されたＬレベルの電荷が、トランジスタＰＴ４を介して供給される。このとき、２つ目の第１回路部４ｃ１のトランジスタＰＴ３はオフ状態であるのでノードＮＤ３の電位はＬレベルになる。これにより、２つ目の第１回路部４ｃ１のトランジスタＰＴ１がオン状態となる。
【００４８】
このとき、２つ目の第１回路部４ｃ１のトランジスタＰＴ２はオフ状態であるため、オン状態のトランジスタＰＴ１を介してノードＮＤ４の電位は負側電位ＨＶＳＳ側に低下する。この場合、ノードＮＤ３は、２つ目の第１回路部４ｃ１の容量Ｃ２によってトランジスタＰＴ１のゲート−ソース間電圧が維持されるように、ノードＮＤ４の電位の低下に伴って電位が低下する。また、２つ目の第１回路部４ｃ１では、トランジスタＰＴ３とトランジスタＰＴ５とがオフ状態であるので、容量Ｃ２の保持電圧（トランジスタＰＴ１のゲート−ソース間電圧）は維持される。これにより、ノードＮＤ４の電位が低下していくときに、２つ目の第１回路部４ｃ１のトランジスタＰＴ１が常時オン状態に維持されるので、出力電位であるノードＮＤ４の電位はＨＶＳＳまで低下する。その結果、２つ目の第１回路部４ｃ１からＬレベルの出力信号ＳＲ１が出力される。
【００４９】
次に、１つ目の第１回路部４ｂ１に入力されるスタート信号ＨＳＴがＨレベルになると、１つ目の第１回路部４ｂ１のトランジスタＰＴ２およびＰＴ３がオフ状態になる。この場合には、ノードＮＤ１およびノードＮＤ２は、Ｈレベルに保持された状態でフローティング状態となる。このため、他の部分へ影響が与えられることはないので、２つ目の第１回路部４ｃ１からはＬレベルの出力信号ＳＲ１が維持される。
【００５０】
次に、１つ目の第１回路部４ｂ１および２つ目の第１回路部４ｃ１において、トランジスタＰＴ４に入力されるクロック信号ＨＣＬＫ１がＨレベルになるとともに、トランジスタＰＴ５に入力されるクロック信号ＨＣＬＫ２がＬレベルになる。これにより、第１回路部４ｂ１および４ｃ１において、トランジスタＰＴ４がオフ状態になるとともに、トランジスタＰＴ５がオン状態になる。この場合にも、ノードＮＤ１およびノードＮＤ２はＨレベルに保持された状態でフローティング状態となる。また、ノードＮＤ３およびノードＮＤ４の電位はＬレベルに維持される。このため、２つ目の第１回路部４ｃ１からはＬレベルの出力信号ＳＲ１が維持される。
【００５１】
この際、第１実施形態では、１つ目の第１回路部４ｂ１および２つ目の第１回路部４ｃ１において、クロック信号ＨＣＬＫ１がＨレベルであり、かつ、クロック信号ＨＣＬＫ２がＬレベルである期間に、負側電位ＨＶＳＳからトランジスタＰＴ５を介してＬレベルの電荷が供給されるとともに、そのＬレベルの電荷が容量Ｃ１に蓄積される。
【００５２】
次に、１つ目の第１回路部４ｂ１において、トランジスタＰＴ４に入力されるクロック信号ＨＣＬＫ１がＬレベルになるとともに、トランジスタＰＴ５に入力されるクロック信号ＨＣＬＫ２がＨレベルになる。これにより、１つ目の第１回路部４ｂ１のトランジスタＰＴ４がオン状態になるとともに、トランジスタＰＴ５がオフ状態になる。
【００５３】
この際、第１実施形態では、１つ目の第１回路部４ｂ１の容量Ｃ１に蓄積されたＬレベルの電荷がトランジスタＰＴ４を介して供給される。このとき、１つ目の第１回路部４ｃ１のトランジスタＰＴ３はオフ状態であるのでノードＮＤ１の電位はＬレベルとなる。これにより、１つ目の第１回路部４ｂ１のトランジスタＰＴ１がオン状態となる。このため、ノードＮＤ２の電位は、負側電位ＨＶＳＳ側に低下する。この場合、ノードＮＤ１は、容量Ｃ２によって、トランジスタＰＴ１のゲート−ソース間電圧が維持されるように、ノードＮＤ２の電位の低下に伴って電位が低下する。また、トランジスタＰＴ３とトランジスタＰＴ５とがオフ状態であるので、容量Ｃ２の保持電圧（トランジスタＰＴ１のゲート−ソース間電圧）は維持される。これにより、ノードＮＤ２の電位が低下していくときにトランジスタＰＴ１が常時オン状態に維持されるので、ノードＮＤ２の電位はＨＶＳＳまで低下してＬレベルになる。このため、２つ目の第１回路部４ｃ１のトランジスタＰＴ２およびＰＴ３はオン状態になる。
【００５４】
そして、２つ目の第１回路部４ｃ１のトランジスタＰＴ３がオン状態になることによりノードＮＤ３の電位がＨレベルに上昇するので、トランジスタＰＴ１はオフ状態にされる。これにより、２つ目の第１回路部４ｃ１のトランジスタＰＴ１とトランジスタＰＴ２とが同時にオン状態になるのが抑制されるので、２つ目の第１回路部４ｃ１のトランジスタＰＴ１およびＰＴ２を介して負側電位ＨＶＳＳと正側電位ＨＶＤＤとの間に貫通電流が流れることが抑制される。
【００５５】
一方、２つ目の第１回路部４ｃ１においても、トランジスタＰＴ４に入力されるクロック信号ＨＣＬＫ１がＬレベルになるとともに、トランジスタＰＴ５に入力されるクロック信号ＨＣＬＫ２がＨレベルになる。
【００５６】
この際、第１実施形態では、２つ目の第１回路部４ｃ１において、トランジスタＰＴ４がオン状態になるとともに、トランジスタＰＴ５がオフ状態になる。この場合には、トランジスタＰＴ５がオフ状態になることにより、２つ目の第１回路部４ｃ１のトランジスタＰＴ３、ＰＴ４およびＰＴ５を介して負側電位ＨＶＳＳと正側電位ＨＶＤＤとの間に貫通電流が流れることが抑制される。
【００５７】
そして、２つ目の第１回路部４ｃ１のトランジスタＰＴ２がオン状態になるとともに、トランジスタＰＴ１がオフ状態になることにより、ノードＮＤ４の電位はＨＶＳＳからＨＶＤＤに上昇してＨレベルになる。このため、２つ目の第１回路部４ｃ１からＨレベルの出力信号ＳＲ１が出力される。
【００５８】
以上のように、１段目のシフトレジスタ回路４ａ１では、１つ目の第１回路部４ｂ１にＬレベルのスタート信号ＨＳＴが入力されている場合に、Ｌレベルのクロック信号ＨＣＬＫ１が入力されるとともに、Ｈレベルのクロック信号ＨＣＬＫ２が入力されると、２つ目の第１回路部４ｃ１からＬレベルの出力信号ＳＲ１が出力される。そして、その後、入力されるクロック信号ＨＣＬＫ１がＨレベルになるとともに、クロック信号ＨＣＬＫ２がＬレベルになった後、再度、クロック信号ＨＣＬＫ１がＬレベルになるとともに、クロック信号ＨＣＬＫ２がＨレベルになると、２つ目の第１回路部４ｃ１からの出力信号ＳＲ１はＨレベルになる。
【００５９】
なお、２つ目の第１回路部４ｃ１からの出力信号ＳＲ１は、１つ目の第１回路部４ｂ２に入力される。２段目のシフトレジスタ回路４ａ２では、１つ目の第１回路部４ｂ２に１段目のシフトレジスタ回路４ａ１のＬレベルの出力信号ＳＲ１が入力されている場合に、Ｈレベルのクロック信号ＨＣＬＫ１およびＬレベルのクロック信号ＨＣＬＫ２が入力されると、２つ目の第１回路部４ｃ２からＬレベルの出力信号ＳＲ２が出力される。さらに、３段目のシフトレジスタ回路４ａ３では、１つ目の第１回路部４ｂ３に２段目のシフトレジスタ回路４ａ２のＬレベルの出力信号ＳＲ２が入力されている場合に、Ｌレベルのクロック信号ＨＣＬＫ１およびＨレベルのクロック信号ＨＣＬＫ２が入力されると、２つ目の第１回路部４ｃ３からＬレベルの出力信号ＳＲ３が出力される。このように、前段のシフトレジスタ回路からのＬレベルの出力信号が次段のシフトレジスタ回路に入力されるとともに、クロック信号ＨＣＬＫ１およびクロック信号ＨＣＬＫ２が各段のシフトレジスタ回路に入力されることによって、各段のシフトレジスタ回路からタイミングがシフトしたＬレベルの出力信号が順次出力される。
【００６０】
そして、タイミングがシフトしたＬレベルの信号が水平スイッチ３のトランジスタＰＴ２０、ＰＴ２１、ＰＴ２２およびＰＴ２３のゲートに入力されることにより、トランジスタＰＴ２０、ＰＴ２１、ＰＴ２２およびＰＴ２３は、順次、オン状態になる。これにより、各段のドレイン線にビデオ信号線Ｖｉｄｅｏからビデオ信号が供給されるので、各段のドレイン線は、順次、駆動（走査）される。そして、１本のゲート線に繋がる全ての段のドレイン線の走査が終了すると次のゲート線が選択される。そして、再び各段のドレイン線が順次走査された後、次のゲート線が選択される。この動作が最後のゲート線に繋がる各段のドレイン線の走査が終了されるまで繰り返されることによって一画面の走査が終了する。
【００６１】
第１実施形態では、上記のように、トランジスタＰＴ１のゲートに接続され、クロック信号ＨＣＬＫ１に応答してオンするトランジスタＰＴ４と、トランジスタＰＴ４と負側電位ＨＶＳＳとの間に接続され、クロック信号ＨＣＬＫ１の反転クロック信号であるクロック信号ＨＣＬＫ２に応答してオンするトランジスタＰＴ５とを設けることによって、クロック信号ＨＣＬＫ１およびクロック信号ＨＣＬＫ２を用いて、トランジスタＰＴ４がオン状態のときにトランジスタＰＴ５をオフ状態にするとともに、トランジスタＰＴ４がオフ状態のときにトランジスタＰＴ５をオン状態にすることができる。これにより、トランジスタＰＴ４およびトランジスタＰＴ５のどちらか一方は、常にオフ状態になるので、正側電位ＨＶＤＤに接続されたトランジスタＰＴ３がオン状態である場合にも、トランジスタＰＴ３、トランジスタＰＴ４およびトランジスタＰＴ５を介して負側電位ＨＶＳＳと正側電位ＨＶＤＤとの間に貫通電流が流れることを抑制することができる。その結果、液晶表示装置の消費電流が増加することを抑制することができる。
【００６２】
また、第１実施形態では、２つの第１回路部４ｂ１および４ｃ１に設けられたトランジスタＰＴ１〜ＰＴ５、および、容量Ｃ１およびＣ２を構成するトランジスタをｐ型のＭＯＳトランジスタ（電界効果型トランジスタ）からなるＴＦＴ（薄膜トランジスタ）で構成することによって、２種類の導電型のトランジスタを含むシフトレジスタ回路を形成する場合に比べて、イオン注入工程の回数およびイオン注入マスクの枚数を減少させることができる。これにより、製造プロセスを簡略化することができるとともに、製造コストを削減することができる。また、ｐ型の電界効果型トランジスタは、ｎ型の電界効果型トランジスタと異なり、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造にする必要がないので製造プロセスをより簡略化することができる。
【００６３】
また、第１実施形態では、トランジスタＰＴ１のソースと、トランジスタＰＴ４およびトランジスタＰＴ５の接続点Ｐ１との間に容量Ｃ１を接続することによって、トランジスタＰＴ５がオン状態のときに負側電位ＨＶＳＳから供給されるＬレベルの電荷を容量Ｃ１に蓄積することができるので、その後、トランジスタＰＴ４がオン状態になるとともに、トランジスタＰＴ５がオフ状態になったときに容量Ｃ１に蓄積されたＬレベルの電荷によりトランジスタＰＴ１をオン状態にすることができる。
【００６４】
（第２実施形態）
図４は、本発明の第２実施形態による液晶表示装置のＶドライバを構成するシフトレジスタ回路の回路図である。図４を参照して、この第２実施形態では、上記第１実施形態と異なり、ゲート線を駆動（走査）するためのＶドライバに本発明を適用した場合について説明する。
【００６５】
すなわち、この第２実施形態による液晶表示装置のＶドライバ５では、図４に示すように、複数段のシフトレジスタ回路５ａ１および５ａ２が設けられている。なお、図４では、図面の簡略化のため、２段のシフトレジスタ回路５ａ１および５ａ２のみ図示しているが、実際は画素の数に応じた段数が設けられている。また、１段目のシフトレジスタ回路５ａ１は、第１回路部５ｂ１１、５ｂ１２、５ｂ１３および５ｂ１４と第２回路部５ｃ１とによって構成されている。第１回路部５ｂ１１、５ｂ１２、５ｂ１３および５ｂ１４は、全て同様の構成を有している。また、第１回路部５ｂ１１は、５つのｐチャネルトランジスタ（ｐチャネルトランジスタＰＴ１、ＰＴ２、ＰＴ３、ＰＴ４およびＰＴ５）と、ｐチャネルトランジスタのソース−ドレイン間を接続することにより形成された容量Ｃ１およびＣ２とを備えている。また、第２回路部５ｃ１は、９つのｐチャネルトランジスタ（ｐチャネルトランジスタＰＴ１１、ＰＴ１２、ＰＴ１３、ＰＴ１４、ＰＴ１５、ＰＴ１６、ＰＴ１７、ＰＴ１８およびＰＴ１９）と、ｐチャネルトランジスタのソース−ドレイン間を接続することにより形成された容量Ｃ１０、Ｃ１１およびＣ１２とを備えている。なお、ｐチャネルトランジスタＰＴ１８およびＰＴ１９は、各々のソースとドレインとが互いに接続されている。以下、ｐチャネルトランジスタＰＴ１〜ＰＴ５およびＰＴ１１〜ＰＴ１９は、それぞれ、トランジスタＰＴ１〜ＰＴ５およびＰＴ１１〜ＰＴ１９と称する。
【００６６】
ここで、第２実施形態では、第１回路部５ｂ１１および第２回路部５ｃ１に設けられたトランジスタＰＴ１〜ＰＴ５およびＰＴ１１〜ＰＴ１９、容量Ｃ１、Ｃ２、Ｃ１０、Ｃ１１およびＣ１２を構成するトランジスタは、全てｐ型のＭＯＳトランジスタ（電界効果型トランジスタ）からなるＴＦＴ（薄膜トランジスタ）によって構成されている。
【００６７】
また、第１回路部５ｂ１１において、トランジスタＰＴ１のドレインは負側電位ＶＶＳＳに接続されている。トランジスタＰＴ１のソースはトランジスタＰＴ２のドレインと接続されている。トランジスタＰＴ２のソースは正側電位ＶＶＤＤに接続されている。また、トランジスタＰＴ２のゲートにはスタート信号ＶＳＴが供給される。
【００６８】
ここで、第２実施形態では、トランジスタＰＴ１のゲートが接続されたノードＮＤ１と、正側電位ＶＶＤＤとの間にはトランジスタＰＴ２がオン状態のときにトランジスタＰＴ１をオフ状態にする機能を有するトランジスタＰＴ３が接続されている。これにより、トランジスタＰＴ２とトランジスタＰＴ１とが同時にオン状態になることが抑制される。また、トランジスタＰＴ３のゲートにはスタート信号ＶＳＴが供給される。
【００６９】
また、第２実施形態では、トランジスタＰＴ１のゲートが接続されたノードＮＤ１と負側電位ＶＶＳＳとの間にはトランジスタＰＴ４が接続されている。このトランジスタＰＴ４のゲートにはクロック信号ＶＣＬＫ１が供給される。また、トランジスタＰＴ４と負側電位ＶＶＳＳとの間にはトランジスタＰＴ５が接続されている。このトランジスタＰＴ５のゲートには、クロック信号ＶＣＬＫ１の反転クロック信号であるクロック信号ＶＣＬＫ２が供給される。なお、クロック信号ＶＣＬＫ１とクロック信号ＶＣＬＫ２とは１つのクロック信号から生成される。
【００７０】
また、第２実施形態では、トランジスタＰＴ１のソースと、トランジスタＰＴ４およびＰＴ５の接続点Ｐ１との間には容量Ｃ１が接続されている。また、トランジスタＰＴ１のゲートとソースとの間には容量Ｃ２が接続されている。
【００７１】
また、上記した第１回路部５ｂ１１と同様の構成を有する第１回路部５ｂ１２、５ｂ１３および５ｂ１４は直列に接続されている。そして、３つ目の第１回路部５ｂ１３のノードＮＤ２には第２回路部５ｃ１が接続されている。
【００７２】
第２回路部５ｃ１において、トランジスタＰＴ１１のドレインはトランジスタＰＴ１２のソースに接続されている。トランジスタＰＴ１２のドレインは負側電位ＶＶＳＳに接続されている。また、トランジスタＰＴ１２のゲートは、トランジスタＰＴ１３を介してＸＥＮＢ信号線（反転イネーブル信号線）に接続されている。トランジスタＰＴ１３はゲート−ドレイン間がダイオード接続されている。また、トランジスタＰＴ１２のゲートとトランジスタＰＴ１３との間に設けられたノードＮＤ１０にはトランジスタＰＴ１４のドレインが接続されている。トランジスタＰＴ１４のソースは正側電位ＶＶＤＤに接続されている。また、トランジスタＰＴ１４のゲートはＥＮＢ信号線（イネーブル信号線）に接続されている。また、トランジスタＰＴ１２のゲートとソースとの間には容量Ｃ１０が接続されている。
【００７３】
また、トランジスタＰＴ１１のソースはトランジスタＰＴ１８およびＰＴ１９のドレインと接続されている。トランジスタＰＴ１８およびＰＴ１９のソースは正側電位ＶＶＤＤに接続されている。トランジスタＰＴ１８のゲートは３つ目の第１回路部５ｂ１３のノードＮＤ２に接続されている。トランジスタＰＴ１９のゲートはＥＮＢ信号線に接続されている。
【００７４】
また、トランジスタＰＴ１１のゲートが接続されたノードＮＤ１１と正側電位ＶＶＤＤとの間にはトランジスタＰＴ１５が接続されている。このトランジスタＰＴ１５のゲートは３つ目の第１回路部５ｂ１３のノードＮＤ２に接続されている。また、トランジスタＰＴ１１のゲートとソースとの間には容量Ｃ１１が接続されている。また、トランジスタＰＴ１１のゲートが接続されたノードＮＤ１１と負側電位ＶＶＳＳとの間には、トランジスタＰＴ１６が接続されている。このトランジスタＰＴ１６のゲートにはクロック信号ＶＣＬＫ２が供給される。また、トランジスタＰＴ１６と負側電位ＶＶＳＳとの間にはトランジスタＰＴ１７が接続されている。このトランジスタＰＴ１７のゲートにはクロック信号ＶＣＬＫ１が供給される。また、トランジスタＰＴ１１のソースと、トランジスタＰＴ１６およびトランジスタＰＴ１７の接続点Ｐ２との間には容量Ｃ１２が接続されている。
【００７５】
また、トランジスタＰＴ１１のソースとトランジスタＰＴ１８およびＰＴ１９のドレインとの間に設けられたノードＮＤ１２（出力ノード）から、１段目のシフトレジスタ回路５ａ１の出力信号Ｇａｔｅ１が出力される。このノードＮＤ１２にはゲート線が接続されている。
【００７６】
また、３つ目の第１回路部５ｂ１３のノードＮＤ２には４つ目の第１回路部５ｂ１４も接続されている。また、４つ目の第１回路部５ｂ１４のノードＮＤ２には、２段目のシフトレジスタ回路５ａ２の第１回路部５ｂ２１が接続されている。２段目のシフトレジスタ回路５ａ２は、第１回路部５ｂ２１、５ｂ２２、５ｂ２３および５ｂ２４と第２回路部５ｃ２とによって構成されている。この２段目のシフトレジスタ回路５ａ２の第１回路部５ｂ２１、５ｂ２２、５ｂ２３および５ｂ２４、および、第２回路部５ｃ２は、それぞれ、上記した１段目のシフトレジスタ回路５ａ１の第１回路部５ｂ１１、５ｂ１２、５ｂ１３および５ｂ１４、および、第２回路部５ｃ１の構成と同様に構成されている。
【００７７】
また、２段目のシフトレジスタ回路５ａ２の出力ノードからは出力信号Ｇａｔｅ２が出力される。この２段目のシフトレジスタ回路５ａ２の出力ノードにはゲート線が接続されている。また、４つ目の第１回路部５ｂ２４には３段目のシフトレジスタ回路（図示せず）の第１回路部が接続されている。なお、３段目以降のシフトレジスタ回路は上記した１段目のシフトレジスタ回路５ａ１の構成と同様に構成されている。
【００７８】
図５は、図４に示した第２実施形態による液晶表示装置のＶドライバのシフトレジスタ回路のタイミングチャートである。なお、図５において、Ｇａｔｅ１、Ｇａｔｅ２、Ｇａｔｅ３およびＧａｔｅ４は、それぞれ、１段目、２段目、３段目および４段目のシフトレジスタ回路からゲート線に出力される出力信号を示している。次に、図４および図５を参照して、第２実施形態による液晶表示装置のＶドライバのシフトレジスタ回路の動作について説明する。
【００７９】
図４に示した第２実施形態によるＶドライバ５の１段目のシフトレジスタ回路５ａ１の第１回路部５ｂ１１および５ｂ１２の構成は、図２に示した第１実施形態によるシフトレジスタ回路４ａ１の第１回路部４ｂ１および４ｃ１の構成と同様である。したがって、第２実施形態によるシフトレジスタ回路５ａ１の第１回路部５ｂ１１および５ｂ１２のスタート信号ＶＳＴ、クロック信号ＶＣＬＫ１およびクロック信号ＶＣＬＫ２に応答して行われる動作は、図２に示した第１実施形態によるシフトレジスタ回路４ａ１の第１回路部４ｂ１および４ｃ１のスタート信号ＨＳＴ、クロック信号ＨＣＬＫ１およびクロック信号ＨＣＬＫ２に応答して行われる動作と同様である。
【００８０】
すなわち、まず、初期状態として、Ｈレベルのスタート信号ＶＳＴが１段目のシフトレジスタ回路５ａ１の第１回路部５ｂ１１に入力される。これにより、上記した第１実施形態のＨドライバと同様の動作により、２つ目の第１回路部５ｂ１２からはＨレベルの信号が出力される。このＨレベルの信号は、３つ目の第１回路部５ｂ１３のトランジスタＰＴ２およびトランジスタＰＴ３のゲートに入力される。これにより、トランジスタＰＴ２およびＰＴ３はオフ状態になるので、３つ目の第１回路部５ｂ１３からＬレベルの信号が出力される。
【００８１】
この３つ目の第１回路部５ｂ１３からのＬレベルの出力信号は、第２回路部５ｃ１のトランジスタＰＴ１５のゲートおよびトランジスタＰＴ１８のゲートに入力される。これにより、トランジスタＰＴ１５およびトランジスタＰＴ１８はオン状態になる。これにより、ノードＮＤ１２の電位は、Ｈレベルになるので、初期状態では、１段目のシフトレジスタ回路５ａ１からゲート線へＨレベルの出力信号Ｇａｔｅ１が出力されている。
【００８２】
この状態で、Ｌレベルのスタート信号ＶＳＴが入力されると、上記した第１実施形態のＨドライバと同様の動作により、２つ目の第１回路部５ｂ１２からはＨレベルの信号が出力されるので、初期状態と同様、１段目のシフトレジスタ回路５ａ１からゲート線へＨレベルの出力信号Ｇａｔｅ１が続けて出力される。
【００８３】
次に、Ｌレベルのクロック信号ＶＣＬＫ１が入力されるとともに、Ｈレベルのクロック信号ＶＣＬＫ２が入力されると、上記した第１実施形態のＨドライバと同様の動作により、２つ目の第１回路部５ｂ１２からはＬレベルの信号が出力される。このＬレベルの信号が３つ目の第１回路部５ｂ１３のトランジスタＰＴ２およびＰＴ３のゲートに入力されるので、３つ目の第１回路部５ｂ１３のトランジスタＰＴ２およびＰＴ３はオン状態になる。このとき、３つ目の第１回路部５ｂ１３のトランジスタＰＴ１はオフ状態であるので、３つ目の第１回路部５ｂ１３からＨレベルの信号が出力される。このＨレベルの信号は、第２回路部５ｃ１のトランジスタＰＴ１５のゲートおよびトランジスタＰＴ１８のゲートに入力される。このとき、ＥＮＢ信号はＨレベルに保持されているので、トランジスタＰＴ１８およびＰＴ１９はオフ状態になる。また、ノードＮＤ１１はＨレベルに保持された状態でフローティング状態になるので、トランジスタＰＴ１１もオフ状態のまま維持される。これにより、１段目のシフトレジスタ回路５ａ１からゲート線へＨレベルの出力信号Ｇａｔｅ１が続けて出力される。
【００８４】
次に、ＥＮＢ信号がＬレベルになるとともに、ＸＥＮＢ信号がＨレベルになる。これにより、ＬレベルのＥＮＢ信号が入力されるトランジスタＰＴ１９はオン状態になる。また、ＬレベルのＥＮＢ信号はトランジスタＰＴ１４のゲートにも入力されるので、トランジスタＰＴ１４はオン状態になる。これにより、ノードＮＤ１０の電位がＨレベルになるので、ノードＮＤ１０にゲートが接続されたトランジスタＰＴ１２はオフ状態になる。これにより、ノードＮＤ１２の電位はＨレベルになるので、１段目のシフトレジスタ回路５ａ１からゲート線へＨレベルの出力信号Ｇａｔｅ１が続けて出力される。
【００８５】
次に、ＥＮＢ信号がＬレベルの状態で、３つ目の第１回路部５ｂ１３において、Ｈレベルのクロック信号ＶＣＬＫ１がトランジスタＰＴ５に入力されるとともに、Ｌレベルのクロック信号ＶＣＬＫ２がトランジスタＰＴ４に入力される。これにより、３つ目の第１回路部５ｂ１３のトランジスタＰＴ５がオフ状態になるとともに、トランジスタＰＴ４がオン状態になる。このため、３つ目の第１回路部５ｂ１３の容量Ｃ１に蓄積されたＬレベルの電荷がトランジスタＰＴ４を介して供給される。このとき、３つ目の第１回路部５ｂ１３のトランジスタＰＴ２およびＰＴ３はオン状態であるので、３つ目の第１回路部５ｂ１３のノードＮＤ１の電位はＨレベルに保持される。これにより、３つ目の第１回路部５ｂ１３のトランジスタＰＴ１はオフ状態になるので、３つ目の第１回路部５ｂ１３からはＨレベルの信号が出力される。このＨレベルの信号は、第２回路部５ｃ１のトランジスタＰＴ１５のゲートおよびトランジスタＰＴ１８のゲートに入力される。これにより、トランジスタＰＴ１５はオフ状態に保持される。これに対して、トランジスタＰＴ１９のゲートにはＬレベルのＥＮＢ信号が入力されているので、トランジスタＰＴ１９はオン状態に保持される。
【００８６】
一方、第２回路部５ｃ１でも、Ｈレベルのクロック信号ＶＣＬＫ１がトランジスタＰＴ１７に入力されるとともに、Ｌレベルのクロック信号ＶＣＬＫ２がトランジスタＰＴ１６に入力される。これにより、トランジスタＰＴ１７がオフ状態になるとともに、トランジスタＰＴ１６がオン状態になる。このため、第２回路部５ｃ１の容量Ｃ１２に蓄積されたＬレベルの電荷がトランジスタＰＴ１６を介して供給される。これにより、ノードＮＤ１１の電位はＬレベルになるので、トランジスタＰＴ１１はオン状態になる。ただし、この場合、ＥＮＢ信号はＬレベルであるのでトランジスタＰＴ１４はオン状態に保持される。このため、トランジスタＰＴ１２はオフ状態に保持されるので、結局、ノードＮＤ１２はＨレベルに保持される。これにより、この状態では、１段目のシフトレジスタ回路５ａ１からゲート線への出力信号Ｇａｔｅ１はＨレベルに保持される。
【００８７】
この後、ＥＮＢ信号がＨレベルになるとともに、ＸＥＮＢ信号がＬレベルになることによって、トランジスタＰＴ１９およびトランジスタＰＴ１４はオフ状態になる。また、トランジスタＰＴ１３を介してゲートにＬレベルのＸＥＮＢ信号が入力されるトランジスタＰＴ１２はオン状態になる。これにより、トランジスタＰＴ１１およびＰＴ１２がオン状態になるとともに、トランジスタＰＴ１９がオフ状態になるので、ノードＮＤ１２の電位は容量Ｃ１１の機能によりＶＶＳＳまで低下しＬレベルになる。このため、１段目のシフトレジスタ回路５ａ１からゲート線へＬレベルの出力信号Ｇａｔｅ１が出力される。
【００８８】
この状態で、スタート信号ＶＳＴがＨレベルになると、上記した第１実施形態のＨドライバと同様の動作により、２つ目の第１回路部５ｂ１２からはＬレベルの信号が出力される。これにより、３つ目の第１回路部５ｂ１３からはＨレベルの信号が続けて出力される。このため、１段目のシフトレジスタ回路５ａ１からゲート線へＨレベルの出力信号Ｇａｔｅ１が続けて出力される。
【００８９】
さらに、この状態で、クロック信号ＶＣＬＫ１がＬレベルになるとともに、クロック信号ＶＣＬＫ２がＨレベルになった場合にも、ノードＮＤ１１はフローティング状態でＬレベルに保持されるので、トランジスタＰＴ１１はオン状態に保持される。これにより、１段目のシフトレジスタ回路５ａ１からゲート線への出力信号Ｇａｔｅ１はＬレベルに保持される。
【００９０】
次に、ＥＮＢ信号がＬレベルになるとともに、ＸＥＮＢ信号がＨレベルになることによって、トランジスタＰＴ１９およびトランジスタＰＴ１４がオン状態になる。トランジスタＰＴ１４がオン状態になることによりノードＮＤ１０の電位はＨレベルになる。これにより、ゲートがノードＮＤ１０に接続されたトランジスタＰＴ１２はオフ状態になる。このため、トランジスタＰＴ１９がオン状態になるとともに、トランジスタＰＴ１２がオフ状態になることにより、ノードＮＤ１２の電位はＨレベルになる。これにより、１段目のシフトレジスタ回路５ａ１からゲート線へＨレベルの出力信号Ｇａｔｅ１が出力される。
【００９１】
また、１段目のシフトレジスタ回路５ａ１の３つ目の第１回路部５ｂ１３からの出力信号は、４つ目の第１回路部５ｂ１４にも入力される。この４つ目の第１回路部５ｂ１４は上記した第１回路部５ｂ１３と同様に構成されているので、入力信号に応答して上記した第１回路部５ｂ１３と同様の動作を行う。すなわち、３つ目の第１回路部５ｂ１３からＨレベルの信号が入力されると、４つ目の第１回路部５ｂ１４はＬレベルの信号を出力する。その一方、３つ目の第１回路部５ｂ１３からＬレベルの信号が入力されると、４つ目の第１回路部５ｂ１４はＨレベルの信号を出力する。そして、１段目のシフトレジスタ回路５ａ１の４つ目の第１回路部５ｂ１４からの出力信号は、２段目のシフトレジスタ回路５ａ２の第１回路部５ｂ２１に入力される。２段目以降のシフトレジスタ回路は、前段のシフトレジスタ回路の４つ目の第１回路部からの出力信号、クロック信号ＶＣＬＫ１、クロック信号ＶＣＬＫ２、ＥＮＢ信号およびＸＥＮＢ信号により、上記した１段目のシフトレジスタ回路５ａ１と同様の動作を行う。これにより、各段のゲート線が、順次、駆動（走査）される。この場合、ＥＮＢ信号がＬレベルの間は、シフトレジスタ回路の出力が強制的にＨレベルに保持されるので、図５に示したようなタイミングでＥＮＢ信号をＬレベルにすることによって、前段のシフトレジスタ回路と後段のシフトレジスタ回路のＬレベルの出力信号が重なることが防止されている。
【００９２】
第２実施形態では、上記のように、トランジスタＰＴ１のゲートに接続され、クロック信号ＨＣＬＫ１に応答してオンするトランジスタＰＴ４と、トランジスタＰＴ４と負側電位ＶＶＳＳとの間に接続され、クロック信号ＨＣＬＫ１の反転クロック信号であるクロック信号ＨＣＬＫ２に応答してオンするトランジスタＰＴ５とを設けることによって、クロック信号ＨＣＬＫ１およびクロック信号ＨＣＬＫ２を用いて、トランジスタＰＴ４がオン状態のときにトランジスタＰＴ５をオフ状態にするとともに、トランジスタＰＴ４がオフ状態のときにトランジスタＰＴ５をオン状態にすることができる。これにより、トランジスタＰＴ４およびトランジスタＰＴ５のどちらか一方は、常にオフ状態になるので、正側電位ＶＶＤＤに接続されたトランジスタＰＴ３がオン状態である場合にも、トランジスタＰＴ３、トランジスタＰＴ４およびトランジスタＰＴ５を介して負側電位ＶＶＳＳと正側電位ＶＶＤＤとの間に貫通電流が流れることを抑制することができる。その結果、液晶表示装置の消費電流が増加することを抑制することができる。
【００９３】
なお、第２実施形態のその他の効果は、第１実施形態と同様である。
【００９４】
（第３実施形態）
図６は、本発明の第３実施形態による液晶表示装置を示した平面図である。図７は、図６に示した第３実施形態による液晶表示装置のＨドライバを構成するシフトレジスタ回路の回路図である。この第３実施形態では、ドレイン線を駆動（走査）するためのＨドライバをｎチャネルトランジスタで構成した例について説明する。
【００９５】
まず、図６を参照して、この第３実施形態の液晶表示装置では、基板６０上に表示部１１が設けられている。なお、図６の表示部１１は、１画素分の構成を示している。また、表示部１１にマトリクス状に配置された各画素１２は、ｎチャネルトランジスタ１２ａ、画素電極１２ｂ、それに対向配置され、各画素１２に共通の対向電極１２ｃ、これら画素電極１２ｂと対向電極１２ｃとの間に挟持された液晶１２ｄ、および補助容量１２ｅによって構成されている。ｎチャネルトランジスタ１２ａのゲートは、ゲート線に接続されている。また、ｎチャネルトランジスタ１２ａのドレインは、ドレイン線に接続されている。また、ｎチャネルトランジスタ１２ａのソースには、画素電極１２ｂおよび補助容量１２ｅが接続されている。また、表示部１１の一辺に沿うように、基板６０上に、表示部１１のドレイン線を駆動（走査）するための水平スイッチ（ＨＳＷ）１３およびＨドライバ１４が設けられている。また、表示部１１の他の辺に沿うように、基板６０上に、表示部１１のゲート線を駆動（走査）するためのＶドライバ１５が設けられている。なお、図６において、ＨＳＷは２つだけ記載しているが、画素の数に応じた数だけ配置されるものであり、またＨドライバ１４およびＶドライバ１５についてもそれらを構成するシフトレジスタを２つだけ記載しているが、画素の数に応じた数だけ配置されるものである。
【００９６】
また、図７に示すように、Ｈドライバ１４の内部には、複数段のシフトレジスタ回路１４ａ１、１４ａ２、１４ａ３および１４ａ４が設けられている。なお、図７では、図面の簡略化のため、４段のシフトレジスタ回路１４ａ１、１４ａ２、１４ａ３および１４ａ４のみ図示しているが、実際は画素の数に応じた段数が設けられている。また、１段目のシフトレジスタ回路１４ａ１は、２つの第１回路部１４ｂ１および１４ｃ１によって構成されている。また、２段目〜４段目のシフトレジスタ回路１４ａ２、１４ａ３および１４ａ４は、それぞれ、２つの第１回路部１４ｂ２および１４ｃ２、１４ｂ３および１４ｃ３、および、１４ｂ４および１４ｃ４によって構成されている。なお、２段目のシフトレジスタ回路１４ａ２の第１回路部１４ｂ２および１４ｃ２、３段目のシフトレジスタ回路１４ａ３の第１回路部１４ｂ３および１４ｃ３、および、４段目のシフトレジスタ回路１４ａ４の第１回路部１４ｂ４および１４ｃ４は、全て１段目のシフトレジスタ回路１４ａ１の第１回路部１４ｂ１および１４ｃ１と同様の回路構成を有している。
【００９７】
また、１段目のシフトレジスタ回路１４ａ１の第１回路部１４ｂ１および１４ｃ１は、それぞれ、５つのｎチャネルトランジスタ（ｎチャネルトランジスタＮＴ１、ＮＴ２、ＮＴ３、ＮＴ４およびＮＴ５）と、ｎチャネルトランジスタのソース−ドレイン間を接続することにより形成された容量Ｃ１およびＣ２とを備えている。以下、ｎチャネルトランジスタＮＴ１〜ＮＴ５は、トランジスタＮＴ１〜ＮＴ５と称する。
【００９８】
ここで、第３実施形態では、第１回路部１４ｂ１および１４ｃ１に設けられたトランジスタＮＴ１〜ＮＴ５、および、容量Ｃ１およびＣ２を構成するトランジスタは、全てｎ型のＭＯＳトランジスタ（電界効果型トランジスタ）からなるＴＦＴ（薄膜トランジスタ）によって構成されている。
【００９９】
また、トランジスタＮＴ２およびＮＴ３のソースは、それぞれ、負側電位ＨＶＳＳに接続されるとともに、トランジスタＮＴ１およびＮＴ５のドレインはそれぞれ、正側電位ＨＶＤＤに接続されている。この第３実施形態によるシフトレジスタ回路１４ａ１のこれら以外の部分の構成は、上記した第１実施形態によるシフトレジスタ回路４ａ１（図２参照）と同様である。
【０１００】
また、水平スイッチ１３は、図７に示すように、複数のトランジスタＮＴ３０、ＮＴ３１、ＮＴ３２およびＮＴ３３を備えている。トランジスタＮＴ３０、ＮＴ３１、ＮＴ３２およびＮＴ３３のゲートは、それぞれ、１段目〜４段目のシフトレジスタ回路１４ａ１〜１４ａ４の出力ＳＲ１、ＳＲ２、ＳＲ３およびＳＲ４に接続されている。また、トランジスタＮＴ３０〜ＮＴ３３のソースは、それぞれ、各段のドレイン線に接続されている。また、トランジスタＮＴ３０〜ＮＴ３３のドレインは１本のビデオ信号線Ｖｉｄｅｏに接続されている。
【０１０１】
シフトレジスタ回路１４ａ１〜１４ａ４の出力ＳＲ１〜ＳＲ４は、ビデオ信号線の数（たとえばＲ、Ｇ、Ｂの３種類のビデオ信号が入力される場合は３本になる）に応じて設けられた水平スイッチ３のソースに入力される。
【０１０２】
図８は、図６に示した第３実施形態による液晶表示装置のＨドライバのシフトレジスタ回路のタイミングチャートである。図８を参照して、第３実施形態によるシフトレジスタ回路では、図３に示した第１実施形態によるシフトレジスタ回路のタイミングチャートのクロック信号ＨＣＬＫ１、クロック信号ＨＣＬＫ２およびスタート信号ＨＳＴのＨレベルとＬレベルとを反転させた波形の信号を、それぞれ、クロック信号ＨＣＬＫ１、クロック信号ＨＣＬＫ２およびスタート信号ＨＳＴとして入力する。これにより、第３実施形態による液晶表示装置のＨドライバのシフトレジスタ回路からは、図３に示した第１実施形態によるシフトレジスタ回路からの出力信号ＳＲ１〜ＳＲ４のＨレベルとＬレベルとを反転させた波形を有する信号が出力される。この第３実施形態によるシフトレジスタ回路のこれ以外の動作は、上記した第１実施形態によるシフトレジスタ回路４ａ１の動作と同様である。
【０１０３】
第３実施形態では、上記のように構成することによって、Ｈドライバの消費電流の増加を抑制することができるなどの第１実施形態と同様の効果を得ることができる。
【０１０４】
（第４実施形態）
図９は、本発明の第４実施形態による液晶表示装置のＶドライバを構成するシフトレジスタ回路の回路図である。この第４実施形態では、ゲート線を駆動（走査）するためのＶドライバをｎチャネルトランジスタで構成した例について説明する。
【０１０５】
図９を参照して、Ｖドライバ１５の内部には、複数段のシフトレジスタ回路１５ａ１および１５ａ２が設けられている。なお、図９では、図面の簡略化のため、２段のシフトレジスタ回路１５ａ１および１５ａ２のみ図示している。１段目のシフトレジスタ回路１５ａ１は、４つの第１回路部１５ｂ１１、１５ｂ１２、１５ｂ１３および１５ｂ１４と第２回路部１５ｃ１とによって構成されている。また、２段目のシフトレジスタ回路１５ａ２は、４つの第１回路部１５ｂ２１、１５ｂ２２、１５ｂ２３および１５ｂ２４と第２回路部１５ｃ２とによって構成されている。なお、１段目のシフトレジスタ回路１５ａ１の第１回路部１５ｂ１１、１５ｂ１２、１５ｂ１３および１５ｂ１４、および、２段目のシフトレジスタ回路１５ａ２の第１回路部１５ｂ２１、１５ｂ２２、１５ｂ２３および１５ｂ２４は、全て同様の回路構成を有している。また、１段目のシフトレジスタ回路１５ａ１の第２回路部１５ｃ１と２段目のシフトレジスタ回路１５ａ２の第２回路部１５ｃ２とは、同様の回路構成を有している。
【０１０６】
また、１段目のシフトレジスタ回路１５ａ１の第１回路部１５ｂ１１は、５つのｎチャネルトランジスタ（ｎチャネルトランジスタＮＴ１、ＮＴ２、ＮＴ３、ＮＴ４およびＮＴ５）と、ｎチャネルトランジスタのソース−ドレイン間を接続することにより形成された容量Ｃ１およびＣ２とを備えている。また、１段目のシフトレジスタ回路１５ａ１の第２回路部１５ｃ１は、９つのｎチャネルトランジスタ（ｎチャネルトランジスタＮＴ１１、ＮＴ１２、ＮＴ１３、ＮＴ１４、ＮＴ１５、ＮＴ１６、ＮＴ１７、ＮＴ１８およびＮＴ１９）と、ｎチャネルトランジスタのソース−ドレイン間を接続することにより形成された容量Ｃ１０、Ｃ１１およびＣ１２とを備えている。なお、ｎチャネルトランジスタＮＴ１８およびＮＴ１９は、各々のソースとドレインとが互いに接続されている。以下、ｎチャネルトランジスタＮＴ１〜ＮＴ５およびＮＴ１１〜ＮＴ１９は、それぞれ、トランジスタＮＴ１〜ＮＴ５およびＮＴ１１〜ＮＴ１９と称する。
【０１０７】
ここで、第４実施形態では、第１回路部１５ｂ１１、１５ｂ１２、１５ｂ１３および１５ｂ１４、および、第２回路部１５ｃ１に設けられたトランジスタＮＴ１〜ＮＴ５およびＮＴ１１〜ＮＴ１９、容量Ｃ１、Ｃ２、Ｃ１０、Ｃ１１およびＣ１２を構成するトランジスタは、全てｎ型のＭＯＳトランジスタ（電界効果型トランジスタ）からなるＴＦＴ（薄膜トランジスタ）によって構成されている。
【０１０８】
なお、この第４実施形態によるシフトレジスタ回路１５ａ１および１５ａ２の上記以外の部分の構成は、上記した第２実施形態によるシフトレジスタ回路５ａ１（図４参照）と同様である。
【０１０９】
図１０は、図９に示した第４実施形態による液晶表示装置のＶドライバのシフトレジスタ回路のタイミングチャートである。図１０を参照して、第４実施形態によるＶドライバのシフトレジスタ回路では、図５に示した第２実施形態によるシフトレジスタ回路のタイミングチャートのクロック信号ＶＣＬＫ１、クロック信号ＶＣＬＫ２、スタート信号ＶＳＴ、ＥＮＢ信号およびＸＥＮＢ信号のＨレベルとＬレベルとを反転させた波形の信号を、それぞれ、クロック信号ＶＣＬＫ１、クロック信号ＶＣＬＫ２、スタート信号ＶＳＴ、ＥＮＢ信号およびＸＥＮＢ信号として入力する。これにより、第４実施形態による液晶表示装置のＶドライバのシフトレジスタ回路からは、図５に示した第２実施形態によるシフトレジスタ回路からの出力信号Ｇａｔｅ１〜Ｇａｔｅ４のＨレベルとＬレベルとを反転させた波形を有する信号が出力される。この第４実施形態によるシフトレジスタ回路のこれ以外の動作は上記した第２実施形態によるシフトレジスタ回路５ａ１の動作と同様である。
【０１１０】
第４実施形態では、上記のように構成することによって、Ｖドライバの消費電流の増加を抑制することができるなどの第２実施形態と同様の効果を得ることができる。
【０１１１】
（第５実施形態）
図１１は、本発明の第５実施形態による有機ＥＬ（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置を示した平面図である。図１１を参照して、この第５実施形態では、本発明を有機ＥＬ表示装置に適用した例について説明する。
【０１１２】
この第５実施形態の有機ＥＬ表示装置では、図１１に示すように、基板７０上に表示部２１が設けられている。なお、図１１の表示部２１は、１画素分の構成を示している。また、表示部２１にマトリクス状に配置された各画素２２は、２つのｐチャネルトランジスタ２２ａおよび２２ｂ（以下、トランジスタ２２ａおよび２２ｂという）と、補助容量２２ｃと、陽極２２ｄと、それに対向配置された陰極２２ｅと、これら陽極２２ｄと陽極２２ｅとの間に挟持された有機ＥＬ素子２２ｆとによって構成されている。トランジスタ２２ａのゲートはゲート線に接続されている。また、トランジスタ２２ａのソースはドレイン線に接続されている。また、トランジスタ２２ａのドレインには補助容量２２ｃおよびトランジスタ２２ｂのゲートが接続されている。また、トランジスタ２２ｂのドレインは陽極２２ｄに接続されている。また、Ｈドライバ４内部の回路構成は、図２に示したトランジスタを用いたシフトレジスタ回路によるＨドライバ４の構成と同様である。また、Ｖドライバ５内部の回路構成は、図４に示したトランジスタを用いたシフトレジスタ回路によるＶドライバ５の構成と同様である。第５実施形態による有機ＥＬ表示装置のこれら以外の部分の構成は、図１に示した第１実施形態による液晶表示装置と同様である。
【０１１３】
第５実施形態では、上記のように構成することによって、有機ＥＬ表示装置において、ＨドライバおよびＶドライバの消費電流の増加を抑制することができるなどの第１および第２実施形態と同様の効果を得ることができる。
【０１１４】
（第６実施形態）
図１２は、本発明の第６実施形態による有機ＥＬ表示装置を示した平面図である。図１２を参照して、この第６実施形態では、本発明を有機ＥＬ表示装置に適用した例について説明する。
【０１１５】
この第６実施形態の有機ＥＬ表示装置では、図１２に示すように、基板８０上に表示部３１が設けられている。なお、図１２の表示部３１は、１画素分の構成を示している。また、表示部３１にマトリクス状に配置された各画素３２は、２つのｎチャネルトランジスタ３２ａおよび３２ｂ（以下、トランジスタ３２ａおよび３２ｂという）と、補助容量３２ｃと、陽極３２ｄと、それに対向配置された陰極３２ｅと、これら陽極３２ｄと陰極３２ｅとの間に挟持された有機ＥＬ素子３２ｆとによって構成されている。トランジスタ３２ａのゲートはゲート線に接続されている。また、トランジスタ３２ａのドレインはドレイン線に接続されている。また、トランジスタ３２ａのソースには補助容量３２ｃおよびトランジスタ３２ｂのゲートが接続されている。また、トランジスタ３２ｂのソースは陽極３２ｄに接続されている。また、Ｈドライバ１４内部の回路構成は、図７に示したトランジスタを用いたシフトレジスタ回路によるＨドライバ１４の構成と同様である。また、Ｖドライバ１５内部の回路構成は、図９に示したトランジスタを用いたシフトレジスタ回路によるＶドライバ１５の構成と同様である。第６実施形態による有機ＥＬ表示装置のこれら以外の部分の構成は、図６に示した第３実施形態による液晶表示装置と同様である。
【０１１６】
第６実施形態では、上記のように構成することによって、有機ＥＬ表示装置において、ＨドライバおよびＶドライバの消費電流の増加を抑制することができるなどの第３および第４実施形態と同様の効果を得ることができる。
【０１１７】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【０１１８】
たとえば、上記実施形態では、本発明を液晶表示装置および有機ＥＬ表示装置に適用した例を示したが、本発明はこれに限らず、液晶表示装置および有機ＥＬ表示装置以外の表示装置にも適用可能である。
【０１１９】
また、上記した第１〜第４実施形態では、液晶表示装置のＨドライバまたはＶドライバのいずれか一方のみに本発明のシフトレジスタ回路を適用した例を示したが、本発明はこれに限らず、液晶表示装置のＨドライバおよびＶドライバの両方に本発明によるシフトレジスタ回路を適用するようにしてもよい。この場合には、消費電流をより低減することができる。
【０１２０】
また、上記第１実施形態では、クロック信号ＨＣＬＫ１と、クロック信号ＨＣＬＫ１の反転クロック信号であるクロック信号ＨＣＬＫ２とを用いて、トランジスタＰＴ４がオン状態のときにトランジスタＰＴ５をオフ状態にするとともに、トランジスタＰＴ４がオフ状態のときにトランジスタＰＴ５をオン状態にするようにしたが、本発明はこれに限らず、クロック信号および反転クロック信号以外の信号を用いて、トランジスタＰＴ４がオン状態のときにトランジスタＰＴ５をオフ状態にするとともに、トランジスタＰＴ４がオフ状態のときにトランジスタＰＴ５をオン状態にするようにしてもよい。
【図面の簡単な説明】
【図１】本発明の第１実施形態による液晶表示装置を示した平面図である。
【図２】図１に示した第１実施形態による液晶表示装置のＨドライバを構成するシフトレジスタ回路の回路図である。
【図３】図１に示した第１実施形態による液晶表示装置のＨドライバのシフトレジスタ回路のタイミングチャートである。
【図４】本発明の第２実施形態による液晶表示装置のＶドライバを構成するシフトレジスタ回路の回路図である。
【図５】図４に示した第２実施形態による液晶表示装置のＶドライバのシフトレジスタ回路のタイミングチャートである。
【図６】本発明の第３実施形態による液晶表示装置を示した平面図である。
【図７】図６に示した第３実施形態による液晶表示装置のＨドライバを構成するシフトレジスタ回路の回路図である。
【図８】図６に示した第３実施形態による液晶表示装置のＨドライバのシフトレジスタ回路のタイミングチャートである。
【図９】本発明の第４実施形態による液晶表示装置のＶドライバを構成するシフトレジスタ回路の回路図である。
【図１０】図９に示した第４実施形態による液晶表示装置のＶドライバのシフトレジスタ回路のタイミングチャートである。
【図１１】本発明の第５実施形態による有機ＥＬ表示装置を示した平面図である。
【図１２】本発明の第６実施形態による有機ＥＬ表示装置を示した平面図である。
【図１３】従来の抵抗負荷型のインバータ回路を備えたシフトレジスタ回路の回路図である。
【図１４】図１３に示した従来のシフトレジスタ回路のタイミングチャートである。
【符号の説明】
４ａ１、４ａ２、４ａ３、４ａ４、５ａ１、５ａ２、１４ａ１、１４ａ２、１４ａ３、１４ａ４、１５ａ１、１５ａ２  シフトレジスタ回路
４ｂ１、４ｂ２、４ｂ３、４ｂ４、４ｃ１、４ｃ２、４ｃ３、４ｃ４、５ｂ１１、５ｂ１２、５ｂ１３、５ｃ１４、５ｂ２１、５ｂ２２、５ｂ２３、５ｂ２４、１４ｂ１、１４ｂ２、１４ｂ３、１４ｂ４、１４ｃ１、１４ｃ２、１４ｃ３、１４ｃ４、１５ｂ１１、１５ｂ１２、１５ｂ１３、１５ｂ１４、１５ｂ２１、１５ｂ２２、１５ｂ２３、１５ｂ２４  第１回路部
５ｃ１、５ｃ２、１５ｃ１、１５ｃ２  第２回路部
【図１】
2005017912.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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