(57)【要約】【課題】  各サイクル毎に読出または書込動作とリフレッシュ動作の両方を行なうテストを行なうことが可能な半導体記憶装置を提供する。【解決手段】  この疑似ＳＲＡＭでは、ノーマルモードにおいては、発振器１５の出力クロック信号ＲＥＦに同期してアドレスカウンタ１６の出力アドレス信号ＲＸに従ってリフレッシュ動作を行ない、テストモードにおいては、外部制御信号／ＯＥの立上がりエッジに応答して行アドレスバッファ３の出力アドレス信号Ｘに従ってリフレッシュ動作を行なう。したがって、各サイクル毎にリードまたはライト動作とリフレッシュ動作の両方を行なう厳しいテストを行なうことができる。【選択図】        図３
2005092978.tif 000002
【特許請求の範囲】
【請求項１】
予め定められた第１の周期を有する第１および第２のクロック信号のうちのいずれかのクロック信号が選択的に入力され、前記第１のクロック信号に応答して読出動作を行ない、前記第２のクロック信号に応答して書込動作を行なう半導体記憶装置であって、
複数のメモリセルを含むメモリアレイ、
前記第１および第２のクロック信号の各々の前縁に応答して、外部から与えられた第１のアドレス信号をラッチする第１のラッチ回路、
前記予め定められた第１の周期よりも長い予め定められた第２の周期を有する第３のクロック信号を生成する発振器、
前記発振器で生成された第３のクロック信号のパルス数をカウントし、そのカウント値に基づいて第２のアドレス信号を生成するアドレスカウンタ、
前記第１のクロック信号の前縁に応答して、前記第１のラッチ回路にラッチされた第１のアドレス信号に対応するメモリセルのデータの読出を行なう読出回路、
前記第２のクロック信号の前縁に応答して、前記第１のラッチ回路にラッチされた第１のアドレス信号に対応するメモリセルのデータの書込を行なう書込回路、および
ノーマルモード時は前記第３のクロック信号の前縁に応答して、前記アドレスカウンタによって生成された第２のアドレス信号に対応するメモリセルのデータのリフレッシュを行ない、テストモード時は前記第１のクロック信号の後縁および／または前記第２のクロック信号の後縁に応答して、第３のアドレス信号に対応するメモリセルのデータのリフレッシュを行なうリフレッシュ回路を備える、半導体記憶装置。
【請求項２】
前記リフレッシュ回路は、
前記発振器で生成された第３のクロック信号の前縁によってセットされ、その出力信号が第１の電位から第２の電位に変化するフリップフロップ、
前記第２の電位の信号を出力する第１の信号発生回路、
前記ノーマルモード時は前記フリップフロップの出力信号を選択し、前記テストモード時は前記第１の信号発生回路の出力信号を選択する第１のセレクタ、
前記第１のセレクタによって選択された信号が前記第２の電位である場合に活性化され、前記第１および第２のクロック信号の各々の後縁に応答してリフレッシュトリガ信号を出力する第２の信号発生回路、および
前記リフレッシュトリガ信号に応答してメモリセルのデータのリフレッシュを行なうリフレッシュ実行回路を含み、
前記フリップフロップは、前記リフレッシュトリガ信号によってリセットされ、その出力信号は前記第２の電位から前記第１の電位に変化する、請求項１に記載の半導体記憶装置。
【請求項３】
前記リフレッシュ回路は、
前記発振器で生成された第３のクロック信号の前縁によってセットされ、その出力信号が第１の電位から第２の電位に変化する第１のフリップフロップ、
前記第１のクロック信号の前縁によってセットされてその出力信号が前記第１の電位から前記第２の電位に変化し、前記第２のクロック信号の前縁によってリセットされてその出力信号が前記第２の電位から前記第１の電位に変化する第２のフリップフロップ、
前記ノーマルモード時は前記第１のフリップフロップの出力信号を選択し、前記テストモード時は前記第２のフリップフロップの出力信号を選択する第１のセレクタ、
前記第１のセレクタによって選択された信号が前記第２の電位である場合に活性化され、前記第１および第２のクロック信号の各々の後縁に応答してリフレッシュトリガ信号を出力する信号発生回路、および
前記リフレッシュトリガ信号に応答してメモリセルのデータのリフレッシュを行なうリフレッシュ実行回路を含み、
前記第１のフリップフロップは、前記リフレッシュトリガ信号によってリセットされ、その出力信号は前記第２の電位から前記第１の電位に変化する、請求項１に記載の半導体記憶装置。
【請求項４】
前記リフレッシュ回路は、
前記発振器で生成された第３のクロック信号の前縁によってセットされ、その出力信号が第１の電位から第２の電位に変化する第１のフリップフロップ、
前記第２のクロック信号の前縁によってセットされてその出力信号が前記第１の電位から前記第２の電位に変化し、前記第１のクロック信号の前縁によってリセットされてその出力信号が前記第２の電位から前記第１の電位に変化する第２のフリップフロップ、
前記ノーマルモード時は前記第１のフリップフロップの出力信号を選択し、前記テストモード時は前記第２のフリップフロップの出力信号を選択する第１のセレクタ、
前記第１のセレクタによって選択された信号が前記第２の電位である場合に活性化され、前記第１および第２のクロック信号の各々の後縁に応答してリフレッシュトリガ信号を出力する信号発生回路、および
前記リフレッシュトリガ信号に応答してメモリセルのデータのリフレッシュを行なうリフレッシュ実行回路を含み、
前記第１のフリップフロップは、前記リフレッシュトリガ信号によってリセットされ、その出力信号は前記第２の電位から前記第１の電位に変化する、請求項１に記載の半導体記憶装置。
【請求項５】
前記リフレッシュ回路は、
前記発振器で生成された第３のクロック信号の前縁によってセットされ、その出力信号が第１の電位から第２の電位に変化するフリップフロップ、
前記テストモード時に前記第１の電位の信号および前記第２の電位の信号のうちのいずれかの信号が選択的に与えられる外部端子、
前記ノーマルモード時は前記フリップフロップの出力信号を選択し、前記テストモード時は前記外部端子に与えられた信号を選択する第１のセレクタ、
前記第１のセレクタによって選択された信号が前記第２の電位である場合に活性化され、前記第１および第２のクロック信号の各々の後縁に応答してリフレッシュトリガ信号を出力する信号発生回路、および
前記リフレッシュトリガ信号に応答してメモリセルのデータのリフレッシュを行なうリフレッシュ実行回路を含み、
前記フリップフロップは、前記リフレッシュトリガ信号によってリセットされ、その出力信号は前記第２の電位から前記第１の電位に変化する、請求項１に記載の半導体記憶装置。
【請求項６】
前記外部端子は、前記ノーマルモード時は外部制御信号を受け、
前記半導体記憶装置は、
さらに、前記外部端子を介して与えられた外部制御信号に応答して内部制御信号を生成する入力バッファ、および
前記テストモード時に前記内部制御信号を所定のレベルにするスイッチを備える、請求項５に記載の半導体記憶装置。
【請求項７】
前記第３のアドレス信号は、前記第１のラッチ回路にラッチされた第１のアドレス信号であり、
前記半導体記憶装置は、
さらに、前記第１および第２のクロック信号の各々の前縁に応答して、前記第１のラッチ回路にラッチされた第１のアドレス信号を選択し、ノーマルモード時は前記第３のクロック信号の前縁に応答して、前記アドレスカウンタによって生成された第２のアドレス信号を選択し、前記テストモード時は前記第１のクロック信号の後縁および／または前記第２のクロック信号の後縁に応答して、前記第１のラッチ回路にラッチされた第１のアドレス信号を選択する第２のセレクタ、および
前記第２のセレクタによって選択された第１および第２のアドレス信号に従って前記複数のメモリセルのうちのいずれかのメモリセルを選択するデコーダを備え、
前記読出回路は、前記デコーダによって選択されたメモリセルのデータの読出しを行ない、
前記書込回路は、前記デコーダによって選択されたメモリセルのデータの書込みを行ない、
前記リフレッシュ回路は、前記デコーダによって選択されたメモリセルのデータのリフレッシュを行なう、請求項１から請求項６のいずれかに記載の半導体記憶装置。
【請求項８】
さらに、前記第１のラッチ回路にラッチされた第１のアドレス信号に基づいて、前記第１のアドレス信号と異なる前記第３のアドレス信号を生成するアドレス発生回路、
前記第１および第２のクロック信号の各々の前縁に応答して、前記第１のラッチ回路にラッチされた第１のアドレス信号を選択し、ノーマルモード時は前記第３のクロック信号の前縁に応答して、前記アドレスカウンタによって生成された第２のアドレス信号を選択し、前記テストモード時は前記第１のクロック信号の後縁および／または前記第２のクロック信号の後縁に応答して、前記アドレス発生回路で生成された前記第３のアドレス信号を選択する第２のセレクタ、および
前記第２のセレクタによって選択された第１、第２および第３のアドレス信号に従って前記複数のメモリセルのうちのいずれかのメモリセルを選択するデコーダを備え、
前記読出回路は、前記デコーダによって選択されたメモリセルのデータの読出しを行ない、
前記書込回路は、前記デコーダによって選択されたメモリセルのデータの書込みを行ない、
前記リフレッシュ回路は、前記デコーダによって選択されたメモリセルのデータのリフレッシュを行なう、請求項１から請求項６のいずれかに記載の半導体記憶装置。
【請求項９】
さらに、前記第１および第２のクロック信号の各々の後縁に応答して、外部から与えられた前記第３のアドレス信号をラッチする第２のラッチ回路、
前記第１および第２のクロック信号の各々の前縁に応答して、前記第１のラッチ回路にラッチされた第１のアドレス信号を選択し、ノーマルモード時は前記第３のクロック信号の前縁に応答して、前記アドレスカウンタによって生成された第２のアドレス信号を選択し、前記テストモード時は前記第１のクロック信号の後縁および／または前記第２のクロック信号の後縁に応答して、前記第２のラッチ回路にラッチされた前記第３のアドレス信号を選択する第２のセレクタ、および
前記第２のセレクタによって選択された第１、第２および第３のアドレス信号に従って前記複数のメモリセルのうちのいずれかのメモリセルを選択するデコーダを備え、
前記読出回路は、前記デコーダによって選択されたメモリセルのデータの読出しを行ない、
前記書込回路は、前記デコーダによって選択されたメモリセルのデータの書込みを行ない、
前記リフレッシュ回路は、前記デコーダによって選択されたメモリセルのデータのリフレッシュを行なう、請求項１から請求項６のいずれかに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体記憶装置に関し、特に、データのリフレッシュが必要な半導体記憶装置に関する。
【背景技術】
【０００２】
従来より、データの書換えが可能な半導体メモリとして、ＳＲＡＭ（Static Random Access Memory）とＤＲＡＭ（Dynamic Random Access Memory）がある。ＳＲＡＭでは長時間スタンバイ状態にされてもメモリセルのデータが破壊されないが、ＤＲＡＭでは所定時間毎にメモリセルのデータをリフレッシュしないとメモリセルのデータが破壊されてしまう。しかし、ＳＲＡＭのメモリセルの面積はＤＲＡＭのメモリセルの面積よりも大きく、低コストで高集積化するためにはＳＲＡＭよりもＤＲＡＭの方が優れている。そこで、信号の入出力はＳＲＡＭと同様で、ＤＲＡＭのメモリセルを使用し、リフレッシュ動作を外部から制御するのではなく、内部で自動的に行なう半導体メモリが実用化されている。このような半導体メモリは、疑似ＳＲＡＭと呼ばれている。
【０００３】
従来の疑似ＳＲＡＭでは、内部発振器の出力クロック信号に同期して所定周期で各メモリセルのデータのリフレッシュを行なっていた。また、読出／書込動作を行なう毎にデータのリフレッシュを行なう方法もある（たとえば特許文献１参照）。
【特許文献１】特開２００２−１５０７９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来の疑似ＳＲＡＭでは、１サイクル内で読出または書込動作とリフレッシュ動作の両方を行なうときが最も厳しい条件となるが、内部発振器の出力クロック信号の周期でリフレッシュ動作を行なっていたので、各サイクル毎に読出または書込動作とリフレッシュ動作の両方を行なう厳しいテストを行なうことはできなかった。
【０００５】
それゆえに、この発明の主たる目的は、各サイクル毎に読出または書込動作とリフレッシュ動作の両方を行なうテストを行なうことが可能な半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００６】
この発明に係る半導体記憶装置は、予め定められた第１の周期を有する第１および第２のクロック信号のうちのいずれかのクロック信号が選択的に入力され、第１のクロック信号に応答して読出動作を行ない、第２のクロック信号に応答して書込動作を行なう半導体記憶装置であって、複数のメモリセルを含むメモリアレイと、第１および第２のクロック信号の各々の前縁に応答して、外部から与えられた第１のアドレス信号をラッチする第１のラッチ回路と、予め定められた第１の周期よりも長い予め定められた第２の周期を有する第３のクロック信号を生成する発振器と、発振器で生成された第３のクロック信号のパルス数をカウントし、そのカウント値に基づいて第２のアドレス信号を生成するアドレスカウンタと、第１のクロック信号の前縁に応答して、第１のラッチ回路にラッチされた第１のアドレス信号に対応するメモリセルのデータの読出を行なう読出回路と、第２のクロック信号の前縁に応答して、第１のラッチ回路にラッチされた第１のアドレス信号に対応するメモリセルのデータの書込を行なう書込回路と、ノーマルモード時は第３のクロック信号の前縁に応答して、アドレスカウンタによって生成された第２のアドレス信号に対応するメモリセルのデータのリフレッシュを行ない、テストモード時は第１のクロック信号の後縁および／または第２のクロック信号の後縁に応答して、第３のアドレス信号に対応するメモリセルのデータのリフレッシュを行なうリフレッシュ回路とを備えたものである。
【発明の効果】
【０００７】
この発明に係る半導体記憶装置では、ノーマルモード時は、発振器で生成された第３のクロック信号に同期してリフレッシュ動作を行ない、テストモード時は、読出用の第１のクロック信号の後縁および／または書込用の第２のクロック信号の後縁に応答してリフレッシュ動作を行なう。したがって、各サイクル毎に読出または書込動作とリフレッシュ動作の両方を行なう厳しいテストを行なうことができる。
【発明を実施するための最良の形態】
【０００８】
［実施の形態１］
図１は、この発明の実施の形態１による疑似ＳＲＡＭの構成を示すブロック図である。図１において、この疑似ＳＲＡＭは、制御クロック発生回路１、列アドレスバッファ２、行アドレスバッファ３、行デコーダ４、列デコーダ５、メモリアレイ６、センスアンプ＋入出力制御回路７、および１６個の入出力バッファ８を備える。
【０００９】
制御クロック発生回路１は、外部から与えられる制御信号／ＣＥ，／ＯＥ，／ＷＥ，／ＬＢ，／ＵＢに基づいて所定の動作モードを選択し、疑似ＳＲＡＭ全体を制御する。列アドレスバッファ２は、外部から与えられるアドレス信号Ａ０〜Ａ６を所定のタイミングでラッチし、ラッチしたアドレス信号Ａ０〜Ａ６を列デコーダ５に与える。行アドレスバッファ３は、外部から与えられるアドレス信号Ａ７〜Ａ１９を所定のタイミングでラッチし、ラッチしたアドレス信号Ａ７〜Ａ１９を行デコーダ４に与える。
【００１０】
メモリアレイ６は、行列状に配置された複数のメモリセルを含む。各メモリセルは、１ビットのデータを記憶する。複数のメモリセルは、各々が１６個のメモリセルを含む複数のメモリセルグループに分割されている。各メモリセルグループは、行アドレスおよび列アドレスによって決定される所定のアドレスに配置される。行デコーダ４は、行アドレスバッファ３から与えられた行アドレス信号Ａ７〜Ａ１９に従って、メモリアレイ６の行アドレスを指定する。列デコーダ５は、列アドレスバッファ２から与えられた列アドレス信号Ａ０〜Ａ６に従って、メモリアレイ６の列アドレスを指定する。センスアンプ＋入出力制御回路７は、行デコーダ４および列デコーダ５によって指定されたアドレスのグループの各メモリセルのデータの読出、書込およびリフレッシュを行なう。
【００１１】
１６個の入出力バッファ８のうちの下位ビットのデータ信号ＤＱ０〜ＤＱ７に対応する８つの入出力バッファ８は信号ＬＣによって活性化され、上位ビットのデータ信号ＤＱ８〜ＤＱ１５に対応する８つの入出力バッファ８は信号ＵＣによって活性化される。入出力バッファ８は、ライト動作時に、外部から与えられる制御信号／ＯＥに応答して、外部から入力されたデータＤをセンスアンプ＋入出力制御回路７を介して選択されたメモリセルに与える。また入出力バッファ８は、リード動作時に、外部から入力された制御信号／ＯＥに応答して、選択されたメモリセルからセンスアンプ＋入出力制御回路７によって読出されたデータＱを外部に出力する。
【００１２】
図２は、図１に示した疑似ＳＲＡＭの要部を示す回路ブロック図である。図２では、１ビットのデータ信号ＤＱに対応する部分のみが示されている。図２において、メモリアレイ６は、行列状に配列された複数のメモリセルＭＣと、各行に対応して設けられたワード線ＷＬと、各列に対応して設けられたビット線対ＢＬ，／ＢＬとを含む。各メモリセルＭＣは、アクセス用のＮチャネルＭＯＳトランジスタと情報記憶用のキャパシタとを含む周知のものである。ワード線ＷＬは、行デコーダ４の出力を伝達し、選択された行のメモリセルＭＣを活性化させる。ビット線対ＢＬ，／ＢＬは、選択されたメモリセルＭＣとデータ信号の入出力を行なう。
【００１３】
センスアンプ＋入出力制御回路７は、データ入出力線対ＩＯ，／ＩＯと、各列に対応して設けられた列選択ゲート１１、センスアンプ１２およびイコライザ１３とを含む。データ入出力線対ＩＯ，／ＩＯは、１つの入出力バッファ８に接続されている。列選択ゲート１１は、ビット線対ＢＬ，／ＢＬとデータ入出力線対ＩＯ，／ＩＯとの間に接続された１対のＮチャネルＭＯＳトランジスタを含む。各列選択ゲート１１の１対のＮチャネルＭＯＳトランジスタのゲートは、列選択線ＣＳＬを介して列デコーダ５に接続される。列デコーダ５によって列選択線ＣＳＬが選択レベルの「Ｈ」レベルに立上げられると１対のＮチャネルＭＯＳトランジスタが導通し、ビット線対ＢＬ，／ＢＬとデータ入出力線対ＩＯ，／ＩＯとが結合される。
【００１４】
センスアンプ１２は、センスアンプ活性化信号ＳＥ，／ＳＥがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにされたことに応じて、ビット線対ＢＬ，／ＢＬ間の微小電位差を電源電圧ＶＣＣに増幅する。イコライザ１３は、ビットイコライズ信号ＢＬＥＱが活性化レベルの「Ｈ」レベルにされたことに応じて、ビット線対ＢＬ，／ＢＬの電位をビット線電位ＶＢＬ（＝ＶＣＣ／２）にイコライズする。
【００１５】
次に、図１および図２で示した疑似ＳＲＡＭの動作について説明する。ライト動作時においては、列デコーダ５によって列アドレス信号Ａ０〜Ａ６に応じた列の列選択線ＣＳＬが選択レベルの「Ｈ」レベルに立上げられ、その列の列選択ゲート１１が導通する。
【００１６】
入出力バッファ８は、信号／ＷＥに応答して、外部からの書込データＤをデータ入出力線対ＩＯ，／ＩＯを介して選択された列のビット線対ＢＬ，／ＢＬに与える。書込データＤは、ビット線対ＢＬ，／ＢＬ間の電位差として与えられる。次いで、行デコーダ４によって行アドレス信号Ａ７〜Ａ１９に応じた行のワード線ＷＬが選択レベルの「Ｈ」レベルに立上げられ、その行のメモリセルＭＣのＮチャネルＭＯＳトランジスタが導通する。選択されたメモリセルＭＣのキャパシタには、ビット線ＢＬまたは／ＢＬの電位に応じた量の電荷が蓄えられる。キャパシタの電荷は徐々にリークするので、所定周期でデータの再書込（リフレッシュ）が必要となる。
【００１７】
リフレッシュ動作時においては、まずビット線イコライズ信号ＢＬＥＱが「Ｌ」レベルに立下がり、ビット線対ＢＬ，／ＢＬのイコライズが停止される。次いで行デコーダ４によってリフレッシュアドレス信号Ａ７〜Ａ１９（これについては後述する）に対応する行のワード線ＷＬが選択レベルの「Ｈ」レベルに立上げられ、その行のメモリセルＭＣのＮチャネルＭＯＳトランジスタが導通する。これにより、ビット線対ＢＬ，／ＢＬの電位は、活性化されたメモリセルＭＣのキャパシタの電荷量に応じて微小量だけ変化する。
【００１８】
次いで、センスアンプ活性化信号ＳＥ，／ＳＥがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルとなり、センスアンプ１２が活性化される。ビット線ＢＬの電位がビット線／ＢＬの電位よりも微小量だけ高いとき、ビット線ＢＬの電位が「Ｈ」レベル（電源電位ＶＣＣ）まで引上げられ、ビット線／ＢＬの電位が「Ｌ」レベル（接地電位ＧＮＤ）まで引下げられる。逆に、ビット線／ＢＬの電位がビット線ＢＬの電位よりも微小量だけ高いとき、ビット線／ＢＬの電位が「Ｈ」レベルまで引上げられ、ビット線ＢＬの電位が「Ｌ」レベルまで引下げられる。これにより、リフレッシュアドレス信号Ａ７〜Ａ１９に対応する行の各メモリセルＭＣのデータのリフレッシュが行なわれたことになる。
【００１９】
読出動作時においては、まずビット線イコライズ信号ＢＬＥＱが「Ｌ」レベルに立下げられ、ビット線対ＢＬ，／ＢＬのイコライズが停止される。次いで行デコーダ４によって行アドレス信号Ａ７〜Ａ１９に対応する行のワード線ＷＬが選択レベルの「Ｈ」レベルに立上げられ、その行のメモリセルＭＣのＮチャネルＭＯＳトランジスタが導通する。これにより、ビット線対ＢＬ，／ＢＬの電位は、活性化されたメモリセルＭＣのキャパシタの電荷量に応じて微小量だけ変化する。
【００２０】
次いで、センスアンプ活性化信号ＳＥ，／ＳＥがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルとなり、センスアンプ１２が活性化される。ビット線ＢＬの電位がビット線／ＢＬの電位よりも微小量だけ高いとき、ビット線ＢＬの電位が「Ｈ」レベルまで引上げられ、ビット線／ＢＬの電位が「Ｌ」レベルまで引下げられる。逆に、ビット線／ＢＬの電位がビット線ＢＬの電位よりも微小量だけ高いとき、ビット線／ＢＬの電位が「Ｈ」レベルまで引上げられ、ビット線ＢＬの電位が「Ｌ」レベルまで引下げられる。次いで列デコーダ５によって列アドレス信号Ａ０〜Ａ６に対応する列の列選択線ＣＳＬが選択レベルの「Ｈ」レベルに立上げられ、その列の列選択ゲート１１が導通する。選択された列のビット線対ＢＬ，／ＢＬのデータが列選択ゲート１１およびデータ入出力線対ＩＯ，／ＩＯを介して入出力バッファ８に与えられる。入出力バッファ８は、信号／ＯＥに応答して、読出データＱを外部に出力する。
【００２１】
以下、この疑似ＳＲＡＭの特徴となるリフレッシュ動作についてより詳細に説明する。図３は、リフレッシュアドレス信号ＲＸ＝Ａ７〜Ａ１９の発生に関連する部分を示すブロック図である。図３において、この疑似ＳＲＡＭは、行アドレスバッファ３および行デコーダ４に加えて、発振器１５、アドレスカウンタ１６およびセレクタ１７を備える。発振器１５は、所定周期のクロック信号ＲＥＦを出力する。アドレスカウンタ１６は、クロック信号ＲＥＦのパルス数をカウントし、そのカウント値をリフレッシュアドレス信号ＲＸ＝Ａ７〜Ａ１６として出力する。
【００２２】
セレクタ１７は、アドレスカウンタ１６から出力されたリフレッシュアドレス信号ＲＸ＝Ａ７〜Ａ１６と、行アドレスバッファ３から出力された行アドレス信号Ｘ＝Ａ７〜Ａ１６とを受け、内部制御信号φＳおよびテスト信号ＴＥによって制御される。内部制御信号φＳは、リフレッシュ動作時は「Ｈ」レベルにされ、読出動作時および書込動作時は「Ｌ」レベルにされる。テスト信号ＴＥは、テストモード時は「Ｈ」レベルにされ、ノーマルモード時は「Ｌ」レベルにされる。セレクタ１７は、信号φＳ，ＴＥがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルの場合はリフレッシュアドレス信号ＲＸを行デコーダ４に与え、信号φＳ，ＴＥが共に「Ｌ」レベルの場合は行アドレス信号Ｘを行デコーダ４に与え、信号ＴＥが「Ｈ」レベルの場合は信号φＳに関係なく行アドレス信号Ｘを行デコーダ４に与える。行デコーダ４は、セレクタ１７を介して与えられたアドレス信号Ａ７〜Ａ１６に従って複数のワード線ＷＬのうちのいずれかのワード線ＷＬを選択し、選択したワード線ＷＬを選択レベルの「Ｈ」レベルにする。
【００２３】
図４は、リフレッシュ動作の制御に関連する部分を示す回路ブロック図である。図４において、この疑似ＳＲＡＭは、図３で示した発振器１５に加え、ワードドライバ制御回路２０、ワンショットパルス発生回路２１、フリップフロップ２２、ＴＲＥＦＥ発生回路２３、セレクタ２４、ＡＮＤゲート２５、リフレッシュ制御回路２６、および遅延回路２７を備える。
【００２４】
ワードドライバ制御回路２０は、外部制御信号／ＯＥ，／ＷＥが活性化レベルの「Ｌ」レベルにされたことに応じてワード線活性化信号ＷＬＥを活性化レベルの「Ｈ」レベルにする。ワンショットパルス発生回路２１は、ワード線活性化信号が活性化レベルの「Ｈ」レベルから非活性化レベルの「Ｌ」レベルに立下げられたことに応じて、信号ＰＷＬＥをパルス的に「Ｈ」レベルにする。信号ＰＷＬＥは、ＡＮＤゲート２５の一方入力ノードに与えられる。
【００２５】
発振器１５は、図３で示したものと同じであり、所定周期のクロック信号ＲＥＦを出力する。フリップフロップ２２は、クロック信号ＲＥＦが「Ｌ」レベルか「Ｈ」レベルに立上げられたことに応じてセットされて信号ＲＥＦＥを「Ｌ」レベルから「Ｈ」レベルに立上げ、信号ＲＥＦＴＧＤが「Ｌ」レベルから「Ｈ」レベルに立上げられたことに応じてリセットされて信号ＲＥＦＥを「Ｈ」レベルから「Ｌ」レベルに立下げる。ＲＥＦＥ発生回路２３は、信号ＴＲＥＦＥを出力する。ＴＲＥＦＥ発生回路２３は、図５に示すように、電源電位ＶＣＣを受ける出力ノード２３ａを含む。したがって、信号ＴＲＥＦＥは「Ｈ」レベル（電源電位ＶＣＣ）に固定されている。
【００２６】
セレクタ２４は、フリップフロップ２２の出力信号ＲＥＦＥとＴＲＥＦＥ発生回路２３の出力信号ＴＲＥＦＥとを受け、テスト信号ＴＥによって制御される。テスト信号ＴＥは、ノーマルモード時は「Ｌ」レベルにされ、テストモード時は「Ｈ」レベルにされる信号である。セレクタ２４は、テスト信号ＴＥが「Ｌ」レベルの場合は信号ＲＥＦＥをＡＮＤゲート２５の他方入力ノードに与え、テスト信号ＴＥが「Ｈ」レベルの場合は信号ＴＲＥＦＥをＡＮＤゲート２５の他方入力ノードに与える。
【００２７】
ＡＮＤゲート２５の出力信号であるリフレッシュトリガ信号ＲＥＦＴＧは、遅延回路２７で遅延されて信号ＲＥＦＴＧＤになるとともに、リフレッシュ制御回路２６に与えられる。リフレッシュ制御回路２６は、リフレッシュトリガ信号ＲＥＦＴＧがパルス的に「Ｈ」レベルにされたことに応じて、疑似ＳＲＡＭ全体を制御してメモリセルのデータのリフレッシュを行なう。
【００２８】
図６は、この疑似ＳＲＡＭのノーマルモードにおけるリード動作およびリフレッシュ動作を示すタイムチャートである。図６において、アウトプットイネーブル信号／ＯＥは、所定の周期で所定時間ずつ活性化レベルの「Ｌ」レベルに立下げられるクロック信号である。また、発振器１５の出力クロック信号ＲＥＦは、所定のリフレッシュ周期でパルス的に「Ｈ」レベルに立上げられる。リフレッシュ周期は、信号／ＯＥの周期よりも長い。
【００２９】
時刻ｔ０において信号／ＯＥが「Ｈ」レベルから「Ｌ」レベルに立下げられると、行アドレスバッファ３によってアドレス信号Ｘ０がラッチされるとともに列アドレスバッファ２によってアドレス信号Ａ０〜Ａ６がラッチされ、リード動作が行なわれる。このとき、行アドレスバッファ３の出力アドレス信号Ｘ０がセレクタ１７を介して行デコーダ４に与えられる。また、ワードドライバ制御回路２０によってワード線活性化信号ＷＬＥが活性化レベルの「Ｈ」レベルに立上げられ、行デコーダ４内のワードドライバによってアドレス信号Ｘ０に応じた行のワード線ＷＬが選択レベルの「Ｈ」レベルに立上げられる。
【００３０】
クロック信号ＲＥＦがパルス的に「Ｈ」レベルに立上げられると、フリップフロップ２２がセットされて信号ＲＥＦＥが「Ｈ」レベルに立上げられる。このときテスト信号ＴＥは「Ｌ」レベルにされているので、信号ＲＥＦＥがセレクタ２４を介してＡＮＤゲート２５の他方入力ノードに与えられる。
【００３１】
時刻ｔ１において信号／ＯＥが「Ｌ」レベルから「Ｈ」レベルに立上げられると、信号ＷＬＥが「Ｈ」レベルから「Ｌ」レベルに立下げられ、信号ＰＷＬＥがパルス的に「Ｈ」レベルに立上げられてリフレッシュトリガ信号ＴＥＦＴＧがパルス的に「Ｈ」レベルに立上げられる。信号ＴＥＦＴＧがパルス的に「Ｈ」レベルに立上げられると、遅延回路２７によって信号ＴＥＦＴＧＤがパルス的に「Ｈ」レベルに立上げられ、フリップフロップ２２がリセットされて信号ＲＥＦＥが「Ｈ」レベルから「Ｌ」レベルに立下げられる。
【００３２】
リフレッシュトリガ信号ＲＥＦＴＧがパルス的に「Ｈ」レベルに立上げられると、リフレッシュ制御回路２６によってリフレッシュ動作が実行される。このとき、アドレスカウンタ１６の出力アドレス信号ＲＸ０がセレクタ１７を介して行デコーダ４に与えられ、アドレス信号ＲＸ０に応じた行の各メモリセルＭＣのデータのリフレッシュが行なわれる。
【００３３】
次いで時刻ｔ２において外部制御信号／ＯＥが「Ｈ」レベルから「Ｌ」レベルに立下げられると、リフレッシュ動作に続いてリード動作が行なわれる。このとき、行アドレスバッファ３の出力アドレス信号Ｘ１がセレクタ１７を介して行デコーダ４に与えられる。このリードサイクルでは、信号ＲＥＦが「Ｌ」レベルのまま変化しない。以下、同様である。なお、この間、チップイネーブル信号／ＣＥが活性化レベルの「Ｌ」レベルにされて疑似ＳＲＡＭが活性化され、下位ビット選択信号／ＬＢおよび上位ビット選択信号／ＵＢが共に活性化レベルの「Ｌ」レベルにされて１６のデータ信号Ｑ０〜Ｑ１６の読出が行なわれ、ライトイネーブル信号／ＷＥが非活性化レベルの「Ｈ」レベルに固定される。
【００３４】
図７は、この疑似ＳＲＡＭのノーマルモードにおけるライト動作およびリフレッシュ動作を示すタイムチャートである。図７を参照して、図７が図６と異なる点は、信号／ＷＥと信号／ＯＥが入換えられ、リード動作の代わりにライト動作が行なわれる点である。ライトイネーブル信号／ＷＥは、所定周期で所定時間ずつ活性化レベルの「Ｌ」レベルに立下げられるクロック信号である。また、発振器１５の出力クロック信号ＲＥＦは、所定のリフレッシュ周期でパルス的に「Ｈ」レベルに立上げられる。リフレッシュ周期は、信号／ＷＥの周期よりも長い。
【００３５】
時刻ｔ０において信号／ＷＥが「Ｈ」レベルから「Ｌ」レベルに立下げられるとライト動作が行なわれ、時刻ｔ１において信号／ＷＥが「Ｌ」レベルから「Ｈ」レベルに立上げられるとリフレッシュ動作が行なわれ、時刻ｔ２において信号／ＷＥが「Ｈ」レベルから「Ｌ」レベルに立下げられるとライト動作が行なわれる。
【００３６】
図８は、この疑似ＳＲＡＭのテストモード時の動作を示すタイムチャートである。図８において、アウトプットイネーブル信号／ＯＥは、所定の周期で所定時間ずつ活性化レベルの「Ｌ」レベルに立下げられる。テストモードが設定されるとテスト信号ＴＥは「Ｈ」レベルにされ、図３のセレクタ１７は信号φＳに関係なく行アドレスバッファ３の出力アドレス信号Ｘを行デコーダ４に与え、図４のセレクタ２４はＴＲＥＦＥ発生回路２３の出力信号ＴＲＥＦＥをＡＮＤゲート２５の他方入力ノードに与える。信号ＴＲＥＦＥは「Ｈ」レベルに固定されるので、ワンショットパルス発生回路２１の出力信号ＰＷＬＥはＡＮＤゲート２５を通過してリフレッシュトリガ信号ＲＥＦＴＧとなる。
【００３７】
時刻ｔ０において信号／ＯＥが「Ｈ」レベルから「Ｌ」レベルに立下げられると、行アドレスバッファ３によってアドレス信号Ｘ０がラッチされ、そのアドレス信号Ｘ０に基づいてリード動作が行なわれる。次いで時刻ｔ１において信号／ＯＥが「Ｌ」レベルから「Ｈ」レベルに立上げられると、図４〜図７で示したリフレッシュトリガ信号ＲＥＦＴＧがパルス的に「Ｈ」レベルにされ、行アドレスバッファ３にラッチされているアドレス信号Ｘ０に基づいてリフレッシュ動作が行なわれる。
【００３８】
次に時刻ｔ２において信号／ＯＥが「Ｈ」レベルから「Ｌ」レベルに立下げられると、行アドレスバッファ３によってアドレス信号Ｘ１がラッチされ、そのアドレス信号Ｘ１に基づいてリード動作が行なわれる。次いで時刻ｔ３において信号／ＯＥが「Ｌ」レベルから「Ｈ」レベルに立上げられると、セレクタ２４の出力信号が「Ｈ」レベルに固定されているのでリフレッシュトリガ信号ＲＥＦＴＧがパルス的に「Ｈ」レベルにされ、行アドレスバッファ３にラッチされているアドレス信号Ｘ１に基づいてリフレッシュ動作が行なわれる。
【００３９】
このように、この疑似ＳＲＡＭでは、テストモード時は各リードサイクル毎にリフレッシュ動作とリード動作が行なわれる。また図９に示すように、信号／ＯＥを「Ｈ」レベルに固定し、信号／ＷＥを所定周期で所定時間ずつ「Ｌ」レベルにした場合は、各ライトサイクル毎にリフレッシュ動作とライト動作が行なわれる。また図１０に示すように、信号／ＯＥと／ＷＥを１周期ずつ交互に活性化レベルの「Ｌ」レベルに立下げた場合は、各リードサイクル毎にリフレッシュ動作とリード動作が行なわれ、各ライトサイクル毎にリフレッシュ動作とライト動作が行なわれる。このような厳しい条件でリード、ライト、リフレッシュを行なっても正常に動作する疑似ＳＲＡＭは製品として出荷され、正常に動作しない疑似ＳＲＡＭは不良品として廃棄される。
【００４０】
この実施の形態１では、テストモードにおいて各リードサイクル毎にリフレッシュ動作およびリード動作の両方を行ない、各ライトサイクル毎にリフレッシュ動作およびライト動作の両方を行なうことができ、最も厳しい条件で疑似ＳＲＡＭをテストすることができる。したがって、疑似ＳＲＡＭが正常かどうかを短時間で効率良くテストすることができる。
【００４１】
またテストモード時はアドレスカウンタ１６の出力アドレス信号ＲＸではなく行アドレスバッファ３の出力アドレス信号Ｘに基づいて読出動作を行なうので、リフレッシュ動作用のアドレス信号とリードまたはライト動作用のアドレス信号とを任意の組合せにすることができる。したがって、この点からも最も厳しい条件でテストすることができる。
【００４２】
［実施の形態２］
図１１は、この発明の実施の形態２による疑似ＳＲＡＭの要部を示す回路ブロック図である。図１１を参照して、この疑似ＳＲＡＭが実施の形態１の疑似ＳＲＡＭと異なる点は、ＴＲＥＦＥ発生回路２３がＴＲＥＦＥ発生回路３０で置換されている点である。ＴＲＥＦＥ発生回路３０は、ワンショットパルス発生回路３１，３２およびフリップフロップ３３を含む。
【００４３】
ワンショットパルス発生回路３１は、信号／ＯＥが「Ｈ」レベルから「Ｌ」レベルに立上げられたことに応じて信号φ３１をパルス的に「Ｈ」レベルに立上げる。ワンショットパルス発生回路３２は、信号／ＷＥが「Ｈ」レベルから「Ｌ」レベルに立下げられたことに応じて信号φ３２をパルス的に「Ｈ」レベルに立上げる。フリップフロップ３３は、信号φ３１がパルス的に「Ｈ」レベルにされたことに応じてセットされて信号ＴＲＥＦＥを「Ｌ」レベルから「Ｈ」レベルに立上げ、信号φ３２がパルス的に「Ｈ」レベルにされたことに応じてリセットされて信号ＴＲＥＦＥを「Ｈ」レベルから「Ｌ」レベルに立下げる。
【００４４】
図１２は、この疑似ＳＲＡＭのテストモード時の動作を示すタイムチャートである。図１２において、時刻ｔ０において信号／ＯＥが「Ｈ」レベルから「Ｌ」レベルに立下げられると、フリップフロップ３３がセットされて信号ＴＲＥＦＥが「Ｌ」レベルから「Ｈ」レベルに立上げられるとともに、行アドレスバッファ３によってアドレス信号Ｘ０がラッチされ、そのアドレス信号Ｘ０に基づいてリード動作が行なわれる。次いで時刻ｔ１において信号／ＯＥが「Ｌ」レベルから「Ｈ」レベルに立上げられると、セレクタ２４の出力信号が「Ｈ」レベルにされているのでリフレッシュトリガ信号ＲＥＦＴＧがパルス的に「Ｈ」レベルにされ、行アドレスバッファ３にラッチされているアドレス信号Ｘ０に基づいてリフレッシュ動作が行なわれる。
【００４５】
次に時刻ｔ２において信号／ＯＥが「Ｈ」レベルから「Ｌ」レベルに立下げられると、行アドレスバッファ３によってアドレス信号Ｘ１がラッチされ、そのアドレス信号Ｘ１に基づいてリード動作が行なわれる。次いで時刻ｔ３において信号／ＯＥが「Ｌ」レベルから「Ｈ」レベルに立上げられると、セレクタ２４の出力信号すなわち信号ＴＲＥＦＥが「Ｈ」レベルにされているのでリフレッシュトリガ信号ＲＥＦＴＧがパルス的に「Ｈ」レベルにされ、行アドレスバッファ３にラッチされているアドレス信号Ｘ１に基づいてリフレッシュ動作が行なわれる。
【００４６】
次に時刻ｔ４において信号／ＷＥが「Ｈ」レベルから「Ｌ」レベルに立下げられると、フリップフロップ３３がリセットされて信号ＴＲＥＦＥが「Ｈ」レベルから「Ｌ」レベルに立下げられるとともに、行アドレスバッファ３にアドレス信号Ｘ２がラッチされ、そのアドレス信号Ｘ２に基づいてライト動作が行なわれる。次いで時刻ｔ５において信号／ＷＥが「Ｌ」レベルから「Ｈ」レベルに立上げられると、図４のワンショットパルス発生回路２１の出力信号ＰＷＬＥがパルス的に「Ｈ」レベルに立上げられても、セレクタ２４の出力信号が「Ｌ」レベルにされているのでリフレッシュトリガ信号ＲＥＦＴＧは「Ｌ」レベルのまま変化せず、リフレッシュ動作は行なわれない。
【００４７】
次に時刻ｔ６において信号／ＯＥが「Ｈ」レベルから「Ｌ」レベルに立下げられると、フリップフロップ３３がセットされて信号ＴＲＥＦＥが「Ｌ」レベルから「Ｈ」レベルに立上げられるとともに、行アドレスバッファ３によってアドレス信号Ｘ３がラッチされ、そのアドレス信号Ｘ３に基づいてリード動作が行なわれる。
【００４８】
この実施の形態２では、テストモードにおいて各リードサイクル毎にリフレッシュ動作およびリード動作の両方を行なうことができ、厳しい条件で疑似ＳＲＡＭをテストすることができる。
【００４９】
図１３は、この実施の形態２の変更例を示す回路ブロック図である。図１３において、このＴＲＥＦＥ発生回路３４が図１１のＴＲＥＦＥ発生回路３０と異なる点は、信号／ＷＥ，／ＯＥがそれぞれワンショットパルス発生回路３１，３２に入力されている点である。信号／ＷＥが「Ｈ」レベルから「Ｌ」レベルに立下げられると、フリップフロップ３３がセットされて信号ＴＲＥＦＥが「Ｌ」レベルから「Ｈ」レベルに立上げられる。信号／ＯＥが「Ｈ」レベルから「Ｌ」レベルに立上げられると、フリップフロップ３３がリセットされて信号ＴＲＥＦＥが「Ｈ」レベルから「Ｌ」レベルに立下げられる。
【００５０】
図１４は、図１３に示したＴＲＥＦＥ発生回路３４を含む疑似ＳＲＡＭのテストモード時の動作を示すタイムチャートである。時刻ｔ０において信号／ＷＥが「Ｌ」レベルに立下げられると、フリップフロップ３３がセットされて信号ＴＲＥＦＥが「Ｈ」レベルに立上げられるとともに、ライト動作が行なわれる。時刻ｔ１において信号／ＷＥが「Ｈ」レベルに立上げられると、信号ＴＲＥＦＥが「Ｈ」レベルにされているのでリフレッシュ動作が行なわれる。時刻ｔ２において信号／ＷＥが「Ｌ」レベルに立下げられるとライト動作が行なわれ、時刻ｔ３において信号／ＷＥが「Ｈ」レベルに立上げられると信号ＴＲＥＦＥが「Ｈ」レベルにされているのでリフレッシュ動作が行なわれる。時刻ｔ４において信号／ＯＥが「Ｌ」レベルに立下げられると、フリップフロップ３３がリセットされて信号ＴＲＥＦＥが「Ｌ」レベルに立下げられるとともに、リード動作が行なわれる。時刻ｔ５において信号／ＯＥが「Ｈ」レベルに立上げられても、信号ＴＲＥＦＥが「Ｌ」レベルにされているのでリフレッシュ動作は行なわれない。
【００５１】
この変更例では、テストモードにおいて各ライトサイクル毎にリフレッシュ動作およびライト動作の両方を行なうことができ、厳しい条件で疑似ＳＲＡＭをテストすることができる。
【００５２】
［実施の形態３］
図１５は、この発明の実施の形態３による疑似ＳＲＡＭの要部を示す回路ブロック図である。図１５を参照して、この疑似ＳＲＡＭが実施の形態１の疑似ＳＲＡＭと異なる点は、ＴＲＥＦＥ発生回路２３がＴＲＥＦＥ発生回路３５と置換されている点と、スイッチ３８が追加されている点である。
【００５３】
ＴＲＥＦＥ発生回路３５の出力ノード３５ａは、チップイネーブル信号／ＣＥ用の信号入力端子３６に接続されている。入力バッファ３７は、外部から信号入力端子３６を介して与えられた信号／ＣＥを制御クロック発生回路１に伝達する。スイッチ３８の一方切換端子３８ａは入力バッファ３７の出力信号を受け、その他方切換端子３８ｂは接地電位ＧＮＤを受け、その共通端子３８ｃは制御クロック発生回路１に接続される。スイッチ３８の共通端子３８ｃに現れる信号は内部チップイネーブル信号ＺＣＥとなる。信号ＺＣＥが活性化レベルの「Ｌ」レベルにされると、疑似ＳＲＡＭが活性化される。
【００５４】
ノーマルモード時は、スイッチ３８の端子３８ａ，３８ｃ間が導通し、信号／ＣＥが入力バッファ３７およびスイッチ３８を介して制御クロック発生回路１に与えられる。テストモード時は、スイッチ３８の端子３８ｂ，３８ｃ間が導通し、信号ＺＣＥが「Ｌ」レベル（接地電位ＧＮＤ）にされ、疑似ＳＲＡＭは活性化状態に固定される。
【００５５】
図１６は、図１５で説明した疑似ＳＲＡＭのテストモード時の動作を示すタイムチャートである。この疑似ＳＲＡＭでは、信号／ＣＥ用の信号入力端子３６から信号ＴＲＥＦＥの論理レベルを任意に設定することができる。図１６では、信号ＴＲＥＦＥが時刻ｔ０〜ｔ４で「Ｈ」レベルにされ、時刻ｔ４〜ｔ６で「Ｌ」レベルにされた場合が示されている。時刻ｔ１およびｔ３では、信号ＴＲＥＦＥが「Ｈ」レベルにされているので、信号／ＯＥの立上がりエッジに応答してリフレッシュ動作が行なわれる。時刻ｔ５では、信号ＴＲＥＦＥが「Ｌ」レベルにされているので、信号／ＯＥの立上がりエッジに応答してリフレッシュ動作が行なわれない。
【００５６】
［実施の形態４］
図１７は、この発明の実施の形態４による疑似ＳＲＡＭの要部を示すブロック図であって、図３と対比される図である。図１７を参照して、この疑似ＳＲＡＭが実施の形態１の疑似ＳＲＡＭと異なる点は、アドレス発生回路４０が追加され、セレクタ１７がセレクタ４１で置換されている点である。
【００５７】
アドレス発生回路４０は、行アドレスバッファ３の出力アドレス信号Ｘ＝Ａ７〜Ａ１９を所定の値ｎだけシフトさせたアドレス信号Ｘ＋ｎを出力する。ｎは、二進数で表わすと１３ビットの数字である。
【００５８】
セレクタ４１は、アドレスカウンタ１６の出力アドレス信号ＲＸと、行アドレスバッファ３の出力アドレス信号Ｘと、アドレス発生回路４０の出力アドレス信号Ｘ＋ｎとを受け、信号φＳ，ＴＥによって制御される。信号φＳは、リフレッシュ動作時は「Ｈ」レベルにされ、リード動作時およびライト動作時は「Ｌ」レベルにされる。テスト信号ＴＥは、テストモード時は「Ｈ」レベルにされ、ノーマルモード時は「Ｌ」レベルにされる。
【００５９】
セレクタ４１は、信号φＳ，ＴＥが共に「Ｌ」レベルの場合はアドレス信号Ｘを行デコーダ４に与え、信号φＳ，ＴＥがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルの場合はアドレス信号ＲＸを行デコーダ４に与え、信号φＳ，ＴＥがそれぞれ「Ｌ」レベルおよび「Ｈ」レベルの場合はアドレス信号Ｘを行デコーダ４に与え、信号φＳ，ＴＥが共に「Ｈ」レベルの場合はアドレス信号ｘ＋ｎを行デコーダ４に与える。
【００６０】
図１８は、図１７で説明した疑似ＳＲＡＭのテストモード時の動作を示すタイムチャートである。テストモードでは、図４のセレクタ２４の出力信号すなわち信号ＴＲＥＦＥは「Ｈ」レベルに固定されている。時刻ｔ０において信号／ＯＥが「Ｌ」レベルに立下げられると、行アドレスバッファ３によってアドレス信号Ｘ０がラッチされ、そのアドレス信号Ｘ０に基づいてリード動作が行なわれるとともに、アドレス発生回路４０からアドレス信号Ｘ０＋ｎが出力される。時刻ｔ１において信号／ＯＥが「Ｈ」レベルに立上げられると、アドレス発生回路４０の出力アドレス信号Ｘ０＋ｎに基づいてリフレッシュ動作が行なわれる。
【００６１】
この実施の形態４では、前回のリードアドレスまたはライトアドレスと異なるアドレスでリフレッシュすることができる。
【００６２】
なお、互いにシフト量ｎが異なる複数のアドレス発生回路を設け、それらのうちのいずれかのアドレス発生回路の出力アドレス信号を選択して行デコーダ４に与えてもよい。
【００６３】
［実施の形態５］
図１９は、この発明の実施の形態５による疑似ＳＲＡＭの要部を示すブロック図であって、図１７と対比される図である。図１７を参照して、この疑似ＳＲＡＭが実施の形態５の疑似ＳＲＡＭと異なる点は、アドレス発生回路４０が行アドレスバッファ４２で置換されている点である。
【００６４】
アドレスバッファ４２は、信号／ＯＥ，／ＷＥの立上がりエッジに応答してアドレス信号ＴＲＸ＝Ａ７〜Ａ１９をラッチし、ラッチしたアドレス信号ＴＲＸをセレクタ４１に与える。セレクタ４１は、アドレスカウンタ１６の出力アドレス信号ＲＸと、行アドレスバッファ３の出力アドレス信号Ｘと、行アドレスバッファ４２の出力アドレス信号ＴＲＸとを受け、信号φＳ，ＴＥによって制御される。
【００６５】
セレクタ４１は、信号φＳ，ＴＥが共に「Ｌ」レベルの場合はアドレス信号Ｘを行デコーダ４に与え、信号φＳ，ＴＥがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルの場合はアドレス信号ＲＸを行デコーダ４に与え、信号φＳ，ＴＥがそれぞれ「Ｌ」レベルおよび「Ｈ」レベルの場合はアドレス信号Ｘを行デコーダ４に与え、信号φＳ，ＴＥが共に「Ｈ」レベルの場合はアドレス信号ＴＲＸを行デコーダ４に与える。
【００６６】
図２０は、図１９で説明した疑似ＳＲＡＭのテストモード時の動作を示すタイムチャートである。テストモードでは、図４のセレクタ２４の出力信号すなわち信号ＴＲＥＦＥは「Ｈ」レベルに固定されている。時刻ｔ０において信号／ＯＥが「Ｌ」レベルに立下げられると、行アドレスバッファ３によってアドレス信号Ｘ０がラッチされ、そのアドレス信号Ｘ０に基づいてリード動作が行なわれる。時刻ｔ１において信号／ＯＥが「Ｈ」レベルに立上げられると、行アドレスバッファ４２によってアドレス信号ＴＲＸ０がラッチされ、そのアドレス信号ＴＲＸ０に基づいてリフレッシュ動作が行なわれる。
【００６７】
この実施の形態５では、前回のリードアドレスまたはライトアドレスと無関係のアドレスでリフレッシュすることができる。
【００６８】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００６９】
【図１】この発明の実施の形態１による疑似ＳＲＡＭの全体構成を示すブロック図である。
【図２】図１に示したメモリアレイおよびセンスアンプ＋入出力制御回路の構成を示す回路ブロック図である。
【図３】図１に示した疑似ＳＲＡＭのリフレッシュ動作に関連する部分の構成を示すブロック図である。
【図４】図１に示した疑似ＳＲＡＭのリフレッシュ動作に関連する部分を示す他の回路ブロック図である。
【図５】図４に示したＴＲＥＦＥ発生回路の構成を示す回路図である。
【図６】図１〜図５に示した疑似ＳＲＡＭのノーマルモードにおけるリード動作およびリフレッシュ動作を示すタイムチャートである。
【図７】図１〜図５に示した疑似ＳＲＡＭのノーマルモードにおけるライト動作およびリフレッシュ動作を示すタイムチャートである。
【図８】図１〜図５に示した疑似ＳＲＡＭのテストモードにおけるリード動作およびリフレッシュ動作を示すタイムチャートである。
【図９】図１〜図５に示した疑似ＳＲＡＭのテストモードにおけるライト動作およびリフレッシュ動作を示すタイムチャートである。
【図１０】図１〜図５に示した疑似ＳＲＡＭのテストモードにおけるリード動作、ライト動作、およびリフレッシュ動作を示すタイムチャートである。
【図１１】この発明の実施の形態２による疑似ＳＲＡＭのＴＲＥＦＥ発生回路の構成を示す回路ブロック図である。
【図１２】図１１で説明した疑似ＳＲＡＭのテストモードにおけるリード動作、ライト動作およびリフレッシュ動作を示すタイムチャートである。
【図１３】実施の形態２の変更例を示す回路ブロック図である。
【図１４】図１３で説明した疑似ＳＲＡＭのテストモードにおけるライト動作、リード動作およびリフレッシュ動作を示すタイムチャートである。
【図１５】この発明の実施の形態３による疑似ＳＲＡＭの要部を示す回路ブロック図である。
【図１６】図１５で説明した疑似ＳＲＡＭのテストモードにおけるリード動作およびリフレッシュ動作を示すタイムチャートである。
【図１７】この発明の実施の形態４による疑似ＳＲＡＭの要部を示すブロック図である。
【図１８】図１７で説明した疑似ＳＲＡＭのテストモードにおけるリード動作およびリフレッシュ動作を示すタイムチャートである。
【図１９】この発明の実施の形態５による疑似ＳＲＡＭの要部を示すブロック図である。
【図２０】図１９で説明した疑似ＳＲＡＭのテストモードにおけるリード動作およびリフレッシュ動作を示すタイムチャートである。
【符号の説明】
【００７０】
１  制御クロック発生回路、２  列アドレスバッファ、３，４２  行アドレスバッファ、４  行デコーダ、５  列デコーダ、６  メモリアレイ、７  センスアンプ＋入出力制御回路、８  入出力バッファ、１１  列選択ゲート、１２  センスアンプ、１３  イコライザ、ＭＣ  メモリセル、ＷＬ  ワード線、ＢＬ，／ＢＬ  ビット線対、１５  発振器、１６  アドレスカウンタ、１７，２４，４１  セレクタ、２０  ワードドライバ制御回路、２１，３１，３２  ワンショットパルス発生回路、２２，３３  フリップフロップ、２３，３０，３４，３５  ＴＲＥＦＥ発生回路、２５  ＡＮＤゲート、２６  リフレッシュ制御回路、３６  信号入力端子、３７  入力バッファ、３８  スイッチ、４０  アドレス発生回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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