(57)【要約】【課題】  高分解能で且つその分解能のばらつきを抑えた小面積型のクロック位相遅延回路を提供する。【解決手段】  ２列の遅延素子（４０１〜４０７）、（４０８〜４１４）、及び前記２列の遅延素子において、入力のクロック信号が通過する個数を選択する選択回路４１５〜４２０と、遅延調整用の２列の選択回路（４２１〜４２６）、（４２７〜４３２）とを備える。前記２列の遅延素子と前記２列の選択回路のうち、クロック信号を通過させる遅延素子の数と選択回路の数を変更する。これにより、クロック信号の総合遅延時間を遅延素子４０１〜４１４の遅延時間と選択回路４１５〜４３２の遅延時間よりも微小な単位で変化させることができる。【選択図】  図４
2005092591.tif 000002
【特許請求の範囲】
【請求項１】
遅延素子をｎ段（ｎは２以上の自然数）直列接続した第１の遅延線をｍ列（ｍは２以上の自然数）有すると共に、
ｍ入力の選択回路をｎ個備えた遅延線選択回路と、
２入力の選択回路をｎ段直列接続した第２の遅延線とを備え、
前記第１の遅延線のｊ列目（１≦ｊ≦ｍ）のｉ段目（１≦ｉ≦ｎ−１）の遅延素子の出力は、前記第１の遅延線のｊ列目（１≦ｊ≦ｍ）のｉ＋１段目（１≦ｉ≦ｎ−１）の遅延素子の入力及び、前記遅延線選択回路のｉ個目（１≦ｉ≦ｎ−１）のｍ入力の選択回路の第ｊ（１≦ｊ≦ｍ）の入力に接続されており、
前記第１の遅延線のｊ列目（１≦ｊ≦ｍ）のｎ段目の遅延素子の出力は、前記遅延線選択回路のｎ個目のｍ入力の選択回路の第ｊ（１≦ｊ≦ｍ）の入力に接続されており、
前記遅延線選択回路のｉ個目（１≦ｉ≦ｎ）のｍ入力の選択回路の出力は、前記第２の遅延線のｉ段目（１≦ｉ≦ｎ）の２入力の選択回路の第１の入力に接続されており、
前記第２の遅延線のｉ段目（１≦ｉ≦ｎ−１）の２入力の選択回路の出力は、前記第２の遅延線のｉ＋１段目（１≦ｉ≦ｎ−１）の２入力の選択回路の第２の入力に接続されており、
前記第１の遅延線の１段目の遅延素子の入力を入力とし、
前記第２の遅延線のｎ段目の２入力の選択回路の出力を出力とする
ことを特徴とするクロック位相遅延回路。
【請求項２】
前記ｍ列の第１の遅延線のｎ段の遅延素子は、各々、インバータにより構成され、
前記第２の遅延線のｎ段の２入力の選択回路は、入力と出力の極性が反転するセレクタにより構成される
ことを特徴とする請求項１記載のクロック位相遅延回路。
【請求項３】
請求項１記載の位相遅延回路をチップ上にレイアウトするクロック位相遅延回路のレイアウト方法であって、
前記第１の遅延線の各列のｉ段目（１≦ｉ≦ｎ）の遅延素子と、前記遅延線選択回路のｉ個目（１≦ｉ≦ｎ）のｍ入力の選択回路と、前記第２の遅延線のｉ段目（１≦ｉ≦ｎ）の２入力の選択回路とを、１段分のクロック遅延回路として、
ｈ段分（１≦ｈ≦ｎ／２）のクロック遅延回路を１つのマクロセルとして用い、
前記マクロセルを用いてマクロセル間の遅延時間が等しくなるように配線を行う
ことを特徴とするクロック位相遅延回路のレイアウト方法。
【請求項４】
前記１段分のクロック遅延回路において、
各列の第１の遅延線において遅延素子の入力と出力とを同一高さ位置に配置し、
２入力の選択回路の入力と出力とを同一高さ位置に配置する
ことを特徴とする請求項３記載のクロック位相遅延回路のレイアウト方法。
【請求項５】
遅延素子をｎ段（ｎは２以上の自然数）直列接続した第１の遅延線と、
２入力の選択回路をｎ段直列接続した第２の遅延線をｌ列（ｌは２以上の自然数）とを備え、
前記第１の遅延線のｉ段目（１≦ｉ≦ｎ−１）の遅延素子の出力は、前記第１の遅延線のｉ＋１段目（１≦ｉ≦ｎ−１）の遅延素子の入力及び、前記第２の遅延線の各列のｉ段目（１≦ｉ≦ｎ−１）の２入力の選択回路の第１の入力に接続されており、
前記第１の遅延線のｎ段目の遅延素子の出力は、前記第２の遅延線のｎ段目の２入力の選択回路の第１の入力に接続されており、
前記第２の遅延線のｋ列目（１≦ｋ≦ｌ）のｉ段目（１≦ｉ≦ｎ−１）の２入力の選択回路の出力は、前記第２の遅延線のｋ列目（１≦ｋ≦ｌ）のｉ＋１段目（１≦ｉ≦ｎ−１）の２入力の選択回路の第２の入力に接続されており、
前記第１の遅延線の１段目の遅延素子の入力を入力とし、
前記第２の遅延線の各列のｎ段目の２入力の選択回路の出力を出力とする
ことを特徴とするクロック位相遅延回路。
【請求項６】
前記第１の遅延線のｎ段の遅延素子は、各々、インバータにより構成され、
前記ｌ列の第２の遅延線のｎ段の２入力の選択回路は、入力と出力の極性が反転するセレクタにより構成される
ことを特徴とする請求項５記載のクロック位相遅延回路。
【請求項７】
請求項５記載のクロック位相遅延回路をチップ上にレイアウトするクロック位相遅延回路のレイアウト方法であって、
前記第１の遅延線のｉ段目（１≦ｉ≦ｎ）の遅延素子と、前記第２の遅延線の各列のｉ段目（１≦ｉ≦ｎ）の２入力の選択回路とを、１段分のクロック遅延回路として、
ｈ段分（１≦ｈ≦ｎ／２）のクロック遅延回路を１つのマクロセルとして用い、
前記マクロセルを用いてマクロセル間の遅延時間が等しくなるように配線を行う
ことを特徴とするクロック位相遅延回路のレイアウト方法。
【請求項８】
前記１段分のクロック遅延回路において、
遅延素子の入力と出力とを同一高さ位置に配置し、
各列の第２の遅延線において２入力の選択回路の入力と出力とを同一高さ位置に配置する
ことを特徴とする請求項７記載のクロック位相遅延回路のレイアウト方法。
【請求項９】
遅延素子をｎ段（ｎは２以上の自然数）直列接続した第１の遅延線をｍ列（ｍは２以上の自然数）備えると共に、
ｍ入力の選択回路をｎ個有する遅延線選択回路を備え、更に、
２入力の選択回路をｎ段直列接続した第２の遅延線をｌ列（ｌは２以上の自然数）備え、
前記第１の遅延線のｊ列目（１≦ｊ≦ｍ）のｉ段目（１≦ｉ≦ｎ−１）の遅延素子の出力は、前記第１の遅延線のｊ列目（１≦ｊ≦ｍ）のｉ＋１段目（１≦ｉ≦ｎ−１）の遅延素子の入力及び、前記遅延線選択回路のｉ個目（１≦ｉ≦ｎ−１）のｍ入力の選択回路の第ｊ（１≦ｊ≦ｍ）の入力に接続されており、
前記第１の遅延線のｊ列目（１≦ｊ≦ｍ）のｎ段目の遅延素子の出力は、前記遅延線選択回路のｎ個目のｍ入力の選択回路の第ｊ（１≦ｊ≦ｍ）の入力に接続されており、
前記遅延線選択回路のｉ個目（１≦ｉ≦ｎ）のｍ入力の選択回路の出力は、前記第２の遅延線の各列のｉ段目（１≦ｉ≦ｎ）の２入力の選択回路の第１の入力に接続されており、
前記第２の遅延線のｋ列目（１≦ｋ≦ｌ）のｉ段目（１≦ｉ≦ｎ−１）の２入力の選択回路の出力は、前記第２の遅延線のｋ列目（１≦ｋ≦ｌ）のｉ＋１段目（１≦ｉ≦ｎ−１）の２入力の選択回路の第２の入力に接続されており、
前記第１の遅延線の１段目の遅延素子の入力を入力とし、
前記各列の第２の遅延線のｎ段目の２入力の選択回路の出力を出力とする
ことを特徴とするクロック位相遅延回路。
【請求項１０】
前記ｍ列の第１の遅延線のｎ段の遅延素子は、各々、インバータにより構成され、
前記ｌ列の第２の遅延線のｎ段の２入力の選択回路は、入力と出力の極性が反転するセレクタにより構成される
ことを特徴とする請求項９記載のクロック位相遅延回路。
【請求項１１】
請求項９記載のクロック位相遅延回路をチップ上にレイアウトするクロック位相遅延回路のレイアウト方法であって、
前記第１の遅延線の各列のｉ段目（１≦ｉ≦ｎ）の遅延素子と、前記遅延線選択回路のｉ個目（１≦ｉ≦ｎ）のｍ入力の選択回路と、前記第２の遅延線の各列のｉ段目（１≦ｉ≦ｎ）の２入力の選択回路とを、１段分のクロック遅延回路として、
ｈ段分（１≦ｈ≦ｎ／２）のクロック遅延回路を１つのマクロセルとして用い、
前記マクロセルを用いてマクロセル間の遅延時間が等しくなるように配線を行う
ことを特徴とするクロック位相遅延回路のレイアウト方法。
【請求項１２】
前記１段分のクロック遅延回路において、
各列の第１の遅延線において遅延素子の入力と出力とを同一高さ位置に配置し、
各列の第２の遅延線において２入力の選択回路の入力と出力とを同一高さ位置に配置する
ことを特徴とする請求項１１記載のクロック位相遅延回路のレイアウト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路において、遅延素子を用いてクロックの位相を高精度に調整するクロック位相遅延回路に関するものである。
【背景技術】
【０００２】
従来、所定の周波数を持つクロック信号を入力し、前記クロック信号に対し所定の遅延差（分解能）単位で位相を遅延させたクロック信号を出力するクロック位相遅延回路は、第１の従来例として、例えば図６のように構成される。この位相遅延回路は、クロック信号を入力６１１に加え、直列に接続された６個の第１遅延素子６０１〜第６遅延素子６０６を用いて前記クロック信号を遅延させながら、それらのうち１つの信号を、選択回路６０７を用いて、選択信号６１２により選択し、出力６１３に出力する。以下、図６及び図７を用いて、前記第１のの従来クロック位相遅延回路の構成及び動作の詳細について説明する。
【０００３】
図６の入力６１１に図７（ａ）の波形のクロックを加える。図６の第１遅延素子６０１〜第６遅延素子６０６の遅延時間が等しく時間ｔ７であるとすると、第１遅延素子６０１の出力は図７（ｂ）の波形で表すことができる。同様に、第２遅延素子６０２〜第６遅延素子６０６の出力は、図７（ｃ）〜（ｇ）の波形で表すことができる。これらの出力のうち、選択信号６１２によって選択回路６０７で１つの出力を選択し、出力６１３へ出力する。このように、図６の第１の従来例は、遅延素子で遅延させた多くのクロック信号を多入力選択回路で選択する方法である。
【０００４】
また、第２の従来例として、図８に示されるように、２入力のセレクタ８０３〜８０８を用い、それ等のセレクタの遅延を用いて位相を遅らせる方法も知られている（特許文献１参照）。以下に、図８及び図９を用いて、この第２の従来のクロック位相遅延回路の構成及び動作について説明する。
【０００５】
図８の入力８１１に図９（ａ）の波形のクロックを加える。図８の反転遅延素子８０１と遅延素子８０２の遅延時間が等しく時間ｔ９１になるように制御されているものとする。このとき、図８の反転遅延素子８０１の出力は図９（ｂ）の波形になり、図８の遅延素子８０２の出力は図９（ｃ）の波形になる。図８の第１選択回路８０３〜第６選択回路８０８の遅延時間を等しく時間ｔ９２であるとする。図８において、第１〜第６の選択回路８０３〜８０８が上側の入力を選択するように選択信号８１４を制御すると、出力８１５には図９の（ｄ）の波形が出力される。同様にして、図８において、第１の選択回路８０３が下側の入力を選択し、第２〜第６の選択回路８０４〜８０８が上側の入力を選択するように選択信号８１４を制御すると、出力８１５には図９の（ｅ）の波形が出力される。このように、図８の第２の従来例は、選択回路８０３〜８０８を直列接続し、これら選択回路の遅延時間を位相遅延に用いる方法である。
【０００６】
また、第３の従来例として、図１０に示されるように、２系統の遅延素子を用いて、それら遅延素子の遅延時間の差を用いて位相を遅らせる方法も知られている（特許文献２参照）。以下に、図１０及び図１１を用いてこのクロック位相遅延回路の構成及び動作について説明する。
【０００７】
図１０の入力１０２０にクロック信号を加えて、第１選択回路１０１３が入力として第３遅延素子１００３の出力を選択するように第１選択信号１０２１を制御する。また、第２選択回路１０１４が入力として第１０遅延素子１０１０の出力を選択するように第２選択信号１０２３を制御する。第１遅延素子１００１〜第６遅延素子１００６の遅延が等しく時間ｔ１１１であり、第７遅延素子１００７〜第１２遅延素子１０１２の遅延が等しく時間ｔ１１２であり、第１選択回路の遅延が各入力で等しく時間ｔ１１３であり、第２選択回路の遅延が各入力で等しく時間ｔ１１４であるとする。
【０００８】
入力として図１１（ａ）の信号を入力すると、このとき、図１０の第１出力１０２２は、第１〜第３遅延素子１００１〜１００３と第１選択回路１０１３とを通過した信号が入るので、図１１（ｂ）のように入力クロック信号より時間ｔ１１１×３＋ｔ１１３遅れたクロック信号となる。同様に、図１０の出力１０２４は、第７〜第１０遅延素子１００７〜１０１０と第２選択回路１０１４を通過した信号が入るので、第１出力１０２２よりも時間ｔ１１２×４＋ｔ１１４だけ遅れたクロック信号になる。よって、出力は、図１１（ｃ）のように、入力クロック信号よりも時間ｔ１１１×３＋ｔ１１２×４＋ｔ１１３＋ｔ１１４だけ遅れた信号となる。次に、図１０の第１選択回路１０１３が入力として第４遅延素子１００４の出力を選択するように第１選択信号１０２１を制御し、また、第２選択回路１０１４が入力として第１１遅延素子１０１１の出力を選択するように第２選択信号１０２３を制御すると、同様にして、図１０の第１出力１０２２は、第１〜第４遅延素子と第１選択回路を通過した信号が入るので、図１１（ｄ）のように入力クロック信号よりも時間ｔ１１１×４＋ｔ１１３遅れたクロック信号となる。同様に、図１０の出力１０２４は、第７〜第９遅延素子と第２選択回路とを通過した信号が入るので、第１出力１０２２よりも時間ｔ１１２×３＋ｔ１１４だけ遅れたクロック信号になる。よって、出力は、図１１（ｅ）のように、入力クロック信号より時間ｔ１１１×４＋ｔ１１２×３＋ｔ１１３＋ｔ１１４だけ遅れたクロック信号となる。
【０００９】
この２つの場合の図１０の出力１０２４の出力信号の遅延差は、遅延時間がｔ１１１＜ｔ１１２とすると、（ｔ１１１×３＋ｔ１１２×４＋ｔ１１３＋ｔ１１４）−（ｔ１１１×４＋ｔ１１２×３＋ｔ１１３＋ｔ１１４）＝ｔ１１２−ｔ１１１となる。遅延時間ｔ１１２＜２×ｔ１１１となるような遅延素子を選べば、ｔ１１２−ｔ１１１＜ｔ１１１であるので、遅延素子の遅延時間よりも小さな分解能を得ることができる。このように、図１０に示した第３の従来例は、２種類の遅延時間を持つ遅延素子で遅延させたクロック信号を２つの多入力選択回路で選択する方法である。
【００１０】
【特許文献１】特開２００１−２８２３８１号公報
【００１１】
【特許文献２】特開２００１−２８５２６６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、以上の従来技術には以下のような問題があった。
【００１３】
すなわち、図６に示される第１の従来例のクロック位相遅延回路では、選択回路６０７の各入力と出力６１３との間の各遅延時間の差を小さくする必要がある。しかし、遅延素子を数多く用いた場合、選択回路６０７の入力信号の数が多くなり、回路が複雑化して、選択回路６０７に入力する信号線が増えるため、選択回路６０７で生じる遅延時間を全ての入力に対して均一にするのは困難である。このため、分解能を合わせるのが困難であり、また、回路規模が大きくなるという課題がある。
【００１４】
一方、図８に示される第２の従来例のクロック位相遅延回路は、この多入力選択回路の遅延時間の合わせ込みの課題を解決するものであり、選択回路８０３の出力がクロック位相遅延回路の出力となり、多入力の選択回路を用いないため、各選択回路８０３〜８０８の遅延時間が分解能となり、回路規模も小さくなる。
【００１５】
しかし、これら第１及び第２の従来例のクロック位相遅延回路では、分解能は各々遅延素子、選択回路の遅延時間で決定されるので、微小分解能を得るためには、遅延素子や選択回路の遅延時間を小さくする（高速化する）必要がある。しかし、遅延素子や選択回路の遅延時間には限界があり、遅延時間の小さな遅延素子、選択回路を構成することは極めて困難である。従って、遅延素子や選択回路の遅延時間よりも微小の分解能を得ることができないという問題がある。データ転送の高速化が進む今日において、より微小の分解能で位相を制御可能なクロック位相遅延回路を構成することは重要である。
【００１６】
図１０に示される第３の従来例のクロック位相遅延回路は、この分解能短縮の課題を解決するクロック位相遅延回路である。つまり、２種類の遅延時間の遅延素子を用意し、入力から出力までの遅延素子数を調整することにより、分解能を２種類の遅延素子の遅延時間差にしている。しかし、図１０に示されるように、遅延素子数と等しい入力数の選択回路を２つ使用するため、第１の従来例と同じ多入力選択回路の遅延時間の合わせ込みの課題が残っている。また、第１及び第２の従来例では、選択回路は１系統であるが、２つの多入力選択回路を用いるため、選択信号も２系統必要になり、デコーダ回路が複雑になり、回路規模が大きくなるという課題がある。更に、多入力選択回路の分、回路規模は一層大きくなる。
【００１７】
また、プロセスの微細化により、ゲート遅延と配線遅延から成る遅延時間のうち、配線遅延の占める割合が大きくなっている。このため、多入力選択回路は通常、２入力素子をツリー状に接続して構成するので、集積素子へのレイアウト時に、各配線の遅延時間が一層合わせ難くなり、遅延時間の合わせ込みは益々困難になる。第２の従来例のクロック位相遅延調整回路は、規則的な回路構成をしているが、自動配線及び自動配置によるレイアウト方法では、配線長がばらつくため、経路毎に遅延時間が異なり、分解能がばらついてしまう問題がある。
【００１８】
本発明の目的は、多入力選択回路を用いることなく、分解能が高く、且つその分解能のばらつきが小さいクロック位相遅延回路を提供することにある。
【課題を解決するための手段】
【００１９】
前記目的を達成するため、本発明では、複数の遅延素子を直列に接続した系統を複数系統設けると共に、複数の選択回路を設けて、これら複数系統の遅延素子と複数の選択回路のうちクロック信号が通過する遅延素子の数と選択回路の数を変更することとする。
【００２０】
すなわち、請求項１記載の発明のクロック位相遅延回路は、遅延素子をｎ段（ｎは２以上の自然数）直列接続した第１の遅延線をｍ列（ｍは２以上の自然数）有すると共に、ｍ入力の選択回路をｎ個備えた遅延線選択回路と、２入力の選択回路をｎ段直列接続した第２の遅延線とを備え、前記第１の遅延線のｊ列目（１≦ｊ≦ｍ）のｉ段目（１≦ｉ≦ｎ−１）の遅延素子の出力は、前記第１の遅延線のｊ列目（１≦ｊ≦ｍ）のｉ＋１段目（１≦ｉ≦ｎ−１）の遅延素子の入力及び、前記遅延線選択回路のｉ個目（１≦ｉ≦ｎ−１）のｍ入力の選択回路の第ｊ（１≦ｊ≦ｍ）の入力に接続されており、前記第１の遅延線のｊ列目（１≦ｊ≦ｍ）のｎ段目の遅延素子の出力は、前記遅延線選択回路のｎ個目のｍ入力の選択回路の第ｊ（１≦ｊ≦ｍ）の入力に接続されており、前記遅延線選択回路のｉ個目（１≦ｉ≦ｎ）のｍ入力の選択回路の出力は、前記第２の遅延線のｉ段目（１≦ｉ≦ｎ）の２入力の選択回路の第１の入力に接続されており、前記第２の遅延線のｉ段目（１≦ｉ≦ｎ−１）の２入力の選択回路の出力は、前記第２の遅延線のｉ＋１段目（１≦ｉ≦ｎ−１）の２入力の選択回路の第２の入力に接続されており、前記第１の遅延線の１段目の遅延素子の入力を入力とし、前記第２の遅延線のｎ段目の２入力の選択回路の出力を出力とすることを特徴とする。
【００２１】
請求項２記載の発明は、前記請求項１記載のクロック位相遅延回路において、前記ｍ列の第１の遅延線のｎ段の遅延素子は、各々、インバータにより構成され、前記第２の遅延線のｎ段の２入力の選択回路は、入力と出力の極性が反転するセレクタにより構成されることを特徴とする。
【００２２】
請求項３記載の発明のクロック位相遅延回路のレイアウト方法は、請求項１記載の位相遅延回路をチップ上にレイアウトするクロック位相遅延回路のレイアウト方法であって、前記第１の遅延線の各列のｉ段目（１≦ｉ≦ｎ）の遅延素子と、前記遅延線選択回路のｉ個目（１≦ｉ≦ｎ）のｍ入力の選択回路と、前記第２の遅延線のｉ段目（１≦ｉ≦ｎ）の２入力の選択回路とを、１段分のクロック遅延回路として、ｈ段分（１≦ｈ≦ｎ／２）のクロック遅延回路を１つのマクロセルとして用い、前記マクロセルを用いてマクロセル間の遅延時間が等しくなるように配線を行うことを特徴とする。
【００２３】
請求項４記載の発明は、前記請求項３記載のクロック位相遅延回路のレイアウト方法において、前記１段分のクロック遅延回路において、各列の第１の遅延線において遅延素子の入力と出力とを同一高さ位置に配置し、２入力の選択回路の入力と出力とを同一高さ位置に配置することを特徴とする。
【００２４】
請求項５記載の発明のクロック位相遅延回路は、遅延素子をｎ段（ｎは２以上の自然数）直列接続した第１の遅延線と、２入力の選択回路をｎ段直列接続した第２の遅延線をｌ列（ｌは２以上の自然数）とを備え、前記第１の遅延線のｉ段目（１≦ｉ≦ｎ−１）の遅延素子の出力は、前記第１の遅延線のｉ＋１段目（１≦ｉ≦ｎ−１）の遅延素子の入力及び、前記第２の遅延線の各列のｉ段目（１≦ｉ≦ｎ−１）の２入力の選択回路の第１の入力に接続されており、前記第１の遅延線のｎ段目の遅延素子の出力は、前記第２の遅延線のｎ段目の２入力の選択回路の第１の入力に接続されており、前記第２の遅延線のｋ列目（１≦ｋ≦ｌ）のｉ段目（１≦ｉ≦ｎ−１）の２入力の選択回路の出力は、前記第２の遅延線のｋ列目（１≦ｋ≦ｌ）のｉ＋１段目（１≦ｉ≦ｎ−１）の２入力の選択回路の第２の入力に接続されており、前記第１の遅延線の１段目の遅延素子の入力を入力とし、前記第２の遅延線の各列のｎ段目の２入力の選択回路の出力を出力とすることを特徴とする。
【００２５】
請求項６記載の発明は、前記請求項５記載のクロック位相遅延回路において、前記第１の遅延線のｎ段の遅延素子は、各々、インバータにより構成され、前記ｌ列の第２の遅延線のｎ段の２入力の選択回路は、入力と出力の極性が反転するセレクタにより構成されることを特徴とする。
【００２６】
請求項７記載の発明のクロック位相遅延回路のレイアウト方法は、請求項５記載のクロック位相遅延回路をチップ上にレイアウトするクロック位相遅延回路のレイアウト方法であって、前記第１の遅延線のｉ段目（１≦ｉ≦ｎ）の遅延素子と、前記第２の遅延線の各列のｉ段目（１≦ｉ≦ｎ）の２入力の選択回路とを、１段分のクロック遅延回路として、ｈ段分（１≦ｈ≦ｎ／２）のクロック遅延回路を１つのマクロセルとして用い、前記マクロセルを用いてマクロセル間の遅延時間が等しくなるように配線を行うことを特徴とする。
【００２７】
請求項８記載の発明は、前記請求項７記載のクロック位相遅延回路のレイアウト方法において、前記１段分のクロック遅延回路において、遅延素子の入力と出力とを同一高さ位置に配置し、各列の第２の遅延線において２入力の選択回路の入力と出力とを同一高さ位置に配置することを特徴とする。
【００２８】
請求項９記載の発明のクロック位相遅延回路は、遅延素子をｎ段（ｎは２以上の自然数）直列接続した第１の遅延線をｍ列（ｍは２以上の自然数）備えると共に、ｍ入力の選択回路をｎ個有する遅延線選択回路を備え、更に、２入力の選択回路をｎ段直列接続した第２の遅延線をｌ列（ｌは２以上の自然数）備え、前記第１の遅延線のｊ列目（１≦ｊ≦ｍ）のｉ段目（１≦ｉ≦ｎ−１）の遅延素子の出力は、前記第１の遅延線のｊ列目（１≦ｊ≦ｍ）のｉ＋１段目（１≦ｉ≦ｎ−１）の遅延素子の入力及び、前記遅延線選択回路のｉ個目（１≦ｉ≦ｎ−１）のｍ入力の選択回路の第ｊ（１≦ｊ≦ｍ）の入力に接続されており、前記第１の遅延線のｊ列目（１≦ｊ≦ｍ）のｎ段目の遅延素子の出力は、前記遅延線選択回路のｎ個目のｍ入力の選択回路の第ｊ（１≦ｊ≦ｍ）の入力に接続されており、前記遅延線選択回路のｉ個目（１≦ｉ≦ｎ）のｍ入力の選択回路の出力は、前記第２の遅延線の各列のｉ段目（１≦ｉ≦ｎ）の２入力の選択回路の第１の入力に接続されており、前記第２の遅延線のｋ列目（１≦ｋ≦ｌ）のｉ段目（１≦ｉ≦ｎ−１）の２入力の選択回路の出力は、前記第２の遅延線のｋ列目（１≦ｋ≦ｌ）のｉ＋１段目（１≦ｉ≦ｎ−１）の２入力の選択回路の第２の入力に接続されており、前記第１の遅延線の１段目の遅延素子の入力を入力とし、前記各列の第２の遅延線のｎ段目の２入力の選択回路の出力を出力とすることを特徴とする。
【００２９】
請求項１０記載の発明は、前記請求項９記載のクロック位相遅延回路において、前記ｍ列の第１の遅延線のｎ段の遅延素子は、各々、インバータにより構成され、前記ｌ列の第２の遅延線のｎ段の２入力の選択回路は、入力と出力の極性が反転するセレクタにより構成されることを特徴とする。
【００３０】
請求項１１記載の発明のクロック位相遅延回路のレイアウト方法は、請求項９記載のクロック位相遅延回路をチップ上にレイアウトするクロック位相遅延回路のレイアウト方法であって、前記第１の遅延線の各列のｉ段目（１≦ｉ≦ｎ）の遅延素子と、前記遅延線選択回路のｉ個目（１≦ｉ≦ｎ）のｍ入力の選択回路と、前記第２の遅延線の各列のｉ段目（１≦ｉ≦ｎ）の２入力の選択回路とを、１段分のクロック遅延回路として、ｈ段分（１≦ｈ≦ｎ／２）のクロック遅延回路を１つのマクロセルとして用い、前記マクロセルを用いてマクロセル間の遅延時間が等しくなるように配線を行うことを特徴とする。
【００３１】
請求項１２記載の発明は、前記請求項１１記載のクロック位相遅延回路のレイアウト方法において、前記１段分のクロック遅延回路において、各列の第１の遅延線において遅延素子の入力と出力とを同一高さ位置に配置し、各列の第２の遅延線において２入力の選択回路の入力と出力とを同一高さ位置に配置することを特徴とする。
【００３２】
以上により、請求項１、９記載の発明では、入力された所定周波数のクロック信号に対して、位相が所定の分解能で制御されたクロック信号を出力するクロック位相遅延回路であって、遅延素子と選択回路と各々を所定数備えて、前記クロック信号を通過させる遅延素子と選択回路との数を変更することにより、前記クロック信号の総合遅延時間を前記遅延素子と前記選択回路の遅延時間より微小な単位で変化させることができるので、分解能を遅延素子の遅延時間よりも小さくできて、遅延素子の限界の微小遅延時間よりも更に小さい分解能を得ることができる。
【００３３】
更に、選択回路の遅延時間を位相遅延に用いており、多入力選択回路を使用しないので、分解能が均一になり、回路規模も小さくなる。加えて、各列別に遅延素子の遅延時間を異ならせて、クロック信号を通過させる遅延素子列を変更すれば、クロック信号の位相を２種類以上の分解能で制御することができる。
【００３４】
また、請求項５、９記載の発明では、第１の遅延線上のｎ段の遅延素子と、各列の第２の遅延線上のｎ段の選択回路とを備えて、クロック信号を通過させる遅延素子の数と選択回路の数とを変更することにより、位相の異なる２種類以上のクロック信号を出力することができる。従って、遅延素子の数はそのままとし、選択回路のみを増やすことにより、クロック信号の出力位相の種類を増やすことができる。
【００３５】
更に、請求項２、６、１０記載の発明では、遅延素子にインバータを用い、選択回路に反転出力の選択回路を用いていて、全て反転論理を用いてクロック位相遅延回路が構成されているので、極性を合わせるための回路が不必要となり、回路規模が小さくなる。
【００３６】
加えて、請求項３、４、７、８、１１、１２記載の発明では、隣接するマクロセル同士を繋ぐ配線が等長になるので、プロセスの微細化のための配線遅延増大による分解能のばらつきを抑えることができる。
【発明の効果】
【００３７】
以上説明したように、請求項１、９記載の発明によれば、クロック信号の総合遅延時間を遅延素子と選択回路の遅延時間よりも微小な単位で変化させることができるので、分解能を遅延素子の遅延時間よりも小さくできて、遅延素子の限界の微小遅延時間よりも更に小さい分解能を得ることができると共に、多入力選択回路を使用する必要がないので、分解能を均一にでき、回路規模も小さくできる。
【００３８】
また、請求項５、９記載の発明によれば、クロック信号を通過させる遅延素子の数と選択回路の数とを変更して、位相の異なる２種類以上のクロック信号を同時に出力することができる。
【００３９】
更に、請求項２、６、１０記載の発明では、遅延素子にインバータを用い、選択回路に反転出力の選択回路を用いていて、全て反転論理を用いてクロック位相遅延回路が構成されているので、極性を合わせるための回路が不必要となり、回路規模が小さくなる。
【００４０】
加えて、請求項３、４、７、８、１１、１２記載の発明によれば、隣接するマクロセル同士を繋ぐ配線を等長にできるので、プロセスの微細化のための配線遅延増大による分解能のばらつきを抑えることが可能である。
【発明を実施するための最良の形態】
【００４１】
以下に、本発明の実施形態のクロック位相遅延回路について、図面を参照して説明する。以下は、本発明の実施形態であって本発明を限定するものではない。
【００４２】
（実施形態１）
先ず、本発明の実施の形態１のクロック位相制御回路を図１と図２を用いて説明する。実施の形態１では、遅延素子としてバッファを利用している。
【００４３】
図１において、第１〜第６のバッファ（遅延素子）Ａ１０１〜１０６が直列に接続された第１列目の第１の遅延線１３０が設けられ、第１〜第６のバッファ（遅延素子）Ｂ１０７〜１１２が直列に接続された第２列目の第１の遅延線１３１が設けられている。また、第１〜第６の選択回路Ａ１１３〜１１８よりなる遅延線選択回路１３５があり、第１〜第６の選択回路Ｂ１１９〜１２４が直列に接続された第２の遅延線１３６が設けられている。
【００４４】
第１のバッファＡ１０１の出力が第２のバッファＡ１０２の入力及び第１の選択回路Ａ１１３の第１の入力に接続され、第１のバッファＢ１０７の出力が第２のバッファＢ１０８の入力及び第１の選択回路Ａ１１３の第２の入力に接続され、第１の選択回路Ａ１１３の出力が第１の選択回路Ｂ１１９の第１の入力に接続され、第１の選択回路Ｂ１１９の出力が第２の選択回路Ｂ１２０の第２の入力に接続されている。同様にして、図１のような接続関係が構成される。
【００４５】
前記第１〜第６のバッファＡ１０１〜１０６の遅延時間が等しく時間ｔ２０１であるとし、第１〜第６のバッファＢ１０７〜１１２の遅延時間が等しく時間ｔ２０２であるとし、第１〜第６の選択回路Ａの遅延時間が等しく時間ｔ２０３であるとし、第１〜第６の選択回路Ｂの遅延時間が等しく時間ｔ２０４であるとし、ｔ２０４＞ｔ２０１、ｔ２０４＞ｔ２０２、ｔ２０１≠ｔ２０２であるとする。この時、入力１２５に図２（ａ）の信号を与えた場合を考える。第１〜第６の選択回路Ａ１１３〜１１８が第１の入力を選択するように選択信号Ａ１２７を制御し、第３の選択回路Ｂ１２１が第１の入力を選択し、第４〜第６の選択回路Ｂ１２２〜１２４が第２の入力を選択するように選択信号Ｂ１２８を制御した時、入力クロックは図１においてバッファ１０１、１０２、１０３及び選択回路１１５、１２１、１２２、１２３、１２４を通過するので、第３の選択回路Ａ１１５の出力には図２（ｂ）で示される信号が得られ、図１の出力１２６には、図２（ｃ）で示されるように入力から時間ｔ２０１×３＋ｔ２０３＋ｔ２０４×４だけ遅れたクロック信号が出力される。
【００４６】
次に、第１〜第６の選択回路Ａ１１３〜１１８が第１の入力を選択するように選択信号Ａ１２７を制御し、第４の選択回路Ｂ１２２が第１の入力を選択し、第５、第６の選択回路１２３、１２４が第２の入力を選択するように選択信号Ｂ１２８を制御した時、入力クロックは図１においてバッファ１０１、１０２、１０３、１０４及び選択回路１１６、１２２、１２３、１２４を通過するので、第４の選択回路Ａ１１６の出力には図２（ｄ）で示される信号が得られ、図１の出力１２６には、図２（ｅ）で示されるように入力から時間ｔ２０１×４＋ｔ２０３＋ｔ２０４×３だけ遅れたクロック信号が出力される。
【００４７】
以上の２つの場合の遅延時間の差、すなわち、分解能は、ｔ２０１＜ｔ２０４であるので、（ｔ２０１×３＋ｔ２０３＋ｔ２０４×４）−（ｔ２０１×４＋ｔ２０３＋ｔ２０４×３）＝（ｔ２０４−ｔ２０１）となる。ｔ２０４＜２×ｔ２０１となる遅延素子を選べば、ｔ２０４−ｔ２０１＜ｔ２０１であるので、バッファよりも小さな分解能を得ることができる。
【００４８】
更に、第１〜第６の選択回路Ａ１１３〜１１８が第２の入力を選択するように選択信号Ａ１２７を制御した場合には、バッファ１０１〜１０６が各々バッファ１０７〜１１２に換わることにより、分解能が時間ｔ２０４−ｔ２０２となり、異なる分解能を得られる。
【００４９】
以上のようにして、図１に示される実施の形態１では、
（第１の選択回路Ｂが第１の入力、第２〜第６の選択回路Ｂが第２の入力）
（第２の選択回路Ｂが第１の入力、第３〜第６の選択回路Ｂが第２の入力）
（第３の選択回路Ｂが第１の入力、第４〜第６の選択回路Ｂが第２の入力）
（第４の選択回路Ｂが第１の入力、第５〜第６の選択回路Ｂが第２の入力）
（第５の選択回路Ｂが第１の入力、第６の選択回路Ｂが第２の入力）
（第６の選択回路が第１の入力）
を選択するように選択信号Ｂ１２８を制御することにより、６通りの遅延時間のクロック信号が、分解能ｔ２０４−ｔ２０１又は分解能ｔ２０４−ｔ２０２で出力することができる。
【００５０】
尚、本実施形態では、遅延素子や選択回路は各々６個（ｎ＝６）直列に接続したが、直列に接続する段数ｎは限定されず、２個以上（ｎ≧２）であれば良い。また、第１の遅延線１３０、１３１を２列（ｍ＝２）設けたが、３列以上（ｍ≧３）設けても良いのは勿論である。この場合、遅延線選択回路１３５を構成する２入力の選択回路１１３〜１１８は、ｍ入力の選択回路に変更すればよい。
【００５１】
（実施形態２）
次に、本発明の実施の形態２のクロック位相遅延回路について図３を参照して説明する。同図は、遅延素子としてバッファを利用している。
【００５２】
図３において、第１〜第６のバッファ（遅延素子）３０１〜３０６が直列に接続された第１の遅延線３３０が設けられており、第１〜第６の選択回路Ａ３０７〜３１２が直列に接続された第１列目の第２の遅延線３３１が設けられており、第１〜第６の選択回路Ｂ３１３〜３１８が直列に接続された第２列目の第２の遅延線３３２が設けられている。
【００５３】
第１のバッファ３０１の出力が第２のバッファ３０２の入力及び第１の選択回路Ａ３０７の第１の入力及び第１の選択回路Ｂ３１３の第１の入力に接続され、第１の選択回路Ａ３０７の出力が第２の選択回路Ａ３０８の第２の入力に接続され、第１の選択回路Ｂ３１３の出力が第２の選択回路Ｂ３１４の第２の入力に接続されている。同様にして、図３のような接続関係が構成されるものとする。
【００５４】
次に、第１〜第６のバッファの遅延時間が等しく時間ｔ３０１であるとし、第１〜第６の選択回路Ａの遅延時間が等しく時間ｔ３０７であるとし、第１〜第６の選択回路Ｂの遅延時間が等しく時間ｔ３１３であるとし、ｔ３１３＝ｔ３０７＞ｔ３０１であるとする。この時、入力３１９にクロック信号を与えた場合を考える。インバータ３０１、３０２、３０３及び選択回路３０９、３１０、３１１、３１２を通過するように選択回路を選択信号Ａ３２２により制御すると、出力Ａ３２０には、時間ｔ３０１×３＋ｔ３０７×４だけ入力より遅れたクロック信号信号が出力される。
【００５５】
続いて、インバータ３０１、３０２、３０３、３０４及び選択回路３１６、３１７、３１８を通過するように選択回路を選択信号３２３により制御すると、出力３２１には、時間ｔ３０１×４＋ｔ３１３×３だけ遅れたクロック信号が出力される。このようにして、実施の形態２では、同時に信号の位相を２種類出力することができる。
【００５６】
尚、本実施形態では、遅延素子や選択回路は各々６個（ｎ＝６）直列に接続したが、直列に接続する段数ｎは限定されず、２個以上（ｎ≧２）であれば良い。また、第２の遅延線３３１、３３２を２列（ｍ＝２）設けたが、３列以上（ｍ≧３）設けても良いのは勿論である。
【００５７】
（実施形態３）
次に、本発明の実施の形態３のクロック位相遅延回路を図４を用いて説明する。同図では、インバータと反転論理の選択回路とを用いている。
【００５８】
図４において、第１〜第７のインバータ（遅延素子）Ａ４０１〜４０７が直列に接続された第１列目の第１の遅延線４４０と、第１〜第７のインバータ（遅延素子）Ｂ４０８〜４１４が直列に接続された第２列目の第１の遅延線４４１とが設けられている。第１〜第６の選択回路Ａ４１５〜４２０を有する遅延線選択回路４４２があり、第１〜第６の選択回路Ｂ４２１〜４２６が直列に接続された第１列目の第２の遅延線４４３と、第１〜第６の選択回路Ｃ４２７〜４３２が直列に接続された第２列目の第２の遅延線４４４とが設けられる。
【００５９】
第１のインバータＡ４０１の出力が第２のインバータＡ４０２の入力に接続され、第２のインバータＡ４０２の出力が第３のインバータＡ４０３の入力及び第１の選択回路Ａ４１５の第１の入力に接続され、第１のインバータＢ４０８の出力が第２のインバータＡ４０９の入力に接続され、第２のインバータＡ４０９の出力が第３のインバータＡ４１０の入力及び第１の選択回路Ａ４１５の第２の入力に接続される。
【００６０】
また、第１の選択回路Ａ４１５の出力が第１の選択回路Ｂ４２１の第１の入力及び第１の選択回路Ｃ４２７の第１の入力に接続され、第１の選択回路Ｂ４２１の出力が第２の選択回路Ｂ４２２の第２の入力に接続され、第１の選択回路Ｃ４２７の出力が第２の選択回路Ｂ４２８の第２の入力に接続されている。同様にして、図４のような接続関係が構成されるものとする。
【００６１】
前記第１〜第７のインバータＡの遅延時間が等しく時間ｔ４０１であるとし、第１〜第７のインバータＢの遅延時間が等しく時間ｔ４０８であるとし、第１〜第６の選択回路Ｂの遅延時間が等しく時間ｔ４２１であるとし、第１〜第６の選択回路Ｂの遅延時間が等しく時間ｔ４２７であるとし、ｔ４２１＝ｔ４２７＞ｔ４０１及びｔ４２１＝ｔ４２７＞ｔ４０８≠ｔ４０１であるとする。この時、前記実施の形態１及び２と同様にして、分解能は時間ｔ４２１−ｔ４０１及び時間ｔ４２７−ｔ４０１となる。ｔ４２１＜２×ｔ４０１及びｔ４２７＜２×ｔ４０１となる遅延素子を選べば、ｔ４２１−ｔ４０１＜ｔ４０１及びｔ４２７−ｔ４０１＜ｔ４０１であるので、インバータよりも小さな分解能を得ることができる。また、入力４３３から出力Ｂ４３４及び出力Ｃ４３５に至る何れの経路においても８個の極性反転素子を通過するので、出力の極性は正転となる。
【００６２】
尚、本実施形態では、遅延素子や選択回路は各々６個（ｎ＝６）直列に接続したが、直列に接続する段数ｎは限定されず、２個以上（ｎ≧２）であれば良い。また、第１の遅延線４４０、４４１を２列（ｍ＝２）設けたが、３列以上（ｍ≧３）設けても良いのは勿論である。この場合、遅延線選択回路４４２を構成する２入力の選択回路４１５〜４２０は、ｍ入力の選択回路に変更すればよい。更に、、第２の遅延線４４３、４４４を２列（ｌ＝２）設けたが、３列以上（ｌ≧３）設けても良いのは勿論である。
【００６３】
（実施形態４）
次に、本発明の実施の形態４のクロック位相遅延回路のレイアウト方法について、図５を用いて説明する。
【００６４】
図５の点線領域を１段分のクロック遅延回路５０１として、ｈ段分（１≦ｈ≦ｎ／２）のクロック遅延回路が、１つのマクロセルブロックとして、レイアウトで用いられる。
【００６５】
前記１段分のクロック遅延回路５０１は、前記実施形態４で説明したクロック位相遅延回路の１段分を例示している。この例では、１段分のクロック遅延回路５０１は、１列目の遅延素子４０４と、２列目の遅延素子４１１と、遅延線選択回路の２入力の選択回路４１７と、第１列目の第２の遅延線の２入力の選択回路４２３と、第２列目の第２の遅延線の２入力の選択回路４２９とを備える。
【００６６】
前記１段分のクロック遅延回路５０１では、遅延素子４０４の入力ピン（入力端子）５０２、遅延素子４１１の入力ピン５０３、２入力の選択回路４２３の入力ピン５０４、及び２入力の選択回路４２９の入力ピン５０５の４つの入力ピンと、前記遅延素子４０４の出力ピン（出力端子）５０６、遅延素子４１１の出力ピン５０７、２入力の選択回路４２３の出力ピン５０８、及び２入力の選択回路４２９の出力ピン５０９の４つの出力ピンとを備える。ここで、前記遅延素子４０４の入力ピン５０２と出力ピン５０６とは同一高さ位置に配置される。同様に、遅延素子４１１の入力ピン５０３と出力ピン５０７とは同一高さ位置に配置され、２入力の選択回路４２３の入力ピン５０４と出力ピン５０８とは同一高さ位置に配置され、２入力の選択回路４２９の入力ピン５０５と出力ピン５０９とは同一高さ位置に配置される。
【００６７】
発明が解決しようとする課題で既述したように、マクロセル間の配線が最短になるのが望ましい。本実施の形態４の図５では、入力ピンとこれに対応する出力ピンとが同一高さ位置に配置されているので、複数のマクロセルブロックを同じ列に配置し、それらの側面を合わせると、隣り同士のマクロセルブロック間では、一方のマクロセルブロックの出力ピンと他方のマクロセルブロックの入力ピンとの間の距離をなくすことができ、マクロセルブロック間の配線長を最短にすることが可能である。
【００６８】
尚、本実施形態では、図４に示したクロック位相遅延回路の１段分のクロック遅延回路５０１を例示したが、その他、図１又は図３に示したクロック位相遅延回路の１段分のクロック遅延回路に対して同様の適用をしても良いのは、勿論である。それ等の詳細は、図１及び図３に例示されているので、その説明は省略する。
【産業上の利用可能性】
【００６９】
以上説明したように、本発明は、クロック信号の位相の遅延調整の分解能を遅延素子の遅延時間よりも小さくできて、遅延素子の限界の微小遅延時間よりも更に小さい分解能を得ることができると共に、多入力選択回路を使用する必要がなくて、分解能を均一にでき、回路規模も小さくできるので、クロック位相遅延調整回路、及びこれを備えた半導体集積回路等として有用である。
【図面の簡単な説明】
【００７０】
【図１】本発明の実施の形態１のクロック位相遅延回路を示す回路図である。
【図２】同クロック位相遅延回路の動作波形図である。
【図３】本発明の実施の形態２のクロック位相遅延回路を示す回路図である。
【図４】本発明の実施の形態３のクロック位相遅延回路を示す回路図である。
【図５】本発明の実施の形態４のクロック位相遅延回路の１段分のクロック遅延回路のレイアウトを示す図である。
【図６】従来のクロック位相遅延回路の第１の例を示す回路図である。
【図７】同クロック位相遅延回路の動作波形図である。
【図８】従来のクロック位相遅延回路の第２の例を示す回路図である。
【図９】同クロック位相遅延回路の動作波形図である。
【図１０】従来のクロック位相遅延回路の第３の例を示す回路図である。
【図１１】同クロック位相遅延回路の動作波形図である。
【符号の説明】
【００７１】
１０１〜１１２        バッファ（遅延素子）
１１３〜１１８        選択回路
１２７                選択信号Ａ
１２８                選択信号Ｂ
１３０、１３１        第１の遅延線
１３５                遅延線選択回路
１３６                第２の遅延線
３０１〜３０６        バッファ（遅延素子）
３０７〜３１８        選択回路
３２２                選択信号Ａ
３２３                選択信号Ｂ
３３０                第１の遅延線
３３１、３３２        第２の遅延線
４０１〜４１４        インバータ（遅延素子）
４１５〜４３２        選択回路
４３６                選択信号Ａ
４３７                選択信号Ｂ
４３８                選択信号Ｃ
４４０、４４１        第１の遅延線
４４２                遅延線選択回路
４４３、４４４        第２の遅延線
５０１                １段分のクロック遅延回路
５０２〜５０５        入力端子
５０６〜５０９        出力端子
【図１】
2005092591.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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