(57)【要約】【課題】ＩｎＮ結晶層をチャネル層として有する電子デバイスにおいて、信頼性を高める。【解決手段】本発明の電子デバイスでは、ＺｎＯ基板１の上にＩｎＮ結晶層２がエピタキシャル成長され、ＩｎＮ結晶層２の上部に、ＭＩＳＦＥＴ３（半導体素子）が設けられている。本発明では、ＺｎＯとＩｎＮとの格子不整合の度合いは小さいため、結晶性の高いＩｎＮ結晶層２が得られる。また、ＺｎＯ基板１の上面がＺｎ面（０００１）である場合には、より平坦なＩｎＮ結晶層２を得ることができる。一方、ＺｎＯ基板１の上面がＯ面（０００−１）である場合には、Ｚｎ原子がＩｎＮ結晶層２側には拡散しないため、Ｐ型伝導が生じるのを抑制することができる。また、結晶面から数度オフされた面を上面とすることにより、不純物拡散層４等を形成する際のチャネリングを防止することができる。【選択図】図４
2005203721.tif 000002
【特許請求の範囲】
【請求項１】
ＺｎＯからなる基板と、
前記基板の主面の上方に設けられ、動作時に導電性を示すＩｎＮ層と
を備える、半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記基板の前記主面は、Ｚｎ面からの傾きが１０度以内の面である、半導体装置。
【請求項３】
請求項１に記載の半導体装置であって、
前記基板の前記主面は、Ｏ面からの傾きが１０度以内の面である、半導体装置。
【請求項４】
請求項１〜３のうちいずれか１項に記載の半導体装置であって、
前記基板の上にはＡｌＮ層が設けられ、
前記ＡｌＮ層の上に前記ＩｎＮ層が設けられている、半導体装置。
【請求項５】
請求項１〜３のうちいずれか１項に記載の半導体装置であって、
前記基板の上にはＩｎxＧａ1-xＮ（０≦ｘ＜１）からなる層が設けられ、
前記ＩｎxＧａ1-xＮ（０≦ｘ＜１）からなる層の上に、前記ＩｎＮ層が設けられている、半導体装置。
【請求項６】
請求項５に記載の半導体装置であって、
前記ＩｎxＧａ1-xＮ（０≦ｘ＜１）からなる層において、Ｉｎ組成ｘは、前記基板から前記ＩｎＮ層に向かう方向に増加する、半導体装置。
【請求項７】
請求項１〜３のうちいずれか１項に記載の半導体装置であって、
前記基板の上にはＺｎＮ層が設けられ、
前記ＺｎＮ層の上に前記ＩｎＮ層が設けられている、半導体装置。
【請求項８】
請求項１〜７のうちいずれか１項に記載の半導体装置であって、
前記基板はサファイア基板の上に設けられている、半導体装置。
【請求項９】
請求項１〜８のうちいずれか１項に記載の半導体装置であって、
前記ＩｎＮ層の主面上の一部にシリコン窒化膜が設けられている、半導体装置。
【請求項１０】
請求項１〜９のうちいずれか１項に記載の半導体装置であって、
前記ＩｎＮ層にはＳｎが添加され、
前記ＩｎＮ層の主面上の一部に酸化インジウム膜が設けられている、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関するものであり、特に、ＩｎＮ結晶層をチャネル層として用いる化合物半導体の半導体装置に関するものである。
【背景技術】
【０００２】
化合物半導体デバイスの製造においては、下地基板とその上にエピタキシャル成長させる化合物半導体結晶との格子整合の良否が、化合物半導体結晶の品質に重要な影響を与える。特に近年では、化合物半導体材料の多様化に伴い、個々の材料に最適な下地基板が模索され、さらに格子整合の最適化が行われている。
【０００３】
化合物半導体を用いたＭＩＳＦＥＴ等の半導体装置（例えば以下に示す特許文献１〜４参照）において、例えばＧａＮ等のウルツ鉱構造を持つ化合物半導体をチャネル層に用いる場合には、下地絶縁体基板として、ウルツ鉱構造と同様の六方晶系構造を有するサファイア基板が従来から用いられている。しかし、サファイア基板とＧａＮ結晶の格子不整合は約１６％と大きいため、基板と結晶との間に低温バッファ層を設け、格子不整合によるひずみを緩和することが行われている。これによりＧａＮチャネル層の結晶欠陥が減少し、電子デバイスとして利用可能な結晶品質を得ることが出来る。
【特許文献１】特開平１１−２０４７７８号公報
【特許文献２】特開２００３−３３２６７３号公報
【特許文献３】特開２００３−１２４５１４号公報
【特許文献４】特開２００３−３０４０２１号公報
【非特許文献１】立命館大学21世紀COEプログラム  マイクロ・ナノサイエンス・集積化システム  第１回シンポジウム、"Influences of substrate polarity on the growth of InN by RF-MBE"、Y. Nanishi、 F. Matsuda、 Y. Saito、 T. Muramatsu、 T. Yamaguchi and T. Araki （2003年6月6日）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、近年、高速電子デバイス材料として最も着目され、基礎研究が方々で行われているＩｎＮ結晶をチャネル層として用いた半導体装置の場合には、サファイア基板とＩｎＮ結晶との格子不整合が約３０％とＧａＮ結晶の場合よりもはるかに大きく、低温バッファ層を設けても、十分にひずみを抑えることはできない。そのため、ＩｎＮ結晶の品質は非常に悪く、ＩｎＮ結晶を用いた電子デバイスは特許文献１等に述べられているもののその信頼性は充分でなく、現在まで実用化されていない。また、ＩｎＮを用いた電子デバイスであるＭＩＳＦＥＴやＭＥＳＦＥＴでは、ＩｎＮ結晶がデバイス表面に露出するが、そのＩｎＮ結晶の表面に対する信頼性対策・電極対策は全く検討されていない。
【０００５】
また、サファイア基板より格子定数がＩｎＮに近い基板として、ＧａＮ基板が存在する。ＧａＮ基板とＩｎＮの格子不整合は１１％と比較的小さく、Ｎ面ＧａＮ基板上にＩｎＮを形成できることが報告されている（非特許文献１）。しかしながら、Ｎ面ＧａＮ基板上に成長させたＩｎＮの上面はＮ面の可能性が高い。一般に、窒化物半導体は、Ｖ族面よりIII族面のほうが化学的に安定である。したがって、化学的に安定でかつ良好な結晶性を有するＩｎ面ＩｎＮを得るためには、ＧａＮ基板を用いることは不適切であった。
【０００６】
本発明は上記課題を解決するものであって、ＩｎＮ結晶に適した構成を講ずることにより、ＩｎＮ結晶をチャネル層とする信頼性の高い半導体装置を実現することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の半導体装置は、ＺｎＯからなる基板と、前記基板の主面の上方に設けられ、導電性を有するＩｎＮ層とを備える。ここで、「動作時に導電性を示す」とは、具体的にいうと、半導体装置が動作する際に電流が流れる主な経路となることをいい、例えば、ＦＥＴであればチャネルとなることをいい、バイポーラトランジスタであればエミッタからコレクタにかけての電流の経路となることをいう。
【０００８】
これにより、ＺｎＯとＩｎＮとの格子不整合の度合いは小さいため、ＩｎＮ層における歪みを小さくすることができ、品質を高めることができる。また、ＺｎＯのバンドギャップは３．２ｅＶであり、ＩｎＮのバンドギャップは０．７〜０．８ｅＶであることから、チャネル層の十分な絶縁が可能であり、正常に高速動作するのが可能になる。
前記基板の前記主面はＺｎ面であってもよく、この場合には、ＩｎＮ層の二次元成長が促進され、ＩｎＮ層の主面をより平坦にすることができる。また、Ｚｎ面から２〜１０度のオフアングルを有してもよく、この場合には、上記Ｚｎ面の効果に加え、不純物拡散層等を形成するためのイオン注入の際に、チャネリングの発生を防止することができる。
【０００９】
前記基板の前記主面はＯ面であってもよく、この場合には、基板中に含まれるアクセプターとして働くＺｎがＩｎＮ層の方に拡散しにくくなるため、ＩｎＮ層内の電子がＺｎに捉えられＰ型伝導が生じることを防止することができる。また、Ｏ面から２〜１０度のオフアングルを有してもよく、この場合には、上記Ｏ面の効果に加え、不純物拡散層等を形成するためのイオン注入の際に、チャネリングの発生を防止することができる。
【００１０】
前記基板の上にはＡｌＮ層が設けられ、前記ＡｌＮ層の上に前記ＩｎＮ層が設けられていてもよい。この場合には、ＡｌＮはＺｎＯおよびＩｎＮの両方と歪みの小さい格子整合をすることができるため、結晶性の高いＩｎＮ層を得ることができる。また、ＡｌＮのバンドギャップは大きいため、基板に含まれるＺｎがＡｌＮ層の方に拡散しても正孔が発生しにくく、正孔がキャリアとなるＰ型伝導を防止することができる。
【００１１】
前記基板の上にはＩｎxＧａ1-xＮ（０≦ｘ＜１）からなる層が設けられ、前記ＩｎxＧａ1-xＮ（０≦ｘ＜１）からなる層の上に、前記ＩｎＮ層が設けられていてもよい。この場合には、基板とＩｎＮ層との間の小さな歪みが緩和され、ＩｎＮ層の品質をさらに高めることができる。特に、Ｉｎ含有率ｘが２２％のＩｎx  前記ＩｎxＧａ1-xＮ（０≦ｘ＜１）からなる層において、Ｉｎ組成ｘが、前記基板から前記ＩｎＮ層に向かう方向に増加する場合には、ＩｎＮ層に近づくにつれてＩｎxＧａ1-xＮの格子定数がＩｎＮ層に近い値となるので好ましい。特に、ＺｎＯの基板側ではＩｎ含有率ｘが２２％であって、ＩｎＮ層側でＩｎ含有率ｘが１００％となるグレーデッドＩｎｘＧａ１−ｘＮ層を用いた場合には、ＺｎＯからなる基板とＩｎＮ層との両方に良好に格子整合することが可能となる。
【００１２】
前記基板の上にはＺｎＮ層が設けられ、前記ＺｎＮ層の上に前記ＩｎＮ層が設けられていてもよい。この場合には、ＺｎＯからなる基板からＩｎＮ層にかけてなだらかに組成が変化することから、ＩｎＮ層の歪みを低減することができる。
【００１３】
前記基板はサファイア基板の上に設けられていてもよい。この場合には、欠陥が少なく品質の高いＺｎＯ基板を低価格で得ることができる。
【００１４】
前記ＩｎＮ層の主面上の一部にシリコン窒化膜が設けられている場合には、ＩｎＮ層の主面が大気に接触しないため、ＩｎＮ層が酸化されて導電性の酸化インジウムになるのを防止することができる。よって、リーク電流が生じず、異常動作を防止することができる。
【００１５】
前記ＩｎＮ層にＳｎを添加し、前記ＩｎＮ層の主面上の一部に酸化インジウム膜を設けた場合には、これを電極として用いることができる。このような酸化インジウム膜は、例えば水蒸気酸化によって容易に形成することができ、また、ＩｎＮのネイティブオキサイドであるため、ＩｎＮ層との密着性が高い。つまり、真空蒸着装置等を用いて他の導体膜を電極として形成する場合と比較して、生産性の高い熱酸化炉を用いて容易に密着性の高い電極を形成することができる。これにより、信頼性の向上およびコストの削減が可能となる。
【発明の効果】
【００１６】
以上のように、本発明の半導体装置では、チャネル層としてＩｎＮ層を、下地絶縁体基板としてＺｎＯ基板を用い、ＩｎＮ結晶層表面に適切な処理を行うことで、欠陥の数が少なく品質の高いＩｎＮ層を形成することができる。
【発明を実施するための最良の形態】
【００１７】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体層の構造を示す断面図である。図１に示すように、本実施形態の半導体層では、ＺｎＯ基板３１の上にＩｎＮ結晶層３２がエピタキシャル成長されている。このＺｎＯ基板３１の上面は、Ｚｎ面（０００１）あるいはＯ面（０００−１）である。ここで、Ｏ面（０００−１）における「−」は面方位におけるバーを表す。すなわち、面方位における「−１」は１バーを表す。
【００１８】
次に、本実施形態の半導体装置の製造方法について、図１を再度参照しながら説明する。まず、図１に示すような、清浄なＺｎ面（０００１）あるいはＯ面（０００−１）を有する半絶縁性ウルツ鉱構造ＺｎＯ基板３１を、ＭＢＥ（Molecular Beam Epitaxy）装置（図示せず）のチャンバ（図示せず）内に導入する。そして、チャンバ内を２×１０-10 Ｔｏｒｒ（２．６７×１０-8Ｐａ）程度の超高真空になるまで減圧して、ＺｎＯ基板３１の基板温度を７２０度まで上昇させ熱クリーニングを行った後、ＺｎＯ基板３１の基板温度を５５０℃に保つ。この状態で、ＩｎフラックスとＮフラックスをＺｎＯ基板３１に照射し、ＺｎＯ基板３１の上にＩｎＮ結晶層３２をエピタキシャル成長させる。Ｉｎフラックスは、クヌーセンセルを用いて供給する。つまり、固体のＩｎを７２０℃〜７５０℃に加熱することにより蒸発させ、フラックス強度７×１０-8 Ｔｏｒｒ（９．３３×１０-6 Ｐａ）でＺｎＯ基板３１に照射する。Ｎフラックスは、ＲＦプラズマ源を用いて供給する。つまり、流量１ｓｃｃｍ（標準状態の気体について１ｍｌ／ｓ）のＮ2 ガスをＲＦプラズマ源に供給し、ＲＦパワー２８０Ｗ〜３００Ｗの高周波電力を印加してＮラジカルを発生させ、ＺｎＯ基板３１に照射する。なお、エピタキシャル成長時のチャンバ内の圧力は１．２×１０-5 Ｔｏｒｒ（１．６０×１０-3 Ｐａ）である。
【００１９】
図２は、半導体基板のうちＯ面ＺｎＯ基板の上に設けられたＩｎＮについて、ＸＲＤ（X-Ray Diffraction）での（０００２）ロッキングカーブを測定した結果を示しており、図２から、このＩｎＮのロッキングカーブの半値幅は１５０arcsecと小さくなっており、特に結晶性が良好となっていることがわかる。また、図３は、Ｚｎ面ＺｎＯ基板の上に設けられたＩｎＮの断面ＴＥＭ（Transmission Electron Microscope）解析を示しており、図３では、ＺｎＯ基板とＩｎＮとの界面部に厚さ１０ｎｍ程度の不規則な結晶配列のＩｎＮ層が存在するものの、その上からＩｎＮ最上面に至るまでは原子層レベルで規則的に配列している。このように、本実施形態の半導体層は高い結晶性を保っていることがわかる。
【００２０】
なお、Ｚｎ面ＺｎＯ基板上のＩｎＮの上面はＩｎ面、Ｏ面ＺｎＯ基板上のＩｎＮの上面はＮ面と予想される。なぜなら、ＺｎＯにおいて、電子はＯ原子側に片寄って分布しているため、Ｏ原子がマイナス、Ｚｎ原子がプラスの電荷を持っている。そのため、電子を引き付けやすいＮ原子はＺｎ原子と結びつく傾向が強く、引き付けにくいＩｎ原子はＯ原子と結びつく傾向が強い。そして、Ｚｎ面ＺｎＯ基板の上ではＮ面からＩｎＮ層の成長が始まる結果、ＩｎＮ層の上面はＩｎ面になり、Ｏ面ＺｎＯ基板の上ではＩｎ面からＩｎＮ層の成長が始まる結果、ＩｎＮ層の上面はＯ面になるためである。
【００２１】
（第２の実施形態）
本実施形態では、ＺｎＯ基板上に設けられたＩｎＮ層を有するデバイスの例として、金属−絶縁体−半導体電界効果トランジスタ（ＭＩＳＦＥＴ）について説明する。図４は、本発明の第２の実施形態に係る半導体装置の構造を示す断面図である。
【００２２】
図４に示すように、本実施形態の半導体装置では、動作層となるＩｎＮ結晶層２が、ＺｎＯ基板１の上にエピタキシャル成長することによって設けられている。このＺｎＯ基板１は、Ｚｎ面（０００１）あるいはＯ面（０００−１）から２．５°オフされた上面を有している。
【００２３】
そして、ＩｎＮ結晶層２の上には、シリコン窒化膜からなるゲート絶縁膜５およびゲート電極６が設けられ、ＩｎＮ結晶層２のうちゲート電極６の下側方に位置する領域には、不純物としてＳｉ等が注入され、ソース・ドレイン領域となる不純物拡散層４が設けられている。
【００２４】
次に、本実施形態の半導体装置の製造方法について、図４を再度参照しながら説明する。
【００２５】
まず、図４に示すような、清浄なＺｎ面（０００１）あるいはＯ面（０００−１）から２．５°オフされた面を有する、半絶縁性ウルツ鉱構造ＺｎＯ基板１を、ＭＢＥ（Molecular Beam Epitaxy）装置（図示せず）のチャンバ（図示せず）内に導入する。そして、チャンバ内を２×１０-10 Ｔｏｒｒ（２．６７×１０-8Ｐａ）程度の超高真空になるまで減圧して、ＺｎＯ基板１の基板温度を７２０度まで上昇させ熱クリーニングを行った後、ＺｎＯ基板１の基板温度を５５０度に保つ。この状態で、ＩｎフラックスとＮフラックスをＺｎＯ基板１に照射し、ＺｎＯ基板１の上にＩｎＮ結晶層２をエピタキシャル成長させる。Ｉｎフラックスは、クヌーセンセルを用いて供給する。つまり、固体のＩｎを７２０度〜７５０度に加熱することにより蒸発させ、フラックス強度７×１０-8 Ｔｏｒｒ（９．３３×１０-6 Ｐａ）でＺｎＯ基板１に照射する。Ｎフラックスは、ＲＦプラズマ源を用いて供給する。つまり、流量１ｓｃｃｍ（１ｍｌ／ｓ）のＮ2 ガスをＲＦプラズマ源に供給し、ＲＦパワー２８０Ｗ〜３００Ｗの高周波電力を印加してＮラジカルを発生させ、ＺｎＯ基板１に照射する。なお、エピタキシャル成長時のチャンバ内の圧力は１．２×１０-5 Ｔｏｒｒ（１．６０×１０-3 Ｐａ）である。
【００２６】
次に、ＭＢＥ装置から基板を取り出し、従来の製造方法を用いて、ＩｎＮ結晶層２をチャネル層としたＭＩＳＦＥＴ３を作製する。
【００２７】
具体的には、基板上に、ゲート絶縁膜５としてシリコン窒化膜を形成する。その後、ゲート絶縁膜５の上にゲート電極６を形成する。その後、ゲート電極６の下側方にＳｉ等の不純物を１０１８ｃｍ-3程度の濃度で注入することにより、ＩｎＮ結晶層２の上部に不純物拡散層４を形成する。
【００２８】
ところで、ＩｎＮ結晶層２の表面が大気中に露出すると酸化されてしまうが、これは、ＩｎＮ結晶層２の上にシリコン窒化膜を形成することにより防止することができる。また、ＩｎＮ結晶層２の上部を熱酸化して得られたＩＴＯ（Indium Tin Oxide）膜は導電性を示すため、これを電極として用いることができる。図５は、図４に示すＩｎＮ結晶層２の上に形成されたシリコン窒化膜およびＩＴＯ膜の構造を示す断面図である。図５に示す構造では、ソース・ドレイン領域である不純物拡散層４の上に、ソース電極およびドレイン電極としてＩＴＯ膜７を設けている。また、ＩｎＮ結晶層２の上のうちゲート電極６およびＩＴＯ膜７が設けられる領域を除く部分には、シリコン窒化膜８が設けられている。
【００２９】
ここで、図５に示すようなＩＴＯ膜７およびシリコン窒化膜８を製造する工程について、図６（ａ）〜（ｅ）を参照しながら説明する。図６（ａ）〜（ｅ）は、図５に示すシリコン窒化膜およびＩＴＯ膜の製造工程を示す断面図である。
【００３０】
まず、図６（ａ）に示す工程で、上述した方法により、ＺｎＯ基板１の上にＩｎＮ結晶層２を形成する。このＩｎＮ結晶層２には、１〜１０％のＳｎがドーピングされている。この状態のＩｎＮ結晶層２の上に、図６（ｂ）に示す工程でシリコン窒化膜８ａを形成し、図６（ｃ）に示す工程で、シリコン窒化膜８ａの上にシリコン窒化膜８ａの上面を露出する開口を有するレジスト９を形成する。
【００３１】
次に、図６（ｄ）に示す工程で、レジスト９をエッチングマスクとして用いてエッチングを行うことによりシリコン窒化膜８ａのうち露出する部分を除去して、ＩｎＮ結晶層２の上面を露出する開口を有するシリコン窒化膜８を形成する。その後、シリコン窒化膜８の上に残存するレジスト９をリフトオフ法により除去する。次に、図６（ｅ）に示す工程で、５００度の温度まで基板を加熱して、ＩｎＮ結晶層２のうちシリコン窒化膜８の開口に露出する部分を熱酸化することにより、ＩＴＯ膜７を形成する。以上の工程により、電極としてＩＴＯ膜７を用い、ＩＴＯ膜７が設けられている部分を除く領域にシリコン窒化膜８が設けられた構造を得ることができる。
【００３２】
ＺｎＯ基板１とＩｎＮ結晶層２との格子不整合は９％と小さいため、本実施形態では、歪みが小さく、十分に高品質なＩｎＮ結晶層２を成長させることができる。また、ＺｎＯのバンドギャップは３．２ｅＶであり、ＩｎＮのバンドギャップは０．７〜０．８ｅＶであることから、チャネル層の十分な絶縁が可能であり、正常に高速動作が可能な半導体装置を得ることができる。
【００３３】
また、Ｚｎ面（０００１）あるいはＯ面（０００‐１）から２〜１０度オフされたＺｎＯ基板を用いており、これにより、不純物拡散層の制御性が向上している。つまり、不純物のイオン注入を行う際に、チャネリングが防止されるため、不純物拡散層の深さの制御等が容易になる。
【００３４】
また、本実施形態において、上面（主面）がＺｎ面であるＺｎＯ基板１を用いると、ＩｎＮ結晶層２の二次元成長が促進され、より平坦なＩｎＮ結晶層２を得ることができる。この場合には、ＩｎＮ結晶層２の成長前にＺｎＯ基板１の表面窒化を行うと、結晶欠陥の数をより低減することができる。これは、ＺｎＯ基板１の表面を窒化すると、ＺｎＯ基板１の表面上にＺｎＮ薄膜（図示せず）が形成されて、より滑らかにＩｎＮに組成が変化するためである。このように平坦なＩｎＮ結晶層２を電子デバイスに用いた場合には、電子走行時の散乱が減少して電子移動度が向上するため、より高周波領域での動作が可能になる。
【００３５】
一方、上面がＯ面であるＺｎＯ基板１を用いると、Ｏ原子の上にＩｎＮ結晶層２が成長するため、ＺｎＯ基板１に含まれるＺｎ原子はＩｎＮ結晶層２と直接結合しない。また、ＺｎＯ基板１中に含まれるＺｎ原子は４つのＯ原子と強く結合している。これらのことから、Ｚｎ原子はＩｎＮ結晶層２側に拡散しにくくなるため、Ｐ型伝導が生じるのを抑制することができる。すなわち、このようなＩｎＮ結晶層２を電子デバイスに用いた場合には、ｎ型半導体のキャリア密度が減少しないため直列抵抗を低減できる。
【００３６】
また、本実施形態において、ＩｎＮ結晶層２の上面のうち露出する部分をシリコン窒化膜８で覆った場合には、ＩｎＮ結晶層２の上面が大気中に露出して酸化されるのを防止することができる。酸化インジウムは導電性であるため、絶縁すべき領域に形成されると、リーク電流が発生して素子の動作が不正確になる。シリコン窒化膜８を形成した場合には、酸化インジウムが形成されないため、素子の異常動作を防止することができる。
【００３７】
また、本実施形態において、ＩｎＮ結晶層２の上にＩＴＯ膜７からなる電極を形成した場合には、ＩＴＯ膜７はＩｎＮ結晶層２のネイティブオキサイドであるため、ＩｎＮ結晶層２とＩＴＯ膜７との密着性を高めることができる。そして、他の導体膜を電極として形成する場合と比較して、生産性の高い熱酸化炉で電極を形成することができるため、信頼性が高く、コストの低い半導体装置を製造することができる。
【００３８】
（第３の実施形態）
図７は、本発明の第３の実施形態に係る半導体装置の構造を示す断面図である。図７に示すように、本実施形態の特徴は、ＺｎＯ基板１１とＩｎＮ結晶層１２との間に、ＡｌＮ結晶層１７が介在している点である。それ以外の構造は第２の実施形態と同様であるので、その説明を省略する。
【００３９】
次に、本実施形態の半導体装置の製造方法について、図７を再度参照しながら説明する。
【００４０】
まず、図７に示すような、清浄なＺｎ面（０００１）あるいはＯ面（０００−１）から２．５°オフされた面を有する、半絶縁性ウルツ鉱構造ＺｎＯ基板１１を、ＭＢＥ装置（図示せず）のチャンバ（図示せず）内に導入する。そして、チャンバ内を２×１０-10                                                                               Ｔｏｒｒ（２．６７×１０-8Ｐａ）程度の超高真空になるまで減圧して、ＺｎＯ基板１１の基板温度を７２０度まで上昇させ熱クリーニングを行った後、ＺｎＯ基板１１の基板温度を７００度に保つ。この状態で、ＡｌフラックスとＮフラックスをＺｎＯ基板１１に照射し、ＺｎＯ基板１１の上にＡｌＮ結晶層１７をエピタキシャル成長させる。Ａｌフラックスは、クヌーセンセルを用いて供給する。つまり、固体のＡｌを１０００度〜１１００度に加熱することにより蒸発させ、フラックス強度１×１０-7Ｔｏｒｒ（１．３×１０-5 Ｐａ）でＺｎＯ基板１１に照射する。Ｎフラックスは、ＲＦプラズマ源を用いて供給する。つまり、ガス流量１ｓｃｃｍ〜２ｓｃｃｍのＮ2 ガスをＲＦプラズマ源に供給し、ＲＦパワー３００Ｗ〜４００Ｗの高周波電力を印加してＮラジカルを発生させ、ＺｎＯ基板１１に照射する。その後、Ａｌフラックスの照射を停止して、ＺｎＯ基板１１の基板温度を５５０度まで下降させた状態で、第２の実施形態と同様の条件でＩｎフラックスとＮフラックスをＺｎＯ基板１１に向けて照射することで、ＡｌＮ結晶層１７の上にＩｎＮ結晶層１２が形成される。
【００４１】
次に、ＭＢＥ装置から基板を取り出し、従来の製造方法を用いて、ＩｎＮ結晶層１２をチャネル層とするＭＩＳＦＥＴ１３を作成する。その工程は第２の実施形態と同様であるので、その説明は省略する。
【００４２】
本実施形態で用いたＡｌＮは、ＺｎＯおよびＩｎＮの両方と歪みの小さい格子整合をすることができる。また、ＺｎＯ基板１１に含まれるＺｎは拡散しやすい性質を有しているが、ＡｌＮのバンドギャップは大きいため、Ｚｎが拡散してもＡｌＮ結晶層１７内では正孔が発生しにくい。そのため、正孔がキャリアとなるＰ型伝導を防止することができる。
（第４の実施形態）
図８は、本発明の第４の実施形態に係る半導体装置の構造を示す断面図である。
【００４３】
図８に示すように、本実施形態の特徴は、ＺｎＯ基板２１とＩｎＮ結晶層２２との間に、ＩｎＧａＮバッファ層２７が介在している点である。それ以外の構造は第２の実施形態と同様であるので、その説明を省略する。
【００４４】
次に、本実施形態の半導体装置の製造方法について、図８を再度参照しながら説明する。
【００４５】
まず、図８に示すような、清浄なＺｎ面（０００１）あるいはＯ面（０００−１）から２．５°オフされた面を有する、半絶縁性ウルツ鉱構造ＺｎＯ基板２１を、ＭＢＥ装置（図示せず）のチャンバ（図示せず）内に導入する。そして、チャンバ内を２×１０-10                                                                               Ｔｏｒｒ（２．６７×１０-8Ｐａ）程度の超高真空になるまで減圧して、ＺｎＯ基板２１の基板温度を７２０度まで上昇させ熱クリーニングを行った後、ＺｎＯ基板２１の基板温度を６００度に保つ。この状態で、Ｉｎフラックス、Ｇａフラックス、ＮフラックスをＺｎＯ基板２１に照射し、ＺｎＯ基板２１の上にＩｎ含有量が２２％のＩｎＧａＮバッファ層２７をエピタキシャル成長させる。Ｉｎフラックスは、クヌーセンセルを用いて供給する。つまり、固体のＩｎを６５０度〜７００度に加熱することにより蒸発させ、フラックス強度１．５×１０-8 Ｔｏｒｒ（２．０×１０-6 Ｐａ）でＺｎＯ基板２１に照射する。Ｇａフラックスも、クヌーセンセルを用いて供給する。つまり、固体のＧａを８００度〜９００度に加熱することにより蒸発させ、フラックス強度５．５×１０-8 Ｔｏｒｒ（７．３×１０-6 Ｐａ）でＺｎＯ基板２１に照射する。Ｎフラックスは、ＲＦプラズマ源を用いて供給する。つまり、ガス流量１ｓｃｃｍ（１ｍｌ／ｓ）のＮ2 ガスをＲＦプラズマ源に供給し、ＲＦパワー２８０Ｗ〜３００Ｗの高周波電力を印加してＮラジカルを発生させ、ＺｎＯ基板２１に照射する。その後、Ｇａフラックスの照射を停止して、ＺｎＯ基板２１の基板温度を５５０度まで下降させた状態で、第２の実施形態と同様の条件でＩｎフラックスとＮフラックスをＺｎＯ基板２１に向けて照射することで、ＩｎＧａＮバッファ層２７の上にＩｎＮ結晶層２２が形成される。
【００４６】
次に、ＭＢＥ装置から基板を取り出し、従来の製造方法を用いて、ＩｎＮ結晶層２２をチャネル層とするＭＩＳＦＥＴ２３を形成する。その工程は第２の実施形態と同様であるので、その説明は省略する。
【００４７】
本実施形態で用いたＩｎ含有量が２２％のＩｎＧａＮは、ＺｎＯ基板２１と完全に格子整合するため、このＩｎＧａＮを緩衝層として用いることで、ＩｎＮ結晶層２２とＺｎＯ基板２１との間の小さな歪みが緩和され、ＩｎＮ結晶層２２の品質をさらに高めることができる。また、ＩｎＧａＮバッファ層２７として、Ｉｎ含有率が均一に２２％の層の代わりに、ＺｎＯ基板２１側でＩｎ含有量が２２％であってＩｎＮ結晶層２２側でＩｎ含有量が１００％となるグレーデッドＩｎＧａＮ層を用いてもよい。このグレーデッドＩｎＧａＮ層は、ＺｎＯ基板２１およびＩｎＮ結晶層２２のそれぞれと格子整合するため、ＩｎＮ結晶層２２を完全にひずみのない高品質な状態にすることができる。
【００４８】
（第５の実施形態）
本実施形態では、ＺｎＯ基板上に設けられたＩｎＮ層を有するデバイスの例として、金属−半導体電界効果トランジスタ（ＭＥＳＦＥＴ）について説明する。図９は、第５の実施形態に係る半導体装置の構造を示す断面図である。
【００４９】
図９に示すように、本実施形態の半導体装置では、ＺｎＯ基板５１の上に、ＩｎＮバッファ層５２と、ＩｎＮチャネル層５３と、ｎ型ＡｌＧａＩｎＮキャリア供給層５４とが順次設けられている。ＩｎＮバッファ層５２、ＩｎＮチャネル層５３およびｎ型ＡｌＧａＩｎＮキャリア供給層５４はＭＢＥ法によって形成されているが、ＭＢＥによる層の作成方法については第１の実施形態に詳述しているので、ここでは説明を省略する。また、ｎ型ＡｌＧａＩｎＮキャリア供給層５４の上には、金属のゲート電極５５、ソース電極５６およびドレイン電極５７が設けられており、これらはそれぞれスパッタにより形成されている。
本実施形態のＭＥＳＦＥＴのうちＺｎＯ基板５１のＺｎ面の上に設けられたＩｎＮバッファ層５２を有するＭＥＳＦＥＴでは、ＩｎＮバッファ層５２がＺｎ面の上に形成されることで極めて平坦となる。したがって、その上に形成されるＩｎＮチャネル層５３およびｎ型ＡｌＧａＩｎＮキャリア供給層５４の平坦性も高いものとなるため、キャリアの散乱が減少し、良好な特性のＭＥＳＦＥＴが得られると考えられる。
【００５０】
また、本実施形態のＭＥＳＦＥＴのうちＺｎＯ基板５１のＯ面の上に設けられたＩｎＮバッファ層５２を有するＭＥＳＦＥＴでは、ＩｎＮバッファ層５２がＯ面上に形成されることで、Ｚｎ原子が、ＩｎＮバッファ層５２、ＩｎＮチャネル層５３およびｎ型ＡｌＧａＩｎＮキャリア供給層５４へ拡散するのが抑制される。したがって、キャリア密度が減少することがなく、ＭＥＳＦＥＴ動作時の直列抵抗を低減できる。
【００５１】
なお、本実施形態では、ＩｎＮバッファ層５２の代わりにＡｌＮ層を用いてもよい。
【００５２】
（第６の実施形態）
本実施形態では、ＺｎＯ基板上に設けられたＩｎＮ層を有するデバイスの例として、バイポーラトランジスタについて説明する。図１０は、第６の実施形態に係る半導体装置の構造を示す断面図である。
【００５３】
図１０に示すように、本実施形態の半導体装置では、ＺｎＯ基板６１と、ＺｎＯ基板６１の上に設けられたｎ型ＩｎＮコレクタ層６２と、ｎ型ＩｎＮコレクタ層６２の一部の上に設けられたｐ型ＩｎＮベース層６３と、ｐ型ＩｎＮベース層６３の上に設けられたｎ型ＩｎＮエミッタ層６４とが順次積層されている。ｎ型ＩｎＮコレクタ層６２、ｐ型ＩｎＮベース層６３およびｎ型ＩｎＮエミッタ層６４はＭＢＥ法によって形成されているが、ＭＢＥによる層の作成方法については第１の実施形態に詳述しているので、ここでは説明を省略する。そして、ＭＢＥ法によってＺｎＯ基板６１の上面上の全体にｎ型ＩｎＮコレクタ層６２、ｐ型ＩｎＮベース層６３およびｎ型ＩｎＮエミッタ層６４が形成された後に、ドライエッチングによって、まずｎ型ＩｎＮエミッタ層６４の一部を除去することによりｐ型ＩｎＮベース層６３が露出され、さらに、露出するｐ型ＩｎＮベース層６３の一部を除去することによりｎ型ＩｎＮコレクタ層６２が露出されている。
【００５４】
ｎ型ＩｎＮエミッタ層６４の上にはエミッタ電極６６が設けられ、露出するｐ型ＩｎＮベース層６３の上にはベース電極６７が設けられ、露出するｎ型ＩｎＮコレクタ層６２の上にはコレクタ電極６５が設けられている。これらの電極は、それぞれスパッタにより形成される。
【００５５】
本実施形態のバイポーラトランジスタのうちＺｎＯ基板６１のＺｎ面の上に設けられたｎ型ＩｎＮコレクタ層６２を有するバイポーラトランジスタでは、ｎ型ＩｎＮコレクタ層６２がＺｎ面上に形成されることで極めて平坦となる。したがって、その上に形成されるｐ型ＩｎＮベース層６３およびｎ型ＩｎＮエミッタ層６４の平坦性も高いものとなるため、キャリアの散乱が減少し、良好な特性のバイポーラトランジスタが得られると考えられる。
【００５６】
また、本実施形態のバイポーラトランジスタのうちＺｎＯ基板６１のＯ面の上に設けられたｎ型ＩｎＮコレクタ層６２を有するバイポーラトランジスタでは、ｎ型ＩｎＮコレクタ層６２がＯ面上に形成されることで、Ｚｎ原子が、ｎ型ＩｎＮコレクタ層６２へ拡散するのが抑制される。したがって、ｎ型ＩｎＮコレクタ層６２のｎ型特性が劣化することがなく，設計通りのバイポーラトランジスタの動作を実現することができる。
【００５７】
なお、本実施形態では、ｐ型ＩｎＮベース層６３の代わりにｐ型ＡｌＧａＩｎＮ層を用いてもよい。また、本実施形態ではｎｐｎ型トランジスタを例にして説明したが、ｐｎｐ型トランジスタであっても同様な効果が得られる。
【００５８】
（第７の実施形態）
本実施形態では、ＺｎＯ基板上に設けられたＩｎＮ層を有するデバイスの例として、半導体レーザ素子について説明する。図１１は、第７の実施形態に係る半導体装置の構造を示す断面図である。
【００５９】
図１１に示すように、本実施形態の半導体装置では、ｎ型のＺｎＯ基板７１の上に、ｎ型ＩｎＮ層７２と、ｎ型ＡｌＧａＩｎＮクラッド層７３と、ＩｎＮ活性層７４と、ｐ型ＡｌＧａＩｎＮクラッド層７５と、ｐ型ＩｎＮコンタクト層７６とが順次積層されている。これらの層はＭＢＥ法により形成されているが、ＭＢＥによる作成方法については第１の実施形態に詳述しているので、ここでは説明を省略する。
【００６０】
絶縁層７７にはストライプ状の開口７８が設けられ、絶縁層７７の上には、開口７８を埋めるｐ型電極７９が設けられている。ＺｎＯ基板７１の裏面上には、ｎ型電極８０が設けられている。なお、開口７８は、ｐ型ＩｎＮコンタクト層７６の上全体に絶縁層７７を形成した後に、ウェットエッチングにより一部を除去することにより設けられる。ｐ型電極７９およびｎ型電極８０は、それぞれスパッタにより形成される。
【００６１】
本実施形態の半導体レーザ素子のうちＺｎＯ基板７１のＺｎ面上に形成されたｎ型ＩｎＮ層７２を有する半導体レーザ素子では、ｎ型ＩｎＮ層７２がＺｎ面上に形成されることで極めて平坦となる。したがって、その上に形成されるｎ型ＡｌＧａＩｎＮクラッド層７３、ＩｎＮ活性層７４およびｐ型ＡｌＧａＩｎＮクラッド層７５の平坦性も高いものとなるため、キャリアの散乱が減少する。よって、内部量子効率が高い、優れた特性の半導体レーザ素子が得られると考えられる。
【００６２】
また、本実施形態の半導体レーザ素子のうちＺｎＯ基板７１のＯ面上に形成されたｎ型ＩｎＮ層７２を有する半導体レーザ素子では、Ｚｎ原子が、ｎ型ＩｎＮ層７２、ｎ型ＡｌＧａＩｎＮクラッド層７３およびＩｎＮ活性層７４へ拡散するのが抑制される。したがって、ｎ型ＩｎＮ層７２およびｎ型ＡｌＧａＩｎＮクラッド層７３のｎ型特性と、ＩｎＮ活性層７４のバルク特性とが劣化することがなく、設計通りの半導体レーザ素子の動作を実現することができる。
【００６３】
なお、ＺｎＯ基板７１のＺｎ面上およびＯ面上のいずれにｎ型ＩｎＮ層７２が設けられている場合でも、ＩｎＮのバンドギャップは約０．８ｅＶであるから、半導体レーザ素子の発光波長は約１．６μｍになる。
【００６４】
なお、本実施形態では、ＩｎＮ活性層７４として、膜厚が５０ｎｍのいわゆるバルクの活性層を用いる例について説明したが、バルクの活性層以外に、ＩｎＮの単一量子井戸活性層や、ＩｎＮ量子井戸層とＡｌＧａＩｎＮバリア層とを多層設けた多重量子井戸構造の活性層を用いた場合にも同様の効果が得られる。
【００６５】
（その他の実施形態）
上述の第１〜第７の実施形態で用いたＺｎＯ基板として、サファイア基板の上にエピタキシャル成長されたＺｎＯ基板を用いてもよい。この場合には、欠陥が少なく品質の高いＺｎＯ基板を低価格で得ることができる。ＺｎＯ基板の品質が高まると、ＩｎＮ結晶層の品質も高くなるため、より高速に正常動作することが可能な半導体装置を作成することができるようになる。
【００６６】
また、上述の第１〜第７の実施形態ではＭＢＥ装置を用いてＺｎＯ基板の上にＩｎＮ結晶層を成長させたが、そのかわりとしてＭＯＣＶＤ装置を用いてもよい。
【００６７】
また、上記第５〜第７の実施形態において用いたＡｌＧａＩｎＮ層のかわりとして、ＡｌＧａＩｎＮ層にＢを加えた層、すなわちＢＡｌＧａＩｎＮ（組成でいえばＢzＡｌxＧａyＩｎ1-x-y-zＮ（０≦ｘ≦１、０≦ｙ≦１、０＜ｘ＋ｙ＋ｚ＜１）層を用いてもよい。
【００６８】
また、上述の第２〜第７の実施形態では半導体装置の例としてＭＩＳＦＥＴ、ＭＥＳＦＥＴ、バイポーラトランジスタ、半導体レーザを挙げたが、この限りではなく、本発明は、Ｊ−ＦＥＴ（Junction FET）およびＨＥＭＴなどにも適応できる。
【産業上の利用可能性】
【００６９】
本発明の半導体装置は、高品質なＩｎＮ結晶層をチャネル層として用いることにより正確な高速動作が可能となる点で産業上の利用可能性は高い。
【図面の簡単な説明】
【００７０】
【図１】本発明の第１の実施形態に係る半導体層の構造を示す断面図である。
【図２】半導体基板のうちＯ面ＺｎＯ基板の上に設けられたＩｎＮについて、ＸＲＤ（X-Ray Diffraction）での（０００２）ロッキングカーブを測定した結果を示すグラフ図である。
【図３】Ｚｎ面ＺｎＯ基板の上に設けられたＩｎＮの断面ＴＥＭ（Transmission Electron Microscope）解析結果を示す図である。
【図４】本発明の第２の実施形態に係る半導体装置の構造を示す断面図である。
【図５】図４に示すＩｎＮ結晶層２の上に形成されたシリコン窒化膜およびＩＴＯ膜の構造を示す断面図である。
【図６】（ａ）〜（ｅ）は、図５に示すシリコン窒化膜およびＩＴＯ膜の製造工程を示す断面図である。
【図７】本発明の第３の実施形態に係る半導体装置の構造を示す断面図である。
【図８】本発明の第４の実施形態に係る半導体装置の構造を示す断面図である。
【図９】本発明の第５の実施形態に係る半導体装置の構造を示す断面図である。
【図１０】本発明の第６の実施形態に係る半導体装置の構造を示す断面図である。
【図１１】本発明の第７の実施形態に係る半導体装置の構造を示す断面図である。
【符号の説明】
【００７１】
１          ＺｎＯ基板
２          ＩｎＮ結晶層
３          ＭＩＳＦＥＴ
４          不純物拡散層
５          ゲート絶縁膜
６          ゲート電極
７          ＩＴＯ膜
８、８ａ    シリコン窒化膜
９          レジスト
１１          ＺｎＯ基板
１２          ＩｎＮ結晶層
１３          ＭＩＳＦＥＴ
１７          ＡｌＮ結晶層
２１          ＺｎＯ基板
２２          ＩｎＮ結晶層
２３          ＭＩＳＦＥＴ
２７          ＩｎＧａＮバッファ層
３１          ＺｎＯ基板
３２          ＩｎＮ結晶層
５１          ＺｎＯ基板
５２          ＩｎＮバッファ層
５３          ＩｎＮチャネル層
５４          ＡｌＧａＩｎＮキャリア供給層
５５          ゲート電極
５６          ソース電極
５７          ドレイン電極
６１          ＺｎＯ基板
６２          ｎ型ＩｎＮコレクタ層
６３          ｐ型ＩｎＮベース層
６４          ｎ型ＩｎＮエミッタ層
６５          コレクタ電極
６６          エミッタ電極
６７          ベース電極
７１          ＺｎＯ基板
７２          ｎ型ＩｎＮ層
７３          ｎ型ＡｌＧａＩｎＮクラッド層
７４          ＩｎＮ活性層
７５          ｐ型ＡｌＧａＩｎＮクラッド層
７６          ｐ型ＩｎＮコンタクト層
７７          絶縁層
７８          開口
７９          ｐ型電極
８０          ｎ型電極
【図１】
2005203721.tif 000003
【図２】
2005203721.tif 000004
【図３】
2005203721.tif 000005
【図４】
2005203721.tif 000006
【図５】
2005203721.tif 000007
【図６】
2005203721.tif 000008
【図７】
2005203721.tif 000009
【図８】
2005203721.tif 000010
【図９】
2005203721.tif 000011
【図１０】
2005203721.tif 000012
【図１１】
2005203721.tif 000013