(57)【要約】【課題】高い信頼性を確保しつつ、微細化、高集積化を実現しうる半導体装置及びその製造方法を提供することにある。【解決手段】導体プラグ２０と、一方の端部が導体プラグの上部に直接接続された配線２２とを有する半導体装置であって、導体プラグは、導体プラグの上部に、導体プラグと一体に形成され、配線の一方の端部から配線の内部に向かう方向に突出する突出部２０ａを有しており、配線は、導体プラグのうちの少なくとも突出部に接続されている。導体プラグが突出部を有しているため、配線のパターンが大きく後退した場合であっても、少なくとも突出部において配線と導体プラグとの接続が確保される。このため、配線の微細化、高密度化に伴って配線のパターンが大きく後退した場合であっても、配線と導体プラグとを確実に接続することができる。従って、信頼性を確保しつつ微細化、高集積化を実現し得る半導体装置を提供することができる。【選択図】図１
2005327898.tif 000002
【特許請求の範囲】
【請求項１】
導体プラグと、一方の端部が前記導体プラグの上部に直接接続された配線とを有する半導体装置であって、
前記導体プラグは、前記導体プラグの上部に、前記導体プラグと一体に形成され、前記配線の前記一方の端部から前記配線の内部に向かう方向に突出する突出部を有しており、
前記配線は、前記導体プラグのうちの少なくとも前記突出部に接続されている
ことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記配線の前記一方の端部に近接する他の配線を更に有し、
前記他の配線の長手方向は、前記配線の長手方向に交差する方向である
ことを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記配線の前記一方の端部に近接する他の配線を更に有し、
前記配線の前記一方の端部と前記他の配線の一方の端部とが互いに対向している
ことを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記導体プラグに近接して配された他の導体プラグと、
一方の端部が前記他の導体プラグの上部に直接接続された他の配線とを更に有し、
前記他の導体プラグは、前記他の導体プラグの上部に、前記他の導体プラグと一体に形成され、前記他の配線の前記一方の端部から前記他の配線の内部に向かう方向に突出する他の突出部を有しており、
前記他の配線は、前記他の導体プラグのうちの少なくとも前記他の突出部に接続されている
ことを特徴とする半導体装置。
【請求項５】
導体プラグと、
前記導体プラグから離間して配された他の導体プラグと、
前記導体プラグ及び前記他の導体プラグと一体に形成され、前記導体プラグの上部と前記他の導体プラグの上部とを接続する導電体と、
前記導電体に沿うように形成され、少なくとも前記導電層に直接接続された配線と
を有することを特徴とする半導体装置。
【請求項６】
半導体基板上に絶縁層を形成する工程と、
前記絶縁層にコンタクトホールを形成する工程と、
前記コンタクトホールより浅く、前記コンタクトホールから第１の方向に伸びる溝を、前記コンタクトホールと一体に前記絶縁層に形成する工程と、
前記溝内に突出する突出部を有する導体プラグを、前記溝内及び前記コンタクトホール内に埋め込む工程と、
前記絶縁層上及び前記導体プラグ上に導電膜を直接形成する工程と、
前記導電膜をパターニングし、一方の端部が少なくとも前記突出部に接続された、前記導電膜より成る配線を形成する工程とを有し、
前記配線を形成する工程では、前記配線の前記一方の端部から前記配線の内部に向かう方向が前記第１の方向と一致するように、前記配線を形成する
ことを特徴とする半導体装置の製造方法。
【請求項７】
半導体基板上に絶縁層を形成する工程と、
第１の箇所から第１の方向に伸びる溝を前記絶縁層に形成する工程と、
前記絶縁層の前記第１の箇所に、前記溝より深いコンタクトホールを前記溝と一体に形成する工程と、
前記溝内に突出する突出部を有する導体プラグを、前記コンタクトホール内及び前記溝内に埋め込む工程と、
前記絶縁層上及び前記コンタクト層上に導電膜を形成する工程と、
前記導電膜をパターニングし、一方の端部が少なくとも前記突出部に接続された、前記導電膜より成る配線を形成する工程とを有し、
前記配線を形成する工程では、前記配線の前記一方の端部から前記配線の内部に向かう方向が前記第１の方向と一致するように、前記配線を形成する
ことを特徴とする半導体装置の製造方法。
【請求項８】
半導体基板上に絶縁層を形成する工程と、
前記絶縁層に第１のコンタクトホール及び第２のコンタクトホールを形成する工程と、
前記第１及び前記第２のコンタクトホールより浅く、前記第１のコンタクトホールから前記第２のコンタクトホールに達する溝を、前記第１及び前記第２のコンタクトホールと一体に前記絶縁層に形成する工程と、
前記第１のコンタクトホール内に導体プラグを埋め込み、前記第２のコンタクトホール内に他の導体プラグを埋め込むとともに、前記溝内に導電体を埋め込む工程と、
前記絶縁層上、前記導体プラグ上、前記他の導体プラグ上、及び前記導電体上に導電膜を形成する工程と、
前記導電膜をパターニングし、少なくとも前記導電体に接続された、前記導電膜より成る配線を、前記導電体に沿うように形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項９】
半導体基板上に絶縁層を形成する工程と、
第１の箇所から第２の箇所に達する溝を前記絶縁層に形成する工程と、
前記絶縁層の前記第１の箇所に、前記溝より深い第１のコンタクトホールを前記溝と一体に形成するとともに、前記絶縁層の前記第２の箇所に、前記溝より深い第２のコンタクトホールを前記溝と一体に形成する工程と、
前記第１のコンタクトホール内に導体プラグを埋め込み、前記第２のコンタクトホール内に他の導体プラグを埋め込むとともに、前記溝内に導電体を埋め込む工程と、
前記絶縁層上、前記導体プラグ上、前記他の導体プラグ上及び前記導電体上に導電膜を形成する工程と、
前記導電膜をパターニングし、少なくとも前記導電体に接続された、前記導電膜より成る配線を、前記導電体に沿うように形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項１０】
請求項６乃至９のいずれか１項に記載の半導体装置の製造方法において、
前記絶縁層を形成する工程は、第１の膜を形成する工程と、前記第１の膜とエッチング特性が異なる第２の膜を形成する工程と、前記第２の膜とエッチング特性が異なる第３の膜を形成する工程とを有し、
前記溝を形成する工程は、前記第２の膜をエッチングストッパとして前記第３の膜をエッチングし、前記溝を前記第２の膜に達するように形成する工程を有する
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係り、特に信頼性を確保しつつ微細化、高集積化を実現しうる半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来より、設計する際における自由度の向上、集積度の向上、チップサイズの縮小を目的として、多層配線技術が用いられている。
【０００３】
多層配線の更なる効率化のために、配線幅、配線間隔、及び、導体プラグと配線との位置合わせマージンは、縮小の一途をたどっている。
【０００４】
図２７は、提案されている半導体装置を示す概念図である。図２７（ａ）は平面図であり、図２７（ｂ）は断面図である。
【０００５】
図２７に示すように、半導体基板２１０上には、配線２１２が形成されている。配線２１２が形成された半導体基板２１０上には、層間絶縁膜２１４が形成されている。層間絶縁膜には、配線２１２に達するコンタクトホール２１６と、配線２１２に達するコンタクトホール２３０とが形成されている。コンタクトホール２１６、２３０内には、導体プラグ２２０、２２６がそれぞれ埋め込まれている。
【０００６】
導体プラグ２２０、２２６が埋め込まれた層間絶縁膜２１４上には、配線２２２、２２８が形成されている。配線２２２、２２８のうちの破線の部分は、設計段階における配線のパターンを示している。配線２２２、２２８は、配線２２２、２２８の材料となる導電膜を、フォトレジスト膜（図示せず）をマスクとしてパターニングすることにより形成される。配線２２２、２２８を形成するためのパターンをフォトレジスト膜に露光する際には、回折光の影響により本来露光すべきでない部分までもが露光されるため、実際にフォトレジスト膜に露光される配線パターンは、設計段階の配線パターンに対して端部が後退したものとなる。
【０００７】
設計段階においては、配線２２２、２２８のパターンの後退を考慮して、配線２２２、２２８のパターンが予め長めに設定される。配線２２２、２２８のパターンが予め長めに設定されているため、配線２２２、２２８のパターンが後退した場合であっても、配線２２２、２２８と導体プラグ２２０、２２６との接続が確保される。
【特許文献１】特開平１１−１３５６３０号公報
【特許文献２】特開平１０−２７８４８号公報
【特許文献３】特開２００２−３４３８６１号公報
【特許文献４】特開２００２−２４６４６６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、微細化の要請を満たすべく配線の幅をより狭く設定した場合には、配線パターンの後退はより大きくなる。また、高集積化の要請を満たすべく配線間隔をより狭く設定した場合には、配線間の短絡を防止すべく露光エネルギーをより大きく設定する必要があるため、配線パターンの後退はより一層大きくなる。そうすると、配線パターンの端部の後退がより大きくなってしまい、図２８に示すように配線２２２、２２８と導体プラグ２２０、２２６との接続を確保し得なくなる。図２８は、配線と導体プラグとの接続が確保されない場合を示す断面図である。ここで、配線パターンの後退を考慮して、配線パターンを予めより長く設計しておくことも考えられる。しかし、設計ルールにより、配線２２２の端部と他の配線２２８の端部とは、設計段階において一定距離Ｌ１以上離さなければならない。このため、配線２２２、２２４のパターンの後退を考慮して、配線２２２、２２４を予め長めに形成しておくことには限界がある。
【０００９】
本発明の目的は、高い信頼性を確保しつつ、微細化、高集積化を実現しうる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
上記目的は、導体プラグと、一方の端部が前記導体プラグの上部に直接接続された配線とを有する半導体装置であって、前記導体プラグは、前記導体プラグの上部に、前記導体プラグと一体に形成され、前記配線の前記一方の端部から前記配線の内部に向かう方向に突出する突出部を有しており、前記配線は、前記導体プラグのうちの少なくとも前記突出部に接続されていることを特徴とする半導体装置により達成される。
【００１１】
また、上記目的は、導体プラグと、前記導体プラグから離間して配された他の導体プラグと、前記導体プラグ及び前記他の導体プラグと一体に形成され、前記導体プラグの上部と前記他の導体プラグの上部とを接続する導電体と、前記導電体に沿うように形成され、少なくとも前記導電層に直接接続された配線とを有することを特徴とする半導体装置により達成される。
【００１２】
また、上記目的は、半導体基板上に絶縁層を形成する工程と、前記絶縁層にコンタクトホールを形成する工程と、前記コンタクトホールより浅く、前記コンタクトホールから第１の方向に伸びる溝を、前記コンタクトホールと一体に前記絶縁層に形成する工程と、前記溝内に突出する突出部を有する導体プラグを、前記溝内及び前記コンタクトホール内に埋め込む工程と、前記絶縁層上及び前記導体プラグ上に導電膜を直接形成する工程と、
前記導電膜をパターニングし、一方の端部が少なくとも前記突出部に接続された、前記導電膜より成る配線を形成する工程とを有し、前記配線を形成する工程では、前記配線の前記一方の端部から前記配線の内部に向かう方向が前記第１の方向と一致するように、前記配線を形成することを特徴とする半導体装置の製造方法により達成される。
【００１３】
また、上記目的は、半導体基板上に絶縁層を形成する工程と、第１の箇所から第１の方向に伸びる溝を前記絶縁層に形成する工程と、前記絶縁層の前記第１の箇所に、前記溝より深いコンタクトホールを前記溝と一体に形成する工程と、前記溝内に突出する突出部を有する導体プラグを、前記コンタクトホール内及び前記溝内に埋め込む工程と、前記絶縁層上及び前記コンタクト層上に導電膜を形成する工程と、前記導電膜をパターニングし、一方の端部が少なくとも前記突出部に接続された、前記導電膜より成る配線を形成する工程とを有し、前記配線を形成する工程では、前記配線の前記一方の端部から前記配線の内部に向かう方向が前記第１の方向と一致するように、前記配線を形成することを特徴とする半導体装置の製造方法により達成される。
【００１４】
また、上記目的は、半導体基板上に絶縁層を形成する工程と、前記絶縁層に第１のコンタクトホール及び第２のコンタクトホールを形成する工程と、前記第１及び前記第２のコンタクトホールより浅く、前記第１のコンタクトホールから前記第２のコンタクトホールに達する溝を、前記第１及び前記第２のコンタクトホールと一体に前記絶縁層に形成する工程と、前記第１のコンタクトホール内に導体プラグを埋め込み、前記第２のコンタクトホール内に他の導体プラグを埋め込むとともに、前記溝内に導電体を埋め込む工程と、前記絶縁層上、前記導体プラグ上、前記他の導体プラグ上、及び前記導電体上に導電膜を形成する工程と、前記導電膜をパターニングし、少なくとも前記導電体に接続された、前記導電膜より成る配線を、前記導電体に沿うように形成する工程とを有することを特徴とする半導体装置の製造方法により達成される。
【００１５】
また、上記目的は、半導体基板上に絶縁層を形成する工程と、第１の箇所から第２の箇所に達する溝を前記絶縁層に形成する工程と、前記絶縁層の前記第１の箇所に、前記溝より深い第１のコンタクトホールを前記溝と一体に形成するとともに、前記絶縁層の前記第２の箇所に、前記溝より深い第２のコンタクトホールを前記溝と一体に形成する工程と、前記第１のコンタクトホール内に導体プラグを埋め込み、前記第２のコンタクトホール内に他の導体プラグを埋め込むとともに、前記溝内に導電体を埋め込む工程と、前記絶縁層上、前記導体プラグ上、前記他の導体プラグ上及び前記導電体上に導電膜を形成する工程と、前記導電膜をパターニングし、少なくとも前記導電体に接続された、前記導電膜より成る配線を、前記導電体に沿うように形成する工程とを有することを特徴とする半導体装置の製造方法により達成される。
【発明の効果】
【００１６】
以上の通り、本発明によれば、導体プラグが配線の一方の端部から配線の内部に向かう方向に突出する突出部を有しているため、配線のパターンが大きく後退した場合であっても、少なくとも突出部において配線と導体プラグとの接続が確保される。このため、本発明によれば、配線の微細化、高密度化に伴って配線のパターンが大きく後退した場合であっても、配線と導体プラグとを確実に接続することができる。従って、本発明によれば、信頼性を確保しつつ微細化、高集積化を実現し得る半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１７】
［第１実施形態］
本発明の第１実施形態による半導体装置を図１を用いて説明する。図１は、本実施形態による半導体装置を示す概略図である。図１（ａ）は平面図であり、図１（ｂ）は断面図である。
【００１８】
図１に示すように、半導体基板１０上には、配線１２が形成されている。
【００１９】
配線１２が形成された半導体基板１０上には、配線１２を覆うように層間絶縁膜（絶縁層）１４が形成されている。
【００２０】
層間絶縁膜１４には、配線１２に達するコンタクトホール１６が形成されている。また、層間絶縁膜１４には、コンタクトホール１６から第１の方向Ｄ１にのみ伸びる溝１８が形成されている。溝１８は、コンタクトホール１６より浅く形成されている。溝１８は、コンタクトホール１６と一体に形成されている。
【００２１】
コンタクトホール１６内及び溝１８内には、溝１８内に突出する突出部２０ａを有する導体プラグ２０が埋め込まれている。突出部２０ａは、導体プラグ２０と一体に同一導電膜により形成されている。突出部２０ａは、第１の方向Ｄ１にのみ突出している。
【００２２】
層間絶縁膜１４上及び導体プラグ２０上には、配線２２が形成されている。配線２２の一方の端部は、導体プラグ２０のうちの少なくとも突出部２０ａに直接接続されている。配線２２の一方の端部から配線２２の内部に向かう方向は、第１の方向Ｄ１と一致している。
【００２３】
配線２２のうちの破線で示した部分は、設計段階における配線２２のパターンを示している。配線２２のうちの実線で示した部分は、実際に形成される配線２２のパターンを示している。図１から分かるように、実際に形成される配線２２のパターンは、設計段階における配線２２のパターンと比較して、端部が大きく後退している。
【００２４】
配線２２のパターンの端部が大きく後退するのは、以下のような理由によるものである。即ち、配線２２は、配線２２の材料となる導電膜を、フォトレジスト膜をマスクとしてパターニングすることにより形成される。配線パターンをフォトレジスト膜に露光する際には、回折光の影響により本来露光すべきでない部分までもが露光されるため、実際にフォトレジスト膜に露光される配線パターンは、設計段階の配線パターンに対して端部が後退したものとなる。しかも、微細化の要請を満たすべく配線パターンの幅を狭く設定した場合には、配線パターンの端部の後退はより一層大きくなる。
【００２５】
本実施形態では、導体プラグ２０が第１の方向Ｄ１に突出する突出部２０ａを有しており、配線２２の端部から配線２２の内部に向かう方向が第１の方向Ｄ１と一致しているため、配線パターンが設計値に対して大きく後退した場合であっても、配線２２と導体プラグ２０との接続が少なくとも突出部２０ａにおいて確保される。このため、本実施形態によれば、配線２２のパターンの後退が大きく生じた場合であっても、配線と導体プラグとを確実に接続することができる。
【００２６】
なお、本実施形態において突出部２０ａを第１の方向Ｄ１にのみ突出させているのは、以下のような理由によるものである。即ち、突出部２０ａを第１の方向Ｄ１のみならず、他の方向にも突出するように形成した場合には、導体プラグのピッチや配線のピッチをより広く設定しなければならない。そうすると、半導体装置の微細化、高集積化の要請に寄与し得なくなる。一方、第１の方向Ｄ１は配線２２の一方の端部から配線の内部に向かう方向と一致しているため、突出部２０ａは配線２２の下に突出することとなる。このため、第１の方向Ｄ１に突出部２０ａを突出させても、特段の問題は生じない。このような理由により、本実施形態では突出部２０ａを第１の方向Ｄ１にのみ突出させている。
【００２７】
こうして本実施形態による半導体装置が構成されている。
【００２８】
本実施形態による半導体装置は、導体プラグ２０が第１の方向Ｄ１に突出する突出部２０ａを有しており、配線２２の一方の端部から配線２２の内部に向かう方向が第１の方向Ｄ１と一致しており、配線２２の一方の端部が少なくとも突出部２０ａにおいて導体プラグ２０に直接接続されていることに主な特徴がある。
【００２９】
本実施形態では、導体プラグ２０が第１の方向Ｄ１に突出する突出部２０ａを有しており、配線２２の一方の端部から配線２２の内部に向かう方向が第１の方向Ｄ１と一致しているため、配線２２のパターンが大きく後退した場合であっても、少なくとも突出部２０ａにおいて配線２２と導体プラグ２０との接続が確保される。このため、本実施形態によれば、配線２２の微細化、高密度化に伴って配線２２のパターンが大きく後退した場合であっても、配線２２と導体プラグ２０とを確実に接続することができる。従って、本実施形態によれば、信頼性を確保しつつ微細化、高集積化を実現し得る半導体装置を提供することができる。
【００３０】
なお、本実施形態による半導体装置は、コンタクトホールと溝とが一体に形成された層間絶縁膜中に、導体プラグと配線とを一体に埋め込むデュアルダマシン構造とは、明らかに異なるものである。即ち、デュアルダマシン構造の場合には、溝内に埋め込まれる導電体自体が配線である。このため、デュアルダマシン構造においては、溝の深さを厳密に設定しなければならない。溝の深さを厳密に設定するためには、エッチングストッパ膜等を層間絶縁膜に形成しなければならならず、製造プロセスが非常に複雑となってしまう。本実施形態では、配線２２とは別個に突出部２０ａを形成するため、突出部２０ａを埋め込むための溝１８の深さには厳密性は要求されない。従って、本実施形態によれば、製造プロセスの複雑化を招くこともない。また、デュアルダマシン構造の場合には、溝内に埋め込むものが配線であるため、溝を形成する際には、埋め込み特性を考慮した厳格な設計ルールを適用しなければならない。これに対し、本実施形態では、溝１８内に埋め込むものはあくまでも導体プラグ２０の突出部２０ａであり、突出部２０ａと配線２２とが接続さえすればよいため、溝１８を形成する際には厳格な設計ルールを適用する必要がない。このように、本願発明は、デュアルダマシン構造とは全く異なるものである。
【００３１】
［第２実施形態］
本発明の第２実施形態による半導体装置を図２を用いて説明する。図２は、本実施形態による半導体装置を示す概略図である。図２（ａ）は平面図であり、図２（ｂ）は断面図である。図１に示す第１実施形態による半導体装置と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【００３２】
本実施形態による半導体装置は、層間絶縁膜１４上に他の配線２４が形成されており、他の配線２４の一部が配線２２の端部に近接していることに主な特徴がある。
【００３３】
図２に示すように、層間絶縁層１４上には、他の配線２４が形成されている。配線２４の長手方向は、配線２２の長手方向に対して、ほぼ垂直となっている。
【００３４】
配線２２のうちの破線で示した部分は、設計段階における配線２２のパターンを示している。フォトリソグラフィにおけるルールにより、配線２２の端部と他の配線２４とは、設計段階において一定距離Ｌ１以上離さなければならない。このため、配線２２のパターンの後退を考慮して、配線２２を予め長めに形成しておくことには限界がある。本実施形態では、導体プラグ２０が第１の方向Ｄ１に突出する突出部２０ａを有しており、配線２２の一方の端部から配線２２の内部に向かう方向が第１の方向Ｄ１と一致しているため、設計値に対して配線２２のパターンが大きく後退した場合であっても、少なくとも突出部２０ａにおいて配線２２と導体プラグ２０との接続が確保される。このため、本実施形態によれば、配線２２のパターンの後退を考慮して配線２２のパターンを予め長めに形成しておくことができない場合であっても、配線２２と導体プラグ２０とを確実に接続することができる。
【００３５】
［第３実施形態］
本発明の第３実施形態による半導体装置を図３を用いて説明する。図３は、本実施形態による半導体装置を示す概略図である。図１又は図２に示す第１又は第２実施形態による半導体装置と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【００３６】
本実施形態による半導体装置は、導体プラグ２０に隣接して他の導体プラグ２６が埋め込まれており、他の導体プラグ２６が第２の方向Ｄ２に突出する他の突出部２６ａを有しており、他の導体プラグ２６に他の配線２８が接続されており、他の配線２８の端部から他の配線２８の内部に向かう方向が第２の方向Ｄ２と一致していることに主な特徴がある。
【００３７】
図３に示すように、層間絶縁膜１４には、配線１２に達するコンタクトホール３０が形成されている。また、層間絶縁膜１４には、コンタクトホール３０から第２の方向Ｄ２にのみ伸びる溝３２が形成されている。第２の方向Ｄ２は、第１の方向Ｄ１に対して反対の方向である。溝３２は、コンタクトホール３０より浅く形成されている。溝３２は、コンタクトホール３０と一体に形成されている。
【００３８】
コンタクトホール３０内及び溝３２内には、導体プラグ２０に隣接するように、他の導体プラグ２６が埋め込まれている。導体プラグ２６は、溝３２内に突出する突出部２６ａを有している。突出部２６ａは、導体プラグ２６と一体に同一導電膜により形成されている。突出部２６ａは、第２の方向Ｄ２に突出している。
【００３９】
層間絶縁膜１４上には、他の配線２８が形成されている。配線２２の端部と他の配線２８の端部とは、互いに対向している。
【００４０】
配線２８のうちの破線で示した部分は、設計段階における配線２８のパターンを示している。フォトリソグラフィにおけるルールにより、配線２２の端部と他の配線２８の端部とは、設計段階において一定距離Ｌ１以上離さなければならない。このため、配線２２、２８のパターンの後退を考慮して、配線２２、２８を予め長めに形成しておくことには限界がある。本実施形態では、導体プラグ２６が第２の方向Ｄ２に突出する突出部２６ａを有しており、配線２８の端部から配線２８の内部に向かう方向が第２の方向Ｄ２と一致しているため、設計値に対して配線２８のパターンが大きく後退した場合であっても、少なくとも突出部２６ａにおいて配線２８と導体プラグ２６との接続が確保される。このため、本実施形態によれば、配線のパターンの後退が大きく生じた場合であっても、配線と導体プラグとを確実に接続することができる。
【００４１】
［第４実施形態］
本発明の第４実施形態による半導体装置及びその製造方法を図４乃至図１１を用いて説明する。図４は、本実施形態による半導体装置を示す断面図である。図１乃至図３に示す第１乃至第３実施形態による半導体装置と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【００４２】
（半導体装置）
まず、本実施形態による半導体装置を図４を用いて説明する。図４において、紙面左側の領域はメモリセル領域２を示しており、紙面右側の領域はロジック回路（周辺回路）領域４を示している。メモリセル領域２には、トランジスタ等の各素子が高密度に形成される。一方、ロジック回路領域４には、トランジスタ等の各素子は比較的低密度に形成される。
【００４３】
図４に示すように、半導体基板１０には、素子領域３４を画定する素子分離領域３６が形成されている。
【００４４】
半導体基板１０上には、ゲート絶縁膜３８が形成されている。
【００４５】
ゲート絶縁膜３８上には、ゲート電極４０ａ、４０ｂ、４０ｃが形成されている。
【００４６】
ゲート電極４０の側壁部分には、サイドウォール絶縁膜４２が形成されている。
【００４７】
サイドウォール絶縁膜４２が形成されたゲート電極４０の両側の半導体基板１０内には、ソース／ドレイン拡散層４４ａ、４４ｂ、４４ｃ、４４ｄが形成されている。
【００４８】
こうして、ゲート電極４０とソース／ドレイン拡散層４４とを有するトランジスタ４６ａ、４６ｂ、４６ｃが形成されている。
【００４９】
トランジスタ４６が形成された半導体基板１０上には、層間絶縁膜１４が形成されている。
【００５０】
層間絶縁膜１４には、ソース／ドレイン拡散層４４に達するコンタクトホール１６が形成されている。また、層間絶縁膜１４には、コンタクトホール１６より浅い溝１８が形成されている。溝１８内及びコンタクトホール１６内には、導体プラグ２０が埋め込まれている。導体プラグ２０は、第１の方向Ｄ１に突出する突出部２０ａを有している。
【００５１】
また、層間絶縁膜１４には、ゲート電極４０ｂに達するコンタクトホール３０が形成されている。また、層間絶縁膜１４には、コンタクトホール３０より浅い溝３２が形成されている。溝３２内及びコンタクトホール３０内には、導体プラグ２６が埋め込まれている。導体プラグ２６は、第２の方向Ｄ２に突出する突出部２６ａを有している。
【００５２】
また、層間絶縁膜１４には、ソース／ドレイン拡散層４４ｄに達するコンタクトホール４８が形成されている。コンタクトホール４８内には、導体プラグ５０が埋め込まれている。
【００５３】
メモリセル領域２における層間絶縁膜１４上には、配線２２が形成されている。配線２２の一方の端部は、導体プラグ２０に接続されている。配線２２の一方の端部から配線２２の内部に向かう方向は、第１の方向Ｄ１と一致している。本実施形態による半導体装置では、配線２２に対向するように配線２８が形成されているため、配線２２のパターンの後退を考慮して配線２２を予め長めに形成しておくことはできない。しかし、導体プラグ２０が第１の方向Ｄ１に突出する突出部２０ａを有しており、配線２２の一方の端部から配線２２の内部に向かう方向が第１の方向Ｄ１と一致しているため、配線２２のパターンが大きく後退した場合であっても、少なくとも突出部２０ａにおいて配線２２と導体プラグ２０との接続が確保される。
【００５４】
また、メモリセル領域２における層間絶縁膜１４上には、配線２８が形成されている。配線２８の端部と配線２２の端部とは互いに対向している。配線２８の一方の端部は、導体プラグ２６に接続されている。配線２８の一方の端部から配線２８の内部に向かう方向は、第２の方向Ｄ２と一致している。本実施形態による半導体装置では、配線２８に対向するように他の配線２２が形成されているため、配線２８のパターンの後退を考慮して配線２８を予め長めに形成しておくことはできない。しかし、導体プラグ２６が第２の方向Ｄ２に突出する突出部２６ａを有しており、配線２８の一方の端部から配線２８の内部に向かう方向が第２の方向Ｄ２と一致しているため、配線２８のパターンが大きく後退した場合であっても、少なくとも突出部３２において配線２８と導体プラグ２６との接続が確保される。
【００５５】
また、ロジック回路領域４における層間絶縁膜１４上には、配線５２が形成されている。ロジック回路領域４においては、メモリセル領域２の配線２２、２８と比較して、配線５２等を必ずしも高密度に形成することを要しないため、配線５２の幅を配線２２、２８よりも太く設定することが可能であり、また、配線間隔にも余裕を確保することが可能である。このため、配線５２のパターンの後退はあまり大きくならない。また、配線５２のパターンの後退を考慮して配線５２を予め長めに形成しておくことも可能である。従って、ロジック領域４においては、配線５２と導体プラグ４８とを確実に接続することが可能である。
【００５６】
配線２２、２８、５２が形成された層間絶縁膜１４上には、配線２２、２８、５２を覆うように他の層間絶縁膜５４が形成されている。
【００５７】
層間絶縁膜５４には、導体プラグ２０に達するコンタクトホール５６が形成されている。コンタクトホール５６内には、導体プラグ５８が埋め込まれている。
【００５８】
また、層間絶縁膜５４には、配線２８に達するコンタクトホール６０が形成されている。また、層間絶縁膜５４には、コンタクトホール６０より浅い溝６２が形成されている。溝６２は、コンタクトホール６０から第２の方向Ｄ２に伸びるように形成されている。溝６２は、コンタクトホール６０と一体に形成されている。溝６２内及びコンタクトホール６０内には、溝６２内に突出する突出部６４ａを有する導体プラグ６４が埋め込まれている。突出部６４ａは、導体プラグ６４と一体に同一導電膜により形成されている。突出部６４ａは、第２の方向Ｄ２に突出している。
【００５９】
層間絶縁膜５４上には、配線６６が形成されている。配線６６は、導体プラグ５８に接続されている。
【００６０】
また、層間絶縁膜５４上には、配線６８が形成されている。配線６８の一方の端部は、導体プラグ６４に接続されている。配線６８の一方の端部から配線６８の内部に向かう方向は、第２の方向Ｄ２と一致している。本実施形態による半導体装置では、配線６８に近接するように配線６６が形成されているため、配線６８のパターンの後退を考慮して配線６８を長めに形成しておくことはできない。しかし、導体プラグ６４が第２の方向Ｄ２に突出する突出部６４ａを有しており、配線６８の一方の端部から配線６８の内部に向かう方向が第２の方向Ｄ２と一致しているため、配線６８のパターンが大きく後退した場合であっても、少なくとも突出部６４ａにおいて配線６８と導体プラグ６４との接続が確保される。
【００６１】
また、層間絶縁膜５４上には、配線７０が形成されている。
【００６２】
配線６６、６８、７０が形成された層間絶縁膜５４上には、配線６６、６８、７０を覆うように他の層間絶縁膜７２が形成されている。
【００６３】
こうして本実施形態による半導体装置が構成されている。
【００６４】
このように、配線２２が導体プラグ２０を介してトランジスタ４６ａのソース／ドレイン拡散層４４ｂに接続されていてもよい。また、配線２８が導体プラグ２６を介してトランジスタ４６ｂのゲート電極４０ｂに接続されていてもよい。また、配線６８が導体プラグ６４を介して他の配線２８の接続されていてもよい。
【００６５】
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法を図５乃至図１１を用いて説明する。図５乃至図１１は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【００６６】
まず、半導体基板１０を用意する。半導体基板１０としては、例えばシリコン基板を用いる。
【００６７】
次に、例えばＳＴＩ（Shallow Trench Isolation）法により、半導体基板１０に素子分離領域３６を形成する。素子分離領域３６により素子領域３４が画定される。
【００６８】
次に、例えば熱酸化法により、ゲート絶縁膜３８を形成する。ゲート絶縁膜３８の膜厚は、例えば２．０ｎｍとする。
【００６９】
次に、全面に、例えばＣＶＤ法により、ポリシリコン膜を形成する。ポリシリコン膜の膜厚は、例えば１８０ｎｍとする。この後、例えばフォトリソグラフィ技術により、ポリシリコン膜をパターニングする。これにより、ポリシリコンより成るゲート電極４０ａ、４０ｂ、４０ｃが形成される。
【００７０】
次に、ゲート電極４０をマスクとして、例えばイオン注入法により、ゲート電極４０の両側の半導体基板１０内にドーパント不純物を導入する。これにより、エクステンションソース／ドレイン構造の浅い領域を構成する不純物拡散領域、即ちエクステンション領域（図示せず）が形成される。
【００７１】
次に、全面に、例えばＣＶＤ法により、シリコン酸化膜を形成する。シリコン酸化膜の膜厚は、例えば１００ｎｍとする。この後、シリコン酸化膜を異方性エッチングする。こうして、ゲート電極４０の側壁部分に、シリコン酸化膜より成るサイドウォール絶縁膜４２が形成される。
【００７２】
次に、サイドウォール絶縁膜４２が形成されたゲート電極４０をマスクとして、例えばイオン注入法により、ゲート電極４０の両側の半導体基板１０内にドーパント不純物を導入する。これにより、エクステンションソース／ドレイン構造の深い領域を構成する不純物拡散領域（図示せず）が形成される。エクステンション構造の浅い領域を構成する不純物拡散領域（エクステンション領域）と、エクステンションソース／ドレイン構造の深い領域を構成する不純物拡散領域とにより、エクステンションソース／ドレイン構造のソース／ドレイン領域４４ａ、４４ｂ、４４ｃ、４４ｄが構成される。
【００７３】
次に、例えばＣＶＤ法により、膜厚１１００ｎｍのシリコン酸化膜を形成する。この後、例えばＣＭＰ法により、シリコン酸化膜の表面を研磨することにより、シリコン酸化膜の表面を平坦化する。こうして、例えば膜厚８００ｎｍ程度のシリコン酸化膜より成る層間絶縁膜１４が形成される（図５（ａ）参照）。
【００７４】
次に、全面に、例えばスピンコート法により、フォトレジスト膜７４を形成する。
【００７５】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜７４に開口部７６を形成する。開口部７６は、層間絶縁膜１４に溝１８、３２を形成するためのものである。
【００７６】
次に、図５（ｂ）に示すように、フォトレジスト膜７４をマスクとして、層間絶縁膜１４をドライエッチングすることにより、層間絶縁膜１４に溝１８、３２を形成する。溝１８は、コンタクトホール１６が形成される予定の位置から第１の方向Ｄ１に伸びるように形成する。溝３２は、コンタクトホール３０が形成される予定の位置から第２の方向Ｄ２に伸びるように形成する。第２の方向Ｄ２は、第１の方向Ｄ１に対して反対の方向である。溝１８、３２の深さは、例えば２００ｎｍとする。この後、フォトレジスト膜７４を剥離する。
【００７７】
次に、全面に、例えばスピンコート法により、フォトレジスト膜７８を形成する。
【００７８】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜７８に開口部８０を形成する。開口部８０は、層間絶縁膜１４にコンタクトホール１６、３０、４８を形成するためのものである。
【００７９】
次に、フォトレジスト膜７８をマスクとして、層間絶縁膜１４をドライエッチングする。これにより、ソース／ドレイン拡散層４４ｂに達するコンタクトホール１６と、ゲート電極４０ｂに達するコンタクトホール３０と、ソース／ドレイン拡散層４４ｄに達するコンタクトホール４８とが形成される。コンタクトホール１６、３０、４８は、溝１８、３２より深く形成される（図６（ａ）参照）。この後、フォトレジスト膜７８を剥離する（図６（ｂ）参照）。
【００８０】
次に、例えばＣＶＤ法により、密着層（図示せず）を形成する。密着層としては、例えばチタン窒化膜を形成する。密着層の厚さは、例えば６０ｎｍとする。密着層は、導体プラグの下地に対する密着性を確保するためのものである。
【００８１】
次に、例えばＣＶＤ法により、導電膜８２を形成する。導電膜８２としては、例えばタングステン膜を形成する。導電膜８２の膜厚は、例えば３００ｎｍとする。導電膜８２は、導体プラグ２０、２６、５０となるものである。
【００８２】
次に、例えばＣＭＰ法により、層間絶縁膜１４の表面が露出するまで導電膜８２及び密着層を研磨する。こうして、コンタクトホール１６及び溝１８内に、導電膜８２より成る導体プラグ２０が埋め込まれる。また、コンタクトホール３０及び溝３２内に、導電膜８２より成る導体プラグ２６が埋め込まれる。また、コンタクトホール４８内に、導電膜８２より成る導体プラグ５０が埋め込まれる（図７（ａ）参照）。
【００８３】
次に、全面に、例えばスパッタ法により、導電膜８４を形成する。導電膜８４としては、例えばＡｌＣｕ合金膜とチタン窒化膜とから成る積層膜を形成する。導電膜８４は、配線２２、２８、５２となるものである。
【００８４】
次に、全面に、例えばスピンコート法により、フォトレジスト膜８６を形成する。
【００８５】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜８６をパターニングする（図７（ｂ）参照）。フォトレジスト膜８６を露光する際には、回折光の影響により、本来露光されるべきでない部分も露光される。このため、パターンの後退が生じることとなる。
【００８６】
次に、フォトレジスト膜８６をマスクとして導電膜８４をドライエッチングする。これにより、導電膜８４より成る配線２２、２８、５２が形成される（図８（ａ）参照）。配線２２の一方の端部から配線２２の内部に向かう方向Ｄ１と突出部２０ａが突出する方向Ｄ１とが一致しているため、少なくとも突出部２０ａにおいて配線２２と導体プラグ２０との接続が確保される。また、配線２８の一方の端部から配線２８の内部に向かう方向Ｄ２と突出部２６ａが突出する方向Ｄ２とが一致しているため、少なくとも突出部２６ａにおいて配線２８と導体プラグ２６ａとの接続が確保される。
【００８７】
次に、例えばＣＶＤ法により、膜厚１８００ｎｍのシリコン酸化膜を形成する。この後、例えばＣＭＰ法により、シリコン酸化膜の表面を研磨することにより、シリコン酸化膜の表面を平坦化する。こうして、膜厚８００ｎｍ程度のシリコン酸化膜より成る層間絶縁膜５４が形成される。
【００８８】
次に、全面に、例えばスピンコート法により、フォトレジスト膜８８を形成する。
【００８９】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜８８に開口部９０を形成する。開口部９０は、層間絶縁膜５４に溝６２を形成するためのものである。
【００９０】
次に、フォトレジスト膜８８をマスクとして、層間絶縁膜５４をドライエッチングすることにより、層間絶縁膜５４に溝６２を形成する（図８（ｂ）参照）。溝６２は、コンタクトホール６０が形成される予定の位置から第２の方向Ｄ２に伸びるように形成する。溝６２の深さは、例えば２００ｎｍとする。この後、フォトレジスト膜８８を剥離する。
【００９１】
次に、全面に、例えばスピンコート法により、フォトレジスト膜９２を形成する。
【００９２】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜９２に開口部９４を形成する（図９（ａ）参照）。開口部９４は、層間絶縁膜５４にコンタクトホール５６、６０を形成するためのものである。
【００９３】
次に、フォトレジスト膜９２をマスクとして、層間絶縁膜５４をドライエッチングする。これにより、導体プラグ２０に達するコンタクトホール５６と、配線２８に達するコンタクトホール６０とが形成される。コンタクトホール５６、６０は、溝６２より深く形成される。この後、フォトレジスト膜９２を剥離する。
【００９４】
次に、例えばＣＶＤ法により、密着層（図示せず）を形成する。密着層としては、例えばチタン窒化膜を形成する。密着層の厚さは、例えば５０ｎｍとする。
【００９５】
次に、図９（ｂ）に示すように、例えばＣＶＤ法により、導電膜９６を形成する。導電膜９６としては、例えばタングステン膜を形成する。導電膜９６の膜厚は、例えば３００ｎｍとする。導電膜９６は、導体プラグ５８、６４となるものである。
【００９６】
次に、例えばＣＭＰ法により、層間絶縁膜５４の表面が露出するまで導電膜９６及び密着層を研磨する。こうして、コンタクトホール５６内に、導電膜９６より成る導体プラグ５８が埋め込まれる。また、コンタクトホール６０内及び溝６２内に、導電膜９６より成る導体プラグ６４が埋め込まれる（図１０（ａ）参照）。
【００９７】
次に、全面に、例えばスパッタ法により、導電膜９８を形成する。導電膜９８としては、例えば、ＡｌＣｕ合金膜とチタン窒化膜とから成る積層膜を形成する。
【００９８】
次に、全面に、例えばスピンコート法により、フォトレジスト膜１００を形成する。
【００９９】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜１００をパターニングする（図１０（ｂ）参照）。フォトレジスト膜１００をパターニングする際には、回折光の影響によりパターンの後退が生じる。
【０１００】
次に、フォトレジスト膜１００をマスクとして導電膜９８をドライエッチングする。これにより、導電膜９８より成る配線６６、６８、７０が形成される（図１１（ａ）参照）。配線６８の一方の端部から配線６８の内部に向かう方向Ｄ２と突出部６４ａが突出する方向Ｄ２とが一致しているため、少なくとも突出部６４ａにおいて配線６８と導体プラグ６４との接続が確保される。
【０１０１】
次に、例えばＣＶＤ法により、膜厚１８００ｎｍのシリコン酸化膜を形成する。この後、例えばＣＭＰ法により、シリコン酸化膜の表面を研磨することにより、シリコン酸化膜の表面を平坦化する。こうして、膜厚８００ｎｍ程度のシリコン酸化膜より成る層間絶縁膜７２が形成される（図１１（ｂ）参照）。
【０１０２】
こうして本実施形態による半導体装置が製造される。
【０１０３】
（半導体装置の製造方法の変形例）
次に、本実施形態による半導体装置の製造方法の変形例を図１２を用いて説明する。図１２は、本変形例による半導体装置の製造方法を示す工程断面図である。
【０１０４】
まず、層間絶縁膜１４を形成するまでの工程は、図５（ａ）を用いて上述した半導体装置の製造方法と同様であるので説明を省略する。
【０１０５】
次に、全面に、例えばスピンコート法により、フォトレジスト膜７８を形成する。
【０１０６】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜７８に開口部８０を形成する（図１２（ａ）参照）。開口部８０は、層間絶縁膜１４にコンタクトホール１６、３０、４８を形成するためのものである。
【０１０７】
次に、フォトレジスト膜７８をマスクとして、層間絶縁膜１４をドライエッチングする。これにより、ソース／ドレイン拡散層４４ｂに達するコンタクトホール１６と、ゲート電極４０ｂに達するコンタクトホール３０と、ソース／ドレイン拡散層４４ｄに達するコンタクトホール４８とが形成される。この後、フォトレジスト膜７８を剥離する。
【０１０８】
次に、全面に、例えばスピンコート法により、フォトレジスト膜７４を形成する。
【０１０９】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜７４に開口部７６を形成する。開口部７６は、層間絶縁膜１４に溝１８、３２を形成するためのものである。
【０１１０】
次に、フォトレジスト膜７４をマスクとして、層間絶縁膜１４をドライエッチングすることにより、層間絶縁膜１４に溝１８、３２を形成する。溝１８は、コンタクトホール１６から第１の方向Ｄ１に伸びるように形成する。溝３２は、コンタクトホール３０から第２の方向Ｄ２に伸びるように形成する。第２の方向Ｄ２は、第１の方向Ｄ１に対して反対の方向である。溝１８、３２の深さは、例えば２００ｎｍとする。この後、フォトレジスト膜７４を剥離する。
【０１１１】
この後の半導体装置の製造方法は、図６（ｂ）乃至図１１（ｂ）を用いて上述した半導体装置の製造方法と同様であるので、説明を省略する。
【０１１２】
こうして本実施形態による半導体装置が製造される。
【０１１３】
このように、コンタクトホール１６、３０、４８を形成した後に、溝１８、３２を形成するようにしてもよい。
【０１１４】
［第５実施形態］
本発明の第５実施形態による半導体装置及びその製造方法を図１３乃至図１６を用いて説明する。図１３は、本実施形態による半導体装置を示す断面図である。図１乃至図１２に示す第１乃至第４実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【０１１５】
（半導体装置）
まず、本実施形態による半導体装置について図１３を用いて説明する。
【０１１６】
本実施形態による半導体装置は、エッチングにより溝１８、３２を形成する際に所望の深さでエッチングをストップさせることができるよう、層間絶縁膜１４ａにエッチングストッパ膜１０２ｂが形成されていることに主な特徴がある。
【０１１７】
図１３に示すように、トランジスタ４６が形成された半導体基板１０上には、第１の絶縁膜１０２ａが形成されている。第１の絶縁膜１０２ａとしては、例えばシリコン酸化膜が形成されている。第１の絶縁膜１０２ａの膜厚は、例えば６００ｎｍとする。
【０１１８】
第１の絶縁膜１０２ａ上には、第１の絶縁膜１０２ａとエッチング特性が異なる第２の絶縁膜１０２ｂが形成されている。第２の絶縁膜１０２ｂとしては、例えばシリコン窒化膜が形成されている。第２の絶縁膜１０２ｂの膜厚は、例えば５０ｎｍとする。
【０１１９】
第２の絶縁膜１０２ｂ上には、第２の絶縁膜１０２ｂとエッチング特性が異なる第３の絶縁膜１０２ｃが形成されている。第３の絶縁膜１０２ｃとしては、例えばシリコン酸化膜が形成されている。第３の絶縁膜１０２ｃの膜厚は、例えば２００ｎｍとする。
【０１２０】
第１の絶縁膜１０２ａと第２の絶縁膜１０２ｂと第３の絶縁膜１０２ｃとにより、層間絶縁膜１４ａが構成されている。
【０１２１】
第３の絶縁膜１０２ｃには、第２の絶縁膜１０２ｂに達する溝１８、３２が形成されている。溝１８内及びコンタクトホール１６内には、導体プラグ２０が埋め込まれている。溝３２内及びコンタクトホール３０内には、導体プラグ２６が埋め込まれている。コンタクトホール５０内には、導体プラグ４８が埋め込まれている。
【０１２２】
層間絶縁膜１４ａ上には、配線２２、２８、５２が形成されている。
【０１２３】
こうして本実施形態による半導体装置が構成されている。
【０１２４】
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法を図１４乃至図１６を用いて説明する。図１４乃至図１６は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【０１２５】
まず、トランジスタ４６を形成する工程までは、図５（ａ）を用いて上述した半導体装置の製造方法と同様であるので説明を省略する。
【０１２６】
次に、トランジスタ４６が形成された半導体基板１０上に、例えばＣＶＤ法により、シリコン酸化膜を形成する。この後、例えばＣＭＰ法により、シリコン酸化膜の表面を研磨することにより、シリコン酸化膜の表面を平坦化する。こうして、膜厚６００ｎｍ程度のシリコン酸化膜より成る第１の絶縁膜１０２ａが形成される。
【０１２７】
次に、例えばＣＶＤ法により、第１の絶縁膜１０２ａ上に、第１の絶縁膜１０２ａとエッチング特性が異なる第２の絶縁膜１０２ｂを形成する。第２の絶縁膜１０２ｂとしては、例えばシリコン窒化膜を形成する。第２の絶縁膜１０２ｂの膜厚は、例えば５０ｎｍとする。第２の絶縁膜１０２ｂは、後工程においてエッチングにより第３の絶縁膜１０２ｃに溝１８、３２を形成する際に、エッチングストッパ膜として機能するものである。
【０１２８】
次に、例えばＣＶＤ法により、第２の絶縁膜１０２ｂ上に、第２の絶縁膜１０２ｂとエッチング特性が異なる第３の絶縁膜１０２ｃを形成する。第３の絶縁膜１０２ｃとしては、例えばシリコン酸化膜を形成する。第３の絶縁膜１０２ｃの膜厚は、例えば２００ｎｍとする。
【０１２９】
こうして、第１の絶縁膜１０２ａと第２の絶縁膜１０２ｂと第３の絶縁膜１０２ｃとから成る層間絶縁膜１４ａが形成される（図１４（ａ）参照）。
【０１３０】
次に、全面に、例えばスピンコート法により、フォトレジスト膜７４を形成する。
【０１３１】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜７４に開口部７６を形成する。開口部７６は、層間絶縁膜１４ａに溝１８、３２を形成するためのものである。
【０１３２】
次に、フォトレジスト膜７４をマスクとし、第２の絶縁膜１０２ｂをエッチングストッパとして、第３の絶縁膜１０２ｃをドライエッチングすることにより、第３の絶縁膜１０２ｃに溝１８、３２を形成する（図１４（ｂ）参照）。溝１８は、コンタクトホール１６が形成される予定の箇所から第１の方向Ｄ１に伸びるように形成する。溝３２は、コンタクトホール３０が経営される予定の箇所から第２の方向Ｄ２に伸びるように形成する。第２の方向Ｄ２は、第１の方向Ｄ１に対して反対の方向である。第２の絶縁膜１０２ｂがエッチングストッパとなるため、第３の絶縁膜１０２ｃの膜厚を適宜設定することにより、所望の深さの溝１８、３２を形成することができる。この後、フォトレジスト膜７４を剥離する。
【０１３３】
次に、全面に、例えばスピンコート法により、フォトレジスト膜７８を形成する。
【０１３４】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜７８に開口部８０を形成する。開口部８０は、層間絶縁膜１４ａにコンタクトホール１６、３０、４８を形成するためのものである。
【０１３５】
次に、フォトレジスト膜７８をマスクとして、第２の絶縁膜１０２ｂ及び第１の絶縁膜１０２ａをドライエッチングする。これにより、ソース／ドレイン拡散層４４ｂに達するコンタクトホール１６と、ゲート電極４０ｂに達するコンタクトホール３０と、ソース／ドレイン拡散層４４ｄに達するコンタクトホール４８とが形成される（図１５（ａ）参照）。この後、フォトレジスト膜７８を剥離する。
【０１３６】
この後、図６（ｂ）及び図７（ａ）を用いて上述した半導体装置の製造方法と同様にして、溝１８内及びコンタクトホール１６内に導体プラグ２０を埋め込み、溝３２内及びコンタクトホール３０内に導体プラグ２６を埋め込むとともに、コンタクトホール４８内に導体プラグ５０を埋め込む（図１５（ｂ）参照）。
【０１３７】
この後の半導体装置の製造方法は、図７（ｂ）及び図８（ａ）を用いて上述した半導体装置の製造方法と同様であるので、説明を省略する。
【０１３８】
こうして本実施形態による半導体装置が製造される（図１６参照）。
【０１３９】
本実施形態によれば、第２の絶縁膜１０２ｂをエッチングストッパとして第３の絶縁膜１０２ｃをエッチングすることにより溝１８、３２を形成するため、所望の深さの溝１８、３２を形成することができる。従って、本実施形態によれば、より信頼性の高い半導体装置を製造することが可能となる。
【０１４０】
（変形例）
次に、本実施形態の変形例による半導体装置及びその製造方法を図１７乃至図２０を用いて説明する。図１７は、本変形例による半導体装置を示す断面図である。図１８乃至図２０は、本変形例による半導体装置の製造方法を示す工程断面図である。
【０１４１】
まず、本変形例による半導体装置を図１７を用いて説明する。
【０１４２】
本変形例による半導体装置は、第１の絶縁膜１０２ａをエッチングストッパとして第２の絶縁膜１０２ｂをエッチングすることにより、溝１８、３２が更に深く形成されていることに主な特徴がある。
【０１４３】
図１７に示すように、第２の絶縁膜１０２ｂ及び第３の絶縁膜１０２ｃには、第１の絶縁膜１０２ａに達する溝１８、３２が形成されている。溝１８内及びコンタクトホール１６内には、導体プラグ２０が埋め込まれている。溝３２内及びコンタクトホール３０内には、導体プラグ２６が埋め込まれている。コンタクトホール５０内には、導体プラグ４８が埋め込まれている。
【０１４４】
層間絶縁膜１４ａ上には、配線２２、２８、５２が形成されている。
【０１４５】
こうして本実施形態による半導体装置が構成されている。
【０１４６】
次に、本変形例による半導体装置の製造方法を図１８乃至図２０を用いて説明する。
【０１４７】
まず、フォトレジスト膜７４をマスクとし、第２の絶縁膜１０２ｂをエッチングストッパとして、第３の絶縁膜１０２ｃをドライエッチングすることにより、第３の絶縁膜１０２ｃに溝１８、３２を形成する工程までは、図１４（ａ）及び図１４（ｂ）を用いて上述した半導体装置の製造方法と同様であるので説明を省略する（図１８（ａ）参照）。
【０１４８】
次に、フォトレジスト膜７４をマスクとし、第１の絶縁膜をエッチングストッパとして、第２の絶縁膜１０２ｂをドライエッチングする。これにより、溝１８、３２が第１の絶縁膜１０２ａに達するように形成される。この後、フォトレジスト膜７４を剥離する。
【０１４９】
次に、全面に、例えばスピンコート法により、フォトレジスト膜７８を形成する。
【０１５０】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜７８に開口部８０を形成する。開口部８０は、層間絶縁膜１４ａにコンタクトホール１６、３０、４８を形成するためのものである。
【０１５１】
次に、フォトレジスト膜７８をマスクとして、第１の絶縁膜１０２ａをドライエッチングする。これにより、ソース／ドレイン拡散層４４ｂに達するコンタクトホール１６と、ゲート電極４０ｂに達するコンタクトホール３０と、ソース／ドレイン拡散層４４ｄに達するコンタクトホール４８とが形成される（図１９（ａ）参照）。この後、フォトレジスト膜７８を剥離する。
【０１５２】
この後、図６（ｂ）及び図７（ａ）を用いて上述した半導体装置の製造方法と同様にして、溝１８内及びコンタクトホール１６内に導体プラグ２０を埋め込み、溝３２内及びコンタクトホール３０内に導体プラグ２６を埋め込むとともに、コンタクトホール４８内に導体プラグ５０を埋め込む（図１９（ｂ）参照）。
【０１５３】
この後の半導体装置の製造方法は、図７（ｂ）及び図８（ａ）を用いて上述した半導体装置の製造方法と同様であるので、説明を省略する。
【０１５４】
こうして本実施形態による半導体装置が製造される（図２０参照）。
【０１５５】
このように、第２の絶縁膜１０２ｂをエッチングストッパとして第３の絶縁膜１０２ｃをエッチングした後に、第１の絶縁膜１０２ａをエッチングストッパとして第２の絶縁膜１０２ｂをエッチングすることにより、溝１８、３２をより深く形成するようにしてもよい。
【０１５６】
［第６実施形態］
本発明の第６実施形態による半導体装置及びその製造方法を図２１を用いて説明する。図２１は、本実施形態による半導体装置を示す概略図である。図２１（ａ）は平面図であり、図２１（ｂ）は断面図である。図１乃至図２０に示す第１乃至第５実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【０１５７】
本実施形態による半導体装置は、コンタクトホール１６から他のコンタクトホール３０に達するように溝１０６が形成されており、コンタクトホール１０３、１０４内及び溝１０６内に導体プラグ１０８ａ、１０８と導電体１０８ｃとが一体に埋め込まれており、溝１０６に沿うように配線１１０が形成されていることに主な特徴がある。
【０１５８】
図２１に示すように、半導体基板１０上には、配線１２が形成されている。
【０１５９】
配線１２が形成された半導体基板１０上には、層間絶縁膜１４が形成されている。
【０１６０】
層間絶縁膜１４には、配線１２ａに達するコンタクトホール１０３が形成されている。また、層間絶縁膜１４には、配線１２ｂに達するコンタクトホール１０４が形成されている。層間絶縁膜１４には、コンタクトホール１０３からコンタクトホール１０４に達する溝１０６が形成されている。溝１０６は、コンタクトホール１０３、１０４より浅く形成されている。コンタクトホール１０３内には、導体プラグ１０８ａが埋め込まれている。コンタクトホール１０４内には導体プラグ１０８ｂが埋め込まれている。溝１０６内には、線状の導電体１０８ｃが埋め込まれている。導体プラグ１０８ａと導体プラグ１０８ｂと導電体１０８ｃとは、同一導電膜により一体に形成されている。
【０１６１】
導体プラグ１０８ａ、１０８ｂ及び導電体１０８ｃが埋め込まれた層間絶縁膜１４上には、配線１１０が形成されている。配線１１０は、溝１０６に沿うように形成されている。
【０１６２】
こうして本実施形態による半導体装置が構成されている。
【０１６３】
本実施形態による半導体装置は、上述したように、コンタクトホール１０３から他のコンタクトホール１０４に達するように溝１０６が形成されており、コンタクトホール１０３、１０４内及び溝１０６内に、導体プラグ１０８ａ、１０８ｂ及び導電体１０８ｃが一体に埋め込まれており、溝１０６に沿うように配線１１０が形成されていることに主な特徴がある。
【０１６４】
本実施形態によれば、溝１０６に沿うように配線１１０が形成されているため、配線１１０のパターンが大きく後退した場合であっても、少なくとも溝１０６内に埋め込まれた導電体１０８ｃにおいて配線１１０と導体プラグ１０８との接続が確保される。しかも、本実施形態によれば、配線１１０の下の溝１０６内に導電体１０８ｃが埋め込まれているため、溝１０６内に埋め込まれている導電体１０８ｃは配線抵抗の低減に寄与することができる。
【０１６５】
［第７実施形態］
本発明の第７実施形態による半導体装置を図２２及び図２３を用いて説明する。図２２は、本実施形態による半導体装置を示す断面図である。図２３は、本実施形態による半導体装置を示す平面図である。図２２は、図２３のＡ−Ａ′線断面図である。図１乃至図２１に示す第１乃至第６実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【０１６６】
本実施形態による半導体装置は、本発明の原理をＳＲＡＭのメモリセル部に適用したことに主な特徴がある。
【０１６７】
図２２に示すように、層間絶縁膜１４には、トランジスタ４６ａのソース／ドレイン拡散層４４ｂに達するコンタクトホール１６が形成されている。また、層間絶縁膜１４には、溝１８が形成されている。溝１８は、コンタクトホール１６と一体に形成されている。溝１８は、コンタクトホール１６から第２の方向Ｄ２に伸びるように形成されている。溝１８内及びコンタクトホール１６内には、導体プラグ２０が埋め込まれている。
【０１６８】
導体プラグ２０が埋め込まれた層間絶縁膜１４上には、配線２２、２２ａ、２２ｂ、２２ｃが形成されている。配線２２と配線２２ａとは、互いに対向するように形成されている。配線２２の一方の端部から配線２２の内部に向かう方向は、第２の方向Ｄ２と一致している。配線２２の近傍には、他の配線２２ａ〜２２ｆが形成されているため、配線２２のパターンの後退を考慮して配線２２のパターンを長めに設計することは困難である。ここで、配線２２ａの長さを短くすることも考えられるが、配線２２ａの設計ルールを満足し得なくなってしまう。本実施形態では、配線２２の一方の端部から配線２２の内部に向かう方向Ｄ２と導体プラグ２０の突出部２０ａが突出する方向Ｄ２とが一致しているため、配線２２のパターンが大きく後退した場合であっても、少なくとも突出部２０ａにおいて配線２２と導体プラグ２０とを確実に接続することができる。
【０１６９】
［第８実施形態］
本発明の第８実施形態によるマスクパターンの形成方法を図２４乃至図２６を用いて説明する。図２４及び図２５は、本実施形態によるマスクパターンの形成方法を示す概念図である。図１乃至図２３に示す第１乃至第７実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【０１７０】
本実施形態によるマスクパターンの形成方法は、溝を形成するためのマスクパターンを作製する際に用いられるものである。
【０１７１】
図２４（ａ）は、コンタクトホール１６、１６ａ、１６ｂと配線２２、２２ｇとが形成される位置を示されている。なお、コンタクトホール１６、１６ａ、１６ｂや配線２２、２２ｇは多数形成されるが、図２４（ａ）においては、多数のコンタクトホール１６、１６ａ、１６ｂや配線２２、２２ｇのうちの一部についてのみ示している。
【０１７２】
まず、配線２２と配線２２ｇとの間隔Ｌ１が、所定値より小さくなっている領域Ｓ１を抽出する（図２４（ｂ）参照）。これにより、配線２２と配線２２ｇとが近接している領域Ｓ１が抽出される。
【０１７３】
次に、抽出された領域Ｓ１を拡大処理することにより、領域Ｓ２を設定する。領域Ｓ２を設定する際には、領域Ｓ２が、配線２２とコンタクトホール１６とのオーバーラップ量Ｏ１を超えるようにする。
【０１７４】
次に、領域Ｓ２に重なり合うコンタクトホール１６を抽出する（図２４（ｃ）参照）。
【０１７５】
こうして、配線２２と配線２２ｇとが近接している領域Ｓ１の近傍に位置しているコンタクトホール１６が抽出される（図２５（ａ）参照）。
【０１７６】
次に、抽出されたコンタクトホール１６を中心として、コンタクトホール１６より大きい領域Ｓ３を設定する（図２５（ｂ）参照）。領域Ｓ３が配線２２とコンタクトホール１６とのオーバーラップ部分を超えるとともに、領域Ｓ３が配線２２の幅より大きくなるように、領域Ｓ３を設定する。ここでは、領域Ｓ３の大きさを、コンタクトホール９個分とする。
【０１７７】
次に、領域Ｓ３と配線２２とが重なり合っている領域を抽出する（図２５（ｃ）参照）。これにより、溝１８を形成すべき領域が抽出される。
【０１７８】
このようにして、溝を形成すべき領域が抽出され、こうして得られたデータに基づいて、溝を形成するためのマスクパターンが作製される。
【０１７９】
図２６は、上記のようにして得られたマスクパターンを用いて製造された半導体装置を示す概念図である。図２６（ａ）は平面図であり、図２６（ｂ）は断面図である。配線２２、２２ｇのうちの破線の部分は、設計段階における配線２２、２２ｇのパターンを示している。
【０１８０】
コンタクトホール１６内及び溝１８内には、導体プラグ２０が埋め込まれている。コンタクトホール１６ａ内には、導体プラグ２０ｃが埋め込まれている。コンタクトホール１６ｂ内には、導体プラグ２０ｄが埋め込まれている。
【０１８１】
このように本実施形態によれば、溝１８を形成すべき箇所を容易に抽出することができ、こうして得られたデータに基づいてマスクパターンを容易に製造することができる。
【０１８２】
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
【０１８３】
例えば、第５実施形態による半導体装置の製造方法では、溝１８、３２を形成した後にコンタクトホール１６、３０を形成する場合を例に説明したが、コンタクトホール１６、３０を形成した後に溝１８、３２を形成するようにしてもよい。
【０１８４】
以上詳述したように、本発明の特徴をまとめると以下の通りとなる。
【０１８５】
（付記１）
導体プラグと、一方の端部が前記導体プラグの上部に直接接続された配線とを有する半導体装置であって、
前記導体プラグは、前記導体プラグの上部に、前記導体プラグと一体に形成され、前記配線の前記一方の端部から前記配線の内部に向かう方向に突出する突出部を有しており、
前記配線は、前記導体プラグのうちの少なくとも前記突出部に接続されている
ことを特徴とする半導体装置。
【０１８６】
（付記２）
付記１記載の半導体装置において、
前記配線の前記一方の端部に近接する他の配線を更に有し、
前記他の配線の長手方向は、前記配線の長手方向に交差する方向である
ことを特徴とする半導体装置。
【０１８７】
（付記３）
付記１記載の半導体装置において、
前記配線の前記一方の端部に近接する他の配線を更に有し、
前記配線の前記一方の端部と前記他の配線の一方の端部とが互いに対向している
ことを特徴とする半導体装置。
【０１８８】
（付記４）
付記１記載の半導体装置において、
前記導体プラグに近接して配された他の導体プラグと、
一方の端部が前記他の導体プラグの上部に直接接続された他の配線とを更に有し、
前記他の導体プラグは、前記他の導体プラグの上部に、前記他の導体プラグと一体に形成され、前記他の配線の前記一方の端部から前記他の配線の内部に向かう方向に突出する他の突出部を有しており、
前記他の配線は、前記他の導体プラグのうちの少なくとも前記他の突出部に接続されている
ことを特徴とする半導体装置。
【０１８９】
（付記５）
導体プラグと、
前記導体プラグから離間して配された他の導体プラグと、
前記導体プラグ及び前記他の導体プラグと一体に形成され、前記導体プラグの上部と前記他の導体プラグの上部とを接続する導電体と、
前記導電体に沿うように形成され、少なくとも前記導電層に直接接続された配線と
を有することを特徴とする半導体装置。
【０１９０】
（付記６）
付記１乃至５のいずれかに記載の半導体装置において、
前記導体プラグの下部は、トランジスタのゲート電極又はソース／ドレイン拡散層に接続されている
ことを特徴とする半導体装置。
【０１９１】
（付記７）
付記１又は５記載の半導体装置において、
前記導体プラグの下部は、他の配線に接続されている
ことを特徴とする半導体装置。
【０１９２】
（付記８）
付記１乃至７のいずれかに記載の半導体装置において、
前記コンタクト層は、メモリセル領域に形成されている
ことを特徴とする半導体装置。
【０１９３】
（付記９）
半導体基板上に絶縁層を形成する工程と、
前記絶縁層にコンタクトホールを形成する工程と、
前記コンタクトホールより浅く、前記コンタクトホールから第１の方向に伸びる溝を、前記コンタクトホールと一体に前記絶縁層に形成する工程と、
前記溝内に突出する突出部を有する導体プラグを、前記溝内及び前記コンタクトホール内に埋め込む工程と、
前記絶縁層上及び前記導体プラグ上に導電膜を直接形成する工程と、
前記導電膜をパターニングし、一方の端部が少なくとも前記突出部に接続された、前記導電膜より成る配線を形成する工程とを有し、
前記配線を形成する工程では、前記配線の前記一方の端部から前記配線の内部に向かう方向が前記第１の方向と一致するように、前記配線を形成する
ことを特徴とする半導体装置の製造方法。
【０１９４】
（付記１０）
半導体基板上に絶縁層を形成する工程と、
第１の箇所から第１の方向に伸びる溝を前記絶縁層に形成する工程と、
前記絶縁層の前記第１の箇所に、前記溝より深いコンタクトホールを前記溝と一体に形成する工程と、
前記溝内に突出する突出部を有する導体プラグを、前記コンタクトホール内及び前記溝内に埋め込む工程と、
前記絶縁層上及び前記コンタクト層上に導電膜を形成する工程と、
前記導電膜をパターニングし、一方の端部が少なくとも前記突出部に接続された、前記導電膜より成る配線を形成する工程とを有し、
前記配線を形成する工程では、前記配線の前記一方の端部から前記配線の内部に向かう方向が前記第１の方向と一致するように、前記配線を形成する
ことを特徴とする半導体装置の製造方法。
【０１９５】
（付記１１）
半導体基板上に絶縁層を形成する工程と、
前記絶縁層に第１のコンタクトホール及び第２のコンタクトホールを形成する工程と、
前記第１及び前記第２のコンタクトホールより浅く、前記第１のコンタクトホールから前記第２のコンタクトホールに達する溝を、前記第１及び前記第２のコンタクトホールと一体に前記絶縁層に形成する工程と、
前記第１のコンタクトホール内に導体プラグを埋め込み、前記第２のコンタクトホール内に他の導体プラグを埋め込むとともに、前記溝内に導電体を埋め込む工程と、
前記絶縁層上、前記導体プラグ上、前記他の導体プラグ上、及び前記導電体上に導電膜を形成する工程と、
前記導電膜をパターニングし、少なくとも前記導電体に接続された、前記導電膜より成る配線を、前記導電体に沿うように形成する工程と
を有することを特徴とする半導体装置の製造方法。
【０１９６】
（付記１２）
半導体基板上に絶縁層を形成する工程と、
第１の箇所から第２の箇所に達する溝を前記絶縁層に形成する工程と、
前記絶縁層の前記第１の箇所に、前記溝より深い第１のコンタクトホールを前記溝と一体に形成するとともに、前記絶縁層の前記第２の箇所に、前記溝より深い第２のコンタクトホールを前記溝と一体に形成する工程と、
前記第１のコンタクトホール内に導体プラグを埋め込み、前記第２のコンタクトホール内に他の導体プラグを埋め込むとともに、前記溝内に導電体を埋め込む工程と、
前記絶縁層上、前記導体プラグ上、前記他の導体プラグ上及び前記導電体上に導電膜を形成する工程と、
前記導電膜をパターニングし、少なくとも前記導電体に接続された、前記導電膜より成る配線を、前記導電体に沿うように形成する工程と
を有することを特徴とする半導体装置の製造方法。
【０１９７】
（付記１３）
付記９乃至１２のいずれかに記載の半導体装置の製造方法において、
前記絶縁層を形成する工程は、第１の膜を形成する工程と、前記第１の膜とエッチング特性が異なる第２の膜を形成する工程と、前記第２の膜とエッチング特性が異なる第３の膜を形成する工程とを有し、
前記溝を形成する工程は、前記第２の膜をエッチングストッパとして前記第３の膜をエッチングし、前記溝を前記第２の膜に達するように形成する工程を有する
ことを特徴とする半導体装置の製造方法。
【０１９８】
（付記１４）
付記１３記載の半導体装置の製造方法において、
前記溝を形成する工程は、前記溝を前記第２の膜に達するように形成する工程の後、前記第１の膜をエッチングストッパとして前記溝内に露出した前記第２の膜をエッチングし、前記溝を前記第１の膜に達するように形成する工程を更に有する
を特徴とする半導体装置の製造方法。
【０１９９】
（付記１５）
付記１３又は１４記載の半導体装置の製造方法において、
前記第１の膜は、第１のシリコン酸化膜より成り、
前記第２の膜は、シリコン窒化膜より成り、
前記第３の膜は、第２のシリコン酸化膜より成る
ことを特徴とする半導体装置の製造方法。
【図面の簡単な説明】
【０２００】
【図１】本発明の第１実施形態による半導体装置を示す概略図である。
【図２】本発明の第２実施形態による半導体装置を示す概略図である。
【図３】本発明の第３実施形態による半導体装置を示す概略図である。
【図４】本発明の第４実施形態による半導体装置を示す断面図である。
【図５】本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図６】本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図７】本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図８】本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図９】本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図１０】本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図１１】本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【図１２】本発明の第４実施形態の変形例による半導体装置の製造方法を示す工程断面図である。
【図１３】本発明の第５実施形態による半導体装置を示す断面図である。
【図１４】本発明の第５実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図１５】本発明の第５実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図１６】本発明の第５実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図１７】本発明の第５実施形態の変形例による半導体装置を示す断面図である。
【図１８】本発明の第５実施形態の変形例による半導体装置の製造方法を示す工程断面図（その１）である。
【図１９】本発明の第５実施形態の変形例による半導体装置の製造方法を示す工程断面図（その２）である。
【図２０】本発明の第５実施形態の変形例による半導体装置の製造方法を示す工程断面図（その３）である。
【図２１】本発明の第６実施形態による半導体装置を示す概略図である。
【図２２】本発明の第７実施形態による半導体装置を示す断面図である。
【図２３】本発明の第７実施形態による半導体装置を示す平面図である。
【図２４】本発明の第８実施形態によるマスクパターンの形成方法を示す概念図（その１）である。
【図２５】本発明の第８実施形態によるマスクパターンの形成方法を示す概念図（その２）である。
【図２６】本発明の第８実施形態による半導体装置を示す断面図である。
【図２７】提案されている半導体装置を示す概略図である。
【図２８】配線と導体プラグとの接続が確保されない場合を示す断面図である。
【符号の説明】
【０２０１】
２…メモリセル領域
４…ロジック回路領域、周辺回路領域
１０…半導体基板
１２…配線
１４、１４ａ…層間絶縁膜
１６、１６ａ、１６ｂ…コンタクトホール
１８…溝
２０…導体プラグ
２０ａ…突出部
２２、２２ａ〜２２ｇ…配線
２４…配線
２６…導体プラグ
２６ａ…突出部
２８…配線
３０…コンタクトホール
３２…溝
３４…素子領域
３６…素子分離領域
３８…ゲート絶縁膜
４０…ゲート電極
４２…サイドウォール絶縁膜
４４…ソース／ドレイン拡散層
４６…トランジスタ
４８…コンタクトホール
５０…導体プラグ
５２…配線
５４…層間絶縁膜
５６…コンタクトホール
５８…導体プラグ
６０…コンタクトホール
６２…溝
６４…導体プラグ
６４ａ…突出部
６６…配線
６８…配線
７０…配線
７２…層間絶縁膜
７４…フォトレジスト膜
７６…開口部
７８…フォトレジスト膜
８０…開口部
８２…導電膜
８４…導電膜
８６…フォトレジスト膜
８８…フォトレジスト膜
９０…開口部
９２…フォトレジスト膜
９４…開口部
９６…導電膜
９８…導電膜
１００…フォトレジスト膜
１０２ａ…第１の絶縁膜
１０２ｂ…第２の絶縁膜
１０２ｃ…第３の絶縁膜
１０３…コンタクトホール
１０４…コンタクトホール
１０６…溝
１０８…導体プラグ
１０８ａ…導体プラグ
１０８ｂ…導体プラグ
１０８ｃ…導電体
１１０…配線
２１０…半導体基板
２１２…配線
２１４…層間絶縁膜
２１６…コンタクトホール
２２０…導体プラグ
２２２…配線
２２６…導体プラグ
２２８…配線
２３０…コンタクトホール
【図１】
2005327898.tif 000003
【図２】
2005327898.tif 000004
【図３】
2005327898.tif 000005
【図４】
2005327898.tif 000006
【図５】
2005327898.tif 000007
【図６】
2005327898.tif 000008
【図７】
2005327898.tif 000009
【図８】
2005327898.tif 000010
【図９】
2005327898.tif 000011
【図１０】
2005327898.tif 000012
【図１１】
2005327898.tif 000013
【図１２】
2005327898.tif 000014
【図１３】
2005327898.tif 000015
【図１４】
2005327898.tif 000016
【図１５】
2005327898.tif 000017
【図１６】
2005327898.tif 000018
【図１７】
2005327898.tif 000019
【図１８】
2005327898.tif 000020
【図１９】
2005327898.tif 000021
【図２０】
2005327898.tif 000022
【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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