(57)【要約】【課題】  ハードウエア設計におけるレジスタ抽出とコード化をグラフィカルな入力と自動化により容易に行うことできるハードウエア設計システムおよびその方法を提供する。【解決手段】  制御部３０のレジスタ抽出部３１が、入力された設計データ２０のメッセージシーケンスデータ２１からレジスタデータ２２を抽出する。【選択図】  図１
2005327192.tif 000002
【特許請求の範囲】
【請求項１】
グラフィカルな記法で入力がなされてハードウエアの設計が行われるハードウエア設計システムであって、
ソフトウエアモデルとハードウエアモデル間の抽象的なメッセージシーケンスからハードウエアレジスタを抽出することを特徴とするハードウエア設計システム。
【請求項２】
抽出された前記ハードウエアレジスタを提示する手段を備えることを特徴とする請求項１記載のハードウエア設計システム。
【請求項３】
抽出された前記ハードウエアレジスタをカスタマイズする手段を備えることを特徴とする請求項１または２記載のハードウエア設計システム。
【請求項４】
前記カスタマイズは、前記ハードウエアレジスタのアドレスとビットフィールドについて行われることを特徴とする請求項３記載のハードウエア設計システム。
【請求項５】
抽出された前記ハードウエアレジスタ群について、複数のレジスタを統合する手段を備えることを特徴とする請求項１から４のいずれか１項に記載のハードウエア設計システム。
【請求項６】
抽出された前記ハードウエアレジスタ群を階層化する手段を備えることを特徴とする請求項１から５のいずれか１項に記載のハードウエア設計システム。
【請求項７】
抽出され、カスタマイズされた前記ハードウエアレジスタ群について、ハードウエアレジスタ仕様書を生成する手段を備えることを特徴とする請求項３から６のいずれか１項に記載のハードウエア設計システム。
【請求項８】
プログラミング言語のコードを生成する手段を備えることを特徴とする請求項１から７のいずれか１項に記載のハードウエア設計システム。
【請求項９】
グラフィカルな記法で入力がなされてハードウエアの設計が行われるハードウエア設計方法であって、
ソフトウエアモデルとハードウエアモデル間の抽象的なメッセージシーケンスからハードウエアレジスタを抽出するステップを有することを特徴とするハードウエア設計方法。
【請求項１０】
抽出された前記ハードウエアレジスタを提示するステップを有することを特徴とする請求項９記載のハードウエア設計方法。
【請求項１１】
抽出された前記ハードウエアレジスタをカスタマイズするステップを有することを特徴とする請求項９または１０記載のハードウエア設計方法。
【請求項１２】
前記カスタマイズは、前記ハードウエアレジスタのアドレスとビットフィールドについて行われることを特徴とする請求項１１記載のハードウエア設計方法。
【請求項１３】
抽出された前記ハードウエアレジスタ群について、複数のレジスタを統合するステップを有することを特徴とする請求項９から１２のいずれか１項に記載のハードウエア設計方法。
【請求項１４】
抽出された前記ハードウエアレジスタ群を階層化するステップを有することを特徴とする請求項９から１３のいずれか１項に記載のハードウエア設計方法。
【請求項１５】
抽出され、カスタマイズされた前記ハードウエアレジスタ群について、ハードウエアレジスタ仕様書を生成するステップを有することを特徴とする請求項１１から１４のいずれか１項に記載のハードウエア設計方法。
【請求項１６】
プログラミング言語のコードを生成するステップを有することを特徴とする請求項９から１５のいずれか１項に記載のハードウエア設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レジスタ抽出とコード化をグラフィカルな入力と自動化により行うハードウエア設計システムおよびその方法に関する。
【背景技術】
【０００２】
ハードウエア設計に共通するのは、ソフトウエアとハードウエア間の通信手段である「ハードウエアレジスタ」と「割り込み」である。どのようなレジスタが必要であり、いかなるアドレスのいかなるフィールドに配置するかという問題の検討は一般に、机上で行われている。
【０００３】
ハードウエアレジスタおよび割り込みは、より上位の概念であるソフトウエアとハードウエア間の抽象的なメッセージと整合している必要がある。抽象的なメッセージとは、例えば、ソフトウエアからハードウエアへの「実行指示」というメッセージであり、実装レベルでは制御レジスタへの１書き込みという形態になる。ハードウエアからソフトウエアへのメッセージとしては例えば「完了通知」といったものが考えられ、実装レベルでは完了割り込みという形態になる。
【０００４】
ここで、ハードウエア設計の効率が大幅に向上された、状態遷移図を元にハードウエアの動作そのものを一部自動化して設計する装置を、分割されている状態遷移図を、論理回路の一つのインスタントモジュールであるとしてデータベースから抽出しハードウエア記述言語の形式へ変換してファイル登録するモジュール分割手段と、外部入出力信号、内部信号を各インスタンスモジュール間で結線して、論理回路情報を作成しファイル登録する論理回路情報生成手段を備えることにより実現する技術が提案されている（例えば、特許文献１参照）。
【０００５】
また、システム動作記述言語中の記述をソフトウエアとハードウエアに分割する際に、自動的に最適な分割を行うことができる、ソフトウエアとハードウエアの通信インタフェースを自動生成するためにＣ言語等でコーディングした関数をハードウエア化する方法を、クロックサイクル数である処理量が閾値以上であるか否かを判定し、各記述部の処理量の合計を全処理量として算出し、その全処理量が所定の条件を満たすか否かを判定することにより実現する技術が提案されている（例えば、特許文献２参照）。
【０００６】
【特許文献１】特開平８−１４７３３８号公報
【特許文献２】特開２００１−１４２９２７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上述した従来例においては次のような問題点があった。
【０００８】
抽象的メッセージは理解しやすいので正当性の検証が容易であるので、設計者がグラフィカルに抽象的メッセージを入力し、それが自動的にハードウエアレジスタや割り込みにマッピングできれば作業の効率化と手作業による不整合を防ぐことができるが、このように抽象的なメッセージからハードウエアレジスタおよび割り込みを抽出することができないという問題点があった。
【０００９】
そこで、本発明は、ハードウエア設計におけるレジスタ抽出とコード化をグラフィカルな入力と自動化により容易に行うことできるハードウエア設計システムおよびその方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
請求項１記載の発明は、グラフィカルな記法で入力がなされてハードウエアの設計が行われるハードウエア設計システムであって、ソフトウエアモデルとハードウエアモデル間の抽象的なメッセージシーケンスからハードウエアレジスタを抽出することを特徴とするハードウエア設計システムである。
【００１１】
請求項２記載の発明は、請求項１記載のハードウエア設計システムにおいて、抽出された前記ハードウエアレジスタを提示する手段を備える。
【００１２】
請求項３記載の発明は、請求項１または２記載のハードウエア設計システムにおいて、抽出された前記ハードウエアレジスタをカスタマイズする手段を備える。
【００１３】
請求項４記載の発明は、請求項３記載のハードウエア設計システムにおいて、前記カスタマイズは、前記ハードウエアレジスタのアドレスとビットフィールドについて行われる。
【００１４】
請求項５記載の発明は、請求項１から４のいずれか１項に記載のハードウエア設計システムにおいて、抽出された前記ハードウエアレジスタ群について、複数のレジスタを統合する手段を備える。
【００１５】
請求項６記載の発明は、請求項１から５のいずれか１項に記載のハードウエア設計システムにおいて、抽出された前記ハードウエアレジスタ群を階層化する手段を備える。
【００１６】
請求項７記載の発明は、請求項３から６のいずれか１項に記載のハードウエア設計システムにおいて、抽出され、カスタマイズされた前記ハードウエアレジスタ群について、ハードウエアレジスタ仕様書を生成する手段を備える。
【００１７】
請求項８記載の発明は、請求項１から７のいずれか１項に記載のハードウエア設計システムにおいて、プログラミング言語のコードを生成する手段を備える。
【００１８】
請求項９記載の発明は、グラフィカルな記法で入力がなされてハードウエアの設計が行われるハードウエア設計方法であって、ソフトウエアモデルとハードウエアモデル間の抽象的なメッセージシーケンスからハードウエアレジスタを抽出するステップを有することを特徴とするハードウエア設計方法である。
【００１９】
請求項１０記載の発明は、請求項９記載のハードウエア設計方法において、抽出された前記ハードウエアレジスタを提示するステップを有する。
【００２０】
請求項１１記載の発明は、請求項９または１０記載のハードウエア設計方法において、抽出された前記ハードウエアレジスタをカスタマイズするステップを有する。
【００２１】
請求項１２記載の発明は、請求項１１記載のハードウエア設計方法において、前記カスタマイズは、前記ハードウエアレジスタのアドレスとビットフィールドについて行われる。
【００２２】
請求項１３記載の発明は、請求項９から１２のいずれか１項に記載のハードウエア設計方法において、抽出された前記ハードウエアレジスタ群について、複数のレジスタを統合するステップを有する。
【００２３】
請求項１４記載の発明は、請求項９から１３のいずれか１項に記載のハードウエア設計方法において、抽出された前記ハードウエアレジスタ群を階層化するステップを有する。
【００２４】
請求項１５記載の発明は、請求項１１から１４のいずれか１項に記載のハードウエア設計方法において、抽出され、カスタマイズされた前記ハードウエアレジスタ群について、ハードウエアレジスタ仕様書を生成するステップを有する。
【００２５】
請求項１６記載の発明は、請求項９から１５のいずれか１項に記載のハードウエア設計方法において、プログラミング言語のコードを生成するステップを有する。
【発明の効果】
【００２６】
本発明によれば、ハードウエア設計におけるレジスタ抽出とコード化をグラフィカルな入力と自動化により容易に行うことできる。
【発明を実施するための最良の形態】
【００２７】
次に、本発明の一実施の形態の構成について図面を参照して説明する。
【００２８】
図１を参照すると、本実施形態におけるハードウエア設計システムは、ユーザインタフェース１０と、設計データ２０と、制御部３０から構成されている。
【００２９】
ユーザインタフェース１０は、設計者が作業をするための入出力を受け持ち、メッセージシーケンスビュー１１と、レジスタ一覧ビュー１２と、レジスタ仕様書ビュー１３と、ソースコードビュー１４の４つのビューを備えている。設計者は必要に応じてビューを切り替えて作業を行うことができる。
【００３０】
メッセージシーケンスビュー１１は、メッセージシーケンスを入力するためのビューである。
【００３１】
レジスタ一覧ビュー１２は、メッセージシーケンスから抽出したレジスタの一覧を表示し、かつ設計者がカスタマイズ作業を行うためのビューである。
【００３２】
レジスタ仕様書ビュー１３は、レジスタ群を仕様書形式で設計者に提示するためのビューである。
【００３３】
ソースコードビュー１４は、レジスタアクセス周辺のプログラミング言語記述である、例えば、Ｖｅｒｉｌｏｇハードウエア記述言語を提示するためのビューである。
【００３４】
ユーザインタフェース１０は、設計データをユーザに理解できる形で提示する役割を持つ。
【００３５】
設計データ２０は、メッセージシーケンスデータ２１と、レジスタデータ２２から構成されている。
【００３６】
セージシーケンスデータ２１は、設計者が入力したメッセージシーケンスである。
【００３７】
レジスタデータ２２は、メッセージシーケンスデータ２１から抽出したレジスタ群である。
【００３８】
制御部３０は、設計者がユーザインタフェース１０で行ったアクションに応じた制御を司る。
【００３９】
レジスタ抽出部３１では、メッセージシーケンスデータ２１からレジスタ抽出を行い、設計データ２０のレジスタデータ２２として保存する。
【００４０】
レジスタカスタマイズ処理部３２では、設計者がレジスタ一覧ビュー１２でカスタマイズを施した内容を元にレジスタデータ２２を更新する。
【００４１】
仕様書変換処理部３３では、レジスタデータ２２をレジスタ仕様書ビュー１３に提示するためのレイアウト処理を行う。
【００４２】
ソースコード変換処理部３４は、レジスタデータ２２を元にソースコードビュー１４に提示するためのソースコード生成を行う。
【００４３】
以上のように構成された本実施形態における、設計処理動作のフローについて図２〜図１６に基づいて説明する。
【００４４】
設計処理動作のフローの概要として、図２に示すように、まず、メッセージシーケンスを入力し（Ｓ２０１）、レジスタと割り込みの抽出を行い（Ｓ２０２）、レジスタのカスタマイズをする（Ｓ２０３）。そして、仕様書を生成する（Ｓ２０４）とともにコードを生成する（Ｓ２０５）。
【００４５】
＜メッセージシーケンス図の入力＞設計者は、メッセージシーケンスビュー１１を使ってメッセージシーケンスの入力を行う。グラフィカルな入力はソフトウエアおよびハードウエア群をＢＯＸで表記し、メッセージは矢印で表記してメッセージ名を記入する。縦軸が時間方向となる。これは、ＵＭＬ（Unified Modeling Language）におけるシーケンス図と同様である。本実施形態における発生する可能性のある５つのメッセージシーケンス図を図３に示した。
【００４６】
また、各メッセージ名とその意味の対応を図４に示した。メッセージには引数と戻り値の属性もあり、引数はメッセージと共に送信される情報であり、戻り値はメッセージの送信結果、送り先に戻ってくる情報である。これらの属性は各メッセージ毎に設計者が設定可能である。
【００４７】
＜レジスタと割り込みの抽出＞メッセージシーケンスビュー１１で、レジスタの抽出を指示すると、メッセージシーケンスデータ２１を元にレジスタ抽出部３１がレジスタを抽出してレジスタデータ２２として保存する。
【００４８】
メッセージからレジスタには図５のような判別２分木を使用する。図３のメッセージは判別木により最終的に図５の右側の項目に分類される。対象外分類は対象外としてメッセージの入力時にエラーとする。
【００４９】
レジスタ名はメッセージ名に準じて決定される。割り込みマスクレジスタは元のメッセージ名の先頭に「Ｍ」が付与される。抽出したレジスタ群は図６に示すように一覧表形式でレジスタ一覧ビュー１２により提示される。
【００５０】
＜レジスタのカスタマイズ＞ここでは抽出されたハードウエアレジスタ群について、設計者がカスタマイズ作業を行う。
【００５１】
設計者は、レジスタ仕様書ビュー１３により次の操作が可能である。
【００５２】
（アドレスとビットフィールドの指定）設計者に提示されるレジスタ一覧は図６に示すように、アドレスマップ名とビットフィールド欄は空欄になっている。ここに記入することでアドレスとビットフィールドの指定を行う。
【００５３】
アドレスマップ名はあるアドレスを参照するための名前である。アドレスマップ名と実際のアドレスの対応は図６の下側の表のように別の表で設計者が設定することであってもよい。
【００５４】
ビットフィールドは、任意のアドレスにレジスタを割り付ける際のビット位置をＭＳＢ（最上位ビット）とＬＳＢ（最下位ビット）で指定する。
【００５５】
（初期値とＲ／Ｗ属性の指定）設計者は、レジスタの初期値とＲ／Ｗ属性を図６の同じ表を使って指定する。Ｒ／Ｗ属性は、ソフト側とハード側に分かれ、それぞれＲＥＡＤ＿ＷＲＩＴＥ（読み書き可）／ＲＥＡＤ＿ＯＮＬＹ（読み出しのみ）／ＷＲＩＴＥ＿ＯＮＬＹ（書き込みのみ）から選択して指定する。
【００５６】
本実施形態では、デフォルトとして初期値は０、Ｒ／Ｗ属性はソフト側がＲＥＡＤ＿ＷＲＩＴＥ、ハード側がＲＥＡＤ＿ＯＮＬＹとしている。
【００５７】
アドレスマップ、ビットフィールド指定、デフォルト値およびＲ／Ｗ属性を設定した表を図７に示す。
【００５８】
（レジスタの統合化）例えば、「ＥＸＥＣ」と「ＳＴＯＰ」というレジスタは一つのレジスタへの１書き込みと０書き込みで区別してもよいので統合することができる。設計者は、これらの統合対象のレジスタを図８における灰色領域で示すように選択し、統合を指示する。
【００５９】
選択したレジスタのどれに吸収するかを設計者が指示して統合が実行される。本実施形態では、ＳＴＯＰレジスタはＥＸＥＣレジスタに吸収されている。統合後のレジスタ一覧表を図９に示す。
【００６０】
（階層レジスタの定義）例えば、割り込み要因が複数ある場合はそれを階層的に表現することでソフトウエアの制御がしやすくなる場合がある。本実施形態では、エラー通知である「ＳＹＳＥＲＲ」、「ＰＥＲＲ」および「ＭＥＭＥＲＲ」を階層化するために「ＥＲＲＯＲ」という階層化レジスタの定義を行う。
【００６１】
設計者は、レジスタ一覧から階層化対象の「ＳＹＳＥＲＲ」、「ＰＥＲＲ」および「ＭＥＭＥＲＲ」を選択し、階層化の実行を図１０に示すように指示する。
【００６２】
そして、図１１に示すように表に新規の行が生成される。
【００６３】
階層化レジスタは、「ＳＹＳＥＲＲ」、「ＰＥＲＲ」、「ＭＥＭＥＲＲ」等の他のレジスタを参照するため、初期値は未指定になる。また、Ｒ／Ｗ属性についても、他のレジスタを参照するだけなので、ソフトからもハードからもＲＥＡＤ＿ＯＮＬＹ属性となる。また、レジスタ属性は「階層」という属性になる。
【００６４】
設計者は、上記の新規の行にレジスタ名とアドレスマップ、ビットフィールドを指定する。本実施形態ではこの階層化レジスタ名を「ＥＲＲＯＲ」とした。階層化操作を行った後のレジスタ一覧を図１２に示す。
【００６５】
＜仕様書生成＞設計者は、カスタマイズしたレジスタから仕様書の自動生成を実行することができる。図１３に示すような定型的な書式で一覧が生成される。
【００６６】
本実施形態での仕様書例を図１４に示す。仕様書はレジスタ仕様書ビュー１３で閲覧することができる。
【００６７】
＜コード生成＞コード生成は、ソフトウエアからのレジスタアクセスに応答するモジュールに関して行う。本実施形態ではＶｅｒｉｌｏｇのコードを生成する。
【００６８】
レジスタの情報だけではコード生成ができないので、レジスタアクセスのインタフェースのひな形を設計者が指定する。ひな形の例を図１５に示す。
【００６９】
また、設計者はレジスタアクセスのインタフェース信号に関して、アクセスデータ信号であるｒｄａｔ、ｗｄａｔ等、アドレス信号であるａｄｄｒ等およびバイトイネーブル信号であるｂｅ等を指定する。
【００７０】
このコード中で、レジスタの初期化部分とソフトウエアからのリードアクセス部分、ライトアクセス部分を設計者がソースコードビュー１４で指定することで、生成したコード部品を自動的に埋め込む。
【００７１】
コードの埋め込み箇所は次の通りである。ポートの追加は、モジュールのポートリストであるｍｏｄｕｌｅ  ＣｐｕＦｒｏｎｔｅｄの後のカッコ内にレジスタを追加する。本実施形態では、ｅｘｅｃ、ｐａｒａｍ、ｃｏｍｐ、ｍｃｏｍｐ、ｍｅｍｅｒｒ、ｓｙｓｅｒｒ、ｐｅｒｒを追加する。
【００７２】
モジュールのポートリストにハードウエアが書き込むためのインタフェース信号を追加する。本実施形態では、ｅｘｅｃ＿ｒｅｑ、ｅｘｅｃ＿ａｃｋ＿ｐ、ｃｏｍｐ＿ｒｅｑ、ｃｏｍｐ＿ａｃｋ＿ｐ、ｓｙｓｅｒｒ＿ｒｅｑ、ｓｙｓｅｒｒ＿ａｃｋ＿ｐ、ｐｅｒｒ＿ｒｅｑ、ｐｅｒｒ＿ａｃｋ、ｍｅｍｅｒｒ＿ｒｅｑ、ｍｅｍｅｒｒ＿ａｃｋとなる。
【００７３】
このようなインタフェース信号が必要な理由は、本実施形態でのｅｘｅｃ、ｃｏｍｐといったレジスタはソフトからもハードからも書き込み可能なレジスタであり、Ｖｅｒｉｌｏｇでは同じレジスタを複数のａｌｗａｙｓブロックでは代入できないという制約により、ハードからの書き込みはリクエストとアクノリッジでインタフェースして一つのａｌｗａｙｓブロックでレジスタを代入できるようにしているためである。
【００７４】
ポートリストに追加した場合、次の行以下のｉｎｐｕｔ、ｏｕｔｐｕｔのポート宣言も追加する。特にｏｕｔｐｕｔポート宣言した物はｒｅｇ宣言も行う。これらはＶｅｒｉｌｏｇの規則による。
【００７５】
階層化レジスタの挿入は、階層化レジスタはｗｉｒｅで実現し、階層化対象レジスタのＯＲを持つ。
【００７６】
初期化記述の挿入は、リセット時の初期化部分にレジスタ群およびインタフェース信号の初期化記述を挿入する。レジスタの初期値は設計者がレジスタ仕様書ビュー１３で指定している。
【００７７】
リードアクセス・ライトアクセスの挿入は、設計者がソースコードビュー１４で指定したリードアクセス挿入位置、ライトアクセス挿入位置に対してそれぞれアクセス記述を挿入する。アクセス記述は事前に設計者が指示したリード・ライト用のデータ信号である、ｒｄａｔ、ｗｄａｔ等、アドレス信号であるａｄｄｒ等およびバイトイネーブル信号であるｂｅ等を使用し、レジスタデータ２２のアドレスマップ、ビットフィールド情報とＲ／Ｗ属性を元に生成される。
【００７８】
割り込みステータス信号については単純なリード・ライトではなく、ソフトウエアが１を書くと割り込み要因がクリアされることを想定しているため、書き込みデータの判定記述が挿入される。
【００７９】
ハードウエアからのアクセス応答挿入は、ハードによるレジスタ書き込みはリクエスト・アクノリッジベースで行うが、その処理はここに挿入する。リクエストがあれば当該レジスタに書き込みアクノリッジを立てるという処理をしている。
【００８０】
１パルス保証回路挿入について、ここで挿入する記述は先のハードによるレジスタ書き込み要求に対するアクノリッジ信号が１サイクル分だけ発生すること、すなわち２サイクル以上アクティブにならないことを保証する回路である。
【００８１】
上記の挿入を行ったコードを図１６〜図１８に示す。
【００８２】
上記の実施形態によれば、抽出したハードウエアレジスタを設計者が自由にアドレスのマップまたはビットフィールドの位置をカスタマイズできるので、柔軟な設計が実現できる。また、抽出したハードウエアレジスタ群の一部を同一レジスタにまとめることができるので、冗長なレジスタの削減が実現できる。さらに、抽出したハードウエアレジスタ群の一部を階層化するレジスタを定義できるので、例えば、割り込み要因レジスタの階層化のようなソフトウエア制御に適したレジスタ構成を実現できる。そして、抽出され、カスタマイズされたレジスタ群のデータから仕様書を自動的に生成するので、設計者の仕様書作成の負担削減および仕様書と設計の不整合を防ぐことができる。さらに、抽出され、カスタマイズされたレジスタ群のデータから実装のプログラミング言語のコード部品を自動生成するので、設計者の作業負担を軽減できるとともに、手作業で生成する際に発生する可能性があるミスを防ぐことができる。
【００８３】
なお、上述する実施形態は、本発明の好適な実施の形態であり、本発明の要旨を逸脱しない範囲内において種々変更実施が可能である。例えば、上記の設計システムにおける処理動作の全部または一部を実行するためのプログラムも本発明に含まれる。
【図面の簡単な説明】
【００８４】
【図１】本発明の実施形態におけるシステム構成図である。
【図２】設計処理動作を示すフローチャートである。
【図３】メッセージシーケンスの一例を示す図である。
【図４】各メッセージ名とその意味の対応を示す図である。
【図５】メッセージからレジスタへの判別２分木を示す図である。
【図６】抽出したレジスタ群の一覧表形式を示す図である。
【図７】アドレスマップ、ビットフィールド指定、デフォルト値およびＲ／Ｗ属性を設定した表を示す図である。
【図８】統合対象のレジスタを示す図である。
【図９】統合後のレジスタ一覧表を示す図である。
【図１０】階層化対象のレジスタを示す図である。
【図１１】新規の行が追加された状態を示す図である。
【図１２】階層化操作を行った後のレジスタ一覧を示す図である。
【図１３】自動生成される仕様書の一例を示す図である。
【図１４】本発明の実施形態における自動生成される仕様書の一例を示す図である。
【図１５】レジスタアクセスのインタフェースのひな形を示す図である。
【図１６】コードの一例を示す第一の図である。
【図１７】コードの一例を示す第二の図である。
【図１８】コードの一例を示す第三の図である。
【符号の説明】
【００８５】
１０    ユーザインタフェース
１１    メッセージシーケンスビュー
１２    レジスタ一覧ビュー
１３    レジスタ仕様書ビュー
１４    ソースコードビュー
２０    設計データ
２１    メッセージシーケンスデータ
２２    レジスタデータ
３０    制御部
３１    レジスタ抽出部
３２    レジスタカスタマイズ処理部
３３    仕様書変換処理部
３４    ソースコード変換処理部
【図１】
2005327192.tif 000003
【図２】
2005327192.tif 000004
【図３】
2005327192.tif 000005
【図４】
2005327192.tif 000006
【図５】
2005327192.tif 000007
【図６】
2005327192.tif 000008
【図７】
2005327192.tif 000009
【図８】
2005327192.tif 000010
【図９】
2005327192.tif 000011
【図１０】
2005327192.tif 000012
【図１１】
2005327192.tif 000013
【図１２】
2005327192.tif 000014
【図１３】
2005327192.tif 000015
【図１４】
2005327192.tif 000016
【図１５】
2005327192.tif 000017
【図１６】
2005327192.tif 000018
【図１７】
2005327192.tif 000019
【図１８】
2005327192.tif 000020