(57)【要約】【課題】  オフ状態の直列に接続されたＦＥＴにかかる電圧の均一化によるハンドリングパワーの改善を簡素かつ低コストで実現する。【解決手段】  高周波信号を切り替える直列接続された少なくとも３つのＦＥＴを含むスイッチにおいて、前記直列に接続された構成の中間段にあるＦＥＴ１０2のソース電極又はドレイン電極の幅は、初段及び最終段にあるＦＥＴ３０1、３０2のソース電極またはドレイン電極の幅よりも細い。この構成により、中間段にある対地寄生容量を減らすことができ、オフ状態の直列接続されたＦＥＴにかかる電圧の均一化によるハンドリングパワーの改善を簡素かつ低コストで実現することができる。【選択図】    図７
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【特許請求の範囲】
【請求項１】
高周波信号を切り替える直列接続された少なくとも３つのＦＥＴにおいて、
前記ＦＥＴの中間段にあるソース電極又はドレイン電極の幅は、初段及び最終段にあるＦＥＴのソース電極またはドレイン電極の幅よりも細いことを特徴とするスイッチ。
【請求項２】
前記ＦＥＴは、４つ以上であることを特徴する請求項１記載のスイッチ。
【請求項３】
前記ＦＥＴの初段及び最終段以外のＦＥＴのソース電極又はドレイン電極の幅は、前記初段及び最終段のＦＥＴのソース電極又はドレイン電極よりも細いことを特徴とする請求項２記載のスイッチ。
【請求項４】
前記初段及び最終段以外のＦＥＴのゲート電極幅の総計は、前記初段及び最終段のＦＥＴのゲート電極幅の総計よりも小さいことを特徴とする請求項１記載のスイッチ。
【請求項５】
前記初段及び最終段以外のＦＥＴのゲート電極に沿った電極配線部分の長さは、前記初段及び最終段のＦＥＴのゲート電極に沿った電極配線部分の長さよりも短いことを特徴とする請求項１記載のスイッチ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は移動体通信機などの高周波機器に用いられる高周波（ＲＦ）スイッチに関し、特に複数のＦＥＴを直列に接続した構成の高周波スイッチに関する。
【背景技術】
【０００２】
近年、複数のキャリア信号を扱う携帯電話端末向けなどに、化合物半導体を用いた電界効果型トランジスタ（ＦＥＴ）で構成する多ポートのＲＦスイッチ（ＳＰＮＴ：Single Pole N-Through:  Nはポート数）が用いられるようになってきている。この種のＲＦスイッチには、送信信号の基本波に対して、-70dBc以下という低い高調波特性が要求されている。高調波を低レベルに抑えるためには、オン状態にあるＦＥＴのオン抵抗の線形性を良くすることに加え、オフ状態のＦＥＴの良好な耐電力特性が必要になる。
【０００３】
オフ状態の耐電力を向上させる一般的な手法として、ＦＥＴをＭ段直列接続する方法が用いられている。Ｍ段直列接続構成の一例を図１に示す。全てのＦＥＴがオフ状態の時、ＲＦ信号はＲＦラインをスルーする。全てのＦＥＴがオン状態のとき、ＲＦ信号はグランドに流れる。全てのＦＥＴがオフ状態にあるとき、Ｍ段の直列接続では、論理的には一段にかかる電圧は１／Ｍに減少するので、ＲＦ信号の電圧をＶとすると、各段のＦＥＴにはＶ／Ｍの電圧がかかる。ところが、実際には図２に示すようなＦＥＴの持つ対地寄生容量Ｃｐの影響を受ける。なお、図２においてＣｄｓはドレイン・ソース容量、Ｃｇはゲート・ソース又はゲート・ドレイン容量を示す。各段のＦＥＴのインピーダンスＺに対し、対地寄生容量ＣｐのインピーダンスＺｃｐが図３（Ａ）に示すように接続されることになるので、図３（Ｂ）に示すように、各段のインピーダンスは均等ではなくなる（Ｚ→Ｚ’（＜Ｚ））。このようなインピーダンスの不均等のため、ＲＦ信号線に一番近い（直接接続される）段にあるＦＥＴ（インピーダンスＺ）に、他の段（インピーダンスＺ’（＜Ｚ））の電圧Ｖ２に比べ大きな電圧Ｖ１（＞Ｖ２）が印加されてしまい、結果としてハンドリングパワーが以下の論理式から計算される値よりも小さくなってしまうという問題点がある。
【０００４】
【数１】
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ここで、Ｍは直列接続の段数、ＶpはＦＥＴのピンチオフ電圧（ＦＥＴがオンからオフ状態へ、又はオフからオン状態となる電圧）、ＶcontはＦＥＴのゲートに与えられる制御電圧、Ｚｏはシステムインピーダンス、Ｐmaxは最大ハンドリングパワーである。
【０００５】
上記問題点を解決するために、非特許文献１には、図４に示すように、対地寄生容量を補正するためにの容量Ｃ１、Ｃ２を付加することが提案されている。容量Ｃ１及びＣ２をＦＥＴに並列に接続することで、各段のインピーダンスを均等して高周波電圧ＶをＶ１、Ｖ２、Ｖ３に均等に分圧する（Ｖ１＝Ｖ２＝Ｖ３）。
【０００６】
また、特許文献２や特許文献３にはそれぞれ図５（Ａ）や図５（Ｂ）に示すように、ソース又はドレインからゲートに容量Ｃａ（図５（Ａ））、Ｃｂ（図５（Ｂ））を付加することで、ゲート・ソース間の電圧分配を意図的にシフトさせることが記載されている。図６（Ａ）は容量Ｃａ、Ｃｂを付加しない回路構成の電圧（Ｖ１−Ｖ２）と電圧（Ｖ２−Ｖ３）の変化を示し、図６（Ｂ）は、図５（Ａ）、（Ｂ）の電圧（Ｖ１−Ｖ２）と電圧（Ｖ２−Ｖ３）の変化を示す。Ｖ１はＲＦ信号の電圧、Ｖ２は容量Ｃａとゲートとの接続点の電圧、Ｖ３は２つのＦＥＴを直列に接続するノードの電圧である。また、図６（Ａ）、（Ｂ）中、Ｖｐはピンチオフ電圧を示す。容量Ｃａ、Ｃｂを付加することで、ゲート・ソースの電圧分配をシフトさせて、大振幅印加時にもゲート電圧がピンチオフ電圧Ｖｐを超えないように電圧をオフセットしている。これにより、ハンドリングパワーは向上する。
【非特許文献１】Mitchell B. Shifrin, et al., “Monolithic FET structures for Hight-Power Control Component Applications”,IEEE Transactions on Microwave Theory and Techniques, Vol. 37, No. 12, December 1989, pp. 2134-2141
【特許文献１】特開平７−７０２４５号公報
【特許文献２】特開平９−８６２１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、図４に示す従来技術は、容量Ｃ１、Ｃ２を介して信号が漏れるため、スイッチオフ時のアイソレーションの低下や、容量形成工程によるコストの増加、更には容量Ｃ１、Ｃ２の耐電圧が低い場合（一般に、ＭＭＩＣ化された容量は耐電圧が低い）によって、ＥＳＤなどサージ耐性が低下するなどの問題点がある。
【０００８】
また、図５（Ａ）、（Ｂ）に示す従来技術も図４に示す問題点と同様の問題点を有するとともに、容量Ｃａ、Ｃｂを付加しない構成に比べ高い耐圧のＦＥＴが必要になるとの問題点も有する。
【０００９】
更に、近年では、スイッチの挿入損失をできるだけ小さくするために、ＭＥＳＦＥＴに代えてＨＥＭＴが用いられるようになってきている。一般に、オン抵抗を下げるとチャネル層の高濃度化などによって耐圧が下がる傾向にあるため、耐圧の問題を抱える図４や図５に示す従来技術ではもはや対処することができない。
【００１０】
従って、本発明は上記従来技術の問題点を解決し、オフ状態の直列接続されたＦＥＴにかかる電圧の均一化によるハンドリングパワーの改善を簡素かつ低コストで実現することを目的とする。
【課題を解決するための手段】
【００１１】
本発明は、高周波信号を切り替える直列接続された少なくとも３つのＦＥＴにおいて、前記ＦＥＴの中間段にあるソース電極又はドレイン電極の幅は、初段及び最終段にあるＦＥＴのソース電極またはドレイン電極の幅よりも細い構成を有する。この構成により、中間段にある対地寄生容量を減らすことができ、オフ状態の直列接続されたＦＥＴにかかる電圧の均一化によるハンドリングパワーの改善を簡素かつ低コストで実現することができる。
【００１２】
上記スイッチにおいて、前記ＦＥＴは、４つ以上である構成とすることができる。また、前記ＦＥＴの初段及び最終段以外のＦＥＴのソース電極又はドレイン電極の幅は、前記初段及び最終段のＦＥＴのソース電極又はドレイン電極よりも細い構成とすることができる。更に、前記初段及び最終段以外のＦＥＴのゲート電極幅の総計は、前記初段及び最終段のＦＥＴのゲート電極幅の総計よりも小さい構成とすることができる。更には、前記初段及び最終段以外のＦＥＴのゲート電極に沿った電極配線部分の長さは、前記初段及び最終段のＦＥＴのゲート電極に沿った電極配線部分の長さよりも短い構成とすることもできる。
【発明の効果】
【００１３】
オフ状態の直列接続されたＦＥＴにかかる電圧の均一化によるハンドリングパワーの改善を簡素かつ低コストで実現することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施例を添付図面を参照して詳細に説明する。
【実施例１】
【００１５】
図７（Ａ）は、本発明に実施例１に係るＲＦスイッチの平面図である。図示するＲＦスイッチは直列接続３段構成である。また、図７（Ｂ）は従来の３段直列接続構成のＲＦスイッチを示す。以下に説明するように、実施例１のＲＦスイッチは、直列接続の中間段（実施例１では２段目）にあるＦＥＴのソース又はドレインに接続する電極配線（単に、ソース電極、ドレイン電極ともいう）の幅が、初段（１段目）及び最終段（３段目）にあるＦＥＴのソース又はドレインとＲＦライン又はグランドラインとを接続する電極配線の幅よりも細い。以下、詳述する。
【００１６】
紙面に相当するGaAsなどの化合物半導体基板内に、互いに素子間分離された３つのＦＥＴ形成領域１６1、１６2、１６3に形成されたＦＥＴ１０1、１０2、１０3が設けられている。これらのＦＥＴをまとめて、ＦＥＴ群１０と言う。各ＦＥＴ形成領域１６1、１６2、１６3に形成されたＦＥＴ１０1、１０2、１０3はそれぞれ、並列に接続された複数の（図示する例では７個）のＦＥＴからなる。ＦＥＴ１０1、１０2、１０3は、ＲＦライン１２とグランド（ＧＮＤ）ライン１４との間に直列に接続されている。ＦＥＴ１０1はＲＦライン１２に直接接続され、ＦＥＴ１０3はＧＮＤライン１４に直接接続され、ＦＥＴ１０2はＦＥＴ１０1とＦＥＴ１０3との間に接続されている。
【００１７】
ＲＦライン１２から直角方向に延びるソース／ドレイン電極配線（以下、Ｓ／Ｄ電極配線という）２０1が、ＦＥＴ形成領域１６1上に延びている。ＦＥＴ形成領域１６1上に設けられたゲート電極配線１８1を挟んでＳ／Ｄ電極配線２０1に対向するように、Ｓ／Ｄ電極配線２２1がＦＥＴ形成領域１６1上に設けられている。Ｓ／Ｄ電極配線２２1は、ＲＦライン１２と平行に延びる中継電極配線２４1を介して、中間段（２段目）のＦＥＴ形成領域１６2上に設けられたＳ／Ｄ電極配線２０2に接続されている。Ｓ／Ｄ電極配線２０2、中継電極配線２４1及びＳ／Ｄ電極配線２２1は連続する配線パターンであって、直列接続構成の中間段（２段目）にあるＦＥＴ１０2のソース／ドレインに接続する電極配線である。以下、この電極配線（２２1、２４1、２０2）に参照番号３０1を付す。
【００１８】
ＦＥＴ形成領域１６2上には、ゲート電極配線１８2を挟んでＳ／Ｄ電極配線２０2に対向するようにして、Ｓ／Ｄ電極配線２２2が設けられている。Ｓ／Ｄ電極配線２２2は、ＲＦライン１２と平行に延びる中継電極配線２４2を介して、最終段（３段目）のＦＥＴ形成領域１６3上に設けられたＳ／Ｄ電極配線２０3に接続されている。Ｓ／Ｄ電極配線２２2、中継電極配線２４2及びＳ／Ｄ電極配線２０3は連続する配線パターンであって、直列接続構成の中間段（２段目）にあるＦＥＴ１０2のソース／ドレインに接続する電極配線である。以下、この電極配線（２２2、２４2、２０3）に参照番号３０2を付す。
【００１９】
ＦＥＴ形成領域１６3上には、ゲート電極配線１８3を挟んでＳ／Ｄ電極配線２０3に対向するようにして、ＧＮＤライン１４から延びるＳ／Ｄ電極配線２２3が設けられている。
【００２０】
実施例１は、前述した対地寄生容量Ｃｐを形成する電極配線を細くすることで、対地寄生容量Ｃｐを減らす構成を有する。前述した図２の等価回路に示すように、印加電圧の不均一をもたらす対地接地容量Ｃｐは、直列接続の中間段のドレイン又はソース電極部分であり、ＲＦラインに接続する電極、及びグランドに接続する電極は印加電圧の不均一に寄与していない。実施例１は、この点に着目し、中間段（本実施例では２段目）のソース、ドレインに接続するＳ／Ｄ電極配線３０1と３０2の幅を、初段（１段目）及び最終段（３段目）にあるＦＥＴ１０1、１０3のソース又はドレインとＲＦライン１２又はＧＮＤライン１４とを接続するＳ／Ｄ電極配線２０1、２２3の幅よりも細く設定してある。
【００２１】
今、Ｓ／Ｄ電極配線３０1、３０2の幅をＷｃとし、Ｓ／Ｄ電極配線２０1、２２3の幅をＷｂとすれば、Ｗｃ＜Ｗｂである。Ｗｃ＝２μｍ、Ｗｂ＝５μｍとした場合の入力電力（ｄＢｍ）と挿入損失（ｄＢ）との実測値を図８に示す。比較のため、図８に、図７（Ｂ）の従来構成のＳ／Ｄ電極配線幅Ｗａを３μｍ（Ｗａ＝３μｍ）に設定したＦＥＴの特性を併せて示す。図７（Ｂ）では、全てのＳ／Ｄ電極配線がＷａ＝３μｍの幅を持つ。図示するように、従来構成では、挿入損失が０．１ｄＢ劣化する時の入力電力は３５ｄＢｍであるのに対し、実施例１では入力電力は３７ｄＢｍであり、約２ｄＢの改善が実現できた。
【００２２】
以上のようにして対地寄生容量Ｃｐを減らすことで、容量素子の追加によるコストアップやサージ耐圧の低下をもたらすことなく、高いハンドリングパワーのＲＦスイッチが実現できる。
【００２３】
図７（Ａ）に示すＳ／Ｄ電極配線３０1、３０2の幅は全てＷｃで等しいとして説明したが、例えば中継電極配線２４1、２４2を他の部分に比べて若干太くしてもよい。つまり、Ｓ／Ｄ電極配線３０1、３０2の幅は均一である必要はなく、従来構成に比べその面積が減少していれば、対地寄生容量Ｃｐを減少させることができる。
【００２４】
図７（Ａ）を参照して３段直列接続構成を例にして説明したが、他の段数でも同様に実施することができる。例えば、５段直列接続構成では、２段目〜４段目のＳ／Ｄ電極配線の幅をＷｃとし、１段目及び５段目のＲＦライン及びＧＮＤラインに接続するＳ／Ｄ電極配線の幅をＷｂとする（Ｗｃ＜Ｗｂ）。
【実施例２】
【００２５】
図９は、本発明の実施例２に係るＲＦスイッチを示す図である。図中、図７（Ａ）と同一要素には同一の参照番号を付してある。実施例２は、中間段（本実施例の場合、２段目）のＦＥＴ形成領域１６2にあるＦＥＴの総ゲート幅が、初段及び最終段にあるＦＥＴの総ゲート幅よりも小さくなるように構成されている。具体的には、ＦＥＴ形成領域１６1、１６3が７個のＦＥＴで構成されるのに対し、ＦＥＴ形成領域１６2が６個のＦＥＴで構成されている。これにより、図７（Ａ）の構成に比べ、Ｓ／Ｄ電極配線３０1、３０2の総面積は減り、対地寄生容量Ｃｐをより減少させることができる。このようにして対地寄生容量Ｃｐを減らすことで、容量素子の追加によるコストアップやサージ耐圧の低下をもたらすことなく、高いハンドリングパワーのＲＦスイッチが実現できる。
【実施例３】
【００２６】
図９は、本発明の実施例２に係るＲＦスイッチを示す図である。図中、図７（Ａ）と同一要素には同一の参照番号を付してある。実施例２は、中間段（本実施例の場合、２段目）のＦＥＴ形成領域１６2にあるＦＥＴのサイズを初段及び最終段のサイズよりも小さくすることで、Ｓ／Ｄ電極配線３０1、３０2の長さを短くして、対地寄生容量Ｃｐをより減少させる構成である。このようにして対地寄生容量Ｃｐを減らすことで、容量素子の追加によるコストアップやサージ耐圧の低下をもたらすことなく、高いハンドリングパワーのＲＦスイッチが実現できる。なお、実施例３を実施例２と組み合わせてもよい。
【００２７】
以上、本発明の実施例を説明した。本発明は上記実施例に限定されるものではなく、これらの変形や他の実施例を含むものである。
【図面の簡単な説明】
【００２８】
【図１】Ｍ段直列接続構成のＲＦスイッチの回路図である。
【図２】図１に示すＲＦスイッチの等価回路である。
【図３】対地寄生容量とこれに起因する問題点を示す図である。
【図４】図３に示す問題点を解決する従来のＲＦスイッチの回路図である。
【図５】図３に示す問題点を解決する従来の別のＲＦスイッチの回路図である。
【図６】図５に示すＲＦスイッチの動作を示す波形図である。
【図７】本発明の実施例１に係るＲＦスイッチの平面図である。
【図８】実施例１の効果を従来例と対比して説明する入力電力と挿入損失との関係を示すグラフである。
【図９】本発明の実施例２に係るＲＦスイッチの平面図である。
【図１０】本発明の実施例３に係るＲＦスイッチの平面図である。
【符号の説明】
【００２９】
１０    ＦＥＴ群
１０1、１０2、１０3    ＦＥＴ
１２    ＲＦライン                １４    グランド（ＧＮＤ）ライン
１６1、１６2、１６3    ＦＥＴ形成領域
１８1、１８2、１８3    ゲート電極配線
２０1、２０2、２０3    ソース／ドレイン（Ｓ／Ｄ）電極配線
２２1、２２2、２２3    ソース／ドレイン（Ｓ／Ｄ）電極配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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