(57)【要約】【課題】  半導体素子をその機能あるいは特性の面から最適な寸法にでき、ウエハの面積に対する利用効率と材料の利用効率を改善できる半導体装置の製造方法を提供する。【解決手段】  円柱形ロッド１の外形寸法と、形成される半導体素子２ｐの外形寸法とに基づき、全領域を使用して半導体素子２ｐを配列できる矩形領域２ａを円柱形ロッド１の寸法内で設定する工程と、円柱形ロッド１から矩形領域２ａの周囲の領域３ａ唐ａを分離させて四角柱形状のロッドを切り出す工程と、その四角柱ロッドをスライスして半導体基板を形成する工程と、半導体基板上に半導体素子を形成する工程と、半導体基板をダイシングして半導体装置を得る工程を有する。【選択図】        図１ 
2005116661.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体インゴットを、その中心軸に垂直な平面に対して所定の角度となる平面でスライスして半導体種結晶基板を得る工程と、
（ｂ）該半導体種結晶基板上に、エッチングにより剥離可能である剥離層を形成する工程と、
（ｃ）該剥離層上に、半導体エピタキシャル層を形成する工程と、
（ｄ）該半導体エピタキシャル層に、半導体素子を形成する工程と、
（ｅ）前記剥離層をエッチングすることで、前記半導体素子が形成された半導体エピタキシャル層を剥離させる工程と
を有し、
前記（ｂ）乃至（ｅ）の工程を繰り返す
ことを特徴とする半導体装置の製造方法。
【請求項２】
前記半導体インゴットをスライスする所定の角度となる平面は、前記半導体インゴットの中心軸に平行な平面である
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記半導体インゴットは円柱形状であり、前記半導体種結晶基板は楕円形状であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
半導体インゴットの中心軸に垂直な平面に対して所定の角度を有する平面でスライスした半導体種結晶基板と、
エッチングにより剥離可能であり、前記半導体種結晶基板上に形成される剥離層と
を有することを特徴とする半導体ウエハ。
【請求項５】
前記剥離層上に形成される半導体エピタキシャル層
を有することを特徴とする請求項４に記載の半導体ウエハ。
【請求項６】
円柱形状の半導体ロッド（以下、円柱形ロッドと記載）の外形寸法と、形成される半導体素子の外形寸法とに基づき、全領域を使用して半導体素子を配列できる矩形領域を前記円柱形ロッドの前記寸法内で設定する工程と、
前記円柱形ロッドから前記矩形領域の周囲の領域を分離させて四角柱形状のロッド（以下、四角柱ロッドと記載）を切り出す工程と、
該四角柱ロッドをスライスして半導体基板を得る工程と、
前記半導体基板上に半導体素子を形成する工程と、
前記半導体基板上の半導体素子を別の半導体基板に転写する工程と、
前記半導体基板をダイシングして半導体装置を得る工程
を有することを特徴とする半導体装置の製造方法。
【請求項７】
円柱形ロッドの外形寸法と、形成される半導体素子の外形寸法とに基づき、全領域を使用して半導体素子を配列できる矩形領域を前記円柱形ロッドの前記寸法内で設定する工程と、
前記円柱形ロッドから前記矩形領域の周囲の領域を分離させて四角柱形状のロッドを切り出す工程と、
該四角柱ロッドをスライスして半導体基板を得る工程と、
半導体基板上に半導体素子を、剥離層を含む半導体薄膜層で形成する工程と、
前記半導体薄膜層から剥離層を除去する工程と、
前記半導体薄膜層を基板材料が異なる第２の半導体基板上にボンディングさせる工程と、
前記第２の半導体基板をダイシングして半導体装置を得る工程
を有することを特徴とする半導体装置の製造方法。
【請求項８】
四角柱ロッドをスライスして得られた半導体基板は、前記半導体薄膜層から剥離層が除去された後に、次の剥離層を含む半導体薄膜層を形成する工程およびその剥離層を除去する工程で再利用される
事を特徴とする請求項７に記載した半導体装置の製造方法。
【請求項９】
第２の半導体基板は、円柱形ロッドの外形寸法と、ボンディングされる半導体薄膜層および形成される半導体素子の外形寸法とに基づき、全領域を使用して半導体薄膜層および半導体素子を配列できる矩形領域を前記円柱形ロッドの前記寸法内で設定し、前記円柱形ロッドから前記矩形領域の周囲の領域を分離させて四角柱形状のロッドを切り出し、該四角柱ロッドをスライスして形成される
ことを特徴とする請求項７または８に記載した半導体装置の製造方法。
【請求項１０】
前記矩形領域は、前記半導体素子を１列以上かつ２行以上のマトリクス形状に行方向及び列方向に等ピッチで配置できるように設定される
ことを特徴とする請求項９に記載した半導体装置の製造方法。
【請求項１１】
前記四角柱ロッドのスライス方向は、円柱形ロッドの長手方向に直角な方向に対して、前記矩形領域の寸法を確保するために設定される所定の角度を有する
ことを特徴とする請求項６乃至１０の何れか１項に記載した半導体装置の製造方法。
【請求項１２】
前記四角柱ロッドのスライス方向は、円柱形ロッドの長手方向に対して平行である
ことを特徴とする請求項１１に記載した半導体装置の製造方法。
【請求項１３】
前記円柱形ロッドは、結晶方位が前記四角柱ロッドのスライス方向に合致するように結晶成長させて生成される
ことを特徴とする請求項６乃至１２の何れか１項に記載した半導体装置の製造方法。
【請求項１４】
前記円柱形ロッドは、該円柱形ロッド以前に結晶成長された円柱形ロッドから前記四角柱ロッドを切り出す工程で分離された周囲領域を再利用して形成される
ことを特徴とする請求項６乃至１３の何れか１項に記載した半導体装置の製造方法。
【請求項１５】
請求項６乃至１４の何れか１項に記載した半導体装置の製造方法により製造される
ことを特徴とする半導体基板。
【請求項１６】
半導体基板の材料が化合物半導体である
ことを特徴とする請求項項１５に記載した半導体基板。
【請求項１７】
前記化合物半導体の材料は、ＧａＡｓ（ガリウム−砒素）である
ことを特徴とする請求項１６に記載した半導体基板。
【請求項１８】
前記矩形領域内に形成される半導体素子の外形寸法は、短辺に対する長辺の比が異なる細長い形状である
ことを特徴とする請求項１５乃至１７の何れか１項に記載した半導体基板。
【請求項１９】
前記半導体素子は、電子写真方式のプリンタに用いるための複数の発光部が配列された発光素子である
ことを特徴とする請求項１５乃至１８の何れか１項に記載した半導体基板。
【請求項２０】
前記矩形領域上に形成される半導体素子は半導体薄膜層で形成される
ことを特徴とする請求項１９に記載した半導体基板。
【請求項２１】
前記半導体薄膜層には、半導体薄膜層を半導体基板から分離させるための剥離層を含む
ことを特徴とする請求項２０に記載した半導体基板。
【請求項２２】
前記半導体薄膜層は、半導体エピタキシャル層である
ことを特徴とする請求項２１に記載した半導体基板。
【請求項２３】
前記エピタキシャル層は、組成がＡｌｘＧａ１−ｘＡｓ（１≧ｘ≧０）の化合物の単層、または、前記組成におけるｘが異なる数値となる組成を組み合わせた複層で構成される
ことを特徴とする請求項２２に記載した半導体基板。
【請求項２４】
請求項６乃至１４の何れか１項に記載した半導体装置の製造方法により、請求項１５乃至２３の何れか１項に記載した半導体基板を用いて製造される
ことを特徴とする半導体装置。
【請求項２５】
請求項７乃至９の何れか１項に記載したに記載した半導体装置の製造方法により、請求項２１乃至２３の何れか１項に記載した半導体基板を用いて製造される場合に、前記第２の半導体基板上には、前記発光素子の発光を制御する駆動回路素子が設けられる
ことを特徴とする請求項２４に記載した半導体装置。
【請求項２６】
前記発光素子の配列長は、前記電子写真方式のプリンタに用いられるプリントヘッドの印字幅に対して略１／２の寸法であり、前記プリントヘッドには２個の前記発光素子が用いられる
ことを特徴とする請求項２５に記載した半導体装置。
【請求項２７】
前記発光素子の配列長は、前記電子写真方式のプリンタに用いられるプリントヘッドの印字幅に対して略同等の寸法であり、前記プリントヘッドには１個の前記発光素子が用いられる
ことを特徴とする請求項２５に記載した半導体装置。
【請求項２８】
前記プリントヘッドの印字幅は、Ａ４規格サイズ用紙の短辺の長さ（２１０ｍｍ）以上である
ことを特徴とする請求項２６または２７に記載した半導体装置。
【請求項２９】
前記プリントヘッドの印字幅は、２０ｍｍ以上である
ことを特徴とする請求項２６または２７に記載した半導体装置。
【請求項３０】
前記駆動回路素子の数は、前記発光素子の数よりも多い
ことを特徴とする請求項２５乃至２９の何れか１項に記載した半導体装置。
【請求項３１】
前記駆動回路素子の数は、前記発光素子の数と同数である
ことを特徴とする請求項２５乃至２９の何れか１項に記載した半導体装置。
【請求項３２】
前記駆動回路素子の数は、前記発光素子の数よりも少ない
ことを特徴とする請求項２５乃至２９の何れか１項に記載した半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来から、半導体装置を製造する場合には、シリコン（Ｓｉ）あるいはガリウム−砒素（ＧａＡｓ）等の化合物を結晶成長させた半導体インゴットから円柱形状の半導体ロッド（以下、円柱形ロッドと記載）を形成し、さらにその円柱形ロッドをその軸方向に垂直に適切な厚みでスライスして円板形状の半導体基板（以下、円板半導体基板と記載）を形成し、その円板半導体基板の片方あるいは両方の表面を機械的あるいは化学的に研磨し、その表面上に矩形の半導体素子の回路パタンを形成するウエハプロセスを実施してから、ワイヤソー等により個々の素子チップを分離（ダイシング）していた。
【０００３】
一般的に、半導体装置を作成する半導体プロセスにおいては、１チップあたりの製造コストを低減させるために、１枚の円板半導体基板上にできるだけ多くの半導体素子を形成する。すなわち、円板半導体基板表面上の個々の素子の回路パタン配置は、無駄に破棄される縁取り部分や素子間の隙間部分がなるべく少なくなるように決定される。この回路パタン配置は、特に、円板半導体基板の外周部分では、矩形の回路パタンを配置できる領域が変則的になりがちである。
【０００４】
半導体装置を円板半導体基板上に形成する場合には、例えば、半導体素子の設計寸法と円板半導体基板の外形寸法に基づき、最大数の半導体素子を得られ、かつ、円板半導体基板に内接するように矩形の領域が設定され、その矩形領域の内部に複数行および複数列のマトリクス状に半導体素子が配置されると共に、その矩形領域の周囲の弓状領域にも、結晶面を考慮した向きで配置された半導体素子が形成される。
【０００５】
また、円板半導体基板の外周部分には、結晶面の方向性（劈開面）を示す研削された平面（オリエンテーションフラット：ＯＦ）を設けることが知られており、回路パタンはそれらを避けて配置される。このＯＦは、回路パタンが形成された円板半導体基板から個々の半導体装置を分離する際には、劈開面に沿って切り離す必要があるために設けられるものであり、劈開面が２方向であれば、円板半導体基板の外周部分の２カ所にＯＦが設けられる（例えば、特許文献１参照）。
【０００６】
【特許文献１】特開平７−３０７３１６号公報（第４−５頁、図１１）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、上記した従来の半導体装置の製造方法で一枚の円板半導体基板から一度に製造できる半導体素子あるいは半導体装置の数は、円板半導体基板上に矩形の半導体素子の回路パタンが形成される数で決まるため、一枚の円板半導体基板あたりで一度に製造できる半導体素子あるいは半導体装置の数を増加させることは難しいという問題があった。
【０００８】
また、例えば、円板半導体基板の弓状領域における弓の両端部や弓の弧の中心部では、半導体素子を形成できない無駄な領域ができてしまう。これは、例えば、弓状領域における弓の両端部では、弓の弧部分と弦部分との距離が半導体素子の縦横の何れか一方の寸法より狭くなるためであり、弓の弧の中心部では、その中心部を挟んで弧上の２点を結んだ直線の長さが半導体素子の縦横の他方の寸法より小さくなるためである。このため、弓状領域では、矩形領域のようにマトリクス状に半導体素子を配置できず変則的な配置となり、無駄な領域ができるので、面積あたりの半導体数は矩形領域よりも減少する。なお、ここで説明する半導体素子は、一般的な半導体素子であり、素子寸法の縦横比が極端に相違しない形状のものである。
【０００９】
電子写真方式のプリンタ用に多数の発光部を一列に形成したＬＥＤヘッドのように、素子寸法の縦横比が極端に相違する（半導体素子の矩形の短辺と比較して長辺の寸法が非常に長くなる）細長い形状の半導体装置を形成する場合、従来は、上記した円板半導体基板の外形寸法から最大数の半導体素子を得ることを優先し、半導体素子の機能あるいは特性の面から最適な寸法にできなかった。例えば、プリンタの印字幅一杯の寸法のように素子の機能あるいは特性の面から最適な寸法の素子を得ようとすると、円板半導体基板の全面積に対する未使用領域（無駄な領域）が増加し、利用効率が低下してしまうため、プリンタの印字幅の整数分の一等の寸法にして円板半導体基板の利用効率を向上させなくてはならないという問題があった。
【００１０】
具体的に、例えば、上記した円板半導体基板の矩形領域内にマトリクス状に配置される素子についての上記した無駄な領域の寸法は縦横共に１素子分よりも小さくなる。一般的な半導体素子を円板半導体基板上に形成するの場合には、縦横比が小さいので無駄な領域は大きな領域寸法にはならないが、ＬＥＤヘッドのように細長い半導体を円板半導体基板上に形成する場合には、機能あるいは特性の面から最適な寸法を決定してしまうと、長辺方向の無駄な領域寸法は非常に大きな寸法になる場合がある。
【００１１】
弓状領域では、形成される半導体素子の寸法により得られる数が異なり、特に、細長い半導体素子を円板半導体基板上に形成する場合には、一般的な素子寸法の半導体素子を形成する場合よりも、得られる素子数の差が大きくなる。
【００１２】
弓状領域の結晶面が弓の弦に相当する平坦面と平行である場合には、細長い半導体素子の形成が可能である場合が多いが、上記したように弓状の弧の中心部では半導体素子を形成できないため、半導体素子の長辺の寸法が増大すればするほど、弧の中心部の半導体素子を形成できない領域も増大する。つまり、弓状領域では、半導体素子の長辺の寸法が増大すればするほど、形成できる素子の数は減少し、円板半導体基板上に無駄なく最大数の半導体素子を配置するためには問題となる無駄な領域が増加してしまう。一方、弓状領域の結晶面が弓の弦に相当する平坦面と垂直である場合には、弓の弧部分と弦部分との最大距離が細長い半導体の長辺寸法より大きい場合には、半導体を形成することができるが、その最大距離よりも半導体の長辺寸法が大きくなった場合には形成が不可能になり、この場合も、円板半導体基板上に無駄なく最大数の半導体素子を配置するためには問題となる無駄な領域が増加してしまう。
【００１３】
上記した理由から、従来の細長い半導体の寸法は、機能あるいは特性の面からの最適な寸法ではなく、円板半導体基板上に無駄なく最大数の半導体素子を配置できる寸法に制限されていた。
【００１４】
また、ウエハプロセスのステージ上に従来の円板半導体基板をセットする場合、ステージ上で複数の円板半導体基板を並べても、円と円が接触する場合は点接触であるので、各円板半導体基板間の距離が近づくのは最近点の近傍の限られた部分のみとなり他の部分間の距離を近づけることはできない。つまり、円板半導体基板のセッティングスペース間に隙間（デッドスペース）が生じる。このデッドスペースは、ウエハサイズが増大すればデッドスペースも増加する。ウエハプロセスのステージの寸法に対して円板半導体基板をセットできる数は限られており、バッチ処理できる半導体ウエハの数を増やすことはできない。
【００１５】
また、円板半導体基板の材料は、ウエハプロセス後に切り落とされる部分は再利用できないが、ウエハプロセス前に切り落とされた分については新たな結晶成長に再利用可能である。しかし、従来の円板半導体基板では、ウエハプロセス後に無駄な領域を切り落とすので、切り落とされたウエハ材料は破棄するしかなく、半導体素子の長辺の寸法が増大すればするほど、破棄されるウエハ材料が増加する。さらに、部分半導体ロッドをスライスする際や、ウエハプロセス前の円板半導体基板をダイシングする際に切りしろとなる部分は粉状になるため再利用が難しい。従って、円板半導体基板の材料の利用効率が低いという問題があった。
【００１６】
また、例えば、ＧａＡｓ基板等のような割れやすい化合物半導体基板では、クラックを含む結晶の欠陥が発生しやすく、特に、ウエハ上に形成された半導体の周囲をカットし、カットした端面を処理する工程では欠陥発生確率が高い。従って、ウエハの切り離し処理やダイシング処理は少ない方が欠陥発生確率が減少するが、従来のウエハから半導体素子チップをダイシングで分離する際には、ウエハ形状が円板形状であるため、矩形領域と弓状領域との分離や、弓状領域内における半導体素子と無駄な領域との非効率な切り離し処理を減少させることはできなかった。
【００１７】
本発明は、上述した如き従来の問題を解決するためになされたものであって、一枚の半導体基板あたりで一度に製造できる半導体素子あるいは半導体装置の数を増加させ、半導体素子をその機能あるいは特性の面から最適な寸法にでき、ウエハの面積に対する利用効率と材料の利用効率を改善でき、非効率なダイシングを減少させることができ、ウエハプロセスにおいてバッチ処理できるウエハの数を増加させることができる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１８】
上述の目的を達成するため、本発明の半導体装置の製造方法は、（ａ）半導体インゴットを、その中心軸に垂直な平面に対して所定の角度となる平面でスライスして半導体種結晶基板を得る工程と、（ｂ）その半導体種結晶基板上に、エッチングにより剥離可能である剥離層を形成する工程と、（ｃ）その剥離層上に、半導体エピタキシャル層を形成する工程と、（ｄ）その半導体エピタキシャル層に、半導体素子を形成する工程と、（ｅ）剥離層をエッチングすることで、半導体素子が形成された半導体エピタキシャル層を剥離させる工程とを有し、（ｂ）乃至（ｅ）の工程を繰り返す。
【００１９】
また、本発明の半導体装置の製造方法は、円柱形ロッドの外形寸法と、形成される半導体素子の外形寸法とに基づき、全領域を使用して半導体素子を配列できる矩形領域を円柱形ロッドの寸法内で設定する工程と、円柱形ロッドから矩形領域の周囲の領域を分離させて四角柱形状のロッドを切り出す工程と、その四角柱ロッドをスライスして半導体基板を形成する工程と、半導体基板上に半導体素子を形成する工程と、半導体基板をダイシングして半導体装置を得る工程を有する。
【００２０】
本発明の半導体装置の他の製造方法は、円柱形ロッドの外形寸法と、形成される半導体素子の外形寸法とに基づき、全領域を使用して半導体素子を配列できる矩形領域を円柱形ロッドの前記寸法内で設定する工程と、円柱形ロッドから前記矩形領域の周囲の領域を分離させて四角柱形状のロッドを切り出す工程と、その四角柱ロッドをスライスして半導体基板を形成する工程と、半導体基板上に半導体素子として剥離層を含む半導体薄膜層を形成する工程と、半導体薄膜層から剥離層を除去する工程と、半導体薄膜層を基板材料が異なる第２の半導体基板上にボンディングさせる工程と、第２の半導体基板をダイシングして半導体装置を得る工程を有する。
【００２１】
本発明の半導体基板は、円柱形ロッドの外形寸法と、形成される半導体素子の外形寸法とに基づき、全領域を使用して半導体素子を配列できる矩形領域を円柱形ロッドの寸法内で設定し、円柱形ロッドから矩形領域の周囲の領域を分離させて四角柱形状のロッドを切り出し、その四角柱ロッドをスライスして形成される。
【００２２】
本発明の半導体装置は、矩形領域上に半導体素子が形成された半導体基板をダイシングして形成されるか、矩形の半導体基板上に形成された半導体薄膜層を剥離させ、基板材料が異なる第２の半導体基板上にボンディングさせた後、その第２の半導体基板をダイシングにより分離させて形成される。
【００２３】
また、第２の半導体基板は、円柱形ロッドの外形寸法と、ボンディングされる半導体薄膜層の外形寸法および形成される半導体素子の外形寸法とに基づき、全領域を使用して半導体薄膜層および半導体素子を配列できる矩形領域を円柱形ロッドの寸法内で設定し、円柱形ロッドから矩形領域の周囲の領域を分離させて四角柱形状のロッドを切り出し、その四角柱ロッドをスライスして形成されても良い。
【発明の効果】
【００２４】
本発明の半導体装置の製造方法では、円柱または四角柱形状のロッドを、中心軸に垂直な面から所定の角度θで半導体基板を切り出すことで、単軸よりも長軸が長い楕円形半導体基板、あるいは、単辺よりも長辺が長い矩形半導体基板を得る。その一方向に長い形状（従って、従来の切り出し方法による半導体基板よりも面積が広い＝大面積である）の半導体基板を半導体エピタキシャル層形成のための半導体種結晶基板として用い、半導体基板上に剥離層を形成してからエピフィルム用エピタキシャル層を形成して半導体ウエハとする。この半導体基板を大面積にできることにより、一度のウエハプロセスで形成可能な半導体素子の数量を増加させることができる。
【００２５】
さらに、本発明の半導体装置の製造方法では、一方向に長い（大面積の）半導体基板を、エピフィルム用エピタキシャル層（半導体薄膜：半導体装置）を形成するために繰り返し使用することができる。つまり、半導体基板自体は半導体素子の一部として消費されず、何度でも再利用が可能となる。
【００２６】
上記から、例え、円柱または四角柱形状のロッドから大面積の半導体基板を切り出せる数量が少ない場合でも、１枚の半導体基板から１度に多くのエピフィルム用エピタキシャル層（半導体薄膜：半導体装置）を形成でき、さらに半導体基板が繰り返し使用できるので、半導体素子の製造効率を向上させることができる。
【００２７】
特に、エピタキシャル層を形成するための半導体基板に使用される化合物半導体結晶のインゴットは製造が難しく、また、ロッドの直径を大きくすればするほど製造が難しくなり高価になるので、ロッドの直径を大きくせずに大面積の半導体基板を得ることができることは、半導体装置をコストダウンさせるために有効である。
【００２８】
また、本発明の半導体装置の製造方法は、円柱形ロッドの外形寸法と、形成される半導体素子の外形寸法とに基づき、全領域を使用して半導体素子を配列できる矩形領域を円柱形ロッドの前記寸法内で設定する工程と、円柱形ロッドから矩形領域の周囲の領域を分離させて四角柱ロッドを切り出す工程と、四角柱ロッドをスライスして半導体基板を得る工程と、半導体基板上に半導体素子を形成する工程と、半導体基板をダイシングして半導体装置を得る工程を有するので、半導体素子をその機能あるいは特性の面から最適な寸法にしやすく、基板の面積に対する利用効率と材料の利用効率を改善でき、非効率なダイシングを減少させることができ、ウエハプロセスにおけるバッチ処理できるウエハの数を増加させることができる。
【発明を実施するための最良の形態】
【００２９】
実施の形態１．
以下、本発明を図示した実施形態に基づいて説明する。
図１（ａ）〜（ｃ）は、本発明の実施の形態１の半導体基板を得るための概略方法を示す図である。図１（ａ）は、円柱ロッドの形状を示す斜視図であり、図１（ｂ）は中心軸に垂直な面から所定の角度θで楕円形半導体基板を切り出した状態を示す斜視図であり、図１（ｃ）は切り出された楕円形半導体基板を示す斜視図である。
【００３０】
図示したように円柱形ロッド１の側面１ａの一端から対向する他端に向かって側面１ａを斜行するカット面で切断し、楕円形の基板部１５ｚを分離する。その後、楕円形の基板部１５ｚの片面あるいは両面を機械的、化学的に研磨して表面処理を施し、また、必要に応じて端面を研磨し、例えば楕円形半導体基板１５（半導体種結晶基板）を得る。この表面処理を施した楕円形半導体基板１５上に、例えば所望の半導体エピタキシャル層を形成する。
【００３１】
例えば、所定の角度θが４５度である場合には、楕円形半導体基板１５の長軸方向の寸法Ｌｋ０は、単軸方向の寸法Ｌｙ０に比べて大きくなる。単軸方向の寸法は、円柱ロッド（半導体インゴット）の中心軸に垂直な平面（断面）の寸法と同じであるので、楕円形半導体基板１５の面積は、円柱形ロッド１の中心軸に垂直な断面面積よりも大きくなる。本実施の形態では、この一方向に長い（大面積の）半導体基板を、エピフィルム用エピタキシャル層（半導体薄膜：半導体装置）を形成するための半導体基板として繰り返し再利用する。この楕円形半導体基板１５をそのまま用いても、以下に示すような長尺の半導体素子（エピタキシャル層）を形成することができるが、本実施の形態では、さらに材料の再利用効率等を向上させるため矩形の半導体基板を用いる場合について以下に説明する。
【００３２】
図２（ａ）〜（ｃ）は、本発明の実施の形態１の半導体基板を得るための四角柱ロッドを形成する概略方法を示す図である。図２（ａ）が元の円柱形ロッドの形状を示す斜視図であり、図２（ｂ）が四角柱ロッドを切り出した状態を示す斜視図であり、図２（ｃ）が四角柱ロッドを切り出すための矩形領域を示す上面図である。
【００３３】
図２（ａ）〜（ｃ）において、円柱形ロッド１は、例えば、シリコン（Ｓｉ）あるいはガリウム−砒素（ＧａＡｓ）等の化合物を結晶成長させた半導体インゴットにおいて中心軸Ｃに垂直にテーパ状の上端と下端を切り離して、断面寸法が一定の部分（Ｌｚ）を切り出したものである。
【００３４】
四角柱ロッド２は、円柱形ロッド１の中心軸Ｃに沿って、例えば上面に設定された矩形領域２ａの寸法で切り出したものである。矩形領域２ａの寸法は、例えば、円柱形ロッド１の外形寸法である直径Ｌａと、後で形成される予定の半導体素子２ｐの外形寸法である辺の長さＬｐおよびＬｑとに基づき、全領域を使用して半導体素子を配列できる領域を円柱形ロッド１の寸法（直径Ｌａの円）内で内接するように設定される。
【００３５】
矩形領域２ａ内に示した半導体素子２ｐは矩形領域２ａの寸法を決定するための予定配置を示しており、この時点で形成されているわけではない。矩形領域２ａの形状は、ウエハの面積を広げてウエハプロセスの効率を向上させるためには、円柱形ロッド１の外周の円に内接する正方形に近いことが望ましいが、本発明では切り離したウエハ材料は全て再利用できるため、ウエハ材料の使用効率の点では、必ずしも正方形に近づける必要はなく、半導体素子２ｐの外形寸法ＬｐおよびＬｑとに基づいて矩形領域２ａの形状（および寸法）を決めることができる。なお、図２（ｃ）では、矩形領域２ａの内部に半導体素子２ｐを２列にマトリクス状に配置する場合の予定図を示したが、これは一例であり、外形寸法Ｌｐを大きくした半導体素子２ｐを１列、あるいは外形寸法Ｌｐを小さくした半導体素子２ｐを３列以上に配置しても良い。
【００３６】
弓状ロッド３〜６は、円柱形ロッド１から四角柱ロッド２を切り出す際に切り離された横断面が弓状の部分であり、弓状領域３ａ〜６ａは、その上面の領域である。
【００３７】
なお、従来の円板半導体基板の場合には、図２（ｃ）の弓状領域４ａおよび６ａの位置にも半導体素子を例えば１列形成していたが、本発明ではこの弓状領域４ａおよび６ａは半導体素子の形成に利用しない。
【００３８】
図３（ａ）〜（ｃ）は、四角柱ロッド２をスライスして矩形半導体基板１１を形成する概略方法を示す斜視図である。図３（ａ）が元の四角柱ロッドの形状を示す斜視図であり、図３（ｂ）が矩形半導体基板を切り出した状態を示す斜視図であり、図３（ｃ）が切り出された矩形半導体基板を示す斜視図である。
【００３９】
図示したように四角柱ロッド２の上面の矩形領域２ａに平行なカット面で切断し、矩形の基板部１１ｚを分離する。その後、矩形の基板部１１ｚの片面あるいは両面を機械的、化学的に研磨して表面処理を施し、例えば正方形等の矩形の半導体基板である矩形半導体基板１１（半導体種結晶基板）を得る。この表面処理を施した矩形半導体基板１１上に、例えば所望の半導体エピタキシャル層を形成する。この場合の化合物半導体の材料は、例えば、ＧａＡｓである。
【００４０】
図４（ａ）は、図３（ｃ）の矩形半導体基板１１上に半導体素子２１を形成した状態を示す上面図であり、図４（ｂ）は、半導体製造装置のステージ上に矩形半導体基板１１をセッティングした状態を示す上面図であり、図４（ｃ）は、図４（ｂ）との比較のために円板半導体基板１３を半導体製造装置のステージ上にセッティングした場合を示す上面図である。
【００４１】
図４（ａ）では、図２（ｃ）では形成が予定される半導体素子２ｐの位置に半導体製造装置により実際に半導体素子２ｐが形成された状態を示している。
【００４２】
図４（ａ）の半導体素子２１は、矩形半導体基板１１内で、２列および２１行のマトリクス形状に配置されている。また、各半導体素子２１間には、後工程で個別の半導体素子チップとして分離するために分離領域２２が設けられている。分離領域２２は、例えばダイシング予定領域である。図４（ａ）では、行方向及び列方向に半導体素子２１が等ピッチで配置されている。半導体素子２１は、例えば、複数の発光ダイオードが配列された発光ダイオードアレイである。なお、矩形半導体基板１１内の半導体素子２１の配置は１列以上かつ２行以上のマトリクス形状であればよく、また、行方向及び列方向に不等ピッチで配置してもよい。領域６０は、矩形半導体基板１１内の一部領域を示し、領域６０については、図７を用いて後述する。
【００４３】
図４（ｂ）では、半導体製造装置のステージ１００上に４個の矩形半導体基板１１ａ〜１１ｄがセッティングされている。図４（ｃ）では、図４（ｂ）と同じ外形寸法のステージ１００上に３個の円板半導体基板１３ａ〜１３ｃがセッティングされている。矩形半導体基板１１の場合には、半導体基板の全領域に半導体素子２１を配置できる。しかし、円板半導体基板１３の場合には、円板半導体基板１３ａ〜１３ｃ内の各矩形領域１４ａ〜１４ｃには半導体素子２１を配置できるが、各矩形領域１４ａ〜１４ｃの周辺の各弓状領域には限られた数量しか半導体素子２１を配置できず、無駄な領域が発生し、基板材料の利用効率は低減する。
【００４４】
ステージ１００を用いる半導体製造装置とは、例えば、半導体エピタキシャル層を形成するＭＯＣＶＤ（有機金属化学気相成長）装置、ＳｉＮ（窒化シリコン）膜を形成するプラズマＣＶＤ装置、絶縁膜あるいは金属の薄膜を形成するスパッタ装置である。
【００４５】
図５は、半導体素子２１が発光ダイオードアレイである場合の概略構成の一例を示す上面図である。
電子写真方式のプリンタに用いられるプリントヘッドで使用される発光ダイオードアレイ２１ｚの表面には、１列に配置された複数の発光ダイオード３１、各発光ダイオード３１に対応して設けられた個別電極３３、および、各発光ダイオード３１と対応する各個別電極３３とを電気的に接続する個別配線３２を有している。発光ダイオードアレイ２１ｚの裏面には、各発光ダイオード３１の共通電極が設けられている。
【００４６】
発光ダイオード３１は、例えば、第１の導電型半導体である表面処理を施した矩形半導体基板１１の表面上に、後述のようにｐ型半導体層、ｎ型半導体層をエピタキシャル成長させ、素子分離することにより発光ダイオードの配列が形成される。例えば、裏面電極側をｎ型半導体、個別電極側をｐ型半導体とすることができる。その場合、裏面電極側を接地電位とし、個別電極側をプラス電位とすることで発光ダイオードを点灯させることができる。
【００４７】
図６（ａ）は、図５に示した発光ダイオードアレイとその発光ダイオードの駆動を制御するための駆動回路素子（駆動ＩＣ）を実装基板上に実装した状態を示す上面図である。
【００４８】
実装基板５０は、例えば、ガラスエポキシ基板、ガラス基板、セラミック基板等であり、その上に、２個の発光ダイオードアレイ２１ａ、２１ｂが１列に並んで実装されている。２個の発光ダイオードアレイ２１ａ、２１ｂが並んだ幅Ｌｂは、電子写真方式のプリントヘッドの印字幅であり、例えば、ＪＩＳ規格のＡ４サイズ用紙の短辺に対応する長さ（２１０ｍｍ）以上の長さである。
【００４９】
図６（ｂ）は、図６（ａ）に示した２個の発光ダイオードアレイ２１ａ、２１ｂが１列に並ぶ場合の誤差を示す図である。
一列に配列された２個の発光ダイオードアレイ２１ａ、２１ｂの間には、素子間に発光ドット間隔の誤差Δｘと、発光ドットの配列の誤差Δｙが必ず発生する。このような機械的な誤差は、各チップの発光タイミングや発光ドットサイズ等を駆動ＩＣで調節することで、画像としてのズレが無くなるように補正する。発光ダイオードアレイが２個であれば、素子間のつなぎ目は１箇所になり、機械的な誤差や画像のズレの補正が容易であるが、発光ダイオードアレイの数が多い場合には、補正は複雑になる。さらに、発光ダイオードアレイが１個であれば、素子間のつなぎ目は無くなり、機械的な誤差や画像のズレの補正は不要になる。また、上記した幅ＬｂがＡ４サイズより狭い場合でも、円板形状の半導体基板から得られるチップの面積比率は矩形の半導体基板を用いた場合のチップの面積比率よりも悪くなるので、例えば、１個の発光ダイオードアレイの長さが１０ｍｍを超える場合、すなわち、印字幅が２０ｍｍを超える場合には本実施の形他の矩形の半導体基板を適用できる。
【００５０】
図６（ａ）の駆動ＩＣ４０ａ〜４０ｚは、実装基板５０上に発光ダイオードアレイ２１ａ、２１ｂの列と平行して、かつ１列に並んで配置されている。図６（ａ）の場合には、駆動ＩＣ４０ａ〜４０ｚの数は、発光ダイオードアレイ２１ａ、２１ｂの数よりも多くなっている。駆動ＩＣ４０ａ〜４０ｚは、各発光ダイオードアレイ２１ａ、２１ｂ間の光量（発光ドットサイズ）、発光タイミングや位置に関する補正するのみでなく、各チップ内の全てのドットが均一の光量になるように、例えば各発光ダイオードに通電される電流を調整して補正する。これらの補正は、駆動ＩＣを選別して実施する場合がある。従って、発光ダイオードアレイの数よりも駆動ＩＣの数が多い方が各発光ダイオードの補正が容易になる。
【００５１】
それに対して、発光ダイオードアレイの数と駆動ＩＣの数を同数にした場合には、例えば、発光ダイオードアレイと駆動ＩＣを双方ともボンディングする場合で考えると、１つの発光ダイオードアレイが不良である場合、そのチップを除去して再度良品のチップをボンディングするが、発光ダイオードアレイを除去する際には隣接する駆動ＩＣも除去されてしまうので、駆動ＩＣも再度ボンディングする必要がある。上記した発光ダイオードアレイの数よりも駆動ＩＣの数が多い場合には、発光ダイオードアレイを除去して再度良品のチップをボンディングする際に、多くの駆動ＩＣをボンディングしなければならないが、発光ダイオードアレイの数と駆動ＩＣの数が同数であれば、各々１回のボンディングで作業を終了させることができる。
【００５２】
図７（ａ）は、図４（ａ）の矩形半導体基板１１内の一部領域である領域６０を拡大して示す図であり、図７（ｂ）は、図７（ａ）の６Ａ−６Ａ断面図である。
矩形半導体基板１１上に半導体薄膜で形成される半導体素子（半導体薄膜片）２１ｃは、下層側からバッファ層６２、剥離層６３、半導体エピタキシャル層６１の順に形成され、半導体エピタキシャル層６１は、さらに下層側から下側コンタクト層６４、下側クラッド層６５、活性層６６、上側クラッド層６７、および上側コンタクト層６８の順に形成される。この場合の分離領域２２は、例えば、半導体エピタキシャル層の上側から基板側に到達するようなエッチング溝の底面であり、例えば発光領域以外の部分の活性層までをエッチング除去することにより、各半導体薄膜片２１ｃを素子分離させる。この素子分離およびエッチングについては、図８（ａ）を用いて後述する。
【００５３】
矩形半導体基板１１は、例えば、上記したように化合物半導体であるＧａＡｓ（ガリウム−砒素）の基板である。バッファ層６２は、例えば、ＧａＡｓバッファ層であり、欠陥が少ない良好な半導体エピタキシャル層を形成するにあたり、良好な状態の表面を用意するとともに、矩形半導体基板１１とＡｌＧａＡｓ層との格子定数のミスマッチを緩和するとともに、矩形半導体基板１１とＡｌＧａＡｓ層の熱膨張率の差を緩和するためのものである。
【００５４】
剥離層６３は、例えば、ＡｌＡｓ層であり、半導体薄膜層を分割することにより形成される半導体薄膜片２１ｃを、矩形半導体基板１１から化学的エッチングによって剥離するためのもので、半導体エピタキシャル層に対しエッチング性の低いエッチング液により高速にエッチングされる材料で形成されている。下側コンタクト層６４は、例えば、ｐ型ＧａＡｓ層であり、ｐ側のオーミックコンタクトを取るために高い不純物濃度を有し、また、上側コンタクト層６８は、例えば、ｎ型ＧａＡｓ層であり、ｎ側のオーミックコンタクトを取るために高い不純物濃度を有する。
【００５５】
下側クラッド層６５は、例えば、ｎ型ＡｌｘＧａ１−ｘＡｓ層（１≧ｘ≧０）であり、また、上側クラッド層６７は、例えば、ｐ型ＡｌｚＧａ１−ｚＡｓ層（１≧ｚ≧０）であり、ポテンシャル障壁によりダブルへテロ構造を形成するために設けられるものであり、例えば組成を表すＡｌｘＧａ１−ｘＡｓ及びＡｌｚＧａ１−ｚＡｓにおいて、ｘ＝０．６、ｚ＝０．６とされる。活性層６６は、例えば、ｎ型ＡｌｙＧａ１−ｙＡｓ層（１≧ｙ≧０）であり、発光波長が７６０ｎｍの場合には、ｙ＝０．１５程度、発光波長が７４０ｎｍの場合には、ｙ＝０．２程度とされる。なお、活性層を上下２つの層に分け、下側の活性層をｎ型とし、上側の活性層をｐ型とすることとしても良い。さらに、下側コンタクト層１５及び下側クラッド層１６をｐ型とし、上側のクラッド層１８及び上側コンタクト層をｎ型としても良い。この場合において、活性層を上下２つの層に分ける場合には、下側をｐ型とし、上側をｎ型とする。従って、半導体エピタキシャル層６１は、組成がＡｌｘＧａ１−ｘＡｓの化合物の単層、または、前記組成におけるｘが異なる数値となる組成を組み合わせた複層で構成されることになる。
【００５６】
図８（ａ）〜図８（ｆ）は、矩形半導体基板１１上に形成された発光ダイオードアレイを剥離して異種（第２）の半導体基板にボンディングする場合の各概略工程における部分断面図である。
【００５７】
図８（ａ）では、上記の半導体エピタキシャル層６１（分離前）上に、個別の第１の支持体７０となる層を形成する。第１の支持体７０となる層は、例えばフォトレジスト材料で形成され、半導体エピタキシャル層６１の全面に塗布、又は貼付することにより、半導体エピタキシャル層６１に固定され、図示しないフォトマスクを用いて層を選択的に露光し、現像することにより、パターニングし、第１の支持体７０を形成する。  
【００５８】
次に、第１の支持体７０をマスクとしてエッチングを行なうことにより、半導体エピタキシャル層６１をエッチング溝により分割し、パターニングして複数の半導体薄膜片２１ｄを形成する。図８（ａ）は、複数の半導体薄膜のうち二つのみが図示されている。例えば、ＡｌＧａＡｓで形成された層やＧａＡｓで形成された層のエッチングには、エッチング液として、硫酸過水（硫酸、過酸化水素及び水の混合液／Ｈ２ＳＯ４：Ｈ２Ｏ２：Ｈ２Ｏ＝１６：１：１）、又は燐酸過水（燐酸、過酸化水素及び水の混合液）、又はクエン酸系エッチャントを用いることができる。半導体薄膜片２１ｄの各々（「チップ」と呼ぶこともある）の大きさは、半導体薄膜片２１ｄでＬＥＤアレイを形成する場合、例えば、１０μｍ乃至２００μｍであり、その他の応用の場合も約５ｍｍ以下の範囲にある。第１の支持体７０は、このようにして各半導体薄膜片２１ｄに対応して設けられ、対応するチップの半導体エピタキシャル層６１を支持する。  
【００５９】
次に、例えばポジ型のドライフィルム・レジストを第１の支持体７０の上面に貼り付け、ドライフィルム・レジスト上に第２の支持体８０を加熱圧着することにより第２の支持体８０を第１の支持体７０に接着する。ポジ型ドライフィルム・レジストは、一般的に知られているフォトリソグラフィ工程（レジストの露光、現像を含む工程）により、露光領域の選択的除去が可能である。第２の支持体８０は、後述の剥離層６３のエッチングの際、エッチング液が容易に通過できるように、開口部を有して形成される。第２の支持体８０は、搬送を容易にするため複数の各第１の支持体７０（および各半導体薄膜片２１ｄ）を互いに連結して支持する。  
【００６０】
図８（ｂ）では、半導体薄膜片２１ｄの半導体エピタキシャル層６１を矩形半導体基板１１（及びバッファ層６２）から剥離させる。第２の支持体８０及び第１の支持体７０を設けた半導体エピタキシャル基板（即ち、矩形半導体基板１１と複数の半導体薄膜片２１ｄの組合せ）を、剥離のために、例えば、１０％の弗酸（ＨＦ）のエッチング液に浸漬し、剥離層６３を溶解乃至分解させて、矩形半導体基板１１（及びバッファ層６２）から半導体薄膜片２１ｄの半導体エピタキシャル層６１を剥離させる。剥離のためのエッチング液としては、剥離層６３のエッチング速度が高く、半導体エピタキシャル層６１の各層のエッチング速度が低いものが用いられる。  
【００６１】
図８（ｃ）では、半導体薄膜片２１ｄの半導体エピタキシャル層６１を例えばＳｉ半導体基板等の異種半導体基板上の所定の領域まで搬送する。例えば、第２の支持体８０の周縁に設けた図示しない枠を図示しない治具で保持しながら搬送することで、複数の半導体薄膜片２１ｄを一括して、例えばＳｉ（シリコン）半導体基板等の異種半導体基板９０上の所定の領域まで移動させる。  
【００６２】
図８（ｄ）では、半導体薄膜片２１ｄの半導体エピタキシャル層６１を異種半導体基板上の所定の領域に固定まで搬送する。異種半導体基板９０上の所定の領域まで移動させられた半導体薄膜片２１ｄは、例えば、半導体エピタキシャル層６１の下側コンタクト層６４が、異種半導体基板９０上の導通層（メタル層）にボンディングされるようにする。このボンディング工程においては、所望のボンディング強度を得るために適当な圧力で加圧することができる。また、適宜加熱してもよい。  
【００６３】
図８（ｅ）では、第２の支持体８０と第１の支持体７０を除去する。ボンディングされた異種半導体基板９０、半導体薄膜片２１ｄ、第１支持体７０、及び第２支持体８０を含む構造物を、例えば、第１の支持体７０を分解または溶解させる溶剤に浸漬させるなど処理により、第２の支持体８０と第１の支持体７０を除去する。このようにして、図８（ｆ）に示したように、半導体薄膜片２１ｄの半導体エピタキシャル層６１がボンディングされた異種半導体基板９０を得る。その後、図５あるいは図６に示したように発光ダイオードアレイとして個別の発光ダイオードを形成するために半導体エピタキシャル層６１の領域を素子分離し、配線等を形成する。  
【００６４】
なお、異種半導体基板９０としては、Ｓｉ半導体基板の代りに、他の材料の基板、例えば、ガラス基板、金属基板、セラミック基板、あるいはＳｉＯ２膜のような絶縁膜をコーティングした基板を用いても良い。また、矩形半導体基板１１としてのＧａＡｓ基板や半導体薄膜を構成するＡｌＧａＡｓ層の代りに、他の材料の基板や層を用いても良い。  
【００６５】
このようにして、バッファ層６２のみが残った矩形半導体基板１１（即ち矩形半導体基板１１とバッファ層６２との組み合わせ）は、再利用することができる。即ち、矩形半導体基板１１は、このバッファ層６２の上に、図７で示したのと同様に、半導体薄膜片２１ｃを順次形成し、その後図８（ａ）乃至図８（ｄ）を参照して説明したのと同様の処理を繰り返すことにより、再び半導体薄膜片２１ｃを得ることができ、何度でも再利用が可能となる。従って、例えば、異種半導体基板９０が比較的材料コストが安いＳｉ基板である場合には、ＧａＡｓ基板等の高価な矩形半導体基板１１を再利用できることから、その材料コストを低減させることが可能になる。
【００６６】
ところで、上記したように矩形半導体基板１１から半導体薄膜片２１ｄを剥離して異種半導体基板９０上にボンディングする場合、元の矩形半導体基板１１と異種半導体基板９０との寸法が異なる場合が発生する。例えば、矩形半導体基板１１の１辺の長さが４インチで、異種半導体基板（Ｓｉ基板）９０の１辺の長さが８インチの場合のように２倍程度の寸法差が発生する場合がある。
【００６７】
図９（ａ）は、半導体エピタキシャル層６１がボンディングされる異種半導体基板として、矩形の基板を用いる場合を示す図であり、図９（ｂ）は、異種半導体基板として、円板状基板を用いる場合を示す図である。
【００６８】
図９（ａ）に示したように、図２（ａ）〜図２（ｃ）、図３（ａ）〜図３（ｃ）、および図４（ａ）〜図４（ｃ）を参照して説明した矩形の基板の形成方法により異種半導体基板９０を形成した場合で、例えば、正方形の矩形半導体基板１１の１辺の長さがＬｍであり、正方形の異種半導体基板（Ｓｉ基板）９０の１辺の長さがＬｎ（Ｌｎ＝２Ｌｍ）の場合には、異種半導体基板９０上に４枚分の矩形半導体基板１１上に形成された半導体エピタキシャル層６１を、矩形半導体基板１１の辺に沿った半導体エピタキシャル層６１と対応する異種半導体基板９０の辺を合わせることで、一括して容易にボンディングすることができ、無駄な領域は出ない。しかし、図９（ｂ）に示したように、円板状の直径Ｌｓの異種半導体基板９０ａの場合には、同様に４枚分の半導体エピタキシャル層６１（１辺＝Ｌｍ）を一括してボンディングする場合には、辺と辺を合わせることができないので位置合わせが容易ではなく、さらに、無駄な領域９１〜９４が発生する。つまり、円板状の直径Ｌｓの異種半導体基板９０ａの場合には、半導体エピタキシャル層６１の一括ボンディングがやりにくくなり、ウエハプロセス後に存在していた未使用領域（ダイシング後に破棄するウエハの部分）が発生してしまう。
【００６９】
上記した本実施の形態１の半導体基板は、以下に列挙する効果を有する。
【００７０】
（１）円柱形状のロッドを、中心軸に垂直な面から所定の角度θで半導体基板を切り出すことで、単軸よりも長軸が長い楕円形半導体基板を得て、その一方向に長い形状（大面積）の半導体基板を半導体エピタキシャル層形成のための半導体種結晶基板として用い、半導体基板上に剥離層を形成してからエピフィルム用エピタキシャル層を形成して半導体ウエハとするので、一度のウエハプロセスで形成可能な半導体素子の数量を増加させることができる。
【００７１】
（２）一方向に長い（大面積の）半導体基板を、エピフィルム用エピタキシャル層（半導体薄膜：半導体装置）を形成するために繰り返し使用することができるので、半導体基板自体は半導体素子の一部として消費されず、何度でも再利用が可能となる。
【００７２】
（３）円柱ロッドから大面積の半導体基板を多くは切り出せない場合でも、１枚の半導体基板から１度に多くのエピフィルム用エピタキシャル層（半導体薄膜：半導体装置）を形成でき、さらに半導体基板が繰り返し使用できるので、半導体素子の製造効率を向上させることができる。
【００７３】
（４）エピタキシャル層を形成するための半導体基板に使用される製造が難しい化合物半導体結晶のロッドの直径を大きくすることなく、大面積の半導体基板を得ることができ、半導体装置をコストダウンさせることができる。
【００７４】
（５）円柱形ロッドの外形寸法（横断面の直径寸法）および中心軸方向寸法と、形成される半導体素子の外形寸法とに基づき、全領域を使用して半導体素子を配列できる矩形領域を円柱形ロッドの寸法内で設定し、円柱形ロッドから矩形領域の周囲の領域を分離させて四角柱形状のロッドを切り出し、その四角柱ロッドをスライスして矩形の半導体基板を形成するようにした。つまり、無駄な領域が無い矩形の半導体基板を用い、円柱形（円柱形）ロッドから四角柱のロッドを先に得てからスライスして矩形の半導体基板を形成するので、半導体基板の面積全体に対する半導体素子の利用効率を改善できる。また、半導体基板を矩形にすることで、従来の円板状半導体基板ではウエハプロセス後に存在していた未使用領域（ダイシング後に破棄するウエハの部分）を減少させることができる。
【００７５】
（６）四角柱ロッドを得る際に切り離された周辺部はスライスしない状態で次の円柱形ロッドの結晶成長に再利用できるので、例えば、スライスする際に粉化して紛失する材料の量を減らすことができ、半導体材料の利用効率を改善できる。
【００７６】
（７）四角柱ロッドの周辺部は半導体基板としては用いられず、変則的配置で半導体素子が形成されないのでウエハを分離する際のダイシングが容易になり、無駄な領域を切り離すための非効率なダイシング処理工数を削減することができる。
【００７７】
（８）半導体基板を矩形にすることで、半導体素子の寸法に合わせて設定された半導体基板上の矩形領域内に各半導体素子を配置するのみになるで、円弧状等の周辺部に変則的に配置する必要が無くなり配置が容易になる。
【００７８】
（９）半導体基板を矩形にすることで、ウエハプロセスにおいてバッチ処理するためにウエハをセットするステージの寸法は有限であるので、矩形の半導体基板にすることで複数のウエハ間のデッドスペースを減少させることができ、１回のバッチ処理が処理可能なウエハの数を増加させることができる。例えば、ステージの外形が矩形である場合には、さらにデッドスペースを減少させることができる。また、ウエハプロセス時に装置カセット内での回転が不要になり、位置の保持も容易になり、ウエハのマニュアルハンドリングあるいはロボットアームによる自動ハンドリングが容易かつ安全に実施できる。
【００７９】
（１０）半導体基板を矩形にして未使用領域が無くなることで、例えば、製造装置におけるチップのピックアップアームのストロークを短縮できるので、ピックアップやボンディング時の処理精度を向上させることができる。さらに、製造装置におけるダイシングやプロービング時の位置や方向の調整が容易になる。
【００８０】
（１１）四角柱状の半導体ロッドを先に形成してからスライスして矩形の半導体基板を形成するので、従来の円柱形状のロッドを先にスライスしてから各円板状の半導体基板を個々に矩形に加工する場合よりも工数を低減でき、半導体基板の寸法を均一にしやすいことから、ウエハの品質を向上させることができる。
【００８１】
（１２）ウエハの無駄な領域を切り離すダイシング処理を実施しないので、例えばＧａＡｓ基板等のような割れやすい化合物半導体基板でも、クラックを含む結晶の欠陥発生確率を低減させることができ、矩形のウエハの品質を向上させることができる。
【００８２】
（１３）上記したように半導体基板の面積全体に対する利用効率の改善、半導体材料の利用効率の改善、ダイシング処理工数の削減、１回のバッチ処理に処理可能なウエハ数の増加、ウエハプロセス後の未使用領域（破棄するウエハ）の減少、が可能なことから半導体装置の製造コストを低減させることができる。
【００８３】
（１４）矩形の長辺あるいは短辺の寸法が増大すればするほど従来の円板状半導体基板では無駄な領域も増加し、特に、矩形の長辺が長い半導体素子を製造する場合には無駄な領域の増加が顕著であり、半導体素子を設計する上で寸法上の制約が多かったが、矩形半導体基板では無駄な領域が増加するという寸法上の制約が無くなるので、半導体素子の機能や特性を重視した設計が可能になる。また、無駄な領域を無くせるので、半導体基板の面積全体に対する半導体素子の利用効率を改善できる程度が顕著である。
【００８４】
（１５）矩形の長辺が長い半導体素子が、電子写真方式のプリンタに用いるための複数の発光部が一列に配列されて形成された発光素子である場合には、光プリントヘッドを構成する際に、プリントヘッドの印字幅に対して発光素子を多く使えば使うほどその配列方向の位置誤差と、接続部における発光間隔の位置誤差が発生し、修正が複雑になるが、発光素子が２個になれば接続部は１箇所になるので各位置誤差の修正が容易になり、発光素子が１個になれば各位置誤差の修正が不要になる。
【００８５】
（１６）発光素子の長辺寸法が増大すると、発光素子の数量よりも、その発光素子の発光を制御する駆動回路素子の数量を多くすることが容易になる。発光素子の各発光部の特性を均一にするには駆動回路素子を適宜選択するので、発光素子のドット数（ビット数）よりも駆動回路素子のビット数が少ない方が選択が容易である。つまり、発光素子の長辺寸法が増大すると、相対的に発光素子１個あたりの駆動回路素子の数は増加するので、駆動回路素子の選択を容易にすることができることになる。
【００８６】
（１７）一旦、半導体素子として剥離層を含む半導体薄膜を半導体基板上に形成し、剥離された半導体薄膜を第２の半導体基板（被ボンディング基板）上にボンディング（転写）することにより半導体装置を製造する場合には、最初に半導体薄膜を形成する半導体基板を繰り返し再利用できるので、半導体材料の利用効率をさらに改善できる。
【００８７】
（１８）最初に半導体薄膜を形成する半導体基板の価格が高価である場合でも、安価な第２の半導体基板上にボンディングさせることで、半導体装置の基板コストを低減させることができる。
【００８８】
（１９）剥離された半導体薄膜がボンディングされる第２の半導体基板も矩形にした場合、半導体薄膜の辺と第２の半導体基板の辺との位置合わせが容易になるので、さらに精度良く半導体装置を製造することができる。例えば、最初に半導体薄膜を形成する半導体基板の各辺の寸法に対して、第２の半導体基板の各辺の寸法が２倍である場合には、一括して４個の半導体薄膜がボンディングされることになるが、各辺の位置合わせが容易であるので一括ボンディングがやりやすくなる。
【００８９】
実施の形態２．
実施の形態１では、図３（ａ）〜（ｃ）に示したように、四角柱ロッド２を中心軸方向に垂直にスライスして矩形半導体基板１１を形成していたが、四角柱ロッド２は、予め結晶方位を中心軸方向に合わせて成長させることで、中心軸方向に平行にスライスして矩形半導体基板１２（半導体種結晶基板）を形成することができる。
【００９０】
図１０（ａ）が元の四角柱ロッドの形状を示す斜視図であり、図１０（ｂ）が中心軸に平行に矩形半導体基板を切り出した状態を示す斜視図であり、図１０（ｃ）が切り出された矩形半導体基板を示す斜視図である。
【００９１】
図示したように四角柱ロッド２の側面の矩形領域２ｂに平行なカット面で切断し、矩形の基板部１２ｚを分離する。その後、矩形の基板部１２ｚの片面あるいは両面を機械的、化学的に研磨して表面処理を施し、例えば長方形等の矩形の半導体基板である矩形半導体基板１２を得る。この表面処理を施した矩形半導体基板１２上に、例えば所望の半導体エピタキシャル層を形成する。
【００９２】
図１１は、図１０（ａ）〜図１０（ｃ）の方法により切り出された矩形半導体基板１２上に半導体素子２３を形成した状態の一例を示す上面図である。
図１１の半導体素子２３は、短辺寸法Ｌｇ、長辺寸法Ｌｈの矩形半導体基板１２内で、長辺方向に沿って２列で多数行のマトリクス形状に等ピッチで配置されている。また、各半導体素子２３間には、後工程で個別の半導体素子チップとして分離するために、例えばダイシング予定領域等の分離領域２４が設けられている。半導体素子２３は、例えば、複数の発光ダイオードが配列された発光ダイオードアレイである。
【００９３】
図１２は、図１０（ａ）〜図１０（ｃ）の方法により切り出された矩形半導体基板１２上に半導体素子２５を形成した状態の他の一例を示す上面図である。
図１２の半導体素子２５は、短辺寸法Ｌｇ、長辺寸法Ｌｈの矩形半導体基板１２内で、短辺方向に沿って１列で１７行のマトリクス形状に等ピッチで配置されている。また、各半導体素子２５間には、後工程で個別の半導体素子チップとして分離するために、例えばダイシング予定領域等の分離領域２６が設けられている。半導体素子２５も、例えば、複数の発光ダイオードが配列された発光ダイオードアレイである。図１２の場合には、図１１の場合よりも半導体素子２５の長辺方向の長さを長くすることができる。
【００９４】
図１１および図１２の場合には、四角柱ロッド２の中心軸に平行で上下面に垂直な面で切り出されるため、四角柱ロッドの長辺寸法Ｌｚの長さを調整することによって、矩形半導体基板１２の外形寸法を調整することができる。従って、半導体素子２５の長辺寸法の長さに合わせて四角柱ロッド２および矩形半導体基板１２の外形寸法を合わせて形成することで、半導体素子２５の長手方向の長さをより長くすることが可能となる。
【００９５】
図１３は、図１１、図１２に示した各半導体素子（発光ダイオードアレイ）２３、２５とその発光ダイオードの駆動を制御するための駆動回路素子（駆動ＩＣ）４０を実装基板５１上に実装した状態を示す上面図である。
実装基板５１は、例えば、ガラスエポキシ基板、ガラス基板、セラミック基板等であり、その上に、１個の発光ダイオードアレイ２７が１列に実装されている。発光ダイオードアレイ２７の幅は、電子写真方式のプリントヘッドの印字幅であり、例えば、ＪＩＳ規格のＡ４サイズ用紙の短辺に対応する長さ（２１０ｍｍ）である。図１３の場合には、発光ダイオードアレイ２７が１個だけなので、素子間のつなぎ目は無くなり、素子間の発光ドット間隔の誤差Δｘと、発光ドットの配列の誤差Δｙ等の機械的誤差が発生しなくなり、画像のズレの補正は不要になる。その他の構成は実施の形態１と同様である。
【００９６】
上記した本実施の形態２の半導体基板は、実施の形態１の効果に加えて以下に列挙する効果を有する。
【００９７】
（２０）四角柱状の半導体ロッドの中心軸方向に平行な角度でスライスして半導体基板を製造する場合には、円柱形ロッドが結晶方位が前記四角柱ロッドのスライス方向に合致するように結晶成長させて生成され、円柱形ロッドの外形寸法Ｌａと、形成される半導体素子の外形寸法とに基づき、全領域を使用して半導体素子を配列できる矩形領域を円柱形ロッドの寸法内で設定することで、半導体ロッドのロッド径Ｌａ以上に半導体基板の寸法を増大させることができる。例えば、半導体ロッドにおける円柱形の軸長Ｌｚに相当する長辺を有する矩形の大型半導体基板を得ることができる。この大型半導体基板を用いる場合には、半導体素子をその機能あるいは特性の面から最適な寸法にしても、その半導体素子の寸法に合わせて設定された半導体基板上の矩形領域内には各半導体素子を配置しやすくなる。これにより、寸法上の制約がさらに無くなるので、より半導体素子の機能や特性を重視した設計が可能になる。
【００９８】
（２１）上記（２０）に示したように半導体基板の寸法を増大させることができることから、エピタキシャル成長工程、フォトリソ工程、エッチング工程、不純物拡散工程、絶縁層形成工程、及び、金属層形成工程等の半導体製造プロセス時に、従来の円形ウエハの場合よりも多くの半導体素子の分を一度に実施することができる。
【００９９】
実施の形態３．
実施の形態１では、四角柱ロッド２を中心軸方向に垂直にスライスして矩形半導体基板１１を形成し、実施の形態２では、四角柱ロッド２を中心軸方向に平行にスライスして矩形半導体基板１２を形成していたが、四角柱ロッド２は、予め結晶方位をスライス方向に合わせて成長させることで、中心軸方向に垂直な面から所定の角度θでスライスして矩形半導体基板１３（半導体種結晶基板）を形成することができる。
【０１００】
図１４（ａ）が元の四角柱ロッドの形状を示す斜視図であり、図１４（ｂ）が中心軸に垂直な面から所定の角度θで矩形半導体基板を切り出した状態を示す斜視図であり、図１４（ｃ）が切り出された矩形半導体基板を示す斜視図である。
【０１０１】
図示したように四角柱ロッド２の側面の矩形領域２ｃから対向する側面の矩形領域２ｄに向かって矩形領域２ｅおよび２ｆを斜行するカット面で切断し、矩形の基板部１３ｚを分離する。その後、矩形の基板部１３ｚの片面あるいは両面を機械的、化学的に研磨して表面処理を施し、また、必要に応じて端面を研磨し、例えば長方形等の矩形の半導体基板である矩形半導体基板１３を得る。この表面処理を施した矩形半導体基板１３上に、例えば所望の半導体エピタキシャル層を形成する。
【０１０２】
例えば、所定の角度θが４５度である場合には、矩形半導体基板１３の長辺の寸法は、実施の形態１に示した中心軸に垂直な面でスライスする場合の正方形の１辺Ｌｙに比べて√２倍となるので、その面積も√２倍となる。
【０１０３】
このように本実施の形態３の半導体基板は、実施の形態２の効果に加えて以下に列挙する効果を有する。
【０１０４】
（２２）四角柱状の半導体ロッドの中心軸方向に垂直ではない角度でスライスして半導体基板を製造する場合には、円柱形ロッドが結晶方位が前記四角柱ロッドのスライス方向に合致するように結晶成長させて生成され、円柱形ロッドの外形寸法Ｌａと、形成される半導体素子の外形寸法とに基づき、全領域を使用して半導体素子を配列できる矩形領域を円柱形ロッドの寸法内で設定することで、半導体ロッドのロッド径Ｌａ以上の任意の寸法に半導体基板の寸法を合わせることができる。これにより、寸法上の制約がさらに無くなるので、より半導体素子の機能や特性を重視した設計が可能になる。
【０１０５】
なお、上記した各実施の形態では、半導体基板に用いる化合物半導体基板の例としてＧａＡｓ基板の場合を示したが、他の化合物半導体基板であってもよく、例えば、ＧａＰ基板、ＩｎＰ基板であってもよい。また、化合物半導体基板ではなくＳｉ基板にも適用することができる。Ｓｉ基板に適用する場合、例えば、ＳＯＩ基板の埋め込みＳｉＯ２層（ＢＯＸ層）上に形成されたＳｉ薄膜層を利用して集積回路を形成し、ＢＯＸ層を例えばＨＦ液でエッチングしてＳｉ薄膜層を剥離して異種ウエハにボンディングすることができる。また、Ｓｉ基板の場合には、化合物半導体と比較して材料コストが桁違いに低いので半導体基板を再利用しなくてもよい。さらに、Ｓｉ基板の場合には、化合物半導体材料と比較して大口径化が容易であり、基板そのものも割れにくいため、化合物半導体材料で半導体基板を作る場合よりも半導体基板を大きくでき、チップをより長尺化することができ、チップを長尺化しても壊れにくくできる。従って、電子写真方式のプリンタ用のＬＥＤヘッドの場合には、例えば駆動ＩＣの長さを発光ダイオードアレイの長さより長くして数を減らしてもよい。
【０１０６】
また、上記した各実施の形態では、ヘテロ接合型のＬＥＤを構成する場合を示したが、代わりにホモ接合型のＬＥＤを構成することもできる。この場合、各層をエピタキシャル成長させた後、最上層の表面から固相拡散法により不純物拡散を行って活性層内にｐｎ接合を形成する。
【０１０７】
また、Ｓｉ基板に上記した半導体アレイ（ダイオードアレイ、駆動ＩＣ）の双方をボンディングを適用する場合、例えば、駆動ＩＣについても長尺化することができる。駆動ＩＣを長尺化した場合には、駆動ＩＣと発光ダイオードアレイを同数にしても良い。発光ダイオードアレイの数と駆動ＩＣの数が同数であれば、上記したように、１つの発光ダイオードアレイが不良である場合でも、各々１回のボンディングで作業を終了させることができる。
【０１０８】
また、前記したエピタキシャル層に代えて、アモルファスシリコン、ポリシリコンを用いたシリコン半導体を形成することもできる。
【図面の簡単な説明】
【０１０９】
【図１】（ａ）が円柱ロッドの形状を示す斜視図であり、（ｂ）が中心軸に垂直な面から所定の角度θで楕円形半導体基板を切り出した状態を示す斜視図であり、（ｃ）が切り出された楕円形半導体基板を示す斜視図である。
【図２ａ】本発明の実施の形態１の半導体基板を得るための四角柱ロッドを形成するための元の円柱形ロッドの形状を示す斜視図である。
【図２ｂ】本発明の実施の形態１の半導体基板を得るための四角柱ロッドを切り出した状態を示す斜視図である。
【図２ｃ】本発明の実施の形態１の半導体基板を得るための四角柱ロッドを切り出すための矩形領域を示す上面図である。
【図３】（ａ）〜（ｃ）は四角柱ロッド２をスライスして矩形半導体基板を形成する概略方法を示す斜視図であり、（ａ）が元の四角柱ロッドの形状を示す斜視図であり、（ｂ）が矩形半導体基板を切り出した状態を示す斜視図であり、（ｃ）が切り出された矩形半導体基板を示す斜視図である。
【図４ａ】図３（ｃ）の矩形半導体基板上に半導体素子を形成した状態を示す上面図である。
【図４ｂ】半導体製造装置のステージ上に矩形半導体基板をセッティングした状態を示す上面図である。
【図４ｃ】図４（ｂ）との比較のために円板半導体基板を半導体製造装置のステージ上にセッティングした場合を示す上面図である。
【図５】半導体素子が発光ダイオードアレイである場合の概略構成の一例を示す上面図である。
【図６ａ】図５に示した発光ダイオードアレイとその発光ダイオードの駆動を制御するための駆動回路素子（駆動ＩＣ）を実装基板上に実装した状態を示す上面図である。
【図６ｂ】図６（ａ）に示した２個の発光ダイオードアレイが１列に並ぶ場合の誤差を示す図である。
【図７】（ａ）は図４（ａ）の矩形半導体基板内の一部領域である領域を拡大して示す図であり、（ｂ）は（ａ）の６Ａ−６Ａ断面図である。
【図８ａ】矩形半導体基板上に形成された発光ダイオードアレイを剥離して異種のウエハ基板にボンディングする場合の半導体エピタキシャル層上に個別の第１の支持体となる層を形成する各概略工程における部分断面図である。
【図８ｂ】矩形半導体基板上に形成された発光ダイオードアレイを剥離して異種のウエハ基板にボンディングする場合の半導体薄膜片の半導体エピタキシャル層を矩形半導体基板（及びバッファ層）から剥離させる工程における部分断面図である。
【図８ｃ】矩形半導体基板上に形成された発光ダイオードアレイを剥離して異種のウエハ基板にボンディングする場合の半導体薄膜片の半導体エピタキシャル層を異種半導体基板上の所定の領域まで搬送する工程における部分断面図である。
【図８ｄ】矩形半導体基板上に形成された発光ダイオードアレイを剥離して異種のウエハ基板にボンディングする場合の半導体薄膜片の半導体エピタキシャル層を異種半導体基板上の所定の領域に固定まで搬送する工程における部分断面図である。
【図８ｅ】矩形半導体基板上に形成された発光ダイオードアレイを剥離して異種のウエハ基板にボンディングする場合の第２の支持体と第１の支持体を除去する工程における部分断面図である。
【図８ｆ】矩形半導体基板上に形成された発光ダイオードアレイを剥離して異種のウエハ基板にボンディングする場合の半導体薄膜片の半導体エピタキシャル層が異種半導体基板にボンディングされた工程における部分断面図である。
【図９】（ａ）は半導体エピタキシャル層がボンディングされる異種ウエハとして矩形の基板を用いる場合を示す図であり、（ｂ）は異種ウエハとして円板状基板を用いる場合を示す図である。
【図１０】（ａ）が元の四角柱ロッドの形状を示す斜視図であり、（ｂ）が中心軸に平行に矩形半導体基板を切り出した状態を示す斜視図であり、（ｃ）が切り出された矩形半導体基板を示す斜視図である。
【図１１】図１０（ａ）〜図１０（ｃ）の方法により切り出された矩形半導体基板上に半導体素子を形成した状態の一例を示す上面図である。
【図１２】図１０（ａ）〜図１０（ｃ）の方法により切り出された矩形半導体基板上に半導体素子を形成した状態の他の一例を示す上面図である。
【図１３】図１１および図１２に示した各半導体素子（発光ダイオードアレイ）とその発光ダイオードの駆動を制御するための駆動回路素子（駆動ＩＣ）を実装基板上に実装した状態を示す上面図である。
【図１４】（ａ）が元の四角柱ロッドの形状を示す斜視図であり、（ｂ）が中心軸に垂直な面から所定の角度θで矩形半導体基板を切り出した状態を示す斜視図であり、（ｃ）が切り出された矩形半導体基板を示す斜視図である。
【符号の説明】
【０１１０】
１  円柱形ロッド、  １ａ  側面、  ２  四角柱ロッド、  ２ａ〜２ｆ  矩形領域、  ２ｐ  半導体素子、  ３〜６  弓状ロッド、  ３ａ〜６ａ  弓状領域、  １１〜１３  矩形半導体基板（半導体種結晶基板）、  １１ｚ〜１３ｚ  矩形の基板部、  １３ａ〜１３ｃ  円板半導体基板、  １４ａ〜１４ｃ  各矩形領域、  １５  楕円形半導体基板（半導体種結晶基板）、  １５ｚ  楕円形の基板部、  ２１、２３、２５  半導体素子、  ２１ａ、２１ｂ  発光ダイオードアレイ、  ２１ｃ、２１ｄ  半導体薄膜片、  ２１ｚ、２７  発光ダイオードアレイ、２２、２４、２６  分離領域、  ４０、４０ａ〜４０ｚ  駆動回路素子（駆動ＩＣ）、  ５０  実装基板、  ６０  領域、  ６１  半導体エピタキシャル層、  ６２  バッファ層、  ６３  剥離層、  ６４  下側コンタクト層、  ６５  下側クラッド層、  ６６  活性層、  ６７  上側クラッド層、  ６８  上側コンタクト層、  ７０  第１の支持体７０、  ８０  第２の支持体、  ９０、９０ａ  異種ウエハ。
【図１】
2005116661.tif 000003
【図２ａ】
2005116661.tif 000004
【図２ｂ】
2005116661.tif 000005
【図２ｃ】
2005116661.tif 000006
【図３】
2005116661.tif 000007
【図４ａ】
2005116661.tif 000008
【図４ｂ】
2005116661.tif 000009
【図４ｃ】
2005116661.tif 000010
【図５】
2005116661.tif 000011
【図６ａ】
2005116661.tif 000012
【図６ｂ】
2005116661.tif 000013
【図７】
2005116661.tif 000014
【図８ａ】
2005116661.tif 000015
【図８ｂ】
2005116661.tif 000016
【図８ｃ】
2005116661.tif 000017
【図８ｄ】
2005116661.tif 000018
【図８ｅ】
2005116661.tif 000019
【図８ｆ】
2005116661.tif 000020
【図９】
2005116661.tif 000021
【図１０】
2005116661.tif 000022
【図１１】
2005116661.tif 000023
【図１２】
2005116661.tif 000024
【図１３】
2005116661.tif 000025
【図１４】
2005116661.tif 000026