(57)【要約】【課題】チップ面積の縮小及び配線の寄生インダクタンスの低減を図ることができる半導体装置を提供する。【解決手段】ｐ型半導体基板１１上に形成されたｐ-型層１３と、ｐ-型層１３の表面領域に形成されたソース領域１４と、ソース領域１４から離隔して形成されたドレイン領域１５と、ソース領域１４とドレイン領域１５との間のｐ-型層１３の表面領域に、ドレイン領域１５に接触するように形成された低濃度のリサーフ層１６と、ソース領域１４とリサーフ層１６との間のｐ-型層１３上に形成されたゲート絶縁膜１７と、ゲート絶縁膜１７上に形成されたゲート電極１８と、ドレイン領域１５からゲート電極１８と反対方向に離隔して形成されたドレイン領域２２と、ドレイン領域１５とドレイン領域２２との間のｐ-型層１３上に形成されたショットキー電極２３とから構成されている。【選択図】      図１
2005116876.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板上に形成された第１導電型の半導体層と、
前記半導体層の表面領域に形成された第２導電型のソース領域と、
前記ソース領域から離隔して形成された第２導電型の第１のドレイン領域と、
前記ソース領域と前記第１のドレイン領域との間の前記半導体層の表面領域に、前記第１のドレイン領域に接触するように形成された、前記第１のドレイン領域より不純物濃度が低い第２導電型のリサーフ層と、
前記ソース領域と前記リサーフ層との間の前記半導体層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極とからなるＭＯＳ型電界効果トランジスタと、
前記第１のドレイン領域から前記ゲート電極と反対方向に離隔して形成された第２導電型の第２のドレイン領域と、
前記第１のドレイン領域と前記第２のドレイン領域との間の前記半導体層上に形成されたショットキー電極とからなるショットキーバリアダイオード、
を具備することを特徴とする半導体装置。
【請求項２】
第１導電型の半導体基板と、
前記半導体基板上に形成された第１導電型の半導体層と、
前記半導体層の表面領域に形成された第２導電型のソース領域と、
前記ソース領域から離隔して形成された第２導電型の第１のドレイン領域と、
前記ソース領域と前記第１のドレイン領域との間の前記半導体層の表面領域に、前記第１のドレイン領域に接触するように形成された、前記第１のドレイン領域より不純物濃度が低い第２導電型の第１のリサーフ層と、
前記ソース領域と前記第１のドレイン領域との間の前記半導体層の表面領域に、前記ソース領域に接触するように形成された低濃度の第２導電型の第２のリサーフ層と、
前記第１のリサーフ層と前記第２のリサーフ層との間の前記半導体層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記第１のドレイン領域から前記ゲート電極と反対方向に離隔して形成された第２導電型の第２のドレイン領域と、
前記第１のドレイン領域と前記第２のドレイン領域との間の前記半導体層上に形成されたショットキー電極と、
を具備することを特徴とする半導体装置。
【請求項３】
前記半導体基板と前記半導体層との間に形成された、前記半導体層より不純物濃度が高い第１導電型の低抵抗層をさらに具備することを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記ソース領域下に形成された第１導電型のベース領域をさらに具備することを特徴とする請求項１乃至３のいずれか１つに記載の半導体装置。
【請求項５】
前記ベース領域上に形成された、前記ベース領域より不純物濃度が高い第１導電型の第１の半導体領域と、
前記第１の半導体領域上及び前記ソース領域上に形成された電極と、
をさらに具備することを特徴とする請求項１乃至４のいずれか１つに記載の半導体装置。
【請求項６】
前記第１、第２のドレイン領域下及び前記ショットキー電極下に形成された、前記ドレイン領域より不純物濃度が低い第２導電型の第２の半導体領域をさらに具備することを特徴とする請求項１乃至５のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、横型ＭＯＳ電界効果トランジスタとショットキーバリアダイオードを同一基板上に形成した半導体装置に関するものである。
【背景技術】
【０００２】
従来より、ＤＣ−ＤＣコンバータの開発においては、ドライバ回路の構成として、ローサイド側のＭＯＳ型電界効果トランジスタ（以下、ＭＯＳＦＥＴと記す）とショットキーバリアダイオード（以下、ＳＢＤと記す）とを並列に接続し形成することが必要とされる。この際、ＭＯＳＦＥＴに外付けでＳＢＤを形成すると、ＭＯＳＦＥＴとＳＢＤとを接続する配線のインダクタンス（Ｌ）成分が非常に大きくなってしまう。
【０００３】
これを解決するために、ＭＯＳＦＥＴとＳＢＤを同一基板上にそれぞれ形成する方法が提案されている（例えば、特許文献１参照）。
【特許文献１】特許第３２７２２４２号明細書（図１等）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、前述したように、同一基板上にＭＯＳＦＥＴとＳＢＤを形成した場合には、基板上にＭＯＳＦＥＴとＳＢＤを形成するための面積が必要となり、チップ面積を縮小することはできないという問題点がある。
【０００５】
そこでこの発明は、前記課題に鑑みてなされたものであり、ＭＯＳ型電界効果トランジスタとショットキーバリアダイオードを一体に形成し、チップ面積の縮小及び配線の寄生インダクタンスの低減を図ることができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
前記目的を達成するために、この発明の一実施形態の半導体装置は、第１導電型の半導体基板と、前記半導体基板上に形成された第１導電型の半導体層と、前記半導体層の表面領域に形成された第２導電型のソース領域と、前記ソース領域から離隔して形成された第２導電型の第１のドレイン領域と、前記ソース領域と前記第１のドレイン領域との間の前記半導体層の表面領域に、前記第１のドレイン領域に接触するように形成された、前記第１のドレイン領域より不純物濃度が低い第２導電型のリサーフ層と、前記ソース領域と前記リサーフ層との間の前記半導体層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記第１のドレイン領域から前記ゲート電極と反対方向に離隔して形成された第２導電型の第２のドレイン領域と、前記第１のドレイン領域と前記第２のドレイン領域との間の前記半導体層上に形成されたショットキー電極とを具備することを特徴とする。
【発明の効果】
【０００７】
この発明によれば、ＭＯＳ型電界効果トランジスタとショットキーバリアダイオードを一体に形成し、チップ面積の縮小及び配線の寄生インダクタンスの低減を図ることができる半導体装置を提供することが可能である。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照してこの発明の実施形態のＭＯＳＦＥＴとＳＢＤとを同一半導体基板上に一体形成した磁気記憶装置を含む半導体装置について説明する。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【０００９】
［第１の実施の形態］
まず、この発明の第１の実施の形態の半導体装置について説明する。図１は、第１の実施の形態の半導体装置の構成を示す断面図である。
【００１０】
図１に示すように、ｐ型半導体基板１１上には、ｐ+型埋め込み層１２が形成されている。ｐ+型埋め込み層１２上には、ｐ-型層１３が形成されている。このｐ-型層１３の表面領域には、ソース領域１４としてのｎ+型層とドレイン領域１５としてのｎ+型層とが離隔して形成されている。ソース領域１４とドレイン領域１５との間には、ドレイン領域１５と接触したリサーフ層（ｎ型層）１６が形成されている。
【００１１】
前記ソース領域１４とリサーフ層１６との間のｐ-型層（チャネル領域）１３上には、ゲート絶縁膜１７が形成され、ゲート絶縁膜１７上にはゲート電極１８が形成されている。
【００１２】
前記ソース領域１４上にはソース電極１９が形成され、このソース電極１９下にはｐ+型層２０が形成されている。さらに、ソース領域１４及びｐ+型層２０下には、ｐ型ベース層２１が形成されている。
【００１３】
さらに、前記ドレイン領域１５と所定距離離れて他のドレイン領域２２が形成されている。これらドレイン領域１５、２２上、及びドレイン領域１５とドレイン領域２２との間のｐ-型層１３上には、ショットキー電極２３が形成されている。
【００１４】
前述したｐ-型層１３、ソース領域１４、ドレイン領域１５、リサーフ層１６、ゲート絶縁膜１７、及びゲート電極１８によりｎチャネルＭＯＳＦＥＴ２４が構成されている。また、ｐ-型層１３、ショットキー電極２３、ドレイン領域１５、及びドレイン領域２２によりショットキーバリアダイオード２５が構成されている。
【００１５】
図１に示した構成では、ｎチャネルＭＯＳＦＥＴ２４とＳＢＤ２５を同一半導体基板上に一体に形成し、さらにｎチャネルＭＯＳＦＥＴ２４のドレイン領域１５と、ＳＢＤ２５のｎ+型層１５とを互いに共有するように形成している。すなわち、ｎ+型層１５はｎチャネルＭＯＳＦＥＴ２４を構成するドレイン領域であると共に、ＳＢＤ２５のショットキー電極２３に電気的に接続されたｎ+型層でもある。
【００１６】
前述した構成を有する第１の実施形態の半導体装置によれば、ｎチャネルＭＯＳＦＥＴとＳＢＤとを同一半導体基板上に形成することにより、ｎチャネルＭＯＳＦＥＴとＳＢＤとを接続する配線のインダクタンス成分を低減することができる。また、ｎチャネルＭＯＳＦＥＴのドレイン領域を、ＳＢＤのショットキー電極に接続されるｎ+型層として用いることにより、すなわちｎチャネルＭＯＳＦＥＴのドレイン領域と、ＳＢＤのｎ+型層とを共有することにより、これらｎチャネルＭＯＳＦＥＴとＳＢＤの形成に必要な半導体基板上の面積を縮小することができる。さらに、ドレイン領域１５とチャネル領域との間に、リサーフ層１６を形成しているため、ｎチャネルＭＯＳＦＥＴにおける逆バイアス時の耐圧を向上させることができる。
【００１７】
次に、前記第１の実施の形態の変形例について説明する。図２は、第１の実施の形態の第１変形例の半導体装置の構成を示す断面図である。
【００１８】
図２に示すように、ｐ型埋め込み層１２の代わりにｎ型埋め込み層２６が、ｐ型基板１１上に形成されている。ｎ型埋め込み層２６を形成した場合は、素子の外周部分等で素子表面から深いｎ+層などを拡散して、ｎ型埋め込み層２６とつなぐことにより、ｎ型埋め込み層２６の電位を固定することができる。その他の構成および効果は、図１に示した第１の実施の形態と同様である。なお、図１及び図２の構成とも、ｐ型半導体基板１１をｎ型半導体基板に代えることも可能である。
【００１９】
図３は、第１の実施の形態の第２変形例の半導体装置の構成を示す断面図である。
【００２０】
図３に示すように、ｐ型半導体基板１１上には、直接、ｐ-型層１３が形成されている。すなわち、ｐ型半導体基板１１とｐ-型層１３との間には前記ｐ型埋め込み層１２が形成されていない。その他の構成及び効果は、図１に示した第１の実施の形態と同様である。
【００２１】
また、図４の第３変形例に示すように、図３に示した実施の形態に対して、ｐ型半導体基板１１をｎ型半導体基板２７に代えることも可能である。この場合も、ｐ-型層１３から成る素子部分の構成は変わらないので、同様の効果が得られる。以上のように、ｐ-型層１３より下の部分の構成は、自由に組み合わせることが可能である。
【００２２】
［第２の実施の形態］
次に、この発明の第２の実施の形態の半導体装置について説明する。以下に、前記第１の実施の形態との違いを述べる。
【００２３】
図５は、第２の実施の形態の半導体装置の構成を示す断面図である。
【００２４】
図１に示した構成に加えて、ＳＢＤのｎ+型層１５、２２下及びショットキー電極２３下に、ｎ+型層より低濃度のｎ型層２６が形成されている。その他の構成は、図１に示した前記第１の実施の形態と同様である。
【００２５】
図５に示したｎ型層２６の位置を制御し、ｐ-型層１３とショットキー電極２３との接触面積を調整することにより、ＳＢＤにおける特性及びリーク電流を制御することができる。特に、前記接触面積を縮小すれば、ＳＢＤにおけるリーク電流を低減することができる。
【００２６】
なお、前記第２の実施の形態においても、前記第１の実施の形態の第１、第２変形例に示したように、ｐ-型層１３より下の部分の構成は、自由に組み合わせることが可能である。
【００２７】
［第３の実施の形態］
次に、この発明の第３の実施の形態の半導体装置について説明する。以下に、前記第１の実施の形態との違いを述べる。
【００２８】
図６は、第３の実施の形態の半導体装置の構成を示す断面図である。
【００２９】
図６に示すように、ソース領域１４とドレイン領域１５との間には、ドレイン領域１５と接触した前記リサーフ層（ｎ型層）１６が形成されると共に、ソース領域１４と接触したリサーフ層（ｎ型層）２７が形成されている。
【００３０】
前記リサーフ層１６とリサーフ層２７との間のｐ-型層（チャネル領域）１３上には、ゲート絶縁膜１７が形成され、ゲート絶縁膜１７上にはゲート電極１８が形成されている。その他の構成は、図１に示した前記第１の実施の形態と同様である。
【００３１】
図６に示したリサーフ層２７を形成することにより、ソースに抵抗が付加された状態となり、ｎチャネルＭＯＳＦＥＴにおけるリーク電流を低減することができる。また、リサーフ層２７を形成するとオン抵抗が高くなるが、ｎチャネルＭＯＳＦＥＴを複数形成したときに、ｎチャネルＭＯＳＦＥＴの各々のオン抵抗を均一にすることが容易となる。すなわち、各ｎチャネルＭＯＳＦＥＴにおいて、オン抵抗のペア性を向上させることができる。
【００３２】
なお、前記第３の実施の形態においても、前記第１の実施の形態の第１、第２変形例に示したように、ｐ-型層１３より下の部分の構成は、自由に組み合わせることが可能である。さらに、前記第２の実施の形態に示したように、ＳＢＤのｎ+型層１５、２２下及びショットキー電極２３下に、ｎ+型層より低濃度のｎ型層２６が形成されていてもよい。
【００３３】
［第４の実施の形態］
次に、この発明の第４の実施の形態の半導体装置について説明する。以下に、前記第１の実施の形態との違いを述べる。
【００３４】
図７は、第４の実施の形態の半導体装置の構成を示す断面図である。
【００３５】
図７に示すように、図１に示した第１の実施の形態に対して、すべての導電型が反対になっている。つまり、ｎ型半導体基板３１上には、ｎ型埋め込み層３２が形成され、さらにその上に、ｎ-型層３３が形成されている。このｎ-型層３３の表面領域にｐチャネルＭＯＳＦＥＴ４４とショットキーバリアダイオード４５が形成されている。以下に、ｐ型ＭＯＳＦＥＴ４４とショットキーバリアダイオード４５の構成を詳述する。
【００３６】
ｎ-型層３３の表面領域には、ソース領域３４としてのｐ+型層とドレイン領域３５としてのｐ+型層とが離隔して形成されている。ソース領域３４とドレイン領域３５との間には、ドレイン領域３５と接触したリサーフ層（ｐ型層）３６が形成されている。
【００３７】
前記ソース領域３４とリサーフ層３６との間のｎ-型層（チャネル領域）３３上には、ゲート絶縁膜１７が形成され、ゲート絶縁膜１７上にはゲート電極１８が形成されている。ソース領域３４上にはソース電極１９が形成され、このソース電極１９下にはｎ+型層４０が形成されている。
【００３８】
さらに、前記ドレイン領域３５と所定距離離れて他のドレイン領域４２が形成されている。これらドレイン領域３５、４２上、及びドレイン領域３５とドレイン領域４２との間のｎ-型層３３上には、ショットキー電極２３が形成されている。
【００３９】
前述したｎ-型層３３、ソース領域３４、ドレイン領域３５、リサーフ層３６、ゲート絶縁膜１７、及びゲート電極１８によりｐチャネルＭＯＳＦＥＴ４４が構成されている。また、ｎ-型層３３、ショットキー電極２３、ドレイン領域３５、及びドレイン領域４２によりショットキーバリアダイオード４５が構成されている。
【００４０】
図７に示した構成では、ｐチャネルＭＯＳＦＥＴ４４とＳＢＤ４５を同一半導体基板上に一体に形成し、さらにｐチャネルＭＯＳＦＥＴ４４のドレイン領域３５と、ＳＢＤ４５のｐ+型層３５とを互いに共有するように形成している。すなわち、ｐ+型層３５はｐチャネルＭＯＳＦＥＴ４４を構成するドレイン領域であると共に、ＳＢＤ４５のショットキー電極２３に電気的に接続されたｐ+型層でもある。
【００４１】
前述した構成を有する第４の実施形態の半導体装置によれば、ｐチャネルＭＯＳＦＥＴとＳＢＤとを同一半導体基板上に形成することにより、ｐチャネルＭＯＳＦＥＴとＳＢＤとを接続する配線のインダクタンス成分を低減することができる。また、ｐチャネルＭＯＳＦＥＴのドレイン領域を、ＳＢＤのショットキー電極に接続されるｐ+型層として用いることにより、すなわちｐチャネルＭＯＳＦＥＴのドレイン領域と、ＳＢＤのｐ+型層とを共有することにより、これらｐチャネルＭＯＳＦＥＴとＳＢＤの形成に必要な半導体基板上の面積を縮小することができる。さらに、ドレイン領域３５とチャネル領域との間に、リサーフ層３６を形成しているため、ｐチャネルＭＯＳＦＥＴにおける逆バイアス時の耐圧を向上させることができる。
【００４２】
この第４の実施の形態においても、ｎ-型層３３より下の部分の構成は、自由に組み合わせることが可能である。
【００４３】
また、最後に図８に前述した第１〜第３の実施形態の半導体装置が適用されるドライバ回路の構成例を示しておく。
【００４４】
また、前述した各実施の形態はそれぞれ、単独で実施できるばかりでなく、適宜組み合わせて実施することも可能である。さらに、前述した各実施の形態には種々の段階の発明が含まれており、各実施の形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【図面の簡単な説明】
【００４５】
【図１】この発明の第１の実施の形態の半導体装置の構成を示す断面図である。
【図２】前記第１の実施の形態の第１変形例の半導体装置の構成を示す断面図である。
【図３】前記第１の実施の形態の第２変形例の半導体装置の構成を示す断面図である。
【図４】前記第１の実施の形態の第３変形例の半導体装置の構成を示す断面図である。
【図５】この発明の第２の実施の形態の半導体装置の構成を示す断面図である。
【図６】この発明の第３の実施の形態の半導体装置の構成を示す断面図である。
【図７】この発明の第４の実施の形態の半導体装置の構成を示す断面図である。
【図８】前記第１〜第３の実施形態の半導体装置が適用されるドライバ回路の回路図である。
【符号の説明】
【００４６】
１１…ｐ型半導体基板、１２…ｐ+型埋め込み層、１３…ｐ-型層、１４…ソース領域、１５…ドレイン領域１５、１６…リサーフ層、１７…ゲート絶縁膜、１８…ゲート電極１８、１９…ソース電極、２０…ｐ+型層、２１…ｐ型ベース層、２２…ドレイン領域、２３…ショットキー電極、２４…ｎチャネルＭＯＳＦＥＴ、２５…ショットキーバリアダイオード（ＳＢＤ）、２６…ｎ型層、２７…リサーフ層、３１…ｎ型半導体基板、３２…ｎ型埋め込み層、３３…ｎ-型層、３４…ソース領域、３５…ドレイン領域、３６…リサーフ層（ｐ型層）、４０…ｎ+型層、４２…ドレイン領域、４４…ｐチャネルＭＯＳＦＥＴ、４５…ショットキーバリアダイオード（ＳＢＤ）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2005116876.tif 000009
【図８】
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