(57)【要約】【課題】基板および電極界面の固定電荷を低減し、さらに界面準位の増大なしにボロンの突き抜けを抑制することで、Ｖｔｈシフトおよび移動度劣化のない良好なＭＯＳＦＥＴを形成できる絶縁体薄膜を提供することを可能とする。【解決手段】原子層蒸着法を用いて基板１００上に薄膜を形成する絶縁体薄膜１０２の製造方法であって、前記基板１００の処理表面にシリコン原子層を形成し、前記シリコン原子層上に酸素原子層を形成する第１工程と、前記基板１００の処理表面に金属原子層を形成し、前記金属原子層上に酸素原子層を形成する第２工程とを有することを特徴とし、前記第１工程および前記第２工程の実施回数を制御することにより前記絶縁体薄膜１０２中の前記金属原子の濃度を制御する絶縁体薄膜の製造方法である。【選択図】図１
2005116727.tif 000002
【特許請求の範囲】
【請求項１】
原子層蒸着法を用いて基板上に薄膜を形成する絶縁体薄膜の製造方法であって、
前記基板の処理表面にシリコン原子層を形成し、前記シリコン原子層上に酸素原子層を形成する第１工程と、
前記基板の処理表面に金属原子層を形成し、前記金属原子層上に酸素原子層を形成する第２工程と
を有することを特徴とする絶縁体薄膜の製造方法。
【請求項２】
前記第１工程および前記第２工程の実施回数を制御することにより前記絶縁体薄膜中の前記金属原子の濃度を制御する
ことを特徴とする請求項１記載の絶縁体薄膜の製造方法。
【請求項３】
窒素を含む雰囲気中でプラズマを発生させた状態で前記絶縁体薄膜中に窒素を添加する工程
を備えたことを特徴とする請求項１記載の絶縁体薄膜の製造方法。
【請求項４】
前記プラズマはパルス電源により放電を行うこと
を特徴とする請求項３記載の絶縁体薄膜の製造方法。
【請求項５】
前記絶縁体薄膜を不活性雰囲気中でアニールする
ことを特徴とする請求項１記載の絶縁体薄膜の製造方法。
【請求項６】
原子層蒸着法を用いて基板上に形成される絶縁体薄膜であって、
前記絶縁体薄膜は、
原子層蒸着法を用いて、前記基板の処理表面にシリコン原子層を形成し、前記シリコン原子層上に酸素原子層を形成する第１工程と、
原子層蒸着法を用いて、前記基板の処理表面に金属原子層を形成し、前記金属原子層上に酸素原子層を形成する第２工程と
の実施回数を制御することにより前記絶縁体薄膜中の前記金属原子の濃度を制御して形成されたものである
ことを特徴とする絶縁体薄膜。
【請求項７】
前記絶縁体薄膜中に窒素が添加されている
ことを特徴とする請求項６記載の絶縁体薄膜。
【請求項８】
前記絶縁体薄膜は不活性雰囲気中でアニールされている
ことを特徴とする請求項６記載の絶縁体薄膜。
【請求項９】
絶縁体薄膜を形成する工程を備えた半導体装置の製造方法であって、
前記絶縁体薄膜の形成工程は、
原子層蒸着法を用いて、基板の処理表面にシリコン原子層を形成し、前記シリコン原子層上に酸素原子層を形成する第１工程と、
原子層蒸着法を用いて、前記基板の処理表面に金属原子層を形成し、前記金属原子層上に酸素原子層を形成する第２工程とを備えた
ことを特徴とする半導体装置の製造方法。
【請求項１０】
前記第１工程および前記第２工程の実施回数を制御することにより前記絶縁体薄膜中の前記金属原子の濃度を制御する
ことを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１１】
前記絶縁体薄膜中に窒素が添加されている
ことを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１２】
前記絶縁体薄膜は不活性雰囲気中でアニールされている
ことを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１３】
絶縁体薄膜を備えた半導体装置であって、
前記絶縁体薄膜は、
原子層蒸着法を用いて、基板の処理表面にシリコン原子層を形成し、前記シリコン原子層上に酸素原子層を形成する第１工程と、
原子層蒸着法を用いて、前記基板の処理表面に金属原子層を形成し、前記金属原子層上に酸素原子層を形成する第２工程と
を実施することにより形成されたものである
ことを特徴とする半導体装置。
【請求項１４】
前記第１工程および前記第２工程の実施回数を制御することにより前記絶縁体薄膜中の前記金属原子の濃度が制御されている
ことを特徴とする請求項１３記載の半導体装置。
【請求項１５】
前記絶縁体薄膜中に窒素が添加されている
ことを特徴とする請求項１３記載の半導体装置。
【請求項１６】
前記絶縁体薄膜は不活性雰囲気中でアニールされている
ことを特徴とする請求項１３記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、膜中の金属の濃度勾配を自在に制御することが容易な絶縁体薄膜の製造方法とその製造方法により形成された絶縁体薄膜、およびその絶縁体薄膜を用いた半導体装置の製造方法と半導体装置に関するものである。
【背景技術】
【０００２】
ＭＯＳトランジスタの微細化は、既に０．１μｍのゲート長を目前としている。この微細化により、さらなる素子の高速化、低消費電力化、素子の占有面積の縮小化がもたらされる。また最近では、同じチップ面積において、より多くの素子が搭載できるようになったことから、ＬＳＩそのものの多機能化が実現している。しかしながら、微細化の追求は０．１μｍルールを境に大きな壁にぶつかることが予想されている。その壁のひとつに、トランジスタのゲート酸化膜を薄膜化することの限界がある。従来のトランジスタのゲート絶縁膜は、固定電荷をほとんど含有しないこと、チャネル部のシリコンとの境界にほとんど界面準位を形成しないことという素子動作上不可欠な２つの特性を満足できることから酸化シリコン（ＳｉＯ2）が用いられてきた。また酸化シリコンは、簡単に制御性良く薄い膜を形成できることから、素子の微細化にも有効であった。
【０００３】
しかしながら、ＳｉＯ2の比誘電率は３．９と低く、ゲート長が０．１μｍ以降の世代のトランジスタでは、トランジスタの性能を満足するために３ｎｍ以下の膜厚が要求される。この膜厚ではキャリアが膜中を直接トンネリングし、ゲート／基板間のリーク電流が増加する問題起こることが予測される。
【０００４】
そこで、ＳｉＯ2よりも比誘電率が大きい材料を用いてゲート絶縁膜を厚く形成し、トンネリング現象を防ぐことが研究されている。比誘電率が大きい材料として酸化アルミニウム（Ａｌ2Ｏ3）、酸化ジルコニウム（ＺｒＯ2）、酸化ハフニウム（ＨｆＯ2）等の金属酸化膜が検討されている（例えば、特許文献１参照。）。これらの酸化膜は比誘電率が高いために酸化シリコンに比べ同じゲート容量を得るのに膜厚を数倍厚くすることができ、トンネリング現象を押さえられる有望な材料と考えられている。
【０００５】
しかしながら、現行の酸化シリコンに用いられているポリシリコン（Ｐｏｌｙ−Ｓｉ）電極を用いたトランジスタの製造工程においては、１０００℃以上の活性化アニーリングが必要である。ところが、ＺｒＯ2、ＨｆＯ2等の高誘電率膜（Ｈｉｇｈ−ｋ膜ともいう）は、熱耐性が低く、結晶化を起こすこと、およびシリコン（Ｓｉ）基板とシリサイド反応を起こすことにより、リーク電流が増大するという問題がある。これらを解決するためにシリコン（Ｓｉ）および窒素（Ｎ）を添加したＨｆ（Ｚｒ）ＳｉＯ、Ｈｆ（Ｚｒ）ＳｉＯＮを用いることにより耐熱性が向上し、リーク電流が低減できることが知られている（例えば、特許文献２参照。）。
【０００６】
【特許文献１】特開２００３−６９０１１号公報
【特許文献２】特開２０００−５８８３２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
解決しようとする問題点は、従来技術でＨｉｇｈ−ｋ膜を形成した場合、Ｈｉｇｈ−ｋ膜とＳｉ基板およびＰｏｌｙ−Ｓｉ電極界面において固定電荷が発生し、しきい値電圧（Ｖｔｈ）のシフトおよび移動度劣化が生じるという点である。また、ＰＭＯＳトランジスタにおいて、ゲート電極にドープしたボロンがその後の熱処理により高誘電体膜を突き抜け基板側へ拡散してしまうという点である。このボロンの突き抜けは、窒素を添加することにより抑制できるということが知られているが、従来技術で窒素を添加した場合、基板まで窒素が入り界面準位が増大してしまうという問題が生じる点である。
【課題を解決するための手段】
【０００８】
本発明の絶縁体薄膜の製造方法は、原子層蒸着法を用いて基板上に薄膜を形成する絶縁体薄膜の製造方法であって、前記基板の処理表面にシリコン原子層を形成し、前記シリコン原子層上に酸素原子層を形成する第１工程と、前記基板の処理表面に金属原子層を形成し、前記金属原子層上に酸素原子層を形成する第２工程とを有することを最も主要な特徴とし、前記第１工程および前記第２工程の実施回数を制御することにより前記絶縁体薄膜中の前記金属原子の濃度を制御することを特徴とする。
【０００９】
本発明の絶縁体薄膜は、原子層蒸着法を用いて基板上に形成される絶縁体薄膜であって、前記絶縁体薄膜は、原子層蒸着法を用いて、前記基板の処理表面にシリコン原子層を形成し、前記シリコン原子層上に酸素原子層を形成する第１工程と、原子層蒸着法を用いて、前記基板の処理表面に金属原子層を形成し、前記金属原子層上に酸素原子層を形成する第２工程との実施回数を制御することにより前記絶縁体薄膜中の前記金属原子の濃度を制御して形成されたものであることを最も主要な特徴とする。
【００１０】
本発明の半導体装置の製造方法は、絶縁体薄膜を形成する工程を備えた半導体装置の製造方法であって、前記絶縁体薄膜の形成工程は、原子層蒸着法を用いて、基板の処理表面にシリコン原子層を形成し、前記シリコン原子層上に酸素原子層を形成する第１工程と、原子層蒸着法を用いて、前記基板の処理表面に金属原子層を形成し、前記金属原子層上に酸素原子層を形成する第２工程とを備えたことを最も主要な特徴とし、前記第１工程および前記第２工程の実施回数を制御することにより前記絶縁体薄膜中の前記金属原子の濃度を制御することを特徴とする。
【００１１】
本発明の半導体装置は、絶縁体薄膜を備えた半導体装置であって、前記絶縁体薄膜は、原子層蒸着法を用いて、基板の処理表面にシリコン原子層を形成し、前記シリコン原子層上に酸素原子層を形成する第１工程と、原子層蒸着法を用いて、前記基板の処理表面に金属原子層を形成し、前記金属原子層上に酸素原子層を形成する第２工程とを実施することにより形成されたものであることを最も主要な特徴とし、前記第１工程および前記第２工程の実施回数を制御することにより前記絶縁体薄膜中の前記金属原子の濃度が制御されていることを特徴とする。
【発明の効果】
【００１２】
本発明の絶縁体薄膜の製造方法および絶縁体薄膜は、原子層蒸着法を用いて、基板の処理表面にシリコン原子層を形成し、前記シリコン原子層上に酸素原子層を形成する第１工程と、原子層蒸着法を用いて、基板の処理表面に金属原子層を形成し、前記金属原子層上に酸素原子層を形成する第２工程とを有することから、１原子層の厚さで、酸化シリコン膜と酸化金属膜とを成膜することができる。そして、第１工程と第２工程の実施回数を制御することにより、絶縁体薄膜は金属原子が濃度勾配を有する状態に形成されることが可能になる。したがって、絶縁体薄膜の界面では金属原子を含まないようにする、もしくは金属原子の濃度を非常に薄くすることができる。よって、高誘電率な膜を厚く形成することが可能になるので、本発明の絶縁体薄膜の製造方法により形成される絶縁体薄膜では、ボロン突き抜けが生じず、ＭＯＳＦＥＴのゲート絶縁膜に用いた場合には、Ｖｔｈシフトおよび移動度劣化のない良好な高誘電体薄膜となるという利点がある。
【００１３】
本発明の半導体装置の製造方法および半導体装置は、原子層蒸着法を用いて、基板の処理表面にシリコン原子層を形成し、前記シリコン原子層上に酸素原子層を形成する第１工程と、原子層蒸着法を用いて、基板の処理表面に金属原子層を形成し、前記金属原子層上に酸素原子層を形成する第２工程とを有することから、１原子層の厚さで、酸化シリコン膜と酸化金属膜とを積層させた絶縁体薄膜を成膜することができる。そして、第１工程と第２工程の実施回数を制御することにより、絶縁体薄膜は金属原子が濃度勾配を有する状態に形成されることが可能になる。したがって、絶縁体薄膜の界面では金属原子を含まないようにする、もしくは金属原子の濃度を非常に薄くすることができる。よって、高誘電率な膜を厚く形成することが可能になるので、本発明の絶縁体薄膜の製造方法により形成される絶縁体薄膜では、ボロン突き抜けが生じず、ＭＯＳＦＥＴのゲート絶縁膜に用いた場合には、Ｖｔｈシフトおよび移動度劣化のない良好なトランジスタを形成することが可能となるという利点がある。
【発明を実施するための最良の形態】
【００１４】
本発明は、基板および電極界面の固定電荷を低減し、さらに界面準位の増大なしにボロンの突き抜けを抑制することで、Ｖｔｈシフトおよび移動度劣化のない良好なＭＯＳＦＥＴを形成できる絶縁体薄膜を提供するという目的を、原子層蒸着法を用いて基板の処理表面にシリコン原子層を形成し、このシリコン原子層上に酸素原子層を形成する第１工程と、原子層蒸着法を用いて基板の処理表面に金属原子層を形成し、この金属原子層上に酸素原子層を形成する第２工程との実施回数を制御することにより絶縁体薄膜中の金属原子の濃度を制御することによって、絶縁体薄膜中に含まれる金属原子に濃度勾配をつけることで実現した。
【実施例１】
【００１５】
本発明の絶縁体薄膜の製造方法および絶縁体薄膜に係る一実施例を、図１の製造工程図、図２の製造装置の概略構成図、図３の原子層蒸着法〔ＡＬＤ（Atomic Layer Deposition）法〕による成膜方法の説明図および図４の窒素ドーピングの説明図によって説明する。
【００１６】
まず、図２の概略構成図によって、本発明の絶縁体薄膜の製造方法で用いられる原子層蒸着装置を説明する。
【００１７】
図２に示すように、薄膜形成装置１０は、チャンバ２０を備えている。このチャンバ２０には図示はしない外部の加熱装置が備えられ、この加熱装置によってチャンバ２０が加熱されるようになっている。上記チャンバ２０の内部には絶縁体薄膜が成膜される基板３１を載置するステージ（サセプタ）２１が設けられている。上記ステージ２１の基板載置面に対向する位置には原料ガスを供給するシャワーヘッド２２が設けられている。また、上記チャンバ２０の底部には、チャンバ２０内の原料ガスを排出するための排気口２３が設けられ、この排気口２３は図示はしない真空排気装置に接続されている。上記シャワーヘッド２２には、ガス導入口２３およびガス切替バルブ２４がチャンバ２０の内部側より順に設けられている。上記ガス切替バルブ２４には、例えば第１原料ガス、第２原料ガスおよびパージ用不活性ガスをそれぞれ供給する供給管２５、２６、２７が接続されている。本図における供給管は３本であるが、その本数は使用する原料ガス種によって適宜増加することができる。なお、図面中の矢印はガスの流れる方向を模式的に示したものである。
【００１８】
上記薄膜形成装置１０では、チャンバ２０内に絶縁体薄膜が成膜される基板３１を載置した後、排気装置（図示せず）によりチャンバ２０内を一旦、真空状態にする、その後、供給管２５、２６よりガス切替バルブ２４を通して原料ガスをチャンバ２０内に導入するとともに排気装置によりチャンバ２０内のガスの一部を排気して、チャンバ２０内を所定の圧力に保持する。このような状態で基板３１表面に成膜を行う。成膜の詳しいプロセスは後述する。その際、チャンバ２０は加熱装置（図示せず）によって所望の温度に加熱することができる。そして成膜が完了した後、チャンバ２０内をパージして大気圧とし、基板３１を取り出す。
【００１９】
次に、絶縁体薄膜の製造方法を、図１の製造工程図によって説明する。図１では、一例として、本発明の絶縁体薄膜の製造方法により形成される絶縁体薄膜をゲート絶縁膜に用いた絶縁ゲート型電界効果トランジスタ（例えばＭＯＳＦＥＴ）の製造工程を説明する。
【００２０】
図１（１）に示すように、基板１００には、例えば半導体基板としてシリコン基板を用いる。既知の製造方法により、基板１００に素子分離となる絶縁領域１０１を形成する。図面では局所酸化法（ＬＯＣＯＳ法）により形成した絶縁領域１０１を示したが、トレンチアイソレーション技術により形成される絶縁領域であってもよい。
【００２１】
上記基板１００の表面を洗浄する。この洗浄は、例えば、アンモニア、過酸化水素水および純水を混合した溶液を用いて行い、基板１００表面の汚染を除去する。さらに引き続き、例えば、ＨＦ／Ｈ2Ｏ比が１／１００のフッ酸水溶液に６０秒間浸して基板１００表面の自然酸化膜を除去する。
【００２２】
次に、図１（２）に示すように、原子層蒸着法〔ＡＬＤ（Atomic Layer Deposition）法〕によって、上記基板１００上に酸化シリコン（ＳｉＯ2）層および酸化ハフニウム（ＨｆＯ2）層からなる絶縁体薄膜１０２を形成する。この絶縁体薄膜１０２は、基板１００界面および表面近傍は酸化シリコン（ＳｉＯ2）リッチな状態とし、図１（３）に示すように、膜中央部のハフニウム（Ｈｆ）濃度を高くするように酸化シリコン（ＳｉＯ2）と酸化ハフニウム（ＨｆＯ2）の成膜を原子層レベルで制御する。
【００２３】
上記成膜条件の一例は、成膜温度を２００℃〜５００℃、成膜雰囲気の圧力を１３．３Ｐａ〜１３３Ｐａ、オゾン（Ｏ3）の流量を１０ｓ／ｃｍ3〜５００ｓ／ｃｍ3（標準状態）、シリコン（Ｓｉ）原料ガスおよびハフニウム（Ｈｆ）原料ガスの流量を１０ｓ／ｃｍ3〜５００ｓ／ｃｍ3（標準状態）の範囲で、酸化シリコン中の酸化ハフニウム量を制御することで、絶縁体薄膜中のハフニウム濃度を決定する。
【００２４】
具体的なＡＬＤ（Atomic Layer Deposition）法による成膜方法の一例を図３によって説明する。
【００２５】
基板（シリコン基板）１００表面にフッ化水素（ＨＦ）またはフッ化水素イオン（ＨＦ+）によるケミカル酸化膜を形成した後、以下のように酸化ハフニウム（ＨｆＯ2）膜、酸化シリコン（ＳｉＯ2）膜を成膜する。
【００２６】
第１工程を行う。Ｓｉ原料ガスとして、例えば四塩化シリコン（ＳｉＣｌ4）を供給することにより、Ｓｉ原料を基板１００上に化学吸着させる。その後、不活性なガス（Ｎ2または希ガス）でパージを行うことにより、基板１００上には吸着した塩化シリコン（ＳｉＣｌx）のみ残ることになる。次に、上記塩化シリコン（ＳｉＣｌx）が化学吸着した基板１００上に酸化剤（例えばＨ2ＯまたはＯ3）を供給することにより、酸化シリコン（ＳｉＯ2）が形成される。その後、不活性なガス（Ｎ2または希ガス）でパージを行うことにより、酸化剤を排気することで基板１００上には酸化シリコン（ＳｉＯ2）のみが残る。これによって、０．１ｎｍ程度（１原子層程度）の酸化シリコンの極薄膜が形成される。
【００２７】
第２工程を行う。Ｈｆ原料ガスとして、例えば四塩化ハフニウム（ＨｆＣｌ4）を供給することにより、Ｈｆ原料を基板１００上に化学吸着させる。その後、不活性なガス（Ｎ2または希ガス）でパージを行うことにより、基板３１上には吸着した塩化ハフニウム（ＨｆＣｌx）のみ残ることになる。次に、上記塩化ハフニウム（ＨｆＣｌx）が化学吸着した基板１００上に酸化剤（例えばＨ2ＯまたはＯ3）を供給することにより、酸化ハフニウム（ＨｆＯ2）が形成される。その後、不活性なガス（Ｎ2または希ガス）でパージを行うことにより、酸化剤を排気することで基板１００上には酸化ハフニウム（ＨｆＯ2）のみが残る。これによって、０．１ｎｍ程度（１原子層程度）の酸化ハフニウムの極薄膜が形成される。
【００２８】
上記酸化シリコン（ＳｉＯ2）を形成する第１工程および上記酸化ハフニウム（ＨｆＯ2）を形成する第２工程のサイクルを制御することにより、ハフニウム（Ｈｆ）濃度および濃度プロファイルは自由に制御することができる。このような成膜方法を採用するこよにより、前記図１（３）に示すように、絶縁体薄膜１０２の界面およびその界面近傍ではハフニウム濃度が非常に薄くシリコンリッチな膜となり、絶縁体薄膜１０２の中央付近では、ハフニウム濃度が濃くハフニウムリッチな膜となる絶縁体薄膜（ＨｆＳｉＯ膜）１０２を形成することができた。
【００２９】
上記ハフニウム原料としては、ＨｆＣｌ4（ハフニウムクロライド）、ＴＤＭＡＨｆ(テトラジメチルアミノハフニウム)、ＴＤＥＡＨｆ(テトラジエチルアミノハフニウム)、ＴＥＭＡＨｆ（テトラメチルエチルアミノハフニウム）、ＨＴＴＢ（テトラターシャリーブトキシハフニウム）を用いることができる。またシリコン原料としては、ＳｉＣｌ4(シリコンクロライド)、ＴＭＤＳＯ（テトラメチルジシロキサン）、ＴＤＭＡＳ（トリスジメチルアミノシラン）、ＴＤＭＡＳｉ（テトラジメチルアミノシラン）、ＴＤＥＡＳｉ（テトラジエチルアミノシラン）、ＴＤＭＡＨｆ（テトラメチルエチルシラン）等を用いることができる。
【００３０】
次に、上記形成された絶縁体薄膜１０２に対して窒化処理を行う。この窒化処理は、例えばプラズマ窒素雰囲気中に絶縁体薄膜１０２を曝すことにより行う。上記プラズマは、好ましくはパルス電源により放電させる。以下にこのときの条件の一例を示す。窒化処理の雰囲気の圧力を０．１３３Ｐａ〜１３．３Ｐａ、窒素（Ｎ2）流量を５０ｓ／ｃｍ3〜５００ｓ／ｃｍ3（標準状態）、ＲＦパワーを０．１ｋＷ〜１．５ｋＷ、パルス周期を５０μｓ〜２００μｓ、パルスｄｕｔｙを１０％〜８０％（例えば２０％）、窒化処理温度を室温（例えば２３℃）〜４００℃、窒化処理時間を５秒〜１２０秒とした。このようなパルス放電により、高エネルギーな窒素イオンが減少し、図４に示すように、絶縁体薄膜１０２中の窒素プロファイルは連続放電で窒化した場合と比較し、シャープになり、基板界面の窒素濃度が低減する。これにより、基板界面における界面準位が低減しトランジスタ特性が向上する。
【００３１】
上記処理を行った後、絶縁体薄膜１０２の膜質を向上させるため、窒素雰囲気にてアニーリングを行う。このアニーリングはＲＴＡ（Rapid Thermal Annealing）を採用する。ＲＴＡの条件としては、一例として、１０００℃の窒素雰囲気で３０秒とした。今回は窒素雰囲気でアニールを行っているが微量の酸素が含まれる雰囲気でも同等の効果が得られる。その際の酸素量はシリコンが酸化することのない量、例えば酸素分圧を６．６Ｐａ以下とする。この結果、絶縁体薄膜１０２は、ＨｆＳｉＯＮ膜となった。
【００３２】
上記絶縁体薄膜の製造方法および絶縁体薄膜は、原子層蒸着法を用いて、基板１００の処理表面にシリコン原子層を形成し、このシリコン原子層上に酸素原子層を形成する第１工程と、原子層蒸着法を用いて、基板１００の処理表面に金属原子層を形成し、この金属原子層上に酸素原子層を形成する第２工程とを有することから、１原子層の厚さで、酸化シリコン膜と酸化金属膜とを成膜することができる。そして、第１工程と第２工程の実施回数を制御することにより、絶縁体薄膜１０２は金属原子が濃度勾配を有する状態（連続的に濃度が変化する状態）に形成されることが可能になる。したがって、絶縁体薄膜１０２の界面では金属原子を含まないようにする、もしくは金属原子の濃度を非常に薄くすることができる。よって、高誘電率な膜を厚く形成することが可能になるので、本発明の絶縁体薄膜の製造方法により形成される絶縁体薄膜１０２では、ボロン突き抜けが生じず、ＭＯＳＦＥＴのゲート絶縁膜に用いた場合には、Ｖｔｈシフトおよび移動度劣化のない良好な高誘電体薄膜となるという利点がある。
【実施例２】
【００３３】
次に、本発明の半導体装置の製造方法および半導体装置に係る一実施例を、図５の製造工程図によって説明する。図５では、前記図１によって説明した実施例１の絶縁体薄膜の製造方法により形成した絶縁体薄膜をゲート絶縁膜に用いた半導体装置、すなわち絶縁ゲート型電界効果トランジスタの一例を示す。
【００３４】
図５（１）に示すように、前記実施例１によって基板（シリコン基板）１００上に絶縁体薄膜１０２を形成する。次いでこの絶縁体薄膜１０２上にゲート電極材料膜１０３を形成する。ゲート電極材料膜としては、例えば多結晶シリコン（ポリシリコン）を用いることができ、その成膜方法は、一例として化学的気相成長法を用いることができ、その膜厚は例えば１８０ｎｍとした。その後、ゲート電極材料膜１０３に導電物質（例えば、リン（Ｐ）、ホウ素（Ｂ）、ヒ素（Ａｓ）等）をイオン注入によりドーピングする。
【００３５】
次に、図５（２）に示すように、通常のリソグラフィー技術、エッチング技術等を用いて、上記ゲート電極材料膜１０３を加工してゲート電極１０４を形成する。上記エッチングにはドライエッチングを用いる好ましい。このようにして、基板（シリコン基板）１００上にＨｆＳｉＯＮ膜の絶縁体薄膜１０２を介してゲート電極１０４が形成されたゲート構造を構成することができた。
【００３６】
その後、図５（３）に示すように、通常のトランジスタの拡散層を形成するプロセスによって、ゲート電極１０４の両側における基板１００にＬＤＤ（Lightly Doped Drain）領域１０５を形成する。次いで、ゲート電極１０４の側壁に側壁スペーサ１０６を形成する。次いで、ゲート電極１０４の両側における基板１００に上記ＬＤＤ領域１０５を介してソース・ドレイン領域１０７を形成する。その後、上記ＬＤＤ領域１０５および上記ソース・ドレイン領域１０７の活性化アニールを行う。この結果、半導体装置として、絶縁ゲート型電界効果トランジスタ（例えばＭＯＳＦＥＴ）１を形成することができた。
【００３７】
上記半導体装置の製造方法および半導体装置は、本発明の絶縁体薄膜の製造方法により絶縁体薄膜１０２を形成することから、１原子層の厚さで、酸化シリコン膜と酸化金属膜とを積層させた絶縁体薄膜１０２を成膜することができる。そして、第１工程と第２工程の実施回数を制御することにより、絶縁体薄膜１０２は金属原子が濃度勾配を有する状態に形成されることが可能になる。したがって、絶縁体薄膜１０２の界面では金属原子を含まないようにする、もしくは金属原子の濃度を非常に低くすることができる。よって、高誘電率な膜を厚く形成することが可能になるので、このような絶縁体薄膜１０２をゲート絶縁膜に用いた絶縁ゲート型電界効果トランジスタ（例えばＭＯＳＦＥＴ）では、ボロン突き抜けが生じず、Ｖｔｈシフトおよび移動度劣化のない良好なトランジスタとなるという利点がある。
【００３８】
次に、本発明の絶縁体薄膜の製造方法を用いて作成したＨｆＳｉＯ膜のＨｆ濃度プロファイルを高分解能ラザフォード後方散乱スペクトロメトリ（ＨＲ−ＲＢＳ）にて測定した結果を、図６によって説明する。図６では、縦軸に、ＨｆとＳｉに対するＨｆ濃度、シリコン濃度、酸素濃度を示し、横軸に絶縁体薄膜の膜厚方向の深さを示す。
【００３９】
図６に示すように、本発明の絶縁体薄膜の製造方法により形成したＨｆＳｉＯ膜は、従来技術で成膜して得たＨｆＳｉＯ膜よりも、基板（シリコン基板）界面およびゲート電極界面におけるハフニウム濃度が低くなっていることがわかる。したがって、本発明の絶縁体薄膜の製造方法によって得られたＨｆＳｉＯ膜からなる絶縁体薄膜１０２を用いて、ゲート絶縁膜を作製して得た絶縁ゲート型電界効果トランジスタでは、従来技術により作製したＨｆＳｉＯ膜をゲート絶縁膜に用いた場合よりも、ゲート絶縁膜の基板との界面およびゲート電極との界面における固定電荷が低減できる。
【００４０】
次に、本発明の絶縁体薄膜の製造方法により形成したＨｆＳｉＯＮ膜をＰＭＯＳトランジスタのゲート絶縁膜に適用した場合の容量−電圧（ＣＶ）特性を、図７によって説明する。図７では、縦軸に容量を示し、横軸にゲート電圧を示し、比較例として、従来技術により形成したＨｆＳｉＯＮ膜をＰＭＯＳトランジスタのゲート絶縁膜に適用した場合の容量（Ｃｐ）−電圧（Ｖｇ）特性（Ｃ−Ｖ特性）および酸化シリコン膜をＰＭＯＳトランジスタのゲート絶縁膜に適用した場合の容量−電圧（ＣＶ）特性も合わせて示す。
【００４１】
図７に示すように、酸化シリコン（ＳｉＯ2）をゲート絶縁膜に用いたＰＭＯＳトランジスタに対して、従来技術のＨｆＳｉＯＮ膜をゲート絶縁膜に用いたＰＭＯＳトランジスタでは、負方向へのＶｔｈシフトが０．４Ｖ程度と大きくなっていたが、本発明の絶縁体薄膜の製造方法により形成したＨｆＳｉＯＮ膜をゲート絶縁膜に用いたＰＭＯＳトランジスタでは、Ｖｔｈの負方向へのシフトは０．１Ｖ程度であり、大幅に減少していることがわかる。また、ポリシリコンによりゲート電極を形成し、そのゲート電極にボロン（Ｂ）をドーピングしても、基板方向へのボロン（Ｂ）の突き抜けは、生じていないことが確認されている。これは、基板界面およびポリシリコンからなるゲート電極界面における固定電荷が減少したためと考えられる。
【００４２】
次に、本発明の絶縁体薄膜の製造方法により形成したＨｆＳｉＯＮ膜をＮＭＯＳトランジスタのゲート絶縁膜に適用した場合の移動度を、図８によって説明する。図８では、縦軸に移動度（ｍｅｆｆ）を示し、横軸に電界（Ｅｅｆｆ）を示し、比較例として、従来技術により形成したＨｆＳｉＯＮ膜をＮＭＯＳトランジスタのゲート絶縁膜に適用した場合も合わせて示す。
【００４３】
図８に示すように、従来技術のＨｆＳｉＯＮ膜をゲート絶縁膜に用いたＮＭＯＳトランジスタでは、移動度が１２０ｃｍ2／Ｖ／ｓ程度であったが、本発明の絶縁体薄膜の製造方法により形成したＨｆＳｉＯＮ膜をゲート絶縁膜に用いたＰＭＯＳトランジスタでは、移動度が２７０ｃｍ2／Ｖ／ｓ程度と大幅に向上していることがわかる。これは、基板界面における固定電荷が減少したためと考えられる。
【００４４】
上記実施例における原子層蒸着法では、基板と絶縁体薄膜の界面に酸化シリコン層を形成しているが、例えば硫酸過水（例えばＳＡ１）、塩酸過水（例えばＳＣ２）、アンモニア過水（例えばＳＣ１）、オゾン（Ｏ3）水等を用いた酸化により形成されるケミカル酸化膜や、熱酸化膜を用いても同様な効果が得られる。
【産業上の利用可能性】
【００４５】
本発明の絶縁体薄膜の製造方法と絶縁体薄膜および半導体装置の製造方法と半導体装置は、半導体装置である絶縁ゲート型電界効果トランジスタのゲート絶縁膜およびその製造方法に用いることができるとともに、絶縁体薄膜中に金属原子の濃度プロファイルを有する薄膜の製造方法およびその製造方法により製造される絶縁体薄膜という用途にも適用できる。
【図面の簡単な説明】
【００４６】
【図１】本発明の絶縁体薄膜の製造方法および絶縁体薄膜に係る一実施例を示す製造工程図である。
【図２】薄膜製造装置の概略構成図である。
【図３】原子層蒸着法による成膜方法の説明図である。
【図４】窒素ドーピングの説明図である。
【図５】本発明の半導体装置の製造方法および半導体装置に係る一実施例を示す製造工程図である。
【図６】ＨｆとＳｉに対するＨｆ濃度、シリコン濃度、酸素濃度と、絶縁体薄膜の膜厚方向の深さとの関係図である。
【図７】ＨｆＳｉＯＮ膜をＰＭＯＳトランジスタのゲート絶縁膜に適用した場合のＣ−Ｖ特性図である。
【図８】ＨｆＳｉＯＮ膜をＮＭＯＳトランジスタのゲート絶縁膜に適用した場合のトランジスタの電界と移動度との関係図である。
【符号の説明】
【００４７】
１００…基板、１０２…絶縁体薄膜
【図１】
2005116727.tif 000003
【図２】
2005116727.tif 000004
【図３】
2005116727.tif 000005
【図４】
2005116727.tif 000006
【図５】
2005116727.tif 000007
【図６】
2005116727.tif 000008
【図７】
2005116727.tif 000009
【図８】
2005116727.tif 000010