(57)【要約】      （修正有）【課題】耐衝撃性及びデザイン性を向上し、コスト低減を実現するチップ、及びその作製方法を提供することを課題とする。【解決手段】半導体集積回路を大判のガラス基板上に作製し、内蔵するＲＯＭのデータの一部をインクジェット描画法もしくはレーザカット法によって決定することで、フォトマスクによるコスト上昇を抑え、安価なＩＤチップを提供し、さらに用途に応じては、半導体集積回路をフレキシブル基板へ転写することによって、ＩＤチップの耐衝撃性及びデザイン性を向上させることが出来る。【選択図】図３
2005203763.tif 000002
【特許請求の範囲】
【請求項１】
液滴吐出法により形成した配線に接続されたメモリセルを含む読み出し専用メモリを絶縁基板上に備えることを特徴とする半導体集積回路。
【請求項２】
フォトマスクにより形成した配線に接続されたメモリセルを含む第１の読み出し専用メモリを絶縁基板上に備え、
液滴吐出法により形成した配線に接続されたメモリセルを含む第２の読み出し専用メモリを絶縁基板上に備えることを特徴とする半導体集積回路。
【請求項３】
請求項１又は請求項２において、
前記液滴吐出法により形成された前記配線は、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、タンタル（Ｔａ）、ビスマス（Ｂｉ）、鉛（Ｐｂ）、インジウム（Ｉｎ）、錫（Ｓｎ）、亜鉛（Ｚｎ）、チタン（Ｔｉ）、若しくはアルミニウム（Ａｌ）からなる合金を有することを特徴とする半導体集積回路。
【請求項４】
切断部を含む配線に接続されたメモリセルを絶縁基板上に備えることを特徴とする半導体集積回路。
【請求項５】
フォトマスクにより形成された配線に接続されたメモリセルを含む第１の読み出し専用メモリと、
切断部を有する配線に接続された第２の読み出し専用メモリを含み、
前記第１の読み出し専用メモリと前記第２の読み出し専用メモリは絶縁基板上に備えられていることを特徴とする半導体集積回路。
【請求項６】
請求項１乃至請求項５のいずれか１項において、前記絶縁基板はガラス基板、又はフレキシブル基板であることを特徴とする半導体集積回路。
【請求項７】
液滴吐出法により形成された配線に接続されたメモリセルを含む読み出し専用メモリと接続端子を有する半導体集積回路を有することを特徴とする半導体装置。
【請求項８】
液滴吐出法により形成された配線に接続されたメモリセルを含む読み出し専用メモリと接続端子を有する半導体集積回路と、
前記接続端子に接続し、前記半導体集積回路上に設けられたアンテナを有することを特徴とする半導体装置。
【請求項９】
切断部を有する配線に接続されたメモリセルを含む読み出し専用メモリと接続端子とを有する半導体集積回路を有することを特徴とする半導体装置。
【請求項１０】
切断部を有する配線に接続されたメモリセルを含む読み出し専用メモリと接続端子とを有する半導体集積回路と、
前記接続端子に接続し、前記半導体集積回路上に設けられたアンテナを有することを特徴とする半導体装置。
【請求項１１】
請求項８又は請求項１０において、
前記アンテナは、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、タンタル（Ｔａ）、ビスマス（Ｂｉ）、鉛（Ｐｂ）、インジウム（Ｉｎ）、錫（Ｓｎ）、亜鉛（Ｚｎ）、チタン（Ｔｉ）、若しくはアルミニウム（Ａｌ）からなる合金を有することを特徴とする半導体装置。
【請求項１２】
請求項８乃至請求項１０のいずれか１項に記載の前記半導体装置を搭載したことを特徴とするカード。
【請求項１３】
請求項８乃至請求項１０のいずれか１項に記載の前記半導体装置を搭載したことを特徴とするタグ。
【請求項１４】
絶縁基板上に薄膜トランジスタを形成し、
前記薄膜トランジスタ上にフォトマスクを用いて金属配線を形成し、
前記金属配線に接続された第１メモリセルを形成し、
前記薄膜トランジスタ上に液滴吐出法を用いて金属配線を形成し、
前記金属配線に接続された第２メモリセルを形成することを特徴とする半導体集積回路の作製方法。
【請求項１５】
絶縁基板上に薄膜トランジスタを形成し、
前記薄膜トランジスタ上にフォトマスクを用いて金属配線を形成し、
前記金属配線に接続された第１メモリセルを形成し、
前記薄膜トランジスタ上にレーザカット法を用いて金属配線を切断し、
前記金属配線に接続された第２メモリセルを形成することを特徴とする半導体集積回路の作製方法。
【請求項１６】
絶縁基板上に薄膜トランジスタを形成し、
前記薄膜トランジスタ上にフォトマスクを用いて金属配線を形成し、
前記金属配と接続された第１メモリセルを形成し、
前記薄膜トランジスタ上に液滴吐出法を用いて金属配線を形成し、
前記金属配線に接続された第２メモリセルを形成し、
液滴吐出法によりアンテナを形成することを特徴とする半導体集積回路の作製方法。
【請求項１７】
絶縁基板上に薄膜トランジスタを形成し、
前記薄膜トランジスタ上にフォトマスクを用いて金属配線を形成し、
前記金属配線に接続された第１メモリセルを形成し、
前記薄膜トランジスタ上にレーザカット法を用いて金属配線を切断し、
前記金属配線に接続された第２メモリセルを形成し、
液滴吐出法によりアンテナを形成することを特徴とする半導体集積回路の作製方法。
【請求項１８】
請求項１６又は１７において、
前記アンテナは前記半導体集積回路上に形成することを特徴とする半導体集積回路の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ガラス基板上や、フレキシブル基板上に形成した半導体集積回路、及び、前記半導体集積回路を内蔵する半導体装置に関する。また、該半導体集積回路の作製方法に関する。
【背景技術】
【０００２】
近年、有価証券や商品の管理など、自動認識が必要なあらゆる分野を対象に、非接触でデータの授受が行えるＩＣカードや、ＩＣタグの必要性が高まっている。これらのＩＣカードや、ＩＣタグは、耐衝撃性能でみたところ小型化が、使い捨て用途のために安価が、特に有価証券の管理を視野に入れて紙との親和性が、あるいは、情報量の増加からメモリの大容量化が求められ、シリコン基板上では様々な技術を駆使し、それらの要求を満たしたＩＣチップの開発が進められている。
【０００３】
また、有価な証券類に微細なＩＣチップを搭載し、不正利用を防ぐとともに、正規な管理元に取り戻せた場合には再利用が可能となる方法が提案されている（特許文献１参照）。
【特許文献１】特開２００１−２６０５８０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
シリコン基板上に作製されるチップは、その基板が単結晶であるために、耐衝撃性が低い。またシリコン基板上に作製されるチップは厚いため製品や商品、特に紙幣等の紙、又は製品や商品に付すラベル自体に搭載する場合、表面に凹凸が生じてしまう。その結果、製品や商品のデザイン性が低下してしまった。
【０００５】
また、不揮発性のメモリをガラス基板上に形成する場合、プロセス温度等に制限が加わるため、書き換え可能な不揮発性メモリを形成する事が容易ではない。そのためマスクＲＯＭのように、製造工程でデータ内容が決定される書き換え不可能な不揮発性のＲＯＭを用いることが実用的である。しかし、格納されているデータは、チップごとに異なっていることが必須であるため、マスクＲＯＭを用いた場合、データ内容を決定する工程で用いられるフォトマスクが使い捨てとなり、チップのコスト低減の実現に問題を生じてしまう。このようなチップの単価は非常に低いため、コスト低減問題は普及の妨げとなってしまう。
【０００６】
そこで本発明は、耐衝撃性及びデザイン性を向上し、コスト低減を実現する半導体集積回路、及び該半導体集積回路を有する半導体装置、及び該半導体集積回路の作製方法を提供することを課題とする。
【課題を解決するための手段】
【０００７】
上記課題を鑑み本発明は、内蔵する不揮発性メモリの読出しを行うための半導体集積回路を高価なシリコン基板ではなく、大判のガラス基板上に形成することを特徴とする。また本発明は、該半導体集積回路を有する半導体装置（以下、ＩＤチップと表記する）をガラス基板上に作製することが出来るため、低コスト化を実現できる。
【０００８】
さらにＩＤチップの使用目的に応じては、ガラス基板上に作製した半導体集積回路を、可撓性を有する基板に転写するか、あるいは対象物に直接転写することにより、耐衝撃性に優れたＩＤチップを提供することが可能となる。
【０００９】
なお、本発明において、可撓性を有する基板をフレキシブル基板と呼ぶ。代表的には、プラスチック基板、紙などをその範疇に含む。プラスチックとして、例えば、極性基のついたポリノルボルネン、ポリエチレンテレフタレート（ＰＥＴ）、ポリエーテルスルホン（ＰＥＳ）、ポリエチレンナフタレート（ＰＥＮ）、ポリカーボネート（ＰＣ）、ナイロン、ポリエーテルエーテルケトン（ＰＥＥＫ）、ポリスルホン（ＰＳＦ）、ポリエーテルイミド（ＰＥＩ）、ポリアリレート（ＰＡＲ）、ポリブチレンテレフタレート（ＰＢＴ）、ポリイミドなどが挙げられる。
【００１０】
ＩＤチップは、半導体集積回路に加えてアンテナを有してもよく、該アンテナにより無線でデータの読出しを行うことができる。またアンテナを有するＩＤチップは、該アンテナは半導体集積回路と共に形成してもよいし、半導体集積回路上の入出力端子を介して接続してもよい。またＩＤチップは、アンテナを内蔵しない接触型であってもよいし、接触型、非接触型の両方の機能を備えていてもよい。非接触型ＩＤチップは無線チップとも呼ばれる。
【００１１】
ＩＤチップは、カードやタグに搭載することにより、いわゆるＩＣカードやＩＣタグ（ＲＦＩＤ）のような形態に用いることができる。またＩＤチップは、任意形状のシールやカード、又はラベルに搭載したり、商品の容器等に組み込んだりすることができる。ＩＤチップの機能は主に、在庫、流通物品の認識や管理、決済処理、ＩＤ管理、履歴管理、位置管理である。ＩＤチップの簡単な機能としては、認証データを格納してその認証データを送信するものがあり、複雑な例としては、ＣＰＵを内蔵し、演算機能やセキュリティー機能、履歴保存機能などを持つものが挙げられる。
【００１２】
特に本発明の薄膜集積回路は、ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ；読み出し専用メモリ）を有し、該ＲＯＭのデータを決定する工程に、フォトマスクを使用しない方法を採用することを特徴とする。具体的には、ＲＯＭ内のメモリセルを第１のメモリセル及び第２のメモリセルに分け、少なくとも１つのメモリセルをフォトマスクを使用しない方法により形成し、データ内容を決定することを特徴とする。例えば第１のメモリセルはフォトマスクを用いて形成された配線と接続を行ない、データ内容を決定するいわゆるマスクＲＯＭの作製方法を用い、第２のメモリセルは、インクジェット装置を用いて金属配線を描画する方法（以後、インクジェット法、あるいは液滴吐出法）、又は金属配線をレーザ（カット）によって切り離す方法（以後、レーザカット法）を用いて形成された切断部を含む配線と接続を行ない、データ内容を決定する事を特徴とする。ここで、インクジェット装置とは、所定の組成物を含む液滴を細孔から吐出し、所定のパターンを形成する装置のことである。例えば、液滴に混在される金属配線材料として、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、タンタル（Ｔａ）、ビスマス（Ｂｉ）、鉛（Ｐｂ）、インジウム（Ｉｎ）、錫（Ｓｎ）、亜鉛（Ｚｎ）、チタン（Ｔｉ）、若しくはアルミニウム（Ａｌ）、これらからなる合金、これらの分散性ナノ粒子、又はハロゲン化銀の微粒子を用いることができる。
【００１３】
液滴吐出法を用いて導電層などのパターン形成方法では、ナノ粒子（１０ｎｍ以下の粒子）で形成された金属液滴を吐出し、焼成によって融合や融着接合させ固化することでパターン形成する。スパッタ法などで形成したパターンが多くは柱状構造を示すのに対し、液滴吐出法を用いて形成されたパターンは複数の粒子が融着して出来た粒の集合体（多結晶状態）を示す。
なおインクジェット装置を用いてアンテナを形成してもよい。アンテナ材料は、金属配線材料のいずれかを用いることができる。
【００１４】
そして、前記第１のメモリセルには、「製造する基板間で共通なデータ（第１のデータ）」を格納し、前記第２のメモリセルには、「製造する基板間で異なるデータ（第２のデータ）」を格納する。本発明において、「製造する基板間で共通なデータ」を全て第１のメモリセルに格納する必要はなく、全てのデータを第２のメモリセルに格納しても構わない。ただし、「製造する基板間で共通なデータ」が多い場合には、スループットの観点から、第１のメモリセルに格納することが好ましい。
【００１５】
第１のデータとしては、認証用のシリアル番号のうち、同一基板内に作製されるチップ数を表す下位ビットデータや、チップの型番などの固定情報が挙げられる。また、第２のデータとしては、認証用のシリアル番号のうち、基板間で異なる上位ビットデータなどが挙げられる。第１のメモリセルと第２のメモリセルは、一つのＲＯＭで構成してもよいし、それぞれ別々のＲＯＭで構成しても良い。
【００１６】
本発明により、全てのＲＯＭ内のデータをフォトマスクによって決定する場合と比較すると、フォトマスクを使い捨てにすることがなく、コストの上昇を抑えることが可能となる。更に液滴吐出法により金属配線を描画するため、材料の利用効率が向上し、コストの削減、廃液処理量の削減が可能となる。その結果、設備投資コストの削減、製造時間を短縮することができＩＤチップのコスト削減につながる。
【００１７】
これらの結果、低コストかつ耐衝撃性を向上したＩＤチップを提供することが可能となる。
【発明の効果】
【００１８】
本発明のＩＤチップは、ガラス基板等に形成するため、従来のシリコンウェハと比較してＩＤチップのコストを削減することができる。ＩＤチップのように単価が非常に低い集積回路は、単価コストの削減により非常に大きな利益を生むことができる。
【００１９】
また本発明はＲＯＭのデータを決定する工程にインクジェット描画法、又は金属配線のレーザカット法を採用することで、ＲＯＭのデータ形成工程においてもフォトマスクを使い捨てにすることがなく、さらに低コストのＩＤチップを提供することが可能となる。
【００２０】
また本発明は、ＩＤチップの使用目的に応じて、ガラス基板上に作製された半導体集積回路を、フレキシブル基板上に転置することによって、耐衝撃性に優れたＩＤチップを提供することができる。
【００２１】
またバーコード等の情報提供手段と比較し、情報取引又は情報管理を簡便、短時間に行うことができ、多種多様な情報を提供することができる。さらに本発明のＩＤチップが有する半導体集積回路は、従来のシリコンウェハと異なり非常に薄い集積回路を有するため、商品の容器等に付す場合であってもデザイン性を損なうことがない。
【発明を実施するための最良の形態】
【００２２】
以下に、本発明の実施の形態を図面に基づいて説明する。
なお、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態及び本実施例の記載内容に限定して解釈されるものではない。
なお、実施の形態を説明するための図において、一つの図の中における同一部分または同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
【００２３】
本発明のＩＤチップは、例えば、最も簡単な構成として、高周波回路、電源回路、クロック発生回路、認証データを格納するＲＯＭのみを搭載して、その機能を固体識別などに限定し、不足する機能をインターネットなどのネットワーク技術を利用して補完するものが挙げられる。逆に、複雑な例としては、上記の回路に、ＣＰＵや、同じ電波エリアに複数のＩＤチップが存在する時にそれらを個別に認識する輻湊制御回路などを加え、ＩＤチップにセキュリティー機能や演算機能を加えたものなどが挙げられる。
【００２４】
本発明のＩＤチップの特徴は、第１に、ガラス基板上に半導体集積回路を形成し、ＩＤチップの使用目的に応じては、それをフレキシブル基板上に転置することである。第２に、メモリとして、書き換え不可能な不揮発性のＲＯＭを用いることである。第３に、ＩＤチップが有するデータのうち、少なくともチップ固有のデータを格納するメモリセルは、共通なフォトマスクを用いた工程だけでなく、インクジェット法もしくはレーザカット法を用いて作製されることである。
【００２５】
本発明の第１の特徴を実施する技術は、実施例４で説明する。以下では第２、第３に関わる形態を説明する。
【００２６】
本発明のＩＤチップは、内蔵する固定データを格納するメモリセルを２種類に分け、これら２種類のメモリセルに対して、異なる作製方法を適用すると好ましい。そして第１のメモリセルには「基板間で共通のデータ」を、第２のメモリセルには「基板間で異なるデータ」を主に格納する。
【００２７】
第１のメモリセルは通常のマスクＲＯＭ作製工程に従って作製し、第２のメモリセルは、基板ごとに異なるレイアウトを実現するための作製工程（代表的には、金属配線の形成工程や金属配線の分断工程）において、インクジェット描画法、もしくはレーザカット法を適用することを特徴とする。
【００２８】
図１には、本発明のＩＤチップの典型的なブロック図を示す。図１には、認証データ等、固定データのみを読み出す簡単な機能を有する構成を示す。同図において、ＩＤチップ１０１は、アンテナ１０２、高周波回路１０３、電源回路１０４、リセット回路１０５、クロック発生回路１０６、データ復調回路１０７、データ変調回路１０８、制御回路１０９、第１ＲＯＭ１１０、第２ＲＯＭ１１１によって構成されている。
【００２９】
図１において、第１ＲＯＭ１１０は第１のメモリセルによって構成されるマスクＲＯＭであり、第２ＲＯＭ１１１は第２のメモリセルによって構成されるＲＯＭを表す。第１ＲＯＭ１１０は、「基板間で共通のデータ」が保存され、第２ＲＯＭ１１１には「基板間で異なるデータ」が保存されている。
【００３０】
なお、図１に示した形態では、第１のメモリセルと第２のメモリセルを別々のＲＯＭに分け構成する場合を示したが、それぞれ同じのＲＯＭで構成しても良い。第１のメモリセルと第２のメモリセルは、デザインルールも異なるのが通常であるから、異なる作製工程を用いると好ましく、図１に示すように、それぞれ別々のＲＯＭを用いて実現した方が周波数特性や動作マージンに優れる場合が多い。一方、２種類のメモリセルの一方において、必要となるメモリセル数が少ない場合には、同じＲＯＭで構成したほうが面積的に有利な場合が多い。
【００３１】
また、図１に示した回路は全てガラス基板上、またはフレキシブル基板上に形成されている。アンテナ１０２は前記ガラス基板上、またはフレキシブル基板上に形成してもよいし、基板の外部にあり、基板内部の半導体集積回路と接続してもよい。
【００３２】
高周波回路１０３は、アンテナ１０２よりアナログ信号を受信し、またデータ変調回路１０８より受け取ったアナログ信号をアンテナ１０２から出力する回路である。電源回路１０４は受信信号から定電源を生成する回路、リセット回路１０５はリセット信号を生成する回路、クロック発生回路１０６はクロック信号を発生する回路、データ復調回路１０７は受信した信号からデータを抽出する回路、データ変調回路１０８は制御回路１０９から受け取ったデジタル信号をもとにアンテナ１０２へ出力するアナログ信号を生成、あるいは、アンテナ特性を変化させる回路であり、以上の回路からアナログ部が構成される。
【００３３】
制御回路１０９は受信した信号から抽出したデータを受け取って、データ読み出しを行う。具体的には、第１ＲＯＭ１１０や第２ＲＯＭ１１１のアドレス信号、ＲＯＭ選択信号を生成して、データの読み出しを行ない、読み出したデータをデータ変調回路１０８に送る。以上の回路からデジタル部が構成されている。
【００３４】
第１ＲＯＭ１１０は、基板に依存にしないデータを格納するため、通常のマスクＲＯＭ作製工程によって形成すればよい。例えばコンタクト工程によってデータを確定する場合、メモリセルのレイアウトとして図２にような例を挙げることができる。図２には４つのメモリセルが示されており、一つのメモリセルは、ビット線２０１、ＶＤＤ２０２、ＧＮＤ２０３、ワード線２０４、半導体膜２０６から構成されている。コンタクト工程によってデータを確定するときのマスクＲＯＭのレイアウトでは、ビット線２０１がメモリセルを作るＴＦＴの高濃度不純物領域の一方に重なり、他方にＶＤＤ２０２、ＧＮＤ２０３が重なる。ビット線２０１は、データ読み出しの経路であるため、コンタクトホール２０５を通して、半導体膜２０６と短絡している。
【００３５】
例えば、読みだされる電位がＧＮＤの場合のデータを「０」、ＶＤＤの場合のデータを「１」とすると、ＴＦＴの２つの高濃度不純物領域の一方も上に、ＶＤＤ２０２とＧＮＤ２０３両線が走っているので、コンタクトホール２０５を穿つ部位を、ＶＤＤ２０２にするか、ＧＮＤ２０３にするかによりデータ内容を「０」か「１」に決定することができる。つまり、データとして「０」を記録したい時は、ＧＮＤ２０３の下にコンタクトホール２０５を、「１」を記録したい場合ＶＤＤ２０２の下にコンタクトホール２０５を穿ち、半導体膜２０６と短絡すればよい。
【００３６】
勿論、配線工程や半導体膜のパターニング工程においてデータを確定しても構わないが、第１ＲＯＭ１１０では、データ内容を決定する工程にフォトマスクを使用する。
【００３７】
一方、第２ＲＯＭ１１１は、メモリセルの接続された配線を基板ごとに異ならせるための作製工程にはフォトマスクを使用せず、インクジェット描画法もしくはレーザカット法を用いることを特徴とする。インクジェット描画法を用いる場合には、例えば、図３に示すようなレイアウトを想定して描画プログラムを準備するとよい。
【００３８】
図３において、（Ａ）はインクジェット描画法のためのメモリセルのレイアウトを示す。一つのメモリセルは、ビット線３０１、ＶＤＤ３０２、ＧＮＤ３０３、ワード線３０４、半導体膜３０５から構成されている。インクジェット描画法によってデータを確定する時のレイアウトでは、ＴＦＴの二つの高濃度不純物領域の一方の上にあるビット線３０１は、データ読み出しの経路であるために、コンタクトホール３０６が穿たれ、半導体膜３０５と短絡していている。しかし、ＴＦＴの二つの高濃度不純物領域のもう一方には、コンタクトホール３０６は穿たれているものの、ＶＤＤ３０２、ＧＮＤ３０３は半導体膜３０５とは短絡していない。
【００３９】
例えば、読みだされる電位がＧＮＤの場合のデータを「０」、ＶＤＤの場合のデータを「１」とすると、図３において、（Ｂ）はインクジェット描画法を用いて、メモリセルのデータを「０」にする時の様子を示している。メモリセルを作るＴＦＴの高濃度不純物領域のうち、ビット線３０１と短絡していない方と半導体膜３０５とＧＮＤ３０３の金属配線３０７を、インクジェット描画方を用いて金属配線で短絡する事により、メモリの内容が「０」になる。
【００４０】
そして、図３において、（Ｃ）はインクジェット描画法を用いて、メモリセルのデータを「１」にする時の様子を示している。メモリセルを形成するＴＦＴの半導体膜３０５の２つの高濃度不純物領域の一方のうち、ビット線３０１と短絡していない方の半導体膜３０５とＶＤＤ３０２の配線を、インクジェット描画法を用いて金属配線３０７で短絡することにより、メモリの内容が「１」になる。
【００４１】
インクジェット描画法によってどこに金属配線を描くかは、あらかじめ、描画プログラムに入力しておけばよい。このように、描画プログラムの局所変更のみで基板毎の所望のデータを格納することが可能となり、フォトマスクの使い捨てを回避することができる。なお、設計においては、インクジェット描画工程に合わせたデザインルールや制約を満たすように全体を設計することが肝要である。
【００４２】
また、メモリセルの接続された配線を基板ごとに異ならせるための作製工程には、インクジェット描画法によってコンタクトを形成する方法などを用いてもよい。
【００４３】
また、レーザカット法を用いる場合には、例えば、図４に示すようなレイアウトを作製すればよい。図４において、（Ａ）はレーザカット法のためのメモリセルのレイアウトを示す。一つのメモリセルは、ビット線４０１、ＶＤＤ４０２、ＧＮＤ４０３、ワード線４０４、半導体膜４０５から構成されている。レーザカット法によってデータを確定する時のレイアウトでは、ＴＦＴの２つの高濃度不純物領域の一方にあるビット線４０１は、データ読み出しの経路であるためにコンタクトホール４０６が穿たれ、半導体膜４０５と短絡していている。そして、ＴＦＴの２つの高濃度不純物領域のもう一方には、ＶＤＤ４０２、ＧＮＤ４０３がともに短絡している。なお、図４（Ｂ）、図４（Ｃ）においてレーザカット法によって切断されている箇所はレーザカット部４０７と示す。
【００４４】
例えば、読みだされる電位がＧＮＤの場合のデータを「０」、ＶＤＤの場合のデータを「１」とすると、図４において、（Ｂ）はレーザカット法を用いて、メモリセルのデータを「０」にする時の様子を示している。メモリセルを形成するＴＦＴの二つの高濃度不純物領域の一方に繋がっているＶＤＤ４０２からの金属配線を、レーザカット法で切り離すことにより、ＴＦＴの二つの高濃度不純物領域の一方がＧＮＤ４０３のみと短絡するので、メモリの内容が「０」になる。
【００４５】
そして、図４において、（Ｃ）はレーザカット法を用いて、メモリセルのデータを「１」にする時の様子を示している。メモリセルを形成するＴＦＴの２つの高濃度不純物領域の一方に繋がっているＧＮＤ４０３からの金属配線を、レーザカットを用いて、切り離すことより、ＴＦＴの２つの高濃度不純物領域の一方がＶＤＤ４０２のみと短絡するので、メモリの内容が「１」になる。
【００４６】
また、レーザカット法によってどの金属配線を切り離すかは、あらかじめ、プログラムに入力しておけばよい。このようにＴＦＴ作製後のレーザカット法により、基板毎に所望のデータを格納することが可能となり、フォトマスクの使い捨てを回避することができる。もちろん、設計においては、レーザカット法に合わせたデザインルールや制約を満たすように全体を設計することが肝要である。
【００４７】
なお、第２ＲＯＭの作製工程において、メモリセルの接続された配線を基板ごとに異ならせるための作製工程として、インクジェット描画法、及びレーザカット法の両方を用いてもかまわない。
【００４８】
以上のようにＲＯＭ内のデータを決定することで、フォトマスクの使い捨てを回避し、低コストのＩＤチップを作製することが可能となる。
【実施例１】
【００４９】
以下に、本発明の実施例を図面に基づいて説明するなお、実施例を説明するための図において、一つの図の中における同一部分または同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
【実施例２】
【００５０】
本実施例では、プリチャージ方式を採用したＲＯＭを構成するメモリセルの例を示す。
【００５１】
図５において（Ａ）は、プリチャージ方式を採用したＲＯＭのメモリセル部分の回路図である。メモリセルを構成するＴＦＴは、ビット線５０１、ワード線５０４と繋がっており、データ内容によって、ＴＦＴの二つの高濃度不純物領域の一方がＧＮＤ５０３に繋がっているものと繋がっていないものがある。
【００５２】
例えば、読みだされる電位が、ＧＮＤの場合のデータを「０」、プリチャージされた電位である場合のデータを「１」とする。プリチャージ方式のＲＯＭを採用すると、メモリセルのＴＦＴの２つの高濃度不純物領域の一方は、ＧＮＤに接続するか、フローティング状態とするかの選択になるので、メモリセルアレイの中にＶＤＤの配線が不要となり、メモリセル面積を縮小することができる。
【００５３】
図５において（Ｂ）は、プリチャージ方式を採用したＲＯＭのデータ内容を、インクジェット描画法で決定する時の、メモリセルレイアウト例である。メモリセルは、ビット線５０１、ＧＮＤ５０３、ワード線５０４、半導体膜５０５から構成されている。また、ビット線５０１は、データの読み出しの経路であるためにコンタクトホール５０６が穿たれ、半導体膜５０５と短絡していている。メモリ内のデータを「０」にしたい時は、図５（Ｂ）の左のように、インクジェット描画法によって、ＴＦＴの２つの高濃度不純物領域の一方とＧＮＤ５０３を短絡し、データを「１」にしたい時は、ＴＦＴの２つの高濃度不純物領域の一方を何もせずに、フローティング状態にすればよい。なお、インクジェット描画法を用いた箇所はインクジェット描画部５０７として示す。
【００５４】
図５において（Ｃ）は、プリチャージ方式を採用したマスクのデータ内容を、レーザカット法によって決定する時のメモリセルレイアウト例である。メモリセルのＴＦＴは、ビット線５０１、ＧＮＤ５０３、ワード線５０４と繋がっており、メモリ内のデータを「０」にしたい時はＴＦＴの二つ不純物領域の一方をそのままＧＮＤ５０３に接続しておき、データを「１」にしたい時は、金属配線をレーザカット法により切り離し、ＴＦＴの２つの高濃度不純物領域の一方をフローティング状態にすればよい。なお、レーザカット法を用いた箇所はレーザカット部５０８として示す。
【００５５】
インクジェット描画法によってどの金属配線を短絡するか、あるいは、レーザカット法によってどの金属配線を切り離すかは、あらかじめ、プログラムに入力しておけばよい。もちろん、設計においては、インクジェット描画法や、レーザカット法に合わせたデザインルールや制約を満たすように全体を設計することが肝要である。
【００５６】
なお、本実施例は、その他の実施例と組み合わせて実施することが可能である。
【実施例３】
【００５７】
本実施例では、システム化したＩＤチップの構成例を示す。
【００５８】
本発明は、ＣＰＵ等の論理回路を内蔵する高機能ＩＤチップとして使用することも可能である。図６にそのような構成例を示す。同図において、ＩＤチップ６０１は、アンテナ６０２、高周波回路６０３、電源回路６０４、リセット回路６０５、クロック発生回路６０６、データ復調回路６０７、データ変調回路６０８、制御回路６０９、ＣＰＵ６１０、プログラムＲＯＭ６１１、ワークＲＡＭ６１２、第１ＲＯＭ６１３、第２ＲＯＭ６１４によって構成されている。
【００５９】
なお、図６に示した半導体集積回路はガラス基板もしくはフレキシブル基板上に形成されている。アンテナ６０２は前記ガラス基板上、もしくはフレキシブル基板上に形成されていてもよいし、基板の外部にあり、基板内部の半導体集積回路と接続されるものであってもよい。
【００６０】
図６に示したＩＤチップは、ＣＰＵ６１０が組み込まれていることから、認証データの送信以外にも、様々な機能を付加することが出来る。例えば、ＣＰＵ６１０はプログラムＲＯＭ６１１内に格納されたプログラムを実行するので、パスワードの照合や、データへのアクセス権の管理、暗号化／復号化処理などといった、セキュリティー管理のための機能を組み込むことが出来る。更に、図６には示していないが、複雑な暗号化／復号化の処理速度向上のために、ＩＤチップ内に専用ハードウェアを設けることも出来る。
【００６１】
このような高機能のＩＤチップを構成する半導体集積回路をシリコン基板上で実現する場合は、回路面積が大きくなり、耐衝撃性能が低下することで、実用範囲が限定されてしまう。この点、本発明においてはチップの使用目的に応じて、半導体集積回路をフレキシブル基板上に転写することができ、多少、回路面積が増加しても高い耐衝撃性が得られ、実用性に優れたＩＤチップを実現することが出来る。
【００６２】
なお、本実施例は、他に挙げた実施例と組み合わせて実施することが可能である。
【実施例４】
【００６３】
本発明における、「基板ごとに共通なデータ」（第１）と、「基板ごとに異なるデータ」（第２）の具体的な例を示す。
【００６４】
図７において（Ａ）は、１枚のガラス基板７０１上に、縦２m、横２n個、合計２m+n個のＩＤチップ７０２を作製したときの例を示す。（ｍ，ｎは正の整数）ＩＤチップには順に、７０２（１）、７０２（２）、・・    ７０２（２m+n）という個別のナンバーを付す。
【００６５】
図７において（Ｂ）のように、ひとつのＩＤチップ内の認証用シリアルデータをＬビットとしたとき、下位のｍ＋ｎビットが、フォトマスクを用いた工程によってデータ内容を決定する第１のＲＯＭに格納する、基板間に共通の第１のデータとし、上位のＬ−（ｍ＋ｎ）ビットが、インクジェット描画法やレーザカット法によってデータ内容を決定する第２のＲＯＭに格納する、基板ごとに異なる第２のデータとする。
【００６６】
図７において（Ｃ）は、下位の第１のデータ内容について説明したものである。この、基板間に共通のデータも、基板内のチップに関しては全て異なっていなければならないのでｍ＋ｎビットの領域が必要である。Ｎ番のチップの持つ第１のデータの内容をＩＤ｛７０２（Ｎ）｝と表わすとすると、ＩＤ｛７０２（Ｎ）｝＝Ｎ−１であり、これをＲＯＭのデータ内容に対応する二進数で表わすと、図７（Ｃ）のようになる。
【００６７】
なお、本実施例では簡単のため、１基板上のＩＤチップ７０２の数を２m+n個としたが、本発明はこの構成に限定されない。また、本実施例は、他に挙げた実施例と組み合わせて実施することが可能である。
【実施例５】
【００６８】
本実施例では、本発明のＩＤチップに内蔵される半導体集積回路の製造方法、主にフレキシブル基板への転置工程について説明する。
【００６９】
本実施例では、ガラス基板上に結晶化された半導体膜を用いて集積回路を形成し、フレキシブル基板へ転置するまでの作製方法について説明する。なお本実施例では半導体素子としてＴＦＴを例に挙げて示すが、記憶素子、ダイオード、光電変換素子、抵抗素子、コイル、容量素子、インダクタなどであっても同様に実施することができる。
【００７０】
まず図８（Ａ）に示すように、スパッタ法を用いて基板８００上に金属膜８０１、酸化物膜８０２を積層するように成膜する。酸化物膜８０２の成膜の際には、スパッタの前段階としてプレスパッタを行うので、金属膜８０１の表面が酸化し、金属膜８０１と酸化物膜８０２の間に極薄い金属酸化膜８０３が形成される。次に、下地膜８０４、半導体膜を成膜、その後、レーザー光を用いて半導体膜の結晶化を行ない、パターニングすることで、島状の半導体膜８０５を形成する。次に、島状の半導体膜８０５を覆うようにゲート絶縁膜８０７を成膜する。そして、ゲート絶縁膜８０７上に導電膜を成膜し、パターニングすることで、ゲート電極８０８を形成する。そして、島状の半導体膜８０５にｎ型を付与する不純物を添加し、ソース領域、ドレイン領域等を形成する。なおここではＴＦＴ８０６をｎ型とするが、ｐ型のＴＦＴの場合は、ｐ型の導電性を付与する不純物を添加する。
【００７１】
上記一連の工程によってＴＦＴ８０６を形成することができるが、ＴＦＴの作製方法は、上述した工程に限定されない。例えば、レーザー光は、連続発振型のレーザー（ＣＷレーザー）やパルス発振型のレーザー（パルスレーザー）を用いることができる。レーザーとしては、Ａｒレーザー、Ｋｒレーザー、エキシマレーザー、ＹＡＧレーザー、Ｙ2Ｏ3レーザー、ＹＶＯ4レーザー、ＹＬＦレーザー、ＹａｌＯ3レーザー、ガラスレーザー、ルビーレーザー、アレキサンドライドレーザー、Ｔｉ：サファイヤレーザー、銅蒸気レーザーまたは金蒸気レーザーのうち一種または複数種を用いることができる。またレーザーのビーム形状は、線状とすると好ましく、長軸の長さは２００〜３５０μｍとすればよい。またさらにレーザーは、半導体膜に対して入射角θ（０＜θ＜９０度）を持たせてもよい。
【００７２】
なお連続発振の基本波のレーザー光と連続発振の高調波のレーザー光とを照射するようにしてもよいし、連続発振の基本波のレーザー光とパルス発振の高調波のレーザー光とを照射するようにしてもよい。
【００７３】
また周波数を１０ＭＨｚ以上としてレーザーを発振してもよい。高周波発振レーザーにより連続発振型レーザーと同様に結晶性の高い半導体膜を得ることが出来る。
【００７４】
またレーザー光の代わりに加熱炉を用いて結晶化しても良い。この場合、結晶化を促進する金属元素、例えばＮｉを添加することにより低温で結晶化することができる。
【００７５】
また石英基板を用いる場合、直接結晶性半導体膜を形成することができる。また原料ガスによっては、ガラス基板上に直接結晶性半導体膜を形成することもできる。この場合、ＧｅＦ4、又はＦ2等のフッ素系ガスと、ＳｉＨ4、又はＳｉ2Ｈ6等のシラン系ガスとを用い、熱又はプラズマを利用して直接被形成面に、結晶性半導体膜を形成する。
【００７６】
次にＴＦＴ８０６を覆って第１の層間絶縁膜８０９を成膜する。そして、ゲート絶縁膜８０７及び第１の層間絶縁膜８０９にコンタクトホールを形成した後、コンタクトホールを介してＴＦＴ８０６と接続する配線８１０を、第１の層間絶縁膜８０９に接するように形成する。
【００７７】
なお、本発明の特徴であるインクジェット描画法を用いた作製工程は実施例６にて説明する。ここでは、通常の金属配線の形成方法を説明するにとどめる。
【００７８】
そして配線８１０を覆うように、第１の層間絶縁膜８０９上に第２の層間絶縁膜８１１を成膜する。基板外部に形成したアンテナを接続するなど、必要な場合には、第２の層間絶縁膜８１１にコンタクトホールを形成し、該コンタクトホールを介して配線８１０と接続するパッド８１２が、第２の層間絶縁膜８１１上に形成される。
【００７９】
次に、第２の層間絶縁膜８１１及びパッド８１２上に保護層８１３を形成する。そして、後の剥離を行ない易くするために、金属酸化膜８０３を結晶化させる。次いで、両面テープ８１４を用い、保護層８１３に第２の基板８１５を貼り付け、基板８００に第３の基板８１６を貼り付ける（図８（Ｃ））。第３の基板８１６は、後の剥離工程で基板８００が破損することを防ぐ。
【００８０】
そして、金属膜８０１と酸化物膜８０２とを物理的に引き剥がす。剥離後の状態を図９（Ａ）に示す。その後、接着剤８１７でフレキシブル基板８１８と、酸化物膜８０２とを接着する（図９（Ｂ））。
【００８１】
次に図９（Ｃ）に示すように、保護層８１３から両面テープ８１４と第２の基板８１５を剥がし、図９（Ｃ）に示すように保護層８１３を除去する事で、フレキシブル基板８１８への転置を行うことができる。また保護層８１３は除去することなく使用することができる。例えば保護層の上方にコンタクトホールを形成し、接続端子を形成することができる。さらに保護層を除去した後、新たな絶縁膜を形成し、該コンタクトホールを形成してもよい。
【００８２】
本実施例において、２回の剥離工程によりフレキシブル基板へ転写する場合を説明したが本形態に限定されない。例えば第２の基板の代わりに、ＩＤチップを搭載する対象物を用い、剥離工程により基板８００を剥離してもよい。すなわち１回の剥離工程で対象物、つまりラベル、カード用の基体、又は商品の容器等へＩＤチップを転置することができる。またフレキシブル基板の代わりにＩＤチップを搭載する対象物を用いることもできる。この場合２回の剥離工程により対象物、つまりラベル、カード用の基体、又は商品の容器等へＩＤチップを転置することができる。
【００８３】
本発明のＩＤチップは、シリコンウェハで作製されたチップと比較して、低コストで形成することができる。ガラス基板等の低価格な母体基板に形成するためである。またシリコンウェハで作製されたチップは、円形のシリコンウェハからチップを取り出すため、母体基板形状に制約があるが、一方本発明のＩＤチップは、母体基板がガラス等の絶縁基板であり、形状に制約がない。そのため、生産性を高めることができ、さらにＩＤチップの形状寸法は自由に設定することができる。
【００８４】
またＩＤチップを形成する材料の面からみても、シリコンウェハから形成されるチップと比較して低コスト、且つ安全な材料を使用している。そのため使用済みのＩＤチップを回収する必要性が低く、環境に優しい。
【００８５】
またシリコンウェハで作製されたＩＣチップは、シリコンウェハによる電波吸収が懸念され、信号の感度が問題となる場合がある。特に、よく用いられる電波１３．５６ＭＨｚ、又は２．４５ＧＨｚに関して電波吸収が懸念される。一方、本発明のＩＤチップは、ガラス等の絶縁基板であるため電波吸収は生じないため好ましい。その結果、高感度なＩＤチップを形成することができる。そのため、本発明のＩＤチップが有するアンテナの面積を小さくすることができ、ＩＤチップの小型化が期待できる。
【００８６】
またシリコンウェハ上に形成するチップは、シリコンウェハが半導体性を有するため、交流の電波に対し、接合が順バイアスになりやすく、ラッチアップ対策の必要がある。一方、本発明のＩＤチップは、絶縁性を有する基板上へ薄膜集積回路を形成するため、このような心配がない。
【００８７】
なお、本実施例はその他の実施例と組み合わせて実施することが可能である。
【実施例６】
【００８８】
本実施例では、本発明のＩＤチップに内蔵される半導体集積回路の製造方法、特に上記実施例と異なる剥離工程について説明する。薄膜トランジスタ等、その他の構成は、上記実施例４と同様であるため同一番号を付し、説明を省略する。
【００８９】
図１２（Ａ）に示すように、基板８００上に剥離層８２０を形成し、前記剥離層上に下地膜８０４を介して半導体集積回路を有する複数のＩＤチップを形成する。
【００９０】
基板８００としては、ガラス基板、石英基板、アルミナなど絶縁物質で形成される基板、シリコンウエハ基板、後工程の処理温度に耐え得る耐熱性を有するプラスチック基板等を用いることができる。この場合、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）（ｘ、ｙ＝１、２・・・）等、基板側から不純物などの拡散を防止するための下地絶縁膜を形成しておいてもよい。また、ステンレスなどの金属または半導体基板などの表面に酸化シリコンや窒化シリコンなどの絶縁膜を形成した基板なども用いることができる。
【００９１】
剥離層８２０（ピールオフ・レイヤー）は、基板８００と半導体集積回路の間に設けられる層であり、後に該剥離層８２０を除去することにより、基板８００と半導体集積回路を分離することができる。剥離層８２０としては、非晶質シリコン、多結晶シリコン、単結晶シリコン、ＳＡＳ（セミアモルファスシリコン（微結晶シリコンともいう。））等、シリコン（Ｓｉ、珪素）を主成分とする層を用いることができる。
【００９２】
ＣｌＦ3（三フッ化塩素）等のハロゲン化フッ素は、珪素を選択的にエッチングするという特性があるため、剥離層８２０としてシリコン（Ｓｉ、珪素）を主成分とする層を用いることにより、ＣｌＦ3を含む気体又は液体によって前記剥離層８２０を容易に除去することができる。
【００９３】
下地膜８０４は、剥離層８２０と半導体集積回路の間に設けられるものであり、ＣｌＦ3等のハロゲン化フッ素によるエッチングから、半導体集積回路を保護する役割を有するものである。ここで、ＣｌＦ3等のハロゲン化フッ素は、珪素を選択的にエッチングするという特性がある反面、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸窒化珪素（ＳｉＯｘＮｙ又はＳｉＮｘＯｙ）はほとんどエッチングされない。したがって、時間の経過ととも剥離層８２０はエッチングされてゆくが、酸化珪素、窒化珪素、酸窒化珪素からなる下地膜８０４はほとんどエッチングされないため、半導体集積回路への損傷を防止することができる。
【００９４】
なお、ＣｌＦ3等のハロゲン化フッ素によってエッチングされる材料を剥離層として用い、一方、エッチングされない材料を下地膜として用いるという条件に従うならば、剥離層及び下地膜の組合せは、上記材料に限定されるものではなく、適宜選択することができる。
【００９５】
図１２（Ｂ）に示すように、複数のＩＤチップの境界に溝８２１を形成する。
【００９６】
半導体集積回路の境界をなす溝８２１の形成は、ダイシング、スクライビング又はマスクを利用したエッチング等によって行うことができる。ダイシングの場合には、ダイシング装置（ダイサー；ｄｉｃｅｒ）を用いるブレードダイシング法が一般的である。ブレード（ｂｌａｄｅ）とは、ダイヤモンド砥粒を埋め込んだ砥石で、その幅は約３０〜５０μｍであり、このブレードを高速回転させることにより、半導体集積回路を分離する。また、スクライビングの場合には、ダイヤモンドスクライビング法とレーザースクライビング法等がある。また、エッチングの場合には、露光、現像工程によりマスクパターンを形成し、ドライエッチング、ウエットエッチング等により素子分離を行うことができる。ドライエッチングにおいては、大気圧プラズマ法を用いてもよい。
【００９７】
図１２（Ｃ）に示すように、溝にハロゲン化フッ素を含む気体又は液体８２２を導入し、剥離層８２０を除去する。
【００９８】
また、ハロゲン化フッ素としては、上記ＣｌＦ3等に窒素を混合したガスを用いてもよい。また、ＣｌＦ3は、反応空間の温度によっては液体の場合もあり（沸点１１．７５℃）、その際にはウエットエッチングを採用することもできる。なお、ＣｌＦ3は、塩素を２００℃以上でフッ素と反応させることにより、Ｃｌ2（ｇ）＋３Ｆ2（ｇ）→２ＣｌＦ3（ｇ）の過程を経て生成することができる。なお、上記剥離層８２０をエッチングし、上記下地膜８０４をエッチングしないようなエッチャントであれば、ＣｌＦ3に限定されるものでなく、またハロゲン化フッ素に限定されるものでもない。
【００９９】
その後図１２（Ｄ）に示すように、時間の経過ととも剥離層８２０はエッチングされ、最終的に基板８００を剥離することができる。一方、酸化珪素、窒化珪素、酸窒化珪素等や、耐熱性樹脂からなる下地膜８０４や、第１、第２の層間絶縁膜８０９、８１１はほとんどエッチングされないため、半導体集積回路への損傷を防止することができる。なお、剥離した基板８００は再利用することができ、コスト削減に繋がる。再利用する場合、上記ダイシングやスクライビング等において、基板に傷が生成されないように制御するのが望ましい。しかし、傷が生成された場合であっても、有機樹脂や無機膜を塗布法又は液滴吐出法（インクジェット法等）によって形成し、平坦化処理を行ってもよい。
【０１００】
なお、半導体集積回路をハロゲン化フッ素等によるエッチングから保護するために、半導体集積回路上に保護層８１３を形成することは好ましい。特に、減圧ＣＶＤ法のようにハロゲン化フッ素ガスを加熱してエッチングを行う場合には、耐熱性有機樹脂や、耐熱性無機膜を用いるのが望ましい。耐熱性有機樹脂の代表的なものとして、シリコンと酸素との結合で骨格構造が構成され、置換基に少なくとも水素を含む材料、若しくは置換基にフッ素、アルキル基、または芳香族炭化水素のうち少なくとも一種を有する材料があり、所謂シロキサン系樹脂などとも呼ばれる。
【０１０１】
また本実施例において、複数の半導体集積回路の上方に、接着剤を介してジグ（治具）を形成し、溝にハロゲン化フッ素を含む気体又は液体を導入してもよい。
【０１０２】
ジグとは、剥離層を除去した後に半導体集積回路がバラバラに分離しないように、一時的に半導体集積回路を固定するための支持基板を指す。ジグは、一つのチップ又は半導体集積回路を構成する半導体素子毎、又は複数の半導体集積回路が水平方向若しくは高さ方向に集積されてできた素子毎に形成する。ジグの形状としては、後にハロゲン化フッ素を含む気体又は液体の導入を容易にするために、突起部を設けた櫛状の構造とするのが望ましいが、平坦なジグを用いても構わない。また、ジグとしては、ハロゲン化フッ素によって冒されない酸化珪素を主成分とするガラス基板、石英基板、ステンレス（ＳＵＳ）基板等を用いることができるが、ハロゲン化フッ素によって冒されない材料であれば、これらに限定されるものではない。
【０１０３】
また、ジグと半導体集積回路との間には、仮接着するための接着剤が設けられている。接着剤としては、ＵＶ光照射によって接着力（粘着力）が低下又は喪失する材料を用いることができる。あるいは、３Ｍ社製のポストイット（登録商標）製品や、ムーア社製ノートスティックス（登録商標）製品等に用いられる再剥離再接着可能な接着剤を用いても構わない。勿論、ジグを簡単に取り外すことができる材料であれば、これらに限定されるものではない。
【０１０４】
また本実施例において、半導体集積回路上に耐熱性を有する絶縁膜を形成し、複数の半導体集積回路の境界に溝を形成してもよい。
【０１０５】
耐熱性を有する絶縁膜としては、シリコンと酸素との結合で骨格構造が構成され、置換基に少なくとも水素を含む材料、若しくは置換基にフッ素、アルキル基、または芳香族炭化水素のうち少なくとも一種を有する材料、すなわちシロキサン系樹脂等の耐熱性有機樹脂や、耐熱性の無機材料を用いることができる。
【０１０６】
本実施例のような剥離方法は、複数の半導体集積回路が形成された基板にストレスを与え、基板を物理的に剥離する物理的方法と比較すると、複数の半導体集積回路が形成された基板から該半導体集積回路を素子分離する際に、ハロゲン化フッ素を用いた化学的方法を採用しているため、素子分離を確実に行うことができ好ましい。
【０１０７】
また基板として、ステンレスなどの金属または半導体基板などの表面に酸化シリコンや窒化シリコンなどの絶縁膜を形成した基板なども用いることができることは上述した通りである。例えば図１５（Ａ）に示すように、Ｓｉウェハ９００を覆って、熱酸化等により酸化膜、つまり酸化珪素膜９０１を形成し、これを基板として使用することができる。その後同様に、図１５（Ｂ）に示すように、溝８２１にハロゲン化フッ素を含む気体又は液体８２２を導入し、剥離層８２０を除去する。そして図１５（Ｃ）に示すように、最終的に基板９００を剥離することができる。
【０１０８】
またはＳｉウェハ上に酸化珪素膜等を形成したものを基板として使用してもよい。例えば、Ｓｉウェハ上方から酸素を高速度で添加し、所定の領域に酸化珪素膜を形成する。この場合、ＳｉウェハをＣｌＦ3（三フッ化塩素）等のハロゲン化フッ素によりエッチングしたり、機械的に研磨することによりＳｉウェハを除去する。
また酸化珪素膜等上には、単結晶シリコンが形成されているため、単結晶シリコンを有するトランジスタを形成することができる。
【０１０９】
このように単結晶シリコンを用いる場合、結晶性半導体膜を用いて半導体集積回路を形成する場合と比較して、微細化を達成することができる。
【０１１０】
以上のように剥離された半導体集積回路は、上記実施例と同様に転写することができる。
【実施例７】
【０１１１】
本実施例では、各基板ごとにメモリセルの接続された配線を、フォトマスクを用いずに行うメモリセルの作製方法として、インクジェット法を用いる場合について図１０を用いて説明する。
【０１１２】
まず、メモリセルを形成するＴＦＴの作製方法について簡単に説明する。まず、基板１０００上に下地膜１００１、半導体膜を成膜、レーザ光を用いて半導体膜の結晶化を行う。そして半導体膜をパターニングし、島状の半導体膜１００２を形成する。次に、島状の半導体膜１００２を覆うようにゲート絶縁膜１００３を成膜する。そして、ゲート絶縁膜１００３上に導電膜を成膜し、パターニングすることで、ゲート電極１００４を形成する。次に、半導体膜１００２に不純物を添加し、ソース領域、ドレイン領域を作る。そしてＴＦＴを覆って層間絶縁膜１００５を成膜し、ゲート絶縁膜１００３、層間絶縁膜１００５にコンタクトホール１００６、１００７を穿った後に、ビット線１００８、ＶＤＤ１００９  ＧＮＤ１０１０の金属配線を形成する。ビット線１００８はコンタクトホール１００６を介して半導体膜１００２と接するように形成し、また、コンタクトホール１００７上には、どことも短絡していない配線１０１１を形成する。なお、上記一連の工程によってＴＦＴを作製することができるが、ＴＦＴ作製方法は、上述した工程に限定されない。
【０１１３】
以上のように形成されたメモリセルにおいて、インクジェット描画法でＲＯＭのデータ内容を決定するときの、メモリセルのレイアウトを図１０に示す。図１０（Ａ）において線分Ａ−Ｂの断面図を図１０（Ｂ）に示す。
【０１１４】
次に、インクジェット描画法によってデータ内容を決定する方法を示す。例えば、メモリセルから読みだされる電位がＧＮＤの場合のデータを「０」、読みだされる電位がＶＤＤの場合を「１」とする。まず、メモリセルの内容を「０」にしたい場合は、図１０の（Ａ）、（Ｂ）において、コンタクトホール１００７上にあるどことも短絡していない配線１０１１とＧＮＤ１０１０をインクジェット描画法で、次に記すように短絡すれば良い。
【０１１５】
まず、インクジェット描画法によって金属配線を描く場合、前記金属配線の密着性を高めるために前処理を施してもよい。例えば、先に形成された金属配線に紫外線を照射してから、次の金属配線を形成する。または、酸化チタン（ＴｉＯｘ）等からなる下地膜を形成してもよい。これら前処理により、先に形成されていた金属配線の表面との密着性が高められ、インクジェットで描画した金属配線部分が剥離しにくくなる。さらに金属配線を微細化することもできる。
【０１１６】
次に、図１０（Ｃ）、（Ｄ）に示すよう、コンタクトホール１００７上にあるどことも短絡していない配線１０１１とＧＮＤ１０１０を短絡するように、インクジェット描画法で金属配線１０１２を描く。ここで図１０（Ｄ）は図１０（Ｃ）における線分ＣＤの断面を表したものである。インクジェット描画法は、有機系または無機系の溶媒に、当該金属配線材料を分散させたものを、ノズルから滴下した後、乾燥または焼成することで形成出来る。なお溶媒を滴下する雰囲気は、大気圧、又は減圧とすることができる。
【０１１７】
なお、インクジェット描画法を用いた場合、パターンの精度は、液滴１ドット当たりの噴出量、当該溶液の表面張力、液滴が滴下される基板表面の溌水性などに依存する。そのため、所望するパターンの精度に合わせて、これらの条件を最適化することが望ましい。
【０１１８】
メモリセルの内容を「１」にしたい場合も、同様に、図１０の（Ａ）、（Ｂ）において、コンタクトホール１００７上にあるどことも短絡していない配線１０１１とＶＤＤ１００９をインクジェット描画法により短絡すれば良い。以上の方法から、インクジェット描画法によりＲＯＭのデータ内容を決定することが出来る。
【０１１９】
なお、本実施例は他に挙げた実施例と組み合わせて実施することが可能である。
【実施例８】
【０１２０】
本実施例では、本発明のＩＤチップの完成図について説明する。
【０１２１】
図１３（Ａ）に示すように、基板８００上に半導体集積回路等を有する領域（半導体集積回路領域）８５０を形成する。半導体集積回路等の作製方法は、上記実施例を参照することができる。
半導体集積回路領域８５０上に絶縁膜８５２を介してアンテナ８５１を形成する。アンテナ８５１は、例えば液滴吐出法により形成することができる。絶縁膜８５２は、例えば上記実施例で説明した保護層８１３を用いることができる。
アンテナ８５１は半導体集積回路と接続する必要がある。そのため例えば、絶縁膜８５２に８５２コンタクトホールを形成し、アンテナ８５１に設けられる接続端子部と、半導体集積回路が有するパッドとを接続する。このとき、導電性樹脂を介して接続してもよい。
【０１２２】
その後図１３（Ｂ）に示すように、半導体集積回路及びアンテナ８５１を覆うように保護膜として機能する絶縁膜８５３を形成する。絶縁膜８５３は、有機材料又は無機材料を用いることができる。その結果、半導体集積回路を外部から保護することができ、持ち運びが容易な形態としてＩＤチップを完成することができる。またさらに絶縁膜８５３で覆うことにより、半導体集積回路の機能を補助することも出来うる。
【０１２３】
図１４（Ａ）には、図１３（Ｂ）におけるＡ−Ｂの断面図を示す。
基板８００上に設けられた半導体集積回路領域８５０、半導体集積回路領域上に設けられた絶縁膜８５２、絶縁膜上に設けられたアンテナ８５１、アンテナを覆うように設けられた保護膜として機能する絶縁膜８５４が順に形成され、これらを覆って絶縁膜８５３を設ける。
上述のように絶縁膜にコンタクトホールを形成し、アンテナに設けられる接続端子部と、半導体集積回路が有するパッドとを接続することにより、アンテナと半導体集積回路とは接続することができる（図示しない）。
【０１２４】
半導体集積回路上にアンテナを形成することにより、ＩＤチップの小型化を達成することができる。
【０１２５】
また図１３及び図１４（Ａ）以外の構成で、ＩＤチップを完成することができる。
【０１２６】
例えば図１４（Ｂ）に示すように、絶縁膜８５３側にアンテナ８５１を設けてもよい。アンテナ８５１は、保護膜として機能する絶縁膜８５５に覆われており、半導体集積回路と接続する領域にコンタクトホールが設けられている。
また半導体集積回路側は、パッド８１２上に設けられた絶縁膜８５２において、アンテナ８５１と接続する領域にコンタクトホールが設けられている。そして、半導体集積回路が有するパッド８１２と、該アンテナ８５１とを導電性樹脂８５６を介して接続することができる。
【０１２７】
このように絶縁膜８５３側にアンテナ８５１を形成し、半導体集積回路と別に形成することによって、歩留まりがよくなる。
【０１２８】
また図１４（Ｃ）に示すように、半導体集積回路上に設けられるアンテナ８５１ａと、絶縁膜８５３側に設けられるアンテナ８５１ｂとを合わせて形成してもよい。この場合、アンテナ８５１ａを覆う絶縁膜８５４において、アンテナ８５１ｂと接続する領域にコンタクトホールが設けられ、アンテナ８５１ｂを覆う絶縁膜８５５において、アンテナ８５１ａと接続する領域にコンタクトホールが設けられている。そして、アンテナ８５１ａと、アンテナ８５１ｂとを、導電性樹脂８５６を介して接続することができる。
なお導電性樹脂８５６は、アンテナ８５１ｂと、アンテナ８５１ａとの間に複数箇所、又は広範囲に設けてもよい。その結果、アンテナの抵抗を低くすることができる。
【０１２９】
このように複数の面にアンテナを設ける場合、各アンテナに流れる電流の向きは、互いに磁界を打ち消さない方向とする。
【０１３０】
また複数のアンテナを設ける場合、それらを直列、又は並列に接続することができる。直列に接続する場合、アンテナのインダクタンスを高めることができる。また並列に接続する場合、アンテナの抵抗を低くすることができる。
【０１３１】
このようにアンテナを多くの領域に形成する構成により、高感度なＩＤチップを形成することができる。
【０１３２】
以上のようにＩＤチップは多様な構成をとることができる。
【実施例９】
【０１３３】
本実施例では、本発明のＩＤチップの使用例について説明する。
【０１３４】
本発明のＩＤチップは、データの書き換えが不可能な不揮発性のメモリを内蔵していることから、有価証券、小切手、住民票、戸籍謄本、パスポートなどに組み込むことによって、偽造防止することができる。図１１（Ａ）に、本発明のＩＤチップを搭載したパスポート１１０１の例を示す。図では、ＩＤチップ１１０２がパスポートの表紙内部に取り付けられているが、これは、パスポート１１０１が有するほかのページに取り付けられていても良い。
【０１３５】
また、本発明のＩＤチップは安価、かつ小型であるため、使い捨て用途に向いている。特に、数円、数十円単位の値段の差が売り上げに大きく影響する商品の場合、本発明の安価なＩＤチップは非常に有用である。図１１（Ｂ）に、本発明のＩＤチップが取り付けられた表示ラベル１１０３を示す。ＩＤチップ１１０４は表示ラベルの表面に露出していても良いし、場合によっては、商品そのものに取り付けられていても良い。ＩＤチップに商品の値段などがデータとして書き込まれていれば、従来のバーコードを用いる方式より長い距離があってもレジスターでの商品の清算が可能になり、在庫管理の簡略化、万引きなどの防止にも役立つ。
【０１３６】
さらに、フレキシブル基板に転置を行ったＩＤチップは、ＩＤチップを取り付ける対象物の形状に合わせて、ＩＤチップの形状をある程度変化させることができる。例えば、図１１（Ｃ）のように、商品ラベル１１０７を、円筒形のビン１１０５に貼り付ける場合などは、本発明による可撓性をもったＩＤチップ１１０８が有用になってくる。
【０１３７】
本発明のＩＤチップは、本実施例で示した用途に限定されず、他の様々な用途に用いることができる。
【０１３８】
なお、本実施例は、他に挙げた実施例と組み合わせて実施することが可能である。
【図面の簡単な説明】
【０１３９】
【図１】ＩＤチップの典型的なブロック図
【図２】コンタクト工程によってデータを確定する場合のメモリセルレイアウト
【図３】インクジェット描画法によってデータを確定する場合のメモリセルレイアウト
【図４】レーザカット法によってデータを確定する場合のメモリセルレイアウト
【図５】プリチャージ方式を採用したＲＯＭを説明する図
【図６】システム化したＩＤチップのブロック図
【図７】チップの識別番号を説明する図
【図８】フレキシブル基板への転置工程を説明する断面図
【図９】フレキシブル基板への転置工程を説明する断面図
【図１０】インクジェット描画法による金属配線の描画工程を表わす図
【図１１】本発明のＩＤチップの使用例を示す図
【図１２】剥離工程を有するＩＤチップの作製工程を説明する図
【図１３】ＩＤチップの完成図を説明する図
【図１４】ＩＤチップの完成図を説明する断面図
【図１５】剥離工程を有するＩＤチップの作製工程を説明する図
【符号の説明】
【０１４０】
１０１    ＩＤチップ
１０２    アンテナ
１０３    高周波回路
１０４    電源回路
１０５    リセット回路
１０６    クロック発生回路
１０７    データ復調回路
１０８    データ変調回路
１０９    制御回路
１１０    第１ＲＯＭ
１１１    第２ＲＯＭ
２０１    ビット線
２０２    ＶＤＤ
２０３    ＧＮＤ
２０４    ワード線
２０５    コンタクトホール
２０６    半導体膜
３０１    ビット線
３０２    ＶＤＤ
３０３    ＧＮＤ
３０４    ワード線
３０５    半導体膜
３０６    コンタクトホール
３０７    金属配線
４０１    ビット線
４０２    ＶＤＤ
４０３    ＧＮＤ
４０４    ワード線
４０５    半導体膜
４０６    コンタクトホール
４０７    レーザカット部
５０１    ビット線
５０３    ＧＮＤ
５０４    ワード線
５０５    半導体膜
５０６    コンタクトホール
５０７    インクジェット描画部
５０８    レーザカット部
６０１    ＩＤチップ
６０２    アンテナ
６０３    高周波回路
６０４    電源回路
６０５    リセット回路
６０６    クロック発生回路
６０７    データ復調回路
６０８    データ変調回路
６０９    制御回路
６１０    ＣＰＵ
６１１    プログラムＲＯＭ
６１２    ワークＲＡＭ
６１３    第１ＲＯＭ
６１４    第２ＲＯＭ
７０１    ガラス基板
７０２    ＩＤチップ
８００    基板
８０１    金属膜
８０２    酸化物膜
８０３    金属酸化膜
８０４    下地膜
８０５    半導体膜
８０６    ＴＦＴ
８０７    ゲート絶縁膜
８０８    ゲート電極
８０９    第１の層間絶縁膜
８１０    配線
８１１    第２の層間絶縁膜
８１２    パッド
８１３    保護層
８１４    両面テープ
８１５    第２の基板
８１６    第３の基板
８１７    接着剤
８１８    フレキシブル基板
８２０    剥離層
８２１    溝
８２２    気体又は液体
９００    Ｓｉウェハ
９０１    酸化珪素膜
１０００    基板
１００１    下地膜
１００２    半導体膜
１００３    ゲート絶縁膜
１００４    ゲート電極
１００５    層間絶縁膜
１００６    コンタクトホール
１００７    コンタクトホール
１００８    ビット線
１００９    ＶＤＤ
１０１０    ＧＮＤ
１０１１    配線
１０１２    金属配線
８５０    半導体集積回路領域
８５１    アンテナ
８５２    絶縁膜
８５３    絶縁膜
８５４    絶縁膜
８５５    絶縁膜
８５６    導電性樹脂
８５１ａ    アンテナ
８５１ｂ    アンテナ
１１０１    パスポート
１１０２    ＩＤチップ
１１０３    表示ラベル
１１０４    ＩＤチップ
１１０５    ビン
１１０７    商品ラベル
１１０８    ＩＤチップ
【図１】
2005203763.tif 000003
【図２】
2005203763.tif 000004
【図３】
2005203763.tif 000005
【図４】
2005203763.tif 000006
【図５】
2005203763.tif 000007
【図６】
2005203763.tif 000008
【図７】
2005203763.tif 000009
【図８】
2005203763.tif 000010
【図９】
2005203763.tif 000011
【図１０】
2005203763.tif 000012
【図１１】
2005203763.tif 000013
【図１２】
2005203763.tif 000014
【図１３】
2005203763.tif 000015
【図１４】
2005203763.tif 000016
【図１５】
2005203763.tif 000017