(57)【要約】【課題】半導体基板表面の反転層をデータ線として利用する不揮発性半導体記憶装置において、メモリセル間特性ばらつきの低減とビットコストの低減とを両立できる。【解決手段】ｐ型ウェル３内に、酸化シリコン膜４を介して複数の補助電極Ａ（Ａｎ，Ａｎ＋１）を埋め込まれた形で形成し、シリコン基板表面１ａに形成された酸化シリコン膜（トンネル絶縁膜）５の上部に、情報を記憶させる平均粒径６ｎｍ程度のシリコン微小結晶粒６が互いに接触することなく密に形成し、さらに補助電極Ａと実質的に垂直な方向に複数のワード線Ｗを形成し、ワード線Ｗの間隔をワード線Ｗの幅（ゲート長）の１／２以下にする。これにより、補助電極Ａの側面の反転層をローカルデータ線として使用できるため、抵抗を低下でき、また、メモリマット内のメモリセルの特性ばらつきを低減することができる。【選択図】図２
2005223234.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板内に埋め込まれ、互いに平行に設けられた複数の電極線と、前記電極線と実質的に垂直な方向に設けられた複数のワード線と、前記半導体基板の主面と前記ワード線との間に、絶縁膜により囲まれた電荷保持手段とを有し、
前記電極線によって前記半導体基板の表面に電気的に形成される第２導電型の反転層を複数のメモリセル間を接続する配線として用いるメモリセルアレイ構造を有する半導体記憶装置。
【請求項２】
請求項１記載の半導体記憶装置において、互いに隣接する前記ワード線の間隔は、前記ワード線の幅の１／２以下であることを特徴とする半導体記憶装置。
【請求項３】
請求項１記載の半導体記憶装置において、前記電荷保持手段は、絶縁膜を介して互いに絶縁された複数の半導体微小結晶粒または金属微小結晶粒からなることを特徴とする半導体記憶装置。
【請求項４】
請求項１記載の半導体記憶装置において、前記電荷保持手段は、電荷トラップ能を有する絶縁膜からなることを特徴とする半導体記憶装置。
【請求項５】
請求項４記載の半導体記憶装置において、前記電荷保持手段は、窒化シリコンまたはアルミナからなることを特徴とする半導体記憶装置。
【請求項６】
請求項１記載の半導体記憶装置において、前記複数のメモリセルのそれぞれは、多値記憶型メモリセルであることを特徴とする半導体記憶装置。
【請求項７】
第１導電型の半導体基板内に第１絶縁膜を介して埋め込まれて形成され、第１方向に延在する複数の補助電極と、前記複数の補助電極上に第２絶縁膜を介して形成され、前記第１方向と交差する第２方向に延在する複数のワード線と、前記複数の補助電極と前記複数のワード線との交点に配置された複数のメモリセルとを備えることを特徴とする半導体記憶装置。
【請求項８】
請求項７記載の半導体記憶装置において、互いに隣接する前記ワード線の間隔は、前記ワード線の幅の１／２以下であることを特徴とする半導体記憶装置。
【請求項９】
請求項７記載の半導体記憶装置において、前記補助電極の下部に前記第１絶縁膜を介して第２導電型の拡散層が形成されていることを特徴とする半導体記憶装置。
【請求項１０】
半導体基板の第１方向に延在する複数の補助電極と、前記第１方向と交差する第２方向に延在する複数のワード線と、前記複数の補助電極と前記複数のワード線との交点に配置された複数のメモリセルとを備え、
互いに隣接する前記ワード線の間隔は、前記ワード線の幅の１／２以下であり、互いに隣接する前記ワード線の間は、空隙で分離されていることを特徴とする半導体記憶装置。
【請求項１１】
第１導電型の半導体基板内に埋め込まれ、互いに平行に設けられた複数の電極線と、前記電極線と実質的に垂直な方向に設けられた複数のワード線と、前記半導体基板の主面と前記ワード線との間に、第１絶縁膜により囲まれた電荷保持手段とを有し、
前記電極線によって前記半導体基板の表面に電気的に形成される第２導電型の反転層を複数のメモリセル間を接続する配線として用いるメモリセルアレイ構造を有する半導体記憶装置の製造方法であって、前記複数のワード線を形成する工程は、
（ａ）前記第１絶縁膜上にワード線用の第１導電膜を形成し、前記第１導電膜上に第２絶縁膜を形成する工程、
（ｂ）前記第２絶縁膜および前記第１導電膜をパターニングすることによって、スペース領域を挟んで複数の第１ワード線を形成する工程、
（ｃ）前記複数の第１ワード線のそれぞれの側面に絶縁膜からなる側壁を形成する工程、
（ｄ）それぞれの前記スペース領域にワード線用の第２導電膜を埋め込むことによって、それぞれの前記スペース領域に複数の第２ワード線を形成する工程、
（ｅ）前記側壁を除去する工程、
を含むことを特徴とする半導体記憶装置の製造方法。
【請求項１２】
請求項１１記載の半導体記憶装置の製造方法において、互いに隣接する前記第１ワード線と前記第２ワード線の間隔を、それらの幅の１／２以下とすることを特徴とする半導体記憶装置の製造方法。
【請求項１３】
請求項１１記載の半導体記憶装置の製造方法において、前記工程（ａ）の前に、さらに以下の複数の補助電極を形成する工程を含むことを特徴とする半導体記憶装置の製造方法：
（ｆ）前記半導体基板に補助電極用の溝を形成し、前記溝の内部に第３絶縁膜を形成する工程、
（ｇ）前記溝の底部に相対的に高濃度の前記第２導電型の不純物を導入する工程、
（ｈ）前記溝の内部に第３導電膜を埋め込む工程、
（ｉ）前記半導体基板の表面に第４絶縁膜を形成する工程。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置およびその製造技術に関し、特に、半導体基板に形成される反転層をデータ線として利用する不揮発性半導体記憶装置に適用して有効な技術に関する。
【背景技術】
【０００２】
携帯性に優れたデータ格納用として、半導体不揮発性メモリであるフラッシュメモリが広く用いられ始めている。上記フラッシュメモリのビット当りの価格は年々急速に下がっており、その下がり方は微細化のみから期待される下がり方よりも急峻であるが、これは、素子構造上の工夫あるいは多値記憶の導入によって実現されてきた。
【０００３】
ファイル用途大容量フラッシュメモリのメモリセルアレイ方式には、代表的なものとして、メモリセルが直列に接続されたＮＡＮＤ型と並列に接続されたＡＮＤ型がある。前者のＮＡＮＤ型は、例えば F. Arai et al, IEEE International Electron Devices Meeting pp775-778, 2000年（非特許文献１）、ＡＮＤ型は、例えば T. Kobayashi et al, IEEE International Electron Devices Meeting pp29-32, 2001年（非特許文献２）に述べられている。一方、後者のＡＮＤ型は、並列型であるためにフローティングゲート内に蓄積される電子の個数を制御することで多ビット記憶を行う多値記憶動作に向いている。また、ホットエレクトロン書込み方式を用い、書込みが高速である。
【０００４】
並列型メモリアレイ構成と小さいメモリセル面積とを両立させる不揮発性メモリ技術が特開２００１−１５６２７５号公報（特許文献１）に開示されている。この公報には、補助電極下の半導体基板に形成される反転層を配線として用いる動作が述べられている。また、埋め込みゲート構造を有するメモリ構造が特開平７−１６９８６４号公報（特許文献２）に開示されている。その他、メモリの高密度化のために狭いワード線ピッチでメモリセルアレイを構成する従来技術が、特開２００１−３２６２８８号公報（特許文献３）に開示されている。
【非特許文献１】F. Arai et al, IEEE International Electron Devices Meeting pp775-778, 2000年
【非特許文献２】T. Kobayashi et al, IEEE International Electron Devices Meeting pp29-32, 2001年
【特許文献１】特開２００１−１５６２７５号公報
【特許文献２】特開平７−１６９８６４号公報
【特許文献３】特開２００１−３２６２８８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記のように、ＡＮＤ型フラッシュメモリは、ホットエレクトロン書込み技術を採用するので、書込みが高速である。また、ソース側注入方式のホットエレクトロン書込みであるために、多くのメモリセルへの同時書込みにも適する。加えて、メモリセルアレイ構成が並列接続であり、ＮＡＮＤ型のように直列接続でないために、他のメモリセルの記憶情報の影響を受けにくく、メモリセル当たり多ビット記憶にも適している。
【０００６】
しかし、ＡＮＤ型フラッシュメモリには次のような問題がある。まず、メモリセル面積の観点から見ると、拡散層が並行に走るアレイ構造をしていることから、拡散層の広がりあるいは素子分離領域のためにデータ線に平行な方向のピッチが縮小しにくい。これを解決する方法として、例えば前記特許文献１（特開２００１−１５６２７５号公報）に記載があるように、データ線に平行に走る電極の下に形成した反転層をローカルデータ線として用いる動作方式が考えられる。これによって、不純物注入による拡散層形成を省略したアレイ方式で動作が可能である。
【０００７】
しかしながら、一般に反転層は、半導体基板に不純物を高濃度に導入して形成した拡散層と比較して抵抗が高い。このため、メモリセルアレイ内の場所に依存してローカルデータ線抵抗が異なってくることから、電圧降下によってメモリセルに印加される電位が変化し、メモリセル間で書込み特性が大きく異なる。この影響は、ローカルデータ線長が長くなるほど顕著である。しかし、単純に短い距離でローカルデータ線からスイッチを介してグローバルデータ線に接続する構造を採用すると、ローカルデータ線当りのメモリセル数が減少し、選択トランジスタ部分の面積ペナルティが増大するという問題がある。また、特に微細化を進めるに従いデータ線に並行に走る電極の幅も小さくすることが求められるが、その結果反転層による配線幅も減少するため、抵抗の問題が顕著となる。
【０００８】
本発明の目的は、半導体基板内の反転層をデータ線として利用する不揮発性半導体記憶装置において、メモリセルアレイ内の場所に依存したメモリセルの特性ばらつきの低減と低ビットコストとを両立できる技術を提供することにある。
【０００９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
本発明による半導体記憶装置は、第１導電型の半導体基板内に埋め込まれ、互いに平行に設けられた複数の電極線と、電極線と実質的に垂直な方向に設けられた複数のワード線と、半導体基板の主面とワード線との間に、絶縁膜により囲まれた電荷保持手段とを有し、電極線によって半導体基板の表面に電気的に形成される第２導電型の反転層を複数のメモリセル間を接続する配線として用いるメモリセルアレイ構造を有するものである。
【発明の効果】
【００１２】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１３】
半導体基板表面の反転層をデータ線として利用する不揮発性半導体記憶装置において、メモリセル間の特性ばらつきの低減とビットコストの低減を両立させることが可能となる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１５】
（実施の形態１）
図１は、本実施の形態１であるフラッシュメモリのメモリセルアレイを示す半導体基板の要部概略平面図、図２は、図１のＡ−Ｂ線（補助電極の断面方向）に沿った半導体基板の断面図、図３は、図１のＣ−Ｄ線（ワード線の断面方向）に沿った半導体基板の断面図、図４は、メモリセルアレイの等価回路図である。また、図５は、フラッシュメモリのメモリセルアレイの各領域における不純物濃度を説明するための図１のＡ−Ｂ線（補助電極の断面方向）に沿った半導体基板の断面図である。なお、説明のために必要な箇所を除き、金属配線などの図示は省略してある。
【００１６】
ｐ型の単結晶シリコンからなる半導体基板（以下、単に基板という）１にはｎ型ウェル２が形成されており、ｎ型ウェル２の内側には、ｐ型ウェル３が形成されている（３重ウエル構造）。図に示すように、本実施の形態１のフラッシュメモリは、データ線取り出し部分を除きメモリセルアレイの基板１に素子分離領域が設けられていないという特徴がある。また、通常は、高濃度の不純物を導入することによって形成されるＭＩＳＦＥＴ（Metal Semiconductor Field Effect Transistor）の拡散層（ソース，ドレイン）も設けられていない。
【００１７】
ｐ型ウェル３内には、厚さ８ｎｍ程度の酸化シリコン（ＳｉＯ2）膜４を介して複数の補助電極Ａ（Ａｎ−２，Ａｎ−１…Ａｎ＋２，Ａｎ＋３）が埋め込まれた形で形成されている。これらの補助電極Ａは、例えばｎ型の多結晶シリコン膜で構成されている。補助電極Ａの上端はシリコン基板表面１ａと同じ高さである。シリコン基板表面１ａには厚さ７ｎｍ程度の酸化シリコン膜（トンネル絶縁膜）５が形成され、その上部に、平均粒径６ｎｍ程度のシリコン微小結晶粒６が互いに接触することなく密に設けられている。本実施の形態１のフラッシュメモリは、これらのシリコン微小結晶粒６に電子を注入することによって、情報を記憶させる構成になっている。さらにその上部には酸化シリコン膜よりなる厚さ１５ｎｍ程度の層間絶縁膜７が設けられている。また、ｐ型ウェル３内において、埋め込み補助電極Ａの中間領域３Ａは、シリコン基板表面１ａの部分や補助電極Ａの底面近傍３Ｂより高濃度になっている（図５参照）。補助電極Ａの下部領域が低濃度のｐ型領域となっているため、補助電極Ａに電圧を印加して反転層を形成した場合に低抵抗とすることが可能である。また、補助電極Ａの中間領域３Ａが高濃度であることは、異なる補助電極Ａで形成した反転層間のパンチスルーを防ぐのに効果がある。
【００１８】
層間絶縁膜７の上部には、制御電極を兼ねたワード線Ｗ（Ｗ０，Ｗ１，Ｗ２…Ｗ６６）が形成されている。これらのワード線Ｗは、下層からｎ型の多結晶シリコン膜８、タングステンシリサイド（ＷＳｉ）膜９、窒化シリコン（ＳｉＮ）膜１０の順の積層構造となっている。さらにその上部には酸化シリコン膜１１が設けられている。ワード線Ｗは、補助電極Ａの延在方向と直交する方向に延在している。
【００１９】
ワード線Ｗの線幅は、例えば０.１μｍであり、隣接するワード線Ｗとは、１５ｎｍ程度の充填されていない隙間１２によって隔てられている。すなわち、従来のフラッシュメモリにおいては、ワード線Ｗの間隔がワード線Ｗの幅（ゲート長）と同程度であるのに対し、本実施の形態１のフラッシュメモリは、ワード線Ｗの間隔がワード線Ｗの幅（ゲート長）の１／２以下となっている点に特徴がある。また、従来のフラッシュメモリや特開２００１−３２６２８８号公報に開示されている技術では、ワード線間には酸化シリコン膜が存在するが、本発明では絶縁膜がなく、中空構造となっているという特徴もある。中空であるため誘電率が低く、例えば酸化シリコン膜のような通常使われている絶縁膜を用いた場合よりも隣接するワード線間の静電容量が小さく、ワード線間の距離が小さいにも関わらず低速化、ワード線間干渉を小さく抑えることが可能である。
【００２０】
図１に示すように、メモリセルアレイは、例えば６７本のワード線Ｗ（Ｗ０，Ｗ１，Ｗ２…Ｗ６６）を図のＹ方向に沿って配置した構成を基本単位（以下、これをメモリマットと呼ぶ）としている。これら６７本のワード線Ｗのうち、有効なワード線Ｗは６４本（Ｗ１〜Ｗ６４）であり、メモリマットのＹ方向両端部に位置する３本のワード線Ｗ（Ｗ０，Ｗ６５，Ｗ６６）は、ワード線Ｗとして機能しないダミーワード線である。一般に、メモリマットの端部に位置するワード線Ｗは、加工時の寸法シフトが大きいので、これらをメモリセルとして使用しないことにより、メモリマットの特性変動を小さくすることができる。
【００２１】
一方、補助電極Ａは、図１のＸ方向に沿って隣接する４本の補助電極Ａ（例えばＡｎ−２，Ａｎ−１，Ａｎ，Ａｎ＋１）を繰り返し単位として構成され、ワード線Ｗと平行な方向に延在する制御線１３，１４，１５，１６を通じてそれぞれに独立した電圧が与えられるようになっている。すなわち、ｎを４で割ったときの余りが等しい補助電極Ａ（例えばＡ４，Ａ８，Ａ１２，Ａ１６…）には同じ電圧が印加される。補助電極Ａの数は、例えば２０４８バイト分に５１２バイトの管理領域、および両端４本ずつのダミー電極を含めた１６９０４本（Ａ０〜Ａ１６９０３）である。
【００２２】
メモリマットのＹ方向両端部の基板１には、素子分離溝１７を挟んで複数のアクティブ領域Ｔ（…Ｔｎ−２、Ｔｎ−１、Ｔｎ、Ｔｎ＋１、Ｔｎ＋２、Ｔｎ＋３…）が形成されている。
【００２３】
メモリセルアレイは、上記のように構成されたメモリマットを、例えばＹ方向に５１２個並べた構成になっている。
【００２４】
本実施の形態１のフラッシュメモリは、補助電極Ａに正の電圧を印加したときに近傍の基板１に反転層を形成し、反転層によって同一補助電極Ａに接続されたメモリセルの間を電気的に接続するローカルデータ線Ｄ（…Ｄｎ，Ｄｎ＋１…）を形成する。一般に、この種の反転層は、不純物を高濃度に導入して形成した拡散層に比べて抵抗が高く、従って動作時にメモリマット内の場所に依存して印加電圧が異なるために、メモリセルの特性がばらつき易い。
【００２５】
しかし、本実施の形態１のフラッシュメモリは、以下の二つの理由でばらつきが抑制される。第一の理由として、反転層によるローカル配線幅が大きくとれることが挙げられる。微細化が進むに従って補助電極Ａの線幅も小さくしないとメモリセル面積が小さくならないが、特開２００１−１５６２７５号公報に開示されている構造では補助電極の線幅を小さくすると反転層によるローカル配線幅も小さくなってしまい、抵抗が高くなる。一方、本発明では補助電極Ａの側面の反転層をローカルデータ線Ｄとして使用できるため、抵抗を小さくすることが可能である。第二の理由として、ワード線Ｗの間隔がワード線Ｗの幅（ゲート長）の１／２以下に縮小されているので、同一設計ルールで形成された従来構造と比較した場合、同じ本数のワード線Ｗを用意したときのローカルデータ線Ｄの長さを実効的に短くなるということが挙げられる。これらの結果メモリマット内の場所に依存するメモリセルの特性ばらつきを低減できるという効果が得られる。
【００２６】
メモリマットのＹ方向両端部に形成されたアクティブ領域Ｔ（…Ｔｎ−２、Ｔｎ−１、Ｔｎ、Ｔｎ＋１、Ｔｎ＋２、Ｔｎ＋３…）のｐ型ウェル内には、高濃度のn型不純物よりなる拡散層が設けられている。この高濃度のn型不純物は、補助電極Ａに対するコンタクト形成部１８，１９に関してはその下にも形成されているが、選択用配線２０，２１に接続された選択用ゲート２２，２３の下には導入されていない。すなわち、補助電極Ａに対するコンタクト形成部１８，１９の下では常に電気的に導通しているが、選択用ゲート２２，２３の下では通常ｐｎ接合によって非導通となっており、選択用ゲート２２，２３に電圧を印加することでオンオフを行うＭＩＳＦＥＴとなっている。また、従って、例えば補助電極Ａ（Ａｎ）に電圧を印加し、近傍に反転層を形成してローカルデータ線Ｄ（Ｄｎ）を形成した場合、このローカルデータ線Ｄ（Ｄｎ）はアクティブ領域Ｔ（Ｔｎ）のｎ型拡散層と電気的に接続され、さらに選択用ゲート２２で制御される選択用ＭＩＳＦＥＴを介し、コンタクトホール２４ａに接続されているｎ型拡散層に接続されることになる。本実施の形態１では選択用ＭＩＳＦＥＴのゲート電極を埋め込みとしたが、通常のＭＩＳＦＥＴのように、基板１上にゲート電極を設ける構造にしても勿論構わない。
【００２７】
図４に示すように、上記ローカルデータ線Ｄには、選択用ＭＩＳＦＥＴを介してグローバルデータ線Ｇが接続されている。グローバルデータ線Ｇは、複数のメモリマットに跨って延在し、一本のグローバルデータ線Ｇに複数のローカルデータ線Ｄが接続される階層化されたデータ線構造となっている。これにより、抵抗が高い反転層からなるローカルデータ線Ｄを長く延在させた場合に比べてデータ線抵抗が下がり、メモリマット内の場所に依存するメモリセルの特性ばらつきを低減することができる。また、選択したメモリマットに書込む時以外には、メモリセルに高いデータ線電圧が印加されないので、非選択メモリセルのディスターブを軽減させることが可能である。さらに、充放電すべき容量も低減されるため、高速動作、低消費電力化が可能になるという効果もある。
【００２８】
図６は、メモリマットのＸ方向両端のコンタクト領域を示す要部概略平面図、図７は、図６のＥ−Ｆ線（ワード線の断面方向）に沿った半導体基板の断面図である。
【００２９】
本実施の形態１のフラッシュメモリのように、ワード線Ｗの間隔をワード線Ｗの幅（ゲート長）の１／２以下に縮小した場合は、ワード線Ｗに接続するコンタクトホールの形成に工夫が必要となる。そこで、本実施の形態１では、奇数番号のワード線Ｗ（Ｗ１，Ｗ３，Ｗ５…Ｗ６５）に対してはマット右側でコンタクトホール２５を設け、偶数番号のワード線Ｗ（Ｗ０，Ｗ２，Ｗ４…Ｗ６６）に対してはマット左側でコンタクトホール２６，２７を設けている。これらコンタクホール２５，２６，２７は、一部がワード線Ｗ上から外れた領域に突出するように配置されている。図６より明らかなように、この構造は上面だけでなく側面でもコンタクトをとるため、リソグラフィーの合わせずれによって上面でのコンタクト面積が変わってもコンタクト抵抗が大きくかわることがなく、安定的にコンタクトを形成することが可能である。また、接触面積が大きくなるため、低抵抗化にも効果がある。
【００３０】
上記コンタクトホール２５，２６，２７は、メモリマットのアクティブ領域Ｔの外側（素子分離領域）に配置されるので、コンタクトホール２５，２６，２７の一部をワード線Ｗ上から外れた領域に配置しても、他の導電層と電気的に短絡する虞れはない。
【００３１】
次に、図４および図８を用いて本実施の形態１によるフラッシュメモリの動作について説明する。ここでは、ワード線Ｗ（Ｗ４）、補助電極Ａ（Ａｎ）および補助電極Ａ（Ａｎ＋１）によって駆動されるメモリセル（図４の○印で囲んだメモリセル）を書込み、消去、読み出し動作の対象セルとして説明するが、メモリマット内の他のメモリセルを対象とする場合も、選択するワード線Ｗと補助電極Ａが異なるだけで、動作は同じである。また、図４では、簡単のため、書込み対象セルの両側の補助電極Ａ（Ａｎ，Ａｎ＋１）は省略し、補助電極Ａ（Ａｎ，Ａｎ＋１）下に形成される反転層によるローカルデータ線Ｄ（Ｄｎ，Ｄｎ＋１）を示している。なお、複数のシリコン微小結晶粒６よりなる電荷蓄積領域は、単一の白丸で表現している。
【００３２】
本実施の形態１のフラッシュメモリは、補助電極Ａ（Ａｎ，Ａｎ＋１）間に形成されたシリコン微小結晶粒６からなる電荷蓄積領域に４レベルの閾値を用いて２ビットのデータを記憶させる。その際、補助電極Ａ（Ａｎ，Ａｎ＋１）にそれぞれ隣接する補助電極Ａ（Ａｎ−１，Ａｎ＋２）は素子分離の役割を果たす。補助電極Ａは、４本が一組となって接続されているので、補助電極Ａ（Ａｎ，Ａｎ＋１）の間のメモリセルを対象とする書込み、読み出し動作においては、例えば補助電極Ａ（Ａｎ＋４，Ａｎ＋５）のように、４の倍数分だけ番号の異なる補助電極Ａ間のメモリセルも同時に対象セルとなる。
【００３３】
まず、書込み動作について説明する。本実施の形態１では隣接する補助電極Ａ（Ａｎ，Ａｎ＋１）の間のシリコン微小結晶粒６よりなる電荷蓄積領域の両端部２８，２９を使って２ビットの情報を記憶する。ここでは補助電極Ａ（Ａｎ）近傍に情報を書込むこととする。書込みたいメモリセルの電荷蓄積領域の一端部２８に近い補助電極Ａ（Ａｎ）を、反転層が形成される程度の電圧（例えば２Ｖ）に設定し、他方補助電極Ａ（Ａｎ＋１）をより高い電圧（例えば７Ｖ）に設定する。また、補助電極Ａ（Ａｎ，Ａｎ＋１）に隣接する補助電極Ａ（Ａｎ−１，Ａｎ＋２）は、反転層が形成されない程度の低電圧（例えば０Ｖ）に設定し、電気的に素子分離を行う。
【００３４】
反転層形成時にはｎ型の拡散層とローカルデータ線Ｄ（Ｄｎ，Ｄｎ＋１）がそれぞれ導通し、拡散層に接続されたコンタクトホール２４ａ，２４ｂを通じてグローバルデータ線Ｇ（Ｇｎ，Ｇｎ＋１）から電圧が印加される。より詳しくは、これらグローバルデータ線Ｇ（Ｇｎ，Ｇｎ＋１）を所定の電圧に設定し、選択用ＭＩＳＦＥＴの制御線（選択用配線１６，２１）を選択する。書込みたい情報が“０”の場合には、両端ともにＶｓｗ（例えば０Ｖ）に設定する。書込みたい情報が“１”の場合、ローカルデータ線Ｄ（Ｄｎ）はＶｓｗ（例えば０Ｖ）に、ローカルデータ線Ｄ（Ｄｎ＋１）は所定の電圧Ｖｄｗ（例えば４Ｖ）にそれぞれ設定する。
【００３５】
制御電極であるワード線Ｗ（Ｗ４）に所定の高電圧Ｖｗｗ３（例えば１４Ｖ）で一定時間（例えば５μｓ）の書込みパルスを印加すると、ワード線Ｗ（Ｗ４）下部のシリコン基板表面１ａに反転層が形成され、補助電極Ａ（Ａｎ）下部のローカルデータ線Ｄ（Ｄｎ）との境界で電界集中が起こり、ホットエレクトロンが発生する。発生したホットエレクトロンは、ワード線Ｗ（Ｗ４）による基板１に垂直方向の電界に引かれ、メモリセルに注入される。ここで一方の補助電極Ａ（Ａｎ）下部のローカルデータ線Ｄ（Ｄｎ）の抵抗が高いことから、ローカルデータ線Ｄ（Ｄｎ，Ｄｎ＋１）間を流れる電流はあまり大きくないという特徴がある。従って、多くのメモリセルを同時に書込む動作でも電流が大きくなりすぎることがなく、限られた昇圧回路の電流駆動能力でも多くのメモリセルに並列に書込むことが可能であるため、一度に大きなビット数の入出力を行うファイル応用に好適である。このようなホットエレクトロン注入方式はソース側注入方式と呼ばれる。また、特に本発明の構造では、ワード線Ｗによる電界が電子を加速されるのも使われるため、高効率あるいは、高速の電子注入が可能であり、書込み速度が速いという特徴がある。
【００３６】
書込みたい情報が“０”の場合にはローカルデータ線Ｄ（Ｄｎ，Ｄｎ＋１）間に電位差が生じないためにホットエレクトロンは発生せず、従って電荷注入は起こらない。また、非選択のワード線Ｗは十分低い電圧（例えば０Ｖ）に固定することによって非選択のワード線Ｗで駆動されるメモリセルのチャネルを非導通にしておけば、情報の書込みは行われない。
【００３７】
ここでは書込み時の一方のローカルデータ線Ｄ（Ｄｎ）を固定の高電位Ｖｄｗとしたが、高電位を用いたプリチャージ後に給電線との間のスイッチを切ってフローティングにし、その後、ワード線Ｗに書込みパルスを印加する駆動方式を採ってもよい。固定電圧で駆動した場合、反転層によるローカルデータ線抵抗が大きいため、書込み電流がばらつく傾向にあるが、プリチャージ方式では電荷が一定となるため、書込み特性ばらつきが小さくなるという特徴がある。これは、以下の実施の形態においても同様である。また、ここでは補助電極Ａ（Ａｎ＋１）近傍の電荷蓄積領域に情報を書込む場合には上記動作において補助電極Ａ（Ａｎ，Ａｎ＋１）とローカルデータ線Ｄ（Ｄｎ，Ｄｎ＋１）に与える電圧を入れ替えればよい。
【００３８】
本実施の形態１の構成においては、ワード線Ｗと直交する方向に注入電子が広がると、隣接ワード線Ｗが近くにあるために隣接メモリセルに書込みが行われてしまうという独自の課題がある。ソース側注入方式は、ドレイン側注入方式と比較してホットエレクトロンの発生領域が狭く、また発生ホットエレクトロンのエネルギー分布も揃っているため、ワード線Ｗと直交する方向（補助電極Ａと平行な方向）へ発生電子が広がることが少なく、上記課題を解決できるという特徴がある。
【００３９】
このような両端の電荷蓄積領域による２ビット記憶は、従来のフローティングゲート型の２ビット記憶で用いられる４レベルの注入電荷量を用いる方式と比較し、高精度の電荷注入量制御を行う必要がなく、従って検証動作を簡略化できるために書込み速度が高速化できるという特徴がある。また、最も低い閾値レベルと最も高い閾値レベルの差が小さくなるため、書込みに用いる電圧が低く出来、保持も安定する。
【００４０】
この後、読み出し動作を行い、閾値Ｖｔｈが所定の書込みレベルＶｈよりも高くなっているかを検証する。読み出し動作の詳細は後で述べる。書込みたい情報が“１”で、かつ閾値Ｖｔｈが書込みレベルＶｈよりも高くなっていない場合、再度ローカルデータ線Ｄ（Ｄｎ＋１）を所定の電圧Ｖｄｗ（例えば４Ｖ）に設定し、閾値Ｖｔｈが書込みレベルＶｈよりも高くなっている場合には、ローカルデータ線Ｄ（Ｄｎ＋１）にＶｓｗ（例えば０Ｖ）を設定した後、ワード線Ｗ（Ｗ４）に書込みパルスを印加する。この後、再び読み出し検証動作を行い、必要なら書込みパルスを印加するというシーケンスを繰り返す。
【００４１】
本実施の形態１のメモリアレイ構成では隣接メモリセルは電気的な素子分離に用いるため、同じワード線Ｗ（Ｗ４）で駆動される複数のメモリセルのうち、４個に１個のメモリセルの補助電極Ａに対して書込み動作を行うわけであるが、これら書込み対象セルが全て検証を通過した時点で書込みシーケンスは終了である。
【００４２】
情報の消去は、同一ワード線Ｗで駆動される複数のメモリセルに対して一括して行う。ワード線ＷにＶｗｗ３よりも大きい正電圧Ｖｅｗ（例えば２０Ｖ）を印加する。電子が注入された電荷蓄積領域の電位は下がっており、トンネル絶縁膜（酸化シリコン膜５）よりも層間絶縁膜７の電界の方が強くなる。この結果、電子は制御電極（ワード線Ｗ（Ｗ４））の方へ引き抜かれ、メモリセルの閾値Ｖｔｈが下がる。消去はワード線単位で行い、消去対象ワード線Ｗで駆動される全てメモリセルの閾値Ｖｔｈが書込みレベルＶｈより小さい所定の値Ｖｌより低くなるように行う。なお、消去方法に異なる方法を用いてもよい。例えばワード線Ｗに印加する電圧を負電圧（例えば−１８Ｖ）とし、基板１側に電子を引き抜いてもよい。またｐ型ウェル３に負電圧（例えば−３Ｖ）、ローカルデータ線Ｄ（Ｄｎ−２，Ｄｎ−１，Ｄｎ，Ｄｎ＋１，Ｄｎ＋２，Ｄｎ＋３）に正電圧（例えば３Ｖ）を印加し、さらにワード線Ｗ（Ｗ４）に負電圧（例えば−１３Ｖ）を印加することでホールを注入し、消去を行ってもよい。このホール注入消去方式では、負電圧に設定する反転層を選択することで一部のメモリセルのみ選択的に消去することが可能である。
【００４３】
次に、読み出し動作を説明する。補助電極Ａ（Ａｎ）近傍の電荷蓄積領域の一端部２８に記憶された情報を読み出すこととする。グローバルデータ線Ｇ（Ｇｎ，Ｇｎ＋１）を通じローカルデータ線Ｄ（Ｄｎ）を低い電位Ｖｓｒ（例えば０Ｖ）に、ローカルデータ線Ｄ（Ｄｎ＋１）をより高い電位Ｖｄｒ（例えば３.０Ｖ）にそれぞれプリチャージする。
【００４４】
この後、ワード線Ｗ（Ｗ４）にＶｌ＜Ｖｒｗなる電圧Ｖｒｗを印加する。また、Ｖｒｗは、閾値Ｖｔｈが書込みレベルＶｈであるメモリセルにＶｒｗのワード電圧を印加したときに流れる電流が、閾値ＶｔｈがＶｌであるメモリセルにＶｒｗのワード電圧を印加したときに流れる電流よりも十分小さくなるように設定する。メモリセルの閾値レベルがＶｌ以下ならばローカルデータ線Ｄ（Ｄｎ）とローカルデータ線Ｄ（Ｄｎ＋１）との間が導通状態となり、書込レベルＶｈ以上ならば非導通あるいは高抵抗状態である。流れる電流の違いを利用して“０”か“１”かの判定を行う。このとき、ローカルデータ線Ｄ（Ｄｎ＋１）が高く設定されているため、補助電極Ａ（Ａｎ＋１）近傍の基板１の表面はピンチオフしており、補助電極Ａ（Ａｎ＋１）近傍の電荷蓄積領域の一端部２９に記憶された情報の読み出し電流に与える影響は小さい。このため、補助電極Ａ（Ａｎ）近傍の蓄積情報のみを読み出すことができる。補助電極Ａ（Ａｎ＋１）近傍の電荷蓄積領域の一端部２９に記憶された情報を読み出す場合、補助電極Ａ（Ａｎ，Ａｎ＋１）、ローカルデータ線Ｄ（Ｄｎ，Ｄｎ＋１）に与える電圧を入れ替えればよい。
【００４５】
本実施の形態１では、後に製造工程を説明するように、偶数番号のワード線Ｗ（Ｗ０、Ｗ２、Ｗ４…Ｗ６６）と奇数番号のワード線Ｗ（Ｗ１、Ｗ３、Ｗ５…Ｗ６５）とを分けて作製するため、隣接ワード線間で線幅が異なる場合がある。これを解決するため、ワード線番号の偶奇によって電圧発生回路のレギュレータにより発生電圧を変え、動作電圧を変更できる構成を用いる。
【００４６】
また、本実施の形態１では、ワード線電圧によってワード線番号の偶奇による特性の違いを補正するが、他に印加するパルス幅を変更する手段を用いてもよい。また、データ線電圧や補助電極に与える電圧をワード線番号の偶奇によって変更する手段を用いてもよい。
【００４７】
さらに、メモリマット内の位置に応じて補助電極Ａの電圧を制御し、メモリマット内の位置依存のばらつきを抑える工夫を行ってもよい。書込み時に選択されたワード線Ｗのアドレスがメモリマット内で高電圧側のローカルデータ線Ｄとのコンタクトとどの位離れているかによって供給電圧変更を行う。コンタクト位置が近い場合、低電圧側のコンタクトからは遠いことになる。この結果、電圧降下の影響で書込み電流が流れるとコンタクト位置が近い場合は、遠い場合に比べて該当セルのソース、ドレイン電圧がともに上がることになる。このため電流が減少し、さらにソース領域を基準としたワード線電圧も下がるため書込みが遅くなる傾向にある。
【００４８】
上記の書込み動作において、メモリマット内の位置に応じて補助電極Ａの電圧を制御し、メモリマット内の位置依存のばらつきを抑える工夫を行ってもよい。例えば書込み時に選択されたワード線Ｗのアドレスがメモリマット内で高電圧側のローカルデータ線Ｄとのコンタクトとどの位離れているかによって供給電圧変更を行う。コンタクト位置が近い場合、低電圧側のコンタクトからは遠いことになる。この結果、電圧降下の影響で書込み電流が流れるとコンタクト位置が近い場合は、遠い場合に比べて該当セルのソース、ドレイン電圧がともに上がることになる。このため電流が減少し、さらにソース領域を基準としたワード線電圧も下がるため書込みが遅くなる傾向にある。
【００４９】
従って、低電圧側のローカルデータ（この動作の場合実際の働きはソース）線Ｄに対応する補助電極Ａに与える電圧を高く設定する。この結果、ソース側の電圧上昇が抑えられ、特性が揃う。このような補助電極制御はアドレス毎に細かく電圧を変えてもよいが、複数のワード線Ｗを組にし、数種類の電圧を用いる制御方法を用いても良く、このほうが制御を簡単化できる。
【００５０】
次に、本実施の形態１であるフラッシュメモリの製造方法を図９から図２４を用いて説明する。ここでは、メモリセルアレイの製造方法のみを説明し、周辺回路領域については、説明を省略する。図９から図１４が要部概略平面図、図１５から図２４が要部断面図である。断面図では各々（ａ）が補助電極断面方向、（ｂ）がワード線断面方向である。
【００５１】
まず、ｐ型の基板１の表面を酸化し、窒化シリコン膜を堆積した後、レジストをマスクに窒化シリコン膜、酸化シリコン膜、シリコンをエッチングして溝を形成し、例えばＣＶＤ（Chemical Vapor Deposition）法にて形成される酸化シリコン膜で溝を埋めた後に平坦化を行い、基板１に素子分離領域３３とアクティブ領域Ｔとを形成する。図９は、メモリマットのアクティブ領域Ｔとその周囲の素子分離領域３３とを示す平面図である。図に示すように、素子分離領域３３は、メモリマット端部の補助電極結束部、反転層（ローカルデータ線）のコンタクト取り出し部、ワード線コンタクト部にのみ形成し、メモリマットの内部には、形成しない。
【００５２】
次に、図１５に示すように、不純物をイオン注入してｎ型ウェル２およびｐ型ウェル３を形成する。さらにレジストパターンをマスクにエッチングを行い、図１０に示すようなパターンの溝３４，３５を形成する。このエッチングは酸化シリコン膜のエッチングレートが十分低い条件を用いて行い、先に形成した素子分離領域３３は削れないようにする。この後、穴パターン３６のレジストをマスクにｎ型不純物を打ち込む。このとき溝３４の下にはｎ型不純物が打ち込まれるが、溝３５の下には打ち込まれない。さらにメモリセルアレイ領域にｎ型の不純物（例えばヒ素（Ａｓ））を打ち込む。これにより、補助電極の直下の領域（底面近傍３Ｂ）およびシリコン基板表面１ａを補助電極間の領域（中間領域３Ａ）よりも低濃度のｐ型領域とする。
【００５３】
次に、図１１および図１６に示すように、基板１を熱酸化することによって、ｐ型ウェル３の表面に厚さ８ｎｍ程度の酸化シリコン膜を形成した後、n型の多結晶シリコン膜を堆積し、平坦化を行うことで補助電極Ａおよび選択用ＭＩＳＦＥＴの選択用ゲート２２，２３を形成する。実際の補助電極Ａの数は、２０４８バイト分に５１２バイトの管理領域および８本のダミー補助電極を含めた１６９０４本である。さらに酸化シリコン膜をＣＶＤ法にて堆積した後、図１１に示すようなレジストパターン３７をマスクにｎ型不純物を打ち込む。この結果、選択用ＭＩＳＦＥＴが形成される。
【００５４】
この後、上記ＣＶＤ法にて堆積した酸化シリコン膜を除去した後、基板１を酸化することによって、ｐ型ウェル３の表面に厚さ７ｎｍ程度の酸化シリコン膜（トンネル絶縁膜）５を形成する。
【００５５】
次に、図１７に示すように、ＣＶＤ法により、シリコン微小結晶粒６を堆積する。この後、酸化を行い、シリコン微小結晶粒６の表面を酸化させる。再度シリコン微小結晶粒６を堆積し、シリコン微小結晶粒の密度を上げる。このようにした場合は、シリコン微小結晶粒６が互いに接触することなく高密度に形成されるので、同一の書込み条件でより多くの電子を蓄積することが可能となる結果、各蓄積情報間のマージンが広がり、特性が安定する。最終的なシリコン微小結晶粒６の密度は1平方センチメータ当り１０の１２乗個程度、平均粒径は６ｎｍ程度とした。次に、ＣＶＤ法により厚さ１５ｎｍ程度の酸化シリコン膜を堆積して層間絶縁膜７を形成し、さらに高濃度のｎ型の多結晶シリコン膜８を堆積し、その表面にタングステンシリサイド膜９を形成する。
【００５６】
次に、図１８に示すように、窒化シリコン膜１０、多結晶シリコン膜３８を堆積する。補助電極Ａを基板１に埋め込む形で形成したため、この時点でシリコン微小結晶粒６によるわずかな凹凸を除いてほぼ平坦であり、この後のワード線加工のプロセスマージンを容易に確保できるという特徴がある。
【００５７】
次に、ワード線加工を行う。まず、レジストパターン３９をマスクにエッチングを行い、図１２に示すパターン４０に最上面の多結晶シリコン膜３８を加工する。
【００５８】
次に、図１９に示すように、ＣＶＤ法にて厚さ１８ｎｍ程度の酸化シリコン膜４１を堆積し、１８ｎｍ分のドライエッチングを行うことで多結晶シリコン膜３８に側壁を形成する。さらに図２０に示すように、多結晶シリコン膜４２を堆積し、平坦化を行う。この結果、最初に形成した多結晶シリコン膜３８の側壁の酸化シリコン膜４１で隔てられた多結晶シリコン膜３８，４２で全面が覆われることになる。
【００５９】
次に、図２１に示すように、図１３に示すレジストパターン４３をマスクに多結晶シリコン膜３８，４２のドライエッチングを行う。レジストパターン４３を除去した後、ウエットエッチングによって酸化シリコン膜４１を除去する。これでワード線加工用のハードマスクパターンが出来たことになる。
【００６０】
次に、図１４および図２２に示すように、窒化シリコン膜１０をドライエッチングすることにより、ワード線が存在しない周辺回路やローカルデータ線取り出し部分、さらにウエットエッチングによってなくなった側壁の酸化シリコン膜４１のあった場所が削られる。引き続きタングステンシリサイド膜９のドライエッチングも行う。
【００６１】
それから、図２３に示すように、多結晶シリコン膜８のドライエッチングを行うと、ワード線Ｗがハードマスクと同様のパターンに加工される。同時にハードマスクとして用いていた上面の多結晶シリコン膜３８，４２はなくなる。この時点でワード線加工はできており、ここでワード線加工を終了してもよい。しかし、本実施の形態１ではさらに酸化シリコン膜をエッチングして、隣接ワード線間に存在するシリコン微小結晶粒６も除去した。これにより、隣接ワード線方向に蓄積電荷が移動することを禁止することが出来、また、隣接ワード線の中間に存在する中途半端な情報を持った電荷蓄積領域を排除することができる。
【００６２】
さらに、図２４に示すように、僅かな酸化を行った後、ワード線Ｗの上面にＣＶＤ法にて酸化シリコン膜１１を堆積する。このとき、加工によってワード線間に出来た幅１５ｎｍ程度の空間は埋め込まれるには狭すぎるため、埋め込まれないままとなる。
【００６３】
上記のようなダミーパターンを用いたワード線加工方法は、特開２００１−３２６２８８号公報に開示されている加工方法と比べ、層間絶縁膜７へのダメージが小さいという特徴がある。すなわち、公知の加工方式では最初のワード線Ｗのダミーパターン形成時にワード線Ｗの下地である層間絶縁膜７がエッチングされる。然るに本発明では層間絶縁膜７に接して形成されたワード線Ｗの材料（多結晶シリコン）は一度も除去されることなく形成される。従って層間絶縁膜７にはダメージが入らない。不揮発性メモリにおいては高電圧を印加するため、トンネル絶縁膜（酸化シリコン膜５）、層間絶縁膜７の信頼性は厳しく要求され、これが不足すると保持特性、ワードディスターブ耐性の劣化が起こる。
【００６４】
この後、周辺回路を形成し、コンタクトホール形成、配線工程を行う。一層目の金属配線で補助電極Ａの制御線１３，１４，１５，１６を形成する。その後、制御線１３，１４，１５，１６の上部に層間絶縁膜（図示せず）を形成した後、二層目の金属配線でグローバルデータ線Ｇ（図４参照）を形成する。
【００６５】
本実施の形態１では、ウェルをｐ型とし、キャリアを電子としたが、ウェルをｎ型とし、キャリアをホールとしてもよい。この場合は、電圧の大小関係が本実施の形態１と逆になる。これは他の実施の形態でも同様である。
【００６６】
電荷蓄積領域を構成するシリコン微小結晶粒６は、シリコン以外の半導体材料または金属材料で構成してもよく、電荷トラップを持つ絶縁材料（例えば窒化シリコン膜）で構成してもよい。本実施の形態１のように、電荷蓄積領域をシリコン微小結晶粒６で構成した場合は、記憶ノードが互いに絶縁されるため、従来のフラッシュメモリの記憶ノードのように、ワード線加工時に一括加工することによって切り離す必要がない。従って、本実施の形態１のような加工を行うことが可能となる。電荷トラップを持つ絶縁材料を電荷蓄積領域に用いた場合でも、同様の効果が得られる。従って窒化シリコンや、アルミナ等のトラップ性の絶縁膜を用いてもよい。本実施の形態１のように電荷蓄積領域をシリコン微小結晶粒６で構成した場合、その周囲を酸化シリコン膜のようなトラップを持たず、ポテンシャルバリアの高い絶縁材料で囲むことが可能となるため、シリコン微小結晶粒同士の間で電荷移動が起こりにくい材料を選択することができ、電荷保持特性に優れた電荷蓄積領域を実現できる。このため、微細化を進め、両端の電荷蓄積領域が接近しても、保持において電荷移動が起こって情報が混ざってしまうことが起こりにくいという特徴がある。また、本実施の形態１のようにワード線同士の距離が極めて近接している場合は、ワード線Ｗの延在方向に直交する方向に電荷移動が起こると、隣接メモリセルの特性が変動してしまうという独自の課題があるため、この課題解決にも、効果がある。
【００６７】
（実施の形態２）
図２５は、本実施の形態２であるフラッシュメモリを示す半導体基板の要部断面図（補助電極の断面方向に沿った断面図）、図２６は、これに垂直な方向の要部断面図（ワード線の断面方向に沿った断面図）である。
【００６８】
本実施の形態２のフラッシュメモリは、アレイ構成、動作方法は前記実施の形態１と同様であるが、電荷蓄積領域が窒化シリコン膜４４で形成されている点に特徴がある。
【００６９】
窒化シリコンやアルミナ等のトラップ性の絶縁膜は、平坦に形成されるという特徴を有するため、シリコン微小結晶粒よりもさらに加工がしやすいという特徴がある。また、基本的にトラップ密度が高いため、シリコン微小結晶粒を人工的に作製するよりも高密度の電荷蓄積が容易であるという特徴がある。また、膜自体が電荷保持の性質を有するため、酸化シリコン膜（トンネル絶縁膜）５や層間絶縁膜７の膜厚をシリコン微小結晶粒の電荷蓄積領域を用いた場合よりも薄く設定することが可能であり、層間絶縁膜７については省略することも可能である。ここではトンネル絶縁膜に４ｎｍ程度、層間絶縁膜７に３ｎｍ程度の酸化シリコン膜を用いた。
【００７０】
（実施の形態３）
図２７は、本実施の形態３であるフラッシュメモリを示す半導体基板の要部断面図（補助電極の断面方向に沿った断面図）、図２８は、これに垂直な方向の要部断面図（ワード線の断面方向に沿った断面図）である。
【００７１】
本実施の形態３のフラッシュメモリは、アレイ構成、動作方法は前記実施の形態１と同様であるが、補助電極直下にn型不純物よりなる拡散層４５が設けられている点と、ワード線は前記実施の形態１、２のような狭ピッチのワード線ではなく、最小加工寸法のラインとスペースとの繰り返しで形成されている点で異なる。反転層配線のみでローカルデータ線Ｄを形成する場合よりもローカルデータ線抵抗を下げることが可能であり、メモリマット内の特性ばらつきを小さくすることが可能である。前記実施の形態１では、反転層からなるローカルデータ線Ｄの抵抗が高いことを利用して書込み電流を低減したが、ここではローカルデータ線抵抗を低く、ソースとなる拡散層近傍の補助電極Ａの電位を低く設定することで補助電極Ａの側面に対向する基板１の表面を高抵抗とし、書込みの高効率化を図る。補助電極Ａを素子分離のために用いる動作においては補助電極電位を低く設定し、補助電極Ａの側面が素子分離領域となる。
【００７２】
勿論この構造においても、前記実施の形態１、２のような狭ピッチのワード線を用いても構わず、メモリセル面積が小さくなり、低コスト化に効果がある。また、電荷蓄積領域として窒化シリコンやアルミナ等のトラップ性の絶縁膜を用いても構わない。さらに、通常のフラッシュメモリのような、多結晶シリコンの連続膜によるフローティングゲート構造を用いても構わない。構造例を図２９に示す。連続膜によるフローティングゲート４６を利用すると、形状の工夫によってワード線とフローティングゲート４６の間の静電容量を大きく取ることが可能であり、その結果書込み、消去等の電圧が低くとも高速に動作が可能である。
【００７３】
（実施の形態４）
図３０は、本実施の形態４であるフラッシュメモリを示す半導体基板の要部断面図（補助電極の断面方向に沿った断面図）である。
【００７４】
本実施の形態４のフラッシュメモリは、前記実施の形態３のフラッシュメモリに類似した断面構造を有しているが、２本に１本の補助電極Ａの直下にのみn型不純物よりなる拡散層４７，４８が設けられている点で異なる。フラッシュメモリの書込みおよび読み出し動作がこれまでの実施の形態と異なるため、以下に説明する。
【００７５】
書込み動作においては、これまでの実施の形態が隣の補助電極Ａ（例えばＡｎ，Ａｎ＋１）をソース、ドレインとして用いていたのに対し、本実施の形態４では隣の拡散層配線、すなわち補助電極Ａを１本（例えばＡｎ＋１）とばした両側の２本の補助電極Ａ（例えばＡｎ，Ａｎ＋２）の直下に設けられた拡散層４７，４８がソース、ドレインに対応する。これら拡散層４７および拡散層４８を各々０Ｖおよび４Ｖに設定し、その間の補助電極Ａ（Ａｎ＋１）を１.５Ｖに設定する。このとき補助電極Ａ（Ａｎ）は拡散層４７の設定電圧より高い電圧、例えば３Ｖ、補助電極Ａ（Ａｎ＋２）は拡散層４８の電圧よりも高い電圧、例えば７Ｖとする。この結果、補助電極Ａ（Ａｎ，Ａｎ＋２）の側面には反転層が形成される。電流を流したくない補助電極Ａの下をオフとするため、補助電極Ａ（Ａｎ−１，Ａｎ＋３）は補助電極Ａ（Ａｎ＋１）よりも低い電圧、例えば−１Ｖとする。ワード線Ｗに高い電圧を印加するとシリコン基板表面１ａに反転層が形成され、拡散層４７と拡散層４８の間に電流が流れるが、間の補助電極Ａ（Ａｎ＋１）の電圧が低いため、補助電極Ａ（Ａｎ＋１）の直下および側面は弱反転で高抵抗となっている。この結果、補助電極Ａ（Ａｎ＋１）の右端の付近で電界集中が強く、補助電極Ａ（Ａｎ＋１）と補助電極Ａ（Ａｎ＋２）との間に位置する電荷保持手段に電荷が注入される。拡散層４７と拡散層４８との電圧を入れ換え、対応する補助電極Ａ（Ａｎ）と補助電極Ａ（Ａｎ＋２）との電圧関係も入れ換えれば電荷は補助電極Ａ（Ａｎ＋１）の左側に注入される。また、補助電極Ａ（Ａｎ＋１）を低い電圧に設定して電気的な素子分離を行い、補助電極Ａ（Ａｎ−１）または補助電極Ａ（Ａｎ＋３）を上記の書込み動作における補助電極Ａ（Ａｎ＋１）と同様に用いることで、補助電極Ａ（Ａｎ−１）または補助電極Ａ（Ａｎ＋３）の両側に電荷を注入することが可能である。すなわち、隣接するどの補助電極Ａの間にも電荷を注入することができる。
【００７６】
次に、読み出し動作を説明する。読み出したい情報が補助電極Ａ（Ａｎ＋１）と補助電極Ａ（Ａｎ＋２）との間の電荷蓄積領域に保持されているものとする。この場合、補助電極Ａ（Ａｎ＋１）に所定の電圧（例えば３Ｖ）を印加して直下および側面に反転層を形成する。これを前記実施の形態１のように反転層の配線として用いる。反転層にはメモリマット内の端子より０Ｖを与える。拡散層４８を所定の電圧、例えば１Ｖに設定し、さらにワード線Ｗに所定の読み出し電圧、例えば４Ｖを印加すると、反転層配線と拡散層４８との間に読み出し電流が流れる。保持情報に依存して読み出し電流の値が異なることを利用して読み出しを行う。このときに拡散層４７の電位を反転層の電位と同じ電位（０Ｖ）とするか、補助電極Ａ（Ａｎ）の電位を低く、例えば０Ｖに設定するか、あるいはその両方を行うことで読み出したくない蓄積情報の影響を避ける。上記の動作は４本の補助電極Ａを１組とした駆動を行うことで繰り返しが可能である。
【００７７】
本実施の形態４の構成、駆動方法を採ることにより、前記実施の形態３の構成と比較して隣接する拡散層間の距離を２倍にすることが可能である。この結果、隣接する拡散層間のリーク電流を小さく抑えることができるという特徴がある。
【００７８】
勿論この構造においても、前記実施の形態１、２、３のような狭ピッチのワード線を用いても構わず、メモリセル面積が小さくなり、低コスト化に効果がある。また、電荷蓄積領域として窒化シリコンやアルミナ等のトラップ性の絶縁膜を用いても構わない。さらに、通常のフラッシュメモリのような、多結晶シリコンの連続膜によるフローティングゲート構造を用いても構わない。
【００７９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００８０】
本発明の半導体記憶装置は、不揮発性メモリを必要とする様々な半導体製品に幅広くに適用することができる。
【図面の簡単な説明】
【００８１】
【図１】本発明の一実施の形態である半導体記憶装置のメモリセルアレイを示す半導体基板の要部概略平面図である。
【図２】図１のＡ−Ｂ線（補助電極の断面方向）に沿った半導体基板の断面図である。
【図３】図１のＣ−Ｄ線（ワード線の断面方向）に沿った半導体基板の断面図である。
【図４】本発明の一実施の形態である半導体記憶装置のメモリセルアレイの等価回路図である。
【図５】本発明の一実施の形態である半導体記憶装置のメモリセルアレイの各領域における不純物濃度を説明するための補助電極の断面方向に沿った半導体基板の要部断面図である。
【図６】本発明の一実施の形態である半導体記憶装置のメモリセルアレイのワード線に対するコンタクト部分のレイアウトを説明する半導体基板の要部概略平面図である。
【図７】本発明の一実施の形態である半導体記憶装置のメモリセルアレイのワード線に対するコンタクト構造を説明する半導体基板の要部断面図である。
【図８】本発明の一実施の形態である半導体記憶装置のメモリセルアレイの読み出し動作を説明するための補助電極の断面方向に沿った半導体基板の要部断面図である。
【図９】本発明の一実施の形態である半導体記憶装置の製造方法を示すメモリマットの要部概略平面図である。
【図１０】本発明の一実施の形態である半導体記憶装置の製造方法を示すメモリマットの要部概略平面図である。
【図１１】本発明の一実施の形態である半導体記憶装置の製造方法を示すメモリマットの要部概略平面図である。
【図１２】本発明の一実施の形態である半導体記憶装置の製造方法を示すメモリマットの要部概略平面図である。
【図１３】本発明の一実施の形態である半導体記憶装置の製造方法を示すメモリマットの要部概略平面図である。
【図１４】本発明の一実施の形態である半導体記憶装置の製造方法を示すメモリマットの要部概略平面図である。
【図１５】本発明の一実施の形態である半導体記憶装置の製造方法を示すメモリマットの要部断面図であり、（ａ）は補助電極の断面方向に沿った断面図、（ｂ）はワード線の断面方向に沿った断面図である。
【図１６】本発明の一実施の形態である半導体記憶装置の製造方法を示すメモリマットの要部断面図であり、（ａ）は補助電極の断面方向に沿った断面図、（ｂ）はワード線の断面方向に沿った断面図である。
【図１７】本発明の一実施の形態である半導体記憶装置の製造方法を示すメモリマットの要部断面図であり、（ａ）は補助電極の断面方向に沿った断面図、（ｂ）はワード線の断面方向に沿った断面図である。
【図１８】本発明の一実施の形態である半導体記憶装置の製造方法を示すメモリマットの要部断面図であり、（ａ）は補助電極の断面方向に沿った断面図、（ｂ）はワード線の断面方向に沿った断面図である。
【図１９】本発明の一実施の形態である半導体記憶装置の製造方法を示すメモリマットの要部断面図であり、（ａ）は補助電極の断面方向に沿った断面図、（ｂ）はワード線の断面方向に沿った断面図である。
【図２０】本発明の一実施の形態である半導体記憶装置の製造方法を示すメモリマットの要部断面図であり、（ａ）は補助電極の断面方向に沿った断面図、（ｂ）はワード線の断面方向に沿った断面図である。
【図２１】本発明の一実施の形態である半導体記憶装置の製造方法を示すメモリマットの要部断面図であり、（ａ）は補助電極の断面方向に沿った断面図、（ｂ）はワード線の断面方向に沿った断面図である。
【図２２】本発明の一実施の形態である半導体記憶装置の製造方法を示すメモリマットの要部断面図であり、（ａ）は補助電極の断面方向に沿った断面図、（ｂ）はワード線の断面方向に沿った断面図である。
【図２３】本発明の一実施の形態である半導体記憶装置の製造方法を示すメモリマットの要部断面図であり、（ａ）は補助電極の断面方向に沿った断面図、（ｂ）はワード線の断面方向に沿った断面図である。
【図２４】本発明の一実施の形態である半導体記憶装置の製造方法を示すメモリマットの要部断面図であり、（ａ）は補助電極の断面方向に沿った断面図、（ｂ）はワード線の断面方向に沿った断面図である。
【図２５】本発明の他の実施の形態である半導体記憶装置のメモリセルアレイの補助電極断面方向に沿った半導体基板の要部断面図である。
【図２６】本発明の他の実施の形態である半導体記憶装置のメモリセルアレイのワード線断面方向に沿った半導体基板の要部断面図である。
【図２７】本発明のさらに他の実施の形態である半導体記憶装置のメモリセルアレイの補助電極断面方向に沿った半導体基板の要部断面図である。
【図２８】本発明のさらに他の実施の形態である半導体記憶装置のメモリセルアレイのワード線断面方向に沿った半導体基板の要部断面図である。
【図２９】本発明のさらに他の実施の形態である他の半導体記憶装置のメモリセルアレイの補助電極断面方向に沿った半導体基板の要部断面図である。
【図３０】本発明のさらに別の実施の形態である半導体記憶装置のメモリセルアレイの補助電極断面方向に沿った半導体基板の要部断面図である。
【符号の説明】
【００８２】
１  半導体基板
１ａ  シリコン基板表面
２  ｎ型ウェル
３  ｐ型ウェル
３Ａ  中間領域
３Ｂ  底面近傍
４  酸化シリコン膜
５  酸化シリコン膜（トンネル絶縁膜）
６  シリコン微小結晶粒
７  層間絶縁膜
８  多結晶シリコン膜
９  タングステンシリサイド膜
１０  窒化シリコン膜
１１  酸化シリコン膜
１２  隙間
１３〜１６  制御線
１７  素子分離溝
１８，１９  コンタクト形成部
２０，２１  選択用配線（制御線）
２２，２３  選択用ゲート
２４ａ，２４ｂ  コンタクトホール
２５〜２７  コンタクトホール
２８，２９  端部
３３  素子分離領域
３４，３５  溝
３６  穴パターン
３７  レジストパターン
３８  多結晶シリコン膜
３９  レジストパターン
４０  パターン
４１  酸化シリコン膜
４２  多結晶シリコン膜
４３  レジストパターン
４４  窒化シリコン膜
４５  拡散層
４６  フローティングゲート
４７  拡散層
４８  拡散層
Ａ  補助電極
Ｄ  ローカルデータ線
Ｇ  グローバルデータ線
Ｔ  アクティブ領域
Ｗ  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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