(57)【要約】【課題】アクティブマトリクス型の自発光表示装置において有機ＥＬの経時変動に対する補正能力を向上させる。【解決手段】画素回路の駆動部は、閾値補正回路とブートストラップ回路とを含む。閾値補正回路は、発光駆動に先だって駆動用トランジスタ１１１の閾値変動を検知し、その影響を打ち消す様にあらかじめ保持容量Ｃ１１１の電位を補正する。ブートストラップ回路は、発光駆動時発光素子１１７の特性変動を検知し、その影響を打ち消す様に保持容量Ｃ１１１の電位を自動的に調整するブートストラップ動作を行なう。画素回路は、さらに発光駆動時サンプリング部側と駆動部側とを切り離すスイッチ１１８を含んでおり、駆動部側がブートストラップ動作を確実に行なえる様にした。【選択図】図７
2005202255.tif 000002
【特許請求の範囲】
【請求項１】
行状の走査線と、列状の信号線と、両者が交差する部分に行列状に配された画素回路とを備え、
各画素回路は、発光素子と、保持容量と、サンプリング用トランジスタを含むサンプリング部と、駆動用トランジスタを含む駆動部とからなり、
前記サンプリング用トランジスタは、該走査線によって選択された時動作し、該信号線から映像信号をサンプリングして該保持容量に保持し、
前記駆動用トランジスタは、該保持容量に保持された信号電位に応じて該発光素子を発光駆動する表示装置であって、
前記画素回路の駆動部は、閾値補正回路とブートストラップ回路とを含み、
前記閾値補正回路は、発光駆動に先だって該駆動用トランジスタの閾値変動を検知し、その影響を打ち消す様にあらかじめ該保持容量の電位を補正し、
前記ブートストラップ回路は、発光駆動時該発光素子の特性変動を検知し、その影響を打ち消す様に該保持容量の電位を自動的に調整するブートストラップ動作を行ない、
前記画素回路は、さらに発光駆動時該サンプリング部側と該駆動部側とを切り離すスイッチを含んでおり、該駆動部側がブートストラップ動作を確実に行なえる様にしたことを特徴とする表示装置。
【請求項２】
前記スイッチは、該サンプリング部側と該駆動部側とを切り離すことによって、該ブートストラップ動作で上昇した信号電位が該サンプリング用トランジスタを介してリークしない様にし、該ブートストラップ動作を確実に行なうことを特徴とする請求項１記載の表示装置。
【請求項３】
前記スイッチは、該サンプリング部側と該駆動部側とを切り離すことによって、該駆動用トランジスタのゲートに寄生する容量を低減し、以って該駆動用トランジスタのゲートに作用するブートストラップ動作を確実に行なうことを特徴とする請求項１記載の表示装置。
【請求項４】
前記サンプリング部と前記駆動部とは結合容量によって互いに接続しており、前記スイッチは該結合容量を界にして該サンプリング部側と該駆動部側とを切り離すことを特徴とする請求項１記載の表示装置。
【請求項５】
前記駆動用トランジスタはＮ型の薄膜トランジスタであり、前記保持容量は該Ｎ型の薄膜トランジスタのゲートとソースの間に接続されており、前記閾値補正回路は該Ｎ型の薄膜トランジスタの閾値を検知しそれに対応した電位を該保持容量に保持させ、以って該Ｎ型の薄膜トランジスタのゲート・ソース間電位に該閾値に応じた電位を加えておくことを特徴とする請求項１記載の表示装置。
【請求項６】
前記駆動用トランジスタはＮ型の薄膜トランジスタであり、前記発光素子は該Ｎ型の薄膜トランジスタのソースに接続した有機ＥＬ素子であり、前記保持容量は該Ｎ型の薄膜トランジスタのソースとゲートの間に接続しており、前記ブートストラップ回路は該有機ＥＬ素子の特性変動に応じて変動する該Ｎ型の薄膜トランジスタのソース電位の変動を検知し、該検知されたソース電位に応じて該保持容量の電位をブートストラップすることを特徴とする請求項１記載の表示装置。
【請求項７】
行状の走査線と、列状の信号線と、両者が交差する部分に行列状に配された画素回路とを備え、各画素回路は、発光素子と、保持容量と、サンプリング用トランジスタを含むサンプリング部と、駆動用トランジスタを含む駆動部とからなり、前記サンプリング用トランジスタは、該走査線によって選択された時動作し、該信号線から映像信号をサンプリングして該保持容量に保持し、前記駆動用トランジスタは、該保持容量に保持された信号電位に応じて該発光素子を発光駆動する表示装置の駆動方法であって、
発光駆動に先だって該駆動用トランジスタの閾値変動を検知し、その影響を打ち消す様にあらかじめ該保持容量の電位を補正する手順と、
発光駆動時該発光素子の特性変動を検知し、その影響を打ち消す様に該保持容量の電位を自動的に調整するブートストラップ動作を行なう手順と、
発光駆動時該サンプリング部側と該駆動部側とを切り離す手順を行い、該駆動部側がブートストラップ動作を確実に行なえる様にしたことを特徴とする表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示装置及びその駆動方法に関する。詳しくは、有機ＥＬ素子によって代表される発光素子を画素とし薄膜トランジスタなどを画素駆動用の能動素子としたアクティブマトリクス型の自発光表示装置に関する。
【背景技術】
【０００２】
有機薄膜に電界をかけると発光する現象を利用した有機ＥＬ平面表示装置の開発が近年盛んになっている。有機ＥＬは、印加電圧が１０Ｖ以下で低電圧なので低消費電力であり、また自発光素子であるため、液晶表示装置には必須な照明部材を必要とせず軽量および薄型化が容易である。更に、有機ＥＬの応答速度は数μｓ程度と非常に高速であるので、動画表示時の残像が発生しない。
【０００３】
有機ＥＬ素子を用いた平面自発光表示装置の中でも、取り分け画素回路を構成する能動素子として薄膜トランジスタを用いたアクティブマトリクス型平面自発光表示装置の開発が盛んであり、以下の特許文献１に記載されている。
【特許文献１】特開平８−２３４６８３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、トランジスタの閾値のプロセス変動や有機ＥＬ素子の経時変動等のデバイス特性変動が発光輝度に影響を与えてしまうため、画素回路内で変動補正させる必要がある。そこで本発明は、閾値補正機能によりトランジスタの閾値のプロセス変動を補正することができる様にすることを課題とする。また、有機ＥＬ素子の電流−電圧特性が経時変動しても、常に一定の輝度を保つことができる様にすることを課題とする。さらに、有機ＥＬの経時変動に対する補正能力を向上させることを課題とする。
【課題を解決するための手段】
【０００５】
上述した課題を解決するために以下の手段を講じた。即ち、行状の走査線と、列状の信号線と、両者が交差する部分に行列状に配された画素回路とを備え、各画素回路は、発光素子と、保持容量と、サンプリング用トランジスタを含むサンプリング部と、駆動用トランジスタを含む駆動部とからなり、前記サンプリング用トランジスタは、該走査線によって選択された時動作し、該信号線から映像信号をサンプリングして該保持容量に保持し、前記駆動用トランジスタは、該保持容量に保持された信号電位に応じて該発光素子を発光駆動する表示装置であって、前記画素回路の駆動部は、閾値補正回路とブートストラップ回路とを含み、前記閾値補正回路は、発光駆動に先だって該駆動用トランジスタの閾値変動を検知し、その影響を打ち消す様にあらかじめ該保持容量の電位を補正し、前記ブートストラップ回路は、発光駆動時該発光素子の特性変動を検知し、その影響を打ち消す様に該保持容量の電位を自動的に調整するブートストラップ動作を行ない、前記画素回路は、さらに発光駆動時該サンプリング部側と該駆動部側とを切り離すスイッチを含んでおり、該駆動部側がブートストラップ動作を確実に行なえる様にしたことを特徴とする。
【０００６】
具体的には、前記スイッチは、該サンプリング部側と該駆動部側とを切り離すことによって、該ブートストラップ動作で上昇した信号電位が該サンプリング用トランジスタを介してリークしない様にし、該ブートストラップ動作を確実に行なう。又前記スイッチは、該サンプリング部側と該駆動部側とを切り離すことによって、該駆動用トランジスタのゲートに寄生する容量を低減し以って該駆動用トランジスタのゲートに作用するブートストラップ動作を確実に行なう。好ましくは、前記サンプリング部と前記駆動部とは結合容量によって互いに接続しており、前記スイッチは該結合容量を界にして該サンプリング部側と該駆動部側とを切り離す。一態様では、前記駆動用トランジスタはＮ型の薄膜トランジスタであり、前記保持容量は該Ｎ型の薄膜トランジスタのゲートとソースの間に接続されており、前記閾値補正回路は該Ｎ型の薄膜トランジスタの閾値を検知しそれに対応した電位を該保持容量に保持させ、以って該Ｎ型の薄膜トランジスタのゲート・ソース間電位に該閾値に応じた電位を加えておく。又、前記駆動用トランジスタはＮ型の薄膜トランジスタであり、前記発光素子は該Ｎ型の薄膜トランジスタのソースに接続した有機ＥＬ素子であり、前記保持容量は該Ｎ型の薄膜トランジスタのソースとゲートの間に接続しており、前記ブートストラップ回路は該有機ＥＬ素子の特性変動に応じて変動する該Ｎ型の薄膜トランジスタのソース電位の変動を検知し、該検知されたソース電位に応じて該保持容量の電位をブートストラップする。
【発明の効果】
【０００７】
本発明によれば、閾値補正機能によりトランジスタの閾値のプロセス変動を補正することができる。また、発光時における保持容量のブートストラップ動作により有機ＥＬ素子の電流−電圧特性が経時変動しても駆動用トランジスタのゲート−ソース間電圧がブートストラップした保持容量で一定に保たれるため、常に一定の輝度を保つことができる。さらに、このブートストラップ方式では駆動用トランジスタのゲート電位の上昇によってサンプリング用トランジスタを介してサンプリング電位のリークを引き起こすが、サンプリング部と駆動部の間にスイッチング用トランジスタを一つ追加することによりブートストラップ時にこのトランジスタをオフすることで、駆動用トランジスタのゲート電位が上昇してもサンプリング用トランジスタのドレイン−ソース間電圧は上昇しないため、サンプリング電位のリークは引き起こされない。また、駆動用トランジスタのゲートに寄生する容量が発光時のブートストラップ動作の妨げとなるが、追加したスイッチング用トランジスタがオフすることで駆動用トランジスタのゲートに寄生する容量を低減できる。このためサンプリング用トランジスタのリークによる画質への影響を抑制し、有機ＥＬの経時変動に対する補正能力を向上させることができる。
この様に本発明では、有機ＥＬ（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子を含む表示装置において、トランジスタの閾値補正と有機ＥＬの経時変動補正機能を備えた有機ＥＬ画素回路中にスイッチング用トランジスタを一つ追加することにより、サンプリング電位のリークを回避することで縦クロストークの発生を抑制することができる。また、有機ＥＬの経時変動補正能力を向上させることができるため、デバイスの不安定性に対する補正能力を向上させることができる。
【発明を実施するための最良の形態】
【０００８】
以下図面を参照して本発明の実施の形態を詳細に説明する。図１はアクティブマトリクス型で駆動される有機ＥＬ画素回路の一般的な構成を示す図である。図１の画素回路は直交配列された走査線ＷＳＬ１０１と映像信号線ＤＴＬ１０１の交差部にサンプリング用Ｎ型トランジスタ１１５が配置され、サンプリング用Ｎ型トランジスタ１１５のゲートと走査線ＷＳＬ１０１が接続され、ドレインと映像信号線ＤＴＬ１０１が接続される。サンプリング用Ｎ型トランジスタ１１５のソースには保持容量Ｃ１１１の上部電極と駆動用Ｎ型トランジスタ１１１のゲートが接続される。駆動用Ｎ型トランジスタ１１１のドレインには電源供給線Ｖｃｃが接続され、ソースには有機ＥＬ素子１１７のアノードが接続される。保持容量Ｃ１１１の下部電極と有機ＥＬ素子１１７のカソードが共通電源供給線ＧＮＤに接続される。
【０００９】
図２は、図１で示した画素回路の動作を説明するもので、映像信号線電位をサンプリングし、有機ＥＬを発光状態にする動作を図示している。走査線電位が高電位に遷移することで、サンプリング用Ｎ型トランジスタはＯＮ状態となり、映像信号線電位を保持容量に充電する。すると、駆動用Ｎ型トランジスタのゲート電位は上昇を開始し、ドレイン電流を流し始める。そのため、有機ＥＬのアノード電位は上昇し発光を開始する。そして、走査線電位が低電位に遷移すると、保持容量に映像信号電位が保持され、駆動用Ｎ型トランジスタの電位は一定となり、発光輝度は、次フレームまで一定となる。しかしながら、駆動用Ｎ型トランジスタの製造による閾値変動のため同一のゲート電位を与えても駆動電流が変動する。また、有機ＥＬの経時変動特性により、有機ＥＬのアノード電位が変動する。アノード電位の変動は駆動用Ｎ型トランジスタのゲート−ソース間電圧の変動となり、駆動電流の変動を引き起こす。駆動電流の変動は発光輝度の変動となる。
【００１０】
図３は有機ＥＬの経時変動を補正する有機ＥＬ画素回路の一実施例を示す画素回路である。本画素回路は、発光素子１１７と、保持容量Ｃ１１１と、サンプリング用トランジスタ１１５を含むサンプリング部と、駆動用トランジスタ１１１を含む駆動部とからなる。サンプリング用トランジスタ１１５は、走査線ＷＳＬ１０１によって選択された時動作し、信号線ＤＴＬ１０１から映像信号をサンプリングして保持容量Ｃ１１１に保持する。駆動用トランジスタ１１１は、保持容量Ｃ１１１に保持された信号電位に応じて発光素子１１７を発光駆動する。本画素回路の駆動部は、更にトランジスタ１１４で構成されたブートストラップ回路を含む。ブートストラップ回路は、発光駆動時発光素子１１７の特性変動を検知し、その影響を打ち消す様に保持容量Ｃ１１１の電位を自動的に調整するブートストラップ動作を行なう。ここで駆動用トランジスタ１１１はＮ型の薄膜トランジスタであり、発光素子１１７はＮ型の薄膜トランジスタ１１１のソースに接続した有機ＥＬ素子であり、保持容量Ｃ１１１はＮ型の薄膜トランジスタ１１１のソースとゲートの間に接続している。ブートストラップ回路は有機ＥＬ素子１１７の特性変動に応じて変動するＮ型の薄膜トランジスタ１１１のソース電位の変動を検知し、検知されたソース電位に応じて保持容量Ｃ１１１の電位をブートストラップする。
【００１１】
図４は駆動用トランジスタの閾値変動を補正する閾値補正回路と、有機ＥＬの経時変動を補正するブートストラップ回路とを備えた有機ＥＬ画素回路の一実施例を示す画素回路である。図４の画素回路は走査線ＷＳＬ１０１と映像信号線ＤＴＬ１０１の交差部に配置されたサンプリング用Ｎ型トランジスタ１１５と、走査線ＡＺＬ１０１とオフセット電源供給線Ｖｏｆｓの交差部に配置されたスイッチング用Ｎ型トランジスタ１１６と、走査線ＡＺＬ１０１に接続されたスイッチング用Ｎ型トランジスタ１１３と、電源供給線Ｖｃｃと駆動用Ｎ型トランジスタのドレインに接続されたスイッチング用Ｎ型トランジスタ１１２と、電源供給線ＧＮＤと駆動用Ｎ型トランジスタのソースに接続されたスイッチング用Ｎ型トランジスタ１１４と、駆動用Ｎ型トランジスタ１１１と、入力容量Ｃ１１２と、保持容量Ｃ１１１と、有機ＥＬ素子１１７を備える。
【００１２】
ここで、ブートストラップ回路の部分は図３に示した構成と同様であるので、閾値補正回路の部分を特に説明する。本閾値補正回路は、スイッチングトランジスタ１１２，１１３及び１１６などで構成されており、発光駆動に先だって駆動用トランジスタ１１１の閾値変動を検知し、その影響を打ち消す様にあらかじめ保持容量Ｃ１１１の電位を補正する。駆動用トランジスタ１１１はＮ型の薄膜トランジスタであり、保持容量Ｃ１１１はＮ型の薄膜トランジスタ１１１のゲートとソースの間に接続されており、閾値補正回路はＮ型の薄膜トランジスタ１１１の閾値を検知しそれに対応した電位を保持容量Ｃ１１１に保持させ、以ってＮ型の薄膜トランジスタ１１１のゲート・ソース間電位に該閾値に応じた電位を加えておく。なお、本画素回路のサンプリング部側と駆動部側とは結合容量Ｃ１１２によって互いに接続している。
【００１３】
図５は図４の有機ＥＬ画素回路の動作を説明するもので、発光状態から走査線ＤＳＬ１０１を高電位側に遷移することでスイッチング用Ｎ型トランジスタ１１４はＯＮ状態となり、駆動用Ｎ型トランジスタ１１１のソース電位（ノードＮＤ１１１）は電源供給線ＧＮＤの電位となる。次に走査線ＡＺＬ１０１を高電位側に遷移することでスイッチングトランジスタ１１６、１１３はＯＮ状態となり、駆動用Ｎ型トランジスタ１１１のゲート（ノードＮＤ１１２）とドレインは、スイッチング用Ｎ型トランジスタ１１２、１１４と駆動用Ｎ型トランジスタ１１１のオン抵抗比の分圧で決定される電位となる。走査線ＤＳＬ１１１を低電位側に遷移することでスイッチング用Ｎ型トランジスタ１１２はオフし、駆動用Ｎ型トランジスタのゲートとドレインの電位は下降を開始し、やがて駆動用Ｎ型トランジスタの閾値となる。次に、走査線ＡＺＬ１０１を低電位側に遷移させてスイッチング用Ｎ型トランジスタ１１６、１１３をＯＦＦ状態にし、走査線ＷＳＬ１０１を高電位側に遷移させてサンプリング用Ｎ型トランジスタ１１５をＯＮ状態にして映像信号線電位をサンプリングする。走査線ＷＳＬ１０１を低電位側に遷移すると入力容量Ｃ１１２と保持容量Ｃ１１１の比率によって決定される電位が保持容量Ｃ１１１に保持される。次に走査線ＤＳＬ１１１を高電位側に遷移さると駆動用Ｎ型トランジスタ１１１は駆動電流を流し始める。これと同時に走査線ＤＳＬ１０１を低電位側に遷移させるとスイッチング用Ｎ型トランジスタ１１４はＯＦＦ状態となり、有機ＥＬ１１７のアノードは駆動電流に応じて上昇する。有機ＥＬ１１７のアノード電位の上昇は駆動用Ｎ型トランジスタ１１１のソース電位の上昇となる。駆動用Ｎ型トランジスタ１１１のソースが上昇すると保持容量Ｃ１１１のブートストラップ動作により駆動用Ｎ型トランジスタ１１１のゲート電位も上昇する。ゲート電位の上昇量はソース電位の上昇量に等しくなる。
【００１４】
しかしながら、駆動用Ｎ型トランジスタ１１１のゲートの上昇は入力容量Ｃ１１２を介してサンプリング用Ｎ型トランジスタ１１５のソース（ノードＮＤ１１４）を上昇させるため映像信号線ＤＴＬ１０１に低電位が供給されたときにサンプリング用Ｎ型トランジスタ１１５のドレイン−ソース間電圧が増大し、保持電位のリークを引き起こす。保持電位のリークは駆動電流の減少を引き起こし、駆動電流の減少は発光輝度の低下となる。この発光輝度の低下は表示パネルに縦クロストークとして現れる。また、駆動用Ｎ型トランジスタ１１１のゲートに寄生容量が形成されると駆動用Ｎ型トランジスタのゲートはソースの上昇に追随できず、ゲートの電位上昇はソースの電位上昇より小さくなる。ゲートがソースに追随しなくなると駆動用Ｎ型トランジスタ１１１のゲート−ソース間電圧が減少し、駆動電流が減少する。駆動電流の減少は発光輝度の低下となり、有機ＥＬ１１７の経時変動の補正ができないことになる。
【００１５】
図６は、ブートストラップ動作時において駆動用Ｎ型トランジスタ１１１のゲートに寄生する各容量に着目した有機ＥＬ画素回路図である。図６のＣ１は保持容量Ｃ１１１の容量値、Ｃ２は結合容量Ｃ１１２の容量値、Ｃｄ１、Ｃｄ２、Ｃｄ３は各スイッチング用Ｎ型トランジスタのＯＦＦ状態における拡散容量であり、Ｃｇｓは駆動用Ｎ型トランジスタのゲート−ソース間容量である。駆動用Ｎ型トランジスタのゲートにこれらの容量が寄生するとき、駆動用Ｎ型トランジスタのゲート電位の上昇とソース電位の上昇との比は次式で表すことができる。次式が１に近いほど有機ＥＬの経時変動補正能力が高いこととなる。
（Ｃ１＋Ｃｇｓ）／（Ｃ１＋Ｃｄ３＋Ｃｇｓ＋Ｃ２（Ｃｄ１＋Ｃｄ２）／（Ｃ２＋Ｃｄ１＋Ｃｄ２））
【００１６】
図７は本発明の一実施形態例を示す画素回路である。図７の画素回路は図４の有機ＥＬ画素回路の入力容量Ｃ１１２と保持容量Ｃ１１１の間にスイッチング用Ｎ型トランジスタ１１８を一つ追加した構成となっており、走査線ＷＳＬ１０１と映像信号線ＤＴＬ１０１の交差部に配置されたサンプリング用Ｎ型トランジスタ１１５と、走査線ＡＺＬ１０１とオフセット電源供給線Ｖｏｆｓの交差部に配置されたスイッチング用Ｎ型トランジスタ１１６と、走査線ＤＳＬ１０１に接続されたスイッチング用Ｎ型トランジスタ１１８と、走査線ＡＺＬ１０１に接続されたスイッチング用Ｎ型トランジスタ１１３と、電源供給線Ｖｃｃと駆動用Ｎ型トランジスタのドレインに接続されたスイッチング用Ｎ型トランジスタ１１２と、電源供給線ＧＮＤと駆動用Ｎ型トランジスタのソースに接続されたスイッチング用Ｎ型トランジスタ１１４と、駆動用Ｎ型トランジスタ１１１と、入力容量Ｃ１１２と、保持容量Ｃ１１１と、有機ＥＬ素子１１７を備える。
【００１７】
図８は、図７で示した実施例の画素回路の動作を説明するもので、各走査線に電位供給するタイミングは図４で示した回路と同一であるが、発光時のブートストラップ動作と共に入力容量Ｃ１１２と保持容量Ｃ１１１の間に接続されたスイッチング用Ｎ型トランジスタ１１８がＯＦＦ状態となり、駆動用Ｎ型トランジスタ１１１のゲート（ノードＮＤ１１２）が上昇してもサンプリング用Ｎ型トランジスタ１１５のソース（ノードＮＤ１１４）は上昇しない。サンプリング用Ｎ型トランジスタ１１５のソースが上昇しなければ映像信号線ＤＴＬ１０１に低電位が供給されてもサンプリング用Ｎ型トランジスタ１１５のドレイン−ソース間電圧は増加しないため、サンプリング用Ｎ型トランジスタ１１５によるサンプリング電位のリークを回避することが出来、縦クロストークを抑制できる。
【００１８】
図９は、図７で示した実施例の画素回路のブートストラップ動作時に駆動用Ｎ型トランジスタのゲートに寄生する各容量に着目したものである。図９のＣ１は保持容量Ｃ１１１の容量値、Ｃ２は結合容量Ｃ１１２の容量値、Ｃｄ１、Ｃｄ２は各スイッチング用Ｎ型トランジスタのＯＦＦ状態における拡散容量であり、Ｃｇｓは駆動用Ｎ型トランジスタのゲート−ソース間容量である。駆動用Ｎ型トランジスタのゲートにこれらの容量が寄生するとき、駆動用Ｎ型トランジスタのゲート電位の上昇とソース電位の上昇との比は図４と同様に次式で表すことができる。
（Ｃ１＋Ｃｇｓ）／（Ｃ１＋Ｃｄ１＋Ｃｄ２＋Ｃｇｓ）
駆動用Ｎ型トランジスタのゲートに寄生する容量はスイッチング用Ｎ型トランジスタ１１８のＯＦＦ状態による拡散容量のため、入力容量Ｃ１１２とサンプリング用Ｎ型トランジスタ１１５の拡散容量とスイッチング用Ｎ型トランジスタ１１６の拡散容量を無視できる。このため、駆動用Ｎ型トランジスタのゲートに形成される寄生容量は大幅に軽減され、ゲートはソースの電位上昇に追随できるようになる。駆動用Ｎ型トランジスタのゲートがソースの電位上昇に追随できれば、有機ＥＬの経時変動の補正能力が向上することになる。
【００１９】
以下、参考のため、図３で概略的に説明したブートストラップ回路の動作を詳細に説明する。図１０は、ブートストラップ回路を採用した有機ＥＬ表示装置の構成を示すブロック図である。図１１は、図１０の有機ＥＬ表示装置において画素回路の具体的な構成を示す回路図である。
【００２０】
この表示装置１００は、図１０および図１１に示すように、画素回路（ＰＸＬＣ）１０１がｍ×ｎのマトリクス状に配列された画素アレイ部１０２、水平セレクタ（ＨＳＥＬ）１０３、ライトスキャナ（ＷＳＣＮ）１０４、ドライブスキャナ（ＤＳＣＮ１）１０５、水平セレクタ１０３により選択され輝度情報に応じたデータ信号が供給される信号線ＤＴＬ１０１〜ＤＴ１１０ｎ、ライトスキャナ１０４により選択駆動される走査線ＷＳＬ１０１〜ＷＳＬ１０ｍ、およびドライブスキャナ１０５により選択駆動される駆動線ＤＳＬ１０１〜ＤＳＬ１０ｍを有する。
【００２１】
なお、画素アレイ部１０２において、画素回路１０１はｍ×ｎのマトリクス状に配列されるが、図１０においては図面の簡単化のために２（＝ｍ）×３（＝ｎ）のマトリクス状に配列した例を示している。また、図１１においても、図面の簡単化のために一つの画素回路の具体的な構成を示している。
【００２２】
本画素回路１０１は、図１１に示すように、ｎチャネルＴＦＴ１１１〜ＴＦＴ１１５、キャパシタＣ１１１、有機ＥＬ素子（ＯＬＥＤ：電気光学素子）からなる発光素子１１７、およびノードＮＤ１１１，ＮＤ１１２を有する。また、図１１において、ＤＴＬ１０１は信号線を、ＷＳＬ１０１は走査線を、ＤＳＬ１０１は駆動線をそれぞれ示している。これらの構成要素のうち、ＴＦＴ１１１が駆動用電界効果トランジスタを構成し、サンプリング用ＴＦＴ１１５が第１のスイッチを構成し、ＴＦＴ１１４が第２のスイッチを構成し、キャパシタＣ１１１が保持容量素子を構成している。また、走査線ＷＳＬ１０１が本発明に係る第１の制御線に対応し、駆動線ＤＳＬ１０１が第２の制御線に対応する。また、電源電圧Ｖｃｃの供給ライン（電源電位）が第１の基準電位に相当し、接地電位ＧＮＤが第２の基準電位に相当している。
【００２３】
画素回路１０１において、ＴＦＴ１１１のソースと接地電位ＧＮＤとの間に発光素子（ＯＬＥＤ）１１７が接続されている。具体的には、発光素子１１７のアノードがＴＦＴ１１１のソースに接続され、カソード側が接地電位ＧＮＤに接続されている。発光素子１１７のアノードとＴＦＴ１１１のソースとの接続点によりノードＮＤ１１１が構成されている。ＴＦＴ１１１のソースがＴＦＴ１１４のドレインおよびキャパシタＣ１１１の第１電極に接続され、ＴＦＴ１１１のゲートがノードＮＤ１１２に接続されている。ＴＦＴｌｌ４のソースが固定電位（本実施形態では接地電位ＧＮＤ）に接続され、ＴＦＴ１１４のゲートが駆動線ＤＳＬ１０１に接続されている。また、キャパシタＣ１１１の第２電極がノードＮＤ１１２に接続されている。信号線ＤＴＬ１０１とノードＮＤ１１２にサンプリング用ＴＦＴ１１５のソース・ドレインがそれぞれ接続されている。そして、ＴＦＴ１１５のゲートが走査線ＷＳＬ１０１に接続されている。
【００２４】
このように、本実施形態に係る画素回路１０１は、駆動用トランジスタとしてのＴＦＴ１１１のゲート・ソース間にキャパシタＣ１１１が接続され、ＴＦＴ１１１のソース電位をスイッチトランジスタとしてのＴＦＴ１１４に介して固定電位に接続するよう構成されている。
【００２５】
次に、上記構成の動作を、画素回路の動作を中心に、図１２（Ａ）〜（Ｆ）および図１３（Ａ）〜（Ｆ）に関連付けて説明する。なお、図１３（Ａ）は画素配列の第１行目の走査線ＷＳＬ１０１に印加される走査信号ｗｓ〔１〕を、図１３（Ｂ）は画素配列の第２行目の走査線ＷＳＬ１０２に印加される走査信号ｗｓ〔２〕を、図１３（Ｃ）は画素配列の第１行目の駆動線ＤＳＬ１０１に印加される駆動信号ｄｓ〔１〕を、図１３（Ｄ）は画素配列の第２行目の駆動線ＤＳＬ１０２に印加される駆動信号ｄｓ〔２〕を、図１３（Ｅ）はＴＦＴ１１１のゲート電位Ｖｇ（ノードＮＤ１１２）を、図１３（Ｆ）はＴＦＴ１１１のソース電位Ｖｓ（ノードＮＤ１１１）をそれぞれ示している。
【００２６】
まず、通常のＥＬ発光素子１１７の発光状態時は、図１３（Ａ）〜（Ｄ）に示すように、ライトスキャナ１０４より走査線ＷＳＬ１０１，ＷＳＬ１０２，・・への走査信号ｗｓ〔１〕，ｗｓ〔２〕，・・が選択的にローレベルに設定され、ドライブスキャナ１０５により駆動線ＤＳＬ１０１，ＤＳＬ１０２，・・への駆動信号ｄｓ〔１〕，ｄｓ〔２〕，・・が選択的にローレベルに設定される。その結果、画素回路１０１においては、図１２（Ａ）に示すように、ＴＦＴ１１５とＴＦＴ１１４がオフした状態に保持される。
【００２７】
次に、ＥＬ発光素子１１７の非発光期間において、図１３（Ａ）〜（Ｄ）に示すように、ライトスキャナ１０４より走査線ＷＳＬ１０１，ＷＳＬ１０２，・・への走査信号ｗｓ〔１〕，ｗｓ〔２〕，・・がローレベルに保持され、ドライブスキャナ１０５により駆動線ＤＳＬ１０１，ＤＳＬ１０２，・・への駆動信号ｄｓ〔１〕，ｄｓ〔２〕，・・が選択的にハイレベルに設定される。その結果、画素回路１０１においては、図１２（Ｂ）に示すように、ＴＦＴ１１５はオフ状態に保持されたままで、ＴＦＴ１１４がオンする。このとき、ＴＦＴ１１４を介して電流が流れ、図１３（Ｆ）に示すように、ＴＦＴ１１１のソース電位Ｖｓは接地電位ＧＮＤまで下降する。そのため、ＥＬ発光素子１１７に印加される電圧も０Ｖとなり、ＥＬ発光素子１１７は非発光となる。
【００２８】
次に、ＥＬ発光素子１１７の非発光期間において、図１３（Ａ）〜（Ｄ）に示すように、ドライブスキャナ１０５により駆動線ＤＳＬ１０１，ＤＳＬ１０２，・・への駆動信号ｄｓ〔１〕，ｄｓ〔２〕，・・がハイレベルに保持されたまま、ライトスキャナ１０４より走査線ＷＳＬ１０１，ＷＳＬ１０２，・・への走査信号ｗｓ〔１〕，ｗｓ〔２〕，・・が選択的にハイレベルに設定される。その結果、画素回路１０１においては、図１２（Ｃ）に示すように、ＴＦＴ１１４がオン状態に保持されたままで、ＴＦＴ１１５がオンする。これにより、水平セレクタ１０３により信号線ＤＴＬ１０１に伝搬された入力信号（Ｖｉｎ）が保持容量としてのキャパシタＣ１１１に書き込まれる。このとき、図１３（Ｆ）に示すように、駆動用トランジスタとしてのＴＦＴ１１１のソース電位Ｖｓは接地電位レベル（ＧＮＤレベル）にあるため、図１３（Ｅ），（Ｆ）に示すように、ＴＦＴ１１１のゲート・ソース間の電位差は入力信号の電圧Ｖｉｎと等しくなる。
【００２９】
その後、ＥＬ発光素子１１７の非発光期間において、図１３（Ａ）〜（Ｄ）に示すように、ドライブスキャナ１０５により駆動線ＤＳＬ１０１，ＤＳＬ１０２，・・への駆動信号ｄｓ〔１〕，ｄｓ〔２〕，・・がハイレベルに保持されたまま、ライトスキャナ１０４より走査線ＷＳＬ１０１，ＷＳＬ１０２，・・への走査信号ｗｓ〔１〕，ｗｓ〔２〕，・・が選択的にローレベルに設定される。その結果、画素回路１０１においては、図１２（Ｄ）に示すように、ＴＦＴ１１５がオフ状態となり、保持容量としてのキャパシタＣ１１１への入力信号の書き込みが終了する。
【００３０】
その後に図１３（Ａ）〜（Ｄ）に示すように、ライトスキャナ１０４より走査線ＷＳＬ１０１，ＷＳＬ１０２，・・への走査信号ｗｓ〔１〕，ｗｓ〔２〕，・・はローレベルに保持され、ドライブスキャナ１０５により駆動線ＤＳＬ１０１，ＤＳＬ１０２，・・への駆動信号ｄｓ〔１〕，ｄｓ〔２〕，・・が選択的にローレベルに設定される。その結果、画素回路１０１においては、図１２（Ｅ）に示すように、ＴＦＴ１１４がオフ状態となる。ＴＦＴ１１４がオフすることで、図１３（Ｆ）に示すように、駆動用トランジスタとしてのＴＦＴ１１１のソース電位Ｖｓは上昇し、ＥＬ発光素子１１７にも電流が流れる。
【００３１】
ＴＦＴ１１１のソース電位Ｖｓは変動するにもかかわらず、ＴＦＴ１１１のゲート・ソース間には容量があるために、図１３（Ｅ），（Ｆ）に示すように、ゲート・ソース電位は常にＶｉｎにて保たれている。このとき、駆動用トランジスタとしてのＴＦＴ１１１は飽和領域で駆動しているので、このＴＦＴ１１１に流れる電流値ＩｄｓはＴＦＴ１１１のゲート・ソース電圧であるＶｉｎにて決められる。この電流ＩｄｓはＥＬ発光素子１１７にも同様に流れ、ＥＬ発光素子１１７は発光する。ＥＬ発光素子１１７の等価回路は図１２（Ｆ）に示すようになっているため、このときノードＮＤ１１１の電位はＥＬ発光素子１１７に電流Ｉｄｓが流れるゲート電位まで上昇する。この電位上昇に伴い、キャパシタ１１１（保持容量）を介してノードＮＤ１１２の電位も同様に上昇する。これにより、前述した通りＴＦＴ１１１のゲート・ソース電位はＶｉｎに保たれる。
【００３２】
ここで一般に、ＥＬ発光素子は発光時間が長くなるに従い、そのＩ−Ｖ特性は劣化する。そのため、駆動用トランジスタが同じ電流値を流したとしても、ＥＬ発光素子に印加される電位は変化し、ノードＮＤ１１１の電位は下降する。しかしながら、本回路では駆動用トランジスタのゲート・ソース間電位が一定に保たれたままノードＮＤ１１１の電位は下降するので、駆動用トランジスタ（ＴＦＴ１１１）に流れる電流は変化しない。よって、ＥＬ発光素子に流れる電流も変化せず、ＥＬ発光素子のＩ−Ｖ特性が劣化しても、入力電圧Ｖｉｎに相当した電流が常に流れつづける。
【００３３】
以上説明したように、本実施形態によれば、駆動用トランジスタとしてのＴＦＴ１１１のソースが発光素子１１７のアノードに接続され、ドレインが電源電位Ｖｃｃに接続され、ＴＦＴ１１１のゲート・ソース問にキャパシタＣ１１１が接続され、ＴＦＴ１１１のソース電位をスイッチトランジスタとしてのＴＦＴ１１４を介して固定電位に接続するよう構成されていることから、以下の効果を得ることができる。ＥＬ発光素子のＩ−Ｖ特性が経時変化しても、輝度劣化の無いソースフォロワー出力が行える。ｎチャネルトランジスタのソースフォロワー回路が可能となり、現状のアノード・カソード電極を用いたままで、ｎチャネルトランジスタをＥＬ発光素子の駆動素子として用いることができる。また、ｎチャネルのみで画素回路のトランジスタを構成することができ、ＴＦＴ作成においてａ−Ｓｉプロセスを用いることができるようになる。これにより、ＴＦＴ基板の低コスト化が可能となる。
【００３４】
続いて参考のため、図４及び図７で概略的に説明した閾値補正回路の動作を詳細に説明する。図１４は、ブートストラップ回路に加え閾値補正回路を採用した有機ＥＬ表示装置の構成を示すブロック図である。図１５は、図１４の有機ＥＬ表示装置において画素回路の具体的な構成を示す回路図である。
【００３５】
この表示装置１００は、図１４および図１５に示すように、画素回路（ＰＸＬＣ）１０１がｍ×ｎのマトリクス状に配列された画素アレイ部１０２、水平セレクタ（ＨＳＥＬ）１０３、ライトスキャナ（ＷＳＣＮ）１０４、第１のドライブスキャナ（ＤＳＣＮ１）１０５、第２のドライブスキャナ（ＤＳＣＮ２）１０６、オートゼロ回路（ＡＺＲＤ）１０７、水平セレクタ１０３により選択され輝度情報に応じたデータ信号が供給される信号線ＤＴＬ１０１〜ＤＴ１１０ｎ、ライトスキャナ１０４により選択駆動される走査線ＷＳＬ１０１〜ＷＳＬ１０ｍ、第１のドライブスキャナ１０５により選択駆動される駆動線ＤＳＬ１０１〜ＤＳＬ１０ｍ、第２のドライブスキャナ１０６により選択駆動される駆動線ＤＳＬ１１１〜ＤＳＬｌｌｍ、およびオートゼロ回路１０７により選択駆動されるオートゼロ線ＡＺＬ１０１〜ＡＺＬ１０ｍを有する。
【００３６】
なお、画素アレイ部１０２において、画素回路１０１はｍ×ｎのマトリクス状に配列されるが、図１４においては図面の簡単化のために２（＝ｍ）×３（＝ｎ）のマトリクス状に配列した例を示している。また、図１５においても、図面の簡単化のために一つの画素回路の具体的な構成を示している。
【００３７】
本第実施形態に係る画素回路１０１は、図１５に示すように、ｎチャネルＴＦＴ１１１〜ＴＦＴ１１６、キャパシタＣ１１１，Ｃ１１２、有機ＥＬ素子（ＯＬＥＤ：電気光学素子）からなる発光素子１１７、第１のノードＮＤ１１１、第２のノードＮＤ１１２、第３のノードＮＤｌｌ３、および第４のノードＮＤ１１４を有する。また、図１５において、ＤＴＬ１０１は信号線を、ＷＳＬ１０１は走査線を、ＤＳＬ１０１，ＤＳＬ１１１は駆動線を、ＡＺＬ１０１はオートゼロ線をそれぞれ示している。これらの構成要素のうち、ＴＦＴ１１１が駆動トランジスタを構成し、ＴＦＴ１１２が第１のスイッチを構成し、ＴＦＴ１１３が第２のスイッチを構成し、ＴＦＴ１１４が第３のスイッチを構成し、ＴＦＴ１１５が第４のスイッチを構成し、ＴＦＴ１１６が第５のスイッチを構成し、キャパシタＣ１１１が保持容量素子を構成し、キャパシタＣ１１２が結合容量素子を構成している。
【００３８】
画素回路１０１において、電源電位Ｖｃｃと接地電位ＧＮＤとの間に、第１のスイッチとしてのＴＦＴ１１２、第３のノードＮＤ１１３、駆動用トランジスタとしてのＴＦＴ１１１、第１のノードＮＤ１１１、および発光素子（ＯＬＥＤ）１１７が直列に接続されている。具体的には、発光素子１１７のカソードが接地電位ＧＮＤに接続され、アノードが第１のノードＮＤ１１１に接続され、ＴＦＴ１１１のソースが第１のノードＮＤ１１１に接続され、ＴＦＴ１１１のドレインが第３のノードＮＤ１１３に接続され、第３のノードＮＤ１１３と電源電位Ｖｃｃとの間にＴＦＴ１１２のソース・ドレインが接続されている。そして、ＴＦＴ１１１のゲートが第２のノードＮＤ１１２に接続され、ＴＦＴ１１２のゲートが駆動線ＤＳＬｌ１１に接続されている。第２のノードＮＤ１１２と第３のノードＮＤ１１３との間にＴＦＴ１１３のソース・ドレインが接続され、ＴＦＴ１１３のゲートがオートゼロ線ＡＺＬ１０１に接続されている。ＴＦＴ１１４のドレインが第１のノード１１１およびキャパシタＣ１１１の第１電極に接続され、ソースが固定電位（本実施形態では接地電位ＧＮＤ）に接続され、ＴＦＴ１１４のゲートが駆動線ＤＳＬ１０１に接続されている。また、キャパシタＣ１１１の第２電極が第２のノードＮＤ１１２に接続されている。キャパシタＣ１１２の第１電極が第２のノードＮＤ１１２に接続され、第２電極が第４のノードＮＤ１１４に接続されている。信号線ＤＴＬ１０１と第４のノードＮＤ１１４に第４のスイッチとしてのＴＦＴ１１５のソース・ドレインがそれぞれ接続されている。そして、ＴＦＴ１１５のゲートが走査線ＷＳＬ１０１に接続されている。さらに、第４のノードＮＤ１１４と所定電位Ｖｏｆｓとの間にＴＦＴ１１６のソース・ドレインがそれぞれ接続されている。そして、ＴＦＴ１１６のゲートがオートゼロ線ＡＺＬ１０１に接続されている。
【００３９】
このように、本実施形態に係る画素回路１０１は、駆動用トランジスタとしてのＴＦＴ１１１のゲート・ソース間に保持容量としてのキャパシタＣ１１１が接続され、非発光期問にＴＦＴ１１１のソース電位をスイッチトランジスタとしてのＴＦＴ１１４を介して固定電位に接続し、またＴＦＴ１１１のゲート・ドレイン間を接続して、閾値Ｖｔｈの補正を行うように構成されている。
【００４０】
次に、上記構成の動作を、画素回路の動作を中心に、図１６（Ａ）〜（Ｄ）および図１７〜図２０の（Ａ），（Ｂ）に関連付けて説明する。なお、図１６（Ａ）は画素配列の第１行目の走査線ＷＳＬ１０１に印加される走査信号ｗｓ〔１〕を、図１６（Ｂ）は画素配列の第１行目の駆動線ＤＳＬ１０１に印加される駆動信号ｄｓ〔１〕を、図１６（Ｃ）は画素配列の第１行目の駆動線ＤＳＬ１１１に印加される駆動信号ｄｓ〔２〕を、図１６（Ｄ）は画素配列の第１行目のオートゼロ線ＡＺＬ１０１に印加されるオートゼロ信号ａｚ〔１〕をそれぞれ示している。また、図１６（Ａ）〜（Ｄ）中、Ｔｅで示す期間が発光期間であり、Ｔｎｅで示す期間が非発光期間であり、Ｔｖｃは閾値Ｖｔｈのキャンセル期間であり、Ｔｗで示す期間が書き込み期間である。
【００４１】
まず、通常のＥＬ発光素子１１７の発光状態時は、図１６（Ａ）〜（Ｄ）に示すように、ライトスキャナ１０４より走査線ＷＳＬ１０１への走査信号ｗｓ〔１〕がローレベルに設定され、ドライブスキャナ１０５により駆動線ＤＳＬ１０１への駆動信号ｄｓ〔１〕がローレベルに設定され、オートゼロ回路１０７によりオートゼロ線ＡＺＬ１０１へのオートゼロ信号ａｚ〔１〕がローレベルに設定され、ドライブスキャナ１０６により駆動線ＤＳＬ１１１への駆動信号ｄｓ〔２〕が選択的にハイレベルに設定される。その結果、画素回路１０１においては、図１７（Ａ）に示すように、ＴＦＴ１１２がオン状態（導通状態）に保持され、ＴＦＴ１１３〜ＴＦＴ１１６がオフ状態（非導通状態）に保持される。駆動用トランジスタ１１１は飽和領域で動作するように設計されており、ＥＬ発光素子１１７に流れる電流Ｉｄｓは、駆動用トランジスタ１１１のゲートに印加される信号電位に応じた値をとる。
【００４２】
次に、ＥＬ発光素子１１７の非発光期間Ｔｎｅにおいて、図１６（Ａ）〜（Ｄ）に示すように、ライトスキャナ１０４より走査線ＷＳＬ１０１への走査信号ｗｓ〔１〕がローレベルに保持され、オートゼロ回路１０７によりオートゼロ線ＡＺＬ１０１へのオートゼロ信号ａｚ〔１〕がローレベルに保持され、ドライブスキヤナ１０６により駆動線ＤＳＬ１１１への駆動信号ｄｓ〔２〕がハイレベルに保持された状態で、ドライブスキャナ１０５により駆動線ＤＳＬ１０１への駆動信号ｄｓ〔１〕が選択的にハイレベルに設定される。その結果、画素回路１０１においては、図１７（Ｂ）に示すように、ＴＦＴ１１２がオン状態、ＴＦＴ１１３，ＴＦＴ１１５，ＴＦＴ１１６はオフ状態に保持されたままで、ＴＦＴ１１４がオンする。このとき、ＴＦＴ１１４を介して電流が流れ、ＴＦＴ１１１のソース電位Ｖｓは接地電位ＧＮＤまで下降する。そのため、ＥＬ発光素子１１７に印加される電圧も０Ｖとなり、ＥＬ発光素子１１７は非発光となる。この場合、ＴＦＴ１１４がオンしてもキャパシタＣ１１１に保持されている電圧、すなわち、ＴＦＴ１１１のゲート電圧は変わらないことから、電流Ｉｄｓは図１７（Ｂ）に示すように、ＴＦＴ１１２、第３のノードＮＤ１１３、ＴＦＴ１１１、第１のノードＮＤ１１１、およびＴＦＴ１１４の経路を流れる。
【００４３】
次に、ＥＬ発光素子１１７の非発光期間Ｔｎｅにおいて、図１６（Ａ）〜（Ｄ）に示すように、ライトスキャナ１０４より走査線ＷＳＬ１０１への走査信号ｗｓ〔１〕がローレベルに保持され、ドライブスキャナ１０５により駆動線ＤＳＬ１０１への駆動信号ｄｓ〔１〕がハイレベルに保持された状態で、オートゼロ回路１０７によりオートゼロ線ＡＺＬ１０１へのオートゼロ信号ａｚ〔１〕がハイレベルに設定され、その後、図１６（Ｃ）に示すように、ドライブスキャナ１０５により駆動線ＤＳＬ１０１への駆動信号ｄｓ〔１〕がローレベルに設定される。その結果、画素回路１０１においては、図１８（Ａ）に示すように、ＴＦＴ１１４がオン状態、ＴＦＴ１１５がオフ状態に保持されたままで、ＴＦＴ１１３，ＴＦＴ１１６がオンし、ＴＦＴｌｌ２がオフする。このとき、ＴＦＴ１１１のゲートとドレインはＴＦＴ１１３を介して接続されているのでＴＦＴ１１１は飽和領域で動作する。また、ＴＦＴ１１１のゲートには、キャパシタＣ１１１，Ｃ１１２が並列に接続されているため、ＴＦＴ１１１のゲート・ドレイン間電圧Ｖｇｄは、図１８（Ｂ）に示すように、時間と共に緩やかに減少してゆく。そして、一定時間経過後、ＴＦＴ１１１のゲート・ソース間電圧ＶｇｓはＴＦＴ１１１の閾値電圧Ｖｔｈとなる。このとき、キャパシタＣ１１２には（Ｖｏｆｓ−Ｖｔｈ）が、キャパシタＣ１１１にはＶｔｈがそれぞれ充電される。
【００４４】
次に、図１６（Ａ）〜（Ｄ）に示すように、ライトスキャナ１０４より走査線ＷＳＬ１０１への走査信号ｗｓ〔１〕がローレベルに保持され、ドライブスキャナ１０５により駆動線ＤＳＬ１０１への駆動信号ｄｓ〔１〕がハイレベルに保持され、ドライブスキャナ１０６により駆動線ＤＳＬ１１１への駆動信号ｄｓ〔２〕がローレベルに保持された状態で、オートゼロ回路１０７によりオートゼロ線ＡＺＬ１０１へのオートゼロ信号ａｚ〔１〕がローレベルに設定され、その後、図１６（Ｃ）に示すように、ドライブスキャナ１０６により駆動線ＤＳＬ１１１への駆動信号ｄｓ〔２〕がハイレベルに設定される。その結果、画素回路１０１においては、図１９（Ａ）に示すように、ＴＦＴ１１４がオン状態、ＴＦＴ１１５がオフ状態に保持されたままで、ＴＦＴ１１３，ＴＦＴ１１６がオフし、ＴＦＴ１１２がオンする。これにより、ＴＦＴ１１１のドレイン電圧が電源電圧Ｖｃｃとなる。
【００４５】
次に、図１６（Ａ）〜（Ｄ）に示すように、書き込み期間Ｔｗでドライブスキャナ１０５により駆動線ＤＳＬ１０１への駆動信号ｄｓ〔１〕がハイレベルに保持され、ドライブスキャナ１０６により駆動線ＤＳＬ１１１への駆動信号ｄｓ〔２〕がハイレベルに保持され、オートゼロ回路１０７によりオートゼロ線ＡＺＬ１０１へのオートゼロ信号ａｚ〔１〕がローレベルに保持された状態で、ライトスキャナ１０４より走査線ＷＳＬ１０１への走査信号ｗｓ〔１〕がハイレベルに設定される。その結果、画素回路１０１においては、図１９（Ｂ）に示すように、ＴＦＴ１１４、ＴＦＴ１１２がオン状態、ＴＦＴ１１３、ＴＦＴ１１６がオフ状態に保持されたままで、ＴＦＴ１１５がオンする。これにより、ＴＦＴ１１５を介して信号線ＤＴＬ１０１を伝播された入力電圧Ｖｉｎが入力して、ノードＮＤ１１４の電圧変化量△ＶがＴＦＴ１１１のゲートにカップリングさせる。このとき、ＴＦＴ１１１のゲート電圧ＶｇはＶｔｈという値であり、カップリング量△ＶはキャパシタＣ１１１の容量値Ｃ１、キャパシタＣ１１２の容量値Ｃ２、およびＴＦＴ１１１の寄生容量Ｃ３によって下記の式のように決定される。
△Ｖ＝｛Ｃ２／（Ｃ１＋Ｃ２＋Ｃ３）｝・（Ｖｉｎ−Ｖｏｆｓ）
【００４６】
したがって、Ｃ１、Ｃ２をＣ３に比べて十分大きくとれぱゲートヘのカップリング量はキャパシタＣ１１１の容量値Ｃ１、キャパシタＣ１１２の容量値Ｃ２によってのみ決まる。ＴＦＴ１１１は飽和領域で動作するように設計されているので、図１９（Ｂ）および図２０（Ａ）に示すように、ＴＦＴ１１１のゲートにカップリングされる電圧量に応じた電流Ｉｄｓが流れる。
【００４７】
書き込み終了後、図１６（Ａ）〜（Ｄ）に示すように、ドライブスキャナ１０６により駆動線ＤＳＬ１１１への駆動信号ｄｓ〔２〕がハイレベルに保持され、オートゼロ回路１０７によりオートゼロ線ＡＺＬ１０１へのオートゼロ信号ａｚ〔１〕がローレベルに保持された状態で、ライトスキャナ１０４より走査線ＷＳＬ１０１への走査信号ｗｓ〔１〕がローレベルに設定され、その後、ドライブスキャナ１０５により駆動線ＤＳＬ１０１ヘの駆動信号ｄｓ〔１〕がローレベルに設定される。その結果、画素回路１０１においては、図２０（Ｂ）に示すように、ＴＦＴ１１２がオン状態、ＴＦＴ１１３、ＴＦＴ１１６がオフ状態に保持されたままで、ＴＦＴ１１５がオフし、ＴＦＴ１１４がオフする。この場合、ＴＦＴ１１４がオフしてもＴＦＴ１１１のゲート・ソース間電圧は一定であるので、ＴＦＴ１１１は一定電流ＩｄｓをＥＬ発光素子１１７に流す。これによって、第１のノードＮＤ１１１の電位はＥＬ発光素子１１７にＩｄｓという電流が流れる電圧Ｖｘまで上昇し、ＥＬ発光素子１１７は発光する。ここで、本回路においてもＥＬ素子は発光時間が長くなるとその電流−電圧（Ｉ−Ｖ）特性は変化してしまう。そのため、第１のノードＮＤ１１１の電位も変化する。しかしながら、ＴＦＴ１１１のゲート・ソース間電圧Ｖｇｓは一定値に保たれているのでＥＬ発光素子１１７に流れる電流は変化しない。よって、ＥＬ発光素子１１７のＩ−Ｖ特性が劣化しても、一定電流Ｉｄｓが常に流れ続け、ＥＬ発光素子１１７の輝度が変化することはない。
【図面の簡単な説明】
【００４８】
【図１】有機ＥＬ画素回路の一般的な構成を示す図である。
【図２】図１で図示した有機ＥＬ画素回路の動作を表す図である。
【図３】有機ＥＬの経時変動を補正する機能を備える有機ＥＬ画素回路図である。
【図４】ＴＦＴの閾値と有機ＥＬの経時変動を補正する機能を備える有機ＥＬ画素回路図である。
【図５】図４で図示した有機ＥＬ画素回路の動作を示す図である。
【図６】図４で図示した有機ＥＬ画素回路のブートストラップ時の寄生容量に着目した図である。
【図７】本発明の一実施形態例の有機ＥＬ画素回路を示す図である。
【図８】図７で図示した有機ＥＬ画素回路の動作を示す図である。
【図９】図７で図示した有機ＥＬ画素回路のブートストラップ時の寄生容量に着目した図である
【図１０】ブートストラップ回路を画素回路に採用した有機ＥＬ表示装置の構成を示すブロック図である。
【図１１】図１０の有機ＥＬ表示装置において画素回路の具体的な構成を示す回路図である。
【図１２】図１１の回路の動作を説明するための等価回路を示す図である。
【図１３】図１１の回路の動作を説明するためのタイミングチャートである。
【図１４】ブートストラップ回路及び閾値補正回路を画素回路に採用した有機ＥＬ表示装置の構成を示すブロック図である。
【図１５】図１４の有機ＥＬ表示装置において画素回路の具体的な構成を示す回路図である。
【図１６】図１５の回路の駆動方法を説明するためのタイミングチャートである。
【図１７】図１５の回路の駆動方法に係る動作を説明するための図である。
【図１８】図１５の回路の駆動方法に係る動作を説明するための図である。
【図１９】図１５の回路の駆動方法に係る動作を説明するための図である。
【図２０】図１５の回路の駆動方法に係る動作を説明するための図である。
【符号の説明】
【００４９】
１１５・・・サンプリング用Ｎ型トランジスタ、１１１・・・駆動用Ｎ型トランジスタ、Ｃ１１１・・・保持容量、１１７・・・有機ＥＬ素子、ＷＳＬ１０１、ＡＺＬ１０１、ＤＳＬ１１１、ＤＳＬ１０１・・・走査線、ＤＴＬ１０１・・・映像信号線、Ｖｃｃ・・・電源供給線、ＧＮＤ・・・共通電源供給線、１１２、１１３、１１４、１１６、１１８・・・スイッチング用Ｎ型トランジスタ、Ｃ１１２・・・入力容量、Ｖｏｆｓ・・・オフセット電源供給線
【図１】
2005202255.tif 000003
【図２】
2005202255.tif 000004
【図３】
2005202255.tif 000005
【図４】
2005202255.tif 000006
【図５】
2005202255.tif 000007
【図６】
2005202255.tif 000008
【図７】
2005202255.tif 000009
【図８】
2005202255.tif 000010
【図９】
2005202255.tif 000011
【図１０】
2005202255.tif 000012
【図１１】
2005202255.tif 000013
【図１２】
2005202255.tif 000014
【図１３】
2005202255.tif 000015
【図１４】
2005202255.tif 000016
【図１５】
2005202255.tif 000017
【図１６】
2005202255.tif 000018
【図１７】
2005202255.tif 000019
【図１８】
2005202255.tif 000020
【図１９】
2005202255.tif 000021
【図２０】
2005202255.tif 000022