(57)【要約】【課題】  拡散工程ステップ数を増加させることなく半導体メモリアレイのワード線をチャージアップから保護する。【解決手段】  半導体基板１６上にアレイ状に配置された複数の半導体記憶素子１０と、当該複数の半導体記憶素子１０のそれぞれのゲート電極が共通接続された複数のワード線１２とを有し、ワード線１２のそれぞれが、直列に接続された互いに逆極性を含む複数のダイオード１４，１５を有し、複数のダイオード１４，１５の一方の端子がそれぞれのワード１２線に接続され、複数のダイオード１４，１５の他方の端子が共通接続点に接続され、共通接続点と接地電位との間にヒューズ２１が接続され、ヒューズ２１は、拡散工程終了後に切断可能となる。【選択図】  図１
2005203668.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にアレイ状に配置された複数の半導体記憶素子と、当該複数の半導体記憶素子のそれぞれのゲート電極が共通接続された複数のワード線とを有し、
前記ワード線のそれぞれが、直列に接続された互いに逆極性を含む複数のダイオードを有し、
前記複数のダイオードの一方の端子がそれぞれのワード線に接続され、
前記複数のダイオードの他方の端子が共通接続点に接続され、
前記共通接続点と接地電位との間にヒューズが接続され、
前記ヒューズは、拡散工程終了後に切断可能となることを特徴とする半導体記憶装置。
【請求項２】
半導体基板上にアレイ状に配置された複数の半導体記憶素子と、当該複数の半導体記憶素子のそれぞれのゲート電極が共通接続された複数のワード線とを有し、
前記ワード線のそれぞれが、直列に接続された互いに逆極性を含む複数のダイオードを有し、
前記複数のダイオードの一方の端子がそれぞれのワード線に接続され、
前記複数のダイオードの他方の端子が共通接続点に接続され、
前記共通接続点と接地電位との間にヒューズが接続され、
前記ヒューズは、拡散工程終了後に切断可能となるように構成され、
選択されたワード線に印加される電位と、選択されないワード線に印加される電位の中間電位と、が前記共通接続点に印加されることを特徴とする半導体記憶装置。
【請求項３】
選択されたワード線に印加される電位と選択されないワード線に印加される電位との中間電位を発生する中間電位発生回路を有し、
前記中間電位発生回路の出力が、前記共通接続点に接続されてなることを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記共通接続点に外部プロービングパッドが接続されてなることを特徴とする請求項２記載の半導体記憶装置。
【請求項５】
半導体基板上にアレイ状に配置された複数の半導体記憶素子と、当該複数の半導体記憶素子のそれぞれのゲート電極が共通接続された複数のワード線とを有し、
前記ワード線のそれぞれが直列に接続された互いに逆極性を含む複数のダイオードを有し、
前記複数のダイオードの一方の端子がそれぞれのワード線に接続され、
前記複数のダイオードの他方の端子が共通接続点に接続され、
前記共通接続点と接地電位との間にＭＯＳトランジスタが挿入され、
前記ＭＯＳトランジスタのゲート電極がワード線と同時に拡散工程中のチャージアップを受ける浮遊ノードに接続され、
動作時に前記浮遊ノードが前記ＭＯＳトランジスタにドレイン電流が流れない電位に固定されてなることを特徴とする半導体記憶装置。
【請求項６】
前記複数のダイオードは、
第1導電型の半導体基板上に形成された第2導電型の深い半導体ウェルと前記第2導電型の深い半導体ウェル中に形成された第1導電型の高濃度半導体拡散層とからなる第１の半導体接合ダイオードと、
前記第2導電型の深い半導体ウェル中に形成された第1導電型の半導体ウェルと前記第1導電型の半導体ウェル中に形成された第2導電型の高濃度半導体拡散層とからなる第２の半導体接合ダイオードと、
が直列に接続されてなることを特徴とする請求項1〜５のいずれかに記載の半導体記憶装置。
【請求項７】
半導体基板上にアレイ状に配置された複数の半導体記憶素子と、当該複数の半導体記憶素子のそれぞれのゲート電極が共通接続された複数のワード線とを有し、
それぞれの前記ワード線と接地電位との間にＭＯＳトランジスタが挿入され、
前記ＭＯＳトランジスタのゲート電極がワード線と同時に拡散工程中のチャージアップを受ける浮遊ノードに接続され、
動作時に前記浮遊ノードが前記ＭＯＳトランジスタにドレイン電流が流れない電位に固定されることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はデータを記憶するメモリセルを行・列方向に配置したメモリアレイからなる半導体記憶装置ならびに、このようなメモリアレイを内蔵するシステムLSIに適用される技術に関する。
【背景技術】
【０００２】
半導体記憶装置は、ダイナミックRAMやスタティックRAMのようにコンピュータや電子機器の主記憶装置としてなくてはならない存在となっている。
また、近年フラッシュEEPROMに代表される不揮発性記憶装置は、電子機器のプログラムを格納したり、画像や音声等の大容量データの保存に広く用いられるようになった。
半導体記憶装置は、情報を記憶する複数の半導体記憶素子（以下メモリセルと呼ぶ）を行方向、列方向に規則正しく配置したメモリアレイからなるがメモリセルの制御電極を共通に接続した信号線をワード線、メモリセルへのデータのやりとりを行なう信号線をビット線といい、両者は互いに直交する方向に配置される。
【０００３】
ところで、半導体装置を製造するにあたり、拡散製造工程中のダメージによる不良発生が、歩留低下や製品の信頼性低下を招く大きなファクターとなっており、これを回避することが性能・品質の確保上重要な課題である。
例えば、イオン注入、プラズマエッチング、プラズマCVD、逆スパッタ等の工程は、導電性電極や金属配線に電荷が蓄積されるいわゆるチャージアップを引き起こし、これに伴う酸化膜の信頼性低下や、デバイス内部への電荷蓄積の原因となる。
半導体記憶装置においては、メモリセルのゲート電極を並列に接続したワード線が工程中のチャージアップの影響を受けやすく、特に、シリコン窒化膜に電荷を蓄積することで情報を記憶するMONOS型不揮発性メモリでは、恒常的なメモリセルのゲート閾値の上昇を引き起こし、メモリセルを流れる電流が著しく低下して動作不能を引き起こし、致命的不良となる場合がある。
【０００４】
ワード線へのチャージアップの影響を回避する従来技術として、例えば、特許文献１に記載されているように、ワード線に保護ダイオードを接続してチャージアップによる蓄積電荷を逃がす方法がよく知られている。
図７は、従来技術の例として、従来の不揮発性メモリアレイ構成の一例を示したものであり、１０はMONOS型フラッシュメモリセル、１１はメモリセル１０が行および列方向に等ピッチで配置されたメモリアレイ、１２はフラッシュメモリセルのコントロールゲートを行毎に接続したワード線、１３は行デコーダで複数のワード線の中からアドレスに応じてワード線を選択し、選択されたワード線に所定のバイアスを供給する。１４、１５は各ワード線毎に設けられたダイオード（保護ダイオード）で互いに逆極性にして直列接続され、他方は接地されている。
【０００５】
保護ダイオード１４および１５は、図８に示される構造で製造される。
図８において、１６はＰ型シリコン基板、１７はシリコン基板上に不純物を注入して形成されたＰウェル、１８は同様に形成されたＮウェル、１９は高濃度Ｐ型拡散層、２０は高濃度Ｎ型拡散層である。
図７において、保護ダイオード１４はＰ型拡散層１９とＮウェル１８との間の半導体接合で、保護ダイオード１５はＮ型拡散層２０とＰウェル１７との間の半導体接合でそれぞれ形成される。
フラッシュメモリセルのコントロールゲートは、通常ポリシリコン層で形成されるが、ワード線の抵抗を下げてワード線遅延を減少させる目的で、金属配線を用いていわゆる裏打ちを行なうことが一般的である。
このとき、保護ダイオード１４および１５がワード線１２と接地電位間に接続される。このようにすることで、ワード線裏打ち配線加工工程や、その後の工程において生じたプラズマによるチャージング電荷によって、ワード線１２が帯電した場合蓄積された電荷を保護ダイオードに逃がして、メモリセルにダメージがおよぼされないで半導体装置の製造を行なうことができる。
なお、逆極性の２つのダイオード１４および１５を直列接続しているのは、フラッシュメモリの動作上コントロールゲートに正電位を印加する場合と負電位を印加する場合とがあるためである。
【特許文献１】特願平９−１５４４号
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従来技術において上述の保護ダイオードの構造をとった場合、保護ダイオードの逆方向耐圧を狭い範囲に調整する必要が生じる。すなわちMONOS構造不揮発性メモリを例にとりメモリセルにチャンネルホットエレクトロンによって電子を注入し、高ゲート閾値状態にしてデータを書き込むには、例えば、ドレインに5V、ゲートに9.5Vのバイアス印加が必要とされる。従って保護ダイオードの逆方向耐圧は、9.5V以上であることが要求される。
また、ゲート電極とソース・ドレイン拡散層またはシリコン基板間に１２V以上の電位差が加わると、ファウラー・ノルトハイムトンネル電流がゲート絶縁膜に流れゲート絶縁膜中央に位置するシリコン窒化膜に電子が捕獲されてしまう。
シリコン窒化膜に電子が捕獲されるとゲート閾値が上昇し、特に、局所的な位置に電子を捕獲させてデータを記憶させるタイプのMONOS型不揮発性メモリの場合には、ファウラー・ノルトハイムトンネル注入された捕獲電子は消去して取り除くことが出来ないためメモリ素子としての動作上致命的な影響を与える。
このため、拡散工程中にワード線に１２V以上のバイアスがかからないようにするため保護ダイオードの逆方向耐圧は１２V以下であることが要求される。
従って保護ダイオードの逆方向耐圧は、ばらつきに対する余裕を考慮して１０〜１１.5V程度の極めて狭い範囲に設定しなければならない。
【０００７】
このような、厳しい耐圧設定を不揮発性メモリ装置を構成するＭＯＳトランジスタで用いられる接合の組み合わせで実現できる可能性は低く、保護ダイオード独自のマスク工程や不純物注入工程などのプロセスステップを追加してやる必要がある。これは半導体記憶装置を製造する際のウェハー製造コストを引き上げ、また厳しい工程管理、検査選別が必要となってくる。
【０００８】
本発明は、かかる課題を鑑みてなされたものであり、保護ダイオード独自のマスク工程や不純物注入工程などのプロセスステップを追加することなく、拡散工程におけるプラズマ工程等に起因するチャージアップによるダメージからメモリセルのゲート電極を保護することができる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するため、本発明の請求項１に係る半導体記憶装置は、半導体基板上にアレイ状に配置された複数の半導体記憶素子と、当該複数の半導体記憶素子のそれぞれのゲート電極が共通接続された複数のワード線とを有し、前記ワード線のそれぞれが、直列に接続された互いに逆極性を含む複数のダイオードを有し、前記複数のダイオードの一方の端子がそれぞれのワード線に接続され、前記複数のダイオードの他方の端子が共通接続点に接続され、前記共通接続点と接地電位との間にヒューズが接続され、前記ヒューズは、拡散工程終了後に切断可能となることを特徴とする。
【００１０】
また、本発明の請求項２に係る半導体記憶装置は、半導体基板上にアレイ状に配置された複数の半導体記憶素子と、当該複数の半導体記憶素子のそれぞれのゲート電極が共通接続された複数のワード線とを有し、前記ワード線のそれぞれが、直列に接続された互いに逆極性を含む複数のダイオードを有し、前記複数のダイオードの一方の端子がそれぞれのワード線に接続され、前記複数のダイオードの他方の端子が共通接続点に接続され、前記共通接続点と接地電位との間にヒューズが接続され、前記ヒューズは、拡散工程終了後に切断可能となるように構成され、選択されたワード線に印加される電位と、選択されないワード線に印加される電位の中間電位と、が前記共通接続点に印加されることを特徴とする。
【００１１】
また、本発明の請求項３に係る半導体記憶装置は、選択されたワード線に印加される電位と選択されないワード線に印加される電位との中間電位を発生する中間電位発生回路を有し、前記中間電位発生回路の出力が、前記共通接続点に接続されてなることを特徴とする。
【００１２】
また、本発明の請求項４に係る半導体記憶装置は、前記共通接続点に外部プロービングパッドが接続されてなることを特徴とする。
【００１３】
また、本発明の請求項５に係る半導体記憶装置は、半導体基板上にアレイ状に配置された複数の半導体記憶素子と、当該複数の半導体記憶素子のそれぞれのゲート電極が共通接続された複数のワード線とを有し、前記ワード線のそれぞれが直列に接続された互いに逆極性を含む複数のダイオードを有し、前記複数のダイオードの一方の端子がそれぞれのワード線に接続され、前記複数のダイオードの他方の端子が共通接続点に接続され、前記共通接続点と接地電位との間にＭＯＳトランジスタが挿入され、前記ＭＯＳトランジスタのゲート電極がワード線と同時に拡散工程中のチャージアップを受ける浮遊ノードに接続され、動作時に前記浮遊ノードが前記ＭＯＳトランジスタにドレイン電流が流れない電位に固定されてなることを特徴とする。
【００１４】
また、本発明の請求項６に係る半導体記憶装置は、前記複数のダイオードは、第1導電型の半導体基板上に形成された第2導電型の深い半導体ウェルと前記第2導電型の深い半導体ウェル中に形成された第1導電型の高濃度半導体拡散層とからなる第１の半導体接合ダイオードと、前記第2導電型の深い半導体ウェル中に形成された第1導電型の半導体ウェルと前記第1導電型の半導体ウェル中に形成された第2導電型の高濃度半導体拡散層とからなる第２の半導体接合ダイオードと、が直列に接続されてなることを特徴とする。
【００１５】
また、本発明の請求項７に係る半導体記憶装置は、半導体基板上にアレイ状に配置された複数の半導体記憶素子と、当該複数の半導体記憶素子のそれぞれのゲート電極が共通接続された複数のワード線とを有し、それぞれの前記ワード線と接地電位との間にＭＯＳトランジスタが挿入され、前記ＭＯＳトランジスタのゲート電極がワード線と同時に拡散工程中のチャージアップを受ける浮遊ノードに接続され、動作時に前記浮遊ノードが前記ＭＯＳトランジスタにドレイン電流が流れない電位に固定されることを特徴とする。
【発明の効果】
【００１６】
以上述べたように本発明を適用することにより、拡散工程ステップ数の増加による製造コストアップを伴うことなく、拡散工程におけるプラズマ工程等に起因するチャージアップによるダメージからメモリセルのゲート電極を保護することができ、製品信頼性に優れかつ安定した歩留まりで製造することができる半導体記憶装置を実現する上で極めて大きな効果が発揮される。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の半導体装置の実施の形態について、図面を参照しながら説明する。なお、本実施の形態において図７に示した従来の形態と同じ構成部材については符号を等しくしてその説明を省略する。
【００１８】
（第１の実施の形態）
図１は、本発明に係る第１の実施の形態の半導体記憶装置の一例である不揮発性フラッシュメモリアレイの構成図を示したものである。
従来のメモリアレイ構成図を示す図７と比較して、各ワード線１２毎に設けられた保護ダイオード１４および１５の他方端子が接地されているのではなく、共通接続点に接続され、ヒューズ２１を介して接地されている。
ヒューズ２１は、通常ＭＯＳトランジスタのゲート電極として用いられるポリシリコンや配線に用いられるアルミニウム等の金属で半導体記憶装置内に形成される。
【００１９】
図２は、半導体基板上に形成される互いに逆極性で直列接続された保護ダイオードの構造断面を示したもので、保護ダイオード１５の共通接続点を半導体基板１６より電気的に分離する目的で深いＮウェル１８を導入したいわゆる三重ウェル構造を用いている。
三重ウェル構造は半導体装置内で負電位を発生させたり負電位を印加する場合に一般的に採られている構造である。１７は深いＮウェル内に形成されたＰウェル、１９は高濃度Ｐ型拡散層、２０は高濃度Ｎ型拡散層である。
【００２０】
図１中の保護ダイオード（第１の半導体接合ダイオード）１４は、Ｎ型拡散層２０とＰウェル１７間の半導体接合で、保護ダイオード（第２の半導体接合ダイオード）１５はＰ型拡散層１９と深いＮウェル１８間の半導体接合でそれぞれ形成される。
なお、深いＮウェル１８は、保護ダイオード１５の共通接続点ノードに相当し、各ワード線に共通であることから、ワード線の配置ピッチ方向に長い矩形状で形成され、Ｐウェル１７、高濃度Ｐ型拡散層１９、高濃度Ｎ型拡散層２０は、各ワード線毎に独立して設けられる。
【００２１】
次に、上記のように構成された第１の実施の形態の半導体記憶装置における動作、作用効果について述べる。
拡散製造工程において、金属配線工程によって保護ダイオード１４および１５がワード線１２およびヒューズ２１を介して、接地電位に接続されると、以後プラズマ工程に起因するチャージアップ電荷は保護ダイオードを通じて接地電位に流れ、メモリセルのゲート電極はそのダメージを受けることなく保護される。
これは単に低抵抗のヒューズ２１が挿入されているだけの違いで、図７に示された従来技術と全く同じ作用が期待できる。従って、保護ダイオードの逆方向耐圧としては、従来技術同様にファウラー・ノルトハイムトンネル電流が流れはじめる１２V以下が要求される。
【００２２】
次に、拡散製造工程終了後、半導体装置の検査工程の初期段階においてレーザ光照射や電気的な手法によってヒューズ２１を切断する。
以後の半導体記憶装置の動作において、選択されたワード線に印加される活性電位をVwl、選択されないワード線に印加される非活性電位を0VとするとVwlの電位差が選択ワード線に接続された互いに逆極性の2つの保護ダイオードと非選択ワード線に接続された互いに逆極性の2つの保護ダイオードの直列接続にかかる。
【００２３】
従って、１つの保護ダイオードの逆方向耐圧はVwlの1/2以上あれば選択ワード線に活性電圧Vwlを印加することが出来る。
すなわち、ワード線活性電位を9.5Vとするとばらつきに対する余裕を考慮して保護ダイオードの逆方向耐圧は5〜１１.5Vの範囲であればよく図7に示した従来技術の耐圧範囲が１０〜１１.5Vであったことと比較して大幅に範囲が広がる。
【００２４】
これにより、保護ダイオードを構成するにあたり、本発明の第１の実施の形態を用いればメモリセルもしくは周辺回路に使用されるＭＯＳトランジスタを構成する半導体ウェルや高濃度拡散層の組み合わせで、所定の規格内に入る逆方向耐圧を容易に得ることができる。
従って、保護ダイオードの逆方向耐圧を狭い範囲内に合わせ込むため、保護ダイオード形成専用のマスク工程や、イオン注入工程等が不要になり、また、製造における厳しい工程管理が不要になり、製造コストが安く、安定した半導体記憶装置の製造が可能になる。
【００２５】
（第２の実施の形態）
次に、本発明に係る第２の実施の形態の半導体記憶装置について説明する。
第１の実施の形態において、ヒューズ２１切断後に共通接続点の電位は、選択されたワード線電位の立ち上がり、立ち下りに応じて変動する。
図２の構造断面図に示したように、この共通接続点は全ワード線を跨ぐように大面積の深いＮウェル１８で形成され半導体基板１６との間に大きな接合容量を有している。
このため選択されたワード線電位の立ち上がり、立ち下りに対してこの深いＮウェル１８と半導体基板１６間の接合容量の充電または放電を伴い、ワード線ドライバーの電流能力ではワード線の遅延を生じアクセスタイムの劣化を引き起こす。
【００２６】
本発明による第２の実施の形態では、図３に示すように、半導体記憶装置内にワード線活性電圧Vwlのおよそ1/2の電位を発生する回路２３を有し、その出力電圧Vwl/2が保護ダイオードの共通接続点に供給されている。
この構成を採ることにより、メモリアレイの動作時に、ワード線の電位遷移に関係なく保護ダイオードの逆方向耐圧の範囲内で、保護ダイオードの共通接続点の電位を固定できるため、寄生容量の影響を受けず、ワード線遅延を起こすことがない。
なお、電圧発生回路２３で生成される電圧は正確にワード線活性電圧Vwlの1/2である必要はなく、保護ダイオードの逆方向耐圧とワード線活性電圧との関係で決まる中間電圧であればよい。
【００２７】
（第３の実施の形態）
次に、本発明に係る第３の実施の形態の半導体記憶装置について説明する。
図４は、第３の実施の形態における半導体記憶装置の一例である不揮発性フラッシュメモリアレイの構成図を示したものである。この図４に示すように、第３の実施の形態における半導体記憶装置は、保護ダイオードの共通接続点に、半導体記憶装置の外部よりプロービングまたはワイヤーボンディング可能にするパッド２５が接続されている。
【００２８】
図４に示すような構成を採ることにより、第２の実施の形態と同様に、動作時にワード線活性電位の中間電位を半導体記憶装置の外部より印加することで、保護ダイオードの共通接続点に存在する寄生容量の効果を抑え、ワード線遅延を防止することを可能とする。
【００２９】
また、第３の実施の形態の半導体記憶装置は、次に述べる効果を生み出す。半導体記憶装置の冗長救済や内部発生電圧の微調整、チップ個々の情報の書き込み等の手法として最も一般的に用いられているのは、ポリシリコンまたは金属配線で形成したヒューズをレーザ光照射によって切断する方法である。
【００３０】
保護ダイオードのヒューズ切断をレーザ光照射によって実施する場合、拡散工程終了後、半導体ウェハーを、まずレーザ光照射装置にかけ、保護ダイオードのヒューズ切断処理を行ない、次に、メモリテスターにウェハーをかけ、プローブ検査を実施して、冗長、内部電圧調整等の情報を入手し、もう一度、レーザ光照射装置にウェハーをかけ、ヒューズ切断処理を行なうという製造フローとなる。
【００３１】
このような第３の実施の形態の半導体記憶装置を用いれば、ヒューズ２１を切断しなくとも、外部パッド２５より中間電位を印加することで、半導体記憶装置を正常に動作させることが可能であり、最初の保護ダイオードのレーザ光照射ヒューズ切断工程を省き、検査後の冗長等の情報書き込みのためのレーザ光照射ヒューズ切断工程において、同時に実施することができる。
従って、レーザ光照射装置を用いる工程が1回減り、製造コストダウン、製造リードタイム短縮等の効果が生まれる。
【００３２】
（第４の実施の形態）
次に、本発明に係る第４の実施の形態の半導体記憶装置について説明する。
図５は、第４の実施の形態の半導体記憶装置の一例である不揮発性フラッシュメモリアレイの構成図を示したものである。この図５に示すように、第４の実施の形態の半導体記憶装置は、保護ダイオードの共通接続点と接地電位の間にＮチャンネルＭＯＳトランジスタ２８およびＰチャンネルＭＯＳトランジスタ２９が接続されている。
【００３３】
一般的に、メモリアレイ１１の周辺部分には正規メモリセルと同一構造、同一寸法のダミーセルが配置されており、アレイ端の形状・寸法変動に起因する特性変動が正規メモリセルに及ばないようにしている。
１２は正規メモリセルに対応したワード線（正規ワード線と称す）で２６はダミーセルに対応した第1のダミーワード線、２７はダミーセルに対応した第２のダミーワード線である。
第４の実施の形態の半導体記憶装置においては、ＮチャンネルＭＯＳトランジスタ２８およびＰチャンネルＭＯＳトランジスタ２９のゲート電極が第1のダミーワード線２６および第2のダミーワード線２７にそれぞれ接続されている。
【００３４】
第４の実施の形態の半導体記憶装置は、以上のような構成を採ることで、拡散工程においては正規ワード線１２にチャージアップが発生するとダミーワード線２６,２７にも同様のチャージアップが発生する。
ワード線に正電荷が蓄積し、半導体基板に対して正電位にチャージアップが生じた場合を考えると、第1のダミーワード線２６電位がＮチャンネルＭＯＳトランジスタ２８のゲート閾値を超えるとＮチャンネルＭＯＳトランジスタ２８が導通状態になりチャージアップ電荷は保護ダイオードおよびＭＯＳトランジスタを通じて接地電位に流れ、正規ワード線１２およびダミーワード線２６、２７が保護される。
【００３５】
また、ワード線に負電荷が蓄積し、半導体基板に対して負電位にチャージアップした場合には、第２のダミーワード線２７電位がＰチャンネルＭＯＳトランジスタ２９のゲート閾値を超えるとＰチャンネルＭＯＳトランジスタ２９が導通状態になり同様にワード線がチャージアップから保護される。
【００３６】
第４の実施の形態の半導体記憶装置は、動作時において、第1のダミーワード線２６は例えば接地電位に、第2のダミーワード線２７は例えば電源電位に固定され、ＮチャンネルＭＯＳトランジスタ２８、ＰチャンネルＭＯＳトランジスタ２９共にカットオフ状態とすることで、逆方向耐圧の範囲の広い保護ダイオードを使用しながらワード線をチャージアップダメージから保護することが可能になる。
【００３７】
第４の実施の形態の半導体記憶装置では、ヒューズを用いないためヒューズ切断の工程が不要になり検査工程の簡略化、低コスト化が可能になる。
【００３８】
第４の実施の形態の半導体記憶装置の構成では、正電荷のチャージアップと負電荷のチャージアップの両方からワード線を保護するため、ＮチャンネルＭＯＳトランジスタ２８とＰチャンネルＭＯＳトランジスタ２９の両方を備えているが、正、または負のいずれかのチャージアップに限定される場合には、どちらか一方のＭＯＳトランジスタを備えるだけで十分である。
また、ＭＯＳトランジスタのゲート電極の接続先を、メモリアレイ端に設けられるダミーワード線としたが、正規ワード線と同様のチャージアップを受ける浮遊配線であればよく、ダミーワード線に限定するものではない。
【００３９】
（第５の実施の形態）
次に、本発明に係る第５の実施の形態の半導体記憶装置について説明する。
図６は、第５の実施の形態の半導体記憶装置の一例である不揮発性フラッシュメモリアレイの構成図を示したものである。
この図６に示すように、第５の実施の形態の半導体記憶装置は、正規ワード線１２および第1のダミーワード線２６、第2のワード線２７のそれぞれと接地電位の間に各ワード線毎にＮチャンネルＭＯＳトランジスタ２８とＰチャンネルＭＯＳトランジスタ２９が並列に接続されている。ＮチャンネルＭＯＳトランジスタ２８のゲート電極は第1のダミーワード線２６に、ＰチャンネルＭＯＳトランジスタ２９のゲート電極は第２のダミーワード線２７のそれぞれ接続されている。
【００４０】
第５の実施の形態の半導体記憶装置の構成によれば、ワード線に正電荷が蓄積し半導体基板に対して正電位にチャージアップした場合、第1のダミーワード線２６電位がＮチャンネルＭＯＳトランジスタ２８のゲート閾値を超えるとＮチャンネルＭＯＳトランジスタ２８が導通状態になり、チャージアップ電荷はＮチャンネルＭＯＳトランジスタ２８を通じて接地電位に流れ、ワード線が保護される。
負電荷のチャージアップに対してはＰチャンネルＭＯＳトランジスタ２９が導通状態となり、チャージアップ電荷はＰチャンネルＭＯＳトランジスタ２９を通じて接地電位に流れ、ワード線が保護される。
【００４１】
第５の実施の形態の半導体記憶装置は、第４の実施の形態同様、その動作時において、第1のダミーワード線２６は例えば接地電位に、第2のダミーワード線２７は例えば電源電位に固定され、ＮチャンネルＭＯＳトランジスタ２８、ＰチャンネルＭＯＳトランジスタ２９共にカットオフ状態とすることで、ワード線の駆動を可能とする。
【００４２】
なお、本第５の実施の形態においても、第４の実施の形態と同様に正、または負のいずれかのチャージアップに限定される場合には、どちらか一方のＭＯＳトランジスタを備えるだけで効果が期待できることは言うまでもない。
【００４３】
また、上述の各実施の形態では、不揮発性半導体記憶装置（例えば、不揮発性フラッシュメモリ）のメモリアレイを用いて説明したが、本発明は、不揮発性半導体記憶装置に限定するものではなく、ダイナミックRAMやスタティックRAM等の半導体記憶装置にも適用でき、同様の作用、効果が期待でき高信頼性の半導体記憶装置を得ることができる。
【図面の簡単な説明】
【００４４】
【図１】第１の実施の形態のメモリアレイの構成図である。
【図２】第１の実施の形態のメモリアレイにおけるワード線保護ダイオードの構造断面図である。
【図３】第２の実施の形態のメモリアレイの構成図である。
【図４】第３の実施の形態のメモリアレイの構成図である。
【図５】第４の実施の形態のメモリアレイの構成図である。
【図６】第５の実施の形態のメモリアレイの構成図である。
【図７】従来のメモリアレイの構成図である。
【図８】従来のメモリアレイにおけるワード線保護ダイオードの構造断面図である。
【符号の説明】
【００４５】
１０  メモリセル
１１  メモリアレイ
１２  ワード線
１３  行デコーダ
１４  保護ダイオード（第１の半導体接合ダイオード）
１５  保護ダイオード（第２の半導体接合ダイオード）
１６  Ｐ型シリコン基板
１７  Ｐウェル
１８  Ｎウェル
１９  Ｐ+拡散層
２０  Ｎ+拡散層
２１  ヒューズ
２２  深いＮウェル
２３  中間電位発生回路
２５  プロービングパッド
２６  第1のダミーワード線
２７  第２のダミーワード線
２８  NＭＯＳトランジスタ
２９  PＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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