(57)【要約】【課題】    値変換手段出力の中間値生成方法を、低コスト、高精度、かつ、自由度高く構築可能とすること。【解決手段】  複数の値の入力に対して、複数の値の出力する値変換手段と、該値変換手段の入力にノイズを印加するノイズ印加手段を含む方法にしたことにより、該値変換手段の複数出力値の中間値を連続的に発生することでき、値変換手段が小規模でも、入出力信号本数が少なくても、高分解能の出力が得られる。すなわち、規模が小さく低コストで、設計自由度の高い高精度の中間値生成方法を実現できる。【選択図】      図１
2005223669.tif 000002
【特許請求の範囲】
【請求項１】
複数の値の入力に対して、複数の値を出力する値変換手段と、該値変換手段の入力にノイズを印加するノイズ印加手段を含む方法であって、
該値変換手段の複数出力値の間の値を発生することを特徴とする中間値発生方法。
【請求項２】
上記値変換手段への入力は、高周波域に偏在するノイズを伴う信号を積分手段で積分した信号であって、
該入力に対して、ＳＩＮ（正弦）とＣＯＳ（余弦）の値を出力する値変換手段と、
該ＳＩＮ出力信号と本中間値発生方法の外部から入力されるＣＯＳ信号を乗算する第一乗算手段と、
該ＣＯＳ出力信号と本中間値発生方法の外部から入力されるＳＩＮ信号を乗算する第二乗算手段と、
各乗算手段の出力の差を演算する減算手段と、を用いることによって、
前記減算手段の出力を前記積分手段に入力し、前記外部入力信号のＳＩＮ信号、ＣＯＳ信号の値に応じて、前記積分手段から、値を得ることを特徴とする請求項１記載の中間値発生方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号処理に係り、とくに値変換手段の中間値を発生させる方法に関する。
【背景技術】
【０００２】
従来技術（例えば下記特許文献１参照）を使用した値変換手段のブロック図を図１０に示す。本図には、マルチビットカウンタ１０２から出力されるマルチビットディジタル信号（以下ＭＢＤと略す）のφ（ｎ）入力に対してＭＳＤのｄ（ｎ）を出力する値変換手段１０１が示されているが、図中のｎは、外部のＣＬＯＣＫ入力に応じて、入力φ（ｎ）が刻々変化し、同様に、出力ｄ（ｎ）も変化することを意味している。
【０００３】
上述した値変換手段１０１において、入力φ（ｎ）が５ビットＭＢＤ信号、出力ｄ（ｎ）が８ビットＭＢＤ信号の場合には、例えば図１１のテーブルのように、０から３１をとりうる５ビットＭＢＤ信号φ（ｎ）入力に対して、予め、３２個の
１２７＊ＳＩＮ（１１．２５°＊ｍ）  ｍ＝０〜３１                  式（１）
を計算して、当該テーブルに記憶する。このとき、前記ｄ（ｎ）は−１２７から＋１２７をとりうるので、８ビットのＭＳＤ信号として出力可能になっている。また、図１０のマルチビットカウンタ１０２出力、すなわち、φ（ｎ）入力が一定周期のＣＬＯＣＫ信号毎に、＋１ずつインクリメントして、３１の次に０が発生するように作成されている場合には、該ＣＬＯＣＫ信号周期の１／３２周期である８ビットＭＢＤのＳＩＮ波出力信号が得られる。図１２は、φ（ｎ）入力が０から８までの８ビットＭＢＤのＳＩＮ波出力信号波形を示している。
【０００４】
【特許文献１】特開２０００−３５３９５７
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、このような従来の方法では、φ(n)変化を遅くしてもｄ（ｎ）の取りうる値は増えない。例えば、図１０において、カウンタ制御入力がＣＬＯＣＫ信号２周期毎にカウント許可するように制御されている場合、φ（ｎ）は、ＣＬＯＣＫ信号２周期毎に＋１ずつインクリメントするような低速変化になる。このようなφ（ｎ）を入力させても、各ｄ（ｎ）値の継続出力時間が２倍に延長されるのみで、新たなｄ（ｎ）の中間値は得られない。ｄ（ｎ）の中間値を得たい場合は、値変換手段１０１において、入力値を０から６３まで対応するように入力信号幅を１ビット増やして、６ビットとし、予め、６４個の
１２７＊ＳＩＮ（５．６２５°＊ｍ）  ｍ＝０〜６３              式（２）
を計算して、値変換手段１０１に記憶しておかなければならない。加えて、φ（ｎ）を６ビットにさせるために、前段のマルチビットカウンタ１０２も６ビットカウンタに大型化せざるを得ない。このように従来方法では、変換手段出力の中間値を増やして、垂直分解能を向上させたい場合、入出力信号線規模、値変換手段規模を増加させる必要があり、小規模高精度回路が実現できなかった。
【課題を解決するための手段】
【０００６】
上記目的を達成するために請求項１記載の発明では、複数の値の入力に対して、複数の値を出力する値変換手段に、該値変換手段の入力にノイズを印加するノイズ印加手段を追加したことによって、該値変換手段の複数出力の中間値を連続的に発生することが可能になり、小規模で高精度の中間値発生方法を低コストに実現している。値変換手段の規模、入出力信号数が減って、回路設計の自由度が高くなっている。
【０００７】
請求項２の発明では、値変換手段への入力が高周波域に偏在するノイズを伴う信号を積分手段で積分した信号であって、該入力に対して、ＳＩＮ（正弦）とＣＯＳ（余弦）の値を出力する値変換手段と、該ＳＩＮ出力信号と本中間値発生方法の外部から入力されるＣＯＳ信号を乗算する第一乗算手段と、該ＣＯＳ出力信号と本中間値発生方法の外部から入力されるＳＩＮ信号を乗算する第二乗算手段と、各乗算手段の出力の差を演算する減算手段と、を用いることによって、前記減算手段の出力を前記積分手段に入力し、前記外部入力信号のＳＩＮ信号、ＣＯＳ信号の値に応じて、前記積分手段から、値を得ることを特徴としたことにより、外部からの２相ＳＩＮ、ＣＯＳ信号入力に対して、小規模で高精度の中間値発生方法を低コストに実現している。
【発明の効果】
【０００８】
このような発明によれば、中間値発生方法を、低コスト、高精度、かつ、柔軟性高く構築できる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
図１は本発明の中間値発生方法の一実施形態を示す図である。積分手段２２に対する入力ω（ｎ）は、一定周期のクロック入力毎入力されるシングルビットディジタル信号（以降、ＳＢＤと略す）であり、被変調入力ａ（ｎ）をΔΣ変調手段２３によってΔΣ変調した高周波域にノイズが偏在した１ビットのディジタル信号である。ここで、１ビットのディジタル信号は、０と１を論理的に表現するものとする。ｎは、クロックのタイミングｎでの信号を示している。
【００１０】
そして、上記入力ω（ｎ）は、積分手段２２に入力され、ＭＢＤのφ（ｎ）として、クロック毎出力される。この積分手段２２の動作原理を図２に示す。出力φ（ｎ）は、ω（ｎ）＝１にて、＋１インクリメント、ω（ｎ）＝０にて、−１デクリメントされ、３１でオーバフロー、０でアンダーフローする３２進カウンタとして動作する。そのため、φ（ｎ）は５ビットＭＳＤ信号となる。
【００１１】
このφ（ｎ）信号は、図１中の値変換手段２１に入力される。値変換手段２１は、たとえば、図１１の従来例に対して振幅を０．５／１２７倍したものであり、図３の表に示されているようになる。値変換手段２１出力のＭＢＤ信号ｄ（ｎ）は、ディジタル信号処理のＬＰＦ（ローパスフィルタ）２４に入力され、高周波ノイズが除去されたＭＢＤ平滑化ｄ（ｎ）になる。
【００１２】
さて、アナログ信号もしくはＭＳＤ信号である被変調入力ａ（ｎ）は、ΔΣ変調手段２３にて、高周波域のノイズが含まれたＳＢＤ信号のω（ｎ）に変調される。後段に積分手段が接続されるので、ノイズが平滑化されないように２次以上のΔΣ変調手段が望ましい。例えば、ΔΣ変調手段２３の入力範囲を規格化して−０．５から＋０．５までと定義すれば、入力ａ（ｎ）が−０．５の場合、ω（ｎ）は１００％０を出力し、入力＋０．５の場合は、１００％１を出力し、入力０の場合は、各５０％の割合で１と０をランダムに出力する。入力０．１の場合は、６０％の割合で１、４０％の割合で０をランダムに出力する。例えば、ａ（ｎ）＝０の場合、ω（ｎ）は各５０％の割合で１と０をランダムに出力するので、積分手段２２出力φ（ｎ）は、積分手段出力初期値が０とすれば、積分手段２２出力は＋１インクリメント動作と−１デクリメント動作をランダムに繰り返すので、結果として−１と０と＋１出力を繰り返す。−１と＋１は、等確率に発生する。ランダム性がよく、３回連続して０もしくは１が出力しないと仮定している。このφ（ｎ）が値変換手段に入力されている場合、値変換手段出力は、以下の３値の間を繰り返し、
０．５＊ＳＩＮ（−１１．２５°）＝  −０．０９８
０．５＊ＳＩＮ（０°）          ＝  ０．０００
０．５＊ＳＩＮ（１１．２５°）  ＝  ＋０．０９８
かつ、０．５＊ＳＩＮ（−１１．２５°）と０．５＊ＳＩＮ（１１．２５°）は等確率で発生するので、等価的に０．５＊ＳＩＮ（０°）、すなわち、０を表現していることになる。
【００１３】
次にある瞬間ａ（ｎ）が０を少し越えて、ω（ｎ）出力の１の個数が少し増え、φ（ｎ）が−１、０、＋１、を２０％、５０％、３０％の比率で繰り返すことになった場合を考える。この場合、０．５＊ＳＩＮ（−１１．２５°）と０．５＊ＳＩＮ（０°）と０．５＊ＳＩＮ（１１．２５°）が２０％、５０％、３０％の発生確率で繰り返すことになり、等価的に、０．５＊ＳＩＮ（１１．２５°＊１／１０）を表現していることになる。すなわち、値変換手段の１／１０の分解能で値変換手段の出力が得られる。
【００１４】
一方、さらに細かなバランスで、φ（ｎ）が−１、０、＋１、を２４．５％、５０％、２５．５％の比率で繰り返すことになった場合は、値変換手段の１／１００の分解能で値変換手段の出力が得られる。１０００００クロックで、ＳＩＮ波１周期を値変換手段から出力した波形を図４に示す。幅のある黒帯波形が本発明によるｄ（ｎ）出力、白抜き線がその出力をＬＰＦ２４に通した平滑化ｄ（ｎ）波形、白丸点が値変換手段２１に記憶されている値である。ＳＩＮ波１周期を３２分割した粗い値変換手段から連続的なＳＩＮ波が得られている。
【００１５】
第２の実施形態は、図１に示した第１の実施例を内包し、２相の外部アナログ入力信号に対し、その値に応じたディジタル値を高分解能に出力する中間値発生方法である。図５にその全体ブロックを示す。
【００１６】
積分手段２１は、ＭＢＤであるφ（ｎ）信号を出力し、その後段に値変換手段（ＳＩＮ）４６と値変換手段（ＣＯＳ）４７が接続され、各ＭＳＤ信号のＳＩＮφ（ｎ）とＣＯＳφ（ｎ）を出力している。値変換手段（ＳＩＮ）４６からの出力は、先の図３と同じで、図４の出力波形になる。値変換手段（ＣＯＳ）４７は、値変換手段（ＳＩＮ）４６に対して位相が９０°ずれている。この各値変換手段４６，４７の後段にΔΣ変調手段４８、４９が接続され、ＳＢＤである第一ＳＩＮ信号、第一ＣＯＳ信号を出力する。
【００１７】
一方、外部のロータリエンコーダやリニアスケール等の変位センサからその変位に応じてθ（ｔ）が連続的に変化する２相のアナログ信号ＳＩＮθ（ｔ）、ＣＯＳθ（ｔ）が入力される。ここで、ｔは時間の関数であることを意味する。各アナログ信号はそれぞれΔΣ変調手段５２、５３により、ΔΣ変調されたＳＢＤである第二ＳＩＮ信号と第二ＣＯＳ信号に変調される。ΔΣ変調手段５２、５３は、ΔΣ変調されたＳＢＤ信号を出力するΔΣ変調型ＡＤコンバータであり、例えば、アナログデバイセズ社製ＡＤ７７２０、テキサスインスツルメンツ社製ＡＤＳ１２０２等が使用可能である。
【００１８】
続いて、後段にある第一乗算手段５１は、第一ＳＩＮ信号と第二ＣＯＳ信号を乗算し、ＭＳＤのＳＩＮφ（ｎ）＊ＣＯＳθ（ｎ）を出力する。同様に、第二乗算手段５０は第一ＣＯＳ信号と第二ＳＩＮ信号を乗算し、ＭＳＤのＣＯＳφ（ｎ）＊ＳＩＮθ（ｎ）を出力する。ＭＳＤのＳＩＮφ（ｎ）＊ＣＯＳθ（ｎ）とＭＳＤのＣＯＳφ（ｎ）＊ＳＩＮθ（ｎ）は、減算手段５４でＭＳＤ信号同士で引き算され、
ｅ（ｎ）＝ＳＩＮφ（ｎ）＊ＣＯＳθ（ｎ）−ＣＯＳφ（ｎ）＊ＳＩＮθ（ｎ）
＝ＳＩＮ（φ（ｎ）−θ（ｎ））                                式（３）
をＭＢＤとして算出する。
【００１９】
ここで、前述の２つの乗算手段５０、５１は、各々、例えば、本発明者らが先に出願した特許出願２００２−２５４９３６において開示されたシングルビット乗算回路図１３におけるＳＢＤのａ（ｎ）入力とＳＢＤのｂ（ｎ）入力を乗算してＭＢＤのｓｕｍ（ｎ）を出力する部分を使用する。各ｓｕｍ（ｎ）出力が、ＭＳＤのＳＩＮφ（ｎ）＊ＣＯＳθ（ｎ）とＭＳＤのＣＯＳφ（ｎ）＊ＳＩＮθ（ｎ）に相当する。
【００２０】
続いて、上述した減算手段５４からのｅ（ｎ）信号は、後段のΔΣ変調手段５５にて、ＳＢＤのｅ（ｎ）信号に変調される。ＳＢＤのｅ（ｎ）信号は、補償手段５６を経由して、積分手段２１に接続され、閉ループを構成する。補償手段５６は、例えば、比例積分補償を使用するので、偏差であるｅ（ｎ）がゼロになるよう、すなわち、φ（ｎ）＝θ（ｎ）となるよう閉ループが動作する。したがって、変位センサから入力されるアナログ信号情報のθ（ｔ）に追随してＭＳＤのφ（ｎ）を出力ように図５全体が動作する。
【００２１】
この例で、値変換手段（ＳＩＮ）４６、値変換手段（ＣＯＳ）４７は、３２分割の分解能しかなかったが、第１の実施形態を内包しているので、前述のＳＩＮ波形図４のように、高分解能に中間値が生成されたＭＢＤφ（ｎ）が得られる。
【００２２】
図６に、ＭＢＤのφ（ｎ）ステップ応答波形を示す。本図は、アナログ入力θ（ｔ）が０°から７０°にステップ状に変化した時の波形である。縦軸の目盛は、図３にて３６０°を３２分割に量子化した単位である。このＭＢＤφ（ｎ）はノイズが多く含まれているので、図５に示されているように後段にＬＰＦ４４を接続して、必要なレベルにノイズを除去し、その出力の平滑化φ（ｎ）をディジタル変位計測装置等へ送出する。
【００２３】
また、ＭＢＤのφ（ｎ）は、時定数の大きく遮断周波数が低いＬＰＦ４５にも接続されており、ノイズ除去量が大きく、ＬＰＦ４４出力よりさらに高精度の高精度平滑化φ（ｎ）が得られる。加えて、ＳＢＤのω（ｎ）は、変位の微分量、すなわち、速度であり、Ｓ／Ｍ（シングルビット／マルチビット）変換手段４３を経て、ＭＳＤのω（ｎ）に変換される。図示されない後段の速度制御装置で、ＭＢＤの速度データを利用したい場合に使用される。
【００２４】
本実施形態では、閉ループの中の一部にマルチビット入出力の値変換手段があるにもかかわらず、主要な部分はＳＢＤで演算されており、非常に演算分解能が高い。また、閉ループ内の高周波域ノイズを許容して広帯域に設計して、閉ループ周波数特性を高く確保し、閉ループの外側で、必要な平滑化φ（ｎ）の応答性とＳ／Ｎ比に応じてＬＰＦ４４特性を閉ループ特性と独立に設計できるので、設計の自由度が高くなっている。すなわち、閉ループ特性と、出力特性が別設計になる。そのため、必要な出力特性に応じて複数のＬＰＦ４４，４５が接続可能になり、後段のディジタル変位計測装置にて、ＬＰＦ４４出力とＬＰＦ４５出力をリアルタイムに切り替えて使用できる。例えば、高速に変位する時は高速応答のＬＰＦ４４出力、停止時で精度が必要な場合はＬＰＦ４５出力と切り替えると、応答性と精度の２つ領域の広い範囲のデータを使用できる。
【００２５】
加えて、ＭＢＤの速度ω（ｎ）についても同様で、閉ループの外側で、必要な応答性とＳ／Ｎ比に応じて、Ｓ／Ｍ変換手段４３特性を設計できるので、自由度が非常に高い。ＬＰＦ４４，４５を配置したのと同様に、特性の異なるＳ／Ｍ変換手段を複数設けても良い。また、このＭＢＤのω（ｎ）は、ＣＬＯＣＫ入力毎使用でき、ω（ｎ）使用タイミングにかかわらず、位相遅れが一定であるので、モータの速度制御ループの中に本実施形態を速度フィードバック検出器として組み込んだ場合、速度周波数応答が向上する。本実施形態では、入力部のΔΣ変調手段５２，５３のみアナログ回路でほとんどがディジタル回路で構成でき、しかも小規模な値変換手段であり、低コストに中間値発生方法が実現できる。
【００２６】
前述の実施形態では、ＳＩＮとＣＯＳの２つの値変換手段４６，４７を使用したが、これを１つの値変換手段に統合することも可能である。例えば、２倍周波数のＣＬＯＣＫ信号を用いて、時分割に入力位相を変えながら、出力値を得ることで実現できる。値変換手段が１つでも、実質的に２相の出力値を得ているので、本発明から除外されるものではない。
【００２７】
前述の実施形態では、外部からのアナログ入力信号をΔΣ変調出力のＡ／Ｄコンバータに入力したが、アナログ入力信号を例えば逐次変換型のＭＢＤ信号出力Ａ／Ｄコンバータへ入力した後、その出力のＭＢＤ信号をΔΣ変調することも可能である。
【００２８】
前述の実施形態では、閉ループ内部の演算分解能上げるために、ＳＢＤ信号を多用し、ΔΣ変調手段４８，４９，５２，５３を使用しているが、これらに関わるブロックをＭＢＤ信号化することも可能である。すなわち、ΔΣ変調手段４８，４９を廃止し、第一ＳＩＮ信号および第一ＣＯＳ信号をＭＢＤ化、加えて、ΔΣ変調手段５２，５３をＭＢＤ出力の逐次変換型Ａ／Ｄコンバータに変更、さらに、第一乗算手段５０と第二乗算手段５１を完全ＭＢＤ演算に変更しても良い。
【００２９】
第２の実施形態に対して、アナログ入力にＳＩＮｆ（ｔ）の搬送波が重畳される第３の実施形態を図７に示す。単純な場合としては、周波数が時間により変化しない例である。例えば、ｆ（ｔ）＝２＊π＊ｆ０＊ｔ、ｆ０＝１０ｋＨｚが選ばれる。このＳＩＮｆ（ｔ）は、図７の搬送波発生手段６０からＳＢＤのＳＩＮｆ（ｎ）として出力される。この内部は、例えば、図１のΔΣ変調手段２３、積分手段２２、値変換手段２１、および、その後段に接続されるΔΣ変調手段から構成される。適当にパラメータ調整された図４のＳＩＮ信号をＳＢＤとして出力する。このＳＢＤのＳＩＮｆ（ｔ）は、ＳＢＤ／アナログ変換手段６１にて、アナログ信号に変換され、図示されていないレゾルバ等の交流結合式変位センサに印加される。ＳＢＤ／アナログ変換手段６１では、ＳＢＤのＳＩＮｆ（ｎ）に簡易なＬＰＦをかけ、アナログ電圧信号に変換し、電力増幅を行う。もしくは、アナログ信号に変換しないで、ＳＢＤのＳＩＮｆ（ｎ）そのもの、もしくは、少しスイッチング回数を減少させた、スイッチング信号として、レゾルバ等のインダクタンス負荷にパルス電圧を印加し、負荷のインピーダンスによって、アナログ電流波形に変換してもよい。
【００３０】
さて、交流結合式変位センサからは、その変位θ（ｔ）に応じて、２相のアナログ信号ＳＩＮｆ（ｔ）＊ＳＩＮθ（ｔ）および、ＳＩＮｆ（ｔ）＊ＣＯＳθ（ｔ）が出力される。この２つの信号が、各々ΔΣ変調手段５２、５３に入力され、ＳＢＤのＳＩＮｆ（ｎ）＊ＳＩＮθ（ｎ）および、ＳＩＮｆ（ｎ）＊ＣＯＳθ（ｎ）に変調され出力される。つぎに、この２つのＳＢＤ信号は、それぞれ、検波手段６２、６３に入力される。前述の搬送波発生手段６０のＳＢＤ出力ＳＩＮｆ（ｎ）も検波手段６２，６３に入力される。検波手段６２では、２入力のＳＢＤ信号同士の乗算
ＳＩＮｆ（ｎ）＊ＳＩＮθ（ｎ）  ＊  ＳＩＮｆ（ｎ）
＝１／２＊ＳＩＮθ（ｎ）
−１／２＊ＳＩＮθ（ｎ）  ＊  ＣＯＳ（２＊ｆ（ｎ））    式（４）
を行い、その出力にＬＰＦをかけて、１／２＊ＳＩＮθ（ｎ）成分を抽出し、ＳＢＤ信号の第二ＳＩＮ信号として出力する。検波手段６３でも同様に２入力信号同士の乗算とローパスフィルタリングを行い、ＳＢＤ信号のＣＯＳθ（ｎ）を第二ＣＯＳ信号として出力する。後段の乗算手段５０，５１以降は、前述の実施例と同様なので、説明を省略する。
【００３１】
このように、アナログ入力に搬送波が重畳している場合でも、入力部のΔΣ変調手段５２，５３のみアナログ回路でほとんどがディジタル回路で構成でき、値変換手段も小規模で、低コストに中間値生成方法が実現できる。また、搬送波発生手段出力がＳＢＤ信号で、高周波域にノイズが局在し、低周波域のノイズが極めて少ないので、交流結合式変位センサ駆動用のＳＢＤ／アナログ変換手段が、簡単なＬＰＦで実現できたり、負荷のインピーダンスを利用して、ＬＰＦを無くしたりできるので、本発明を交流結合式変位センサに応用することにさらなるメリットを享受できる。また、ＬＰＦを内蔵し位相遅れを持つ検波手段６２，６３が閉ループの外側にあるので、閉ループ内部は、広帯域に設計できる特徴がある。搬送波ＳＩＮｆ（ｎ）の有無により、閉ループ設計を変更する必要がないので、設計の共通化、効率化が図れる。
【００３２】
図８は、図１における積分手段がなくともノイズを印加でき、中間値を発生できる他の実施形態である。ＭＢＤ信号ｂ（ｎ）がマルチビットΔΣ変調手段７０に入力され、マルチビットΔΣ変調ディジタル信号（ＭＢＤＭ信号）のφ（ｎ）出力に変調される。この信号は、マルチビットディジタルでありながら、高周波域にノイズが偏在する信号である。この信号が値変換手段７１に入力され、値が変換されＭＤＢ信号のｄ（ｎ）として出力される。このｄ（ｎ）は、ＬＰＦ７２を経て、高分解の平滑化ｄ（ｎ）信号となる。
【００３３】
次に、上述したマルチビットΔΣ変調手段７０の構成を図９に示す。説明を簡単にするために１次のΔΣ変調手段である。ＭＢＤのｂ（ｎ）は、加算手段７３ａにて、ＣＬＯＣＫ信号で１クロック分遅延した遅延手段７７からのＭＢＤ信号と加算され出力される。この出力は、マルチビット比較手段７４に入力される。入力値がどの範囲にあるかに応じて、３つ以上の値をφ（ｎ）として出力する。この出力φ（ｎ）は、マルチビット乗算手段７５にて、適当なゲイン倍され、反転手段７６へ入力される。反転手段７６では、符号が反転する。この反転手段７６の出力と加算手段７３ａ出力が加算手段７３ａで足し合わされ、遅延手段７７に入力される。遅延手段７７出力は、加算手段７３ａに入力され、途中で反転手段７６を含んだ負帰還の閉ループを構成するため、出力φ（ｎ）は３つ以上の多値、すなわち、マルチビットでありながら、高周波域のノイズを含んだΔΣ変調信号として、出力されることになる。
【００３４】
図８にもどって、この高周波域のノイズを含んだφ（ｎ）は、値変換手段７１に入力され、値を変換されｄ（ｎ）として出力される。φ（ｎ）がノイズを含んでいるので、ｄ（ｎ）もノイズを含んでいる。このｄ（ｎ）がＬＰＦ７２を経て、中間値を持つ高分解の平滑化ｄ（ｎ）信号として出力され、他の実施例と同様の効果を得る。
【００３５】
今までの実施形態においては、ＣＬＯＣＫ入力毎の変化で説明しているが、ソフトウェアで各ブロックを構成して、サンプリング周期毎の変化としても、同様の効果を奏する。
【００３６】
本発明の本質は、時間に分解能情報を載せることである。すなわち、静的に固定された回路入力信号数、テーブル規模の電子回路、あるいはアルゴリズムに対して、高周波域に偏在したノイズを挿入することによって、動的な時間経過に分解能を向上させる情報を持たせることである。今までの実施形態においては、ノイズとしてΔΣ変調信号を使用したが、例えば、白色雑音に対してＨＰＦ（ハイパスフィルタ）を通したノイズでも同様の効果を奏する。あるいは、値変換手段入力と無相関に作成したノイズでも同様の効果を奏する。
【００３７】
以上、本発明者によってなされた発明の実施形態及び実施例を具体的に説明したが、本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変形可能であるというのはいうまでもない。部分的な論理の反転、前後ブロックの交換、ブロック間の定数の調整、ブロック図の等価変換等は、その変形の一部である。
【図面の簡単な説明】
【００３８】
【図１】本発明の一実施形態における中間値発生方法を表したブロック図である。
【図２】図１にかかる積分手段の動作説明図である。
【図３】図１にかかる値変換手段の動作説明図である。
【図４】図１にかかる中間値発生方法の出力波形である。
【図５】本発明の他の実施形態における中間値発生方法を表したブロック図である。
【図６】図６にかかる出力波形である。
【図７】本発明の他の実施形態における中間値発生方法を表したブロック図である。
【図８】本発明の他の実施形態における中間値発生方法を表したブロック図である。
【図９】図８にかかるマルチビットΔΣ変調手段のブロック図である。
【図１０】従来の値変換手段を表したブロック図である。
【図１１】図１０にかかる値変換手段の動作説明図である。
【図１２】図１０にかかる値変換手段の出力波形である。
【符号の説明】
【００３９】
２１  値変換手段
２２  積分手段
２３  ΔΣ変調手段
２４  ＬＰＦ
４３  Ｓ／Ｍ変換手段
４４、４５  ＬＰＦ
４６  値変換手段（ＳＩＮ）
４７  値変換手段（ＣＯＳ）
４８、1、５２、５３、５５  ΔΣ変調手段
５０  第二乗算手段
５１  第一乗算手段
５４  減算手段
５６  補償手段
６０  搬送波発生手段
６１  ＳＢＤ／アナログ変換手段
６２、６３  検波手段
７０  マルチビットΔΣ変調手段
７１  値変換手段
７２  ＬＰＦ
７３ａ、７３ｂ  加算手段
７４  マルチビット比較手段
７５  マルチビット乗算手段
７６  反転手段
７７  遅延手段
【図１】
2005223669.tif 000003
【図２】
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【図３】
2005223669.tif 000005
【図４】
2005223669.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
2005223669.tif 000010
【図９】
2005223669.tif 000011
【図１０】
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【図１１】
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【図１２】
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