(57)【要約】【課題】ＭＯＳＦＥＴでは素子領域形成後、バリアメタル層に連続して配線層を形成し、水素シンタを行っている。しかし、バリアメタル層の吸蔵特性のためｎチャネル型の場合、閾値電圧が下がってしまう。そのため、チャネル層の不純物濃度を上げており、オン抵抗の低減が進まない問題があった。【解決手段】本発明は、バリアメタル層形成後、層間絶縁膜上のバリアメタル層に開口部を設け、配線層形成後に水素シンタ処理を行う。これにより、基板に達する水素量を更に増やし、閾値電圧の低下を抑制する。チャネル層の不純物濃度も低くできるので、オン抵抗が低減する。【選択図】    図１
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【特許請求の範囲】
【請求項１】
シリコン半導体基板上に所望の素子領域を形成する工程と、
前記素子領域の一部を覆う絶縁膜を形成する工程と、
前記基板上を覆い前記絶縁膜上の一部に開口部を有する第１金属層を形成する工程と、
全面に第２金属層を形成する工程と、
前記基板表面に水素を導入する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
一導電型シリコン半導体基板上に逆導電型のチャネル層を形成する工程と、
前記チャネル層と絶縁膜を介して接するゲート電極を形成する工程と、
前記ゲート電極と隣接する前記チャネル層表面に一導電型領域を形成する工程と、
前記ゲート電極上を覆う層間絶縁膜を形成する工程と、
前記基板上を覆って前記一導電型領域とコンタクトし、前記層間絶縁膜上の一部に開口部を有する第１金属層を形成する工程と、
全面に第２金属層を形成する工程と、
前記基板表面に水素を導入する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項３】
ドレイン領域となる一導電型シリコン半導体基板上に逆導電型のチャネル層を形成する工程と、
前記チャネル層を貫通するトレンチを形成する工程と、
前記トレンチ内に絶縁膜を介してゲート電極を埋設する工程と、
前記ゲート電極と隣接する前記チャネル層表面に一導電型のソース領域と、該ソース領域と隣り合う前記基板表面に逆導電型のボディ領域を形成する工程と、
前記ゲート電極上を覆う層間絶縁膜を形成する工程と、
前記基板上を覆って前記ソース領域およびボディ領域とコンタクトし、前記層間絶縁膜上の一部に開口部を有する第１金属層を形成する工程と、
全面に第２金属層を形成する工程と、
前記基板表面に水素を導入する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項４】
前記開口部は、前記第１金属層の形成以前の工程で用いたマスクを用いて、前記第１金属層の一部をエッチングして形成することを特徴とする請求項２または請求項３に記載の半導体装置の製造方法。
【請求項５】
前記開口部は、前記第１金属層を全面に形成した後、前記トレンチを形成したマスクを用いて、前記第１金属層の一部をエッチングして形成することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項６】
前記第２金属層形成後、水素雰囲気で熱処理を行うことを特徴とする請求項１から請求項３のいずれかに記載の半導体装置の製造方法。
【請求項７】
前記熱処理は水素ガス又は水素含有ガス雰囲気で３００〜８００℃で加熱することを特徴とする請求項６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に係り、特に水素シンタ処理において水素を十分に基板表面に到達させ、特性の改善を図る半導体装置の製造方法に関する。
【背景技術】
【０００２】
図１１から図１３を参照して、従来の半導体装置についてｎチャネル型のトレンチ構造のＭＯＳＦＥＴを例に示す。
【０００３】
まず図１１を参照して、ＭＯＳＦＥＴ４０の構造を示す。ｎ＋型のシリコン半導体基板２１の上にｎ−型のエピタキシャル層２２を積層してドレイン領域を設け、その表面にｐ型のチャネル層２４を設ける。
【０００４】
チャネル層２４を貫通し、ドレイン領域２２まで到達するトレンチ２７を設け、トレンチ２７の内壁をゲート酸化膜３１で被膜し、トレンチ２７に充填されたポリシリコンよりなるゲート電極３３を設ける。トレンチ２７に隣接したチャネル層２４表面にはｎ＋型のソース領域３５が形成され、隣り合う２つのセルのソース領域３５間のチャネル層２４表面にはｐ＋型のボディ領域３４を設ける。さらにゲート電極３３にゲート電圧を印加時にはソース領域３５からトレンチ２７に沿ってチャネル領域（図示せず）が形成される。ゲート電極３３上は層間絶縁膜３６で覆い、ソース領域３５およびボディ領域３４にコンタクトするバリアメタル層３７を形成し、アルミニウム合金などによる配線層３８および表面保護膜４１を設ける。
【０００５】
次に、従来の半導体装置の製造方法について説明する。
【０００６】
図１２のごとく、ｎ＋型シリコン半導体基板２１にｎ−型のエピタキシャル層を積層してドレイン領域２２を形成する。表面に酸化膜（不図示）を形成した後、予定のチャネル層２４の部分の酸化膜をエッチングする。この酸化膜をマスクとして全面にボロンを注入した後、拡散してｐ型のチャネル層２４を形成する。
【０００７】
次に、トレンチを形成する。全面にＣＶＤ法によりＮＳＧ（Ｎｏｎ−ｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）のＣＶＤ酸化膜を生成し、レジスト膜によるマスクをトレンチ開口部となる部分を除いてかけて、ＣＶＤ酸化膜をドライエッチングして部分的に除去し、チャネル領域２４が露出したトレンチ開口部を形成する。
【０００８】
更に、ＣＶＤ酸化膜をマスクとしてトレンチ開口部のシリコン半導体基板をＣＦ系およびＨＢｒ系ガスによりドライエッチングし、チャネル層２４を貫通してドレイン領域２２まで達するトレンチ２７を形成する。
【０００９】
その後、ダミー酸化をしてトレンチ２７内壁とチャネル層２４表面にダミー酸化膜（不図示）を形成してドライエッチングの際のエッチングダメージを除去する。このダミー酸化で形成されたダミー酸化膜とＣＶＤ酸化膜を同時にフッ酸などの酸化膜エッチャントにより除去することにより、安定したゲート酸化膜を形成することができる。また高温で熱酸化することによりトレンチ２７開口部に丸みをつけ、トレンチ２７開口部での電界集中を避ける効果もある。その後、ゲート酸化膜３１を形成する。すなわち、全面を熱酸化してゲート酸化膜３１を閾値に応じて例えば厚み約数百Åに形成する。
【００１０】
その後、全面にノンドープのポリシリコン層を堆積し、リンを高濃度に注入・拡散して高導電率化を図り、全面に堆積したポリシリコン層をマスクなしでドライエッチして、トレンチ２７に埋設したゲート電極３３を残す。
【００１１】
次に、図１３のごとく、基板の電位安定化のためのボディ領域３４と、ソース領域３５を形成する。まずレジスト膜によるマスクにより選択的にボロンをイオン注入し、レジスト膜を除去する。更に、新たなレジスト膜で予定のソース領域３５およびゲート電極３３を露出する様にマスクして、砒素をイオン注入し、レジスト膜を除去する。その後、全面にＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）層をＣＶＤ法により堆積して、不純物を拡散し、ボディ領域３４およびソース領域３５を形成する。レジスト膜をマスクにしてＢＰＳＧ膜をエッチングし、少なくともゲート電極３３上に層間絶縁膜３６を残す。
【００１２】
更に、図１１の如く配線層を形成するために、まずバリアメタル層３７を設ける。すなわち全面にＴｉ／ＴｉＮ等をスパッタしてバリアメタル層３７を形成し、それに引き続いて、配線層３８となるアルミニウム合金を全面にスパッタする。その後、金属とシリコン表面を安定させるために、熱処理を行う。この熱処理は、水素含有ガス中で、アルミニウム合金の融点を超えない３００〜５００℃（例えば４００℃程度）の温度で３０分程度行う。その後、表面保護膜として、ＳｉＮ等によるパッシベーション膜を形成する。その後更に、ダメージ除去のために３００〜５００℃（例えば４００℃）で３０分程度の熱処理を行い、図１１に示す最終構造を得る（例えば特許文献１参照。）。
【特許文献１】特開平０８−３７２３６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
上述のごとく、シリコン基板の半導体装置の配線としてはアルミニウム合金など、アルミニウム系の金属材料が一般的に用いられ、またＡｌ（アルミニウム）とＳｉ（シリコン）基板界面をオーミック特性にするために熱処理を施す必要がある。
【００１４】
しかし、Ａｌ中のＳｉ拡散速度が速いため、ＡｌとＳｉが拡散し、ｐｎ接合を破壊するスパイクと呼ばれる現象が起こる。これを避けるためにＡｌにはあらかじめＳｉが含有されている。
【００１５】
一方、この熱処理により、Ａｌに含有されるＳｉが拡散、粒成長し基板との接触界面にＳｉノジュールとして析出することがある。このＳｉノジュールが微細な領域であるボディ領域と配線層とのコンタクト領域を塞いでコンタクト不良を起こす原因となる。また、Ｓｉノジュール自身が高抵抗であるので、接触抵抗を不安定にしたり上昇させたりする原因となってしまう。
【００１６】
これを防ぐために、配線層（Ａｌ）成膜前にチタン系金属によるバリアメタル層を形成している。
【００１７】
更に、素子領域形成工程の酸化などにより基板表面はＳｉ結合子が切れたダングリングボンドが存在する場合があり、この場合表面は、負の電荷が帯電していると考えられる。つまり電位の発生により表面に電場を印加したのと同じ状態となり、閾値電圧にばらつきが生じる。
【００１８】
このため、かかる従来のＭＯＳＦＥＴでは、素子領域形成後、配線層の形成工程において、バリアメタル層３７と配線層３８を連続して形成し、その後水素含有ガス中で熱処理を施していた。
【００１９】
つまり、Ａｌとシリコン基板界面をオーミック特性にする熱処理を水素含有ガス中で行うことにより、水素を基板界面等に到達させ、結合の切れたシリコンと水素を結合させ、基板界面の電荷を除去し、特性の向上（例えば暗電流の低減）や、特性の安定（例えば閾値電圧ＶGSOFFの安定）を図っていた。
【００２０】
しかし、バリアの種類によっては、水素含有ガス雰囲気における熱処理（以下水素シンタと称する）を行っても、所望の閾値電圧ＶGSOFFが得られない場合があった。
【００２１】
このように、ＶGSOFFがシフトする原因としては、バリアメタル層であるチタン系の金属が水素吸蔵性を有するため、水素シンタ工程で水素が半導体基板とゲート酸化膜との界面に到達する前に、バリアメタル層に吸蔵され、Ｓｉ界面に発生した電荷の消滅に寄与する水素が少なくなるためと考えられる。
【００２２】
一例として、ｎチャネル型のトレンチ構造のＭＯＳＦＥＴでは、ＶGSOFFが低い方へシフトする（閾値電圧が下がる）ため、所望の閾値を得るためにチャネル層に注入する不純物濃度を高くする必要があり、このため、オン抵抗が上昇してしまう問題があった。
【００２３】
つまり従来方法においては、スパイクの防止やＳｉノジュールによるコンタクト不良を回避するバリアメタル層により、基板の電荷を除去する水素シンタ処理の実質的な効果が得られていない問題があった。
【課題を解決するための手段】
【００２４】
本発明はかかる課題に鑑みてなされ、第１に、シリコン半導体基板上に所望の素子領域を形成する工程と、前記素子領域の一部を覆う絶縁膜を形成する工程と、前記基板上を覆い前記絶縁膜上の一部に開口部を有する第１金属層を形成する工程と、全面に第２金属層を形成する工程と、前記基板表面に水素を導入する工程と、を具備することにより解決するものである。
【００２５】
第２に、一導電型シリコン半導体基板上に逆導電型のチャネル層を形成する工程と、前記チャネル層と絶縁膜を介して接するゲート電極を形成する工程と、前記ゲート電極と隣接する前記チャネル層表面に一導電型領域を形成する工程と、前記ゲート電極上を覆う層間絶縁膜を形成する工程と、前記基板上を覆って前記一導電型領域とコンタクトし、前記層間絶縁膜上の一部に開口部を有する第１金属層を形成する工程と、全面に第２金属層を形成する工程と、前記基板表面に水素を導入する工程と、を具備することにより解決するものである。
【００２６】
第３に、ドレイン領域となる一導電型シリコン半導体基板上に逆導電型のチャネル層を形成する工程と、前記チャネル層を貫通するトレンチを形成する工程と、前記トレンチ内に絶縁膜を介してゲート電極を埋設する工程と、前記ゲート電極と隣接する前記チャネル層表面に一導電型のソース領域と、該ソース領域と隣り合う前記基板表面に逆導電型のボディ領域を形成する工程と、前記ゲート電極上を覆う層間絶縁膜を形成する工程と、前記基板上を覆って前記ソース領域およびボディ領域とコンタクトし、前記層間絶縁膜上の一部に開口部を有する第１金属層を形成する工程と、全面に第２金属層を形成する工程と、前記基板表面に水素を導入する工程と、を具備することにより解決するものである。
【００２７】
また、前記開口部は、前記第１金属層の形成以前の工程で用いたマスクを用いて、前記第１金属層の一部をエッチングして形成することを特徴とするものである。
【００２８】
また、前記開口部は、前記第１金属層を全面に形成した後、前記トレンチを形成したマスクを用いて、前記第１金属層の一部をエッチングして形成することを特徴とするものである。
【００２９】
また、前記第２金属層形成後、水素雰囲気で熱処理を行うことを特徴とするものである。
【００３０】
また、前記熱処理は水素ガス又は水素含有ガス雰囲気で３００〜８００℃で加熱することを特徴とするものである。
【発明の効果】
【００３１】
本発明の製造方法に依れば、第１に、シリコン基板表面の素子領域とバリアメタル層が接触する半導体装置において、バリアメタル層形成後、絶縁膜上のバリアメタル層に開口部を設け、配線層形成後に水素シンタ処理を行う。これにより、水素をシリコン基板表面に十分到達させ、ダングリングボンドを終端させることができる。
【００３２】
つまり、水素の拡散により基板表面に発生した電荷を除去することができるので、素子の特性の向上および特性の安定化を実現できる。具体的には、絶縁ゲート型の半導体装置であれば、所望のＶGSOFF値を得ることができる。
【００３３】
従って例えばｎチャネル型ＭＯＳＦＥＴであれば、所望のＶGSOFF値を得るためにチャネル層の不純物濃度を必要以上に高くする必要がなくなり、オン抵抗の低減に寄与できる。
【００３４】
また、バリアメタル層の開口部を絶縁膜上の一部に形成することにより素子領域はバリアメタル層で覆われ、配線層であるＡｌ層とシリコン基板が接触しないので、配線層形成後の熱処理による拡散の防止や、シリコンノジュールの析出を抑制できる。
【００３５】
特に、トレンチ構造のＭＯＳＦＥＴであれば、開口部は層間絶縁膜上に設けられ、ソース領域、ボディ領域はバリアメタル層で覆われる。すなわち、配線層であるＡｌ層とシリコン基板が接触しないので、シリコンノジュールの析出を抑制できる。従って、微小な領域であるボディ領域と配線層のコンタクト領域が塞がれることもなく、基板の電位が安定する。
【００３６】
第２に、絶縁膜上のバリアメタル層の一部をエッチングする工程を追加するのみで開口部を形成でき、水素を基板に十分到達させることができる。水素の拡散は開口部から等方性に進行するので、開口部を通過した水素は基板に十分到達させることができる。従って、従来と同様の水素シンタ条件で、水素の到達量を増加させることができる。
【００３７】
特にトレンチ構造のＭＯＳＦＥＴであれば、トレンチ形成のマスクを用いてバリアメタル層の開口部を形成できる。すなわち開口部のためのマスクを新たに作成することなく、層間絶縁膜上の一部のみ開口することができる。従って、マスク枚数の増加を防ぎ、所望のＶGSOFF値を得る半導体装置の製造方法を提供できる。
【発明を実施するための最良の形態】
【００３８】
本発明の実施の形態を、ｎチャネル型のトレンチ構造のＭＯＳＦＥＴを例に図１から図１０を参照して詳細に説明する。
【００３９】
図１は、本発明のＭＯＳＦＥＴ１０の構造を示す断面図である。ＭＯＳＦＥＴ１０は、シリコン半導体基板１、２と、チャネル層４と、トレンチ７と、絶縁膜１１と、ゲート電極１３と、ソース領域１５と、ボディ領域１４と、層間絶縁膜１６と、第１金属層１７と、開口部２０と、第２金属層１８とから構成される。
【００４０】
ドレイン領域は、ｎ＋型のシリコン半導体基板１に、ｎ−型のエピタキシャル層２を積層するなどして構成される。
【００４１】
チャネル層４は、ｎ−型半導体層２表面にｐ型不純物を拡散した領域である。トレンチ７は、チャネル層４を貫通してドレイン領域２まで達する深さに設け、トレンチ７の内壁を、駆動電圧に応じた膜厚のゲート酸化膜１１で被覆し、トレンチ７に充填された導電材料よりなるゲート電極１３を設ける。
【００４２】
トレンチ７に隣接したチャネル層４表面に一導電型のソース領域１５を設け、隣り合うソース領域１５間のチャネル層４表面に逆導電型のボディ領域１４を設ける。ソース領域１５は、ゲート酸化膜１１を介してゲート電極１３と隣接する。
【００４３】
トレンチ７に囲まれた領域がＭＯＳＦＥＴの１つのセルとなり、このセルが多数配置されて素子領域２５を構成する。
【００４４】
層間絶縁膜１６は、少なくともゲート電極１３上を覆い、トレンチ７の開口部を覆って設けられる。
【００４５】
第１金属層１７は、ソース領域１５およびボディ領域１４にコンタクトする。第１金属層１７は、Ｔｉを含む金属層（例えばＴｉ、ＴｉＮ、ＴｉＯＮ、ＴｉＷ等）であり、本実施形態ではＴｉ／ＴｉＮの積層膜を例に説明する。第１金属層は、熱処理による拡散を防止し、シリコンノジュールの析出を抑制するバリアメタル層１７となる。バリアメタル層１７は、層間絶縁膜１６上も覆って設けられ、その一部に開口部２０を有する。
【００４６】
第２金属層１８は、Ａｌ等からなり、一般的にはスパイク防止のためシリコンを含有し、所望の配線形状にパターンニングされた配線層である。
【００４７】
本実施形態では、層間絶縁膜１６上のバリアメタル層１７に開口部２０を設けることにより、後述する配線層１８形成後の水素シンタ処理で、水素を開口部２０からシリコン基板（チャネル層４）表面に十分到達させることができる。一方、ソース領域１５およびボディ領域１４の表面は、バリアメタル層１７と確実にコンタクトすることができる。
【００４８】
従って、バリアメタル層１７により拡散防止やシリコンノジュールの析出を抑制しつつ、水素の基板表面への到達量を増加させることができ、所望のＶGSOFFを得ることができる。
【００４９】
これにより、チャネル層の不純物濃度を、例えばｎチャネル型であれば必要以上に高めなくても、所望のＶGSOFF値を得ることができるので、オン抵抗を低減することができる。
【００５０】
図２から図９には、本発明の製造方法をｎチャネル型のトレンチ構造のＭＯＳＦＥＴを例に説明する。
【００５１】
本発明の半導体装置の製造方法は、ドレイン領域となるシリコン半導体基板上に逆導電型のチャネル層を形成する工程と、前記チャネル層を貫通するトレンチを形成する工程と、前記トレンチ内に絶縁膜を介してゲート電極を埋設する工程と、前記ゲート電極と隣接する前記チャネル層表面に一導電型のソース領域と、該ソース領域と隣り合う前記基板表面に逆導電型のボディ領域を形成する工程と、前記ゲート電極上を覆う層間絶縁膜を形成する工程と、前記基板上を覆って前記ソース領域およびボディ領域とコンタクトし、前記層間絶縁膜上の一部に開口部を有する第１金属層を形成する工程と、全面に第２金属層を形成する工程と、前記基板表面に水素を導入する工程とから構成される。
【００５２】
第１工程（図２参照）：ドレイン領域となるシリコン半導体基板上に逆導電型のチャネル層を形成する工程。
【００５３】
ｎ＋型シリコン半導体基板１にｎ−型の半導体層（エピタキシャル層）２を積層するなどしてドレイン領域を形成する。表面に酸化膜（不図示）を形成した後、予定のチャネル層４の部分の酸化膜をエッチングする。この酸化膜をマスクとして全面に所定のｐ型不純物（例えばボロン）を注入した後、拡散してチャネル層４を形成する。
【００５４】
第２工程（図３参照）：チャネル層を貫通するトレンチを形成する工程。
【００５５】
全面にＣＶＤ法によりＮＳＧ（Ｎｏｎ−ｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）のＣＶＤ酸化膜５を生成し、トレンチ形成のためのレジストマスクＰＲを設け、ＣＶＤ酸化膜５をドライエッチングして部分的に除去し、チャネル領域４が露出したトレンチ開口部を形成する（図３（Ａ））。
【００５６】
更に、ＣＶＤ酸化膜５をマスクとしてトレンチ開口部のシリコン半導体基板をＣＦ系およびＨＢｒ系ガスによりドライエッチングし、チャネル層４を貫通してドレイン領域２まで達するトレンチ７を形成する（図３（Ｂ））。
【００５７】
第３工程（図４参照）：トレンチ内に絶縁膜を介してゲート電極を埋設する工程。
【００５８】
まず、ダミー酸化をしてトレンチ７内壁とチャネル層４表面にダミー酸化膜（不図示）を形成してドライエッチングの際のエッチングダメージを除去する。このダミー酸化で形成されたダミー酸化膜とＣＶＤ酸化膜を同時にフッ酸などの酸化膜エッチャントにより除去することにより、安定したゲート酸化膜を形成することができる。また高温で熱酸化することによりトレンチ７開口部に丸みをつけ、トレンチ７開口部での電界集中を避ける効果もある。その後、ゲート酸化膜１１を形成する。すなわち、全面を熱酸化してゲート酸化膜１１を閾値に応じて数百Åの膜厚に形成する。
【００５９】
更に、全面にノンドープのポリシリコン層を堆積し、リン等を高濃度に注入・拡散して高導電率化を図り、全面に堆積したポリシリコン層をマスクなしでドライエッチして、トレンチ７に埋設したゲート電極１３を残す。
【００６０】
第４工程（図５参照）：ゲート電極と隣接するチャネル層表面に一導電型のソース領域と、ソース領域と隣り合う基板表面に逆導電型のボディ領域を形成する工程。
【００６１】
まずレジストマスク（不図示）により選択的にボロン等の不純物をイオン注入しｐ＋型不純物領域１４ａを形成し、レジストマスクを除去する。更に、新たなレジストマスク（不図示）で予定のソース領域１５およびゲート電極１３を露出する様にマスクして、砒素等の不純物をイオン注入してｎ＋型不純物領域１５ａを形成し、レジスト膜を除去する。尚、ｎ型不純物をイオン注入した後、ｐ型不純物をイオン注入してもよい（図５（Ａ））。
【００６２】
その後、全面にＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）層１６ａをＣＶＤ法により堆積し、ｐ型およびｎ型の不純物を基板表面に拡散し、トレンチ７に隣接するチャネル層４表面にｎ＋型のソース領域１５を形成し、隣り合うソース領域１５間の基板表面にｐ型のボディ領域１４を形成する（図５（Ｂ））。
【００６３】
第５工程（図６参照）：ゲート電極上を覆う層間絶縁膜を形成する工程。
【００６４】
ＢＰＳＧ膜１６ａをレジストマスクによりエッチングし、少なくともゲート電極１３上に層間絶縁膜１６を残す。層間絶縁膜１６は、トレンチ７開口部を覆って、８０００Å程度の厚みに設けられる。
【００６５】
第６工程（図７参照）：基板上を覆ってソース領域およびボディ領域とコンタクトし、層間絶縁膜上の一部に開口部を有する第１金属層を形成する工程。
【００６６】
層間絶縁膜１６以外の部分はシリコン基板が露出しており、配線層となるアルミニウム合金をスパッタするとアルミニウム合金中に含ませるシリコンの粒（シリコンノジュール）が、微細な領域であるボディ領域１４とのコンタクト領域を塞いでしまう場合がある。このシリコンノジュールを抑制し、また、スパイクと呼ばれる金属とシリコン基板との拡散を防止するために、配線層形成前に、全面にチタン系の材料（例えばＴｉ／ＴｉＮ等）を０．１μｍ程度堆積し、バリアメタル層１７を形成する（図７（Ａ））。
【００６７】
次に、図７（Ｂ）のごとく、開口部を形成する。ここでエッチングのマスクは、第２工程においてトレンチ７を形成したレジストマスクＰＲを用いる。レジストマスクＰＲから露出したバリアメタル層１７をエッチングにより除去し、レジストマスクＰＲを除去する。
【００６８】
これにより、層間絶縁膜１６上のバリアメタル層１７には開口部２０が形成される。開口部２０はトレンチ形成のレジストマスクＰＲを用いるためその開口幅は、トレンチ７の開口幅とほぼ同等となる（詳細には本工程では、トレンチ７のダミー酸化等により、トレンチ開口幅が若干大きくなっている）。トレンチ７形成用のレジストマスクＰＲを用いることで、シリコン基板（チャネル層４）表面は確実にバリアメタル層１７で覆われ、層間絶縁膜１６上のバリアメタル層１７に水素が透過する開口部２０を形成することができる。また、開口部２０形成のための新たなパターンのマスクを形成する必要がないので、コストの増大を防ぐことができる。
【００６９】
第７工程（図８参照）：全面に第２金属層を形成する工程。
【００７０】
全面に、配線層１８となる第２金属層（例えばＡｌ／Ｓｉ層）をスパッタする。膜厚は、２μｍ程度とする。金属層はバリアメタル層１７および開口部２０上を覆い、所望の配線形状にパターンニングされる。そして、エッチングストップ層１８ａは、配線層１８と一体化する。
【００７１】
第８工程（図９参照）：基板表面に水素を導入する工程。
【００７２】
その後水素ガスまたは水素含有ガス（例えば水素および窒素ガス）の雰囲気で３００〜５００℃（例えば４００℃程度）の熱処理を行う。これにより、配線層１８内の結晶ひずみを除去し、界面を安定化させる。
【００７３】
このとき、水素は、一部がバリアメタル層１７に吸蔵されるものの、バリアメタル層１７に形成された開口部２０を透過し、等方性で拡散する。すなわち水素はシリコン基板（チャネル層４）表面に十分到達し、基板表面の電荷を消滅させることができる。
【００７４】
その後、表面保護膜２１となるＳｉＮ等を形成し、図１に示す最終構造を得る。
【００７５】
次に、図１０を参照して水素シンタとＶGSOFFおよびオン抵抗（ＲDSON）の関係について説明する。
【００７６】
図１０（Ａ）は、各種条件においてＶGSOFFとＲDSONを測定した比較表である。
【００７７】
条件１はチャネル層の不純物濃度Ｄ１であり、バリアメタル層を設けて水素シンタ処理を行った場合である。
【００７８】
条件２は、チャネル層の不純物濃度Ｄ２（Ｄ２＜Ｄ１）であり、バリアメタル層を設けて水素シンタ処理を行った場合である。
【００７９】
条件３は、チャネル層の不純物濃度Ｄ２であり、バリアメタル層を設けずに水素シンタ処理を行った場合である。
【００８０】
尚、上記条件３のバリアメタル層を設けない場合とは、本実施形態の開口部を有する場合に相当する。前述の如く水素は開口部より等方性で拡散が進むので、トレンチ７の開口幅と同程度の開口部があれば基板表面まで十分到達するためである。また、各水素シンタ処理の条件は、同一である。
【００８１】
この結果、条件１ではＶGSOFF＝０．６７［Ｖ］、ＲDSON＝２０．７［ｍΩ］であり、条件２ではＶGSOFF＝０．４２［Ｖ］、ＲDSON＝１９．７［ｍΩ］、条件３ではＶGSOFF＝１．３６［Ｖ］、ＲDSON＝２１．８［ｍΩ］となった。
【００８２】
そして、図１０（Ｂ）は各条件におけるＶGSOFF−ＲDSON相関図を示す。
【００８３】
図において、条件１および条件２はチャネル層の不純物注入量が変えてあるので、これらを結んだ線がイオン注入量依存性ラインとなる。
【００８４】
ここで、閾値電圧ＶGSOFFは、ＶGSOFF＝（（２εＳｑＮＡ（２ψＢ）（１／２））／ＣＯ＋２ψＢ  の式により得られる。ここで、εＳ：誘電率、ｑ：電荷、ＮＡ：チャネル層イオン注入量、ψＢ：静電ポテンシャル、ＣＯ：単位面積あたりの酸化膜容量、であり、ψＢはＮＡに比例することから、チャネル層の不純物注入量ＮＡとＶGSOFFは比例関係にあると言える。従って、条件１および条件２のイオン注入量依存性ラインを条件３まで平行移動し、太破線のイオン注入量依存性ラインを得ることができる。
【００８５】
太破線によれば、バリアメタル層を設けない（開口部を有する）構造において、イオン注入量を変動させた場合のＶGSOFF−ＲDSONの相関関係が判る。例えば条件３において、ＶGSOFF＝１．３６［Ｖ］であるが、所望のＶGSOFFが０．７Ｖ程度でよい場合、Ｘ点に移動させることができる。すなわちチャネル層の不純物濃度を条件３より十分低減することができ、
低い不純物濃度で所望のＶGSOFFを得ることができる。
【００８６】
この結果、ＲDSONを約２２［ｍΩ］から１９［ｍΩ］に低減することができる。
【００８７】
尚、本実施形態ではトレンチ構造のＭＯＳＦＥＴを例に説明したがこれに限らず、横型（プレーナー型）のＭＯＳＦＥＴでも同様に実施でき、その場合、基板表面に設けるゲート電極のパターニング用マスクを用いて、バリアメタル層の開口部を形成できる。但し、ゲート電極のパターンニングとは逆のレジストを採用し、例えばゲート電極のパターンニングにネガレジストを用いた場合は、開口部の形成用にはポジレジストを採用する。
【００８８】
更に、導電型を逆にしたＭＯＳＦＥＴでもよく、ＩＧＢＴ等の絶縁ゲート型のトランジスタにおいても同様に実施できる。また、これらに限らず、不純物を拡散して形成した素子領域と、素子領域の一部を覆う絶縁膜を有し、絶縁膜上に開口部を設けた金属層が形成される半導体装置であれば、適用可能であり、同様の効果が得られる。
【図面の簡単な説明】
【００８９】
【図１】本発明の半導体装置を説明する断面図である。
【図２】本発明の半導体装置の製造方法を説明する断面図である。
【図３】本発明の半導体装置の製造方法を説明する断面図である。
【図４】本発明の半導体装置の製造方法を説明する断面図である。
【図５】本発明の半導体装置の製造方法を説明する断面図である。
【図６】本発明の半導体装置の製造方法を説明する断面図である。
【図７】本発明の半導体装置の製造方法を説明する断面図である。
【図８】本発明の半導体装置の製造方法を説明する断面図である。
【図９】本発明の半導体装置の製造方法を説明する断面図である。
【図１０】本発明の半導体装置を説明する特性図である。
【図１１】従来の半導体装置を説明する断面図である。
【図１２】従来の半導体装置の製造方法を説明する断面図である。
【図１３】従来の半導体装置の製造方法を説明する断面図である。
【符号の説明】
【００９０】
１      ｎ＋型シリコン半導体基板
２      ｎ−型半導体層
４      チャネル層
７      トレンチ
１０    ＭＯＳＦＥＴ
１１    ゲート酸化膜
１３    ゲート電極
１４    ボディ領域
１５    ソース領域
１６    層間絶縁膜
１７    バリアメタル層
１８    配線層
２０    開口部
２１    表面保護膜
２１    ｎ＋型シリコン半導体基板
２２    ｎ−型半導体層
２４    チャネル層
２７    トレンチ
３１    ゲート酸化膜
３３    ゲート電極
３４    ボディ領域
３５    ソース領域
３６    層間絶縁膜
３７    バリアメタル層
３８    配線層
４０    ＭＯＳＦＥＴ
４１    表面保護膜
ＰＲ    レジストマスク
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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