(57)【要約】【課題】この発明は、本来「Ｈ」である信号の期間中に重畳される「Ｌ」レベルのノイズ、および、本来「Ｌ」である信号の期間中に重畳される「Ｈ」レベルのノイズの両方のノイズに対して、有効にフィルタ効果を奏することができる半導体回路を提供する。【解決手段】入力信号ＩＮを２つに分流し、一方を信号反転手段４を介して第一のコンデンサ１４を含む第一の遅延回路１へ入力させる。また他方を第二のコンデンサ１８を含む第二の遅延回路２へと入力させる。そして、第一の遅延回路１からの出力信号および第二の遅延回路２からの出力信号を、フリップフロップ３の別個の入力端子へと入力させる。【選択図】図１
2005198240.tif 000002
【特許請求の範囲】
【請求項１】
第一の積分回路を含む第一の遅延回路と、
第二の積分回路を含む第二の遅延回路と、
入力信号の正相および逆相の信号を、前記第一および第二の遅延回路の一方および他方に、それぞれ入力する手段と、
前記第一の遅延回路からの出力信号および前記第二の遅延回路からの出力信号を、第一および第二の入力端子にそれぞれ受けるフリップフロップとを、
備えていることを特徴とする半導体回路。
【請求項２】
前記第一の積分回路は、第一のコンデンサを含む回路であり、
前記第二の積分回路は、第二のコンデンサを含む回路である、
ことを特徴とする請求項１に記載の半導体回路。
【請求項３】
前記第一の遅延回路は、
直列に接続された複数の第一のインバータ回路と、
所定の前記第一のインバータ回路間に存在する第一の接続点と、第一の固定電位との間に接続されている前記第一のコンデンサとを、備えており、
前記第二の遅延回路は、
直列に接続された複数の第二のインバータ回路と、
所定の前記第二のインバータ回路間に存在する第二の接続点と、第二の固定電位との間に接続されている前記第二のコンデンサとを、備えている、
ことを特徴とする請求項２に記載の半導体回路。
【請求項４】
前記第一の接続点の前段に位置する前記第一のインバータは、
第一の定電流回路と、
前記第一の定電流回路と低電位電源との間に接続されている第一のＮ型のトランジスタとを、備えており、
前記第二の接続点の前段に位置する前記第二のインバータは、
第二の定電流回路と、
前記第二の定電流回路と低電位電源との間に接続されている第二のＮ型のトランジスタとを、備えており、
前記第一の接続点は、前記第一の定電流回路と前記第一のＮ型トランジスタとの間に接続されており、
前記第二の接続点は、前記第二の定電流回路と前記第二のＮ型トランジスタとの間に接続されている、
ことを特徴とする請求項３に記載の半導体回路。
【請求項５】
前記第一の接続点の前段に位置する前記第一のインバータは、
第一の定電流回路と、
前記第一の定電流回路と高電位電源との間に接続されている第一のＰ型のトランジスタとを、備えており、
前記第二の接続点の前段に位置する前記第二のインバータは、
第二の定電流回路と、
前記第二の定電流回路と高電位電源との間に接続されている第二のＰ型のトランジスタとを、備えており、
前記第一の接続点は、前記第一の定電流回路と前記第一のＰ型トランジスタとの間に接続されており、
前記第二の接続点は、前記第二の定電流回路と前記第二のＰ型トランジスタとの間に接続されている、
ことを特徴とする請求項３に記載の半導体回路。
【請求項６】
前記第一の接続点の前段に位置する前記第一のインバータは、
第一の定電流回路と、
前記第一の定電流回路と直列に接続している第二の定電流回路とを、備えており、
前記第二の接続点の前段に位置する前記第二のインバータは、
第三の定電流回路と、
前記第三の定電流回路と直列に接続している第四の定電流回路とを、備えており、
前記第一の接続点は、前記第一の定電流回路と前記第二の定電流回路との間に接続されており、
前記第二の接続点は、前記第三の定電流回路と前記第四の定電流回路との間に接続されており、
前記第一の定電流回路と前記第二の定電流回路とは、どちらか一方が前段より入力されてくる信号に基いて動作し、
前記第三の定電流回路と前記第四の定電流回路とは、どちらか一方が前段より入力されてくる信号に基いて動作する、
ことを特徴とする請求項３に記載の半導体回路。
【請求項７】
前記第一の定電流回路と前記第二の定電流回路とは、前段より入力されてくる信号に基いて択一的に動作し、
前記第三の定電流回路と前記第四の定電流回路とは、前段より入力されてくる信号に基いて択一的に動作する、
ことを特徴とする請求項６に記載の半導体回路。
【請求項８】
請求項１ないし請求項７のいずれかに記載の半導体回路を、直列的に複数段接続する、
ことを特徴とする半導体回路。
【請求項９】
直列的に複数段接続されている半導体回路のうち、最前段の半導体回路の遅延時間が最も長い、
ことを特徴とする請求項８に記載の半導体回路。
【請求項１０】
請求項８または請求項９に記載の半導体回路において、複数の定電流回路を含む回路構成となる場合には、当該半導体回路において、当該複数の定電流回路を一の基準回路に連動する回路として構成する、
ことを特徴とする半導体回路。
【請求項１１】
入力信号の正相および逆相の信号を、前記第一および第二の遅延回路の一方および他方に、それぞれ入力する前記手段は、
前記第一の遅延回路の前段に配設される第三のインバータ回路を有しており、
前記第三のインバータ回路は、第一の閾値電位を有しており、
前記第二の接続点の前段に位置する一の前記第二のインバータ回路は、第二の閾値電位を有しており、
前記第一の閾値電位と前記第二の閾値電位との差により、ヒステリシス幅を構成している、
ことを特徴とする請求項３ないし請求項１０のいずれかに記載の半導体回路。
【請求項１２】
前記第一の遅延回路の前段に位置する第三のインバータ回路と、
前記第二の遅延回路の前段に位置する第四のインバータ回路とを、さらに備えており、
前記第三のインバータ回路は、第一の閾値電位を有しており、
前記第四のインバータ回路は、第二の閾値電位を有しており、
前記第一の閾値電位と前記第二の閾値電位との差により、ヒステリシス幅を構成している、
ことを特徴とする請求項３ないし請求項１０のいずれかに記載の半導体回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体回路に係る発明であって、特に、フィルタ機能を有する半導体回路に関するものである。
【背景技術】
【０００２】
従来より、ノイズのフィルタ機能と信号の遅延機能とを備えた半導体回路が存在する。従来技術に係る半導体回路は、直列に接続された複数のインバータ回路と、所定のインバータ回路間の接続点と接地との間に接続されたコンデンサとにより構成されている。
【０００３】
ところで、コンデンサと、当該コンデンサの前段に位置するインバータ回路とを調整することにより、時定数は決定される。
【０００４】
上記従来技術に係る半導体回路では、時定数は、所定のインバータ回路間の接続点において、信号の立上りの傾きと立下がりの傾きとが相違するように決定されていた。例えば、立上りの傾きを緩やかに、立下がりの傾きが急峻になるように、時定数が決定されていた。
【０００５】
そして、当該信号の立上りの傾きと立下がりの傾きとの相違と、後段のインバータの閾値とを利用して、フィルタ効果を奏している。
【０００６】
なお、先行技術として特許文献１に係る発明もあるが、当該発明はフィルタ効果を得ることを目的としてものではない。つまり、入力信号に対して、微細幅の複数のノイズパルスが連続して重畳された場合には、当該ノイズパルスに対して的確にフィルタリングを行うことが困難である。
【０００７】
【特許文献１】特開平７−９５０２２号公報（第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記従来技術に係る半導体回路では、本来「Ｈ」である信号の期間中に重畳される「Ｌ」レベルのノイズ、または、本来「Ｌ」である信号の期間中に重畳される「Ｈ」レベルのノイズのどちらか一方のノイズに対してしか、フィルタ効果を奏することができなかった。
【０００９】
そこで、この発明は、本来「Ｈ」である信号の期間中に重畳される「Ｌ」レベルのノイズ、および、本来「Ｌ」である信号の期間中に重畳される「Ｈ」レベルのノイズの両方のノイズに対して、有効にフィルタ効果を奏することができる半導体回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記の目的を達成するために、本発明に係る請求項１に記載の半導体回路は、第一の積分回路を含む第一の遅延回路と、第二の積分回路を含む第二の遅延回路と、入力信号の正相および逆相の信号を、前記第一および第二の遅延回路の一方および他方に、それぞれ入力する手段と、前記第一の遅延回路からの出力信号および前記第二の遅延回路からの出力信号を、第一および第二の入力端子にそれぞれ受けるフリップフロップとを、備えている。
【発明の効果】
【００１１】
本発明の請求項１に記載の半導体回路は、第一の積分回路を含む第一の遅延回路と、第二の積分回路を含む第二の遅延回路と、入力信号の正相および逆相の信号を、前記第一および第二の遅延回路の一方および他方に、それぞれ入力する手段と、前記第一の遅延回路からの出力信号および前記第二の遅延回路からの出力信号を、第一および第二の入力端子にそれぞれ受けるフリップフロップとを、備えているので、一方の遅延回路には、正相の信号を入力させ、他方の遅延回路には、逆相の信号を入力させることができる。よって、一方の遅延回路では、入力信号が立上った時（または立下がった時）には、その後に続く信号がノイズであるか否かを、当該一方の遅延回路において予め設定されたフィルタ時間により判断できる。また、他方の遅延回路では、入力信号が立下がった時（または立上った時）には、その後に続く信号がノイズであるか否かを、当該他方の遅延回路において予め設定されたフィルタ時間により判断できる。その後、両遅延回路から出力された信号を、フリップフロップで一つにまとめ、出力信号として出力できる。したがって、本来「Ｈ」である信号パルスの期間中に重畳される「Ｌ」レベルのノイズ、および、本来「Ｌ」である信号パルスの期間中に重畳される「Ｈ」レベルのノイズの両方のノイズに対して、有効にフィルタ効果を奏することができる。さらに、請求項１に係る半導体回路では、積分回路を用いてフィルタ時間の間、連続的に入力信号を観察することができる。よって、微細幅の複数のノイズパルスが連続して入力信号に重畳したとしても、有効に当該複数のノイズパルスをフィルタリングすることができる。
【発明を実施するための最良の形態】
【００１２】
以下、この発明をその実施の形態を示す図面に基いて具体的に説明する。
【００１３】
＜実施の形態１＞
本実施の形態に係る半導体回路の回路図を、図１に示す。
【００１４】
図１に示す半導体回路は、２つの遅延回路１，２と、１つのフリップフロップ３と、一つの信号反転手段４とで構成されている。また、各遅延回路１，２は、各々積分回路を備えている。
【００１５】
第一の遅延回路１は、複数（本実施の形態では３つである）の第一のインバータ回路１０〜１２と、積分回路を構成する第一のコンデンサ１４とで構成されている。ここで、第一の遅延回路１の前段には、信号反転手段４が配設されている。
【００１６】
具体的に、入力信号が入力される入力端子５とフリップフロップ３のＳ入力端子との間に、信号反転手段５および３つの第一のインバータ回路１０〜１２が、当該順で直列的に接続されている。また、所定の第一のインバータ回路の後段に存在する（図１では、インバータ回路１０とインバータ回路１１との間に存在する）接続点Ｎ１と、接地との間に、第一のコンデンサ１４が接続されている。
【００１７】
第二の遅延回路２は、入力端子５と信号反転手段４との間に存在する接続点Ｎ２から枝分かれして接続されている。
【００１８】
第二の遅延回路２は、第一のインバータ回路１０〜１２の数と同数の第二のインバータ回路１５〜１７（本実施の形態では、第二のインバータ回路１５〜１７の個数は、３個である）と、積分回路を構成する第二のコンデンサ１８とで構成されている。
【００１９】
具体的に、接続点Ｎ２とフリップフロップ３のＲ入力端子との間に、３つの第二のインバータ回路１５〜１７が直列的に接続されている。また、所定の第二のインバータ回路の後段に存在する（図１では、インバータ回路１５とインバータ回路１６との間に存在する）接続点Ｎ３と、接地との間に、第二のコンデンサ１８が接続されている。
【００２０】
図１に示すように、接続点Ｎ２のと第一の遅延回路１との間には信号反転手段４が配設されているので、第一の遅延回路１に入力される入力信号と、第二の遅延回路２に入力される入力信号とは、逆相の関係となる。
【００２１】
なお、フリップフロップ３のＱ出力端子は、出力端子６に接続されている。
【００２２】
次に、図１に示した半導体回路の動作を、図２に示すタイミングチャートに基いて説明する。入力端子５から入力される入力信号ＩＮには、図２に示すように、「Ｈ」レベルの信号パルスＩＮｈに「Ｌ」レベルＩＮｎ１のノイズが重畳されている。また、入力信号ＩＮには、「Ｌ」レベルの信号パルスＩＮｌに「Ｈ」レベルのノイズＩＮｎ２重畳されている。
【００２３】
なお、入力信号ＩＮは、各インバータ回路を経ることにより若干の時間遅延が生じるが、図２に示すタイミングチャートでは、当該時間遅延は省略している。また、本実施の形態では、第一および第二のコンデンサ１４，１８の充電速度と放電速度とは異なっており、充電速度は緩やかであり、放電速度は急峻となるように半導体回路、すなわち第一および第二のコンデンサ１４，１８と当該コンデンサ１４，１８の前段に位置するインバータ回路１０，１５を設定する。
【００２４】
また、第一および第二のコンデンサ１４，１８の放電速度は急峻なので、当該放電による時間遅延は、図２のタイミングチャートにおいては生じないものとする。
【００２５】
まずはじめに、第一の遅延回路１における信号の変化について説明する。
【００２６】
入力端子から入力される入力信号ＩＮは、信号反転手段４および第一のインバータ回路１０を経ることにより、その都度、信号の位相が反転される。したがって、入力端子４に入力される入力信号ＩＮの位相と、第一のインバータ回路１０から出力される信号の位相とは、同位相である。
【００２７】
つまり、入力信号ＩＮが立上ると、当該立上りに対応して、第一のインバータ回路１０から出力される信号は、立上る。また、入力信号ＩＮが立下ると、当該立下りに対応して、第一のインバータ回路１０から出力される信号は、立下る。
【００２８】
ところで、第一のインバータ回路１０から出力された信号が立上ると、第一のコンデンサ１４により、緩やかな充電が開始される。また、第一のインバータ回路１０から出力された信号が立下がると、第一のコンデンサ１４により、急峻な放電が開始される。
【００２９】
したがって、第一のインバータ回路１０から出力された信号が立上ると、第一のインバータ回路１１に入力される信号Ａは、緩やかな勾配を持って曲線的に上昇し始める。また、第一のインバータ回路１０から出力された信号が立下ると、第一のインバータ回路１１に入力される信号Ａは、急峻に立下がる。
【００３０】
以上により、図２に示す入力信号ＩＮが入力されると、第一のインバータ回路１１に入力される信号Ａは、図２に示すような波形となる。
【００３１】
つまり、入力信号ＩＮとして、「Ｈ」レベルの信号パルスＩＮｈが入力端子５に入力されると、当該信号パルスＩＮｈの立上りに対応して、信号Ａは、曲線的に緩やかな電位上昇を始める。そして、信号パルスＩＮｈが「Ｈ」レベルである期間、信号Ａは緩やかな電位上昇を続け、第一のインバータ回路１１において予めに設定されている閾値電位ａを超え、「Ｈ」レベルまで達した時点で、当該「Ｈ」レベルを保持する。
【００３２】
ここで、信号Ａが緩やかな電位上昇を開始した時点から、信号Ａの電位が閾値電位ａに達するまでの時間をフィルタ時間と称する。当該フィルタ時間は、入力信号ＩＮが本来のパルス信号であるか否かを判定する時間である。つまり、フィルタ時間より短い入力信号ＩＮのパルス信号は、ノイズとして判断される。これに対して、フィルタ時間より長い入力信号ＩＮのパルス信号は、本来の信号パルスとして判断される。
【００３３】
さて次に、信号パルスＩＮｈに重畳された「Ｌ」レベルのノイズＩＮｎ１が、入力端子５から入力される。すると、図２に示すように、ノイズＩＮｎ１の立下がりに対応して、信号Ａの波形は、急峻に立ち下がる。そして、ノイズＩＮｎ１が「Ｌ」レベルの期間、信号Ａも「Ｌ」レベルを保持する。
【００３４】
一発目のノイズ信号ＩＮｎ１が経過してから、二発目のノイズ信号ＩＮｎ１が入力されるまでの間、入力信号ＩＮは本来の信号パルスＩＮｈに戻る。したがって、当該本来の信号パルスＩＮｈが戻った時点に対応して、信号Ａの波形は、曲線的に緩やかに上昇し始める。
【００３５】
しかし、一発目のノイズ信号ＩＮｎ１が経過してから、二発目のノイズ信号ＩＮｎ１が入力されるまでの期間は、フィルタ時間より短いので、信号Ａの波形は、閾値電位ａに達することなく急峻に立下がる。
【００３６】
その後、二発目のノイズ信号ＩＮｎ１が入力されている期間、波形Ａも「Ｌ」レベルを保持する。そして、その後入力信号ＩＮは、本来の信号パルスＩＮｈに戻るので、これに対応して、信号Ａの波形も曲線的に緩やかに上昇し始める。
【００３７】
その後、信号パルスＩＮｈは、しばらく「Ｈ」レベルを維持した後、立下がり、次に入力信号ＩＮとして、「Ｌ」レベルの信号パルスＩＮｌが入力されるので、信号Ａの波形は、緩やかな上昇を続けた後、急峻に立下がる。
【００３８】
その後、信号パルスＩＮｌが「Ｌ」レベルである間、信号Ａの波形も「Ｌ」レベルを維持する。信号パルスＩｎｌには、途中フィルタ時間より短いノイズＩＮｎ２が重畳されている。よって、信号Ａの波形は、当該ノイズＩＮｎ２に対応して、鋸歯状に変化する。なお、ノイズＩＮｎ２はフィルタ時間より短いので、当該鋸歯状の信号Ａの電位は、閾値電位ａに達することはない。
【００３９】
さて、第一のインバータ回路１１は、閾値電位ａを基準に動作している。つまり、信号Ａの電位が閾値電位ａを超えた時点で、第一のインバータ回路１１は、反転された「Ｌ」レベルの信号を出力する。また、信号Ａの電位が閾値電位ａを下回った時点で、第一のインバータ回路１１は、反転された「Ｈ」レベルの信号を出力する。
【００４０】
そうすると、第一のインバータ回路１１に図２に示した信号Ａが入力されると、当該信号Ａは、第一のインバータ回路１１，１２を経ることにより、信号Ａは、図２に示す信号Ｓへと変化し、当該信号Ｓは、フリップフロップ３のＳ入力端子に入力される。
【００４１】
信号Ｓは、信号Ａの電位が閾値電位ａを超えた時点に対応して立上り、信号Ａの電位が閾値電位ａを下回った時点に対応して立下がる。
【００４２】
次に、第二の遅延回路２における信号の変化について説明する。
【００４３】
入力信号ＩＮは、第二のインバータ回路１５において、その位相が反転する。したがって、入力端子５に入力される入力信号ＩＮの位相と、第二のインバータ回路１５から出力される信号の位相とは、逆位相である。
【００４４】
つまり、入力信号ＩＮが立上ると、当該立上りに対応して、第二のインバータ回路１５から出力される信号は、立下る。また、入力信号ＩＮが立下ると、当該立下りに対応して、第二のインバータ回路１５から出力される信号は、立上る。
【００４５】
ところで、第一のインバータ回路１５から出力された信号が立上ると、第二のコンデンサ１８により、緩やかな充電が開始される。また、第二のインバータ回路１５から出力された信号が立下がると、第二のコンデンサ１８により、急峻な放電が開始される。
【００４６】
したがって、第二のインバータ回路１５から出力された信号が立上ると、第二のインバータ回路１６に入力される信号Ｂは、緩やかな勾配を持って曲線的に上昇し始める。また、第二のインバータ回路１５から出力された信号が立下ると、第二のインバータ回路１６に入力される信号Ｂは、急峻に立下がる。
【００４７】
以上により、図２に示す入力信号ＩＮが入力されると、第二のインバータ回路１６に入力される信号Ｂは、図２に示すような波形となる。
【００４８】
つまり、入力信号ＩＮとして、「Ｈ」レベルの信号パルスＩＮｈが入力端子５に入力されると、当該信号パルスＩＮｈの立上りに対応して、信号Ｂは急峻に立下がる。そして、信号パルスＩＮｈが「Ｈ」レベルである期間、信号Ｂは「Ｌ」レベルを保持する。
【００４９】
次に、信号パルスＩＮｈに重畳された「Ｌ」レベルのノイズＩＮｎ１が、入力端子５から入力される。すると、図２に示すように、ノイズＩＮｎ１の立下がりに対応して、信号Ｂの波形は、曲線的に緩やかに上昇し始める。ノイズＩＮｎ１の期間はフィルタ時間より短いので、信号Ｂは、第二のインバータ回路１６において予めに設定されている閾値電位ｂに達する前に、急峻に立下がる。
【００５０】
ここで、信号Ｂが緩やかな電位上昇を開始した時点から、信号Ｂの電位が閾値電位ｂに達するまでの時間をフィルタ時間と称する。当該フィルタ時間は、入力信号ＩＮが本来のパルス信号であるか否かを判定する時間である。つまり、フィルタ時間より短い入力信号ＩＮのパルス信号は、ノイズとして判断される。これに対して、フィルタ時間より長い入力信号ＩＮのパルス信号は、本来の信号パルスとして判断される。
【００５１】
さて、二発目のノイズＩＮｎ１が入力されるまでの間、信号Ｂは「Ｌ」レベルを保持する。その後、二発目のノイズＩＮｎ１が入力されると、これに対応して信号Ｂは、曲線的に緩やかに上昇し始める。しかし、ノイズＩＮｎ１の期間はフィルタ時間より短いので、信号Ｂは、閾値電位ｂに達する前に、急峻に立下がる。
【００５２】
そして、その後入力信号ＩＮは、本来の信号パルスＩＮｈに戻るので、信号Ｂの波形も「Ｌ」レベルを保持する。
【００５３】
その後、信号パルスＩＮｈは、しばらく「Ｈ」レベルを維持した後、立下がる。そして、入力信号ＩＮとして、「Ｌ」レベルの信号パルスＩＮｌが入力されるので、信号Ａの波形は、パルス信号ＩＮｈの立下がりに対応して、曲線的で緩やかな上昇を始める。
【００５４】
その後、信号パルスＩＮｌが「Ｌ」レベルである間、信号Ｂの波形は緩やかな上昇を続け、閾値電位ｂを超え、「Ｈ」レベルに達して時点で、信号Ｂは、当該「Ｈ」レベルを保持する。
【００５５】
信号パルスＩｎｌには、途中フィルタ時間より短い、２発のノイズＩＮｎ２が重畳されている。よって、信号Ｂの波形は、一発目のノイズＩＮｎ２の立上りに対応して、立下がった後、鋸歯状に変化する。なお、当該鋸歯状の信号Ｂの電位は、閾値電位ｂに達することはない。その後、入力信号ＩＮが、本来の信号パルスＩＮｌに戻ると、これに対応して、信号Ｂは、曲線的に緩やかに上昇し始め、閾値電位ｂを超え、「Ｈ」レベルに達した時点で、信号Ｂは「Ｈ」レベルを保持する。
【００５６】
さて、第二のインバータ回路１６は、閾値電位ｂを基準に動作している。つまり、信号Ｂの電位が閾値電位ｂを超えた時点で、第二のインバータ回路１６は、反転された「Ｌ」レベルの信号を出力する。また、信号Ｂの電位が閾値電位ｂを下回った時点で、第二のインバータ回路１６は、反転された「Ｈ」レベルの信号を出力する。
【００５７】
そうすると、第二のインバータ回路１６に対して、図２に示した信号Ｂが入力されると、当該信号Ｂは、第二のインバータ回路１６，１７を経ることにより、図２に示す信号Ｒへと変化する。そして、当該信号Ｒは、フリップフロップ３のＲ入力端子に入力される。
【００５８】
信号Ｒは、信号Ｂの電位が閾値電位ｂを超えた時点に対応して立上り、信号Ｂの電位が閾値電位ｂを下回った時点に対応して立下がる。
【００５９】
さて、フリップフロップ３は、図３に示す論理表に従って動作する。
【００６０】
つまり、フリップフロップ３は、Ｓ入力端子に「Ｈ」レベルの信号Ｓが入力されており、Ｒ入力端子に「Ｌ」レベルの信号Ｒが入力されているなら、当該入力期間は、Ｑ出力端子からは、「Ｈ」レベルの信号ＯＵＴが出力される。また、Ｓ入力端子に「Ｌ」レベルの信号Ｓが入力されており、Ｒ入力端子に「Ｈ」レベルの信号Ｒが入力されているなら、当該入力期間は、Ｑ出力端子からは、「Ｌ」レベルの信号ＯＵＴが出力される。
【００６１】
なお、Ｓ入力端子およびＲ入力端子において、ともに「Ｌ」レベルの信号Ｓ，Ｒが入力されているときは、Ｑ出力端子からは、以前の出力レベルの出力信号ＯＵＴが継続して出力される。
【００６２】
以上により、図２に示す信号Ｓ，Ｒが、フリップフロップ３の各入力端子から入力されると、当該フリップフロップ３のＱ出力端子からは、図２に示す出力信号ＯＵＴが出力される。
【００６３】
図２から分かるように、本実施の形態に係る半導体回路（図１）を採用することにより、入力信号ＩＮに重畳されていたノイズＩＮｎ１，ＩＮｎ２が、出力信号ＯＵＴでは除去されている。
【００６４】
このように、入力端子５から入力される入力信号ＩＮを、一方の遅延回路１には、反転信号手段４により位相を反転させた後入力させ、他方の遅延回路２には、当該入力信号ＩＮをそのまま入力させる。
【００６５】
よって、一方の遅延回路１では、入力信号ＩＮが立上った時には、その後に続く信号がノイズであるか否かを、一方の遅延回路１において予め設定されたフィルタ時間により判断される（つまり、フィルタ時間の間、連続的に入力信号を観察することにより、立上り後のパルス信号がノイズであるか否かを判断する）。
【００６６】
また、他方の遅延回路２では、入力信号ＩＮが立下がった時には、その後に続く信号がノイズであるか否かを、他方の遅延回路２において予め設定されたフィルタ時間により判断される（つまり、フィルタ時間の間、連続的に入力信号を観察することにより、立下り後のパルス信号がノイズであるか否かを判断する）。
【００６７】
その後、両遅延回路１，２から出力された信号Ｓ，Ｒを、フリップフロップ３で一つにまとめ、出力信号ＯＵＴとして出力されている。
【００６８】
したがって、本実施の形態に係る半導体回路を用いることにより、本来「Ｈ」である信号パルスの期間中に重畳される「Ｌ」レベルのノイズ、および、本来「Ｌ」である信号パルスの期間中に重畳される「Ｈ」レベルのノイズの両方のノイズに対して、有効にフィルタ効果を奏することができる。
【００６９】
また、本実施の形態に係る半導体回路では、積分回路（コンデンサ１４，１８）を用いて、フィルタ時間の間、連続的に入力信号を観察することにより、パルス信号がノイズであるか否かを判断している。さらに、積分回路（コンデンサ１４，１８）における電位の変動速度について、立上がり時に対して立下がり時を急峻とすることで、微細幅の複数のノイズパルスが連続して入力信号に重畳されたとしても、有効に当該複数の連続ノイズパルスをフィルタリングすることができる。
【００７０】
＜実施の形態２＞
本実施の形態に係る半導体回路を図４に示す。
【００７１】
図４から分かるように、本実施の形態に係る半導体回路は、図１で示した、コンデンサ１４，１８の前段に位置するインバータ回路１０，１５を、ＮＭＯＳ１０ａ，１５ａと定電流回路１０ｂ，１５ｂとで構成したものである。
【００７２】
つまり、第一のインバータ回路１０の構成は、以下の通りである。信号反転手段４の出力部は、ＮＭＯＳ１０ａのゲート電極に接続される。ＮＭＯＳ１０ａのドレインは、定電流回路１０ｂに接続される。ＮＭＯＳ１０ａのソースは、接地に接続される。また、ＮＭＯＳ１０ａのドレインと定電流回路１０ｂとの間には、接続点Ｎ１０が存しており、当該接続点Ｎ１０は接続点Ｎ１と接続される。
【００７３】
ここで、定電流回路１０ｂは、ＮＭＯＳ１０ａに向かって定電流を流すように動作する。
【００７４】
他方、第二のインバータ回路１５の構成は、以下の通りである。接続点Ｎ２は、ＮＭＯＳ１５ａのゲート電極に接続される。ＮＭＯＳ１５ａのドレインは、定電流回路１５ｂに接続される。ＮＭＯＳ１５ａのソースは、接地に接続される。また、ＮＭＯＳ１５ａのドレインと定電流回路１５ｂとの間には、接続点Ｎ１５が存しており、当該接続点Ｎ１５は接続点Ｎ３と接続される。
【００７５】
ここで、定電流回路１５ｂは、ＮＭＯＳ１５ａに向かって定電流を流すように動作する。
【００７６】
その他の構成は図１と同じなので、ここでの説明は省略する。
【００７７】
次に、図４に示した半導体回路の動作を、図５に示すタイミングチャートに基いて説明する。まず、第一の遅延回路１側の動作について説明する。
【００７８】
入力端子５に、「Ｈ」レベルの信号が立上り、続いて「Ｈ」レベルの入力信号ＩＮが入力されると、信号反転手段４により当該信号は、反転させられる。よって、ＮＭＯＳ１０ａのゲート電極には、「Ｌ」レベルの信号が入力される。そうすると、ＮＭＯＳ１０ａは、オフ状態となり、定電流回路１０ｂから出力される定電流は、接続点Ｎ１０、Ｎ１を介して、第一のコンデンサ１４へと流れる。つまり、「Ｈ」レベルの入力信号ＩＮの立上がりに対応して、第一のコンデンサ１４での緩やかで、線形的な充電が開始され、所定の時間経過後、充電は完了する。
【００７９】
よって、図５に示した「Ｈ」レベルの入力信号ＩＮが入力端子５に入力されると、第一のインバータ回路１１に入力される信号Ａは、図５の通りになる。つまり、入力信号ＩＮの立上がりに対応して、信号Ａの波形は、緩やかに、線形的に上昇し始める。そして、第一のインバータ回路１１で予めに設定されている閾値電位ａを超えて、「Ｈ」レベルに達した時点で、信号Ａは、当該「Ｈ」レベルを保持する。
【００８０】
次に、「Ｈ」レベルの入力信号ＩＮが立下がり、続いて「Ｌ」レベルの入力信号ＩＮが、入力端子５に入力されると、当該「Ｌ」レベルの入力信号ＩＮは、信号反転手段４により、「Ｈ」レベルに反転される。
【００８１】
当該反転した「Ｈ」レベルの信号が、ＮＭＯＳ１０ａのゲート電極に入力されると、ＮＭＯＳ１０ａは、オン状態となる。したがって、定電流回路１０ｂから出力される定電流は、ＮＭＯＳ１０ａを介して接地に流れると伴に、第一のコンデンサ１４に蓄えられていた電荷は、ＮＭＯＳ１０ａを介して接地へと急峻に放電する。
【００８２】
よって、図５に示した「Ｌ」レベルの入力信号ＩＮが入力端子５に入力されると、第一のインバータ回路１１に入力される信号Ａは、図５の通りになる。つまり、入力信号ＩＮの立下がりに対応して、信号Ａの波形は、急峻に立下がる。そして、閾値電位ａを下回り、「Ｌ」レベルに達した時点で、信号Ａは、当該「Ｌ」レベルを保持する。
【００８３】
次に、第二の遅延回路２側の動作について説明する。
【００８４】
入力端子５に、「Ｈ」レベルの信号が立上がり、続いて「Ｈ」レベルの入力信号ＩＮが入力されると、ＮＭＯＳ１５ａはオン状態となる。したがって、定電流回路１５ｂから出力される定電流は、ＮＭＯＳ１５ａを介して接地に流れると伴に、第二のコンデンサ１８に蓄えられていた電荷は、ＮＭＯＳ１５ａを介して接地へと急峻に放電する。
【００８５】
よって、図５に示した「Ｈ」レベルの入力信号ＩＮが入力端子５に入力されると、第二のインバータ回路１６に入力される信号Ｂは、図５の通りになる。つまり、入力信号ＩＮの立上がりに対応して、信号Ｂの波形は、急峻に立下がる。そして、第二のインバータ回路１６で予めに設定されている閾値電位ｂを下回り、「Ｌ」レベルに達した時点で、信号Ｂは、当該「Ｌ」レベルを保持する。
【００８６】
次に、「Ｈ」レベルの入力信号ＩＮが立下がり、続いて「Ｌ」レベルの入力信号ＩＮが、入力端子５に入力されると、ＮＭＯＳ１５ａは、オフ状態となる。したがって、定電流回路１５ｂから出力される定電流は、接続点Ｎ１５、Ｎ３を介して、第二のコンデンサ１８へと流れる。つまり、「Ｈ」レベルの入力信号ＩＮの立下がりに対応して、第二のコンデンサ１８での緩やかで、線形的な充電が開始され、所定の時間経過後、充電は完了する。
【００８７】
よって、図５に示した「Ｌ」レベルの入力信号ＩＮが入力端子５に入力されると、第二のインバータ回路１６に入力される信号Ｂは、図５の通りになる。つまり、入力信号ＩＮの立下がりに対応して、信号Ｂの波形は、緩やかに、線形的に上昇し始める。そして、閾値電位ｂを超えて、「Ｈ」レベルに達した時点で、信号Ｂは、当該「Ｈ」レベルを保持する。
【００８８】
図２，５を参照して分かるように、実施の形態１に係る半導体回路を使用した場合には、信号Ａ，Ｂの「Ｌ」レベルから「Ｈ」レベルへの上昇は、曲線的であったが、本実施の形態に係る半導体回路を使用すると、信号Ａ，Ｂの「Ｌ」レベルから「Ｈ」レベルへの上昇は、線形的となる。
【００８９】
したがって、本実施の形態に係る半導体回路を用いることにより、信号Ａ，Ｂの上昇は線形的であるので、信号Ａ，Ｂが線形的に電位上昇を開始した時点から、信号Ａ，Ｂの電位が閾値電位ａ，ｂに達するまでのフィルタ時間の設定を容易に行うことができる。よってノイズの判定処理も向上する。
【００９０】
さらに、本実施の形態に係る半導体回路では、定電流回路１０ｂ，１５ｂ以降の回路（符号１１，１６，３等）の電位設定を、ＮＭＯＳ１０ａ，１５ａの前段の電源と異なる値とすることにより、ノイズのフィルタ効果を奏すると伴に、レベルシフトも行うことができる。
【００９１】
なお、本実施の形態に係る半導体回路は、実施の形態１に係る半導体回路が奏する効果と同一の効果を奏することは言うまもない。
【００９２】
＜実施の形態３＞
本実施の形態に係る半導体回路を図６に示す。
【００９３】
図６から分かるように、本実施の形態に係る半導体回路は、図１で示した、コンデンサ１４，１８の前段に位置するインバータ回路１０，１５を、ＰＭＯＳ１０ｐ，１５ｐと、定電流回路１０ｑ，１５ｑと、固定電源１０ｒ，１５ｒとで構成したものである。
【００９４】
つまり、第一のインバータ回路１０の構成は、以下の通りである。信号反転手段４の出力部は、ＰＭＯＳ１０ｐのゲート電極に接続される。ＰＭＯＳ１０ｐのドレインは、定電流回路１０ｑに接続される。ＰＭＯＳ１０ｐのソースは、固定電源１０ｒに接続される。また、ＰＭＯＳ１０ｐのドレインと定電流回路１０ｑとの間には、接続点Ｎ１０が存しており、当該接続点Ｎ１０は接続点Ｎ１と接続される。
【００９５】
他方、第二のインバータ回路１５の構成は、以下の通りである。接続点Ｎ２は、ＰＭＯＳ１５ｐのゲート電極に接続される。ＰＭＯＳ１５ｐのドレインは、定電流回路１５ｑに接続される。ＰＭＯＳ１５ｐのソースは、固定電源１５ｒに接続される。また、ＰＭＯＳ１５ｐのドレインと定電流回路１５ｑとの間には、接続点Ｎ１５が存しており、当該接続点Ｎ１５は接続点Ｎ３と接続される。
【００９６】
ここで、定電流回路１０ｑ，１５ｑは、ＰＭＯＳ１０ｐ，１５ｐが接続されている方向とは逆方向に定電流を引抜くように動作する。
【００９７】
さらに、本実施の形態に係る半導体回路では、フリップフロップ３は図７に示す論理表に基いて動作するものを採用する。なお、第一の遅延回路１の出力部は、フリップフロップ３のＳ’入力端子に接続され、第二の遅延回路２の出力部は、フリップフロップ３のＲ’入力端子に接続されている。
【００９８】
このように、実施の形態１に係る半導体回路のフリップフロップ３を、図７の論理表に従うフリップフロップ３に置換するのは、Ｓ’入力端子およびＲ’入力端子に入力される信号が、ともに「Ｈ」レベルとなった状態においては、Ｓ’入力端子およびＲ’入力端子に入力される信号がともに「Ｈ」レベルとなる前の、フリップフロップ３の出力論理状態を保持するという動作を利用するためである。
【００９９】
つまり、本実施の形態に係る半導体回路を採用することにより、コンデンサ１４，１８の時定数が変化する。つまり、コンデンサ１４，１８に対する充電は急峻に行われ、放電は、線形的に緩やかに行われる。これに伴い、フリップフロップ３の一方の入力端子に入力される信号が「Ｈ」レベルである期間と、他方の入力端子に入力される信号が「Ｈ」である期間とが重複する部分が生じる。
【０１００】
例えば、図２に示したタイミングチャートにおいて、入力信号ＩＮが「Ｌ」レベルから「Ｈ」レベルに変化した直後、また「Ｈ」レベルから「Ｌ」レベルに変化した直後では、フリップフロップ３のＳ入力端子、Ｒ入力端子は共に「Ｌ」レベルとなり、図３に示す論理表に従いフリップフロップ３の出力信号ＯＵＴは、入力信号ＩＮが変化する前の状態を保つ。
【０１０１】
これと同様に、本実施の形態に係る半導体回路では、図７の論理表に従うフリップフロップ３を採用することにより、上記のようにフリップフロップ３の両方の入力が「Ｈ」レベルで重複した場合に、フリップフロップ３の出力状態を当該重複する前の状態に保持することができる。
【０１０２】
なお、本実施の形態に係る半導体回路では、第一の遅延回路１では、入力信号ＩＮが立下った時には、その後に続く信号がノイズであるか否かを、当該第一の遅延回路１において予め設定されたフィルタ時間により判断される（つまり、フィルタ時間の間、連続的に入力信号を観察することにより、立下り後のパルス信号がノイズであるか否かを判断する）。
【０１０３】
また、第二の遅延回路２では、入力信号ＩＮが立上がった時には、その後に続く信号がノイズであるか否かを、当該第二の遅延回路２において予め設定されたフィルタ時間により判断される（つまり、フィルタ時間の間、連続的に入力信号を観察することにより、立上り後のパルス信号がノイズであるか否かを判断する）。
【０１０４】
その他の構成は図１と同じなので、ここでの説明は省略する。なお、入力信号ＩＮとフリップフロップ３から出力される信号とを同相とする場合には、入力端子の接続関係を逆にしても良く、また、フリップフロップ３の後段に信号反転手段を設けても良い。
【０１０５】
次に、図６に示した半導体回路の動作を、図８に示すタイミングチャートに基いて説明する。まず、第一の遅延回路１側の動作について説明する。
【０１０６】
入力端子５に、「Ｈ」レベルの信号が立上り、続いて「Ｈ」レベルの入力信号ＩＮが入力されると、信号反転手段４により当該信号は、反転させられる。よって、ＰＭＯＳ１０ｐのゲート電極には、「Ｌ」レベルの信号が入力される。そうすると、ＰＭＯＳ１０ｐは、オン状態となり、接続点Ｎ１の電位は、急峻に固定電源１０ｒの電位となり、第一のコンデンサ１４の充電も急峻に行われる。
【０１０７】
よって、図８に示した「Ｈ」レベルの入力信号ＩＮが入力端子５に入力されると、第一のインバータ回路１１に入力される信号Ａは、図８の通りになる。つまり、入力信号ＩＮの立上がりに対応して、信号Ａの波形は急峻に立上り、信号Ａの電位は、第一のインバータ回路１１で予めに設定されている閾値電位ａを超えて、「Ｈ」レベルに達し、当該「Ｈ」レベルを保持する。
【０１０８】
次に、「Ｈ」レベルの入力信号ＩＮが立下がり、続いて「Ｌ」レベルの入力信号ＩＮが、入力端子５に入力されると、当該「Ｌ」レベルの入力信号ＩＮは、信号反転手段４により、「Ｈ」レベルに反転される。
【０１０９】
当該反転した「Ｈ」レベルの信号が、ＰＭＯＳ１０ｐのゲート電極に入力されると、ＰＭＯＳ１０ｐは、オフ状態となる。すると、定電流回路１０ｑによる電流の引抜きにより、第一のコンデンサ１４に蓄えられていた電荷の線形的で緩やかな放電が開始される。
【０１１０】
よって、図８に示した「Ｌ」レベルの入力信号ＩＮが入力端子５に入力されると、第一のインバータ回路１１に入力される信号Ａは、図８の通りになる。つまり、入力信号ＩＮの立下がりに対応して、信号Ａの波形は、緩やかに、線形的に下降し始める。そして、閾値電位ａを下回り、「Ｌ」レベルに達した時点で、信号Ａは、当該「Ｌ」レベルを保持する。
【０１１１】
次に、第二の遅延回路２側の動作について説明する。
【０１１２】
入力端子５に「Ｈ」レベルの入力信号ＩＮが入力されると、ＰＭＯＳ１５ｐはオフ状態となる。したがって、定電流回路１５ｂによる電流の引抜により、第二のコンデンサ１８に蓄えられていた電荷は、線形的な放電を開始する。
【０１１３】
よって、図８に示した「Ｈ」レベルの入力信号ＩＮが入力端子５に入力されると、第二のインバータ回路１６に入力される信号Ｂは、図８の通りになる。つまり、入力信号ＩＮの立上がりに対応して、信号Ｂの波形は、線形的に立下がる。そして、第二のインバータ回路１６で予めに設定されている閾値電位ｂを下回り、「Ｌ」レベルに達した時点で、信号Ｂは、当該「Ｌ」レベルを保持する。
【０１１４】
次に、「Ｈ」レベルの入力信号ＩＮが立下がり、続いて「Ｌ」レベルの入力信号ＩＮが、入力端子５に入力されると、ＰＭＯＳ１５ｐは、オン状態となる。したがって、接続点Ｎ３の電位は、急峻に固定電源１５ｒの電位となり、第二のコンデンサ１８の充電も行われる。
【０１１５】
よって、図８に示した「Ｌ」レベルの入力信号ＩＮが入力端子５に入力されると、第二のインバータ回路１６に入力される信号Ｂは、図８の通りになる。つまり、入力信号ＩＮの立下がりに対応して、信号Ｂの波形は急峻に立上り、信号Ｂの電位は、閾値電位ｂを超えて、「Ｈ」レベルに達し、当該「Ｈ」レベルを保持する。
【０１１６】
よって、図８に示した「Ｌ」レベルの入力信号ＩＮが入力端子５に入力されると、第二のインバータ回路１６に入力される信号Ｂは、図８の通りになる。つまり、入力信号ＩＮの立下がりに対応して、信号Ｂの波形は、急峻に上昇し始める。そして、閾値電位ｂを超えて、「Ｈ」レベルに達した時点で、信号Ｂは、当該「Ｈ」レベルを保持する。
【０１１７】
図２，８を参照して分かるように、実施の形態１に係る半導体回路を使用した場合には、信号Ａ，Ｂの「Ｌ」レベルから「Ｈ」レベルへの上昇は、曲線的であったが、本実施の形態に係る半導体回路を使用すると、信号Ａ，Ｂの「Ｈ」レベルから「Ｌ」レベルへの下降は、線形的となる。
【０１１８】
したがって、本実施の形態に係る半導体回路を用いることにより、信号Ａ，Ｂの下降は線形的であるので、信号Ａ，Ｂが線形的に電位下降を開始した時点から、信号Ａ，Ｂの電位が閾値電位ａ，ｂに達するまでの時間をフィルタ時間とすることにより、当該フィルタ時間の設定を容易に行うことができる。よってノイズの判定処理も向上する。
【０１１９】
さらに、本実施の形態に係る半導体回路においても、実施の形態２に係る半導体回路と同様に、定電流回路１０ｑ，１５ｑ以降の回路（符号１１，１６，３等）の負電極側の電位設定を、ＰＭＯＳ１０ｐ，１５ｐ前段までの回路の負電極側の電位と異なる値とすることにより、ノイズのフィルタ効果を奏すると伴に、負電極側のレベルシフトも行うことができる。
【０１２０】
なお、本実施の形態に係る半導体回路は、実施の形態１に係る半導体回路が奏する効果と同一の効果を奏することは言うまもない。
【０１２１】
＜実施の形態４＞
本実施の形態に係る半導体回路を図９に示す。
【０１２２】
図９から分かるように、本実施の形態に係る半導体回路は、図１で示した、コンデンサ１４，１８の前段に位置するインバータ回路１０，１５を、２つの定電流回路１０ｓ，１０ｔ，１５ｓ，１５ｔを含む回路を用いて構成したものである。
【０１２３】
つまり、第一のインバータ回路１０の構成は、以下の通りである。信号反転手段４の出力部は、接続点Ｎ２０に分岐して各定電流回路１０ｓ，１０ｔに接続される。さらに、両定電流回路１０ｓ，１０ｔの出力は、接続点Ｎ２１にて共通に接続されている。また、接続点Ｎ２１は接続点Ｎ１と接続される。
【０１２４】
他方、第二のインバータ回路１５の構成は、以下の通りである。接続点Ｎ２は、接続点Ｎ３０に分岐して各定電流回路１５ｓ，１５ｔに接続される。さらに、両定電流回路１５ｓ，１５ｔの出力は、接続点Ｎ３１にて共通に接続されている。また、接続点Ｎ３１は接続点Ｎ３と接続される。
【０１２５】
ここで、定電流回路１０ｓ（または１５ｓ）と定電流回路１０ｔ（または１５ｔ）とは、接続点Ｎ２０（またはＮ３０）の電位に基いて、択一的に動作する。
【０１２６】
つまり、定電流回路１０ｓ（１５ｓ）は、接続点Ｎ２０（Ｎ３０）における電位が「Ｌ」レベルである場合に動作し、この場合には、定電流回路１０ｔ（１５ｔ）は動作しない。これに対して、定電流回路１０ｔ（１５ｔ）は、接続点Ｎ２０（Ｎ３０）における電位が「Ｈ」レベルである場合に動作し、この場合には定電流回路１０ｓ（１５ｓ）は動作しない。
【０１２７】
また、定電流回路１０ｓ，１５ｓは、定電流を半導体回路に送り込む向きに流すように動作し、他方、定電流回路１０ｔ，１５ｔは、定電流を半導体回路から引抜く向きに流すように動作する。
【０１２８】
その他の構成は図１と同じなので、ここでの説明は省略する。
【０１２９】
次に、図９に示した半導体回路の動作を、図１０に示すタイミングチャートに基いて説明する。まず、第一の遅延回路１側の動作について説明する。
【０１３０】
入力端子５に「Ｈ」レベルの信号が立上り、続いて「Ｈ」レベルの入力信号ＩＮが入力されると、信号反転手段４により当該信号は、反転させられる。よって、接続点Ｎ２０は、「Ｌ」レベルとなる。接続点Ｎ２０が「Ｌ」レベルとなると、定電流回路１０ｓは動作し、定電流回路１０ｔは動作しないので、定電流回路１０ｓから出力される定電流は、接続点Ｎ２１、Ｎ１を介して、第一のコンデンサ１４へと流れる。つまり、「Ｈ」レベルの入力信号ＩＮの立上がりに対応して、第一のコンデンサ１４での緩やかで、線形的な充電が開始され、所定の時間経過後、充電は完了する。
【０１３１】
よって、図１０に示した「Ｈ」レベルの入力信号ＩＮが入力端子５に入力されると、第一のインバータ回路１１に入力される信号Ａは、図１０の通りになる。つまり、入力信号ＩＮの立上がりに対応して、信号Ａの波形は、緩やかに、線形的に上昇し始める。そして、第一のインバータ回路１１で予めに設定されている閾値電位ａを超えて、「Ｈ」レベルに達した時点で、信号Ａは、当該「Ｈ」レベルを保持する。
【０１３２】
次に、「Ｈ」レベルの入力信号ＩＮが立下がり、続いて「Ｌ」レベルの入力信号ＩＮが、入力端子５に入力されると、当該「Ｌ」レベルの入力信号ＩＮは、信号反転手段４により、「Ｈ」レベルに反転される。
【０１３３】
よって、接続点Ｎ２０は、「Ｈ」レベルとなる。接続点Ｎ２０が「Ｈ」レベルとなると、定電流回路１０ｔは動作し、定電流回路１０ｓは動作しないので、定電流回路１０ｔの定電流の引抜き動作により、接続点Ｎ２１、Ｎ１を介して、第一のコンデンサ１４に蓄えられていた電荷の放電が線形的に行われる。つまり、「Ｈ」レベルの入力信号ＩＮの立下がりに対応して、第一のコンデンサ１４での緩やかで、線形的な放電が開始され、所定の時間経過後、放電は完了する。
【０１３４】
よって、図１０に示した「Ｌ」レベルの入力信号ＩＮが入力端子５に入力されると、第一のインバータ回路１１に入力される信号Ａは、図１０の通りになる。つまり、入力信号ＩＮの立下がりに対応して、信号Ａの波形は、緩やかに、線形的に下降し始める。そして、閾値電位ａを下回り、「Ｌ」レベルに達した時点で、信号Ａは、当該「Ｌ」レベルを保持する。
【０１３５】
次に、第二の遅延回路２側の動作について説明する。
【０１３６】
入力端子５に、「Ｈ」レベルに信号が立上り、続いて「Ｈ」レベルの入力信号ＩＮが入力されると、接続点Ｎ３０は、「Ｈ」レベルとなる。接続点Ｎ３０が「Ｈ」レベルとなると、定電流回路１５ｔは動作し、定電流回路１５ｓは動作しないので、定電流回路１５ｔの定電流の引抜き動作により、接続点Ｎ３１、Ｎ３を介して、第二のコンデンサ１８に蓄えられていた電荷の放電が線形的に行われる。つまり、「Ｈ」レベルの入力信号ＩＮの立上がりに対応して、第二のコンデンサ１８での緩やかで、線形的な放電が開始され、所定の時間経過後、放電は完了する。
【０１３７】
よって、図１０に示した「Ｈ」レベルの入力信号ＩＮが入力端子５に入力されると、第二のインバータ回路１６に入力される信号Ｂは、図１０の通りになる。つまり、入力信号ＩＮの立上がりに対応して、信号Ｂの波形は、緩やかに、線形的に下降し始める。そして、第二のインバータ回路１６で予めに設定されている閾値電位ｂを下回り、「Ｌ」レベルに達した時点で、信号Ｂは、当該「Ｌ」レベルを保持する。
【０１３８】
次に、「Ｈ」レベルの入力信号ＩＮが立下がり、続いて「Ｌ」レベルの入力信号ＩＮが、入力端子５に入力されると、接続点Ｎ３０は、「Ｌ」レベルとなる。接続点Ｎ３０が「Ｌ」レベルとなると、定電流回路１５ｓは動作し、定電流回路１５ｔは動作しないので、定電流回路１５ｓから出力される定電流は、接続点Ｎ３１、Ｎ３を介して、第二のコンデンサ１８へと流れる。つまり、「Ｈ」レベルの入力信号ＩＮの立上がりに対応して、第二のコンデンサ１８での緩やかで、線形的な充電が開始され、所定の時間経過後、充電は完了する。
【０１３９】
よって、図１０に示した「Ｈ」レベルの入力信号ＩＮが入力端子５に入力されると、第二のインバータ回路１６に入力される信号Ｂは、図９の通りになる。つまり、入力信号ＩＮの立下がりに対応して、信号Ｂの波形は、緩やかに、線形的に上昇し始める。そして、閾値電位ｂを超えて、「Ｈ」レベルに達した時点で、信号Ｂは、当該「Ｈ」レベルを保持する。
【０１４０】
このように、本実施の形態に係る半導体回路を用いることにより、接続点Ｎ１，Ｎ３における、信号Ａ，Ｂの「Ｌ」レベルから「Ｈ」レベルの上昇を線形的に行うことができ、さらに、信号Ａ，Ｂの「Ｈ」レベルから「Ｌ」レベルの下降も線形的に行うことができる。これにより、フィルタ可能なノイズ信号のデューティの定義が容易となる。
【０１４１】
つまり、入力信号に対して、ノイズが連続して重畳される場合において、２発目以降のノイズを完全にフィルタリングするには、一発目のノイズが無くなってから２発目のノイズが入力されるまでに、例えば図２において信号Ａ（Ｂ）では、放電が完了している必要がある。
【０１４２】
図２に示したタイミングチャートにおいて、信号Ａ（Ｂ）の放電が２発目のノイズが入力されてくるまでに完了しているかどうかは、ノイズのデューティおよび、コンデンサ１４，１８の充電電流と放電電流との比、の大小で決まり、両者が等しい場合が分岐点となる。
【０１４３】
図２では、信号Ａ（Ｂ）の放電は瞬時になされるとしているが、実際には信号Ａ（Ｂ）の放電時も曲線的に下がる。
【０１４４】
しかし、本実施の形態では、信号Ａ（Ｂ）の充電・放電ともに定電流にて行うため、立上り、立下がりとも線形となる。このため、実施の形態１ないし３より、本実施の形態に係る半導体装置の方が、充電電流と放電電流との比の算出が容易となる。
【０１４５】
以上より、フィルタ可能な（連続する）ノイズのデューティの定義を容易とすることができる。
【０１４６】
さらに、本実施の形態に係る半導体回路では、実施の形態１に係る半導体回路が奏する効果（フィルタ効果）と同一の効果を奏すると伴に、実施の形態２，３に係る半導体回路が奏するレベルシフトも得ることができる。
【０１４７】
なお、図９に示す回路図は、本実施の形態に係る半導体回路を概念的に表したものである。図９に示した定電流回路１０ｓ，１５ｓの具体的な回路図として、例えば図１１に示すものがある。また、図９に示した定電流回路１０ｔ，１５ｔの具体的な回路図として、例えば図１２に示すものがある。
【０１４８】
図１１は、基準回路を構成しているトランジスタ１０ｓａのオン・オフ動作に伴い、当該基準回路に電流が流れた場合に、当該基準回路に連動しておりカレントミラーを構成している従属回路のトランジスタ１０ｓｂは、オン状態となり、コンデンサ１４，１８を充電する電流が流れる。
【０１４９】
図１２は、基準回路を構成しているトランジスタ１０ｔａのオン・オフ動作に伴い、当該基準回路に電流が流れた場合に、当該基準回路に連動しておりカレントミラーを構成している従属回路のトランジスタ１０ｔｂは、オン状態となり、コンデンサ１４，１８を放電する電流が流れる。
【０１５０】
また、上記では、定電流回路１０ｓ（または、１５ｓ）と定電流回路１０ｔ（または、１５ｔ）の両方がスイッチ動作する場合について説明したが、どちらか一方のみが、前段より入力されてくる信号に基いて動作するようにしても良い。この場合の具体的な回路図として、図１３，１４に示すものがある。
【０１５１】
図１３は、定電流回路１０ｔ，１５ｔが、前段より入力されてくる信号に基いて動作するように回路構成したものであり、定電流回路１０ｓ，１５ｓはスイッチ動作をせず、定常的に定電流を流しつづける。なお、図１３の回路構成の場合、定電流回路１０ｓ，１５ｓから流れる定電流よりも、定電流回路１０ｔ，１５ｔに引抜かれる定電流の方が大きくなる必要がある。
【０１５２】
図１４は、定電流回路１０ｓ，１５ｓが、前段より入力されてくる信号に基いて動作するように回路構成したものであり、定電流回路１０ｔ，１５ｔはスイッチ動作をせず、定常的に定電流を引き抜きつづける。なお、図１４の回路構成の場合、定電流回路１０ｓ，１５ｓから流れる定電流よりも、定電流回路１０ｔ，１５ｔに引抜かれる定電流の方が小さくなる必要がある。
【０１５３】
＜実施の形態５＞
本実施の形態に係る半導体回路は、入力信号に対する出力信号の遅延時間を増加させるために、実施の形態１に係る半導体回路を、直列に複数段接続することを特徴とする。
【０１５４】
図１５に、本実施の形態に係る半導体回路の回路図を示す。なお、図１５では、実施の形態１に係る半導体回路を２段直列的に接続した回路を示しているが、接続段数は、これに限るものではない。図１５に示されているように、前段の半導体回路のフリップフロップ３のＱ出力端子と、後段の半導体回路の入力端子（図１５では省略している）とが接続されている。また、各段の半導体回路の構成は、実施の形態１と同様であるので、ここでの説明は省略する。
【０１５５】
本実施の形態に係る半導体回路を用いることにより、入力信号ＩＮのパルス幅を減少または消滅させることなく、最後段のフリップフロップ３のＱ出力端子から出力信号ＯＵＴを出力させることができる。
【０１５６】
例えば、入力信号に対する出力信号の遅延時間を増加させる他の方法として、図１６に示すように、実施の形態１に係る半導体回路の後段に、従来技術に係る半導体回路を直列的に接続する。
【０１５７】
ここで、従来技術に係る半導体回路とは、図１６に示すように、インバータ回路４１〜４４が直列的に接続された回路であり、インバータ回路間に存する所定の接続点Ｎ４０と接地との間にコンデンサ４５を接続した回路である。
【０１５８】
図１６に示すような半導体回路を構成した場合には、図１７に示すように、入力信号のパルス幅が減少して、出力端子６から出力信号が出力されてしまう。
【０１５９】
ここで、図１７のタイミングチャートにおいて、最上段の信号は、図１６に示した半導体回路の入力端子５に入力される、ノイズが重畳されている入力信号ＩＮである。また、２段目の信号は、図１６に示したフリップフロップ３のＱ出力端子から出力される、ノイズのフィルタリンがなされた出力信号ＯＵＴである。
【０１６０】
また、３段目の信号は、接続点Ｎ４０における信号Ｔである。また、最下段の信号は、図１６に示した半導体回路の出力端子６から出力される出力信号ＯＵＴ’である。
【０１６１】
なお、図１７のタイミングチャートにおいて、時間遅延は省略している。また、接続点Ｎ４０の後段に位置するインバータ回路４３は、閾値電位ｔに基いて動作する。
【０１６２】
図１７の入力信号ＩＮと出力信号ＯＵＴ’とを比較して分かるように、入力信号ＩＮのパルス幅よりも、出力信号ＯＵＴ’のパルス幅が狭くなっている。
【０１６３】
しかし、図１５に示す本実施の形態に係る半導体回路を採用することにより、各段の半導体回路において、第一のコンデンサ１４での充電速度と第二のコンデンサ１８での充電速度とを同じに設定し、また第一のコンデンサ１４での放電速度と第二のコンデンサ１８での放電速度とを同じに設定した場合には、最前段に入力される入力信号のパルス幅と、最後段から出力される出力信号のパルス幅とを同じにすることができる。
【０１６４】
よって、本実施の形態に係る半導体回路を採用することにより、入力信号に対する出力信号の遅延時間を増加させるために、半導体回路を複数段直列に接続したとしても、入力信号のパルス幅の減少または消滅を防止することができる。
【０１６５】
また、最前段の半導体回路のフィルタ時間以下の遅延時間を、他段の半導体回路に持たせることにより、フィルタ時間を最前段の半導体回路において決定することができ、遅延時間を他段の半導体回路において決定することができる。つまり、フィルタ時間と遅延時間とを別個の半導体回路において設定することができる。
【０１６６】
さらに、上述の様に、遅延時間（フィルタ時間）の最大の半導体回路を最前段配置することにより、誤動作の抑制および消費電力の低減を図ることができる。これらの効果は、以下の理由に基く。
【０１６７】
半導体回路において論理状態が変化すると、これと同時にノイズの発生を誘発する恐れがあり、さらに電力の消費も発生する。もし、遅延時間の最大の半導体回路を最前段より後段に配置した場合には、パルス幅の大きなノイズを含んだ入力信号は、当該遅延時間の最大の半導体回路に到達するまでに、複数段の半導体回路を経ることになる。そうすると、ノイズを含んだ入力信号が複数段の半導体回路を経ることにより、無用な他のノイズの発生を誘発させる可能性が高まり、さらに無用な消費電力も消費することになる。
【０１６８】
しかし、上述の様に、遅延時間の最大の半導体回路を最前段に配置することにより、最前段の半導体回路において、入力信号に重畳されている除去可能なパルス幅の全てのノイズを有効に除去することができる。したがって、２段目以降の半導体回路に、無用なノイズを伝達させることを防止することができる。
【０１６９】
よって、２段目以降の半導体回路では、無用な論理状態の変化が生じないので、後段の半導体回路において無用な動作を排除でき、誤動作を抑制することができ、さらに、後段の半導体回路において消費電力の低減を図ることができる。
【０１７０】
なお上記では、実施の形態１に係る半導体回路を複数段直列に接続する場合について言及したが、これに限るものではない。つまり、各段の半導体回路として、実施の形態１に係る半導体回路ないし実施の形態４に係る半導体回路のいずれを採用してもかまわない。
【０１７１】
例えば、図１８に示すように、実施の形態２に係る半導体回路を複数段、直列に接続しても良いし、また、直列に複数段接続された半導体回路として、実施の形態１から実施の形態４に係る半導体回路を混合して採用してもかまわない。
【０１７２】
この場合、すべての定電流回路を同一の基準回路に連動するよう構成することが可能である。すなわち、一の基準回路（図示せず）で基準電流を生成し、この基準電流パスとカレントミラー接続させた各従属電流パスを、それぞれ各定電流回路として用いるのである。
【０１７３】
このように構成することにより、定電流回路の製造段階でのバラツキを抑制することができる。
【０１７４】
つまり、各定電流回路を個別の回路により製造した場合には、各定電流回路間において、製造段階でのバラツキが生じるので、各定電流回路間毎に特性のバタツキが生じてしまう。このようにバラツキは、設計段階で決定した遅延時間（フィルタ時間）と、現実に製造された製品の遅延時間（フィルタ時間）との間での相違として現れ、半導体回路の誤動作の原因となる。すなわち、フィルタ機能を主に担う半導体回路と遅延機能を主に担う半導体回路とが、設計段階と実際に製造されたものとで相違してしまう。
【０１７５】
しかし、複数の定電流回路を同一の基準回路に連動する構成とすることにより、製造段階でのバラツキは、各段の半導体回路に共通して生じるので、各段間における遅延時間の関係（又は各段間におけるフィルタ時間の関係）は、設計段階と製造された製品間において変化しない。
【０１７６】
したがって、例えば、遅延時間とフィルタ時間とを別個の半導体回路において設定することを目的として、設計段階において、最前段の半導体回路のフィルタ時間以下の遅延時間を、他段の半導体回路に持たせたとしても、各段間における遅延時間の大小関係（又は各段間におけるフィルタ時間の大小関係）は、設計段階と製造された製品間において変化しない。よって、半導体回路の誤動作の抑制することができる。
【０１７７】
なお、図１８では、定電流を流す定電流回路１０ｂ，１５ｂについて説明したが、定電流を引き込む定電流回路（図６の定電流回路１０ｑ，１５ｑ）が複数ある場合にも、当該引き込み用の複数の定電流回路（図６の定電流回路１０ｑ，１５ｑ）を、同一の基準回路に連動する構成（つまり、カレントミラー構成）とすることにより、同様の効果を得ることができる。
【０１７８】
＜実施の形態６＞
図１に示す半導体回路のように、アナログ信号をデジタル信号に変換する回路を含む回路においては、以下に示すような問題が生じる。
【０１７９】
例えば、閾値電位Ｖｓを有するインバータ回路に、図１９に示すような、アナログ信号が入力されたとする。当該アナログ信号には、閾値電位Ｖｓの近傍において微小に変化するノイズが重畳されている。
【０１８０】
すると、インバータ回路からは、図１９に示すような、デジタル回路が出力される。つまり、出力されたデジタル信号には、上記ノイズが反映されたパルスが生じてしまう（つまり、チャタリングが発生してしまう）。
【０１８１】
上記チャタリングを抑制するために、図２０に示すように、インバータ回路６１（実施の形態１の場合には、図１に示す半導体回路。以下、半導体回路６１とする）の前段にシュミット回路（ヒステリシス回路）６０を配設しても良い。ここで、シュミット回路６０は、２つの閾値電位を有しいる。そして、当該２つの閾値電位の差によりヒステリシス幅が構成されている。
【０１８２】
しかし、この場合には、以下に示す問題がある。
【０１８３】
図２１〜２３は、従来から存するシュミット回路６０の具体的な回路構成図である。図２１に示すシュミット回路６０は、３つのＰＭＯＳと３つのＮＭＯＳとを含む構成となっている。また、図２２，２３に示すシュミット回路６０は、セレクト回路、比較器および抵抗等を含む構成となっている。
【０１８４】
図２１〜２３から分かるように、いずれの場合においても、非常に多くの素子を必要とする。これは、一のシュミット回路６０に２つの閾値電位を設定しているためである。
【０１８５】
したがって、半導体回路６１と別個独立にシュミット回路６０を配設した場合には、シュミット回路６０の占有面積が大きくなるという問題があった。また、当該シュミット回路６０の消費電流も大きくなるという問題があった。
【０１８６】
また、図２１に示すシュミット回路６０の場合には、各ＭＯＳトランジスタの電流駆動能力のバランスを調整することにより、当該シュミット回路６０に２つの閾値電位が設定されている。しかし、ＭＯＳトランジスタの数が多数であるので、上記バランスの調整は非常に困難である。したがって、当該シュミット回路６０の設計が、非常に困難であるという問題もあった。
【０１８７】
さらに、ＭＯＳトランジスタのゲート電圧が変化すると、電流駆動能力の温度特性が変化する。したがって、シュミット回路６０の設計は、電流駆動能力の温度特性も考慮して行う必要があるので、なおさら困難であった。
【０１８８】
また、２つの閾値電位を有するシュミット回路６０の入力信号に対する応答速度が、遅いことは、良く知られている。つまり、入力信号の立上りに対しても、また入力信号の立下がりに対しても、シュミット回路６０は、長い応答時間を要する。
【０１８９】
したがって、高周波のノイズ（シュミット回路６０より後段の半導体回路（フィルタ回路）６１のフィルタ時間より、周期が短い）が入力された場合には、当該シュミット回路６０は、高周波のノイズに追従できない。これにより、シュミット回路６０から、「Ｈ」固定された信号が出力されてしまう。
【０１９０】
すると、半導体回路（フィルタ回路）６１には、フィルタ時間より長い、上記「Ｈ」固定された信号が入力される。これは、図２０に示す構成では、高周波のノイズを半導体回路（フィルタ回路）６１で、有効にフィルタできなくなることを意味する。
【０１９１】
そこで、本実施の形態に係る半導体回路では、実施の形態１に係る半導体回路（図１）の、信号反転手段（インバータ回路とも把握できる）４と第二のインバータ回路１５とを、以下のように設計する。
【０１９２】
すなわち、信号反転手段４は、第一の閾値電位を有するように設計する。また、第二のインバータ回路１５は、第二の閾値電位を有するように設計する。なお、第一の閾値電位と第二の閾値電位との差により、ヒステリシス幅が構成されている。
【０１９３】
本実施の形態に係る、信号反転手段４および第二のインバータ回路１５の具体的な回路構成を図２４，２５に示す。
【０１９４】
図２４に示すように、信号反転手段４および第二のインバータ回路１５は、一のＰＭＯＳ６３と一のＮＭＯＳ６４とで構成されている。固定電位Ｖｃｃと接地との間に、ＰＭＯＳ６３とＮＭＯＳ６４とが直列に接続されている。
【０１９５】
ここで、ＰＭＯＳ６３のソースは、固定電位Ｖｃｃに接続されている。ＰＭＯＳ６３のドレインは、ＮＭＯＳ６４のドレインと接続されている。ＮＭＯＳ６４のソースは、接地に接続されている。また、ＰＭＯＳ６３のゲートおよびＮＭＯＳ６４のゲートは、各々入力端子に接続されている。
【０１９６】
なお、ＰＭＯＳ６３とＮＭＯＳ６４の接続点から、後段の回路へ向けて信号が出力される。
【０１９７】
ＰＭＯＳ６３のゲート幅やゲート長さや、ＮＭＯＳ６４のゲート幅やゲート長さ等を、適切に設計することにより、信号反転手段４には第一の閾値電位を持たせ、第二のインバータ回路１５には第二の閾値電位を持たせることができる。
【０１９８】
また、図２５に示すように、信号反転手段４および第二のインバータ回路１５は、一の比較器６５と抵抗６６とで構成しても良い。抵抗６６は、固定電位Ｖｃｃと接地との間に接続されている。
【０１９９】
ここで、比較器６５の「＋」入力部には、前段からの入力信号が入力される。また、比較器６５の「−」入力部は、抵抗６６における接続点Ｎ６０に接続されている。また、比較器６５の出力部から後段の回路へ向けて信号が、出力される。
【０２００】
抵抗６６に対する接続点Ｎ６０の位置を適切に調整することにより、信号反転手段４には第一の閾値電位を持たせ、第二のインバータ回路１５には第二の閾値電位を持たせることができる。
【０２０１】
また、図２６に、本実施の形態に係る半導体回路を用いた場合の波形の変化の様子を示す。ここで、図１に示す半導体回路において、信号反転手段（インバータ回路と把握できる）４に、第一の閾値電位Ｖｔｈ１を持たせ、第二のインバータ回路１５に、第二の閾値電位Ｖｔｈ２を持たせる。
【０２０２】
図２６の上段に示すＩＮ波形が、上記半導体回路に入力される。すると、当該半導体回路から図２６の下段に示すＯＵＴ波形が出力される。
【０２０３】
ＩＮ波形が立上り、第一の閾値電位Ｖｔｈ１に達し、その後、半導体回路に設定されている所定のフィルタ時間経過すると、ＯＵＴ波形は立上る。また、ＩＮ波形の電位が下降し始め、第二の閾値電位Ｖｔｈ２に達し、その後、半導体回路に設定されている所定のフィルタ時間経過すると、ＯＵＴ波形は立下がる。
【０２０４】
以上のように、本実施の形態に係る半導体回路は、信号反転手段（インバータとも把握できる）４に第一の閾値電位を持たせ、第二のインバータ回路１５に第二の閾値を持たせ、さらに、第一の閾値電位と第二の閾値電位とによりヒステリシス幅が構成されいる。
【０２０５】
したがって、信号反転手段４または第二のインバータ回路１５は各々、一の閾値電位（Ｖｔｈ１またはＶｔｈ２）のみを設定するだけである。
【０２０６】
よって、図２４，２５から明らかなように、回路の占有面積を小さくすることができる。また、回路全体の大きさが小さくなるので、消費電流も削減できる。さらに、一の閾値電位の設定も容易に行うことができる。
【０２０７】
例えば、図２４の構成を採用した場合には、一の閾値電位を設定するためには、２つのＭＯＳトランジスタ６３，６４の電流駆動能力のバランスを調整するだけで良い。また、図２５の構成を採用した場合には、一の閾値電位を設定するためには、比較器６５の「−」入力部と接続する、抵抗６６の接続点Ｎ６０の位置を調整するだけで良い。
【０２０８】
図２４において、ＰＭＯＳ６３の移動度をβｐとし、ゲート電圧をＶｔｈｐとし、ゲート幅をＷｐとし、ゲート長をＬｐとする。また、ＮＭＯＳ６４の移動度をβｎとし、ゲート電圧をＶｔｈｎとし、ゲート幅をＷｎとし、ゲート長をＬｎとする。
【０２０９】
すると、一の閾値電位Ｖｔｈは、βｐ・（Ｗｐ／Ｌｐ）・（Ｖ０−Ｖｔｈ−Ｖｔｈｐ）2＝βｎ・（Ｗｎ／Ｌｎ）・（Ｖｔｈ−Ｖｔｈｎ）2、により設定することができる。なお、Ｖ０は固定電位Ｖｃｃの電圧値である。
【０２１０】
また、一のシュミット回路６０を図２１のように、ＭＯＳトランジスタ（ＭＯＳトランジスタは、ゲート電圧が変化すると、電流駆動能力の温度特性が変化する）を用いて構成したとする。この場合には、第一の閾値電位Ｖｔｈ１の温度特性の変化と第二の閾値電位Ｖｔｈ２の温度特性の変化とが異なることは、周知の事実である。これは、２つの異なる入力電位（シュミット回路６０の前段からの入力信号と、シュミット回路６０内の固定電位）に基いて、第一、二の閾値電位が定められるためである。
【０２１１】
したがって、第一の閾値電位Ｖｔｈ１と第二の閾値電位Ｖｔｈ２との差によって構成される、ヒステリシス幅ΔＶＴＨ（＝Ｖｔｈ１−Ｖｔｈ２）は、温度依存性を有してしまっていた。
【０２１２】
しかし、本実施の形態に係る半導体回路を採用した場合には、上記のような問題を解決することができる。これは、信号反転手段４および第二のインバータ１５に、共通に、一の入力信号が入力されており、当該一の入力信号に基いて、第一の閾値電位Ｖｔｈ１および第二の閾値電位Ｖｔｈ２が決められているからである。
【０２１３】
信号反転手段４および第二のインバータ１５を、例えば図２４に示したように、ＭＯＳトランジスタ（ＭＯＳトランジスタは、ゲート電圧が変化すると、電流駆動能力の温度特性が変化する）で構成したとする。しかし、上記の通り、信号反転手段４および第二のインバータ１５には、同じ入力信号が入力されるので、第一の閾値電位Ｖｔｈ１の温度特性の変化と第二の閾値電位Ｖｔｈ２の温度特性の変化とが同じとなる。
【０２１４】
したがって、本実施の形態に係る半導体回路では、第一の閾値電位Ｖｔｈ１と第二の閾値電位Ｖｔｈ２との差によって構成される、ヒステリシス幅ΔＶＴＨ（＝Ｖｔｈ１−Ｖｔｈ２）は、温度依存性を有しなくなる。
【０２１５】
また、本実施の形態に係る半導体回路では、信号反転手段４および第二のインバータ１５に、各々一の閾値電位を設定しているだけである。したがって、高周波のノイズ（半導体回路のフィルタ時間より、周期が短い）が、信号反転手段４および第二のインバータ１５に入力されてきたとしても、信号反転手段４および第二のインバータ１５は、当該ノイズの立上りおよび立下がりのどちらか一方に対しては、早く反応する。
【０２１６】
よって、信号反転手段４および第二のインバータ１５より後段の回路には、上記高周波のノイズをそのまま伝送することができる。したがって、本実施の形態に係る半導体回路に、フィルタ時間より短い周期の高周波のノイズが入力されてきたとしても、当該半導体回路は、有効に当該高周波のノイズをフィルタリングすることができる。
【０２１７】
なお、上記では、実施の形態１に係る半導体回路に対して、本実施の形態に係る構成を適用する場合について説明した。しかし、これに限るものでなく、以下の形態であっても良い。
【０２１８】
つまり、上記では、信号反転手段４に第一の閾値電位Ｖｔｈ１を設定し、第二のインバータ回路１５に第二の閾値電位Ｖｔｈ２を設定した。
【０２１９】
しかし、第一の遅延回路１の前段に、新たに第三のインバータ回路を設け、第二の遅延回路２の前段に、新たに第四のインバータ回路を設けて良い。
【０２２０】
ここで、第三のインバータ回路には、第一の閾値電位が設定され、第四のインバータ回路には、第二の閾値電位が設定される。また、第一の閾値電位と第二の閾値電位との差により、ヒステリシス幅が構成されている。当該場合の構成の一例を図２７から図２９に示す。
【０２２１】
図２７，２８，２９は、それぞれ第二、三、四の実施の形態に係る半導体回路に、本実施の形態に係る構成を適用した例である。
【０２２２】
図２７，２８，２９において、第一の遅延回路１の前段に第三のインバータ回路７１が配設されている。また、第二の遅延回路２の前段に第四のインバータ回路７２が配設されている。ここで、第三のインバータ回路７１には、第一の閾値電位Ｖｔｈ１が設定され、第四のインバータ回路７２には、第二の閾値電位Ｖｔｈ２が設定される。
【０２２３】
なお、第三のインバータ回路７１および第四のインバータ回路７２の具体的な回路構成は、上記で説明した図２４，２５の構成が適用される。
【図面の簡単な説明】
【０２２４】
【図１】実施の形態１に係る半導体回路の回路図である。
【図２】実施の形態１に係る半導体回路の動作を説明するためのタイミングチャートである。
【図３】実施の形態１に係る半導体回路が含むフリップフロップの動作論理を示す図である。
【図４】実施の形態２に係る半導体回路の回路図である。
【図５】実施の形態２に係る半導体回路の動作を説明するためのタイミングチャートである。
【図６】実施の形態３に係る半導体回路の回路図である。
【図７】実施の形態３に係る半導体回路が含むフリップフロップの動作論理を示す図である。
【図８】実施の形態３に係る半導体回路の動作を説明するためのタイミングチャートである。
【図９】実施の形態４に係る半導体回路の回路図である。
【図１０】実施の形態４に係る半導体回路の動作を説明するためのタイミングチャートである。
【図１１】定電流回路の具体的な構成を示す回路図である。
【図１２】定電流回路の具体的な構成を示す回路図である。
【図１３】実施の形態４に係る半導体回路の他の実施例の具体的な回路構成を示す回路図である。
【図１４】実施の形態４に係る半導体回路の他の実施例の具体的な他の回路構成を示す回路図である。
【図１５】実施の形態５に係る半導体回路の回路図である。
【図１６】実施の形態５に係る半導体回路により解決される問題点を説明するための回路図である。
【図１７】実施の形態５に係る半導体回路により解決される問題点を説明するためのタイミングチャートである。
【図１８】実施の形態５に係る半導体回路の他の直列接続関係を示す回路図である。
【図１９】閾値電位近傍にノイズが重畳しているアナログ信号が、当該閾値電位を基にデジタル信号に変換される様子を説明する図である。
【図２０】半導体回路の前段にシュミット回路を別途配設した構成を示す図である。
【図２１】従来のシュミット回路の具体的な構成を示す回路図である。
【図２２】従来のシュミット回路の具体的な構成を示す回路図である。
【図２３】従来のシュミット回路の具体的な構成を示す回路図である。
【図２４】一の閾値電位の設定可能なインバータ回路の具体的な構成を示す回路図である。
【図２５】一の閾値電位の設定可能なインバータ回路の具体的な構成を示す回路図である。
【図２６】実施の形態６に係る半導体回路に、入力される信号と出力される信号との関係を示す図である。
【図２７】実施の形態６に係る半導体回路の別の形態を示す回路図である。
【図２８】実施の形態６に係る半導体回路の別の形態を示す回路図である。
【図２９】実施の形態６に係る半導体回路の別の形態を示す回路図である。
【符号の説明】
【０２２５】
１  第一の遅延回路、２  第二の遅延回路、３  フリップフロップ、４  信号反転手段、５  入力端子、６  出力端子、１０〜１２  第一のインバータ回路、１０ａ，１５ａ  ＮＭＯＳ、１０ｐ，１５ｐ  ＰＭＯＳ、１０ｂ，１５ｂ，１０ｑ，１５ｑ，１０ｓ，１５ｓ，１０ｔ，１５ｔ  定電流回路、１０ｒ，１５ｒ  固定電源、１４  第一のコンデンサ（積分手段）、１５〜１７  第二のインバータ回路、１８  第二のコンデンサ（積分手段）、Ｎ１〜Ｎ３，Ｎ１０，Ｎ１５，Ｎ２０，Ｎ２１，Ｎ３０，Ｎ３１  接続点、６０  シュミット回路、６１  半導体回路、６３  ＰＭＯＳ、６４  ＮＭＯＳ、６５  比較器、６６  抵抗、７１  第三のインバータ回路、７２  第四のインバータ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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