(57)【要約】【課題】  強誘電体膜を含む半導体装置において、強誘電体膜の結晶化の際の酸化雰囲気中における高温熱処理による導体パターンの劣化を回避し、また多層配線構造を形成する場合に金属層の堆積に伴い生じる強誘電体膜の劣化を回避する。【解決手段】  導体プラグの形成を強誘電体膜の酸化雰囲気中での高温熱処理の後に行い、多層配線構造を、めっき工程により行う。【選択図】  図１
2005203813.tif 000002
【特許請求の範囲】
【請求項１】
強誘電体膜または高誘電体膜を含む半導体装置の製造方法において、
基板上に強誘電体膜または高誘電体膜を形成する工程と、
前記強誘電体膜または高誘電体膜を、酸化雰囲気中において熱処理し、結晶化する工程と、
前記結晶化工程の後、前記強誘電体膜または高誘電体膜を覆うように、前記基板上に層間絶縁膜を堆積する工程と、
前記層間絶縁膜中に開口部を形成する工程と、
前記開口部を埋めるように、導体層を金属のめっきにより形成する工程とを含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に半導体装置に関し、特に強誘電体膜あるいは高誘電体膜を使った半導体装置の製造に関する。
【背景技術】
【０００２】
ＰＺＴ（Ｐｂ（ＺｒxＴｉ1-x）Ｏ3）やＳＢＴ（ＳｒＢｉ2Ｔａ2Ｏ9）等の強誘電体は自発分極を有することを特徴とし、半導体装置、特にキャパシタに情報を蓄積する不揮発性半導体メモリ装置（ＦｅＲＡＭ）への応用について、多くの研究がなされている。また、ＳＢＴやＳＴＯ等の高誘電体は高い誘電率を特徴とし、揮発性半導体メモリ装置（ＤＲＡＭ）への応用が研究されている。特にＦｅＲＡＭは高速で、また構成が簡単であり、さらに光ディスク装置やハードディスク装置に比べて小型かつ堅牢であるため、コンピュータの主記憶装置のほか、メモリーカード等の携帯型コンピュータの記憶装置への応用が期待されている。
【０００３】
これらの強誘電体材料は従来のＤＲＡＭで使われていたシリコン酸化物（ＳｉＯ2）あるいはシリコン窒化物（ＳｉＮ）と異なり、典型的にはペロフスカイト型結晶構造を有する複酸化物であり、従来のＳｉＯ2膜あるいはＳｉＮ膜を形成する工程とは異なった工程で形成する必要がある。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
図１０は強誘電体に特徴的な自発分極のヒステリシス特性を示す。
【０００５】
図１０を参照するに、電圧値を増大させる場合と減少させる場合とで、強誘電体膜の分極は異なったカーブに従って変化し、電圧値がゼロの場合に＋cあるいは−cの自発分極を示す。そこで、強誘電体を半導体メモリ装置のメモリセルキャパシタに使った場合、自発分極＋cと自発分極−cとの間の差Ｑswが大きければ大きいほど、たとえメモリセルキャパシタが非常に微細化されていても、情報の保持が効果的かつ確実になされる。かかる大きなヒステリシス特性を実現するには、強誘電体を酸化雰囲気中、高温で熱処理し、結晶化を促進する必要がある。
【０００６】
図１１（Ａ）〜（Ｄ），図１２（Ｅ）〜（Ｇ），図１３（Ｈ）〜（Ｋ）および図１４（Ｌ）〜（Ｎ）は、従来のＦｅＲＡＭ１０の製造工程を示す。
【０００７】
図１１（Ａ）を参照するに、ＦｅＲＡＭ１０はＰ型Ｓｉ基板１１と、前記Ｓｉ基板１１上に形成され、前記Ｓｉ基板１１の表面上において活性領域を画成するフィールド酸化膜１２Ａ〜１２Ｃと、前記活性領域に対応して形成されるＰ型ウェル１１ＡおよびＮ型ウェル１１Ｂと、前記Ｐ型ウェル１１ＡおよびＮ型ウェル１１Ｂのそれぞれの表面に形成され、各々側壁絶縁膜を形成されたＷあるいはポリシリコンよりなるゲート電極１３Ａおよび１３Ｂと、前記Ｐ型ウェル１１Ａ中、前記ゲート電極１３Ａの両側に形成されたｎ型の拡散領域１１ａおよび１１ｂと、前記Ｎ型ウェル１１Ｂ中、前記ゲート電極１３Ｂの両側に形成されたｐ型の拡散領域１１ｃおよび１１ｄとを含み、前記フィールド酸化膜１２Ａ上には、他のメモリセルのゲート電極に連続するワード線パターン１３Ｃが延在する。同様に、前記フィールド酸化膜１２Ｂ上には、他のメモリセルのゲート電極に連続する別のワード線パターン１３Ｄが延在する。前記ゲート電極１３Ａおよび１３Ｂは、それぞれＰ型ウェル１１Ａの表面およびＮ型ウェル１１Ｂの表面との間に、図示しないゲート酸化膜を有する。
【０００８】
さらに、前記ゲート電極１３Ａ，１３Ｂおよびワード線パターン１３Ｃ，１３ＤはＣＶＤ酸化膜１４により覆われ、さらに前記ＣＶＤ酸化膜１４上には平坦化された表面を有する層間絶縁膜１５が形成される。
【０００９】
次に、図１１（Ｂ）の工程で、前記層間絶縁膜１５およびその下のＣＶＤ酸化膜１４を貫通して、それぞれ拡散領域１１ａ，１１ｂ，１１ｃおよび１１ｄを露出するコンタクトホール１５Ａ，１５Ｂ，１５Ｃおよび１５Ｄが形成され、図１１（Ｃ）の工程で、前記層間絶縁膜１５上に、前記コンタクトホール１５Ａ，１５Ｂ，１５Ｃおよび１５Ｄを埋めるように、Ｗ層１６が形成される。さらに、図１１（Ｄ）の工程で、前記Ｗ層１６をＣＭＰ（化学機械研磨）等により前記層間絶縁膜１５の表面から除去し、前記コンタクトホール１５Ａ〜１５Ｄをそれぞれ埋めるＷプラグ１６Ａ〜１６Ｄが形成される。前記Ｗプラグ１６Ａ〜１６Ｄは、前記コンタクトホール１５Ａ〜１５Ｄを介して前記拡散領域１１ａ〜１１ｄにそれぞれコンタクトする。また、図１１（Ｂ）の工程では前記層間絶縁膜１５中に前記ワード線１３Ｄを露出する浅いコンタクトホール１５Ｅが形成され、図１１（Ｄ）の工程において、前記コンタクトホール１５Ｅを埋める導体プラグ１６Ｅが形成される。
【００１０】
次に、図１２（Ｅ）の工程で、前記層間絶縁膜１５上に絶縁膜１７をＳｉＮ膜およびＳｉＯ2膜を順次堆積することにより形成し、さらに図１２（Ｆ）の工程で、前記絶縁膜１７上にＰｔ膜１８、ＰＺＴ膜１９およびＰｔ膜２０を順次堆積する。さらに、図１２（Ｇ）の工程で前記Ｐｔ膜１８、ＰＺＴ膜１９およびＰｔ膜２０をパターニングすることにより、下部電極１８Ａ、強誘電体膜１９Ａおよび上部電極２０ＡよりなるキャパシタＣを前記絶縁膜１７上に形成する。ただし、前記下部電極１８ＡはＰｔ膜１８のパターニングにより形成され、前記強誘電体膜１９Ａは前記ＰＺＴ膜１９のパターニングにより形成され、さらに前記上部電極２０ＡはＰｔ膜２０のパターニングにより形成される。図１２（Ｇ）の構造は、前記強誘電体膜１９Ａの結晶化のため、酸化雰囲気中８００°Ｃにおいて約１時間熱処理される。
【００１１】
次に、図１３（Ｈ）の工程において、前記絶縁膜１７上に前記キャパシタＣを覆うように別のＣＶＤ絶縁膜２１を堆積し、さらに図１３（Ｉ）の工程において前記ＣＶＤ絶縁膜２１中に、前記Ｗプラグ１６Ａ〜１６Ｄに対応したコンタクトホール２１Ａ〜２１Ｄを形成する。さらに図１３（Ｉ）の工程では、前記ＣＶＤ絶縁膜２１中に、前記キャパシタＣの上部電極２０Ａおよび下部電極１８Ａをそれぞれ露出するコンタクトホール２１Ｅおよび２１Ｇ、さらに前記ワード線１３Ｄ上のＷプラグ１６Ｅを露出するコンタクトホール２１Ｆが形成され、さらに図１３（Ｊ）の工程において、前記コンタクトホール２１Ａ〜２１Ｇに対応して、前記ＣＶＤ絶縁膜２１上にＴｉＮパターン２２Ａ〜２２Ｄ，２２Ｆ〜２２Ｇが形成される。ただし、図示の例では、ＴｉＮパターン２２Ａは前記キャパシタＣの上部電極２０Ａと導体プラグ１６Ａとを結ぶローカル配線を形成する。
【００１２】
さらに、図１３（Ｋ）の工程において前記ＣＶＤ絶縁膜２１上に前記ＴｉＮパターン２２Ａ〜２２Ｇを覆うように別の層間絶縁膜２３を堆積し、図１４（Ｌ）の工程で前記層間絶縁膜２３に前記ＴｉＮパターン２２Ｂ〜２２Ｄおよび２２Ｆ〜２２Ｇを露出するコンタクトホール２３Ｂ〜２３Ｄおよび２３Ｆ〜２３Ｇを形成する。さらに図１４（Ｍ）の工程において、前記層間絶縁膜２３上に前記コンタクトホール２３Ｂ〜２３Ｄおよび２３Ｅ〜２３Ｇにおいて前記ＴｉＮパターン２２Ｂ〜２２Ｄおよび２２Ｄ〜２２ＧとコンタクトするようにＡｌ配線パターン２４Ｂ〜２４Ｄおよび２４Ｆ〜２４Ｇをそれぞれ形成し、さらに図１４（Ｎ）の工程で、前記層間絶縁膜２３上に前記Ａｌ配線パターン２４Ｂ〜２４Ｄおよび２４Ｆ〜２４Ｇを覆うようにさらに別の層間絶縁膜２５を形成する。
【００１３】
図１１（Ａ）〜図１４（Ｎ）のＦｅＲＡＭ１０の製造工程では、前記キャパシタＣの強誘電体膜１９Ａが図１０に示すようなＱsw値の大きいヒステリシス特性を有するように、特に図１２（Ｆ）あるいは図１２（Ｇ）の工程において、前記ＰＺＴ膜１９を酸化雰囲気中、８００°Ｃ程度の高温で１時間程度熱処理して結晶化を促進する工程が必要である。しかし、このような酸素雰囲気中における高温熱処理は、すでに形成されているＷプラグ１６Ａ〜１６Ｄあるいは１６Ｅの特に底部においてコンタクト抵抗を増大させる効果があり、望ましくない。この問題は前記絶縁膜１７に酸素を遮断するためにＳｉＮ層を含めても、十分に抑制できない。
【００１４】
図１５は、図１１（Ａ）〜図１４（Ｎ）の工程で製造されたＦｅＲＡＭ１０について、図１２（Ｇ）の工程において酸素雰囲気中８００°Ｃで熱処理を行った場合のＰ−チャネルＭＯＳトランジスタのソース−ドレイン間におけるコンタクト抵抗およびＮ−チャネルＭＯＳトランジスタのソース−ドレイン間におけるコンタクト抵抗の時間依存性を示す。図中、横軸は秒で表した時間を、また縦軸は熱処理を行わなかった場合のＦｅＲＡＭのソース−ドレインコンタクト抵抗に対するソース−ドレインコンタクト抵抗の比率を示している。
【００１５】
図１５を参照するに、ＦｅＲＡＭ１０を構成するｐ−チャネルＭＯＳトランジスタおよびｎ−チャネルＭＯＳトランジスタ共、熱処理時間と共にコンタクト抵抗はいったん減少するが、その後増大に転じ、その後は時間と共に増加し続けることがわかる。
【００１６】
また、従来のＦｅＲＡＭ１０では、かかる熱処理の結果、メカニズムは現在のところ十分に解明されていないが、リーク電流が増大する傾向が観察されている。さらに、かかる酸素雰囲気中における高温熱処理の結果、Ｗプラグ１６Ａ〜１６Ｅの表面が酸化により膨張し、絶縁膜１７あるいは２１にひび割れが生じる問題が観察されている。
【００１７】
そこで、本発明は従来の課題を解決した新規で有用な半導体装置の製造方法を提供することを概括的課題とする。
【００１８】
本発明のより具体的な課題は、強誘電体層を含む半導体装置の製造において、前記強誘電体層の結晶化を促進すべく酸素雰囲気中で高温熱処理を行った場合にもコンタクト抵抗の増大あるいはリーク電流の増大の問題を回避できる製造方法を提供することにある。
【課題を解決するための手段】
【００１９】
本発明は、上記の課題を、強誘電体膜または高誘電体膜を含む半導体装置の製造方法において、基板上に強誘電体膜または高誘電体膜を形成する工程と、前記強誘電体膜または高誘電体膜を、酸化雰囲気中において熱処理し、結晶化する工程と、前記結晶化工程の後、前記強誘電体膜または高誘電体膜を覆うように、前記基板上に層間絶縁膜を堆積する工程と、前記層間絶縁膜中に開口部を形成する工程と、前記開口部を埋めるように、導体層を金属のめっきにより形成する工程とを含むことを特徴とする半導体装置の製造方法により、解決する。
【発明の効果】
【００２０】
本発明の第１の特徴によれば、前記コンタクトホールを酸化雰囲気中高温で行われる強誘電体膜の結晶化工程の後で形成することにより、前記コンタクトホールを埋める金属が酸化されることがなく、コンタクト抵抗の増大やリーク電流の増大、あるいは酸化物形成に伴うコンタクトホールを覆う絶縁膜のクラックの問題が回避される。
【００２１】
本発明の第２の特徴によれば、前記コンタクトホールを埋める金属プラグ、あるいは層間絶縁膜中の開口部を埋める金属パターンを、従来の気相堆積工程ではなくめっき工程により形成することにより、形成された強誘電体膜が還元雰囲気にさらされることがなく、強誘電体膜の特性の劣化が回避される。
【発明を実施するための最良の形態】
【００２２】
［第１実施例］
図１（Ａ）〜（Ｄ），図２（Ｅ）〜（Ｇ），図３（Ｈ）〜（Ｋ）図４（Ｌ）〜（Ｎ），図５（Ｏ）〜（Ｑ）および図６（Ｒ），（Ｓ）は、本発明の第１実施例によるＦｅＲＡＭ３０の製造工程を示す。
【００２３】
図１（Ａ）を参照するに、ＦｅＲＡＭ３０はＰ型Ｓｉ基板３１と、前記Ｓｉ基板３１上に形成され、前記Ｓｉ基板３１の表面上において活性領域を画成するフィールド酸化膜３２Ａ〜３２Ｃと、前記活性領域に対応して形成されるＰ型ウェル３１ＡおよびＮ型ウェル３１Ｂと、前記Ｐ型ウェル３１ＡおよびＮ型ウェル３１Ｂのそれぞれの表面に形成され、各々側壁絶縁膜を形成されたたＷあるいはポリシリコンよりなるゲート電極３３Ａおよび３３Ｂと、前記Ｐ型ウェル３１Ａ中、前記ゲート電極３３Ａの両側に形成されたｎ型の拡散領域３１ａおよび３１ｂと、前記Ｎ型ウェル３１Ｂ中、前記ゲート電極３３Ｂの両側に形成されたｐ型の拡散領域３１ｃおよび３１ｄとを含み、前記フィールド酸化膜３２Ａ上には、他のメモリセルのゲート電極に連続するワード線パターン３３Ｃが延在する。同様に、前記フィールド酸化膜３２Ｂ上には、他のメモリセルのゲート電極に連続する別のワード線パターン３３Ｄが延在する。前記ゲート電極３３Ａおよび３３Ｂは、それぞれＰ型ウェル３１Ａの表面およびＮ型ウェル３１Ｂの表面との間に、図示しないゲート酸化膜を有する。
【００２４】
さらに、前記ゲート電極３３Ａ，３３Ｂおよびワード線パターン３３Ｃ，３３ＤはＣＶＤ酸化膜３４により覆われ、さらに前記ＣＶＤ酸化膜３４上には平坦化された表面を有する層間絶縁膜３５が形成される。
【００２５】
次に、図１（Ｂ）の工程で、前記層間絶縁膜３５上に図１２（Ｅ）の絶縁膜１７に対応する絶縁膜３７をＳｉＮ膜およびＳｉＯ2膜を順次堆積することにより形成し、さらに図１（Ｃ）の工程で、前記絶縁膜３７上にＰｔ膜３８、ＰＺＴ膜あるいはＳＴＯ膜３９およびＰｔ膜４０を順次堆積する。さらに、図１（Ｄ）の工程で前記Ｐｔ膜３８、ＰＺＴ膜３９およびＰｔ膜４０をパターニングすることにより、下部電極３８Ａ、強誘電体膜３９Ａおよび上部電極４０ＡよりなるキャパシタＣを前記絶縁膜３７上に形成する。ただし、前記下部電極３８ＡはＰｔ膜３８のパターニングにより形成され、前記強誘電体膜３９Ａは前記ＰＺＴあるいはＳＢＴ膜３９のパターニングにより形成され、さらに前記上部電極４０ＡはＰｔ膜４０のパターニングにより形成される。
【００２６】
図１（Ｄ）の構造は、さらに酸化雰囲気中約８００°Ｃにおいて１時間程度熱処理され、前記強誘電体膜３９Ａが結晶化される。前記酸化雰囲気中の高温熱処理は、図１（Ｃ）の段階で行ってもよい。
【００２７】
次に、図２（Ｅ）の工程において、前記絶縁膜３７上に前記キャパシタＣを覆うように別のＣＶＤ絶縁膜４１を堆積し、さらに図２（Ｆ）の工程において前記ＣＶＤ絶縁膜４１中に、図１３（Ｉ）のコンタクトホール２１Ｅに対応し前記キャパシタＣの上部電極４０Ａを露出するコンタクトホール４１Ｅおよび図１３（Ｈ）のコンタクトホール２１Ｇに対応し前記下部電極１８Ａを露出するコンタクトホール４１Ｇが形成される。さらに図２（Ｇ）の工程において、前記コンタクトホール４１Ｅおよび４１Ｇに対応して、前記ＣＶＤ絶縁膜４１上にＴｉＮパターン４２Ｅおよび４２Ｇをそれぞれ形成する。
【００２８】
本実施例では、さらに図３（Ｈ）の工程において、絶縁層４１，３７，３５および３４を順次貫通して拡散領域３１ａ，３１ｂ，３１ｃおよび３１ｄをそれぞれ露出するコンタクトホール３５Ａ，３５Ｂ，３５Ｃおよび３５Ｄがドライエッチング工程により形成される。同時に、前記ワード線３３Ｄを露出するコンタクトホール３５Ｅも、前記絶縁層４１，３７および３４を貫通して形成される。
【００２９】
次に、図３（Ｉ）の工程において、図３（Ｈ）の構造上にＴｉＮ膜４２をスパッタリングにより一様に堆積し、さらに図３（Ｊ）の工程で前記ＴｉＮ膜４２上に薄いＣｕ膜をスパッタにより堆積し、形成されたＣｕ膜を電極に、図３（Ｈ）の構造上にＣｕ層４３を電解めっき法により形成する。前記ＴｉＮ膜４２は前記コンタクトホール３５Ａ〜３５Ｄおよび３５Ｅに対応する形状を有し、その結果電解めっきＣｕ層４３は前記コンタクトホール３５Ａ〜３５Ｄおよび３５Ｅを埋めるように成長する。
【００３０】
さらに、図３（Ｋ）の工程で前記Ｃｕ層４３およびその下のＴｉＮ膜４２はＣＭＰ法により選択的に除去され、Ｃｕよりなる導体プラグ４３Ａ〜４３ＥおよびＴｉＮパターン４２Ｅ，４２Ｇが露出された構造が得られる。ＣＭＰ法による研磨は、研磨速度の選択性の結果、前記ＣＶＤ絶縁膜４１が露出した時点で自動的に停止する。
【００３１】
次に、図４（Ｌ）の工程において、前記導体プラグ４３Ａ〜４３Ｅに対応して図１３（Ｊ）のＴｉＮパターン２２Ａ〜２２Ｄ，２２Ｆ〜２２Ｇに対応するＴｉＮパターン４２Ａ〜４２Ｄ，４２Ｆ〜４２Ｇが形成され、さらに図４（Ｍ）の工程において図４（Ｌ）の構造上に層間絶縁膜４４がＣＶＤ法等により堆積される。ただし、図示の例ではパターン４２ＡはキャパシタＣの上部電極４０Ａと導体プラグ４３Ａとを接続するローカル配線を形成する。また、図４（Ｌ）のＴｉＮパターン４２Ｇは図３（Ｋ）のＴｉＮパターン４２Ｇに連続して形成される。
【００３２】
さらに図４（Ｎ）の工程で前記層間絶縁膜４４中に前記ＴｉＮパターン４２Ｂ〜４２Ｇを露出するコンタクトホール４４Ｂ〜４４Ｄおよび４４Ｆ〜４４Ｇが形成され、さらに図５（Ｏ）の工程で前記層間絶縁膜４４上にＴｉＮ膜４５をスパッタリングにより形成した後、図５（Ｐ）の工程において前記ＴｉＮ膜４５中に前記コンタクトホール４４Ｂ〜４４Ｄおよび４４Ｆ〜４４Ｇにそれぞれ対応して形成された凹部４５Ｂ〜４５Ｄおよび４５Ｆ〜４５Ｇを埋めるように、薄いＣｕ膜をスパッタリングにより堆積後、Ｃｕ層４６が電解めっき法により形成される。
【００３３】
次に、前記層間絶縁膜４４上に残るＣｕ層４６およびその下のＴｉＮ膜４５は図５（Ｑ）の工程においてＣＭＰ法により選択的に研磨・除去され、前記コンタクトホール４３Ｂ〜４３Ｄおよび４３Ｆ〜４３ＧにおいてＣｕプラグ４６Ａ〜４６Ｄおよび４６Ｆ〜４６Ｇがそれぞれ形成される。さらに図６（Ｒ）の工程において、前記コンタクトホール４３Ｂ〜４３Ｄおよび４３Ｆ〜４３Ｇにおいて前記Ｃｕプラグ４６Ｂ〜４６Ｄおよび４６Ｆ〜４６Ｇとコンタクトするように、Ａｌ配線パターン４７Ｂ〜４７Ｄおよび４７Ｆ〜４７Ｇをそれぞれ形成する。さらに図６（Ｓ）の工程で、前記層間絶縁膜４４上に前記Ａｌ配線パターン４７Ｂ〜４７Ｄおよび４７Ｆ〜４７Ｇを覆うようにさらに別の層間絶縁膜４８を形成する。
【００３４】
本実施例によれば、導体プラグ４３Ａ〜４３Ｅは強誘電体膜３９Ａの酸化雰囲気中での熱処理の後で形成されるため、熱処理による影響は受けない。また、導体プラグ４３Ａ〜４３Ｅ、あるいは他の導体プラグ４６Ｂ〜４６Ｄ、さらに導体プラグ４６Ｆ〜４６Ｇは電解めっきにより形成されるため、ＣＶＤ等の気相堆積法におけるような還元雰囲気は必要なく、このため前記酸化雰囲気中で熱処理した強誘電体膜３９Ａの特性、例えばＱSW値が導体プラグの形成により劣化する等の問題は生じない。このため、本実施例によれば、多層配線構造を有するＦｅＲＡＭを、ＦｅＲＡＭの特性を劣化させることなく形成することが可能になる。
［第２実施例］
図７（Ａ）〜（Ｂ）および図８（Ｃ）〜（Ｇ）は、本発明の第２実施例によるＦｅＲＡＭ３０の製造方法を示す。ただし、図中先に説明した部分には同一の参照符号を付し、説明を省略する。
【００３５】
図７（Ａ）は先の実施例の図４（Ｍ）に対応し、図４（Ｌ）の構造上に層間絶縁膜４４を堆積した状態を示す。
【００３６】
本実施例では、次に図７（Ｂ）の工程において前記層間絶縁膜４４をＣＭＰ法を使った研磨工程により平坦化し、図８（Ｃ）の工程において、平坦化された層間絶縁膜４４中にコンタクトホール４４Ｂ〜４４Ｄおよび４４Ｆ〜４４Ｇを形成する。
【００３７】
次に、図８（Ｄ）の工程において、前記層間絶縁膜４４上にＴｉＮ膜４５をスパッタリングにより形成した後、図８（Ｅ）の工程において前記ＴｉＮ膜４５中に前記コンタクトホール４４Ｂ〜４４Ｄおよび４４Ｆ〜４４Ｇにそれぞれ対応して形成された凹部４５Ｂ〜４５Ｄおよび４５Ｆ〜４５Ｇを埋めるように、Ｃｕプラグ４６Ｂ〜４６Ｄおよび４６Ｆ〜４６Ｇを、Ｃｕ層のスパッタリングおよびめっき、さらにＣＭＰ研磨工程により形成する。
【００３８】
さらに、図８（Ｆ）の工程において図８（Ｅ）の構造上にＡｌ層４７を堆積し、これを図８（Ｇ）の工程でパターニングしてＡｌ配線パターン４７Ｂ〜４７Ｄおよび４７Ｆ〜４７Ｇをそれぞれ形成する。
【００３９】
本実施例によれば、図８（Ｃ）のコンタクトホールを形成する工程において層間絶縁膜４４が平坦化されているため、高解像度露光系を使った非常に微細化されたコンタクトホールを形成することができる。このため、より一層の多層化が容易になる。
［第３実施例］
図９（Ａ）〜（Ｃ）は本発明の第３実施例によるＦｅＲＡＭの製造方法を示す。ただし、図中先に説明した部分には同一の参照符号を付し、説明を省略する。
【００４０】
図９（Ａ）は先の実施例の図３（Ｊ）の工程に対応し、ＴｉＮ膜４２で覆われた図３（Ｉ）の構造上にＣＶＤ絶縁膜４３が形成される。
【００４１】
本実施例では、次の図９（Ｂ）のＣＭＰ工程を、前記ＴｉＮ膜４２の下のＣＶＤ絶縁膜４１を研磨ストッパに使う代わりに、前記ＴｉＮ膜４２が残るような選択性を与える条件で実行し、その結果図９（Ｂ）の構造上にはＴｉＮ膜４２が研磨ストッパとして残留する。その後スパッタリングによりＴｉＮ膜４２を堆積後、これをパターニングすることにより、図４（Ｌ）に対応する図９（Ｃ）の構造を得る。
【００４２】
本実施例によれば、ＣＭＰ法により研磨される構造にキャパシタＣに対応する凸部が含まれている場合でも、前記ＴｉＮ膜４２が研磨ストッパとなるため、研磨がキャパシタＣにまで到達するおそれがなく、ＦｅＲＡＭ製造の際の歩留まりおよび効率を向上させることができる。
［第４実施例］
以上に説明した本発明の各実施例では、強誘電体キャパシタＣが形成された後の多層配線構造の形成において、導体プラグの形成をＣｕ等の金属の電解めっきにより形成しているため、例えばＷプラグを形成する場合に使われるＷＦ6等のような強い還元性雰囲気が使われることがなく、形成された強誘電体キャパシタＣの特性が劣化することがない。このことはまた、かかる電解めっきを使った多層配線構造の形成が、先に図１１（Ａ）〜図１４（Ｎ）で説明した従来のＦｅＲＡＭ１０の製造方法においても有効であることを示している。
【００４３】
本発明の第４実施例においては、まず図１１（Ａ）〜図１３（Ｊ）に示す工程により、Ｓｉ基板１１上にメモリセルトランジスタおよび強誘電体キャパシタＣを形成した後、図４（Ｍ）〜図６（Ｓ）の工程により多層配線構造を形成する。ただし、図１３（Ｊ）の工程は図４（Ｌ）の状態に対応していることに注意すべきである。
【００４４】
本実施例によれば、前記強誘電体キャパシタＣの酸化雰囲気中での高温熱処理に伴うＷプラグの抵抗値の増大あるいはリーク電流の増大の問題こそあるものの、強誘電体キャパシタの特性を劣化させることなく多層配線構造を形成することが可能である。
【００４５】
以上に説明した本発明の各実施例において、多層配線構造を形成する際の金属層のめっきはＣｕに限定されるものではなく、Ａｕやその他の金属であってもよい。
【００４６】
また、前記多層配線構造において、めっきで形成される配線構造は導体プラグに限定されるものではなく、いわゆるダマシン構造を有する導体パターンであってもよい。
【００４７】
さらに、前記キャパシタＣを構成する誘電体材料は前記ＰＺＴあるいはＳＢＴに限定されるものではなく、ＢａＴｉＯ3，ＬｉＮｂＯ3等の強誘電体材料、あるいはＳＴＯ（ＳｒＴｉＯ3）やＴａ2Ｏ5等の高誘電材料であってもよい。これらの強誘電体膜あるいは高誘電体膜は、いずれも結晶化の際に酸化雰囲気中での高温の熱処理を必要とし、かつ結晶化後に還元性雰囲気と反応すると、比較的容易に還元を受けてしまうものである。
【００４８】
以上、本発明を好ましい実施例について説明したが、本発明はかかる特定の実施例に限定されるものではなく、本発明の要旨内において様々な変形・変更が可能である。
【図面の簡単な説明】
【００４９】
【図１】（Ａ）〜（Ｄ）は、本発明の第１実施例によるＦｅＲＡＭの製造工程を示す図（その（１）である。
【図２】（Ｅ）〜（Ｇ）は、本発明の第１実施例によるＦｅＲＡＭの製造工程を示す図（その（２）である。
【図３】（Ｈ）〜（Ｋ）は、本発明の第１実施例によるＦｅＲＡＭの製造工程を示す図（その（３）である。
【図４】（Ｌ）〜（Ｎ）は、本発明の第１実施例によるＦｅＲＡＭの製造工程を示す図（その（４）である。
【図５】（Ｏ）〜（Ｑ）は、本発明の第１実施例によるＦｅＲＡＭの製造工程を示す図（その（５）である。
【図６】（Ｒ）〜（Ｓ）は、本発明の第１実施例によるＦｅＲＡＭの製造工程を示す図（その（６）である。
【図７】（Ａ）〜（Ｂ）は、本発明の第２実施例によるＦｅＲＡＭの製造工程を示す図（その（１）である。
【図８】（Ｃ）〜（Ｇ）は、本発明の第２実施例によるＦｅＲＡＭの製造工程を示す図（その（２）である。
【図９】（Ａ）〜（Ｃ）は、本発明の第３実施例によるＦｅＲＡＭの製造工程を示す図である。
【図１０】強誘電体膜の特性を示す図である。
【図１１】（Ａ）〜（Ｄ）は、従来のＦｅＲＡＭの製造工程を示す図（その１）である。
【図１２】（Ｅ）〜（Ｇ）は、従来のＦｅＲＡＭの製造工程を示す図（その２）である。
【図１３】（Ｈ）〜（Ｋ）は、従来のＦｅＲＡＭの製造工程を示す図（その３）である。
【図１４】（Ｌ）〜（Ｎ）は、従来のＦｅＲＡＭの製造工程を示す図（その４）である。
【図１５】従来の問題点を示す図である。
【符号の説明】
【００５０】
１０，３０  ＦｅＲＡＭ
１１，３１  基板
１１Ａ，３１Ａ  Ｐ型ウェル
１１Ｂ，３１Ｂ  Ｎ型ウェル
１１ａ，１１ｂ，１１ｃ，１１ｄ，３１ａ，３１ｂ，３１ｃ，３１ｄ  拡散領域
１２Ａ〜１２Ｃ，３１Ａ〜３１Ｃ  フィールド酸化膜
１３Ａ，１３Ｂ，３３Ａ，３３Ｂ  ゲート電極
１４，１７，３４  ＣＶＤ絶縁膜
１５，２３，３５，４４，４８  層間絶縁膜
１５Ａ〜１５Ｅ，２１Ａ〜２１Ｇ，２３Ｂ〜２３Ｄ，２３Ｆ，２３Ｇ，３５Ａ〜３５Ｅ，４４Ａ〜４４Ｄ，４４Ｆ，４４Ｇ，４５Ｂ〜４５Ｄ，４５Ｆ，４５Ｇ  コンタクトホール
１６Ａ〜１６Ｄ  Ｗプラグ
１７，３７  絶縁膜
１８，２０，３８，４０  Ｐｔ層
１９，３９  ＰＺＴ膜
１８Ａ，３８Ａ  下部電極
１９Ａ，３９Ａ  強誘電体膜
２０Ａ，２０Ａ  上部電極
２２Ａ〜２２Ｄ，２２Ｆ，２２Ｇ，４２Ａ〜４２Ｄ，４２Ｆ，４２Ｇ  ＴｉＮパターン
２４Ｂ〜２４Ｄ，２４Ｆ，２４Ｇ，４７Ｂ〜４７Ｄ，４７Ｆ，４７Ｇ  Ａｌ配線パターン
４２，４５  ＴｉＮ膜
４３，４６  Ｃｕ層
４３Ａ〜４３Ｅ，４６Ｂ〜４６Ｄ，４６Ｆ，４６Ｇ  Ｃｕプラグ
【図１】
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【図２】
2005203813.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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