(57)【要約】【課題】相変化メモリ形成プロセスを単純化し、製造工程数の削減、ロジック標準プロセスとの親和性をより高める。【解決手段】本発明は、基板上に形成された絶縁膜にビアホールを形成する。このビアホール内にビアプラグを形成する。そしてこのビアプラグ上に抵抗加熱素子と記憶素子とを形成する。ここで、記憶素子の底面と側壁を抵抗加熱素子で囲むことにより、プロセスを単純化し、製造工程数の削減・ロジック標準プロセスとの親和性をより高めることを可能とした。【選択図】  図１
2005032855.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成された絶縁膜と、
前記絶縁膜に形成されたビアホールと、
前記ビアホール内に形成されたビアプラグと、
前記ビアプラグ上に形成された抵抗加熱素子と、
前記抵抗加熱素子上に形成された記憶素子と、
前記記憶素子上に形成された配線とを備え、
前記記憶素子は、底面と側壁を抵抗加熱素子で覆われていることを特徴とする半導体記憶装置。
【請求項２】
前記ビアプラグ、前記抵抗加熱素子及び前記記憶素子は、ビアホール内に形成されていることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記記憶素子は、相変化材料からなることを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
前記抵抗加熱素子は、ＴｉＡｌＮ、ＴｉＳｉＮ、ＴａＡｌＮまたはＴａＳｉＮであることを特徴とする請求項１記載の半導体装置。
【請求項５】
メモリ部とロジック部からなる基板上に記憶素子を形成する方法において、
基板上に絶縁膜を形成する工程と、
前記絶縁膜にビアホールを形成する工程と、
前記ビアホール内に金属を埋め込みビアプラグを形成する工程と、
前記メモリ部の前記ビアプラグをエッチングしてリセスを形成する工程と、
前記リセス内の底面及び側壁に抵抗加熱素子を形成する工程と、
前記抵抗加熱素子上に記憶素子を形成する工程と、
前記記憶素子上に配線を形成する工程とを有することを特徴とする半導体記憶装置の製造方法。
【請求項６】
前記記憶素子は、相変化材料からなることを特徴とする請求項５記載の半導体記憶装置の製造方法。
【請求項７】
前記抵抗加熱素子は、ＴｉＡｌＮ、ＴｉＳｉＮ、ＴａＡｌＮまたはＴａＳｉＮであることを特徴とする請求項５記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、相変化に伴う抵抗変化を用いた不揮発性メモリの製造方法に関するものである。
【０００２】
【従来の技術】
従来のカルコゲナイト材料を用いた半導体記憶装置としては、例えば、特許文献１に記載されているものがある。図４は、特許文献１に記載された従来のカルコゲナイト材料を用いた半導体記憶装置の断面図を示すものである。
【０００３】
図４において、シリコン基板１０２上に堆積した層間絶縁膜１０４をパターニングしコンタクトホール１０６を形成する。そして、ポリシリコンを熱ＣＶＤ法によって堆積し、ＣＭＰ法により、層間絶縁膜１０４上に堆積したポリシリコンを除去する。さらに、ポリシリコンをエッチングし、リセスを形成し、プラグ１０８を形成する。そして、その上にＴｉＮを堆積し、ＣＭＰ法により層間絶縁膜１０４上に堆積したＴｉＮを選択的に除去する。さらに、コンタクトホール１０６の上部に埋め込まれたＴｉＮの表面をエッチングし、リセスを形成することで抵抗加熱素子膜１１０を形成する。そして、ＳｉＮをＣＶＤ法により堆積した後、ＣＭＰ法により層間絶縁膜１０４上に堆積したＳｉＮを選択的にエッチングすることにより取り除き、層間絶縁膜１１２を形成する。その後、この層間絶縁膜１１２の中央に下部の抵抗加熱素子膜１１０まで達する微細な穴を形成する。そして、記憶材料として用いられるカルコゲナイト（ＧｅＳｂＴｅ）をスパッタ法により堆積する。そして、ＣＭＰ法により、層間絶縁膜１０４上に堆積したＧｅＳｂＴｅを選択的にエッチングし、取り除き、記憶素子膜１１４を形成する。その後、バリアメタル１１６、配線１１８を形成する。
【０００４】
このように特許文献１では層間絶縁膜１１２に記憶素子膜１１４を埋め込むことで、ロジックプロセスとの整合性を向上させている。
【０００５】
【特許文献１】
ＵＳＰ６２３６０５９
【０００６】
【発明が解決しようとする課題】
特許文献１では、プラグの内部のリセスに、（１）低抵抗材料のＴｉＮを埋め込み平坦化する。（２）ＴｉＮをエッチングしてリセスを形成する。（３）ＳｉＮを埋め込み平坦化を行う。（４）埋め込んだＳｉＮを微細パターニング（リソ、エッチ）して、プラグ上に開口部を形成する。そして、（５）記憶材料の堆積、埋め込み、を実施しており、非常に複雑なプロセスとなっており、記憶素子の集積化プロセスは複雑であり、かつ、素子の微細化を困難にしている。
【０００７】
【課題を解決するための手段】
本発明は、抵抗加熱素子として働くＴｉＡｌＮで記録材料を囲むことにより、プロセスを単純化し、製造工程数の削減、ロジック標準プロセスとの親和性をより高めることを可能とした。
【０００８】
即ち、ただ一つのラフレベルのパターニング工程を追加することにより、記憶素子の混載を可能とした。さらに、コンタクトホールの中に形成するメモリ素子の構造を単純化することにより素子の微細化・集積化を可能としている。
【０００９】
具体的には、本発明の半導体記憶装置は、基板上に形成された絶縁膜と、絶縁膜に形成されたビアホールと、ビアホール内に形成されたビアプラグと、ビアプラグ上に形成された抵抗加熱素子と、抵抗加熱素子上に形成された記憶素子と、記憶素子上に形成された配線とを備え、記憶素子は、底面と側壁を抵抗加熱素子で覆われているものである。
【００１０】
また、ビアプラグ、抵抗加熱素子及び記憶素子は、ビアホール内に形成されているものである。
【００１１】
また、記憶素子は、相変化材料からなるものである。
【００１２】
本発明の半導体記憶装置の製造方法は、メモリ部とロジック部からなる基板上に記憶素子を形成するもので、基板上に絶縁膜を形成する工程と、絶縁膜にビアホールを形成する工程と、ビアホール内に金属を埋め込みビアプラグを形成する工程と、メモリ部のビアプラグをエッチングしてリセスを形成する工程と、リセス内の底面及び側壁に抵抗加熱素子を形成する工程と、抵抗加熱素子上に記憶素子を形成する工程と、記憶素子上に配線を形成する工程とを有するものである。
【００１３】
また、記憶素子は、相変化材料からなるものである。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００１５】
（実施の形態）
図１（ａ）〜図１（ｆ）を参照しながら、本発明の実施の形態について説明する。
【００１６】
図１は、本発明の実施の形態における半導体記憶装置の製造工程を示す断面図である。
【００１７】
（１）ここでは、標準ロジックプロセスに基づいて、ロジック部、メモリアレイ部のＴｉ／ＴｉＮ／Ｗプラグを形成する。
【００１８】
図１（ａ）において、シリコン基板１０上にリンドープした酸化膜からなる第１絶縁膜１２を熱ＣＶＤ法により０．８μｍ形成する。その後、下地の凹凸を反映して生じる段差を平坦化するために、反転マスクを用いてエッチバックを行った後、さらに、ＣＭＰにより平坦化を行い、第１絶縁膜１２の膜厚を０．５μｍに形成する。
【００１９】
次に、リソ・ドライエッチにより第１絶縁膜１２に下地シリコン基板１０に接続するように直径０．１μｍ〜０．１３μｍのコンタクトホール１８をメモリ部１４及びロジック部１６に形成する。そして、コンタクトホール１８内にＴｉＮからなる密着層２０を形成し、その後、ＷＦ６とＳｉＨ４を用いた熱ＣＶＤ法でコンタクトホール１８内をタングステンで埋め込み、ＣＭＰでタングステンプラグ２２を形成する。
【００２０】
（２）ここでは、ロジック部のタングステンプラグを保護するために、保護膜としてＳｉＮ膜などを堆積し、ラフレベルのパターニングを行い、メモリアレイ部分のタングステンプラグのみ露出させる。そして、メモリアレイ部分のタングステンプラグをエッチングすることによりリセスを形成する。
【００２１】
図１（ｂ）において、ロジック部１６のタングステンプラグ２２上にＳｉＮからなる保護膜２４を形成する。このとき、このＳｉＮは、基板温度４００℃の下、プラズマＣＶＤ法により、ＳｉＨ４とＮＨ３を用いて２０ｎｍ形成される。ここで、成膜温度は、下層にあるタングステンプラグ２２、トランジスタ（図示無し）の特性などを劣化させないために低温であることが望ましい。そして、このＳｉＮは、レジストマスクを用いて、ＣＨＦ３−Ａｒ−Ｏ２系ガスを用いた反応性プラズマエッチングによりメモリ部のみ除去される。このとき、タングステンプラグの突き出しを最小限にとどめるために、プロセス圧力５０ｍＴｏｒｒ、ＲＦパワー２００Ｗとして行った。次に、メモリ部のタングステンプラグ２２にリセス２６を設けるために、平行平板反応性ドライエッチング装置を用いてタングステンプラグ２２のエッチングを行った。このときのプロセス条件は、反応ガス（ＳＦ６）、ガス流量（１００ｓｃｃｍ）、ＲＦパワー（５００Ｗ）、基板温度（１０℃）、プロセス圧力（５０ｍＴｏｒｒ）である。この条件では、酸化膜との選択比は約１０である。ここで、リセス２６の深さは、タングステンプラグ２２のプラグ直径の１／２より浅い５００ｎｍ〜６５０ｎｍである。リセス２６がこれよりも深い場合は、記憶素子として機能するＧｅＳｂＴｅ膜部にボイドが発生し、良好な記憶素子の形成が出来なくなる。
【００２２】
（３）ここでは、抵抗加熱素子として働くＴｉＡＩＮと、記憶材料を堆積させる。
【００２３】
図１（ｃ）において、ＴｉＡｌＮからなる抵抗加熱素子膜２８を反応性スパッタリング法により形成する。プロセス条件として、堆積温度（１００℃）、圧力（０．２Ｐａ）、ガス流量（Ａｒ＝２１ｓｃｃｍ、Ｎ２＝４２ｓｃｃｍ）である。ここで、ＴｉＡｌＮ膜厚と組成は、目的とする抵抗値を得るために調整する。ＴｉＡｌＮのＡｌ組成と抵抗値（シート抵抗）の関係は図２に示すとおりである。図２は、横軸は、Ａｌ／（Ｔｉ＋Ａｌ）の１００分率を、縦軸は抵抗値を示す。プラグの直径０．１μｍに対して適当なＴｉＡｌＮの膜厚は１０ｎｍ〜２０ｎｍである。次に、記憶素子膜３０をスパッタリング法にて形成を行う。プロセス条件として、堆積温度（１００℃）、圧力（０．１Ｐａ）、ガス流量（Ａｒ＝１０ｓｃｃｍ）である。
【００２４】
（４）ここでは、ＣＭＰにて平坦化研磨を行う。
【００２５】
図１（ｄ）において、ＣＭＰにより研磨を行いリセス２６内に抵抗加熱素子膜２８と記憶素子膜３０を形成する。まず、記憶素子材料のカルコゲナイト（ＧｅＳｂＴｅ）を、酸性シリカ系スラリにより研磨しリセス中以外のＧｅＳｂＴｅを除去する。酸性シリカを用いることにより、下層膜であるＴｉＡｌＮ酸化が生じ、生成した非常に硬いＡｌ酸化物がエッチストップ層として働く。次に、このＡｌ酸化物を薄ＨＦ溶液で取り除いたあと、中性シリカ系スラリにより抵抗素子材料であるＴｉＡｌＮとロジック部のＳｉＮからなる保護膜２４の研磨を行う。プロセス条件として、圧力（３ＰＳＩ）、ヘッド回転速度（８５ｒｐｍ）、テーブル回転速度（９０ｒｐｍ）、スラリ流量（２００ｍｌ／ｍｉｎ）で行った。ＣＭＰ工程では、一般に段差の高い部分の研磨速度が大きく、したがって、ＳｉＮからなる保護膜２４の上に一様に堆積されたＧｅＳｂＴｅとＴｉＡｌＮが先に研磨され取り除かれるため、保護膜２４の膜厚は、２０ｎｍと薄膜化することができる。
【００２６】
（５）ここでは、ＳｉＮもしくはＳｉＣのエッチストップ層、Ｌｏｗ−ｋ材料を堆積し、Ｃｕ配線を作る。
【００２７】
図１（ｅ）において、Ｃｕ配線３８の第１バリア膜３２としてＳｉＣまたはＳｉＮをプラズマＣＶＤ法により５０ｎｍ堆積する。次に、第２絶縁膜３４のＳｉＯ２または、ＳｉＯＣ膜をプラズマＣＶＤ法により２００ｎｍ堆積する。
【００２８】
次に、図１（ｆ）において、Ｃｕ配線３８のためのトレンチを形成するために、まず、第２絶縁膜３４をエッチングし、次に第１バリア膜３２をエッチングする。ここに示したように絶縁膜のエッチングを２工程に分割することにより、ドライエッチ工程における記憶素子材料のＧｅＳｂＴｅに対するエッチングダメージを最小限にとどめることができる。トレンチ形成後、第２バリア膜３６であるＴａＮをＴａをターゲットにした反応性スパッタ法により１０ｎｍ堆積する。更にスパッタ法によりＣｕシード層を堆積したのち、電界メッキ法によりＣｕをウエハ全面に堆積する。そして、トレンチ内部のＣｕのみを残し、余分なＣｕをＣＭＰにより取り除きＣｕ配線３８を形成する。
【００２９】
なお、本発明の半導体記憶装置は、０．１３μｍ以下の世代における標準プロセスをもって形成される。
【００３０】
また、図３に示すように、図１（ｆ）の構造におけるＣｕ配線３８及び第２バリア膜３６からなる配線の幅をコンタクトホールの幅よりも小さくすることにより、抵抗加熱素子膜２８を介した電流成分を完全に遮断することができる。
【００３１】
これにより、高抵抗のＴｉＡｌＮからなる抵抗加熱素子膜２８への電流パスよりも記憶素子膜３０への電流パスが増える。
【００３２】
なお、図１では、抵抗加熱素子膜２８及び記憶素子膜３０をコンタクトホール１８内に形成したが、Ｃｕ配線３８が形成されている第２絶縁膜３４に形成することもできる。
【００３３】
なお、本実施の形態において抵抗加熱素子膜２８としてＴｉＡｌＮを用いたが、ＴｉＳｉＮ、ＴａＡｌＮ、ＴａＳｉＮのような伝導性の金属窒化物と絶縁物の窒化物からなる材料であれば抵抗加熱素子膜として用いることができる。
【００３４】
【発明の効果】
本発明により、同じシリコン基板上に、最小限のプロセスステップの追加でメモリ部と標準ＣＭＯＳのロジック部を同時に形成することが可能となる。さらに、コンタクトホール中に形成するメモリ素子の構造を単純化することにより、微細化を容易にすることができる。
【図面の簡単な説明】
【図１】本発明の実施形態における工程断面図
【図２】ＴｉＡｌＮ組成とその抵抗の関係図
【図３】本発明のメモリ素子の断面図
【図４】従来のメモリ素子の断面図
【符号の説明】
１０  シリコン基板
１２  第１絶縁膜
１４  メモリ部
１６  ロジック部
１８  コンタクトホール
２０  密着層
２２  タングステンプラグ
２４  保護膜
２６  リセス
２８  抵抗加熱素子膜
３０  記憶素子膜
３２  第１バリア膜
３４  第２絶縁膜
３６  第２バリア膜
３８  Ｃｕ配線
１０２  シリコン基板
１０４  層間絶縁膜
１０６  コンタクトホール
１０８  プラグ
１１０  抵抗加熱素子膜
１１２  層間絶縁膜
１１４  記憶素子膜
１１６  バリアメタル
１１８  配線
【図１】
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【図２】
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【図３】
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【図４】
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