(57)【要約】【課題】  メモリセル領域と周辺回路領域を有する半導体記憶装置において、メモリセル領域においては歩留まり向上のためにトレンチ溝を浅く形成し、周辺回路部の、特に高電圧トランジスタ領域においては、素子分離耐圧を高めるためにトレンチ溝を深く形成した半導体記憶装置および製造方法。【解決手段】  メモリセル領域においては、電荷蓄積絶縁膜であるＯＮＯ膜１５を配置した複数のメモリセルトランジスタを形成し、このトランジスタに適用される素子分離溝６は細く浅く形成し、周辺回路領域においては、メモリセル領域におけるＯＮＯ膜１５とは異なる構造のゲート絶縁膜１６、１７を配置して、高電圧用と低電圧用の２つの種類のトランジスタを形成し、少なくとも高電圧用のトランジスタに適用される素子分離溝２３は太く深く形成することにより、メモリセル領域の集積度と歩留まりを向上させ、周辺回路部では耐圧を確保する。【選択図】  図１
2005116551.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された、
ゲート絶縁膜として、少なくとも電荷蓄積絶縁膜を含む積層構造の第１のゲート絶縁膜を用いた、複数のメモリセルトランジスタが形成された第１の領域と、
ゲート絶縁膜として、前記電荷蓄積絶縁膜とは異なる第２のゲート絶縁膜を用いた、複数のトランジスタが形成された第２の領域と
を備え、
前記第１の領域に形成された素子分離トレンチの、前記半導体基板の表面からの深さを前記第２の領域に形成された素子分離トレンチの、半導体基板の表面からの深さより浅く設定した
ことを特徴とする半導体装置。
【請求項２】
前記第１の領域に形成された前記素子分離トレンチの、前記半導体基板表面からの深さと、
前記第２の領域に形成された前記素子分離トレンチの、前記半導体基板表面からの深さとの差を、
10nm以上150nm以下の範囲に設定した
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の領域に形成された前記素子分離トレンチの、前記半導体基板表面からの深さと、
前記第２の領域に形成された前記素子分離トレンチの、前記半導体基板表面からの深さの差を、
前記電荷蓄積絶縁膜の膜厚よりも大きいものに設定した  
ことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１の領域に形成された素子分離トレンチと、前記第2の領域に形成された素子分離トレンチの、深さが切り替わる境界が、
前記第1のゲート絶縁膜と、前記第2のゲート絶縁膜との境界に対して、
自己整合的に形成されていることを特徴とする、
前記請求項1〜３のいずれかに記載の半導体装置。
【請求項５】
半導体基板上に形成された、
ゲート絶縁膜として、少なくとも電荷蓄積絶縁膜を含む積層構造の第１のゲート絶縁膜を用いた、複数のメモリセルトランジスタが形成された第１の領域と、
ゲート絶縁膜として、前記電荷蓄積絶縁膜とは異なる第２のゲート絶縁膜を用いた、複数のトランジスタが形成された第２の領域と
ゲート絶縁膜として、前記電荷蓄積絶縁膜とは別で且つ前記第２のゲート絶縁膜よりも薄い膜厚の第３のゲート絶縁膜を用いた、複数のトランジスタが形成された第３の領域と
を備え、
前記第１の領域に形成された素子分離トレンチの、半導体基板表面からの深さを、
前記第２の領域に形成された前記素子分離トレンチの、前記半導体基板表面からの深さよりも浅く、
前記第３の領域に形成された前記素子分離トレンチの、前記半導体基板表面からの深さと実質的に等しく設定した
ことを特徴とする半導体装置。
【請求項６】
前記メモリセルトランジスタと、前記第２の領域におけるトランジスタと、前記第３の領域におけるトランジスタのそれぞれにおけるゲート電極を、
それぞれのゲート絶縁膜上に配置された下側の第１ゲート電極と、第１ゲート電極上に電気的に接続されて配置され上側の第２ゲート電極の２層のものとして構成し、
前記第２ゲート電極は、
前記第１の領域と前記第２の領域においては、前記素子分離トレンチ上面に接して配置され、
前記第３の領域においては、前記素子分離トレンチの上面に、前記第１ゲート電極を介して配置されている
ことを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第１の領域に形成された前記素子分離トレンチの、前記半導体基板表面からの深さと、
前記第２の領域に形成された前記素子分離トレンチの、前記半導体基板表面からの深さとの差を、
10nm以上150nm以下の範囲に設定した
ことを特徴とする請求項５に記載の半導体装置。
【請求項８】
前記第１の領域に形成された前記素子分離トレンチの、前記半導体基板表面からの深さと、
前記第２の領域に形成された前記素子分離トレンチの、前記半導体基板表面からの深さの差を、
前記電荷蓄積絶縁膜の膜厚よりも大きいものに設定した  
ことを特徴とする請求項５に記載の半導体装置。
【請求項９】
前記第１の領域に形成された素子分離トレンチと、前記第2の領域に形成された素子分離トレンチの、深さが切り替わる境界が、
前記第1のゲート絶縁膜と、前記第2のゲート絶縁膜との境界に対して、
自己整合的に形成されていることを特徴とする、
前記請求項５〜８のいずれかに記載の半導体装置。
【請求項１０】
半導体基板上に形成された、
ゲート絶縁膜として、少なくとも電荷蓄積絶縁膜を含む積層構造の第１のゲート絶縁膜を用いた、複数のメモリセルトランジスタが形成された第１の領域と、
ゲート絶縁膜として、前記電荷蓄積絶縁膜とは異なる第２のゲート絶縁膜を用いた、複数のトランジスタが形成された第２の領域と
を備えた半導体装置の製造方法であって、
前記第２の領域の前記半導体基板をエッチングして第２の素子分離トレンチを形成する際には、前記第１の領域では、前記電荷蓄積絶縁膜をエッチングストッパとして機能させることによって前記半導体基板がエッチングされないようにした、ある工程を有する
ことを特徴とする半導体装置の製造方法。
【請求項１１】
前記ある工程の後に、
前記第１の領域の、前記電荷蓄積絶縁膜を含む前記第１のゲート絶縁膜をエッチングして、第１の素子分離トレンチを形成するとともに、
このとき同時に前記第２の領域の前記半導体基板をもエッチングして、前記第２の素子分離トレンチをさらに深くエッチングし、
前記第１の領域に形成された前記第１の素子分離トレンチの、前記半導体基板の表面からの深さを前記第２の領域に形成された第２の素子分離トレンチの、半導体基板の表面からの深さより浅くなるようにした
ことを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
半導体基板上に形成された、
ゲート絶縁膜として、少なくとも電荷蓄積絶縁膜を含む積層構造の第１のゲート絶縁膜を用いた、複数のメモリセルトランジスタが形成された第１の領域と、
ゲート絶縁膜として、前記電荷蓄積絶縁膜とは異なる第２のゲート絶縁膜を用いた、複数のトランジスタが形成された第２の領域と
ゲート絶縁膜として、前記電荷蓄積絶縁膜とは別で且つ前記第２のゲート絶縁膜よりも薄い膜厚の第３のゲート絶縁膜を用いた、複数のトランジスタが形成された第３の領域と
を備えた半導体装置の製造方法であって、
前記第1および第３の領域においては、前記半導体基板上に、少なくとも前記第１のゲート絶縁膜とその上に形成されたゲート電極を配置し、
前記第2の領域においては、前記半導体基板上に、少なくとも前記第2のゲート絶縁膜とその上に形成されたゲート電極を配置し、
この状態において、前記半導体基板を、前記ゲート電極に対して自己整合的にエッチングすることにより、前記第1、第２、第３の領域に素子分離トレンチを形成する
ことを特徴とする半導体装置の製造方法。
【請求項１３】
前記素子分離溝を、絶縁体によって埋め込んだ後、
前記第３の領域に形成された前記第１のゲート絶縁膜および前記マスク体を除去する
ことを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
記第１のゲート絶縁膜および前記マスク体を除去した後、
少なくとも前記第３の領域の半導体基板上に、前記第３のゲート絶縁膜を形成する
ことを特徴とする請求項１３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置とその製造方法に係り、特に、不揮発性メモリセルの高密度化と高耐圧化を両立させた装置とその製造方法に関する。
【背景技術】
【０００２】
電気的に書き込み消去可能な不揮発性の半導体記憶装置の一種として、シリコン窒化膜中に電荷をトラップさせることでデータを記憶する、いわゆるＭＯＮＯＳ（金属‐酸化シリコン膜‐窒化シリコン膜‐酸化シリコン膜‐半導体）型メモリセルが知られている。ＭＯＮＯＳ型メモリは浮遊ゲート型メモリと比較して低電圧で書き込み、消去が可能であり、また、積層ゲート構造が必要な浮遊ゲート型メモリセルに対して、単層ゲート構造のＭＯＮＯＳ型メモリセルはゲートのアスペクト比が小さいために、素子の微細化に適しているという特徴がある（例えば、特許文献１参照）。
【０００３】
この文献に示された半導体記憶装置は、図４１の平面図に示すように、ＭＯＮＯＳ型トランジスタで構成されるメモリセル１の他に、ＭＯＳ型トランジスタによるロジック回路を構成する周辺回路部２を有する。周辺回路部２は、更に、薄膜のゲート酸化膜を有する低電圧系トランジスタと、厚膜のゲート酸化膜を有する高電圧系トランジスタとで構成される。
【０００４】
図４２は、図４１に示されたメモリセル１の、第一の例の等価回路図を示すものであり、特にＡＮＤ型の構成を例示するものである。
【０００５】
図４２において示すように、メモリセル１は、マトリクス状に配置されるトランジスタＭ０１、Ｍ０２、Ｍ０３、・・・、Ｍ１１、Ｍ２２、Ｍ３３、・・・、Ｍ１５３により構成される。各トランジスタは周知のＭＯＮＯＳ構造をなし、それぞれのゲートに浮遊ゲートによる電荷蓄積層を備え、ＥＥＰＲＯＭとしての機能が付与されている。
【０００６】
さて、このような基本構造を有するメモリセル１には、複数本のデータ選択のためのワード線ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３〜ＷＬ１４、ＷＬ１５が接続される。そして、ワード線ＷＬ０は、トランジスタＭ０１、Ｍ０２、Ｍ０３の各制御ゲートに接続され、ワード線ＷＬ１は、トランジスタＭ１１、Ｍ１２、Ｍ１３の各制御ゲートに接続され、以下同様にワード線ＷＬ１５まで、それぞれ対応するトランジスタの各制御ゲートに接続される。
【０００７】
なお、トランジスタＭ０１、Ｍ１１、Ｍ２１〜Ｍ１５１は、並列に配置されるが、それぞれの一端（ドレイン）は、選択トランジスタＳＳ１を介してデータ転送線であるビット線ＢＬ１に接続され、それぞれの他端（ソース）は、選択トランジスタＧＳ１を介して共通ソース線ＳＬに接続される。同様にして、トランジスタＭ０２、Ｍ１２、Ｍ２２〜Ｍ１５２は、並列に配置され、それぞれの一端は、選択トランジスタＳＳ２を介してビット線ＢＬ２に接続され、それぞれの他端は、選択トランジスタＧＳ２を介して共通ソース線ＳＬに接続される。トランジスタＭ０２、Ｍ１２、Ｍ２２〜Ｍ１５２についても同様である。
【０００８】
以上のような構成を通じて、いわゆるＡＮＤ型のメモリセル１が構成される。なお、その動作については、良く知られるところであるので、説明を省略する。
【０００９】
図４３は、図４１に示されたメモリセル１の、第二の例の等価回路図を示すものであり、特にＮＯＲ型の構成を例示するものである。
【００１０】
図４３において示すように、メモリセル１は、マトリクス状に配置されるトランジスタＭ０１、Ｍ０２、・・・、Ｍ１１、Ｍ１２、・・・、Ｍ２２により構成される。各トランジスタは周知のＭＯＮＯＳ構造をなし、それぞれのゲートに浮遊ゲートによる電荷蓄積層を備え、ＥＥＰＲＯＭとしての機能が付与されている。
【００１１】
さて、このような基本構造を有するメモリセル１には、複数本のデータ選択線であるワード線ＷＬ０、ＷＬ１、ＷＬ２、・・・が接続される。そして、ワード線ＷＬ０は、トランジスタＭ０１、Ｍ０２の各制御ゲートに接続され、データ選択線ＷＬ１は、トランジスタＭ１１、Ｍ１２の各制御ゲートに接続され、以下同様に、それぞれ対応するトランジスタの各制御ゲートに接続される。
【００１２】
なお、トランジスタＭ０１、Ｍ１１、Ｍ２１のそれぞれの一端（ドレイン）は、データ転送線であるビット線ＢＬ１に接続され、それぞれの他端（ソース）は、共通ソース線ＳＬに接続される。
【００１３】
以上のような構成を通じて、いわゆるＮＯＲ型のメモリセル１が構成される。なお、その動作については、良く知られるところであるので、説明を省略する。
【００１４】
図４４は、図４１に示されたメモリセル１の、第三の例の等価回路図を示すものであり、特にＶｉｒｔｕａＬ  Ｇｒｏｕｎｄ  Ａｒｒａｙ型の構成を例示するものである。
【００１５】
図４４において示すように、メモリセル１は、マトリクス状に配置されるトランジスタＭ（ｍ）、Ｍ（ｍ）’、Ｍ（ｍ＋１）、Ｍ（ｍ＋１）’・・・により構成される。各トランジスタは周知のＭＯＮＯＳ構造をなし、それぞれのゲートに浮遊ゲートによる電荷蓄積層を備え、ＥＥＰＲＯＭとしての機能が付与されている。
【００１６】
さて、このような基本構造を有するメモリセル１には、複数本のデータ選択線であるワード線ＷＬ（ｍ）、ＷＬ（ｍ＋１）、・・・が接続される。そして、ワード線Ｗ（ｍ）は、トランジスタＭ（ｍ）、Ｍ（ｍ）’・・・の各制御ゲートに接続され、ワード線ＷＬ（ｍ＋１）は、トランジスタＭ（ｍ＋１）、Ｍ（ｍ＋１）’・・・の各制御ゲートに接続される。
【００１７】
なお、トランジスタＭ（ｍ）、Ｍ（ｍ＋１）又はＭ（ｍ）’、Ｍ（ｍ＋１）’は、並列に配置されるが、それぞれの一端（ドレイン）は、選択トランジスタＳＳ２を介して、データ転送線であるビット線ＢＬ（ｎ）に接続され、それぞれの他端（ソース）は、選択トランジスタＳＳ１、ＳＳ３を介して、ビット線ＢＬ（ｎ＋１）に接続される。
【００１８】
以上のような構成を通じて、いわゆるＶｉｒｔｕａＬ  Ｇｒｏｕｎｄ  Ａｒｒａｙ型のメモリセル１が構成される。なお、その動作については、良く知られるところであるので、説明を省略する。
【００１９】
図４５は、図４１に示されたメモリセル１の、第四の例の等価回路図を示すものであり、特に図４１のメモリセル１として一般的に知られるＮＡＮＤ型ＥＥＰＲＯＭを採用した場合を例示するものである。
【００２０】
図４５において示すように、メモリセル１の一バンドル分を構成するＭＯＳ型トランジスタＭ０、Ｍ１、Ｍ２、Ｍ３、・・・、Ｍ１４、Ｍ１５は直列接続される。各トランジスタは周知のＭＯＮＯＳ構造で、電荷蓄積電極を有するＭＩＳトランジスタからなる不揮発性メモリ機能が付与されている。各トランジスタＭ０〜Ｍ１５のゲート電極、つまり制御ゲートにはワード線を構成するデータ選択線ＷＬ０〜ＷＬ１５が接続される。また、各トランジスタＭ０〜Ｍ１５のバックゲートにはウェル電位ＷｅＬＬが与えられる。
【００２１】
直列接続されるトランジスタＭ０〜Ｍ１５の一端のトランジスタＭ０は、選択トランジスタＳ１を介してビット線ＢＬに接続され、他端のトランジスタＭ１５は、選択トランジスタＳ２を介してソース線ＳＬに接続される。なお、選択トランジスタＳ１のゲートにはＳＳＬ信号線が接続され、選択トランジスタＳ２のゲートにはＧＳＬ信号線が接続される。
【００２２】
ここでメモリセル１には、ＳＳＬ信号線およびＧＳＬ信号線が接続されるが、これらのブロック選択線は、ひとつのブロックには少なくとも１本あれば良く、例えば高密度化のために、データ選択線ＷＬ０〜ＷＬ１５と同一方向に形成される。
【００２３】
以上のような構成を通じて、いわゆるＮＡＮＤセルブロックが構成されるが、その動作や構成等については、良く知られるところであるので、説明を省略する。
【００２４】
図４６は、図４５に示すような構成のメモリセル１を有する半導体記憶装置の部分平面図パターンを示すもので、セル構造を判り易く示すために、制御ゲート電極よりも下の構造のみを示している。
【００２５】
図４６からわかるように、メモリセル１は、図中で上下方向に走る複数のビット線ＢＬが形成されている。このビット線ＢＬの厚さ方向の下側には、図中横方向に走る複数のワード線ＷＬ０〜ＷＬ１５が配置されている。各ワード線ＷＬ０〜ＷＬ１５の間には、ビット線ＢＬの下以外の部分に素子分離領域７が形成され、ソース・ドレイン領域８が絶縁分離されている。またビット線ＢＬのＳＳＬ信号線に隣接したソース・ドレイン領域８には、ビット線コンタクト４が形成されており、ビット線ＢＬのＧＳＬ信号線に隣接した領域には、接地電位が与えられるソース線コンタクト３が接続されている。
【００２６】
図４７は、従来の半導体記憶装置の断面図を示すもので、図４６のＡ−Ａ’線で得た断面を（Ａ）に、Ｂ−Ｂ’線で得た断面を（Ｂ）にそれぞれ示すと共に、図４１の周辺回路部２の断面を（Ｃ）、（Ｄ）にそれぞれ示す。なお、図４７（Ａ）はメモリセル１のゲート断面に相当し、同図（Ｂ）は、メモリセル１の素子分離断面に相当する。また、（Ｃ）は周辺回路部２の低電圧トランジスタ領域に対応し、（Ｄ）は周辺回路部２の高電圧トランジスタ領域に相当する。
【００２７】
図４７（Ａ）、（Ｂ）において示すように、メモリセル１領域では、Ｐ型基板９の上にＮ型ウェル１０が形成され、Ｎ型ウェル１０の上には、例えば、ボロンまたはインジウムなどの不純物濃度が１０１４〜１０１９（ｃｍ−３）のＰ型ウェル１１が形成されている。つまり、メモリセル１部においては、Ｐ型基板９の上に、Ｎ型ウェル１０、Ｐ型ウェル１１を形成して、基板２６が構成される。
【００２８】
メモリセル１の領域では、この基板２６のソース・ドレイン領域８に挟まれる領域に、例えば、０．５〜１０ｎｍの厚さのシリコン酸化膜またはオキシナイトライド膜によるトンネル絶縁膜１２が第１の絶縁膜として形成されている。
【００２９】
更に、トンネル絶縁膜１２の上には、例えば、シリコン窒化膜からなる電荷蓄積層１３が３〜５０ｎｍの厚さで形成されている。
【００３０】
この上に、例えば、シリコン酸化膜またはオキシナイトライド膜からなるブロック絶縁膜１４を形成する。
【００３１】
以上のようにして、トンネル絶縁膜１２、電荷蓄積層１３、ブロック絶縁膜１４の積層構造から成るＯＮＯ膜１５が形成される。
【００３２】
続いて、ＯＮＯ膜１５の上には、例えば、リンが１×１０１９〜１×１０２１（ｃｍ−３）の範囲で不純物が添加されたポリシリコン層ならなる第一ゲート電極１８が１０〜５００ｎｍの厚さで形成されている。
【００３３】
その上に、例えば、ＷＳｉ、ＮｉＳｉ、ＭｏＳｉ、ＴｉＳｉ、ＣｏＳｉなどの金属の裏打層を１〜５００ｎｍの厚さで形成し、第二ゲート電極１９を構成する。  
更に、その上に、シリコン酸化膜またはシリコン窒化膜等のマスク絶縁膜２０が、１０〜３００ｎｍの厚さで形成される。
【００３４】
以上のようにして形成されるゲート領域では、トランジスタの側壁に側壁絶縁膜３７が配置される。
【００３５】
更に、その上に、バリア絶縁膜２１、層間絶縁膜２２が積層され、層間絶縁膜２２の上にビット線ＢＬが配置される。ビット線ＢＬとソース・ドレイン領域８の間は、ビット線コンタクト４によって接続される。
【００３６】
メモリセル１領域においては、Ｐ型ウェル１１はＮ型ウェル１０によってＰ型基板９とは分離されているため、Ｐ型ウェル１１には、Ｐ型基板９と独立して電圧を印加することができる。このような構造は、メモリ消去時の昇圧回路の負荷を軽減し、消費電力を抑制するために望ましい。
【００３７】
一方、図４７（Ｃ）に示すように、周辺回路部２の低電圧系トランジスタ領域（ＬＶ領域）では、Ｐ型基板９の上にＰ型ウェル１１を形成して、基板２６が構成される。
【００３８】
低電圧トランジスタ領域では、この基板２６のソース・ドレイン領域８に挟まれる領域に、例えば、０．５〜１０ｎｍの厚さのシリコン酸化膜またはオキシナイトライド膜によるゲート絶縁膜１６が形成される。その上には、ポリシリコン層ならなる１０〜５００ｎｍの厚さの第一ゲート電極１８が形成されている。
【００３９】
その上に、例えば、ＷＳｉ、ＮｉＳｉ、ＭｏＳｉ、ＴｉＳｉ、ＣｏＳｉなどの金属の裏打層を１〜５００ｎｍの厚さで形成し、第二ゲート電極１９を構成する。  
更に、その上に、シリコン酸化膜またはシリコン窒化膜等のマスク絶縁膜２０が、１０〜３００ｎｍの厚さで形成される。
【００４０】
以上のようにして形成されるトランジスタの側壁には側壁絶縁膜３７が配置される。
【００４１】
更に、その上に、バリア絶縁膜２１、層間絶縁膜２２が積層され、層間絶縁膜２２の上に信号線２４が配置される。信号線２４とソース・ドレイン領域８の間は、コンタクト２５によって接続される。
【００４２】
また、図４７（Ｄ）に示すように、高電圧系トランジスタ領域（ＨＶ領域）では、Ｐ型基板９の上の、ソース・ドレイン領域８に挟まれる領域に、例えば、１０〜５０ｎｍの厚さのシリコン酸化膜またはオキシナイトライド膜によるゲート絶縁膜１７が形成される。更に、その上には、ポリシリコン層からなる１０〜５００ｎｍの厚さの第一ゲート電極１８が形成されている。
【００４３】
その上に、例えば、ＷＳｉ、ＮｉＳｉ、ＭｏＳｉ、ＴｉＳｉ、ＣｏＳｉなどの金属の裏打層を１〜５００ｎｍの厚さで形成し、第二ゲート電極１９を構成する。
【００４４】
更に、その上に、シリコン酸化膜またはシリコン窒化膜等のマスク絶縁膜２０が、１０〜３００ｎｍの厚さで形成される。
【００４５】
以上のようにして形成されるトランジスタの側壁には側壁絶縁膜３７が配置される。
【００４６】
更に、その上に、バリア絶縁膜２１、層間絶縁膜２２が積層され、層間絶縁膜２２の上に信号線２４が配置される。信号線２４とソース・ドレイン領域８の間は、コンタクト２５によって接続される。
【００４７】
なお、低電圧トランジスタ領域におけるゲート絶縁膜１６の厚さと、高電圧トランジスタ領域におけるゲート絶縁膜１７の厚さを比較すると、高電圧トランジスタ領域の方が厚いが、これは耐圧を得るためである。
【００４８】
なお、図４７（Ｂ）、（Ｃ）、（Ｄ）に示すように、メモリセル１の素子分離領域および周辺回路部２の低電圧トランジスタ領域、高電圧トランジスタ領域には、素子分離のために、ＳＴＩ溝（トレンチ溝）が素子分離溝６、２３として形成される。
【００４９】
また、図４７（Ｄ）に示すように、高電圧トランジスタ領域の素子分離溝２３の底部には、不純物によるＰ型領域２７が形成されるが、Ｐ型領域２７の不純物濃度は、Ｐ型基板９よりも高濃度であることが、素子分離耐圧を高める上では望ましい。
【００５０】
図４７の（Ｂ）、（Ｃ）から明らかなように、メモリセル１の領域および周辺回路部２の低電圧トランジスタ領域においては、比較的深いトレンチ溝により、比較的深い素子分離溝６が形成される。
【００５１】
一方、図４７（Ｄ）から明らかなように、周辺回路部２の高電圧トランジスタ領域においては、比較的浅いトレンチ溝により、比較的浅い素子分離溝２３が形成される。
【００５２】
続いて、以上のような構成を有する従来の半導体記憶装置の製造方法について、図４８−図５０の断面図に基づいて、順を追って説明する。
【００５３】
ちなみに、図４８−図５０の、それぞれ（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）は、図４７の（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）に示した領域に対応する。
【００５４】
なお、図４８−図５０では、説明を簡単にするために、Ｐ型基板９の上の、Ｎ型ウェル１０やＰ型ウェル１１、素子分離溝２３の底部のＰ型領域２７は図示せず、これらをまとめて基板２６として示す。
【００５５】
先ず、図示はしないが、基板２６の上に、５ｎｍから１５ｎｍの犠牲酸化膜を形成した後、必要に応じて、メモリセル１および周辺回路部２のウェルやチャンネル不純物の注入を行い、基板２６の基本構成を作る。
【００５６】
続いて、犠牲酸化膜を剥離し、基板２６の上、全体に周辺回路部２の高電圧トランジスタ領域におけるゲート絶縁膜１７となるシリコン酸化膜またはシリコン窒化膜を形成する。ここでゲート絶縁膜１７は、後の工程で膜厚が変動することを見込んで、最終的に狙いの膜厚となるように、例えば４００ｎｍ程度の膜厚に調整しておく。
【００５７】
続いて、高電圧トランジスタ領域をレジストで覆ってメモリセル領域および低電圧トランジスタ領域でゲート絶縁膜１７を剥離する。その結果、高電圧トランジスタ領域においてゲート絶縁膜１７が残る。
【００５８】
引き続き、レジストを剥離し、ＭＯＮＯＳメモリセルのトンネル絶縁膜１２として、例えば０．５ｎｍ〜５ｎｍの厚さからなるシリコン酸化膜またはシリコン窒化膜を形成する。更に、その上に、シリコン酸化膜やシリコン窒化膜、ＨｆＯ２、Ｔａ２Ｏ５、ＴｉＯ２、Ａｌ２Ｏ３等の絶縁膜を堆積し、電荷蓄積層１３を形成する。
【００５９】
この上に、１ｎｍ〜２０ｎｍのシリコン酸化膜またはシリコン窒化膜のブロック絶縁膜１４を形成する。
【００６０】
以上のような工程を経て、メモリセル領域および低電圧トランジスタ領域においては、トンネル絶縁膜１２、電荷蓄積層１３、ブロック絶縁膜１４の三層構造から成るＯＮＯ膜１５が、高電圧トランジスタ領域においてはゲート絶縁膜１７、電荷蓄積層１３、ブロック絶縁膜１４から成るＯＮＯ膜１５がそれぞれ形成されることになる。
【００６１】
続いて、素子分離領域の埋め込み材を平坦化するＣＭＰ法のストッパ膜３０として、例えば、１０ｎｍ〜５００ｎｍ程度のシリコン窒化膜を堆積する。更に、その上に、素子分離領域の異方性エッチングのマスク材３１として、例えば、１０ｎｍから５００ｎｍのシリコン酸化膜を堆積する。
【００６２】
以上のような工程を経て、図４８（Ａ）〜（Ｄ）に示すような各領域の断面が得られるが、図からも明らかなように、高電圧トランジスタ領域のゲート絶縁膜１７の膜厚は、ゲート領域や素子分離領域および低電圧トランジスタ領域のトンネル絶縁膜１２の膜厚に比較して、厚い。このため、高電圧トランジスタ領域におけるマスク材３１の上表面の高さは、他の領域におけるマスク材３１の上表面の高さに比較して、高い。
【００６３】
続いて、図４９に示すように、フォトリソグラフィにより、図示しないレジストをパターンニングして、マスク材３１を異方性エッチング加工し、続いて、ストッパ膜３０を加工する。
【００６４】
更に引き続いて、図５０（３）に示すように、更に、異方性エッチングにより、ブロック絶縁膜１４、電荷蓄積層１３、トンネル絶縁膜１２、ゲート絶縁膜１７、Ｐ型ウェル１１を所望の深さまでエッチング加工して、素子分離領域および低電圧トランジスタ領域における素子分離溝６、および高電圧トランジスタ領域における素子分離溝２３、としてトレンチを形成する。
【００６５】
この際に、図５０（Ｂ）、（Ｃ）および（Ｄ）に示すように、高電圧トランジスタ領域では、ゲート絶縁膜１７の膜厚が、素子分離領域や低電圧トランジスタ領域のトンネル絶縁膜１２の膜厚よりも厚いために、その厚みの追加分に対応して、高電圧トランジスタ領域における素子分離溝２３の深さは、素子分離領域および低電圧トランジスタ領域における素子分離溝６の深さよりも浅い。
【００６６】
なお、図４８−図５０（Ａ）、（Ｂ）に示すメモリセル１の領域におけるトランジスタの大きさは、図４８−図５０（Ｃ）、（Ｄ）に示す周辺回路２の領域におけるトランジスタの大きさに対して、比較的小さいため、素子分離溝６の幅や間隔は小さく形成されている。
【００６７】
以上述べたような工程に加えて、更に、従来技術として引用した特開２００２‐３１３９６７号公報に示されるのと同様の工程を経て、図４７の断面図に示されるような半導体記憶装置を得る。
【００６８】
以上のような工程を経て、図４７に示すような半導体記憶装置を製造するが、一般に、素子分離耐圧を高く保つためには、素子分離溝６、２３は深いことが望ましい。ちなみに、ここで素子分離溝の深さは、基板２６の上面の高さから、素子分離溝６、２３の底面までの距離と定義する。つまり、高電圧トランジスタ領域では、耐圧を高めるために、素子分離溝２３は深い方が望ましい。
【００６９】
一方、メモリ領域では、大容量化のためには、素子の高密度化や素子の高精細化が大きな課題であり、素子分離溝６は、その幅、間隔共に狭く形成する必要がある。その際に、製造を容易にし、歩留まりを向上させるためには、素子分離溝６、２３は浅い方が良い。これはトレンチ溝が深いと、トレンチ溝を埋め込む時の、埋め込みアスペクト比が大きくなり、良好な埋め込み特性を実現するのが困難になるためである。
【００７０】
これに対して、従来の半導体記憶装置とその製造方法によれば、高電圧トランジスタ領域における素子分離溝２３の深さは、メモリセル領域や低電圧トランジスタ領域の素子分離溝６の深さよりも浅く形成されている。
【特許文献１】特開２００２−３１３９６７号公報
【発明の開示】
【発明が解決しようとする課題】
【００７１】
従来の半導体記憶装置とその製造方法は、以上述べたように構成されていたため、以下に列挙するような問題点がある。
【００７２】
高電圧トランジスタ領域において、素子分離耐圧を高く保つためには、深く形成されることが望ましいとされる、素子分離溝２３が、他の領域に比較して浅く形成されている。つまり、耐圧を高めるのが困難な構成となっている。
【００７３】
一方、メモリ領域では、製造歩留まりを向上させるためには、浅く形成されることが望ましいとされる、素子分離溝６が、比較的深く形成されている。つまり、歩留まり向上が困難な構成となっている。
【００７４】
また、周辺回路部２でも、低電圧トランジスタ領域では、扱う電圧が低いため、素子分離溝６を構成するトレンチ溝は、特に深い必要はなく、歩留まりを落としてまで、深い素子分離溝６とする必要はない。
【００７５】
つまり、従来の半導体記憶装置とその製造方法では、歩留まり向上のためには浅い方が望ましいメモリセル１領域におけるトレンチ溝が、深く形成されてしまい、素子分離耐圧を高めるためには深い方が望ましい周辺回路部２の高電圧トランジスタ領域におけるトレンチ溝が、逆に浅く形成されてしまうと言う、相反する問題点がある。
【００７６】
従って、本発明の目的は、上記のような従来技術の問題点を解消し、メモリセル領域においては歩留まり向上のためにトレンチ溝を浅く形成し、周辺回路部の高電圧トランジスタ領域においては素子分離耐圧を高めるためにトレンチ溝を深く形成した半導体記憶装置とその製造方法を提供することにある。
【課題を解決するための手段】
【００７７】
上記目的を達成するために、本発明は、半導体基板上に形成された、ゲート絶縁膜として、少なくとも電荷蓄積絶縁膜を含む積層構造の第１のゲート絶縁膜を用いた、複数のメモリセルトランジスタが形成された第１の領域と、ゲート絶縁膜として、前記電荷蓄積絶縁膜とは異なる第２のゲート絶縁膜を用いた、複数のトランジスタが形成された第２の領域とを備え、前記第１の領域に形成された素子分離トレンチの、前記半導体基板の表面からの深さを前記第２の領域に形成された素子分離トレンチの、半導体基板の表面からの深さより浅く設定したことを特徴とする半導体装置を提供するものである。
【００７８】
上記目的を達成するために、本発明は、半導体基板上に形成された、ゲート絶縁膜として、少なくとも電荷蓄積絶縁膜を含む積層構造の第１のゲート絶縁膜を用いた、複数のメモリセルトランジスタが形成された第１の領域と、ゲート絶縁膜として、前記電荷蓄積絶縁膜とは異なる第２のゲート絶縁膜を用いた、複数のトランジスタが形成された第２の領域とゲート絶縁膜として、前記電荷蓄積絶縁膜とは別で且つ前記第２のゲート絶縁膜よりも薄い膜厚の第３のゲート絶縁膜を用いた、複数のトランジスタが形成された第３の領域とを備え、前記第１の領域に形成された素子分離トレンチの、半導体基板表面からの深さを、前記第２の領域に形成された前記素子分離トレンチの、前記半導体基板表面からの深さよりも浅く、前記第３の領域に形成された前記素子分離トレンチの、前記半導体基板表面からの深さと実質的に等しく設定したことを特徴とする半導体装置を提供するものである。
【００７９】
上記目的を達成するために、本発明は、半導体基板上に形成された、ゲート絶縁膜として、少なくとも電荷蓄積絶縁膜を含む積層構造の第１のゲート絶縁膜を用いた、複数のメモリセルトランジスタが形成された第１の領域と、ゲート絶縁膜として、前記電荷蓄積絶縁膜とは異なる第２のゲート絶縁膜を用いた、複数のトランジスタが形成された第２の領域とを備えた半導体装置の製造方法であって、前記第２の領域の前記半導体基板をエッチングして第２の素子分離トレンチを形成する際には、前記第１の領域では、前記電荷蓄積絶縁膜をエッチングストッパとして機能させることによって前記半導体基板がエッチングされないようにした、ある工程を有することを特徴とする半導体装置の製造方法を提供するものである。
【００８０】
上記目的を達成するために、本発明は、半導体基板上に形成された、ゲート絶縁膜として、少なくとも電荷蓄積絶縁膜を含む積層構造の第１のゲート絶縁膜を用いた、複数のメモリセルトランジスタが形成された第１の領域と、ゲート絶縁膜として、前記電荷蓄積絶縁膜とは異なる第２のゲート絶縁膜を用いた、複数のトランジスタが形成された第２の領域とゲート絶縁膜として、前記電荷蓄積絶縁膜とは別で且つ前記第２のゲート絶縁膜よりも薄い膜厚の第３のゲート絶縁膜を用いた、複数のトランジスタが形成された第３の領域とを備えた半導体装置の製造方法であって、前記第１および第３の領域においては、前記半導体基板上に、順次、前記第１のゲート絶縁膜と、前記メモリトランジスタのゲート電極材料の１つにより形成した、素子分離トレンチ形成のためのエッチング用の複数のマスク体を配置し、前記第２の領域においては、前記半導体基板上に、順次、前記第１のゲート絶縁膜と、前記メモリトランジスタのゲート電極材料の１つにより形成した、素子分離トレンチ形成のためのエッチング用の複数のマスク体を配置し、
この状態において、前記半導体基板を、前記マスク体をマスクとして、自己整合的に、エッチングすることにより、前記第１、第２、第３の領域に素子分離トレンチを形成することを特徴とする半導体装置の製造方法を提供するものである。
【発明の効果】
【００８１】
以上述べたように、本発明によれば、高電圧トランジスタ領域や低電圧トランジスタ領域とメモリセル領域を混載する半導体記憶装置において、高電圧トランジスタ領域と低電圧トランジスタ領域の少なくとも高電圧トランジスタ領域では素子分離溝を深く形成して、素子分離性能と耐圧を向上させ、メモリセル領域では、素子分離溝を浅く形成することにより、高密度化、高性能化、高製造歩留まり化を実現できるような半導体記憶装置の構造と、その製造方法を得ることができる。
【発明を実施するための最良の形態】
【００８２】
以下、図面を参照しながら、本発明の実施の形態について説明する。
【００８３】
実施形態１
図１は本発明の実施形態１に係る、半導体記憶装置の断面図であり、（Ａ）はメモリセル領域のゲート断面（図４６のＡＡ’断面に相当）を、（Ｂ）はメモリセル領域の素子分離領域断面（図４６のＢＢ’断面に相当）を、（Ｃ））は周辺回路部の低電圧トランジスタ領域（ＬＶ領域）の断面を、（Ｄ）は周辺回路部の高電圧トランジスタ領域（ＨＶ領域）の断面を、それぞれ示すものである。
【００８４】
なお、図１の構成の、図４７の構成と異なる点は、（Ｂ）、（Ｃ）、（Ｄ）に示すように、メモリセル領域の素子分離領域に形成されている素子分離溝６の深さや周辺回路部の低電圧トランジスタ領域に形成されている素子分離溝６の深さと比較して、周辺回路部の高電圧トランジスタ領域に形成されている素子分離溝２３の深さが、深く形成されている点にある。
【００８５】
つまり、図１の（Ｂ）、（Ｃ）に示すように、メモリセル１の領域および周辺回路部２の低電圧トランジスタ領域においては、トレンチ溝により、比較的浅い素子分離溝６が形成される。
【００８６】
一方、図１（Ｄ）に示すように、周辺回路部２の高電圧トランジスタ領域においては、トレンチ溝により、比較的深い素子分離溝２３が形成される。
【００８７】
つまり、実施形態１の半導体記憶装置によれば、高電圧トランジスタ領域において、素子分離耐圧を高く保つためには、深く形成されることが望ましいとされる、素子分離溝２３が、他の領域に比較して深く形成されている。つまり、耐圧を高めるのに適した構成となっている。
【００８８】
加えて、実施形態１の半導体記憶装置によれば、メモリ領域では、製造歩留まりを向上させるためには、浅く形成されることが望ましいとされる、素子分離溝６が、高電圧トランジスタ領域に比較して、浅く形成されている。つまり、メモリセルの高精細化、大容量化の際に、製造を容易にし、歩留まりを向上させるのに適した構成となっている。
【００８９】
また、周辺回路部２でも、低電圧トランジスタ領域では、扱う電圧が低いなりに、対応して素子分離溝６を構成するトレンチ溝は浅くなっており、無用に歩留まりを落とさないで済むような合理的な構成となっている。
【００９０】
加えて、メモリセル領域、低電圧トランジスタ領域、高電圧トランジスタ領域の、金属裏打ち層としての第一ゲート電極１８、第二ゲート電極１９、マスク絶縁膜２０は、全て同層に形成されることから、工程の簡略化に適した構造となっている。
【００９１】
つまり、本発明の実施形態１の半導体記憶装置によれば、歩留まり向上のためには浅い方が望ましいとされるメモリセル１の領域におけるトレンチ溝が、浅く形成され、素子分離耐圧を高めるためには深い方が望ましいとされる周辺回路部２の高電圧トランジスタ領域におけるトレンチ溝は、深く形成されているので、製造が容易で、歩留まりが高く、また素子分離耐圧が高く性能の優れた半導体記憶装置を実現することができる。
【００９２】
続いて、本発明の実施形態１に係る、半導体記憶装置の製造方法について、図２−図２３の断面図に基づいて、順を追って説明する。
【００９３】
ちなみに、図２−図２３の、それぞれ（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）は、図１の（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）に示した領域に対応する。
【００９４】
なお、図２−図２３では、説明を簡単にするために、Ｐ型基板９の上の、Ｎ型ウェル１０やＰ型ウェル１１、素子分離溝２３の底部のＰ型領域２７は図示せず、これらをまとめて基板２６として示す。
【００９５】
先ず、図２に示すように、予め不純物としてボロンを１０１４〜１０１９（ｃｍ−３）の濃度で含むＰ型のシリコン基板上に、図示はしないが、１〜１００ｎｍの犠牲酸化膜を形成した後、レジストを塗布し、リソグラフィを行い、例えば、リン、砒素、アンチモンなどのイオンを、例えば３０〜１５００ＫｅＶの加速エネルギー、１×１０１１〜１×１０１５（ｃｍ−２）のドーズ量で注入して、メモリセル領域にＮ型ウェルを形成する。
【００９６】
また、メモリセル領域および低電圧トランジスタ領域には、例えば、ボロンを１００〜１０００ＫｅＶの加速エネルギー、１×１０１１〜１×１０１５（ｃｍ−２）のドーズ量で注入してＰ型ウェルを形成する。
【００９７】
更に、レジストを塗布した後、リソグラフィを行い、メモリセル領域および高電圧トランジスタ領域に、ボロンやインジウム等の不純物を、１×１０１１〜１×１０１４（ｃｍ−２）のドーズ量で、チャンネルイオンとして注入する。
【００９８】
続いて、犠牲酸化膜を剥離した後に、基板２６の上に、ＭＯＮＯＳのメモリセル領域におけるトンネル絶縁膜１２となるシリコン酸化膜またはオキシナイトライド膜を０．５〜１０ｎｍの厚さで形成する。
【００９９】
その上から、電荷蓄積層１３となる、３〜５０ｎｍの厚さのシリコン窒化膜を形成する。
【０１００】
更に、その上に、ブロック絶縁膜１４となる、３〜３０ｎｍの厚さのシリコン酸化膜またはオキシナイトライド膜を形成する。
【０１０１】
以上のような工程を経て、ゲート酸化膜となる、トンネル絶縁膜１２、電荷蓄積層１３、ブロック絶縁膜１４から成る、ＯＮＯ膜１５を形成する。
【０１０２】
次に、連続して、ＯＮＯ膜１５の上に、第一ゲート電極１８となるアモルファスシリコンまたはポリシリコンを１０〜５００ｎｍの厚さで前面に堆積する。
【０１０３】
なお、第一ゲート電極１８を構成するシリコン膜は、不純物を添加しない膜であることが望ましいが、たとえばリンが１×１０１９〜１×１０２１（ｃｍ−３）の範囲で不純物が添加されたポリシリコン膜を堆積しても良い。
【０１０４】
次に、図３に示すように、高電圧トランジスタ領域を除く領域において、レジスト２８をかけ、続いて、図４に示すように、リソグラフィと等方性または異方性エッチングによって、第一ゲート電極１８およびＯＮＯ膜１５を除去する。エッチング終了後は、レジスト２８も除去する。
【０１０５】
続いて、図５に示すように、高電圧トランジスタ領域のゲート絶縁膜１７となる酸化膜またはオキシナイトライド膜を１０〜５００ｎｍの厚さで形成し、更に、高電圧トランジスタ領域の第一ゲート電極１８となるポリシリコンまたはアモルファスシリコンを１０〜５００ｎｍの厚さで堆積する。
【０１０６】
ここで堆積するシリコン膜の厚さは、ＯＮＯ膜１５に堆積したシリコン膜と同じ厚さでも良いし、メモリセル領域や低電圧トランジスタ領域に先に堆積した第一ゲート電極１８の高さと、高電圧トランジスタ領域に新たに堆積した第一ゲート電極１８の高さが同じになるようにしても良い。
【０１０７】
なお、高電圧トランジスタ領域で、基板２６の上に、ゲート絶縁膜１７および第一ゲート電極１８を堆積するのに伴い、メモリセル領域や低電圧トランジスタ領域の第一ゲート電極１８の上にも、同じように、酸化膜やシリコン膜が形成される。
【０１０８】
引き続き、図６に示すように、高電圧トランジスタ領域において、レジスト２９をかけ、図７に示すように、リソグラフィと等方性または異方性エッチングにより、メモリセル領域および低電圧トランジスタ領域における酸化膜やシリコン膜を除去する。
【０１０９】
以上のような工程を経て、ＯＮＯ膜１５とゲート絶縁膜１７を作り分け、それぞれの上に、第一ゲート電極１８を積層した構造を得る。なお、このような構造に至る工程は、以上に限定されるものではなく、例えば、先に、ＯＮＯ膜１５をゲート絶縁膜１７を作り分けしておいて、その上に、第一ゲート電極１８を堆積するようにしても良く、最終的に、図７に示すように、基板２６の上において、メモリセル領域や低電圧トランジスタ領域では、ＯＮＯ膜１５と第一ゲート電極１８の積層構造ができ、高電圧トランジスタ領域では、ゲート絶縁膜１７と第一ゲート電極１８の積層構造ができれば良い。
【０１１０】
次に、図８に示すように、シリコン窒化膜などの第一の絶縁膜３０とシリコン酸化膜などの第二の絶縁膜３１を、それぞれ１０〜２００ｎｍ程度の厚さでウェハ全面に堆積する。
【０１１１】
続いて、図９に示すように、リソグラフィと異方性エッチングによって、第一の絶縁膜３０と第二の絶縁膜３１と、第一ゲート電極１８となるポリシリコン膜を加工する。なお、図９でエッチングを開始するが、このとき、エッチングマスクは、メモリセル１（Ａ）、（Ｂ）及びＬＶ領域（Ｃ）においては、ゲート絶縁膜絶縁膜（ＯＮＯ膜１５）上の、メモリトランジスタの電極材料（１８）によって構成したマスク体を用いているといえる。また、ＨＶ領域（Ｄ）においては、厚いゲート酸化膜（１７）上の電極材料（１８）によって構成したマスク体を用いているといえる。
【０１１２】
これに続いて、図１０に示すように、メモリセル領域および低電圧トランジスタ領域のブロック絶縁膜１４と、高電圧トランジスタ領域のゲート絶縁膜１７を、第一の絶縁膜３０、第二の絶縁膜３１をマスクとして、異方性エッチングにより加工する。このとき、メモリセル領域および低電圧トランジスタ領域において、シリコン窒化膜の電荷蓄積絶縁膜である電荷蓄積層１３が残るようにする。
【０１１３】
更に、図１１に示すように、シリコン窒化膜に対して選択性をもつエッチング条件で、第一の絶縁膜３０と第二の絶縁膜３１をマスクとして、異方性エッチングを施すことによって、高電圧トランジスタ領域のシリコン基板を１０〜１００ｎｍ程度の深さまでエッチングして、素子分離溝の段差部３２を形成する。このときのエッチング条件は、基板２６のエッチングレートが、電荷蓄積層１３のエッチングレートの１０倍以上となるような条件を選択することが望ましい。このようなエッチング条件を採用することにより、フォトリソグラフィを用いることなく、高電圧トランジスタ領域に十分な深さの素子分離溝のための段差部３２を形成することができる。
【０１１４】
続いて、図１２に示すように、異方性エッチングによって、第一の絶縁膜３０と第二の絶縁膜３１をマスクとして、メモリセル領域および低電圧トランジスタ領域の電荷蓄積層１３およびトンネル絶縁膜１２をエッチングする。このとき、基板２６に対して選択性の低いエッチング条件を用いることで、高電圧トランジスタ領域における基板２６もエッチングされる。その結果、メモリセル領域および低電圧トランジスタ領域においては、基板２６が露出し、一方、高電圧トランジスタ領域においては、素子分離溝の段差部３２が更に５〜５０ｎｍ程度大きくなる。
【０１１５】
次に、図１３に示すように、第一の絶縁膜３０と第二の絶縁膜３１をマスクとする異方性エッチングにより、基板２６をエッチングして、メモリセル領域および低電圧トランジスタ領域に３０〜５００ｎｍの深さの素子分離溝６を形成する。このとき、高電圧トランジスタ領域においては、予め素子分離溝のための段差部３２が形成されていたため、素子分離溝６よりも１０〜１５０ｎｍ程度深さの大きな素子分離溝２３が形成される。
【０１１６】
この後、図１４に示すように、素子分離溝６および素子分離溝２３を、シリコン酸化膜などの絶縁材３３で埋め込み、ＣＭＰ（ＣｈｅｍｉｃａＬ  ＭｅｃｈａｎｉｃａＬ  ＰｏＬｉｓｈｉｎｇ）等の方法で平坦化する。このとき、第二の絶縁膜３１はＣＭＰで除去され、第一の絶縁膜３０がＣＭＰのエッチングストッパとして機能する。
【０１１７】
なお、このＣＭＰに先立ち、図５で示すように、メモリセル領域や低電圧トランジスタ領域において、ＯＮＯ膜１５の上に形成される第一ゲート電極１８の高さと、高電圧トランジスタ領域において、ゲート絶縁膜１７の上に形成される第一ゲート電極１８の高さを揃えておけば、素子分離溝６、２３の深さが、領域毎に異なる場合でも、エッチングストッパとなる第一の絶縁膜３０の高さが、メモリセル領域、低電圧トランジスタ領域、高電圧トランジスタ領域の全ての領域で同一となるため、ＣＭＰでの加工が容易となり、歩留まりを向上させることが可能となる。
【０１１８】
続いて、図１５に示すように、ウェットエッチング等の方法で、第一の絶縁膜３０を除去することにより、メモリセル領域、低電圧トランジスタ領域、高電圧トランジスタ領域の全ての領域で、第一ゲート電極１８が露出する。
【０１１９】
次に、図１６に示すように、フォトリソグラフィにより、メモリセル領域と高電圧トランジスタ領域をレジスト３４で覆い、低電圧トランジスタ領域を開口する。
【０１２０】
その後、図１７に示すように、異方性エッチングまたは等方性エッチングを用いて、低電圧トランジスタ領域の第一ゲート電極１８とＯＮＯ膜１５を除去し、レジスト３４を剥離する。このとき、低電圧トランジスタ領域の素子分離溝６の埋め込み材である絶縁材３３の上部も同時にエッチングされるため、メモリセル領域や高電圧トランジスタ領域の素子分離溝６、２３に比較して、低電圧トランジスタ領域の素子分離溝６は、その上面の高さが低くなる。ここで、素子分離高さは、基板２６の高さと、素子分離埋め込み材である絶縁材３３の上面の高さで定義する。
【０１２１】
続いて、図１８に示すように、厚さ０．５から１５ｎｍの範囲のシリコン酸化膜からなる低電圧トランジスタ領域用のゲート絶縁膜１６を形成し、その上に、ポリシリコン層からなる１０〜５００ｎｍの厚さのゲート電極材３５を堆積する。このとき、メモリセル領域と高電圧トランジスタ領域にも、ゲート絶縁膜１６とゲート電極材３５が形成される。
【０１２２】
次に、図１９に示すように、フォトリソグラフィによって、低電圧トランジスタ領域をレジスト３６で覆い、異方性エッチングまたは等方性エッチングにより、図２０に示すように、メモリセル領域と高電圧トランジスタ領域に形成された、ゲート絶縁膜１６とゲート電極材３５を除去する。
【０１２３】
ちなみに、メモリセル領域と高電圧トランジスタ領域では、第一ゲート電極１８が素子分離溝６、２３の絶縁材３３の上には配置されていないのに対して、低電圧トランジスタ領域では、素子分離溝６の絶縁材３３の上に、ゲート電極材３５が配置されている。これは、低電圧トランジスタ領域のみ、素子分離溝６に絶縁材３３を埋め込んだ後に、ゲート絶縁膜１６とゲート電極材３５を形成したためである。このようにして形成したゲート電極材３５が、低電圧トランジスタ領域における第一ゲート電極１８として機能することになる。
【０１２４】
なお、低電圧トランジスタ領域のゲート電極材３５の膜厚は、メモリセル領域や高電圧トランジスタ領域の第一ゲート電極１８の膜厚と同じにしても良いし、第一ゲート電極１８の上面と、ゲート電極材３５の上面が同じになるようにしても良い。前者の場合は、第一ゲート電極１８やゲート電極材３５を加工する時のエッチング量が、メモリセル領域や高電圧トランジスタ領域と同じになるため、ゲート加工の時の加工マージンを向上させる効果があり、後者の場合は、基板２６の面から見たトランジスタのゲート電極の高さが、メモリセル領域や高電圧トランジスタ領域と同じになるため、層間絶縁膜を堆積したときの高さのばらつきが小さくなり、コンタクト配線の歩留まりを高くできる効果がある。
【０１２５】
以降、ゲート電極材３５を、低電圧トランジスタ領域における第一ゲート電極１８と呼ぶことにする。
【０１２６】
続いて、図２１に示すように、例えば、ＷＳｉ、ＮｉＳｉ、ＭｏＳｉ、ＴｉＳｉ、ＣｏＳｉなどの金属の裏打層を１〜５００ｎｍの厚さで形成し、第二ゲート電極１９を構成する。更に、その上に、シリコン酸化膜またはシリコン窒化膜のマスク絶縁膜２０を１０〜３００ｎｍの厚さで形成する。
【０１２７】
以上のような工程を経た結果、メモリセル領域と高電圧トランジスタ領域では、素子分離溝６、２３の絶縁材３３の上に、第二ゲート電極１９が直接接触するのに対して、低電圧トランジスタ領域では、素子分離溝６の絶縁材３３の上に、第一ゲート電極１８を介して第二ゲート電極１９が配置されることになる。
【０１２８】
次に、図２２に示すように、フォトリソグラフィと異方性エッチングによって、第一ゲート電極１８、第二ゲート電極１９、マスク絶縁膜２０を加工して、各トランジスタのゲート構造を作る。
【０１２９】
これに続いて、図２３に示すように、トランジスタの側壁絶縁膜３７とソース・ドレイン領域８を形成した後に、各トランジスタをバリア絶縁膜２１で覆い、その上に、層間絶縁膜２２を堆積する。続いて、層間絶縁膜２２を平坦化した後に、メモリセル領域では、ビット線コンタクト４、低電圧トランジスタ領域、高電圧トランジスタ領域ではコンタクト２５を形成し、それぞれのコンタクトに接続する形で、メモリセル領域では金属性のビット線ＢＬを、低電圧トランジスタ領域、高電圧トランジスタ領域では金属性の信号線２４をそれぞれ配線する。
【０１３０】
以上のような工程の後に、パッシベーション膜を堆積する等して、最終的な不揮発性の半導体記憶装置を完成する。
【０１３１】
なお、前述の図２０、図２１の工程においては、この中で、低電圧トランジスタ領域においてのみ、素子分離溝６を充填する絶縁材３３の上に、第一ゲート電極１８（３５）が配置されるが、その場合の効果について、説明する。
【０１３２】
図２４は、各トランジスタ領域の、ゲートコンタクトプラグの状態を示す断面図であり、（ａ）、（ｂ）、（ｃ）はそれぞれメモリセル領域、低電圧トランジスタ領域、高電圧トランジスタ領域を示すものである。
【０１３３】
図２４において示すように、ゲートからはゲートコンタクトプラグ４３により配線が引き出され、層間絶縁膜２２の上に形成されたゲート配線４４と接続されている。なお、同図において、第一ゲート電極１８と第二ゲート電極１９の間を素子分離上面３９、第二ゲート電極１９とマスク絶縁膜２０の間をゲート電極上面３８、層間絶縁膜２２の上面を層間膜上面４０とする。また、メモリセル領域においては、層間膜上面４０とゲート電極上面３８の間の距離つまりゲートコンタクトエッチング深さをＬ１、層間膜上面４０と素子分離上面３９の間の距離をＬ４とする。一方、低電圧トランジスタ領域においては、層間膜上面４０とゲート電極上面３８の間の距離をＬ２、層間膜上面４０と素子分離上面３９の間の距離をＬ５とする。加えて、高電圧トランジスタ領域においては、層間膜上面４０とゲート電極上面３８の間の距離をＬ３、層間膜上面４０と素子分離上面３９の間の距離をＬ６とする。
【０１３４】
ゲートコンタクトプラグ４３は、各トランジスタの素子分離領域において、ゲート電極である第二ゲート電極１９と接続されている。従って、それぞれの領域において、ゲートコンタクトプラグ４３を形成するためのコンタクトホール形成時のエッチング量は、層間膜上面４０と素子分離上面３９の間の距離Ｌ１、Ｌ２、Ｌ３を反映する。
【０１３５】
なお、この段階で、低電圧トランジスタ領域の素子分離上面３９は、他の領域の素子分離上面３９よりも低い位置にあるため、素子分離上面３９から層間膜上面４０の間の距離Ｌ５は、他の領域の距離Ｌ４、Ｌ６に比較して長い。しかしながら、低電圧トランジスタ領域にのみ配置された第一ゲート電極１８の厚みが、素子分離上面３９の高さの差を相殺するため、各領域における実際のコンタクトエッチング量である、距離Ｌ１、Ｌ２、Ｌ３は、略々同じにすることができる。このため、ゲートコンタクトプラグ４３を形成するためのコンタクトホール形成時の加工マージンが広がり、製造時の歩留まり向上に効果的である。
【０１３６】
以上述べたような工程を経て、図１に示す、本発明の実施形態１の半導体記憶装置を得ることができる。
【０１３７】
その結果、メモリセル領域においては、素子分離溝６を埋め込む時のアスペクト比が大きくなるため、良好な埋め込み特性を得ることができるため、歩留まりを向上させることができる。
【０１３８】
また、高電圧トランジスタ領域では、素子分離溝２３が深いために、素子分離耐圧を改善することが可能で、デバイスを高性能化することが可能である。
【０１３９】
つまり、実施形態１によれば、メモリセル領域における素子分離溝６の埋め込み特性と、高電圧トランジスタ領域における素子分離耐圧とを、同時に向上させることができる。
【０１４０】
加えて、トンネル絶縁膜１２、電荷蓄積層１３、ブロック絶縁膜１４の３層構造で、比較的薄いＯＮＯ膜１５をゲート絶縁膜として有するメモリセル領域と同じように、比較的薄いゲート絶縁膜１６を有する低電圧トランジスタ領域の素子分離溝６の深さが、比較的厚いゲート絶縁膜１７を有する高電圧トランジスタ領域の素子分離溝２３よりも浅く、メモリセル領域の素子分離溝６と実質的に同じであることから、低電圧トランジスタ領域においても素子分離溝６の良好な埋め込み特性を得ることができる。
【０１４１】
一方、比較的薄いゲート絶縁膜１６を有する低電圧トランジスタ領域の素子分離溝６の高さは、比較的薄いＯＮＯ膜１５をゲート絶縁膜として用いるメモリセル領域の素子分離溝６や比較的厚いゲート絶縁膜１７を有する高電圧トランジスタ領域の素子分離溝２３の高よりも低い。このため、低電圧トランジスタ領域においては、素子領域と素子分離領域の段差が小さく、従って、図２（２０）に示すように、工程の中で、第一ゲート電極１８（３５）を堆積した時の、段差を小さくすることができる。このため、第一ゲート電極１８を異方性エッチングする時に、低電圧トランジスタ領域におけるエッチングレートの均一性を高く保つことができる。
【０１４２】
一般に、低電圧トランジスタ領域では、ゲート絶縁膜１６が、高電圧トランジスタ領域に比較して薄いため、エッチングの均一性が悪いと、エッチングレートが大きな部分で、ゲート絶縁膜１６がエッチング除去され、このため基板２６までがエッチングされてしまうことが少なくない。このため、トランジスタの性能および製造時の歩留まり悪化を引き起こすことが多い。しかし、本実施形態１によれば、低電圧トランジスタ領域で、素子分離溝６の高さを低くすることで、第一ゲート電極１８のエッチング加工の均一性を向上させることが可能となるので、低電圧トランジスタ領域の高性能化および製造時の高歩留まりを実現することができる。
【０１４３】
また、実施形態１の構造を実現するための、製造方法によれば、高電圧トランジスタ領域の基板２６を異方性エッチングして素子分離溝２３を形成するときに、メモリセル領域において、トンネル絶縁膜１２、電荷蓄積層１３、ブロック絶縁膜１４から成るＯＮＯ膜１５をエッチングストッパ膜として用いることで、メモリセル領域において基板２６がエッチングされることを防止し、次に、ＯＮＯ膜１５を除去した後に、メモリセル領域、低電圧トランジスタ領域、高電圧トランジスタ領域のそれぞれの領域において基板２６をエッチングして、素子分離溝６、２３を形成するような工程としたため、フォトリソグラフィを用いることなく、メモリセル領域や低電圧トランジスタ領域の素子分離溝６を、高電圧トランジスタ領域の素子分離溝２３よりも浅く形成することが可能となり、低コストでの製造が可能となる。加えて、低電圧トランジスタ領域においても、メモリセル領域と同様に、浅い素子分離溝６を形成することが可能になるため、メモリセル領域と同様の良好な埋め込み特性を実現できる。
【０１４４】
また、本実施形態１の製造方法においては、メモリセル領域、低電圧トランジスタ領域、高電圧トランジスタ領域の各領域で、素子分離溝６、２３を、第一ゲート電極１８に対して、自己整合的に形成し、素子分離溝６、２３を絶縁材３３によって埋め込んだ後に、低電圧トランジスタ領域のＯＮＯ膜１５と第一ゲート電極１８のみを除去し、その後、ゲート絶縁膜１６とゲート電極材３５（後に、第一ゲート電極１８と称する）を形成している。このとき、メモリセル領域や高電圧トランジスタ領域のＯＮＯ膜１５、ゲート絶縁膜１７、第一ゲート電極１８は除去せずに残しておく。また、低電圧トランジスタ領域のチャンネル不純物は、素子分離溝６を形成した後に注入している。
【０１４５】
このような製造方法を適用することにより、メモリセル領域および高電圧トランジスタ領域では、素子分離端での電界集中に起因する特性ばらつきを無くす事が可能となる。更に、素子を高信頼性かつ高密度に形成することが可能となる。同時に、低電圧トランジスタ領域のトランジスタでは、チャンネル不純物プロファイルを急峻にして、ショートチャンネル特性に起因するトランジスタの性能劣化を回避することができる。つまり、低電圧トランジスタは高電圧トランジスタに比較して、ゲート長が短いため、ショートチャンネル特性を改善する効果が大きい。
【０１４６】
なお、上記の半導体記憶装置の製造方法においては、素子分離溝６の深さと、素子分離溝２３の深さの差は、１０ｎｍから１５０ｎｍの範囲に設定するのが望ましい。
【０１４７】
また、素子分離溝６の深さと、素子分離溝２３の深さの差は、ＯＮＯ膜１５の膜厚以上となるように設定しても良い。
【０１４８】
また、本実施形態１の半導体記憶装置の製造方法は、従来技術として例示した特開２００２−３１３９６７号公報に示された方法と異なり、メモリセル領域と高電圧トランジスタ領域の第一ゲート電極１８を、素子分離溝６、２３の形成前の段階の、ＯＮＯ膜１５やゲート絶縁膜１７の形成後に連続して堆積するため、ＯＮＯ膜１５やゲート絶縁膜１７が不純物によって汚染される懸念が無く、素子を高信頼化する上で有効である。
【０１４９】
実施形態２
図２５は、本発明の実施形態２の半導体記憶装置の断面図であり、同図（Ａ）はメモリセル領域のゲート断面、同図（Ｂ）はメモリセル領域の素子分離断面、同図（Ｃ）は低電圧トランジスタ領域、同図（Ｄ）は高電圧トランジスタ領域の断面をそれぞれ示すものである。
【０１５０】
図４の構成の、図１の構成で示した実施形態１との違いは、図２５（Ａ）に示した、メモリセル領域のゲート断面にある。
【０１５１】
実施形態１においては、メモリセル領域のトランジスタについては、記憶用のトランジスタも、これらを選択制御するためのトランジスタも、同じＭＯＮＯＳ構造とする場合を例示したが、本実施形態２においては、メモリセル領域のトランジスタについて、情報を記憶するための記憶領域４１とセルを選択するための制御領域４２に分けて、記憶領域４１においては、実施形態１のメモリセル領域のトランジスタと同じＭＯＮＯＳ構造とし、制御領域４２においては、図２５（Ｃ）に示す、低電圧トランジスタ領域と同じＭＯＳ構造としている。
【０１５２】
つまり制御領域４２においては、トランジスタは記憶機能を必要とせず、低電圧トランジスタ領域のトランジスタと同じくスイッチング機能だけを必要とするため、この部分だけ、低電圧トランジスタ領域と同じ構造にすることができる。
【０１５３】
なお、制御領域４２のトランジスタの形成に当たっては、実施形態１で低電圧トランジスタ領域を構成した場合と全く同じ工程が適用される。このため、メモリセル領域においても、制御領域４２に限っては、トランジスタにはＯＮＯ膜１５に代わってゲート絶縁膜１６が適用され、第一ゲート電極１８の形成過程も低電圧トランジスタ領域の場合と同じとなる。従って、素子分離溝６の深さおよび高さは、低電圧トランジスタ領域におけるものと同じになるため、低電圧トランジスタ領域において得られた効果が、メモリセル領域の制御領域４２に配置される選択トランジスタにも波及する。
【０１５４】
実施形態３
図２６は、本発明の、実施形態３の半導体記憶装置の断面図である。図２６の構成の、図１の構成と異なる点は、低電圧トランジスタ領域における素子分離溝６の深さが、メモリセル領域における素子分離溝６の深さよりも、深く、高電圧トランジスタ領域における素子分離溝２３と略同じ深さであることである。
【０１５５】
つまり、実施形態３の半導体記憶装置によれば、高電圧トランジスタ領域および低電圧トランジスタ領域において、素子分離耐圧を高く保つためには、深く形成されることが望ましいとされる、素子分離溝６、２３が、メモリセル領域に比較して深く形成されている。つまり、耐圧を高めるのに適した構成となっている。
【０１５６】
加えて、実施形態３の半導体記憶装置によれば、メモリ領域では、製造歩留まりを向上させるためには、浅く形成されることが望ましいとされる、素子分離溝６が、低電圧トランジスタ領域や高電圧トランジスタ領域に比較して、浅く形成されている。つまり、メモリセルの高精細化、大容量化の際に、製造を容易にし、歩留まりを向上させるのに適した構成となっている。
【０１５７】
つまり、本発明の実施形態３の半導体記憶装置によれば、歩留まり向上のためには浅い方が望ましいとされるメモリセル領域におけるトレンチ溝が、浅く形成され、素子分離耐圧を高めるためには深い方が望ましいとされる周辺回路部の低電圧トランジスタ領域や高電圧トランジスタ領域におけるトレンチ溝は、深く形成されているので、製造が容易で、歩留まりが高く、また素子分離耐圧が高く性能の優れた半導体記憶装置を実現することができる。
【０１５８】
続いて、本発明の実施形態３に係る、半導体記憶装置の製造方法について、図２７−図３８の断面図に基づいて、順を追って説明する。
【０１５９】
ちなみに、図２７−図３８の、それぞれ（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）は、図２６の（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）に示した領域に対応する。
【０１６０】
なお、図２７−図３８では、説明を簡単にするために、実施形態１を説明した際に用いた図１に図示されている、Ｐ型基板９の上の、Ｎ型ウェル１０やＰ型ウェル１１、素子分離溝２３の底部のＰ型領域２７は図示せず、これらをまとめて基板２６として示す。
【０１６１】
先ず、図２７に示すように、予め不純物としてボロンを１０１４〜１０１９（ｃｍ−３）の濃度で含むＰ型のシリコン基板上に、図示はしないが、１〜１００ｎｍの犠牲酸化膜を形成した後、レジストを塗布し、リソグラフィを行い、例えば、リン、砒素、アンチモンなどのイオンを、例えば３０〜１５００ＫｅＶの加速エネルギー、１×１０１１〜１×１０１５（ｃｍ−２）のドーズ量で注入して、メモリセル領域にＮ型ウェルを形成する。
【０１６２】
また、メモリセル領域および低電圧トランジスタ領域には、例えば、ボロンを１００〜１０００ＫｅＶの加速エネルギー、１×１０１１〜１×１０１５（ｃｍ−２）のドーズ量で注入してＰ型ウェルを形成する。
【０１６３】
更に、レジストを塗布した後、リソグラフィを行い、メモリセル領域および高電圧トランジスタ領域に、ボロンやインジウム等の不純物を、１×１０１１〜１×１０１４（ｃｍ−２）のドーズ量で、チャンネルイオンとして注入する。
【０１６４】
続いて、犠牲酸化膜を剥離した後に、メモリセル領域の基板２６の上に、ＭＯＮＯＳのメモリセルのトンネル絶縁膜１２となるシリコン酸化膜またはオキシナイトライド膜を０．５〜１０ｎｍの厚さで形成する。
【０１６５】
その上から、電荷蓄積層１３となる、３〜５０ｎｍの厚さのシリコン窒化膜を形成する。
【０１６６】
更に、その上に、ブロック絶縁膜１４となる、３〜３０ｎｍの厚さのシリコン酸化膜またはオキシナイトライド膜を形成する。
【０１６７】
以上のような工程を経て、ゲート酸化膜となる、トンネル絶縁膜１２、電荷蓄積層１３、ブロック絶縁膜１４から成る、ＯＮＯ膜１５を形成する。
【０１６８】
一方、低電圧トランジスタ領域においては、厚さ０．５ｎｍの範囲のシリコン酸化膜またはオキシナイトライド膜を堆積して、ゲート絶縁膜１６を形成し、高電圧トランジスタ領域においては、酸化膜またはオキシナイトライド膜を１０〜５０ｎｍの厚さで堆積して、ゲート絶縁膜１７を形成する。
【０１６９】
また、それぞれの絶縁膜であるＯＮＯ膜１５、ゲート絶縁膜１６、１７の上には、ゲート電極材となるアモルファスシリコンまたはポリシリコンを１０〜５００ｎｍの厚さで全面に堆積する。
【０１７０】
ちなみに、第一ゲート電極１８となるシリコン膜は、後の工程で不純物を注入して異なる導電型のゲート電極を作り分けることを考えると、この段階では不純物を添加しない膜であることが望ましいが、例えば、不純物として、リンを１×１０１９〜１×１０２１（ｃｍ−３）の範囲で添加されたポリシリコンであっても良い。また、第一ゲート電極１８の膜厚は、全ての領域で同じ膜厚となるようにしても良いが、ＯＮＯ膜１５に第一ゲート電極１８の膜厚加えたメモリセル領域の合計膜厚と、ゲート絶縁膜１６に第一ゲート電極１８の膜厚を加えた低電圧トランジスタ領域の合計膜厚と、ゲート絶縁膜１７に第一ゲート電極１８の膜厚を加えた高電圧トランジスタ領域の合計膜厚の少なくともふたつが同じとなるようにしても良い。
【０１７１】
続いて、図２８に示すように、全面にシリコン窒化膜などの第一の絶縁膜３０とシリコン酸化膜などの第二の絶縁膜３１をそれぞれ１０〜２００ｎｍ程度の厚さでウェハ全面に堆積する。
【０１７２】
続いて、図２９に示すように、リソグラフィと異方性エッチングによって、第一の絶縁膜３０と第二の絶縁膜３１と、第一ゲート電極１８となるポリシリコン膜を加工する。
【０１７３】
これに続いて、図３０に示すように、メモリセル領域のブロック絶縁膜１４と、低電圧トランジスタ領域のゲート絶縁膜１６、高電圧トランジスタ領域のゲート絶縁膜１７を、第一の絶縁膜３０、第二の絶縁膜３１を異方性エッチングにより加工する。このとき、メモリセル領域において、シリコン窒化膜の電荷蓄積絶縁膜である電荷蓄積層１３が残るようにする。
【０１７４】
更に、図３１に示すように、シリコン窒化膜に対して選択性をもつエッチング条件で、第一の絶縁膜３０と第二の絶縁膜３１をマスクとして、異方性エッチングを施すことによって、高電圧トランジスタ領域のシリコン基板を１０〜１００ｎｍ程度の深さまでエッチングして、素子分離溝の段差部３２を形成する。このときのエッチング条件は、基板２６のエッチングレートが、電荷蓄積層１３のエッチングレートの１０倍以上となるような条件を選択することが望ましい。このようなエッチング条件を採用することにより、フォトリソグラフィを用いることなく、低電圧トランジスタ領域および高電圧トランジスタ領域に十分な深さの素子分離溝のための段差部３２を形成することができる。
【０１７５】
続いて、図３２に示すように、異方性エッチングによって、第一の絶縁膜３０と第二の絶縁膜３１をマスクとして、メモリセル領域の電荷蓄積層１３およびトンネル絶縁膜１２をエッチングする。このとき、基板２６に対して選択性の低いエッチング条件を用いることで、低電圧トランジスタ領域と高電圧トランジスタ領域における基板２６もエッチングされる。その結果、メモリセル領域および低電圧トランジスタ領域においては、基板２６が露出し、一方、低電圧トランジスタ領域や高電圧トランジスタ領域においては、素子分離溝の段差部３２が更に５〜５０ｎｍ程度大きくなる。
【０１７６】
次に、図３３に示すように、第一の絶縁膜３０と第二の絶縁膜３１をマスクとする異方性エッチングにより、基板２６をエッチングして、メモリセル領域に３０〜５００ｎｍの深さの素子分離溝６を形成する。このとき、低電圧トランジスタ領域や高電圧トランジスタ領域においては、予め素子分離溝のための段差部３２が形成されていたため、メモリセル領域の素子分離溝６よりも１０〜１５０ｎｍ程度深さの大きな素子分離溝６、２３が形成される。
【０１７７】
この後、図３４に示すように、素子分離溝６および素子分離溝２３を、シリコン酸化膜などの絶縁材３３で埋め込み、ＣＭＰ等の方法で平坦化する。このとき、第二の絶縁膜３１はＣＭＰで除去され、第一の絶縁膜３０がＣＭＰのエッチングストッパとして機能する。
【０１７８】
なお、このＣＭＰに先立ち、図２７で示すように、メモリセル領域において、ＯＮＯ膜１５の上に形成される第一ゲート電極１８の高さと、低電圧トランジスタ領域や高電圧トランジスタ領域において、ゲート絶縁膜１７の上に形成される第一ゲート電極１８の高さを揃えておけば、素子分離溝６、２３の深さが、領域毎に異なる場合でも、エッチングストッパとなる第一の絶縁膜３０の高さが、メモリセル領域、低電圧トランジスタ領域、高電圧トランジスタ領域の全ての領域で同一となるため、ＣＭＰでの加工が容易となり、歩留まりを向上させることが可能となる。
【０１７９】
続いて、図３５に示すように、ウェットエッチング等の方法で、第一の絶縁膜３０を除去することにより、メモリセル領域、低電圧トランジスタ領域、高電圧トランジスタ領域の全ての領域で、第一ゲート電極１８が露出する。
【０１８０】
次に、図３６に示すように、例えば、ＷＳｉ、ＮｉＳｉ、ＭｏＳｉ、ＴｉＳｉ、ＣｏＳｉなどの金属の裏打層を１〜５００ｎｍの厚さで形成し、第二ゲート電極１９を構成する。更に、その上に、シリコン酸化膜またはシリコン窒化膜のマスク絶縁膜２０を１０〜３００ｎｍの厚さで形成する。
【０１８１】
次に、図３７に示すように、フォトリソグラフィと異方性エッチングによって、第一ゲート電極１８、第二ゲート電極１９、マスク絶縁膜２０を加工して、各トランジスタのゲート構造を作る。
【０１８２】
これに続いて、図３８に示すように、トランジスタの側壁絶縁膜３７とソース・ドレイン領域８を形成した後に、各トランジスタをバリア絶縁膜２１で覆い、その上に、層間絶縁膜２２を堆積する。続いて、層間絶縁膜２２を平坦化した後に、メモリセル領域では、ビット線コンタクト４、低電圧トランジスタ領域、高電圧トランジスタ領域ではコンタクト２５を形成し、それぞれのコンタクトに接続する形で、メモリセル領域では金属性のビット線ＢＬを、低電圧トランジスタ領域、高電圧トランジスタ領域では金属性の信号線２４をそれぞれ配線する。
【０１８３】
以上のような工程の後に、パッシベーション膜を堆積する等して、図５に示す、本発明の実施形態３の半導体記憶装置を完成する。
【０１８４】
その結果、メモリセル領域においては、素子分離溝６を埋め込む時のアスペクト比が大きくなるため、良好な埋め込み特性を得ることができるため、歩留まりを向上させることができる。
【０１８５】
また、低電圧トランジスタ領域や高電圧トランジスタ領域では、素子分離溝２３が深いために、素子分離耐圧を改善することが可能で、デバイスを高性能化することが可能である。
【０１８６】
つまり、実施形態３によれば、メモリセル領域における素子分離溝６の埋め込み特性と、低電圧トランジスタ領域や高電圧トランジスタ領域における素子分離耐圧とを、同時に向上させることができる。つまり、メモリセル領域における素子分離溝６の埋め込み性を、低電圧トランジスタ領域や高電圧トランジスタ領域のトランジスタ耐圧を損ねることに向上することができる。
【０１８７】
また、比較的薄いＯＮＯ膜１５をゲート絶縁膜とするメモリセル領域の素子分離溝６の溝深さが、比較的薄いゲート絶縁膜１６を有する低電圧トランジスタ領域の素子分離溝６や、比較的厚いゲート絶縁膜１７を有する高電圧トランジスタ領域の素子分離溝２３よりも浅いにも関わらず、それぞれの素子分離溝６、２３の絶縁材３３の埋め込み高さが、各領域で実質的に同じであるため、ウェハ全面において、素子分離高さを実質的に揃えることが可能となり、ゲート電極加工等の後工程での加工ばらつきを低減し、歩留まりを向上させることができる。
【０１８８】
また、実施形態３の構造を実現するための、製造方法によれば、低電圧トランジスタ領域や高電圧トランジスタ領域の基板２６を異方性エッチングして素子分離溝６、２３を形成するときに、メモリセル領域において、トンネル絶縁膜１２、電荷蓄積層１３、ブロック絶縁膜１４から成るＯＮＯ膜１５をエッチングストッパ膜として用いることで、メモリセル領域において基板２６がエッチングされることを防止し、次に、ＯＮＯ膜１５を除去した後に、メモリセル領域、低電圧トランジスタ領域、高電圧トランジスタ領域のそれぞれの領域において基板２６をエッチングして、素子分離溝６、２３を形成するような工程としたため、フォトリソグラフィを用いることなく、メモリセル領域の素子分離溝６を、低電圧トランジスタ領域や高電圧トランジスタ領域の素子分離溝６、２３よりも浅く形成することが可能となり、低コストでの製造ができる。また、低電圧トランジスタ領域においても、高電圧トランジスタ領域と同様に、深い素子分離溝６を形成することが可能となり、高電圧トランジスタ領域と同様の良好な耐圧特性と素子分離性能を実現することができる。
【０１８９】
なお、上記の半導体記憶装置の製造方法においては、素子分離溝６の深さと、素子分離溝２３の深さの差は、１０ｎｍから１５０ｎｍの範囲に設定するのが望ましい。
【０１９０】
また、素子分離溝６の深さと、素子分離溝２３の深さの差は、ＯＮＯ膜１５の膜厚以上となるように設定しても良い。
【０１９１】
実施形態４
図３９は、本発明の実施形態４の半導体記憶装置の断面図であり、同図（ａ）は断面構造、（ｂ）は製造工程の一部を示す断面図である。なお、各図において、（Ａ）はメモリセル領域のゲート断面（ＡＡ’断面相当）、同図（Ｂ）はメモリセル領域の素子分離断面（ＢＢ’断面相当）、同図（Ｃ）は低電圧トランジスタ領域（ＬＶ領域）、同図（Ｄ）は高電圧トランジスタ領域（ＨＶ領域）の断面をそれぞれ示すものである。
【０１９２】
図３９の構成の、図２６の構成で示した実施形態３との違いは、図３９の（Ａ）に示した、メモリセル領域のゲート断面にある。
【０１９３】
実施形態３においては、メモリセル領域のトランジスタについては、記憶用のトランジスタも、これらを選択制御するためのトランジスタも、同じＭＯＮＯＳ構造とする場合を例示したが、本実施形態４においては、メモリセル領域のトランジスタについて、情報を記憶するための記憶領域４１とセルを選択するための制御領域４２に分けて、記憶領域４１においては、実施形態１のメモリセル領域のトランジスタと同じＭＯＮＯＳ構造とし、制御領域４２においては、図３９（ａ）の（Ｃ）に示す、低電圧トランジスタ領域と同じＭＯＳ構造としている。
【０１９４】
つまり制御領域４２においては、トランジスタは記憶機能を必要とせず、低電圧トランジスタ領域のトランジスタと同じくスイッチング機能だけを必要とするため、この部分だけ、低電圧トランジスタ領域と同じ構造にすることができる。
【０１９５】
なお、制御領域４２のトランジスタの形成に当たっては、図４０の（Ａ）に示すように、メモリセル領域においては、制御領域４２に限り、トランジスタにはＯＮＯ膜１５に代わって、低電圧トランジスタ領域と同じ、ゲート絶縁膜１６を適用し、工程的にも、低電圧トランジスタ領域と同じ工程を適用する。その結果、素子分離溝６の深さおよび高さは、低電圧トランジスタ領域におけるものと同じになるため、低電圧トランジスタ領域において得られる効果が、メモリセル領域の制御領域４２に配置される選択トランジスタについても波及する。
【０１９６】
なお、上記各実施形態は、図４５に回路例を示したＮＡＮＤ型ＥＥＰＲＯＭを例にとって説明したが、実施の形態は、これに限定されるものではなく、図４２に示すような、ＡＮＤ型ＥＥＰＲＯＭ、図４３に示すような、ＮＯＲ型ＥＥＰＲＯＭ、図４４に示すようなＶｉｒｔｕａｌ  Ｇｒｏｕｎｄ  Ａｒｒａｙ型のＥＥＰＲＯＭにも適用可能なことはもちろんである。
【０１９７】
以上、説明したように本発明では、深さの異なる素子分離溝を、ゲート絶縁膜であるＯＮＯとＳｉＯ２の境界に対して、自己整合的に形成することに特徴がある。
【０１９８】
これについて説明する。
【０１９９】
図５１および図５２は、メモリセル領域と高耐圧Ｔｒ領域の境界部を図示したものである。簡単のため、素子領域（半導体基板）と素子分離溝のみを図示している。
【０２００】
素子領域は、たとえば、トランジスタのチャネルまたはガードリングなどである。
【０２０１】
図５１は、メモリセル領域と周辺回路領域の素子分離溝の深さをリソグラフィを用いて作り分けた場合の平面図および断面図である。この場合、メモリセル領域と高電圧Ｔｒ領域のゲート絶縁膜を作り分けるためのリソグラフィと、素子分離溝の深さを作り分けるためのリソグラフィは別々に行う。したがって、ゲート絶縁膜境界と素子分離深さ境界との間に合わせズレが生じる。その結果、図５１の断面図に示すように、境界部の素子分離溝に２箇所の段差が形成される。
【０２０２】
このように、素子分離溝の深さをリソグラフィによって作り分けた場合、工程数が増加することに加えて、境界部の素子分離溝の面積が大きくなってしまう問題がある。
【０２０３】
図５２は本発明の実施例1〜４で説明したように、素子分離溝の深さを、ゲート絶縁膜の作りわけ境界に対して自己整合的に形成した場合である。この場合、素子分離溝深さ作りわけの境界とゲート絶縁膜作りわけの境界は一致するため、境界部の素子分離溝には段差は一箇所しか形成されない。
【０２０４】
したがって、素子分離溝の深さを、ゲート絶縁膜の作りわけ境界に対して自己整合的に形成した場合には、素子分離深さの作りわけのためのリソグラフィ工程を省略できることに加えて、境界部の素子分離溝の面積を削減する効果がある。
【０２０５】
また、上記各実施形態では、同一の半導体基板上に、電荷蓄積絶縁膜を有するメモリセルと、その周辺回路を構成するトランジスタを配置した、不揮発性半導体記憶装置を例にとって説明したが、例えば、シリコン窒化膜をゲート絶縁膜とするトランジスタと、シリコン酸化膜をゲート絶縁膜とするトランジスタが、同一の半導体基板上に形成され、シリコン窒化膜のトランジスタの素子分離溝を、シリコン酸化膜のトランジスタの素子分離溝よりも浅く形成したい場合にも有効に適用し得るものである。
【０２０６】
また、上記各実施形態では、メモリセルのゲート絶縁膜としてシリコン窒化膜を用いた場合を示したが、実施の形態はこれに限らない。周辺回路Ｔｒのゲート絶縁膜であるシリコン酸化膜に対してエッチング選択比を有する膜であれば、上記実施形態で述べたものと同様の効果を得ることが出来る。たとえば、電荷蓄積層として、ＨｆＯ２やＡｌ２Ｏ３、Ｔａ２Ｏ５、ＴｉＯ２等を用いても良い。
【図面の簡単な説明】
【０２０７】
【図１】本発明の、実施形態１の半導体記憶装置の断面図である。
【図２】本発明の、実施形態１の半導体記憶装置の製造方法を説明するための工程断面図の１つである。
【図３】本発明の、実施形態１の半導体記憶装置の製造方法を説明するための工程断面図の１つである。
【図４】本発明の、実施形態１の半導体記憶装置の製造方法を説明するための工程断面図の１つである。
【図５】本発明の、実施形態１の半導体記憶装置の製造方法を説明するための工程断面図の１つである。
【図６】本発明の、実施形態１の半導体記憶装置の製造方法を説明するための工程断面図の１つである。
【図７】本発明の、実施形態１の半導体記憶装置の製造方法を説明するための工程断面図の１つである。
【図８】本発明の、実施形態１の半導体記憶装置の製造方法を説明するための工程断面図の１つである。
【図９】本発明の、実施形態１の半導体記憶装置の製造方法を説明するための工程断面図の１つである。
【図１０】本発明の、実施形態１の半導体記憶装置の製造方法を説明するための工程断面図の１つである。
【図１１】本発明の、実施形態１の半導体記憶装置の製造方法を説明するための工程断面図の１つである。
【図１２】本発明の、実施形態１の半導体記憶装置の製造方法を説明するための工程断面図の１つである。
【図１３】本発明の、実施形態１の半導体記憶装置の製造方法を説明するための工程断面図の１つである。
【図１４】本発明の、実施形態１の半導体記憶装置の製造方法を説明するための工程断面図の１つである。
【図１５】本発明の、実施形態１の半導体記憶装置の製造方法を説明するための工程断面図の１つである。
【図１６】本発明の、実施形態１の半導体記憶装置の製造方法を説明するための工程断面図の１つである。
【図１７】本発明の、実施形態１の半導体記憶装置の製造方法を説明するための工程断面図の１つである。
【図１８】本発明の、実施形態１の半導体記憶装置の製造方法を説明するための工程断面図の１つである。
【図１９】本発明の、実施形態１の半導体記憶装置の製造方法を説明するための工程断面図の１つである。
【図２０】本発明の、実施形態１の半導体記憶装置の製造方法を説明するための工程断面図の１つである。
【図２１】本発明の、実施形態１の半導体記憶装置の製造方法を説明するための工程断面図の１つである。
【図２２】本発明の、実施形態１の半導体記憶装置の製造方法を説明するための工程断面図の１つである。
【図２３】本発明の、実施形態１の半導体記憶装置の製造方法を説明するための工程断面図の１つである。
【図２４】本発明の、実施形態１の半導体記憶装置の製造工程における特性を説明するための断面図である。
【図２５】本発明の、実施形態２の半導体記憶装置の断面図である。
【図２６】本発明の、実施形態３の半導体記憶装置の断面図である。
【図２７】本発明の、実施形態３の半導体記憶装置の製造方法を説明するための断面図である。
【図２８】本発明の、実施形態３の半導体記憶装置の製造方法を説明するための断面図である。
【図２９】本発明の、実施形態３の半導体記憶装置の製造方法を説明するための断面図である。
【図３０】本発明の、実施形態３の半導体記憶装置の製造方法を説明するための断面図である。
【図３１】本発明の、実施形態３の半導体記憶装置の製造方法を説明するための断面図である。
【図３２】本発明の、実施形態３の半導体記憶装置の製造方法を説明するための断面図である。
【図３３】本発明の、実施形態３の半導体記憶装置の製造方法を説明するための断面図である。
【図３４】本発明の、実施形態３の半導体記憶装置の製造方法を説明するための断面図である。
【図３５】本発明の、実施形態３の半導体記憶装置の製造方法を説明するための断面図である。
【図３６】本発明の、実施形態３の半導体記憶装置の製造方法を説明するための断面図である。
【図３７】本発明の、実施形態３の半導体記憶装置の製造方法を説明するための断面図である。
【図３８】本発明の、実施形態３の半導体記憶装置の製造方法を説明するための断面図である。
【図３９】本発明の、実施形態４の半導体記憶装置の構造と製造方法を説明するための工程断面図の１つである。
【図４０】本発明の、実施形態４の半導体記憶装置の構造と製造方法を説明するための工程断面図の１つである。
【図４１】従来のＮＯＭＯＳ型の半導体記憶装置の一例を示す平面図である。
【図４２】図４１に示したメモリセル部の、第一の構成例であるＡＮＤ型の構成を示す等価回路図である。
【図４３】図４１に示したメモリセル部の、第二の構成例であるＮＯＲ型の構成を示す等価回路図である。
【図４４】図４１に示したメモリセル部の、第三の構成例であるＶｉｒｔｕａｌ  Ｇｒｏｕｎｄ  Ａｒｒａｙ型の構成を示す等価回路図である。
【図４５】図４１に示したメモリセル部の、第四の構成例であるＮＡＮＤ型の構成を示す部分等価回路図である。
【図４６】図４５に示すような構成のメモリセル１を有する半導体記憶装置の部分平面図である。
【図４７】従来の半導体記憶装置の断面図である。
【図４８】従来の半導体記憶装置の製造工程を説明するための工程断面図の１つである。
【図４９】従来の半導体記憶装置の製造工程を説明するための工程断面図の１つである。
【図５０】従来の半導体記憶装置の製造工程を説明するための工程断面図の１つである。
【図５１】工程の１つとしてリソグラフィ工程を用いて形成したメモリ領域と高耐圧Ｔｒ領域の境界部の要部における平面図と断面図とを互いに関連づけして示した図である。
【図５２】工程の１つとして自己整合的な工程を用いて形成したメモリ領域と高耐圧Ｔｒ領域の境界部の要部における平面図と断面図とを互いに関連づけして示した図である。
【符号の説明】
【０２０８】
１  メモリセル
２  周辺回路部
３  ソース線コンタクト
４  ビット線コンタクト
５  ＮＡＮＤセルブロック
６、２３  素子分離溝
７  素子分離領域
８  ソース・ドレイン領域
９  Ｐ型基板
１０  Ｎ型ウェル
１１  Ｐ型ウェル
１２  トンネル絶縁膜
１３  電荷蓄積層
１４  ブロック絶縁膜
１５  ＯＮＯ膜
１６、１７  ゲート絶縁膜
１８  第一ゲート電極
１９  第二ゲート電極
２０  マスク絶縁膜
２１  バリア絶縁膜
２２  層間絶縁膜
２４  信号線
２５  コンタクト
２６  基板
２７  Ｐ型領域
２８、２９、３４、３６  レジスト
３０  第一の絶縁膜
３１  第二の絶縁膜
３２  段差部
３３  絶縁材
３５  ゲート電極材
３７  側壁絶縁膜
３８  ゲート電極上面
３９  素子分離上面
４０  層間膜上面
４１  記憶領域
４２  制御領域
４３  ゲートコンタクトプラグ
４４  ゲート配線
【図１】
2005116551.tif 000003
【図２】
2005116551.tif 000004
【図３】
2005116551.tif 000005
【図４】
2005116551.tif 000006
【図５】
2005116551.tif 000007
【図６】
2005116551.tif 000008
【図７】
2005116551.tif 000009
【図８】
2005116551.tif 000010
【図９】
2005116551.tif 000011
【図１０】
2005116551.tif 000012
【図１１】
2005116551.tif 000013
【図１２】
2005116551.tif 000014
【図１３】
2005116551.tif 000015
【図１４】
2005116551.tif 000016
【図１５】
2005116551.tif 000017
【図１６】
2005116551.tif 000018
【図１７】
2005116551.tif 000019
【図１８】
2005116551.tif 000020
【図１９】
2005116551.tif 000021
【図２０】
2005116551.tif 000022
【図２１】
2005116551.tif 000023
【図２２】
2005116551.tif 000024
【図２３】
2005116551.tif 000025
【図２４】
2005116551.tif 000026
【図２５】
2005116551.tif 000027
【図２６】
2005116551.tif 000028
【図２７】
2005116551.tif 000029
【図２８】
2005116551.tif 000030
【図２９】
2005116551.tif 000031
【図３０】
2005116551.tif 000032
【図３１】
2005116551.tif 000033
【図３２】
2005116551.tif 000034
【図３３】
2005116551.tif 000035
【図３４】
2005116551.tif 000036
【図３５】
2005116551.tif 000037
【図３６】
2005116551.tif 000038
【図３７】
2005116551.tif 000039
【図３８】
2005116551.tif 000040
【図３９】
2005116551.tif 000041
【図４０】
2005116551.tif 000042
【図４１】
2005116551.tif 000043
【図４２】
2005116551.tif 000044
【図４３】
2005116551.tif 000045
【図４４】
2005116551.tif 000046
【図４５】
2005116551.tif 000047
【図４６】
2005116551.tif 000048
【図４７】
2005116551.tif 000049
【図４８】
2005116551.tif 000050
【図４９】
2005116551.tif 000051
【図５０】
2005116551.tif 000052
【図５１】
2005116551.tif 000053
【図５２】
2005116551.tif 000054
【手続補正書】
【提出日】平成16年10月13日(2004.10.13)
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図３２
【補正方法】変更
【補正の内容】
【図３２】
2005116551.tif 000055
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図４３
【補正方法】変更
【補正の内容】
【図４３】
2005116551.tif 000056
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図４４
【補正方法】変更
【補正の内容】
【図４４】
2005116551.tif 000057
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図４６
【補正方法】変更
【補正の内容】
【図４６】
2005116551.tif 000058