(57)【要約】【課題】埋め込みＤＲＡＭで分散行アドレス・カウンタを用いて同時リフレッシュ・モードを提供すること。【解決手段】別のアレイでメモリ・アクセス動作を同時に可能にしている間に、メモリ・アレイをリフレッシュ・バンク選択信号によってリフレッシュさせることにより、同時リフレッシュ・モードが実現される。リフレッシュ・アドレス管理は、各アレイ内に組み込まれた行アドレス・カウンタの挿入により、大幅に簡略化される。好ましい実施形態では、メモリ・アクセス動作を可能にしている間に、複数のメモリ・アレイの任意の組み合わせが同時にリフレッシュされる。この同時モードは、多重バンク動作もサポートする。【選択図】図５
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【特許請求の範囲】
【請求項１】
複数のメモリ・アレイのそのそれぞれが、マトリックスとして配列された複数のメモリ・セルを含み、前記メモリ・セルは前記メモリ・アレイのそれぞれに割り当てられた行アドレス・カウンタにより制御され、前記行アドレス・カウンタが第１のワード・アドレスを生成するメモリ・アレイと、
リフレッシュ・コマンドが対応する前記メモリ・アレイに発行されたときに前記第１のワード・アドレスにより識別される前記メモリ・セルでリフレッシュ動作を可能にする手段と
を含む半導体メモリ。
【請求項２】
前記メモリ・アレイのそれぞれが、前記メモリ・アレイのうちの少なくとも２つに共通の第２のワード・アドレスをさらに含み、前記手段が、メモリ・アクセス・コマンドが対応するメモリ・アレイに発行されたときに前記第２のワード・アドレスにより識別される前記メモリ・セルでメモリ・アクセス動作を可能にする請求項１に記載の半導体メモリ。
【請求項３】
前記リフレッシュ・コマンドがリフレッシュ・バンク選択信号により対応するメモリ・アレイに提供される請求項２に記載の半導体メモリ。
【請求項４】
前記第１のアドレスが、前記リフレッシュ動作が完了されたときに、前記行アドレス・カウンタを増分することによって更新される請求項１に記載の半導体メモリ。
【請求項５】
前記メモリ・アクセス・コマンドが、バンク選択信号により対応するメモリ・アレイに提供される請求項３に記載の半導体メモリ。
【請求項６】
メモリ・アレイでメモリ・アクセス動作を同時に可能にしている間に、前記リフレッシュ・バンク選択信号が第１のメモリ・アレイでリフレッシュ動作を可能にする請求項５に記載の半導体メモリ。
【請求項７】
前記メモリ・アレイでのメモリ・リフレッシュ動作と前記メモリ・アレイでのメモリ・アクセス動作を同時に可能にしている間に、前記リフレッシュ・バンク選択信号が少なくとも１つの別のメモリ・アレイでリフレッシュ動作を可能にする請求項６に記載の半導体メモリ。
【請求項８】
前記複数のメモリ・アレイのそれぞれが、前記第１と前記第２のワード・アドレスを前記メモリ・アレイ内の行復号器に選択的に結合するスイッチング手段をさらに含み、リフレッシュ動作が前記第１のワード・アドレスにより制御され、メモリ・アクセス動作が前記第２のワード・アドレスにより制御される請求項６に記載の半導体メモリ。
【請求項９】
前記メモリ・アレイのそれぞれが、前記スイッチング手段に結合されたワード・アドレス・ラッチをさらに含み、第３のメモリ・アレイは、前記対応するバンク選択信号が提供されると、
ａ）前記第１のメモリ・アレイでの前記リフレッシュ動作、および
ｂ）前記第２のメモリ・アレイでの前記メモリ・アクセス動作
の完了を待たずにメモリ・アクセス動作を開始する請求項８に記載の半導体メモリ。
【請求項１０】
前記第３のメモリ・アレイでメモリ・アクセス動作を同時に開始している間に、第４のメモリ・アレイが、対応するリフレッシュ・バンク選択信号が提供されると、
ａ）前記第１のメモリ・アレイでの前記リフレッシュ動作、および
ｂ）前記第２のメモリ・アレイでの前記メモリ・アクセス動作
の完了を待たずに、メモリ・リフレッシュ動作を開始する請求項９に記載の半導体メモリ。
【請求項１１】
前記第１のメモリ・アレイでのメモリ・リフレッシュ動作と前記第２のメモリ・アレイでのメモリ・アクセス動作を同時に可能にしている間に、前記リフレッシュ・バンク選択信号が、少なくとも１つの別のメモリ・アレイでリフレッシュ動作を可能にする請求項１０に記載の半導体メモリ。
【請求項１２】
前記第４のメモリ・アレイでのメモリ・リフレッシュ動作と前記第３のメモリ・アレイでのメモリ・アクセス動作を同時に可能にしている間に、前記リフレッシュ・バンク選択信号が、少なくとも１つの別のメモリ・アレイでリフレッシュ動作を使用可能にする請求項１１に記載の半導体メモリ。
【請求項１３】
前記リフレッシュ・バンク選択信号と前記メモリ・アクセス・バンク選択信号が互いに独立である請求項５に記載の半導体メモリ。
【請求項１４】
前記リフレッシュ・バンク、前記メモリ・アクセス・バンク、および前記少なくとも１つの別のリフレッシュ・バンクが互いに異なる請求項７に記載の半導体メモリ。
【請求項１５】
リフレッシュ動作またはバンク・アクセス動作のどちらかを実行するために前記メモリ・アレイのうちの１つを活動化する際の時間間隔が、ランダム・アクセス・サイクル時間より長い請求項１０に記載の半導体メモリ。
【請求項１６】
リフレッシュ動作またはバンク・アクセス動作のどちらかを実行するために少なくとも２つのメモリ・アレイを活動化する際の時間間隔が、ランダム・アクセス・サイクル時間より短い請求項１５に記載の半導体メモリ。
【請求項１７】
複数のメモリ・アレイのそれぞれが、マトリックスとして配列された複数のメモリ・セルを含み、前記メモリ・セルは前記メモリ・アレイのそれぞれに割り当てられた行アドレス・カウンタにより制御され、前記行アドレス・カウンタが第１のワード・アドレスを生成するメモリ・アレイと、
リフレッシュ・コマンドが対応するメモリ・アレイに提供されたときに前記第１のワード・アドレスにより識別される前記メモリ・セルでリフレッシュ動作を可能にする手段と
少なくとも２つのメモリ・アレイを結合する共通の第２のアドレスと、
前記第１と前記第２のワード・アドレスを、前記メモリ・アレイのそれぞれの内の行復号器に選択的に結合する手段と
を含み、第２のメモリ・アレイで前記第２のワード・アドレスによりメモリ・アクセス動作を可能にしている間に、第１のメモリ・アレイで前記第１のワード・アドレスによりリフレッシュ動作が可能にされる半導体メモリ。
【請求項１８】
前記第１のアドレスが、前記リフレッシュ動作が完了されたときに、前記行アドレス・カウンタを増分することにより更新される請求項１７に記載の半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、埋め込み動的ランダム・アクセス・メモリ（埋め込みＤＲＡＭ）に関し、より詳細には、各ＤＲＡＭに組み込まれた分散行アドレス・カウンタ（distributed row address counters）を用いる同時リフレッシュ・モード（concurrent refreshmode）および設計に関する。
【背景技術】
【０００２】
半導体技術の向上により、１ギガＨｚを上回る性能を有するプロセッサの設計が可能になっている。しかしながら、システム性能は、しばしば、そのメモリの性能に制約される。この欠点の存在は、プロセッサが必要な速度を達成するのに役立つ高性能埋め込みＤＲＡＭの強い潜在的需要を創出している。９０ｎｍ技術世代以降では、セル・サイズを縮小し、しかも埋め込みＤＲＡＭのアレイ・アクセス・トランジスタ性能も改善することは難しい。これが言えるのは、デバイス・リーク電流が存在するときにはトランジスタ閾値電圧を低減することができないからである。けれども、デバイスの信頼性および論理プロセス互換性を保証するためには動作電圧を低減させる必要がある。これらの考慮事項は、データ保持主導設計から、高性能論理デバイスをメモリ・セルとして利用することによるメモリ可用性主導設計への根本的転換を生み出している。
【０００３】
図１を参照すると、前述の主張を示す模擬感知信号（simulated sensingsignals）が示されている。（Ａ）のグラフでは、２．５Ｖのワード線ブースト電圧（ＶＰＰ）を有し、２５６個のセルを結合している長いビット線（２５６ｂ／ＢＬ）によりサポートされている従来方式のアレイ・デバイス５２Ａ（図示せず）が、１．５Ｖ  ＶＰＰ電源で動作する論理アレイ・デバイス２２Ａ（図示せず）が、６４個のセルに結合された短いビット線によりサポートされている（Ｂ）のグラフに比較されている。感知信号は、信号発生時間（signaldevelopment time:ｔＳＩＧ）、すなわち、ワード線が接地感知方式で、ランダム・アクセス・サイクル時間（random access cycletime:ｔＲＣ）にわたって活動化されたときに、ビット線上で信号を発生させる時間を変化させることにより抽出される。信号発生時間が増加するにつれて、セル中の余剰電荷がビット線に転送され、感知信号を増大させる。しかしながら、ｔＳＩＧがｔＲＣの約４０％を超えるほど増分されると、電圧がセルに適切に書き戻されず、より小さい信号が生じる。論理アレイ・デバイス２２Ａは、対応するアレイ・デバイス５２Ａに適用可能なものより約３０％大きい電流で動作可能であるため、３．２ｎｓランダム・アクセス・サイクル時間でさえ約８０ｍＶの感知電圧が達成され得る。しかしながら、論理アレイ・デバイス２２Ａを用いるには、データ保持時間を６４μｓ程度の値まで短縮することが必要である。保持時間が短いと、特に高密度メモリでは、メモリ可用性が大幅に低下する。というのは、データ・ビットを維持するためにすべてのメモリ・セルが所与の保持時間内にリフレッシュされる必要があるからである。例をあげると、８Ｋワード線を有する４Ｍｂメモリは、６４μｓ内に８Ｋリフレッシュ・サイクルを必要とする。これは、８ｎｓごとに少なくとも１つのリフレッシュ・コマンドを必要とし、その結果、このメモリが８ｎｓランダム・サイクル・メモリに使用できなくなる。保持時間の短いＤＲＡＭにおけるメモリ可用性問題を克服するために、通常は、例えば、Ｊｏｈｎｓｏｎらに発行された米国特許第４，１８５，３２３号に記載されるように、同時リフレッシュ・モードが使用される。
【０００４】
図２は、複数のＤＲＡＭメモリ・バンク２１０からなる半導体メモリ・チップ２００を示すブロック図である。各メモリ・バンク２１０は、当分野で公知であり、したがって、以下では詳細に論じない、２次元行列構成で配列された複数のＤＲＡＭメモリ・セル（図示せず）からなる。ＤＲＡＭバンク２１０（２１０ｉなど）でメモリ・アクセス動作（読取り、書込み、またはリフレッシュ動作）が開始されると、そのＤＲＡＭバンク（２１０ｉなど）は、ランダム・アクセス・サイクル時間ｔＲＣの間使用不能になる。ＤＲＡＭバンク（２１０ｉなど）のメモリ・アクセス動作中には、他のＤＲＡＭバンク（２１０ｊなど）が同時にリフレッシュされ得る。したがって、メモリ・アクセス動作を可能にしている間にリフレッシュ動作を同時に実施することにより、メモリ可用性が大幅に向上する。半導体メモリでの同時リフレッシュ・モードを使用可能にする２つの公知の方法があり、以下で、図３および４を参照して、その詳細を論じる。
【０００５】
図３に、従来の静的ランダム・アクセス・メモリ（ＳＲＡＭ）バッファで同時リフレッシュ・モードを使用可能にする第１の方法を示す。この手法の詳細は、例えば、Ｌｅｕｎｇらに発行された米国特許第５，９９９，４７４号に記載されている。半導体メモリ・チップ３００は、それぞれが２次元アレイ構成で配列された複数のメモリ・セルからなる複数のＤＲＡＭバンク（３１０ＤＲＡＭ）からなる。少なくとも１つの別のバンク３１０ＤＲＡＭ−３１０ｋを同時にリフレッシュしている間にバンク３１０ＤＲＡＭ−３１０ｊにアクセスすることは、アクセスされるバンクとリフレッシュされるバンクが互いに異なる限り可能である。これにより、ＤＲＡＭバンク（３１０ｊ）中の対応するワード線（３２０ｊ）によりサポートされている複数のセル（３３０ｊ）にアクセスしている間に、ＤＲＡＭバンク（３１０ｋ）中の対応するワード線３２０ｋによりサポートされている複数のセル（３３０ｋ）をリフレッシュすることが可能になる。しかしながら、アレイ３１０ｊが連続してアドレス指定された場合には、同じアレイ３１０ｊ内の一部のメモリ・セルが一緒にリフレッシュされない。というのは、連続したメモリ・アクセス動作のために、アレイ３１０ｊが連続してビジー状態にあるからである。これは、同じアレイ（３１０ｊ）中の一部のメモリ・セルのリフレッシュ動作の実行を妨げる。
【０００６】
この問題を克服するために、メモリ・チップ３００は、１クロック・サイクル内でのデータの送信および受信を可能にするデュアル・ポート機能を特徴とする、ＳＲＡＭバンク（３１０ＳＲＡＭ）を付加することにより強化される。ＤＲＡＭバンク（３１０ＤＲＡＭ）およびＳＲＡＭ（３１０ＳＲＡＭ）のアクセス動作が、ＴＡＧメモリ（３１０ＴＡＧ）により制御されるのに対し、メモリ・チップ３００のメモリ・アクセスは、読取りまたは書込みコマンド（図示せず）、バンク・アドレス（ＸＢＡＤＤ）、およびワード・アドレス（ＸＷＡＤＤ）により可能とされ、ＸＢＡＤＤとＸＷＡＤＤは、ＤＲＡＭバンク（３１０ＤＲＡＭ）のうちの１つと選択されたＤＲＡＭバンク内の適当なワード線を識別する。メモリ・アクセスが可能にされると、ワード・アドレス（ＸＷＡＤＤ）を復号化することにより、ＴＡＧメモリ（３１０ＴＡＧ）中のワード線（３２０ＴＡＧ）およびＳＲＡＭバンク（３１０ＳＲＡＭ）中のワード線（３２０ｓ）が活動化される。これにより、ＴＡＧメモリ（３１０ＴＡＧ）内のメモリ・セル（３３０ＴＡＧ）中のデータ、およびＳＲＡＭバッファ（３１０ＳＲＡＭ）内のメモリ・セル（３３０ｓ）中のデータを読み出すことが可能になる。ＴＡＧメモリ（３１０ＴＡＧ）の読出しデータ・ビット（３３０ＴＡＧ）は、バンク・アドレス（ＴＢＡＤＤ）を定義し、次いでそれが、ＳＲＡＭバッファ（３１０ＳＲＡＭ）から現在読み取られているデータ・ビット（３３０ｓ）での対応するＤＲＡＭバンクを識別する。ＴＢＡＤＤがバンク・アドレス入力（ＸＢＡＤＤ）と一致するときには、そのデータ・ビット（３３０ｓ）が、メモリ・アクセス・コマンドにより要求されたものである。というのは、そのデータ・ビット（３３０ｓ）は、以前に、対応するＤＲＡＭバンクからＳＲＡＭバッファ（３１０ＳＲＡＭ）にコピーされたものだからである。したがって、ＤＲＡＭバンク・アクセスは不要であり、ＳＲＡＭバッファ（３１０ＳＲＡＭ）からの読取りデータ・ビットがＸＤＡＴＡピンから読み出される。他方、ＴＢＡＤＤがバンク・アドレス入力（ＸＢＡＤＤ）と異なる場合には、ＴＡＧメモリ（３１０ＴＡＧ）がＤＲＡＭバンク（３１０ＤＲＡＭ）を以下のように制御する。
【０００７】
ＴＡＤＤがＤＲＡＭバンク（３１０ｉ）を識別すると想定すると、ＳＲＡＭバッファ（３１０ＳＲＡＭ）中のデータ・ビット（３３０ｓ）が、ＤＲＡＭバンク（３１０ｉ）に再度格納され、その場合、ワード線３２０ｉは、３２０ｓのワード線アドレスと同じである（直接マッピング）。これにより、データ・ビットを、ＳＲＡＭメモリ・セル（３３０ｓ）からＤＲＡＭメモリ・セル（３３０ｉ）に転送することが可能になる。バンク・アドレス入力（ＸＢＡＤＤ）と同時に、対応するＤＲＡＭバンク（３１０ｊ）が読取り動作のために活動化される。次いで、対応するＤＲＡＭバンク（３１０ｊ）中のセルのデータ・ビット（３３０ｊ）が読み出され、その場合、ワード線３２０ｊは、３２０ｓのワード線アドレスと一致する（直接マッピング）。それらはＸＤＡＴＡピンから読み出される。また、セルのデータ・ビット（３３０ｊ）は、ＳＲＡＭバッファ（３１０ＳＲＡＭ）のセル（３３０ｓ）にも格納される。したがって、将来のメモリ・アクセス・コマンドでＤＲＡＭバンク３１０ｊを識別するために、ＴＢＡＤＤが更新される。その後の同じアドレス指定パターン（すなわち３３０ｊ）では、データ・ビットが、ＳＲＡＭバッファ（３１０ＳＲＡＭ）から読み出され、またはそこに書き込まれ、１つのアレイ（すなわち３３０ｊ）だけが連続してアドレス指定されたときでさえも、それらのメモリ・セルのリフレッシュ動作が可能になる。これが可能なのは、結局は、アレイ中のデータ・ビットがＳＲＡＭアレイにコピーされ、違反を犯さずにアレイをリフレッシュするからである。
【０００８】
しかしながら、この同時リフレッシュ手法にはいくつかの欠点がある。第１に、この手法はＳＲＡＭアレイ（３１０ＳＲＡＭ）を必要とし、それは相当大きなものである。第２に、ＴＡＧ管理のために、論理がより複雑になり、そのため、メモリ・アクセスの待ち時間が遅くなる。最後に、この方法は、多重バンク・メモリには適さない。というのは、所与のＤＲＡＭバンク・サイクル（ｔＲＣ）内のリフレッシュ動作時に、メモリ・バンクが使用不能になるからである。多重バンク・メモリ・チップは、ｔＲＣより短い各バンク間アクセス・サイクル（ｔＲＲＤ）の間にアドレス指定される必要のある任意のバンクをアドレス指定することを必要とし、ｔＲＣサイクルが必要とされるときにリフレッシュ動作を可能にすることができない。
【０００９】
図４に、ＤＲＡＭでの同時機能を利用することにより同時リフレッシュを可能にする第２の方法を示す。半導体メモリ・チップ４００は、それぞれが対応するアドレスおよびコマンド・ポート（４２０ｉから４２０ｊ）により制御される、複数のＤＲＡＭバンク４１０（４１０ｉから４１０ｊ）からなる。したがって、任意の２つ以上のバンクが同時に活動化され得る。同時機能によって、メモリ・バンク４１０ｉは、読取りモード状態のままで、メモリ・バンク４１０ｊでのリフレッシュ動作も可能にする。しかしながら、この手法は、その同時機能により生じるバンク・アクセス競合を回避するために、複雑なリフレッシュ・システム管理を必要とする。同時機能によるバンク・アクセス競合を回避しながら、システム・レベルで各アレイ中のリフレッシュ・アドレスを処理することは極めて複雑である。というのは、すべてのバンクのリフレッシュされたメモリのためのアドレスＴＡＧが独立に管理される必要があるからである。その結果、同時リフレッシュに同時機能を用いるには、著しいシステム変更が必要とされる。
【特許文献１】米国特許第４，１８５，３２３号
【特許文献２】米国特許第５，９９９，４７４号
【発明の開示】
【発明が解決しようとする課題】
【００１０】
したがって、本発明の一目的は、メモリ可用性を向上させるために埋め込みＤＲＡＭに同時リフレッシュ動作を提供することである。
【００１１】
本発明の別の目的は、ＳＲＡＭバッファに頼らずに埋め込みＤＲＡＭに同時リフレッシュ動作を提供することである。
【００１２】
本発明の別の目的は、メモリ・システムの設計を簡略化するために埋め込みＤＲＡＭに同時リフレッシュ動作を提供することである。
【００１３】
本発明の別の目的は、多重バンク・メモリ・システムに埋め込まれたＤＲＡＭに同時リフレッシュ動作を可能にすることである。
【００１４】
本発明の別の目的は、リフレッシュ・バンク選択だけに頼って埋め込みＤＲＡＭに同時リフレッシュ動作を可能にすることである。
【課題を解決するための手段】
【００１５】
本発明では、埋め込みＤＲＡＭが、同時メモリ・アクセスを可能にし、簡単なシステム変更によって動作をリフレッシュする同時リフレッシュ・モードを記述する。この同時リフレッシュ・モードは、未選択のメモリ・アレイを、リフレッシュ・バンク選択ポートだけにリフレッシュさせることにより実現される。従来の手法と異なり、各バンクに組み込まれたマクロ行アドレス・カウンタが、対応するバンク内のワード線アドレスを追跡する。これにより、同時リフレッシュ・モードでリフレッシュ・アドレスを管理する際の複雑さが大幅に低減される。というのは、各バンク中のマクロ内リフレッシュ・カウンタ（in-macro refresh counter）が、リフレッシュされたワード線を独立に維持するからである。この同時リフレッシュ方法を用いるシステム改善は、単にバンク・アクセス競合を管理するだけで達成される。本発明は、保持時間の短いＤＲＡＭを有する多重バンク・システムでは特に有利である。というのは、リフレッシュ管理が既存の多重バンク管理システム内に組み込まれ得るからである。バンク競合が管理される限り、１００％のメモリ可用性が実現され得る。
【００１６】
本発明の別の態様では、２つ以上のメモリ・アレイからなる半導体メモリが提供され、それら２つのアレイのそれぞれが行アドレス・カウンタに結合されて、少なくとも１つの別のアレイをメモリ・アクセス・モードで動作可能にしている間に、リフレッシュ・コマンドが与えられると各アレイ内で第１のワード・アドレスを生成する。
【００１７】
本発明の別の態様では、ｉ）複数のメモリ・アレイであって、そのそれぞれが、行列として配列された、それらのメモリ・アレイのそれぞれに一意に割り当てられた行アドレス・カウンタにより制御される複数のメモリ・セルを含み、行アドレス・カウンタが第１のワード・アドレスを生成するメモリ・アレイと、ｉｉ）リフレッシュ・コマンドが対応するメモリ・アレイに発行されたときに第１のワード・アドレスにより識別されるメモリ・セルでリフレッシュ動作を可能にする手段とを含む半導体メモリが提供される。
【発明を実施するための最良の形態】
【００１８】
次に図５を参照すると、分散行アドレス・カウンタを用いた本発明の同時リフレッシュ・モードを備えるメモリ・アーキテクチャが示されている。本実施形態は、埋め込みＤＲＡＭマクロを想定したものである。ただし、本発明は独立型ＤＲＡＭにも適用可能である。
【００１９】
ＤＲＡＭマクロは、それぞれが対応するアレイＢＡＮＫ０〜１５を制御する、１６の独立のバンク選択ポートＢＳＥＬ０〜１５を有する柔軟な多重バンク・プロトコルを用いる。任意選択で、ＢＳＥＬ０〜１５は、ＢＡＮＫ０〜１５のうちの１つのアレイを識別する４ビット・バンク・アドレス・ベクトルとしても実装され得る。従来のＤＲＡＭマクロと異なり、これは、それぞれがメモリ・アクセス動作とは独立に対応するアレイをバンクとして制御する、１６のリフレッシュ・バンク選択ポートＲＢＳＥＬ０〜１５をさらに含む。本発明の基本概念は、同時リフレッシュ・モードではなく、システム・レベルでのリフレッシュ管理のより大幅な簡略化を達成するために各バンクに組み込まれた分散行アドレス・カウンタの導入である。
【００２０】
各アレイは、同時リフレッシュ・モードのためのワード・アドレスＷＲＡＣ０〜６を識別する行アドレス・カウンタＲＡＣ（５２０など）を含む。各アレイは、ワード・アドレスＷＡＤＤ０〜６またはワード・アドレスＷＲＡＣ０〜６をアレイ・バンク（ＢＡＮＫ）の行復号器（図示せず）に選択的に結合するスイッチ５３０をさらに含む。メモリ・アクセス動作では、バンク選択信号ＢＳＥＬにより発行されたワード・アドレスＷＡＤＤ０〜６が、スイッチ５３０を介してアレイ５１０中の行復号器（図示せず）に結合される。これにより、アレイ５１０中の対応するワード線（図示せず）を、ワード・アドレスＷＡＤＤ０〜６に従って活動化させることが可能になる。他方、バンク・リフレッシュ・コマンドＲＢＳＥＬが発行されると、カウンタＲＡＣ５２０からのワード・アドレス（ＷＲＡＣ０〜６）がスイッチ５３０によってアレイ中の行復号器（図示せず）に結合される。これにより、アレイ５１０中の対応するワード線（図示せず）を、対応するメモリ・セルをリフレッシュするためにワード・アドレス（ＷＲＡＣ０〜６）に従って活動化させることが可能になる。ＢＳＥＬ（すなわちＢＳＥＬ０）、およびＲＢＳＥＬ（すなわちＲＢＳＥＬ０）を管理することにより、あるアレイ（すなわちＢＡＮＫ０）のメモリ・アクセスが、別のアレイ（すなわちＢＡＮＫ１４）でのリフレッシュ動作を同時に可能にしている間に可能になる。ＲＡＣカウンタは各バンクに組み込まれているため、選択されたリフレッシュ・バンク（すなわちＢＡＮＫ０）内のワード線活動化は内部で管理される。これによりシステム設計が大幅に簡略化される。
【００２１】
前述したように、バンク競合を回避することは、多重バンク・メモリ・システムでは公知の設計技法である。各アレイが１２８のワード線からなると想定すると、データは、１２８のリフレッシュ・コマンドが保持時間内に各バンクごとに発行される限り維持されることになる。この結果、適正にＲＢＳＥＬを管理することにより、ほぼメモリ全体が利用される。多重バンク・システムでは、各バンク間アクセス時間サイクル（ｔＲＲＤ）ごとに他のアレイを同時にリフレッシュしている間に、バンクを各ｔＲＲＤごとに交互に活動化することができる。アクセスされたバンクとリフレッシュされたバンクの間のアクセス競合は、同じバンクの活動化がランダム・アクセス・サイクル時間（ｔＲＣ）よりも長い限り回避され得る。より具体的には、ＢＳＥＬｎとＲＢＳＥＬｎのどちらかによる後続バンク（ＢＡＮＫｎ）の活動化をｔＲＣより長くする必要がある。この管理は、対応するアドレスおよびコマンド・ポートを用いる既存の同時リフレッシュ管理よりはるかに簡単である。選択されたリフレッシュ・バンクでのリフレッシュ・アドレス管理は不要である。任意選択で、各クロック・サイクルごとにメモリ・アクセスを可能にしている間に、２つ以上のアレイを同時にリフレッシュすることもできる。これは、有利には、複数のリフレッシュ・バンク制御信号ＲＢＳＥＬ０〜１５を同時に活動化することにより実現される。分散ＲＡＣカウンタの手法は、アドレス・ポートとそれぞれの制御回路の間の通信を確立せずに対応するリフレッシュされたバンクでのＲＢＳＥＬを制御することを必要とする。この結果、それぞれ１ＧＨｚの周波数で動作する１．５ｐＦのキャパシタンスを有する７アドレス・バス遷移を想定すると、１０ｍＡもの電流が節約されることになる。この電流節約の利点は、メモリ速度および密度が増大するにつれてさらに向上する。
【００２２】
図６は、各バンク（ＢＡＮＫ）に組み込まれた行アドレス・カウンタ５２０のトランジスタ・レベルの配線図である。この行アドレス・カウンタは、それぞれが対応するアドレス・ビットＷＲＡＣ０〜６を生成する７つのカウンタ論理素子６１０＿０から６１０＿６を含む。各カウンタ論理素子（６１０＿０など）は、２つのＣＭＯＳパス・ゲート６２２、６２４、２つのＣＭＯＳラッチ６２６、６２８、２つのインバータ６２０、６３０からなる。図５に示したリフレッシュ・イネーブル信号ＲＢＳＥＬは、ＣＭＯＳパス・ゲート６２２用のＮＭＯＳゲートと、ＣＭＯＳパス・ゲート６２４用のＰＭＯＳゲートに結合される。ＲＢＳＥＬはインバータ６２０により反転され、ＣＭＯＳパス・ゲート６２２のＰＭＯＳゲートとＣＭＯＳパス・ゲート６２４のＮＭＯＳゲートに結合される。したがって、信号ＲＢＳＥＬがローである間は、ＣＭＯＳパス・ゲート６２４はノードＮ２をノードＮ３に、続いてノードＮ４に結合する。ＣＭＯＳパス・ゲート６２２はオフのままであり、ノードＮ０をＮ４から隔離する。したがって、カウンタ論理素子６１０＿０からの（Ｎ４に結合する）ＷＲＡＣ０の出力はノードＮ１に従う。信号ＲＢＳＥＬがハイに切り換わって同時リフレッシュ・モードが使用可能になると、ＣＭＯＳパス・ゲート６２２と６２４は、それぞれ、オンとオフに切り換わる。ＷＲＡＣ０は、ＣＭＯＳラッチ６２８により設定された元の値の状態を維持する。ノードＮ０をノードＮ１に結合することにより、ノードＮ１の状態が反転される（注：ノードＮ０はＷＲＡＣ０から反転された状態にあるため）。ＲＢＳＥＬがローに切り換わって対応する同時リフレッシュ・モードが使用不能になると、ＣＭＯＳパス・ゲート６２２と６２４は、それぞれ、オフとオンになり、ビットＷＲＡＣ０を反転させ、すでに更新されているノードＮ１に従わせることができる。その結果、ビットＷＲＡＣ０は、各ＲＢＳＥＬサイクルごとに反転され、行アドレス・カウンタ５２０の最下位アドレス・ビットとして働く。残りのアドレス・ビット（ＷＲＡＣ１〜６）では、素子６１０＿ｎ中のＣＭＯＳパス・ゲート６２２が素子６１０＿ｎ−１中のカウンタ出力Ｎ４に結合される（ｎは１から６までの整数である）。これにより、ビットＷＲＡＣ１、．．．、ＷＲＡＣ６を、それぞれ、２、４、８、１６、３２、６２ＲＢＳＥＬサイクルごとに反転させることが可能になり、各アレイ内でリフレッシュ・アドレスを生成する７ビット・カウンタが作り出される。
【００２３】
図７に、アレイ５１０、行アドレス・カウンタ（ＲＡＣ５２０）、および７つのビット・スイッチング素子５３０からなる、より詳細なバンク・アーキテクチャを示す。アレイは、セル・アレイとして２次元行列に配列された複数のメモリ・セル７１５を含む。このセル・アレイは行復号器７２０およびビット線感知増幅器７２５によりサポートされる。前述のように、同時リフレッシュ・モードとメモリ・アクセス・モードのためのワード・アドレスは、それぞれ、ワード・アドレスＷＲＡＣ０、．．．、ＷＲＡＣ６と、ワード・アドレスＷＡＤＤ０、．．．、ＷＡＤＤ６によりサポートされる。この選択は、それぞれがＷＡＤＤまたはＷＲＡＣのどちらかを行復号器７２０に結合する７つのスイッチング素子５３０により実現される。メモリ・アクセス・モードでは、バンク選択信号ＢＳＥＬがハイに切り換わり、各スイッチング素子５３０でＮＭＯＳ７３２が活動化される。これによりワード・アドレスＷＡＤＤがＣＭＯＳラッチ７３６に結合される。ＷＡＤＤビットは、ＢＳＥＬがＣＭＯＳラッチ７３６によりローに切り換わった後でさえも残る。同時リフレッシュ・モードでは、リフレッシュ・バンク選択信号ＲＢＳＥＬがハイに切り換わり、各スイッチング素子５３０でＮＭＯＳ７３４が活動化される。これにより、ワード・アドレスＷＲＡＣがＣＭＯＳラッチ７３６に結合される。スイッチング素子５３０中のワード・アドレスをラッチすることにより、ワード・アドレスＷＡＤＤ０、．．．、ＷＡＤＤ６が、対応するバンク動作の完了を待たずに、多重バンク動作時に他のバンクを活動化することが可能になる。さらに、多重バンク動作時に、各バンク活動化サイクルごとに、同時リフレッシュ動作を発行することも可能である。例をあげると、第１と第２のアレイがリフレッシュ動作とメモリ・アクセス動作のために活動化される。次いで、第１と第２のメモリ・アレイの動作の完了を待たずに、第３のバンクでのメモリ・アクセス動作が可能になり、同時に第４のアレイでのリフレッシュ動作が発行される。
【００２４】
ワード線ＷＬは行復号器７２０により活動化される。前述のように、復号化ビットは、７つのビット・スイッチング素子５３０から転送されたアドレス・ビットにより決定される。ワード線がハイに切り換わると、セル７１５中のデータ・ビットが、ビット線ＢＬを介して読み取られ、書き込まれる。差動ＢＬ対は、有利には、ビット線感知増幅器７２５に結合され、セル７１５から読み取られた小さい信号が増幅される。この感知増幅器は、データ・ビットをセル（７１５）に書き戻すために使用される。これについてはよく知られているため説明しない。
【００２５】
以上、本発明を、いくつかの好ましい実施形態に関して説明したが、当分野の技術者によれば、本発明を逸脱することなく、様々な代替形態および改変形態が考案され得る。したがって、本発明は、添付の特許請求の範囲内に含まれるそのようなすべての代替形態を包含するものである。
【図面の簡単な説明】
【００２６】
【図１】データ保持主導設計からメモリ可用性主導設計への従来方式の転換を示す、２５６ｂ／ＢＬと６４ｂ／ＢＬの２つのＤＲＡＭアレイから生成された模擬感知信号を表す２つのグラフである。
【図２】従来技術の、メモリ・アクセスを可能にしている間のリフレッシュ動作の同時実行を適用することによりメモリ可用性がどのように改善されるかを示す、多重バンクＤＲＡＭメモリ・デバイスを表す構成図である。
【図３】ＳＲＡＭを付加することにより強化されている、１クロック・サイクル内にデータの送信と受信を行うデュアル・ポート機能を特徴とするメモリ・チップ３００で同時リフレッシュ・モードを使用可能にする従来技術の方法を示す図である。
【図４】同時機能によってメモリ・バンクが読取りモード状態のままでメモリ・バンクでのリフレッシュ動作も可能にする、ＤＲＡＭでの同時機能を利用することにより同時リフレッシュ・モードを使用可能にする別の従来の方法を示す図である。
【図５】本発明による、分散行アドレス・カウンタを用いた同時リフレッシュ・モードに適用可能なメモリ・アーキテクチャを示す図である。
【図６】本発明による、ＤＲＡＭの各バンクに組み込まれた行アドレス・カウンタを示すトランジスタ・レベルの配線図である。
【図７】本発明による、コア、行アドレスおよびスイッチング素子からなる詳細なバンク・アーキテクチャを示す図である。
【符号の説明】
【００２７】
２００  半導体メモリ・チップ
２１０ｉ、２１０ｊ  ＤＲＡＭバンク
３００  半導体メモリ・チップ
３１０ｉ、３１０ｊ、３１０ｋ  ＤＲＡＭバンク
３１０ＳＲＡＭ  ＳＲＡＭバンク
３２０ｉ、３２０ｊ、３２０ｋ、３２０ｓ、３２０ＴＡＧ  ワード線
３３０ｉ、３３０ｊ、３３０ｋ、３３０ｓ、３３０ＴＡＧ  メモリ・セル
３１０ＴＡＧ  ＴＡＧメモリ
４１０ｉ、４１０ｊ  ＤＲＡＭバンク
４２０ｉ、４２０ｊ  アドレスおよびコマンド・ポート
５１０  アレイ
５２０  行アドレス・カウンタ
５３０  スイッチ
６１０＿０、６１０＿１、６１０＿２、６１０＿３、６１０＿４、６１０＿５、６１０＿６  カウンタ論理素子
６２２、６２４  ＣＭＯＳパス・ゲート
６２６、６２８  ＣＭＯＳラッチ
６２０、６３０  インバータ
７１５  メモリ・セル
７２０  行復号器
７２５  ビット線感知増幅器
７３２、７３４  ＮＭＯＳ
７３６  ＣＭＯＳラッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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