(57)【要約】【課題】デュアルデータストローブモードと反転を有する単一データストローブモードとを選択で具現できるメモリシステム及び方法を提供する。【解決手段】デュアルＤＱＳモードとデータ反転を有する単一ＤＱＳモードとの間で選択的に動作するメモリ装置にデータを記録し、メモリ装置でデータを読み出すメモリシステム及び方法である。この装置及び方法は、メモリ装置の動作を第１データストローブモードと第２データストローブモードとの間で選択的に変更するデータストローブモード変更手段を有する。よって、差動データストローブモードとデータ反転スキームとを有する単一データストロービングモードを追加的なピンの割当てなしに選択的に使用できる。したがって、半導体メモリ装置をシステムに適用した時に、高い信号忠実度を有するモードが選択できる。したがって、半導体メモリ装置を使用するシステム全体の特性が向上されうる。【選択図】図１６
2005032417.tif 000002
【特許請求の範囲】
【請求項１】
データを保存するためのメモリセルアレイと、前記メモリセルアレイにデータが記録され、前記メモリセルアレイからデータが読み出される場合に、前記データを選択的に反転させるためのデータ反転回路とを具備するメモリ装置と、
前記メモリ装置に連結され、データストローブ信号に応答して前記メモリ装置にデータを記録し、前記メモリ装置からデータを読み出すための制御器と、
前記メモリ装置の動作を第１データストローブモードと第２データストローブモードとの間で選択的に変更するためのデータストローブモード変更手段と、を含み、
前記第１データストローブモードでは、前記データストローブ信号は、前記メモリ装置にデータを記録するための記録データストローブ信号と前記メモリ装置からデータを読み出すための読み出しデータストローブ信号とを含み、
前記第２データストローブモードでは、前記データストローブ信号は、前記メモリ装置にデータを記録し、前記メモリ装置からデータを読み出すための１対の差動データストローブ信号を含むことを特徴とするメモリシステム。
【請求項２】
前記データストローブモード変更手段は、データストローブモード選択信号を生成するためのモード選択信号生成器を含むことを特徴とする請求項１に記載のメモリシステム。
【請求項３】
前記データストローブモード選択信号生成器は、前記メモリ装置により受信されたモードレジスタセット命令から前記データストローブ選択信号を生成することを特徴とする請求項２に記載のメモリシステム。
【請求項４】
前記データストローブモード選択信号生成器は、ヒューズを有するヒューズ信号生成器を含み、前記ヒューズ信号生成器は、前記ヒューズの切断状態によって対応する前記データストローブモード選択信号を生成することを特徴とする請求項２に記載のメモリシステム。
【請求項５】
前記ヒューズ信号生成器は、パワーアップ信号に応答して前記データストローブモード選択信号を生成することを特徴とする請求項４に記載のメモリシステム。
【請求項６】
前記ヒューズ信号生成器は、前記データストローブモード選択信号をラッチするラッチを含むことを特徴とする請求項４に記載のメモリシステム。
【請求項７】
前記データストローブモード変更手段は、前記メモリ装置のパッドと所定の電圧レベルとをカップリングするボンディングワイヤーを含むことを特徴とする請求項１に記載のメモリシステム。
【請求項８】
前記データストローブモード変更手段は、所定の電圧レベルとカップリングされた前記メモリ装置のピンまたはボールを含むことを特徴とする請求項１に記載のメモリシステム。
【請求項９】
前記データストローブモード変更手段は、前記メモリ装置の外部ピンまたはボールとカップリングされたデータストローブモード選択信号ラインを含むことを特徴とする請求項１に記載のメモリシステム。
【請求項１０】
前記メモリ装置は、前記メモリ装置が前記第２データストローブモードで動作する場合には、前記データストローブ信号のうち１つを伝達し、前記メモリ装置が前記第１データストローブモードで動作する場合には、前記メモリ装置にデータを記録する間に、記録データ反転フラッグを伝達し、前記メモリ装置からデータを読み出す間に、読み出しデータ反転フラッグを伝達する入出力部を有することを特徴とする請求項１に記載のメモリシステム。
【請求項１１】
前記記録データ反転フラッグは、前記メモリ装置に記録されたデータの全バイトに対する記録反転を制御することを特徴とする請求項１０に記載のメモリシステム。
【請求項１２】
前記メモリセルアレイは多数のデータワードにデータを保存し、前記多数のデータワードの各々は多数のデータバイトを含み、前記メモリ装置は、前記メモリセルアレイにデータを記録し、前記メモリセルアレイからデータを読み出すときに、前記データのそれぞれのバイトを選択的に反転させるための手段をさらに含むことを特徴とする請求項１に記載のメモリシステム。
【請求項１３】
前記メモリ装置は、
前記メモリ装置が前記第２データストローブモードで動作する場合には、前記データストローブ信号のうち１つを伝達し、前記メモリ装置が前記第１データストローブモードで動作する場合には、前記メモリ装置にデータを記録する間に、記録データ反転フラッグを伝達する第１入出力部と、
前記メモリ装置が前記第１及び第２データストローブモードの双方で動作する場合には、前記メモリ装置にデータを記録する間に、記録データマスキング信号を伝達し、前記メモリ装置が前記第１データストローブモードで動作する場合には、前記メモリ装置からデータを読み出す間に、読み出しデータ反転フラッグを伝達する第２入出力部とをさらに含むことを特徴とする請求項１に記載のメモリシステム。
【請求項１４】
前記メモリセルアレイは多数のデータワードにデータを保存し、前記多数のデータワードの各々は多数のデータバイトを含み、前記メモリ装置は、前記メモリセルアレイにデータを記録し、前記メモリセルアレイからデータを読み出すときに、前記データのそれぞれのバイトを選択的に反転させるための手段をさらに含むことを特徴とする請求項１３に記載のメモリシステム。
【請求項１５】
前記記録反転フラッグは、前記メモリ装置に記録されたデータの全バイトに対する記録反転を制御することを特徴とする請求項１３に記載のメモリシステム。
【請求項１６】
前記メモリ装置は、前記メモリ装置が前記第２データストローブモードで動作するときに、記録データ反転フラッグ及び読み出しデータ反転フラッグをリセットするフラッグリセット回路をさらに含むことを特徴とする請求項１４に記載のメモリシステム。
【請求項１７】
メモリ装置において、
データを保存するためのメモリセルアレイと、
前記メモリ装置にデータを記録し、前記メモリ装置からデータを読み出すためのデータ入出力バスと、
データが前記メモリセルアレイに記録されるか、前記メモリセルアレイから読み出されるときに、前記データを選択的に反転させるためのデータ反転回路と、
前記メモリ装置の動作を第１データストローブモードと第２データストローブモードとの間で選択的に変更するためのデータストローブモード変更手段と、を含み、
前記第１データストローブモードでは、前記データストローブ信号は、前記メモリ装置にデータを記録するための記録データストローブ信号と前記メモリ装置からデータを読み出すための読み出しデータストローブ信号とを含み、
前記第２データストローブモードでは、前記データストローブ信号は、前記メモリ装置にデータを記録し、前記メモリ装置からデータを読み出すための１対の差動データストローブ信号を含むことを特徴とすることを特徴とするメモリ装置。
【請求項１８】
前記データストローブモード変更手段は、データストローブモード選択信号を生成するためのモード選択信号生成器を含むことを特徴とする請求項１７に記載のメモリ装置。
【請求項１９】
前記データストローブモード選択信号生成器は、前記メモリ装置に入力されるモードレジスタセット命令をデコーディングするためのデコーダを含むことを特徴とする請求項１７に記載のメモリ装置。
【請求項２０】
前記データストローブモード選択信号生成器は、ヒューズを有するヒューズ信号生成器を含み、前記ヒューズ信号生成器は、前記ヒューズの切断状態によって対応する前記データストローブモード選択信号を生成することを特徴とする請求項１８に記載のメモリ装置。
【請求項２１】
前記ヒューズ信号生成器は、パワーアップ信号に応答して前記データストローブモード選択信号を生成することを特徴とする請求項２０に記載のメモリ装置。
【請求項２２】
前記ヒューズ信号生成器は、前記データストローブモード選択信号をラッチするラッチを含むことを特徴とする請求項２０に記載のメモリ装置。
【請求項２３】
前記データストローブモード変更手段は、前記メモリ装置のパッドと所定の電圧レベルとをカップリングするボンディングワイヤーを含むことを特徴とする請求項１７に記載のメモリ装置。
【請求項２４】
前記データストローブモード変更手段は、所定の電圧レベルとカップリングされた前記メモリ装置のピンまたはボールとを含むことを特徴とする請求項１７に記載のメモリ装置。
【請求項２５】
前記データストローブモード変更手段は、データモードストローブ選択信号を受信するためのデータストローブモード選択信号入力を含むことを特徴とする請求項１７に記載のメモリ装置。
【請求項２６】
前記メモリ装置は、前記メモリ装置が前記第２データストローブモードで動作する場合には、前記データストローブ信号のうち１つを伝達し、前記メモリ装置が前記第１データストローブモードで動作する場合には、前記メモリ装置にデータを記録する間に、記録データ反転フラッグを伝達し、前記メモリ装置からデータを読み出す間に、読み出しデータ反転フラッグを伝達する入出力部をさらに含むことを特徴とする請求項１７に記載のメモリ装置。
【請求項２７】
前記記録データ反転フラッグは、前記メモリ装置に記録されたデータの全バイトに対する記録反転を制御することを特徴とする請求項２６に記載のメモリ装置。
【請求項２８】
前記メモリセルアレイは多数のデータワードにデータを保存し、前記多数のデータワードの各々は多数のデータバイトを含み、前記メモリ装置は、前記メモリセルアレイにデータを記録し、前記メモリセルアレイからデータを読み出すときに、前記データのそれぞれのバイトを選択的に反転させるための手段をさらに含むことを特徴とする請求項１７に記載のメモリ装置。
【請求項２９】
前記メモリ装置は、
前記メモリ装置が前記第２データストローブモードで動作する場合には、前記データストローブ信号のうち１つを伝達し、前記メモリ装置が前記第１データストローブモードで動作する場合には、前記メモリ装置にデータを記録する間に、記録データ反転フラッグを伝達する第１入出力部と、
前記メモリ装置が前記第１及び第２データストローブモードの双方で動作する場合には、前記メモリ装置にデータを記録する間に、記録データマスキング信号を伝達し、前記メモリ装置が前記第１データストローブモードで動作する場合には、前記メモリ装置からデータを読み出す間に、読み出しデータ反転フラッグを伝達する第２入出力部をさらに含むことを特徴とする請求項１７に記載のメモリ装置。
【請求項３０】
前記メモリ装置は、前記メモリ装置が前記第２データストローブモードで動作するときに、記録データ反転フラッグ及び読み出しデータ反転フラッグをリセットするフラッグリセット回路をさらに含むことを特徴とする請求項１７に記載のメモリ装置。
【請求項３１】
データストローブ信号に応答してメモリ装置にデータを記録し、前記メモリ装置からデータを読み出すための制御器において、前記制御器は、
前記制御器が前記メモリ装置にデータを記録し、前記メモリ装置からデータを読み出すためのデータ入出力バスと、
データが前記制御器に記録されるか、データが前記制御器から読み出されるときに、前記データを選択的に反転させるためのデータ反転回路と、
前記メモリ装置の動作を第１データストローブモードと第２データストローブモードとの間で選択的に変更するためのデータストローブモード変更手段と、を含み、
前記第１データストローブモードでは、前記データストローブ信号は、前記メモリ装置にデータを記録するための記録データストローブ信号と前記メモリ装置からデータを読み出すための読み出しデータストローブ信号とを含み、
前記第２データストローブモードでは、前記データストローブ信号は、前記メモリ装置にデータを記録し、前記メモリ装置からデータを読み出すための１対の差動データストローブ信号を含むことを特徴とする制御器。
【請求項３２】
前記データストローブモード変更手段は、前記制御器により出力されるモードレジスタセット命令を含むことを特徴とする請求項３１に記載の制御器。
【請求項３３】
前記データストローブモード変更手段は、前記制御器から前記メモリ装置にデータストローブモード選択信号を提供するためのデータストローブモード選択出力を含むことを特徴とする請求項３１に記載の制御器。
【請求項３４】
前記制御器は、前記メモリ装置が前記第２データストローブモードで動作するときに、前記メモリ装置にデータを記録する間に、記録データ反転フラッグを伝達し、前記メモリ装置からデータを読み出す間に、読み出しデータ反転フラッグを伝達する入出力部をさらに含むことを特徴とする請求項３１に記載の制御器。
【請求項３５】
メモリ装置において、
データを保存するためのメモリセルアレイと、
前記メモリ装置にデータを記録し、前記メモリ装置からデータを読み出すためのデータ入出力バスと、
データが前記メモリセルアレイに記録されるか、前記メモリセルアレイから読み出されるときに、前記データを選択的に反転させるためのデータ反転回路と、
前記メモリ装置の動作を第１データストローブモード、第２データストローブモード及び第３データストローブモードの間で選択的に変更するためのデータストローブモード変更手段と、を含み、
前記第１データストローブモードでは、前記データストローブ信号は、前記メモリ装置にデータを記録するための記録データストローブ信号と前記メモリ装置からデータを読み出すための読み出しデータストローブ信号とを含み、前記データ反転回路は前記データを選択的に反転させるように制御され、
前記第２データストローブモードでは、前記データストローブ信号は、前記メモリ装置にデータを記録し、前記メモリ装置からデータを読み出すための１対の差動データストローブ信号を含み、如何なるデータの反転もなく、
前記第３データストローブモードでは、前記データストローブ信号は、前記メモリ装置にデータを記録し、前記メモリ装置からデータを読み出すための１対の差動データストローブ信号を含み、前記データ反転回路は前記データを選択的に反転させるように制御されることを特徴とするメモリ装置。
【請求項３６】
多数のデータワードにデータを保存するためのメモリセルアレイを有し、前記多数のデータワードの各々は多数のデータバイトを含むメモリ装置と、
前記メモリ装置に連結され、前記メモリ装置にデータを記録し、前記メモリ装置からデータを読み出すための制御器と、を含み、
前記メモリ装置は、データが前記メモリセルアレイに記録されるか、前記メモリセルアレイから読み出されるときに、前記データの各バイトを選択的に反転させるための手段をさらに含むことを特徴とするメモリシステム。
【請求項３７】
前記制御器は多数の記録データ反転フラッグを出力し、前記多数の記録データ反転フラッグの各々は対応するデータワードのバイトが反転されているかどうかを表し、前記データのそれぞれのバイトを選択的に反転するための前記手段は、前記記録データ反転フラッグに対応する前記データワードの各バイトを選択的に反転することを特徴とする請求項３６に記載のメモリシステム。
【請求項３８】
多数のデータワードにデータを保存し、前記多数のデータワードの各々は多数のデータバイトを含むメモリセルアレイと、
前記データが前記メモリセルアレイに記録されるときに、前記データの各バイトを選択的に反転させるための手段と、を含むメモリ装置。
【請求項３９】
前記メモリ装置は、多数の記録データ反転フラッグを受信し、前記多数の記録データ反転フラッグの各々は対応するデータワードのバイトが反転されているかどうかを表し、前記データのそれぞれのバイトを選択的に反転するための前記手段は、前記記録データ反転フラッグに対応する前記データワードの各バイトを選択的に反転することを特徴とする請求項３８に記載のメモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はメモリシステムに係り、特に、２つのモード、すなわちデュアルデータストローブモードとデータ反転を有する単一データストローブモードとの間におけるモード選択を有し、メモリ装置にデータを記録し読み出すメモリシステム及びその方法に関する。
【背景技術】
【０００２】
一般的に、メモリシステムのデータ伝送速度を向上させることがメモリシステム技術の主要目的である。このような目的のために、高周波数と高速の特性を有するメモリ装置の性能を向上させうる多様な技術が開発されてきた。従来のメモリ装置には次の２つの形態のメモリ装置がある。すなわち、単一ＤＱＳ（ＤａｔａＳｔｒｏｂｅ）モードメモリ装置と、デュアルまたは差動ＤＱＳモードメモリ装置と、がそれである。差動ＤＱＳモードメモリ装置の場合では、差動データストローブ信号はノイズマージンを向上させることによってメモリ装置の高周波数特性を向上させうる。一方、単一ＤＱＳモードメモリ装置の場合では、データ反転スキームはメモリ装置での同時スイッチングノイズを減らし、したがって、高周波数動作特性を向上させるのである。この２つの形態のメモリ装置の例は、後述される。
【０００３】
図１は、単一ＤＱＳメモリ装置１００とメモリ制御器２００とを有する従来のメモリシステム１のブロック図である。メモリシステム１は次のデータ反転スキームで動作する。データ記録動作の場合に、ＤＭ＜０：３＞信号はデータマスキング動作を行い、ＷＤＱＳ＜０：３＞信号はデータストローブ信号で動作し、ＤＩＭはデータ（４つの全データバイト）が反転されるべきか否かを表すデータ反転フラッグである。データ読み出し動作の場合に、ＲＤＱＳ＜０：３＞信号はデータストローブ信号で動作し、ＤＭ＜０：３＞信号はデータ反転フラッグで動作する。
【０００４】
図２は、データ反転スキームを有する従来の単一ＤＱＳモードメモリ装置１の例示的なボール（またはピン）の構造を示す。図２に示されたように、ＲＤＱＳ＜０：３＞とＷＤＱＳ＜０：３＞データストローブ信号に対して全部で８つの個別的なピンが要求される。
【０００５】
図３は、従来の単一ＤＱＳモードメモリ装置１００のデータプロセシングを示すブロック図である。メモリ装置１００はバイト０に対するデータプロセシング回路１１０とバイト１に対するデータプロセシング回路１２０、バイト２に対するデータプロセシング回路１３０、バイト３に対するデータプロセシング回路１４０、及びメモリセルアレイ１５０を含む。メモリ装置１００で、ピン１１１、１２１、１３１及び１４１でのＲＤＱＳ＜０：３＞データストローブ信号、及びピン１１２、１２２、１３２、及び１４２でのＷＤＱＳ＜０：３＞データストローブ信号の各単一ビットはメモリセルアレイ１５０の１つの８ｂｉｔバイトを処理するように１つのデータプロセシング回路１１０、１２０、１３０及び１４０に連結される。データ記録動作の場合に、ピン１１４、１２４、１３４及び１４４でのＤＭ＜０：３＞は４つのデータプロセシング回路１１０、１２０、１３０及び１４０の記録データをマスキングする。一方、データ読み出し動作の場合に、ＤＭ＜０：３＞信号の各単一ビットはデータプロセシング回路１１０、１２０、１３０及び１４０のうち１つに対する読み出しデータ反転フラッグとなる。また、データ読み出し動作の場合に、ピン１６０でのＤＩＭは４つのデータバイトの全てに対する記録データ反転フラッグとして使われる。ＤＱ＜０：３＞を含む４つのバイトのデータは入出力ピン１１３、１２３、１３３、及び１４４で入出力される。
【０００６】
図４は、単一ＤＱＳモードメモリ装置１００のバイト０データプロセシング回路１１０のブロック図を示す。図３のデータプロセシング回路１２０、１３０及び１４０はデータプロセシング回路１１０と類似した構造を有する。データプロセシング回路１１０は、データストローブ信号生成器１１３、データ制御回路１１４、及びデータ反転ブロック１１５を含む幾つかの構成要素を有する。データストローブ信号生成器１１３は読み出しデータストローブ信号ＲＤＱＳ０を生成する。データ制御回路１１４はデータ読み出し動作時及びデータ記録動作時の両方でデータの入出力を制御する。ＤＭ０は次の２つの機能を行う。すなわち、ＤＭ０はデータ記録動作時に、バイト０に対する記録データをマスキングする機能と、データ読み出し動作時に、読み出しデータ反転フラッグＲ＿ＦＬＡＧ０を出力する機能を実行する。一方、ＤＩＭはデータ記録動作時に、記録データ反転フラッグＷ＿ＦＬＡＧ０を提供する。データ反転ブロック１１５は、データ読み出し及びデータ記録動作時に、フラッグＲ＿ＦＬＡＧ０及びＷ＿ＦＬＡＧ０の論理値によってそれぞれデータ反転処理を行う。
【０００７】
図５は、従来のデータ反転ブロック１１５を示す。データ反転ブロック１１５はデータトグル検出回路１１５−１及びデータ反転回路１１５−２を含む。データトグル検出回路１１５−１はメモリセルアレイ１５０からの読み出しデータが反転されたか否かを検出し、対応する論理状態を有する読み出しデータ反転フラッグＲ＿ＦＬＡＧ０を出力する。データ反転回路１１５−２は、データ記録モードでＷ＿ＦＡＧの論理値、または、データ読み出しモードでＲ＿ＦＬＡＧの論理値によって、メモリセルアレイ１５０に記録されるか、メモリセルアレイ１５０から読み出されるデータを反転させる。
【０００８】
データ反転ブロック１１５は、メモリ装置１００の入出力バッファで同時スイッチングノイズを減少させ、メモリ装置１００の高周波数特性を向上させる。
【０００９】
図６は、従来のデータトグル検出回路１１５−１を示す。データトグル検出回路１１５−１は、入力データＤＡＴＡ＿ＩＮＴ＜０：７＞を３.５単位の基準電流力量を有する基準ターミナル（REFERENCE TERMINAL）と比較する。例えば、ＤＡＴＡ＿ＩＮＴ＜０：７＞が１１１１１１１０であれば、ノードＮ１は論理ロー状態０にプルダウンされ、出力信号Ｒ＿ＦＬＡＧ０は論理ハイ状態１になる。一方、ＤＡＴＡ＿ＩＮＴ＜０：７＞が１１１０００００であれば、ノードＮ１は論理ハイ状態１にプルアップされ、出力信号Ｒ＿ＦＬＡＧ０は論理ロー状態０になる。したがって、論理的ハイであるＤＡＴＡ＿ＩＮＴ＜０：７＞のビット数が４より多い場合に、Ｒ＿ＦＬＡＧ０は論理ハイ状態になり、論理的ハイであるＤＡＴＡ＿ＩＮＴ＜０：７＞のビット数が４より少ない場合に、Ｒ＿ＦＬＡＧ０は論理ロー状態となる。
【００１０】
図７は、従来のデータ反転回路１１５−２を示す。データ反転回路１１５−２は、データ反転器１１６−１、１１６−２、１１６−３、１１６−４、１１６−６、１１６−７及び１１６−８を含む。図７に示された、前記データ反転器１１６−２、１１６−３、１１６−４、１１６−６、１１６−７及び１１６−８は、データ反転器１１６−１と類似した構成を有する。データ読み出し動作時に、ＲＥＡＤ信号(READ SIGNAL)はスイッチＳ５及びＳ７を閉じ、Ｒ＿ＦＬＡＧ信号はスイッチＳ１及びＳ２のうち１つに対応するデータビットが反転されたか否かによって閉じる。これと同様に、データ記録動作時に、ＷＲＩＴＥ信号(WRITESIGNAL)はスイッチＳ６及びＳ８を閉じ、Ｗ＿ＦＬＡＧ信号はスイッチＳ３及びＳ４のうち１つに対応するデータビットが反転されたか否かによって閉じる。
【００１１】
図８は、データ反転スキームを有するＤＱＳモードメモリ装置のタイミング図を示す。具体的に、図８のタイミング図は、メモリ装置に４データビットが連続的に一度に記録され、メモリ装置から４データビットが連続的に一度に読み出される、いわゆる“バースト−４”動作を有する単一ＤＱＳモードメモリ装置を示す。図８に示されたように、読み出しデータＱ０、Ｑ１、Ｑ２及びＱ３はＲＤＳＱ０の立上がりエッジに同期して、メモリ装置から出力される。一方、記録データＤ０、Ｄ１、Ｄ２、及びＤ３はＷＤＱＳ０パルスの中央に同期して、メモリ装置に記録される（中央ストロービング）。また、ＤＭ０は、データ読み出し動作時に、読み出しデータ反転フラッグとして動作し、データ記録動作時に、記録データをマスキングする。ＤＩＭは、データ記録動作時に、記録データ反転フラッグで動作する。
【００１２】
したがって、データ反転に動作する単一ＤＱＳメモリ装置１００を有する従来のメモリシステム１及びメモリ制御器２００は図１〜図８を通じて説明された。
【００１３】
前述したように、デュアルまたは差動ＤＱＳモードメモリ装置を有する他の形態のメモリシステムもある。
【００１４】
図９は、差動ＤＱＳモードメモリ装置３００及びメモリ制御器４００を有する従来のメモリシステム２のブロック図を示す。
【００１５】
差動ＤＱＳ＜０：３＞及び／ＤＱＳ＜０：３＞信号はデータ読み出し動作及びデータ記録動作の両方でデータストローブで動作する。データ記録動作時に、ＤＭ＜０：３＞信号は、データマスキング動作を行う。差動ＤＱＳモードメモリ装置３００はデータ反転をしないために、差動ＤＱＳモードメモリ装置３００のＤＩＭピンは不要である。
【００１６】
図１０は、従来の差動ＤＱＳモードメモリ装置４００の例示的なボール（またはピン）の構造を示す。図９に示されたように、ＤＱＳ＜０：３＞及び／ＤＱＳ＜０：３＞データストローブ信号に対して全部で８つの個別的なピンが要求される。
【００１７】
図１１は、従来の差動ＤＱＳモードメモリ装置３００のデータプロセシングのブロック図を示す。差動ＤＱＳモードメモリ装置３００は、バイト０に対するデータプロセシング回路３１０、バイト１に対するデータプロセシング回路３２０、バイト２に対するデータプロセシング回路３３０、バイト３に対するデータプロセシング回路３４０、及びメモリセルアレイ３５０を含む。メモリ装置３００で、ピン３１１，３２１，３３１及び３４１での／ＤＱＳ＜０：３＞データストローブ信号、及びピン３１２、３２２，３３２及び３４２でのＤＱＳ＜０：３＞の各単一ビットは、メモリセルアレイ３５０の１つの８ｂｉｔバイトのデータを処理するためのデータプロセシング回路３１０、３２０、３３０及び３４０のうち何れか１つに連結される。データ記録動作時に、ピン３１４，３２４，３３４及び３４４でのＤＭ＜０：３＞は４つのデータプロセシング回路３１０、３２０、３３０及び３４０に対する記録データをマスキングする。入出力端３１３，３２３，３３３及び３４３ではＤＱ＜０：３１＞を含む４バイトのデータが入出力される。
【００１８】
図１２は、従来の単一ＤＱＳモードメモリ装置３００を有するバイト０データプロセシング回路３１０のブロック図を示す。図１１のデータプロセシング回路３２０，３３０及び３４０は、データプロセシング回路３１０と類似している。データプロセシング回路３１０は、データストローブ制御回路３１３及びデータ制御回路３１４を含んで多数の構成要素を含む。データストローブ信号生成器３１３は、データ読み出し動作時に、データストローブ信号ＤＱＳ０及び／ＤＱＳ０を生成し、データ記録動作時に、データストローブ信号ＤＱＳ０及び／ＤＱＳ０を受信する。データ制御回路３１４は、データ記録動作時及びデータ読み出し動作時に、いずれでもデータ入出力を制御する。ＤＭ０はデータ記録動作時に、記録データをマスキングする。
【００１９】
図１３は、データ反転回路を有さない差動ＤＱＳモードメモリ装置のタイミング図を示す。具体的に、図１３のタイミング図はメモリ装置にデータを４データバイトが連続的に一度に記録されるかメモリ装置からデータが４データバイトが連続的に一度に読み出される、いわゆる“バースト−４”動作を有する差動ＤＱＳモードメモリ装置を示す。図１３に示されたように、読み出しデータＱ０、Ｑ１、Ｑ２及びＱ３はＲＱＳ０の立上がりエッジに同期してメモリ装置から出力される。一方、記録データＤ０、Ｄ１、Ｄ２、及びＤ３はＷＤＱＳ０パルスの中央に同期してメモリ装置に入力される（中央ストロービング）。また、ＤＭ０はデータ記録動作時に、記録データをマスキングする。
【００２０】
図３９（ａ）〜（ｃ）は、デュアル（差動）ＤＱＳモードメモリ装置とデータ反転スキームを有する単一ＤＱＳモードメモリ装置とが、データ反転を有さない単一ＤＱＳモードメモリ装置に比べて、どのように高周波数特性（速度）が向上したかを説明するための図である。図３９（ａ）は、単一ＤＱＳモードメモリ装置の読み出し動作時のタイミング図を示し、図３９（ｂ）は、デュアル（差動）ＤＱＳモードメモリ装置の読み出し動作時のタイミング図を示し、図３９（ｃ）は、データ反転スキームを有する単一ＤＱＳモードメモリ装置の読み出し動作時のタイミング図を示す。図３９（ａ）〜（ｃ）で、“ＭＤ”はメモリ装置を示し、“ＭＣ”はメモリ制御器を示す。それぞれの場合で、メモリ制御器はデータストローブ信号ＤＱＳを伴うデータＤＱ’ｓを受信する。ｔＳ１及びｔＨ１で示された間隔は、データＤＱ’ｓとデータストローブ信号ＤＱＳとのタイミングマージンを表す。
【００２１】
図３９（ａ）〜（ｃ）はデュアル（差動）ＤＱＳモードメモリ装置がＤＱＳ信号の不要な領域を減少させて高周波数特性を向上する方法を図示する。一方、単一ＤＱＳモードメモリ装置はデータＤＱ’ｓの不要な領域を減少させて高周波数特性を向上する。
【００２２】
前述したように、データ反転スキームのある単一ＤＱＳメモリ装置を有するメモリシステムの構成及び動作は、差動ＤＱＳメモリ装置を有するメモリシステムの構成及び動作と明確な差がある。したがって、メモリシステムによって、適切なメモリ装置が使われなければならない。すなわち、データ反転を有するように設計された単一ＤＱＳメモリシステムは、データ反転回路を有さない差動ＤＱＳメモリ装置とは正常に動作しない。これと同様に、データ反転を有さない差動ＤＱＳメモリシステムは、データ反転回路を有する単一ＤＱＳメモリ装置とは正常に動作しない。
【００２３】
したがって、データ反転を有する単一ＤＱＳモードとデュアルまたは差動ＤＱＳモードの両方で動作できる方法及びメモリシステムを提供する必要性がある。また、データ反転するように設計された単一ＤＱＳメモリシステムと、データ反転のない差動ＤＱＳメモリシステムの何れでも動作できるメモリ装置を提供する必要性がある。
【発明の開示】
【発明が解決しようとする課題】
【００２４】
本発明が解決しようとする技術的課題は、データ反転を有する単一ＤＱＳモードとデュアルＤＱＳモードとの何れでも動作できる方法及びメモリシステムを提供することである。
【課題を解決するための手段】
【００２５】
前記技術的課題を達成するための本発明の一面によるメモリシステムは、データを保存するためのメモリセルアレイ、及び前記メモリセルアレイにデータが記録されるか前記メモリセルアレイからデータが読み出される場合に、前記データを選択的に反転させるためのデータ反転回路を具備するメモリ装置、前記メモリ装置に連結され、データストローブ信号に応答して前記メモリ装置にデータを記録し、前記メモリ装置からデータを読み出すための制御器、及び前記メモリ装置の動作を第１データストローブモードと第２データストローブモードとの間で選択的に変更するためのデータストローブモード変更手段を含む。前記第１データストローブモードでは、前記データストローブ信号は、前記メモリ装置にデータを記録するための記録データストローブ信号と前記メモリ装置からデータを読み出すための読み出しデータストローブ信号とを含む。前記第２データストローブモードでは、前記データストローブ信号は、前記メモリ装置にデータを記録し、前記メモリ装置からデータを読み出すための１対の差動データストローブ信号を含む。
【００２６】
本発明の他の実施形態によるメモリ装置は、データを保存するためのメモリセルアレイ、前記メモリ装置にデータを記録し、前記メモリ装置からデータを読み出すためのデータ入出力バス、データが前記メモリセルアレイに記録されるか前記メモリセルアレイから読み出される時に、前記データを選択的に反転させるためのデータ反転回路、及び前記メモリ装置の動作を第１データストローブモード、第２データストローブモード及び第３データストローブモードの間で選択的に変更するためのデータストローブモード変更手段を含む。前記第１データストローブモードでは、前記データストローブ信号は、前記メモリ装置にデータを記録するための記録データストローブ信号と前記メモリ装置からデータを読み出すための読み出しデータストローブ信号とを含み、前記データ反転回路は前記データを選択的に反転させるように制御される。前記第２データストローブモードでは、前記データストローブ信号は、前記メモリ装置にデータを記録し、前記メモリ装置からデータを読み出すための１対の差動データストローブ信号を含み、如何なるデータの反転もない。前記第３データストローブモードでは、前記データストローブ信号は、前記メモリ装置にデータを記録し、前記メモリ装置からデータを読み出すための１対の差動データストローブ信号を含み、前記データ反転回路は前記データを選択的に反転させるように制御される。
【００２７】
本発明のさらに他の実施形態によるメモリシステムは、多数のデータワードにデータを保存するためのメモリセルアレイを有し、前記多数のデータワードの各々は多数のデータバイトを含むメモリ装置、及び前記メモリ装置に連結され、前記メモリ装置にデータを記録し、前記メモリ装置からデータを読み出すための制御器を含み、前記メモリ装置は、データが前記メモリセルアレイに記録されるか前記メモリセルアレイから読み出される時に、前記データの各バイトを選択的に反転させるための手段をさらに含む。
【００２８】
本発明のさらに他の実施形態によるメモリ装置は、多数のデータワードにデータを保存し、前記多数のデータワードの各々は多数のデータバイトを含むメモリセルアレイ、及び前記データが前記メモリセルアレイに記録される時に、前記データの各バイトを選択的に反転させるための手段を含む。
【００２９】
本発明の一実施形態で、メモリ装置のメモリセルに多数のデータワードを含み、前記多数のデータワードの各々は多数のデータバイトを含むデータを記録する方法は、メモリ装置に入力されたデータでデータワードを受信する段階、メモリ装置で多数の記録データ反転フラッグを受信する段階、前記記録データ反転フラッグに対応して受信されたデータワードのそれぞれのバイトを選択的に反転させる段階、及び前記メモリセルに前記選択的に反転されたデータを記録する段階を含み、前記各記録データ反転フラッグは受信されたデータワードの対応するバイトが反転されたかどうかを表す。
【００３０】
本発明の他の実施形態で、メモリセルに記録されたデータを出力する方法は、データワードのそれぞれのバイトを選択的に反転させる段階、多数の記録データ反転フラッグをセットする段階、前記選択的に反転されたデータワードを出力する段階、及び前記多数の記録データ反転フラッグを出力する段階を含み、前記それぞれの記録データ反転フラッグは、対応する前記データワードのバイトが反転されたどうかを表す。
【００３１】
本発明のさらに他の実施形態では、制御器とメモリ装置との間に、多数のデータワードを含み、前記多数のデータワードの各々は多数のデータバイトを含むデータを送受信する方法は、データワードの各バイトを選択的に反転させる段階、多数の記録データ反転フラッグをセットする段階、前記選択的に反転されたデータワードを出力する段階、前記多数の記録データ反転フラッグを出力する段階、前記メモリ装置に入力されたデータで前記選択的に反転されたデータワードを受信する段階、前記メモリ装置で前記多数の記録データ反転フラッグを受信する段階、前記記録データ反転フラッグに対応する前記受信されたデータワードの各バイトを選択的に反転させる段階、及び前記選択的に反転された受信データワードを前記メモリ装置のメモリセルアレイに記録する段階を含み、前記それぞれの記録データ反転フラッグは対応する前記データワードのバイトが反転されたかどうかを表す。
【００３２】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには本発明の望ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照せねばならない。
【発明の効果】
【００３３】
本発明によれば、差動データストローブモードとデータ反転スキームを有する単一データストロービングモードとを追加的なピンの割当てなしに選択的に使用できる。したがって、半導体メモリ装置をシステムに適用した時に、高い信号忠実度を有するモードが選択できる。したがって、半導体メモリ装置を使用するシステム全体の特性が向上されうる。
【発明を実施するための最良の形態】
【００３４】
以下、添付した図面を参照して本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に提示された同じ参照符号は同様の構成部材を示す。
【００３５】
図１４は、本発明によるメモリ装置の第１実施形態を示すブロック図である。メモリシステム３はメモリ装置５００、メモリ制御器６００を含む。後述するが、メモリ装置５００はデータ反転を有する第１（単一ＤＱＳ）データストローブモード、またはデータ反転を有さない第２（差動ＤＱＳ）データストローブモードで動作できる。
【００３６】
メモリ制御器はメモリ装置５００にモードレジスタセットＭＲＳ命令を提供するデータストローブモード変更手段及びデータ反転回路を含む。ＭＲＳ命令はデータ反転を有する単一ＤＱＳＳＭモードとデータ反転を有さない差動ＤＱＳ ＤＭモードとを選択するための情報を含む。
【００３７】
すなわち、メモリ装置５００は第１実施形態によるＳＭ／ＤＭモード選択信号生成器７００を含む。前記ＳＭ／ＤＭモード選択信号生成器７００はＭＲＳ命令を受信し、前記ＭＲＳ命令に応答してメモリ装置に対する第１または第２データストローブモードのうち１つを選択する。
【００３８】
図１５は、メモリ装置５００のボール（またはピン）の例示的な構造を表す。図１５に示されたように、ボール（またはピン）の名称は図１０に示された差動ＤＱＳＤＭメモリ装置と同一である。しかし、後述するが、前記ボール（またはピン）の幾つかの信号の機能はモード選択信号の論理値によって異なる。
【００３９】
図１６は、本発明の第１実施形態によるメモリ装置５００のデータプロセシングを示すブロック図である。メモリ装置５００は、バイト０に対するデータプロセシング回路５１０、バイト１に対するデータプロセシング回路５２０、バイト２に対するデータプロセシング回路５３０、バイト３に対するデータプロセシング回路５４０、及びメモリセルアレイ５５０を含む。メモリ装置５００は、ピン５１１，５２１，５３１、及び５４１での／ＤＱＳ＜０：３＞、ＦＬＡＧ＜０：３＞データストローブ信号、ピン５１２，５２２，５３２及び５４２でのＤＱＳ＜０：３＞データストローブ信号の各単一ビットはメモリセルアレイ５５０の１つの８ｂｉｔバイトのデータをプロセシングするデータプロセシング回路５１０、５２０、５３０、及び５４０のうち１つに連結される。データ記録動作（データ書き込み動作）時に、ピン５１４、５２４、５３４及び５４４でのＤＭ＜０：３＞は４つのデータプロセシング回路５１０、５２０、５３０、及び５４０に対する記録データをマスキングする。ＤＱ＜０：３１＞を含む４バイトのデータは入出力端５１３、５２３、５３３、及び５４３で入出力される。
【００４０】
すなわち、メモリ装置５００はＭＲＳ命令を受信し、前記ＭＲＳ命令に応答してメモリ装置の第１または第２データストローブモードのうち１つを選択するＳＭ／ＤＭモード選択信号ＳＥＬを生成する、ＳＭ／ＤＭモード選択信号生成器７００を含む。ＳＭ／ＤＭモード選択信号生成器７００の機能については後述される。図１６に示されたように、ＭＲＳ命令は多数の入力信号（例えば、ＣＫ、／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥａｎｄ Ａ１１）の特定の論理的結合を含む。
【００４１】
図１７は、本発明の第１実施形態によるメモリ装置５００のバイト０に対するデータプロセシング回路５１０のブロック図である。図１６のデータプロセシング回路５２０、５３０、及び５４０はデータプロセシング回路５１０と類似した構造を有する。データプロセシング回路５１０は、データストローブ信号制御回路５１３、データ制御回路５１４、及びデータ反転ブロック５１５を含む幾つかの構成要素を含む。データストローブ信号制御回路５１３は読み出しデータストローブ信号（ＤＱＳ０＿を生成する。データ制御回路５１４はデータ読み出し動作時及びデータ記録動作時の何れもから入出力されるデータを制御する。ＤＭ０はデータ記録動作時に、バイト０に対する記録データをマスキングする。データ反転ブロック５１５は、メモリ装置５００がＳＭ／ＤＭモード選択信号によってデータ反転を有する第１（単一ＤＱＳ）データストローブモードで動作する時に、フラッグＲ＿ＦＬＡＧ０及びＷ＿ＦＬＡＧ０によって読み出し及び記録動作時に、データ反転プロセシングを行う。ＳＭ／ＤＭモード選択信号ＳＥＬに応答して、マルチプレクサＭ１及びＭ２は／ＤＱＳ０、ＦＬＡＧ０データストローブ信号が、データ反転がある第１（単一ＤＱＳ）データストローブモードのデータ反転フラッグと、データ反転のない第２（差動ＤＱＳ）データストローブモードの差動データストローブ信号との間で機能するようにスイッチングする。データ反転がある第１（単一ＤＱＳ）データストローブモードで、／ＤＱＳ０、ＦＬＡＧ０信号は読み出しまたは記録データ反転フラッグ２つとも機能する。
【００４２】
図１８は、データ反転ブロック５１５の一実施形態を示す。データ反転ブロック１１５はデータトグル検出回路１１５−１、データ反転回路１１５−２、及びフラッグリセット回路５１５−３を含む。データトグル検出回路１１５−１は、メモリセルアレイから入力された読み出しデータが反転されたか否かを検出し、対応するロジック状態を有する読み出しデータ反転フラッグＲ＿ＦＬＡＧ０を出力する。データ反転回路１１５−２は、メモリセルに記録されるデータまたはメモリセルから読み出されるデータを、データ記録モードでは記録データ反転フラッグＷ＿ＦＬＡＧ０、またはデータ読み出しモードでは読み出しデータ反転フラッグＲ＿ＦＬＡＧ０によって反転させる機能を実行する。
【００４３】
フラッグリセット回路５１５−３は、ＳＭ／ＤＭモード選択信号ＳＥＬがメモリ装置５００が第２（差動ＤＱＳ）データストローブモードを示す時（例えば、ＳＥＬが論理ロー状態である時）に、フラッグＲ＿ＦＬＡＧ０及びＷ＿ＦＬＡＧ０を（例えば、論理ロー状態に）リセットする。この場合、論理ロー状態は何れのモードも如何なるデータ反転もないことを表す。
【００４４】
図１９は、フラッグリセット回路５１５−３の一実施形態を示す。図１９の例示的な図面で容易に分かるように、ＳＭ／ＤＭモード選択信号ＳＥＬが、メモリ装置５００がデータ反転のない第２（差動ＤＱＳ）データストローブモードで動作するように表す、論理ロー状態へ行く時には、Ｒ＿ＦＬＡＧ０及びＷ＿ＦＬＡＧ０信号は常に論理ロー状態にプルダウンされる。
【００４５】
図２０は、図１６のメモリ装置５００のようなメモリ装置のタイミング図の最初の例を示す。図２０のタイミング図は、メモリ装置がデータ反転を有する第１（単一ＤＱＳ）データストローブモードで動作する時の場合と関係がある。この場合、ＳＭ／ＤＭモード選択信号ＳＥＬは論理ハイ状態を有する。このモードでは、ＤＱＳ＜０：３＞信号はデータ読み出し動作及びデータ記録動作の両方に対して単一データストローブとして機能する。一方、／ＤＱＳ＜０：３＞信号はデータ読み出し及びデータ記録の両方で読み出し／記録データ反転フラッグとして機能する。図２０に示されたように、読み出しデータＱ０、Ｑ１、Ｑ２及びＱ３はＤＱＳ０の立上がりエッジに同期してメモリ装置から出力される。一方、記録データＤ０、Ｄ１、Ｄ２及びＤ３はＤＱＳ０パルスの中央に同期してメモリ装置に入力される（中央ストロービング）。
【００４６】
図２１は、図１６のメモリ装置５００のようなメモリ装置のタイミング図の第２番目の例を示す。図２１のタイミング図は、メモリ装置がデータ反転を有さない第２（差動ＤＱＳ）データストローブモードで動作する時の場合と関係ある。この場合、ＳＭ／ＤＭモード選択信号ＳＥＬは論理ロー状態を有する。このモードでは、ＤＱＳ＜０：３＞及び／ＤＱＳ＜０：３＞信号はデータ読み出し及びデータ記録動作の何れに対してもデュアル（または差動）データストローブとして機能する。図２１に示されたように、読み出しデータＱ０、Ｑ１、Ｑ２及びＱ３はＤＱＳ０及び／ＤＱＳ０の立上がりエッジに同期してメモリ装置から出力される。一方、記録データＤ０、Ｄ１、Ｄ２及びＤ３はＤＱＳ０及び／ＤＱＳ０の中央に同期してメモリ装置に記録される（中央ストロービング）。
【００４７】
図２２は、本発明の第１実施形態によるＳＭ／ＤＭモード選択信号生成器７００を示した図である。メモリ装置は中央入力信号の多様な論理値の結合によりモードレジスタアドレスにコーディングされるモードレジスタセットＭＲＳ命令に動作する。モードレジスタはメモリ装置の多様な動作モードを制御するためのデータを保存する。例えば、モードレジスタは、ＣＡＳレイテンシ（ＣＡＳｌａｔｅｎｃｙ：ＣＬ）、コラムアドレスモード（例えば、バースト形態：ＢＴ）、バースト長（ｂｕｒｓｔ ｌｅｎｇｔｈ：ＢＬ）、テストモード（ｔｅｓｔ ｍｏｄｅ：ＴＭ）及びメモリ装置の多様なオプションをセットできる。モードレジスタにデフォルト値が定義される場合もあり、定義されない場合もある。
【００４８】
図２２の例では、ＭＲＳ命令は／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥラインに論理ロー値を設定することによって設定される。付随するアドレスラインは多数のモードをコーディングできる。モードレジスタの内容はメモリ装置がアイドル状態にある間に変更できる。図２２の例ではＳＭ／ＤＭモード選択信号生成器７００はメモリ装置に対するＭＲＳ命令を受信し、ＳＭ／ＤＭモード選択信号ＳＥＬを出力するデコーダを含む。具体的には、前記モード選択信号生成器７００は、多数の入力信号それぞれの論理状態からＭＲＳ命令をデコーディングし、デコーディングした値からＳＭ／ＤＭモード選択信号ＳＥＬを生成する。
【００４９】
図２３は、本発明の第１実施形態によるモード選択信号生成器７００のタイミング図である。
【００５０】
図２４は、モードレジスタセットＭＲＳテーブルを示す。図２４に示されたように、ＭＲＳテーブルは機能による他のレジスタアドレスに対応して多様な分野に分けられる。例えば、バースト長ＢＬはＡ０−Ａ２を使用し、コラムアドレスモードＢＴはＡ３を使用し、ＣＡＳレイテンシＣＬはＡ４−Ａ６を使用し、テストモードはＡ７を使用する。図２４の例では、ＳＭ／ＤＭモード選択信号ＳＥＬはレジスタアドレスＡ１１を使用する。レジスタアドレスＡ１１に保存されたデータが“１”であれば、メモリ装置はＳＭメモリ装置、すなわち、データ反転を有する第１（単一ＤＱＳ）データストローブモードで動作する。レジスタアドレスＡ１１に保存されたデータが“０”であれば、メモリ装置はＤＭメモリ装置、すなわち、データ反転のない第２（デュアルＤＱＳ）データストローブモードで動作する。
【００５１】
前述した、第１実施形態によれば、メモリ装置は、受信されたＭＲＳ命令に応じて、データ反転を有する第１（単一ＤＱＳ）データストローブモード、またはデータ反転を有さない第２（差動ＤＱＳ）データストローブモードで動作する。したがって、モード選択をするためにメモリ装置にいかなる付加的なボールまたはピンも要求されない。
【００５２】
下記の表１は図１４及び図１７のメモリ装置５００の多様な入出力の機能を図１及び図３のメモリ装置１００の入出力及び図９及び図１１のメモリ装置３００の入出力の機能と比較する。
【００５３】
【表１】
2005032417.tif 000003
【００５４】
すなわち、第２（差動ＤＱＳ）データストローブモードである時に、メモリ装置５００は４つの記録データ反転フラッグ／ＤＱＳ＜０：３＞で動作するために、記録反転はデータ上のバイト単位で個別に行われうる。このような動作は図３のメモリ装置１００の動作と反対である。
【００５５】
図２５は、本発明の第２実施形態によるメモリシステムを示すブロック図である。本発明によるメモリシステム４は、メモリ装置８００及びメモリ制御器９００を含む。メモリ装置８００はデータ反転を有する第１（単一ＤＱＳ）データストローブモード、またはデータ反転を有さない第２（差動ＤＱＳ）データストローブモードで動作できる。メモリ制御器９００はデータ反転回路及びデータストローブモード変更手段を含む。
【００５６】
メモリシステム４で、メモリ装置８００はＳＭ／ＤＭモード選択信号ＳＥＬを受信するための専用の外部ボール（またはピン）を含む。したがって、ＳＭ／ＤＭモード選択信号ＳＥＬはメモリ制御器９００のデータストローブモード変更手段から外部ボールまたはピンに出力される。メモリ装置８００の他の連結されていない（ＮＣ）または使われていない外部ボールまたはピンはＳＭ／ＤＭモード選択信号ＳＥＬのために利用されうる。
【００５７】
図２６は、本発明の第２実施形態によるメモリ装置８００のデータプロセシングを示したブロック図である。図２６は図１６に示されたメモリ装置５００のデータプロセシングを示した図面とは入力５６０でＭＲＳ命令を受信することを除いては類似している。メモリ装置８００は外部ボールまたはピン５７０を通じてＳＭ／ＤＭモード選択信号ＳＥＬを直接受信する。
【００５８】
図２７は、本発明の第３実施形態によるメモリシステム５を示すブロック図である。メモリシステム５はメモリ装置１０００及びメモリ制御器１１００を含む。メモリ装置１０００はデータ反転を有する第１（単一ＤＱＳ）データストローブモード、またはデータ反転のない第２（差動ＤＱＳ）データストローブモードで動作できる。
【００５９】
メモリシステム５で、メモリ装置１０００はＳＭ／ＤＭモード選択信号ＳＥＬを生成する。このために、メモリ装置１０００はＳＭ／ＤＭモード選択信号生成器１２００を含む。
【００６０】
図２８は、図２７のＳＭ／ＤＭモード選択信号生成器１２００の第１実施形態の変形である、ＳＭ／ＤＭモード選択信号生成器の第２実施形態を示した図である。図２８のＳＭ／ＤＭモード選択信号生成器１２００は、ヒューズが切断されているか否かによってその論理的値の異なるモード選択信号を出力するヒューズ信号生成器である。メモリ装置１０００に対するパワーアップをする間に、パワーアップ信号はロー電圧レベルから始めて順次にハイ電圧レベルに遷移される。もしヒューズが切断されたならば（例えば、ウェーハ製作段階で）、ノードＮ２はハイ電圧レベルＶＤＤに充電され、ＳＭ／ＤＭモード選択信号ＳＥＬは論理的ハイ値を有する。一方、ヒューズが切断されなかったならば、ノードＮ２はヒューズにより接地に連結され、ＳＭ／ＤＭモード選択信号ＳＥＬは論理的ロー値を有する。
【００６１】
図２９は、図２７のＳＭ／ＤＭモード選択信号生成器１２００の第２実施形態の変形である、ＳＭ／ＤＭモード選択信号生成器の第３実施形態を示した図である。図２９の実施形態で、モード選択信号の論理値は、メモリ装置のボール、ピンまたはパッドを固定された電圧レベルに連結させることによって決定される。すなわち、ボールまたはピンの場合に、ＳＥＬのための専用ボールまたはピンはメモリ装置が装着された回路ボード上での連結を通じて、ＶＤＤ（論理ハイ）またはＶＳＳ（論理ロー）のうち何れか１つに連結される。また、パッドの場合に、半導体ウェーハ上の専用パッドがカプセル化される前にボンディングワイヤーを通じてＶＤＤ（論理ハイ）またはＶＳＳ（論理ロー）のうち何れか１つに連結される。
【００６２】
図３０は、本発明の第３実施形態によるメモリ装置のデータプロセシングを示したブロック図である。図３０は図１６に示されたメモリ装置５００のデータプロセシングを示したブロック図と類似している。ただし、図３０ではバイト０データプロセシング回路１４１０が異なる３つのデータプロセシング回路１４２０、１４３０及び１４４０に記録データ反転フラッグＷ＿ＦＬＡＧを生成することが異なる。
【００６３】
図３１は、本発明の第２実施形態によるバイト０データプロセシング回路１４１０のブロック図である。図３０のデータプロセシング回路１４２０、１４３０及び１４４０はデータプロセシング回路１４１０と異なる構造を有している。これについては後述する。データプロセシング回路１４１０はデータストローブ信号制御回路５１３、データ制御回路５１４及びデータ反転ブロック５１５を含む幾つかの構成要素を含む。データストローブ信号制御回路５１３は読み出しデータストローブ信号ＤＱＳ０を生成する。データ制御回路５１４はデータ読み出し時及びデータ記録動作時に、何れの場合でもデータの入出力を制御する。ＤＭ０はデータ記録動作時に、記録データをマスキングする。データ反転ブロック５１５は、メモリ装置５００がＳＭ／ＤＭモード選択信号ＳＥＬに応答し、データ反転を有する第１（単一ＤＱＳ）データストローブモードで動作する時に、フラッグＲ＿ＦＬＡＧ０及びＷ＿ＦＬＡＧによって読み出し及び記録動作時にデータ反転処理を行う。マルチプレクサＭ１及びＭ２は、／ＤＱＳ０、ＦＬＡＧ０データストローブ信号が、データ反転のある第１（単一ＤＱＳ）データストローブモードのデータ反転フラッグと、データ反転のない第２（差動ＤＱＳ）データストローブモードの差動データストローブ信号との間で機能するようにスイッチングする。
【００６４】
バイト０データプロセシング回路１４１０で、マルチプレクサＭ２は／ＤＱＳ０、ＦＬＡＧ０信号を受信し、データ反転のある第１（単一ＤＱＳ）データストローブモードを表すＳＭ／ＤＭモード選択信号ＳＥＬに応答し、４つのデータプロセシング回路１４１０、１４２０、１４３０、及び１４４０の何れにも対してＷ＿ＦＬＡＧ記録データ反転フラッグを生成し、メモリセルアレイ５５０に記録されるすべての４つのバイトをプロセシングする。
【００６５】
図３２は、バイト１データプロセシング回路となる、本発明の第３実施形態によるデータプロセシング回路１４２０を示すブロック図である。図３０のデータプロセシング回路１４３０及び１４４０はデータプロセシング回路１４２０と類似する構造を有する。データプロセシング回路１４２０はデータプロセシング回路１４１０と類似しているが、データプロセシング回路１４２０はマルチプレクサＭ２がなく、その代りにバイト０データ処理回路１４１０のマルチプレクサＭ２からＷ＿ＦＬＡＧ記録データ反転フラッグを受信することが異る。したがって、／ＤＱＳ１、ＦＬＡＧ１信号は常にデータプロセシング回路１４２０のデータストローブ信号制御回路５１３に提供される。
【００６６】
図３３は、本発明の第４実施形態によるメモリシステム６を示したブロック図である。メモリシステム６はメモリ装置１５００及びメモリ制御器１６００を含む。メモリ装置１５００はデータ反転を有する第１（単一ＤＱＳ）データストローブモード、またはデータ反転を有さない第２（差動ＤＱＳ）データストローブモードで動作できる。図３３のメモリシステム６のブロック図は図１４のメモリシステム３と類似したブロック図である。ただし、図３３のメモリシステム６は、メモリ装置１５００で、ＭＲＳ命令がメモリ装置１５００がデータ反転のある第１（単一ＤＱＳ）データストローブモードで動作することを表わす時は常にデータマスク信号ＤＭ＜０：３＞がデータ読み出し動作時に、読み出しデータ反転フラッグとして動作するが、図１４のメモリ装置では、ＭＲＳ命令が、メモリ装置５００がデータ反転のある第１（単一ＤＱＳ）データストローブモードで動作することを表す時は常に／ＤＱＳ＜０：３＞、ＦＬＡＧ＜０：３＞信号が読み出しデータ反転フラッグとして動作することが異る。図１４のメモリ装置５００と図３３のメモリ装置１５００の何れでも、ＭＲＳ命令がメモリ装置５００または１５００がデータ反転を有する第１（単一ＤＱＳ）データストローブモードで動作する時は常に／ＤＱＳ＜０：３＞、ＦＬＡＧ＜０：３＞信号はデータ記録動作時に、記録データ反転フラッグとして動作する。
【００６７】
図３４は、本発明の第４実施形態によるメモリ装置１５００のデータプロセシングを示したブロック図である。メモリ装置１５００はバイト０に対するデータプロセシング回路１５１０、バイト１に対するデータプロセシング回路１５２０、バイト２に対するデータプロセシング回路１５３０、バイト３に対するデータプロセシング回路１５４０及びメモリセルアレイ５５０を含む。メモリ装置１５００で、ピン５１１、５２１、５３１及び５４１での／ＤＱＳ＜０：３＞、ＦＬＡＧ＜０：３＞データストローブ信号、及びピン５１２，５２２，５３２及び５４２でのＤＱＳ＜０：３＞データストローブ信号の各単一ビットは、メモリセルアレイ５５０の１つの８ｂｉｔバイトのデータをプロセシングするためにデータプロセシング回路１５１０、１５２０、１５３０、及び１５４０のうち１つに連結される。データ記録動作時に、ピン５１４、５２４、５３４及び５４４のＤＭ＜０：３＞は４つのデータプロセシング回路１５１０、１５２０、１５３０及び１５４０への記録データをマスキングする。ＭＲＳ命令がメモリ装置１５００がデータ反転のある第１（単一ＤＱＳ）データストローブモードで動作することを表す時は常に、データ読み出し動作時に、ＤＭ＜０：３＞は読み出しデータ反転フラッグとして機能する。ＤＱ＜０：３＞を含む４バイトのデータは入出力端５１３、５２３、５３３、及び５４３で入出力される。
【００６８】
したがって、メモリ装置１５００は、ＭＲＳ命令を受信し、ＭＲＳ命令に応答してメモリ装置に対して第１または第２データストローブモードを選択するＳＭ／ＤＭモード選択信号ＳＥＬを生成するＳＭ／ＤＭモード選択信号生成器７００を含む。これについては後述する。図１６に示されたように、ＭＲＳ命令は多数の入力信号（例えば、ＣＫ、／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ及びＡ１１）の特定の論理的結合を含みうる。
【００６９】
図３５は、メモリ装置１５００の本発明の第４実施形態によるバイト０データプロセシング回路１５１０を示すブロック図である。図３４のデータプロセシング回路１５２０、１５３０、及び１５４０はデータプロセシング回路１５１０と類似した構造を有する。データプロセシング回路１５１０はデータストローブ信号制御回路５１３、データ制御回路５１４、及びデータ反転ブロック５１５を含む幾つかの構成要素を含む。データストローブ信号制御回路５１３は読み出しデータストローブ信号ＤＱＳ０を生成する。データ制御回路５１４はデータ読み出し及びデータ記録動作の全ての場合でデータの入出力を制御する。ＤＭ０はデータ記録動作時に、記録データをマスキングする。ＳＭ／ＤＭモード選択信号ＳＥＬがメモリ装置がデータ反転を有する第１（単一ＤＱＳ）データストローブモードで動作することを表す時は常に、データ読み出し動作時に、ＤＭ０は読み出しデータ反転フラッグとして機能する。メモリ装置５００がＳＭ／ＤＭモード選択信号ＳＥＬに応答してデータ反転を有する第１（単一ＤＱＳ）データストローブモードで動作する時に、データ反転ブロック５１５はＲ＿ＦＬＡＧ０、Ｗ＿ＦＬＡＧ０フラッグによってデータ読み出し及び記録動作時に、データ反転処理を行う。ＳＭ／ＤＭモード選択信号ＳＥＬに応答して、マルチプレクサＭ２は／ＤＱＳ０、ＦＬＡＧ０データストローブ信号を、データ反転のある第１（単一ＤＱＳ）データストローブモードの記録データ反転フラッグと、データ反転のない第２（差動ＤＱＳ）データストローブモードの差動データストローブ信号との間で機能するようにスイッチングする。一方、データ読み出し動作時に、メモリ装置１５００がＳＭ／ＤＭモード選択信号ＳＥＬに応答して第１（単一ＤＱＳ）データストローブモードで動作する時に、スイッチＳ９は読み出しデータ反転フラッグであってＲ＿ＦＬＡＧ０をＤＭ０ピンとして提供する。
【００７０】
図３６は、本発明の第５実施形態によるメモリ装置１６００のデータプロセシングを示したブロック図である。図３６は図３４に示されたメモリ装置１５００のデータプロセシングブロック図と類似しているが、図３６のバイト０データプロセシング回路１６１０が異なる３つのデータプロセシング回路１６２０、１６３０、及び１６４０に記録データ反転フラッグＷ＿ＦＬＡＧを生成することが異なる。
【００７１】
図３７は、本発明の第５実施形態によるデータプロセシング回路１６１０を示すブロック図である。図３６のデータプロセシング回路１６２０、１６３０、及び１６４０はデータプロセシング回路１６１０と異なる構造を有する。これについては後述する。データプロセシング回路１６１０はデータストローブ信号制御回路５１３、データ制御回路５１４、及びデータ反転ブロック５１５を含む幾つかの構成要素を含む。データストローブ信号制御回路５１３は読み出しデータストローブ信号ＤＱＳ０を生成する。データ制御回路５１４はデータ読み出し及びデータ記録動作の何れでもデータの入出力を制御する。ＤＭ０はデータ記録動作時に、記録データをマスキングする。データ反転ブロック５１５は、メモリ装置１６００がＳＭ／ＤＭモード選択信号ＳＥＬによってデータ反転を有する第１（単一ＤＱＳ）データストローブモードで動作する時に、フラッグＲ＿ＦＬＡＧ０及びＷ＿ＦＬＡＧによって読み出し及び記録動作時に、データ反転処理を行う。ＳＭ／ＤＭモード選択信号ＳＥＬに応答し、マルチプレクサＭ２は／ＤＱＳ０、ＦＬＡＧ０データストローブ信号を、データ反転のある第１（単一ＤＱＳ）データストローブモードの記録データ反転フラッグへの機能と、データ反転のない第２（差動ＤＱＳ）データストローブモードの差動データストローブ信号への機能との間でスイッチングする。一方、データ読み出し動作時に、メモリ装置１５００がＳＭ／ＤＭモード選択信号ＳＥＬに応答して第１（単一ＤＱＳ）データストローブモードで動作する時に、スイッチＳ９は読み出しデータ反転フラッグとしてＲ＿ＦＬＡＧ０をＤＭ０データマスクラインとして提供する。
【００７２】
バイト０データプロセシング回路１６１０で、マルチプレクサＭ２は／ＤＱＳ０、ＦＬＡＧ０信号を受信し、データ反転のある第１（単一ＤＱＳ）データストローブモードを表すＳＭ／ＤＭモード選択信号ＳＥＬに応答し、４つのデータプロセシング回路１６１０、１６２０、１６３０、及び１６４０の何れに対してもＷ＿ＦＬＡＧ記録データ反転フラッグを生成し、メモリセルアレイ５５０に記録される４つのバイトを全てプロセシングする。
【００７３】
図３８は、バイト１のデータプロセシング回路となる、本発明の第６実施形態によるデータプロセシング回路１６２０を示すブロック図である。図３６のデータプロセシング回路１６３０及び１６４０はデータプロセシング回路１６２０と類似な構造を有する。データプロセシング回路１６２０はデータプロセシング回路１６１０と類似しているが、データプロセシング回路１６２０はマルチプレクサＭ２がなく、その代りにバイト０データ処理回路１６１０のマルチプレクサＭ２からＷ＿ＦＬＡＧ記録データ反転フラッグを受信するのが異る。したがって、／ＤＱＳ１、ＦＬＡＧ１信号は常にデータプロセシング回路１６２０のデータストローブ信号制御回路５１３に提供される。
【００７４】
図３９（ａ）は、単一ＤＱＳモードメモリ装置のタイミング図を示し、図３９（ｂ）は、デュアル（差動）ＤＱＳモードメモリ装置のタイミング図を示し、図３９（ｃ）は、データ反転スキームを有する単一ＤＱＳモードメモリ装置のタイミング図を示す。
【００７５】
前述した本発明の多様な実施形態によれば、次のような効果及び利点が達成されうる。
【００７６】
データ反転を有する単一ＤＱＳモードで動作するメモリシステムと、デュアル（差動）ＤＱＳモードで動作するメモリシステムについて、同じメモリ装置が提供されて使われうる。メモリ装置のデータストローブ動作モードはモード選択信号により選択されうる。前記モード選択信号はモードレジスタセットＭＲＳ命令、外部ピン連結、ヒューズ信号生成器、パッド、ボールまたはピンなどのボンディング連結から生成されうる。メモリ装置が単一ＤＱＳモードで動作する時に、データ反転フラッグがバイト単位で割当てられて高周波数特性が向上する。また、／ＤＱＳピンをデュアル（差動）ＤＱＳモードに対するデータストローブ信号、またはデータ反転を有する単一ＤＱＳモードに対するデータ反転フラッグとして選択的に動作できるように設定し、ピン数の減少が達成できる。
【００７７】
本発明は図面に示された一実施形態を参考として説明されたが、これは例示的なものに過ぎず、本技術分野の当業者であれば、これより多様な変形及び均等な他の実施形態が可能である点が理解できるであろう。例えば、１つの変形では、メモリシステム及びメモリ装置が次の３つのデータストローブモード、すなわち、データ反転を有する単一データストローブモード、データ反転を有さないデュアル（差動）データストローブモード、データ反転を有するデュアル（差動）データストローブモードで選択的に動作できるようにデータストローブモード選択信号を使用できる。この場合、例えば、ＤＩＭピンがメモリ装置にさらに追加され、データ反転を有するデュアル（差動）データストローブモードを選択する信号を提供できる。したがって、本発明の技術的範囲は添付された特許請求の範囲の記載に基づいて定められねばならない。
【産業上の利用可能性】
【００７８】
本発明によるメモリシステム及び方法はデータを保存及び読み出しできる各種半導体メモリに適用でき、コンピュータ、デジタルカメラ、ＭＰ３プレーヤー、携帯用の記録装置など各種記録媒体に適用されうる。
【図面の簡単な説明】
【００７９】
【図１】単一ＤＱＳメモリ装置を有するメモリシステムのブロック図である。
【図２】従来の単一ＤＱＳモードメモリ装置のボール（またはピン）構造を示した図である。
【図３】従来の単一ＤＱＳモードメモリ装置のデータプロセシングを示すブロック図である。
【図４】従来のバイト０データプロセシング回路の構造を示したブロック図である。
【図５】従来のデータ反転回路を示した図である。
【図６】従来のデータトグル検出回路を示した図である。
【図７】従来のデータ反転ブロックを示した図である。
【図８】データ反転回路を有する単一ＤＱＳモードメモリ装置のタイミング図である。
【図９】従来の差動ＤＱＳモードメモリ装置を有するメモリシステムのブロック図である。
【図１０】従来の差動ＤＱＳモードメモリ装置のボール（またはピン）構造を示した図である。
【図１１】従来の差動ＤＱＳモードメモリ装置のデータプロセシングを示すブロック図である。
【図１２】従来のバイト０データプロセシング回路の構造を示したブロック図である。
【図１３】データ反転回路を有さない差動ＤＱＳモードメモリ装置のタイミング図である。
【図１４】本発明の第１実施形態によるメモリシステムを示すブロック図である。
【図１５】本発明によるメモリ装置のボール（またはピン）構造を示した図である。
【図１６】本発明の第１実施形態によるメモリ装置のデータプロセシングを示したブロック図である。
【図１７】本発明の第１実施形態によるデータプロセシング回路を示したブロック図である。
【図１８】本発明の第１実施形態によるデータ反転ブロックを示した図である。
【図１９】フラッグリセット回路の一例を示した図である。
【図２０】本発明によるタイミング図の最初の例を示す図である。
【図２１】本発明によるタイミング図の第２番目の例を示す図である。
【図２２】本発明の第１実施形態によるＳＭ／ＤＭモード選択信号生成器を示した図である。
【図２３】本発明の第１実施形態によるモード選択信号生成器のタイミング図である。
【図２４】本発明によるＭＲＳテーブルを示した図である。
【図２５】本発明の第２実施形態によるメモリシステムを示すブロック図である。
【図２６】本発明の第２実施形態によるメモリ装置のデータプロセシングを示したブロック図である。
【図２７】本発明の第３実施形態によるメモリシステムを示すブロック図である。
【図２８】本発明の第２実施形態によるＳＭ／ＤＭモード選択信号生成器を示した図である。
【図２９】本発明の第３実施形態によるＳＭ／ＤＭモード選択信号生成器を示した図である。
【図３０】本発明の第３実施形態によるメモリ装置のデータプロセシングを示したブロック図である。
【図３１】本発明の第２実施形態によるデータプロセシング回路を示すブロック図である。
【図３２】本発明の第３実施形態によるデータプロセシング回路を示すブロック図である。
【図３３】本発明の第４実施形態によるメモリシステムを示すブロック図である。
【図３４】本発明の第４実施形態によるメモリ装置のデータプロセシングを示したブロック図である。
【図３５】本発明の第４実施形態によるデータプロセシング回路を示すブロック図である。
【図３６】本発明の第５実施形態によるメモリ装置のデータプロセシングを示したブロック図である。
【図３７】本発明の第５実施形態によるデータプロセシング回路を示すブロック図である。
【図３８】本発明の第６実施形態によるデータプロセシング回路を示すブロック図である。
【図３９】（ａ）は、単一ＤＱＳモードメモリ装置のタイミング図である。（ｂ）は、デュアル（差動）ＤＱＳモードメモリ装置のタイミング図である。 （ｃ）は、データ反転スキームを有する単一ＤＱＳモードメモリ装置のタイミング図である。
【符号の説明】
【００８０】
５００  メモリ装置５００
５１０  データプロセシング回路
５１１、５１２、５１３、５１４、５２１、５２２、５２３、５２４、５３１、５３２、５３３、５３４、５４１、５４２、５４３、５４４  ピン
５２０  バイト１に対するデータプロセシング回路
５３０  バイト２に対するデータプロセシング回路
５４０  バイト３に対するデータプロセシング回路
５６０  入力
７００  ＳＭ／ＤＭモード選択信号生成器
【図１】
2005032417.tif 000004
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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