(57)【要約】【課題】  短い読み出しサイクル時間を有する半導体記憶装置を提供する。【解決手段】  半導体記憶装置は、並列接続された強誘電体キャパシタとトランジスタとを含むメモリセルが少なくとも２つ直列接続された第１セル群ＣＧ１を有する。第１ビット線ＢＬ１は、第１セル群の一端と選択的に電気的に接続される。第２ビット線ＢＬ２は、第１セル群の他端と選択的に電気的に接続される。第１電源接続回路ＴＱ２は、第１電位を有する電源線ＶＩＮＴと第２ビット線とを選択的に電気的に接続する。センスアンプＳＡは、第１端ＢＬＳ１を第１ビット線と電気的に接続され、且つメモリセルが有するデータに応じて第１端に第１電位および第２電位の一方を発生し、且つ第２端ＢＬＳ２に第１電位および第２電位の他方を発生する。第１ビット線接続回路ＴＰ２Ｌは、第２端と第２ビット線とを選択的に電気的に接続する。【選択図】      図１
2005327417.tif 000002
【特許請求の範囲】
【請求項１】
並列接続された強誘電体キャパシタとトランジスタとを含むメモリセルが少なくとも２つ直列接続された第１セル群と、
前記第１セル群の一端と選択的に電気的に接続される第１ビット線と、
前記第１セル群の他端と選択的に電気的に接続される第２ビット線と、
第１電位を有する電源線と前記第２ビット線とを選択的に電気的に接続する、第１電源接続回路と、
第１端を前記第１ビット線と電気的に接続され、且つ前記メモリセルが有するデータに応じて前記第１端に前記第１電位および第２電位の一方を発生し且つ第２端に前記第１電位および前記第２電位の他方を発生する、センスアンプと、
前記第２端と前記第２ビット線とを選択的に電気的に接続する、第１ビット線接続回路と、
を具備することを特徴とする半導体記憶装置。
【請求項２】
前記第１セル群の前記一端と、前記第１ビット線とを選択的に電気的に接続する第１ブロック接続回路と、
前記第１セル群の前記他端と、前記第２ビット線とを選択的に電気的に接続する第２ブロック接続回路と、
をさらに具備することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記センスアンプによる前記第１電位および前記第２電位の発生後に前記第１電源接続回路を非導通状態とし且つ前記第１ビット線接続回路を導通状態とする制御部をさらに具備することを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記第１ビット線と前記電源線とを選択的に電気的に接続する、第２電源接続回路と、
前記第１端と前記第１ビット線とを選択的に電気的に接続する、第２ビット線接続回路と、
をさらに具備することを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
前記第２電源接続回路を非導通状態に維持し且つ前記第２ビット線接続回路を導通状態に維持したままで前記第１電源接続回路を導通状態とし且つ前記第１ビット線接続回路を非導通状態とすることと、前記センスアンプによる前記第１電位および前記第２電位の発生後に前記第１電源接続回路を非導通状態とし且つ前記第１ビット線接続回路を導通状態とすることと、を含む第１制御と、
前記第１電源接続回路を非導通状態に維持し且つ前記第１ビット線接続回路を導通状態に維持したままで前記第２電源接続回路を導通状態とし且つ前記第２ビット線接続回路を非導通状態とすることと、前記センスアンプによる前記第１電位および前記第２電位の発生後に前記第２電源接続回路を非導通状態とし且つ前記第２ビット線接続回路を導通状態とすることと、を含む第２制御と、
を選択的に行う制御部をさらに具備することを特徴とする請求項４に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、例えばメモリセルに強誘電体材料を用いた半導体記憶装置（強誘電体メモリ）に関する。
【背景技術】
【０００２】
強誘電体材料に印加される電圧がゼロのとき２つの電荷量（分極）量Ｑの状態を取り得ることを利用して、強誘電体メモリ（ferroelectric random access memory : FeRAM）は、２値データを不揮発に記憶する。メモリセルは、強誘電体膜を２つの電極により挟んだ強誘電体キャパシタにより構成される。
【０００３】
従来の強誘電体メモリにおいて、直列接続された強誘電体キャパシタとセルトランジスタの一端がプレート線と接続され、他端がビット線と接続される。ワード線およびプレート線の電位がハイレベルとされることにより、強誘電体キャパシタが有する分極状態に応じてビット線の電位が変化する。分極状態の反転を経てビット線に電位が読み出された場合を、例えば“１”データとし、分極反転を伴わない場合を、例えば“０”データとする。
【０００４】
ビット線に読み出された電位は、センスアンプにより“０”データの場合はローレベルに、“１”データの場合はハイレベルへと増幅される。この後、保持されていたデータが“０”であった場合、強誘電体キャパシタの一端にハイレベルが、他端にローレベルが印加されることにより再書き込みがなされる。したがって、プレート線をハイレベルに維持し、ビット線の電位がローレベルへと増幅されると、“０”再書き込みは直ちに終了する。“１”データであった場合、強誘電体キャパシタの一端にローレベルが、他端にハイレベルが印加されることにより再書き込みが行われる。これは、ビット線の電位がハイレベルに増幅され、プレート線がローレベルとされることにより達成される。
【０００５】
このように、保持されているデータが“０”、“１”のそれぞれの場合の再書き込みを行うために、２つの電圧印加状態を読み出しの１サイクルの間に形成する必要がある。このため、読み出し時間を短縮することが困難であった。
【０００６】
この出願の発明に関連する先行技術文献情報としては次のものがある。
【特許文献１】米国特許第6,198,653号明細書
【特許文献２】米国特許第6,498,743号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、短い読み出しサイクル時間を有する半導体記憶装置を提供しようとするものである。
【課題を解決するための手段】
【０００８】
本発明の第１の視点による半導体記憶装置は、並列接続された強誘電体キャパシタとトランジスタとを含むメモリセルが少なくとも２つ直列接続された第１セル群と、前記第１セル群の一端と選択的に電気的に接続される第１ビット線と、前記第１セル群の他端と選択的に電気的に接続される第２ビット線と、第１電位を有する電源線と前記第２ビット線とを選択的に電気的に接続する、第１電源接続回路と、第１端を前記第１ビット線と電気的に接続され、且つ前記メモリセルが有するデータに応じて前記第１端に前記第１電位および第２電位の一方を発生し且つ第２端に前記第１電位および前記第２電位の他方を発生する、センスアンプと、前記第２端と前記第２ビット線とを選択的に電気的に接続する、第１ビット線接続回路と、を具備することを特徴とする。
【発明の効果】
【０００９】
本発明によれば、高速な動作が可能な半導体記憶装置を提供できる。
【発明を実施するための最良の形態】
【００１０】
以下に本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１１】
（第１実施形態）
図１は、本発明の第１実施形態に係る半導体記憶装置の主要部の構成を示す図である。源線ＶＩＮＴは、ｎ型のＭＯＳ（metal oxide semiconductor）トランジスタ（第２電源接続回路）ＴＱ１を介してビット線（第１ビット線）ＢＬ１と接続される。ビット線ＢＬ１は、ｎ型ＭＯＳトランジスタ（第２ビット線接続回路）ＴＰ１Ｌを介してビット線ＢＬＳ１（センスアンプＳＡの第１端）と接続される。ビット線ＢＬＳ１は、ｎ型ＭＯＳトランジスタＴＰ１Ｒを介してビット線（第４ビット線）ＢＬ３と接続される。電源線ＶＩＮＴは、データの読み出しの際に強誘電体キャパシタに印加されるべき電圧を生成するのに必要な電位（駆動電位）を有する。駆動電位（第１電位）は、従来のプレート線の電位に相当し、例えば２．５Ｖである。トランジスタＴＱ１、ＴＰ１Ｌ、ＴＰ１Ｒのゲートには、信号Ｑ１、Ｐ１Ｌ、Ｐ１Ｒがそれぞれ供給される。
【００１２】
電源線ＶＩＮＴはまた、ｎ型ＭＯＳトランジスタ（第１電源接続回路）ＴＱ２を介してビット線（第２ビット線）ＢＬ２と接続される。ビット線ＢＬ２は、ｎ型ＭＯＳトランジスタ（第１ビット線接続回路）ＴＰ２Ｌを介してビット線ＢＬＳ２（センスアンプＳＡの第２端）と接続される。ビット線ＢＬＳ２は、ｎ型ＭＯＳトランジスタＴＰ２Ｒを介してビット線（第３ビット線）ＢＬ４と接続される。トランジスタＴＱ１、ＴＰ２Ｌ、ＴＰ２Ｒのゲートには、信号Ｑ２、Ｐ２Ｌ、Ｐ２Ｒがそれぞれ供給される。
【００１３】
ビット線ＢＬ１とビット線ＢＬ２との間には、ブロックＢ１が接続される。ブロックＢ１は、直列接続された１つ以上のメモリセルＭＣ１（ＭＣ２）からなるセル群ＣＧ１、ブロック選択トランジスタ（第１ブロック接続回路）ＴＳ１、ブロック選択トランジスタ（第２ブロック接続回路）ＴＳ２、を有する。セル群ＣＧ１が有するメモリセルＭＣの数は、任意の数とすることができ、図１のように２個に限定されない。なお、メモリセルＭＣの数は、例えば、４、８、１６等の２の乗数とするのが、回路の設計上、好適である。
【００１４】
メモリセルＭＣ１は、並列接続された強誘電体キャパシタ（セルキャパシタ）ＴＣ１とセルトランジスタＴＭ１とから構成される。メモリセルＭＣ２も同様に、並列接続された強誘電体キャパシタＴＣ２とセルトランジスタＴＭ２とから構成される。メモリセルＭＣ１の他端とメモリセルＭＣ２の一端とが接続される。セルトランジスタＴＭ１、ＴＭ２のゲートには、ワード線ＷＬ１、ＷＬ２がそれぞれ接続される。メモリセルＭＣ１およびメモリセルＭＣ２から読み出された電位が分極反転を伴っている場合、ビット線ＢＬ１に高電位が発生し、分極反転を伴っていない場合、低電位が発生する。典型的には、高電位が発生する場合が“１”データとして、低電位が発生する場合が“０”データとして扱われる。これらの関係を逆にすることももちろん可能である。以下、特に各メモリセルＭＣ１、ＭＣ２を区別しない場合、代表的にメモリセルＭＣと記載する。他の参照符号に関しても同じである。
【００１５】
ブロック選択トランジスタＴＳ１の一端はビット線ＢＬ１と接続され、他端はセル群ＣＧ１の一端（メモリセルＭＣ１の一端）と接続される。ブロック選択トランジスタＴＳ２の一端はセル群ＣＧ１の他端（メモリセルＭＣ２の他端）と接続され、他端はビット線ＢＬ２と接続される。ブロック選択トランジスタＴＳ１、ＴＳ２のゲートには、ブロック選択信号ＢＳ１、ＢＳ２がそれぞれ供給される。
【００１６】
ビット線ＢＬＳ１とビット線ＢＬＳ２との間には、センスアンプＳＡが接続される。センスアンプＳＡは、メモリセルＭＣからビット線ＢＬ１に読み出された電位に応じてビット線ＢＬＳ１を接地電位（第２電位）Ｖｓｓおよび駆動電位ＶＩＮＴの一方に増幅するとともに、第２端において接地電位Ｖｓｓおよび駆動電位ＶＩＮＴの他方の電位を発生する。すなわち、メモリセルＭＣ１、ＭＣ２からビット線ＢＬＳ１に読み出された電位が、低電位であった場合、その電位を接地電位Ｖｓｓに駆動するとともに、ビット線ＢＬＳ２に駆動電位ＶＩＮＴを発生する。一方、メモリセルＭＣ１、ＭＣ２からビット線ＢＬＳ１に読み出された電位が高電位であった場合、その電位を駆動電位ＶＩＮＴに駆動するとともに、ビット線ＢＬＳ２に接地電位Ｖｓｓを発生する。
【００１７】
また、メモリセルＭＣ１、ＭＣ２からビット線ＢＬ２に電位が読み出された場合も同様である。すなわち、ビット線ＢＬＳ２の電位を接地電位Ｖｓｓおよび駆動電位ＶＩＮＴの一方に増幅するとともに、ビット線ＢＬＳ１において接地電位Ｖｓｓおよび駆動電位ＶＩＮＴの他方の電位を発生する。
【００１８】
ビット線ＢＬ３とビット線ＢＬ４との間には、ブロックＢ１と同じく、直列接続されたセル群と、２つのブロック選択トランジスタと、から構成されるブロックＢ１１が接続される。ブロックＢ１と、ブロックＢ１１とは、異なるメモリセルアレイＭＣＡ２に属する。なお、図２に示すように、ビット線ＢＬ１とビット線ＢＬ２との間に、ブロックＢ１と同じ構成のブロックＢ２〜Ｂｎが接続されていても良い。ブロックＢ１〜ＢｎによりメモリセルアレイＭＣＡ１が構成される。同様に、ビット線ＢＬ３とビット線ＢＬ４との間に、ブロックＢ１と同じ構成のブロックＢ１２〜Ｂ１ｎが接続されていても良い。ブロックＢ１１〜Ｂ１ｎによりメモリセルアレイＭＣＡ２が構成される。
【００１９】
なお、トランジスタＴＱ１、ＴＱ２、ＴＰ１Ｌ、ＴＰ１Ｒ、ＴＰ２Ｌ、ＴＰ２Ｒ、ＴＳ１、ＴＳ２は、それぞれ、電気的制御により、両端の電気的な接続、非接続を制御可能な接続回路としての機能を担う。このような機能を有する回路であれば、トランジスタに限られない。
【００２０】
図４は各実施形態に共通する構成の一部を示す図である。図４に示すように、信号Ｑ１、Ｑ２、Ｐ１Ｌ、Ｐ１Ｒ、Ｐ２Ｌ、Ｐ２Ｒ、ブロック選択信号ＢＳ１、ＢＳ２、およびワード線ＷＬ１、ＷＬ２の電位は、制御部ＣＮＴにより制御される。制御部ＣＮＴには、ロウデコーダも含まれる。以下の各実施形態においても同様に、各実施形態中での全てのブロックＢｎ（ｎは自然数、以下同じ）中のブロック選択信号ＢＳ１〜ＢＳｎ、およびワード線ＷＬ１〜ＷＬｎの電位は、制御部ＣＮＴにより制御される。図１に示すブロックＢ１、ブロック選択信号ＢＳ１、ＢＳ２、ワード線ＷＬ１、ＷＬ２以外の信号線については、第２実施形態以降で説明する。また、信号Ｇ１〜Ｇ４については、第５実施形態において説明する。
【００２１】
次に、図４〜図６を用いて、図１に示す半導体記憶装置の動作について以下に説明する。なお、以下に示す動作は、複数のブロックＢ（図示せぬ）のうちのブロックＢ１（選択ブロック）が有するメモリセルＭＣ１（選択メモリセル）が読み出し対象の場合を例に挙げている。他のブロックＢおよび他のメモリセルＭＣからデータが読み出される場合も、同様の動作が行われる。
【００２２】
図４は、第１実施形態に係る半導体記憶装置の主要部の電位を例示するタイミングチャートである。図５および図６は、図４に示す動作時の半導体記憶装置の一状態をそれぞれ示す図である。図５および図６において、破線のトランジスタはオフ状態のトランジスタであり、破線のキャパシタの両端には電圧が印加されていないことを示す。
【００２３】
図４に示すように、スタンバイ時、ビット線ＢＬ１、ＢＬ２は、接地電位Ｖｓｓにプリチャージされている。また、信号Ｑ１および信号Ｑ２は、ローレベルとされている。このため、トランジスタＴＱ１およびトランジスタＴＱ１はオフとされている。
【００２４】
信号線Ｐ１Ｌ、Ｐ１Ｒ、Ｐ２Ｌ、Ｐ２Ｒはハイレベルとされており、トランジスタＴＰ１Ｌ、ＴＰ１Ｒ、ＴＰ２Ｌ、ＴＰ２Ｒはオンとされている。このため、ビット線ＢＬＳ１、ＢＬＳ２は、ビット線ＢＬ１、ＢＬ２と同電位、すなわち接地電位Ｖｓｓとされている。
【００２５】
ブロックＢ１内の全てのワード線ＷＬ１、ＷＬ２のそれぞれの電位は、ハイレベル（電位Ｖｐｐ）とされており、強誘電体キャパシタＣ１の両端、および強誘電体キャパシタＣ２の両端、はすべて同電位である。また、ブロック選択信号ＢＳ１、ＢＳ２はローレベルとされており、ブロック選択トランジスタＴＳ１、ＴＳ２はともにオフとされている。
【００２６】
図４および図５に示すように、データの読み出しに際して、まず信号線Ｐ２Ｌがローレベルとされることにより、ビット線ＢＬ２がビット線ＢＬＳ２から切断される。同時に、信号線Ｐ１Ｒ、Ｐ２Ｒもローレベルとされることにより、トランジスタＴＰ１Ｒ、ＴＰ２Ｒがオフとされる。よって、ビット線ＢＬＳ１はビット線ＢＬ３から切断され、ビット線ＢＬＳ２はビット線ＢＬ４から切断される。信号線Ｐ１Ｌはハイレベルを維持し、トランジスタＴＰ１Ｌはオンを維持する。この状態で、信号線Ｑ２がハイレベルとされることによりトランジスタＴＱ１がオンとされ、ビット線ＢＬ２の電位が駆動電位ＶＩＮＴへと駆動される。さらに、選択ブロックＢ１中のワード線ＷＬのうち、選択メモリセルＭＣ１と接続されたワード線ＷＬ１のみローレベルとされる。
【００２７】
次いで、選択ブロックＢ１中のブロック選択信号ＢＳ１、ＢＳ２がともにハイレベルとされることにより、ブロック選択トランジスタＴＳ１、ＴＳ２がオンとされる。この結果、強誘電体キャパシタＴＣ１の一端がビット線ＢＬ１と接続され、他端がビット線ＢＬ２と接続されることにより、強誘電体キャパシタＴＣ１の一端にビット線ＢＬ１の電位（＝接地電位Ｖｓｓ）が印加され、他端に読み出し電位ＶＩＮＴが印加される。強誘電体キャパシタＴＣ１の両端に読み出し電圧（駆動電位ＶＩＮＴ−接地電位Ｖｓｓ）が印加されることにより、タイミングＡに示すように、強誘電体キャパシタＴＣ１が保持するデータに応じた電位がビット線ＢＬ１上に現れる。
【００２８】
次に、センスアンプＳＡが作動することにより、ビット線ＢＬＳ１、ＢＬＳ２の一方の電位が接地電位Ｖｓｓに増幅され、他方が読み出し電位ＶＩＮＴに増幅される。この結果、強誘電体キャパシタＴＣ１の一端は、ビット線ＢＬ１と接続されているので、データが“０”の場合は接地電位Ｖｓｓが印加され、“１”の場合は駆動電位ＶＩＮＴが印加される。この後、ビット線ＢＬＳ１、ＢＬＳ２とそれぞれ接続されたデータ線対（図示せぬ）等にトランジスタ（図示せぬ）を介して、ビット線ＢＬＳ１、ＢＬＳ２のデータが転送される。
【００２９】
次に、図４および図６に示すように、信号線Ｑ２がローレベルとされることによりトランジスタＴＱ１がオフとされ、電源線ＶＩＮＴとビット線ＢＬ２とが切断される。次に、信号線Ｐ２Ｌがハイレベルとされることにより、ビット線ＢＬ２とビット線ＢＬＳ２とが接続される。この結果、ビット線ＢＬ１の電位と相補な電位が、ビット線ＢＬ２に転送され、次いで強誘電体キャパシタＴＣ１の他端に印加される。すなわち、タイミングＢに示すように、データが“０”の場合は駆動電位ＶＩＮＴが印加され、“１”の場合は接地電位Ｖｓｓが印加される。
【００３０】
ビット線ＢＬＳ２の電位が強誘電体キャパシタＴＣ２の他端に印加された時点で、保持されていたデータによらずに、強誘電体キャパシタＴＣ２の両端に、相補な電位（接地電位Ｖｓｓおよび駆動電位ＶＩＮＴ）が印加される。すなわち、“０”、“１”の再書き込みが、一度の動作により完了する。
【００３１】
この後、選択メモリセルＭＣ１と接続されたワード線ＷＬ１がハイレベルとされ、ブロック選択信号ＢＳ１、ＢＳ２がローレベルとされる。次いで、信号線Ｐ１Ｒ、Ｐ２Ｒがハイレベルとされる。次に、ビット線ＢＬ１（ＢＬＳ１、ＢＬ３）とビット線ＢＬ２（ＢＬＳ２、ＢＬ４）とが接地電位へとプリチャージされることにより、スタンバイ状態に移行する。
【００３２】
上記動作例では、ビット線ＢＬ２と電源線ＶＩＮＴとを接続して、ビット線ＢＬ１にメモリセルＭＣからデータが読み出される場合の動作を例にとり説明した。しかしながら、これとは逆に、ビット線ＢＬ１と電源線ＶＩＮＴとを接続して、ビット線ＢＬ２にメモリセルＭＣからデータが読み出される動作とすることも可能である。この場合、読み出しの動作は、図７に示すよう各部の電位が変化することにより行われる。
【００３３】
図７は、第１実施形態に係る半導体記憶装置の主要部の他の場合の電位を例示するタイミングチャートである。以下、図４の場合と異なる部分を主に説明する。まず、スタンバイ状態から、信号線Ｐ１Ｌがローレベルとされることにより、ビット線ＢＬ１がビット線ＢＬＳ１から切断される。同時に、信号線Ｐ１Ｒ、Ｐ２Ｒもローレベルとされる。信号線Ｐ２Ｌはハイレベルを維持する。この状態で、信号線Ｑ１がハイレベルとされることによりトランジスタＴＱ１がオンとされ、ビット線ＢＬ１の電位が駆動電位ＶＩＮＴへと駆動される。
【００３４】
次に、ワード線ＷＬ１がローレベルとされ、ブロック選択信号ＢＳ１、ＢＳ２がハイレベルとされることにより、強誘電体キャパシタＴＣ１が保持するデータに応じた電位がビット線ＢＬ２上に現れる。
【００３５】
次に、センスアンプＳＡが作動することにより、ビット線ＢＬＳ１、ＢＬＳ２の一方の電位が接地電位Ｖｓｓに増幅され、他方が読み出し電位ＶＩＮＴに増幅される。次に、信号線Ｑ１がローレベルとされることによりトランジスタＴＱ１がオフとされ、電源線ＶＩＮＴとビット線ＢＬ１とが切断される。次に、信号線Ｐ１Ｌがハイレベルとされることにより、ビット線ＢＬ１とビット線ＢＬＳ１とが接続される。この結果、ビット線ＢＬ２の電位と相補な電位が、ビット線ＢＬ１に転送され、次いで強誘電体キャパシタＴＣ１の他端に印加されることにより、再書き込みが完了する。この後、スタンバイ状態に移行する。
【００３６】
本発明の第１実施形態に係る半導体記憶装置によれば、センスアンプＳＡによる増幅後、読み出し対象の強誘電体キャパシタＴＣの一端はセンスアンプＳＡの第１端ＢＬＳ１と接続され、他端はセンスアンプＳＡの第２端ＢＬＳ２と接続される。センスアンプＳＡの第１端ＢＬＳ１の電位と第２端ＢＬＳ２の電位とは相補な関係を有するので、強誘電体キャパシタＴＣ１、ＴＣ２の両端には、増幅後、相補な２つの電位がそれぞれ供給される。よって、強誘電体キャパシタＴＣ１、ＴＣ２が保持していたデータの極性によらずに再書き込みが一度の動作により完了するため、データの極性に応じて２つの再書き込み制御を行う場合に比べて再書き込み時間を大幅に短縮できる。すなわち、読み出しの１サイクルに要する時間が減少し、この結果、高速な動作が可能な半導体記憶装置を提供できる。
【００３７】
（第２実施形態）
第２実施形態は、第１実施形態と同じ構成を有し、読み出しの一部の電位の制御方法が異なる。より具体的には、信号Ｐ２Ｒの電位の変化が異なる。
【００３８】
図８は、本発明の第２実施形態に係る半導体記憶装置の主要部の電位を例示するタイミングチャートである。図９は、図８に示す動作時の半導体記憶装置の一状態を示す図である。図８および図９を用いて、第２実施形態に係る半導体記憶装置の動作について以下に説明する。
【００３９】
図８および図９に示すように、信号Ｐ２Ｒは、センスアンプＳＡによる増幅が終了するまでの間、ハイレベルを維持する。このため、ビット線ＢＬＳ２は、ビット線ＢＬ４と接続されている。信号Ｐ２Ｌがハイレベルとされる際、すなわち、再書き込み動作が開始される際に、信号Ｐ２Ｒはローレベルとされる。その他の動作は、第１実施形態と同じである。
【００４０】
なお、上記した説明は、第１実施形態においてデータがビット線ＢＬ１に読み出される場合に対応する。データがビット線ＢＬ２に読み出される場合も同様に、ビット線ＢＬ１およびビット線ＢＬ２のうち電源線ＶＩＮＴと接続される方のビット線（参照ビット線）が、隣接するメモリセルアレイＭＣＡ２のビット線ＢＬ３（またはビット線ＢＬ４）と接続される。すなわち、図７の信号Ｐ１Ｒおよび信号Ｐ２Ｒが、図８の信号Ｐ１Ｒおよび信号Ｐ２Ｒによって置き換えられた構成となる。
【００４１】
センスアンプは、典型的には、直列接続されたｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタが２つ設けられ、それぞれのトランジスタの接続ノードが第１端および第２端とされている。このような構成のため、第１端および第２端の間で、寄生容量の値が大きく異なると、いずれか一方の電位の変化が他方より早くなり、誤動作を起こす可能性がある。これに対して第２実施形態では、センスアンプＳＡの第１端ＢＬＳ１および第２端ＢＬＳ２のうち、参照ビット線と接続される方が、増幅の間、隣のメモリセルアレイＭＣＡ２のビット線ＢＬ３（またはＢＬ４）と接続されている。このため、センスアンプＳＡの第１端ＢＬＳ１および第２端ＢＬＳ２のそれぞれに寄生する容量の総量は、ほぼ等しい。よって、センスアンプＳＡの、寄生容量の不均衡に起因する誤動作を回避できる。
【００４２】
本発明の第２実施形態によれば、第１実施形態と同じく、センスアンプＳＡによる増幅後、読み出し対象の強誘電体キャパシタＴＣの一端はセンスアンプＳＡの第１端ＢＬＳ１と接続され、他端はセンスアンプＳＡの第２端ＢＬＳ２と接続される。よって、第１実施形態と同じ効果を得られる。
【００４３】
また、第２実施形態によれば、センスアンプＳＡの第１端ＢＬＳ１および第２端ＢＬＳ２のうち、参照ビット線と接続される方が、増幅の間、隣のメモリセルアレイＭＣＡ２のビット線ＢＬ３（またはＢＬ４）と接続される。このため、センスアンプＳＡの寄生容量の不均衡に起因する誤動作を回避できる。
【００４４】
（第３実施形態）
第３実施形態は、ブロックの構成が第１実施形態と異なる。図１０は本発明の第３実施形態に係る半導体記憶装置の主要部の構成を示す図である。図１０に示すように、ブロックＢ２１は、セル群ＣＧの両端にブロック選択トランジスタＴＳが直列接続された構造（以下、セル・選択トランジスタ構造）が２つ並列接続された構成を有する。すなわち、ビット線ＢＬ１とビット線ＢＬ２との間には、図１の構造に加えて、直列接続された、ブロック選択トランジスタＴＳ３、セル群ＣＧ２、ブロック選択トランジスタＴＳ４、が接続される。
【００４５】
セル群ＣＧ２は、並列接続された強誘電体キャパシタＴＣ３およびセルトランジスタＴＭ３からなるメモリセルＭＣ３、並列接続された強誘電体キャパシタＴＣ４およびセルトランジスタＴＭ４からなるメモリセルＭＣ４からなる。セルトランジスタＴＭ１、セルトランジスタＴＭ３のそれぞれのゲートは、ワード線ＷＬ１と接続される。セルトランジスタＴＭ２、セルトランジスタＴＭ４のそれぞれのゲートは、ワード線ＷＬ２と接続される。その他の構成は、第１実施形態と同じである。ブロック選択トランジスタＴＳ３、ＴＳ４のゲートにそれぞれ供給されるブロック選択信号ＢＳ３、ＢＳ４は、図３に示すように、制御部ＣＮＴにより制御される。
【００４６】
図１１は、第３実施形態に係る半導体記憶装置の主要部の電位を例示するタイミングチャートである。図１１は、強誘電体キャパシタＴＣ１が読み出し対象である場合を示している。第３実施形態の半導体記憶装置は、動作に関しても第１実施形態と同様である。図１１に示すように、読み出しに際して、ブロックＢ２１内のブロック選択トランジスタＴＳ１〜ＴＳ４のうち、アクセスの対象の強誘電体キャパシタを含んだセル群ＣＧ１の両端のブロック選択トランジスタＴＳ１、ＴＳ２のみがオンとされる。その他のセル群ＣＧ２のブロック選択トランジスタＴＳ３、ＴＳ４はオフを維持する。すなわち、ブロック選択信号ＢＳ３、ＢＳ４はローレベルを維持する。セル群ＣＧ２に属する強誘電体キャパシタが読み出し対象の場合、ブロック選択トランジスタＴＳ３、ＴＳ４がオンとされ、ブロック選択トランジスタＴＳ１、ＴＳ２はオフを維持する。この後の動作は、図４に示す第１実施形態と同じである。
【００４７】
なお、図１０は、１つのブロックのみを取り出して示しているが、図２のように設けられた各ブロックが図１０のブロックＢ２１を有する構成とすることもできる。また、１つのセル群ＣＧ内のメモリセルＭＣの数は、第１実施形態において記載したように、任意の数とすることができる。
【００４８】
図１２は、第３実施形態のブロックの構造の他の例を示している。図１２に示すように、ブロックＢ２２において、図１０の構成に加えて、ブロック選択トランジスタＴＳ１〜ＴＳ４とビット線ＢＬ１、ＢＬ２をそれぞれ接続する線に関して対象に、さらなるセル・選択トランジスタ構造が設けられる。すなわち、ブロック選択トランジスタＴＳ１の一端およびブロック選択トランジスタＴＳ３の一端とビット線ＢＬ１との接続線Ｌ１にブロック選択トランジスタＴＳ５、ＴＳ６が接続される。ブロック選択トランジスタＴＳ５は、セル・選択トランジスタ構造（一部のみ図示）の一部を構成し、並列接続された強誘電体キャパシタＴＣ５およびセルトランジスタＴＭ５と接続される。ブロック選択トランジスタＴＳ６は、セル・選択トランジスタ構造（一部のみ図示）の一部を構成し、並列接続された強誘電体キャパシタＴＣ６およびセルトランジスタＴＭ６と接続される。
【００４９】
また、ブロック選択トランジスタＴＳ２の一端およびブロック選択トランジスタＴＳ４の一端とビット線ＢＬ２との接続線Ｌ２にブロック選択トランジスタＴＳ７、ＴＳ８が接続される。ブロック選択トランジスタＴＳ７は、セル・選択トランジスタ構造（一部のみ図示）の一部を構成し、並列接続された強誘電体キャパシタＴＣ７およびセルトランジスタＴＭ７と接続される。ブロック選択トランジスタＴＳ８は、セル・選択トランジスタ構造（一部のみ図示）の一部を構成し、並列接続された強誘電体キャパシタＴＣ８およびセルトランジスタＴＭ８と接続される。ブロック選択トランジスタＴＳ５〜ＴＳ８にそれぞれ供給されるブロック選択信号ＢＳ５〜ＢＳ８は、図３に示すように制御部ＣＮＴにより制御される。
【００５０】
ブロックＢ２２以外の構成に関しては、第１実施形態と同じである。図１２に示す構成によれば、図１０の場合より、さらに大きな記憶容量を有するブロックＢ２２を実現できる。
【００５１】
本発明の第３実施形態に係る半導体記憶装置によれば、第１実施形態と同じく、センスアンプＳＡによる増幅後、読み出し対象の強誘電体キャパシタＴＣの一端はセンスアンプＳＡの第１端ＢＬＳ１と接続され、他端はセンスアンプＳＡの第２端ＢＬＳ２と接続される。よって、第１実施形態と同じ効果を得られる。
【００５２】
また、第３実施形態によれば、セル群ＣＧと２つのブロック選択トランジスタＢＳからなる構造が、並列に２つ設けられる。また、ブロック選択トランジスタＢＳ１〜ＢＳ４とビット線ＢＬ１、ＢＬ２との接続線に、セル群ＣＧと２つのブロック選択トランジスタＴＳからなる構造がさらに設けられる。このため、第１実施形態において示した高速動作を達成しつつ、大きな記憶容量を有するブロック２１、２２Ｂを得ることができる。
【００５３】
（第４実施形態）
第４実施形態は、ブロックの構成が、第３実施形態を発展させた形態を有する。図１３は本発明の第３実施形態に係る半導体記憶装置の主要部の構成を示す図である。図１３に示すように、ブロックＢ３１は、直列接続されたセル群および２つのブロック選択トランジスタからなる構造が３つ設けられ、これら３つの構造が並列に接続された構成を有する。すなわち、ビット線ＢＬ１とビット線ＢＬ２との間には、図１０の構造に加えて、直列接続された、ブロック選択トランジスタＴＳ５、セル群ＣＧ３、ブロック選択トランジスタＴＳ６、が設けられる。
【００５４】
セル群ＣＧ３は、並列接続された強誘電体キャパシタＴＣ５およびセルトランジスタＴＭ５からなるメモリセルＭＣ５、並列接続された強誘電体キャパシタＴＣ６およびセルトランジスタＴＭ６からなるメモリセルＭＣ６からなる。セルトランジスタＴＭ１、セルトランジスタＴＭ３、セルトランジスタＴＭ５のそれぞれのゲートは、ワード線ＷＬ１と接続される。セルトランジスタＴＭ２、セルトランジスタＴＭ４、セルトランジスタＴＭ６のそれぞれのゲートは、ワード線ＷＬ２と接続される。その他の構成は、第１実施形態と同じである。
【００５５】
図１４は、第３実施形態に係る半導体記憶装置の主要部の電位を例示するタイミングチャートである。図１４は、強誘電体キャパシタＴＣ１が読み出し対象の場合を示している。第３実施形態の半導体記憶装置は、動作に関しても第１実施形態と同様である。図１４に示すように、読み出しに際して、ブロックＢ３１内のブロック選択トランジスタＴＳ１〜ＴＳ６のうち、強誘電体キャパシタＴＣ１を含んだセル群ＣＧ１の両端のブロック選択トランジスタＴＳ１、ＴＳ２のみがオンとされる。その他のセル群ＣＧ２、ＣＧ３のブロック選択トランジスタＴＳ３〜ＴＳ６はオフを維持する。すなわち、ブロック選択信号ＢＳ３〜ＢＳ６はローレベルを維持する。セル群ＣＧ２に属する強誘電体キャパシタＴＣ３、ＴＣ４が読み出し対象の場合、ブロック選択トランジスタＴＳ３、ＴＳ４がオンとされ、ブロック選択トランジスタＴＳ１、ＴＳ２、ＴＳ５、ＴＳ６はオフを維持する。セル群ＣＧ３に属する強誘電体キャパシタＴＣ５、ＴＣ６が読み出し対象の場合、ブロック選択トランジスタＴＳ５、ＴＳ６がオンとされ、ブロック選択トランジスタＴＳ１〜ＴＳ４はオフを維持する。この後の動作は、図４に示す第１実施形態と同じである。
【００５６】
なお、図１４は、１つのブロックのみを取り出して示しているが、図２のように設けられた各ブロックが図１４のブロックＢ３１を有する構成とすることもできる。また、１つのセル群ＣＧ内のメモリセルＭＣの数は、第１実施形態において記載したように、任意の数とすることができる。
【００５７】
本発明の第４実施形態に係る半導体記憶装置によれば、第１実施形態と同じく、センスアンプＳＡによる増幅後、読み出し対象の強誘電体キャパシタＴＣ１〜ＴＣ６の一端はセンスアンプＳＡの第１端ＢＬＳ１と接続され、他端はセンスアンプＳＡの第２端ＢＬＳ２と接続される。よって、第１実施形態と同じ効果を得られる。
【００５８】
また、第４実施形態によれば、セル群ＣＧと２つのブロック選択トランジスタＴＳからなる構造が、並列に３つ設けられる。このため、第１実施形態において示した高速動作を達成しつつ、大きな記憶容量を有するブロックＢ３１を実現できる。また、第３実施形態および第４実施形態から明らかなように、ブロックＢ内の、直列接続されたセル群ＣＧと２つのブロック選択トランジスタＴＳからなる構造を、並列に任意の数接続することにより、ブロックＢの容量を容易に増やすことができる。
【００５９】
（第５実施形態）
第５実施形態は、ブロック選択トランジスタＴＳ１〜ＴＳ４とビット線ＢＬ１、ＢＬ２の間を選択的に接続するトランジスタが設けられる。図１５は、本発明の第５実施形態に係る半導体記憶装置の主要部の構成を示す図である。第５実施形態は、第３実施形態の図１２の構成と類似しており、以下、図１２と異なる部分を主に、図１５を用いて説明する。
【００６０】
図１５に示すように、ブロック選択トランジスタＴＳ１、ＴＳ５は、ｎ型のＭＯＳトランジスタ（第１ゲート回路）ＴＧ１を介してビット線ＢＬ１と接続される。また、ブロック選択トランジスタＴＳ３、ＴＳ６はｎ型のＭＯＳトランジスタ（第２ゲート回路）ＴＧ２を介してビット線ＢＬ１と接続される。また、ブロック選択トランジスタＴＳ２、ＴＳ７は、ｎ型のＭＯＳトランジスタＴＧ３を介してビット線ＢＬ２と接続される。また、ブロック選択トランジスタＴＳ４、ＴＳ８はｎ型のＭＯＳトランジスタＴＧ４を介してビット線ＢＬ２と接続される。ゲートトランジスタ（ゲート回路）ＴＧ１〜ＴＧ４のゲートには、図３に示すように、制御部ＣＮＴにより制御される信号Ｇ１〜Ｇ４がそれぞれ供給される。
【００６１】
図１６は、第５実施形態に係る半導体記憶装置の主要部の電位を例示するタイミングチャートである。図１６は、強誘電体キャパシタＴＣ１が読み出し対象の場合を例示している。図１６に示すように、読み出し動作の間、読み出し対象の強誘電体キャパシタＴＣ１が属するセル・選択トランジスタ構造へのブロック選択信号ＢＳ１、ＢＳ２以外のブロック選択信号ＢＳ５、ＢＳ７はローレベルを維持する。
【００６２】
信号Ｇ１、Ｇ３は、ブロック選択信号ＢＳ１、ＢＳ２と同じタイミングによりハイレベルとされ、ワード線ＷＬ１がローレベルとされる。この結果、強誘電体キャパシタＴＣ１の両端が、ビット線ＢＬ１、ＢＬ２にそれぞれ接続される。ブロック選択トランジスタＴＳ５、ＴＳ７は、オフとされているので、選択セルと同じ行中の他の強誘電体キャパシタＴＣ５、ＴＣ７は、ビット線ＢＬ１、ＢＬ２と接続されない。選択セルを含む行のセル・選択トランジスタ構造以外のセル・選択トランジスタ構造へのゲートの信号Ｇ２、Ｇ４は、ローレベルを維持する。このため、ブロック選択トランジスタＴＳ３、ＴＳ４がオンとされても、非選択のセル・選択トランジスタ構造が含む強誘電体キャパシタＴＣ３、ＴＣ４のデータは、ビット線ＢＬ１に読み出されない。
【００６３】
再書き込みの終了後、信号Ｇ１、Ｇ３は、ブロック選択信号ＢＳ１、ＢＳ２と同様のタイミングでローレベルとされる。上記した以外の動作は、図４（第１実施形態）と同じである。
【００６４】
本発明の第５実施形態に係る半導体記憶装置によれば、第１実施形態と同じく、センスアンプＳＡによる増幅後、読み出し対象の強誘電体キャパシタＴＣの一端はセンスアンプＳＡの第１端ＢＬＳ１と接続され、他端はセンスアンプＳＡの第２端ＢＬＳ２と接続される。よって、第１実施形態と同じ効果を得られる。
【００６５】
また、第５実施形態によれば、第３実施形態と同じく、ブロックＢ４１は、複数のセル・選択トランジスタ構造が接続される。このため、大きな容量を有するブロックＢ４１を実現できる。
【００６６】
さらに、第５実施形態によれば、各セル・選択トランジスタ構造が、ゲートトランジスタＴＧ１〜ＴＧ４を介してビット線ＢＬ１、ＢＬ２と接続される。一般に、トランジスタは寄生容量を有し、この寄生容量が付加された配線の高速動作を妨げるため、ビット線に接続されるトランジスタの数は少ない方が好ましい。第５実施形態によれば、１つのブロックＢにおいて１つのビット線（例えばビット線ＢＬ１）に接続されるトランジスタは、１ブロックＢ中のセル・選択トランジスタ構造の列の数のみとなる。すなわち、図１５の例の場合、ゲートトランジスタＴＧ１、ＴＧ２の２つのみである。このため、ゲートトランジスタＴＧ１、ＴＧ２を設けない構造（図１２）と比べて、同じ記憶容量を達成しつつ、さらなる高速動作を実現できる。
【００６７】
（第６実施形態）
第６実施形態は、強誘電体キャパシタおよびセルトランジスタの断面構造と、その構造を踏まえた回路の制御方法に関する。回路構成は、第１実施形態（図１）と同じである。
【００６８】
図１７は、本発明の第６実施形態に係る半導体装置の断面構造を示す図である。図１７に示すように、半導体基板ｓｕｂの表面に、相互に間隔を有して、ソース／ドレイン拡散層ＳＤ１〜ＳＤ５が形成される。ソース／ドレイン拡散層ＳＤ１は、コンタクト（図示せぬ）を介してビット線ＢＬ１（図示せぬ）と接続される。ソース／ドレイン拡散層ＳＤ５は、コンタクト（図示せぬ）を介してビット線ＢＬ２（図示せぬ）と接続される。
【００６９】
ソース／ドレイン拡散層ＳＤ１、ＳＤ２間の半導体基板ｓｕｂ上にゲート絶縁膜（図示せぬ）を介してゲート電極ＢＳ１が設けられる。ソース／ドレイン拡散層ＳＤ２、ＳＤ３間の半導体基板ｓｕｂ上にゲート絶縁膜（図示せぬ）を介してゲート電極ＷＬ１が設けられる。ソース／ドレイン拡散層ＳＤ３、ＳＤ４間の半導体基板ｓｕｂ上にゲート絶縁膜（図示せぬ）を介してゲート電極ＷＬ２が設けられる。ソース／ドレイン拡散層ＳＤ４、ＳＤ５間の半導体基板ｓｕｂ上にゲート絶縁膜（図示せぬ）を介してゲート電極ＢＳ２が設けられる。
【００７０】
ソース／ドレイン拡散層ＳＤ１、ＳＤ２と、ゲート電極ＢＳ１とにより、ブロック選択トランジスタＴＳ１が構成される。ソース／ドレイン拡散層ＳＤ２、ＳＤ３と、ゲート電極ＷＬ１とにより、セルトランジスタＴＭ１が構成される。ソース／ドレイン拡散層ＳＤ３、ＳＤ４と、ゲート電極ＷＬ２とにより、セルトランジスタＴＭ２が構成される。ソース／ドレイン拡散層ＳＤ４、ＳＤ５と、ゲート電極ＢＳ２とにより、ブロック選択トランジスタＴＳ２が構成される。
【００７１】
ソース／ドレイン拡散層ＳＤ２の上方に強誘電体キャパシタＴＣ１が設けられる。強誘電体キャパシタＴＣ１は、強誘電体膜ＦＣ１と、強誘電体膜ＦＣ１を挟む上部電極ＴＥ１、下部電極ＢＥ１とにより構成される。下部電極ＢＥ１は、プラグＰ１を介してソース／ドレイン拡散層ＳＤ２と接続される。
【００７２】
ソース／ドレイン拡散層ＳＤ４の上方に強誘電体キャパシタＴＣ２が設けられる。強誘電体キャパシタＴＣ２は、強誘電体膜ＦＣ２と、強誘電体膜ＦＣ２を挟む上部電極ＴＥ２、下部電極ＢＥ２とにより構成される。下部電極ＢＥ２は、プラグＰ２を介してソース／ドレイン拡散層ＳＤ４と接続される。
【００７３】
上部電極ＴＥ１、ＴＥ２の上方には、配線層Ｍ１が設けられる。配線層Ｍ１は、コンタクトＰ３を介して上部電極ＴＥ１と接続され、コンタクトＰ４を介して上部電極ＴＥ２と接続され、コンタクトＰ５を介してソース／ドレイン拡散層ＳＤ３と接続される。
【００７４】
図１７に示すように、一般に、強誘電体キャパシタは、強誘電体膜を２つの電極により上下から挟む構成を有する。このため、１つの強誘電体キャパシタに注目すると、上部電極から下部電極に向かう方向に電圧を印加する場合と、下部電極から上部電極に向かう方向に電圧を印加する場合と、において特性が異なる。しかしながら、従来の半導体記憶装置の回路構成では、データの読み出しの際に駆動電位ＶＩＮＴが印加される電極と、データが読み出される電極と、が固定されていた。さらに、隣接する強誘電体キャパシタが上部電極同士または下部電極同士で接続されるため、強誘電体キャパシタごとに、印加される電圧の方向が相違する。これにより、データの読み出しのマージンが低下する。
【００７５】
これに対し、本発明の実施形態によれば、第１実施形態において示したように、ビット線ＢＬ１、ＢＬ２のうち、電源線ＶＩＮＴと接続される方と、データが読み出される方と、を任意に変更できる。そこで、第６実施形態では、図１７のような断面構造を有する半導体記憶装置の、どの強誘電体キャパシタが読み出し対象であるかに応じて、図１の回路の制御方法が決定される。
【００７６】
図１８、図１９は、第６実施形態に係る半導体記憶装置の１つの状態をそれぞれ示している。図１８は、図１の構成の回路の強誘電体キャパシタＴＣ１が読み出し対象の場合の状態を示している。図１９は、図１の構成の回路の強誘電体キャパシタＴＣ２が読み出し対象の場合の状態を示している。
【００７７】
図１８に示すように、強誘電体キャパシタＴＣ１が読み出し対象の場合、ビット線ＢＬ２が電源線ＶＩＮＴと接続され、ビット線ＢＬ１にデータが読み出される。すなわち、図１７の構造において、上部電極ＴＥ１と電源線ＶＩＮＴとが電気的に接続され、下部電極ＢＥ１とビット線ＢＬ１とが電気的に接続される。その他の動作は第１実施形態と同じである。
【００７８】
図１９に示すように、強誘電体キャパシタＴＣ２が読み出し対象の場合、ビット線ＢＬ１が電源線ＶＩＮＴと接続され、ビット線ＢＬ２にデータが読み出される。すなわち、図１７の構造において、上部電極ＴＥ２と電源線ＶＩＮＴとが電気的に接続され、下部電極ＢＥ２とビット線ＢＬ１とが電気的に接続される。その他の動作は第１実施形態と同じである。
【００７９】
図１７〜図１９から分かるように、強誘電体キャパシタＴＣ１、ＴＣ２の何れが読み出し対象であるかによらず、上部電極ＴＥ１、ＴＥ２は電源線ＶＩＮＴと接続され、下部電極ＢＥ１、ＢＥ２と接続されたビット線ＢＬ１（またはＢＬ２）にデータが読み出される。
【００８０】
図１７〜図１９は、２つのブロック選択トランジスタＴＳ１、ＴＳ２の間に２つの強誘電体キャパシタＴＣ１、ＴＣ２が接続されている場合を示す。しかしながら、これに限らず、本実施形態は、強誘電体キャパシタが３つ以上の場合でも同様に適用される。図２０は、第６実施形態の主要部の他の例を示している。図２０に示すように、ブロックＢ５１において、ブロック選択トランジスタＴＳ１、ＴＳ２の間に強誘電体キャパシタＴＣ１〜ＴＣｎとセルトランジスタＴＭ１〜ＴＭｎとからそれぞれ構成されるｎ個のメモリセルＭＣが設けられている。ワード線ＷＬの電位は、図３に示すように制御部ＣＮＴにより制御される。
【００８１】
図２１は、図２０に示す回路構成の断面構造を例示している。図２１に示すように、強誘電体キャパシタＴＣ３は、上部電極ＴＥ３、強誘電体膜ＦＣ３、強誘電体キャパシタＴＣ２と共通の下部電極ＦＣ２を有する。上部電極ＴＥ３は、コンタクトＰ６、上部電極ＴＥ３上方に延在する配線層Ｍ２、コンタクトＰ７を介してソース／ドレイン拡散層ＳＤ５と接続される。ソース／ドレイン拡散層ＳＤ５は、ソース／ドレイン拡散層ＳＤ４と距離を有して半導体基板ｓｕｂの表面に形成される。ソース／ドレイン拡散層ＳＤ４、ＳＤ５と、これらソース／ドレイン拡散層ＳＤ４、ＳＤ５間の半導体基板ｓｕｂの上方のゲート電極ＷＬ３とにより、セルトランジスタＴＭ３が構成される。
【００８２】
図２１の紙面の横方向においてソース／ドレイン拡散層ＳＤ３からソース／ドレイン拡散層５に亘り、且つ半導体基板ｓｕｂの表面から配線層Ｍ１、Ｍ２に至るまで領域の構造が、ソース／ドレイン拡散層ＳＤ５を始点として必要数設けられる。その繰り返し構造の終端は、配線層Ｍｎ、コンタクトＰｎ−１を介して強誘電体キャパシタＴＣｎの上部電極ＴＥｎと接続される。下部電極ＢＥｎは、コンタクトＰｎを介してソース／ドレイン拡散層ＳＤｎ−１と接続される。ソース／ドレイン拡散層ＳＤｎ−１、ＳＤｎは、相互に距離を有して半導体基板ｓｕｂの表面に形成される。ソース／ドレイン拡散層ＳＤｎ−１、ＳＤｎと、これらソース／ドレイン拡散層ＳＤｎ−１、ＳＤｎ間の半導体基板ｓｕｂの上方のゲート電極ＢＳ２とにより、ブロック選択トランジスタＴＳ２が構成される。ソース／ドレイン拡散層ＳＤｎは、ビット線ＢＬ２（図示せぬ）と接続される。
【００８３】
図２０、図２１に示す構成の場合でも、読み出し対象の強誘電体キャパシタによらず、アクセスの際に、上部電極ＴＥ１〜ＴＥｎが電源線ＶＩＮＴと接続され、下部電極ＢＥ１〜ＢＥｎと接続されたビット線ＢＬ１またはＢＬ２にデータが読み出されるように、トランジスタＴＱ１、ＴＱ２、ＴＰ１Ｌ、ＴＰ２Ｌのオン、オフが制御される。
【００８４】
なお、上記説明において、上部電極ＴＥ１〜ＴＥｎが電源線ＶＩＮＴと接続され、下部電極ＢＥ１〜ＢＥｎと接続されたビット線ＢＬ１またはＢＬ２にデータが読み出される場合を例に取り説明した。しかしながら、下部電極ＢＥ１〜ＢＥｎが電源線ＶＩＮＴと接続され、上部電極ＴＥ１〜ＴＥｎと接続されたビット線ＢＬ１またはＢＬ２にデータが読み出される構成とすることもできる。すなわち、各強誘電体キャパシタＴＣ１〜ＴＣｎ間において、電源線ＶＩＮＴと接続される電極、およびデータが読み出されるビット線ＢＬと接続される電極、が一致していればよい。
【００８５】
本発明の第６実施形態に係る半導体記憶装置によれば、第１実施形態と同じく、センスアンプＳＡによる増幅後、読み出し対象の強誘電体キャパシタＴＣの一端はセンスアンプＳＡの第１端ＢＬＳ１と接続され、他端はセンスアンプＳＡの第２端ＢＬＳ２と接続される。よって、第１実施形態と同じ効果を得られる。
【００８６】
また、第６実施形態によれば、各強誘電体キャパシタＴＣ１〜ＴＣｎ間において、上部電極ＴＥおよび下部電極ＢＥのうち、電源線ＶＩＮＴと接続される電極、およびデータが読み出されるビット線と接続される電極、が常に一致する。このため、電圧の印加方向により強誘電体キャパシタＴＣの特性が変わっていたとしても、少なくとも各強誘電体キャパシタＴＣには、同じ方向に電圧が印加される。よって、強誘電体キャパシタＴＣごとの読み出しマージンのばらつきを抑え、誤読み出しの少ない半導体記憶装置を提供できる。
【００８７】
（第７実施形態）
第７実施形態は、第１実施形態の応用例であり、ブロック選択トランジスタＴＳ１、ＴＳ２間のメモリセルＭＣの数が多い場合の制御方法に関する。図２２、図２３は、それぞれ、本発明の第７実施形態に係る半導体記憶装置の主要部の構成を示しており、強誘電体キャパシタＴＣからデータが読み出される際の一状態を示している。
【００８８】
図２２、図２３に示すように、ブロックＢ６１は、ブロック選択トランジスタＴＳ１、ＴＳ２と、これらブロック選択トランジスタＴＳ１、ＴＳ２の間に直列接続された１６個のメモリセルＭＣ１〜ＭＣ１６を有する。メモリセルＭＣ１〜ＭＣ１６は、それぞれが、並列接続された強誘電体キャパシタＴＣ１〜ＴＣ１６とセルトランジスタＴＭ１〜ＴＭ１６とから構成される。各セルトランジスタＴＭ１〜ＴＭ１６のゲートにそれぞれ接続されるワード線ＷＬ１〜ＷＬ１６の電位は、図３に示すように、制御部ＣＮＴにより制御される。
【００８９】
次に、第７実施形態の半導体記憶装置の制御方法について説明する。図２２、図２３に示すように、ビット線ＢＬ１、ＢＬ２のうち、読み出し対象の強誘電体キャパシタＴＣ１〜ＴＣ１６により近い方にデータが読み出され、もう一方が電源線ＶＩＮＴと接続されるように制御される。すなわち、強誘電体キャパシタＴＣ１〜ＴＣ１６のうち、ビット線ＢＬ１に近い半数の強誘電体キャパシタＴＣ１〜ＴＣ８からのデータはビット線ＢＬ１に読み出される。よって、図２２に示すように、トランジスタＴＱ１がオフとされ、トランジスタＴＱ１がオンとされることによりビット線ＢＬ２は電源線ＶＩＮＴと接続される。その他のより詳細な動作は、第１実施形態と同じである。
【００９０】
一方、ビット線ＢＬ２に近い残りの半数の強誘電体キャパシタＴＣ９〜ＴＣ１６からのデータはビット線ＢＬ２に読み出される。よって、図２３に示すように、トランジスタＴＱ２がオフとされ、トランジスタＴＱ１がオンとされることによりビット線ＢＬ１は電源線ＶＩＮＴと接続される。その他のより詳細な動作は、第１実施形態と同じである。
【００９１】
なお、図２２、図２３では、ブロック選択トランジスタＴＳ１、ＴＳ２間のメモリセルの数が１６である場合を例示する。しかしながら、上記したように、ビット線ＢＬ１、ＢＬ２に至る電流経路が短い方にデータが読み出されるように制御される限り、メモリセルの数は任意に決定することができる。
【００９２】
本発明の第７実施形態に係る半導体記憶装置によれば、第１実施形態と同じく、センスアンプＳＡによる増幅後、読み出し対象の強誘電体キャパシタＴＣの一端はセンスアンプＳＡの第１端ＢＬＳ１と接続され、他端はセンスアンプＳＡの第２端ＢＬＳ２と接続される。よって、第１実施形態と同じ効果を得られる。
【００９３】
また、第７実施形態によれば、読み出し対象の強誘電体キャパシタＴＣ１〜ＴＣ１６からの電流経路の短い方のビット線ＢＬ１、ＢＬ２にデータが読み出される。もう一方のビット線ＢＬ１、ＢＬ２には駆動電位ＶＩＮＴが印加される。このため、ビット線ＢＬ１、ＢＬ２に至るまでに経るセルトランジスタＴＭ１〜ＴＭ１６の数が、従来のように駆動電位が印加されるビット線とデータが供給されるビット線が固定されていた場合に比べて最も少なくても半減する。このため、データが読み出されるビット線ＢＬ１、ＢＬ２から見たセルトランジスタＴＭ１〜ＴＭ１６による寄生容量も半減し、読み出し電位の大きい半導体記憶装置を実現できる。
【００９４】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【図面の簡単な説明】
【００９５】
【図１】本発明の第１実施形態に係る半導体記憶装置の主要部の構成を示す図。
【図２】第１実施形態の他の構成を示す図。
【図３】各実施形態に共通の構成の一部を示す図。
【図４】第１実施形態に係る半導体記憶装置の主要部の電位を例示するタイミングチャート。
【図５】図４に示す動作時の半導体記憶装置の一状態を示す図。
【図６】図４に示す動作時の半導体記憶装置の一状態を示す図。
【図７】第１実施形態に係る半導体記憶装置の主要部の電位の他の場合を例示するタイミングチャート。
【図８】本発明の第２実施形態に係る半導体記憶装置の主要部の電位を例示するタイミングチャート。
【図９】図８に示す動作時の半導体記憶装置の一状態を示す図。
【図１０】本発明の第３実施形態に係る半導体記憶装置の主要部の構成を示す図。
【図１１】第３実施形態に係る半導体記憶装置の主要部の電位を例示するタイミングチャート。
【図１２】第３実施形態のブロックの構成の他の例を示す図。
【図１３】本発明の第４実施形態に係る半導体記憶装置の主要部の構成を示す図。
【図１４】第４実施形態に係る半導体記憶装置の主要部の電位を例示するタイミングチャート。
【図１５】本発明の第５実施形態に係る半導体記憶装置の主要部の構成を示す図。
【図１６】第５実施形態に係る半導体記憶装置の主要部の電位を例示するタイミングチャート。
【図１７】本発明の第６実施形態に係る半導体記憶装置の断面構造を示す図。
【図１８】図１の回路の強誘電体キャパシタからデータが読み出される際の一状態を示す図。
【図１９】図１の回路の強誘電体キャパシタからデータが読み出される際の一状態を示す図。
【図２０】第６実施形態に係る半導体記憶装置の主要部の他の例を示す図。
【図２１】第６実施形態に係る半導体記憶装置の断面構造の他の例を示す図。
【図２２】本発明の第７実施形態に係る半導体記憶装置の強誘電体キャパシタからデータが読み出される際の一状態を示す図。
【図２３】第７実施形態に係る半導体記憶装置の強誘電体キャパシタからデータが読み出される際の一状態を示す図。
【符号の説明】
【００９６】
ＶＩＮＴ…電源線、ＣＧ１〜ＣＧ３…セル群、ＴＱ１、ＴＱ２、ＴＰ１Ｌ、ＴＰ２Ｌ、ＴＰ１Ｒ、ＴＰ２Ｒ、…トランジスタ、Ｑ１、Ｑ２、Ｐ１Ｌ、Ｐ２Ｌ、Ｐ２Ｒ、Ｐ２Ｒ…信号（線）、ＢＳ１、ＢＳ２…ゲート電極（ブロック選択信号（線））、ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４…ビット線、ＢＬＳ１、ＢＬＳ２…ビット線（センスアンプの第１端、第２端）、Ｂ１〜Ｂｎ、Ｂ１１〜Ｂ１ｎ、Ｂ２１、Ｂ２２、Ｂ３１、Ｂ４１、Ｂ５１、Ｂ６１…ブロック、ＴＣ１〜ＴＣｎ…強誘電体キャパシタ、ＴＭ１〜ＴＭｎ…セルトランジスタ、ＭＣ１、ＭＣ２…メモリセル、ＷＬ１〜ＷＬｎ…ワード線（ゲート電極）、ＴＳ１〜ＴＳ８…ブロック選択トランジスタ、ＳＡ…センスアンプ、ＭＣＡ１、ＭＣＡ２…メモリセルアレイ、ＴＧ１〜ＴＧ４…ゲートトランジスタ、ｓｕｂ…半導体基板、ＳＤ１〜ＳＤ５…ソース／ドレイン拡散層、ＦＣ１〜ＦＣｎ…強誘電体膜、ＴＥ１〜ＴＥｎ…上部電極、ＢＥ１〜ＢＥｎ…下部電極、Ｐ１〜Ｐｎ…プラグ、Ｍ１〜Ｍｎ…配線層。
【図１】
2005327417.tif 000003
【図２】
2005327417.tif 000004
【図３】
2005327417.tif 000005
【図４】
2005327417.tif 000006
【図５】
2005327417.tif 000007
【図６】
2005327417.tif 000008
【図７】
2005327417.tif 000009
【図８】
2005327417.tif 000010
【図９】
2005327417.tif 000011
【図１０】
2005327417.tif 000012
【図１１】
2005327417.tif 000013
【図１２】
2005327417.tif 000014
【図１３】
2005327417.tif 000015
【図１４】
2005327417.tif 000016
【図１５】
2005327417.tif 000017
【図１６】
2005327417.tif 000018
【図１７】
2005327417.tif 000019
【図１８】
2005327417.tif 000020
【図１９】
2005327417.tif 000021
【図２０】
2005327417.tif 000022
【図２１】
2005327417.tif 000023
【図２２】
2005327417.tif 000024
【図２３】
2005327417.tif 000025