(57)【要約】    【課題】  待機時の消費電流を低減する。    【解決手段】  待機モードのとき、ワードドライバ８，９は、ワード線ＷＬ０，ＷＬ１に負電圧Ｖｎｇを供給する。プリチャージ回路６，７は、ＰチャネルＭＯＳトランジスタＰＴ６１−ＰＴ６３，ＰＴ７１−ＰＴ７３をオフにして、ビット線対（ＢＬ０，／ＢＬ０），（ＢＬ１，／ＢＬ１）を、電源電圧ＶＤＤを受ける電源ノードから電気的に切り離す。これにより、Ｌレベルのデータ保持ノードに接続されたアクセストランジスタおよびＨレベルのデータ保持ノードに接続されたアクセストランジスタのソース・ドレイン間電圧を、ＧＩＤＬ電流の問題が生じないレベルに下げることができる。この結果、ＧＩＤＬ電流の問題を生じることなく待機モードにおける消費電流を低減することができる。【選択図】  図１
2005032404.tif 000002
【特許請求の範囲】
【請求項１】
通常モードおよび待機モードを有する半導体記憶装置であって、
行および列にマトリクス状に配置された複数のメモリセルと、
前記複数のメモリセルの各行に対応して配置された複数のワード線と、
前記複数のメモリセルの各列に対応して配置された複数のビット線と、
前記複数のメモリセルの各々に対応して設けられ、対応するメモリセルのデータ保持ノードと当該メモリセルに対応するビット線との間に接続され、当該メモリセルに対応するワード線の電圧をゲートに受ける複数のアクセストランジスタと、
待機モードのとき、前記複数のアクセストランジスタのうち論理ハイレベルのデータを保持するデータ保持ノードに接続されたアクセストランジスタまたは論理ローレベルのデータを保持するデータ保持ノードに接続されたアクセストランジスタのゲート−ソース間に負の電位差を与える電位差供給手段とを備える
ことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体記憶装置、半導体集積回路装置、および携帯機器に関し、さらに詳しくは、通常モードおよび待機モードを有する半導体記憶装置、半導体集積回路装置、携帯機器に関する。
【背景技術】
【０００２】
ＳＲＡＭ（スタティック・ランダムアクセスメモリ）と呼ばれる半導体記憶装置は、フリップフロップ回路を基本構成としているためにリフレッシュが不要であり使いやすいという特徴がある。また、高速動作が可能で動作マージンが大きいという特徴もある。このため、携帯機器用メモリなどに多用されている。さらに近年では、トランジスタの微細化に伴って携帯機器も小型化している。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
トランジスタには、サイズの微細化に伴って耐圧が低下するという特徴がある。このため、微細なトランジスタを使用する場合には、トランジスタの動作電圧を下げる必要がある。さらに、動作速度を損なうことなく低電圧で動作させるためには、トランジスタのしきい値を下げなければならない。したがって、電池駆動を前提とした小型携帯機器では、低しきい値のトランジスタが使用されている。ところが、しきい値を下げすぎるとトランジスタを十分にカットオフできなくなりリーク電流が流れるようになる。このリーク電流によって待機時の消費電流が増大する。
【０００４】
電池駆動を前提とした小型携帯機器では、低電圧・低電力動作が求められる。特に、携帯電話では待ち受け時間をいかに長くできるかが決め手の１つとなる。待ち受け時間を長くするには待ち受け時、すなわち待機時の消費電流を低減する必要がある。
【０００５】
この発明は、以上のような問題を解決するためになされたものであり、その目的は、待機時の消費電流を低減することができる半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００６】
この発明の１つの局面に従うと、半導体記憶装置は、通常モードおよび待機モードを有し、複数のメモリセルと、複数のワード線と、複数のビット線と、複数のアクセストランジスタと、電位差供給手段とを備える。複数のメモリセルは、行および列にマトリクス状に配置される。複数のワード線は、複数のメモリセルの各行に対応して配置される。複数のビット線は、複数のメモリセルの各列に対応して配置される。複数のアクセストランジスタは、複数のメモリセルの各々に対応して設けられ、対応するメモリセルのデータ保持ノードと当該メモリセルに対応するビット線との間に接続され、当該メモリセルに対応するワード線の電圧をゲートに受ける。電位差供給手段は、待機モードのとき、複数のアクセストランジスタのうち論理ハイレベルのデータを保持するデータ保持ノードに接続されたアクセストランジスタまたは論理ローレベルのデータを保持するデータ保持ノードに接続されたアクセストランジスタのゲート−ソース間に負の電位差を与える。
【０００７】
好ましくは、上記複数のアクセストランジスタは、ゲート−ソース間の電位差が０Ｖのときドレイン−ソース間に１００ｐＡ／μｍ以上の電流が流れるものである。
【０００８】
上記半導体記憶装置では、待機モードのとき、複数のアクセストランジスタのうち論理ハイレベルのデータを保持するデータ保持ノードに接続されたアクセストランジスタまたは論理ローレベルのデータを保持するデータ保持ノードに接続されたアクセストランジスタのゲート−ソース間に負の電位差が与えられる。これにより、論理ハイレベルのデータを保持するデータ保持ノードからアクセストランジスタを介してビット線に流れるリーク電流またはビット線からアクセストランジスタを介して論理ローレベルのデータを保持するデータ保持ノードへ流れるリーク電流を低減することができる。
【０００９】
好ましくは、上記電位差供給手段は、電位保持手段を含む。電位保持手段は、待機モードのとき、複数のビット線の電位を所定の正のレベルに保持する。
【００１０】
上記半導体記憶装置では、待機モードのとき、複数のビット線の電位のほうが複数のワード線の電位よりも高くなる。したがって、複数のアクセストランジスタのうち論理ハイレベルのデータを保持するデータ保持ノードに接続されたアクセストランジスタのゲート−ソース間に負の電位差が与えられる。これにより、論理ハイレベルのデータを保持するデータ保持ノードからアクセストランジスタを介してビット線に流れるリーク電流を低減することができる。また、ＧＩＤＬ電流（Ｇａｔｅ  Ｉｎｄｕｃｅｄ  Ｄｒａｉｎ  Ｌｅａｋａｇｅ  ｃｕｒｒｅｎｔ）の問題が生じないレベルに複数のビット線の電位を保持することにより、ＧＩＤＬ電流の問題を回避することができる。
【００１１】
好ましくは、上記電位保持手段は、待機モードのとき、複数のビット線をフローティングにする手段を含む。
【００１２】
上記半導体記憶装置では、待機モードのとき、論理ハイレベルのデータを保持するデータ保持ノードからアクセストランジスタを介してビット線に流れるリーク電流によってビット線がプリチャージされる。これにより、複数のビット線の電位が正のレベルに保持される。
【００１３】
好ましくは、上記電位差供給手段は、ワード線駆動手段を含む。ワード線駆動手段は、待機モードのとき、複数のワード線に負電圧を供給する。
【００１４】
上記半導体記憶装置では、待機モードのとき、論理ローレベルのデータを保持するデータ保持ノードの電位よりも複数のワード線の電位のほうが低くなる。したがって、複数のアクセストランジスタのうち論理ローレベルのデータを保持するデータ保持ノードに接続されたアクセストランジスタのゲート−ソース間に負の電位差が与えられる。これにより、ビット線からアクセストランジスタを介して論理ローレベルのデータを保持するデータ保持ノードに流れるリーク電流を低減することができる。
【００１５】
この発明のもう１つの局面に従うと、半導体記憶装置は、通常モードおよび待機モードを有し、複数のメモリセルと、複数のワード線と、複数のビット線と、複数のアクセストランジスタと、ワード線駆動手段と、プリチャージ手段とを備える。複数のメモリセルは、行および列にマトリクス状に配置される。複数のワード線は、複数のメモリセルの各行に対応して配置される。複数のビット線は、複数のメモリセルの各列に対応して配置される。複数のアクセストランジスタは、複数のメモリセルの各々に対応して設けられ、対応するメモリセルのデータ保持ノードと当該メモリセルに対応するビット線との間に接続され、当該メモリセルに対応するワード線の電圧をゲートに受ける。ワード線駆動手段は、複数のワード線のうちアクセスすべきメモリセルに対応したワード線を活性化する。プリチャージ手段は、メモリセルにアクセスする前の所定期間、複数のビット線の電位を電源電圧レベルにプリチャージする。待機モードのとき、ワード線駆動手段は複数のワード線に負電圧を供給し、プリチャージ手段は複数のビット線を、電源電圧を受ける電源ノードから電気的に切り離す。
【００１６】
上記半導体記憶装置では、待機モードのとき、電源ノードから電気的に切り離された複数のビット線の電位は、電源ノードからの供給がないため、電源電圧レベルよりも低くなる。通常は、電源電圧レベルの半分のレベルである中間電位付近のレベルで安定する。これにより、データ保持ノードに接続されたアクセストランジスタのソース・ドレイン間電圧を、ＧＩＤＬ電流の問題が生じないレベルに下げることができる。
【００１７】
以上のように、上記半導体記憶装置によれば、待機モードのとき、複数のワード線に負電圧を供給しかつ複数のビット線を電源ノードから電気的に切り離すため、ＧＩＤＬ電流の問題を生じることなく待機モードにおける消費電流を低減することができる。
【００１８】
好ましくは、上記半導体記憶装置はさらに、レベル保持手段を備える。レベル保持手段は、待機モードのとき、複数のビット線の電位を所定のレベルに保持する。
【００１９】
好ましくは、上記所定のレベルは、中間電位以下のレベルである。
【００２０】
上記半導体記憶装置では、待機モードのとき、複数のビット線の電位が所定のレベルに保持されるため、待機モードから通常モードに復帰する際のプリチャージ期間を一定期間に定めることができる。
【００２１】
好ましくは、上記ワード線駆動手段は、接地電圧供給手段と、負電圧供給手段とを含む。接地電圧供給手段は、待機モードのとき、複数のワード線に接地電圧を供給する。負電圧供給手段は、接地電圧が供給された後、複数のワード線に負電圧を供給する。
【００２２】
上記半導体記憶装置では、接地電圧供給手段によって複数のワード線を一旦接地電圧レベルに高速に引き抜くため、負電圧供給手段の消費電力を低減することができる。
【００２３】
この発明のさらにもう１つの局面に従うと、半導体集積回路装置は、上記半導体記憶装置を備える。
【００２４】
好ましくは、上記半導体集積回路装置はさらに、ロジック回路部と、供給切換手段とを備える。供給切換手段は、通常モードのときロジック回路部に電源電圧を供給する一方、待機モードのときロジック回路部に電源電圧を供給しない。上記半導体記憶装置におけるプリチャージ手段はさらに、待機モードから通常モードへの切り替わりに応答して複数のビット線の電位を電源電圧レベルにプリチャージする。
【００２５】
この発明のさらにもう１つの局面に従うと、携帯機器は、上記半導体集積回路装置を備える。
【００２６】
好ましくは、上記携帯機器はさらに、モード切換信号供給手段を備える。モード信号切換手段は、通常モード／待機モードの切換を指示するモード切換信号を半導体集積回路に供給する。
【発明の効果】
【００２７】
この発明の１つの局面に従った半導体記憶装置では、電位差供給手段を設けたため、待機モードにおける消費電流を低減することができる。
【００２８】
また、電位差供給手段は電位保持手段を含むため、論理ハイレベルのデータを保持するデータ保持ノードからアクセストランジスタを介してビット線に流れるリーク電流を低減することができ、さらに、ＧＩＤＬ電流の問題を回避することができる。
【００２９】
また、電位差供給手段はワード線駆動手段を含むため、ビット線からアクセストランジスタを介して論理ローレベルのデータを保持するデータ保持ノードに流れるリーク電流を低減することができる。
【００３０】
この発明のもう１つの局面に従った半導体記憶装置では、待機モードのとき、ワード線駆動手段は複数のワード線に負電圧を供給し、プリチャージ手段は複数のビット線を電源ノードから電気的に切り離すため、ＧＩＤＬ電流の問題を生じることなく待機モードにおける消費電流を低減することができる。
【００３１】
また、レベル保持手段を設けたため、待機モードから通常モードに復帰する際のプリチャージ期間を一定期間に定めることができる。
【００３２】
また、ワード線駆動手段は、接地電圧供給手段と、負電圧供給手段とを含むため、負電圧供給手段の消費電力を低減することができる。
【発明を実施するための最良の形態】
【００３３】
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰り返さない。
【００３４】
（第１の実施形態）
［ＳＲＡＭの構成について］
図１は、この発明の第１の実施形態によるＳＲＡＭ（スタティック・ランダムアクセスメモリ）の全体構成を示すブロック図である。図１に示すＳＲＡＭは、メモリセルアレイ１と、行デコーダ２と、列デコーダ３と、列選択回路４と、入出力回路５と、プリチャージ回路６，７と、ワードドライバ８，９と、負電圧発生回路１０と、ＮＡＮＤ回路１１とを備える。
【００３５】
メモリセルアレイ１は、メモリセルＭＣ１−４と、ワード線ＷＬ０，ＷＬ１と、ビット線対（ＢＬ０，／ＢＬ０），（ＢＬ１，／ＢＬ１）と、アクセストランジスタＮＴ１ａ−ＮＴ４ａ，ＮＴ１ｂ−ＮＴ４ｂとを含む。メモリセルＭＣ１−ＭＣ４は、行および列にマトリクス状に配置される。ワード線ＷＬ０は、メモリセルＭＣ１，ＭＣ３に対応して配置される。ワード線ＷＬ１は、メモリセルＭＣ２，ＭＣ４に対応して配置される。ビット線対ＢＬ０，／ＢＬ０は、メモリセルＭＣ１，ＭＣ２に対応して配置される。ビット線対ＢＬ１，／ＢＬ１は、メモリセルＭＣ３，ＭＣ４に対応して配置される。アクセストランジスタＮＴ１ａ−ＮＴ４ａ，ＮＴ１ｂ−ＮＴ４ｂは、低しきい値のトランジスタである。具体的には、アクセストランジスタＮＴ１ａ−ＮＴ４ａ，ＮＴ１ｂ−ＮＴ４ｂのゲート−ソース間の電位差が０Ｖのとき、ドレイン−ソース間に１００ｐＡ／μｍ以上の電流が流れる。アクセストランジスタＮＴ１ａは、メモリセルＭＣ１のデータ保持ノード（図示せず）とビット線ＢＬ０との間に接続され、ワード線ＷＬ０の電圧をゲートに受ける。アクセストランジスタＮＴ１ｂは、メモリセルＭＣ１のデータ保持ノード（図示せず）とビット線／ＢＬ０との間に接続され、ワード線ＷＬ０の電圧をゲートに受ける。アクセストランジスタＮＴ２ａは、メモリセルＭＣ２のデータ保持ノード（図示せず）とビット線ＢＬ０との間に接続され、ワード線ＷＬ１の電圧をゲートに受ける。アクセストランジスタＮＴ２ｂは、メモリセルＭＣ２のデータ保持ノード（図示せず）とビット線／ＢＬ０との間に接続され、ワード線ＷＬ１の電圧をゲートに受ける。アクセストランジスタＮＴ３ａは、メモリセルＭＣ３のデータ保持ノード（図示せず）とビット線ＢＬ１との間に接続され、ワード線ＷＬ０の電圧をゲートに受ける。アクセストランジスタＮＴ３ｂは、メモリセルＭＣ３のデータ保持ノード（図示せず）とビット線／ＢＬ１との間に接続され、ワード線ＷＬ０の電圧をゲートに受ける。アクセストランジスタＮＴ４ａは、メモリセルＭＣ４のデータ保持ノード（図示せず）とビット線ＢＬ１との間に接続され、ワード線ＷＬ１の電圧をゲートに受ける。アクセストランジスタＮＴ４ｂは、メモリセルＭＣ４のデータ保持ノード（図示せず）とビット線／ＢＬ１との間に接続され、ワード線ＷＬ１の電圧をゲートに受ける。
【００３６】
ＮＡＮＤ回路１１は、モード信号ＭＤとプリチャージ制御信号ＰＲ０とのＮＡＮＤを出力する。ＮＡＮＤ回路１１の出力は、プリチャージ信号ＰＲ１となる。
【００３７】
行デコーダ２は、インバータＩＶ２１と、ＮＡＮＤ回路ＮＤ２１，ＮＤ２２とを含む。インバータＩＶ２１は、アドレス信号Ａ１を反転する。ＮＡＮＤ回路ＮＤ２１は、プリチャージ信号ＰＲ１とアドレス信号Ａ１とのＮＡＮＤを出力する。ＮＡＮＤ回路ＮＤ２１の出力は、ワード線選択信号ＳＷ０となる。ＮＡＮＤ回路ＮＤ２２は、プリチャージ信号ＰＲ１とインバータＩＶ２１の出力とのＮＡＮＤを出力する。ＮＡＮＤ回路ＮＤ２２の出力は、ワード線選択信号ＳＷ１となる。
【００３８】
負電圧発生回路１０は、負電圧Ｖｎｇを発生する。
【００３９】
ワードドライバ８，９は、ワード線駆動手段を構成する。ワードドライバ８，９は、ワード線選択信号ＳＷ０，ＳＷ１に応答して、電源電圧ＶＤＤ，接地電圧Ｖｓｓ，または負電圧Ｖｎｇをワード線ＷＬ０，ＷＬ１に供給する。
【００４０】
列デコーダ３は、インバータＩＶ３１と、ＡＮＤ回路ＡＤ３１，ＡＤ３２とを含む。インバータＩＶ３１は、アドレス信号Ａ０を反転する。ＡＮＤ回路ＡＤ３１は、アドレス信号Ａ０とアクセス信号Ｒ／ＷとのＡＮＤを出力する。ＡＮＤ回路ＡＤ３２は、インバータＩＶ３１の出力とアクセス信号Ｒ／ＷとのＡＮＤを出力する。
【００４１】
列選択回路４は、インバータＩＶ４１，ＩＶ４２と、トランスファゲートＴＧ４１−ＴＧ４４とを含む。インバータＩＶ４１，ＩＶ４２は、ＡＮＤ回路ＡＤ３１，ＡＤ３２の出力を反転する。トランスファゲートＴＧ４１，ＴＧ４２は、ビット線ＢＬ０，／ＢＬと入出力線ＩＯ，／ＩＯとの間に接続される。トランスファゲートＴＧ４１，ＴＧ４２は、ＡＮＤ回路ＡＤ３１の出力に応答して、ビット線対ＢＬ０，／ＢＬ０と入出力線対ＩＯ，／ＩＯとを接続／非接続にする。トランスファゲートＴＧ４３，ＴＧ４４は、ＡＮＤ回路ＡＤ３２の出力に応答して、ビット線対ＢＬ１，／ＢＬ１と入出力線対ＩＯ，／ＩＯとを接続／非接続にする。
【００４２】
入出力回路５は、アクセス信号Ｒ／Ｗに応答して、入出力線対ＩＯ，／ＩＯに読み出されたデータを入出力端子Ｄに伝送したり、外部から入出力端子Ｄに入力されたデータを入出力線対ＩＯ，／ＩＯに伝送したりする。
【００４３】
プリチャージ回路６は、ＰチャネルＭＯＳトランジスタＰＴ６１−ＰＴ６３を含む。ＰチャネルＭＯＳトランジスタＰＴ６１，ＰＴ６２は、電源電圧ＶＤＤを受ける電源ノードとビット線ＢＬ０，／ＢＬ０との間に接続され、プリチャージ信号ＰＲ１に応答してオン／オフする。ＰチャネルＭＯＳトランジスタＰＴ６３は、ビット線ＢＬ０とビット線／ＢＬ０との間に接続され、プリチャージ信号ＰＲ１に応答してオン／オフする。
【００４４】
プリチャージ回路７は、ＰチャネルＭＯＳトランジスタＰＴ７１−ＰＴ７３を含む。ＰチャネルＭＯＳトランジスタＰＴ７１，ＰＴ７２は、電源電圧ＶＤＤを受ける電源ノードとビット線ＢＬ１，／ＢＬ１との間に接続され、プリチャージ信号ＰＲ１に応答してオン／オフする。ＰチャネルＭＯＳトランジスタＰＴ７３は、ビット線ＢＬ１とビット線／ＢＬ１との間に接続され、プリチャージ信号ＰＲ１に応答してオン／オフする。
【００４５】
図２は、図１に示したメモリセルＭＣ１−ＭＣ４の具体的構成を示す図である。図２に示すメモリセルＭＣｉは、ＰチャネルＭＯＳトランジスタＭＰｉａ，ＭＰｉｂと、ＮチャネルＭＯＳトランジスタＭＮｉａ，ＭＮｉｂとを含む（ｉ＝１−４）。
【００４６】
ＰチャネルＭＯＳトランジスタＭＰｉａは、電源電圧ＶＤＤを受ける電源ノードとデータ保持ノードＮｉａとの間に接続される。ＮチャネルＭＯＳトランジスタＭＮｉａは、データ保持ノードＮｉａと接地電圧Ｖｓｓを受ける接地ノードとの間に接続される。ＰチャネルＭＯＳトランジスタＭＰｉａおよびＮチャネルＭＯＳトランジスタＭＮｉａのゲートは、データ保持ノードＮｉｂに接続される。ＰチャネルＭＯＳトランジスタＭＰｉｂは、電源ノードとデータ保持ノードＮｉｂとの間に接続される。ＮチャネルＭＯＳトランジスタＭＮｉｂは、データ保持ノードＮｉｂと接地ノードとの間に接続される。ＰチャネルＭＯＳトランジスタＭＰｉｂおよびＮチャネルＭＯＳトランジスタＭＮｉｂのゲートは、データ保持ノードＮｉａに接続される。
【００４７】
以上のように構成されたメモリセルＭＣｉでは、データ保持ノードＮｉａ，Ｎｉｂに、１ビットの相補データ信号が保持される。
【００４８】
なお、図１に示したアクセストランジスタＮＴｉａ（ｉ＝１−４）は、ビット線ＢＬ０，ＢＬ１とデータ保持ノードＮｉａとの間に接続され、アクセストランジスタＮＴｉｂは、ビット線／ＢＬ０，／ＢＬ１とデータ保持ノードＮｉｂとの間に接続される。
【００４９】
図３は、図１に示した負電圧発生回路１０の具体的構成を示す図である。図３に示す負電圧発生回路は、リングオシレータ１０１と、インバータ１０２と、キャパシタＣ１０１−Ｃ１０４と、ＰチャネルＭＯＳトランジスタＰＴ１０１−ＰＴ１０６とを含む。
【００５０】
リングオシレータ１０１は、リング状に接続された奇数段のインバータ（図示せず）を含み、所定の発振周波数を有する信号を出力する。インバータ１０２は、リングオシレータ１０１からの信号を反転する。キャパシタＣ１０１は、インバータＩＶ１０２の出力ノードとノードＮ１０２との間に接続される。キャパシタＣ１０２は、インバータＩＶ１０２の出力ノードとノードＮ１０４との間に接続される。キャパシタＣ１０３は、リングオシレータ１０１の出力ノードとノード１０３との間に接続される。キャパシタＣ１０４は、リングオシレータ１０１の出力ノードとノードＮ１０５との間に接続される。
【００５１】
ＰチャネルＭＯＳトランジスタＰＴ１０１は、ノードＮ１０１とノードＮ１０２との間に接続される。ＰチャネルＭＯＳトランジスタＰＴ１０２は、ノードＮ１０２と接地電圧Ｖｓｓを受ける接地ノードとの間に接続される。ＰチャネルＭＯＳトランジスタＰＴ１０３は、ノードＮ１０１とノードＮ１０３との間に接続される。ＰチャネルＭＯＳトランジスタＰＴ１０４は、ノードＮ１０３と接地ノードとの間に接続される。ＰチャネルＭＯＳトランジスタＰＴ１０５は、ノードＮ１０４と接地ノードとの間に接続される。ＰチャネルＭＯＳトランジスタＰＴ１０６は、ノードＮ１０５と接地ノードとの間に接続される。ＰチャネルＭＯＳトランジスタＰＴ１０１，ＰＴ１０４のゲートは、互いに接続されるとともにノードＮ１０４にも接続される。ＰチャネルＭＯＳトランジスタＰＴ１０２，ＰＴ１０３のゲートは、互いに接続されるとともにノードＮ１０５にも接続される。ＰチャネルＭＯＳトランジスタＰＴ１０５のゲートは、ノードＮ１０５に接続される。ＰチャネルＭＯＳトランジスタＰＴ１０６のゲートは、ノードＮ１０４に接続される。
【００５２】
以上のように構成された負電圧発生回路では、リングオシレータ１０１からの信号の立ち上がり／立ち下がりに応答してチャージポンピングが行われ、ノードＮ１０１に負電圧Ｖｎｇが発生する。
【００５３】
負電圧Ｖｎｇを発生させる際にノードＮ１０１に供給される電荷は、図４に示す容量１０４に蓄積される。容量１０４の成分は、ゲート酸化膜を用いた容量、配線間容量、ワード線との間の結合容量などである。
【００５４】
負電圧Ｖｎｇのレベル（電位）は、図４に示すＰＮ接合ダイオード１０３によって、ビルトイン電圧レベルと接地電圧Ｖｓｓレベルとの中間のレベルにクランプされる。この電位は、モニタ回路とリファレンス回路の組み合わせなどの既存のアナログ技術を用いて、所望のレベルに制御することができる。後述するＧＩＤＬ電流の特性に応じて、−０．３Ｖから−０．５Ｖの範囲で設定されることが多いと予想される。
【００５５】
図５は、図１に示したワードドライバ８，９の具体的構成を示す図である。ワードドライバ８，９は、ともに同じ構成であるため、図５では、ワードドライバ８の構成について示す。図５に示すワードドライバは、インバータＩＶ８１−ＩＶ９２と、ＮＡＮＤ回路ＮＤ８１と、レベルシフト回路ＬＳ１，ＬＳ２と、ＰチャネルＭＯＳトランジスタＰＴ８１と、ＮチャネルＭＯＳトランジスタＮＴ８１，ＮＴ８２とを含む。
【００５６】
インバータＩＶ８１−ＩＶ８５は、直列に接続される。インバータＩＶ８１の入力には、ワード線選択信号ＳＷ０が供給される。インバータＩＶ８５の出力は、ＮＡＮＤ回路ＮＤ８１の一方の入力に接続される。インバータＩＶ８１−ＩＶ８５は、ワード線選択信号ＳＷ０を所定時間遅延させてＮＡＮＤ回路ＮＤ８１の一方の入力に供給する。ＮＡＮＤ回路ＮＤ８１は、インバータＩＶ８５の出力とワード線選択信号ＳＷ０とのＮＡＮＤを出力する。インバータＩＶ８６は、ＮＡＮＤ回路ＮＤ８１の出力を反転する。インバータＩＶ８７は、ワード線選択信号ＳＷ０を反転する。インバータＩＶ８８は、インバータＩＶ８７の出力を反転する。インバータＩＶ８９−ＩＶ９２は、直列に接続される。インバータＩＶ８９の入力には、ワード線選択信号ＳＷ０が供給される。インバータＩＶ８９−ＩＶ９２は、ワード線選択信号ＳＷ０を所定時間遅延させて出力する。
【００５７】
レベルシフト回路ＬＳ１は、ＰチャネルＭＯＳトランジスタＰＴ９１，ＰＴ９２と、ＮチャネルＭＯＳトランジスタＮＴ９１，ＮＴ９２と、インバータＩＶ９３とを含む。
【００５８】
ＰチャネルＭＯＳトランジスタＰＴ９１は、電源電圧ＶＤＤを受けるノードＮ８０とノードＮ８２との間に接続され、インバータＩＶ８６の出力をゲートに受ける。ＮチャネルＭＯＳトランジスタＮＴ９１は、ノードＮ８２と負電圧Ｖｎｇを受けるノードＮ８１との間に接続される。ＮチャネルＭＯＳトランジスタＮＴ９１のゲートは、ノードＮ８３に接続される。インバータＩＶ９３は、インバータＩＶ８６の出力を反転する。ＰチャネルＭＯＳトランジスタＰＴ９２は、ノードＮ８０とノードＮ８３との間に接続され、インバータＩＶ９３の出力をゲートに受ける。ＮチャネルＭＯＳトランジスタＮＴ９２は、ノードＮ８３とノードＮ８１との間に接続される。ＮチャネルＭＯＳトランジスタＮＴ９２のゲートは、ノードＮ８２に接続される。
【００５９】
レベルシフト回路ＬＳ２は、ＰチャネルＭＯＳトランジスタＰＴ９３，ＰＴ９４と、ＮチャネルＭＯＳトランジスタＮＴ９３，ＮＴ９４と、インバータＩＶ９４とを含む。
【００６０】
ＰチャネルＭＯＳトランジスタＰＴ９３は、電源電圧ＶＤＤを受けるノードＮ９０とノードＮ９２との間に接続され、インバータＩＶ９２の出力をゲートに受ける。ＮチャネルＭＯＳトランジスタＮＴ９３は、ノードＮ９２と負電圧Ｖｎｇを受けるノードＮ９１との間に接続される。ＮチャネルＭＯＳトランジスタＮＴ９３のゲートは、ノードＮ９３に接続される。インバータＩＶ９４は、インバータＩＶ９２の出力を反転する。ＰチャネルＭＯＳトランジスタＰＴ９４は、ノードＮ９０とノードＮ９３との間に接続され、インバータＩＶ９４の出力をゲートに受ける。ＮチャネルＭＯＳトランジスタＮＴ９４は、ノードＮ９３とノードＮ９１との間に接続される。ＮチャネルＭＯＳトランジスタＮＴ９４のゲートは、ノードＮ９２に接続される。
【００６１】
ＰチャネルＭＯＳトランジスタＰＴ８１およびＮチャネルＭＯＳトランジスタＮＴ８１は、電源電圧ＶＤＤを受ける電源ノードと接地電圧Ｖｓｓを受ける接地ノードとの間に、直列に接続される。ＰチャネルＭＯＳトランジスタＰＴ８１のゲートは、インバータＩＶ８８の出力を受ける。ＮチャネルＭＯＳトランジスタＮＴ８１のゲートは、ノードＮ８３の電圧Ｖａを受ける。ＰチャネルＭＯＳトランジスタＰＴ８１とＮチャネルＭＯＳトランジスタＮＴ８１との相互接続ノードＮ８４の電圧がワード線ＷＬ０に供給される。
【００６２】
ＮチャネルＭＯＳトランジスタＮＴ８２は、相互接続ノードＮ８４と負電圧Ｖｎｇを受けるノードとの間に接続される。ＮチャネルＭＯＳトランジスタＮ８２のゲートは、ノードＮ９３の電圧を受ける。
【００６３】
以上のように構成されたワードドライバ８の動作について、図６を参照しつつ説明する。
【００６４】
ワード線選択信号ＳＷ０がＨレベル（論理ハイレベル）のとき、ノードＮ８３の電圧Ｖａは負電圧Ｖｎｇレベルであり、ノードＮ９３の電圧Ｖｂは、電源電圧ＶＤＤレベルである。したがって、ＮチャネルＭＯＳトランジスタＮＴ８１はオフ、ＮチャネルＭＯＳトランジスタＮＴ８２はオン、ＰチャネルＭＯＳトランジスタＰＴ８１はオフになる。
【００６５】
ワード線選択信号ＳＷ０がＨレベル（論理ハイレベル）からＬレベル（論理ローレベル）に立ち下がると、これに応答して、ＰチャネルＭＯＳトランジスタＰＴ８１がオンになる。また、ノードＮ９３の電圧Ｖｂが負電圧Ｖｎｇレベルに立ち下がり、ＮチャネルＭＯＳトランジスタＮＴ８２がオフになる。これにより、ノードＮ８４の電圧、すなわち、ワード線ＷＬ０の電圧は、負電圧Ｖｎｇレベルから電源電圧ＶＤＤレベルとなる。
【００６６】
ワード線選択信号ＳＷ０がＬレベルからＨレベルに立ち上がると、ＰチャネルＭＯＳトランジスタＰＴ８１がオフになる。また、ノードＮ８３の電圧Ｖａは、ワード線選択信号ＳＷ０の立ち上がりに応答したワンショットパルスとなる。このワンショットパルスを受けて、ＮチャネルＭＯＳトランジスタＮＴ８１が一定期間オンになり、ノードＮ８４が放電される。すなわち、ワード線ＷＬ０の電圧は、電源電圧ＶＤＤレベルから接地電圧Ｖｓｓレベルとなる。ノードＮ８３の電圧Ｖａが立ち上がった後、ノードＮ９３の電圧が電源電圧ＶＤＤレベルとなり、ＮチャネルＭＯＳトランジスタＮＴ８２がオンになる。これにより、ワード線ＷＬ０の電圧は、接地レベルＶｓｓから負電圧Ｖｎｇレベルとなる。
【００６７】
以上のようにワードドライバ８では、ＮチャネルＭＯＳトランジスタＮＴ８１によってワード線ＷＬ０を一旦接地電圧Ｖｓｓレベルに高速に引き抜き、その後ＮチャネルＭＯＳトランジスタＮＴ８２をオンにすることによって、図４に示した容量１０４に蓄積された電荷を用いて電荷再配分により接地電圧Ｖｓｓレベルから負電圧Ｖｎｇレベルに電位を落とす。これにより、ワード線の高速プルダウンを実現しつつ、無駄な電荷を消費しないで済ませることができる。すなわち、負電圧発生回路１０の消費電力を低減することができる。
【００６８】
［ＳＲＡＭの動作について］
次に、以上のように構成されたＳＲＡＭの動作について、図１に示した全体構成図および図７に示すタイミングチャートを参照しつつ説明する。ここでは、（１）通常モード、（２）待機モード、に分けて説明する。
【００６９】
（１）通常モード
モード信号ＭＤがＨレベルのとき、ＳＲＡＭは通常モードとなる。通常モードとは、メモリセルＭＣｉに対してアクセスが行われる期間をいう。このＳＲＡＭは、プリチャージ信号ＰＲ０の１サイクルのうち、前半でアクセスを行い、後半でプリチャージを行って次のサイクルに備える、という順序で制御される。ＳＲＡＭ外部から供給されるプリチャージ信号ＰＲ０は、外部クロック信号ＣＬＫに同期した信号である。外部クロック信号ＣＬＫは、動作の基準となる信号である。
【００７０】
時刻ｔ１において、プリチャージ信号ＰＲ０がＨレベルからＬレベルとなる。これに応答して、プリチャージ信号ＰＲ１はＨレベルとなる。また、アクセス信号Ｒ／ＷはＬレベルからＨレベルとなる。図１に示すメモリセルＭＣ１にアクセスするために、アドレス信号Ａ０，Ａ１はともにＨレベルとなる。アドレス信号Ａ１およびプリチャージ信号ＰＲ１に応答して、ワード線選択信号ＳＷ０がＬレベルとなる。これに応答して、ワードドライバ８によりワード線ＷＬ０が活性化され、ワード線ＷＬ０の電圧は電源電圧ＶＤＤレベルとなる。そして、ＮチャネルＭＯＳトランジスタＮＴ１ａ，ＮＴ１ｂがオンになり、メモリセルＭＣ１のデータ保持ノードＮ１ａ，Ｎ１ｂとビット線対ＢＬ０，／ＢＬ０とが接続される。
【００７１】
一方、アドレス信号Ａ０およびアクセス信号Ｒ／Ｗに応答して、トランスファゲートＴＧ４１，ＴＧ４２がオンになる。これにより、ビット線対ＢＬ０，／ＢＬ０と入出力線対ＩＯ，／ＩＯとが接続される。
【００７２】
メモリセルＭＣ１からデータを読み出すときは、データ保持ノードＮｉａ，Ｎｉｂの相補データがビット線対ＢＬ０，／ＢＬ０、データ入出力線対ＩＯ，／ＩＯに読み出され、入出力回路５によって入出力端子Ｄに伝送される。
【００７３】
メモリセルＭＣ１にデータを書き込むときは、データ入出力回路５によって、入出力端子Ｄに供給されたデータが入出力線対ＩＯ，／ＩＯを介してビット線対ＢＬ、／ＢＬ０に伝送される。これにより、メモリセルＭＣ１からビット線対ＢＬ０，／ＢＬ０に読み出されたデータ信号が書き換えられる。
【００７４】
時刻ｔ２において、プリチャージ信号ＰＲ０がＨレベルとなる。これに応答して、プリチャージ信号ＰＲ１、アクセス信号Ｒ／Ｗ、アドレス信号Ａ０，Ａ１、がＬレベルとなる。さらに、トランスファゲートＴＧ４１，ＴＧ４２がオフになる。また、ワード線選択信号ＳＷ０がＨレベルとなり、ワード線ＷＬ０の電圧は負電圧レベルとなる。これに応答して、ＮチャネルＭＯＳトランジスタＮＴ１ａ，ＮＴ１ｂがオフになる。
【００７５】
プリチャージ信号ＰＲ１がＬレベルになるのに応答して、プリチャージ回路６，７におけるＰチャネルＭＯＳトランジスタＰＴ６１−ＰＴ６３，ＰＴ７１−ＰＴ７３がオンになる。これにより、ビット線ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１が、電源電圧ＶＤＤを受ける電源ノードに接続されて、電源電圧ＶＤＤレベルにプリチャージされる。さらに、ＰチャネルＭＯＳトランジスタＰＴ６３によってビット線対ＢＬ０，／ＢＬ０が、ＰチャネルＭＯＳトランジスタＰＴ７３によってビット線対ＢＬ１，／ＢＬ１が、それぞれイコライズされる。これにより、続く時刻ｔ３−ｔ４におけるアクセスに対する準備が完了する。そして、時刻ｔ３−ｔ５におけるサイクルでも同様にしてアクセス、プリチャージが行われる。
【００７６】
（２）待機モード
モード信号ＭＤがＬレベルのとき、ＳＲＡＭは待機モードとなる。ここで、待機モードとは、メモリセルへのアクセス頻度が通常モードでのアクセス頻度の１０％以下になる期間をいう。
【００７７】
時刻ｔ５において、モード信号ＭＤがＨレベルからＬレベルとなり、ＳＲＡＭは待機モードとなる。
【００７８】
モード信号ＭＤがＬレベルになると、プリチャージ信号ＰＲ０の値にかかわらずプリチャージ信号ＰＲ１はＨレベルとなる。これに応答して、プリチャージ回路６，７におけるＰチャネルＭＯＳトランジスタＰＴ６１−ＰＴ６３，ＰＴ７１−ＰＴ７３がオフになる。この結果、ビット線対ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１と電源電圧ＶＤＤを受ける電源ノードとが電気的に切り離される。すなわちプリチャージが中止される。
【００７９】
また、ワード線選択信号ＳＷ０，ＳＷ１はＨレベルとなり、ワード線ＷＬ０，ＷＬ１の電圧は負電圧Ｖｎｇレベルとなる。
【００８０】
また、アクセス信号Ｒ／ＷはＬレベルとなり、トランスファゲートＴＧ４１−ＴＧ４４がオフになる。これにより、ビット線対ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１と入出力線対ＩＯ，／ＩＯとが電気的に切り離される。
【００８１】
以後、時刻ｔ６まで待機モードの状態が続く。
【００８２】
通常、ＳＲＡＭでは、１サイクルのうち前半にアクセス動作を行い、後半にプリチャージを行って次のサイクルに備える、という順序で制御される。したがって、待機モードにおいてプリチャージ動作を中止した場合には、その状態から通常モード、つまり、サイクルの前半でアクセス動作に直接入ることはできない。しかし、ＳＲＡＭを用いた携帯機器では、通常、待ち受け状態（待機モード）から通常動作状態（通常モード）に復帰するまでには数ミリ秒の時間がある（後述する電源安定化期間）。その間に複数回のダミーサイクルが入れば、すべてのビット線のプリチャージ状態を復帰することができるので問題ない。このような観点から、時刻ｔ６−ｔ７間にダミーサイクルが設けられている。
【００８３】
そのようなダミーサイクルを設けることができない場合には、サイクルの最初にプリチャージが入り、その後アクセスが行われるというメモリの制御に変換すれば上述の問題は回避できる。しかし、アクセス要求から実際にデータが出力されるまでの時間が長くなるため、適用範囲が低速のアプリケーションに制限される。
【００８４】
［待機モードにおける消費電流の低減効果について］
次に、待機モードにおける消費電流の低減効果について説明する。なお、説明を簡単にするため、メモリセルＭＣ１，ＭＣ２について説明する。
【００８５】
図８を参照して、従来のＳＲＡＭでは、待機モードのとき、プリチャージ回路６におけるＰチャネルＭＯＳトランジスタＰＴ６１−ＰＴ６３をオンにして、ビット線対ＢＬ０，／ＢＬ０を電源電圧ＶＤＤレベルにプリチャージしている。また、ワード線ＷＬ０，ＷＬ１には、Ｌレベル（０Ｖ）の電圧が供給される。このため、電源電圧ＶＤＤを受ける電源ノードからアクセストランジスタＮＴ１ｂ，ＮＴ２ａを介してメモリセルＭＣ１，ＭＣ２内の接地ノードにリーク電流Ｉ１が流れる。
【００８６】
このリーク電流Ｉ１は、電源ノードからすべてのメモリセルのＬレベルのデータ保持ノードに流れ込む。したがって、ＳＲＡＭ全体では、メモリセルの数と各アクセストランジスタのリーク電流を乗じただけのリーク電流Ｉ１が流れる。図８では、２個のメモリセルＭＣ１，ＭＣ２しか示していないが、例えば、アクセストランジスタのリーク電流を０．１μＡとすると、１００万個のメモリセルを有するＳＲＡＭでは１００ｍＡの電流が流れる。電池駆動を前提とした小型携帯機器に使用する場合、待機モードにおける消費電流値として、この値は到底許容できる値ではない。
【００８７】
このリーク電流Ｉ１を低減する方法として、アクセストランジスタＮＴ１ｂ，ＮＴ２ａのゲートに負電圧（例えば、−０．３Ｖ）を印加する方法がある。この方法によれば、アクセストランジスタＮＴ１ｂ，ＮＴ２ａのソース（Ｌレベルのデータ保持ノードＮ１ｂ，Ｎ２ａ）−ゲート間が逆バイアスされるため、リーク電流Ｉ１を低減することができる。
【００８８】
ところが、最近のトランジスタのさらなる微細化に伴い、新たな問題が生じてきた。ＧＩＤＬ電流（Ｇａｔｅ−Ｉｎｄｕｃｅｄ−Ｄｒａｉｎ−Ｌｅａｋａｇｅ−ｃｕｒｒｅｎｔ）の問題である。図９に示すように、ＧＩＤＬ電流は、ゲート電圧Ｖｇｓが負であって、かつ、ドレイン電圧Ｖｄｓが電源電圧ＶＤＤ付近の場合に大きくなり問題となる。この問題を避けるためには、ドレイン電圧Ｖｄｓを小さくすることが効果的である。
【００８９】
アクセストランジスタＮＴ１ｂ，ＮＴ２ａのゲートに負電圧（例えば、−０．３Ｖ）を印加した場合、ゲート−ドレイン間の負の電位差が大きくなる。ビット線対ＢＬ０，／ＢＬ０が電源電圧ＶＤＤレベルにプリチャージされているためである。電源電圧ＶＤＤを１．５Ｖとすると、ゲート−ドレイン間電圧Ｖｇｄは、Ｖｇｄ＝−０．３−１．５＝−１．８Ｖとなる。したがって、ＧＩＤＬ電流Ｉ２が流れてしまい、待機時の消費電流を低減することはできない。
【００９０】
第１の実施形態によるＳＲＡＭでは、このＧＩＤＬ電流の問題を解決するために、待機モードのとき、プリチャージ回路６，７のＰチャネルＭＯＳトランジスタＰＴ６１−ＰＴ６３，ＰＴ７１−ＰＴ７３をオフにして、ビット線対ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１を、電源電圧ＶＤＤを受ける電源ノードから電気的に切り離しているのである。
【００９１】
電源ノードと電気的に切り離されたビット線対ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１の電位は、電源ノードからの供給がないため、電源電圧ＶＤＤレベルよりも低くなる。通常は、中間電位（１／２ＶＤＤ）付近のレベルで安定すると考えられる。以下、図１０を参照して説明する。図１０には、図８に示したＰチャネルＭＯＳトランジスタＭＰ１ａ、アクセストランジスタＮＴ１ａ，ＮＴ２ａ、ＮチャネルＭＯＳトランジスタＭＮ２ａを示している。プリチャージを中止すると、ビット線ＢＬ０の電圧ＶＢＮは中間電位レベル付近（電源電圧ＶＤＤを１．５Ｖとすると約０．７５Ｖ）で安定する。これにより、アクセストランジスタＮＴ２ａのドレイン電圧Ｖｄｓ２は、約０．７５Ｖとなる。この結果、アクセストランジスタＮＴ２ａを流れる電流Ｉ２ｂは、図９に示すように、Ｉ２からＩ３に低減される。また、Ｈレベルのデータ保持ノードＮ１ａに接続されたアクセストランジスタＮＴ１ａのドレイン電圧Ｖｄｓ１も約０．７５Ｖとなり、アクセストランジスタＮＴ１ａを流れる電流Ｉ２ｂも、図９に示すように約Ｉ３となる。
【００９２】
このように、ビット線対ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１を電源ノードから電気的に切り離すことによって、Ｌレベルのデータ保持ノードに接続されたアクセストランジスタおよびＨレベルのデータ保持ノードに接続されたアクセストランジスタの双方のソース・ドレイン間電圧を、ＧＩＤＬ電流の問題が生じないレベルにすることができる。
【００９３】
以上のように、第１の実施形態によれば、待機モードのとき、ワード線ＷＬ０，ＷＬ１に負電圧Ｖｎｇを供給し、かつ、ビット線対ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１を電源ノードから電気的に切り離すため、ＧＩＤＬ電流の問題を生じることなく待機モードにおける消費電流を低減することができる。
【００９４】
（第２の実施形態）
この発明の第２の実施形態によるＳＲＡＭは、図１に示した構成に加えてさらに、図１１に示す１／２ＶＤＤ発生回路１２と、レベル保持回路１３，１４とを備える。
【００９５】
１／２ＶＤＤ発生回路１２は公知の回路であり、電源電圧ＶＤＤを受けて、電源電圧ＶＤＤの１／２レベルの電圧１／２ＶＤＤを発生する。
【００９６】
レベル保持回路１３は、ＰチャネルＭＯＳトランジスタＰＴ１３１−ＰＴ１３３を含む。ＰチャネルＭＯＳトランジスタＰＴ１３１は、電圧１／２ＶＤＤを受けるノードとノードＮ１３１との間に接続され、モード信号ＭＤに応答してオン／オフする。ＰチャネルＭＯＳトランジスタＰＴ１３２は、電圧１／２ＶＤＤを受けるノードとノードＮ１３２との間に接続され、モード信号ＭＤに応答してオン／オフする。ノードＮ１３１，Ｎ１３２は、それぞれビット線ＢＬ０，／ＢＬ０に接続される。ＰチャネルＭＯＳトランジスタＰＴ１３３は、ノードＮ１３１とノードＮ１３２との間に接続され、モード信号ＭＤに応答して、オン／オフする。
【００９７】
レベル保持回路１４は、ＰチャネルＭＯＳトランジスタＰＴ１４１−ＰＴ１４３を含む。ＰチャネルＭＯＳトランジスタＰＴ１４１は、電圧１／２ＶＤＤを受けるノードとノードＮ１４１との間に接続され、モード信号ＭＤに応答してオン／オフする。ＰチャネルＭＯＳトランジスタＰＴ１４２は、電圧１／２ＶＤＤを受けるノードとノードＮ１４２との間に接続され、モード信号ＭＤに応答してオン／オフする。ノードＮ１４１，Ｎ１４２は、それぞれビット線ＢＬ１，／ＢＬ１に接続される。ＰチャネルＭＯＳトランジスタＰＴ１４３は、ノードＮ１４１とノードＮ１４２との間に接続され、モード信号ＭＤに応答して、オン／オフする。
【００９８】
このＳＲＡＭでは、待機モードのとき、ＰチャネルＭＯＳトランジスタＰＴ１３１−ＰＴ１３３，ＰＴ１４１−ＰＴ１４３がオンになり、ビット線対ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１の電圧レベルが１／２ＶＤＤレベルに保持される。これにより、第１の実施形態におけるのと同様の消費電流低減効果が得られるのに加えてさらに以下の効果が得られる。
【００９９】
第１の実施形態においては、ビット線対ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１はフローティングとなっており、その電圧レベルは一定ではない。したがって、待機モードから通常モードに復帰する際のプリチャージ期間（図７に示したダミーサイクル期間）を一定期間に定めることができない。
【０１００】
しかし、第２の実施形態によれば、待機モードのときのビット線対ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１の電圧レベルが一定レベル（１／２ＶＤＤレベル）に保持されるため、待機モードから通常モードに復帰する際のプリチャージ期間（図７に示したダミーサイクル期間）を一定期間に定めることができる。
【０１０１】
なお、ここでは、ビット線の電圧レベルを１／２ＶＤＤレベルに保持しているが、保持するレベルは電源電位ＶＤＤよりも低いレベルであればよい。好ましくは、中間電位１／２ＶＤＤレベル以下のレベルである。
【０１０２】
（第３の実施形態）
図１２は、この発明の第３の実施形態による携帯機器の構成を示す図ブロック図である。図１２に示す携帯機器２００は、スタンバイマイコン２１０と、システムＬＳＩ２２０とを備える。このような携帯機器２００の例としては、例えば、携帯電話等が挙げられる。
【０１０３】
スタンバイマイコン２１０は、携帯機器２００のシステムとして常時電源がオンになっている。また、通常モード／待機モードの切換を指示するモード切換信号ＣＴＡをシステムＬＳＩ２２０に供給する。
【０１０４】
システムＬＳＩ２２０は、制御回路２２１と、ＳＲＡＭ２２２，２２３と、ロジック回路２２４と、スイッチ２２５とを含む。
【０１０５】
制御回路２２１は、スタンバイマイコン２１０からのモード切換信号ＣＴＡに応答してモード信号ＭＤをＳＲＡＭ２２２に供給し、切換信号ＣＴＢをスイッチ２２５に供給する。ＳＲＡＭ２２２は、図１に示したＳＲＡＭと同様のものであり、待機モードにおける消費電流を低減する効果を有する。ＳＲＡＭ２２２には、待機モードにおいても電源電圧ＶＤＤが供給される。ＳＲＡＭ２２３は、待機モード時のリーク電流を遮断するために、待機モードのときには電源が供給されない。スイッチ２２５は、電源電圧ＶＤＤを受ける電源ノードと、ＳＲＡＭ２２３およびロジック回路２２４の電源ノードとの間に接続され、切換信号ＣＴＢに応答してオン／オフする。スイッチ２２５がオンのときは、ＳＲＡＭ２２３およびロジック回路２２４には電源電圧ＶＤＤが供給され、オフのときは電源電圧ＶＤＤは供給されない。
【０１０６】
すなわち、システムＬＳＩ２２０の中では、スタンバイマイコン２１０とのやり取りを行う制御回路２２１、ＳＲＡＭ２２２にだけ常時電源が供給される。
【０１０７】
次に、以上のように構成された携帯機器の動作について、図１３を参照しつつ説明する。
【０１０８】
通常モードから待機モードへ移行する際（例えば、携帯電話の待ち受け時）には、スタンバイマイコン２１０は、待機モードに遷移せよというモード切換信号ＣＴＡをシステムＬＳＩ２２０に供給する。これは、時刻ｔ１１においてモード切換信号ＣＴＡがＨレベルからＬレベルに立ち下がるのに対応する。
【０１０９】
このモード切換信号ＣＴＡに応答して、制御回路２２１は、モード信号ＭＤおよび切換信号ＣＴＢをＬレベルに立ち下げる。Ｌレベルの切換信号ＣＴＢに応答して、スイッチ２２５はオフになる。これによって、ＳＲＡＭ２２３およびロジック回路２２４への電源供給が遮断される。一方、Ｌレベルのモード信号ＭＤに応答して、ＳＲＡＭ２２２はプリチャージ動作を中止する。
【０１１０】
待機モードから通常モードに戻る際には、モード切換信号ＣＴＡがＨレベルとなる（ｔ１２）。これに応答して、切換信号ＣＴＢがＨレベルとなり、スイッチ２２５がオンになる。一方、モード信号ＭＤがＨレベルとなり、ＳＲＡＭ２２２はプリチャージを開始する。待機モードの間、ＳＲＡＭ２２２のビット線は電源ノードから電気的に切り離されていたため、電位が下がっている。したがって、プリチャージを開始するときに全てのビット線を一斉にプリチャージすると大きなピーク電流が流れることが予想される。このため、時間差をおいて段階的にプリチャージを行うのが望ましい。例えば、複数あるビット線をいくつかのグループに分けて、グループごとに時間差を設けてプリチャージを行うようにするのが望ましい。スイッチ２２５がオンになってから電圧Ｖｉｎｔが電源電圧ＶＤＤレベルに安定するまでには数ミリ秒かかると予想される（ｔ１２−ｔ１３）。このように、システムＬＳＩ２２０が安定して動作を開始するまでには時間がある。したがって、ＳＲＡＭ２２２のプリチャージ状態への復帰時間（図７に示すダミーサイクル）も十分にあり、上述した段階的なプリチャージは可能である。
【０１１１】
（第４の実施形態）
図１４は、この発明の第４の実施形態によるＳＲＡＭの全体構成を示すブロック図である。図１４に示すＳＲＡＭは、メモリセルアレイ１と、行デコーダ２と、列デコーダ３と、列選択回路４と、入出力回路５と、プリチャージ回路６，７と、ワードドライバ１４０１，１４０２と、ＮＡＮＤ回路１１とを備える。ワードドライバ１４０１，１４０２は、Ｈレベルのワード線選択信号ＳＷ０，ＳＷ１に応答して電源電圧ＶＤＤをワード線ＷＬ０，ＷＬ１に供給し、Ｌレベルのワード線選択信号ＳＷ０，ＳＷ１に応答して接地電圧Ｖｓｓ（＝０Ｖ）をワード線ＷＬ０，ＷＬ１に供給する。
【０１１２】
次に、図１４に示したＳＲＡＭの待機モードにおける消費電流の低減効果について説明する。なお、説明を簡単にするため、メモリセルＭＣ１，ＭＣ２について説明する。
【０１１３】
待機モードのとき、ワード線ＷＬ０，ＷＬ１に接地電圧Ｖｓｓ（＝０Ｖ）が与えられ、アクセストランジスタＮＴ１ａ，ＮＴ１ｂ，ＮＴ２ａ，ＮＴ２ｂはオフになる。また、トランスファゲートＴＧ４１−ＴＧ４４およびＰチャネルＭＯＳトランジスタＰＴ６１−ＰＴ６３，ＰＴ７１−ＰＴ７３がオフになり、ビット線ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１がフローティングになる。ところが、図１５に示すように、メモリセルＭＣ１，ＭＣ２の電源ノードからＰチャネルＭＯＳトランジスタＭＰ１ａ，ＭＰ２ｂ  −  Ｈレベルのデータを保持するデータ保持ノードＮ１ａ，Ｎ２ｂ  −  アクセストランジスタＮＴ１ａ，ＮＴ２ｂ  −  ビット線ＢＬ０，／ＢＬ０  −  アクセストランジスタＮＴ２ａ，ＮＴ１ｂ  −  Ｌレベルのデータを保持するデータ保持ノードＮ２ａ，Ｎ１ｂ  −  ＮチャネルＭＯＳトランジスタＭＮ２ａ，ＭＮ１ｂ  −  接地ノードに至る経路にリーク電流Ｉｘが流れる。これは、アクセストランジスタＮＴ１ａ，ＮＴ１ｂ，ＮＴ２ａ，ＮＴ２ｂのしきい値が低いためである。リーク電流Ｉｘによってビット線ＢＬ０，／ＢＬ０の電位は、接地電圧Ｖｓｓ（＝０Ｖ）よりも高く電源電圧ＶＤＤよりも低い正のレベルに保持される。これにより、アクセストランジスタＮＴ１ａ，ＮＴ２ｂのゲート−ソース間に負の電位差が与えられる。したがって、アクセストランジスタＮＴ１ａ，ＮＴ２ｂを介してリーク電流Ｉｘは流れるけれどもゲート−ソース間の負の電位差によってその電流量は低減される。
【０１１４】
上述したようにリーク電流Ｉｘによってビット線ＢＬ０，／ＢＬ０の電位は正のレベルに保持される。しかし、そのレベルは一定であるとは限らない。接地電圧Ｖｓｓ（＝０Ｖ）レベルに近いレベル（例えば、０．１Ｖ）になる可能性もある。このとき、アクセストランジスタＮＴ１ａ，ＮＴ２ｂのゲート−ソース間電圧Ｖｇｓは負（−０．１Ｖ）となりかつドレイン−ソース間電圧Ｖｄｓは電源電圧ＶＤＤ（ここではＶＤＤ＝１．５Ｖとする）付近のレベルとなる。したがって、図１６に示すようにＧＩＤＬ電流（≒Ｉ１１）が流れてしまう。このＧＩＤＬ電流の問題を回避するためには、図１２に示したようなレベル保持回路１３，１４および１／２ＶＤＤ発生回路１２を設ければよい。そうすると、図１７に示すように、待機モード時のビット線ＢＬ０，／ＢＬ０の電位（ＶＮＢ）は１／２ＶＤＤレベルになり、アクセストランジスタＮＴ１ａ，ＮＴ２ｂのドレイン−ソース間電圧Ｖｄｓは約１／２ＶＤＤレベル（０．７５Ｖ）になる。この結果、図１６に示すようにＧＩＤＬ電流のレベルは、問題のないレベルＩ１２にまで低減される。なお、レベル保持回路１３，１４および１／２ＶＤＤ発生回路１２を設けずに、プリチャージ回路６，７によってビット線ＢＬ０，／ＢＬ０を１／２ＶＤＤレベルにプリチャージしてもよい。また、保持するレベルは１／２ＶＤＤレベルに限られない。接地電圧Ｖｓｓレベル（０Ｖ）より大きく電源電圧ＶＤＤレベルより小さい範囲でＧＩＤＬ電流の問題が生じないレベルに保持すればよい。
【図面の簡単な説明】
【０１１５】
【図１】この発明の第１の実施形態によるＳＲＡＭの全体構成を示すブロック図である。
【図２】図１に示したメモリセルの構成を示す図である。
【図３】図１に示した負電圧発生回路の構成を示す図である。
【図４】負電圧を受けるノードに付加される容量およびダイオードの構成を示す図である。
【図５】図１に示したワードドライバの構成を示す図である。
【図６】図５に示したワードドライバの動作を説明するためのタイミングチャートである。
【図７】図１に示したＳＲＡＭの動作を説明するためのタイミングチャートである。
【図８】待機モードにおける消費電流の低減効果を説明するための図である。
【図９】ＧＩＤＬ電流について説明するための図である。
【図１０】待機モードにおける消費電流の低減効果を説明するための図である。
【図１１】この発明の第２の実施形態によるＳＲＡＭの構成を示す図である。
【図１２】この発明の第３の実施形態による携帯機器の構成を示すブロック図である。
【図１３】図１２に示した携帯機器の動作を説明するためのタイミングチャートである。
【図１４】この発明の第４の実施形態によるＳＲＡＭの全体構成を示すブロック図である。
【図１５】待機モードのときに流れるリーク電流を示す図である。
【図１６】ＧＩＤＬ電流について説明するための図である。
【図１７】待機モードにおける消費電流の低減効果を説明するための図である。
【符号の説明】
【０１１６】
ＭＣ１−ＭＣ４  メモリセル
ＷＬ０，ＷＬ１  ワード線
ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１  ビット線
ＮＴ１ａ−ＮＴ４ａ，ＮＴ１ｂ−ＮＴ４ｂ  アクセストランジスタ
Ｎ１ａ−Ｎ４ａ，Ｎ１ｂ−Ｎ４ｂ  データ保持ノード
６，７  プリチャージ回路
８，９，１４０１，１４０２  ワードドライバ
１０  負電圧発生回路
１３，１４  レベル保持回路
２００  携帯機器
２１０  スタンバイマイコン
２２０  システムＬＳＩ
２２２，２２３  ＳＲＡＭ
２２４  ロジック回路
２２５  スイッチ
【図１】
2005032404.tif 000003
【図２】
2005032404.tif 000004
【図３】
2005032404.tif 000005
【図４】
2005032404.tif 000006
【図５】
2005032404.tif 000007
【図６】
2005032404.tif 000008
【図７】
2005032404.tif 000009
【図８】
2005032404.tif 000010
【図９】
2005032404.tif 000011
【図１０】
2005032404.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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