(57)【要約】【課題】  異方性エッチングにより形成したＶ溝と交差するトレンチ溝を形成する手法は、ダイシングによる方法しかなかった。このため、薄膜回路素子を配置するスペースの有効利用ができず、光素子実装基板の小型化、高機能化、機械的強度の向上を阻害した。【解決手段】  レジスト膜厚に対応した最適光量の露光量を与えることが可能なホトマスクを用いて、Ｖ溝と交差するトレンチ溝をドライエッチングにより形成する。本手法を用いた形成方法にて、トレンチ溝の端部が基板内に存在する光素子実装基板を得る。【効果】  トレンチ溝が基板を横断せずに形成されるので、光素子実装基板上のデッドスペースが低減され、薄膜回路素子を有効に配置でき、機能性の向上と小型化に貢献できる。【選択図】      図１
2005189378.tif 000002
【特許請求の範囲】
【請求項１】
表面に酸化膜が形成されたシリコン基板と、
前記シリコン基板に、前記シリコン基板の表面に対して溝側面がおよそ垂直であるトレンチ溝と前記シリコン基板の表面に対して溝側面が斜めである溝とが交差することで形成され、前記トレンチ溝が前記シリコン基板内に端部を備える交差溝とを有することを特徴とする光素子実装基板。
【請求項２】
請求項１に記載の光素子実装基板において、
前記溝は、光ファイバの設置部であることを特徴とする光素子実装基板。
【請求項３】
請求項１に記載の光素子実装基板において、
更に、半導体レーザ素子の設置部と、薄膜回路素子と、ホトダイオードの設置部とを有することを特徴とする光素子実装基板。
【請求項４】
請求項１に記載の光素子実装基板において、
マイクロエレクトロメカニカルシステムズの分野で微細形状を転写するためのホトリソグラフィ工程で用いられるホトマスクであって、露光光を遮光する遮光部と露光光を透過する開口部とを有し、更に前記開口部の一部の領域に露光光の位相を変化させる露光光透過領域を有するホトマスクを用いて前記交差溝が形成されていることを特徴とする光素子実装基板。
【請求項５】
請求項１に記載の光素子実装基板において、
マイクロエレクトロメカニカルシステムズの分野で微細形状を転写するためのホトリソグラフィ工程で用いられるホトマスクであって、露光光を遮光する遮光部と露光光を透過する開口部とを有し、更に前記開口部の一部の領域に透過薄膜を形成した露光光透過領域を有し、前記開口部を透過する露光光の位相に比べ、前期透過領域を透過した露光光の位相を変化させることを特徴とするホトマスクを用いて前記交差溝が形成されていることを特徴とする光素子実装基板。
【請求項６】
請求項１に記載の光素子実装基板において、
マイクロエレクトロメカニカルシステムズの分野で微細形状を転写するためのホトリソグラフィ工程で用いられるホトマスクであって、露光光を遮光する遮光部に形成された第１の金属薄膜と、露光光を透過する開口部とを有し、更に前記開口部の一部の領域に前記第１の金属薄膜よりも薄い第２の金属薄膜を形成した露光光透過領域を有し、前記開口部を透過する露光光に比べ、前記透過領域を透過した露光光の透過率を変化させることを特徴とするホトマスクを用いて前記交差溝が形成されていることを特徴とする光素子実装基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マイクロエレクトロメカニカルシステムズ（Micro Electro MechanicAl Systems：MEMS）の加工により形成された交差溝を備えた光部品実装用のシリコン製基板である光素子実装基板に関する。特に、レーザダイオードやホトダイオード等の光半導体素子と光ファイバまたはレンズ等の光部品とを光結合させ、それらを固定するための基板に関する。さらには、前記MEMS加工の中のホトリソグラフィに用いられ、前記光素子実装基板に形成された交差溝を加工するための露光光の強度を制御することが可能なホトマスクを用いて形成された光素子実装基板に関する。
【背景技術】
【０００２】
シリコンの異方性エッチングで形成したＶ溝に交差するトレンチ溝（溝の側面はテーパーが無く、基板の表面に対しておよそ垂直な溝）を形成する方法では、ダイシングが適用されていた。すなわち、基板にハーフカットの溝入れを行うことである。特に、光素子実装基板にこのような溝を要求する需要が多い。
【０００３】
図１１にダイシングによって形成されたトレンチ溝を備える光素子実装基板の典型的な構造を示す。この光素子実装基板は、その基板上にレーザダイオード、ホトダイオード、そして光ファイバを搭載する機能を有する。この基板上で光電変換が行われ、外部に光信号が送信される。
【０００４】
シリコン基板１０１からなる光素子実装基板には、光ファイバを搭載するためのＶ溝１０４、それと交差するように形成された側面が垂直なトレンチ溝１１０、これらにより形成された交差溝１０２がある。その他に、酸化膜１０６を介して、レーザダイオードやホトダイオードを駆動させるために必要な薄膜電極１０３、薄膜抵抗１０７がある。また、図１１の場合、レーザダイオードはＬＤ接合箇所１０８に、ホトダイオードはＰＤ接合箇所１０９にはんだ膜１０５を介して実装される。この図１１には示していないが、レーザダイオード、ホトダイオード実装後、ワイヤボンディングを行い、電気的な接続が行われる。
【０００５】
この図１１で示した交差溝１０２は光ファイバとレーザダイオードとの光結合ロスを無くすために、光ファイバをレーザダイオードの出射口に押し当てる際の、押し当て用の溝となる。この図のように、交差溝１０２を構成するトレンチ溝１１０の側面（側壁）が垂直であるため、光ファイバを押し当てるのには適している。
【０００６】
一方、このような交差溝の形成に限らないが、MEMSの加工では高低が５０μｍ以上の凹凸のある三次元形状にレジストを塗布し、パターンを形成する方法では、従来、スピン塗布法に加えて電着レジスト法やスプレー塗布法が用いられてきた。いずれの方法においても、三次元形状に塗布されたレジストの膜厚は厳密には均一ではない。そのため、パターン転写制度の低下とパターン形状不良とが否めなかった。
【０００７】
なお、光素子実装基板については、例えば特開平９−３０４６５１号公報に記載されている。
【０００８】
【特許文献１】特開平９−３０４６５１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかし、上記従来例では次のような問題点があった。
【００１０】
第一の問題点として、トレンチ溝の端部が基板上に無い、すなわちトレンチ溝が基板を横断して形成されているので、高周波信号を伝送するための薄膜電極や薄膜抵抗等の薄膜の回路素子を搭載する場所が限定された。すなわち、基板上のデッドスペースが大きく、薄膜回路素子スペースを小さくしていた。
【００１１】
第二の問題点として、Ｖ溝とトレンチ溝とが交差角度９０°で交差していない場合、ダイシングによるトレンチ溝の形成が不可能であった。なぜなら、９０°以外の場合、ダイシングを用いると周囲に同様に形成された素子を傷つける、たとえば、他の素子の薄膜電極をダイシングでカットしてしまうからである。つまり、ダイシングを用いた交差溝の場合、トレンチ溝の形成方向が限定された。
【００１２】
第三の問題点として、ダイシングによるトレンチ溝のため、エッチング加工による溝に比べ、機械的強度が弱かった。これは、ダイシング加工時の溝に発生するチッピングやクラックに起因する。
【００１３】
第四の問題点として、既にＶ溝が形成された部分に交差溝を形成するためのレジストパターンを高精度に形成する手法が確立されていなかった。この結果、エッチングによるトレンチ溝とＶ溝との交差溝が形成できなかった。この原因は、従来のホトマスクでは、露光光が透過する領域と遮断される領域に２分されるだけで、露光光の光量をホトマスクで調整することができなかったためである。このため、厚い部分に対して露光光光量を最適化すると、薄い部分ではオーバー露光となるのでこの薄い部分のレジストパターン形状がくずれた。つまり、Ｖ溝等に塗布されたレジストの膜厚に対応した適切な露光光光量を印加することができなかった。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
【００１５】
上記目的を達成するために、本発明における解決手段は次のような手段である。
【００１６】
第一の手段は、表面に酸化膜が形成されたシリコン基板から成り、前記シリコン基板に、前記シリコン基板の表面に対して溝側面がおよそ垂直であるトレンチ溝と前記シリコン基板の表面に対して溝側面が斜めである溝とが交差することで形成され、前記トレンチ溝が前記シリコン基板内に端部を備える交差溝と、半導体レーザ素子の設置部と、薄膜回路素子と、ホトダイオードの設置部と、光ファイバの設置部とを備えることを特徴とする光素子実装基板である。
【００１７】
第二の手段は、マイクロエレクトロメカニカルシステムズの分野で微細形状を転写するためのホトリソグラフィ工程で用いられるホトマスクにおいて、露光光を遮光する遮光部と露光光を透過する開口部とに加え、前記開口部の一部の領域に露光光の位相を変化させる露光光透過領域を設けたことを特徴とするホトマスクを用いて形成された前記交差溝を有する前記第一の手段に記載の光素子実装基板である。
【００１８】
第三の手段は、マイクロエレクトロメカニカルシステムズの分野で微細形状を転写するためのホトリソグラフィ工程で用いられるホトマスクにおいて、露光光を遮光する遮光部と露光光を透過する開口部とに加え、前記開口部の一部の領域に透過薄膜を形成した露光光透過領域を設け、前記開口部を透過する露光光の位相に比べ、前期透過領域を透過した露光光の位相を変化させることを特徴とするホトマスクを用いて形成された前記交差溝を有する前記第一の手段に記載の光素子実装基板である。
【発明の効果】
【００１９】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
【００２０】
本発明により、以下のような効果を期待できる。
【００２１】
第一に、トレンチ溝の端部が基板上にあるので、すなわちトレンチ溝が基板を横断しない状態で形成されるので、薄膜電極等の薄膜回路素子のスペースを十分に確保でき、基板上のデッドスペースがなくなる。
【００２２】
第二に、Ｖ溝とトレンチ溝との交差溝を交差角度の制限無しに基板上に形成でき、光実装基板の小型化にも貢献できる。
【００２３】
第三に、エッチングによって交差溝を形成できるので、溝にチッピングやクラックが発生することが無く、機械的な強度を強くすることができる。
【００２４】
最後に、本発明に記載のホトマスクを適用すれば、レジスト膜厚に対応した最適露光光量を確保することができ、しいては高精度なレジストパターンを形成することができる。この結果、エッチングによるトレンチ溝とＶ溝との交差溝を形成することができる。
【発明を実施するための最良の形態】
【００２５】
以下、図面を参照して本発明の実施例を詳細に説明する。
（第一の実施例）
図１は本発明の第一の実施例である光素子実装基板の斜視図である。
【００２６】
図１に示すように、本実施例の光素子実装基板１は、面方位｛１００｝で、その表面にシリコン酸化膜６が形成されたシリコン基板２を主体に構成される。シリコン基板２には、シリコンの異方性エッチングにより形成された光ファイバを実装するためのＶ溝３と、レーザダイオードからの出射光を反射させホトダイオードに光を入射させるための光反射用Ｖ溝７と、先のＶ溝３とトレンチ溝４と交差させることで形成された交差溝５とが形成されている。この場合のＶ溝３はシリコン基板２の表面に対して溝側面がおよそ１２５．３°となる形状の溝である。なお、この溝側面はシリコンの結晶面の｛１１１｝面から構成される。一方、この場合のトレンチ溝４は、シリコン基板２の表面に対して溝側面がおよそ垂直となる形状の溝である。ただし、交差溝５の底面は、Ｖ溝３の影響で平坦な面となっていない。この形状に関しては、図１のａ−ａ'断面である図２を用いて説明する。
【００２７】
図２に示すように、トレンチ溝４は、シリコンのドライエッチング（ＤＲＩＥ：Ｄeep ＲeacＴive Ｉon Ｅtching）により形成される（製造方法に関しては後述する）。このエッチング手法によれば、トレンチ溝４の側面（側壁）をおよそシリコン基板２の表面に対して垂直にすることができる。ただし、前の状態（形状）のままでシリコン基板２の厚み方向にエッチングが進むので、図２に示すＶ溝３の形状の影響が交差溝５のエッチング底面に残る。この理由は、交差溝５の形成方法が、Ｖ溝３を最初に形成しその後にトレンチ溝４を形成する手順を取るためである。このDRIEは、別名ＩＣＰ（ＩnducＴively Ｃoupled Ｐlasma）エッチングとも言う。
【００２８】
さらに、図１に示すように、シリコン基板２の表面には、レーザダイオードが動作している時の基板の表面温度を測定するための薄膜温度センサ８、第一薄膜抵抗９、第二薄膜抵抗１０、薄膜キャパシタ１１、レーザダイオードやホトダイオードと電気的接続を行うための薄膜電極１３、薄膜電極１３上に形成され、レーザダイオードやホトダイオードを実装するためのはんだ膜であるＡｕＳｎはんだ薄膜１２がそれぞれ形成されている。
【００２９】
図１及び図２に示すように、トレンチ溝４がシリコン基板２の内部に形成されているので、すなわちトレンチ溝４の端部がシリコン基板２内部にあるので、薄膜温度センサ８、第一薄膜抵抗９、薄膜キャパシタ１１、薄膜電極１３、薄膜温度センサ８等の薄膜回路素子の配置スペースをシリコン基板２上に十分に確保することができ、各薄膜回路素子がトレンチ溝４により電気的に切断されることがない。このような薄膜回路素子を通して、シリコン基板２上に実装されるレーザダイオードやホトダイオードに高周波、例えば２．５ＧＨｚの電気信号が印加される。
【００３０】
ここで、光ファイバをＶ溝３に実装した場合、光ファイバの実装高さ、すなわち光ファイバのコアの位置は、Ｖ溝３の幅で決定される。なぜなら、Ｖ溝３はシリコンの異方性エッチングにより形成されるので、Ｖ溝３の側面はシリコンの結晶面の｛１１１｝面から構成され、シリコン基板２の表面と常に一定の角度（１２５．３°）を常に成すからである。このように、Ｖ溝３の側面とシリコン基板２の表面との角度が一定であるので、Ｖ溝３の幅で光ファイバのコアの位置が決まる。このとき、ＡｕＳｎはんだ膜１２を介して実装されるレーザダイオードのスポット（光出射口）と光ファイバのコアの位置とが一致すれば、光の結合が取れ、光軸が一致する。図１ではこれらの光軸が一致するように、Ｖ溝３の幅が決められている。
【００３１】
図３は、上記で説明したＶ溝３とトレンチ溝４とを交差させて形成した交差溝５を製作するための概念を示した模式図であり、特にレジストパターンを高精度に形成するためのマスクパターンの転写方法を示す模式図である。
【００３２】
既に形成されたＶ溝にトレンチ溝を交差させて交差溝を新たに形成するためのホトマスク１４は、露光光の遮光部であるクロム膜が形成された遮光部１５と、逆に露光光が完全に透過する透過部１６と、露光光の強度が減衰する（光量が低下する）領域である減衰部１７からなる。一方、基板２３は、先に示したシリコン基板２を模擬しており、既にＶ溝１９が形成されている。また、この基板２３にはレジスト２０がスピン塗布法により塗布してある。この場合、レジスト２０はネガ型で、粘性が高い、例えば１０００ｃｐ以上のレジストが適している。このレジスト２０はＶ溝１９に埋め込まれ、Ｖ溝１９はほぼ平坦化されている。
【００３３】
図３のb−b'断面を図４に示す。この図から分かるように、Ｖ溝１９が形成された領域Ａではレジスト２０の膜厚が、他の領域Ｂに比べて極端に厚い。これは、粘性が高いレジスト２０を使用すればするほど、低回転でスピン塗布すればするほど顕著になる。
【００３４】
図３に示した構成のホトマスク１４を用いて露光光１８を基板２３上のレジスト２０に照射すると、遮光部１５の下に位置したレジスト２０の領域では露光光１８は完全に遮光されるためにレジスト２０を感光しない。一方、透過部１６の下に位置したレジスト２０の領域では露光光１８は減衰することなくレジスト２０を感光する。さらに、減衰部１７の下に位置したレジスト２０の領域では露光光１８は減衰し、減衰露光光２２となり、この光強度が低下した減衰露光光２２はレジスト２０を感光する。これらの領域は、図４で示したレジストが厚い領域Ａ、レジストが薄い領域Ｂに対応する。すなわち、領域Ａにはホトマスク１４の透過部１６が対応し、領域Ｂにはホトマスク１４の減衰部１７が対応する。領域Ａはレジスト２０の膜厚が厚いので、最も多い露光光量が与えられる。このように減衰部１７を形成することで、それぞれの領域のレジスト膜厚に対応した最適な露光光の強度が、このホトマスク１４を用いることにより与えられる。このため、基板２３上に形成されるレジストパターン２１は基板２３上の位置によらず、ホトマスク１４の形状すなわち遮光部１５のパターンが正確に転写されて（形状不良なく）形成される。
【００３５】
なお、図３ではホトマスク１４と基板２３との間に大きな距離があるように描かれているが、実際はコンタクトでギャップなし、または数μｍ程度のギャップがある。ホトマスク１４はコンタクト露光またはプロキシミティ露光に適している。
【００３６】
また、減衰部１７には露光光の波長に対応して光の位相を変化させる多層の透過薄膜や、膜厚を変えることで光量を吸収する薄膜が適している。具体的には、Ｔａ2Ｏ5薄膜、ＴａxＯ(1-x)薄膜、ＳｉＯ2薄膜、ＳｉxＮ(1-x)薄膜がある。さらには、遮光部１５に形成されたクロム膜よりも薄いＣｒ薄膜や薄いＮｉ薄膜を用いた場合でも光の透過率を変化させることができるので、同様に適用することができる。
（第二の実施例）
図５は本発明の第二の実施例である光素子実装基板１の斜視図である。図５はＳＯＩ(Ｓilicon Ｏn Ｉnsulator)基板を用いて光素子実装基板１を構成した例を示している。
【００３７】
面方位｛１００｝のハンドルシリコン基板４０と面方位｛１００｝のデバイスシリコン基板４１とから構成され、それらの基板間には酸化シリコン（ＳｉＯ2）インシュレータ層４２がある。デバイスシリコン基板４１に、Ｖ溝３、トレンチ溝４、交差溝５、光反射用Ｖ溝７が形成され、またＳｉＯ2インシュレータ層４２と同材質からなるシリコン酸化膜６を介して薄膜温度センサ８、第一薄膜抵抗９、第二薄膜抵抗１０、薄膜キャパシタ１１、ＡｕＳｎはんだ膜１２、薄膜電極１３が形成されている。この場合、Ｖ溝３は断面形状が正確にはＶ形になっていない。
【００３８】
Ｖ溝３の底面にはＳｉＯ2インシュレータ層４２が露出している。同様に、トレンチ溝４の底面もＳｉＯ2インシュレータ層４２が露出している。そのため、第一の実施例で説明した図２のような断面形状にトレンチ溝４および交差溝５はなっておらず、これらの底面はＳｉＯ2インシュレータ層４２による平坦面となっている。これは、ＳｉＯ2インシュレータ層４２がエッチングストップ層として機能しているためにおこる。すなわち、シリコンの異方性エッチングまたはＤＲＩＥにより、ＳｉＯ2インシュレータ層４２が露出するまでデバイスシリコン基板４１のエッチングつまり貫通エッチングを行ったためである。ＳｉＯ2インシュレータ層４２を構成するＳｉＯ2膜は、シリコンのエッチングに対して選択比が高いのでエッチングされずに残る。そのため、例えば、ＤＲＩＥを用いた場合、図２に示したような断面形状でエッチングが基板の厚み方向に進んでも、ＳｉＯ2インシュレータ層４２が露出した場所では、見かけ上エッチングが停止する。さらにエッチングを進めると、ＳｉＯ2インシュレータ層４２まで達していない領域のシリコンがエッチングされ、最後にはトレンチ溝４を形成した領域でＳｉＯ2インシュレータ層４２が露出する。その結果、図５に示す形状の平坦な底面となる。なお、図５のＶ溝３の幅は光ファイバのコアの位置がレーザダイオードのスポットとの位置と一致する高さになるように決められている。
【００３９】
通常、ＳＯＩウエハにおいては、図５のようにハンドルシリコン基板４０がデバイスシリコン基板４１よりも厚い。しかし、ハンドルシリコン基板４０とデバイスシリコン基板４１とは同じ厚さでもよく、また逆にデバイスシリコン基板４１のほうが厚くても、本発明の意図する効果を十分に達成することができる。
【００４０】
次に、図６を用いて本発明の第二の実施例の製造方法を説明する。この製造方法では、ＳＯＩウエハ（基板）を用いる。しかし、これから説明する製造方法は、シリコンウエハ（基板）を用いた場合でも本質的な違いはない。すなわち、適用するウエハが異なるのみで、本製造方法は、第一の実施例を製造する方法として適用することもできる。
【００４１】
この製造方法では、最初にシリコンの異方性エッチングにてＶ溝を形成し、次に薄膜キャパシタ、薄膜抵抗、薄膜電極等の薄膜回路素子を形成する。最後に、図３を用いて説明した露光光量制御機能付きホトマスクを用いて形成するレジストパターニング方法を適用してトレンチ溝を形成すると同時に交差溝を形成する。トレンチ溝の形成には、高粘性ネガ型レジストおよびＤＲＩＥを適用する。ここでは、図５に示した光素子実装基板の断面とは一致しておらず、以下で示す数値も実際の図と対応していない。しかし、図６は特徴的な構造をもつ光素子実装基板の製作法を理解しやすいように示した断面図であり、本質的には問題ない。図６の工程ａ）から工程ｉ）に従って製造方法を説明する。
【００４２】
ａ）厚さ８０μｍで面方位（１００）のデバイスシリコン基板４１および厚さ７００μｍで面方位（１００）のハンドルシリコン基板４０からなるＳＯＩ基板を準備する。このときのＳｉＯ2インシュレータ層４２の厚さは１．０μｍである。このＳＯＩ基板の両面にＳｉ3Ｎ4／ＳｉＯ2積層膜（図示せず。）を成膜する。ＳｉＯ2膜（例えば、膜厚１２０ｎｍ）は熱酸化により形成された熱酸化膜で、Ｓｉ3Ｎ4膜（例えば、膜厚１６０ｎｍ）は減圧ＣＶＤ（Ｃhemicａl Ｖapor Ｄeposition）法により成膜された膜である。次に、このＳｕ3Ｎ4／ＳｉＯ2積層膜にＶ溝３および光反射用Ｖ溝７を形成するための開口部（窓）を設ける。この方法には、従来の半導体技術で用いられるホトリソグラフィ（レジスト塗布、露光、現像、レジストパターン形成とレジストをマスク剤としてＳｉ3Ｎ4／ＳｉＯ2積層膜にパターンを転写する。）を適用し、Ｓｉ3Ｎ4／ＳｉＯ2積層膜のエッチングにはＲＩＥ（Ｒeacｔive Ｉon Ｅtching）を適用する。その後、濃度４０ｗｔ％の水酸化カリウム水溶液（温度７０℃）にてシリコンの異方性エッチングを行う。このとき、Ｖ溝３が貫通するまで、すなわちＳｉＯ2インシュレータ層４２が露出するまでエッチングを行う。光反射用Ｖ溝７は、Ｓｉ3Ｎ4／ＳｉＯ2積層膜によるマスク開口部が小さいので、Ｖ溝３が貫通する前に｛１１１｝面が出現してＶ形状となり、見かけ上エッチングが停止した状態となる。このように、シリコンの異方性エッチングによる異種形状溝（深さの異なる溝、大きさの異なる溝）の形成は、深さが最も深い溝のエッチングに律速されるが、同時に複数の溝を形成することができる。なお、ここでのＶ溝３や光反射用Ｖ溝７の形成には、水酸化カリウム水溶液を用いたが、ＴＭＡＨ（水酸化テトラメチルアンモニウム）やＥＤＰ（エチレンジアミンピロカテコール水）等のシリコンの異方性エッチングが可能な他のエッチング液を適用してもよい。ただし、エッチング形状および取扱の観点から、水酸化カリウム水溶液が適しているといえる。次に、Ｓｉ3Ｎ4／ＳｉＯ2積層膜を熱りん酸、ＢＨＦ（ＨＦ＋ＮＦ4Ｆ混合水溶液）を用いて順次剥離する。この後、ＳＯＩ基板を熱酸化して表面に厚さ１μｍのシリコン酸化膜６を形成する。さらに、Ｖ溝３および光反射用Ｖ溝７が形成された面に抵抗薄膜である窒化タンタル薄膜２４を成膜する。窒化タンタル薄膜２４は、スパッタ法により成膜することができる。この場合のスパッタには、アルゴン雰囲気中に微量の窒素ガスを導入して成膜するリアクティブスパッタ法を適用する。その際の窒素分圧比はおよそ５〜８％の条件がよい。この条件で成膜したとき、窒化タンタル薄膜２４の抵抗率はおよそ２２０μΩｃｍとなる。次に、低粘性のネガレジスト２５をスピンコートにより低回転（例えば、５００ｒｐｍ）で塗布し、プリベークして溶剤成分を除去する。必要に応じてこれを繰り返しレジストの膜厚を厚くし、上記溝をレジストでカバーする。
【００４３】
ｂ）この後、露光・現像・ポストベークを行い、レジストにホトマスクのパターンを転写し、これをマスクとしてイオンミリングにより窒化タンタル薄膜パターン４３を形成する。その後前記のレジストを剥離液にて除去する。再度、ネガレジスト２５を塗布し、プリベークを行う。露光・現像・ポストベークして、窒化タンタル薄膜パターン４３上に保護用のレジストパターン２６を形成する。
【００４４】
ｃ）スパッタまたは蒸着により、Ａｕ／Ｐｔ／Ｔｉ薄膜２７を成膜する。このときの膜厚は、例えばＡｕが膜厚５００ｎｍ、Ｐｔが膜厚３００ｎｍ、Ｔｉが膜厚１００ｎｍである。さらに、金属膜であればこれ以外の金属膜でもよく、Ａｌ薄膜やＣｒ薄膜等の単層膜でもよい。その他に、Ａｕ／Ｔｉ薄膜、Ａｌ薄膜、Ａｕ／Ｃｒ薄膜、Ａｕ／Ｎｉ／Ｃｒ薄膜も考えられる。
【００４５】
ｄ）この上に、低粘性のネガレジスト２５を同様に塗布し、プリベークを行う。露光・現像・ポストベークして、このレジストにホトマスクのパターンを転写し、薄膜電極形成用のレジストパターン２６を形成する。
【００４６】
ｅ）イオンミリングにより、Ａｕ／Ｐｔ／Ｔｉ薄膜２７をエッチングする。この際、窒化タンタル薄膜パターン４３上に保護用のレジストパターン２６が形成されているので、イオンミリングのオーバーエッチングで窒化タンタル薄膜パターン４３がエッチングされるのを防ぐことができる。すなわち、窒化タンタル薄膜パターン４３の膜厚がうすくなることを防ぐ。保護用のレジストパターン２６および薄膜電極形成用のレジストパターン２６を剥離液にて除去し、第一薄膜抵抗９および薄膜電極１３を形成する。ここでは図示していないが、第二薄膜抵抗１０も同時に形成する。
【００４７】
ｆ）次に、ポジ型のレジストを用い、スプレー塗布法によりＶ溝３や光反射用Ｖ溝７をカバーする。その後、ホトリソグラフィによりポジ型のレジストにパターンを転写する（開口部を設ける）。その後、誘電膜となる酸化タンタル薄膜をリアクティブスパッタ法にて成膜し、リフトオフ法を用いて酸化タンタル薄膜パターン４４を形成する。この場合のリアクティブスパッタは、アルゴン雰囲気中に酸素を混入させてスパッタリングする手法を採り、酸素分圧比は５０％程度が好ましい。同様な手法により、リフトオフ法を用いて、薄膜キャパシタ１１用の上部電極膜を形成する。このようにして、薄膜キャパシタ１１をデバイスシリコン基板４１上に形成する。この後、以上述べてきた第一薄膜抵抗９や薄膜キャパシタ１１を形成した手法を採用して、薄膜温度センサ８（図６では図示せず）を形成する。
【００４８】
ｇ）Ｖ溝３が形成された面の酸化膜６薄膜の一部をエッチングし酸化膜開口パターン４５を形成する。この形成には、低粘性のネガレジストを用いたホトリソグラフィおよびＢＨＦ（ＨＦ＋ＮＨ4Ｆ混合水溶液）を用いる。Ｖ溝３、光反射用Ｖ溝７、第一薄膜抵抗９、薄膜キャパシタ１１、薄膜電極１３の上に厚さ２μｍのＡｌ薄膜をスパッタにて成膜する。次に、ベーマイト処理によりAl薄膜の表面を意図的に粗面化し、表面積比を向上させる。これにより、Ｖ溝３内のレジスト塗布特性を向上させることができる。ベーマイト処理には０．３ｗｔ％程度のアンモニア水溶液を用いる。その他に、シュウ酸ナトリウム水溶液や炭酸ナトリウム水溶液を用いることもできる。次に、粘性の高い（例えば１０００ｃｐ以上が好ましい。）ネガレジストをスピン塗布し、図３および図４を用いて説明したホトマスク１４を用いてトレンチ溝４（図示せず）用のレジストパターンを形成する。ベーマイト処理されたＡｌ薄膜をエッチングしてＡｌ薄膜開口パターン２８を形成する。図のように、Ａｌ薄膜開口パターン２８は酸化膜開口パターン４５よりも若干小さい形状であるが、同じ形状でもよい。Ａｌ薄膜はＤＲＩＥのマスク材となる。なお、Ａｌ薄膜のエッチングには、リン酸、酢酸、硝酸、水からなる混合水溶液を用いる。
【００４９】
ｈ）Ａｌ薄膜開口パターン２８を基に、シリコンのＤＲＩＥにてＳｉＯ2インシュレータ層４２が現れるまでデバイスシリコン基板４１を貫通エッチングし、トレンチ溝４（図示せず）および交差溝５を形成する。この場合、交差溝５の側面４６は、ＳＯＩ基板表面に対して垂直となる。ＤＲＩＥはＳＦ6ガスによるシリコンの等方性エッチングとＣ4Ｆ8ガスによるポリマー膜を形成することによる溝の側面保護とを繰り返すサイクルプロセスにより構成される。
【００５０】
ｉ）ＤＲＩＥのマスク材となったＡｌ薄膜を上記示した混合水溶液で除去する。この結果、ＳｉＯ2インシュレータ層４２に覆われた面がトレンチ溝４（図示せず）および交差溝５の底面に露出する。最後に、ダイシングにより、所望の形状（例えば、幅２ｍｍ、長さ３ｍｍ、厚さ０．８ｍｍ）にSOI基板を切断する。
【００５１】
以上のような工程を順次経ることで本発明の第二の実施例である光素子実装基板１を得ることができる。
【００５２】
図７は、図１に示した光素子実装基板１にレーザダイオード３０、ホトダイオード３１、光ファイバ２９を実装したときの状態を表す模式図である。レーザダイオード３０およびホトダイオード３１はボンディングワイヤ３２や薄膜電極１３上に形成されたＡｕＳｎはんだ膜１２（図７では図示せず）を介して薄膜電極１３や第一薄膜抵抗９や第二薄膜抵抗１０等の薄膜回路素子に電気的に接続される。特に、ＡｕＳｎはんだ膜１２を介してシリコン基板２に実装する場合、リフローを用いる。この結果、光素子実装基板１の外部から与えられる電気信号に従って、レーザダイオード３０からレーザビーム（光信号）が送信される。また、ホトダイオード３１により、レーザダイオード３０からの光信号がモニタされる。ここでのホトダイオード３１はレーザダイオード３０の発振状態をモニタするために用いられる。
【００５３】
なお、出射されるレーザビームが、薄膜回路素子が形成されたシリコン基板２の面（第一の面とする。）と干渉・反射しないように、交差溝５にせり出すような状態でレーザダイオード３０は実装される。すなわち、レーザダイオード３０は、トレンチ溝４の側面１８とシリコン基板２の第一の面との稜線の延長線上に、そのレーザ出射口を備えた端面が位置するように実装される。図８はこの状態が理解しやすいように描いた断面模式図である。光ファイバ２９はＶ溝３（図８では図示せず。）により固定されている。この図のように、レーザダイオード３０のレーザ出射口４７を備えた端面が交差溝５の近傍でしかも光ファイバ２９はレーザ出射口４７にできるだけ近づけるためにトレンチ溝４（交差溝５）の側面４６に突き当て、接着剤４８にて固定される。図８に示すように、接着剤４８は交差溝５にまで達しても光素子実装基板１の機能を損なうことは無い。逆に、トレンチ溝４（図示せず）を含めた交差溝５を接着剤４８の逃げ溝として使用することもできる。
【００５４】
ここでのレーザダイオード３０、ホトダイオード３１、光ファイバ２９の光軸が合致するように固定される。これらの光軸が一致するためには、当然ながら、Ｖ溝３の幅、レーザダイオード３０を実装するシリコン基板２上の位置、ホトダイオードを実装するシリコン基板２上の位置、Ｖ溝３が形成されている位置が予め決められている必要がある。
【００５５】
さらに、このような各光部品が実装された光素子実装基板１に２．５ＧＨｚ程度の高周波電気信号を印加して外部へ光信号を送信するために、ボンディングワイヤ３２によって各部品の電気的接続を行う。高周波電気信号を取り扱うので、電気結線を行うための各ボンディングワイヤ３２の長さが短くなるように、第一薄膜抵抗９、第二薄膜抵抗１０、薄膜キャパシタ１１、薄膜電極１３、薄膜温度センサ８が予め最適な位置に形成されている。ここでの第一薄膜抵抗９は、電気信号のダンピング排除の役割をし、第二薄膜抵抗１０は終端抵抗の役割をする。
【００５６】
ここでは、ボンディングワイヤ３２にて光素子実装基板１内での配線や光素子実装基板１外への配線を示しているがこの限りではない。光素子実装基板１内部に貫通孔を形成し、その内部に金属を充填させたビアホール配線にて各素子を電気的に結合させて対応することもできる。この場合、ボンディングワイヤ３２の寄生インダクタンスの影響による高周波電気信号の波形の歪みを矯正することができる。
【００５７】
図９は、図８で形成されていたシリコン異方性エッチングによる斜面４９が形成されている領域にもトレンチ溝用のAlマスクパターンを形成してＤＲＩＥを行い、交差溝５を形成した場合の断面図を示している。ここでは断面図しか示していないが、トレンチ溝４の幅がＶ溝３の長手方向に大きくなった場合を示している。この幅が大きくなったトレンチ溝４（交差溝５）は、本発明の第一の実施例および第二の実施例に容易に適用できる。図８では、レーザダイオード３０が光ファイバ２９とロスなく光結合をとるためにせり出していたが、本構造においてはその必要はない。すなわち、レーザダイオード３０が交差溝５の側面４６の近傍に位置すれば、交差溝５に突きあてて位置決めされる光ファイバ２９と容易に光結合をとることができる。
【００５８】
図１０は、図１に示した光素子実装基板１をバタフライタイプのレーザダイオードモジュールに実装した例を示す模式図である。レーザダイオード３０、ホトダイオード３１、光ファイバ２９がシリコン基板２上に実装されている。また、光素子実装基板１が、バタフライパッケージ３３の中に実装されている。なお、図示していないが、光素子実装基板の下部にはレーザダイオード３０の発熱を抑制するための冷却用ペルチェ素子が実装される。外部からの２．５ＧＨｚの高周波電気信号は、バタフライパッケージ３３の端子を介して光素子実装基板１に印加される。ここでは、ワイヤボンディング等による詳細な電気的結線は示していない。レーザダイオード３０からの光信号は、交差溝５の垂直な側面４６に突きあて実装された光ファイバ２９内のコアに出力され、光ファイバ２９を通りバタフライパッケージ３３外に送信される。なお、ここでは、光ファイバ２９を保持、固定するために封止フェルール３４が用いられている。このような構成にて本発明の光素子実装基板１はレーザダイオードモジュールに適用される。
【００５９】
以上、本発明者によってなされた発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【図面の簡単な説明】
【００６０】
【図１】本発明の第一の実施例である光素子実装基板の斜視図である。
【図２】図１のa−a'断面を示す断面図である。
【図３】交差溝を形成するための手法を示す概念図である。
【図４】図３のb−b'断面を示す断面図である。
【図５】本発明の第二の実施例である光素子実装基板の斜視図である。
【図６】本発明の第二の実施例の製造方法を示す工程図である。
【図７】本発明の光素子実装基板にレーザダイオード、ホトダイオード、光ファイバを実装したときの斜視図である。
【図８】レーザダイオードと光ファイバの実装状態を示す断面図である。
【図９】レーザダイオードと光ファイバの実装状態を示す断面図である。
【図１０】バタフライタイプのレーザダイオードモジュールに本発明の光素子実装基板を実装したときの上面模式図である。
【図１１】ダイシングによるトレンチ溝を形成した従来の光素子実装基板を示す斜視図である。
【符号の説明】
【００６１】
１…光素子実装基板、２…シリコン基板、３…Ｖ溝、４…トレンチ溝、５…交差溝、６…シリコン酸化膜、７…光反射用Ｖ溝、８…薄膜温度センサ、９…第一薄膜抵抗、１０…第二薄膜抵抗、１１…薄膜キャパシタ、１２…AuSnはんだ膜、１３…薄膜電極、１４…ホトマスク、１５…遮光部、１６…透過部、１７…減衰部、１８…露光光、１９…Ｖ溝、２０…レジスト、２１…レジストパターン、２２…減衰露光光、２３…基板、２４…窒化タンタル薄膜、２５…ネガレジスト、２６…レジストパターン、２７…Au/Pt/Ti薄膜、２８…Al薄膜開口パターン、２９…光ファイバ、３０…レーザダイオード、３１…ホトダイオード、３２…ボンディングワイヤ、３３…バタフライパッケージ、３４…封止フェルール、４０…ハンドルシリコン基板、４１…デバイスシリコン基板、４２…SiO2インシュレータ層、４３…窒化タンタル薄膜パターン、４４…酸化タンタル薄膜パターン、４５…酸化膜開口パターン、４６…側面、４７…レーザ出射口、４８…接着剤、４９…斜面。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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