(57)【要約】【課題】  半導体膜内の粒界の数や位置が好適化された半導体装置用基材を少ない工程で製造可能な方法、その方法で製造された基材、その基材を用いた半導体装置を提供する。【解決手段】  基板３の表面４に、該表面４側から裏面側に向けて断面形状が次第に先細りになる窪み５を形成し、その窪み５の内面を含む基板表面４の全体に半導体膜６を形成し、形成された半導体膜６を溶融させて結晶化させて半導体装置用基材を製造する。また、そのようにして製造された半導体装置用基材の上に、電極、配線、層間絶縁膜等を形成して半導体装置とする。【選択図】  図５
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【特許請求の範囲】
【請求項１】
基板の表面に半導体膜が形成された半導体装置用基材であって、
前記基板の表面に、該表面側から裏面側に向けて断面形状が次第に先細りになる窪みが形成されている半導体装置用基材。
【請求項２】
基板の表面に、該表面側から裏面側に向けて断面形状が次第に先細りになる窪みを形成する工程と、
前記窪みの内面を含む基板の表面全体に半導体膜を形成する工程と、
前記半導体膜を溶融させて結晶化させる工程と、を有する半導体装置用基材の製造方法。
【請求項３】
前記窪みをマスクレスプロセスによって形成する請求項２記載の半導体装置用基材の製造方法。
【請求項４】
前記基板の表面に、冶具の先細りの先端を押し込んで前記窪みを形成する請求項３記載の半導体装置用基材の製造方法。
【請求項５】
前記基板の表面にイオンビームを照射して前記窪みを形成する請求項３記載の半導体装置用基材の製造方法。
【請求項６】
前記基材の表面に活性ガスを吹き付けながら電子ビームを照射して前記窪みを形成する請求項３記載の半導体装置用基材の製造方法。
【請求項７】
基板の表面に半導体膜が形成されてなる基材の上に、少なくとも電極と、配線と、層間絶縁膜とが形成された半導体装置であって、
前記基板の表面に、該表面側から裏面側に向けて断面形状が次第に先細りになる窪みが形成されている半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置用基材及び半導体装置に関する。
【背景技術】
【０００２】
多結晶シリコン膜（以下、シリコンを「Si」と記す場合もある）を活性層として用いた半導体装置、例えばTFT（Thin Film Transistor）の性能向上には電子の流れに対して障壁となる活性層内の粒界を減らすことが必須である。活性層内の粒界を減らすには多結晶Siの大粒径化が有効であり、例えばランダム固相成長法によれば、粒径１μm以上の多結晶Siを形成することができる。
【０００３】
しかし、粒界の位置を制御しないとチャネル部を横切る粒界の数にばらつきが発生し、リーク電流や閾値電圧等の素子特性にバラツキが生じる。チャネル部を横切る粒界の数にばらつきが発生するのは、Siを結晶成長させて多結晶Si膜を形成する際に、結晶成長の起点となる核が空間的にランダムに発生することに起因する。従って、核の発生位置を制御することでチャネル部を横切る粒界の数を制御するか、粒界をなくして単ドメイン（シングルドメイン）のSiとすることが望ましい。
【０００４】
この点に関して特許文献１には、（イ）基材表面に微細な凹部を形成する工程と、（ロ）凹部内を含む基材表面に、多結晶半導体層を形成する工程と、（ハ）該半導体層にイオン注入を施し、凹部内にある多結晶半導体層を除く半導体層を非晶質化する工程と、（二）半導体層に低温アニール処理を施し、凹部内に残された多結晶の半導体層を核として結晶成長を生じせしめ、非晶質化された半導体層に単結晶あるいは多結晶を成長させる工程と、から成ることを特徴とし、より均一な結晶成長を実現することを目的とする半導体結晶の成長方法について述べられている。さらに、同文献には、上記凹部の面積を1μm2以下とすることが述べられている。
【０００５】
また、特許文献２には、非晶質基板の表面に半導体多結晶膜を形成する半導体装置用基板の製造方法において、上記非晶質基板の表面に断面が略矩形である２以上の溝部を互いに平行になるように形成し、その表面上に半導体元素の多結晶体からなる被膜を上記溝部の形成により生じた非晶質基板の表面の凹凸を解消しない厚さに成膜し、非晶質基板の表面に略垂直の方向からイオン注入を行うことにより溝部の偶角部を除いては被膜を非晶質化し、偶角部に残存する結晶を成長させて被膜を結晶化することを特徴とし、結晶粒界の個数及び位置の均一化を図ることを目的とする半導体装置用基板の製造方法について述べられている。
【特許文献１】特開平６−１３２２１８号公報
【特許文献２】特開平７−２７３０２６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
特許文献１又は特許文献２に述べられている従来の方法では、上記凹部内又は溝部の隅角部にある半導体層（特許文献２では半導体被膜と表現されている）を非晶質化するためにイオン注入を行っている。また、周知のフォトリソグラフィ技術によって、基板上に凹部又は溝部を形成している。
【０００７】
従って、上記従来の方法では、基板表面に凹部または溝部を形成し、半導体層を結晶化させるまでの間に、レジストの塗布、露光、現像、エッチング、レジスト剥離、半導体層形成、イオン注入、結晶化、といった多数の工程を経る必要があり、煩雑で、時間も掛かる。
【課題を解決するための手段】
【０００８】
本発明は、基板上に形成された半導体膜内における粒界の位置が適切であるため、基板内における素子特性が均一である半導体装置と、そのような半導体装置を実現可能な半導体装置用基材と、そのような半導体装置用基材をなるべく少ない工程で製造可能な半導体装置用基材の製造方法と、の少なくとも１つを提供することを目的とする。
【０００９】
上記目的を達成する本発明の半導体装置用基材の製造方法は、基板の表面に、該表面側から裏面側に向けて断面形状が次第に先細りになる窪みを形成する工程と、窪みの内面を含む基板の表面全体に半導体膜を形成する工程と、該半導体膜を溶融させて結晶化させる工程と、を有することを特徴とする。従って、エネルギービームの照射等によって溶融した半導体の熱が基材に伝導して奪われ、半導体が固化する際、すなわち、半導体が結晶成長して半導体膜が形成される際、周囲が窪みの内面によって囲まれている窪み内の半導体は、それ以外の半導体に比べて基板との接触面積が大きく、その分だけ熱が奪われやすい。従って、窪み内の半導体の固化速度（結晶化速度）は、それ以外の半導体の固化速度（結晶化速度）よりも早く、窪み内に形成された核を起点とした結晶成長が優先的になされる。この結果、上記特徴を有する本発明の半導体装置用基材の製造方法によれば、基板上の窪みの位置によって、結晶成長の起点となる核の発生位置が規定されると共に、窪みが形成されている場所には、それ以外の場所に比べてより大きな結晶粒が形成される。従って、例えばTFT用の基材を製造する場合、最終品であるTFTのチャネル部の位置を考慮して上記窪みの形成位置を特定すれば、チャネル部を横切る粒界の数のバラツキを抑制しつつ、半導体粒子の大径化を実現することもできる。さらに、上記窪みの断面形状が単なる凹状でなく、先細りであるため、上記核の発生位置がより精細に規定される。
【００１０】
また、本発明の半導体装置用基材の製造方法では、フォトリソグラフィ技術等において必要なマスクの形成工程や剥離工程を必要としないマスクレスプロセスによって上記窪みを形成することができる。この場合、半導体装置用基材の製造工程数が大幅に削減され、半導体装置全体の製造工程数も大幅に削減される。尚、上記マスクレスプロセスによって窪みを形成する具体的方法としては、基板よりも硬質な材料からなる部材の先端を基材表面に押し付けて、該表面を凹陥させる方法や、基板の表面にイオンビームを照射する方法や、基材表面に活性ガスを吹き付けると同時に電子ビームを照射する方法等がある。
【００１１】
上記目的を達成する本発明の半導体装置用基材は、基板の表面に半導体膜が形成された半導体装置用基材であって、基板の表面に、該表面側から裏面側に向けて断面形状が次第に先細りになる窪みが形成されていることを特徴とする。従って、上記半導体膜は、上記窪み内に発生した核を起点とする結晶成長によって形成されたものであり、半導体膜内における粒界の数のバラツキが抑制されている。また、粒子が大径化されており、半導体膜中の粒界の数が少ない。この結果、本発明の半導体装置用基材を用いて製造された半導体装置は、基板内における素子特性が均一で高性能な半導体装置となる。
【００１２】
上記目的を達成する本発明の半導体装置は、基板の表面に半導体膜が形成されてなる基材の上に、少なくとも電極と、配線と、層間絶縁膜とが形成された半導体装置であって、基板の表面に、該表面側から裏面側に向けて断面形状が次第に先細りになる窪みが形成されていることを特徴とする。すなわち、上記本発明の半導体装置用基板を備えている。従って、本発明の半導体装置は、基板内における素子特性が均一で高性能な半導体装置となる。
【発明の効果】
【００１３】
本発明の半導体装置用基材が備える半導体膜は、基板上に形成されている窪み内に発生した核を起点とする結晶成長によって形成されたものであり、半導体膜内における粒界の数のバラツキが抑制され、粒子が大径化されている。従って、本発明の半導体装置用基材によれば、基板内における素子特性が均一で高性能な半導体装置が実現される。
【００１４】
本発明の半導体装置用基材の製造方法によれば、上記効果を有する半導体装置用基材を少ない製造工程で製造することができ、半導体装置全体の製造工程数や製造コストも削減される。
【００１５】
本発明の半導体装置は、上記効果を有する半導体装置用基材を備えているので、基板内における素子特性が均一で高性能である。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の半導体装置用基材の製造方法の一例を概説する。まず、基板の表面に、該表面側から裏面側に向けて断面形状が次第に先細りになる窪みを形成する。ここで、基板としては、ガラス、Siウェハー、プラスチックなどのバルク状又はフィルム状の基板や、これら基板に酸化珪素などの珪素化合物や金属などからなる膜を成膜してなる基板等が考えられる。もっとも、上述の基板は一例であり、本発明の半導体装置用基材の製造方法を適用可能な基板は、特定の基板に限定されるものではない。また、基板の板厚方向における窪みの深さは、後に基板の表面に形成される半導体膜の膜厚以下、望ましくは半導体膜の膜厚の１／２以下とすることが望ましい。さらに、窪みを形成する方法としては、冶具の先鋭な先端を基材の表面に対して所定の深さまで略垂直に押し込む方法や、基板の表面に集束イオンビームを照射して加工する方法や、基板の表面に活性ガスを吹き付けると同時に集束させた電子ビームを照射し、基板表面と活性ガスとの化学反応を促進する方法等が考えられる。もっとも、上記窪みの形成方法も一例に過ぎず、これら方法に限定されるものではない。但し、マスクレスプロセスによって窪み形成することが製造工程数削減の観点からは望ましいことは前述の通りである。
【００１７】
次に、基板の板厚方向に形成された窪みの内面を含む基材表面の全体に半導体膜を形成する。例えば、PECVD（Plasma Enhanced Chemical Vapor Deposition）やスパッタなどの方法によって、基板の表面全体に厚さ30〜100nmのSi膜を形成する。
【００１８】
次に、半導体膜に高エネルギーのビームを照射して、半導体膜を溶融させて結晶化させる。例えば、波長308nmのXeClエキシマレーザーを光学系によって矩形状やライン状に整形して半導体膜に照射し、半導体を一度溶融させて結晶化を図る。ここで、エキシマレーザーは高エネルギーのレーザー光の一つであり、これを半導体膜に照射すると、該半導体膜を構成している半導体は数十ナノ秒で溶融する。さらに、その後数百ナノ秒の間に、溶融した半導体の熱は基板に伝導し、半導体は固化して結晶化する。
【００１９】
なお、半導体膜の成膜方法によっては、該半導体膜中に水素やArなどのガスが含有されており、そのままエネルギービームを照射して溶融させると、膜中のガスが突沸して膜表面に荒れを生じてしまうことがある。このため、上記のようにエネルギービームを照射する前に炉中で熱処理を行ったり、より低エネルギーのエネルギービームを先に照射したりして膜中のガス濃度を5at.%以下、好ましくは1at.%以下に低減することが望ましい。
【００２０】
また、上記窪みは基板表面の所望位置に所望数形成することができる。例えば、TFTのチャネル部が窪みの直上に位置するように、チャネル部の形成位置に対応した位置に窪みを形成することもできる。
【実施例】
【００２１】
次に、本発明の半導体装置用基材の製造方法の実施例を図面に基づいて詳細に説明する。
（実施例１）
本例では、窪みを形成するための冶具（圧子）の先端を基材の表面に略垂直に押し込み、所望の深さに達したら除荷する方法で基板の表面に窪みを形成した。以下、工程を追って説明する。
【００２２】
まず、PECVDによって、ガラス基板の表面に下地層としてのSiO2膜を400nmの厚さで成膜した。
【００２３】
次に、上記方法によって基板の表面に窪みを形成した。具体的には、図１（ａ）〜（ｃ）に示すように、圧子１の先鋭な先端２を基材３の表面４に当接させ、その先端２に略垂直な荷重（本例では0.01mN(1mgf)）を負荷して表面３に押し込んだ。次に、先端２を所望の深さ（本例では20nm）まで基板３に押し込んだ後に、上記負荷を解除し（除荷し）、圧子１を基板２上から離脱させた。以上によって、圧子１の先端２と同一形状で、且つ、深さ20nmの窪み５を形成した。形成された窪み５の拡大断面を図２（ａ）に示す。尚、本例で使用した圧子１の先端２はダイアモンド製であり、稜角80°の三角錐形をなしている。もっとも、圧子１の先端はダイアモンド製に限らず金属、ガラス、珪素、珪素化合物など、基板よりも硬質の材料を加工して作製されたものでもよい。また、先端のみでなく、圧子全体が上記材料によって形成されていてもよい。さらに、圧子の先端の形状は、三角錐形、四角錐形などの多角錐形や円錐形が望ましいが、半球形、楕円回転体形などの曲率半径を持つ形状であっても構わない。先端が楕円回転体形である圧子を使用し、上記と同様の手順で形成した窪み５の拡大断面を図２（ｂ）に示す。
【００２４】
図３は、先端が稜角80°の三角錐形である圧子を用いて窪みを形成したときの、圧子の押し込み量と、形成された窪みを構成する正三角形の一辺の長さと、該正三角形の面積との関係を示すグラフである。このグラフより、圧子の押し込み量に対する窪みの面積は、従来技術に述べられているフォトリソグラフィ技術によって形成された凹部や溝部に比べて非常に小さく、結晶成長の起点となる核の発生位置をより精細に限定可能であることがわかる。
【００２５】
図４は、先端が稜角80°の三角錐形である圧子を用いて窪みを形成したときの荷重と押し込み量との関係を示すグラフである。このグラフより、圧子に対する荷重と押し込み量とは比例関係にあり、荷重を制御することによって、所望の深さの窪みを形成可能であることがわかる。
【００２６】
窪み５の形成に続いて図５（ａ）に示すように、基板３の表面４に半導体膜としてのa-Si:H膜６をPECVDで40nmの厚さに成膜した。使用した材料ガスはモノシラン(SiH4)と水素(H2)で、成膜中の基板温度は460℃とした。その後、a-Si:H膜６が成膜された基板３を460℃の真空炉中で1時間加熱して脱水素処理を行った。
【００２７】
次に、図５（ｂ）に示すように、0.4×200mmのライン状に整形したXeClエキシマレーザー(波長308nm)を340mJ/cm2のフルエンスで20ショットずつ逐次照射してa-Si:H膜６を溶融させた。すると、図５（ｃ）に示すように、溶融したa-Si:H膜６の熱が基板２に伝導して放熱が開始される。このとき、窪み５内のa-Si:H膜６の放熱量は、表面４上のa-Si:H膜６の放熱量に比べて大きく、窪み５内に形成された核を起点とした結晶成長が優先的になされることは前述の通りである（図５（ｃ）、（ｄ）参照）。この結果、図５（ｅ）に示すように、基板３の表面４に結晶化Si膜７が形成されるとともに、窪み５の形成位置には、他の部分に比べて粒径の大きなSi結晶８が形成される。
【００２８】
以上のようにして得た結晶化Si膜をSEMで観察したところ、窪み５のないところの平均粒径が0.5μmであったのに対し、窪み５が形成された位置の平均粒径は1.2μmであった。
（実施例２）
本例では、基板の表面に収束イオンビームを照射して窪みを形成した。具体的には、ビーム径が10nmになるように収束させたガリウムイオンビームを10kVの加速電圧を用いて基板に照射した。また、窪みの中心よりも周辺のエッチング時間が短くなるようにイオンビームを照射して、略円錐形（深さ20nm）の窪みを形成した。具体的には、イオンビームの入射方向に対して基材を傾けると共に、窪みの形成位置を中心に基板がセットされているステージを回転させながらイオンビームを照射することによって、窪みの中心よりも周辺のエッチング時間を短くした。その後は、実施例１に述べたのと同様の方法で結晶化Si膜を形成した。以上のようにして得た結晶化Si膜をSEMで観察したところ、窪みのないところの平均粒径が0.5μmであったのに対し、窪みを付けた位置の平均粒径は1.0μmであった。
（実施例３）
本例では、基材の表面に活性ガスを吹き付けると同時に収束させた電子ビームを照射して、基材の表面と活性ガスとの化学反応を促進して窪みを形成した。
【００２９】
具体的には、SF6を活性ガスとして基材表面に吹き付けると同時に10keVの収束させた電子ビームを基板の表面に照射した。これにより、基材の表面でSF6が解離して発生したFを含むイオン及びラジカルと、基材の表面のSiO2との化学反応が促進され、深さ20nmの略円錐形の窪みが形成された。以後、実施例１に述べたのと同様の方法で結晶化Si膜を形成した。以上のようにして得た結晶化Si膜をSEMで観察したところ、窪みのないところの平均粒径が0.5μmであったのに対し、窪みを付けた位置の平均粒径は1.1μmであった。
【００３０】
次に、実施例１で述べた製造方法によって製造された半導体装置用基材の結晶化Si膜を活性層として用いたTFTの製造方法の一例について説明する。
【００３１】
図６（ａ）に示すように、実施例１で述べた半導体装置用基材の製造方法によって製造された半導体装置用基材１０の結晶化Si膜７の表面１１に、ゲート絶縁膜２０としてのSiO2をPECVDで200nmの厚さに成膜した。反応ガスにはTetora Ethyl Ortho Silicate(TEOS)と酸素を用いた。次に、図６（ｂ）に示すように、ゲート絶縁膜２０をフォトリソグラフィ技術でパターニングし、ゲート電極２１としてのAl-0.5wt.%Cu合金膜を300nmの厚さにスパッタ法で成膜後、フォトリソグラフィ技術でパターニングした。
【００３２】
その後、図６（ｃ）に示すように、ゲート電極２１をマスクとしてリンイオンを5×1016/cm3の濃度で結晶化Si膜７へイオン注入し、上記エキシマレーザーを200mJ/cm2のフルエンスで照射して不純物の活性化を行い、ドープ層２２を形成した。
【００３３】
続いて図６（ｄ）に示すように、層間絶縁膜２３としてのSiO2をPECVDで300nmの厚さに成膜した。反応ガスにはTEOSと酸素を用いた。次に、図６（ｅ）に示すように、ソース及びドレイン電極を接続するためのスルーホール（不図示）をフォトリソグラフィ技術で形成し、ソース・ドレイン電極２４としてのAl-0.5wt.%Cu合金膜を700nmの厚さにスパッタ法で成膜後、フォトリソグラフィ技術でパターニングした。
【００３４】
以上のようにして製造されたTFTは、チャネル部を横切る粒界の数にバラツキがないため、キャリア移動度の面内ばらつきが従来のTFTに比べて低減されている。
【００３５】
尚、本例では実施例１で述べた製造方法によって製造された半導体装置用基材を用いた場合を説明したが、実施例２や実施例３で述べた製造方法によって製造された半導体装置用基材を用いた場合も同様のTFTが得られる。
【図面の簡単な説明】
【００３６】
【図１】（ａ）〜（ｃ）は、窪みの形成方法の一例を示す工程図である。
【図２】（ａ）（ｂ）は、窪みの異なる例を示す模式的断面図である。
【図３】先端が稜角80°の三角錐形である圧子を用いて窪みを形成したときの押し込み量と、窪みを形成する正三角形の一辺の長さと、該正三角形の面積との関係を示すグラフである。
【図４】先端が稜角80°の三角錐形をなす圧子を用いて窪みを形成したときの荷重と押し込み量の関係を示すグラフである。
【図５】（ａ）〜（ｅ）は、実施例１で述べた半導体装置用基材の製造方法を示す工程図である。
【図６】（ａ）〜（ｅ）は、半導体装置の製造方法の一例を示す工程図である。
【符号の説明】
【００３７】
１  圧子
２  先端
３  基板
４  表面
５  窪み
６  a-Si:H膜
７  結晶化Si膜
８  Si結晶
１０  半導体装置用基材
１１  表面
２０  ゲート電極膜
２１  ゲート電極
２２  ドープ層
２３  層間絶縁膜
２４  ソース・ドレイン電極
【図１】
2005116941.tif 000003
【図２】
2005116941.tif 000004
【図３】
2005116941.tif 000005
【図４】
2005116941.tif 000006
【図５】
2005116941.tif 000007
【図６】
2005116941.tif 000008