(57)【要約】【課題】絶縁膜の界面で生じる剥離を抑制することができる半導体装置を提供する。【解決手段】基板１０上に第１の絶縁膜１１が形成されている。第１の絶縁膜１１に第１の配線層１４が埋め込まれ、前記第１の絶縁膜１１及び第１の配線層１４上に、表面に多数の微細な凹凸が形成された第２の絶縁膜１５が形成されている。第２の絶縁膜１５上に、第２の絶縁膜１５よりも比誘電率の低い第３の絶縁膜１６が形成されている。【選択図】  図１
2005032841.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
この基板上に形成された第１の絶縁膜と、
前記第１の絶縁膜に埋め込まれた第１の配線層と、
前記第１の絶縁膜及び第１の配線層上に形成され、表面に多数の微細な凹凸が形成された第２の絶縁膜と、
前記第２の絶縁膜上に形成された第３の絶縁膜とを具備し、
前記第３の絶縁膜は、前記第２の絶縁膜よりも比誘電率の低い膜であることを特徴とする半導体装置。
【請求項２】
基板と、
この基板上に形成された第１の絶縁膜と、
前記第１の絶縁膜に埋め込まれた第１の配線層と、
前記第１の絶縁膜及び第１の配線層上に形成され、表面に多数の微細な凹凸が形成された第２の絶縁膜と、
前記第２の絶縁膜上に形成された第３の絶縁膜と、
前記第３の絶縁膜上に形成された第４の絶縁膜と、
前記第３及び第４の絶縁膜に埋め込まれ、前記第１の配線層上に形成されたヴィア部を介して、前記第１の配線層と接続された第２の配線層とを具備し、
前記第３の絶縁膜は、前記第２の絶縁膜よりも比誘電率の低い膜であることを特徴とする半導体装置。
【請求項３】
前記第３の絶縁膜は、シリコン酸化膜よりも比誘電率の低い膜であることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記第２の絶縁膜の厚さは、１０ｎｍ以上９０ｎｍ以下であることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項５】
前記第２の絶縁膜は、Ｓｉ，Ｃ，Ｎ，Ｈを含有し、前記第３の絶縁膜は、Ｓｉ，Ｃ，Ｏ，Ｈを含有することを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項６】
表面に形成された凹凸の高低差は、１ｎｍ以上１０ｎｍ以下であることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項７】
前記第１及び第２の配線層は、それぞれ配線溝の底面及び側面に形成された第１及び第２のバリアメタル層と、前記第１及び第２のバリアメタル層上に形成され、前記配線溝を埋め込むよう形成された第１及び第２の金属層を有することを特徴とする請求項２に記載の半導体装置。
【請求項８】
前記第２の絶縁膜は、前記第１の金属層と接していることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記第２の絶縁膜は、前記第１の配線層を構成する金属の拡散防止膜であることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
基板上に第１の配線層が埋め込まれた第１の絶縁膜を形成する工程と、
前記第１の絶縁膜及び第１の配線層上に、第２の絶縁膜を形成する工程と、
前記第２の絶縁膜に表面粗化処理を行う工程と、
前記第２の絶縁膜上に第３の絶縁膜を形成する工程と、
を具備したことを特徴とする半導体装置の製造方法。
【請求項１１】
基板上に第１の配線層が埋め込まれた第１の絶縁膜を形成する工程と、
前記第１の絶縁膜及び第１の配線層上に、第２の絶縁膜を形成する工程と、
前記第２の絶縁膜に表面粗化処理を行う工程と、
前記第２の絶縁膜上に第３の絶縁膜及び第４の絶縁膜を形成する工程と、
前記第２乃至及び第４の絶縁膜をエッチングして、ヴィアホール及び配線溝を形成する工程と、
前記ヴィアホール及び前記配線溝に配線材料を埋め込んで、ヴィア部と第２の配線層を形成する工程と、
を具備したことを特徴とする半導体装置の製造方法。
【請求項１２】
前記第３の絶縁膜は、前記第２の絶縁膜よりも比誘電率の低い膜であることを特徴とする請求項１０または請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記第３の絶縁膜は、シリコン酸化膜よりも比誘電率の低い膜であることを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記第１の配線層は、配線溝の底面及び側面に第１のバリアメタル層を形成し、続いて第１の金属層を埋め込むことによって形成されており、
前記ヴィア部と前記第２の配線層を形成する工程は、ヴィアホール及びヴィアホールと連通した配線溝の底面及び側面に第２のバリアメタル層を形成し、続いて第２の金属層を埋め込むことを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１５】
前記表面粗化処理は、金属酸化物の微粒子を用いて、表面に凹凸を形成する工程であることを特徴とする請求項１０または請求項１１に記載の半導体装置の製造方法。
【請求項１６】
前記表面粗化処理は、前記微粒子を含む溶媒を用いて、機械的研磨を行うことを特徴とする請求項１５に記載の半導体装置の製造方法。
【請求項１７】
前記表面粗化処理は、前記微粒子を表面に衝突させることによって行うことを特徴とする請求項１５に記載の半導体装置の製造方法。
【請求項１８】
前記微粒子は、直径が１ｎｍ以上１０ｎｍ以下であることを特徴とする請求項１５に記載の半導体装置の製造方法。
【請求項１９】
前記表面粗化処理は、表面に凹凸を形成した後、洗浄及び乾燥を行い、さらにアニール工程を行うことを特徴とする請求項１０または請求項１１に記載の半導体装置の製造方法。
【請求項２０】
前記第２の絶縁膜として、Ｓｉ，Ｃ，Ｎ，Ｈを含有する膜を形成し、前記第３の絶縁膜として、Ｓｉ，Ｃ，Ｏ，Ｈを含有する膜を形成することを特徴とする請求項１０または請求項１１に記載の半導体装置の製造方法。
【請求項２１】
前記表面粗化処理は、高低差が１以上１０ｎｍ以下の凹凸を形成する工程であることを特徴とする請求項１０または請求項１１に記載の半導体装置の製造方法。
【請求項２２】
前記ヴィア部と前記第２の配線層を形成する工程は、前記ヴィアホール及び前記配線溝に配線材料を堆積し、前記第４の絶縁膜をＣＭＰストッパとしたＣＭＰ法によって、前記配線溝の外に形成された前記配線材料を除去することを特徴とする請求項１１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、多層配線構造などの埋め込み配線を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
半導体装置の微細化、高速化に伴って、配線構造は、単層化から多層化が進み、５層以上の配線構造を有する半導体装置が開発されている。しかし、微細化が進む中で、配線抵抗を低減するためには、従来のＡｌ配線から、より抵抗の低い銅配線が検討され、配線形状の加工の問題から、埋め込み配線構造がとられている。また、配線抵抗と配線間の寄生容量による信号伝達の遅延が問題となり、近年では、様々な回避策が取られている。例えば、配線間の寄生容量を低減するために、従来のＳｉＯ２を用いたＣＶＤ（Ｃｈｅｍｉｃａｌ    Ｖａｐｏｒ    Ｄｅｐｏｓｉｔｉｏｎ）法による絶縁膜（比誘電率：約３．９）に代えて、より低誘電率の絶縁膜の採用が検討されている。例えば、ＣＶＤ法及び塗布法によるＳｉＯＦ膜などの無機絶縁膜、ポリイミドやフッ素樹脂などの有機絶縁膜が検討されている。
【０００３】
図５乃至図７に、従来の埋め込み配線を有する半導体装置の製造方法を示す。図５（ａ）に示すように、溝構造を有する絶縁膜５１を形成し、この上にバリアメタル５２ａを介してＣｕ膜５３ａを埋め込み、第１の配線層５４を形成する。
【０００４】
次に、図５（ｂ）に示すように、第１の配線層５４上に、プラズマＣＶＤ法によって、ＳｉＣＮ：Ｈ膜５５を堆積する。
【０００５】
次に、図５（ｃ）に示すように、水素を含有するＳｉＣＮ：Ｈ膜５５上に、プラズマＣＶＤ法によって、ＳｉＣＯ：Ｈ膜５６を堆積する。
【０００６】
そして、図５（ｄ）に示すように、ＳｉＣＯ：Ｈ膜５６上に、プラズマＣＶＤ法によって、ＳｉＯ２膜５７を堆積する。
【０００７】
次に、図６（ｅ）に示すように、レジスト膜を塗布し、光リソグラフィー法によって、レジストパターン６２ａを形成する。続いて、レジストパターン６２ａをマスクとして、ＳｉＯ２膜５７及びＳｉＣＯ：Ｈ膜５６をＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法によってエッチングし、ヴィアホール６０を形成する。
【０００８】
さらに、図６（ｆ）に示すように、レジストパターン６２ａをアッシングして除去する。
【０００９】
そして、図６（ｇ）に示すように、全面にレジスト膜６１ｂを塗布する。
【００１０】
次に、図６（ｈ）に示すように、光リソグラフィー法によって、レジストパターン６２ｂを形成する。
【００１１】
次に、図７（ｉ）に示すように、レジストパターン６２ｂをマスクとして、ＳｉＯ２膜５７及びＳｉＣＯ：Ｈ膜５６をＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法によってエッチングして、配線溝６３を形成し、さらにヴィアホール６０下に露出するＳｉＣＮ：Ｈ膜５５をエッチング除去する。
【００１２】
次に、図７（ｊ）に示すように、レジストパターン６２ｂを、アッシングし、除去する。ヴィアホール６０及び配線溝６３にバリアメタル５２ｂを形成し、続いて、Ｃｕ膜５３ｂを形成する。
【００１３】
次に、図７（ｋ）に示すように、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法によって、配線溝６３外に形成された不要なＣｕ膜５３ｂを除去して、平坦化し、コンタクト部５９及び第２の配線層５８を形成する。このようにして、第１及び第２の配線層５４，５８とヴィア部５９を形成する。
【００１４】
ＳｉＣＮ：Ｈ膜５５は、ヴィアホール６０を形成する際に、エッチングストッパになる。さらに、ＳｉＯ２膜５７は、ＣＭＰ法によって平坦化する際に、ＣＭＰストッパになる。この種の半導体装置は、特許文献１に記載されている。
【００１５】
【特許文献１】
特開２００３−４５９５９号公報（第３頁−第５頁、第１図）
【００１６】
【発明が解決しようとする課題】
前述した半導体装置及びその製造方法では、特に、ウェハをダイシングした後の後工程における熱処理工程や組み立て工程で、特に基板の隅部等に大きな力がかかり、エッチングストッパ膜であるＳｉＣＮ：Ｈ膜５５とＬｏｗ−Ｋ膜のＳｉＣＯ：Ｈ膜５６との密着性強度の低い界面で剥離が生じるおそれがある。薄膜の密着性強度を評価する上で、代表的な評価方法であるｍ−ＥＬＴ（ｍｏｄｉｆｉｅｄ  Ｅｄｇｅ  Ｌｉｆｔｏｆｆ  Ｔｅｓｔ）法を用いて、エッチングストッパ膜であるＳｉＣＮ：Ｈ膜５５とＬｏｗ−Ｋ膜のＳｉＣＯ：Ｈ膜５６との界面の密着性強度を評価したところ、密着性強度（ＫＩＣ）は、３．０−３．５ＭＰａ・ｍ１／２であった。
【００１７】
本発明は、上記した問題点を解決するためになされたもので、絶縁膜の界面で生じる剥離を抑制することが可能となる半導体装置及びその製造方法を提供することを目的とする。
【００１８】
【課題を解決するための手段】
上記した目的を達成するための本発明の半導体装置の一形態は、基板と、
この基板上に形成された第１の絶縁膜と、
前記第１の絶縁膜に埋め込まれた第１の配線層と、
前記第１の絶縁膜及び第１の配線層上に形成され、表面に多数の微細な凹凸が形成された第２の絶縁膜と、
前記第２の絶縁膜上に形成された第３の絶縁膜とを具備し、
前記第３の絶縁膜は、前記第２の絶縁膜よりも誘電率の低い膜であることを特徴としている。
【００１９】
また、上記した目的を達成するための本発明の半導体装置の製造方法の一形態は、基板上に第１の配線層が埋め込まれた第１の絶縁膜を形成する工程と、
前記第１の絶縁膜及び第１の配線層上に、第２の絶縁膜を形成する工程と、
前記第２の絶縁膜に表面粗化処理を行う工程と、
前記第２の絶縁膜上に第３の絶縁膜を形成する工程と、
を具備したことを特徴としている。
【００２０】
【発明の実施の形態】
以下、図１乃至図４を参照して、本発明の実施の形態について詳細に説明する。図１に、本実施の形態に係る半導体装置を示す。図１に示すように、ＭＩＳＦＥＴなどの半導体素子を形成した半導体基板またはＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板などの基板１０上には、絶縁膜１１が形成されている。絶縁膜１１上にはバリアメタル１２ａを介して、銅膜（Ｃｕ膜）１３ａなどを埋め込み、第１の配線層１４が形成されている。第１の配線層１４上に、エッチングストッパ膜として、水素含有窒化炭化ケイ素膜（ＳｉＣＮ：Ｈ膜）１５が堆積されている。ＳｉＣＮ：Ｈ膜１５の表面には、多数の微細な凹凸が形成されている。微細な凹凸は、例えば高低差Ｌが５ｎｍ程度の凹凸である。ＳｉＣＮ：Ｈ膜１５上には、Ｌｏｗ−Ｋ膜の水素含有酸化炭化ケイ素膜（ＳｉＣＯ：Ｈ膜）１６が堆積されている。ＳｉＣＯ：Ｈ膜１６上には、キャップ膜として、シリコン酸化膜（ＳｉＯ２膜）１７が堆積されている。ＳｉＣＮ：Ｈ膜１５、ＳｉＣＯ：Ｈ膜１６及びＳｉＯ２膜１７には、バリアメタル１２ｂを介して、Ｃｕ膜１３ｂなどを埋め込み、第２の配線層１８と、第１及び第２の配線層１４，１８を接続するヴィア部１９が形成されている。
【００２１】
ＳｉＣＮ：Ｈ膜１５は、ヴィアホール２０を形成する際に、エッチングストッパとして用いることができる。このエッチングストッパ膜として形成されたＳｉＣＮ：Ｈ膜１５は、第１の配線層１４を構成するＣｕ膜１３ａに接するよう形成されており、Ｃｕの拡散を防止するなど、バリア性を向上するために用いることができる。さらに、ＳｉＯ２膜１７は、第２の配線層１８の上層部のバリアメタル１２ｂ周辺に形成されているため、ここでは、キャップ膜と呼ぶ。このキャップ膜であるＳｉＯ２膜１７は、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法によって平坦化する際に、ＣＭＰストッパとして用いることができる。
【００２２】
図２乃至図４に本実施の形態に係る半導体装置の製造方法を示す。図２（ａ）において、図示しないＭＯＳＦＥＴなどの半導体素子を形成した基板１０上に絶縁膜１１が形成されている。絶縁膜１１に、バリアメタル１２を介して、ＣＭＰ法によってＣｕ膜１３ａを埋め込み、第１の配線層１４を形成する。第１の配線層１４には、アンモニアや水素プラズマによるプラズマ処理を行い、表面の酸化膜などを除去するクリーニングを行う。
【００２３】
次に、図２（ｂ）に示すように、第１の配線層１４上に、プラズマＣＶＤ法によって、エッチングストッパ膜としてＳｉＣＮ：Ｈ膜１５を５０ｎｍ堆積する。このとき、原料ガスとして有機シランとアンモニアを用い、有機シランの流量２００ｓｃｃｍ、アンモニアの流量３５０ｓｃｃｍを供給して堆積し、温度は３５０℃で行った。
【００２４】
次に、図２（ｃ）に示すように、ＳｉＣＮ：Ｈ膜１５の表面を、直径１０ｎｍ以下のアルミナの球状微粒子、水、分散剤を含む溶媒を用いて、機械的研磨を行い、ＳｉＣＮ：Ｈ膜１５の表面に、高低差が５ｎｍ程度以下の多数の微細な凹凸を形成する。続いて、ＳｉＣＮ：Ｈ膜１５の表面を水などによって洗浄し、乾燥させる。
【００２５】
次に、図２（ｄ）に示すように、多数の微細な凹凸を形成したＳｉＣＮ：Ｈ膜１５上に、プラズマＣＶＤ法によって、ＳｉＣＯ：Ｈ膜１６を３５０ｎｍ堆積する。このとき、原料ガスとして有機シランと酸素を用い、有機シランの流量１０００ｓｃｃｍ、酸素の流量５００ｓｃｃｍを供給して堆積し、温度は３５０℃で行った。ＳｉＣＯ：Ｈ膜１６は、低誘電率層間絶縁膜（Ｌｏｗ−Ｋ膜）であり、シリコン酸化膜よりも比誘電率が低い膜である。
【００２６】
そして、図３（ｅ）に示すように、ＳｉＣＯ：Ｈ膜１６上に、プラズマＣＶＤ法によって、ＳｉＯ２膜１７を１００ｎｍ堆積する。このとき、原料ガスとして有機シランと酸素を用い、有機シランの流量１０００ｓｃｃｍ、酸素の流量８５０ｓｃｃｍを供給して堆積し、温度は３７０℃で行った。
【００２７】
さらに、図３（ｆ）に示すように、レジスト膜２１ａを塗布し、光リソグラフィー法によって、レジストパターン２２ａを形成する。続いて、レジストパターン２２ａをマスクとして、ＳｉＯ２膜１７及びＳｉＣＯ：Ｈ膜１６をＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法によってエッチングし、ヴィアホール２０を形成する。
【００２８】
そして、図３（ｇ）に示すように、レジストパターン２２ａを、放電した酸素ガスを用いてアッシングし、除去する。
【００２９】
次に、図３（ｈ）に示すように、全面にレジスト膜２１ｂを塗布する。
【００３０】
次に、図４（ｉ）に示すように、光リソグラフィー法によって、レジストパターン２２ｂを形成する。
【００３１】
次に、図４（ｊ）に示すように、レジストパターン２２ｂをマスクとして、ＳｉＯ２膜１７及びＳｉＣＯ：Ｈ膜１６をＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法によってエッチングして、配線溝２３を形成し、さらにヴィアホール２０下に露出するＳｉＣＮ：Ｈ膜１５をエッチング除去する。
【００３２】
次に、図４（ｋ）に示すように、レジストパターン２２ｂを、放電した酸素ガスを用いてアッシングし、除去する。ヴィアホール２０及び配線溝２３にバリアメタル１２ｂを形成し、続いて、Ｃｕ膜１３ｂを形成する。Ｃｕ膜１３ｂは、スパッタ法によって、シード層を形成した後、電解メッキ法によって、ヴィアホール２０及び配線溝２３に、Ｃｕを埋め込んで形成する。
【００３３】
また、図４（ｌ）に示すように、ＣＭＰ法によって、配線溝２３外に形成された不要なＣｕ膜１３ｂを除去して、平坦化し、ヴィア部１９及び第２の配線層１８を形成する。このようにして、第１及び第２の配線層１４，１８とヴィア部１９を形成する。さらに第２の配線層の上層に配線層を形成する場合は、前述した工程を繰り返し行うことによって形成する。
【００３４】
本実施の形態では、図２（ｃ）及び図２（ｄ）において、Ｃｕの拡散防止にも有効なエッチングストッパ膜のＳｉＣＮ：Ｈ膜の表面に、多数の微細な凹凸を形成し、ＳｉＣＮ：Ｈ膜上に、Ｌｏｗ−Ｋ膜のＳｉＣＯ：Ｈ膜を形成している。このように、表面に多数の微細な凹凸を形成することによって、実効的な表面積を増加させることができる。
【００３５】
なお、誘電率の低い膜は一般的に原子密度が低く、誘電率の低い膜を用いた積層膜では、界面での分子間力（ファンデルワールス力）等が弱いため、密着性強度が低下する。比較的粗な膜の上に、比較的密な膜を形成した場合、下層の膜中に上層の膜が入り込み、密着性強度が高くなる。しかし、比較的密な膜の上に、比較的粗な膜を形成した場合、すなわち、上層に下層の膜よりもさらに誘電率の低い膜を形成した場合には、密着性強度が低下する傾向がより高くなる。したがって、エッチングストッパ膜のＳｉＣＮ：Ｈ膜上に、Ｌｏｗ−Ｋ膜のＳｉＣＯ：Ｈ膜を形成したとき、上層に下層の膜よりもさらに誘電率の低い膜を形成しているため、界面の密着性強度が低下する傾向が高い。よって、下層のエッチングストッパ膜のＳｉＣＮ：Ｈ膜の表面に、多数の微細な凹凸を形成することによって、膜の接触面積を増加させて、界面での分子間力（ファンデルワールス力）等の総和を増加させ、Ｌｏｗ−Ｋ膜のＳｉＣＯ：Ｈ膜との界面での密着性強度を向上させることが可能となる。
【００３６】
また、ＳｉＣＮ：Ｈ膜の比誘電率は、上層に形成したＳｉＣＯ：Ｈ膜の比誘電率よりも高いため、配線間の実効的な比誘電率を下げるために、ＳｉＣＮ：Ｈ膜は薄膜であることが望ましい。ＳｉＣＮ：Ｈ膜は、エッチングストッパとして機能し、Ｃｕ膜のバリア性を十分有するよう、１０ｎｍ〜９０ｎｍ程度の薄膜が好ましい。
【００３７】
また、前述した条件で製造された半導体装置に、ガス吸着法を用いて、実効的な表面積の増加率を調べたところ、１．５倍に増加していることを確認できた。また、ｍ−ＥＬＴ法を用いて密着性強度を評価したところ、密着性強度（ＫＩＣ）は、４．０−４．５ＭＰａ・ｍ１／２であった。経験的に、密着性強度（ＫＩＣ）が４．０以上であると、界面での剥離を抑止できることが多い。
【００３８】
表面に多数の微細な凹凸を形成する工程では、表面の材質を変えずに、実効的な表面積を増やすことができ、ここでは、表面粗化工程と呼ぶ。表面粗化工程で用いる微粒子は、アルミナに限定されず、シリカ、セリア、チタニアなどの他の金属酸化物や、シリコンカーバイトなどの化合物、もしくはカーボンなどの化学的に比較的安定で、強度の強い材料を用いることもできる。また、本実施の形態では、アルミナの球状微粒子を含む溶媒を用いて、表面を擦り、多数の微細な凹凸を形成した例を記載したが、水流や圧縮ガスを用いて球状アルミナを表面に衝突させて、多数の微細な凹凸を形成してもよい。微粒子の大きさ（直径）は、１ｎｍ以上１０ｎｍ以下が好ましい。微粒子の大きさが１ｎｍより小さいと、十分な凹凸を形成することができず、また、１０ｎｍよりも大きいと、表面に均等な凹凸を形成することができない。
【００３９】
また、表面に形成される多数の微細な凹凸は、高低差が１ｎｍ以上１０ｎｍ以下の凹凸が好ましい。凹凸の高低差が１ｎｍより低いと、十分な接触面積の増加を実現することができないために、密着性を向上させることができず、１０ｎｍよりも高いと、凹凸の底部でのＳｉＣＮ：Ｈ膜の膜厚が薄くなるため、Ｃｕ膜のバリア性が急激に低下することがある。微粒子の形は、球形に限定されない。
【００４０】
また、本実施の形態では、表面粗化処理を行った後、洗浄及び乾燥処理を行っているが、さらに、３００度程度のアニールを５分程度行ってもよい。この場合、表面の付着した水分等を除去し、アニールを施さない場合と比べて、密着性強度をさらに向上させることができる。密着性強度を測定したところ、さらに１０％程度、改善することができた。
【００４１】
また、本実施の形態では、第１の配線層１４が埋め込まれた絶縁膜１１が、基板１０上に形成されているが、これに限定されず、基板１０と絶縁膜１１の間に、配線層が埋め込まれた絶縁膜が何層か形成されていてもよい。多層埋め込み配線では、特に中間層の埋め込み配線部分の絶縁膜の界面で、剥離などの問題が生じることが確認されており、この部分に本実施の形態を適用するとさらによい。
【００４２】
以上、本実施の形態では、配線層を構成する金属としてＣｕを用いた例を記載したがこれに限定されない。また、エッチングストッパ膜として、ＳｉＣＮ：Ｈを用いた例を記載したがこれに限定されず、ＳｉＣ：Ｈ膜やＳｉＣＯ：Ｈ膜などを用いてもよい。なお、ＳｉＣＯ：Ｈ膜を用いる場合は、上に形成されるＬｏｗ−Ｋ膜のＳｉＣＯ：Ｈ膜と、酸素の含有率など組成が異なる膜を用いる。
【００４３】
【発明の効果】
以上詳述したように、本発明によれば、絶縁膜の界面で生じる剥離を抑制することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る半導体装置を示す要部断面図である。
【図２】本発明の実施の形態に係る半導体装置の製造方法の各工程を示す要部断面図である。
【図３】本発明の実施の形態に係る半導体装置の製造方法の各工程を示す要部断面図である。
【図４】本発明の実施の形態に係る半導体装置の製造方法の各工程を示す要部断面図である。
【図５】従来の技術の半導体装置の製造方法の各工程を示す要部断面図である。
【図６】従来の技術の半導体装置の製造方法の各工程を示す要部断面図である。
【図７】従来の技術の半導体装置の製造方法の各工程を示す要部断面図である。
【符号の説明】
１０  基板
１１，５１  絶縁膜
１２ａ，１２ｂ，５２ａ，５２ｂ  バリアメタル
１３ａ，１３ｂ，５３ａ，５３ｂ  Ｃｕ膜
１４，５４  第１の配線層
１５，５５  ＳｉＣＮ：Ｈ膜（エッチングストッパ膜）
１６，５６  ＳｉＣＯ：Ｈ膜（Ｌｏｗ−Ｋ膜）
１７，５７  ＳｉＯ２膜（キャップ膜）
１８，５８  第２の配線層
１９，５９  ヴィア部
２０，６０  ヴィアホール
２１ａ，２１ｂ，６１ｂ  レジスト膜
２２ａ，２２ｂ，６２ａ，６２ｂ  レジストパターン
２３，６３  配線溝
【図１】
2005032841.tif 000003
【図２】
2005032841.tif 000004
【図３】
2005032841.tif 000005
【図４】
2005032841.tif 000006
【図５】
2005032841.tif 000007
【図６】
2005032841.tif 000008
【図７】
2005032841.tif 000009