(57)【要約】    【課題】  増幅回路の高速化と低消費電力化とを両立させること。    【解決手段】  本発明では、差動型増幅回路とラッチ型増幅回路とこれら２つの増幅回路の駆動を切替える切替回路とを有し、この切替回路によって前記差動型増幅回路を駆動した後に前記ラッチ型増幅回路を駆動するように構成し、特に、前記ラッチ型増幅回路の駆動を開始した後に前記差動型増幅回路の駆動を停止するようにした。【選択図】      図１
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【特許請求の範囲】
【請求項１】
差動型増幅回路とラッチ型増幅回路とこれら２つの増幅回路の駆動を切替える切替回路とを有し、この切替回路によって前記差動型増幅回路を駆動した後に前記ラッチ型増幅回路を駆動するように構成したことを特徴とする増幅回路。
【請求項２】
前記切替回路は、前記ラッチ型増幅回路の駆動を開始した後に前記差動型増幅回路の駆動を停止するようにしたことを特徴とする請求項１に記載の増幅回路。
【請求項３】
メモリセルに増幅回路を接続したメモリ装置において、
前記増幅回路は、差動型増幅回路とラッチ型増幅回路とこれら２つの増幅回路の駆動を切替える切替回路とを有し、この切替回路によって前記差動型増幅回路を駆動した後に前記ラッチ型増幅回路を駆動するように構成したことを特徴とするメモリ装置。
【請求項４】
前記切替回路は、前記ラッチ型増幅回路の駆動を開始した後に前記差動型増幅回路の駆動を停止するようにしたことを特徴とする請求項３に記載のメモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、増幅回路及びメモリ装置に関するものである。
【背景技術】
【０００２】
従来より、各種電子機器に内蔵される種々の回路には、信号を増幅する増幅回路が多用されている。特に、大容量化されたメモリ装置では、各メモリセルに増幅回路としてのセンスアンプが接続されている。
【０００３】
かかる増幅回路としては、主に、図６に示すように２個のトランジスタQ101,Q102を差動接続した差動型増幅回路101や図７に示すように４個のトランジスタQ103,Q104,Q105,Q106によってラッチを形成したラッチ型増幅回路102が広く知られている（たとえば、特許文献１参照。）。
【０００４】
これらの増幅回路は、電子機器に多用されているために、各増幅回路の動作速度を向上させるとともに消費電力を低減させることによって電子機器の高性能化や低消費電力化を図ることが要求されている。
【特許文献１】特開平１０−３７９０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところが、上記従来の増幅回路にあっては、以下に説明する問題点が指摘されていた。
【０００６】
すなわち、差動型増幅回路にあっては、入力信号間の電位差が小さい場合でも高速で増幅することができるものの、単一の回路では信号増幅率が低すぎるために、信号増幅率を増加させる必要があり、そのために複数段の増幅回路を直列接続する必要が生じて、消費電力が増大するおそれがあった。
【０００７】
また、ラッチ型増幅回路にあっては、単一の回路で信号増幅率を大きくすることができるものの、ラッチした入力信号間の電位差が微小な範囲では徐々に増幅する必要があり、高速で増幅することができないおそれがあった。
【０００８】
そのため、上記従来の増幅回路にあっては、高速化と低消費電力化とを両立させることができず、近年の各種電子機器の高性能化・低消費電力化の要求に対応することができなかった。
【課題を解決するための手段】
【０００９】
そこで、請求項１に係る本発明では、差動型増幅回路とラッチ型増幅回路とこれら２つの増幅回路の駆動を切替える切替回路とを有し、この切替回路によって前記差動型増幅回路を駆動した後に前記ラッチ型増幅回路を駆動するように構成することにした。
【００１０】
また、請求項２に係る本発明では、前記請求項１に係る本発明において、前記切替回路は、前記ラッチ型増幅回路の駆動を開始した後に前記差動型増幅回路の駆動を停止するようにした。
【００１１】
また、請求項３に係る本発明では、メモリセルに増幅回路を接続したメモリ装置において、前記増幅回路は、差動型増幅回路とラッチ型増幅回路とこれら２つの増幅回路の駆動を切替える切替回路とを有し、この切替回路によって前記差動型増幅回路を駆動した後に前記ラッチ型増幅回路を駆動するように構成することにした。
【００１２】
また、請求項４に係る本発明では、前記請求項３に係る本発明において、前記切替回路は、前記ラッチ型増幅回路の駆動を開始した後に前記差動型増幅回路の駆動を停止するようにした。
【発明の効果】
【００１３】
本発明は、以下に記載する効果を奏する。
【００１４】
すなわち、本発明によれば、切替回路によって差動型増幅回路を駆動した後にラッチ型増幅回路を駆動しているために、増幅回路の高速化と低消費電力化を図ることができる。
【００１５】
特に、ラッチ型増幅回路の駆動を開始した後に差動型増幅回路の駆動を停止するようにした場合には、差動増幅回路で増幅した信号の低下を防止することができ、より一層増幅回路の高速化及び低消費電力化を図ることができる。
【発明を実施するための最良の形態】
【００１６】
本発明に係るメモリ装置は、複数のメモリセルからなる記憶領域を有し、１ビットの記憶データを一対のメモリセルを用いて相補的に記憶しており、記憶データを読出す場合には、一対のメモリセルの記憶内容をセンスアンプを用いて増幅してから出力するように構成したものである。
【００１７】
そして、本発明では、増幅回路であるセンスアンプの構成に特徴を有している。
【００１８】
すなわち、本発明に係る増幅回路は、差動対をなすトランジスタを用いた差動型増幅回路とラッチを形成する一対のトランジスタを用いたラッチ型増幅回路とを有するとともに、これら２つの増幅回路の駆動を切替えるための切替回路を有する構成としたものである。
【００１９】
そして、切替回路によって差動型増幅回路を駆動した後にラッチ型増幅回路を駆動することによって、最初に入力信号を差動型増幅回路で増幅し、その後、差動型増幅回路で増幅した入力信号をラッチ型増幅回路でさらに増幅するようにしたものである。
【００２０】
特に、本発明では、切替回路によってラッチ型増幅回路の駆動を開始した後に差動型増幅回路の駆動を停止するようにしている。
【００２１】
このように、切替回路によって差動型増幅回路を駆動した後にラッチ型増幅回路を駆動することによって、入力信号を差動型増幅回路で増幅した後にラッチ型増幅回路で増幅するようにしているため、差動型増幅回路とラッチ型増幅回路の優れた特性のみを活かして、増幅回路の高速化と低消費電力化とを両立させることができる。
【００２２】
すなわち、前述したように、差動型増幅回路は、入力信号間の電位差が小さい場合でも高速で増幅することができるといった特性を有しており、一方、ラッチ型増幅回路は、入力信号間にある程度の電位差がある場合には高速で増幅することができるとともに、単一の回路だけで信号増幅率を大きくすることができるといった特性を有している。
【００２３】
したがって、増幅開始直後の入力信号間の電位差が小さい場合には、差動型増幅回路を用いて増幅を行い、その後、入力信号間にある程度の電位差が生じた場合には、ラッチ型増幅回路を用いて増幅を行うことで、増幅に要する時間や電力を削減することができ、増幅回路の高速化と低消費電力化とを同時に図ることができるのである。
【００２４】
これにより、この増幅回路を内蔵したメモリ装置や各種信号処理装置やメモリ装置の高速化及び低消費電力化を図ることができ、近年の各種電子機器の高性能化・低消費電力化の要求に対応することができるのである。
【００２５】
しかも、ラッチ型増幅回路を駆動する前に差動型増幅回路の駆動を停止してしまうと、差動型増幅回路で増幅した信号の電位が放電によって低下してしまい、その分だけ増幅に要する時間や電力を余分に消費することになるが、ラッチ型増幅回路の駆動を開始した後に差動型増幅回路の駆動を停止することによって、差動増幅回路で増幅した信号の低下を防止することができ、より一層増幅回路の高速化及び低消費電力化を図ることができる。
【００２６】
以下に、本発明に係る増幅回路の具体的な実施形態について図面を参照しながら説明する。なお、本発明に係る増幅回路は、メモリ装置のセンスアンプに適用できるものであり、また、その他の各種信号処理装置の増幅回路にも適用できるものである。
【００２７】
本発明に係る増幅回路１は、図１に示すように、差動型増幅回路２とラッチ型増幅回路３とこれら２つの増幅回路2,3の駆動を切替える切替回路４とで構成している。
【００２８】
差動型増幅回路２は、差動対をなすＮチャンネルＭＯＳ型のトランジスタ（ＦＥＴ）Q1,Q2と一対の抵抗R1,R2と定電流源としてのＮチャンネルＭＯＳ型のトランジスタ（ＦＥＴ）Q3とで構成している。
【００２９】
具体的には、差動型増幅回路２は、電源端子VDDに抵抗R1,R2の一方の端子を接続し、この抵抗R1,R2の他方の端子にトランジスタQ1,Q2のドレイン端子を接続し、このトランジスタQ1,Q2のゲート端子に入力端子Ｔina,Ｔinbを接続し、さらには、トランジスタQ1,Q2のソース端子に切替回路４を介してトランジスタQ3のドレイン端子を接続し、このトランジスタQ3のソース端子をグランド端子GNDに接続するとともに、トランジスタQ3のゲート端子に所定電圧Ｖcを印加している。
【００３０】
また、ラッチ型増幅回路３は、ラッチを形成する一対のＮチャンネルＭＯＳ型のトランジスタ（ＦＥＴ）Q4,Q5と一対の抵抗R1,R2と定電流源としてのＮチャンネルＭＯＳ型のトランジスタ（ＦＥＴ）Q3とで構成している。ここで、抵抗R1,R2とトランジスタQ3は、前述した差動型増幅回路２と共用している。
【００３１】
具体的には、ラッチ型増幅回路３は、電源端子VDDに抵抗R1,R2の一方の端子を接続し、この抵抗R1,R2の他方の端子にトランジスタQ4,Q5のドレイン端子を接続するとともに、これらのトランジスタQ4,Q5のソース端子とゲート端子とを接続し、さらには、トランジスタQ4,Q5のソース端子に切替回路４を介してトランジスタQ3のドレイン端子を接続し、このトランジスタQ3のソース端子をグランド端子GNDに接続するとともに、トランジスタQ3のゲート端子に所定電圧Ｖcを印加している。
【００３２】
また、ラッチ型増幅回路３は、トランジスタQ4,Q5のドレイン端子に出力端子Ｔouta,Ｔoutbを接続している。このトランジスタQ4,Q5のドレイン端子には、他方のトランジスタQ4,Q5のゲート端子が接続されるとともに、差動型増幅回路２のトランジスタQ1,Q2のドレイン端子が接続されている。
【００３３】
切替回路４は、２個のＮチャンネルＭＯＳ型のスイッチングトランジスタ（ＦＥＴ）Q6,Q7で構成しており、スイッチングトランジスタQ6で差動型増幅回路２の駆動を制御し、一方、スイッチングトランジスタQ7でラッチ型増幅回路３の駆動を制御している。
【００３４】
具体的には、切替回路４は、差動型増幅回路２のトランジスタQ1,Q2のソース端子にスイッチングトランジスタQ6のドレイン端子を接続するとともに、このスイッチングトランジスタQ6のソース端子をトランジスタQ3のドレイン端子に接続し、スイッチングトランジスタQ6のゲート端子にスイッチング信号S1を入力するスイッチ端子T1を接続している。
【００３５】
また、切替回路４は、ラッチ型増幅回路３のトランジスタQ4,Q5のソース端子にスイッチングトランジスタQ7のドレイン端子を接続するとともに、このスイッチングトランジスタQ7のソース端子をトランジスタQ3のドレイン端子に接続し、スイッチングトランジスタQ7のゲート端子にスイッチング信号S2を入力するスイッチ端子T2を接続している。
【００３６】
増幅回路１は、以上に説明したように構成しており、以下に説明するようにして増幅動作を行うようにしている。
【００３７】
すなわち、増幅回路１は、増幅する入力信号を入力端子Ｔina,Ｔinbにそれぞれ印加するとともに、スイッチング端子T1,T2にスイッチング信号S1,S2を図２に示すタイミングで印加する。
【００３８】
そして、増幅回路１は、スイッチング信号S1の立ち上がりとともに差動型増幅回路２を駆動し、入力端子Ｔina,Ｔinbに印加された入力信号間の電位差を増幅する。
【００３９】
その後、増幅回路１は、スイッチング信号S2の立ち上がりとともにラッチ型増幅回路３を駆動し、これにより、差動型増幅回路２で増幅された信号は、ラッチ型増幅回路３のトランジスタQ4,Q5でラッチされるとともに、引き続きラッチ型増幅回路３でスイッチング信号S2が立ち下がるまで増幅される。
【００４０】
差動型増幅回路２は、スイッチング信号S1の立ち上がりとともに駆動を開始し、スイッチング信号S2の立ち上がりから所定時間をあけた後に、スイッチング信号S1の立ち下がりとともに駆動を停止する。
【００４１】
このようにして、増幅回路１は、初めに差動型増幅回路２によって電位差が小さい入力信号をある程度の電位差が生じるまで高速で増幅を行い、その後、ラッチ型増幅回路３によって高増幅率で高速で増幅を行うようにしている。
【００４２】
これにより、増幅回路１は、増幅に要する時間や電力を削減して、高速化及び低消費電力化を図っている。
【００４３】
しかも、増幅回路１は、ラッチ型増幅回路３の駆動を開始した後に差動型増幅回路２の駆動を停止することによって、差動型増幅回路２で増幅した信号の低下を防止して、より一層増幅回路１の高速化及び低消費電力化を図っている。
【００４４】
本発明に係る増幅回路１は、以上に説明した回路に限定されるものではない。すなわち、図３に示す増幅回路５のように、負荷となる抵抗R1,R2に変えて常に導通状態としたトランジスタ（ＦＥＴ）Q8,Q9を用いてもよく、また、図４に示す増幅回路６のように、差動型増幅回路２とラッチ型増幅回路３のそれぞれに定電流源となるトランジスタ（ＦＥＴ）Q10,Q11を設けてもよく、また、図５に示す増幅回路７のように、図３及び図４に示す回路を組み合わせたものでもよい。
【図面の簡単な説明】
【００４５】
【図１】本発明に係る増幅回路を示す回路図。
【図２】スイッチング信号のタイミングを示すタイミングチャート。
【図３】他の増幅回路を示す回路図。
【図４】他の増幅回路を示す回路図。
【図５】他の増幅回路を示す回路図。
【図６】従来の増幅回路を示す回路図。
【図７】従来の増幅回路を示す回路図。
【符号の説明】
【００４６】
１  増幅回路
２  差動型増幅回路
３  ラッチ型増幅回路
４  切替回路
Q1〜Q5  トランジスタ
Q6,Q7  スイッチングトランジスタ
R1,R2  抵抗
Ｔina,Ｔinb  入力端子
Ｔouta,Ｔoutb  出力端子
S1,S2  スイッチング信号
T1,T2  スイッチ端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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