(57)【要約】【課題】部電極として用いることが可能な材料の制約を緩和しつつ、キャパシタの容量を増加させる。【解決手段】所定間隔で配置された領域を含む下部電極２をシリコン酸化膜３、４上に形成し、シリコン酸化膜３、４を介して上部電極５を下部電極２上に配置することで、下部電極２の配置による凹凸を利用してキャパシタを構成する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
半導体基板上に形成された絶縁層と、
前記絶縁層上に形成され、所定間隔で配置された領域を含む下部電極と、
前記絶縁層上に形成された下部電極による凹凸が反映されるようにして前記下部電極上に形成された層間絶縁層と、
前記下部電極上に跨るようにして、前記層間絶縁層上に形成された上部電極とを備えることを特徴とする半導体装置。
【請求項２】
前記下部電極は、ＴｉＮ／Ａｌ−Ｃｕ／Ｔｉ／ＴｉＮ構造、ＴｉＮ／Ａｌ／Ｔｉ／ＴｉＮ構造、ＴｉＮ／Ａｌ−Ｃｕ／ＴｉＮ構造、ＴｉＮ／Ｔｉ／Ａｌ−Ｃｕ／Ｔｉ／ＴｉＮ構造、ＴｉＮ／Ｔｉ／Ａｌ／Ｔｉ／ＴｉＮ構造、Ｔｉ／ＴｉＮ／Ａｌ−Ｃｕ／Ｔｉ／ＴｉＮ構造、Ｔｉ／ＴｉＮ／Ａｌ／Ｔｉ／ＴｉＮ構造、Ｔｉ／ＴｉＮ／Ｔｉ／Ａｌ−Ｃｕ／Ｔｉ／ＴｉＮ構造またはＴｉ／ＴｉＮ／Ｔｉ／Ａｌ／Ｔｉ／ＴｉＮ構造であることを特徴とする請求項１記載の半導体装置。
【請求項３】
半導体基板上に絶縁層を形成する工程と、
所定間隔で配置された領域を含む下部電極を前記絶縁層上に形成する工程と、
高密度プラズマＣＶＤにより、前記下部電極上に第１絶縁膜を形成する工程と、
ＴＥＯＳを用いたプラズマＣＶＤにより、前記第１絶縁膜上に第２絶縁膜を形成する工程と、
前記下部電極上に跨るように配置された上部電極を前記第２絶縁膜上に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置および半導体装置の製造方法に関し、特に、キャパシタを含む半導体装置に適用して好適なものである。
【０００２】
【従来の技術】
従来の半導体装置では、例えば、特許文献１に開示されているように、セルサイズを増加させることなく、キャパシタの容量を増加させるために、下部電極をＨＳＧ（Ｈｅｍｉｓｐｈｅｒｉｃａｌ  Ｇｒａｉｎｅｄ）構造とする方法が行なわれている。
【０００３】
【特許文献１】
特開平１０−１２５８６７号公報
【０００４】
【発明が解決しようとする課題】
しかしながら、下部電極をＨＳＧ構造とする方法では、アモルファスシリコンを下部電極として使用する必要があるだけでなく、５５０〜６００℃程度の温度で熱処理を行う必要があり、下部電極として用いることが可能な材料に制約がかかるという問題があった。
【０００５】
そこで、本発明の目的は、下部電極として用いることが可能な材料の制約を緩和しつつ、キャパシタの容量を増加させることが半導体装置および半導体装置の製造方法を提供することである。
【０００６】
【課題を解決するための手段】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、半導体基板上に形成された絶縁層と、前記絶縁層上に形成され、所定間隔で配置された領域を含む下部電極と、前記絶縁層上に形成された下部電極による凹凸が反映されるようにして前記下部電極上に形成された層間絶縁層と、前記下部電極上に跨るようにして、前記層間絶縁層上に形成された上部電極とを備えることを特徴とする。
【０００７】
これにより、下部電極の配置による凹凸を利用してキャパシタの面積を増加させることが可能となるとともに、フォトリソグラフィー技術およびドライエッチング技術を用いて下部電極をパターン形成することで、下部電極による凹凸を形成することができる。このため、下部電極としてアモルファスシリコンを用いる必要がなくなり、下部電極として用いることが可能な材料の制約を緩和することが可能となるとともに、セルサイズを増加させることなく、キャパシタの容量を増加させることが可能となる。
【０００８】
また、本発明の一態様に係る半導体装置によれば、前記下部電極は、ＴｉＮ／Ａｌ−Ｃｕ／Ｔｉ／ＴｉＮ構造、ＴｉＮ／Ａｌ／Ｔｉ／ＴｉＮ構造、ＴｉＮ／Ａｌ−Ｃｕ／ＴｉＮ構造、ＴｉＮ／Ｔｉ／Ａｌ−Ｃｕ／Ｔｉ／ＴｉＮ構造、ＴｉＮ／Ｔｉ／Ａｌ／Ｔｉ／ＴｉＮ構造、Ｔｉ／ＴｉＮ／Ａｌ−Ｃｕ／Ｔｉ／ＴｉＮ構造、Ｔｉ／ＴｉＮ／Ａｌ／Ｔｉ／ＴｉＮ構造、Ｔｉ／ＴｉＮ／Ｔｉ／Ａｌ−Ｃｕ／Ｔｉ／ＴｉＮ構造またはＴｉ／ＴｉＮ／Ｔｉ／Ａｌ／Ｔｉ／ＴｉＮ構造であることを特徴とする。
【０００９】
これにより、配線層のパターニングを行う際に下部電極を一括形成することが可能となり、工程数の増加を伴うことなく、下部電極による凹凸を利用することを可能として、キャパシタの容量を増加させることが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上に絶縁層を形成する工程と、所定間隔で配置された領域を含む下部電極を前記絶縁層上に形成する工程と、高密度プラズマＣＶＤにより、前記下部電極上に第１絶縁膜を形成する工程と、ＴＥＯＳを用いたプラズマＣＶＤにより、前記第１絶縁膜上に第２絶縁膜を形成する工程と、前記下部電極上に跨るように配置された上部電極を前記第２絶縁膜上に形成する工程とを備えることを特徴とする。
【００１０】
これにより、高密度プラズマＣＶＤを用いて第１絶縁膜を形成することで、ギャップフィル特性を向上させることが可能となり、下部電極のアスペクト比が高く、間隔が狭い場合においても、下部電極間の隙間を精度よく埋め込むことができる。このため、下部電極の凹凸に沿って容量絶縁膜を精度よく形成することが可能となり、キャパシタの面積を効率的に増加させることを可能として、キャパシタの容量を増加させることが可能となる。
【００１１】
【発明の実施の形態】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１は、本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
【００１２】
図１（ａ）において、例えば、スパッタリングにより、半導体基板上に設けられた絶縁膜１上にＴｉＮ／Ａｌ−Ｃｕ／Ｔｉ／ＴｉＮ膜を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて、ＴｉＮ／Ａｌ−Ｃｕ／Ｔｉ／ＴｉＮ膜の積層構造をパターニングすることにより、下部電極２が設けられた配線層を絶縁膜１上に形成する。ここで、下部電極２は、所定間隔で配置された領域を含むようにパターン形成することができる。なお、半導体基板には、例えば、ドライバーＩＣまたはメモリなどを形成することができる。
【００１３】
次に、図１（ｂ）に示すように、高密度プラズマ（ＨＤＰ：Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ）ＣＶＤにより、下部電極２間の隙間の深い部分が埋め込まれるように、シリコン酸化膜３を下部電極２上に形成する。
ここで、高密度プラズマＣＶＤを用いてシリコン酸化膜３を形成することにより、ギャップフィル特性を向上させることが可能となり、下部電極２のアスペクト比が高く、間隔が狭い場合においても、下部電極２間の隙間を精度よく埋め込むことができる。このため、下部電極２の凹凸に沿ってシリコン酸化膜３を精度よく形成することが可能となり、キャパシタの面積を効率的に増加させることを可能として、キャパシタの容量を増加させることが可能となる。
【００１４】
そして、例えば、ＴＥＯＳ（テトラエトキシシラン）を用いたプラズマＣＶＤにより、シリコン酸化膜３上にシリコン酸化膜４を形成する。
ここで、ＴＥＯＳを原料ガスとしたプラズマＣＶＤを用いてシリコン酸化膜４を形成することで、シリコン酸化膜４に含まれるパーティクル量を減らすことが可能となるとともに、スループットを向上させることが可能となる。
【００１５】
次に、図１（ｃ）に示すように、例えば、スパッタリングにより、シリコン酸化膜４上にＴｉＮ／Ａｌ−Ｃｕ／Ｔｉ／ＴｉＮ膜を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて、ＴｉＮ／Ａｌ−Ｃｕ／Ｔｉ／ＴｉＮ膜の積層構造をパターニングすることにより、上部電極５が設けられた配線層をシリコン酸化膜４上に形成する。ここで、上部電極５は、下部電極２上に跨るようにして、シリコン酸化膜４上に配置することができる。そして、シリコン酸化膜３、４を容量絶縁膜として、下部電極２および上部電極５との間でキャパシタを構成することができる。
【００１６】
これにより、下部電極２の配置による凹凸を利用してキャパシタの面積を増加させることが可能となるとともに、フォトリソグラフィー技術およびドライエッチング技術を用いて下部電極２をパターン形成することで、下部電極２による凹凸を形成することができる。このため、下部電極２としてアモルファスシリコンを用いる必要がなくなり、下部電極２として用いることが可能な材料の制約を緩和することが可能となるとともに、セルサイズを増加させることなく、キャパシタの容量を増加させることが可能となる。
【００１７】
なお、上述した実施形態では、下部電極２および上部電極５として、ＴｉＮ／Ａｌ−Ｃｕ／Ｔｉ／ＴｉＮ構造をそれぞれ用いる方法について説明したが、下部電極２および上部電極５として、ＴｉＮ／Ａｌ／Ｔｉ／ＴｉＮ構造、ＴｉＮ／Ａｌ−Ｃｕ／ＴｉＮ構造、ＴｉＮ／Ｔｉ／Ａｌ−Ｃｕ／Ｔｉ／ＴｉＮ構造、ＴｉＮ／Ｔｉ／Ａｌ／Ｔｉ／ＴｉＮ構造、Ｔｉ／ＴｉＮ／Ａｌ−Ｃｕ／Ｔｉ／ＴｉＮ構造、Ｔｉ／ＴｉＮ／Ａｌ／Ｔｉ／ＴｉＮ構造、Ｔｉ／ＴｉＮ／Ｔｉ／Ａｌ−Ｃｕ／Ｔｉ／ＴｉＮ構造またはＴｉ／ＴｉＮ／Ｔｉ／Ａｌ／Ｔｉ／ＴｉＮ構造などをそれぞれ用いるようにしてもよい。
【００１８】
これにより、配線層のパターニングを行う際に下部電極２または上部電極５を一括形成することが可能となり、工程数の増加を伴うことなく、下部電極２による凹凸を利用することを可能として、キャパシタの容量を増加させることが可能となる。
また、上述した実施形態では、半導体装置にキャパシタを形成する方法について説明したが、本発明に係るキャパシタは半導体装置に限定されることなく、半導体装置以外にも、例えば、液晶表示装置、有機ＥＬ素子、プラズマディスプレイあるいはビルドアップ多層配線板などに適用するようにしてもよい。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る半導体装置の製造方法を示す断面図。
【符号の説明】
１  絶縁層、２  下部電極、３、４  シリコン酸化膜、５  上部電極
【図１】
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