(57)【要約】【課題】  プリント基板間の配線を抑制しつつ、高速化を図ったＩＣテスタを実現することを目的にする。【解決手段】  本発明は、複数ピンから多段階電圧を出力する被試験対象を試験するＩＣテスタに改良を加えたものである。本装置は、被試験対象の複数ピン系統ごとに設けられ、被試験対象の多段階電圧をデジタルデータに変換し、演算を行う複数の第１のプリント基板と、この第１のプリント基板の演算結果を入力し、全ピンに対する演算を行う第２のプリント基板とを有することを特徴とする装置である。【選択図】      図１
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【特許請求の範囲】
【請求項１】
複数ピンから多段階電圧を出力する被試験対象を試験するＩＣテスタにおいて、
前記被試験対象の複数ピン系統ごとに設けられ、前記被試験対象の多段階電圧をデジタルデータに変換し、演算を行う複数の第１のプリント基板と、
この第１のプリント基板の演算結果を入力し、全ピンに対する演算を行う第２のプリント基板と
を有することを特徴とするＩＣテスタ。
【請求項２】
第１のプリント基板は、
被試験対象のピン系統ごとに設けられ、デジタルデータに変換するＡ／Ｄコンバータと、
このＡ／Ｄコンバータのデジタルデータにより演算を行う第１の演算回路と
を有し、
第２のプリント基板は、
前記第１の演算回路の演算結果から全ピンに対する演算を行う第２の演算回路と
を有することを特徴とする請求項１記載のＩＣテスタ。
【請求項３】
第１のプリント基板は、
被試験対象の多段階電圧と期待値電圧の差電圧を出力する差電圧発生部と、
この差電圧発生部の差電圧を増幅し、Ａ／Ｄコンバータに出力する電圧増幅器と
を具備したことを特徴とする請求項２記載のＩＣテスタ。
【請求項４】
第１のプリント基板は、
被試験対象の複数ピン系統を切り換える切換部と、
この切換部の出力をデジタルデータに変換するＡ／Ｄコンバータと、
このＡ／Ｄコンバータのデジタルデータにより演算を行う第１の演算回路と
を有し、
第２のプリント基板は、
前記第１の演算回路の演算結果から全ピンに対する演算を行う第２の演算回路と
を有することを特徴とする請求項１記載のＩＣテスタ。
【請求項５】
第１のプリント基板と第２のプリント基板とをテストヘッドに備えたことを特徴とする請求項１〜４のいずれかに記載のＩＣテスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数ピンから多段階電圧を出力する被試験対象、例えば液晶駆動ドライバ等を試験するＩＣテスタに関し、プリント基板間の配線を抑制しつつ、高速化を図ったＩＣテスタに関するものである。
【背景技術】
【０００２】
液晶駆動ドライバは、複数ピンから多段階（多階調）電圧を出力し、液晶ディスプレイを駆動している。このような液晶駆動ドライバを試験するＩＣテスタは、例えば特許文献１等に記載されている。以下図３を用いて説明する。
【０００３】
【特許文献１】特開２００２−９８７３８号公報
【０００４】
図３において、被試験対象（以下ＤＵＴと略す）１は例えば液晶駆動ドライバで、複数ピンから多段階電圧を出力する。スイッチ２は、ＤＵＴ１のピンを選択する。Ａ／Ｄコンバータ３は、スイッチ２からの出力を入力し、デジタルデータに変換する。メモリ４は、Ａ／Ｄコンバータ３からのデジタルデータを格納する。デジタル信号処理部（以下ＤＳＰと略す）５は、メモリ４のデジタルデータにより、ＤＵＴ１の良否判定を行う。
【０００５】
このような装置の動作を以下に説明する。ＤＵＴ１は、多段階電圧を出力する。そして、スイッチ２がＤＵＴ１のピンを順番に選択し、出力する。この出力を、Ａ／Ｄコンバータ３は、デジタルデータに変換し、メモリ４に格納する。そして、ＤＳＰ５は、メモリ４のデジタルデータにより、各ピンの出力電圧の絶対値の大きさ、ピン間の出力電圧のバラツキの大きさ、最大値、最小値、総和などを演算処理して、ＤＵＴ１の良否の判定を行う。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、このような従来の構成によれば、ＤＵＴ１の各ピンの出力電圧の測定にあたり、ＤＵＴ１の各ピンの出力電圧をスイッチ２で切り換えて、Ａ／Ｄコンバータ３に入力しているので、かなりの測定時間を要する。
【０００７】
このような測定所要時間を短縮する方法として、特許文献１の図１に示されるように、Ａ／Ｄコンバータ３をＤＵＴ１のピンごとに設け、並列にＤＵＴ１の各ピンの出力電圧を取込み、１つの演算部により演算する方法も考えられる。しかし、近年の液晶駆動ドライバのピン数は、８００ピンまで増加しており、１つの演算部で演算すると、演算に時間がかかってしまう。
【０００８】
また、ＩＣテスタはテストヘッド内に複数のプリント基板を搭載し、１つのプリント基板がＤＵＴ１の例えば４８ピンに対応し、試験を行っているが、８００ピンのデータをプリント基板間を配線し、１つの演算部で演算を行うと、配線が難しいという問題点があった。
【０００９】
そこで、本発明の目的は、プリント基板間の配線を抑制しつつ、高速化を図ったＩＣテスタを実現することにある。
【課題を解決するための手段】
【００１０】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
複数ピンから多段階電圧を出力する被試験対象を試験するＩＣテスタにおいて、
前記被試験対象の複数ピン系統ごとに設けられ、前記被試験対象の多段階電圧をデジタルデータに変換し、演算を行う複数の第１のプリント基板と、
この第１のプリント基板の演算結果を入力し、全ピンに対する演算を行う第２のプリント基板と
を有することを特徴とするものである。
【００１１】
請求項２記載の発明は、請求項１記載の発明において、
第１のプリント基板は、
被試験対象のピン系統ごとに設けられ、デジタルデータに変換するＡ／Ｄコンバータと、
このＡ／Ｄコンバータのデジタルデータにより演算を行う第１の演算回路と
を有し、
第２のプリント基板は、
前記第１の演算回路からの演算結果から全ピンに対する演算を行う第２の演算回路と
を有することを特徴とする請求項１記載のＩＣテスタ。
【００１２】
請求項３記載の発明は、請求項２記載の発明において、
第１のプリント基板は、
被試験対象の多段階電圧と期待値電圧の差電圧を出力する差電圧発生部と、
この差電圧発生部の差電圧を増幅し、Ａ／Ｄコンバータに出力する電圧増幅器と
を具備したことを特徴とするものである。
【００１３】
請求項４記載の発明は、請求項１記載の発明において、
第１のプリント基板は、
被試験対象の複数ピン系統を切り換える切換部と、
この切換部の出力をデジタルデータに変換するＡ／Ｄコンバータと、
このＡ／Ｄコンバータのデジタルデータにより演算を行う第１の演算回路と
を有し、
第２のプリント基板は、
前記第１の演算回路の演算結果から全ピンに対する演算を行う第２の演算回路と
を有することを特徴とするものである。
【００１４】
請求項５記載の発明は、請求項１〜４のいずれかに記載の発明において、
第１のプリント基板と第２のプリント基板とをテストヘッドに備えたことを特徴とするものである。
【発明の効果】
【００１５】
本発明によれば、複数の第１のプリント基板で、被試験対象の複数ピン系列ごとに、出力をデジタルデータに変換し、演算を行い、この演算結果により第２のプリント基板が全ピンに対する演算を行うので、プリント基板間の配線を抑制しつつ、高速化を図ることができる。
【発明を実施するための最良の形態】
【００１６】
以下本発明を図面を用いて詳細に説明する。図１は本発明の一実施例を示した構成図である。ここで、図３と同一のものは同一符号を付し説明を省略する。
【００１７】
図１において、テストヘッドＴＨはＤＵＴ１と電気的に接続する。テストヘッドＴＨは複数、例えば、２８枚のピンエレクトロニクスカード６、プリント基板７を搭載する。ピンエレクトロニクスカード６は第１のプリント基板で、ＤＵＴ１の複数ピン系統ごとに設けられ、ＤＵＴ１の多段階電圧をデジタルデータに変換し、演算を行う。そして、ピンエレクトロニクスカード６は、複数、例えば、４８個のＡ／Ｄコンバータ６１、演算回路６２、メモリ６３等から構成される。Ａ／Ｄコンバータ６１は、ＤＵＴ１のピン系統ごとに設けられ、デジタルデータに変換する。演算回路６２は、Ａ／Ｄコンバータ６１のデジタルデータにより最大値、最小値、総和等の演算を行い、メモリ６３に測定データ（デジタルデータ）、最大値、最小値、総和等の演算結果を格納する。プリント基板７は、演算回路７１、メモリ７２からなり、２８枚のピンエレクトロニクスカード６の演算結果を入力し、全ピンに対する最大値、最小値、総和等の演算を行う。演算回路７１は、ピンエレクトロニクスカード６から最大値、最小値、総和等の演算結果を受け取り、全体の最大値、最小値、総和等を演算すると共に、ピンエレクトロニクスカード６から測定データ（デジタルデータ）を受け取り、メモリ７２に格納する。
【００１８】
このような装置の動作を以下に説明する。ＤＵＴ１は、多段階電圧をピンエレクトロニクスカード６に出力する。そして、ピンエレクトロニクスカード６のＡ／Ｄコンバータ６１が、ＤＵＴ１の各ピンの出力をデジタルデータに変換し、演算回路６２に出力する。演算回路６２は、デジタルデータの測定誤差の補正や最大値、最小値、総和などを演算処理して、メモリ６３に格納する。そして、演算回路６２はメモリ６３の測定データ（デジタルデータ）、最大値、最小値、総和などの演算結果をプリント基板７に送る。プリント基板７の演算回路７１は、測定データをメモリ７２に格納すると共に、演算結果から、全ピンに対する最大値、最小値、総和などを演算して、メモリ７２に格納する。このメモリ７２に格納された最大値、最小値、総和などの演算結果により、図示しない本体の演算回路によりＤＵＴ１の良否の判定を行う。このような動作をテスト項目ごとに繰り返す。
【００１９】
このように、複数のピエンエレクトロニクスカード６で、ＤＵＴ１の複数ピン系列ごとに、出力をデジタルデータに変換し、演算を行い、この演算結果によりプリント基板７が全ピンに対する演算を行うので、プリント基板間の配線を抑制しつつ、高速化を図ることができる。
【００２０】
次にピンエレクトロニクスカード６の他の構成を図２に示し説明する。ここで、図１と同一のものは同一符号を付し説明を省略する。
【００２１】
図２において、Ｄ／Ａコンバータ６４は、ＤＵＴ１の多段階電圧に対応した期待値電圧を出力する。差電圧発生部６５は、ＤＵＴ１のピンごとに設けられ、ＤＵＴ１の多段階電圧とＤ／Ａコンバータ６４の期待値電圧の差電圧を出力する。電圧増幅器（以下ＰＧＡと略す）６６は、差電圧発生部６４の差電圧を、利得を可変し増幅し、Ａ／Ｄコンバータ６１に出力する。
【００２２】
このような装置の動作を説明する。ＤＵＴ１は、多段階電圧をピンエレクトロニクスカード６に出力し、ピンエレクトロニクスカード６のＤ／Ａコンバータ６４は期待値電圧を出力する。差電圧発生部６５が、ＤＵＴ１の出力とＤ／Ａコンバータ６４の出力との差電圧を出力する。この差電圧をＰＧＡ６６を介して入力し、Ａ／Ｄコンバータ６１がデジタルデータに変換し、演算回路６２に出力する。以下図１に示す装置の同様に、演算回路６２は、デジタルデータの測定誤差の補正や最大値、最小値、総和などを演算処理して、メモリ６３に格納する。そして、演算回路６２はメモリ６３の測定データ（デジタルデータ）、最大値、最小値、総和などの演算結果をプリント基板７に送る。プリント基板７の演算回路７１は、測定データをメモリ７２に格納すると共に、演算結果から、全ピンに対する最大値、最小値、総和などを演算して、メモリ７２に格納する。このメモリ７２に格納された最大値、最小値、総和などの演算結果により、図示しない本体の演算回路によりＤＵＴ１の良否の判定を行う。このような動作をテスト項目ごとに繰り返す。
【００２３】
なお、本発明はこれに限定されるものではなく、ピンエレクトロニクスカード６に１つのＡ／Ｄコンバータ６１を設け、ＤＵＴ１の４８ピンを切り換える切換部を設け、１つのＡ／Ｄコンバータ６１に与える構成にしてもよい。
【００２４】
また、メモリ６３を設け、一時格納後、演算回路６２がプリント基板７に送る構成を示したが、メモリ６３をなくし、演算回路６２が演算後直接プリント基板７に出力する構成にしてもよい。
【図面の簡単な説明】
【００２５】
【図１】本発明の一実施例を示した構成図である。
【図２】ピンエレクトロニクスカード６の他の構成を示した図である。
【図３】従来のＩＣテスタの構成を示した図である。
【符号の説明】
【００２６】
１  ＤＵＴ
６  ピンエレクトロニクスカード
６１  Ａ／Ｄコンバータ
６２  演算回路
６５  差電圧発生部
６６  電圧増幅器
７  プリント基板
７１  演算回路
ＴＨ  テストヘッド
【図１】
2005069970.tif 000003
【図２】
2005069970.tif 000004
【図３】
2005069970.tif 000005