(57)【要約】【課題】  曲面領域を有効に利用することが可能な立体構造の強誘電体キャパシタを備えた半導体装置を提供する。【解決手段】  メモリなどの半導体装置に用いられる強誘電体キャパシタは、基板に対して鉛直な断面が凹状または凸状に形成された第１の電極１５と、第１の電極１５上に設けられ、強誘電体からなる容量絶縁膜１７と、容量絶縁膜１７上に設けられた第２の電極１９とを有している。容量絶縁膜１７の厚みが、強誘電体キャパシタの基板に対して鉛直な断面における、第１の電極１５の曲率半径と上記第２の電極１９の曲率半径のうち、小さい方の曲率半径の３５％以下となっているので、動作時に容量絶縁膜１７に印加される電界強度の差が従来よりも小さくなっている。【選択図】        図１
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【特許請求の範囲】
【請求項１】
基板上に設けられた第１の電極と、上記第１の電極上に設けられ、強誘電体からなる容量絶縁膜と、上記容量絶縁膜の上に設けられた第２の電極とを有する強誘電体キャパシタを備えている半導体装置であって、
上記強誘電体キャパシタは曲面領域を有しており、
上記曲面領域では、
上記容量絶縁膜の厚みが、上記強誘電体キャパシタの上記基板に対して鉛直な断面における、上記第１の電極の曲率半径と上記第２の電極の曲率半径のうち、小さい方の曲率半径の３５％以下となっている、半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
上記容量絶縁膜の厚みが、上記強誘電体キャパシタの上記基板に対して鉛直な断面における、上記第１の電極の曲率半径と上記第２の電極の曲率半径のうち、小さい方の曲率半径の２０％以下となっている、半導体装置。
【請求項３】
基板と、上記基板上に設けられた第１の電極と、上記第１の電極上に設けられ、強誘電体からなる容量絶縁膜と、上記容量絶縁膜の上に設けられた第２の電極とを有する強誘電体キャパシタを備えている半導体装置であって、
上記強誘電体キャパシタは曲面領域を有しており、
上記曲面領域では、
上記容量絶縁膜の厚みが、上記強誘電体キャパシタの上記基板に対して水平な断面における、上記第１の電極の曲率半径と上記第２の電極の曲率半径のうち、小さい方の曲率半径の３５％以下となっている、半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
上記容量絶縁膜の厚みが、上記強誘電体キャパシタの上記基板に対して水平な断面における、上記第１の電極の曲率半径と上記第２の電極の曲率半径のうち、小さい方の曲率半径の２０％以下となっている、半導体装置。
【請求項５】
請求項１〜４のうちいずれか１つに記載の半導体装置において、
上記強誘電体キャパシタは凹状部を有している、半導体装置。
【請求項６】
請求項１〜５のうちいずれか１つに記載の半導体装置において、
上記強誘電体キャパシタは凸状部を有している、半導体装置。
【請求項７】
請求項１〜６のうちいずれか１つに記載の半導体装置において、
上記曲面領域では、上記第１の電極の曲率半径及び上記第２の電極の曲率半径が共に１μｍ以下である、半導体装置。
【請求項８】
請求項１〜７のうちいずれか１つに記載の半導体装置において、
上記強誘電体キャパシタの、上記基板の主面への投影面積は、１μｍ2以下である、半導体装置。
【請求項９】
請求項１〜８のうちいずれか１つに記載の半導体装置において、
上記容量絶縁膜の厚みは、１００ｎｍ以下である、半導体装置。
【請求項１０】
請求項１〜９のうちいずれか１つに記載の半導体装置において、
上記容量絶縁膜は、層状ペロブスカイト構造の強誘電体材料で構成されている、半導体装置。
【請求項１１】
請求項１〜１０のうちいずれか１つに記載の半導体装置において、
上記第１の電極及び上記第２の電極は、Ｐｔ、Ｉｒ、ＩｒＯ2、ＰｔＯ2、ＳｒＲｕＯ3、Ｒｕ、ＲｕＯ2のうちの少なくとも１つの材料から構成されている、半導体装置。
【請求項１２】
請求項１〜１１のうちいずれか１つに記載の半導体装置において、
上記強誘電体キャパシタに保持される電荷量に応じてデータが記録され、
上記強誘電体キャパシタへの書き込み電流及び上記強誘電体キャパシタからの読み出し電流を通すための電界効果型トランジスタをさらに備えている、半導体装置。
【請求項１３】
基板と、上記基板上に設けられた第１の電極と、上記第１の電極上に設けられ、強誘電体からなる容量絶縁膜と、上記容量絶縁膜の上に設けられた第２の電極とを有し、曲面領域が形成された強誘電体キャパシタを備えている半導体装置であって、
上記第１の電極の上記容量絶縁膜側の面積ａと上記第２の電極の上記容量絶縁膜側の面積ｂとの差が、面積が小さい方の電極面積の３５％以下となっている、半導体装置。
【請求項１４】
請求項１３に記載の半導体装置において、
上記第１の電極の上記容量絶縁膜側の面積ａと上記第２の電極の上記容量絶縁膜側の面積ｂとの差が、面積が小さい方の電極面積の２０％以下となっている、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体キャパシタを有する半導体装置、特に凹状部または凸状部を含む強誘電体キャパシタを有する半導体装置に関する。
【背景技術】
【０００２】
強誘電体メモリは、強誘電体薄膜の高速な分極反転と残留分極とを利用する、高速書き換えが可能な不揮発性メモリである。代表的な強誘電体メモリとして、ＤＲＡＭのキャパシタを強誘電体キャパシタに置き換えた、いわゆる１Ｔ（トランジスタ）１Ｃ（キャパシタ）構成のメモリがある。
【０００３】
この方式の強誘電体メモリでは、キャパシタに保持される電荷に応じてデータが保持される。そして、キャパシタに接続されたＭＩＳＦＥＴは、データの書き込み時及び読み出し時にオン状態になり、データを保持する際にはオフ状態となっている。
【０００４】
従来の強誘電体メモリのうち、強誘電体キャパシタについて以下に説明する。
【０００５】
図９は、従来の強誘電体キャパシタを概略的に示す断面図である。同図に示すように、従来の強誘電体キャパシタは、基板１０１上に設けられた下部電極１０３と、下部電極１０３上に設けられた強誘電体層１０５と、強誘電体層１０５上に設けられた上部電極１０７とを備えている。このようなキャパシタでは、強誘電体層１０５に抗電界以上の電界がかかるように、上部電極１０７と下部電極１０３との間に電圧を印加することにより、強誘電体層１０５の分極状態を変化させることができる。
【０００６】
ところで、近年、強誘電体メモリの微細化が進展し、それに伴って、セル面積も縮小している。しかし、図９に示すような平面的なキャパシタでは、必要な容量を確保するためには大きな面積が必要となる。このため、近年ではキャパシタをトレンチ型などの立体構造とすることが多くなっている。
【０００７】
図１０（ａ）は、３次元構造の強誘電体キャパシタを有する従来の半導体記憶装置の一例を示す鉛直断面図であり、（ｂ）は、（ａ）に示す従来の半導体記憶装置のXIb−XIb線における水平断面図である。なお、この半導体記憶装置は、特許文献２に記載されている。
【０００８】
図１０（ａ）、（ｂ）に示す従来の半導体記憶装置の各メモリセルは、Ｓｉ（シリコン）基板１４１と、Ｓｉ基板１４１上に設けられたポリＳｉ層１４０と、ポリＳｉ層１４０上に設けられた第１の層間絶縁膜１２４と、第１の層間絶縁膜１２４に形成されたトレンチ内に設けられた強誘電体キャパシタＣａｐと、第１の層間絶縁膜１２４上に設けられた第２の層間絶縁膜１２１と、第２の層間絶縁膜１２１上に設けられた半導体層１１１と、半導体層１１１の一部を含み、第２の層間絶縁膜１２１上に設けられた制御用ＭＩＳＦＥＴとを備えている。
【０００９】
強誘電体キャパシタＣａｐは、第１の層間絶縁膜１２４に形成されたトレンチを覆う第１の電極１３３と、第１の電極１３３の上に設けられた強誘電体層１３２と、強誘電体層１３２の上に設けられた柱状の第２の電極１３１とから構成されている。
【００１０】
また、制御用ＭＩＳＦＥＴは、第２の電極１３１に接続されたソース１１２と、ビット線１５２に接続されたドレイン１１３と、半導体層１１１上にゲート絶縁膜（図示せず）を挟んで設けられたゲート電極１５１とを有している。
【００１１】
このように、強誘電体キャパシタが立体構造をとることにより、容量を確保しながらセル面積を低減することが可能となっている。
【００１２】
なお、従来の半導体記憶装置では、データの書き込み時に制御用ＭＩＳＦＥＴ（図示せず）を介して第１の電極１３３−第２の電極１３１間に書き込み電圧が印加される。この際に、強誘電体層１３２に抗電界以上の電界が印加されると、強誘電体層１３２の分極状態が変化し、データが書き換えられる。
【００１３】
また、データを読み出す際には、制御用ＭＩＳＦＥＴを導通状態にし、ビット線１５２に流れる電流を検出する。メモリセルから流れる電流は強誘電体層１３２の分極状態により異なるので、ビット線１５２に流れる電流を検出することで、保持されたデータを読み出すことができる。
【００１４】
なお、従来の半導体記憶装置において、第１の電極１３３、強誘電体層１３２、及び第２の電極１３１の厚みはすべての部分で２００ｎｍ、１５０ｎｍ、２００ｎｍ程度となっている。強誘電体層１３２の厚みは、強誘電体層１３２の平坦部分が、書き込み電圧に対して分極反転可能な値に設定されている。
【特許文献１】特開平８−１３９２９３号公報
【特許文献２】特開平１０−５６１４８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかしながら、さらに微細化が進んだ場合、上述の半導体記憶装置では、理論上期待される動作性能を実現することが難しくなっている。例えば、従来の半導体記憶装置に設定通りの動作電圧を印加しても、データの読み出しや書き込みが期待通りに行えない場合があった。
【００１６】
そこで、本願発明者らは、従来の半導体記憶装置について、設計通りの動作を行えない理由の究明を試みた。種々の実験の結果、不具合の原因は、強誘電体キャパシタにあることが判明した。次いで、彼らはキャパシタの形状や強誘電体層の厚みを変えて分極状態を調べた。その結果、立体構造を有する従来の強誘電体キャパシタでは、特に曲面領域での強誘電体層の厚みが所定値を超えた場合、強誘電体層の一部が所望の分極状態にならないことが分かった。なお、本明細書中で、「曲面領域」とは、少なくとも第１の電極１５の上面（容量絶縁膜１７に近い方の面）、容量絶縁膜１７の上面及び下面、及び第２の電極１９の下面（容量絶縁膜１７に近い方の面）が共に曲面となっている部分のことを指すものとする。
【００１７】
従来の強誘電体キャパシタでは、図１０（ａ）に示す鉛直断面におけるコーナー部１６０，１６２や図１０（ｂ）に示す水平断面におけるコーナー部１６４が丸く形成されており、曲面領域の一部となっている。そのため、以下では、曲面領域の一例としてコーナー部１６４を挙げ、本願発明者らが見い出した、上述の不具合が生じる原理についての説明を行なう。なお、本明細書において「（断面における）コーナー部」とは、部材の該断面の輪郭線において、２つの線が１８０°以外の角度を成す角部分と、その角部分を丸めた部分とを意味する。
【００１８】
図１１は、図１０（ｂ）に示す強誘電体キャパシタＣａｐの水平断面において、コーナー部１６４を示す拡大断面図である。
【００１９】
同図に示すように、コーナー部１６４では、第１の電極１３３の強誘電体層１３２側の面積が第２の電極１３１の強誘電体層１３２側の面積よりも大きくなっている。そして、第１の電極１３３の面積と第２の電極１３１との面積の差は、強誘電体層１３２が厚くなる程大きくなる。
【００２０】
一方、従来の強誘電体キャパシタが半導体記憶装置に用いられる場合、データの書き込み時に第１の電極１３３−第２の電極１３１間に所定の電圧が印加される。ところが、第１の電極１３３強誘電体層１３２が厚いため、強誘電体層１３２のうち、第１の電極１３３に近い部分では、第２の電極１３１に近い部分よりも印加される電界強度が小さくなっていた。そのため、第１の電極１３３に近い部分ではデータ書き込み時に抗電界以上の電界が印加されず、所望の分極状態にすることが困難であった。
【００２１】
このように、従来の強誘電体キャパシタでは、曲面領域において、強誘電体層１３２の一部を利用することができなかった。そのため、従来の強誘電体キャパシタを用いた半導体記憶装置では、十分な信頼性を得られない場合があった。
【００２２】
加えて、強誘電体層１３２のうち、第１の電極１３３に近い部分と第２の電極１３１に近い部分とで印加される電界強度の差が大きいと、両部分で生じる自発分極量の違いを補償するために内部電荷が発生し、強誘電体キャパシタの動作信頼性が低下するおそれもある。
【００２３】
なお、上述の不具合は、コーナー部１６４に限らずコーナー部１６０，１６２を含め、強誘電体キャパシタの曲面領域すべてで起こりうる。
【００２４】
また、近年の半導体記憶装置に用いられる強誘電体キャパシタは、小面積で容量を稼ぐために、より複雑な立体構造をとるようになっており、キャパシタ全体に対する曲面領域の面積の割合は増加している。このため、上述の不具合は、例えば設計ルールが小さい半導体記憶装置において特に顕在化している。
【００２５】
なお、ここでは強誘電体キャパシタを半導体記憶装置に用いる従来例について述べたが、強誘電体キャパシタは高周波フィルターや赤外線センサなど、他の半導体装置にも用いることができる。
【００２６】
本発明の目的は、曲面領域を有効に利用することが可能な立体構造の強誘電体キャパシタを備えた半導体装置を提供することにある。
【課題を解決するための手段】
【００２７】
本発明の第１の半導体装置は、基板と、上記基板上に設けられた第１の電極と、上記第１の電極上に設けられ、強誘電体からなる容量絶縁膜と、上記容量絶縁膜の上に設けられた第２の電極とを有する強誘電体キャパシタを備えている半導体装置であって、上記強誘電体キャパシタは曲面領域を有しており、上記曲面領域では、上記容量絶縁膜の厚みが、上記強誘電体キャパシタの上記基板に対して鉛直な断面における、上記第１の電極の曲率半径と上記第２の電極の曲率半径のうち、小さい方の曲率半径の３５％以下となっている。
【００２８】
この構成により、動作時の強誘電体キャパシタの曲面領域では、容量絶縁膜のうち、曲率半径の大きい方の電極に近い部分と、曲率半径の小さい方の電極に近い部分に印加される電界強度の差を従来よりも小さくすることができる。そのため、動作時の曲面領域では、容量絶縁膜の全体に抗電界以上の電界を印加することができるので、分極状態を揃えることができる。その結果、曲面領域における容量絶縁膜を十分利用することが可能になるので、強誘電体キャパシタの動作信頼性が向上し、ひいては半導体装置の動作信頼性を向上させることができる。
【００２９】
上記容量絶縁膜の厚みが、上記強誘電体キャパシタの上記基板に対して鉛直な断面における、上記第１の電極の曲率半径と上記第２の電極の曲率半径のうち、小さい方の曲率半径の２０％以下となっていることにより、動作時の強誘電体キャパシタに印加される電圧がばらついたり、容量絶縁膜の厚みがばらついていたりする場合でも、確実に容量絶縁膜全体に抗電界以上の電界を印加することができるので、分極状態をより均一に揃えることができる。その結果、強誘電体キャパシタの動作信頼性がより向上し、ひいては半導体装置の動作信頼性をより向上させることができる。
【００３０】
本発明の第２の半導体装置は、基板と、上記基板上に設けられた第１の電極と、上記第１の電極上に設けられ、強誘電体からなる容量絶縁膜と、上記容量絶縁膜の上に設けられた第２の電極とを有する強誘電体キャパシタを備えている半導体装置であって、上記強誘電体キャパシタは曲面領域を有しており、上記曲面領域では、上記容量絶縁膜の厚みが、上記強誘電体キャパシタの上記基板に対して水平な断面における、上記第１の電極の曲率半径と上記第２の電極の曲率半径のうち、小さい方の曲率半径の３５％以下となっている。
【００３１】
この構成により、動作時の強誘電体キャパシタの曲面領域では、容量絶縁膜のうち、曲率半径の大きい方の電極に近い部分と、曲率半径の小さい方の電極に近い部分に印加される電界強度の差を従来よりも小さくすることができる。そのため、動作時の曲面領域では、容量絶縁膜の全体に抗電界以上の電界を印加することができるので、分極状態を揃えることができる。その結果、強誘電体キャパシタの動作信頼性が向上し、ひいては半導体装置の動作信頼性を向上させることができる。なお、強誘電体キャパシタの水平断面をとることで、曲面領域のうち、鉛直断面では電極の曲率半径を測定できない個所についても容量絶縁膜の厚みを規定することが可能となっている。
【００３２】
上記容量絶縁膜の厚みが、上記強誘電体キャパシタの上記基板に対して水平な断面における、上記第１の電極の曲率半径と上記第２の電極の曲率半径のうち、小さい方の曲率半径の２０％以下となっていることにより、動作時の強誘電体キャパシタに印加される電圧がばらついたり、容量絶縁膜の厚みがばらついていたりする場合でも、確実に容量絶縁膜全体に抗電界以上の電界を印加することができるので、分極状態をより均一に揃えることができる。その結果、強誘電体キャパシタの動作信頼性がより向上し、ひいては半導体装置の動作信頼性をより向上させることができる。
【００３３】
上記強誘電体キャパシタは凹状部を有していることにより、例えば動作信頼性の高いトレンチ型キャパシタなどを実現することができる。特に、基板への投影面積を増加させることなく第１の電極及び第２の電極の面積を増加させることができるので、強誘電体キャパシタの容量を保持しつつ微細化を進めることができる。そのため、半導体装置全体の微細化を行うことも可能となる。
【００３４】
上記強誘電体キャパシタは凸状部を有していることによっても基板への投影面積を増加させることなく第１の電極及び第２の電極の面積を増加させることができるので、強誘電体キャパシタの容量を保持しつつ微細化を進めることができる。
【００３５】
上記曲面領域では、上記第１の電極の曲率半径及び上記第２の電極の曲率半径が共に１μｍ以下であることにより、例えば設計ルールが０．１８μｍ以下の微細な半導体装置を実現することができる。
【００３６】
上記強誘電体キャパシタの、上記基板の主面への投影面積は、１μｍ2以下であることにより、強誘電体キャパシタの面積を小さく抑えることができるので、半導体装置の面積を小さくすることもできる。
【００３７】
上記容量絶縁膜の厚みは、１００ｎｍ以下であることにより、強誘電体キャパシタの形状を凹状や凸状の３次元的に加工しやすくなるので、強誘電体キャパシタの基板への投射面積を低減しても所定の容量を確保しやすくできる。
【００３８】
上記容量絶縁膜は、層状ペロブスカイト構造の強誘電体材料で構成されていることが好ましい。
【００３９】
上記第１の電極及び上記第２の電極は、Ｐｔ、Ｉｒ、ＩｒＯ2、ＰｔＯ2、ＳｒＲｕＯ3、Ｒｕ、ＲｕＯ2のうちの少なくとも１つの材料から構成されていることが好ましい。
【００４０】
上記強誘電体キャパシタに保持される電荷量に応じてデータが記録され、上記強誘電体キャパシタへの書き込み電流及び上記強誘電体キャパシタからの読み出し電流を通すための電界効果型トランジスタをさらに備えていることにより、半導体装置を不揮発性メモリとして動作させることが可能となる。
【００４１】
本発明の第３の半導体装置は、基板と、上記基板上に設けられた第１の電極と、上記第１の電極上に設けられ、強誘電体からなる容量絶縁膜と、上記容量絶縁膜の上に設けられた第２の電極とを有し、曲面領域が形成された強誘電体キャパシタを備えている半導体装置であって、上記第１の電極の上記容量絶縁膜側の面積ａと上記第２の電極の上記容量絶縁膜側の面積ｂとの差が、面積が小さい方の電極面積の３５％以下となっていることにより、動作時の強誘電体キャパシタでは、容量絶縁膜のうち、曲率半径の大きい方の電極に近い部分と、曲率半径の小さい方の電極に近い部分に印加される電界強度の差を従来よりも小さくすることができる。そのため、動作時の強誘電体キャパシタでは、容量絶縁膜の全体に抗電界以上の電界を印加することができるので、分極状態を揃えることができる。その結果、強誘電体キャパシタの動作信頼性が向上し、ひいては半導体装置の動作信頼性を向上させることができる。
【００４２】
上記第１の電極の上記容量絶縁膜側の面積ａと上記第２の電極の上記容量絶縁膜側の面積ｂとの差が、面積が小さい方の電極面積の２０％以下となっていることにより、動作時の強誘電体キャパシタに印加される電圧がばらついたり、容量絶縁膜の厚みがばらついていたりする場合でも、確実に容量絶縁膜全体に抗電界以上の電界を印加することができるので、分極状態をより均一に揃えることができる。その結果、強誘電体キャパシタの動作信頼性がより向上し、ひいては半導体装置の動作信頼性をより向上させることができる。
【発明の効果】
【００４３】
本発明の半導体装置は、曲面領域が形成された強誘電体キャパシタを有しており、該強誘電体キャパシタの曲面領域では、容量絶縁膜の厚みが、強誘電体キャパシタの基板面に対して鉛直または水平な断面における、第１の電極の曲率半径と第２の電極の曲率半径のうち、小さい方の曲率半径の３５％以下となっている。このため、容量絶縁膜の上部と下部に加わる電界強度の差を従来よりも小さくできるので、容量絶縁膜の分極状態を揃えるとともに、分極の違いによる内部電荷の発生を抑え、動作の信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００４４】
（第１の実施形態）
本発明の第１の実施形態として、トレンチ型の強誘電体キャパシタを有するＦｅＲＡＭを説明する。
【００４５】
−半導体記憶装置の構造−
図１は、本発明の第１の実施形態に係る半導体記憶装置のメモリセルの、基板面に鉛直な断面を示す断面図である。また、図２（ａ）は、本実施形態の半導体記憶装置のうち、強誘電体キャパシタの部分を拡大して示す断面図であり、（ｂ）は、図２（ａ）に示す強誘電体キャパシタの、IIb−IIb線を通り、基板面に水平な断面を示す断面図であり、（ｃ）は、本実施形態の強誘電体キャパシタを基板上方から見た場合の平面図である。
【００４６】
本実施形態の半導体記憶装置は、いわゆる１Ｔ１Ｃ型のＦｅＲＡＭであって、各々が１個の制御用ＭＩＳＦＥＴと該制御用ＭＩＳＦＥＴに接続された１個の強誘電体キャパシタとを有する多数のメモリセルを有している。
【００４７】
図１に示すように、本実施形態の半導体記憶装置のメモリセルは、活性領域を有する半導体基板１と、半導体基板１上に設けられ、活性領域を囲む素子分離用絶縁膜３と、半導体基板１の活性領域上に設けられたゲート絶縁膜（図示せず）、ゲート電極５、及び半導体基板１のうちゲート電極５の両側方に位置する領域に設けられた不純物拡散層７を有する制御用ＭＩＳＦＥＴ（電界効果型トランジスタ）と、半導体基板１上に設けられた第１の層間絶縁膜１１と、第１の層間絶縁膜１１上に設けられた第２の層間絶縁膜１４と、不純物拡散層７の一方に接続され、第１の層間絶縁膜１１及び第２の層間絶縁膜１４を貫通するコンタクトプラグ９と、コンタクトプラグ９に接続され、第２の層間絶縁膜１４上に設けられた電極パッド１３と、第２の層間絶縁膜１４上に設けられ、電極パッド１３の位置に開口するトレンチが形成された第３の層間絶縁膜１６と、電極パッド１３及び第３の層間絶縁膜１６の上に設けられ、該トレンチを覆う凹状部を有する強誘電体キャパシタと、第３の層間絶縁膜１６及び強誘電体キャパシタの上に設けられた第４の層間絶縁膜２１とを備えている。また、制御用ＭＩＳＦＥＴの不純物拡散層７の一方は、コンタクトプラグを介してビット線１２に接続されている。
【００４８】
そして、強誘電体キャパシタは、電極パッド１３の上に設けられ、第３の層間絶縁膜１６に形成されたトレンチを覆う第１の電極１５と、第１の電極１５の上に設けられた強誘電体からなる容量絶縁膜１７と、容量絶縁膜１７の上に設けられた第２の電極１９とを有し、曲面領域を含んでいる。ここで、凹状部とは、強誘電体キャパシタのうち、トレンチに沿って形成された凹状部分の部分のことであり、製造工程のばらつき等により発生する微細な凹みを意味するものではない。この凹状部では、第１の電極１５、容量絶縁膜１７、及び第２の電極１９が共に凹型形状を有している。
【００４９】
また、図２（ｃ）に示すように、本実施形態の強誘電体キャパシタを基板上方から見た場合の全体形状は、例えば縦が約１μｍ、横が約０．７μｍの略四辺形となっている。図２（ｂ）からも分かるように、強誘電体キャパシタの凹状部では、第１の電極１５、容量絶縁膜１７、及び第２の電極１９の基板に水平な断面の輪郭が、共に角が丸められた略四辺形となっている。この凹状部の基板に水平な断面は、下方へ向かうに従って小さくなっており、第１の電極１５、容量絶縁膜１７、及び第２の電極１９の底面部分の形状も角が丸められた略四辺形となっている。また、図２（ａ）に示す「コーナー部Ａ」、「コーナー部Ｂ」は、それぞれ凹状部の底面の周縁部、及び強誘電体キャパシタの凹状部の上縁部であり、本実施形態の例では曲面領域の一部となっている。さらに、図２（ｂ）に示す凹状部の水平断面におけるコーナー部Ｄも丸く形成されており、曲面領域の一部となっている。すなわち、本実施形態の強誘電体キャパシタの曲面領域は、少なくとも凹状部内の側壁のうちのコーナー部（コーナー部Ｄ）、凹状部の底面の周縁部（コーナー部Ａ）、凹状部の上縁部（コーナー部Ｂ）を含んでいる。強誘電体キャパシタのうち、コーナー部Ａ、Ｂ、Ｄを除く部分では、第１の電極１５の上面（容量絶縁膜１７に近い面）、容量絶縁膜１７の上面及び下面、第２の電極１９の下面（容量絶縁膜１７に近い面）のそれぞれが、微細な凹凸を除いてほぼ平面となっている。
【００５０】
なお、第３の層間絶縁膜１６に設けられたトレンチは縦が約４６０ｎｍ、横約４６０ｎｍの略四辺形であり、その深さは約３００ｎｍである。また、第２の電極１９と容量絶縁膜１７との界面のうち、凹状部の上縁部は縦が約３００ｎｍ、横が約３００ｎｍの四辺形の四隅を丸めた形状であり、凹状部の底部は、縦が約２００ｎｍ、横が約２００ｎｍの四辺形の四隅を丸めた形状となっている。そして、第１の電極１５、容量絶縁膜１７、及び第２の電極１９の平面部分での厚みはそれぞれ３０ｎｍ、５０ｎｍ、３０ｎｍである。また、図１、２に示す例では、強誘電体キャパシタの曲面領域においても、第１の電極１５、容量絶縁膜１７、及び第２の電極１９の厚みはそれぞれ３０ｎｍ、５０ｎｍ、３０ｎｍとなっている。従って、強誘電体キャパシタ全体の厚みは約１１０ｎｍとなっている。
【００５１】
なお、第１の電極１５及び第２の電極１９の材料としては、通常Ｐｔ（白金）が用いられるが、Ｉｒ（イリジウム）、ＩｒＯ2、ＰｔＯ2、ＳｒＲｕＯ3、Ｒｕ、ＲｕＯ2を用いてもよいし、これらの積層膜を用いてもよい。また、容量絶縁膜１７の材料としては、例えばＳＢＴ（タンタル酸ストロンチウムビスマス）があるが、他にＰＺＴ（Pb(Ti,Zr)O3）、ＢＩＴ(Bi4Ti3O12)やＢＬＴ（（BiLa）4Ti3O12)、ＢａＴｉＯ3などのペロブスカイト構造や層状ペロブスカイト構造を有する強誘電体材料であっても用いることができる。
【００５２】
本実施形態の半導体記憶装置の特徴は、強誘電体キャパシタの曲面領域での容量絶縁膜の厚みが、基板面に対して鉛直または水平な断面における、第１の電極の曲率半径と上記第２の電極の曲率半径のうち、小さい方の曲率半径の２０％以下となっていることにある。
【００５３】
例えば、コーナー部Ａにおいて、第１の電極１５の曲率半径は３００ｎｍで第２の電極１９の曲率半径は２５０ｎｍである。また、コーナー部Ｂでは、第１の電極１５の曲率半径は２５０ｎｍで第２の電極１９の曲率半径は３００ｎｍであり、コーナー部Ｄでは、第１の電極１５の曲率半径は３００ｎｍで第２の電極１９の曲率半径は２５０ｎｍである。そして、コーナー部Ａ，Ｂ，Ｄのそれぞれにおける容量絶縁膜１７の膜厚は５０ｎｍである。
【００５４】
なお、本明細書中において「電極の曲率半径」とは、該電極の面のうち、容量絶縁膜１７に近い方の面の曲率半径を指すものとする。また、強誘電体キャパシタの曲面領域での容量絶縁膜１７の膜厚は、近似的に、基板に対する鉛直断面または水平断面における第１の電極１５と第２の電極１９との距離が最小となる方向での膜厚とする。なお、曲面領域内には、基板面に対して鉛直な断面と水平な断面の両方で電極の曲率半径をとることができる部分があるが、その部分において容量絶縁膜１７の膜厚は、両断面における内周側の電極の曲率半径のうち、小さい方の２０％以下となっている。
【００５５】
この構成による作用・効果は後に詳述する。また、曲率半径の具体的な測定方法についても後にまとめて説明する。
【００５６】
−半導体記憶装置の製造方法−
次に、本実施形態の半導体記憶装置の製造方法を簡単に説明する。
【００５７】
まず、半導体基板１を準備し、半導体基板１上に制御用ＭＩＳＦＥＴを公知の方法で形成する。すなわち、半導体基板１上に例えばＳｉＯ2からなるゲート絶縁膜と例えばポリシリコンからなるゲート電極５とを順次形成した後、半導体基板１のうちゲート電極５の両側方に位置する領域に不純物イオンを注入して不純物拡散層７を形成する。
【００５８】
その後、ＣＶＤにより基板上にＳｉＯ2を堆積してから上面をＣＭＰ（機械的化学的研磨）により平坦化して第１の層間絶縁膜１１を形成する。その後、一方の不純物拡散層７上にコンタクトホールを開口し、これを埋めるコンタクトプラグを形成する。次に、ビット線１２を形成後、第１の層間絶縁膜１１の上にＣＶＤなどによりＳｉＯ2を堆積してから上面をＣＭＰにより平坦化して第２の層間絶縁膜１４を形成する。
【００５９】
次いで、第１の層間絶縁膜１１及び第２の層間絶縁膜１４を貫通し、ビット線１２に接続されない方の不純物拡散層７に至るコンタクトホールを形成後、このコンタクトホールをタングステン等の導電体で埋めてコンタクトプラグ９を形成する。
【００６０】
次に、スパッタリングなどによりＴｉＡｌＮ、あるいはＩｒ、ＩｒＯ2膜を第２の層間絶縁膜１４上に形成後パターニングして電極パッド１３を形成する。
【００６１】
続いて、基板上にＣＶＤなどによりＳｉＯ2を堆積してから上面をＣＭＰにより平坦化して第３の層間絶縁膜１６を形成する。その後、第３の層間絶縁膜１６の一部をエッチングして、深さが３００ｎｍで、電極パッド１３にまで達するトレンチを形成する。トレンチは、上面から見た形状が縦４６０μｍ、横４６０μｍ程度の略四辺形となるように形成する。
【００６２】
次に、基板上にスパッタリングなどにより厚さ３０ｎｍの第１のＰｔ膜（図示せず）を第３の層間絶縁膜１６上に形成する。ここで、第１のＰｔ膜のうちトレンチ上に位置する部分はトレンチに沿って凹状となる。本工程では、この凹状部分の上面のうち、上縁部の基板に対して鉛直な断面における輪郭線の曲率半径が約２５０ｎｍとなる。また、第１のＰｔ膜の凹状部分は、基板に対して水平な断面における内側の輪郭線（上面の輪郭線）のコーナー部分の曲率半径が約２５０ｎｍとなる。
【００６３】
続いて、ＭＯＣＶＤ（Metal Organic Chemical Vapour Deposition)などにより厚さ５０ｎｍ以下のＳＢＴ膜を第１のＰｔ膜上に形成する。ここで、ＳＢＴ膜の厚みは、平坦部分及び屈曲している部分共に等しくなるよう形成する。なお、このＳＢＴ膜のうちトレンチの上方に位置する部分は、凹状部分となる。この工程により、ＳＢＴ膜の凹状部分の上縁部の厚みは第１のＰｔ膜の厚みの２０％以下に形成される。
【００６４】
次いで、ＳＢＴ膜の上にスパッタリングなどにより厚さ３０ｎｍの第２のＰｔ膜（図示せず）をＳＢＴ膜上に形成する。この第２のＰｔ膜のうちトレンチの上方に位置する部分は、凹状部分となる。本工程では、第２のＰｔ膜の凹状部分の下面（ＳＢＴ膜側の面）のうち、底面の周縁部の鉛直方向断面の曲率半径が２５０ｎｍとなる。
【００６５】
次いで、縦が約１μｍ、横が約０．７μｍの略四辺形の開口を設けたマスクを用いて第１のＰｔ膜、ＳＢＴ膜、第２のＰｔ膜をそれぞれパターニングし、下から順に第１の電極１５、容量絶縁膜１７、第２の電極１９をそれぞれ形成する。ここで、第１の電極１５の上面（容量絶縁膜１７に近い方の面）、第２の電極１９の下面（容量絶縁膜１７に近い方の面）が共に曲面となっている部分における容量絶縁膜１７の厚みは、基板に対して鉛直または水平な断面における、第１の電極１５の曲率半径と第２の電極１９の曲率半径のうち、小さい方の曲率半径の２０％以下となっている。
【００６６】
その後、第３の層間絶縁膜１６の上に第４の層間絶縁膜２１及びＡｌ配線２３を形成する。以上のようにして本実施形態の半導体記憶装置が製造される。
【００６７】
なお、第１のＰｔ膜及び第２のＰｔ膜はスパッタリング以外にＣＶＤにより形成してもよい。また、第１の電極１５と容量絶縁膜１７との間、及び容量絶縁膜１７と第２の電極１９との間にはシード層が形成されていてもよい。第１の電極１５と容量絶縁膜１７との間に形成されるシード層は、強誘電体であってもよいし、ＳｒＴａＯ3、ＳｒＯ3、Ｂｉ2Ｏ3、Ｔａ2Ｏ5などの常誘電体であってもよい。常誘電体をシード層として用いた場合でも加熱工程によって容量絶縁膜１７と一体化するので、第１の電極１５及び第２の電極１９はそれぞれ実質的に容量絶縁膜１７と接触しているものとみなせる。
【００６８】
−半導体記憶装置の動作−
本実施形態の半導体記憶装置の動作方法は、上述した従来の半導体記憶装置と同様である。
【００６９】
すなわち、本実施形態の半導体記憶装置においては、データの書き込み時に制御用ＭＩＳＦＥＴがオン状態になり、強誘電体キャパシタの第１の電極１５−第２の電極１９間に書き込み電圧が印加される。この際に、容量絶縁膜１７に抗電界以上の電界が印加されると、容量絶縁膜１７の分極状態が変化し、データが書き換えられる。
【００７０】
また、データを読み出す際には、制御用ＭＩＳＦＥＴを導通状態にし、ビット線１２に流れる電流を検出する。メモリセルから流れる電流は容量絶縁膜１７の分極状態により異なるので、ビット線１２に流れる電流を検出することで、保持されたデータを読み出すことができる。
【００７１】
−本実施形態の半導体記憶装置の構成による作用・効果−
図３は、本実施形態の強誘電体キャパシタのコーナー部Ｄを拡大して示す断面図である。以下、曲面領域の一例として、コーナー部Ｄを挙げて説明する。
【００７２】
図３に示すように、コーナー部Ｄでは、基板に対して水平な断面における、第１の電極の曲率半径と上記第２の電極の曲率半径のうち、小さい方の曲率半径の２０％以下となっている。これにより、書き込み電圧が印加される際のコーナー部Ｄでは、容量絶縁膜１７の内周部と外周部の両方に抗電界以上の電界が均一に印加される。その結果、強誘電体キャパシタの動作信頼性が向上し、ひいては半導体記憶装置の記憶動作の信頼性を向上させることが可能となっている。以下、この根拠となる測定結果について説明する。
【００７３】
図４は、トレンチ型の強誘電体キャパシタの、基板に対する水平断面において、容量絶縁膜にかかる電界強度と電極の平均半径との関係を示す図である。この測定は、本実施形態の強誘電体キャパシタと同形状で、容量絶縁膜の厚みを変化させた強誘電体キャパシタを用い、図３に示すコーナー部Ｄに相当する部分について行った。図４において、縦軸は電界強度であり、横軸は｛（電極の曲率半径）＋容量絶縁膜の膜厚）｝／（電極の曲率半径）である。なお、ここでの電極の曲率半径とは、内周側である第２の電極の曲率半径のことである。
【００７４】
図４に示す測定の結果、強誘電体キャパシタに動作電圧を印加した場合、｛（電極の曲率半径）＋容量絶縁膜の膜厚）｝／（電極の曲率半径）の値が約１．３５以下であれば、容量絶縁膜にかかる電界が抗電界を超えることが分かった。つまり、容量絶縁膜の膜厚が、第２の電極の曲率半径の３５％以下であれば、書き込み電圧の印加時に、容量絶縁膜のうち第１の電極に近い部分でも、第２の電極に近い部分と同様に抗電界以上の電圧を印加できることになる。この結果は、強誘電体キャパシタの基板面に対して水平断面でのコーナー部について検討したものであるが、強誘電体キャパシタの曲面領域すべてにあてはめることができる。
【００７５】
また、強誘電体キャパシタを有する半導体記憶装置においては、データの書き込み電圧のばらつきや、容量絶縁膜の膜厚ばらつきなどが生じることが考えられる。このばらつきを考慮すると、｛（電極の曲率半径）＋容量絶縁膜の膜厚）｝／（電極の曲率半径）の値が約１．２以下、すなわち容量絶縁膜の膜厚が第２の電極の曲率半径の２０％以下であれば、より確実且つ均一に容量絶縁膜の全体を所望の状態に分極させることができる。
【００７６】
なお、この測定では容量絶縁膜の材料を例えばＳＢＴとして行ったが、ＰＺＴ、ＢＩＴやＢＬＴ、ＢａＴｉＯ3などのペロブスカイト構造や層状ペロブスカイト構造を有する強誘電体材料であってもほぼ同様の結果が得られた。
【００７７】
以上の測定結果を用いて、本実施形態の強誘電体キャパシタ及び半導体記憶装置の作用、効果について説明する。
【００７８】
図３に示す本実施形態の強誘電体キャパシタのコーナー部Ｄでは、第１の電極１５の曲率半径が３００ｎｍ、第２の電極１９の曲率半径が２５０ｎｍ、容量絶縁膜１７の膜厚は５０ｎｍとなっており、容量絶縁膜１７の厚みは、内周側の電極である第２の電極１９の曲率半径の２０％となっている。このため、強誘電体キャパシタに所定の書き込み電圧を印加した場合、膜厚のばらつき等があっても、容量絶縁膜１７のうち第１の電極１５に近い部分と第２の電極１９に近い部分とで印加される電界の強度の差を小さく抑えることができる。これにより、容量絶縁膜１７のうち第１の電極１５に近い部分を含むすべての部分に抗電界以上の電界が印加されるので、容量絶縁膜１７の分極状態を均一に揃えることが可能となる。そのため、本実施形態の強誘電体キャパシタは、従来十分に利用できなかった曲面領域の容量絶縁膜１７を利用することができることとなり、強誘電体キャパシタに比べて動作信頼性が大きく向上している。従って、本実施形態の強誘電体キャパシタを備えた半導体記憶装置では、データの書き込み動作を従来よりも確実に行なうことが可能となっている。
【００７９】
また、本実施形態の強誘電体キャパシタでは、容量絶縁膜１７内での自発分極量もほぼ均一にできるので、内部電荷の発生を抑えることもできる。
【００８０】
なお、本実施形態の半導体記憶装置の動作電圧は例えば１．０Ｖ程度であり、容量絶縁膜１７のうち第１の電極１５との界面付近には約２００Ｖ／ｃｍの電界が加わっている。これは、例えばＳＢＴの抗電界である約４５Ｖ／ｃｍを超えている。
【００８１】
ここでは、コーナー部Ｄを例にとって説明したが、本実施形態の強誘電体キャパシタでは、曲面領域内の各部分で、容量絶縁膜の厚みが、基板に対して鉛直または水平な断面における、第１の電極の曲率半径と第２の電極の曲率半径のうち、小さい方の曲率半径の２０％以下となっている。
【００８２】
例えば、図２（ａ）に示す、本実施形態に係る強誘電体キャパシタの鉛直断面における、コーナー部Ｂについては、内周側となる第１の電極１５の曲率半径が２５０ｎｍ、容量絶縁膜１７の膜厚が５０ｎｍとなっており、容量絶縁膜１７の膜厚は第１の電極１５の曲率半径の２０％となっている。また、コーナー部Ａについても、容量絶縁膜１７の膜厚は、内周側となる第２の電極１９の曲率半径の２０％となっている。従って、これらの部分においても、動作時に容量絶縁膜１７の分極状態を均一に揃えることが可能となる。
【００８３】
このように、ほぼすべての曲面領域内で容量絶縁膜を有効に利用できるので、本実施形態の強誘電体キャパシタの動作信頼性を、さらに向上させることができる。
【００８４】
なお、半導体記憶装置の微細化が進むにつれて、基板への投影面積を小さくしつつ強誘電体キャパシタの容量を確保するために複雑な立体構造をとることとなる。そのため、微細化が進むにつれ強誘電体キャパシタにおける曲面領域の占める割合が大きくなる。従って、本実施形態で説明した構成は、半導体記憶装置がどのようなサイズであっても有効であるが、微細化が進み、設計ルールが０．１８μｍ以下となり、基板主面への強誘電体キャパシタの投影面積が１μｍ2以下となった場合には、特に有効である。また、この場合の強誘電体キャパシタの電極表面積はＦｅＲＡＭの動作を担保する上で、１．５μｍ2以上であることが好ましい。従って、（強誘電体キャパシタの電極の表面積）／（強誘電体キャパシタの投影面積）の値が１．５以上である場合に本実施形態の構成はより効果を発揮することになる。
【００８５】
また、容量絶縁膜１７の膜厚は立体的に成膜しやすいように１００ｎｍ以下であれば好ましく、５０ｎｍ以下であればさらに好ましい。
【００８６】
さらに微細化を進める場合には、トレンチの深さを３００ｎｍ程度まで深くしたり、容量絶縁膜１７の厚みを５０ｎｍより小さくした上で、第１の電極１５及び第２の電極１９お厚みを３０ｎｍより小さくし、凹状部や凹凸部を複数形成すればよい。凹状部や凹凸部を複数形成する場合には、強誘電体キャパシタの電極表面積に占める曲面領域の割合がさらに大きくなるので、本実施形態で説明した構成の効果がさらに大きくなる。これは、以後に説明する実施形態についても同様である。
【００８７】
また、強誘電体キャパシタの曲面領域では、第１の電極１５及び第２の電極１９の曲率半径があまりに大きいと微細化ができないため、これらの電極の曲率半径は、共に１μｍ以下であることが好ましい。
【００８８】
なお、本実施形態の強誘電体キャパシタでは、曲面領域内の各部分で、容量絶縁膜の厚みが、基板に対して鉛直または水平な断面における、第１の電極の曲率半径と第２の電極の曲率半径のうち、小さい方の曲率半径の０％以上となっている。
【００８９】
また、本実施形態の半導体記憶装置では、強誘電体キャパシタの曲面領域と平面部分とで容量絶縁膜１７の厚みを同一としたが、平面部分の容量絶縁膜１７の厚みを従来例と同じにし、曲面領域でのみ５０ｎｍにしても容量絶縁膜１７の全体を機能させることができる。
【００９０】
なお、本実施形態の半導体記憶装置のメモリセルにおいて、ＭＩＳＦＥＴの不純物拡散層に接続されている構成を例に挙げたが、半導体記憶装置のメモリセルは、ＭＩＳＦＥＴのゲート電極に強誘電体キャパシタが接続されている構成であってもよい。この場合には、同一のゲート電圧を印加した時のＭＩＳＦＥＴを流れる電流値が、強誘電体キャパシタの分極状態に応じて変化するので、これを利用してデータの書き込み、読み出しを行なうことができる。
【００９１】
また、本実施形態の強誘電体キャパシタは、ＦｅＲＡＭなどの半導体記憶装置だけでなく、高周波フィルタや赤外線センサ、アクチュエータなどに用いることが可能であり、これらの装置の動作信頼性を向上させることができる。
【００９２】
−電極の曲率半径、及び容量絶縁膜の膜厚の測定方法−
次に、本実施形態の強誘電体キャパシタにおいて、電極の曲率半径と、容量絶縁膜の膜厚とを測定する方法について説明する。これまでの説明で用いた電極の曲率半径は以下の方法で実測することができる。
【００９３】
まず、本実施形態の強誘電体キャパシタを準備する。次いで、凹状部を通り、基板面に水平な断面、あるいは凹状部を通り、基板面に鉛直な断面を露出させる。この際には、ＦＩＢ（フォーカスドイオンビーム）や研磨、へき開などの手段を用いる。これにより、図２（ａ）、あるいは図２（ｂ）に示す断面が露出する。
【００９４】
次に、露出させた断面の走査型電子顕微鏡（ＳＥＭ）像を撮り、画像データを得る。次いで、得られた画像データを基に、ソフトウェアを用いて第１の電極１５及び第２の電極１９の各面の輪郭線を得る。具体的には、画像データを二値化処理し、第１の電極１５及び第２の電極１９の表面の微細な凹凸を平均化する。その後、第１の電極１５及び第２の電極１９の断面の、曲線あるいは直線でフィッティングされた輪郭線を得る。
【００９５】
次に、フィッティング結果を用いて第１の電極１５と第２の電極１９のうち、解析したい部分において曲率半径の小さい内周側の電極を決定する。例えば、図２（ａ）に示す鉛直断面におけるコーナー部Ａについて測定したい場合には、第２の電極１９が選択される。また、図２（ａ）に示すコーナー部Ｂについて測定したい場合には、第１の電極１５が選択される。
【００９６】
続いて、選択された電極の容量絶縁膜１７に近い方の面について画像処理を行ない、曲率半径の分布を計算する。
【００９７】
図５（ａ）は、図２（ａ）に示す本実施形態の強誘電体キャパシタの鉛直断面において、第２の電極１９の曲率半径の分布を示す図であり、（ｂ）は、図２（ｂ）に示す本実施形態の強誘電体キャパシタの水平断面において、第２の電極１９の曲率半径の分布を示す図である。
【００９８】
本実施形態の強誘電体キャパシタの鉛直断面について上述の処理を行なうと、図５（ａ）に示すように、２つのピークの後、曲率半径が大きくなるに従って頻度が増加する、という結果が得られる。第２の電極１９はコーナー部Ａでは内周側、コーナー部Ｂでは外周側となっており、両コーナー部での曲率半径の大小は既知であるので、値が小さい方のピークが第２の電極１９のコーナー部Ａでの曲率半径、値の大きい方のピークがコーナー部Ｂでの曲率半径として測定される。そして、断面の輪郭が略直線または緩い曲線となる領域Ｃが、曲率半径が最も大きい部分として測定される。なお、説明を簡単にするため、ここでは断面が線対称であるとする。
【００９９】
また、容量絶縁膜１７のコーナー部における膜厚は、フィッティング処理を受けた鉛直断面の画像から第１の電極１５と第２の電極１９との距離が最短となる方向を求めることができるので、容易に測定することができる。
【０１００】
コーナー部Ａでは、容量絶縁膜１７の膜厚が、以上のようにして測定された第２の電極１９の曲率半径の３５％、あるいは２０％以下であるか否かを判断する。
【０１０１】
一方、本実施形態の強誘電体キャパシタの水平断面について上述の処理を行なうと、図５（ｂ）に示すように、１つのピークの後、中間の曲率半径の頻度が小さくなり、曲率半径がさらに大きい部分の頻度が最大となる、という結果が得られる。ここで、図２（ｂ）に示す第２の電極１９の水平断面では、コーナー部Ｄを含む四隅の曲率半径が等しいので、頻度がピークとなる部分の曲率半径がコーナー部Ｄの曲率半径として測定される。また、断面の輪郭が略直線となる領域Ｅは、曲率半径が最も大きく頻度が高い部分に相当する。そして、容量絶縁膜１７のコーナー部Ｄにおける膜厚は、図２（ｂ）に示す水平断面の画像データから容易に測定することができる。従って、コーナー部Ｄでは、容量絶縁膜１７の膜厚が、以上のようにして測定された第２の電極１９の曲率半径の３５％、あるいは２０％以下であるか否かを判断する。
【０１０２】
以上と同様の方法により、強誘電体キャパシタの他の曲面領域についても曲率半径を測定することができる。
【０１０３】
なお、上述の測定方法で、強誘電体キャパシタの水平断面と鉛直断面の両断面を測定することで、曲面領域すべてにおいて曲率半径を測定することができる。これは、曲面領域であれば、電極のいずれかの断面の輪郭線が必ず曲線となるためである。
【０１０４】
また、容量絶縁膜１７の膜厚は、動作時に印加される電界方向の膜厚を求めることが本来望ましいが、実測するのが困難であるため、本測定方法のように、水平または鉛直断面における膜厚を近似的に容量絶縁膜の膜厚として扱うことが好ましい。ただし、基板に対する水平断面及び鉛直断面以外の断面で強誘電体キャパシタを切断し、該断面における電極の曲率半径と、容量絶縁膜１７の膜厚とを測定しても構わない。
【０１０５】
（第２の実施形態）
これ以降の各実施形態で説明する半導体記憶装置は、第１の実施形態で説明した半導体記憶装置と強誘電体キャパシタの形状のみが異なっているので、強誘電体キャパシタの形状について主に説明する。
【０１０６】
図６（ａ）は、本発明の第２の実施形態に係る半導体記憶装置のうち、強誘電体キャパシタの、基板面に鉛直な断面を示す断面図であり、（ｂ）は、本実施形態に係る強誘電体キャパシタの、図６（ａ）に示すVIb−VIb線を通り、基板面に水平な断面を示す断面図である。
【０１０７】
図６（ａ）、（ｂ）に示すように、本実施形態の強誘電体キャパシタは、第１の実施形態の強誘電体キャパシタと同じく、第１の電極１５と、第１の電極１５上に設けられた容量絶縁膜１７と、容量絶縁膜１７上に設けられた第２の電極１９とを有し、曲面領域が形成されている。また、本実施形態の強誘電体キャパシタは、第１の実施形態の強誘電体キャパシタと同様に凹状に形成された凹状部と、凹状部を囲む平坦な部分とが設けられている。
【０１０８】
ただし、本実施形態の強誘電体キャパシタは、その凹状部において、第１の電極１５、容量絶縁膜１７及び第２の電極１９がそれぞれ底面を有し、下に凸な円筒形の形状となっている点が第１の実施形態の強誘電体キャパシタと異なる。
【０１０９】
本実施形態の強誘電体キャパシタにおける曲面領域は、図６（ａ）に示すコーナー部Ａ，Ｂと、水平断面が図６（ｂ）に示すような略円形となる凹状部の側壁部分とを含んでいる。ここで、「コーナー部Ａ」、「コーナー部Ｂ」は、第１の実施形態と同様に、それぞれ凹状部の底面の周縁部、及び凹状部の上縁部である。
【０１１０】
また、本実施形態の強誘電体キャパシタのコーナー部Ａでは、第１の電極１５の曲率半径は３００ｎｍで第２の電極１９の曲率半径は２５０ｎｍである。また、コーナー部Ｂでは、第１の電極１５の曲率半径は２５０ｎｍで第２の電極１９の曲率半径は３００ｎｍである。また、コーナー部Ａ，Ｂにおける第１の電極１５、容量絶縁膜１７及び第２の電極１９の膜厚は、それぞれ３５ｎｍ、６０ｎｍ、３５ｎｍである。
【０１１１】
従って、本実施形態に係る強誘電体キャパシタのコーナー部Ａにおいては、容量絶縁膜１７の膜厚が、内周側の電極である第２の電極１９の曲率半径の３５％以下となっている。また、コーナー部Ｂにおいては、容量絶縁膜１７の膜厚が、内周側の電極である第１の電極１５の曲率半径の２０％となっている。
【０１１２】
このため、本実施形態の強誘電体キャパシタに所定の書き込み電圧を印加した場合、膜厚のばらつき等があっても、容量絶縁膜１７のうち第１の電極１５に近い部分と第２の電極１９に近い部分とで印加される電界の強度の差を小さく抑えることができる。これにより、容量絶縁膜１７のうち外周側の電極に近い部分を含むすべての部分に抗電界以上の電界が印加されるので、容量絶縁膜１７の分極状態を均一に揃えることが可能となる。そのため、本実施形態の強誘電体キャパシタは、従来十分に利用できなかった曲面領域の容量絶縁膜１７を利用することができることとなり、強誘電体キャパシタに比べて動作信頼性が大きく向上している。
【０１１３】
一方、図６（ｂ）に示す水平断面においては、第１の電極１５、第２の電極１９の円形、あるいは略円形となっている。この場合、内周側の電極となる第２の電極１９の曲率半径は、外半径とほぼ等しく、約２５０ｎｍである。また、第１の電極１５、容量絶縁膜１７、及び第２の電極１９の膜厚は、それぞれ３０ｎｍ、５０ｎｍ、３０ｎｍである。容量絶縁膜１７の膜厚が、内周側の電極である第２の電極１９の曲率半径の２０％となっている。これは、図６（ｂ）に示す断面だけでなく、凹状部の側壁部分全体についてもあてはまる。
【０１１４】
そのため、凹状部の側壁部分では、容量絶縁膜１７のうち第１の電極１５に近い部分と第２の電極１９に近い部分とで印加される電界の強度の差を小さく抑えることができる。そのため、本実施形態の強誘電体キャパシタは、凹状部内の側壁部分の容量絶縁膜１７を十分に利用することができるので、本実施形態の強誘電体キャパシタを備えた半導体装置では、従来よりも確実にデータの書き込みが行えるなど、動作の信頼性を向上させることが可能となっている。
【０１１５】
なお、本実施形態の強誘電体キャパシタにおいては、第１の電極１５及び第２の電極１９の形状は共に容量絶縁膜１７と同じ凹型であったが、第１の電極１５の上面と第２の電極１９の下面の一部分が共に凹型でさえあれば、第１の電極１５の全体形状及び第２の電極１９の全体形状はどのような形状であっても構わない。
【０１１６】
（第３の実施形態）
図７（ａ）は、本発明の第３の実施形態に係る半導体記憶装置の、基板面に鉛直な断面を示す断面図であり、（ｂ）は、本実施形態に係る強誘電体キャパシタの、図７（ａ）に示すVIIb−VIIb線を通り、基板面に水平な断面を示す断面図である。
【０１１７】
本実施形態の半導体記憶装置は、ゲート電極５及び不純物拡散層７を有する制御用ＭＩＳＦＥＴ、第１の層間絶縁膜１１、第２の層間絶縁膜１４、及びコンタクトプラグ９の構造が図１に示す第１の実施形態の半導体記憶装置と同一であり、強誘電体キャパシタが凸状部を有している点が第１の実施形態の半導体装置と異なっている。ここで、凸状部とは、強誘電体キャパシタのうち、第１の電極１５、容量絶縁膜１７及び第２の電極１９が共に凸型形状を有している部分のことであり、製造工程のばらつき等により発生する微細な凸部を意味するものではない。
【０１１８】
図７（ａ）に示すように、本実施形態の半導体記憶装置は、コンタクトプラグ９の上に設けられた電極パッド１３と、第２の層間絶縁膜１４及び電極パッド１３の上に設けられ、上面の一部が凸型形状を有している第１の電極１５と、第１の電極１５の上に設けられ、一部が凸状に形成された容量絶縁膜１７と、容量絶縁膜１７の上に設けられ、一部が凸状に形成された第２の電極１９と、第２の層間絶縁膜１４及び第２の電極１９の上に設けられた第５の層間絶縁膜２５とを備えている。また、図７（ｂ）に示すように、強誘電体キャパシタの凸状部の、基板に対して水平な断面において、第１の電極１５の上面（容量絶縁膜１７に近い方の面）の輪郭線、第２の電極１９の下面（容量絶縁膜１７に近い方の面）の輪郭線は、共に円形もしくは略円形になっている。そして、図示しないが、凸状部を含む強誘電体キャパシタ全体を上から見た場合の形状は、例えば縦が１μｍ、横が０．７μｍの略四辺形となっている。
【０１１９】
本実施形態の強誘電体キャパシタは、第１、第２の実施形態に係る強誘電体キャパシタと同様、一部に曲面領域を有している。この曲面領域は、図７（ａ）、（ｂ）に示すように、鉛直断面におけるコーナー部Ｆ及びコーナー部Ｇと、凸状部内の側壁部分全体を含んでいる。ここで、コーナー部Ｆは、凸状部の上縁部であり、コーナー部Ｇは凸状部の立ち上がり部である。
【０１２０】
本実施形態の強誘電体キャパシタの曲面領域では、基板に対して鉛直または水平な断面において、容量絶縁膜１７の膜厚が、第１の電極１５と第２の電極１９のうち、内周側の電極の曲率半径の２０％以下となっている。
【０１２１】
例えば、図７（ａ）に示す鉛直断面において、コーナー部Ｆでは、内周側となる第１の電極１５の曲率半径が２５０ｎｍ、外周側となる第２の電極１９の曲率半径が３００ｎｍである。また、コーナー部Ｇでは、外周側となる第１の電極１５の曲率半径が３００ｎｍ、内周側となる第２の電極１９の曲率半径が２５０ｎｍである。また、図７（ｂ）に示す水平断面においては、内周側の電極となる第１の電極１５の曲率半径は、外半径とほぼ等しく、約２５０ｎｍである。これらの曲面領域における第１の電極１５、容量絶縁膜１７、及び第２の電極１９の膜厚は、それぞれ３０ｎｍ、５０ｎｍ、３０ｎｍである。
【０１２２】
このため、本実施形態の強誘電体キャパシタの曲面領域では、容量絶縁膜１７のうち、外周側の電極に近い部分と内周側の電極に近い部分とで動作時に印加される電界強度の差が従来よりも小さくなっている。そのため、半導体記憶装置の書き込み電圧の印加時に、曲面領域における容量絶縁膜１７全体に抗電界以上の電圧を印加することができる。その結果、本実施形態の強誘電体キャパシタは、曲面領域内の容量絶縁膜１７を十分に利用することができるので、本実施形態の強誘電体キャパシタを備えた半導体装置では、従来よりも確実にデータの書き込みが行えるなど、動作の信頼性を向上させることが可能となっている。
【０１２３】
以上のように、強誘電体キャパシタが凸状部を有している場合でも、上述のように容量絶縁膜１７の厚みを設定することで、動作の信頼性を高めることができる。
【０１２４】
なお、凸状部の形状が図７（ａ）、（ｂ）に示した例以外の形状であっても、曲面領域が形成されていれば、容量絶縁膜１７の厚みを鉛直断面または水平断面のいずれかにおける内周側の電極の曲率半径の３５％以下、さらには２０％以下にすることで、動作の信頼性を向上させることが可能となる。
【０１２５】
（第４の実施形態）
図８（ａ）は、本発明の第４の実施形態に係る半導体記憶装置のうち、強誘電体キャパシタの、基板面に鉛直な断面を示す断面図であり、（ｂ）は、本実施形態に係る強誘電体キャパシタの、図８（ａ）に示すVIIIb−VIIIb線を通り、基板面に水平な断面を示す断面図である。
【０１２６】
本実施形態の半導体記憶装置は、第２の実施形態の半導体記憶装置と同じく、凹状部を有する強誘電体キャパシタを備えている。また、本実施形態の強誘電体キャパシタの図８（ａ）に示す、基板に対して鉛直な断面の形状も第２の実施形態と同様であるが、図８（ｂ）に示す、基板に対して水平な断面の形状が、第２の実施形態の強誘電体キャパシタと異なっている。
【０１２７】
すなわち、図８（ｂ）に示すように、本実施形態のキャパシタの凹状部の、基板に対して水平な断面においては、第１の電極１５の上面（容量絶縁膜１７に近い方の面）の輪郭線、及び第２の電極１９の下面（容量絶縁膜１７に近い方の面）の輪郭線は、共に正方形となっている。第１の電極１５の上面の輪郭線は１辺が３００ｎｍとなっており、第２の電極１９の下面の輪郭線は、一辺が２００ｎｍ程度となっている。本実施形態の強誘電体キャパシタでは、第２の実施形態と異なり、凹状部内の側壁のうち、水平断面におけるコーナー部Ｈが丸められていない。そして、第１の電極１５、容量絶縁膜１７及び第２の電極１９のコーナー部Ｈ以外の部分での膜厚は、それぞれ３０ｎｍ、５０ｎｍ、３０ｎｍであり、コーナー部Ｈにおける膜厚は、それぞれ約３５ｎｍ、６０ｎｍ、３５ｎｍである。。
【０１２８】
本実施形態の強誘電体キャパシタの凹状部においては、外周側の電極となる第１の電極１５の容量絶縁膜１７に近い方の面積ａと、内周側の電極となる第２の電極１９の容量絶縁膜１７に近い方の面の面積ｂとの差が、面積の小さい第２の電極１９の容量絶縁膜１７に近い方の面積ｂの３５％以下となっている。
【０１２９】
このため、図８（ｂ）に示すコーナー部Ｈにおいて、容量絶縁膜１７の外周側と内周側に加わる電界強度の差を従来よりも小さくすることができる。従って、半導体記憶装置の書き込み電圧の印加時に、曲面領域における容量絶縁膜１７全体に抗電界以上の電圧を印加することができる。特に、第１の電極１５の容量絶縁膜１７に近い方の面積ａと、第２の電極１９の容量絶縁膜１７に近い方の面の面積ｂとの差は、面積の小さい第２の電極１９の容量絶縁膜１７側の面積ｂの２０％以下となっているので、容量絶縁膜１７の厚みや書き込み電圧がばらついた場合であっても、容量絶縁膜１７の全体に均一に抗電界以上の電界を印加することができる。その結果、本実施形態の強誘電体キャパシタは、コーナー部Ｈ内の容量絶縁膜１７を十分に利用することができるので、本実施形態の強誘電体キャパシタを備えた半導体装置では、従来よりも確実にデータの書き込みが行えるなど、動作の信頼性を向上させることが可能となっている。
【０１３０】
以上のように、曲面領域に含まれないコーナー部においては、電極の曲率半径を求めることができないので、電極の曲率半径から容量絶縁膜１７の膜厚を設定することができないが、内周側の電極面積と外周側の電極面積との差を、内周側の電極面積の３５％以下、より好ましくは２０％以下に設定することで、従来よりも信頼性の高い強誘電体キャパシタを実現することができる。
【０１３１】
なお、上述の電極面積の差を用いた規定は、図４に示す測定結果から導いたものである。例えば、水平断面が図６（ｂ）のような形状の凹状部を有する第２の実施形態の強誘電体キャパシタにおいて、容量絶縁膜１７の膜厚が第２の電極１９の曲率半径の３５％以下及び２０％以下であれば、第１の電極１５の容量絶縁膜１７に近い面の面積ａと第２の電極１９の容量絶縁膜１７に近い面の面積ｂとの差は、それぞれ近似的に面積ｂの３５％以下、及び２０％以下となっている。従って、この規定は、凹状部あるいは凸状部を構成する第１の電極１５、容量絶縁膜１７、第２の電極１９の上面及び下面が平面のみを有する場合であっても用いることができる。また、第１〜第３の実施形態で説明した、曲面領域を含むキャパシタにも適用することができる。
【産業上の利用可能性】
【０１３２】
本発明の強誘電体キャパシタを有する半導体装置は、ＦｅＲＡＭなどの不揮発性メモリや、高周波フィルター、赤外線センサ、及びアクチュエータなどとして利用することができる。また、本発明の半導体装置を半導体記憶装置として利用する場合、コンピュータや携帯電話のメモリ等、種々の用途に用いることができる。
【図面の簡単な説明】
【０１３３】
【図１】本発明の第１の実施形態に係る半導体記憶装置のメモリセルの、基板面に鉛直な断面を示す断面図である。
【図２】（ａ）は、第１の実施形態に係る半導体記憶装置のうち、強誘電体キャパシタの部分を拡大して示す断面図であり、（ｂ）は、図２（ａ）に示す強誘電体キャパシタの、IIb−IIb線を通り、基板面に水平な断面を示す断面図であり、（ｃ）は、本実施形態の強誘電体キャパシタを基板上方から見た場合の平面図である。
【図３】第１の実施形態に係る強誘電体キャパシタのコーナー部Ｄを拡大して示す断面図である。
【図４】トレンチ型強誘電体キャパシタの、基板に対する水平断面において、容量絶縁膜にかかる電界強度と電極の平均半径との関係を示す図である。
【図５】（ａ）は、図２（ａ）に示す強誘電体キャパシタの鉛直断面において、第２の電極の曲率半径の分布を示す図であり、（ｂ）は、図２（ｂ）に示す強誘電体キャパシタの水平断面において、第２の電極の曲率半径の分布を示す図である。
【図６】（ａ）は、本発明の第２の実施形態に係る半導体記憶装置のうち、強誘電体キャパシタの、基板面に鉛直な断面を示す断面図であり、（ｂ）は、第２の実施形態に係る強誘電体キャパシタの、図６（ａ）に示すVIb−VIb線を通り、基板面に水平な断面を示す断面図である。
【図７】（ａ）は、本発明の第３の実施形態に係る半導体記憶装置の、基板面に鉛直な断面を示す断面図であり、（ｂ）は、第３の実施形態に係る強誘電体キャパシタの、図７（ａ）に示すVIIb−VIIb線を通り、基板面に水平な断面を示す断面図である。
【図８】（ａ）は、本発明の第４の実施形態に係る半導体記憶装置のうち、強誘電体キャパシタの、基板面に鉛直な断面を示す断面図であり、（ｂ）は、第４の実施形態に係る強誘電体キャパシタの、図８（ａ）に示すVIIIb−VIIIb線を通り、基板面に水平な断面を示す断面図である。
【図９】従来の強誘電体キャパシタを概略的に示す断面図である。
【図１０】（ａ）は、３次元構造の強誘電体キャパシタを有する従来の半導体記憶装置の一例を示す鉛直断面図であり、（ｂ）は、（ａ）に示す従来の半導体記憶装置のXIb−XIb線を通り、基板面に水平な断面を示す図である。
【図１１】３次元構造の強誘電体キャパシタを有する従来の半導体記憶装置の一例を示す断面図である。
【符号の説明】
【０１３４】
１      半導体基板
５      ゲート電極
７      不純物拡散層
９      コンタクトプラグ
１１      第１の層間絶縁膜
１２      ビット線
１３      電極パッド
１４      第２の層間絶縁膜
１５      第１の電極
１６      第３の層間絶縁膜
１７      容量絶縁膜
１９      第２の電極
２１      第４の層間絶縁膜
２３      Ａｌ配線
２５      第５の層間絶縁膜
【図１】
2005116940.tif 000003
【図２】
2005116940.tif 000004
【図３】
2005116940.tif 000005
【図４】
2005116940.tif 000006
【図５】
2005116940.tif 000007
【図６】
2005116940.tif 000008
【図７】
2005116940.tif 000009
【図８】
2005116940.tif 000010
【図９】
2005116940.tif 000011
【図１０】
2005116940.tif 000012
【図１１】
2005116940.tif 000013