(57)【要約】【課題】  発振回路の発振周波数のバラツキを低減させるための技術を提供する。【解決手段】  本発明による発振回路１は，第１ノードＮ１に接続されたゲートと，接地端子１３に接続されたソースとを有する第１ＭＯＳトランジスタＭＮ１と，第２ノードＮ２に接続されたゲートと，接地端子１４に接続されたソースとを有する第２ＭＯＳトランジスタＭＮ２と，制御電流Ｉ１を供給する電流供給回路２と，補正電流Ｉ２を供給する閾値補正回路４と，第１ＭＯＳトランジスタＭＮ１と第２ＭＯＳトランジスタＭＮ２とのドレインの電位に応答して制御電流Ｉ１と補正電流Ｉ２とが重畳された充電電流を第１ノードＮ１及び第２ノードＮ２に交互に供給する充放電回路５とを含む。閾値補正回路４は，第３ＭＯＳトランジスタＭＮ５の閾値電圧，即ち，トランジスタＭＮ１，ＭＮ２の閾値電圧が大きいほど，補正電流Ｉ２を増加させる。【選択図】  図１
2005198199.tif 000002
【特許請求の範囲】
【請求項１】
第１ノードに接続されたゲートと，所定電位を有する第１端子に接続されたソースとを有する第１ＭＯＳトランジスタと，
第２ノードに接続されたゲートと，前記所定電位を有する第２端子に接続されたソースとを有する第２ＭＯＳトランジスタと，
制御電流を第３ノードに供給する電流供給回路と，
補正電流を前記第３ノードに供給する閾値補正回路と，
前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタのドレインの電位に応答して前記制御電流と前記補正電流とが重畳された充電電流を第１ノード及び第２ノードに交互に供給することにより，前記第１ノード及び第２ノードを交互に充放電する充放電回路と，
とを含み，
前記閾値補正回路は，
前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタと同じ半導体基板に形成された第３ＭＯＳトランジスタと，
前記第３ＭＯＳトランジスタの閾値電圧に応答して，前記補正電流を前記第３ノードに供給する補正電流供給回路
とを備えた
発振回路。
【請求項２】
請求項１に記載の発振回路において，
前記補正電流供給回路は，前記第３ＭＯＳトランジスタの閾値電圧の絶対値が大きいほど，前記補正電流を増加させる
発振回路。
【請求項３】
請求項２に記載の発振回路において，
前記閾値補正回路は，定電流源を更に備え，
前記第３ＭＯＳトランジスタは，前記定電流源に接続されたドレインと，前記ドレインに接続されたゲートと，前記所定電位を有する第３端子に接続されたソースとを有し，
前記補正電流供給回路は，前記第３ＭＯＳトランジスタの前記ゲートの電位に応答して，前記補正電流を発生する
発振回路。
【請求項４】
請求項３に記載の発振回路において，
前記補正電流供給回路は，
参照電位から，前記第３ＭＯＳトランジスタの前記ゲートの電位を減じた差に応答して出力電流を出力する差動増幅器と，
前記出力電流に比例するように前記補正電流を生成するカレントミラー
とを具えた
発振回路。
【請求項５】
請求項２に記載の発振回路において，
前記電流供給回路は，制御電圧に応答して前記制御電流を発生する
発振回路。
【請求項６】
請求項２に記載の発振回路において，
更に，
前記第１ノードと前記所定電位を有する第４端子との間に接続された第１キャパシタと，
前記第２ノードと前記所定電位を有する第５端子との間に接続された第２キャパシタ
とを含む
発振回路。
【請求項７】
電流を供給する電流供給回路と
第１ノードに接続されたゲートと，所定電位を有する第１端子に接続されたソースとを有する第１ＭＯＳトランジスタと，
第２ノードに接続されたゲートと，前記所定電位を有する第２端子に接続されたソースとを有する第２ＭＯＳトランジスタ
とを備えた発振回路の動作方法であって，
制御電流を供給するステップと，
前記第１ＭＯＳトランジスタと前記第２ＭＯＳトランジスタとの閾値電圧の絶対値が大きいほど，大きな補正電流を供給するステップと，
前記制御電流と前記補正電流とが重畳された充電電流を，前記第１ＭＯＳトランジスタと前記第２ＭＯＳトランジスタとのドレインの電位に応答して前記第１ノード及び第２ノードに交互に供給することにより，前記第１ノード及び第２ノードを交互に充放電するステップ
とを含む
発振回路動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，発振回路に関し，特に，無安定マルチバイブレータを含んで構成される発振回路に関する。
【背景技術】
【０００２】
発振回路は，しばしば，無安定マルチバイブレータで構成される。典型的な無安定マルチバイブレータは，２つの容量を交互に充電し，放電することによって，発振波形を生成する。このような無安定マルチバイブレータには，これらのキャパシタを充電し放電する充放電回路が搭載される。充放電回路には容量への印加電圧がフィードバックされ，充放電回路は，この印加電圧に応答して，２つの容量を充電し放電する。
【０００３】
かかる無安定マルチバイブレータの発振周波数は，２つの容量の充電及び放電に要する充放電時間によって決定される。この充放電時間は，容量を充電する充電電流によって容易に調節可能であり，ゆえに，発振周波数は，しばしば充電電流によって調節される。充電電流は，発振周波数の制御に使用可能であり，従って，制御電流と呼ばれることがある。電圧制御型発振回路（ＶＣＯ：voltage control oscillator）では，制御電圧に対応した制御電流が発生され，この制御電流によって発振周波数が制御されることがある。
【０００４】
発振回路は，その発振周波数のバラツキが少ないことが重要である。発振周波数のバラツキが大きいことは，その発振回路を搭載する半導体装置が数多く生産されたときに，多くの半導体装置に動作不良を生じさせる。
【０００５】
特許文献１は，キャパシタを充電する制御電流を供給する回路のＭＯＳトランジスタの閾値電圧のバラツキが，発振周波数のバラツキの原因となることを指摘している。特許文献１は，そのＭＯＳトランジスタの閾値電圧のバラツキをキャンセルすることにより，発振周波数のバラツキを抑制する電圧制御型発振回路を開示している。
【特許文献１】特開昭６２−２７４９１３号公報
【０００６】
容量への印加電圧を充放電回路にフィードバックするフィードバック経路を構成するＭＯＳトランジスタ（例えば，特許文献１の図１のインバータＮ３，Ｎ４を構成するＭＯＳトランジスタ）の閾値電圧のバラツキもまた，発振周波数のバラツキの原因となり得る。発振回路は，フィードバック経路を構成するＭＯＳトランジスタの閾値電圧のバラツキの影響を排除し，もって，その発振周波数のバラツキが抑制されることが望ましい。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は，概略的には，発振回路の発振周波数のバラツキを低減させるための技術を提供することにある。
具体的には，本発明の目的は，２つの容量と，それらを交互に充電し放電する充放電回路とを備えた無安定マルチバイブレータを含んで構成される発振回路において，容量に発生する電圧を充放電回路にフィードバックするフィードバック経路を構成するＭＯＳトランジスタの閾値のバラツキの影響を抑制し，これによって発振周波数のバラツキを抑制する発振回路を提供することにある。
【課題を解決するための手段】
【０００８】
上記の目的を達成するために，本発明は，以下に述べられる手段を採用する。その手段に含まれる技術的事項には，［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために，［発明を実施するための最良の形態］で使用される番号・符号が付加されている。但し，付加された番号・符号は，［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【０００９】
一の観点において，本発明による発振回路（１）は，第１ノード（Ｎ１）に接続されたゲートと，所定電位を有する第１端子（１３）に接続されたソースとを有する第１ＭＯＳトランジスタ（ＭＮ１）と，第２ノード（Ｎ２）に接続されたゲートと，前記所定電位を有する第２端子（１４）に接続されたソースとを有する第２ＭＯＳトランジスタ（ＭＮ２）と，制御電流（Ｉ１）を第３ノード（Ｎ３）に供給する電流供給回路（２）と，補正電流（Ｉ２）を前記第３ノード（Ｎ３）に供給する閾値補正回路（４）と，第１ＭＯＳトランジスタ（ＭＮ１）及び第２ＭＯＳトランジスタ（ＭＮ２）のドレインの電位に応答して制御電流（Ｉ１）と補正電流（Ｉ２）とが重畳された充電電流を第１ノード（Ｎ１）及び第２ノード（Ｎ２）に交互に供給することにより，第１ノード（Ｎ１）及び第２ノード（Ｎ２）を交互に充放電する充放電回路（５）とを含む。閾値補正回路（４）は，第１ＭＯＳトランジスタ（ＭＮ１）及び第２ＭＯＳトランジスタ（ＭＮ２）と同じ半導体基板に形成された第３ＭＯＳトランジスタ（ＭＮ５）と，第３ＭＯＳトランジスタ（ＭＮ５）の閾値電圧に応答して，補正電流（Ｉ２）を第３ノード（Ｎ３）に供給する補正電流供給回路（ＭＰ３〜ＭＰ６，ＭＮ６，ＭＮ７）とを備えている。補正電流供給回路（ＭＰ３〜ＭＰ６，ＭＮ６，ＭＮ７）は，典型的には，第３ＭＯＳトランジスタ（ＭＮ５）の閾値電圧の絶対値が大きいほど，補正電流（Ｉ２）を増加させる。
【００１０】
第１ＭＯＳトランジスタ（ＭＮ１）及び第２ＭＯＳトランジスタ（ＭＮ２）と同じ半導体基板に形成された第３ＭＯＳトランジスタ（ＭＮ５）の閾値電圧は，第１ＭＯＳトランジスタ（ＭＮ１）及び第２ＭＯＳトランジスタ（ＭＮ２）と同様に変動する。したがって，閾値補正回路（４）は，第１ノード（Ｎ１），第２ノード（Ｎ２）の電位を充放電回路（５）にフィードバックする第１ＭＯＳトランジスタ（ＭＮ１）及び第２ＭＯＳトランジスタ（ＭＮ２）の閾値電圧に応答して補正電流（Ｉ２）を発生可能である。これにより，当該発振回路（１）は，第１ＭＯＳトランジスタ（ＭＮ１）及び第２ＭＯＳトランジスタ（ＭＮ２）の閾値電圧のバラツキに起因する発振周波数のバラツキを抑制できる。
【００１１】
第１乃至第３ＭＯＳトランジスタ（ＭＮ１，ＭＮ２，ＭＮ５）がＮチャネルＭＯＳトランジスタである場合には，上記の所定電位とは，接地電位である。
【００１２】
閾値補正回路（４）は，定電流源（ＣＳ３）を更に備えている場合，第３ＭＯＳトランジスタ（ＭＮ５）は，定電流源（ＣＳ３）に接続されたドレインと，前記ドレインに接続されたゲートと，前記所定電位を有する第３端子に接続されたソースとを有し，補正電流供給回路（ＭＰ３〜ＭＰ６，ＭＮ６，ＭＮ７）は，第３ＭＯＳトランジスタ（ＭＮ５）の前記ゲートの電位に応答して，補正電流（Ｉ２）を発生することが好適である。閾値補正回路（４）がかかる構成を有する場合，第３ＭＯＳトランジスタ（ＭＮ５）のゲートの電位は，その閾値電圧に対応した値になる。ゆえに，第３ＭＯＳトランジスタ（ＭＮ５）のゲートの電位を利用することにより，適正に補正電流（Ｉ２）が発生可能である。
【００１３】
より好適には，補正電流供給回路（ＭＰ３〜ＭＰ６，ＭＮ６，ＭＮ７）は，参照電位（ＶＲＥＦ）から，第３ＭＯＳトランジスタ（ＭＮ５）の前記ゲートの電位を減じた差に応答して出力電流（ＩＭＰ４）を出力する差動増幅器（ＭＰ３，ＭＰ４）と，出力電流（ＩＭＰ４）に比例するように補正電流（Ｉ２）を生成するカレントミラー（ＭＮ６，ＭＮ７，ＭＰ５，ＭＰ６）とを具えることが好適である。
【００１４】
電流供給回路（２）は，制御電圧（ＶＩＮ）に応答して制御電流（Ｉ１）を発生することが好適である。これにより，発振回路（１）は，ＶＣＯとして機能する。
【００１５】
また，所望の発振周波数を得るためには，発振回路（１）は，第１ノード（Ｎ１）と前記所定電位を有する第４端子（１１）との間に接続された第１キャパシタ（Ｃ１）と，第２ノード（Ｎ２）と前記所定電位を有する第５端子（１２）との間に接続された第２キャパシタ（Ｃ２）とを備えていることが好適である。
【発明の効果】
【００１６】
本発明により，発振回路の発振周波数のバラツキを低減させるための技術が提供される。
詳細には，本発明により，２つの容量と，それらを交互に充電し放電する充放電回路とを備えた無安定マルチバイブレータを含んで構成される発振回路において，容量に発生する電圧を充放電回路にフィードバックするフィードバック経路を構成するＭＯＳトランジスタの閾値のバラツキの影響を抑制し，これによって発振周波数のバラツキを抑制する発振回路が提供される。
【発明を実施するための最良の形態】
【００１７】
第１  発振回路の構成
１．全体構成
図１は，本発明の実施の一形態における発振回路の構成を示すブロック図である。当該発振回路１は，電圧制御型発振回路（ＶＣＯ）である。発振回路１は，電流供給回路２と，マルチバイブレータ３と，閾値補正回路４とを備えている。電流供給回路２と，マルチバイブレータ３と，閾値補正回路４とは，一の半導体チップに，モノリシックに集積化されている。電流供給回路２は，制御電圧ＶＩＮに応答して，制御電流Ｉ１をマルチバイブレータ３のノードＮ３に供給する。閾値補正回路４は，補正電流Ｉ２をノードＮ３に供給する。補正電流Ｉ２は，ノードＮ３において制御電流Ｉ１に重畳され，これにより，充電電流が発生される。マルチバイブレータ３は，その充電電流を用いて２つのキャパシタＣ１，Ｃ２を交互に充電して発振する。
【００１８】
制御電流Ｉ１の大きさは，制御電圧ＶＩＮが高いほど大きくされる。制御電流Ｉ１の大きさが大きいほど充電電流が大きくなって発振周波数が高くなるから，制御電圧ＶＩＮにより，発振周波数を制御可能である。
【００１９】
補正電流Ｉ２の大きさは，マルチバイブレータ３を構成するＮチャネルＭＯＳトランジスタの閾値電圧に応じて定められる。これは，後述されるように，マルチバイブレータ３の発振周波数のバラツキの低減に重要な役割を果たす。
【００２０】
２．マルチバイブレータ３の構成
マルチバイブレータ３は，キャパシタＣ１，Ｃ２と，定電流源ＣＳ１，ＣＳ２と，ＮチャネルＭＯＳトランジスタＭＮ１，ＭＮ２と，充放電回路５とを備えている。キャパシタＣ１は，ノードＮ１と接地端子１１との間に介設され，キャパシタＣ２は，ノードＮ２と接地端子１２との間に介設されている。ノードＮ１は，ＮチャネルＭＯＳトランジスタＭＮ１のゲートに接続されている。ＮチャネルＭＯＳトランジスタＭＮ１のソースは，接地端子１３に接続され，ドレインは定電流源ＣＳ１に接続されている。同様に，ノードＮ２は，ＮチャネルＭＯＳトランジスタＭＮ２のゲートに接続されている。ＮチャネルＭＯＳトランジスタＭＮ２のソースは，接地端子１４に接続され，ドレインは定電流源ＣＳ２に接続されている。
【００２１】
充放電回路５は，キャパシタＣ１，Ｃ２を充放電するための回路である。充放電回路５は，ＰチャネルＭＯＳトランジスタＭＰ１，ＭＰ２と，ＮチャネルＭＯＳトランジスタＭＮ３，ＭＮ４と，ＮＡＮＤゲートＮＡＧ１，ＮＡＧ２とを備えている。
【００２２】
ＮＡＮＤゲートＮＡＧ１，ＮＡＧ２は，ＮチャネルＭＯＳトランジスタＭＮ１，ＭＮ２のドレインの電位に応答して状態が切り替わるフリップフロップを構成している。ＮＡＮＤゲートＮＡＧ１の出力は，ＮＡＮＤゲートＮＡＧ２の一の入力に接続され，ＮＡＮＤゲートＮＡＧ２の出力は，ＮＡＮＤゲートＮＡＧ１の一の入力に接続されている。ＮＡＮＤゲートＮＡＧ１の他の入力は，ＮチャネルＭＯＳトランジスタＭＮ１のドレインに接続されている。同様に，ＮＡＮＤゲートＮＡＧ２の他の入力は，ＮチャネルＭＯＳトランジスタＭＮ２のドレインに接続されている。
【００２３】
ＮＡＮＤゲートＮＡＧ１の出力からは，キャパシタＣ１の充電及び放電を切り替える信号が出力される。ＮＡＮＤゲートＮＡＧ１の出力は，ＰチャネルＭＯＳトランジスタＭＰ１及びＮチャネルＭＯＳトランジスタＭＮ３のゲートに接続されている。ＰチャネルＭＯＳトランジスタＭＰ１のソースは制御電流Ｉ１が供給されるノードＮ３に接続され，ドレインは，ＮチャネルＭＯＳトランジスタＭＮ３のドレインに接続されている。ＮチャネルＭＯＳトランジスタＭＮ３のソースは，接地端子１５に接続されている。ＰチャネルＭＯＳトランジスタＭＰ１とＮチャネルＭＯＳトランジスタＭＮ３のドレインは，ノードＮ１に接続されている。ＮＡＮＤゲートＮＡＧ１の出力が電位”Ｌｏｗ”になると，ノードＮ１を介してキャパシタＣ１に充電電流がノードＮ３から供給される。ＮＡＮＤゲートＮＡＧ１の出力が電位”Ｈｉｇｈ”になると，ノードＮ１が接地端子１５に接続されてキャパシタＣ１が放電される。
【００２４】
同様に，ＮＡＮＤゲートＮＡＧ２の出力からは，キャパシタＣ２の充電及び放電を切り替える信号が出力される。ＮＡＮＤゲートＮＡＧ２の出力は，ＰチャネルＭＯＳトランジスタＭＰ２及びＮチャネルＭＯＳトランジスタＭＮ４のゲートに接続されている。ＰチャネルＭＯＳトランジスタＭＰ２のソースは制御電流Ｉ１が供給されるノードＮ３に接続され，ドレインは，ＮチャネルＭＯＳトランジスタＭＮ４のドレインに接続されている。ＮチャネルＭＯＳトランジスタＭＮ４のソースは，接地端子１６に接続されている。ＰチャネルＭＯＳトランジスタＭＰ２とＮチャネルＭＯＳトランジスタＭＮ４のドレインは，ノードＮ２に接続されている。ＮＡＮＤゲートＮＡＧ２の出力が電位”Ｌｏｗ”になると，ノードＮ２を介してキャパシタＣ２に充電電流がノードＮ３から供給される。ＮＡＮＤゲートＮＡＧ２の出力が電位”Ｈｉｇｈ”になると，ノードＮ２が接地端子１６に接続されてキャパシタＣ２が放電される。
【００２５】
３．閾値補正回路の構成
閾値補正回路４は，ＮチャネルＭＯＳトランジスタＭＮ５，ＭＮ６，ＭＮ７と，ＰチャネルＭＯＳトランジスタＭＰ３，ＭＰ４，ＭＰ５，ＭＰ６と，定電流源ＣＳ３，ＣＳ４とを備えている。
【００２６】
ＮチャネルＭＯＳトランジスタＭＮ５と定電流源ＣＳ３は，トランジスタＭＮ５の閾値電圧ＶＴＨに対応した電位ＶＭＮ５を発生する回路である。ＮチャネルＭＯＳトランジスタＭＮ５のソースは，接地端子２２に接続され，ドレインは定電流源ＣＳ３に接続されている。ＮチャネルＭＯＳトランジスタＭＮ５はダイオード接続されている，即ち，そのドレインがゲートに接続されている。ＮチャネルＭＯＳトランジスタＭＮ５のゲートには，トランジスタＭＮ５の閾値電圧に対応した電位ＶＭＮ５が発生される。ＮチャネルＭＯＳトランジスタＭＮ５のゲートの電位ＶＭＮ５は，ＮチャネルＭＯＳトランジスタＭＮ５の閾値電圧ＶＴＨが高いほど高い。
【００２７】
ＰチャネルＭＯＳトランジスタＭＰ３，ＭＰ４，及び定電流源ＣＳ４は，トランジスタＭＮ５のゲートの電位ＶＭＮ５と参照電位ＶＲＥＦとを比較する差動増幅器を構成している。ＰチャネルＭＯＳトランジスタＭＰ３，ＭＰ４のソースは，いずれも，定電流源ＣＳ４に接続されている。ＰチャネルＭＯＳトランジスタＭＰ３のドレインは，接地端子２３に接続されている。ＰチャネルＭＯＳトランジスタＭＰ３のゲートは，チャネルＭＯＳトランジスタＭＮ５のゲートに接続されている。ＰチャネルＭＯＳトランジスタＭＰ４のゲートには，参照電位ＶＲＥＦが供給される。ＰチャネルＭＯＳトランジスタＭＰ４のドレインは，出力電流ＩＭＰ４を出力する出力端子として機能する。出力電流ＩＭＰ４は，一次近似では，
ＩＭＰ４＝α（ＶＭＮ５−ＶＲＥＦ），          ・・・（１）
と表される。
【００２８】
ＮチャネルＭＯＳトランジスタＭＮ６，ＭＮ７は，ＰチャネルＭＯＳトランジスタＭＰ４を流れる出力電流ＩＭＰ４に比例する電流ＩＭＮ７を生成するカレントミラーを構成している。ＮチャネルＭＯＳトランジスタＭＮ６のソースは接地端子２３に接続され，ドレインは，ＰチャネルＭＯＳトランジスタＭＰ４のドレインに接続されている。ＮチャネルＭＯＳトランジスタＭＮ６は，ダイオード接続され，そのドレインがゲートに接続されている。ＮチャネルＭＯＳトランジスタＭＮ７のゲートは，トランジスタＭＮ６のゲートに接続され，ソースは，接地端子２４に接続されている。ＮチャネルＭＯＳトランジスタＭＮ７のドレインは，カレントミラーの出力側として機能する。
【００２９】
ＰチャネルＭＯＳトランジスタＭＰ５，ＭＰ６は，閾値補正回路４の出力段として機能するカレントミラーを構成する。ＰチャネルＭＯＳトランジスタＭＰ５，ＭＰ６のソースは，電源電位ＶＣＣを有する電源端子２１に接続されている。ＰチャネルＭＯＳトランジスタＭＰ５のドレインは，ＮチャネルＭＯＳトランジスタＭＮ７のドレインに接続され，ＰチャネルＭＯＳトランジスタＭＰ５には，ＮチャネルＭＯＳトランジスタＭＮ７を流れる電流ＩＭＮ７と同一の電流が流れる。ＰチャネルＭＯＳトランジスタＭＰ５はダイオード接続されている，即ち，そのドレインとゲートが接続されている。ＰチャネルＭＯＳトランジスタＭＮ６のゲートは，トランジスタＭＰ５のゲートに接続される。ＰチャネルＭＯＳトランジスタＭＰ６のドレインからは，電流ＩＭＮ７に比例した補正電流Ｉ２が出力される。
【００３０】
このような構成を有する閾値補正回路４は，ＮチャネルＭＯＳトランジスタＭＮ５の閾値電圧ＶＴＨが高いほど，大きな補正電流Ｉ２を発生する。ＮチャネルＭＯＳトランジスタＭＮ５の閾値電圧ＶＴＨが高いほど，トランジスタＭＮ５のゲートの電位ＶＭＮ５は，高くなる。差動増幅器のＰチャネルＭＯＳトランジスタＭＰ４を流れる出力電流ＩＭＰ４は，式（１）から理解されるように，電位ＶＭＮ５，即ち，ＮチャネルＭＯＳトランジスタＭＮ５の閾値電圧ＶＴＨが高いほど高い。電流ＩＭＮ７は出力電流ＩＭＰ４に比例し，補正電流Ｉ２は電流ＩＭＮ７に比例する。ゆえに，ＮチャネルＭＯＳトランジスタＭＮ５の閾値電圧ＶＴＨが高いほど，補正電流Ｉ２が大きくなる。
【００３１】
第２  発振回路の動作
１．マルチバイブレータ３の発振動作
マルチバイブレータ３は，制御電流Ｉ１と補正電流Ｉ２とが重畳された充電電流をキャパシタＣ１，Ｃ２に交互に供給して発振する。マルチバイブレータ３の発振は，以下のようにして行われる。
【００３２】
初期的に，ＮＡＮＤゲートＮＡＧ１及びＮＡＧ２の出力は，それぞれ，電位”Ｌｏｗ”及び”Ｈｉｇｈ”であり，キャパシタＣ１は充電されておらず，キャパシタＣ２は充電されているとする。このとき，キャパシタＣ１が充電されていないから，ノードＮ１の電位は”Ｌｏｗ”である。ゆえに，ＮチャネルＭＯＳトランジスタＭＮ１はターンオフされ，ＮチャネルＭＯＳトランジスタＭＮ１のドレインの電位は”Ｈｉｇｈ”である。一方，キャパシタＣ２は充電されているから，ノードＮ２の電位は”Ｈｉｇｈ”である。ゆえに，ＮチャネルＭＯＳトランジスタＭＮ２はターンオンされ，ＮチャネルＭＯＳトランジスタＭＮ２のドレインの電位は”Ｌｏｗ””である。
【００３３】
ＮＡＮＤゲートＮＡＧ２の出力が電源電位ＶＣＣであることに応答して，ＮＡＮＤゲートＮＡＧ２の出力に接続されるＰチャネルＭＯＳトランジスタＭＰ２はターンオフされ，ＮチャネルＭＯＳトランジスタＭＮ４はターンオンされる。ＮチャネルＭＯＳトランジスタＭＮ４がターンオンされることにより，ノードＮ２が接地端子１６に接続され，キャパシタＣ２が，その電圧が０になるまで放電される。
【００３４】
一方，ＮＡＮＤゲートＮＡＧ１の出力が，電位”Ｌｏｗ”であることに応答して，ＮＡＮＤゲートＮＡＧ１の出力に接続されるＰチャネルＭＯＳトランジスタＭＰ１はターンオンされ，ＮチャネルＭＯＳトランジスタＭＮ３はターンオフされる。ＰチャネルＭＯＳトランジスタＭＰ１がターンオンされることにより，充電電流がキャパシタＣ１に供給され，キャパシタＣ１の充電が開始される。既述のように，充電電流は，制御電流Ｉ１と補正電流Ｉ２とがノードＮ３で重畳されることによって生成される。キャパシタＣ１が充電されることにより，ノードＮ１の電位，即ち，ＮチャネルＭＯＳトランジスタＭＮ１のゲートの電位は上昇する。
【００３５】
キャパシタＣ１の充電が進み，ＮチャネルＭＯＳトランジスタＭＮ１のゲート−ソース間電圧がＮチャネルＭＯＳトランジスタＭＮ１の閾値電圧を超えると，トランジスタＭＮ１がターンオンする。ＮチャネルＭＯＳトランジスタＭＮ１がターンオンすると，そのドレインの電位，即ち，ＮＡＮＤゲートＮＡＧ１の第２入力が”Ｌｏｗ”にスイッチする。これにより，ＮＡＮＤゲートＮＡＧ１，ＮＡＧ２で構成されるフリップフロップの状態が遷移し，ＮＡＮＤゲートＮＡＧ１の出力が電位”Ｈｉｇｈ”に，ＮＡＮＤゲートＮＡＧ２の出力が電位”Ｌｏｗ”に遷移する。
【００３６】
ＮＡＮＤゲートＮＡＧ１の出力が電位”Ｈｉｇｈ”，ＮＡＮＤゲートＮＡＧ２の出力が電位”Ｌｏｗ”に遷移すると，キャパシタＣ２の充電が開始され，キャパシタＣ１の放電が開始される。以後，同様の過程によってキャパシタＣ１，Ｃ２は交互に充電され，放電される。
【００３７】
２．閾値補正回路４の作用
上述されたマルチバイブレータ３の発振動作から理解されるように，マルチバイブレータ３の発振周波数は，キャパシタＣ１，Ｃ２の電圧を充放電回路５にフィードバックするＮチャネルＭＯＳトランジスタＭＮ１，ＭＮ２の閾値電圧によって影響を受ける。ＮチャネルＭＯＳトランジスタＭＮ１，ＭＮ２の閾値電圧（これらは，通常，ほぼ同一である）が高いほど，キャパシタＣ１，Ｃ２の充電が開始されてからＮチャネルＭＯＳトランジスタＭＮ１，ＭＮ２がターンオンされるまでにかかる時間が長くなり，発振回路１の発振周波数が低くなる。
【００３８】
閾値補正回路４は，一の半導体チップに形成されたＮチャネルＭＯＳトランジスタＭＮ１，ＭＮ２と，閾値補正回路４のＮチャネルＭＯＳトランジスタＭＮ５との閾値電圧が，ほぼ同一であることを利用して，ＮチャネルＭＯＳトランジスタＭＮ１，ＭＮ２の閾値電圧が高いほど大きな補正電流Ｉ２を生成する。当業者に周知であるように，異なる半導体チップに形成されたＮチャネルＭＯＳトランジスタの閾値電圧は，しばしば異なるが，一のチップに形成されたＮチャネルＭＯＳトランジスタの閾値電圧は，多くの場合，ほぼ同じである。ゆえに，ＮチャネルＭＯＳトランジスタＭＮ１，ＭＮ２の閾値電圧が高いほど，ＮチャネルＭＯＳトランジスタＭＮ５の閾値電圧も高い。既述のように，閾値補正回路４は，ＮチャネルＭＯＳトランジスタＭＮ５の閾値電圧が高いほど大きな補正電流Ｉ２を生成するから，結果として，ＮチャネルＭＯＳトランジスタＭＮ１，ＭＮ２の閾値電圧が高いほど大きな補正電流Ｉ２を生成する。
【００３９】
ＮチャネルＭＯＳトランジスタＭＮ１，ＭＮ２の閾値電圧が高いほど大きい補正電流Ｉ２が供給されることにより，ＮチャネルＭＯＳトランジスタＭＮ１，ＭＮ２の閾値電圧のバラツキによる発振周波数の変動が低減される。ＮチャネルＭＯＳトランジスタＭＮ１，ＭＮ２の閾値電圧が高いほど，大きな補正電流Ｉ２が供給される。補正電流Ｉ２が大きいほど，充電電流が大きくなり，発振回路１の発振周波数は高くなる。したがって，ＮチャネルＭＯＳトランジスタＭＮ１，ＭＮ２の閾値電圧が高いことによる発振周波数の低下は，補正電流Ｉ２の増大によって抑制される。逆も同様である。ＮチャネルＭＯＳトランジスタＭＮ１，ＭＮ２の閾値電圧の低下による発振周波数の上昇は，補正電流Ｉ２が小さくされることによって抑制される。
【００４０】
このように，ＮチャネルＭＯＳトランジスタＭＮ１，ＭＮ２の閾値電圧に応じて適切な補正電流Ｉ２が供給されることにより，発振回路１は，その発振周波数のバラツキが抑制される。
【００４１】
なお本実施の形態において，図１の発振回路１と相補である回路が使用され得ることは，当業者にとって自明的である。この場合，ＰチャネルＭＯＳトランジスタがＮチャネルＭＯＳトランジスタに置換され，ＮチャネルＭＯＳトランジスタがＰチャネルＭＯＳトランジスタに置換される。更に，発振回路１を流れる電流の向きが反対にされ，接地端子が電源端子に，電源端子が接地端子に置換される。閾値補正回路４は，ＮチャネルＭＯＳトランジスタＭＮ１，ＭＮ２が置換されたＰチャネルＭＯＳトランジスタの閾値電圧の絶対値が大きいほど，大きな補正電流Ｉ２をノードＮ３から引き出す。
【００４２】
また，ノードＮ１，ノードＮ２が，充分に大きな容量を有している場合には，キャパシタＣ１，Ｃ２はそれらに接続されないことも可能である。ノードＮ１は，少なくともＮチャネルＭＯＳトランジスタＭＮ１のゲート容量以上の容量を有している。ノードＮ２についても同様である。ただし，一般的に使用される発振周波数を得るためには，通常，キャパシタＣ１，Ｃ２が必要である。
【図面の簡単な説明】
【００４３】
【図１】図１は，本発明による実施の一形態の発振回路を示すブロック図である。
【符号の説明】
【００４４】
１：発振回路
２：電流供給回路
３：マルチバイブレータ
４：閾値補正回路
５：充放電回路
１１〜１６，２２〜２４：接地端子
２１：電源端子
ＭＮ１〜ＭＮ７：ＮチャネルＭＯＳトランジスタ
ＭＰ１〜ＭＰ６：ＰチャネルＭＯＳトランジスタ
ＮＡＧ１，ＮＡＧ２：ＮＡＮＤゲート
ＣＳ１〜ＣＳ４：定電流源
【図１】
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