(57)【要約】【課題】  電界効果型トランジスタが形成される半導体層の結晶性の劣化を抑制しつつ、電界効果型トランジスタを積層する。【解決手段】  単結晶半導体層２３ａ、絶縁層２８ａ、単結晶半導体層２３ｂおよび絶縁層２８ｂを絶縁層２２上に順次積層し、単結晶半導体層２３ａ、２３ｂの両側の側面にそれぞれ形成されたゲート絶縁膜２６ａ、２６ｂを介して単結晶半導体層２３ａ、２３ｂの両側の側壁にゲート電極２７を形成し、ゲート電極２７の両側にそれぞれ配置されたソース／ドレイン層２４ａ、２５ａを単結晶半導体層２３ａに形成するとともに、ゲート電極２７の両側にそれぞれ配置されたソース／ドレイン層２４ｂ、２５ｂを単結晶半導体層２３ｂに形成する。【選択図】      図３
2005327796.tif 000002
【特許請求の範囲】
【請求項１】
絶縁体上に形成された半導体層と、
前記半導体層の表面が露出されるように前記半導体層の側面に配置されたゲート電極と、
前記ゲート電極の両側にそれぞれ配置されるように前記半導体層に形成されたソース／ドレイン層とを備えることを特徴とする半導体装置。
【請求項２】
前記ソース／ドレイン層の側面にそれぞれ接触するように配置されたコンタクト層をさらに備えることを特徴とする請求項１記載の半導体装置。
【請求項３】
絶縁層を介して積層された単結晶半導体層と、
前記単結晶半導体層にそれぞれ形成された電界効果型トランジスタとを備えることを特徴とする半導体装置。
【請求項４】
前記電界効果型トランジスタは、
前記単結晶半導体層の側壁に配置されたゲート電極と、
前記ゲート電極の両側にそれぞれ配置されるように前記単結晶半導体層に形成されたソース／ドレイン層とを備えることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記ゲート電極は、前記単結晶半導体層の積層面に対して直交するように配置され、積層された複数の電界効果型トランジスタに対して共有されていることを特徴とする請求項４記載の半導体装置。
【請求項６】
前記電界効果型トランジスタは、Ｐチャネル電界効果型トランジスタおよびＮチャネル電界効果型トランジスタを含むことを特徴とする請求項５記載の半導体装置。
【請求項７】
前記ゲート電極は、最上層の単結晶半導体層の表面上に跨るようにして前記単結晶半導体層の両側の側壁に延伸されていることを特徴とする請求項４から６のいずれか１項記載の半導体装置。
【請求項８】
上層の単結晶半導体層は、下層の単結晶半導体層に形成されたソース／ドレイン層の表面側が露出されるように構成されていることを特徴とする請求項３から７のいずれか１項記載の半導体装置。
【請求項９】
絶縁体上に形成された半導体層の側面を露出させる開口部を形成する工程と、
前記開口部を介して前記半導体層の熱酸化を行うことにより、前記半導体層の側壁にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して前記開口部内に埋め込まれたゲート電極を形成する工程と、
前記半導体層の表面側からイオン注入を行うことにより、前記ゲート電極の両側にそれぞれ配置されたソース／ドレイン層を前記半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１０】
絶縁層を介して積層された半導体層の側面を露出させる開口部を形成する工程と、
前記開口部を介して前記半導体層の熱酸化を行うことにより、前記半導体層の側壁にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して前記開口部内に埋め込まれるとともに、最上層の半導体層の表面上に跨るように配置されたゲート電極を形成する工程と、
前記ゲート電極をマスクとして、前記半導体層の表面側から第１イオン注入を行うことにより、前記ゲート電極の両側にそれぞれ配置された第１ソース／ドレイン層を下層の半導体層に形成する工程と、
前記ゲート電極をマスクとして、前記半導体層の表面側から第２イオン注入を行うことにより、前記ゲート電極の両側にそれぞれ配置された第２ソース／ドレイン層を上層の半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１１】
下層の半導体層を互いに分離する第１溝を形成する工程と、
前記第１ソース／ドレイン層が形成される下層の半導体層の一部が露出するように上層の半導体層を互いに分離する第２溝を形成する工程と、
前記第１溝および前記第２溝に絶縁体を埋め込む工程とを備えることを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１２】
下層の半導体層に形成された第１ソース／ドレイン層の表面または側壁のいずれか少なくとも一方を露出させる工程と、
前記第１ソース／ドレイン層の表面または側壁のいずれか少なくとも一方に接触する第１コンタクト層を形成する工程と、
上層の半導体層に形成された第２ソース／ドレイン層の表面または側壁のいずれか少なくとも一方を露出させる工程と、
前記第２ソース／ドレイン層の表面または側壁のいずれか少なくとも一方に接触する第２コンタクト層を形成する工程とを備えることを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１３】
絶縁層を介して積層された半導体層上に絶縁膜を堆積させる工程と、
前記半導体層の側面および最上層の半導体層の表面のチャネル領域となる部分を露出させる開口部を前記絶縁膜に形成する工程と、
前記開口部を介して前記半導体層の熱酸化を行うことにより、前記開口部内の半導体層の側壁および最上層の半導体層の表面にゲート絶縁膜を形成する工程と、
前記開口部が形成された絶縁膜を介して、前記半導体層の表面側から第１イオン注入を行うことにより、前記チャネル領域の両側にそれぞれ配置された第１ソース／ドレイン層を下層の半導体層に形成する工程と、
前記開口部が形成された絶縁膜を介して、前記半導体層の表面側から第２イオン注入を行うことにより、前記チャネル領域の両側にそれぞれ配置された第２ソース／ドレイン層を上層の半導体層に形成する工程と、
前記ゲート絶縁膜を介して前記開口部内に埋め込まれたゲート電極を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１４】
絶縁層を介して積層された半導体層の側面を露出させる第１開口部を形成する工程と、
下層の半導体層の表面を露出させる第２開口部を形成する工程と、
前記第１および第２開口部を介して前記半導体層の熱酸化を行うことにより、前記第１開口部内の前記半導体層の側壁および前記第２開口部内の前記半導体層の表面にゲート絶縁膜を形成する工程と、
前記第２開口部内の前記半導体層の表面に形成されたゲート絶縁膜を除去する工程と、
前記ゲート絶縁膜を介して前記第１開口部内に埋め込まれたゲート電極を形成するとともに、前記第２開口部内に埋め込まれ、下層の半導体層に接触する第１コンタクト層を形成する工程と、
前記半導体層の表面側から第１イオン注入を行うことにより、前記ゲート電極の両側にそれぞれ配置された第１ソース／ドレイン層を下層の半導体層に形成する工程と、
前記半導体層の表面側から第２イオン注入を行うことにより、前記ゲート電極の両側にそれぞれ配置された第２ソース／ドレイン層を上層の半導体層に形成する工程と、
上層の半導体層に形成された第２ソース／ドレイン層を露出させる工程と、
前記第２ソース／ドレイン層に接触する第２コンタクト層を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置および半導体装置の製造方法に関し、特に、単結晶半導体層に形成された電界効果型トランジスタの積層構造に適用して好適なものである。
【背景技術】
【０００２】
ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板上に形成された電界効果型トランジスタは、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量が小さいなどの点から、その有用性が注目されている。
また、例えば、特許文献１には、大面積の絶縁膜上に結晶性および均一性の良いシリコン薄膜を形成するために、絶縁膜上に成膜された非晶質もしくは多結晶シリコン層に紫外線ビームをパルス状に照射することにより、正方形に近い単結晶粒が碁盤の目状に配列された多結晶シリコン膜を絶縁膜上に形成し、この多結晶シリコン膜の表面をＣＭＰ（化学的機械的研磨）にて平坦化する方法が開示されている。
【特許文献１】特開平１０−２６１７９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、絶縁膜上に形成されたシリコン薄膜には、グレインバウンダリ、マイクロツイン、その他様々の微小欠陥が存在する。このため、このようなシリコン薄膜に形成された電界効果型トランジスタは、完全単結晶シリコンに形成された電界効果型トランジスタに比べて、トランジスタ特性が劣るという問題があった。
また、シリコン薄膜に形成された電界効果型トランジスタを積層する場合、電界効果型トランジスタが下層に存在する。このため、上層のシリコン薄膜が形成される下地絶縁膜の平坦性が劣化するとともに、上層のシリコン薄膜を形成する際の熱処理条件などに制約がかかり、上層のシリコン薄膜の結晶性は下層のシリコン薄膜の結晶性に比べて劣るという問題があった。
【０００４】
そこで、本発明の目的は、電界効果型トランジスタが形成される半導体層の結晶性の劣化を抑制しつつ、電界効果型トランジスタを積層することが可能な半導体装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００５】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、絶縁体上に形成された半導体層と、前記半導体層の表面が露出されるように前記半導体層の側面に配置されたゲート電極と、前記ゲート電極の両側にそれぞれ配置されるように前記半導体層に形成されたソース／ドレイン層とを備えることを特徴とする。
これにより、半導体層の側面側にチャネル領域を形成することが可能となり、ゲート電極を半導体層の表面に配置することなく、電界効果型トランジスタを構成することが可能となる。このため、電界効果型トランジスタを半導体層に形成した場合においても、半導体層の表面側の平坦性を確保することが可能となり、電界効果型トランジスタを積層した場合においても、半導体層の結晶性の劣化を抑制することができる。
【０００６】
また、本発明の一態様に係る半導体装置によれば、前記ソース／ドレイン層の側面にそれぞれ接触するように配置されたコンタクト層をさらに備えることを特徴とする。
これにより、ソース／ドレイン層が形成された半導体層の表面側でコンタクトをとる必要がなくなる。このため、ソース／ドレイン層とコンタクトをとるために必要な面積を縮小することが可能となり、電界効果型トランジスタを微細化することを可能として、電界効果型トランジスタの小型化および低価格化を図ることができる。
【０００７】
また、本発明の一態様に係る半導体装置によれば、絶縁層を介して積層された単結晶半導体層と、前記単結晶半導体層にそれぞれ形成された電界効果型トランジスタとを備えることを特徴とする。
これにより、単結晶半導体層にそれぞれ形成された電界効果型トランジスタを積層することが可能となる。このため、チップサイズの増大を抑制しつつ、電界効果型トランジスタの集積化を図ることが可能となるとともに、電界効果型トランジスタの寄生容量を削減することを可能としつつ、急峻なサブスレッシュホールド特性を得ることができ、低電圧で高速動作させることができる。
【０００８】
また、本発明の一態様に係る半導体装置によれば、前記電界効果型トランジスタは、前記単結晶半導体層の側壁に配置されたゲート電極と、前記ゲート電極の両側にそれぞれ配置されるように前記単結晶半導体層に形成されたソース／ドレイン層とを備えることを特徴とする。
これにより、単結晶半導体層の側面側にチャネル領域を形成することが可能となり、単結晶半導体層の表面側の平坦性を確保しつつ、絶縁膜を介して単結晶半導体層を積層させることができる。このため、単結晶半導体層の結晶性の劣化を抑制しつつ、電界効果型トランジスタを積層することが可能となり、電界効果型トランジスタを低電圧で高速動作させることを可能としつつ、電界効果型トランジスタの高密度集積化を図ることができる。
【０００９】
また、本発明の一態様に係る半導体装置によれば、前記ゲート電極は、前記単結晶半導体層の積層面に対して直交するように配置され、積層された複数の電界効果型トランジスタに対して共有されていることを特徴とする。
これにより、複数の電界効果型トランジスタに共通に用いられるゲート電極を立てて配置することが可能となり、チップ面におけるゲート電極の占有面積を削減することが可能となるとともに、ゲート電極の配線長を短くすることができる。このため、伝播遅延を抑制しつつ、電界効果型トランジスタの高密度集積化を図ることが可能となるとともに、チップサイズを縮小することが可能となり、電界効果型トランジスタの高速化、小型化および低価格化を図ることができる。
【００１０】
また、本発明の一態様に係る半導体装置によれば、前記電界効果型トランジスタは、Ｐチャネル電界効果型トランジスタおよびＮチャネル電界効果型トランジスタを含むことを特徴とする。
これにより、電界効果型トランジスタを３次元的に配置することを可能としつつ、ＣＭＯＳインバータ、ＮＡＮＤ回路またはＮＯＲ回路などを構成することが可能となり、チップサイズの増大を抑制しつつ、様々の機能を有する素子を構成することができる。
【００１１】
また、本発明の一態様に係る半導体装置によれば、前記ゲート電極は、最上層の単結晶半導体層の表面上に跨るようにして前記単結晶半導体層の両側の側壁に延伸されていることを特徴とする。
これにより、単結晶半導体層の両側の側壁にチャネル領域を形成することが可能となり、チップサイズの増大を抑制しつつ、電界効果型トランジスタの駆動能力を増大させることが可能となる。また、最上層の単結晶半導体層の表面上に跨るようにゲート電極を配置することにより、単結晶半導体の表面側からイオン注入を行った場合においても、ゲート電極をマスクとしてソース／ドレイン層を単結晶半導体層に形成することが可能となり、単結晶半導体層の側壁に配置されたゲート電極に対して自己整合的にソース／ドレイン層を形成することが可能となる。このため、製造工程の煩雑化を抑制しつつ、特性の良好な電界効果型トランジスタを再現性よく作製することができる。
【００１２】
また、本発明の一態様に係る半導体装置によれば、上層の単結晶半導体層は、下層の単結晶半導体層に形成されたソース／ドレイン層の表面側が露出されるように構成されていることを特徴とする。
これにより、下層の単結晶半導体層に形成されたソース／ドレイン層とコンタクトをとる際に、上層の単結晶半導体層が邪魔になることを防止することができる。このため、電界効果型トランジスタが積層された場合においても、製造工程の煩雑化を抑制しつつ、電界効果型トランジスタの接続を行うことができる。
【００１３】
また、本発明の一態様に係る半導体装置の製造方法によれば、絶縁体上に形成された半導体層の側面を露出させる開口部を形成する工程と、前記開口部を介して前記半導体層の熱酸化を行うことにより、前記半導体層の側壁にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を介して前記開口部内に埋め込まれたゲート電極を形成する工程と、前記半導体層の表面側からイオン注入を行うことにより、前記ゲート電極の両側にそれぞれ配置されたソース／ドレイン層を前記半導体層に形成する工程とを備えることを特徴とする。
【００１４】
これにより、半導体層の表面にゲート電極を配置することなく、電界効果型トランジスタを構成することが可能となるとともに、半導体層の表面側からイオン注入を行うことにより、電界効果型トランジスタのソース／ドレイン層を形成することができる。このため、製造工程の煩雑化を抑制しつつ、半導体層に形成された電界効果型トランジスタを積層することが可能となり、電界効果型トランジスタの小型化および低価格化を図ることができる。
【００１５】
また、本発明の一態様に係る半導体装置の製造方法によれば、絶縁層を介して積層された半導体層の側面を露出させる開口部を形成する工程と、前記開口部を介して前記半導体層の熱酸化を行うことにより、前記半導体層の側壁にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を介して前記開口部内に埋め込まれるとともに、最上層の半導体層の表面上に跨るように配置されたゲート電極を形成する工程と、前記ゲート電極をマスクとして、前記半導体層の表面側から第１イオン注入を行うことにより、前記ゲート電極の両側にそれぞれ配置された第１ソース／ドレイン層を下層の半導体層に形成する工程と、前記ゲート電極をマスクとして、前記半導体層の表面側から第２イオン注入を行うことにより、前記ゲート電極の両側にそれぞれ配置された第２ソース／ドレイン層を上層の半導体層に形成する工程とを備えることを特徴とする。
【００１６】
これにより、ゲート電極を半導体層の表面に配置することなく、電界効果型トランジスタを構成することが可能となるとともに、ゲート電極を開口部内に埋め込むことで、複数の電界効果型トランジスタに共通に用いられるゲート電極を立てて配置することが可能となる。また、単結晶半導体の表面側からイオン注入を行った場合においても、ゲート電極をマスクとしてソース／ドレイン層を半導体層に形成することが可能となり、単結晶半導体層の側壁に配置されたゲート電極に対して自己整合的にソース／ドレイン層を形成することが可能となる。このため、伝播遅延を抑制しつつ、電界効果型トランジスタの高密度集積化を図ることが可能となるとともに、チップサイズを縮小することを可能としつつ、特性の良好な電界効果型トランジスタを再現性よく作製することが可能となり、電界効果型トランジスタの高速化、小型化および低価格化を図ることができる。
【００１７】
また、本発明の一態様に係る半導体装置の製造方法によれば、下層の半導体層を互いに分離する第１溝を形成する工程と、前記第１ソース／ドレイン層が形成される下層の半導体層の一部が露出するように上層の半導体層を互いに分離する第２溝を形成する工程と、前記第１溝および前記第２溝に絶縁体を埋め込む工程とを備えることを特徴とする。
これにより、下層の単結晶半導体層に形成されたソース／ドレイン層の表面側が上層の単結晶半導体層から露出されるように、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造を形成することが可能となる。このため、電界効果型トランジスタが積層された場合においても、製造工程の煩雑化を抑制しつつ、電界効果型トランジスタの接続を行うことが可能となるとともに、素子分離を安定して行うことを可能となる。
【００１８】
また、本発明の一態様に係る半導体装置の製造方法によれば、下層の半導体層に形成された第１ソース／ドレイン層の表面または側壁のいずれか少なくとも一方を露出させる工程と、前記第１ソース／ドレイン層の表面または側壁のいずれか少なくとも一方に接触する第１コンタクト層を形成する工程と、上層の半導体層に形成された第２ソース／ドレイン層の表面または側壁のいずれか少なくとも一方を露出させる工程と、前記第２ソース／ドレイン層の表面または側壁のいずれか少なくとも一方に接触する第２コンタクト層を形成する工程とを備えることを特徴とする。
【００１９】
これにより、ソース／ドレイン層が形成された半導体層の側壁にてコンタクトをとることが可能となる。このため、ソース／ドレイン層とコンタクトをとるために必要な面積を縮小することが可能となり、電界効果型トランジスタを微細化することを可能として、電界効果型トランジスタの小型化および低価格化を図ることができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、絶縁層を介して積層された半導体層上に絶縁膜を堆積させる工程と、前記半導体層の側面および最上層の半導体層の表面のチャネル領域となる部分を露出させる開口部を前記絶縁膜に形成する工程と、前記開口部を介して前記半導体層の熱酸化を行うことにより、前記開口部内の半導体層の側壁および最上層の半導体層の表面にゲート絶縁膜を形成する工程と、前記開口部が形成された絶縁膜を介して、前記半導体層の表面側から第１イオン注入を行うことにより、前記チャネル領域の両側にそれぞれ配置された第１ソース／ドレイン層を下層の半導体層に形成する工程と、前記開口部が形成された絶縁膜を介して、前記半導体層の表面側から第２イオン注入を行うことにより、前記チャネル領域の両側にそれぞれ配置された第２ソース／ドレイン層を上層の半導体層に形成する工程と、前記ゲート絶縁膜を介して前記開口部内に埋め込まれたゲート電極を形成する工程とを備えることを特徴とする。
【００２０】
これにより、積層された電界効果型トランジスタを単結晶半導体層に形成することを可能としつつ、開口部が形成された絶縁膜をマスクとしてソース／ドレイン層を半導体層に形成することが可能となる。このため、半導体層の側壁に配置されたゲート電極に対して自己整合的にソース／ドレイン層を形成することが可能となり、電界効果型トランジスタの３次元集積化を図ることを可能としつつ、特性の良好な電界効果型トランジスタを再現性よく作製することができる。
【００２１】
また、本発明の一態様に係る半導体装置の製造方法によれば、絶縁層を介して積層された半導体層の側面を露出させる第１開口部を形成する工程と、下層の半導体層の表面を露出させる第２開口部を形成する工程と、前記第１および第２開口部を介して前記半導体層の熱酸化を行うことにより、前記第１開口部内の前記半導体層の側壁および前記第２開口部内の前記半導体層の表面にゲート絶縁膜を形成する工程と、前記第２開口部内の前記半導体層の表面に形成されたゲート絶縁膜を除去する工程と、前記ゲート絶縁膜を介して前記第１開口部内に埋め込まれたゲート電極を形成するとともに、前記第２開口部内に埋め込まれ、下層の半導体層に接触する第１コンタクト層を形成する工程と、前記半導体層の表面側から第１イオン注入を行うことにより、前記ゲート電極の両側にそれぞれ配置された第１ソース／ドレイン層を下層の半導体層に形成する工程と、前記半導体層の表面側から第２イオン注入を行うことにより、前記ゲート電極の両側にそれぞれ配置された第２ソース／ドレイン層を上層の半導体層に形成する工程と、上層の半導体層に形成された第２ソース／ドレイン層を露出させる工程と、前記第２ソース／ドレイン層に接触する第２コンタクト層を形成する工程とを備えることを特徴とする。
【００２２】
これにより、積層された電界効果型トランジスタを単結晶半導体層に形成することを可能としつつ、ゲート電極と下層の半導体層に接触する第１コンタクト層とを一括して形成することが可能となる。このため、製造工程の簡略化を可能としつつ、電界効果型トランジスタの３次元集積化を図ることが可能となるとともに、特性の良好な電界効果型トランジスタを再現性よく作製することができる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１は、本発明の第１実施形態に係る半導体装置の概略構成を示す斜視図である。
図１において、支持基板１上には絶縁層２が形成され、絶縁層２上には単結晶半導体層３が形成されている。なお、支持基板１としては、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＳｉＣなどの半導体基板を用いるようにしてもよく、ガラス、サファイアまたはセラミックなどの絶縁性基板を用いるようにしてもよい。また、単結晶半導体層３の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＺｎＳｅなどを用いることができ、絶縁層２としては、例えば、ＳｉＯ2、ＳＩＯＮまたはＳｉ3Ｎ4などの絶縁層または埋め込み絶縁膜を用いることができる。また、単結晶半導体層３が絶縁層２上に形成された半導体基板としては、例えば、ＳＯＩ基板を用いることができ、ＳＯＩ基板としては、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｇｅｎ）基板、貼り合わせ基板またはレーザアニール基板などを用いることができる。また、単結晶半導体層３の代わりに、多結晶半導体層あるいはアモルファス半導体層を用いるようにしてもよい。
【００２４】
そして、単結晶半導体層３の側面にはゲート絶縁膜６が形成されている。そして、ゲート絶縁膜６の表面には、単結晶半導体層３の表面が露出されるように単結晶半導体層３の側面に配置されたゲート電極７が形成されている。また、単結晶半導体層３には、ゲート電極７の両側にそれぞれ配置されたソース／ドレイン層４、５が形成されている。そして、ソース／ドレイン層４、５上には、ソース／ドレイン層４、５とそれぞれコンタクトをとるためのコンタクト層８、９がそれぞれ形成されている。
【００２５】
これにより、単結晶半導体層３の側面側にチャネル領域を形成することが可能となり、ゲート電極７を単結晶半導体層３の表面に配置することなく、電界効果型トランジスタを構成することが可能となる。このため、電界効果型トランジスタを単結晶半導体層３に形成した場合においても、単結晶半導体層３の表面側の平坦性を確保することが可能となり、単結晶半導体層３を積層した場合においても、単結晶半導体層３の結晶性の劣化を抑制することができる。
【００２６】
図２は、本発明の第２実施形態に係る半導体装置の概略構成を示す斜視図である。
図２において、支持基板１１上には絶縁層１２が形成され、絶縁層１２上には単結晶半導体層１３が形成されている。そして、単結晶半導体層１３の側面にはゲート絶縁膜１６が形成されている。そして、ゲート絶縁膜１６の表面には、単結晶半導体層１３の表面が露出されるように単結晶半導体層１３の側面に配置されたゲート電極１７が形成されている。また、単結晶半導体層１３には、ゲート電極１７の両側にそれぞれ配置されたソース／ドレイン層１４、１５が形成されている。そして、絶縁層１２上には、ソース／ドレイン層１４、１５の側壁にそれぞれ接触するように配置されたコンタクト層１８、１９が形成されている。
【００２７】
これにより、ソース／ドレイン層１４、１５の表面側でコンタクトをとる必要がなくなり、ソース／ドレイン層１４、１５の表面側の面積を縮小することが可能となる。このため、電界効果型トランジスタを微細化することが可能となり、電界効果型トランジスタの小型化および低価格化を図ることができる。
図３は、本発明の第３実施形態に係る半導体装置の概略構成を示す斜視図である。
【００２８】
図３において、支持基板２１上には絶縁層２２が形成されている。そして、単結晶半導体層２３ａ、絶縁層２８ａ、単結晶半導体層２３ｂおよび絶縁層２８ｂが絶縁層２２上に順次積層されている。そして、単結晶半導体層２３ａの両側の側面にはゲート絶縁膜２６ａが形成されるとともに、単結晶半導体層２３ｂの両側の側面にはゲート絶縁膜２６ｂが形成されている。そして、ゲート絶縁膜２６ａ、２６ｂの表面には、単結晶半導体層２３ｂの表面上に跨るようにして単結晶半導体層２３ａ、２３ｂの両側の側壁に延伸されるとともに、単結晶半導体層２３ａ、２３ｂの積層面に対して直交するように配置されたゲート電極２７が形成されている。また、単結晶半導体層２３ａには、ゲート電極２７の両側にそれぞれ配置されたソース／ドレイン層２４ａ、２５ａが形成されている。また、単結晶半導体層２３ｂには、ゲート電極２７の両側にそれぞれ配置されたソース／ドレイン層２４ｂ、２５ｂが形成されている。
【００２９】
これにより、単結晶半導体層２３ａ、２３ｂの側面側にチャネル領域を形成することが可能となり、単結晶半導体層２３ａ、２３ｂの表面側にゲート電極２７を配置することなく、電界効果型トランジスタを構成することが可能となる。このため、電界効果型トランジスタを単結晶半導体層２３ａ、２３ｂにそれぞれ形成した場合においても、単結晶半導体層２３ａ、２３ｂの表面側の平坦性を確保することが可能となり、単結晶半導体層２３ａ、２３ｂを積層した場合においても、単結晶半導体層２３ａ、２３ｂの結晶性の劣化を抑制することができる。このため、チップサイズの増大を抑制しつつ、電界効果型トランジスタの集積化を図ることが可能となるとともに、電界効果型トランジスタの寄生容量を削減することを可能としつつ、急峻なサブスレッシュホールド特性を得ることができ、低電圧で高速動作させることができる。
【００３０】
また、単結晶半導体層２３ａ、２３ｂの積層面と直交するようにゲート電極２７を配置することにより、チップ面内におけるゲート電極２７の占有面積を削減することが可能となるとともに、ゲート電極２７の配線長を短くすることができる。このため、伝播遅延を抑制しつつ、電界効果型トランジスタの高密度集積化を図ることが可能となるとともに、チップサイズを縮小することが可能となり、電界効果型トランジスタの高速化、小型化および低価格化を図ることができる。
【００３１】
また、最上層の単結晶半導体層２３ｂの表面上に跨るようにゲート電極２７を配置することにより、単結晶半導体層２３ｂの表面側からイオン注入を行った場合においても、ゲート電極２７をマスクとして単結晶半導体層２３ａ、２３ｂにソース／ドレイン層２４ａ、２５ａおよびソース／ドレイン層２４ｂ、２５ｂをそれぞれ形成することが可能となる。このため、単結晶半導体層２３ａ、２３ｂの側壁に配置されたゲート電極２７に対して自己整合的にソース／ドレイン層２４ａ、２５ａおよびソース／ドレイン層２４ｂ、２５ｂをそれぞれ形成することが可能となり、製造工程の煩雑化を抑制しつつ、特性の良好な電界効果型トランジスタを再現性よく作製することができる。
【００３２】
図４（ａ）〜図１３（ａ）は、本発明の第４実施形態に係る半導体装置の製造方法を示す平面図、図４（ｂ）〜図１３（ｂ）は、図４（ａ）〜図１３（ａ）のＡ１−Ａ１´〜Ａ１０−Ａ１０´線でそれぞれ切断した断面図、図４（ｃ）〜図１３（ｃ）は、図４（ａ）〜図１３（ａ）のＢ１−Ｂ１´〜Ｂ１０−Ｂ１０´線でそれぞれ切断した断面図である。なお、この第４実施形態では、図３の構成の製造方法を例にとって説明する。
【００３３】
図４において、絶縁層３２、単結晶半導体層３３、絶縁層３４および単結晶半導体層３５が半導体基板３１上に順次積層されている。なお、半導体基板３１および単結晶半導体層３３、３５としては、例えば、Ｓｉを用いることができる。また、半導体基板３１上に順次積層された絶縁層３２、単結晶半導体層３３、絶縁層３４および単結晶半導体層３５を形成する場合、注入エネルギーの異なる高濃度の酸素イオンを半導体基板３１に導入し、酸素イオンが導入された領域の熱酸化を行うことにより、絶縁層３２、３４を半導体基板３１上に形成することができる。
【００３４】
次に、図５に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、単結晶半導体層３５、絶縁層３４、単結晶半導体層３３および絶縁層３２をパターニングすることにより、半導体基板３１を露出させる溝３６を所定の方向に沿って形成するとともに、半導体基板３１を露出させる溝３８を溝３６と直交する方向に沿って形成する。
なお、溝３６、３８の形成時に半導体基板３１を露出させる場合、半導体基板３１の表面でエッチングを止めるようにしてもよいし、半導体基板３１をオーバーエッチングして半導体基板３１に凹部を形成するようにしてもよい。
【００３５】
さらに、フォトリソグラフィー技術およびエッチング技術を用いて、単結晶半導体層３５および絶縁層３４をパターニングすることにより、溝３６と重なるように配置された溝３６よりも幅の広い溝３７を形成し、単結晶半導体層３３の両端部の近傍の表面を露出させる。なお、溝３６、３８の配置位置は、半導体層３３の素子分離領域に対応させることができ、溝３７、３８の配置位置は、半導体層３５の素子分離領域に対応させることができる。
【００３６】
次に、図６に示すように、半導体基板３１および単結晶半導体層３３、３５の熱酸化を行うことにより、単結晶半導体層３３、３５の側壁および溝３６、３８内の半導体基板３１の表面に酸化膜３９を形成する。そして、ＣＶＤなどの方法により、酸化膜３９が形成された溝３６〜３８内が埋め込まれるようにして、単結晶半導体層３５上に絶縁層を堆積する。そして、ＣＭＰ（化学的機械的研磨）などの方法を用いて絶縁層を平坦化することにより、単結晶半導体層３５の表面を露出させ、埋め込み絶縁層４０を溝３６〜３８内に形成する。なお、埋め込み絶縁層４０としては、例えば、ＳｉＯ2またはＳｉ3Ｎ4などを用いることができる。
【００３７】
次に、図７に示すように、ＣＶＤなどの方法により、単結晶半導体層３５上に絶縁層４１を堆積する。なお、絶縁層４１としては、例えば、ＳｉＯ2などを用いることができる。
次に、図８に示すように、フォトリソグラフィー技術およびエッチング技術を用いて絶縁層４１、埋め込み絶縁層４０および酸化膜３９をパターニングすることにより、単結晶半導体層３３、３５の側面を露出させる開口部４２を形成する。なお、開口部４２は、溝３８が形成された素子分離領域内に配置することができる。
【００３８】
ここで、結晶半導体層３３、３５の側面を露出させる開口部４２を形成する場合、半導体基板３１の表面でエッチングを止めるようにしてもよいし、半導体基板３１をオーバーエッチングして半導体基板３１に凹部を形成するようにしてもよい。なお、結晶半導体層３３、３５の側面を露出させる開口部４２を形成する場合、半導体基板３１を必ずしも露出させる必要はなく、絶縁層３２の表面でエッチングを止めるようにしてもよいし、絶縁層３２をオーバーエッチングして絶縁層３２に凹部を形成するようにしてもよい。
【００３９】
次に、図９に示すように、半導体基板３１および単結晶半導体層３３、３５の熱酸化を行うことにより、単結晶半導体層３５、３３の側壁にゲート絶縁膜４３ａ、４３ｂをそれぞれ形成するとともに、開口部４２内の半導体基板３１の表面にゲート絶縁膜４３ｃを形成する。なお、熱酸化にて単結晶半導体層３５、３３の側壁に犠牲酸化膜を一旦形成し、その犠牲酸化膜を除去してから、単結晶半導体層３５、３３の側壁にゲート絶縁膜４３ａ、４３ｂを形成するようにしてもよい。
【００４０】
そして、ＣＶＤなどの方法により、開口部４２内が埋め込まれるようにして、導電層を絶縁層４１上に堆積する。そして、フォトリソグラフィー技術およびエッチング技術を用いて導電層をパターニングすることにより、半導体層３５の表面上に跨るようにして、開口部４２内に埋め込まれたゲート電極４４を形成する。
これにより、ゲート電極４４を開口部４２内に埋め込むことで、半導体基板３１上にゲート電極４４を立てて配置することが可能となるとともに、単結晶半導体層３３、３５にそれぞれ形成される電界効果型トランジスタに対してゲート電極４４を共用することが可能となる。このため、チップ面におけるゲート電極４４の占有面積を削減することが可能となるとともに、ゲート電極４４の配線長を短くすることができ、伝播遅延を抑制しつつ、電界効果型トランジスタの高密度集積化を図ることが可能となるとともに、チップサイズを縮小することが可能となり、電界効果型トランジスタの高速化、小型化および低価格化を図ることができる。
【００４１】
なお、ゲート電極４４の材質としては、多結晶シリコンの他、ＷやＴｉＮなどの金属膜を用いるようにしてもよい。
次に、図１０に示すように、単結晶半導体層３５の表面側から不純物のイオン注入Ｐ１を選択的に行うことにより、ゲート電極４４の両側にそれぞれ配置されたソース／ドレイン層４５ａ、４５ｂを単結晶半導体層３３に形成する。なお、ソース／ドレイン層４５ａ、４５ｂを単結晶半導体層３３に形成する場合、不純物の飛程距離が単結晶半導体層３３の深さに対応するようにイオン注入Ｐ１のエネルギーを選択することができる。
【００４２】
ここで、最上層の単結晶半導体層３５の表面上に跨るようにゲート電極４４を配置することにより、単結晶半導体層３５の表面側からイオン注入を行った場合においても、ゲート電極４４をマスクとして単結晶半導体層３３にソース／ドレイン層４５ａ、４５ｂを形成することが可能となり、単結晶半導体層３３の側壁に配置されたゲート電極４４に対して自己整合的にソース／ドレイン層４５ａ、４５ｂを形成することが可能となる。このため、製造工程の煩雑化を抑制しつつ、特性の良好な電界効果型トランジスタを単結晶半導体層３３に再現性よく作製することができる。
【００４３】
次に、図１１に示すように、単結晶半導体層３５の表面側から不純物のイオン注入Ｐ２を選択的に行うことにより、ゲート電極４４の両側にそれぞれ配置されたソース／ドレイン層４６ａ、４６ｂを単結晶半導体層３５に形成する。なお、ソース／ドレイン層４６ａ、４６ｂを単結晶半導体層３５に形成する場合、不純物の飛程距離が単結晶半導体層３５の深さに対応するようにイオン注入Ｐ２のエネルギーを選択することができる。
【００４４】
ここで、最上層の単結晶半導体層３５の表面上に跨るようにゲート電極４４を配置することにより、単結晶半導体層３５の表面側からイオン注入を行った場合においても、ゲート電極４４をマスクとして単結晶半導体層３５にソース／ドレイン層４６ａ、４６ｂを形成することが可能となり、単結晶半導体層３５の側壁に配置されたゲート電極４４に対して自己整合的にソース／ドレイン層４６ａ、４６ｂを形成することが可能となる。
【００４５】
また、単結晶半導体層３３、３５の両側の側壁にゲート電極４４を設けることで、単結晶半導体層３３、３５の両側の側壁にチャネル領域をそれぞれ形成することが可能となる。このため、製造工程の煩雑化を抑制しつつ、電界効果型トランジスタの駆動能力を増大させることが可能となるとともに、チップサイズの増大を抑制することが可能となり、電界効果型トランジスタの高速化、小型化および低価格化を図ることができる。
【００４６】
なお、ソース／ドレイン層４５ａ、４５ｂおよびソース／ドレイン層４６ａ、４６ｂの導電型は互いに異なるようにしてもよい。これにより、Ｐチャネル電界効果型トランジスタおよびＮチャネル電界効果型トランジスタとを同一基板上で互いに積層させることが可能となる。このため、電界効果型トランジスタを３次元的に配置することを可能としつつ、ＣＭＯＳインバータ、ＮＡＮＤ回路またはＮＯＲ回路などを構成することが可能となり、チップサイズの増大を抑制しつつ、様々の機能を有する素子を構成することができる。
【００４７】
次に、図１２に示すように、フォトリソグラフィー技術およびエッチング技術を用いて絶縁層４１、埋め込み絶縁層４０および酸化膜３９をパターニングすることにより、ソース／ドレイン層４５ａ、４５ｂの表面を露出させる開口部５０を形成する。そして、ＣＶＤなどの方法により、開口部５０内が埋め込まれるようにして、絶縁層４１上に導電層を堆積する。そして、フォトリソグラフィー技術およびエッチング技術を用いて導電層をパターニングすることにより、ソース／ドレイン層４５ａ、４５ｂとコンタクトをとるためのコンタクト層４７を絶縁層４１上に形成する。
【００４８】
ここで、溝３６より溝３７の幅を広くすることにより、下層の単結晶半導体層３３に形成されたソース／ドレイン層４５ａ、４５ｂの両端部の近傍を上層の単結晶半導体層３５から露出させることができる。このため、製造工程の煩雑化を抑制しつつ、ソース／ドレイン層４５ａ、４５ｂとコンタクトをとることが可能となる。
次に、図１３に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、絶縁層４１をパターニングすることにより、ソース／ドレイン層４６ａ、４６ｂの表面を露出させる開口部５１を形成する。そして、ＣＶＤなどの方法により、開口部５１内が埋め込まれるようにして、絶縁層４１上に導電層を堆積する。そして、フォトリソグラフィー技術およびエッチング技術を用いて導電層をパターニングすることにより、ソース／ドレイン層４６ａ、４６ｂとコンタクトをとるためのコンタクト層４８を絶縁層４１上に形成する。
【００４９】
図１４（ａ）は、本発明の第５実施形態に係る半導体装置の製造方法を示す平面図、図１４（ｂ）は、図１４（ａ）のＡ１１−Ａ１１´線で切断した断面図、図１４（ｃ）は、図１４（ａ）のＢ１１−Ｂ１１´線で切断した断面図である。
なお、上述した第４実施形態では、ソース／ドレイン層４５ａ、４５ｂとコンタクトをとるためのコンタクト層４７をソース／ドレイン層４５ａ、４５ｂ上に配置する方法について説明したが、この第５実施形態では、ソース／ドレイン層４５ａ、４５ｂとコンタクトをとるためのコンタクト層４９をソース／ドレイン層４５ａ、４５ｂ上およびソース／ドレイン層４５ａ、４５ｂの側壁に配置するようにしたものである。
【００５０】
図１４において、図１１のソース／ドレイン層４６ａ、４６ｂを単結晶半導体層３５に形成した後、フォトリソグラフィー技術およびエッチング技術を用いて、埋め込み絶縁層４０および酸化膜３９をパターニングすることにより、ソース／ドレイン層４５ａ、４５ｂの表面および側壁を露出させる開口部５２を形成する。そしてＣＶＤなどの方法により、開口部５２内が埋め込まれるようにして、絶縁層４１上に導電層を堆積する。そして、フォトリソグラフィー技術およびエッチング技術を用いて導電層をパターニングすることにより、ソース／ドレイン層４５ａ、４５ｂの側壁にてコンタクトをとるためのコンタクト層４９を絶縁層４１上に形成する。
【００５１】
これにより、ソース／ドレイン層４５ａ、４５ｂの表面側でコンタクトをとる必要がなくなり、ソース／ドレイン層４５ａ、４５ｂの表面側の面積を縮小することが可能となる。このため、電界効果型トランジスタを微細化することが可能となり、電界効果型トランジスタの小型化および低価格化を図ることができる。
なお、上述した実施形態では、電界効果型トランジスタが形成された単結晶半導体層を２層分だけ積層する方法について説明したが、電界効果型トランジスタが形成された単結晶半導体層を３層以上積層するようにしてもよい。
【００５２】
また、上述した実施形態では、ゲート電極４４をマスクとしてソース／ドレイン層４５ａ、４５ｂ、４６ａ、４６ｂを形成する方法について説明したが、ソース／ドレイン層４５ａ、４５ｂ、４６ａ、４６ｂを形成する際に、ゲート電極４４を形成するためのレジストパターンをイオン注入用のマスクとして用いるようにしてもよい。
さらに、ソース／ドレイン層４５ａ、４５ｂ、４６ａ、４６ｂをゲート電極４４に対して自己整合的に形成する場合、ゲート電極４４を形成する前に、単結晶半導体層３５の表面および単結晶半導体層３３、３５の側面のチャネル領域となる部分を露出させる開口部を絶縁層４１に形成し、チャネル領域となる部分を露出させる開口部が形成された絶縁層４１をマスクとしてイオン注入を行うことにより、ソース／ドレイン層４５ａ、４５ｂ、４６ａ、４６ｂをそれぞれ形成するようにしてもよい。そして、ソース／ドレイン層４５ａ、４５ｂ、４６ａ、４６ｂがそれぞれ形成された後、絶縁層４１に形成された開口部にゲート電極４４を埋め込むことにより、ソース／ドレイン層４５ａ、４５ｂ、４６ａ、４６ｂをゲート電極４４に対して自己整合的に配置することができる。
【００５３】
また、上述した実施形態では、ゲート電極４４を形成した後、ゲート電極４４をマスクとして、ソース／ドレイン層４５ａ、４５ｂ、４６ａ、４６ｂを形成し、その後にコンタクト層４７、４８を形成する方法について説明したが、ゲート電極４４とコンタクト層４７とを一括して形成するようにしてもよい。
【図面の簡単な説明】
【００５４】
【図１】本発明の第１実施形態に係る半導体装置の概略構成を示す斜視図。
【図２】本発明の第２実施形態に係る半導体装置の概略構成を示す斜視図。
【図３】本発明の第３実施形態に係る半導体装置の概略構成を示す斜視図。
【図４】本発明の第４実施形態に係る半導体装置の製造方法を示す図。
【図５】本発明の第４実施形態に係る半導体装置の製造方法を示す図。
【図６】本発明の第４実施形態に係る半導体装置の製造方法を示す図。
【図７】本発明の第４実施形態に係る半導体装置の製造方法を示す図。
【図８】本発明の第４実施形態に係る半導体装置の製造方法を示す図。
【図９】本発明の第４実施形態に係る半導体装置の製造方法を示す図。
【図１０】本発明の第４実施形態に係る半導体装置の製造方法を示す図。
【図１１】本発明の第４実施形態に係る半導体装置の製造方法を示す図。
【図１２】本発明の第４実施形態に係る半導体装置の製造方法を示す図。
【図１３】本発明の第４実施形態に係る半導体装置の製造方法を示す図。
【図１４】本発明の第５実施形態に係る半導体装置の製造方法を示す図。
【符号の説明】
【００５５】
１、１１、２１、３１  半導体基板、２、１２、２２、２８ａ、２８ｂ、３２、３４、４１  絶縁層、３、１３、２３ａ、２３ｂ、３３、３５  単結晶半導体層、４、５、１４、１５、２４ａ、２５ａ、２４ｂ、２５ｂ、４５ａ、４５ｂ、４６ａ、４６ｂ  ソース／ドレイン層、６、１６、２６ａ、２６ｂ、４３ａ〜４３ｃ  ゲート絶縁膜、７、１７、２７、４４  ゲート電極、８、９、１８、１９、４７、４８、４９  コンタクト層、３６、３７、３８  溝、３９  酸化膜、４０  埋め込み絶縁層、４２、５０、５１、５２  開口部
【図１】
2005327796.tif 000003
【図２】
2005327796.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2005327796.tif 000009
【図８】
2005327796.tif 000010
【図９】
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【図１０】
2005327796.tif 000012
【図１１】
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【図１２】
2005327796.tif 000014
【図１３】
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【図１４】
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