(57)【要約】    【課題】  コンタクトあるいはビアの評価を大規模かつ短時間で行うと共に、高感度に行うことを目的とする。    【解決手段】  スイッチング用ＭＯＳＦＥＴ１０１のソース端子に他端が接地されたコンタクトまたはビアが接続され、スイッチング用ＭＯＳＦＥＴ１０１のドレイン端子にインバーター１０４と他端が接地された容量１０３が接続され、スイッチング用ＭＯＳＦＥＴ１０１のゲートは信号端子１０７に接続され、インバーター１０４は出力端子１０６に接続される抵抗測定回路を用い、容量１０３に充電してから所定の時間後のインバーター１０４出力値からコンタクトまたはビアの抵抗値を評価することにより、コンタクトあるいはビアの評価を大規模かつ短時間で行うと共に、高感度に行うことができる。【選択図】  図１
2005203578.tif 000002
【特許請求の範囲】
【請求項１】
一端が接地された測定対象となる少なくともコンタクトまたはビアからなる抵抗素子と、一端が接地された容量と、インバーターと、ソース端子を前記抵抗素子の他端，ゲート端子を信号端子，ドレイン端子を前記容量の他端および前記インバーターの入力端子に接続するスイッチング用ＭＯＳＦＥＴとで構成され前記コンタクトの抵抗値を評価する測定回路において、
前記容量に電荷を充電するステップと、
前記信号端子により前記スイッチング用ＭＯＳＦＥＴをＯＮ状態にして前記容量に充電された電荷を前記コンタクト経由で放電するステップと、
前記スイッチング用ＭＯＳＦＥＴがＯＮしてから所定時間後の前記インバーターの出力信号値を確認するステップと
を有し、前記インバーターの出力信号値により前記コンタクトの抵抗値が規格を満たしているかを判定することを特徴とする半導体装置の評価方法。
【請求項２】
様々な抵抗値の前記抵抗素子に対して前記スイッチング用ＭＯＳＦＥＴがＯＮしてから前記インバーターの出力信号が反転するまでの時間であるアクセスタイムを求め、前記抵抗素子の抵抗値と前記アクセスタイムの関係からアクセスタイム規格及び抵抗値の規格を決めるステップを有することを特徴とする請求項１記載の半導体装置の評価方法。
【請求項３】
前記容量に配線寄生容量を用いることを特徴とする請求項１または請求項２のいずれかに記載の半導体装置の評価方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の評価方法に関するものである。
【背景技術】
【０００２】
半導体装置に用いられているコンタクトおよびビアは、重要な構成部品の一つであり、半導体プロセスの開発時は勿論、半導体装置の量産時においてもコンタクトおよびビアの評価は重要な評価項目の１つである。コンタクトおよびビアの評価すべき内容は２つある。１つ目は初期特性としてコンタクトあるいはビアのコンタクト抵抗値が高抵抗になっていないかどうかの評価である。２つ目は信頼性からの観点で、ストレス（温度、電流）加速試験後にコンタクトあるいはビアのコンタクト抵抗値が初期値と比較し高抵抗化していないかどうかの評価である。
【０００３】
コンタクトあるいはビアのコンタクト抵抗に関する初期不良（初期特性が高抵抗）を多数のコンタクトあるいはビアに対して大規模に評価するために、従来ＴＥＧ（Ｔｅｓｔ  Ｅｌｅｍｅｎｔ  Ｇｒｏｕｐ）が用いられてきた。コンタクトあるいはビアの信頼性不良（ストレス印加後に高抵抗化）を大規模に評価するＴＥＧとしてはＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）と上記従来のＴＥＧが用いられてきた。
【０００４】
従来のＴＥＧは、レチクル全面に評価パターンを配置した構成で、その評価方法について図２を参照しながら説明する。
図２（ａ）は従来の半導体装置の抵抗測定回路を説明する概念図であり、図２（ｂ）は従来の半導体装置の評価方法を説明するフローチャートである。
【０００５】
図２（ａ）において、コンタクトチェーン，ビアチェーン等の測定対象に対応する抵抗素子７０１の両端に電流源７０２と電圧計７０３を接続して構成される抵抗測定回路を示している。ここでコンタクトチェーンは、一本の拡散層、ポリシリコン導電体などの両端にコンタクトホールを形成したものをアルミニウムなどの配線で多数直列に接続した構造体であり、ビアチェーンはコンタクトチェーンと同構造であるがコンタクトホールがアルミニウムなどの金属配線層間を接続するものになっている構造体をいう。そしてこの構造体における抵抗値は、拡散層、ポリシリコン導電体、アルミニウム配線などの抵抗値とコンタクト抵抗の総和であり、容易にわかるようにチェーンの中の接続数が多ければ多いほど高い抵抗を示す。
【０００６】
次に、上記構成の抵抗測定回路を用いて、コンタクトチェーンなどの抵抗素子７０１を測定する方法について説明する。
図２（ｂ）において、まず、電流源７０２により抵抗７０１に定電流Ｉを印加する（ステップ７−ａ）。次に、電流が安定するまでの時間約５０ｍｓ待った後に電圧計７０３にて抵抗７０１両端の電圧Ｖを測定する（ステップ７−ｂ）。次に、求めた電圧Ｖと電流Ｉより抵抗Ｒを算出する（ステップ７−ｃ）。次に、抵抗Ｒがあらかじめ設定した規格Ｒｓｐｅｃより小さいか判断する（ステップ７−ｄ）。最後に、Ｒ＜Ｒｓｐｅｃの場合Ｐａｓｓ（良）、Ｒ≧Ｒｓｐｅｃの場合Ｆａｉｌ（不良）と判断する（ステップ７−ｅ）。規格Ｒｓｐｅｃは、例えばコンタクトチェーンの場合はコンタクト抵抗が、集積回路の性能を劣化させない程度に低く良好な値を有するときのコンタクトチェーン全体の抵抗値である。
【０００７】
次に、コンタクトホールあるいはビアホールのコンタクト抵抗に関する信頼性不良の評価方法について説明する。コンタクトあるいはビアに与えるストレスとして、熱ストレスと電流ストレスがある。
【０００８】
まず、熱ストレスを掛けた場合の評価方法について説明する。上記従来ＴＥＧで説明した構成の抵抗測定回路をウェハ上全面にわたって多数作成し、コンタクトあるいはビアチェーンの初期抵抗値を測定する。続いて、恒温保存炉にウェハを保管し、所定の時間放置する。続いて、再度、初期抵抗値を測定した場合と同様に抵抗値測定を行う。以降、恒温保存炉保管と抵抗測定を規定の回数実施する。コンタクトあるいはビアチェーンなどの同一評価素子の抵抗値の推移が初期抵抗値に対し、例えば、１０％以上高抵抗化した場合、信頼性不良とする。信頼性評価においてはチェーンを構成するコンタクトホールのコンタクト抵抗がストレス印加によって上昇するのであり、この上昇分が主としてチェーン全体の抵抗の高抵抗化寄与分として現れてくるのである。
【０００９】
次に、電流ストレスを掛けた場合の評価方法について説明する。従来ＴＥＧはコンタクトあるいはビアの評価規模を稼ぐためにコンタクトあるいはビアチェーンのような評価素子１個当たりのコンタクトあるいはビア数を１００ｋ〜１０Ｍ個程度にしている。そのためチェーン全体の抵抗値が１Ｍから１００ＭΩ程度と高く、評価素子の両端に５Ｖ印加しても電流は５０ｎＡ〜５μＡ程度しか流れない。実製品では、１個のコンタクトあるいはビアに最大２ｍＡ程度の電流が流れることを考慮すると、従来コンタクトあるいはビアチェーンのようなＴＥＧで電流ストレスを掛けた信頼性評価することに意味を持たない。唯一、ＳＲＡＭを動作させることでコンタクトあるいはビアに２００μＡ程度の電流を流すことは可能であるが、この手法を用いても２ｍＡの１割に過ぎない。ＳＲＡＭは、信頼性不良が発生した場合、フェイルしたメモリーセルのアドレスがわかるすなわちフェイルしたコンタクトの場所がわかるのでコンタクトあるいはビア評価に用いられる。従来のコンタクト評価方法としては例えば特許文献１、２または３等に記載されている。
【特許文献１】特開昭６３−３３６６５号公報
【特許文献２】特開昭６３−２９９３５８号公報
【特許文献３】特開平０７−８６３５１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、近年、半導体装置の素子パターンの微細化に伴い、コンタクトおよびビアの形状が微細化されると共に、集積度を上げるためにコンタクトあるいはビア１つで複数導電層間の接続を取るレイアウトが増加し、このような形式のコンタクトは１チップ当たり５百万個に達している。また、コンタクト数を五百万個とした場合、コンタクト不良による不良チップの発生率を仮に１％とすると５億個のコンタクトの中から１個の不良コンタクトを抽出、場所特定し評価解析する必要がある。さらに、配線あるいはその一部としてコバルトシリサイド、Ｃｕ等の新材料、ＳＡＣ（Ｓｅｌｆ  Ａｌｉｇｎ  Ｃｏｎｔａｃｔ）構造、デュアルダマシン構造等の新構造を採用するようになってきている。そのために製造プロセスが複雑となり、コンタクトあるいはビアの不良発生割合が上がると共に評価解析が困難なものとなってきているという問題点があった。
【００１１】
上記課題を解決するためには、コンタクトあるいはビアの評価を、コンタクト数、ビア数をできるだけ多くして大規模ではあるが従来よりも短時間で行う必要がある。また、ウェハの大口径化に対応し、ウェハ面内での特性のばらつきの抑制や半導体装置の動作マージン確認の必要性から、１コンタクトあるいはビア当たりの抵抗変化を数十Ω程度まで検出可能な評価方法が不可欠となってきている。さらに、信頼性評価においても１個が数ｋΩに高抵抗化したコンタクトあるいはビアを検出する必要が出てきた。
【００１２】
ところが、従来の技術ではコンタクトあるいはビアチェーンのような評価素子１個当たりの抵抗値が１Ｍ〜１００ＭΩと高く、コンタクトあるいはビア１個の抵抗値が１００ｋ〜１０ＭΩ以上に高抵抗化しないとチェーンの抵抗変化として検出できないという問題点があった。
【００１３】
本発明の半導体装置の評価方法は、コンタクトあるいはビアの評価を大規模かつ短時間で行うと共に、高感度に行うことを目的とする。
【課題を解決するための手段】
【００１４】
上記目的を達成するために、本発明における請求項１記載の半導体装置の評価方法は、一端が接地された測定対象となる少なくともコンタクトまたはビアからなる抵抗素子と、一端が接地された容量と、インバーターと、ソース端子を前記抵抗素子の他端，ゲート端子を信号端子，ドレイン端子を前記容量の他端および前記インバーターの入力端子に接続するスイッチング用ＭＯＳＦＥＴとで構成され前記コンタクトの抵抗値を評価する測定回路において、前記容量に電荷を充電するステップと、前記信号端子により前記スイッチング用ＭＯＳＦＥＴをＯＮ状態にして前記容量に充電された電荷を前記コンタクト経由で放電するステップと、前記スイッチング用ＭＯＳＦＥＴがＯＮしてから所定時間後の前記インバーターの出力信号値を確認するステップとを有し、前記インバーターの出力信号値により前記コンタクトの抵抗値が規格を満たしているかを判定することを特徴とする。
【００１５】
請求項２記載の半導体装置の評価方法は、請求項１記載の半導体装置の評価方法において、様々な抵抗値の前記抵抗素子に対して前記スイッチング用ＭＯＳＦＥＴがＯＮしてから前記インバーターの出力信号が反転するまでの時間であるアクセスタイムを求め、前記抵抗素子の抵抗値と前記アクセスタイムの関係からアクセスタイム規格及び抵抗値の規格を決めるステップを有することを特徴とする。
【００１６】
請求項３記載の半導体装置の評価方法は、請求項１または請求項２のいずれかに記載の半導体装置の評価方法において、前記容量に配線寄生容量を用いることを特徴とする。
以上により、コンタクトあるいはビアの評価を大規模かつ短時間で行うと共に、高感度に行うことができる。
【発明の効果】
【００１７】
以上のように、スイッチング用ＭＯＳＦＥＴのソース端子に他端が接地されたコンタクトまたはビアを含む抵抗素子が接続され、スイッチング用ＭＯＳＦＥＴのドレイン端子にインバーターと他端が接地された容量が接続され、スイッチング用ＭＯＳＦＥＴのゲートは信号端子に接続され、インバーターは出力端子に接続される抵抗測定回路を用い、容量に充電してから所定の時間後のインバーター出力値からコンタクトまたはビアを含む抵抗素子の抵抗値を評価することにより、コンタクトあるいはビアの評価を大規模かつ短時間で行うと共に、高感度に行うことができる。
【発明を実施するための最良の形態】
【００１８】
上記課題を解決するために、本発明の半導体装置の評価方法は、スイッチング用ＭＯＳＦＥＴのソース端子に他端が接地された抵抗素子としてコンタクトまたはビアチェーンが接続され、スイッチング用ＭＯＳＦＥＴのドレイン端子にインバーターと他端が接地された容量が接続され、スイッチング用ＭＯＳＦＥＴのゲートは信号端子に接続され、インバーターは出力端子に接続される抵抗測定回路において次に記載する評価方法を実施する。
【００１９】
まず、容量に電荷を充電する。次に、スイッチング用ＭＯＳＦＥＴをＯＮすることで容量に充電された電荷を抵抗経由で放電する。続いて、前記スイッチング用ＭＯＳＦＥＴがＯＮしてから所定の時間後すなわち規格時間に対し、インバーターの出力信号のＨ、Ｌを確認する。最後に、インバーターの出力信号がＨ（Ｌ）だとＰａｓｓと判断し、Ｌ（Ｈ）だとＦａｉｌと判断する。
【００２０】
また、様々な抵抗値のコンタクトに対してスイッチング用ＭＯＳＦＥＴがＯＮしてからインバーターの出力信号が反転する時間であるアクセスタイムとの関係を求めることでアクセスタイム規格および抵抗値規格を決めることができる。
【００２１】
冒頭に記載した回路構成において、容量に配線寄生容量を用いてもかまわない。
以下、本発明の実施の形態について図を用いて、詳細に説明する。
本発明に係る半導体装置の評価方法について、図１を参照しながら説明する。
【００２２】
図１（ａ）は本発明に係る半導体装置の抵抗測定回路を説明する概念図，図１（ｂ）は本発明に係る半導体装置の抵抗測定回路の信号状態を説明する概念図，図１（ｃ）は本発明に係る半導体装置の評価方法を説明するフローチャート，図１（ｄ）は本発明に係る半導体装置の評価方法によるアクセスタイムと抵抗値の関係式を表わす図である。
【００２３】
図１（ａ）において、スイッチング用ＭＯＳＦＥＴ１０１のソース端子に他端が接地されたコンタクトチェーン，ビアチェーン等の測定対象に対応する抵抗素子１０２が接続され、スイッチング用ＭＯＳＦＥＴ１０１のドレイン端子にインバーター１０４と他端が接地された容量１０３が接続され、スイッチング用ＭＯＳＦＥＴ１０１のゲートは信号端子１０７に接続され、インバーター１０４は出力端子１０６に接続される構成の抵抗測定回路を示している。
【００２４】
スイッチング用ＭＯＳＦＥＴ１０１と抵抗素子１０２と容量１０３から構成されたユニット回路１０９をマトリックス状（例えば４ｋユニット＝６４×６４）に配置し、１チップを構成する。ゲート信号端子１０７は、通常の半導体メモリー装置の回路構成のようにロウデコーダー（不図示）とカラムデコーダー（不図示）に接続されており、任意のアドレスのスイッチングＭＯＳＦＥＴ１０１をＯＮすることが可能である。インバーター１０４は、全４ｋのユニット回路１０９に共通ノード１０５で接続された構成である。容量１０３は、配線の寄生容量を用いることもできる。
【００２５】
次に、図１（ｂ）における各信号についてあるユニット回路１０９に着目して説明する。信号１２１はゲート信号端子１０７に入力される信号、信号１２２はコンタクトあるいはビアチェーンのような抵抗素子１０２が正常抵抗値であった場合のノード１０５の電位の変化を示す信号、信号１２３は抵抗素子１０２が高抵抗化した場合のノード１０５の電位の変化を示す信号、信号１２５は電源電圧Ｖｄｄに対し半分のＶｄｄ／２で反転するように設定されたインバーター１０４の出力１０６が信号１２２により反転した信号、信号１２６は電源電圧Ｖｄｄに対し半分のＶｄｄ／２で反転するように設定されたインバーター１０４の出力１０６が信号１２３により反転した信号である。アクセスタイム１２７及びアクセスタイム１２８は信号１２１が“Ｈ”になってから出力１０６が“Ｈ”になるまでの時間である。抵抗素子１０２の抵抗値が高い場合のアクセスタイム１２８の方が抵抗素子１０２の抵抗値が正常な場合のアクセスタイム１２７より長くなる。これは抵抗素子１０２の抵抗値が高いほど容量１０３に蓄えられた電荷が接地に抜けるのに時間が掛かるからである。
【００２６】
図１（ｄ）は、アクセスタイム１２７、あるいはアクセスタイム１２８と抵抗素子１０２の抵抗値の関係を表している。抵抗素子１０２の抵抗値が高くなるとアクセスタイムが長くなる関係がある。
【００２７】
次に、以上の構成の抵抗測定回路における本発明の実施の形態に係わる半導体装置（抵抗素子）の評価方法について図１（ｃ）を用いて説明する。
まず、ユニット回路１０９をマトリックス状に配置したアレイにおいて、例えばそのアレイの最も端に配置された最小アドレスを有するユニット回路にアドレスを固定する。容量１０３に電荷をＶｄｄになるまで充電する（ステップ１−ａ）。次に、信号端子１０７に信号１２１を入れスイッチング用ＭＯＳＦＥＴ１０１をＯＮさせる（ステップ１−ｂ）。次に、あらかじめ設定したアクセスタイム規格時間１２９のタイミングで出力信号１０６のレベルを確認する（ステップ１−ｃ）。ここでアクセスタイム規格時間は、例えば抵抗素子１０２がコンタクトチェーンの場合はコンタクト抵抗が、集積回路の性能を劣化させない程度に低く良好な値を有すると判断される許容抵抗値のときに対応するアクセスタイムであり、コンタクト抵抗値が低ければ低いほどチェーン全体の抵抗が低くアクセスタイムは短くなる。次に、出力信号１０６が“Ｈ”の場合Ｐａｓｓ、“Ｌ”の場合Ｆａｉｌと判断する（ステップ１−ｄ）。次に、今測定したユニット回路のアドレスが最後のアドレス（マトリックス状に配置されたアレイの内、最後に測定すべきユニット回路）かを判断し、最後のアドレスの場合は終了し、最後のアドレスではない場合は次のアドレスにアドレス固定し（ステップ１−ａ）に戻る（ステップ１−ｅ）。
【００２８】
以上のような評価方法により８０ｋ個のコンタクトあるいはビアを４ｍｓで測定可能である。８０ｋ個の評価コンタクトあるいはビア規模は２０個のコンタクトあるいはビアを入れたチェーンである抵抗素子１０２を１チップ上に４ｋ個マトリクス状に配置することで達成している。測定時間４ｍｓは、メモリーテスターで測定するにおいて、アクセスタイム規格時間１２９が５０ｎｓに対し、１回の抵抗測定に要する時間を、ユニット回路アドレス選択、ユニット回路アドレス位置判断などに要する時間を考慮して１μｓとした場合１チップ測定するのに４ｋ回繰り返すことにより掛かる時間である。アクセスタイム規格時間１２９は、例えば次のよう設定する。設計抵抗値（１個のコンタクトの抵抗値が１０Ωの時１個のコンタクトチェーンに含まれるコンタクト数２０個で２００Ω）の２倍の抵抗値を規格抵抗値とし、図１（ｄ）の関係からアクセスタイム規格時間１２９を設定する。
【００２９】
一方、従来の評価方法により８０ｋ個のコンタクトあるいはビアを評価するに要する時間は、約５０ｍｓである。抵抗を測定するのに電流印加、電圧測定をしているため電流が安定する時間約５０ｍｓ程度待ってから電圧を測定する必要があるからである。本実施の形態による評価方法の方が従来方法より１２倍速く測定可能である。更に、１個のコンタクトあるいはビア抵抗が１０Ωとすると従来方法だと１０Ω×８０ｋ＝８００ｋΩの抵抗を測定しなければならないのに対し、本実施例の方法だと２００Ωの抵抗を測定することになる。正常抵抗値の１割を越える抵抗値を異常として検出可能とすると、従来方法だと８０ｋΩ以上の、本実施例の方法だと２０Ω以上の抵抗上昇が１個のコンタクトあるいはビアで発生した場合検出されることになる。異常抵抗を示すコンタクトあるいはビアの検出感度は、本実施例による測定評価方法の方が従来方法に比べ３桁高いことになる。
【００３０】
以上のように、異常コンタクトあるいはビアを検出する感度を３桁向上することにより従来方法では検出できなかったコンタクト抵抗不良が解析可能となる。このようにして不良要因を特定し、対策することで歩留り、信頼性の向上を達成可能である。
【産業上の利用可能性】
【００３１】
本発明にかかる半導体装置の評価方法は、コンタクトあるいはビアの評価を大規模であるにもかかわらず短時間で行うと共に、高感度に行うことができるという効果を有し、半導体装置の評価方法等として有用である。
【図面の簡単な説明】
【００３２】
【図１】（ａ）本発明に係る半導体装置の抵抗測定回路を説明する概念図    （ｂ）本発明に係る半導体装置の抵抗測定回路の信号状態を説明する概念図    （ｃ）本発明に係る半導体装置の評価方法を説明するフローチャート    （ｄ）本発明に係る半導体装置の評価方法によるアクセスタイムと抵抗値の関係式を表わす図
【図２】（ａ）従来の半導体装置の抵抗測定回路を説明する概念図    （ｂ）従来の半導体装置の評価方法を説明するフローチャート
【符号の説明】
【００３３】
１０１    スイッチング用ＭＯＳＦＥＴ
１０２    抵抗素子
１０３    容量
１０４    インバーター
１０５    ノード
１０６    出力端子
１０７    信号端子
１０９    ユニット回路
１２１    信号
１２２    信号
１２３    信号
１２５    信号
１２６    信号
１２７    アクセスタイム
１２８    アクセスタイム
１２９    アクセスタイム規格時間
７０１    抵抗素子
７０２    電流源
７０３    電圧計
【図１】
2005203578.tif 000003
【図２】
2005203578.tif 000004