(57)【要約】【課題】  フリップチップ型のＢＧＡにおいてソルダーレジストへ加わる応力による配線部の断線を抑制する。【解決手段】  一面側に配線部１１、１２を有し、配線部１１、１２の表面の一部がソルダーレジスト１５にて被覆されたインターポーザ基板１０と、インターポーザ基板１０の一面側にフリップチップバンプ１９を介して搭載された半導体チップ１８と、半導体チップ１８とインターポーザ基板１０との隙間を埋めるように充填されたアンダーフィル材１７とを備える半導体装置Ｓ１において、ソルダーレジスト１５とアンダーフィル材１７との間に、ソルダーレジスト１５とアンダーフィル材１７との間に発生する応力を緩和するための中間層１６が介在している。【選択図】        図１
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【特許請求の範囲】
【請求項１】
少なくとも一面側に配線部（１１、１２）を有し、前記配線部（１１、１２）の表面の一部がソルダーレジスト（１５）にて被覆されたインターポーザ基板（１０）と、
前記インターポーザ基板（１０）の一面側にフリップチップバンプ（１９）を介して搭載された半導体チップ（１８）と、
前記半導体チップ（１８）と前記インターポーザ基板（１０）との隙間を埋めるように充填されたアンダーフィル材（１７）とを備える半導体装置において、
前記ソルダーレジスト（１５）と前記アンダーフィル材（１７）との間に、前記ソルダーレジスト（１５）と前記アンダーフィル材（１７）との間に発生する応力を緩和するための中間層（１６）が介在していることを特徴とする半導体装置。
【請求項２】
前記中間層（１６）は、熱膨張係数が前記アンダーフィル材（１７）よりも大きく且つヤング率が前記ソルダーレジスト（１５）と前記アンダーフィル材（１７）との中間の大きさであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記中間層（１６）は、前記アンダーフィル材（１５）のフィレット部の端部の直下に設けられていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記インターポーザ基板（１０）は、スルーホール（１４）を有するものであり、
前記インターポーザ基板（１０）の一面側に設けられた前記配線部（１１）は、前記アンダーフィル材（１７）のフィレット部の端部の直下では、前記スルーホール（１４）を介して前記インターポーザ基板（１０）の内部に引き出されていることを特徴とする請求項１または２に記載の半導体装置。
【請求項５】
少なくとも一面側に配線部（１１、１２）を有し、前記配線部（１１、１２）の表面の一部がソルダーレジスト（１５）にて被覆されたインターポーザ基板（１０）と、
前記インターポーザ基板（１０）の一面側にフリップチップバンプ（１９）を介して搭載された半導体チップ（１８）と、
前記半導体チップ（１８）と前記インターポーザ基板（１０）との隙間を埋めるように充填されたアンダーフィル材（１７）とを備える半導体装置において、
前記インターポーザ基板（１０）は、スルーホール（１４）を有するものであり、
前記インターポーザ基板（１０）の一面側に設けられた前記配線部（１１）は、前記アンダーフィル材（１７）のフィレット部の端部の直下では、前記スルーホール（１４）を介して前記インターポーザ基板（１０）の内部に引き出されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一面側に設けられた配線部の表面の一部がソルダーレジストにて被覆されたインターポーザ基板の一面側に、フリップチップバンプおよびアンダーフィル材を介して半導体チップを搭載してなる半導体装置に関する。
【背景技術】
【０００２】
この種の半導体装置としては、たとえばＢＧＡ（ボールグリッドアレイ）が知られている。
【０００３】
ＢＧＡは、多ピンのＩＣに対して有効で実装面積を小さくすることが可能なパッケージ形態であり、半導体チップを実装したインターポーザ基板の下面にはんだバンプを面配置に取り付けたものである。
【０００４】
そして、ＩＣの多ピン化およびそれに伴う接続抵抗の増大の抑制、放熱性の向上を図るなどの理由から、フリップチップ型のＢＧＡが使用されるようになってきている（たとえば、特許文献１参照）。
【０００５】
このフリップチップ型のＢＧＡの一般的な断面構成を図７に示す。プラスチック製のインターポーザ基板１０におけるチップ搭載面には半導体チップ１８が、金やはんだなどからなるフリップチップバンプ１９を介して搭載されている。
【０００６】
そして、インターポーザ基板１０におけるチップ搭載面とは反対側の面には、はんだなどからなるバンプ２０が形成されており、このバンプ２０を介して、ＢＧＡは実装基板１００に搭載されている。。
【０００７】
また、インターポーザ基板１０のチップ搭載面側には、導体部としての配線部１１、１２が形成されている。そして、この配線部１１、１２のうちフリップチップバンプ１９と接続されたフリップチップ接続ランド１２以外の配線部１１の表面がソルダーレジスト１５によって被覆されている。
【０００８】
ここで、図７に示されるように、半導体チップ１８とインターポーザ基板１０との間には、アンダーフィル材１７が充填されている。
【０００９】
このアンダーフィル材１７の充填は、フリップチップ接続部の物理的強度の補強と、半導体チップ１８とインターポーザ基板１０との熱膨張係数の差により発生する熱応力によりフリップチップ接続部が破壊されてしまうのを防止するためである。
【００１０】
一般には、アンダーフィル材１７は、シリカ等のフィラー等を混ぜることにより熱膨張係数等の物性を調整したエポキシ樹脂等からなり、半導体チップ１８とインターポーザ基板１０との熱膨張係数差によって発生する熱応力がフリップチップ接続部にそのままかかるのを防止する役目を果たしている。
【００１１】
その形成方法は、半導体チップ１８とインターポーザ基板１０との間にアンダーフィル材１７となる樹脂を、フリップチップ接続を行う前に半導体チップ１８に塗布したり、フリップチップ接続を行った後に、半導体チップ１８の端部近傍に塗布し、毛細管現象により注入した後、熱硬化するといった工法を採用することができる。
【００１２】
また、アンダーフィル材１７としては、上記した樹脂の代わりにＮＣＰ（Ｎｏｎ  Ｃｏｎｄｕｃｔｉｖｅ  Ｐａｓｔｅ）、ＡＣＰ（Ａｎｉｓｏｔｒｏｐｉｃ  Ｃｏｎｄｕｃｔｉｖｅ  Ｐａｓｔｅ）といった樹脂を使用したものもある。
【００１３】
ＮＣＰでは、樹脂硬化時の収縮による力をフリップチップ接続部の圧接に利用しており、ＡＣＰではペースト内の導電性成分によって電気的接続を行っているが、フリップチップ接続部の補強および熱応力の緩和という作用は、同じである。
【特許文献１】特開平７−２２６４５５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、本発明者らの検討によれば、このようなフリップチップ型のＢＧＡにおいては、温度サイクルを繰り返すと、インターポーザ基板１０においてソルダーレジスト１５で被覆された配線部１１が、アンダーフィル材１７のフィレット部の端部近傍およびアンダーフィル材１７に発生したボイドの端部近傍で断線するという問題が発生することがわかった。
【００１５】
図８（ａ）、（ｂ）は、それぞれ、図７に示されるＢＧＡにおいて、アンダーフィル材１７のフィレット部の端部近傍、アンダーフィル材１７に発生したボイドＢの端部近傍を拡大して示す断面図である。
【００１６】
上記した配線部１１の断線は、以下の理由によるものと考えられる。
【００１７】
図８において、アンダーフィル材１７の端部では、アンダーフィル材１７がソルダーレジスト１５よりも高剛性であるため、図中の両矢印に示されるように、その近傍にあるソルダーレジスト１５に温度サイクル等により大きな熱応力が発生する。
【００１８】
そして、この繰り返しにより、ソルダーレジスト１５にクラックＫが発生し、このクラックＫが進展し、配線部１１まで達すると、配線部１１にもクラックＫが発生し断線にいたるというものである。実際に、ソルダーレジスト１５のクラック近傍にて配線部５の断線が確認された。
【００１９】
ここで、ソルダーレジスト１５にかかる応力を低減する対策としてソルダーレジスト１５の低弾性化を行うことが考えられる。一方、配線幅を増加させたり配線膜厚を増加させたりすることで配線部１１の強度を向上させることも考えられる。
【００２０】
しかしながら、これらの対策は、ソルダーレジスト１５や配線部１１の構成の変更すなわちインターポーザ基板１０の構成の変更を伴うものであり、また、材料物性の限界や構造上の制約から十分な効果を得ることは困難である。
【００２１】
なお、このような問題は、上記ＢＧＡ以外にも、少なくとも一面側に配線部を有し、配線部の表面の一部がソルダーレジストにて被覆されたインターポーザ基板と、インターポーザ基板の一面側にフリップチップバンプを介して搭載された半導体チップと、半導体チップとインターポーザ基板との隙間を埋めるように充填されたアンダーフィル材とを備える半導体装置について共通の問題と考えられる。
【００２２】
本発明は、上記問題に鑑み、ソルダーレジストへ加わる応力による配線部の断線を抑制することを目的とする。
【課題を解決するための手段】
【００２３】
上記目的を達成するため、請求項１に記載の発明では、少なくとも一面側に配線部（１１、１２）を有し、配線部（１１、１２）の表面の一部がソルダーレジスト（１５）にて被覆されたインターポーザ基板（１０）と、インターポーザ基板（１０）の一面側にフリップチップバンプ（１９）を介して搭載された半導体チップ（１８）と、半導体チップ（１８）とインターポーザ基板（１０）との隙間を埋めるように充填されたアンダーフィル材（１７）とを備える半導体装置において、ソルダーレジスト（１５）とアンダーフィル材（１７）との間に、ソルダーレジスト（１５）とアンダーフィル材（１７）との間に発生する応力を緩和するための中間層（１６）が介在していることを特徴としている。
【００２４】
それによれば、ソルダーレジスト（１５）とアンダーフィル材（１７）との間に介在する中間層（１６）によって、ソルダーレジスト（１５）とアンダーフィル材（１７）との間に発生する応力が緩和される。
【００２５】
このように、本発明によれば、中間層を介在させるのみの簡単な構成であるため、ソルダーレジストや配線部の構成を変更することなく、ソルダーレジストへ加わる応力の集中を低減することができる。したがって、ソルダーレジストへ加わる応力による配線部の断線を抑制することができる。
【００２６】
ここで、請求項２に記載の発明では、請求項１に記載の半導体装置において、中間層（１６）は、熱膨張係数がアンダーフィル材（１７）よりも大きく且つヤング率がソルダーレジスト（１５）とアンダーフィル材（１７）との中間の大きさであることを特徴としている。
【００２７】
中間層（１６）をこのようなものとすることにより、上記請求項１に記載の発明の効果を適切に実現することができる。
【００２８】
また、請求項３に記載の発明では、請求項１または請求項２に記載の半導体装置において、中間層（１６）は、アンダーフィル材（１５）のフィレット部の端部の直下に設けられていることを特徴としている。
【００２９】
それによれば、配線部の断線の生じやすいアンダーフィル材（１７）のフィレット部の端部において、中間層（１６）が存在するため、効果的である。
【００３０】
また、請求項４に記載の発明では、請求項１または請求項２に記載の半導体装置において、インターポーザ基板（１０）は、スルーホール（１４）を有するものであり、インターポーザ基板（１０）の一面側に設けられた配線部（１１）は、アンダーフィル材（１７）のフィレット部の端部の直下では、スルーホール（１４）を介してインターポーザ基板（１０）の内部に引き出されていることを特徴としている。
【００３１】
それによれば、配線部の断線の生じやすいアンダーフィル材（１７）のフィレット部の端部において、ソルダーレジスト（１５）の直下に配線部が存在しないため、ソルダーレジストへ加わる応力による配線部の断線という問題は回避される。
【００３２】
請求項５に記載の発明では、少なくとも一面側に配線部（１１、１２）を有し、配線部（１１、１２）の表面の一部がソルダーレジスト（１５）にて被覆されたインターポーザ基板（１０）と、インターポーザ基板（１０）の一面側にフリップチップバンプ（１９）を介して搭載された半導体チップ（１８）と、半導体チップ（１８）とインターポーザ基板（１０）との隙間を埋めるように充填されたアンダーフィル材（１７）とを備える半導体装置において、インターポーザ基板（１０）は、スルーホール（１４）を有するものであり、インターポーザ基板（１０）の一面側に設けられた配線部（１１）は、アンダーフィル材（１７）のフィレット部の端部の直下では、スルーホール（１４）を介してインターポーザ基板（１０）の内部に引き出されていることを特徴としている。
【００３３】
それによれば、配線部の断線の生じやすいアンダーフィル材（１７）のフィレット部の端部において、ソルダーレジスト（１５）の直下に配線部が存在しないため、ソルダーレジストへ加わる応力による配線部の断線という問題は回避される。
【００３４】
よって、本発明によれば、ソルダーレジストへ加わる応力による配線部の断線を抑制することができる。
【００３５】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示す一例である。
【発明を実施するための最良の形態】
【００３６】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、説明の簡略化を図るべく、図中、同一符号を付してある。
【００３７】
（第１実施形態）
図１は、本発明の第１実施形態に係る半導体装置Ｓ１としてのＢＧＡ（ボールグリッドアレイ）の概略断面構成を示す図である。
【００３８】
また、図２（ａ）、（ｂ）は、それぞれ、図１に示される半導体装置Ｓ１において、アンダーフィル材１７のフィレット部の端部近傍、アンダーフィル材１７に発生したボイドＢの端部近傍を拡大して示す断面図である。
【００３９】
インターポーザ基板１０は、ＢＴ樹脂（Ｂｉｓｍａｌｅｉｍｉｄｅ  Ｔｒｉａｚｉｎｅ）、エポキシ樹脂、ポリイミド樹脂等の合成樹脂を主成分とした基材により構成されており、基材の厚さは例えば０．１〜０．５ｍｍ程度のものである。
【００４０】
このインターポーザ基板１０の上面すなわちチップ搭載面および下面には、Ｃｕ等の導体からなる配線部１１、１２、１３が形成されている。
【００４１】
これら配線部１１〜１３としては、インターポーザ基板１０の上面（チップ搭載面）に形成された配線１１およびフリップチップ接続ランド１２と、インターポーザ基板１０の下面に形成されたはんだ電極１３とが図示されている。
【００４２】
また、インターポーザ基板１０の上面のフリップチップ接続ランド１２は、配線１１およびインターポーザ基板１０に形成されたスルーホール１４を介して、下面のはんだ電極１３と電気的に接続されている。このスルーホール１４は、インターポーザ基板１０に貫通穴を形成し、その貫通穴の側面にＣｕめっきを施すなどの方法によって形成されたものである。
【００４３】
これら配線部１１〜１３は、例えば厚さ１５μｍ程度の銅箔をインターポーザ基板１０の表面に接着し、その銅箔表面にＣｕめっき（厚さ１５μｍ程度）を行った後、エッチングすることにより形成されている。また、フリップチップ接続ランド１２の表面には、接続性を向上させるためＮｉ−Ａｕめっきが施されている。
【００４４】
さらに、このインターポーザ基板１０においては、配線部１１〜１３の表面の一部がソルダーレジスト１５にて被覆されている。ソルダーレジスト１５は、一般にはんだのレジスト材として工業的用いられているものであり、エポキシ樹脂やアクリル樹脂等からなり、印刷法等にて形成される。
【００４５】
具体的には、ソルダーレジスト１５は、フリップチップ接続ランド１２およびはんだ電極１３以外のインターポーザ基板１０の表面を覆うように、例えば１０〜３０μｍの厚さにて形成されたものとなっている。
【００４６】
さらに、本実施形態では、ソルダーレジスト１５の表面に中間層１６が形成されている。この中間層１６は、ソルダーレジスト１５と後述するアンダーフィル材１７との間に発生する応力を緩和するための層である。
【００４７】
この中間層１６は、熱膨張係数がアンダーフィル材１７よりも大きく且つヤング率がソルダーレジスト１５とアンダーフィル材１７との中間の大きさである。
【００４８】
ソルダーレジスト１５およびアンダーフィル材１７の物性によるため、限定するものではないが、たとえば、中間層１６の熱膨張係数は２０〜７０ｐｐｍ／℃程度、ヤング率は３０００〜８０００ＭＰａ程度とすることができる。
【００４９】
このような中間層１６は、ソルダーレジスト１５と同様、エポキシ樹脂、アクリル樹脂およびポリイミド樹脂等の樹脂材料を主成分とし、これにガラス繊維やフィラー材を加えたものを用いるができる。また、その厚さは２０〜４０μｍとなるようにすることができる。
【００５０】
そして、このような中間層１６は、たとえば、ソルダーレジスト１５の上に印刷することにより形成したり、ソルダーレジスト１５と中間層１６との２層をベタで積層成膜した後、フォトリソグラフ技術などを用いて両層１５、１６をパターニングすることにより形成することができる。
【００５１】
また、中間層層１６となるフィルムをソルダーレジスト１５の上に貼り付けた後、パターニングを行い、中間層１６を形成するようにしてもよい。なお、これら中間層１６の形成方法は一例であり、これらの方法に限定されるものではない。
【００５２】
このように、インターポーザ基板１０は、一面側に配線部１１、１２を有し、配線部１１、１２の表面の一部がソルダーレジスト１５にて被覆されたものであって、さらにソルダーレジスト１５の表面が中間層１６にて被覆されたものとなっている。
【００５３】
そして、図１に示されるように、インターポーザ基板１０の上面（チップ搭載面）の上すなわち中間層１６の上には、上記アンダーフィル材１７を介してシリコン等の半導体よりなる半導体チップ１８が搭載されている。
【００５４】
この半導体チップ１８は、図示しない複数のパッドを有しており、そのパッドに対応して金やはんだなどからなるフリップチップバンプ１９が設けられている。そして、半導体チップ１８は、これらフリップチップバンプ１９を介してインターポーザ基板１０のフリップチップ接続ランド１２に電気的に接続されている。
【００５５】
そして、アンダーフィル材１７は、半導体チップ１８とインターポーザ基板１０すなわち中間層１６との隙間を埋めるように充填された形となっている。
【００５６】
ここで、アンダーフィル材１７は、一般的なアンダーフィル材料を採用することができるが、たとえば、シリカ等のフィラー等を混ぜることにより熱膨張係数等を調整したエポキシ樹脂等からなるものである。
【００５７】
さらに、インターポーザ基板１０の下面では、ソルダーレジスト１５から露出するはんだ電極１３の表面に、はんだ材料からなるバンプ２０が形成されている。このバンプ２０は、たとえば、Ｐｂ−ＳｎはんだやＳｎ−Ａｇ−Ｃｕなどのはんだ材料からなるものにできる。
【００５８】
このような半導体装置Ｓ１は、たとえば、次のようにして製造される。配線部１１〜１３、スルーホール１４、ソルダーレジスト１５、および中間層１６が形成されたインターポーザ基板１０の上面に、フリップチップバンプ１９を介して半導体チップ１８を搭載し、半導体チップ１８とインターポーザ基板１０とを接続する。
【００５９】
そして、半導体チップ１８とインターポーザ基板１０との隙間にアンダーフィル材１７を充填する。その後、はんだ電極１３にバンプ２０を形成する。こうして、本実施形態の半導体装置Ｓ１ができあがる。
【００６０】
この半導体装置Ｓ１は、プリント基板やセラミック基板等からなり、表面に電極１１０が形成された基板１００の上に、バンプ２０を介して搭載され、はんだリフローなどを行うことにより、基板１００に実装される。
【００６１】
ところで、本実施形態によれば、少なくとも一面側に配線部１１、１２を有し、配線部１１、１２の表面の一部がソルダーレジスト１５にて被覆されたインターポーザ基板１０と、インターポーザ基板１０の一面側にフリップチップバンプ１９を介して搭載された半導体チップ１８と、半導体チップ１８とインターポーザ基板１０との隙間を埋めるように充填されたアンダーフィル材１７とを備える半導体装置Ｓ１において、ソルダーレジスト１５とアンダーフィル材１７との間に、ソルダーレジスト１５とアンダーフィル材１７との間に発生する応力を緩和するための中間層１６が介在していることを特徴とする半導体装置Ｓ１が提供される。
【００６２】
それによれば、ソルダーレジスト１５とアンダーフィル材１７との間に介在する中間層１６によって、ソルダーレジスト１５とアンダーフィル材１７との間に発生する応力が緩和される。
【００６３】
たとえば、図２に示されるように、アンダーフィル材１７のフィレット部の端部近傍およびアンダーフィル材１７に発生したボイドの端部近傍において、アンダーフィル材１７の端部で熱応力が発生しても、この応力は、その下に位置する中間層１６で緩和、吸収されソルダーレジスト１５での応力集中はほとんど発生しない。
【００６４】
したがって、ソルダーレジスト１５には、従来のようにクラックが発生しなくなる（上記図８参照）。その下の配線１１が半導体チップ１８の下部で断線するという問題も防止できる。
【００６５】
このように、本実施形態によれば、従来の構成（上記図７参照）に加えて中間層１６を介在させるのみの簡単な構成であるため、ソルダーレジスト１５や配線部１１の構成を変更することなく、ソルダーレジスト１５へ加わる応力の集中を低減することができる。したがって、ソルダーレジスト１５へ加わる応力による配線部１１の断線を抑制することができる。
【００６６】
ここで、本実施形態では、中間層１６を、熱膨張係数がアンダーフィル材１７よりも大きく且つヤング率がソルダーレジスト１５とアンダーフィル材１７との中間の大きさであるものとしている。中間層１６をこのようなものとすることにより、上記した本実施形態の効果を適切に実現することができる。
【００６７】
［変形例］
ここで、本実施形態の変形例を述べておく。
【００６８】
上述したように、配線１１の断線は、アンダーフィル材１７のフィレット部の端部近傍およびアンダーフィル材１７に発生したボイドの端部近傍において発生しやすい（上記図８参照）。
【００６９】
そこで、上記図１に示されるように、ソルダーレジスト１５の表面のほぼ全域に中間層１６を設けなくても、配線１１の断線が顕著な部位に選択的に中間層１６を設けるようにしてもよい。
【００７０】
具体的には、配線１１の断線が、アンダーフィル材１７のフィレット部の端部近傍において比較的発生しやすい場合には、図３に第１の変形例として示されるように、中間層１６を、アンダーフィル材１５のフィレット部の端部の直下に選択的に設けるようにすればよい。
【００７１】
また、逆に、配線１１の断線が、アンダーフィル材１７のフィレット部の端部近傍においてさほど問題にならない場合には、図４に第２の変形例として示されるように、中間層１６を、アンダーフィル材１５のフィレット部よりも内周側に選択的に設けるようにしてもよい。
【００７２】
さらに、図５は、本実施形態の第３の変形例を示す概略断面図である。この第４の変形例では、中間層１６を、インターポーザ基板１０におけるアンダーフィル材１７側の面すなわち上面に形成するだけでなく、実装基板１００側の下面においてもソルダーレジスト１５の表面に形成したものである。
【００７３】
このようにすることにより、インターポーザ基板１０の上下両面に中間層１６が形成され、当該上下両面の膜構成を上記図１に示される構成に比べて、より対称に近いものとできる。このことは、インターポーザ基板１０が実装時や実装後の使用環境において反るのを防止するためには、好ましい。
【００７４】
（第２実施形態）
図６は、本発明の第２実施形態に係る半導体装置Ｓ２としてのＢＧＡ（ボールグリッドアレイ）の概略断面構成を示す図である。
【００７５】
図６に示される半導体装置Ｓ２は、上記図１に示される半導体装置において、中間層１６を省略したものである。
【００７６】
さらに、この半導体装置Ｓ２では、インターポーザ基板１０は、スルーホール１４を有するものであり、インターポーザ基板１０の一面側に設けられた配線１１は、アンダーフィル材１７のフィレット部の端部の直下では、スルーホール１４を介してインターポーザ基板１０の内部に引き出されている。
【００７７】
本実施形態によれば、少なくとも一面側に配線部１１、１２を有し、配線部１１、１２の表面の一部がソルダーレジスト１５にて被覆されたインターポーザ基板１０と、インターポーザ基板１０の一面側にフリップチップバンプ１９を介して搭載された半導体チップ１８と、半導体チップ１８とインターポーザ基板１０との隙間を埋めるように充填されたアンダーフィル材１７とを備える半導体装置Ｓ２において、次のような特徴点を有する半導体装置Ｓ２が提供される。
【００７８】
すなわち、インターポーザ基板１０の一面側に設けられた配線部１１は、アンダーフィル材１７のフィレット部の端部の直下では、インターポーザ基板１０に設けられたスルーホール１４を介してインターポーザ基板１０の内部に引き出されていることを特徴する半導体装置Ｓ２が提供される。
【００７９】
それによれば、配線部の断線の生じやすいアンダーフィル材１７のフィレット部の端部において、ソルダーレジスト１５の直下に配線部が存在しないため、ソルダーレジスト１５へ加わる応力による配線部の断線という問題は回避される。
【００８０】
よって、本実施形態によれば、ソルダーレジスト１５へ加わる応力による配線部の断線を抑制することができる。
【００８１】
また、本実施形態では、図６に示される半導体装置Ｓ２において、さらに、上記図１に示されるものと同様に、中間層１６を有するものとしてもよい。それによれば、本実施形態の効果に加えて上記第１実施形態の効果も期待できる。
【００８２】
（他の実施形態）
なお、本発明は上記したＢＧＡ以外にも、少なくとも一面側に配線部を有し、配線部の表面の一部がソルダーレジストにて被覆されたインターポーザ基板と、インターポーザ基板の一面側にフリップチップバンプを介して搭載された半導体チップと、半導体チップとインターポーザ基板との隙間を埋めるように充填されたアンダーフィル材とを備える半導体装置について適用可能であることは上述の説明から明らかである。
【図面の簡単な説明】
【００８３】
【図１】本発明の第１実施形態に係る半導体装置の概略断面図である。
【図２】（ａ）は図１に示される半導体装置においてアンダーフィル材のフィレット部の端部近傍を拡大して示す断面図、（ｂ）は図１に示される半導体装置においてアンダーフィル材に発生したボイドの端部近傍を拡大して示す断面図である。
【図３】上記第１実施形態の第１の変形例としての半導体装置を示す概略断面図である。
【図４】上記第１実施形態の第２の変形例としての半導体装置を示す概略断面図である。
【図５】上記第１実施形態の第３の変形例としての半導体装置を示す概略断面図である。
【図６】本発明の第２実施形態に係る半導体装置の概略断面図である。
【図７】フリップチップ型のＢＧＡの一般的な断面構成を示す図である。
【図８】（ａ）は図７に示されるＢＧＡにおいてアンダーフィル材のフィレット部の端部近傍を拡大して示す断面図、（ｂ）は図７に示されるＢＧＡにおいてアンダーフィル材に発生したボイドの端部近傍を拡大して示す断面図である。
【符号の説明】
【００８４】
１０…インターポーザ基板、１１…配線、１２…フリップチップ接続ランド、
１４…スルーホール、１５…ソルダーレジスト、１６…中間層、
１７…アンダーフィル材、１８…半導体チップ、１９…フリップチップバンプ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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