(57)【要約】【課題】  オン抵抗の増大を抑制しつつ、ソース／ドレイン間の耐圧を向上させる。【解決手段】  段差９ａ、９ｂ、９ｃが形成された層間絶縁膜９をオフセットドレイン５上に形成し、段差９ａ、９ｂ、９ｃが形成された層間絶縁膜９を介してフィールドプレート１２をオフセットドレイン５上に配置することにより、フィールドプレート１０からオフセットドレイン層５にかかる電界をドレイン層８からゲート電極４にかけて徐々に小さくする。【選択図】      図３
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【特許請求の範囲】
【請求項１】
オフセットドレインを持つ電界効果型トランジスタが形成された半導体装置において、
前記オフセットドレイン上にフィールドプレートが傾斜するように配置されていることを特徴とする半導体装置。
【請求項２】
前記フィールドプレートと前記オフセットドレインとの間隔は、前記オフセットドレインの最も耐圧の低い領域上で最も小さいことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記電界効果型トランジスタのゲート電極からドレインに向かって前記フィールドプレートと前記オフセットドレインとの間隔が徐々に小さくなるように、前記フィールドプレートが傾斜していることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記電界効果型トランジスタのゲート電極からドレインに向かって前記フィールドプレートと前記オフセットドレインとの間隔が徐々に大きくなるように、前記フィールドプレートが傾斜していることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記電界効果型トランジスタはＳＯＩ基板上に形成されていることを特徴とする請求項１〜４のいずれか１項記載の半導体装置。
【請求項６】
半導体上に形成されたゲート電極と、
前記半導体に設けられ、前記ゲート電極の一方の側に配置されたソース層と、
前記半導体に設けられ、前記ゲート電極の他方の側に配置されたオフセットドレイン層と、
前記ゲート電極から所定間隔だけ隔てて前記オフセットドレイン層に接続されたドレイン層と、
前記オフセットドレイン層上に配置された傾斜面を有する層間絶縁膜と、
前記傾斜面上に形成されたフィールドプレートと、
前記フィールドプレートと前記ゲート電極とを接続する配線層とを備えることを特徴とする半導体装置。
【請求項７】
半導体層上にゲート電極を形成する工程と、
前記半導体層に選択的にイオン注入することにより、前記半導体層にオフセットドレイン層を形成する工程と、
前記半導体層に選択的にイオン注入することにより、前記半導体層にソース／ドレイン層を形成する工程と、
前記ソース／ドレイン層が形成された半導体層上に層間絶縁膜を形成する工程と、
前記層間絶縁膜のエッチング加工を行うことにより、前記オフセットドレイン層上に配置された傾斜面を前記層間絶縁膜に形成する工程と、
前記層間絶縁膜の傾斜面上に配置されたフィールドプレートを形成する工程と、
前記フィールドプレートと前記ゲート電極とを接続する配線層を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項８】
前記オフセットドレイン層上に配置された傾斜面を前記層間絶縁膜に形成する工程は、
前記層間絶縁膜を覆うレジストパターンの開口部の幅を小さくしながら、前記層間絶縁膜のハーフエッチングを繰り返すことを特徴とする請求項７記載の半導体装置の製造方法。
【請求項９】
前記オフセットドレイン層上に配置された傾斜面上にエッチストップ層を形成する工程をさらに備えることを特徴とする請求項７または８記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置および半導体装置の製造方法に関し、特に、オフセットドレイン上にフィールドプレートが設けられたＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔｉｖｅ  Ｔｒａｎｓｉｓｔｏｒ）に適用して好適なものである。
【背景技術】
【０００２】
移動体通信端末装置の送受信回路などに使われるトランジスタでは、オン抵抗を増加させることなく、大電流化および高耐圧化を図ることが要求されている。このようなトレンジスタを実現するために、例えば、特許文献１には、オフセットドレイン上にフィールドプレートが設けられたＭＯＳＦＥＴが開示されている。
このＭＯＳＦＥＴでは、オフセットドレイン上に設けられたフィールドプレートがゲート電極に接続され、ゲートオンの時にゲート電極を介してフィールドプレートに電圧をかけることによりオフセットドレインに電界を発生させることができる。そして、オフセットドレインに発生する電界をフィールドプレートから発生する電界によって緩和することにより、ソース／ドレイン間の耐圧を向上させることができる。
【０００３】
また、例えば、特許文献２には、オフセットドレインの表面電界を緩和するために、オフセットドレイン上にＧＯＬＤ（Ｇａｔｅ  Ｏｖｅｒｌａｐｐｅｄ  Ｄｒａｉｎ）を設ける方法が開示されている。
このＭＯＳＦＥＴでは、ゲート電極がオフセットドレイン上を覆うようにドレイン側に延伸されている。そして、オフセットドレインに発生する電界をゲート電極から発生する電界によって緩和することにより、ソース／ドレイン間の耐圧を向上させることができる。
【特許文献１】特開平５−２５９４５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来のＭＯＳＦＥＴでは、ゲートオンの時にフィールドプレートに電圧が加わると、ドレイン電界に対して垂直な電界がオフセットドレインに発生する。このため、オフセットドレインを走るキャリアは、ドレインと垂直な方向に引力を感じ、シリコン表面に押さえつけられる。従って、オフセットドレイン上にフィールドプレートを設けると、ソース／ドレイン間の耐圧を向上させることができるが、オン抵抗が増大するという問題があった。
【０００５】
そこで、本発明の目的は、オン抵抗の増大を抑制しつつ、ソース／ドレイン間の耐圧を向上させることが可能な半導体装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００６】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、オフセットドレインを持つ電界効果型トランジスタが形成された半導体装置において、前記オフセットドレイン上にフィールドプレートが傾斜するように配置されていることを特徴とする。
これにより、ドレイン電界に対して垂直な電界を徐々に弱くすることが可能となり、シリコン表面にキャリアを押さえつける引力を徐々に弱くすることできる。このため、オフセットドレインに発生する電界をフィールドプレートから発生する電界によって緩和しつつ、キャリアが感じるドレインと垂直な方向の引力を徐々に低下させることが可能となり、オン抵抗の増大を抑制しつつ、ソース／ドレイン間の耐圧を向上させることが可能となる。
【０００７】
また、本発明の一態様に係る半導体装置によれば、前記フィールドプレートと前記オフセットドレインとの間隔は、前記オフセットドレインの最も耐圧の低い領域上で最も小さいことを特徴とする。
これにより、電界の緩和が最も必要な領域にフィールドプレートから発生する電界を効率よく印加することが可能となるとともに、電界の緩和が必要のない領域にかかる垂直方向の電界を弱くすることができる。このため、電界緩和の実効性を損なうことなく、シリコン表面にキャリアを押さえつける引力を徐々に弱くすることでき、オン抵抗の増大を抑制しつつ、ソース／ドレイン間の耐圧を向上させることが可能となる。
【０００８】
また、本発明の一態様に係る半導体装置によれば、前記電界効果型トランジスタのゲート電極からドレインに向かって前記フィールドプレートと前記オフセットドレインとの間隔が徐々に小さくなるように、前記フィールドプレートが傾斜していることを特徴とする。
これにより、ドレイン近傍の電界を効率よく緩和することが可能となるとともに、ゲート電極近傍の垂直方向の電界を弱くすることができる。このため、電界の緩和が必要な領域にかかる垂直方向の電界を強くすることが可能となるとともに、電界の緩和が必要のない領域にかかる垂直方向の電界を弱くすることができ、オン抵抗の増大を抑制しつつ、ソース／ドレイン間の耐圧を向上させることが可能となる。
【０００９】
また、本発明の一態様に係る半導体装置によれば、前記電界効果型トランジスタのゲート電極からドレインに向かって前記フィールドプレートと前記オフセットドレインとの間隔が徐々に大きくなるように、前記フィールドプレートが傾斜していることを特徴とする。
これにより、ゲート電極近傍の電界を効率よく緩和することが可能となるとともに、ドレイン近傍の垂直方向の電界を弱くすることができる。このため、電界の緩和が必要な領域にかかる垂直方向の電界を強くすることが可能となるとともに、電界の緩和が必要のない領域にかかる垂直方向の電界を弱くすることができ、オン抵抗の増大を抑制しつつ、ソース／ドレイン間の耐圧を向上させることが可能となる。
【００１０】
また、本発明の一態様に係る半導体装置によれば、前記電界効果型トランジスタはＳＯＩ基板上に形成されていることを特徴とする。
これにより、電界効果型トランジスタの素子分離を容易に行うことが可能となるとともに、ラッチアップを防止することができ、さらに、ソース／ドレイン接合容量を低減させることを可能として、電界効果型トランジスタの高速化を図ることが可能となる。
【００１１】
また、本発明の一態様に係る半導体装置によれば、半導体上に形成されたゲート電極と、前記半導体に設けられ、前記ゲート電極の一方の側に配置されたソース層と、前記半導体に設けられ、前記ゲート電極の他方の側に配置されたオフセットドレイン層と、前記ゲート電極から所定間隔だけ隔てて前記オフセットドレイン層に接続されたドレイン層と、前記オフセットドレイン層上に配置された傾斜面を有する層間絶縁膜と、前記傾斜面上に形成されたフィールドプレートと、前記フィールドプレートと前記ゲート電極とを接続する配線層とを備えることを特徴とする。
【００１２】
これにより、オフセットドレイン層上にフィールドプレートを傾斜させて配置することが可能となる。このため、電界の緩和が必要な領域にフィールドプレートから発生する電界を効率よく印加することが可能となり、オン抵抗の増大を抑制しつつ、ソース／ドレイン間の耐圧を向上させることが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体層上にゲート電極を形成する工程と、前記半導体層に選択的にイオン注入することにより、前記半導体層にオフセットドレイン層を形成する工程と、前記半導体層に選択的にイオン注入することにより、前記半導体層にソース／ドレイン層を形成する工程と、前記ソース／ドレイン層が形成された半導体層上に層間絶縁膜を形成する工程と、前記層間絶縁膜のエッチング加工を行うことにより、前記オフセットドレイン層上に配置された傾斜面を前記層間絶縁膜に形成する工程と、前記層間絶縁膜の傾斜面上に配置されたフィールドプレートを形成する工程と、前記フィールドプレートと前記ゲート電極とを接続する配線層を形成する工程とを備えることを特徴とする。
【００１３】
これにより、フィールドプレートを層間絶縁膜上に配置することにより、フィールドプレートをオフセットドレイン層上に傾斜させて配置することが可能となる。このため、電界の緩和が必要な領域にフィールドプレートから発生する電界を効率よく印加することが可能となり、オン抵抗の増大を抑制しつつ、ソース／ドレイン間の耐圧を向上させることが可能となる。
【００１４】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記オフセットドレイン層上に配置された傾斜面を前記層間絶縁膜に形成する工程は、前記層間絶縁膜を覆うレジストパターンの開口部の幅を小さくしながら、前記層間絶縁膜のハーフエッチングを繰り返すことを特徴とする。
これにより、半導体製造プロセスで汎用的に使われるフォトリソグラフィー技術およびエッチング技術を繰り返すことで、層間絶縁膜に傾斜面を形成することが可能となり、フィールドプレートをオフセットドレイン層上に傾斜させて配置することが可能となる。
【００１５】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記オフセットドレイン層上に配置された傾斜面上にエッチストップ層を形成する工程をさらに備えることを特徴とする。
これにより、フィールドプレートを層間絶縁膜に埋め込む際の層間絶縁膜のオーバーエッチングを防止することが可能となり、フィールドプレートを層間絶縁膜内に安定して形成することができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１〜図３は、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
図１（ａ）において、ＢＯＸ層１上には半導体層２が形成されている。なお、半導体層２の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＺｎＳｅなどを用いることができ、ＢＯＸ層１としては、例えば、ＳｉＯ2、ＳＩＯＮまたはＳｉ3Ｎ4などの絶縁層または埋め込み絶縁膜を用いることができる。また、半導体層２がＢＯＸ層１上に形成された半導体基板としては、例えば、ＳＯＩ基板を用いることができ、ＳＯＩ基板としては、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｇｅｎ）基板、貼り合わせ基板またはレーザアニール基板などを用いることができる。また、ＢＯＸ層１として、サファイア、ガラスまたはセラミックなどの絶縁性基板を用いるようにしてもよい。また、半導体層２としては、単結晶半導体層、多結晶半導体層あるいはアモルファス半導体層を用いるようにしてもよい。
【００１７】
そして、半導体層２上には、ゲート絶縁膜３を介してゲート電極４が形成され、ゲート電極４の側壁には、サイドウォール６ａ、６ｂがそれぞれ形成されている。そして、ゲート電極４に対して一方の側には、ソース層７が形成されている。また、ゲート電極４に対して他方の側には、オフセットドレイン層５が形成されるとともに、ゲート電極４から所定間隔だけ隔たるようにしてドレイン層８が形成されている。
【００１８】
そして、図１（ｂ）に示すように、ＣＶＤなどの方法により、層間絶縁膜９を全面に堆積する。なお、層間絶縁膜９としては、例えば、シリコン酸化膜を用いることができる。
次に、図１（ｃ）に示すように、フォトリソグラフィー技術を用いることにより、オフセットドレイン５上の層間絶縁膜９の表面を露出させる開口部Ｈ１が設けられたレジストパターンＲ１を形成する。
【００１９】
次に、図１（ｄ）に示すように、レジストパターンＲ１をマスクとして、層間絶縁膜９のハーフエッチングを行うことにより、層間絶縁膜９に段差９ａを形成する。なお、層間絶縁膜９のハーフエッチング方法としては、フッ酸をエッチング液としたウェットエッチングを用いることができる。
次に、図１（ｅ）に示すように、レジストパターンＲ１を除去した後、フォトリソグラフィー技術を用いることにより、オフセットドレイン５上の層間絶縁膜９の表面を露出させる開口部Ｈ２が設けられたレジストパターンＲ２を形成する。なお、レジストパターンＲ２に設けられた開口部Ｈ２の幅は、レジストパターンＲ１に設けられた開口部Ｈ１の幅よりも狭くすることができる。
【００２０】
次に、図２（ａ）に示すように、レジストパターンＲ２をマスクとして、層間絶縁膜９のハーフエッチングを行うことにより、段差９ａの内側に配置された段差９ｂを層間絶縁膜９に形成する。
次に、図２（ｂ）に示すように、レジストパターンＲ２を除去した後、フォトリソグラフィー技術を用いることにより、オフセットドレイン５上の層間絶縁膜９の表面を露出させる開口部Ｈ３が設けられたレジストパターンＲ３を形成する。なお、レジストパターンＲ３に設けられた開口部Ｈ３の幅は、レジストパターンＲ２に設けられた開口部Ｈ２の幅よりも狭くすることができる。
【００２１】
次に、図２（ｃ）に示すように、レジストパターンＲ３をマスクとして、層間絶縁膜９のハーフエッチングを行うことにより、段差９ｂの内側に配置された段差９ｃを層間絶縁膜９に形成する。
次に、図２（ｄ）に示すように、レジストパターンＲ３を除去した後、段差９ａ、９ｂ、９ｃが形成された層間絶縁膜９の表面を希フッ酸により洗浄することにより、層間絶縁膜９の表面を平滑化する。
【００２２】
次に、図２（ｅ）に示すように、ＣＶＤなどの方法により、段差９ａ、９ｂ、９ｃが形成された層間絶縁膜９上にエッチストップ膜１０を成膜する。そして、フォトリソグラフィー技術およびエッチング技術を用いてエッチストップ膜１０をパターニングすることにより、オフセットドレイン５上の層間絶縁膜９にエッチストップ膜１０を形成する。なお、エッチストップ膜１０としては、例えば、シリコン窒化膜を用いることができる。
【００２３】
次に、図３（ａ）に示すように、ＣＶＤなどの方法により、エッチストップ膜１０が形成された層間絶縁膜９上に層間絶縁膜１１を全面に堆積する。
次に、図３（ｂ）に示すように、フォトリソグラフィー技術およびエッチング技術を用いて層間絶縁膜１１をパターニングすることにより、エッチストップ膜１０上の層間絶縁膜１１を除去し、エッチストップ膜１０上の層間絶縁膜１１に開口部１１ａを形成する。
【００２４】
次に、図３（ｃ）に示すように、ＣＶＤなどの方法により、開口部１１ａが形成された層間絶縁膜１１上に多結晶シリコン層を成膜する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、エッチストップ膜１０上にフィールドプレート１２を形成する。なお、フィールドプレート１２の材料としては、多結晶シリコン層の他、Ａｌ、Ｃｕなどの金属を用いるようにしてもよい。
【００２５】
次に、図３（ｄ）に示すように、ＣＶＤなどの方法により、層間絶縁膜１１に形成された開口部１１ａに層間絶縁膜１３を埋め込む。そして、フォトリソグラフィー技術およびエッチング技術を用いることにより、フィールドプレート１２およびゲート電極４の表面を露出させる開口部を層間絶縁膜９、１１、１３に形成する。そして、スパッタなどの方法により、Ａｌなどの金属膜を全面に形成し、フォトリソグラフィー技術およびエッチング技術を用いて金属膜をパターニングすることにより、フィールドプレート１２およびゲート電極４を接続する配線層１４を形成する。
【００２６】
ここで、段差９ａ、９ｂ、９ｃが形成された層間絶縁膜９上にフィールドプレート１２を配置することにより、ドレイン電界に対して垂直な電界を徐々に弱くすることが可能となり、オフセットドレイン５の表面にキャリアを押さえつける引力を徐々に弱くすることできる。このため、オフセットドレイン５に発生する電界をフィールドプレート１２から発生する電界によって緩和しつつ、キャリアが感じるドレイン８面と垂直な方向の引力を低下させることが可能となり、オン抵抗の増大を抑制しつつ、ソース／ドレイン層７、８間の耐圧を向上させることが可能となる。
【００２７】
なお、上述した実施形態では、レジストパターンＲ１、Ｒ２、Ｒ３の形成およびエッチングをそれぞれ３回づつ行う方法について説明したが、レジストパターンの形成およびエッチングは３回つに限定されることなく、レジストパターンの形成およびエッチングをそれぞれ２回づつ行うようにしてもよいし、それぞれ４回以上行うようにしてもよい。
図４は本発明の第２実施形態に係る半導体装置の概略構成を示す断面図である。
【００２８】
図４において、ＢＯＸ層２１上には半導体層２２が形成されている。そして、半導体層２２上には、ゲート絶縁膜２３を介してゲート電極２４が形成され、ゲート電極２４の側壁には、サイドウォール２６ａ、２６ｂがそれぞれ形成されている。そして、ゲート電極２４に対して一方の側には、ソース層２７が形成されている。また、ゲート電極２４に対して他方の側には、オフセットドレイン層２５が形成されるとともに、ゲート電極２４から所定間隔だけ隔たるようにしてドレイン層２８が形成されている。
【００２９】
そして、ゲート電極２４からドレイン層２８に向かってフィールドプレート３２とオフセットドレイン２５との間隔が徐々に大きくなるように、フィールドプレート３２が傾斜して層間絶縁膜２９に埋め込まれている。なお、フィールドプレート３２下には、エッチストップ膜３０を配置することができる。そして、層間絶縁膜２９上には、フィールドプレート３２およびゲート電極２４を接続する配線層３４が形成されている。
【００３０】
これにより、ゲート電極２４の近傍の電界を効率よく緩和することが可能となるとともに、ドレイン層２８の近傍の垂直方向の電界を弱くすることができ、オン抵抗の増大を抑制しつつ、ソース／ドレイン層２７、２８間の耐圧を向上させることが可能となる。
図５は本発明の第３実施形態に係る半導体装置の概略構成を示す断面図である。
図５において、ＢＯＸ層４１上には半導体層４２が形成されている。そして、半導体層４２上には、ゲート絶縁膜４３を介してゲート電極４４が形成され、ゲート電極４４の側壁には、サイドウォール４６ａ、４６ｂがそれぞれ形成されている。そして、ゲート電極４４に対して一方の側には、ソース層４７が形成されている。また、ゲート電極４４に対して他方の側には、オフセットドレイン層４５が形成されるとともに、ゲート電極４４から所定間隔だけ隔たるようにしてドレイン層４８が形成されている。
【００３１】
そして、ゲート電極４４およびドレイン層４８からそれらの中間に向かってフィールドプレート５２とオフセットドレイン４５との間隔が徐々に大きくなるように、フィールドプレート４２が屈曲して層間絶縁膜４９に埋め込まれている。なお、フィールドプレート５２下には、エッチストップ膜５０を配置することができる。そして、層間絶縁膜４９上には、フィールドプレート５２およびゲート電極４４を接続する配線層５４が形成されている。
【００３２】
これにより、ゲート電極２４およびドレイン層２８の近傍の電界を効率よく緩和することが可能となるとともに、ゲート電極２４とドレイン層２８との間の垂直方向の電界を弱くすることができる。このため、電界の緩和が必要な領域にかかる垂直方向の電界を強くすることが可能となるとともに、電界の緩和が必要のない領域にかかる垂直方向の電界を弱くすることができ、オン抵抗の増大を抑制しつつ、ソース／ドレイン層、４８、４８間の耐圧を向上させることが可能となる。
【００３３】
なお、上述した実施形態では、ＳＯＩ基板上に形成された電界効果型トランジスタを例にとって説明したが、ＳＯＩ基板上に形成された電界効果型トランジスタ以外にも、例えば、バルク半導体上に形成された電界効果型トランジスタに適用してもよいし、ＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）などに適用してもよい。
【図面の簡単な説明】
【００３４】
【図１】本発明の第１実施形態に係る半導体装置の製造方法を示す断面図。
【図２】本発明の第１実施形態に係る半導体装置の製造方法を示す断面図。
【図３】本発明の第１実施形態に係る半導体装置の製造方法を示す断面図。
【図４】本発明の第２実施形態に係る半導体装置の概略構成を示す断面図。
【図５】本発明の第３実施形態に係る半導体装置の概略構成を示す断面図。
【符号の説明】
【００３５】
１、２１、４１  ＢＯＸ層、２、２２、４２  半導体層、３、２３、４３  ゲート絶縁膜、４、２４、４４  ゲート電極、５、２５、４５  オフセットドレイン層、６ａ、６ｂ、２６ａ、２６ｂ、４６ａ、４６ｂ  サイドウォール、７、２７、４７  ソース層、８、２８、４８  ドレイン層、９、１１、１３、２９、４９  層間絶縁膜、９ａ、９ｂ、９ｃ  段差、１０、３０、５０  エッチストップ膜、１２、３２、５２  フィールドプレート、１４、３４、５４  配線層、Ｒ１、Ｒ２、Ｒ３  レジストパターン、Ｈ１、Ｈ２、Ｈ３、１１ａ  開口部
【図１】
2005276914.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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