(57)【要約】【課題】  通常動作時に、低消費電流且つ高速応答を実現するスイッチングレギュレータ制御回路、スイッチングレギュレータ、及びスイッチングレギュレータ制御方法を提供すること。【解決手段】  位相補償を設けない誤差増幅器ＥＡのゲインを利用する高速応答性と位相補償を備えることによる制御系の安定性とを両立するために、位相補償を開閉する切替スイッチＭＦＢを備える。ＰＭＯＳトランジスタＭ１の導通タイミングに切替スイッチＭＦＢを非導通として誤差増幅器ＥＡの入出力間の位相補償を切断する。検出電圧ＶＭを誤差増幅器ＥＡ自体のゲインで誤差増幅する。最大の応答特性に応じて出力電圧ＶＯＵＴの変動に対する高速過渡応答が実現される。ＰＭＯＳトランジスタＭ１の非導通タイミングに切替スイッチＭＦＢを導通して誤差増幅器ＥＡの入出力間の位相補償を形成する。制御系における安定性を確保することができる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
スイッチ素子の断続に応じて電力供給を繰り返すことにより出力電圧を制御するスイッチングレギュレータに対して、
出力電圧の、目的電圧からの差電圧を増幅する誤差増幅器と、
前記誤差増幅器の入出力間に接続され、制御系の動作状態の安定化を図る位相補償とを備えるスイッチングレギュレータ制御回路において、
前記スイッチ素子の導通が開始されるタイミングを含む所定期間に、前記位相補償における位相補償量を低減する位相補償量切替部を備えることを特徴とするスイッチングレギュレータ制御回路。
【請求項２】
前記位相補償量切替部は、位相補償を切断することにより位相補償量の低減を行うことを特徴とする請求項１に記載のスイッチングレギュレータ制御回路。
【請求項３】
前記所定期間は、前記スイッチ素子の導通制御信号に応じて設定されることを特徴とする請求項１または２に記載のスイッチングレギュレータ制御回路。
【請求項４】
前記スイッチングレギュレータは降圧コンバータであり、
前記位相補償量切替部は、前記スイッチ素子が導通状態となる前記導通制御信号に応じて、位相補償量を低減することを特徴とする請求項３に記載のスイッチングレギュレータ制御回路。
【請求項５】
前記スイッチングレギュレータは昇圧コンバータであり、
前記位相補償量切替部は、前記スイッチ素子が導通状態となる前記導通制御信号に応じて、位相補償量を低減することを特徴とする請求項３に記載のスイッチングレギュレータ制御回路。
【請求項６】
前記所定期間は、前記導通制御信号に同期して設定されることを特徴とする請求項３乃至５の少なくとも何れか１項に記載のスイッチングレギュレータ制御回路。
【請求項７】
前記所定期間は、前記導通制御信号の開始に先行して開始されることを特徴とする請求項３乃至５の少なくとも何れか１項に記載のスイッチングレギュレータ制御回路。
【請求項８】
前記所定期間は、前記導通制御信号の終了に先行して終了されることを特徴とする請求項３乃至５の少なくとも何れか１項に記載のスイッチングレギュレータ制御回路。
【請求項９】
出力電圧の、目的電圧からの差電圧を増幅する誤差増幅器と、
前記誤差増幅器の入出力間に接続され、制御系の動作状態の安定化を図る位相補償とを備え、
スイッチ素子の断続に応じて電力供給を繰り返すことにより出力電圧を制御するスイッチングレギュレータにおいて、
前記スイッチ素子の導通が開始されるタイミングを含む所定期間に、前記位相補償における位相補償量を低減する位相補償量切替部を備えることを特徴とするスイッチングレギュレータ。
【請求項１０】
スイッチ素子の断続に応じて電力供給を繰り返すことにより出力電圧を制御するスイッチングレギュレータに対して、
出力電圧の、目的電圧からの差電圧を誤差増幅すると共に、
制御系の動作状態の安定化を図るために出力電圧が負帰還されるスイッチングレギュレータ制御方法において、
前記スイッチ素子の導通が開始されるタイミングを含む所定期間に、前記位相補償における位相補償量を低減することを特徴とするスイッチングレギュレータ制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチングレギュレータに関するものであり、特に、低消費電流でありながら出力電圧の変動に対する高速応答性に優れたスイッチングレギュレータに関するものである。
【背景技術】
【０００２】
特許文献１に開示されているスイッチングレギュレータでは、負荷電流が消費されない休止期間において、制御回路にて消費される消費電流を低減することを目的としている。図５に示すスイッチングレギュレータ２００では、コンパレータ１２８から出力されるスリープ（ＳＬＥＥＰ）信号は、スイッチ１２７を制御する。また、エラーアンプ２２２の省電力イネーブル端子２２３に接続され、エラーアンプ２２２の制御状態を、通常動作期間と省電力動作状態である休止期間とで切り替える制御を行う。
【０００３】
大きな負荷電流を供給する通常動作期間では、スリープ（ＳＬＥＥＰ）信号によりスイッチ１２７がＡ側に接続され、フィルタ回路２２５がエラーアンプ２２２の出力端子に接続される。出力信号ＩＴＨの電圧が閾値電圧Ｖ１を上回る状態に維持されスリープ（ＳＬＥＥＰ）信号がローレベルに維持されて、スイッチングタイミング回路１０１、コンパレータ１０２が活性化されると共に、エラーアンプ２２２が、通常動作期間において十分な応答速度を確保できる活性状態に維持される。
【０００４】
休止期間では、負荷電流が減じ信号ＩＴＨの電圧が降下して閾値電圧Ｖ１を下回り、スリープ（ＳＬＥＥＰ）信号がハイレベルに反転する。スイッチングタイミング回路１０１、コンパレータ１０２が非活性化されると共に、高速応答性の不要なエラーアンプ２２２は省電力動作状態となる。更に、スイッチ１２７がＢ側に接続されて、フィルタ回路２２５がエラーアンプ２２２の出力端子から切り離される。これにより消費電流が削減される。
【０００５】
【特許文献１】米国特許第６１２７８１５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記特許文献１では、負荷電流が流れない休止期間において、スイッチングタイミング回路１０１、コンパレータ１０２が非活性化され、更にエラーアンプ２２２が省電力動作状態とされることにより、スイッチングレギュレータ制御回路での電流消費の低減を図るものではある。
【０００７】
しかしながら、通常動作状態においては、負荷電流の変化に対する高速応答性を確保する必要から、スイッチングタイミング回路１０１、コンパレータ１０２が活性化され、エラーアンプ２２２が通常動作状態とされる。更にエラーアンプ２２２の出力端子にはフィルタ回路２２５が接続される。スイッチングタイミング回路１０１、コンパレータ１０２の活性化により消費電流が増加すると共に、フィルタ回路２２５が接続された出力端子を高速駆動するためエラーアンプ２２２のバイアス電流等が増強される結果、消費電流が増大する。通常動作状態においては、高速応答性を確保するために、スイッチングレギュレータ制御回路の消費電流が増大してしまう。
【０００８】
逆に、通常動作状態において、スイッチングレギュレータ制御回路の消費電流を低減するためには、エラーアンプ２２２の駆動能力を制限することが必要となる。この場合、負荷電流の変化に追従することができなくなり問題である。
【０００９】
本発明は前記従来技術の課題を解消するためになされたものであり、通常動作状態においても休止期間における低消費電流性を維持しながら、出力電圧の変動に対する高速応答性を実現することが可能なスイッチングレギュレータ制御回路、スイッチングレギュレータ、およびスイッチングレギュレータ制御方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
前記目的を達成するために、本発明に係るスイッチングレギュレータ制御回路は、スイッチ素子の断続に応じて電力供給を繰り返すことにより出力電圧を制御するスイッチングレギュレータに対して、出力電圧の、目的電圧からの差電圧を増幅する誤差増幅器と、誤差増幅器の入出力間に接続され、制御系の動作状態の安定化を図る位相補償とを備えるスイッチングレギュレータ制御回路において、スイッチ素子の導通が開始されるタイミングを含む所定期間に、位相補償における位相補償量を低減する位相補償量切替部を備えることを特徴とする。
【００１１】
また、本発明に係るスイッチングレギュレータは、出力電圧の、目的電圧からの差電圧を増幅する誤差増幅器と、誤差増幅器の入出力間に接続され、制御系の動作状態の安定化を図る位相補償とを備え、スイッチ素子の断続に応じて電力供給を繰り返すことにより出力電圧を制御するスイッチングレギュレータにおいて、スイッチ素子の導通が開始されるタイミングを含む所定期間に、位相補償における位相補償量を低減する位相補償量切替部を備えることを特徴とする。
【００１２】
また、本発明に係るスイッチングレギュレータ制御方法は、スイッチ素子の断続に応じて電力供給を繰り返すことにより出力電圧を制御するスイッチングレギュレータに対して、出力電圧の、目的電圧からの差電圧を誤差増幅すると共に、制御系の動作状態の安定化を図るために出力電圧が負帰還されるスイッチングレギュレータ制御方法において、スイッチ素子の導通が開始されるタイミングを含む所定期間に、位相補償における位相補償量を低減することを特徴とする。
【００１３】
本発明のスイッチングレギュレータ制御回路、スイッチングレギュレータ、およびスイッチングレギュレータ制御方法では、制御系の動作状態の安定化を図る誤差増幅器の位相補償における位相補償量を切り替える。位相補償の位相補償量は、スイッチ素子の導通が開始されるタイミングを含む所定期間に低減される。ここで、低減とは、位相補償量の値が減少することを意味し、帰還ループが切断されて位相補償量がゼロになる場合を含むものとする。
【００１４】
これにより、誤差増幅器がスイッチ素子の導通状態を制御する期間を、少なくとも一部に含む所定期間に、位相補償の位相補償量が低減されるので、出力電圧と目的電圧との差電圧に対する誤差増幅の応答抑制作用は働かず、誤差増幅において大きなゲインで応答することができる。出力電圧を急峻に目的電圧に近づけることができる。通常動作時、負荷電流の増大等により出力電圧が低下しても、誤差増幅器等の制御回路における電流消費を増大させることなく高速な過渡応答特性を得ることができる。
【００１５】
また、スイッチ素子の非導通状態を含む期間では位相補償の位相補償量が増大するので、出力電圧と目的電圧との差電圧に対する誤差増幅の応答は抑制される。出力電圧の変動に対して誤差増幅される誤差増幅電圧の変動は抑制され、出力への電力供給量が増大する次の電力供給サイクルにおいて、誤差増幅電圧が大きく変動していることはない。隣接する電力供給サイクルの終了時と開始時との間における誤差増幅電圧の連続性を維持することができ、スムーズな出力電圧の制御を行うことができる。
【００１６】
スイッチングレギュレーション動作において、低消費電流動作であって、しかも高速な過渡応答性能を備えることができる。
【発明の効果】
【００１７】
本発明によれば、誤差増幅器がスイッチ素子の導通状態を制御する期間を含む期間に誤差増幅器の位相補償の位相補償量を低減して、出力電圧と目的電圧との差電圧を誤差増幅することにより、通常動作状態において、回路の消費電流を増大させることなく、出力電圧の変動に対して高速な過渡応答特性を実現することが可能なスイッチングレギュレータ制御回路、スイッチングレギュレータ、およびスイッチングレギュレータ制御方法を提供することが可能となる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明のスイッチングレギュレータ制御回路、スイッチングレギュレータ、およびスイッチングレギュレータ制御方法について具体化した実施形態を図１乃至図４に基づき図面を参照しつつ詳細に説明する。
【００１９】
図１には、本発明の実施形態として降圧型スイッチングレギュレータを示す。出力端子（ＶＯＵＴ）には、図示されていない負荷が接続されると共に、負荷への電荷供給用に出力容量素子ＣＯＵＴが接続されている。また、出力電圧ＶＯＵＴを検出するために、接地電位に向かって抵抗素子Ｒ１、Ｒ２が直列に接続されている。更に、位相補償用の容量素子Ｃ１が抵抗素子Ｒ１に並列に接続されている。
【００２０】
抵抗素子Ｒ１、Ｒ２の分圧点（ＶＭ）は出力電圧ＶＯＵＴの検出点であり、誤差増幅器ＥＡの反転入力端子（−）に接続されている。誤差増幅器ＥＡの非反転入力端子（＋）には参照電圧Ｖｒｅｆが接続されている。誤差増幅器ＥＡの出力端子（Ｏ）は、次段の比較器ＣＭＰの非反転入力端子（＋）に接続されている。比較器ＣＭＰの反転入力端子（−）には電流モニタ信号ＩＭが入力される。電流モニタ信号ＩＭとは、電源電圧ＶＣＣからインダクタＬ１に入力される電流の検出信号である。
【００２１】
また、誤差増幅器ＥＡの出力端子（Ｏ）から反転入力端子（−）に向けて位相補償が形成されている。位相補償は、帰還容量素子ＣＦＢと、帰還容量素子ＣＦＢを経由する帰還ループを開閉する切替スイッチＭＦＢとを経て誤差増幅器ＥＡの反転入力端子（−）、すなわち出力電圧ＶＯＵＴの検出点である抵抗素子Ｒ１、Ｒ２の分岐点（ＶＭ）に接続されている。切替スイッチＭＦＢの開閉制御は、図３、４において後述するように、制御信号ＣＴＬにより行われる。
【００２２】
比較器ＣＭＰの出力端子（Ｏ）は、フリップフロップ回路ＦＦのリセット端子（／Ｒ）に接続されている。ローレベルの信号によりフリップフロップ回路ＦＦの内容がリセットされる。また、フリップフロップ回路ＦＦのセット端子（／Ｓ）には、トリガ信号ＴＧが入力される。ローレベルのトリガ信号ＴＧの入力に応じてフリップフロップ回路ＦＦの内容がセットされ、出力端子（／Ｑ）からローレベルの出力信号が出力される。
【００２３】
フリップフロップ回路ＦＦの出力端子（／Ｑ）は、ＰＭＯＳトランジスタＭ１のゲート端子に接続されている。ＰＭＯＳトランジスタＭ１は、ソース端子が電源電圧ＶＣＣに、ドレイン端子がインダクタＬ１の一端子に接続されている。また、接地電位にアノード端子が接続されているダイオード素子Ｄ１のカソード端子も、インダクタＬ１の一端子に接続されている。インダクタＬ１の他端子は出力端子（ＶＯＵＴ）に接続されている。
【００２４】
上記の接続を有する実施形態のスイッチングレギュレータは、いわゆる電流モードでスイッチング制御が行われる降圧型のスイッチングレギュレータである。
【００２５】
ＰＭＯＳトランジスタＭ１が導通してインダクタＬ１の一端子が電源電圧ＶＣＣに接続されると、他端子の出力電圧ＶＯＵＴに比して大きな電圧が一端子に印加されることになり、端子間電圧差およびインダクタンス値により決定される所定の時間傾きでインダクタＬ１に流れる電流が増大する。インダクタＬ１に蓄積される電磁エネルギが増大すると共に出力容量素子ＣＯＵＴおよび不図示の負荷に電力供給が行われる。ＰＭＯＳトランジスタＭ１が非導通となると、それまでに蓄積されているインダクタＬ１の電磁エネルギとの連続性の必要から、非導通直前の電流との電流値の連続性を有してインダクタＬ１に電流が流れ続ける。この電流はダイオードＤ１を介して供給されるので、インダクタＬ１の一端子は接地電位に略等しくなり、出力電圧ＶＯＵＴの他端子に比して低い電圧が印加されることとなる。これにより、負の時間傾きを有して電流が減少する。インダクタＬ１に蓄積されている電磁エネルギは、ダイオードＤ１を介して流れる電流と共に、出力容量素子ＣＯＵＴおよび負荷に放出される。
【００２６】
出力容量素子ＣＯＵＴおよび負荷に電力供給しながら出力電圧ＶＯＵＴを所定の電圧値に維持するために、出力電圧ＶＯＵＴを分岐点（ＶＭ）で検出して、ＰＭＯＳトランジスタＭ１の導通・非導通のタイミングを調整する。分岐点（ＶＭ）の検出電圧ＶＭが参照電圧Ｖｒｅｆに一致する状態で出力電圧ＶＯＵＴが目的電圧に等しくなる。スイッチングレギュレータでは、出力電圧ＶＯＵＴが常時フィードバックされ、参照電圧Ｖｒｅｆを中心にして制御されることにより目的電圧を中心にした出力電圧ＶＯＵＴにレギュレートされる。
【００２７】
ローレベルのトリガ信号ＴＧによりフリップフロップ回路ＦＦがセットされ、／Ｑ出力端子からローレベル信号が出力されることにより、ＰＭＯＳトランジスタＭ１が導通を開始する。誤差増幅器ＥＡでは、抵抗素子Ｒ１、Ｒ２の分岐点（ＶＭ）において分圧された検出電圧ＶＭが入力され、参照電圧Ｖｒｅｆからの検出電圧ＶＭの差電圧を誤差増幅して誤差増幅電圧ＶＥＡを出力する。誤差増幅電圧ＶＥＡは、検出電圧ＶＭが参照電圧Ｖｒｅｆに比して不足している場合に、その不足の程度に応じて高い    電圧が出力される。比較器ＣＭＰでは、誤差増幅電圧ＶＥＡを電流モニタ信号ＩＭと比較して、電流モニタ信号ＩＭが誤差増幅電圧ＶＥＡを越えるとローレベルのリセット信号を出力する。これにより、フリップフロップ回路ＦＦはリセットされ、／Ｑ出力端子からハイレベルの信号が出力されることによりＰＭＯＳトランジスタＭ１は非導通となる。
【００２８】
ＰＭＯＳトランジスタＭ１の非導通タイミングは、誤差増幅電圧ＶＥＡの電圧レベルに電流モニタ信号ＩＭが到達するタイミングで決定される。このタイミングでＰＭＯＳトランジスタＭ１が非導通とされることから、ＰＭＯＳトランジスタＭ１を介してインダクタＬ１に入力されるピーク電流値が、目的電圧に対する出力電圧ＶＯＵＴの不足の程度に応じて決定されることとなる。すなわち、出力電圧ＶＯＵＴの、目的電圧からの不足分が僅少の場合には、検出電圧ＶＭと参照電圧Ｖｒｅｆとの差電圧も僅少となり、この差電圧を誤差増幅した誤差増幅電圧ＶＥＡの電圧レベルも低くなる。小さな電流モニタ信号ＩＭにおいて比較器ＣＭＰの出力電圧がローレベルに反転して、ＰＭＯＳトランジスタＭ１が非導通となる。インダクタＬ１に入力されるピーク電流は小さいものとなる。出力電圧ＶＯＵＴが、目的電圧から大きく低下している場合には、検出電圧ＶＭの参照電圧Ｖｒｅｆからの不足分も大きくなり、この差電圧を誤差増幅した誤差増幅電圧ＶＥＡの電圧レベルは高い電圧レベルとなる。大きな電流モニタ信号ＩＭに至って比較器ＣＭＰの出力電圧がローレベルに反転して、ＰＭＯＳトランジスタＭ１が非導通となる。インダクタＬ１に入力されるピーク電流は大きなものとなる。
【００２９】
トリガ信号ＴＧは、発振回路等から出力される所定周期のクロック信号等に基づいて生成されるパルス信号である（図３）。電流モードのスイッチングレギュレータでは、トリガ信号ＴＧの周期ごとに出力電圧ＶＯＵＴの不足分に応じてインダクタＬ１に入力されるピーク電流が制御されることにより制御が行われる。
【００３０】
さて、誤差増幅器ＥＡの出力端子（Ｏ）から反転入力端子（−）には、ＮＭＯＳトランジスタ等で構成される切替スイッチＭＦＢが導通される際に、帰還容量素子ＣＦＢを介して構成される位相補償は、スイッチングレギュレータ等のフィードバック制御が行われる制御系において一般的に採用される回路構成である。反転入力端子（−）への検出電圧ＶＭの急激な変化に対して出力端子（Ｏ）から負帰還をかけることにより、急激な過渡応答をある程度抑制して制御系の安定を図ることを目的としている。しかしながら、位相補償は、誤差増幅電圧ＶＥＡが検出電圧ＶＭの変化を妨げる方向に働くため、過度な負帰還は出力電圧ＶＯＵＴの急激な変化に対する出力電圧ＶＯＵＴの回復動作を抑制することにもなりかねない。系の安定性を維持するために過渡応答特性を犠牲にせざるを得ない場合がある。
【００３１】
また、高速応答性を極限まで追及すると誤差増幅器ＥＡの入出力間に位相補償を備えない構成とすることが考えられる。この場合には、誤差増幅器ＥＡに入力される検出電圧ＶＭの参照電圧Ｖｒｅｆからの差電圧を、誤差増幅器ＥＡのゲインで誤差増幅することができる。しかしながら、負帰還されない大きなゲインで誤差増幅してしまうと、検出電圧ＶＭから出力電圧ＶＯＵＴに至り再び検出電圧ＶＭに戻る、系のフィードバック制御において、制御系が安定せず発振してしまうこととなる。
【００３２】
そこで、実施形態のスイッチングレギュレータ（図１）では、位相補償を設けない誤差増幅器ＥＡのゲインを利用する高速応答性と、位相補償を備えることによる制御系の安定性とを両立するために、位相補償を開閉する切替スイッチＭＦＢを備えている。切替スイッチＭＦＢは、後述する制御回路により（図３）、後述する制御タイミングに応じて（図４）、位相補償を開閉する。
【００３３】
ＰＭＯＳトランジスタＭ１の導通タイミングに同期して（図３、４中、ＣＴＬ（１）の場合）、導通タイミングから所定期間の間（図３、４中、ＣＴＬ（２）の場合）、あるいは導通タイミングに先立つタイミングから導通後の所定タイミングの間（図３、４中、ＣＴＬ（３）の場合）に、切替スイッチＭＦＢを非導通として誤差増幅器ＥＡの入出力間の位相補償を切断する。出力電圧ＶＯＵＴに応じた検出電圧ＶＭを、位相補償が形成されず誤差増幅器ＥＡ自体の有するゲインで誤差増幅する。得られた誤差増幅電圧ＶＥＡは、参照電圧Ｖｒｅｆからの検出電圧ＶＭの差電圧を直接反映した電圧であり、これにより比較器ＣＭＰにおいて決定されるインダクタＬ１へのピーク電流は、出力電圧Ｖｒｅｆを目的電圧に回復させるための最大電流となる。ＰＭＯＳトランジスタＭ１の導通によりインダクタＬ１を介した出力端子（ＶＯＵＴ）への電力供給が増加に転ずるタイミングで、最大の応答特性に応じて出力容量素子ＣＯＵＴおよび負荷への電力供給が行われ、高速な過渡応答を実現することができる。
【００３４】
ＰＭＯＳトランジスタＭ１の非導通タイミングに同期して（図３、４中、ＣＴＬ（１）の場合）、導通タイミングから所定期間の後（図３、４中、ＣＴＬ（２）の場合）、あるいは導通後の所定タイミングから次サイクルの導通タイミングに先立つタイミングまでの間（図３、４中、ＣＴＬ（３）の場合）に、切替スイッチＭＦＢを導通して誤差増幅器ＥＡの入出力間の位相補償を形成する。切替スイッチＭＦＢの導通により誤差増幅器ＥＡの入出力間に帰還容量素子ＣＦＢが挿入されて位相補償が形成される。これにより、ＰＭＯＳトランジスタＭ１の非導通によりインダクタＬ１を介した出力端子（ＶＯＵＴ）への電流供給が減少に転ずるタイミングで、制御系のフィードバック制御における安定性が確保され発振が防止される。
【００３５】
誤差増幅器ＥＡの出力端子（Ｏ）から反転入力端子（−）への位相補償の切断を、インダクタＬ１を介して出力端子（ＶＯＵＴ）への電力供給が増加する期間で行うことにより、出力電圧ＶＯＵＴの変動に対する高速な応答特性を確保すると共に、インダクタＬ１を介して出力端子（ＶＯＵＴ）への電力供給が減少する期間には、誤差増幅器ＥＡの入出力端子間に位相補償を形成することにより、スイッチングレギュレータにおけるフィードバック制御の安定性を確保することができる。
【００３６】
図２には、誤差増幅器ＥＡの位相補償についての変形例を示す。図１の実施形態では、帰還容量素子ＣＦＢを備える位相補償を、切替スイッチＭＦＢにより、出力端子（ＶＯＵＴ）への電力供給の増加タイミングで位相補償を切断し、電力供給の減少タイミングで位相補償を接続する制御を行う。これに対して、図２の変形例では、（Ａ）の場合のように帰還容量素子ＣＦＢおよび切替スイッチＭＦＢに並列に帰還容量素子ＣＦＢ２を備え、あるいは（Ｂ）の場合のように切替スイッチＭＦＢに並列に帰還抵抗素子ＲＦＢを備えている。出力端子（ＶＯＵＴ）への電力供給の増加タイミングで切替スイッチＭＦＢを非導通として帰還容量素子ＣＦＢを備える位相補償を切断し（（Ａ）の場合）、あるいは帰還抵抗素子ＲＦＢをバイパスして、帰還ループにおける位相補償量を切り替える。
【００３７】
（Ａ）の場合では、出力端子（ＶＯＵＴ）への電力供給の減少タイミングでは切替スイッチＭＦＢが導通しており、帰還容量素子ＣＦＢおよびＣＦＢ２が並列に接続されて位相補償が形成されるところ、出力端子（ＶＯＵＴ）への電力供給の増加タイミングで切替スイッチＭＦＢが非導通となり、帰還容量素子ＣＦＢが位相補償から切り離され、帰還容量素子ＣＦＢ２のみにより位相補償が形成される。電力供給の減少タイミングに比して電力供給の増加タイミングにおいて、ループに挿入される帰還容量素子の総容量値が小さくなり位相補償の位相補償量が減少する。電流減少タイミングでの位相補償の位相補償量を確保して安定動作を実現しながら、電流増加タイミングにおいて位相補償量を制限して、出力電圧ＶＯＵＴの変動に対して高速な過渡応答特性を実現することができる。
【００３８】
（Ｂ）の場合では、出力端子（ＶＯＵＴ）への電力供給の減少タイミングでは切替スイッチＭＦＢが導通しており、帰還抵抗素子ＲＦＢがバイパスされて帰還容量素子ＣＦＢにより位相補償が形成されるところ、出力端子（ＶＯＵＴ）への電力供給の増加タイミングで切替スイッチＭＦＢが非導通となり、帰還容量素子ＣＦＢに帰還抵抗素子ＲＦＢが接続されて位相補償が形成される。電力供給の減少タイミングに比して電力供給の増加タイミングにおいて、帰還抵抗素子ＲＦＢが挿入されるため位相補償の位相補償量が減少する。電流減少タイミングでの位相補償の位相補償量を確保して安定動作を実現しながら、電流増加タイミングにおいて位相補償量を制限して、出力電圧ＶＯＵＴの変動に対して高速な過渡応答特性を実現することができる。
【００３９】
図３には、位相補償を開閉（図１）し、あるいは位相補償の位相補償量を増減（図２）させる、切替スイッチＭＦＢの制御信号ＣＴＬの生成部を示す。更に図４には、制御信号ＣＴＬの動作タイミング波形をトリガ信号ＴＧと共に示す。ここで、切替スイッチＭＦＢは、例えばＮＭＯＳトランジスタで構成されているものとし、ハイレベルの制御信号ＣＴＬで導通、ローレベルの制御信号ＣＴＬで非導通となるものとする。
【００４０】
図３の要部回路図は、ＰＭＯＳトランジスタＭ１を駆動制御するフリップフロップ回路ＦＦを含む回路図である。発振回路ＯＳＣから出力される発振信号は、ナンドゲートＮＡ１、遅延回路ＤＬ１、インバータゲートＩ２、および積分回路ＤＬ２に入力されている。遅延回路ＤＬ１の出力信号はインバータゲートＩ１に入力され、インバータゲートＩ１の出力信号がナンドゲートＮＡ１の他方の入力端子に入力される。ナンドゲートＮＡ１からトリガ信号ＴＧが出力される。トリガ信号ＴＧによりセットされ比較器ＣＭＰ（図１）によりリセットされる、フリップフロップ回路ＦＦの／Ｑ出力端子から出力されるＰＭＯＳトランジスタＭ１の駆動信号が、制御信号ＣＴＬ（１）である。インバータゲートＩ２の出力端子からは制御信号ＣＴＬ（２）が出力される。また、積分回路ＤＬ２の出力信号は２段のインバータゲートＩ３、Ｉ４に順次伝播し、微分回路ＤＦを介して、更に２段のインバータゲートＩ５、Ｉ６を介して制御信号ＣＴＬ（３）が出力される。制御信号ＣＴＬ（１）乃至ＣＴＬ（３）の何れを使用することもできる。
【００４１】
図４に示すように、ナンドゲートＮＡ１から出力されるローレベルのパルス信号ＴＧは、発振信号の立ち上がりエッジに同期して、遅延回路ＤＬの遅延時間ＴＰのパルス幅を有して出力される。このローレベル信号によりフリップフロップ回路ＦＦがセットされてＰＭＯＳトランジスタＭ１が導通する。
【００４２】
制御信号ＣＴＬ（１）は、ＰＭＯＳトランジスタＭ１の導通信号をそのまま使用する場合である。ＰＭＯＳトランジスタＭ１が導通して出力端子（ＶＯＵＴ）への電力供給が増加する期間に、位相補償を切断しあるいは位相補償量を制限して、電力供給に伴う出力電圧ＶＯＵＴの過渡応答を高速に行うことができる。
【００４３】
制御信号ＣＴＬ（２）は、発振信号を反転して制御信号とするものである。ＰＭＯＳトランジスタＭ１の導通タイミングに同期して、位相補償を切断しあるいは位相補償量を制限すると共に、発振信号における発振周期の中間タイミングにおいて、位相補償を接続しあるいは位相補償量を増大させる。発振周期におけるＰＭＯＳトランジスタＭ１の導通割合は、電源電圧ＶＣＣおよび出力電圧ＶＯＵＴにおいて定常的に決定されることに加えて、過渡状態に応じて変動する。制御信号（２）を使用することにより、位相補償の切断あるいは位相補償量の制限は、ＰＭＯＳトランジスタＭ１の導通開始と同時期に開始され、ＰＭＯＳトランジスタＭ１の非導通に先立ちあるいは遅れて終了させることができる。ＰＭＯＳトランジスタＭ１が導通して出力端子（ＶＯＵＴ）への電力供給が開始される発振周期の前半周期において、位相補償を切断しあるいは位相補償量を制限して、電力供給に伴う出力電圧ＶＯＵＴの過渡応答を高速に行うことができる。
【００４４】
制御信号ＣＴＬ（３）の生成径路では、先ず、積分回路ＤＬ２により発振信号が積分されることにより、発振信号における信号レベルの遷移に対してＣＲ時定数に応じた遅れを有して遷移する信号が出力される。この遷移遅れの信号をインバータゲートＩ３およびＩ４により波形整形する。これにより、ＣＲ時定数で定まる時間遅延Ｔ１を有する信号がインバータゲートＩ４から出力される。インバータゲートＩ４から出力される信号は微分回路ＤＦに入力され微分が行われる。信号遷移に対して急峻なレベル遷移を生ずる波形が出力される。この微分波形は、信号遷移により微分された電圧レベルをピーク電圧として徐々にレベルが定常値に復帰することとなる。したがって、この信号がインバータゲートＩ５に入力されるので、信号遷移時のピーク電圧からインバータゲートＩ５の閾値電圧に至るまでの期間において反転パルス信号が出力され、更にインバータゲートＩ６により信号レベルが再反転される。パルス信号の時間幅は、微分回路を構成する容量素子及び抵抗素子の値に応じて設定され、時間幅Ｔ２のパルス信号がインバータゲートＩ６から出力される。
【００４５】
ここで、トリガ信号ＴＧが出力される発振信号のハイレベル遷移のタイミングでは、インバータゲートＩ４から遅延時間Ｔ１の後に同相の信号が出力され、更に、インバータゲートＩ６からパルス幅Ｔ２のハイレベルパルス信号が出力される。ＰＭＯＳトランジスタＭ１が導通して出力端子（ＶＯＵＴ）への電力供給が開始されるタイミングから時間Ｔ１の遅延を有して、位相補償の切断あるいは位相補償量の制限が開始され、この継続時間は時間Ｔ２となる。時間Ｔ１およびＴ２を調整することにより、出力端子（ＶＯＵＴ）への電力供給の開始に先立ち、帰還ループの切断あるいは位相補償量の制限を開始すると共に、その後の所定タイミングで帰還ループの切断あるいは位相補償量の制限を終了させることができる。この間において、電力供給に伴う出力電圧ＶＯＵＴの過渡応答を高速に行うことができる。
【００４６】
以上詳細に説明したとおり、本実施形態に係るスイッチングレギュレータ制御回路、スイッチングレギュレータ、およびスイッチングレギュレータ制御方法によれば、誤差増幅器ＥＡによりスイッチ素子の一例であるＰＭＯＳトランジスタＭ１の導通期間が制御され、出力端子（ＶＯＵＴ）に供給される電力量が増大する期間を少なくとも一部に含む所定期間に、位相補償の位相補償量が低減されるので、出力電圧ＶＯＵＴと目的電圧との差電圧に対する誤差増幅の応答抑制作用は働かず、誤差増幅において大きなゲインで応答する。通常動作時、負荷電流の増大等により出力電圧ＶＯＵＴが低下しても、誤差増幅器ＥＡ等の制御回路における電流消費を増大させることなく高速な過渡応答特性を得ることができる。
【００４７】
また、誤差増幅器ＥＡの制御によらず次サイクルまでＰＭＯＳトランジスタＭ１の非導通状態が維持され、出力端子（ＶＯＵＴ）への電力供給量が減少する期間では位相補償の位相補償量が増大するので、出力電圧ＶＯＵＴと目的電圧との差電圧に対する誤差増幅の応答は抑制される。出力電圧ＶＯＵＴの変動に対して誤差増幅電圧ＶＥＡの変動は抑制され、出力端子（ＶＯＵＴ）への電力供給量が増大する次の電力供給サイクルにおいて、誤差増幅電圧ＶＥＡが大きく変動していることはない。隣接する電力供給サイクルの終了時と開始時との間における誤差増幅電圧ＶＥＡの連続性を維持することができ、スムーズな出力電圧ＶＯＵＴの制御を行うことができる。
【００４８】
スイッチングレギュレーション動作において、低消費電流動作であって、しかも高速な過渡応答性能を備えることができる。
【００４９】
このとき、位相補償量切替部の一例である切替スイッチＭＦＢが、位相補償の切断あるいは位相補償量の制限をするので、ループ切断時あるいは位相補償量の制限時に誤差増幅のゲインを最大化することができる。
【００５０】
実施形態のスイッチングレギュレータは降圧型スイッチングコンバータであり、スイッチ素子の一例であるＰＭＯＳトランジスタＭ１が導通状態となる導通制御信号に応じて位相補償量が切断されあるいは低減される。ＰＭＯＳトランジスタＭ１が導通状態の場合に出力端子（ＶＯＵＴ）への電力供給が増大するので、出力端子（ＶＯＵＴ）への電力供給の増大時に応じて位相補償量が切断されあるいは低減される。
【００５１】
また、所定期間を設定する制御信号ＣＴＬ（１）は、導通制御信号に同期して設定される。また、制御信号（２）は、導通制御信号の終了に先行してあるいは遅れて終了させることもできる。何れの場合にも出力端子（ＶＯＵＴ）への電力供給に際し、出力電圧ＶＯＵＴと目的電圧との差電圧を誤差増幅の大きなゲインで増幅することができ、出力電圧を急峻に目的電圧に近づけることができる。
【００５２】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、本実施形態においては、降圧型スイッチングコンバータの場合を例に説明したが、本発明はこれに限定されるものではなく、昇圧型スイッチングコンバータやその他のタイプのスイッチングコンバータに対しても同様に適用することができる。
昇圧型スイッチングコンバータについても、スイッチ素子が導通状態となる導通制御信号に応じて位相補償量が切断されあるいは低減されることが好ましい。スイッチ素子の導通時間を正確に制御するため、スイッチ素子が導通状態となる導通制御信号に応じて位相補償量が切断されあるいは低減されればよい。
また、実施形態では、電流モードのスイッチングレギュレータを例に説明したが、本発明はこれに限定されるものではない。図１において比較器ＣＭＰに入力されている電流モニタ信号ＩＭに代えて、三角波やノコギリ波といった発振信号等を入力することにより、電圧モードのスイッチングレギュレータを校正することができ、電圧モードのスイッチングレギュレータにおいても同様に適用することができる。
また、図３では発振信号と同じ周期でトリガ信号ＴＧが出力される場合を説明したが、発振信号を分周して構成することも可能である。
【００５３】
ここで、本発明の技術思想により、従来技術における課題を解決するための手段を以下に列記する。
（付記１）  スイッチ素子の断続に応じて電力供給を繰り返すことにより出力電圧を制御するスイッチングレギュレータに対して、
出力電圧の、目的電圧からの差電圧を増幅する誤差増幅器と、
前記誤差増幅器の入出力間に接続され、制御系の動作状態の安定化を図る位相補償とを備えるスイッチングレギュレータ制御回路において、
前記スイッチ素子の導通が開始されるタイミングを含む所定期間に、前記位相補償における位相補償量を低減する位相補償量切替部を備えることを特徴とするスイッチングレギュレータ制御回路。
（付記２）  前記位相補償量切替部は、位相補償を切断することにより位相補償量の低減を行うことを特徴とする付記１に記載のスイッチングレギュレータ制御回路。
（付記３）  前記所定期間は、前記スイッチ素子の導通制御信号に応じて設定されることを特徴とする付記１または２に記載のスイッチングレギュレータ制御回路。
（付記４）  前記スイッチングレギュレータは降圧コンバータであり、
前記位相補償量切替部は、前記スイッチ素子が導通状態となる前記導通制御信号に応じて、位相補償量を低減することを特徴とする付記３に記載のスイッチングレギュレータ制御回路。
（付記５）  前記スイッチングレギュレータは昇圧コンバータであり、
前記位相補償量切替部は、前記スイッチ素子が導通状態となる前記導通制御信号に応じて、位相補償量を低減することを特徴とする付記３に記載のスイッチングレギュレータ制御回路。
（付記６）  前記所定期間は、前記導通制御信号に同期して設定されることを特徴とする付記３乃至５の少なくとも何れか１項に記載のスイッチングレギュレータ制御回路。
（付記７）  前記所定期間は、前記導通制御信号の開始に先行して開始されることを特徴とする付記３乃至５の少なくとも何れか１項に記載のスイッチングレギュレータ制御回路。
（付記８）  前記所定期間は、前記導通制御信号の終了に先行して終了されることを特徴とする付記３乃至５の少なくとも何れか１項に記載のスイッチングレギュレータ制御回路。
（付記９）  前記スイッチ素子の断続は所定周期で行われ、前記所定期間は、前記所定周期内において、前記スイッチ素子の導通が開始されるタイミングから固定された期間であることを特徴とする付記３乃至５の少なくとも何れか１項に記載のスイッチングレギュレータ制御回路。
（付記１０）  前記位相補償は、並列接続される複数の容量素子を備えており、前記位相補償量切替部は、複数の容量素子の一部に備えられることを特徴とする付記１に記載のスイッチングレギュレータ制御回路。
（付記１１）  前記位相補償は、直列接続される容量素子および抵抗素子を備えており、前記位相補償量切替部は、前記抵抗素子をバイパスすることを特徴とする付記１に記載のスイッチングレギュレータ制御回路。
（付記１２）  出力電圧の、目的電圧からの差電圧を増幅する誤差増幅器と、
前記誤差増幅器の入出力間に接続され、制御系の動作状態の安定化を図る位相補償とを備え、
スイッチ素子の断続に応じて電力供給を繰り返すことにより出力電圧を制御するスイッチングレギュレータにおいて、
前記スイッチ素子の導通が開始されるタイミングを含む所定期間に、前記位相補償における位相補償量を低減する位相補償量切替部を備えることを特徴とするスイッチングレギュレータ。
（付記１３）  スイッチ素子の断続に応じて電力供給を繰り返すことにより出力電圧を制御するスイッチングレギュレータに対して、
出力電圧の、目的電圧からの差電圧を誤差増幅すると共に、
制御系の動作状態の安定化を図るために出力電圧が負帰還されるスイッチングレギュレータ制御方法において、
前記スイッチ素子の導通が開始されるタイミングを含む所定期間に、前記位相補償における位相補償量を低減することを特徴とするスイッチングレギュレータ制御方法。
【図面の簡単な説明】
【００５４】
【図１】実施形態の回路図である。
【図２】位相補償の変形例を示す回路図である。
【図３】使用可能な切替信号（ＣＴＬ）の生成部を示す要部回路図である。
【図４】使用可能な切替信号のタイミングチャートである。
【図５】背景技術の回路図である。
【符号の説明】
【００５５】
ＣＦＢ、ＣＦＢ２    帰還容量素子
ＣＭＰ              比較器
Ｄ１                ダイオード素子
ＤＬ                遅延回路
ＥＡ                誤差増幅器
ＦＦ                フリップフロップ回路
Ｌ１                インダクタ
Ｍ１                ＰＭＯＳトランジスタ
ＭＦＢ              切替スイッチ
ＯＳＣ              発振回路
ＲＦＢ              帰還抵抗素子
（ＶＭ）            分圧点
（ＶＯＵＴ）        出力端子
ＣＴＬ              制御信号
ＩＭ                電流モニタ信号
ＴＧ                トリガ信号
ＴＰ                遅延回路ＤＬの遅延時間
ＶＥＡ              誤差増幅電圧
ＶＭ                検出電圧
Ｖｒｅｆ            参照電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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