(57)【要約】【課題】  書き込み及びリセット動作時における非選択メモリセルの可変抵抗素子に対する電圧・電流ストレスを軽減し、より高信頼度のデータ保持特性を確保できる不揮発性半導体記憶装置を提供する。【解決手段】  メモリセル３は、電気抵抗の変化により情報を記憶する可変抵抗素子１の一端側と選択トランジスタ２のソースとを接続してなり、メモリセルアレイ４内において、選択トランジスタ２のドレインが列方向に沿って共通のビット線ＢＬに接続し、可変抵抗素子１の他端側がソース線ＳＬに接続し、選択トランジスタ２のゲートが行方向に沿って共通のワード線ＷＬに接続するメモリセル構成を採用し、更に、当該メモリセル構成において、メモリセル３の記憶データのリセット動作をソース線ＳＬに共通に接続する複数のメモリセル３からなるセクタ単位で行う構成とする。【選択図】  図２
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【特許請求の範囲】
【請求項１】
不揮発性のメモリセルを行方向及び列方向に夫々複数配列し、その中から所定のメモリセルまたはメモリセル群を選択するために行方向と列方向に夫々複数のワード線と複数のビット線とを配列してなるメモリセルアレイを有する半導体記憶装置であって、
前記メモリセルは、電気抵抗の変化により情報を記憶する可変抵抗素子の一端側と選択トランジスタのソースとを接続してなり、
前記メモリセルアレイ内において、前記選択トランジスタのドレインが前記列方向に沿って共通の前記ビット線に接続し、前記可変抵抗素子の他端側がソース線に接続し、前記選択トランジスタのゲートが前記行方向に沿って共通の前記ワード線に接続し、
前記メモリセルの書き込み動作は、選択された前記ワード線に所定の電圧を印加して前記選択トランジスタを導通状態にし、選択された前記ビット線と選択された前記ソース線間に所定の書き込み電圧または書き込み電流を印加することにより電気的に実行可能であり、
前記メモリセルのリセット動作は、共通の前記ソース線に接続する複数の前記メモリセルからなるセクタ単位で、選択された前記ワード線に所定の電圧を印加して前記選択トランジスタを導通状態にし、選択された前記ビット線と選択された前記ソース線間に所定のリセット電圧またはリセット電流を印加することにより電気的に実行可能であることを特徴とする不揮発性半導体記憶装置。
【請求項２】
選択された前記ビット線を所定のリセット電位に固定した状態で、選択された前記ソース線に所定のリセット電位またはリセット電流をパルス状に印加することにより、前記リセット動作が実行されることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
選択された前記ビット線と前記ソース線を夫々所定のリセット電位に固定した状態で、選択された前記ワード線に前記所定の電圧をパルス状に印加することにより、前記リセット動作が実行されることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
前記セクタは複数のサブセクタに区分されており、
前記セクタ単位の前記リセット動作が、前記サブセクタ毎に時分割で処理されることを特徴とする請求項１〜３の何れか１項に記載の不揮発性半導体記憶装置。
【請求項５】
前記リセット動作において、リセット対象の前記サブセクタは、前記サブセクタ内の前記メモリセルに接続する前記ビット線を選択することにより選択可能に構成されていることを特徴とする請求項４に記載の不揮発性半導体記憶装置。
【請求項６】
前記リセット動作において、前記サブセクタ内の前記メモリセルに接続する前記ビット線を所定のリセット電位に設定することにより、リセット対象の前記サブセクタが選択され、前記サブセクタ内の前記メモリセルに接続する前記ビット線をフローティング状態にすることにより、リセット対象外の前記サブセクタが選択されない構成となっていることを特徴とする請求項５に記載の不揮発性半導体記憶装置。
【請求項７】
前記リセット動作が前記メモリセルの電気抵抗を低下させる動作であり、
前記サブセクタ毎に時分割で処理される前記リセット動作において、前記リセット動作中の前記メモリセルの各抵抗値が所定の下限抵抗値以上となるように制御されることを特徴とする請求項４〜６の何れか１項に記載の不揮発性半導体記憶装置。
【請求項８】
前記書き込み動作または前記リセット動作の内の前記メモリセルの電気抵抗を低下させる動作において、前記動作中の前記メモリセルの抵抗値と基準抵抗値とを比較して、前記メモリセルの抵抗値と前記基準抵抗値以下となった場合に、前記動作が停止するように制御されることを特徴とする請求項１〜７の何れか１項に記載の不揮発性半導体記憶装置。
【請求項９】
前記リセット動作が前記メモリセルの電気抵抗を低下させる動作であり、
前記リセット動作を開始する前に、リセット対象の前記メモリセルの各抵抗値が所定の基準抵抗値以下であるかを検証するベリファイ動作を実行し、前記抵抗値の全てが前記基準抵抗値以下である場合は、前記リセット動作を開始しないことを特徴とする請求項１〜８の何れか１項に記載の不揮発性半導体記憶装置。
【請求項１０】
前記リセット動作が前記メモリセルの電気抵抗を低下させる動作であり、
前記リセット動作を開始する前に、リセット対象の前記メモリセルの各抵抗値が所定の第１基準抵抗値以下であるかを検証する第１のベリファイ動作を実行し、前記抵抗値の全てが前記第１基準抵抗値以下である場合は、前記メモリセルの各抵抗値が所定の第２基準抵抗値以上であるかを検証する第２のベリファイ動作を実行し、前記抵抗値の全てが前記第２基準抵抗値以上である場合は、前記リセット動作を開始しないことを特徴とする請求項１〜９の何れか１項に記載の不揮発性半導体記憶装置。
【請求項１１】
前記第２のベリファイ動作において、前記抵抗値の全てが前記第２基準抵抗値以上でない場合は、抵抗値が前記第２基準抵抗値以上でない前記メモリセルに対して、抵抗値が前記第２基準抵抗値以上前記第１基準抵抗値以下となる程度の書き込み条件で書き込み動作を行うことを特徴とする請求項１０に記載の不揮発性半導体記憶装置。
【請求項１２】
前記リセット動作が前記メモリセルの電気抵抗を低下させる動作であり、
前記リセット動作を開始する前に、リセット対象の前記メモリセルの各抵抗値大きくする前記書き込み動作を実行してから、前記リセット動作を開始することを特徴とする請求項１〜１１の何れか１項に記載の不揮発性半導体記憶装置。
【請求項１３】
前記書き込み動作が前記メモリセルの電気抵抗を増大させる動作であり、
前記書き込み動作において、前記書き込み動作中の前記メモリセルの抵抗値が極大値に達する前に、前記書き込み動作が停止するように制御されることを特徴とする請求項１〜１２の何れか１項に記載の不揮発性半導体記憶装置。
【請求項１４】
前記書き込み動作において、前記書き込み動作中の前記メモリセルの抵抗値と前記極大値以下に設定されている書き込み基準抵抗値とを比較して、前記書き込み動作中の前記メモリセルの抵抗値が前記極大値に達する前に、前記書き込み動作が停止するように制御されることを特徴とする請求項１３に記載の不揮発性半導体記憶装置。
【請求項１５】
前記書き込み動作において、前記書き込み動作中の前記メモリセルの抵抗値と前記極大値以下に設定されている書き込み基準抵抗値とを比較して、前記書き込み動作中の前記メモリセルの抵抗値が前記極大値に達する書き込み電圧の印加期間または印加回数を、内蔵する不揮発性メモリ領域に記憶することを特徴とする請求項１３に記載の不揮発性半導体記憶装置。
【請求項１６】
前記書き込み動作が前記メモリセルの電気抵抗を増大させる動作であり、
前記書き込み動作において、書き込み対象の前記メモリセルが複数存在する場合、前記複数の書き込み対象のメモリセルを複数のグループに区分し、前記書き込み動作が、少なくとも１回目の書き込み電圧の印加時において、前記グループ毎に時分割で処理されることを特徴とする請求項１〜１５の何れか１項に記載の不揮発性半導体記憶装置。
【請求項１７】
前記書き込み動作の進行とともに、前記グループの区分を変更して、前記グループに含まれる前記メモリセルの個数を増加させることを特徴とする請求項１６の何れか１項に記載の不揮発性半導体記憶装置。
【請求項１８】
前記書き込み動作及び前記リセット動作は、所定の入力端子または入出力端子から入力されるコマンドデータに基づいて実行されることを特徴とする請求項１〜１７の何れか１項に記載の不揮発性半導体記憶装置。
【請求項１９】
前記書き込み動作及び前記リセット動作において、前記メモリセルの抵抗値の検証または比較に用いる基準抵抗値が、前記メモリセルと同じ前記可変抵抗素子を用いて生成されることを特徴とする請求項１〜１８の何れか１項に記載の不揮発性半導体記憶装置。
【請求項２０】
前記書き込み動作及び前記リセット動作専用の特定電源端子を含む複数の電源端子を備え、前記書き込み動作及び前記リセット動作において、前記メモリセルを流れる動作電流が、前記特定電源端子から供給される電源電流から供給されることを特徴とする請求項１〜１９の何れか１項に記載の不揮発性半導体記憶装置。
【請求項２１】
前記メモリセルの読み出し動作、前記書き込み動作及び前記リセット動作の何れでもない待機状態において、前記ビット線を接地電位にするビット線放電回路を有することを特徴とする請求項１〜２０の何れか１項に記載の不揮発性半導体記憶装置。
【請求項２２】
前記メモリセルの抵抗値と基準抵抗値とを比較する比較器を備え、
前記比較器の一方の入力には、基準抵抗値選択回路を介して複数の基準抵抗が接続し、
前記複数の基準抵抗には、前記メモリセルの読み出し動作時、前記書き込み動作時、前記リセット動作時、及び、前記メモリセルのテスト時に使用する基準抵抗が各別に含まれ、
前記複数の基準抵抗を所定の抵抗値に書き込むための基準抵抗書き込み回路を備えていることを特徴とする請求項１〜２１の何れか１項に記載の不揮発性半導体記憶装置。
【請求項２３】
前記メモリセルは、少なくとも前記セクタ単位に、前記書き込み動作及び前記リセット動作を禁止するデータ保護状態に設定可能に構成されていることを特徴とする請求項１〜２２の何れか１項に記載の不揮発性半導体記憶装置。
【請求項２４】
前記可変抵抗素子が、ＣＭＲ（超巨大磁気抵抗効果）膜またはＴＭＲ（トンネル型磁気抵抗効果）膜を用いて形成されていることを特徴とする請求項１〜２３の何れか１項に記載の不揮発性半導体記憶装置。
【請求項２５】
前記可変抵抗素子が、マンガンを含有するペロブスカイト構造の酸化物で形成されていることを特徴とする請求項１〜２３の何れか１項に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性のメモリセルを行方向及び列方向に夫々複数配列し、その中から所定のメモリセルまたはメモリセル群を選択するために行方向と列方向に夫々複数のワード線と複数のビット線とを配列してなるメモリセルアレイを有する不揮発性半導体記憶装置に関し、より具体的には、メモリセルが電気抵抗の変化により情報を記憶する可変抵抗素子を有し電気的にデータの書き込み及びリセット（消去）が可能な不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
かかる可変抵抗素子を備えて構成される電気的にデータの書き込み及びリセット（消去）が可能な不揮発性半導体記憶装置として、以下に説明するＭＲＡＭ（Ｍａｇｎｅｔｉｃ  ＲＡＭ）とＲＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ  ｃｏｎｔｒｏｌ  ｎｏｎｖｏｌａｔｉｌｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）がある。
【０００３】
ＭＲＡＭの場合、可変抵抗素子であるＭＲＡＭメモリ素子は強磁性層を有し、メモリ素子の抵抗は強磁性の磁化方向によって決まる。メモリ素子の抵抗は、強磁性層の平行磁化の場合には小さく、一方メモリ素子の抵抗は強磁性層の不平行磁化の場合には大きくなる。ＭＲＡＭメモリ素子の層構造の構成は、ＧＭＲ（Ｇｉａｎｔ  Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ、巨大磁気抵抗効果）メモリ素子とＴＭＲ（Ｔｕｎｎｅｌｉｎｇ  Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ、トンネル型磁気抵抗効果）メモリ素子およびＣＭＲ（Ｃｏｌｏｓｓａｌ  Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ、超巨大磁気抵抗効果）メモリ素子間で区別がなされる。
【０００４】
ＧＭＲメモリ素子は、少なくとも二つの強磁性層とその層間に配置された非磁性導電体層を有し、ＧＭＲメモリ素子は、ＧＭＲメモリ素子が二つの強磁性層内の磁化が平行かまたは不平行に向けられていることに依存している場合、ＧＭＲ効果（巨大磁気抵抗効果）を呈する。
【０００５】
ＴＭＲメモリ素子は、少なくとも二つの強磁性層とその層間に配置された絶縁非磁化層を有している。この場合、絶縁非磁化層は、トンネリング電流が二つの強磁性層間に流れるように作られる。強磁性層は、この二つの強磁性層間に配置された絶縁非磁化層を通るスピン分極トンネル電流によってもたらされた磁気抵抗作用を呈する。ＴＭＲメモリ素子の電気抵抗は、二つの強磁性層の磁化が平行または不平行に向けられているかに依存している。
【０００６】
ＣＭＲメモリ素子は、ＧＭＲ効果（巨大磁気抵抗効果）よりも大きな抵抗値の変化があるＣＭＲ効果（超巨大磁気抵抗効果）を有するペロブスカイト（Ｌａ（Ｓｒ）ＭｎＯ系）構造の薄膜材料を利用する。
【０００７】
ＲＲＡＭは、可変抵抗素子であるＲＲＡＭメモリ素子の磁気抵抗効果を利用する点ではＭＲＡＭの１種と言える。但し、現行のＭＲＡＭが主に利用しているＴＭＲ膜とは異なる原理で磁気抵抗効果を示すＰｒＣａＭｎＯ系のＣＭＲ膜を可変抵抗素子として使用する。
【０００８】
図１４は、従来技術のＭＲＡＭにおける、スピン注入方式に基づくＴＭＲメモリ素子で構成されたメモリセルとそのメモリセルアレイの一部を示す。図中、２つのメモリセルだけを簡易的に示しているが、実際は、例えば、図１６及び図１７に示すように、メモリセルが行方向及び列方向に複数配置され、多数のワード線ＷＬ、ビット線ＢＬ、及び、共通ソース線ＳＬと呼ばれる信号線に接続する。このスピン注入方式では、磁化はＴＭＲメモリ素子に流し込んだ電流により直接反転させる。ＴＭＲメモリ素子に流す電流の向き（電流注入方向／電流引き出し方向）を変えることで、自由層の磁化を固定層と平行または非平行にスイッチできる。電流中のスピン偏極した電子の作用によって磁化を反転させるためスピン注入方式と呼ばれる（例えば、下記の非特許文献１参照）。
【０００９】
図１５には、従来技術のＲＲＡＭで電圧パルス印加方式に基づくＣＭＲメモリ素子で構成されたメモリセルとそのメモリセルアレイの一部を示す。図中、２つのメモリセルだけを簡易的に示しているが、実際は、例えば、図１６及び図１７に示すように、メモリセルが行方向及び列方向に複数配置され、多数のワード線ＷＬ、ビット線ＢＬ、及び、共通ソース線ＳＬと呼ばれる信号線に接続する。現行のＭＲＡＭが利用しているＴＭＲ膜とは異なる原理で磁気抵抗効果を示すＣＭＲ膜をメモリ素子として使う。
【００１０】
ＲＲＡＭはＣＭＲメモリ素子にパルス状の電圧を印加することで抵抗値が変化する現象を利用して情報を記録する。ＣＭＲ膜としては、ＰＣＭＯ（Ｐｒ０．７Ｃａ０．３ＭｎＯ３）等を利用する。尚、印加電圧と抵抗値の変化の関係については、例えば、非特許文献２に開示があり、また、ＲＲＡＭメモリ素子に使う材料に関しては、下記の特許文献１に開示がある。
【００１１】
ＲＲＡＭのＣＭＲメモリ素子は、ＣＭＲ膜を上部電極（Ｐｔ）と下部電極（Ｐｔ）で挟むだけの単純な構造で済む。尚、図１４と図１５に示すように、電圧パルス印加方式のＲＲＡＭのメモリセルと、スピン注入方式のＭＲＡＭのメモリセルは、同じ等価回路で表される。ここで、図１４、図１５に示された従来のメモリセルアレイでは、ＭＲＡＭメモリとＲＲＡＭメモリの何れにおいても、メモリ素子１と選択トランジスタ２の直列回路で１つのメモリセルが形成され、メモリ素子１の一端が直接ビットＢＬ線に接続する構成となっている。
【００１２】
図１６に示すように、ＲＲＡＭのリセット動作（データ消去動作）は、選択ワード線ＷＬｓに７Ｖ、非選択ワード線ＷＬｕに０Ｖ、また、選択ビット線ＢＬｓに０Ｖを印加した状態で、共通ソース線ＳＬに電圧値が０Ｖ→５Ｖ→０Ｖと遷移するパルス幅が約１０００ｎｓの電圧パルスを印加して行う。リセット動作後に、ＲＲＡＭメモリ素子の抵抗値は低抵抗状態（約４ｋΩ：図１８参照）になる。この低抵抗状態をデータ“１”の記憶状態とする。図１７に示すように、ＲＲＡＭの書き込み動作は、選択ワード線ＷＬｓに７Ｖ、非選択ワード線ＷＬｕに０Ｖ、また、共通ソース線ＳＬに０Ｖを印加した状態で、選択ビット線ＢＬｓに０Ｖ→５Ｖ→０Ｖのパルス幅約１０００ｎｓの電圧パルスを印加して行う。書き込み動作後に、ＲＲＡＭメモリ素子の抵抗値は高抵抗状態（約１４０ｋΩ：図１８参照）になる。この高抵抗状態をデータ“０”の記憶状態とする。しかし、選択ビット線ＢＬｓに印加するパルス幅を長くすると（例えば、約２０００ｎｓ以上）、ＲＲＡＭメモリ素子の抵抗値は逆に低下する。ＲＲＡＭメモリ素子における印加電圧と抵抗値の変化の関係は下記の非特許文献１の１０５頁に開示がある。
【００１３】
ＲＲＡＭについて説明したが、スピン注入方式のＭＲＡＭの場合は、電圧パルスの代わりに電流パルスを用いる点が異なる。電圧パルスの代わりに、電流パルスの向き（電流の注入／電流の引き出し）を変えることにより、自由層の磁化を固定層と平行または反平行に切り換えて、ＭＲＡＭメモリ素子の抵抗値を高抵抗状態と低抵抗状態に切り換える。電圧パルス印加方式のＲＲＡＭのメモリ素子の面積と、スピン注入方式のＭＲＡＭのメモリ素子の面積はＤＲＡＭ並に小さく、多値化可能なため、単位記憶容量当りの低価格化が可能である。
【特許文献１】米国特許第６４７３３３２号明細書
【非特許文献１】日経エレクトロニクス、２００３年１−２０、Ｎｏ．８３９、ｐｐ．９８〜１０５
【非特許文献２】“Ｎｏｖｅｌ  Ｃｏｌｏｓｓａｌ  Ｍａｇｎｅｔｏ−Ｒｅｓｉｓｔｉｖｅ  Ｔｈｉｎ  Ｆｉｌｍ  Ｎｏｎｖｏｌａｔｉｌｅ  Ｒｅｓｉｓｔａｎｃｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ”、ＩＥＤＭ、ｐｐ．１９３〜１９６、２００２年＠
【発明の開示】
【発明が解決しようとする課題】
【００１４】
従来のＭＲＡＭメモリとＲＲＡＭメモリは、メモリ素子が直接ビットラインに接続されるので、電源立ち上げ時や通電時に突発的に発生するシステムノイズ等によりビット線電位が揺れるとメモリ素子（ＴＭＲ膜、ＣＭＲ膜）にノイズが直接影響するという問題がある。また、メモリセルの読み出し時や書き込み時に、ビット線に電流を流すためにビット線を所定電位に設定したり、ビット線に電圧パルスを印加したりすると、非選択メモリセルのメモリ素子にも電圧が加わることになる。このビット線に印加される電圧や電流はメモリ素子の抵抗状態に影響を与え、次第に非選択メモリセルのメモリ素子のデータが意図せずデータ化けするという問題がある。
【００１５】
具体的には、スタンバイ時にビット線を０Ｖにすると図１４のＴＭＲ膜の下のＮ＋拡散の電位とビット線電位は共に０Ｖになる。その後、読み出し時や書き込み時にビット線に電流を流すと、ＴＭＲ膜が直接ビット線に繋がっているので、非選択のＴＭＲ膜にもメモリ素子下のＮ＋拡散方向へ充放電電流が流れる。非選択メモリセルのＴＭＲ膜に当該充放電電流が何回も繰り返し流れると、電流印加方向によってデータ“０”／“１”を記憶するＭＲＡＭの記憶データが悪影響を受け、データ保持特性に対する信頼性が悪化する。
【００１６】
同様に、ＲＲＡＭについても、スタンバイ時にビット線を０Ｖにすると図１５のＣＭＲ膜の下のＮ＋拡散の電位とビット線電位も共に０Ｖになる。その後、読み出し時や書き込み時にビット線に電圧パルスを印加すると、ＣＭＲ膜が直接ビット線に繋がっているので、非選択のＣＭＲ膜にもメモリ素子下のＮ＋拡散方向へ充放電電流が過渡的に流れ、その期間中、ＣＭＲ膜の両端に電位差（電圧）が生じる。非選択メモリセルのＣＭＲ膜に当該充放電電流が何回も繰り返して流れると、電圧印加方向でデータ“０”／“１”を記憶するＲＲＡＭの記憶データが悪影響を受け、データ保持特性に対する信頼性が悪化する。
【００１７】
また、電圧印加方式のＲＲＡＭには、上述のように、印加するパルス幅を長くすると（約２０００ｎｓ以上）ＲＲＡＭメモリ素子の抵抗値は単調には上昇せず、極大値を取りその後逆に低下するという現象があるため、印加する電圧パルスの制御が重要となる。
【００１８】
また、リセット動作後に、ＲＲＡＭのメモリ素子の抵抗値は低抵抗状態（約４ｋΩ）になるので、リセット動作時が進行するに応じてメモリセルに大電流が流れるという問題がある。また、バイト単位でリセット動作をすると、フローティング状態の非選択ビット線に繋がる非選択メモリセルのメモリ素子にも、書き込み動作時と同様に過渡的な充放電電流が流れるため、その期間中、余計な電圧・電流がメモリ素子に印加されるという問題がある。  
【００１９】
更に、リセット動作後のメモリ素子の抵抗値が低くなり過ぎると、書き込み動作時にメモリセルに大電流が流れるので、書き込み動作時にメモリセルに印加する書き込みパルス電圧・電流を発生する回路の電流駆動能力を大きくする必要が生じ、この結果、当該回路規模が大きくなるという問題がある。また、書き込み動作では、書き込み対象の複数のメモリセルは低抵抗状態（約４ｋΩ：図１８）にあるので、書き込み開始時に共通ソース線に複数のメモリセル電流が大電流となって流れるので、共通ソース線の線幅を太くしなければならないという問題がある。また、書き込み動作の進行に伴い、メモリ素子の抵抗値が低抵抗状態から増加するので、書き込みパルスのパルス電圧とパルス幅の制御が難しいという問題がある。
【００２０】
また、複数のメモリセルに対するリセット動作では、リセット対象の複数のメモリセルのメモリ素子の抵抗値が必ずしも均一ではなく、高抵抗値のものと低抵抗値のものとが入り混じった不揃い状態であり、同じ動作条件でリセット動作を開始した場合に、リセット動作後の抵抗状態に更にバラツキが生じるという問題がある。  
【００２１】
本発明は、上述の問題点に鑑みてなされたものであり、その目的は、上記問題点を解消し、書き込み及びリセット動作時における非選択メモリセルの可変抵抗素子に対する電圧・電流ストレスを軽減し、より高信頼度のデータ保持特性を確保できる不揮発性半導体記憶装置を提供することにある。
【課題を解決するための手段】
【００２２】
この目的を達成するための本発明に係る不揮発性半導体記憶装置は、基本的構成として、従来のメモリセル構成に対してソース線とビット線を入れ換えた構成、つまり、可変抵抗素子がビット線と直接接続しないメモリセル構成を採用する。更に、当該メモリセル構成において、リセット動作をソース線に共通に接続する複数のメモリセルからなるセクタ単位で行う構成とする。
【００２３】
より具体的には、本発明に係る不揮発性半導体記憶装置は、不揮発性のメモリセルを行方向及び列方向に夫々複数配列し、その中から所定のメモリセルまたはメモリセル群を選択するために行方向と列方向に夫々複数のワード線と複数のビット線とを配列してなるメモリセルアレイを有する半導体記憶装置であって、前記メモリセルが、電気抵抗の変化により情報を記憶する可変抵抗素子の一端側と選択トランジスタのソースとを接続してなり、前記メモリセルアレイ内において、前記選択トランジスタのドレインが前記列方向に沿って共通の前記ビット線に接続し、前記可変抵抗素子の他端側がソース線に接続し、前記選択トランジスタのゲートが前記行方向に沿って共通の前記ワード線に接続し、前記メモリセルの書き込み動作は、選択された前記ワード線に所定の電圧を印加して前記選択トランジスタを導通状態にし、選択された前記ビット線と選択された前記ソース線間に所定の書き込み電圧または書き込み電流を印加することにより電気的に実行可能であり、前記メモリセルのリセット動作は、共通の前記ソース線に接続する複数の前記メモリセルからなるセクタ単位で、選択された前記ワード線に所定の電圧を印加して前記選択トランジスタを導通状態にし、選択された前記ビット線と選択された前記ソース線間に所定のリセット電圧またはリセット電流を印加することにより電気的に実行可能であることを特徴とする。
【００２４】
かかる特徴構成により、読み出し動作時及び書き込み動作時にビット線側から非選択メモリセルの可変抵抗素子に印加される電流及び電圧成分を完全に排除して、当該電流電圧印加による非選択メモリセルの記憶データがディスターブ（擾乱）を受けることを回避できる。本特徴構成では、逆に可変抵抗素子がソース線と直接接続する構成となっているが、一般に大容量の不揮発性メモリでは、書き込みがビット単位で制御されるのに対して、リセットは纏まった単位で一括して行われるアプリケーションが多いため、同じソース線に接続するメモリセル群であるセクタを単位としてリセット動作を行うことで、リセット動作時のディスターブの問題も解消できる。従って、本特徴構成では、リセット動作に対して極端な制約を課さずに、読み出し、書き込み、リセットの全ての動作においてディスターブ問題を回避することができる。
【００２５】
更に、上記特徴構成に加えて、選択された前記ビット線を所定のリセット電位に固定した状態で、選択された前記ソース線に所定のリセット電位またはリセット電流をパルス状に印加することにより、前記リセット動作が実行される構成、或いは、選択された前記ビット線と前記ソース線を夫々所定のリセット電位に固定した状態で、選択された前記ワード線に前記所定の電圧をパルス状に印加することにより、前記リセット動作が実行される構成とすることが好ましい。
【００２６】
上記構成により、本発明のメモリセル構成に対して、ディスターブのないリセット動作が可能となる。特に後者の構成では、書き込み動作とリセット動作でどちらもワード線の電圧パルス幅でパルス印加時間の制御ができるので、時間制御系の回路設計が簡素化され、ソース線側にリセット動作専用のパルス発生回路が不要となる。
【００２７】
更に、上記何れかの構成に加えて、前記セクタが複数のサブセクタに区分されており、前記セクタ単位の前記リセット動作が、前記サブセクタ毎に時分割で処理される構成とするのも好ましい。また、前記リセット動作において、リセット対象の前記サブセクタは、前記サブセクタ内の前記メモリセルに接続する前記ビット線を選択することにより選択可能に構成することも好ましい。更に、前記リセット動作において、前記サブセクタ内の前記メモリセルに接続する前記ビット線を所定のリセット電位に設定することにより、リセット対象の前記サブセクタが選択され、前記サブセクタ内の前記メモリセルに接続する前記ビット線をフローティング状態にすることにより、リセット対象外の前記サブセクタが選択されない構成とするのも好ましい。
【００２８】
更に、前記リセット動作が前記メモリセルの電気抵抗を低下させる動作であり、前記サブセクタ毎に時分割で処理される前記リセット動作において、前記リセット動作中の前記メモリセルの各抵抗値が所定の下限抵抗値以上となるように制御される構成とするのも好ましい。
【００２９】
上記サブセクタ毎の時分割のリセット動作を採用するにより、リセット動作時に流れる瞬時電流を抑制でき、リセット電圧を発生する回路の回路規模を小さくでき、且つ、ソース線の線幅拡大も抑制でき、実質的にチップサイズを小さくでき、チップコストの低減が期待できる。
【００３０】
本発明に係る不揮発性半導体記憶装置は、更に、上記何れかの構成に加えて、前記書き込み動作または前記リセット動作の内の前記メモリセルの電気抵抗を低下させる動作において、前記動作中の前記メモリセルの抵抗値と基準抵抗値とを比較して、前記メモリセルの抵抗値と前記基準抵抗値以下となった場合に、前記動作が停止するように制御されることを特徴とする。これにより、当該動作によるメモリセルの抵抗値を高精度に制御することができる。
【００３１】
また、上記各特徴構成に加えて、前記リセット動作が前記メモリセルの電気抵抗を低下させる動作であり、前記リセット動作を開始する前に、リセット対象の前記メモリセルの各抵抗値が所定の基準抵抗値以下であるかを検証するベリファイ動作を実行し、前記抵抗値の全てが前記基準抵抗値以下である場合は、前記リセット動作を開始しない構成とするのも好ましい。これにより、不要なリセット動作を回避でき、リセット動作における動作時間と消費電力の低減が図れる。
【００３２】
更に、前記リセット動作が前記メモリセルの電気抵抗を低下させる動作であり、前記リセット動作を開始する前に、リセット対象の前記メモリセルの各抵抗値が所定の第１基準抵抗値以下であるかを検証する第１のベリファイ動作を実行し、前記抵抗値の全てが前記第１基準抵抗値以下である場合は、前記メモリセルの各抵抗値が所定の第２基準抵抗値以上であるかを検証する第２のベリファイ動作を実行し、前記抵抗値の全てが前記第２基準抵抗値以上である場合は、前記リセット動作を開始しない構成とするのも好ましい。
【００３３】
更に、前記第２のベリファイ動作において、前記抵抗値の全てが前記第２基準抵抗値以上でない場合は、抵抗値が前記第２基準抵抗値以上でない前記メモリセルに対して、抵抗値が前記第２基準抵抗値以上前記第１基準抵抗値以下となる程度の書き込み条件で書き込み動作を行う構成とするのも好ましい。これにより、不要なリセット動作を回避でき、リセット動作における動作時間と消費電力の低減が図れるとともに、より正確なリセット状態における抵抗値制御が可能となる。
【００３４】
また、上記各特徴構成に加えて、前記リセット動作が前記メモリセルの電気抵抗を低下させる動作であり、前記リセット動作を開始する前に、リセット対象の前記メモリセルの各抵抗値大きくする前記書き込み動作を実行してから、前記リセット動作を開始する構成とするのも好ましい。これにより、リセット動作の対象となるセクタ内の複数のメモリセルの抵抗状態を一定の範囲内に揃えることができ、リセット動作に係る制御を簡単化でき、且つ、リセット動作後の各メモリセルの抵抗値のバラツキを抑えることもできる。
【００３５】
また、上記各特徴構成に加えて、前記書き込み動作が前記メモリセルの電気抵抗を増大させる動作であり、前記書き込み動作において、前記書き込み動作中の前記メモリセルの抵抗値が極大値に達する前に、前記書き込み動作が停止するように制御される構成とするのも好ましい。更に、前記書き込み動作において、前記書き込み動作中の前記メモリセルの抵抗値と前記極大値以下に設定されている書き込み基準抵抗値とを比較して、前記書き込み動作中の前記メモリセルの抵抗値が前記極大値に達する前に、前記書き込み動作が停止するように制御される構成とするのが好ましい。
【００３６】
更に、当該特徴構成において、前記書き込み動作において、前記書き込み動作中の前記メモリセルの抵抗値と前記極大値以下に設定されている書き込み基準抵抗値とを比較して、前記書き込み動作中の前記メモリセルの抵抗値が前記極大値に達する書き込み電圧の印加期間または印加回数を、内蔵する不揮発性メモリ領域に記憶する構成とするのが好ましい。
【００３７】
かかる書き込み動作に対する特徴構成により、書き込み動作の進行に伴って、逆に抵抗値が下がってしまい、読み出し時の動作マージンを低下するのを回避することができる。特に２番目の構成では、書き込み状態での抵抗値の下限値が保障され、一定の動作マージンを確保できる。更に、３番目の構成では、デバイス毎に適切な下限値が保障でき、動作マージンの向上が図れる。
【００３８】
また、上記各特徴構成に加えて、前記書き込み動作が前記メモリセルの電気抵抗を増大させる動作であり、前記書き込み動作において、書き込み対象の前記メモリセルが複数存在する場合、前記複数の書き込み対象のメモリセルを複数のグループに区分し、前記書き込み動作が、少なくとも１回目の書き込み電圧の印加時において、前記グループ毎に時分割で処理される構成とするのが好ましい。更に、前記書き込み動作の進行とともに、前記グループの区分を変更して、前記グループに含まれる前記メモリセルの個数を増加させる構成とするのが好ましい。
【００３９】
かかる構成により、書き込み動作時、特に、開始時において、低抵抗状態のメモリセルに流れる電流による瞬時電流を抑制でき、書き込み電圧を供給する回路の回路規模、更には、書き込み動作時のメモリセル電流を供給する電源回路の回路規模の適正規模に抑制することができる。特に、後者の構成によれば、前者の構成で犠牲となる書き込み時間の短縮化が図れ、書き込み動作時の消費電流を抑制しつつ書き込み時間の増大を抑制できる。
【００４０】
また、上記各特徴構成に加えて、前記書き込み動作及び前記リセット動作は、所定の入力端子または入出力端子から入力されるコマンドデータに基づいて実行される構成とするのも好ましい。かかる構成により、従来のフラッシュメモリで利用されているコマンドによる書き込み及びリセット動作の制御が可能となり、不揮発性半導体記憶装置を使用するシステムにおいてコマンド方式のフラッシュメモリの置き換えが可能となる。
【００４１】
また、上記各特徴構成に加えて、前記書き込み動作及び前記リセット動作において、前記メモリセルの抵抗値の検証または比較に用いる基準抵抗値が、前記メモリセルと同じ前記可変抵抗素子を用いて生成される構成とするのが好ましい。かかる構成により、デバイス毎に、基準抵抗値の微調整が可能となり、基準抵抗値の適正化により高性能化が図れる。
【００４２】
また、上記各特徴構成に加えて、前記書き込み動作及び前記リセット動作専用の特定電源端子を含む複数の電源端子を備え、前記書き込み動作及び前記リセット動作において、前記メモリセルを流れる動作電流が、前記特定電源端子から供給される電源電流から供給される構成とするのが好ましい。かかる構成により、同時に多数のメモリセルの書き込み動作及びリセット動作を行う場合の電流を賄うことができ、当該動作の高速化が図れる。
【００４３】
また、上記各特徴構成に加えて、前記メモリセルの読み出し動作、前記書き込み動作及び前記リセット動作の何れでもない待機状態において、前記ビット線を接地電位にするビット線放電回路を有するのも好ましい。かかる構成によれば、待機状態において、確実にビット線を接地電位に固定でき、不用意なディスターブの発生を回避でき、データ保持特性の向上が図れる。
【００４４】
また、上記各特徴構成に加えて、前記メモリセルの抵抗値と基準抵抗値とを比較する比較器を備え、前記比較器の一方の入力には、基準抵抗値選択回路を介して複数の基準抵抗が接続し、前記複数の基準抵抗には、前記メモリセルの読み出し動作時、前記書き込み動作時、前記リセット動作時、及び、前記メモリセルのテスト時に使用する基準抵抗が各別に含まれ、前記複数の基準抵抗を所定の抵抗値に書き込むための基準抵抗書き込み回路を備えている構成とするのが好ましい。かかる構成により、通常の読み出し動作時、書き込み動作時、リセット動作時より、厳しい条件でのメモリセルのテストを実行でき、この結果、デバイスの信頼性及び性能を高レベルに維持できる。
【００４５】
また、上記各特徴構成に加えて、前記メモリセルは、少なくとも前記セクタ単位に、前記書き込み動作及び前記リセット動作を禁止するデータ保護状態に設定可能に構成されているのも好ましい。かかる構成により、不用意に誤って記憶データが書き換わるのを防止できる。ここで、データ保護状態の設定をリセット動作単位と同じセクタ単位とすることで、リセット動作の制御が簡素化できる。
【００４６】
また、本発明に係る不揮発性半導体記憶装置は、上記各特徴構成に加えて、前記可変抵抗素子が、ＣＭＲ（超巨大磁気抵抗効果）膜またはＴＭＲ（トンネル型磁気抵抗効果）膜を用いて形成されていることを特徴とする。更に、前記可変抵抗素子が、マンガンを含有するペロブスカイト構造の酸化物で形成されていることを特徴とする。
【００４７】
かかる構成により、可変抵抗素子に対して電圧パルスまたは電流パルスの印加によるデータの書き換えが可能となる。特に、後者の構成では、ディスターブの発生を抑制した高性能な電圧パルス印加方式のＲＲＡＭを提供することができる。尚、ＣＭＲ膜は、例えば、Ｐｒ（１−ｘ）ＣａｘＭｎＯ３、Ｌａ（１−ｘ）ＣａｘＭｎＯ３、または、Ｌａ（１−ｘ―ｙ）ＣａｘＰｂｙＭｎＯ３（但し、ｘ＜１、ｙ＜１、ｘ＋ｙ＜１）で表される何れかの物質、例えば、Ｐｒ０．７Ｃａ０．３ＭｎＯ３、Ｌａ０．６５Ｃａ０．３５ＭｎＯ３、Ｌａ０．６５Ｃａ０．１７５Ｐｂ０．１７５ＭｎＯ３等のマンガン酸化膜をＭＯＣＶＤ法、スピンコーティング法、レーザアブレーション、スパッタリング法等で成膜して作成される。
【発明を実施するための最良の形態】
【００４８】
本発明に係る不揮発性半導体記憶装置（以下、適宜「本発明装置」という。）の実施の形態につき、図面に基づいて説明する。尚、従来技術の不揮発性半導体記憶装置及び各実施の形態間で重複する部分については、図面上同じ符号を付して説明する。
【００４９】
〈第１実施形態〉
本発明装置の第１実施形態のメモリセル構成を図１に示す。更に、メモリセル３は、例えば、図４に示すように、行方向及び列方向に夫々複数アレイ状に配列してメモリセルアレイ４を形成する。第１実施形態では、本発明装置はスピン注入方式のＭＲＡＭとして構成される。メモリセル３は、図１に示すように、ＴＭＲ膜で構成された可変抵抗素子１の一端と選択トランジスタ２のソースが接続して直列回路を形成し、ビット線ＢＬと可変抵抗素子１は直接接続されずに、ビット線ＢＬと選択トランジスタ２のドレインを接続し、可変抵抗素子１の他端がソース線ＳＬに接続する構成となっている。また、メモリセルアレイ内では、選択トランジスタ２のドレインが列方向に沿って共通のビット線ＢＬに接続し、可変抵抗素子１の他端側がソース線ＳＬに接続し、選択トランジスタ２のゲートが行方向に沿って共通のワード線ＷＬに接続する構成となっている。
【００５０】
次に、第１実施形態の別実施例として、本発明装置がＲＲＡＭとして構成される場合のメモリセル構成を図２に示す。ＲＲＡＭの場合においてもＭＲＡＭの場合と同様に、メモリセル３は、図１に示すように、ＣＭＲ膜で構成された可変抵抗素子１の一端と選択トランジスタ２のソースが接続して直列回路を形成し、ビット線ＢＬと可変抵抗素子１は直接接続されずに、ビット線ＢＬと選択トランジスタ２のドレインを接続し、可変抵抗素子１の他端がソース線ＳＬに接続する構成となっている。また、メモリセルアレイ４内では、選択トランジスタ２のドレインが列方向に沿って共通のビット線ＢＬに接続し、可変抵抗素子１の他端側がソース線ＳＬに接続し、選択トランジスタ２のゲートが行方向に沿って共通のワード線ＷＬに接続する構成となっている。
【００５１】
図１に示すメモリセル構成を採用することにより、電源立ち上げ時や通電時に突発的に発生するシステムノイズ等によりビット線ＢＬの電位が揺れると可変抵抗素子１（ＴＭＲ膜、ＣＭＲ膜）にノイズが直接影響するという問題が解消される。また、読み出し時や書き込み時にビット線ＢＬに電流を流すためにビット線ＢＬを所定電位に設定したり、ビット線ＢＬに電圧パルスを印加したりすると、非選択メモリセルの可変抵抗素子１にも電圧が加わり、この電圧や電流が可変抵抗素子１の抵抗状態に影響を与え、次第に非選択メモリセルのメモリ素子のデータが意図せずデータ化けするという問題も解消される。
【００５２】
第１実施形態をＲＲＡＭの場合について、図３、図４により更に説明する。以下、書き込み動作或いはリセット動作（消去動作とも言う。）の対象となる選択メモリセル３に接続するワード線ＷＬを選択ワード線ＷＬｓ、それ以外を非選択ワード線ＷＬｕ、選択メモリセル３に接続するビット線ＢＬを選択ビット線ＢＬｓ、それ以外を非選択ビット線ＢＬｕ、選択メモリセル３に接続するソース線を選択ソース線ＳＬｓ、それ以外を非選択ソース線ＳＬｕと称す。尚、選択ワード線ＷＬｓ、選択ビット線ＢＬｕ及び選択ソース線ＳＬｓの選択は、一般的な半導体メモリで用いられる公知な手法によりアドレス入力信号をデコードして行われる。
【００５３】
図３は、本発明装置のブロック構成の概略を示す。本発明装置は、メモリセルアレイ４、行デコーダ５、列デコーダ６、セクタデコーダ７、ライトステートマシン（ＷＳＭ）８、コマンドステートマシン（ＣＳＭ）９、ステータスレジスタ１０、書き込み・リセット電圧発生回路１１、センスアンプ回路１２、及び、セクタロック回路１３等を備えて構成される。当該構成は一般的なフラッシュメモリで採用されている構成と類似するものである。尚、図中、アドレス入力ＡＤＤ、データ入力ＤＩＮ、各種制御入力ＣＥ＃，ＯＥ＃，ＷＥ＃，ＷＰ＃、ＲＳＴ＃に対する入力回路、データ出力ＤＯＵＴに対する出力回路の記載は省略している。
【００５４】
ここで、行デコーダ５は、選択ワード線ＷＬｓの選択、及び、選択及び非選択ワード線ＷＬｓ、ＷＬｕへの書き込み動作、リセット動作及び読み出し動作時における各所定の電圧の供給を行う。列デコーダ６は、選択ビット線ＢＬｓの選択、及び、選択及び非選択ビット線ＢＬｓ、ＢＬｕへの書き込み動作、リセット動作及び読み出し動作時における各所定の電圧の供給を行う。セクタデコーダ７は、選択ソース線ＳＬｓの選択、及び、選択及び非選択ソース線ＳＬｓ、ＳＬｕへの書き込み動作、リセット動作及び読み出し動作時における各所定の電圧の供給を行う。ライトステートマシン（ＷＳＭ）８は、メモリセルアレイ４に対する書き込み動作及びリセット動作を制御する。コマンドステートマシン（ＣＳＭ）９は、データ入力端子からのコマンド入力を受け付け、そのコマンド内容を解読し、ＷＳＭ８に対してコマンド内容を指示する。ステータスレジスタ１０は、書き込み動作またはリセット動作におけるＷＳＭ８の状態を記憶するとともに、自動的に或いは外部からの要求に応じてデータ出力端子から外部へ当該状態を出力する。書き込み・リセット電圧発生回路１１は、書き込み動作及びリセット動作時に選択ワード線ＷＬｓ、選択ビット線ＢＬｓ及び選択ソース線ＳＬｓに供給する電圧を発生し、行デコーダ５、列デコーダ６及びセクタデコーダ７に夫々供給する。センスアンプ回路１２は、メモリセルアレイ４の選択メモリセルの可変抵抗素子１の抵抗値とリファレンスセルの抵抗値を比較して選択メモリセルの記憶状態を読み出す回路であり、通常の読み出し動作時及び書き込み動作或いはリセット動作の検証時に用いる。セクタロック回路１３は、後述するセクタ単位でのセクタ内のメモリセル３に対する書き込み動作及びリセット動作を、セクタ別の設定状態に応じて禁止することで、セクタ単位でのデータ保護を実現する回路である。
【００５５】
メモリセルアレイ４は、複数（図中ではＮ個）のセクタに分割される。各セクタは、同一セクタ内のメモリセル３が同じソース線ＳＬに共通に接続され、リセット動作がセクタ単位で実行可能な構成となっている。よってセクタ単位でソース線ＳＬが共通であるので、このソース線ＳＬを共通ソース線或いはソース線と呼ぶ場合もある。
【００５６】
図４及び図５に示すように、第１実施形態のリセット動作は、選択ワード線ＷＬｓに７Ｖ、非選択ワード線ＷＬｕに０Ｖ、選択ビット線ＢＬｓに０Ｖを印加した状態で、選択ソース線ＳＬｓに電圧値が０Ｖ→５Ｖ→０Ｖと遷移するパルス幅１０００ｎｓの電圧パルスを印加して行う。尚、非選択ソース線ＳＬｕは接地電位ＧＮＤに固定し、非選択ビット線ＢＬｕはフローティング状態とする。リセット動作後に、可変抵抗素子１の抵抗値は低抵抗状態（約４ｋΩ）になる。この記憶状態をデータ“１”とする。
【００５７】
図５は、セクタデコーダ７、列デコーダ６、ビット線電位選択回路１６、ビット線放電回路１７のリセット動作時の各回路の状態を示す。尚、図３では、ビット線電位選択回路１６、ビット線放電回路１７は、列デコーダ６の一機能として一括して表示されている。セクタデコーダ７は、リセット動作時には、非選択ソース線ＳＬｕを接地電位ＧＮＤ（０Ｖ）、選択ソース線ＳＬｓを電圧値が０Ｖ→５Ｖ→０Ｖと遷移する電圧パルス側に切り換える。列デコーダ６のビット線ＢＬとビット線電位選択回路１６を接続するゲート６ａは、非選択ビット線に対してはオフし（ゲート電圧が０Ｖ）、選択ビット線に対してはオン（ゲート電圧が７Ｖ）する。ビット線電位選択回路１６は、リセット動作時は０Ｖに切り換わり、ゲート６ａを介して接続する選択ビット線ＢＬｓを接地電位とする。ビット線放電回路１７は、スタンバイ時に各ビット線ＢＬを接地電位（０Ｖ）に放電するためオンするが、リセット動作時にはオフ状態となる。非選択ワード線ＷＬｕには０Ｖ、選択ワード線ＷＬｓには７Ｖのワード線電位が行デコーダ５から印加される。選択ワード線ＷＬｓに接続する他のメモリセル３をリセットするためには、列デコーダ６のゲート６ａのゲート入力であるビット線選択信号をＷＳＭ８が制御して切り換える。同時にリセットするメモリセル３の数は、選択状態にするビット線選択信号の数で変更可能な構成となっている。
【００５８】
図６及び図７に示すように、第１実施形態の書き込み動作は、選択ワード線ＷＬｓに７Ｖ、非選択ワード線ＷＬｕに０Ｖ、また選択ソース線ＳＬｓに０Ｖを印加した状態で、選択ビット線ＢＬｓに電圧値が０Ｖ→５Ｖ→０Ｖと遷移するパルス幅が１００ｎｓから１０００ｎｓの間の電圧パルスを印加して行う。書き込み動作後に、可変抵抗素子１の抵抗値は高抵抗状態（約１４０ｋΩ）になる。この記憶状態をデータ“０”とする。しかし、ＣＭＲ膜からなる可変抵抗素子１は、印加する電圧パルスの累積パルス幅が長くなると（約２０００ｎｓ以上）、可変抵抗素子１の抵抗値はそれ以上上昇せず、極大値を取った後に逆に低下するという現象がある。
【００５９】
図７は、セクタデコーダ７、列デコーダ６、ビット線電位選択回路１６、ビット線放電回路１７の書き込み動作時の各回路の状態を示す。セクタデコーダ７は、書き込み動作時には、選択／非選択ソース線ＳＬｓ、ＳＬｕを共に接地電位ＧＮＤ（０Ｖ）側に切り換える。列デコーダ６のゲート６ａは、非選択ビット線ＢＬｕに対してはオフし（ゲート電圧が０Ｖ）、選択ビット線ＢＬｓに対してはオン（ゲート電圧が７Ｖ）する。ビット線電位選択回路１６は、データ“１”の書き込み時（低抵抗状態を維持）には０Ｖに切り換え、データ“０”の書き込み時（高抵抗状態へ変化）には電圧値が０Ｖ→５Ｖ→０Ｖと遷移する電圧パルス側に切り換える。ビット線放電回路１７は、スタンバイ時に各ビット線ＢＬを接地電位（０Ｖ）に放電するためオンするが、書き込み動作時にはオフ状態となる。非選択ワード線ＷＬｕには０Ｖ、選択ワード線ＷＬｓには７Ｖのワード線電位が行デコーダ５から印加される。
【００６０】
尚、本発明装置がＭＲＡＭの場合には、メモリセル３に印加する書き込み及びリセットパルスには、電圧パルスに代えて、電流パルスを用いる。電流パルスの向き（電流注入方向／電流引き出し方向）を変えることにより、自由層の磁化を固定層と平行または反平行に切り換えて、ＭＲＡＭメモリ素子であるＴＭＲ膜からなる可変抵抗素子１の抵抗値を高抵抗状態と低抵抗状態とに切り換える。ＲＲＡＭとＭＲＡＭの相違点は印加する書き込み及びリセットパルスが、電圧パルスか電流パルスかの違いであるので、以下の説明では、本発明装置を代表してＲＲＡＭについて説明する。
【００６１】
先ず、リセット動作（図４及び図５参照）は、選択ソース線ＳＬｓに電圧値が０Ｖ→５Ｖ→０Ｖと遷移するパルス幅１０００ｎｓの電圧パルスを印加して行うので、選択ワード線ＷＬｓに接続する全ての可変抵抗素子１に電圧パルスが印加される。例えば、選択ワード線ＷＬｓに５１２個の可変抵抗素子１が接続する場合、もしリセット動作前に全可変抵抗素子１が高抵抗状態（約１４０ｋΩ）であれば、５１２個の可変抵抗素子１を一斉にリセットすると最初、５１２個×５Ｖ÷１４０ｋΩ＝１８ｍＡなる瞬時電流が、選択ソース線ＳＬｓから５１２個のメモリセル３を通して流れ、その後、可変抵抗素子１がリセットされて低抵抗状態（約４ｋΩ）に遷移するにつれて瞬時電流は更に増大し、最終的に５１２個×５Ｖ÷４ｋΩ＝６４０ｍＡに増加する。
【００６２】
しかし、セクタデコーダ７を介して、選択ソース線ＳＬｓにリセット電圧を供給する書き込み・リセット電圧発生回路１１内に設けられた内部ポンプ回路が、リセット電圧の供給により６４０ｍＡという大電流をも供給するには、巨大な内部ポンプ回路が必要となり、このためチップサイズが大きくなりチップコストが高くなるという問題が生じる。また、大電流を流すためには金属配線の幅を太くする必要があり、同様にチップコストが高くなる虞がある。そこで、選択ワード線ＷＬｓに接続する全てのメモリセル３を同時にリセットするのではなく数ビットずつから数バイトずつのサブセクタに分割してリセット動作が実行できる構成とし、内部ポンプ回路とソース線ＳＬ等の内部金属配線幅が許容できる瞬時電流値に抑えるようにするのが好ましい。かかる構成により、巨大な内部ポンプ回路が必要となりチップコストが高くなる問題や大電流を流すために金属配線の幅を太くしなければならないという問題が解消される。
【００６３】
例えば、１バイト（８セル）ずつリセットする構成である場合、リセット動作前に全可変抵抗素子１が高抵抗状態（約１４０ｋΩ）であれば、８個の可変抵抗素子１だけを一斉にリセットすると、瞬時電流は最初、８個×５Ｖ÷１４０ｋΩ＝０．３ｍＡだけが流れ、その後可変抵抗素子１がリセットされ低抵抗状態（約４ｋΩ）に遷移するにつれて瞬時電流は増大し最終的に、８個×５Ｖ÷４ｋΩ＝１０ｍＡに増加する。
【００６４】
もし、４ビット（４セル）ずつリセットする方式をとれば、可変抵抗素子１がリセットされ低抵抗状態（約４ｋΩ）に遷移するにつれて瞬時電流は増大し最終的に、４個×５Ｖ÷４ｋΩ＝５ｍＡに増加する。すなわち、一度にリセットするメモリセル３の数を少なくすることによりリセット動作後の電流値を抑えることができる。しかし、ソース線ＳＬに合計５１２個のメモリセル３が接続するセクタの場合には、選択ソース線ＳＬｓソース線に５Ｖのパルスを印加すると５１２個全てのメモリセル３が、リセット時のディスターブの影響を受ける。そこで、サブセクタ単位のリセット動作では、選択されていないサブセクタ内のメモリセル３に接続するビット線をフローティング状態として、選択されているサブセクタ内のメモリセル３に接続するビット線を順次フローティング状態から接地電位に切り換えることにより、サブセクタの選択を行い、選択ソース線ＳＬｓに接続するセクタ内の５１２個の可変抵抗素子１をサブセクタ単位で順次リセットするようにする。尚、最終的にセクタ単位で全てのメモリセル３がリセットされるので、リセット時のディスターブの影響は問題とならない。尚、ソース線ＳＬに接続する合計５１２個のメモリセル３を４ビット（４セル）ずつリセットする時間は、５１２個÷４個×１０００ｎｓ＝６４μ秒  と短時間である。
【００６５】
更に、リセット動作時にメモリセル３に流れる瞬時電流値を抑えるために、リセット動作後の低抵抗状態の抵抗値を約４ｋΩの下限抵抗値よりも高め、例えば、約８ｋΩに設定するようにしてもよい。かかる構成により、巨大な内部ポンプ回路が必要となりチップコストが高くなる問題や大電流を流すために金属配線の幅を太くしなければならないという問題が解消される。この場合、低抵抗状態の抵抗値を約８ｋΩに設定するには、パルス幅を約２００ｎｓに調整すればよい。
【００６６】
本発明装置では、メモリセル３へのデータの書き込み動作及びリセット動作は、対応するコマンド入力により開始される。書き込み動作は、プログラムコマンドにより実行する。また、メモリセル３のリセット動作は、セクタリセットコマンドにより実行され、セクタ単位（５１２バイト、または１２８バイト）でメモリセル３がサブセクタ毎に順番にリセット状態にされる。
【００６７】
従って、コマンド方式を採用する本発明装置に対して、読み出し動作、書き込み動作、リセット動作等を行うためには、前以って、各動作に対応する制御コマンドを本発明装置に読み込み、ＣＳＭ９にて動作内容を解読させる必要がある。データ保持特性を高品位に保つために、ＷＳＭ８によって複雑な書き込み及びリセット用の処理手順（アルゴリズム）に従って、当該書き込み及びリセット動作が制御される。また、書き込み動作やリセット動作の開始や終了等の処理状態はステータスレジスタ１０に格納されることから、ステータスレジスタ１０の記憶内容を読み出すことで、ＷＳＭ８の現在の処理状態が外部から確認できる。
【００６８】
ここで、ステータスレジスタは複数ビット、例えば８ビット構成され、ビット７（８番目のビット）は、アレイ読み出しモード（メモリセルアレイ４の通常の読み出し）等でＷＳＭ８が待機状態にあると、「１」（Ｒｅａｄｙ）となり、ＷＳＭ８がリセット動作または書き込み動作の制御を開始すると、当該ビット７は「０」（Ｂｕｓｙ）となり、リセット動作や書き込み動作が完了すると、当該ビット７は再び「１」（Ｒｅａｄｙ）に戻り、リセット動作や書き込み動作が完了したことを知らせる。
【００６９】
ステータスレジスタ１０の記憶内容を読み出すステータスレジスタ読み出しモードから、メモリセルアレイ４からデータを読み出すアレイ読み出しモードに戻すには、アレイ読み出しコマンドを発行することで実現する。その後は、本発明装置はメモリセルアレイ４からデータを読み出すことができるようになる。本発明装置で使用する制御コマンドの一例を表１に示す。
【００７０】
【表１】
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【００７１】
例えば、アレイ読み出し動作は本発明装置が、データ端子（一般的にデータ入力とデータ出力は同じデータ端子を使用しているものが多い）を経由してコマンドデータ“ＦＦＨ”（ここで、「Ｈ」は、データが１６進表記であることを示す。）を受け取り、その後チップイネーブル信号ＣＥ＃、アウトプットイネーブル信号ＯＥ＃が共にアクティブとなると、メモリセルアレイ４からのデータの読み出しが開始され（ここで、信号名の「＃」は入力レベルが低レベル時にアクティブになる信号を便宜的に意味する。）、開始後から所定時間が経過すると、本発明のメモリは、メモリセルアレイ４内のアドレス入力端子の入力レベルに対応して指定されるアドレス領域に記憶されているデータをデータ端子から出力する。
【００７２】
各制御コマンドを本発明装置に読み込ませるには、表１に示すコマンドに対応したコードをデータ端子に入力すると同時に、チップイネーブル信号ＣＥ＃、ライトイネーブル信号ＷＥ＃を共にアクティブにすればよい。
【００７３】
図３に示すセクタロック回路１３には、各セクタのロック情報をラッチするラッチ回路がある。本発明装置に、セクタロックコマンドを読み込ませると、セクタロック回路１３のロック情報ラッチ回路に“１”がラッチされ、コマンドを読み込ませたセクタへの書き込み動作とリセット動作が禁止される。また、セクタアンロックコマンドを読み込ませると、セクタロック回路１３のロック情報ラッチ回路が“０”にリセットされ、コマンドを読み込ませたセクタへの書き込み動作とリセット動作の禁止が解除される。
【００７４】
すなわち、ＣＳＭ９が外部からセクタリセットコマンドを受け付けると、ＷＳＭ８は、選択されたセクタの選択ワード線ＷＬｓに７Ｖを印加し、１バイト（８ビット）分のサブセクタの選択ビット線ＢＬｓを接地電位にして、選択ソース線ＳＬｓに電圧値が０Ｖ→５Ｖ→０Ｖと遷移するパルス幅１０００ｎｓの電圧パルスを印加して（または、パルス幅１００ｎｓの電圧パルスを１０回印加して）１バイト分のメモリセル３をリセットする。続いて、次のアドレスの１バイト（８ビット）分のサブセクタの選択ビット線ＢＬｓを接地電位にして、選択ソース線ＳＬｓに電圧値が０Ｖ→５Ｖ→０Ｖと遷移するパルス幅１０００ｎｓの電圧パルスを印加して次の１バイト分をリセットする。ビット線アドレスを順に切り替えて、この動作を１セクタ分繰り返す。その後、ＷＳＭ８は、図８に示すように、選択ワード線ＷＬｓに３Ｖ、選択ソース線ＳＬｓに０Ｖ、選択ビット線ＢＬｓに可変抵抗素子１にディスターブの影響を与えない程度の微弱な電圧（例えば、約０．５Ｖ以下）を印加して、セクタ内の全可変抵抗素子１の抵抗値が基準抵抗値（例えば１５ｋΩ）以下になったかを検証するベリファイ動作を各可変抵抗素子１に対して実行する。図８は、セクタデコーダ７、列デコーダ６、ビット線電位選択回路１６、ビット線放電回路１７のベリファイ動作時の各回路の状態を示す。セクタデコーダ７は、ベリファイ動作時には、選択／非選択ソース線ＳＬｓ、ＳＬｕを共に接地電位ＧＮＤ（０Ｖ）側に切り換える。列デコーダ６のゲート６ａは、非選択ビット線に対してはオフし（ゲート電圧が０Ｖ）、選択ビット線に対してはオン（ゲート電圧が３Ｖ）する。ビット線電位選択回路１６は、センスアンプ回路１２側に切り換わり、選択メモリセルの可変抵抗素子１の抵抗値の高低を検証するためにセンスアンプ回路１２側から負荷を介して微弱な電圧（約０．５Ｖ以下）が可変抵抗素子１に印加される。可変抵抗素子１の両端に発生する電圧の大小をセンスアンプ回路１２が判定して所定の抵抗値かどうかを検証する。ビット線放電回路は１７、ベリファイ動作完了時にビット線の電位を放電するためオンするが、ベリファイ動作時にはオフ状態である。非選択ワード線ＷＬｕには０Ｖ、選択ワード線ＷＬｓにはベリファイ動作用のワード線電位（３Ｖ）が行デコーダ５から印加される。図９に示すセンスアンプ回路１２は、可変抵抗素子１に発生する電位と、リファレンスセル１４の基準抵抗値（１５ｋΩ：リセット時の第１基準抵抗値）に発生する電位とを比較する比較回路になっている。もし、センスアンプ回路１２が可変抵抗素子１の抵抗値がリセット時の第１基準抵抗値以上と判定すれば、可変抵抗素子１の抵抗値がリセット時の第１基準抵抗値（例えば１５ｋΩ）以下になるまで、上記リセット動作とベリファイ動作がＷＳＭ８によって繰り返される。
【００７５】
尚、通常の読み出し動作時にも図８と同様の電圧印加状態になる。ベリファイ動作との違いは、通常のアレイデータ読み出し時には、図９に示すセンスアンプ回路は、可変抵抗素子１に発生する電位と、リファレンスセル１４の基準抵抗値（５０ｋΩ：読み出し時基準抵抗値）に発生する電位とを比較する比較回路になっている点である。以下、センスアンプ回路１２について説明する。
【００７６】
図９に示すように、通常の読み出し動作時及びベリファイ動作時には、センスアンプ回路１２の一方側の入力には、列デコーダ６とワード線ＷＬで選択されるメモリセルアレイの各動作対象となる選択メモリセル３が接続する。セクタデコーダ７で選択ソース線ＳＬｓの電位を切り換える（ベリファイ動作時或いは読み出し動作時には、接地電位ＧＮＤに切り換える）。センスアンプ回路１２の他方側の入力には、リファレンスセル選択回路１８とリファレンスワード線ＷＬｒで選択される複数のリファレンスセル１４の１つが接続する。アレイデータ読み出し動作時には、リファレンスセル選択回路１８のゲートＲＤが選択され、他のゲートは非選択状態である。書き込みベリファイ動作時には、ゲートＷＲが選択され、他のゲートは非選択状態である。リセットベリファイ動作時には、ゲートＲＴ１またはゲートＲＴ２が選択され、他のゲートは非選択状態である。ゲートＮ１からＮ３は予備のリファレンスセルの基準抵抗値を選択するための予備ゲートで、テスト時に使用される。すなわち、ゲートＲＤ，ＷＲ，ＲＴ１，ＲＴ２で夫々選択される抵抗値以外の基準抵抗値を設定する。その結果、通常動作時よりも厳しいテストが行えるので、不良検出率が上がる利点がある。各リファレンスセル１４の基準抵抗値を事後的に設定できるように、各リファレンスセル１４を構成する可変抵抗素子１への書き込み／リセット回路（リファレンスビット線電位切り換え回路１９）を備える。
【００７７】
ＣＳＭ９が外部から書き込みコマンドを受け付けるとＷＳＭ８は、書き込み動作を開始する。図６に示すように、選択ワード線ＷＬｓに７Ｖ、非選択ワード線ＷＬｕに０Ｖ、また選択ソース線ＳＬｓに０Ｖを印加した状態で、選択ビット線ＢＬｓに電圧値が０Ｖ→５Ｖ→０Ｖと遷移するパルス幅１００ｎｓから１０００ｎｓの電圧パルスを印加して書き込み動作を行う。書き込み動作後に、可変抵抗素子１の抵抗値は高抵抗状態（約１４０ｋΩ、データ“１”）になる。その後、図８に示すように、ＷＳＭ８は、選択ワード線ＷＬｓに３Ｖ、ソース線ＳＬに０Ｖ、選択ビット線ＢＬｓに微弱な電圧（約０．５Ｖ以下）を印加して、セクタ内の全メモリセル３の可変抵抗素子１の抵抗値が書き込み時の基準抵抗値（例えば９０ｋΩ）以上になったかベリファイ動作をする。図９に示すセンスアンプ回路１２は、可変抵抗素子１に発生する電位と、リファレンスセル１４の基準抵抗値（９０ｋΩ：書き込み時の基準抵抗値）に発生する電位とを比較する。もし、センスアンプ回路１２が可変抵抗素子１の抵抗値が基準抵抗値以下と判定すれば、可変抵抗素子１の抵抗値が基準抵抗値（例えば９０ｋΩ：書き込み時基準抵抗値）以上になるまで上記書き込み動作とベリファイ動作がＷＳＭ８によって繰り返される。しかし、印加する書き込み電圧パルスのパルス幅を長くすると（約２０００ｎｓ以上）、可変抵抗素子１の抵抗値は上昇せず、逆に低下するという現象があるので、印加するパルス幅が規定値（約２０００ｎｓ）を超えないようにＷＳＭ８が制御する。
【００７８】
ここで、上記印加パルス幅の規定値の求め方について簡単に説明する。リセット動作後の各可変抵抗素子１に書き込み動作を行うと可変抵抗素子１の抵抗値が９０ｋΩ以上に上昇する。引き続き書き込みパルスを印加すると可変抵抗素子１の抵抗値が逆に下がり始め９０ｋΩを下回る。それまでに印加した書き込みパルスのパルス幅と印加回数の積で印加パルス幅の規定値を求めることができる。この規定値を、例えば本発明装置内の所定の不揮発性記憶領域１５（図１３に示すＷＳＭ８内の回路部分）に記憶しておき、ＷＳＭ８は、書き込みパルスのパルス幅の累積がこの規定値を超えないように書き込み動作を行う。これらリファレンスセルの基準抵抗値（９０ｋΩ等）は、図９に示すように、メモリセル３と同じように、可変抵抗素子１を用いて形成することで、同様の書き込み回路を用いて抵抗値を任意に設定できる。このため、デバイス毎にプロセスバラツキを考慮して微調整が可能となり、デバイス毎に特性の最適化が図れる。
【００７９】
〈第２実施形態〉
次に、第２実施形態に係る本発明装置について説明する。基本的な構成は第１実施形態と同じであるが、リセット同時の電圧パルスの印加方法が異なる。図１０に、第２実施形態におけるリセット動作の電圧印加状態を示す。第２実施形態では、選択ソース線ＳＬｓにリセットパルスを印加する代わりに、選択ソース線ＳＬｓには５Ｖを定常的に印加した状態で、１バイト（８ビット）分のサブセクタの選択ビット線ＢＬｓは接地電位ＧＮＤにして、選択ワード線ＷＬｓに電圧値が０Ｖ→７Ｖ→０Ｖと遷移するパルス幅１０００ｎｓの電圧パルスを印加して１バイト分のサブセクタ内のメモリセル３をリセットする。続いて、次の１バイト（８ビット）分のサブセクタの選択ビット線ＢＬｓを接地電位ＧＮＤにして、選択ワード線に電圧値が０Ｖ→７Ｖ→０Ｖと遷移するパルス幅１０００ｎｓの電圧パルスを印加して次の１バイト分をサブセクタ内のメモリセル３をリセットする。このサブセクタ単位のリセット動作を１セクタ分繰り返す。その後、ＷＳＭ８は、ベリファイ動作を実行すべく、選択ワード線ＷＬｓに３Ｖ、選択ソース線ＳＬｓに０Ｖ、選択ビット線ＢＬｓに微弱な電圧（約０.５Ｖ以下）を印加して、セクタ内の全メモリセル３の可変抵抗素子１の抵抗値が基準抵抗値（例えば１５ｋΩ：リセット時の第１基準抵抗値）以下になったか否かをセンスアンプ１２によって検証する。可変抵抗素子１の抵抗値がリセット時の第１基準抵抗値（例えば１５ｋΩ）以下になるまで、上記リセット動作とベリファイ動作がＷＳＭ８によって繰り返される。第２実施形態では、負荷容量が大きいソース線ＳＬにリセットパルスを印加する代わりに、負荷容量が比較的小さいワード線ＷＬにリセットパルスを印加するので、パルス発生回路を小さくできる利点がある。
【００８０】
〈第３実施形態〉
次に、第３実施形態に係る本発明装置について説明する。基本的な構成は第１及び第２実施形態と同じであるが、メモリセルアレイ４内におけるソース線ＳＬの配置方法が若干異なる。第１及び第２実施形態では、メモリセルアレイ４内の行毎にワード線ＷＬと同様に夫々個別のソース線ＳＬを設けていたが、第３実施形態では、図１１及び図１２に示すように、隣接する２つの行でソース線を共用する構成となっている。図１１は、第３実施形態におけるリセット動作時の各信号線の電圧印加状態を示し、図１２は、第３実施形態における書き込み動作時の各信号線の電圧印加状態を示す。このように、隣接する複数行においてソース線を一つに共通化すると、ソース線の配線幅を太くできるので配線の低抵抗化が可能になる。また、セクタデコーダ７の数が減少するので回路構成が簡略化され周辺回路の面積を削減できる利点がある。
【００８１】
また、列方向に隣接するメモリセル３間でソース線ＳＬが共有されるので当該２つのメモリセル３内で可変抵抗素子１間の距離を短くでき、メモリセルのレイアウト面積（メモリセルサイズ）を小さくできる。また、同じメモリセルサイズであれば、ソース線ＳＬの配線幅が太くなるのでソース線ＳＬの配線抵抗が低くなり書き込み動作／リセット動作時の電圧降下によるディスターブを抑えることができる。すなわち、ソース線の配線抵抗Ｒが大きいと書き込み電流Ｉとの積Ｉ×Ｒの電位変動が生じる。このソース線上の電位変動が大きいと、隣接するメモリセルへの書き込みディスターブが生じるので、ソース線の配線抵抗Ｒは小さいほうが望ましい。また、これらの両効果（メモリセルサイズの縮小とディスターブの軽減）を折衷的に採用することも可能である。
【００８２】
〈第４実施形態〉
リセット動作後に、可変抵抗素子１の抵抗値が下がり過ぎると、書き込み動作における書き込みパルス印加時にメモリセルに大電流が流れるという問題がある。かかる問題を回避するため、リセット動作後の低抵抗状態の抵抗値を約４ｋΩの下限抵抗値よりも高め、例えば、約８ｋΩに設定する。第４実施形態では、リセット動作の処理手順を以下のように実施して、リセット動作後の低抵抗状態を制御する。かかる処理手順により、巨大な内部ポンプ回路が必要となりチップコストが高くなる問題や大電流を流すために金属配線の幅を太くしなければならないという問題が解消される。
【００８３】
（１）  図３に示すＣＳＭ９が外部からセクタリセットコマンドを受け付けるとＷＳＭ８は、選択されたセクタの選択ワード線ＷＬｓに７Ｖを印加し、１バイト（８ビット）分の選択ビット線ＢＬｓを接地電位ＧＮＤにして、選択ソース線ＳＬｓに電圧値が０Ｖ→５Ｖ→０Ｖと遷移するパルス幅１０００ｎｓの電圧パルスを印加して１バイト分のサブセクタをリセットする。続いて、次のアドレスの１バイト（８ビット）分の選択ビット線ＢＬｓを接地電位ＧＮＤにして、選択ソース線ＳＬｓに電圧値が０Ｖ→５Ｖ→０Ｖと遷移するパルス幅１０００ｎｓの電圧パルスを印加して次の１バイト分のサブセクタをリセットする。ビット線アドレスを順に切り替えて、この動作を１セクタ分繰り返す。その後、ＷＳＭ８は、図８に示すように、選択ワード線ＷＬｓに３Ｖ、選択ソース線ＳＬｓに０Ｖ、選択ビット線ＢＬｓに可変抵抗素子１にディスターブの影響を与えない程度の微弱な電圧（例えば、約０．５Ｖ以下）を印加して、セクタ内の全可変抵抗素子１の抵抗値が基準抵抗値（例えば１５ｋΩ）以下になったかを検証するベリファイ動作を各可変抵抗素子１に対して実行する。図９に示すセンスアンプ回路１２は、可変抵抗素子１に発生する電位と、リファレンスセル１４の基準抵抗値（１５ｋΩ：リセット時の第１基準抵抗値）に発生する電位とを比較する比較回路になっている。図９のゲートＲＴ１が選択されている状態である。もし、センスアンプ回路１２が可変抵抗素子１の抵抗値がリセット時の第１基準抵抗値以上と判定すれば、可変抵抗素子１の抵抗値がリセット時の第１基準抵抗値（例えば１５ｋΩ）以下になるまで、上記リセット動作とベリファイ動作がＷＳＭ８によって繰り返される。
【００８４】
（２）  その後、図９のゲートＲＴ２を選択し、基準抵抗値８ｋΩ（リセット時の第２基準抵抗値）のリファレンスセル１４に切り換え、図８に示すように、セクタ内の全メモリセル３の可変抵抗素子１の抵抗値がリセット時の第２基準抵抗値８ｋΩ以上になっているかを検証するベリファイ動作を各可変抵抗素子１に対して実行する。もし、センスアンプ回路１２が可変抵抗素子１の抵抗値がリセット時の第２基準抵抗値以下と判定すれば、ＷＳＭ８は、可変抵抗素子１の抵抗値が第２基準抵抗値（８ｋΩ）以上になるまで、電圧３Ｖ、パルス幅が１００ｎｓの弱い書き込みパルスによる書き込み動作とベリファイ動作を繰り返す。
【００８５】
〈第５実施形態〉
上記第１乃至第４実施形態では、ＣＳＭ９が外部からセクタリセットコマンドを受け付けると、ＷＳＭ８は、直ぐにリセット動作を開始する処理手順であったが、第５実施形態では、リセット動作開始前に、以下のような処理を実行する。
【００８６】
ＣＳＭ９が外部からセクタリセットコマンドを受け付けるとＷＳＭ８は、先ず、ベリファイ動作を実施する。このとき、ＷＳＭ８は、図８に示すように、選択ワード線ＷＬｓに３Ｖ、選択ソース線ＳＬｓに０Ｖ、選択ビット線ＢＬｓに可変抵抗素子１にディスターブの影響を与えない程度の微弱な電圧（例えば、約０．５Ｖ以下）を印加して、セクタ内の全可変抵抗素子１の抵抗値が基準抵抗値（例えば１５ｋΩ）以下になっているかを検証するベリファイ動作を各可変抵抗素子１に対して実行する。図９に示すセンスアンプ回路１２は、可変抵抗素子１に発生する電位と、リファレンスセル１４の基準抵抗値（１５ｋΩ：リセット時の第１基準抵抗値）に発生する電位とを比較する比較回路になっている。図９のゲートＲＴ１が選択されている状態である。もし、センスアンプ回路１２が可変抵抗素子１の抵抗値がリセット時の第１基準抵抗値（１５ｋΩ）以下と判定すれば、リセットパルスの印加は行わずにリセット動作を終了する。
【００８７】
〈第６実施形態〉
上記第５実施形態の変形例として、以下のようにしても構わない。
【００８８】
ＣＳＭ９が外部からセクタリセットコマンドを受け付けると、ＷＳＭ８は、先ず、ベリファイ動作を実施する。このとき、ＷＳＭ８は、図８に示すように、選択ワード線ＷＬｓに３Ｖ、選択ソース線ＳＬｓに０Ｖ、選択ビット線ＢＬｓに可変抵抗素子１にディスターブの影響を与えない程度の微弱な電圧（例えば、約０．５Ｖ以下）を印加して、セクタ内の全可変抵抗素子１の抵抗値が基準抵抗値（例えば１５ｋΩ）以下になっているかを検証する第１のベリファイ動作を各可変抵抗素子１に対して実行する。図９に示すセンスアンプ回路１２は、可変抵抗素子１に発生する電位と、リファレンスセル１４の基準抵抗値（１５ｋΩ：リセット時の第１基準抵抗値）に発生する電位とを比較する比較回路になっている。図９のゲートＲＴ１が選択されている状態である。もし、センスアンプ回路１２が可変抵抗素子１の抵抗値がリセット時の第１基準抵抗値（１５ｋΩ）以下と判定すれば、次の第２のベリファイ動作を各可変抵抗素子１に対して実行する。
【００８９】
第２のベリファイ動作では、図９のゲートＲＴ２を選択し、基準抵抗値８ｋΩ（リセット時の第２基準抵抗値）のリファレンスセル１４に切り換え、図８に示すように、セクタ内の全メモリセル３の可変抵抗素子１の抵抗値がリセット時の第２基準抵抗値８ｋΩ以上になっているかを検証する。もし、センスアンプ回路１２が全ての可変抵抗素子１の抵抗値がリセット時の第２基準抵抗値以上と判定すれば、リセットパルスの印加は行わずにリセット動作を終了する。
【００９０】
ここで、センスアンプ回路１２が、少なくとも１つメモリセル３において可変抵抗素子１の抵抗値がリセット時の第２基準抵抗値以下と判定すれば、ＷＳＭ８が、当該メモリセル３に対して可変抵抗素子１の抵抗値が第２基準抵抗値（８ｋΩ）以上になるまで、電圧３Ｖ、パルス幅が１００ｎｓの弱い書き込みパルスによる書き込み動作とベリファイ動作を繰り返すようにするのが好ましい。
【００９１】
〈第７実施形態〉
上記第１乃至第４実施形態では、ＣＳＭ９が外部からセクタリセットコマンドを受け付けると、ＷＳＭ８は、直ぐにリセット動作を開始する処理手順であったが、第７実施形態では、以下のような処理を実行する。
【００９２】
（１）  ＣＳＭ９が外部からセクタリセットコマンドを受け付けると、ＷＳＭ８は、先ず、書き込み動作を実施する。図６に示すように、選択ワード線ＷＬｓに７Ｖ、非選択ワード線ＷＬｕに０Ｖ、選択ソース線ＳＬｓに０Ｖを印加した状態で、選択ビット線ＢＬｓに電圧値が０Ｖ→５Ｖ→０Ｖと遷移するパルス幅１００ｎｓから１０００ｎｓの間の電圧パルスを印加して行う。書き込み動作後に、可変抵抗素子１の抵抗値は高抵抗状態になる。その後、図８に示すように、ＷＳＭ８は、選択ワード線ＷＬｓに３Ｖ、ソース線ＳＬに０Ｖ、選択ビット線ＢＬｓに微弱な電圧（約０．５Ｖ以下）を印加して、セクタ内の全メモリセル３の可変抵抗素子１の抵抗値が書き込み時の基準抵抗値（例えば９０ｋΩ）以上になったかベリファイ動作をする。図９に示すセンスアンプ回路１２は、可変抵抗素子１に発生する電位と、リファレンスセル１４の基準抵抗値（９０ｋΩ：書き込み時の基準抵抗値）に発生する電位とを比較する比較回路になっている。図９のゲートＷＲが選択されている状態である。もし、センスアンプ回路１２が可変抵抗素子１の抵抗値が基準抵抗値以下と判定すれば、全ての可変抵抗素子１の抵抗値が基準抵抗値（例えば９０ｋΩ：書き込み時基準抵抗値）以上になるまで上記書き込み動作とベリファイ動作がＷＳＭ８によって繰り返される。
【００９３】
（２）  次に、全ての可変抵抗素子１の抵抗値が基準抵抗値（例えば９０ｋΩ：書き込み時基準抵抗値）以上になると、ＷＳＭ８は、選択されたセクタの選択ワード線ＷＬｓに７Ｖを印加し、１バイト（８ビット）分のサブセクタの選択ビット線ＢＬｓを接地電位ＧＮＤにして、選択ソース線ＳＬｓに電圧値が０Ｖ→５Ｖ→０Ｖと遷移するパルス幅１０００ｎｓの電圧パルスを印加して（または、パルス幅１００ｎｓの電圧パルスを１０回印加して）１バイト分のメモリセル３をリセットする。続いて、次のアドレスの１バイト（８ビット）分のサブセクタの選択ビット線ＢＬｓを接地電位ＧＮＤにして、選択ソース線ＳＬｓに電圧値が０Ｖ→５Ｖ→０Ｖと遷移するパルス幅１０００ｎｓの電圧パルスを印加して次の１バイト分をリセットする。ビット線アドレスを順に切り替えて、この動作を１セクタ分繰り返す。その後、ＷＳＭ８は、図８に示すように、選択ワード線ＷＬｓに３Ｖ、選択ソース線ＳＬｓに０Ｖ、選択ビット線ＢＬｓに可変抵抗素子１にディスターブの影響を与えない程度の微弱な電圧（例えば、約０．５Ｖ以下）を印加して、セクタ内の全可変抵抗素子１の抵抗値が基準抵抗値（例えば１５ｋΩ）以下になったかを検証するベリファイ動作を各可変抵抗素子１に対して実行する。図９に示すセンスアンプ回路１２は、可変抵抗素子１に発生する電位と、リファレンスセル１４の基準抵抗値（１５ｋΩ：リセット時の第１基準抵抗値）に発生する電位とを比較する比較回路になっている。もし、センスアンプ回路１２が可変抵抗素子１の抵抗値がリセット時の第１基準抵抗値以上と判定すれば、可変抵抗素子１の抵抗値がリセット時の第１基準抵抗値（例えば１５ｋΩ）以下になるまで、上記リセット動作とベリファイ動作がＷＳＭ８によって繰り返される。
【００９４】
〈第８実施形態〉
上記第１実施形態では、ＣＳＭ９が外部から書き込みコマンドを受け付けると、ＷＳＭ８は、データ“０”を書き込む選択メモリセルが複数の場合は、その複数の選択メモリセルに接続する複数の選択ビット線ＢＬｓに電圧値が０Ｖ→５Ｖ→０Ｖと遷移するパルス幅１００ｎｓから１０００ｎｓの電圧パルスを印加して書き込み動作を行うこととした。第８実施形態では、上記電圧パルスを印加する選択ビット線ＢＬｓが複数存在する場合に、電圧パルスの印加を同時並列的に行わず、選択ビット線ＢＬｓを１〜４本ずつ選択して、同時に１〜４本までの選択ビット線ＢＬｓに電圧パルスを時分割で順番に印加するようにする。電圧パルス印加後のベリファイ動作については、第１実施形態と同じであるので、重複する説明は省略する。
【００９５】
ここで、同時に電圧パルスを印加する選択ビット線ＢＬｓ本数を、１回目は少なくして、ベリファイ動作後の２回目以降の電圧パルス印加時にその本数を増やすようにするのも好ましい。例えば、１回目は同時に１つの選択ビット線ＢＬｓに順次電圧パルスを印加し、２回目は同時に２つの選択ビット線ＢＬｓに順次電圧パルスを印加し、３回目以降は、全ての選択ビット線ＢＬｓに同時に電圧パルスを印加する処理手順とする。かかる処理手順によって、書き込み動作、特に、動作開始直後のメモリセルを流れる瞬時電流を抑制することができる。
【００９６】
以下、別実施形態について説明する。
【００９７】
〈１〉上記各実施形態では、本発明装置は、図３に示すように、書き込み・リセット電圧発生回路１１を備え、リセット／書き込み用の電圧を内部で発生する構成としたが、これに代えて、リセット／書き込み用の電源端子（特定電源端子）を設け、リセット／書き込み用の電圧を外部から当該特定電源端子を介して直接供給する構成としても構わない。この場合、図１３に示すように、書き込み・リセット電圧発生回路１１は、本発明装置内に設けなくてもよい。つまり、リセット／書き込み動作時に必要な５Ｖパルス用の電源を外部から供給するので、内部に大容量の電源回路を内蔵しなくてもよい。また、多数のメモリセルに対して同時にリセット動作を実行することが可能となる。
【００９８】
〈２〉上記各実施形態では、リセット動作後の可変抵抗素子１の抵抗値を低抵抗状態、書き込み動作後の可変抵抗素子１の抵抗値を高抵抗状態とした。しかし、可変抵抗素子１の構造を上下逆に反転して、リセット動作後の可変抵抗素子１の抵抗値を高抵抗状態、書き込み動作後の可変抵抗素子１の抵抗値を低抵抗状態としても構わない。つまり、書き込みとリセットの関係を逆転させても構わない。また、パルス電圧（電流）を５Ｖとしたが、高速に抵抗値を変化させるためにパルス電圧（電流）を高めてもよいし、逆にゆっくり抵抗値を変えるためにパルス電圧（電流）を低めてもよい。
【００９９】
また、上記各実施形態で例示した電圧値、パルス幅の値（パルス幅の値には、短パルス幅×パルス回数＝パルス幅の値で規定するパルス幅の値も含むものとする）は、参考値であり、実際のメモリセルの製造条件によって適切な値に設定されるものであり、上記例示の値に限定されるものではない。
【０１００】
〈３〉上記各実施形態では、１つのメモリセルに１ビット（２値）を記憶する場合を想定して説明したが、可変抵抗素子１の取り得る抵抗値の最大値と最低値の間を細分化し、１つの可変抵抗素子１に複数ビット或いは３値以上の多値データを記憶させるようにして、多値不揮発性半導体記憶装置や多値不揮発性メモリ部分を内蔵するシステムＬＳＩにも適用するのも好ましい実施形態である。
【０１０１】
〈４〉上記各実施形態において、メモリセルアレイの構成は、上記実施形態で例示した構成に限定されるものではない。例えば、上記実施形態では、ソース線ＳＬは、ワード線と平行に配置した形態を例示したが、ソース線ＳＬをビット線ＢＬと平行に配置する構成であっても構わない。例えば、ソース線ＳＬを仮想ソース線とする構成や、ソース線ＳＬとビット線ＢＬの機能が選択するメモリセルによって切り替わる構成であっても構わない。
【０１０２】
また、メモリセルアレイの構成と同様に、セクタの構成も上記実施形態で例示した構成に限定されるものではない。つまり、セクタを構成するメモリセルの数及びその行と列の数も適宜変更可能である。
【図面の簡単な説明】
【０１０３】
【図１】本発明に係る不揮発性半導体記憶装置をスピン注入方式のＭＲＡＭで形成する場合のメモリセル構成を示す回路図
【図２】本発明に係る不揮発性半導体記憶装置を電圧印加方式のＲＲＡＭで形成する場合のメモリセル構成を示す回路図
【図３】本発明に係る不揮発性半導体記憶装置の一実施の形態における概略の回路構成を示すブロック構成図
【図４】本発明に係る不揮発性半導体記憶装置の第１実施形態におけるメモリセルアレイ構成及びリセット動作時の電圧印加状態を示す回路図
【図５】本発明に係る不揮発性半導体記憶装置の第１実施形態におけるリセット動作時のメモリセルアレイとその周辺回路の状態を示す回路図
【図６】本発明に係る不揮発性半導体記憶装置の第１実施形態におけるメモリセルアレイ構成及び書き込み動作時の電圧印加状態を示す回路図
【図７】本発明に係る不揮発性半導体記憶装置の第１実施形態における書き込み動作時のメモリセルアレイとその周辺回路の状態を示す回路図
【図８】本発明に係る不揮発性半導体記憶装置の第１実施形態におけるベリファイまたは読み出し動作時のメモリセルアレイとその周辺回路の状態を示す回路図
【図９】本発明に係る不揮発性半導体記憶装置のセンスアンプ回路の構成を模式的に示す回路図
【図１０】本発明に係る不揮発性半導体記憶装置の第２実施形態におけるリセット動作時の電圧印加状態を示す回路図
【図１１】本発明に係る不揮発性半導体記憶装置の第３実施形態におけるメモリセルアレイ構成及びリセット動作時の電圧印加状態を示す回路図
【図１２】本発明に係る不揮発性半導体記憶装置の第３実施形態におけるメモリセルアレイ構成及び書き込み動作時の電圧印加状態を示す回路図
【図１３】本発明に係る不揮発性半導体記憶装置の別実施の形態におけるブロック構成の概略を示すブロック構成図
【図１４】従来のスピン注入方式のＭＲＡＭのメモリセル構成を示す回路図
【図１５】従来のＲＲＡＭのメモリセル構成を示す回路図
【図１６】従来のＲＲＡＭのメモリセルアレイ構成及びリセット動作時の電圧印加状態を示す回路図
【図１７】従来のＲＲＡＭのメモリセルアレイ構成及び書き込み動作時の電圧印加状態を示す回路図
【図１８】ＲＲＡＭメモリ素子における書き込みとリセットパルス幅と抵抗値の関係を示すグラフ
【符号の説明】
【０１０４】
１：    可変抵抗素子（ＲＲＡＭメモリ素子またはＭＲＡＭメモリ素子）
２：    選択トランジスタ
３：    メモリセル
４：    メモリセルアレイ
５：    行デコーダ
６：    列デコーダ
６ａ：  ゲート（ビット線選択用トランジスタ）
７：    セクタデコーダ
８：    ライトステートマシン（ＷＳＭ）
９：    コマンドステートマシン（ＣＳＭ）
１０：  ステータスレジスタ
１１：  書き込み・リセット電圧発生回路
１２：  センスアンプ回路
１３：  セクタロック回路
１４：  リファレンスセル
１５：  不揮発性記憶領域
１６：  ビット線電位選択回路
１７：  ビット線放電回路
１８：  リファレンスセル選択回路
１９：  リファレンスビット線電位切り換え回路
ＢＬ：    ビット線
ＢＬｓ：  選択ビット線
ＢＬｕ：  非選択ビット線
ＳＬ：    ソース線
ＳＬｓ：  選択ソース線
ＳＬｕ：  非選択ソース線
ＷＬ：    ワード線
ＷＬｓ：  選択ワード線
ＷＬｕ：  非選択ワード線
ＷＬｒ：  リファレンスワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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