(57)【要約】【課題】  シリコン基板表面からほぼ盛り上がらない平坦度を確保できるようにする。【解決手段】  第１マスクとなるシリコン窒化膜３をマスクとして第１LOCOS酸化膜５を形成したのち、その第１LOCOS酸化膜５を除去してしまい、その後、再び第２マスクとなるシリコン窒化膜８を形成して第２LOCOS酸化膜１０を形成するようにする。これにより、第２LOCOS酸化膜１０の平坦度を向上させることが可能となり、シリコン基板表面からほぼ盛り上がらない平坦度を確保できると共に、良好なバーズビーク形状を得ることができる。【選択図】        図１
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【特許請求の範囲】
【請求項１】
半導体基板（１）の素子分離領域にLOCOS酸化法によって素子分離用の酸化膜（１０）を形成してなる半導体装置の製造方法において、
前記半導体基板（１）の上に第１パッド酸化膜（２）を形成したのち、この第１パッド酸化膜（２）の上に第１マスク（３）を形成する工程と、
前記第１マスク（３）をパターニングすることにより、前記第１マスク（３）のうち前記素子分離領域上に配置された部分を除去して開口部（４）を形成する工程と、
前記第１マスク（３）を用いて、LOCOS酸化法により、前記半導体基板（１）における前記素子分離領域に第１LOCOS酸化膜（５）を形成する工程と、
前記第１マスク（３）および前記パッド酸化膜（２）と共に前記第１LOCOS酸化膜（５）を除去することで、前記半導体基板（１）における前記素子分離領域に凹部（６）を形成する工程と、
前記凹部（６）を含む前記半導体基板（１）の上に第２パッド酸化膜（７）を形成したのち、この第２パッド酸化膜（７）の上に第２マスク（８）を形成する工程と、
前記第２マスク（８）をパターニングすることにより、前記第２マスク（８）のうち前記素子分離領域上に配置された部分を除去して開口部（９）を形成する工程と、
前記第２マスク（８）を用いて、LOCOS酸化法により、前記半導体基板（１）における前記素子分離領域に第２LOCOS酸化膜（１０）を形成する工程と、を備えていることを特徴とする半導体装置の製造方法。
【請求項２】
前記第２マスク（８）に前記開口部（９）を形成する工程では、前記第１マスク（３）に形成された前記開口部（４）と一致するように、開口位置を制御することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２マスク（８）に前記開口部（９）を形成する工程では、前記第２マスク（８）に形成される前記開口部（９）の端部と、前記第１マスク（３）に形成された前記開口部（４）の端部とのズレ量について、前記第１マスク（３）における前記開口部（４）の端部の方が前記第２マスク（８）における前記開口部（９）の端部よりも前記素子分離領域の内側に入り込んでいる状態をマイナス、前記第２マスクにおける前記開口部９の端部の方が前記第１マスクにおける前記開口部４の端部よりも前記素子分離領域の内側に入り込んでいる状態をプラスとして定義した場合に、そのズレ量が−０．５〜＋０．５μｍとなるように、前記開口位置の制御を行うことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第１LOCOS酸化膜（５）を形成する工程は、前記第２LOCOS酸化膜（１０）を形成する工程に対して、前記LOCOS酸化法による酸化時間を同等もしくは短時間とすることを特徴とする請求項１ないし３のいずれか１つに記載の半導体装置の製造方法。
【請求項５】
前記第１LOCOS酸化膜（５）を形成する工程では、前記LOCOS酸化法による酸化時間を１００分以下に設定することを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置の製造方法。
【請求項６】
前記第２LOCOS酸化膜（１０）を形成する工程では、前記LOCOS酸化法による酸化時間を１３０分以下に設定することを特徴とする請求項１ないし５のいずれか１つに記載の半導体装置の製造方法。
【請求項７】
前記第１パッド酸化膜（２）および前記第１マスク（３）を形成する工程では、前記第１パッド酸化膜（２）を２０〜４０ｎｍ、前記第１マスク（３）を１５０〜２００ｎｍの厚さで形成し、
前記第１LOCOS酸化膜（５）を形成する工程では、前記第１LOCOS酸化膜（５）を５００〜９００ｎｍの厚さで形成し、
前記第２パッド酸化膜（７）および前記第１マスク（８）を形成する工程では、前記第２パッド酸化膜（７）を２０〜４０ｎｍ、前記第２マスク（８）を１５０〜２００ｎｍの厚さで形成し、
前記第２LOCOS酸化膜（１０）を形成する工程では、前記第第２LOCOS酸化膜（１０）を５００〜９００ｎｍの厚さで形成することを特徴とする請求項１ないし６のいずれか１つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、LOCOS（Local oxidation of silicon）酸化による素子分離構造を備えた半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
従来より、半導体装置における素子分離構造として、conventional  LOCOS、receessed  LOCOS、STI（Shallow  trench  isolation）が知られている（例えば、特許文献１参照）。これらの素子分離構造は半導体装置に形成される素子の大きさによって選択されるようになっており、０．５μｍルール近辺までは、conventional  LOCOSまたはreceessed  LOCOSによる素子分離構造が採用され、それ以下に素子が微細化される場合には、STIが採用されるのが一般的となっている。
【０００３】
図８〜図１０に、conventional  LOCOS、receessed  LOCOS、STIそれぞれの製造工程を示し、これらの図に基づいて各素子分離構造の製造方法についての説明を行う。
【０００４】
図８は、conventional  LOCOSによる素子分離構造の製造工程の断面図を示している。conventional  LOCOSによる素子分離構造の製造工程は以下のように行われる。まず、図８（ａ）に示すように、シリコン基板Ｊ１の上にパッド酸化膜Ｊ２を形成したのち、パッド酸化膜Ｊ２の表面にＣＶＤ法により窒化膜（Si3N4）Ｊ３を成膜する。続いて、図８（ｂ）に示すように、窒化膜Ｊ３のうちLOCOS酸化膜形成予定領域に開口部Ｊ４を形成したのち、図８（ｃ）に示すようにLOCOS酸化を行うことで、開口部Ｊ４においてシリコン基板Ｊ１内のシリコンを酸化させ、LOCOS酸化膜Ｊ５を形成する。このようにして、conventional  LOCOSによる素子分離構造が形成される。
【０００５】
図９は、recessed  LOCOSによる素子分離構造の製造工程の断面図を示している。recessed  LOCOSによる素子分離構造の製造工程は以下のように行われる。まず、図９（ａ）に示すように、シリコン基板Ｊ１１の上にパッド酸化膜Ｊ１２を形成したのち、パッド酸化膜Ｊ１２の表面にＣＶＤ法により窒化膜Ｊ１３を成膜する。続いて、図９（ｂ）に示すように、窒化膜Ｊ１３のうちLOCOS酸化膜形成予定領域に開口部Ｊ１４を形成したのち、図９（ｃ）に示すように、窒化膜Ｊ１３をマスクとしたドライエッチングによりLOCOS酸化膜形成予定領域に溝Ｊ１５を形成する。その後、図９（ｄ）に示すようにLOCOS酸化を行うことで、開口部Ｊ１４においてシリコン基板Ｊ１１内のシリコンを酸化させ、LOCOS酸化膜Ｊ１６を形成する。このようにして、recessed  LOCOSによる素子分離構造が形成される。
【０００６】
図１０は、STIによる素子分離構造の製造工程の断面図を示している。STIによる素子分離構造の製造工程は以下のように行われる。まず、図１０（ａ）に示すように、シリコン基板Ｊ２１の上にパッド酸化膜Ｊ２２を形成したのち、パッド酸化膜Ｊ２２の表面にＣＶＤ法により窒化膜Ｊ２３を成膜する。続いて、図１０（ｂ）に示すように、窒化膜Ｊ２３のうちSTI膜形成予定領域に開口部Ｊ２４を形成したのち、図１０（ｃ）に示すように、窒化膜Ｊ２３をマスクとしたドライエッチングによりSTI膜形成予定領域に溝Ｊ２５を形成する。その後、図１０（ｄ）に示すように仮酸化工程、酸化膜除去工程、パッド膜酸化工程を行うことで、溝Ｊ２５内にパッド酸化膜Ｊ２６を形成する。続いて、図１０（ｅ）に示すように、ＣＶＤ法によってシリコン基板Ｊ２１の上面全面にＯ3−ＴＥＯＳ膜Ｊ２７を形成することで溝Ｊ２５内を埋め込んだのち、図１０（ｆ）に示すように、CMP（Chemical Mechanical Polishing）による平坦化処理を行い、溝Ｊ２６内にのみＯ3−ＴＥＯＳ膜Ｊ２７を残し、STI膜Ｊ２８を形成する。このようにして、STIによる素子分離構造が形成される。
【特許文献１】特開平６−２１０４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
デバイス構造上、素子分離構造の形状で、シリコン基板表面から上に盛り上がる形状はILD、Metal、IMDの平坦度に大きく寄与し、素子分離端部はデバイス耐圧特性などに影響を与えることになる。
【０００８】
conventional  LOCOSでは、シリコン基板表面から上に盛り上がる形状になり、その後形成されるILD等を平坦化することが難しく、また、LOCOS酸化膜端部となるバーズビークの形状の制御が難しいため、デバイス耐圧特性などに悪影響を及ぼしかねない。
【０００９】
また、recessed  LOCOSでは、シリコン基板表面より大きく盛り上がる形状は回避できるもののバーズビーク形状の制御が難しく、その形状にバラツキがあるため、この場合にもデバイス耐圧特性などに悪影響を与えてしまう可能性がある。
【００１０】
これらに対し、STIでは、優れた平坦度を得ることが可能であるが、トレンチ形成用マスク形成工程、トレンチ形成工程、絶縁膜形成工程、絶縁膜平坦化工程など、様々な工程が必要となり、また、その工程を実施するための装置も高価なものとなるため、半導体装置の加工コストが上記各方法よりも高くなるという問題がある。
【００１１】
本発明は上記点に鑑みて、シリコン基板表面からほぼ盛り上がらない平坦度を確保できると共に、良好なバーズビーク形状を得ることができ、かつ、STI構造と比べて製造工程の簡略化による低コスト化を実現できる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するため、請求項１ないし７に記載の発明では、半導体基板（１）の素子分離領域にLOCOS酸化法によって素子分離用の酸化膜（１０）を形成してなる半導体装置の製造方法において、半導体基板（１）の上に第１パッド酸化膜（２）を形成したのち、この第１パッド酸化膜（２）の上に第１マスク（３）を形成する工程と、第１マスク（３）をパターニングすることにより、第１マスク（３）のうち素子分離領域上に配置された部分を除去して開口部（４）を形成する工程と、第１マスク（３）を用いて、LOCOS酸化法により、半導体基板（１）における素子分離領域に第１LOCOS酸化膜（５）を形成する工程と、第１マスク（３）およびパッド酸化膜（２）と共に第１LOCOS酸化膜（５）を除去することで、半導体基板（１）における素子分離領域に凹部（６）を形成する工程と、凹部（６）を含む半導体基板（１）の上に第２パッド酸化膜（７）を形成したのち、この第２パッド酸化膜（７）の上に第２マスク（８）を形成する工程と、第２マスク（８）をパターニングすることにより、第２マスク（８）のうち素子分離領域上に配置された部分を除去して開口部（９）を形成する工程と、第２マスク（８）を用いて、LOCOS酸化法により、半導体基板（１）における素子分離領域に第２LOCOS酸化膜（１０）を形成する工程と、を備えていることを特徴としている。
【００１３】
このように、第１マスク（３）を用いて第１LOCOS酸化膜（５）を形成したのち、その第１LOCOS酸化膜（５）を除去してしまい、その後、再び第２マスク（８）を形成して第２LOCOS酸化膜（１０）を形成するようにしている。このため、第２LOCOS酸化膜（１０）の平坦度を向上させることが可能となり、半導体基板（１）の表面からほぼ盛り上がらない平坦度を確保できると共に、良好なバーズビーク形状を得ることができる。
【００１４】
この場合、請求項２に示すように、第２マスク（８）に開口部（９）を形成する工程では、第１マスク（３）に形成された開口部（４）と一致するように、開口位置を制御する。
【００１５】
そして、請求項３に示すように、第２マスク（８）に開口部（９）を形成する工程では、第２マスク（８）に形成される開口部（９）の端部と、第１マスク（３）に形成された開口部（４）の端部とのズレ量について、第１マスク（３）における開口部（４）の端部の方が第２マスク（８）における開口部（９）の端部よりも素子分離領域の内側に入り込んでいる状態をマイナス、第２マスクにおける開口部９の端部の方が第１マスクにおける開口部４の端部よりも素子分離領域の内側に入り込んでいる状態をプラスとして定義した場合に、そのズレ量が−０．５〜＋０．５μｍとなるように、開口位置の制御を行うことが好ましい。
【００１６】
請求項４に記載の発明では、第１LOCOS酸化膜（５）を形成する工程は、第２LOCOS酸化膜（１０）を形成する工程に対して、LOCOS酸化法による酸化時間を同等もしくは短時間とすることを特徴としている。
【００１７】
このようにすれば、第２LOCOS酸化膜（１０）の上層膜形成及び第２LOCOS酸化膜（１０）のエッジ部の電界集中等によって決定されるデバイス特性を考慮した場合に、安定的な形状作製を可能にできる。
【００１８】
例えば、請求項５に示されるように、第１LOCOS酸化膜（５）を形成する工程では、LOCOS酸化法による酸化時間を１００分以下に設定され、請求項６に示されるように、第２LOCOS酸化膜（１０）を形成する工程では、LOCOS酸化法による酸化時間を１３０分以下に設定される。
【００１９】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００２１】
（第１実施形態）
本発明の一実施形態を適用した半導体装置の製造工程を図１に示す。以下、図１に基づいて、本実施形態における半導体装置の製造方法について説明する。
【００２２】
まず、図１（ａ）に示す工程では、シリコン基板１の主表面に、熱酸化によりパッドＳｉＯ2膜となるシリコン酸化膜２を２０〜４０ｎｍ程度の厚さで形成したのち、CVD法により第１マスクとなるシリコン窒化（ＳｉＮ）膜３を１５０〜２００ｎｍ程度の厚さで堆積する。
【００２３】
次に、図１（ｂ）に示す工程では、フォトリソグラフィ・エッチング技術により、所定のマスクを用いてシリコン窒化膜３をパターニングし、シリコン窒化膜３の所定領域に開口部４を形成する。
【００２４】
続く、図１（ｃ）に示す工程では、いわゆるLOCOS酸化法による熱酸化を行う。このとき、LOCOS酸化の処理時間を約１００分以下としている。これにより、シリコン窒化膜３のうちの開口部４の部分において、シリコン基板１が酸化され、シリコン酸化膜２よりも厚い、例えば６００〜６５０ｎｍ程度の厚さの第１LOCOS酸化膜５が形成される。
【００２５】
そして、図１（ｄ）に示す工程では、シリコン窒化膜３と共に、シリコン酸化膜２および第１LOCOS酸化膜５をフッ酸やリン酸などの薬液で全面除去する。これにより、シリコン基板１に凹部６が形成された構造を得ることができる。
【００２６】
また、図１（ｅ）に示す工程では、図１（ａ）に示す工程と同様に、凹部６内を含むシリコン基板１の表面上にシリコン酸化膜７を形成すると共に、シリコン酸化膜７の表面上に第２マスクとなるシリコン窒化膜８を形成する。
【００２７】
図１（ｆ）に示す工程では、図１（ｂ）に示す工程で用いた所定のマスクを再び用いて、フォトリソグラフィ・エッチング技術によりシリコン窒化膜８をパターニングし、シリコン窒化膜８のうち凹部６上に形成された領域を除去することで開口部９を形成する。
【００２８】
そして、図１（ｇ）に示す工程では、シリコン窒化膜８をマスクとして用いて図１（ｃ）に示す工程と同様の条件下でのLOCOS酸化を行う。ただし、このときのLOCOS酸化の処理時間を約１３０分以下とする。これにより、シリコン酸化膜７の表面うち、シリコン基板１の凹部６以外の領域上に位置する部分とほぼ面一となる第２LOCOS酸化膜１０が形成される。
【００２９】
この後の工程については図示しないが、シリコン窒化膜８を除去したのち、第２LOCOS酸化膜１０によって分離された素子形成領域に素子を作りこむ工程や配線形成工程などを行うことで、半導体装置が完成する。
【００３０】
ここで、上記半導体装置の製造方法に関して、第１、第２LOCOS酸化膜５、１０の形成工程について詳細に説明する。
【００３１】
まず、第１LOCOS酸化膜５の酸化条件を変えた場合に第２LOCOS酸化膜１０に与える影響を調べた。この影響について、図２を参照して説明する。
【００３２】
図２は、第１LOCOS酸化膜５の酸化時間を３通りに変化させた場合に第２LOCOS酸化膜１０の形状がどのように変化するかを調べた結果を示したものである。具体的には、図２（ａ）は、第１LOCOS酸化膜５の酸化を１０５０℃、５０分間の熱処理（第１LOCOS酸化膜５の膜厚が５００ｎｍ相当となる条件）で形成したのち、第２LOCOS酸化膜１０を１０５０℃、１００分間の熱処理（第２LOCOS酸化膜１０の膜厚が６５０ｎｍ相当となる条件）で形成した場合を示している。図２（ｂ）は、第１LOCOS酸化膜５の酸化を１０５０℃、１００分間の熱処理（第１LOCOS酸化膜５の膜厚が６５０ｎｍ相当となる条件）で形成したのち、図２（ａ）と同様の条件で第２LOCOS酸化膜１０を形成した場合を示している。図２（ｃ）は、第１LOCOS酸化膜５の酸化を１０５０℃、２５０分間の熱処理（第１LOCOS酸化膜５の膜厚が９５０ｎｍ相当となる条件）で形成したのち、図２（ａ）と同様の条件で第２LOCOS酸化膜１０を形成した場合を示している。
【００３３】
図２（ａ）〜（ｃ）に示されるように、第１LOCOS酸化膜５の酸化時間が長くなると、第２LOCOS酸化膜１０の平坦度が悪化していることが分かる。ここでいう平坦度は、シリコン基板１の主表面に対して上側に凸る量と下側に凹む量とで決まる。シリコン基板１の主表面に対して上側に凸る量は、図２（ａ）中の＊印のように示され、第２LOCOS酸化膜１０のうち最も高い位置とシリコン基板１の主表面の高さの差に相当する。また、シリコン基板１の主表面に対して下側に凹む量は、図２（ｃ）中の＊印のように示され、シリコン窒化膜８に形成された開口部９の開口端の高さとシリコン基板１の主表面の高さの差に相当する。
【００３４】
この平坦度を調べるべく、第１LOCOS酸化膜５の酸化時間を５０分から２５５分の間で変化させ、シリコン基板１の主表面に対して上側に凸る量と下側に凹む量を測定した結果をまとめてみたところ、図３に示す結果が得られた。この結果から、第１LOCOS酸化膜５の酸化時間を５０分から２５５分の間で変化させると、第２LOCOS酸化膜１０の平坦度が上側に凸の状態から下側に凹の状態に変化していることが分かる。
【００３５】
また、図２（ａ）〜（ｃ）を見てみると、第１LOCOS酸化膜５の酸化時間が長くなると横方向への広がり（バーズビーク）が大きくなるために、第２LOCOS酸化膜１０を形成する際の第２マスクとなるシリコン窒化膜８の開口部９の端部がバーズビークの傾斜にかかり、平坦度を阻害していることが分かる。このため、第２LOCOS酸化膜１０の上層膜形成及び第２LOCOS酸化膜１０のエッジ部の電界集中等によって決定されるデバイス特性を考慮する必要があるが、安定的な形状作製の観点からすると、極力短い時間とするのが好ましい。例えば、第１LOCOS酸化膜５の酸化時間を第２LOCOS酸化膜１０の酸化時間と同等もしくはそれ以下、例えば１００分以下とするのが適当であると考えられる。したがって、上述したように、本実施形態では第１LOCOS酸化膜１０の酸化時間を１００分以下として設定している。
【００３６】
次に、第２LOCOS酸化膜１０の酸化時間（膜厚）に対する第２LOCOS酸化膜１０の平坦度への依存性について調べた。これについて、図４を参照して説明する。
【００３７】
図４は、第１LOCOS酸化膜５の酸化時間を任意の時間に設定し、第２LOCOS酸化膜５の酸化時間を３通りに変化させた場合に第２LOCOS酸化膜１０の形状がどのように変化するかを調べた結果を示したものである。具体的には、図４（ａ）は、第１LOCOS酸化膜５の酸化を１０５０℃、５０分間の熱処理（第１LOCOS酸化膜５の膜厚が５００ｎｍ相当となる条件）で形成したのち、第２LOCOS酸化膜１０を１０５０℃、５０分間の熱処理（第２LOCOS酸化膜１０の膜厚が５００ｎｍ相当となる条件）で形成した場合を示している。図４（ｂ）は、図４（ａ）と同様の条件で第１LOCOS酸化膜５を形成したのち、第２LOCOS酸化膜１０を１０５０℃、１００分間の熱処理（第２LOCOS酸化膜１０の膜厚が６５０ｎｍ相当となる条件）で形成した場合を示している。図４（ｃ）は、図４（ａ）と同様の条件で第１LOCOS酸化膜５を形成したのち、第２LOCOS酸化膜１０を１０５０℃、２５０分間の熱処理（第２LOCOS酸化膜１０の膜厚が９５０ｎｍ相当となる条件）で形成した場合を示している。
【００３８】
図４（ａ）〜（ｃ）に示されるように、第２LOCOS酸化膜１０の酸化時間が長くなると平坦度が悪化していることが分かる。これは、単純に酸化時間が長いことによって、シリコン基板１の主表面より上方に第２LOCOS酸化膜１０が成長するためである。この結果をまとめたところ、第２LOCOS酸化膜１０の酸化時間と平坦度とが図５のような相関関係があることが分かった。この結果から、第２LOCOS酸化膜１０の酸化時間を１３０分以下とすれば、平坦度を例えば０．２μｍ程度と小さい値にとどめることが可能となることが分かる。したがって、上述したように、本実施形態では、第２LOCOS酸化膜１０の酸化時間を１３０分以下程度と設定している。
【００３９】
続いて、第１、第２マスクとなるシリコン窒化膜３、８の各開口部４、９の合わせズレ、すなわち各開口部４、９における開口端のズレ量に対する第２LOCOS酸化膜１０の形状変化について説明する。
【００４０】
図６（ａ）〜（ｅ）は、第１LOCOS酸化膜５を１０５０℃、５０分間の熱処理によって形成したのち、各開口部４、９における開口端のズレ量がそれぞれ−０．５μｍ、−０．１７μｍ、０μｍ、＋０．１７μｍ、＋０．５μｍであった場合に、第２LOCOS酸化膜１０を１０５０℃、１００分間の熱処理で形成した場合の様子を示した断面図である。
【００４１】
なお、ここでいうズレ量がマイナス（−）の場合とは、第１マスクとなるシリコン窒化膜３の開口部４の開口端の方が第２マスクとなるシリコン窒化幕８の開口部９の開口端よりもLOCOS酸化膜形成領域の内側に入り込んでいる状態をいい、プラス（＋）の場合とは、第２マスクとなるシリコン窒化膜８の開口部９の開口端の方が第１マスクとなるシリコン窒化幕３の開口部４の開口端よりもLOCOS酸化膜形成領域の内側に入り込んでいる状態をいう。
【００４２】
図６（ａ）、（ｂ）に示されるように、ズレ量がマイナスの場合には第２LOCOS酸化膜１０のうちバーズビーク近傍が上側に凸となる。逆に、図６（ｄ）、（ｅ）に示されるように、ズレ量がプラスの場合には第２LOCOS酸化膜１０のうちバーズビーク近傍が下側に凹となる。これは、上述した図２、図３に示したものと同じ現象である。このような変化の様子をまとめると、図７に示す結果となった。
【００４３】
この図から、ズレ量を−０．５〜＋０．５μｍに変化させると、第２LOCOS酸化膜１０の平坦度が−０．１μｍあたりから変化することが分かる。この結果から、ズレ量が−０．５〜＋０．５μｍを超えて変化する場合には平坦度が例えば０．２μｍを超えてしまい、好ましくない。したがって、第１、第２マスクとなるシリコン窒化膜３、８の開口部４、９の開口端のズレ量が−０．５〜０．５μｍ程度となるようにパターニングを制御するのが好ましい。
【００４４】
以上説明したように、本実施形態では、第１マスクとなるシリコン窒化膜３をマスクとして第１LOCOS酸化膜５を形成したのち、その第１LOCOS酸化膜５を除去してしまい、その後、再び第２マスクとなるシリコン窒化膜８を形成して第２LOCOS酸化膜１０を形成するようにしている。このため、第２LOCOS酸化膜１０の平坦度を向上させることが可能となり、シリコン基板表面からほぼ盛り上がらない平坦度を確保できると共に、良好なバーズビーク形状を得ることができる。
【００４５】
また、一般的なLOCOS酸化法によって第２LOCOS酸化膜１０の平坦度を確保することができるため、通常のSTI構造と比べて製造工程の簡略化による低コスト化を実現することが可能である。
【００４６】
さらに、本実施形態では、第１LOCOS酸化膜５の酸化時間や第２LOCOS酸化膜１０の酸化時間をより好ましい値としていることから、より確実に第２LOCOS酸化膜１０の平坦度を確保することが可能となる。
【００４７】
（他の実施形態）
上記実施形態で示した第１、第２LOCOS酸化膜５、１０の酸化時間や第１、第２マスクとなるシリコン窒化膜３、８の開口部４、９の開口端のズレ量は、例えば第２LOCOS酸化膜１０を６５０μｍの厚みを狙って形成する場合の一例であり、要求される第２LOCOS酸化膜１０の厚みに応じて変化するものである。
【図面の簡単な説明】
【００４８】
【図１】本発明の第１実施形態における半導体装置の製造工程中の断面構成を示す図である。
【図２】第１LOCOS酸化膜の酸化時間と第２LOCOS酸化膜の形状との関係を示した断面図である。
【図３】第１LOCOS酸化膜の酸化時間を変化させ、シリコン基板の主表面に対して上側に凸る量と下側に凹む量を測定した結果をまとめたグラフである。
【図４】第２LOCOS酸化膜の酸化時間と第２LOCOS酸化膜の形状との関係を示した断面図である。
【図５】第２LOCOS酸化膜の酸化時間と平坦度との関係を示したグラフである。
【図６】第１、第２マスクとなるシリコン窒化膜の開口部の端部のズレ量と第２LOCOS酸化膜の形状との関係を示した断面図である。
【図７】第１、第２マスクとなるシリコン窒化膜の開口部の端部のズレ量と第２LOCOS酸化膜の平坦度との関係を示したグラフである。
【図８】従来のconventional  LOCOSによる素子分離構造の製造工程の断面図である。
【図９】従来のrecessed  LOCOSによる素子分離構造の製造工程の断面図である。
【図１０】従来のSTIによる素子分離構造の製造工程の断面図である。
【符号の説明】
【００４９】
１…シリコン基板、２、７…シリコン酸化膜、３、８…シリコン窒化膜、４、９…開口部、５、１０…第１、第２LOCOS酸化膜、６…凹部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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