(57)【要約】  【課題】  本発明は、ＳＰＳＴ型基本回路がｎ個のＳＰｎＴ型半導体スイッチで低挿入損失と高アイソレーシヨンを維持しつつ、制御端子を基本回路の数だけに削減し周辺制御回路を簡単にする。  【解決手段】  半導体スイッチのデバイス特性維持と制御端子数の削減を、スルーＦＥＴ１がオンしているいずれか１つの基本回路の信号端子１０に並列接続された（ｎ−１）個のすべてのシャントＦＥＴ２、３、４をオフ動作させ、スルーＦＥＴ１がオフしている他のすべての各基本回路の各信号端子１０にそれぞれ並列接続された（ｎ−１）個のシャントＦＥＴ２、３、４内のいずれか一つをオン動作させること、及び１つの基本回路のスルーＦＥＴ１とシャントＦＥＴ２、３、４への制御信号を他の基本回路の制御信号と共用することで実現した。【選択図】  図１
2005203818.tif 000002
【特許請求の範囲】
【請求項１】
高周波信号を入出力するための共通端子及び信号端子と、前記信号端子とのアイソレーションを確保するための接地端子と、前記信号端子と前記共通端子との間の信号経路に直列接続されたスルーＦＥＴとを含んだ１入力１出力型の基本回路をｎ個（ｎ≧３）備え、前記各基本回路の共通端子がそれぞれ共通接続されてなる１入力多出力スイッチ又は多入力１出力スイッチの半導体スイッチ回路であって、
さらに前記各基本回路は、前記信号端子と前記接地端子との間の信号経路に並列接続された（ｎ−１）個のシャントＦＥＴと、前記スルーＦＥＴ及び（ｎ−１）個のシャントＦＥＴの各々に対して開閉制御信号を与えるｎ個の制御端子（第１、第２、・・・、第ｎの制御端子）とを有し、前記各基本回路の第１の制御端子、第２の制御端子、・・・、第ｎの制御端子がそれぞれ共通接続され、
前記各制御端子は、前記ｎ個の基本回路のうち特定の１つの基本回路のスルーＦＥＴに制御信号を印加すると共に、前記基本回路以外の他のすべての各基本回路の（ｎ−１）個のシャントＦＥＴのうちいずれか一つに前記スルーＦＥＴへの信号と同一制御信号をそれぞれ印加するように１つのＦＥＴに１つの制御端子が１対１で接続され、前記ｎ個の制御端子のいずれか一つに、接続されたスルーＦＥＴをオンさせる制御信号が与えられ、他の残りの（ｎ−１）個の制御端子に前記以外の各スルーＦＥＴをオフさせる信号が与えられることを特徴とする半導体スイッチ回路。
【請求項２】
請求項１記載の半導体スイッチ回路において、前記スルーＦＥＴ及び（ｎ−１）個のシャントＦＥＴの各々のゲートとｎ個の前記各制御端子との間に、高周波信号のリークを阻止するための抵抗素子を挿入したことを特徴とする半導体スイッチ回路。
【請求項３】
請求項２記載の半導体スイッチ回路において、すべて又は一部の基本回路の接地端子と該基本回路の各シャントＦＥＴのドレイン又はソースの共通接続点との間に高周波信号の直流成分除去のための容量素子を挿入したことを特徴とする半導体スイッチ回路。
【請求項４】
請求項３記載の半導体スイッチ回路において、前記容量素子が挿入された基本回路のうちいずれかの接地端子が共通接続されたことを特徴とする半導体スイッチ回路。
【請求項５】
請求項３記載の半導体スイッチ回路において、前記容量素子が挿入された基本回路のすべての接地端子が共通接続されたことを特徴とする半導体スイッチ回路。
【請求項６】
高周波信号を入出力するための共通端子及び信号端子と、前記信号端子とのアイソレーションを確保するための接地端子と、前記信号端子と前記共通端子との間の信号経路に直列接続されたスルーＦＥＴとを含んだ１入力１出力型の基本回路をｎ個（ｎ≧３）備え、前記各基本回路の共通端子がそれぞれ共通接続されてなる１入力多出力スイッチ又は多入力１出力スイッチの半導体スイッチ回路であって、
さらに前記各基本回路は、前記信号端子と前記接地端子との間の信号経路に並列接続された（ｎ−１）個のシャントＦＥＴと、前記スルーＦＥＴ及び（ｎ−１）個のシャントＦＥＴの各々に対して1対1で開閉制御信号を与えるｎ個の制御端子（第１、第２、・・・、第ｎの制御端子）とを有し、前記各基本回路の第１の制御端子、第２の制御端子、・・・、第ｎの制御端子がそれぞれ共通接続された半導体スイッチ回路において、
前記ｎ個の制御端子のいずれか一つに前記スルーＦＥＴ及び（ｎ−１）個のシャントＦＥＴをオンさせる制御信号が与えられ、他の残りのすべての制御端子に前記オン制御信号と相補的なオフ制御信号が与えられ、前記各制御信号を他の基本回路の制御信号と共用することで、ｎ個の各基本回路のうち前記オン制御信号が与えられた１つの基本回路のスルーＦＥＴがオンし、シャントＦＥＴのすべてがオフとなる導通状態となり、他の残りのすべての基本回路が相補的にスルーＦＥＴがオフし、シャントＦＥＴのいずれか一つがオンとなる開放状態となることを特徴とする半導体スイッチ回路の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体スイッチ回路に関し、特に１入力多出力スイッチ又は多入力１出力スイッチの半導体スイッチ回路に関するものである。
【背景技術】
【０００２】
近年、移動体通信や無線ＬＡＮ分野の発展に伴い、通信装置に使用される半導体スイッチは小型、低挿入損失で高アイソレーションの高周波用半導体スイッチが望まれている。このようなスイッチに用いる回路例として、ＧａＡｓ・ＦＥＴをアナログスイッチとして用いたものが一般的に知られている。その例として、特開平１０−２４２８２６号公報に基本回路となるＳＰＳＴ（Ｓｉｎｇｌｅ−Ｐｏｌｅ−Ｓｉｎｇｌｅ−Ｔｈｒｏｕｇｈ）構成のスイッチを８個組み合わせたＳＰ８Ｔ（Ｓｉｎｇｌｅ−Ｐｏｌｅ−８−Ｔｈｒｏｕｇｈ）の例が開示されている。ここではＳＰＳＴスイッチを４個組み合わせた半導体スイッチの回路図を示す。
【０００３】
以下、従来の半導体スイッチ回路２００の構成について、図３を参照して説明する。図３において、１、２はそれぞれゲート、ソース及びドレインを有するスルーＦＥＴ、シャントＦＥＴ、５、６はそれぞれスルーＦＥＴ１、シャントＦＥＴ２のゲートへの高周波信号のリークを阻止する第１抵抗、第２抵抗、９、１０はそれぞれ高周波信号が入出力される共通端子及び信号端子、１５は接地端子、１９、２０はそれぞれスルー制御端子、シャント制御端子である。
【０００４】
共通端子９と信号端子１０間に信号伝送経路としてのスルーＦＥＴ１が接続され、信号端子１０と接地端子１５間にアイソレーションを得るためのシャントＦＥＴ２が接続され、スルーＦＥＴ１のゲートとスルー制御端子１９間に第１抵抗５が接続され、シャントＦＥＴ２のゲートとシャント制御端子２０間に第２抵抗６が接続されてＳＰＳＴ型半導体スイッチの基本回路２１が構成されている。
【０００５】
スルーＦＥＴ１、シャントＦＥＴ２は、ピンチオフ電圧が−２Ｖ前後のノーマリ・オン型である。そして、４個の各基本回路２１の共通端子９が共通接続されて半導体スイッチ回路２００が構成されている。
【０００６】
次に、従来の半導体スイッチ回路２００の動作について、まず各基本回路２１の単体での動作について簡単に説明する。各制御端子から各抵抗を介して与えられる各ＦＥＴのゲート電圧（電圧をＶｃとする）がハイ（高）レベルの時ＦＥＴは導通（オン）状態になり、ロー（低）レベルで開放（オフ）状態になる。そして、スルーＦＥＴ１、シャントＦＥＴ２の各ゲート電圧を相補的に制御することにより、挿入損失やアイソレーションを損なうことなく共通端子９と信号端子１０間を電気的に導通状態または開放状態にし、所望の双方向半導体スイッチとして機能している。
【０００７】
続いて、４個の基本回路２１が共通端子９で共通接続された半導体スイッチ回路２００では、４個の各基本回路２１のうちいずれか１つが導通状態（スルーＦＥＴ１がオンでシャントＦＥＴ２がオフ）となり、他の残りの基本回路２１が相補的に開放状態（スルーＦＥＴ１がオフでシャントＦＥＴ２がオン）となることで双方向ＳＰ４Ｔ（Ｓｉｎｇｌｅ−Ｐｏｌｅ−４−Ｔｈｒｏｕｇｈ）半導体スイッチとして機能している（例えば、特許文献１参照。）。
【特許文献１】特開平８−１７２１６３号公報（第３、５、６頁、図１、図７）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、前記従来の半導体スイッチ回路２００では、スルーＦＥＴとシャントＦＥＴの数だけ制御端子が必要で、しかも各ＳＰＳＴスイッチの制御端子には互いに相補的な電圧を印加しなければならず、半導体スイッチの周辺には一度に多数の制御信号を出力できるデコーダやマイコン等が必要となり、周辺制御回路が複雑になるという欠点があった。
【０００９】
本発明の目的は、上記した従来の欠点を改良し、良好なアイソレーションを維持しつつ、制御端子を少なくすることで、半導体スイッチの周辺制御回路を含めた操作性や生産性を向上させた半導体スイッチ回路を提供するものである。
【課題を解決するための手段】
【００１０】
請求項１記載の発明は、高周波信号を入出力するための共通端子及び信号端子と、信号端子とのアイソレーションを確保するための接地端子と、信号端子と共通端子との間の信号経路に直列接続されたスルーＦＥＴとを含んだ１入力１出力型の基本回路をｎ個（ｎ≧３以上の整数）備え、各基本回路の共通端子がそれぞれ共通接続されてなる１入力多出力スイッチ又は多入力１出力スイッチの半導体スイッチ回路であって、
さらに各基本回路は、信号端子と接地端子との間の信号経路に並列接続された（ｎ−１）個のシャントＦＥＴと、スルーＦＥＴ及び（ｎ−１）個のシャントＦＥＴの各々に対して該ゲートへの高周波信号のリークを阻止するための抵抗素子を介して開閉制御信号を与えるｎ個の制御端子（第１、第２、・・・、第ｎの制御端子）とを有し、各基本回路の第１の制御端子、第２の制御端子、・・・、第ｎの制御端子がそれぞれ共通接続され、
各制御端子は、ｎ個の基本回路のうち特定の１つの基本回路のスルーＦＥＴに制御信号を印加すると共に、基本回路以外の他のすべての各基本回路の（ｎ−１）個のシャントＦＥＴのうちいずれか一つにスルーＦＥＴへの信号と同一制御信号をそれぞれ印加するように１つのＦＥＴに１つの制御端子が１対１で接続され、ｎ個の制御端子のいずれか一つに、接続されたスルーＦＥＴをオンさせる制御信号が与えられ、他の残りの（ｎ−１）個の制御端子に以外の各スルーＦＥＴをオフさせる信号が与えられることを特徴とする半導体スイッチ回路である。
【００１１】
請求項２記載の発明は、スルーＦＥＴ及び（ｎ−１）個のシャントＦＥＴの各々のゲートとｎ個の各制御端子との間に、高周波信号のリークを阻止するための抵抗素子を挿入したことを特徴とする半導体スイッチ回路である。
【００１２】
請求項３記載の発明は、すべて又は一部の基本回路の接地端子と該基本回路の各シャントＦＥＴのドレイン又はソースの共通接続点との間に高周波信号の直流成分除去のための容量素子を挿入したことを特徴とする半導体スイッチ回路である。
【００１３】
請求項４記載の発明は、容量素子が挿入された基本回路のうちいずれかの接地端子が共通接続されたことを特徴とする半導体スイッチ回路である。
【００１４】
請求項５記載の発明は、容量素子が挿入された基本回路のすべての接地端子が共通接続されたことを特徴とする半導体スイッチ回路である。
【００１５】
請求項６記載の発明は、高周波信号を入出力するための共通端子及び信号端子と、信号端子とのアイソレーションを確保するための接地端子と、信号端子と共通端子との間の信号経路に直列接続されたスルーＦＥＴとを含んだ１入力１出力型の基本回路をｎ個（ｎ≧３以上の整数）備え、各基本回路の共通端子がそれぞれ共通接続されてなる１入力多出力スイッチ又は多入力１出力スイッチの半導体スイッチ回路であって、
さらに各基本回路は、信号端子と接地端子との間の信号経路に並列接続された（ｎ−１）個のシャントＦＥＴと、スルーＦＥＴ及び（ｎ−１）個のシャントＦＥＴの各々に対して1対1で開閉制御信号を与えるｎ個の制御端子（第１、第２、・・・、第ｎの制御端子）とを有し、各基本回路の第１の制御端子、第２の制御端子、・・・、第ｎの制御端子がそれぞれ共通接続された半導体スイッチ回路において、
ｎ個の制御端子のいずれか一つにスルーＦＥＴ及び（ｎ−１）個のシャントＦＥＴをオンさせる制御信号が与えられ、他の残りのすべての制御端子にオン制御信号と相補的なオフ制御信号が与えられ、各制御信号を他の基本回路の制御信号と共用することで、ｎ個の各基本回路のうちオン制御信号が与えられた１つの基本回路のスルーＦＥＴがオンしシャントＦＥＴのすべてがオフとなる導通状態となり、他の残りのすべての基本回路が相補的にスルーＦＥＴがオフしシャントＦＥＴのいずれか一つがオンとなる開放状態となることを特徴とする半導体スイッチ回路の制御方法である。
【発明の効果】
【００１６】
請求項１及び２の発明によれば、共通端子及び各制御端子を共通接続し、制御端子のいずれか一つにハイ信号を与え、他の残りの制御端子にロー信号を与えて制御する構成としたことにより、制御端子を基本回路の数だけにすることができ、低挿入損失で良好なアイソレーションを維持しつつ、半導体スイッチの周辺制御回路を含めた操作性や生産性を向上させた半導体スイッチ回路を実現できる。
【００１７】
請求項３及び４の発明によれば、請求項１の発明にくわえて各基本回路の接地端子の直前に容量素子を追加し、さらにその接地端子を共通接続したことにより、半導体スイッチ回路の接地端子をさらに削減することができ、半導体スイッチの操作性や生産性をより向上させた半導体スイッチ回路を実現できる。
【００１８】
請求項５の発明によれば、スルーＦＥＴをオンさせる制御信号が与えられた基本回路の信号端子と共通端子との信号経路を選択的に導通状態にすると共に共通端子と該基本回路の接地端子との信号経路を開放状態にすることができ、同時に他の残りのすべての基本回路の各信号端子と共通端子との信号経路を開放状態にすると共に共通端子９と前記基本回路の各接地端子１５との信号経路を導通状態にすることができるため、挿入損失やアイソレーションを損なうことなく双方向ＳＰ４Ｔ型半導体スイッチ回路を制御できる。
【発明を実施するための最良の形態】
【００１９】
半導体スイッチのデバイス特性維持と制御端子数の削減を、スルーＦＥＴがオフしている信号端子に並列接続された（ｎ−１）個のシャントＦＥＴ内のいずれか一つをオン動作させること及びスルーＦＥＴとシャントＦＥＴへの制御信号を他の制御信号と共用することで実現した。
【実施例１】
【００２０】
以下に、本発明の第１実施例の半導体スイッチ回路１００について、まず単位となる基本回路の構成から図１を参照して説明する。尚、図３と同一部分には同一符号を付してその説明を省略する。
【００２１】
図１において、１６Ａ、１６Ｂ、１６Ｃ、１６Ｄはそれぞれ第１基本回路、第２基本回路、第３基本回路、第４基本回路である。そして各基本回路内において、３、４はそれぞれゲート、ソース及びドレインを有するシャントＦＥＴ、７、８はそれぞれシャントＦＥＴ３、４のゲートへの高周波信号のリークを阻止する第３抵抗、第４抵抗、９、１０はそれぞれ高周波信号が入出力される共通端子及び信号端子で、共通端子９と信号端子１０間に信号伝送経路としてのスルーＦＥＴ１が接続され、信号端子１０と接地端子１５間にアイソレーションを得るためのシャントＦＥＴ２、３、４が並列接続されて各基本回路が構成されている。スルーＦＥＴ１、シャントＦＥＴ２、３、４は、ピンチオフ電圧が−２Ｖ前後のノーマリ・オン型である。
【００２２】
次に、半導体スイッチ回路１００の全体構成について説明する。１１、１２、１３、１４はそれぞれ第１制御端子、第２制御端子、第３制御端子、第４制御端子である。そして第１基本回路１６Ａ内では、スルーＦＥＴ１のゲートと第１制御端子１１間に第１抵抗５が接続され、シャントＦＥＴ２のゲートと第２制御端子１２間に第２抵抗６が接続され、シャントＦＥＴ３のゲートと第３制御端子１３間に第３抵抗７が接続され、シャントＦＥＴ４のゲートと第４制御端子１４間に第４抵抗８が接続されて基本回路が構成されている。
【００２３】
同様に第２基本回路１６Ｂ内では、スルーＦＥＴ１のゲートと第２制御端子１２間に第１抵抗５が接続され、シャントＦＥＴ２のゲートと第１制御端子１１間に第２抵抗６が接続され、シャントＦＥＴ３のゲートと第３制御端子１３間に第３抵抗７が接続され、シャントＦＥＴ４のゲートと第４制御端子１４間に第４抵抗８が接続されて基本回路が構成されている。
【００２４】
第３基本回路１６Ｃ内では、スルーＦＥＴ１のゲートと第３制御端子１３間に第１抵抗５が接続され、シャントＦＥＴ２のゲートと第１制御端子１１間に第２抵抗６が接続され、シャントＦＥＴ３のゲートと第２制御端子１２間に第３抵抗７が接続され、シャントＦＥＴ４のゲートと第４制御端子１４間に第４抵抗８が接続されて基本回路が構成されている。
【００２５】
第４基本回路１６Ｄ内では、スルーＦＥＴ１のゲートと第４制御端子１４間に第１抵抗５が接続され、シャントＦＥＴ２のゲートと第１制御端子１１間に第２抵抗６が接続され、シャントＦＥＴ３のゲートと第２制御端子１２間に第３抵抗７が接続され、シャントＦＥＴ４のゲートと第３制御端子１３間に第４抵抗８が接続されて基本回路が構成されている。
【００２６】
そして、４個の各基本回路の共通端子９及び第１、第２、第３、第４制御端子１１、１２、１３、１４がそれぞれ共通接続されて半導体スイッチ回路１００が構成されている。
【００２７】
次に、本実施形態の半導体スイッチ回路１００の動作について、まず各基本回路１６Ａ、１６Ｂ、１６Ｃ、１６Ｄの単体での動作について説明する。基本的な回路動作については図３の基本回路２１と同じで、スルーＦＥＴ１のドレインとソース間は、ゲート電圧が０Ｖバイアスで導通（オン）状態にあり、ピンチオフ電圧より低い電圧でスルーＦＥＴ１はカットオフする。そして、スルーＦＥＴ１とシャントＦＥＴ２、３、４の各ゲート電圧とを前記の構成により相補的に制御することで、共通端子９と信号端子１０間を電気的に導通状態にしたり開放状態にしている。
【００２８】
次に、４個の基本回路１６Ａ、１６Ｂ、１６Ｃ、１６Ｄが共通端子９で共通接続された半導体スイッチ回路１００の動作について説明する。４つの制御端子のいずれか一つにハイの信号が与えられ、他の残りの３つの制御端子にローの信号が与えられると、４個の各基本回路のうちスルーＦＥＴ１にハイ信号が与えられた１つの基本回路が導通状態（スルーＦＥＴ１がオンでシャントＦＥＴ２、３、４のすべてがオフ）となり、他の残りの基本回路が相補的に開放状態（スルーＦＥＴ１がオフでシャントＦＥＴ２、３、４のいずれか一つがオン）となる。
【００２９】
これにより、共通端子９とスルーＦＥＴ１にハイ信号が与えられた基本回路の信号端子１０との信号経路を選択的に導通状態にすると共に共通端子９と該基本回路の接地端子１５との信号経路を開放状態にすることができる。同時に、共通端子９と他の残りのすべての基本回路の各信号端子１０との信号経路を開放状態にすると共に共通端子９と前記基本回路の各接地端子１５との信号経路を導通状態にすることができる。こうして、半導体スイッチ回路１００は挿入損失やアイソレーションを損なうことなく双方向ＳＰ４Ｔ型半導体スイッチとして機能する。
【００３０】
以上説明したように、第１実施例の半導体スイッチ回路１００によれば、制御端子を基本回路の数だけ（４個）に少なくすることができ、良好なアイソレーションを維持しつつ、半導体スイッチの周辺制御回路を含めた操作性や生産性を向上させた半導体スイッチ回路１００を提供することができる。
【００３１】
尚、図１では、ＳＰＳＴスイッチの基本回路を４個組み合わせたＳＰ４Ｔ型の半導体スイッチ回路の例で説明したが、これに限定されず、基本回路をｎ個（ｎ≧３）組み合わせたＳＰｎＴ型の半導体スイッチ回路でもよく、その場合、制御端子はｎ個でよく、従来回路で必要となる２ｎ個よりもｎ個少なくてすむ。
【００３２】
また、各基本回路の各シャントＦＥＴへの制御信号は、スルーＦＥＴに与えられる１つの制御信号以外の（ｎ−１）個の信号がそれぞれ別々のシャントＦＥＴに与えられればよく、図１の例に限定されるものではない。
【００３３】
さらに、図１では、各基本回路が上下左右共に線対称に配置されているが、共通端子９と各基本回路の各信号端子１０との間の挿入損失が同じになるように配線すればよく、例えば信号経路長が同一であればよい。また、共通端子９と各基本回路の各接地端子１５との間の信号経路長も同一であればよく、図１の例に限定されるものではない。
【実施例２】
【００３４】
以下に、本発明の第２実施例の半導体スイッチ回路１１０について、図２を参照して説明する。尚、図１と同一部分には同一符号を付してその説明を省略する。図１と異なる点は、各基本回路の接地端子の直前に容量素子を追加し、さらにその接地端子を共通接続して接地端子の数を削減している点である。
【００３５】
図２において、１７は高周波信号のＤＣカット容量素子としてのキャパシタで、各基本回路の接地端子１５と各基本回路の各シャントＦＥＴ２、３、４のドレイン又はソースの共通接続点との間に挿入され、破線で囲まれたＳＰＳＴスイッチとしての基本回路１８Ａ、１８Ｂ、１８Ｃ、１８Ｄが構成されている。
【００３６】
そして、２つの基本回路１８Ａ、１８Ｂの接地端子１５が共通接続され、また基本回路１８Ｃ、１８Ｄの接地端子１５が共通接続されて第２実施例の半導体スイッチ回路１１０が構成されている。
【００３７】
次に、第２実施例の半導体スイッチ回路１１０の動作について説明する。基本的な回路動作については図１の半導体スイッチ回路１００と同じで、４つの制御端子１１、１２、１３、１４のいずれか一つにハイ信号が与えられ、他の残りの３つの制御端子にロー信号が与えられると、４個の各基本回路のうちスルーＦＥＴ１にハイ信号が与えられた１つの基本回路が導通状態（スルーＦＥＴ１がオンでシャントＦＥＴ２、３、４のすべてがオフ）となり、他の残りの基本回路が相補的に開放状態（スルーＦＥＴ１がオフでシャントＦＥＴ２、３、４のいずれか一つがオン）となる。
【００３８】
これにより、共通端子９とスルーＦＥＴ１にハイ信号が与えられた基本回路の信号端子１０との信号経路を選択的に導通状態にすると共に共通端子９と該基本回路の接地端子１５との信号経路を開放状態にすることができる。同時に、他の残りの基本回路の共通端子９と信号端子１０との信号経路を開放状態にすると共に共通端子９と接地端子１５との信号経路を導通状態にすることができる。また、キャパシタ１７により高周波信号のＤＣカット及び共通接続された接地端子間の高周波信号の回り込みを防止することができる。こうして、半導体スイッチ回路１１０は挿入損失やアイソレーションを損なうことなく双方向ＳＰ４Ｔ型半導体スイッチとして機能する。
【００３９】
以上説明したように、第２実施例の半導体スイッチ回路１１０によれば、良好なアイソレーションを維持しつつ制御端子を基本回路の数だけ（４個）に少なくできることに加え、さらに、接地端子を共通接続した基本回路の数に応じて最大（ｎ−１）個削減することができ、半導体スイッチの操作性や生産性をより向上させることができる。
【００４０】
尚、図２では、ＳＰＳＴスイッチの基本回路の接地端子１５を２個ずつ共通接続したＳＰ４Ｔ型の半導体スイッチ回路の例で説明したが、これに限定されず、すべての基本回路の接地端子を共通接続してもよく、その場合、接地端子は１個でよく、図１のｎ個よりも（ｎ−１）個少なくてすむ。
【産業上の利用可能性】
【００４１】
本発明の半導体スイッチ回路は、移動体通信装置や無線ＬＡＮ通信装置の中における送受切換スイッチ、ダイバーシチー切換スイッチ、ＶＣＯ（バンド）切換スイッチなどの１入力多出力スイッチ又は多入力１出力スイッチとして使用される半導体スイッチ回路に広く適用できる。
【図面の簡単な説明】
【００４２】
【図１】本発明の第１実施例の半導体スイッチ回路１００を示す回路図。
【図２】本発明の第２実施例の半導体スイッチ回路１１０を示す回路図。
【図３】従来の半導体スイッチ回路２００を示す回路図。
【符号の説明】
【００４３】
１    スルーＦＥＴ
２，３，４    シャントＦＥＴ
５，６，７，８    抵抗
９    共通端子
１０    信号端子
１１，１２，１３，１４    制御端子
１５    接地端子
１６Ａ，１６Ｂ，１６Ｃ，１６Ｄ    基本回路
１７    キャパシタ
１８Ａ，１８Ｂ，１８Ｃ，１８Ｄ    基本回路
１９    スルー制御端子
２０    シャント制御端子
２１    基本回路
１００、１１０、２００    半導体スイッチ回路
【図１】
2005203818.tif 000003
【図２】
2005203818.tif 000004
【図３】
2005203818.tif 000005