(57)【要約】【課題】量子構造へ与えるダメージを低減することにより、半導体装置の特性の低下を防止する。【解決手段】基板２１の表面に、ｎ−ＩｎＧａＡｓを用いてグレーティング部３１を形成する。グレーティング部３１を含めた基板２１の表面を覆い、ｎ−ＩｎＧａＡｓの格子定数とは異なる格子定数を有するｎ−ＧａＡｓを用いて半導体（ｎ−ＧａＡｓ）層５１を形成する。半導体（ｎ−ＧａＡｓ）層５１の表面５２の格子定数は局所的に異なっている。ＩｎＡｓを用いて半導体（ＩｎＡｓ）層６を表面５２上に形成する。その後、半導体（ＩｎＡｓ）層６を熱処理することで、表面５２の格子歪みに応じて半導体層６が自己組織化して、量子構造６１が半導体層５１の上方に選択的に形成される。【選択図】図５
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【特許請求の範囲】
【請求項１】
（ａ）基板を有する基体の表面の格子定数を局所的に異ならせる工程と、
（ｂ）前記工程（ａ）の後に、前記表面上に半導体材料を用いて半導体層を形成する工程と、
（ｃ）前記工程（ｂ）の後に、前記半導体層を熱処理する工程と
を備える、半導体装置の製造方法。
【請求項２】
前記工程（ａ）は、
（ａ−１）前記基板の表面に、第１の格子定数を有する第１材料を用いて第１部分を選択的に形成する工程と、
（ａ−２）前記第１部分及び前記基板の前記表面を覆い、前記第１の格子定数とは異なる第２の格子定数を有する第２材料を用いて第２部分を形成して前記基体を形成する工程と
を有し、
前記工程（ｂ）において前記半導体層は前記第２部分上に形成される、請求項１記載の半導体装置の製造方法。
【請求項３】
前記第１の格子定数は前記第２の格子定数よりも大きく、前記半導体材料の格子定数は前記第１の格子定数よりも大きい、請求項２記載の半導体装置の製造方法。
【請求項４】
前記第２の格子定数は前記第１の格子定数よりも大きく、前記半導体材料の格子定数は前記第２の格子定数よりも大きい、請求項２記載の半導体装置の製造方法。
【請求項５】
前記第２材料、前記半導体材料として、それぞれガリウム砒素、インジウム砒素を採用する、請求項３及び請求項４のいずれか一つに記載の半導体装置の製造方法。
【請求項６】
前記工程（ｃ）において熱処理は略５５０℃で行われる、請求項１乃至請求項５のいずれか一つに記載の半導体装置の製造方法。
【請求項７】
表面の格子定数が局所的に異なる基体と、
前記表面上に形成され、前記格子定数に対応して選択的に形成された半導体層と
を備える、半導体装置。
【請求項８】
基板と、
前記基板の表面に、第１の格子定数を有する第１材料を用いて選択的に形成される第１部分と、
前記第１部分及び前記基板の前記表面を覆い、前記第１の格子定数とは異なる第２の格子定数を有する第２材料を用いて形成される第２部分と、
前記第２部分の表面上に、半導体材料を用いて形成される半導体層と
を備える、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、例えば半導体レーザに適用することができる。
【背景技術】
【０００２】
従来から量子細線や量子ドット等の量子構造を有した半導体装置の開発が進められている。例えば半導体レーザ等では、量子構造を有することで低閾値電流かつ高効率での動作を実現している。
【０００３】
量子構造を形成する技術として、例えば特許文献１が開示されている。これによれば、フォトリソグラフィー技術を用いて半導体層をドライエッチングすることにより量子構造を形成している。
【０００４】
【特許文献１】特開２００３−１０１０６９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、特許文献１に示された技術では、半導体層をエッチングする際に、量子構造を形成する半導体結晶に欠陥を生じる可能性があり、これによりレーザ特性等を低下させる可能性があった。
【０００６】
この発明は、上述の事情に鑑みてなされたものであり、量子構造へ与えるダメージを低減することにより、半導体装置の特性の低下を防止する。
【課題を解決するための手段】
【０００７】
この発明の請求項１にかかる半導体装置の製造方法によれば、工程（ａ）において、基板を有する基体の表面の格子定数を局所的に異ならせる。工程（ｂ）において、前記工程（ａ）の後に、前記表面上に半導体材料を用いて半導体層を形成する。工程（ｃ）において、前記工程（ｂ）の後に、前記半導体層を熱処理する。
【０００８】
この発明の請求項７にかかる半導体装置によれば、基体と、半導体層とを備える。前記基体は、その表面の格子定数が局所的に異なる。前記半導体層は、前記表面上に形成され、前記格子定数に対応して選択的に形成される。
【０００９】
この発明の請求項８にかかる半導体装置によれば、基板と、第１部分と、第２部分と、半導体層とを備える。前記第１部分は、前記基板の表面に、第１の格子定数を有する第１材料を用いて選択的に形成される。前記第２部分は、前記第１部分及び前記基板の前記表面を覆い、前記第１の格子定数とは異なる第２の格子定数を有する第２材料を用いて形成される。前記半導体層は、前記第２部分の表面上に、半導体材料を用いて形成される。
【発明の効果】
【００１０】
この発明の請求項１にかかる半導体装置の製造方法によれば、格子定数の局所的な相違を任意に設定することにより、当該格子定数の相違に基づいた自己組織化によって半導体層を選択的に形成することができ、量子細線や量子ドットで例示される量子構造を有する半導体装置を得ることができる。
【００１１】
この発明の請求項７及び請求項８のいずれか一つにかかる半導体装置によれば、基体の表面（請求項８においては第２部分の表面）における格子定数の分布に基づいて半導体層が自己組織化して形成されるので、半導体層の形成にエッチングを採用する必要がない。よって当該半導体層に与えられるダメージは小さく、半導体装置の特性の低下を防止することができる。
【発明を実施するための最良の形態】
【００１２】
実施の形態１．
本実施の形態では、量子構造を有する半導体レーザに関し、その製造方法が説明される。図１〜図５は、半導体レーザを作製する過程を順に示す断面図である。本実施の形態にかかる半導体レーザは、特にガリウム砒素（ＧａＡｓ）、インジウムガリウム砒素（ＩｎＧａＡｓ）、インジウム砒素（ＩｎＡｓ）のそれぞれの半導体により形成される。以下に示される半導体のうちｎ型半導体はｎ−で、ｐ型半導体はｐ−でそれぞれ表される。例えばｎ型半導体のガリウム砒素はｎ−ＧａＡｓと表される。
【００１３】
第一に、ｎ−ＧａＡｓ基板１上にｎ−ＧａＡｓバッファ層２、ｎ−ＩｎＧａＡｓ層３、ｎ−ＧａＡｓキャップ層４がこの順にそれぞれ積層される（図１）。ｎ−ＧａＡｓバッファ層２は、ｎ−ＧａＡｓ基板１とｎ−ＩｎＧａＡｓ層３との間に生じる格子不整合性を緩和する。ｎ−ＧａＡｓキャップ層４は、ｎ−ＩｎＧａＡｓ層３の表面の酸化を防ぐ。
【００１４】
そして、ｎ−ＧａＡｓキャップ層４側からパターンエッチングしてトレンチを形成する（図２）。トレンチの底面はｎ−ＧａＡｓバッファ層２内に位置する。ｎ−ＩｎＧａＡｓ層３のうちパターンエッチングによりｎ−ＩｎＧａＡｓが残った部分を、特にグレーティング部３１という。この工程によりグレーティン部３１は選択的に形成される。
【００１５】
第二に、ｎ−ＧａＡｓ層５によりトレンチを埋め込むとともに、ｎ−ＧａＡｓキャップ層４を覆う。ｎ−ＧａＡｓ層５は、ｎ−ＧａＡｓを例えばエピタキシャル成長させることで形成される。よって、ｎ−ＧａＡｓキャップ層４とｎ−ＧａＡｓ層５とを一つの半導体（ｎ−ＧａＡｓ）層５１と把握することができる。
【００１６】
図７は、バンドギャップと格子定数との関係をＧａ−Ｉｎ−Ａｓ−Ｐ系の半導体について示したグラフであり、赤崎勇著「III−IV族化合物半導体」（２００２年１０月３０日発行）Ｐ２９６で紹介されている。ＩｎＧａＡｓの格子定数はＧａＡｓの格子定数よりも大きい。よって、半導体（ｎ−ＧａＡｓ）層５１のうち、グレーティング部３１近傍に位置するｎ−ＧａＡｓの格子定数は広げられ、これに伴ってその他のｎ−ＧａＡｓの格子定数は圧縮されて小さくなる。つまり、ｎ−ＩｎＧａＡｓで形成されるグレーティング部３１のパターンに従って、半導体（ｎ−ＧａＡｓ）層５１には格子歪みが生じる。
【００１７】
半導体（ｎ−ＧａＡｓ）層５１のｎ−ＧａＡｓ基板１とは反対側の表面５２上では、グレーティング部３１を表面５２へ投射してなる部分のｎ−ＧａＡｓの格子定数は大きくなり、それ以外の部分のｎ−ＧａＡｓの格子定数は小さくなる。つまり、表面５２の格子定数が局所的に異なる。
【００１８】
第三に、ノンドープである半導体（ＩｎＡｓ）層６を半導体（ｎ−ＧａＡｓ）層５１の表面５２上に成長させる（図４）。
【００１９】
第四に、第三の工程の後に、半導体（ＩｎＡｓ）層６を熱処理する。熱処理温度は、半導体（ＩｎＡｓ）層６に対しては略５５０℃であることが望ましい。この温度は、半導体（ＩｎＡｓ）層６が、後述する自己組織化をするのに好適な温度である。
【００２０】
図７に示されるグラフによれば、ＩｎＡｓの格子定数はＧａＡｓの格子定数よりも大きく、更にグレーティング部３１を形成するＩｎＧａＡｓの格子定数よりも大きい。上述したように半導体（ｎ−ＧａＡｓ）層５１は、格子定数がＩｎＡｓのそれよりも小さいＩｎＧａＡｓで形成されるグレーティング部３１に従って歪むので、半導体（ｎ−ＧａＡｓ）層５１のうち最も格子定数の大きいＧａＡｓであってもＩｎＡｓの格子定数よりは小さいと推測できる。
【００２１】
よって、熱処理の際に半導体（ＩｎＡｓ）層６内のＩｎＡｓは、半導体（ｎ−ＧａＡｓ）層５１の表面５２上のｎ−ＧａＡｓの格子定数が小さい部分から大きい部分へと集まること（自己組織化）により、半導体（ＩｎＡｓ）層６と半導体（ｎ−ＧａＡｓ）層５１の界面エネルギーを小さくする。つまり、表面５２上のｎ−ＧａＡｓの格子歪みに従って半導体（ＩｎＡｓ）層６が自己組織化し、半導体（ｎ−ＧａＡｓ）層５１の上方に量子構造６１を選択的に形成する（図５）。量子構造６１は、例えば量子細線や量子ドットである。
【００２２】
第四の工程の後、半導体（ｎ−ＧａＡｓ）層５１の表面５２上に、量子構造６１を覆ってＧａＡｓ充填層７が形成される。ｐ−ＧａＡｓクラッド層８とｐ−ＧａＡｓコンタクト層９がこの順でＧａＡｓ充填層７上に形成される（図６）。なお、ＧａＡｓのバンドギャップは図７に示されるようにＩｎＡｓのバンドギャップよりも大きいので、半導体（ｎ−ＧａＡｓ）層５１もクラッド層として機能する。
【００２３】
そして、ｐ電極１０がｐ−ＧａＡｓコンタクト層９上に、ｎ電極１１がｎ−ＧａＡｓ基板１のｎ−ＧａＡｓバッファ層２とは反対側の表面上に、それぞれ形成される（図６）。これにより半導体レーザを得る。ｐ電極及びｎ電極の材質はそれぞれ金属を採用できる。
【００２４】
上述の内容は次のように把握することができる。つまり、ｎ−ＧａＡｓ基板１とｎ−ＧａＡｓバッファ層２とを一つの基板２１（図２）と把握して、第一の工程においてｎ−ＩｎＧａＡｓを第１材料、ｎ−ＩｎＧａＡｓの格子定数を第１の格子定数、グレーティング部３１を第１部分と把握すれば、第一の工程は、基板２１の表面に、第１の格子定数を有する第１材料を用いて第１部分３１を選択的に形成すると把握できる。
【００２５】
第二の工程においてｎ−ＧａＡｓを第２材料、ｎ−ＧａＡｓの格子定数を第２の格子定数、半導体（ｎ−ＧａＡｓ）層５１を第２部分と把握すれば、第二の工程は、第１部分３１及び基板２１の表面を覆い、第１の格子定数とは異なる第２の格子定数を有する第２材料を用いて第２部分５１を形成すると把握できる。
【００２６】
第一及び第二工程において基板２１と第１部分３１及び第２部分５１とを一つの基体と把握すれば、第一及び第二の工程は、基板２１を有する基体の表面の格子定数を局所的に異ならせると把握できる。
【００２７】
上述の内容によれば、格子定数の局所的な相違を任意に設定することにより、当該格子定数の相違に基づいた自己組織化によって半導体（ＩｎＡｓ）層６を選択的に形成することができ、量子細線や量子ドットで例示される量子構造を有する半導体装置を得ることができる。
【００２８】
本実施の形態により作製された半導体装置は、表面の格子定数が局所的に異なる基体と、表面上に形成され、格子定数に対応して選択的に形成された半導体層とを備えると把握することができる。
【００２９】
更に本実施の形態により作成された半導体装置は次のように把握できる。つまり、半導体装置は、基板２１と、第１部分３１と、第２部分５１と、半導体層６とを備える。第１部分３１は、基板２１の表面に、第１の格子定数を有する第１材料を用いて選択的に形成される。第２部分５１は、第１部分３１及び基板２１の表面を覆い、第１の格子定数とは異なる第２の格子定数を有する第２材料を用いて形成される。半導体層６は、第２部分５１の表面上に、半導体材料を用いて形成される。
【００３０】
上述の半導体装置によれば、基体の表面（第２部分５１の表面）における格子定数の分布に基づいて半導体層が自己組織化して形成されるので、半導体層の形成にエッチングを採用する必要がない。よって、当該半導体層に与えられるダメージは小さく、半導体装置の特性の低下を防止することができる。
【００３１】
実施の形態２．
本実施の形態では、実施の形態１で説明されたグレーティング部３１（第１部分）をｎ型半導体のガリウム砒素リン（ｎ−ＧａＡｓＰ）を用いて形成する。図８及び図９は、半導体レーザを作製する過程を順に示す断面図である。
【００３２】
第一に、実施の形態１の第一の工程と同様にグレーティング部３１を選択的に形成する（図１、図２）。このとき、ｎ−ＩｎＧａＡｓ層３に替えて、ｎ−ＧａＡｓＰ層１２を採用する。
【００３３】
第二に、実施の形態１の第二の工程と同様にｎ−ＧａＡｓ層５によりトレンチを埋め込むとともに、ｎ−ＧａＡｓキャップ層４を覆う（図３）。図７に示されるグラフによれば、ＧａＡｓＰの格子定数はＧａＡｓの格子定数よりも小さい。よって、半導体（ｎ−ＧａＡｓ）層５１のうち、グレーティング部３１近傍に位置するｎ−ＧａＡｓの格子定数は縮められ、これに伴ってその他のｎ−ＧａＡｓの格子定数は引っ張られて大きくなる。つまり、ｎ−ＧａＡｓＰで形成されるグレーティング部３１のパターンに従って、半導体（ｎ−ＧａＡｓ）層５１には格子歪みが生じる。
【００３４】
半導体（ｎ−ＧａＡｓ）層５１のｎ−ＧａＡｓ基板１とは反対側の表面５２上では、グレーティング部３１を表面５２へ投射してなる部分以外の部分にあるｎ−ＧａＡｓの格子定数は大きくなり、表面５２へ投射してなる部分のｎ−ＧａＡｓの格子定数は小さくなる。
【００３５】
第三に、ノンドープである半導体（ＩｎＡｓ）層６を半導体（ｎ−ＧａＡｓ）層５１の表面５２上に成長させる（図４）。
【００３６】
第四に、半導体（ＩｎＡｓ）層６を熱処理する。熱処理温度は、半導体（ＩｎＡｓ）層６に対して略５５０℃であることが望ましい。この温度は、半導体（ＩｎＡｓ）層６が自己組織化するのに好適な温度である。
【００３７】
半導体（ＩｎＡｓ）層６と半導体（ｎ−ＧａＡｓ）層５１の界面エネルギーが小さくなるように、半導体（ＩｎＡｓ）層６内のＩｎＡｓは、半導体（ｎ−ＧａＡｓ）層５１の表面５２上のｎ−ＧａＡｓの格子定数が小さい部分から大きい部分へと集まること（自己組織化）で、半導体（ｎ−ＧａＡｓ）層５１の上方を避けて量子構造６２を選択的に形成する（図８）。
【００３８】
第四の工程の後、実施の形態１と同様にＧａＡｓ充填層７、ｐ−ＧａＡｓクラッド層８、ｐ−ＧａＡｓコンタクト層９、ｐ電極１０、ｎ電極１１を形成することで、半導体レーザを得る（図９）。
【００３９】
本実施の形態では、ｎ−ＧａＡｓＰを第１材料、ｎ−ＧａＡｓＰの格子定数を第１の格子定数と把握する。
【００４０】
上述の内容によれば、格子定数の局所的な相違を任意に設定することにより、当該格子定数の相違に基づいた自己組織化によって半導体（ＩｎＡｓ）層６を選択的に形成することができ、量子細線や量子ドットで例示される量子構造を有する半導体装置を得ることができる。また、半導体層の形成にエッチングを採用する必要がないので、当該半導体層に与えられるダメージは小さく、半導体装置の特性の低下を防止することができる。
【００４１】
上述したいずれの実施の形態においても、例えばｎ−ＧａＡｓバッファ層２の厚みが５μｍ、ｎ−ＩｎＧａＡｓ層３若しくはｎ−ＧａＡｓＰ層１２の厚みが６０ｎｍ、ｎ−ＧａＡｓキャップ層４の厚みが４０ｎｍ、半導体（ＩｎＡｓ）層６の厚みが１０ｎｍである場合が採用できる。また、半導体層（ｎ−ＧａＡｓ）層５１の表面５２と、グレーティング部３１の基板２１とは反対側の表面との距離が１０ｎｍ〜１００ｎｍであることは、表面５２において格子歪みを生じるので望ましい。
【００４２】
電極１０，１１以外の半導体層はエピタキシャル成長により形成され、例えば有機金属化学気相法（ＭＯＣＶＤ法）が用いられる。前記半導体層の成長温度には例えば５５０℃を採用する。
【００４３】
グレーティング部３１に例えば２００ｎｍ周期で平行に並んだ格子を採用することで、基板表面上に２００ｎｍ周期で平行に並んだ複数の量子細線を形成することができる。また、グレーティング部３１に点状の格子を採用することで、基板表面上に量子ドットを形成することができる。
【００４４】
半導体レーザに限らず、量子構造を有する他の半導体装置の製造にも上述した実施の形態を適用することができる。
【図面の簡単な説明】
【００４５】
【図１】実施の形態１で説明される、半導体レーザの製造過程を示す断面図である。
【図２】実施の形態１で説明される、半導体レーザの製造過程を示す断面図である。
【図３】実施の形態１で説明される、半導体レーザの製造過程を示す断面図である。
【図４】実施の形態１で説明される、半導体レーザの製造過程を示す断面図である。
【図５】実施の形態１で説明される、半導体レーザの製造過程を示す断面図である。
【図６】実施の形態１で説明される、半導体レーザの製造過程を示す断面図である。
【図７】バンドギャップと格子定数の関係を示すグラフである。
【図８】実施の形態２で説明される、半導体レーザの製造過程を示す断面図である。
【図９】実施の形態２で説明される、半導体レーザの製造過程を示す断面図である。
【符号の説明】
【００４６】
６  半導体（ＩｎＡｓ）層、２１  基板、３１  グレーティング部（第１部分）、５１  半導体（ｎ−ＧａＡｓ）層（第２部分）、５２  表面。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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