(57)【要約】【課題】ゲート絶縁膜の両端部で電界集中が発生することを防止し、高い信頼性を有する半導体装置およびその製造方法を提供する。【解決手段】半導体装置は、主表面１ａに間隔を隔ててトレンチ２ｍおよび２ｎが形成されたシリコン基板１と、トレンチ２ｍおよび２ｎを充填する分離酸化膜６ｍおよび６ｎと、主表面１ａ上に形成されたトンネル酸化膜３とを備える。トンネル酸化膜３は、中間部４と、両端部５とを含む。シリコン基板１は、トレンチ２ｍおよび２ｎの底面を規定する表面１ｃと、トレンチ２ｍおよび２ｎの側面を規定し、主表面１ａと表面１ｃとの間に位置する表面１ｂとをさらに含む。表面１ｂは、相対的に主表面１ａに近い側において結晶面方位が無秩序であり、相対的に表面１ｃに近い側において所定の結晶面方位を有する。トンネル酸化膜３は、両端部５の厚みが中間部４の厚みよりも大きくなるように形成されている。【選択図】        図１
2005032811.tif 000002
【特許請求の範囲】
【請求項１】
主表面を含み、前記主表面に間隔を隔てて第１および第２のトレンチが形成されたシリコン基板と、
前記第１および第２のトレンチを充填する第１および第２の分離絶縁膜と、
前記第１の分離絶縁膜と前記第２の分離絶縁膜との間に位置する前記主表面上に形成され、中間部と、前記中間部の両端に位置し、前記第１および第２の分離絶縁膜の各々に連なる両端部とを含むゲート絶縁膜とを備え、
前記シリコン基板は、前記第１および第２のトレンチの底面を規定する第１の表面と、前記第１および第２のトレンチの側面を規定し、前記主表面と前記第１の表面との間に位置する第２の表面とをさらに含み、
前記第２の表面は、相対的に前記主表面に近い側において結晶面方位が無秩序であり、相対的に前記第１の表面に近い側において所定の結晶面方位を有し、前記ゲート絶縁膜は、前記両端部の厚みが前記中間部の厚みよりも大きくなるように形成されている、半導体装置。
【請求項２】
結晶面方位が無秩序である前記第２の表面の部分は、前記シリコン基板が前記両端部に接触している部分である、請求項１に記載の半導体装置。
【請求項３】
シリコン基板の主表面上に下敷酸化膜を形成する工程と、
間隔を隔てた位置において前記下敷酸化膜をそれぞれ露出させるマスク膜を、前記下敷酸化膜上に形成する工程と、
前記マスク膜をマスクとして前記下敷酸化膜および前記シリコン基板を順次エッチングすることによって、前記主表面から所定の深さを有する第１および第２のトレンチを前記シリコン基板に形成する工程と、
前記第１および第２のトレンチの深さ方向に対して傾きを有する方向から前記シリコン基板にシリコンを打ち込むことによって、前記第１および第２のトレンチと前記主表面とが連なる前記シリコン基板の表面に前記シリコンを注入する工程と、
前記シリコンを注入した後、前記シリコン基板を加熱する工程とを備える、半導体装置の製造方法。
【請求項４】
前記シリコンを注入する工程の前に、前記第１および第２のトレンチに第１および第２の分離絶縁膜を形成する工程をさらに備える、請求項３に記載の半導体装置の製造方法。
【請求項５】
前記マスク膜を形成する工程の前に、前記下敷酸化膜上にシリコン膜を形成する工程をさらに備える、請求項３または４に記載の半導体装置の製造方法。
【請求項６】
前記シリコン基板を加熱する工程は、少なくとも前記シリコンが注入された前記シリコン基板の部分が完全に酸化されるまで、前記シリコン基板を加熱する工程を含む、請求項３から５のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、一般的には、半導体装置およびその製造方法に関し、より特定的には、ゲート絶縁膜の両端部が厚く形成された半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
半導体素子の分離方法として、ＬＯＣＯＳ（ｌｏｃａｌ  ｏｘｉｄａｔｉｏｎ  ｏｆ  ｓｉｌｉｃｏｎ）法およびＳＴＩ（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）法が一般的に知られている。これらの分離方法では、素子分離構造となる分離酸化膜を半導体基板上に形成した後に、エッチングやＣＭＰ（ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ）によって活性領域となる半導体基板の表面を露出させ、その露出した部分にゲート絶縁膜などを順次形成する。
【０００３】
しかしこの場合、分離酸化膜の側壁部分もエッチングされ、活性領域の両端部が分離領域に落ち込んだ形状となるおそれが生じる。これにより、活性領域に形成される素子の形状が不安定となりデバイス特性にばらつきが生じる原因となる。また、落ち込んだ形状部分にゲート絶縁膜を形成すると、その部分で電界集中が発生しゲート絶縁膜の信頼性が劣化するという問題が生じる。そこで、このような問題を解決することを目的とした電界効果トランジスタが、特開平１１−１１１７１０号公報に開示されている（特許文献１）。
【０００４】
特許文献１に開示されている電界効果トランジスタは、トレンチ分離を有する。電界効果トランジスタは、トレンチ分離と接するゲート絶縁膜の端部近傍の膜厚が、中央部の膜厚と同じか、または最高１５％まで厚くなるように形成されている。
【０００５】
このような電界効果トランジスタを製造するために、まず、シリコン窒化膜とシリコン酸化膜とからなる第１のマスク絶縁膜をトレンチエッチングのために形成する。ドライエッチングを行なうことによってトレンチを形成した後、アルゴン、ボロン、リンまたはシリコンをイオン注入し、トレンチを規定するシリコン基板の表面に不純物領域を形成する。
【０００６】
次に、トレンチ分離として絶縁膜をトレンチに埋め込み、第１のマスク膜を除去した後、熱酸化によってゲート絶縁膜を形成する。この際、トレンチ分離の近傍のシリコン基板には、アルゴン等の酸化を促進する不純物が注入されているため、その部分の厚みを大きくしてゲート絶縁膜を形成することができる。
【０００７】
また別に、活性ゲート膜の溝分離側に位置するゲート膜を厚くしたフラッシュメモリセルが、特開２００２−１３４６３４号公報に開示されている（特許文献２）。さらに、ＣＶＤ酸化膜にシリコンをイオン注入する工程を備えた半導体装置の製造方法が、特開平１１−１２１６０７号公報に開示されている（特許文献３）。
【０００８】
【特許文献１】
特開平１１−１１１７１０号公報
【０００９】
【特許文献２】
特開２００２−１３４６３４号公報
【００１０】
【特許文献３】
特開平１１−１２１６０７号公報
【００１１】
【発明が解決しようとする課題】
特許文献１に開示された内容によれば、シリコン基板の酸化を促進させるために、シリコンをシリコン基板の主表面に対して垂直方向に打ち込んでいる。このため、不純物領域は、トレンチ側壁の全体に渡って形成されている。一方、シリコンが注入された不純物領域では、シリコン基板を構成するシリコンがアモルファス化されている。
【００１２】
しかし、トレンチ側壁の全体に渡って形成された不純物領域のうちシリコン基板の主表面から離れた位置に形成された不純物領域は、後に実施する熱酸化によって酸化されず、シリコン基板に残存する場合がある。この場合、シリコンがアモルファス化している不純物領域に起因して、隣接するメモリセル間でリーク電流が発生するという問題が生じる。
【００１３】
そこでこの発明の目的は、上記の課題を解決することであり、ゲート絶縁膜の両端部で電界集中が発生することを防止し、高い信頼性を有する半導体装置およびその製造方法を提供することである。
【００１４】
【課題を解決するための手段】
この発明に従った半導体装置は、主表面を含み、その主表面に間隔を隔てて第１および第２のトレンチが形成されたシリコン基板と、第１および第２のトレンチを充填する第１および第２の分離絶縁膜と、第１の分離絶縁膜と第２の分離絶縁膜との間に位置する主表面上に形成されたゲート絶縁膜とを備える。ゲート絶縁膜は、中間部と、その中間部の両端に位置し、第１および第２の分離絶縁膜の各々に連なる両端部とを含む。シリコン基板は、第１および第２のトレンチの底面を規定する第１の表面と、第１および第２のトレンチの側面を規定し、主表面と第１の表面との間に位置する第２の表面とをさらに含む。第２の表面は、相対的に主表面に近い側において結晶面方位が無秩序であり、相対的に第１の表面に近い側において所定の結晶面方位を有する。ゲート絶縁膜は、両端部の厚みが中間部の厚みよりも大きくなるように形成されている。
【００１５】
【発明の実施の形態】
この発明の実施の形態について、図面を参照して説明する。
【００１６】
（実施の形態１）
図１は、この発明の実施の形態１における半導体装置を示す断面図である。図１に示す半導体装置は、不揮発性半導体記憶装置であるフラッシュメモリのメモリセルを構成しており、装置には、ＳＴＩ法による素子分離構造が採用されている。
【００１７】
図１を参照して、シリコン基板１の主表面１ａには、紙面に対して直角方向に延在するトレンチ２ｍおよび２ｎが所定の間隔を隔てて形成されている。トレンチ２ｍおよび２ｎは、主表面１ａから所定の深さで形成されている。トレンチ２ｍおよび２ｎは、シリコン基板１の主表面１ａに向かうに連れて溝幅が大きくなるように形成されている。トレンチ２ｍおよび２ｎの各々は、互いに平行に延びている。
【００１８】
このような形状を有するトレンチ２ｍおよび２ｎは、シリコン基板１の表面１ｂおよび１ｃによって規定されている。表面１ｃは、トレンチ２ｍおよび２ｎの底面を規定し、主表面１ａから所定の深さの位置で主表面１ａに対して平行に延在している。表面１ｂは、トレンチ２ｍおよび２ｎの側面を規定し、主表面１ａと表面１ｃとの間で延びている。表面１ｂが主表面１ａと交差するコーナー部１２は、丸みがついた形状に大きく面取りされている。
【００１９】
シリコン基板１は、コーナー部１２において結晶面方位がランダムに形成されている。つまり、シリコン基板１のコーナー部１２は、アモルファスシリコンによって形成されている。これに対して、コーナー部１２を除いたシリコン基板１の全体は、たとえば（１００）面の結晶面方位を有する結晶質シリコンによって形成されている。したがって、コーナー部１２を除くシリコン基板１の表面１ｂも、このような所定の結晶面方位を有する結晶質シリコンによって形成されている。
【００２０】
トレンチ２ｍおよび２ｎの内部には、シリコン酸化膜からなる分離酸化膜６ｍおよび６ｎが形成されている。分離酸化膜６ｍおよび６ｎは、トレンチ２ｍおよび２ｎを充填し、さらにシリコン基板１の主表面１ａから上方に向けて延びている。この結果、分離酸化膜６ｍおよび６ｎが有する頂面６ａは、シリコン基板１の主表面１ａよりも高い位置に形成されている。分離酸化膜６ｍおよび６ｎは、互いに隣り合う活性領域を分離するための分離領域を形成している。
【００２１】
分離酸化膜６ｍおよび６ｎの間に位置するシリコン基板１の主表面１ａ上には、シリコン酸化膜からなるトンネル酸化膜（ゲート酸化膜）３が形成されている。トンネル酸化膜３は、トンネル酸化膜３の両端に位置し、それぞれ分離酸化膜６ｍおよび６ｎに連なる両端部５と、両端部５の間に位置する中間部４とを有する。丸みがついた形状に面取りされたシリコン基板１のコーナー部１２に沿ってシリコン酸化膜が形成されることによって、トンネル酸化膜３の両端部５は、いわゆるバーズビーク形状に形成されている。この結果、トンネル酸化膜３の厚みは、中間部４よりも両端部５の方で大きくなっている。
【００２２】
シリコン基板１の主表面１ａ上では、分離酸化膜６ｍおよび６ｎの側壁によって凹部８が規定されている。その凹部８を充填し、さらに分離酸化膜６ｍおよび６ｎの頂面６ａの一部を覆うようにポリシリコンからなるフローティングゲート７が形成されている。
【００２３】
分離酸化膜６ｍおよび６ｎの頂面６ａ上には、隣り合うフローティングゲート７の側壁によって凹部１３ｍおよび１３ｎが規定されている。その凹部１３ｍおよび１３ｍならびにフローティングゲート７の頂面を覆うように、酸化膜、窒化膜および酸化膜の３層構造からなるＯＮＯ膜９が形成されている。凹部１３ｍおよび１３ｎを完全に充填し、さらにＯＮＯ膜９を覆うように、ポリシリコンからなるコントロールゲート１０が形成されている。コントロールゲート１０の頂面上には、たとえばタングステンシリサイド（ＷＳｉ）からなる金属配線１１が形成されている。
【００２４】
なお図示しないが、紙面の直角方向においてフローティングゲート７の両側に位置するシリコン基板１の主表面１ａには、ソース領域およびドレイン領域が形成されている。これらのソース領域およびドレイン領域と、トンネル酸化膜３と、フローティングゲート７と、ＯＮＯ膜９と、コントロールゲート１０とからフラッシュメモリセルが構成されている。
【００２５】
この発明の実施の形態１に従った半導体装置は、主表面１ａを含み、その主表面１ａに間隔を隔てて第１および第２のトレンチとしてのトレンチ２ｍおよび２ｎが形成されたシリコン基板１と、トレンチ２ｍおよび２ｎを充填する第１および第２の分離絶縁膜としての分離酸化膜６ｍおよび６ｎと、分離酸化膜６ｍと分離酸化膜６ｎとの間に位置する主表面１ａ上に形成されたゲート絶縁膜としてのトンネル酸化膜３とを備える。トンネル酸化膜３は、中間部４と、その中間部４の両端に位置し、分離酸化膜６ｍおよび６ｎの各々に連なる両端部５とを含む。
【００２６】
シリコン基板１は、トレンチ２ｍおよび２ｎの底面を規定する第１の表面としての表面１ｃと、トレンチ２ｍおよび２ｎの側面を規定し、主表面１ａと表面１ｃとの間に位置する第２の表面としての表面１ｂとをさらに含む。表面１ｂは、相対的に主表面１ａに近い側において結晶面方位が無秩序であり、相対的に表面１ｃに近い側において所定の結晶面方位を有する。トンネル酸化膜３は、両端部５の厚みが中間部４の厚みよりも大きくなるように形成されている。
【００２７】
結晶面方位が無秩序である表面１ｂの部分としてのコーナー部１２は、シリコン基板１が両端部５に接触している部分である。
【００２８】
図２から図１６は、図１に示す半導体装置の製造方法の工程を示す図であり、図２から図９および図１１から図１６は断面図であり、図１０は平面図である。図１から図１６を用いて、図１に示す半導体装置の製造方法について説明する。
【００２９】
図２を参照して、まず、（１００）面の結晶面方位を有するシリコン基板１を準備する。トンネル酸化膜３を形成するために、シリコン基板１の主表面１ａ上にシリコン酸化膜を厚み２０ｎｍ程度で形成する。続いて、トンネル酸化膜３を形成するためのシリコン酸化膜上に、シリコン窒化膜２１を厚み２００ｎｍ程度で形成する。
【００３０】
図３を参照して、間隔を隔てて開口２４が形成されたレジスト膜２３をシリコン窒化膜２１上に形成する。図４を参照して、レジスト膜２３をマスクとしてシリコン窒化膜２１をエッチングする。これにより、開口２４によってレジスト膜２３から露出するシリコン窒化膜２１を除去する。その後、レジスト膜２３を除去する。
【００３１】
図５を参照して、シリコン窒化膜２１をマスクとして、トンネル酸化膜３を形成するためのシリコン酸化膜およびシリコン基板１を順次エッチングする。これにより、シリコン基板１に、主表面１ａでの開口幅が２００ｎｍ程度、主表面１ａからの深さが３００ｎｍ程度のトレンチ２ｍおよび２ｎを形成する。
【００３２】
図６を参照して、トレンチ２ｍおよび２ｎの内壁に対して熱酸化法による熱酸化工程を行なう。この熱酸化工程によって、トレンチ２ｍおよび２ｎを規定するシリコン基板１の表面１ｂおよび１ｃに内壁酸化膜２６を形成する。なお、この熱酸化工程は、本発明において必須の工程ではなく、場合によって省略しても構わない。
【００３３】
図７を参照して、分離酸化膜６ｍおよび６ｎを形成するために、プラズマＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）法を用いて、トレンチ２ｍおよび２ｎを充填し、シリコン窒化膜２１の頂面を覆うようにＣＶＤ酸化膜を堆積する。このとき、ＣＶＤ酸化膜の厚みを６００ｎｍ程度とする。
【００３４】
図８を参照して、化学的機械研磨法（ＣＭＰ；ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ）により、シリコン窒化膜２１の頂面が少なくとも露出するまで図７に示す工程で堆積したＣＶＤ酸化膜を研磨する。これにより、トレンチ２ｍおよび２ｎを充填し、シリコン窒化膜２１の頂面と同一平面上に形成された頂面６ａを有する分離酸化膜６ｍおよび６ｎを形成する。本実施の形態では、このときのシリコン窒化膜２１の厚みを２００ｎｍ程度とする。
【００３５】
図１０は、図９中の半導体装置を上方から見た様子を示す平面図である。図９および図１０を参照して、主表面１ａと表面１ｂとが交差するシリコン基板１の部分２８にシリコン（Ｓｉ）をイオン注入する。図１０から分かるように、フラッシュメモリのメモリセルは、それぞれ一方向に延在する、活性領域上に形成されたシリコン窒化膜２１と、分離領域を構成する分離酸化膜６ｐ、６ｍおよび６ｎとが、交互に配置された単純パターン形状を有する。このため、トレンチ２ｍおよび２ｎの深さ方向（矢印３１に示す方向）に対して傾きを有する２方向（矢印２９および３０に示す方向）にシリコンを打ち込めば、シリコン基板１の部分２８にシリコンを注入することができる。
【００３６】
シリコンを注入する条件として、注入エネルギを２６０ｋｅＶから２８０ｋｅＶとし、ドーズ量を１×１０１４／ｃｍ２から１×１０１６／ｃｍ２とする。これにより、シリコン窒化膜２１の端部２１ｐおよび２１ｑを中心として、半径３００ｎｍにシリコンが注入されるため、シリコン基板１へのシリコンの注入は、部分２８にのみ行なわれる。
【００３７】
また、本実施の形態では、シリコンのイオン注入が分離酸化膜６ｍおよび６ｎ越しに行われている。このため、トレンチ２ｍおよび２ｎの底面または側面に向けて打ち込まれたシリコン、たとえば、図９中の矢印２９ａに沿って進むシリコンがシリコン基板１の表面に到達しにくくなる。これにより、シリコンをシリコン基板１の部分２８にのみ注入する際に、注入エネルギや注入時の角度等の条件を選択しやすくなる。
【００３８】
シリコンが注入される前のシリコン基板１は、（１００）面の結晶面方位を有する結晶質シリコンから形成されている。このとき、結晶質シリコンを構成するシリコン原子同士は、いわゆる「結合の手」によって手をつないだ状態にある。しかし、シリコン基板１の部分２８にシリコンが注入されることによって、部分２８では、その「結合の手」が切断される。これによって、部分２８を形成する結晶質シリコンがアモルファス化される。
【００３９】
また、シリコンが酸化される反応機構は、
１、酸化剤（酸素または水）が、ガス中から反応物の表面に運ばれる工程
２、酸化剤が、既に形成された酸化物中を主として拡散し、通り抜ける工程
３、酸化剤が、シリコン表面で酸化反応を起こす工程
とから構成される。
【００４０】
「結合の手」が切断されたアモルファスシリコンでは、上述の「２」に示す工程において、酸化剤が通り抜けやすく、Ｓｉ−Ｏ結合が形成されやすい。このため、アモルファス化されたシリコン基板１の部分２８は、他の部分に比べて酸化されやすい状態にある。
【００４１】
図１１を参照して、ＣＶＤ酸化膜の研磨によって露出したシリコン窒化膜２１を熱リン酸などによって選択的に除去する。これにより、シリコン基板１の主表面１ａ上に位置する分離酸化膜６ｍおよび６ｎの間には、凹部８が形成される。
【００４２】
図１２を参照して、７００℃から１０００℃の温度で熱処理を加える。この際、シリコン基板１の部分２８は、他の部分に比べて酸化されやすいため、トンネル酸化膜３の両端部５において酸化が促進される。これにより、トンネル酸化膜３の両端部５は、バーズビーク形状に形成され、この結果、トンネル酸化膜３は、中間部４に比べて両端部５の方が厚みが大きくなるように形成される。一方、シリコン基板１には、アモルファスシリコンからなる部分が両端部５に接触して残存し、そのシリコン基板１の部分には、結晶面方位がランダムなコーナー部１２が形成される。
【００４３】
図１３を参照して、フローティングゲート７を形成するために、凹部８を充填し、分離酸化膜６ｍおよび６ｎを覆うようにポリシリコン膜を堆積する。
【００４４】
図１４を参照して、図１３に示す工程で堆積したポリシリコン膜上に、分離酸化膜６ｍおよび６ｎの上方に開口３５を有するレジスト膜３４を形成する。図１５を参照して、レジスト膜３４をマスクとしてポリシリコン膜をエッチングし、所定形状を有するフローティングゲート７を形成する。素子分離膜６ｍおよび６ｎの頂面６ａ上には、フローティングゲート７によって側壁が規定される凹部１３ｍおよび１３ｎが形成される。その後、レジスト膜３４を除去する。
【００４５】
図１６を参照して、凹部１３ｍおよび１３ｎ、ならびにフローティングゲート７を覆うようにＯＮＯ膜９を形成する。図１を参照して、ＯＮＯ膜９を覆うようにポリシリコン膜を堆積することによって、コントロールゲート１０を形成する。コントロールゲート１０上にＷＳｉ膜を堆積することによって、金属配線１１を形成する。以上の工程をもって、図１に示す半導体装置が完成する。
【００４６】
なお、図９に示す工程におけるシリコンの注入エネルギや注入時の角度、図１２に示す工程における熱処理の温度は、シリコン窒化膜２１の厚み、トレンチ２ｍおよび２ｎの主表面１ａでの開口幅などの諸条件によって適宜変更される。
【００４７】
この発明の実施の形態１に従った半導体装置の製造方法は、シリコン基板１の主表面１ａ上に下敷酸化膜としてのシリコン酸化膜（トンネル酸化膜３を形成するためのシリコン酸化膜）を形成する工程と、間隔を隔てた位置においてシリコン酸化膜をそれぞれ露出させるマスク膜としてのシリコン窒化膜２１を、シリコン酸化膜上に形成する工程と、シリコン窒化膜２１をマスクとしてシリコン酸化膜およびシリコン基板１を順次エッチングすることによって、主表面１ａから所定の深さを有する第１および第２のトレンチとしてのトレンチ２ｍおよび２ｎをシリコン基板１に形成する工程と、トレンチ２ｍおよび２ｎの深さ方向（矢印３１に示す方向）に対して傾きを有する方向（矢印２９および３０に示す方向）からシリコン基板１にシリコンを打ち込むことによって、トレンチ２ｍおよび２ｎと主表面１ａとが連なるシリコン基板１の表面にシリコンを注入する工程と、シリコンを注入した後、シリコン基板１を加熱する工程とを備える。
【００４８】
半導体装置の製造方法は、シリコンを注入する工程の前に、トレンチ２ｍおよび２ｎに第１および第２の分離絶縁膜としての分離酸化膜６ｍおよび６ｎを形成する工程をさらに備える。シリコンを注入する工程は、トレンチ２ｍおよび２ｎに分離酸化膜６ｍおよび６ｎが形成された状態でシリコンを注入する工程を含む。
【００４９】
なお、本実施の形態では、図１１に示すシリコン窒化膜２１を除去する工程の後、図１２に示す熱処理工程を実施したが、図１１に示すシリコン窒化膜２１を除去する工程の前に図１２に示す熱処理工程を実施しても構わない。
【００５０】
このように構成された半導体装置およびその製造方法によれば、トンネル酸化膜３は両端部５において厚みが大きく形成される。このため、図１１に示す工程においてシリコン窒化膜２１を除去した結果、活性領域の両端が落ち込み形状に形成された場合であっても、両端部５におけるトンネル酸化膜３の薄膜化（ｔｈｉｎｎｉｎｇ）を抑制することができる。これにより、トンネル酸化膜３の両端部５で電界集中が発生することを防止することができる。
【００５１】
この結果、図１に示す半導体装置を通常のトランジスタに用いた場合には、ゲート絶縁膜の信頼性を向上させるとともに、逆ナローチャネル効果を抑制することができる。また、図１に示す半導体装置をＮＯＲ型フラッシュメモリセルに用いた場合には、しきい値電圧（Ｖｔｈ）分布を狭帯化するとともに、トンネル酸化膜の信頼性を向上させることができる。
【００５２】
また、図９に示す工程では、シリコン基板１の部分２８にのみシリコンが注入されている。このため、図１２に示す工程の後のシリコン基板１において、アモルファスシリコンからなる部分は相対的に主表面１ａに近い側に残存するのみである。これにより、アモルファス化された部分に起因してシリコン基板１に起こるリーク電流、たとえば、図１の紙面の直角方向に並ぶ選択セルから非選択セルに向けてリーク電流が流れることを抑制できる。
【００５３】
また、本実施の形態では、図１２に示す工程の後のシリコン基板１において、アモルファスシリコンからなる部分は、トンネル酸化膜３の両端部５に接触するコーナー部１２のみである。このため、アモルファス化された部分に起因してシリコン基板１に起こるリーク電流をさらに抑制することができる。
【００５４】
なお、シリコンを注入する工程は、第１および第２のトレンチと主表面とが連なるシリコン基板の表面に、０を超え１０ｎｍ以下の深さでシリコンを注入する工程を含むことが好ましい。このような深さでシリコンを注入することによって、シリコンが注入された部分が、後に続く熱処理工程において酸化されず、過剰に残存することを防止できる。
【００５５】
（実施の形態２）
この発明の実施の形態２における半導体装置の製造方法は、実施の形態１における半導体装置の製造方法と基本的には同様の製造工程を備えるが、図１２に示す工程のみが異なる。以下において、重複する製造工程の説明は省略する。
【００５６】
図１２を参照して、シリコン基板１においてアモルファス化された部分２８が完全に酸化されるまで熱処理を行なう。この場合、シリコン基板１には、結晶面方位がランダムとなるコーナー部１２は残存しない。
【００５７】
この発明の実施の形態２に従った半導体装置の製造方法では、シリコン基板１を加熱する工程は、少なくともシリコンが注入されたシリコン基板１の部分２８が完全に酸化されるまで、シリコン基板１を加熱する工程を含む。
【００５８】
このように構成された半導体装置の製造方法によれば、実施の形態１に記載の効果と同様の効果を奏することができる。加えて、図１２に示す工程の後のシリコン基板１において、アモルファスシリコンからなる部分は残存しない。このため、アモルファス化された部分に起因してシリコン基板１に起こるリーク電流を、実施の形態１における場合よりもさらに抑制することができる。
【００５９】
（実施の形態３）
この発明の実施の形態３における半導体装置の製造方法は、実施の形態１における半導体装置の製造方法と基本的には同様の製造工程を備える。以下において、重複する製造工程の説明は省略する。
【００６０】
図１７から図２０は、この発明の実施の形態３における半導体装置の製造方法の工程を示す断面図である。
【００６１】
図１７を参照して、まず、所定の結晶面方位を有するシリコン基板１を準備する。トンネル酸化膜３を形成するために、シリコン基板１の主表面１ａ上にシリコン酸化膜を厚み２０ｎｍ程度で形成する。続いて、トンネル酸化膜３を形成するためのシリコン酸化膜上に、ポリシリコン膜４０を厚み２０ｎｍ程度で形成する。さらに、ポリシリコン膜４０上にシリコン窒化膜２１を厚み１２０ｎｍ程度で形成する。続いて、実施の形態１における図３から図９に示す工程を実施し、さらに図１８に示す工程を実施する。
【００６２】
図１８を参照して、ＣＶＤ酸化膜の研磨によって露出したシリコン窒化膜２１を熱リン酸などによって選択的に除去する。この際、ポリシリコン膜４０を主表面１ａ上に残存させる。なお、この工程において、トンネル酸化膜３はポリシリコン膜４０によって覆われているため、トンネル酸化膜３を保護することができる。
【００６３】
図１９を参照して、７００℃から１０００℃の温度で熱処理を加える。この際、シリコン基板１の部分２８に加えて、ポリシリコン膜４０がトンネル酸化膜３の頂面３ａに接触する両端部においても酸化が促進される。これにより、シリコン基板１の部分２８が酸化されることによって、トンネル酸化膜３にバーズビーク部５ｚが形成され、ポリシリコン膜４０が頂面３ａに接触する両端部が酸化されることによって、トンネル酸化膜３にバーズビーク部５ｙが形成される。
【００６４】
続いて、実施の形態１における図１３から図１６および図１に示す工程を実施する。以上の工程をもって、図２０に示す半導体装置が完成する。
【００６５】
この発明の実施の形態３に従った半導体装置の製造方法は、シリコン窒化膜２１を形成する工程の前に、シリコン酸化膜（トンネル酸化膜３を形成するためのシリコン酸化膜）上にシリコン膜としてのポリシリコン膜４０を形成する工程をさらに備える。
【００６６】
このように構成された半導体装置の製造方法によれば、ポリシリコン膜４０が酸化されてバーズビーク部５ｙが形成されたために、トンネル酸化膜３は両端部５においてさらに厚く形成される。このため、実施の形態１に記載の効果に加えて、両端部５におけるトンネル酸化膜３の薄膜化をさらに抑制することができる。
【００６７】
なお、このようにトンネル酸化膜３を形成するためのシリコン酸化膜上にポリシリコン膜４０を形成し、そのポリシリコン膜４０によってトンネル酸化膜３の頂面３ａ側で酸化を促進する製造方法を、実施の形態２における半導体装置の製造方法に適用しても構わない。
【００６８】
続いて、ポリシリコン膜４０が酸化されることによって形成されるバーズビーク部５ｙの大きさと、ポリシリコン膜４０の厚みとの関係について説明すると、一般的に、厚みを大きくしてポリシリコン膜４０を形成すれば、バーズビーク部５ｙを大きく形成することができる。この結果、両端部５におけるトンネル酸化膜３の厚みも大きくすることができる。
【００６９】
このポリシリコン膜４０の厚みとトンネル酸化膜３の両端部５の厚みとの関係を確認するために、以下に説明する実験を行なった。図２１から図２３は、この実験において、トンネル酸化膜を形成する工程を示す断面図である。
【００７０】
図２１を参照して、シリコン基板５１上に、シリコン酸窒化膜（ＳｉＯＮ）からなるトンネル酸化膜５３、図１７中のポリシリコン膜４０としてのアモルファスシリコン膜５６、およびシリコン窒化膜５７を順次形成した。この際、アモルファスシリコン膜５６を３０ｎｍおよび７０ｎｍの２種類の厚みで形成した。所定のパターン形状を有する図示しないレジスト膜をシリコン窒化膜５７上に形成した。そのレジスト膜をマスクとしてエッチングを行なうことによって、トンネル酸化膜５３、アモルファスシリコン膜５６およびシリコン窒化膜５７を図中に示す形状に形成した。
【００７１】
図２２を参照して、図２１に示す工程によって得られた構造物に対して熱酸化工程を行なった。これにより、シリコン基板５１上には、ＬＯＣＯＳ分離法による分離酸化膜５８がトンネル酸化膜５３に連なって形成された。分離酸化膜５８とトンネル酸化膜５３とが連なる部分には、バーズビーク部６０が形成された。図２３を参照して、シリコン窒化膜５７およびアモルファスシリコン膜５６を順次除去した。
【００７２】
図２４および図２５は、図２１から図２３に示す工程によって形成されたトンネル酸化膜の形状を示す断面図である。図２４および図２５を参照して、図に示すバーズビーク部６０は、それぞれ図２１中に示すアモルファスシリコン膜５６の厚みを３０ｎｍおよび７０ｎｍとした場合に得られたものである。なお、トンネル酸化膜５３および分離酸化膜５８上には、図２３に示す工程の後に設けたアモルファスシリコン膜６１が形成されている。
【００７３】
バーズビーク部６０のくちばし形状をなす角度を比較した場合、図２４中に示すバーズビーク部６０よりも図２５中に示すバーズビーク部６０の方が角度が大きくなることが分かった。このことから、トンネル酸化膜上に形成するポリシリコン膜の厚みを大きくすることによって、トンネル酸化膜の両端部の厚みを大きくできることを確認できた。
【００７４】
（実施の形態４）
この発明の実施の形態４における半導体装置の製造方法は、実施の形態１における半導体装置の製造方法と基本的には同様の製造工程を備える。以下において、重複する製造工程の説明は省略する。
【００７５】
図２６および図２７は、この発明の実施の形態４における半導体装置の製造方法の工程を示す断面図である。まず、実施の形態１における図２から図５に示す工程を実施し、次に図２６および図２７に示す工程を実施する。
【００７６】
図２６を参照して、主表面１ａと表面１ｂとが交差するシリコン基板１の部分６８にシリコンをイオン注入する。本実施の形態では、シリコン基板１の部分６８にのみシリコンを注入するために、シリコン窒化膜２１をシリコンの進行を遮る遮蔽体として利用する。
【００７７】
具体的には、トレンチ２ｍおよび２ｎの深さ方向（矢印３１に示す方向）に対して傾きを有する２方向（矢印６５および６６に示す方向）からシリコン基板１に向けてシリコンを打ち込む。矢印６５および６６に示す方向は、シリコン窒化膜２１が遮蔽体となって、シリコンがトレンチ２ｍおよび２ｎの内部にまで到達しないように設定される。この場合、シリコン窒化膜２１の端部２１ｐおよび２１ｑをかすめて進むシリコンが、シリコン基板１の部分６８に向けて打ち込まれることとなる。
【００７８】
シリコンを注入する条件として、注入エネルギを２６０ｋｅＶから２８０ｋｅＶとし、ドーズ量を１×１０１４／ｃｍ２から１×１０１６／ｃｍ２とする。矢印６５および６６に示す方向とシリコン基板１の主表面１ａとがなす角度αは、主表面１ａでのトレンチ２ｍおよび２ｎの開口幅が２００ｎｍ程度、シリコン窒化膜２１の厚みが２００ｎｍ程度である図５に示す場合において、４５°よりもやや大きい角度であり、たとえば５０°程度である。
【００７９】
図２７を参照して、トレンチ２ｍおよび２ｎの内壁に対して熱酸化法による熱酸化工程を行なう。この実施の形態で特に注意が必要となる点は、アモルファスシリコンからなるシリコン基板１の部分６８が熱酸化工程によって消滅しないように、熱酸化の条件を設定することである。また、熱酸化工程を行わずに、続く工程を実施しても構わない。続いて、実施の形態１における図７および図８、図１１から図１６、ならびに図１に示す工程を実施する。
【００８０】
このように構成された半導体装置の製造方法によれば、シリコンを分離酸化膜６ｍおよび６ｎ越しに注入することによる効果を除いて、実施の形態１に記載の効果と同様の効果を奏することができる。
【００８１】
なお、このように分離酸化膜６ｍおよび６ｎを形成する前にシリコンを注入する製造方法を、実施の形態２および３における半導体装置の製造方法に適用しても構わない。
【００８２】
（実施の形態５）
図２８は、この発明の実施の形態５における半導体装置を示す断面図である。図２８に示す半導体装置は、不揮発性半導体記憶装置であるフラッシュメモリのメモリセルを構成しており、装置には、ＬＯＣＯＳ法による素子分離構造が採用されている。以下において、実施の形態１における半導体装置と重複する構造の説明については省略する。
【００８３】
図２８を参照して、シリコン基板７１の主表面７１ａには、紙面に対して直角方向に延在する第１および第２のトレンチとしての凹部７２ｍおよび７２ｎが所定の間隔を隔てて形成されている。凹部７２ｍおよび７２ｎは、主表面１ａから所定の深さで形成されている。凹部７２ｍおよび７２ｎの各々は、互いに平行に延びている。
【００８４】
このような形状を有する凹部７２ｍおよび７２ｎは、シリコン基板７１の表面７１ｂおよび７１ｃによって規定されている。第１の表面としての表面７１ｃは、凹部７２ｍおよび７２ｎの底面を規定している。第２の表面としての表面７１ｂは、凹部７２ｍおよび７２ｎの側面を規定し、主表面７１ａと表面７１ｃとの間で延びている。表面７１ｂが主表面７１ａと交差するコーナー部８２は、丸みがついた形状に大きく面取りされている。
【００８５】
シリコン基板７１は、コーナー部８２において結晶面方位がランダムに形成されている。一方、コーナー部８２を除くシリコン基板１の表面１ｂは、（１００）面の結晶面方位を有している。
【００８６】
凹部７２ｍおよび７２ｎの内部には、シリコン酸化膜からなるフィールド酸化膜７６ｍおよび７６ｎが形成されている。フィールド酸化膜７６ｍおよび７６ｎは、凹部７２ｍおよび７２ｎを充填し、さらにシリコン基板７１の主表面７１ａから上方に向けて延びている。この結果、フィールド酸化膜７６ｍおよび７６ｎが有する頂面７６ａは、シリコン基板７１の主表面７１ａよりも高い位置に形成されている。
【００８７】
フィールド酸化膜７６ｍおよび７６ｎの間に位置するシリコン基板７１の主表面７１ａ上には、シリコン酸化膜からなるトンネル酸化膜７３が形成されている。トンネル酸化膜７３は、トンネル酸化膜７３の両端に位置し、それぞれフィールド酸化膜７６ｍおよび７６ｎに連なる両端部７５と、両端部７５の間に位置する中間部７４とを有する。丸みがついた形状に面取りされたシリコン基板７１のコーナー部８２に沿ってシリコン酸化膜が形成されることによって、トンネル酸化膜７３の厚みは、中間部７４よりも両端部７５の方で大きくなっている。
【００８８】
シリコン基板７１の主表面７１ａ上では、フィールド酸化膜７６ｍおよび７６ｎの側壁によって凹部７８が規定されている。その凹部７８を充填し、さらにフィールド酸化膜７６ｍおよび７６ｎの頂面７６ａの一部を覆うようにフローティングゲート７が形成されている。
【００８９】
図２９から図３３は、図２８に示す半導体装置の製造方法の工程を示す断面図である。これらの図に適当な図を加えて用い、図２８に示す半導体装置の製造方法について説明する。まず、実施の形態１における図２から図４に示す工程を実施し、続いて、図２９から図３３に示す工程を実施する。
【００９０】
図２９を参照して、シリコン窒化膜２１をマスクとして、トンネル酸化膜７３を形成するためのシリコン酸化膜およびシリコン基板７１を順次エッチングする。これにより、シリコン基板１に凹部７２ｍおよび７２ｎを形成する（リセスＬＯＣＯＳ法）。
【００９１】
図３０を参照して、熱酸化工程を行なうことによって、シリコン窒化膜２１から露出したシリコン基板７１の主表面７１ａを選択的に酸化させる。これにより、凹部７２ｍおよび７２ｎにフィールド酸化膜７６ｍおよび７６ｎを形成する。
【００９２】
図３１を参照して、主表面７１ａと表面７１ｂとが交差するシリコン基板７１の部分８４にシリコンをイオン注入する。この際、凹部７２ｍおよび７２ｎの深さ方向（矢印８５に示す方向）に対して傾きを有する２方向（矢印８６および８７に示す方向）にシリコンを打ち込むことによって、シリコン基板７１の部分８４にのみシリコンを注入する。
【００９３】
図３２を参照して、シリコン窒化膜２１を熱リン酸などによって選択的に除去する。これにより、シリコン基板７１の主表面７１ａ上に位置するフィールド酸化膜７６ｍおよび７６ｎの間には、凹部７８が形成される。
【００９４】
図３３を参照して、７００℃から１０００℃の温度で熱処理を加える。この際、シリコン基板７１の部分８４は、他の部分に比べて酸化されやすいため、トンネル酸化膜７３の両端部７５において酸化が促進される。このため、トンネル酸化膜７３の両端部７５は、バーズビーク形状に形成され、この結果、トンネル酸化膜７３は、中間部７４に比べて両端部７５の方が厚みが大きくなるように形成される。一方、シリコン基板７１には、アモルファスシリコンからなる部分が両端部７５に接触して残存し、そのシリコン基板７１の部分には、結晶面方位がランダムなコーナー部８２が形成される。
【００９５】
この後、実施の形態１における図１３から図１６および図１に示す工程を実施することによって、図２８に示す半導体装置が完成する。
【００９６】
このように構成された半導体装置によれば、ＬＯＣＯＳ法による素子分離構造を備える半導体装置においても、実施の形態１に記載の効果と同様の効果を奏することができる。
【００９７】
（実施の形態６）
この発明の実施の形態６における半導体装置の製造方法は、実施の形態５における半導体装置の製造方法と基本的には同様の製造工程を備えるが、図３３に示す工程のみが異なる。以下において、重複する製造工程の説明は省略する。
【００９８】
図３３を参照して、シリコン基板７１においてアモルファス化された部分８４が完全に酸化されるまで熱処理を行なう。この場合、シリコン基板７１には、結晶面方位がランダムとなるコーナー部８２は残存しない。
【００９９】
このように構成された半導体装置によれば、ＬＯＣＯＳ法による素子分離構造を備える半導体装置においても、実施の形態２に記載の効果と同様の効果を奏することができる。
【０１００】
（実施の形態７）
この発明の実施の形態７における半導体装置の製造方法は、実施の形態５における半導体装置の製造方法と基本的には同様の製造工程を備える。以下において、重複する製造工程の説明は省略する。
【０１０１】
図３４から図３６は、この発明の実施の形態７における半導体装置の製造方法の工程を示す断面図である。実施の形態７では、実施の形態５において実施した図２に示す工程にかえて、実施の形態３における図１７に示す工程を実施する。さらに、実施の形態５における図３２および図３３に示す工程にかえて、図３４および図３５に示す工程を実施する。
【０１０２】
図３４を参照して、シリコン窒化膜２１を熱リン酸などによって選択的に除去する。この際、ポリシリコン膜４０を主表面７１ａ上に残存させる。なお、この工程において、トンネル酸化膜７３はポリシリコン膜４０によって覆われているため、トンネル酸化膜７３を保護することができる。
【０１０３】
図３５を参照して、７００℃から１０００℃の温度で熱処理を加える。この際、シリコン基板７１の部分８４に加えて、ポリシリコン膜４０がトンネル酸化膜７３の頂面７３ａに接触する両端部においても酸化が促進される。これにより、シリコン基板７１の部分８４が酸化されることによって、トンネル酸化膜７３にバーズビーク部７５ｚが形成され、ポリシリコン膜４０が頂面７３ａに接触する両端部が酸化されることによって、トンネル酸化膜７３にバーズビーク部７５ｙが形成される。
【０１０４】
この後、実施の形態１における図１３から図１６および図１に示す工程を実施することによって、図３６に示す半導体装置が完成する。
【０１０５】
このように構成された半導体装置の製造方法によれば、ＬＯＣＯＳ法による素子分離構造を備える半導体装置においても、実施の形態３に記載の効果と同様の効果を奏することができる。なお、トンネル酸化膜３上にポリシリコン膜４０を形成する製造方法を、実施の形態６における半導体装置の製造方法に適用しても構わない。
【０１０６】
（実施の形態８）
この発明の実施の形態８における半導体装置の製造方法では、実施の形態５において、主表面７１ａと表面７１ｂとが交差するシリコン基板７１の部分にシリコンをイオン注入する工程を、図２９に示す工程のすぐ後に実施する。この際、シリコン窒化膜２１をシリコンの進行を遮る遮蔽体として利用する。
【０１０７】
このように構成された半導体装置によれば、ＬＯＣＯＳ法による素子分離構造を備える半導体装置においても、実施の形態４に記載の効果と同様の効果を奏することができる。なお、分離酸化膜７６ｍおよび７６ｎを形成する前にシリコンを注入する製造方法を、実施の形態６および７における半導体装置の製造方法に適用しても構わない。
【０１０８】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１０９】
【発明の効果】
以上説明したように、この発明に従えば、ゲート絶縁膜の両端部で電界集中が発生することを防止し、高い信頼性を有する半導体装置およびその製造方法を提供することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１における半導体装置を示す断面図である。
【図２】図１に示す半導体装置の製造方法の第１工程を示す断面図である。
【図３】図１に示す半導体装置の製造方法の第２工程を示す断面図である。
【図４】図１に示す半導体装置の製造方法の第３工程を示す断面図である。
【図５】図１に示す半導体装置の製造方法の第４工程を示す断面図である。
【図６】図１に示す半導体装置の製造方法の第５工程を示す断面図である。
【図７】図１に示す半導体装置の製造方法の第６工程を示す断面図である。
【図８】図１に示す半導体装置の製造方法の第７工程を示す断面図である。
【図９】図１に示す半導体装置の製造方法の第８工程を示す断面図である。
【図１０】図９中の半導体装置を上方から見た様子を示す平面図である。
【図１１】図１に示す半導体装置の製造方法の第９工程を示す断面図である。
【図１２】図１に示す半導体装置の製造方法の第１０工程を示す断面図である。
【図１３】図１に示す半導体装置の製造方法の第１１工程を示す断面図である。
【図１４】図１に示す半導体装置の製造方法の第１２工程を示す断面図である。
【図１５】図１に示す半導体装置の製造方法の第１３工程を示す断面図である。
【図１６】図１に示す半導体装置の製造方法の第１４工程を示す断面図である。
【図１７】この発明の実施の形態３における半導体装置の製造方法の工程を示す断面図である。
【図１８】同実施の形態における半導体装置の製造方法の別の工程を示す断面図である。
【図１９】同実施の形態における半導体装置の製造方法のさらに別の工程を示す断面図である。
【図２０】同実施の形態における半導体装置の製造方法のさらに別の工程を示す断面図である。
【図２１】この実験において、トンネル酸化膜を形成する第１工程を示す断面図である。
【図２２】この実験において、トンネル酸化膜を形成する第２工程を示す断面図である。
【図２３】この実験において、トンネル酸化膜を形成する第３工程を示す断面図である。
【図２４】図２１から図２３に示す工程によって形成されたトンネル酸化膜の形状を示す断面図である。
【図２５】図２１から図２３に示す工程によって形成されたトンネル酸化膜の形状を示す別の断面図である。
【図２６】この発明の実施の形態４における半導体装置の製造方法の工程を示す断面図である。
【図２７】同実施の形態における半導体装置の製造方法の別の工程を示す断面図である。
【図２８】この発明の実施の形態５における半導体装置を示す断面図である。
【図２９】図２８に示す半導体装置の製造方法の工程を示す断面図である。
【図３０】図２８に示す半導体装置の製造方法の別の工程を示す断面図である。
【図３１】図２８に示す半導体装置の製造方法のさらに別の工程を示す断面図である。
【図３２】図２８に示す半導体装置の製造方法のさらに別の工程を示す断面図である。
【図３３】図２８に示す半導体装置の製造方法のさらに別の工程を示す断面図である。
【図３４】この発明の実施の形態７における半導体装置の製造方法の工程を示す断面図である。
【図３５】同実施の形態における半導体装置の製造方法の別の工程を示す断面図である。
【図３６】同実施の形態における半導体装置の製造方法のさらに別の工程を示す断面図である。
【符号の説明】
１，７１  シリコン基板、１ａ，７１ａ  主表面、１ｂ，１ｃ，７１ｂ，７１ｃ  表面、２ｍ，２ｎ，７２ｍ，７２ｎ  トレンチ、３，７３  トンネル酸化膜、４，７４  中間部、５，７５  両端部、６ｍ，６ｎ，７６ｍ，７６ｎ  分離酸化膜、１２，８２  コーナー部、２１  シリコン窒化膜、２８，６８  部分、４０  シリコン膜。
【図１】
2005032811.tif 000003
【図２】
2005032811.tif 000004
【図３】
2005032811.tif 000005
【図４】
2005032811.tif 000006
【図５】
2005032811.tif 000007
【図６】
2005032811.tif 000008
【図７】
2005032811.tif 000009
【図８】
2005032811.tif 000010
【図９】
2005032811.tif 000011
【図１０】
2005032811.tif 000012
【図１１】
2005032811.tif 000013
【図１２】
2005032811.tif 000014
【図１３】
2005032811.tif 000015
【図１４】
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【図１５】
2005032811.tif 000017
【図１６】
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【図１７】
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【図１８】
2005032811.tif 000020
【図１９】
2005032811.tif 000021
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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