(57)【要約】【課題】ゲート酸化膜の膜厚が異なる２つのＭＯＳ型トランジスタを同一の半導体基板上に少なくとも有する半導体装置の製造方法を提供することを課題とする。【解決手段】薄いゲート酸化膜を有するトランジスタと及び厚いゲート酸化膜を有するトランジスタを同一の半導体基板上に形成するに際して、ＬＤＤ領域又はソース／ドレイン領域形成時に、厚いゲート酸化膜を有するトランジスタを形成する領域のゲート電極にフッ素又はその化合物をイオン注入し、注入後に熱処理することにより第２の酸化膜の膜厚を増加させることで、薄いゲート酸化膜を有するトランジスタ及び厚いゲート酸化膜を有するトランジスタを形成すること特徴とする半導体装置の製造方法。【選択図】  図４
2005032864.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された酸化膜とその上の導電膜とをパターニングすることで、薄いゲート酸化膜を有するトランジスタ形成用の第１の酸化膜と第１のゲート電極、及び厚いゲート酸化膜を有するトランジスタ形成用の第２の酸化膜と第２のゲート電極をこの順で形成する工程と、
第１及び第２のゲート電極をマスクとして、同時又は別々に半導体基板にイオン注入することで薄いゲート酸化膜を有するトランジスタ形成用及び厚いゲート酸化膜を有するトランジスタ形成用のＬＤＤ領域を形成する工程と、
第１及び第２のゲート電極の側壁にサイドウォールスペーサーを形成する工程と、
第１及び第２のゲート電極とサイドウォールスペーサーとをマスクとして、同時又は別々に半導体基板にイオン注入することで薄いゲート酸化膜を有するトランジスタ形成用及び厚いゲート酸化膜を有するトランジスタ形成用のソース／ドレイン領域を形成する工程を少なくともこの順で有し、
ＬＤＤ領域又はソース／ドレイン領域形成時に、厚いゲート酸化膜を有するトランジスタを形成する領域のゲート電極にフッ素又はその化合物をイオン注入し、注入後に熱処理することにより第２の酸化膜の膜厚を増加させることで、薄いゲート酸化膜を有するトランジスタ及び厚いゲート酸化膜を有するトランジスタを形成すること特徴とする半導体装置の製造方法。
【請求項２】
前記薄いゲート酸化膜と厚いゲート酸化膜が、１回の形成でかつ剥離せずに形成された酸化膜から形成される請求項１に記載の半導体装置の製造方法。
【請求項３】
前記薄いゲート酸化膜を有するトランジスタと厚いゲート酸化膜を有するトランジスタが、それぞれ、ＮチャンネルトランジスタとＰチャンネルトランジスタの両方を含む請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
厚いゲート酸化膜を有するトランジスタが、Ｐチャンネルトランジスタであり、Ｐチャンネルトランジスタ形成時のフッ素化合物のイオン注入が、ＢＦ２＋のイオン注入である請求項１に記載の半導体装置の製造方法。
【請求項５】
熱処理が、サイドウォールスペーサー又はソース／ドレイン領域の形成時の熱処理である請求項１〜４のいずれか１つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関する。更に詳しくは、本発明は、ゲート酸化膜の膜厚が異なる２つのＭＯＳ型トランジスタを同一の半導体基板上に少なくとも有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
現在、大規模集積回路（ＬＳＩ）中のトランジスタの主流は、集積度で優れているＭＯＳＦＥＴ（Ｍｅｔａｌ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ）である。このようなＬＳＩにおいて、同一半導体チップに複数のメモリ及びロジック回路を形成し、１チップで複数の機能を発揮させるように構成したＳＯＣ（Ｓｙｓｔｅｍ  ｏｎ  ｃｈｉｐ）というロジック系デバイスが一般的に用いられている。
【０００３】
ロジック系デバイスにおいて、中核となるトランジスタのゲート酸化膜の膜厚と周辺回路として使われるトランジスタのゲート酸化膜の膜厚は異なっている。これらのゲート酸化膜の異なるトランジスタを同一基板上に形成する方法として、一般的には酸化工程を二段階行う方法がある。
【０００４】
また、ＭＯＳＦＥＴのチャネル長の微細化に伴って、ｎチャネルＭＯＳトランジスタ中のホットキャリアによるしきい値電圧の経時変化やｐチャネルＭＯＳトランジスタ中の相互コンダクタンスの劣化を防ぐためにＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄ  Ｄｒａｉｎ）領域を有する構造が一般的に採用されており、このＬＤＤ領域はｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタで選択的に形成されている。
【０００５】
従来、同一基板上にゲート酸化膜厚の異なるｎチャネル及びｐチャネルのトランジスタに選択的にＬＤＤ領域を形成する方法として、二段階の酸化工程を経てゲート電極形成後にフォトレジストにより選択的に形成する方法が知られている。以下、この方法を図１（ａ）〜図２（ｉ）を用いて説明する。
【０００６】
図１（ａ）〜図２（ｉ）は、半導体装置の製造方法を示す工程断面図である。シリコン基板１全体に厚膜ゲート酸化膜１１を形成した後（図１（ａ））、選択的に所定の領域のみをフォトレジストからなるマスク２１で覆い、フッ酸系溶液で所定以外の領域をエッチングする（図１（ｂ））。図１（ａ）中、２は素子分離領域、３はＰウェル、４はＮウェル、Ａ１は薄膜厚のゲート酸化膜を有するｎチャネルＭＯＳ形成領域（以下、薄膜ＮＭＯＳと表現する）、Ａ２は薄膜厚のゲート酸化膜を有するｐチャネルＭＯＳ形成領域（以下、薄膜ＰＭＯＳと表現する）、Ｂ１は厚膜厚のゲート酸化膜を有するｎチャネルＭＯＳ形成領域（以下、厚膜ＮＭＯＳと表現する）、Ｂ２は厚い膜厚のゲート酸化膜を有するｐチャネルＭＯＳ形成領域（以下、厚膜ＰＭＯＳと表現する）、Ａは薄膜ＭＯＳ形成領域、Ｂは厚膜ＭＯＳ形成領域を意味する。
【０００７】
マスク２１を除去後、薄膜ゲート酸化膜１２形成のための熱処理を再度行う（図１（ｃ））。ゲート電極５形成後（図１（ｄ））に、フォトレジストからなるマスク（２２〜２５）を用い薄膜ゲート酸化膜を有するｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタ及び厚膜ゲート酸化膜を有するｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタにそれぞれ個別にＬＤＤ領域（１３〜１６）を形成するためのイオン注入を行う（図１（ｅ）〜図２（ｈ））。図２（ｈ）中、１７と１８は、ソース／ドレイン領域を意味する。
【０００８】
この方法では、１回目の熱処理で形成された厚膜ゲート酸化膜１１は、汚染物質を多く含むフォトレジストが塗布される。そのため、フォトレジストから導入された汚染物質により厚膜ゲート酸化膜１１は信頼性が劣化することとなる。
【０００９】
また、ゲート酸化膜を選択的に厚くする方法として、フッ素をイオン注入する方法がある。これは、フッ素をイオン注入した半導体基板上に成膜したゲート酸化膜は、フッ素注入なしの半導体基板上に成膜したゲート酸化膜と比較して厚くなるという現象を利用している。具体的には、酸化膜に導入されたフッ素の強い還元力によって酸化膜中のＳｉ−Ｏ結合が破壊され、解離した酸素元素とフッ素原子が置換して新たなＳｉ−Ｆ結合が形成される。更に、解離した酸素元素がＳｉとＳｉＯ２の界面に拡散して新たなＳｉ−Ｏ結合が形成される。この現象によりゲート酸化膜が選択的に厚くなる。
【００１０】
上述のフッ素注入を利用した方法は、例えば、特開２００１−３５１９８９号公報（特許文献１）等で報告されている。この公報では、高い閾値のｐチャネルＭＯＳトランジスタの厚膜化を制限することにより、高い閾値のｐチャネルＭＯＳトランジスタの駆動能力が低下するのを防止している。具体的には、フィールド酸化膜を形成した半導体基板に対して、ゲート酸化膜を形成する前に高い閾値のｐチャネルＭＯＳトランジスタの領域に対してリソグラフィ法により選択的にフッ素注入を行う。このことにより、後の熱処理工程でフッ素注入されたｐチャネルＭＯＳトランジスタ領域のゲート酸化膜厚を制御することができる。
【００１１】
【特許文献１】
特開２００１−３５１９８９号公報
【００１２】
【発明が解決しようとする課題】
しかしながら、この方法では、半導体装置が形成される半導体基板上で選択的にフッ素注入を行うためにフォトレジストからなるマスクを形成及びマスクを除去する必要がある。そのため、マスク形成及び除去時のエッチングにより基板表面が荒れることがあり、この荒れにより均一なゲート酸化膜を形成できない等の問題がある。
【００１３】
【課題を解決するための手段】
本発明の発明者等は、同一の半導体基板上に少なくとも二種類の異なる膜厚のゲート酸化膜を有しかつＬＤＤ構造を有する半導体装置において、
（１）フォトレジストからなるマスクを形成及び除去するためのエッチングにより基板表面の荒れを無くすこと、
（２）ゲート酸化膜の形成におけるフォトレジスト工程を削減すること、
（３）新しくフォトレジスト工程を追加しないこと、
（４）ゲート酸化膜の信頼性を劣化させないこと
の条件を満たす半導体装置の製造方法を見い出し本発明に至った。
【００１４】
かくして本発明によれば、半導体基板上に形成された酸化膜とその上の導電膜とをパターニングすることで、薄いゲート酸化膜を有するトランジスタ形成用の第１の酸化膜と第１のゲート電極、及び厚いゲート酸化膜を有するトランジスタ形成用の第２の酸化膜と第２のゲート電極をこの順で形成する工程と、
第１及び第２のゲート電極をマスクとして、同時又は別々に半導体基板にイオン注入することで薄いゲート酸化膜を有するトランジスタ形成用及び厚いゲート酸化膜を有するトランジスタ形成用のＬＤＤ領域を形成する工程と、
第１及び第２のゲート電極の側壁にサイドウォールスペーサーを形成する工程と、
第１及び第２のゲート電極とサイドウォールスペーサーとをマスクとして、同時又は別々に半導体基板にイオン注入することで薄いゲート酸化膜を有するトランジスタ形成用及び厚いゲート酸化膜を有するトランジスタ形成用のソース／ドレイン領域を形成する工程を少なくともこの順で有し、
ＬＤＤ領域又はソース／ドレイン領域形成時に、厚いゲート酸化膜を有するトランジスタを形成する領域のゲート電極にフッ素又はその化合物をイオン注入し、注入後に熱処理することにより第２の酸化膜の膜厚を増加させることで、薄いゲート酸化膜を有するトランジスタ及び厚いゲート酸化膜を有するトランジスタを形成すること特徴とする半導体装置の製造方法が提供される。
【００１５】
【発明の実施の形態】
本発明は、同一の半導体基板上に少なくとも二種類の異なる膜厚のゲート酸化膜を有する半導体装置の製造方法に関している。特に、ＬＤＤ領域又はソース／ドレイン領域形成時に、厚いゲート酸化膜を有するトランジスタの形成を所望する領域の半導体基板にフッ素又はその化合物をイオン注入し、注入後に熱処理することにより第２の酸化膜の膜厚を増加させることで、薄いゲート酸化膜を有するトランジスタ及び厚いゲート酸化膜を有するトランジスタを形成すること特徴の１つとしている。
【００１６】
本発明によれば、ゲート酸化膜を選択的に増大させるに際し、図１（ｂ）で示すような厚膜ゲート酸化膜１１を除去するためのフォトレジスト工程及びエッチング工程を削除することできる。そのため、フォトレジストからゲート酸化膜に導入される汚染物質によるゲート酸化膜の信頼性劣化を防ぐことができる。
【００１７】
しかも、ゲート電極形成後のＬＤＤ領域又はソース／ドレイン領域を設けるためのフォトレジスト工程を利用して、選択的にＭＯＳトランジスタへフッ素注入することができる。そのため、従来技術において述べた、ゲート電極形成前のシリコン基板に選択的にフッ素注入をするために使用されるフォトレジストからなるマスクを形成及び除去するためのエッチング工程によるシリコン基板表面の荒れを防止できる。その結果、均一なゲート酸化膜を形成できる。
【００１８】
以下、具体的に本発明を説明する。
【００１９】
まず、半導体基板上に形成された酸化膜とその上の導電膜とをパターニングすることで、薄いゲート酸化膜を有するトランジスタ形成用の第１の酸化膜と第１のゲート電極と、及び厚いゲート酸化膜を有するトランジスタ形成用の第２の酸化膜と第２のゲート電極をこの順で形成する。
【００２０】
なお、本発明において、薄いゲート酸化膜を有するトランジスタとしてはＮＭＯＳ、ＰＭＯＳ又は両方が挙げられ、厚いゲート酸化膜を有するトランジスタとしてはＮＭＯＳ、ＰＭＯＳ又は両方が挙げられる。
【００２１】
本発明に使用できる半導体基板としては、特に限定されず、公知の基板をいずれも使用することができる。例えば、シリコン基板、シリコンゲルマニウム基板等が挙げられる。また、半導体基板は、ｎ型又はｐ型の導電型を有していてもよい。更に、ｎ型又はｐ型のウェルが形成されていてもよい。なお、ｎ型を与える不純物としては、リン、砒素等が挙げられ、ｐ型を与える不純物としてはホウ素等が挙げられる。
【００２２】
次に、半導体基板上に形成される酸化膜としては、ゲート酸化膜として使用することができさえすれば特に限定されない。例えば、熱酸化法、ＣＶＤ法等で形成されたシリコン酸化膜が挙げられる。酸化膜の膜厚は、薄いゲート酸化膜の厚さに対応する２．５〜５．０ｎｍであることが好ましい。
【００２３】
酸化膜上に形成される導電膜としては、特に限定されず、ゲート電極として使用することができさえすれば特に限定されない。例えば、シリコン膜、アルミニウムや銅等の金属膜、高融点金属（チタン、タングステン等）とシリコンとのシリサイド膜、シリコン膜とシリサイド膜が積層されたポリサイド膜等が挙げられる。導電膜の形成方法は、使用する材料に応じて適宜選択され、例えば、蒸着法、ＣＶＤ法、スパッタ法等が挙げられる。導電膜の膜厚は、特に限定されないが、通常１５０〜３５０ｎｍである。
【００２４】
次に、上記酸化膜及び導電膜は、パターニングされて、薄いゲート酸化膜を有するトランジスタ形成用の第１の酸化膜と第１のゲート電極と、及び厚いゲート酸化膜を有するトランジスタ形成用の第２の酸化膜と第２のゲート電極になる。
【００２５】
ここで、薄いゲート酸化膜を有するトランジスタ形成用の半導体基板の領域と、厚いゲート酸化膜を有するトランジスタ形成用の半導体基板の領域との間には素子分離領域を備えていてもよい。素子分離領域としては、例えばＬＯＣＯＳ素子分離領域、トレンチ素子分離領域等が挙げられる。
【００２６】
次に、第１及び第２のゲート電極をマスクとして、同時又は別々に半導体基板にイオン注入することで薄いゲート酸化膜を有するトランジスタ形成用及び厚いゲート酸化膜を有するトランジスタ形成用のＬＤＤ領域が形成される。ここで、ＬＤＤ領域の導電型や不純物濃度をトランジスタ毎に異ならせることを望む場合、フォトレジストからなるマスクを使用して別々にイオン注入し、所望の不純物濃度のＬＤＤ領域を形成することが好ましい。
【００２７】
次いで、第１及び第２のゲート電極の側壁にサイドウォールスペーサーを形成する。サイドウォールスペーサーとしては、特に限定されず、公知の材料からなるスペーサーを使用できる。具体的には、シリコン酸化膜、シリコン窒化膜、これら膜の積層体等が挙げられる。サイドウォールスペーサーの形成方法は、例えば、全面にサイドウォールスペーサー形成用の材料層を形成した後、エッチバックすることにより形成する方法が挙げられる。
【００２８】
次に、第１及び第２のゲート電極とサイドウォールスペーサーとをマスクとして、同時又は別々に半導体基板にイオン注入することで薄いゲート酸化膜を有するトランジスタ形成用及び厚いゲート酸化膜を有するトランジスタ形成用のソース／ドレイン領域を形成する。ここで、ソース／ドレイン領域の導電型や不純物濃度をトランジスタ毎に異ならせることを望む場合、フォトレジストからなるマスクを使用して別々にイオン注入し、所望の不純物濃度のソース／ドレイン領域を形成することが好ましい。
【００２９】
更に、本発明では、ＬＤＤ領域又はソース／ドレイン領域形成時に、厚いゲート酸化膜を有するトランジスタを形成する領域のゲート電極にフッ素又はその化合物をイオン注入する。フッ素又はその化合物としては、フッ素、フッ化ホウ素（ＢＦ２）等が挙げられる。ここで、ＬＤＤ領域又はソース／ドレイン領域がｐ型の場合は、イオン注入種としてフッ化ホウ素を使用することで、ＬＤＤ領域又はソース／ドレイン領域形成用のイオン注入と厚いゲート酸化膜形成用のイオン注入を兼ねることができる。
【００３０】
更に、上記注入後、熱処理に付される。熱処理により第２の酸化膜の膜厚が増加し、厚いゲート酸化膜が形成される。この熱処理は、別個に行ってもよいが、半導体装置の製造工程中の他の熱処理を兼ねてもよい。他の熱処理としては、例えば、ＬＤＤ領域又はソース／ドレイン領域形成用のイオン注入の後のアニール処理や、サイドウォールスペーサー形成時の熱処理等が挙げられる。厚いゲート酸化膜の膜厚は、薄いゲート酸化膜の膜厚の１．１〜３．５倍であることが好ましい。
【００３１】
本発明によれば、ゲート酸化膜の膜厚を選択的に増大させるに際し、図１（ｂ）で示すような厚膜ゲート酸化膜１１の除去のためのフォトレジストからなるマスク２１を使用したエッチング工程を削除することできる。そのため、フォトレジストから厚膜ゲート酸化膜１１に導入される汚染物質による信頼性劣化を防ぐことができる。
【００３２】
しかも、本発明では、ゲート電極形成後のＬＤＤ領域又はソース／ドレイン領域を設けるためのイオン注入時に選択的にゲート電極へフッ素注入される。そのため、従来技術において述べた、ゲート電極形成前に半導体基板に選択的にフッ素注入をするために使用されるフォトレジストの除去のためのエッチング工程による半導体基板表面の荒れを防止でき、均一な膜厚のゲート酸化膜を形成できる。
【００３３】
【実施例】
実施例１
本発明の具体的な実施例について説明する。図３（ａ）〜図４（ｇ）は、本発明の半導体装置の製造方法を示す工程断面図である。
【００３４】
図３（ａ）で示すように、シリコン基板１を、薄膜厚のゲート酸化膜を有するｎチャネルＭＯＳ形成領域（以下、薄膜ＮＭＯＳ（Ａ１）と表現する）と薄膜厚のゲート酸化膜を有するｐチャネルＭＯＳ形成領域（以下、薄膜ＰＭＯＳ（Ａ２）と表現する）及び、厚膜厚のゲート酸化膜を有するｎチャネルＭＯＳ形成領域（以下、厚膜ＮＭＯＳ（Ｂ１）と表現する）と厚い膜厚のゲート酸化膜を有するｐチャネルＭＯＳ形成領域（以下、厚膜ＰＭＯＳ（Ｂ２）と表現する）に以下のように分離する。図中、Ａは薄膜ＭＯＳ形成領域、Ｂは厚膜ＭＯＳ形成領域を意味する。
【００３５】
まず、シリコン基板１の表面層に上記トランジスタを分離するためのフィールド酸化膜２を形成する。この後、リソグラフィ法により、薄膜ＮＭＯＳと厚膜ＮＭＯＳ（Ａ１、Ｂ１）を画定するため、以下の条件でボロンイオンを注入してＰウェル３を形成する。
Ｐウエル注入条件
イオン種：エネルギー：ドーズ量を
Ｂ＋イオン：２５０ｋｅＶ：１．０Ｅ１３ｃｍ−２
Ｂ＋イオン：１２０ｋｅＶ：３．８Ｅ１２ｃｍ−２
Ｂ＋イオン：６０ｋｅＶ：４．６Ｅ１２ｃｍ−２
で注入条件を変更して３回注入する。
【００３６】
続いて、薄膜ＰＭＯＳと厚膜ＰＭＯＳ（Ａ２、Ｂ２）に対して、以下の条件でリンイオンを注入してＮウェル４を形成する。
Ｎウエル注入条件
イオン種：エネルギー：ドーズ量を
Ｐ＋イオン：６００ｋｅＶ：８．０Ｅ１２ｃｍ−２
Ｐ＋イオン：３００ｋｅＶ：９．０Ｅ１２ｃｍ−２
Ｐ＋イオン：１２０ｋｅＶ：２．８Ｅ１２ｃｍ−２
で注入条件を変更して３回注入する。
【００３７】
次に、ＭＯＳトランジスタのしきい値電圧を調整するための不純物イオンを注入する（例えば、リンイオンを１．０Ｅ１２〜１．０Ｅ１３ｃｍ−２程度）。この後、熱酸化により例えば３０〜５０Å程度の薄膜厚のゲート酸化膜１１２をＭＯＳトランジスタが形成される領域に形成する。通常は３９Å程度の膜厚を使用している。
【００３８】
次に、図３（ｂ）に示すように、公知の方法に従って、ポリシリコン層を形成し、フォトリソグラフィー法により、ゲート電極５を形状する。
【００３９】
次に、薄膜ＮＭＯＳ（Ａ１）にＬＤＤ領域を形成するため、フォトリソグラフィー法によりレジストをパターニングしてマスク２２を形成し、Ｎ型不純物のイオン注入（例えば、ヒ素イオンのドーズ量が１．０Ｅ１３〜１．０Ｅ１４ｃｍ−２程度）し、ＬＤＤ領域１１３を形成する（図３（ｃ））。
【００４０】
次いで、薄膜ＰＭＯＳ（Ｂ１）にＬＤＤ領域を形成するため、フォトリソグラフィー法によりレジストをパターニングしてマスク２３を形成し、Ｐ型不純物のイオン注入（例えば、ボロンイオンのドーズ量が１．０Ｅ１４〜１．０Ｅ１５ｃｍ−２程度）して、ＬＤＤ領域１１４を形成する（図３（ｄ））。
【００４１】
次いで、図４（ｅ）に示すように、厚膜ＮＭＯＳ（Ａ２）にＬＤＤ構造を形成するため、フォトリソグラフィー法によりレジストをパターニングしてマスク２４を形成し、Ｎ型不純物のリンイオンを１．０Ｅ１３〜１．０Ｅ１４ｃｍ−２程度のドーズ量でイオン注入してＬＤＤ領域１１５を形成する。
【００４２】
その後、マスク２４をそのままにして、フッ素のイオン注入３１を行う。
フッ素のイオン注入条件は、エネルギーが１５〜４０ＫｅＶ程度、ドーズ量は２Ｅ１５〜２Ｅ１６ｃｍ−２程度とした。なお、厚いゲート酸化膜を形成するために、ゲート電極中のフッ素濃度が、８．０×１０１９ｃｍ−３以上となるイオン注入条件が好ましい。
【００４３】
注入されたフッ素はマスク２４で覆われたＭＯＳトランジスタには到達せず、厚膜ＮＭＯＳのみに注入される。
【００４４】
次いで図４（ｆ）に示すように、厚膜ＰＭＯＳ（Ｂ２）にイオン注入して、ＬＤＤ領域を形成するため、フォトリソグラフィー法によりレジストをパターニングしてマスク２５を形成し、Ｐ型不純物のイオン注入、例えばＢＦ２＋イオンを  ２０ｋｅＶ、４．０Ｅ１３ｃｍ−２を注入して、ＬＤＤ領域１１６を形成する。
【００４５】
その後、マスク２５を介して、フッ素のイオン注入３２を行う。フッ素注入時のドーズ量と加速エネルギーは必要なゲート酸化膜厚により決定される。注入されたフッ素はマスク２５で覆われたＭＯＳトランジスタには到達せず、厚膜ＰＭＯＳのみに注入される。
【００４６】
以上の様に、厚膜ＮＭＯＳ（Ａ２）と厚膜ＰＭＯＳ（Ｂ２）のゲート電極５のみに選択的に注入されたフッ素は、この後に続くサイドウォールスペーサー形成工程の熱処理やソース／ドレイン領域（１１７、１１８）形成工程の熱処理の間に、ゲート電極中を拡散し、ゲート酸化膜１１２に到達する。到達したフッ素は、ゲート酸化膜１１２を厚くする。例えば、ソース／ドレイン領域（１１７、１１８）形成工程の熱処理は、通常、ＲＴＡ等で行い、この条件としては、例えば９５０〜１１００℃で５〜３０秒間程度である。
【００４７】
ゲート酸化膜１１２の膜厚は、イオン注入条件（例えば、イオンドーズ量および加速エネルギー）に比例して増大する。例えば、注入エネルギーが１５〜４５Ｋｅｖで、ドーズ量２Ｅ１５〜２Ｅ１６／ｃｍ２の場合、０．３〜３．３ｎｍ程度ゲート酸化膜の膜厚を増加させることが可能である。本実施例では、最終的に４．２〜７．２ｎｍの厚膜のゲート酸化膜が得られた。
【００４８】
上記工程を経ることで、図４（ｇ）に示すように薄膜ＮＭＯＳ（Ａ１）と薄膜ＰＭＯＳ（Ａ２）と厚膜ＮＭＯＳ（Ｂ１）と厚膜ＰＭＯＳ（Ｂ２）のゲート酸化膜の膜厚が、それぞれ異なる半導体装置を形成することができる。図中８は、薄膜ゲート酸化膜、９及び１０は厚膜ゲート酸化膜を意味する。
【００４９】
本発明の製造方法によれば、従来の酸化工程を二段階行う方法で問題となる１回目のゲート酸化膜を選択的にエッチングする際に使用されるフォトレジストから導入される汚染物質によりゲート酸化膜の信頼性の低下を防ぐことができる。
【００５０】
また、従来例のゲート電極形成前のシリコン基板に、選択的にフッ素注入をするために使用されるフォトレジストを除去するためのエッチング工程による、シリコン基板１表面の荒れを防止でき、均一なゲート酸化膜が形成できる。
【００５１】
これにより、例えばロジック系デバイスにおいて中核となるトランジスタのゲート酸化膜と周辺回路として使われるトランジスタのゲート酸化膜の膜厚を選択的に、かつ均一に形成することができる。更に、ＮＭＯＳトランジスタとＰＭＯＳトランジスタのゲート酸化膜を必要な能力（例えば、ゲートリーク電流など）に応じて選択的に厚くできる。
【００５２】
実施例２
図４（ｆ）におけるフッ素のイオン注入を、ソース／ドレイン領域のイオン注入をＢＦ２を用いたイオン注入として、兼用すること以外は、実施例１と同様にしても実施例１と同様の半導体装置を製造することができる。つまり、ソース／ドレイン領域形成用のＢＦ２ガスは、ゲート電極にも注入可能である。
【００５３】
実施例３
図４（ｅ）及び（ｆ）におけるフッ素のイオン注入を、ソース／ドレイン領域のイオン注入後に行うこと以外は、実施例１と同様にしても実施例１と同様の半導体装置を製造することができる。
【００５４】
【発明の効果】
本発明によれば、ゲート電極形成後のＬＤＤ領域又はソース／ドレイン領域形成時に所望のＭＯＳトランジスタに異なる注入条件でフッ素又はその化合物をイオン注入することで、同一基板上に少なくとも二つの膜厚の異なるゲート酸化膜を形成することができる。そのため半導体基板表面の荒れ防止ができ、フォトレジストからの汚染によるゲート酸化膜の信頼性の低下が防止でき、均一でかつ均質なゲート酸化膜を得ることができる。
【図面の簡単な説明】
【図１】従来の半導体装置の製造方法を示す工程断面図である。
【図２】従来の半導体装置の製造方法を示す工程断面図である。
【図３】本発明の半導体装置の製造方法を示す工程断面図である。
【図４】本発明の半導体装置の製造方法を示す工程断面図である。
【符号の説明】
１  シリコン基板
２  フィールド酸化膜又は素子分離領域
３  Ｐウェル
４  Ｎウェル
５  ゲート電極
８、１２  薄膜ゲート酸化膜
９、１０、１１  厚膜ゲート酸化膜
１３、１４、１５、１６  ＬＤＤ領域
１７、１８  ソース／ドレイン領域
２１、２２、２３、２４、２５  マスク
３０、３１、３２  フッ素のイオン注入
１１２  ゲート酸化膜
１１３、１１４、１１５、１１６  ＬＤＤ領域
１１７、１１８  ソース／ドレイン領域
Ａ１  薄膜ＮＭＯＳ
Ａ２  薄膜ＰＭＯＳ
Ｂ１  厚膜ＮＭＯＳ
Ｂ２  厚膜ＰＭＯＳ
Ａ  薄膜ＭＯＳ形成領域
Ｂ  厚膜ＭＯＳ形成領域
【図１】
2005032864.tif 000003
【図２】
2005032864.tif 000004
【図３】
2005032864.tif 000005
【図４】
2005032864.tif 000006