(57)【要約】【課題】  周波数分解能のより大きな柔軟性を可能にする高いレベルの精度の数値カウンタ発振器（ＮＣＯ）を提供する。【解決手段】  商アキューミュレータと剰余アキューミュレータを備えるＮＣＯを備え、商アキューミュレータは、商値を受け取るプログラム可能入力、基準クロック入力、およびマルチビット出力を有する。マルチビット出力は、各基準クロック周期に応答して所定量だけインクリメントされる。剰余アキューミュレータは、それぞれの剰余および除数値を受け取るプログラム可能入力、基準クロック入力、および、所定のデジタル整数未満の累積されたデジタル剰余の和を表すマルチビット出力を有する。剰余アキューミュレータは、プログラムされた除数値を受け取る第１入力および剰余アキューミュレータのマルチビット出力を受け取る第２入力を有する比較器をさらに備える。【選択図】  図２
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【特許請求の範囲】
【請求項１】
数値カウンタ発振器であって、
商ＱＵＯＴＩＥＮＴ値を受け取るプログラム可能入力、基準クロック入力、およびマルチビット出力を有する商アキューミュレータであって、前記出力は累積された商の和を表す出力値ＯＵＴを送るように適応され、前記マルチビット出力は各基準クロック周期に応答して所定量だけインクリメントする、商アキューミュレータと、
それぞれの剰余ＲＥＭＡＩＮＤＥＲ値および除数ＤＩＶＩＳＯＲ値を受け取るプログラム可能入力、基準クロック入力、および、所定のデジタル整数未満の累積されたデジタル剰余の和を表すマルチビット出力を有する剰余アキューミュレータであって、プログラムされた除数値を受け取る第１入力および前記剰余アキューミュレータのマルチビット出力を受け取る第２入力を有する比較器をさらに備え、前記剰余マルチビット出力が前記所定の整数値に達すると、前記比較器は、前記商アキューミュレータに印加するために、インクリメントキャリー信号を生成するように動作する、剰余アキューミュレータと、
を備えた数値カウンタ発振器。
【請求項２】
前記商アキューミュレータは、
前記入力基準クロック信号を受け取るクロック入力を有するシフトレジスタと、
前記商入力を受け取り、前記アキューミュレータ出力に結合された第２入力を備える第１加算段と、
前記第１段と直列に配設され、前記インクリメントキャリー信号を受け取るように前記比較器出力に結合される入力を有し、前記シフトレジスタの入力に結合される出力をさらに備える第２加算段と、
を備える請求項１に記載の数値カウンタ発振器。
【請求項３】
前記剰余アキューミュレータは、
前記ＲＥＭＡＩＮＤＥＲ値を受け取る入力を有する第３加算段と、
前記第３加算段からの加算出力と前記ＤＩＶＩＳＯＲ値をそれぞれ受け取る、一対の入力を有する減算器と、
前記入力クロックに応答して前記剰余アキューミュレータ出力をインクリメントし、前記出力を前記第３加算段へフィードバックする第２シフトレジスタと、
を備える請求項１に記載の数値カウンタ発振器。
【請求項４】
Ｂが除数ＤＩＶＩＳＯＲを構成し、十進法の解が商ＱＵＯＴＩＥＮＴ＋剰余ＲＥＭＡＩＮＤＥＲを構成するような、関係Ａ／Ｂに対する数値解を提供する数値カウンタ発振器であって、
ＱＵＯＴＩＥＮＴ入力値に応答して商の和を累積する手段と、
ＲＥＭＡＩＮＤＥＲ入力値とＤＩＶＩＳＯＲ入力値に応答して剰余の和を生成する手段とを備え、該剰余の和を生成する手段は、前記剰余の和が前記ＤＩＶＩＳＯＲ入力値に等しいとき、前記商の和をインクリメントするためのキャリー信号を生成する手段を備える数値カウンタ発振器。
【請求項５】
前記商の和を累積する手段は、
商アキューミュレータを備え、該商アキューミュレータは、ＱＵＯＴＩＥＮＴ値を受け取るプログラム可能入力、基準クロック入力、およびマルチビット出力を有し、前記出力は、累積された商の和を表す出力値ＯＵＴを送るように適応され、前記マルチビット出力は、各基準クロック周期に応答して所定量だけインクリメントする請求項４に記載の数値カウンタ発振器。
【請求項６】
前記剰余の和を累積する手段は、
剰余アキューミュレータを備え、該剰余アキューミュレータは、それぞれのＲＥＭＡＩＮＤＥＲおよびＤＩＶＩＳＯＲ値を受け取るプログラム可能入力、基準クロック入力、および、所定のデジタル整数未満の累積されたデジタル剰余の和を表すマルチビット出力を有し、プログラムされた除数値を受け取る第１入力および前記剰余アキューミュレータのマルチビット出力を受け取る第２入力を有する比較器をさらに備え、前記剰余マルチビット出力が前記所定の整数値に達すると、前記比較器は、前記商アキューミュレータに印加するために、インクリメントキャリー信号を生成するように動作する請求項４に記載の数値カウンタ発振器。
【請求項７】
基準周波数に基づいて所望の数値カウンタ発振器周波数を生成する方法であって、前記所望の周波数と基準周波数は、Ｂが除数ＤＩＶＩＳＯＲを構成し、十進法の解が商ＱＵＯＴＩＥＮＴ＋剰余ＲＥＭＡＩＮＤＥＲを構成するような、関係Ａ／Ｂを有しており、
前記基準周波数および周期を有する基準クロックを生成するステップと、
各基準波形周期に対して第１アキューミュレータをインクリメントするステップであって、前記第１アキューミュレータは、ＱＵＯＴＩＥＮＴ入力および出力を有し、累積された和に追従するようにする、ステップと、
各基準波形周期に対して第２カウンタをインクリメントするステップであって、前記第２カウンタは、前記ＱＵＯＴＩＥＮＴ入力に関連する除数ＤＩＶＩＳＯＲ入力を有して、剰余の和に追従するようにする、ステップと、
前記剰余の和を前記ＤＩＶＩＳＯＲ入力と比較し、前記剰余の和が前記ＤＩＶＩＳＯＲ値に達すると、前記第１カウンタにおける累積のためのキャリーインクリメントを生成するステップと、
を含む方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は概括的には、自動試験装置に関し、より詳細には、高精度デジタルカウンタ回路に関する。
【背景技術】
【０００２】
数値カウンタ発振器（ＮＣＯ：Numerical counter oscillator）、またはアキュームレータは、デジタルクロック波形などの周期的な入力信号に応答して加算値をインクリメント（増分）する便利なマルチビットレジスタである。ＮＣＯの一用途は、可変周波数クロックを生成するのに用いられることが多い、ダイレクトデジタル合成として知られる技法においてである。可変周波数クロックを生成するダイレクトデジタル合成（ＤＤＳ：Direct-digital-synthesis）は、当技術分野ではよく知られており、図１に示すように、デジタルクロック信号１２でＮＣＯ１０の入力を駆動（ドライブ）することを必要とする。カウンタは、それぞれ後続のクロック周期で増分的に進行する。
【０００３】
各マルチビットカウント値は、アナログ正弦波位相角のデジタル表現のために、正弦値ルックアップテーブルまたはメモリ１４にマッピングされる。デジタル表現はその後、デジタル−アナログ変換器（ＤＡＣ）１６を通して送られ、デジタル−アナログ変換器において、累積された位相角が、完全な正弦波アナログ波形を生ずる。所望のクロックを形成するために、フィルタ１８および位相ロックループ（ＰＬＬ）２０によるアナログ信号のさらなる調整をすることが多い。
【０００４】
従来のように、所望の目的の波形の周波数は通常、ＮＣＯの精度による。精度は通常、式ＦＮＣＯ＝Ｆｒｅｆ（Ａ／Ｂ）によって特徴付けられる。ここで、ＦＮＣＯは所望の周波数であり、Ｆｒｅｆはデジタル入力クロック周波数である。「Ａ」および「Ｂ」項は一緒に、ＦｒｅｆとＦＮＣＯとの比を表す。「Ｂ」項は従来、ＮＣＯの出力ビット数Ｎに依存する２値除数を表す。
【０００５】
換言すれば、所望のクロック周波数ＦＮＣＯをプログラムすると、当然、比Ａ／Ｂは１／２Ｎの分解能になる。生ずる問題は、「Ｂ」について利用可能な値の数が制限されるため、たとえば、１ギガヘルツに可変周波数クロックをプログラムしたいと思う利用者（ユーザ）は、１．００１ギガヘルツの周波数を受け入れなければならないであろう。自動試験装置などの用途においてこのレベルの不正確さは問題となる。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
必要とされるが、現在入手できていないものは、可変周波数クロック発生器およびＮＣＯを利用する他の回路について、周波数分解能のより大きな柔軟性を可能にする高いレベルの精度を提供するＮＣＯである。本明細書で述べるＮＣＯはこれらのニーズを満たすものである。
【課題を解決するための手段】
【０００７】
本発明の数値カウンタ発振器は、ダイレクトデジタル合成技法を用いる回路について高い精度および再現性を達成する独自の方法を提供する。
前述の利点を実現するため、一形態の数値カウンタ発振器は、商アキューミュレータと剰余アキューミュレータを備える数値カウンタ発振器である。商アキューミュレータは、ＱＵＯＴＩＥＮＴ値を受け取るプログラム可能入力、基準クロック入力、およびマルチビット出力を有する。出力は、累積された商の和を表す出力値ＯＵＴを送るようになっている。マルチビット出力は、各基準クロック周期に応答して所定量だけインクリメントされる。剰余アキューミュレータは、それぞれのＲＥＭＡＩＮＤＥＲおよびＤＩＶＩＳＯＲ値を受け取るプログラム可能入力、基準クロック入力、および、所定のデジタル整数未満の累積されたデジタル剰余の和を表すマルチビット出力を有する。剰余アキューミュレータは、プログラムされた除数値を受け取る第１入力および剰余アキューミュレータのマルチビット出力を受け取る第２入力を有する比較器をさらに備える。剰余マルチビット出力が所定の整数値に達すると、比較器は、商アキューミュレータに印加するために、インクリメントキャリー信号を生成するように動作する。
【０００８】
本発明の他の特徴や利点は、添付の図面を参照して、以下の詳細な説明を読むことによってよりよく理解されるであろう。
【発明を実施するための最良の形態】
【０００９】
本明細書に述べる数値カウンタ発振器（ＮＣＯ）は、２つのクロック周波数間の所望の周波数比について、発振器出力の精度を最大にする方法を提供する。これによって、以下でより完全に述べられる、可変周波数クロックまたはタイムスタンプと共に用いるために、ＮＣＯ出力の分解能の柔軟な選択が可能になる。
【００１０】
ここで図２を参照すると、全体が３０で示される、多段数値カウンタ発振器は、商アキューミュレータ４０および剰余アキューミュレータ５０を備える。剰余アキューミュレータは、商アキューミュレータを補って、柔軟なクロック周波数分解能のプログラムを可能にする。
【００１１】
さらに図２を参照すると、商アキューミュレータは、１つの入力において、１８ビットの商の値ＱＵＯＴＩＥＮＴ、および、アキュミュレータ出力ＯＵＴからのフィードバックされる１８ビット入力を受け取る第１加算器４２を含む。第１加算器は、第２加算器に、加算されたＱＵＯＴＩＥＮＴおよびＯＵＴ値の結果を送る。第２加算器は、ＱＵＯＴＩＥＮＴ／ＯＵＴ値を剰余アキューミュレータ５０からのキャリー入力と加算する。第２加算器４４からの出力は、入力クロックＣＬＫによってクロック駆動されるマルチビットレジスタ４６にシフト入力される。レジスタＯＵＴの出力は、その後、アキューミュレータ入力として用いてもよい。
【００１２】
図２を引き続き参照すると、剰余アキューミュレータ５０は、第２マルチビットレジスタ５４からのインクリメント値と共に、３０ビット剰余入力ＲＥＭＡＩＮＤＥＲを受け取る第３加算器５２を含む。第３加算器の出力は、入力として、減算器５６および比較器５８へ送られる。３０ビット除数値ＤＩＶＩＳＯＲは、減算器および比較器用の第２入力を供給する。マルチプレクサ６０は、比較器出力に結合して、減算器出力か、または、第３加算器出力を選択的に第２レジスタ５４へ通過させる制御入力を含む。
【００１３】
図３は、多段ＮＣＯの動作方法のサイクルごとの例を示す。この例は、１０／３の、所望の周波数ＦＮＣＯと基準周波数Ｆｒｅｆの間の所望の比を仮定する。この仮定によって、３の商、１の剰余、および３の除数がプログラムされることになる。
【００１４】
一例として上記仮定により、サイクル０において、剰余アキューミュレータは、０のインクリメント値を有し、商アキューミュレータ出力は３だけインクリメントされる。サイクル１の場合、剰余アキューミュレータは、１だけインクリメントし、２の加算器出力が得られる。商アキューミュレータは、加算器における、６の出力値について、再び３だけインリメントする。
【００１５】
図３を引き続き参照すると、サイクル２（第３クロックパルス）において、加算器入力がインクリメントされて、減算器および比較器への入力において、３の値が生成される。比較器への入力が共に等しいため、キャリー信号が生成され、商アキューミュレータ（第２加算器入力）に送られる。キャリー値は、第４クロックパルスで、インクリメントする３と共に加算される。結果として、出力ＯＵＴは１０を示す。
【００１６】
キャリー生成プロセス全体は、３サイクルごとに繰り返して、正確なカウンタ出力ＯＵＴが生成される（ＤＩＶＩＳＯＲ値）。結果として、クロックの分解能は、非常に細かい分解能、たとえば、１ヘルツまでプログラム可能である。もちろん、ＱＵＯＴＩＥＮＴ、ＲＥＭＡＩＮＤＥＲ、およびＤＩＶＩＳＯＲ入力値は全て、所望の周波数比を確立する時に利用者によってプログラム可能である。
【００１７】
ここで図４を参照すると、一用途におけるＮＣＯ３０は、全体が１００で示された、当業者にはよく知られているダイレクトデジタル合成技法を用いる、本明細書で先に簡単に述べた可変周波数クロック発生器において都合よく使用することができる。ＮＣＯは、位相入力についての振幅値を有するルックアップ正弦（サイン）テーブル１０２に高精度出力を送る。それぞれの累積された振幅値は、その後、デジタル−アナログ変換器（ＤＡＣ）１０４に送られ、デジタル−アナログ変換器にて、階段状アナログ波形が得られる。波形は、その後、フィルタ１０６によって平滑化され、処理され、クリッパ１０７によってクリッピングされて、クロックが作成される。好ましくは、位相ロックループ（ＰＬＬ）１０８が、最適な忠実度のために、さらに波形をフィルタリングする。
【００１８】
別の用途において、また、図２を再び参照すると、ＮＣＯ３０は、タイムスタンプデータを生成する標準回路ブロックとして使用することができる。タイムスタンプは、信号発生またはイベント間の相対的なタイミングを確立するのに役立つことが多い。この用途の場合、アキューミュレータ出力は共に、商アキューミュレータ出力が、指定された時間単位、たとえば、ナノ秒の整数を表すように用いられる。
【００１９】
当業者は、本発明によって与えられる多くの利益および長所を認識するであろう。動作中に、商が定期的に補正される、ＮＣＯの２重アキューミュレータの態様が非常に重要である。これによって、可変周波数波形生成およびタイムスタンプなどの用途について、分解能の非常に高い柔軟性が可能になる。
【００２０】
以上、特に本発明の好ましい実施形態を参照して、本発明示すとともに説明したが、形態および細部における種々の変更が、本発明の精神および範囲から逸脱することなく可能であることは、当業者には理解されるであろう。
【図面の簡単な説明】
【００２１】
【図１】可変周波数クロックを生成する従来回路の高レベルブロック図である。
【図２】改良型数値カウンタ発振器のブロック図である。
【図３】各クロックサイクルについての、図２の改良型ＮＣＯの異なるポイントにおける種々の値を示す表である。
【図４】図２の改良型数値カウンタ発振器を用いた可変周波数クロック発生器の高レベルブロック図である。
【図１】
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【図２】
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【図３】
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【図４】
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【外国語明細書】
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