(57)【要約】【課題】高耐圧ＭＯＳトランジスタの動作耐圧を向上する。【解決手段】Ｎ−型ドレイン層４ｂをゲート電極５の下にオーバーラップさせてＰ型半導体基板１の表面に形成し、Ｎ−型ドレイン層４ｂにゲート電極５に加えるゲート・ソース間電圧Ｖｇｓより高いドレイン・ソース間電圧Ｖｄｓを印加したときに、ゲート電極５の下のＮ−型ドレイン層４ｂ部分の表面を空乏化させるようにした。これにより、ＭＯＳトランジスタに流れるチャネル電流Ｉｅは、Ｎ−型ドレイン層４ｂ端の表面の電界集中部分にぶつかるのを回避してその空乏層７の下方のＮ−型ドレイン層４ｂを流れるようになるため、基板電流Ｉｓｕｂが低減され、動作耐圧が向上する。【選択図】  図１
2005116891.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の下にオーバーラップして前記半導体基板の表面に形成された低濃度ドレイン層と、
前記半導体基板の表面に形成された高濃度ドレイン層と、
前記半導体基板の表面に形成されたソース層と、
を有し、前記高濃度ドレイン層に前記ゲート電極に加えるゲート・ソース間電圧Ｖｇｓより高いドレイン・ソース間電圧Ｖｄｓを印加したときに、前記ゲート電極の下の前記低濃度ドレイン層部分の表面を空乏化させるようにしたことを特徴とする半導体装置。
【請求項２】
前記高濃度ドレイン層が前記ゲート電極の端から離れた位置に配置されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板上にゲート絶縁膜を形成する第１の工程と、
前記半導体基板の表面に低濃度ドレイン層を形成する第２の工程と、
前記ゲート絶縁膜上に前記低濃度ドレイン層と部分的にオーバーラップしたゲート電極を形成する第３の工程と、
前記半導体基板の表面に高濃度ドレイン層を形成する第４の工程と、を有することを特徴とする半導体装置の製造方法。
【請求項４】
前記第４の工程は、前記高濃度ドレイン層を前記ゲート電極の端から離れた位置に形成することを特徴とする請求項３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、高耐圧ＭＯＳトランジスタの構造及びその製造方法に関する。
【背景技術】
【０００２】
図４は、従来例のＮチャネル型高耐圧ＭＯＳトランジスタの構造を示す断面図である。Ｐ型シリコン基板５０上に、ゲート絶縁膜５１を介してゲート電極５２が形成されている。ゲート電極５２の側壁には絶縁膜から成るサイドウオールスペーサ５３が形成されている。また、Ｎ−型ソース層５４ａ及びＮ＋型ソース層５４ｂから成るソース層５４、Ｎ−型ドレイン層５５ａ及びＮ＋型ドレイン層５５ｂから成るドレイン層５５が形成されている。
【０００３】
この高耐圧ＭＯＳトランジスタは、ゲート電極５２に隣接してＮ−型ドレイン層５５ａを設け、ゲート電極５２から離れた位置に、Ｎ＋型ドレイン層５５ｂを設けることで、ドレイン電界を緩和し、高いドレイン耐圧を得ようとするものである。
【０００４】
なお、この種の高耐圧ＭＯＳトランジスタについては例えば以下の特許文献１に記載されている。
【特許文献１】特開平５−２１８０７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述した従来の高耐圧ＭＯＳトランジスタでは、動作耐圧（ＭＯＳトランジスタがオンしている時のドレイン耐圧）が低いという問題があった。特に、ゲート・ソース間電圧Ｖｇｓが低く、ドレイン・ソース間電圧Ｖｄｓが高い時に、ドレイン端の表面に電界が集中し、この電界集中部分にトランジスタのチャネル電流経路がぶつかると、いわゆる衝突電離現象（インパクトイオン化現象）が発生する。これにより、大きな基板電流Ｉｓｕｂが生じ、動作耐圧が劣化していた。
【０００６】
そこで、本発明は、高耐圧ＭＯＳトランジスタの動作時の基板電流Ｉｓｕｂを極力低減し、その動作耐圧を向上させるものである。
【課題を解決するための手段】
【０００７】
本発明の半導体装置は、半導体基板と、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の下にオーバーラップして前記半導体基板の表面に形成された低濃度ドレイン層と、前記半導体基板の表面に形成された高濃度ドレイン層と、前記半導体基板の表面に形成されたソース層と、を有し、前記高濃度ドレイン層に前記ゲート電極に加えるゲート・ソース間電圧Ｖｇｓより高いドレイン・ソース間電圧Ｖｄｓを印加したときに、前記ゲート電極の下の前記低濃度ドレイン層部分の表面を空乏化させるようにしたことを特徴とするものである。
【０００８】
また、上記構成に加えて、前記高濃度ドレイン層が前記ゲート電極の端から離れた位置に配置されていることを特徴とするものである。
【０００９】
また、本発明の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する第１の工程と、前記半導体基板の表面に低濃度ドレイン層を形成する第２の工程と、前記ゲート絶縁膜上に前記低濃度ドレイン層と部分的にオーバーラップしたゲート電極を形成する第３の工程と、前記半導体基板の表面に高濃度ドレイン層を形成する第３の工程と、を有することを特徴とするものである。
【００１０】
また、前記第４の工程は、前記高濃度ドレイン層を前記ゲート電極の端から離れた位置に形成することを特徴とするものである。
【発明の効果】
【００１１】
本発明によれば、低濃度ドレイン層を前記ゲート電極の下にオーバーラップさせて前記半導体基板の表面に形成し、前記高濃度ドレイン層に前記ゲート電極に加えるゲート・ソース間電圧Ｖｇｓより高いドレイン・ソース間電圧Ｖｄｓを印加したときに、前記ゲート電極の下の前記低濃度ドレイン層部分の表面を空乏化させるようにしたので、ＭＯＳトランジスタに流れるチャネル電流は、ドレイン端表面の電界集中部分にぶつかるのを回避してその空乏層の下方の低濃度ドレイン層を流れるようになるため、基板電流Ｉｓｕｂが低減され、動作耐圧が向上する。また、チャネル電流は半導体基板の表面から離れた空乏層の下方を流れるようになるため、チャネル電流を担うキャリアの表面散乱も減少し、トランジスタの駆動能力も向上するという効果も奏する。
【００１２】
さらに、高濃度ドレイン層をゲート電極の端から離れた位置に配置したので、ゲート電極の端における強い電界の影響によるドレインリーク電流ＧＩＤＬ（Gate Induced Drain Leakage current）の発生が防止され、動作耐圧をさらに向上することができる。
【発明を実施するための最良の形態】
【００１３】
次に、本発明を実施するための最良の形態（以下、実施形態という）について説明する。本発明の実施形態に係る半導体装置及びその製造方法ついて図面を参照しながら説明する。まず、第１の実施形態について図１及び図２を参照しながら説明する。図１はこの半導体装置の製造方法を示す断面図である。
【００１４】
図１（ａ）に示すように、Ｐ型半導体基板１（例えば、Ｐ型シリコン基板）の表面に熱酸化等によりゲート絶縁膜２を形成する。そして、Ｐ型半導体基板１の表面に、Ｎ−型ソース層３ａ及びＮ−型ドレイン層４ａを互いに離間して形成する。本工程では、マスクを用いてリンのようなＮ型不純物をＰ型半導体基板１の表面に低濃度にイオン注入し、その後熱拡散を行うことで、Ｎ−型ソース層３ａ及びＮ−型ドレイン層４ａを形成する。
【００１５】
次に、図１（ｂ）に示すように、ゲート絶縁膜２上にＮ−型ソース層３ａ及びＮ−型ドレイン層４ａと部分的にオーバーラップしたゲート電極５を形成する。そして、ゲート電極５の側面にサイドウオールスペーサ５を形成する。本工程は、まず、全面にＬＰＣＶＤ法によりポリシリコン層を堆積し、これにリン等の不純物をドープして低抵抗化した後に、このポリシリコン層を選択的にエッチングしてゲート電極５を形成する。その後、全面にＬＰＣＶＤ法によりシリコン酸化膜を堆積し、このシリコン酸化膜を異方性エッチングすることでゲート電極５の側面にサイドウオールスペーサ５を形成する。
【００１６】
次に、図１（ｃ）に示すように、リンのようなｎ型不純物をＰ型シリコン基板１の表面に高濃度にイオン注入し、ゲート電極５の端に隣接してＮ＋型ソース層３ｂ及びＮ＋型ドレイン層３ｂを形成する。この高耐圧ＭＯＳトランジスタのソース層３は、Ｎ−型ソース層３ａ及びＮ＋型ソース層３ｂから成り、ドレイン層３は、Ｎ−型ドレイン層３ａ及びＮ＋型ドレイン層３ｂから成る。
【００１７】
この高耐圧ＭＯＳトランジスタの動作について図２を参照しながら説明する。図２は、高耐圧ＭＯＳトランジスタの動作時のドレイン付近の状態を示す断面図である。Ｎ＋ドレイン層４ｂにドレイン電圧Ｖｄを印加し、ゲート電極５にゲート電極Ｖｇを加える。
【００１８】
このとき、ゲート・ソース間電圧Ｖｇｓより高いドレイン・ソース間電圧Ｖｄｓを印加したとき（Ｖｄｓ＞Ｖｇｓ）、ゲート電極５の下にオーバーラップしているＮ−型ドレイン層４ａ部分の表面には、表面空乏層７が生じる。すると、高耐圧ＭＯＳトランジスタに流れるチャネル電流Ｉｅ（電子電流）は、Ｎ−型ドレイン層４ａ端表面の電界集中部分にぶつかるのを回避して、その表面空乏層７の下方のＮ−型ドレイン層４ａの深い領域を流れるようになるため、基板電流Ｉｓｕｂが低減され、動作耐圧が向上する。
【００１９】
次に、第２の実施形態について図３を参照しながら説明する。図３は、本発明の第２の実施形態に係る半導体装置の断面図である。第１の実施形態では、Ｎ＋型ソース層３ｂ及びＮ＋型ドレイン層４ｂは、ゲート電極５の端に隣接して形成されていた。このため、ゲート電極５の端における強い電界の影響によるドレインリーク電流ＧＩＤＬ（Gate Induced Drain Leakage current）が発生するという問題がある。そこで、本実施形態では、Ｎ＋型ドレイン層４ｂをゲート電極５の端から離れた位置に形成するようにした。
【００２０】
なお、第１及び第２の実施形態において、ソース層３は、低濃度層、すなわちＮ−型ソース層３ａを有しているが、Ｎ＋型ソース層３ｂのみを有した単一ソース層構造であってもよい。
【図面の簡単な説明】
【００２１】
【図１】本発明の第１の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図２】本発明の第１の実施形態による半導体装置の動作時のドレイン付近の状態を示す断面図である。
【図３】本発明の第２の実施形態に係る半導体装置を説明する断面図である。
【図４】従来例に係る半導体装置を説明する断面図である。
【図１】
2005116891.tif 000003
【図２】
2005116891.tif 000004
【図３】
2005116891.tif 000005
【図４】
2005116891.tif 000006