(57)【要約】 【課題】歪みシリコン層が直接絶縁体層の上に配置されたＳＳＯＩ（歪みシリコンオンインシュレータ）基板上に製造されるトランジスタは、歪みシリコンデバイスチャネルの歪み誘発帯域変更および絶縁体層のために制限されたシリコン体積に起因して、向上したデバイス性能を有する。【解決手段】本発明は、様々な新規のアプローチを含むＳＳＯＩ基板製造プロセスを開示する。そのうちの１つは、集積を容易にし、処理コストを低減するために、薄い緩和ＳｉＧｅ層を歪み誘発シード層として用いることである。他のアプローチは、歪みシリコン層へと達する、曲がりくねって続く転位の数を低減するための、シリコン基板の深いところにおける分割注入微小割れの形成である。最後のアプローチは、ふくれまたは剥がれ形成がない、２工程のアニーリング／薄くするプロセスである。【選択図】  図１
2005203756.tif 000002
【特許請求の範囲】
【請求項１】
絶縁体基板上に歪みシリコンを形成する方法であって、
シリコン基板を提供する工程と、
該シリコン基板上にＳｉＧｅ層を堆積し、シリコン／ＳｉＧｅ界面が形成される工程と、
該ＳｉＧｅ層に緩和イオンを注入する工程と、
アニーリングして、該ＳｉＧｅ層を緩和ＳｉＧｅ層に変換する工程と、
該緩和ＳｉＧｅ層の上にエピタキシャルシリコン層を堆積する工程と、
エピタキシャルシリコン／ＳｉＧｅマルチ層を絶縁体基板に移動させる工程と
を包含する、方法。
【請求項２】
前記ＳｉＧｅ層の厚さは、２５０〜３５０ｎｍの範囲内である、請求項１に記載の方法。
【請求項３】
前記緩和イオン注入は、プラズマ浸漬イオン注入によって行われる、請求項１に記載の方法。
【請求項４】
注入された前記緩和イオンは、分子水素イオン（Ｈ２＋）を含む、請求項１に記載の方法。
【請求項５】
前記注入された緩和イオンは、水素原子イオン（Ｈ＋）、ヘリウム、ホウ素、シリコン、アルゴン、またはこれらの任意の組み合わせを含む、請求項１に記載の方法。
【請求項６】
前記注入された緩和イオンが突き出る範囲は、シリコン／ＳｉＧｅ界面の近傍にある、請求項１に記載の方法。
【請求項７】
前記注入された緩和イオンが突き出る範囲は、前記シリコン基板の中、約１０〜３０ｎｍである、請求項１に記載の方法。
【請求項８】
前記注入された緩和イオンの量は、２×１０１４ｃｍ−２〜２×１０１６ｃｍ−２の範囲内であり、該注入された緩和イオンのエネルギーは、１０〜１２０ｋｅＶの範囲内である、請求項１に記載の方法。
【請求項９】
前記ＳｉＧｅ層の堆積の前に、シリコンバッファ層を堆積する工程をさらに包含する、請求項１に記載の方法。
【請求項１０】
前記緩和イオン注入の前または後に、ホウ素、ヘリウム、およびシリコンから選択される種を用いる、１０１２〜１０１５ｃｍ−２の範囲内の量のＳｉＧｅ層のさらなる注入をさらに包含する、請求項１に記載の方法。
【請求項１１】
前記アニーリングは、３５０〜１０００℃の範囲内の温度で、０．１〜４時間の間の期間のアニーリングを含む、請求項１に記載の方法。
【請求項１２】
前記アニーリングは、約３５０〜４００℃で１０分間〜４時間のアニーリングおよびその後に続く４５０〜１０００℃で１〜６０分間のアニーリングの２工程アニーリングを含む、請求項１に記載の方法。
【請求項１３】
前記エピタキシャルシリコン層の厚さは、１０〜１００ｎｍの範囲内である、請求項１に記載の方法。
【請求項１４】
前記エピタキシャルシリコン層の堆積の前に、ＳｉＧｅ研磨工程および研磨後のクリーニング工程をさらに包含する、請求項１に記載の方法。
【請求項１５】
前記エピタキシャルシリコン／ＳｉＧｅマルチ層を絶縁体基板に移動させる工程は、
該エピタキシャルシリコン／ＳｉＧｅマルチ層に分割イオンを注入して、エピタキシャルシリコン／ＳｉＧｅ界面の下に欠陥ゾーンを生成する工程と、
シリコン基板の該エピタキシャルシリコン層を第２の基板上の絶縁体層に結合して、結合された複合基板を形成する工程と、
該複合基板を熱的にアニーリングして、該欠陥ゾーンに沿って、該エピタキシャルシリコン／ＳｉＧｅマルチ層を分割する工程と
を包含する、請求項１に記載の方法。
【請求項１６】
絶縁体基板上に歪みシリコンを形成する方法であって、
シリコン基板を提供する工程と、
該シリコン基板上に緩和ＳｉＧｅ層を準備し、シリコン／ＳｉＧｅ界面が形成される工程と、
該緩和ＳｉＧｅ層上にエピタキシャルシリコン層を堆積する工程と、
エピタキシャルシリコン／ＳｉＧｅマルチ層に分割イオンを注入して、該シリコン／ＳｉＧｅ界面の下に欠陥ゾーンを生成する工程であって、注入された該イオンが突き出る範囲は、該シリコン基板の中、約１００〜５００ｎｍである、工程と、
該エピタキシャルシリコン／ＳｉＧｅマルチ層を絶縁体基板に移動させる工程と
を包含する、方法。
【請求項１７】
前記緩和ＳｉＧｅ層の厚さは、２５０〜３５０ｎｍの範囲内である、請求項１６に記載の方法。
【請求項１８】
前記分割イオンの注入は、プラズマ浸漬イオン注入によって行われる、請求項１６に記載の方法。
【請求項１９】
注入された前記分割イオンは、分子水素イオン（Ｈ２＋）を含む、請求項１６に記載の方法。
【請求項２０】
前記注入された分割イオンは、水素原子イオン（Ｈ＋）、ヘリウム、ホウ素、シリコン、アルゴン、またはこれらの任意の組み合わせを含む、請求項１６に記載の方法。
【請求項２１】
前記注入された分割イオンの量は、１０１６〜２×１０１７ｃｍ−２の範囲内である、請求項１６に記載の方法。
【請求項２２】
前記注入された分割イオンのエネルギーは、３００ｋｅＶ未満である、請求項１６に記載の方法。
【請求項２３】
前記分割イオン注入の前または後に、ホウ素、ヘリウム、およびシリコンから選択される種を用いる、１０１２〜１０１５ｃｍ−２の範囲内の量の前記ＳｉＧｅ層のさらなる注入をさらに包含する、請求項１６に記載の方法。
【請求項２４】
前記エピタキシャルシリコン層の厚さは、１０〜１００ｎｍの範囲内である、請求項１６に記載の方法。
【請求項２５】
前記エピタキシャルシリコン／ＳｉＧｅマルチ層を絶縁体基板に移動させる工程は、
シリコン基板の該エピタキシャルシリコン層を第２の基板上の絶縁体層に結合して、結合された複合基板を形成する工程と、
該複合基板を熱的にアニーリングして、前記欠陥ゾーンに沿って、該エピタキシャルシリコン／ＳｉＧｅマルチ層を分割する工程と
を包含する、請求項１６に記載の方法。
【請求項２６】
前記シリコン基板の上に緩和ＳｉＧｅ層を準備する工程は、
該シリコン基板の上にＳｉＧｅ層を堆積し、シリコン／ＳｉＧｅ界面が形成される工程と、
該ＳｉＧｅ層に緩和イオンを注入する工程と、
アニーリングして、該ＳｉＧｅ層を緩和ＳｉＧｅ層に変換する工程と
を包含する、請求項１６に記載の方法。
【請求項２７】
絶縁体基板上に歪みシリコンを形成する方法であって、
シリコン基板を提供する工程と、
該シリコン基板上に緩和ＳｉＧｅ層を準備し、シリコン／ＳｉＧｅ界面が形成される工程と、
該緩和ＳｉＧｅ層上にエピタキシャルシリコン層を堆積する工程と、
エピタキシャルシリコン／ＳｉＧｅマルチ層に分割イオンを注入して、該シリコン／ＳｉＧｅ界面の下に欠陥ゾーンを生成する工程と、
該シリコン基板のエピタキシャルシリコン層表面を第２の基板上の絶縁体層に結合して、結合された複合基板を形成する、工程と、
４００℃未満の温度で、該複合基板に対して低温アニーリングを行って、該欠陥ゾーンに沿って、該エピタキシャルシリコン／ＳｉＧｅマルチ層を分割する工程と、
ドライエッチングを行って、該シリコン基板の一部および該ＳｉＧｅ層の一部を除去する工程と、
４００℃よりも高い温度で、該複合基板に対して高温アニーリングを行って、結合を強める工程と、
研磨プロセスまたは選択的ウェットエッチングプロセス、あるいは、研磨および選択的ウェットエッチングプロセスの組み合わせによって、残りのＳｉＧｅ層をエッチングする工程と
を包含する、方法。
【請求項２８】
前記緩和ＳｉＧｅ層の厚さは、２５０〜３５０ｎｍの範囲内である、請求項２７に記載の方法。
【請求項２９】
前記分割イオンの注入は、プラズマ浸漬イオン注入によって行われる、請求項２７に記載の方法。
【請求項３０】
注入された前記分割イオンは、分子水素イオン（Ｈ２＋）を含む、請求項２７に記載の方法。
【請求項３１】
前記注入された分割イオンは、水素原子イオン（Ｈ＋）、ヘリウム、ホウ素、シリコン、アルゴン、またはこれらの任意の組み合わせを含む、請求項２７に記載の方法。
【請求項３２】
前記分割イオン注入の前または後に、ホウ素、ヘリウム、およびシリコンから選択される種を用いる、１０１２〜１０１５ｃｍ−２の範囲内の量の前記ＳｉＧｅ層のさらなる注入をさらに包含する、請求項２７に記載の方法。
【請求項３３】
前記低温アニーリング時間は４時間よりも短い、請求項２７に記載の方法。
【請求項３４】
前記高温アニーリング時間は１時間よりも短い請求項２７に記載の方法。
【請求項３５】
前記エピタキシャルシリコン層の厚さは、１０〜１００ｎｍの範囲内である、請求項２７に記載の方法。
【請求項３６】
前記注入された分割イオンが突き出る範囲は、前記シリコン基板の中、約１００〜５００ｎｍである、請求項２７に記載の方法。
【請求項３７】
前記注入された分割イオンの量は、１０１６〜２×１０１７ｃｍ−２の範囲内である、請求項２７に記載の方法。
【請求項３８】
前記注入された分割イオンのエネルギーは、３００ｋｅＶ未満である、請求項２７に記載の方法。
【請求項３９】
前記エピタキシャルシリコン層の厚さは、１０〜１００ｎｍの範囲内である、請求項２７に記載の方法。
【請求項４０】
前記シリコン基板の上に緩和ＳｉＧｅ層を準備する工程は、
該シリコン基板の上にＳｉＧｅ層を堆積し、シリコン／ＳｉＧｅ界面が形成される工程と、
該ＳｉＧｅ層に緩和イオンを注入する工程と、
アニーリングして、該ＳｉＧｅ層を緩和ＳｉＧｅ層に変換する工程と
を包含する、請求項２７に記載の方法。
【請求項４１】
絶縁体基板上に歪みシリコンを形成する方法であって、
シリコン基板を提供する工程と、
該シリコン基板上にＳｉＧｅ層を堆積し、シリコン／ＳｉＧｅ界面が形成される工程と、
該ＳｉＧｅ層に緩和イオンを注入する工程と、
緩和アニーリングして、該ＳｉＧｅ層を緩和ＳｉＧｅ層に変換する工程と、
該ＳｉＧｅ層を研磨およびクリーニングして、該ＳｉＧｅの表面を向上させる、工程と、
該緩和ＳｉＧｅ層の上にエピタキシャルシリコン層を堆積する工程と、
エピタキシャルシリコン／ＳｉＧｅマルチ層に分割イオンを注入して、該シリコン／ＳｉＧｅ界面の下に欠陥ゾーンを生成する工程であって、注入された該イオンが突き出る範囲は、該シリコン基板の中、約１００〜５００ｎｍである、工程と、
該シリコン基板のエピタキシャルシリコン層表面を第２の基板上の絶縁体層に結合して、結合された複合基板を形成する、工程と、
４００℃未満の温度で、該複合基板に対して低温アニーリングを行って、該欠陥ゾーンに沿って、該エピタキシャルシリコン／ＳｉＧｅマルチ層を分割する工程と、
ドライエッチングを行って、該シリコン基板の一部および該ＳｉＧｅ層の一部を除去する工程と、
４００℃よりも高い温度で、該複合基板に対して高温アニーリングを行って、結合を強める工程と、
研磨プロセスまたは選択的ウェットエッチングプロセス、あるいは、研磨および選択的ウェットエッチングプロセスの組み合わせによって、残りのＳｉＧｅ層をエッチングする工程と
を包含する、方法。
【請求項４２】
前記ＳｉＧｅ層の厚さは、２５０〜３５０ｎｍの範囲内である、請求項４１に記載の方法。
【請求項４３】
前記緩和イオンまたは分割イオンの注入は、プラズマ浸漬イオン注入によって行われる、請求項４１に記載の方法。
【請求項４４】
注入された前記緩和イオンまたは注入された前記分割イオンは、分子水素イオン（Ｈ２＋）を含む、請求項４１に記載の方法。
【請求項４５】
前記注入された緩和イオンまたは注入された分割イオンは、水素原子イオン（Ｈ＋）、ヘリウム、ホウ素、シリコン、アルゴン、またはこれらの任意の組み合わせを含む、請求項４１に記載の方法。
【請求項４６】
前記注入された緩和イオンが突き出る範囲は、シリコン／ＳｉＧｅ界面の近傍にある、請求項４１に記載の方法。
【請求項４７】
前記注入された緩和イオンが突き出る範囲は、前記シリコン基板の中、約１０〜３０ｎｍである、請求項４１に記載の方法。
【請求項４８】
前記注入された緩和イオンの量は、２×１０１４ｃｍ−２〜２×１０１６ｃｍ−２の範囲内である、請求項４１に記載の方法。
【請求項４９】
前記注入された緩和イオンのエネルギーは、１０〜１２０ｋｅＶの範囲内である、請求項４１に記載の方法。
【請求項５０】
前記ＳｉＧｅ層の堆積の前に、エピタキシャルシリコンバッファ層を堆積する工程をさらに包含する、請求項４１に記載の方法。
【請求項５１】
前記緩和イオン注入の前または後に、ホウ素、ヘリウム、およびシリコンから選択される種を用いる、１０１２〜１０１５ｃｍ−２の範囲内の量のＳｉＧｅ層のさらなる注入をさらに包含する、請求項４１に記載の方法。
【請求項５２】
前記緩和アニーリングは、４５０〜１０００℃の範囲内の温度で、０．１〜４時間の間の期間のアニーリングを含む、請求項４１に記載の方法。
【請求項５３】
前記緩和アニーリングは、約３５０〜４００℃で１０分間〜４時間のアニーリングおよびその後に続く４５０〜１０００℃で１〜６０分間のアニーリングの２工程アニーリングを含む、請求項４１に記載の方法。
【請求項５４】
前記エピタキシャルシリコン層の厚さは、１０〜３００ｎｍの範囲内である、請求項４１に記載の方法。
【請求項５５】
前記エピタキシャルシリコン層の堆積の前に、ＳｉＧｅ研磨工程および研磨後のクリーニング工程をさらに包含する、請求項４１に記載の方法。
【請求項５６】
前記注入された分割イオンの量は、１０１６〜２×１０１７ｃｍ−２の範囲内である、請求項４１に記載の方法。
【請求項５７】
前記注入された分割イオンのエネルギーは、３００ｋｅＶ未満である、請求項４１に記載の方法。
【請求項５８】
前記分割イオン注入の前または後に、ホウ素、ヘリウム、およびシリコンから選択される種を用いる、１０１２〜１０１５ｃｍ−２の範囲内の量の前記ＳｉＧｅ層のさらなる注入をさらに包含する、請求項４１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路（ＩＣ）構造およびプロセス、より具体的には、歪みシリコンオンインシュレータ（ＳＳＯＩ）構造を生成する、高速デバイス製造に有用な絶縁体上の歪みシリコン層の効率的な製造方法に関する。
【背景技術】
【０００２】
シリコンオンインシュレータ（ＳＯＩ）基板上に製造されるトランジスタは、バルクシリコンウェは基板上に製造される場合よりも、高速、低消費電力、および高密度であるなどのかなりの利点を有する。ＳＯＩ基板は、代表的には、バルクシリコンウェハ上の絶縁体層上の単結晶シリコンの薄い表面層からなる。薄い表面シリコン層は、トランジスタのシリコンチャネルであり、通常は、二酸化シリコンから作られる絶縁体層は、一般的には、埋め込み酸化物と呼ばれる。
【０００３】
ＳＯＩウェハは、動作するシリコン体積を低減し、トランジスタを絶縁することによって、トランジスタ性能を高める。薄い表面シリコン層は、トランジスタをオンまたはオフに切り替えるために、帯電される必要があるシリコンの体積を制限し、それにより、トランジスタの寄生容量を低減し、切り替え速度を速める。絶縁体層は、トランジスタを近傍のものから絶縁し、それにより、漏れ電流を低減し、トランジスタがより低い供給電力で動作することを可能にする。従って、トランジスタは、より小さくなり、高密度でパッケージングされることが可能になる。
【０００４】
ＳＯＩ基板は、代表的には、単結晶シリコンウェハへの酸素注入によって製造される。最近では、単結晶シリコン表面が、絶縁体表面を有するウェハと固く結合されている、ＳＯＩウェハ結合方法が導入されている。その後、複合基板は、単結晶シリコン薄膜が絶縁膜の上に残るまで、研磨またはエッチングされる。
【０００５】
ＳＯＩウェハ結合方法は、絶縁体基板上に配置される単結晶シリコン層が歪みをうけた状態でＳＳＯＩ（歪みシリコンオンインシュレータ）基板と呼ばれる、新たな種類のＳＯＩ基板を可能にする。歪み単結晶シリコン基板は、歪んでいないシリコン基板上に製造されたデバイスと比較して、デバイス性能が高められていることが実験で明らかにされている。可能な性能向上は、歪み誘発デバイスチャネルの帯域変更の導入による電子および正孔移動度向上に起因し、デバイスの駆動電流および相互コンダクタンスの増大、速い回路速度、低動作電圧、および低電力消費につながる。
【０００６】
ひずみシリコン層は、シリコンの格子定数とは異なる格子定数を有するシード層上に堆積されたシリコン層に加えられた応力の結果である。シード層の格子定数がより大きい／小さい場合、シリコン層は一致するために伸長／収縮しようとし、したがって、二軸の引張り／圧縮応力にさらされ、引張り／圧縮ひずみシリコン層が形成される。例えば、ゲルマニウムの格子定数は、シリコンの格子定数よりも、約４．２％大きく、シリコンゲルマニウム合金の格子定数は、ゲルマニウム濃度に対して直線的である。結果として、ゲルマニウムを５０％含むＳｉＧｅ合金の格子定数は、シリコンの格子定数の約１．０２倍の大きさである。緩和シリコンゲルマニウム（ＳｉＧｅ）層上にエピタキシャルシリコン層を堆積することによって、エピタキシャルシリコン層は、引っ張り応力にさらされ、トランジスタデバイス歪みチャネルに適した単結晶歪みシリコン層になる。
【０００７】
ＳＯＩ結合技術と同様に、ＳＳＯＩ基板の製造は、概して、以下の工程を含む。
【０００８】
−ＳｉＧｅなどの歪み誘発シード層を堆積し、その後歪みシリコン層を堆積することによって、シリコン基板上に薄い歪みシリコン層を準備する。
【０００９】
−歪みシリコン層の下にあるシリコン基板に水素分割注入して、表面下の微小割れの領域を生成する。
【００１０】
−シリコン基板の絶縁体基板への基板結合プロセスを行って、複合基板を作製する。
【００１１】
−熱アニーリングを行って、歪みシリコン層の水素注入領域に沿った部分をシリコン基板から分離させる基板の微小割れを成長させる。
【００１２】
−ＳＳＯＩ基板の表面研磨をおこなって、絶縁体基板上の歪みシリコン層の平滑な表面を得る。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
従来技術によるＳＳＯＩプロセスの主な欠点は、劈開面が歪みシリコン層に近いことに起因する、歪みシリコン層の損傷の可能性である。約４×１０１６の水素分割注入量は、シリコン基板に十分な欠陥および転位を生成する可能性がある。この損傷は、ほとんど、突き出た範囲の近傍であるが、一部の損傷および転位は、歪みシリコン層に伝わり得る。低コスト水素注入の代替物である、プラズマ浸漬イオン注入プロセスについては、損傷のゾーンはより広く、歪みシリコンはより影響を受ける。欠陥および転位の伸長は、同じマトリクス材料内で非常に遠くまで進み得、界面または境界がない場合には歪みシリコン層まで達する。
【００１４】
また、ひずみシリコン層を生成する従来技術による方法において、従来の慣例は、均一または徐々に変化したＳｉＧｅ層を数ミクロンまで成長させて、応力を解放し、ＳｉＧｅ層を緩和するために、ＳｉＧｅ層を通じて不適合転位が形成し始める十分な応力を生成させることであった。しかし、厚いＳｉＧｅ層の成長には、いくつかの不利な点がある。第１に、数マイクロメートルのＳｉＧｅでは、集積は容易ではなく、費用効果は高くない。第２に、この厚いＳｉＧｅ層における高い欠陥密度、約１０４〜１０７ｃｍ−２は、デバイス性能の大きな影響を与え得る。より重要な点は、このＳｉＧｅ層の厚さは、歪みシリコン適用に高い度合いの緩和が必要であるため、容易には低減されることができないということである。
【００１５】
他の不利な点として、結合強度を高めるための長い低温アニーリングから、シリコン層を分割するための高温アニーリング、および局所的な不均一加熱まで、従来技術によるＳＳＯＩ製造プロセスに伴う高い応力がある。アニーリング後の水素イオンが注入されたシリコンウェハ表面における高い応力の解放に起因するふくれおよびクレーターの形成は、周知であり、現在もＳＳＯＩ製造プロセスにおける主な問題点のうちの１つである。応力が強められることを防ぐ方法のうちの１つは、歪みシリコン層をパターニングすることである。例えば、同じ筆頭発明者および共通の譲受人による、同時係属出願中の「Ｍｅｔｈｏｄｓ  ｏｆ  ｍａｋｉｎｇ  ｒｅｌａｘｅｄ  ｓｉｌｉｃｏｎ−ｇｅｒｍａｎｉｕｍ  ｏｎ  ｉｎｓｕｌａｔｏｒ  ｖｉａ  ｌａｙｅｒ  ｔｒａｎｓｆｅｒ」および「Ｍｅｔｈｏｄ  ｏｆ  ｍａｋｉｎｇ  ｒｅｌａｘｅｄ  ｓｉｌｉｃｏｎ−ｇｅｒｍａｎｉｕｍ  ｏｎ  ｉｎｓｕｌａｔｏｒ  ｖｉａ  ｌａｙｅｒ  ｔｒａｎｓｆｅｒ  ｗｉｔｈ  ｓｔｒｅｓｓ  ｒｅｄｕｃｔｉｏｎ」を参照されたい。
【課題を解決するための手段】
【００１６】
（発明の要旨）
本発明は、歪みシリコン層が絶縁体基板上に直接存在するＳＳＯＩ（歪みシリコンオンインシュレータ）基板を製造する方法を開示する。本発明のＳＳＯＩ製造プロセスは、従来技術によるプロセスの様々な欠点に対処し、３つの新規なアプローチを含む。
【００１７】
１．薄い緩和ＳｉＧｅ層の歪み誘発層としての使用。さらなる水素注入およびアニーリング工程が用いられて、ＳｉＧｅ層の緩和が促進される。したがって、堆積されたＳｉＧｅ層は、２５０〜３５０ｎｍの範囲内であり得、他の発明者らによって以前に報告されていた数ミクロンという厚さよりもずっと薄い。本発明の薄い緩和ＳｉＧｅ層プロセスは、より良好な集積を提供し、費用対効果がより高い。
【００１８】
２．水素注入を用いるウェハ分割工程において、歪みシリコン層から遠くで、歪み誘発層の下での表面下の微小割れの形成によって、歪みシリコン層における欠陥および転位を最小限にすること。ＳｉＧｅ層よりもずっと下で、シリコン基板の中の遠いところまで水素を注入することによって、曲がりくねって続く転位が、基板シリコンとＳｉＧｅ層との間の界面のために、最上の歪みシリコン層まで容易に伝わらない。
【００１９】
３．ＳＳＯＩ膜移動の製造のための２工程のアニーリング／薄くする方法。移動膜の下の基板に対して必要な結合力がずっと低い、基板を薄くするプロセスの利点を利用して、ＳＳＯＩ製造プロセスのための２工程のアニーリング／薄くする方法が、移動膜のふくれまたは剥がれ形成を低減するためにうまく発展される。２工程のアニーリング／薄くする方法は、基本的には、ウェハ分割のための低温での第１のアニーリングと、その後に続く、複合基板を高い温度での第２のアニーリングならびに最終的なＣＭＰまたは選択的ウェットエッチングで処理する前の、接着力を失わせることなく移動膜の厚さを低減するためのドライエッチングプロセスを含む。
【００２０】
本発明のＳＳＯＩ製造プロセスは、さらに、カーボンドープシリコンまたはカーボンドープシリコンゲルマニウムなどのシリコン化合物、ＧａＡｓまたはＩｎＰなどの化合物半導体基板、あるいは、シリコン、シリコン化合物および化合物半導体材料を混合したものに適用され得る。
【００２１】
本発明の絶縁体基板上に歪みシリコンを形成する方法は、シリコン基板を提供する工程と、該シリコン基板上にＳｉＧｅ層を堆積し、シリコン／ＳｉＧｅ界面が形成される工程と、該ＳｉＧｅ層に緩和イオンを注入する工程と、アニーリングして、該ＳｉＧｅ層を緩和ＳｉＧｅ層に変換する工程と、該緩和ＳｉＧｅ層の上にエピタキシャルシリコン層を堆積する工程と、エピタキシャルシリコン／ＳｉＧｅマルチ層を絶縁体基板に移動させる工程とを包含し、それにより上記目的が達成される。
【００２２】
前記ＳｉＧｅ層の厚さは、２５０〜３５０ｎｍの範囲内であり得る。
【００２３】
前記緩和イオン注入は、プラズマ浸漬イオン注入によって行われ得る。
【００２４】
注入された前記緩和イオンは、分子水素イオン（Ｈ２＋）を含み得る。
【００２５】
前記注入された緩和イオンは、水素原子イオン（Ｈ＋）、ヘリウム、ホウ素、シリコン、アルゴン、またはこれらの任意の組み合わせを含み得る。
【００２６】
前記注入された緩和イオンが突き出る範囲は、シリコン／ＳｉＧｅ界面の近傍にあり得る。
【００２７】
前記注入された緩和イオンが突き出る範囲は、前記シリコン基板の中、約１０〜３０ｎｍであり得る。
【００２８】
前記注入された緩和イオンの量は、２×１０１４ｃｍ−２〜２×１０１６ｃｍ−２の範囲内であり得、該注入された緩和イオンのエネルギーは、１０〜１２０ｋｅＶの範囲内であり得る。
【００２９】
前記ＳｉＧｅ層の堆積の前に、シリコンバッファ層を堆積する工程をさらに包含し得る。
【００３０】
この方法は、前記緩和イオン注入の前または後に、ホウ素、ヘリウム、およびシリコンから選択される種を用いる、１０１２〜１０１５ｃｍ−２の範囲内の量のＳｉＧｅ層のさらなる注入をさらに包含し得る。
【００３１】
前記アニーリングは、３５０〜１０００℃の範囲内の温度で、０．１〜４時間の間の期間のアニーリングを含み得る。
【００３２】
前記アニーリングは、約３５０〜４００℃で１０分間〜４時間のアニーリングおよびその後に続く４５０〜１０００℃で１〜６０分間のアニーリングの２工程アニーリングを含み得る。
【００３３】
前記エピタキシャルシリコン層の厚さは、１０〜１００ｎｍの範囲内であり得る。
【００３４】
この方法は、前記エピタキシャルシリコン層の堆積の前に、ＳｉＧｅ研磨工程および研磨後のクリーニング工程をさらに包含し得る。
【００３５】
前記エピタキシャルシリコン／ＳｉＧｅマルチ層を絶縁体基板に移動させる工程は、該エピタキシャルシリコン／ＳｉＧｅマルチ層に分割イオンを注入して、エピタキシャルシリコン／ＳｉＧｅ界面の下に欠陥ゾーンを生成する工程と、シリコン基板の該エピタキシャルシリコン層を第２の基板上の絶縁体層に結合して、結合された複合基板を形成する工程と、該複合基板を熱的にアニーリングして、該欠陥ゾーンに沿って、該エピタキシャルシリコン／ＳｉＧｅマルチ層を分割する工程とを包含し得る。
【００３６】
本発明の絶縁体基板上に歪みシリコンを形成する方法は、シリコン基板を提供する工程と、該シリコン基板上に緩和ＳｉＧｅ層を準備し、シリコン／ＳｉＧｅ界面が形成される工程と、該緩和ＳｉＧｅ層上にエピタキシャルシリコン層を堆積する工程と、エピタキシャルシリコン／ＳｉＧｅマルチ層に分割イオンを注入して、該シリコン／ＳｉＧｅ界面の下に欠陥ゾーンを生成する工程であって、注入された該イオンが突き出る範囲は、該シリコン基板の中、約１００〜５００ｎｍである、工程と、該エピタキシャルシリコン／ＳｉＧｅマルチ層を絶縁体基板に移動させる工程とを包含し得る。
【００３７】
前記緩和ＳｉＧｅ層の厚さは、２５０〜３５０ｎｍの範囲内であり得る。
【００３８】
前記分割イオンの注入は、プラズマ浸漬イオン注入によって行われ得る。
【００３９】
注入された前記分割イオンは、分子水素イオン（Ｈ２＋）を含み得る。
【００４０】
前記注入された分割イオンは、水素原子イオン（Ｈ＋）、ヘリウム、ホウ素、シリコン、アルゴン、またはこれらの任意の組み合わせを含み得る。
【００４１】
前記注入された分割イオンの量は、１０１６〜２×１０１７ｃｍ−２の範囲内であり得る。
【００４２】
前記注入された分割イオンのエネルギーは、３００ｋｅＶ未満であり得る。
【００４３】
この方法は、前記分割イオン注入の前または後に、ホウ素、ヘリウム、およびシリコンから選択される種を用いる、１０１２〜１０１５ｃｍ−２の範囲内の量の前記ＳｉＧｅ層のさらなる注入をさらに包含し得る。
【００４４】
前記エピタキシャルシリコン層の厚さは、１０〜１００ｎｍの範囲内であり得る。
【００４５】
前記エピタキシャルシリコン／ＳｉＧｅマルチ層を絶縁体基板に移動させる工程は、シリコン基板の該エピタキシャルシリコン層を第２の基板上の絶縁体層に結合して、結合された複合基板を形成する工程と、該複合基板を熱的にアニーリングして、前記欠陥ゾーンに沿って、該エピタキシャルシリコン／ＳｉＧｅマルチ層を分割する工程とを包含し得る。
【００４６】
前記シリコン基板の上に緩和ＳｉＧｅ層を準備する工程は、該シリコン基板の上にＳｉＧｅ層を堆積し、シリコン／ＳｉＧｅ界面が形成される工程と、該ＳｉＧｅ層に緩和イオンを注入する工程と、アニーリングして、該ＳｉＧｅ層を緩和ＳｉＧｅ層に変換する工程とを包含し得る。
【００４７】
本発明の絶縁体基板上に歪みシリコンを形成する方法であって、シリコン基板を提供する工程と、該シリコン基板上に緩和ＳｉＧｅ層を準備し、シリコン／ＳｉＧｅ界面が形成される工程と、該緩和ＳｉＧｅ層上にエピタキシャルシリコン層を堆積する工程と、エピタキシャルシリコン／ＳｉＧｅマルチ層に分割イオンを注入して、該シリコン／ＳｉＧｅ界面の下に欠陥ゾーンを生成する工程と、該シリコン基板のエピタキシャルシリコン層表面を第２の基板上の絶縁体層に結合して、結合された複合基板を形成する、工程と、４００℃未満の温度で、該複合基板に対して低温アニーリングを行って、該欠陥ゾーンに沿って、該エピタキシャルシリコン／ＳｉＧｅマルチ層を分割する工程と、ドライエッチングを行って、該シリコン基板の一部および該ＳｉＧｅ層の一部を除去する工程と、４００℃よりも高い温度で、該複合基板に対して高温アニーリングを行って、結合を強める工程と、研磨プロセスまたは選択的ウェットエッチングプロセス、あるいは、研磨および選択的ウェットエッチングプロセスの組み合わせによって、残りのＳｉＧｅ層をエッチングする工程とを包含し、それにより上記目的が達成される。
【００４８】
前記緩和ＳｉＧｅ層の厚さは、２５０〜３５０ｎｍの範囲内であり得る。
【００４９】
前記分割イオンの注入は、プラズマ浸漬イオン注入によって行われ得る。
【００５０】
注入された前記分割イオンは、分子水素イオン（Ｈ２＋）を含み得る。
【００５１】
前記注入された分割イオンは、水素原子イオン（Ｈ＋）、ヘリウム、ホウ素、シリコン、アルゴン、またはこれらの任意の組み合わせを含み得る。
【００５２】
この方法は、前記分割イオン注入の前または後に、ホウ素、ヘリウム、およびシリコンから選択される種を用いる、１０１２〜１０１５ｃｍ−２の範囲内の量の前記ＳｉＧｅ層のさらなる注入をさらに包含し得る。
【００５３】
前記低温アニーリング時間は４時間よりも短くてもよい。
【００５４】
前記高温アニーリング時間は１時間よりも短くてもよい。
【００５５】
前記エピタキシャルシリコン層の厚さは、１０〜１００ｎｍの範囲内であり得る。
【００５６】
前記注入された分割イオンが突き出る範囲は、前記シリコン基板の中、約１００〜５００ｎｍであり得る。
【００５７】
前記注入された分割イオンの量は、１０１６〜２×１０１７ｃｍ−２の範囲内であり得る。
【００５８】
前記注入された分割イオンのエネルギーは、３００ｋｅＶ未満であり得る。
【００５９】
前記エピタキシャルシリコン層の厚さは、１０〜１００ｎｍの範囲内であり得る。
【００６０】
前記シリコン基板の上に緩和ＳｉＧｅ層を準備する工程は、該シリコン基板の上にＳｉＧｅ層を堆積し、シリコン／ＳｉＧｅ界面が形成される工程と、該ＳｉＧｅ層に緩和イオンを注入する工程と、アニーリングして、該ＳｉＧｅ層を緩和ＳｉＧｅ層に変換する工程とを包含し得る。
【００６１】
本発明の絶縁体基板上に歪みシリコンを形成する方法は、シリコン基板を提供する工程と、該シリコン基板上にＳｉＧｅ層を堆積し、シリコン／ＳｉＧｅ界面が形成される工程と、該ＳｉＧｅ層に緩和イオンを注入する工程と、緩和アニーリングして、該ＳｉＧｅ層を緩和ＳｉＧｅ層に変換する工程と、該ＳｉＧｅ層を研磨およびクリーニングして、該ＳｉＧｅの表面を向上させる、工程と、該緩和ＳｉＧｅ層の上にエピタキシャルシリコン層を堆積する工程と、エピタキシャルシリコン／ＳｉＧｅマルチ層に分割イオンを注入して、該シリコン／ＳｉＧｅ界面の下に欠陥ゾーンを生成する工程であって、注入された該イオンが突き出る範囲は、該シリコン基板の中、約１００〜５００ｎｍである、工程と、該シリコン基板のエピタキシャルシリコン層表面を第２の基板上の絶縁体層に結合して、結合された複合基板を形成する、工程と、４００℃未満の温度で、該複合基板に対して低温アニーリングを行って、該欠陥ゾーンに沿って、該エピタキシャルシリコン／ＳｉＧｅマルチ層を分割する工程と、ドライエッチングを行って、該シリコン基板の一部および該ＳｉＧｅ層の一部を除去する工程と、４００℃よりも高い温度で、該複合基板に対して高温アニーリングを行って、結合を強める工程と、研磨プロセスまたは選択的ウェットエッチングプロセス、あるいは、研磨および選択的ウェットエッチングプロセスの組み合わせによって、残りのＳｉＧｅ層をエッチングする工程とを包含し、それにより上記目的が達成される。
【００６２】
前記ＳｉＧｅ層の厚さは、２５０〜３５０ｎｍの範囲内であり得る。
【００６３】
前記緩和イオンまたは分割イオンの注入は、プラズマ浸漬イオン注入によって行われ得る。
【００６４】
注入された前記緩和イオンまたは注入された前記分割イオンは、分子水素イオン（Ｈ２＋）を含み得る。
【００６５】
前記注入された緩和イオンまたは注入された分割イオンは、水素原子イオン（Ｈ＋）、ヘリウム、ホウ素、シリコン、アルゴン、またはこれらの任意の組み合わせを含み得る。
【００６６】
前記注入された緩和イオンが突き出る範囲は、シリコン／ＳｉＧｅ界面の近傍にあり得る。
【００６７】
前記注入された緩和イオンが突き出る範囲は、前記シリコン基板の中、約１０〜３０ｎｍであり得る。
【００６８】
前記注入された緩和イオンの量は、２×１０１４ｃｍ−２〜２×１０１６ｃｍ−２の範囲内であり得る。
【００６９】
前記注入された緩和イオンのエネルギーは、１０〜１２０ｋｅＶの範囲内であり得る。
【００７０】
この方法は、前記ＳｉＧｅ層の堆積の前に、エピタキシャルシリコンバッファ層を堆積する工程をさらに包含し得る。
【００７１】
この方法は、前記緩和イオン注入の前または後に、ホウ素、ヘリウム、およびシリコンから選択される種を用いる、１０１２〜１０１５ｃｍ−２の範囲内の量のＳｉＧｅ層のさらなる注入をさらに包含し得る。
【００７２】
前記緩和アニーリングは、４５０〜１０００℃の範囲内の温度で、０．１〜４時間の間の期間のアニーリングを含み得る。
【００７３】
前記緩和アニーリングは、約３５０〜４００℃で１０分間〜４時間のアニーリングおよびその後に続く４５０〜１０００℃で１〜６０分間のアニーリングの２工程アニーリングを含み得る。
【００７４】
前記エピタキシャルシリコン層の厚さは、１０〜３００ｎｍの範囲内であり得る。
【００７５】
この方法は、前記エピタキシャルシリコン層の堆積の前に、ＳｉＧｅ研磨工程および研磨後のクリーニング工程をさらに包含し得る。
【００７６】
前記注入された分割イオンの量は、１０１６〜２×１０１７ｃｍ−２の範囲内であり得る。
【００７７】
前記注入された分割イオンのエネルギーは、３００ｋｅＶ未満であり得る。
【００７８】
この方法は、前記分割イオン注入の前または後に、ホウ素、ヘリウム、およびシリコンから選択される種を用いる、１０１２〜１０１５ｃｍ−２の範囲内の量の前記ＳｉＧｅ層のさらなる注入をさらに包含し得る。
【発明を実施するための最良の形態】
【００７９】
本発明のＳＳＯＩ製造プロセスの新規性は、以下の通りである。
【００８０】
−薄い緩和ＳｉＧｅ層の歪み誘発層としての使用。
【００８１】
−歪みシリコン層から離れた表面下の微小割れの形成。
【００８２】
−ふくれまたは剥がれを形成しない膜移動プロセス。
【００８３】
（１．薄い緩和ＳｉＧｅ層の歪み誘発層としての使用）
本発明は、厚さ５００ｎｍ未満、好ましくは、２５０〜３５０ｎｍの、２０％よりも高いゲルマニウム濃度を有することが好ましい、変化した組成または固定された組成の薄い緩和ＳｉＧｅ層を準備する方法を開示する。この方法は、薄いＳｉＧｅ層を堆積する工程と、ＳｉＧｅ層をイオンの緩和注入にさらす工程と、注入されたＳｉＧｅ層をアニーリングして、注入された、堆積されたままの圧縮ＳｉＧｅ層を緩和ＳｉＧｅ層に変換する。
【００８４】
ＳｉＧｅがシリコン基板上に堆積されるので、堆積されたままのＳｉＧｅは、下にあるシリコン基板の格子定数に従うことによって、圧縮的に歪む。緩和水素注入は、ＳｉＧｅ層の下のＳｉ領域において、欠陥および転位を生成し得、アニーリング工程は、薄いＳｉＧｅの緩和を誘発し得る。緩和注入量は、その目的が基板微小割れではなく不適合転位を作り出すことであるので、分割注入よりずっと少ない。
【００８５】
開示された注入緩和方法は、様々なイオン種、例えば、イオン化された原子水素（Ｈ＋）、イオン化された分子水素（Ｈ２＋）、ヘリウム、ホウ素、シリコン、アルゴン、またはこれらの組み合わせなどを利用し得る。イオン化された水素（Ｈ＋）が一般的に用いられるが、この注入プロセスは、長い注入時間のため、高価である。本発明において、注入された水素緩和は、Ｍａａらによる米国特許第６，５６２，７０３号に記載されているように分子水素イオン（Ｈ２＋）によるものが好ましい。この特許は、「Ｍｏｌｅｃｕｌａｒ  ｈｙｄｒｏｇｅｎ  ｉｍｐｌａｎｔａｔｉｏｎ  ｍｅｔｈｏｄ  ｆｏｒ  ｆｏｒｍｉｎｇ  ａ  ｒｅｌａｘｅｄ  ｓｉｌｉｃｏｎ  ｇｅｒｍａｎｉｕｍ  ｌａｙｅｒ  ｗｉｔｈ  ｈｉｇｈ  ｇｅｒｍａｎｉｕｍ  ｃｏｎｔｅｎｔ」という名称の、同じ筆頭発明者および同じ譲受人の、２００３年５月１３日のものであり、本明細書中、参考として援用される。ＳｉＧｅの緩和において単イオン化分子水素（Ｈ２＋）注入を用いることは、この注入プロセスが、２倍のエネルギーおよび半分の電流で、行われ得るので、処理時間およびコストにおける低減につながる。
【００８６】
基本的に、この方法は、ＳｉＧｅ層の厚さが１００〜５００ｎｍの範囲内である、シリコンバッファ層の上に重なる単結晶ＳｉＧｅの層の堆積を、下にあるシリコンバッファそうへと突き出る範囲が約１０〜３０ｎｍであるイオン化された分子水素（Ｈ２＋）を用いる注入、および、その後の、薄い緩和ＳｉＧｅ層を形成するための注入された層のアニーリングとともに含む。シリコンバッファ層があることによって、ＳｉＧｅ成長にフレッシュなＳｉ表面を供給する役割が果たされているが、絶対に必要なものではない。
【００８７】
歪みＳｉＧｅ膜を緩和するために単イオン化分子水素（Ｈ２＋）を用いることは、一連の実験によって明らかにされている。ＳｉＧｅ／シリコン界面における２０％からウェハ表面における約３０％まで変化する、変化するゲルマニウムプロフィールを有する、約３００ｎｍのエピタキシャルＳｉＧｅ膜は堆積される。堆積されたままの膜は、シリコン基板と格子適合するまで歪まされる。その後、ＳｉＧｅ膜には、５８〜６６ｋｅＶおよび１５５ｋｅＶのエネルギーで１×１０１６ｃｍ−２〜４．５×１０１６ｃｍ−２のＨ２＋イオンが注入され、アルゴン雰囲気下、６５０〜８００℃で、９〜３０分間アニーリングされる。
【００８８】
ＳｉＧｅ表面のノマルスキー顕微鏡画像およびＳｉ（２２４）基板ピーク近傍のｘ線回折（ＸＲＤ）相互スペースマップが観察される。注入が浅すぎる場合、ＳｉＧｅ膜は、高い度合いの格子緩和を有するが、格子面は十分に配向されず（幅広いＸＲＤを与える）、表面が粗くなる。より高い注入エネルギー（〜６０ｋｅＶ）を用いることによって、ＳｉＧｅ膜は、依然として、８０％よりも高い格子緩和を有するが、表面の粗さは、かなり低減される。さらに高い注入エネルギー（〜１５５ｋｅＶ）においては、膜緩和は大幅に低減し（〜１％）、アニーリング時間がより長くなっても変わらないが、表面は非常に平滑である。
【００８９】
緩和注入の大きな効果は、Ｈ２＋注入の深さである。高いエネルギーでは、欠陥のゾーンは、シリコン領域よりもずっと下であり、不適合転位を形成するソースは、上方ＳｉＧｅ領域から遠すぎて、ほとんど緩和が検出されない。低いエネルギーでは、欠陥ゾーンは、ＳｉＧｅ領域内にあり、高い緩和が達成されるが、表面の粗さにおいて犠牲を払っている。したがって、注入エネルギーおよび量を調節することによって、良好な結晶品質および平滑な表面を維持しつつ十分な格子緩和を提供する、妥協点が見出される。注入イオンが突き出る好ましい範囲は、ＳｉＧｅ／シリコン基板界面の近傍にあり、シリコン基板の中１０〜３０ｎｍの範囲がより好ましい。さらに、ＳｉＧｅ緩和の間に発生する表面のうねりに起因する表面の粗さは、緩和後の研磨、例えば、ＣＭＰ（化学機械的研磨）によってなくすことができる。緩和ＳｉＧｅは、表面に自然の酸化物層がない限り、一貫した信頼できる研磨速度を示す。ＣＭＰ後のさらなる表面クリーニング工程が、ＳｉＧｅのエッチングを最小限にするために、調整されたＳＣ−１（Ｈ２Ｏ：Ｈ２Ｏ２：ＮＨ４ＯＨ＝５：１：１溶液およびその変形）を用いて行われ得、その後、標準的なＳＣ−２（Ｈ２Ｏ：Ｈ２Ｏ２：ＨＣｌ＝５：１：１溶液およびその変形）クリーニングが行われ得る。したがって、低エネルギーを用いて高い緩和を達成し、その後、膜の粗さを低減するためにＳｉＧｅ膜をＣＭＰプロセスで処理するプロセスが好ましい。
【００９０】
薄い緩和ＳｉＧｅを堆積する方法の新規性は、本発明において、ＳＳＯＩ基板の製造プロセスに利用される。より薄いＳｉＧｅシード層を用いることによって、上述したＳＳＯＩ製造プロセスにおける厚いＳｉＧｅシード層に関連する様々な問題点が、解決されるか、または、大幅に低減される。
【００９１】
本発明のＳＳＯＩ製造プロセスの第１の実施形態は、薄い緩和ＳｉＧｅシード層の製造プロセスを利用し、以下の工程を含む。
【００９２】
−シリコン基板を準備する
−イオン注入によって薄い緩和ＳｉＧｅシード層を準備する
＊シリコン基板の上にＳｉＧｅ層を堆積する
＊イオンをＳｉＧｅ層に注入する
＊アニーリングして、ＳｉＧｅ層を緩和ＳｉＧｅ層に変換する
＊ＳｉＧｅ層表面を研磨し、研磨後クリーニングを行う
−緩和ＳｉＧｅ層の上にエピタキシャルシリコン層を堆積し、歪みシリコン層を生成する
−エピタキシャルシリコン／ＳｉＧｅマルチ層を絶縁体層に移動させる
＊イオンをエピタキシャルシリコン／ＳｉＧｅマルチ層に注入して、欠陥ゾーンをエピタキシャルシリコン／ＳｉＧｅ界面の下に生成する
＊シリコン基板のエピタキシャルシリコン層表面を第２の基板上の絶縁体層に結合して、結合された複合基板を形成する
＊複合基板を熱的にアニーリングして、エピタキシャルシリコン／ＳｉＧｅマルチ層を欠陥ゾーンに沿って分割する
イオン注入法によって緩和ＳｉＧｅを達成するプロセスの範囲は以下の通りである。ＳｉＧｅ濃度は、ゲルマニウム濃度が２０％よりも高いことが好ましい。ＳｉＧｅは変化した、または一定のゲルマニウム濃度を有し得る。ＳｉＧｅ層の厚さは、１００〜５００ｎｍの範囲であり、２５０〜３５０ｎｍが好ましい。ＳｉＧｅ堆積温度は、４００〜６００℃の範囲であることが好ましい。イオンの注入量は、２×１０１４ｃｍ−２〜２×１０１６ｃｍ−２の範囲内であり、エネルギーは、１０〜１２０ｋｅＶの範囲内である。注入範囲は、ＳｉＧｅ層とシリコン基板との界面の近傍であり、下にあるシリコン基板の中、約１０〜３０ｎｍであることが好ましい。アニーリングプロセスは、２５０〜１０００℃の範囲内の温度で、０．１分〜４時間の間の期間にわたって行われるか、あるいは、低温アニーリング工程（約２５０℃、１０分間）およびその後に続く高温アニーリング工程（約６５０〜１０００℃、０．１〜３０分）の２工程アニーリングプロセスである。エピタキシャルシリコン層の厚さは、１０〜１００ｎｍの間である。
【００９３】
このプロセス範囲内で、この方法は、シリコン層のための歪み誘発シード層として機能する、２０％よりも高いゲルマニウム含有量を有し、薄い（１００〜５００ｎｍ）、緩和した平滑なＳｉＧｅ膜を生成する。さらに、Ｈ２＋が単独で注入されてもよいし、ホウ素、ヘリウム、シリコン、または他の種とともに注入されてもよい。さらに、イオン化分子水素（Ｈ２＋）、イオン化原子水素（Ｈ＋）、ヘリウム、ホウ素、シリコン、アルゴン、またはこれらの任意の組み合わせなどの様々なイオン種を用いて、従来の単一エネルギービーム線注入の技術、または、新しいプラズマ浸漬イオン注入の技術が用いられてもよい。
【００９４】
（２．歪みシリコン層の下の表面下微小割れの形成）
従来技術による分割注入プロセスは、代表的には、５０〜１５０ｋｅＶ、通常は、９０ｋｅＶのエネルギーで行われ、量は２×１０１６〜１０１７であり、約０．５〜１μｍの深さの範囲まで進んでいた。このプロセスの主な欠点は、劈開面が歪みシリコン層に近く、損傷が突き出た範囲のほとんど近傍であっても、いくつかの欠陥および転位が歪みシリコン層に伝わり得ることである。ＳｉＧｅシード層は、代表的には、１ミクロンの厚さの範囲内であるので、分割注入が、あらゆる界面または境界なしに、ＳｉＧｅ層内であるということは、転位の伸長をさらに容易にする。このことは、７５ｋｅＶ、Ｈ２＋種、４×１０１６の量、０．３５μｍの範囲を用いる、「ＳｉＧｅ−ｆｒｅｅ  ｓｔｒａｉｎｅｄ  ＳＩ  ｏｎ  ｉｎｓｕｌａｔｏｒ  ｂｙ  ｗａｆｅｒ  ｂｏｎｄｉｎｇ  ａｎｄ  ｌａｙｅｒ  ｔｒａｎｓｆｅｒ」（Ｔ．Ａ．Ｌａｎｇｄｏら、Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  Ｌｅｔｔｅｒｓ、Ｖｏｌ．８２、Ｎｕｍｂｅｒ２４、２００３年６月１６日、４２５６〜４２５８ページ）に記載されている通りである。
【００９５】
シリコン基板と緩和ＳｉＧｅ層との間の界面があることは、欠陥および転位が伝わることに対する良好な障壁であると分かっている。薄いＳｉＧｅ膜の緩和実験と同様に、６２ｋｅＶでのシリコン基板のずっと中までのＳｉＧｅ／シリコン界面近傍の分割注入は、アニーリング後の欠陥および転位の伝わり方に大きな違いを示す。１５５ｋｅＶでは、欠陥ゾーンは、ＳｉＧｅ／シリコン基板界面の下、ほぼ５００ｎｍであり、おそらくは、欠陥ゾーンがシリコン領域よりもずっと下であるため、ＳｉＧｅ層に達する欠陥の伝わりは無視できるものとなる。厚いシリコン層は、ウェハ分割後の上方部への転位の積み重なりを制限し、ＳｉＧｅに転移をほとんど残さないことが期待される。
【００９６】
これらの実験に基づいて、本発明のＳＳＯＩ製造プロセスは、バルクシリコン／ＳｉＧｅ界面の下、約３００〜５００ｎｍに目標が定められた分割注入範囲を有するプロセスを開示する。歪みシリコン層から遠いシリコン領域の深いところまで分割注入することによって、シリコン／ＳｉＧｅ界面と一緒のシリコン層のバルク厚は、欠陥および転位が伝わることを防ぎ、より高い品質の歪みシリコンチャネル層が得られる。
【００９７】
薄い緩和ＳｉＧｅは、従来技術の厚いＳｉＧｅに用いられる同様の注入エネルギーおよび量が十分であるので、深い分割注入をより容易にする。分割注入は、３００ｋｅＶ未満のエネルギーであることが好ましく、約１４０ｋｅＶであることがより好ましい。量は、１０１６ｃｍ−２〜２×１０１７ｃｍ−２の範囲内であり、４×１０１６ｃｍ−２が好ましい。
【００９８】
深い注入プロセスはまた、ＰＩＩＩ（プラズマ浸漬イオン注入）を用いることを可能にする。ＰＩＩＩプラズマ注入シリコンにおいては損傷ゾーンがずっと幅広いので、ＰＩＩＩは、低コスト水素注入の代替物となり得る。プラズマ浸漬イオン注入は新しい技術であり、低コストでの多量注入の見込みがあり、ＳＳＯＩ製造プロセスにおいて用いられる可能性がある。プラズマ浸漬において、注入の深さは、加速電圧によって制御され、加速電圧を増大させる適切な機器調節を行うことが出来る場合、高エネルギー注入にも用いられ得る。従来の単一エネルギービーム線イオン注入において、損傷は、注入イオンが突き出た範囲の近傍においてのみ発生していたが、水素プラズマ注入シリコンにおいては、損傷層は、異なる深さまで注入されるプラズマからの異なるイオン種に起因して、非常に広い。損傷ゾーンを、バルクシリコン／ＳｉＧｅシード層界面のずっと下に導入することによって、プラズマ浸漬イオン注入技術は、最上の歪みシリコン層の損傷がより少ない状態で、ＳＳＯＩの製造プロセスに適用され得る。
【００９９】
本発明のＳＳＯＩ製造プロセスの第２の実施形態は、深い分割注入の製造プロセスを利用し、以下の工程を含む。
【０１００】
−シリコン基板を準備する
−シリコン基板の上に緩和ＳｉＧｅシード層を準備し、シリコン／ＳｉＧｅ界面が形成される
−緩和ＳｉＧｅ層の上にエピタキシャルシリコン層を堆積し、歪みシリコン層を生成する
−イオンをエピタキシャルシリコン／ＳｉＧｅマルチ層に注入し、基板シリコン／ＳｉＧｅ界面の下に欠陥ゾーンを生成し、注入されたイオンが突き出た範囲は、シリコン基板の中約１００〜５００ｎｍである
−エピタキシャルシリコン／ＳｉＧｅマルチ層を絶縁体層に移動させる
＊シリコン基板のエピタキシャルシリコン層表面を第２の基板上の絶縁体層と結合させて、結合された複合基板を形成する
＊複合基板を熱的にアニーリングして、欠陥ゾーンに沿ってエピタキシャルシリコン／ＳｉＧｅマルチ層を分割する
深い分割注入法によってＳＳＯＩ基板を達成するプロセスの範囲は以下の通りである。イオンの注入量は、１０１６ｃｍ−２〜２×１０１７ｃｍ−２の範囲内であり、４×１０１６ｃｍ−２が好ましい。エネルギーは、３００ｋｅＶ未満であり、約１４０ｋｅＶであることが好ましい。分割アニーリングプロセスは、３５０〜１０００℃の範囲内の温度で、０．１分〜４時間の間の期間にわたって行われるか、あるいは、ウェハを分割するための低温アニーリング工程（約３５０〜４００℃、３０分〜４時間）およびその後に続く高温アニーリング工程（約４５０〜１０００℃、０．１〜６０分）の２工程アニーリングプロセスである。エピタキシャルシリコン層の厚さは、１０〜１００ｎｍの間である。
【０１０１】
緩和ＳｉＧｅは、上述したように、緩和注入法によって準備され得る。さらに、Ｈ２＋が単独で注入されてもよいし、ホウ素、ヘリウム、シリコン、または他の種とともに注入されてもよい。さらに、イオン化分子水素（Ｈ２＋）、イオン化原子水素（Ｈ＋）、ヘリウム、ホウ素、シリコン、アルゴン、またはこれらの任意の組み合わせなどの様々なイオン種を用いて、従来の単一エネルギービーム線注入の技術、または、新しいプラズマ浸漬イオン注入の技術が用いられてもよい。
【０１０２】
（３．ふくれまたは剥がれがないマルチ層膜移動プロセス）
ＳＳＯＩ製造プロセスにおける大きな問題点のうちの１つとして、移動された膜のふくれまたは剥がれ形成につながる応力がある。例えば、従来技術による緩和ＳｉＧｅおよび歪みシリコンの堆積において、ＳｉＧｅ応力および低結合エネルギーのため、ＳｉＧｅは、応力を解放するため、曲がったり、しわになったりする傾向がある。
【０１０３】
ＳＳＯＩ製造プロセスにおける応力の問題を理解することによって、良好なＳＳＯＩ基板をうまく製造するために、ふくれまたは剥がれ形成を大幅に低減するか、なくすプロセスを設計し、検証することができる。具体的には、基板結合プロセスは、接着を高めるために高温アニーリングを必要とし、アニーリング温度が高くなればなるほど、接着はより良好になる。高温アニーリングに耐える能力は、結合された膜の厚さに関連し、移動膜が薄ければ薄いほど、高温アニーリングによって高められた応力に耐えることがよりできるようになる。したがって、膜を薄くすることは、高温アニーリングの前に必要である。さらに、低温アニーリングによって得られた結合された表面の間の接着は、通常、従来の基板を薄くする研磨方法（例えば、化学機械的研磨、ＣＭＰ）、またはウェットエッチングには、このような薄くする方法は、かなりの結合強度を必要とするため、十分でない。
【０１０４】
本発明は、移動膜の下の基板への必要な接着がずっと弱い、基板を薄くするドライエッチングのプロセスの利点を利用し、ふくれまたは剥がれを低減するための、ＳＳＯＩ製造プロセスにおいて２工程のアニーリング／薄くする方法を開示する。概して、この方法は、以下の工程を含む。
【０１０５】
−ウェハを低温で分割するための第１のアニーリング工程。ふくれを生成しない程度に十分に低く、接着を高めるために十分に高い温度で行われる。概して、アニーリング温度は、５５０℃未満であり、４００℃未満であることが好ましく、約３７５℃であることが最も好ましい。この温度が、しわ、ふくれ、および曲がりの形成を防ぐために十分な温度である。６５０℃よりも高い温度でのアニーリングは、曲がりまたはしわがないとしても、ＳｉＧｅ膜にふくれが見られるので、高すぎる。
【０１０６】
−ドライエッチングプロセス、反応性イオンエッチングプロセス、イオンミリングプロセス、スパッタエッチングプロセスなどの低接着エッチング方法による、第１の移動膜を薄くする工程。移動膜の厚さは、次の高温アニーリングに耐える程度に十分に薄く、かつ、十分な厚さの均一性、十分な厚さなどデバイスおよび集積目的のために十分な厚さである必要がある。この第１の薄くする工程の主な要件は、低接着エッチングであり、他の要件は、エッチング選択性などであり、エッチング均一性は、この第１の薄くする工程においては、決定的に重要なものではない。
【０１０７】
−結合強度を高めるための、高温での第２のアニーリング工程。
【０１０８】
−ＣＭＰ、ウェットエッチングなどの高接着エッチング方法による、第２の移動膜を薄くする工程。この第２の薄くする工程の主な要件は、ＶＬＳＩプロセスのデバイスおよび集積要件を達成するためのエッチングの均一性およびエッチングの選択性である。
【０１０９】
この２工程のアニーリング／薄くするプロセスは、シリコン基板の深いところまでの分割注入について開示するプロセスを含めて、厚い移動膜に適用され得るが、これに限定されない。薄いＳｉＧｅを用いても、シリコン基板の深いところまで分割注入することによって、移動されるＳｉＧｅ膜は、基板結合を高めるために必要な高温アニーリングに耐えるために十分な厚さを有する。基板結合を向上させない場合、複合基板は、研磨またはウェットエッチング工程を耐えることができない。本発明の２工程のアニーリング／薄くするプロセスは、この問題を解決し得る。ウェハ分割のために低温でアニーリングすることによって、ふくれの形成が防がれ、結合が、後に続くドライエッチングプロセスのために十分な程度まで高められる。マルチ層膜がドライエッチングによって薄くされた後、複合基板は、次の研磨および選択性ウェットエッチング工程のため、基板結合を向上させるために必要な高温アニーリングに耐えることができる。
【０１１０】
ふくれを形成しないようにするため、ウェハ移動の第１のアニーリングまたは分割は、４００℃未満の温度で実行されることが好ましい。代表的には、３７５℃で６０分間の移動で十分である。より深い分割注入（例えば、１４０ｋｅＶのエネルギーで行われるようなもの）については、より長い時間、例えば、２時間が必要とされる。温度は、最も大きな影響力を持つように見受けられ、薄い酸化物層などのキャップ層を加えることは、ふくれの問題を低減させるようには見えない。通常、ＣＭＰは、分割プロセスによって生成される表面の粗さを低減するために好ましい方法であるが、第１の低温アニーリング後の膜接着が、ＣＭＰプロセスおよび水によるすすぎ周期を耐える唯一の力であり、ＣＭＰは、６５０℃よりも高い温度での第２のアニーリングの後にのみ適用される。この高温アニーリングは、厚い移動膜にふくれを生成し得る。したがって、ふくれ形成を防ぐため、膜は、まず、ドライエッチング工程によって薄くされる。反応性イオンエッチングのドライエッチングが好ましい方法であるが、低い膜接着が用いられてもよい他のエッチング工程、例えば、イオンミリングプロセス、スパッタエッチングプロセスが用いられ得る。第２の薄くするプロセスは、ＣＭＰ工程およびその後に続く選択的ウェットエッチング工程を含むことが好ましい。選択的ウェットエッチング、例えば、ＳｉＧｅ／シリコン高エッチング選択性を有するＳＣ−１溶液内のエッチングが、歪みシリコン層上のＳｉＧｅ層を除去するために好ましい工程である。
【０１１１】
ウェハ分割および結合強化のための２工程アニーリングプロセスの後、ＳＳＯＩプロセスにおける歪みシリコンは非常に安定する。ＳＳＯＩ基板は、蒸気酸化に８００℃で３０分間さらされ、さらに、９００℃で３０分間さらされ、ＸＲＤ結果はこの歪みシリコン層に劣化がないことを示す。
【０１１２】
本発明のＳＳＯＩ製造プロセスの第３の実施形態は、２工程のアニーリングプロセスを利用し、以下の工程を含む。
【０１１３】
−シリコン基板を準備する
−シリコン基板の上に緩和ＳｉＧｅシード層を準備し、シリコン／ＳｉＧｅ界面が形成される
−緩和ＳｉＧｅ層の上にエピタキシャルシリコン層を堆積し、歪みシリコン層を生成する
−イオンをエピタキシャルシリコン／ＳｉＧｅマルチ層に注入し、エピタキシャルシリコン／ＳｉＧｅ界面の下に欠陥ゾーンを生成する
−シリコン基板のエピタキシャルシリコン層表面を第２の基板上の絶縁体層と結合させて、結合された複合基板を形成する
−４００℃未満の温度で、複合基板を熱的にアニーリングして、欠陥ゾーンに沿ってエピタキシャルシリコン／ＳｉＧｅマルチ層を分割する
−ドライエッチングして、シリコン基板の一部およびＳｉＧｅ層の一部を除去する
−４００℃よりも高い温度で、複合基板を熱的にアニーリングして、結合強度を高める
−研磨プロセスまたは選択的ウェットエッチングプロセス、あるいは、研磨および選択的ウェットエッチングプロセスの組み合わせによって、残りのＳｉＧｅ層をエッチングする分割表面を平滑にするために第１の研磨工程を利用し、その後、ＳｉＧｅ層を完全に除去するために選択的ウェットエッチング工程を行うことが好ましいプロセスである。
【０１１４】
（本発明の製造プロセス）
上記の新規性は、歪みシリコン層が直接絶縁体基板上にあるＳＳＯＩ基板を製造するために、組み合わされてもよいし、別個に適用されてもよい。
【０１１５】
図１は、本発明の全ての新規性を組み合わせたプロセス工程を示す図である。シリコン基板が準備され（ブロック１１）、ＳｉＧｅの薄い層がシリコン基板上に堆積される（ブロック１２）。堆積されたＳｉＧｅ層は、ＳｉＧｅとシリコン基板との間の格子不整合に起因して、歪みを受けている。その後、ＳｉＧｅ層は、水素注入およびアニーリングにかけられ（ブロック１３）、緩和ＳｉＧｅ層が生成される。緩和注入の深さは、ＳｉＧｅ／シリコン界面の近傍であり、ＳｉＧｅ／シリコン界面よりも約１０〜３０ｎｍ下であることが好ましい。その後、緩和ＳｉＧｅ層はＣＭＰ工程にかけられ（ブロック１４）、ＳｉＧｅ表面が平滑になる。その後、ＣＭＰ後クリーニングが行われる（ブロック１５）。薄いエピタキシャルシリコン層が緩和ＳｉＧｅ層の上に堆積される（ブロック１６）。シリコンおよび緩和ＳｉＧｅ層が異なる格子定数を有するので、堆積されたシリコン層は歪みを受ける。水素イオンが注入される（ブロック１７）。ここで、水素の深さは、ＳｉＧｅ／シリコン界面よりも、ＳｉＧｅ／シリコン界面の下の約１００〜５００ｎｍの深さ分だけ、下である。本明細書中、このシリコン基板が、ＳｉＧｅおよび歪みシリコン層とともに、シリコン基板と呼ばれる。他のシリコン基板も準備され、ＳｉＯ２層を基板上に形成するように熱酸化される（ブロック１８）。本明細書中、この基板が、絶縁体基板と呼ばれる。シリコン基板は、歪みシリコン表面がＳｉＯ２と接触する状態で、絶縁体基板と結合され、結合構造が形成される（ブロック１９）。本明細書中、この結合構造は、複合基板とも呼ばれる。複合基板は、分割の前にウェハ結合を増強させるため、まず、１５０〜２５０℃で、４〜１４時間硬化され（ブロック２０）、その後、４００℃未満の温度で、第１の低温アニーリング工程によって分割され（ブロック２１）、２つの変更された部分が生成される。処理が続けられる第１のＳＳＯＩ部分は、絶縁体基板と、歪みシリコン層と、ＳｉＧｅ層と、本明細書中、上方シリコン基板層と呼ぶシリコン基板層の一部とを含み、第２の部分は、放棄されるシリコン基板の底部を含む。ＳＳＯＩ部分は、上方シリコン基板層およびＳｉＧｅ層の一部を除去するようにドライエッチングされる（ブロック２２）。高温（４００℃よりも高く、６５０〜１０００℃の間であり、６５０℃が好ましい）での第２のアニーリング工程（ブロック２３）が行われて、現在の結合の結合強度を高める。その後、ＣＭＰ工程が行われて、ＳｉＧｅ層表面が平滑化される（ブロック２４）。最終的に、基板は、選択的にウェットエッチングされて、ＳｉＧｅ層全体が除去され（ブロック２５）、歪みシリコン層のみが絶縁体基板上に残る。
【０１１６】
プロセス工程の詳細な図を図２に示す。
【０１１７】
図２Ａは、シリコン基板３０上にエピタキシャル成長したＳｉＧｅの層３２を有する、準備されるシリコン基板３０を表す。ゲルマニウム濃度は、２０％よりも高く、２０〜６０％の範囲内であることが好ましく、変化していてもよいし、全体にわたって均一でもよい。ＳｉＧｅの厚さは、約１００〜５００ｎｍの間であり、２５０〜３５０ｎｍの間であることが好ましい。ＳｉＧｅは、二軸の圧縮応力にさらされ、このときには緩和は起きない。ＳｉＧｅ堆積は、代表的には、４００〜６００℃の間の堆積温度で実行される。
【０１１８】
図２Ｂは、水素イオン３４の注入と、水素イオン、すなわち、Ｈ＋またはＨ２＋のいずれかがＳｉＧｅ膜を通じて注入されている、堆積されたＳｉＧｅ膜の緩和を誘発する、その後のアニーリングステップを表す。量の範囲は、２×１０１４ｃｍ−２〜２×１０１６ｃｍ−２であり、エネルギー範囲は、約１０〜１２０ｋｅＶの間である。注入範囲は、ＳｉＧｅ層とシリコン基板との界面の近傍であり、下にあるシリコン基板の中約１０〜３０ｎｍであることが好ましく、アニーリングプロセスは、３５０〜１０００℃の範囲内の温度で、０．１分〜４時間の範囲内の期間行われるか、または、低温アニーリング工程（約３５０〜４００℃、１０分〜４時間）の後に高温アニーリング工程（約４５０〜１０００℃、０．１〜６０分）が続く２工程のアニーリングプロセスである。この注入およびアニーリング工程の後、ＳｉＧｅ層は、表面が粗い可能性を有した状態で、緩和される。
【０１１９】
図２Ｃは、緩和ＳｉＧｅ表面のＣＭＰおよびＣＭＰ後のクリーニングを表す。ＳｉＧｅ表面を５０ｎｍ除去すれば、平滑な表面を得るために十分である。１０〜３０ｎｍが好ましいＳｉＧｅ除去の厚みである。
【０１２０】
図２Ｄは，エピタキシャルシリコン層堆積を表す。下層膜が、シリコンよりも大きい格子定数を有する緩和ＳｉＧｅであるので、堆積された歪みエピタキシャルシリコン３６は、引張り応力にさらされる。堆積されたエピタキシャルシリコン層の厚さは、１０〜１００ｎｍの間であることが好ましい。
【０１２１】
図２Ｅは、水素イオン、すなわち、Ｈ＋またはＨ２＋のいずれかがＳｉＧｅ膜を通じて注入される、ウェハ分割のための水素イオン３８注入を表す。量の範囲は、１０１６ｃｍ−２〜５×１０１７ｃｍ−２であり、４×１０１６ｃｍ−２のＨ２＋であることが好ましい。エネルギーは３００ｋｅＶ未満であり、約１４０ｋｅＶが好ましい。水素注入の範囲は、十分に、シリコン基板の中まで入っており、ＳｉＧｅ／シリコン界面よりも約３００〜５００ｎｍ下である。注入された水素は、微小割れ欠陥領域４０を生成し、シリコン基板３０をバルクシリコン基板３０ａと上方シリコン基板３０ｂとに分割する。この構造は、本明細書中、シリコン基板４４と呼ばれる。
【０１２２】
図２Ｆは、シリコン基板５０上にＳｉＯ２層５２を生成するために熱酸化された他のシリコン基板である、絶縁体基板５４の準備を表す。
【０１２３】
図２Ｇは、絶縁体基板５４へのシリコン基板４４の結合を表す。シリコン基板４４は、以前の図面とは、上下が反対に描かれていることに留意されたい。複合基板は、直接のウェハ結合によって形成される。直接のウェハ結合において、両方の部分の表面は、調整されたＳＣ−１（Ｈ２Ｏ：Ｈ２Ｏ２：ＮＨ４ＯＨ＝５：１：１）クリーニング溶液でクリーニングされ、蒸留水ですすがれる。９００℃未満の温度で乾燥後、両方の表面が親水性を有する。互いに対向する、乾燥した、親水性の露出した部分は、大気温度で接触させられる。結合は、接触するウェハの小さい領域において、ウェハを互いにわずかに押すことによって、初期化される。結合領域は、数秒のうちに、素早く接触面全体にわたって広がる。結合された表面は、表面結合を高めるために、約１時間〜１４時間の間、約１５０〜２５０℃の間の温度で硬化され得る。
【０１２４】
図２Ｈは、約３０分〜４時間の間の期間にわたる、４００℃未満、好ましくは３７５℃での第１の低温アニーリングによって、水素分割注入領域４０に沿って、歪みシリコン層３６と、緩和ＳｉＧｅ層３２と、上方シリコン基板層３０ｂとのマルチ層をシリコン基板部３０ａから分割する基板分割を表す。分割によって、ＳＳＯＩ基板を生成するために処理が続けられるＳＳＯＩ部分６０と、シリコン基板部分３０ａとが得られる。第１のアニーリングは、膜のふくれを防ぐために低温で行われる。分割後、ドライエッチングプロセスが、上方シリコン基板層３０ｂとＳｉＧｅ層の一部３２ａとを除去するために行われる。ここで、移動膜は、歪みシリコン層３６およびＳｉＧｅ層の底部３２ｂを含む。このドライエッチング工程によって、移動層の厚さが低減され、後の結合強化高温アニーリング工程においてふくれが形成されない。このとき、ウェットエッチングまたはＣＭＰは、結合が弱く、膜が浮き上がる可能性があるので、所望されない。
【０１２５】
図２Ｉは、ドライエッチングプロセス後のＳＳＯＩ部分を示す図である。その後、第２のアニーリング工程が、結合強度を高めるために行われる。この工程は、結合が後のＣＭＰおよびウェットエッチング工程に耐えるために十分な強度を有することを確実にするために必要である。アニーリングは、約５００〜９００℃の間の温度で、１０分〜６０分の間の期間、不活性雰囲気下で行われる。ＣＭＰ工程は、分割表面を平滑化するために行われる。ＣＭＰ工程は、ＳｉＧｅ層３２ｂの殆どを除去し、後の選択的ウェットエッチングプロセスを容易にするように、ずっと薄く、非常に平滑なＳｉＧｅ層が得られる。
【０１２６】
図２Ｊは、歪みシリコン層３６に大きな損傷を与えることなく、残りの全てのＳｉＧｅ層を除去するための選択的ウェットエッチングプロセスを表す。ウェットエッチングは、ＳＣ−１溶液で行われ得る。最終的なＳＳＯＩ基板は、シリコン基板５０上の絶縁体５２上に直接載っている歪みシリコン層３６を含む。
【０１２７】
開示されているＳＳＯＩ基板の製造は、上述した半導体製造プロセスによって達成され得る。ある特定の製造プロセスを参照しながら、例示し、以下に説明しているが、本発明は、示されている細部に限定されるものではない。半導体製造の一般的なプロセスは長年にわたって実施されており、デバイスまたは構造を製造するために多くの異なる方法があるため、製造プロセスの細部には、本発明の範囲内で、本発明の意義から逸脱することなしに、様々な変更が為され得る。
【０１２８】
例えば、本発明は、ＳＳＯＩ製造プロセスを利用する歪みシリコン構造を開示する。しかし開示された発明は、シリコンに限られず、本発明の範囲は、シリコンゲルマニウム、炭素ドープシリコン、炭素ドープシリコンゲルマニウムなどのシリコン化合物、ＧａＡｓまたはＩｎＰなどの複合半導体基板、あるいは、シリコン、シリコン化合物、および複合半導体材料などの混合物に適用される。
【０１２９】
あるいは、ウェハを分割させるプロセスは、衝突の頻度を高めるために、高周波数の交流電気または電磁場によって、注入されたイオンまたは分子イオンを直接励起することによって達成され得る。Ｌｅｅによる、「Ｍａｎｕｆａｃｔｕｒｉｎｇ  ｍｅｔｈｏｄ  ｏｆ  ａ  ｔｈｉｎ  ｆｉｌｍ  ｏｎ  ａ  ｓｕｂｓｔｒａｔｅ」という名称の米国特許６，４８６，００８号（２００２年１１月２６日）を参照されたい。この特許は、本明細書中、参考として援用される。
【０１３０】
また、平滑化およびＳｉＧｅシード層のエッチングを容易にするため、エッチングストップ層が導入されてもよい。このエッチングストップ層を用いることによって、ＣＭＰの必要性はなくなり、最終的なデバイスの厚さは、均一になり、平滑性は、ＣＭＰパラメータではなく、堆積された膜に依存するようになる。エッチングストップ材料は、基板材料と比較して、選択的にエッチングされ得るように選択される。例えば、高ドープ（ｐ＋またはｎ＋）シリコン層、シリコンゲルマニウム（ＳｉＧｅ）層、歪みＳｉＧｅ層、またはゲルマニウム層がエッチングストップ層として用いられ得る。Ｓｒｉｋｒｉｓｈｎａｎによる、「Ｓｍａｒｔ−ｃｕｔ  ｐｒｏｃｅｓｓ  ｆｏｒ  ｔｈｅ  ｐｒｏｄｕｃｔｉｏｎ  ｏｆ  ｔｈｉｎ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｍａｔｅｒｉａｌ  ｆｉｌｍｓ」という名称の米国特許５，８８２，９８７号（１９９９年３月１６日）を参照されたい。この特許は、本明細書中、参考として援用される。
【０１３１】
さらに、基板結合プロセスは、親水性質の処理なしに行われ得る。Ｙａｍａｇａｔａらによる、「Ｍｅｔｈｏｄ  ｆｏｒ  ｐｒｏｄｕｃｔｉｏｎ  ｏｆ  ＳＯＩ  ｓｕｂｓｔｒａｔｅ  ｂｙ  ｐａｓｔｉｎｇ  ａｎｄ  ＳＯＩ  ｓｕｂｓｔｒａｔｅ」という名称の米国特許６，１５６，６２４号（２０００年１２月２６日）を参照されたい。この特許は、本明細書中、参考として援用される。
【図面の簡単な説明】
【０１３２】
【図１】図１は、本発明の方法のブロック図である。
【図２Ａ】図２Ａは、本発明の方法における工程を表す図である。
【図２Ｂ】図２Ｂは、本発明の方法における工程を表す図である。
【図２Ｃ】図２Ｃは、本発明の方法における工程を表す図である。
【図２Ｄ】図２Ｄは、本発明の方法における工程を表す図である。
【図２Ｅ】図２Ｅは、本発明の方法における工程を表す図である。
【図２Ｆ】図２Ｆは、本発明の方法における工程を表す図である。
【図２Ｇ】図２Ｇは、本発明の方法における工程を表す図である。
【図２Ｈ】図２Ｈは、本発明の方法における工程を表す図である。
【図２Ｉ】図２Ｉは、本発明の方法における工程を表す図である。
【図２Ｊ】図２Ｊは、本発明の方法における工程を表す図である。
【符号の説明】
【０１３３】
３０ａ  シリコン基板部分
３０ｂ  上方シリコン基板層
３２ａ  ＳｉＧｅ層の一部
３２ｂ  ＳｉＧｅ層の底部
３６  歪みシリコン層
３８  水素イオン
４０  水素分割注入領域
４４  シリコン基板
５０  シリコン基板
５２  絶縁体
５４  絶縁体基板
６０  ＳＳＯＩ部分
【図１】
2005203756.tif 000003
【図２Ａ】
2005203756.tif 000004
【図２Ｂ】
2005203756.tif 000005
【図２Ｃ】
2005203756.tif 000006
【図２Ｄ】
2005203756.tif 000007
【図２Ｅ】
2005203756.tif 000008
【図２Ｆ】
2005203756.tif 000009
【図２Ｇ】
2005203756.tif 000010
【図２Ｈ】
2005203756.tif 000011
【図２Ｉ】
2005203756.tif 000012
【図２Ｊ】
2005203756.tif 000013