(57)【要約】【課題】  オンチップデカップリングキャパシタセルの配線と集積回路の一般配線との干渉を防ぎ、かつ集積回路の性能を満たしながら、十分なキャパシタ量を配置できるようにする。【解決手段】  集積回路にオンチップデカップリングキャパシタセルを挿入する際、このセル内の配線と、集積回路の一般信号配線とがショートしているかを検出し、ショートしている場合は、別のオンチップデカップリングキャパシタセル７を用いる。このセル７は、横方向の配線８にメタル第１層を用い、縦方向の配線９にメタル第２層を用い、配線８，９はコンタクト１０を介して接続されている。一般信号配線５は配線８と同じメタル第１層なので、メタル第２層の配線９とのショートを回避することができる。【選択図】  図５
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【特許請求の範囲】
【請求項１】
集積回路にオンチップデカップリングキャパシタセルを挿入する際、このオンチップデカップリングキャパシタセル内の配線と、前記集積回路の一般配線とがショートしているか否かを検出し、ショートしている場合は、前記オンチップデカップリングキャパシタセルの配線パターンとは異なる配線パターンを有する他のオンチップデカップリングキャパシタセルと置き換えることを特徴とするオンチップデカップリングキャパシタ挿入方法。
【請求項２】
前記他のオンチップデカップリングキャパシタセルは、メタル第１層とその上のメタル第２層とがコンタクトを介して接続された配線パターンを有し、前記一般配線は前記メタル第１層からなることを特徴とする請求項１記載のオンチップデカップリングキャパシタ挿入方法。
【請求項３】
前記他のオンチップデカップリングキャパシタセルは、メタル第１層とその上のメタル第２層とがコンタクトを介して接続され、かつ前記置き換える前のオンチップデカップリングキャパシタセルの配線パターンより少ない配線パターンを有し、前記一般配線は前記メタル第１層からなることを特徴とする請求項１記載のオンチップデカップリングキャパシタ挿入方法。
【請求項４】
基板上に形成されたメタル第１層からなる配線と、前記メタル第１層の上に形成されかつメタル第１層とコンタクトを介して接続されたメタル第２層からなる配線とを有するオンチップデカップリングキャパシタセルを備えたことを特徴とする集積回路装置。
【請求項５】
前記集積回路装置の前記メタル第１層に形成された一般配線が前記オンチップデカップリングキャパシタセル内に配線されていることを特徴とする請求項４記載の集積回路装置。
【請求項６】
前記オンチップデカップリングキャパシタセルは、前記メタル第１層からなる配線と、前記一般配線とがショートしている場合に、前記ショートが回避されるように配線パターンを少なくした構成をとることを特徴とする請求項５に記載の集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＳＩ等の集積回路にオンチップデカップリングキャパシタセルを挿入する方法及びこの方法を用いて作成し得る集積回路装置に関するものである。
【背景技術】
【０００２】
微細プロセスで高速動作するＬＳＩ設計を行う場合、オンチップデカップリングキャパシタ（キャパシタが持つ充放電機能を利用し、ＬＳＩの電源端子を結ぶ配線［電源ライン］に発生するノイズ［電圧変動］を吸収するために、電源ラインに配置するキャパシタ）が必要となる。具体的にはトランジスタのゲートをＶＤＤ端子、ドレインをＧＮＤ端子に繋いだセルをＬＳＩ内に多数配置することで実現する。それらのセル（オンチップデカップリングキャパシタの機能を持ち、論理的な機能を持たないセル）を、オンチップデカップリングキャパシタセルと呼ぶ。ＬＳＩにオンチップデカップリングキャパシタセルを搭載する方法としては、論理回路のレイアウトを行う前に特定の配線パターンを有するオンチップデカップリングキャパシタセルを予め準備して敷き詰める方法と、論理回路のレイアウトを行った後のＬＳＩの空き領域に予め準備したオンチップデカップリングキャパシタセルを敷き詰める方法とがある。
【０００３】
また、従来より論理回路配置後の結果に対し、パワー・グリッド毎にオンチップデカップリングキャパシタ量を求め、必要面積分の配置領域を縮小し、配置平面図を修正することによりオンチップデカップリングキャパシタの挿入領域を確保するようにした技術がある（例えば、特許文献１参照）。
【特許文献１】特開２００２−２８８２５３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
前述した論理回路のレイアウトを行う前にオンチップデカップリングキャパシタセルを敷き詰める従来の方法は、必要なキャパシタをある程度予測して敷き詰めるため、本来必要な量よりも過剰に挿入してしまう傾向があり、その後の論理回路のレイアウトを行う際、レイアウトツールのリソース（消費メモリ、処理速度）が悪化してしまう恐れがあるという問題があった。
また、前述した論理回路のレイアウトを行った後にオンチップデカップリングキャパシタセルを敷き詰める従来の方法は、実際の論理回路のレイアウトに基づき電源解析ツールを用いて必要キャパシタ量を求めるが、配置配線密度の高い領域ではオンチップデカップリングキャパシタセルの配線と、論理集積回路の配線とが干渉することにより十分なキャパシタを配置できないため、設計完了後に配置配線密度を低くするように論理回路のレイアウトを変更するなどの後戻りが生じたり、また、配置配線領域の周辺に余分なスペースを確保する等、チップサイズの増大を招く恐れがあるという問題があった。
【０００５】
また、前記特許文献１の従来技術では、クリティカルパス（遅延時間が厳しいパス）が複数のパワーグリッド上で構成されていると、パワーグリッド間をまたがる信号配線が長くなることに起因してクリティカルパスの遅延時間が悪化し、集積回路に要求されている性能を満たせない可能性がある。この方法では、配線処理前にオンチップデカップリングキャパシタセルを挿入しているため、パワーグリッド間に別途リピータを追加挿入して信号配線を短くすることにより、遅延時間の増大を抑えることも可能である。しかしそうすると、リピータの追加によりオンチップデカップリングキャパシタセルの必要量の再計算と再挿入処理が必要になる。結果としてオンチップデカップリングキャパシタセルの必要量と集積回路の性能との双方を満たすように設計することが困難になるという問題があった。
従って、本発明は上記の問題を解決し、オンチップデカップリングキャパシタセルの配線と集積回路の一般配線との干渉を防ぎ、かつ集積回路の性能を満たしながら十分なキャパシタ量を確保できるようにすることを課題とする。
【課題を解決するための手段】
【０００６】
本発明によるオンチップデカップリングキャパシタ挿入方法は、集積回路にオンチップデカップリングキャパシタセルを挿入する際、このオンチップデカップリングキャパシタセル内の配線と、前記集積回路の一般配線とがショートしているか否かを検出し、ショートしている場合は、前記オンチップデカップリングキャパシタセルの配線パターンとは異なる配線パターンを有する他のオンチップデカップリングキャパシタセルと置き換えることを特徴とするものである。
【０００７】
また、本発明による集積回路装置は、基板上の形成されたメタル第１層からなる配線と、前記メタル第１層の上に形成されかつメタル第１層とコンタクトを介して接続されたメタル第２層からなる配線とを有するオンチップデカップリングキャパシタセルを備えたことを特徴とするものである。
【発明の効果】
【０００８】
本発明によれば、特に配置配線密度の高い領域に対し、オンチップデカップリングキャパシタセルの配線と論理集積回路の配線との干渉を防ぎ、かつ集積回路の性能を満たしながら十分なキャパシタ量を確保することが可能となる。そのため、設計完了後に配置配線密度を低くするように論理回路のレイアウトを変更するなどの後戻りや、配置配線領域の周辺に余分なスペースを確保する等のチップサイズの増大を防ぐ効果を得ることができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施の形態を図面と共に説明する。
図１は本発明のオンチップデカップリングキャパシタセル挿入方法の手順を示す流れ図である。次に、ＬＳＩのレイアウト設計における全体の動作について説明する。
図１において、まず、各種ライブラリ、配置配線情報入力ステップ１０１は、ＬＳＩの配置配線情報と物理ライブラリ情報などのＬＳＩレイアウトを行う際に必要な情報を入力する。次に、設計規則入力ステップ１０２は、ＬＳＩレイアウト中に必要なオンチップデカップリングキャパシタセル量を計算するための設計規則を入力する。次に、オンチップデカップリングキャパシタセル量算出ステップ１０３は、上記ステップ１０１で入力した配置配線情報と上記ステップ１０２で入力した設計規則を参照して、ＬＳＩに必要なオンチップデカップリングキャパシタセル量を算出する。例えば前記特許文献１などの公知例に示される技術を用いることにより、ＬＳＩ内を縦横に通過する電源配線の間隔（パワー・グリッド）等によって決められた領域毎に必要なオンチップデカップリングキャパシタセル量が計算される。
【００１０】
次に、オンチップデカップリングキャパシタセル追加ステップ１０４は、上記ステップ１０３で算出したオンチップデカップリングキャパシタセル量に基づき、同じく上記ステップ１０３によって決められた領域内の空いている部分に対し、必要な量を満たすまでオンチップデカップリングキャパシタセルを追加する。オンチップデカップリングキャパシタセルは、セル内に配置されるトランジスタのゲートとＶＤＤ（電源）端子、及びドレインとＧＮＤ（接地）端子がメタル配線、及びコンタクトによって接続されることにより構成され、その配線の幅、長さにより決定される固定量の配線容量をもつ。
【００１１】
図２にオンチップデカップリングキャパシタセル１の配線パターンの例を示す。
セル１内のＶＤＤ端子２、ＧＮＤ端子３に接続される縦横の配線４は基板上に形成されたメタル第１層により構成される。尚、簡単のためメタル層以外の構成要素については説明を省略する。
【００１２】
次に、オンチップデカップリングキャパシタセル置き換えステップ１０５は、上記ステップ１０４で追加したオンチップデカップリングキャパシタセル１内の配線４と、上記ステップ１０１で入力したＬＳＩの一般信号配線とがショートしているか否かを検出し、ショートしている場合は、他のオンチップデカップリングキャパシタセルとの置き換えを行う。
【００１３】
図３にオンチップデカップリングキャパシタセル１内の配線４と、ＬＳＩの一般信号配線５とがショートした例を示す。一般信号配線５はセル１の配線４と同じメタル第１層なので両者が交差するショート箇所６が生じている。
上記他のオンチップデカップリングキャパシタセルとしては、セル１と同じ配線容量をもち、かつ異なる配線パターンを持つセルが用いられる。
【００１４】
図４に同じ容量をもち、異なる配線パターンを持つ他のオンチップデカップリングキャパシタセル７の例を示す。
図３では縦、横の配線４ともにメタル第１層で形成されているが、図４に示す別のセル７は横方向の配線８はメタル第１層により形成し、縦方向の配線９はメタル第１層の上に形成されたメタル第２層により形成し、配線８，９のメタル第１層とメタル第２層とはコンタクト１０を介して接続されている。
図５は図４のセル７を用いて一般信号配線５とのショートが回避できている例を示す。
一般信号配線５は配線８と同じメタル第１層なので、メタル第２層の配線９とのショートを回避することができる。
【００１５】
もし、上記セル７を用いてもショートを回避できない場合には、配線容量の少ない（配線パターンの少ない）他のオンチップデカップリングキャパシタセルに置き換える。
図６に配線パターンの少ない他のオンチップデカップリングキャパシタセル１１の例を示す。図示のように横の配線１２がメタル第１層、縦の配線１３がメタル第２層からなる。
この図６のセル１１で一般信号配線５とのショートが回避できている例を図７に示す。図示では、メタル第１層の２本の一般信号配線５がメタル第２層の配線１４及びコンタクト１０を介して接続されている。
【００１６】
このセル１１は配線パターンが少なくキャパシタ量が小さいので、前記セル１と置き換えを行うことにより、必要なオンチップデカップリングキャパシタセル量を満たせなくなることが考えられる。その場合は、ステップ１０４に戻り、別の空き領域にオンチップデカップリングキャパシタセル１１を挿入しながら配線のショートが無くなるまで本動作を繰り返す。
次に、配置配線情報出力ステップ１０６は、上記処理によってオンチップキャパシタセルが追加されたＬＳＩの配置配線情報を出力する。
【００１７】
本実施の形態によれば、ＬＳＩにオンチップデカップリングキャパシタセルを挿入する際、オンチップデカップリングキャパシタセル内の配線と、既存のＬＳＩの配線がショートしているかどうかを検出し、ショートしているならば、違う配線パターンをもつ他のオンチップデカップリングキャパシタセルとの置き換えを行い、実際の配置配線結果に基づいて求めたオンチップデカップリングキャパシタセルを、配置配線結果の変更を抑えながら挿入するので、配置配線密度の高い領域に対し、オンチップデカップリングキャパシタの配線と論理集積回路の配線との干渉を防ぎ、かつ集積回路の性能を満たしながら十分なキャパシタ量を配置することが可能となる。そのため、設計完了後に配置配線密度を低くするように論理回路のレイアウトを変更するなどの後戻りや、配置配線領域の周辺に余分なスペースを確保する等のチップサイズの増大を防ぐ効果を得ることができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施の形態によるオンチップデカップリングキャパシタ挿入方法の手順を示す流れ図である。
【図２】オンチップデカップリングキャパシタセルの配線パターンの例を示す構成図である。
【図３】オンチップデカップリングキャパシタセルの配線と一般信号配線とがショートした例を示す構成図である。
【図４】他のオンチップデカップリングキャパシタセルの配線パターンの例を示す構成図である。
【図５】他のオンチップデカップリングキャパシタセルの配線と一般信号配線とのショートを回避した例を示す構成図である。
【図６】他のオンチップデカップリングキャパシタセルの配線パターンの他の例を示す構成図である。
【図７】他のオンチップデカップリングキャパシタセルの配線と一般信号配線とのショートを回避した他の例を示す構成図である。
【符号の説明】
【００１９】
１    オンチップデカップリングキャパシタセル
２    ＶＤＤ端子
３    ＧＮＤ端子
５    一般信号配線
６    ショート箇所
７、１１    他のオンチップデカップリングキャパシタセル
８、１２    横の配線
９、１３    縦の配線
１０    コンタクト
１４    一般信号配線を接続する配線
【図１】
2005276970.tif 000003
【図２】
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【図３】
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【図４】
2005276970.tif 000006
【図５】
2005276970.tif 000007
【図６】
2005276970.tif 000008
【図７】
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