(57)【要約】【課題】信号の伝送経路を信号の伝送経路をデータを読込み、あるいは書込み動作させるために選択したメモリ素子に応じて、信号伝送に使用しない部分の信号用配線を電気的に分離可能な構成とすることで信号用配線の分岐を減らしたり、信号用配線の負荷を低減することで、ノイズが少なく、高速な信号伝送を行うことができる半導体メモリ素子を提供すること。【解決手段】コア回路８１と、コア回路８１に接続された信号入出力用回路８２と、信号入出力用回路８２に接続された信号入出力用端子８３と、信号入出力用回路８２にリレースイッチ８４，８５を介して接続されたリレー電極８６，８７とを備えている。【選択図】      図３
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【特許請求の範囲】
【請求項１】
メモリ回路部と、
このメモリ回路部に接続された信号入出力用回路部と、
この信号入出力用回路に接続された入出力用電極部と、
上記信号入出力用回路部にリレースイッチを介して接続されたリレー電極部とが形成されていることを特徴とする半導体メモリ素子。
【請求項２】
さらに、上記リレースイッチを制御するリレー制御回路部が形成されていることを特徴とする請求項１に記載の半導体メモリ素子。
【請求項３】
上記リレー制御回路は、並列に複数接続されたスモール・リレースイッチの少なくともオン動作・オフ動作及び上記オン動作・オフ動作させるタイミングを含むリレー制御情報を記憶することを特徴とする請求項回路を有することを特徴とする請求項１に記載の半導体メモリ素子。
【請求項４】
半導体メモリと、
この半導体メモリに接続された信号入出力用回路と、
この信号入出力用回路に接続された入出力用電極と、
上記信号入出力用回路にリレースイッチを介して接続されたリレー電極と、
これら半導体メモリ、信号入出力用回路、入出力用電極及びリレー電極が設けられた配線基板と、
この配線基板上に設けられ、上記入出力用電極に入出力用配線を介して接続された入出力用アウターリード電極と、
上記配線基板上に設けられ、上記リレー電極に中継用配線を介して接続された中継用アウターリード電極とを備え、
上記入出力用配線及び上記中継用配線は、その特性インピーダンスが所定の値となるように配置されていることを特徴とするメモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パソコン、エンジニアリング・ワーク・ステーション（ＥＷＳ）、サーバ、情報処理端末、携帯電話等の半導体メモリ素子及びこの半導体メモリ素子を複数搭載したメモリ装置に関し、特に信号の伝送経路をデータを読込み、あるいは書込み動作させるために選択したメモリ素子に応じて信号伝送に使用しない部分の信号用配線を電気的に分離可能な構成とすることで信号用配線の分岐を減らしたり、信号用配線の負荷を低減することで、ノイズが少なく、かつ、高速に信号伝送を行えるものに関する。
【背景技術】
【０００２】
従来から半導体メモリ素子が組み込まれたメモリ装置が知られている（例えば、特許文献１参照）。
【０００３】
図６は従来の半導体メモリ素子２１が組み込まれたメモリ装置１０を示す図である。メモリ装置１０は、マザーボード２０と、このマザーボード２０と後述するコネクタ２５を介して着脱自在に接続されるメモリ・モジュール３１とを備えている。マザーボード２０上には半導体メモリ素子２１と、ＭＰＵ２２と、これら半導体メモリ素子２１及びＭＰＵ２２を接続する信号用配線２３と、信号用配線２３とコネクタ２５を接続する外部接続用信号用配線２４とが設けられている。半導体メモリ素子２１は、制御回路とメモリが内蔵されたコア回路２１ａと、このコア回路２１ａに接続された信号入出力用回路２１ｂと、この信号入出力用回路２１ｂに接続された電極パッド２１ｃとを備えている。外部接続用信号用配線２４は、ＭＰＵ２２とコネクタ２５を介して後述するメモリ・モジュール３１を接続するのに用いる。
【０００４】
メモリ・モジュール３１は、配線基板３２と、複数のメモリ素子３３と、半導体メモリ素子３３相互間を接続する信号用配線３４とを備えている。半導体メモリ素子３３は、制御回路とメモリが内蔵されたコア回路３３ａと、このコア回路３３ａに接続された信号入出力用回路３３ｂと、この信号入出力用回路３３ｂに接続された電極パッド３３ｃとを備えている。
【０００５】
上述したメモリ装置１０においては、メモリ・モジュール３１を増設することによってメモリ容量を自在に増減させることができる。
【特許文献１】特開平０７−１８２８７９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上述したメモリ装置であると次のような問題があった。すなわち、従来の半導体メモリ素子を用いた信号用配線では、基板設計・製造後にはメモリ・モジュールを追加する、追加しない以外に信号用配線の接続形態が変更できない。そのため、従来のメモリ装置ではメモリ装置に接続されたメモリ素子及び全メモリ素子を接続するための信号用配線が常時接続された負荷の状態で信号を伝送させなくてはならないことから信号伝送の速度が遅くなるという問題がある。
【０００７】
特に、信号用配線に分岐があるような場合には、分岐部分で特性インピーダンスの不整合が生じ、反射が生じるため、ノイズが発生したり、信号の電圧レベルが安定するのに、より長い時間が必要になる。このように、従来の形態では信号用配線の負荷が大きい、ノイズが大きい、速度を上げられないという問題があった。
【０００８】
そこで本発明は、信号の伝送経路をデータを読込み、あるいは書込み動作させるために選択したメモリ素子に応じて、信号伝送に使用しない部分の信号用配線を電気的に分離可能な構成とすることで信号用配線の分岐を減らしたり、信号用配線の負荷を低減することで、ノイズが少なく、高速な信号伝送を行うことができるメモリ素子及びメモリ装置を提供することを目的としている。
【課題を解決するための手段】
【０００９】
上記課題を解決し目的を達成するために、本発明の半導体メモリ素子及びメモリ装置は次のように構成されている。
【００１０】
（１）メモリ回路部と、このメモリ回路部に接続された信号入出力用回路部と、この信号入出力用回路に接続された入出力用電極部と、上記信号入出力用回路部にリレースイッチを介して接続されたリレー電極部とが形成されていることを特徴とする。
【００１１】
（２）上記（１）に記載された半導体メモリ素子であって、さらに、上記リレースイッチを制御するリレー制御回路部が形成されていることを特徴とする。
【００１２】
（３）上記（１）に記載された半導体メモリ素子であって、上記リレー制御回路は、並列に複数接続されたスモール・リレースイッチの少なくともオン動作・オフ動作及び上記オン動作・オフ動作させるタイミングを含むリレー制御情報を記憶することを特徴とする請求項回路を有することを特徴とする。
【００１３】
（４）半導体メモリと、この半導体メモリに接続された信号入出力用回路と、この信号入出力用回路に接続された入出力用電極と、上記信号入出力用回路にリレースイッチを介して接続されたリレー電極と、これら半導体メモリ、信号入出力用回路、入出力用電極及びリレー電極が設けられた配線基板と、この配線基板上に設けられ、上記入出力用電極に入出力用配線を介して接続された入出力用アウターリード電極と、上記配線基板上に設けられ、上記リレー電極に中継用配線を介して接続された中継用アウターリード電極とを備え、上記入出力用配線及び上記中継用配線は、その特性インピーダンスが所定の値となるように配置されていることを特徴とする。
【発明の効果】
【００１４】
本発明によれば、信号の伝送経路をデータを読込み、あるいは書込み動作させるために選択したメモリ素子に応じて、信号伝送に使用しない部分の信号用配線を電気的に分離可能な構成とすることで信号用配線の分岐を減らしたり、信号用配線の負荷を低減することで、ノイズが少なく、高速な信号伝送を行うことが可能となる。
【発明を実施するための最良の形態】
【００１５】
本発明の半導体メモリ素子は、制御回路とメモリが内蔵されたコア回路と、このコア回路に接続された信号入出力用回路と、この信号入出力用回路に接続された信号入出力用端子とを備えている。
【実施例】
【００１６】
図１は本発明の第１の実施の形態に係るメモリ装置４０の構成を示す説明図、図２はメモリ装置４０に組み込まれたリレースイッチ付メモリ素子７０の構成を示す説明図である。メモリ装置及びメモリ素子には複数のデータ信号、アドレス信号、制御信号が存在するが、図１及び図２では前記のデータ信号、アドレス信号、制御信号のうちの１本のみを示してある。
【００１７】
メモリ装置４０は、マザーボード５０と、このマザーボード５０と後述するコネクタ５４を介して着脱自在に接続されるメモリ・モジュール６１とを備えている。マザーボード５０上にはリレースイッチ付メモリ素子７０と、ＭＰＵ５１、これらリレースイッチ付メモリ素子７０及びＭＰＵ５１を接続する信号用配線５２と、外部への接続に供される外部接続用信号用配線５３とが設けられている。外部接続用信号用配線５３は、コネクタ５４を介して後述するメモリ・モジュール６１が接続される。
【００１８】
リレースイッチ付メモリ素子７０は、図２に示すように、信号用配線と電源、グランド（不図示）を有するパッケージ７１と、このパッケージ７１上に形成された電極パッド７２ａ〜７２ｄと、これら電極パッド７２ａ〜７２ｄと後述する信号入出力用端子８３、リレー用端子８６，８７、制御用端子８９とを接続する配線７３ａ〜７３ｄと、半導体メモリ素子８０とを備えている。なお、上述した配線７３ａ〜７３ｄの特性インピーダンスが所定の値（例えば、３０Ω〜１００Ω）に制御されている。
【００１９】
半導体メモリ素子８０は、制御回路とメモリが内蔵されたコア回路８１と、このコア回路８１に接続された信号入出力用回路８２と、この信号入出力用回路８２に接続された信号入出力用端子８３とを備えている。信号入出力用回路８２にはさらにリレースイッチ８４，８５を介してリレー用端子８６，８７が接続されている。なお、リレースイッチ８４，８５はリレースイッチ制御回路８８によりその開閉が制御されている。なお、リレースイッチ制御回路８８はリレースイッチ制御信号入力端子８９に接続されている。
【００２０】
メモリ・モジュール６１は、配線基板６２と、複数のメモリ素子６３と、半導体メモリ素子６３相互間を接続する信号用配線６４とを備えている。半導体メモリ素子６３は、制御回路とメモリが内蔵されたコア回路６３ａと、このコア回路６３ａに接続された信号入出力用回路６３ｂと、この信号入出力用回路６３ｂに接続された電極パッド６３ｃとを備えている。
【００２１】
このように構成されたメモリ装置４０においては、メモリ・モジュール６１を増設することによってメモリ容量を自在に増減させることができる。一方、第１のメモリ・モジュール６１と第２のメモリ・モジュール６１を増設した場合に、次のようにしてメモリの選択を行う。
【００２２】
リレースイッチ制御信号入力端子８９を介して外部からリレー制御回路８８に開閉信号を入力する。リレースイッチ制御回路８８では入力された開閉信号に基づいて、リレースイッチ８４，８５の開閉を制御する。
【００２３】
例えば、リレースイッチ付半導体メモリ素子７０及び第１のメモリ・モジュール６１を使用する場合には、リレースイッチ８４をＯＮ、リレースイッチ８５をＯＦＦとすることで、ＭＰＵ５１にはリレースイッチ付半導体メモリ素子及び第１のメモリモジュール６１のみが接続される。逆に、リレースイッチ付半導体メモリ素子７０及び第２のメモリ・モジュール６１を使用する場合には、リレースイッチ８４をＯＦＦ、リレースイッチ８５をＯＮとすることで、ＭＰＵ５１にはリレースイッチ付半導体メモリ素子７０及び第２のメモリ・モジュール６１のみが接続される。
【００２４】
このようにして、リレースイッチ８４，８５をＯＮ／ＯＦＦすることで必要なメモリ・モジュール６１のみにＭＰＵ５１を接続することが可能となる。したがって、信号の送受信に必要なバス信号用配線のみを選択することで電気的に接続し、必要の無いバス信号用配線を電気的に分離することが可能になるため、信号伝送の経路を一筆書き状にすることが容易に実現できる。
【００２５】
なお、リレースイッチ８４，８５をＯＦＦすることで電気的に分離した部分の信号用配線の電位は、電気的に分離している間は所定の電位に固定するようにしてもよい。例えば、ＧＮＤレベル又は電源レベルや終端抵抗を有する伝送方式の場合には終端電圧レベル等の所定の電圧値である。この際、信号入出力用回路６３ｂの出力レベルをＧＮＤレベル又は所定の電圧値に設定する。
【００２６】
上述したように第１の実施の形態に係るメモリ装置４０によれば、信号用配線の分岐点にリレースイッチ付半導体メモリ素子７０を配置して分岐をコントロールしているので、信号用配線の分岐を無くした一筆書き配線形態にできる、すなわち、特性インピーダンスの不整合が無くし反射を抑制できるとともに、信号用配線の負荷を低減することができる。その結果、ノイズが少なく、高速な信号伝送を行えるようになる。
【００２７】
図３はメモリ装置４０の変形例に係るリレースイッチ付半導体メモリ素子９０を示す図である。図３において図２と同一機能部分には同一符号を付し、その詳細な説明は省略する。すなわち、メモリ装置９０では、リレースイッチ８４，８５の代わりにリレースイッチ９１，９２が設けられている。
【００２８】
リレースイッチ９１では、複数のスモール・スイッチ９１ａ〜９１ｃが並列に接続され、リレースイッチ９２では、複数のスモール・スイッチ９２ａ〜９２ｃが並列に接続されている。
【００２９】
これらスモール・スイッチ９１ａ〜９１ｃ及びスモール・スイッチ９２ａ〜９２ｃは、リレースイッチ制御回路８８によって各々独立に開閉制御が可能であり、ＯＮ抵抗値を変化させることができる。また、開閉タイミングをずらすことで、ＯＮ抵抗値を漸次変化させることができる。また、各スモール・スイッチのＯＮ抵抗値を同じにしたり、異ならせたりすることで、所望するＯＮ抵抗の値を実現させることができる。このＯＮ抵抗値を利用し、ＯＮ状態に固定させることにより、終端抵抗として利用することもできる。なお、リレースイッチ制御回路８８においては、開閉制御や開閉タイミングについての情報が記憶されており、予め定められた開閉制御や開閉タイミングで各スモール・スイッチの開閉制御を行わせることができる。
【００３０】
図４はメモリ装置４０に組み込まれたメモリ・モジュール６１の第１の変形例に係るメモリ・モジュール１００の構成を示す説明図である。メモリ・モジュール１００は、メモリ・モジュール配線基板１０１と、複数の一般メモリ素子１０２と、半導体メモリ素子１０２及びリレースイッチ付メモリ素子１１０相互間を接続する信号用配線１０３と、外部接続用端子１０４と、外部接続用端子１０４と信号入出力用端子１１３を結ぶ信号用配線１０５と、リレースイッチ付メモリ素子１１０とを備えている。半導体メモリ素子１０２は、制御回路とメモリが内蔵されたコア回路１０２ａと、このコア回路１０２ａに接続された信号入出力用回路１０２ｂと、この信号入出力用回路１０２ｂに接続された電極パッド１０２ｃとを備えている。リレースイッチ付メモリ素子１１０は複数の一般メモリ素子１０２の端部側に配置されている。
【００３１】
リレースイッチ付メモリ素子１１０は、制御回路とメモリが内蔵されたコア回路１１１と、このコア回路１１１に接続された信号入出力用回路１１２と、この信号入出力用回路１１２に接続された信号入出力用端子１１３とを備えている。信号入出力用回路１１２にはさらにリレースイッチ１１４を介してリレー用端子１１５が接続されている。なお、リレースイッチ１１４はリレースイッチ制御回路１１６によりその開閉が制御されている。なお、リレースイッチ制御回路１１６はリレースイッチ制御信号入力用端子１１７に接続されている。
【００３２】
このように構成されたメモリ・モジュール１００が接続されたメモリ装置４０においては、上述したようにリレースイッチ８４，８５のＯＮ／ＯＦＦの他、メモリ・モジュール１００においてもメモリ素子のＯＮ／ＯＦＦを行うことができる。すなわち、リレースイッチ１１４をＯＮとすれば、信号用配線１０５と信号用配線１０３が電気的に接続されるため、一般メモリ素子１０２は外部接続用端子１０４と電気的に接続され、ＯＦＦとすれば信号用配線１０５と信号用配線１０３とは電気的に分離されるため、一般メモリ素子１０２は外部接続用端子１０４と電気的に分離される。
【００３３】
上述したように本変形例においては、メモリ・モジュール１００内において必要に応じて一般メモリ素子１０２にＭＰＵ５１を接続することが可能となる。したがって、信号の送受信に必要な信号用配線のみを選択することで電気的に接続し、必要の無い信号用配線は電気的に分離されることになるため、信号伝送の経路を一筆書き状にすることができる。したがって、特性インピーダンスの不整合が無く、反射を抑制できるとともに、信号用配線の負荷を低減することができる。その結果、ノイズが少なく、高速な信号伝送を行えるようになる。
【００３４】
図５はメモリ装置４０に組み込まれたメモリ・モジュール６１の第２の変形例に係るメモリ・モジュール１２０の構成を示す説明図である。なお、図５において図４と同一機能部分には同一符号を付しその詳細な説明を省略する。
【００３５】
本変形例においては、メモリ・モジュール１２０は、配線基板１２１と、複数の一般メモリ素子１０２と、半導体メモリ素子１０２及びリレースイッチ付メモリ素子１１０Ａ，１１０Ｂ相互間を接続する信号用配線１２２と、第１及び第２のリレースイッチ付メモリ素子１１０Ａ，１１０Ｂと、外部接続用端子１２３と、増設用端子１２４とを備えている。第１及び第２のリレースイッチ付メモリ素子１１０Ａ，１１０Ｂは複数の一般メモリ素子１０２を挟んで両端部側に配置されている。なお、第１及び第２のリレースイッチ付メモリ素子１１０Ａ，１１０Ｂは上述したリレースイッチ付メモリ素子１１０と同一構成である。
【００３６】
このように構成されたメモリ・モジュール１２０が接続されたメモリ装置４０においては、上述したようにリレースイッチ８４，８５のＯＮ／ＯＦＦの他、メモリ・モジュール１２０においてもメモリ・モジュール１００と同様にしてメモリ素子のＯＮ／ＯＦＦを行うことができる。すなわち、第１のリレースイッチ付メモリ素子１１０Ａのリレースイッチ１１４をＯＮとすれば、一般メモリ素子１０２はマザーボード５０上の外部接続用信号配線５３と電気的に接続され、ＯＦＦとすれば外部接続用信号配線５３と電気的に分離される。
【００３７】
また、メモリ・モジュール１２０にさらにメモリ・モジュールを接続することも可能である。すなわち、第２のリレースイッチ付メモリ素子１１０Ｂのリレースイッチ１１４をＯＮとすることにより、増設用端子１２４を介して増設したメモリ・モジュールまで信号を伝送させることができる。
【００３８】
上述したように本変形例においては、メモリ・モジュール１２０内において必要な一般メモリ素子１１２又はリレースイッチ付メモリ素子１１０にのみＭＰＵ５１を接続することが可能となる。したがって、信号の送受信に必要な信号用配線を選択し、必要の無い信号用配線は分離されることになるため、信号用配線の負荷を低減することができる。その結果、ノイズが少なく、高速な信号伝送を行えるようになる。
【００３９】
また、メモリ・モジュール１２０にさらに他のメモリ・モジュールを増設させることが可能となり、この場合においても必要が無い場合には第２のリレースイッチ付メモリ素子１１０Ｂのリレースイッチ１１４をＯＦＦとすることが可能である。
【００４０】
さらに本変形例においては、増設用端子１２４にメモリ・モジュールが増設されていない場合においても第２のリレースイッチ付メモリ素子１１０のリレースイッチ１１４をＯＮすることで、このリレースイッチ１１４のＯＮ抵抗を終端抵抗（ターミネータ）として利用することも可能である。
【００４１】
なお、本発明は前記実施の形態に限定されるものではない。すなわち、上述した実施の形態では、メモリ・モジュールにおいてメモリ素子を平面方向に並べて配置しているが、メモリ素子を高さ方向に積み重ねて３次元実装することにより配置面積を小さくするようにしてもよい。この他、本発明の要旨を逸脱しない範囲で種々変形実施可能であるのは勿論である。
【産業上の利用可能性】
【００４２】
本発明によれば、信号用配線の分岐を減らしたり、信号用配線の負荷を低減することで、ノイズが少なく、高速な信号伝送を行うことができる半導体メモリ素子及びメモリ装置が得られる。
【図面の簡単な説明】
【００４３】
【図１】本発明の一実施の形態に係るメモリ装置の構成を示す説明図。
【図２】同メモリ装置に組み込まれた半導体メモリ素子パッケージの構成を示す説明図。
【図３】同半導体メモリ素子パッケージの変形例の構成を示す説明図。
【図４】同メモリ装置に組み込まれたメモリ・モジュールの第１の変形例の構成を示す説明図。
【図５】同メモリ装置に組み込まれたメモリ・モジュールの第２の変形例の構成を示す説明図。
【図６】従来のメモリ装置の構成を示す説明図。
【符号の説明】
【００４４】
４０…メモリ装置、５０…マザーボード、６１…メモリ・モジュール、７０…リレースイッチ付メモリ素子、７１…パッケージ、８０…半導体メモリ素子、８１…コア回路、８２…信号入出力用回路、８３…信号入出力用端子、８４，８５…リレースイッチ、８６，８７…リレー用端子、８８…リレースイッチ制御回路、８９…リレー制御用端子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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