(57)【要約】【課題】チップ面積を増加させることなく、キャパシタの容量を増加させる。【解決手段】接着層５を介して半導体チップ３の裏面にキャパシタ６を貼り付けるとともに、キャパシタ６上に端子電極７を設け、ワイヤ８を介して配線基板１上の端子電極２に端子電極７を接続する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
半導体チップと、
前記半導体チップの裏面に設けられたキャパシタと、
前記キャパシタに設けられた接続端子とを備えることを特徴とする半導体装置。
【請求項２】
半導体チップと、
前記半導体チップの裏面に設けられたキャパシタと、
前記前記半導体チップの裏面に設けられたコイルとを備えることを特徴とする半導体装置。
【請求項３】
半導体チップと、
前記半導体チップの裏面に積層された絶縁層と、
前記絶縁層上に積層された第１導電層と、
前記第１導電層上に積層された誘電体層と、
前記誘電体層上に積層された第２導電層とを備えることを特徴とする半導体装置。
【請求項４】
半導体チップと、
前記半導体チップの裏面に積層された第１絶縁層と、
前記絶縁層上に積層された第１導電層と、
前記第１導電層上に積層された第１誘電体層と、
前記誘電体層上に積層された第２導電層と、
前記第２導電層上に積層された第２絶縁層と、
前記第２絶縁層上に積層された第３導電層と、
前記第３導電層上に積層された第２誘電体層と、
前記第２誘電体層上に積層された第４導電層とを備えることを特徴とする半導体装置。
【請求項５】
半導体チップと、
前記半導体チップの表面に設けられたバンプ電極と、
前記半導体チップの裏面に設けられたキャパシタと、
前記キャパシタに設けられた接続端子と、
前記バンプ電極を介して前記半導体チップがフェースダウン実装された配線基板と、
前記接続端子と前記配線基板とを接続するワイヤとを備えることを特徴とする半導体装置。
【請求項６】
半導体チップと、
前記半導体チップの表面に設けられたバンプ電極と、
前記半導体チップの裏面に設けられたキャパシタと、
前記前記半導体チップの裏面に設けられたコイルと、
前記バンプ電極を介して前記半導体チップがフェースダウン実装された配線基板と、
前記キャパシタと前記配線基板とを接続する第１ワイヤと、
前記コイルと前記配線基板とを接続する第２ワイヤとを備えることを特徴とする半導体装置。
【請求項７】
半導体チップと、
前記半導体チップの表面に設けられたバンプ電極と、
前記半導体チップの裏面に積層された絶縁層と、
前記絶縁層上に積層された第１導電層と、
前記第１導電層上に積層された誘電体層と、
前記誘電体層上に積層された第２導電層と、
前記バンプ電極を介して前記半導体チップがフェースダウン実装された配線基板と、
前記第１導電層と前記配線基板とを接続する第１ワイヤと、
前記第２導電層と前記配線基板とを接続する第２ワイヤとを備えることを特徴とする半導体装置。
【請求項８】
半導体チップと、
前記半導体チップの表面に設けられたバンプ電極と、
前記半導体チップの裏面に積層された第１絶縁層と、
前記絶縁層上に積層された第１導電層と、
前記第１導電層上に積層された第１誘電体層と、
前記誘電体層上に積層された第２導電層と、
前記第２導電層上に積層された第２絶縁層と、
前記第２絶縁層上に積層された第３導電層と、
前記第３導電層上に積層された第２誘電体層と、
前記第２誘電体層上に積層された第４導電層と、
前記バンプ電極を介して前記半導体チップがフェースダウン実装された配線基板と、
前記第１導電層と前記配線基板とを接続する第１ワイヤと、
前記第２導電層と前記配線基板とを接続する第２ワイヤと、
前記第１導電層と前記第３導電層とを接続する第３ワイヤと、
前記第２導電層と前記第４導電層とを接続する第４ワイヤとを備えることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に関し、特に、半導体装置にキャパシタを設ける方法に適用して好適なものである。
【０００２】
【従来の技術】
従来の半導体装置では、特許文献１に開示されているように、ヒートシンクとＩＣチップとの間に絶縁層を設けることにより、ヒートシンクとＩＣチップとでキャパシタを構成し、高周波ノイズを吸収することが行われている。
【０００３】
【特許文献１】
特開２００２−１１２５０８号公報
【０００４】
【発明が解決しようとする課題】
しかしながら、従来の半導体装置では、ＩＣ基板自体がキャパシタの一方の電極として使用される。このため、ＩＣ基板として高抵抗基板が用いられると、ＩＣ基板が絶縁層となり、キャパシタの容量が劣化するという問題があった。
そこで、本発明の目的は、チップ面積を増加させることなく、キャパシタの容量を増加させることが可能な半導体装置を提供することである。
【０００５】
【課題を解決するための手段】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、半導体チップと、前記半導体チップの裏面に設けられたキャパシタと、前記キャパシタに設けられた接続端子とを備えることを特徴とする。
これにより、半導体チップの裏面にキャパシタを配置することが可能となり、半導体チップの回路レイアウト内にキャパシタを内蔵する必要がなくなるとともに、半導体基板を用いることなく、キャパシタ電極を構成することが可能となる。このため、チップ面積を増加させることなく、キャパシタの容量を増加させることが可能となり、実装面積を削減することが可能となる。
【０００６】
また、本発明の一態様に係る半導体装置によれば、半導体チップと、前記半導体チップの裏面に設けられたキャパシタと、前記前記半導体チップの裏面に設けられたコイルとを備えることを特徴とする。
これにより、半導体チップの裏面にキャパシタおよびコイルを配置することが可能となり、チップ面積を増加させることなく、キャパシタの容量を増加させることが可能となるとともに、ノイズを安定化させることが可能となる。
【０００７】
また、本発明の一態様に係る半導体装置によれば、半導体チップと、前記半導体チップの裏面に積層された絶縁層と、前記絶縁層上に積層された第１導電層と、前記第１導電層上に積層された誘電体層と、前記誘電体層上に積層された第２導電層とを備えることを特徴とする。
これにより、半導体チップの裏面にキャパシタを集積化することが可能となり、半導体チップの回路レイアウト内にキャパシタを内蔵する必要がなくなるとともに、半導体チップの裏面に形成された第１導電層および第２導電層を用いることで、キャパシタ電極を構成することが可能となる。このため、チップ面積を増加させることなく、キャパシタの容量を増加させることが可能となり、実装面積を削減することが可能となる。
【０００８】
また、本発明の一態様に係る半導体装置によれば、半導体チップと、前記半導体チップの裏面に積層された第１絶縁層と、前記絶縁層上に積層された第１導電層と、前記第１導電層上に積層された第１誘電体層と、前記誘電体層上に積層された第２導電層と、前記第２導電層上に積層された第２絶縁層と、前記第２絶縁層上に積層された第３導電層と、前記第３導電層上に積層された第２誘電体層と、前記第２誘電体層上に積層された第４導電層とを備えることを特徴とする。
【０００９】
これにより、半導体チップの裏面にキャパシタを集積化することが可能となるとともに、キャパシタを多層化することが可能となり、チップ面積を増加させることなく、キャパシタの容量を増加させることが可能となる。
また、本発明の一態様に係る半導体装置によれば、半導体チップと、前記半導体チップの表面に設けられたバンプ電極と、前記半導体チップの裏面に設けられたキャパシタと、前記キャパシタに設けられた接続端子と、前記バンプ電極を介して前記半導体チップがフェースダウン実装された配線基板と、前記接続端子と前記配線基板とを接続するワイヤとを備えることを特徴とする。
【００１０】
これにより、半導体チップの裏面にキャパシタを配置することが可能となるとともに、ワイヤボンドを行うことでキャパシタと配線基板とを接続することが可能となる。このため、半導体チップの回路レイアウト内にキャパシタを内蔵する必要がなくなり、チップ面積を増加させることなく、キャパシタの容量を増加させることが可能となるとともに、半導体チップの裏面にキャパシタを配置した場合においても、キャパシタの接続を容易に行うことができる。
【００１１】
また、本発明の一態様に係る半導体装置によれば、半導体チップと、前記半導体チップの表面に設けられたバンプ電極と、前記半導体チップの裏面に設けられたキャパシタと、前記前記半導体チップの裏面に設けられたコイルと、前記バンプ電極を介して前記半導体チップがフェースダウン実装された配線基板と、前記キャパシタと前記配線基板とを接続する第１ワイヤと、前記コイルと前記配線基板とを接続する第２ワイヤとを備えることを特徴とする。
【００１２】
これにより、半導体チップの裏面にキャパシタおよびコイルを配置することが可能となるとともに、ワイヤボンドを行うことでキャパシタおよびコイルを配線基板に接続することが可能となる。このため、半導体チップの回路レイアウト内にキャパシタを内蔵する必要がなくなり、チップ面積を増加させることなく、キャパシタの容量を増加させることが可能となるとともに、半導体チップの裏面にキャパシタおよびコイルを配置した場合においても、キャパシタおよびコイルの接続を容易に行うことができる。
【００１３】
また、本発明の一態様に係る半導体装置によれば、半導体チップと、前記半導体チップの表面に設けられたバンプ電極と、前記半導体チップの裏面に積層された絶縁層と、前記絶縁層上に積層された第１導電層と、前記第１導電層上に積層された誘電体層と、前記誘電体層上に積層された第２導電層と、前記バンプ電極を介して前記半導体チップがフェースダウン実装された配線基板と、前記第１導電層と前記配線基板とを接続する第１ワイヤと、前記第２導電層と前記配線基板とを接続する第２ワイヤとを備えることを特徴とする。
【００１４】
これにより、半導体チップの裏面にキャパシタを集積化することが可能となるとともに、第１導電層および第２導電層上にワイヤボンドをそれぞれ行うことでキャパシタと配線基板とを接続することが可能となる。このため、半導体チップの回路レイアウト内にキャパシタを内蔵する必要がなくなり、チップ面積を増加させることなく、キャパシタの容量を増加させることが可能となるとともに、半導体チップの裏面にキャパシタを配置した場合においても、キャパシタの接続を容易に行うことができる。
【００１５】
また、本発明の一態様に係る半導体装置によれば、半導体チップと、前記半導体チップの表面に設けられたバンプ電極と、前記半導体チップの裏面に積層された第１絶縁層と、前記絶縁層上に積層された第１導電層と、前記第１導電層上に積層された第１誘電体層と、前記誘電体層上に積層された第２導電層と、前記第２導電層上に積層された第２絶縁層と、前記第２絶縁層上に積層された第３導電層と、前記第３導電層上に積層された第２誘電体層と、前記第２誘電体層上に積層された第４導電層と、前記バンプ電極を介して前記半導体チップがフェースダウン実装された配線基板と、前記第１導電層と前記配線基板とを接続する第１ワイヤと、前記第２導電層と前記配線基板とを接続する第２ワイヤと、前記第１導電層と前記第３導電層とを接続する第３ワイヤと、前記第２導電層と前記第４導電層とを接続する第４ワイヤとを備えることを特徴とする。
【００１６】
これにより、多層化されたキャパシタを半導体チップの裏面に形成することが可能となるとともに、第１導電層〜第４導電層上にワイヤボンドをそれぞれ行うことで、多層化されたキャパシタを並列接続することを可能としつつ、キャパシタと配線基板とを接続することが可能となる。このため、半導体チップの回路レイアウト内にキャパシタを内蔵する必要がなくなり、チップ面積を増加させることなく、キャパシタの容量を増加させることが可能となるとともに、半導体チップの裏面に多層化されたキャパシタを配置した場合においても、多層化されたキャパシタの接続を容易に行うことができる。
【００１７】
【発明の実施の形態】
以下、本発明の実施形態に係る半導体装置について図面を参照しながら説明する。
図１は、本発明の第１実施形態に係る半導体装置の概略構成を示す断面図である。
【００１８】
図１において、配線基板１上には端子電極２が形成されている。一方、半導体チップ３上にはバンプ電極４が形成されるとともに、半導体チップ３の裏面にはキャパシタ６が設けられている。ここで、半導体チップ３の裏面にキャパシタ６を設ける場合、接着層５を介して半導体チップ３の裏面にキャパシタ６を貼り付けることができる。そして、キャパシタ６上には端子電極７が設けられ、端子電極７は、ワイヤ８を介して配線基板１上の端子電極２に接続されている。
【００１９】
これにより、半導体チップ３の裏面にキャパシタ６を配置することが可能となり、半導体チップ３の回路レイアウト内にキャパシタ６を内蔵する必要がなくなるとともに、半導体基板を用いることなく、キャパシタ電極を構成することが可能となる。このため、半導体チップ３のチップ面積を増加させることなく、キャパシタ６の容量を増加させることが可能となり、実装面積を削減することが可能となる。
【００２０】
また、キャパシタ６上に端子電極７を設けることにより、ワイヤボンドを用いてキャパシタ６を配線基板１に接続することが可能となり、半導体チップ３の裏面にキャパシタ６を設けた場合においても、キャパシタ６の接続を容易に行うことが可能となる。
なお、上述した実施形態では、半導体チップ３と同一サイズのキャパシタ６を半導体チップ３の裏面に設ける方法について説明したが、キャパシタ６のサイズは半導体チップ３のサイズと必ずしも一致する必要はなく、キャパシタ６は半導体チップ３より小さくてもよいし、大きくてもよい。
【００２１】
図２は、本発明の第２実施形態に係る半導体装置の概略構成を示す断面図である。
図２において、配線基板１１上には端子電極１２が形成されている。一方、半導体チップ１３上にはバンプ電極１４が形成されるとともに、半導体チップ１３の裏面には絶縁層１５が積層されている。そして、絶縁層１５上には導電層１６が積層され、導電層１６上には誘電体層１７が積層され、誘電体層１７上には導電層１８が積層されている。ここで、導電層１６、誘電体層１７および導電層１８を用いてキャパシタを構成することが可能となる。
【００２２】
なお、絶縁層１５としては、例えば、シリコン酸化膜を用いることができ、導電層１６、１８としては、例えば、Ａｌ、Ｃｕ、Ａｕ、Ｐｔなどの金属を用いることができ、誘電体層１７としては、例えば、シリコン酸化膜、シリコン窒化膜、あるいはＰＺＴ（ジルコン酸チタン酸鉛）膜などの強誘電体膜を用いることができる。また、導電層１６、１８および誘電体層１７を半導体チップ１３の裏面に積層する場合、例えば、スパッタまたはＣＶＤ（化学気相成長法）などを用いることができる。
【００２３】
そして、導電層１６上にはワイヤ１９ａを接続するための開口部が設けられ、導電層１６は、ワイヤ１９ａを介して配線基板１１上の端子電極１２に接続されている。また、導電層１８は、ワイヤ１９ｂを介して配線基板１１上の端子電極１２に接続されている。
これにより、半導体チップ１３の裏面にキャパシタを集積化することが可能となり、半導体チップ１３の回路レイアウト内にキャパシタを内蔵する必要がなくなるとともに、半導体チップ１３の裏面に形成された導電層１６、１８を用いることで、キャパシタ電極を構成することが可能となる。このため、チップ面積を増加させることなく、キャパシタの容量を増加させることが可能となり、実装面積を削減することが可能となるとともに、半導体チップ１３自体をキャパシタ電極として用いる必要をなくして、キャパシタの特性を向上させることが可能となる。
【００２４】
また、ワイヤ１９ａを接続するための開口部を導電層１６上に設けることにより、ワイヤボンドを用いてキャパシタを配線基板１１に接続することが可能となり、半導体チップ１３の裏面にキャパシタを積層した場合においても、キャパシタの接続を容易に行うことが可能となる。
図３は、本発明の第３実施形態に係る半導体装置の概略構成を示す断面図である。
【００２５】
図３において、配線基板２１上には端子電極２２が形成されている。一方、半導体チップ２３上にはバンプ電極２４が形成されるとともに、半導体チップ２３の裏面には絶縁層２５が積層されている。そして、絶縁層２５上には導電層２６が積層され、導電層２６上には誘電体層２７が積層され、誘電体層２７上には導電層２８が積層されている。さらに、導電層２８上には絶縁層２９が積層され、絶縁層２９上には導電層３０が積層され、導電層３０上には誘電体層３１が積層され、誘電体層３１上には導電層３２が積層されている。
ここで、導電層１６、誘電体層１７および導電層１８を用いて第１層目のキャパシタを構成することができ、導電層３０、誘電体層３１および導電層３２を用いて第２層目のキャパシタを構成することができる。
【００２６】
なお、絶縁層２５、２９としては、例えば、シリコン酸化膜を用いることができ、導電層２６、２８、３０、３２としては、例えば、Ａｌ、Ｃｕ、Ａｕ、Ｐｔなどの金属を用いることができ、誘電体層２７、３１としては、例えば、シリコン酸化膜、シリコン窒化膜、あるいはＰＺＴ（ジルコン酸チタン酸鉛）膜などの強誘電体膜を用いることができる。また、導電層２６、２８、３０、３２および誘電体層２７、３１を半導体チップ２３の裏面に積層する場合、例えば、スパッタまたはＣＶＤ（化学気相成長法）などを用いることができる。
【００２７】
そして、導電層２６上にはワイヤ３３ｃ、３３ｄを接続するための開口部が設けられ、導電層２８上にはワイヤ３３ａ、３３ｂを接続するための開口部が設けられ、導電層３０上にはワイヤ３３ｃを接続するための開口部が設けられている。そして、導電層２６は、ワイヤ３３ｄを介して配線基板２１上の端子電極２２に接続されるとともに、ワイヤ３３ｃを介して導電層３０に接続されている。また、導電層２８は、ワイヤ３３ｂを介して配線基板２１上の端子電極２２に接続されるとともに、ワイヤ３３ａを介して導電層３２に接続されている。
【００２８】
これにより、多層化されたキャパシタを半導体チップ２１の裏面に形成することが可能となるとともに、導電層２６、２８、３０、３２上にワイヤボンドをそれぞれ行うことで、多層化されたキャパシタを並列接続することを可能としつつ、多層化されたキャパシタと配線基板２１とを接続することが可能となる。このため、半導体チップ２３の回路レイアウト内にキャパシタを内蔵する必要がなくなり、チップ面積を増加させることなく、キャパシタの容量を増加させることが可能となるとともに、半導体チップ２３の裏面に多層化されたキャパシタを配置した場合においても、多層化されたキャパシタの接続を容易に行うことができる。
【００２９】
なお、上述した実施形態では、半導体チップ２３の裏面にキャパシタを２層だけ積層する方法について説明したが、半導体チップ２３の裏面にキャパシタを３層以上積層するようにしてもよい。
図４は、本発明の第４実施形態に係る半導体装置の概略構成を示す断面図である。
【００３０】
図４において、配線基板４１上には端子電極４２が形成されている。一方、半導体チップ４３上にはバンプ電極４４が形成されるとともに、半導体チップ４３の裏面にはキャパシタ４６が設けられている。ここで、半導体チップ４３の裏面にキャパシタ４６を設ける場合、接着層４５を介して半導体チップ４３の裏面にキャパシタ４６を貼り付けることができる。そして、キャパシタ４６上には端子電極４７が設けられ、端子電極４７は、ワイヤ４８を介して配線基板４１上の端子電極４２に接続されている。
【００３１】
さらに、半導体チップ４３の裏面に設けられたキャパシタ４６上にはコイル５０が設けられている。ここで、キャパシタ４６上にコイル５０を設ける場合、接着層４９を介してキャパシタ４６上にコイル５０を貼り付けることができる。そして、コイル５０上には端子電極５１が設けられ、端子電極５１は、ワイヤ５２を介して配線基板４１上の端子電極４２に接続されている。
【００３２】
これにより、半導体チップ４３の裏面にキャパシタ４６およびコイル５０を配置することが可能となるとともに、ワイヤボンドを行うことでキャパシタ４６およびコイル５０を配線基板４１に接続することが可能となる。このため、半導体チップ４３の回路レイアウト内にキャパシタ４６を内蔵する必要がなくなり、チップ面積を増加させることなく、キャパシタ４６の容量を増加させることが可能となるとともに、ノイズを安定化させることが可能となる。
【００３３】
また、キャパシタ４６およびコイル５０上に端子電極４７、５１をそれぞれ設けることにより、ワイヤボンドを用いてキャパシタ４６およびコイル５０を配線基板４１に接続することが可能となり、半導体チップ４３の裏面にキャパシタ４６およびコイル５０を設けた場合においても、キャパシタ４６およびコイル５０の接続を容易に行うことが可能となる。
【００３４】
なお、上述した実施形態では、半導体チップ４３と同一サイズのキャパシタ４６を半導体チップ４３の裏面に設ける方法について説明したが、キャパシタ４６のサイズは半導体チップ４３のサイズと必ずしも一致する必要はなく、キャパシタ４６は半導体チップ４３より小さくてもよいし、大きくてもよい。
また、上述した実施形態では、キャパシタ４６上にコイル５０を配置する方法について説明したが、半導体チップ４３の裏面にコイル５０を直接配置するようにしてもよい。
【図面の簡単な説明】
【図１】第１実施形態に係る半導体装置の概略構成を示す断面図。
【図２】第２実施形態に係る半導体装置の概略構成を示す断面図。
【図３】第３実施形態に係る半導体装置の概略構成を示す断面図。
【図４】第４実施形態に係る半導体装置の概略構成を示す断面図。
【符号の説明】
１、１１、２１、４１  配線基板、２、７、１２、２２、４２、４７、５１  端子電極、３、１３、２３、４３  半導体チップ、４、１４、２４、４４  バンプ電極、５、４５、４９  接着層、６、４６  キャパシタ、８、１９ａ、１９ｂ、３３ａ〜３３ｄ、４８、５２  ワイヤ、１５、２５、２９  絶縁層、１６、１８、２６、２８、３０、３２  導電層、１７、２７、３１  誘電体層、５０  コイル
【図１】
2005032763.tif 000003
【図２】
2005032763.tif 000004
【図３】
2005032763.tif 000005
【図４】
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