(57)【要約】  【課題】メモリシステムにおいて、メモリとメモリコントローラとの間で高速にデータ転送を行うことができるメモリインタフェース方式を提供する。  【解決手段】メモリコントローラから出力されるコマンド信号、アドレス信号、又はデータ信号が、初段のメモリから最終段のメモリまで順次転送され、最終段のメモリから出力されるデータ信号がメモリコントローラに入力される。データの書込みを行う場合、アドレス信号によって指定される識別番号に一致する識別番号を持つメモリのメモリアドレスにデータ信号が書き込まれる。また、データの読出しを行う場合、アドレス信号によって指定される識別番号に一致する識別番号を持つメモリのメモリアドレスからデータが読み出され、この読み出されたデータが、データ信号として最終段のメモリまで転送され、最終段のメモリからメモリコントローラに供給される。【選択図】  図１
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【特許請求の範囲】
【請求項１】
複数のメモリと、前記複数のメモリの動作を制御するメモリコントローラとを備えるメモリシステムにおいて、
前記メモリコントローラから出力されるコマンド信号、アドレス信号、又はデータ信号が初段のメモリに入力され、前段のメモリから出力されるコマンド信号、アドレス信号、又はデータ信号が順次後段のメモリに入力され、最終段のメモリから出力されるデータ信号が前記メモリコントローラに入力されるループ構造としたことを特徴とするメモリインタフェース方式。
【請求項２】
データの書込みに際し、前記メモリコントローラからコマンド信号、アドレス信号、およびデータ信号が出力され、これらのコマンド信号、アドレス信号、およびデータ信号が、前記初段のメモリから前記最終段のメモリまで所定のタイミングで順次転送され、前記アドレス信号によって指定されるメモリ識別番号に一致する識別番号を持つメモリにおいて、前記データ信号が前記アドレス信号によって指定されるメモリアドレスに書き込まれ、
データの読出しに際し、前記メモリコントローラからコマンド信号、およびアドレス信号が出力され、これらのコマンド信号、およびアドレス信号が、前記初段のメモリから前記最終段のメモリまで所定のタイミングで順次転送され、前記アドレス信号によって指定されるメモリ識別番号に一致する識別番号を持つメモリにおいて、前記アドレス信号によって指定されるメモリアドレスからデータが読み出され、この読み出されたデータが、前記データ信号として前記最終段のメモリまで転送され、この最終段のメモリから前記メモリコントローラに供給されることを特徴とする請求項１に記載のメモリインタフェース方式。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高速なデータ転送に適したメモリインタフェース方式に関するものである。
【背景技術】
【０００２】
従来、メモリシステムにおいて、メモリとメモリコントローラとの間のデータ転送は、特許文献１に記載されているように、バス方式を用いるものが一般的であった。
【０００３】
ここで、特許文献１は、クロック信号に同期して動作するメモリを備えたメモリシステムに関するもので、同公報には、データバスと、データバスに接続され、書込データを入力するとともに、読出データを出力するメモリと、メモリを制御するメモリ制御手段とを備え、メモリ制御手段が、データバスの一端に書込データを出力するとともに、データバスの他端から読出データを入力することなどが記載されている。
【０００４】
図４に示すように、特許文献１のようなバス方式を採用するメモリシステム４０では、（Ｎ＋１）個（Ｎは０以上の整数）のメモリ（メモリ０〜Ｎ）４６がデータバスを介してメモリコントローラ４４に並列に接続される。
【０００５】
データの書込みに際しては、メモリコントローラ４４からアドレスバス上にアドレス信号が出力されるとともに、データバス上にデータ信号が出力され、コマンド信号として書込みコマンドが出力されると、クロック分配部４２から供給されるクロック信号に同期して、データバス上に出力されたデータが、アドレス信号によって指定されるただ１つのメモリのアドレスに書き込まれる。
【０００６】
また、データの読出しに際しては、メモリコントローラ４４からアドレス信号が出力されるとともに、読出しコマンドが出力されると、同様にクロック信号に同期して、アドレス信号によって指定されるただ１つのメモリのアドレスからデータが読み出され、読み出されたデータがデータバス上に出力され、メモリコントローラ４４によって、データバス上に出力されたデータが取り込まれる。
【０００７】
【特許文献１】特開平１０−１４３４２４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかし、バス方式を採用するメモリシステムでは、複数のメモリがデータバスに並列に接続された場合、その接続点においてインピーダンス不整合が生じるため、データの信号波形に歪みが生じ、高速なデータ転送を行うのが難しいという問題があった。
【０００９】
本発明の目的は、前記従来技術に基づく問題点を解消し、メモリシステムにおいて、メモリとメモリコントローラとの間で高速にデータ転送を行うことができるメモリインタフェース方式を提供することにある。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、本発明は、複数のメモリと、前記複数のメモリの動作を制御するメモリコントローラとを備えるメモリシステムにおいて、
前記メモリコントローラから出力されるコマンド信号、アドレス信号、又はデータ信号が初段のメモリに入力され、前段のメモリから出力されるコマンド信号、アドレス信号、又はデータ信号が順次後段のメモリに入力され、最終段のメモリから出力されるデータ信号が前記メモリコントローラに入力されるループ構造としたことを特徴とするメモリインタフェース方式を提供するものである。
更に、データの書込みに際し、前記メモリコントローラからコマンド信号、アドレス信号、およびデータ信号が出力され、これらのコマンド信号、アドレス信号、およびデータ信号が、前記初段のメモリから前記最終段のメモリまで所定のタイミングで順次転送され、前記アドレス信号によって指定されるメモリ識別番号に一致する識別番号を持つメモリにおいて、前記データ信号が前記アドレス信号によって指定されるメモリアドレスに書き込まれ、
データの読出しに際し、前記メモリコントローラからコマンド信号、およびアドレス信号が出力され、これらのコマンド信号、およびアドレス信号が、前記初段のメモリから前記最終段のメモリまで所定のタイミングで順次転送され、前記アドレス信号によって指定されるメモリ識別番号に一致する識別番号を持つメモリにおいて、前記アドレス信号によって指定されるメモリアドレスからデータが読み出され、この読み出されたデータが、前記データ信号として前記最終段のメモリまで転送され、この最終段のメモリから前記メモリコントローラに供給されることを特徴とするメモリインタフェース方式を提供するものである。
ここで、前記所定のタイミングはメモリシステムのクロック信号の立上りおよび／又は立下りのタイミングであることが好ましい。
【発明の効果】
【００１１】
本発明によれば、メモリシステムにおいて、メモリコントローラから出力されるコマンド信号、アドレス信号、又はデータ信号を初段のメモリから最終段のメモリまで順次転送し、最終段のメモリから出力されるデータをメモリコントローラに入力するループ構造としたので、従来のバス方式を採用するメモリシステムの問題であったデータの波形歪みを抑制することができ、高速なデータ転送が可能である。
【発明を実施するための最良の形態】
【００１２】
以下に、添付の図面に示す好適実施形態に基づいて、本発明のメモリインタフェース方式を詳細に説明する。
【００１３】
図１は、本発明のメモリインタフェース方式を適用するメモリシステムの構成を表す一実施形態の概略図である。同図に示すメモリシステム１０は、クロック分配部１２と、メモリコントローラ１４と、（Ｎ＋１）個（Ｎは０以上の整数）のメモリ（メモリ０〜Ｎ）１６とを備えている。ここで、メモリ１６は１個の半導体メモリ（チップ）のみならず、複数の半導体メモリが搭載されたメモリモジュールを含む概念である。
【００１４】
クロック分配部１２は、動作の基準となるクロック信号を生成する。クロック分配部１２から出力されるクロック信号は、メモリコントローラ１４および（Ｎ＋１）個のメモリ１６に入力されており、これらの各部位は、このクロック信号に同期して動作する。
【００１５】
メモリコントローラ１４は、メモリ１６の動作を制御する。すなわち、メモリ１６へのデータの書込みおよび読出しを制御する。メモリコントローラ１４からは、コマンド信号、アドレス信号、およびデータ信号（書込データ）が出力され、メモリコントローラ１４には、最終段のメモリ（メモリＮ）１６から出力されるデータ信号（読出データ）が入力される。メモリコントローラ１４から出力されるコマンド信号、アドレス信号、およびデータ信号は、初段のメモリ（メモリ０）１６に入力される。
【００１６】
ここで、コマンド信号は、メモリ１６に対して、何もしない（ノーオペレーション。以下、ＮＯＰという）か、データの書込み（書込みコマンド）、またはデータの読出し（読出しコマンド）を指示する信号である。また、アドレス信号は、メモリ１６の識別番号を含んでおり、このメモリ識別番号に一致する識別番号を持つメモリ１６とそのメモリアドレスを指定する信号である。データ信号は、メモリコントローラ１４からメモリ１６への書込データ、またはメモリ１６からメモリコントローラ１４への読出データである。
【００１７】
メモリ１６は、メモリコントローラ１４から供給されるコマンド信号、アドレス信号、およびデータ信号に従って動作する。前述のように、初段のメモリ（メモリ０）１６には、メモリコントローラ１４から出力されるコマンド信号、アドレス信号、およびデータ信号が入力される。そして、前段のメモリ（メモリ０〜Ｎ−１）１６から出力されるコマンド信号、アドレス信号、およびデータ信号が順次後段のメモリ（メモリ１〜Ｎ）１６に入力され、最終段のメモリ（メモリＮ）１６から出力されるデータがメモリコントローラ１４に入力される。
【００１８】
データの書込みに際しては、メモリコントローラ１４からコマンド信号（データの書込み）、アドレス信号、およびデータ信号が出力され、クロック信号に同期して、初段のメモリ（メモリ０）１６から最終段のメモリ（メモリＮ）１６まで所定のタイミングで順次転送される。そして、アドレス信号によって指定されるメモリ識別番号と一致する識別番号を持つメモリ１６において、データ信号として与えられるデータがアドレス信号によって指定されるメモリアドレスに書き込まれる。
【００１９】
一方、データの読出しに際しては、メモリコントローラ１４からコマンド信号（データの読出し）、およびアドレス信号が出力され、クロック信号に同期して、初段のメモリ（メモリ０）１６から最終段のメモリ（メモリＮ）１６まで所定のタイミングで順次転送される。アドレス信号によって指定されるメモリ識別番号と一致する識別番号を持つメモリ１６において、アドレス信号によって指定されるメモリアドレスに記憶されているデータが読み出され、データ信号として出力される。このデータ信号は、クロック信号に同期して、最終段のメモリ（メモリＮ）１６まで順次転送され、最終段のメモリ（メモリＮ）１６からメモリコントローラ１４に供給される。
【００２０】
図３は、図１に示すメモリシステムにおいて、各メモリ間を転送されるコマンド信号、アドレス信号、およびデータ信号の一例を表すものである。この例では、最初のコマンド信号Ｃ０の対象となるアドレス信号Ａ０が同じクロックで転送されているが、両者は必ずしも同じクロックで転送される必要はない。また、コマンド信号Ｃ０に対応したデータ信号Ｄ０が２クロック分遅延して転送されているが、これは後述するデータ読出し時の遅延を考慮したもので、メモリ１６の読出し速度によって適宜増減されるべきものである。
【００２１】
すなわち、書込みデータは、コマンド信号やアドレス信号に対して遅延なく、あるいは先行してメモリコントローラ１４から出力することも可能である。一方、読出しデータは、コマンド信号やアドレス信号よりも後にメモリ１６から出力される。従って、書込みデータと読出しデータが衝突する場合もあり得るため、書込みコマンドもしくは読出しコマンドを発行できないクロック周期が生じることもある。そのため、メモリコントローラ１４は、データの書込み時と読出し時とでデータの衝突が生じないように制御を行う。
【００２２】
以下、メモリ１６の詳細を具体例を挙げて説明する。
【００２３】
図２は、図１に示すメモリシステムで用いられるメモリの内部構成を表すブロック図である。同図に示すように、図１に示すメモリシステム１０で用いられるメモリ１６は、内部クロック生成部１８、コマンドレジスタ２０、アドレスレジスタ２２、入力データレジスタ２４、メモリ制御部２６、アドレス比較・保持部２８、書込データ保持部３０、マルチプレクサ３２、およびメモリ本体３４を備えている。
【００２４】
内部クロック生成部１８は、図１に示すクロック分配部１２から供給されるクロック信号に基づいて、メモリ１６の動作の基準となる内部クロックを生成する。内部クロック生成部１８から出力される内部クロックは、コマンドレジスタ２０、アドレスレジスタ２２、入力データレジスタ２４、アドレス比較・保持部２８、および書込データ保持部３０に入力されており、これらの各部位は、この内部クロックに同期して動作する。
【００２５】
コマンドレジスタ２０、アドレスレジスタ２２、および入力データレジスタ２４は、内部クロックに同期して、メモリコントローラ１４または前段のメモリ１６から供給されるコマンド信号、アドレス信号、およびデータ信号をそれぞれ保持する。これらのレジスタから出力される信号は、それぞれメモリ制御部２６、アドレス比較・保持部２８、および書込データ保持部３０に供給されるとともにメモリ１６の外部にも出力され、後段のメモリに転送される。
【００２６】
アドレス比較・保持部２８は、内部クロックに同期して、アドレスレジスタ２２から供給されるアドレス信号を保持するとともに、このアドレス信号によって指定されるメモリ識別番号が自分のメモリ１６の識別番号と一致するかどうかを判定する。この判定結果は、メモリ制御部２６に供給される。また、アドレス比較・保持部２８からは、メモリ本体３４のメモリアドレスを指定するアドレス信号が出力され、メモリ本体３４に供給される。
【００２７】
書込データ保持部３０は、メモリ制御部２６から与えられる指示信号に従い、内部クロックに同期して、入力データレジスタ２４から供給されるデータ信号（書込みデータ）を保持する。書込データ保持部３０から出力されるデータ信号は、メモリ本体３４に供給される。
【００２８】
メモリ制御部２６は、コマンドレジスタ２０から供給されるコマンド信号がＮＯＰではない場合、すなわちデータの書込みまたは読出しであり、かつアドレス比較・保持部２８から供給される判定結果が一致である場合に、コマンド信号に従い、メモリ本体３４に対してデータの書込みまたは読出しを指示する制御信号を与える。
【００２９】
ここで、データの書込みの場合、入力データレジスタ２４からメモリ本体３４に書き込まれるべきデータが出力されるタイミングに合わせて、入力データレジスタ２４から出力されるデータを保持するように指示する信号がメモリ制御部２６から書込データ保持部３０に対して与えられる。
【００３０】
書込データ保持部３０では、メモリ制御部２６から指示信号が与えられると、内部クロックに同期して、入力データレジスタ２４から出力されるデータが保持される。このデータは、データの書込みが完了するまで書込データ保持部３０に保持され、メモリ本体３４に供給される。
【００３１】
書込データ保持部３０から出力されるデータは、メモリ制御部２６から供給される制御信号（データの書込み）に従い、アドレス比較・保持部２８から供給されるアドレス信号によって指定されるメモリ本体３４のメモリアドレスに書き込まれる。
【００３２】
一方、データの読出しの場合、メモリ制御部２６から供給される制御信号（データの読出し）に従い、アドレス比較・保持部２８から供給されるアドレス信号によって指定されるメモリ本体３４のメモリアドレスからデータが読み出される。
【００３３】
そして、コマンド信号を受信してから所定のタイミングの後、メモリ制御部２６からマルチプレクサ３２に対し、その出力を切り替えるための指示信号が与えられると、メモリ本体３４から読み出されたデータは、マルチプレクサ３２を介しデータ信号としてメモリ１６の外部に出力される。メモリ１６から出力されたデータは、前述の通り、最終段のメモリ（メモリＮ）１６まで順次転送され、最終段のメモリ（メモリＮ）１６からメモリコントローラ１４に供給される。
【００３４】
メモリシステム１０では、メモリコントローラ１４から出力されるコマンド信号、アドレス信号、およびデータ信号を初段のメモリ（メモリ０）１６から最終段のメモリ（メモリＮ）１６まで順次転送し、最終段のメモリ（メモリＮ）１６から出力されるデータをメモリコントローラ１４に入力するループ構造にすることによって、従来のバス方式の問題であったデータの波形歪みを抑制することができ、例えばバースト転送などのように、連続的にデータを転送する場合において高速なデータ転送が可能である。
【００３５】
なお、メモリ１６のデバイス数は２の累乗とするのが好ましい。この場合、その指数をｎとすると、アドレス信号線のうちのｎ本がメモリ識別信号として用いられ、残りがメモリ１６内のメモリアドレス指定に用いられる。アドレス信号線の下位のビットをメモリ識別番号にした場合、連続するアドレス値を順番に読出し、または書込む際には各メモリ１６へのアクセスが分散されるので、メモリコントローラ１４は、メモリサイクル時間よりも短い時間でコマンド信号を発行することが可能になり、より高速なデータ転送が可能になる。
【００３６】
本発明は、基本的に以上のようなものである。
以上、本発明のメモリインタフェース方式について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【図面の簡単な説明】
【００３７】
【図１】本発明のメモリインタフェース方式を適用するメモリシステムの構成を表す一実施形態の概略図である。
【図２】図１に示すメモリシステムで用いられるメモリの内部構成を表す一例のブロック図である。
【図３】図１に示すメモリシステムにおいて、各メモリ間を転送されるコマンド信号、アドレス信号、およびデータ信号の一例を表すタイミングチャートである。
【図４】従来のメモリシステムの構成を表す概略図である。
【符号の説明】
【００３８】
１０、４０  メモリシステム
１２、４２  クロック分配部
１４、４４  メモリコントローラ
１６、４６  メモリ
１８  内部クロック生成部
２０  コマンドレジスタ
２２  アドレスレジスタ
２４  入力データレジスタ
２６  メモリ制御部
２８  アドレス比較・保持部
３０  書込データ保持部
３２  マルチプレクサ
３４  メモリ本体
【図１】
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【図２】
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【図３】
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【図４】
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