(57)【要約】【課題】  より多くの欠陥セルを救済可能にした半導体記憶装置とその製造方法を提供する。【解決手段】  セグメント毎に、ＲＯＷ冗長又はＣＯＬＵＭＮ冗長を用いて欠陥セルを救済する第１の工程と、前記第１の工程で救済できない残りの欠陥セルについては、正常なセルのリフレッシュ回数よりリフレッシュ回数を増やすことで、前記残りの欠陥セルを救済する第２の工程とを有することを特徴とする。【選択図】  図４
2005116106.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルがアレイ状に配置され、前記メモリセルに含まれる欠陥セルのリフレッシュ周期を正常なセルのリフレッシュ周期に対して短くするように構成した半導体記憶装置において、
前記メモリセルをリフレッシュするためのリフレッシュ命令に基づき生成される制御信号と、
前記制御信号に従い内部アドレスを更新するカウンタと、
マトリックス状に並んだ複数のスイッチ及びフューズと、判定回路とで構成され、前記複数のフューズの内で、リフレッシュ特性が悪いセルのＲＯＷアドレスに相当するフューズのみがカットされていないリフレッシュ冗長ＲＯＭと、
ＲＯＷプリデコーダとからなり、
前記ＲＯＷプリデコーダが前記カウンタで内部生成された内部ＲＯＷアドレスを受信したとき、前記ＲＯＷプリデコーダが、当該ＲＯＷアドレスに相当するフューズがカットされていないことを示す一致信号を前記判定回路から受信していれば、前記カウンタから出力される最上位ビットをイネーブルにするように構成したことを特徴とする半導体記憶装置。
【請求項２】
メモリセルがアレイ状に配置され、前記メモリセルに含まれる欠陥セルのリフレッシュ周期を正常なセルのリフレッシュ周期に対して短くするように構成した半導体記憶装置において、
前記メモリセルをリフレッシュするためのリフレッシュ命令に基づき生成される制御信号と、
前記制御信号に従い内部アドレスを更新するカウンタと、
マトリックス状に並んだスイッチ及びフューズと、判定回路とで構成され、リフレッシュ特性が悪いセルのＲＯＷアドレスに相当するフューズがカットされているリフレッシュ冗長ＲＯＭと、
前記判定回路が、前記カウンタで内部生成された内部ＲＯＷアドレスに相当するフューズがカットされていることを検出した際、前記判定回路が出力する一致信号を保持する保持回路と、
ＲＯＷプリデコーダとからなり、
前記ＲＯＷプリデコーダが前記カウンタで内部生成された内部ＲＯＷアドレスを受信したとき、前記保持回路からの一致信号を受信していれば、前記カウンタから出力される最上位ビットをイネーブルにするように構成したことを特徴とする半導体記憶装置。
【請求項３】
メモリセルがアレイ状に配置され、前記メモリセルに含まれる欠陥セルのリフレッシュ周期を正常なセルのリフレッシュ周期に対して短くするように構成した半導体記憶装置において、
前記メモリセルをリフレッシュするためのリフレッシュ命令に基づき生成される制御信号と、
前記制御信号に従い内部アドレスを更新するカウンタと、
マトリックス状に並んだ複数のスイッチ及びフューズと、判定回路とで構成され、前記複数のフューズの内で、リフレッシュ特性が悪いセルのＲＯＷアドレスに相当するフューズのみがカットされていないリフレッシュ冗長ＲＯＭと、
前記判定回路が、前記カウンタで内部生成された内部ＲＯＷアドレスに相当するフューズがカットされていないことを検出した際、前記判定回路が出力する一致信号を保持する保持回路と、
ＲＯＷプリデコーダとからなり、
前記ＲＯＷプリデコーダが前記カウンタで内部生成された内部ＲＯＷアドレスを受信したとき、前記保持回路からの一致信号を受信していれば、前記カウンタから出力される最上位ビットをイネーブルにするように構成したことを特徴とする半導体記憶装置。
【請求項４】
リフレッシュ命令に基づき所定のセルがリフレッシュされる１つ前のリフレッシュ命令に基づき生成された前記制御信号の立ち下がり時点で前記カウンタが更新され、この更新に同期して、前記判定回路が一致信号を出力し、且つ、前記保持回路が前記一致信号を保持するように構成したことを特徴とする請求項2又は３記載の半導体記憶装置。
【請求項５】
メモリセルがアレイ状に配置され、前記メモリセルに含まれる欠陥セルのリフレッシュ周期を正常なセルのリフレッシュ周期に対して短くするように構成した半導体記憶装置において、
第１のリフレッシュ命令及び前記第１のリフレッシュ命令の次に出力される第２のリフレッシュ命令と、
前記メモリセルをリフレッシュするための前記リフレッシュ命令に基づき生成される制御信号と、
前記制御信号に従い内部アドレスを更新するカウンタと、
マトリックス状に並んだスイッチ及びフューズと、判定回路とで構成され、リフレッシュ特性が悪いセルのアドレスの１アドレス前のＲＯＷアドレスに相当するフューズがカットされているリフレッシュ冗長ＲＯＭと、
前記判定回路が、前記カウンタで内部生成された内部ＲＯＷアドレスに相当するフューズがカットされていることを検出した際、前記判定回路が出力する一致信号を保持する保持回路と、
ＲＯＷプリデコーダとからなり、
前記ＲＯＷプリデコーダが、前記第２のリフレッシュ命令に基づき前記カウンタで内部生成され、且つ、更新した内部ＲＯＷアドレスを受信したとき、前記保持回路からの前記一致信号を受信していれば、前記カウンタから出力される最上位ビットをイネーブルにするように構成したことを特徴とする半導体記憶装置。
【請求項６】
メモリセルがアレイ状に配置され、前記メモリセルに含まれる欠陥セルのリフレッシュ周期を正常なセルのリフレッシュ周期に対して短くするように構成した半導体記憶装置において、
第１のリフレッシュ命令及び前記第１のリフレッシュ命令の次に出力される第２のリフレッシュ命令と、
前記メモリセルをリフレッシュするための前記リフレッシュ命令に基づき生成される制御信号と、
前記制御信号に従い内部アドレスを更新するカウンタと、
マトリックス状に並んだスイッチ及びフューズと、判定回路とで構成され、リフレッシュ特性が悪いセルのアドレスの１アドレス前のＲＯＷアドレスに相当するフューズがカットされていないリフレッシュ冗長ＲＯＭと、
前記判定回路が、前記カウンタで内部生成された内部ＲＯＷアドレスに相当するフューズがカットされていないことを検出した際、前記判定回路が出力する一致信号を保持する保持回路と、
ＲＯＷプリデコーダとからなり、
前記ＲＯＷプリデコーダが、前記第２のリフレッシュ命令に基づき前記カウンタで内部生成され、且つ、更新した内部ＲＯＷアドレスを受信したとき、前記保持回路からの前記一致信号を受信していれば、前記カウンタから出力される最上位ビットをイネーブルにするように構成したことを特徴とする半導体記憶装置。
【請求項７】
前記ＲＯＷプリデコーダは、前記カウンタから出力される最上位２ビットをイネーブルにするように構成したことを特徴とする請求項１〜６の何れかに記載の半導体記憶装置。
【請求項８】
メモリセルがアレイ状に配置され、前記メモリセルに含まれる欠陥セルのリフレッシュ周期を正常なセルのリフレッシュ周期に対して短くするようにして、前記欠陥セルを救済するようにした半導体記憶装置において、
前記メモリセルをリフレッシュするためのリフレッシュ命令に基づき生成される制御信号と、
前記制御信号に従い内部アドレスを更新するカウンタと、
ＲＯＷアドレスをデコードするデコーダと、
ＲＯＷプリデコーダとからなり、
前記デコーダは、
リフレッシュ特性が悪い欠陥セルのワード線をフューズをカットしないことで示すように構成したフューズＲＯＭと、前記フューズＲＯＭからの前記欠陥セルの救済を示す信号と前記制御信号との論理積をとるＡＮＤ回路と、前記ＡＮＤ回路からの信号と前記カウンタの最上位ビットとの論理和をとるＯＲ回路と、前記ＲＯＷプリデコーダからのプリデコード信号と前記ＯＲ回路からの信号の論理積をとるＡＮＤ回路とで構成したことを特徴とする半導体記憶装置。
【請求項９】
メモリセルがアレイ状に配置されたセグメントが複数設けられ、前記メモリセルに含まれる欠陥セルを救済するようにした半導体記憶装置の製造方法であって、
前記セグメント毎に、ＲＯＷ冗長又はＣＯＬＵＭＮ冗長を用いて欠陥セルを救済する第１の工程と、
前記第１の工程で救済できない残りの欠陥セルについては、正常なセルのリフレッシュ回数よりリフレッシュ回数を増やすことで、前記残りの欠陥セルを救済する第２の工程とを有することを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置とその製造方法に係わり、冗長セルを有する半導体記憶装置において、欠陥セルを従来行われているＲＯＷ冗長又はＣＯＬＵＭＮ冗長で救済し、更に、ＲＯＷ冗長又はＣＯＬＵＭＮ冗長で救済できない残りの欠陥セルについては、リフレッシュ回数を増やすように構成することで、欠陥セルを救済し、以て製造歩留まりを向上せしめた半導体記憶装置とその製造方法に関する。
【背景技術】
【０００２】
図１１は、従来の半導体記憶装置の構成を示すブロック図である。
【０００３】
図１１において、１はメモリアレイであり、図１１においては、メモリアレイ１は、複数のセグメントに分かれた救済単位のメモリアレイを構成している（図では、ＲＯＷは４セグメント、ＣＯＬＵＭＮは２セグメント）。
【０００４】
周辺回路２で生成されたＲＯＷアドレスは、スイッチ３に入力する。スイッチ３の出力はＲＯＷプリデコーダ４、冗長ＸＤＥＣ５に入力する。メモリセル１への書き込み、又は、読み出しを目的とするアクティブコマンド入力時は、外部から入力されるアドレスに応じたＲＯＷアドレスがスイッチ３を通過し、ＲＯＷプリデコーダ４、冗長ＸＤＥＣ５に伝達される。
【０００５】
一方、リフレッシュを目的とするリフレッシュコマンド入力時は、リフレッシュ信号に従って生成されるＣＢＲ信号に基づき、ＣＢＲカウンタ６内でカウントアップされた内部アドレスが、スイッチ３を通過し、ＲＯＷプリデコーダ４、冗長ＸＤＥＣ５に伝達される。
【０００６】
各冗長ＸＤＥＣ５には、ＲＯＷアドレスのうち、Ｘ３〜Ｘ１０が入力し、ＲＯＷプリデコーダ出力のＸ１１，Ｘ１２論理は、冗長ＸＤＥＣ５のイネーブル論理として入力する。
【０００７】
また、ＲＯＷプリデコーダ４の出力のＸ３〜Ｘ１２論理は、ＸＤＥＣ７に入力して、メインＷｏｒｄ線の選択を行い、Ｘ０〜Ｘ２論理は、メモリアレイ１に入力し、メインＷｏｒｄ線１本あたり８本存在するサブＷｏｒｄ線の選択に使われる。
【０００８】
ＣＢＲカウンタ６内のアドレスカウントアップは、リフレッシュコマンドの入力毎に一回行われる。
【０００９】
冗長ＸＤＥＣ５に入力したスイッチ３の出力信号（内部ＲＯＷアドレス）が、冗長ＸＤＥＣ５内にプログラムされたＲＯＷ冗長アドレスと一致すると、ＸＤＥＣ７でデコードされるメインＷｏｒｄ線は全て非選択となり、代わって冗長ＸＤＥＣ５でデコードされる冗長メインＷｏｒｄ線が選択される。
【００１０】
同様に、冗長ＹＤＥＣ８に入力したＣＯＬＵＭＮアドレスが、製造工程で冗長ＹＤＥＣ８内にプログラムされたＣＯＬＵＭＮ冗長アドレスと一致すると、ＹＤＥＣ９でデコードされるＣＯＬＵＭＮ選択線は全て非選択となり、代わって冗長ＹＤＥＣ８から出力される冗長ＣＯＬＵＭＮ選択線が選択される。
【００１１】
なお、１０は、メモリアレイ１にデータを書き込んだり、或いは読み出すための入出力回路である。
【００１２】
上記のように構成した従来の半導体記憶装置の欠陥セルの救済工程において、あるセグメントで早々に冗長回路を使い切ってしまった場合、他のセグメントではまだ使用可能な冗長回路が残っていたとしても、前記したあるセグメントで既に冗長回路を使い切ってしまっているから、この半導体記憶装置を救済出来ないという問題があった。
【００１３】
そして、このような半導体記憶装置の救済方法では、冗長セルをより多く設ける必要が生じてきており、チップコストの増大をまねくという問題があった。
【００１４】
このような問題に対応したものとしては、例えば、特許文献１に記載されたような技術が提案されている。この特許文献１に記載された半導体記憶装置では、リフレッシュ特性の悪い特定のセルに対するリフレッシュを他のセルに対するリフレッシュよりも頻繁に行うことにより、チップ面積の縮小及びコスト低減を図った半導体記憶装置が示されている。
【特許文献１】特開平４−１０２９７号公報（第３頁右上欄第４行目〜第４頁右上欄第１２行目、第１図〜第３図）
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本願の発明者は、欠陥セルの原因が、特にリフレッシュ特性が悪い点に着目し、欠陥セルのリフレッシュ特性を改善し、具体的には、通常のセルに比べて短い周期でリフレッシュを行うことが出来れば、更に多くの不良セルを救済できることに着目し、新規な欠陥セルの救済方法を発明するに至った。
【００１６】
従って、本発明の目的は、製造歩留まりを向上すると共に、上記特許文献１に示されたものより更に安定して動作するように構成した新規な半導体記憶装置とその製造方法を提供することにある。
【課題を解決するための手段】
【００１７】
本発明は上記した目的を達成するため、基本的には、以下に記載されたような技術構成を採用するものである。
【００１８】
即ち、本発明に係わる半導体記憶装置の第１態様は、
メモリセルがアレイ状に配置され、前記メモリセルに含まれる欠陥セルのリフレッシュ周期を正常なセルのリフレッシュ周期に対して短くするように構成した半導体記憶装置において、
前記メモリセルをリフレッシュするためのリフレッシュ命令に基づき生成される制御信号と、
前記制御信号に従い内部アドレスを更新するカウンタと、
マトリックス状に並んだ複数のスイッチ及びフューズと、判定回路とで構成され、前記複数のフューズの内で、リフレッシュ特性が悪いセルのＲＯＷアドレスに相当するフューズのみがカットされていないリフレッシュ冗長ＲＯＭと、
ＲＯＷプリデコーダとからなり、
前記ＲＯＷプリデコーダが前記カウンタで内部生成された内部ＲＯＷアドレスを受信したとき、前記ＲＯＷプリデコーダが、当該ＲＯＷアドレスに相当するフューズがカットされていないことを示す一致信号を前記判定回路から受信していれば、前記カウンタから出力される最上位ビットをイネーブルにするように構成したことを特徴とするものであり、
又、第２態様は、
メモリセルがアレイ状に配置され、前記メモリセルに含まれる欠陥セルのリフレッシュ周期を正常なセルのリフレッシュ周期に対して短くするように構成した半導体記憶装置において、
前記メモリセルをリフレッシュするためのリフレッシュ命令に基づき生成される制御信号と、
前記制御信号に従い内部アドレスを更新するカウンタと、
マトリックス状に並んだスイッチ及びフューズと、判定回路とで構成され、リフレッシュ特性が悪いセルのＲＯＷアドレスに相当するフューズがカットされているリフレッシュ冗長ＲＯＭと、
前記判定回路が、前記カウンタで内部生成された内部ＲＯＷアドレスに相当するフューズがカットされていることを検出した際、前記判定回路が出力する一致信号を保持する保持回路と、
ＲＯＷプリデコーダとからなり、
前記ＲＯＷプリデコーダが前記カウンタで内部生成された内部ＲＯＷアドレスを受信したとき、前記保持回路からの一致信号を受信していれば、前記カウンタから出力される最上位ビットをイネーブルにするように構成したことを特徴とするものであり、
又、第３態様は、
メモリセルがアレイ状に配置され、前記メモリセルに含まれる欠陥セルのリフレッシュ周期を正常なセルのリフレッシュ周期に対して短くするように構成した半導体記憶装置において、
前記メモリセルをリフレッシュするためのリフレッシュ命令に基づき生成される制御信号と、
前記制御信号に従い内部アドレスを更新するカウンタと、
マトリックス状に並んだ複数のスイッチ及びフューズと、判定回路とで構成され、前記複数のフューズの内で、リフレッシュ特性が悪いセルのＲＯＷアドレスに相当するフューズのみがカットされていないリフレッシュ冗長ＲＯＭと、
前記判定回路が、前記カウンタで内部生成された内部ＲＯＷアドレスに相当するフューズがカットされていないことを検出した際、前記判定回路が出力する一致信号を保持する保持回路と、
ＲＯＷプリデコーダとからなり、
前記ＲＯＷプリデコーダが前記カウンタで内部生成された内部ＲＯＷアドレスを受信したとき、前記保持回路からの一致信号を受信していれば、前記カウンタから出力される最上位ビットをイネーブルにするように構成したことを特徴とするものであり、
又、第４態様は、
リフレッシュ命令に基づき所定のセルがリフレッシュされる１つ前のリフレッシュ命令に基づき生成された前記制御信号の立ち下がり時点で前記カウンタが更新され、この更新に同期して、前記判定回路が一致信号を出力し、且つ、前記保持回路が前記一致信号を保持するように構成したことを特徴とするものであり、
又、第５態様は、
メモリセルがアレイ状に配置され、前記メモリセルに含まれる欠陥セルのリフレッシュ周期を正常なセルのリフレッシュ周期に対して短くするように構成した半導体記憶装置において、
第１のリフレッシュ命令及び前記第１のリフレッシュ命令の次に出力される第２のリフレッシュ命令と、
前記メモリセルをリフレッシュするための前記リフレッシュ命令に基づき生成される制御信号と、
前記制御信号に従い内部アドレスを更新するカウンタと、
マトリックス状に並んだスイッチ及びフューズと、判定回路とで構成され、リフレッシュ特性が悪いセルのアドレスの１アドレス前のＲＯＷアドレスに相当するフューズがカットされているリフレッシュ冗長ＲＯＭと、
前記判定回路が、前記カウンタで内部生成された内部ＲＯＷアドレスに相当するフューズがカットされていることを検出した際、前記判定回路が出力する一致信号を保持する保持回路と、
ＲＯＷプリデコーダとからなり、
前記ＲＯＷプリデコーダが、前記第２のリフレッシュ命令に基づき前記カウンタで内部生成され、且つ、更新した内部ＲＯＷアドレスを受信したとき、前記保持回路からの前記一致信号を受信していれば、前記カウンタから出力される最上位ビットをイネーブルにするように構成したことを特徴とするものであり、
又、第６態様は、
メモリセルがアレイ状に配置され、前記メモリセルに含まれる欠陥セルのリフレッシュ周期を正常なセルのリフレッシュ周期に対して短くするように構成した半導体記憶装置において、
第１のリフレッシュ命令及び前記第１のリフレッシュ命令の次に出力される第２のリフレッシュ命令と、
前記メモリセルをリフレッシュするための前記リフレッシュ命令に基づき生成される制御信号と、
前記制御信号に従い内部アドレスを更新するカウンタと、
マトリックス状に並んだスイッチ及びフューズと、判定回路とで構成され、リフレッシュ特性が悪いセルのアドレスの１アドレス前のＲＯＷアドレスに相当するフューズがカットされていないリフレッシュ冗長ＲＯＭと、
前記判定回路が、前記カウンタで内部生成された内部ＲＯＷアドレスに相当するフューズがカットされていないことを検出した際、前記判定回路が出力する一致信号を保持する保持回路と、
ＲＯＷプリデコーダとからなり、
前記ＲＯＷプリデコーダが、前記第２のリフレッシュ命令に基づき前記カウンタで内部生成され、且つ、更新した内部ＲＯＷアドレスを受信したとき、前記保持回路からの前記一致信号を受信していれば、前記カウンタから出力される最上位ビットをイネーブルにするように構成したことを特徴とするものであり、
又、第７態様は、
前記ＲＯＷプリデコーダは、前記カウンタから出力される最上位２ビットをイネーブルにするように構成したことを特徴とするものであり、
又、第８態様は、
メモリセルがアレイ状に配置され、前記メモリセルに含まれる欠陥セルのリフレッシュ周期を正常なセルのリフレッシュ周期に対して短くするようにして、前記欠陥セルを救済するようにした半導体記憶装置において、
前記メモリセルをリフレッシュするためのリフレッシュ命令に基づき生成される制御信号と、
前記制御信号に従い内部アドレスを更新するカウンタと、
ＲＯＷアドレスをデコードするデコーダと、
ＲＯＷプリデコーダとからなり、
前記デコーダは、
リフレッシュ特性が悪い欠陥セルのワード線をフューズをカットしないことで示すように構成したフューズＲＯＭと、前記フューズＲＯＭからの前記欠陥セルの救済を示す信号と前記制御信号との論理積をとるＡＮＤ回路と、前記ＡＮＤ回路からの信号と前記カウンタの最上位ビットとの論理和をとるＯＲ回路と、前記ＲＯＷプリデコーダからのプリデコード信号と前記ＯＲ回路からの信号の論理積をとるＡＮＤ回路とで構成したことを特徴とするものである。
【００１９】
又、本発明に係わる半導体記憶装置の製造方法の態様は、
メモリセルがアレイ状に配置されたセグメントが複数設けられ、前記メモリセルに含まれる欠陥セルを救済するようにした半導体記憶装置の製造方法であって、
前記セグメント毎に、ＲＯＷ冗長又はＣＯＬＵＭＮ冗長を用いて欠陥セルを救済する第１の工程と、
前記第１の工程で救済できない残りの欠陥セルについては、正常なセルのリフレッシュ回数よりリフレッシュ回数を増やすことで、前記残りの欠陥セルを救済する第２の工程とを有することを特徴とするものである。
【発明の効果】
【００２０】
本発明に係わる半導体記憶装置は、初め、欠陥セルを従来行われているＲＯＷ冗長又はＣＯＬＵＭＮ冗長で救済し、次に、ＲＯＷ冗長又はＣＯＬＵＭＮ冗長で救済できない残りの欠陥セルについては、リフレッシュ回数を増やすことで、欠陥セルを救済するように構成したので、多くの欠陥セルを救済することができる。従って、チップ面積を増やすことなく、製造歩留まりを向上することができる。
【発明を実施するための最良の形態】
【００２１】
本発明に係わる半導体記憶装置は、始め、欠陥セルを含む行を冗長行に置換するＲＯＷ冗長と、欠陥セルを含む列を冗長列に置換するＣＯＬＵＭＮ冗長とからなる欠陥セルの救済を行い（以上の救済を本明細書では、「セパレート救済」という）、ＲＯＷ冗長とＣＯＬＵＭＮ冗長とによる欠陥セルの救済が出来なくなった際、残りの欠陥セルのリフレッシュ周期を他の正常なセルに比べて短くするようにプログラムする（以上の救済を本明細書では、「リフレッシュ救済」という）ことで、チップ面積を増やすことなく、製造歩留まりを向上することを可能にしたものである。
【００２２】
このリフレッシュ救済は、具体的には、図９に示すように、例えば、メモリアドレスのＣＡ５Ｂ［Ｈ］（１６進数）が欠陥アドレスである場合、最上位ビットを除く他のビットが同じアドレス、即ち、４Ａ５Ｂ［Ｈ］の正常セルをリフレッシュする際、同時にＣＡ５Ｂ［Ｈ］の欠陥アドレスをリフレッシュすることで、欠陥セルのリフレッシュ周期を他の正常なセルに比べて１／２にすることで、欠陥セルを救済するようにしている。
【００２３】
従って、同様に、最上位の２ビットを除く他のビットが同じアドレスのセルを同時にリフレッシュするように構成すれば、欠陥セルのリフレッシュ周期を他の正常なセルに比べて１／４にすることができ、更に特性の悪い欠陥セルをも救済することができる。
【００２４】
図１０は、ある冗長救済単位マット内で冗長行（列）を使いきっても、他のマットでは救済可能なところまで救済を続ける「セパレート救済」を実施し、その後に「リフレッシュ救済」で残りの欠陥セルを救済する方法を説明するための図である。
【００２５】
図１０では、ＲＯＷ冗長をセグメント１、５に共通で４セット、セグメント２、６に４セット、セグメント３、７に４セット、セグメント４、８に４セット設けられ、ＣＯＬＵＭＮ冗長は、セグメント１〜４に共通で４セット、セグメント５〜８に共通で４セット設けられている。
【００２６】
そして、例えば、リフレッシュ試験において、セグメント１内の欠陥を救済できず、セグメント２〜８の欠陥は救済可能であった場合、従来は、この時点でチップ自体を不良品と判断していた。
【００２７】
しかし、本発明によれば、セグメント２〜８を通常ＲＯＷ冗長又はＣＯＬＵＭＮ冗長で救済し、救済不可能であった残りの欠陥セルをリフレッシュ周期を短くするようにした「リフレッシュ救済」で救済することで、従来不良品としたチップを良品化し得ることが可能になった。
【００２８】
この時、「リフレッシュ救済」で救済するセル数は、最小限に抑えられるので、「リフレッシュ救済」による電流増加も最低限に抑えられる。
【００２９】
次に、本発明の「リフレッシュ救済」を以下の実施例を用いて具体的に説明する。
【実施例１】
【００３０】
図１〜図３は、本発明の実施例１を示す図であり、図１は、実施例１の構成を示すブロック図、図２は、リフレッシュ冗長ＲＯＭの詳細な構成を示す図、図３は、実施例１の動作を示すタイミングチャート図である。
【００３１】
この実施例１は、図１１に示した従来例の構成に対して、リフレッシュ冗長ＲＯＭ１１を追加した点で異なるが、その他の構成は、図１１に示した従来例の構成と同じであるので、同じ部分に対しては同じ符号を付し、その詳細な説明を省略する。
【００３２】
図２（ａ）は、実施例１のリフレッシュ冗長ＲＯＭの構成を示す図であり、リフレッシュ冗長ＲＯＭ１１は、マトリックス状に並んだＭＯＳスイッチとフューズと判定回路１１９とで構成され、リフレッシュ特性が悪いセルのＲＯＷアドレスに相当するフューズがカットされ、冗長セルのアドレスがプログラムされている。そして、ＣＢＲカウンタ６からの内部アドレスとプログラムされたアドレスとが一致すると、図３に示すように、判定回路１１９が所定の時間Ｈレベルの一致パルス１０１を出力するように構成している。
【００３３】
このように構成した半導体記憶装置において、ＲＥＦコマンドの入力時、スイッチ３は、接点３１側に接続しているから、ＣＢＲカウンタ６内部で生成された内部ＲＯＷアドレスは、リフレッシュ冗長ＲＯＭ１１とＲＯＷプリデコーダ４に入力する。
【００３４】
そして、リフレッシュ冗長ＲＯＭ１１内において、ＣＢＲカウンタ６で内部生成された内部ＲＯＷアドレスに相当するフューズがカットされていて、リフレッシュ冗長ＲＯＭ１１の判定回路１１９が、ＣＢＲカウンタ６内部で生成された内部ＲＯＷアドレスに相当するフューズがカットされていることを検出すると、リフレッシュ冗長ＲＯＭ１１は、一致パルス１０１を出力する。
【００３５】
そして、ＲＯＷプリデコーダ４が、ＣＢＲカウンタ６からの内部アドレス信号Ｘ０〜Ｘ１２を受信したとき、リフレッシュ冗長ＲＯＭ１１の出力がＨレベルであれば、ＲＯＷプリデコーダ４は、ＣＢＲカウンタ６から出力される最上位ビットをイネーブルにする。即ち、図１では、最上位ビットの信号線Ｘ１２Ｔ／Ｘ１２Ｎ信号の双方をイネーブルにすることで、全てのメモリアレイを選択する。従って、この場合、最上位ビットを除く他のビットが同じアドレスであるセルを同時にリフレッシュするから、この実施例の場合、欠陥セルのリフレッシュ周期を他の正常なセルのリフレッシュ周期の１／２にし、即ち、欠陥セルのリフレッシュ回数が、他の正常なセルのリフレッシュ回数の２倍になり、このように構成することで、リフレッシュ特性が悪い欠陥セルのリフレッシュ回数を増やして、欠陥セルを救済することができる。以上の動作は、図３に示されている。
【００３６】
なお、上記説明では、ＣＢＲカウンタ６は、従来技術で説明したように、カウントアップすることで、内部アドレスを更新するように説明したが、ＣＢＲカウンタ６が、カウントダウンさせることで、内部アドレスを更新するように構成しても良い。
【００３７】
また、上記説明では、リフレッシュ特性の悪いＲＯＷアドレスに相当するリフレッシュ冗長ＲＯＭのフューズのみをカットするように構成したが、この場合、目的のフューズのカットに失敗した場合、そのチップは、不良品になってしまう。
【００３８】
このような問題をなくすために、図２（ｂ）に示すように、リフレッシュ特性の悪いＲＯＷアドレスに相当するリフレッシュ冗長ＲＯＭのフューズのみをカットしないように構成すればよい。このように構成した場合、目的のフューズのカットが出来なかった時、そのセルのリフレッシュ回数が増えることになるが、チップが、不良品になってしまうことを防止することが出来る。
【００３９】
図２（ｂ）では、判定回路１１９の入力にインバータ１１８が設けられている。
【００４０】
このように、第１実施例は
メモリセルがアレイ状に配置され、前記メモリセルに含まれる欠陥セルのリフレッシュ周期を正常なセルのリフレッシュ周期に対して短くするように構成した半導体記憶装置において、
前記メモリセルをリフレッシュするためのリフレッシュ命令に基づき生成される制御信号１００と、
前記制御信号１００に従い内部アドレスを更新するカウンタ６と、
マトリックス状に並んだ複数のスイッチ及びフューズと、判定回路１１９とで構成され、前記複数のフューズの内で、リフレッシュ特性が悪いセルのＲＯＷアドレスに相当するフューズのみがカットされていないリフレッシュ冗長ＲＯＭ１１と、
ＲＯＷプリデコーダ４とからなり、
前記ＲＯＷプリデコーダ４が前記カウンタ６で内部生成された内部ＲＯＷアドレスを受信したとき、前記ＲＯＷプリデコーダ４が、当該ＲＯＷアドレスに相当するフューズがカットされていないことを示す一致信号１０１を前記判定回路１１９から受信していれば、前記カウンタ６から出力される最上位ビットをイネーブルにするように構成したことを特徴とするものである。
【実施例２】
【００４１】
図２、図４、図５は、本発明の実施例２を示す図であり、図４は、実施例２の構成を示すブロック図、図５は、実施例２の動作を示すタイミングチャート図である。
【００４２】
この実施例２は、実施例１の構成に対して、リフレッシュ冗長ＲＯＭ１１の出力をラッチするＤ−Ｆ／Ｆ１２を設けた点で実施例１と異なる。
【００４３】
なお、この場合、リフレッシュ冗長ＲＯＭ１１の出力を保持できれば、Ｄ−Ｆ／Ｆの他、どのような保持回路でも良い。
【００４４】
この実施例２では、図５に示されるように、前回のＲＥＦコマンド２０１のＣＢＲ信号２０３のリセット時に、ＣＢＲカウンタ６をカウントアップし、このアドレスでのリフレッシュ冗長判定を予め行い、一致していれば、リフレッシュ冗長ＲＯＭ１１から一致パルス２０４が出力され、このデータは、Ｄ−Ｆ／Ｆ１２に保持される。
【００４５】
このように、この実施例２では、所定のセルをリフレッシュするＲＥＦコマンド２０２の入力時には、既にリフレッシュ冗長判定が完了しているため、ＲＯＷアドレス生成スピードに支障をきたすことなく、安定した動作を確保することが出来る。
【００４６】
上述したように、実施例２は、
メモリセルがアレイ状に配置され、前記メモリセルに含まれる欠陥セルのリフレッシュ周期を正常なセルのリフレッシュ周期に対して短くするように構成した半導体記憶装置において、
前記メモリセル１をリフレッシュするためのリフレッシュ命令に基づき生成される制御信号２０３と、
前記制御信号２０３に従い内部アドレスを更新するカウンタ６と、
マトリックス状に並んだスイッチ及びフューズと、判定回路とで構成され、リフレッシュ特性が悪いセルのＲＯＷアドレスに相当するフューズがカットされているリフレッシュ冗長ＲＯＭ１１と、
前記判定回路１１９が、前記カウンタ６で内部生成された内部ＲＯＷアドレスに相当するフューズがカットされていることを検出した際、前記判定回路が出力する一致信号２０４を保持するラッチ１２と、
ＲＯＷプリデコーダ４とからなり、
前記ＲＯＷプリデコーダ４が前記カウンタ６で内部生成された内部ＲＯＷアドレスを受信したとき、前記ラッチ１２からの一致信号２０５を受信していれば、前記カウンタ６から出力される最上位ビットをイネーブルにするように構成したものである。
【００４７】
上記構成では、リフレッシュ特性の悪いＲＯＷアドレスに相当するリフレッシュ冗長ＲＯＭのフューズのみをカットするように構成したが、図２（ｂ）を用いて、実施例１で説明したように、複数のフューズの内で、リフレッシュ特性の悪いＲＯＷアドレスに相当するリフレッシュ冗長ＲＯＭのフューズのみをカットしないように構成しても良い。
【００４８】
従って、実施例2は、以下のように構成することができる。
【００４９】
即ち、メモリセルがアレイ状に配置され、前記メモリセルに含まれる欠陥セルのリフレッシュ周期を正常なセルのリフレッシュ周期に対して短くするように構成した半導体記憶装置において、
前記メモリセルをリフレッシュするためのリフレッシュ命令に基づき生成される制御信号と、
前記制御信号に従い内部アドレスを更新するカウンタと、
マトリックス状に並んだ複数のスイッチ及びフューズと、判定回路とで構成され、前記複数のフューズの内で、リフレッシュ特性が悪いセルのＲＯＷアドレスに相当するフューズのみがカットされていないリフレッシュ冗長ＲＯＭと、
前記判定回路が、前記カウンタで内部生成された内部ＲＯＷアドレスに相当するフューズがカットされていないことを検出した際、前記判定回路が出力する一致信号を保持する保持回路と、
ＲＯＷプリデコーダとからなり、
前記ＲＯＷプリデコーダが前記カウンタで内部生成された内部ＲＯＷアドレスを受信したとき、前記保持回路からの一致信号を受信していれば、前記カウンタから出力される最上位ビットをイネーブルにするように構成したことを特徴とするものである。
【００５０】
又、リフレッシュ命令２０２に基づき所定のセルがリフレッシュされる１つ前のリフレッシュ命令２０１に基づき生成された前記制御信号２０３の立ち下がり時点で前記カウンタ６が更新され、この更新に同期して、前記判定回路１１９が一致信号２０４を出力し、且つ、前記ラッチ１２が、前記一致信号２０４を保持するように構成したことを特徴とするものである。
【実施例３】
【００５１】
図６は、本発明の実施例３の動作を示すタイミングチャート図である。
【００５２】
実施例３のブロック構成は、実施例２と同様に、リフレッシュ冗長ＲＯＭ１１の出力をラッチするＤ−Ｆ／Ｆ１２を設けている。
【００５３】
この実施例３は、リフレッシュ冗長ＲＯＭ１１にプログラムするアドレスを、リフレッシュ冗長救済したいアドレスの一つ前のアドレスにする点で実施例２と異なる。
【００５４】
具体的には、図９の場合、メモリアドレスのＣＡ５Ｂ［Ｈ］が欠陥アドレスであるから、プログラムするアドレスは、ＣＡ５Ａ［Ｈ］になる。
【００５５】
即ち、この実施例３では、ＲＥＦコマンド２０１時に、次のＲＥＦコマンド２０２時のアドレスがリフレッシュ冗長救済するべきかを判定し、Ｄ−Ｆ／Ｆ１２にラッチするものであり、この実施例３では、所定のセルをリフレッシュするＲＥＦコマンド２０２の入力時には、既にリフレッシュ冗長判定が完了しているため、ＲＯＷアドレス生成スピードに支障をきたすことなく、安定した動作を確保することが出来る。
【００５６】
次に、実施例３について、図６を用いて説明する。
【００５７】
この実施例３では、図６示されるように、前回のＲＥＦコマンド２０１のＣＢＲ信号２０３の立ち上がり後にＣＢＲカウンタ６をカウントアップする。そして、リフレッシュ冗長ＲＯＭ１１には、欠陥セルの１つ前のアドレスがプログラムされているから、判定回路１１９が、ＣＢＲカウンタ６で内部生成された内部ＲＯＷアドレスに相当するフューズがカットされていることを検出した際、一致信号２０４Ａを出力するが、この一致信号２０４Ａは、次のリフレッシュ用の制御信号になることになる。そして、この一致信号２０４Ａは、Ｄ−Ｆ／Ｆ１２にラッチされ、Ｄ−Ｆ／Ｆ１２は、一致信号２０５を出力する。
【００５８】
そして、次のリフレッシュ命令２０２が出されると、再び、ＲＯＷプリデコーダ４は、ＣＢＲカウンタ６でアップカウントされた内部アドレス信号Ｘ０〜Ｘ１２を受信する。この時、Ｄ−Ｆ／Ｆ１２の出力がＨレベルであれば、ＲＯＷプリデコーダ４は、ＣＢＲカウンタ６から出力される最上位ビットをイネーブルにする。即ち、最上位ビットの信号線Ｘ１２Ｔ／Ｘ１２Ｎ信号の双方をイネーブルにすることで、全てのメモリアレイを選択する。従って、この場合、最上位ビットを除く他のビットが同じアドレスであるセルを同時にリフレッシュするから、欠陥セルのリフレッシュ周期を他の正常なセルのリフレッシュ周期の１／２に制御することが出来る。
【００５９】
このように、第３の実施例は、
メモリセルがアレイ状に配置され、前記メモリセルに含まれる欠陥セルのリフレッシュ周期を正常なセルのリフレッシュ周期に対して短くするように構成した半導体記憶装置において、
第１のリフレッシュ命令２０１及び前記第１のリフレッシュ命令の次に出力される第２のリフレッシュ命令２０２と、
前記メモリセルをリフレッシュするための前記リフレッシュ命令２０１、２０２に基づき生成される制御信号２０３と、
前記制御信号２０３に従い内部アドレスを更新するカウンタ６と、
マトリックス状に並んだスイッチ及びフューズと、判定回路１１９とで構成され、リフレッシュ特性が悪いセルのアドレスの１アドレス前のＲＯＷアドレスに相当するフューズがカットされているリフレッシュ冗長ＲＯＭ１１と、
前記判定回路１１９が、前記カウンタ６で内部生成された内部ＲＯＷアドレスに相当するフューズがカットされていることを検出した際、前記判定回路が出力する一致信号２０４Ａを保持するラッチ１２と、
ＲＯＷプリデコーダ４とからなり、
前記ＲＯＷプリデコーダ４が、前記第２のリフレッシュ命令２０２に基づき前記カウンタ６で内部生成され、且つ、更新した内部ＲＯＷアドレスを受信したとき、前記ラッチ１２から前記一致信号２０５を受信していれば、前記カウンタ６から出力される最上位ビットをイネーブルにするように構成したものであり、
又、図２（ｂ）に示したように、
メモリセルがアレイ状に配置され、前記メモリセルに含まれる欠陥セルのリフレッシュ周期を正常なセルのリフレッシュ周期に対して短くするように構成した半導体記憶装置において、
第１のリフレッシュ命令及び前記第１のリフレッシュ命令の次に出力される第２のリフレッシュ命令と、
前記メモリセルをリフレッシュするための前記リフレッシュ命令に基づき生成される制御信号と、
前記制御信号に従い内部アドレスを更新するカウンタと、
マトリックス状に並んだスイッチ及びフューズと、判定回路とで構成され、リフレッシュ特性が悪いセルのアドレスの１アドレス前のＲＯＷアドレスに相当するフューズがカットされていないリフレッシュ冗長ＲＯＭと、
前記判定回路が、前記カウンタで内部生成された内部ＲＯＷアドレスに相当するフューズがカットされていないことを検出した際、前記判定回路が出力する一致信号を保持する保持回路と、
ＲＯＷプリデコーダとからなり、
前記ＲＯＷプリデコーダが、前記第２のリフレッシュ命令に基づき前記カウンタで内部生成され、且つ、更新した内部ＲＯＷアドレスを受信したとき、前記保持回路から前記一致信号を受信していれば、前記カウンタから出力される最上位ビットをイネーブルにするように構成したものである。
【実施例４】
【００６０】
図７及び図８は、本発明の実施例４の構成を示すブロック図である。
【００６１】
この実施例４の半導体記憶装置は、各ＸＤＥＣ５Ａ及び冗長ＸＤＥＣ７Ａ内にリフレッシュ冗長用のフューズＲＯＭ２０を設けたものである。
【００６２】
即ち、メインＷｏｒｄ線１本（または複数本）に対し１つのフューズＲＯＭ２０を配し、このフューズＲＯＭ２０にリフレッシュ冗長救済イネーブルと書き込まれたメインＷｏｒｄ線は、Ｘ最上位アドレス（本実施例ではＸ１２）のデコード論理を無効にするように構成している。
【００６３】
従って、図８において、フューズＲＯＭに何も書き込まれていない場合、ＣＢＲ信号とＣＢＲカウンタ６から出力されるプリデコード信号Ｘ３〜Ｘ１１及びＸ１２Ｎ（又はＸ１２Ｔ）でデコードされた所定のワード線が選択され、リフレッシュが行われる。
【００６４】
一方、図８のフューズＲＯＭ２０にリフレッシュ冗長救済イネーブルと書き込まれたような場合、最上位アドレスのデコードが無効になり、フューズＲＯＭ２０にリフレッシュ冗長救済イネーブルと書き込まれたワード線が選択される。
【００６５】
そして、冗長ＸＤＥＣ７Ａは、ＸＤＥＣ５Ａと同様に構成される。
【００６６】
なお、冗長ＸＤＥＣ７Ａからリダンダンシイネーブル信号が出力され、この信号は、ＸＤＥＣ７Ａに入力されるようになっている、従って、このリダンダンシイネーブル信号がＸＤＥＣ７Ａに出力されたとき、ＸＤＥＣ７Ａのデコードが停止するようになっている。
【００６７】
上記構成では、ＸＤＥＣ、冗長ＸＤＥＣ内のフューズをカットするように構成したが、この場合、目的のフューズのカットに失敗した場合、そのチップは、不良品になってしまう。
【００６８】
このような問題をなくすために、リフレッシュ特性が悪い欠陥セルのワード線をフューズをカットしないことで示すように構成すればよい。このように構成した場合、目的のフューズのカットが出来なかった時、そのセルのリフレッシュ回数が増えることになるが、チップが、不良品になってしまうことを防止することが出来る。
【００６９】
従って、実施例４は、
メモリセルがアレイ状に配置され、前記メモリセルに含まれる欠陥セルのリフレッシュ周期を正常なセルのリフレッシュ周期に対して短くするようにして、前記欠陥セルを救済するようにした半導体記憶装置において、
前記メモリセルをリフレッシュするためのリフレッシュ命令に基づき生成される制御信号４００と、
前記制御信号に従い内部アドレスを更新するカウンタ６と、
ＲＯＷアドレスをデコードするデコーダ５Ａ又は７Ａと、
ＲＯＷプリデコーダ４とからなり、
前記デコーダ５Ａ又は７Ａは、
リフレッシュ特性が悪いセルを、フューズをカットしないことで示すように構成したフューズＲＯＭ２０と、前記フューズＲＯＭからの欠陥セルの救済を示す信号２０ａと前記制御信号４００との論理積をとるＡＮＤ回路４０１と、前記ＡＮＤ回路４０１からの信号と前記カウンタの最上位ビットとの論理和をとるＯＲ回路４０２と、前記ＲＯＷプリデコーダ４からのプリデコード信号と前記ＯＲ回路４０２からの信号の論理積をとるＡＮＤ回路４０３とで構成したことを特徴とするものである。
【００７０】
なお、この実施例においても、最上位２ビット又は３ビットのデコードを無効にするように構成しても良いことは勿論である。
【産業上の利用可能性】
【００７１】
リフレッシュすることでメモリセルに記憶させたデータを保持するようにした半導体記憶装置に好適である。
【図面の簡単な説明】
【００７２】
【図１】図１は、本発明に係わる実施例１の構成を示すブロック図である。
【図２】図２（ａ）、（ｂ）は、実施例１のリフレッシュ冗長ＲＯＭの詳細な構成を示す図である。
【図３】図３は、実施例１の動作を示すタイミングチャート図である。
【図４】図４は、本発明の実施例２、３の構成を示すブロック図である。
【図５】図５は、実施例２の動作を示すタイミングチャート図である。
【図６】図６は、実施例３の動作を示すタイミングチャート図である。
【図７】図４は、本発明の実施例４の構成を示すブロック図である。
【図８】図８（ａ）は、実施例４のＸＤＥＣの構成を示すブロック図、図８（ｂ）は、実施例４の冗長ＸＤＥＣの構成を示すブロック図である。
【図９】本発明を説明するための図である。
【図１０】本発明を説明するための図である。
【図１１】従来の半導体記憶装置の構成を示すブロック図である。
【符号の説明】
【００７３】
１  メモリアレイ
２  周辺回路
３  スイッチ
４  ＲＯＷプリデコーダ
５  冗長ＸＤＥＣ
６  ＣＢＲカウンタ
７  ＸＤＥＣ
８  冗長ＹＤＥＣ
９  ＹＤＥＣ
１０  入出力回路
１１  リフレッシュ冗長ＲＯＭ
１２  Ｄ−Ｆ／Ｆ
１００、２０３  ＣＢＲ信号
１０１、２０４、２０４Ａ  一致信号
２０１、２０２  リフレッシュ命令
【図１】
2005116106.tif 000003
【図２】
2005116106.tif 000004
【図３】
2005116106.tif 000005
【図４】
2005116106.tif 000006
【図５】
2005116106.tif 000007
【図６】
2005116106.tif 000008
【図７】
2005116106.tif 000009
【図８】
2005116106.tif 000010
【図９】
2005116106.tif 000011
【図１０】
2005116106.tif 000012
【図１１】
2005116106.tif 000013