(57)【要約】     【課題】  画素セルの回路規模の縮小を図れ、出力信号を所望の期間に得ることが可能な固体撮像素子を提供する。    【解決手段】  この固体撮像素子によれば、信号蓄積期間Ｔ２において、可変電圧発生回路７１が水平制御線６に第１の制御電圧として電圧ΔＶ１を印加することによって、フォトダイオード１のノードｐｄの電位をコンパレータ２の遷移領域Ｗから外す。一方、この信号電荷蓄積期間Ｔ２の次の信号読み出し期間Ｔ１において、時刻ｔ５から時刻ｔ７に亘って、可変電圧発生回路７１は水平制御線６に第２の制御電圧となる電位Φｒａｍｐを与えて、フォトダイオード１のノードｐｄの電位をコンパレータ２の遷移領域に持ってくる。したがって、可変電圧発生回路７１による第１,第２の制御電圧の発生によって、コンパレータ２の遷移領域Ｗに依存することなく、コンパレータ２のダイナミックレンジを確保できる。【選択図】  図１
2005198149.tif 000002
【特許請求の範囲】
【請求項１】
入射した光を光電変換する光電変換部と、
上記光電変換部の出力端子に接続されると共に上記光電変換部の出力電圧を所定の基準電圧と比較して、この比較の結果を表す出力信号を出力する比較部と、
上記光電変換部の出力端子に接続されると共に上記光電変換部が発生した信号電荷を排出するリセット部と、
上記光電変換部の出力端子に一端が接続された容量素子と、
上記容量素子の他端に接続された制御線と、
信号蓄積期間に上記制御線に第１の制御電圧を印加して、上記光電変換部の出力端子の電位を上記比較器の遷移領域から外す一方、信号読み出し期間に上記制御線に第２の制御電圧を印加して、上記光電変換部の出力端子の電位を上記比較器の遷移領域に持ってくる制御電圧印加部とを備え、
上記光電変換部、上記比較部、上記リセット部、上記容量素子および上記制御線が画素セルを構成していることを特徴とする固体撮像素子。
【請求項２】
請求項１に記載の固体撮像素子において、
上記容量素子をＭＯＳＦＥＴで構成したことを特徴とする固体撮像素子。
【請求項３】
請求項１に記載の固体撮像素子において、
上記容量素子の電極はポリシリコンで作製されていることを特徴とする固体撮像素子。
【請求項４】
請求項１に記載の固体撮像素子において、
上記容量素子の電極はメタルで作製されていることを特徴とする固体撮像素子。
【請求項５】
請求項１に記載の固体撮像素子において、
上記比較部をインバータ回路で構成したことを特徴とする固体撮像素子。
【請求項６】
請求項１に記載の固体撮像素子において、
上記画素セルは、上記比較部の出力側に接続された行選択スイッチを有すると共に行列状に複数個配置されており、
上記複数個の画素セルを行単位に選択する垂直走査回路を備え、
上記制御線は、同一行の複数の画素セルに対して共通に接続された水平制御線であることを特徴とする固体撮像素子。
【請求項７】
請求項１に記載の固体撮像素子において、
信号読み出し期間に、上記比較部が出力する出力信号が反転する時刻を記録する記録部を備えることを特徴とする固体撮像素子。
【請求項８】
請求項７に記載の固体撮像素子において、
上記記録部は、カウンタ回路とラッチ回路で構成されていることを特徴とする固体撮像素子。
【請求項９】
請求項７に記載の固体撮像素子において、
上記画素セルは、行列状に複数個配置されており、
上記記録部を、上記画素セルの列毎に備えたことを特徴とする固体撮像素子。
【請求項１０】
請求項１に記載の固体撮像素子において、
上記リセット部は、
上記比較部の入力端子と出力端子との間に接続されると共にオンすることによって上記入力端子と上記出力端子とを短絡させて上記光電変換部の電位を所定のリセット電位にリセットするリセットスイッチであることを特徴とする固体撮像素子。
【請求項１１】
請求項１０に記載の固体撮像素子において、
上記リセットスイッチをＭＯＳＦＥＴで構成したことを特徴とする固体撮像素子。
【請求項１２】
請求項１に記載の固体撮像素子において、
上記比較部の出力端子に接続されると共に上記比較部が出力する出力信号が入力され、上記出力信号に応じて２値の信号を出力するバッファ部を備えたことを特徴とする固体撮像素子。
【請求項１３】
請求項１に記載の固体撮像素子において、
上記制御電圧印加部は、
上記制御線に印加する第２の制御電圧の振幅と時間変化率を制御することを特徴とする固体撮像素子。
【請求項１４】
請求項１に記載の固体撮像素子において、
上記制御電圧印加部は、
上記光電変換部を駆動する電圧を制限するように、上記第１の制御電圧の振幅と上記第２の制御電圧の振幅を制限することを特徴とする固体撮像素子。
【請求項１５】
入射した光を光電変換する光電変換部と、上記光電変換部の出力端子に接続されると共に上記光電変換部の出力電圧を所定の基準電圧と比較して、この比較の結果を表す出力信号を出力する比較部と、上記光電変換部の出力端子に一端が接続された容量素子と、上記容量素子の他端に接続された制御線とを備える固体撮像素子の信号読み出し方法であって、
信号蓄積期間に、上記制御線に第１の制御電圧を印加して、上記光電変換部の出力端子の電位を上記比較器の遷移領域から外す一方、信号読み出し期間に、上記制御線に第２の制御電圧を印加して、上記光電変換部の出力端子の電位を上記比較器の遷移領域に持ってくることを特徴とする固体撮像素子の信号読み出し方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、固体撮像素子およびその信号読み出し方法に関し、例えば、低電圧動作と低消費電力を実現可能な固体撮像素子およびその信号読み出し方法に関する。
【背景技術】
【０００２】
従来、入射した光に対応する信号をパルス幅の信号として出力する固体撮像素子としては、図７に示すパルス幅変調型固体撮像素子が知られている(例えば、特許文献１参照)。
【０００３】
このパルス幅変調型固体撮像素子は、フォトダイオード１０１と、フォトダイオード１０１をリセットするためのリセットトランジスタ１０２と、しきい値を検出するためのコンパレータ１０３とで構成される画素セルを有している。上記コンパレータ１０３の入力端子はフォトダイオード１０１のカソード端子１０１ａに接続されている。また、コンパレータ１０３の出力端子はカウンタ回路１０５に接続され、このカウンタ回路１０５は垂直選択トランジスタ１０６を経由して垂直信号線１０７に接続されている。
【０００４】
フォトダイオード１０１が入射光を光電変換することによって、カソード端子１０１ａに出力する出力電圧Ｖｐｄは、図８のタイミングチャートに示すように変動する。この出力電圧Ｖｐｄが、所定の基準電圧Ｖｔに達したときに、コンパレータ１０３の出力信号Ｖout-opは反転する。
【０００５】
この固体撮像素子では、リセット信号ΦＲＳＴをＨレベルにするとリセットトランジスタ１０２がオンして、フォトダイオード１０１の出力電圧Ｖｐｄはリセット電圧ＶＰＤにリセットされる。次に、リセット信号ΦＲＳＴをＬレベルにすることによって、フォトダイオード１０１は信号電荷の蓄積を開始する。フォトダイオード１０１は光電変換によって信号電荷を発生するので、フォトダイオード１０１のカソード端子１０１ａの電位は入射光量に応じて低下する。そして、コンパレータ１０３の入力端子の電位(出力電圧Ｖｐｄ)が基準電圧Ｖｔに達した時刻に、コンパレータ１０３の出力信号Ｖout-opはＨレベルからＬレベルに変化する。
【０００６】
フォトダイオード１０１が信号電荷の蓄積を開始してから、出力電圧Ｖｐｄが基準電圧Ｖｔに達するまでの時間ｔｘ０は、フォトダイオード１０１が光電変換により発生した信号電荷の量に対応している。
【０００７】
コンパレータ１０３の出力信号Ｖout-opが、Ｈレベルの期間にカウンタ回路１０５はカウント動作を行う。このカウント動作により、カウンタ回路１０５は画素セル内でアナログデジタル変換を行い、このアナログデジタル変換によるデジタル値を読み出し期間に出力している。
【０００８】
ところで、上記固体撮像素子の如く、画素セル内にカウンタ回路１０５を設けると、画素セルの回路規模が大きくなる。また、フォトダイオード１０１のカソード端子１０１ａの電位(出力電圧Ｖｐｄ)が所定のリセット電位ＶＰＤから画素内コンパレータ１０３の基準電圧Ｖｔに達するまでの時間ｔｘ０は入射光の強度に依存する。
【０００９】
このため、例えば、非常に暗い状態では、信号電荷の蓄積開始から出力電圧Ｖｐｄが基準電圧Ｖｐｄに達するまでの時間ｔｘ０が長くなる。このため、出力信号Ｖout-opによるパルス信号を得るのに長時間が必要になるから、パルス信号を任意の期間に発生するように設定することは不可能であった。
【特許文献１】特開昭５８−１７９０６８号公報
【特許文献２】特開平１０−２６９３４５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
そこで、この発明の課題は、画素セルの回路規模の縮小を図れ、出力信号を所望の期間に得ることが可能な固体撮像素子を提供することにある。
【課題を解決するための手段】
【００１１】
上記課題を解決するため、この発明の固体撮像素子は、入射した光を光電変換する光電変換部と、
上記光電変換部の出力端子に接続されると共に上記光電変換部の出力電圧を所定の基準電圧と比較して、この比較の結果を表す出力信号を出力する比較部と、
上記光電変換部の出力端子に接続されると共に上記光電変換部が発生した信号電荷を排出するリセット部と、
上記光電変換部の出力端子に一端が接続された容量素子と、
上記容量素子の他端に接続された制御線と、
信号蓄積期間に上記制御線に第１の制御電圧を印加して、上記光電変換部の出力端子の電位を上記比較器の遷移領域から外す一方、信号読み出し期間に上記制御線に第２の制御電圧を印加して、上記光電変換部の出力端子の電位を上記比較器の遷移領域に持ってくる制御電圧印加部とを備え、
上記光電変換部、上記比較部、上記リセット部、上記容量素子および上記制御線が画素セルを構成していることを特徴としている。
【００１２】
この発明の固体撮像素子では、上記リセット部によって上記光電変換部は発生した信号電荷を排出した後、信号蓄積期間が開始し、光電変換部は入射した光を光電変換して、信号電荷を発生し蓄積する。
【００１３】
この信号蓄積期間において、制御電圧印加部は制御線に第１の制御電圧を印加することによって、光電変換部の出力端子の電位を比較器の遷移領域から外す一方、この信号電荷蓄積期間の次の信号読み出し期間において、上記制御電圧印加部は上記制御線に第２の制御電圧を印加することによって、上記光電変換部の出力端子の電位を上記比較器の遷移領域に持ってくる。
【００１４】
この発明によれば、上記制御電圧印加部の第１,第２の制御電圧の設定によって、比較器の遷移領域に依存することなく、比較器の出力信号を所望の期間に得ることができ、光電変換部のダイナミックレンジを確保できる。また、光電変換部の分解能を設定可能となる。
【００１５】
また、この発明によれば、各画素セル毎にカウンタ回路を有する従来例に比べて、画素セルの回路規模の縮小を図れる。
【００１６】
また、一実施形態の固体撮像素子は、上記容量素子をＭＯＳＦＥＴで構成した。
【００１７】
この実施形態では、上記容量素子を、他のスイッチング素子を構成可能なＭＯＳＦＥＴで構成したことで、全体としての構造を簡単化できる。
【００１８】
また、一実施形態の固体撮像素子は、上記容量素子の電極はポリシリコンで作製されている。
【００１９】
この実施形態では、上記容量素子の電極が、ＭＯＳトランジスタのゲート電極材や配線材として広く使用されるポリシリコンで作製されているので、作製が容易である。
【００２０】
また、一実施形態の固体撮像素子は、上記容量素子の電極はメタルで作製されている。したがって、電気抵抗が小さくなる。
【００２１】
また、一実施形態の固体撮像素子は、上記比較部をインバータ回路を構成した。
【００２２】
この実施形態では、上記比較部を２個のＭＯＳトランジスタで構成することが可能となり、トランジスタ個数の低減を図れる。
【００２３】
また、一実施形態の固体撮像素子は、上記画素セルは、上記比較部の出力側に接続された行選択スイッチを有すると共に行列状に複数個配置されており、
上記複数個の画素セルを行単位に選択する垂直走査回路を備え、
上記制御線は、同一行の複数の画素セルに対して共通に接続された水平制御線である。
【００２４】
この実施形態では、上記垂直走査回路によって、複数個の画素セルを行単位に選択し、上記制御電圧印加部によって、水平制御線の電位を行単位で制御する。さらに、光電変換部の出力電圧をＡ/Ｄ変換するのに必要な機能を、画素セルに含まれる比較部と、上記複数個の画素セルの列毎に設けられる画素セル外の列コンパレータの側に分担させることが可能となる。したがって、各画素セルの小型化に有効である。
【００２５】
また、一実施形態の固体撮像素子は、信号読み出し期間に、上記比較部が出力する出力信号が反転する時刻を記録する記録部を備える。
【００２６】
この実施形態では、上記記録部が記録する上記出力信号の反転の時刻を、信号蓄積期間に光電変換部に入射した光量に比例させることができる。つまり、記録部は、光電変換部の出力電圧を上記反転の時刻に変換して記録することになる。したがって、入射光量を表す信号を、上記時刻を表す信号でもって伝達可能となり、上記入射光量を表す信号を電圧信号で伝達する場合に比べて、低電圧での動作が図れる。
【００２７】
また、一実施形態の固体撮像素子は、上記記録部は、カウンタ回路とラッチ回路で構成されている。
【００２８】
この実施形態では、上記記録部はカウンタ回路とラッチ回路で構成され、カウンタ回路のカウント値でもって、上記反転の時刻を表し、このカウント値を上記ラッチ回路で記憶する。
【００２９】
また、一実施形態の固体撮像素子は、上記画素セルは、行列状に複数個配置されており、上記記録部を、上記画素セルの列毎に備えた。
【００３０】
この実施形態では、上記記録部を上記画素セルの列毎に備えたことで、光電変換部の出力電圧をＡ/Ｄ変換するのに必要な機能を、画素セルに含まれる比較部と、上記複数個の画素セルの列毎に設けられる画素セル外の記録部とに分担させることが可能となる。したがって、各画素セルの小型化に有効である。
【００３１】
また、一実施形態の固体撮像素子は、上記リセット部は、上記比較部の入力端子と出力端子との間に接続されると共にオンすることによって上記入力端子と出力端子とを短絡させて上記光電変換部の電位を所定のリセット電位にリセットするリセットスイッチである。
【００３２】
この実施形態では、このリセットスイッチは、比較器のオフセット補償を行う機能と、光電変換部の出力端子の電位をリセットするリセット機能とを兼ねることが可能である。
【００３３】
また、一実施形態の固体撮像素子は、上記リセットスイッチをＭＯＳＦＥＴで構成した。
【００３４】
この実施形態では、上記リセットスイッチをＭＯＳＦＥＴで構成したことで、構造が簡単になる。
【００３５】
また、一実施形態の固体撮像素子は、上記比較部の出力端子に接続されると共に上記比較部が出力する出力信号が入力され、上記出力信号に応じて２値の信号を出力するバッファ部を備えた。
【００３６】
この実施形態では、上記バッファ部に上記比較器の出力信号が入力され、上記バッファ部は上記出力信号に応じて２値の信号を出力する。このバッファ部を設置したことによって、画素セルに接続される垂直信号線に付随する寄生容量を比較器が直接駆動する必要をなくすることができる。
【００３７】
また、一実施形態の固体撮像素子は、上記制御電圧印加部は、上記制御線に印加する第２の制御電圧の振幅と時間変化率を制御する。
【００３８】
この実施形態では、上記制御電圧印加部が上記第２の制御電圧の時間変化率を制御することで、固体撮像素子の分解能を制御でき、上記制御電圧印加部が上記第２の制御電圧の振幅を制御することで、固体撮像素子のダイナミックレンジを制御できる。
【００３９】
また、一実施形態の固体撮像素子では、上記制御電圧印加部は、上記光電変換部を駆動する電圧を制限するように、上記第１の制御電圧の振幅と上記第２の制御電圧の振幅を制限する。したがって、上記制御電圧印加部によって、上記光電変換部の動作領域を制御できる。
【００４０】
また、一実施形態の固体撮像素子の信号読み出し方法は、入射した光を光電変換する光電変換部と、上記光電変換部の出力端子に接続されると共に上記光電変換部の出力電圧を所定の基準電圧と比較して、この比較の結果を表す出力信号を出力する比較部と、上記光電変換部の出力端子に一端が接続された容量素子と、上記容量素子の他端に接続された制御線とを備える固体撮像素子の信号読み出し方法であって、
信号蓄積期間に、上記制御線に第１の制御電圧を印加して、上記光電変換部の出力端子の電位を上記比較器の遷移領域から外す一方、信号読み出し期間に、上記制御線に第２の制御電圧を印加して、上記光電変換部の出力端子の電位を上記比較器の遷移領域に持ってくる。
【００４１】
この実施形態では、信号蓄積期間において、制御線に第１の制御電圧を印加することによって、光電変換部の出力端子の電位を比較器の遷移領域から外す一方、この信号電荷蓄積期間の次の信号読み出し期間において、上記制御線に第２の制御電圧を印加することによって、上記光電変換部の出力端子の電位を上記比較器の遷移領域に持ってくる。
【００４２】
したがって、この実施形態によれば、上記第１,第２の制御電圧の設定によって、比較器の遷移領域に依存することなく、光電変換部のダイナミックレンジを確保でき、また、光電変換部の分解能を設定することが可能となる。
【発明の効果】
【００４３】
この発明の固体撮像素子によれば、信号蓄積期間において、制御電圧印加部が制御線に第１の制御電圧を印加することによって、光電変換部の出力端子の電位を比較器の遷移領域から外す一方、この信号電荷蓄積期間の次の信号読み出し期間において、上記制御電圧印加部は上記制御線に第２の制御電圧を印加することによって、上記光電変換部の出力端子の電位を上記比較器の遷移領域に持ってくる。
【００４４】
したがって、この発明によれば、上記制御電圧印加部の第１,第２の制御電圧の設定によって、比較器の遷移領域に依存することなく、光電変換部のダイナミックレンジを確保でき、また、光電変換部の分解能を設定可能となる。
【００４５】
また、この発明によれば、各画素セル毎にカウンタ回路を有する従来例に比べて、画素セルの回路規模の縮小を図れる。
【発明を実施するための最良の形態】
【００４６】
以下、この発明を図示の実施の形態により詳細に説明する。
【００４７】
(第１の実施の形態)
図１に、この発明の固体撮像素子の第１実施形態の構成を示す。図１では、簡単のため、ｎ行ｍ列の画素セルのうちの１つの画素セル１７のみを示している。
【００４８】
この画素セル１７は、光電変換部としてのフォトダイオード１と容量素子としてのキャパシタ３と比較部としてのコンパレータ２とリセット部としてのリセットスイッチ４を有する。
【００４９】
フォトダイオード１のカソード電極に接続された出力端子としてのノードｐｄはキャパシタ３の一端に接続されている。また、上記ノードｐｄは、コンパレータ２の入力端子に接続されている。また、キャパシタ３の他端は制御線としての水平制御線６に接続されている。この水平制御線６は、後述する制御電圧印加部としての可変電圧発生回路７１に接続されている。
【００５０】
また、コンパレータ２の出力端子は、行選択スイッチとしての垂直選択トランジスタ５のドレインに接続されている。リセットスイッチ４はコンパレータ２の入力端子と出力端子に接続されている。このリセットスイッチ４はＭＯＳトランジスタからなり、このＭＯＳトランジスタのゲートは、リセット選択線７に接続されている。
【００５１】
このリセットスイッチ４は、コンパレータ２のオフセット補償を行う機能と、フォトダイオード１の電位をリセットするリセット機能とを兼ねている。
【００５２】
上記垂直選択トランジスタ５のソースは垂直信号線９に接続され、垂直選択トランジスタ５のゲートは行選択信号線８に接続されている。また、垂直信号線９の一方の端は、垂直信号線リセットトランジスタ１３のドレインに接続されており、垂直信号線９の他方の端は、列コンパレータ１０の入力端子に接続されている。
【００５３】
また、垂直信号線リセットトランジスタ１３のゲートは、垂直信号線リセット制御線１５に接続されており、垂直信号線リセットトランジスタ１３のソースは垂直信号リセット電圧線１４に接続されている。
【００５４】
図４に、この第１実施形態が有するｎ行ｍ列に配列された画素セル１７の内の２行２列分を示す。水平制御線６は、同一行の画素セル１７に対して共通に接続されている。また、リセット選択線７および行選択信号線８も、同一行の画素セル１７に対して共通に接続されている。水平制御線６、リセット選択線７および行選択信号線８は、画素セル１７を行単位に選択する垂直走査回路７２に接続されている。また、この垂直走査回路７２には、上記可変電圧発生回路７１が接続されている。また、各列コンパレータ１０の出力側にはラッチ回路７３が接続されており、各ラッチ回路７３は１つのカウンタ回路７４に接続されている。このラッチ回路７３とカウンタ回路７４とが記録部をなす。
【００５５】
ここで、図５(Ａ)に、コンパレータ２の具体的な構成例１を示す。この構成例１では、コンパレータ２は、ＮＭＯＳトランジスタ８１とＰＭＯＳトランジスタ８２の２個のＭＯＳトランジスタから構成されている。すなわち、入力端子８０に、ＮＭＯＳトランジスタ８１のゲートとＰＭＯＳトランジスタ８２のゲートが接続され、出力端子８３にＮＭＯＳトランジスタ８１のドレインとＰＭＯＳトランジスタ８２のソースとの接続点が接続されている。
【００５６】
また、図５(Ｂ)には、コンパレータ２の具体的な構成例２を示す。この構成例２では、ＰＭＯＳトランジスタ８６のゲートが信号線８７でバイアス電圧用端子８９に接続されている。また、ＮＭＯＳトランジスタ８５のゲートが入力端子８４に接続されている。また、出力端子８８にＮＭＯＳトランジスタ８５のドレインとＰＭＯＳトランジスタ８６のソースとの接続点が接続されている。
【００５７】
この構成例２は、ソース接地型のインバータ回路である。この構成例２は、図５(Ａ)の構成例１と比べて、バイアス電圧用の信号線８７を新たに回路内に必要とするが、このバイアス電圧用信号線８７を制御することによって、このインバータ回路で消費される電力を制御することが可能となる。また、図５(Ｂ)の構成例２では、１個のＮＭＯＳトランジスタ８５と１個のＰＭＯＳトランジスタ８６の２個のＭＯＳトランジスタで構成されているが、ＮＭＯＳトランジスタのみ、あるいはＰＭＯＳトランジスタのみでインバータ回路を構成してもよい。
【００５８】
次に、図２に示すタイミングチャートを参照して、この第１実施形態の動作を説明する。図２において、Ｔ１は信号読み出し期間であり、Ｔ２は信号蓄積期間である。なお、図２では、時刻を小文字のｔ１、ｔ２…で表し、期間(時間)を大文字のＴ１、Ｔ２で表している。
【００５９】
まず、時刻ｔ１に、ｎ行目にあるすべてのフォトダイオード１について、リセット信号Φｒｓｔが立ち上がり、コンパレータ２のリセットスイッチ４をオンにする。これにより、フォトダイオード１のノードｐｄの電位のリセットが行われる。
【００６０】
図３に、コンパレータ２の入力電圧と出力電圧との関係を示す。リセットスイッチ４をオンにすることで、コンパレータ２の入力端子と出力端子の電位が等しくなる。よって、フォトダイオード１のカソード電極(ノードｐｄ)の電位はコンパレータ２の遷移状態Ｗにおけるリセット電位Ｖｒｓｔにリセットされる。
【００６１】
この固体撮像素子の読み出し動作は、後述するように、画素内コンパレータ２の入力端子と出力端子を短絡することによって得られたリセット電位Ｖｒｓｔからノードｐｄの電位が変動する変動成分を信号として扱っている。したがって、リセット電位Ｖｒｓｔ自体の値が製造要因等によって画素セル毎にばらついても、読み出し動作に支障はない。
【００６２】
次に、時刻ｔ２に、フォトダイオード１のノードｐｄの電位のリセットが終了する。また、時刻ｔ３に、水平制御線６の電位Φｒａｍｐを、電位Ｖ０から電圧ΔＶ１だけ上昇させる。この電位Φｒａｍｐは、上記可変電圧発生回路７１から水平制御線６に与えられる。上記電圧ΔＶ１が第１の制御電圧である。
【００６３】
ノードｐｄはフローティングの状態であるので、フォトダイオード１の容量をＣｐｄとし、フォトダイオード１と水平制御線６の間にあるキャパシタ３の容量をＣｃｎｔとすると、フォトダイオード１のノードｐｄの電位は、次式(１)で算出される電圧ΔＶ２だけ上昇する。
ΔＶ２＝ΔＶ１×Ｃｃｎｔ／(Ｃｃｎｔ＋Ｃｐｄ)        … (１)
【００６４】
ここで、電圧ΔＶ１を十分大きな値とすることで、フォトダイオード１のノードｐｄの電位を、図３に示すコンパレータ２の遷移状態Ｗから十分外れたところにレベルシフトさせることができる。
【００６５】
可変電圧発生回路７１は、水平制御線６に電位Φｒａｍｐを印加することによって、キャパシタ３を介してノードｐｄの電位をコンパレータ２の遷移領域Ｗからずらした状態とする。この状態からｎ行目の光信号蓄積状態が開始する。
【００６６】
信号蓄積期間Ｔ２では、フォトダイオード１では、光電変換により光子から電子が発生して、ノードｐｄの電位は、(リセット電位Ｖｒｓｔ＋電圧ΔＶ２)から入射光量に比例して低下して行く。
【００６７】
なお、この第１実施形態では、光電変換によって電子を蓄積する場合について述べているが、光電変換によってホールを蓄積する構成にしてもよい。ホールを蓄積する場合、ノードｐｄの電位は入射光量に比例して上昇する。
【００６８】
次に、時刻ｔ４は、次のフレームのｎ行目の読み出しが開始する時刻である。垂直信号線リセット信号ΦＶｒがＨレベルになることによって、垂直信号線リセットトランジスタ１３がオンして、垂直信号線９が垂直信号リセット電圧Ｖｒにリセットされる。また、行選択パルスΦｓｅｌがＨレベルになることによって、垂直選択トランジスタ５がオンして、ｎ行目の画素セル内コンパレータ２の出力端子と垂直信号線９が導通状態になる。
【００６９】
次に、時刻ｔ５に、可変電圧発生回路７１は、水平制御線６の電位Φｒａｍｐを電圧ΔＶ３だけ引き下げることによって、前のフレームでリセット後に上に引き上げられていたフォトダイオード１のノードｐｄの電位は、次式(２)で算出される電圧ΔＶ４だけ低下する。
ΔＶ４＝ΔＶ３×Ｃｃｎｔ／(Ｃｃｎｔ＋Ｃｐｄ)        …(２)
【００７０】
光信号蓄積時にフォトダイオード１のノードｐｄの電位がΔＶｐｈだけ下がったとすると、時刻ｔ５にフォトダイオード１のノードｐｄの電位は、次式(３)で算出される電位Ｖ５になっている。
Ｖ５＝Ｖｒｓｔ＋ΔＶ２−ΔＶｐｈ−ΔＶ４            …(３)
【００７１】
入射光の明るさに応じて、上記可変電圧発生回路７１は、上記電圧ΔＶ３の値を任意の値に設定できる。例えば、この固体撮像素子の後段に設置されるデジタル信号処理回路(ＤＳＰ)から上記電圧ΔＶ３の値を制御してもよい。画素信号読み出し開始時(ｔ４)に、水平制御線６の電位Φｒａｍｐを電圧ΔＶ３だけ下げた時、ノードｐｄの電位は、前述したように、式(２),式(３)で求められる。
Ｖ５＝Ｖｒｓｔ＋ΔＶ２−ΔＶｐｈ−ΔＶ４            …(３)
ΔＶ４＝ΔＶ３×Ｃｃｎｔ／(Ｃｃｎｔ＋Ｃｐｄ)          …(２)
【００７２】
たとえば、入射光量が大きいとき、つまり、電圧ΔＶｐｈが大きいとき、フォトダイオード１のノードｐｄの電位Ｖ５が電圧ΔＶ４によってコンパレータ２の遷移領域Ｗよりも下がる可能性がある。したがって、このような場合は、電圧ΔＶ３を０としてもよい。
【００７３】
次に、時刻ｔ６では、可変電圧発生回路７１は、水平制御線６の電位Φｒａｍｐを、信号読み出し開始時刻ｔ４後の時刻ｔ５における電位から変動(低下)させて行く。電位Φｒａｍｐのランプ波の振幅電圧をΔＶｒａｍｐとすると、次の式(４)の等式が成り立つ。
ΔＶ２＝ΔＶｐｈ＋ΔＶ４＋ΔＶｒａｍｐ                …(４)
【００７４】
簡単のため、フォトダイオード１の暗電流による電圧降下の影響を無視して入射光が０の状態を考えると、電圧ΔＶｐｈ＝０である。この時、電位Φｒａｍｐのランプ波を動作させる期間をＨｔｉｍｅとすると、
ΔＶ２＝ΔＶ４＋ΔＶｒａｍｐ
＝ΔＶ４＋Ｓｒ・Ｈｔｉｍｅ                        …(５)
となる。ただし、式(５)において、Ｓｒは上記ランプ波の電圧時間変化率である。
【００７５】
上記ランプ波が動作してから時間Δｔｘ後に出力信号が反転したとすると、次式(６),(７)が成り立つ。
ΔＶ２＝ΔＶ４＋ΔＶｐｈ＋Ｓｒ・Δｔｘ                   …(６)
Δｔｘ＝(ΔＶ２−ΔＶ４−ΔＶｐｈ)/Ｓｒ                  …(７)
【００７６】
この固体撮像素子の分解能Ｒは、次式(８)で与えられる。
Ｒ＝ｄ(Δｔｘ)/ｄ(ΔＶｐｈ)                            …(８)
【００７７】
したがって、式(８)により、
Ｒ＝−１／Ｓｒ                                           …(９)
となる。したがって、上記水平制御線６に与える電位Φｒａｍｐのランプ波の勾配を緩くすることによって、分解能Ｒをあげることができる。
【００７８】
また、入射光量に対するダイナミックレンジＤｙは次式(１０)で与えられる。
Ｄｙ＝ΔＶ２−ΔＶ４                                    …(１０)
【００７９】
式(１０)において、ΔＶ４＝０のとき、入射光量に対するダイナミックレンジＤｙは最大となるが、電圧時間変化率Ｓｒは最大値ＳｒＭＡＸとなり、分解能Ｒは劣化する。この電圧時間変化率Ｓｒおよび電圧ΔＶ４の値を任意に設定することによって、ダイナミックレンジＤｙ、および分解能Ｒを任意に設定できる。
【００８０】
このように、時刻ｔ６では、水平制御線６の電位Φｒａｍｐを、電位(Ｖ０＋ΔＶ１−ΔＶ３)から低下するランプ波によって、時刻ｔ７までの期間で電位Ｖ０まで下げる。この水平制御線６の電位Φｒａｍｐの下降に連れて、キャパシタ３を介してフォトダイオード１のノードｐｄの電位もＶ５から下がっていく。
【００８１】
上記信号読み出し期間Ｔ１の時刻ｔ５から時刻ｔ７に亘って、可変電圧発生回路７１が水平制御線６に印加する電位Φｒａｍｐが第２の制御電圧となる。
【００８２】
ノードｐｄの電位がコンパレータ２の基準電圧(しきい値電圧)に達すると、コンパレータ２の出力信号が反転する。すなわち、時刻ｔ６から時刻ｔ７の間の時刻ｔｘに、フォトダイオード１のノードｐｄの電位がコンパレータ２のしきい値電圧Ｖｒｓｔに到達し、コンパレータ２の出力信号はＬレベルからＨレベルに反転する。
【００８３】
図２に示すように、時刻ｔｘで、ＬレベルからＨレベルに反転したコンパレータ２の出力信号は、垂直選択トランジスタ５を介して、垂直信号線９の末端に接続されている列コンパレータ１０に伝達される。
【００８４】
この列コンパレータ１０の出力側に接続されたカウンタ回路７４は、行の読み出し開始時刻ｔ６から動作を開始している。行の読み出し開始時刻ｔ４には、垂直信号線９は、垂直信号リセット電圧Ｖｒにリセットされているが、時刻ｔｘには、垂直信号線９は、ｎ行ｍ列の画素セル１７から、ＬレベルからＨレベルに変化する出力信号を受ける。この出力信号は、列コンパレータ１０を経由して、ラッチ回路７３に入力され、ラッチ回路７３からカウンタ回路７４に入力される。このラッチ回路７３とカウンタ回路７４が記録部を構成している。
【００８５】
フォトダイオード１への入射光量が大きいほど、ノードｐｄでの電圧降下量ΔＶｐｈは大きい。したがって、式(７)より、信号読み出し期間Ｔ１に、水平制御線６の電位Φｒａｍｐのランプ波によって、ノードｐｄの電位がリセット電位Ｖｒｓｔに到達する時間Δｔｘは入射光量が大きいほど短い時間になる。したがって、上記カウンタ回路７４が、時刻ｔ４からカウントダウンして行くことによって、時刻ｔｘに、列コンパレータ１０の出力側のラッチ回路７３とカウンタ回路７４からなる記録部に記憶されたカウント値を、上記入射光量に比例させることができる。つまり、この記録部に記憶された上記カウント値を、上記入射光量に応じたデジタル信号として得ることができる。
【００８６】
なお、上記カウンタ回路７４の代わりに、ランプＡＤＣ(アナログデジタル変換)回路を列コンパレータ１０の出力側に接続して、時刻ｔｘにコンパレータ２から列コンパレータ１０に入力されたＨレベル信号を、上記ランプＡＤＣ回路がＡＤ変換するようにしてもよい。
【００８７】
以上説明してきたように、通常のＡＤ変換には１０数個のトランジスタを必要とするが、この第１実施形態の固体撮像素子の方式によれば、画素セル１７は、リセットスイッチ４をなすリセット用ＭＯＳトランジスタと、垂直選択トランジスタ５をなすＭＯＳトランジスタと、コンパレータ２を構成する２つのＭＯＳトランジスタとの合計で４つのトランジスタによって構成されている。つまり、画素セル１７は、上記４つのトランジスタでもって、ＡＤ変換の一部の機能を行っている。そして、残りのＡＤ変換の機能は、列ごとに設けられた列コンパレータ１０以降の信号処理部(つまり記録部をなすラッチ回路７３とカウンタ回路７４)で行っている。したがって、この第１実施形態によれば、４個だけのトランジスタで構成されている画素セル１７の小型化を図ることができる。
【００８８】
また、この第１実施形態によれば、画素セル１７は、蓄積された信号をコンパレータ２を通して、時刻により２値化した出力信号を伝達するので、電圧で出力信号を伝達するイメージセンサに比べて低電圧での動作が期待できる。さらに、この実施形態が採用する信号読み出し方式では、水平制御線６に与える電位Φｒａｍｐにより、信号蓄積期間Ｔ２にはコンパレータ２の動作領域Ｗからフォトダイオード１のノードｐｄの電位を外し、信号読み出し期間Ｔ１にフォトダイオード１のノードｐｄの電位をコンパレータ２の動作領域Ｗに戻す。したがって、制御電圧印加部である可変電圧発生回路７１の電源として、電源電圧から昇圧した回路を用いることで、コンパレータ２の動作範囲(電源電圧)に依存せず、電源電圧の低下に対してもフォトダイオード１のダイナミックレンジを確保できる。
【００８９】
また、水平制御線６の電位Φｒａｍｐを行単位で制御しており、かつ、Ａ/Ｄ変換に必要な機能の一部を画素セル１７内に設けたコンパレータ２(例えば２つのトランジスタから構成されるインバータ回路)で分担し、Ａ/Ｄ変換に必要な機能の残りの部分を列毎に設けられた列コンパレータ１０の側に分担している。このようにＡ/Ｄ変換機能の分担により、画素セル１７の小型化を図れる。
【００９０】
また、この第１実施形態の固体撮像素子が採用している読み出し方式では、信号蓄積期間Ｔ２においては、水平制御線６に与える電位Φｒａｍｐを引き上げることによって、フォトダイオード１のノードｐｄの電位をコンパレータ２の動作点からずらす一方、信号読み出し期間Ｔ１においては、電位Φｒａｍｐのランプ波によって、ノードｐｄの電位を引き下げて、コンパレータ２の動作点に持ってきている。なお、これとは逆に、信号蓄積期間Ｔ１に、水平制御線６の電位Φｒａｍｐを引き下げてコンパレータ２の動作点からずらす一方、信号読み出し期間Ｔ１に、電位Φｒａｍｐのランプ波を用いて、フォトダイオード１のノードｐｄの電位を引き上げて、コンパレータ２の動作点に持ってくるようにしても同じ作用が得られる。
【００９１】
(第２の実施の形態)
次に、図６に、この発明の固体撮像素子の第２実施形態の構成を示す。この第２実施形態は、コンパレータ２の出力側と垂直選択トランジスタ５との間にバッファ部としてのバッファ用ＭＯＳトランジスタ２１を接続した点が、前述の第１実施形態と異なる。したがって、図６では、前述の第１実施形態と同じ構成の部分には第１実施形態と同じ符号を付している。この第２実施形態では、前述の第１実施形態と異なる点を重点的に説明する。
【００９２】
この第２実施形態では、コンパレータ２の出力端子はバッファ用ＭＯＳトランジスタ２１のゲートに接続され、このバッファ用ＭＯＳトランジスタ２１のドレインは画素部出力電圧線２２が接続されている。
【００９３】
上記バッファ用ＭＯＳトランジスタ２１のソースは垂直選択トランジスタ５のドレインに接続されており、垂直選択トランジスタ５のゲートは、垂直選択線８に接続されている。また、垂直選択トランジスタ５のソースは、垂直信号線９に接続されている。垂直信号線９の一方の端は垂直信号線リセットトランジスタ１３のドレインに接続されており、垂直信号線９の他端は列コンパレータ１０の入力端子に接続されている。また、垂直信号線リセットトランジスタ１３のゲートは垂直信号線リセット制御線１５に接続されており、垂直信号線リセットトランジスタ１３のソースは垂直信号リセット電圧線１４に接続されている。
【００９４】
前述の第１実施形態では、読み出し期間Ｔ１中にコンパレータ２の出力はオン状態である垂直選択トランジスタ５を介して垂直信号線９に接続されている。例えば、３０万画素(６４０×４８０)程度の固体撮像素子では、この垂直信号線９には、数ｐＦ程度の寄生容量が付いていることから、第１実施形態の構成では、読み出し期間Ｔ１中にコンパレータ２は垂直信号線９に付く数ｐＦの負荷容量を駆動しなければならない。
【００９５】
これに対し、この第２実施形態では、コンパレータ２の出力端子にバッファ用トランジスタ２１を設置したことによって、コンパレータ２が垂直信号線９に付く寄生容量を駆動する必要をなくすることができる。
【００９６】
この第２実施形態では、バッファ用トランジスタ２１は、図２に示す時刻ｔｘにコンパレータ２の出力信号がＬレベルからＨレベルに反転したときに、信号電圧Ｖｓが印加されている出力電圧線２２を垂直信号線９に導通させる役割を果たしている。
【００９７】
この第２実施形態では、垂直信号線９の端に接続されている列コンパレータ１０には、時刻ｔｘまでは垂直リセット信号電圧Ｖｒが入力されており、時刻ｔｘにコンパレータ２の出力がＬレベルからＨレベルに反転したときに、バッファ用トランジスタ２１がオンすることによって、垂直信号線９は出力電圧線２２に接続され、列コンパレータ１０に信号電圧Ｖｓが入力される。
【００９８】
この信号電圧Ｖｓが、列コンパレータ１０に入力されると、読み出し期間Ｔ１の時刻ｔ４からカウント動作がスタートしていたカウンタ回路７４のカウント値がラッチ回路７３にラッチされる。これにより、蓄積期間Ｔ２中に、ノードｐｄに蓄積された信号電荷に比例する信号がデジタル化される。上記信号電圧Ｖｓと垂直リセット信号電圧Ｖｒとの差を小さくとるように、列コンパレータ１０を設計することによって、垂直信号線９を充放電するのに必要な電力の消費を低減することができる。
【００９９】
尚、上記第１、第２実施形態では、容量素子としてのキャパシタ３をＭＯＳＦＥＴで構成してもよい。また、容量素子としてのキャパシタ３の電極３ａ,３ｂは、ポリシリコン、メタルのいずれで構成されていてもよい。
【図面の簡単な説明】
【０１００】
【図１】この発明の固体撮像素子の第１実施形態の画素セルの構成を示す図である。
【図２】上記第１実施形態の動作を説明するためのタイミングチャートである。
【図３】コンパレータの入力電圧と出力電圧の関係を示す図である。
【図４】上記第１実施形態における画素セルがマトリクス状に配列された様子を示す図である。
【図５】図５(Ａ)は上記第１実施形態のコンパレータ２の構成例１を示す回路図であり、図５(Ｂ)は上記コンパレータ２の構成例２を示す回路図である。
【図６】この発明の第２実施形態の画素セルの構成を示す図である。
【図７】従来のパルス幅変調型固体撮像素子の構成を示す図である。
【図８】上記従来のパルス幅変調型固体撮像素子の動作を説明するタイミングチャートである。
【符号の説明】
【０１０１】
１  フォトダイオード
２  コンパレータ
３  キャパシタ
４  リセットスイッチ
５  垂直選択トランジスタ
６  水平制御線
７  リセット選択線
８  行選択信号線
９  垂直信号線
１０  列コンパレータ
１７  画素セル
２１  バッファ用トランジスタ
２２  画素部出力電圧線
７１  可変電圧発生回路
７２  垂直走査回路
７３  ラッチ回路
７４  カウンタ回路
ｐｄ  ノード
【図１】
2005198149.tif 000003
【図２】
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【図３】
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【図４】
2005198149.tif 000006
【図５】
2005198149.tif 000007
【図６】
2005198149.tif 000008
【図７】
2005198149.tif 000009
【図８】
2005198149.tif 000010