(57)【要約】      （修正有）【課題】リダンダンシカムを用いてリペアすることにより、既存のヒューズを用いたリダンダンシ方法の問題点を解決することが可能なＮＡＮＤフラッシュメモリ素子のリダンダンシ回路を提供する。【解決手段】所定のデータを格納することが可能な多数のメインセルブロックと、前記メインセルブロックの前記メモリセルのリペアのためのリダンダンシセルブロックと、外部のデータをバッファリングして前記メインセルブロックに印加するメインページバッファ部と、前記外部のデータをバッファリングして前記リダンダンシセルブロックに印加するリダンダンシページバッファ部と、リペアされたアドレスに関する情報を格納し、これにより所定のリダンダンシ制御信号を出力するカムセル部と、前記リダンダンシ制御信号に応じて前記外部データを前記メインページバッファ部または前記リダンダンシページバッファ部に印加するリペア選択部とを含む。【選択図】図１
2005327434.tif 000002
【特許請求の範囲】
【請求項１】
多数のメモリセルが接続され、所定のデータを格納することが可能な多数のメインセルブロックと、
前記メインセルブロックの前記メモリセルのリペアのためのリダンダンシセルブロックと、
前記メインセルブロックのメモリセルデータをセンシングし、或いは外部のデータをバッファリングして前記メインセルブロックに印加するメインページバッファ部と、
前記リダンダンシセルブロックのメモリセルデータをセンシングし、或いは前記外部のデータをバッファリングして前記リダンダンシセルブロックに印加するリダンダンシページバッファ部と、
リペアされたアドレスに関する情報を格納し、これにより所定のリダンダンシ制御信号を出力するカムセル部と、
前記リダンダンシ制御信号に応じて前記外部データを前記メインページバッファ部または前記リダンダンシページバッファ部に印加するリペア選択部とを含むＮＡＮＤフラッシュメモリ素子のリダンダンシ回路。
【請求項２】
前記リペア選択部は、
所定の信号をラッチするラッチと、
前記ラッチの第１入力端に接続され、前記リダンダンシ制御信号に基づいて前記ラッチの信号を制御する第１ＮＭＯＳトランジスタと、
前記ラッチの第２入力端に接続され、外部のカムリセット信号に基づいて前記ラッチをリセットする第２ＮＭＯＳトランジスタと、
前記ラッチの第１入力端に応じて前記外部のデータを前記メインページバッファ部に伝送する第３ＮＭＯＳトランジスタと、
前記ラッチの第２入力端に応じて前記外部のデータを前記リダンダンシページバッファ部に伝送する第４ＮＭＯＳトランジスタとを含むことを特徴とする請求項１記載のＮＡＮＤフラッシュメモリ素子のリダンダンシ回路。
【請求項３】
前記メインページバッファ部と前記リダンダンシページバッファ部それぞれは、
前記メモリセルに所定のデータを印加し、或いは前記メモリセルのデータの入力を受けるメインページバッファと、
前記リペア選択部から印加される前記外部データの入力を受けて前記メインページバッファに印加するキャッシュページバッファとを含むことを特徴とする請求項１記載のＮＡＮＤフラッシュメモリ素子のリダンダンシ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＮＡＮＤフラッシュメモリ素子のリダンダンシ回路に係り、特にリペアカム回路を用いたアドレスリダンダンシ回路に関する。
【背景技術】
【０００２】
現在のＮＡＮＤフラッシュメモリ素子は、ヒューズカッティング方法を用いてリペアを行っている。ところが、これは、ヒューズをレーザを用いてカットしなければならないため、ヒューズの座標が少しでも違うか、或いはヒューズの太さと段差を計算し間違ったら、カッティングがまともに行われずリペアの効力がなくなるという問題点が発生する。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
したがって、本発明は、かかる問題点を解決するためのもので、その目的は、リダンダンシカムを用いてリペアすることにより、既存のヒューズを用いたリダンダンシ方法の問題点を解決することが可能なＮＡＮＤフラッシュメモリ素子のリダンダンシ回路を提供することにある。
【課題を解決するための手段】
【０００４】
上記目的を達成するための本発明は、多数のメモリセルが接続され、所定のデータを格納することが可能な多数のメインセルブロックと、前記メインセルブロックの前記メモリセルのリペアのためのリダンダンシセルブロックと、前記メインセルブロックのメモリセルデータをセンシングし、或いは外部のデータをバッファリングして前記メインセルブロックに印加するメインページバッファ部と、前記リダンダンシセルブロックのメモリセルデータをセンシングし、或いは前記外部のデータをバッファリングして前記リダンダンシセルブロックに印加するリダンダンシページバッファ部と、リペアされたアドレスに関する情報を格納し、これにより所定のリダンダンシ制御信号を出力するカムセル部と、前記リダンダンシ制御信号に応じて前記外部データを前記メインページバッファ部または前記リダンダンシページバッファ部に印加するリペア選択部とを含む、ＮＡＮＤフラッシュメモリ素子のリダンダンシ回路を提供する。
【０００５】
好ましくは、前記リペア選択部は、所定の信号をラッチするラッチと、前記ラッチの第１入力端に接続され、前記リダンダンシ制御信号に基づいて前記ラッチの信号を制御する第１ＮＭＯＳトランジスタと、前記ラッチの第２入力端に接続され、外部のカムリセット信号に基づいて前記ラッチをリセットする第２ＮＭＯＳトランジスタと、前記ラッチの第１入力端に応じて前記外部のデータを前記メインページバッファ部に伝送する第３ＮＭＯＳトランジスタと、前記ラッチの第２入力端に応じて前記外部のデータを前記リダンダンシページバッファ部に伝送する第４ＮＭＯＳトランジスタとを含むことをが好ましい。
【０００６】
また、前記メインページバッファ部と前記リダンダンシページバッファ部それぞれは、前記メモリセルに所定のデータを印加し、或いは前記メモリセルのデータの入力を受けるメインページバッファと、前記リペア選択部から印加される前記外部データを入力として前記メインページバッファに印加するキャッシュページバッファとを含むことが効果的である。
【発明の効果】
【０００７】
本発明は、カムセルを用いたリペア選択部を介してリダンダンシを行うことにより、素子のテスト時間と生産時間を短縮することができる。
【０００８】
また、リダンダンシカムを用いたリペア方法を使用することができるため、既存のヒューズカッティングを用いたリペア方法よりリペアを速く行うことができる。
【発明を実施するための最良の形態】
【０００９】
以下、添付図面を参照して本発明の実施例をより詳細に説明する。ところが、本発明は、下記の実施例に限定されるものではなく、互いに異なる様々な形で実現できる。これらの実施例は、本発明の開示を完全にするためのもので、通常の知識を有する者に本発明の範疇を知らせるために提供されるものである。図面上において、同一の符号は同一の要素を示す。
【００１０】
図１は本発明に係るリダンダンシ回路のブロック図である。
【００１１】
図１を参照すると、本発明のＮＡＮＤフラッシュメモリ素子のリダンダンシ回路は、多数のメモリセルが接続され、所定のデータを格納することが可能な多数のメインセルブロック１０と、メインセルブロック１０のメモリセルのリペアのためのリダンダンシセルブロック２０と、メインセルブロック１０のメモリセルデータをセンシングし、或いは外部のデータをバッファリングしてメインセルブロック１０に印加するメインページバッファ部３０と、リダンダンシセルブロック２０のメモリセルデータをセンシングし、或いは外部のデータをバッファリングしてリダンダンシセルブロック２０に印加するリダンダンシページバッファ部４０と、リペアされたアドレスに関する情報を格納し、これにより所定のリダンダンシ制御信号ＲＥＤＹＡを出力するカムセル部５０と、リダンダンシ制御信号ＲＥＤＹＡに基づいて前記外部データをメインページバッファ部３０またはリダンダンシページバッファ部４０に印加するリペア選択部６０とを含む。
【００１２】
メインセルブロック１０とリダンダンシセルブロック２０は、多数のメモリセルがストリング状からなる多数のセルストリング（図示せず）と、セルストリングのドレイン端子を選択するための多数のドレイン選択トランジスタ（図示せず）と、セルストリングのソース端子を選択するための多数のソース選択トランジスタ（図示せず）と、ドレイン選択トランジスタにそれぞれ接続された多数のビットライン（図示せず）と、セルストリングのゲート端子にそれぞれ接続された多数のワードライン（図示せず）とを含む。また、ビットライン選択信号に応じてメインページバッファ部３０の情報をビットラインに印加し、或いはビットラインの情報をメインページバッファ部３０に印加する多数のビットライン選択トランジスタ（図示せず）をさらに含むことができる。多数のビットライン選択トランジスタは、一対を成してそれぞれイブンまたはオッドのビットラインを制御することが好ましい。また、ディスチャージ信号に応じてビットラインに仮想の電圧を印加する多数のディスチャージトランジスタ（図示せず）をさらに含むことができる。一対のディスチャージトランジスタは、イブンビットラインとオッドビットラインに接続されて接地電源をビットラインに印加することが好ましい。
【００１３】
図２及び図３は本発明に係るメインページバッファ部またはリダンダンシページバッファ部の回路図である。図２及び図３を参照すると、メインページバッファ部３０とリダンダンシページバッファ部４０それぞれは、ビットラインに所定のデータを印加し、或いはビットラインのデータの入力を受けるメインページバッファと、リペア選択部６０から印加される外部データの入力を受けてメインページバッファに印加するキャッシュページバッファとを含む。メインページバッファは、ビットラインに接続されたプリチャージノードＱ１と、外部のデータ及びビットラインのデータを格納ラッチする第１ラッチＬ１と、プリチャージイネーブル信号ＰＲＥＣＨｂに応じてプリチャージノードＱ１をプリチャージする第１ＰＭＯＳトランジスタＰ１と、それぞれプリチャージノードＱ１と外部のラッチ信号ＭＬＣＨに応じてそれぞれ駆動し、第１ラッチＬ１のラッチ値を変更するための第１及び第２ＮＭＯＳトランジスタＮ１及びＮ２と、第１ラッチＬ１とプリチャージノードＱ１との間に接続され、プログラム信号ＰＧＭに応じて動作する第３ＮＭＯＳトランジスタＮ３とを含む。また、外部のリセット制御信号ＭＳＥＴに基づいて第１ラッチＬ１を初期化するための第１０ＮＭＯＳトランジスタＮ１０と、第１ラッチＬ１のデータ値に応じて駆動して電源電圧を伝送する第１１ＮＭＯＳトランジスタＮ１１とをさらに含むことができる。また、プリコーディング信号に応じて第１ラッチＬ１の一入力端にリペア選択部６０の外部データを伝送するための第１２ＮＭＯＳトランジスタ（図示せず）をさらに含むことができる。キャッシュページバッファは、外部のデータを格納する第２ラッチＬ２と、外部の第１データ制御信号ＤＣ１に基づいてリペア選択部６０の外部データＥＤＹＡを第２ラッチＬ２に伝送する第４及び第５ＮＭＯＳトランジスタＮ４及びＮ５と、外部の第２データ制御信号ＤＣ２に基づいてリペア選択部６０の外部データＥＤＹＡを第２ラッチＬ２に伝送する第６ＮＭＯＳトランジスタＮ６と、プログラム制御信号ＰＣに基づいて第２ラッチＬ２にラッチされたデータをメインページバッファに伝送する第７ＮＭＯＳトランジスタＮ７とを含む。また、キャッシュリセット信号ＣＳＥに基づいて第２ラッチＬ２をリセットする第８ＮＭＯＳトランジスタＮ８をさらに含むことができる。また、第２ラッチＬ２の入力端と接地電源との間に直列接続されており、プリチャージノードＱ１の信号またはリペア選択部６０の外部データに応じて駆動する第２０ＮＭＯＳトランジスタ（図示せず）と、外部制御信号に応じて駆動する第２１ＮＭＯＳトランジスタ（図示せず）とを含むこともできる。
【００１４】
図４は本発明に係るリペア選択部の回路図である。
【００１５】
図４を参照すると、リペア選択６０は、所定の信号をラッチする第３ラッチＬ３と、第３ラッチＬ３の第１入力端に接続され、外部のリダンダンシ制御信号ＣＡＭＲに基づいて第３ラッチＬ３の信号を制御する第３０ＮＭＯＳトランジスタＮ３０と、第３ラッチＬ３の第２入力端に接続され、外部のカムリセット信号ＣＡＭＲＳＴに基づいて第３ラッチＬ３をリセットする第３１ＮＭＯＳトランジスタＮ３１と、第３ラッチＬ３の第１入力端に応じて外部のデータＥＤＹＡをメインページバッファ部３０に伝送する第３２ＮＭＯＳトランジスタＮ３２と、第３ラッチＬ３の第２入力端に応じて外部のデータＲＥＤＹＡをリダンダンシページバッファ部４０に伝送する第３３ＮＭＯＳトランジスタＮ３３とを含む。また、第３ラッチＬ３の一入力端と第３０ＮＭＯＳトランジスタＮ３０との間にビットラインに応じて駆動する第３４ＮＭＯＳトランジスタＮ３４をさらに含む。
【００１６】
上述した本発明のラッチは、２つのインバータの入出力が交互に配置されるように形成することが好ましい。前記ラッチは、電源電圧と第１入力端との間に接続され、第２入力端に応じて駆動する第１００ＰＭＯＳトランジスタＰ１００と、第１入力端と接地電源との間に接続され、第２入力端に応じて駆動する第１００ＮＭＯＳトランジスタＮ１００と、電源電圧と第２入力端との間に接続され、第１入力端に応じて駆動する第２００ＰＭＯＳトランジスタＰ２００と、第２入力端と接地電源との間に接続され、第１入力端に応じて駆動する第２００ＮＭＯＳトランジスタＮ２００とを含む。
【００１７】
次に、上述した構成を有する本発明の動作を説明する。
【００１８】
最初の素子にパワーを印加すると、カムセル部５０のデータを読み取ってリダンダンシ制御信号ＣＡＭＲを生成する。勿論、外部のパワーアップ信号が印加されると、多数の回路がリセットされる。リダンダンシ制御信号ＣＡＭＲがロジックローの場合には、第３０ＮＭＯＳトランジスタＮ３０がターンオフされ、第３ラッチＬ３は初期リセットされた値を維持する。すなわち、第３ラッチＬ３の第１入力端がロジックハイを維持し、第２入力端はロジックローを維持する。これにより、第３２ＮＭＯＳトランジスタＮ３２はターンオンされ、第３３ＮＭＯＳトランジスタＮ３３はターンオフされて、外部のＹデコーダによる所定のデータをメインページバッファ部３０に伝送する。
【００１９】
もしリダンダンシ制御信号ＣＡＭＲがロジックハイになって外部のアドレスがリペアされたならば、次の通りである。ロジックハイのリダンダンシ制御信号ＣＡＭＲによって第３０ＮＭＯＳトランジスタＮ３０がターンオンされる。第３ラッチＬ３の第１入力がロジックローになり、これにより第２入力がロジックハイになる。これにより、第３２ＮＭＯＳトランジスタＮ３２はターンオフされ、第３３ＮＭＯＳトランジスタＮ３３はターンオンされて、外部のＹデコーダによる所定のデータをリダンダンシページバッファ部４０に伝送する。
【図面の簡単な説明】
【００２０】
【図１】本発明に係るリダンダンシ回路のブロック図である。
【図２】本発明に係るメインページバッファ部またはリダンダンシページバッファ部の回路図である。
【図３】本発明に係るメインページバッファ部またはリダンダンシページバッファ部の回路図である。
【図４】本発明に係るリペア選択部の回路図である。
【符号の説明】
【００２１】
１０    メインセルブロック
２０    リダンダンシセルブロック
３０    メインページバッファ部
４０    リダンダンシページバッファ部
５０    カムセル部
６０    リペア選択部
【図１】
2005327434.tif 000003
【図２】
2005327434.tif 000004
【図３】
2005327434.tif 000005
【図４】
2005327434.tif 000006