(57)【要約】      （修正有）【課題】初期のパルス幅または初期のバイアスレベルを固定させずに変化させることにより、メモリセルのＩＳＰＰ方式プログラムまたは消去時間を減らす。【解決手段】パルス情報レジスタと、プログラム命令に応じて第１制御信号を発生させ、プログラム状態に応じて第２制御信号を発生させるための制御部と、制御部の第１制御信号に基づいて前記パルス情報レジスタからパルスレベル情報を入力し、その情報に応じてカウントするパルスカウンタと、パルスカウンタからの信号に応じてパルスレベルを決定して所定のパルスを発生させるパルス発生器と、１ビット以上のセルがプログラム状態検証レベルを満足すると、パスプラグを発生させるためのセンス増幅器と、フラグとパルス情報レジスタが初期値をもっているかを示す初期値フラグの論理組合せを行って、パルス情報レジスタをアップデートさせるための論理部とを含む。【選択図】図２
2005327435.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルと、
パルスレベル情報を格納するためのパルス情報レジスタと、
プログラム命令に応じて第１制御信号を発生させ、前記メモリセルのプログラム状態に応じて第２制御信号を発生させるための制御部と、
前記制御部の第１制御信号に基づいて前記パルス情報レジスタから前記パルスレベル情報を入力し、その情報に応じてカウントするためのパルスカウンタと、
前記パルスカウンタからのカウンティング信号に応じて前記パルスレベルを決定して所定のパルスを発生させ、前記制御部からの前記第２制御信号に応じて前記メモリセルに印加するためのパルス発生器と、
前記メモリセルのプログラム状態を検証し、その結果に応じて該当セルのうち１ビット以上のセルが検証レベルを満足すると、パスプラグを発生させるためのセンス増幅器と、
前記センスフラグと前記パルス情報レジスタが初期値をもっているかを示す初期値フラグの論理組合せを行ってアップデートフラグを発生させ、前記パルス情報レジスタに格納された前記パルスレベルをアップデートさせるための論理部とを含むフラッシュメモリ装置。
【請求項２】
前記パルスレベルの代わりにバイアスレベルを用いることを特徴とする請求項１記載のフラッシュメモリ装置。
【請求項３】
前記プログラムの代わりに消去に用いられるを特徴とする請求項１記載のフラッシュメモリ装置。
【請求項４】
前記初期値フラグを反転させるためのインバータをさらに含むことを特徴とする請求項１記載のフラッシュメモリ装置。
【請求項５】
前記論理部はＮＡＮＤゲートを含むことを特徴とする請求項１記載のフラッシュメモリ装置。
【請求項６】
プログラム動作を行うとき、第１ページの１ビット以上のセルがパスされるようにする第１パルスレベルをパルス情報として格納する段階と、
前記第１パルスレベルを、第２ページのプログラム動作を行うときに初期パルスレベルとして印加する段階と、
前記第２ページの１ビット以上のセルがパスされるようにする第２パルスレベルを格納して前記パルス情報をアップデートする段階と、
前記アップデートされたパルス情報を用いて以後のページに対してプログラム動作を行い、当該ページの１ビット以上のセルがパスされるようにするパルスレベルを格納してパルス情報をアップデートする段階とを含むフラッシュメモリ装置の駆動方法。
【請求項７】
前記パルスレベルの代わりにバイアスレベルを用いることを特徴とする請求項６記載のフラッシュメモリ装置の駆動方法。
【請求項８】
前記プログラムの代わりに消去に用いられることを特徴とする請求項６記載のフラッシュメモリ装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリ装置及びその駆動方法に係り、特に、ＩＳＰＰ(Incremental Step Pulse Program)方式を用いてプログラムまたは消去動作を行うとき、初期のパルス幅または初期のバイアスレベルを固定させずに変化させることができるため、プログラムまたは消去時間を減らすことが可能なフラッシュメモリ装置及びその駆動方法に関する。
【背景技術】
【０００２】
ＥＥＰＲＯＭ(Electrically Erasable and Programmable Read Only Memory)及びフラッシュメモリなどの不揮発性メモリ装置は、チャンネルホットエレクトロン(Channel Hot Electron)の注入によってフローティングゲートに電子を注入してデータのプログラムを行うＮＯＲ型不揮発性メモリ装置が広く用いられている。ＮＯＲ型不揮発性メモリ装置は、電流制限からバイト単位で、すなわち並列に１回に８個程度のメモリセルしかデータをプログラムを行うことができないので、プログラム速度において多くの制約が伴う。
【０００３】
最近、前記ＮＯＲ型不揮発性メモリ装置の制約によってＦＮ(Fowler-Nordheim)トンネリング現象を用いてフローティングゲートに電子を注入してデータプログラムを行い、大容量及び高い集積度を提供するＮＡＮＤ型フラッシュメモリ装置が提案されている。ＮＡＮＤ型フラッシュメモリ装置は、データプログラム時の動作電流が小さいため、この電流をチップ内の昇圧回路から供給することが比較的容易であるうえ、単一電流で動作させ難いという利点がある。このような利点により、ＮＡＮＤ型フラッシュメモリ装置はページ単位で、すなわち選択されたワードラインに接続されたメモリセルを一括的にデータプログラムすることが可能となることにより、プログラムの速度が増加する。
【０００４】
ところが、前述したＮＡＮＤ型フラッシュメモリは、データプログラム動作においてプロセスの不均一などに起因するプログラム特性の不均一が大きい場合には、選択されたワードラインに接続されたメモリセルの間でプログラムの速度差が大きくなり、プログラム及び検証(Verify)の反復回数が増加してプログラム速度が減少するという問題点が発生する。これは、プロセスの不均一などに起因するプログラム速度の不均一として、選択されたワードライン内のメモリセルの間で約２オーダ(Order)程度のプログラム時間差が発生することにより、従来の同一パルス電圧値及び同一パルス時間幅の単純プログラムパルスの反復印加方式ではプログラム及び検証回数を約１００回程度行う必要があるためである。このような場合、実質的なプログラム電圧印加時間よりはむしろプログラム動作及び検証読み出し動作の電圧転換に必要な時間が大幅増加して実質的なプログラム速度が減少する。このような問題点を解決するためには、プログラム及び検証の回数を最大限１０回程度に抑制してデータプログラムを行う必要がある。ところが、従来の単純プログラムパルスの反復印加方式の場合には、これを実行するに際して、パルス電圧差をやや高くしたプログラムパルスを印加する必要があるが、この場合、プログラム速度の最も速いメモリセルが過剰プログラムされ、プログラムしきい値電圧Ｖｔの不均一が増加するという副作用をもたらす。
【０００５】
前述した問題点を解決するために、プログラムしきい値電圧の不均一を増大させずに、プログラム及び検証の回数を抑制することが可能なＮＡＮＤ型フラッシュメモリ装置の新しいプログラム方式が非特許文献１に開示されている。前記非文献文献１に開示されたＩＳＰＰ方式は、プログラム動作を繰り返し行うとき、選択されたワードラインに印加されるプログラム高電圧がプログラム回数の増加によって漸次増加する方向に可変電圧値が設定され、ビットラインに印加される電圧がプログラムの回数に関係なく一定の電圧値に設定されることにより、プログラム電圧差がプログラム回数の増加によって漸次増加するようにデータプログラムを行う方式である。
【０００６】
このようなＩＳＰＰ方式によるデータプログラム動作では、プログラム回数の増加によってメモリセルのプログラムが行われるにつれてプログラムしきい値電圧が上昇しても漸次増加するプログラムワードライン電圧によってフローティングゲートの電位の低下が補償されることにより、メモリセルのトンネル酸化膜に印加される電界は常時一定に維持される。
【０００７】
ところが、図１ａ及び図１ｂに示すように、プログラムまたは消去を行うとき、初期のパルス幅または初期のバイアスレベルを全てのページに対して固定させて印加するので、工程の変化またはサイクリングによってプログラムまたは消去特性が劣化すると、初期のプログラムまたは消去パルスの印加時にはセルのしきい値電圧がほとんど変化せず全体的なプログラムまたは消去時間が増加するという問題点が発生する。
【非特許文献１】９５ ＩＳＳＣＣ(‘A 3.3V 32Mb NAND Flash Memory with Incremental Step Pulse Programming Scheme（ＩＳＰＰ）方式)、ｐ１２８〜
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、ＩＳＰＰ方式を用いてプログラムまたは消去動作を行うとき、初期のパルス幅または初期のバイアスレベルを固定させずに変化させることができるため、プログラムまたは消去時間を減らすことが可能なフラッシュメモリ装置及びその駆動方法を提供することにある。
【０００９】
本発明の他の目的は、ＩＳＰＰ方式を用いてプログラムまたは消去動作を行うとき、一番目のページの１ビット以上のセルがパスされるようにするパルス幅またはバイアスレベルを格納し、以後のプログラムまたは消去遂行の際に初期のパルス幅または初期のバイアスレベルとして用いることにより、全体的なプログラムまたは消去時間を減らすことが可能なフラッシュメモリ装置及びその駆動方法を提供することにある。
【課題を解決するための手段】
【００１０】
上記目的を達成するための本発明のフラッシュメモリ装置は、メモリセルと、パルスレベル情報を格納するためのパルス情報レジスタと、プログラム命令に応じて第１制御信号を発生させ、前記メモリセルのプログラム状態に応じて第２制御信号を発生させるための制御部と、前記制御部の第１制御信号に基づいて前記パルス情報レジスタから前記パルスレベル情報を入力し、その情報に応じてカウントするためのパルスカウンタと、前記パルスカウンタからのカウンティング信号に応じて前記パルスレベルを決定して所定のパルスを発生させ、前記制御部からの前記第２制御信号に応じて前記メモリセルに印加するためのパルス発生器と、前記メモリセルのプログラム状態を検証し、その結果に基づいて該当セルのうち１ビット以上のセルが検証レベルを満足すると、パスプラグを発生させるためのセンス増幅器と、前記センスフラグと前記パルス情報レジスタが初期値をもっているかを示す初期値フラグの論理組合せを行ってアップデートフラグを発生させ、前記パルス情報レジスタに格納された前記パルスレベルをアップデートさせるための論理部とを含む。
【００１１】
前記パルスレベルの代わりにバイアスレベルを用いる。また、前記プログラムの代わりに消去に用いられる。
【００１２】
前記初期値フラグを反転させるためのインバータをさらに含む。
【００１３】
前記論理部はＮＡＮＤゲートを含む。
【００１４】
また、本発明に係るフラッシュメモリ装置の駆動方法は、プログラム動作を行うとき、第１ページの１ビット以上のセルがパルされるようにする第１パルスレベルをパルス情報として格納する段階と、前記第１パルスレベルを、第２ページのプログラム動作を行うときに初期パルスレベルとして印加する段階と、前記第２ページの１ビット以上のセルがパスされるようにする第２パルスレベルを格納して前記パルス情報をアップデートする段階と、前記アップデートされたパルス情報を用いて以後のページに対してプログラム動作を行い、当該ページの１ビット以上のセルがパスされるようにするパルスレベルを格納してパルス情報をアップデートする段階とを含む。
【００１５】
前記パルスレベルの代わりにバイアスレベルを、前記プログラムの代わりに消去を用いる。
【発明の効果】
【００１６】
本発明によれば、ＩＳＰＰ方式を用いてプログラムまたは消去動作を行うとき、一番目のページの１ビット以上のセルがパスされるようにするパルス幅またはバイアスレベルを格納し、以後のプログラムまたは消去動作の際に初期のパルス幅または初期のバイアスレベルとして用いることにより、全体的なプログラムまたは消去時間を減らすことができるようにし、サイクリングによる信頼性を確保することができる。
【発明を実施するための最良の形態】
【００１７】
以下、添付図面を参照して本発明の実施例を詳細に説明する。
【００１８】
図２は本発明に係るフラッシュメモリ装置を説明するためのブロック図である。本発明に係るフラッシュメモリ装置は、ＩＳＰＰ方式を用いてプログラムまたは消去動作を行うとき、一つのページの１ビット以上のセルがパスされるようにするパルス幅またはバイアスレベルを格納し、以後のプログラムまたは消去動作を行うときに初期のパルス幅または初期のバイアスレベルとして用いることにより、全体的なプログラムまたは消去時間を減らすことができるようにする。
【００１９】
パルス情報レジスタ１３０は、初期のパルス幅または初期のバイアスレベル情報を格納する。プログラムまたは消去命令に基づき、制御部１１０は、第１制御信号ｃｔｒｌ１を発生させてパルスカウンタ１２０がパルス情報レジスタ１３０から初期のパルス幅または初期のバイアスレベル情報を入力し、その情報に応じてカウントするようにする。パルス発生部１４０は、パルスカウンタ１２０のカウンティング信号によってパルス幅またはバイアスレベルを決定してパルスを発生させる。パルス発生部１４０から発生したパルスまたはバイアスはメモリセル１５０に印加され、メモリセル１５０がプログラムまたは消去動作するようにする。ところが、パルス発生部１４０から発生したパルスまたはバイアスのメモリセル１５０への印加有無は制御部１１０の第２制御信号ｃｔｒｌ２によって決定される。メモリセル１５０にパルスが印加された後、メモリセル１５０の特性が所望のレベルに変化されたか否かをセンス増幅器１６０が検出する。この際、センス増幅器１６０は、当該セルのうち１ビット以上のセルが検証レベルを満足してパスされると、１ビットパスフラグを発生させ、プログラムまたは消去状態信号ｓｔａｔｅを発生させて制御部１１に入力させる。制御部１１０は、状態信号ｓｔａｔｅに応じて第２制御信号ｃｔｒｌ２を発生させ、パルス発生器１４０から発生したパルスまたはバイアスのメモリセル１５０の印加有無を決定するようにする。また、パルスフラグはインバータ１８０によって反転されたパルス情報レジスタ１３０が初期値をもっているか否かを示す初期値フラグとともにＮＡＮＤゲート１７０に入力され、ＮＡＮＤゲート１７０はこれらを組み合わせてアップデートフラグを発生させる。アップデートフラグによってパルス情報レジスタ１３０の値が初期値を有する場合に限ってその時のパルス幅またはバイアスレベルをアップデートするようにする。この情報は、以後のプログラムまたは消去を行うときに初期のパルス幅または初期のバイアスレベルとして用いられる。セルの状態に影響を与えない初期のパルス印加過程を省略する。こうしてセルのプログラムまたは消去特性に応じて初期のパルスをプログラム可能に調整して全体的な遂行時間を減らすことができる。
【００２０】
図３ａ及び図３ｂは、本発明に係るＩＳＰＰ方式を用いたプログラムまたは消去動作を行うためのパルス及びバイアスレベルを説明するための波形図である。ＮＡＮＤ型フラッシュメモリ素子をプログラムまたは消去するために所定のパルス幅及びバイアスレベルが印加され、メモリセルの所定の領域、たとえば一番目のページの１ビット以上パスされるパルス幅及びバイアスレベルがＡであれば、Ａの情報がパルス情報レジスタに格納される。以後の二番目のページをプログラムまたは消去するためにはＡのパルス幅及びバイアスレベルに印加し、二番目のページの１ビット以上パスされるパルス幅及びバイアスレベルがＢであれば、Ｂの情報がパルス情報レジスタに格納される。このようにしたページの１ビット以上パスされるパルス幅及びバイアスレベルの情報がパルス情報レジスタにアップデートされて次のページをプログラムまたは消去するために用いられる。
【図面の簡単な説明】
【００２１】
【図１ａ】従来のＩＳＰＰ方式を用いたプログラムまたは消去動作を行うためのパルス幅及びバイアスレベルを説明するための波形図である。
【図１ｂ】従来のＩＳＰＰ方式を用いたプログラムまたは消去動作を行うためのパルス幅及びバイアスレベルを説明するための波形図である。
【図２】本発明に係るフラッシュメモリ装置の構成を説明するためのブロック図である。
【図３ａ】本発明に係るＩＳＰＰ方式を用いたプログラムまたは消去動作を行うためのパルス幅及びバイアスレベルを説明するための波形図である。
【図３ｂ】本発明に係るＩＳＰＰ方式を用いたプログラムまたは消去動作を行うためのパルス幅及びバイアスレベルを説明するための波形図である。
【符号の説明】
【００２２】
１１０    制御部
１２０    パルスカウンタ
１３０    パルス情報レジスタ
１４０    パルス発生部
１５０    メモリセル
１６０    センス増幅器
１７０    ＮＡＮＤゲート
１８０    インバータ
【図１ａ】
2005327435.tif 000003
【図１ｂ】
2005327435.tif 000004
【図２】
2005327435.tif 000005
【図３ａ】
2005327435.tif 000006
【図３ｂ】
2005327435.tif 000007