(57)【要約】【課題】  下部電極の剥がれや、プラグ／下部電極間のコンタクト抵抗の上昇を防止できる、ＦｅＲＡＭを実現すること。【解決手段】  ＦｅＲＡＭは、ソース／ドレイン領域８を含むシリコン基板１と、シリコン基板１の上方に設けられ、下部電極２０−２３、ＰＺＴ膜２４および上部電極２４，２５を含むキャパシタと、シリコン基板１と上記キャパシタとの間に設けられ、下端部がソース／ドレイン領域８に接続され、上端部が下部電極２０−２３に接続されたプラグ１７と、シリコン基板１と上記キャパシタとの間に設けられ、下端部がソース／ドレイン領域８に接続されず、上端部が下部電極２０−２３に接続されたダミープラグ１８とを備えている。【選択図】      図２
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【特許請求の範囲】
【請求項１】
拡散領域を含む半導体基板と、
前記半導体基板の上方に設けられ、下部電極、誘電体膜および上部電極を含むキャパシタと、
前記半導体基板と前記キャパシタとの間に設けられ、下端部が前記拡散領域に接続され、上端部が前記下部電極に接続されたプラグと、
前記半導体基板と前記キャパシタとの間に設けられ、下端部が前記拡散領域に接続されず、上端部が前記下部電極に接続されたダミープラグと
を具備してなることを特徴とする半導体装置。
【請求項２】
前記ダミープラグは、前記下部電極の周縁およびその外側を含む領域の下に配置されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体基板と前記キャパシタとの間に設けられた絶縁膜をさらに備え、前記プラグおよび前記ダミープラグは前記絶縁膜中に設けられ、かつ、前記プラグおよび前記ダミープラグの上端部は前記絶縁膜の表面から突出していることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記絶縁膜の表面から突出した前記プラグおよび前記ダミープラグの前記上端部間の領域は、金属またはその化合物で埋め込まれていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記金属またはその化合物は、チタンまたはチタンナイトライドであることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記プラグおよび前記ダミープラグは、同じ材料で構成されていることを特徴とする請求項１ないし５のいずれか１項に記載の半導体装置。
【請求項７】
前記絶縁膜の表面から突出した前記プラグおよび前記ダミープラグは、前記下部電極よりも低いエッチングレートでエッチングされる材料で構成されていることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記絶縁膜の表面から突出した前記プラグおよび前記ダミープラグは、前記金属またはその化合物よりも低いエッチングレートでエッチングされる材料で構成されていることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記絶縁膜中の前記プラグおよび前記ダミープラグは半導体で構成され、前記絶縁膜の表面から突出した前記プラグおよび前記ダミープラグは前記半導体と高融点金属との化合物で構成されていることを特徴とする請求項３ないし８のいずれか１項に記載の半導体装置。
【請求項１０】
前記拡散領域は、ＭＯＳトランジスタのソース／ドレイン領域であることを特徴とする請求項１ないし９のいずれか１項に記載の半導体装置。
【請求項１１】
前記誘電体膜は強誘電体膜であり、前記ＭＯＳトランジスタおよび前記キャパシタは、強誘電体メモリを構成するものであることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
拡散領域を含む半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜中に前記拡散領域に達する接続孔を形成し、かつ、前記絶縁膜の表面に溝を形成する工程と、
前記接続孔および前記溝の内部を半導体膜で埋め込む工程と、
前記絶縁膜および前記半導体膜上に高融点金属膜を形成する工程と、
熱処理により、前記半導体膜と前記高融点金属膜とを反応させ、前記半導体膜と前記高融点金属膜との化合物膜を形成する工程と、
前記接続孔および前記溝の外部の前記高融点金属膜および前記化合物膜を除去し、前記接続孔および前記溝の内部に、それぞれ、前記半導体膜および前記高融点金属膜を含むプラグおよびダミープラグを形成する工程と、
前記化合物膜の表面に形成された酸化膜を除去する工程と、
前記酸化膜を除去する工程で生じた、前記接続孔と前記溝との間の前記絶縁膜の表面の除去領域を、金属またはその化合物で埋め込む工程と、
前記絶縁膜上に、下部電極、誘電体膜および上部電極を含み、かつ、前記下部電極の下端部が前記プラグおよび前記ダミープラグの上端部に接続されたキャパシタを形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項１３】
前記酸化膜を除去する工程で生じた、前記接続孔と前記溝との間の前記絶縁膜の表面の除去領域を、金属またはその化合物で埋め込む工程は、前記金属またはその化合物を含む膜を堆積する工程と、前記金属またはその化合物を含む膜を研磨する工程とを含むことを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記絶縁膜はシリコン酸化膜であり、前記化合物膜の表面に形成された酸化膜を除去する工程は、希弗酸を用いた処理により行われることを特徴とする請求項１２または１３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板の上方に設けられたキャパシタと、該キャパシタと半導体基板表面の拡散領域とを接続するためのプラグとを含む半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、強誘電体薄膜を利用した不揮発性メモリである強誘電体メモリ（ＦｅＲＡＭ：Ferroelectric Random Access Memory）の開発が進んでいる。ＦｅＲＡＭのキャパシタ誘電体膜には、ＰＺＴ（Ｐｂ（Ｚｒx 、Ｔｉ1-x Ｏ3 ）、ＢＩＴ（Ｂｉ4 Ｔｉ3 Ｏ2 ）またはＳＢＴ（ＳｒＢｉ2 Ｔ2 Ｏ9 ）などの材料からなる強誘電体薄膜が使用される。
【０００３】
キャパシタ構造としては、プラグ上にキャパシタを配置するＣＯＰ（Capacitor On Plug）構造の開発が進められている（例えば、特許文献１）。ＣＯＰ構造とは、トランジスタの活性領域に接続されたプラグがキャパシタ直下に配置された構造である。そのため、ＣＯＰ構造を採用することで、ＤＲＡＭのスタックトキャパシタ構造を採用した場合と同様に、セルサイズを小さくすることができる。
【０００４】
ＦｅＲＡＭの製造プロセスにおいては、キャパシタ誘電体膜に生じたダメージを回復するために、酸素含有雰囲気下での熱処理が行われる。このとき、キャパシタ下のプラグが酸化される。プラグの酸化は、プラグとキャパシタの下部電極との間のコンタクト抵抗の上昇や、下部電極の剥がれを招く。
【０００５】
コンタクト抵抗の上昇や、下部電極の剥がれを防止するために、下部電極の材料として、イリジウム等の貴金属の適用が試みられている。その理由は、上記貴金属電は、酸素を通し難く、かつ、酸化されても導電性を有するからである。
【０００６】
一方、プラグの材料としては、シリコンが使用されることが多い。この場合、上記貴金属はシリコンと反応しやすい。そのため、プラグ（Ｓｉ）と下部電極（貴金属）との間に、バリア膜として、チタンシリサイド膜等の金属シリサイド膜が設けられる。
【０００７】
金属シリサイド膜の表面上には酸化膜が形成されやすい。そのため、下部電極を形成する前に、金属シリサイド膜の表面上に形成された酸化膜は、希弗酸を用いた処理などにより除去される。
【０００８】
このとき、金属シリサイド膜は、その周囲のプラグが埋め込まれているシリコン酸化膜に比べて、エッチングレートが遅い。その結果、図１３に示すように、プラグ８０上の金属シリサイド膜８１の上部は、シリコン酸化膜８２の表面から突出する。このような金属シリサイド膜８１の突出（段差があるプラグ構造）が下部電極の形成領域下にあると、下部電極の剥がれが生じやすくなる。また、金属シリサイド膜８１の突出部分中にクラックが生じることもある。この場合、酸素はクラック中を通り、プラグ８０中に達する。その結果、プラグ８０が酸化され、コンタクト抵抗が上昇する。
【特許文献１】特開２００２−２８９８１０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上述の如く、従来のＣＯＰ構造を有するＦｅＲＡＭは、その製造プロセスの途中で、段差があるプラグ構造が形成される。このようなプラグ構造が原因で、下部電極の剥がれや、プラグ／下部電極間のコンタクト抵抗の上昇という問題が生じている。
【００１０】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、キャパシタの下部電極の剥がれや、プラグ／下部電極間のコンタクト抵抗の上昇を防止できる半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば下記の通りである。
【００１２】
すなわち、上記目的を達成するために、本発明に係る半導体装置は、拡散領域を含む半導体基板と、前記半導体基板の上方に設けられ、下部電極、誘電体膜および上部電極を含むキャパシタと、前記半導体基板と前記キャパシタとの間に設けられ、下端部が前記拡散領域に接続され、上端部が前記下部電極に接続されたプラグと、前記半導体基板と前記キャパシタとの間に設けられ、下端部が前記拡散領域に接続されず、上端部が前記下部電極に接続されたダミープラグとを具備してなることを特徴とする。
【００１３】
本発明に係る半導体装置の製造方法は、拡散領域を含む半導体基板上に絶縁膜を形成する工程と、前記絶縁膜中に前記拡散領域に達する接続孔を形成し、かつ、前記絶縁膜の表面に溝を形成する工程と、前記接続孔および前記溝の内部を半導体膜で埋め込む工程と、前記絶縁膜および前記半導体膜上に高融点金属膜を形成する工程と、熱処理により、前記半導体膜と前記高融点金属膜とを反応させ、前記半導体膜と前記高融点金属膜との化合物膜を形成する工程と、前記接続孔および前記溝の外部の前記高融点金属膜および前記化合物膜を除去し、前記接続孔および前記溝の内部に、それぞれ、前記半導体膜および前記高融点金属膜を含むプラグおよびダミープラグを形成する工程と、前記化合物膜の表面に形成された酸化膜を除去する工程と、前記酸化膜を除去する工程で生じた、前記接続孔と前記溝との間の前記絶縁膜の表面の除去領域を、金属またはその化合物で埋め込む工程と、前記絶縁膜上に、下部電極、誘電体膜および上部電極を含み、かつ、前記下部電極の下端部が前記プラグおよび前記ダミープラグの上端部に接続されたキャパシタを形成する工程とを有することを特徴とする。
【００１４】
本発明の上記ならびにその他の目的と新規な特徴は、本明細書の記載および添付図面によって明らかになるであろう。
【発明の効果】
【００１５】
本発明によれば、キャパシタの下部電極の剥がれや、プラグ／下部電極間のコンタクト抵抗の上昇を防止できる半導体装置およびその製造方法を実現できるようになる。
【発明を実施するための最良の形態】
【００１６】
以下、図面を参照しながら本発明の実施形態を説明する。
【００１７】
以下、図面を参照しながら本発明の実施形態を説明する。
【００１８】
図１は、本発明の一実施形態に係るＣＯＰ型ＦｅＲＡＭを示す平面図、図２（は、図１の線分Ａ−Ａ’に沿った断面を示す断面図である。
【００１９】
本実施形態のＣＯＰ型ＦｅＲＡＭは、ソース／ドレイン領域（拡散領域）８を含むシリコン基板１と、シリコン基板１の上方に設けられ、下部電極２０−２３、ＰＺＴ膜（キャパシタ誘電体膜）２４および上部電極２５，２６を含むキャパシタと、シリコン基板１と上記キャパシタとの間に設けられ、下端部が一方のソース／ドレイン領域８に接続され、上端部が下部電極２０−２３に接続されたプラグ１７と、シリコン基板１と上記キャパシタとの間に設けられ、下端部がソース／ドレイン領域８に接続されず、上端部が下部電極２０−２３に接続されたダミープラグ１８とを備えている。
【００２０】
ダミープラグ１８は、下部電極２０−２３の周縁およびその外側を含む領域の下に配置されている。プラグ１７およびダミープラグ１８の上端部はシリコン酸化膜１１の表面から突出している。シリコン酸化膜１１の表面から突出したプラグ１７およびダミープラグ１８の上端部間の領域は、チタン膜１９（埋込み部材）で埋め込まれている。チタン膜１９の代わりに、チタン化合物膜、例えばチタンナイトライド膜も使用可能である。
【００２１】
プラグ１７およびダミープラグ１８は、後述するように、同じプロセスで同時に形成される。そのため、プラグ１７およびダミープラグ１８は、同じ材料で構成される。シリコン酸化膜１１の表面から突出したプラグ１７およびダミープラグ１８は、下部電極２０およびチタン膜１９（埋込み部材）よりも低いエッチングレートでエッチングされる金属シリサイド膜１６で構成されている。シリコン酸化膜１１内のプラグ１７およびダミープラグ１８は、多結晶シリコン膜１４で構成されている。
【００２２】
図３−図１１は、本実施形態のＣＯＰ型ＦｅＲＡＭの製造プロセスを示す断面図である。各図の断面図は、上記線分Ａ−Ａ’に沿った断面図に相当する。
【００２３】
まず、図３に示すように、ｐ型のシリコン基板１の表面のトランジスタ活性領域以外の領域に素子分離のための溝が形成され、この溝内にＳｉ０2 等の絶縁体が埋め込まれた素子分離領域（ＳＴＩ：Shallow Trench Isolation）２が形成される。
【００２４】
次に、図３に示すように、スイッチ動作を行うためのＭＯＳトランジスタ（セルトランジスタ）が形成される。ＭＯＳトランジスタは、ゲート絶縁膜３、ゲート電極４，５、ゲート上部絶縁膜６、ゲート側壁絶縁膜（スペーサ）７およびソース／ドレイン領域８を備えている。ゲート電極４はｎ+ 型多結晶シリコン膜、ゲート電極５はタングステンシリサイド膜で構成されている。
【００２５】
上記ＭＯＳトランジスタのプロセスは、具体的には次の通りである。
【００２６】
まず、熱酸化により、厚さ６ｎｍのシリコン酸化膜（ゲート絶縁膜３）がシリコン基板１の表面に形成され、続いて砒素がドープされたｎ+ 型多結晶シリコン膜（ゲート電極４）が全面に形成され、さらにｎ+ 型多結晶シリコン膜上にタングステンシリサイド膜（ゲート電極５）、シリコン窒化膜（ゲート上部絶縁膜６）が形成される。
【００２７】
次に、通常の光ソグラフィーおよびＲＩＥプロセスを用いて、上記シリコン酸化膜、上記ｎ+ 型多結晶シリコン膜、上記タングステンシリサイド膜および上記シリコン窒化膜が加工され、ゲート絶縁膜３、ゲート電極４，５（ポリサイドゲート）、ゲート上部絶縁膜６が形成される。
【００２８】
次に、ゲート上部絶縁膜６をマスクにして、イオン注入法により、ｎ型不純物イオンがシリコン基板１の表面に注入される。
【００２９】
次に、シリコン窒化膜（ゲート側壁絶縁膜７）が全面に堆積され、上記シリコン窒化膜がＲＩＥプロセスによりエッチングされ、ゲート電極４，５の側壁にゲート側壁絶縁膜７が形成される。
【００３０】
次に、ゲート上部絶縁膜６およびゲート側壁絶縁膜７５をマスクにして、イオン注入法により、ｎ型不純物イオンがシリコン基板１の表面に注入され、その後、熱処理（アニール）によって上記ｎ型不純物イオンが活性され、エクステンションを含む１対のソース／ドレイン領域８が形成される。
【００３１】
次に図４に示す工程に進む。まず、ＣＶＤプロセスによりシリコン酸化膜９が全面に堆積され、その後、ＣＭＰプロセスによりシリコン酸化膜９の表面が平坦化される。
【００３２】
次に、上記ＭＯＳトランジスタの一方のソース／ドレイン領域８に連通するコンタクトホールがシリコン酸化膜９中に開孔され、続いて、ＣＶＤプロセスにより、多結晶シリコン膜が上記コンタクトホール内が埋め込まれるように全面に堆積され、その後、ＣＭＰプロセスにより上記コンタクトホール外の多結晶シリコン膜が除去される。その結果、多結晶シリコン膜からなるプラグ１０が形成される。
【００３３】
上記コンタクトホールのアスペクト比が高くない場合（比較的平坦なキャパシタ構造を形成する場合）、ＣＶＤプロセスの代わりにスパッタプロセスを使用することも可能である。
【００３４】
次に図５に示す工程に進む。まず、ＣＶＤプロセスにより、シリコン酸化膜１１がシリコン酸化膜９上に堆積され、その後、上記ＭＯＳトランジスタの他方のソース／ドレイン領域８に連通するコンタクトホール１２がシリコン酸化膜９，１１中に開孔される。さらに、上記キャパシタの下部電極の周縁およびその外側の領域下の、シリコン酸化膜９／シリコン酸化膜１１の積層酸化膜の表面に、保護用のダミープラグ（フレーム）が設けられる溝１３が形成される。
【００３５】
次に図６に示す工程に進む。まず、ＣＶＤプロセスにより、多結晶シリコン膜１４が、コンタクトホール１２および溝１３内が埋め込まれるように、全面に堆積され、その後、ＣＭＰプロセスにより、コンタクトホール１２および溝１３外の多結晶シリコン膜１４が除去される。
【００３６】
次に図７に示す工程に進む。まず、スパッタプロセスにより、チタン膜またはコバルト膜等の高融点金属膜１５が全面に堆積され、その後、加熱処理により、多結晶シリコン膜１４と高融点金属膜１５を反応させ、多結晶シリコン膜１４の上部が金属シリサイド膜（例えばチタンシリサイド膜、コバルトシリサイド膜）１６に変えられる。スパッタプロセスの代わりにＣＶＤプロセスを用いても構わない。
【００３７】
次に図８に示す工程に進む。まず、ＣＭＰプロセスにより、コンタクトホール１２および溝１３の外部の金属シリサイド膜１６および高融点金属膜１５が除去され、かつ、表面が平坦化される。その結果、コンタクトホール１２内には多結晶シリコン膜１４と金属シリサイド膜１６を含むプラグ１７が形成され、溝１３内には多結晶シリコン膜１４と金属シリサイド膜１６を含むダミープラグ１８が形成される。
【００３８】
イリジウムおよびその酸化物（ＩｒＯ2 ）等の貴金属およびその酸化物は、シリコンと反応しやすい。そのため、上部電極として使用されるイリジウム膜２１中のイリジウムと多結晶シリコン膜１４中のシリコンとは反応しやすい。金属シリサイド膜１６はこのような反応を防止するためのものである。
【００３９】
次に図９に示す工程に進む。まず、金属シリサイド膜１６の表面が希弗酸により処理される。金属シリサイド膜１６の表面には自然酸化膜等の酸化膜が形成されやすい。この種の酸化膜は、コンタクト抵抗の増加の原因となる。そこで、本実施形態では、希弗酸による処理で上記酸化膜を除去している。
【００４０】
このとき、シリコン酸化膜１１が３０ｎｍほどエッチングされる。その結果、プラグ１７およびダミープラグ１８の上端部は、シリコン酸化膜１１の表面から突出し、溝が形成される。
【００４１】
次に、スパッタプロセスまたはＣＶＤプロセスにより、チタン膜１９が全面に堆積され、シリコン酸化膜１１がエッチングされて生じた溝はチタン膜１９で埋め込まれる。その後、ＣＭＰプロセスにより、プラグ１７、ダミープラグ１８およびチタン膜１９を含む領域の表面が平坦化される。チタン膜１９の代わりに、チタンの化合物膜、例えばチタンナイトライド膜を使用しても構わない。
【００４２】
次に図１０に示す工程に進む。まず、スパッタプロセスにより、下部電極となる、厚さ３ｎｍ程度のチタン膜２０、厚さ３０ｎｍのイリジウム膜２１、厚さ２０ｎｍの第１の白金膜２２、第１のＳＲＯ（ＳｒＲｕＯ3 ）膜２３が全面に順次堆積される。
【００４３】
このとき、プラグ１７、ダミープラグ１８およびチタン膜１９を含む領域の表面が平坦化されているので、チタン膜２０、イリジウム膜２１、第１の白金膜２２および第１のＳＲＯ膜２３の剥がれは、防止される。さらに、プラグ１７中の金属シリサイド膜１６は突出部分を含まないので、金属シリサイド膜１６の突出部分中に生じるクラックに起因する、コンタクト抵抗の上昇などの問題は原理的に起こらない。
【００４４】
シリコン酸化膜１１がエッチングされて生じた溝が、チタン膜１９で埋め込まれていない構造を採用した場合でも、ダミープラグ１８が存在する分だけ、チタン膜２０、イリジウム膜２１、第１の白金膜２２および第１のＳＲＯ膜２３が形成される領域の表面の平坦性は、改善される。したがって、この場合も、チタン膜２０、イリジウム膜２１、第１の白金膜２２および第１のＳＲＯ膜２３の剥がれ防止の効果は、期待される。
【００４５】
次に、スパッタプロセスにより、キャパシタ誘電体膜となるＰＺＴ膜２４が第１のＳＲＯ膜２３上に堆積され、続いて、酸素雰囲気中での急速加熱処理（ＲＴＡ: Rapid Thermal Anneal）により、ＰＺＴ膜２４の結晶化が行われる。その後、スパッタプロセスにより、第２のＳＲＯ膜２５、第２の白金膜２６がＰＺＴ膜２４上に堆積される。キャパシタ誘電体膜は、ＰＺＴ膜２４以外に、ＳＢＴ膜などの強誘電体膜も使用可能である。
【００４６】
次に図１１に示す工程に進む。まず、ＣＶＤプロセスにより、シリコン酸化膜が第２の白金膜２６上に堆積され、その後、光リソグラフィプロセスおよびＲＩＥプロセスにより、上記シリコン酸化膜が加工され、シリコン酸化物からなるマスク２７が形成される。次に、マスク２７を用いて、ＲＩＥプロセスにより、第２の白金膜２６、第２のＳＲＯ膜２５およびＰＺＴ膜２４がエッチングされ、上部電極２５，２６およびキャパシタ誘電体膜２４が得られる。
【００４７】
次に、光リソグラフィプロセスおよびＲＩＥプロセスにより、第１のＳＲＯ膜２３、第１の白金膜２２、イリジウム膜２１およびチタン膜２０が加工され、下部電極２０−２３が得られる。上記ＲＩＥプロセスには塩素系のエッチングガスが使用される。
【００４８】
ここで、本実施形態では、下部電極となる部分のチタン膜２０の周縁部およびその外側を含む領域の下には、ダミープラグ１８の金属シリサイド膜１６が配置されている。金属シリサイド膜１６はチタン膜２０よりもエッチングレートが低い。そのため、ＲＩＥプロセスによるチタン膜２０のエッチングは、ダミープラグ１８の金属シリサイド膜１６上で停止する。したがって、コンタクト不良の原因となりうるチタン膜１９のエッチングは、防止される。
【００４９】
以上の工程を経て、ＣＯＰ型ＦｅＲＡＭを構成するキャパシタの製造プロセスは完了する。
【００５０】
ここでは、下部電極２０−２３は、チタン膜、イリジウム膜、白金膜およびＳＲＯ膜を含む導電膜であるが、他の導電膜を使用することも可能である。例えば、ルテニウム膜を含む導電膜、あるいはストロンチウムルテニウム酸化物膜などの化合物導電体膜を含む導電膜も使用可能である。
【００５１】
次に、ＣＶＤプロセスにより、ＣＯＰ型ＦｅＲＡＭが覆われるように、シリコン酸化膜２８が全面に堆積され（図２）、その後、酸素雰囲気下での６００Ｃ程度の熱処理により、ＣＯＰ型ＦｅＲＡＭの製造プロセス時にキャパシタ誘電体膜（ＰＺＴ膜）２３中に生じたダメージが除去される。
【００５２】
このとき、ＣＯＰ型ＦｅＲＡＭ内に浸透した酸素の一部は、下部電極２０，２１中に達するが、プラグ１７およびダミープラグ１８を構成する多結晶シリコン膜１４の酸化は防止される。
【００５３】
その理由の一つは、下部電極２０を構成するイリジウム膜が、酸素の拡散抑制効果を有するからである。他の理由は、金属シリサイド膜１６の拡散バリア性が高く、金属シリサイド膜１６下の多結晶シリコン膜１４の酸化が防止されるからである。
【００５４】
一方、下部電極２１，２２を構成するイリジウム膜および白金膜は、金属シリサイド膜１６の存在により、多結晶シリコン膜１４とは反応しない。その結果、上記酸素雰囲気下での熱処理は、下部電極２０，２１に何ら障害をもたらすことはない。
【００５５】
この後、周知の工程、つまり、プラグ１０に連通するコンタクトを形成する工程、ドライブ線を形成する工程、ビット線を形成する工程、さらに上層メタル配線を形成する工程などを経て、ＦｅＲＡＭが完成する。
【００５６】
図１２に、本実施形態のＣＯＰ型ＦｅＲＡＭのキャパシタのヒステリス特性を示す。図１２から、本実施形態のキャパシタは、良好なヒステリス特性を有することが分かる。
【００５７】
上記実施形態では、強誘電体メモリの具体的なセル構造については説明しなかったが、例えば、以下のようなセル構造が使用可能である。すなわち、セルトランジスタ（Ｔ）のソース／ドレイン間にキャパシタ（Ｃ）の両端をそれぞれ接続し、これをユニットセルとし、このユニットセルを複数直列に接続したセル構造を有する強誘電体メモリ（ＴＣ並列ユニット直列接続型強誘電体メモリ）に適用できる。
【００５８】
また、上記実施形態では、本発明をＦｅＲＡＭに適用した場合について説明したが、本発明はスタック型ＤＲＡＭに適用できる。この場合、キャパシタ誘電体膜として、高誘電体膜が使用される。高誘電体膜の材料としては、例えば、Ｔａ2 ０5 、（Ｂａ，Ｓｒ）Ｔｉ０3 等があげられる。
【００５９】
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
【図面の簡単な説明】
【００６０】
【図１】本発明の一実施形態に係るＣＯＰ型ＦｅＲＡＭを示す平面図。
【図２】図１の平面図の線分Ａ−Ａ’に沿った断面図。
【図３】実施形態のＣＯＰ型ＦｅＲＡＭの製造プロセスを示す断面図。
【図４】図３に続く同ＣＯＰ型ＦｅＲＡＭの製造工程を示す断面図。
【図５】図４に続く同ＣＯＰ型ＦｅＲＡＭの製造工程を示す断面図。
【図６】図５に続く同ＣＯＰ型ＦｅＲＡＭの製造工程を示す断面図。
【図７】図６に続く同ＣＯＰ型ＦｅＲＡＭの製造工程を示す断面図。
【図８】図７に続く同ＣＯＰ型ＦｅＲＡＭの製造工程を示す断面図。
【図９】図８に続く同ＣＯＰ型ＦｅＲＡＭの製造工程を示す断面図。
【図１０】図９に続く同ＣＯＰ型ＦｅＲＡＭの製造工程を示す断面図。
【図１１】図１０に続く同ＣＯＰ型ＦｅＲＡＭの製造工程を示す断面図。
【図１２】実施形態のＣＯＰ型ＦｅＲＡＭのキャパシタのヒステリス特性を示す図。
【図１３】従来のプラグ構造の問題点を説明するための図。
【符号の説明】
【００６１】
１…シリコン基板、２…素子分離領域、３…ゲート絶縁膜、４，５…ゲート電極、６…ゲート上部絶縁膜、７…ゲート側壁絶縁膜、８…ソース／ドレイン領域、９…シリコン酸化膜、１０…プラグ、１１…シリコン酸化膜、１２…コンタクトホール、１３…溝、１４…多結晶シリコン膜、１５…高融点金属膜、１６…金属シリサイド膜、１７…プラグ、１８…ダミープラグ、１９…チタン膜、２０…チタン膜（下部電極）、２１…イリジウム膜（下部電極）、２２…第１の白金膜（下部電極）、２３…第１のＳＲＯ膜（下部電極）、２４…ＰＺＴ膜（キャパシタ誘電体膜）、２５…第２のＳＲＯ膜（上部電極）、２６…第２の白金膜（上部電極）、２７…マスク、２８…シリコン酸化膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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