(57)【要約】【課題】  小型化を大きく損なうことなく、ノイズの発生を低減することが可能な半導体装置を提供する。【解決手段】  パッド配置領域４上で基板１０とパッド５との間には、第１の配線層Ｌ１に形成された下部電極Ｌ１ａと、第２の配線層Ｌ２に形成された上部電極Ｌ２ａと、それらに挟まれた層間絶縁膜１２ａとから構成されるキャパシタＣが形成されている。上部電極Ｌ２ａはパッド５に接続され、下部電極Ｌ１ａには、ｐ＋拡散層１１を通して接地電位が供給される。また、本実施形態では、パッド配置領域４に配置されたすべてのパッド５と基板１０の間に、それぞれパッド５に接続された電極Ｌ２ａと接地電位が供給される電極Ｌ１ａとを備えたキャパシタＣが、同一の層構成によって形成されている。このため、電源電位を入力するためのパッド５と基板１０との間には、電源電位と接地電位とが両極に与えられるキャパシタＣが備わることになる。【選択図】  図２
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【特許請求の範囲】
【請求項１】
半導体基板上に複数の回路素子が形成された回路素子領域と、
前記半導体基板上で前記回路素子領域の周辺に配置され、前記回路素子領域と外部回路との間で電源又は信号の入出力を行うための複数のパッドが形成されたパッド配置領域と、
前記複数のパッドのうち、電源電位を入力するためのパッドと前記半導体基板との間に備えられ、前記パッドに接続された電極と基板電位が供給される電極とを具備するキャパシタと、
を有することを特徴とする半導体装置。
【請求項２】
半導体基板上に複数の基本セルが形成された内部セル領域と、
前記半導体基板上で前記内部セル領域の周辺に配置され、複数の入出力セルが形成された外部セル領域と、
前記半導体基板上で前記外部セル領域の周辺に配置され、前記入出力セルと外部回路との間で電源又は信号の入出力を行うための複数のパッドが形成されたパッド配置領域と、
を有するマスタスライス型半導体装置において、
前記複数のパッドのうち、電源電位を入力するためのパッドと前記半導体基板との間に備えられ、前記パッドに接続された電極と基板電位が供給される電極とを具備したキャパシタを有することを特徴とする半導体装置。
【請求項３】
半導体基板上に複数の基本セルが形成された内部セル領域と、
前記半導体基板上で前記内部セル領域の周辺に配置され、複数の入出力セルが形成された外部セル領域と、
前記半導体基板上で前記外部セル領域の周辺に配置され、前記入出力セルと外部回路との間で電源又は信号の入出力を行うための複数のパッドが形成されたパッド配置領域と、
を有するマスタスライス型半導体装置において、
前記複数のパッドの各々と前記半導体基板との間に備えられ、前記各パッドに接続された電極と基板電位が供給される電極とを具備したキャパシタを有することを特徴とする半導体装置。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体装置において、さらに、前記半導体基板上に層間絶縁膜を挟んで層状に形成された複数の配線層を備え、前記キャパシタの２つの電極の各々は、互いに隣接する配線層に形成されていることを特徴とする半導体装置。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体装置において、さらに、前記半導体基板上に、前記回路素子領域又は前記内部セル領域若しくは前記外部セル領域で基板電位が供給され、前記パッド配置領域に延在する拡散層を備え、前記キャパシタの一方の電極には、前記拡散層を介して前記基板電位が供給されることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パッドによって外部回路と電気的に接続される半導体装置に関する。
【背景技術】
【０００２】
近年、半導体装置の高速化に伴って、自己が発するノイズによる外部への電磁的干渉（ＥＭＩ：ElectroMagnetic Interference）の抑制が求められている。特に、大きな電流が流れることによる電源電位の変動（電源ノイズ）は、外部に大きな影響を与えることになる。このため、ノイズの発生を低減した半導体装置が各種提案されている（例えば特許文献１）。
【０００３】
【特許文献１】特開平６−１５１４３５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
電源ノイズを抑制するためには、電源電位が供給されるパッドやこれに接続される配線に対してノイズ対策を行う必要がある。しかしながら、高速化とともに小型化が要求される半導体装置において、ノイズ対策を施すためのスペースを確保することは困難になってきている。また、ゲートアレイやエンベデッドアレイ、スタンダードセル等のようなマスタスライス型の半導体装置においては、ノイズ対策を施すべき電源用パッドの位置や配線パターンがマスタスライスの状態では定まっていないため、効果的なノイズ対策を事前に講じておくことは困難であった。
【０００５】
本発明は上記問題を鑑みてなされたものであり、その目的は、小型化を大きく損なうことなく、ノイズの発生を低減することが可能な半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の半導体装置は、半導体基板上に複数の回路素子が形成された回路素子領域と、前記半導体基板上で前記回路素子領域の周辺に配置され、前記回路素子領域と外部回路との間で電源又は信号の入出力を行うための複数のパッドが形成されたパッド配置領域と、前記複数のパッドのうち、電源電位を入力するためのパッドと前記半導体基板との間に備えられ、前記パッドに接続された電極と基板電位が供給される電極とを具備するキャパシタとを有することを特徴とする。
【０００７】
これによれば、外部回路から電源電位が入力されるパッドと半導体基板との間に、このパッドに接続された電極と基板電位が供給される電極とを具備するキャパシタが備えられている。このため、パッドを通して大きな電流が流れ込んだり流れ出たりする際の電源電位の変動をキャパシタによって抑制し、ノイズの発生を低減することが可能となる。さらに、キャパシタを回路素子領域の周辺に備えているため、キャパシタを備えることによって回路素子領域が圧迫されて小型化が妨げられるのを抑制することが可能となる。
【０００８】
本発明の半導体装置は、半導体基板上に複数の基本セルが形成された内部セル領域と、前記半導体基板上で前記内部セル領域の周辺に配置され、複数の入出力セルが形成された外部セル領域と、前記半導体基板上で前記外部セル領域の周辺に配置され、前記入出力セルと外部回路との間で電源又は信号の入出力を行うための複数のパッドが形成されたパッド配置領域とを有するマスタスライス型半導体装置において、前記複数のパッドのうち、電源電位を入力するためのパッドと前記半導体基板との間に備えられ、前記パッドに接続された電極と基板電位が供給される電極とを具備したキャパシタを有することを特徴とする。
【０００９】
これによれば、外部回路から電源電位が入力されるパッドと半導体基板との間に、このパッドに接続された電極と基板電位が供給される電極とを具備するキャパシタが備えられている。このため、パッドを通して大きな電流が流れ込んだり流れ出たりする際の電源電位の変動をキャパシタによって抑制し、ノイズの発生を低減することが可能となる。さらに、キャパシタが、外部セル領域の周辺でパッドと半導体基板との間の領域に備えられているため、キャパシタを備えることによって内部セル領域や外部セル領域が圧迫されて小型化が妨げられるのを抑制することが可能となる。
【００１０】
本発明の半導体装置は、半導体基板上に複数の基本セルが形成された内部セル領域と、前記半導体基板上で前記内部セル領域の周辺に配置され、複数の入出力セルが形成された外部セル領域と、前記半導体基板上で前記外部セル領域の周辺に配置され、前記入出力セルと外部回路との間で電源又は信号の入出力を行うための複数のパッドが形成されたパッド配置領域とを有するマスタスライス型半導体装置において、前記複数のパッドの各々と前記半導体基板との間に備えられ、前記各パッドに接続された電極と基板電位が供給される電極とを具備したキャパシタを有することを特徴とする。
【００１１】
これによれば、パッド配置領域に配置された複数のパッドの各々と半導体基板との間に、各パッドに接続された電極と基板電位が供給される電極とを具備するキャパシタが備えられている。このため、パッド配列（電源電位が入力されるパッドの位置）に拘わらず、電源電位が入力されるパッドと半導体基板との間にこのパッドに接続された電極と基板電位が供給される電極とを具備するキャパシタが備わることになる。この結果、パッドを通して大きな電流が流れ込んだり流れ出たりする際の電源電位の変動をキャパシタによって抑制し、ノイズの発生を低減することが可能となるうえ、各パッドと半導体基板との間の層構成がパッド配列に拘わらず共通になるため、パッド配置領域における配線やコンタクトの配置等をパッド配列に応じて留意する必要がない。さらに、キャパシタが、外部セル領域の周辺でパッドと半導体基板との間の領域に備えられているため、キャパシタを備えることによって内部セル領域や外部セル領域が圧迫されて小型化が妨げられるのを抑制することが可能となる。
【００１２】
この半導体装置において、さらに、前記半導体基板上に層間絶縁膜を挟んで層状に形成された複数の配線層を備え、前記キャパシタの２つの電極の各々は、互いに隣接する配線層に形成されているのが望ましい。
【００１３】
これによれば、キャパシタの２つの電極が、層間絶縁膜を挟んで隣接する配線層に形成されているため、配線の形成と同時にキャパシタを形成することが可能となり、キャパシタを容易に形成することが可能となる。
【００１４】
この半導体装置において、さらに、前記半導体基板上に、前記回路素子領域又は前記内部セル領域若しくは前記外部セル領域で基板電位が供給され、前記パッド配置領域に延在する拡散層を備え、前記キャパシタの一方の電極には、前記拡散層を介して前記基板電位が供給されるのが望ましい。
【００１５】
これによれば、半導体基板上に、回路素子領域又は内部セル領域若しくは外部セル領域で基板電位が供給され、パッド配置領域に延在する拡散層が備えられている。このため、パッドと半導体基板との間に形成されたキャパシタに、配線層に形成された配線のみで基板電位を供給することが困難である場合にも、半導体基板上に形成された拡散層を介して、回路素子領域又は内部セル領域若しくは外部セル領域から基板電位を供給することが可能となる。
【発明を実施するための最良の形態】
【００１６】
（第１実施形態）
以下、本発明の第１実施形態に係る半導体装置の構成について、マスタスライス型半導体装置であるゲートアレイの場合を例に、図面を参照して説明する。
【００１７】
図１は、本実施形態の半導体装置としての半導体チップの構成を示す平面図である。
【００１８】
図１に示すように、半導体チップ１の略中央には内部セル領域２が備えられている。内部セル領域２には、回路素子を構成する多数の基本セルがアレイ状に配列されており、これらの基本セル同士が、上層に積層された配線や各配線層間の導通を行うコンタクト等によって接続されて、所望の機能を有する動作回路が構成されている。
【００１９】
内部セル領域２の外周には、外部セル領域３が配置されている。外部セル領域３には、半導体チップ１の外部回路と、内部セル領域２の動作回路とのインターフェイス機能を備える入力回路、出力回路、入出力回路を含む複数の入出力セルが配列されている。ここで、出力回路としては、高速で動作し、且つ大きな電流容量を有する出力ドライバ等が含まれる。また、内部セル領域２と外部セル領域３とは、回路素子領域を構成する。
【００２０】
外部セル領域３の外周には、パッド配置領域４が備えられている。パッド配置領域４には、外部回路と入出力セルとを電気的に接続し、電源や信号の入出力を行うための複数のパッド５が形成されている。
【００２１】
図２は、半導体チップ１のパッド配置領域４における層構成を示す断面図である。
【００２２】
図２に示すように、半導体基板としてのｐ型シリコン基板（以下、「基板」という。）１０の表面には、導電性を有するｐ＋拡散層１１が形成されている。ｐ＋拡散層１１は、外部セル領域３から延出するように備えられており、外部セル領域３の図示しない位置において、基板１０の電位（基板電位）と同電位である接地電位がコンタクトを介して与えられている。基板１０の上方には、層間絶縁膜１２を挟んで層状に形成された３層の配線層Ｌ１〜Ｌ３が形成されている。各配線層Ｌ１〜Ｌ２は、例えば、Ａｌ合金膜等の金属膜がパターニングされて形成されており、その上方には、外部回路と電源や信号の入出力を行うためのパッド５が形成されている。ｐ＋拡散層１１、第１〜第３の配線層Ｌ１〜Ｌ３、パッド５のそれぞれは、コンタクト１３を介して適宜導通がとられている。
【００２３】
パッド配置領域４上で基板１０とパッド５との間には、第１の配線層Ｌ１に形成された下部電極Ｌ１ａと、第２の配線層Ｌ２に形成された上部電極Ｌ２ａと、それらに挟まれた層間絶縁膜１２ａとから構成されるキャパシタＣが形成されている。上部電極Ｌ２ａは、第３の配線層Ｌ３を介してパッド５に接続されるとともに、配線として外部セル領域３に延出して、パッド５と外部セル領域３の入出力セルとを接続する。下部電極Ｌ１ａには、ｐ＋拡散層１１を通して接地電位が供給される。
【００２４】
本実施形態では、パッド配置領域４に配置されたすべてのパッド５と基板１０との間に、それぞれパッド５に接続された電極Ｌ２ａと接地電位が供給される電極Ｌ１ａとを備えたキャパシタＣが、同一の層構成によって形成されている。このため、電源電位を入力するためのパッド５と基板１０との間には、電源電位と接地電位とが両極に与えられるキャパシタＣが備わることになる。
【００２５】
以上説明したように、本実施形態の半導体チップ１によれば、以下の効果を得ることができる。
【００２６】
本実施形態によれば、外部回路から電源電位が入力されるパッド５と基板１０との間に、パッド５に接続された上部電極Ｌ２ａと接地電位が供給される下部電極Ｌ１ａとを具備するキャパシタＣが備えられている。このため、パッド５を通して大きな電流が流れ込んだり流れ出たりする際の電源電位の変動をキャパシタＣによって抑制し、ノイズの発生を低減することが可能となる。
【００２７】
さらに、本実施形態によれば、キャパシタＣが、外部セル領域３の周辺でパッド５と基板１０との間の領域に備えられているため、キャパシタＣを備えることによって内部セル領域２や外部セル領域３が圧迫されて小型化が妨げられるのを抑制することが可能となる。
【００２８】
さらに、本実施形態によれば、キャパシタＣが備えられるパッド配置領域４は、高速で動作し、且つ大きな貫通電流が流れる出力ドライバ等が備えられた入出力セルの近傍であるため、電源電位の変動を効果的に抑制することが可能となる。
【００２９】
さらに、本実施形態によれば、パッド配置領域４に配置された複数のパッド５の各々と基板１０との間にキャパシタＣが備えられている。このため、パッド配列（電源電位が入力されるパッドの位置）に拘わらず、電源電位が入力されるパッドと基板１０との間に、電源電位が供給される上部電極Ｌ２ａと接地電位が供給される電極Ｌ１ａとを具備するキャパシタＣが備わることになる。この結果、各パッド５と基板１０との間の層構成がパッド配列に拘わらず共通になるため、パッド配置領域４における配線やコンタクトの配置等をパッド配列に応じて留意する必要がない。
【００３０】
さらに、本実施形態によれば、キャパシタＣの２つの電極Ｌ１ａ，Ｌ２ａが、層間絶縁膜１２を挟んで隣接する配線層Ｌ１，Ｌ２にそれぞれ形成されているため、配線の形成と同時にキャパシタＣを形成することが可能となり、キャパシタＣを容易に形成することが可能となる。
【００３１】
さらに、本実施形態によれば、基板１０上に、外部セル領域３からパッド配置領域４に延在するｐ＋拡散層１１が備えられている。このため、パッド５と基板１０との間に形成されたキャパシタＣに、配線層Ｌ１〜Ｌ３に形成された配線のみで接地電位を供給することが困難である場合にも、基板１０上に形成されたｐ＋拡散層１１を介して、外部セル領域３から接地電位を供給することが可能となる。
【００３２】
（第２実施形態）
以下、本発明の第２実施形態について、図面を参照して説明する。
【００３３】
図３は、第２実施形態の半導体チップ１のパッド配置領域４における層構成を示す断面図である。
【００３４】
パッド５と基板１０との間の配線層Ｌ１〜Ｌ３には、それぞれ３つの電極Ｌ１ａ，Ｌ２ａ，Ｌ３ａが形成されている。第３の配線層Ｌ３に形成された第３の電極Ｌ３ａは、パッド５に接続されるとともに、配線として外部セル領域３に延出し、外部セル領域３の入出力セルに接続されている。第２の配線層Ｌ２に形成され、開口Ｌ２ｂを有する第２の電極Ｌ２ａには、ｐ＋拡散層１１を介して接地電位が供給されている。第１の配線層Ｌ１に形成された第１の電極Ｌ１ａは、第２及び第３の配線層Ｌ２，Ｌ３を経由してパッド５に接続されている。ここで、第１の電極Ｌ１ａと第２の電極Ｌ２ａとそれらにはさまれた層間絶縁膜１２ａとは、第１のキャパシタＣ１を構成し、第２の電極Ｌ２ａと第３の電極Ｌ３ａとそれらにはさまれた層間絶縁膜１２ｂとは、第２のキャパシタＣ２を構成する。
【００３５】
本実施形態においても、パッド配置領域４に配置されたすべてのパッド５と基板１０との間に、それぞれパッド５に接続された電極と接地電位に接続された電極とを備えたキャパシタＣ１，Ｃ２が、同一の層構成によって形成されている。このため、電源電位を入力するためのパッド５と基板１０の間には、電源電位と接地電位とが両極に与えられるキャパシタＣ１，Ｃ２が並列に備わることになる。
【００３６】
以上説明したように、本実施形態の半導体チップ１によれば、前記実施形態の効果に加えて、以下の効果を得ることができる。
【００３７】
本実施形態によれば、外部回路から電源電位が入力されるパッド５と基板１０との間に、パッド５に接続された電極Ｌ１ａ及び接地電位が供給される電極Ｌ２ａを具備するキャパシタＣ１と、パッド５に接続された電極Ｌ３ａ及び接地電位が供給される電極Ｌ２ａを具備するキャパシタＣ２とが並列に備えられている。このため、第１実施形態におけるキャパシタＣより大きな静電容量を容易に備えることが可能となり、電源電位の変動をさらに抑制することが可能となる。
【００３８】
（変形例）
本発明の実施形態は、以下のように変更することが可能である。
【００３９】
キャパシタＣの電極Ｌ１ａ，Ｌ２ａを、配線層Ｌ１〜Ｌ３に形成することに代えて、図４に示すように、少なくとも１つの電極２０が配線層Ｌ１〜Ｌ３とは異なる金属膜によって形成されたＭＩＭ（Metal Insulator Metal）キャパシタを備えるようにしてもよい。これによれば、電極間の間隔を狭めることが可能となるため、キャパシタＣの静電容量を大きくすることが容易になる。
【００４０】
また、キャパシタＣの電極間に、層間絶縁膜１２よりも誘電率が低い材料からなる容量絶縁膜１２ｃを備えることにより、キャパシタＣの容量をより大きくするようにしてもよい。
【００４１】
半導体基板としては、ｐ型シリコン基板に限定されず、ｎ型シリコン基板にも適用可能である。
【図面の簡単な説明】
【００４２】
【図１】第１実施形態の半導体チップの構成を示す平面図。
【図２】第１実施形態の半導体チップのパッド配置領域における層構成を示す断面図。
【図３】第２実施形態の半導体チップのパッド配置領域における層構成を示す断面図。
【図４】変形例の半導体チップのパッド配置領域における層構成を示す断面図。
【符号の説明】
【００４３】
１…半導体装置としての半導体チップ、２…回路素子領域を構成する内部セル領域、３…回路素子領域を構成する外部セル領域、４…パッド配置領域、５…パッド、１０…半導体基板としてのｐ型シリコン基板（基板）、１１…ｐ＋拡散層、１２…層間絶縁膜、１３…コンタクト、Ｃ，Ｃ１，Ｃ２…キャパシタ、Ｌ１，Ｌ２，Ｌ３…配線層、Ｌ１ａ，Ｌ２ａ，Ｌ３ａ…電極。
【図１】
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【図２】
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【図３】
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【図４】
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