(57)【要約】【課題】  長時間チップを活性化させても、データの破壊を抑制できる強誘電体メモリを有した半導体集積回路装置を提供すること。【解決手段】  一方の端子を、第１選択トランジスタ(TB1)を介して第１ビット線(BL)に接続し、他方の端子を第１プレート線(PL)に接続した第１ＴＣ並列ユニット直列接続構造(1)と、一方の端子を、第２選択トランジスタ(TB2)を介して第２ビット線(/BL)に接続し、他方の端子を第２プレート線(/PL)に接続した第２ＴＣ並列ユニット直列接続構造(1)とを具備する。プレート線電位制御回路(3)は、待機状態において、第１、第２プレート線(PL,/PL)の電位を第１電位に制御し、活性状態において、一方を第２電位に制御し、他方を第３電位に制御する。ビット線制御回路(4)は、活性状態において、選択された第１ビット線(PL)に電荷が転送された後、第２ビット線(/PL)の電位を第３電位に制御する。【選択図】      図１
2005092916.tif 000002
【特許請求の範囲】
【請求項１】
セルトランジスタ（Ｔ）のソース〜ドレイン間にキャパシタ（Ｃ）の両端をそれぞれ接続し、これをユニットセルとし、このユニットセルを複数直列に接続したＴＣ並列ユニット直列接続型強誘電体メモリを有する半導体集積回路装置であって、
第１ビット線、及び第２ビット線と、
第１プレート線、及び第２プレート線と、
前記直列に接続された複数のユニットセルを含み、一方の端子を、第１選択トランジスタを介して前記第１ビット線に接続し、他方の端子を前記第１プレート線に接続した第１ＴＣ並列ユニット直列接続構造と、
前記直列に接続された複数のユニットセルを含み、一方の端子を、第２選択トランジスタを介して前記第２ビット線に接続し、他方の端子を前記第２プレート線に接続した第２ＴＣ並列ユニット直列接続構造と、
前記第１ＴＣ並列ユニット直列接続構造に含まれたセルトランジスタのゲート、及び前記第２ＴＣ並列ユニット直列接続構造に含まれたセルトランジスタのゲートに接続されるワード線と、
待機状態において、前記第１、第２プレート線の電位をそれぞれ第１電位に制御し、
活性状態において、前記第１ＴＣ並列ユニット直列接続構造に含まれたユニットセルが選択されたとき、前記第１プレート線の電位を前記第１電位から第２電位に制御し、前記第２プレート線の電位を前記第１電位から第３電位に制御するプレート線電位制御回路と、
前記選択されたユニットセルのキャパシタから電荷が前記第１ビット線に転送された後、前記第２ビット線の電位を前記第３電位に制御するビット線電位制御回路と
を具備することを特徴とする半導体集積回路装置。
【請求項２】
前記プレート線電位制御回路は、前記第１プレート線の電位を前記第２電位に制御した後、前記第３電位に制御することを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記第１、第２プレート線以外のプレート線は、前記活性状態において、前記第１電位を維持することを特徴とする請求項１に記載の半導体集積回路装置。
【請求項４】
前記ビット線電位制御回路は、前記選択されたユニットセルのキャパシタから電荷が前記第１ビット線に転送された後、前記第１ビット線の電位を前記第３電位に制御することを特徴とする請求項１に記載の半導体集積回路装置。
【請求項５】
前記第１ビット線に転送された電荷を信号とし、前記第２ビット線を相補ビット線として、前記信号を増幅する増幅器を、さらに具備することを特徴とする請求項１に記載の半導体集積回路装置。
【請求項６】
前記増幅器を前記第１、第２ビット線から電気的に切断するスイッチを、さらに具備することを特徴とする請求項５に記載の半導体集積回路装置。
【請求項７】
前記スイッチは、前記第２ビット線の電位を前記第３電位に制御する際、前記増幅器を前記第２ビット線から電気的に切断することを特徴とする請求項６に記載の半導体集積回路装置。
【請求項８】
前記スイッチは、前記第２ビット線の電位を前記第３電位に制御する際、前記増幅器を前記第１、第２ビット線から電気的に切断することを特徴とする請求項６に記載の半導体集積回路装置。
【請求項９】
前記増幅器は、前記第１、第２ビット線と、これら第１、第２ビット線とは異なる第３、第４ビット線とで共有されていることを特徴とする請求項５に記載の半導体集積回路装置。
【請求項１０】
前記第３、第４ビット線は、前記第１、第２ビット線が配置されるメモリセルアレイとは異なるメモリセルアレイに配置されていることを特徴とする請求項９に記載の半導体集積回路装置。
【請求項１１】
前記第１、第３ビット線は前記増幅器の一端に電気的に接続され、前記第２、第４ビット線は前記増幅器の他端に電気的に接続されていることを特徴とする請求項１０に記載の半導体集積回路装置。
【請求項１２】
前記選択されたユニットセルのキャパシタから電荷が前記第１ビット線に転送された後、前記増幅器から前記第２ビット線を電気的に切断し、前記第４ビット線を前記増幅器に電気的に接続することを特徴とする請求項１１に記載の半導体集積回路装置。
【請求項１３】
セルトランジスタ（Ｔ）のソース〜ドレイン間にキャパシタ（Ｃ）の両端をそれぞれ接続し、これをユニットセルとし、このユニットセルを複数直列に接続したＴＣ並列ユニット直列接続型強誘電体メモリを有する半導体集積回路装置の動作方法であって、
第１ビット線、及び第２ビット線と、
第１プレート線、及び第２プレート線と、
前記直列に接続された複数のユニットセルを含み、一方の端子を、第１選択トランジスタを介して前記第１ビット線に接続し、他方の端子を前記第１プレート線に接続した第１ＴＣ並列ユニット直列接続構造と、
前記直列に接続された複数のユニットセルを含み、一方の端子を、第２選択トランジスタを介して前記第２ビット線に接続し、他方の端子を前記第２プレート線に接続した第２ＴＣ並列ユニット直列接続構造と、
前記第１ＴＣ並列ユニット直列接続構造に含まれたセルトランジスタのゲート、及び前記第２ＴＣ並列ユニット直列接続構造に含まれたセルトランジスタのゲートに接続されるワード線とを有し、
待機状態において、前記第１、第２プレート線の電位をそれぞれ第１電位に制御し、
活性状態において、前記第１ＴＣ並列ユニット直列接続構造に含まれたユニットセルが選択されたとき、前記第１プレート線の電位を前記第１電位から第２電位に制御し、前記第２プレート線の電位を前記第１電位から第３電位に制御し、
前記選択されたユニットセルのキャパシタから電荷が前記第１ビット線に転送された後、前記第２ビット線の電位を前記第３電位に制御することを特徴とする半導体集積回路装置の動作方法。
【請求項１４】
前記第１プレート線の電位を前記第２電位に制御した後、前記第３電位に制御することを特徴とする請求項１３に記載の半導体集積回路装置の動作方法。
【請求項１５】
前記第１、第２ビット線が配置されるメモリセルアレイとは異なるメモリセルアレイに配置された第３、第４ビット線と、
一端、及び他端を有し、前記第１、第３ビット線を一端に電気的に接続し、前記第２、第４ビット線を他端に電気的に接続した前記第１、第２、第３、第４ビット線で共有された増幅器とを具備し、
前記選択されたユニットセルのキャパシタから電荷が前記第１ビット線に転送された後、前記増幅器から前記第２ビット線を電気的に切断し、前記第４ビット線を前記増幅器に電気的に接続することを特徴とする請求項１３に記載の半導体集積回路装置の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体集積回路装置に係わり、特に強誘電体メモリを有した半導体集積回路装置のデータ破壊の抑制に関する。
【背景技術】
【０００２】
強誘電体キャパシタは、その両端に電圧をかけることによって分極状態が変化する。強誘電体メモリは、強誘電体キャパシタに一定の電圧をかけることにより、分極状態が変化する際にキャパシタから放出される電荷を、信号として読み出すメモリである。例えば、負の信号が蓄えられている強誘電体に、正の電圧をかけた場合、分極が反転するためにキャパシタから多くの電荷が読み出される。一方、キャパシタに電圧をかけなければ分極状態が変化しない。ノイズ等によって強誘電体キャパシタに予期しない電圧がかかるとデータが破壊されるため、強誘電体メモリにおいては、アクセスされていないメモリセルキャパシタに電圧ノイズがかかることを極力防ぐ必要がある。
【０００３】
図１９に、強誘電体メモリの一例を示す。
【０００４】
この強誘電体メモリは、セルトランジスタ（Ｔ）のソース・ドレイン間にキャパシタ（Ｃ）の両端をそれぞれ接続し、これをユニットセルとし、このユニットセルを複数直列に接続している。このような強誘電体メモリを、本明細書では、「ＴＣ並列ユニット直列接続型強誘電体メモリ」と呼ぶ。
【０００５】
ＴＣ並列ユニット直列接続型強誘電体メモリは、待機状態においてワード線ＷＬ０〜ＷＬ３が全て“HIGH”電位に固定されており、強誘電体キャパシタの両端がショートされている。これにより、待機状態におけるメモリセルキャパシタに対する電圧の印加が完全に抑制されている。
【０００６】
図２０に、直列に接続されたメモリセルのうちの１つがアクセスされた場合、即ち活性状態を示す。ここでは、ワード線ＷＬ０が選択され、ＷＬ０＝“LOW”レベルとなっている。さらに、ブロック選択線ＢＳ１が活性化されてＢＳ１＝“HIGH”レベルとなっている。プレート線ＰＬの電位は待機時にはＰＬ＝ＶＰＬＬに固定されており、メモリセルがアクセスされるとＰＬ＝ＶＩＮＴになり、プレート線ＰＬが活性化される。ここでＶＰＬＬは、代表的には０Ｖ、ＶＩＮＴは２．５Ｖである。このとき、ワード線ＷＬ０＝“LOW”レベルとなっているため、トランジスタＴ００が遮断されており、メモリセルキャパシタＣ００の両端に電圧がかかり、保存されているデータに応じた電荷がビット線ＢＬに転送される。別のプレート線/ＰＬは活性化されず、/ＰＬ＝ＶＰＬＬの状態に保たれている。また、ブロック選択線ＢＳ２も、ＢＳ２＝“LOW”レベルに保たれる。よって、ビット線ＢＬに隣接するビット線/ＢＬにはデータが転送されず、ビット線/ＢＬは相補ビット線として使用される。
【０００７】
ここで、非選択メモリセルであるＣ１０に注目する。非選択のプレート線/ＰＬは非活性のため、電位ＶＰＬＬに固定されている。また、ブロック選択線ＢＳ２も非活性のため、Ｃ１０に対するノードの接続関係は、図２１に示す通りになっている。すなわち、Ｃ１０のキャパシタの一端は、非活性のプレート線/ＰＬ＝ＶＰＬＬに接続され、もう一端はそれぞれゲート電位が“LOW”レベルになっている２つの非導通トランジスタＴ１０およびＴＢ２に挟まれた、フローティング状態のノードＮ２に接続されている。ビット線/ＢＬの電位は、センスアンプによって選択されたメモリセルのデータに応じてＶＳＳ（＝０Ｖ）又はＶＩＮＴに増幅される。ここで、さらに/ＢＬ＝ＶＩＮＴになっている場合を考える。非導通トランジスタＴＢ２にはソース・ドレイン間の電位差があるため、ゲート電位が“LOW”レベルであり非導通となっているとはいえ、無限大の抵抗値によって遮断されているわけではなく、ソース・ドレイン間に有限のサブスレショルド電流が流れる。ここでノードＮ２がフローティング状態のため、サブスレショルド電流によってノードＮ２の電位が変化してしまう。特にチップの活性化時間が長くなると、ノードＮ２の電位が変化、例えば、１００ｍＶ以上変化することが予想され、これによってキャパシタＣ１０に電圧がかかってしまい、データが破壊されることが懸念される。
【０００８】
これに対してビット線の電位を、メモリセルのデータによらず、一度に０Ｖに放電する方法が提案されている（例えば、特許文献１参照）。これによると、図２１において、フローティング状態のノードＮ２を挟む２つのトランジスタそれぞれのソース・ドレインの他端の電位が、電位ＶＰＬＬと放電されたビット線電位０Ｖなので、ＶＰＬＬ＝０Ｖであれば上記のような問題は発生しない。
【０００９】
しかしながら、プレート線の待機電圧ＶＰＬＬを０Ｖ以外の値に設定する方法も提案されている（例えば、特許文献２参照）。そのような強誘電体メモリに対しては、長時間チップを活性化することが困難である。
【特許文献１】特開２０００−３３９９７３
【特許文献２】米国特許第６，４９３，２５１号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１０】
この発明は、上記の事情に鑑み為されたもので、その目的は、長時間チップを活性化させても、データの破壊を抑制できる強誘電体メモリを有した半導体集積回路装置およびその動作方法を提供することにある。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、この発明の第１態様に係る半導体集積回路装置は、セルトランジスタ（Ｔ）のソース〜ドレイン間にキャパシタ（Ｃ）の両端をそれぞれ接続し、これをユニットセルとし、このユニットセルを複数直列に接続したＴＣ並列ユニット直列接続型強誘電体メモリを有する半導体集積回路装置であって、第１ビット線、及び第２ビット線と、第１プレート線、及び第２プレート線と、前記直列に接続された複数のユニットセルを含み、一方の端子を、第１選択トランジスタを介して前記第１ビット線に接続し、他方の端子を前記第１プレート線に接続した第１ＴＣ並列ユニット直列接続構造と、前記直列に接続された複数のユニットセルを含み、一方の端子を、第２選択トランジスタを介して前記第２ビット線に接続し、他方の端子を前記第２プレート線に接続した第２ＴＣ並列ユニット直列接続構造と、前記第１ＴＣ並列ユニット直列接続構造に含まれたセルトランジスタのゲート、及び前記第２ＴＣ並列ユニット直列接続構造に含まれたセルトランジスタのゲートに接続されるワード線と、待機状態において、前記第１、第２プレート線の電位をそれぞれ第１電位に制御し、活性状態において、前記第１ＴＣ並列ユニット直列接続構造に含まれたユニットセルが選択されたとき、前記第１プレート線の電位を前記第１電位から第２電位に制御し、前記第２プレート線の電位を前記第１電位から第３電位に制御するプレート線電位制御回路と、前記選択されたユニットセルのキャパシタから電荷が前記第１ビット線に転送された後、前記第２ビット線の電位を前記第３電位に制御するビット線電位制御回路とを具備することを特徴としている。
【００１２】
また、この発明の第２態様に係る半導体集積回路装置の動作方法は、セルトランジスタ（Ｔ）のソース〜ドレイン間にキャパシタ（Ｃ）の両端をそれぞれ接続し、これをユニットセルとし、このユニットセルを複数直列に接続したＴＣ並列ユニット直列接続型強誘電体メモリを有する半導体集積回路装置の動作方法であって、第１ビット線、及び第２ビット線と、第１プレート線、及び第２プレート線と、前記直列に接続された複数のユニットセルを含み、一方の端子を、第１選択トランジスタを介して前記第１ビット線に接続し、他方の端子を前記第１プレート線に接続した第１ＴＣ並列ユニット直列接続構造と、前記直列に接続された複数のユニットセルを含み、一方の端子を、第２選択トランジスタを介して前記第２ビット線に接続し、他方の端子を前記第２プレート線に接続した第２ＴＣ並列ユニット直列接続構造と、前記第１ＴＣ並列ユニット直列接続構造に含まれたセルトランジスタのゲート、及び前記第２ＴＣ並列ユニット直列接続構造に含まれたセルトランジスタのゲートに接続されるワード線とを有し、待機状態において、前記第１、第２プレート線の電位をそれぞれ第１電位に制御し、活性状態において、前記第１ＴＣ並列ユニット直列接続構造に含まれたユニットセルが選択されたとき、前記第１プレート線の電位を前記第１電位から第２電位に制御し、前記第２プレート線の電位を前記第１電位から第３電位に制御し、前記選択されたユニットセルのキャパシタから電荷が前記第１ビット線に転送された後、前記第２ビット線の電位を前記第３電位に制御することを特徴としている。
【発明の効果】
【００１３】
この発明によれば、長時間チップを活性化させても、データの破壊を抑制できる強誘電体メモリを有した半導体集積回路装置およびその動作方法を提供できる。
【発明を実施するための最良の形態】
【００１４】
以下、この発明の実施形態のいくつかを、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１５】
（第１実施形態）
図１はこの発明の第１実施形態に係る半導体集積回路装置の一構成例を示すブロック図、図２はその一回路例を示す回路図、図３はその一動作例を示す動作波形図である。
【００１６】
図１、図２に示すように、第１実施形態に係る半導体集積回路装置は、セルトランジスタ（Ｔ）のソース〜ドレイン間にキャパシタ（Ｃ）の両端をそれぞれ接続し、これをユニットセルとし、このユニットセルを複数直列に接続した「ＴＣ並列ユニット直列接続型強誘電体メモリ」を有する。
【００１７】
ＴＣ並列ユニット直列接続構造１は、直列に接続された複数のユニットセルを含む。ＴＣ並列ユニット直列接続構造１の、一方の端子は、選択トランジスタＴＢを介してビット線ＢＬ（もしくは/ＢＬ）に接続され、他方の端子は、プレート線ＰＬ（もしくは/ＰＬ）に接続されている。
【００１８】
プレート線ＰＬ、/ＰＬにはプレート線電位が供給され、プレート線電位はプレート線電位制御回路３によって制御される。同様に、ビット線ＢＬ、/ＢＬにはビット線電位が供給され、ビット線電位はビット線電位制御回路４によって制御される。例えば、図２に示すように、本例では、選択されたワード線ＷＬ０に接続された非選択メモリセルの強誘電体キャパシタＣ１０に接続されるプレート線/ＰＬ１の電位が、ＶＰＬＬではなく、ＶＳＳ、例えば、０Ｖに放電されている。なお、図２には示されていないが、選択されるワード線が接続されていないメモリセルに接続されるプレート線ＰＬ２、/ＰＬ２の電位は、例えば、ＶＰＬＬのままである。
【００１９】
さらに、アクセスされたメモリセルの強誘電体キャパシタＣ００のデータがビット線ＢＬに転送され、センスアンプＳ/Ａによって増幅された後、ビット線ＢＬおよび相補ビット線/ＢＬの電位はＶＳＳ（例えば、０Ｖ）に放電される。このため、ビット線ＢＬ、相補ビット線/ＢＬと、センスアンプＳ/Ａとを接続するトランジスタ５を、制御信号ＰＴによって遮断し、センスアンプＳ/Ａにデータをラッチする一方、ビット線ＢＬ、相補ビット線/ＢＬの電位を、ビット線電位制御回路制御信号ＥＱによって制御されるトランジスタを使ってＶＳＳに放電する。
【００２０】
ここで、非選択メモリセルのキャパシタＣ１０に対する電位関係を、図４に示す。キャパシタＣ１０の一端は、非活性のプレート線/ＰＬ１に接続されているが、プレート線/ＰＬ１は、本第１実施形態においては０Ｖ（ＶＳＳ）に放電されている。また、キャパシタＣ１０の他端は、ノードＮ２に接続されている。ノードＮ２は、トランジスタＴ１０、及びＴＢ２に挟まれたノードである。ノードＮ２は、トランジスタＴ１０、及びＴＢ２それぞれのゲート電位が“LOW”レベルであり、それぞれ非導通状態になっているとき、電気的にフローティング状態にある。本実施形態では、ビット線/ＢＬの電位は０Ｖに放電されている。このため、もし、トランジスタＴＢ２にサブスレショルドリーク電流が流れるとしても、フローティング状態にあるノードＮ２の電位は０Ｖとなるだけである。すなわち、キャパシタＣ１０の両端にはそれぞれ０Ｖが印加されることになり、キャパシタＣ１０には、電圧が実質的にかからない。従って、非選択メモリセルのキャパシタＣ１０には、チップの長時間の活性化によるデータの破壊が起こり難くなる。
【００２１】
なお、本例において、データ“０”の再書き込み（リストア）は、例えば、ビット線ＢＬの電位がＶＳＳ、プレート線ＰＬの電位がＶＩＮＴの状態を得ることで為される。本例では、データ“０”が読み出され、ビット線ＢＬの電位がＶＳＳに低下した状態のとき、データ“０”が再書き込みされる。
【００２２】
また、データ“１”の再書き込みは、例えば、ビット線ＢＬの電位がＶＩＮＴ、プレート線ＰＬの電位がＶＳＳの状態を得ることで為される。本実施形態では、データ“１”を再書き込みする際には、制御信号ＥＱを再度非活性化、及び制御信号ＰＴを再度活性化してビット線ＢＬとセンスアンプＳ/Ａを接続する。データ“１”が読み出されていた場合、データ“１”がビット線ＢＬに再転送される。この状態で、プレート線ＰＬの電位をＶＩＮＴからＶＳＳに低下させる。これにより、データ“１”が再書き込みされる。
【００２３】
図５はプレート線ＰＬの電位を制御するプレート線電位制御回路３の一回路例を示す回路図、図６及び図７はその一動作例を示す動作波形図である。
【００２４】
本第１実施形態に係る半導体集積回路装置では、プレート線ＰＬの電位が下記３つの値のいずれかをとる。
【００２５】
１．ＶＩＮＴ
２．ＶＳＳ（＝０Ｖ）
３．ＶＰＬＬ（ＶＩＮＴ＞ＶＰＬＬ＞ＶＳＳ）
〔待機状態〕
待機状態では、信号ＳＴＢＹ、ＳＴＢＹ’はそれぞれ“HIGH”レベルとなり、プレート線ＰＬ、/ＰＬの電位はともに電位ＶＰＬＬに制御される。
【００２６】
〔活性状態（読み出し／再書き込み動作）〕
プレート線ＰＬが選択、プレート線/ＰＬが非選択と仮定する。
【００２７】
信号ＳＴＢＹ、ＳＴＢＹ’はそれぞれ“LOW”レベルとなり、プレート線ＰＬ、/ＰＬの電位は、信号ＰＬＬ、ＰＬＬ’、/ＰＬＨ、/ＰＬＨ’によって制御される。
【００２８】
信号ＰＬＬは“LOW”レベルを維持、信号/ＰＬＨは“HIGH”レベルから“LOW”レベルに遷移する。これにより、選択されたプレート線ＰＬの電位は、電位ＶＩＮＴに制御される。
【００２９】
一方、信号ＰＬＬ’は“LOW”レベルから“HIGH”レベルに遷移、信号/ＰＬＨ’は“HIGH”レベルを維持する。これにより、選択されていないプレート線/ＰＬの電位は、電位ＶＳＳに制御される。
【００３０】
読み出し／再書き込み動作の後半、信号ＰＬＬは“LOW”レベルから“HIGH”レベルに遷移、信号/ＰＬＨは“LOW”レベルから“HIGH”レベルに遷移する。これにより、選択されたプレート線ＰＬの電位は、電位ＶＳＳに制御される。この間、選択されていないプレート線/ＰＬの電位は、引き続き電位ＶＳＳに制御される。
【００３１】
読み出し／再書き込み動作終了後、信号ＰＬＬ、/ＰＬＨ、ＰＬＬ’、/ＰＬＨ’は、それぞれ“LOW”、“HIGH”、“LOW”、“HIGH”となる。そして、信号ＳＴＢＹ、ＳＴＢＹ’はそれぞれ“HIGH”レベルとなって、待機状態に戻る。
【００３２】
（第２実施形態）
本第２実施形態は、第１実施形態に係る半導体集積回路装置に、計時回路を設け、チップの活性化時間に応じて、非選択メモリセルのキャパシタ両端の電位差を軽減する動作、例えば、同電位にする動作を行うようにしたものである。
【００３３】
図８はこの発明の第２実施形態に係る半導体集積回路装置が具備する放電制御回路の一回路例を示す回路図である。
【００３４】
図８に示す一回路例に係る制御回路は、活性化信号activeが長時間与えられた場合に、第１実施形態と同様に、ビット線ＢＬ、/ＢＬを放電する回路である。
【００３５】
チップが活性化されると、活性化信号activeが活性化、例えば、“HIGH”レベルとなり、活性化が終了して再書き込み動作に移行すると、再書き込み信号restoreが活性化、例えば、“HIGH”レベルとなる。活性化信号activeは、タイマー回路１００に入力される。タイマー回路１００は、活性化信号activeを遅延させ、信号longとして出力する。本一回路例では、活性化信号activeが活性化してから、タイマー回路１００の遅延時間以上、再書き込み信号restoreが活性化されないと、信号ＤＩＳが活性化される。信号ＤＩＳが活性化されると、第１実施形態に示した制御信号ＰＴが“LOW”レベル、制御信号ＥＱが“HIGH”レベルとなり、ビット線ＢＬ、/ＢＬが放電される。
【００３６】
図９及び図１１に示す動作波形は、活性化信号activeが活性化してから、再書き込み信号restoreが活性化するまでの時間が比較的短い場合で、図１０及び図１２に示す動作波形は、反対に比較的長い場合である。
【００３７】
時間が短い場合には、図９及び図１１に示すように、信号ＤＩＳが活性化されず、制御信号ＰＴは“HIGH”レベルを維持し、ビット線ＢＬ、/ＢＬは放電されない。
【００３８】
反対に、長い場合には、図１０及び図１２に示すように、信号ＤＩＳが活性化され、制御信号ＰＴは“HIGH”レベルから“LOW”レベルに遷移し、図示しないが制御信号ＥＱが“HIGH”レベルとなり、ビット線ＢＬ、/ＢＬは放電される。この後、再書き込み信号restoreが活性化されると、信号ＤＩＳが非活性化し、制御信号ＰＴは“LOW”レベルから“HIGH”レベルに遷移し、第１実施形態に示したセンスアンプＳ/Ａからビット線ＢＬ、/ＢＬにデータが再転送され、例えば、データ“１”が選択されたメモリセルのキャパシタに再書き込みされる。
【００３９】
本第２実施形態において、信号ＤＩＳを活性化するか否かを切り換える基準時間は、タイマー回路１００の遅延時間によって決定される。基準時間は、トランジスタのリーク電流、例えば、サブスレショルドリーク電流などのデバイス特性、チップの動作周波数等に応じて固有に、例えば、チップ毎、あるいはメモリセルアレイ毎に決めることができる。基準時間としては、デバイス特性や、動作周波数等に応じて様々な値をとることができるが、１マイクロ秒から１００マイクロ秒の間が適当であろう。
【００４０】
（第３実施形態）
図１３はこの発明の第３実施形態に係る半導体集積回路装置の一回路例を示す回路図である。
【００４１】
本第３実施形態は、第１実施形態のメモリセルアレイに対する適用の例で、センスアンプの一端側、例えば、左側に配置されたメモリセルアレイＬと、センスアンプの他端側、例えば、右側に配置されたメモリセルアレイＲとで、センスアンプを共有するシェアードセンスアンプ方式を示している。
【００４２】
図１３に示すように、本第３実施形態では、第１実施形態における、ビット線ＢＬとセンスアンプＳ/Ａとを切り離す制御信号ＰＴによって制御されるトランジスタを、メモリセルアレイＲ、ＬのどちらをセンスアンプＳ/Ａに接続するかを制御する選択トランジスタとしても用いている。
【００４３】
図１４及び図１５は、第３実施形態に係る半導体集積回路装置の動作例を示す動作波形図である。図１４及び図１５では、メモリセルアレイＲに属するメモリセルがアクセスされた場合を示している。メモリセルアレイＬのビット線ＢＬＬ、/ＢＬＬ（ＢＬ１Ｌ〜ＢＬ４Ｌ…、/ＢＬ１Ｌ〜/ＢＬ４Ｌ…）を、センスアンプＳ/Ａに接続する制御信号ＰＴＬは、アクセスが開始されると“LOW”レベルになり、メモリセルアレイＬはセンスアンプＳ/Ａから切り離される。一方、メモリセルアレイＲのビット線ＢＬＲ、/ＢＬＲ（ＢＬ１Ｒ〜ＢＬ４Ｒ…、/ＢＬ１Ｒ〜/ＢＬ４Ｒ…）を、センスアンプＳ/Ａに接続する制御信号ＰＴＲは、活性化時間が長い場合（ロングサイクル）、第２実施形態に示した信号ＤＩＳに基いて“LOW”レベルとなる（図１４）。また、活性化時間が短い場合（ショートサイクル）には、制御信号ＰＴＲは“HIGH”レベルのままとなる（図１５）。
【００４４】
もちろん、本第３実施形態は、第２実施形態に従って制御されるばかりでなく、第１実施形態に従って制御されても良い。
【００４５】
（第４実施形態）
図１６はこの発明の第４実施形態に係る半導体集積回路装置の一構成例を示すブロック図、図１７はその一回路例を示す回路図、図１８はその一動作例を示す動作波形図である。
【００４６】
本第４実施形態は、第３実施形態と同様に、シェアードセンスアンプ方式を用いている。第１実施形態と同様に、本第４実施形態においても、選択されたワード線ＷＬ０に接続された非選択メモリセルのキャパシタＣ１０に接続されるプレート線/ＰＬ１Ｒの電位がＶＰＬＬではなく、ＶＳＳ、例えば、０Ｖに放電されている。なお、図１７には示されていないが、選択されるワード線が接続されていないメモリセルに接続されるプレート線の電位は、例えば、ＶＰＬＬのままである。アクセスされたメモリセルＣ００のデータがビット線ＢＬＲに転送され、相補ビット線/ＢＬＲとの電位差をセンスアンプＳ/Ａによって増幅した後、第１実施形態と異なり、相補ビット線/ＢＬＲの電位のみがＶＳＳ、例えば、０Ｖに放電される。このため、相補ビット線/ＢＬＲとセンスアンプＳ/Ａとを接続するトランジスタ５−２が制御信号ＰＴ２によって遮断される。一方、センスアンプＳ/Ａに接続されるビット線対の容量を等しく保つために、制御信号ＰＴ３が活性化されてトランジスタ５−３がオンし、センスアンプＳ/Ａを挟んだ反対側のビット線/ＢＬＬがセンスアンプＳ/Ａに接続される。
【００４７】
本第４実施形態においても、第１実施形態と同様に、非選択メモリセルのキャパシタに対する、チップの長時間の活性化によるデータの破壊は起き難い。
【００４８】
また、本第４実施形態では、ビット線/ＢＬＲをＶＳＳとするためにトランジスタ５−２をオフさせた時、トランジスタ５−３をオンさせる。これにより、センスアンプＳ/Ａの一端がビット線ＢＬＲに接続された状態で、その他端がビット線/ＢＬＲに代わって/ＢＬＬに接続される。これによる利点は、センスアンプＳ/Ａの一端に付加される容量を、その他端に付加される容量とほぼ等しくできることにある。センスアンプＳ/Ａの一端に付加される容量と、その他端に付加される容量とがアンバランスになると、例えば、センス動作の高速化が阻害されたりする。例えば、センスアンプＳ/Ａにラッチした読み出しデータを、反転させる必要が生じた場合、両端の容量がアンバランスであると、データを反転させ難くなり、センス動作の高速化が阻害される。
【００４９】
この点、本第４実施形態では、センスアンプＳ/Ａの一端に付加される容量と、その他端に付加される容量とがほぼ等しくできるので、例えば、センスアンプＳ/Ａのセンス動作の高速化に有利である。
【００５０】
以上、この発明を第１〜第４実施形態により説明したが、この発明は、これら実施形態それぞれに限定されるものではなく、その実施にあたっては、発明の要旨を逸脱しない範囲で種々に変形することが可能である。
【００５１】
例えば、第１〜第４実施形態により説明した強誘電体メモリは、携帯電話を始めとしたモバイル機器や個人情報カードなど、広範囲の応用可能性が期待される。
【００５２】
また、強誘電体メモリ単体だけではなく、ロジック混載などの分野にも広く適用可能である。
【００５３】
本発明の利点は、長時間、典型的には１０マイクロ秒以上にわたって連続して強誘電体メモリを活性化していても、非選択メモリセルのデータの劣化が防止できることである。この利点は、強誘電体メモリを含むシステム全体の設計を容易にする。このため、特にロジック混載などに最適である。
【００５４】
ロジック混載用途においては、論理回路の制御は多くの場合外部クロックによってタイミング制御されるが、例えば、カード製品等の、比較的周波数の低い帯域での応用分野、例えば、１メガヘルツ以下の帯域での応用分野では、１クロックの周期が１マイクロ秒以上となる。このような製品では、データの劣化防止の観点から、
例えば、１０クロック以上連続して強誘電体メモリを活性化することができず、周期的に強誘電体メモリを非活性にする制御を行わなければならない。第１〜第４実施形態に係る強誘電体メモリを、このようなロジック混載用途に用いれば、事実上無制限の長時間、強誘電体メモリを活性化し続けても、非選択メモリセルのデータの劣化が抑制されるため、周期的に強誘電体メモリを非活性にする必要はなく、制御の簡易化と消費電力の減少、ロジック部の計算効率の向上などが実現される。
【００５５】
また、上記実施形態はそれぞれ、単独で実施することが可能であるが、適宜組み合わせて実施することも、もちろん可能である。
【００５６】
また、上記各実施形態には、種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【００５７】
また、上記各実施形態では、この発明を強誘電体メモリに適用した例に基づき説明したが、上述したような強誘電体メモリを内蔵した半導体集積回路装置、例えばプロセッサ、システムＬＳＩ等もまた、この発明の範疇である。
【図面の簡単な説明】
【００５８】
【図１】図１はこの発明の第１実施形態に係る半導体集積回路装置の一構成例を示すブロック図
【図２】図２はこの発明の第１実施形態に係る半導体集積回路装置の一回路例を示す回路図
【図３】図３はこの発明の第１実施形態に係る半導体集積回路装置の一動作例を示す動作波形図
【図４】図４は非選択メモリセルのキャパシタの電位関係を示す図
【図５】図５はプレート線電位制御回路の一回路例を示す回路図
【図６】図６はプレート線電位制御回路の一動作例を示す動作波形図
【図７】図７はプレート線電位制御回路の一動作例を示す動作波形図
【図８】図８はこの発明の第２実施形態に係る半導体集積回路装置が具備する放電制御回路の一回路例を示す回路図
【図９】図９は放電制御回路の一動作例を示す動作波形図
【図１０】図１０は放電制御回路の他動作例を示す動作波形図
【図１１】図１１はこの発明の第２実施形態に係る半導体集積回路装置の一動作例を示す動作波形図
【図１２】図１２はこの発明の第２実施形態に係る半導体集積回路装置の他動作例を示す動作波形図
【図１３】図１３はこの発明の第３実施形態に係る半導体集積回路装置の一回路例を示す回路図
【図１４】図１４はこの発明の第３実施形態に係る半導体集積回路装置の一動作例を示す動作波形図
【図１５】図１５はこの発明の第３実施形態に係る半導体集積回路装置の他動作例を示す動作波形図
【図１６】図１６はこの発明の第４実施形態に係る半導体集積回路装置の一構成例を示すブロック図
【図１７】図１７はこの発明の第４実施形態に係る半導体集積回路装置の一回路例を示す回路図
【図１８】図１８はこの発明の第４実施形態に係る半導体集積回路装置の一動作例を示す動作波形図
【図１９】図１９は強誘電体メモリの一例を示す回路図（待機状態）
【図２０】図２０は強誘電体メモリの一例を示す回路図（活性状態）
【図２１】図２１は非選択メモリセルのキャパシタの電位関係を示す図
【符号の説明】
【００５９】
１…ＴＣ並列ユニット直列接続構造、３…プレート線電位制御回路、４…ビット線電位制御回路、５、６…トランジスタ、１００…タイマー回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【手続補正書】
【提出日】平成16年2月16日(2004.2.16)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
セルトランジスタ（Ｔ）のソース〜ドレイン間にキャパシタ（Ｃ）の両端をそれぞれ接続し、これをユニットセルとし、このユニットセルを複数直列に接続したＴＣ並列ユニット直列接続型強誘電体メモリを有する半導体集積回路装置であって、
第１ビット線、及び第２ビット線と、
第１プレート線、及び第２プレート線と、
前記直列に接続された複数のユニットセルを含み、一方の端子を、第１選択トランジスタを介して前記第１ビット線に接続し、他方の端子を前記第１プレート線に接続した第１ＴＣ並列ユニット直列接続構造と、
前記直列に接続された複数のユニットセルを含み、一方の端子を、第２選択トランジスタを介して前記第２ビット線に接続し、他方の端子を前記第２プレート線に接続した第２ＴＣ並列ユニット直列接続構造と、
前記第１ＴＣ並列ユニット直列接続構造に含まれたセルトランジスタのゲート、及び前記第２ＴＣ並列ユニット直列接続構造に含まれたセルトランジスタのゲートに接続されるワード線と、
待機状態において、前記第１、第２プレート線の電位をそれぞれ第１電位に制御し、
活性状態において、前記第１ＴＣ並列ユニット直列接続構造に含まれたユニットセルが選択されたとき、前記第１プレート線の電位を前記第１電位から第２電位に制御し、前記第２プレート線の電位を前記第１電位から第３電位に制御するプレート線電位制御回路と、
前記選択されたユニットセルのキャパシタから電荷が前記第１ビット線に転送された後、前記第２ビット線の電位を前記第３電位に制御するビット線電位制御回路と
を具備することを特徴とする半導体集積回路装置。
【請求項２】
前記プレート線電位制御回路は、前記第１プレート線の電位を前記第２電位に制御した後、前記第３電位に制御することを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記第１、第２プレート線以外のプレート線は、前記活性状態において、前記第１電位を維持することを特徴とする請求項１に記載の半導体集積回路装置。
【請求項４】
前記ビット線電位制御回路は、前記選択されたユニットセルのキャパシタから電荷が前記第１ビット線に転送された後、前記第１ビット線の電位を前記第３電位に制御することを特徴とする請求項１に記載の半導体集積回路装置。
【請求項５】
前記第１ビット線に転送された電荷を信号とし、前記第２ビット線を相補ビット線として、前記信号を増幅する増幅器と、
前記増幅器を前記第１、第２ビット線から電気的に切断するスイッチとを、さらに具備し、
前記スイッチは、前記第２ビット線の電位を前記第３電位に制御する際、前記増幅器を前記第２ビット線から電気的に切断することを特徴とする請求項１に記載の半導体集積回路装置。
【請求項６】
セルトランジスタ（Ｔ）のソース〜ドレイン間にキャパシタ（Ｃ）の両端をそれぞれ接続し、これをユニットセルとし、このユニットセルを複数直列に接続したＴＣ並列ユニット直列接続型強誘電体メモリを有する半導体集積回路装置の動作方法であって、
第１ビット線、及び第２ビット線と、
第１プレート線、及び第２プレート線と、
前記直列に接続された複数のユニットセルを含み、一方の端子を、第１選択トランジスタを介して前記第１ビット線に接続し、他方の端子を前記第１プレート線に接続した第１ＴＣ並列ユニット直列接続構造と、
前記直列に接続された複数のユニットセルを含み、一方の端子を、第２選択トランジスタを介して前記第２ビット線に接続し、他方の端子を前記第２プレート線に接続した第２ＴＣ並列ユニット直列接続構造と、
前記第１ＴＣ並列ユニット直列接続構造に含まれたセルトランジスタのゲート、及び前記第２ＴＣ並列ユニット直列接続構造に含まれたセルトランジスタのゲートに接続されるワード線とを有し、
待機状態において、前記第１、第２プレート線の電位をそれぞれ第１電位に制御し、
活性状態において、前記第１ＴＣ並列ユニット直列接続構造に含まれたユニットセルが選択されたとき、前記第１プレート線の電位を前記第１電位から第２電位に制御し、前記第２プレート線の電位を前記第１電位から第３電位に制御し、
前記選択されたユニットセルのキャパシタから電荷が前記第１ビット線に転送された後、前記第２ビット線の電位を前記第３電位に制御することを特徴とする半導体集積回路装置の動作方法。
【請求項７】
前記第１プレート線の電位を前記第２電位に制御した後、前記第３電位に制御することを特徴とする請求項６に記載の半導体集積回路装置の動作方法。
【請求項８】
前記第１、第２ビット線が配置されるメモリセルアレイとは異なるメモリセルアレイに配置された第３、第４ビット線と、
一端、及び他端を有し、前記第１、第３ビット線を一端に電気的に接続し、前記第２、第４ビット線を他端に電気的に接続した前記第１、第２、第３、第４ビット線で共有された増幅器とを具備し、
前記選択されたユニットセルのキャパシタから電荷が前記第１ビット線に転送された後、前記増幅器から前記第２ビット線を電気的に切断し、前記第４ビット線を前記増幅器に電気的に接続することを特徴とする請求項６に記載の半導体集積回路装置の動作方法。