(57)【要約】【課題】  ゲート電極の表面においてシリサイド膜が形成されにくい領域をできにくくする。【解決手段】  素子分離膜２を形成し、Ｐチャネルトランジスタ形成領域２ａ及びＮチャネルトランジスタ形成領域２ｂそれぞれにゲート絶縁膜３ａ，３ｂを形成する。ゲート電極１０の一部を構成する半導体膜４を、素子分離膜２上を介してＰ型素子領域及びＮ型素子領域双方の上を通るように形成する。Ｐチャネルトランジスタ形成領域２ａ上に位置する部分を含む領域に不純物を注入してＰ型ゲート領域４ａを形成し、Ｎチャネルトランジスタ形成領域２ｂ上に位置する部分を含む領域に不純物を注入してＮ型ゲート領域４ｂを形成する。このとき、Ｐ型ゲート領域４ａ及びＮ型ゲート領域４ｂの一部が重なるように形成する。そして半導体膜４ｂ上に、ゲート電極１０の一部を構成するシリサイド膜９を形成する。【選択図】      図６
2005203436.tif 000002
【特許請求の範囲】
【請求項１】
隣り合う第１導電型トランジスタ及び第２導電型トランジスタそれぞれのゲート電極が繋がっている半導体装置の製造方法であって、
半導体基板上に第１導電型トランジスタ形成領域及び第２導電型トランジスタ形成領域を分離する素子分離膜を形成する工程と、
前記第１導電型トランジスタ形成領域及び前記第２導電型トランジスタ形成領域それぞれにゲート絶縁膜を形成する工程と、
前記２つのゲート絶縁膜及び前記素子分離膜上にゲート電極を形成する工程と、
前記第１導電型トランジスタ形成領域上及び前記素子分離膜の一部上に位置する前記ゲート電極に第１導電型の不純物を注入して第1導電型ゲート領域を形成する工程と、
前記第２導電型トランジスタ形成領域上及び前記素子分離膜の他の一部上に位置する前記ゲート電極に第２導電型の不純物を注入して第２導電型ゲート領域を形成する工程と、
前記ゲート電極の表面にシリサイド膜を形成する工程と
を具備し、
前記第２導電型ゲート領域を形成する工程において、前記素子分離膜上で前記第１導電型ゲート電極の一部に重なるように前記第２導電型の不純物を注入する半導体装置の製造方法。
【請求項２】
前記第１導電型ゲート領域を形成する工程及び前記第２導電型ゲート領域を形成する工程それぞれは、
前記ゲート電極のうち、不純物を注入しない領域上にレジスト膜を形成し、該レジスト膜をマスクとしてイオン注入を行うことにより不純物を注入する工程を具備する請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１導電型ゲート領域を形成する工程において、前記レジスト膜を、前記第２導電型トランジスタ形成領域上にも形成し、該レジスト膜、前記素子分離膜及び前記ゲート電極をマスクとして前記第１導電型トランジスタ形成領域に位置する前記半導体基板にイオン注入を行うことにより、前記第１導電型トランジスタのソース領域及びドレイン領域となる不純物層を形成し、
前記第２導電型ゲート領域を形成する工程において、前記レジスト膜を、前記第１導電型トランジスタ形成領域上にも形成し、該レジスト膜、前記素子分離膜及び前記ゲート電極をマスクとして前記第２導電型トランジスタ形成領域に位置する前記半導体基板にイオン注入を行うことにより、前記第２導電型トランジスタのソース領域及びドレイン領域となる不純物層を形成する請求項２に記載の半導体装置の製造方法。
【請求項４】
隣り合う第１導電型トランジスタ及び第２導電型トランジスタそれぞれのゲート電極が繋がっている半導体装置の製造方法であって、
半導体基板上に第１導電型トランジスタ形成領域及び第２導電型トランジスタ形成領域を分離する素子分離膜を形成する工程と、
前記第１導電型トランジスタ形成領域及び前記第２導電型トランジスタ形成領域それぞれにゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上及び前記素子分離膜上に半導体膜を形成する工程と、
前記素子分離膜の一部上及び前記第１導電型トランジスタ形成領域上に位置する前記半導体膜に第１導電型の不純物を注入する工程と、
前記半導体膜をパターニングすることにより、前記素子分離膜上及び前記ゲート絶縁膜上に前記半導体膜からなるゲート電極を形成する工程と、
前記素子分離膜の他の一部上及び前記第２導電型トランジスタ形成領域上に位置する前記ゲート電極に第２導電型の不純物を注入する工程と、
前記ゲート電極の表面にシリサイド膜を形成する工程と
を具備し、
前記ゲート電極に前記第２導電型の不純物を注入する工程において、前記第１導電型の不純物が注入されている前記ゲート電極と前記素子分離膜上で重なるように、前記第２導電型の不純物を注入する半導体装置の製造方法。
【請求項５】
前記半導体膜をパターニングして前記ゲート電極を形成する工程の後に、前記第１導電型トランジスタ形成領域に位置する前記半導体基板に前記第１導電型の不純物を注入することにより前記第１導電型トランジスタのソース領域及びドレイン領域となる不純物層を形成する工程をさらに具備し、
前記ゲート電極に第２導電型の不純物を注入する工程において、前記第２導電型トランジスタ形成領域に位置する前記半導体基板に前記第２導電型の不純物を注入することにより前記第２導電型トランジスタのソース領域及びドレイン領域となる不純物層をさらに形成する請求項４に記載の半導体装置の製造方法。
【請求項６】
前記半導体膜に第１導電型の不純物を注入する工程において、前記第２導電型トランジスタのチャネル領域から０．５μｍ以上離れるように前記第１導電型の不純物が注入された前記半導体膜を形成する請求項４又は５に記載の半導体装置の製造方法。
【請求項７】
隣り合う第１導電型トランジスタ及び第２導電型トランジスタそれぞれのゲート電極が繋がっている半導体装置であって、
半導体基板上に形成され、第１導電型トランジスタ形成領域及び第２導電型トランジスタ形成領域を分離する素子分離膜と、
前記半導体基板上に位置し、前記第１導電型トランジスタ形成領域及び前記第２導電型トランジスタ形成領域それぞれに形成されたゲート絶縁膜と
前記素子分離膜の一部上及び前記第１導電型チャネルトランジスタ形成領域上に位置する前記ゲート電極に形成され、第１導電型の不純物が導入された第１導電型ゲート領域と、
前記素子分離膜の他の一部上及び前記第２導電型チャネルトランジスタ形成領域上に位置する前記ゲート電極に形成され、第２導電型の不純物が導入された第２導電型ゲート領域と、
前記ゲート電極の表面に形成されたシリサイド膜と
を具備し、
前記素子分離膜上で前記第１導電型ゲート領域の一部に前記第２導電型ゲート領域が重なるように形成されている半導体装置。
【請求項８】
前記シリサイド膜は、コバルトシリサイド膜である請求項７に記載の半導体装置。
【請求項９】
前記第１導電型ゲート領域と前記第２導電型ゲート領域が重なっている部分は、長さが０．１μｍ以上である請求項７又は８に記載の半導体装置。
【請求項１０】
前記第１導電型ゲート領域と前記第２導電型ゲート領域が重なっている部分は、いずれの前記トランジスタが有するソース領域及びドレイン領域の双方から０．１５μｍ以上離れている請求項７〜９のいずれかに記載の半導体装置。
【請求項１１】
前記第１導電型ゲート領域と前記第２導電型ゲート領域が重なっている部分は、いずれの前記トランジスタが有するチャネル領域からも０．２４μｍ以上離れている請求項７〜１０のいずれかに記載の半導体装置。
【請求項１２】
前記ゲート電極は、幅が０．２５μｍ以下である請求項７〜１１のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法及び半導体装置に関する。特に本発明は、ゲート電極の表面においてシリサイド膜が高抵抗化する領域をできにくくした半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【０００２】
図１２は、ポリシリコンパターン及びコバルトシリサイド膜によってゲート電極が形成されている半導体装置の従来の製造方法を示す断面図である。まず図１２（ａ）に示すようにＬＯＣＯＳ法によりシリコン基板１０１の上に素子分離膜１０２を形成する。素子分離膜１０２は、Ｐチャネルトランジスタが形成されるべきＰチャネルトランジスタ形成領域１０２ａとＮチャネルトランジスタが形成されるべきＮチャネルトランジスタ形成領域１０２ｂとを分離する。次いでＰチャネルトランジスタ形成領域１０２ａ及びＮチャネルトランジスタ形成領域１０２ｂそれぞれにおいて、シリコン基板１０１にＮ型ウェル１０１ａ，Ｐ型１０１ｂを形成し、Ｎ型ウェル１０１ａ，Ｐ型ウェル１０１ｂそれぞれの表面にゲート絶縁膜１０３ａ，１０３ｂを熱酸化法により形成する。次いで素子分離膜１０２の上及びゲート絶縁膜１０３ａ，１０３ｂそれぞれの上を含む全面にポリシリコン膜を堆積し、このポリシリコン膜をパターニングすることによりゲート電極を構成するポリシリコンパターン１０４を形成する。ポリシリコンパターン１０４は、ゲート絶縁膜１０３ａの上から素子分離膜１０２上を経由してゲート絶縁膜１０３ｂの上まで延伸している。
【０００３】
そして、Ｐチャネルトランジスタ形成領域１０２ａの上及びポリシリコンパターン１０４のうちＰチャネルトランジスタ形成領域１０２ａ側の半分をレジストパターン１１０により覆った後、レジストパターン１１０をマスクとしてＮ型不純物のイオンを注入することにより、Ｎチャネルトランジスタのソース領域及びドレイン領域となるＮ型不純物層（図示せず）をＮチャネルトランジスタ形成領域１０２ｂに形成する。このとき、ポリシリコンパターン１０４のうちＮチャネルトランジスタ形成領域１０２ｂ側の半分にもＮ型不純物のイオンが注入され、Ｎ型ゲート領域１０４ｂが形成される。
【０００４】
そして図１２（ｂ）に示すように、レジストパターン１１０を除去した後、Ｎチャネルトランジスタ形成領域１０２ｂの上及びポリシリコンパターン１０４のうちＮチャネルトランジスタ形成領域１０２ｂ側の半分をレジストパターン１１２により覆う。そしてレジストパターン１１２をマスクとしてＰ型不純物のイオンを注入することによりＰチャネルトランジスタのソース領域及びドレイン領域となるＰ型不純物層（図示せず）をＰチャネルトランジスタ形成領域１０２ａに形成する。このとき、ポリシリコンパターン１０４のうちＰチャネルトランジスタ形成領域１０２ａ側の半分にもＰ型不純物のイオンが注入され、Ｐ型ゲート領域１０４ａが形成される。
【０００５】
次いで図１２（ｃ）に示すように、レジストパターン１１２を除去した後、ポリシリコンパターン１０４の上を含む全面上にコバルト膜を形成する。次いでポリシリコンパターン１０４及びコバルト膜をアニール処理することにより、ポリシリコンパターン１０４上にゲート電極を構成するコバルトシリサイド膜１０９を形成する。次いでシリサイド化していないコバルト膜を除去する。
このような技術は、例えば特許文献１に記載されている。
【特許文献１】特開２００３−１７９１５８号公報（第４段落〜第６段落、図３）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ポリシリコンパターンとコバルト膜をアニールしてコバルトシリサイド膜を形成するためには、ポリシリコンパターンに不純物が十分に含まれているのが好ましい。しかしイオン注入を行うときのレジストパターンの位置がずれた場合、例えば図１２（ｂ）の符号１０４ｃで示すように、ポリシリコンパターンに不純物が十分に導入されない領域が生じることがある。この領域は不純物濃度が低いのでコバルト膜のシリサイド化が不十分となり、細線効果によってコバルトシリサイド膜の抵抗が高くばらつくことがある。
本発明は上記のような事情を考慮してなされたものであり、その目的は、ゲート電極の表面においてシリサイド膜が高抵抗化する領域をできにくくした半導体装置の製造方法及び半導体装置を提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するため、本発明にかかる半導体装置の製造方法は、隣り合う第１導電型トランジスタ及び第２導電型トランジスタそれぞれのゲート電極が繋がっている半導体装置の製造方法であって、
半導体基板上に第１導電型トランジスタ形成領域及び第２導電型トランジスタ形成領域を分離する素子分離膜を形成する工程と、
前記第１導電型トランジスタ形成領域及び前記第２導電型トランジスタ形成領域それぞれにゲート絶縁膜を形成する工程と、
前記２つのゲート絶縁膜及び前記素子分離膜上にゲート電極を形成する工程と、
前記第１導電型トランジスタ形成領域上及び前記素子分離膜の一部上に位置する前記ゲート電極に第１導電型の不純物を注入して第１導電型ゲート領域を形成する工程と、
前記第２導電型トランジスタ形成領域上及び前記素子分離膜の他の一部上に位置する前記ゲート電極に第２導電型の不純物を注入して第２導電型ゲート領域を形成する工程と、
前記ゲート電極の表面にシリサイド膜を形成する工程と
を具備し、
前記第２導電型ゲート領域を形成する工程において、前記素子分離膜上で前記第１導電型ゲート領域の一部に重なるように前記第２導電型の不純物を注入する。
【０００８】
この半導体装置の製造方法によれば、第１導電型ゲート領域と第２導電型ゲート領域は、境界において互いに重なって形成される。従って第１導電型ゲート領域と第２導電型ゲート領域の位置がずれても、ゲート電極には不純物が十分に注入されていない領域は形成されにくい。従ってゲート電極上のいずれの部分においても十分にシリサイド化したシリサイド膜が形成されやすくなる。従ってシリサイド膜の抵抗は高くばらつきにくい。
【０００９】
第１導電型ゲート領域を形成する工程及び第２導電型ゲート領域を形成する工程それぞれは、ゲート電極のうち、不純物を注入しない領域上にレジスト膜を形成し、該レジスト膜をマスクとしてイオン注入を行うことにより不純物を注入する工程を具備してもよい。
第１導電型ゲート領域を形成する工程において、レジスト膜を、第２導電型トランジスタ形成領域上にも形成し、該レジスト膜、素子分離膜及びゲート電極をマスクとして第１導電型トランジスタ形成領域に位置する半導体基板にイオン注入を行うことにより、第１導電型トランジスタのソース領域及びドレイン領域となる不純物層を形成し、第２導電型ゲート領域を形成する工程において、レジスト膜を、第１導電型トランジスタ形成領域上にも形成し、該レジスト膜、素子分離膜及びゲート電極をマスクとして第２導電型トランジスタ形成領域に位置する半導体基板にイオン注入を行うことにより、第２導電型トランジスタのソース領域及びドレイン領域となる不純物層を形成してもよい。
【００１０】
本発明にかかる他の半導体装置の製造方法は、隣り合う第１導電型トランジスタ及び第２導電型トランジスタそれぞれのゲート電極が繋がっている半導体装置の製造方法であって、
半導体基板上に第１導電型トランジスタ形成領域及び第２導電型トランジスタ形成領域を分離する素子分離膜を形成する工程と、
前記第１導電型トランジスタ形成領域及び前記第２導電型トランジスタ形成領域それぞれにゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上及び前記素子分離膜上に半導体膜を形成する工程と、
前記素子分離膜の一部上及び前記第１導電型トランジスタ形成領域上に位置する前記半導体膜に第１導電型の不純物を注入する工程と、
前記半導体膜をパターニングすることにより、前記素子分離膜上及び前記ゲート絶縁膜上に前記半導体膜からなるゲート電極を形成する工程と、
前記素子分離膜の他の一部上及び前記第２導電型トランジスタ形成領域上に位置する前記ゲート電極に第２導電型の不純物を注入する工程と、
前記ゲート電極の表面にシリサイド膜を形成する工程と
を具備し、
前記ゲート電極に前記第２導電型の不純物を注入する工程において、前記第１導電型の不純物が注入されている前記ゲート電極と前記素子分離膜上で重なるように、前記第２導電型の不純物を注入する。
【００１１】
この半導体装置の製造方法によっても、第１導電型ゲート領域と第２導電型ゲート領域の位置がずれても、ゲート電極には不純物が十分に注入されていない領域は形成されにくい。従ってゲート電極上のいずれの部分においても十分にシリサイド化したシリサイド膜が形成されやすくなる。従ってシリサイド膜の抵抗は高くばらつきにくい。
【００１２】
この半導体装置の製造方法において、半導体膜をパターニングしてゲート電極を形成する工程の後に、第１導電型トランジスタ形成領域に位置する半導体基板に第１導電型の不純物を注入することにより第１導電型トランジスタのソース領域及びドレイン領域となる不純物層を形成する工程をさらに具備し、ゲート電極に第２導電型の不純物を注入する工程において、第２導電型トランジスタ形成領域に位置する半導体基板に第２導電型の不純物を注入することにより第２導電型トランジスタのソース領域及びドレイン領域となる不純物層をさらに形成してもよい。
半導体膜に第１導電型の不純物を注入する工程において、第２導電型トランジスタのチャネル領域から０．５μｍ以上離れるように第１導電型の不純物が注入された半導体膜を形成してもよい。
【００１３】
本発明にかかる半導体装置は、隣り合う第１導電型トランジスタ及び第２導電型トランジスタそれぞれのゲート電極が繋がっている半導体装置であって、
半導体基板上に形成され、第１導電型トランジスタ形成領域及び第２導電型トランジスタ形成領域を分離する素子分離膜と、
前記半導体基板上に位置し、前記第１導電型トランジスタ形成領域及び前記第２導電型トランジスタ形成領域それぞれに形成されたゲート絶縁膜と
前記素子分離膜の一部上及び前記第１導電型チャネルトランジスタ形成領域上に位置する前記ゲート電極に形成され、第１導電型の不純物が導入された第１導電型ゲート領域と、
前記素子分離膜の他の一部上及び前記第２導電型チャネルトランジスタ形成領域上に位置する前記ゲート電極に形成され、第２導電型の不純物が導入された第２導電型ゲート領域と、
前記ゲート電極の表面に形成されたシリサイド膜と
を具備し、
前記素子分離膜上で前記第１導電型ゲート領域の一部に前記第２導電型ゲート領域が重なるように形成されている。
【００１４】
この半導体装置において、シリサイド膜は、コバルトシリサイド膜であってもよい。第１導電型ゲート領域と第２導電型ゲート領域が重なっている部分は、長さが０．１μｍ以上であるのが好ましい。第１導電型ゲート領域と第２導電型ゲート領域が重なっている部分は、いずれのトランジスタが有するソース領域及びドレイン領域の双方から０．１５μｍ以上離れているのが好ましい。第１導電型ゲート領域と第２導電型ゲート領域が重なっている部分は、いずれのトランジスタが有するチャネル領域からも０．２４μｍ以上離れているのが好ましい。
ゲート電極の幅が０．２５μｍ以下である場合、本発明は特に効果を発揮する。
【発明を実施するための形態】
【００１５】
以下、図面を参照して本発明の実施の形態について説明する。図１は第１の実施形態にかかる半導体装置の要部を示す平面図である。この半導体装置において、Ｐチャネルトランジスタ形成領域２ａはＮチャネルトランジスタ形成領域２ｂと隣接している。Ｐチャネルトランジスタ形成領域２ａにはＰチャネルＭＯＳトランジスタのソース領域及びドレイン領域となるＰ型不純物層７ａが形成されており、Ｎチャネルトランジスタ形成領域２ｂにはＮチャネルＭＯＳトランジスタのソース領域及びドレイン領域となるＮ型不純物層７ｂが形成されている。ＰチャネルＭＯＳトランジスタ及びＮチャネルトランジスタは素子分離膜２によって分離されている。
またＰチャネルＭＯＳトランジスタのＰ型ゲート電極とＮチャネルＭＯＳトランジスタのＮ型ゲート電極は、ゲート電極１０として一体的に形成されている。ゲート電極１０は、両端それぞれが素子分離膜２上に位置しており、その間の部分が、素子分離膜２を介してＰチャネルトランジスタ形成領域２ａ及びＮチャネルトランジスタ形成領域２ｂそれぞれを通るようなパターン形状を有する。ゲート電極１０は幅が例えば０．２５μｍ以下であり、ポリシリコンパターン４の上にコバルトシリサイド膜を形成した構造となっている。ポリシリコンパターン４はＰ型ゲート電極に対応するＰ型ゲート領域４ａとＮ型ゲート電極に対応するＮ型ゲート領域４ｂを、オーバーラップ領域４ｃで互いに重なるように設けた構成である。なおゲート電極１０の両側面にはそれぞれ窒化シリコン膜からなるサイドウォール５が形成されている。
またＰチャネルトランジスタ形成領域２ａにはＰ型ゲート領域４ａの下に位置するＰ型チャネル領域２０ａが形成されており、Ｎチャネルトランジスタ形成領域２ｂにはＮ型ゲート領域の下に位置するＮ型チャネル領域２０ｂが形成されている。
【００１６】
次に図２〜図６を用いて図１に示した半導体装置の製造方法について説明する。各図において（ａ）は図１のＡ−Ａ断面に相当する断面図であり、（ｂ）は図１のＢ−Ｂ断面に相当する断面図であり、（ｃ）は図１のＣ−Ｃ断面に相当する断面図である。
【００１７】
まず図２の各図に示すように、ＬＯＣＯＳ法により、半導体基板の一例であるシリコン基板１の上に素子分離膜２を形成する。このとき素子分離膜２にはＰチャネルトランジスタ形成領域２ａ上に位置する開口部及びＮチャネルトランジスタ形成領域２ｂ上に位置する開口部が形成される。次いでＮチャネルトランジスタ形成領域２ｂをレジストパターン（図示せず）で覆った後に、このレジストパターン及び素子分離膜２をマスクとしてシリコン基板１にＮ型不純物のイオンを注入する。そしてレジストパターンを除去し、別のレジストパターン（図示せず）でＰチャネルトランジスタ形成領域２ａを覆う。そしてこのレジストパターンと素子分離膜２をマスクとしてシリコン基板１にＰ型不純物のイオンを注入してからシリコン基板１を熱処理することにより、シリコン基板１に、Ｐチャネルトランジスタ形成領域２ａに位置するＮ型ウェル１ａ及びＮチャネルトランジスタ形成領域２ｂに位置するＰ型ウェル１ｂを形成する。
【００１８】
次いでＰチャネルトランジスタ形成領域２ａ及びＮチャネルトランジスタ形成領域２ｂに、Ｎ型ウェル１ａの上に位置するゲート絶縁膜３ａ及びＰ型ウェル１ｂの上に位置するゲート絶縁膜３ｂを熱酸化法により形成する。次いで素子分離膜２及びゲート絶縁膜３ａ，３ｂを含む全面上にポリシリコン膜を例えばＣＶＤ法により形成する。次いでこのポリシリコン膜の上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像することによりレジストパターンを形成する。次いでこのレジストパターンをマスクとしてポリシリコン膜をエッチングすることにより、ゲート電極１０を構成するポリシリコンパターン４を形成する。ポリシリコンパターン４のパターン形状は、図１で説明したゲート電極１０のパターン形状と同一である。
ここでＮ型ウェル１ａのうちポリシリコンパターン４の下に位置する部分がＰ型チャネル領域２０ａとなり、Ｐ型ウェル１ｂのうちポリシリコンパターン４の下に位置する部分がＮ型チャネル領域２０ｂとなる。
【００１９】
次いでＮチャネルトランジスタ形成領域２ｂをレジストパターン（図示せず）で覆った後、このレジストパターン、素子分離膜２及びポリシリコンパターン４をマスクとして低濃度のＰ型不純物のイオンを注入することにより、Ｐチャネルトランジスタ形成領域２ａにＰ型低濃度不純物層（ＬＤＤ）６ａを形成する。次いでレジストパターンを除去した後、Ｐチャネルトランジスタ形成領域２ａを別のレジストパターン（図示せず）で覆う。次いでこのレジストパターン、素子分離膜２及びポリシリコンパターン４をマスクとして低濃度のＮ型不純物のイオンを注入することにより、Ｎチャネルトランジスタ形成領域２ｂにＮ型低濃度不純物層（ＬＤＤ）６ｂを形成する。
次いでレジストパターンを除去した後、ポリシリコンパターン４の上及び両側面を含む全面上に窒化シリコン膜を例えばＣＶＤ法により形成する。そしてこの窒化シリコン膜をエッチバックすることにより、ポリシリコンパターン４の両側面それぞれにサイドウォール５を形成する。
【００２０】
次いで図３の各図に示すように、Ｐチャネルトランジスタ形成領域２ａの上及びポリシリコンパターン４のうちＰチャネルトランジスタ形成領域２ａ側の部分をレジストパターン１１で覆う。このときレジストパターン１１の端が、Ｐチャネルトランジスタ形成領域２ａとＮチャネルトランジスタ形成領域２ｂの境界より距離Ｌ１ほどＰチャネルトランジスタ形成領域２ａ側に位置するようにする。距離Ｌ１は０．０５μｍ以上であるのが好ましい。ここでレジストパターン１１の端とＰ型チャネル領域２０ａの距離Ｌ２が０．２４μｍより小さくならないようにする。
【００２１】
次いでレジストパターン１１、ポリシリコンパターン４、サイドウォール５及び素子分離膜２をマスクとして自己整合的にＮ型不純物のイオンを注入することにより、Ｎチャネルトランジスタ形成領域２ｂにソース領域及びドレイン領域となるＮ型不純物層７ｂを形成する。このときポリシリコンパターン４のうちレジストパターン１１に覆われていない部分にもＮ型不純物のイオンが注入され、ポリシリコンパターン４にＮ型ゲート領域４ｂが形成される。Ｎ型ゲート領域４ｂはＮチャネルトランジスタ形成領域２ｂ上及び素子分離膜２の一部上に位置するが、Ｎ型ゲート領域４ｂ側の端部は、Ｐチャネルトランジスタ形成領域２ａとＮチャネルトランジスタ形成領域２ｂの境界よりＬ１ほどＰチャネルトランジスタ形成領域２ａ側に位置する。
【００２２】
次いで図４の各図に示すように、レジストパターン１１を除去した後、Ｎチャネルトランジスタ形成領域２ｂの上及びＮ型ゲート領域４ｂをレジストパターン１２で覆う。このときレジストパターン１２の端がＰチャネルトランジスタ形成領域２ａとＮチャネルトランジスタ形成領域２ｂの境界よりＬ３ほどＮチャネルトランジスタ形成領域２ｂ側に位置するようにする。距離Ｌ３は０．０５μｍ以上であるのが好ましい。これにより、Ｎ型ゲート領域４ｂのＰチャネルトランジスタ形成領域２ａ側の端部はレジストパターン１２から例えば０．１μｍ以上露出する。ここでレジストパターン１２の端とＮ型チャネル領域２０ｂの距離Ｌ４が０．２４μｍより近づかないようにする。
【００２３】
次いでレジストパターン１２、ポリシリコンパターン４、サイドウォール５及び素子分離膜２をマスクとして自己整合的にＰ型不純物のイオンを注入することにより、Ｐチャネルトランジスタ形成領域２ａにソース領域及びドレイン領域となるＰ型不純物層７ａを形成する。このときポリシリコンパターン４のうちレジストパターン１２に覆われていない部分にもＰ型不純物のイオンが注入され、ポリシリコンパターン４にＰ型ゲート領域４ａが形成される。Ｐ型ゲート領域４ａはＰチャネルトランジスタ形成領域２ａ上及び素子分離膜２の一部上に位置する。ここでＮ型ゲート領域４ｂの端部がレジストパターン１２から露出しており、露出している部分にはＮ型不純物とＰ型不純物の双方のイオンが注入され、オーバーラップ領域４ｃとなる。オーバーラップ領域４ｃが形成されているため、レジストパターン１１，１２に位置ずれが生じても、ポリシリコンパターン４には、不純物のイオンが注入されていない領域は形成されにくい。
【００２４】
次いで図５の各図に示すように、ポリシリコンパターン４上を含む全面上にコバルト膜８を例えばスパッタリングにより形成する。そしてポリシリコンパターン４及びコバルト膜８をアニール処理することにより、ポリシリコンパターン４上にコバルトシリサイド膜９を形成する。このとき、ポリシリコンパターン４には不純物のイオンが注入されていない領域が形成されにくいため、ポリシリコンパターン４上のすべての部分で十分にシリサイド化したコバルトシリサイド膜９が形成されやすくなる。
次いで図６の各図に示すようにシリサイド化していないコバルト膜８をエッチングにより除去する。
【００２５】
このようにして形成される半導体装置は、図６に示すように以下の断面構造を有する。すなわちシリコン基板１の上においてＰチャネルトランジスタ形成領域２ａ及びＮチャネルトランジスタ形成領域２ｂが素子分離膜２により分離されている。Ｐチャネルトランジスタ形成領域２ａにはＰチャネルＭＯＳトランジスタが形成されており、Ｎチャネルトランジスタ形成領域２ｂにはＮチャネルＭＯＳトランジスタが形成されている。これら２つのゲート電極は互いに繋がっていてゲート電極１０を構成している。ゲート電極１０はポリシリコンパターン４及びコバルトシリサイド膜９から形成されており、両端それぞれが素子分離膜２上に位置しており、その間の部分が、素子分離膜２を介してゲート絶縁膜３ａ，３ｂそれぞれの上を通るようなパターン形状を有する。ゲート電極１０の両側面それぞれにはサイドウォール５が形成されている。またＰチャネルトランジスタ形成領域２ａにはＮ型ウェル１ａが形成されており、Ｎチャネルトランジスタ形成領域２ｂにはＰ型ウェル１ｂが形成されている。Ｎ型ウェル１ａには、ＰチャネルＭＯＳトランジスタのソース領域及びドレイン領域であるＰ型不純物層７ａ、Ｐ型低濃度不純物層６ａ及びゲート電極１０のＰ型ゲート領域４ａが形成されている。またＰ型ウェル１ｂには、ＮチャネルＭＯＳトランジスタのソース領域及びドレイン領域であるＮ型不純物層７ｂ、Ｎ型低濃度不純物層６ｂ及びゲート電極１０のＮ型ゲート領域４ｂが形成されている。Ｐ型ゲート領域４ａ及びＮ型ゲート領域４ｂは、素子分離膜２上でオーバーラップしてオーバーラップ領域４ｃを形成している。
【００２６】
このように本実施形態によれば、ポリシリコンパターン４において、Ｐ型ゲート領域４ａの端部とＮ型ゲート領域４ｂの端部を素子分離膜２上で互いに重ねることにより素子分離膜２上にオーバーラップ領域４ｃを形成したため、ポリシリコンパターン４には不純物のイオンが注入されない領域は形成されにくく、ポリシリコンパターン４中に不純物濃度が低い領域は形成されにくい。このためポリシリコンパターン４の上にコバルト膜を形成してアニール処理すると、ポリシリコンパターン４上のすべての部分で十分にシリサイド化したコバルトシリサイド膜９が形成されやすくなる。従ってコバルトシリサイド膜９の抵抗が高くばらつくことを抑制することができる。
【００２７】
また、レジストパターン１１の端をＰ型チャネル領域２０ａから０．２４μｍ以上離し、レジストパターン１２の端をＮ型チャネル領域２０ｂから０．２４μｍ以上離したため、オーバーラップ領域４ｃはＰ型チャネル領域２０ａ，Ｎ型チャネル領域２０ｂそれぞれから０．２４μｍ以上離れて形成される。このためＰ型ゲート領域４ａのうちＰ型チャネル領域２０ａ上に位置する部分、及びＮ型ゲート領域４ｂのうちＮ型チャネル領域２０ｂ上に位置する部分それぞれには、異なる極性の不純物がオーバーラップ領域４ｃから拡散しにくい。従って不純物の相互拡散によるゲート空乏化は生じにくい。
【００２８】
またポリシリコンパターン４の全面上にＰ型不純物及びＮ型不純物の一方を注入した後、他方の不純物をポリシリコンパターン４の半分に注入することも考えられるが、この場合と比べて本実施形態では、オーバーラップ領域４ｃがＰ型ゲート領域４ａとＮ型ゲート領域４ｂの境界部分に限定されているため、ポリシリコンパターンにおいて不純物の相互拡散によるゲート空乏化が生じにくくなっている。
【００２９】
なお、Ｐ型不純物層７ａの平面形状によっては、オーバーラップ領域４ｃからＰ型不純物層７ａまでの距離が、オーバーラップ領域４ｃからＰチャネルＭＯＳトランジスタのチャネル領域までの距離より短くなることがある。この場合、オーバーラップ領域４ｃを、Ｐ型不純物層７ａまでの距離が０．１５μｍ以上かつチャネル領域までの距離が０．２４μｍ以上となるように形成するのが好ましい。オーバーラップ領域４ｃからＮ型不純物層７ｂまでの距離が、オーバーラップ領域４ｃからＮチャネルＭＯＳトランジスタのチャネル領域までの距離より短くなる場合も同じである。
【００３０】
次に図７〜図１１を用いて第２の実施形態にかかる半導体装置の製造方法について説明する。本実施形態は、第１の実施形態と略同じ構造を有する半導体装置を他の方法で製造するものである。第１の実施形態と同一の構成については同一の符号を付し、説明を省略する。なお図７〜図１１の各図において、（ａ）は図１のＡ−Ａ断面に相当する断面図であり、（ｂ）は図１のＢ−Ｂ断面に相当する断面図であり、（ｃ）は図１のＣ−Ｃ断面に相当する断面図である。
【００３１】
まず図７の各図に示すように、シリコン基板１にＮ型ウェル１ａ、素子分離膜２、ゲート絶縁膜３ａ，３ｂを、第１の実施形態と同一の方法で形成する。次いで素子分離膜２及びゲート絶縁膜３ａ，３ｂを含む全面上にポリシリコン膜１３を例えばＣＶＤ法により形成する。次いでこのポリシリコン膜１３のうちＰチャネルトランジスタ形成領域２ａ側の部分をレジストパターン１４で覆う。このときレジストパターン１４の端が、Ｐチャネルトランジスタ形成領域２ａとＮチャネルトランジスタ形成領域２ｂの境界より距離Ｌ５ほどＰチャネルトランジスタ形成領域２ａ側に位置するようにする。距離Ｌ５は０．１μｍ以上であるのが好ましい。ここでレジストパターン１４の端とＰ型チャネル領域２０ａの距離Ｌ６が０．５μｍより小さくならないようにする。
【００３２】
次いでレジストパターン１４をマスクとしてポリシリコン膜１３にＮ型不純物をイオン注入した後、ポリシリコン膜１３をアニール処理することにより、ポリシリコン膜１３にＮ型領域１３ｂを形成する。Ｎ型領域１３ｂの端部は、Ｐチャネルトランジスタ形成領域２ａとＮチャネルトランジスタ形成領域２ｂの境界よりも距離Ｌ５ほどＰチャネルトランジスタ形成領域２ａ側にずれている。このときＮ型領域１３ｂに注入されるイオンの濃度は、後述するＮ型不純物層７ｂの濃度より高い。またＮ型領域１３ｂの端はＰ型チャネル領域２０ａから０．５μｍ以上離れて形成されている。
【００３３】
次いで図８の各図に示すように、レジストパターン１４を除去する。次いでフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像することによりレジストパターンを形成する。次いでこのレジストパターンをマスクとしてポリシリコン膜１３をエッチングすることにより、ゲート電極１０を構成するポリシリコンパターン４を形成する。このときポリシリコン膜１３のＮ型領域１３ｂはポリシリコンパターン４のＮ型ゲート領域４ｂになる。Ｎ型ゲート領域４ｂの端は、Ｐチャネルトランジスタ形成領域２ａとＮチャネルトランジスタ形成領域２ｂの境界よりも距離Ｌ５ほどＰチャネルトランジスタ形成領域２ａ側にずれている。
【００３４】
次いで図９の各図に示すように、第１の実施形態と同一の方法により、Ｐチャネルトランジスタ形成領域２ａにＰ型低濃度不純物層（ＬＤＤ）６ａを形成するとともに、Ｎチャネルトランジスタ形成領域２ｂにＮ型低濃度不純物層（ＬＤＤ）６ｂを形成する。
【００３５】
次いで図１０の各図に示すように、第１の実施形態と同一の方法により、サイドウォール５を形成する。
そしてＮチャネルトランジスタ形成領域２ｂの上及びポリシリコンパターン４のうちＮチャネルトランジスタ形成領域２ｂ側の部分をレジストパターン１１で覆う。このときレジストパターン１１の端は、例えばＰチャネルトランジスタ形成領域２ａとＮチャネルトランジスタ形成領域２ｂの境界に位置する。次いでレジストパターン１１、ポリシリコンパターン４、サイドウォール５及び素子分離膜２をマスクとしてイオン注入を行うことにより、Ｎチャネルトランジスタ形成領域２ｂにソース領域及びドレイン領域となるＮ型不純物層７ｂを形成する。
【００３６】
次いで図１１の各図に示すように、レジストパターン１１を除去した後、Ｎチャネルトランジスタ形成領域２ｂの上及びＮ型ゲート領域４ｂをレジストパターン１２で覆う。このときレジストパターン１２の端が、Ｐチャネルトランジスタ形成領域２ａとＮチャネルトランジスタ形成領域２ｂの境界に位置するようにする。ここでＮ型ゲート領域４ｂの端部は、Ｐチャネルトランジスタ形成領域２ａとＮチャネルトランジスタ形成領域２ｂの境界より距離Ｌ５ほどＰチャネルトランジスタ形成領域２ａ側にずれているため、距離Ｌ５分ほどレジストパターン１２に覆われずに露出する。
【００３７】
次いで、レジストパターン１２、ポリシリコンパターン４、サイドウォール５及び素子分離膜２をマスクとしてイオン注入を行うことにより、Ｐチャネルトランジスタ形成領域２ａにソース領域及びドレイン領域となるＰ型不純物層７ａを形成する。このときポリシリコンパターン４のうちレジストパターン１２に覆われていない部分にもイオンが注入され、ポリシリコンパターン４にＰ型ゲート領域４ａが形成される。
【００３８】
ここでＮ型ゲート領域４ｂの端部がレジストパターン１２から露出しており、露出している部分にはＮ型不純物とＰ型不純物の双方が注入されるため、長さがＬ５ほどのオーバーラップ領域４ｃが形成される。オーバーラップ領域４ｃが形成されているため、レジストパターン１１，１２に位置ずれが生じても、ポリシリコンパターン４には、イオンが注入されていない領域は形成されにくい。
次いで第１の実施形態と同一の方法により、ポリシリコンパターン４の上にコバルトシリサイド膜９を形成する。
【００３９】
本実施形態においても、第１の実施形態と同一の構造を有する半導体装置を形成することができる。このとき第１の実施形態と同様に、ポリシリコンパターン４上のすべての部分で十分にシリサイド化したコバルトシリサイド膜９が形成されやすくなるため、コバルトシリサイド膜９の抵抗が高くばらつくことを抑制することができる。
またオーバーラップ領域４ｃはＰ型チャネル領域２０ａ寄りに位置しているため、オーバーラップ領域４ｃのＰ型不純物がＮ型ゲート領域４ｂのうちＮ型チャネル領域２０ｂ上に位置する部分に拡散しにくくなり、Ｎ型ゲート領域４ｂにおいてゲート空乏化は生じにくい。さらにオーバーラップ領域４ｃのＮ型不純物のイオンは、濃度が第１の実施形態と比べて高く、かつ図７に示す状態すなわちポリシリコン膜１３の状態において行われるアニール処理により熱拡散するが、オーバーラップ領域４ｃはＰ型チャネル領域２０ａから０．５μｍ以上離れて形成される。このためオーバーラップ領域４ｃのＮ型不純物がＰ型ゲート領域４ａのうちＰ型チャネル領域２０ａ上に位置する部分に拡散しにくくなり、Ｐ型ゲート領域４ａにおいてもゲート空乏化は生じにくい。
【００４０】
なお図７に示す工程において、ポリシリコン膜１３にＮ型領域１３ｂを形成する、しないに関わらず、Ｐチャネルトランジスタ形成領域２ａの上に位置するＰ型領域を形成してもよい。この場合、レジストパターン１４は、ポリシリコン膜１３のうちＮチャネルトランジスタ形成領域２ｂ側の部分を覆い、かつ端部がＰチャネルトランジスタ形成領域２ａとＮチャネルトランジスタ形成領域２ｂの境界よりややＮチャネルトランジスタ形成領域２ｂ側、例えば境界より０．０５μｍ以上Ｎチャネルトランジスタ形成領域２ｂ側に位置するようにする。ここでレジストパターン１４の端が、Ｎ型チャネル領域２０ｂから０．５μｍより近づかないようにする。このようにしても第１の実施形態と同一の効果を得ることができる。
【００４１】
なお、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。
例えば第１の実施形態において、Ｐ型素子領域の上にＮ型ゲート領域を形成し、Ｎ型素子領域の上にＰ型ゲート領域を形成してもよい。この場合、図３で示した工程において、Ｐチャネルトランジスタ形成領域２ａの上及びポリシリコンパターン４のうちＮチャネルトランジスタ形成領域２ｂ側の部分をレジストパターン１１で覆い、イオン注入を行う。また図４で示した工程において、Ｎチャネルトランジスタ形成領域２ｂの上及びポリシリコンパターン４のうちＰチャネルトランジスタ形成領域２ａ側の部分をレジストパターン１２で覆い、イオン注入を行う。このようにしても第１の実施形態と同一の効果を得ることができる。
【図面の簡単な説明】
【００４２】
【図１】第1の実施形態にかかる半導体装置の要部を示す平面図。
【図２】図１に示した半導体装置の製造方法を示す図であり、（ａ）は図１のＡ−Ａ断面に相当する断面図であり、（ｂ）は図１のＢ−Ｂ断面に相当する断面図であり、（ｃ）は図１のＣ−Ｃ断面に相当する断面図。
【図３】図１の次の工程を示す図であり、（ａ）は図１のＡ−Ａ断面に相当する断面図であり、（ｂ）は図１のＢ−Ｂ断面に相当する断面図であり、（ｃ）は図１のＣ−Ｃ断面に相当する断面図。
【図４】図３の次の工程を示す図であり、（ａ）は図１のＡ−Ａ断面に相当する断面図であり、（ｂ）は図１のＢ−Ｂ断面に相当する断面図であり、（ｃ）は図１のＣ−Ｃ断面に相当する断面図。
【図５】図４の次の工程を示す図であり、（ａ）は図１のＡ−Ａ断面に相当する断面図であり、（ｂ）は図１のＢ−Ｂ断面に相当する断面図であり、（ｃ）は図１のＣ−Ｃ断面に相当する断面図。
【図６】図５の次の工程を示す図であり、（ａ）は図１のＡ−Ａ断面に相当する断面図であり、（ｂ）は図１のＢ−Ｂ断面に相当する断面図であり、（ｃ）は図１のＣ−Ｃ断面に相当する断面図。
【図７】第２の実施形態にかかる半導体装置の製造方法を示す図であり、（ａ）は図１のＡ−Ａ断面に相当する断面図であり、（ｂ）は図１のＢ−Ｂ断面に相当する断面図であり、（ｃ）は図１のＣ−Ｃ断面に相当する断面図。
【図８】図７の次の工程を示す図であり、（ａ）は図１のＡ−Ａ断面に相当する断面図であり、（ｂ）は図１のＢ−Ｂ断面に相当する断面図であり、（ｃ）は図１のＣ−Ｃ断面に相当する断面図。
【図９】図８の次の工程を示す図であり、（ａ）は図１のＡ−Ａ断面に相当する断面図であり、（ｂ）は図１のＢ−Ｂ断面に相当する断面図であり、（ｃ）は図１のＣ−Ｃ断面に相当する断面図。
【図１０】図９の次の工程を示す図であり、（ａ）は図１のＡ−Ａ断面に相当する断面図であり、（ｂ）は図１のＢ−Ｂ断面に相当する断面図であり、（ｃ）は図１のＣ−Ｃ断面に相当する断面図。
【図１１】図１０の次の工程を示す図であり、（ａ）は図１のＡ−Ａ断面に相当する断面図であり、（ｂ）は図１のＢ−Ｂ断面に相当する断面図であり、（ｃ）は図１のＣ−Ｃ断面に相当する断面図。
【図１２】（ａ）は従来の半導体装置の製造方法を示す断面図、（ｂ）は（ａ）の次の工程を示す断面図、（ｃ）は（ｂ）の次の工程を示す断面図。
【符号の説明】
【００４３】
１，１０１…シリコン基板、１ａ，１０１ａ…Ｎ型ウェル、１ｂ，１０１ｂ…Ｐ型ウェル、２，１０２…素子分離膜、２ａ，１０２ａ…Ｐチャネルトランジスタ形成領域、２ｂ，１０２ｂ…Ｎチャネルトランジスタ形成領域、３ａ，３ｂ，１０３ａ，１０３ｂ…ゲート絶縁膜、４，１０４…ポリシリコンパターン、４ａ，１０４ａ…Ｐ型ゲート領域、４ｂ，１０４ｂ…Ｎ型ゲート領域、４ｃ…オーバーラップ領域、５…サイドウォール、６ａ…Ｐ型低濃度拡散層、６ｂ…Ｎ型低濃度拡散層、７ａ…Ｐ型不純物層、７ｂ…Ｎ型不純物層、８…コバルト膜、９，１０９…コバルトシリサイド膜、１０…ゲート電極、１１，１２，１４，１１０，１１２…レジストパターン、１３…ポリシリコン膜、１３ｂ…Ｎ型領域、２０ａ…Ｐ型チャネル領域、２０ｂ…Ｎ型チャネル領域、１０４ｃ…不純物が不十分な領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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