(57)【要約】【課題】  配線と強誘電体キャパシタの電極との接続が良好な半導体装置及びその製造方法を提供する。【解決手段】  強誘電体キャパシタを覆う層間絶縁膜が形成され、この層間絶縁膜にキャパシタ電極まで到達するコンタクトホールが形成されている。そして、コンタクトホールを介してキャパシタ電極に接続された配線が層間絶縁膜上に形成されている。コンタクトホールの平面形状は、正八角形、正方形の４角が丸められた形状、隣り合う変の長さが異なる八角形、円形等である。【選択図】  図７
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上方に形成された強誘電体キャパシタと、
前記強誘電体キャパシタを覆い、前記強誘電体キャパシタの電極まで到達する孔が形成された層間絶縁膜と、
前記層間絶縁膜上に形成され、前記孔を介して前記電極に接続された配線と、
を有し、
前記孔の平面形状は、
（１）全ての角の内角が鈍角となっている多角形、
（２）曲がる方向が常に前記孔の内側となっている閉曲線、及び
（３）線分と曲がる方向が常に前記孔の内側となっている曲線とから構成され、線分と曲線との交点では曲線の接線と線分とのなす角度が鈍角となっており、２本の線分の交点ではその内角が鈍角となっている形状、
からなる群から選択された１種であることを特徴とする半導体装置。
【請求項２】
前記孔の径は、最も小さい部分で１．０μｍ以上であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記配線はＡｌ配線であり、前記配線と前記電極との間にバリアメタル膜が形成されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記バリアメタル膜はＴｉＮ膜であることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記電極は、白金族系金属又はその酸化物を含有することを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
半導体基板の上方に強誘電体キャパシタを形成する工程と、
前記強誘電体キャパシタを覆う層間絶縁膜を形成する工程と、
前記層間絶縁膜に前記強誘電体キャパシタの電極まで到達する孔を形成する工程と、
前記層間絶縁膜上に、前記孔を介して前記電極に接続される配線を形成する工程と、
を有し、
前記孔を形成する工程において、前記孔の平面形状を、
（１）全ての角の内角が鈍角となっている多角形、
（２）曲がる方向が常に前記孔の内側となっている閉曲線、及び
（３）線分と曲がる方向が常に前記孔の内側となっている曲線とから構成され、線分と曲線との交点では曲線の接線と線分とのなす角度が鈍角となっており、２本の線分の交点ではその内角が鈍角となっている形状、
からなる群から選択された１種とすることを特徴とする半導体装置の製造方法。
【請求項７】
前記孔の径を、最も小さい部分で１．０μｍ以上とすることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記配線をＡｌ配線とし、前記配線を形成する前に前記配線と前記電極との間にバリアメタル膜を形成することを特徴とする請求項６又は７に記載の半導体装置の製造方法。
【請求項９】
前記バリアメタル膜をＴｉＮ膜とすることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記電極を、白金族系金属又はその酸化物を含有するものとすることを特徴とする請求項６乃至９のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体メモリに好適な半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
強誘電体キャパシタを用いた半導体装置では、強誘電体膜の特性改善のために、キャパシタ膜を形成した後に酸素雰囲気中でのアニール処理が必須となっている。このため、強誘電体膜を挟むキャパシタ電極の材料としては、酸化しにくい材料か、酸化しても十分な導電性を確保できる材料が用いられている。そして、このような材料として、Ｐｔ、Ｉｒ等の白金族系金属や、ＩｒＯx等の白金族元素の酸化物が用いられている。
【０００３】
また、強誘電体キャパシタと他の素子との接続のために、強誘電体キャパシタを覆うように層間絶縁膜が形成され、この層間絶縁膜にキャパシタ電極まで到達するコンタクトホールが形成され、このコンタクトホールを介してキャパシタ電極に接する配線が層間絶縁膜上に形成されている。このような配線の材料としては、メモリ等の他の半導体装置でも用いられているＡｌが一般的に使用されている。また、コンタクトホールの平面形状は正方形である。また、強誘電体膜の厚さは、他の素子を構成する膜等と比較すると厚く、強誘電体キャパシタの鉛直方向のサイズ（厚さ）は比較的大きい。このため、キャパシタ電極まで達するコンタクトホールは深い。
【０００４】
その一方で、ＡｌとＰｔ等の白金族系金属との間には反応が生じるため、下記特許文献１（特許第３０４５９２８号明細書）や下記特許文献２（特許第３１６５０９３号明細書）に記載されているように、ＴｉＮ膜等のバリアメタル膜がキャパシタ電極とＡｌ配線との間に成膜されている。
【０００５】
しかしながら、従来、上述のように深いコンタクトホール内に形成されたＴｉＮ膜のカバレッジは良好とはいえず、反応が抑制されきれずに、ＰｔとＡｌとの反応が生じることがある。この結果、コンタクト不良が引き起こされたり、上方への大きな盛り上がりが発生したりして、上層配線に影響が及ぶこともある。
【０００６】
【特許文献１】特許第３０４５９２８号明細書
【特許文献２】特許第３１６５０９３号明細書
【特許文献３】特開平４−１６２６５２号公報
【特許文献４】特開２００１−３５１９２０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、配線と強誘電体キャパシタの電極との接続が良好な半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本願発明者は、前記課題を解決すべく鋭意検討を重ねた結果、以下に示す発明の諸態様に想到した。
【０００９】
本発明に係る半導体装置は、半導体基板と、前記半導体基板の上方に形成された強誘電体キャパシタと、前記強誘電体キャパシタを覆い、前記強誘電体キャパシタの電極まで到達する孔が形成された層間絶縁膜と、前記層間絶縁膜上に形成され、前記孔を介して前記電極に接続された配線と、を有している。そして、本願発明に係る半導体装置は、前記孔の平面形状は、（１）全ての角の内角が鈍角となっている多角形、（２）曲がる方向が常に前記孔の内側となっている閉曲線、及び（３）線分と曲がる方向が常に前記孔の内側となっている曲線とから構成され、線分と曲線との交点では曲線の接線と線分とのなす角度が鈍角となっており、２本の線分の交点ではその内角が鈍角となっている形状、からなる群から選択された１種であることを特徴とする。
【００１０】
本発明に係る半導体装置の製造方法では、半導体基板の上方に強誘電体キャパシタを形成した後、前記強誘電体キャパシタを覆う層間絶縁膜を形成する。次に、前記層間絶縁膜に前記強誘電体キャパシタの電極まで到達する孔を形成する。次いで、前記層間絶縁膜上に、前記孔を介して前記電極に接続される配線を形成する。そして、本発明に係る半導体装置の製造方法は、前記孔を形成する工程において、前記孔の平面形状を、（１）全ての角の内角が鈍角となっている多角形、（２）曲がる方向が常に前記孔の内側となっている閉曲線、及び（３）線分と曲がる方向が常に前記孔の内側となっている曲線とから構成され、線分と曲線との交点では曲線の接線と線分とのなす角度が鈍角となっており、２本の線分の交点ではその内角が鈍角となっている形状、からなる群から選択された１種とすることを特徴とする。
【発明の効果】
【００１１】
本発明によれば、強誘電体キャパシタまで到達する孔の平面形状を適切に規定しているため、その内部に形成する膜のカバレッジが良好なものとすることができる。従って、電極及び配線の材料として互いに反応を起こし得るものを用いる場合でも、良好なカバレッジでバリアメタル膜をそれらの間に形成することができるため、反応を未然に防止することができる。このため、剥がれ及び変形等の不具合を回避して良好な特性の半導体装置を得ることができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施形態について添付の図面を参照して具体的に説明する。
【００１３】
以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。図１は、本発明の実施形態に係る強誘電体メモリ（半導体装置）のメモリセルアレイの構成を示す回路図である。
【００１４】
このメモリセルアレイには、一の方向に延びる複数本のビット線１０３、並びにビット線１０３が延びる方向に対して垂直な方向に延びる複数本のワード線１０４及びプレート線１０５が設けられている。また、これらのビット線１０３、ワード線１０４及びプレート線１０５が構成する格子と整合するようにして、複数個の本実施形態に係る強誘電体メモリのメモリセルがアレイ状に配置されている。各メモリセルには、強誘電体キャパシタ１０１及びＭＯＳトランジスタ１０２が設けられている。
【００１５】
ＭＯＳトランジスタ１０２のゲートはワード線１０４に接続されている。また、ＭＯＳトランジスタ１０２の一方のソース・ドレインはビット線１０３に接続され、他方のソース・ドレインは強誘電体キャパシタ１０１の一方の電極に接続されている。そして、強誘電体キャパシタ１０１の他方の電極がプレート線１０５に接続されている。なお、各ワード線１０４及びプレート線１０５は、それらが延びる方向と同一の方向に並ぶ複数個のＭＯＳトランジスタ１０２により共有されている。同様に、各ビット線１０３は、それが延びる方向と同一の方向に並ぶ複数個のＭＯＳトランジスタ１０２により共有されている。ワード線１０４及びプレート線１０５が延びる方向、ビット線１０３が延びる方向は、夫々行方向、列方向とよばれることがある。
【００１６】
このように構成された強誘電体メモリのメモリセルアレイでは、強誘電体キャパシタ１０１に設けられた強誘電体膜の分極状態に応じて、データが記憶される。
【００１７】
次に、本発明の実施形態に係る半導体装置（強誘電体メモリ）の製造方法について説明する。但し、ここでは、便宜上、半導体装置の構造、特に断面構造については、その製造方法と共に説明する。図２乃至図６は、本発明の実施形態に係る半導体装置（強誘電体メモリ）の製造方法を工程順に示す断面図である。
【００１８】
本実施形態においては、先ず、図２（ａ）に示すように、Ｓｉ基板等の半導体基板１の表面に、素子活性領域を区画する素子分離絶縁膜２を、例えばロコス（ＬＯＣＯＳ：Local Oxidation of Silicon）法により形成する。次に、素子分離絶縁膜２により区画された素子活性領域内に、ゲート絶縁膜３、ゲート電極４、シリサイド層５、サイドウォール６、並びに低濃度拡散層２１及び高濃度拡散層２２からなるソース・ドレイン拡散層を備えたトランジスタ（ＭＯＳＦＥＴ）を形成する。次いで、全面に、シリコン酸窒化膜７を、ＭＯＳＦＥＴを覆うようにして形成し、更に全面にシリコン酸化膜８を形成する。シリコン酸窒化膜７は、シリコン酸化膜８を形成する際のゲート絶縁膜３等の水素劣化を防止するために形成されている。
【００１９】
その後、シリコン酸化膜８上に下部電極膜９及び強誘電体膜１０を順次形成する。下部電極膜９は、例えばＴｉ膜及びその上に形成されたＰｔ膜から構成される。また、強誘電体膜１０は、例えばＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3）膜から構成される。続いて、強誘電体膜１０の結晶化アニールを酸素雰囲気中で行う。次に、強誘電体膜１０上に上部電極膜を形成し、これをパターニングすることにより、上部電極１１を形成する。上部電極は、例えばＩｒＯx膜からなる。次いで、エッチングを用いたパターニングによる損傷を回復させるための酸素アニールを行う。
【００２０】
その後、図２（ｂ）に示すように、レジストマスクを用いて強誘電体膜１０のパターニングをスパッタリングで行うことにより、容量絶縁膜を形成する。続いて、剥がれ防止用の酸素アニールを行う。次に、図２（ｃ）に示すように、保護膜としてＡｌ2Ｏ3膜１２をスパッタ法にて全面に形成する。次いで、スパッタリングによる損傷を緩和するために、酸素アニールを行う。保護膜により、外部からの水素の強誘電体キャパシタへの侵入が防止される。
【００２１】
その後、図３（ａ）に示すように、レジストマスクを用いてＡｌ2Ｏ3膜１２及び下部電極膜９のパターニングをスパッタリングで行うことにより、下部電極を形成する。続いて、剥がれ防止用の酸素アニールを行う。次に、図３（ｂ）に示すように、保護膜としてＡｌ2Ｏ3膜１３をスパッタ法にて全面に形成する。次いで、キャパシタリークを低減させるために、酸素アニールを行う。
【００２２】
その後、図４（ａ）に示すように、例えばシリコン酸化膜からなる層間絶縁膜１４を全面に形成する。層間絶縁膜１４の厚さは、例えば１．５μｍ程度である。続いて、図４（ｂ）に示すように、ＣＭＰ（化学機械的研磨）法により、層間絶縁膜１４の平坦化を行う。次に、Ｎ2Ｏガスを用いたプラズマ処理を行う。次いで、トランジスタの高濃度拡散層２２まで到達するコンタクトホールを、層間絶縁膜１４、Ａｌ2Ｏ3膜１３、シリコン酸化膜８及びシリコン酸窒化膜７に形成する。その後、スパッタ法により、ＴｉＮ膜を連続してコンタクトホール内に形成することにより、バリアメタル膜（図示せず）を形成する。続いて、更に、コンタクトホール内に、ＣＶＤ（化学気相成長）法にてＷ膜を埋め込み、ＣＭＰ法によりＷ膜の平坦化を行うことにより、Ｗプラグ１５を形成する。
【００２３】
次に、図５（ａ）に示すように、Ｗプラグ１５の酸化防止膜としてＳｉＯＮ膜１６を、例えばプラズマ増速ＣＶＤ法により形成する。次いで、図５（ｂ）に示すように、上部電極１１まで到達するコンタクトホール１９及び下部電極（下部電極膜９）まで到達するコンタクトホール１９を、ＳｉＯＮ膜１６、層間絶縁膜１４、Ａｌ2Ｏ3膜１３及びＡｌ2Ｏ3膜１２に形成する。その後、損傷を回復させるために、酸素アニールを行う。
【００２４】
本実施形態では、上部電極１１まで到達するコンタクトホール１９及び下部電極（下部電極膜９）まで到達するコンタクトホール１９の平面形状を、図７(ａ)に示すように、例えば正八角形とする。
【００２５】
その後、図６（ａ）に示すように、ＳｉＯＮ膜１６をエッチバックにより全面にわたって除去することにより、Ｗプラグ１５の表面を露出させる。続いて、図６（ｂ）に示すように、上部電極１１の表面の一部、下部電極（下部電極膜９）の表面の一部、及びＷプラグ１５の表面が露出した状態で、例えばＴｉＮ膜及びＡｌ膜を順次形成し、Ａｌ膜及びＴｉＮ膜のパターニングを行うことにより、Ａｌ配線１８及びＴｉＮからなるバリアメタル膜１７を形成する。このとき、例えば、Ｗプラグ１５と上部電極１１とをＡｌ配線１８で互いに接続する。
【００２６】
その後、更に、層間絶縁膜の形成、コンタクトプラグの形成及び下から第２層目以降の配線の形成等を行う。そして、例えばＴＥＯＳ酸化膜及びＳｉＮ膜からなるカバー膜を形成して強誘電体キャパシタを有する強誘電体メモリを完成させる。
【００２７】
このような本実施形態においては、上述のように、キャパシタ電極（下部電極及び上部電極）まで達するコンタクトホール１９の平面形状を正八角形としている。正八角形の内角は１３５°であり、従来の正方形の内角（９０°）と比較すると大きく、バリアメタル膜１７を構成するＴｉＮ膜が高いカバレッジでコンタクトホール１９内に形成される。このため、従来の半導体装置と比較すると、キャパシタ電極を構成するＰｔと配線を構成するＡｌとの反応が極めて発生しにくい。従って、従来、生じていたようなコンタクト不良の発生及びコンタクト部近傍の変形等を回避することができる。
【００２８】
なお、キャパシタ電極まで到達するコンタクトホールの平面形状は正八角形に限定されるものではなく、例えば円形や正五角形以上の正多角形でもよい。また、多角形の場合（線分から構成されている場合）には、全ての角の内角が鈍角となっており、閉曲線から構成されている場合には、その曲がる方向が常にコンタクトホールの内側となっていればよい。また、線分及び曲線が混在して構成されている場合には、上記の条件の他に、それらの交点において、曲線の接線と線分とのなす角度が鈍角となっていればよい。例えば、図７（ｂ）に示すように、正方形の４角が丸められた形状でもよく、図７（ｃ）に示すように、隣り合う変の長さが異なる八角形でもよく、図７（ｄ）に示すように、円でもよい。図７（ｂ）は線分及び曲線が混在する場合の一例を示し、図７（ｃ）は平面形状が線分から構成されている場合の一例を示し、図７（ｄ）は平面形状が曲線から構成されている場合の一例を示している。また、図示しないが、コンタクトホールの形状は、楕円、各角の内角が鈍角の多角形、又はかかる多角形の角に面取りがされるか、若しくは丸みが形成された形状等でもよい。更に、コンタクトホールの大きさについては、例えば最も短い径が１．０μｍ以上となるようにする。なお、これらのコンタクトホールを形成する際には、層間絶縁膜上に、形成しようとするコンタクトホールと同じ平面形状（正八角形、円形等）の開口部を有するレジストパターンを形成し、これをマスクとして層間絶縁膜のエッチングを行い、その後レジストパターンの除去を行えばよい。
【００２９】
また、コンタクトホールを上述のような形状とすることにより、コンタクトホールの角部に応力（ストレス）が集中しにくくなるという効果も得られる。強誘電体キャパシタを備えた半導体装置の製造に当たっては、キャパシタ電極に接する配線を形成した後にも、複数回の熱処理を行うことが多い。そして、コンタクトホールの平面形状が従来のような正方形である場合には、この熱処理の際に角部にストレスが集中して剥がれが生じることがある。これに対し、本実施形態によれば、このようなストレスを分散させることができるため、ストレスに伴う剥がれ等を防止することもできる。
【００３０】
また、上述の実施形態では、プレーナ型の強誘電体キャパシタを作製しているが、本発明をスタック型の強誘電体キャパシタに適用してもよい。この場合、ＭＯＳＦＥＴ等のトランジスタに接続されたＷプラグ等のコンタクトプラグは、例えば強誘電体キャパシタの下部電極に接続される。
【００３１】
なお、上記特許文献３（特開平４−１６２６５２号公報）には、剥がれを防止するために、コンタクトホールの平面形状のアスペクト比を調整することが記載されている。しかし、この方法では、コンタクトホールの角にかかるストレスは改善されておらず、配線を形成した後の熱処理工程等を経ていくうちに、コンタクトホールの角部にストレスが集中して電極と配線との界面で剥がれが生じてしまう。
【００３２】
また、特開２００１−３５１９２０号公報には、パッド電極に荷重又は衝撃力が加わった際の周囲の絶縁膜におけるクラックの発生を防止することを目的として、パッド電極用の開口部の平面形状を略円形等にすることが記載されている。しかし、キャパシタ電極まで到達する孔（コンタクトホール）とパッド開口部とでは、用途も大きさも相違しており、パッド開口部の平面形状を略円形等にすることが記載されていたとしても、配線とキャパシタ電極との接続を良好にすることを目的としてコンタクトホールの形状を円形等にすることに容易に想到することはできない。
【００３３】
以下、本発明の諸態様を付記としてまとめて記載する。
【００３４】
（付記１）
半導体基板と、
前記半導体基板の上方に形成された強誘電体キャパシタと、
前記強誘電体キャパシタを覆い、前記強誘電体キャパシタの電極まで到達する孔が形成された層間絶縁膜と、
前記層間絶縁膜上に形成され、前記孔を介して前記電極に接続された配線と、
を有し、
前記孔の平面形状は、
（１）全ての角の内角が鈍角となっている多角形、
（２）曲がる方向が常に前記孔の内側となっている閉曲線、及び
（３）線分と曲がる方向が常に前記孔の内側となっている曲線とから構成され、線分と曲線との交点では曲線の接線と線分とのなす角度が鈍角となっており、２本の線分の交点ではその内角が鈍角となっている形状、
からなる群から選択された１種であることを特徴とする半導体装置。
【００３５】
(付記２)
前記孔の径は、最も小さい部分で１．０μｍ以上であることを特徴とする付記１に記載の半導体装置。
【００３６】
（付記３）
前記配線はＡｌ配線であり、前記配線と前記電極との間にバリアメタル膜が形成されていることを特徴とする付記１又は２に記載の半導体装置。
【００３７】
（付記４）
前記バリアメタル膜はＴｉＮ膜であることを特徴とする付記３に記載の半導体装置。
【００３８】
（付記５）
前記電極は、白金族系金属又はその酸化物を含有することを特徴とする付記１乃至４のいずれか１項に記載の半導体装置。
【００３９】
（付記６）
前記孔の形状は、円又は正五角形状の正多角形であることを特徴とする付記１乃至５のいずれか１項に記載の半導体装置。
【００４０】
（付記７）
半導体基板の上方に強誘電体キャパシタを形成する工程と、
前記強誘電体キャパシタを覆う層間絶縁膜を形成する工程と、
前記層間絶縁膜に前記強誘電体キャパシタの電極まで到達する孔を形成する工程と、
前記層間絶縁膜上に、前記孔を介して前記電極に接続される配線を形成する工程と、
を有し、
前記孔を形成する工程において、前記孔の平面形状を、
（１）全ての角の内角が鈍角となっている多角形、
（２）曲がる方向が常に前記孔の内側となっている閉曲線、及び
（３）線分と曲がる方向が常に前記孔の内側となっている曲線とから構成され、線分と曲線との交点では曲線の接線と線分とのなす角度が鈍角となっており、２本の線分の交点ではその内角が鈍角となっている形状、
からなる群から選択された１種とすることを特徴とする半導体装置の製造方法。
【００４１】
（付記８）
前記孔の径を、最も小さい部分で１．０μｍ以上とすることを特徴とする付記７に記載の半導体装置の製造方法。
【００４２】
（付記９）
前記配線をＡｌ配線とし、前記配線を形成する前に前記配線と前記電極との間にバリアメタル膜を形成することを特徴とする付記７又は８に記載の半導体装置の製造方法。
【００４３】
（付記１０）
前記バリアメタル膜をＴｉＮ膜とすることを特徴とする付記９に記載の半導体装置の製造方法。
【００４４】
（付記１１）
前記電極を、白金族系金属又はその酸化物を含有するものとすることを特徴とする付記７乃至１０のいずれか１項に記載の半導体装置の製造方法。
【００４５】
（付記１２）
前記孔の形状を、円又は正五角形状の正多角形とすることを特徴とする付記７乃至１１のいずれか１項に記載の半導体装置の製造方法。
【００４６】
（付記１３）
前記孔を形成する工程は、
前記層間絶縁膜上に、形成しようとする孔と同じ平面形状の開口部を備えたマスクを形成する工程と、
前記マスクを用いて前記層間絶縁膜のエッチングを行う工程と、
前記マスクを除去する工程と、
を有することを特徴とする付記７乃至１２のいずれか１項に記載の半導体装置の製造方法。
【図面の簡単な説明】
【００４７】
【図１】本発明の実施形態に係る強誘電体メモリ（半導体装置）のメモリセルアレイの構成を示す回路図である。
【図２】本発明の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図３】図２に引き続き、本発明の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】図３に引き続き、本発明の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図５】図４に引き続き、本発明の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図６】図５に引き続き、本発明の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図７】コンタクトホールの平面形状の例を示す模式図である。
【符号の説明】
【００４８】
１：半導体基板
２：素子分離絶縁膜
３：ゲート絶縁膜
４：ゲート電極
５：シリサイド層
６：サイドウォール
７：シリコン酸窒化膜
８：シリコン酸化膜
９：下部電極膜
１０：強誘電体膜
１１：上部電極
１２、１３：Ａｌ2Ｏ3膜
１４：層間絶縁膜
１５：Ｗプラグ
１６：ＳｉＯＮ膜
１７：バリアメタル膜
１８：Ａｌ配線
１９：コンタクトホール
１０１：強誘電体キャパシタ
１０２：ＭＯＳトランジスタ
１０３：ビット線
１０４：ワード線
１０５：プレート線
【図１】
2005116756.tif 000003
【図２】
2005116756.tif 000004
【図３】
2005116756.tif 000005
【図４】
2005116756.tif 000006
【図５】
2005116756.tif 000007
【図６】
2005116756.tif 000008
【図７】
2005116756.tif 000009