(57)【要約】  【課題】  誤読み出しの可能性を低減した信頼性の高いデータ読み出しモードを持つ半導体記憶装置を提供する。  【解決手段】  半導体記憶装置は、複数個直列接続された電気的書き換え可能なメモリセルを有し、その直列接続されたメモリセルの両端がそれぞれ選択トランジスタを介してデータ転送線及び基準電位線に接続されるメモリセルユニットを備え、前記メモリセルユニット内の選択メモリセルにそのデータに応じてメモリセルがオン又はオフになる読み出し電圧を印加し、残りの非選択メモリセルにそのデータによらずメモリセルがオンするパス電圧を印加し、前記選択トランジスタをオンにして、前記データ転送線と基準電位線との間の電流の有無又は大小を検出して前記選択メモリセルのデータを判定するデータ読み出しモードを有しかつ、前記データ読み出しモードにおいて、前記選択メモリセルのソース側にある非選択メモリセルに印加されるパス電圧はその非選択メモリセルの数が多い程高く設定される。  【選択図】  図１
2005327409.tif 000002
【特許請求の範囲】
【請求項１】
複数個直列接続された電気的書き換え可能なメモリセルを有し、その直列接続されたメモリセルの両端がそれぞれ選択トランジスタを介してデータ転送線及び基準電位線に接続されるメモリセルユニットを備え、
前記メモリセルユニット内の選択メモリセルにそのデータに応じてメモリセルがオン又はオフになる読み出し電圧を印加し、残りの非選択メモリセルにそのデータによらずメモリセルがオンするパス電圧を印加し、前記選択トランジスタをオンにして、前記データ転送線と基準電位線との間の電流の有無又は大小を検出して前記選択メモリセルのデータを判定するデータ読み出しモードを有しかつ、
前記データ読み出しモードにおいて、前記選択メモリセルのソース側にある非選択メモリセルに印加されるパス電圧はその非選択メモリセルの数が多い程高く設定される
ことを特徴とする半導体記憶装置。
【請求項２】
複数個直列接続された電気的書き換え可能なメモリセルを有し、その直列接続されたメモリセルの両端がそれぞれ選択トランジスタを介してデータ転送線及び基準電位線に接続されるメモリセルユニットを備え、
前記メモリセルユニット内の選択メモリセルにそのデータに応じてメモリセルがオン又はオフになる読み出し電圧を印加し、残りの非選択メモリセルにそのデータによらずメモリセルがオンするパス電圧を印加し、前記選択トランジスタをオンにして、前記データ転送線と基準電位線との間の電流の有無又は大小を検出して前記選択メモリセルのデータを判定するデータ読み出しモードを有しかつ、
前記データ読み出しモードにおいて、前記選択メモリセルのドレイン側にある非選択メモリセルに印加される第１のパス電圧と、ソース側にある非選択メモリセルに印加される第２のパス電圧がそれぞれ、前記選択メモリセルの前記メモリセルユニット内の位置に応じて切り換えられる
ことを特徴とする半導体記憶装置。
【請求項３】
前記第１のパス電圧は、前記選択メモリセルのドレイン側にある非選択メモリセルの数が多い程高く設定され、前記第２のパス電圧は、前記選択メモリセルのソース側にある非選択メモリセルの数が多い程高く設定される
ことを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
制御ゲートがそれぞれ異なるデータ制御線に接続された、複数個直列接続された電気的書き換え可能なメモリセルを有し、その両端がそれぞれ選択トランジスタを介してデータ転送線と基準電位線に接続されるメモリセルユニットと、
動作モードに応じて前記データ制御線に与えられる種々の制御電圧を発生する内部電圧発生回路と、
アドレス入力に応じて、前記内部電圧発生回路が出力する電圧を転送して前記データ制御線を駆動するデータ制御線駆動回路と、
前記データ転送線に接続されて、前記メモリセルユニットを貫通する読み出し電流を検出することによって選択メモリセルのデータを判定するセンスアンプ回路とを備え、
前記内部電圧発生回路は、データ読み出し時に選択データ制御線により駆動される選択メモリセルのドレイン側にある非選択データ制御線に与えるための、データ制御線の選択アドレスに応じてレベルが切り換えられる第１のパス電圧を出力する第１のパス電圧発生回路と、データ読み出し時に選択データ制御線より駆動される選択メモリセルのソース側にある非選択データ制御線に与えるための、データ制御線の選択アドレスに応じてレベルが切り換えられる第２のパス電圧を出力する第２のパス電圧発生回路とを有する
ことを特徴とする半導体記憶装置。
【請求項５】
前記第１のパス電圧は、前記選択メモリセルのドレイン側にある非選択データ制御線数が多い程高く設定され、第２のパス電圧は、前記選択メモリセルのソース側にある非選択データ制御線数が多い程高く設定される
ことを特徴とする請求項４記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、直列接続された複数のメモリセルを有するメモリセルユニットを用いて構成される半導体記憶装置に関する。
【背景技術】
【０００２】
ＥＥＰＲＯＭのメモリセルは通常、半導体基板に電荷蓄積層と制御ゲートを積層したＭＩＳＦＥＴ構造を有する。このメモリセルは、電荷蓄積層に電荷を注入した状態と、その電荷を放出した状態とのしきい値の差によりデータを不揮発に記憶する。電荷の注入、放出は、電荷蓄積層と基板チャネルとの間のトンネル絶縁膜を介してトンネル電流によって行われる。ＥＥＰＲＯＭのなかで、複数のメモリセルを直列接続してＮＡＮＤセルユニットを構成する、いわゆるＮＡＮＤ型ＥＥＰＲＯＭは、ＮＯＲ型ＥＥＰＲＯＭと比べて選択トランジスタ数が少なくて済むことから、高密度化が可能である。
【０００３】
ＮＡＮＤ型ＥＥＰＲＯＭのデータ消去は通常ブロック単位で行われ、データ書き込みはページ単位で行われる（例えば、特許文献１参照）。
【０００４】
ＮＡＮＤ型ＥＥＰＲＯＭのデータ読み出しは、ＮＡＮＤセル内の選択されたメモリセルの制御ゲートにしきい値判定を行うための読み出し電圧を印加し、残りの非選択メモリセルの制御ゲートには、データによらずメモリセルをオンさせる、読み出し電圧より高いパス電圧を印加して、ＮＡＮＤセルユニットを貫通する“読み出し電流”を検出することにより行われる。しかしこの読み出し電流は、選択メモリセルのデータが同じであっても、非選択メモリセルのデータ状態及び選択メモリセルのＮＡＮＤセル内の位置によって異なる。また、メモリセルを通過した電荷量の多寡によってデータ読み出しを行うために、メモリセルの見かけ上のしきい値が変化してしまうという問題がある。
【０００５】
選択メモリセルのデータ状態と選択メモリセルの位置に応じて読み出し電流に差が生じることを、図面を用いて具体的に説明する。図１８Ａと図１８Ｂは、１６個のメモリセルＭ０〜Ｍ１５を直列接続して構成されるＮＡＮＤセルユニットＮＵについて、それぞれ異なる読み出し条件を示している。ＮＡＮＤセルユニットＮＵの一端は、選択トランジスタＳ１を介してデータ転送線（以下、ビット線という）ＢＬに接続され、他端は選択トランジスタＳ２を介してメモリセルアレイに共通の基準電位線（以下、共通ソース線という）ＳＬに接続されている。各メモリセルＭ０〜Ｍ１５の制御ゲートはそれぞれ別のデータ制御線（以下、ワード線という）ＷＬ０〜ＷＬ１５に接続され、選択トランジスタＳ１，Ｓ２のゲートはブロック選択を行うための選択ゲート線ＳＳＬ，ＧＳＬにそれぞれ接続されている。
【０００６】
図１８Ａ及び図１８Ｂでは、一つのＮＡＮＤセルユニットＮＵのみ示しているが、通常この様なＮＡＮＤセルユニットＮＵがビット線方向、およびワード線方向に複数個配列されてメモリセルアレイが構成される。また、ビット線ＢＬには、センスアンプ／データラッチが接続される。フラッシュメモリの場合では、ワード線方向に並んだ複数のＮＡＮＤセルユニットの範囲がデータを一括消去する単位となるブロックとなる。以下では、電荷蓄積層の電子を放出したしきい値の低い状態を”１”データ（消去状態）とし、電荷蓄積層に電子を注入したしきい値の高い状態を”０”データ状態として、説明する。
【０００７】
図１８Ａ及び図１８Ｂでは、メモリセルＭ０〜Ｍ１５のうちビット線ＢＬに最も近いメモリセルＭ０を選択したときの読み出し電圧関係を示している。この場合、共通ソース線ＳＬは接地電位ＧＮＤとし、ビット線ＢＬには例えば、１Ｖ程度の正電圧ＶＢＬを与え、選択されたワード線ＷＬ０には、しきい値判定を行うための読み出し電圧Ｖｒを、残りの非選択ワード線ＷＬ１〜ＷＬ１５にはデータによらずセルをオンさせるに必要なパス電圧Ｖｒｅａｄを与える。選択ゲート線ＳＳＬ，ＧＳＬにもパス電圧Ｖｒｅａｄを与える。
【０００８】
図２０は、２値データを記憶する場合のメモリセルのしきい値分布例である。“０”データのしきい値の上限値Ｖｔｈｗは、例えば２Ｖ、“１”データ（消去状態）のしきい値の上限値Ｖｔｈｅは−１Ｖである。パス電圧Ｖｒｅａｄとしては、４Ｖから５Ｖの間の電圧が用いられ、読み出し電圧Ｖｒとしては例えば０Ｖが用いられる。図２０には選択トランジスタＳ１，Ｓ２のしきい値を示したが、これらはメモリセルの書き込みしきい値上限値Ｖｔｈｗよりも低い。従って、パス電圧Ｖｒｅａｄを与えることにより、選択トランジスタＳ１，Ｓ２はコンダクタンスがメモリセルよりも大きな導通状態を保つ。
【０００９】
図１８Ａは、選択メモリセルＭ０が“１”データであり、残りの非選択メモリセルＭ１〜Ｍ１５も全て“１”データである場合を示している。一方図１８Ｂでは、選択メモリセルＭ０が“１”データであるが、残りの非選択メモリセルＭ１〜Ｍ１５が全て“０”データである場合を示している。この二つのケースで、ＮＡＮＤセルユニットＮＵに流れる読み出し電流ＩＤ１，ＩＤ２の関係は、ＩＤ１＞ＩＤ２となる。図１８Ｂの場合の方が図１８Ａの場合よりも非選択メモリセルＭ１〜Ｍ１５でのソース・ドレイン間のオン抵抗が高いためである。
【００１０】
図１９Ａ，１９Ｂは、ＮＡＮＤセルユニットＮＵの共通ソース線ＳＬに最も近いメモリセルＭ１５が選択された場合について、同様の読み出し電圧関係を示している。図１９Ａでは、全てのメモリセルＭ０〜Ｍ１５が“１”データの場合であり、図１９Ｂは、選択メモリセルＭ１５が“１”データで、残りの非選択メモリセルＭ０〜Ｍ１４が“０”データの場合である。この場合、メモリセルＭ０〜Ｍ１４は、ビット線電圧ＶＢＬがＶｒｅａｄ−Ｖｔｈｗより小さいと活性領域（線形領域）で動作するが、図１９Ｂの場合の方が図１９Ａの場合より直列抵抗が大きくなる。またメモリセルＭ１５も線形領域で動作し、ドレイン・ソース間電圧は小さい。従って、図１９Ａ，１９Ｂの読み出し電流ＩＤ３，ＩＤ４の関係は、ＩＤ３＞ＩＤ４となる。
【００１１】
また、各メモリセルの基板バイアス効果を考慮すると、ビット線ＢＬに近いメモリセルＭ０には、共通ソース線ＳＬに近いメモリセルＭ１５より高い基板バイアスがかかり、しきい値が高くなる。従ってＩＤ２はＩＤ４より小さく、ＩＤ１はＩＤ３よりも小さくなる。
【００１２】
ここまでは、ＮＡＮＤセルユニットの読み出し電流がそのＮＡＮＤセル内の書き込みデータ状態に応じて異なることを説明した。このことは、ＮＡＮＤセルユニット内のあるメモリセルのデータしきい値が、他のメモリセルへのデータ書き込みの前後で異なることを示している。具体的に例えば、図２１或いは図２２に示す消去、書き込みおよび読み出しシーケンスを経ることにより、その様なしきい値変動が生じる。
【００１３】
図２１では、まず、ＮＡＮＤセルユニットの全メモリセルＭ０〜Ｍ１５が一括消去され、“１”データ状態に設定される（ステップＳＥ１）。その後、ステップＳＥ２では、図１８Ａの電圧関係でメモリセルＭ０のデータを読み出す。具体的には、一定レベルの判定電流Ｉｔｈでデータが“０”か“１”かを判断する。判定電流Ｉｔｈでの判定ではなく、例えばビット線をＶＢＬにプリチャージして、浮遊状態にした後読み出しを行って、ビット線の電位変動をセンスアンプで検出する方法でもよい。更に、メモリセルＭ１からＭ１５までに“０”データを書き込み、それらのしきい値を上昇させる（ステップＳＥ３）。次いで、ステップＳＥ４で、図１８Ｂの電圧関係でメモリセルＭ０のデータを読み出し、判定電流Ｉｔｈでデータが“０”か“１”かを判断する。
【００１４】
このようにすると、同じ消去状態のメモリセルＭ０でも、ステップＳＥ２とＳＥ４とでは、図１８Ａ，１８Ｂで説明したように読み出し電流ＩＤ１，ＩＤ２の差があるため、ステップＳＥ４では読み出し電流ＩＤ２が判定電流Ｉｔｈ以下、ステップＳＥ２では読み出し電流ＩＤ１が判定電流Ｉｔｈ以上という事態が生じ得る。言い換えれば、同じ電流しきい値で見た“１”データのしきい値電圧が、見かけ上ステップＳＥ４の方がステップＳＥ２よりも正方向に高くなっていることを示している。即ち、図２０に点線と実線で示すように、“１”データのしきい値分布が異なる状況が生じる。
【００１５】
図２２では、まず、ＮＡＮＤセルユニットの全メモリセルＭ０〜Ｍ１５が一括消去され、“１”データ状態に設定される（ステップＳＥ１）。その後、ステップＳＥ２’では、図１９Ａの電圧関係でメモリセルＭ１５のデータを読み出して、一定レベルの判定電流Ｉｔｈでデータが“０”か“１”かを判断する。更に、メモリセルＭ０からＭ１４までに“０”データを書き込み、それらのしきい値を上昇させる（ステップＳＥ３’）。次いで、ステップＳＥ４’で、図１９Ｂの電圧関係でメモリセルＭ１５のデータを読み出し、判定電流Ｉｔｈでデータが“０”か“１”かを判断する。
【００１６】
このようにすると、同じ消去状態のメモリセルＭ１５でも、ステップＳＥ２’とＳＥ４’とでは、図１９Ａ，１９Ｂで説明した読み出し電流ＩＤ３，ＩＤ４の差があり、ステップＳＥ４’では読み出し電流ＩＤ４が判定電流Ｉｔｈ以下、ステップＳＥ２’では読み出し電流ＩＤ３が判定電流Ｉｔｈ以上という事態が生じ得る。従ってこの場合も、ステップＳＥ４’の方がＳＥ２’よりも同じ電流しきい値で見た場合のしきい値分布がより正電圧の方に上昇し、やはり図２０の点線と実線の状況が生じることになる。
【００１７】
一方、同じ論理値データを読む場合に、読み出し電流が選択メモリセルの位置と、非選択メモリセルのデータによって大きく変化すると、読み出し時間を短くし、かつ、セル電流によって生ずる電磁ノイズを低減することが困難になる。これは、読み出し時間の最大値が、選択セルの読み出し電流が最も小さくなる条件で決定され、電磁ノイズの最大値は、選択セルの読み出し電流が最も大きくなる条件で決定されるからである。
【００１８】
さらに、選択セルの読み出し電流が大きくなると、共通ソース線ＳＬの電位の浮き上がりが大きくなり、書き込みとベリファイ読み出しを繰り返したとき、“０”データ書き込みが十分に行われなくなるという不良が生ずる（例えば、特許文献２参照）。また、ビット線に流れる最大電流も増大するため、電流ストレスによるエレクトロマイグレーションによる配線抵抗上昇や信頼性劣化、および、発熱増大によるトランジスタのしきい値変化やリーク電流の増大も問題となる。
【００１９】
さらに、“１”データの判定しきい値が高くなると、“０”データのしきい値分布の下限値（図２０のＶｔｈｗ２）と“１”データのしきい値分布の上限値（図２０のＶｔｈｅ）の差が小さくなる。この結果、例えば“１”データを誤って“０”データとして読み出す誤読み出しの確率が増加する。この様な誤読み出しをなくすためには、例えば“０”データのしきい値分布をより高い方まで広げる必要が生じる。しかしこれは、別の問題を招来する。
【００２０】
即ちデータの保持特性は、蓄積電荷の自己電界に影響されるので、高いしきい値の“０”データの保持特性は、低いしきい値の“１”データの保持特性に比べて悪い。従って“０”データのしきい値分布をあまり高くすることは、十分なデータ保持特性を保証することを困難にする。
【００２１】
またＮＡＮＤセルユニットでは、非選択メモリセルでは、“０”データのしきい値上限値よりも高い電圧を印加するために、弱い書き込みモードになる。従って、読み出し動作を繰り返すことによって、非選択メモリセルでは電荷蓄積層に負の電荷が注入されて、消去状態のしきい値の上限値が上昇する。これは、データ破壊や誤読み出しの原因となる。
【００２２】
上述のように非選択メモリセルのデータ状態及び選択メモリセルの位置により読み出し電流が異なることに起因する非選択メモリセルでの読み出しストレスを緩和する一つの手法を本発明者等は先に提案している（特許文献３参照）。ここでは、選択メモリセルのドレインコンダクタンスに着目して、選択メモリセルのＮＡＮＤセルユニット内の位置に応じて非選択メモリセルに与えるパス電圧を切り換える手法、或いは、ビット側にある非選択メモリセルに与えるパス電圧と、ソース線側にある非選択メモリセルに与えるパス電圧を異ならせるといった手法を提案している。
【特許文献１】特開２０００−７６８８２号公報
【特許文献２】特開平１１−２６００７６号公報
【特許文献３】特開２００２−３５８７９２号公報
【発明の開示】
【発明が解決しようとする課題】
【００２３】
以上述べたように、従来のＮＡＮＤ型ＥＥＰＲＯＭでは、データ読み出し時に、非選択メモリセルのデータ状態、および選択メモリセルのＮＡＮＤセルユニット内の位置によって、読み出し電流に差があり、これが誤読み出しやデータ破壊等、ＥＥＰＲＯＭの高性能化にとって種々の問題をもたらす。特許文献３の手法も更なる改良が求められている。
【００２４】
この発明は、誤読み出しの可能性を低減した信頼性の高いデータ読み出しモードを持つ半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００２５】
この発明の一態様による半導体記憶装置は、複数個直列接続された電気的書き換え可能なメモリセルを有し、その直列接続されたメモリセルの両端がそれぞれ選択トランジスタを介してデータ転送線及び基準電位線に接続されるメモリセルユニットを備え、
前記メモリセルユニット内の選択メモリセルにそのデータに応じてメモリセルがオン又はオフになる読み出し電圧を印加し、残りの非選択メモリセルにそのデータによらずメモリセルがオンするパス電圧を印加し、前記選択トランジスタをオンにして、前記データ転送線と基準電位線との間の電流の有無又は大小を検出して前記選択メモリセルのデータを判定するデータ読み出しモードを有しかつ、
前記データ読み出しモードにおいて、前記選択メモリセルのソース側にある非選択メモリセルに印加されるパス電圧はその非選択メモリセルの数が多い程高く設定される。
【発明の効果】
【００２６】
この発明によれば、選択メモリセルのソース直列抵抗に着目して、誤読み出しの可能性を低減した信頼性の高いデータ読み出しモードを持つ半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００２７】
以下、図面を参照して、この発明の実施の形態を説明する。
【００２８】
以下の実施の形態において、トランジスタ（ＭＩＳＦＥＴ）の“オン”とは、トランジスタのしきい値電圧より高いゲート電圧印加により、ソースとドレイン間が導通状態になることをいい、トランジスタの“オフ”とは、トランジスタのしきい値電圧より低いゲート電圧印加により、ソースとドレイン間が遮断状態になることをいう。トランジスタの“しきい値電圧”は、ソースとドレイン間に流れる電流が、４０ｎＡ×（チャネル幅Ｗ）／（ゲート長さＬ）となるゲート電圧として定義される。
【００２９】
また以下の実施の形態において、論理レベルは、しきい値電圧が正のＮＭＯＳトランジスタとしきい値電圧が負のＰＭＯＳトランジスタを用いたＣＭＯＳインバータを基本とするＣＭＯＳ論理回路のそれに準じる。特に異なる言及をしない限り、論理“Ｈ”は、ＮＭＯＳトランジスタのしきい値或いはＣＭＯＳインバータのしきい値電圧以上の正電圧の範囲（例えば０．５Ｖから６Ｖ）であり、それ未満が論理“Ｌ”である。以下の実施の形態では、“Ｈ”，“Ｌ”に相当する電圧をそれぞれ、“Ｖｃｃ”，“ＧＮＤ”（或いは“Ｖｓｓ”）で記す場合があるが、これらはそれぞれ電源電圧Ｖｃｃに対して、Ｖｃｃ／２〜Ｖｃｃ，Ｖｃｃ／２〜０Ｖの範囲の電圧であればよい。しきい値が負のトランジスタを用いても、ゲート電圧の可変範囲にしきい値が含まれるようにすればよい。
【００３０】
［実施の形態１］
図１は、実施の形態１によるＮＡＮＤ型ＥＥＰＲＯＭの構成を示し、図２及び図３はメモリセルアレイ１とこれに接続されるセンスアンプ回路３の構成を示している。セルアレイ１は、図２に示すように、直列接続された複数のメモリセルを含むメモリセルユニット（即ちＮＡＮＤセルユニット）ＮＵをロウ方向及びカラム方向にそれぞれ複数個ずつ配列して構成される。
【００３１】
ＮＡＮＤセルユニットＮＵは、カラム方向に連続するデータ転送線（以下、ビット線という）ＢＬとロウ方向に連続する基準電位線（以下、共通ソース線という）ＳＬの間に接続される。ＮＡＮＤセルユニットＮＵ内のメモリセルを選択駆動するデータ制御線（以下、ワード線という）ＷＬ（ＷＬ０−ＷＬ１５）と、ブロック選択用の選択トランジスタを駆動する選択ゲート線ＳＳＬ，ＧＳＬは、ロウ方向に配列されたＮＡＮＤセルユニットＮＵに共通に配設される。
【００３２】
メモリセルアレイ１のビット線のデータをセンスし、あるいは書き込みデータを保持するためにセンスアンプ回路３が設けられている。センスアンプ回路３はデータレジスタを兼ねており、例えばフリップフロップ回路を主体として構成される。
【００３３】
センスアンプ回路３は、データバス１５を介してデータ入出力バッファ６に接続されている。センスアンプ回路３とデータバス１５の間の接続は、アドレスレジスタ５を介して転送されるアドレス信号をデコードするカラムデコーダ４の出力によって制御される。これにより、データ入出力ポートＩ／Ｏに与えられた書き込みデータをメモリセルアレイ１に書き込み、またメモリセルアレイ１のデータを入出力ポートＩ／Ｏへ読み出し可能となる。
【００３４】
ワード線ＷＬ及び選択ゲート線ＳＳＬ，ＧＳＬの制御をするために、データ制御線駆動回路（以下、ワード線駆動回路という）２が設けられている。ワード線駆動回路２は、メモリセルアレイ１内のワード線及び選択ゲート線を駆動するワード線ドライバ２ａと、メモリセルアレイ１内のブロック選択を行うブロック選択デコーダ（ロウデコーダ）２ｂと、ブロック内のページ選択を行うページ選択デコーダ２ｃとを有する。
【００３５】
この実施の形態では、ワード線ドライバ２ａは、メモリセルアレイ１の各ブロック毎に設けられている。具体的に各ワード線ドライバ２ａは、１ブロック内の１６本のワード線ＷＬ０−ＷＬ１５と２本の選択ゲート線ＳＳＬ，ＧＳＬに必要な制御電圧を転送するための、共通ゲートを持つトランジスタ群である。ページ選択デコーダ２ｃは、メモリセルアレイ１の全ブロックに共通に用いられる、ブロック内ワード線電圧制御回路であり、内部電圧発生回路１１から動作モードに応じて出力される各種電圧を入力ページアドレスに従ってブロック内の各ワード線及び選択ゲート線に割り当てる働きをする。
【００３６】
ページ選択デコーダ２ｃの出力は複数のワード線ドライバ２ａに並列に入力されており、ワード線ドライバ２ａはその共通ゲートがブロック選択デコーダ２ｂの出力により選択的に駆動される。これにより、選択ブロック対応のワード線ドライバ２ａが選択的に活性化され、ページ選択デコーダ２ｃが出力する、選択ワード線、非選択ワード線及び選択ゲート線にそれぞれ与えるべき制御電圧が、選択されたワード線ドライバ２ａを介して選択されたブロック内のワード線及び選択ゲート線に与えられる。
【００３７】
この様にこの実施の形態では、ブロック内ワード線選択を行うページ選択デコーダ２ｃを複数ブロックで共有させている。これにより、ワード線駆動回路２の回路面積を小さいものとすることができる。
【００３８】
ウェル電圧制御回路１２は、セルアレイ１が形成される基板領域（通常ｐ型ウェル）の電圧を制御するために設けられている。具体的にウェル電圧制御回路１２は、制御回路７により制御されて、データ書き込み時及びデータ読み出し時は、接地電位ＧＮＤを発生し、データ消去時に１０Ｖ以上の消去電圧を発生するように構成される。
【００３９】
内部電圧発生回路１１は、制御回路７により制御されて、データ書き込み或いは読み出し時に、メモリセルアレイ１の選択されたメモリセルに必要な電圧を与えるための種々の内部電圧を発生するように構成されている。具体的に内部電圧発生回路１１は、書き込み電圧（Ｖｐｇｍ）を発生するＶｐｇｍ発生回路１１ａ、書き込み時のパス電圧（Ｖｐａｓｓ）を発生するＶｐａｓｓ発生回路１１ｂ、読み出し時の第１のパス電圧（Ｖｒｅａｄ１）を発生するＶｒｅａｄ発生回路１１ｃ、読み出し時の第２のパス電圧（Ｖｒｅａｄ２）を発生するＶｒｅａｄ２発生回路１１ｄ、読み出し時選択メモリセルに与えられる読み出し電圧（Ｖｒ）を発生するＶｒ発生回路１１ｅ、及び選択トランジスタに与える制御電圧（ＶＧＳＬ）を発生するＶＧＳＬ発生回路１１ｆを有する。この実施の形態では、内部電圧発生回路１１内に二種の読み出しパス電圧発生回路、Ｖｒｅａｄ発生回路１１ｃとＶｒｅａｄ２発生回路１１ｄを備えていることが一つの特徴である。
【００４０】
Ｖｐｇｍ発生回路１１ａは、データ書き込み時に選択メモリセルの制御ゲート（即ち選択ワード線）に与えるための、電源電圧Ｖｃｃよりも昇圧された書き込み電圧Ｖｐｇｍを発生する。Ｖｐａｓｓ発生回路１１ｂは、データ書き込み時に非選択メモリセルの制御ゲート（即ち非選択ワード線）に与えるための、書き込み電圧Ｖｐｇｍより低く、電源電圧Ｖｃｃより高いパス電圧Ｖｐａｓｓを発生する。
【００４１】
Ｖｒｅａｄ発生回路１１ｃは、データ読み出し時に、データを読み出す選択メモリセルのドレイン側（即ちビット線ＢＬ側）に配置された非選択メモリセルの制御ゲート（即ち非選択ワード線）に与えるための、電源電圧Ｖｃｃより高いパス電圧Ｖｒｅａｄ１を発生する。Ｖｒｅａｄ２発生回路１１ｄは、データ読み出し時に、データを読み出す選択メモリセルのソース側（即ちソース線ＳＬ側）に配置された非選択メモリセルの制御ゲート（即ち非選択ワード線）に与えるための、電源電圧Ｖｃｃより高いパス電圧Ｖｒｅａｄ２を発生する。
【００４２】
この実施の形態では、選択メモリセルのソース側の非選択メモリセルに与えられるパス電圧Ｖｒｅａｄ２を、選択メモリセルのＮＡＮＤセルユニット内の位置に応じて切り換えるようにしていることが基本的な特徴である。これに加えてこの実施の形態では、選択メモリセルのドレイン側の非選択メモリセルに与えられるパス電圧Ｖｒｅａｄ１も、選択メモリセルのＮＡＮＤセルユニット内の位置に応じて切り換えられる。これらのＶｒｅａｄ１，Ｖｒｅａｄ２の具体的な設定法は後述するが、この様に、読み出しパス電圧Ｖｒｅａｄ１，Ｖｒｅａｄ２をそれぞれ選択アドレスに応じて発生させるために、Ｖｒｅａｄ発生回路１１ｃ及びＶｒｅａｄ２発生回路１１ｄにはワード線選択アドレス（ページアドレス）が入力される。
【００４３】
Ｖｒ発生回路１１ｅは、データ読み出し時に選択メモリセルの制御ゲート（即ち選択ワード線）に与えるしきい値判定のための読み出し電圧Ｖｒを発生する。ＶＧＳＬ発生回路１１ｆは、データ読み出し時に選択トランジスタのゲートに与えるための、選択電圧ＶＧＳＬを発生する。この電圧ＶＧＳＬは、非選択メモリセルに与えられるパス電圧Ｖｒｅａｄ１またはＶｒｅａｄ２以下に設定される。特に、電圧ＶＧＳＬを電源電圧Ｖｃｃ以下にすれば、ＶＧＳＬ発生回路１１ｆとして昇圧回路を必要とせず、回路面積を削減することができ、また選択トランジスタの電界ストレスを低減し、信頼性を向上することができる。
【００４４】
ＶＧＳＬ発生回路１１ｆは、チップ形成後にプログラム可能な電源回路として構成することが好ましい。これにより、チップ間にしきい値ばらつきが存在しても、電圧ＶＧＳＬをチップ毎に補正することができる。具体的に、ＶＧＳＬ発生回路１１ｆに、幾つかの電圧値に対応するヒューズ回路や不揮発性メモリ素子を内蔵する。そしてメモリ出荷時にチップ毎のしきい値上昇量を測定し、そのデータを用いてヒューズ切断または不揮発性メモリ素子にプログラムする。これにより、ウェハダイシングを行った後でも、電圧ＶＧＳＬを補正することができる。或いはまた、電圧ＶＧＳＬを内部電源回路ではなく、外部から供給するように構成することも、チップのばらつきに対応するためには有効である。
【００４５】
書き込み電圧Ｖｐｇｍは、例えば６Ｖ以上３０Ｖ以下の電圧である。書き込みパス電圧Ｖｐａｓｓは、３Ｖ以上１５Ｖ以下の電圧である。読み出しパス電圧Ｖｒｅａｄ１およびＶｒｅａｄ２は、１Ｖ以上９Ｖ以下の電圧である。これらの読み出しパス電圧Ｖｒｅａｄ１およびＶｒｅａｄ２は、セルデータによらずメモリセルをオンさせるに必要な電圧である。具体的にパス電圧Ｖｒｅａｄ１，Ｖｒｅａｄ２は、“０”書き込みセルのしきい値上限値よりも１Ｖから３Ｖ程度高い値に設定することが、読み出し電流を十分確保し且つ、データ破壊等を防止する上で望ましい。Ｖｒｅａｄ１およびＶｒｅａｄ２の詳細な設定法は、後述する。読み出し電圧Ｖｒは、“０”，“１”データのしきい値分布の分離幅の中間に設定する。
【００４６】
ソース線電圧制御回路１３は、制御回路７の制御によって、メモリセルアレイ１の基準電位線である共通ソース線ＳＬの電圧を書き込み、消去および読み出しに応じて制御する。
【００４７】
制御回路７は、入出力ポートＩ／Ｏから供給されるコマンド“Ｃｏｍ．”をデコードして、読み出し、書き込み及び消去の動作制御を行う。また制御回路７は、外部から供給されるアドレス“Ａｄｄ．”とデータ“Ｄａｔａ”を判別して、それぞれ必要な回路への転送制御を行う。従って、制御回路７は、Ｉ／Ｏバッファ６、アドレスレジスタ５、センスアンプ回路３、ワード線駆動回路２に必要な制御信号を送るが、図１ではそれらの制御信号線は省略している。
【００４８】
ＮＡＮＤセルユニットＮＵの具体構成は後述するが、図２に示すように、ＮＡＮＤセルユニットＮＵ内の１６個のメモリセルを選択する１６本のワード線ＷＬ０〜ＷＬ１５はそれぞれ、ロウ方向に並ぶ全てのＮＡＮＤセルユニットで共有されている。ＮＡＮＤセルユニットＮＵをビット線ＢＬ及びソース線ＳＬに接続するための選択ゲート線（ブロック選択線）ＳＳＬ、ＧＳＬも同様に、ロウ方向に並ぶ全ＮＡＮＤセルユニットで共有されている。
【００４９】
１ワード線に沿って配列されるＮＡＮＤセルユニットの集合は、データ一括消去の単位となるブロックＢＬＫとして定義される。また、１ワード線に沿って配列されるメモリセルの集合は、データ読み出し及び書き込みの単位となる１ページ（又は２ページ）として定義される。図２では、カラム方向（ビット線方向）に３つのブロックＢＬＫ０−ＢＬＫ２が配置され、ロウ方向（ワード線方向）に２×５２８のＮＡＮＤセルユニットが配置された例を示しているが、これは一般に複数個であれば良い。
【００５０】
ビット線ＢＬｘａ，ＢＬｘｂ（ｘ＝０，１，２，…，５２７）は、カラム方向に並ぶ複数のＮＡＮＤセルユニットＮＵで共有されるように、ワード線ＷＬと交差して配設される。共通ソース線ＳＬは、セルアレイ１のロウ方向に、複数のＮＡＮＤセルユニットＮＵに共通に配設されている。この共通ソース線ＳＬをカラム方向に短絡する配線ＳＬｙが設けられていて、共通ソース線ＳＬと共に網目構造をなしている。これにより、共通ソース線ＳＬの読み出し電流による電位上昇が抑えられる。配線ＳＬｙは、メモリセルアレイ１の半導体基板上の拡散領域やデータ転送線と同層の配線層で形成されているため、その領域にはメモリセルを配置することはできない。よって、ビット線ＢＬの線密度を配線ＳＬｙの線密度よりも大きくすることにより、セルの占有面積を確保するようにしている。
【００５１】
図２の例では、５２８本のビット線ＢＬ毎に１つの短絡用配線ＳＬｙがされているが、短絡用配線ＳＬｙ１本あたりのビット線の本数は複数であればよい。この共通ソース線ＳＬは、ソース線電圧制御回路１３に電気的に接続されている。このソース線電圧制御回路１３は、データ読み出し時には接地電位ＧＮＤを出力する回路である。
【００５２】
ビット線ＢＬｘａ，ＢＬｘｂは、図３に示すようにビット線選択トランジスタＱｘａ，Ｑｘｂによりいずれか一方が選択されて、センスアンブ回路３の各センスアンプＳＡｘに接続される。センスアンプ回路３においては、メモリセルよりも大きなトランジスタを必要とするため、１つのセンスアンプＳＡｘを２本のビット線ＢＬｘａ，ＢＬｘｂで共有することにより、センスアンプ回路３の占有面積を縮小している。
【００５３】
ビット線を選択するトランジスタＱｘａは、ゲートがロウ方向に共通に接続されて、制御信号ＳＥＬ１により同時に駆動される。同様にトランジスタＱｘｂもゲートがロウ向に共通接続され、制御信号ＳＥＬ２により同時に駆動される。これにより、稠密に配置されたメモリセルアレイ１の選択を、制御信号ＳＥＬ１およびＳＥＬ２を用いて小さな配線面積で行うことができる。
【００５４】
図３では、一つのセンスアンプに接続されるビット線が２本の例を示しているが、センスアンプのレイアウト上許容されるならば、ビット線毎にセンスアンプを用意してもよい。或いはまた、４本のビット線で一つのセンスアンプを共有してもよい。一般にセンスアンプが共有するビット線の本数は、２ｎ（ｎは自然数）であることがアドレスデコード回路を簡略化できるため望ましい。
【００５５】
センスアンプ回路３は、前述のようにメモリセルのデータを読み出す働きと共に、メモリセルヘの書き込みデータを一時保持するデータレジスタを兼ねている。センスアンプ回路３は、カラムデコーダ４の出力により制御されるカラムゲートトランジスタＱａｘａ，Ｑａｘｂを介して、Ｉ／Ｏバッファ６につながるデータバス１５に接続される。
【００５６】
センスアンプ回路３の全センスアンプＳＡは、制御回路７から与えられる活性化信号により同時に活性化され、この実施の形態では、セルアレイ１の読み出し及び書き込みが１ページ（＝５２８ビット＝６６バイト）単位で行われる。一方、センスアンプ回路３とデータ入出力ポートＩ／Ｏの間は例えば１バイトずつシリアルにデータ転送するものとして、データバス１５は、８対の相補データ線ＤＬ０，ＤＬ０Ｂ〜ＤＬ７，ＤＬ７Ｂにより構成される。データバス１５は、その電圧変動によるビット線ＢＬへの容量結合ノイズを減らすためには、ビット線ＢＬと直交するように、ロウ方向に長く形成されることが望ましい。
【００５７】
図４及び図５は、それぞれ、一つのＮＡＮＤセルユニットＮＵの等価回路と３つのＮＡＮＤセルユニット分の平面図を示している。ＮＡＮＤセルユニットＮＵは、電荷蓄積層である浮遊ゲート２６を有するＭＩＳＦＥＴ構造の不揮発性メモリセルＭ０〜Ｍ１５が直列に接続され、その一端がＭＩＳＦＥＴからなる選択トランジスタＳ１を介してビット線ＢＬに接続され、他端がＭＩＳＦＥＴからなる選択トランジスタＳ２を介して共通ソース線ＳＬに接続される。メモリセルＭ０〜Ｍ１５の制御ゲートは、ワード線２７（ＷＬ０〜ＷＬ１５）に接続されている。ビット線ＢＬに沿った複数のＮＡＮＤセルユニットから１つのＮＡＮＤセルユニットを選択してビット線ＢＬに接続するため、選択トランジスタＳ１，Ｓ２のゲート電極はそれぞれ選択ゲート線２７（ＳＳＬ），２７（ＧＳＬ）即ちブロック選択線ＳＳＬ，ＧＳＬに接続されている。
【００５８】
選択トランジスタＳ１，Ｓ２のゲートが接続される選択ゲート線ＳＳＬおよびＧＳＬは、メモリセルの制御ゲートが接続されるワード線ＷＬ０〜ＷＬ１５とその下の浮遊ゲート２６と同じ層の導電体によって、メモリセルアレイのロウ方向に連続的に形成される。なお、ＮＡＮＤセルユニットＮＵには、選択ゲート線ＳＳＬおよびＧＳＬは少なくとも１本以上あればよい。この実施の形態では、ＮＡＮＤセルユニットＮＵとして１６＝２4個のメモリセルが接続されている例を示したが、ＮＡＮＤセルユニット内のメモリセルの数は複数であればよく、２n個（ｎは正の整数）であることがアドレスデコードをする上で望ましい。
【００５９】
図６Ａ，６Ｂ及び６Ｃはそれぞれ、図５のＡ−Ａ’，Ｂ−Ｂ’，Ｃ−Ｃ’断面を示している。セルアレイは、ｐ型シリコン基板２１のｎ型ウェル２２に形成されたｐ型ウェル２３内に形成されている。Ｐ型ウェル２３は例えば、ボロン濃度が１０１４ｃｍ−３から１０１９ｃｍ−３の間に設定されている。Ｐ型ウェル２３は、ｎ型ウェル２２によってｐ型シリコン基板２１とは分離されて、独立に電圧印加できるようになっており、これが消去時の昇圧回路負荷を減らし消費電力を抑える。
【００６０】
ｐ型ウェル２３の表面に、３ｎｍから１５ｎｍの厚さのシリコン酸化膜またはオキシナイトライド膜からなるゲート絶縁膜２５を介して、例えばリンまたは砒素を濃度１０１８ｃｍ−３から１０２１ｃｍ−３の範囲で添加したポリシリコンにより、各メモリセルの浮遊ゲート２６及びこれと同時に形成された選択トランジスタＳ１，Ｓ２のゲート電極２６（ＳＳＬ），２６（ＧＳＬ）が１０ｎｍから５００ｎｍの厚さで形成されている。ゲート絶縁膜２５は、メモリセルＭ０〜Ｍ１５と選択トランジスタＳ１，Ｓ２とが同じ膜厚のものを用いている。
【００６１】
浮遊ゲート２６は、シリコン酸化膜からなる素子分離絶縁膜２４により区画された素子形成領域に形成されている。これは例えば、ｐ型ウェル２３上に全面的にゲート絶縁膜２５を介して浮遊ゲート２６の材料膜を堆積した後、これをパターニングし、更にｐ型ウェル２３を例えば０．０５〜０．５μｍの深さエッチングし、素子分離絶縁膜２４を埋め込むことで形成することができる。これにより浮遊ゲート２６を段差のない平面に全面形成できる。但し浮遊ゲート２６と同じ材料を用いて形成されるゲート電極２６（ＳＳＬ），２６（ＧＳＬ）は、セルアレイ１のロウ方向に連続的に形成されて、これらが選択ゲート線ＳＳＬ，ＧＳＬとなる。
【００６２】
浮遊ゲート２６上には厚さ５ｎｍから３０ｎｍの間のシリコン酸化膜またはオキシナイトライド膜、またはシリコン酸化膜／シリコン窒化膜／シリコン酸化膜からなるブロック絶縁膜５０を介して、例えばリン、砒素またはボロンを１０１７〜１０２１ｃｍ−３の濃度で添加したポリシリコン、またはＷＳｉ（タングステンシリサイド）とポリシリコンとのスタック構造、或いはＮｉＳｉ，ＭｏＳｉ，ＴｉＳｉ，ＣｏＳｉとポリシリコンのスタック構造からなる制御ゲート２７，２７（ＳＳＬ），２７（ＧＳＬ）が１０ｎｍから５００ｎｍの厚さで形成されている。この制御ゲート２７は、セルアレイのロウ方向に連続的に形成されて、ワード線ＷＬ０〜ＷＬ１５となる。また制御ゲート２７（ＳＳＬ），２７（ＧＳＬ）は同様にロウ方向に連続的に形成されて、ゲート電極２６（ＳＳＬ），２６（ＧＳＬ）と短絡されて、選択ゲート線ＳＳＬ，ＧＳＬを構成する。
【００６３】
この実施の形態のゲート形状では、浮遊ゲート２６の形成後にＰ型ウェル２３の素子形成領域の側壁が絶縁膜２４で覆われるので、浮遊ゲート２６を形成する前のエッチングでｐ型ウェル２３が露出することがなく、浮遊ゲート２６がＰ型ウェル２３よりも下に来ることを防ぐことができる。よって、ｐ型ウェル２３と絶縁膜２４との境界での、ゲート電界集中やしきい値低下した寄生トランジスタが生じにくい。さらに、電界集中に起因する書込みしきい値の低下現象が生じにくくなるため、より信頼性の高いトランジスタを形成することができる。
【００６４】
ゲート構造の上面はシリコン酸化膜または窒化膜５１で覆われ、両側面も例えば５ｎｍから４９０ｎｍの厚さのシリコン窒化膜（またはシリコン酸化膜）からなる側壁絶縁膜４３が形成される。そしてゲート電極に自己整合的にソース，ドレインとなるｎ型拡散層２８が形成されている。これら拡散層２８、浮遊ゲート２６、および制御ゲート２７により、浮遊ゲート２６に蓄積された電荷量を情報量とする浮遊ゲート型ＥＥＰＲＯＭセルが形成されている。セルのゲート長は、０．５μｍ以下０．０１μｍ以上とする。ソース，ドレインのｎ型拡散層２８は、例えばリンや砒素、アンチモンを表面濃度が１０１７ｃｍ−３から１０２１ｃｍ−３となるように深さ１０ｎｍから５００ｎｍの間で形成されている。さらに、これらｎ型拡散層２８は隣接するメモリセル同士で共有され、ＮＡＮＤセルユニットが実現されている。
【００６５】
この実施の形態において、選択トランジスタＳｌ，Ｓ２のゲート電極２６（ＳＳＬ），２６（ＧＳＬ）のゲート長（チャネル長）は、メモリセルのゲート長よりも長く、例えば１μｍ以下０．０２μｍ以上として形成している。これによりブロック選択時と非選択時のオンオフ比を大きく確保でき、誤書き込みや誤読み出しを防止できる。また、これら選択トランジスタＳ１，Ｓ２は、メモリセルと同じゲート絶縁膜２５を有することが工程を削減しコストを低下させるのに望ましい。
【００６６】
ＮＡＮＤセルユニットの両端部のｎ型拡散層２８ｄ，２８ｓのうち、ｎ型拡散層２８ｄは、層間絶縁膜３８に埋め込まれたコンタクトプラグ３０ｄを介して中継電極３３ｄに接続され、これが更にビット線３６に接続される。ビット線３６は、タングステンやタングステンシリサイド、チタン、チタンナイトライド、アルミニウム等により形成され、セルアレイのカラム方向に連続的に配設される。もう一方のｎ型拡散層２８ｓはコンタクトプラグ３０ｓを介して、中継電極３３ｄと同時に形成された、セルアレイのロウ方向に連続する共通ソース線３３に接続されている。共通ソース線３３には、ビット線３６と同じ材料を用いることができる。コンタクトプラグ３０ｄおよび３０ｓには、不純物がドープされた多結晶シリコン、タングステン、タングステンシリサイド、アルミニウム、チタン、チタンナイトライド等が用いられる。
【００６７】
但し、ｎ型拡散層２８ｓをセルアレイ１のロウ方向に連続的に形成して、これを共通ソース線ＳＬとすることもできる。ビット線ＢＬの上はＳｉＯ2、ＳｉＮ、ポリイミド等の絶縁膜保護層３７で覆われる。また、図には示していないが、ビット線ＢＬ上に、Ｗ，Ａ１やＣｕからなる上部配線が形成されている。
【００６８】
この様に構成されたＮＡＮＤ型ＥＥＰＲＯＭにおいて、この発明はデータ読み出し法に特徴を有し、これについては後に詳細に説明する。データ消去及び書き込みについては従来と同様に、例えば特開２０００−７６８８２号公報に開示されている方法で行われる。簡単に説明すれば、データ消去は、メモリセルアレイ１内のワード線を共有するブロック（ＮＡＮＤセルブロック）単位で一括消去が行われる。このとき、基板電圧制御回路１２から発生される昇圧された消去電圧Ｖｅｒａがメモリセルアレイのｐ型ウェル２３に与えられ、選択されたブロックの全ワード線を０Ｖとする。これにより、選択ブロック内で全メモリセルの浮遊ゲートの電子がトンネル電流により基板に放出され、しきい値の低いオール“１”状態（消去状態）になる。
【００６９】
データ書き込みは、ビット線ＢＬに書き込むべきデータに応じて例えば、Ｖｃｃ（“１”データの場合、即ち書き込み禁止の場合）、Ｖｓｓ（“０”データの場合）を与え、これによりＮＡＮＤセルチャネルをプリチャージする。高レベルにプリチャージされたＮＡＮＤセルチャネルは、ビット線側選択トランジスタＳ１がオフになることで、フローティングになる。その後、選択されたワード線に昇圧された書き込み電圧Ｖｐｇｍを与え、非選択ワード線には書き込みパス電圧Ｖｐａｓｓを与える。
【００７０】
これにより、選択ワード線と低レベルに設定されたチャネルとの間には高電界がかかってＦＮトンネル電流により浮遊ゲートに電子が注入されて、しきい値の高い“０”データが書かれる。フローティングの高レベルにプリチャージされたチャネルは、容量カップリングにより電位上昇して電子注入が生ぜず、“１”データ状態（消去状態）を維持する。パス電圧が与えられた非選択ワード線に沿うメモリセルでも、電子注入は生ぜず、“１”データを保持する。
【００７１】
データ消去及び書き込み時には通常、消去及び書き込みを確認するためのベリファイ読み出しが行われる。即ち消去パルス印加と消去ベリファイ読み出しとを繰り返して、一定の消去しきい値範囲に追い込む。データ書き込みの場合にも、書き込みパルス印加と書き込みベリファイ読み出しとを繰り返すことにより、一定の書き込みしきい値範囲に追い込む。
【００７２】
次に、この実施の形態でのデータ読み出し動作を具体的に説明する。図７は、選択ブロック内のワード線ＷＬ２を選択して、読み出し電流がビット線ＢＬから共通ソース線ＳＬ側に流れるようにした場合のデータ読み出しタイミング図を示す。図８Ａ−８Ｄは、図７におけるビット線ディスチャージ期間及び引き続くセンス期間における、一つのＮＡＮＤセルユニットＮＵに着目した印加電圧関係を示している。図８Ａ−８Ｄではそれぞれ選択セルのＮＡＮＤセルユニット内の位置が異なり、それに応じて、非選択ワード線に与えられる書き込みパス電圧Ｖｒｅａｄ１，Ｖｒｅａｄ２が異なることを示している。
【００７３】
図７は、ＮＡＮＤセルユニット内のビット線ＢＬから３番目のメモリセルＭ２が選択された場合を示しており、これは図８Ｃに相当する。また、図８Ａ，８Ｂ及び８Ｄでは、メモリセルＭ１５，Ｍ１３及びＭ０がそれぞれ選択された場合を示している。更に図７及び図８Ａ−８Ｄでは、選択ワード線を、位置指標ｚを用いてＷＬｚ（ｚ＝０，１，…，１５）と表したとき、ＮＡＮＤセルユニット内の選択ワード線位置に応じて異なる書き込みパス電圧Ｖｒｅａｄ１／ｚ，Ｖｒｅａｄ２／ｚが用いられることを示している。
【００７４】
データ読み出し時、ブロックデコーダ２ｂにより選択されたブロックに対応するワード線ドライバ２ａが活性化され、図７に示すように、時刻ｔ０に、ビット線側選択ゲート線ＳＳＬにＶｃｃ（又はパス電圧Ｖｒｅａｄ１／２又はＶｒｅａｄ２／２）が、選択ワード線ＷＬ２には読み出しＶｒ、選択ワード線ＷＬ２よりビット線側の非選択ワード線ＷＬ０，ＷＬ１にはパス電圧Ｖｒｅａｄ１／２が、ソース線側の非選択ワード線ＷＬ３−ＷＬ１５にはパス電圧Ｖｒｅａｄ２／２がそれぞれ与えられる。このとき、選択ゲート線ＧＳＬは接地電位ＧＮＤに保つ。
【００７５】
なお、非選択ブロックの選択ゲート線ＳＳＬ，ＧＳＬ及びワード線ＷＬ０〜ＷＬ１５は、読み出し期間中フローティング又は０Ｖに維持され、データの誤読み出しや破壊が生じないようにする。
【００７６】
読み出し電圧Ｖｒは、図１２に示すように、“０”データのしきい値分布の下限値Ｖｔｈｗ２と、“１”データのしきい値分布の上限値Ｖｔｈｅの間に設定される。読み出しマージンを考慮すると、Ｖｒ＝（Ｖｔｈｗ２＋Ｖｔｈｅ）／２程度とすることが、最も望ましく、例えば−０．５Ｖから４Ｖの間に設定される。特に、Ｖｔｈｅが負で、Ｖｔｈｗ２が正となるように設定すれば、読み出し電圧Ｖｒを接地電位ＧＮＤに設定できる。この場合にはＶｒ発生回路１１ｅが不要となる。
【００７７】
また、読み出し電圧Ｖｒは、好ましくは接地電位ＧＮＤ以上の電圧となるように設定する。これにより、ワード線ドライバ２ａ内のトランジスタの拡散層に負電圧が印加されることがなくなり、また負電圧発生回路も不要となる。またワード線ドライバ２ａのｎチャネルＭＩＳＦＥＴが形成されたｐ型ウェルを接地電位ＧＮＤとして、ｐ型基板２１とｎ型領域で分離することなく形成することができる。これは、ワード線ドライバ２ａの回路面積減少につながる。さらに、負電圧が印加されないので、拡散層が順バイアスされることによる少数キャリア注入がなくなり、ラッチアップを防ぐことが可能になる。またもしワード線ＷＬ０〜ＷＬ１５がメモリセルアレイ１内でソース／ドレインのｎ型拡散層２８と短絡不良がある場合、ワード線駆動に負電圧を用いると、ｎ型拡散層２８とｐ型ウェル２３間に順方向電流が流れてデータ破壊の原因となる。しかし、ワード線駆動に負電圧を用いなければ、この様な読み出しデータ破壊が生じることはない。
【００７８】
非選択ワード線ＷＬ０，ＷＬ１，ＷＬ３−ＷＬ１５（及び必要なら選択ゲート線ＳＳＬ）に与えられるパス電圧Ｖｒｅａｄ１／２，Ｖｒｅａｄ２／２はそれぞれ、Ｖｒｅａｄ発生回路１１ｃ及びＶｒｅａｄ２発生回路１１ｄから出力される。これらは、図１２に示すように、メモリセルの“０”データのしきい値分布の上限値Ｖｔｈｗよりも高い電圧に設定される。
【００７９】
この実施の形態では、図５および図６Ａに示したように、選択トランジスタＳ１，Ｓ２のゲート長（チャネル長）は、メモリセルＭ０〜Ｍ１５の制御ゲートのゲート長よりも大きい。一方、これらのゲート材料であるＣｏＳｉやＴｉＳｉでは、線幅が小さくなると抵抗が上昇する細線効果が存在することが知られている。よって、選択トランジスタＳ１，Ｓ２のゲート電極（選択ゲート線）の方がメモリセルＭ０〜Ｍ１５の制御ゲート（ワード線）よりも低抵抗となり、選択トランジスタＳ１のゲートの方がメモリセルＭ０〜Ｍ１５の制御ゲートより高速にパス電圧まで昇圧される。また、ワード線ＷＬ０〜ＷＬ１５よりも抵抗の小さい選択ゲート線ＧＳＬをビット線ディスチャージ期間に駆動することによって、並列に接続されたメモリセルの読み出しタイミングのばらつきを低減することができる。
【００８０】
以上のワード線ＷＬ０〜ＷＬ１５、選択ゲート線ＳＳＬの立ち上げに少し遅れて、ビット線ＢＬをセンスアンプ回路３に内蔵された電源ノードを用いてＶＢＬにプリチャージする（時刻ｔ１）。プリチャージ電圧ＶＢＬは、接地電位ＧＮＤ以上電源電位Ｖｃｃ以下とすることが望ましい。これは、センスアンプ回路３を構成するトランジスタの信頼性をＶｃｃまで保証すればよいからである。
【００８１】
また、ＶＢＬは、センスアンプトランジスタとしてｎチャネルＭＩＳＦＥＴを用いた場合には、そのしきい値以上とすることがセンスアンプ感度を向上させるのに望ましく、例えば１Ｖ程度とする。このようにすることにより、選択メモリセルが“１”（消去状態）の場合には、選択トランジスタＳ１からメモリセルＭ０〜Ｍ１５までのソース、ドレイン及びチャネル領域をＶＢＬに充電することができる。
【００８２】
このビット線（ＢＬ）プリチャージ期間は、非選択ワード線が十分にパス電圧Ｖｒｅａｄ１およびＶｒｅａｄ２に昇圧するまでの時間以上必要であり、例えば１００ｎｓｅｃから１０μｓｅｃの間の時間とする。ＢＬプリチャージ期間経過後、共通ソース線ＳＬ側の選択ゲート線ＧＳＬに、選択トランジスタをオンさせる正の制御電圧ＶＧＳＬを与える（時刻ｔ２）。制御電圧ＶＧＳＬは、選択トランジスタＳ１，Ｓ２のしきい値電圧上限値Ｖｔｈ以上で、パス電圧Ｖｒｅａｄ１及びＶｒｅａｄ２以下の電圧とする。これにより、選択メモリセルＭ２のしきい値が読み出し電圧Ｖｒ以下ならば、ＮＡＮＤセルユニットＮＵが導通状態となり、ビット線ＢＬの電位は低下する。選択メモリセルＭ２のしきい値が読み出し電圧Ｖrより高い場合、即ち“０”データならば、メモリセルＭ２はオフとなり、ビット線ＢＬの電位低下はない。
【００８３】
つまりビット線ＢＬは、選択メモリセルＭ２のデータ状態に応じて放電される。これがビット線（ＢＬ）ディスチャージ期間になる。このＢＬディスチャージ期間は、選択メモリセルが“１”データの場合にビット線ＢＬが十分レベル低下するまでの時間以上必要であり、例えば１００ｎｓｅｃから１００μｓｅｃの間の時間とする。
【００８４】
ついで、ビット線ＢＬの電圧変化を、センスアンプ回路３で判定して、データをデータラッチ内に読み出す（時刻ｔ３）。この際、センスアンプ回路３内にビット線に対する電圧クランプ回路を備えれば、ＢＬ電位を大幅に変化させなくてもデータを高感度で読み出すことができる。センスアンプ回路は電流センス型でもよい。
【００８５】
センス期間が終了した後、時刻ｔ４で選択ゲート線ＧＳＩ，ＳＳＬ、ワード線ＷＬ０〜ＷＬ１５、及びビット線ＢＬの電位を初期値に戻すための、リカバリ動作期間に入る。
【００８６】
次に、上述したデータ読み出しモードにおけるパス電圧Ｖｒｅａｄ１／ｚ，Ｖｒｅａｄ２／ｚの設定法を、具体的に図８Ａ−８Ｄ及び図１２を参照して説明する。これらの図では、前述のようにワード線ＷＬｚが選択された場合のＶｒｅａｄ発生回路１１ｃが出力するパス電圧を、Ｖｒｅａｄ１／ｚと表している。図８Ａは、最も共通ソース線ＳＬに近いメモリセルＭ１５が選択された場合、図８Ｂは、メモリセルＭ１３が選択された場合、図８Ｃは、メモリセルＭ２が選択された場合、図８Ｄは最もビット線ＢＬに近いメモリセルＭ０が選択された場合である。
【００８７】
この実施の形態では、ビット線ＢＬから共通ソース線ＳＬに読み出し電流を流しているから、ＮＡＮＤセルユニット内のメモリセル及び選択トランジスタのドレイン／ソース拡散層は、ビット線ＢＬ側がドレイン、ソース線ＳＬ側がソースとなる。
【００８８】
ワード線ＷＬ１５が選択された図８Ａの場合は、選択メモリセルＭ１５のドレイン側（即ちビット線ＢＬ側）に最も多く非選択メモリセルが存在し、ワード線ＷＬ０が選択された図８Ｄの場合は、選択メモリセルＭ０よりビット線側には非選択セルはない。そして、図８Ａのとき選択メモリセルＭ１５のビット線側の非選択メモリセル（非選択ワード線）に与えられるパス電圧Ｖｒｅａｄ１／１５と、図８Ｂのとき選択メモリセルＭ１３のビット線側の非選択メモリセル（非選択ワード線）に与えられるパス電圧Ｖｒｅａｄ１／１３、図８Ｃのとき選択メモリセルＭ２のビット線側の非選択メモリセル（非選択ワード線）に与えられるパス電圧Ｖｒｅａｄ１／２とは、Ｖｒｅａｄ１／１５＞Ｖｒｅａｄ１／１３＞Ｖｒｅａｄ１／２に設定される。
【００８９】
即ちこの実施の形態では、図１２に示すように、データを読み出す選択セルよりもビット線ＢＬ側に存在する非選択セルの数が多くなるにつれて（即ち、ｚが大きくなるにつれて）、選択メモリセルのビット線ＢＬ側の非選択セルに与えるパス電圧を上昇させることが一つの特徴である。より一般的に、ワード線ＷＬｚの位置指標ｚについて、その整数ｚが任意の値ｉ，ｊをとるとものとして、ｉ＞ｊとなる場合に、Ｖｒｅａｄ１／ｉ≧Ｖｒｅａｄ１／ｊとする。
【００９０】
一方、選択メモリセルのソース（即ち共通ソース線ＳＬ側）の非選択メモリセル（非選択ワード線）に与えられるパス電圧Ｖｒｅａｄ２／ｚに付いては、次の通りである。図８Ｂのとき選択メモリセルＭ１３のソース側の非選択メモリセルに与えられるパス電圧Ｖｒｅａｄ２／１３と、図８Ｃのとき選択メモリセルＭ２のソース側の非選択メモリセルに与えられるパス電圧Ｖｒｅａｄ２／２、図８Ｄのとき選択メモリセルＭ０のソース側の非選択メモリセルに与えられるパス電圧Ｖｒｅａｄ２／０とは、Ｖｒｅａｄ２／０＞Ｖｒｅａｄ２／２＞Ｖｒｅａｄ２／１３に設定される。即ち図１２に示すように、データを読み出す選択セルよりもソース線ＳＬ側に存在する非選択メモリセルの数が多くなるにつれて（即ち、ｚが小さくなるにつれて）、選択メモリセルのソース線ＳＬ側の非選択メモリセルに与えるパス電圧を上昇させることが特徴である。より一般的に、ワード線ＷＬｚの位置指標ｚについて、その整数ｚが任意の値ｉ，ｊをとるとものとして、ｉ＞ｊとなる場合に、Ｖｒｅａｄ２／ｊ≧Ｖｒｅａｄ２／ｉとする。
【００９１】
この実施の形態によると、データ読み出し時の非選択メモリセルのデータ状態に影響される選択メモリセルのしきい値変動を効果的に抑制することができる。データ読み出し時、選択メモリセルに直列に接続された非選択メモリセルのコンダクタンスが書き込み／消去状態に応じて変化し、その結果として選択メモリセルのしきい値が変化する問題に対しては、原理的には、非選択メモリセルの制御ゲート電圧を上昇させて、非選択メモリセルのコンダクタンスを上昇させればよい。しかし、非選択メモリセルの制御ゲート電圧を余り高くすると、非選択メモリセルは書き込みストレスが印加され、誤書き込み（ｒｅａｄ  ｄｉｓｔｕｅｒｂ）が生じてしまう。
【００９２】
この実施の形態では、選択メモリセルのドレイン側の非選択メモリセルに与えるパス電圧Ｖｒｅａｄ１を、選択メモリセル位置に応じて切り換える。これにより、選択メモリセルのドレイン側に多くの“０”データの非選択メモリセルが接続される状態での選択メモリセルのドレインコンダクタンスを低下させることなく、非選択メモリセルでの誤書き込みを防止しながら、選択メモリセルのしきい値上昇を抑えることができる。一方、選択メモリセルのドレイン側の“０”データの非選択メモリセル数に拘わらず、選択メモリセルでのしきい値上昇を一定にするという条件を適用したとすると、ドレイン側の非選択メモリセルのデータが全てデータ“０”という最悪時のドレインコンダクタンスを上昇させることができる。
【００９３】
特に、ドレイン側の非選択セルに対するＶｒｅａｄ１／ｚ（ｚ＝１，２，…，１５）なるパス電圧の切り換え設定は、ブロック一括消去後のデータ書き込み法としてソース線ＳＬ側から順に行う方式を適用した場合に有効である。この書き込み方式を適用した場合、ある選択メモリセルについての書き込みベリファイ読み出し動作とその後の通常読み出し動作での選択メモリセルのソース側の非選択メモリセルのデータ状態は同じである。即ちこれら二つの読み出し動作の間で選択メモリセルのソース直列抵抗の変化はない。従って、選択メモリセルのソース電位変動による見かけのしきい値変動が抑えられる。
【００９４】
上述した選択メモリセルのドレイン側の非選択メモリセル数に応じたパス電圧Ｖｒｅａｄ１の設定に加えて、或いはそれと独立にこの実施の形態では、選択メモリセルのソース側の非選択メモリセル数に応じたパス電圧Ｖｒｅａ２／ｚ（ｚ＝０，１，…，１４）の設定法に特徴を有する。即ちこの実施の形態によれば、選択メモリセルのソース側に多くの“０”データの非選択メモリセルが接続されることによる選択メモリセルのソース直列抵抗を増大させることなく、非選択メモリセルでの誤書き込みを防止しながら、選択メモリセルのしきい値上昇を抑えることができる。これも、選択メモリセルでのしきい値上昇を一定にする条件に変更すれば、ソース側の非選択メモリセルのデータが全てデータ“０”という最悪時のソース直列抵抗を低減でき、誤書き込みを防止することができる。
【００９５】
特に、このパス電圧Ｖｒｅａｄ２の設定法は、ブロック一括消去後のデータ書き込み法として、ブロック内のランダムな順序による書き込みを行う場合にも有効になる。即ちこの書き込み方式では、書き込みベリファイ読み出し動作とその後の通常読み出し動作との間で、選択メモリセルのソース側非選択メモリセルのデータ状態、従って選択メモリセルのソース直列抵抗が異なる。しかし、選択メモリセルのソース側非選択メモリセルの数が多くなる程パス電圧Ｖｒｅａｄ２を高くすることにより、選択メモリセルのソース直列抵抗の変動を実質的に抑えることができ、選択メモリセルのソース電位変動による見かけのしきい値変動を抑える効果が得られる。
【００９６】
以上のようにこの実施の形態では、非選択メモリセルに与えるパス電圧を、選択メモリセルのドレイン側とソース側でそれぞれ、選択メモリセルの位置に応じて最適設定する。そのために前述のように、内部電圧発生回路１１は二つのパス電圧発生回路、即ちＶｒｅａｄ発生回路１１ｃおよびＶｒｅａｄ２発生回路１１ｄを備えかつ、その出力電圧を制御する制御入力として、選択ページアドレスが入力されている。
【００９７】
次に、上述のようなレベル切り換え可能なパス電圧を発生するＶｒｅａｄ発生回路１１ｃの具体的に構成例を、図９に示す。Ｖｒｅａｄ２発生回路１１ｄの構成も同様である。リングオシレータ回路１０１とその発振出力により駆動されるチャージポンブ回路１０２とが昇圧回路を構成しており、これにより電源電圧を昇圧した高電圧であるパス電圧Ｖｒｅａｄが発生される。チャージポンブ回路１０２の出力端子には、その昇圧動作を制限するための電圧（または電流）モニタ回路１０３が接続されている。このモニタ回路１０３は、パス電圧Ｖｒｅａｄが定められた値以上に上昇した場合に、チャージポンプ回路１０２を停止または、駆動力を低下させる制御を行う。このモニタ回路１０３によって、Ｖｒｅａｄ出力動作に対して負帰還が形成され、安定した出力電圧を得られるようになっている。
【００９８】
リングオシレータ１０１，チャージポンプ回路１０２及びモニタ回路１０３の部分には、公知の回路が用いられる（例えば、特開２０００−１０５９９８公報）。また、参照信号（電圧又は電流）に応じて異なる昇圧電圧を得るための回路方式として、例えば、複数のチャージポンプ回路を備えてこれを切り換え制御する方式を用いてもよい（例えば、特開平７−１１１０９５号公報）。
【００９９】
モニタ回路１０３は、Ｖｒｅａｄ出力と参照電圧とを比較する比較器により構成される。モニタ回路１０３は、出力パス電圧Ｖｒｅａｄを例えば抵抗によって、分圧または分流してから参照電圧や基準電圧と比較する回路を含んでもよい。これにより、例えば３Ｖ以上のパス電圧Ｖｒｅａｄをフィードバックするモニタ回路１０３を、Ｖｒｅａｄよりも低電圧で動作する能動素子回路で構成することができ、より耐圧が小さく面積の小さい能動回路素子を用いることができる。よって、モニタ１０３の回路面積をより縮小することができる。
【０１００】
参照電流を利用する場合には、モニタ回路１０３は、参照電流と、Ｖｒｅａｄ出力を例えば抵抗分割によって分流した値とを比較器で比較することにより構成される。参照電圧発生回路は、ディジタルデータが入力される論理回路１０５とその出力をアナログ値に変換するＤ／Ａ変換回路１０４を備えて構成される。Ｄ／Ａ変換回路１０４の出力が、Ｖｒｅａｄ電圧を設定するための参照電圧（または参照電流）値となる。
【０１０１】
論理回路１０５は、読み出し時に選択したページアドレス信号と、配線層をすべて積層後にその論理値を設定可能なトリミング設定値の二つのディジタル信号を入力として、これらの論理和を作成し出力する。トリミング設定値は、昇圧電圧を最適値に調整するためのデータであって、ウェハテストの結果に応じて例えばフューズやアンチフューズその他の不揮発性メモリに書き込み保持され、メモリの電源投入時に自動的に読み出されて、調整に用いられる。出荷テスト時に、あるページに対するパス電圧Ｖｒｅａｄを設定した後は、その後電源を遮断しても値が保たれるようにすることがパス電圧を調整後一定範囲に保つため望ましい。
【０１０２】
図１０は、論理回路１０５の構成例であり、全加算器２０１を直列接続したいわゆるマンチェスタ型加算器を構成している。Ａ３〜Ａ０は選択ページアドレス信号（ディジタル信号）の信号線であり、Ｂ３〜Ｂ０はトリミング設定値（ディジタル信号）の信号線である。この様なマンチェスタ型加算器に選択ページアドレス信号とトリミング設定値を入力することにより、Ｃ４〜Ｃ０には選択ページアドレスとトリミング設定値の和の値をディジタル出力することができる。
【０１０３】
この様に論理回路１０５の出力がディジタルで与えられているため、選択ページアドレスからアナログ信号を作成し、トリミング設定値ディジタル入力からアナログ信号を作成し、それらをアナログ信号として足し合わせる場合よりも、ノイズの影響を受けにくくダイナミックレンジを広く確保することができる。また、Ｄ／Ａ変換回路１０４は１つでよいので、選択ページアドレスとトリミング設定値の和に対して、容易に単調性（monotonicity）が保証され、温度変化による特性変化保証も容易である。これにより、設定する電圧ステップが小さくても精度良くパス電圧を設定することができる。
【０１０４】
なお論理回路１０５において、Ａ１、Ａ０に例えば、選択ページの上位アドレスのみを割り当て、Ａ３，Ａ２をＧＮＤとすることにより、ワード線を、ＷＬ０〜ＷＬ３、ＷＬ４〜ＷＬ７、ＷＬ８〜ＷＬ１１、ＷＬ１２〜ＷＬ１５のようにグループに分ければ、グループ毎に異なり、各グループ内では一定のパス電圧を発生させることができる。
【０１０５】
このようにして、選択ページアドレスの差による電圧ステップとトリミング入力の電圧ステップを変えて割り当てることも容易にできる。さらに、選択ページのディジタル値を割り算回路で割ることにより、トリミング入力ステップの任意の整数倍を選択ページのアドレスの差による電圧ステップに割り当てることもできる。
【０１０６】
この実施の形態においては、パス電圧Ｖｒｅａｄ１／ｚ，Ｖｒｅａｄ２／ｚの設定法により、読み出し選択メモリセルに直列接続される非選択メモリセルの書き込み／消去状態、いわゆる“バックパターン”による選択セルのしきい値変動を効果的に抑制することができる。この点を以下に具体的に説明する。
【０１０７】
バックパターンによる選択セルのしきい値変動についての解析モデルは、既に本発明者等が報告している（特許文献３参照）。即ち、バックパターンによりコンダクタンスが変化することに起因する、選択セルのしきい値電圧の最大変化量をΔＶｔｈとし、しきい値電圧を定義するしきい値電流をＩｔｈとしたとき、図１１に示すように、Ｉｔｈ／ΔＶｔｈはほぼ、（Ｖｒｅａｄ１−Ｖｔｈｗ）の線形関数となる。ここで、Ｖｒｅａｄ１は、選択セルのドレイン側の非選択セルに与えられるパス電圧を示している。
【０１０８】
図１１は具体的に、読み出し選択セルを共通ソース線ＳＬに最も近いＭ１５とし、パス電圧Ｖｒｅａｄ１とメモリセルＭ０〜Ｍ１５の書き込みしきい値Ｖｔｈｗを様々に変化させた場合のＩｔｈ／ΔＶｔｈを示している。消去しきい値Ｖｔｈｅは−２Ｖに固定し、Ｉｔｈは１０ｐＡ以上２μＡ以下の範囲内の値を用いている。また、さらに、パス電圧Ｖｒｅａｄ１は３Ｖから６Ｖの範囲内の値を、選択セルのソース側のパス電圧Ｖｒｅａｄ２は３Ｖから６Ｖの範囲内の一定の値で固定している。Ｖｔｈｗは０Ｖから４Ｖの範囲内の値を用いている。
【０１０９】
図１１の特性は、次のように説明することができる。選択セルのドレインコンダクタンスが直列非選択セルや選択トランジスタのドレインコンダクタンスよりも十分低く且つ、選択セルが電流飽和領域（５極管動作領域）で動作する場合には、ビット線と共通ソース線の間の電圧の大部分が選択セルのドレインとソースとの間に印加される。このため、選択セルのソース電位はドレイン電位よりも大きく低下する。選択セルよりビット線側に接続された非選択セルは、線形動作するものとすると、その一つ当たりのコンダクタンスは、しきい値Ｖｔｈｗの書き込み状態のとき最低であり、Ｖ０を定数として、βcell×（Ｖread1/z−Ｖthw−Ｖ０）となる。ビット線側の非選択セルの全体のコンダクタンスは、ビット線側の非選択セルの数ｎｋが増えるほど減少し、基板バイアス効果を無視すれば、ほぼβcell×（Ｖread1/z−Ｖthw−Ｖ０）／ｎｋとなる。
【０１１０】
非選択セルが消去状態では、そのしきい値はＶｔｈｅであるから、選択セルに直列に接続されたビット線側の非選択セルの書き込み／消去状態に依ってコンダクタンスが変化することに起因する選択セルのドレイン電圧の変化量ΔＶＤは、下記式（１）のように近似できる。
【０１１１】
ΔＶth∝ΔＶＤ
＝(Ｉth・ｎk／βcell)[1／(Ｖread1/z −Ｖthw−Ｖ０)
−１／（Ｖread1/z−Ｖthe−Ｖ０）］                …（１）
式（１）は、例えば、Ｖｔｈｗ＝１Ｖ，Ｖｔｈｅ＝−２Ｖとしたとき、中括弧内の第１項に比べて小さい第２項を無視することができる。従って式（１）は近似的に、下記式（２）で表すことができる。
ΔＶＤ〜Ｉth・ｎk／[βcell・（Ｖread1/z−Ｖthw−Ｖ０）]    …（２）
即ち、しきい値変動ΔＶｔｈが（Ｖread1/z−Ｖthw−Ｖ０）に逆比例するという近似式が得られる。選択セルのソース側電位は、Ｉｔｈの一定電流を流している場合には変化しない。従って、ドレイン電圧によるしきい値低下効果（Ｄｒａｉｎ−Ｉｎｄｕｃｅｄ  Ｂａｒｒｉｅｒ  Ｌｏｗｅｒｉｎｇ）による選択セルのしきい値低下ΔＶｔｈは、ΔＶＤに比例するため、図１１の実験特性を説明できることになる。
【０１１２】
図８Ａ−８Ｄにおいて、選択セルよりもビット線ＢＬ側の非選択セル数ｎｋが少ない場合には、式（２）から、ΔＶｔｈが小さくなる。よって、選択セルの位置ｚによって、（Ｖread1/ｚ−Ｖthw−Ｖ０）／ｎｋを一定となるようにすれば、ΔＶｔｈをほぼ一定となるようにすることができる。
【０１１３】
図１２はその様なパス電圧設定例を示している。即ち、Ｖread1/15＞Ｖread1/１４＞Ｖread1/１３＞…＞Ｖread1/１とし、これらの間隔をほぼ等間隔として、式（２）よりΔＶｔｈが一定となるようにしている。ここで、ｚを1以上として、Ｖｒｅａｄ１／ｚは、Ｖｔｈｗ＋ＶＢＬ以上となるように設定されている。
【０１１４】
更に、非選択メモリセルのゲート電圧を一定とした場合、読み出し選択メモリセルのソース線ＳＬ側に接続されるメモリセルの個数が増大するほど、そのチャネル抵抗の和は増加する。よって、読み出しメモリセルのソース線側に接続されるメモリセルの個数が増大するにしたがって、パス電圧Ｖｒｅａｄ２を上昇させることによって、従来に比べて、ソース線側に接続される非選択メモリセルによる抵抗増大を抑制することができる。特に、非選択メモリセルのチャネルコンダクタンスの変化は、そのメモリセルが消去しきい値から書き込みしきい値に変化した場合、ドレイン側のパス電圧Ｖｒｅａｄ１の検討と同様に、[1／(Ｖread2/z −Ｖthw−Ｖ０)−１／（Ｖread2/z−Ｖthe−Ｖ０）］に比例する。
【０１１５】
よって、図１２に示すように、ソース線側の非選択セルの増加につれてパス電圧Ｖｒｅａｄ２／ｚを上昇させることによって、読み出しセルよりもソース側に接続される非選択メモリセルのしきい値変化による抵抗増大を抑制することができる。
【０１１６】
以上のようにこの実施の形態では、選択メモリセルのドレイン側またはソース線側に接続されるいずれの非選択メモリセルを消去から書き込み状態に変化させても、データ読み出しを行うメモリセルのソース電位変化によるしきい値変動を抑制することができる。特に、選択メモリセルのソース線側に接続される非選択メモリセルの抵抗上昇は、基板バイアス効果によるしきい値上昇を伴うので、選択メモリセルのドレイン線側に接続される非選択メモリセルの抵抗が同じだけ上昇した場合よりも大きくしきい値を増大させてしまう。そこで図１２のように、Ｖｒｅａｄ２の最大電圧Ｖｒｅａｄ２／０は、Ｖｒｅａｄ１の最大電圧Ｖｒｅａｄ１／１５以上とすることが、より効果的にしきい値変動を抑制するには望ましい。
【０１１７】
この実施の形態では、全てのメモリセルＭ０〜Ｍ１５を一定回読み出すこととすると、全てのメモリセル読み出しをＶｒｅａｄ２／０と同じ一定のパス電圧を用いて行う従来例よりも、読み出し電流の最小値を確保しながら、すべての非選択セルのＶｒｅａｄストレスの総量を低減できる。即ち、あるパス電圧Ｖｒｅａｄを与えた時の読み出しディスターブによる電荷蓄積層の蓄積量上昇を△Ｑとすると、すべてのメモリセルＭ０からＭ１５までを一定回数読み出すこととしたときの全Ｖｒｅａｄストレスの最大値は、ｍａｘ[Σ△Ｑ（Ｖｒｅａｄ１／ｚ）, （Ｖｒｅａｄ２／ｚ）] に比例する。
【０１１８】
ただし、ストレスを評価すべきメモリセル位置を、ｚ＝ｍとし、ＮＡＮＤセルユニット内の順次選択されるメモリセル位置をｋ＝０〜１５として、Σはｋについて０〜１５の範囲で和をとるものとする。また、ｋ＞ｍの時Ｖｒｅａｄ２／ｚを選択し、ｋ＝ｍの場合は加算せず、ｋ＜ｍのときＶｒｅａｄ１／ｚを選択するものとする。読み出し電流の必要最小限の値を確保するように、Ｖｒｅａｄ１／ｚ，Ｖｒｅａｄ２／ｚを選択セル位置に応じて選択することにより、読み出しストレス総量を低減できることが明らかである。
【０１１９】
図１３は、別のパス電圧設定例を示している。ここでは、選択セルの位置ｚを０〜１５の範囲で、連続する位置の３グループに分けて、各グルーブ内では同じパス電圧値を用いる。即ち、Ｖread1/15＝Ｖread1/14＝Ｖread1/13，Ｖread1/12＝Ｖread1/11＝Ｖread1/10，…，Ｖread1/3＝Ｖread1/2＝Ｖread1/1とし、Ｖread2/14＝Ｖread2/13＝Ｖread2/12，Ｖread2/11＝Ｖread2/10＝Ｖread2/9，…，Ｖread2/2＝Ｖread2/1＝Ｖread2/0とする。
【０１２０】
このように、パス電圧Ｖｒｅａｄ１／ｚおよびＶｒｅａｄ２／ｚをグルーブ化して与えても良い。一般に選択セルの位置ｚに対応する整数ｉ，ｊを任意の１以上１５以下の値として、ｉ＞ｊとなる場合に、Ｖread1/ｉ≧Ｖread1/ｊかつＶread2/j≧Ｖread2/iとすれば、従来例に比較して読み出しディスターブによる消去しきい値上昇を抑制可能である。このように、パス電圧Ｖｒｅａｄをグルーブ化して与えると、論理加算回路を含む論理回路１０５とＤ／Ａ変換回路１０４の信号ビット数を減らすことができ、より回路面積を縮小することができる。
【０１２１】
またこの実施の形態において、パス電圧Ｖｒｅａｄの設定を、読み出しディスターブによるしきい値上昇を従来例と同じにする条件、つまりmax[Σ△Ｑ（Ｖread1/z）, （Ｖread2/z）]を従来例と同じにする条件とし、更に、選択セルの位置ｚに対応する整数ｉ，ｊを任意の１以上１５以下の値として、ｉ＞ｊの条件でＶread1/ｉ≧Ｖread1/ｊかつＶread2/j≧Ｖread2/iとすれば、メモリセルＭ１５が選択された時の非選択セルのドレインコンダクタンスは従来例に比較して上昇させることができる。従って、読み出し電流の最大値と最小値の差（読み出し電流の変動分）を小さくすることができる。この結果、読み出し電流により決まる読み出し時間の最大値と最小値の差を小さくして、読み出しタイミングを揃え、高速のデータ判定を可能とする。更にこのことは、電磁ノイズ起因の誤読み出しの確率を減少させ高信頼性を得ることを可能とする。
【０１２２】
さらに、選択セルに直列に接続された非選択セルの、読み出し時の誤書き込みストレスを低減することができるので、データの“１”データと”０”データとのしきい値分離幅を削減できる。よって、異なるデータのしきい値分布が重なることに起因するデータ破壊を減少させることができる。また、削減したしきい値電圧分離幅分“０”しきい値を低下させることができ、書き込みに要する時間や、書き込み電圧、およびＶｒｅａｄ電圧上限値を下げることができる。よって、書き込み電圧発生回路やＶｒｅａｄ電圧発生回路の面積をより削減することができる。
【０１２３】
この実施の形態によるデータ読み出し手法による効果をまとめると、次の通りである。
【０１２４】
（ａ）選択メモリセルのソース側にある非選択メモリセルに与えるパス電圧Ｖｒｅａｄ２を、選択メモリセルのＮＡＮＤセルユニット内の位置に応じて切り換えることにより、それらの非選択メモリセルのデータおよび位置に起因する選択メモリセルのソース直列抵抗の変動を小さくでき、従って読み出し電流の変動を小さくすることができる。加えて、選択メモリセルのドレイン側の非選択セルに与えるパス電圧Ｖｒｅａｄ１を、同様に、選択メモリセルのＮＡＮＤセルユニット内の位置に応じて切り換えれば、読み出し電流変動はより効果的に抑えられる。その結果として、読み出しタイミングを揃えることができ、高速のデータ判定が可能になる。
【０１２５】
（ｂ）読み出し時間の最大値を一定としたままで、読み出し電流によって生ずる電磁ノイズの最大値を低減することができる。具体的に、より小さな読み出し電流を用いて、隣接するデータ転送線間の容量結合による電位変化の影響を受けることなく読み出しを行うことができる。即ち、電磁ノイズ起因の誤読み出しの確率を減少させ高信頼性を得ることができる。
【０１２６】
（ｃ）読み出し最大電流を小さくできることから、発熱増大によるトランジスタのしきい値変化やリーク電流の増大も小さく抑えることができ、また共通ソース線の電位変動を抑えることができる。更に、共通ソース線の電位変動が抑えられる結果、共通ソース線を短絡するための配線領域面積を小さくでき、従ってメモリセルアレイのチップ面積占有率を向上させることができる。
【０１２７】
（ｄ）“１”データしきい値（消去しきい値）上限値の正方向へのシフト量が抑えられる。このため、消去しきい値分布と“０”データしきい値分布（書込みしきい値分布）との分離電圧幅を従来と同じにしても、大きなデータマージンを確保することができる。また電荷保持特性の劣化や温度変化によるしきい値シフトが生じても、異なるデータのしきい値分布が重なることを起因とするデータ破壊を減少させることができる。
【０１２８】
（ｅ） 消去しきい値のシフト量が抑えられることから、消去しきい値分布と書込みしきい値分布との分離電圧幅を小さくすることができ、その場合でも異なるデータのしきい値分布が重なることを起因とするデータ破壊を減少させることができる。この結果、書き込みしきい値を低下させること、具体的に書き込みしきい値分布の上限値を従来よりも低く設定でき、書き込みに要する時間を短縮することができる。
【０１２９】
（ｆ）書き込み電界を低下させても高速で書き込みが行えるので、書き込みを繰り返すことによるメモリセルのトンネル絶縁膜やＯＮＯ膜の信頼性の劣化を小さくすることができる。さらに、蓄積電荷の自己電界が小さくなり電荷の保持特性を良好に保つことができる。さらに、非選択セルに与えるパス電圧を低下させることが可能となる。更にまた、読み出し操作を繰り返すことによって電荷蓄積層に負の電荷が注入されしきい値が上昇する問題も改善され、消去しきい値分布と書き込みしきい値分布の間の分離幅を安定に確保することができる。
（ｇ）読み出し時の判定しきい値と、“０”，“１”データのしきい値分布との間の分離電圧幅を大きく確保できる。言い換えれば、データ判定マージンを大きく確保することができ、従って誤読み出し頻度を小さくすることができる。よって、選択メモリセルのしきい値が判定しきい値より高い場合の読み出し電流を一定としたままで、選択メモリセルのしきい値が判定しきい値より低い場合の読み出し電流を増大させ、読み出し速度を高速化することができる。
【０１３０】
［実施の形態２］
次に、読み出し電流を実施の形態1とは逆に、共通ソース線ＳＬからビット線ＢＬの方向に流すようにした実施の形態２を説明する。図１〜図６Ｃに示したＥＥＰＲＯＭの構成は、実施の形態１と同様であり、図９，１０に示したＶｒｅａｄ発生回路の構成もそのまま用いられる。
【０１３１】
図１４は、この実施の形態２の読み出しタイミング図を、先の実施の形態１の図７と対応させて示している。また図１５Ａ−１５Ｄ，図１６及び１７は、パス電圧Ｖｒｅａｄの設定例を、先の実施の形態の図８Ａ−８Ｃ，図１２及び１３とそれぞれ対応させて示している。
【０１３２】
ここでは、図２及び図３に示すビット線ＢＬｘａ，ＢＬｘｂ（以下では、ｘを省くことがある）のうち、一方のビット線ＢＬｂに接続されたメモリセルをセンスアンプで読み出し、非選択状態の他方のビット線ＢＬａは読み出し時に例えば、共通ソース線ＳＬとほぼ同じ電位に保つことによって、電位変動を抑制するシールド線として動作させることとする。図２及び図３では、１つのセンスアンプに２本のビット線ＢＬａ，ＢＬｂが接続される例を示しているが、更に多くのビット線がセンスアンプを共有する場合にも、非選択ビット線の少なくとも一本をシールド線とすれば、シールド効果が生じる。
【０１３３】
このシールド効果については、読み出しセルのつながった複数のビット線ＢＬｂについて、それぞれの間に少なくとも１本のシールドビット線ＢＬａが存在する、図２で示した構成が、読み出しに伴うビット線の容量結合ノイズを削減するには望ましい。そしてこの実施の形態では、シールドビット線に接続されたメモリセルの読み出しディスターブも抑制することができる。
【０１３４】
図１４では、１６本のワード線ＷＬｚ（ｚ＝０，１，２，…，１５）のうち、ワード線ＷＬ２により駆動されてビット線ＢＬｂに接続されたメモリセルを読み出す場合を示しており、このときのＮＡＮＤセルユニット内の電圧関係は、図１５Ｃである。図１５Ａは、最も共通ソース線ＳＬに近いメモリセルＭ１５が選択された場合、図１５Ｂは、メモリセルＭ１３が選択された場合、図１５Ｄは最もビット線ＢＬに近いメモリセルＭ０が選択された場合である。他のメモリセルが選択された場合も、選択セルのドレイン側とソース側の非選択セルに与えられるパス電圧の関係は、同様に設定される。
【０１３５】
共通ソース線ＳＬからビット線ＢＬへ読み出し電流を流すこの実施の形態では、ＮＡＮＤセルユニット内のメモリセル及び選択トランジスタのソース／ドレイン拡散層は、実施の形態１とは逆になること、即ちソース線ＳＬ側がドレイン、ビット線ＢＬ側がソースとなることに注意を要する。図１５Ａ−１５Ｄに示すように、選択メモリセルのドレイン側（即ち共通ソース線ＳＬ側）にある非選択ワード線にはパス電圧Ｖｒｅａｄ１／ｚを与え，選択メモリセルのソース側（即ちビット線ＢＬ側）にある非選択ワード線には、パス電圧Ｖｒｅａｄ２／ｚを与える。
【０１３６】
先の実施の形態と同様に、データ読み出し時、ブロック選択デコーダ２ｂ及びページ選択デコーダ２ｃによって、データを読み出す選択ブロックのワード線ドライバ２ａが活性化される。図１４に示すように、時刻ｔ０で、共通ソース線ＳＬ側の選択ゲート線ＧＳＬにＶｃｃ（又はＶｒｅａｄ１／２又はＶｒｅａｄ２／２）を、非選択ワード線ＷＬ３−ＷＬ１５にパス電圧Ｖｒｅａｄ１／２を、選択ワード線ＷＬ２に読み出し電圧Ｖrを、非選択ワード線ＷＬ０、ＷＬ１にはパス電圧Ｖｒｅａｄ２／２をそれぞれ与える。
【０１３７】
そして、時刻ｔ１で、共通ソース線ＳＬ及び非選択ビット線ＢＬａに同じ電圧ＶＳＬを与える。その後、時刻ｔ２でビット線側の選択ゲート線ＳＳＬに選択トランジスタをオンにする電圧ＶＧＳＬを与える。これにより、予め０Ｖにプリチャージされた選択ビット線ＢＬｂは、読み出しデータに応じて、共通ソース線ＳＬ側から流れ込む読み出し電流により充電され（データ“１”のとき）、或いは充電されない（データ“０”のとき）。
【０１３８】
一定のビット線充電動作の後、時刻ｔ３でデータセンスを行う。選択ビット線があるレベル以上に充電されていれば、データ“１”、それ以下であればデータ“０”と判定される。時刻ｔ４から、ビット線、ソース線及びワード線を放電させるリカバリ動作が行われる。
【０１３９】
読み出し動作の間、非選択のブロックの選択ゲート線ＳＳＬ，ＧＳＬ及びワード線ＷＬ０〜ＷＬ１５は読み出し期間中フローティングまたは０Ｖに保持され、データの誤読み出しや破壊が生じないようにする。
【０１４０】
読み出し電圧Ｖｒは、“０”データしきい値の最低値Ｖｔｈｗ２と、“１”データしきい値の最大値Ｖｔｈｅとの間に設定される。これは特に、（Ｖｔｈｗ２＋Ｖｔｈｅ）／２程度とすることが、最も読み出しマージンを得るのに望ましい。具体的に例えば読み出し電圧Ｖｒは、−０．５Ｖから４Ｖの間に設定される。Ｖｔｈｅが負で、Ｖｔｈｗ２が正となるように設定すれば、読み出し電圧ＶｒをＧＮＤに設定でき、Ｖｒ発生回路１１ｅが不要となるので望ましい。
【０１４１】
また、読み出し電圧Ｖｒは、ＧＮＤ以上の電圧となるように設定することが望ましい。これにより、ワード線ドライバ２ａのワード線ＷＬ０〜ＷＬ１５に接続されたトランジスタの拡散層に負電圧を印加されることがなくなり、負電圧発生回路が不要となる。更に、ワード線ドライバ２ａのｎ型ＭＩＳＦＥＴが形成されたｐ型ウェル電圧をＧＮＤとしｐ型基板２１とｎ型領域で分離することなく形成することができる。この結果、ワード線ドライバ２ａの回路面積を減少させることができる。また、負電圧が印加されないので、拡散層が順バイアスされることによる少数キャリア注入が生じなくなり、ラッチアップを防ぐことができる。
【０１４２】
さらに、この実施の形態では、図１４のように、シールドビット線ＢＬａには、読み出し時にソース線ＳＬと同じ電位ＶＳＬが印加される。よって、非選択のシールドビット線ＢＬに接続されたメモリセルの誤書き込み電圧ストレスは最大で、Ｖｒｅａｄ１／ｚ−ＶＳＬ，Ｖｒｅａｄ２／ｚ−ＶＳＬのうち大きい方となり、これは通常シールドビット線ＢＬａに接続されたメモリセルに印加されるＶｒｅａｄ−ＧＮＤより小さい。また読み出し時に共通ソース線ＳＬと非選択ビット線ＢＬａは同電位に保っているので、非選択ビット糠ＢＬａがシールド線として機能し、複数のビット線ＢＬｂ間の容量結合ノイズを低減できる。
【０１４３】
図１６は、この実施の形態２でのデータしきい値とパス電圧Ｖｒｅａｄ１／ｚおよびＶｒｅａｄ２／ｚの関係を、図１２と対応させて示している。データを読み出す選択セルのドレイン側（共通ソース線ＳＬ側）に存在する非選択セルの数の増加につれて、その非選択セルのパス電圧Ｖｒｅａｄ１／ｚを上昇させる。例えば、最もビット線ＢＬ側のメモリセルＭ０が選択された場合のパス電圧Ｖｒｅａｄ１／０と、共通ソース線ＳＬ側のメモリセルＭ１４が選択されたときのパス電圧Ｖｒｅａｄ１／１４の関係は、Ｖｒｅａｄ１／０＞Ｖｒｅａｄ１／１４と設定する。
【０１４４】
一般に、ＮＡＮＤセルユニット内のワード線位置を示す整数ｚについて、ｉ，ｊを任意の値として、ｉ＞ｊである場合に、Ｖｒｅａｄ１／ｊ≧Ｖｒｅａｄ１／ｉとする。これにより、読み出しディスターブによる消去しきい値上昇を抑制することができる。
【０１４５】
さらに、本実施の形態では、図１５Ａのとき選択メモリセルのソース側（ビット線側）の非選択セル（非選択ワード線）に与えられるパス電圧Ｖｒｅａｄ２／１５と、図１５Ｂのとき選択メモリセルのソース側の非選択セルに与えられるパス電圧Ｖｒｅａｄ２／１３、及び図１５Ｃのとき選択メモリセルのソース側の非選択セルに与えられるパス電圧Ｖｒｅａｄ２／２とは、Ｖread2/15＞Ｖread2/13＞Ｖread2/2に設定される。
【０１４６】
即ちこの実施の形態では、データを読み出す選択セルのソース側（ビット線ＢＬ側）に存在する非選択セルの数の増加につれて、選択メモリセルのソース側の非選択セルに与えるパス電圧Ｖｒｅａｄ２／ｚを上昇させることが特徴である。より一般的に、ワード線ＷＬｚの位置指標ｚについて、その整数ｚが任意の値ｉ，ｊをとるとものとして、ｉ＞ｊとなる場合に、Ｖｒｅａｄ２／ｉ≧Ｖｒｅａｄ２／ｊとする。
【０１４７】
この実施の形態によっても先の実施の形態と同様の効果が得られる。即ち選択メモリセルのビット線側に接続される非選択メモリセルの個数が増大するにしたがって、それに与えるパス電圧Ｖｒｅａｄ２を高くすることによって、選択メモリセルのソース直列抵抗の増大を抑制することができる。更に、選択メモリセルのソース線側に接続される非選択メモリセルの数の増加に従って、それに与えるパス電圧Ｖｒｅａｄ１を高くすることにより、選択メモリセルのドレインコンダクタンスの変動を抑えることができる。
【０１４８】
また選択メモリセル位置や非選択メモリセルのデータに依存する読み出し電流の変動を抑えることができるので、高速読み出しが可能になる。更に読み出し時間の最大値を一定としたままで、セル読み出し電流によって生ずる電磁ノイズの最大値を削減することができる。即ち、隣接するビット線間の容量結合による電位変化の影書を受けることなく読み出しを行うことができ、高速でデータ判定をすることができ、電磁ノイズ起因の誤読み出しの確率を減少させ高信頼性を得ることができる。
【０１４９】
さらに、読み出しセルの最大電流を小さく保つことができるので、電位基準線ＳＬの電位の変動が小さくなり、メモリセルのドレイン電圧変動に伴うしきい値変動が生じにくくなる。また、ビット線に流れる最大電流も減少するため、電流ストレスによるエレクトロマイグレーションによる配線抵抗上昇が生じず、信頼性劣化も抑えられる。発熱増大によるトランジスタのしきい値変化やリーク電流の増大の問題も小さくすることができる。また、読み出し電流の最小値は従来と同じに保つことができるので、最小の読み出し電流が減少することによる読み出し時間の増大も生じない。
【０１５０】
さらに、選択メモリセルに直列に接続された非選択メモリセルの、読み出し時の誤書き込みストレスを低減することができるので、データの“１”データと”０”データとの電圧マージンを削減できる。よって、読み出し時のパス電圧Ｖｒｅａｄ１／ｚおよびＶｒｅａｄ２／ｚをさらに下げることができるので、パス電圧発生回路の面積や昇圧時間を低減することができ、より信頼性の高いメモリを実現することができる。
【０１５１】
非選択メモリセルのチャネルコンダクタンスの変化は、そのメモリセルが消去しきい値から書き込みしきい値に変化した場合、実施の形態１におけるパス電圧Ｖｒｅａｄ１／ｚの検討と同様に、[1／(Ｖread2/z -Ｖthw−Ｖ０)−１／（Ｖread2/z−Ｖthe−Ｖ０）］に比例する。よって、Ｖｒｅａｄ２／ｚを上昇させることによって、読み出しセルよりもソース側に接続される非選択メモリセルのしきい値変化による抵抗増大を抑制することができる。従って本発明では、選択メモリセルのドレイン側またはソース線側に接続されるいずれの非選択メモリセルを消去から書き込み状態に変化させても、データ読み出しを行うメモリセルのソース電位変化によるしきい値変動を抑制することができる。
【０１５２】
なお、選択メモリセルのソース側に接続される非選択メモリセルの抵抗上昇は、基板バイアス効果によるしきい値上昇を伴うので、選択メモリセルのドレイン側に接続される非選択メモリセルの抵抗が同じだけ上昇した場合よりも大きくしきい値を増大させてしまう。よって、図１６のように、Ｖｒｅａｄ２／ｚの最大電圧Ｖｒｅａｄ２／１５は、Ｖｒｅａｄ１／ｚの最大電圧Ｖｒｅａｄ１／０以上とすることが、しきい値変動を抑制するにはより望ましい。
【０１５３】
この実施の形態では、すべてのメモリセルＭ０〜Ｍ１５を一定回読み出すこととすると、Ｖｒｅａｄ２／１５と同じ一定のパス電圧を用いてすべてのセル読み出しを行う従来例よりも、セルに流れる電流の最小値を確保しながら、すべての非選択セルのＶｒｅａｄストレスの総量を低減できる。これは先の実施の形態と同様である。
【０１５４】
図１７は、別のパス電圧設定例を示している。ここでは、選択セルの位置ｚを０〜１５の範囲で、連続する３位置ずつグループに分けて、各グルーブ内では同じパス電圧値を用いる。即ち、Ｖread2/15＝Ｖread2/14＝Ｖread2/13，Ｖread2/12＝Ｖread2/11＝Ｖread2/10，…，Ｖread2/3＝Ｖread2/2＝Ｖread2/1とし、Ｖread1/14=Ｖread1/13＝Ｖread1/12，Ｖread1/11＝Ｖread1/10＝Ｖread1/9，…，Ｖread1/2＝Ｖread1/1＝Ｖread1/0とする。このように、パス電圧Ｖｒｅａｄ１／ｚおよびＶｒｅａｄ２／ｚをグルーブ化して与えても良い。一般に選択セルの位置ｚに対応する整数ｉ，ｊを任意の１以上１５以下の値として、ｉ＞ｊとなる場合に、Ｖread1/j≧Ｖread1/iかつＶread2/i≧Ｖread2/jとすれば、従来例に比較して読み出しディスターブによる消去しきい値上昇を抑制可能である。このように、パス電圧Ｖｒｅａｄをグルーブ化して与えると、論理加算回路を含む論理回路１０５とＤ／Ａ変換回路１０４の信号ビット数を減らすことができ、より回路面積を縮小することができる。
【０１５５】
またこの実施の形態において、パス電圧Ｖｒｅａｄの設定を、読み出しディスターブによるしきい値上昇を従来例と同じにする条件、つまりmax[Σ△Ｑ（Ｖread1/k）, （Ｖread2/k）]を従来例と同じにする条件にし、更に、選択セルの位置ｚに対応する整数ｉ，ｊを0以上１５以下の値として、ｉ＞ｊの条件でＶread1/j≧Ｖread1/iかつＶread2/i≧Ｖread2/jとすれば、メモリセルＭ１５が選択された時の非選択セルのドレインコンダクタンスは従来例に比較して上昇させることができる。従って、メモリセルに流れる最大電流と最小電流との差を小さくすることができ、高速でデータ判定をすることができ、電磁ノイズ起因の誤読み出しの確率を減少させ高信頼性を得ることができる。
【０１５６】
この実施の形態は、ブロック一括消去後に、ブロック内のメモリセルにランダムな順番にデータ書き込みを行う方式を採用した場合にも有効である。即ち、Ｖｒｅａｄ２／ｚ（ｚ＝１，２，…，１５）をこの実施の形態のように変化させることは、データ読み出しを行うメモリセルのソース側（ビット線側）に接続された非選択メモリセルが多くソース直列抵抗が高い場合に、Ｖｒｅａｄ２を増加させていることになる。言い換えれば、通常選択メモリセルの位置に依存するソース直列抵抗の変化を抑えている。従って、書き込みベリファイ読み出し時の選択メモリセルのソース直列抵抗とその後の通常読み出し時のそれとの差が小さくなり、選択メモリセルのソース電位変動による見かけのしきい値変動が抑えられる。
【０１５７】
更に、ドレイン側の非選択セルに対するＶｒｅａｄ１／ｚ（０，１，…，１４）なるパス電圧の切り換え設定は、ブロック一括消去後のデータ書き込み法としてビット線ＢＬから順に行う方式を適用した場合に特に有効である。この書き込み方式を適用した場合、ある選択メモリセルについての書き込みベリファイ読み出し動作とその後の通常読み出し動作での選択メモリセルのソース側（ビット線側）の非選択メモリセルのデータ状態は同じである。即ちこれらの読み出し動作の間で選択メモリセルのソース直列抵抗の変化はない。従って、選択メモリセルのソース電位変動による見かけのしきい値変動が抑えられる。
【０１５８】
また、読み出し電流の変動分を小さくできるので、非選択セルの読み出し時の誤書き込みストレスを低減することができ、データの“１”データと”０”データとの電圧マージンを削減できる。よって、異なるデータのしきい値分布が重なることに起因するデータ破壊を減少させることができる。また、削減したマージン分“０”しきい値を低下させることができ、書き込みに要する時間や、書き込み電圧、およびＶread電圧上限値を低減できる。よって、書き込み電圧発生回路やＶｒｅａｄ発生回路の面積をより削減することができる。
【０１５９】
また図１５Ａ−１５Ｄに示したように、選択トランジスタＳ１，Ｓ２の制御電極に与える電圧は従来と同様にＶｃｃを、又はパス電圧Ｖｒｅａｄ１／ｚ  或いはＶｒｅａｄ２／ｚを用いることができる。このようにすることで、選択ビット線に隣接するビット線をシールドビット線とする方式を用いた場合には、シールドビット線に接続されたメモリセルでの読み出しディスターブも抑制することができる。また、Ｖｒｅａｄ２／１５と同じパス電圧をすべてのセル読み出しに用いる従来例よりも、セルに流れる電流の最悪値は悪化させずにセルのＶｒｅａｄストレスの総量を低減できる。
【０１６０】
［実施の形態３］
上記各実施の形態で説明したＥＥＰＲＯＭフラッシュメモリは、種々の電子機器に着脱可能に装着されるフラッシュメモリカードとして、或いはその他のフラッシュメモリシステムとして、種々の用途に適用可能である。
【０１６１】
図２３は、その一つの応用例のフラッシュメモリシステムを示している。このフラッシュメモリシステムは、ホストプラットホーム６０１と、ユニバーサル・シリアル・バス（ＵＳＢ）フラッシュ装置６０２より構成される。ホストプラットホーム６０１は、ＵＳＢケーブル６０５を介して、ＵＳＢフラッシュ装置６０２に接続されている。ホストプラットホーム６０１は、ＵＳＢホストコネクタ６０４を介してＵＳＢケーブル６０５に接続され、ＵＳＢフラッシュ装置６０２はＵＳＢフラッシュ装置コネクタ６０６を介してＵＳＢケーブル６０５に接続される。
【０１６２】
ホスト・プラットホーム６０１は、ＵＳＢバス上のパケット伝送を制御するＵＳＢホスト制御器６０３を有する。ＵＳＢフラッシュ装置６０２は、少なくとも一つのフラッシュメモリモジュール６０８と、これを制御するとともに、ＵＳＢフラッシュ装置６０２のＵＳＢバスへのインタフェースを制御するＵＳＢフラッシュ装置制御器６０７とを有する。フラッシュメモリモジュール６０８が実施の形態１−４で説明したＥＥＰＲＯＭを含む。
【０１６３】
ＵＳＢフラッシュ装置６０２がホストプラットホーム６０１に接続されると、標準ＵＳＢ列挙処理が始まる。この処理において、ホストプラットホーム６０１は、ＵＳＢフラッシュ装置６０２を認知してＵＳＢフラッシュ装置６０２との通信モードを選択し、エンドポイントという、転送データを格納するＦＩＦＯバッファを介して、ＵＳＢフラッシュ装置６０２との間でデータの送受信を行う。ホストプラットホーム６０１は、他のエンドポイントを介してＵＳＢフラッシュ装置６０２の脱着等の物理的、電気的状態の変化を認識し、関連する受け取るべきパケットがあれば、それを受け取る。
【０１６４】
ホストプラットホーム６０１は、ＵＳＢホスト制御器６０３へ要求パケットを送ることによって、ＵＳＢフラッシュ装置６０２からのサービスを求める。ＵＳＢホスト制御器６０３は、ＵＳＢケーブル６０５上にパケットを送信する。ＵＳＢフラッシュ装置６０２がこの要求パケットを受け入れたエンドポイントを有する装置であれば、これらの要求はＵＳＢフラッシュ装置制御器６０７によって受け取られる。
【０１６５】
ＵＳＢフラッシュ装置制御器６０７は、フラッシュメモリモジュール６０８から、あるいはフラッシュメモリモジュール６０８へ、データの読み出し、書き込み、あるいは消去等の種々の操作を行う。それとともに、ＵＳＢアドレスの取得等の基本的なＵＳＢ機能をサポートする。ＵＳＢフラッシュ装置制御器６０７は、フラッシュメモリモジュール６０８の出力を制御する制御ライン６０９を介して、また、チップイネーブル／ＣＥその他の制御信号や、読み出しイネーブル信号、書き込みイネーブル信号等を送り、フラッシュメモリモジュール６０８を制御する。
【０１６６】
フラッシュメモリモジュール６０８は、アドレス／データバス６１０によってもＵＳＢフラッシュ装置制御器６０７に接続されている。アドレス／データバス６１０は、フラッシュメモリモジュール６０８に対する読み出し、書き込みあるいは消去のコマンドと、フラッシュメモリモジュール６０８のアドレス及びデータを転送する。
【０１６７】
ホストプラットホーム６０１が要求した種々の操作に対する結果及び状態をホストプラットホーム６０１へ知らせるために、ＵＳＢフラッシュ装置６０２は、状態エンドポイント（エンドポイント０）を用いて状態パケットを送信する。この処理において、ホストプラットホーム６０１は、状態パケットがないかどうかをチェックし（ポーリング）、ＵＳＢフラッシュ装置６０２は、新しい状態メッセージのパケットが存在しない場合に空パケットを、あるいは状態パケットそのものを返す。
【０１６８】
以上のようにこの実施の形態によれば、ＥＥＰＲＯＭ応用としてのＵＳＢフラッシュ装置のさまざまな機能を実施可能である。なお、ＵＳＢケーブル６０５を省略して、コネクタ間を直接接続することも可能である。
【０１６９】
この発明は上記各実施の形態に限られない。例えば、上記実施の形態で説明したデータ読み出し手法は、書き込みデータのしきい値分布を揃えるためのベリファイ読み出し動作にも同様に適用することができ、これによって、書き込み直後のしきい値と読み出し時のしきい値を揃えることができ、より有効である。
【０１７０】
また上記各実施の形態は、例えば４値のしきい値を１つのメモリセルに記憶する多値メモリについても同様に適用できる。この場合、例えば４値データをしきい値の高い方から第１，第２，第３，第４のデータ状態とすれば、図１２に示した”０”のしきい値上限値Ｖｔｈｗは、最も高いしきい値の第１データ状態のしきい値上限値と考え、しきい値Ｖｔｈｗ２は、第３データ状態のしきい値の下限値と考えればよい。さらに、ＮＡＮＤ型多値メモリ記憶装置の場合には、最も高いしきい値のデータ状態以外のしきい値分布について、すべてしきい値変化の問題が生じるので、２値記憶の場合よりしきい値分布間の分離幅を取る必要があるが、実施の形態１，２を適用することにより、より有効にしきい値分布幅を狭めることができる。
【０１７１】
またこの発明は、浮遊ゲート型ＥＥＰＲＯＭのみならず、例えば、ＳｉＯＮ，ＳｉＮ，Ａｌ２Ｏ３といった絶縁膜を電荷蓄積層として用いたいわゆるＭＯＮＯＳ型ＥＥＰＲＯＭについても有効である。また、ＭＩＳＦＥＴ構造の不揮発性メモリセルを用いたＥＥＰＲＯＭに限らず、原理的にメモリセルが電流の有無又は大小としてデータを不揮発に記憶するいわゆる電流読み出し型であって、これを複数個直列に接続した構成で用いられる場合に適用することが可能である。従って、残留分極によりデータを記憶する強誘電体メモリでも、或いは磁化の向きや強さでデータを記憶する強磁性体メモリでも、直列接続して同様の読み出しを行う場合には、この発明は有効である。
【０１７２】
また、素子分離絶縁膜や絶縁膜形成法自身は、シリコンをシリコン酸化膜やシリコン窒化膜に変換するこれら以外の方法、例えば酸素イオンを堆積したシリコンに注入する方法や、堆積したシリコンを酸化する方法を用いてもよい。また、電荷蓄積層は、Ｔｉ０2やＡｌ2０3、タンタル酸化膜、チタン酸ストロンチウムやチタン酸バリウム、チタン酸ジルコニウム鉛、或いはこれらのそれら積層膜を用いてもよい。
【０１７３】
実施の形態では、半導体基板としてｐ型Ｓｉ基板を用いたが、ｎ型Ｓｉ基板やＳＯＩ基板を用いてもよいし、ＳｉＧｅ混晶、ＳｉＧｅＣ混晶など、シリコンを含む他の単結晶半導体基板でもよい。さらに、ゲート電極は、ＳｉＧｅ混晶、ＳｉＧｅＣ混晶、ＴｉＳｉ、ＮｉＳｉ、ＣｏＳｉ、ＴａＳｉ、ＷＳｉ、ＭｏＳｉなどのシリサイドやポリサイド、Ｔｉ，Ａ１，Ｃｕ，ＴｉＮ，Ｗなどの金属を用いることができ、多結晶であってもよいし、これらの積層権造にしてもよい。また、ゲート電極にアモルファスＳｉ、アモルフアスＳｉＧｅ、アモルファスＳｉＧｅＣを用いることができ、これらの積層構造にしてもよい。さらに、電荷蓄積層はドット状に形成されていてもよい。更に実施の形態ではメモリセル及び選択トランジスタ共にｎチャネルの場合を説明したが、ｐチャネルを用いても同様に適用できる。
【図面の簡単な説明】
【０１７４】
【図１】この発明の実施の形態によるフラッシュメモリの機能ブロックを示す図である。
【図２】同フラッシュメモリのメモリセルアレイの構成を示す図である。
【図３】同フラッシュメモリのセンスアンプ回路構成を示す図である。
【図４】同フラッシュメモリにおけるＮＡＮＤセルユニットの等価回路を示す図である。
【図５】同フラッシュメモリの３ＮＡＮＤセルユニット分の平面図である。
【図６Ａ】図５のＡ−Ａ’断面図である。
【図６Ｂ】図５のＢ−Ｂ’断面図である。
【図６Ｃ】図５のＣ−Ｃ’断面図である。
【図７】同フラッシュメモリのデータ読み出し動作のタイミング図である。
【図８Ａ】メモリセルＭ１５が選択された読み出し動作時のＮＡＮＤセルユニットの電圧印加状態を示す図である。
【図８Ｂ】メモリセルＭ１３が選択された読み出し動作時のＮＡＮＤセルユニットの電圧印加状態を示す図である。
【図８Ｃ】メモリセルＭ２が選択された読み出し動作時のＮＡＮＤセルユニットの電圧印加状態を示す図である。
【図８Ｄ】メモリセルＭ０が選択された読み出し動作時のＮＡＮＤセルユニットの電圧印加状態を示す図である。
【図９】同フラッシュメモリの読み出しパス電圧発生回路の構成を示す図である。
【図１０】図９の回路に用いられる論理回路の構成を示す図である。
【図１１】バックパターン変化によるメモリセルのしきい値上昇を示すデータである。
【図１２】この実施の形態のデータ読み出し動作におけるパス電圧設定例を示す図である。
【図１３】この実施の形態のデータ読み出し動作における他のパス電圧設定例を示す図である。
【図１４】この発明の他の実施の形態によるデータ読み出し動作タイミング図である。
【図１５Ａ】メモリセルＭ１５が選択された読み出し動作時のＮＡＮＤセルユニットの電圧印加状態を示す図である。
【図１５Ｂ】メモリセルＭ１３が選択された読み出し動作時のＮＡＮＤセルユニットの電圧印加状態を示す図である。
【図１５Ｃ】メモリセルＭ２が選択された読み出し動作時のＮＡＮＤセルユニットの電圧印加状態を示す図である。
【図１５Ｄ】メモリセルＭ０が選択された読み出し動作時のＮＡＮＤセルユニットの電圧印加状態を示す図である。
【図１６】この実施の形態のデータ読み出し動作におけるパス電圧設定例を示す図である。
【図１７】この実施の形態のデータ読み出し動作における他のパス電圧設定例を示す図である。
【図１８Ａ】従来のＮＡＮＤ型フラッシュメモリにおける読み出し時の電圧印加状態を示す図である。
【図１８Ｂ】従来のＮＡＮＤ型フラッシュメモリにおける読み出し時の電圧印加状態を示す図である。
【図１９Ａ】従来のＮＡＮＤ型フラッシュメモリにおける読み出し時の電圧印加状態を示す図である。
【図１９Ｂ】従来のＮＡＮＤ型フラッシュメモリにおける読み出し時の電圧印加状態を示す図である。
【図２０】ＮＡＮＤ型フラッシュメモリのデータしきい値分布を示す図である。
【図２１】従来のＮＡＮＤ型フラッシュメモリにおいて見かけのしきい値変化が生じる動作シーケンスを示す図である。
【図２２】従来のＮＡＮＤ型フラッシュメモリにおいて見かけのしきい値変化が生じる他の動作シーケンスを示す図である。
【図２３】この発明の実施の形態による電子デバイスを示す図である。
【符号の説明】
【０１７５】
１…メモリセルアレイ、２…データ制御線駆動回路（ワード線駆動回路）、２ａ…ワード線ドライバ、２ｂ…ブロック選択デコーダ、２ｃ…ページ選択デコーダ、３…センスアンプ回路、４…カラムデコーダ、５…アドレスレジスタ、６…Ｉ／Ｏバッファ、７…制御回路、１１…内部電圧発生回路、１１ａ…書き込み電圧発生回路、１１ｂ…書き込みパス電圧発生回路、１１ｃ…読み出しパス電圧発生回路、１１ｄ…読み出しパス電圧発生回路、１１ｅ…読み出し電圧発生回路、１１ｆ…選択ゲート線電圧発生回路、１２…ウェル電圧発生回路、１３…ソース線電圧発生回路、１５…データバス、ＮＵ…メモリセルユニット（ＮＡＮＤセルユニット）、ＢＬｘａ，ＢＬｘｂ…データ転送線（ビット線）、ＷＬ０−ＷＬ１５…データ制御線（ワード線）、ＳＳＬ，ＧＳＬ…選択ゲート線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図８Ｄ】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５Ａ】
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【図１５Ｂ】
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【図１５Ｃ】
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【図１５Ｄ】
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【図１６】
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【図１７】
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【図１８Ａ】
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【図１８Ｂ】
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【図１９Ａ】
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【図１９Ｂ】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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