(57)【要約】【課題】  不純物拡散層の熱処理時における不純物の外方拡散を抑制する。【解決手段】  ソース層６ａおよびドレイン層６ｂに含まれる不純物の外方拡散を抑制する保護膜７を半導体基板１上の全面に形成してから、ソース層６ａおよびドレイン層６ｂに導入された不純物の活性化アニールを行うことにより、ソース層６ａおよびドレイン層６ｂを低抵抗化する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
半導体基板に不純物拡散層を形成する工程と、
前記不純物拡散層に含まれる不純物の外方拡散を抑制する保護膜を前記不純物拡散層上に形成する工程と、
前記保護膜が形成された前記不純物拡散層の熱処理を行う工程とを備えることを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記半導体基板にイオン注入することにより、前記ゲート電極の両側に配置されたＬＤＤ層を前記半導体基板に形成する工程と、
前記ゲート電極の側壁にサイドウォールを形成する工程と、
前記ゲート電極および前記サイドウォールをマスクとして前記半導体基板にイオン注入することにより、前記サイドウォールの両側にそれぞれ配置されたソース／ドレイン層を前記半導体基板に形成する工程と、
前記ソース／ドレイン層が形成された半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜が形成されたソース／ドレイン層の熱処理を行うことにより、前記ソース／ドレイン層を活性化する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項３】
半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記半導体基板にイオン注入することにより、前記ゲート電極の両側に配置されたＬＤＤ層を前記半導体基板に形成する工程と、
前記ＬＤＤ層が形成された半導体基板上に絶縁膜を形成する工程と、
前記半導体基板が露出する手前まで前記絶縁膜をエッチバックすることにより、前記ＬＤＤ層が前記絶縁膜で覆われるようにして前記ゲート電極の側壁にサイドウォールを形成する工程と、
前記ゲート電極および前記サイドウォールをマスクとして前記半導体基板にイオン注入することにより、前記サイドウォールの両側にそれぞれ配置されたソース／ドレイン層を前記半導体基板に形成する工程と、
前記半導体基板に形成されたソース／ドレイン層の熱処理を行うことにより、前記ソース／ドレイン層を活性化する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項４】
前記ソース／ドレイン層が形成された半導体基板上に層間絶縁膜を形成する工程と、
前記ソース／ドレイン層を露出させる開口部を前記層間絶縁膜に形成する工程と、
前記層間絶縁膜に形成された開口部にプラグを埋め込む工程と、
前記プラグを介して前記ソース／ドレイン層にそれぞれ接続された配線層を前記層間絶縁膜上に形成する工程とを備えることを特徴とする請求項２または３記載の半導体装置の製造方法。
【請求項５】
前記ソース／ドレイン層の熱処理後に、前記ソース／ドレイン層を露出させる開口部を前記絶縁膜に形成する工程と、
シリサイド化を起こさせる金属層を前記開口部が形成された半導体基板上に形成する工程と、
前記金属層が形成された半導体基板の熱処理を行うことにより、前記ソース／ドレイン層上にシリサイド層を形成する工程と、
前記金属層の未反応部分を除去する工程とを備えることを特徴とする請求項２または３記載の半導体装置の製造方法。
【請求項６】
前記ソース／ドレイン層の少なくとも一部が前記絶縁膜で覆われるように前記絶縁膜をパターニングしてから、前記ソース／ドレイン層の熱処理を行うことを特徴とする請求項２〜５のいずれか１項記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、特に、不純物拡散層の活性化アニール方法に適用して好適なものである。
【背景技術】
【０００２】
従来の半導体装置の製造方法では、不純物拡散層を半導体基板に形成し、不純物拡散層の低抵抗化を図るための活性化アニールを行うことにより、ソース／ドレイン層を形成する方法がある。
また、例えば、特許文献１には、半導体記憶素子のフローティングゲートの側面のすべてを、コントロールゲートとフローティングゲート／コントロールゲート間絶縁膜で覆うことにより、フローティングゲート／コントロールゲート間の容量を増加させ、フローティングゲート／コントロールゲート間絶縁膜を薄くすることなく、データ保持特性およびデータ書き込み特性を向上させる方法が開示されている。
【特許文献１】特開平８−２７４１９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、従来の半導体装置の製造方法では、半導体基板に形成された不純物拡散層が露出した状態で、不純物拡散層の活性化アニールが行われていた。このため、不純物拡散層の活性化アニール時に、不純物拡散層に含まれる不純物が外方拡散より半導体基板外に放出され、ソース／ドレイン層の抵抗値が高くなったり、ばらついたりするという問題があった。
【０００４】
また、ソース／ドレイン層の抵抗値が高くなったり、ばらついたりすると、コンタクト抵抗が高くなったり、ばらついたりするという問題もあった。
そこで、本発明の目的は、不純物拡散層の熱処理時における不純物の外方拡散を抑制することが可能な半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００５】
上述した課題を解決するために、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板に不純物拡散層を形成する工程と、前記不純物拡散層に含まれる不純物の外方拡散を抑制する保護膜を前記不純物拡散層上に形成する工程と、前記保護膜が形成された前記不純物拡散層の熱処理を行う工程とを備えることを特徴とする。
これにより、不純物拡散層を保護膜で覆ってから熱処理を行うことが可能となり、不純物拡散層が露出した状態で熱処理が行われることを防止することができる。このため、不純物拡散層の熱処理を行った場合においても、不純物拡散層に含まれる不純物が外方拡散より半導体基板外に放出されることを抑制することが可能となり、不純物拡散層の抵抗値が高くなったり、ばらついたりすることを抑制することができる。
【０００６】
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極をマスクとして前記半導体基板にイオン注入することにより、前記ゲート電極の両側に配置されたＬＤＤ層を前記半導体基板に形成する工程と、前記ゲート電極の側壁にサイドウォールを形成する工程と、前記ゲート電極および前記サイドウォールをマスクとして前記半導体基板にイオン注入することにより、前記サイドウォールの両側にそれぞれ配置されたソース／ドレイン層を前記半導体基板に形成する工程と、前記ソース／ドレイン層が形成された半導体基板上に絶縁膜を形成する工程と、前記絶縁膜が形成されたソース／ドレイン層の熱処理を行うことにより、前記ソース／ドレイン層を活性化する工程とを備えることを特徴とする。
【０００７】
これにより、サイドウォール形成時に露出されたソース／ドレイン層を絶縁膜で覆ってから熱処理を行うことが可能となり、ソース／ドレイン層が露出した状態で熱処理が行われることを防止することができる。このため、ソース／ドレイン層の熱処理を行った場合においても、ソース／ドレイン層に含まれる不純物が外方拡散より半導体基板外に放出されることを抑制することが可能となり、ソース／ドレイン層の抵抗値のばらつきを抑制しつつ、ソース／ドレイン層の低抵抗化を図ることができる。
【０００８】
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極をマスクとして前記半導体基板にイオン注入することにより、前記ゲート電極の両側に配置されたＬＤＤ層を前記半導体基板に形成する工程と、前記ＬＤＤ層が形成された半導体基板上に絶縁膜を形成する工程と、前記半導体基板が露出する手前まで前記絶縁膜をエッチバックすることにより、前記ＬＤＤ層が前記絶縁膜で覆われるようにして前記ゲート電極の側壁にサイドウォールを形成する工程と、前記ゲート電極および前記サイドウォールをマスクとして前記半導体基板にイオン注入することにより、前記サイドウォールの両側にそれぞれ配置されたソース／ドレイン層を前記半導体基板に形成する工程と、前記半導体基板に形成されたソース／ドレイン層の熱処理を行うことにより、前記ソース／ドレイン層を活性化する工程とを備えることを特徴とする。
【０００９】
これにより、サイドウォールの形成に用いられた絶縁膜によってソース／ドレイン層が覆われたままの状態で熱処理を行うことが可能となり、ソース／ドレイン層上に絶縁膜を形成し直すことなく、ソース／ドレイン層が露出した状態で熱処理が行われることを防止することができる。このため、ソース／ドレイン層の熱処理を行った場合においても、ソース／ドレイン層に含まれる不純物が外方拡散より半導体基板外に放出されることを抑制することが可能となり、工程増を抑制しつつ、ソース／ドレイン層の抵抗値のばらつきを抑制することが可能となるとともに、ソース／ドレイン層の低抵抗化を図ることが可能となる。
【００１０】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記ソース／ドレイン層が形成された半導体基板上に層間絶縁膜を形成する工程と、前記ソース／ドレイン層を露出させる開口部を前記層間絶縁膜に形成する工程と、前記層間絶縁膜に形成された開口部にプラグを埋め込む工程と、前記プラグを介して前記ソース／ドレイン層にそれぞれ接続された配線層を前記層間絶縁膜上に形成する工程とを備えることを特徴とする。
【００１１】
これにより、ソース／ドレイン層に含まれる不純物が外方拡散より半導体基板外に放出されることを抑制することが可能となり、ソース／ドレイン層の抵抗値が高くなったり、ばらついたりすることを抑制することが可能となるとともに、コンタクト抵抗が高くなったり、ばらついたりすることを抑制することが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、前記ソース／ドレイン層の熱処理後に、前記ソース／ドレイン層を露出させる開口部を前記絶縁膜に形成する工程と、シリサイド化を起こさせる金属層を前記開口部が形成された半導体基板上に形成する工程と、前記金属層が形成された半導体基板の熱処理を行うことにより、前記ソース／ドレイン層上にシリサイド層を形成する工程と、前記金属層の未反応部分を除去する工程とを備えることを特徴とする。
【００１２】
これにより、不純物の外方拡散を抑制する絶縁膜を用いることで、シリサイド層を選択的に形成することが可能となり、シリサイド層を選択的に形成するために、絶縁膜を形成し直す必要がなくなる。このため、工程増を抑制しつつ、ソース／ドレイン層の抵抗値のばらつきを抑制することが可能となるとともに、ソース／ドレイン層の低抵抗化を図ることが可能となる。
【００１３】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記ソース／ドレイン層の少なくとも一部が前記絶縁膜で覆われるように前記絶縁膜をパターニングしてから、前記ソース／ドレイン層の熱処理を行うことを特徴とする。
これにより、ソース／ドレイン層を絶縁膜で覆ってから熱処理を行うことが可能となり、ソース／ドレイン層に含まれる不純物が外方拡散より半導体基板外に放出されることを抑制して、ソース／ドレイン層の抵抗値が高くなったり、ばらついたりすることを抑制することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。
図１および図２は、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
図１（ａ）において、半導体基板１の熱酸化を行うことにより、半導体基板１上にゲート絶縁膜２を形成する。なお、半導体基板１の材質としては、例えば、Ｓｉ、ＳｉＧｅ、Ｇｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮなどを用いることができる。また、半導体基板１として、ＳＯＩ基板を用いるようにしてもよい。
【００１５】
そして、例えば、ＣＶＤなどの方法により、ゲート絶縁膜２が形成された半導体基板１上に多結晶シリコン層を形成し、フォトリソグラフィー技術およびドライエッチング技術を用いて多結晶シリコン層をパターニングすることにより、ゲート絶縁膜２上にゲート電極３を形成する。そして、ゲート電極３をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を半導体基板１内にイオン注入することにより、低濃度不純物導入層からなるＬＤＤ層４ａ、４ｂをゲート電極３の両側に形成する。
【００１６】
次に、図１（ｂ）に示すように、ＣＶＤなどの方法により、ＬＤＤ層４ａ、４ｂが形成された半導体基板１上に絶縁層を形成し、ＲＩＥなどの異方性エッチングを行うことにより、ゲート電極３の側壁にサイドウォール５ａ、５ｂを形成する。そして、ゲート電極３およびサイドウォール５ａ、５ｂをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を半導体基板１内にイオン注入することにより、高濃度不純物導入層からなるソース層６ａおよびドレイン層６ｂをサイドウォール５ａ、５ｂの両側にそれぞれ形成する。
【００１７】
次に、図１（ｃ）に示すように、ＣＶＤなどの方法により、ソース層６ａおよびドレイン層６ｂに含まれる不純物の外方拡散を抑制する保護膜７を半導体基板１上の全面に形成する。なお、ソース層６ａおよびドレイン層６ｂに含まれる不純物の外方拡散を抑制する保護膜７としては、例えば、シリコン酸化膜を用いることができる。また、保護膜７の膜厚は、例えば、２００〜６００Åの範囲内に設定することができる。
【００１８】
そして、ソース層６ａおよびドレイン層６ｂが保護膜７で覆われた状態で、ソース層６ａおよびドレイン層６ｂに導入された不純物の活性化アニールを行うことにより、ソース層６ａおよびドレイン層６ｂを低抵抗化する。なお、活性化アニールの条件としては、例えば、温度を１０２０℃、時間を１０秒に設定することができる。
ここで、サイドウォール５ａ、５ｂ形成時に露出されたソース層６ａおよびドレイン層６ｂを保護膜７で覆ってから活性化アニールを行うことにより、ソース層６ａおよびドレイン層６ｂが露出した状態で活性化アニールが行われることを防止することができる。このため、ソース層６ａおよびドレイン層６ｂの活性化アニールを行った場合においても、ソース層６ａおよびドレイン層６ｂ含まれる不純物が外方拡散より半導体基板１外に放出されることを抑制することが可能となり、ソース層６ａおよびドレイン層６ｂの抵抗値のばらつきを抑制しつつ、ソース層６ａおよびドレイン層６ｂの低抵抗化を図ることができる。
【００１９】
次に、図１（ｄ）に示すように、フォトリソグラフィー技術およびエッチング技術を用いて保護膜７をパターニングすることにより、ゲート電極７が保護膜７で覆われたままの状態を保ったまま、ソース層６ａおよびドレイン層６ｂを露出させる。
次に、図２（ａ）に示すように、スパッタリングなどの方法により、ソース層６ａおよびドレイン層６ｂが形成された半導体基板１上に金属層８を形成する。ここで、金属層８はシリサイド化が可能なもので、例えば、Ｔｉ膜、Ｃｏ膜、Ｗ膜、Ｍｏ膜、Ｎｉ膜またはＰｔ膜などを用いることができる。
【００２０】
次に、図２（ｂ）に示すように、金属層８が形成された半導体基板１の熱処理を行い、金属層８のシリサイド反応を起こさせることにより、ソース層６ａおよびドレイン層６ｂ上にシリサイド層９ａ、９ｂをそれぞれ選択的に形成する。そして、シリサイド層９ａ、９ｂが形成された半導体基板１のウェットエッチングを行うことにより、未反応の金属層８を除去する。
【００２１】
次に、図２（ｃ）に示すように、ＣＶＤなどの方法により、半導体基板１上の全面に層間絶縁膜１０を成膜する。そして、フォトリソグラフィー技術およびドライエッチング技術を用いて層間絶縁膜１０をパターニングすることにより、例えば、ドレイン層６ｂを露出させる開口部を形成する。なお、ドレイン層６ｂを露出させる開口部を形成するとともに、ソース層６ａを露出させる開口部を形成するようにしてもよい。
【００２２】
そして、スパッタリングなどの方法を用いてＴｉ／ＴｉＮを順次成膜することにより、開口部が設けられた層間絶縁膜１０にバリアメタル膜１１を成膜する。そして、例えば、ＷＦ6／ＳｉＨ4／Ｈ2／Ａｒ系ガスを用いたＣＶＤを行うことにより、バリアメタル膜１１上にタングステン膜を形成する。
そして、例えば、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：化学的機械的研磨）を用いてバリアメタル膜１１およびタングステン膜をエッチバックすることにより、層間絶縁膜１０の表面を露出させ、開口部内に埋め込まれたタングステンプラグ１２を形成する。そして、例えば、ＴｉＮ／Ａｌ−Ｃｕ／Ｔｉ／ＴｉＮを層間絶縁膜１０上に順次スパッタし、フォトリソグラフィー技術およびエッチング技術を用いて、ＴｉＮ／Ａｌ−Ｃｕ／Ｔｉ／ＴｉＮからなる積層構造をパターニングすることにより、タングステンプラグ１２に接続された上層配線層１３を層間絶縁膜１０上に形成する。
【００２３】
これにより、ソース層６ａおよびドレイン層６ｂに含まれる不純物が外方拡散より半導体基板１外に放出されることを抑制することが可能となり、ソース層６ａおよびドレイン層６ｂの抵抗値が高くなったり、ばらついたりすることを抑制することが可能となるとともに、コンタクト抵抗が高くなったり、ばらついたりすることを抑制することが可能となる。
【００２４】
また、不純物の外方拡散を抑制する保護膜７を用いることにより、ソース層６ａおよびドレイン層６ｂ上にシリサイド層９ａ、９ｂをそれぞれ選択的に形成することが可能となり、シリサイド層９ａ、９ｂを選択的に形成するために、絶縁膜を形成し直す必要がなくなる。このため、工程増を抑制しつつ、ソース層６ａおよびドレイン層６ｂの抵抗値のばらつきを抑制することが可能となるとともに、ソース層６ａおよびドレイン層６ｂの低抵抗化を図ることが可能となる。
【００２５】
なお、上述した第１実施形態では、シリサイド層９ａ、９ｂを選択的に形成するための酸化膜として保護膜７を用いる方法について説明したが、ソース層６ａおよびドレイン層６ｂの活性化アニールを行った後に保護膜７を除去し、シリサイド層９ａ、９ｂを選択的に形成するための酸化膜を形成し直すようにしてもよい。これにより、不純物の外方拡散を抑制する保護膜７の膜厚と、シリサイド層９ａ、９ｂを選択的に形成するための酸化膜の膜厚とを異ならせることが可能となり、保護膜７の膜厚を最適化することが可能となる。
【００２６】
また、上述した第１実施形態では、ソース層６ａおよびドレイン層６ｂが形成された半導体基板１上の全面を保護膜７で覆ってから、ソース層６ａおよびドレイン層６ｂの活性化アニールを行う方法について説明したが、ソース層６ａおよびドレイン層６ｂの少なくとも一部が保護膜７で覆われるように保護膜７をパターニングしてから、ソース層６ａおよびドレイン層６ｂの活性化アニールを行うようにしてもよい。
【００２７】
図３および図４は、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。
図３（ａ）において、半導体基板２１の熱酸化を行うことにより、半導体基板２１上にゲート絶縁膜２２を形成する。そして、例えば、ＣＶＤなどの方法により、ゲート絶縁膜２２が形成された半導体基板２１上に多結晶シリコン層を形成し、フォトリソグラフィー技術およびドライエッチング技術を用いて多結晶シリコン層をパターニングすることにより、ゲート絶縁膜２２上にゲート電極２３を形成する。そして、ゲート電極２３をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を半導体基板２１内にイオン注入することにより、低濃度不純物導入層からなるＬＤＤ層２４ａ、２４ｂをゲート電極２３の両側に形成する。
【００２８】
次に、図３（ｂ）に示すように、ＣＶＤなどの方法により、ＬＤＤ層２４ａ、２４ｂが形成された半導体基板２１上に絶縁層２５を形成し、ＲＩＥなどの異方性エッチングを行うことにより、ゲート電極２３の側壁にサイドウォール２５ａ、２５ｂを形成する。ここで、絶縁層２５の異方性エッチングを行う場合、半導体基板２１が露出する手前で絶縁層２５の異方性エッチングを終了させ、ＬＤＤ層２４ａ、２４ｂが絶縁層２５で覆われたままの状態にすることができる。なお、ＬＤＤ層２４ａ、２４ｂ上の絶縁層２５の膜厚は、例えば、２００〜６００Åの範囲内に設定することができる。
【００２９】
次に、図３（ｃ）に示すように、ゲート電極２３およびサイドウォール２５ａ、２５ｂをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を半導体基板２１内にイオン注入することにより、高濃度不純物導入層からなるソース層２６ａおよびドレイン層２６ｂをサイドウォール２５ａ、２５ｂの両側にそれぞれ形成する。
そして、ソース層２６ａおよびドレイン層２６ｂが絶縁層２５で覆われたままの状態で、ソース層２６ａおよびドレイン層２６ｂに導入された不純物の活性化アニールを行うことにより、ソース層２６ａおよびドレイン層２６ｂを低抵抗化する。なお、活性化アニールの条件としては、例えば、温度を１０２０℃、時間を１０秒に設定することができる。
【００３０】
ここで、サイドウォール２５ａ、２５ｂの形成に用いられた絶縁層２５によってソース層２６ａおよびドレイン層２６ｂが覆われたままの状態で活性化アニールを行うことにより、ソース層２６ａおよびドレイン層２６ｂ上に絶縁層を形成し直すことなく、ソース層２６ａおよびドレイン層２６ｂが露出した状態で活性化アニールが行われることを防止することができる。このため、ソース層２６ａおよびドレイン層２６ｂの熱処理を行った場合においても、ソース層２６ａおよびドレイン層２６ｂに含まれる不純物が外方拡散より半導体基板２１外に放出されることを抑制することが可能となり、工程増を抑制しつつ、ソース層２６ａおよびドレイン層２６ｂの抵抗値のばらつきを抑制することが可能となるとともに、ソース層２６ａおよびドレイン層２６ｂの低抵抗化を図ることが可能となる。
【００３１】
次に、図３（ｄ）に示すように、絶縁層２５の異方性エッチングを行うことにより、ゲート電極２３の側壁にサイドウォール２５ａ、２５ｂを残しつつ、ソース層２６ａおよびドレイン層２６ｂを露出させる。
次に、図４（ａ）に示すように、ＣＶＤなどの方法により、ソース層２６ａおよびドレイン層２６ｂが形成された半導体基板２１上に絶縁層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて絶縁層をパターニングすることにより、絶縁層２７でゲート電極２３が覆われるようにして、ソース層２６ａおよびドレイン層２６ｂを露出させる。
【００３２】
次に、図４（ｂ）に示すように、スパッタリングなどの方法により、ソース層２６ａおよびドレイン層２６ｂが形成された半導体基板２１上に金属層２８を形成する。
次に、図４（ｃ）に示すように、金属層２８が形成された半導体基板２１の熱処理を行い、金属層２８のシリサイド反応を起こさせることにより、ソース層２６ａおよびドレイン層２６ｂ上にシリサイド層２９ａ、２９ｂをそれぞれ選択的に形成する。そして、シリサイド層２９ａ、２９ｂが形成された半導体基板２１のウェットエッチングを行うことにより、未反応の金属層２８を除去する。
【００３３】
次に、図４（ｄ）に示すように、ＣＶＤなどの方法により、半導体基板２１上の全面に層間絶縁膜３０を成膜する。そして、フォトリソグラフィー技術およびドライエッチング技術を用いて層間絶縁膜３０をパターニングすることにより、例えば、ドレイン層２６ｂを露出させる開口部を形成する。なお、ドレイン層２６ｂを露出させる開口部を形成するとともに、ソース層２６ａを露出させる開口部を形成するようにしてもよい。
【００３４】
そして、スパッタリングなどの方法を用いてＴｉ／ＴｉＮを順次成膜することにより、開口部が設けられた層間絶縁膜３０にバリアメタル膜３１を成膜する。そして、例えば、ＷＦ6／ＳｉＨ4／Ｈ2／Ａｒ系ガスを用いたＣＶＤを行うことにより、バリアメタル膜３１上にタングステン膜を形成する。
そして、例えば、ＣＭＰを用いてバリアメタル膜３１およびタングステン膜をエッチバックすることにより、層間絶縁膜３０の表面を露出させ、開口部内に埋め込まれたタングステンプラグ３２を形成する。そして、例えば、ＴｉＮ／Ａｌ−Ｃｕ／Ｔｉ／ＴｉＮを層間絶縁膜３０上に順次スパッタし、フォトリソグラフィー技術およびエッチング技術を用いて、ＴｉＮ／Ａｌ−Ｃｕ／Ｔｉ／ＴｉＮからなる積層構造をパターニングすることにより、タングステンプラグ３２に接続された上層配線層３３を層間絶縁膜３０上に形成する。
【００３５】
なお、上述した第２実施形態では、ソース層２６ａおよびドレイン層２６ｂが絶縁層２５で覆われたままの状態で活性化アニールを行ってから、ソース層２６ａおよびドレイン層２６ｂを露出させ、シリサイド層２９ａ、２９ｂを選択的に形成するための酸化膜２７を形成し直す方法について説明したが、ソース層２６ａおよびドレイン層２６ｂの活性化アニールを行った後に絶縁層２５をパターニングし、絶縁層２５を用いてシリサイド層２９ａ、２９ｂを選択的に形成するようにしてもよい。
【００３６】
これにより、シリサイド層２９ａ、２９ｂを選択的に形成するための酸化膜２７を形成し直す必要がなくなり、工程増を抑制しつつ、ソース層２６ａおよびドレイン層２６ｂの抵抗値のばらつきを抑制することが可能となるとともに、ソース層２６ａおよびドレイン層２６ｂの低抵抗化を図ることが可能となる。
【図面の簡単な説明】
【００３７】
【図１】本発明の第１実施形態に係る半導体装置の製造方法を示す断面図。
【図２】本発明の第１実施形態に係る半導体装置の製造方法を示す断面図。
【図３】本発明の第２実施形態に係る半導体装置の製造方法を示す断面図。
【図４】本発明の第２実施形態に係る半導体装置の製造方法を示す断面図。
【符号の説明】
【００３８】
１、２１  半導体基板、２、２２  ゲート絶縁膜、３、２３  ゲート電極、４ａ、４ｂ、２４ａ、２４ｂ  ＬＤＤ層、５ａ、５ｂ、２５ａ、２５ｂ  サイドウォール、６ａ、６ｂ、２６ａ、２６ｂ  ソース／ドレイン層、７、２７  保護膜、８、２８  金属層、９ａ、９ｂ、２９ａ、２９ｂ  シリサイド層、１０、３０  層間絶縁膜、１１、３１  バリアメタル膜、１２、３２  タングステンプラグ、１３、３３  配線層、２５  絶縁膜
【図１】
2005203547.tif 000003
【図２】
2005203547.tif 000004
【図３】
2005203547.tif 000005
【図４】
2005203547.tif 000006