(57)【要約】【課題】  １回のデータ転送で完了させることで無駄なシステムバスの使用を抑えることが可能なＡＶシステムを提供する。【解決手段】  ＣＰＵＤ９と、メモリＤ１２と、Ｉ／Ｏデバイスと、デバイス制御部Ｄ５〜Ｄ８と、システムバスと、システムバスが高速データ転送モードであるバースト転送をサポートし、複数のバスマスタからのバス要求に対してバスの使用権を調停するバス調停制御部とを有するＡＶシステムにおいて、システムバス上にバースト転送の機能を利用して１つのあるサイズのブロックデータを１回のバスサイクルで複数のデバイスに同時にデータ転送を可能にする１対多のブロードキャストを行うデータ転送制御部Ｄ１０を備え、転送先のデバイス制御部Ｄ５〜Ｄ８は、デバイス又はメモリへ受信したデータを転送する転送先アドレスを保持する手段を有する。【選択図】        図４
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【特許請求の範囲】
【請求項１】
ＣＰＵと、メモリと、複数のＩ／Ｏデバイスと、デバイス又はメモリをコントロールするデバイス制御部と、これら複数のデバイスを接続するシステムバスと、該システムバスが高速データ転送モードであるバースト転送をサポートし、複数のバスマスタからのバス要求に対してバスの使用権を調停するバス調停制御部とを有するＡＶシステムにおいて、
前記システムバス上にバースト転送の機能を利用して１つのあるサイズのブロックデータを１回のバスサイクルで複数のデバイスに同時にデータ転送を可能にする１対多のブロードキャストを行うデータ転送制御部を備え、転送先のデバイス制御部は、該デバイス制御部がコントロールするデバイス又はメモリへ受信したデータを転送するための転送先アドレスを保持するレジスタ手段を有することを特徴とするＡＶシステム。
【請求項２】
請求項１記載のＡＶシステムにおいて、
データ送信側のデバイス制御部は、ブロードキャスト転送用のデータバッファを有することを特徴とするＡＶシステム。
【請求項３】
請求項２記載のＡＶシステムにおいて、
上記デバイス制御部は、１度リードアクセスのあった要求に対し、次のアクセスが来る前に先読みを行い、そのデータを上記データバッファに保持する手段を有することを特徴とするＡＶシステム。
【請求項４】
請求項２又は３に記載のＡＶシステムにおいて、
上記デバイス制御部は、リードアクセスに対して交互に応答するデータバッファを２つ有することを特徴とするＡＶシステム。
【請求項５】
請求項１記載のＡＶシステムにおいて、
データ受信側のデバイス制御部は、ブロードキャスト転送サイズ分のライトバッファを有することを特徴とするＡＶシステム。
【請求項６】
請求項１記載のＡＶシステムにおいて、
ブロードキャストデータ転送中のバスサイクルで複数のデバイスに対して同時にデータ転送を確実に完了させるためのタイミング調整制御手段を備えることを特徴とするＡＶシステム。
【請求項７】
請求項１記載のＡＶシステムにおいて、
複数のデバイスからのブロードキャストデータ転送要求に対して、データ転送サイクルの開始タイミングを調停するブロードキャスト転送要求調停制御部を備えることを特徴とするＡＶシステム。
【請求項８】
請求項７記載のＡＶシステムにおいて、
上記ブロードキャスト転送要求調停制御部は、１つの要求を検出すると同時にまずメモリリードサイクルを実行すべく制御し、全ての要求がそろった時点でブロードキャストライトサイクルを実行すべく制御する手段を有することを特徴とするＡＶシステム。
【請求項９】
請求項８記載のＡＶシステムにおいて、
上記ブロードキャスト転送要求調停制御部は、メモリリードサイクルの完了後一旦バスを開放すべく制御し、全ての要求がそろった時点でブロードキャストライトサイクルを実行すべく再度バス要求をアサートするように制御する手段を有することを特徴とするＡＶシステム。
【請求項１０】
請求項７記載のＡＶシステムにおいて、
複数のブロードキャスト転送要求信号の中から常に全てがブロードキャスト転送動作を要求しないため、動作を行わない要求信号を調停に加えないための制御手段を備えることを特徴とするＡＶシステム。
【請求項１１】
請求項７記載のＡＶシステムにおいて、
ブロードキャスト転送要求信号の状態にかかわらず、調停制御部をディセーブルになるように制御する手段を備えることを特徴とするＡＶシステム。
【請求項１２】
請求項１記載のＡＶシステムにおいて、
データ受信側の制御部は、ブロードキャストデータ転送時のデータ転送のサイズ（データ転送バイト数）を保持する手段を有することを特徴とするＡＶシステム。
【請求項１３】
請求項１２記載のＡＶシステムにおいて、
ブロードキャスト転送サイクルのデータ転送を開始する前のステップにおいてそのサイクルにおけるデータ転送サイズを示す情報をデータバスに付加し、この情報をデータ転送先のブロードキャスト転送のデータ転送サイズを保持する手段に対して取り込むことができる手段を備えることを特徴とするＡＶシステム。
【請求項１４】
請求項１２記載のＡＶシステムにおいて、
ブロードキャスト転送サイクルのデータ転送を開始する前のステップにおいてそのサイクルにおけるデータ転送サイズを示す情報をアドレスバスに付加し、この情報をデータ転送先のブロードキャスト転送のデータ転送サイズを保持するレジスタ手段に対して取り込むことができる手段を備えることを特徴とするＡＶシステム。
【請求項１５】
請求項１記載のＡＶシステムにおいて、
ブロードキャスト転送サイクルのデータ転送を開始する前のステップにおいてデータ転送側の転送先アドレスを示す情報をデータバスに付加し、この情報をデータ転送先のブロードキャスト転送のデータ転送先アドレス情報を保持するレジスタ手段に対して取り込むことができる手段を備えることを特徴とするＡＶシステム。
【請求項１６】
請求項１記載のＡＶシステムにおいて、
ブロードキャスト転送サイクルのデータ転送を開始する前のステップにおいてデータ転送側の転送先アドレスを示す情報をアドレスバスに付加し、この情報をデータ転送先のブロードキャスト転送のデータ転送先アドレス情報を保持する手段に対して取り込むことができる手段を備えることを特徴とするＡＶシステム。
【請求項１７】
請求項１記載のＡＶシステムのブロードキャストデータ転送制御部及び請求項７〜１１に示すブロードキャスト転送要求調停制御部をデータ転送元のメモリ制御部が備えることを特徴とするＡＶシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＡＶシステムであり、特にデジタルのＡＶ（Ａｕｄｉｏ  Ｖｉｄｅｏ）データを取り扱う処理装置に関する。
【背景技術】
【０００２】
近年のデジタル放送に対応したＢＳ放送受信機やＣＳ放送受信機等やデジタルデータに変換した映像、音声データをＤＶＤ−ＲＷ、ＤＶＤ−ＲＡＭ、ＤＶＤ−Ｒ等のディスクに記録及び再生するＤＶＤレコーダ、ハードディスク（以下、「ＨＤＤ」と略す）を搭載した映像の記録再生装置は、一般的には図１に示すようなシステム構成をとる。
【０００３】
例えばデジタル放送を受信してＴＶで視聴する場合は、入力するアンテナ信号をデジタルチューナ部Ａ−１ではアンテナ信号を復調し、ＴＳ（トランスポートストリーム）信号を出力する。このＴＳ信号をＴＳデータ制御部Ａ−４がＴＳに多重化されたシステム情報等をＤＥＭＵＸ処理し、次段のＭＰＥＧ２デコード処理部Ａ−５はＡＶ−ｏｕｔを出力する。デジタル放送で使用されるＴＳ信号は、ソースの映像及び音声信号をＭＰＥＧ２方式で圧縮し、ＴＳ形式のストリームにそれぞれの情報を多重化して放送局から送信される。故にデジタル放送を受信し視聴するにはこのようにＭＰＥＧ２に圧縮された映像及び音声データを伸張するＭＰＥＧ２デコード処理部Ａ−５が必要となる。ＭＰＥＧ２デコード処理部Ａ−５で伸張された後、Ｄ／Ａ変換されアナログの映像及び音声信号がＡＶ−ｏｕｔとして出力され、この信号をＴＶのＡＶ入力端子に接続することで映像及び音声を視聴することを可能としている。
【０００４】
次にＨＤＤ内蔵のレコーダにおいて映像及び音声を録画／再生する場合を説明する。まずＨＤＤへの録画は、録画する信号をアナログの外部入力信号ＡＶ−ｉｎとした時、ＭＰＥＧ２エンコード処理部Ａ−２において前述のＴＳ信号に圧縮変換され出力される。このＴＳ信号はＴＳデータ制御部Ａ−４において前述同様のＤＥＭＵＸ処理及びＴＳのパケットデータをシステムが管理する単位のブロックデータに再構成を行い、このブロックデータはシステムバスを介してＨＤＤ制御部Ａ−１１へデータ転送される。ＨＤＤ制御部Ａ−１１ではこのデータをＨＤＤ（Ａ−１２）へ順次書き込んでいくことによって、最終的にＡＶ−ｉｎから入力された映像及び音声信号がＨＤＤ（Ａ−１２）に録画される。
【０００５】
システムバスを介した動作に関してはいくつかの制御方法を採ることが可能で、ＴＳデータ制御部Ａ−４から一旦のメモリ制御部Ａ−８を経てメモリ部Ａ−９へ転送していき、いったんバッファリングを行い、その後ＤＭＡ（ダイレクトメモリアクセス）制御部Ａ−１０を用いてメモリ部Ａ−９からメモリ制御部Ａ−８を経てＨＤＤ制御部Ａ−１１へデータ転送を行うといった処理もその中の１つである。
【０００６】
ＨＤＤからの再生は、録画によりＨＤＤ（Ａ−１２）に記録されたデータをＨＤＤ制御部Ａ−１１が読み出し、読み出されたデータは管理単位のブロックデータでシステムバスを介してＴＳデータ制御部Ａ−４にデータ転送される。このブロックデータをＴＳデータ制御部Ａ−４において再度ＴＳパケット化の処理を施し、その後はデジタル放送視聴時と同様の処理によって映像及び音声信号がＡＶ−ｏｕｔとして出力され、この信号をＴＶのＡＶ入力端子に接続することで映像及び音声を視聴することを可能としている。
【０００７】
この時、システムの性能によるがＨＤＤへの録画とＨＤＤからの再生を同時に処理することも可能で、録画と再生のタイムングをずらしたいわゆる“追っかけ再生”を実現することも可能になる。
【０００８】
上述のようなデジタル放送用受信機の視聴やＨＤＤレコーダの録画や再生はいずれもシステムバスを介してＣＰＵ（Ａ−７）がすべて制御することで可能となる。
【０００９】
デジタル放送用受信機やＤＶＤレコーダでは映像や音声の圧縮方式は決まっており、また取り扱うストリームもＴＳまたはＰＳ（プログラムストリーム：ＤＶＤで使用されるストリーム形式）に限られているため、これらの機器に使用される汎用的なＬＳＩではこれらの方式に特化した専用ＬＳＩが開発される。デジタルチューナ部Ａ−１、ＭＰＥＧ２エンコード処理部Ａ−２、ＩＥＥＥ１３９４制御部Ａ−３、ＭＰＥＧ２デコード処理部Ａ−５に関しては、図１に示したようにＭＰＥＧ２方式に準拠したＴＳ信号を直接入出力できるように設計されている。このようなＬＳＩを利用することでＭＰＥＧ２方式に準拠したＴＳ信号を処理するシステムを非常に簡略化できるというメリットがある。
【００１０】
図１では規格化された方式に従いそれに対応した装置を開発する際に一般的に利用されるシステムであるが、一方図２に示すシステム構成では、図１にあったＴＳ信号の経路は存在しない。このことは図１で行っていたＴＳ信号の入出力処理は全てシステムバスを介して行うことを示している。このような構成はいろいろな利用シーンや方式に適応させるには大変応用の利くシステム構成となっている。
【００１１】
動作例としてＨＤＤ内蔵のレコーダにおいて映像及び音声を録画／再生する場合について、図２を用いて説明する。まずＨＤＤへの録画は、録画する信号をアナログの外部入力信号ＡＶ−ｉｎとした時、圧縮処理部Ｂ−２においてアナログ入力信号をデジタル化後、圧縮データに変換する。この圧縮データはシステムバスを介して圧縮処理部からメモリ制御部Ｂ−８を経てメモリ部Ｂ−９へ転送する。メモリ部Ｂ−９に転送されたブロックデータはＣＰＵ（Ｂ−７）によって必要な処理を行った後、システムで管理する単位（ブロックデータサイズ）でＤＭＡ（ダイレクトメモリアクセス）制御部Ｂ−１０はシステムバスを介してメモリ部Ｂ−９からメモリ制御部Ｂ−８を経てＨＤＤ制御部Ｂ−１１へデータ転送を行う。
【００１２】
ＨＤＤ制御部Ｂ−１１ではこのデータをＨＤＤ（Ｂ−１２）へ順次書き込んでいくことによって、最終的にＡＶ−ｉｎから入力された映像及び音声信号がＨＤＤに録画される。
【００１３】
ＨＤＤからの再生は、録画によりＨＤＤ（Ｂ−１２）に記録されたデータをＨＤＤ制御部Ｂ−１１が読み出し、読み出されたデータは管理単位のブロックデータでシステムバスを介して伸張処理部Ｂ−５にデータ転送される。このブロックデータは伸張処理部Ｂ−５において伸張処理された後、Ｄ／Ｃ変換されアナログの映像及び音声信号がＡＶ−ｏｕｔとして出力され、この信号をＴＶのＡＶ入力端子に接続することで映像及び音声を視聴することを可能としている。
【００１４】
図２のシステムにおいても、システムの性能によりＨＤＤへの録画とＨＤＤからの再生を同時に処理することも可能で、録画と再生のタイムングをずらしたいわゆる“追っかけ再生”を実現することが可能になる。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
図１のシステム構成の場合、ＴＳ信号の制御に関してはＴＳ信号の入出力を有するそれぞれの信号処理部（専用ＬＳＩ）で行うためＣＰＵの負担は軽くなる。しかし規格化された方式に特化されるのでアプリケーションによって異なる方式のストリームを利用したい場合には向かない。また図２のシステムの場合、ストリームの形式にかかわりなくデータの転送が行えるので応用の利くシステム構成ですが、データ転送に関して全てシステムバスを経由して行うためシステムバスのデータ転送のための帯域確保が必要となる。
【００１６】
特殊な条件となるがシステムによってはリアルタイムで複数の映像を受信、圧縮、保存を行いながら、一方では保存された１つのコンテンツを同時に異なるメディアを介してリアルタイムに配信するといったアプリケーションを処理するシステムを考えるとシステムバスの帯域はいくらあっても足りない状態になってくる。また全ての制御にＣＰＵが介在するので制御のためのオーバーヘッド及びデータ転送にシステムバスを使用するのでＣＰＵがシステムバスを介して制御を行う場合の応答性、すなわち更なる帯域確保が必要となる。
【００１７】
上記帯域を上げる手法としてバスのビット幅の拡大や動作周波数を上げる方法、機能ごとにバスを分離する等があるが、それによる影響として消費電力の上昇、ノイズ対策、部品コストの上昇等のコストアップの要因となる。
【００１８】
本発明は、従来の問題を解決するものであり、１回のデータ転送で完了させることで無駄なシステムバスの使用を抑えることが可能なＡＶシステムを提供することを目的とする。
【課題を解決するための手段】
【００１９】
上記問題点を解決するために、本発明は、項の１から１７に示す手段を、システムバスの仕様にＤＭＡが実行するバス動作モードに１対多のデータ転送モードであることを示す手段と、複数のメディア（ＤＭＡ転送要求元）からのＤＭＡ転送要求を１回のデータ転送に置き換えるようにデータ転送タイミングを調停する手段と、複数メディアからのデータ転送要求に対してシステムバス上でアドレス情報の衝突を防ぐ手段と、データ出力側におけるデータ転送レートを向上させるためデータバッファ手段と、データ受信側のデータバッファ手段とを具備したことを特徴とする。
【００２０】
本発明によれば、前記１対多のデータ転送を実現させる手段は、１つのブロックデータを１度のバーストデータ転送サイクルにおいて複数のデータ要求元の異なるメディア（入出力処理部）に対してデータ転送を完了させることを可能にする。このため無駄なシステムバスの使用を抑えることができ、システムバスのスループットを向上させることができる。
【発明の効果】
【００２１】
本発明によれば、１回のデータ転送で完了させることで無駄なシステムバスの使用を抑えることが可能なＡＶシステムを得ることができる。
【発明を実施するための最良の形態】
【００２２】
本発明の実施の形態を説明する。
【００２３】
以下に本発明のＡＶシステムの詳細な説明を示す。以下の実施例では従来の技術で説明した図２に示したシステムバスを介して全てのデータの転送行う構成のシステムを用いた方法による説明を行う。まず、本発明の優位性を図３、図４、図５及び図６を用いて簡単に説明する。図３は従来のＡＶデータ転送のイメージを示しており、図４は本発明のＡＶデータ転送のイメージを示す。
【００２４】
図３と図４においてシステムを構成する機能モジュールは同じで、以下にそれらについて簡単に示す。ＨＤＤ（ハードディスク）Ｃ−１、Ｄ−１はデジタルのＡＶデータを記録保存する。デジタルチューナ部Ｃ−２、Ｃ−３、Ｄ−２、Ｄ−３はアンテナ入力の信号を復調してＭＰＥＧ２に圧縮されたＡＶデータをＴＳ形式のストリームを受信する。ＨＤＤ制御部Ｃ−４、Ｄ−４は、ＨＤＤに対する記録及び再生に関するアクセスを制御する。ＩＥＥＥ１３９４制御部Ｃ−５、Ｄ−５は、ｉＬＩＮＫを介したデータの入出力を制御する。ＬＡＮ１制御部Ｃ−６、Ｄ−６は、ＬＡＮ（ローカルエリアネットワーク）１を介したデータの入出力を制御する。ＬＡＮ２制御部Ｃ−７、Ｄ−７は、ＬＡＮ（ローカルエリアネットワーク）２を介したデータの入出力を制御する。ＭＰＥＧ２伸張部Ｃ−８、Ｄ−８は、ＭＰＥＧ２形式で圧縮されたデジタルＡＶデータを伸張しアナログ信号に変換後、ＡＶ信号として出力する。ＣＰＵ（Ｃ−９、Ｄ−９）は、システム全体を制御するプロセッサ処理部である。メモリ制御部Ｃ−１０、Ｄ−１０はメモリＣ−１２、Ｄ−１２へのアクセスを制御する。ＤＭＡ制御部Ｃ−１１、Ｄ−１１は、システムバスを介したデータ転送を制御する。但し、図４の各機能モジュールは本発明の特徴である項１から１７に示す特徴を有する。
【００２５】
図３及び図４はどちらも以下の一連の動作をリアルタイムで同時に処理している状態を示している。
【００２６】
１）デジタルチューナ部１及び２で２つの番組を同時に受信しながら、２つの番組をＨＤＤに同時に録画する。
【００２７】
２）ＨＤＤに録画された番組（コンテンツ）を読み出し、読み出したデータをＭＰＥＧ２伸張部で再生しながら、同時にｉＬＩＮＫ、ＬＡＮ１、ＬＡＮ２へ配信する。
【００２８】
上記一連の動作によるデータの流れを図３においては1)〜9)で、図４においては1)〜6)の矢印で示している。
【００２９】
ここでデータの流れを以下の３つに分けて考えると上記図３の1)〜9)及び図４の1)〜6)は以下のように分類される。以下の1)〜9)はリアルタイム処理に必要な単位時間内に処理しなければならないデータブロックの単位である。
【００３０】
図３は、従来動作であり、以下、説明する。
・データ入力系：1)、2)
・ＨＤＤ入出力：3)〜5)
・データ出力系：6)〜9)
1)：デジタルチューナ１からメモリへのデータ転送
2)：デジタルチューナ２からメモリへのデータ転送
3)：メモリからＨＤＤへのデータ転送（1)を保存）
4)：メモリからＨＤＤへのデータ転送（2)を保存）
5)：ＨＤＤからメモリへデータ転送（再生）
6)：メモリからｉＬＩＮＫ経由で他の機器へデータ転送（配信）
7)：メモリからＬＡＮ１経由で他の機器へデータ転送（配信）
8)：メモリからＬＡＮ２経由で他の機器へデータ転送（配信）
9)：メモリからＭＰＥＧ２伸張部へデータ転送（再生出力）
図４は、本発明の動作であり、以下、説明する。
・データ入力系：1)、2)
・ＨＤＤ入出力：3)〜5)
・データ出力系：6)
1)〜5)：従来と共通である。
6)：メモリからｉＬＩＮＫ経由で他の機器へデータ転送（配信）、メモリからＬＡＮ１経由で他の機器へデータ転送（配信）、メモリからＬＡＮ２経由で他の機器へデータ転送（配信）、メモリからＭＰＥＧ２伸張部へデータ転送（再生出力）
これにより、上記データ出力系でのデータ転送によるデータの流れが従来方式と本発明の方式との処理の相違点が明らかとなっている。
【００３１】
すなわち、従来方式においてデータ出力系でのデータ処理は6)〜9)をそれぞれ個別に１つのブロック転送として４回実行しているが、本発明においては、6)による１回のブロックデータ転送サイクルにおいて実行することで完了するところが特徴となっている。
【００３２】
図５と図６は、図３と図４のデータ転送イメージをそれぞれタイミングチャートで示したものである。これを見ても明らかなように、２つの放送を録画しながら、ＨＤＤに記録されているコンテンツを４つの異なるメディアにリアルタイム配信を行う場合、従来（図３及び図５）及び本発明（図４及び図６）はデータ入力（２回）、ＨＤＤ入出力（３回）と同じであるが、従来はメモリから各デバイス（Ｉ／Ｏ）へのデータ転送サイクル（データ出力）に４回のブロックデータ転送サイクルが必要であるところが、本発明（図６）によると１回のブロックデータ転送サイクルで完了することを示している。
【００３３】
上記リアルタイム処理のストリームとして２４Ｍｂｐｓ（＝３ＭＢｐｓ）のハイビジョン相当のＡＶストリームを想定した場合の従来と本発明におけるリアルタイムＡＶ処理に必要なデータ転送レートの実効値を以下に示す。
【００３４】
従来動作（図３）：システムバス上で処理されるデータ転送レート：３ＭＢｐｓ／回×９回＝２７ＭＢｐｓ
本発明動作（図４）：システムバス上で処理されるデータ転送レート：３ＭＢｐｓ／回×６回＝１８ＭＢｐｓ
本発明を利用することにより、システムバスに必要なデータ転送処理能力を９ＭＢｐｓも軽減できることを示している。
【００３５】
さらに、システムバスの仕様を図５及び図６に示す内容に設定した場合の従来と本発明におけるリアルタイムＡＶ処理実行時のバスの空き時間を以下に示す。
【００３６】
従来動作（図５）：１秒サイクル毎のバス空き時間：３２５ｍｓｅｃ
本発明動作（図６）：１秒サイクル毎のバス空き時間：５５０ｍｓｅｃ
本発明を利用することにより、上記仕様の場合１秒サイクル毎に２２５ｍｓｅｃだけデータ転送以外の処理に利用できることを示している。
【００３７】
上記内容により、本発明を利用することの優位性を簡単に示した。
【００３８】
上記本発明の詳細について、以下に説明する。本発明の説明の前に従来方式のＤＭＡ制御部、メモリ制御部、Ｉ／Ｏデバイス制御部、システムバス要求調停制御部、ＤＭＡ転送要求調停制御部、及びデータ転送イメージを説明する。図１５に従来のＤＭＡ制御部（コントローラ）の内部構成をブロックで示す。ＤＭＡ制御部は、以下の制御ブロックで構成されている。
・ＤＭＡ制御用レジスタＪ１−１：図１６にレジスタ詳細を示しており、後述する。
・メモリアドレス＆転送サイズ制御部Ｊ１−２：ＤＭＡデータ転送サイクル中のメモリアドレス＆データ転送サイズを制御する。
・ＤＭＡ転送サイクル制御部＆システムバスＩ／Ｆ制御部Ｊ１−３：ＤＭＡサイクルの開始、実行、終了を制御する。
・データバッファＪ１−４：ＤＭＡサイクルによりリードしたデータを一時保存する。ＤＭＡライトサイクルにおいてこのバッファのデータをシステムバスに出力する。
・Ｉ／Ｏアドレス＆データ転送サイズ制御部Ｊ１−５：ＤＭＡデータ転送サイクル中のＩ／Ｏ（メモリ）アドレス＆データ転送サイズを制御する。
・ＤＭＡ転送要求調停制御部Ｊ１−６：外部デバイスからのＤＭＡ転送要求に対してＤＭＡ転送の順番と実行タイミングを制御する。
【００３９】
ＤＭＡ制御用レジスタＪ１−１を説明する。図１６はＤＭＡチャンネルに実装されているレジスタ構成を示す。これらのレジスタは実装されているＤＭＡチャンネルの数だけ実装される。
・ＳＡＲ（転送元アドレスレジスタ）：ＤＭＡサイクルにおいてリードとなるデータ転送元のメモリアドレスを設定する。
・ＤＡＲ（転送先アドレスレジスタ）：ＤＭＡサイクルにおいてライトとなるデータ転送先のＩ／Ｏ（メモリ）アドレスを設定する。
・ＴＭＲ（転送モードレジスタ）：ＤＭＡの各種データ転送モードを設定する（ポートサイズ、バースト等）。
・ＴＳＲ（転送サイズレジスタ）：１回のＤＭＡ転送のブロックデータサイズを設定する。
・ＤＣＲ（ＤＭＡチャンネル制御レジスタ）：ＤＭＡチャンネルの動作を制御する（ＤＭＡスタート、強制終了、リセット等）。
・ＤＳＲ（ＤＭＡチャンネルステータスレジスタ）：ＤＭＡチャンネルの状態を示す（動作完了、エラー、動作中等）。
【００４０】
図１７は従来のメモリ制御部のブロック図である。メモリ制御部は、以下の制御ブロックで構成される。
・メモリ部Ｊ２−１
・メモリ制御部Ｊ２−２：システムバスからのアクセス要求にしたがってメモリへのアクセス制御を行う。メモリにＤＲＡＭを使用する場合にはリフレッシュ制御も実行する。
・システムバスインタフェース部Ｊ２−３：システムバス上のメモリアクセス要求を認識してメモリアクセス制御部へアクセス要求を発行する。メモリアクセス時のシステムバス応答制御を行う。
・データバッファＪ２−４：メモリライトサイクル時にライトバッファとして機能することでライトサイクルへの高速応答を実現する。
【００４１】
図１８は従来のＩ／Ｏデバイス制御部のブロック図である。Ｉ／Ｏデバイス制御部は、以下の制御ブロックで構成される。
・Ｉ／ＯデバイスモジュールＪ３ａ−１：各種入出力用のコントロールデバイス（ＩＥＥＥ１３９４コントローラ、ＬＡＮコントローラ、等）
・Ｉ／Ｏデバイス制御部Ｊ３ａ−２：システムバスからのアクセス要求にしたがってＩ／Ｏデバイスへのアクセス制御を行う。
・システムバスインタフェース部Ｊ３ａ−３：システムバス上のＩ／Ｏデバイスアクセス要求を認識してＩ／Ｏデバイスアクセス制御部へアクセス要求を発行する。Ｉ／Ｏデバイスアクセス時のシステムバス応答制御を行う。Ｉ／Ｏデバイス制御部の要求によりシステムバスへＤＭＡ転送要求信号を出力する。ＤＭＡ転送承認信号によりＤＭＡサイクルの起動を認識する。
・データバッファＪ３ａ−４：Ｉ／Ｏデバイスライトサイクル時にライトバッファとして機能することでライトサイクルへの高速応答を実現する。
【００４２】
図１９は図１８においてメモリを実装している場合のＩ／Ｏデバイス制御部のブロック図である。Ｉ／Ｏデバイス制御部は、以下の制御ブロックで構成される。
・Ｉ／ＯデバイスモジュールＪ３ｂ−１：各種入出力用のコントロールデバイス（ＩＥＥＥ１３９４コントローラ、ＬＡＮコントローラ、等）
・Ｉ／Ｏデバイス制御部Ｊ３ｂ−２：システムバスからのアクセス要求にしたがってＩ／Ｏデバイス及びメモリへのアクセス制御を行う。メモリにＤＲＡＭを使用する場合にはリフレッシュ制御も実行する。
・システムバスインタフェース部Ｊ３ｂ−３：システムバス上のＩ／Ｏデバイスアクセス要求を認識してＩ／Ｏデバイスアクセス制御部へアクセス要求を発行する。Ｉ／Ｏデバイスアクセス時のシステムバス応答制御を行う。Ｉ／Ｏデバイス制御部の要求によりシステムバスへＤＭＡ転送要求信号を出力する。ＤＭＡ転送承認信号によりＤＭＡサイクルの起動を認識する。
・データバッファＪ３ｂ−４：Ｉ／Ｏデバイスライトサイクル時にライトバッファとして機能することでライトサイクルへの高速応答を実現する。
・メモリ部Ｊ３ｂ−５
図７は従来のシステムバス調停制御部のブロック図である。システムバス調停制御部は、以下の制御ブロックで構成される。
・バス調停制御部Ｇ１−１
・ＤＭＡ転送要求調停制御部Ｇ１−２：各Ｉ／ＯデバイスからのＤＭＡ転送要求信号ＤＭＡＲＥＱを受けて、システムバス要求調停制御部に対してバス要求信号ＢＵＳＲＥＱ０をアサートする。同時に規定の優先順位決定制御方式によりＤＭＡ動作を起動するチャンネルを決定し、該当するＤＭＡチャンネルはＤＭＡＧのアサートを待つ。システムバス要求調停制御部からのＢＵＳＡＣＫ０を受けて、該当するＤＭＡチャンネルを起動するため、該当するＤＭＡＧをアサートする。ＤＭＡ制御部はＤＭＡサイクル実行時に該当するＤＭＡチャンネルのＤＭＡＡＣＫをアサートする。ここでは簡単のため、ＤＭＡ転送要求信号は４つとする。
・システムバス要求調停制御部Ｇ１−３：各バスマスタからのバス要求信号ＢＵＳＲＥＱを検出する。規定の優先順位決定制御方式によりバス使用権を与えるバスマスタを決定する。該当するバスマスタのＢＵＳＡＣＫをアサートする。ここでは簡単のため、システムバス要求信号は４つとする。
【００４３】
ＤＭＡ転送要求調停制御部は本来ＤＭＡ制御部の中に実装されておりＤＭＡ制御部と連携して動作するが、ここではバス要求に対する調停制御に係わる部分を抜き出してシステムバス要求調停回路といっしょに示した。
【００４４】
図８及び図９は従来のシステムバス及びＤＭＡ転送要求に対する調停制御部の動作をタイミングチャートに表したものである。ここではＢＵＳＲＥＱ（０：ｎ）及びＢＵＳＡＣＫ（０：ｎ）の各信号に付加する”ｎ”の値が小さいほど要求に対する調停制御の優先順位は高いものとする。この場合ではＢＵＳＲＥＱ（０）が最優先となるので、ＤＭＡ転送要求の優先順位が最高位となる。さらに複数のＤＭＡＲＥＱ（０：ｎ）の中においても調停制御方法は同様で、ＤＭＡＲＥＱ（０）が最高位となる。
【００４５】
まず図８の従来のシステムバス要求調停に関する制御方法について、タイミングチャートを利用して説明する。タイミングチャート上の各信号を以下に示す。
・ＢＵＳＣＬＫ：バス制御用の同期クロックでバスクロックサイクルとして図に示す。
・Ｔ（１：２３）：バスクロックの制御タイミングを示す。
・ＢＵＳＢＵＳＹ：システムバスの駆動状況を示す信号
・ＢＵＳＲＥＱ［０：３］：各バスマスタ［０：３］からのバス要求信号
・ＢＵＳＡＣＫ［０：３］：各バスマスタ［０：３］へのバス使用承認信号
以下、タイミングチャートを説明する。
・Ｔ１：ＢＵＳＲＥＱ１及びＢＵＳＲＥＱ３が同時にアサートされる。
・Ｔ２：同期化後、調停制御回路をロックする（今後はより優先順位のバス要求があっても影響を受けない）。規定の優先順位決定方法（ここでは番号の小さいほうの優先順位が高い）によってＢＵＳＡＣＫ１をアサートし、バスマスタ１にバス使用を認める。ＢＵＳＲＥＱ０がアサートされる（ＢＵＳＲＥＱ０は最優先のバス要求であるが、状態は変化しない）。
・Ｔ３：バスマスタ１はＢＵＳＢＵＳＹ信号の状態をチェックし、他のバスマスタがバスを使用していないことを確認する。バスマスタ１はＢＵＳＢＵＳＹ信号をアサートしてバスサイクルを開始と同時にＢＵＳＲＥＱ１をネゲートする。ＢＵＳＲＥＱ１のネゲートで調停制御回路のロックを解除する。ＢＵＳＲＥＱ２がアサートされる。
・Ｔ４：再度の調停でＢＵＳＡＣＫ０がアサートされる（この時、ＢＵＳＡＣＫ１はネゲートする）。
・Ｔ５：バスマスタ０はＢＵＳＢＵＳＹがネゲートされバスが開放されるのを待つ。
・Ｔ６：バスマスタ１はＢＵＳＢＵＳＹをネゲートし、バスを開放する。
・Ｔ７：バスマスタ０はＢＵＳＢＵＳＹ信号の状態をチェックし、他のバスマスタがバスを使用していないことを確認する。バスマスタ０はＢＵＳＢＵＳＹ信号をアサートしてバスサイクルを開始と同時にＢＵＳＲＥＱ０をネゲートする。ＢＵＳＲＥＱ０のネゲートで調停制御回路のロックを解除する。
＜以下同様の制御でＴ２３に至る＞
上記優先順位の決定方法や制御方法は１例であり、システムの仕様に応じていろいろな制御方法を選択することができるため、その決定方法に関しては本発明では問わない。
【００４６】
次に図９の従来のＤＭＡ転送要求調停に関する制御方法についてタイミングチャートを利用して説明する。タイミングチャート上の各信号を以下に示す。
・ＢＵＳＣＬＫ：バス制御用の同期クロックでバスクロックサイクルとして図に示す。
・Ｔ（１：２３）：バスクロックの制御タイミングを示す。
・ＢＵＳＢＵＳＹ：システムバスの駆動状況を示す信号
・ＤＭＡＲＥＱ［０：３］：Ｉ／Ｏデバイス［０：３］からのＤＭＡ転送要求信号
・ＤＭＡＧ［０：３］：Ｉ／Ｏデバイス［０：３］へのＤＭＡ転送承認信号
・ＢＵＳＲＥＱ［０］：各バスマスタ［０］からのバス要求信号
・ＢＵＳＡＣＫ［０］：各バスマスタ［０］へのバス使用承認信号
以下、タイミングチャートを説明する。
・Ｔ１：ＤＭＡＲＥＱ１及びＤＭＡＲＥＱ３のアサートを検出後、ＢＵＳＲＥＱ０をアサートする。
・Ｔ２：同期化後、調停制御回路をロックする（今後はより優先順位のバス要求があっても影響を受けない）。ＢＵＳＡＣＫ０のアサートを検出する（システムバス使用権がシステムバス調停制御部から承認された）。規定の優先順位決定方法（ここでは番号の小さいほうが優先順位は高い）によってＤＭＡＧ１をアサートし、ＤＭＡのチャンネル１にＤＭＡサイクルの起動を承認する。ＤＭＡチャンネル１はＢＵＳＢＵＳＹがネゲートされるのを待つ。
・Ｔ４：ＤＭＡＲＥＱ０がアサートされる（ＤＭＡＲＥＱ０は最優先のＤＭＡ要求であるが、状態は変化しない）。ＢＵＳＢＵＳＹがネゲートする（システムバスを使用していたバスマスタがバスを開放する）。
・Ｔ５：バスマスタ０（ＤＭＡチャンネル１）はＢＵＳＢＵＳＹ信号の状態をチェックし、他のバスマスタがバスを使用していないことを確認する。バスマスタ０（ＤＭＡチャンネル１）はＢＵＳＢＵＳＹ及びＤＭＡＡＣＫ信号をアサートしてバスサイクルを開始と同時にＤＭＡＲＥＱ１をネゲートする。ＤＭＡＲＥＱ１のネゲートで調停制御回路のロックが解除する。ＤＭＡＲＥＱ２がアサートされる。
・Ｔ６：再度の調停でＤＭＡＧ０がアサートされる（この時、ＤＭＡＧ１はネゲートする）。
・Ｔ７：バスマスタ０（ＤＭＡチャンネル０）はＢＵＳＢＵＳＹがネゲートされバスが開放されるのを待つ。
・Ｔ８：バスマスタ０（ＤＭＡチャンネル１）はＢＵＳＢＵＳＹをネゲートし、バスを開放する。
・Ｔ９：バスマスタ０（ＤＭＡチャンネル０）はＢＵＳＢＵＳＹ信号の状態をチェックし、他のバスマスタがバスを使用していないことを確認する。バスマスタ０（ＤＭＡチャンネル０）はＢＵＳＢＵＳＹ信号をアサートしてバスサイクルを開始と同時にＤＭＡＲＥＱ０をネゲートする。ＤＭＡＲＥＱ０のネゲートで調停制御回路のロックが解除する。
＜以下同様の制御でＴ２３に至る＞
システムバス要求調停制御部に対して複数のＤＭＡ転送要求がアサートしている間ＢＵＳＲＥＱ０をアサートし続けることで、システムバス調停制御回路をロックし、ＤＭＡ制御部によるバス使用権を確保する。
【００４７】
上記ＤＭＡ転送要求に対する優先順位の決定方法や制御方法は１例であり、システムの仕様に応じていろいろな制御方法を選択することができるため、その決定方法に関しては本発明では問わない。
【００４８】
上記各制御部を使って従来の方法によるＤＭＡデータ転送の動作について、図２０〜図２７を用いて以下に説明する。まず、図２０、図２１は、システムバス上にＤＭＡ制御部を配置した場合のデータ転送イメージを示す。このデータ転送はメモリＫ１−１からＩ／ＯデバイスＫ１−４に対してＤＭＡ転送を実行するものある。
（１）このような動作を実行させるために、あらかじめＤＭＡ制御部Ｋ１−３のレジスタに必要情報を設定する。
・チャンネル初期化： ＤＣＲへの設定によりチャンネルを初期化する。
・ＳＡＲの設定：転送元メモリの先頭アドレスを設定する。
・ＤＡＲの設定：転送先Ｉ／Ｏの先頭アドレスを設定する。
・ＴＳＲの設定：データ転送のサイズ（ワード数）を設定する。
・ＴＭＲの設定：データ転送モードを設定する。
ＤＭＡ転送サイクル（転送元）＝バースト転送
ＤＭＡ転送のサイズ（転送元）＝４バースト
ポートサイズ（転送元）＝４バイト
ＤＭＡ転送サイクル（転送先）＝バースト転送
ＤＭＡ転送のサイズ（転送先）＝４バースト
ポートサイズ（転送先）＝４バイト
メモリアドレスの増減＝インクリメント
Ｉ／Ｏアドレスの増減＝固定
ＤＭＡチャンネル起動方法＝ＤＭＡＲＥＱ
割り込み＝イネーブル
・チャンネルスタート：ＤＣＲへの設定よりチャンネル動作を開始する。ＴＭＲ設定によりこのチャンネルはＤＭＡＲＥＱのアサートを検出するとＤＭＡサイクルを実行する。このタイミングではチャンネル動作に係わるＩ／Ｏデバイスの動作が開始していないのですぐにＤＭＡサイクルを開始しない。
（２）ＤＭＡ転送要求元のＩ／Ｏデバイス及び制御部の初期設定
・Ｉ／Ｏデバイスの初期化
・必要とする動作を設定する。
・ＤＭＡ要求イネーブル
（３）各種設定が完了したら、動作を開始するタイミングでＩ／Ｏデバイスの動作をスタートさせる。
【００４９】
以上の設定は、ホストＣＰＵによりシステムバスを介して設定される。
（４）ＤＭＡＲＥＱアサート：Ｉ／Ｏデバイスがデータ転送要求する。
（５）図７〜図９で説明したバス調停動作により、該当するＤＭＡチャンネルがバス使用権を獲得し、バスサイクルを開始する。
（６）図２１のタイミングでバスサイクルを実行する。
・Ｔ１：ＤＭＡ制御部Ｋ１−３がＢＵＳＢＵＳＹ、ＡＳ、転送元メモリアドレス＆転送モード情報をＡｄｄ＆Ｃｏｍ上にアサートし、メモリへのバーストリードサイクル開始を示す。
・Ｔ２：ＤＭＡ制御部Ｋ１−３はＡＳをネゲートし、ＡＳがアサートしている間に各バスＩ／Ｆ制御部Ｋ１−２はアドレスをデコードし、アクセス要求を認識する。バスＩ／Ｆ制御部Ｋ１−２がアクセス要求を検出し、メモリ制御部へ４バーストデータをリード要求する。
・Ｔ３：バスＩ／Ｆ制御部Ｋ１−２はメモリからリードした最初の１ワードデータをシステムバスのデータバスに出力する。バスＩ／Ｆ制御部Ｋ１−２はＲＤＹをアサートし、リード要求に対する応答信号（１回目）を出力する。
・Ｔ４：ＤＭＡ制御部Ｋ１−３はバッファＫ１−３ａにデータを取り込む。バスＩ／Ｆ制御部Ｋ１−２はメモリからリードした２番目の１ワードデータをシステムバスのデータバスに出力する。バスＩ／Ｆ制御部Ｋ１−２はＲＤＹをアサートし、リード要求に対する応答信号（２回目）を出力する。
・Ｔ５：ＤＭＡ制御部Ｋ１−３はバッファＫ１−３ａにデータを取り込む。
バスＩ／Ｆ制御部Ｋ１−２はメモリからリードした３番目の１ワードデータをシステムバスのデータバスに出力する。バスＩ／Ｆ制御部Ｋ１−２はＲＤＹをアサートし、リード要求に対する応答信号（３回目）を出力する。
・Ｔ６：ＤＭＡ制御部Ｋ１−３はバッファＫ１−３ａにデータを取り込む。
バスＩ／Ｆ制御部Ｋ１−２はメモリからリードした４番目の１ワードデータをシステムバスのデータバスに出力する。バスＩ／Ｆ制御部Ｋ１−２はＲＤＹをアサートし、リード要求に対する応答信号（４回目）を出力する。
・Ｔ７：ＤＭＡ制御部Ｋ１−３はバッファＫ１−３ａにデータを取り込む。
バスＩ／Ｆ制御部Ｋ１−２はＲＤＹをネゲートする。ＤＭＡ制御部Ｋ１−３がＡＳ、ＤＭＡＡＣＫ、転送先Ｉ／Ｏアドレス＆転送モード情報をＡｄｄ＆Ｃｏｍ上にアサートし、Ｉ／Ｏデバイスへのバーストライトサイクル開始を示す。バッファＫ１−３ａ上のリードした最初の１ワードデータをシステムバスのデータバスに出力する。
・Ｔ８：ＤＭＡ制御部Ｋ１−３はＡＳをネゲートし、ＡＳがアサートしている間に各バスＩ／Ｆ制御部Ｋ１−２はアドレスをデコードし、アクセス要求を認識する。Ｉ／Ｏ制御部Ｋ１−５がアクセス要求を検出する。Ｉ／Ｏ制御部Ｋ１−５はＲＤＹをアサートし、ライト要求に対する応答信号（１回目）を出力する。
・Ｔ９：Ｉ／Ｏ制御部Ｋ１−５はバッファＫ１−５ａにデータを取り込む。バッファＫ１−３ａ上のリードした２番目の１ワードデータをシステムバスのデータバスに出力する。Ｉ／Ｏ制御部Ｋ１−５はＲＤＹをアサートし、ライト要求に対する応答信号（２回目）を出力する。
・Ｔ１０：Ｉ／Ｏ制御部Ｋ１−５はバッファＫ１−５ａにデータを取り込む。
バッファＫ１−３ａ上のリードした３番目の１ワードデータをシステムバスのデータバスに出力する。Ｉ／Ｏ制御部Ｋ１−５はＲＤＹをアサートし、ライト要求に対する応答信号（３回目）を出力する。
・Ｔ１１：Ｉ／Ｏ制御部Ｋ１−５はバッファＫ１−５ａにデータを取り込む。
バッファＫ１−３ａ上のリードした４番目の１ワードデータをシステムバスのデータバスに出力する。Ｉ／Ｏ制御部Ｋ１−５はＲＤＹをアサートし、ライト要求に対する応答信号（４回目）を出力する。
・Ｔ１２：Ｉ／Ｏ制御部Ｋ１−５はバッファＫ１−５ａにデータを取り込む。
Ｉ／Ｏ制御部Ｋ１−５はＲＤＹをネゲートする。バッファＫ１−３はＢＵＳＢＵＳＹ、ＤＭＡＡＣＫ、Ａｄｄ＆Ｃｏｍ、ライトデータをネゲートしバスを開放する。
（７）上記（４）〜（６）の動作を繰り返してＴＳＲに設定したサイズのデータ転送が完了したら、ＤＭＡ制御部は割り込みをホストＣＰＵにアサートしてＤＭＡデータ転送の完了を知らせる。
【００５０】
次に、図２２、図２３は、ＤＭＡ制御部をメモリ制御部上に配置した場合のデータ転送イメージである。このデータ転送はメモリＫ２−１からＩ／ＯデバイスＫ２−３に対してＤＭＡ転送を実行するものある。
（１）このような動作を実行させるために、あらかじめＤＭＡ制御部Ｋ２−２ａのレジスタに必要情報を設定する。図２０、図２１における（１）の設定と同様である。
（２）ＤＭＡ転送要求元のＩ／Ｏデバイス及び制御部の初期設定を行う。図２０、図２１における（２）の設定と同様である。
（３）各種設定が完了したら、動作を開始するタイミングでＩ／Ｏデバイスの動をスタートさせる。
【００５１】
以上の設定はホストＣＰＵによりシステムバスを介して設定される。
（４）ＤＭＡＲＥＱアサートし、Ｉ／Ｏデバイスがデータ転送要求する。
（５）図７〜図９で説明したバス調停動作により該当するＤＭＡチャンネルがバス使用権を獲得し、バスサイクルを開始する。
（６）図２３のタイミングでバスサイクルを実行する。
【００５２】
ここではＩ／ＯデバイスへのライトアクセスにおいてＩ／Ｏデバイス側制御部の処理が低速でＲＤＹを０ウエイトで応答できないため１ウエイトの処理とした場合のタイミングを示している。その処理手順を以下に示す。
・Ｔ１：メモリ制御部Ｋ２−２がＢＵＳＢＵＳＹ、ＤＭＡＡＣＫ、ＡＳ、転送先Ｉ／Ｏアドレス＆転送モード情報をＡｄｄ＆Ｃｏｍ上にアサートし、Ｉ／Ｏデバイスへのバーストライトサイクル開始を示す。バッファＫ２−２ｂ上のメモリからリードした最初の１ワードデータをシステムバスのデータバスに出力する。
・Ｔ２：メモリ制御部Ｋ２−２はＡＳをネゲートし、ＡＳがアサートしている間に各バスＩ／Ｆ制御部はアドレスをデコードし、アクセス要求を認識する。
バスＩ／Ｆ制御部Ｋ２−４がアクセス要求を検出する。
・Ｔ３：バスＩ／Ｆ制御部Ｋ２−４はＲＤＹをアサートし、ライト要求に対する応答信号（１回目）を出力する。
・Ｔ４：バスＩ／Ｆ制御部Ｋ２−４はデータを取り込む。バスＩ／Ｆ制御部Ｋ２−４はＲＤＹをネゲートする。バッファＫ２−２ｂ上のメモリからリードした２番目の１ワードデータをシステムバスのデータバスに出力する。
・Ｔ５：バスＩ／Ｆ制御部Ｋ２−４はＲＤＹをアサートし、ライト要求に対する応答信号（２回目）を出力する。
・Ｔ６：バスＩ／Ｆ制御部Ｋ２−４はデータを取り込む。
バスＩ／Ｆ制御部Ｋ２−４はＲＤＹをネゲートする。
バッファＫ２−２ｂ上のメモリからリードした３番目の１ワードデータをシステムバスのデータバスに出力する。
・Ｔ７：バスＩ／Ｆ制御部Ｋ２−４はＲＤＹをアサートし、ライト要求に対する応答信号（３回目）を出力する。
・Ｔ８：バスＩ／Ｆ制御部Ｋ２−４はデータを取り込む。バスＩ／Ｆ制御部Ｋ２−４はＲＤＹをネゲートする。バッファＫ２−２ｂ上のメモリからリードした４番目の１ワードデータをシステムバスのデータバスに出力する。
・Ｔ９：バスＩ／Ｆ制御部Ｋ２−４はＲＤＹをアサートし、ライト要求に対する応答信号（４回目）を出力する。
・Ｔ１０：バスＩ／Ｆ制御部Ｋ２−４はデータを取り込む。
バスＩ／Ｆ制御部Ｋ２−４はＲＤＹをネゲートする。メモリ制御部Ｋ２−２はＢＵＳＢＵＳＹ、ＤＭＡＡＣＫ、Ａｄｄ＆Ｃｏｍ、ライトデータをネゲートしバスを開放する。
（７）上記（４）〜（６）の動作を繰り返してＴＳＲに設定したサイズのデータ転送が完了したら、ＤＭＡ制御部は割り込みをホストＣＰＵにアサートしてＤＭＡデータ転送の完了を知らせる。
【００５３】
ここではＤＭＡ制御部がメモリ制御部上に配置されているため、ＤＭＡ動作としては図２０、図２１と同様にメモリバーストリードサイクルの動作を行うが、このメモリに対するリードサイクルはシステムバス上には現れない。
【００５４】
このようにＤＭＡを配置することでシステムバスの使用を減らし、システムバスの稼働率を抑えることが可能である。
【００５５】
次に、図２４、図２５は、図２２、図２３においてＩ／Ｏバーストライト転送に関して、ライトバッファＫ３−４ａを設けることによってアクセスに対する応答を０ウエイトにした場合のデータ転送イメージとなる。このデータ転送はメモリＫ２−１からＩ／ＯデバイスＫ２−３に対してＤＭＡ転送を実行するものである。
（１）〜（５）、（７）は図２２、図２３と同様である。
（６）図２５のタイミングでバスサイクルを実行する。
・Ｔ１：メモリ制御部Ｋ３−２がＢＵＳＢＵＳＹ、ＤＭＡＡＣＫ、ＡＳ、転送先Ｉ／Ｏアドレス＆転送モード情報をＡｄｄ＆Ｃｏｍ上にアサートし、Ｉ／Ｏデバイスへのバーストライトサイクル開始を示す。バッファＫ３−２ｂ上のメモリからリードした最初の１ワードデータをシステムバスのデータバスに出力する。
・Ｔ２：メモリ制御部Ｋ３−２はＡＳをネゲートし、ＡＳがアサートしている間に各バスＩ／Ｆ制御部はアドレスをデコードし、アクセス要求を認識する。バスＩ／Ｆ制御部Ｋ３−４がアクセス要求を検出する。バスＩ／Ｆ制御部Ｋ３−４はＲＤＹをアサートし、ライト要求に対する応答信号（１回目）を出力する。
・Ｔ３：バッファＫ３−４ａはデータを取り込む。バッファＫ３−２ｂ上のメモリからリードした２番目の１ワードデータをシステムバスのデータバスに出力する。バスＩ／Ｆ制御部Ｋ３−４はＲＤＹをアサートし、ライト要求に対する応答信号（２回目）を出力する。
・Ｔ４：バッファＫ３−４ａはデータを取り込む。バッファＫ３−２ｂ上のメモリからリードした３番目の１ワードデータをシステムバスのデータバスに出力する。バスＩ／Ｆ制御部Ｋ３−４はＲＤＹをアサートし、ライト要求に対する応答信号（３回目）を出力する。
・Ｔ５：バッファＫ３−４ａはデータを取り込む。バッファＫ３−２ｂ上のメモリからリードした４番目の１ワードデータをシステムバスのデータバスに出力する。バスＩ／Ｆ制御部Ｋ３−４はＲＤＹをアサートし、ライト要求に対する応答信号（４回目）を出力する。
・Ｔ６：バッファＫ３−４ａはデータを取り込む。バスＩ／Ｆ制御部Ｋ３−４はＲＤＹをネゲートする。メモリ制御部Ｋ３−２はＢＵＳＢＵＳＹ、ＤＭＡＡＣＫ、Ａｄｄ＆Ｃｏｍ、ライトデータをネゲートしバスを開放する。
【００５６】
このようにライトバッファによる応答性を向上させることでシステムバスの使用時間を減らし、システムバスの稼働率を抑えることが可能である。
【００５７】
最後に、図２６、図２７はＩ／Ｏデバイス制御部にＤＭＡ制御部を配置した場合のデータ転送イメージを示す。このデータ転送はメモリＫ４−１からＩ／ＯデバイスＫ４−３に対してＤＭＡ転送を実行するものである。
（１）このような動作を実行させるために、あらかじめＤＭＡ制御部Ｋ４−４ａのレジスタに必要情報を設定する。図２０及び図２１における（１）の設定と同様である。
（２）ＤＭＡ転送要求元のＩ／Ｏデバイス及び制御部の初期設定を行う。図２０及び図２１における（２）の設定と同様である。
（３）各種設定が完了したら、動作を開始するタイミングでＩ／Ｏデバイスの動作をスタートさせる。
【００５８】
以上の設定はホストＣＰＵによりシステムバスを介して設定される。
（４）ＤＭＡＲＥＱアサート：Ｉ／Ｏデバイスがデータ転送要求する。
（５）図７〜図９で説明したバス調停動作により該当するＤＭＡチャンネルがバス使用権を獲得し、バスサイクルを開始する。
（６）図２７のタイミングでバスサイクルを実行する。
【００５９】
ここではメモリへのリードアクセスにおいて低速メモリの場合、その応答が遅くＲＤＹを０ウエイトで応答できないため１ウエイトの処理とした場合のタイミングを示している。その処理手順を以下に示す。
・Ｔ１：バスＩ／Ｆ制御部Ｋ４−４がＢＵＳＢＵＳＹ、ＡＳ、転送元メモリアドレス＆転送モード情報をＡｄｄ＆Ｃｏｍ上にアサートし、メモリへのバーストリードサイクル開始を示す。
・Ｔ２：バスＩ／Ｆ制御部Ｋ４−４はＡＳをネゲートし、ＡＳがアサートしている間に各バスＩ／Ｆ制御部はアドレスをデコードし、アクセス要求を認識する。バスＩ／Ｆ制御部Ｋ４−２がアクセス要求を検出し、メモリ制御部へ４バーストデータをリード要求する。
・Ｔ４：バスＩ／Ｆ制御部Ｋ４−２はメモリからリードした最初の１ワードデータをシステムバスのデータバスに出力する。バスＩ／Ｆ制御部Ｋ４−２はＲＤＹをアサートし、リード要求に対する応答信号（１回目）を出力する。
・Ｔ５：バスＩ／Ｆ制御部Ｋ４−４はバッファＫ４−４ｂにデータを取り込む。
バスＩ／Ｆ制御部Ｋ４−２はＲＤＹをネゲートする。
・Ｔ６：バスＩ／Ｆ制御部Ｋ４−２はメモリからリードした２番目の１ワードデータをシステムバスのデータバスに出力する。バスＩ／Ｆ制御部Ｋ４−２はＲＤＹをアサートし、リード要求に対する応答信号（２回目）を出力する。
・Ｔ７：バスＩ／Ｆ制御部Ｋ４−４はバッファＫ４−４ｂにデータを取り込む。
バスＩ／Ｆ制御部Ｋ４−２はＲＤＹをネゲートする。
・Ｔ８：バスＩ／Ｆ制御部Ｋ４−２はメモリからリードした３番目の１ワードデータをシステムバスのデータバスに出力する。バスＩ／Ｆ制御部Ｋ４−２はＲＤＹをアサートし、リード要求に対する応答信号（３回目）を出力する。
・Ｔ９：バスＩ／Ｆ制御部Ｋ４−４はバッファＫ４−４ｂにデータを取り込む。
バスＩ／Ｆ制御部Ｋ４−２はＲＤＹをネゲートする。
・Ｔ１０：バスＩ／Ｆ制御部Ｋ４−２はメモリからリードした４番目の１ワードデータをシステムバスのデータバスに出力する。バスＩ／Ｆ制御部Ｋ４−２はＲＤＹをアサートし、リード要求に対する応答信号（４回目）を出力する。
・Ｔ１１：バスＩ／Ｆ制御部Ｋ４−４はバッファＫ４−４ｂにデータを取り込む。
バスＩ／Ｆ制御部Ｋ４−２はＲＤＹをネゲートし、データバスを開放する。
バスＩ／Ｆ制御部Ｋ４−４はＢＵＳＢＵＳＹ、Ａｄｄ＆Ｃｏｍをネゲートしバスを開放する。
（７）上記（４）〜（６）の動作を繰り返してＴＳＲに設定したサイズのデータ転送が完了したら、ＤＭＡ制御部は割り込みをホストＣＰＵにアサートしてＤＭＡデータ転送の完了を知らせる。
【００６０】
ここではＤＭＡ制御部がＩ／Ｏデバイス制御部上に配置されているため、ＤＭＡ動作としては図２０、図２１と同様にＩ／Ｏバーストライトサイクルの動作を行うが、このＩ／Ｏデバイスに対するライトサイクルはシステムバス上には現れない。このようにＤＭＡを配置することでシステムバスの使用を減らし、システムバスの稼働率を抑えることが可能である。
【００６１】
以上の従来のＫ１−１ｘ〜−４ｘでは、ＤＭＡＲＥＱ信号を利用したＤＭＡ転送の動作を説明してきたが、ホストＣＰＵがＩ／Ｏデバイスの状態を認識して必要サイズのデータブロックをＤＭＡチャンネルの起動方法をＤＭＡＲＥＱによらず直接ＤＭＡ転送を開始することも可能である。
【００６２】
次に本発明の実施例を説明する。まずは本発明のブロードキャスト転送対応のＤＭＡ制御部、メモリ制御部、Ｉ／Ｏデバイス制御部、ブロードキャスト転送対応の調停制御部、及びデータ転送イメージを説明する。図２８に本発明のブロードキャスト転送対応（以下、「ブロード転送」と略す）のＤＭＡ制御部の内部構成をブロックで示す。ブロードキャスト対応のＤＭＡ制御部（以下、「ブロード制御部」と略す）は以下の制御ブロックで構成されている。
・ブロードキャスト転送制御用レジスタＬ１−１：図３２にレジスタ詳細を示す。
・メモリアドレス＆データ転送サイズ制御部Ｌ１−２：ブロードキャストデータ転送サイクル中のメモリアドレス＆データ転送サイズを制御する。
・ブロード転送サイクル＆システムバスＩ／Ｆ制御部Ｌ１−３：ブロード転送サイクルの開始、実行、終了を制御する。
・データバッファＬ１−４：ブロード転送サイクルによりリードしたデータを一時保存する。ブロード転送ライトサイクルにおいてこのバッファのデータをシステムバスに出力する。
・Ｉ／Ｏアドレス＆データ転送サイズ制御部Ｌ１−５：ブロード転送サイクル中のＩ／Ｏ（メモリ）アドレス＆データ転送サイズを制御する。
・ブロード転送要求調停制御部Ｌ１−６：外部デバイスからのブロード転送要求に対してブロード転送の順番と実行タイミングを制御する。
・ブロードキャスト調停制御用レジスタＬ１−７：図３３にレジスタ構成を示す。
【００６３】
図３２はブロード転送チャンネルに実装されているレジスタ構成を示す。これらのレジスタは実装されているチャンネルの数だけ実装される。
・転送元アドレスレジスタＳＡＲ：ブロード転送サイクルにおいてデータ転送元のメモリアドレスを設定する。
・転送先アドレスレジスタＤＡＲ  ［０：ｎ］：チャンネル動作開始後、最初のブロード転送サイクルにおいてデータ転送先のＩ／Ｏ（メモリ）アドレスを設定する。
【００６４】
項１５，１６において、複数の転送先に対してブロード転送サイクルのデータ転送を開始する前のステップでＤＡＲ［０：ｎ］の値をシステムバス上に出力する。２回目以降のブロード転送サイクルでは転送先アドレスは転送モードによっては更新されている（順次増加等）。
【００６５】
項１５：転送先のアドレス情報が最初のブロード転送サイクルでデータバスに出力される（詳細は図４７参照）。
【００６６】
項１６：転送先のアドレス情報が最初のブロード転送サイクルでアドレスバスに出力される（詳細は図４６参照）。
【００６７】
転送先に同様のＤＡＲが実装されており、ホストＣＰＵ等により前もって設定されている場合にはＤＡＲ  ［０：ｎ］を実装する必要はない。
・転送モードレジスタＴＭＲ：ブロード転送の各種データ転送モードを設定する（ポートサイズ、バースト、バーストサイズ等）。
【００６８】
項１３，１４において、複数の転送先に対してブロード転送サイクルのデータ転送を開始する前のステップでＴＭＲのバーストサイズの値をシステムバス上に出力する。
【００６９】
項１３：１回当りのブロード転送サイズがブロード転送サイクルでデータバスに出力される（詳細は図４６参照）。
【００７０】
項１４：１回当りのブロード転送サイズがブロード転送サイクルでコマンドバスに出力される（詳細は図４７参照）。
【００７１】
転送先に同様のバーストサイズ値を設定するレジスタが実装されており、ホストＣＰＵ等により前もって設定されている場合には項１３，１４の機能を実装する必要はない。
・転送サイズレジスタＴＳＲ：データ転送のサイズを設定する。
・チャンネル制御レジスタＣＣＲ：ブロード転送チャンネルの動作を制御する（チャンネルスタート、強制終了、リセット等）。
・チャンネルステータスレジスタＣＳＲ：ブロード転送チャンネルの状態を示す（動作完了、エラー、動作中等）。
【００７２】
図３３はブロードキャスト調停制御用のレジスタ構成を示す。これらのレジスタは実装されているチャンネルの数だけ実装される。
・ブロードキャスト調停制御レジスタＲＥＲ：ブロードキャスト調停制御部を制御する。
【００７３】
図３５にレジスタ詳細を示す。図３５は図３３の詳細なビット構成を示す。
・ＥＮ：ブロードキャスト調停制御部を制御する（項１１を実現）。
【００７４】
ＥＮ＝０：ディセーブル
ＥＮ＝１：イネーブル
・ＲＲ［０：７］ＢＲＯＡＲＤＲＥＱ（ｎ）入力による要求を制御する（項１０を実現）。
【００７５】
ＢＲ（ｎ）＝０：要求をディセーブル
ＢＲ（ｎ）＝１：要求をイネーブル
ＢＲ（ｎ）ビットが“１”にセットされているＢＲＯＡＤＲＥＱ信号のみで調停を行う。
【００７６】
ＢＲ（ｎ）ビットが“０”の場合、ＢＯＡＲＤＲＥＱ（ｎ）信号入力は常にＬｏｗレベルが入力している状態と同様である。
【００７７】
図１２のタイミングチャートのＢＲＯＡＲＤＲＥＱ（２）を参照。
【００７８】
図２９にブロードキャスト調停制御レジスタのビット設定によるブロードキャスト転送要求信号ＢＲＯＡＤＲＥＱ（ｎ）の制御回路例を示す。（項１０、１１の説明）
・ＥＮ＝０の時、ＢＲＯＡＤＲＥＱ（ｎ）及びＢＲ（ｎ）の状態によらずＢ−ＲＥＱ（ｎ）は“１”となり、転送要求がネゲートされている状態である。
・ＥＮ＝１の時、ＢＲ（ｎ）＝０とすると、ＢＲＯＡＤＲＥＱ（ｎ）の状態によらずＢ−ＲＥＱ（ｎ）は“０”となり転送要求が常にアサートされている状態である。
・ＥＮ＝１＆ＢＲ（ｎ）＝１の時、ＢＲＯＡＤＲＥＱ（ｎ）の状態がＢ−ＲＥＱ（ｎ）に反映される。
【００７９】
調停制御を説明する。図１０は本発明のシステムバス調停制御部のブロック図を示す。以下の制御ブロックで構成される。
・バス調停制御部Ｈ１−１
・ＤＭＡ転送要求調停制御部Ｈ１−２：図８の従来と同様で、各Ｉ／ＯデバイスからのＤＭＡ転送要求信号ＤＭＡＲＥＱを受けて、システムバス要求調停制御部に対してバス要求信号ＢＵＳＲＥＱ１をアサートする。同時に規定の優先順位決定制御方式によりＤＭＡ動作を起動するチャンネルを決定し、該当するＤＭＡチャンネルは起動準備を行う。システムバス要求調停制御部からのＢＵＳＡＣＫ１を受けて、該当するＤＭＡチャンネルを起動する。ＤＭＡサイクル実行時に該当するＤＭＡチャンネルのＤＭＡＡＣＫをアサートする。ここでは簡単のため、ＤＭＡ転送要求信号は４つとする。
・システムバス要求調停制御部Ｈ１−３：図９の従来と同様で、各バスマスタからのバス要求信号ＢＵＳＲＥＱを検出する。規定の優先順位決定制御方式によりバス使用権を与えるバスマスタを決定する。該当するバスマスタのＢＵＳＡＣＫをアサートする。ここでは簡単のため、システムバス要求信号は４つとする。
・ブロードキャスト転送要求調停制御部Ｈ１−４（項７、８、９）：各Ｉ／Ｏデバイスからのブロード転送要求信号ＢＲＯＡＤＲＥＱを受けて、規定の制御タイミングでシステムバス要求調停制御部に対して、バス要求信号ＢＵＳＲＥＱ０をアサートする（図１１、図１２：項７；図１３：項８；図１４：項９を参照）。同時に規定の優先順位決定制御方式によりブロード転送動作を起動するチャンネルを決定し、該当するチャンネルはＢＲＯＡＤＧのアサートを待つ。システムバス要求調停制御部からのＢＵＳＡＣＫ０を受けて、該当するチャンネルを起動するため、該当するＢＲＯＡＤＧをアサートする。ＤＭＡ制御部はブロード転送サイクル実行時に該当するチャンネルのＢＲＯＡＤＡＣＫをアサートする。ここでは簡単のため、ブロード転送要求信号は４つとする。
【００８０】
ブロードキャスト転送要求調停制御部は、本来ブロード転送制御部の中に実装されておりブロード転送制御部と連携して動作するが、ここではバス要求に対する調停制御に係わる部分を抜き出してシステムバス要求調停回路といっしょに示す。図１０における制御部Ｈ１−２、Ｈ１−３は、従来のシステムバス及びＤＭＡ転送要求に対する調停制御部の動作と同様であるので、ここでは説明を割愛する（従来動作、図７〜図９を参照）。
【００８１】
次に図１０の本発明のブロード転送要求調停に関する制御方法について図１１〜図１４のタイミングチャートを利用して説明する（項７、８、９）。タイミングチャート上の各信号を以下に示す。
・ＢＵＳＣＬＫ：バス制御用の同期クロックでバスクロックサイクルとして図に示す。
・Ｔ（１：２３）：バスクロックの制御タイミングを示す。
・ＢＵＳＢＵＳＹ：システムバスの駆動状況を示す信号
・ＤＭＡＲＥＱ［０：３］：Ｉ／Ｏデバイス［０：３］からのＤＭＡ転送要求信号
・ＤＭＡＧ［０：３］：Ｉ／Ｏデバイス［０：３］へのＤＭＡ転送承認信号
・ＢＵＳＲＥＱ［０：３］：各バスマスタ［０：３］からのバス要求信号
・ＢＵＳＡＣＫ［０：３］：各バスマスタ［０：３］へのバス使用承認信号
・ＢＲＯＡＤＲＥＱ［０：３］：Ｉ／Ｏデバイス［０：３］からのブロード転送要求信号
・ＢＲＯＡＤＧ［０：３］：Ｉ／Ｏデバイス［０：３］へのブロード転送承認信号
・ＢＲＯＡＤＡＣＫ［０：３］：Ｉ／Ｏデバイス［０：３］へのブロード転送サイクルを示す信号
図３３、図３５に示すブロードキャスト調停制御レジスタのＥＮ及びＢＲ（０：３）は全てイネーブル状態に設定されているものとする。なお、ＢＲ設定に関して図３５ではビット０からビット７までを示しているが、上記図１０〜図１３の説明にも示したように説明を簡単にするため、ブロード転送要求信号は４つ（ＢＲＯＡＤＲＥＱ［０：ｎ］）としているので、ＢＲ（０：３）の設定が有効となる。
【００８２】
最初に図１１のタイミングチャートについて説明する（項７）。
・Ｔ１：ＢＲＯＡＤＲＥＱ３がアサートされる。
・Ｔ２：ＢＲＯＡＤＲＥＱ０がアサートされる。
・Ｔ３：ＢＲＯＡＤＲＥＱ２がアサートされる。
・Ｔ８：ＢＲＯＡＤＲＥＱ１がアサートされたことで、ブロード転送要求調停制御部は４つ全てのブロード転送要求がアサートされたことを検出する。ＢＵＳＲＥＱ０をアサートする。
・Ｔ９：システムバス要求調停制御部がＢＵＳＡＣＫ０をアサートする。ＢＵＳＡＣＫのアサートタイミングは必ずしもこのタイミングとは限らない。ブロード転送要求調停制御部はこれを受けて、ＢＲＯＡＤＧ［０：３］をアサートする。
・Ｔ１０：ブロード転送制御部＆バスＩ／Ｆ制御部はシステムバスが開放されているのを確認後、ＢＵＳＢＵＳＹをアサートし、メモリバーストリードサイクルを開始する。
・Ｔ１４：メモリバーストリードサイクルの完了後、ＢＲＯＡＤＡＣＫ［０：３］をアサートして、ブロードキャストライトサイクルを複数のＩ／Ｏデバイスに対して開始する。
・Ｔ１５：ＢＲＯＡＤＲＥＱ［０：３］がネゲートされ、ＢＵＳＲＥＱ０をネゲートする。
・Ｔ１６：システムバス要求調停制御部がＢＵＳＡＣＫ０をネゲートし、これを受けてＢＲＯＡＤＧ［０：３］をネゲートする。
・Ｔ１８：ブロードキャストライトサイクルの完了後、ＢＵＳＢＵＳＹ及びＢＲＯＡＤＡＣＫ［０：３］をネゲートして、バスを開放する。
【００８３】
次に図１２のタイミングチャートについて説明する（項７）。この図１２と図１１との相違点はＢＲＯＡＤＲＥＱ２が常にＬｏｗレベルに固定されている状態での調停制御手順を示す。これはＢＲＯＡＤＲＥＱ２に接続されるデバイスがないか又は未使用の状態を示し、ＢＲＯＡＤＡＣＫ２信号はアサートされるがデバイスは未実装のため応答しない。またＲＥＲのＢＲ（２）＝０とすることで、制御部内では同様の状態が得られるが、ＢＲＯＡＤＡＣＫ２がアサートされるため接続するデバイスが存在する場合には応答しないように注意が必要となる。図１１においてＴ２でＢＲＯＡＤＲＥＱ２がアサートされるのと、Ｔ１５でＢＲＯＡＤＲＥＱ２がネゲートするのと除けば全て同じタイミングで動作する。
【００８４】
次に図１３のタイミングチャートについて説明する（項８）。
・Ｔ１：ＢＲＯＡＤＲＥＱ３がアサートされたことで、ブロード転送要求調停制御部はブロード転送要求がアサートされたことを検出する。ＢＵＳＲＥＱ０をアサートする。
・Ｔ２：ＢＲＯＡＤＲＥＱ０がアサートされる。システムバス要求調停制御部がＢＵＳＡＣＫ０をアサートする。ＢＵＳＡＣＫのアサートタイミングは必ずしもこのタイミングとは限らない。
・Ｔ３：ＢＲＯＡＤＲＥＱ２がアサートされる。ブロード転送制御部＆バスＩ／Ｆ制御部はシステムバスが開放されているのを確認後、ＢＵＳＢＵＳＹをアサートしメモリバーストリードサイクルを開始する。
・Ｔ７：メモリバーストリードサイクルの完了後、ＢＵＳＢＵＳＹをネゲートして、バスを開放する。
・Ｔ１２：ＢＲＯＡＤＲＥＱ１がアサートされる。
・Ｔ１３：ブロード転送要求調停制御部は４つ全てのブロード転送要求がアサートされたことを検出する。ＢＲＯＡＤＧ［０：３］をアサートする。
・Ｔ１４：ブロード転送制御部＆バスＩ／Ｆ制御部はシステムバスが開放されているのを確認後、ＢＵＳＢＵＳＹ及びＢＲＯＡＤＡＣＫ［０：３］をアサートし、ブロードキャストライトサイクルを複数のＩ／Ｏデバイスに対して開始する。
・Ｔ１５：ＢＲＯＡＤＲＥＱ［０：３］がネゲートされ、ＢＵＳＲＥＱ０をネゲートする。
・Ｔ１６：システムバス要求調停制御部がＢＵＳＡＣＫ０をネゲートし、これを受けてＢＲＯＡＤＧ［０：３］をネゲートする。
・Ｔ１８：ブロードキャストライトサイクルの完了後、ＢＵＳＢＵＳＹ及びＢＲＯＡＤＡＣＫ［０：３］をネゲートして、バスを開放する。
【００８５】
ここでは最初のブロード要求を検出することでメモリからのバーストリードサイクルを開始するということで、ブロード転送要求に対する応答時間を短縮させる効果がある。
【００８６】
最後に図１４のタイミングチャートについて説明する（項９）。
・Ｔ１：ＢＲＯＡＤＲＥＱ３がアサートされたことで、ブロード転送要求調停制御部はブロード転送要求がアサートされたことを検出する。ＢＵＳＲＥＱ０をアサートする。
・Ｔ２：ＢＲＯＡＤＲＥＱ０がアサートされる。システムバス要求調停制御部がＢＵＳＡＣＫ０をアサートする。ＢＵＳＡＣＫのアサートタイミングは必ずしもこのタイミングとは限らない。
・Ｔ３：ＢＲＯＡＤＲＥＱ２がアサートされる。ブロード転送制御部＆バスＩ／Ｆ制御部はシステムバスが開放されているのを確認後、ＢＵＳＢＵＳＹをアサートし、メモリバーストリードサイクルを開始する。一旦、ＢＵＳＲＥＱ０をネゲートする。
・Ｔ４：システムバス要求調停制御部がＢＵＳＡＣＫ０をネゲートする。
・Ｔ７：メモリバーストリードサイクルの完了後、ＢＵＳＢＵＳＹをネゲートして、バスを開放する。
・Ｔ１２：ＢＲＯＡＤＲＥＱ１がアサートされたことで、ブロード転送要求調停制御部は４つ全てのブロード転送要求がアサートされたことを検出する。再度、ＢＵＳＲＥＱ０をアサートする。
・Ｔ１３：システムバス要求調停制御部がＢＵＳＡＣＫ０をアサートする。ＢＵＳＡＣＫのアサートタイミングは必ずしもこのタイミングとは限らない。ブロード転送要求調停制御部はこれを受けて、ＢＲＯＡＤＧ［０：３］をアサートする。
・Ｔ１４：ブロード転送制御部＆バスＩ／Ｆ制御部はシステムバスが開放されているのを確認後、ＢＵＳＢＵＳＹ及びＢＲＯＡＤＡＣＫ［０：３］をアサートし、ブロードキャストライトサイクルを複数のＩ／Ｏデバイスに対して開始する。
・Ｔ１５：ＢＲＯＡＤＲＥＱ［０：３］がネゲートされ、ＢＵＳＲＥＱ０をネゲートする。
・Ｔ１６：システムバス要求調停制御部がＢＵＳＡＣＫ０をネゲートし、これを受けてＢＲＯＡＤＧ［０：３］をネゲートする。
・Ｔ１８：ブロードキャストライトサイクルの完了後、ＢＵＳＢＵＳＹ及びＢＲＯＡＤＡＣＫ［０：３］をネゲートして、バスを開放する。図１３では最初のブロード要求を検出することでメモリからのバーストリードサイクルを開始するということで、ブロード転送要求に対する応答時間を短縮させる効果があったが、前半のメモリバーストサイクル完了後、一旦バスを開放していたがＢＵＳＲＥＱ０をアサートし続けていたため、４つ全てのブロード要求がそろうまで他のバスタがバスを使用することができない問題点があった。
【００８７】
上記本発明のブロード転送要求に対する優先順位の決定方法や制御方法は１例であり、システムの仕様に応じていろいろな制御方法を選択することができるため、その決定方法に関しては本発明では問わない。
【００８８】
本発明のＩ／Ｏ制御部を説明する。図３０は本発明のＩ／Ｏデバイス制御部のブロック図を示す。Ｉ／Ｏデバイス制御部は、以下の制御ブロックで構成される。
・Ｉ／ＯデバイスモジュールＬ２−１：各種入出力用のコントロールデバイス（ＩＥＥＥ１３９４コントローラ、ＬＡＮコントローラ、等）
・Ｉ／Ｏデバイス制御部＆メモリ制御部Ｌ２−２：システムバスからのアクセス要求にしたがってＩ／Ｏデバイス及びメモリへのアクセス制御を行う。
・システムバスインタフェース部Ｌ２−３：システムバス上のＩ／Ｏデバイスアクセス要求を認識してＩ／Ｏデバイスアクセス制御部へアクセス要求を発行する。Ｉ／Ｏデバイスアクセス時のシステムバス応答制御を行う。Ｉ／Ｏデバイス制御部の要求によりシステムバスへブロード転送要求信号を出力する。ブロード転送承認信号によりブロード転送サイクルの起動を認識する。
・データバッファＬ２−４（項５）：Ｉ／Ｏデバイスライトサイクル時にライトバッファとして機能することでライトサイクルへの高速応答を実現する。
・メモリ部Ｌ２−５：データ格納用メモリ
・転送先アドレス＆転送サイズ制御部Ｌ２−６：ブロードキャスト転送サイクル時の転送先メモリアドレス及びデータ転送サイズを制御する。データ転送サイクルの終了を認識する。
・ブロードキャスト転送制御用レジスタ部Ｌ２−７（項１、１３、１４、１５、１６）
・ＢＭＲ：ブロードキャストモードレジスタ：転送先アドレス増減等を行う。
・ＤＡＲ：転送先アドレスレジスタ：ブロードライト転送（受信）時のデータ転送先のメモリアドレスを保持する。
・ＴＳＲ：転送サイズレジスタ：ブロードライト転送（受信）時のデータ転送サイズを保持する。ホストＣＰＵまたはそれに類するコントローラにより２つのレジスタ設定を行う。特にＴＳＲに関してはシステム仕様としてデータ転送サイズが固定の場合には実装する必要はない。
（項１５、１６）：図４６、図４７に示すタイミングで出力される該当するアドレス情報をＤＡＲに取り込むように制御する。この場合、当該レジスタに対してホストＣＰＵは設定を行う必要がなくなる。
（項１３、１４）：図４６、図４７に示すタイミングで出力される該当するサイズ情報をＴＳＲに取り込むように制御する。この場合、当該レジスタに対してホストＣＰＵは設定を行う必要がなくなる。
【００８９】
本発明のメモリ制御部を説明する。図３１は本発明のメモリ制御部のブロック図を示す。メモリ制御部は以下の制御ブロックで構成される。
・メモリ部Ｌ３−１
・メモリ制御部Ｌ３−２：システムバスからのアクセス要求にしたがってメモリへのアクセス制御を行う。メモリにＤＲＡＭを使用する場合にはリフレッシュ制御も実効する。
・システムバスインタフェース部Ｌ３−３（項３）：システムバス上のメモリアクセス要求を認識してメモリアクセス制御部へアクセス要求を発行する。メモリアクセス時のシステムバス応答制御を行う。
（項３）：バーストデータ転送要求の場合、続く連続データに対して再度アクセス要求を受ける可能性が高いので、要求があってからメモリリードアクセスを実行するのではなく、最初のバーストリードアクセスの終了後に引き続きメモリにリードアクセスを行い、リードしたデータを専用のデータバッファに格納しておくことでバースト転送要求に対するアクセスを高速化する。
・データバッファＬ３−４（項２、３、４）：メモリライトサイクル時にライトバッファとして機能することでライトサイクルへの高速応答を実現する。
【００９０】
項２、３、４を説明する。メモリへのリードアクセスのタイミングとシステムバスへのデータ出力タイミングの調停を行う（項２）。項３の先読みデータを格納する。項４に示すバッファを２つ装備することでバーストリード要求に対して高速応答が可能になる。
【００９１】
本発明のブロードキャスト転送を説明する。上記本発明の各制御部を使ってブロードキャストデータ転送の動作について、図３６〜図４２を用いて以下に説明する。ブロードキャスト転送制御部によるデータ転送アクセスを説明する。まず、図３６，図３７はシステムバス上にブロードキャスト転送用制御部を配置した場合のデータ転送イメージを示す。このデータ転送はメモリＭ−１からＩ／ＯデバイスＭ−３、Ｍ−５に対してブロード転送を実行するものである。
（１）このような動作を実行させるために、あらかじめ制御部Ｍ−８、Ｍ−９のレジスタに必要情報をホストＣＰＵにより設定する。
＜ブロードキャスト要求制御レジスタ：Ｌ１−１＞
・ＲＥＲの設定：ＥＮ＝１：ブロードキャスト制御部をイネーブルする。
ＢＲ［０：３］＝”１１１１”：ＢＲＯＡＤＲＥＱ［０：３］をイネーブルする。
＜ブロードキャスト転送制御用レジスタ：Ｌ１−３＞
・チャンネル初期化：ＤＣＲへの設定によりチャンネルを初期化する。
・ＳＡＲの設定：転送元メモリの先頭アドレスを設定する。
・ＤＡＲ［０：３］の設定：未設定：項１５、１６を実装時にのみ設定する。
・ＴＳＲの設定：データ転送のサイズ（ワード数）を設定する。
・ＴＭＲの設定：データ転送モードを設定する。
転送モード＝ブロードキャスト（項１）
転送サイクル（転送元）＝バースト転送
転送のサイズ（転送元）＝４バースト
ポートサイズ（転送元）＝４バイト
転送サイクル（転送先）＝バースト転送
転送のサイズ（転送先）＝４バースト（項１３、１４）
ポートサイズ（転送先）＝４バイト
メモリアドレスの増減 ＝インクリメント
Ｉ／Ｏアドレスの増減 ＝固定
チャンネル起動方法＝ＢＲＯＡＤＲＥＱ
割り込み＝イネーブル
・チャンネルスタート：ＤＣＲへの設定よりチャンネル動作を開始する。ＴＭＲ設定によりこのチャンネルはＢＲＯＡＤＲＥＱのアサートを検出するとブロード転送サイクルを実行する。このタイミングではチャンネル動作に係わるＩ／Ｏデバイスの動作が開始していないのですぐにブロード転送サイクルを開始しない。
（２）データ転送要求元のＩ／Ｏデバイス及び制御部の初期設定
＜ブロード転送関連Ｉ／Ｏデバイス制御レジスタ：Ｌ２−９＞
・ＢＭＲの設定：アドレス固定
・ＤＡＲの設定：転送先Ｉ／Ｏのポートアドレスを設定する。
・ＴＳＲの設定：ブロード転送制御部Ｌ１−３のＴＭＲの転送サイズ（転送先）と同じ値を設定する。
＜Ｉ／Ｏデバイスの設定＞
・Ｉ／Ｏデバイスの初期化
・必要とする動作を設定する。
・ＤＭＡ転送要求イネーブル：Ｉ／ＯデバイスとしてはＤＭＡデータ転送を要求する。
（３）各種設定が完了したら、動作を開始するタイミングでＩ／Ｏデバイスの動作をスタートさせる。
【００９２】
以上の設定はホストＣＰＵによりシステムバスを介して設定される。
（４）ＢＲＯＡＤＲＥＱアサート：Ｉ／Ｏデバイスがデータ転送要求。
（５）図７〜図１１で説明したバス調停動作により該当するブロード転送制御部がバス使用権を獲得し、バスサイクルを開始する。
（６）図３７のタイミングでバスサイクルを実行する。
・Ｔ１：ＤＭＡ制御部Ｍ−８がＢＵＳＢＵＳＹ、ＡＳ、転送元メモリアドレス＆転送モード情報をＡｄｄ＆Ｃｏｍ上にアサート：メモリへのバーストリードサイクル開始を示す
・Ｔ２：ＤＭＡ制御部Ｍ−８はＡＳをネゲート：ＡＳがアサートしている間に各バスＩ／Ｆ制御部はアドレスをデコードし、アクセス要求を認識する。バスＩ／Ｆ制御部Ｍ−２がアクセス要求を検出し、メモリ制御部へ４バーストデータをリード要求する。
・Ｔ３：バスＩ／Ｆ制御部Ｍ−２はメモリからリードした最初の１ワードデータをシステムバスのデータバスに出力する。バスＩ／Ｆ制御部Ｍ−２はＲＤＹをアサートし、リード要求に対する応答信号（１回目）を出力する。
・Ｔ４：ＤＭＡ制御部Ｍ−８はバッファＭ−８ａにデータを取り込む。バスＩ／Ｆ制御部Ｍ−２はメモリからリードした２番目の１ワードデータをシステムバスのデータバスに出力する。バスＩ／Ｆ制御部Ｍ−２はＲＤＹをアサートし、リード要求に対する応答信号（２回目）を出力する。
・Ｔ５：ＤＭＡ制御部Ｍ−８はバッファＭ−８ａにデータを取り込む。バスＩ／Ｆ制御部Ｍ−２はメモリからリードした３番目の１ワードデータをシステムバスのデータバスに出力する。バスＩ／Ｆ制御部Ｍ−２はＲＤＹをアサートし、リード要求に対する応答信号（３回目）を出力する。
・Ｔ６：ＤＭＡ制御部Ｍ−８はバッファＭ−８ａにデータを取り込む。バスＩ／Ｆ制御部Ｍ−２はメモリからリードした４番目の１ワードデータをシステムバスのデータバスに出力する。バスＩ／Ｆ制御部Ｍ−２はＲＤＹをアサートし、リード要求に対する応答信号（４回目）を出力する。
・Ｔ７：ＤＭＡ制御部Ｍ−８はバッファＭ−８ａにデータを取り込む。バスＩ／Ｆ制御部Ｍ−２はＲＤＹをネゲートし、ＤＭＡ制御部Ｍ−８がＡＳ、ＢＲＯＡＤＡＣＫ［０：３］、転送先Ｉ／Ｏアドレス＆転送モード情報をＡｄｄ＆Ｃｏｍ上にアサートし、複数のＩ／Ｏデバイスへのブロードキャストバーストライトサイクル開始を示す。バッファＭ−８ａ上のリードした最初の１ワードデータをシステムバスのデータバスに出力する。
・Ｔ８：ＤＭＡ制御部Ｍ−８はＡＳをネゲートし、ＡＳがアサートしている間に各バスＩ／Ｆ制御部はアドレスをデコードし、アクセス要求を認識する。バスＩ／Ｆ制御部Ｍ−４、Ｍ−６がアクセス要求を検出する。バスＩ／Ｆ制御部Ｍ−４、Ｍ−６はＲＤＹをアサートし、ライト要求に対する応答信号（１回目）を出力する。（注：後述）
・Ｔ９：バスＩ／Ｆ制御部Ｍ−４、Ｍ−６はバッファＭ−４ａ、Ｍ−６ａにデータを取り込む。バッファＭ−８ａ上のリードした２番目の１ワードデータをシステムバスのデータバスに出力する。バスＩ／Ｆ制御部Ｍ−４、Ｍ−６はＲＤＹをアサートし、ライト要求に対する応答信号（２回目）を出力する。（注：後述）
・Ｔ１０：バスＩ／Ｆ制御部Ｍ−４、Ｍ−６はバッファＭ−４ａ、Ｍ−６ａにデータを取り込む。バッファＭ−８ａ上のリードした３番目の１ワードデータをシステムバスのデータバスに出力する。バスＩ／Ｆ制御部Ｍ−４、Ｍ−６はＲＤＹをアサートし、ライト要求に対する応答信号（３回目）を出力する。（注：後述）
・Ｔ１１：バスＩ／Ｆ制御部Ｍ−４、Ｍ−６はバッファＭ−４ａ、Ｍ−６ａにデータを取り込む。バッファＭ−８ａ上のリードした４番目の１ワードデータをシステムバスのデータバスに出力する。バスＩ／Ｆ制御部Ｍ−４、Ｍ−６はＲＤＹをアサートし、ライト要求に対する応答信号（４回目）を出力する。（注：後述）
・Ｔ１２：バスＩ／Ｆ制御部Ｍ−４、Ｍ−６はバッファＭ−４ａ、Ｍ−６ａにデータを取り込む。バスＩ／Ｆ制御部Ｍ−４、Ｍ−６はＲＤＹをネゲートする。ＤＭＡ制御部Ｍ−８はＢＵＳＢＵＳＹ、ＢＲＯＡＤＡＣＫ［０：３］、Ａｄｄ＆Ｃｏｍ、ライトデータをネゲートしバスを開放する。
（７）上記（４）〜（６）の動作を繰り返してブロード転送制御部のＴＳＲに設定したサイズのデータ転送が完了したら、ブロード転送制御部は割り込みをホストＣＰＵにアサートしてＤＭＡデータ転送の完了を知らせる。
（注）複数のＩ／Ｏ制御部のバスＩ／Ｆが同時にＲＤＹをアサートするため、ワイヤードＯＲ接続でＲＤＹ信号の衝突を回避する。ワイヤードＯＲ接続することで全てのＲＤＹがＬｏｗになって初めてＲＤＹ信号はＬｏｗとなる。このことは中に低速応答のデバイスがあった場合、一番遅いデバイスの応答にあわせることが可能である。（項６）
次に、ブロードキャスト転送用制御部によるデータ転送アクセス２を説明する。図３８、図３９はＩ／Ｏデバイス１の制御部上にブロードキャスト転送用制御部を配置した場合のデータ転送イメージを示す。このデータ転送はメモリＰ１−１からＩ／ＯデバイスＰ１−３、Ｐ１−５に対してブロード転送を実行するものである。（１）〜（５）、（７）は図３６、図３７と同様である。
（６）図３９のタイミングでバスサイクルを実行する。
・Ｔ１：ＢＲＯＡＤ−Ｃ（Ｐ１−４ｄ）がＢＵＳＢＵＳＹ、ＡＳ、転送元メモリアドレス＆転送モード情報をＡｄｄ＆Ｃｏｍ上にアサートし、メモリへのバーストリードサイクル開始を示す。
・Ｔ２：ＢＲＯＡＤ−Ｃ（Ｐ１−４ｄ）はＡＳをネゲートし、ＡＳがアサートしている間に各バスＩ／Ｆ制御部はアドレスをデコードし、アクセス要求を認識する。バスＩ／Ｆ制御部Ｐ１−２がアクセス要求を検出し、メモリ制御部へ４バーストデータをリード要求する。
・Ｔ３：バスＩ／Ｆ制御部Ｐ１−２はメモリからリードした最初の１ワードデータをシステムバスのデータバスに出力する。バスＩ／Ｆ制御部Ｐ１−２はＲＤＹをアサートし、リード要求に対する応答信号（１回目）を出力する。
・Ｔ４：ＢＲＯＡＤ−Ｃ（Ｐ１−４ｄ）はバッファＰ１−４ｂにデータを取り込む。バスＩ／Ｆ制御部Ｐ１−２はメモリからリードした２番目の１ワードデータをシステムバスのデータバスに出力する。バスＩ／Ｆ制御部Ｐ１−２はＲＤＹをアサートし、リード要求に対する応答信号（２回目）を出力する。
・Ｔ５：ＢＲＯＡＤ−Ｃ（Ｐ１−４ｄ）はバッファＰ１−４ｂにデータを取り込む。バスＩ／Ｆ制御部Ｐ１−２はメモリからリードした３番目の１ワードデータをシステムバスのデータバスに出力する。バスＩ／Ｆ制御部Ｐ１−２はＲＤＹをアサートし、リード要求に対する応答信号（３回目）を出力する。
・Ｔ６：ＢＲＯＡＤ−Ｃ（Ｐ１−４ｄ）はバッファＰ１−４ｂにデータを取り込む。バスＩ／Ｆ制御部Ｐ１−２はメモリからリードした４番目の１ワードデータをシステムバスのデータバスに出力する。バスＩ／Ｆ制御部Ｐ１−２はＲＤＹをアサートし、リード要求に対する応答信号（４回目）を出力する。
・Ｔ７：ＢＲＯＡＤ−Ｃ（Ｐ１−４ｄ）はバッファＰ１−４ｂにデータを取り込む。バスＩ／Ｆ制御部Ｐ１−２はＲＤＹをネゲートし、ＢＲＯＡＤ−Ｃ（Ｐ１−４ｄ）がＡＳ、ＢＲＯＡＤＡＣＫ［０：３］、転送先Ｉ／Ｏアドレス＆転送モード情報をＡｄｄ＆Ｃｏｍ上にアサートし、複数のＩ／Ｏデバイスへのブロードキャストバーストライトサイクル開始を示す。バッファＰ１−４ｂ上のリードした最初の１ワードデータをシステムバスのデータバスに出力する。
・Ｔ８：ＢＲＯＡＤ−Ｃ（Ｐ１−４ｄ）はＡＳをネゲートし、ＡＳがアサートしている間に各バスＩ／Ｆ制御部はアドレスをデコードし、アクセス要求を認識する。バスＩ／Ｆ制御部Ｐ１−４、Ｐ１−６がアクセス要求を検出する。バスＩ／Ｆ制御部Ｐ１−４、Ｐ１−６はＲＤＹをアサートし、ライト要求に対する応答信号（１回目）を出力する。（注：後述）
・Ｔ９：バスＩ／Ｆ制御部Ｐ１−４、Ｐ１−６はバッファＰ１−４ａ、Ｐ１−６ａにデータを取り込む。バッファＰ１−４ｂ上のリードした２番目の１ワードデータをシステムバスのデータバスに出力する。バスＩ／Ｆ制御部Ｐ１−４、Ｐ１−６はＲＤＹをアサートし、ライト要求に対する応答信号（２回目）を出力する。（注：後述）
・Ｔ１０：バスＩ／Ｆ制御部Ｐ１−４、Ｐ１−６はバッファＰ１−４ａ、Ｐ１−６ａにデータを取り込む。バッファＰ１−４ｂ上のリードした３番目の１ワードデータをシステムバスのデータバスに出力する。バスＩ／Ｆ制御部Ｐ１−４、Ｐ１−６はＲＤＹをアサートし、ライト要求に対する応答信号（３回目）を出力する。（注：後述）
・Ｔ１１：バスＩ／Ｆ制御部Ｐ１−４、Ｐ１−６はバッファＰ１−４ａ、Ｐ１−６ａにデータを取り込む。バッファＰ１−４ｂ上のリードした４番目の１ワードデータをシステムバスのデータバスに出力する。バスＩ／Ｆ制御部Ｐ１−４、Ｐ１−６はＲＤＹをアサートし、ライト要求に対する応答信号（４回目）を出力する。（注：後述）
・Ｔ１２：バスＩ／Ｆ制御部Ｐ１−４、Ｐ１−６はバッファＰ１−４ａ、Ｐ１−６ａにデータを取り込む。バスＩ／Ｆ制御部Ｐ１−４、Ｐ１−６はＲＤＹをネゲートする。ＢＲＯＡＤ−Ｃ（Ｐ１−４ｄ）はＢＵＳＢＵＳＹ、ＢＲＯＡＤＡＣＫ［０：３］、Ａｄｄ＆Ｃｏｍ、ライトデータをネゲートしバスを開放する。
（注）複数のＩ／Ｏ制御部のバスＩ／Ｆが同時にＲＤＹをアサートするため、ワイヤードＯＲ接続でＲＤＹ信号の衝突を回避する。ワイヤードＯＲ接続することで全てのＲＤＹがＬｏｗになって初めてＲＤＹ信号はＬｏｗとなる。このことは中に低速応答のデバイスがあった場合、一番遅いデバイスの応答にあわせることが可能となる。（項６）
次に、ブロードキャスト転送用制御部によるデータ転送アクセス３を説明する。図４０、図４１はメモリ制御部上にブロードキャスト転送用制御部を配置した場合のデータ転送イメージを示す（項１７）。このデータ転送はメモリＮ１−１からＩ／ＯデバイスＮ１−３、Ｎ１−５に対してブロード転送を実行するものである。（１）〜（５）、（７）は図３６、図３７と同様である。
（６）図４１のタイミングでバスサイクルを実行する。
・Ｔ１：バスＩ／Ｆ制御部Ｎ１−２がＢＵＳＢＵＳＹ、ＢＲＯＡＤＡＣＫ、ＡＳ、転送先Ｉ／Ｏアドレス＆転送モード情報をＡｄｄ＆Ｃｏｍ上にアサートし、Ｉ／Ｏデバイスへのブロードキャストバーストライトサイクル開始を示す。
バッファＮ１−２ｂ上のメモリからリードした最初の１ワードデータをシステムバスのデータバスに出力する。
・Ｔ２：バスＩ／Ｆ制御部Ｎ１−２はＡＳをネゲートし、ＡＳがアサートしている間に各バスＩ／Ｆ制御部はアドレスをデコードし、アクセス要求を認識する。バスＩ／Ｆ制御部Ｎ１−４、Ｎ１−６がアクセス要求を検出する。バスＩ／Ｆ制御部Ｎ１−４、Ｎ１−６はＲＤＹをアサートし、ライト要求に対する応答信号（１回目）を出力する。（注：後述）
・Ｔ３：バッファＮ１−４ａ、Ｎ１−６ａはデータを取り込む。バッファＮ１−２ｂ上のメモリからリードした２番目の１ワードデータをシステムバスのデータバスに出力する。バスＩ／Ｆ制御部Ｎ１−４、Ｎ１−６はＲＤＹをアサートし、ライト要求に対する応答信号（２回目）を出力する。（注：後述）
・Ｔ４：バッファＮ１−４ａ、Ｎ１−６ａはデータを取り込む。バッファＮ１−２ｂ上のメモリからリードした３番目の１ワードデータをシステムバスのデータバスに出力する。バスＩ／Ｆ制御部Ｎ１−４、Ｎ１−６はＲＤＹをアサートし、ライト要求に対する応答信号（３回目）を出力する。（注：後述）
・Ｔ５：バッファＮ１−４ａ、Ｎ１−６ａはデータを取り込む。バッファＮ１−２ｂ上のメモリからリードした４番目の１ワードデータをシステムバスのデータバスに出力する。バスＩ／Ｆ制御部Ｎ１−４、Ｎ１−６はＲＤＹをアサートし、ライト要求に対する応答信号（４回目）を出力する。（注：後述）
・Ｔ６：バッファＮ１−４ａ、Ｎ１−６ａはデータを取り込む。バスＩ／Ｆ制御部Ｎ１−４、Ｎ１−６はＲＤＹをネゲートする。バスＩ／Ｆ制御部Ｎ１−２はＢＵＳＢＵＳＹ、ＢＲＯＡＤＡＣＫ、Ａｄｄ＆Ｃｏｍ、ライトデータをネゲートしバスを開放する。
【００９３】
（注）複数のＩ／Ｏ制御部のバスＩ／Ｆが同時にＲＤＹをアサートするため、ワイヤードＯＲ接続でＲＤＹ信号の衝突を回避する。ワイヤードＯＲ接続することで全てのＲＤＹがＬｏｗになって初めてＲＤＹ信号はＬｏｗとなる。このことは中に低速応答のデバイスがあった場合、一番遅いデバイスの応答にあわせることが可能となる。（項６）
ここではブロード転送制御部がメモリ制御部上に配置されているため、ブロード転送制御部動作としては図３６、図３７と同様にメモリバーストリードサイクルの動作を行うが、このメモリに対するリードサイクルはシステムバス上には現れない。
【００９４】
このようにブロード転送制御部を配置することでシステムバスの使用を減らし、システムバスの稼働率を抑えることが可能となる。
【００９５】
次に、ブロードキャスト転送用制御部によるデータ転送アクセス４を説明する。図４０、図４２はメモリ制御部上にブロードキャスト転送用制御部を配置した場合のデータ転送イメージを示す（項６、１７）。このデータ転送はメモリＮ１−１からＩ／ＯデバイスＮ１−３、Ｎ１−５に対してブロード転送を実行するものである。ここではＩ／Ｏデバイス４へのライトアクセスにおいてＩ／Ｏデバイス側制御部の処理が低速でＲＤＹを０ウエイトで応答できないため１ウエイトの処理とした場合のタイミングを示している。その処理手順を以下に示す（Ｉ／ＯデバイスＮ１−３は０ウエイト動作可能）。
（１）〜（５）、（７）は図３６、図３７と同様である。
（６）図４１のタイミングでバスサイクルを実行する。
・Ｔ１：バスＩ／Ｆ制御部Ｎ１−２がＢＵＳＢＵＳＹ、ＢＲＯＡＤＡＣＫ、ＡＳ、転送先Ｉ／Ｏアドレス＆転送モード情報をＡｄｄ＆Ｃｏｍ上にアサートし、Ｉ／Ｏデバイスへのブロードキャストバーストライトサイクル開始を示す。バッファＮ１−２ｂ上のメモリからリードした最初の１ワードデータをシステムバスのデータバスに出力する。
・Ｔ２：バスＩ／Ｆ制御部Ｎ１−２はＡＳをネゲートし、ＡＳがアサートしている間に各バスＩ／Ｆ制御部はアドレスをデコードし、アクセス要求を認識する。バスＩ／Ｆ制御部Ｎ１−４、Ｎ１−６のバスＩ／Ｆ制御部がアクセス要求を検出する。バスＩ／Ｆ制御部Ｎ１−４はＲＤＹをアサートし、ライト要求に対する応答信号（１回目）を出力する。（注：後述）
・Ｔ３：バッファＮ１−４ａはデータを取り込む。バスＩ／Ｆ制御部Ｎ１−６はＲＤＹをアサートし、ライト要求に対する応答信号（１回目）を出力する。（注：後述）
・Ｔ４：バッファＮ１−６ａはデータを取り込む。バスＩ／Ｆ制御部Ｎ１−６はＲＤＹをネゲートする。バッファＮ１−２ｂ上のメモリからリードした２番目の１ワードデータをシステムバスのデータバスに出力する。バスＩ／Ｆ制御部Ｎ１−４はＲＤＹをアサートし、ライト要求に対する応答信号（２回目）を出力する。（注：後述）
・Ｔ５：バッファＮ１−４ａはデータを取り込む。バスＩ／Ｆ制御部Ｎ１−６はＲＤＹをアサートし、ライト要求に対する応答信号（２回目）を出力する。（注：後述）
・Ｔ６：バッファＮ１−６ａはデータを取り込む。バスＩ／Ｆ制御部Ｎ１−６はＲＤＹをネゲートする。バッファＮ１−２ｂ上のメモリからリードした３番目の１ワードデータをシステムバスのデータバスに出力する。バスＩ／Ｆ制御部Ｎ１−４はＲＤＹをアサートし、ライト要求に対する応答信号（３回目）を出力する。（注：後述）
・Ｔ７：バッファＮ１−４ａはデータを取り込む。バスＩ／Ｆ制御部Ｎ１−６はＲＤＹをアサートし、ライト要求に対する応答信号（３回目）を出力する。（注：後述）
・Ｔ８：バッファＮ１−６ａはデータを取り込む。バスＩ／Ｆ制御部Ｎ１−６はＲＤＹをネゲートする。バッファＮ１−２ｂ上のメモリからリードした４番目の１ワードデータをシステムバスのデータバスに出力する。バスＩ／Ｆ制御部Ｎ１−４はＲＤＹをアサートし、ライト要求に対する応答信号（４回目）を出力する。（注：後述）
・Ｔ９：バッファＮ１−４ａはデータを取り込む。バスＩ／Ｆ制御部Ｎ１−６はＲＤＹをアサートし、ライト要求に対する応答信号（４回目）を出力する。（注：後述）
・Ｔ１０：バッファＮ１−６ａはデータを取り込む。バスＩ／Ｆ制御部Ｎ１−４、Ｎ１−６はＲＤＹをネゲートする。バスＩ／Ｆ制御部Ｎ１−２はＢＵＳＢＵＳＹ、ＢＲＯＡＤＡＣＫ、Ａｄｄ＆Ｃｏｍ、ライトデータをネゲートしバスを開放する。
【００９６】
（注）複数のＩ／Ｏ制御部のバスＩ／Ｆが同時にＲＤＹをアサートするため、ワイヤードＯＲ接続でＲＤＹ信号の衝突を回避する。ワイヤードＯＲ接続することで全てのＲＤＹがＬｏｗになって初めてＲＤＹ信号はＬｏｗとなる。このことは中に低速応答のデバイスがあった場合、一番遅いデバイスの応答にあわせることが可能となる（項６）。
【００９７】
次に、ブロードキャスト転送・アドレス設定方法１を説明する。図４３、図４４はブロードキャスト転送制御用のＩ／Ｏデバイス制御部に実装されるＤＡＲ及びＴＳＲに対してホストＣＰＵが設定を行う時のデータアクセスを示す。ブロード転送を行うデバイスが４つある場合には合計８回のホストＣＰＵによるシングルライトサイクルが必要となる。以下に図４４に示すシングルライトサイクルのタイミングチャートの処理手順を示す。
（１）図７、図８で説明したバス調停動作によりバス使用権を獲得し、バスサイクルを開始する。
（２）図４４のタイミングでバスサイクルを実行する。
・Ｔ１：ＣＰＵ（Ｎ２−８）がＢＵＳＢＵＳＹ、ＡＳ、転送先Ｉ／Ｏアドレス＆転送モード情報をＡｄｄ＆Ｃｏｍ上にアサートし、Ｉ／Ｏデバイスへのシングルライトサイクル開始を示す。
・Ｔ２：ＣＰＵ（Ｎ２−８）はＡＳをネゲートし、ＡＳがアサートしている間に各バスＩ／Ｆ制御部はアドレスをデコードし、アクセス要求を認識する。バスＩ／Ｆ制御部Ｎ２−４がアクセス要求を検出する。バスＩ／Ｆ制御部Ｎ２−４はＲＤＹをアサートし、ライト要求に対する応答信号を出力する（０ウエイト応答）。
・Ｔ３：Ｉ／Ｏデバイス制御部（１）上のＤＡＲ（Ｎ２−４ｃ）にシステムバスのデータバス上のデータを取り込む。
・Ｔ４：バスＩ／Ｆ制御部Ｎ２−４はＲＤＹをネゲートする。ＣＰＵ（Ｎ２−８）はＢＵＳＢＵＳＹ、ＢＲＯＡＤＡＣＫ、Ａｄｄ＆Ｃｏｍ、ライトデータをネゲートしバスを開放する。
【００９８】
次に、図４５、図４６はブロードキャスト転送制御用のＩ／Ｏデバイス制御部に実装されるＤＡＲ及びＴＳＲに対して実行されるブロードキャストデータ転送サイクルにおいてＤＡＲ及びＴＳＲに関する情報をブロード転送制御部が出力し、Ｉ／Ｏデバイス制御部において該当するそれらの情報を取り込むように制御するイメージとタイミングチャートを示す。ブロード転送を行うデバイスが複数あってもその分の情報をバス上に出力することで１回のブロードキャストサイクルで設定が終了する。以下に本発明のブロードキャスト制御におけるＤＡＲ，ＴＳＲ情報の設定方法を図４５、図４６を使って説明する。
（１）このような動作を実行させるために、あらかじめ制御部Ｍ−８、Ｍ−９のレジスタに必要情報をホストＣＰＵにより設定する。
＜ブロードキャスト要求制御レジスタ：Ｌ１−１＞
・図３６、図３７における（１）と同様である。
＜ブロードキャスト転送制御用レジスタ：Ｌ１−３＞
・ＤＡＲ［０：３］の設定：Ｉ／Ｏデバイス制御部上のＤＡＲ情報を設定（項１６）
ＤＡＲ０：Ｉ／Ｏデバイス１に対するＤＡＲ情報
ＤＡＲ１：Ｉ／Ｏデバイス２に対するＤＡＲ情報
ＤＡＲ２：Ｉ／Ｏデバイス３に対するＤＡＲ情報
ＤＡＲ３：Ｉ／Ｏデバイス４に対するＤＡＲ情報
・ＴＭＲの設定：データ転送モードを設定する。
転送のサイズ（転送先）＝４バースト（項１３）
・上記以外の設定は図３６、図３７における（１）と同様である。
（２）データ転送要求元のＩ／Ｏデバイス及び制御部の初期設定を行う。
＜ブロード転送関連Ｉ／Ｏデバイス制御レジスタ：Ｌ２−９＞
・ＢＭＲの設定：アドレス固定
・ＤＡＲの設定：バスサイクルで自動的に書き込むため設定不要
・ＴＳＲの設定：バスサイクルで自動的に書き込むため設定不要
＜Ｉ／Ｏデバイスの設定＞
・図３６、図３７における（１）と同様である。
（３）各種設定が完了したら、動作を開始するタイミングでＩ／Ｏデバイスの動作をスタートさせる。
【００９９】
以上の設定はホストＣＰＵによりシステムバスを介して設定される。
（４）ＢＲＯＡＤＲＥＱアサートし、Ｉ／Ｏデバイスがデータ転送要求する。
（５）図７〜図１１で説明したバス調停動作により該当するブロード転送制御部がバス使用権を獲得し、バスサイクルを開始する。
（６）図４４のタイミングでバスサイクルを実行する。
【０１００】
信号の説明を説明する。
・ＡＳ：アドレス及びサイズ情報が有効であることを示す。
・Ｃｏｍ：ブロードキャストバーストライトサイクルであることを示す（転送モード）。
・Ａｄｄ：Ｉ／Ｏデバイス１から４のＤＡＲ情報を時分割で出力（項１６）
ＢＲＯＡＤＡＣＫ：ＡＳがＬｏｗの時は各Ｉ／ＯデバイスのＣｏｍとＡｄｄ情報が有効であることを示す。ＡＳがＨｉｇｈの時はデータ転送サイクルであることを示す。
・Ｄａｔａ：ＡＳがＬｏｗの時、サイクルのデータ転送サイズを示す（項１３）
ＡＳがＨｉｇｈの時、バーストライトデータを順次出力する。
・ＲＤＹ：データ転送完了の応答（１ワード単位の応答）
処理手順について、図４５を用いて説明する。
・Ｔ１：バスＩ／Ｆ制御部Ｎ３−２がＢＵＳＢＵＳＹ、ＡＳ、ＢＲＯＡＤＡＣＫ［０：３］、Ａｄｄ上にＤＡＲ１、転送モード情報、Ｄａｔａ上にＴ−Ｓｉｚｅをアサートし、Ｉ／Ｏデバイスへのブロードキャストバーストライトサイクル開始を示す。
・Ｔ２：バスＩ／Ｆ制御部Ｎ３−２はＢＲＯＡＤＡＣＫ［１：３］をネゲートし、Ｔ１−Ｔ２間で各バスＩ／Ｆ制御部は転送モードをデコードする。バスＩ／Ｆ制御部Ｎ３−４、Ｎ３−６がブロード転送アクセス要求を認識する。
・Ｔ３：Ｉ／Ｏデバイス１はＡｄｄ上のＤＡＲ１及びＤａｔａ上のＴ−Ｓｉｚｅを取り込み、それぞれ自分のＤＡＲ、ＴＳＲに書き込む。バスＩ／Ｆ制御部Ｎ３−２はＡｄｄ上にＤＡＲ２を出力し、ＢＲＯＡＤＡＣＫ０をネゲートし、ＢＲＯＡＤＡＣＫ１をアサートする。
・Ｔ４：Ｉ／Ｏデバイス２はＡｄｄ上のＤＡＲ２及びＤａｔａ上のＴ−Ｓｉｚｅを取り込み、それぞれ自分のＤＡＲ、ＴＳＲに書き込む。バスＩ／Ｆ制御部Ｎ３−２はＡｄｄ上にＤＡＲ３を出力、ＢＲＯＡＤＡＣＫ１をネゲートし、ＢＲＯＡＤＡＣＫ２をアサートする。
・Ｔ５：Ｉ／Ｏデバイス３はＡｄｄ上のＤＡＲ３及びＤａｔａ上のＴ−Ｓｉｚｅを取り込み、それぞれ自分のＤＡＲ、ＴＳＲに書き込む。バスＩ／Ｆ制御部Ｎ３−２はＡｄｄ上にＤＡＲ４を出力し、ＢＲＯＡＤＡＣＫ２をネゲートし、ＢＲＯＡＤＡＣＫ３をアサートする。
・Ｔ６：Ｉ／Ｏデバイス４はＡｄｄ上のＤＡＲ４及びＤａｔａ上のＴ−Ｓｉｚｅを取り込み、それぞれ自分のＤＡＲ、ＴＳＲに書き込む。バスＩ／Ｆ制御部Ｎ３−２はＡＳをネゲート、ＢＲＯＡＤＡＣＫ０から２をアサートし、Ｄａｔａ上にバースを行い、トライトデータを出力する。バスＩ／Ｆ制御部Ｎ３−４、Ｎ３−６はＲＤＹをアサートする（０ウエイト応答）。
・Ｔ７−Ｔ９：バスＩ／Ｆ制御部Ｎ３−４、Ｎ３−６は順次データをバッファＮ３−４ａ、Ｎ３−６ａに取り込み、ＲＤＹをアサートする（０ウエイト応答）。
Ｔ１０：バスＩ／Ｆ制御部Ｎ３−４、Ｎ３−６はデータをバッファＮ３−４ａ、Ｎ３−６ａに取り込み、ＲＤＹをネゲートする。バスＩ／Ｆ制御部Ｎ３−２はＢＵＳＢＵＳＹ、ＢＲＯＡＤＡＣＫ［０：３］、Ａｄｄ＆Ｃｏｍ、ライトデータをネゲートしバスを開放する。
（７）図３６、図３７における（７）と同様である。
【０１０１】
ブロードキャスト転送制御用レジスタのＴＭＲ内のサイクル転送サイズ（転送先）よりＴＳＲの設定が大きい場合、ブロードキャスト転送サイクルが複数回に分けて実行されるが、２回目以降のブロードキャストバーストライトサイクルにおいては図４１で示すバスサイクルを実行する。なぜならＩ／Ｏデバイス側の図３０の転送先アドレス＆転送サイズ制御部Ｌ２−８において２回目以降のアドレスに関しては制御可能であるので２回目以降はアドレス情報を転送する必要はない。なお、アドレス情報を毎回転送しても良いがシステムバスの仕様効率がダウンするのであまり意味はない。
【０１０２】
次に、図４５、図４７は図４６で説明したアドレス情報と転送サイズ情報の出力する信号を以下に示す信号に変更した場合のブロードキャスト制御におけるＤＡＲ，ＴＳＲ情報の設定方法を示す。（１）〜（５）、（７）は、図４６と同様である。
（６）図４７のタイミングでバスサイクルを実行する。
【０１０３】
信号を説明する。
・ＡＳ：アドレス及びサイズ情報が有効であることを示す。
・Ｃｏｍ：ブロードキャストバーストライトサイクルであることを示す（転送モード）。
・Ａｄｄ：サイクルのデータ転送サイズを示す（項１４）。
・ＢＲＯＡＤＡＣＫ：ＡＳがＬｏｗの時は各Ｉ／ＯデバイスのＣｏｍとＡｄｄ情報が有効であることを示す。ＡＳがＨｉｇｈの時はデータ転送サイクルであることを示す。
・Ｄａｔａ：ＡＳがＬｏｗの時、Ｉ／Ｏデバイス１から４のＤＡＲ情報を時分割で出力する（項１５）。ＡＳがＨｉｇｈの時、バーストライトデータを順次出力する。
・ＲＤＹ：データ転送完了の応答（１ワード単位の応答）
処理手順を説明する。
・Ｔ１：バスＩ／Ｆ制御部Ｎ３−２がＢＵＳＢＵＳＹ、ＡＳ、ＢＲＯＡＤＡＣＫ［０：３］、Ａｄｄ上にＴ−Ｓｉｚｅ、転送モード情報、Ｄａｔａ上にＤＡＲ１をアサートし、Ｉ／Ｏデバイスへのブロードキャストバーストライトサイクル開始を示す。
・Ｔ２：バスＩ／Ｆ制御部Ｎ３−２はＢＲＯＡＤＡＣＫ［１：３］をネゲートし、Ｔ１−Ｔ２間で各バスＩ／Ｆ制御部は転送モードをデコードする。バスＩ／Ｆ制御部Ｎ３−４、Ｎ３−６がブロード転送アクセス要求を認識する。
・Ｔ３：Ｉ／Ｏデバイス１はＤａｔａ上のＤＡＲ１及びＡｄｄ上のＴ−Ｓｉｚｅを取り込み、それぞれ自分のＤＡＲ、ＴＳＲに書き込む。バスＩ／Ｆ制御部Ｎ３−２はＤａｔａ上にＤＡＲ２を出力し、ＢＲＯＡＤＡＣＫ０をネゲートし、ＢＲＯＡＤＡＣＫ１をアサートする。
・Ｔ４：Ｉ／Ｏデバイス２はＤａｔａ上のＤＡＲ２及びＡｄｄ上のＴ−Ｓｉｚｅを取り込み、それぞれ自分のＤＡＲ、ＴＳＲに書き込む。バスＩ／Ｆ制御部Ｎ３−２はＤａｔａ上にＤＡＲ３を出力し、ＢＲＯＡＤＡＣＫ１をネゲートし、ＢＲＯＡＤＡＣＫ２をアサートする。
・Ｔ５：Ｉ／Ｏデバイス３はＤａｔａ上のＤＡＲ３及びＡｄｄ上のＴ−Ｓｉｚｅを取り込み、それぞれ自分のＤＡＲ、ＴＳＲに書き込む。バスＩ／Ｆ制御部Ｎ３−２はＤａｔａ上にＤＡＲ４を出力し、ＢＲＯＡＤＡＣＫ２をネゲートし、ＢＲＯＡＤＡＣＫ３をアサートする。
・Ｔ６：Ｉ／Ｏデバイス４はＤａｔａ上のＤＡＲ４及びＡｄｄ上のＴ−Ｓｉｚｅを取り込み、それぞれ自分のＤＡＲ、ＴＳＲに書き込む。バスＩ／Ｆ制御部Ｎ３−２はＡＳをネゲートし、ＢＲＯＡＤＡＣＫ０から２をアサートし、Ｄａｔａ上にバーストライトデータを出力する。バスＩ／Ｆ制御部Ｎ３−４、Ｎ３−６はＲＤＹをアサートする（０ウエイト応答）。
・Ｔ７−Ｔ９：バスＩ／Ｆ制御部Ｎ３−４、Ｎ３−６は順次データをバッファＮ３−４ａ、Ｎ３−６ａに取り込み、ＲＤＹをアサートする（０ウエイト応答）。
Ｔ１０：バスＩ／Ｆ制御部Ｎ３−４、Ｎ３−６はデータをバッファＮ３−４ａ、Ｎ３−６ａに取り込み、ＲＤＹをネゲートする。バスＩ／Ｆ制御部Ｎ３−２はＢＵＳＢＵＳＹ、ＢＲＯＡＤＡＣＫ［０：３］、Ａｄｄ＆Ｃｏｍ、ライトデータをネゲートしバスを開放する。
【０１０４】
上記ＤＡＲ及びＴＳＲへの情報設定に関するバス上の情報振り分けや方法に関しては、１例であり他のバス仕様においても応用できるので、ここではバスの仕様に関しては限定しない。
【０１０５】
最後に、図３及び図４に示したシステム構成は１つの例でありその他のシステム構成においても本発明を適用できる。
【０１０６】
本発明によれば、１つの同じコンテンツを同時に異なるメディア（入出力処理部）に対してデータ転送する場合、このようなデータ転送に対して従来それぞれのメディアに対してそれぞれデータ転送を行ってきたところを、本発明では１回のデータ転送で完了させることで無駄なシステムバスの使用を抑えることが可能になる。
【０１０７】
例えば、２４ＭｂｐｓのＨＤ（ハイディフィニッション）映像を２本ＨＤＤに録画しながら、ＨＤＤに記録済みの他の２４ＭｂｐｓのＨＤコンテンツ映像を４本同時に異なるメディアに対して配信するアプリケーション仕様の場合のデータ転送に必要なシステムのデータ転送レートの実効値は、従来のシステムバス（図３）では２７ＭＢ／ｓであるのに対し、本発明のシステムバス（図４）では、１８ＭＢ／ｓとなり、９ＭＢ／ｓも帯域を無駄に使用しなくてもすむことになる。
【図面の簡単な説明】
【０１０８】
【図１】一般的なデジタルＡＶシステムブロック概要の説明図。
【図２】システムバスで接続するＡＶシステムブロック概要の説明図。
【図３】従来のＡＶデータ転送イメージ（リアルタイム再生＆リアルタイム配信）の説明図。
【図４】本発明のＡＶデータ転送イメージ（リアルタイム再生＆リアルタイム配信）の説明図。
【図５】従来のリアルタイムデータ転送タイミングチャートの説明図。
【図６】本発明のリアルタイムデータ転送タイミングチャートの説明図。
【図７】従来のシステムバス調停制御・ブロックの説明図。
【図８】従来のシステムバス要求調停制御・タイミングチャートの説明図。
【図９】従来のＤＭＡ転送要求調停制御・タイミングチャートの説明図。
【図１０】本発明のシステムバス調停制御・ブロックの説明図。
【図１１】本発明のＤＭＡ転送要求調停制御・タイミングチャート１の説明図。
【図１２】本発明のＤＭＡ転送要求調停制御・タイミングチャート２の説明図。
【図１３】本発明のＤＭＡ転送要求調停制御・タイミングチャート３の説明図。
【図１４】本発明のＤＭＡ転送要求調停制御・タイミングチャート４の説明図。
【図１５】ＤＭＡ内部構成ブロックの説明図。
【図１６】ＤＭＡチャンネルレジスタ構成の説明図。
【図１７】メモリコントローラのブロックの説明図。
【図１８】Ｉ／Ｏコントローラのブロックの説明図。
【図１９】メモリ実装タイプブロックの説明図。
【図２０】ＤＭＡコントローラによるデータ転送アクセスにおけるデータ転送イメージ１の説明図。
【図２１】データ転送サイクルタイミングチャート（データ転送イメージ１）の説明図。
【図２２】ＤＭＡコントローラによるデータ転送アクセスにおけるデータ転送イメージ２の説明図。
【図２３】データ転送サイクルタイミングチャート（データ転送イメージ２）の説明図。
【図２４】ＤＭＡコントローラによるデータ転送アクセスにおけるデータ転送イメージ３の説明図。
【図２５】データ転送サイクルタイミングチャート（データ転送イメージ３）説明図。
【図２６】ＤＭＡコントローラによるデータ転送アクセスにおけるデータ転送イメージ４の説明図。
【図２７】データ転送サイクルタイミングチャート（データ転送イメージ４）の説明図。
【図２８】本発明のブロードキャスト転送制御部内部ブロックの説明図。
【図２９】本発明のブロードキャスト調停制御用レジスタ（ＲＥＲ）のＢＲ（ｎ）信号制御の説明図。
【図３０】本発明のＩ／Ｏ制御部ブロックの説明部。
【図３１】本発明のメモリ制御部ブロックの説明図。
【図３２】本発明のブロードキャスト転送制御部レジスタ構成の説明図。
【図３３】本発明のブロードキャスト調停制御部レジスタ構成の説明図。
【図３４】本発明のＩ／Ｏデバイス側制御レジスタ構成の説明図。
【図３５】本発明のブロードキャスト調停制御部レジスタ詳細の説明図。
【図３６】本発明のブロードキャスト転送制御部によるデータ転送アクセス１におけるデータ転送イメージの説明図。
【図３７】データ転送サイクルタイミングチャート（システムバス）の説明図。
【図３８】本発明のブロードキャスト転送制御部によるデータ転送アクセス２におけるデータ転送イメージの説明図。
【図３９】データ転送サイクルタイミングチャート（システムバス）の説明図。
【図４０】本発明のブロードキャスト転送制御部によるデータ転送アクセス３におけるデータ転送イメージの説明図。
【図４１】データ転送サイクルタイミングチャート１（システムバス）の説明図。
【図４２】本発明のブロードキャスト転送制御部によるデータ転送アクセス３におけるデータ転送サイクルタイミングチャート２（システムバス）の説明図。
【図４３】本発明のブロードキャスト制御・アドレス設定方法１のブロック説明図。
【図４４】本発明のブロードキャスト制御・アドレス設定方法１におけるタイミングチャートの説明図。
【図４５】本発明のブロードキャスト制御・アドレス設定方法２のブロック説明図。
【図４６】本発明のブロードキャスト制御・アドレス設定方法２におけるタイミングチャート１の説明図。
【図４７】本発明のブロードキャスト制御・アドレス設定方法２におけるタイミングチャート２の説明図。
【図１】
2005032107.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
2005032107.tif 000040
【図３９】
2005032107.tif 000041
【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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