(57)【要約】【課題】特性を劣化させることなく低消費電流化を実現するデルタシグマを用いた分数分周方式のＰＬＬシンセサイザを提供する。【解決手段】１／２固定分周器２１の出力は、５０％Ｄutyで、“Ｈ”と“Ｌ”との時間は同等になる。Ｎカウンタ１６への入力周波数を上げることなく、１／２固定分周器２１出力の立上りエッジの数だけでなく、立下りエッジの数もカウントする。このことにより、ＰＬＬシンセサイザのノイズ特性の劣化を招く、可変分周器２の分周比であるＭ値１４が切り替った際の可変分周器２の出力信号である分周信号（Ｆdiv）６のＰhase jumpの量が大きくならないようにする。従来と変わらぬ特性を得ると共に、１／２固定分周器２１を用いて低消費電流化を図ったＰＬＬシンセサイザを得る。【選択図】図１
2005198164.tif 000002
【特許請求の範囲】
【請求項１】
基準信号と可変分周器の出力信号を入力し、前記入力した各信号の位相差に応じた出力をする位相比較器と、前記位相比較器の出力信号を入力し、前記入力した信号に応じた電流もしくは電圧を出力するチャージポンプと、前記チャージポンプの出力信号を入力し、前記入力した信号を積分して出力するループフィルタと、前記ループフィルタの出力信号を入力し、前記入力した信号に応じた周波数を出力する電圧制御発振器と、前記電圧制御発振器の出力信号と分周比のＭ値を入力し、前記電圧制御発振器から入力した信号の周波数を１／Ｍした出力信号を出力する可変分周器と、前記可変分周器の出力信号と小数点分周比を入力し、前記可変分周器の出力信号をクロックとして、前記クロックの時間平均値が前記小数点分周比と等しくなる整数値ΔＭを出力するデルタシグマ回路と、前記デルタシグマ回路の出力と整数分周比を入力し、前記デルタシグマ回路の出力である前記ΔＭと前記整数分周比を加算して出力する前記可変分周器に接続した加算器とから成るデルタシグマ型のＰＬＬシンセサイザであって、
前記可変分周器が、１／２固定分周器と、前記１／２固定分周器の出力信号と前記分周比のＭ値を入力し、前記１／２固定分周器からの入力信号の立上りと立下りの両方を、前記分周比のＭ値だけカウントして出力するカウンタを備えたことを特徴とするＰＬＬシンセサイザ。
【請求項２】
前記可変分周器が、電圧制御発振器の出力信号を入力し、前記入力した入力信号の周波数を１／２とし、かつ位相が１８０°反転した差動信号を出力する差動１／２固定分周器と、前記差動１／２固定分周器の２つの出力信号と分周比のＭ値を入力し、前記差動１／２固定分周器からの２つの入力信号の立上りの合計数を、前記分周比のＭ値だけカウントして出力するカウンタを備えたことを特徴とする請求項１記載のＰＬＬシンセサイザ。
【請求項３】
前記電圧制御発振器と前記可変分周器との間に、１つ以上の前記１／２固定分周器を備えたことを特徴とする請求項１または２記載のＰＬＬシンセサイザ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、低消費電流化を図ったＰＬＬ（Ｐhase Ｌocked Ｌoop）シンセサイザに関するものである。
【背景技術】
【０００２】
近年、携帯電話用トランシーバーＩＣに用いられるＰＬＬシンセサイザとして、高集積化、高速化が急速に進み、これに伴って、デルタシグマを用いた分数分周方式の提案がされている。これによると、高速性を犠牲にすることなく低ノイズ化を図ることができる。以下にその説明をする。
【０００３】
図３は従来のデルタシグマ型ＰＬＬシンセサイザのブロック構成を示す図である。まず、基準信号（Ｆref）７と電圧制御発振器（以下、ＶＣＯという）１の出力信号（出力周波数ｆo）９を可変分周器２により分周した分周信号（Ｆdiv）６との位相差を位相比較器（ＰＤ）３で検出し、その位相差に応じたパルス幅の電圧パルスが位相比較器３からチャージポンプ（ＣＰ）４に送られる。チャージポンプ４は、位相比較器３の出力に応じて電圧もしくは電流を出力する。
【０００４】
このチャージポンプ４の出力は、ループフィルタ（ＬＰＦ）５で平滑化されて、ＶＣＯ１の制御電圧となる。ＶＣＯ１の出力信号（出力周波数ｆo）９は、可変分周器２により周波数を分周された出力信号の分周信号（Ｆdiv）６として位相比較器３へフィードバックされる。
【０００５】
また、デルタシグマを用いた分数分周方式のＰＬＬシンセサイザでは、小数点分周比１０は、デルタシグマ回路２４から出力され時間変化する整数値ΔＭ１５の時間平均より生成される。つまり、可変分周器２の分周比であるＭ値１４も、時間変化することでその平均値をもって整数分周比８と小数点分周比１０の合計の分周比を実現している。
【０００６】
したがって、ＶＣＯ１の出力信号（出力周波数ｆo）９は、次に示す（数１）のように表される。
（数１）
ｆo＝（整数分周比＋小数点分周比）×Ｆref
また、従来の方式では、可変分周器２として図３に示したように１／２もしくは１／３を切替えるデュアルモジュラスプリスケーラを用いたパルススワロ方式を採用している。
【０００７】
また、図４（ａ），図５（ａ）に従来のＰＬＬシンセサイザの動作タイミングを示す。それぞれ可変分周器２の分周比であるＭ値１４は、１７及び１６の場合を示している。ＶＣＯ１の出力信号は、モジュラスプリスケーラ２０へ入力され、そこではモジュラスコントローラー１３の出力信号に応じて１／２もしくは１／３分周される。モジュラスコントローラー１３は、Ａカウンタ２６へのカウント設定値に応じてモジュラスプリスケーラ２０の制御を行う。また、モジュラスプリスケーラ２０の出力は、Ｎカウンタ１６へ導かれ、モジュラスプリスケーラ２０出力の立上りエッジの数をカウントし、所定のカウント数を数え終えるとカウント終了の出力をする。
【０００８】
また、それと同時に、Ｎカウンタ１６へＬＯＡＤ信号２２が入力され、Ａカウンタ２６及びＮカウンタ１６に新たなカウント数が設定される。この結果、可変分周器２の分周比は、Ａカウンタ２６及びＮカウンタ１６の設定値をＡ，ＮとするとＭ値は（数２）にて表される。
（数２）
Ｍ値＝２×Ｎ＋Ａ
【特許文献１】特開昭６０−２１４１１７号公報
【非特許文献１】IEEE JOURNAL OF SOLID-STATE CIRCUITS，VOL38，NO6，JUNE 2003，A 1.8-GHz CMOS Fractional-N Frequency synthesizer With Randomized Multiphase VCO，P849，A Smaller Phase Jump by Phase Interpolation
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、デルタシグマを用いた分数分周方式のＰＬＬシンセサイザは、特性が優れる反面、消費電流の増大を招く場合が多いという短所を有している。そこで、ＶＣＯ１を分周する可変分周器２の簡素化をする技術が提案されている。その例として、従来から、可変分周器２で用いられていたモジュラスプリスケーラ２０を１／２固定分周器２１へ変更する場合がある。これにより、最も消費電流の多いモジュラスプリスケーラ２０の簡素化、Ａカウンタ２６とモジュラスコントローラー１３の削減が図られ低消費電流化がなされる。しかし、これには以下の２点の課題が発生する。
【００１０】
（i）出力信号（出力周波数ｆo）９の精度の低減を補うために、デルタシグマ回路２４の増加。
【００１１】
（ii）ＰＬＬシンセサイザのノイズ特性に対するデルタシグマノイズの影響が大きくなり、特性が劣化。
【００１２】
（i）については、通常ＣＭＯＳプロセスで設計されること及びデルタシグマ回路２４のクロックが非常に低いために無視できる。しかし、（ii）については、非特許文献１で示されたように、ＰＬＬシンセサイザのノイズ特性に対するデルタシグマノイズの影響は、可変分周器２の分周比であるＭ値１４が切り替った際の可変分周器２の出力信号である分周信号（Ｆdiv）６のＰhase jumpの量に比例して大きくなる。
【００１３】
図３に示した従来のＰＬＬシンセサイザで、モジュラスプリスケーラ２０を１／２固定分周器へ変更するだけでは、可変分周器２の分周比であるＭ値１４が切り替った際の可変分周器２の出力する分周信号（Ｆdiv）６のＰhase jump量は２倍になり、結果、ＰＬＬシンセサイザのノイズ特性に対するデルタシグマノイズの影響は２倍になってしまう。このため、対策としてデルタシグマ回路２４のクロックを上げて補うしかなく、低消費電流化の効果が相殺されてしまうという問題があった。
【００１４】
本発明は、前記従来技術の課題を解決することに指向するものであり、特性を劣化させることなく低消費電流化を実現するデルタシグマを用いた分数分周方式のＰＬＬシンセサイザを提供することを目的とする。
【課題を解決するための手段】
【００１５】
この目的を達成するために、本発明に係るＰＬＬシンセサイザは、基準信号と可変分周器の出力信号を入力し、入力した各信号の位相差に応じた出力をする位相比較器と、位相比較器の出力信号を入力し、入力した信号に応じた電流もしくは電圧を出力するチャージポンプと、チャージポンプの出力信号を入力し、入力した信号を積分して出力するループフィルタと、ループフィルタの出力信号を入力し、入力した信号に応じた周波数を出力する電圧制御発振器と、電圧制御発振器の出力信号と分周比のＭ値を入力し、電圧制御発振器から入力した信号の周波数を１／Ｍした出力信号を出力する可変分周器と、可変分周器の出力信号と小数点分周比を入力し、可変分周器の出力信号をクロックとして、クロックの時間平均値が小数点分周比と等しくなる整数値ΔＭを出力するデルタシグマ回路と、デルタシグマ回路の出力と整数分周比を入力し、デルタシグマ回路の出力であるΔＭと整数分周比を加算して出力する可変分周器に接続した加算器とから成るデルタシグマ型のＰＬＬシンセサイザであって、可変分周器が、１／２固定分周器と、１／２固定分周器の出力信号と分周比のＭ値を入力し、１／２固定分周器からの入力信号の立上りと立下りの両方を、分周比のＭ値だけカウントして出力するカウンタを備えたことを特徴とする。
【００１６】
また、可変分周器が、電圧制御発振器の出力信号を入力し、入力した入力信号の周波数を１／２とし、かつ位相が１８０°反転した差動信号を出力する差動１／２固定分周器と、差動１／２固定分周器の２つの出力信号と分周比のＭ値を入力し、差動１／２固定分周器からの２つの入力信号の立上りの合計数を、分周比のＭ値だけカウントして出力するカウンタを備えたこと、さらに、電圧制御発振器と可変分周器との間に、１つ以上の１／２固定分周器を備えたことを特徴とする。
【００１７】
前記構成によれば、１／２固定分周器を用いることに加えて、分周比のＭ値をカウントするカウンタにおいて、１／２固定分周器からの信号出力の立上りエッジの数だけでなく、立下りエッジの数もカウントすることによって、消費電流を低減しながら、可変分周器の分周比であるＭ値が切り替った際の可変分周器の出力信号である分周信号（Ｆdiv）６のＰhase jumpの量を変わらなくでき、ＰＬＬシンセサイザのノイズ特性の劣化を無くすことができる。
【発明の効果】
【００１８】
以上説明したように、本発明によれば、デルタシグマを用いた分数分周方式のＰＬＬシンセサイザにおいて、その特性を劣化させることなく低消費電流化が実現できるという効果を奏する。
【発明を実施するための最良の形態】
【００１９】
以下、図面を参照して本発明における実施の形態を詳細に説明する。
【００２０】
図１は本発明の実施の形態１におけるデルタシグマ型ＰＬＬシンセサイザのブロック構成を示す図である。ここで、前記従来例を示す図３において説明した構成部材に対応し実質的に同等の機能を有するものには同一の符号を付してこれを示し、以下の各図においても同様とする。
【００２１】
図１を参照しながら本実施の形態１における動作原理の概要を説明する。１／２固定分周器２１の出力は、理想的には５０％Ｄutyである。つまり１／２固定分周器２１出力の“Ｈ”と“Ｌ”との時間は同等になる。この特徴を利用し、Ｎカウンタ１６への入力周波数を上げることなく１／２固定分周器２１出力の立上りエッジの数だけでなく、立下りエッジの数もカウントすることで、ＰＬＬシンセサイザのノイズ特性の劣化を招く、可変分周器２の分周比であるＭ値１４が切り替った際の可変分周器２の出力信号である分周信号（Ｆdiv）６のＰhase jumpの量が従来より大きくならないようにしている。
【００２２】
また、ＶＣＯ１の出力信号（出力周波数ｆo）９は、１／２固定分周器２１出力の立上りエッジと立下りエッジの両方の数をカウントすることで、１／２固定分周器２１を用いていない従来と同様に（数３）で表される。
（数３）
ｆo＝（整数分周比＋小数点分周比）×Ｆref
ただし、１／２固定分周器２１の出力が、５０％でないと可変分周器２の出力の分周信号（Ｆdiv）６の周期が、理想値から誤差が生じることで、期待通りのデルタシグマノイズが得られなくなり、ＰＬＬシンセサイザのノイズ特性が劣化してしまう。
【００２３】
次に、本実施の形態１の可変分周器の主要回路構成について説明する。ＶＣＯ１の出力信号（出力周波数ｆo）９を分周する１／２固定分周器２１と、１／２固定分周器２１の出力の立上りエッジをカウントするＮカウンタ１６と、Ｎカウンタ１６の出力を１／２固定分周器２１出力の半クロックだけ遅らせた信号を出力するＤ−ＦＦ１９と、可変分周器２の出力として、Ｎカウンタ１６の出力もしくはＤ−ＦＦ１９の出力かを選択して出力するセレクタ１８、及びＮカウンタ１６へ分周比を設定するＬＯＡＤ信号２２を生成する論理回路から形成されている。
【００２４】
また、図４（ｂ）を用いて、本実施の形態１における回路動作を時間軸に沿って説明する。この例では、ＶＣＯ１の出力信号（出力周波数ｆo）９：「５１ＭＨｚ」、基準信号（Ｆref）７：「３ＭＨｚ」、小数点分周比１０：「０」、整数分周比８：「１７」、これは、Ｍ値１４：「１７」、Ｎ：「８」、ＭＬＳＢ１７：「１」、整数値ΔＭ１５：「０」を示している。
【００２５】
ＭＬＳＢ１７はＭ値１４の最下位ビットで、この最下位ビット以外のデータはＮカウンタ１６へセットされることを意味している。まず、ＬＯＡＤ信号２２がＮカウンタ１６の立上がりから出力され、これにより、前述した値がＮカウンタ１６へ設定される。同時に可変分周器２の出力信号として、Ｎカウンタ１６の出力信号がセレクタ１８を経由して出力される。また、Ｎカウンタ１６へ立下り信号が入力されると、Ｎカウンタ１６の出力を、１／２固定分周器２１からの出力を半クロックだけ遅らせた信号がＤ−ＦＦ１９から出力される。この信号の立下りのタイミングよりデルタシグマ回路２４が演算を開始し、終了し次第出力されるが、図４（ｂ）では小数点分周比９：「０」であるため、整数値ΔＭ１５も常に「０」である。つまりこの条件では、整数分周比８＝Ｍ値１４である。
【００２６】
次に、１／２固定分周器２１からＮカウンタ１６へ立上がり信号が入力されるとＮカウンタ１６はカウント値を「７」へ下げる。以下、同様にＮカウンタ１６は「１」までカウントし、次の立上がり信号が入力されると、Ｎカウンタ１６はカウント終了出力をする。それと同時に、ＬＯＡＤ信号２２が入力され、Ｎカウンタ１６へ「８」が再設定される。しかし、可変分周器２の出力信号としては、Ｎカウンタ１６の出力を１／２固定分周器２１出力の半クロックだけ遅らせた信号がセレクタ１８を経由して出力される。
【００２７】
このため、セレクタ１８から出力される信号の立上がり間隔は、ＶＣＯ１の１７周期分になる。次の周期ではＬＯＡＤ信号２２が再度出力され、このため、Ｎカウンタ１６へ入力される立上がり信号が１度無視されたようになる。この後、前の周期と同様に１／２固定分周器２１からＮカウンタ１６へ立上がり信号が入力される度に、Ｎカウンタ１６はカウント値を「１」まで下げて行き、次の立上がり信号が入力されると、Ｎカウンタ１６はカウント終了出力をする。それと同時に、ＬＯＡＤ信号２２が入力され、Ｎカウンタ１６へ「８」が再設定される。
【００２８】
また、可変分周器２の出力信号としては、Ｎカウンタ１６の出力信号を出力する。結果、セレクタ１８から出力される信号の立上がり間隔は、ＶＣＯ１の１７周期分になる。このように、可変分周器２の出力信号としては、Ｎカウンタ１６の出力信号かもしくはＮカウンタ１６の出力を、１／２固定分周器２１出力の半クロックだけ遅らせた信号が、交互にセレクタ１８を経由して出力される。この切替え制御は、Ｄ−ＦＦ１９の出力信号の立下りをクロックとしたＴ−ＦＦ２３にて制御される。
【００２９】
このようにして動作した可変分周器２で、分周比であるＭ値１４が、「＋１」された場合、可変分周器２の出力信号である分周信号（Ｆdiv）６のＰhase jumpの量は、（数４）となり、
（数４）
Ｔ＝１／出力周波数ｆo
図３に示した従来のＰＬＬシンセサイザでのＰhase jump量と全く同等であり、ＰＬＬシンセサイザのノイズ特性の劣化は発生しない。また、ＶＣＯ１と可変分周器２との間に１以上の１／２固定分周器２１を備えて構成しても良い。
【００３０】
図２は本発明の実施の形態２におけるデルタシグマ型ＰＬＬシンセサイザのブロック構成を示す図である。図２を用いて、本実施の形態２について説明する。前述した図１に示す本実施の形態１のＰＬＬシンセサイザでは、可変分周器２で用いられる１／２固定分周器２１の出力Ｄutyが５０％であることが必要条件となる。しかし、図１に示した本実施の形態１のＰＬＬシンセサイザでは、可変分周器２で用いられる１／２固定分周器２１の出力は、片相出力になっているため、実際の回路では、信号の立上がり時間と立下り時間に微小な差が生じてしまう。このため、１／２固定分周器２１の出力Ｄutyが５０％からずれてしまい、特性劣化を招いてしまう。
【００３１】
これに対して、図２に示した本実施の形態２では、可変分周器２で用いられる１／２固定分周器２１を差動１／２固定分周器２５へ変更している。この結果、差動１／２固定分周器２５からの２つの出力信号は、両方とも立上がりだけを信号として利用されるため、立上がり時間と立下り時間の差は完全に無視できるようになり、期待した特性を得ることができる。
【産業上の利用可能性】
【００３２】
本発明に係るＰＬＬシンセサイザは、その特性を劣化させることなく、低消費電流化を図ることができ、デルタシグマを用いた分数分周方式のＰＬＬシンセサイザ等に用いて有用である。
【図面の簡単な説明】
【００３３】
【図１】本発明の実施の形態１におけるデルタシグマ型ＰＬＬシンセサイザのブロック構成を示す図
【図２】本発明の実施の形態２におけるデルタシグマ型ＰＬＬシンセサイザのブロック構成を示す図
【図３】従来のデルタシグマ型ＰＬＬシンセサイザのブロック構成を示す図
【図４】（ａ）は従来のＰＬＬシンセサイザの動作タイミング、（ｂ）は本実施の形態のＰＬＬシンセサイザの動作タイミングを示す図
【図５】（ａ）は従来のＰＬＬシンセサイザの動作タイミング、（ｂ）は本実施の形態のＰＬＬシンセサイザの動作タイミングを示す図
【符号の説明】
【００３４】
１  電圧制御発振器（ＶＣＯ）
２  可変分周器
３  位相比較器（ＰＤ）
４  チャージポンプ（ＣＰ）
５  ループフィルタ（ＬＰＦ）
６  分周信号（Ｆdiv）
７  基準信号（Ｆref）
８  整数分周比
９  出力信号（出力周波数ｆo）
１０  小数点分周比
１１  ＴＣＸＯ（温度補償型水晶発振器）
１２  加算器
１３  モジュラスコントローラー
１４  Ｍ値
１５  整数値ΔＭ
１６  Ｎカウンタ
１７  ＭＬＳＢ
１８  セレクタ
１９  Ｄ−ＦＦ
２０  モジュラスプリスケーラ
２１  １／２固定分周器
２２  ＬＯＡＤ信号
２３  Ｔ−ＦＦ
２４  デルタシグマ回路
２５  差動１／２固定分周器
２６  Ａカウンタ
【図１】
2005198164.tif 000003
【図２】
2005198164.tif 000004
【図３】
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【図４】
2005198164.tif 000006
【図５】
2005198164.tif 000007