(57)【要約】【課題】  複数の出力ピンを集約して、半導体装置の出力ピン数より少ない半導体試験装置のチャネル数で、複数の出力ピンの同時試験を実施することが可能な半導体装置、およびその試験方法を提供する。【解決手段】  液晶パネルのゲート線を駆動する機能を有する半導体装置であるＬＣＤドライバにおいて、ゲート線を駆動する正電圧および負電圧の極性を反転させるＥｘ−ＯＲ回路６と、ゲート線を駆動するための出力回路を高インピーダンス状態に制御可能なトライステート形インバータ回路９と、Ｅｘ−ＯＲ回路６とトライステート形インバータ回路９の状態を制御するため、少なくとも１つのテスト制御端子ＴＥＳＴとを備え、試験時にゲート出力の内の１端子のみが正電圧ＶＧＨまたは負電圧ＶＧＬ出力、その他は高インピーダンス状態として、複数のゲート出力の同時試験を実施する。【選択図】  図１
2005189834.tif 000002
【特許請求の範囲】
【請求項１】
液晶パネルのゲート線を駆動する機能を有する半導体装置であって、
前記ゲート線を駆動する正電圧および負電圧の極性を反転させる極性反転回路と、
前記ゲート線を駆動するための出力回路を高インピーダンス状態に制御可能な状態設定回路と、
前記極性反転回路と前記状態設定回路の状態を制御するため、少なくとも１つの制御端子とを備えたことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記少なくとも１つの制御端子に接続され、前記極性反転回路と前記状態設定回路の状態を制御するための制御回路を備えたことを特徴とする半導体装置。
【請求項３】
液晶パネルのゲート線を駆動する機能を有する半導体装置であって、
前記ゲート線を駆動する正電圧および負電圧の極性を反転させる極性反転回路と、
前記ゲート線を駆動するための出力回路を高インピーダンス状態に制御可能なトランジスタと、
前記極性反転回路と前記トランジスタの状態を制御するため、少なくとも１つの制御端子とを備えたことを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記少なくとも１つの制御端子に接続され、前記極性反転回路と前記トランジスタの状態を制御するための制御回路を備えたことを特徴とする半導体装置。
【請求項５】
請求項１乃至４のいずれか１項に記載の半導体装置において、
前記ゲート線を駆動する複数の出力端子の出力を正電圧出力および高インピーダンス状態、または負電圧出力および高インピーダンス状態に制御し、半導体装置内部または外部に抵抗回路網または前記抵抗回路網の一部と、前記抵抗回路網または前記抵抗回路網の一部を通常動作時に切離し可能なスイッチ手段とを備えたことを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記抵抗回路網は、前記液晶パネルのゲート線を駆動するそれぞれの出力回路の出力端子に第１の抵抗の片端を接続し、前記第１の抵抗のもう一方の片端を共通接続し、前記共通接続点を第２の抵抗で終端接続するものであることを特徴とする半導体装置。
【請求項７】
請求項５記載の半導体装置において、
前記抵抗回路網は、前記液晶パネルのゲート線を駆動するそれぞれの出力回路の出力端子の各出力端子間に第１の抵抗を接続し、前記各出力端子間に接続した第１の抵抗の片端が前記出力端子のみに接続されている第１の抵抗の内、どちらか一方を第２の抵抗で終端接続するものであることを特徴とする半導体装置。
【請求項８】
液晶パネルのゲート線を駆動する機能を有する半導体装置の試験方法であって、
前記ゲート線を駆動する複数の出力端子の出力を正電圧出力および高インピーダンス状態、または負電圧出力および高インピーダンス状態に制御し、前記半導体装置の内部または外部に設けた抵抗回路網を通し、前記半導体装置の出力端子数よりも少ない半導体試験装置のチャネル数で、前記半導体装置の複数の出力端子の試験を実施することを特徴とする半導体装置の試験方法。
【請求項９】
請求項８記載の半導体装置の試験方法において、
前記半導体装置の内部または外部に設けた抵抗回路網は、前記液晶パネルのゲート線を駆動するそれぞれの出力回路の出力端子に第１の抵抗の片端を接続し、前記第１の抵抗のもう一方の片端を共通接続し、前記共通接続点を第２の抵抗で終端接続して、前記共通接続点の電圧値で前記半導体装置の良否判定を行うことを特徴とする半導体装置の試験方法。
【請求項１０】
請求項８記載の半導体装置の試験方法において、
前記半導体装置の内部または外部に設けた抵抗回路網は、前記液晶パネルのゲート線を駆動するそれぞれの出力回路の出力端子の各出力端子間に第１の抵抗を接続し、前記各出力端子間に接続した第１の抵抗の片端が前記出力端子のみに接続されている第１の抵抗の内、どちらか一方を第２の抵抗で終端接続して、前記第１および第２の抵抗の共通接続点の電圧値で前記半導体装置の良否判定を行うことを特徴とする半導体装置の試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその試験方法に関し、特に、液晶パネルのゲート線を駆動する機能を有するＬＣＤドライバ等のような半導体装置およびその試験方法に適用して有効な技術に関する。
【背景技術】
【０００２】
本発明者が、本発明の前提として検討した技術を、図１６〜図１９を用いて説明する。図１６は液晶パネルとＬＣＤドライバの接続関係、図１７はＬＣＤドライバと半導体試験装置との接続関係、図１８は図１７のインバータ回路３０の構成、図１９はＬＣＤドライバのゲート出力の動作、をそれぞれ示す図である。
【０００３】
図１６に示すように、液晶パネル５００と、この液晶パネルを駆動するのに必要なＬＣＤドライバとが接続されている。液晶パネル５００の各画素５１０には、トランジスタ５１１とコンデンサ５１２が図示するような形で配置されており、図示する垂直方向の各トランジスタのソース端子は共通化されている。同じく、図示する水平方向の各トランジスタのゲート端子も共通化されている。
【０００４】
一般に、液晶パネル５００を駆動するには、ソース共通端子に接続し、色表示情報となる階調電圧を印加する機能を有するソースドライバ５０１と、ゲート共通端子に接続し、図示する水平方向の画素の表示制御を行う機能を有するゲートドライバ５０２と、ソースドライバ５０１とゲートドライバ５０２を動作させるのに必要な電圧を生成する機能を有する電源回路５０３とが必要となる。これらは一般にＬＣＤドライバと呼ばれ、ソースドライバ５０１、ゲートドライバ５０２、電源回路５０３は各々が個別に集積化する場合と、幾つかの機能を集約して１チップ上に集積化する場合とがある。
【０００５】
図１７に示すように、電気的動作試験を実施する際には、液晶パネルのゲート共通端子を駆動するのに必要な機能を有するＬＣＤドライバ（電源回路内蔵形ゲートドライバ）１ｆと、半導体試験装置１００とが接続され、この接続状態において電気的動作試験が実施される。ＬＣＤドライバ１ｆの出力段のインバータ回路（出力回路）３０は、図１８に示すように、レベルシフト回路４０と、ｐチャネルトランジスタ５０と、ｎチャネルトランジスタ５１とで構成され、入力レベルＨ／Ｌに応じて正電圧ＶＧＨまたは負電圧ＶＧＬをゲート出力端子Ｇｘから出力する構成になっている。
【０００６】
図１７において、ＬＣＤドライバ１ｆのゲート出力端子Ｇ１〜Ｇｎは、液晶パネルの１ライン（図１６に図示する水平方向の１列の画素）毎の表示／非表示の制御を行う。このため、図１９に示すように、ＬＣＤドライバ１ｆのカウンタ値（設定状態）が変わっても、複数のゲート出力Ｇ１〜Ｇｎの内、必ず１端子が正電圧ＶＧＨ（表示電圧）出力で、その他は負電圧ＶＧＬ（非表示電圧）出力となるように、排他的に電圧を出力するように動作する。
【０００７】
このようなＬＣＤドライバ１ｆの試験は、図１７に示すように、各ゲート出力端子Ｇ１〜Ｇｎを半導体試験装置１００のコンパレータ１０３にそれぞれ接続して、各ゲート出力端子Ｇ１〜Ｇｎの電圧値が正電圧ＶＧＨか負電圧ＶＧＬかを半導体試験装置１００で判定する。そしてＬＣＤドライバ１ｆが、図１９に示す全てのカウンタ値（設定状態）状態において、図示する電圧値が各ゲート出力端子Ｇ１〜Ｇｎから出力されていれば、このＬＣＤドライバ１ｆのゲート出力に関する機能に不良がないと判定され、ゲート出力に関する試験を終了する。
【０００８】
一方で、液晶パネルの高精細化が進み、ＬＣＤドライバの出力ピン数は増加する傾向にある。従来のＬＣＤドライバの試験方法は、上述したように、各ゲート出力端子を半導体試験装置のコンパレータと接続して試験を実施する。また、ＬＣＤドライバを動作させるための入力ピンにも同様に半導体試験装置から印加するため、入力ピン数にも半導体試験装置のチャネル数を割り当てる必要がある。このため、ＬＣＤドライバの入出力ピン数以上のチャネルを備えた半導体試験装置が必要となり、例えば２５６チャネルの搭載の半導体試験装置では、ゲート出力数３５０ピンのＬＣＤドライバを試験することができず、その半導体試験装置では試験することができないという問題があった。
【０００９】
さらに、携帯電話等の小型機器に搭載する液晶パネルを駆動するＬＣＤドライバでは、機器の小型化を目的として、液晶パネルを駆動するのに必要な全ての機能（ソース、ゲート、電源回路等）を１チップ上に集積化する傾向にあり、ＬＣＤドライバのピン数の総和が増大してきている。このため、多くのチャネル数を搭載した高価な半導体試験装置の新規購入や、半導体試験装置メーカが販売しているオプション品等の購入によって半導体試験装置のチャネル数を増加させる必要があり、ＬＣＤドライバの製造コストを低減することができないという問題がある。
【００１０】
この問題を解決する方法として、例えば特許文献１に、被試験素子と半導体試験装置との間に切替スイッチを設ける技術が開示されている。具体的には、この切替スイッチが、半導体試験装置内のＣＰＵからの切替信号に基づき、半導体試験装置内のコンパレータと半導体装置の出力ピンとの各接続を順次切替えながら試験を行うことが開示されている。このため、半導体装置の出力ピン数が半導体試験装置のチャネル数を上回っても試験を行うことができる。
【特許文献１】特開平１０−２６６５５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかし、前記特許文献１に記載の技術を用いて、半導体試験装置のチャネルを上回る出力ピン数の半導体装置を試験する場合、スイッチで順次切替えながら試験を実施するため、従来よりも試験時間の増大を招き、テストコストを引き上げる要因になる。例えば、３５０ピンのゲート出力を有するＬＣＤドライバのゲート出力試験で、特許文献１の技術を用いて半導体試験装置の１０チャネルを使用して試験した場合には、従来の３５倍もの試験時間を必要としてしまう。このため、半導体装置の製造コストを低減できないという問題が生じる。
【００１２】
そこで、本発明は、上記問題に鑑み、複数の出力ピンを集約して、半導体装置の出力ピン数より少ない半導体試験装置のチャネル数で、複数の出力ピンの同時試験を実施することが可能な半導体装置、およびその試験方法を提供することを目的とする。特に、液晶パネルのゲート線を駆動する機能を有するＬＣＤドライバに好適な半導体装置、およびその試験方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次の通りである。
【００１４】
すなわち、本発明は、液晶パネルのゲート線を駆動する機能を有する半導体装置に適用され、ゲート線を駆動する正電圧および負電圧の極性を反転させる極性反転回路と、ゲート線を駆動するための出力回路を高インピーダンス状態に制御可能な状態設定回路と、極性反転回路と状態設定回路の状態を制御するため、少なくとも１つの制御端子とを備えたものである。
【００１５】
また、本発明は、液晶パネルのゲート線を駆動する機能を有する半導体装置に適用され、ゲート線を駆動する正電圧および負電圧の極性を反転させる極性反転回路と、ゲート線を駆動するための出力回路を高インピーダンス状態に制御可能なトランジスタと、極性反転回路とトランジスタの状態を制御するため、少なくとも１つの制御端子とを備えたものである。
【００１６】
さらに、本発明は、液晶パネルのゲート線を駆動する機能を有する半導体装置の試験方法に適用され、ゲート線を駆動する複数の出力端子の出力を正電圧出力および高インピーダンス状態、または負電圧出力および高インピーダンス状態に制御し、半導体装置の内部または外部に設けた抵抗回路網を通し、半導体装置の出力端子数よりも少ない半導体試験装置のチャネル数で、半導体装置の複数の出力端子の試験を実施するものである。
【発明の効果】
【００１７】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すると次の通りである。
【００１８】
（１）半導体装置の複数の出力ピン数よりも少ない半導体試験装置のチャネル数で、複数の出力ピンの同時試験を実施することが可能となる。
【００１９】
（２）半導体装置のピン数の総和よりも少ないチャネル数の半導体試験装置を有効活用することができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２１】
（実施の形態１）
本発明による半導体装置の実施の形態１であるＬＣＤドライバを図１〜図８を用いて説明する。図１はＬＣＤドライバの構成、図２は試験時の等価回路、図３は故障を想定したときの等価回路、図４は制御信号の設定状態、図５はテスト制御回路の真理値表の一例、図６は試験時の動作、図７は回路規模を小さくする例のＬＣＤドライバの構成、図８は図７のインバータ回路の回路構成、をそれぞれ示す図である。
【００２２】
本実施の形態１のＬＣＤドライバは、前述した図１６に示すような、液晶パネルを駆動するのに必要なソースドライバ、ゲートドライバ、電源回路のうち、ゲート共通端子に接続し、水平方向の画素の表示制御を行う機能を有するゲートドライバに適用されるものであり、前述した図１７に示すＬＣＤドライバと異なる点は、図１に示すように、出力段のインバータ回路の出力を高インピーダンス状態に切替え可能なトライステート形インバータ回路（状態設定回路）９に変更し、デコード回路５とラッチ回路７との間にＥｘ−ＯＲ回路（極性反転回路）６を設け、これらを制御するためのテスト制御回路（制御回路）２とテスト制御端子（制御端子）ＴＥＳＴを設けたことである。
【００２３】
よって、本実施の形態のＬＣＤドライバでは、詳細は後述するが、半導体試験装置による試験時に、ゲート出力の内の１端子のみが正電圧ＶＧＨまたは負電圧ＶＧＬ出力、その他は高インピーダンス状態として、複数のゲート出力を抵抗回路網を通して集約することで、ゲート出力数よりも少ない半導体試験装置のチャネル数で、複数のゲート出力の同時試験を実施することを可能とするものである。
【００２４】
すなわち、本実施の形態１のＬＣＤドライバ１は、テスト制御端子ＴＥＳＴに接続されたテスト制御回路２と、このテスト制御回路２に接続され、入力信号が入力されるインターフェイス回路／レジスタ３と、このインターフェイス回路／レジスタ３に接続されたカウンタ４と、このカウンタ４に並列に接続された複数のデコーダ回路（ＤＥＣ）５と、各デコーダ回路５に接続され、テスト制御回路２からの信号Ｍが入力される複数のＥｘ−ＯＲ回路６と、各Ｅｘ−ＯＲ回路６に接続され、クロックＣＬＫに同期する複数のラッチ回路７と、各ラッチ回路７に接続され、テスト制御回路２からの設定信号ＥｎＨ／ＥｎＬにより制御される複数のトライステート形インバータ回路９と、電源端子Ｖｃｃに接続され、正電圧ＶＧＨおよび負電圧ＶＧＬを発生する電源回路１１などから構成される。
【００２５】
このＬＣＤドライバ１において、入力信号は、液晶パネルの次ラインの画素表示に移行するための情報が含まれた信号であり、液晶パネルを駆動する各機能が同一チップ上に集積化されているか、別チップに集積しているかによって、内部回路から入力される場合と外部から入力される場合とがある。この入力信号は、インターフェイス回路／レジスタ３を介してカウンタ４に入力され、入力信号の変化に応じてカウンタ４の値がインクリメントされていき、デコーダ回路５に出力される。そして、デコード回路５では、カウンタ４の値に応じて、Ｅｘ−ＯＲ回路６、ラッチ回路７、トライステート形インバータ回路９を介して、通常動作（図４）では、各ゲート出力端子Ｇ１〜ＧｎがＶＧＨ／ＶＧＬ（入力レベルＬ／Ｈ）の出力電圧となるように出力する。この通常動作時は、テスト制御回路２からの信号Ｍは“Ｌ”（Ｌｏｗレベル）、ＥｎＨは“Ｌ”、ＥｎＬは“Ｈ”（Ｈｉｇｈレベル）である。テストモードにおける動作については、後述する。
【００２６】
Ｅｘ−ＯＲ回路６は、液晶パネルのゲート線を駆動する正電圧および負電圧の極性を反転させる極性反転回路であり、トライステート形インバータ回路９は、ゲート線を駆動するための出力回路を高インピーダンス状態に制御可能な状態設定回路である。なお、ラッチ回路（Ｄ−フリップフロップ回路）７は、液晶パネルのライン毎の画素の表示期間中、デコード回路５の出力値を保持しておく目的で設けてある。
【００２７】
トライステート形インバータ回路９は、いわゆるクロックド・インバータ回路の構成で、図２に示すように、レベルシフト回路４０と、通常のインバータ回路を構成する高耐圧のｐチャネルトランジスタ５０および６０と、高耐圧のｎチャネルトランジスタ５１および６１で構成される。このトライステート形インバータ回路９では、トランジスタ６０および６１のゲート端子（ＥｎＨ／ＥｎＬ）にはＨ／Ｌの信号を入力することによって、図４に示すように入力レベルＨ／Ｌに応じて高インピーダンス状態に制御することが可能となる。
【００２８】
なお、レベルシフト回路４０および高耐圧のトランジスタを用いる目的は、以下の通りである。すなわち、ゲート出力電圧ＶＧＨ／ＶＧＬは、例えば＋１６．５／−１６．５ＶといったＬＣＤドライバ１を動作させるための電源電圧Ｖｃｃよりも何倍も高い電圧であるため、ｐチャネルトランジスタ５０，６０とｎチャネルトランジスタ５１，６１は、ＶＧＨからＶＧＬの電圧、すなわち３３Ｖの電圧（通常はそれ以上の電圧）が印加された場合でも動作保証された高耐圧のトランジスタを用いる。
【００２９】
図２に示す丸印で囲ったトランジスタ５０，６０および５１，６１は、高耐圧のトランジスタを使用していることを示す。高耐圧のトランジスタは、通常の電源電圧印加で動作保証された通常のトランジスタサイズよりも大きい。このため、図２に示すようにレベルシフト回路４０を設け、レベルシフト回路４０より前段の回路を通常のトランジスタで、レベルシフト回路４０より後段の回路に高耐圧トランジスタを用いることで、ＬＣＤドライバ１のチップ面積を小さくしている。
【００３０】
試験を実施する場合には、図４に示すテストモード（１）のように、トライステート形インバータ回路９への設定信号ＥｎＨ＝ＥｎＬ＝Ｌとする。このとき、Ｅｘ−ＯＲ回路６の入力信号Ｍ＝Ｌとしておけば、デコード回路５の出力レベルは変化することなく、ラッチ回路７を介してトライステート形インバータ回路９へ入力される。よって、本設定状態では、図６（ａ）に示すように、通常動作で負電圧出力ＶＧＬとなる部分を高インピーダンス状態に変更することができる。なお、トライステート形インバータ回路９への設定信号ＥｎＨ／ＥｎＬおよびＥｘ−ＯＲ回路６の信号Ｍの設定方法の詳細については後述する。
【００３１】
このようなテストモードの状態にＬＣＤドライバを設定し、図１に示すように各ゲート出力端子Ｇ１〜Ｇｎに、第１の抵抗（Ｒ１）１２をそれぞれ接続し、第１の抵抗１２のもう一方の片端を共通接続し、その共通接続点Ａにて第２の抵抗（Ｒ２）１３で終端する抵抗回路網を設ける。そして、接続点Ａを半導体試験装置１００のコンパレータ１０３に接続して試験を実施する。ＬＣＤドライバ１に不良が無い場合には、図６（ａ）に示したように、カウンタ４の値によらずゲート出力の１端子のみがＶＧＨ出力、その他は高インピーダンス状態となるから、等価的に図２に示す回路となる。つまり、コンパレータ１０３の入力電圧は、抵抗１２の抵抗値Ｒ１と抵抗１３の抵抗値Ｒ２の比、すなわち、
ＶＡ＝｛Ｒ２／（Ｒ１＋Ｒ２）｝×ＶＧＨ  〔Ｖ〕      （式１）
となり、第１の抵抗１２と第２の抵抗１３の抵抗値が同値（Ｒ１＝Ｒ２＝Ｒ）とした場合には、ＶＡ＝（１／２）ＶＧＨ〔Ｖ〕となる。
【００３２】
デコード回路５等の故障により、図６（ａ）に示す出力電圧状態と異なり、２つ以上のゲート出力に正電圧ＶＧＨが出力された場合、あるいは全てのゲート出力に電圧が出力されない場合には、図１に示した抵抗回路網によって上記電圧とは異なる電圧値がコンパレータ１０３に入力される。例えば、故障によってゲート出力の内の２端子に正電圧ＶＧＨが出力された場合には、等価的に図３に示す回路となる。このとき、コンパレータ１０３に入力される接続点Ａの電圧は、ミルマンの定理を適用すると、
ＶＡ＝（２ＶＧＨ／Ｒ１）／
｛（１／Ｒ１）＋（１／Ｒ１）＋（１／Ｒ２）｝  〔Ｖ〕      （式２）
となる。第１の抵抗１２と第２の抵抗１３の抵抗値が同値（Ｒ１＝Ｒ２＝Ｒ）とした場合には、ＶＡ＝（２／３）ＶＧＨ〔Ｖ〕となり、接続点Ａでの電圧値によって故障の有無を判定することができる。
【００３３】
上記で説明した試験では、本来、負電圧ＶＧＬを出力する場合には、トライステート形インバータ回路９への設定信号をＥｎＨ＝ＥｎＬ＝Ｌに設定することによって高インピーダンスに変更している。このような試験を実施した場合、図２に示すｎチャネルトランジスタ５０は常に動作しない。このため、ｎチャネルトランジスタ５０の動作試験を実施するために、Ｅｘ−ＯＲ回路６に入力するＭ信号をＨレベルに設定し、トライステート形インバータ回路９へ入力するＨ／Ｌのレベルを反転させる。そして、図４のテストモード（２）に示すように、トライステート形インバータ回路９への設定信号ＥｎＨ＝ＥｎＬ＝Ｈとすれば、図６（ｂ）に示すようにゲート出力の１端子のみがＶＧＬ出力となる。コンパレータ１０３に入力される接続点Ａの電圧は、上記で説明した（式１）および（式２）のＶＧＨをＶＧＬへ変更した値となるため、同様に故障の有無を判定することができる。
【００３４】
このように、Ｅｘ−ＯＲ回路６への極性反転信号Ｍ、並びにトライステート形インバータ回路９の設定信号ＥｎＨおよびＥｎＬを、図４に示すテストモード（１）およびテストモード（２）のように設定することで、半導体試験装置の１チャネルで複数のゲート出力の試験を同時に行うことができる。
【００３５】
次に、Ｅｘ−ＯＲ回路６へのＭ信号、並びにトライステート形インバータ回路９へのＥｎＨおよびＥｎＬ信号の設定について説明する。図１は、Ｍ，ＥｎＨおよびＥｎＬの信号をテスト制御回路２で生成する回路構成を示している。具体的には、インターフェイス回路／レジスタ３内にテスト用レジスタ（図示せず）と、テスト制御端子ＴＥＳＴを用意する。テスト用レジスタへの書込みは入力信号線を利用して行う。テスト制御端子ＴＥＳＴは、通常動作／テストモードを選択するための制御端子として用いる。テスト制御回路２は、例えば図５に示すように、テスト制御端子とテスト用レジスタの設定値に応じてＭ，ＥｎＨおよびＥｎＬ信号を出力するような回路を構成すればよい。
【００３６】
なお、図５のテスト制御端子ＴＥＳＴおよびテスト用レジスタの設定値とＭ，ＥｎＨおよびＥｎＬ信号の対応は一例を示したものであり、これに限定するものではない。また、テスト制御回路２は独立して図示しているが、例えばインターフェイス回路／レジスタ３に含まれている構成であっても構わない。第２の抵抗１３はＧＮＤ（接地）に終端しているが、ある任意の電圧に終端しても構わない。
【００３７】
本実施の形態では、テスト制御端子ＴＥＳＴと、テスト用レジスタの設定値に応じて、テスト制御回路２でテストモードの切替え用の信号（Ｍ，ＥｎＨ，ＥｎＬ）を生成する例について図示して説明したが、本発明の目的は試験実施時に図６の出力状態（テストモード（１），（２））に設定して試験を実施することにあり、これらテストモードの切替え用の信号の生成回路構成を限定するものではなく、種々変更しても構わない。例えば、Ｍ，ＥｎＨおよびＥｎＬの制御端子を設け、外部よりＨ／Ｌのレベルを切替制御するようにしてもよい。
【００３８】
Ｅｘ−ＯＲ回路６は、上述までの説明で明らかなように、トライステート形インバータ回路９への入力レベルを反転させるための目的であり、Ｍ信号により入出力レベルを反転できる回路構成であれば、Ｅｘ−ＯＲ回路６でなくても構わない。電源電圧Ｖｃｃからゲート出力電圧ＶＧＨ／ＶＧＬを生成する電源回路１１が含まれているように図示しているが、ＬＣＤドライバの種類によって電源回路が含まれる構成であっても、外部よりゲート出力電圧ＶＧＨ／ＶＧＬを入力する構成であっても構わない。
【００３９】
また、図１はゲート出力に関するＬＣＤドライバの構成の一例を挙げたものであり、図示する構成に限るものではない。また、図示しない機能を持つ回路が同一チップ上に集積化されていてもよい。また、図２においてトライステート形インバータ回路９内にレベルシフト回路が組み込まれているように図示されているが、必ずしも同一回路内に設ける必要はない。
【００４０】
本実施の形態では、ＬＣＤドライバの全ゲート出力を、半導体試験装置の１チャネルで同時に試験するように図示および説明してきたが、本発明はこれに限定するものではなく、複数のゲート出力を抵抗回路網を介して１つに集約し、ゲート出力数よりも少ない半導体試験装置のチャネル数を用いて試験を実施することが可能である。ＬＣＤドライバの入出力ピン数と使用する半導体試験装置の全チャネル数の関係や、ゲート出力ピンのチップ上の配置などを考慮し、ゲート出力の集約数と半導体試験装置の使用チャネル数を決定すればよい。
【００４１】
以降において説明する他の実施の形態では、このような点を特記しないが、本発明による実施の形態では全て同様であることは明らかである。
【００４２】
最後に、本実施の形態において、追加回路のチップ占有面積を減少させる方法について説明する。図１に示したトライステート形インバータ回路９の構成は、図２に示すトランジスタの組み合わせで実現できるが、既に説明したように、この回路に使用するトランジスタは高耐圧のものを用いる必要がある。このため、本発明の前提のＬＣＤドライバに比べてｐチャネル、ｎチャネルの高耐圧トランジスタが、それぞれゲート出力端子数分追加する必要があり、チップ面積が増大し、ＬＣＤドライバの価格の低減が困難になってくる。
【００４３】
そこで、図７および図８に示すように、回路規模を小さくする例のＬＣＤドライバ１ａは、高インピーダンスに制御するためのトランジスタ６５および６６を、トライステート形インバータ回路１０とは別に設け、トランジスタ６５および６６のＶＧＨ２およびＶＧＬ２を各トライステート形インバータ回路１０に分配することで、図１および図２に示した回路と同様の動作をさせることができる。図７および図８に図示する構成に変更することによって、追加する高耐圧のトランジスタ数は、図１および図２に示した場合よりも少なくなり、本発明の適用によるＬＣＤドライバのチップ面積の増加の影響を少なくすることができる。
【００４４】
図７において、高インピーダンス制御するためのトランジスタ６５および６６は、他の回路と独立して配置されているように図示されているが、テスト制御回路２や電源回路１１内に含まれる構成であっても構わない。また、トランジスタ６５および６６は、それぞれ１つのトランジスタで図示しているが、トランジスタの電流制限や抵抗値等を考慮して、複数個並列にトランジスタを設けるなど、最適な設定系を構成して行えばよく、種々変更しても構わない。
【００４５】
以降において説明する実施の形態では、図１および図２で図示したトライステート形インバータ回路で図示および説明を行うが、図７および図８のような回路構成に変更してもよいことは言うまでもない。
【００４６】
（実施の形態２）
本発明による半導体装置の実施の形態２であるＬＣＤドライバを図９〜図１２を用いて説明する。図９はＬＣＤドライバの構成、図１０は試験時の等価回路、図１１は比較電圧を再設定する必要がない例のＬＣＤドライバの構成、図１２はテストパターン、をそれぞれ示す図である。
【００４７】
本実施の形態２のＬＣＤドライバ１ｂは、図９に示すように、前記実施の形態１でＬＣＤドライバと半導体試験装置の間に設けていた抵抗回路網をＬＣＤドライバ内に集積化させた一例で、試験を実施しないときには抵抗回路網を切離しできるように、第１の抵抗１２と直列に接続したスイッチ（スイッチ手段）１７を設けている。試験実施（テストモード）時の各ゲート出力電圧、およびＭ，ＥｎＨ，ＥｎＬの各信号の設定については、前記実施の形態１で説明したのと同様であるため説明を省略する。前記実施の形態１と異なることは、抵抗回路網をＬＣＤドライバ１ｂ内に集積化したことにより、試験時の出力電圧は全てゲート出力端子Ｇ１を経由して半導体試験装置１００のコンパレータに入力して判定することと、その出力電圧値である。
【００４８】
具体的に説明すると、ＬＣＤドライバ１ｂに故障が無い場合、前述した図６に示すカウンタ値が１のときの等価回路は図１０（ａ）のようになり、カウンタ値が１以外の場合には図１０（ｂ）の等価回路となる。前記実施の形態１では、正常動作の場合にはカウンタ値によらず、常に第１の抵抗１２と第２の抵抗１３の抵抗比で決定した電圧で一定であったが、本実施の形態では図１０の等価回路から分かるように、カウンタ値が１の場合のみ出力電圧はＶＧＨまたはＶＧＬとなる。電圧値の良否判定は半導体試験装置１００で行うが、ＬＣＤドライバ１ｂのカウンタ値１の状態と、その他の状態で半導体試験装置１００のコンパレータ１０３の比較電圧値を変更することによって正しく試験を実施することが可能である。なお、コンパレータ１０３の比較電圧設定は、テストプログラムと呼ばれる半導体試験装置１００を制御するためのプログラムによって任意に行うことができる。
【００４９】
なお、本実施の形態で図示したスイッチ１７は、一般に１つまたは複数のトランジスタで構成する。また、第１の抵抗１２および第２の抵抗１３を共にＬＣＤドライバ１内に集積化したように図示しているが、第２の抵抗１３は集積化せず、試験時に外部接続するように変更しても構わない。
【００５０】
以上まで説明してきたように、本実施の形態では、カウンタ値が１の時とそれ以外の時とで、半導体試験装置１００のコンパレータ１０３に入力される電圧が異なる。前記実施の形態１のように、ＬＣＤドライバ１の設定状態に関わらず、コンパレータ１０３の入力電圧が一定の場合には、試験時にコンパレータの比較電圧を変化させる必要がないが、本実施の形態の場合には、試験時にコンパレータの比較電圧を１回変更する必要がある。このため、前記実施の形態１に比べてコンパレータの比較電圧設定分、試験時間が増加してしまう。そこで、本実施の形態に示すＬＣＤドライバ１ｂにおいて、コンパレータ１０３の比較電圧を再設定することなく試験を行う例を図１１に示す。
【００５１】
図１１のＬＣＤドライバ１ｃにおいては、半導体試験装置１００のコンパレータ（Ｃｐ１，Ｃｐ２）１０３を２つ使用し、ゲート出力端子Ｇ１とＧ２にそれぞれ接続して試験を実施する。ＬＣＤドライバ１ｃをテストモード（１）の設定時において、カウンタ値が１の時は、Ｇ１に接続したコンパレータＣｐ１にはＶＧＨ、Ｇ２に接続したコンパレータＣｐ２にはＶＧＨ／２の電圧が入力される。また、カウンタ値が２の時は、Ｇ１に接続したコンパレータＣｐ１にはＶＧＨ／２、Ｇ２に接続したコンパレータＣｐ２にはＶＧＨの電圧が入力される。
【００５２】
上記まで、半導体試験装置１００のコンパレータ１０３による良否判定についての詳細は説明していないが、実際は図１２に示すようなテストパターンと呼ばれるコンパレータ出力の期待値Ｈ／Ｌを記述したパターンと一致しているか否かでＬＣＤドライバの良否判定を行う。ここで、テストパターンに記述したＸとは、コンパレータの出力値Ｈ／Ｌに関わらず、期待値判定しないことを示す。すなわち、図１１に示す実施の形態では、ゲート出力に接続した２つのコンパレータＣｐ１，Ｃｐ２の比較電圧はＶＧＨ／２を期待するために一定値としておいて、テストパターンによって、カウンタ値１の時のみＧ２に接続したコンパレータで判定し、その他のカウンタ値の時ではＧ１に接続したコンパレータで判定するように使用する。このため、コンパレータの比較電圧を再設定することが必要ないため、図７に示す場合よりも試験時間が短くなる。
【００５３】
なお、図１１ではコンパレータ１０３をＧ１とＧ２に接続したが、接続端子を限定するものではなく、２つのコンパレータを用いて試験を実施すればよい。また、図１２のテストパターンは、その一例を説明したものであり、これに限定するものではない。
【００５４】
以上まで説明してきた実施の形態１および実施の形態２では、複数のゲート出力の内、１ピンのみが電圧を出力しているという排他的動作を確認することはできるが、どのゲート出力ピンが電圧を出力しているかを特定することが困難である。そこで、さらに試験の高信頼性を目指す場合には、次に説明する実施の形態３または実施の形態４を用いるとよい。
【００５５】
（実施の形態３）
本発明による半導体装置の実施の形態３であるＬＣＤドライバを図１３，図１４を用いて説明する。図１３はＬＣＤドライバの構成、図１４は試験時の等価回路、をそれぞれ示す図である。
【００５６】
本実施の形態３のＬＣＤドライバ１ｄにおいて、前記実施の形態１と異なる部分は、図１３に示すように、ゲート出力端子Ｇ１〜Ｇｎと半導体試験装置１００の間に設けた抵抗回路網の構成である。具体的には、第１の抵抗１２を各ゲート出力端子間に接続し、ゲート出力端子のみに接続された第１の抵抗１２の片方（接続点Ａ）を、第２の抵抗１３で終端する。このような前記実施の形態１と異なる抵抗回路網を接続して、前記実施の形態１で説明したテストモード（１）に設定して試験を実施する。
【００５７】
本実施の形態において、接続点Ａの電圧は、例えば図６（ａ）のカウンタ値１に設定したときにはＶＧＨが、カウンタ値２に設定したときには第１の抵抗Ｒ１と第２の抵抗Ｒ２で分圧される電圧が、カウンタ値３に設定したときには第１の抵抗の２倍の２Ｒ１と第２の抵抗Ｒ２で分圧される電圧が、…というように、第１の抵抗Ｒ１が重み付けされる。このような場合の等価回路を表すと図１４のようになり、接続点Ａでの電圧は、
ＶＡ＝｛Ｒ２／（ｘＲ１＋Ｒ２）｝ＶＧＨ  〔Ｖ〕      （式３）
（但し、ｘ：カウンタ値−１）
となり、接続点Ａでの電圧値によってゲート出力電圧のピンの特定の判定も同時に行うことが可能となる。
【００５８】
また、本実施の形態でも、前記実施の形態１と同様に図４に示すテストモード（２）に設定して、同様に試験を実施する。なお、故障によって試験に図６に示す電圧出力状態にならないときは、前記実施の形態１で説明したように等価回路を考えれば、接続点Ａでの電圧値が期待する値と異なり、故障の有無が判定できることは明らかである。
【００５９】
接続点Ａでの電圧測定は、図１３に示すように半導体試験装置１００の電圧測定ユニット１５０で測定を行う。前記実施の形態１のように、半導体試験装置１００のコンパレータで判定を行うことも可能であるが、一般的に半導体試験装置１００は、コンパレータの比較電圧設定を行うのに数十ｍｓ程度の時間を要する。半導体試験装置１００の電圧測定ユニット１５０は電圧を測定し、予めテストプログラムに記載した判定値で判定するため、速度は半導体試験装置１００のＣＰＵ等に依存するため、高速に判定できる。本実施の形態のように、測定の度に電圧が変化する場合には、図１３に示すように電圧測定ユニット１５０で判定した方が試験時間の短縮になり、ＬＣＤドライバ１ｄの製造コストを低減することができる。
【００６０】
但し、本実施の形態は、半導体試験装置１００の電圧測定ユニット１５０に限定するものではなく、試験実施に最適な方法で試験を実施してもよい。
【００６１】
（実施の形態４）
本発明による半導体装置の実施の形態４であるＬＣＤドライバを図１５を用いて説明する。図１５はＬＣＤドライバの構成を示す図である。
【００６２】
本実施の形態４のＬＣＤドライバ１ｅは、図１５に示すように、前記実施の形態３の抵抗回路網をＬＣＤドライバ１内に集積化した一例で、試験実施時のテストモード設定以外では抵抗回路網を切離しできるように、第１の抵抗１２と直列に接続したスイッチ１７を設けている。具体的な動作、および試験方法等は、前記実施の形態３と同様であるため説明を省略する。また、本実施の形態においても、同様の効果を得ることができる。
【００６３】
なお、本実施の形態で図示したスイッチ１７は、前記実施の形態２と同様に、１つまたは複数のトランジスタで構成する。また、第１の抵抗１２および第２の抵抗１３を共にＬＣＤドライバ１内に集積化したように図示しているが、第２の抵抗１３は集積化せず、試験時に外部接続するように変更しても構わない。
【００６４】
（実施の形態５）
本発明による半導体装置の実施の形態５であるＬＣＤドライバを図１，図２０を用いて説明する。図１はＬＣＤドライバの構成、図２０は図１のインバータ回路の回路構成、をそれぞれ示す図である。
【００６５】
本実施の形態５のＬＣＤドライバ１は、前記実施の形態１で示したトライステート形インバータ回路９の構成（図２）を、図２０に示す回路構成のトライステート形インバータ回路１０に変更したものである。
【００６６】
具体的には、前記実施の形態１と同様に、図４に示すようにテストモードに設定すると、トライステート形インバータ回路１０に入力されるレベルに応じてｐチャネルトランジスタ５０、およびｎチャネルトランジスタ５１のゲートに入力するレベル（Ｈ／Ｌ）をＯＲ回路９０とＡＮＤ回路９１によって制御することで、前記実施の形態１と同様に入力レベルに応じて、高インピーダンス制御することができる。以下、具体的な試験方法については前記実施の形態１と同様であるため説明を省略する。
【００６７】
本実施の形態によれば、高インピーダンスに制御するためのＯＲ回路９０とＡＮＤ回路９１は、レベルシフト回路４０の入力端子前段に配置するため、前記実施の形態１の高インピーダンス制御用トランジスタのように、高耐圧のトランジスタを用いる必要がない。また、前記実施の形態１の図２に示した回路構成では、ゲート端子からみたオン時の抵抗（出力インピーダンス）はｐチャネルトランジスタ５０と６０の和、またはｎチャネルトランジスタ５１と６１の和となるが、本実施の形態では、従来のＬＣＤドライバと同様に、ｐチャネルトランジスタ５０、またはｎチャネルトランジスタ５１となるため、ｐチャネルトランジスタ５０、ｎチャネルトランジスタ５１を前記実施の形態１と同様の特性のものを用いた場合、ゲート端子のオン抵抗を更に小さくすることができる。
【００６８】
以上、本実施の形態５のインバータ回路を、前記実施の形態１（図１）に適用することを前提に説明してきたが、同様に前記実施の形態２〜４（図９，図１１，図１３，図１５）に適用可能であることは、上述の実施の形態２〜４の説明から明らかである。また、本実施の形態においても同様の効果を得ることができる。
【００６９】
本実施の形態では、ｐチャネルトランジスタ５０、ｎチャネルトランジスタ５１のゲートに入力するレベルを制御し、高インピーダンスにする手段としてＯＲ回路９０とＡＮＤ回路９１を用いて説明したが、本発明はこの回路構成に限定するものではなく、同様にｐチャネルトランジスタ５０、ｎチャネルトランジスタ５１のゲートレベルを制御できる構成であれば構わない。
【００７０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【図面の簡単な説明】
【００７１】
【図１】実施の形態１におけるＬＣＤドライバの構成を示す図である。
【図２】実施の形態１における試験時の等価回路を示す図である。
【図３】実施の形態１において、故障を想定したときの等価回路を示す図である。
【図４】実施の形態１における制御信号の設定状態を示す図である。
【図５】実施の形態１におけるテスト制御回路の真理値表を示す図である。
【図６】実施の形態１において、試験時の動作を示す図である。
【図７】実施の形態１において、回路規模を小さくする例のＬＣＤドライバの構成を示す図である。
【図８】実施の形態１において、図７のインバータ回路の回路構成を示す図である。
【図９】実施の形態２におけるＬＣＤドライバの構成を示す図である。
【図１０】実施の形態２において、試験時の等価回路を示す図である。
【図１１】実施の形態２において、比較電圧を再設定する必要がない例のＬＣＤドライバの構成を示す図である。
【図１２】実施の形態２におけるテストパターンを示す図である。
【図１３】実施の形態３におけるＬＣＤドライバの構成を示す図である。
【図１４】実施の形態３において、試験時の等価回路を示す図である。
【図１５】実施の形態４におけるＬＣＤドライバの構成を示す図である。
【図１６】本発明の前提として検討した技術において、液晶パネルとＬＣＤドライバの接続関係を示す図である。
【図１７】本発明の前提として検討した技術において、ＬＣＤドライバと半導体試験装置との接続関係を示す図である。
【図１８】本発明の前提として検討した技術において、図１７のインバータ回路の構成を示す図である。
【図１９】本発明の前提として検討した技術において、ＬＣＤドライバのゲート出力の動作を示す図である。
【図２０】実施の形態５におけるインバータ回路の回路構成を示す図である。
【符号の説明】
【００７２】
１…ＬＣＤドライバ、２…テスト制御回路、３…インターフェイス回路／レジスタ、４…カウンタ、５…デコーダ回路、６…Ｅｘ−ＯＲ回路、７…ラッチ回路、９，１０…トライステート形インバータ回路、１１…電源回路、１２…第１の抵抗、１３…第２の抵抗、１７…スイッチ、３０…インバータ回路、４０…レベルシフト回路、５０，６０…ｐチャネルトランジスタ、５１，６１…ｎチャネルトランジスタ、９０…ＯＲ回路、９１…ＡＮＤ回路、１００…半導体試験装置、１０３…コンパレータ、１５０…電圧測定ユニット、５００…液晶パネル、５０１…ソースドライバ、５０２…ゲートドライバ、５０３…電源回路、５１０…画素、５１１…トランジスタ、５１２…コンデンサ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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