(57)【要約】      （修正有）【課題】半導体装置等を製造する際、コンタクトホール内における断線不良を防止する。【解決手段】基板上に複数の導電層を形成する工程と、複数の層間絶縁層を夫々形成する工程と、複数の層間絶縁層のうち下部層間絶縁層４１及び上部層間絶縁層４２について、上部層間絶縁層を貫通して下部層間絶縁層内に至る第１の穴１８５ａを、少なくとも第１の穴内における上部層間絶縁層と下部層間絶縁層との界面に位置する側壁の一部をドライエッチング法により形成して開孔する工程と、少なくとも前述の界面を覆う保護膜８００ｂを形成する工程と、保護膜が形成された第１の穴１８６を介して下部層間絶縁層を貫通する第２の穴１８５ｂをエッチング法を用いて開孔してコンタクトホールを形成する工程と、コンタクトホールを介して下部導電層及び上部導電層を相互に電気的に接続する工程とを備える。【選択図】図１１
2005327813.tif 000002
【特許請求の範囲】
【請求項１】
基板上に、複数の導電層を形成する工程と、
前記複数の導電層のうち、前記基板上において相対的に下層側に形成された下部導電層及び相対的に上層側に形成された上部導電層間を層間絶縁するように、複数の層間絶縁層を夫々形成する工程と、
前記複数の層間絶縁層のうち、相対的に下層側に形成された下部層間絶縁層及び相対的に上層側に形成された上部層間絶縁層について、前記上部層間絶縁層を貫通して前記下部層間絶縁層内に至る第１の穴を、少なくとも前記第１の穴内における前記上部層間絶縁層と前記下部層間絶縁層との界面に位置する側壁の一部をドライエッチング法により形成して開孔する工程と、
前記側壁のうち少なくとも前記界面に位置する一部を覆う保護膜を形成する工程と、
前記保護膜が形成された前記第１の穴を介して前記下部層間絶縁層を貫通する第２の穴をエッチング法を用いて開孔して、前記下部層間絶縁層より下層に位置する前記下部導電層の表面に至るコンタクトホールを形成する工程と、
前記形成されたコンタクトホールを介して前記下部導電層及び前記上部導電層を相互に電気的に接続する工程と
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
前記保護膜を形成する工程は、前記保護膜としてレジストを形成し、
前記コンタクトホールを形成する工程は、前記第２の穴を開孔した後に前記レジストを除去する工程を含むこと
を特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記保護膜は、前記コンタクトホールの側壁の少なくとも一部として残されること
を特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記第１の穴を開孔する工程は、ドライエッチング法又はドライエッチング法に加えてウエットエッチング法を用いて行うこと
を特徴とする請求項１から３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記第１の穴を開孔する工程は、前記第１の穴の縁における径と前記第１の穴の深さとによって規定されるアスペクト比が１／４以下の値となるように、前記第１の穴の径及び深さを制御して行うこと
を特徴とする請求項１から４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
前記保護膜を形成する工程は、前記保護膜により前記第１の穴の縁における径より小径であって、前記保護膜の表面から前記第１の穴の底部に至る小穴を前記第１の穴内に形成する工程を含み、
前記コンタクトホールを形成する工程は、前記小穴内に露出した前記第１の穴の底部の表面から前記下部層間絶縁層を貫通するように前記第２の穴を開孔する工程を含むことを特徴とする請求項１から５のいずれか一項に記載の半導体装置の製造方法。
【請求項７】
前記コンタクトホールを形成する工程において、前記第１の穴の底部が少なくとも前記小穴と前記第１の穴との位置ずれ分だけ残るように、前記第２の穴を開孔すること
を特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記コンタクトホールを形成する工程において、前記第２の穴を開孔する際、枚葉式の装置を用いてウエットエッチング法を行うこと
を特徴とする請求項１から７のいずれか一項に記載の半導体装置の製造方法。
【請求項９】
前記コンタクトホールを形成する工程において、前記第２の穴を開孔する際、前記エッチング法として、ウエットエッチング法及びドライエッチング法を用いること
を特徴とする請求項１から８のいずれか一項に記載の半導体装置の製造方法。
【請求項１０】
前記複数の層間絶縁層を夫々形成する工程において、前記下部層間絶縁層を、前記上部層間絶縁層と比較して、前記コンタクトホールを形成する工程で前記第２の穴を開孔する際に用いられるウエットエッチング法におけるエッチングレートが相対的に大きい材料を用いて形成すること
を特徴とする請求項１から９のいずれか一項に記載の半導体装置の製造方法。
【請求項１１】
前記複数の導電層を形成する工程は、
前記下部導電層として薄膜トランジスタの半導体層を形成する工程と、
前記半導体層上に、前記薄膜トランジスタのゲート絶縁膜を形成した後、前記ゲート絶縁膜上に、前記薄膜トランジスタのゲート電極を形成する工程と、
前記上部導電層として、前記半導体層に電気的に接続される配線を形成する工程と
を含むこと
を特徴とする請求項１から１０のいずれか一項に記載の半導体装置の製造方法。
【請求項１２】
請求項１から１１のいずれか一項に記載の半導体装置の製造方法によって製造された半導体装置。
【請求項１３】
請求項１１に記載の半導体装置の製造方法を用いて電気光学装置を製造する電気光学装置の製造方法であって、
前記基板上の画像表示領域に複数の画素部を形成する工程と、
前記画像表示領域の周辺に位置する周辺領域に、前記薄膜トランジスタ及び前記配線を形成することにより、前記複数の画素部を夫々駆動するための駆動回路を形成する工程と
を含むことを特徴とする電気光学装置の製造方法。
【請求項１４】
請求項１３に記載の電気光学装置の製造方法によって製造された電気光学装置。
【請求項１５】
請求項１４に記載の電気光学装置を具備してなることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば液晶装置等の電気光学装置などに用いられる、基板上の積層構造内にコンタクトホールを有する半導体装置及びその製造方法、このような半導体装置を備えてなる電気光学装置及びその製造方法、並びに例えば液晶プロジェクタ等の電子機器の技術分野に関する。
【背景技術】
【０００２】
この種の半導体装置の製造方法を用いて電気光学装置を製造する例が、特許文献１に開示されている。特許文献１によれば、基板上の画像表示領域に複数の画素部を形成し、画像表示領域の周辺に位置する周辺領域には複数の画素部を夫々駆動するための駆動回路を形成することにより電気光学装置を製造する。電気光学装置において、各画素部には画素スイッチング用の薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ；以下適宜、“ＴＦＴ”と称する）が形成されると共に、２種の層間絶縁層によって、ＴＦＴの半導体層と、該半導体層に接続されるデータ線とが相互に層間絶縁される。
【０００３】
また、特許文献１によれば、基板上の画像表示領域にデータ線やＴＦＴを形成すると同時に、周辺領域には、駆動回路に含まれるＴＦＴ等の回路素子や配線を形成する。より具体的には、基板上の周辺領域に、画素部のＴＦＴと同時に回路素子としてのＴＦＴを形成し、該ＴＦＴの半導体層と電気的に接続される配線を、データ線と同時に形成する。よって、このように形成されたＴＦＴと配線とは、２種の層間絶縁層によって相互に層間絶縁される。そして、ＴＦＴの半導体層と配線とを接続するために、２種の層間絶縁層にコンタクトホールを次のような手順によって開孔する。
【０００４】
ここで、２種の層間絶縁層のうち、基板上において、相対的に上層側に形成された上部層間絶縁層及び相対的に下層側に形成された下部層間絶縁層について、先ず、上部層間絶縁層を貫通して下部層間絶縁層の表面に至る第１の穴を開孔する。その後、第１の穴をウエットエッチング法により更に掘り進めて、第１の穴と連続的に形成され、下部層間絶縁層を貫通してＴＦＴの半導体層の表面に至る第２の穴を開孔して、コンタクトホールを形成する。そして、コンタクトホール内から上部層間絶縁層の表面に連続的に導電層を配線として形成する。ここで、ウエットエッチング法を用いることにより第２の穴の径を第１の穴の径より小さく開孔することが可能となる、コンタクトホール内における導電層のカバレージを向上させることができるとされている。
【０００５】
【特許文献１】特開２００２−１０８２４４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、第２の穴を開孔する際、上部層間絶縁層及び下部層間絶縁層の界面が、開孔された穴の内部に露出してエッチャントに曝されることとなる。上部層間絶縁層と下部層間絶縁層の界面付近の膜質が不安定であると、ウエットエッチング法を行う際に、露出した上部層間絶縁層及び下部層間絶縁層の界面にエッチャントが染み込むことにより、コンタクトホール内における側壁の一部にえぐれが生じる恐れがある。このようにえぐれが生じると、コンタクトホール内における配線のカバレージが低下して、断線不良が生じるという問題が生じる。また、上部層間絶縁層に対して下部層間絶縁層のほうがウエットエッチング法におけるエッチングレートが速いと、コンタクトホールの形状がツボ形、即ち第１の穴の径に対して第２の穴の径が大きくなってしまうため、コンタクトホール内における配線のカバレージが低下する。
【０００７】
本発明は、例えば上記問題点に鑑みなされたものであり、コンタクトホール内における断線不良を防止することが可能な半導体装置及びその製造方法、このような半導体装置を備えてなる電気光学装置及びその製造方法、並びに各種電子機器を提供することを課題とする。
【課題を解決するための手段】
【０００８】
本発明の半導体装置の製造方法は上記課題を解決するために、基板上に、複数の導電層を形成する工程と、前記複数の導電層のうち、前記基板上において相対的に下層側に形成された下部導電層及び相対的に上層側に形成された上部導電層間を層間絶縁するように、複数の層間絶縁層を夫々形成する工程と、前記複数の層間絶縁層のうち、相対的に下層側に形成された下部層間絶縁層及び相対的に上層側に形成された上部層間絶縁層について、前記上部層間絶縁層を貫通して前記下部層間絶縁層内に至る第１の穴を、少なくとも前記第１の穴内における前記上部層間絶縁層と前記下部層間絶縁層との界面に位置する側壁の一部をドライエッチング法により形成して開孔する工程と、前記側壁のうち少なくとも前記界面に位置する一部を覆う保護膜を形成する工程と、前記保護膜が形成された前記第１の穴を介して前記下部層間絶縁層を貫通する第２の穴をエッチング法を用いて開孔して、前記下部層間絶縁層より下層に位置する前記下部導電層の表面に至るコンタクトホールを形成する工程と、前記形成されたコンタクトホールを介して前記下部導電層及び前記上部導電層を相互に電気的に接続する工程とを備える。
【０００９】
本発明の半導体装置の製造方法によれば、基板上に、回路素子や配線等の少なくとも一部をなす下部導電層が形成され、その後、下部導電層上に、下部層間絶縁層が形成されると共に、下部層間絶縁層上に上部層間絶縁層が形成される。そして、上部層間絶縁層及び下部層間絶縁層に対して第１のエッチング処理を行って第１の穴を開孔する。このようにして形成された第１の穴の底部は下部層間絶縁層内に位置すると共に、第１の穴の側壁の一部は、上部層間絶縁層及び下部層間絶縁層の界面に位置する。即ち、第１の穴内には、上部層間絶縁層及び下部層間絶縁層の界面が露出した状態となる。ここで、第１のエッチング処理は、ドライエッチング法、又はドライエッチング法に加えてウエットエッチング法を用いて行う。この際、第１の穴における、上部層間絶縁層と下部層間絶縁層との界面に位置する側壁の一部はドライエッチング法により形成されるようにする。
【００１０】
続いて、第１の穴の側壁を覆う保護膜を形成する。保護膜を成膜後、該保護膜をパターニングするようにしてもよい。保護膜は、後述する第２のエッチング処理においてウエットエッチング法を行う際に、デポ初期の膜質が比較的安定であるような材料を用いて形成する。保護膜を形成した後、第１の穴における上部層間絶縁層と下部層間絶縁層との界面に位置する側壁の一部は保護膜によって覆われた状態となる。
【００１１】
その後、下部層間絶縁層に対して、ウエットエッチング法、又はドライエッチング法及びウエットエッチング法を用いて第２のエッチング処理を行い、保護膜が形成された第１の穴を介して下部層間絶縁層を貫通する第２の穴を開孔して、下部層間絶縁層より下層に位置する下部導電層の表面に至るコンタクトホールを形成する。この際、第１の穴における上部層間絶縁層と下部層間絶縁層との界面に位置する側壁の一部は保護膜によって保護されている。従って、ウエットエッチング法を行う際に、上部層間絶縁層又は下部層間絶縁層について、界面付近の膜の状態が不安定であっても、上部層間絶縁層及び下部層間絶縁層の界面にエッチャントがしみ込んで、該界面にえぐれが生じるのを防止することができる。
【００１２】
その後、回路素子や配線等の少なくとも一部をなすと共に上部層間絶縁層より上層に位置する上部導電層を、コンタクトホール内に露出した下部導電層の表面からコンタクトホール内に連続的に形成する。或いは、コンタクトホール内に導電膜を成膜してプラグを形成し、このプラグに接続されるように上部導電層を形成するようにしてもよい。よって、上部層間絶縁層と下部層間絶縁層との界面に位置する側壁の一部にえぐれが生じていない状態にあるコンタクトホール内に、上部導電層の一部或いはプラグを形成することが可能となる。
【００１３】
よって、本発明の半導体装置の製造方法によれば、基板上に形成された複数の導電層のうち、２以上の層間絶縁層によって互いに層間絶縁される上部導電層と下部導電層とを電気的に接続するためのコンタクトホール内における上部導電層やプラグを構成する導電膜のカバレージを向上させることができる。よって、例えば上部導電層を配線として形成する場合に、コンタクトホール内における該配線の断線不良を防止することができ、歩留まりを向上させることが可能となる。
【００１４】
本発明の半導体装置の製造方法の一態様では、前記保護膜を形成する工程は、前記保護膜としてレジストを形成し、前記コンタクトホールを形成する工程は、前記第２の穴を開孔した後に前記レジストを除去する工程を含む。
【００１５】
この態様によれば、第１の穴の側壁を覆う保護膜としてレジストを形成して、このレジストをパターニングした後、第１の穴における上部層間絶縁層と下部層間絶縁層との界面に位置する側壁の一部はレジストによって覆われた状態となる。従って、第２の穴を開孔する際に、第１の穴における上部層間絶縁層と下部層間絶縁層との界面に位置する側壁の一部にエッチャントがしみ込んで、該界面にえぐれが生じるのを防止することができる。
【００１６】
本発明の半導体装置の製造方法の他の態様では、前記保護膜は、前記コンタクトホールの側壁の少なくとも一部として残される。
【００１７】
この態様によれば、保護膜をレジストとして形成する場合と比較して、第１の穴の側壁及び底部と、保護膜との密着性を向上させることができる。従って、第２の穴を開孔する際に、第１の穴の底部と保護膜との接触部から第１の穴の側壁と保護膜との接触部に、エッチャントがしみ込むのをより確実に防止することが可能となる。よって、第１の穴における上部層間絶縁層と下部層間絶縁層との界面に位置する側壁の一部にエッチャントがしみ込んで、該界面にえぐれが生じるのを防止することができる。また、保護膜をレジストとして形成する場合と比較して、第２の穴を開孔した後に保護膜を除去しなくても済むため、当該半導体装置の製造方法における工程数を削減することが可能となる。
【００１８】
本発明の半導体装置の製造方法の他の態様では、前記第１の穴を開孔する工程は、ドライエッチング法又はドライエッチング法に加えてウエットエッチング法を用いて行う。
【００１９】
この態様によれば、第１のエッチング処理をドライエッチング法により行って、第１の穴を開孔する。或いは、第１のエッチング処理において、例えば、第１の穴の初期穴をウエットエッチング法により開孔し、このように開孔した初期穴をドライエッチング法によって掘り進めることによって第１の穴を開孔する。この場合、ウエットエッチング法による処理時間を調整して、第１の穴における、上部層間絶縁層と下部層間絶縁層との界面に位置する側壁の一部はドライエッチング法によって形成する。よって、第１の穴における、上部層間絶縁層と下部層間絶縁層との界面に位置する側壁の一部は、ドライエッチング法によって形成されることになるため、この側壁の一部にえぐれが生じるのを防止することが可能となる。
【００２０】
本発明の半導体装置の製造方法の他の態様では、前記第１の穴を開孔する工程は、前記第１の穴の縁における径と前記第１の穴の深さとによって規定されるアスペクト比が１／４以下の値となるように、前記第１の穴の径及び深さを制御して行う。
【００２１】
この態様によれば、保護膜を形成する工程において、第１の穴内に形成された保護膜の厚みを、第２のエッチング処理におけるエッチャントのしみ込みによって、第１の穴において、上部層間絶縁層と下部層間絶縁層との界面に位置する側壁の一部にえぐれが生じるのを防止することが可能な値として、確保することが可能となる。
【００２２】
本発明の半導体装置の製造方法の他の態様では、前記保護膜を形成する工程は、前記保護膜により前記第１の穴の縁における径より小径であって、前記保護膜の表面から前記第１の穴の底部に至る小穴を前記第１の穴内に形成する工程を含み、前記コンタクトホールを形成する工程は、前記小穴内に露出した前記第１の穴の底部の表面から前記下部層間絶縁層を貫通するように前記第２の穴を開孔する工程を含む。
【００２３】
この態様によれば、保護膜を形成する工程において、保護膜をパターニングすることにより、保護膜の表面から第１の穴の底部に至る小穴を開孔する。その後、下部層間絶縁層に対して第２のエッチング処理を行い、保護膜の小穴内に露出した第１の穴の底部から下部層間絶縁層を貫通する第２の穴を開孔する。ここで、第２のエッチング処理において、ウエットエッチング法によるエッチング処理を長時間行うと、第１の穴の底部と保護膜との接触部から第１の穴の側壁と保護膜との接触部に、エッチャントがしみ込む可能性がある。第１の穴の底部と保護膜との接触部と比較して、第１の穴の側壁と保護膜との接触部は比較的密着性が弱いため、この接触部にエッチャントがしみ込むと、上部層間絶縁層と下部層間絶縁層との界面に位置する側壁の一部にえぐれが生じる恐れがある。従って、前述したようなエッチャントのしみ込みを考慮して、ウエットエッチング法による処理時間を、調整するのが好ましい。このように開孔された第２の穴の径は、第１の穴の径と比較して小さくなる。従って、コンタクトホール内における例えば上部導電層のカバレージを向上させることができる。
【００２４】
この、保護膜を形成する工程が小穴を第１の穴内に形成する工程を含む態様では、前記コンタクトホールを形成する工程において、前記第１の穴の底部が少なくとも前記小穴と前記第１の穴との位置ずれ分だけ残るように、前記第２の穴を開孔するように製造してもよい。
【００２５】
このように製造すれば、第２のエッチング処理においてウエットエッチング法を行う際に、第１の穴の底部と保護膜との接触部から第１の穴の側壁と保護膜との接触部にエッチャントがしみ込むことによって、第１の穴において、上部層間絶縁層と下部層間絶縁層との界面に位置する側壁の一部にえぐれが生じるのを防止することが可能となる。ここで、保護膜を形成する工程では、第１の穴の側壁において、第１の穴の縁から小穴の縁に至る保護膜の厚みを、上述したように第２のエッチング処理において第１の穴の底部が残るような値に調整するのが好ましい。
【００２６】
本発明の半導体装置の製造方法の他の態様では、前記コンタクトホールを形成する工程において、前記第２の穴を開孔する際、枚葉式の装置を用いてウエットエッチング法を行う。
【００２７】
この態様において、第２のエッチング処理において、第１の穴の側壁及び底部と保護膜との密着性が良好でない場合、例えばディップ式の装置を用いてウエットエッチング法を行うと、エッチャントのしみ込みによって、第１の穴において、上部層間絶縁層と下部層間絶縁層との界面に位置する側壁の一部にえぐれが生じる恐れがある。このような場合、ウエットエッチング法を枚葉式の装置を用いて行うことにより、第１の穴において、上部層間絶縁層と下部層間絶縁層との界面に位置する側壁の一部にえぐれが生じるのを防止することができる。ここで、「枚葉式」の装置とは、複数の導電層や複数の層間絶縁層が形成され、上部層間絶縁層及び下部層間絶縁層に第１の穴が開孔されると共に、該第１の穴内に保護膜が形成された状態にある基板を、一枚ずつ、例えばスピンコート法によりエッチャントを塗布することによって第２のエッチング処理を行う装置であって、「ディップ式」の装置とは、前述したような状態にある基板を、複数枚まとめてエッチャントに漬け込むことによって第２のエッチング処理を行う装置である。
【００２８】
本発明の半導体装置の製造方法の他の態様では、前記コンタクトホールを形成する工程において、前記第２の穴を開孔する際、前記エッチング法として、ウエットエッチング法及びドライエッチング法を用いる。
【００２９】
この態様によれば、第２のエッチング処理において、例えば、第２の穴の初期穴をドライエッチング法により開孔し、このように開孔した初期穴をウエットエッチング法によって掘り進めることによって第２の穴を開孔する。この場合にも、第２のエッチング処理におけるエッチャントのしみ込みによって、第１の穴において、上部層間絶縁層と下部層間絶縁層との界面に位置する側壁の一部にえぐれが生じるのを防止することが可能となる。
【００３０】
本発明の半導体装置の製造方法の他の態様では、前記複数の層間絶縁層を夫々形成する工程において、前記下部層間絶縁層を、前記上部層間絶縁層と比較して、前記コンタクトホールを形成する工程で前記第２の穴を開孔する際に用いられるウエットエッチング法におけるエッチングレートが相対的に大きい材料を用いて形成する。
【００３１】
この態様によれば、第２のエッチング処理において上部層間絶縁層に対して下部層間絶縁層のウエットエッチング法におけるエッチングレートが速くても、第２の穴の径を、第１の穴の径より小さい値として開孔することが可能となる。また、第２のエッチング処理におけるエッチャントのしみ込みによって、第１の穴において、上部層間絶縁層と下部層間絶縁層との界面に位置する側壁の一部にえぐれが生じるのを防止することができるため、コンタクトホール内における上部導電層のカバレージを向上させることができる。
【００３２】
本発明の半導体装置の製造方法の他の態様では、前記複数の導電層を形成する工程は、前記下部導電層として薄膜トランジスタの半導体層を形成する工程と、前記半導体層上に、前記薄膜トランジスタのゲート絶縁膜を形成した後、前記ゲート絶縁膜上に、前記薄膜トランジスタのゲート電極を形成する工程と、前記上部導電層として、前記半導体層に電気的に接続される配線を形成する工程とを含む。
【００３３】
この態様によれば、基板上に形成された薄膜トランジスタ及び配線について、上部導電層としての配線は、例えば下部導電層としての薄膜トランジスタの半導体層の表面からコンタクトホール内に連続的に形成される。よって、この態様によれば、配線のコンタクトホール内における断線不良を防止することができる。
【００３４】
本発明の半導体装置は上記課題を解決するために、上述した本発明の半導体装置の製造方法（但し、その各種態様を含む）によって製造される。
【００３５】
本発明の半導体装置によれば、例えば上部導電層を配線として形成する場合、該配線のコンタクトホール内における断線不良を防止することが可能となる。
【００３６】
本発明の電気光学装置の製造方法は上記課題を解決するために、上述した本発明の半導体装置の製造方法における下部導電層として薄膜トランジスタの半導体層を形成する工程及び上部導電層として半導体層に電気的に接続される配線を形成する工程を含む態様を用いて電気光学装置を製造する電気光学装置の製造方法であって、前記基板上の画像表示領域に複数の画素部を形成する工程と、前記画像表示領域の周辺に位置する周辺領域に、前記薄膜トランジスタ及び前記配線を形成することにより、前記複数の画素部を夫々駆動するための駆動回路を形成する工程とを含む。
【００３７】
本発明の電気光学装置の製造方法によれば、複数の画素部を駆動するための駆動回路は、回路素子として薄膜トランジスタや、この薄膜トランジスタに接続された配線を含む。そして、このように駆動回路内に形成された薄膜トランジスタに接続される配線の断線不良を防止することが可能であるため、電気光学装置の製造工程における歩留まりを向上させることができる。
【００３８】
本発明の電気光学装置は上記課題を解決するために、上述した本発明の電気光学装置の製造方法によって製造される。
【００３９】
本発明の電気光学装置によれば、上述した本発明の電気光学装置の製造方法によって製造されるため、基板上の周辺領域に作りこまれた駆動回路における配線等の断線不良を防止して、装置の信頼性が高い電気光学装置を実現することができる。
【００４０】
本発明の電子機器は上記課題を解決するために、上述した本発明の電気光学装置を具備する。
【００４１】
本発明の電子機器は、上述した本発明の電気光学装置を具備してなるので、装置の信頼性が高い投射型表示装置、テレビ、携帯電話、電子手帳、ワードプロセッサ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルなどの各種電子機器を実現できる。また、本発明の電子機器として、例えば電子ペーパなどの電気泳動装置、電子放出装置（Field Emission Display及びConduction Electron-Emitter Display）、これら電気泳動装置、電子放出装置を用いた装置としてDLP（Degital  Light  Processing）等を実現することも可能である。
【００４２】
本発明のこのような作用及び他の利得は次に説明する実施の形態から明らかにされる。
【発明を実施するための最良の形態】
【００４３】
以下では、本発明の実施の形態について図を参照しつつ説明する。以下の実施形態は、本発明の電気光学装置を液晶装置に適用したものである。
【００４４】
＜１：第１実施形態＞
先ず、本発明の電気光学装置に係る第１実施形態について、図１から図１３を参照して説明する。
【００４５】
＜１−１：電気光学装置の全体構成＞
まず、本発明の電気光学装置の全体構成について、図１及び図２を参照して説明する。ここに、図１は、ＴＦＴアレイ基板をその上に形成された各構成要素と共に対向基板の側から見た電気光学装置の平面図であり、図２は、図１のＨ−Ｈ’断面図である。ここでは、電気光学装置の一例である駆動回路内蔵型のＴＦＴアクティブマトリクス駆動方式の液晶装置を例にとる。
【００４６】
図１及び図２において、本実施形態に係る電気光学装置では、ＴＦＴアレイ基板１０と対向基板２０とが対向配置されている。ＴＦＴアレイ基板１０と対向基板２０との間に液晶層５０が封入されており、ＴＦＴアレイ基板１０と対向基板２０とは、画像表示領域１０ａの周囲に位置するシール領域に設けられたシール材５２により相互に接着されている。
【００４７】
シール材５２は、両基板を貼り合わせるための、例えば紫外線硬化樹脂、熱硬化樹脂等からなり、製造プロセスにおいてＴＦＴアレイ基板１０上に塗布された後、紫外線照射、加熱等により硬化させられたものである。また、シール材５２中には、ＴＦＴアレイ基板１０と対向基板２０との間隔（基板間ギャップ）を所定値とするためのグラスファイバ或いはガラスビーズ等のギャップ材が散布されている。即ち、本実施形態の電気光学装置は、プロジェクタのライトバルブ用として小型で拡大表示を行うのに適している。
【００４８】
シール材５２が配置されたシール領域の内側に並行して、画像表示領域１０ａの額縁領域を規定する遮光性の額縁遮光膜５３が、対向基板２０側に設けられている。但し、このような額縁遮光膜５３の一部又は全部は、ＴＦＴアレイ基板１０側に内蔵遮光膜として設けられてもよい。なお、本実施形態においては、前記の画像表示領域１０ａの周辺に位置する周辺領域が存在する。言い換えれば、本実施形態においては特に、ＴＦＴアレイ基板１０の中心から見て、この額縁遮光膜５３より以遠が周辺領域として規定されている。
【００４９】
周辺領域のうち、シール材５２が配置されたシール領域の外側に位置する領域には、データ線駆動回路１０１及び外部回路接続端子１０２がＴＦＴアレイ基板１０の一辺に沿って設けられている。また、走査線駆動回路１０４は、この一辺に隣接する２辺に沿い、且つ、前記額縁遮光膜５３に覆われるようにして設けられている。更に、このように画像表示領域１０ａの両側に設けられた二つの走査線駆動回路１０４間をつなぐため、ＴＦＴアレイ基板１０の残る一辺に沿い、且つ、前記額縁遮光膜５３に覆われるようにして複数の配線１０５が設けられている。
【００５０】
また、対向基板２０の４つのコーナー部には、両基板間の上下導通端子として機能する上下導通材１０６が配置されている。他方、ＴＦＴアレイ基板１０にはこれらのコーナー部に対向する領域において上下導通端子が設けられている。これらにより、ＴＦＴアレイ基板１０と対向基板２０との間で電気的な導通をとることができる。
【００５１】
図２において、ＴＦＴアレイ基板１０上には、画素スイッチング用のＴＦＴや走査線、データ線等の配線が形成された後の画素電極９ａ上に、配向膜が形成されている。他方、対向基板２０上には、対向電極２１の他、格子状又はストライプ状の遮光膜２３、更には最上層部分に配向膜が形成されている。また、液晶層５０は、例えば一種又は数種類のネマティック液晶を混合した液晶からなり、これら一対の配向膜間で、所定の配向状態をとる。
【００５２】
なお、図１及び図２に示したＴＦＴアレイ基板１０上には、これらのデータ線駆動回路１０１、走査線駆動回路１０４等に加えて、画像信号線上の画像信号をサンプリングしてデータ線に供給するサンプリング回路、複数のデータ線に所定電圧レベルのプリチャージ信号を画像信号に先行して各々供給するプリチャージ回路、製造途中や出荷時の当該電気光学装置の品質、欠陥等を検査するための検査回路等を形成してもよい。
【００５３】
＜１−２：画素部における構成＞
以下では、本発明の本実施形態における電気光学装置の画素部における構成について、図３から図６を参照して説明する。
【００５４】
ここに図３は、電気光学装置の画像表示領域を構成するマトリクス状に形成された複数の画素における各種素子、配線等の等価回路であり、図４は、データ線、走査線、画素電極等が形成されたＴＦＴアレイ基板の相隣接する複数の画素群の平面図である。また、図５は、図４のＡ−Ａ´断面図である。なお、図５においては、各層・各部材を図面上で認識可能な程度の大きさとするため、該各層・各部材ごとに縮尺を異ならしめてある。
【００５５】
図３において、本実施形態における電気光学装置の画像表示領域を構成するマトリクス状に形成された複数の画素には、それぞれ、画素電極９ａと当該画素電極９ａをスイッチング制御するためのＴＦＴ３０とが形成されており、画像信号が供給されるデータ線６ａが当該ＴＦＴ３０のソースに電気的に接続されている。データ線６ａに書き込む画像信号Ｓ１、Ｓ２、…、Ｓｎは、この順に線順次に供給しても構わないし、相隣接する複数のデータ線６ａ同士に対して、グループ毎に供給するようにしてもよい。
【００５６】
また、ＴＦＴ３０のゲートに走査線３ａが電気的に接続されており、所定のタイミングで、走査線３ａにパルス的に走査信号Ｇ１、Ｇ２、…、Ｇｍを、この順に線順次で印加するように構成されている。画素電極９ａは、ＴＦＴ３０のドレインに電気的に接続されており、スイッチング素子であるＴＦＴ３０を一定期間だけそのスイッチを閉じることにより、データ線６ａから供給される画像信号Ｓ１、Ｓ２、…、Ｓｎを所定のタイミングで書き込む。
【００５７】
画素電極９ａを介して電気光学物質の一例としての液晶に書き込まれた所定レベルの画像信号Ｓ１、Ｓ２、…、Ｓｎは、対向基板に形成された対向電極との間で一定期間保持される。液晶は、印加される電圧レベルにより分子集合の配向や秩序が変化することにより、光を変調し、階調表示を可能とする。ノーマリーホワイトモードであれば、各画素の単位で印加された電圧に応じて入射光に対する透過率が減少し、ノーマリーブラックモードであれば、各画素の単位で印加された電圧に応じて入射光に対する透過率が増加され、全体として電気光学装置からは画像信号に応じたコントラストをもつ光が出射する。
【００５８】
ここで保持された画像信号がリークするのを防ぐために、画素電極９ａと対向電極との間に形成される液晶容量と並列に蓄積容量７０を付加する。
【００５９】
次に、図４及び図５を参照して、画素部の具体的な構成について説明する。図４において、電気光学装置のＴＦＴアレイ基板上には、マトリクス状に複数の透明な画素電極９ａ（点線部９ａ'により輪郭が示されている）が設けられており、画素電極９ａの縦横の境界に各々沿ってデータ線６ａ及び走査線３ａが設けられている。
【００６０】
また、半導体層１ａのうち図４中右上がりの斜線領域で示したチャネル領域１ａ'に対向するように走査線３ａが配置されており、走査線３ａはゲート電極を含む。このように、走査線３ａとデータ線６ａとの交差する個所には夫々、チャネル領域１ａ'に走査線３ａの一部がゲート電極として対向配置された画素スイッチング用のＴＦＴ３０が設けられている。
【００６１】
ここで、図６は、図５に示す、データ線６ａとＴＦＴ３０の半導体層１ａとの接続部分の構成をより詳細に示す断面図である。図５及び図６に示すように、データ線６ａは、その上面が平坦化された第２層間絶縁層４２を下地として形成されており、第２層間絶縁層４２を貫通するコンタクトホール８１内に形成されたデータ線６ａの一部が、第１層間絶縁層４１を貫通するコンタクトホール８２内から第１層間絶縁層４１の表面に連続的に形成された中継層７１ｂを介してＴＦＴ３０の高濃度ソース領域１ｄに接続されている。本実施形態では、データ線６ａは、例えばＡｌ（アルミニウム）含有材料、若しくはＡｌ単体を材料として用いて形成されている。また、中継層７１ｂは、好ましくは導電性のポリシリコン膜を用いて形成されている。
【００６２】
また、図５において、蓄積容量７０は、ＴＦＴ３０の高濃度ドレイン領域１ｅ及び画素電極９ａに接続された画素電位側容量電極としての下部容量電極７１と、固定電位側容量電極としての上部容量電極３００の一部とが、誘電体膜７５を介して対向配置されることにより形成されている。
【００６３】
図４及び図５に示すように、上部容量電極３００は、例えば金属又は合金を含む導電性の遮光膜からなり、上側遮光膜（内蔵遮光膜）の一例としてＴＦＴ３０の上側に設けられている。また、この上部容量電極３００は、固定電位側容量電極としても機能する。上部容量電極３００は、例えば、Ｔｉ（チタン）、Ｃｒ（クロム）、Ｗ（タングステン）、Ｔａ（タンタル）、Ｍｏ（モリブデン）、Ｐｄ（パラジウム）等の高融点金属のうちの少なくとも一つを含む、金属単体、合金、金属シリサイド、ポリシリサイド、これらを積層したもの等からなる。或いは、上部容量電極３００は、Ａｌ（アルミニウム）、Ａｇ（銀）等の他の金属を含んでもよい。但し、上部容量電極３００は、例えば導電性のポリシリコン膜等からなる第１膜と高融点金属を含む金属シリサイド膜等からなる第２膜とが積層された多層構造を持ってもよい。
【００６４】
他方、下部容量電極７１は、例えば導電性のポリシリコン膜からなり画素電位側容量電極として機能する。下部容量電極７１は、画素電位側容量電極としての機能の他、上側遮光膜としての上部容量電極３００とＴＦＴ３０との間に配置される、光吸収層或いは上側遮光膜の他の例としての機能を持ち、更に、画素電極９ａとＴＦＴ３０の高濃度ドレイン領域１ｅとを中継接続する機能を持つ。但し、下部容量電極７１も、上部容量電極３００と同様に、金属又は合金を含む単一層膜若しくは多層膜から構成してもよい。
【００６５】
容量電極としての下部容量電極７１と上部容量電極３００との間に配置される誘電体膜７５は、例えばＨＴＯ（High Temperature Oxide）膜、ＬＴＯ（Low Temperature Oxide）膜等の酸化シリコン膜、あるいは窒化シリコン膜等から構成される。蓄積容量７０を増大させる観点からは、膜の信頼性が十分に得られる限りにおいて、誘電体膜７５は薄い程良い。
【００６６】
また上部容量電極３００は、画素電極９ａが配置された画像表示領域からその周囲に延設され、定電位源と電気的に接続されて、固定電位とされる。係る定電位源としては、走査線駆動回路１０４やデータ線駆動回路１０１に供給される正電源や負電源の定電位源でもよいし、対向基板２０の対向電極２１に供給される定電位でも構わない。
【００６７】
一方、ＴＦＴ３０の下側には、下地絶縁膜１２を介して下側遮光膜１１ａが格子状に設けられている。
【００６８】
下側遮光膜１１ａは、ＴＦＴアレイ基板１０側から装置内に入射する戻り光からＴＦＴ３０のチャネル領域１ａ´及びその周辺を遮光するために設けられている。この下側遮光膜１１ａは、上側遮光膜の一例を構成する上部容量電極３００と同様に、例えば、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ、Ｐｄ等の高融点金属のうちの少なくとも一つを含む、金属単体、合金、金属シリサイド、ポリシリサイド、これらを積層したもの等からなる。更に、下側遮光膜１１ａについても、その電位変動がＴＦＴ３０に対して悪影響を及ぼすことを避けるために、上部容量電極３００と同様に、画像表示領域からその周囲に延設して定電位源に接続するとよい。
【００６９】
下地絶縁層１２は、下側遮光膜１１ａからＴＦＴ３０を層間絶縁する機能の他、ＴＦＴアレイ基板１０の全面に形成されることにより、ＴＦＴアレイ基板１０の表面の研磨時における荒れや、洗浄後に残る汚れ等で画素スイッチング用ＴＦＴ３０の特性の劣化を防止する機能を有する。
【００７０】
画素電極９ａは、下部容量電極７１を中継することにより、コンタクトホール８３及び８５を介して半導体層１ａのうち高濃度ドレイン領域１ｅに電気的に接続されている。尚、本実施形態では、上述したような各種機能を有する下部容量電極７１を利用すれば、層間距離が例えば２０００ｎｍ程度に長くても、両者間を一つのコンタクトホールで接続する技術的困難性を回避しつつコンタクトホール及び溝で両者間を良好に接続でき、画素開口率を高めること可能となり、コンタクトホール開孔時におけるエッチングの突き抜け防止にも役立つ。
【００７１】
図４及び図５に示すように、電気光学装置は、透明なＴＦＴアレイ基板１０と、これに対向配置される透明な対向基板２０とを備えている。ＴＦＴアレイ基板１０は、例えば石英基板、ガラス基板、シリコン基板からなり、対向基板２０は、例えばガラス基板や石英基板からなる。
【００７２】
ＴＦＴアレイ基板１０には、画素電極９ａが設けられており、その上側には、ラビング処理等の所定の配向処理が施された配向膜１６が設けられている。画素電極９ａは例えば、ＩＴＯ（Indium Tin Oxide）膜などの透明導電性膜からなる。また配向膜１６は例えば、ポリイミド膜などの有機膜からなる。
【００７３】
他方、対向基板２０には、その全面に渡って対向電極２１が設けられており、その下側には、ラビング処理等の所定の配向処理が施された配向膜２２が設けられている。対向電極２１は例えば、ＩＴＯ膜などの透明導電性膜からなる。また配向膜２２は、ポリイミド膜などの有機膜からなる。
【００７４】
対向基板２０には、格子状又はストライプ状の遮光膜を設けるようにしてもよい。このような構成を採ることで、上部容量電極３００として設けられた上側遮光膜と併せ、ＴＦＴアレイ基板１０側からの入射光のチャネル領域１ａ'ないしその周辺への侵入を阻止するのをより確実に阻止することができる。尚、対向基板２０上の遮光膜は、少なくとも外光が照射される面において反射率が高くなるように形成することにより、電気光学装置の温度上昇を防ぐ働きをする。
【００７５】
このように構成され、画素電極９ａと対向電極２１とが対面するように配置されたＴＦＴアレイ基板１０と対向基板２０との間には、液晶層５０が形成される。液晶層５０は、画素電極９ａからの電界が印加されていない状態で配向膜１６及び２２により所定の配向状態をとる。
【００７６】
図５において、画素スイッチング用ＴＦＴ３０は、ＬＤＤ（Lightly Doped Drain）構造を有しており、走査線３ａ、当該走査線３ａからの電界によりチャネルが形成される半導体層１ａのチャネル領域１ａ'、走査線３ａと半導体層１ａとを絶縁するゲート絶縁膜を含む絶縁膜２、半導体層１ａの低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃ、半導体層１ａの高濃度ソース領域１ｄ並びに高濃度ドレイン領域１ｅを備えている。
【００７７】
走査線３ａ上には、高濃度ソース領域１ｄへ通じるコンタクトホール８２及び高濃度ドレイン領域１ｅへ通じるコンタクトホール８３が各々開孔された第１層間絶縁層４１が形成されている。
【００７８】
第１層間絶縁層４１上には下部容量電極７１及び上部容量電極３００が形成されており、これらの上には、コンタクトホール８１及び８５が各々開孔された第２層間絶縁層４２が形成されている。
【００７９】
第２層間絶縁層４２上にはデータ線６ａが形成されており、これらの上には、下部容量電極７１へ通じるコンタクトホール８５が形成された第３層間絶縁層４３が形成されている。画素電極９ａは、このように構成された第３層間絶縁層４３の上面に設けられている。
【００８０】
尚、図４及び図５に示したように、蓄積容量７０、走査線３ａ、ＴＦＴ３０等の第２層間絶縁層４２下に存在する各種部材に応じて生じる段差は、第２層間絶縁層４２の表面を平坦化処理することで緩和されている。例えば、この平坦化はＣＭＰ（Chemical Mechanical Polishing）処理等の研磨処理、或いは有機ＳＯＧ(Spin On Glass)を用いることで実施される。但し、このように第２層間絶縁層４２に平坦化処理を施すのに代えて又は加えて、ＴＦＴアレイ基板１０、下地絶縁膜１２及び第１層間絶縁膜４１のうち少なくとも一つに溝を掘り、蓄積容量７０、走査線３ａ、ＴＦＴ３０等を埋め込むことによって平坦化処理を行うようにしてもよい。
【００８１】
＜１−３：周辺領域上の構成＞
以上説明したような画素部における構成は、図４に示すように、各画素部において共通である。図１及び図２を参照して説明した画像表示領域１０ａには、かかる画素部における構成が周期的に形成されていることになる。他方、このような電気光学装置では、画像表示領域１０ａの周囲に位置する周辺領域に、図１及び図２を参照して説明したように、走査線駆動回路１０４やデータ線駆動回路１０１等の駆動回路が形成されている。そして、これら走査線駆動回路１０４やデータ線駆動回路１０１は、例えば図７に示されるような複数のスイッチング素子としてのＴＦＴや配線等々から構成されている。ここに図７は、周辺領域上に形成されるスイッチング素子の一例たるＣＭＯＳ型のＴＦＴの実際的な構造を示す断面図である。
【００８２】
図７において、ＣＭＯＳ型ＴＦＴは、ｐチャネル型ＴＦＴ４０２ｐとｎチャネル型ＴＦＴ４０２ｎを含み、これらそれぞれは、半導体層４２０、ゲート絶縁膜を含む絶縁膜２、ゲート電極膜１１６、半導体層４２０のドレイン及びソースに接続される各種配線４２２ａから４２２ｃからなる。そして、図７においては、符号１２、４１、４２、及び４３等が示されていることから分かるように、当該ＣＭＯＳ型のＴＦＴ及びその上層の構築物は、図５に示した画素部における構成と同一の機会に形成されているものである。すなわち、半導体層４２０は、ＴＦＴ３０の半導体層１ａと同一の機会に形成されており、ゲート電極膜１１６は、走査線３ａと同一の機会に形成されている、などというようである。尚、図７に示す配線４２２ａから４２２ｃも、図５に示すデータ線６ａと同一の機会に形成されている。加えて、図７においては図示されていないが、図５における下部容量電極７１や上部容量電極３００と同一の機会に薄膜を形成し、これをもＣＭＯＳ型ＴＦＴの構成の一部として（例えば、配線として利用する等）よいことは言うまでもない。
【００８３】
このように、画素部における構成と周辺領域におけるＣＭＯＳ型ＴＦＴ等の各種の回路素子及び配線等々を同一の機会に形成する構成によれば、これらを別々に形成する態様に比べて、その製造工程の簡略化、或いは省略化等を達成することができる。
【００８４】
そして、本実施形態においては特に、このような回路素子としてのＣＭＯＳ型ＴＦＴの半導体層４２０と配線４２２ａから４２２ｃとは、画素部におけるＴＦＴ３０の半導体層１ａとデータ線６ａと同様、第１及び第２層層間絶縁層４１及び４２によって相互に層間絶縁されている。このような構成によれば、本発明に係る「上部層間絶縁層」は第２層間絶縁層４２に相当し、本発明に係る「下部層間絶縁層」は第１層間絶縁層４１に相当し、本発明に係る「上部導電層」は配線４２２ａから４２２ｃの各々に相当し、本発明に係る「下部導電層」は半導体層４２０に相当する。そして、第２層間絶縁層４２の表面から、第１及び第２層層間絶縁層４１及び４２を貫通して、半導体層４２０の表面に至るコンタクトホール１８３ａから１８３ｄが開孔されている。
【００８５】
ここに、図８は、配線４２２ａから４２２ｃと半導体層４２０との接続部分の構成をより詳細に示す断面図である。図８には、配線４２２ａから４２２ｃのいずれかに該当する配線４２２を示し、コンタクトホール１８３ａから１８３ｄのいずれかに該当するコンタクトホール１８３を示してある。図８に示すように、半導体層４２０の表面からコンタクトホール１８３内に連続的に、配線４２２の一部が形成されている。本実施形態において、コンタクトホール１８３は後述するような特徴的な製造方法によって形成されるため、配線４２２のコンタクトホール１８３内における断線不良を防止することができる。よって、このように走査線駆動回路１０４やデータ線駆動回路１０１における断線不良を防止することが可能であるため、本実施形態では、装置の信頼性が高い電気光学装置を実現することができる。
【００８６】
＜１−４：電気光学装置の製造方法＞
以下では、上述した実施形態の電気光学装置の製造プロセスについて、図９から図１３を参照して説明する。図９は、製造プロセスの各工程における図６に示す断面の構成を、順を追って示す工程図であり、図１０から図１３は、製造プロセスの各工程における図８に示す断面の構成を、順を追って示す工程図である。尚、以下においては、本実施形態において特徴的な、画素部のデータ線６ａ及びＴＦＴ３０の半導体層１ａとの接続部分の形成、及び周辺領域の配線４２２及び半導体層４２０の接続部分の形成についてのみ特に詳しく説明することとし、それ以外の走査線３ａ、半導体層１ａ、ゲート電極３ａ、蓄積容量７０やデータ線６ａ等の製造工程に関しては省略することとする。
【００８７】
先ず、画素部において、データ線６ａとＴＦＴの半導体層１ａとを電気的に接続するためのコンタクトホール８１及び８２の製造プロセスについて、図９を参照して説明する。
【００８８】
図９（ａ）において、ＴＦＴアレイ基板１０上に、下側遮光膜１１ａや下地絶縁層１２、ＴＦＴ３０が形成されている。そして、ＴＦＴ３０上に、第１層間絶縁層４１を、例えば、常圧又は減圧ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等によりＴＥＯＳガス等を用いてＮＳＧ（ノンシリケートガラス）やＢＰＳＧ（ボロンリンシリケートガラス）等のシリケートガラス膜として形成する。
【００８９】
その後、図９（ｂ）において、例えばドライエッチング法により、第１層間絶縁層４１を貫通するコンタクトホール８２を開孔し、コンタクトホール８２内から第１層間絶縁層４１の表面に連続的に、例えばポリシリコン膜を成膜し、このポリシリコン膜を導電化した後、例えばフォトリソグラフィ法及びエッチング法によりパターニングして、中継層７１ｂを形成する。尚、コンタクトホール８２の径Ｒ４は、例えば１．５［μｍ］程度である。
【００９０】
続いて、図９（ｃ）において、第１層間絶縁層４１上に、例えば常圧又は減圧ＣＶＤ法等によりＮＳＧやＢＰＳＧ等のシリケートガラス膜として、第２層間絶縁層４２を形成した後、例えばドライエッチング法又はウエットエッチング法に加えてドライエッチング法により、第２層間絶縁層４２を貫通し中継層７１ｂの表面に至るコンタクトホール８１を開孔する。尚、コンタクトホール８１の径Ｒ３は、例えば２．５［μｍ］程度である。
【００９１】
ここで、第１層間絶縁層４１又は第２層間絶縁層４２を、ＢＰＳＧ膜として形成した場合には、第１層間絶縁層４１と第２層間絶縁層４２の界面の膜質が不安定となっている。
【００９２】
しかしながら、第２層間絶縁層４２を貫通するコンタクトホール８１を開孔する際に、第２層間絶縁層４２のデポ初期の不安定な膜質部にウエットエッチング液を曝さないようにすることにより、該界面にえぐれが生じるのを防止することができる。
【００９３】
その後、第２層間絶縁層４２の表面に、例えばスパッタリング法により、例えばデータ線６ａを形成するための材料膜を成膜し、例えばフォトリソグラフィ法及びエッチング法によりパターニングしてデータ線６ａを形成する。
【００９４】
次に、周辺領域において、配線４２２と半導体層４２０とを電気的に接続するためのコンタクトホール１８３の製造プロセスについて、図１０から図１３を参照して説明する。
【００９５】
先ず、図１０（ａ）において、ＴＦＴアレイ基板１０上に、下地絶縁層１２やｐチャネル型ＴＦＴ４０２ｐ及びｎチャネル型ＴＦＴ４０２ｎが形成され、更には、ｐチャネル型ＴＦＴ４０２ｐ及びｎチャネル型ＴＦＴ４０２ｎ上に、第１層間絶縁層４１及び第２層間絶縁層４２が形成されている。この状態で、第２層間絶縁層４２上に、例えばレジスト８００ａを形成して、該レジスト８００ａをフォトリソグラフィ法を用いてパターニングして、コンタクトホール１８３の形成位置に対応する個所に、開口部８００ａｂを形成する。尚、開口部８００ａｂの径Ｒ１は例えば４．５［μｍ］程度である。
【００９６】
その後、図１０（ｂ）において、レジスト８００ａの開口部８００ａｂを介して、第１層間絶縁層４１及び第２層間絶縁層４２に対して第１のエッチング処理を行って第１の穴１８５ａを開孔する。ここで、第１のエッチング処理は、第１の穴１８５ａの初期穴をウエットエッチング法により開孔し、このように開孔した初期穴をドライエッチング法により掘り進めることによって行う。或いは、第１のエッチング処理をドライエッチング法により行う。このようにして開孔された第１の穴１８５ａの底部は第１層間絶縁層４１内に位置すると共に、第１の穴１８５ａの側壁の一部は、第１層間絶縁層４１及び第２層間絶縁層４２の界面に位置する。
【００９７】
そして、第１の穴１８５ａにおける、第１層間絶縁層４１と第２層間絶縁層４２との界面に位置する側壁の一部は、基板面に垂直な方向に指向性を有するドライエッチング法により形成される。よって、第１層間絶縁層４１又は第２層間絶縁層４２が、例えばＢＰＳＧ膜のように、デポ初期の膜質が不安定な膜によって形成される場合も、第１の穴１８５ａにおける、第１層間絶縁層４１と第２層間絶縁層４２との界面に位置する側壁の一部にえぐれが生じるのを防止することが可能となる。
【００９８】
また、第１の穴１８５ａの径は、開口部８００ａの径Ｒ１に対応して例えば４．５［μｍ］程度で形成されると共に、第１のエッチング処理における処理時間を調整することにより、第１の穴１８５ａの深さＤ１を例えば１．０［μｍ］程度として形成する。これにより、アスペクト比は１／４程度となる。尚、本実施形態では、アスペクト比は、後述するように第１の穴１８５ａ内におけるレジスト８００ｂの厚みａ１を確保するために、１／４以下の値とするのが好ましい。
【００９９】
続いて、図１１（ａ）において、第２層間絶縁層４２の表面に、本発明に係る「保護膜」に相当するレジスト８００ｂを形成し、該レジスト８００ｂをフォトリソグラフィ法を用いてパターニングすることにより、レジスト８００ｂの表面から第１の穴１８５ａの底部に至る小穴１８６を開孔する。尚、小穴１８６の径Ｒ２は、例えば１．５［μｍ］程度である。
【０１００】
小穴１８６の形成後、第１の穴１８５ａにおける第１層間絶縁層４１と第２層間絶縁層４２との界面に位置する側壁の一部に加えて、第２層間絶縁層４２の表面は、レジスト８００ｂによって覆われた状態となる。ここで、上述したように第１の穴１８５ａを形成する際にアスペクト比を調整することにより、第１の穴１８５ａ内に形成されたレジスト８００ｂの厚みａ１を、後述する第２のエッチング処理におけるエッチャントのしみ込みによって、第１の穴１８５ａにおいて、第１層間絶縁層４１と第２層間絶縁層４２との界面に位置する側壁の一部にえぐれが生じるのを防止することが可能な値、例えば１．７５［μｍ］程度として、確保することが可能となる。尚、このようなレジスト８００ｂの厚みａ１は、１．０［μｍ］以上とするのが好ましい。
【０１０１】
その後、図１１（ｂ）において、第１層間絶縁層４１に対して、ウエットエッチング法、又はドライエッチング法に加えてウエットエッチング法を用いて第２のエッチング処理を行い、レジスト８００ｂの小穴１８６内に露出した第１の穴１８５ａの底部から第１層間絶縁層４１及び絶縁膜２を貫通する第２の穴１８５ｂを開孔する。これにより、第２層間絶縁層４２の表面から、第２層間絶縁層４２及び第１層間絶縁層４１を貫通して、半導体層４２０の表面に至るコンタクトホール１８３を形成する。
【０１０２】
ここで、第２のエッチング処理では、例えば枚葉式の装置を用いてウエットエッチング法を行う。或いは、例えば第２の穴１８５ｂの初期穴をドライエッチング法により開孔し、このように開孔した初期穴をウエットエッチング法によって掘り進めることによって第２の穴１８５ｂを開孔する。この際、第１の穴１８５ａにおける第１層間絶縁層４１と第２層間絶縁層４２との界面に位置する側壁の一部はレジスト８００ｂによって保護されている。従って、第１層間絶縁層４１又は第２層間絶縁層４２が、例えばＢＰＳＧ膜のように、デポ初期の膜質が不安定な膜によって形成される場合も、第１層間絶縁層４１及び第２層間絶縁層４２の界面にエッチャントがしみ込んで、該界面にえぐれが生じるのを防止することができる。
【０１０３】
また、第２のエッチング処理において、好ましくは、第１の穴１８５ａの底部とレジスト８００ｂとの接触部から第１の穴１８５ａの側壁とレジスト８００ｂとの接触部に、エッチャントがしみ込まないように、ウエットエッチング法による処理時間を調整する。更には、上述したように枚様式の装置を用いることによっても、より確実に、第１の穴１８５ａの底部とレジスト８００ｂとの接触部から第１の穴１８５ａの側壁とレジスト８００ｂとの接触部に、エッチャントがしみこむのを防止することができる。
【０１０４】
また、上述したように、第１の穴１８５ａ内に形成されたレジスト８００ｂの厚みａ１を調整することにより、第２のエッチング処理の後、第１の穴１８５ａの底部を、図１１（ａ）を参照して説明した工程において発生する、小穴１８６と第１の穴１８５ａとの合わせずれ分ｂ１、例えば０．２［μｍ］から０．３［μｍ］程度、少なくとも残すことができる。
【０１０５】
図１２には、第２のエッチング処理の後、第１の穴１８５ａの底部の厚みが、前述の値ｂ１より小さくなる場合の構成を示してある。第１の穴１８５ａの底部の厚みが、前述の値ｂ１より小さくなると、第１の穴１８５ａの底部とレジスト８００ｂとの接触部から第１の穴１８５ａの側壁とレジスト８００ｂとの接触部にエッチャントがしみ込んで、図１２に示すように、第１の穴１８５ａにおいて、第１層間絶縁層４１と第２層間絶縁層４２との界面に位置する側壁の一部にえぐれが生じる恐れがある。
【０１０６】
よって、第２のエッチング処理におけるウエットエッチング法による処理時間を調整したり、枚様式の装置を用いたりすることに加えて、第１の穴１８５ａの底部を前述の値ｂ１とすることで、このようなえぐれが生じるのを確実に防止することができる。
【０１０７】
図１１（ｂ）に示す第２の穴の径は、小穴の径Ｒ２に対応して例えば１．５［μｍ］程度となる。ここで、第１層間絶縁層４１をＮＳＧ膜として形成し、第２層間絶縁層４２をＢＰＳＧ膜として形成した場合には、第１層間絶縁層４１の方が第２層間絶縁層４２と比較して、ウエットエッチング法におけるエッチングレートが大きくなる。この場合にも、第２の穴１８５ｂの径を、第１の穴１８５ａの径より小さい値として開孔することが可能となる。
【０１０８】
その後、図１３において、第２層間絶縁層４２の表面からレジスト８００ｂを除去した後、画素部におけるデータ線６ａと同様に、第２層間絶縁層４２の表面に配線４２２を形成する。
【０１０９】
よって、図１３に示すように、第１層間絶縁層４１と第２層間絶縁層４２との界面に位置する側壁の一部にえぐれが生じていない状態にあるコンタクトホール１８３内に、配線４２２の一部が形成される。また、第２の穴１８５ｂの径を、第１の穴１８５ａの径より小さい値とすることにより、コンタクトホール１８３内における配線４２２のカバレージを向上させることができる。よって、コンタクトホール１８３内における配線４２２の断線不良を防止することができ、電気光学装置の製造工程における歩留まりを向上させることが可能となる。
【０１１０】
尚、本実施形態では、配線４２２を、コンタクトホール１８３内から第２層間絶縁層４２上に連続的に形成する代わりに、コンタクトホール１８３内に導電膜を成膜してプラグを形成し、このプラグに接続されるように配線４２２を形成するようにしてもよい。
【０１１１】
＜２：第２実施形態＞
次に、本発明の電気光学装置に係る第２実施形態について説明する。第２実施形態において、電気光学装置は、第１実施形態と比較して図８を参照して説明したコンタクトホール１８３の構成が異なる。よって、以下では、電気光学装置の構成及び製造方法について、第１実施形態と異なる点についてのみ、図１４及び図１５を参照して説明する。ここに、図１４は、周辺領域におけるコンタクトホール１８３の構成をより詳細に示す断面図であり、図１５は、製造プロセスの各工程における図１４に示す断面の構成を、順を追って示す工程図である。尚、第１実施形態と同様の構成については同一の符号を付して示し、重複する説明は省略する。
【０１１２】
第２実施形態において、コンタクトホール１８３は後述するような特徴的な製造方法によって形成されるため、図１４に示すように、コンタクトホール１８３の側壁には、第１層間絶縁層４１及び第２層間絶縁層４２の界面を保護する保護膜８００ｃが残されている。保護膜８００ｃは、例えば酸化膜、ポリシリコン膜、若しくは窒化膜として形成される。
【０１１３】
次に、図１５を参照して、第２実施形態における電気光学装置の製造方法について説明する。
【０１１４】
図１５（ａ）において、第１層間絶縁層４１及び第２層間絶縁層４２に第１の穴１８５ａが形成された状態で、第２層間絶縁層４２の表面に保護膜８００ｃを形成する。
【０１１５】
続いて図１５（ｂ）において、保護膜８００ｃを、基板面に垂直な方向に指向性を有するドライエッチング法により全面エッチングして保護膜８００ｃの表面から第１の穴１８５ａの底部に至る小穴１８６を開孔する。
【０１１６】
その後、図１５（ｃ）において、第２のエッチング処理でウエットエッチング法を第１層間絶縁層４１に対して行い、保護膜８００ｃの小穴１８６内に露出した第１の穴１８５ａの底部から第１層間絶縁層４１及び絶縁膜２を貫通する第２の穴１８５ｂを開孔する。尚、図１５（ｂ）と図１５（ｃ）に示したように、第１の穴１８５ａ内に形成された保護膜８００ｃの側壁は、全面エッチング及び第２のエッチング処理を行うと、第１の穴１８５ａに向かって後退することとなる。
【０１１７】
ここで、レジスト８００ｂと比較して、第１の穴１８５ａの側壁及び底部と、保護膜８００ｃとの密着性は良好である。よって、第２の穴１８５ｂを開孔する際に、第１の穴１８５ａの底部と保護膜８００ｃとの接触部から第１の穴１８５ａの側壁と保護膜８００ｃとの接触部に、エッチャントがしみ込むのをより確実に防止することが可能となる。よって、第１の穴１８５ａにおける第１層間絶縁層４１と第２層間絶縁層４２との界面に位置する側壁の一部にエッチャントがしみ込んで、該界面にえぐれが生じるのを防止することができる。
【０１１８】
続いて、コンタクトホール１８３内から保護膜８００ｃの上に連続的に、配線４２２を形成する。従って、保護膜８００ｃを除去しなくても済むため、電気光学装置の製造工程における工程数を削減することが可能となる。
【０１１９】
＜３；電子機器＞
次に、上述した電気光学装置である液晶装置を各種の電子機器に適用する場合について説明する。
【０１２０】
＜３−１：プロジェクタ＞
まず、この液晶装置をライトバルブとして用いたプロジェクタについて説明する。図１６は、プロジェクタの構成例を示す平面配置図である。この図に示されるように、プロジェクタ１１００内部には、ハロゲンランプ等の白色光源からなるランプユニット１１０２が設けられている。このランプユニット１１０２から射出された投射光は、ライトガイド１１０４内に配置された４枚のミラー１１０６および２枚のダイクロイックミラー１１０８によってＲＧＢの３原色に分離され、各原色に対応するライトバルブとしての液晶パネル１１１０Ｒ、１１１０Ｂおよび１１１０Ｇに入射される。
【０１２１】
液晶パネル１１１０Ｒ、１１１０Ｂおよび１１１０Ｇの構成は、上述した液晶装置と同等であり、画像信号処理回路から供給されるＲ、Ｇ、Ｂの原色信号でそれぞれ駆動されるものである。そして、これらの液晶パネルによって変調された光は、ダイクロイックプリズム１１１２に３方向から入射される。このダイクロイックプリズム１１１２においては、ＲおよびＢの光が９０度に屈折する一方、Ｇの光が直進する。したがって、各色の画像が合成される結果、投射レンズ１１１４を介して、スクリーン等にカラー画像が投写されることとなる。
【０１２２】
ここで、各液晶パネル１１１０Ｒ、１１１０Ｂおよび１１１０Ｇによる表示像について着目すると、液晶パネル１１１０Ｇによる表示像は、液晶パネル１１１０Ｒ、１１１０Ｂによる表示像に対して左右反転することが必要となる。
【０１２３】
なお、液晶パネル１１１０Ｒ、１１１０Ｂおよび１１１０Ｇには、ダイクロイックミラー１１０８によって、Ｒ、Ｇ、Ｂの各原色に対応する光が入射するので、カラーフィルタを設ける必要はない。
【０１２４】
＜３−２：モバイル型コンピュータ＞
次に、液晶装置を、モバイル型のパーソナルコンピュータに適用した例について説明する。図１７は、このパーソナルコンピュータの構成を示す斜視図である。図において、コンピュータ１２００は、キーボード１２０２を備えた本体部１２０４と、液晶表示ユニット１２０６とから構成されている。この液晶表示ユニット１２０６は、先に述べた液晶装置１００５の背面にバックライトを付加することにより構成されている。
【０１２５】
＜３−３；携帯電話＞
さらに、液晶装置を、携帯電話に適用した例について説明する。図１８は、この携帯電話の構成を示す斜視図である。図において、携帯電話１３００は、複数の操作ボタン１３０２とともに、反射型の液晶装置１００５を備えるものである。この反射型の液晶装置１００５にあっては、必要に応じてその前面にフロントライトが設けられる。
【０１２６】
尚、図１６から図１８を参照して説明した電子機器の他にも、液晶テレビや、ビューファインダ型、モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルを備えた装置等などが挙げられる。そして、これらの各種電子機器に適用可能なのは言うまでもない。
【０１２７】
本発明は、上述した実施形態に限られるものではなく、請求の範囲及び明細書全体から読み取れる発明の要旨或いは思想に反しない範囲で適宜変更可能であり、そのような変更を伴う半導体装置及びその製造方法、このような半導体装置を備えてなる電気光学装及びその製造方法、並びに該電気光学装置を備えてなる電子機器もまた本発明の技術的範囲に含まれるものである。
【図面の簡単な説明】
【０１２８】
【図１】本発明の実施形態に係る電気光学装置の全体構成を示す平面図である。
【図２】図１のＨ−Ｈ’断面図である。
【図３】電気光学装置の画像表示領域を構成するマトリクス状に形成された複数の画素部における各種素子、配線等の等価回路である。
【図４】データ線、走査線、画素電極等が形成されたＴＦＴアレイ基板の相隣接する複数の画素群の平面図である。
【図５】図４のＡ−Ａ´断面図である。
【図６】データ線とＴＦＴの半導体層との接続部分の構成をより詳細に示す断面図である。
【図７】周辺領域上に形成されるスイッチング素子の一例たるＣＭＯＳ型のＴＦＴの実際的な構造を示す断面図である。
【図８】周辺領域上に形成される配線と半導体層との接続部分の構成をより詳細に示す断面図である。
【図９】本発明の実施形態に係る製造プロセスの各工程における図６に示す断面の構成を、順を追って示す工程図である。
【図１０】本発明の実施形態に係る製造プロセスの各工程における図８に示す断面の構成を、順を追って示す工程図（その１）である。
【図１１】製造プロセスの各工程における図８に示す断面の構成を、順を追って示す工程図（その２）である。
【図１２】第２のエッチング処理の後、第１の穴に生じるえぐれの構成の一例を示す断面図である。
【図１３】製造プロセスの各工程における図８に示す断面の構成を、順を追って示す工程図（その３）である。
【図１４】第２実施形態の周辺領域におけるコンタクトホールの構成をより詳細に示す断面図である。
【図１５】第２実施形態の製造プロセスの各工程における図１４に示す断面の構成を、順を追って示す工程図である。
【図１６】液晶装置を適用した電子機器の一例たるプロジェクタの構成を示す平面図である。
【図１７】液晶装置を適用した電子機器の一例たるパーソナルコンピュータの構成を示す斜視図である。
【図１８】液晶装置を適用した電子機器の一例たる携帯電話の構成を示す斜視図である。
【符号の説明】
【０１２９】
１０…ＴＦＴアレイ基板、４１…第１層間絶縁層、４２…第２層間絶縁層、４３…第３層間絶縁層、１８３、１８３ａ、１８３ｂ、１８３ｃ、１８３ｄ…コンタクトホール、４２０…半導体層、４２２、４２２ａ、４２２ｂ、４２２ｃ…配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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