(57)【要約】【課題】キャパシタの容量を増加させるために円筒型ストレージノードの高さを高くした場合であっても、円筒型ストレージノードの間でショートの発生を回避することが可能な構造を備える半導体装置を提供する。【解決手段】ストレージノード３４Ａの上端部外周縁には、この外周縁を取囲むようにシリコン窒化膜からなる絶縁部材５４Ａが設けられている。【選択図】        図２
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【特許請求の範囲】
【請求項１】
下部電極、誘電体膜、および上部電極を有する容量素子を備える半導体装置であって、
前記下部電極は、上方に延びる柱状部材を有し、
前記柱状部材の上端部外周縁に、この外周縁を取囲むように絶縁部材が設けられている、半導体装置。
【請求項２】
前記容量素子が斜め格子状に複数配設され、
斜め方向において相互に隣接する前記下部電極の前記絶縁部材同士が連結するように設けられる、請求項１に記載の半導体装置。
【請求項３】
前記柱状部材は、その構成部材が外側にのみ設けられた中空円筒型状である、請求項１または２に記載の半導体装置。
【請求項４】
前記柱状部材は、内部がその構成部材により満たされた密実円柱形状である、請求項１または２に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体装置に関し、より特定的には、容量素子を備える半導体装置の構造に関する。
【０００２】
【従来の技術】
微細化が進んだＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）においては、容量素子であるキャパシタの容量を増大させるために、円筒型キャパシタ構造の採用が増加している。このような、円筒型キャパシタ構造を採用したＤＲＡＭを開示するものとして、下記の特許文献１〜４が挙げられる。
【０００３】
【特許文献１】
特開平１１−２９７９６０号公報
【０００４】
【特許文献２】
特開平１１−３１７５０４号公報
【０００５】
【特許文献３】
特開平１１−０１７１４４号公報
【０００６】
【特許文献４】
特開平１１−２３３７４０号公報
【０００７】
【発明が解決しようとする課題】
しかしながら、上記円筒型キャパシタ構造を採用したＤＲＡＭにおいては、円筒型状のストレージノード（下部電極）の高さが高くなるほど（キャパシタの容量が増加するほど）機械的強度は低下するため、ストレージノードが倒れたり折れたりして、隣接するストレージノードとの間でショートを引き起こすことが考えられる。
【０００８】
ＤＲＡＭにおいては、ストレージノードの間でショートが発生すると、ビット線不良、ペアビット線不良となる。これらの不良の発生は、ある程度以下の不良発生であれば、冗長回路にて救済することができる。しかし、予定以上の不良発生になると、冗長回路にて救済することができなくなり、典型的な機能不良となり、半導体装置の製造工程における歩留まりを低下させる結果となる。
【０００９】
このような、円筒型のストレージノードの倒れ等の発生を回避するために、ストレージノードの外側において円筒下端部から所定高さまでを酸化膜で覆い、この酸化膜でストレージノードの下端部領域を支持する構造が考えられる。しかし、この構造の場合には、酸化膜で支持されたストレージノードの部分は、誘電体膜およびセルプレートでは覆われないため、キャパシタとしては機能しない領域となる。その結果、キャパシタの容量を低下させることになる。ＤＲＡＭにおいてキャパシタの容量の低下は、リフレッシュ特性をはじめとするデバイス特性の劣化の要因となる。
【００１０】
したがって、この発明は上記課題を解決するためになされたものであり、キャパシタの容量を増加させるために柱状部材からなるストレージノードの高さを高くした場合であっても、ストレージノードの間でショートの発生を回避することが可能な構造を備える半導体装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記課題を解決するため、この発明に基づいた半導体装置においては、下部電極、誘電体膜、および上部電極を有する容量素子を備える半導体装置であって、上記下部電極は、上方に延びる柱状部材を有し、上記柱状部材の上端部外周縁に、この外周縁を取囲むように絶縁部材を設けたものである。
【００１２】
上記構成によれば、柱状部材からなる下部電極が、倒れたり折れたりした場合であっても、柱状部材の上端部外周縁に絶縁部材が設けられていることにより、隣接する下部電極との間で電気的な接触を回避することが可能になる。その結果、隣接する下部電極の間でのショートの発生を防ぐことが可能になる。
【００１３】
【発明の実施の形態】
以下、この発明に基づいた一例である、各実施の形態における半導体装置およびその製造方法について図を参照して説明する。
【００１４】
（実施の形態１）
図１〜図１０を参照して、実施の形態１における半導体装置１００およびその製造方法について説明する。なお、図１は、本実施の形態における半導体装置１００の部分平面図、図２（Ａ）は図１中ＩＩ（Ａ）−ＩＩ（Ａ）線矢視断面図、図２（Ｂ）は図１中ＩＩ（Ｂ）−ＩＩ（Ｂ）線矢視断面図である。
【００１５】
また、図３〜図１０は、本実施の形態における半導体装置の製造方法を示す断面図であり、（Ａ）は、図１中ＩＩ（Ａ）−ＩＩ（Ａ）線矢視断面に対応する工程断面図であり、（Ｂ）は、図１中ＩＩ（Ｂ）−ＩＩ（Ｂ）線矢視断面に対応する工程断面図である。
【００１６】
なお、（Ａ）−（Ａ）線方向は、ワードラインが延びる方向に一致し、（Ｂ）−（Ｂ）線方向は、ビットラインが延びる方向に一致する。以下の各実施の形態においても同様とする。
【００１７】
（半導体装置１００の構成）
図１および図２を参照して、この半導体装置１００は、ＤＲＡＭを構成している。シリコン半導体基板１の上には、活性領域を規定するために素子分離絶縁膜２１が設けられている。また、シリコン半導体基板１、および素子分離絶縁膜２１の上の所定領域には、ゲート酸化膜（図示省略）を介在して、ドープトポリシリコン層３１、タングステンシリサイド層６、シリコン酸化膜２６、およびシリコン窒化膜５１，５２の積層構造からなるゲート電が極設けられている。ゲート電極の側壁は、サイドウォール絶縁膜５により覆われている。
【００１８】
複数のゲート電極は、シリコン酸化膜からなる第１層間絶縁膜２２に覆われ、所定領域に、不純物が導入されたポリシリコン（以下、ドープトポリシリコンという。）からなるコンタクトプラグ３２が設けられている。第１層間絶縁膜２２の上には、それぞれシリコン酸化膜からなる第２層間絶縁膜２３および第３層間絶縁膜２４が設けられている。第２層間絶縁膜２３および第３層間絶縁膜２４には、選択されたコンタクトプラグ３２に接続されるストレージノード（下部電極）コンタクトプラグ３３が設けられている。なお、第２層間絶縁膜２３と第３層間絶縁膜２４との間の所定領域には、ビット線４が埋め込まれている。
【００１９】
第３層間絶縁膜２４の上には、ストレージノードコンタクトプラグ３３に接続し、キャパシタの下部電極を構成する柱状部材としての中空円筒形状のドープトポリシリコンからなるストレージノード３４Ａが複数設けられている。また、ストレージノード３４Ａの上端部外周縁には、この外周縁を取囲むようにシリコン窒化膜からなる絶縁部材５４Ａが、外方に向けて張出すように設けられている。また、第３層間絶縁膜２４の上において、ストレージノード３４Ａの底部は、シリコン窒化膜５３により分離されている。
【００２０】
本実施の形態において、このストレージノード３４Ａは、図１の部分平面図に示すように、斜め格子状（千鳥格子状）に規則的に配列されている。なお、ストレージノード３４Ａの配列はあくまでも一例であり、本配列に限定されるものではない。
【００２１】
ストレージノード３４Ａおよび絶縁部材５４Ａの露出する外表面を覆うように誘電体膜６０が設けられ、さらに誘電体膜６０を覆うようにセルプレート（上部電極）７０が設けられている。ストレージノード３４Ａ、誘電体膜６０、およびセルプレート（上部電極）７０により容量素子としてのキャパシタが構成される。
【００２２】
（半導体装置１００の製造方法）
次に、図３〜図１０を参照して、上記構成からなる半導体装置１００の製造方法について説明する。なお、第２層間絶縁膜２３および第３層間絶縁膜２４にコンタクトプラグ３３を形成するまでの製造方法は、従来公知である製造方法を採用することが可能であるため、ここでの説明は省略する（以下に示す、各実施の形態における製造方法においても同様に省略する）。
【００２３】
まず、図３を参照して、第３層間絶縁膜２４の上にシリコン窒化膜５３をＣＶＤ法により成膜する。その後、シリコン窒化膜５３の上に、所定厚さのシリコン酸化膜２５をＣＶＤ法により成膜する。次に、図４を参照して、シリコン酸化膜２５の所定領域に、写真製版技術およびドライエッチング処理を施して、コンタクトホール２５ｈを形成する。このとき、シリコン窒化膜５３は、高アスペクトのシリコン酸化膜２５をエッチングする際の、エッチングストッパ膜として作用する。
【００２４】
次に、図５を参照して、シリコン酸化膜２５の表面およびコンタクトホール２５ｈの内部を覆うように、ドープトポリシリコン３４をＣＶＤ法により成膜する。その後、このドープトポリシリコン３４の表面を覆い、また、ドープトポリシリコン３４で覆われたコンタクトホール２５ｈの内部を埋め込むように、シリコン酸化膜２７をＣＶＤ法により形成する。その後、図６に示すように、シリコン酸化膜２５、シリコン酸化膜２７およびドープトポリシリコン３４に対してＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）処理を施してシリコン酸化膜２５上に存在するドープトポリシリコン３４を除去する。
【００２５】
次に、図７を参照して、シリコン酸化膜２５およびシリコン酸化膜２７に対してウエットエッチングを施す。ここで、このエッチング処理としては、エッチング処理剤に対する処理速度が、シリコン酸化膜２５よりもシリコン酸化膜２７に対するウエットエッチングの方が十分遅くなるように、シリコン酸化膜２５およびシリコン酸化膜２７のそれぞれの材料が選択されるものとする。これにより、図７に示すように、シリコン酸化膜２５の方がシリコン酸化膜２７よりも多くエッチングされ、シリコン酸化膜２５にリセス（ｈ）が形成されることになる。
【００２６】
次に、図８を参照して、シリコン酸化膜２５、ドープトポリシリコン３４、およびシリコン酸化膜２７を覆うように、シリコン窒化膜５４をＣＶＤ法により形成する。その後、図９に示すように、シリコン窒化膜５４に対して全面エッチバック処理を施す。これにより、ドープトポリシリコン３４の上端部外周縁に、この外周縁を取囲むようにシリコン窒化膜５４からなるサイドウォール形状の絶縁部材５４Ａが形成される。
【００２７】
次に、図１０に示すように、ウエットエッチングによりシリコン酸化膜２５およびシリコン酸化膜２７を同時に除去する。このとき、シリコン酸化膜２５およびシリコン酸化膜２７のエッチング処理速度は異なるが、シリコン酸化膜２５のエッチングには、シリコン窒化膜５３がエッチングストッパとして作用し、シリコン酸化膜２７のエッチングには、ドープトポリシリコン３４がエッチングストッパとして作用する。これにより、その構成部材が外側にのみ設けられた中空円筒型状のストレージノード３４Ａが完成する。その後、誘電体膜６０、およびセルプレート（上部電極）７０を形成する。これにより、図２に示す半導体装置１００が完成する。
【００２８】
（作用・効果）
以上、本実施の形態における半導体装置１００およびその製造方法によれば、中空円筒型状のストレージノード３４Ａが、倒れたり折れたりした場合であっても、ストレージノード３４Ａの上端部外周縁にサイドウォール形状の絶縁部材５４Ａが設けられていることにより、隣接するストレージノード３４Ａとの間で電気的な接触を回避することが可能になる。その結果、ビット線不良、ペアビット線不良の発生を回避させて、半導体装置の製造工程における歩留まりの向上を図ることが可能になる。
【００２９】
また、ストレージノード３４Ａの筒状部全体をキャパシタとして寄与させることができ、さらに、ストレージノード３４Ａの高さを高くすることも可能となるため、ＤＲＡＭのキャパシタ容量の増加を図ることが可能になる。
【００３０】
（実施の形態２）
次に、図１１〜図１５を参照して、実施の形態２における半導体装置２００およびその製造方法について説明する。なお、図１１は、本実施の形態における半導体装置２００の部分平面図、図１２（Ａ）は図１１中ＸＩＩ（Ａ）−ＸＩＩ（Ａ）線矢視断面図、図１２（Ｂ）は図１１中ＸＩＩ（Ｂ）−ＸＩＩ（Ｂ）線矢視断面図である。
【００３１】
また、図１３〜図１５は、本実施の形態における半導体装置の製造方法を示す断面図であり、（Ａ）は、図１１中ＸＩＩ（Ａ）−ＸＩＩ（Ａ）線矢視断面に対応する工程断面図であり、（Ｂ）は、図１１中ＸＩＩ（Ｂ）−ＸＩＩ（Ｂ）線矢視断面に対応する工程断面図である。
【００３２】
なお、本実施の形態２における半導体装置２００において、上記実施の形態１と同一または相当部分については同一の参照番号を図中に付して、重複する説明は繰返さず、特徴的部分についてのみ詳細に説明する。
【００３３】
（半導体装置２００の構成）
図１１および図１２を参照して、この半導体装置２００の特徴的構成は、上記半導体装置１００のストレージノード３４Ａに設けられた絶縁部材５４Ａと同じ機能を有する絶縁部材５４Ｂがストレージノード３４Ａの上端部外周縁に設けられているが、図１１および図１２（Ａ）の平面図に表れるように、斜め格子状に複数配設されたストレージノード３４Ａにおいて、斜め方向において相互に隣接するストレージノード３４Ａの絶縁部材５４Ｂが連結するように設けられていることを特徴としている。
【００３４】
（半導体装置２００の製造方法）
次に、図１３〜図１５を参照して、上記構成からなる半導体装置２００の製造方法について説明する。なお、シリコン酸化膜２５にリセス（ｈ）が形成されるまでの工程（図３〜図７）は、上記半導体装置１００の製造方法と同じである。
【００３５】
図１３を参照して、シリコン酸化膜２５、ドープトポリシリコン３４、およびシリコン酸化膜２７を覆うように、シリコン窒化膜５４をＣＶＤ法により形成する。この場合、図１３（Ａ）に示すワード線が延びる方向に沿って見た断面においては、同断面図に示すように、隣接するドープトポリシリコン３４の間のシリコン窒化膜５４が連結するように、実施の形態１の場合よりもシリコン窒化膜５４を厚く成膜する。このとき、図１３（Ｂ）に示すビット線が延びる方向に沿って見た断面においては、ドープトポリシリコン３４の間のシリコン窒化膜５４が連結していないことが重要である。
【００３６】
次に、図１４に示すように、シリコン窒化膜５４に対して全面エッチバック処理を施す。これにより、ドープトポリシリコン３４の上端部外周縁に、この外周縁を取囲むようにシリコン窒化膜５４からなるサイドウォール形状の絶縁部材５４Ｂが形成される。なお、本実施の形態の場合、実施の形態１の場合よりも厚くシリコン窒化膜５４が成膜されている結果、図１３（Ａ）に示す断面部分においては、サイドウォール形状の絶縁部材５４Ｂが連結した状態となる。
【００３７】
次に、図１５に示すように、上記実施の形態１の場合と同様に、ウエットエッチングによりシリコン酸化膜２５およびシリコン酸化膜２７を同時に除去する。これにより、その構成部材が外側にのみ設けられた中空円筒型状のストレージノード３４Ａが完成する。なお、図１５（Ａ）に示す断面部分のサイドウォール形状の絶縁部材５４Ｂが連結された下方領域のシリコン酸化膜２５は、周囲からのエッチング剤の回り込みにより、十分除去される。その後、誘電体膜６０、およびセルプレート（上部電極）７０を形成する。これにより、図１２に示す半導体装置２００が完成する。
【００３８】
（作用・効果）
以上、本実施の形態における半導体装置２００およびその製造方法によれば、上記実施の形態１の場合と同様の作用効果を得ることができる。さらに、本実施の形態２の場合における半導体装置２００においては、斜め方向において相互に隣接するストレージノード３４Ａの絶縁部材５４Ｂが連結するように設けられていることから、全体として見た場合に、ストレージノード３４Ａの上端部分が相互に連結された状態となり、ストレージノード３４Ａの剛性の向上を図ることを可能としている。その結果、中空円筒型状のストレージノード３４Ａが、倒れたり折れたりすることをより高い確率で回避させることが可能となる。
【００３９】
（実施の形態３）
次に、図１６〜図２４を参照して、実施の形態３における半導体装置３００およびその製造方法について説明する。なお、図１６は、本実施の形態における半導体装置３００の部分平面図、図１７（Ａ）は図１６中ＸＶＩＩ（Ａ）−ＸＶＩＩ（Ａ）線矢視断面図、図１７（Ｂ）は図１６中ＸＶＩＩ（Ｂ）−ＸＶＩＩ（Ｂ）線矢視断面図である。
【００４０】
また、図１８〜図２４は、本実施の形態における半導体装置の製造方法を示す断面図であり、（Ａ）は、図１６中ＸＶＩＩ（Ａ）−ＸＶＩＩ（Ａ）線矢視断面に対応する工程断面図であり、（Ｂ）は、図１６中ＸＶＩＩ（Ｂ）−ＸＶＩＩ（Ｂ）線矢視断面に対応する工程断面図である。
【００４１】
なお、本実施の形態における半導体装置３００において、上記実施の形態１と同一または相当部分については同一の参照番号を図中に付して、重複する説明は繰返さず、特徴的部分についてのみ詳細に説明する。
【００４２】
（半導体装置３００の構成）
図１６および図１７を参照して、上記実施の形態１および２においては、ストレージノードの形状として、上方に延びる柱状部材の一例として構成部材が外側にのみ設けられた中空円筒型状の場合を説明したが、本実施の形態における半導体装置３００は、柱状部材として内部がその構成部材により満たされた密実円柱形状のストレージノード３４Ｂを採用していることを特徴とし、上記実施の形態１の構成と同様に、絶縁部材５４Ａがストレージノード３４Ｂの上端部外周縁に設けられている。
【００４３】
（半導体装置３００の製造方法）
次に、図１８〜図２４を参照して、上記構成からなる半導体装置３００の製造方法について説明する。
【００４４】
図１８を参照して、第３層間絶縁膜２４の上にシリコン窒化膜５３をＣＶＤ法により成膜する。その後、シリコン窒化膜５３の上に、所定厚さのシリコン酸化膜２５をＣＶＤ法により成膜する。シリコン酸化膜２５の所定領域に、写真製版技術およびドライエッチング処理を施して、コンタクトホール２５ｈを形成する。このとき、シリコン窒化膜５３は、高アスペクトのシリコン酸化膜２５をエッチングする際の、エッチングストッパ膜として作用する。
【００４５】
次に、図１９を参照して、シリコン酸化膜２５の表面およびコンタクトホール２５ｈの内部を埋め込むように、ドープトポリシリコン３４をＣＶＤ法により成膜する。その後、図２０に示すように、シリコン酸化膜２５およびドープトポリシリコン３４に対してＣＭＰ処理を施して、シリコン酸化膜２５上に存在するドープトポリシリコン３４を除去し、密実円柱形状のストレージノード３４Ｂを完成させる。
【００４６】
次に、図２１を参照して、シリコン酸化膜２５に対してウエットエッチングを施し、シリコン酸化膜２５にリセス（ｈ）を形成する。次に、図２２を参照して、シリコン酸化膜２５、およびストレージノード３４Ｂを覆うように、シリコン窒化膜５４をＣＶＤ法により形成する。その後、図２３に示すように、シリコン窒化膜５４に対して全面エッチバック処理を施す。これにより、ストレージノード３４Ｂの上端部外周縁に、この外周縁を取囲むようにシリコン窒化膜５４からなるサイドウォール形状の絶縁部材５４Ａが形成される。
【００４７】
次に、図２４に示すように、ウエットエッチングによりシリコン酸化膜２５を除去する。このとき、シリコン酸化膜２５のエッチングには、シリコン窒化膜５３がエッチングストッパとして作用する。その後、誘電体膜６０、およびセルプレート（上部電極）７０を形成する。これにより、図１７に示す半導体装置３００が完成する。
【００４８】
（作用・効果）
以上、本実施の形態における半導体装置３００およびその製造方法によれば、上記実施の形態１の場合と同様の作用効果を得ることができる。さらに、密実円柱形状のストレージノード３４Ｂを採用した場合に、微細化の影響によりショートマージンの低下が問題となる場合であっても、ストレージノード３４Ｂの上端部外周縁に絶縁部材５４Ａを設けておくことで、ショートマージンの向上を図ることが可能になる。その結果、ストレージノード３４Ｂの高さをより高くすることができ、キャパシタ容量の増加を期待することが可能になる。
【００４９】
（実施の形態４）
次に、図２５〜図２９を参照して、実施の形態４における半導体装置４００およびその製造方法について説明する。なお、図２５は、本実施の形態における半導体装置４００の部分平面図、図２６（Ａ）は図２５中ＸＸＶＩ（Ａ）−ＸＸＶＩ（Ａ）線矢視断面図、図２６（Ｂ）は図２５中ＸＸＶＩ（Ｂ）−ＸＸＶＩ（Ｂ）線矢視断面図である。
【００５０】
また、図２７〜図２９は、本実施の形態における半導体装置の製造方法を示す断面図であり、（Ａ）は、図２５中ＸＸＶＩ（Ａ）−ＸＸＶＩ（Ａ）線矢視断面に対応する工程断面図であり、（Ｂ）は、図２５中ＸＸＶＩ（Ｂ）−ＸＸＶＩ（Ｂ）線矢視断面に対応する工程断面図である。
【００５１】
なお、本実施の形態４における半導体装置４００において、上記実施の形態３と同一または相当部分については同一の参照番号を図中に付して、重複する説明は繰返さず、特徴的部分についてのみ詳細に説明する。
【００５２】
（半導体装置４００の構成）
図２５および図２６を参照して、この半導体装置４００の特徴的構成は、上記半導体装置３００のストレージノード３４Ｂに設けられた絶縁部材５４Ａと同じ機能を有する絶縁部材５４Ｂがストレージノード３４Ｂの上端部外周縁に設けられているが、図２５および図２６（Ａ）の平面図に表れるように、斜め格子状に複数配設されたストレージノード３４Ｂにおいて、斜め方向において相互に隣接するストレージノード３４Ｂの絶縁部材５４Ｂが連結するように設けられていることを特徴としている。
【００５３】
（半導体装置４００の製造方法）
次に、図２７〜図２９を参照して、上記構成からなる半導体装置４００の製造方法について説明する。なお、シリコン酸化膜２５にリセス（ｈ）が形成されるまでの工程は（図１８〜図２１）、上記半導体装置３００の製造方法と同じである。
【００５４】
図２７を参照して、シリコン酸化膜２５およびストレージノード３４Ｂを覆うように、シリコン窒化膜５４をＣＶＤ法により形成する。この場合、図２７（Ａ）に示すワード線が延びる方向に沿って見た断面においては、同断面図に示すように、隣接するストレージノード３４Ｂの間のシリコン窒化膜５４が連結するように、実施の形態３の場合よりもシリコン窒化膜５４を厚く成膜する。このとき、図２７（Ｂ）に示すビット線が延びる方向に沿って見た断面においては、ドープトポリシリコン３４Ｂの間のシリコン窒化膜５４が連結していないことが重要である。
【００５５】
次に、図２８に示すように、シリコン窒化膜５４に対して全面エッチバック処理を施す。これにより、ストレージノード３４Ｂの上端部外周縁に、この外周縁を取囲むようにシリコン窒化膜５４からなるサイドウォール形状の絶縁部材５４Ｂが形成される。なお、本実施の形態の場合、実施の形態３の場合よりも厚くシリコン窒化膜５４が成膜されている結果、図２８（Ａ）に示す断面部分においては、サイドウォール形状の絶縁部材５４Ｂが連結した状態となる。
【００５６】
次に、図２９に示すように、上記実施の形態３の場合と同様に、ウエットエッチングによりシリコン酸化膜２５を除去する。なお、図２９（Ａ）に示す断面部分のサイドウォール形状の絶縁部材５４Ｂが連結された下方領域のシリコン酸化膜２５は、周囲からのエッチング剤の回り込みにより、十分除去される。その後、誘電体膜６０、およびセルプレート（上部電極）７０を形成する。これにより、図２６に示す半導体装置４００が完成する。
【００５７】
（作用・効果）
以上、本実施の形態における半導体装置４００およびその製造方法によれば、上記実施の形態３の場合と同様の作用効果を得ることができる。さらに、本実施の形態４の場合における半導体装置４００においては、斜め方向において相互に隣接するストレージノード３４Ｂの絶縁部材５４Ｂが連結するように設けられていることから、全体として見た場合に、ストレージノード３４Ｂの上端部分が相互に連結された状態となり、ストレージノード３４Ｂの剛性の向上を図ることを可能としている。その結果、密実円柱形状のストレージノード３４Ｂが、倒れたり折れたりすることをより高い確率で回避させることが可能となる。
【００５８】
なお、上述した各実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００５９】
【発明の効果】
この発明に基づいた半導体装置によれば、キャパシタの容量を増加させるために柱状部材からなるストレージノードの高さを高くした場合であっても、ストレージノードの間でショートの発生を回避することが可能な構造を備える半導体装置を提供することが可能となる。
【図面の簡単な説明】
【図１】実施の形態１における半導体装置の部分平面図である。
【図２】（Ａ）は図１中ＩＩ（Ａ）−ＩＩ（Ａ）線矢視断面図、（Ｂ）は図１中ＩＩ（Ｂ）−ＩＩ（Ｂ）線矢視断面図である。
【図３】実施の形態１における半導体装置の製造方法を示す第１工程断面図である。
【図４】実施の形態１における半導体装置の製造方法を示す第２工程断面図である。
【図５】実施の形態１における半導体装置の製造方法を示す第３工程断面図である。
【図６】実施の形態１における半導体装置の製造方法を示す第４工程断面図である。
【図７】実施の形態１における半導体装置の製造方法を示す第５工程断面図である。
【図８】実施の形態１における半導体装置の製造方法を示す第６工程断面図である。
【図９】実施の形態１における半導体装置の製造方法を示す第７工程断面図である。
【図１０】実施の形態１における半導体装置の製造方法を示す第８工程断面図である。
【図１１】実施の形態２における半導体装置の部分平面図である。
【図１２】（Ａ）は図１１中ＸＩＩ（Ａ）−ＸＩＩ（Ａ）線矢視断面図、（Ｂ）は図１１中ＸＩＩ（Ｂ）−ＸＩＩ（Ｂ）線矢視断面図である。
【図１３】実施の形態２における半導体装置の製造方法を示す第６工程断面図である。
【図１４】実施の形態２における半導体装置の製造方法を示す第７工程断面図である。
【図１５】実施の形態２における半導体装置の製造方法を示す第８工程断面図である。
【図１６】実施の形態３における半導体装置の部分平面図である。
【図１７】（Ａ）は図１６中ＸＶＩＩ（Ａ）−ＸＶＩＩ（Ａ）線矢視断面図、（Ｂ）は図１６中ＸＶＩＩ（Ｂ）−ＸＶＩＩ（Ｂ）線矢視断面図である。
【図１８】実施の形態３における半導体装置の製造方法を示す第１工程断面図である。
【図１９】実施の形態３における半導体装置の製造方法を示す第２工程断面図である。
【図２０】実施の形態３における半導体装置の製造方法を示す第３工程断面図である。
【図２１】実施の形態３における半導体装置の製造方法を示す第４工程断面図である。
【図２２】実施の形態３における半導体装置の製造方法を示す第５工程断面図である。
【図２３】実施の形態３における半導体装置の製造方法を示す第６工程断面図である。
【図２４】実施の形態３における半導体装置の製造方法を示す第７工程断面図である。
【図２５】実施の形態４における半導体装置の部分平面図である。
【図２６】（Ａ）は図２５中ＸＸＶＩ（Ａ）−ＸＸＶＩ（Ａ）線矢視断面図、（Ｂ）は図２５中ＸＸＶＩ（Ｂ）−ＸＸＶＩ（Ｂ）線矢視断面図である。
【図２７】実施の形態４における半導体装置の製造方法を示す第５工程断面図である。
【図２８】実施の形態４における半導体装置の製造方法を示す第６工程断面図である。
【図２９】実施の形態４における半導体装置の製造方法を示す第７工程断面図である。
【符号の説明】
１  シリコン半導体基板、４  ビット線、５  サイドウォール絶縁膜、６  タングステンシリサイド層、２１  素子分離絶縁膜、２２  第１層間絶縁膜、２３第２層間絶縁膜、２４  第３層間絶縁膜、２５  シリコン酸化膜、２５ｈ  コンタクトホール、２６，２７  シリコン酸化膜、３１  ドープトポリシリコン層、３２  コンタクトプラグ、３３  ストレージノード（下部電極）コンタクトプラグ、３４  ドープトポリシリコン、３４Ａ，３４Ｂ  ストレージノード、５１，５２，５３，５４  シリコン窒化膜、５４Ａ，５４Ｂ  絶縁部材、６０  誘電体膜、７０  セルプレート（上部電極）、１００，２００，３００，４００  半導体装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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