(57)【要約】【課題】工程数を抑えたより簡単な作製工程を用いて形成することができる発光装置の提案を課題とする。さらに本発明は、配線の作製工程に費やされる時間を抑えつつ、大型化に伴う配線抵抗の上昇を抑えることができる発光装置及び発光装置の作製方法の提案を課題とする。【解決手段】本発明の発光装置は、発光素子と、画素へのビデオ信号の入力を制御するスイッチング用ＴＦＴと、ビデオ信号にしたがって前記発光素子に供給する電流を制御するための駆動用ＴＦＴと、前記駆動用ＴＦＴを強制的にオフすることができる消去用ＴＦＴとを有し、前記スイッチング用ＴＦＴ、前記駆動用ＴＦＴまたは前記消去用ＴＦＴのいずれかが、液滴吐出法または印刷法を用いて形成されていることを特徴とする。【選択図】  図１
2005227618.tif 000002
【特許請求の範囲】
【請求項１】
発光素子と、
画素へのビデオ信号の入力を制御するスイッチング用ＴＦＴと、
ビデオ信号にしたがって前記発光素子に供給する電流を制御するための駆動用ＴＦＴと、
前記駆動用ＴＦＴを強制的にオフすることができる消去用ＴＦＴと、
を有し、
前記スイッチング用ＴＦＴ、前記駆動用ＴＦＴまたは前記消去用ＴＦＴのいずれかが、液滴吐出法または印刷法を用いて形成されていることを特徴とする発光装置。
【請求項２】
発光素子と、
画素へのビデオ信号の入力を制御するスイッチング用ＴＦＴと、
ビデオ信号にしたがって前記発光素子に供給する電流を制御するための駆動用ＴＦＴと、
前記駆動用ＴＦＴを強制的にオフすることができる消去用ＴＦＴと、
を有し、
前記スイッチング用ＴＦＴが有するゲート電極は前記第１のゲート信号線と接続されており、
前記スイッチング用ＴＦＴが有するソース領域とドレイン領域は、一方は前記複数のソース信号線と、もう一方は前記駆動用ＴＦＴが有するゲート電極と接続されており、
前記消去用ＴＦＴが有するゲート電極は前記第２のゲート信号線と接続されており、
前記消去用ＴＦＴが有するソース領域とドレイン領域は、一方は前記電源供給線と、もう一方は前記駆動用ＴＦＴが有するゲート電極と接続されており、
前記駆動用ＴＦＴが有するソース領域とドレイン領域は、一方は前記電源供給線に、もう一方は前記発光素子に接続されており、
前記スイッチング用ＴＦＴ、前記駆動用ＴＦＴ、前記消去用ＴＦＴ、第１のゲート信号線、第２のゲート信号線、ソース信号線または電源供給線のいずれかが、液滴吐出法または印刷法を用いて形成されていることを特徴とする発光装置。
【請求項３】
請求項１または請求項２において、前記スイッチング用ＴＦＴはチャネル形成領域を含む半導体膜を有しており、前記半導体膜はセミアモルファス半導体または非晶質半導体を用いていることを特徴とする発光装置。
【請求項４】
請求項１乃至請求項３のいずれか一項において、前記駆動用ＴＦＴはチャネル形成領域を含む半導体膜を有しており、前記半導体膜はセミアモルファス半導体または非晶質半導体を用いていることを特徴とする発光装置。
【請求項５】
請求項１乃至請求項４のいずれか一項において、前記消去用ＴＦＴはチャネル形成領域を含む半導体膜を有しており、前記半導体膜はセミアモルファス半導体または非晶質半導体を用いていることを特徴とする発光装置。
【請求項６】
請求項１乃至請求項５のいずれか一項において、前記発光素子は、第１の電極と、第２の電極と、前記第１の電極と前記第２の電極の間に形成された電界発光層とを有し、
前記第１の電極、前記第２の電極または前記電界発光層のいずれかは、液滴吐出法を用いて形成されていることを特徴とする発光装置。
【請求項７】
請求項１乃至請求項６のいずれか一項において、前記印刷法はオフセット印刷法またはスクリーン印刷法であることを特徴とする発光装置。
【請求項８】
第１のゲート信号線、第２のゲート信号線、電源供給線、スイッチング用ＴＦＴ、駆動用ＴＦＴまたは消去用ＴＦＴのいずれかを、液滴吐出法または印刷法を用いて形成し、
前記スイッチング用ＴＦＴが有するゲート電極は前記第１のゲート信号線と接続し、
前記スイッチング用ＴＦＴが有するソース領域とドレイン領域は、一方は前記複数のソース信号線と、もう一方は前記駆動用ＴＦＴが有するゲート電極と接続し、
前記消去用ＴＦＴが有するゲート電極は前記第２のゲート信号線と接続し、
前記消去用ＴＦＴが有するソース領域とドレイン領域は、一方は前記電源供給線と、もう一方は前記駆動用ＴＦＴが有するゲート電極と接続し、
前記駆動用ＴＦＴが有するソース領域とドレイン領域は、一方は前記電源供給線に、もう一方は発光素子が有する第１の電極に接続することを特徴とする発光装置の作製方法。
【請求項９】
請求項８において、前記スイッチング用ＴＦＴはチャネル形成領域を含む半導体膜を有しており、前記半導体膜はセミアモルファス半導体または非晶質半導体を用いていることを特徴とする発光装置の作製方法。
【請求項１０】
請求項８または請求項９において、前記駆動用ＴＦＴはチャネル形成領域を含む半導体膜を有しており、前記半導体膜はセミアモルファス半導体または非晶質半導体を用いていることを特徴とする発光装置の作製方法。
【請求項１１】
請求項８乃至請求項１０のいずれか一項において、前記消去用ＴＦＴはチャネル形成領域を含む半導体膜を有しており、前記半導体膜はセミアモルファス半導体または非晶質半導体を用いていることを特徴とする発光装置の作製方法。
【請求項１２】
請求項８乃至請求項１１のいずれか一項において、前記発光素子は、前記第１の電極と、第２の電極と、前記第１の電極と前記第２の電極の間に形成された電界発光層を有し、
前記第１の電極、前記第２の電極または前記電界発光層のいずれかは、液滴吐出法を用いて形成されていることを特徴とする発光装置の作製方法。
【請求項１３】
請求項８乃至請求項１２のいずれか一項において、前記印刷法はオフセット印刷法またはスクリーン印刷法であることを特徴とする発光装置の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電流を発光素子に供給するための手段と発光素子とを、複数の各画素に有する発光装置及び発光装置の作製方法に関する。
【背景技術】
【０００２】
発光素子は自ら発光するため視認性が高く、液晶表示装置（ＬＣＤ）で必要なバックライトが要らず薄型化に最適であると共に、視野角にも制限が無い。そのため発光素子を用いた発光装置は、ＣＲＴやＬＣＤに代わる表示装置として注目されており、近年では携帯電話やデジタルスチルカメラ等の電子機器に搭載されるなど、実用化が行なわれている。
【０００３】
発光装置は、パッシブマトリクス型とアクティブマトリクス型とに分類できる。アクティブマトリクス型はビデオ信号の入力後も発光素子への電流の供給をある程度維持することができるので、パネルの大型化、高精細化に柔軟に対応することができ、今後の主流となりつつある。具体的に提案されている、アクティブマトリクス型発光装置における画素の構成は、発光装置のメーカーによって異なっており、それぞれに特色のある技術的工夫が凝らされているが、通常少なくとも、発光素子と、画素へのビデオ信号の入力を制御する薄膜トランジスタ（ＴＦＴ）と、該発光素子に電流を供給するためのＴＦＴとが各画素に設けられている。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
一般的にアクティブマトリクス型の発光装置は、パターニングにリソグラフィ法が用いられている。リソグラフィ法を用いる場合、フォトレジストの成膜、露光、現像、エッチング、剥離などの一連の工程を行なう必要があるため、作製工程が複雑になり、コストが高くなる。さらにリソグラフィ法には高価な露光用のマスク（フォトマスク）が必要であることも、発光装置の作製に費やされるコストが抑えられない一因になっている。そして、成膜後、エッチングにより除去されてしまう部分は結局廃棄されてしまうので、材料が無駄であり、コスト削減という観点から好ましくない。
【０００５】
また、パネルが大型化されると必然的に配線が長くなるため、配線抵抗により信号が遅延するという問題が生じる。この場合、配線を厚くして断面積を広げれば、配線抵抗を下げることができ、よって信号の遅延を回避できると考えられる。しかし、リソグラフィ法を用いて配線を形成する場合、配線の厚さはせいぜい２００〜４００μｍ程度であり、それ以上厚いとエッチングの工程に時間がかかって望ましくない。
【０００６】
本発明は上述した問題に鑑み、工程数を抑えたより簡単な作製工程を用いて形成することができる発光装置の提案を課題とする。さらに本発明は、配線の作製工程に費やされる時間を抑えつつ、大型化に伴う配線抵抗の上昇を抑えることができる発光装置及び発光装置の作製方法の提案を課題とする。
【課題を解決するための手段】
【０００７】
本発明では、発光装置を、スクリーン印刷法、オフセット印刷法に代表される印刷法、または液滴吐出法を用いて形成する。なお液滴吐出法とは、所定の組成物を含む液滴を細孔から吐出して所定のパターンを形成する方法を意味し、インクジェット法などがその範疇に含まれる。上記印刷法、液滴吐出法を用いることで、露光用のマスクを用いずとも、ソース信号線、ゲート信号線に代表される各種配線、ＴＦＴのゲート電極、発光素子の電極などを形成することが可能になる。ただし、本発明の発光装置は、パターンを形成する全ての工程に、印刷法または液滴吐出法を用いる必要はない。よって、例えば配線及びゲート電極の形成には印刷法または液滴吐出法を用い、半導体膜のパターニングにはリソグラフィ法を用いる、というように、少なくとも一部の工程において印刷法または液滴吐出法を用いていれば良く、リソグラフィ法も併用していても良い。またパターニングの際に用いるマスクは、印刷法または液滴吐出法で形成しても良い。
【０００８】
さらに本発明の発光装置では、発光素子と、画素へのビデオ信号の入力を制御するスイッチング用ＴＦＴと、ビデオ信号に従って該発光素子に供給する電流を制御するための駆動用ＴＦＴと、該駆動用ＴＦＴを強制的にオフすることができる消去用ＴＦＴとを有している。上記構成により、時間階調法で駆動させる際に、デューティー比の低下を抑制しつつ、階調数を増やすことができる。なお時間階調法とは、発光素子が発光する時間で階調を制御する駆動方法を意味し、デューティー比とは、階調を制御するのに用いられる期間が１フレーム期間に占める割合を意味する。
【０００９】
本発明の発光装置は、発光素子と、画素へのビデオ信号の入力を制御するスイッチング用ＴＦＴと、ビデオ信号にしたがって前記発光素子に供給する電流を制御するための駆動用ＴＦＴと、前記駆動用ＴＦＴを強制的にオフすることができる消去用ＴＦＴとを有し、前記スイッチング用ＴＦＴ、前記駆動用ＴＦＴまたは前記消去用ＴＦＴのいずれかが、液滴吐出法または印刷法を用いて形成されていることを特徴とする。
【００１０】
また、発光素子と、画素へのビデオ信号の入力を制御するスイッチング用ＴＦＴと、ビデオ信号にしたがって前記発光素子に供給する電流を制御するための駆動用ＴＦＴと、前記駆動用ＴＦＴを強制的にオフすることができる消去用ＴＦＴとを有し、前記スイッチング用ＴＦＴが有するゲート電極は前記第１のゲート信号線と接続されており、前記スイッチング用ＴＦＴが有するソース領域とドレイン領域は、一方は前記複数のソース信号線と、もう一方は前記駆動用ＴＦＴが有するゲート電極と接続されており、前記消去用ＴＦＴが有するゲート電極は前記第２のゲート信号線と接続されており、前記消去用ＴＦＴが有するソース領域とドレイン領域は、一方は前記電源供給線と、もう一方は前記駆動用ＴＦＴが有するゲート電極と接続されており、前記駆動用ＴＦＴが有するソース領域とドレイン領域は、一方は前記電源供給線に、もう一方は前記発光素子に接続されており、前記スイッチング用ＴＦＴ、前記駆動用ＴＦＴ、前記消去用ＴＦＴ、第１のゲート信号線、第２のゲート信号線、ソース信号線または電源供給線のいずれかが、液滴吐出法または印刷法を用いて形成されていることを特徴とする。
【００１１】
また、本発明の発光装置の作製方法は、第１のゲート信号線、第２のゲート信号線、電源供給線、スイッチング用ＴＦＴ、駆動用ＴＦＴまたは消去用ＴＦＴのいずれかを、液滴吐出法または印刷法を用いて形成し、前記スイッチング用ＴＦＴが有するゲート電極は前記第１のゲート信号線と接続し、前記スイッチング用ＴＦＴが有するソース領域とドレイン領域は、一方は前記複数のソース信号線と、もう一方は前記駆動用ＴＦＴが有するゲート電極と接続し、前記消去用ＴＦＴが有するゲート電極は前記第２のゲート信号線と接続し、前記消去用ＴＦＴが有するソース領域とドレイン領域は、一方は前記電源供給線と、もう一方は前記駆動用ＴＦＴが有するゲート電極と接続し、前記駆動用ＴＦＴが有するソース領域とドレイン領域は、一方は前記電源供給線に、もう一方は発光素子が有する第１の電極に接続することを特徴とする。
【００１２】
なお本発明の発光装置は、発光素子が封止された状態にあるパネルと、該パネルにコントローラを含むＩＣ等を実装した状態にあるモジュールとを含む。さらに本発明は、該発光装置を作製する過程において、発光素子が完成する前の一形態に相当する素子基板を範疇に含めていても良い。具体的に素子基板は、電流を発光素子に供給するための手段（ＴＦＴ）を複数の各画素に有している。そして素子基板は、発光素子の第１の電極のみが形成された状態であっても良いし、第１の電極となる導電膜を形成した後であって、パターニングして第１の電極を形成する前の状態であっても良いし、あらゆる形態があてはまる。
【００１３】
また本明細書において発光素子は、電流または電圧によって輝度が制御される素子をその範疇に含んでおり、具体的にはＯＬＥＤ（Organic Light Emitting Diode）や、ＦＥＤ（Field Emission Display）に用いられているＭＩＭ型の電子源素子（電子放出素子）等が含まれる。
【発明の効果】
【００１４】
本発明では液滴吐出法、印刷法を用いてパターンを形成することで、リソグラフィ法で行なわれるフォトレジストの成膜、露光、現像、エッチング、剥離などの一連の工程を簡略化することができる。また、液滴吐出法、印刷法だと、リソグラフィ法と異なり、エッチングにより除去されてしまうような材料の無駄がない。また高価な露光用のマスクを用いなくとも良いので、発光装置の作製に費やされるコストを抑えることができる。
【００１５】
また、リソグラフィ法とは異なり、配線を形成するためにエッチングを行なう必要がない。よって、配線を形成する工程に費やされる時間をリソグラフィ法の場合に比べて著しく短くすることが可能である。特に配線の厚さを０．５μｍ以上、より望ましくは２μｍ以上で形成する場合、配線抵抗を抑えることができるので、配線の作製工程に費やされる時間を抑えつつ、発光装置の大型化に伴う配線抵抗の上昇を抑えることができる。
【００１６】
さらに本発明の発光装置では、発光素子と、画素へのビデオ信号の入力を制御するスイッチング用ＴＦＴと、ビデオ信号に従って該発光素子に供給する電流を制御するための駆動用ＴＦＴと、該駆動用ＴＦＴを強制的にオフすることができる消去用ＴＦＴとを有している。上記構成により、時間階調法で駆動させる際に、デューティー比の低下を抑制しつつ、階調数を増やすことができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から 逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に 理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。
【００１８】
本発明の発光装置が有する画素の回路図を図１に示す。図１において、１０７はスイッチング用ＴＦＴである。スイッチング用ＴＦＴ１０７のゲート電極は、書き込み用ゲート信号線Ｇａ（Ｇａ１〜Ｇａｙのいずれか１つ）に接続されている。スイッチング用ＴＦＴ１０７のソース領域とドレイン領域は、一方がソース信号線Ｓ（Ｓ１〜Ｓｘのいずれか１つ）に、もう一方が駆動用ＴＦＴ１０８のゲート電極、各画素が有する容量素子１１２及び消去用ＴＦＴ１０９のソース領域またはドレイン領域にそれぞれ接続されている。
【００１９】
容量素子１１２はスイッチング用ＴＦＴ１０７が非選択状態（オフ状態）にある時、駆動用ＴＦＴ１０８のゲート電圧を保持するために設けられている。なお、本実施の形態では容量素子１１２を設ける構成を示したが、本発明はこの構成に限定されず、容量素子１１２を設けない構成にしてもよい。
【００２０】
また、駆動用ＴＦＴ１０８のソース領域とドレイン領域は、一方が電源供給線Ｖ（Ｖ１〜Ｖｘのいずれか１つ）に接続され、もう一方は発光素子１１０に接続される。電源供給線Ｖは容量素子１１２に接続されている。
【００２１】
また、消去用ＴＦＴ１０９のソース領域とドレイン領域のうち、スイッチング用ＴＦＴ１０７のソース領域またはドレイン領域に接続されていない方は、電源供給線Ｖに接続されている。そして消去用ＴＦＴ１０９のゲート電極は、消去用ゲート信号線Ｇｅ（Ｇｅ１〜Ｇｅｙのいずれか１つ）に接続されている。
【００２２】
発光素子１１０は陽極と、陰極と、陽極と陰極との間に設けられた電界発光層とからなる。陽極が駆動用ＴＦＴ１０８のソース領域またはドレイン領域と接続している場合、陽極が画素電極、陰極が対向電極となる。逆に陰極が駆動用ＴＦＴ１０８のソース領域またはドレイン領域と接続している場合、陰極が画素電極、陽極が対向電極となる。
【００２３】
発光素子１１０の対向電極には対向電位が与えられている。また電源供給線Ｖは電源電位が与えられている。そして対向電位と電源電位の電位差は、電源電位が画素電極に与えられたときに発光素子が発光する程度の電位差に常に保たれている。電源電位と対向電位は、本発明の発光装置に、外付けのＩＣ等により設けられた電源によって与えられる。なお、対向電位を与える電源を、本明細書では特に対向電源１１１と呼ぶ。
【００２４】
そして、本発明において、電源電位の高さは、駆動用ＴＦＴ１０８のゲート電極に電源電位が与えられた時に、駆動用ＴＦＴ１０８がオフの状態となるような電位の高さであることが必要である。
【００２５】
スイッチング用ＴＦＴ１０７、駆動用ＴＦＴ１０８、消去用ＴＦＴ１０９は、ｎチャネル型ＴＦＴでもＰチャネル型ＴＦＴでもどちらでも用いることができる。また、スイッチング用ＴＦＴ１０７、駆動用ＴＦＴ１０８、消去用ＴＦＴ１０９は、シングルゲート構造を有していてもよいし、ダブルゲート構造、トリプルゲート構造などのマルチゲート構造を有していてもよい。
【００２６】
なお本発明では、駆動用ＴＦＴを線形領域で動作させても、飽和領域で動作させても良い。駆動用ＴＦＴを飽和領域で動作させることで、ドレイン電流がドレイン領域・ソース領域間電圧Ｖｄｓによって変化せず、ゲート電圧Ｖｇｓのみによって定まるようになるので、電界発光材料の劣化に伴って発光素子に印加されるＶｅｌが大きくなる代わりにＶｄｓが小さくなっても、ドレイン電流の値は比較的一定に保たれる。よって、電界発光材料の劣化に伴う発光素子の輝度の低下や輝度むらの発生を抑えることができる。
【００２７】
次に、本発明の発光装置の、より具体的な構成とその作製方法について、図２〜図７を用いて説明する。なお、消去用ＴＦＴについては、スイッチング用ＴＦＴまたは駆動用ＴＦＴの作製方法を用いて作製することが可能であるので、ここでは省略する。
【００２８】
まず図２（Ａ）に示すように、ＴＦＴ及び発光素子を形成する基板２００を用意する。具体的に基板２００は、例えばバリウムホウケイ酸ガラスや、アルミノホウケイ酸ガラスなどのガラス基板、石英基板、セラミック基板等を用いることができる。また、ステンレス基板を含む金属基板または半導体基板の表面に絶縁膜を形成したものを用いても良い。プラスチック等の可撓性を有する合成樹脂からなる基板は、一般的に上記基板と比較して耐熱温度が低い傾向にあるが、作製工程における処理温度に耐え得るのであれば用いることが可能である。基板２００の表面を、ＣＭＰ法などの研磨により平坦化しておいても良い。
【００２９】
上述した基板２００の表面に、液滴吐出法、印刷法を用いて形成される導電膜または絶縁膜の、密着性を高めるための前処理を施す。密着性を高めることができる方法として、具体的には、例えば触媒作用により導電膜または絶縁膜の密着性を高めることができる金属または金属化合物を基板２００の表面に付着させる方法、形成される導電膜または絶縁膜との密着性が高い有機系の絶縁膜、金属、金属化合物を基板２００の表面に付着させる方法、基板２００の表面に大気圧下または減圧下においてプラズマ処理を施し、表面改質を行なう方法などが挙げられる。また、上記導電膜または絶縁膜との密着性が高い金属として、チタン、チタン酸化物の他、３ｄ遷移元素であるＳｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎなどが挙げられる。また金属化合物として、上述した金属の酸化物、窒化物、酸窒化物などが挙げられる。上記有機系の絶縁膜として、例えばポリイミド、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−Ｓｉ結合を含む絶縁膜（以下、シロキサン系絶縁膜と呼ぶ）等が挙げられる。シロキサン系絶縁膜は、置換基に水素の他、フッ素、アルキル基、または芳香族炭化水素のうち少なくとも１種を有していても良い。
【００３０】
なお、基板２００に付着させる金属または金属化合物が導電性を有する場合、半導体素子の正常な動作が妨げられないように、そのシート抵抗を制御する。具体的には、導電性を有する金属または金属化合物の平均の厚さを、例えば１〜１０ｎｍとなるように制御したり、該金属または金属化合物を酸化により部分的に、または全体的に絶縁化したりすれば良い。或いは、密着性を高めたい領域以外は、付着した金属または金属化合物をエッチングにより選択的に除去しても良い。また金属または金属化合物を、予め基板の全面に付着させるのではなく、液滴吐出法、印刷法、ゾル−ゲル法などを用いて特定の領域にのみ選択的に付着させても良い。なお金属または金属化合物は、基板２００の表面において完全に連続した膜状である必要はなく、ある程度分散した状態であっても良い。
【００３１】
本実施の形態では、光触媒反応により密着性を高めることができるＺｎＯまたはＴｉＯ2などの光触媒を基板２００の表面に付着させる。具体的には、ＺｎＯまたはＴｉＯ2を溶媒に分散させ、基板２００の表面に撒布したり、Ｚｎの化合物またはＴｉの化合物を基板２００の表面に付着させた後、酸化させたり、ゾル−ゲル法を用いたりすることで、結果的にＺｎＯまたはＴｉＯ2を基板２００の表面に付着させることができる。
【００３２】
次に密着性を高めるための前処理が施された基板２００の表面上に、液滴吐出法または各種印刷法を用いて、ゲート電極２０１〜２０５を形成する。具体的に、ゲート電極２０１〜２０５には、Ａｇ、Ａｕ、Ｃｕ、Ｐｄなどの金属、金属化合物を１つまたは複数有する導電材料を用いる。なお、分散剤により凝集を抑え、溶液に分散させることができるならば、Ｃｒ、Ｍｏ、Ｔｉ、Ｔａ、Ｗ、Ａｌなどの金属、金属化合物を１つまたは複数有する導電材料を用いることも可能である。また液滴吐出法または各種印刷法による導電材料の成膜を複数回行なうことで、複数の導電膜が積層されたゲート電極を形成することも可能である。また例えば、ＣｕをＡｇでコートした導電粒子なども用いることが可能である。
【００３３】
液滴吐出法を用いる場合、有機系または無機系の溶媒に該導電材料を分散させたものを、ノズルから滴下した後、室温において乾燥または焼成することで、形成することができる。具体的に本実施の形態では、テトラデカンにＡｇを分散させた溶液を滴下し、２００℃〜３００℃で１ｍｉｎ〜５０ｈｒ焼成することで溶媒を除去し、ゲート電極２０１〜２０５を形成する。有機系の溶媒を用いる場合、上記焼成を酸素雰囲気下で行なうことで、効率的に溶媒を除去することができ、ゲート電極２０１〜２０５の抵抗をより下げることができる。なお図示しないが、この工程でゲート電極２０３、２０４に接続したゲート信号線も、同時に形成することができる。
【００３４】
なお、液滴吐出法を用いた場合、パターンの精度は、液滴１ドットあたりの吐出量、該溶液の表面張力、液滴が滴下される基板２００の表面の撥水性などに依存する。そのため、所望するパターンの精度に合わせて、これらの条件を最適化することが望ましい。
【００３５】
ここで、液滴吐出法でＡｇを吐出する前に、酸化チタンを基板の表面に付着させた場合における、Ａｇの密着性の評価について説明する。まずガラス基板上にスパッタ法を用いてチタンを１〜５ｎｍの膜厚で成膜した。そして２３０℃の焼成により成膜したチタンを酸化し、酸化チタンとした。このとき、酸化チタンで形成されている膜のシート抵抗を測定したところ、装置の測定可能の下限値１×１０-6Ω／□よりも低くなったため、十分絶縁性が高いことが確認された。
【００３６】
次に、液滴吐出法を用いてＡｇを１６箇所のエリアに滴下した後、２３０℃で焼成した。なお焼成後、１６箇所の各エリアに形成された、短冊形のＡｇ膜の寸法は、長さ１ｃｍ、幅２００〜３００μｍ、厚さ４００〜５００ｎｍとなった。
【００３７】
上記Ａｇ膜が形成された基板に、カプトン（Ｒ）テープを貼った後、該テープを剥がしてＡｇ膜の密着性を確認したところ、テープを剥がした後もＡｇ膜の剥離は見られなかった。また上記Ａｇ膜が形成された基板を、０．５ｗｔ％のＨＦ水溶液に１分間浸した後、流水洗浄を行なうことで膜の密着性を確認したところ、全てのＡｇ膜が剥がれず基板上に残存していた。なお、チタン酸化膜を溶媒に分散させた溶液を、基板の表面に撒布することで、酸化チタンを基板の表面に付着させた場合も、同様の結果が得られた。ちなみに、素のガラス基板、表面をＣＭＰ研磨したガラス基板、非晶質珪素膜、窒化珪素膜または酸化珪素膜を形成したガラス基板を用いた場合には、若干の違いはあるものの、いずれも数本程度しかＡｇ膜は残存しなかった。従って、酸化チタンにより高い密着性が得られていると考えられる。
【００３８】
次に、ゲート電極２０１〜２０５を覆うようにゲート絶縁膜２０６を形成する。ゲート絶縁膜２０６は、例えば酸化珪素、窒化珪素または窒化酸化珪素等の絶縁膜を用いることができる。ゲート絶縁膜２０６は、単層の絶縁膜を用いても良いし、複数の絶縁膜を積層していても良い。本実施の形態では、窒化珪素、酸化珪素、窒化珪素が順に積層された絶縁膜を、ゲート絶縁膜２０６として用いる。また成膜方法は、プラズマＣＶＤ法、スパッタ法などを用いることができる。低い成膜温度でゲートリーク電流を抑えることができる緻密な絶縁膜を形成するには、アルゴンなどの希ガス元素を反応ガスに含ませ、形成される絶縁膜中に混入させると良い。また窒化アルミニウムをゲート絶縁膜２０６として用いることができる。窒化アルミニウムは熱伝導率が比較的高く、ＴＦＴで発生した熱を効率的に発散させることができる。
【００３９】
次に図２（Ｂ）に示すように、第１の半導体膜２０７を形成する。第１の半導体膜２０７は非晶質（アモルファス）半導体またはセミアモルファス半導体（ＳＡＳ）で形成することができる。また多結晶半導体膜や、有機半導体膜を用いていても良い。なお、セミアモルファス半導体（ＳＡＳ）とは、非晶質と結晶構造（単結晶、多結晶を含む）の中間的な構造を有し、自由エネルギー的に安定な第３の状態を有する半導体であって、短距離秩序を持ち格子歪みを有する結晶質な領域を含んでいる。少なくとも膜中の一部の領域には、０．５〜２０nmの結晶粒を含んでいる。ラマンスペクトルが５２０ｃｍ-1よりも低波数側にシフトしており、Ｘ線回折ではＳｉ結晶格子に由来するとされる（１１１）、（２２０）の回折ピークが観測される。また、未結合手（ダングリングボンド）の中和剤として水素またはハロゲンを少なくとも１原子％またはそれ以上含んでいる。本実施の形態では、第１の半導体膜２０７としてセミアモルファス半導体を用いる。セミアモルファス半導体は、非晶質半導体よりも結晶性が高く高い移動度が得られ、また多結晶半導体と異なり結晶化させるための工程を増やさずとも形成することができる。
【００４０】
非晶質半導体は、珪化物気体をグロー放電分解することにより得ることができる。代表的な珪化物気体としては、ＳｉＨ4、Ｓｉ2Ｈ6が挙げられる。この珪化物気体を、水素、水素とヘリウムで希釈して用いても良い。
【００４１】
またＳＡＳも珪化物気体をグロー放電分解することにより得ることができる。代表的な珪化物気体としては、ＳｉＨ4であり、その他にもＳｉ2Ｈ6、ＳｉＨ2Ｃｌ2、ＳｉＨＣｌ3、ＳｉＣｌ4、ＳｉＦ4などを用いることができる。また水素や、水素にヘリウム、アルゴン、クリプトン、ネオンから選ばれた一種または複数種の希ガス元素を加えたガスで、この珪化物気体を希釈して用いることで、ＳＡＳの形成を容易なものとすることができる。希釈率は２倍〜１０００倍の範囲で珪化物気体を希釈することが好ましい。またさらに、珪化物気体中に、ＣＨ4、Ｃ2Ｈ6などの炭化物気体、ＧｅＨ4、ＧｅＦ4などのゲルマニウム化気体、Ｆ2などを混入させて、エネルギーバンド幅を１．５〜２．４ｅＶ、若しくは０．９〜１．１ｅＶに調節しても良い。ＳＡＳを第１の半導体膜として用いたＴＦＴは、１〜１０cm2/Vsecや、それ以上の移動度を得ることができる。
【００４２】
また異なるガスで形成されたＳＡＳを複数積層することで、第１の半導体膜を形成しても良い。例えば、上述した各種ガスのうち、弗素原子を含むガスを用いて形成されたＳＡＳと、水素原子を含むガスを用いて形成されたＳＡＳとを積層して、第１の半導体膜を形成することができる。
【００４３】
グロー放電分解による被膜の反応生成は減圧下または大気圧下で行なうことができる。減圧下で行なう場合、圧力は概略０．１Ｐａ〜１３３Ｐａの範囲で行なえば良い。グロー放電を形成するための電力は１ＭＨｚ〜１２０ＭＨｚ、好ましくは１３ＭＨｚ〜６０ＭＨｚの高周波電力を供給すれば良い。圧力は概略０．１Ｐａ〜１３３Ｐａの範囲、電源周波数は１ＭＨｚ〜１２０ＭＨｚ、好ましくは１３ＭＨｚ〜６０ＭＨｚとする。基板加熱温度は３００℃以下でよく、好ましくは１００〜２５０℃とする。膜中の不純物元素として、酸素、窒素、炭素などの大気成分の不純物は１×１０20ａｔｏｍｓ／ｃｍ3以下とすることが望ましく、特に、酸素濃度は５×１０19ａｔｏｍｓ／ｃｍ3以下、好ましくは１×１０19ａｔｏｍｓ／ｃｍ3以下とする。
【００４４】
なお、Ｓｉ2Ｈ6と、ＧｅＦ4またはＦ2とを用いて半導体膜を形成する場合、半導体膜のより基板に近い側から結晶が成長するので、基板に近い側ほど半導体膜の結晶性が高い。よって、ゲート電極が第１の半導体膜よりも基板により近いボトムゲート型のＴＦＴの場合、第１の半導体膜のうち基板に近い側の結晶性が高い領域をチャネル形成領域として用いることができるので、移動度をより高めることができ、適している。
【００４５】
また、ＳｉＨ4と、Ｈ2とを用いて半導体膜を形成する場合、半導体膜の表面により近い側ほど大きい結晶粒が得られる。よって、第１の半導体膜がゲート電極よりも基板により近いトップゲート型のＴＦＴの場合、第１の半導体膜のうち基板から遠い側の結晶性が高い領域をチャネル形成領域として用いることができるので、移動度をより高めることができ、適している。
【００４６】
また、ＳＡＳは、価電子制御を目的とした不純物を意図的に添加しないときに弱いｎ型の導電型を示す。これは、アモルファス半導体を成膜するときよりも高い電力のグロー放電を行なうため酸素が半導体膜中に混入しやすいためである。そこで、ＴＦＴのチャネル形成領域を設ける第１の半導体膜に対しては、ｐ型を付与する不純物を、この成膜と同時に、或いは成膜後に添加することで、しきい値制御をすることが可能となる。ｐ型を付与する不純物としては、代表的には硼素であり、Ｂ2Ｈ6、ＢＦ3などの不純物気体を１ｐｐｍ〜１０００ｐｐｍの割合で珪化物気体に混入させると良い。例えば、ｐ型を付与する不純物としてボロンを用いる場合、該ボロンの濃度を１×１０14〜６×１０16atoms/cm3とすると良い。
【００４７】
次に、第１の半導体膜２０７のうち、チャネル形成領域となる部分と重なるように、第１の半導体膜２０７上に保護膜２０８〜２１０を形成する。保護膜２０８〜２１０は液滴吐出法または印刷法を用いて形成しても良いし、ＣＶＤ法、スパッタ法などを用いて形成しても良い。保護膜２０８〜２１２といて、酸化珪素、窒化珪素、窒化酸化珪素などの無機絶縁膜、シロキサン系絶縁膜などを用いることができる。またこれらの膜を積層し、保護膜２０８〜２１２として用いても良い。本実施の形態では、プラズマＣＶＤ法で形成された窒化珪素、液滴吐出法で形成されたシロキサン系絶縁膜を積層して、保護膜２０８〜２１２として用いる。この場合、窒化珪素のパターニングは、液滴吐出法で形成されたシロキサン系絶縁膜をマスクとして用い行なうことができる。
【００４８】
次に図３（Ａ）に示すように、第１の半導体膜２０７のパターニングを行なう。第１の半導体膜２０７のパターニングは、リソグラフィ法を用いても良いし、液滴吐出法または印刷法で形成されたレジストをマスクとして用いても良い。後者の場合、露光用のマスクを別途用意しておく必要がなくなり、よってコストの削減に繋がる。本実施の形態では、液滴吐出法で形成されたレジスト２１３を用い、パターニングする例を示す。なおレジスト２１３は、ポリイミド、アクリルなどの有機樹脂を用いることができる。そして、レジスト２１３を用いたドライエッチングにより、パターニングされた第１の半導体膜２１４〜２１７が形成される。
【００４９】
次に図３（Ｃ）に示すように、パターニング後の第１の半導体膜２１４〜２１７を覆うように、第２の半導体膜２１８を形成する。第２の半導体膜２１８には、一導電型を付与する不純物を添加しておく。ｎチャネル型のＴＦＴを形成する場合には、第２の半導体膜２１８に、ｎ型を付与する不純物、例えばリンを添加すれば良い。具体的には、珪化物気体にＰＨ3などの不純物気体を加え、第２の半導体膜２１８を形成すれば良い。一導電型を有する第２の半導体膜２１８は、第１の半導体膜２１４〜２１７と同様にセミアモルファス半導体、非晶質半導体で形成することができる。
【００５０】
なお本実施の形態では、第２の半導体膜２１８を第１の半導体膜２１４〜２１７と接するように形成しているが、本発明はこの構成に限定されない。第１の半導体膜２１４〜２１７と第２の半導体膜２１８の間に、ＬＤＤ領域として機能する第３の半導体膜を形成しておいても良い。この場合、第３の半導体膜は、セミアモルファス半導体または非晶質半導体で形成する。そして、第３の半導体膜は、導電型を付与するための不純物を意図的に添加しなくとも、もともと弱いｎ型の導電型を示す。よって第３の半導体膜には、導電型を付与するための不純物を添加してもしなくても、ＬＤＤ領域として用いることができる。
【００５１】
次に図４（Ａ）に示すように、配線２１９〜２２６を液滴吐出法または印刷法を用いて形成し、該配線２１９〜２２６をマスクとして用い、第２の半導体膜２１８をエッチングする。第２の半導体膜２１８のエッチングは、真空雰囲気下もしくは大気圧雰囲気下におけるドライエッチングで行なうことができる。上記エッチングにより、第２の半導体膜２１８からソース領域またはドレイン領域として機能する、第２の半導体２２７〜２３５が形成される。第２の半導体膜２１８をエッチングする際、保護膜２０８〜２１２によって、第１の半導体膜２１４〜２１７がオーバーエッチングされるのを防ぐことができる。
【００５２】
配線２１９〜２２６は、ゲート電極２０１〜２０５と同様に形成することができる。具体的には、Ａｇ、Ａｕ、Ｃｕ、Ｐｄなどの金属、金属化合物を１つまたは複数有する導電材料を用いる。液滴吐出法を用いる場合、有機系または無機系の溶媒に該導電材料を分散させたものを、ノズルから滴下した後、室温において乾燥または焼成することで、形成することができる。分散剤により凝集を抑え、溶液に分散させることができるならば、Ｃｒ、Ｍｏ、Ｔｉ、Ｔａ、Ｗ、Ａｌなどの金属、金属化合物を１つまたは複数有する導電材料を用いることも可能である。焼成は酸素雰囲気下で行ない、配線２１９〜２２６の抵抗を下げるようにしても良い。また液滴吐出法または各種印刷法による導電材料の成膜を複数回行なうことで、複数の導電膜が積層された配線２１９〜２２６を形成することも可能である。
【００５３】
上記工程によって、第１のＴＦＴ２３６、第２のＴＦＴ２３７、スイッチング用ＴＦＴ２３８、駆動用ＴＦＴ２３９が形成される。
【００５４】
次に、図４（Ｂ）に示すように、層間絶縁膜を形成する前に、コンタクトホールを形成する領域に撥液性を有する有機材料２４５を液滴吐出法または印刷法などを用いて塗布する。この場合、層間絶縁膜を形成した後、撥液性を有する有機材料２４５を除去することで、エッチングを行なわずともコンタクトホールを形成することができる。撥液性を有する有機材料としては、Ｒn−Ｓｉ−Ｘ(4-n)（ｎ＝１、２、３）の化学式で表されるシランカップリング剤を用いる。Ｒは、アルキル基などの比較的不活性な基、またはビニル基、アミノ基あるいはエポキシ基などの反応性基を含む物である。また、Ｘはハロゲン、メトキシ基、エトキシ基またはアセトキシ基など基質表面の水酸基あるいは吸着水との縮合により結合可能な加水分解基からなる。本実施の形態では、フルオロ基を有するフルオロアルキルシラン（ＦＡＳ）、代表的にはポリテトラフルオロエチレン（ＰＴＦＥ）を、ｎ−オクタノールに溶解した溶液を用いる。また撥液性を有する有機材料の除去は、水による洗浄、ＣＦ4、Ｏ2などを用いたドライエッチングで行なうことができる。
【００５５】
次に、層間絶縁膜２４０を形成する。層間絶縁膜２４０は、有機樹脂膜、無機絶縁膜またはシロキサン系絶縁膜を用いて形成することができる。層間絶縁膜２４０に、低誘電率材料（low-k材料）と呼ばれる材料を用いていても良い。
【００５６】
次に電界発光層２４３を形成する前に、層間絶縁膜２４０に吸着した水分や酸素等を除去するために、大気雰囲気下で加熱処理または真空雰囲気下で加熱処理（真空ベーク）を行なっても良い。具体的には、基板の温度を２００℃〜４５０℃、好ましくは２５０〜３００℃で、０．５〜２０時間程度、真空雰囲気下で加熱処理を行なう。望ましくは３×１０-7Ｔｏｒｒ以下とし、可能であるならば３×１０-8Ｔｏｒｒ以下とするのが最も望ましい。そして、真空雰囲気下で加熱処理を行なった後に電界発光層を成膜する場合、電界発光層を成膜する直前まで当該基板を真空雰囲気下に置いておくことで、信頼性をより高めることができる。
【００５７】
そして、層間絶縁膜２４０のコンタクトホール２４１内において、駆動用ＴＦＴ２３９の電極２２６に接するように第１の電極２４２を形成する。なお本実施の形態では、第１の電極２４２が陰極、後に形成される第２の電極２４４が陽極に相当するが、本発明はこの構成に限定されない。第１の電極２４２が陽極、ｃ２４４が陰極に相当していても良い。
【００５８】
陰極は、仕事関数の小さい金属、合金、電気伝導性化合物、およびこれらの混合物などを用いることができる。具体的には、ＬｉやＣｓ等のアルカリ金属、およびＭｇ、Ｃａ、Ｓｒ等のアルカリ土類金属、これらを含む合金（Ｍｇ：Ａｇ、Ａｌ：Ｌｉ、Ｍｇ：Ｉｎなど）、およびこれらの化合物（ＣａＦ2、ＣａＮ）の他、ＹｂやＥｒ等の希土類金属を用いることができる。また電子注入層を設ける場合、Ａｌなどの他の導電層を用いることも可能である。また陰極側から光を取り出す場合は、酸化インジウムスズ（ＩＴＯ）、酸化亜鉛（ＺｎＯ）、酸化インジウム亜鉛（ＩＺＯ）、ガリウムを添加した酸化亜鉛（ＧＺＯ）などその他の透光性酸化物導電材料を用いることが可能である。ＩＴＯ及び酸化珪素を含む酸化インジウムスズ（以下、ＩＴＳＯとする）や、酸化珪素を含んだ酸化インジウムに、さらに２〜２０％の酸化亜鉛（ＺｎＯ）を混合したものを用いても良い。透光性酸化物導電材料を用いる場合、後に形成される電界発光層２４３に電子注入層を設けるのが望ましい。また透光性酸化物導電材料を用いずとも、陰極を光が透過する程度の膜厚（好ましくは、５ｎｍ〜３０ｎｍ程度）で形成することで、陰極側から光を取り出すことができる。この場合、該陰極の上または下に接するように透光性酸化物導電材料を用いて透光性を有する導電層を形成し、陰極のシート抵抗を抑えるようにしても良い。
【００５９】
本実施の形態では、陽極に相当する第１の電極２４２として、Ｍｇ：Ａｇを用いる。なお第１の電極２４２は、スパッタ法、液滴吐出法または印刷法を用いて形成することが可能である。液滴吐出法または印刷法を用いる場合、マスクを用いなくても第１の電極２４２を形成することが可能である。またスパッタ法を用いる場合でも、リソグラフィ法において用いるレジストを、液滴吐出法または印刷法で形成することで、露光用のマスクを別途用意しておく必要がなくなり、よってコストの削減に繋がる。
【００６０】
なお第１の電極２４２は、その表面が平坦化されるように、ＣＭＰ法、ポリビニルアルコール系の多孔質体で拭浄し、研磨しても良い。またＣＭＰ法を用いた研磨後に、陰極の表面に紫外線照射、酸素プラズマ処理などを行ってもよい。
【００６１】
次に、第１の電極２４２と接するように、電界発光層２４３を形成する。電界発光層２４３は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。複数の層で構成されている場合、陰極に相当する第１の電極２４２上に、電子注入層、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積層する。なお第１の電極２４２が陽極に相当する場合は、電界発光層２４３を、ホール注入層、ホール輸送層、発光層、電子輸送層、電子注入層の順に積層して形成する。
【００６２】
なおモノクロの画像を表示する場合、もしくは白色の発光素子とカラーフィルターを用いてカラーの画像を表示する場合、電界発光層２４３の構造は全ての画素において同じである。三原色の光をそれぞれ発する３つの発光素子を用いてカラーの画像を表示する場合、電界発光層２４３は、対応する色ごとに材料、積層する層または膜厚を変えて塗り分けても良い。発光層を塗り分ける場合、液滴吐出法は材料の無駄がなく、工程も簡素化できるので、非常に有効である。なおカラーは、混色を用いたフルカラーであっても良いし、単一の色相を有する複数の画素を特定のエリアごとに配したエリアカラーであっても良い。
【００６３】
なおカラーフィルターは、特定の波長領域の光を透過させることができる着色層と、場合によっては該着色層に加え、可視光を遮蔽することができる遮蔽膜とを有する場合がある。そしてカラーフィルターは、発光素子を封止するためのカバー材上に形成する場合もあれば、素子基板に形成する場合もありうる。いずれの場合においても、着色層または遮蔽膜は、印刷法または液滴吐出法を用いて形成することが可能である。
【００６４】
また電界発光層２４３は、高分子系有機化合物、中分子系有機化合物、低分子系有機化合物、無機化合物のいずれを用いていても、液滴吐出法で形成することが可能である。また中分子系有機化合物、低分子系有機化合物、無機化合物は蒸着法で形成しても良い。
【００６５】
そして電界発光層２４３を覆うように、第２の電極２４４を形成する。本実施の形態では、第２の電極２４４は陽極に相当する。第２の電極２４４の作製方法は、蒸着法、スパッタ法、液滴吐出法などを材料に合わせて使い分けることが好ましい。
【００６６】
陽極には、酸化インジウムスズ（ＩＴＯ）、酸化亜鉛（ＺｎＯ）、酸化インジウム亜鉛（ＩＺＯ）、ガリウムを添加した酸化亜鉛（ＧＺＯ）などその他の透光性酸化物導電材料を用いることが可能である。ＩＴＯ及び酸化珪素を含む酸化インジウムスズ（以下、ＩＴＳＯとする）や、酸化珪素を含んだ酸化インジウムに、さらに２〜２０％の酸化亜鉛（ＺｎＯ）を混合したものを用いても良い。また陽極として上記透光性酸化物導電材料の他に、例えばＴｉＮ、ＺｒＮ、Ｔｉ、Ｗ、Ｎｉ、Ｐｔ、Ｃｒ、Ａｇ、Ａｌ等の１つまたは複数からなる単層膜の他、窒化チタンとアルミニウムを主成分とする膜との積層、窒化チタン膜とアルミニウムを主成分とする膜と窒化チタン膜との三層構造等を用いることができる。ただし透光性酸化物導電材料以外の材料で陽極側から光を取り出す場合、光が透過する程度の膜厚（好ましくは、５ｎｍ〜３０ｎｍ程度）で形成する。
【００６７】
第１の電極２４２と電界発光層２４３と第２の電極２４４が重なり合うことで、発光素子が形成されている。
【００６８】
なお、発光素子からの光の取り出しは、第１の電極２４２側からであっても良いし、第２の電極２４４側からであっても良いし、その両方からであっても良い。上記３つの構成にうち、目的とする構成に合わせて、陽極、陰極ぞれぞれの材料及び膜厚を選択するようにする。本実施の形態のように第２の電極２４４側から光の取り出す場合、第１の電極２４２側から光の取り出す場合に比べて、より低い消費電力でより高い輝度を得ることができる。
【００６９】
なお、図示しないが、発光素子を覆うようにパッシベーション膜を形成しても良い。パッシベーション膜は、水分や酸素などの発光素子の劣化を促進させる原因となる物質を、他の絶縁膜と比較して透過させにくい膜を用いる。代表的には、例えばＤＬＣ膜、窒化炭素膜、ＲＦスパッタ法、ＣＶＤ法などで形成された窒化珪素膜等を用いるのが望ましい。また、例えば窒化炭素膜と窒化珪素を積層した膜、ポリスチレンを積層した膜など、をパッシベーション膜として用いても良い。また上述した水分や酸素などの物質を透過させにくい膜と、該膜に比べて水分や酸素などの物質を透過させやすいが内部応力の低い膜とを積層させて、パッシベーション膜２３７として用いることも可能である。本実施の形態では窒化珪素を用いる。パッシベーション膜として窒化珪素を用いる場合、低い成膜温度で緻密なパッシベーション膜を形成するには、アルゴンなどの希ガス元素を反応ガスに含ませ、パッシベーション膜中に混入させると良い。
【００７０】
なお実際には、図４（Ｃ）に示す状態まで完成したら、さらに外気に曝されないように気密性が高く、脱ガスの少ない保護フィルム（ラミネートフィルム、紫外線硬化樹脂フィルム等）やカバー材でパッケージング（封入）することが好ましい。
【００７１】
なお本実施の形態では、画素部を形成する工程について説明したが、セミアモルファス半導体を第１の半導体膜として用いる場合、ゲート信号線駆動回路を画素部と同じ基板上に形成することが可能である。またアモルファス半導体を用いたＴＦＴで画素部を形成し、該画素部が形成された基板に別途形成された駆動回路を貼り付けても良い。
【００７２】
なお図２〜図４では、エッチングに、リソグラフィ法を用いたり、液滴吐出法または印刷法で形成されたレジストをマスクとして用いたりしているが、本発明はこの構成に限定されない。
【００７３】
また図２〜図４では、第１の半導体膜と第２の半導体膜を別々の工程でパターニングしているが、本発明の発光装置はこの作製方法に限定されない。次に図５を用いて、第１の半導体膜と第２の半導体膜を同一のマスクを用いてパターニングする例について説明する。
【００７４】
まず上述した作製方法に従って、図２（Ｃ）に示す状態まで同様に作製する。次に図５（Ａ）に示すように、第１の半導体膜２０７をパターニングする前に、第２の半導体膜２５０を成膜する。ＬＤＤ領域として用いる第３の半導体膜を形成する場合は、第１の半導体膜２０７を形成した後、第３の半導体膜を形成し、それから第２の半導体膜２５０を形成する。次に図５（Ｂ）に示すように、液滴吐出法または印刷法で形成したレジスト２５１をマスクとして用い、第１の半導体膜２０７及び第２の半導体膜２５０をパターニングする。図５（Ｂ）において、２５２〜２５５はパターニング後の第１の半導体膜、２５６〜２５９はパターニング後の第２の半導体膜に相当する。
【００７５】
次に図５（Ｃ）に示すように、液滴吐出法または印刷法で配線２６０〜２６７を形成する。そして配線２６０〜２６７をマスクとして用い、第２の半導体膜２５６〜２５９を更にパターニングすることで、ソース領域またはドレイン領域として機能する第２の半導体膜２６８〜２７６が形成される。そして後は、図４に示した作製方法と同様に、層間絶縁膜、第１の電極、発光層、第２の電極を形成することができる。
【００７６】
また、図２〜図４に示した作製方法及び図５に示した作製方法では、第１の電極を層間絶縁膜上に形成しているが本発明はこの構成に限定されない。図６（Ａ）に、ゲート絶縁膜上に第１の電極を形成した場合の、画素の断面図を示す。ただし図６（Ａ）では、駆動用ＴＦＴ６００のみを示す。
【００７７】
図６（Ａ）において、６０１、６０２は、ソース領域またはドレイン領域として機能する第２の半導体膜に相当し、第２の半導体膜６０１上に接するように配線６０３が、第２の半導体膜６０２上に接するように配線６０４が形成されている。なお図６（Ａ）では、第１の半導体膜６０５と第２の半導体膜６０１、６０２とを、図２〜図４に示した場合のように、異なるマスクを用いたパターニングにより形成しているが、本発明はこの構成に限定されず、図５の場合のように同じマスクを用いてパターニングしていても良い。そして図６（Ａ）では、配線６０４上に接するように、第１の電極６０６が形成されている。そして、駆動用ＴＦＴ６００の端部を覆うように、隔壁６０７が形成されている。隔壁６０７は、有機樹脂膜、無機絶縁膜またはシロキサン系絶縁膜を用いて形成することができる。有機樹脂膜ならば、例えばアクリル、ポリイミド、ポリアミドなど、無機絶縁膜ならば酸化珪素、窒化酸化珪素などを用いることができる。また隔壁６０７自体を、液滴吐出法または印刷法で形成することもできる。なお隔壁６０７は開口部６０８を有している。
【００７８】
また、他の構成の例として、図６（Ｂ）に、ＴＦＴを覆って層間絶縁膜を形成し、該層間絶縁膜上に第１の電極を形成し、さらに隔壁を設けた場合の、画素の断面図を示す。ただし図６（Ｂ）では、駆動用ＴＦＴ６２０のみを示す。図６（Ｂ）では、駆動用ＴＦＴ６４０のソース領域またはドレイン領域と接続された配線６２１、６２２とが、層間絶縁膜６２３によって覆われており、該層間絶縁膜６２３上に第１の電極６２４が形成されている。そして第１の電極６２４と配線６２２とは、層間絶縁膜６２３のコンタクトホール内に形成されたコンタクトホール６２５を通して電気的に接続されている。層間絶縁膜６２３上には、隔壁６２６が形成されており、隔壁６２６の開口部において、第１の電極、電界発光層６２７及び第２の電極６２８により、発光素子６２９が形成されている。
【００７９】
また層間絶縁膜は、液滴吐出法を用いて形成しても良い。図６（Ｃ）に、液滴吐出法を用いて層間絶縁膜を形成した場合の、画素の断面図を示す。ただし図６（Ｃ）では、駆動用ＴＦＴ６４０のみを示す。図６（Ｃ）では、駆動用ＴＦＴ６４０が第１の層間絶縁膜６４３に覆われており、第１の層間絶縁膜６４３は液滴吐出法を用いて形成されている。駆動用ＴＦＴ６４０のソース領域またはドレイン領域のいずれか一方に接続された配線６４１は、第１の層間絶縁膜６４３と完全に重なってはおらず、一部露出している。また第１の層間絶縁膜６４５は、第１の層間絶縁膜６４３と同様に液滴吐出法を用いて形成されており、該第１の層間絶縁膜６４３を覆うように第１の電極６４４が形成されている。そして配線６４１の一部露出している部分は第１の電極６４４と接しており、該接している部分を覆うように更に第２の層間絶縁膜６４６が形成されている。
【００８０】
第２の層間絶縁膜６４６は、第１の層間絶縁膜６４５と重なる領域に開口部を有しており、該開口部において、第１の電極６４４と、第２の層間絶縁膜６４６上に形成された電界発光層６４７と、第２の電極６４８とが重なり、発光素子を形成している。
【００８１】
なお、図２〜図６に示した作製方法では、第２の半導体膜と、該第２の半導体膜に接している配線とを形成した後に、第１の電極を形成している例を示しているが、本発明はこの構成に限定されない。
【００８２】
また図２〜図６に示す発光装置では、ＴＦＴの第１の半導体膜と第２の半導体膜の間に保護膜を形成しているが、本発明はこの構成に限定されず、図２〜図６の場合において、保護膜は必ずしも形成しなくて良い。図７（Ａ）に、保護膜を形成していない場合の、画素の断面図を示す。ただし図７（Ａ）では、駆動用ＴＦＴ７０１のみを示す。図７（Ａ）に示す駆動用ＴＦＴ７０１は、基板７００上に形成されたゲート電極７０２と、該ゲート電極７０２を覆うように形成されたゲート絶縁膜７０３と、該ゲート電極７０２と重なるようにゲート絶縁膜７０３上に形成された第１の半導体膜７０４と、第１の半導体膜７０４と接する第２の半導体膜７０５、７０６とを有している。エッチングにより第２の半導体膜７０５、７０６を形成する際、ＳＦ6、ＮＦ3、ＣＦ4などのフッ化物気体を用いてエッチングガスとして用いる。そしてこのエッチングでは、第１の半導体膜７０４とのエッチングの選択比がとれないので、処理時間を適宜調整して行なうこととなる。このエッチングにより、第１の半導体膜７０４が一部露出する。
【００８３】
図７（Ａ）のように保護膜を形成せず、第１の半導体膜７０４と第２の半導体膜７０５、７０６を、同じマスクを用いてパターニングする場合、ゲート絶縁膜７０２と、第１の半導体膜７０４と、第２の半導体膜７０５、７０６とを、大気に触れさせることなく連続して形成することが可能である。すなわち、大気成分や大気中に浮遊する汚染物質に汚染されることなく各積層界面を形成することができるので、ＴＦＴ特性のばらつきを低減することができる。
【００８４】
また図２〜図６、図７（Ａ）では、ゲート電極が第１の半導体膜よりも基板側に形成されているが、本発明はこの構成に限定されない。図７（Ｂ）に、第１の半導体膜がゲート電極よりも基板側に形成されている場合の、画素の断面図を示す。ただし図７（Ｂ）では、駆動用ＴＦＴ７１１のみを示す。図７（Ｂ）において、基板７１０上に配線７１２、７１３が形成されており、また配線７１２、７１３上に接するように、第２の半導体膜７１４、７１５が形成されており、第２の半導体膜７１４、７１５上に接するように第１の半導体膜７１６が形成されている。そして第１の半導体膜７１６上にはゲート絶縁膜７１７が形成されており、第１の半導体膜７１６と重なるように該ゲート絶縁膜７１７上にゲート電極７１８が形成されている。
【００８５】
なお、上記図２〜図６に示したＴＦＴは、いずれもソース領域またはドレイン領域として機能する第２の半導体膜を用いているが、第２の半導体膜は必ずしも形成する必要はない。この場合、配線が直接第１の半導体膜と接続され、該配線がソース領域またはドレイン領域として機能する。特に図７（Ｂ）に示したＴＦＴは、第２の半導体膜を用いない場合、第２の半導体膜７１４、７１５を形成するためのパターニングに用いるマスクが不要になるので、大幅に工程数を削減することができる。
【００８６】
なお上記図２〜図６に示した発光装置において、スイッチング用ＴＦＴはダブルゲート構造としているが、シングルゲート構造有していてもよいし、マルチゲート構造を有していてもよい。また、駆動用ＴＦＴ、消去用ＴＦＴについてもシングルゲート構造を有していてもよいし、マルチゲート構造を有していてもよい。マルチゲート構造とは、直列に接続され、なおかつゲート電極が接続された複数のＴＦＴが、第１の半導体膜を共有しているような構成を意味する。マルチゲート構造とすることで、ＴＦＴのオフ電流を低減させることができる。
【実施例１】
【００８７】
以下に、本発明の発光装置の構造及びその駆動方法について説明する。ここでは、ｎビットのビデオ信号により２n階調の表示を行なう場合について説明する。
【００８８】
図８に本発明の発光装置のブロック図の一例を示す。図８の発光装置は、基板上に形成されたＴＦＴによって画素部１０１、画素部の周辺に配置されたソース信号線駆動回路１０２、書き込み用ゲート信号線駆動回路（第１のゲート信号線駆動回路）１０３、消去用ゲート信号線駆動回路（第２のゲート信号線駆動回路）１０４を有している。なお、本実施の形態では、発光装置はソース信号線駆動回路を１つ有しているが、本発明においてソース信号線駆動回路は２つ以上あってもよい。
【００８９】
また、本発明において、ソース信号線駆動回路１０２、書き込み用ゲート信号線駆動回路１０３または消去用ゲート信号線駆動回路１０４は、画素部１０１が設けられている基板上に設けられている構成にしてもよいし、ＩＣチップ上に設けてＦＰＣ（フレキシブルプリントサーキット：Flexible Printed Circuit）またはＴＡＢ（Tape Automated Bonding）を介して画素部と接続されるような構成にしてもよい。
【００９０】
ソース信号線駆動回路１０２は基本的にシフトレジスタ１０２ａ、ラッチ（Ａ）１０２ｂ、ラッチ（Ｂ）１０２ｃを有している。
【００９１】
ソース信号線駆動回路１０２において、シフトレジスタ１０２ａにクロック信号（ＣＬＫ）及びスタートパルス（ＳＰ）が入力される。シフトレジスタ１０２ａは、これらのクロック信号（ＣＬＫ）及びスタートパルス（ＳＰ）に基づきタイミング信号を順に発生させ、バッファ等を通して後段の回路へタイミング信号を順次供給する。
【００９２】
シフトレジスタ１０２ａからのタイミング信号は、バッファ等によって緩衝増幅される。タイミング信号が供給される配線には、多くの回路あるいは素子が接続されているために負荷容量（寄生容量）が大きい。この負荷容量が大きいために生ずるタイミング信号の立ち上がりまたは立ち下がりの「鈍り」を防ぐために、このバッファが設けられる。
【００９３】
バッファによって緩衝増幅されたタイミング信号は、ラッチ（Ａ）１０２ｂに供給される。ラッチ（Ａ）１０２ｂは、ｎビットのビデオ信号を処理する複数のステージのラッチを有している。ラッチ（Ａ）１０２ｂは、前記タイミング信号が入力されると、時分割階調データ信号発生回路１０６から供給されるｎビットビデオ信号を順次取り込み、保持する。
【００９４】
なお、ラッチ（Ａ）１０２ｂにビデオ信号を取り込む際に、ラッチ（Ａ）１０２ｂが有する複数のステージのラッチに、順にビデオ信号を入力してもよい。しかし、本発明はこの構成に限定されない。ラッチ（Ａ）１０２ｂが有する複数のステージのラッチをいくつかのグループに分け、各グループごとに並行して同時にビデオ信号を入力する、所謂分割駆動を行ってもよい。なお、このときの  グループの数を分割数と呼ぶ。例えば４つのステージごとにラッチをグループに分けた場合、４分割で分割駆動と言う。
【００９５】
ラッチ（Ａ）１０２ｂの全てのステージのラッチにビデオ信号の書き込みが一通り終了するまでの時間を、ライン期間を呼ぶ。すなわち、ラッチ（Ａ）１０２ｂ中で一番左側のステージのラッチにビデオ信号の書き込みが開始される時点から、一番右側のステージのラッチにビデオ信号の書き込みが終了する時点までの時間間隔がライン期間である。実際には、上記ライン期間に水平帰線期間が加えられた期間をライン期間に含むことがある。
【００９６】
１ライン期間が終了すると、ラッチ（Ｂ）１０２ｃにラッチシグナル（Latch Signal）が供給される。この瞬間、ラッチ（Ａ）１０２ｂに書き込まれ保持されているビデオ信号は、ラッチ（Ｂ）１０２ｃに一斉に送出され、ラッチ（Ｂ）１０２ｃの全ステージのラッチに書き込まれ、保持される。
【００９７】
ビデオ信号をラッチ（Ｂ）１０２ｃに送出し終えたラッチ（Ａ）１０２ｂには、シフトレジスタ１０２ａからのタイミング信号に基づき、再び時分割階調データ信号発生回路１０６から供給されるビデオ信号の書き込みが順次行われる。
【００９８】
この２順目の１ライン期間中には、ラッチ（Ｂ）１０２ｃに書き込まれ、保持されているビデオ信号がソース信号線に入力される。
【００９９】
一方、書き込み用ゲート信号線駆動回路１０３及び消去用ゲート信号線駆動回路１０４は、それぞれシフトレジスタ、バッファを有している。また、場合によっては、書き込み用ゲート信号線駆動回路１０３及び消去用ゲート信号線駆動回路１０４が、シフトレジスタ、バッファのほかにレベルシフトを有していてもよい。
【０１００】
書き込み用ゲート信号線駆動回路１０３及び消去用ゲート信号線駆動回路１０４において、シフトレジスタからのタイミング信号がバッファ（図示せず）に供給され、対応するゲート信号線（走査線とも呼ぶ）に供給される。ゲート信号線には、１ライン分の画素ＴＦＴのゲート電極が接続されており、１ライン分全ての画素ＴＦＴを同時にオンにしたくてはならないので、バッファは大きな電流を流すことが可能なものが用いられる。
【０１０１】
時分割階調データ信号発生回路１０６においては、アナログまたはデジタルのビデオ信号（画像情報を含む信号）が時分割階調を行なうためのビデオ信号（Digital Data Signals）に変換され、ラッチ（Ａ）１０２ｂに入力される。またこの時分割階調データ信号発生回路１０６は、時分割階調表示を行なうために必要なタイミングパルス等を発生される回路でもある。
【０１０２】
この時分割階調データ信号発生回路１０６は、本発明の発光装置の外部に設けられていてもよい。その場合、そこで形成されたビデオ信号が本発明の発光装置に入力される構成となる。この場合、本発明の発光装置を表示装置として有する電子機器は、本発明の発光装置と時分割階調データ信号発生回路を別の部品として含むことになる。
【０１０３】
また、時分割階調データ信号発生回路１０６をＩＣチップなどの形で本発明の発光装置に実装してもよい。その場合、そのＩＣチップで形成されたビデオ信号が本発明の発光装置に入力される構成となる。この場合、本発明の発光装置を表示装置として有する電子機器は、時分割階調データ信号発生回路を含むＩＣチップを実装した本発明の発光装置を部品として含むことになる。
【０１０４】
また、時分割階調データ信号発生回路１０６を画素部１０１、ソース信号線駆動回路１０２、書き込み用ゲート信号線駆動回路１０３、消去用ゲート信号線駆動回路１０４と同一の基板上にＴＦＴを用いて形成することも可能である。この場合の時分割階調データ信号発生回路は多結晶半導体膜を活性層とするＴＦＴで形成してもよい。また、この場合、本発明の発光装置を表示装置として有する電子機器は、時分割階調データ信号発生回路が発行装置自体に内蔵されており、電子機器の小型化を測ることが可能である。
【０１０５】
画素部１０１の拡大図を図９に示す。ソース信号線駆動回路１０２のラッチ（Ｂ）１０２ｃに接続されたソース信号線（Ｓ１〜Ｓｘ）、ＦＰＣを介して発光装置の外部の電源に接続された電源供給線（Ｖ１〜Ｖｘ）、書き込み用ゲート信号線駆動回路１０３に接続された書き込み用ゲート信号線（第１のゲート信号線）（Ｇａ１〜Ｇａｙ）、消去用ゲート信号線駆動回路１０４に接続された消去用ゲート信号線（第２のゲート信号線）（Ｇｅ１〜Ｇｅｙ）が画素部１０１に設けられている。
【０１０６】
ソース信号線（Ｓ１〜Ｓｘ）と、電源供給線（Ｖ１〜Ｖｘ）と、書き込み用ゲート信号線（Ｇａ１〜Ｇａｙ）と、消去用ゲート信号線（Ｇｅ１〜Ｇｅｙ）とを備えた領域が画素１０５である。画素部１０１にはマトリクス状に複数の画素１０５が配列されることになる。画素１０５は、例えば図１に示した回路を有する画素を用いることができる。
【０１０７】
次に、上述した構成を有する本発明の発光装置の駆動方法について図１、図８〜図１０を用いて説明する。
【０１０８】
書き込み用ゲート信号線Ｇａ１に、書き込み用ゲート信号線駆動回路１０３から書き込み用選択信号（第１の選択信号）が入力される。その結果、書き込み用ゲート信号線Ｇａ１に接続されている全ての画素（１ライン目の画素）のスイッチング用ＴＦＴ１０７がオンの状態になる。
【０１０９】
そして、同時に、ソース信号線Ｓ１〜Ｓｘにソース信号線駆動回路１０２のラッチ（Ｂ）１０２ｃから、１ビット目のビデオ信号が入力される。ビデオ信号はスイッチング用ＴＦＴ１０７を介して駆動用ＴＦＴ１０８のゲート電極に入力される。ビデオ信号は「０」または「１」の情報を有しており、「０」と「１」のビデオ信号は、一方がＨｉ、一方がＬｏｗの電圧を有する信号である。
【０１１０】
本実施の形態では、ビデオ信号が「０」の情報を有していた場合、駆動用ＴＦＴ１０８はオフの状態となる。よって、発光素子１１０の画素電極には電源電位は与えられない。その結果、「０」の情報を有するビデオ信号が入力された画素が有する発光素子１１０は発光しない。
【０１１１】
逆に、「１」の情報を有していた場合、駆動用ＴＦＴ１０８はオン状態となる。よって発光素子１１０の画素電極には電源電位が与えられる。その結果、「１」の情報を有するビデオ信号が入力された画素が有する発光素子１１０は発光する。
【０１１２】
このように、１ライン目の画素にビデオ信号が入力されると同時に、発光素子１１０が発光、または非発光を行い、１ライン目の画素が表示を行なう。画素が表示を行っている期間を表示期間Ｔｒと呼ぶ。特に１ビット目のビデオ信号が画素に入力されたことで開始する表示期間をＴｒ１と呼ぶ。図１０では説明を簡便にするために、特に１ライン目の画素の表示期間についてのみ示す。各ラインの表示期間が開始されるタイミングはそれぞれ時間差を有している。
【０１１３】
次にＧａ１への書き込み用選択信号の入力が終了すると同時に、書き込み用ゲート信号線Ｇａ２に同様に書き込み用選択信号が入力される。そして書き込み用ゲート信号線Ｇａ２に接続されている全ての画素のスイッチング用ＴＦＴ１０７がオンの状態になり、２ライン目の画素にソース信号線Ｓ１〜Ｓｘから１ビット目のビデオ信号が入力される。
【０１１４】
そして、順に、全ての書き込み用ゲート信号線（Ｇａ１〜Ｇａｙ）に書き込み用選択信号が入力されていく。全ての書き込み用ゲート信号線（Ｇａ１〜Ｇａｙ）が選択され、全てのラインの画素に１ビット目のビデオ信号が入力されるまでの期間が書き込み期間Ｔａ１である。
【０１１５】
一方、全てのラインの画素に１ビット目のビデオ信号が入力される前、すなわち、書き込み期間Ｔａ１が終了する前に、画素への１ビット目のビデオ信号の入力と並行して、消去用ゲート信号線駆動回路１０４からの消去用ゲート信号線Ｇｅ１への消去用選択信号（第２の選択信号）の入力が行われる。
【０１１６】
消去用ゲート信号線Ｇｅ１に消去用選択信号が入力されると、消去用ゲート信号線Ｇｅ１に接続されている全ての画素（１ライン目の画素）の消去用ＴＦＴ１０９がオンの状態になる。そして電源供給線（Ｖ１〜Ｖｘ）の電源電位が  消去用ＴＦＴ１０９を介して駆動用ＴＦＴ１０８のゲート電極に与えられる。
【０１１７】
電源電位が駆動用ＴＦＴ１０８のゲート電極に与えられると、駆動用ＴＦＴ１０８はオフの状態となる。よって電源電位は発光素子１１０の画素電極に与えられなくなり、１ライン目の画素が表示を行わなくなる。つまり、書き込み用ゲート信号線Ｇａ１が書き込み用選択信号によって選択された時から駆動用ＴＦＴのゲート電極が保持していたビデオ信号は、駆動用ＴＦＴのゲート電極に電源電位が与えられることで消去される。よって、１ライン目の画素が表示を行わなくなる。
【０１１８】
画素が表示を行わない期間を非表示期間Ｔｄと呼ぶ。１ライン目の画素は、消去用ゲート信号線Ｇｅ１に消去用選択信号が入力されると同時に表示期間Ｔｒ１が終了し、非表示期間Ｔｄ１となる。
【０１１９】
図１０では説明を簡便にするために、特に１ライン目の画素の非表示期間についてのみ示す。表示期間と同様に、各ラインの非表示期間が開始されるタイミングがそれぞれ時間差を有している。
【０１２０】
そしてＧｅ１への消去用選択信号の入力が終了すると同時に、消去用ゲート信号線Ｇｅ２に消去用選択信号が入力され、同様に消去用ゲート信号線Ｇｅ２に接続されている全ての画素（２ライン目の画素）の消去用ＴＦＴ１０９がオンの状態になる。そして電源供給線（Ｖ１〜Ｖｘ）の電源電位が消去用ＴＦＴ１０９を介して駆動用ＴＦＴ１０８のゲート電極に与えられる。電源電位が駆動用ＴＦＴ１０８のゲート電極に与えられると、駆動用ＴＦＴ１０８はオフの状態となる。よって電源電位は発光素子１１０の画素電極に与えられなくなる。その結果、２ライン目の画素が有する発光素子は全て非発光の状態になり、２ライン目の画素が表示を行わなくなり、非表示の状態となる。
【０１２１】
そして、順に、全ての消去用ゲート信号線に消去用選択信号が入力されていく。全ての消去用ゲート信号線（Ｇａ１〜Ｇａｙ）が選択され、全てのラインの画素が保持している１ビット目のビデオ信号が消去されるまでの期間が消去期間Ｔｅ１である。
【０１２２】
一方、全てのラインの画素が保持している１ビット目のビデオ信号が消去される前、すなわち、消去期間Ｔｅ１が終了する前に、画素への１ビット目のビデオ信号の消去と並行して、再び書き込み用ゲート信号線駆動回路１０４からの書き込み用ゲート信号線Ｇａ１への書き込み用選択信号の入力が行われる。その結果、１ライン目の画素が再び表示を行なうので、非表示期間Ｔｄ１が終了して表示期間Ｔｒ２となる。
【０１２３】
そして同様に、順に、全ての書き込み用ゲート信号線が選択され、２ビット目のビデオ信号線が全ての画素に入力される。全てのラインの画素に２ビット目のビデオ信号が入力し終わるまでの期間を、書き込み期間Ｔａ２と呼ぶ。
【０１２４】
そして、一方、全てのラインの画素に２ビット目のビデオ信号が入力される前、すなわち、書き込み期間Ｔａ２が終了する前に、画素への２ビット目のビデオ信号の入力と並行して、消去用ゲート信号線駆動回路１０４から消去用ゲート信号線Ｇｅ２への消去用選択信号の入力が行われる。よって１ライン目の画素が有する発光素子は全て非発光の状態になり、１ライン目の画素が表示を行わなくなる。よって１ライン目の画素において表示期間Ｔｒ２は終了し、非表示期間Ｔｄ２となる。
【０１２５】
そして、順に、全ての消去用ゲート信号線に消去用選択信号が入力されていく。全ての消去用ゲート信号線（Ｇａ１〜Ｇａｙ）が選択され、全てのラインの画素が保持している２ビット目のビデオ信号が消去されるまでの期間が消去期間Ｔｅ２である。
【０１２６】
上述した動作はｍビット目のビデオ信号が画素に入力されるまで繰り返し行われ、表示期間Ｔｒと非表示期間Ｔｄとが繰り返し出現する（図１０）。表示期間Ｔｒは、書き込み期間Ｔａ１が開始されてから消去機関Ｔｅ１が開始されるまでの期間である。また非表示期間Ｔｄ１は、消去期間Ｔｅ１が開始されてから書き込み期間Ｔａ２が開始されるまでの期間である。そして表示期間Ｔｒ２、Ｔｒ３、…、Ｔｒ（ｍ−１）と非表示期間Ｔｄ２、Ｔｄ３、…、Ｔｅ（ｍ−１）も、表示期間Ｔｒ１と非表示期間Ｔｄ１と同様に、それぞれ書き込み期間Ｔａ１、Ｔａ２、…、Ｔａｍと消去期間Ｔｅ１、Ｔｅ２、…、Ｔｅ（ｍ−１）とによって、その期間が定められる。
【０１２７】
そして、ｍビット目のビデオ信号が１ライン目の画素に入力された後は、消去用ゲート信号線Ｇｅ１に消去用選択信号が入力されない。説明を簡便にするために、本実施の形態ではｍ＝ｎ−２の場合を例にとって説明するが、本発明はこれに限定されないのは言うまでもない。本発明において、ｍは２からｎまでの値を任意に選択することが可能である。
【０１２８】
（ｎ−２）ビット目のビデオ信号が１ライン目の画素に入力されると、１ライン目の画素は表示期間Ｔｒ（ｎ−２）となり表示を行なう。そして次のビットのビデオ信号が入力されるまで、（ｎ−２）ビット目のビデオ信号は画素に保持される。
【０１２９】
そして、次に（ｎ−１）ビット目のビデオ信号が１ライン目の画素に入力されると、が保持されていた（ｎ−２）ビット目のビデオ信号は、（ｎ−１）ビット目のビデオ信号に書き換えられる。そして１ライン目の画素は表示期間Ｔｒ（ｎ−１）となり、表示を行なう。（ｎ−２）ビット目のビデオ信号は、次のビットのビデオ信号が入力されるまで画素に保持される。
【０１３０】
上述した動作をｎビット目のビデオ信号が画素に入力されるまで繰り返し行われる（図１０）。表示期間Ｔｒ（ｎ−２）は、書き込み期間Ｔａ（ｎ−２）が開始されてから、書き込み期間Ｔａ（ｎ−１）が開始されるまでの期間である。そして、表示期間Ｔｒ（ｎ−１）、Ｔｒｎも表示期間Ｔｒ（ｎ−２）と同様に、書き込み期間Ｔａによって、その期間が定められる。
【０１３１】
本発明では、全ての書き込み期間の長さの和が１フレーム期間よりも短く、なおかつ表示期間の長さをＴｒ１：Ｔｒ２：Ｔｒ２：…：Ｔｒ（ｎ−１）：Ｔｒｎ＝２0：２1：２2：…：２(n-2)：２(n-1)とすることが必要である。
【０１３２】
全ての表示期間（Ｔｒ１〜Ｔｒｎ）が終了すると、１つの画像を表示することができる。本発明の駆動方法において、１つの画像を表示する期間を１フレーム期間（Ｆ）と呼ぶ。
【０１３３】
そして、１フレーム期間終了後は、再び書き込み用ゲート信号線Ｇａ１に、書き込み用ゲート信号線駆動回路１０３から書き込み用選択信号が入力される。その結果１ビット目のビデオ信号が画素に入力され、１ライン目の画素が再び表示期間Ｔｒ１となる。そして再び上述した動作を繰り返す。
【０１３４】
通常の発光装置では、１秒間に６０以上のフレーム期間を設けることが好ましい。１秒間に表示される画像の数が６０より少なくなると、視覚的に画像のちらつきが目立ち始めることがある。
【０１３５】
表示期間Ｔｒの長さは、Ｔｒ１：Ｔｒ２：Ｔｒ３：…：Ｔｒ（ｎ−１）：Ｔｒｎ＝２0：２1：２2：…：２(n-2)：２(n-1)となるように設定する。この表示期間の組み合わせで２n階調のうち所望の階調表示を行なうことができる。
【０１３６】
１フレーム期間中に発光素子が表示期間の長さの総和を求めることによって、当該フレーム期間におけるその画素の表示した階調が決まる。例えば、ｎ＝８のとき、全部の表示期間で画素が発光した場合の輝度を１００％とすると、Ｔｒ１とＴｒ２において画素が発光した場合には１％の輝度が表現でき、Ｔｒ３とＴｒ５とＴｒ８を選択した場合には６０％の輝度が表現できる。
【０１３７】
ｍビット目のビデオ信号が画素に書き込まれる書き込み期間Ｔａｍは、表示期間Ｔｒｍの長さよりも短いことが肝要である。よって、ビット数ｍの値は、１〜ｎのうち、書き込み期間Ｔａｍが表示期間Ｔｒｍの長さよりも短くなるような値であることが必要である。
【０１３８】
また、表示期間（Ｔｒ１〜Ｔｒｎ）は、どのような順序で出現させてもよい。例えば、１フレーム期間中において、Ｔｒ１の次にＴｒ３、Ｔｒ５、Ｔｒ２、…という順序で表示期間を出現させることも可能である。ただし、消去期間（Ｔｅ１〜Ｔｅｎ）が互いに重ならない順序の方がより好ましい。
【０１３９】
なお、本発明においては、表示期間と書き込み期間とが一部重なっている。言いかえると書き込み期間においても画素を表示させることが可能である。そのため、１フレーム期間における表示期間の長さの総和の割合（デューティー比）が書き込み期間の長さによってのみ決定されない。
【０１４０】
なお、上述した本発明の構成は、発光装置への適用だけに限らず、他の電気光学素子を用いた装置に適用することも可能である。
【実施例２】
【０１４１】
本実施例では、本発明の発光装置において、画素に形成されるＴＦＴの構成について説明する。
【０１４２】
図１１に、本実施例の画素の断面図を示す。図１１において、１４０１は駆動用ＴＦＴに相当し、１４０２はスイッチング用ＴＦＴに相当し、第１のＴＦＴ１４０３、第２のＴＦＴ１４０４は駆動回路部のＴＦＴである。１４０５は発光素子に相当する。駆動用ＴＦＴ１４０１、スイッチング用ＴＦＴ１４０２、第１のＴＦＴ１４０３、第２のＴＦＴ１４０４、発光素子１４０５は、シール材１４０６によって、基板１４００とカバー材１４０７の間において、充填材１４０８と共に密封されている。
【０１４３】
駆動用ＴＦＴ１４０１は、ゲート電極１４０９と、ゲート電極１４０９上に形成されたゲート絶縁膜１４１０と、ゲート絶縁膜１４１０上に形成された第１の半導体膜１４１１と、第１の半導体膜１４１１上に形成された第２の半導体膜１４１２、１４１３とを有している。また１４１４、１４１５は、第２の半導体膜１４１２、１４１３にそれぞれ接続された配線に相当する。配線１４１５は発光素子１４０５の第１の電極１４１６に接続されている。
【０１４４】
なお図１１では、図４（Ｃ）に示した発光装置において、スイッチング用ＴＦＴはダブルゲート構造としているが、シングルゲート構造有していてもよいし、マルチゲート構造を有していてもよい。また、駆動用ＴＦＴ、スイッチング用ＴＦＴについてもシングルゲート構造を有していてもよいし、マルチゲート構造を有していてもよい。マルチゲート構造とは、直列に接続され、なおかつゲート電極が接続された複数のＴＦＴが、第１の半導体膜を共有しているような構成を意味する。
【実施例３】
【０１４５】
次に図１２を用いて、発光素子の構成について説明する。本発明における発光素子の素子構成を、図１２に模式的に示す。
【０１４６】
図１２に示す発光素子は、基板５００上に形成された第１の電極５０１と、第１の電極５０１上に形成された電界発光層５０２と、電界発光層５０２上に形成された第２の電極５０３とを有する。なお実際には、基板５００と第１の電極５０１の間には、各種の層または半導体素子などが設けられている。
【０１４７】
本実施例では、第１の電極５０１が陰極、第２の電極が陽極の場合について説明するが、第１の電極５０１が陽極、第２の電極が陰極であっても良い。陽極、陰極に用いる具体的な材料については、既に説明してあるので、ここでは電界発光層５０２の具体的な構成について説明する。
【０１４８】
電界発光層５０２は単数または複数の層で構成されている。複数の層で構成されている場合、これらの層は、キャリア輸送特性の観点から正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層などに分類することができる。なお各層の境目は必ずしも明確である必要はなく、互いの層を構成している材料が一部混合し、界面が不明瞭になっている場合もある。各層には、有機系の材料、無機系の材料を用いることが可能である。有機系の材料として、高分子系、中分子系、低分子系のいずれの材料も用いることが可能である。なお中分子系の材料とは、構造単位の繰返しの数（重合度）が２から２０程度の低重合体に相当する。
【０１４９】
正孔注入層と正孔輸送層との区別は必ずしも厳密なものではなく、これらは正孔輸送性（正孔移動度）が特に重要な特性である意味において同じである。便宜上正孔注入層は陽極に接する側の層であり、正孔注入層に接する層を正孔輸送層と呼んで区別する。電子輸送層、電子注入層についても同様であり、陰極に接する層を電子注入層と呼び、電子注入層に接する層を電子輸送層と呼んでいる。発光層は電子輸送層を兼ねる場合もあり、発光性電子輸送層とも呼ばれる。図１２では、第１〜第５の層５０４〜５０８を電界発光層５０２が有している場合を例示している。第１〜第５の層５０４〜５０８は、第１の電極５０１から第２の電極５０３に向かって順に積層されている、
【０１５０】
第１の層５０４は電子注入層として機能するため、電子注入性の高い材料を用いるのが望ましい。具体的には、ＬｉＦ、ＣｓＦなどのアルカリ金属ハロゲン化物や、ＣａＦ2のようなアルカリ土類ハロゲン化物、Ｌｉ2Ｏなどのアルカリ金属酸化物のような絶縁体の超薄膜がよく用いられる。また、リチウムアセチルアセトネート（略称：Ｌｉ（ａｃａｃ）や８−キノリノラト−リチウム（略称：Ｌｉｑ）などのアルカリ金属錯体も有効である。また、モリブデン酸化物（ＭｏＯｘ）やバナジウム酸化物（ＶＯｘ）、ルテニウム酸化物（ＲｕＯｘ）、タングステン酸化物（ＷＯｘ）等の金属酸化物またはベンゾオキサゾール誘導体と、アルカリ金属、アルカリ土類金属、または遷移金属のいずれか一または複数の材料とを含むようにしても良い。また酸化チタンを用いていても良い。
【０１５１】
第２の層５０５は電子輸送層として機能するため、電子輸送性の高い材料を用いることが望ましい。具体的には、Ａｌｑ3に代表されるような、キノリン骨格またはベンゾキノリン骨格を有する金属錯体やその混合配位子錯体などを用いることができる。具体的には、Ａｌｑ3、Ａｌｍｑ3、ＢｅＢｑ2、ＢＡｌｑ、Ｚｎ（ＢＯＸ）2、Ｚｎ（ＢＴＺ）2などの金属錯体が挙げられる。さらに、金属錯体以外にも、２−（４−ビフェニリル）−５−（４−ｔｅｒｔ−ブチルフェニル）−１，３，４−オキサジアゾール（ＰＢＤ）、１，３−ビス［５−（ｐ−ｔｅｒｔ−ブチルフェニル）−１，３，４−オキサジアゾール−２−イル］ベンゼン（ＯＸＤ−７）などのオキサジアゾール誘導体、３−（４−ｔｅｒｔ−ブチルフェニル）−４−フェニル−５−（４−ビフェニリル）−１，２，４−トリアゾール（ＴＡＺ）、３−（４−ｔｅｒｔ−ブチルフェニル）−４−（４−エチルフェニル）−５−（４−ビフェニリル）−１，２，４−トリアゾール（ｐ−ＥｔＴＡＺ）などのトリアゾール誘導体、ＴＰＢＩのようなイミダゾール誘導体、バソフェナントロリン（ＢＰｈｅｎ）、バソキュプロイン（ＢＣＰ）などのフェナントロリン誘導体を用いることができる。
【０１５２】
第３の層５０６は発光層として機能するため、イオン化ポテンシャルが大きく、かつバンドギャップの大きな材料を用いるのが望ましい。具体的には、例えば、トリス（８−キノリノラト）アルミニウム（Ａｌｑ3）、トリス（４−メチル−８−キノリノラト）アルミニウム（Ａｌｍｑ3）、ビス（１０−ヒドロキシベンゾ［η］−キノリナト）ベリリウム（ＢｅＢｑ2）、ビス（２−メチル−８−キノリノラト）−（４−ヒドロキシ−ビフェニリル）−アルミニウム（ＢＡｌｑ）、ビス［２−（２−ヒドロキシフェニル）−ベンゾオキサゾラト］亜鉛（Ｚｎ（ＢＯＸ）2）、ビス［２−（２−ヒドロキシフェニル）−ベンゾチアゾラト］亜鉛（Ｚｎ（ＢＴＺ）2）などの金属錯体を用いることができる。また、各種蛍光色素（クマリン誘導体、キナクリドン誘導体、ルブレン、４，４−ジシアノメチレン、１−ピロン誘導体、スチルベン誘導体、各種縮合芳香族化合物など）も用いることができる。白金オクタエチルポルフィリン錯体、トリス（フェニルピリジン）イリジウム錯体、トリス（ベンジリデンアセトナート）フェナントレンユーロピウム錯体などの燐光材料も用いることができる。
【０１５３】
また、第３の層５０６に用いるホスト材料としては、上述した例に代表されるホール輸送材料や電子輸送材料を用いることができる。また、４，４’−Ｎ，Ｎ’−ジカルバゾリルビフェニル（略称：ＣＢＰ）などのバイポーラ性の材料も用いることができる。
【０１５４】
第４の層５０７は、正孔輸送層として機能するため、正孔輸送性が高く、結晶性の低い公知の材料を用いることが望ましい。具体的には芳香族アミン系（すなわち、ベンゼン環−窒素の結合を有するもの）の化合物が好適であり、例えば、４，４−ビス［Ｎ−（３−メチルフェニル）−Ｎ−フェニルアミノ］ビフェニル（ＴＰＤ）や、その誘導体である４，４'−ビス［Ｎ−（１−ナフチル）−Ｎ−フェニル−アミノ］ビフェニル（α−ＮＰＤ）などがある。４，４'，４''−トリス（Ｎ，Ｎ−ジフェニルアミノ）トリフェニルアミン（ＴＤＡＴＡ）や、ＭＴＤＡＴＡなどのスターバースト型芳香族アミン化合物も用いることができる。また４，４’，４’’−トリス（Ｎ−カルバゾリル）トリフェニルアミン（略称：ＴＣＴＡ）を用いても良い。また高分子材料としては、良好な正孔輸送性を示すポリ（ビニルカルバゾール）などを用いることができる。
【０１５５】
第５の層５０８は、正孔注入層として機能するため、正孔輸送性を有し、なおかつイオン化ポテンシャルが比較的小さく、正孔注入性が高い材料を用いるのが望ましい。大別すると金属酸化物、低分子系有機化合物、および高分子系有機化合物に分けられる。金属酸化物であれば、例えば、酸化バナジウム、酸化モリブデン、酸化ルテニウム、酸化アルミニウムなど用いることができる。低分子系有機化合物あれば、例えば、ｍ−ＭＴＤＡＴＡに代表されるスターバースト型アミン、銅フタロシアニン（略称：Ｃｕ−Ｐｃ）に代表される金属フタロシアニン、フタロシアニン（略称：Ｈ2−Ｐｃ）、２，３−ジオキシエチレンチオフェン誘導体などを用いることができる。低分子系有機化合物と上記金属酸化物とを共蒸着させた膜であっても良い。高分子系有機化合物であれば、例えば、ポリアニリン（略称：ＰＡｎｉ）、ポリビニルカルバゾール（略称：ＰＶＫ）、ポリチオフェン誘導体などの高分子を用いることができる。ポリチオフェン誘導体の一つであるポリエチレンジオキシチオフェン（略称：ＰＥＤＯＴ）にポリスチレンスルホン酸（略称：ＰＳＳ）をドープしたものを用いても良い。また、ベンゾオキサゾール誘導体と、ＴＣＱｎ、ＦｅＣｌ3、Ｃ60またはＦ4ＴＣＮＱのいずれか一または複数の材料とを併せて用いても良い。
【０１５６】
上記構成を有する発光素子において、第１の電極５０１と第２の電極５０３の間に電圧を印加し、電界発光層５０２に順方向バイアスの電流を供給することで、第３の層５０６から光を発生させ、該光を第１の電極５０１側から、または第２の電極５０３側から取り出すことができる。なお、電界発光層５０２は、必ずしもこれら第１〜第５の層を全て有している必要はない。本発明では、少なくとも発光層として機能する第３の層５０６を有していれば良い。また必ずしも第３の層５０６からのみ発光が得られるわけではなく、第１〜第５の層に用いられる材料の組み合わせによっては、第３の層５０６以外の層から発光が得られる場合もある。また、第３の層５０６と第４の層５０７の間に正孔ブロック層を設けても良い。
【０１５７】
なお色によっては、燐光材料の方が蛍光材料よりも、駆動電圧を低くすることができ、信頼性も高い場合がある。そこで、三原色の各色に対応する発光素子を用いて、フルカラーの表示を行なう場合は、蛍光材料を用いた発光素子と、燐光材料を用いた発光素子とを組み合わせて、各色の発光素子における劣化の度合いを揃えるようにしても良い。
【０１５８】
図１２では、第１の電極５０１が陰極、第２の電極５０３が陽極である場合について示しているが、第１の電極５０１が陽極、第２の電極５０３が陰極である場合、第１〜第５の層５０４〜５０８は逆に積層される。具体的には、第１の電極５０１上に第５の層５０８、第４の層５０７、第３の層５０６、第２の層５０５、第１の層５０４が順に積層される。
【０１５９】
なお電界発光層５０２のうち、第２の電極５０３に最も近い層（本実施例では第５の層５０８）に、エッチングされにくい材料を用いることで、電界発光層５０２上に第２の電極５０３をスパッタ法で形成する際に、第２の電極５０３に最も近い層に与えられるスパッタダメージを軽減させることができる。エッチングされにくい材料とは、例えばモリブデン酸化物（ＭｏＯｘ）やバナジウム酸化物（ＶＯｘ）、ルテニウム酸化物（ＲｕＯｘ）、タングステン酸化物（ＷＯｘ）等の金属酸化物、またはベンゾオキサゾール誘導体を用いることができる。これらは蒸着法によって形成されることが好ましい。
【０１６０】
例えば、第１の電極が陰極、第２の電極が陽極の場合、前記電界発光層のうち最も陽極に近い、ホール注入性またはホール輸送性を有する層として、上述したエッチングされにくい材料を用いる。具体的に、ベンゾオキサゾール誘導体を用いる場合は、当該ベンゾオキサゾール誘導体と、ＴＣＱｎ、ＦｅＣｌ3、Ｃ60またはＦ4ＴＣＮＱのいずれか一または複数の材料とを含む層を、最も陽極に近くなるように形成する。
【０１６１】
また例えば、第１の電極が陽極、第２の電極が陰極の場合、前記電界発光層のうち最も陰極に近い、電子注入性または電子輸送性を有する層として、上述したエッチングされにくい材料を用いる。具体的に、モリブデン酸化物を用いる場合は、当該モリブデン酸化物と、アルカリ金属、アルカリ土類金属、または遷移金属のいずれか一または複数の材料とを含む層を、最も陰極に近くなるように形成する。またベンゾオキサゾール誘導体を用いる場合は、当該ベンゾオキサゾール誘導体と、アルカリ金属、アルカリ土類金属、または遷移金属のいずれか一または複数の材料とを含む層を、最も陰極に近くなるように形成する。なお、金属酸化物とベンゾオキサゾール誘導体を共に用いていても良い。
【０１６２】
上記構成により、第２の電極として、スパッタ法で形成した透明導電膜、例えばインジウム錫酸化物（ＩＴＯ）や珪素を含有したインジウム錫酸化物（ＩＴＳＯ）、酸化インジウムに２〜２０％の酸化亜鉛（ＺｎＯ）を混合したＩＺＯ（Ｉｎｄｉｕｍ  Ｚｉｎｃ  Ｏｘｉｄｅ）等を用いても、電界発光層が有する有機物を含む層への、スパッタダメージを抑えることができ、第２の電極を形成するための物質の選択性が広がる。
【実施例４】
【０１６３】
本実施例では、発光装置とＩＣとの接続方法の一実施例について説明する。
【０１６４】
図１３（Ａ）、図１３（Ｂ）に、チップ状のＩＣ（ＩＣチップ）を、画素部が形成された素子基板に実装する様子を示す。図１３（Ａ）では、基板６００１上に画素部６００２と、ゲート信号線駆動回路６００３とが形成されている。そして、ＩＣチップ６００４に形成されたソース信号線駆動回路が、基板６００１に実装されている。具体的には、ＩＣチップ６００４に形成されたソース信号線駆動回路が、基板６００１に貼り合わされ、画素部６００２と電気的に接続されされている。また６００５はＦＰＣであり、画素部６００２と、ゲート信号線駆動回路６００３と、ＩＣチップ６００４に形成されたソース信号線駆動回路とに、それぞれ電源電位、各種信号等が、ＦＰＣ６００５を介して供給される。
【０１６５】
図１３（Ｂ）では、基板６１０１上に画素部６１０２と、ゲート信号線駆動回路６１０３とが形成されている。そして、ＩＣチップ６１０４に形成されたソース信号線駆動回路が、基板６１０１に実装されたＦＰＣ６１０５に更に実装されている。画素部６１０２と、ゲート信号線駆動回路６１０３と、ＩＣチップ６１０４に形成されたソース信号線駆動回路とに、それぞれ電源電位、各種信号等が、ＦＰＣ６１０５を介して供給される。
【０１６６】
ＩＣチップの実装方法は、特に限定されるものではなく、公知のＣＯＧ方法やワイヤボンディング方法、或いはＴＡＢ方法などを用いることができる。またＩＣチップを実装する位置は、電気的な接続が可能であるならば、図１３に示した位置に限定されない。また、図１３ではソース信号線駆動回路のみをＩＣチップで形成した例について示したが、ゲート信号線駆動回路をＩＣチップで形成しても良いし、またコントローラ、ＣＰＵ（Central Processing Unit）、メモリ等をＩＣチップで形成し、実装するようにしても良い。また、ソース信号線駆動回路やゲート信号線駆動回路全体をＩＣチップで形成するのではなく、各駆動回路を構成している回路の一部だけを、ＩＣチップで形成するようにしても良い。
【０１６７】
なお、駆動回路などの集積回路を別途ＩＣチップで形成して実装することで、全ての回路を画素部と同じ基板上に形成する場合に比べて、歩留まりを高めることができ、また各回路の特性に合わせたプロセスの最適化を容易に行なうことができる。
【０１６８】
なお図１３では示していないが、画素部が形成されている基板上に、保護回路を設けていても良い。保護回路により放電経路を確保することができるので、信号及び電源電圧が有する雑音や、何らかの理由によって絶縁膜にチャージングされた電荷によって、基板に形成された半導体素子が劣化あるいは絶縁破壊されるのを防ぐことができる。具体的に図１３（Ａ）の場合、ＦＰＣ６００５と画素部６００２とを電気的に接続している配線に、保護回路を接続することができる。またさらに、ＦＰＣ６００５とＩＣチップ６００４に形成されたソース信号線駆動回路とを電気的に接続している配線、ＦＰＣ６００５とゲート信号線駆動回路６００３とを電気的に接続している配線、ソース信号線駆動回路６００４と画素部６００２とを電気的に接続している配線（ソース信号線）、ゲート信号線駆動回路６００３と画素部６００２とを電気的に接続している配線（ゲート信号線）に、それぞれ保護回路を接続することができる。
【実施例５】
【０１６９】
本実施例では、本発明の発光装置の一形態に相当するパネルの外観について、図１４を用いて説明する。図１４は、素子基板上に形成されたＴＦＴ及び発光素子を、カバー材との間にシール材によって封止した、パネルの上面図であり、図１４（Ｂ）は、図１４（Ａ）のＡ−Ａ’における断面図に相当する。
【０１７０】
素子基板４００１上に設けられた画素部４００２と、ゲート信号線駆動回路４００４とを囲むようにして、シール材４００５が設けられている。また画素部４００２と、ゲート信号線駆動回路４００４の上にカバー材４００６が設けられている。よって画素部４００２と、ゲート信号線駆動回路４００４とは、素子基板４００１とシール材４００５とカバー材４００６とによって、充填材４００７と共に密封されている。また素子基板４００１上のシール材４００５によって囲まれている領域とは異なる領域に、ソース信号線駆動回路４００３が形成されたＩＣが実装されている。
【０１７１】
また素子基板４００１上に設けられた画素部４００２と、ゲート信号線駆動回路４００４は、ＴＦＴを複数有しており、図１４（Ｂ）では、画素部４００２に含まれるＴＦＴ４０１０とを例示している。また４０１１は発光素子に相当し、ＴＦＴ４０１０のソース領域またはドレイン領域と電気的に接続されている。
【０１７２】
また、別途形成されたソース信号線駆動回路４００３と、ゲート信号線駆動回路４００４または画素部４００２に与えられる各種信号及び電位は、図１４（Ｂ）に示す断面図では図示されていないが、引き回し配線４０１４及び４０１５を介して、接続端子４０１６から供給されている。接続端子４０１６、引き回し配線４０１４、４０１５は、いずれも液滴吐出法または印刷法で形成することができる。
【０１７３】
接続端子４０１６は、ＦＰＣ４０１８が有する端子と、異方性導電膜４０１９を介して電気的に接続されている。
【０１７４】
なお、素子基板４００１、カバー材４００６としては、ガラス、金属（代表的にはステンレス）、セラミックス、プラスチックを用いることができる。プラスチックとしては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ  Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることもできる。
【０１７５】
但し、発光素子４０１１からの光の取り出し方向に位置する基板には、カバー材は透明でなければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透光性を有する材料を用いる。
【０１７６】
また、充填材４００７としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイミド、エポキシ樹脂、シリコン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。本実施例では充填材として窒素を用いた。
【０１７７】
また充填材４００７を吸湿性物質（好ましくは酸化バリウム）もしくは酸素を吸着しうる物質にさらしておくために、カバー材４００６と素子基板４００１との間に、充填材４００７と共に、吸湿性物質または酸素を吸着しうる物質を設けておいても良い。吸湿性物質または酸素を吸着しうる物質を設けることで、発光素子４０１１の劣化を抑制できる。
【０１７８】
なお図１４では、ソース信号線駆動回路４００３を別途形成し、素子基板４００１に実装している例を示しているが、本実施例はこの構成に限定されない。ゲート信号線駆動回路を別途形成して実装しても良いし、ソース信号線駆動回路の一部またはゲート信号線駆動回路の一部のみを別途形成して実装しても良い。
【０１７９】
本実施例は、他の実施例に記載した構成と組み合わせて実施することが可能である。
【実施例６】
【０１８０】
本実施例では、液滴吐出法を用いて形成される配線及び電極の一実施例について説明する。
【０１８１】
図１５（Ａ）に、ゲート電極１９０１と、該ゲート電極に接続されたゲート信号線１９０２の上面図を示す。また図１５（Ａ）のＡ−Ａ’における断面図を、図１５（Ｂ）に示す。図１５（Ａ）では、ゲート電極１９０１に比べて配線抵抗を抑え、スループットを高めることが望ましく、なおかつレイアウトの精密さがゲート電極１９０１ほど要求されないゲート信号線１９０２を、ゲート電極１９０１よりも太い線幅で形成する。また逆に、ゲート信号線１９０２に比べてレイアウトされる距離が短く、なおかつレイアウトの精密さが要求されるゲート電極１９０１を、ゲート信号線１９０２よりも細い線幅で形成する。線幅の制御は、液滴１ドットあたりの吐出量、該溶液の表面張力、液滴が滴下される表面の撥水性などを最適化することで行なうことが可能である。
【０１８２】
図１５（Ａ）に示すように、形成する配線または電極に合わせてノズルを切り替えることで、スループットを向上させ、また形成される半導体素子の特性を高めることができる。なお図１５（Ａ）では、ゲート信号線とゲート電極とで線幅を変えるためにノズルを切り替える例について示したが、本実施例はこの構成に限定されない。レイアウトの精密さが要求される配線または電極と、配線抵抗の低減またはスループットの向上が重要視される配線または電極とでノズルを切り替えることで、スループットを向上させ、また形成される半導体素子の特性を高めることができる。
【０１８３】
図１５（Ａ）に示すように、配線または電極の形成する際に走査方向を切り替えたり、ノズルを切り替えたりする場合、先に形成された配線または電極に紫外線を照射してから、次の配線または電極を形成しても良い。上記構成により、先に形成された配線または電極の表面の密着性が高められて、ゲート電極１９０１とゲート信号線１９０２とが剥離しにくい。この場合、焼成は配線または電極を形成するごとに行なっても良いし、互いに接する配線または電極を全て形成してから行なっても良い。
【０１８４】
なお図１５（Ａ）では、平坦な面にゲート電極１９０１とゲート信号線１９０２とを形成する例について説明したが、本発明はこの構成に限定されない。例えば、図１５（Ｃ）に示すように、層間絶縁膜１９１０の開口部にゲート信号線１９１１を形成し、層間絶縁膜１９１０上にゲート信号線１９１１と接するゲート電極１９１２を形成するようにしても良い。図１５（Ｃ）の場合、開口部を有する層間絶縁膜１９１０を液滴吐出法で形成した後、該開口部にゲート信号線１９１１を液滴吐出法で形成しても良いし、層間絶縁膜１９１０とゲート信号線１９１１とを並行して液滴吐出法で形成しても良い。
【０１８５】
なお配線は２層の導電層で形成されていても良い。図１５（Ｄ）に示すように、平坦な面に液滴吐出法で導電層１９２０を形成した後、開口部において導電層１９２０が露出するように層間絶縁膜１９２１を液滴吐出法で形成する。そして該開口部において導電層１９２０と接するように、液滴吐出法を用いて導電層１９２２を形成する。導電層１９２０と導電層１９２２とを合わせて、ゲート信号線、信号線などの１つの配線として用いることができる。
【実施例７】
【０１８６】
本実施例では、図１に示した回路図とは異なる構造の画素とした場合の例について、図１６（Ａ）〜（Ｃ）を用いて説明する。なお、本実施例において、３８０１はスイッチング用ＴＦＴ３８０３のゲート配線（ゲート信号線の一部）、３８０２はスイッチング用ＴＦＴ３８０３のソース配線（ソース信号線の一部）、３８０４は駆動用ＴＦＴ、３８０５は消去用ＴＦＴ、３８０６は発光素子、３８０７は電源供給線、３８０８は容量素子とする。
【０１８７】
図１６（Ａ）は、二つの画素間で電源供給線３８０７を共通とした場合の例である。即ち、二つの画素が電源供給線３８０７を中心に線対称となるように形成されている点に特徴がある。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【０１８８】
また、図１６（Ｂ）は、電源供給線３８０７をゲート配線３８０１と平行に設けた場合の例である。なお、図１６（Ｂ）では電源供給線３８０７とゲート配線３８０１とが重ならないように設けた構造となっているが、両者が異なる層に形成される配線であれば、絶縁膜を介して重なるように設けることもできる。この場合、電源供給線３８０７とゲート配線３８０１とで専有面積を共有させることができるため、画素部をさらに高精細化することができる。
【０１８９】
また、図１６（Ｃ）は、図１６（Ｂ）の構造と同様に電源供給線３８０７をゲート配線３８０１と平行に設け、さらに、二つの画素を電源供給線３８０７を中心に線対称となるように形成する点に特徴がある。また、電源供給線３８０７をゲート配線３８０１のいずれか一方と重なるように設けることも有効である。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【実施例８】
【０１９０】
本発明の発光装置を用いることができる電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Digital Versatile Disc等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）などが挙げられる。特に本発明の発光装置は、画素数を増やしても、充電時間の増加を抑えることができ、また面積あたりのコストを抑えることができる。よって本発明の発光装置は、比較的大型のパネルが用いられる電子機器に特に適している。これら電子機器の具体例を図１７に示す。
【０１９１】
図１７（Ａ）はテレビ装置（ＥＬテレビジョン）であり、筐体２００１、表示部２００２、スピーカー部２００３等を含む。本発明の発光装置は、表示部２００２に用いることができる。発光装置は自発光型であるためバックライトが必要なく、液晶ディスプレイよりも薄い表示部とすることができる。なお表示部に発光装置を用いる場合、発光素子が有する第１の電極または第２の電極において外光が反射することで、鏡面のように像を写してしまうのを防ぐために、偏光板を設けておいても良い。また、大型化して室外の使用も可能である。
【０１９２】
図１７（Ｂ）はノート型パーソナルコンピュータであり、本体２２０１、筐体２２０２、表示部２２０３、キーボード２２０４、マウス２２０５等を含む。本発明の発光装置は、表示部２２０３に用いることができる。また、本発明の発光装置は、ノート型パーソナルコンピュータのみではなく、デスクトップ型パーソナルコンピュータの表示部にも用いることができる。
【０１９３】
図１７（Ｃ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）であり、本体２４０１、筐体２４０２、表示部２４０３、記録媒体（ＤＶＤ等）読み込み部２４０４、操作キー２４０５、スピーカー部２４０６等を含む。記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。本発明の発光装置は、表示部２４０３に用いることができる。
【０１９４】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。また、本実施例の電子機器は、実施例１〜７に示したいずれの構成の発光装置を用いても良い。
【図面の簡単な説明】
【０１９５】
【図１】本発明の発光装置が有する画素の回路図。
【図２】本発明の発光装置の作製方法を示す図。
【図３】本発明の発光装置の作製方法を示す図。
【図４】本発明の発光装置の作製方法を示す図。
【図５】本発明の発光装置の作製方法を示す図。
【図６】本発明の発光装置が有する画素部の断面図。
【図７】本発明の発光装置が有する画素部の断面図。
【図８】本発明の発光装置が有する回路構成を示す図。
【図９】本発明の発光装置が有する画素部の回路図。
【図１０】本発明の発光装置の駆動方法を示す図。
【図１１】本発明の発光装置が有する画素部の断面図。
【図１２】本発明の発光装置が有する発光素子の構成を示す図。
【図１３】本発明の発光装置が有する素子基板の斜視図。
【図１４】本発明の発光装置の上面図及び断面図。
【図１５】本発明の発光装置の作製方法を示す図。
【図１６】本発明の発光装置が有する画素部の回路図。
【図１７】本発明の発光装置を用いた電子機器の図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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