(57)【要約】【課題】  内部電源電圧に対する動作マージン試験の容易化を図る。【解決手段】  Ｐ検イネーブル端子（５１５）を設け、この端子をローレベルにすることでＶＣＬ−ＭＩＮ試験モードにすることができ、この試験モードにおいて、ＬＳＩテスタからＶＣＬ電源端子（５１２）を介して所望レベルの内部電源電圧（ＶＣＬ）を内部論理回路（５０１〜５０４）に供給することができる。しかも、この試験モードにおいては電源電圧ＶＣＣのレベルを低下させる必要がないため、電源電圧（ＶＣＣ）が供給される入出力回路の動作が不安定にならずに済む。これによりＶＣＬ−ＭＩＮ試験を容易に行うことができる。【選択図】        図１
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【特許請求の範囲】
【請求項１】
内部電源電圧が供給されることで動作する内部論理回路と、
上記内部電源電圧を上記内部論理回路に供給可能な内部電源ラインと、
外部から電源電圧を取り込むための第１電源端子と、
上記第１電源端子を介して外部から供給された電源電圧を降圧して上記内部電源電圧を形成可能な降圧回路と、を含む半導体集積回路であって、
上記内部電源ラインに導通される第２電源端子と、
上記第２電源端子を介して外部から供給される試験用電源電圧の最低レベル以下の電圧が上記降圧回路で形成されるモードを選択的に設定可能なイネーブル端子と、を含む半導体集積回路。
【請求項２】
内部電源電圧が供給されることで動作する内部論理回路と、
上記内部電源電圧を上記内部論理回路に供給可能な内部電源ラインと、
外部から電源電圧を取り込むための第１電源端子と、
上記第１電源端子を介して外部から供給された電源電圧を降圧して上記内部電源電圧を形成可能な降圧回路と、を含む半導体集積回路であって、
上記内部電源ラインに導通される第２電源端子と、
上記降圧回路によって形成される内部電源電圧のレベルを決定するための制御情報を保持可能なレジスタと、
上記第２電源端子を介して外部から供給される試験用電源電圧の最低レベル以下の電圧が上記降圧回路で形成されるモードを選択的に設定可能なイネーブル端子と、
上記試験用電源電圧の最低レベルよりも低いレベルの電圧を上記降圧回路で形成するための制御情報を、上記イネーブル端子の論理状態に応じて選択的に上記降圧回路に供給可能なセレクタと、を含む半導体集積回路。
【請求項３】
上記イネーブル端子をプルアップするためのプルアップ用素子と、
外部からリセット信号を取り込むためのリセット端子と、
上記リセット端子を介して取り込まれるリセット信号によるリセット状態が解除されたときの上記イネーブル端子の論理レベルを保持可能なラッチ回路と、を含み、
上記ラッチ回路の出力信号に基づいて上記セレクタは、上記試験用電源電圧の最低レベルよりも低いレベルの電圧を上記降圧回路で形成するための制御情報を、上記イネーブル端子の論理状態に応じて選択的に上記降圧回路に供給する請求項２記載の半導体集積回路。
【請求項４】
上記プルアップ用素子は、上記イネーブル端子を上記電源電圧レベルにプルアップ可能なｐチャンネル型ＭＯＳトランジスタとされた請求項３記載の半導体集積回路。
【請求項５】
上記イネーブル端子と上記ラッチ回路との間には、上記電源電圧系の信号レベルを上記内部電源電圧系の信号レベルにシフトするためのレベルシフタが介在された請求項４記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路、さらにはそれにおける動作マージン試験技術に関し、例えばマイクロコンピュータに適用して有効な技術に関する。
【背景技術】
【０００２】
半導体集積回路、例えば半導体記憶装置においては、メモリセルの許容範囲内の電源変動に対する動作マージンを確認するための電源マージン試験や、その電源変動下における情報保持特性を確認するためのデータリテンション試験等が必要とされる。これらの試験は、専ら試験工程において外部に接続されるテスタによって行われる（例えば特許文献１参照）。
【０００３】
また、エージング時に降圧回路を動作させながら、外部からテスト電圧を印加させる技術が知られている（例えば特許文献２参照）。
【０００４】
さらに、半導体集積回路の加速試験時に、降圧回路を動作させながら、基準電圧よりも高い電圧（外部入力の降圧電圧等）を内部回路に供給するようにした半導体集積回路が知られている（例えば特許文献３参照）。
【０００５】
【特許文献１】特開２０００−２００８７４号公報（図１）
【０００６】
【特許文献２】特開２００３−７８３５号公報（図１）
【０００７】
【特許文献３】特開平０７−３０１６６５号公報（図７）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
半導体集積回路は、通常、外部から供給された電源電圧ＶＣＣによって動作する入出力回路と、上記電源電圧ＶＣＣよりも低い内部電源電圧ＶＣＬによって動作する内部論理回路とを含む。上記内部電源電圧ＶＣＬは、上記電源電圧ＶＣＣを降圧回路で降圧することで形成される。
【０００９】
電源電圧ＶＣＣのレベルを低下させてファンクション試験を行うことにより電源電圧変動に対する動作マージンを把握できる。しかしながら、電源電圧ＶＣＣの値を下げても、それに応じて降圧回路の出力電圧が低下されないため、内部電源電圧ＶＣＬの低下に対する動作マージンについて試験することができない。内部電源電圧ＶＣＬが目的のレベルになるまで電源電圧ＶＣＣを低下させた場合には、電源電圧ＶＣＣが供給される入出力回路の動作が不安定となり、ファンクション試験に支障を来すため、内部電源電圧ＶＣＬの低下に対する動作マージンについて試験することができない。このため、外部から供給された電源電圧ＶＣＣによって動作する入出力回路と、上記電源電圧ＶＣＣよりも低い内部電源電圧ＶＣＬによって動作する内部論理回路とを含む半導体集積回路においては、内部電源電圧ＶＣＬに対する動作マージン試験が困難とされている。
【００１０】
本発明の目的は、内部電源電圧に対する動作マージン試験を容易に行い得る半導体集積回路を提供することにある。
【００１１】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１３】
すなわち、内部電源電圧が供給されることで動作する内部論理回路と、上記内部電源電圧を上記内部論理回路に供給可能な内部電源ラインと、外部から電源電圧を取り込むための第１電源端子と、上記第１電源端子を介して外部から供給された電源電圧を降圧して上記内部電源電圧を形成可能な降圧回路とを含んで半導体集積回路が構成されるとき、上記内部電源ラインに導通される第２電源端子と、上記第２電源端子を介して外部から供給される試験用電源電圧の最低レベル以下の電圧が上記降圧回路で形成されるモードを選択的に設定可能なイネーブル端子とを設ける。
【００１４】
上記の手段によれば、イネーブル端子によって、上記第２電源端子を介して外部から供給される試験用電源電圧の最低レベル以下の電圧が上記降圧回路で形成されるモードを選択的に設定することができ、このモードにおいて、例えばＬＳＩテスタなどにより、上記第２電源端子を介して所望レベルの内部電源電圧を内部論理回路に供給することができる。しかも、このコードにおいては電源電圧のレベルを低下させる必要がないため、電源電圧が供給される入出力回路の動作が不安定にならずに済む。このことが、内部電源電圧に対する動作マージン試験の容易化を達成する。
【００１５】
また、上記内部電源ラインに導通される第２電源端子と、上記降圧回路によって形成される内部電源電圧のレベルを決定するための制御情報を保持可能なレジスタと、上記第２電源端子を介して外部から供給される試験用電源電圧の最低レベルよりも低いレベルの電圧が上記降圧回路で形成されるモードを選択的に設定可能なイネーブル端子と、上記試験用電源電圧の最低レベルよりも低いレベルの電圧を上記降圧回路で形成するための制御情報を上記イネーブル端子の論理状態に応じて選択的に上記降圧回路に供給可能なセレクタとを含んで半導体集積回路を構成することができる。かかる構成においても、上記の構成の場合と同様に、内部電源電圧に対する動作マージン試験の容易化を達成する。
【００１６】
このとき、上記イネーブル端子をプルアップするためのプルアップ用素子と、外部からリセット信号を取り込むためのリセット端子と、上記リセット端子を介して取り込まれるリセット信号によるリセット状態が解除されたときの上記イネーブル端子の論理レベルを保持可能なラッチ回路とを設け、上記ラッチ回路の出力信号に基づいて、上記試験用電源電圧の最低レベルよりも低いレベルの電圧を上記降圧回路で形成するための制御情報を、上記イネーブル端子の論理状態に応じて選択的に上記降圧回路に供給するように構成することができる。
【００１７】
また、上記プルアップ用素子は、上記イネーブル端子を上記電源電圧レベルにプルアップ可能なｐチャンネル型ＭＯＳトランジスタとすることができる。
【００１８】
そして、上記イネーブル端子と上記ラッチ回路との間に、上記電源電圧系の信号レベルを上記内部電源電圧系の信号レベルにシフトするためのレベルシフタを介在することができる。
【発明の効果】
【００１９】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００２０】
すなわち、内部電源電圧に対する動作マージン試験を容易に行い得る半導体集積回路を提供することができる。
【発明を実施するための最良の形態】
【００２１】
図１には、本発明にかかる半導体集積回路の一例であるマイクロコンピュータが示される。図１に示されるマイクロコンピュータ５は、特に制限されないが、電源回路５００、ＲＡＭ（ランダムアクセスメモリ）５０１、ＲＯＭ（リードオンリーメモリ）５０２、ＣＰＵ（中央処理装置）５０３、その他の内蔵モジュール５０４を含み、公知の半導体集積回路製造技術により単結晶シリコン基板などの一つの半導体基板に形成される。このマイクロコンピュータの縁辺部には、チップ外部との間で各種信号のやり取りを可能とするための複数のＩ／Ｏ（入出力）端子５１７や、チップ外部から電源電圧ＶＣＣの取り込みを可能とするＶＣＣ電源端子５１１やグランド端子５１３、内部電源電圧ＶＣＬについての動作マージン試験の際に外部から内部電源電圧ＶＣＬの取り込みを可能とするＶＣＬ電源端子５１２、プローブ検査をイネーブル状態とするためのＰ検イネーブル端子５１５、リセット信号を取り込むためのリセット端子５１４などが設けられている。
【００２２】
ＣＰＵ５０３は、プログラムを実行することにより所定の演算処理を実行する。ＲＯＭ５０２には、上記ＣＰＵ５０３で実行されるプログラムが格納される。ＲＡＭ５０１は、上記ＣＰＵ５０３での演算処理における作業領域などに使用される。内蔵モジュール５０４は、上記ＣＰＵ５０３の周辺回路例えばタイマなどとされる。このＲＡＭ５０１、ＲＯＭ５０２、ＣＰＵ５０３、内蔵モジュール５０４は、ＶＣＬ電源ライン５１６及びグランドライン５１９に結合され、このＶＣＬ電源ライン５１６と、グランドライン５１９との間に印加された電圧を動作用電源電圧として取り込む。内部電源電圧ＶＣＬは、上記電源回路５００で生成されてＶＣＬ電源ライン５１６に印加される。また、内部電源電圧ＶＣＬについての動作マージン試験においては、ＶＣＬ電源端子５１２を介して、図示されないＬＳＩテスタから供給される。尚、このマイクロコンピュータ５がユーザボードに実装された場合には、上記ＶＣＬ電源端子５１２とグランド（ＧＮＤ）間に内部電源電圧ＶＣＬを安定化させるためのキャパシタが外付けされる。
【００２３】
上記電源回路５００は、レジスタ５０６、Ｐ検制御回路５０７、セレクタ５０８、プルアップ用ｐチャンネル型ＭＯＳトランジスタ５０９、降圧制御回路５０５、及び降圧用ｎチャンネル型ＭＯＳトランジスタ５１０を含んで成る。レジスタ５０６は、ＣＰＵ５０３によって設定されたタップ制御信号を保持する。セレクタ５０８は、上記レジスタ５０６に保持されているタップ制御信号を選択的に降圧制御回路５０５へ伝達する。セレクタ５０８から出力される３ビット構成のタップ制御信号ＴＣＯＮ１、ＴＣＯＮ２、ＴＣＯＮ３の組み合わせによって内部電源電圧ＶＣＬのレベルが決定される。ｐチャンネル型ＭＯＳトランジスタ５０９のソース電極はＶＣＣ電源ライン５１８に結合され、ｐチャンネル型ＭＯＳトランジスタ５０９のゲート電極はグランドライン５１９に結合される。これによりｐチャンネル型ＭＯＳトランジスタ５０９のゲート電極はグランドライン５１９に結合される。これにより、ｐチャンネル型ＭＯＳトランジスタ５０９はオン状態とされ、Ｐ検イネーブル端子５１５やＰ検制御回路５０７の入力端子が電源電圧ＶＣＣレベル（５Ｖ）にプルアップされる。また、セレクタ５０８は、Ｐ検制御回路５０７の出力信号がローレベルの場合には、レジスタ５０６から出力されるタップ制御信号にかかわらず、降圧制御回路５０５に供給されるタップ制御信号ＴＣＯＮ１、ＴＣＯＮ２、ＴＣＯＮ３を、全て論理値“０”にする。降圧制御回路５０５は、セレクタから供給されるタップ制御信号ＴＣＯＮ１、ＴＣＯＮ２、ＴＣＯＮ３に応じてｎチャンネル型ＭＯＳトランジスタ５１０を駆動制御するための制御信号ＶＣＯＮを形成する。ｎチャンネル型ＭＯＳトランジスタ５１０は、ＶＣＣ電源ライン５１８とＶＣＬ電源ライン５１６とに結合され、ＶＣＣ電源ライン５１８の電源電圧ＶＣＣを降圧して得た内部電源電圧ＶＣＬをＶＣＬ電源ライン５１６に供給する。
【００２４】
ここで、上記ｎチャンネル型ＭＯＳトランジスタ５１０と上記降圧制御回路５０５とを降圧回路と総称する。
【００２５】
図２には、上記Ｐ検制御回５０７の構成例が示される。
【００２６】
図２に示されるようにＰ検制御回５０７は、レベルシフタ７１，７２、内部リセット信号生成回路７３、及びラッチ回路７４を含んで成る。Ｐ検イネーブル端子５１５を介して外部から取り込まれたイネーブル信号や、リセット端子５１４を介して外部から取り込まれたリセット信号は、電源電圧ＶＣＣ系（例えば５Ｖ系）の信号レベルとされるため、それぞれレベルシフタ７１，７２において、内部電源電圧ＶＣＬ系（例えば３．３Ｖ系）の信号レベルに変換される。内部リセット信号生成回路７３は、上記レベルシフタ７２の出力信号に基づいて内部リセット信号を形成する。この内部リセット信号や上記レベルシフタ７１の出力信号はラッチ回路７４に伝達される。リセット端子５１４がＬＳＩテスタなどによってハイレベルにされると、内部用リセット信号生成回路７３の出力信号がハイレベルにされ、それによってラッチ回路７４がリセットされる。そして、リセット端子５１４がＬＳＩテスタなどによってローレベルにされると、内部用リセット信号生成回路７３の出力信号もローレベルとされ、それによってラッチ回路７４のリセット状態が解除される。内部用リセット信号生成回路７３の出力信号がハイレベルの期間中、ラッチ回路７４はレベルシフタ７１の出力信号を取り込む。そして、上記リセット状態が解除されると、ラッチ回路７４は保持状態とされ、セレクタ５０８への出力論理が確定される。このため、リセット解除後にＰ検イネーブル端子５１５の論理が変化した場合でも、ラッチ回路７４の出力論理が変化しないで済む。
【００２７】
上記ラッチ回路７４は、次のように構成される。
【００２８】
インバータ７４１，７４２が直列接続され、トライステートバッファ７４３とインバータ７４５とがループ状に結合され、トライステートバッファ７４４とインバータ７４６とが直列接続される。トライステートバッファ７４３の出力端子と、トライステートバッファ７４４の出力端子とが結合される。上記インバータ７４１，７４２の出力信号によって上記トライステートバッファ７４３，７４４が相補的に動作制御される。上記内部リセット信号生成回路７３の出力信号がハイレベルのとき、トライステートバッファ７４３が非導通状態とされ、トライステートバッファ７４４が導通状態とされることで、レベルシフタ７１の出力信号がラッチ回路７４内に取り込まれる。このとき、インバータ７４６の出力論理は、レベルシフタ７１の出力論理に応じて変化される。それに対して上記内部リセット信号生成回路７３の出力信号がローレベルのときには、トライステートバッファ７４３が導通状態とされ、トライステートバッファ７４４が非導通状態とされることで、インバータ７４６の出力論理が固定される。
【００２９】
尚、Ｐ検イネーブル端子５１５はｐチャンネル型ＭＯＳトランジスタ５０９によってプルアップされているため、Ｐ検イネーブル端子５１５を介して電荷の引き込みが行われない限り、レベルシフタ７１の出力論理はハイレベルとされる。
【００３０】
図３には、上記降圧制御回路５０５の構成例が示される。
【００３１】
図３に示されるように降圧制御回路５０５は、バンドギャップリファレンス回路５１、演算増幅器５２，６２、ｎチャンネル型ＭＯＳトランジスタ５３、５４，５５，５６、抵抗５７，５８，５９，６０を含んで成る。バンドギャップリファレンス回路５１は、ＭＯＳトランジスのバンドギャップを利用して安定な参照電圧Ｖｒｅｆ１を形成する。この参照電圧Ｖｒｅｆ１は、後段の演算増幅器５２における非反転入力端子（＋）に伝達される。ｎチャンネル型ＭＯＳトランジスタ５６と抵抗５７〜６０が直列接続される。ｎチャンネル型ＭＯＳトランジスタ５６のドレイン電極には電源電圧ＶＣＣが供給される。抵抗６０の一端はグランドＧＮＤに結合される。ｎチャンネル型ＭＯＳトランジスタ５６のゲート電極には、上記演算増幅器５２の出力信号が伝達され、上記演算増幅器５２の出力信号に応じて、抵抗５７〜６０の直列接続箇所（「タップ」という）の電圧が変化される。抵抗５７〜６０のタップはそれぞれ対応するｎチャンネル型ＭＯＳトランジスタ５３，５４，５５を介して上記演算増幅器５２の反転入力端子（−）に結合される。そして、このｎチャンネル型ＭＯＳトランジスタ５３，５４，５５のゲート電極には、それぞれ上記セレクタ５０８からのタップ制御信号ＴＣＯＮ１，ＴＣＯＮ２，ＴＣＯＮ３が伝達され、それにより、抵抗５７〜６０のタップは、タップ制御信号ＴＣＯＮ１，ＴＣＯＮ２，ＴＣＯＮ３に応じて、選択的に上記演算増幅器５２の反転入力端子（−）に導通される。このようなタップ選択によりｎチャンネル型ＭＯＳトランジスタ５６のソース電極から得られる基準電圧Ｖｒｅｆ２のレベルを変化させることができる。基準電圧Ｖｒｅｆ２は、後段の演算増幅器６２における非反転入力端子（＋）に伝達される。この演算増幅器６２の出力電圧ＶＣＯＮは、ｎチャンネル型ＭＯＳトランジスタ５１０のゲート電極に伝達される。また、この演算増幅器６２の反転入力端子は、ｎチャンネル型ＭＯＳトランジスタ５１０のソース電極に結合され、内部電源電圧ＶＣＬが演算増幅器６２の反転入力端子に帰還されることにより、内部電源電圧ＶＣＬの安定化が図られている。
【００３２】
次に、上記構成のマイクロコンピュータ５の試験について説明する。
【００３３】
図４には上記マイクロコンピュータ５の各試験における端子状態が示され、図５にはタップ制御信号ＴＣＯＮ１，ＴＣＯＮ２，ＴＣＯＮ３と、内部電源電圧ＶＣＬとの対応関係が示される。
【００３４】
上記構成のマイクロコンピュータ５がチップとして切出される前の状態（ウェーハ状態）で行われる試験には、内部電源電圧ＶＣＬに対する動作マージン試験（ＶＣＬ−ＭＩＮ試験）と、それ以外の通常試験とが挙げられる。
【００３５】
図４（Ａ）に示されるように、Ｐ検イネーブル端子５１５がオープン状態の場合、ｐチャンネル型ＭＯＳトランジスタ５０９のプルアップにより、Ｐ検イネーブル端子５１５は、電源電圧ＶＣＣ（５Ｖ）レベルとされる。このとき、リセット端子５１４がローレベルとされることでリセット状態が解除されると、Ｐ検制御回路５０７の出力信号がハイレベルに固定される。この状態は通常試験モードとされ、レジスタ５０６の設定情報に従ってタップ制御信号ＴＣＯＮ１，ＴＣＯＮ２，ＴＣＯＮ３の論理が決定される。そして、このタップ制御信号ＴＣＯＮ１，ＴＣＯＮ２，ＴＣＯＮ３の論理に応じて降圧制御回路５０５は内部電源電圧ＶＣＬのレベルを決定する。レジスタ５０６の初期値によればタップ制御信号ＴＣＯＮ１，ＴＣＯＮ２，ＴＣＯＮ３は、“０”“１”“１”とされ、このとき、内部電源電圧ＶＣＬは３．３６Ｖとされる。また、レジスタ５０６の設定情報に応じてタップ制御信号ＴＣＯＮ１，ＴＣＯＮ２，ＴＣＯＮ３の論理を変更することによって内部電源電圧ＶＣＬのレベルを変更することができ、所望のレベルにおいて、ＬＳＩテスタからマイクロコンピュータ５に対して所定のパターンが供給されることによってファンクション試験が行われる。通常試験モードの場合、ＶＣＬ電源端子５１２には、ＬＳＩテスタ及びプローブを介して、内部電源電圧ＶＣＬを安定化させるためのキャパシタが接続される。
【００３６】
また、図４（Ｂ）に示されるように、ＬＳＩテスタによってＰ検イネーブル端子５１５がローレベル（０Ｖ）とされると、Ｐ検イネーブル端子５１５を介して電荷が引き抜かれることで、このＰ検イネーブル端子５１５がローレベルにされる。このとき、リセット端子５１４がローレベルとされることでリセット状態が解除されると、Ｐ検制御回路５０７の出力信号がローレベルに固定される。この状態はＶＣＬ−ＭＩＮ試験モードとされ、レジスタ５０６の設定にかかわらず、タップ制御信号ＴＣＯＮ１，ＴＣＯＮ２，ＴＣＯＮ３が、“０”“０”“０”に固定され、降圧制御回路５０５の制御により、内部電源電圧ＶＣＬが２．３５Ｖに制御される。この状態で、ＶＣＬ電源端子５１２には、ＬＳＩテスタ及びプローブを介して、２．３５Ｖ以上の電圧を適宜に供給することができる。つまり、降圧制御回路５０５は、内部電源電圧ＶＣＬが２．３５Ｖになるように制御されるが、ＶＣＬ電源端子５１２に、２．３５Ｖ以上の電圧が外部からＬＳＩテスタによって印加されることにより、ＶＣＬ電源ライン５１６は、外部から印加された電圧レベルとなる。このためＬＳＩテスタによって、ＶＣＬ電源端子５１２に供給する電圧レベルを切り換えることにより、内部電源電圧ＶＣＬのレベルを適宜に切り換えることができるため、内部電源電圧ＶＣＬのレベルを適宜に切り換えながらファンクション試験を行うことにより、ＶＣＬ−ＭＩＮ試験が可能となる。しかも、このＶＣＬ−ＭＩＮ試験においては、内部電源電圧ＶＣＬのレベルの切り換えがレジスタ５０６の設定情報とは無関係に行われるため、上記通常試験の際に使われるテストパターンをそのまま使用することができる。つまり、通常試験とＶＣＬ−ＭＩＮ試験とでテストパターンの共通化を図ることができるので、ＶＣＬ−ＭＩＮ試験のためのテストパターンを改めて作成する必要がない。
【００３７】
上記の例によれば、以下の作用効果を得ることができる。
【００３８】
（１）Ｐ検イネーブル端子５１５をローレベルにすることでＶＣＬ−ＭＩＮ試験モードにすることができ、このＶＣＬ−ＭＩＮ試験モードにおいて、ＬＳＩテスタからＶＣＬ電源端子５１２を介して所望レベルの内部電源電圧ＶＣＬを内部論理回路（５０１〜５０４）に供給することができる。しかも、このＶＣＬ−ＭＩＮ試験においては電源電圧ＶＣＣのレベルを低下させる必要がないため、電源電圧ＶＣＣが供給される入出力回路の動作が不安定にならずに済む。これによりＶＣＬ−ＭＩＮ試験を容易に行うことができる。
【００３９】
（２）ＶＣＬ−ＭＩＮ試験においては、内部電源電圧ＶＣＬのレベルの切り換えがレジスタ５０６の設定情報とは無関係に行われるため、上記通常試験の際に使われるテストパターンをそのまま使用することができ、通常試験とＶＣＬ−ＭＩＮ試験とでテストパターンの共通化を図ることができるので、試験コストの上昇を抑えることができる。
【００４０】
（３）Ｐ検イネーブル端子５１５がｐチャンネル型ＭＯＳトランジスタ５０９でプルアップされているため、ＶＣＬ−ＭＩＮ試験が行われない場合には、このＰ検イネーブル端子５１５オープン状態としておけば良く、Ｐ検イネーブル端子５１５の論理を気にする必要がない。また、Ｐ検イネーブル端子５１５はベンダーがＶＣＬ−ＭＩＮ試験を行う場合にのみ使用する端子であり、ユーザに開放する必要もない。
【００４１】
（４）Ｐ検イネーブル端子５１５の論理を保持可能なラッチ回路７４が設けられているため、リセット解除後に、Ｐ検イネーブル端子５１５の論理が変化した場合でも、ラッチ回路７４の出力論理が変化しないで済むので、ＶＣＬ−ＭＩＮ試験におけるセレクタ５０８の動作の安定化を図ることができる。
【００４２】
（５）レベルシフタ７１が設けられているため、Ｐ検イネーブル端子５１５における電源電圧ＶＣＣ系の信号レベルを内部電源電圧ＶＣＬ系の信号レベルに変換してからラッチ回路７４に供給することができる。
【００４３】
以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００４４】
例えば上記の例では、ＶＣＬ−ＭＩＮ試験モードの際に、レジスタ５０６の設定にかかわらず、タップ制御信号ＴＣＯＮ１，ＴＣＯＮ２，ＴＣＯＮ３が、“０”“０”“０”に固定され、降圧制御回路５０５の制御により、内部電源電圧ＶＣＬが２．３５Ｖに制御されたが、これに限定されない。ＶＣＬ電源端子５１２を介して外部から供給される試験用電源電圧の最低レベル以下の電圧が降圧回路（ｎチャンネル型ＭＯＳトランジスタ５１０及び降圧制御回路５０５）で形成されるようにすれば良い。
【００４５】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるマイクロコンピュータに適用した場合について説明したが、本発明はそれに限定されるものではなく、各種半導体集積回路に広く適用することができる。
【００４６】
本発明は、電源電圧を降圧する降圧回路を含むことを条件に適用することができる。
【図面の簡単な説明】
【００４７】
【図１】本発明にかかる半導体集積回路の一例であるマイクロコンピュータにおける主要部の構成例ブロック図である。
【図２】上記マイクロコンピュータにおけるＰ検制御回路の構成例回路図である。
【図３】上記マイクロコンピュータにおける降圧制御回路の構成例回路図である。
【図４】上記マイクロコンピュータの各試験における端子状態の説明図である。
【図５】上記マイクロコンピュータにおけるタップ制御信号と内部電源電圧との対応関係説明図である。
【符号の説明】
【００４８】
５  マイクロコンピュータ
５０１  ＲＡＭ
５０２  ＲＯＭ
５０３  ＣＰＵ
５０４  内蔵モジュール
５０５  降圧制御回路
５０６  レジスタ
５０７  Ｐ検制御回路
５０８  セレクタ
５０９  ｐチャンネル型ＭＯＳトランジスタ
５１０  ｎチャンネル型ＭＯＳトランジスタ
５１１  ＶＣＣ電源端子
５１２  ＶＣＬ電源端子
５１３  グランド端子
５１４  リセット端子
５１５  Ｐ検イネーブル端子
５１６  ＶＣＬ電源ライン
５１７  Ｉ／Ｏ端子
５１８  ＶＣＣ電源ライン
【図１】
2005227124.tif 000003
【図２】
2005227124.tif 000004
【図３】
2005227124.tif 000005
【図４】
2005227124.tif 000006
【図５】
2005227124.tif 000007