(57)【要約】【課題】他の回路のサンプリング期間も、出力トランジスタのゲート電位のリークによる変化を抑えることが可能で、出力段の電流値バラツキのない、均一な電流源を得ることができ、輝度むらが発生しない高品位な画像を表示することが可能な表示装置および画素回路を提供する。【解決手段】サンプルホールド回路は、ソースが所定電位に接続されたＴＦＴ１２１−１と、ＴＦＴ１２１−１のドレインと信号電流の供給線ＩＳＬとの間に接続されたＴＦＴ１２３−１と、上記ＴＦＴ１２１−１のゲートと接地電位との間に接続されたＣ１２１−１と、上記ＴＦＴ１２１−１のドレインとゲートとの間に直列に接続されたＴＦＴ１２２−１とＴＦＴ１２３−１と、その間と固定電位との間に接続されたＣ１２２−１とを設ける。【選択図】図２
2005202070.tif 000002
【特許請求の範囲】
【請求項１】
映像信号が信号電流として供給される表示装置であって、
マトリクス状に複数配列された画素回路と、
上記画素回路のマトリクス配列に対して列毎に配線され、輝度情報に応じた信号電流が供給されるデータ線と、
上記データ線に対応して設けられ、入力映像信号電流をサンプルホールドする複数のサンプルホールド回路を有し、各サンプルホールド回路を列方向に順次に動作させて、全てのサンプルホールド回路に映像信号を点順次にサンプルホールドさせ、上記複数のサンプルホールド回路にサンプルホールドされた電流値を対応するデータ線に出力させる水平セレクタと、
水平セレクタは信号電流の供給線を含み、
上記各サンプルホールド回路は、
ソースが所定電位に接続された電界効果トランジスタと、
上記電界効果トランジスタのドレインと上記信号電流の供給線との間に接続された第１のスイッチと、
上記電界効果トランジスタのゲートと所定電位との間に接続された第１のキャパシタと、
上記電界効果トランジスタのドレインとゲートとの間に直列に接続された第２のスイッチおよび第３のスイッチと、
上記第２および第３のスイッチ間と、固定電位との間に接続された第２のキャパシタと、を有する
表示装置。
【請求項２】
上記サンプルホールド回路は、サンプルホールド時には、上記第１および第２のキャパシタに、上記供給線からの信号電流に応じた電荷を、上記第２および第３のスイッチを通して保持して、上記第２および第３のスイッチを非導通状態にする
請求項１に記載の表示装置。
【請求項３】
上記固定電位は、基準電位または電源電位である
請求項１に記載の表示装置。
【請求項４】
映像信号が信号電流として供給される表示装置であって、
マトリクス状に複数配列された画素回路と、
上記画素回路のマトリクス配列に対して列毎に配線され、輝度情報に応じた信号電流が供給されるデータ線と、
上記データ線に対応して設けられ、入力映像信号電流をサンプルホールドする複数のサンプルホールド回路を有し、各サンプルホールド回路を列方向に順次に動作させて、全てのサンプルホールド回路に映像信号を点順次にサンプルホールドさせ、上記複数のサンプルホールド回路にサンプルホールドされた電流値を対応するデータ線に出力させる水平セレクタと、
水平セレクタは信号電流の供給線を含み、
上記各サンプルホールド回路は、
ソースが所定電位に接続された電界効果トランジスタと、
上記電界効果トランジスタのドレインと上記信号電流の供給線との間に接続された第１のスイッチと、
上記電界効果トランジスタのゲートと所定電位との間に接続されたキャパシタと、
上記電界効果トランジスタのドレインとゲートとの間に直列に接続された第２のスイッチおよび第３のスイッチと、
上記第２および第３のスイッチ間と、固定電位との間に接続された第４のスイッチと、を有する
表示装置。
【請求項５】
上記サンプルホールド回路は、サンプルホールド時には、上記第１および第２のキャパシタに、上記供給線からの信号電流に応じた電荷を、上記第２および第３のスイッチを通して保持して、上記第２および第３のスイッチを非導通状態に設定した後、上記第４のスイッチを導通状態に設定する
請求項４に記載の表示装置。
【請求項６】
上記固定電位は、基準電位または電源電位である
請求項４に記載の表示装置。
【請求項７】
流れる電流によって輝度が変化する電気光学素子を駆動する画素回路であって、
輝度情報に応じたデータ信号が供給されるデータ線と、
電源電圧源と、
基準電位と、
第１端子と第２端子間で電流供給ラインを形成し、制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、
上記電源電圧源と制御端子との間に接続された第１のキャパシタと、
上記データ線と制御端子との間に直列に接続された第１および第２のスイッチと、
上記第１および第２のスイッチ間と、固定電位との間に接続された第２のキャパシタと、を有し、
上記電源電圧源と基準電位との間に、上記駆動トランジスタの電流供給ライン、上記第１のノード、および上記電気光学素子が直列に接続されている
画素回路。
【請求項８】
上記電気光学素子を駆動する場合、上記第１および第２のスイッチを通して、前記データ線からデータ信号に応じた電荷が前記第１および第２のキャパシタに保持された状態で、前記第１および第２のスイッチを非導通状態に保持して、上記電気光学素子に上記データ信号に応じた電流を供給する
請求項７に記載の画素回路。
【請求項９】
流れる電流によって輝度が変化する電気光学素子を駆動する画素回路であって、
輝度情報に応じたデータ信号が供給されるデータ線と、
第１および第２の制御線と、
第１、第２、第３のノードと、
電源電圧源と、
基準電位と、
固定電位と、
上記第１のノードに接続された第１端子と第２端子間で電流供給ラインを形成し、上記第２のノードに接続された制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、
上記第１のノードに接続された第１のスイッチと、
上記第１のノードと上記第２のノードとの間に直列に接続された第２および第３のスイッチと、
上記第２および第３のスイッチ間と、上記固定電位との間に接続された第１のキャパシタと、
上記データ線と上記第３のノードとの間に接続され、上記第１の制御線によって導通制御される第４のスイッチと、
上記第２のノードと上記第３のノードとの間に接続された第２のキャパシタと、
上記第３のノードと上記電源電圧源との間に接続された第３のキャパシタと、
上記第３のノードと電源電圧源との間に接続され、上記第２の制御線によって導通制御される第５のスイッチと、を有し、
上記電源電圧源と基準電位との間に、上記駆動トランジスタの電流供給ライン、上記第１のノード、および上記電気光学素子が直列に接続されている
画素回路。
【請求項１０】
上記電気光学素子を駆動する場合、上記第２、第３、および第５のスイッチが所定時間導通させられ上記第１のノードと上記第２のノードとを電気的に接続し、
所定時間後、上記第２、第３、および第５のスイッチを非導通状態に保持し、上記第１および第４のスイッチが導通させられて、上記データ線を伝播されるデータ線が上記第３のノードに書き込まれた後、上記第４のスイッチが非導通状態に保持され、上記電気光学素子に上記データ信号に応じた電流を供給する
請求項９に記載の画素回路。
【請求項１１】
流れる電流によって輝度が変化する電気光学素子を駆動する画素回路であって、
輝度情報に応じたデータ信号が供給されるデータ線と、
第１および第２の制御線と、
第１、第２、第３のノードと、
電源電圧源と、
基準電位と、
固定電位と、
上記第１のノードに接続された第１端子と第２端子間で電流供給ラインを形成し、上記第２のノードに接続された制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、
上記第１のノードに接続された第１のスイッチと、
上記第１のノードと上記第２のノードとの間に直列に接続された第２および第３のスイッチと、
上記第２および第３のスイッチ間と、上記固定電位との間に接続された第４のスイッチと、
上記データ線と上記第３のノードとの間に接続され、上記第１の制御線によって導通制御される第５のスイッチと、
上記第２のノードと上記第３のノードとの間に接続された第１のキャパシタと、
上記第３のノードと上記電源電圧源との間に接続された第２のキャパシタと、
上記第３のノードと電源電圧源との間に接続され、上記第２の制御線によって導通制御される第６のスイッチと、を有し、
上記電源電圧源と基準電位との間に、上記駆動トランジスタの電流供給ライン、上記第１のノード、および上記電気光学素子が直列に接続されている
画素回路。
【請求項１２】
上記電気光学素子を駆動する場合、上記第２、第３、第４、および第６のスイッチが所定時間導通させられ上記第１のノードと上記第２のノードとを電気的に接続し、
所定時間後、上記第２、第３、および第６のスイッチを非導通状態に保持し、上記第１および第５のスイッチが導通させられて、上記データ線を伝播されるデータ線が上記第３のノードに書き込まれた後、上記第４および第５のスイッチが非導通状態に保持され、上記電気光学素子に上記データ信号に応じた電流を供給する
請求項１１に記載の画素回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、有機ＥＬ（Electroluminescence ）ディスプレイなどの、電流値によって輝度が制御される電気光学素子を有する画素回路がマトリクス状に配列された画像表示装置のうち、特に各画素回路内部に設けられた絶縁ゲート型電界効果トランジスタによって電気光学素子に流れる電流値が制御される、いわゆるアクティブマトリクス型画像表示装置、および画素回路に関するものである。
【背景技術】
【０００２】
画像表示装置、たとえば液晶ディスプレイなどでは、多数の画素をマトリクス状に並べ、表示すべき画像情報に応じて画素毎に光強度を制御することによって画像を表示する。
これは有機ＥＬディスプレイなどにおいても同様であるが、有機ＥＬディスプレイは各画素回路に発光素子を有する、いわゆる自発光型のディスプレイであり、液晶ディスプレイに比べて画像の視認性が高い、バックライトが不要、応答速度が速い、等の利点を有する。
また、各発光素子の輝度はそれに流れる電流値によって制御することによって発色の階調を得る、すなわち発光素子が電流制御型であるという点で液晶ディスプレイなどとは大きく異なる。
【０００３】
有機ＥＬディスプレイにおいては、液晶ディスプレイと同様、その駆動方式として単純マトリクス方式とアクティブマトリクス方式とが可能であるが、前者は構造が単純であるものの、大型かつ高精細のディスプレイの実現が難しいなどの問題がある。
このため、各画素回路内部の発光素子に流れる電流を、画素回路内部に設けた能動素子、一般にはＴＦＴ（Thin Film Transistor、薄膜トランジスタ）によって制御する、アクティブマトリクス方式の開発が盛んに行われている。
【０００４】
図２５は、有機ＥＬ表示装置の構成を示すブロック図である。
この表示装置１は、図２５に示すように、画素回路（ＰＸＬＣ）２ａがｍ×ｎのマトリクス状に配列された画素アレイ部２、水平セレクタ（ＨＳＥＬ）３、ライトスキャナ（ＷＳＣＮ）４、水平セレクタ３により選択され輝度情報に応じたデータ信号が供給されるデータ線ＤＴＬ１〜ＤＴＬｎ、およびライトスキャナ４により選択駆動される走査線ＷＳＬ１〜ＷＳＬｍを有する。
【０００５】
図２６は、図２５の画素回路２ａの一構成例を示す回路図である（たとえば特許文献１、２参照）。
図２６の画素回路は、多数提案されている回路のうちで最も単純な回路構成であり、いわゆる２トランジスタ駆動方式の回路である。
【０００６】
図２６に示す画素回路２ａは、ｐチャネル薄膜電界効果トランジスタ（以下、ＴＦＴという）１１およびＴＦＴ１２、キャパシタＣ１１、発光素子である有機ＥＬ素子（ＯＬＥＤ）１３を有する。また、図２６において、ＤＴＬは入力信号が電圧として伝播されるデータ線を、ＷＳＬは走査線をそれぞれ示している。
有機ＥＬ素子は多くの場合、整流性があるため、ＯＬＥＤ（Organic Light Emitting Diode）と呼ばれることがあり、図２６その他では発光素子としてダイオードの記号を用いているが、以下の説明においてＯＬＥＤには必ずしも整流性を要求するものではない。
図２６ではＴＦＴ１１のソースが電源電位ＶCC（電源電圧ＶCCの供給ライン）に接続され、発光素子１３のカソード（陰極）は接地電位ＧＮＤに接続されている。図２６の画素回路２ａの動作は以下の通りである。
【０００７】
ステップＳＴ１において、図２６に示すように、走査線ＷＳＬを選択状態（ここでは低レベル）とし、データ線ＤＴＬに書き込み電位Ｖdataを印加すると、ＴＦＴ１２が導通してキャパシタＣ１１が充電または放電され、ＴＦＴ１１のゲート電位はＶdataとなる。
【０００８】
ステップＳＴ２において、走査線ＷＳＬを非選択状態（ここでは高レベル）とすると、データ線ＤＴＬとＴＦＴ１１とは電気的に切り離されるが、ＴＦＴ１１のゲート電位はキャパシタＣ１１によって安定に保持される。
【０００９】
ステップＳＴ３において、ＴＦＴ１１および発光素子１３に流れる電流は、ＴＦＴ１１のゲート・ソース間電圧Ｖｇｓに応じた値となり、発光素子１３はその電流値に応じた輝度で発光し続ける。
上記ステップＳＴ１のように、走査線ＷＳＬを選択してデータ線に与えられた輝度情報を画素内部に伝える操作を、以下「書き込み」と呼ぶ。
上記のように、図２６の画素回路２ａでは、一度Ｖdataの書き込みを行えば、次に書き換えられるまでの間、発光素子１３は略一定の輝度で発光を継続する。
【００１０】
上述したように、画素回路２ａでは、駆動（ドライブ）トランジスタであるＴＦＴ１１のゲート印加電圧を変化させることで、ＥＬ発光素子１３に流れる電流値を制御している。
このとき、ｐチャネルのドライブトランジスタのソースは電源電位ＶCCに接続されており、このＴＦＴ１１は常に飽和領域で動作している。よって、下記の式１に示した値を持つ定電流源となっている。
【００１１】
〔数１〕
Ｉds＝１／２・μ（Ｗ／Ｌ）Ｃｏｘ（Ｖgs−｜Ｖｔｈ｜）2   …（１）
【００１２】
ここで、μはキャリアの移動度を、Ｃｏｘは単位面積当たりのゲート容量を、Ｗはゲート幅を、Ｌはゲート長を、ＶｇｓはＴＦＴ１１のゲート・ソース間電圧を、ＶｔｈはＴＦＴ１１の閾値Ｖｔｈをそれぞれ示している。
【００１３】
単純マトリクス型画像表示装置では、各発光素子は、選択された瞬間のみ発光するのに対し、アクティブマトリクスでは上述したように、書き込み終了後も発光素子が発光を継続するため、単純マトリクスに比べて発光素子のピーク輝度、ピーク電流を下げられるなどの点で、とりわけ大型・高精細のディスプレイでは有利となる。
【００１４】
図２７は、電流信号が入力される画素回路の一構成例を示す回路図である。
図２７に示す画素回路２ｂは、ＴＦＴ２１〜ＴＦＴ２４、キャパシタＣ２１、および有機ＥＬ素子（ＯＬＥＤ）２５を有する。また図２７において、ＤＴＬは入力信号が電流として伝播されるデータ線を示している。
図２７では、ＴＦＴ２１のソースが電源電圧ＶCC（電源電圧ＶCCの供給ライン）に接続され、発光素子２５のカソード（陰極）は接地電位ＧＮＤに接続されている。図２７の画素回路２ｂの動作は以下の通りである。
【００１５】
入力信号（電流信号）ＳＩの書き込み時には、ＴＦＴ２２を非導通に保持した状態で、ＴＦＴ２３，ＴＦＴ２４を導通状態に保持する。
これにより、駆動（ドライブ）トランジスタであるＴＦＴ２１に信号電流に応じた電流が流れる。
このとき、ＴＦＴ２１のゲートとドレインは接続されており飽和領域にて駆動している。
よって、上記式１に基づいて入力電流に相当するゲート電圧が書き込まれ、画素容量であるキャパシタＣ２１に保持される。
その後、ＴＦＴ２４を非導通状態に保持して、ＴＦＴ２２を導通状態に保持する。
これにより入力信号電流に応じた電流がＴＦＴ２１と発光素子２５に流れ、発光素子２５はその電流値に応じた輝度で発光する。
【００１６】
図２８は、例えば図２７に示した画素回路に電流信号を入力する水平セレクタの要部の構成を示す回路図である。
水平セレクタは、図２８に示すように、画素回路のマトリクス配列に対して列ごとに配線され、輝度情報に応じたデータ信号が供給されるデータ線ＤＴＬ１、ＤＴＬ２、〜、ＤＴＬｎに対応して設けられた、電流サンプルホールド回路３１−１，３１−２、〜，３１−ｎと，ｎチャネルＴＦＴからなる水平スイッチ（ＨＳＷ）３２−１，３２−２、〜、３２−ｎを有している。
【００１７】
電流サンプルホールド回路３１−１は、図２８に示すように、ＴＦＴ３３−１、ＴＦＴ３４−１、ＴＦＴ３５−１、キャパシタＣ３１−１、およびノードＮＤ３１−１，ＮＤ３２−１を有している。
同様に、電流サンプルホールド回路３１−２は、図２８に示すように、ＴＦＴ３３−２、ＴＦＴ３４−２、ＴＦＴ３５−２、キャパシタＣ３１−２、およびノードＮＤ３１−２，ＮＤ３２−２を有している。
そして、図示しないが、電流サンプルホールド回路３１−ｎは、図２８に示すように、ＴＦＴ３３−ｎ、ＴＦＴ３４−ｎ、ＴＦＴ３５−ｎ、キャパシタＣ３１−ｎ、およびノードＮＤ３１−ｎ，ＮＤ３２−ｎを有している。
【００１８】
この水平セレクタ３のサンプルホールド動作を、図２９（Ａ）〜（Ｍ）に関連付けて説明する。
なお、図２９（Ａ）のＳＨＳＷは水平スイッチの切換信号を示している。また、図２９（Ｈ）は第１列目のＴＦＴ３３−１のドレイン電位Ｖｄ３３１を、図２９（Ｉ）は第２列目のＴＦＴ３３−２のドレイン電位Ｖｄ３３２を、図２９（Ｊ）は第ｎ列目のＴＦＴ３３−ｎのドレイン電位Ｖｄ３３ｎを、図２９（Ｋ）は第１列目のキャパシタＣ１１−１の電位ＶＣ１１１を、図２９（Ｌ）は第２列目のキャパシタＣ１１−２の電位ＶＣ１１２を、図２９（Ｍ）は第ｎ列目のキャパシタＣ１１−ｎの電位ＶＣ１１ｎを、それぞれ示している。
【００１９】
図２９（Ａ）に示すように、切換信号ＳＨＳＷを低レベルとして全水平スイッチＨＳＷをオフさせた状態で、図２９（Ｂ），（Ｃ）に示すように、第１列目の電流サンプルホールド回路３１−１のＴＦＴ３４−１，３５−１が接続されたサンプルホールド線ＳＨＬ３１−１，３２−１を高レベルとして、ＴＦＴ３４−１，３５−１を導通状態とする（オンさせる）。
このとき、入力信号電流Ｉｉｎが電流サンプルホールド回路３１ー１内に流れる。このとき、ＴＦＴ３３−１は、ＴＦＴ３４−１を介してゲート−ドレインが接続されており、飽和領域にて動作する。そのゲート電圧は上記式１に基づいて決定され、図２９（Ｋ）に示すように、キャパシタＣ３１−１に保持される。
所定のゲート電圧がキャパシタＣ３１−１に書き込まれた後に、サンプルホールド線ＳＨＬ３１−１を低レベルとしてＴＦＴ３４−１を非導通状態とし、その後にサンプルホールド線ＳＨＬ３２−１を低レベルとしてＴＦＴ３５−１を非導通状態とする。
【００２０】
次に、同様に、図２９（Ｄ），（Ｅ）に示すように、第２列目の電流サンプルホールド回路３１−２のＴＦＴ３４−２，３５−２が接続されたサンプルホールド線ＳＨＬ３１−２，３２−２を高レベルとして，ＴＦＴ３４−２，３５−２を導通状態とする（オンさせる）。
このとき、入力信号電流Ｉｉｎが電流サンプルホールド回路３１−２内に流れる。このとき、ＴＦＴ３３−２は、ＴＦＴ３４−２を介してゲート−ドレインが接続されており、飽和状態にて動作する。そのゲート電圧は上記式１に基づいて決定され、図２９（Ｌ）に示すように、キャパシタＣ３１−２に保持される。
所定のゲート電圧がキャパシタＣ３１−２に書き込まれた後に、サンプルホールド線ＳＨＬ３１−２を低レベルとしてＴＦＴ３４−２を非導通状態とする。
以下、隣接サンプルホールド回路が順次動作してゆき、全ての回路に映像信号Ｉｉｎが点順次にサンプルホールドされる。
その後、図２９（Ａ）に示すように、水平スイッチＨＳＷが全段同時にオンされ、ＴＦＴ３３−１〜ＴＦＴ３３−ｎが定電流源として機能し、図３０に示すように、サンプルホールドされた電流値が各データ線ＤＴＬ１〜ＤＴＬｎに出力される。
【００２１】
【特許文献１】ＵＳＰ５，６８４，３６５
【特許文献２】特開平８−２３４６８３号公報
【発明の開示】
【発明が解決しようとする課題】
【００２２】
ところで、上述した図２６に示した画素回路２ａで、たとえば、走査線ＷＳＬを選択状態とし、データ線ＤＴＬに書き込み電位Ｖdata１を印加し、ＴＦＴ１２を導通してキャパシタＣ１１を充電または放電してＴＦＴ１１のゲート電位をＶdata１とし、走査線ＷＳＬを非選択状態として、データ線ＤＴＬとＴＦＴ１１と電気的に切り離した後、次段の画素回路２ａのキャパシタＣ１１を充電または放電させるためにデータ線ＤＴＬの電位をＶdata２に設定すると、ＴＦＴ１１２のソース・ドレイン間に電位差が生じる。
そして、この電位差に応じたリーク電流がキャパシタＣ１１から流れ出し（リーク）てしまい、時間とともにキャパシタＣ１１に保持されている電位が変化し、上記式１においてＶgsが変化するので、発光素子１３に流れる電流値が変化してしまい、画質のユニフォーミティが劣化してしまう。
【００２３】
このリーク問題を改善するため、たとえば図３１に示す画素回路が提案されている。
図３１の画素回路２ｃは、ｐチャネルＴＦＴ４１、ｎチャネルＴＦＴ４２〜４４、キャパシタＣ４１、発光素子である有機ＥＬ発光素子（ＯＬＥＤ）４５を有する。また、図３１において、ＤＴＬは入力信号が電圧として伝播されるデータ線を、ＷＳＬは走査線を、ＣＬは制御線をそれぞれ示している。
図３１ではＴＦＴ４１のソースが電源電位ＶCCに接続され、発光素子４５のカソードは接地電位ＧＮＤに接続されている。キャパシタＣ４１の第１電極がノードＮＤ４１に接続され、第２電極が電源電位ＶCCに接続されている。データ線ＤＴＬとＴＦＴ４１のゲート間にはノードＮＤ４１を介してＴＦＴ４２，４３のソース，ドレインが直列に接続され、ＴＦＴ４２，４３のゲートは走査線ＷＳＬに接続されている。ＴＦＴ４２，４３間のノードＮＤ４１と、設定電位Ｖ０間にはＴＦＴ４４のソース，ドレインが接続されている。ＴＦＴ４４のゲートには制御線ＣＬが接続されている。
【００２４】
この画素回路２ｃの動作について説明する。
図３２に示すように、データ線ＤＴＬに供給される入力信号Ｖｉｎの書き込み時には、ＴＦＴ４４をオフした状態で、ＴＦＴ４２，４３をオンすると、キャパシタＣ４１が充電または放電され、ＴＦＴ４１のゲート電位はＶｉｎとなる。
そして図３３に示すように、ＴＦＴ４２，４３をオフし、ＴＦＴ４４をオンして、ＴＦＴ４１のソース・ドレイン電圧（Ｖin−Ｖ０）を、設定電位Ｖ０の設定により小さくする。
【００２５】
しかし、単色ラスター表示時は図３３に示したように、ＴＦＴ４１のソース・ドレイン電圧は０であるために、逆にリーク電流がキャパシタＣ４１に流れ、キャパシタＣ４１が保持する入力電圧の値が時間とともに変化して、画素回路２ａと比べて画質が劣化してしまう。
この問題点は、有機ＥＬに関わらず、液晶のような画素内に保持容量を備えた全ての表示装置に問題となる。
【００２６】
ところで、図３０に示した水平セレクタにおいては、定電流源として機能するＴＦＴ３３（−１〜−ｎ）のドレイン電位、特に、サンプルホールド動作が先に行われるＴＦＴ３３のドレイン電位が降下し、一定に保持することができないという不利益がある。
この課題についてさらに詳細に説明する。
【００２７】
ここで、第１列目の電流サンプルホールド回路３１−１のサンプルホールド時の各ノードの電位を調べる。
電流サンプルホールド回路３１−１では、図３４（Ａ）に示すように、ＴＦＴ３５−１が非導通状態に保持されて入力電流Ｉｉｎがサンプルホールドされる。この期間中、ＴＦＴ３３−１はオンし続けているために、ＴＦＴ３３−１のドレイン電位（ＮＤ３１−１の電位）は供給源がなくなり、接地電位ＧＮＤレベルまで下降してしまう。
このときＴＦＴ３４−１に注目する。ＴＦＴ３４−１はオフしており、キャパシタＣ３１−１には電流Ｉｉｎに相当するゲート電位が保持されている。
【００２８】
しかしながら、ノードＮＤ３１−１の電位が接地電位ＧＮＤレベルまで落ちることで、ＴＦＴ３４−１には、図３４（Ｂ）に示すように、ドレイン・ソース間電圧Ｖｄｓが印加されてしまい、ＴＦＴ３４−１にはリーク電流が流れる。このリーク電流がキャパシタＣ３１−１から流れ出すことで、ＴＦＴ３３−１のゲート電圧は減少してしまう。これにより、ＴＦＴ３３−１のゲート・ソース間電圧Ｖｇｓはサンプルホールド時よりも減少してしまい、その後水平スイッチＨＳＷがオンして飽和領域になったとしても、電流Ｉｉｎより小さい電流値しか流れなくなってしまう。このリーク量はリーク時間に比例する。
【００２９】
電流サンプルホールド回路は前述したように点順次にて動作するので、スキャン開始部とスキャン終了部とでは、各容量にゲート電位が保持されている時間が異なる。すなわち、スキャン開始部では終了部に比べて保持時間が長くなる。
そのため、スキャン開始部ではリーク時間も長くなり、ゲート電圧降下量がスキャン終了部に比べて大きくなる。つまり、画面全体に単色のラスター表示をしたとしても、図３５に示すように、スキャン終了部に向かって輝度がグラデーションしてしまう。
特に、有機ＥＬ等を駆動するＴＦＴではリーク電流が高いために、この問題は顕著に現れる。
【００３０】
この問題点は有機ＥＬに関わらず、電流のサンプルを行う場面ではどんな時も問題となる。
たとえば、電流を点順次にてサンプリングし、一括で出力する場合には同様の理由でサンプリング開始部と終了部とで出力の電流値が異なってしまう。
【００３１】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、他の回路のサンプリング期間も、出力トランジスタのゲート電位のリークによる変化を抑えることが可能で、出力段の電流値バラツキのない、均一な電流源を得ることができ、輝度むらが発生しない高品位な画像を表示することが可能な表示装置および画素回路を提供することにある。
【課題を解決するための手段】
【００３２】
上記目的を達成するために、本発明の第１の観点の表示装置は、映像信号が信号電流として供給される表示装置であって、マトリクス状に複数配列された画素回路と、上記画素回路のマトリクス配列に対して列毎に配線され、輝度情報に応じた信号電流が供給されるデータ線と、上記データ線に対応して設けられ、入力映像信号電流をサンプルホールドする複数のサンプルホールド回路を有し、各サンプルホールド回路を列方向に順次に動作させて、全てのサンプルホールド回路に映像信号を点順次にサンプルホールドさせ、上記複数のサンプルホールド回路にサンプルホールドされた電流値を対応するデータ線に出力させる水平セレクタと、水平セレクタは信号電流の供給線を含み、上記各サンプルホールド回路は、ソースが所定電位に接続された電界効果トランジスタと、上記電界効果トランジスタのドレインと上記信号電流の供給線との間に接続された第１のスイッチと、上記電界効果トランジスタのゲートと所定電位との間に接続された第１のキャパシタと、上記電界効果トランジスタのドレインとゲートとの間に直列に接続された第２のスイッチおよび第３のスイッチと、上記第２および第３のスイッチ間と、固定電位との間に接続された第２のキャパシタと、を有する。
【００３３】
好適には、上記サンプルホールド回路は、サンプルホールド時には、上記第１および第２のキャパシタに、上記供給線からの信号電流に応じた電荷を、上記第２および第３のスイッチを通して保持して、上記第２および第３のスイッチを非導通状態にする。
【００３４】
本発明の第１の観点の表示装置によれば、サンプルホールド回路は、上記データ線に対応して設けられ、入力映像信号電流をサンプルホールドする。
水平セレクタは、各サンプルホールド回路を列方向に順次に動作させて、全てのサンプルホールド回路に映像信号を点順次にサンプルホールドさせ、上記複数のサンプルホールド回路にサンプルホールドされた電流値を対応するデータ線に出力させ、信号電流の供給線を含む。
上記各サンプルホールド回路は、ソースが所定電位に接続された電界効果トランジスタと、上記電界効果トランジスタのドレインと上記信号電流の供給線との間に接続された第１のスイッチと、上記電界効果トランジスタのゲートと所定電位との間に接続された第１のキャパシタと、上記電界効果トランジスタのドレインとゲートとの間に直列に接続された第２のスイッチおよび第３のスイッチと、上記第２および第３のスイッチ間と、固定電位との間に接続された第２のキャパシタとを有し、
サンプルホールド時には、上記第１および第２のキャパシタに、上記供給線からの信号電流に応じた電荷を、上記第２および第３のスイッチを通して保持して、上記第２および第３のスイッチを非導通状態にする。
【００３５】
さらに、前記目的を達成するために、本発明の第２の観点の表示装置は、映像信号が信号電流として供給される表示装置であって、マトリクス状に複数配列された画素回路と、上記画素回路のマトリクス配列に対して列毎に配線され、輝度情報に応じた信号電流が供給されるデータ線と、上記データ線に対応して設けられ、入力映像信号電流をサンプルホールドする複数のサンプルホールド回路を有し、各サンプルホールド回路を列方向に順次に動作させて、全てのサンプルホールド回路に映像信号を点順次にサンプルホールドさせ、上記複数のサンプルホールド回路にサンプルホールドされた電流値を対応するデータ線に出力させる水平セレクタと、水平セレクタは信号電流の供給線を含み、上記各サンプルホールド回路は、ソースが所定電位に接続された電界効果トランジスタと、上記電界効果トランジスタのドレインと上記信号電流の供給線との間に接続された第１のスイッチと、上記電界効果トランジスタのゲートと所定電位との間に接続されたキャパシタと、上記電界効果トランジスタのドレインとゲートとの間に直列に接続された第２のスイッチおよび第３のスイッチと、上記第２および第３のスイッチ間と、固定電位との間に接続された第４のスイッチと、を有する。
【００３６】
さらに、前記目的を達成するために、本発明の第３の観点の画素回路は、流れる電流によって輝度が変化する電気光学素子を駆動する画素回路であって、輝度情報に応じたデータ信号が供給されるデータ線と、電源電圧源と、基準電位と、第１端子と第２端子間で電流供給ラインを形成し、制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、上記電源電圧源と制御端子との間に接続された第１のキャパシタと、上記データ線と制御端子との間に直列に接続された第１および第２のスイッチと、上記第１および第２のスイッチ間と、固定電位との間に接続された第２のキャパシタと、を有し、上記電源電圧源と基準電位との間に、上記駆動トランジスタの電流供給ライン、上記第１のノード、および上記電気光学素子が直列に接続されている。
【００３７】
さらに、前記目的を達成するために、本発明の第４の観点の画素回路は、流れる電流によって輝度が変化する電気光学素子を駆動する画素回路であって、輝度情報に応じたデータ信号が供給されるデータ線と、第１および第２の制御線と、第１、第２、第３のノードと、電源電圧源と、基準電位と、固定電位と、上記第１のノードに接続された第１端子と第２端子間で電流供給ラインを形成し、上記第２のノードに接続された制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、上記第１のノードに接続された第１のスイッチと、上記第１のノードと上記第２のノードとの間に直列に接続された第２および第３のスイッチと、上記第２および第３のスイッチ間と、上記固定電位との間に接続された第１のキャパシタと、上記データ線と上記第３のノードとの間に接続され、上記第１の制御線によって導通制御される第４のスイッチと、上記第２のノードと上記第３のノードとの間に接続された第２のキャパシタと、上記第３のノードと上記電源電圧源との間に接続された第３のキャパシタと、上記第３のノードと電源電圧源との間に接続され、上記第２の制御線によって導通制御される第５のスイッチと、を有し、上記電源電圧源と基準電位との間に、上記駆動トランジスタの電流供給ライン、上記第１のノード、および上記電気光学素子が直列に接続されている。
【００３８】
さらに、前記目的を達成するために、本発明の第５の観点の画素回路は、流れる電流によって輝度が変化する電気光学素子を駆動する画素回路であって、輝度情報に応じたデータ信号が供給されるデータ線と、第１および第２の制御線と、第１、第２、第３のノードと、電源電圧源と、基準電位と、固定電位と、上記第１のノードに接続された第１端子と第２端子間で電流供給ラインを形成し、上記第２のノードに接続された制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、上記第１のノードに接続された第１のスイッチと、上記第１のノードと上記第２のノードとの間に直列に接続された第２および第３のスイッチと、上記第２および第３のスイッチ間と、上記固定電位との間に接続された第４のスイッチと、上記データ線と上記第３のノードとの間に接続され、上記第１の制御線によって導通制御される第５のスイッチと、上記第２のノードと上記第３のノードとの間に接続された第１のキャパシタと、上記第３のノードと上記電源電圧源との間に接続された第２のキャパシタと、上記第３のノードと電源電圧源との間に接続され、上記第２の制御線によって導通制御される第６のスイッチと、を有し、上記電源電圧源と基準電位との間に、上記駆動トランジスタの電流供給ライン、上記第１のノード、および上記電気光学素子が直列に接続されている。
【発明の効果】
【００３９】
本発明によれば、他の回路のサンプリング期間も、出力トランジスタのゲート電位のリークによる変化を抑えることが可能で、出力段の電流値バラツキのない、均一な電流源を得ることができ、輝度むらが発生しない高品位な画像を表示することが可能な表示装置および画素回路を提供することができる。
【発明を実施するための最良の形態】
【００４０】
以下、本発明の実施形態を添付図面に関連付けて説明する。
【００４１】
図１は、本発明の第１実施形態に係る有機ＥＬ表示装置の構成例を示すブロック図である。
図２は、図１に示した有機ＥＬ表示装置において本実施形態に係る画素回路の具体的構成を示す回路図である。
【００４２】
本実施形態に係る有機ＥＬ表示装置（表示装置）１００は、図１および図２に示すように、画素回路（ＰＸＬＣ）１０１がｍ×ｎのマトリクス状に配列された画素アレイ部１０２、水平セレクタ（ＨＳＥＬ）１０３、ライトスキャナ（ＷＳＣＮ）１０４、ドライブスキャナ（ＤＳＣＮ）１０５、水平セレクタ１０３により選択され輝度情報に応じたデータ信号が電圧信号として順次に供給されるデータ線ＤＴＬ１０１〜ＤＴＬ１０ｎ、ライトスキャナ１０４により選択駆動される走査線ＷＳＬ１０１〜ＷＳＬ１０ｍ、およびドライブスキャナ１０５により選択駆動される駆動線ＤＳＬ１０１〜ＤＳＬ１０ｍを有する。
【００４３】
なお、画素アレイ部１０２において、画素回路１０１はｍ×ｎのマトリクス状に配列されるが、図１においては図面の簡単化のために２×３のマトリクス状に配列した例を示している。
また、図２においても、図面の簡単化のために一つの画素回路の具体的な構成を示している。
【００４４】
本実施形態に係る画素回路１０１は、図２に示すように、ｐチャネルＴＦＴ１１１、ｎチャネルＴＦＴ１１２，ＴＦＴ１１３、キャパシタＣ１１１、キャパシタＣ１１２、有機ＥＬ素子（ＯＬＥＤ：電気光学素子）からなる発光素子１１４、第１のノードＮＤ１１１、および第２のノードＮＤ１１２を有する。
また、図２において、ＤＴＬ１０１はデータ線を、ＷＳＬ１０１は走査線を、ＤＳＬ１０１は駆動線をそれぞれ示している。
【００４５】
画素回路１０１において、電源電位ＶCCと接地電位ＧＮＤとの間にＴＦＴ１１１、および発光素子１１４が直列に接続されている。
具体的には、ドライブトランジスタとしてのＴＦＴ１１１のソースが電源電圧ＶCCの供給ラインに接続され、ドレインが発光素子１１４のアノードに接続され、発光素子１１４のカソードが接地電位ＧＮＤに接続されている。そして、ＴＦＴ１１１のゲートが第１のノードＮＤ１１１に接続されている。
第１のノードＮＤ１１１と第２のノードＮＤ１１２とに、ＴＦＴ１１２のソース・ドレインが接続され、ＴＦＴ１１２のゲートが駆動線ＷＬ１０１に接続されている。
キャパシタＣ１１１の第１電極が第１のノードＮＤ１１１に接続され、第２電極が電源電位ＶCCに接続されている。
データ線ＤＴＬ１０１と第２のノードＮＤ１１２とにＴＦＴ１１３のソース・ドレインが接続され、ＴＦＴ１１３のゲートが駆動線ＤＳＬ１０１に接続されている。
キャパシタＣ１１２の第１電極が第２のノードＮＤ１１２に接続され、第２電極が固定電位Ｖｆに接続されている。
【００４６】
図３は、図２に示した画素回路のタイミングチャートを示す図である。図４，５は、図２に示した画素回路の動作を説明するための図である。
なお、図３（Ａ）は駆動線ＤＳＬ１０１の電位を、図３（Ｂ）は走査線ＷＳＬ１０１の電位を、図３（Ｃ）の点線はノードＮＤ１１１の電位を、図３（Ｄ）の実線はノードＮＤ１１２の電位を、それぞれ示している。
【００４７】
発光素子１１４の非発光期間において、図３（Ａ），（Ｂ）に示すように、駆動線ＤＳＬ１０１および走査線ＷＳＬ１０１を高レベルとして、ＴＦＴ１１２，ＴＦＴ１１３を導通状態とする（オンさせる）。
図４に示すように、入力電圧ＶｉｎがキャパシタＣ１１１，１１２に書き込まれ、ＴＦＴ１１１により、発光素子１１４に入力電圧Ｖｉｎに応じた電流が流れる。
このとき、図３（Ｃ），（Ｄ）に示すように、ノードＮＤ１１１およびノードＮＤ１１２の電位は共にＶｉｎに保持される。
【００４８】
次に、図３（Ａ）に示すように、駆動線ＤＳＬ１０１を低レベルとして、ＴＦＴ１１３を非導通状態とし、ノードＮＤ１１１とノードＮＤ１１２を同電位とした後、図３（Ｂ）に示すように走査線ＷＳＬ１０１を低レベルとして、ＴＦＴ１１２を非導通状態とする。
【００４９】
次に、データ線ＤＴＬ１０１に次段の画素回路のキャパシタＣに新たな入力電圧Ｖｉｎ＿Ｎを印加するために入力電圧Ｖｉｎ＿Ｎが設定されると、ＴＦＴ１１３には、図５に示すように、ソース・ドレイン間電圧Ｖｉｎ−Ｖｉｎ＿Ｎが印加されるが、ＴＦＴ１１２のソース・ドレイン間電圧は０である。
ＴＦＴ１１３には、ソース・ドレイン間電圧Ｖｉｎ−Ｖｉｎ＿Ｎに応じたリーク電流が流れる。このリーク電流がＣ１１２から流れ出すことで図３（Ｄ）に示すように、ノードＮＤ１１２の電位は減少する。
一方、ＴＦＴ１１２では、上述したノードＮＤ１１２の変化に伴い、ソース・ドレイン間電圧が０から大きくなりリーク電流が流れる。
しかし、ノードＮＤ１１２の電位はキャパシタＣ１１２により保持された電荷がリークすることで、ＴＦＴ１１２のソース・ドレイン間電圧は、０から緩やかに変化する。
このため、ノードＮＤ１１１の電位は、たとえば図３（Ｄ）に示すように減少する。このノードＮＤ１１１の電位の減少量ΔＶ１は、図３（Ｃ），（Ｄ）に示すように、ノードＮＤ１１２の電位の減少量ΔＶ２と比べて小さい。
また、ノードＮＤ１１１の電位の減少量ΔＶ１は、たとえば従来例として図２６に示した画素回路２ａにおけるゲート・ソース電位の減少量ΔＶと比べて小さい。
【００５０】
また、単色ラスター表示時においても、ＴＦＴ１１３のソース・ドレイン間電圧は０となるために、リーク電流は流れない。そのため、ノードＮＤ１１１の電位変化はなく、画質に影響を及ぼすことはない。
【００５１】
図６は、本発明の第２実施形態に係る有機ＥＬ表示装置の構成例を示すブロック図である。
図７は、図６に示した有機ＥＬ表示装置において第２実施形態に係る画素回路の具体的構成を示す回路図である。
【００５２】
本実施形態に係る表示装置１００ａは、図６および図７に示すように、画素回路（ＰＸＬＣ）１０１ａがｍ×ｎのマトリクス状に配列された画素アレイ部１０２ａ、水平セレクタ（ＨＳＥＬ）１０３、ライトスキャナ（ＷＳＣＮ）１０４、ドライブスキャナ（ＤＳＣＮ）１０５、プリスキャナ１０６、水平セレクタ１０３により選択され輝度情報に応じたデータ信号が電流信号として順次に供給されるデータ線ＤＴＬ１０１〜ＤＴＬ１０ｎ、ライトスキャナ１０４により選択駆動される走査線ＷＳＬ１０１〜ＷＳＬ１０ｍ、ドライブスキャナ１０５により選択駆動される駆動線ＤＳＬ１０１〜ＤＳＬ１０ｍ、およびプリスキャナ１０６により選択駆動されるプリ走査線ＰＳＬ１０１〜１０ｍを有する。
【００５３】
なお、画素アレイ部１０２ａにおいて、画素回路１０１ａはｍ×ｎのマトリクス状に配列されるが、図６においては図面の簡単化のために２×３のマトリクス状に配列した例を示している。
また、図７においても、図面の簡単化のために一つの画素回路の具体的な構成を示している。
【００５４】
本実施形態に係る画素回路１０１ａは、図７に示すように、キャパシタＣ２０１〜Ｃ２０３、ｐチャネルＴＦＴ２１１、ｎチャネルＴＦＴ２１２〜ＴＦＴ２１６、有機ＥＬ素子（ＯＬＥＤ：電気光学素子）からなる発光素子２１７、第１のノードＮＤ２０１、第２のノードＮＤ２０２、および第３のノードＮＤ２０３を有する。
また、図７において、ＤＴＬ１０１は、入力信号が電圧として伝播されるデータ線を、ＷＳＬ１０１は走査線を、ＤＳＬ１０１は駆動線を、ＰＳＬ１０１はプリ走査線をそれぞれ示している。
【００５５】
画素回路１０１ａにおいて、電源電位ＶCCと接地電位ＧＮＤとの間にＴＦＴ２１１、ノードＮＤ２０１、ＴＦＴ２１２、および発光素子２１７が直列に接続されている。
具体的には、ドライブトランジスタとしてのＴＦＴ２１１のソースが電源電圧ＶCCの供給ラインに接続され、ドレインが第１のノードＮＤ２０１に接続されている。ＴＦＴ２１２のソースが第１のノードＮＤ２０１に接続され、ドレインが発光素子２１７のアノードに接続され、発光素子２１７のカソードが接地電位ＧＮＤに接続されている。そして、ＴＦＴ１１１のゲートが第２のノードＮＤ２０２に接続されている。
第１のノードＮＤ２０１と、第３のノードＮＤ２０３とにＴＦＴ２１３のソース・ドレインが接続され、第２のノードＮＤ２０２と第３のノードＮＤ２０３とにＴＦＴ２１４が接続されている。ＴＦＴ２１３のゲートが走査線ＷＳＬ１０１に接続され、ＴＦＴ２１４のゲートが走査線ＷＳＬ１０１に接続されている。
【００５６】
キャパシタＣ２０１の第１電極が第３のノードＮＤ２０３に接続され、第２電極が固定電位Ｖｆに接続されている。キャパシタＣ２０２の第１電極が第２のノードＮＤ２０２に接続され、第２電極が第４のノードＮＤ２０４に接続されている。キャパシタＣ２０３の第１電極が電源電位ＶCCに接続され、第２電極が第４のノードＮＤ２０４に接続されている。
【００５７】
ＴＦＴ２１５のドレインが第４のノードＮＤ２０４に接続され、ソースが電源電位ＶCCに接続され、ゲートが走査線ＷＳＬ１０１に接続されている。ＴＦＴ２１６のドレインが第４のノードＮＤ２０４に接続され、ソースがＤＴＬ１０１に接続され、ゲートがプリ走査線ＰＳＬ１０１に接続されている。
【００５８】
図８は、図７に示した画素回路の動作を説明するためのタイミングチャートである。図８（Ａ）は画素配列の第１行目の走査線ＷＳＬ１０１に印加される信号を、図８（Ｂ）は画素配列の第１行目の駆動線ＤＳＬ１０１に印加される信号を、図８（Ｃ）は画素配列の第１行目のプリ走査線ＰＳＬ１０１に印加される信号をそれぞれ示している。
図９，図１０は図７に示した画素回路の等価回路図である。
上記構成の動作を、画素回路１０１ａの動作を中心に図８〜図１０を参照しながら説明する。
【００５９】
図９に示すように、発光素子２１７の非発光期間で、プリ走査線ＰＳＬ１０１が低レベル、駆動線ＤＳＬ１０１が低レベルとして、ＴＦＴ２１２、ＴＦＴ２１６を、非導通状態（オフ状態）とする。
次に走査線ＷＳＬ１０１を高レベルとして、ＴＦＴ２１３、ＴＦＴ２１４、ＴＦＴ２１５を導通状態（オン状態）として、駆動トランジスタＴＦＴ２１１をカットオフ状態にする。
カットオフ状態では、ＴＦＴ２１１では電流が流れないので、ゲート・ソース電圧Ｖｇｓは各画素の駆動トランジスタの閾値電圧Ｖｔｈと等しくなっており、画素毎のＶｔｈのぱらつきはキャンセルされている。
【００６０】
次に、図１０に示すように、走査線ＷＳＬ１０１を低レベルとして、ＴＦＴ２１３、ＴＦＴ２１４、ＴＦＴ２１５を非導通状態（オフ状態）にした後、図８（Ｂ）に示すように駆動線ＤＳＬ１０１を高レベルとして、ＴＦＴ２１２を導通状態とする（オンさせる）。次に図８（Ｃ）に示すようにプリ走査線ＰＳＬ１０１を高レベルとして、ＴＦＴ２１６を所定時間だけ導通状態とし（オンさせる）、図８（Ｂ）に示すように駆動線ＤＳＬ１０１を低レベルとする。
ここでＴＦＴ２１２をオンさせることで、信号線電圧Ｖｉｎを画素内のキャパシタＣ２０２を介してＴＦＴ２１１のゲートに電圧ΔＶがカップリングされ、発光素子２１７が発光する。
【００６１】
カップリングによって、ＴＦＴ２１１のゲート電圧がＶｇに変化したとすると、駆動トランジスタのゲート・ドレイン間に電位差が生じてしまう。この電位差は黒表示時に最も大きくなり、黒表示時の発光素子２１７の電圧をＶｅｌとすると、ＴＦＴ２１１のゲート・ドレイン間には、Ｖｇ−Ｖｅｌの電位差が生じる。
【００６２】
以下、黒表示時について考察する。
本実施形態に係る画素回路１０１ａでは、ノードＮＤ２０３の電位は、ＶCC−Ｖｔｈとなり、ＴＦＴ２１４のソース・ドレイン間の電位差は０となる。ノードＮＤ２０３の電位は、ＴＦＴ２１３のリークによって徐々に変化してゆくが、ＴＦＴ２１４のソース・ドレイン間電圧が０であるので、ＴＦＴ２１３のリーク電流でノードＮＤ２０３の電位が変化しても、ＴＦＴ２１４のソース・ドレイン間電圧は小さいために、リーク電流も小さく、均一な画質を得ることができる。
また、白表示時についても同様にＴＦＴ２１４のリーク電流は小さくなるのでムラのない均質な画質を得ることができる。
【００６３】
なお、本実施形態ではキャパシタＣ２０１は固定電位Ｖｆに接続されているが、レイアウト等から考えて固定電位は電源電圧ＶCCまたは接地電位ＧＮＤであることが好ましい。
【００６４】
図１１は、本発明の有機ＥＬ表示装置において第３実施形態に係る画素回路の具体的構成を示す回路図である。
本実施形態に係る画素回路１０１ｂは、図１１に示すように、キャパシタＣ２０２，Ｃ２０３、ｐチャネルＴＦＴ２１１、ｎチャネルＴＦＴ２１２〜ＴＦＴ２１６、ＴＦＴ２１８、有機ＥＬ素子（ＯＬＥＤ：電気光学素子）からなる発光素子２１７、第１のノードＮＤ２０１、第２のノードＮＤ２０２、および第３のノードＮＤ２０３を有する。
第２実施形態と第３実施形態との相違点のみ説明する。
【００６５】
本実施形態に係る画素回路１０１ｂと、第２実施形態に係る画素回路１０１ａとの相違点は、画素回路１０１ｂには第３のノードＮＤ２０３と固定電位Ｖｆ間に、キャパシタＣ２０１の替わりに、ＴＦＴ２１８が設けられている点である。
具体的には、第３のノードＮＤ２０３と固定電位Ｖｆ間に、ＴＦＴ２１８のソース・ドレインが接続され、ゲートが不図示の第２プリスキャンが駆動する第２プリ走査線ＰＰＳＬ１０１に接続されている。
その他の各構成要素は、第２実施形態と略同様なので同じ符号を付して説明を省略する。
【００６６】
図１２は、図１１に示した画素回路の動作を説明するためのタイミングチャートである。図１２（Ａ）は画素配列の第１行目の走査線ＷＳＬ１０１に印加される信号を、図１２（Ｂ）は画素配列の第１行目の第２プリ走査線ＰＰＳＬ１０１に印加される信号を、図１２（Ｃ）は画素配列の第１行目の駆動線ＤＳＬ１０１に印加される信号を、図１２（Ｄ）は、プリ走査線（第１プリ走査線）ＰＳＬ１０１に印加される信号を示している。
次に、上記構成の動作を、図１２〜１４を参照しながら説明する。
【００６７】
図１３に示すように、発光素子２１７の非発光期間で、図１２（Ｄ）に示すようにプリ走査線ＰＳＬ１０１を低レベル、図１２（Ｃ）に示すように駆動線ＤＳＬ１０１を低レベルとして、ＴＦＴ２１２およびＴＦＴ２１６を非導通状態（オフ状態）とする。
【００６８】
次に、図１２（Ｂ）に示すように第２プリ走査線ＰＰＳＬ１０１を低レベルとして、ＦＴ２１８を非導通状態（オフ状態）とし、図１２（Ａ）に示すように走査線ＷＳＬ１０１を高レベルとして、ＴＦＴ２１３、ＴＦＴ２１４、およびＴＦＴ２１５を導通状態（オン状態）として、駆動トランジスタＴＦＴ２１１をカットオフ状態にする。
カットオフ状態では、ＴＦＴ２１１では電流が流れないので、ゲート・ソース電圧Ｖｇｓは各画素の駆動トランジスタの閾値電圧Ｖｔｈと等しくなっており、画素毎のＶｔｈのぱらつきはキャンセルされている。
【００６９】
次に図１２（Ｂ）に示すように第２プリ走査線ＰＰＳＬを高レベルに設定して、図１４に示すように、ＴＦＴ２１８を導通状態にさせて（オンさせて）、ノードＮＤ２０３のノードＮＤ２０３を固定電位Ｖｆに確定させる。さらに図１２（Ａ）に示すように走査線ＷＳＬ１０１を低レベルとして、ＴＦＴ２１３、ＴＦＴ２１４、ＴＦＴ２１５を非導通状態（オフ状態）にした後、図１２（Ｃ）に示すように駆動線ＤＳＬ１０１を高レベルに設定した後、図１２（Ｄ）に示すようにプリ走査線ＰＳＬ１０１を所定時間だけ高レベルに設定し、ＴＦＴ２１２およびＴＦＴ２１６を導通状態とし（オンさせる）、図１２（Ｃ）に示すように駆動線ＤＳＬ１０１を低レベルに設定する。
ここでＴＦＴ２１２をオンさせることで、信号線電圧Ｖｉｎを画素内のキャパシタＣ２０２を介してＴＦＴ２１１のゲートに電圧ΔＶがカップリングされ、発光素子２１７が発光する。
【００７０】
カップリングによって、ＴＦＴ２１１のゲート電圧がＶｇに変化したとすると、駆動トランジスタのゲート・ソース間に電位差が生じてしまう。この電位差は黒表示時に最も大きくなり、黒表示時の発光素子２１７の電圧をＶｅｌとすると、ＴＦＴ２１１のゲート・ドレイン間には、Ｖｇ−Ｖｆの電位差が生じる。
これはＴＦＴ２１８がオン状態ではノードＮＤ２０３の電位がＶｆとなるからである。このため、上記式１とＶｇ−Ｖｆによって決まるリーク電流が流れるが、固定電位Ｖｆの設定によって、リーク電流を軽減させて、均一な画質を得ることができる。
【００７１】
図１５は、本発明の第４実施形態に係る有機ＥＬ表示装置の構成例を示すブロック図である。
図１６は、図１５に示した電流駆動方式を採用した有機ＥＬ表示装置の画素回路および水平セレクタの具体的構成を示す回路図である。
【００７２】
本実施形態に係る表示装置１００ｂは、図１５，１６に示すように画素回路１０１ｂがｍ×ｎのマトリクス状に配列された画素アレイ部１０２ｂ、水平セレクタ（ＨＳＥＬ）１０３ｂ、ライトスキャナ（ＷＳＣＮ）１０４、ドライブスキャナ（ＤＳＣＮ）１０５、水平セレクタ１０３ｂにより選択された輝度情報に応じたデータ信号が電流信号として順次に供給されるデータ線ＤＴＬ１０１〜ＤＴＬ１０ｎ、ライトスキャナ１０４により選択駆動される走査線ＷＳＬ１０１〜ＷＳＬ１０ｍ、およびドライブスキャナ１０５により選択駆動される駆動線ＤＳＬ１０１〜ＤＳＬ１０ｍを有する。
【００７３】
なお、画素アレイ部１０２ｂにおいて、画素回路１０１ｂはｍ×ｎのマトリクス状に配列されるが、図１５においては図面の簡単化のために２×３のマトリクス状に配列した例を示し、図１６においては一つの画素回路１０１ｂを示している。
また、図１６においては図面の簡単化のために、水平セレクタ１０３ｂは、第１列目〜第ｎ列目の電流サンプルホールド回路と水平スイッチＨＳＷを記載している。
【００７４】
本実施形態に係る画素回路１０１ｂは、図１６に示すように、ｐチャネルＴＦＴ３１１，ＴＦＴ３１２、ｎチャネルＴＦＴ３１３，ＴＦＴ３１４、キャパシタＣ３１１、有機ＥＬ（ＯＬＥＤ：電気光学素子）からなる発光素子３１５、第１のノードＮＤ３１１、および第２のノードＮＤ３１２を有する。
また、図１６において、ＤＴＬ１０１は電流信号が入力されるデータ線を、ＷＳＬ１０１は走査線を、ＤＳＬ１０１は駆動線をそれぞれ示している。
【００７５】
画素回路１０１ｂにおいて、電源電位ＶCCと接地電位ＧＮＤとの間にＴＦＴ３１１、および発光素子３１５が直列に接続されている。
具体的には、ドライブトランジスタとしてのＴＦＴ３１１のソースが電源電圧ＶCCの供給ラインに接続され、ドレインが発光素子３１５のアノードに接続され、発光素子３１５のカソードが接地電位ＧＮＤに接続されている。
そして、ＴＦＴ３１１のゲートが第１のノードＮＤ３１１に接続されている。
第１のノードＮＤ３１１と第２のノードＮＤ３１２とに、ＴＦＴ３１３のソース・ドレインが接続され、ＴＦＴ１１３のゲートが駆動線ＤＳＬ１０１に接続されている。
キャパシタＣ３１１の第１電極が第１のノードＮＤ３１１に接続され、第２電極が電源電位ＶCCに接続されている。
データ線ＤＴＬ１０１と第３のノードＮＤ３１３とにＴＦＴ３１４のソース・ドレインが接続され、ＴＦＴ３１４のゲートが走査線ＷＳＬ１０１に接続されている。
ＴＦＴ３１２のゲートが第２のノードＮＤ３１２に接続され、ドレインが第３のノードＮＤ３１３に接続され、ゲートとソース同士（第２のノードＮＤ３１２と第３のノードＮＤ３１３）が接続され、ソースが電源電位ＶCCに接続されている。
【００７６】
水平セレクタ１０３は、図１６に示すように、画素回路１０１ｂのマトリクス配列に対して列毎に配線され、輝度情報に応じたデータ信号が供給されるデータ線ＤＴＬ１０１，ＤＴＬ１０２、〜、ＤＴＬ１０ｎに対応して設けられた、電流サンプルホールド回路１０３１−１、１０３１−２、〜、１０３１−ｎと、ｎチャネルＴＦＴからなる水平スイッチ（ＨＳＷ）１０３２−１、１０３２−２、〜、１０３２−ｎを有している。
【００７７】
電流サンプルホールド回路１０３１−１は、図１６に示すように、ｎチャネルＴＦＴ１２１−１〜ＴＦＴ１２４−１、キャパシタＣ１２１−１，Ｃ１２２−１、およびノードＮＤ１２１−１〜ＮＤ１２３−１を有している。
【００７８】
電流サンプルホールド回路１０３１−１において、ＴＦＴ１２１−１のソースが接地電位ＧＮＤに接続され、ドレインがノードＮＤ１２１−１に接続され、ゲートがノードＮＤ１２２−１に接続されている。ノードＮＤ１２１−１とノードＮＤ１２３−１とにＴＦＴ１２２−１のソース・ドレインがそれぞれ接続されている。ＴＦＴ１２２−１のゲートがサンプルホールド線ＳＨＬ１２１−１に接続されている。
ノードＮＤ１２３−１とノード１２１−１とにＴＦＴ１２３−１のソース・ドレインがそれぞれ接続されている。ＴＦＴ１２３−１のゲートがサンプルホールド線ＳＨＬ１２２−１に接続されている。
【００７９】
キャパシタＣ１２１−１の第１電極がノードＮＤ１２２−１に接続され、第２電極が接地電位ＧＮＤに接続されている。キャパシタＣ１２２−１の第１の電極がノードＮＤ１２３−１に接続され、第２電極が固定電位Ｖｆに接続されている。
ノードＮＤ１２１−１と映像入力信号電流Ｉｉｎの第１の供給線ＩＳＬにＴＦＴ１２４−１のソース・ドレインがそれぞれ接続されている。ＴＦＴ１２４−１のゲートがサンプルホールド線ＳＨＬ１２３−１に接続されている。
また、ノードＮＤ１２１−１が水平スイッチＨＳＷ１０３２−１に接続されている。水平スイッチＨＳＷ１０３２−１のゲートが切換信号線Ｌに、切換信号ＳＨＳＷが入力される。
【００８０】
なお、他の電流サンプルホールド回路１０３１−２〜ｎの構成および接続形態は、上述した電流サンプルホールド回路１０３１−１と略同様であることから、ここではその詳細は省略する。
【００８１】
次に、上記構成の画素回路１０１ｂの動作を簡単に説明する。
画素回路１０１ｂにおいて、電流サンプルホールド回路１０３１によるデータ線ＤＴＬを介した入力信号（電流信号）ＳＩの書き込み時には、駆動線ＤＳＬ１０１を高レベルとしてＴＦＴ３１３を導通状態とし、走査線ＷＳＬ１０１を高レベルとしてＴＦＴ３１４を導通状態に保持する。
これにより、ＴＦＴ３１１のゲートとドレインは導通状態にあるＴＦＴ３１３により電気的に接続されており、ＴＦＴ３１１は飽和状態にて駆動している。
よって、上記式１に基づいて入力電流に相当するゲート電圧が書き込まれ、画素容量であるキャパシタＣ３１１に保持される。
その後、ＴＦ３１４を非導通状態に保持して、ＴＦＴ３１３を導通状態に保持する。
これにより、入力信号電流に応じた電流が発光素子３１５はその電流値に応じた輝度で発光する。
【００８２】
次に、上記構成の水平セレクタの動作を、図１７（Ａ）〜（Ｋ）および図１８，図１９に関連付けて説明する。
【００８３】
なお、図１７（Ａ）のＳＨＳＷは水平スイッチＨＳＷの切換信号を示している。図１８（Ｂ）は第１列目のＴＦＴ１２４−１のゲート電位Ｖ１２４−１を、図１７（Ｃ）は第１列目のＴＦＴ１２２−１のゲート電位Ｖ１２２−１を、図１７（Ｄ）は第１列目のＴＦＴ１２３−１のゲート電位Ｖ１２３−１を、図１７（Ｅ）は第ｎ列目のＴＦＴ１２４−ｎのゲート電位Ｖ１２４−ｎを、図１７（Ｆ）は第ｎ列目のＴＦＴ１２２−ｎのゲート電位Ｖ１２２−ｎを、図１７（Ｇ）は第ｎ列目のＴＦＴ１２３−ｎのゲート電位Ｖ１２３−ｎを、図１７（Ｈ）は第１列目のキャパシタＣ１２１−１の電位ＶＣ１２１−１を、図１７（Ｉ）は第１列目のノードＮＤ１２２−１の電位ＶＮＤ１２２−１を、図１７（Ｊ）は第ｎ列目のキャパシタＣ１２１−ｎの電位ＶＣ１２１−ｎを、図１７（Ｋ）は第ｎ列目のノードＮＤ１２２−ｎの電位ＶＮＤ１２２−ｎをそれぞれ示している。
【００８４】
まず図１７（Ａ）に示すように、切換信号ＳＨＳＷを低レベルとして全水平スイッチＨＳＷをオフさせた状態で、図１８に示すように、電流サンプルホールド回路１０３１−１のＴＦＴ１２２−１，ＴＦＴ１２３−１に接続されたサンプルホールド線ＳＨＬ１２１−１，１２２−１を高レベルとして、つまり図１７（Ｃ），図１７（Ｄ）に示すようにＴＦＴ１２２１−１，１２３−１のゲート電圧をハイレベルとしてＴＦＴ１２２−１，ＴＦＴ１２３−１を導通状態として（オンさせて）、ＴＦＴ１２１−１を飽和時領域で動作させる。このときノードＮＤ１２１−１とノードＮＤ１２３−１の電位は等電位である。
その後、ＴＦＴ１２４−１が接続されたサンプルホールド線ＳＨＬ１２３−１を高レベルとして、つまり図１７（Ｂ）に示すようにＴＦＴ１２４−１のゲート電圧をハイレベルとして、ＴＦＴ１２４−１を導通状態とする（オンさせる）。そのときＴＦＴ１２１−１のゲート電圧は、上記式１に基づいて決定され、図１７（Ｈ）に示すようにＣ１２１−１、Ｃ１２２−１に保持させる。
このときノードＮＤ１２１−１、ノードＮＤ１２３−１は同電位である。
【００８５】
所定の電圧がキャパシタＣ１２１−１、Ｃ１２２−１に書き込まれた後に、サンプルホールド線ＳＨＬ１２１−１，１２２−１を低レベルとして、つまり図１９，図１７（Ｃ），（Ｄ）に示すようにＴＦＴ１２２−１，ＴＦＴ１２３−１のゲート電圧Ｖ１２２−１，Ｖ１２３−１を低レベルとして、ＴＦＴ１２２−１，ＴＦＴ１２３−１を非導通状態とし、図１７（Ｉ）に示すようにノードＮＤ１２１−１、ノードＮＤ１２２−１、ノードＮＤ１２３−１の電位Ｖｇｓを確定させる。
その後にサンプルホールド線ＳＨＬ１２３−１を低レベルとして、つまり図１４（Ｂ）に示すようにＴＦＴ１２４−１のゲート電圧Ｖ１２４−１を低レベルとして、ＴＦＴ１２４−１を非導通状態とすると、図１４（Ｉ）に示すようにノードＮＤ１２１−１の電位ＶＮＤ１２１−１はＧＮＤレベルまで減少する。
このときＴＦＴ１２２−１のソース・ドレイン間電圧は０であるが、ＴＦＴ１２３−１のソース・ドレイン間電圧はＶｇｓとなる。これにより、ＮＤ１２１−１の電位は、ＴＦＴ１２３−１のソース・ドレイン電圧によるリーク電流によって時間と共に変化してゆくが、ＴＦＴ１２２−１のソース・ドレイン間電圧は０であったため、ノード１２１−１の電位がＴＦＴ１２３−１のリーク電流によって変化しても、ＴＦＴ１２２−１のソース・ドレイン間電圧は小さく、リーク電流も小さい。
つまりキャパシタＣ１２１−１の電圧ＶＣ１２１−１は図１７（Ｈ）に示すようにピーク時よりΔＶだけ減少する。
【００８６】
これと並行して、電流サンプルホールド回路１０３１−ｎのＴＦＴ１２２−ｎ，ＴＦＴ１２３−ｎが接続されたサンプルホールド線ＳＨＬ１２１−ｎ，１２２−ｎを高レベルとして、つまり図１７（Ｆ），図１７（Ｇ）に示すようにＴＦＴ１２２―ｎ，ＴＦＴ１２３−ｎのゲート電圧Ｖ１２２−ｎ，Ｖ１２３−ｎを高レベルとして、ＴＦＴ１２２−ｎ，ＴＦＴ１２３−ｎを導通状態として（オンさせて）、ＴＦＴ１２１−ｎを飽和領域で動作させる。このときノードＮＤ１２１−ｎとノードＮＤ１２３−ｎの電位は等電位である。
その後、ＴＦＴ１２４−ｎが接続されたサンプルホールド線ＳＨＬ１２３−ｎを高レベルとして、つまり図１７（Ｅ）に示すようにＴＦＴ１２４−ｎのゲート電圧Ｖ１２４−ｎを高レベルとして、ＴＦＴ１２４−ｎを導通状態とする（オンさせる）。そのときＴＦＴ１２１−ｎのゲート電圧は、上記式１に基づいて決定され、図１７（Ｊ）に示すようにＣ１２１−ｎ、Ｃ１２２−ｎに保持させる。
このときのノードＮＤ１２１−ｎ、ノードＮＤ１２３−１は同電位である。
【００８７】
同様に所定の電圧がキャパシタＣ１２１−ｎ、Ｃ１２２−ｎに書き込まれた後に、サンプルホールド線ＳＨＬ１２１−ｎ，１２２−ｎを低レベルとして、つまり図１７（Ｆ），（Ｇ）に示すようにＴＦＴ１２２−ｎおよびＴＦＴ１２３−ｎのゲート電圧Ｖ１２２−ｎ，Ｖ１２３−ｎを低レベルとして、ＴＦＴ１２２−ｎ，ＴＦＴ１２３−ｎを非導通状態とし、ノードＮＤ１２１−ｎ、ノードＮＤ１２２−ｎ、ノードＮＤ１２３−ｎの電位Ｖｇｓを確定させる。その後にサンプルホールド線ＳＨＬ１２３−ｎを低レベルとして、つまり図１７（Ｅ）に示すようにＴＦＴ１２４−ｎのゲート電圧Ｖ１２４−ｎを低レベルとして、ＴＦＴ１２４−ｎを非導通状態とすると、図１７（Ｋ）に示すようにノードＮＤ１２１−ｎの電位はＧＮＤレベルまで減少する。
このときＴＦＴ１２２−ｎのソース・ドレイン間電圧は０であるが、ＴＦＴ１２３−ｎのソース・ドレイン間電圧はＶｇｓとなる。これにより、ＮＤ１２１−ｎの電位は、ＴＦＴ１２３−ｎのソース・ドレイン電圧によるリーク電流によって時間と共に変化してゆくが、ＴＦＴ１２２−ｎのソース・ドレイン間電圧は０であったため、ノード１２１−ｎの電位がＴＦＴ１２３−ｎのリーク電流によって変化しても、ＴＦＴ１２２−ｎのソース・ドレイン間電圧は小さく、リーク電流も小さい。
つまりキャパシタＣ１２１−ｎの電圧ＶＣ１２１−ｎは図１７（Ｊ）に示すようにピーク時よりΔＶだけ減少する。
【００８８】
以上のようにして全ての電流サンプルホールド回路１０３１−１〜ｎに映像信号Ｉｉｎが点順次にサンプルホールドされる。
その後、水平スイッチＨＳＷが全段同時にオンされ、ＴＦＴ１２１−１〜ＴＦＴ１２１−ｎが定電流源として機能し、サンプルホールドされた電流値が各データ線ＤＴＬ１０１〜ＤＴＬ１０ｎに出力される。
【００８９】
以上説明したように、図２８に示した電流サンプルホールド回路と比べて、本実施形態に係る電流サンプルホールド回路１０３１では、ＴＦＴ１２２−ｎのソース・ドレイン間電圧は０であったために、ノード１２１−ｎの電位がＴＦＴ１２３−ｎのリーク電流によって変化しても、ＴＦＴ１２２−ｎのソース・ドレイン間電圧は小さく、リーク電流も小さい。
このように、出力電流値のバラツキを抑制することができ、均一な定電流源を形成できる。このバラツキ抑制の効果は、リーク電流の大きなＴＦＴにおいて顕著である。そのため、ＴＦＴを用いた電流駆動の有機ＥＬディスプレイでの高ユニフォーミティを持つ画質を得ることができる。
すなわち、出力段の電流値バラツキのない、均一な電流源を得ることができ、スキャン終了部に向かって輝度むらが発生しない高品位な画像を表示することができる。
【００９０】
なお、本実施形態ではキャパシタＣ１１２は固定電位Ｖｆに接続されているが、レイアウト等から考えて固定電位は電源電圧ＶCCまたは接地電位ＧＮＤであることが好ましい。
【００９１】
図２０は、本発明の第４実施形態に係る電流駆動方式を採用した有機ＥＬ表示装置の電流サンプルホールド回路を示すブロック図である。
【００９２】
本実施形態に係る電流サンプルホールド回路１０３１ａ−１は、図２０に示すように、ｎチャネルＴＦＴ１２１−１〜ＴＦＴ１２５−１、キャパシタＣ１２１−１、およびノードＮＤ１２１−１〜ＮＤ１２３−１を有している。
本実施形態の係る電流サンプルホールド回路１０３１ａと、第１実施形態に係る電流サンプルホールド回路１０３１−１との相違点のみ説明する。
電流サンプルホールド回路１０３１ａ−１と、第３実施形態に係る電流サンプルホールド回路１０３１−１との相違点は、固定電位ＶｆとノードＮＤ１２３−１との間にキャパシタＣ１２２−１の替わりに、ＴＦＴ１２５−１のソース・ドレインが接続され、ゲートがサンプルホールド線ＳＨＬ１２４−１に接続されている点である。
その他の構成要素は、略第１実施形態と同様なので同符号を付して説明を省略する。
なお、他の電流サンプルホールド回路１０３１ａ−２〜ｎの構成および接続形態は、上述した電流サンプルホールド回路１０３１ａ−１と略同様であることから、ここではその詳細は省略する。
【００９３】
次に、上記構成の動作、特に水平セレクタの動作を中心に、図２０〜図２４を参照しながら説明する。
図２１は、図２０に示した水平セレクタの動作を説明するためのタイミングチャートである。
なお、図２１（Ａ）のＳＨＳＷは水平スイッチＨＳＷの切替信号を示している。図２１（Ｂ）は第１列目のＴＦＴ１２４−１のゲート電位Ｖ１２４−１を、図２１（Ｃ）は第１列目のＴＦＴ１２３−１のゲート電位Ｖ１２３−１を、図２１（Ｄ）は第１列目のＴＦＴ１２２−１のゲート電位Ｖ１２２−１を、図２１（Ｅ）は第１列目のＴＦＴ１２５−１のゲート電位Ｖ１２５−１を、図２１（Ｆ）は第１列目のキャパシタＣ１２１−１の電位ＶＣ１２２−１を、図２１（Ｇ）は第１列目のノードＮＤ１２１−１の電位ＶＮＤ１２１−１をそれぞれ示している。
【００９４】
まず、図２１（Ａ）に示すように、切換信号ＳＨＳＷを低レベルとして全水平スイッチＨＳＷをオフさせた状態で、図２２に示すように、電流サンプルホールド回路１０３１−１のＴＦＴ１２５−１が接続されたサンプルホールド線ＳＨＬ１２４−１を低レベルとして、つまり図２１（Ｅ）に示すようにＴＦＴ１２５−１のゲート電圧Ｖ１２５−１を低レベルとして、ＴＦＴ１２５−１を非導通状態として（オフさせて）、ＴＦＴ１２２−１，ＴＦＴ１２３−１が接続されたサンプルホールド線ＳＨＬ１２１−１，１２２−１を高レベルとして、つまり図２１（Ｄ），（Ｃ）に示すようにＴＦＴ１２２−１，ＴＦＴ１２３−１のゲート電圧Ｖ１２２−１，Ｖ１２３−１を高レベルとして、ＴＦＴ１２２−１，ＴＦＴ１２３−１を導通状態として（オンさせて）、ＴＦＴ１２１−１を飽和時領域で動作させる。このときノードＮＤ１２１−１とノードＮＤ１２３−１の電位は等電位である。
その後、ＴＦＴ１２４−１が接続されたサンプルホールド線ＳＨＬ１２３−１を高レベルとして、つまり図２１（Ｂ）に示すようにＴＦＴ１２４−１のゲート電圧Ｖ１２４−１を高レベルとして、ＴＦＴ１２４−１を導通状態とする（オンさせる）。そのときＴＦＴ１２１−１のゲート電圧は、上記式１に基づいて決定され、図２１（Ｆ）に示すようにＣ１２１−１に保持させる。
【００９５】
所定の電圧がキャパシタＣ１２１−１に書き込まれた後に、図２３に示すように、サンプルホールド線ＳＨＬ１２１−１，１２２−１を低レベルとして、つまり図２１（Ｄ），（Ｃ）に示すように、ＴＦＴ１２２−１，ＴＦＴ１２３−１のゲート電圧Ｖ１２２−１，Ｖ１２３−１を低レベルとして、ＴＦＴ１２２−１，ＴＦＴ１２３−１を非導通状態とし、ノードＮＤ１２１−１、ノードＮＤ１２２−１、ノードＮＤ１２３−１の電位Ｖｇｓを確定させる。その後に、サンプルホールド線ＳＨＬ１２４−１を高レベルとして、つまり図２１（Ｅ）に示すようにＴＦＴ１２５−１のゲート電圧を高レベルとして、ＴＦＴ１２５−１を導通状態とする（オンさせる）ことで、ノードＮＤ１２３−１の電位を固定電位Ｖｆに設定する。サンプルホールド線ＳＨＬ１２３−１を低レベルとして、つまり図２１（Ｂ）に示すように、ＴＦＴ１２４−１のゲート電圧Ｖ１２４−１を低レベルとして、ＴＦＴ１２４−１を非導通状態とすると、図２１（Ｇ）に示すように、ノードＮＤ１２１−１の電位はＧＮＤレベルまで減少する。
このときＴＦＴ１２２−１のソース・ドレイン間電圧は０であるが、ＴＦＴ１２３−１のソース・ドレイン間電圧はＶｇｓ−Ｖｆとなる。これにより、ＮＤ１２１−１の電位は、ＴＦＴ１２３−１のソース・ドレイン電圧によるリーク電流によって時間と共に変化してゆくが、ＴＦＴ１２２−１のソース・ドレイン間電圧は０であったため、ノード１２１−１の電位がＴＦＴ１２３−１のリーク電流によって変化しても、ＴＦＴ１２２−１のソース・ドレイン間電圧は小さく、リーク電流も小さい。
また、固定電位Ｖｆを適宜設定することで、ＴＦＴ１２２−１のソース・ドレイン間電位差を小さくすることができる。つまり図２１（Ｆ）に示すようにキャパシタＣ１２１−１の電位はピーク時よりもΔＶだけ減少する。
また、他の電流サンプルホールド回路１０３ａ−２〜ｎの動作についても同様であるので、説明を省略する。
【００９６】
以上説明したように、固定電位Ｖｆの設定によってキャパシタＣ１２１−１のリーク電流を低減することができる。また、点順次電流サンプリングにおいて、最初にサンプリングしたものと最後にサンプリングしたものとのリーク電流によるゲート電位の減少量の差を小さくすることができ、図２４に示すように、出力電流のばらつきがなく、輝度むらが発生しない高品位な画像を得ることができる。
【図面の簡単な説明】
【００９７】
【図１】本発明の第１実施形態に係る有機ＥＬ表示装置の構成例を示すブロック図である。
【図２】図１に示した有機ＥＬ表示装置において本実施形態に係る画素回路の具体的構成を示す回路図である。
【図３】図２に示した画素回路のタイミングチャートを示す図である。
【図４】図２に示した画素回路の等価回路図である。
【図５】図２に示した画素回路の等価回路図である。
【図６】本発明の第２実施形態に係る有機ＥＬ表示装置の構成例を示すブロック図である。
【図７】図６に示した有機ＥＬ表示装置において第２実施形態に係る画素回路の具体的構成を示す回路図である。
【図８】図１に示した画素回路の動作を説明するためのタイミングチャートである。
【図９】図７に示した画素回路の等価回路である。
【図１０】図７に示した画素回路の等価回路である。
【図１１】本発明の有機ＥＬ表示装置において第３実施形態に係る画素回路の具体的構成を示す回路図である。
【図１２】図１１に示した画素回路の動作を説明するためのタイミングチャートである。
【図１３】図１１に示した画素回路の等価回路図である。
【図１４】図１１に示した画素回路の等価回路図である。
【図１５】本発明の第４実施形態に係る有機ＥＬ表示装置の構成例を示すブロック図である。
【図１６】図１５に示した電流駆動方式を採用した有機ＥＬ表示装置の画素回路および水平セレクタの具体的構成を示す回路図である。
【図１７】図１６に示した水平セレクタの動作を説明するためのタイミングチャートである。
【図１８】図１６に示した水平セレクタの等価回路図である。
【図１９】図１６に示した水平セレクタの等価回路図である。
【図２０】本発明の第４実施形態に係る電流駆動方式を採用した有機ＥＬ表示装置の電流サンプルホールド回路を示すブロック図である。
【図２１】図２０に示した水平セレクタの動作を説明するためのタイミングチャートである。
【図２２】図２０に示した水平セレクタの等価回路図である。
【図２３】図２０に示した水平セレクタの等価回路図である。
【図２４】本発明に係る利点を説明するための図である。
【図２５】有機ＥＬ表示装置の構成を示すブロック図である。
【図２６】図２０の画素回路２ａの一構成例を示す回路図である。
【図２７】電流信号が入力される画素回路の一構成例を示す回路図である。
【図２８】図２７に示した画素回路に電流信号を入力する水平セレクタの要部の構成を示す回路図である。
【図２９】図２８に示した水平セレクタの動作を説明するための図である。
【図３０】図２８に示した水平セレクタの等価回路図である。
【図３１】画素回路の一具体例を示す回路図である。
【図３２】図３１に示した画素回路の等価回路図である。
【図３３】図３１に示した画素回路の等価回路図である。
【図３４】図３０に示した水平セレクタの課題を説明するための図である。
【図３５】図３０に示した回路の課題を説明するための図である。
【符号の説明】
【００９８】
１００…表示装置、１０１…画素回路（ＰＸＬＣ）、１０２…画素アレイ部、１０３…水平セレクタ（ＨＳＥＬ）、１０４…ライトスキャナ（ＷＳＣＮ）、１０５…ドライブスキャナ（ＤＳＣＮ）、１０６…プリスキャナ、１１１〜１１３…ＴＦＴ、１１４，２１７…発光素子（ＯＬＥＤ）、１２１（−１〜ｎ）〜１２５（−１〜ｎ）…ＴＦＴ、１０３１（−１〜ｎ）…電流サンプルホールド回路、ＤＳＬ１０１〜ＤＳＬ１０ｎ…駆動線、ＨＳＷ…水平スイッチ、ＩＳＬ…供給線、ＮＤ１１１〜ＮＤ１１２，ＮＤ１２１〜ＮＤ１２３，ＮＤ２０１〜ＮＤ２０４…ノード、ＰＳＬ１０１…プリ走査線、ＳＨＬ１２１（−１〜ｎ）〜ＳＨＬ１２４（−１〜ｎ）…サンプルホールド線、ＷＳＬ１０１〜ＷＳＬ１０ｎ…走査線、ＰＰＳＬ１０１…第２プリ走査線。
【図１】
2005202070.tif 000003
【図２】
2005202070.tif 000004
【図３】
2005202070.tif 000005
【図４】
2005202070.tif 000006
【図５】
2005202070.tif 000007
【図６】
2005202070.tif 000008
【図７】
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【図８】
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【図９】
2005202070.tif 000011
【図１０】
2005202070.tif 000012
【図１１】
2005202070.tif 000013
【図１２】
2005202070.tif 000014
【図１３】
2005202070.tif 000015
【図１４】
2005202070.tif 000016
【図１５】
2005202070.tif 000017
【図１６】
2005202070.tif 000018
【図１７】
2005202070.tif 000019
【図１８】
2005202070.tif 000020
【図１９】
2005202070.tif 000021
【図２０】
2005202070.tif 000022
【図２１】
2005202070.tif 000023
【図２２】
2005202070.tif 000024
【図２３】
2005202070.tif 000025
【図２４】
2005202070.tif 000026
【図２５】
2005202070.tif 000027
【図２６】
2005202070.tif 000028
【図２７】
2005202070.tif 000029
【図２８】
2005202070.tif 000030
【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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