(57)【要約】【課題】  ゲート電極の側壁に形成されるサイドウォールスペーサの幅のばらつきを抑制する。【解決手段】  電界効果トランジスタを有する半導体装置の製造方法であって、  非晶質シリコン膜を形成し、その上に絶縁膜（例えば酸化シリコン膜）を形成してから、熱処理して非晶質シリコン膜を結晶化させる。また、多結晶シリコン膜（１層目）を形成し、その上に低温で非晶質シリコン膜（２層目）を形成し、その上に絶縁膜（例えば酸化シリコン膜）を形成してから、熱処理して非晶質シリコン膜を結晶化させる。【選択図】        図１３
2005276989.tif 000002
【特許請求の範囲】
【請求項１】
電界効果トランジスタを有する半導体装置の製造方法であって、
半導体基板の主面上にゲート絶縁膜を介在して非晶質シリコン膜を形成する（ａ）工程と、
前記非晶質シリコン膜上に第１の絶縁膜を形成する（ｂ）工程と、
前記非晶質シリコン膜を結晶化させる熱処理を施して結晶化シリコン膜を形成する（ｃ）工程と、
前記結晶化シリコン膜をパターンニングしてゲート電極を形成する（ｄ）工程と、
前記半導体基板の主面に不純物をイオン注入して前記ゲート電極に整合した第１の半導体領域を形成する（ｅ）工程と、
前記半導体板の主面上に前記ゲート電極を覆うようにして第２の絶縁膜を形成する（ｆ）工程と、
前記第２の絶縁膜に異方性エッチングを施して前記ゲート電極の側壁にサイドウォールスペーサを形成する（ｇ）工程と、
前記半導体基板の主面に不純物をイオン注入して前記サイドウォールスペーサに整合した第２の半導体領域を形成する（ｈ）工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記（ａ）工程の前に多結晶シリコン膜を形成することを特徴とする半導体装置の製造方法。
【請求項３】
請求項１に記載の半導体装置の製造方法において、
前記第１の絶縁膜は、ＣＶＤ法により前記非晶質シリコン膜の結晶化温度よりも低い成膜温度で形成されることを特徴とする半導体装置の製造方法。
【請求項４】
請求項１に記載の半導体装置の製造方法において、
前記（ｃ）工程は、前記（ｂ）工程の後であって前記（ｄ）工程の前に実施することを特徴とする半導体装置の製造方法。
【請求項５】
電界効果トランジスタを有する半導体装置の製造方法であって、
半導体基板の主面上にゲート絶縁膜を介在して多結晶からなるシリコン膜を形成する工程と、
前記シリコン膜の表面を化学機械研磨法で平坦化する工程と、
前記シリコン膜をパターンニングしてゲート電極を形成する工程と、
前記半導体基板の主面に不純物をイオン注入して前記ゲート電極に整合した第１の半導体領域を形成する工程と、
前記半導体板の主面上に前記ゲート電極を覆うようにして絶縁膜を形成する工程と、
前記絶縁膜に異方性エッチングを施して前記ゲート電極の側壁にサイドウォールスペーサを形成する工程と、
前記半導体基板の主面に不純物をイオン注入して前記サイドウォールスペーサに整合した第２の半導体領域を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項６】
電界効果トランジスタを有する半導体装置の製造方法であって、
半導体基板の主面上にゲート絶縁膜を介在して多結晶からなるシリコン膜を形成する工程と、
前記のシリコン膜上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜の表面を化学機械研磨法で平坦化する工程と、
前記第１の絶縁膜、及び前記シリコン膜を順次パターンニングしてゲート電極を形成する工程と、
前記半導体基板の主面に不純物をイオン注入して前記ゲート電極に整合した第１の半導体領域を形成する工程と、
前記半導体板の主面上に前記ゲート電極を覆うようにして第２の絶縁膜を形成する工程と、
前記第２の絶縁膜に異方性エッチングを施して前記ゲート電極の側壁にサイドウォールスペーサを形成する工程と、
前記半導体基板の主面に不純物をイオン注入して前記サイドウォールスペーサに整合した第２の半導体領域を形成する工程とを有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、電界効果トランジスタを有する半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
半導体装置に搭載される電界効果トランジスタとして、例えばＭＩＳＦＥＴ（Ｍetal Ｉnsulator Ｓemiconductor Ｆield Ｅffect Ｔransistor）と呼称される絶縁ゲート型電界効果トランジスタが知られている。このＭＩＳＦＥＴは、高集積化し易いという特徴を持っていることから、集積回路を構成するトランジスタ素子として広く用いられている。
【０００３】
ＭＩＳＦＥＴは、ｎチャネル導電型及びｐチャネル導電型を問わず、一般的に、チャネル形成領域、ゲート絶縁膜、ゲート電極、ソース領域及びドレイン領域等を有する構成になっている。ゲート絶縁膜は、半導体基板の主面（素子形成面，回路形成面）の素子形成領域に設けられ、例えば酸化シリコン膜で形成されている。ゲート電極は、半導体基板の主面の素子形成領域上にゲート絶縁膜を介在して設けられ、例えば抵抗値を低減する不純物が導入された多結晶シリコン膜で形成されている。チャネル形成領域は、ゲート電極と対向する半導体基板の領域（ゲート電極直下の領域）に設けられている。ソース領域及びドレイン領域は、チャネル形成領域のチャネル長方向における両側にチャネル形成領域を挟むようにして設けられた一対の半導体領域（不純物拡散領域）で形成されている。
【０００４】
なお、ＭＩＳＦＥＴにおいて、ゲート絶縁膜が酸化シリコン膜からなるものは、通常、ＭＯＳＦＥＴ（Ｍetal Ｏxide Ｓemiconductor Ｆield Ｅffect Ｔransistor）と呼ばれている。また、チャネル形成領域とは、ソース領域とドレイン領域とを結ぶ電流通路（チャネル）が形成される領域を言う。また、電流が半導体基板の厚さ方向（深さ方向）に流れるものを縦型、電流が半導体基板の平面方向（表面方向）に流れるものを横型と呼んでいる。また、ソース領域とドレイン領域との間のチャネル形成領域に電子のチャネル（導電通路）が形成されるものをｎチャネル導電型（又は単にｎ型）、正孔のチャネルが形成されるものをｐチャネル導電型（又は単にｐ型）と呼んでいる。また、ゲート電極に閾値電圧以上の電圧を加えることによって初めてドレイン電流が流れるものをエンハンスント型（又はＥ型、又はノーマリオフ型）と呼び、ゲート電極に電圧を加えなくてもドレイン電流が流れるものをディプレッション型（又はＤ型、又はノーマリオン型）と呼んでいる。
【０００５】
ところで、ＭＩＳＦＥＴは、高集積化や多機能化に伴って微細化の一途を辿っている。ＭＩＳＦＥＴの微細化に伴い短チャネル効果やホットエレクトロンの発生を抑制するため、ゲート長が１［μｍ］以下（サブミクロン世代）のＭＩＳＦＥＴにおいては、ドレイン領域のチャネル形成領域側の不純物を低濃度化したＬＤＤ構造が採用されている。ＬＤＤ構造は、ドレイン領域のチャネル形成領域側への拡散量を低減し、チャネル長寸法を確保できるため、短チャネル効果の発生を抑制することができる。また、ドレイン領域とチャネル形成領域との間に形成されるｐｎ接合部の不純物濃度分布の勾配を緩和し、この領域に発生する電界強度を弱められるため、ホットキャリアの発生量を低減することができる。
【０００６】
ＬＤＤ構造のＭＩＳＦＥＴは、主に、半導体基板の主面上にゲート絶縁膜を介在してゲート電極を形成し、その後、半導体基板の主面に不純物をイオン注入してゲート電極に整合した半導体領域（エクステンション領域）を形成し、その後、ゲート電極の側壁にサイドウォールスペーサを形成し、その後、半導体基板の主面に不純物をイオン注入してサイドウォールスペーサに整合した半導体領域（コンタクト領域）を形成することによって得られる。
【０００７】
一方、ＭＩＳＦＥＴの微細化は、ゲート長寸法の縮小に伴うゲート抵抗の増加や、ソース領域及びドレイン領域の浅接合化（シャロー化）に伴うソース抵抗、ドレイン抵抗、及びコンタクト抵抗の増加を招き、メモリＩＣ（Ｉntegrated Ｃircuit）、ロジックＩＣ、メモリ機能及びロジック機能を有する混成ＩＣ等の高速化を妨げる要因となる。
【０００８】
そこで、微細化、高速化に対応して、高融点金属シリサイド膜を用いた低抵抗化技術が注目されている。特に、サリサイド（Ｓalicide：Ｓelf−Ａligned Ｓilicideの略）技術と呼称される低抵抗化技術の採用は、混成ＩＣを実現する上で有効である。
【０００９】
なお、本発明に関連する公知文献としては、下記の特許文献１（特公平６−５２７１５号公報）がある。
【００１０】
【特許文献１】特公平６−５２７１５号（特開昭５９−１００５６１号）公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明者は、ＭＩＳＦＥＴについて検討した結果、以下の問題点を見出した。
【００１２】
ＭＩＳＦＥＴは、高集積化や多機能化に伴って微細化の一途を辿っており、近年ではゲート長が１００［ｎｍ］以下の製品が実現されてきている。しかし、ゲート電極の幅（ゲート長方向に沿う長さ）が１００［ｎｍ］以下になると、ゲート電極の材料として用いられている多結晶シリコン膜（ポリシリコン膜）の表面凹凸がデバイス特性に影響することが問題となってくる。以下、図２４を用いて説明する。図２４は、従来のＭＩＳＦＥＴの製造工程を示す図（（ａ）は半導体基板の主面上にゲート電極を覆うようにして絶縁膜を形成した状態を示す模式的断面図，（ｂ）は（ａ）の絶縁膜を異方性エッチングしてゲート電極の側壁にサイドウォールスペーサを形成した状態を示す模式的断面図）である。図中、１０１は半導体基板、１０６ａは多結晶シリコン膜、１０７は絶縁膜（キャップ絶縁膜）、１０９はゲート電極、１１２は絶縁膜、１１３はサイドウォールスペーサである。
【００１３】
図２４（ａ）に示すゲート電極１０９は、半導体基板１０１の主面上に多結晶シリコン膜１０６ａをＣＶＤ法で形成し、その後、多結晶シリコン膜１０６ａをパターンニングすることによって形成される。
【００１４】
図２４（ｂ）に示すサイドウォールスペーサ１１３は、図２４（ａ）に示すように、半導体基板１０１の主面上にゲート電極１０９を覆うようにして例えば酸化シリコン膜からなる絶縁膜１１２をＣＶＤ法で形成し、その後、絶縁膜１１２に異方性エッチングを施すことによって形成される。
【００１５】
多結晶シリコン膜１０６ａの表面は、結晶粒の凹凸が原因で粗くなっている。多結晶シリコン膜１０６ａの表面粗さは、膜厚によって異なるが、例えば膜厚が１８０［ｎｍ］程度の場合、Ｍａｘ−Ｍｉｎで３０［ｎｍ］以上ある。このような状態で多結晶シリコン膜１０６ａをパターンニングしてゲート電極１０９を形成すると、ゲート電極１０９の膜厚は、Ｍａｘ−Ｍｉｎで３０［ｎｍ］生じる。
【００１６】
この多結晶シリコン膜１０６ａ（ゲート電極１０９）を覆うようにして半導体基板１０１の主面上に絶縁膜１１２を形成し、その後、絶縁膜１１２に異方性エッチングを施してサイドウォールスペーサ１１３を形成すると、ゲート電極１０９の膜厚が異なるところでは、図２４（ｂ）に示すように、サイドウォールスペーサ１１３の高さが異なり（Ｌ１＞Ｌ２）、また、サイドウォールスペーサ１１３の幅も異なる（ｄ１＞ｄ２）。
【００１７】
コンタクト領域である一対の半導体領域は、ゲート電極１０９及びサイドウォールスペーサ１１３をマスクにしてイオン注入することにより、サイドウォールスペーサ１１３に整合して形成されるため、サイドウォールスペーサ１１３の幅のばらつきによって一対の半導体領域の離間距離がばらつく。この一対の半導体領域の離間距離がばらつくと、ソース領域及びドレイン領域の抵抗がばらつき、ＭＩＳＦＥＴのトランジスタ特性がばらつく。ゲート長が１００［ｎｍ］になると、多結晶シリコン膜１０６ａの表面凹凸によるＭＩＳＦＥＴのトランジスタ特性のバラツキは無視できなくなる。
【００１８】
上記特許文献１には、表面平坦性の良い多結晶シリコン膜を形成する方法として、非晶質シリコン膜（アモルファスシリコン膜）を形成してから熱処理を施して結晶化させる方法が開示されている。
【００１９】
この方法では、結晶化で起こる膜応力が大きく、ゲート絶縁膜へのダメージを生じ、ＭＩＳＦＥＴのトランジスタ特性が劣化する問題がある。
【００２０】
本発明の目的は、ゲート電極の側壁に形成されるサイドウォールスペーサの幅のばらつきを抑制することが可能な技術を提供することにある。
【００２１】
本発明の他の目的は、ゲート絶縁膜にダメージを与えずに、ゲート電極の側壁に形成されるサイドウォールスペーサの幅のばらつきを抑制することが可能な技術を提供することにある。
【００２２】
本発明の他の目的は、ＭＩＳＦＥＴのトランジスタ特性のばらつきを抑制することが可能な技術を提供することにある。
【００２３】
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【課題を解決するための手段】
【００２４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
【００２５】
上記目的は、ゲート絶縁膜上に表面平坦性の優れた多結晶シリコン膜を用いることにより達成できる。多結晶シリコン膜の表面凹凸は１０ｎｍ以下であると良い。表面平坦性の優れた多結晶シリコン膜を形成する方法として、ＣＶＤ法で非晶質シリコン膜を形成し、その上に絶縁膜（例えば酸化シリコン膜）をＣＶＤ法で形成してから、熱処理して非晶質シリコン膜を結晶化させることで達成できる。また、多結晶シリコン膜（１層目）を形成し、その上に低温で非晶質シリコン膜（２層目）を形成し、その上に絶縁膜（例えば酸化シリコン膜）をＣＶＤ法で形成してから、熱処理して非晶質シリコン膜を結晶化させることで達成できる。絶縁膜の成膜温度は非晶質シリコン結晶化温度である６００℃以下であることが好適である。
【００２６】
また、多結晶シリコン膜を堆積したのち、化学的機械研磨（ＣＭＰ：Ｃhemical Ｍechanical Ｐolishing）法で表面凹凸を減らす方法でも達成できる。ここで、多結晶シリコン膜の表面凹凸を減少させるためには表面の凸部を選択的に削ることが重要である。さらに、多結晶シリコン膜表面をＣｏ又はＮｉシリサイド化するため表面ダメージ層をウエットエッチングで除去する必要がある。
【００２７】
また、多結晶シリコン膜上の絶縁膜をＣＭＰ法で研磨し、多結晶シリコン膜と絶縁膜の合計膜厚を一定にする方法でも達成できる。
【発明の効果】
【００２８】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
【００２９】
ゲート電極の側壁に形成されるサイドウォールスペーサの幅のばらつきを抑制することができる。
【００３０】
本発明によれば、ゲート絶縁膜にダメージを与えずに、ゲート電極の側壁に形成されるサイドウォールスペーサの幅のばらつきを抑制することができる。
【００３１】
本発明によれば、ＭＩＳＦＥＴのトランジスタ特性のばらつきを抑制することができる。
【発明を実施するための最良の形態】
【００３２】
以下、図面を参照して本発明の実施の形態を詳細に説明する。なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００３３】
（実施形態１）
本実施形態１では、相補型ＭＩＳＦＥＴ（ｐ型ＭＩＳＦＥＴ及びｎ型ＭＩＳＦＥＴ）を有する半導体装置に本発明を適用した例について説明する。
【００３４】
図１は、本実施形態１の半導体装置に搭載された相補型ＭＩＳＦＥＴの概略構成を示す模式的断面図であり、
図２乃至図１２は、本実施形態１の半導体装置の製造工程を示す模式的断面図であり、
図１３において、（ａ）は図９の一部を拡大した模式的断面図，（ｂ）は図１０の一部を拡大した模式的断面図である。
【００３５】
なお、図１において、向かって左側がｎ型ＭＩＳＦＥＴであり、右側がｐ型ＭＩＳＦＥＴである。
【００３６】
図１に示すように、本実施形態１の半導体装置は、半導体基板として例えば単結晶シリコンからなるｐ型基板（以下、シリコン基板と呼ぶ）１を主体に構成されている。
【００３７】
シリコン基板１の主面（素子形成面又は回路形成面）は、素子分離領域２によって区画された素子形成領域１ｎ及び１ｐを有し、素子形成領域１ｎには、ｐ型ウエル領域３及びｎ型ＭＩＳＦＥＴが形成され、素子形成領域１ｐには、ｎ型ウエル領域４及びｐ型ＭＩＳＦＥＴが形成されている。素子分離領域２は、例えば浅溝アイソレーション（ＳＧＩ：Ｓhallow Ｇroove Ｉsolation）領域で構成されている。浅溝アイソレーション領域は、シリコン基板１の主面に浅溝を形成し、その後、浅溝の内部に絶縁膜（例えば酸化シリコン膜）を選択的に埋め込むことによって形成される。本実施形態のｎ型及びｐ型ＭＩＳＦＥＴは、ドレイン電流がシリコン基板１の平面方向に流れる横型構造になっている。
【００３８】
ｎ型及びｐ型ＭＩＳＦＥＴは、主に、チャネル形成領域、ゲート絶縁膜５、ゲート電極９、ソース領域及びドレイン領域を有する構成になっている。ゲート絶縁膜５はシリコン基板１の主面に設けられ、ゲート電極９はシリコン基板１の主面上にゲート絶縁膜５を介在して設けられ、チャネル形成領域はゲート電極９の直下におけるシリコン基板１の表層部に設けられている。ソース領域及びドレイン領域は、チャネル形成領域のチャネル長方向における両側にチャネル形成領域を挟むようにして設けられている。
【００３９】
ｎ型ＭＩＳＦＥＴのソース領域及びドレイン領域は、エクステンション領域である一対のｎ型半導体領域１０、及びコンタクト領域である一対のｎ型半導体領域１４を有する構成になっている。ｎ型半導体領域１０はゲート電極９に整合して形成され、ｎ型半導体領域１４はゲート電極９の側壁に設けられたサイドウォールスペーサ１３に整合して形成されている。
【００４０】
ｐ型ＭＩＳＦＥＴのソース領域及びドレイン領域は、エクステンション領域である一対のｐ型半導体領域１１、及びコンタクト領域である一対のｐ型半導体領域１５を有する構成になっている。ｐ型半導体領域１１はゲート電極９に整合して形成され、ｐ型半導体領域１５はゲート電極９の側壁に設けられたサイドウォールスペーサ１３に整合して形成されている。
【００４１】
コンタクト領域であるｎ型半導体領域１４は、エクステンション領域であるｎ型半導体領域１０よりも高不純物濃度になっている。コンタクト領域であるｐ型半導体領域１５は、エクステンション領域であるｐ型半導体領域１１よりも高不純物濃度になっている。即ち、本実施形態１のｎ型及びｐ型ＭＩＳＦＥＴは、ＬＤＤ構造になっている。
【００４２】
ｎ型及びｐ型ＭＩＳＦＥＴにおいて、ゲート電極９、ｎ型半導体領域１４、ｐ型半導体領域１５の夫々の表面には、低抵抗化を図るため、金属・半導体反応層であるシリサイド層１６が形成されている。これらのシリサイド層１６は、例えばサリサイド（Ｓalicide：Ｓelf Ａligned Ｓilicide）技術により、サイドウォールスペーサ１３に整合して形成されている。即ち、本実施形態のｎ型及びｐ型ＭＩＳＦＥＴはサリサイド構造になっている。
【００４３】
シリコン基板１の主面上には、ｎ型及びｐ型ＭＩＳＦＥＴを覆うようにして、例えば酸化シリコン膜からなる層間絶縁膜１７が設けられている。ｎ型半導体領域１４上及びｐ型半導体領域１５上には、層間絶縁膜１７の表面からシリサイド層１６に到達するソース・ドレイン用コンタクト孔が設けられ、このソース・ドレイン用コンタクト孔の内部には導電性プラグ１８が埋め込まれている。ｎ型及びｐ型半導体領域（１４，１５）は、シリサイド層１６及び導電性プラグ１８を介在して、層間絶縁膜１７上を延在する配線１９と電気的に接続されている。
【００４４】
ｎ型及びｐ型ＭＩＳＦＥＴのゲート電極９上には、図示していないが、層間絶縁膜１７の表面からシリサイド層１６に到達するゲート用コンタクト孔が設けられ、このゲート用コンタクト孔の内部には導電性プラグ１８が埋め込まれている。ゲート電極９は、シリサイド層１６、及びゲート用コンタクト孔の内部の導電性プラグ１８を介在して、層間絶縁膜１７上を延在する配線１９と電気的に接続されている。
【００４５】
次に、本実施形態１の半導体装置の製造について、図２乃至図１２を用いて説明する。
【００４６】
まず、比抵抗１０［Ωｃｍ］程度の単結晶シリコンからなるｐ型シリコン基板１を準備し、その後、図２に示すように、シリコン基板１の主面に、素子形成領域１ｎ及び１ｐを区画する素子分離領域２を形成する。素子分離領域２は、これに限定されないが、例えば、シリコン基板１の主面に浅溝（例えば３００［ｎｍ］程度の深さの溝）を形成し、その後、シリコン基板１の主面上に酸化シリコン膜からなる絶縁膜をＣＶＤ（Ｃhemical Ｖapor Ｄeposition）法で形成し、その後、絶縁膜が浅溝の内部に選択的に残るようにＣＭＰ（化学的機械研磨：Ｃｈemical Ｍechanical Ｐolishing）法で平坦化することによって形成される。
【００４７】
次に、図２に示すように、シリコン基板１の主面の素子形成領域１ｎにｐ型ウエル領域３、素子形成領域１ｐにｎ型ウエル領域４を選択的に形成し、その後、熱酸化処理を施してシリコン基板１の主面の素子形成領域１ｎ及び１ｐに例えば厚さが３〜４［ｎｍ］程度の酸化シリコン膜からなるゲート絶縁膜５を形成する。
【００４８】
次に、図３に示すように、素子形成領域１ｎ上及び１ｐ上を含むシリコン基板１の主面上の全面に、例えば厚さが３０［ｎｍ］程度の多結晶シリコン膜（ポリシリコン膜）６ａをＣＶＤ法で形成する。この多結晶シリコン膜６ａの形成は、成膜温度が６００℃以上の条件下で行う。
【００４９】
次に、図４に示すように、素子形成領域１ｎ上及び１ｐ上を含む多結晶シリコン膜６ａ上の全面に、例えば厚さが１００〜１５０［ｎｍ］程度の非晶質シリコン膜（アモルファスシリコン膜）６ｂをＣＶＤ法で形成する。この非晶質シリコン膜６ｂの形成は、成膜温度が６００℃以下の条件下で行う。この工程において、非晶質シリコン膜６ｂは、結晶化していない。
【００５０】
次に、図５に示すように、素子形成領域１ｎ上及び１ｐ上を含む非晶質シリコン膜６ｂ上の全面に、例えば厚さが１０［ｎｍ］程度の酸化シリコン膜からなる絶縁膜７を例えばＣＶＤ法で形成する。絶縁膜７の成膜温度は非晶質シリコンの結晶化温度である６００℃以下であることが望ましい。ここではＣＶＤ法で１０［ｎｍ］程度の酸化シリコン膜を形成しているが、熱処理時のシリコン原子の表面拡散を抑制することが目的であるので厚い必要はなく、全面覆う１［ｎｍ］からウエットエッチング除去が容易な２０［ｎｍ］が好適である。また、酸化シリコン膜は非晶質シリコン膜６ｂを全面覆っていればよく、形成方法は形成温度が６００℃以下であれば気相酸化、溶液酸化であっても良い。
【００５１】
次に、絶縁膜７を形成した後、抵抗値を低減するための不純物を多結晶シリコン膜８に導入する。
【００５２】
次に、９００〜１０００℃程度の温度雰囲気中で３０秒程度の熱処理を施して、非晶質シリコン膜６ｂを結晶化する。この工程において、非晶質シリコン膜６ｂは多結晶になるため、図６に示すように、多結晶シリコン膜６ａを含む多結晶シリコン膜８が形成される。
【００５３】
次に、絶縁膜７を例えばＨＦを含むウエットエッチング液で除去する。
【００５４】
次に、多結晶シリコン膜８にパターンニングを施して、図７に示すように、素子形成領域１ｎ及び１ｐ上に、ゲート電極９を形成する。多結晶シリコン膜８のパターンニングは、例えば感光性レジスト膜からなるマスクを用いて行う。
【００５５】
次に、図８に示すように、シリコン基板１の主面の素子形成領域１ｎにゲート電極９に整合した一対のｎ型半導体領域（エクステンション領域）１０を形成すると共に、シリコン基板１の主面の素子形成領域１ｐにゲート電極９に整合した一対のｐ型半導体領域（エクステンション領域）１１を形成する。一対のｎ型半導体領域１０は、素子形成領域１ｐをマスクで選択的に覆った状態で、素子形成領域１ｎに、具体的にはゲート電極９が形成されていないｐ型ウエル領域３の部分に、不純物として例えばＡｓ（砒素）をイオン注入することによって形成される。一対のｐ型半導体領域１１は、素子形成領域１ｎをマスクで選択的に覆った状態で、素子形成領域１ｐに、具体的にはゲート電極９が形成されていないｎ型ウエル領域４の部分に、不純物として例えばＢＦ２（二フッ化ボロン）をイオン注入することによって形成される。
【００５６】
次に、図９に示すように、シリコン基板１の主面上に、素子形成領域１ｎ及び１ｐのゲート電極９を覆うようにして、例えば酸化シリコン膜からなる絶縁膜１２をＣＶＤ法で形成する。
【００５７】
次に、絶縁膜１２にＲＩＥ（Ｒeactive Ｉon Ｅtching）等の異方性エッチングを施して、図１０に示すように、ゲート電極９の側壁にサイドウォールスペーサ１３を形成する。サイドウォールスペーサ１３はゲート電極９に整合して形成される。
【００５８】
次に、図１１に示すように、シリコン基板１の主面の素子形成領域１ｎにサイドウォールスペーサ１３に整合した一対のｎ型半導体領域（コンタクト領域）１４を形成すると共に、シリコン基板１の主面の素子形成領域１ｐにサイドウォールスペーサ１３に整合した一対のｐ型半導体領域（コンタクト領域）１５を形成する。一対のｎ型半導体領域１４は、素子形成領域１ｐをマスクで選択的に覆った状態で、素子形成領域１ｎに、具体的にはゲート電極９及びサイドウォールスペーサ１３が形成されていないｐ型ウエル領域３の部分に、不純物として例えばＡｓ（砒素）をイオン注入することによって形成される。一対のｐ型半導体領域１５は、素子形成領域１ｎをマスクで選択的に覆った状態で、素子形成領域１ｐに、具体的にはゲート電極９及びサイドウォールスペーサ１３が形成されていないｎ型ウエル領域４の部分に、不純物として例えばＢＦ２（二フッ化ボロン）をイオン注入することによって形成される。
【００５９】
次に、ｎ型半導体領域１０の形成工程、ｐ型半導体領域１１の形成工程、ｎ型半導体領域１４の形成工程、並びにｐ型半導体領域１５の形成工程においてイオン注入された不純物（Ａｓ，ＢＦ２）を熱処理によって活性化させる。
【００６０】
次に、図１２に示すように、ゲート電極９の表面及び半導体領域（１４，１５）の表面にシリサイド層（金属・半導体反応層）１６を形成する。シリサイド層１６としては例えばコバルトシリサイド（ＣｏＳｉ）層が用いられている。シリサイド層１６は、自然酸化膜等を除去してゲート電極９及び半導体領域（１４，１５）の表面を露出させた後、これらの表面上を含むシリコン基板１の主面上の全面に高融点金属膜（例えばコバルト（Ｃｏ）膜）をスパッタ法で形成し、その後、半導体領域（１４，１５）のシリコン（Ｓｉ）、並びにゲート電極９のＳｉと高融点金属膜の元素（例えばコバルト膜のＣｏ）とを反応させる熱処理を施し、その後、未反応の高融点金属膜（例えばコバルト膜）を選択的に除去することによって形成される。シリサイド層１６は、サイドウォールスペーサ１３に整合して形成される。この工程により、ＬＤＤ構造のｎ型及びｐ型ＭＩＳＦＥＴがほぼ完成する。
【００６１】
次に、シリサイド層１６を活性化させる熱処理を施した後、ｎ型及びｐ型ＭＩＳＦＥＴ上を含むシリコン基板１の主面上の全面に例えば酸化シリコン膜からなる層間絶縁膜１７をＣＶＤ法で形成し、その後、層間絶縁膜１７の表面をＣＭＰ法で平坦化する。
【００６２】
次に、層間絶縁膜１７の表面から半導体領域（１４，１５）のシリサイド層１６に到達するソース・ドレイン用コンタクト孔、並びに層間絶縁膜１７の表面からゲート電極９のシリサイド層１６に到達するゲート用コンタクト孔を形成し、その後、ソース・ドレイン用コンタクト孔の内部、並びにゲート用コンタクト孔の内部に金属等の導電物を埋め込んで導電性プラグ１８を形成し、その後、層間絶縁膜１７上に配線１９を形成することにより、図１に示す構造となる。
【００６３】
ところで、多結晶シリコン膜６ａの粒径は膜厚が厚いほど大きいので、本実施形態１では、図４に示すように、薄い多結晶シリコン膜６ａ上に非晶質シリコン膜６ｂを形成している。この状態では表面凹凸は１０［ｎｍ］以下と良好である。しかし、ゲート電極を形成するためのエッチング工程では、多結晶シリコン膜６ａと非晶質シリコン膜６ｂが積層していると、両者のエッチングレートが異なるため、形状の制御が困難である。このため、多結晶シリコン膜６ａと非晶質シリコン膜６ｂの積層膜を熱処理して結晶化する必要がある。しかし、結晶化すると下地の多結晶シリコン膜６ａの結晶粒に沿って非晶質シリコン膜６ｂが結晶成長するため、結局粒径が大きくなり表面凹凸が増加する。
【００６４】
そこで、本実施形態１では、図５及び図６に示すように、多結晶シリコン膜６ａと非晶質シリコン膜６ｂの積層膜を形成した後、熱処理は行わず、絶縁膜７を形成してから結晶化させる方法を用いている。非晶質シリコン膜６ｂ上に絶縁膜７（本実施形態１では酸化シリコン膜）があると、結晶化しても表面形状は熱処理前と変わらないため、図６に示す多結晶シリコン膜８の表面凹凸は１０［ｎｍ］以下と良好である。また、非晶質シリコン膜６ｂの結晶化応力は、下地に多結晶シリコン膜６ａがあると小さくできるため、ゲート絶縁膜５への影響が低減されている。非晶質シリコン膜６ｂの結晶化応力は、多結晶シリコン膜６ａの粒径が小さく、かつ結晶性が優れている方が小さくすることができるため、多結晶シリコン膜６ａの膜厚は２０乃至５０［ｎｍ］程度が望ましい。絶縁膜７の成膜温度は非晶質シリコンの結晶化温度である６００℃以下であることが望ましい。
【００６５】
このような多結晶シリコン膜８をパターンニングしてゲート電極９を形成すると、多結晶シリコン膜８の膜厚は、Ｍａｘ−Ｍｉｎで１０［ｎｍ］以下となり、図１３（ａ）に示すように、従来よりも小さくなる。
【００６６】
この多結晶シリコン膜８（ゲート電極９）を覆うようにして半導体基板１の主面上に絶縁膜１２を形成し、その後、絶縁膜１２に異方性エッチングを施してサイドウォールスペーサ１３を形成すると、図１３（ｂ）に示すように、サイドウォールスペーサ１３の高さのばらつき（Ｌ１＞Ｌ２）及び幅のばらつき（ｄ１＞ｄ２）が従来よりも小さくなる。
【００６７】
このように、本実施形態１によれば、ゲート絶縁膜５にダメージを与えずに、ゲート電極９の側壁に形成されるサイドウォールスペーサ１３の幅のばらつきを抑制することができる。
【００６８】
また、サイドウォールスペーサ１３の幅のばらつきを抑制することができることから、サイドウォールスペーサ１３に整合して形成される一対の半導体領域（１４，１５）の離間距離のばらつきを抑制でき、ソース領域及びドレイン領域の抵抗ばらつきを抑制することができるため、ＭＩＳＦＥＴのトランジスタ特性のばらつきを抑制することができる。
【００６９】
なお、多結晶シリコン膜８には、抵抗値を低減する不純物が導入されている。この不純物の導入は、絶縁膜７を形成した後に行い、その後、不純物の活性化のための熱処理は非晶質シリコン膜６ｂを結晶化させる熱処理と兼ねる方法を用いている。しかし、平坦なゲート電極膜を形成するには、非晶質シリコン膜６ｂを形成した後熱処理する前に絶縁膜７を形成することが重要であるため、非晶質シリコン膜６ｂを結晶化させる熱処理をしてから不純物の導入及び不純物の活性化のための熱処理を行ってもよい。
【００７０】
また、前述の実施形態１では、絶縁膜７を多結晶シリコン膜８の形成のための熱処理後にウエットエッチング液で除去しているが、それより後の工程で、シリサイド層１６を形成する前であればいずれの工程で行っても良い。その場合、図１４（（ａ），（ｂ））に示すように、ゲート電極９上の絶縁膜が多少厚くなるが、エッチングによる絶縁膜と多結晶シリコン膜の選択比が十分あるため、サイドウォールスペーサの形成は可能である。
【００７１】
（実施形態２）
図１５および図１６は、本発明の実施形態２である半導体装置の製造工程を示す模式的断面図である。
【００７２】
前述の実施形態１では、多結晶シリコン膜（１層目）６ａを形成し、その上に低温で非晶質シリコン膜（２層目）６ｂを形成し、その上に絶縁膜（例えば酸化シリコン膜）７をＣＶＤ法で形成してから、非晶質シリコン膜６ｂを熱処理によって結晶化させることで、表面凹凸が小さい多結晶シリコン膜８を形成する例について説明したが、本実施形態２では、多結晶シリコン膜８を使用しないで非晶質シリコン膜６ｂを結晶化させて表面凹凸が小さい多結晶シリコン膜８を形成する例について説明する。
【００７３】
まず、前述の実施形態１と同様の工程を施してゲート絶縁膜５まで形成し、その後、図１５に示すように、素子形成領域１ｎ上及び１ｐ上を含むシリコン基板１の主面上の全面に、例えば厚さが１３０〜１８０［ｎｍ］程度の非晶質シリコン膜６ｂをＣＶＤ法で形成し、その後、図１５に示すように、素子形成領域１ｎ上及び１ｐ上を含む非晶質シリコン膜６ｂ上の全面に、例えば厚さが１０［ｎｍ］程度の酸化シリコン膜からなる絶縁膜７をＣＶＤ法で形成する。
【００７４】
次に、９００〜１０００℃程度の温度雰囲気中で３０秒程度の熱処理を施して非晶質シリコン膜６ｂを結晶化させて、図１７に示すように、多結晶シリコン膜８を形成する。
【００７５】
この後、前述の実施形態１と同様の工程を施してｎ型及びｐ型ＭＩＳＦＥＴを形成する。
【００７６】
本実施形態２では、図１５及び図１６に示すように、多結晶シリコン膜６ａを使用しないで非晶質シリコン膜６ｂのみ形成した後、熱処理は行わず、絶縁膜７を形成してから結晶化させる方法を用いている。非晶質シリコン膜６ｂ上に絶縁膜７（本実施形態２では酸化シリコン膜）があると、結晶化しても表面形状は熱処理前と変わらないため、非晶質シリコン膜の表面を絶縁膜７で覆わずに非晶質シリコン膜を熱処理によって結晶化させて多結晶シリコン膜を形成する従来と比較して多結晶シリコン膜８の表面凹凸を小さくすることができる。従って、本実施形態２においても、前述の実施形態１と同様に、ゲート電極９の側壁に形成されるサイドウォールスペーサ１３の幅のばらつきを抑制することができる。但し、本実施形態２では、下地に多結晶シリコン膜がないため、非晶質シリコン膜６ｂの結晶化で起こる応力によってゲート絶縁膜５が受けるダメージは、実施形態１よりも大きい。
【００７７】
（実施形態３）
図１７乃至図１９は、本発明の実施形態３である半導体装置の製造工程を示す模式的断面図である。図１９において、（ａ）は半導体基板の主面上にゲート電極を覆うようにして絶縁膜を形成した状態を示す模式的断面図，（ｂ）は（ａ）の絶縁膜に異方性エッチングを施してゲート電極の側壁にサイドウォールスペーサを形成した状態を示す模式的断面図である。
【００７８】
前述の実施形態１では、非晶質シリコン膜６ｂを熱処理によって結晶化させて表面凹凸が小さい多結晶シリコン膜８を形成する例について説明したが、本実施形態３では、多結晶シリコン膜８の表面をＣＭＰ法で平坦化する例について説明する。
【００７９】
まず、前述の実施形態１と同様の工程を施してゲート絶縁膜５まで形成し、その後、図１７に示すように、素子形成領域１ｎ上及び１ｐ上を含むシリコン基板１の主面上の全面に、例えば厚さが２００［ｎｍ］程度の多結晶シリコン膜（ポリシリコン膜）６ａをＣＶＤ法で形成する。
【００８０】
次に、図１７及び図１８に示すように、多結晶シリコン膜６ａの表面をＣＭＰ法で平坦化する。この後、前述の実施形態１と同様の工程を施してｎ型及びｐ型ＭＩＳＦＥＴを形成する。
【００８１】
ここで、多結晶シリコン膜６ａを形成した時点では従来と同様に表面凹凸は３０［ｎｍ］以上あるが、多結晶シリコン膜６ａを形成した後、多結晶シリコン膜６ａの表面をＣＭＰ法で平坦化しているため、多結晶シリコン膜６ａの膜厚のばらつきは５［ｎｍ］以下となっている。
【００８２】
多結晶シリコン膜６ａの表面をＣＭＰ法で平坦化した後、多結晶シリコン膜６ａをパターンニングしてゲート電極９を形成し、その後、ゲート電極９に整合してエクステンション領域である一対の半導体領域（１０，１１）を形成し、その後、図１９（ａ）に示すように、シリコン基板１の主面上に、素子形成領域１ｎ及び１ｐのゲート電極９を覆うようにして、例えば酸化シリコン膜からなる絶縁膜１２をＣＶＤ法で形成し、その後、絶縁膜１２にＲＩＥ（Ｒeactive Ｉon Ｅtching）等の異方性エッチングを施して、図１９（ｂ）に示すように、ゲート電極９の側壁にサイドウォールスペーサ１３を形成することにより、サイドウォールスペーサ１３の高さのばらつき（Ｌ１＞Ｌ２）及び幅のばらつき（ｄ１＞ｄ２）が従来よりも小さくなる。
【００８３】
このように、本実施形態３においても、前述の実施形態１と同様の効果が得られる。
【００８４】
（実施形態４）
図２０乃至図２３は、本発明の実施形態４である半導体装置の製造工程を示す模式的断面図である。図２３において、（ａ）は半導体基板の主面上にゲート電極を覆うようにして絶縁膜を形成した状態を示す模式的断面図，（ｂ）は（ａ）の絶縁膜に異方性エッチングを施してゲート電極の側壁にサイドウォールスペーサを形成した状態を示す模式的断面図である。
【００８５】
本実施形態４では、絶縁膜７の表面をＣＭＰ法で平坦化する例について説明する。
【００８６】
まず、前述の実施形態１と同様の工程を施してゲート絶縁膜５まで形成し、その後、図２０に示すように、素子形成領域１ｎ上及び１ｐ上を含むシリコン基板１の主面上の全面に、例えば厚さが１８０［ｎｍ］程度の多結晶シリコン膜（ポリシリコン膜）６ａをＣＶＤ法で形成する。
【００８７】
次に、図２０に示すように、素子形成領域１ｎ上及び１ｐ上を含む多結晶シリコン膜６ａ上の全面に、例えば厚さが５０［ｎｍ］程度の酸化シリコン膜からなる絶縁膜７をＣＶＤ法で形成し、その後、図２１及び図２２に示すように、絶縁膜７の表面をＣＭＰ法で平坦化する。
【００８８】
この後、前述の実施形態１と同様の工程を施してｎ型及びｐ型ＭＩＳＦＥＴを形成する。
【００８９】
絶縁膜７の表面をＣＭＰ法で平坦化した後、絶縁膜７及び多結晶シリコン膜６ａを順次パターンニングしてゲート電極９を形成し、その後、ゲート電極９に整合してエクステンション領域である一対の半導体領域（１０，１１）を形成し、その後、図２３（ａ）に示すように、シリコン基板１の主面上に、素子形成領域１ｎ及び１ｐのゲート電極９を覆うようにして、例えば酸化シリコン膜からなる絶縁膜１２をＣＶＤ法で形成し、その後、絶縁膜１２にＲＩＥ（Ｒeactive Ｉon Ｅtching）等の異方性エッチングを施して、図２３（ｂ）に示すように、ゲート電極９の側壁にサイドウォールスペーサ１３を形成することにより、サイドウォールスペーサ１３の高さのばらつき（Ｌ１＞Ｌ２）及び幅のばらつき（ｄ１＞ｄ２）が従来よりも小さくなる。
【００９０】
このように、本実施形態４においても、前述の実施形態１と同様の効果が得られる。
【００９１】
前述の実施形態３のように、多結晶シリコン膜６ａの表面をＣＭＰ法で研磨すると研磨ダメージがあり、コバルトシリサイド層を形成する時に異常成長する可能性がある。これに対し、本実施形態４では、多結晶シリコン膜６ａ上の絶縁膜７を研磨しているため、多結晶シリコン膜６ａにはダメージがない。
【００９２】
以上、本発明者によってなされた発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【図面の簡単な説明】
【００９３】
【図１】本発明の実施形態１である半導体装置の概略構成を示す模式的断面図である。
【図２】本発明の実施形態１である半導体装置の製造工程を示す模式的断面図である。
【図３】図２に続く半導体装置の製造工程を示す模式的断面図である。
【図４】図３に続く半導体装置の製造工程を示す模式的断面図である。
【図５】図４に続く半導体装置の製造工程を示す模式的断面図である。
【図６】図５に続く半導体装置の製造工程を示す模式的断面図である。
【図７】図６に続く半導体装置の製造工程を示す模式的断面図である。
【図８】図７に続く半導体装置の製造工程を示す模式的断面図である。
【図９】図８に続く半導体装置の製造工程を示す模式的断面図である。
【図１０】図９に続く半導体装置の製造工程を示す模式的断面図である。
【図１１】図１０に続く半導体装置の製造工程を示す模式的断面図である。
【図１２】図１１に続く半導体装置の製造工程を示す模式的断面図である。
【図１３】図１３（ａ）は図９の一部を拡大した模式的断面図，図１３（ｂ）は図１０の一部を拡大した模式的断面図である。
【図１４】本発明の実施形態１の変形例である半導体装置の製造工程を示す図（（ａ）は半導体基板の主面上にゲート電極を覆うようにして絶縁膜を形成した状態を示す模式的断面図，（ｂ）は（ａ）の絶縁膜に異方性エッチングを施してゲート電極の側壁にサイドウォールスペーサを形成した状態を示す模式的断面図）である。
【図１５】本発明の実施形態２である半導体装置の製造工程を示す模式的断面図である。
【図１６】図１５に続く半導体装置の製造工程を示す模式的断面図である。
【図１７】本発明の実施形態３である半導体装置の製造工程を示す模式的断面図である。
【図１８】図１７に続く半導体装置の製造工程を示す模式的断面図である。
【図１９】本発明の実施形態３である半導体装置の製造工程において、（ａ）は半導体基板の主面上にゲート電極を覆うようにして絶縁膜を形成した状態を示す模式的断面図，（ｂ）は（ａ）の絶縁膜に異方性エッチングを施してゲート電極の側壁にサイドウォールスペーサを形成した状態を示す模式的断面図である。
【図２０】本発明の実施形態４である半導体装置の製造工程を示す模式的断面図である。
【図２１】図２０に続く半導体装置の製造工程を示す模式的断面図である。
【図２２】図２１に続く半導体装置の製造工程を示す模式的断面図である。
【図２３】本発明の実施形態４である半導体装置の製造工程において、（ａ）は半導体基板の主面上にゲート電極を覆うようにして絶縁膜を形成した状態を示す模式的断面図，（ｂ）は（ａ）の絶縁膜に異方性エッチングを施してゲート電極の側壁にサイドウォールスペーサを形成した状態を示す模式的断面図である。
【図２４】従来のＭＩＳＦＥＴの製造工程を示す図（（ａ）は半導体基板の主面上にゲート電極を覆うようにして絶縁膜を形成した状態を示す模式的断面図，（ｂ）は（ａ）の絶縁膜に異方性エッチングを施してゲート電極の側壁にサイドウォールスペーサを形成した状態を示す模式的断面図）である。
【符号の説明】
【００９４】
１…ｐ型シリコン基板、２…素子分離領域、３…ｐ型ウエル領域、４…ｎ型ウエル領域、５…ゲート絶縁膜、６ａ…多結晶シリコン（ポリシリコン）膜、６ｂ…非晶質シリコン（アモルファスシリコン）膜、７…絶縁膜、８…多結晶シリコン膜、９…ゲート電極、１０…ｎ型半導体領域（エクステンション領域）、１１…ｐ型半導体領域（エクステンション領域）、１２…絶縁膜、１３…サイドウォールスペーサ、１４…ｎ型半導体領域（コンタクト領域）、１５…ｐ型半導体領域（コンタクト領域）、１６…シリサイド層、１７…層間絶縁膜、１８…導電性プラグ、１９…配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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