(57)【要約】【課題】サイクリック型のＡＤ変換器を高速化する。【解決手段】入力アナログ信号は、増幅回路１１およびＡＤ変換回路１２に入力される。ＡＤ変換回路１２は、入力されたアナログ信号を所定のビット数のデジタル値に変換して、図示しないエンコーダに出力する。ＤＡ変換回路１３は、ＡＤ変換回路１２から出力された所定ビットのデジタル値をアナログ信号に変換する。増幅回路１１は、入力されたアナログ信号をサンプリングしてα（１を超える値）倍に増幅する。減算回路１４は、増幅回路１１の出力から、α倍に増幅されたＤＡ変換回路１３の出力を減算する。【選択図】図１
2005223647.tif 000002
【特許請求の範囲】
【請求項１】
入力アナログ信号を所定ビット数のデジタル値に変換するＡＤ変換回路と、
前記ＡＤ変換回路の出力をアナログ信号に変換するＤＡ変換回路と、
前記ＡＤ変換回路と並列に設けられ、前記入力アナログ信号を所定の増幅率で増幅する第１増幅回路と、
前記第１増幅回路の出力から、前記第１増幅回路により増幅された増幅率と実質的に同一の増幅率で増幅された前記ＤＡ変換回路の出力を減算する減算回路と、
前記減算回路の出力を増幅して前記ＡＤ変換回路および前記第１増幅回路の入力にフィードバックする第２増幅回路と、
を有することを特徴とするアナログデジタル変換器。
【請求項２】
前記ＡＤ変換回路および前記ＤＡ変換回路からなる系において、前記第１増幅回路により増幅された増幅率と実質的に同一の増幅率で増幅することを特徴とする請求項１に記載のアナログデジタル変換器。
【請求項３】
前記ＤＡ変換回路のリファレンス電位を生成する基準電圧レンジと、前記ＡＤ変換回路のリファレンス電位を生成する基準電圧レンジとの比が、前記所定の増幅率に応じて設定されていることを特徴とする請求項１または２に記載のアナログデジタル変換器。
【請求項４】
前記減算回路および前記第２増幅回路は、
一体型の減算増幅回路であり、
前記一体型の減算増幅回路は、
前記第１増幅回路により増幅された増幅率と実質的に同一の増幅率で、前記ＡＤ変換回路の出力を増幅し、前記第１増幅回路の出力から減算増幅することを特徴とする請求項１に記載のアナログデジタル変換器。
【請求項５】
前記一体型の減算増幅回路は、
演算増幅回路を含み、
前記演算増幅回路には、前記第１増幅回路の出力を入力する第１端子と、前記ＤＡ変換回路の出力を入力する第２端子が接続されており、
前記第２端子と前記ＤＡ変換回路との間に接続される容量と、前記第１端子と前記第１増幅回路との間に接続される容量との比が、前記所定の増幅率に応じて設定されていることを特徴とする請求項４に記載のアナログデジタル変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログデジタル変換器に関する。本発明は特に、パイプライン型およびサイクリック型のアナログデジタル変換器に関する。
【背景技術】
【０００２】
近年、携帯電話等の携帯機器に画像撮影機能、画像再生機能、動画撮影機能、および動画再生機能等、様々な付加機能が搭載されるようになってきている。これに伴い、アナログデジタル変換器（以下、「ＡＤ変換器」という。）の小型化や省電力化の要求が高まっている。そうしたＡＤ変換器の形態として、循環型に構成されたサイクリックＡＤ変換器が知られている（例えば、特許文献１参照）。
【０００３】
図６は、従来のサイクリックＡＤ変換器の一例を示す。このＡＤ変換器において、第１スイッチＳＷ１を介して入力されるアナログ信号Ｖｉｎは、サンプルホールド回路１１によって入力信号と等価なアナログ信号がサンプルホールドされるとともに、ＡＤ変換回路１２によりデジタル値に変換される。最初は、上位４ビットが取り出される。ＡＤ変換回路１２により変換されたデジタル値は、ＤＡ変換回路１３によりアナログ値に変換される。減算回路１４は、サンプルホールド回路１１にサンプルホールドされている入力アナログ信号Ｖｉｎから、ＤＡ変換回路１３から入力されるアナログ信号を減算する。減算回路１４の出力アナログ信号は、第２増幅回路１５により増幅される。増幅されたアナログ信号は、第２スイッチＳＷ２を介してサンプルホールド回路１１およびＡＤ変換回路１２へフィードバックされる。２循目からは３ビット取り出すため、第２増幅回路１５は、入力信号を８倍に増幅する。この循環処理を繰り返すことにより、１０ビットのデジタル値を得ている。
【特許文献１】特開平４−２６２２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上述したサイクリックＡＤ変換器や多段パイプライン型のＡＤ変換器は、上位ビットを取り出した後にそれに対応するアナログ信号を減算する。よって、後段のＡＤ変換回路の取り出すビット数に応じて、減算後のアナログ信号を増幅しなければならない。
【０００５】
しかしながら、増幅回路にはＧＢ積（Gain Bandwidth product）の限界が存在する。即ち、高い増幅率を得ようとすると増幅回路の動作周波数が低くなってしまい、高速動作が困難となる。特にサイクリック型では全体の変換速度以上の動作速度が必要なため、増幅回路によりＡＤ変換器全体の高速化が阻害されていた。
【０００６】
本発明はこうした状況に鑑みなされたものであり、その目的は、ＡＤ変換器を高速化する点にある。
【課題を解決するための手段】
【０００７】
本発明のある態様は、アナログデジタル変換器である。このアナログデジタル変換器は、入力アナログ信号を所定ビット数のデジタル値に変換するＡＤ変換回路と、ＡＤ変換回路の出力をアナログ信号に変換するＤＡ変換回路と、ＡＤ変換回路と並列に設けられ、入力アナログ信号を所定の増幅率で増幅する第１増幅回路と、第１増幅回路の出力から、第１増幅回路により増幅された増幅率と実質的に同一の増幅率で増幅されたＤＡ変換回路の出力を減算する減算回路と、減算回路の出力を増幅してＡＤ変換回路および第１増幅回路の入力にフィードバックする第２増幅回路を有する。
【０００８】
本態様によれば、ＡＤ変換回路により所定ビットのデジタル値を出力している間に、第１増幅回路により入力アナログ信号を所定の増幅率で増幅する。ＤＡ変換回路の出力は、第１増幅回路の増幅率で増幅されて、第１増幅回路の出力から減算される。第２増幅回路は、減算回路の出力を増幅して、ＡＤ変換回路および第１増幅回路の入力にフィードバックする。これにより、サイクリック型のＡＤ変換器における２循目以降の処理のためのアナログ信号の増幅を、従来のサンプルホールド回路にあたる第１増幅回路でも行うことにより、第２増幅回路の増幅率を低下させることができ、ＡＤ変換器全体を高速化することができる。
【０００９】
ＡＤ変換回路およびＤＡ変換回路からなる系において、第１増幅回路により増幅された増幅率と実質的に同一の増幅率で増幅してもよい。また、ＤＡ変換回路のリファレンス電位を生成する基準電圧レンジと、ＡＤ変換回路のリファレンス電位を生成する基準電圧レンジとの比が、前記所定の増幅率に応じて設定されていてもよい。
【００１０】
ＤＡ変換回路の基準電圧レンジとＡＤ変換回路の基準電圧レンジとの比を調整することにより、第１増幅回路の増幅率に応じたＤＡ変換回路の出力アナログ信号を生成することができる。
【００１１】
減算回路および第２増幅回路は、一体型の減算増幅回路であってもよく、一体型の減算増幅回路は、第１増幅回路により増幅された増幅率と実質的に同一の増幅率で、ＡＤ変換回路の出力を増幅し、第１増幅回路の出力から減算増幅してもよい。また、一体型の減算増幅回路は、演算増幅回路を含んでいてもよく、演算増幅回路には、第１増幅回路の出力を入力する第１端子と、ＤＡ変換回路の出力を入力する第２端子が接続されていてもよく、第２端子とＤＡ変換回路との間に接続される容量と、第１端子と第１増幅回路との間に接続される容量との比が、所定の増幅率に応じて設定されていてもよい。
【００１２】
減算増幅回路においてＤＡ変換回路の出力を調整することにより、第１増幅回路の増幅率に応じたＤＡ変換回路の出力アナログ信号を生成することができる。
【００１３】
なお、以上の構成要素の任意の組合せや、本発明の構成要素や表現を方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１４】
本発明によれば、サイクリック型のＡＤ変換器を高速化することができる。
【発明を実施するための最良の形態】
【００１５】
まず、本発明の基本概念を説明する。図１は、本発明の基本概念を説明するための基本回路図である。当該基本回路は、サイクリック型およびパイプライン型のＡＤ変換器の一部分を示した回路である。入力アナログ信号は、増幅回路１１およびＡＤ変換回路１２に入力される。ＡＤ変換回路１２は、入力されたアナログ信号を所定のビット数のデジタル値に変換して、図示しないエンコーダに出力する。ＡＤ変換回路１２には、複数のリファレンス電位が設定されている。リファレンス電位の設定数は、出力するビット数により異なる。
【００１６】
ＤＡ変換回路１３は、ＡＤ変換回路１２から出力された所定ビットのデジタル値をアナログ信号に変換する。増幅回路１１は、入力されたアナログ信号をサンプリングして増幅する。その増幅率はα倍である。ここで、αは、１を超える値とする。減算回路１４は、増幅回路１１の出力から、ＤＡ変換回路１３の出力を減算する。ここで、増幅回路１１の出力は、入力アナログ信号のα倍になっている。それに対応して、ＤＡ変換回路１３の出力もα倍にする必要がある。これにより、ＡＤ変換回路１２により出力されたビット成分が取り除かれたアナログ信号が生成される。α倍にする具体的構成は、後述する。
【００１７】
このように、図示しない後段の増幅回路やＡＤ変換回路に、ＡＤ変換回路１２により出力したビット成分を取り除いたアナログ信号を増幅して受け渡すことができる。よって、後続の処理を軽減することができる。また、サイクリック型においても、図示しないフィードバック回路中の増幅回路の増幅率を小さくすることができる。
【００１８】
図２は、図１に示した基本構成回路を用いたサイクリック型のＡＤ変換器の一構成例を示す図である。入力アナログ信号Ｖｉｎは、第１スイッチＳＷ１を介して第１増幅回路１１およびＡＤ変換回路１２に入力される。ここで、入力アナログ信号Ｖｉｎには、前段または後段の各ユニットの出力信号であるアナログ信号も含む。ＡＤ変換回路１２は、入力されたアナログ信号を最大４ビットのデジタル値に変換して図示しないエンコーダに出力する。１循目は、上位４ビット（Ｄ９〜Ｄ６）を出力する。
【００１９】
ＤＡ変換回路１３は、ＡＤ変換回路１２から出力された最大４ビットのデジタル値をアナログ信号に変換する。第１増幅回路１１は、入力されたアナログ信号Ｖｉｎをサンプリングして増幅する。その増幅率は２倍である。減算回路１４は、第１増幅回路１１の出力から、ＤＡ変換回路１３の出力を減算する。これにより、上位４ビットの成分が取り除かれたアナログ信号が生成される。ここで、第１増幅回路１１の出力が入力アナログ信号Ｖｉｎの２倍になっている。それに対応して、ＤＡ変換回路１３の出力も２倍にする必要がある。２倍にする具体的構成は、後述する。なお、第１増幅回路１１で２倍以外の増幅率で増幅する場合、ＤＡ変換回路１３の出力もその増幅率に対応させる。
【００２０】
第２増幅回路１５は、減算回路１４の出力を４倍の増幅率で増幅する。そして、出力を、第２スイッチＳＷ２を介して第１増幅回路１１およびＡＤ変換回路１２へフィードバックする。ＡＤ変換回路１２のレファレンス電位が同一であることを前提とすると、２循目に３ビット（Ｄ５〜Ｄ３）を取り出すためには、上位４ビットの成分が取り除かれた後のアナログ信号が実質８（２の３乗）倍になっていなければならない。そこで、第１増幅回路１（×２）および第２増幅回路１５（×４）により実質８倍にしている。
【００２１】
ＡＤ変換回路１２は、２循目に３ビット（Ｄ５〜Ｄ３）を図示しないエンコーダに出力する。ＤＡ変換回路１３は、ＡＤ変換回路１２から出力された３ビット（Ｄ５〜Ｄ３）のデジタル値をアナログ信号に変換する。以下、１循目の処理と同様に繰り返される。
【００２２】
まとめると、第１段階においては、第１スイッチＳＷ１がオンされて第２スイッチＳＷ２がオフされ、ＡＤ変換回路１２は、最終的に変換する１０ビットの上位１〜４ビットの値（Ｄ９〜Ｄ６）を生成する。第２、３段階においては、第１スイッチＳＷ１がオフされて第２スイッチＳＷ２がオンされ、１０ビット中の上位から５〜７ビットの値（Ｄ５〜Ｄ３）と、８〜１０ビットの値（Ｄ２〜Ｄ０）とを生成する。
【００２３】
なお、２循目以降にＡＤ変換回路１２が２ビットずつ出力する場合は、もう１循必要になる。その場合、第１増幅回路１１および第２増幅回路１５は、合計８倍ではなく合計４倍増幅する。
【００２４】
上述の説明においては、減算回路１４および第２増幅回路１５を別個に説明したが、それらの代わりに減算機能を備える減算増幅回路１６を用いてもよい。これによれば、回路を簡素化することができる。また後述するように、第１増幅回路１１からの出力と、ＤＡ変換回路１３からの出力との比を調整することができる。
【００２５】
（第１実施形態）
次に、ＤＡ変換回路の出力をα倍にする手法について説明する。図３は、図１，２に示したＡＤ変換器におけるＡＤ変換回路およびＤＡ変換回路を示す回路図である。ＡＤ変換回路１２は、全並列比較、即ちフラッシュ方式である。ＡＤ変換回路１２は、ｎ個の抵抗Ｒと１個の抵抗Ｒｘ、およびｎ個の電圧比較素子Ｄ１〜Ｄｎを備える。電圧比較素子Ｄ１〜Ｄｎの出力は、ＤＡ変換回路１３および図示しないエンコーダに入力される。
【００２６】
抵抗Ｒ１〜ｎおよび抵抗Ｒｘは、高電位側基準電圧ＶＲＴを受ける高電位側ノードＮ３１と、低電位側基準電圧ＶＲＢを受ける低電位側ノードＮ３２との間に直列に接続されている。ここで、低電位側ノードＮ３２と高電位側ノードＮ３１との間のｎ個の抵抗Ｒ１〜ｎに挟まれた、または一番下位の抵抗Ｒ１と低電位側ノードＮ３２とに挟まれた各々のノードＮ４１〜Ｎ４ｎの電位をそれぞれリファレンス電位ＶＲ（１）〜ＶＲ（ｎ）とする。抵抗Ｒ１〜Ｒｎは、同じ抵抗値を有し、等間隔のリファレンス電位ＶＲ（１）〜ＶＲ（ｎ）が生成される。
【００２７】
ＡＤ変換回路１２はシングル入力のため、その基準電圧レンジは、単純に（高電位側基準電圧ＶＲＴ−低電位側基準電圧ＶＲＢ）となる。ＤＡ変換回路１３は差動出力のため、その基準電圧レンジは、｜高電位側基準電圧ＶＲＴ−低電位側基準電圧ＶＲＢ｜と、｜低電位側基準電圧ＶＲＢ−高電位側基準電圧ＶＲＴ｜とを合わせたものとなる。したがって、抵抗Ｒｘが接続されない状態においても、このようにＡＤ変換回路１２のみシングル入力にすれば、差動構成をとるＤＡ変換回路１３の基準電圧レンジは、ＡＤ変換回路１２の基準電圧レンジの２倍に設定することができる。
【００２８】
抵抗Ｒｘは、高電位側基準電圧ＶＲＴを降圧するための抵抗である。ＤＡ変換回路１３の出力を４倍に増幅したい場合、高電位側基準電圧ＶＲＴを１／２に降圧する。この場合、抵抗Ｒ１〜Ｒｎの合成抵抗値と、抵抗Ｒｘの抵抗値とを等しく設定する。ＤＡ変換回路１３の出力を８倍に増幅したい場合、高電位側基準電圧ＶＲＴを１／４に降圧する。また、抵抗Ｒｘを可変抵抗とすれば、ＡＤ変換回路１２の基準電圧レンジを任意に変更することができる。以上は、ＡＤ変換回路１２をシングル、ＤＡ変換回路１３を差動にした場合の例である。勿論、両者ともシングル、または差動にした場合でも抵抗Ｒｘを適用することができる。この場合、抵抗Ｒｘの挿入によって、ＤＡ変換回路１３の基準電圧レンジが４倍、８倍の増幅ではなく、それぞれ２倍、４倍となる。
【００２９】
各電圧比較素子Ｄ１〜Ｄｎの非反転入力端子には、アナログ信号Ｖｉｎが入力される。また、各電圧比較素子Ｄ１〜Ｄｎの反転入力端子には、それぞれのノードＮ４１〜Ｎ４ｎのリファレンス電位ＶＲ（１）〜ＶＲ（ｎ）が与えられる。
【００３０】
それにより、各電圧比較素子Ｄ１〜Ｄｎの出力信号ＶＤ１〜ＶＤｎは、それぞれアナログ信号Ｖｉｎがリファレンス電位ＶＲ（１）〜ＶＲ（ｎ）よりも高い場合にはハイレベルとなる。それぞれアナログ信号Ｖｉｎがリファレンス電位ＶＲ（１）〜ＶＲ（ｎ）よりも低い場合にはローレベルとなる。
【００３１】
図示しないエンコーダは、各電圧比較素子Ｄ１〜Ｄｎの出力信号ＶＤ１〜ＶＤｎをエンコードし、電圧比較素子Ｄ１〜Ｄｎの個数に対応したビット数のデジタル信号Ｄｏｕｔを出力する。
【００３２】
ＤＡ変換回路１３は、容量アレイ式ＤＡ変換回路である。ＤＡ変換回路１３は、アレイ状に接続されたそれぞれｎ個の正側ＶＲＴスイッチＥ１〜Ｅｎ，負側ＶＲＴスイッチＦ１〜Ｆｎ，正側ＶＲＢスイッチＧ１〜Ｇｎ，負側ＶＲＢスイッチＨ１〜Ｈｎ、ｎ個の正側コンデンサＢ１〜Ｂｎ、およびｎ個の負側コンデンサＣ１〜Ｃｎから構成される。
【００３３】
正側コンデンサＢ１〜Ｂｎ，負側コンデンサＣ１〜Ｃｎは、すべて同じ容量値ｃを有する。正側コンデンサＢ１〜Ｂｎの一方の端子（以下、出力端子と呼ぶ）からは差動正側出力電圧ＶＤＡ（＋）が生成される。負側コンデンサＣ１〜Ｃｎの一方の端子（以下、出力端子と呼ぶ）からは差動負側出力電圧ＶＤＡ（−）が生成される。なお、正側コンデンサＢ１〜Ｂｎ，負側コンデンサＣ１〜Ｃｎの他方の端子を入力端子と呼ぶ。
【００３４】
正側ＶＲＴスイッチＥ１〜Ｅｎの一方の端子は高電位側ノードＮ３１に接続され、他方の端子は正側コンデンサＢ１〜Ｂｎの入力端子に接続されている。負側ＶＲＴスイッチＦ１〜Ｆｎの一方の端子は高電位側ノードＮ３１に接続され、他方の端子は負側コンデンサＣ１〜Ｃｎの入力端子に接続されている。正側ＶＲＢスイッチＧ１〜Ｇｎの一方の端子は低電位側ノードＮ３２に接続され、他方の端子は正側コンデンサＢ１〜Ｂｎの入力端子に接続されている。負側ＶＲＢスイッチＨ１〜Ｈｎの一方の端子は低電位側ノードＮ３２に接続され、他方の端子は負側コンデンサＣ１〜Ｃｎの入力端子に接続されている。
【００３５】
正側ＶＲＴスイッチＥ１〜Ｅｎ，負側ＶＲＴスイッチＦ１〜Ｆｎ，正側ＶＲＢスイッチＧ１〜Ｇｎ，負側ＶＲＢスイッチＨ１〜Ｈｎは、それぞれ同一番号のスイッチで４連スイッチを構成する。例えば、正側ＶＲＴスイッチＥ１，負側ＶＲＴスイッチＦ１，正側ＶＲＢスイッチＧ１，負側ＶＲＢスイッチＨ１は一連であり、正側ＶＲＴスイッチＥｎ，負側ＶＲＴスイッチＦｎ，正側ＶＲＢスイッチＧｎ，負側ＶＲＢスイッチＨｎも一連である。そして、正側ＶＲＴスイッチＥ１〜Ｅｎ，負側ＶＲＴスイッチＦ１〜Ｆｎ，正側ＶＲＢスイッチＧ１〜Ｇｎ，負側ＶＲＢスイッチＨ１〜Ｈｎは、それぞれ各電圧比較素子Ｄ１〜Ｄｎの出力レベルに従ってオンオフ動作する。例えば、電圧比較素子Ｄｎの出力がハイレベルの場合、正側ＶＲＴスイッチＥｎ，負側ＶＲＢスイッチＨｎがオンし、正側ＶＲＢスイッチＧｎ，負側ＶＲＴスイッチＦｎはオフする。逆に、電圧比較素子Ｄｎの出力がローレベルの場合、正側ＶＲＴスイッチＥｎ，負側ＶＲＢスイッチＨｎがオフし、正側ＶＲＢスイッチＧｎ，負側ＶＲＴスイッチＦｎはオンする。
【００３６】
次に、ＤＡ変換回路１３の動作を説明する。初期条件においては、各正側コンデンサＢ１〜Ｂｎ，各負側コンデンサＣ１〜Ｃｎの入力端子および出力端子の電位が共に実質上０Ｖである。正側ＶＲＴスイッチＥ１〜Ｅｎ，負側ＶＲＴスイッチＦ１〜Ｆｎ，正側ＶＲＢスイッチＧ１〜Ｇｎ，負側ＶＲＢスイッチＨ１〜Ｈｎは、すべてオフしている。したがって、初期条件においては、すべての正側コンデンサＢ１〜Ｂｎ，負側コンデンサＣ１〜Ｃｎに蓄えられた電荷Ｑ１＝０である。
【００３７】
ここで、ｎ個の電圧比較素子Ｄ１〜Ｄｎのうちｍ個の出力がハイレベルになった場合、正側ＶＲＴスイッチＥ１〜Ｅｎのうちｍ個がオンして（ｎ−ｍ）個がオフし、正側ＶＲＢスイッチＧ１〜Ｇｎのうち（ｎ−ｍ）個がオンしてｍ個がオフする。この正側ＶＲＴスイッチ１〜Ｅｎ，正側ＶＲＢスイッチＧ１〜Ｇｎのオンオフ動作に従って、すべての正側コンデンサＢ１〜Ｂｎに蓄えられる電荷Ｑ２は次式（Ａ１）で表される。
【００３８】
Ｑ２＝ｍ｛ＶＲＴ−ＶＤＡ（＋）｝ｃ＋（ｎ−ｍ）｛ＶＲＢ−ＶＤＡ（＋）｝ｃ…（Ａ１）
【００３９】
電荷保存則より、Ｑ１＝Ｑ２である。したがって、アナログ信号ＶＤＡ（＋）は、次式（Ａ２）で表せる。
【００４０】
ＶＤＡ（＋）＝ＶＲＢ＋ｍ（ＶＲＴ−ＶＲＢ）／ｎ…（Ａ２）
【００４１】
一方、ｎ個の電圧比較素子Ｄ１〜Ｄｎのうちｍ個の出力がハイレベルになった場合、負側ＶＲＢスイッチＨ１〜Ｈｎのうちｍ個がオンして（ｎ−ｍ）個がオフし、負側ＶＲＴスイッチＦ１〜Ｆｎのうち（ｎ−ｍ）個がオンしてｍ個がオフする。この負側ＶＲＢスイッチＨ１〜Ｈｎ，負側ＶＲＴスイッチＦ１〜Ｆｎのオンオフ動作に従って、すべての負側コンデンサＣ１〜Ｃｎに蓄えられる電荷Ｑ３は次式（Ａ３）で表される。
【００４２】
Ｑ３＝（ｎ−ｍ）｛ＶＲＴ−ＶＤＡ（−）｝ｃ＋ｍ｛ＶＲＢ−ＶＤＡ（−）｝ｃ…（Ａ３）
【００４３】
電荷保存則より、Ｑ１＝Ｑ３である。したがって、アナログ信号ＶＤＡ（−）は、次式（Ａ４）で表せる。
【００４４】
ＶＤＡ（−）＝ＶＲＴ−ｍ（ＶＲＴ−ＶＲＢ）／ｎ…（Ａ４）
【００４５】
したがって、上記式（Ａ２），（Ａ４）より、差動アナログ信号ＶＤＡは次式（Ａ５）で表せる。
【００４６】
ＶＤＡ＝ＶＤＡ（＋）−ＶＤＡ（−）
＝ＶＲＢ−ＶＲＴ＋２ｍ（ＶＲＴ−ＶＲＢ）／ｎ…（Ａ５）
【００４７】
このように、ＡＤ変換回路１２に供給される基準電圧レンジ｛ＶＲＴ−（抵抗Ｒｘによる電圧降下分）−ＶＲＢ｝と、ＤＡ変換回路１３に供給される基準電圧レンジ｛｜ＶＲＴ−ＶＲＢ｜｝×２とを所定の比率に設定することにより、ＤＡ変換回路１３の出力を所定の倍率で増幅することができる。ここで、ＡＤ変換回路１２がシングル、ＤＡ変換回路１３が差動の場合、抵抗Ｒｘを接続しなくても２倍の増幅率を得ることができる。さらに、抵抗Ｒｘを接続してＡＤ変換回路１２の基準電圧レンジを変更することができる。また、ＤＡ変換回路１３にも、図示しない抵抗を接続して、ＤＡ変換回路１３の基準電圧レンジを変更することができる。このように、ＡＤ変換回路１２およびＤＡ変換回路１３のいずれの基準電圧レンジも任意に変更できることから、両者の基準電圧レンジの比も任意に設定することができる。この基準電圧レンジの比の設定により、第１増幅回路１１の増幅率に対応して、ＤＡ変換回路１３の出力を増幅することができる。
【００４８】
（第２実施形態）
第２実施形態は、ＡＤ変換回路１２に供給される基準電圧レンジとＤＡ変換回路１３に供給される基準電圧レンジとを同一に保ちつつ、減算増幅回路１６においてＤＡ変換回路１３の出力をα倍に増幅する例である。図４は、減算増幅回路の回路図を示す。また、図５は、減算増幅回路の動作を説明するためのタイミングチャートである。減算増幅回路１６は、完全差動方式の減算増幅回路である。
【００４９】
図４において、演算増幅回路２０の非反転入力端子は＋入力側ノードＮａに接続され、反転入力端子は−入力側ノードＮｂに接続されている。また、演算増幅回路２０の反転出力端子は、＋出力側ノードＮＯ１に接続されるとともに、＋側の帰還コンデンサ２ａを介して非反転入力端子に接続されている。非反転出力端子は、−出力側ノードＮＯ２に接続されるとともに、−側の帰還コンデンサ２ｂを介して反転入力端子に接続されている。
【００５０】
＋入力側ノードＮａは第３スイッチＳＷ１１を介してオートゼロ電位に接続され、−入力側ノードＮｂは第４スイッチＳＷ１２を介してオートゼロ電位に接続されている。また、＋入力側ノードＮａは、＋Ｖｉｎ用コンデンサ３ａを介して＋ＶｉｎノードＮ１１に接続され、かつ＋ＶＤＡ用コンデンサ４ａを介して＋ＶＤＡノードＮ１２に接続されている。−入力側ノードＮｂは、−Ｖｉｎ用コンデンサ３ｂを介して−ＶｉｎノードＮ２１に接続され、かつ−ＶＤＡ用コンデンサ４ｂを介して−ＶＤＡノードＮ２２に接続されている。第５スイッチＳＷ１３，第６スイッチＳＷ１４は、第３スイッチＳＷ１１，第４スイッチＳＷ１２と同じタイミングで作動する。なお、第３スイッチＳＷ１１および第５スイッチＳＷ１３をオートゼロ電位に接続するのではなく、その代わりに＋入力側ノードＮａと＋出力側ノードＮＯ１とを接続するスイッチを用いてもよい。第４スイッチＳＷ１２および第６スイッチＳＷ１４についても同様である。
【００５１】
＋ＶｉｎノードＮ１１にはＶｉｎ（＋）からＶａに変化する電圧が入力され、＋ＶＤＡノードＮ１２にはＶｂからＶＤＡ（＋）に変化する電圧が入力される。−ＶｉｎノードＮ２１にはＶｉｎ（−）からＶａに変化する電圧が入力され、−ＶＤＡノードＮ２２にはＶｂからＶＤＡ（−）に変化する電圧が入力される。Ｖａ，Ｖｂは任意の設定電圧である。＋出力側ノードＮＯ１から電圧Ｖｏｕｔ（＋）が出力され、−出力側ノードＮＯ２から電圧Ｖｏｕｔ（−）が出力される。＋出力側ノードＮＯ１，−出力側ノードＮＯ２間の差分電圧Ｖｏｕｔは次式（Ａ６）で表される。
【００５２】
Ｖｏｕｔ＝Ｖｏｕｔ（＋）−Ｖｏｕｔ（−）…（Ａ６）
【００５３】
次に、図５を参照しながら図４の減算増幅回路の動作を説明する。ここでは、帰還コンデンサ２ａ，２ｂの容量値をそれぞれＣとし、Ｖｉｎ用コンデンサ３ａ，３ｂの容量値をそれぞれＫＣとする。ＶＤＡ用コンデンサ４ａ，４ｂの容量値をそれぞれＸＫＣとする。Ｋは定数である。Ｘは任意に設定可能な変数である。また、オートゼロ用電位をＶａｇとする。
【００５４】
まず、第３〜第６スイッチＳＷ１１〜ＳＷ１４をオンにする。そして、＋ＶｉｎノードＮ１１に電圧Ｖｉｎ（＋）を入力し、＋ＶＤＡノードＮ１２に設定電圧Ｖｂを入力し、−ＶｉｎノードＮ２１に電圧Ｖｉｎ（−）を入力し、−ＶＤＡノードＮ２２に設定電圧Ｖｂを入力する。＋出力側ノードＮＯ１，−出力側ノードＮＯ２はオートゼロ電位Ｖａｇとなる。このとき、＋入力側ノードＮａの電荷ＱＡＡは次式（Ａ７）のようになる。
【００５５】
ＱＡＡ＝｛Ｖａｇ−Ｖｉｎ（＋）｝ＫＣ＋（Ｖａｇ−Ｖｂ）ＸＫＣ…（Ａ７）
【００５６】
また、−入力側ノードＮｂの電荷ＱＡＢは次式（Ａ８）のようになる。
【００５７】
ＱＡＢ＝｛Ｖａｇ−Ｖｉｎ（−）｝ＫＣ＋（Ｖａｇ−Ｖｂ）ＸＫＣ…（Ａ８）
【００５８】
次に、第３〜第６スイッチＳＷ１１〜ＳＷ１４をオフにする。そして、＋ＶｉｎノードＮ１１に設定電圧Ｖａを入力し、＋ＶＤＡノードＮ１２に電圧ＶＤＡ（＋）を入力し、−ＶｉｎノードＮ２１に設定電圧Ｖａを入力し、−ＶＤＡノードＮ２２に電圧ＶＤＡ（−）を入力する。＋出力側ノードＮＯ１，−出力側ＮＯ２の電圧は、それぞれＶｏｕｔ（＋）およびＶｏｕｔ（−）になる。このとき、＋入力側ノードＮａの電荷ＱＢＡは次式（Ａ９）のようになる。
【００５９】
ＱＢＡ＝（Ｖａｇ−Ｖａ）ＫＣ＋｛Ｖａｇ−ＶＤＡ（＋）｝ＸＫＣ＋｛Ｖａｇ−Ｖｏｕｔ（＋）｝Ｃ…（Ａ９）
【００６０】
また、−入力側ノードＮｂの電荷ＱＢＢは次式（Ａ１０）のようになる。
【００６１】
ＱＢＢ＝（Ｖａｇ−Ｖａ）ＫＣ＋｛Ｖａｇ−ＶＤＡ（−）｝ＸＫＣ＋｛Ｖａｇ−Ｖｏｕｔ（−）｝Ｃ…（Ａ１０）
【００６２】
＋入力側ノードＮａ，−入力側ノードＮｂには電荷の抜け出る経路がないため、電荷保存則よりＱＡＡ＝ＱＢＡおよびＱＡＢ＝ＱＢＢとなり、次式（Ａ１１），（Ａ１２）が成立する。
【００６３】
Ｖｏｕｔ（＋）＝Ｖａｇ＋｛Ｖｉｎ（＋）−ＶＤＡ（＋）Ｘ−Ｖａ＋ＶｂＸ｝Ｋ…（Ａ１１）
Ｖｏｕｔ（−）＝Ｖａｇ＋｛Ｖｉｎ（−）−ＶＤＡ（−）Ｘ−Ｖａ＋ＶｂＸ｝Ｋ…（Ａ１２）
【００６４】
したがって、差分電圧Ｖｏｕｔは次式（Ａ１３）のようになる。
【００６５】
Ｖｏｕｔ＝Ｖｏｕｔ（＋）−Ｖｏｕｔ（−）
＝｛Ｖｉｎ（＋）−ＶＤＡ（＋）Ｘ−Ｖａ＋ＶｂＸ｝Ｋ−｛Ｖｉｎ（−）−ＶＤＡ（−）Ｘ−Ｖａ＋ＶｂＸ｝Ｋ
＝｛Ｖｉｎ（＋）−ＶＤＡ（＋）Ｘ｝Ｋ−｛Ｖｉｎ（−）−ＶＤＡ（−）Ｘ｝Ｋ
＝［｛Ｖｉｎ（＋）−Ｖｉｎ（−）｝−Ｘ｛ＶＤＡ（＋）−ＶＤＡ（−）｝］＊Ｋ…（Ａ１３）
即ち、差動入力アナログ信号Ｖｉｎから、ＤＡ変換回路１３からの差動アナログ信号ＶＤＡをＸ倍した値を減算し、その値をＫ倍増幅することになる。
【００６６】
したがって、ＶＤＡ用コンデンサ４ａ，４ｂの容量Ｃにかかる変数Ｘを所望の値に設定することにより、ＤＡ変換回路１３から入力されるＶＤＡ（＋），ＶＤＡ（−）の値を調整することができる。よって、例えば第１増幅回路１１の増幅率を２倍にする場合、ＡＤ変換回路１２に供給される基準電圧レンジと同じ基準電圧レンジをＤＡ変換回路１３に供給しても、変数Ｘを２倍にしてＶＤＡ用コンデンサ４ａ，４ｂの容量を２倍にすれば、ＤＡ変換回路１３の出力を２倍したと同様の結果が得られる。
【００６７】
第２実施形態は、ＡＤ変換回路１２およびＤＡ変換回路１３のレファレンス電位に依存しないため、増幅率の自由度が高い。即ち、外部入力される高電位側基準電圧ＶＲＴと低電位側基準電圧ＶＲＢとにより生成される基準電圧レンジに拘束されない。また、第１実施形態と第２実施形態とを組み合わせてもよい。即ち、調整後のＤＡ変換回路１３からのアナログ信号ＶＤＡを、減算増幅回路の容量で調整することも可能である。
【００６８】
以上、本発明を実施の形態をもとに説明した。この実施の形態は例示であり、その各構成要素や各処理プロセスの組合せにいろいろな変形例が可能である。また、そうした変形例も本発明の範囲にあることは当業者に理解されるところである。
【００６９】
各実施形態に記載したＡＤ変換回路の変換ビット数とその配分、増幅回路の増幅率、容量値等のパラメータは一例に過ぎず、変形例においてはこれらのパラメータに他の数値を採用してもよい。
【００７０】
第１実施形態において、ＡＤ変換回路の基準電圧レンジとＤＡ変換回路の基準電圧レンジとを所定比にするために、ＡＤ変換回路に高電位側基準電圧ＶＲＴを降圧する抵抗を設けた。この点、ＡＤ変換回路およびＤＡ変換回路の両方に降圧用の抵抗を設け、その両方の抵抗の比により調整してもよい。また、ＡＤ変換回路の基準電圧レンジとＤＡ変換回路の基準電圧レンジとを所定比にするために、その他の電圧調整手法を用いてもよい。
【図面の簡単な説明】
【００７１】
【図１】パイプライン型、およびサイクリック型ＡＤ変換器の一部構成を示す図である。
【図２】サイクリック型ＡＤ変換器の構成を示す図である。
【図３】第１実施形態におけるＡＤ変換回路およびＤＡ変換回路の構成を示す図である。
【図４】第２実施形態における減算増幅回路の構成を示す図である。
【図５】第２実施形態における減算増幅回路の動作過程を示すタイムチャートである。
【図６】従来のサイクリック型ＡＤ変換器の構成を示す図である。
【符号の説明】
【００７２】
１１  （第１）増幅回路、  １２  ＡＤ変換回路、  １３  ＤＡ変換回路、  １４  減算回路、  １５  第２増幅回路、  １６  減算増幅回路、  ２０  演算増幅回路、  ２ａ，２ｂ，３ａ，３ｂ，４ａ，４ｂ，Ｂ１〜ｎ，Ｃ１〜ｎ  コンデンサ、  Ｄ１〜ｎ  電圧比較素子、  Ｅ１〜ｎ，Ｆ１〜ｎ，Ｇ１〜ｎ，Ｈ１〜ｎ，ＳＷ１，ＳＷ２，ＳＷ１１〜１４  スイッチ、  Ｒ１〜ｎ＋１，Ｒｘ  抵抗。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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