(57)【要約】【課題】  単結晶あるいはそれに近い品質の結晶性Ｓｉ薄膜を用いたＳＯＩ−ＭＯＳＦＥＴ等において、ゲートをオフした時の過渡的なバイポーラ動作の発生を防止する。【解決手段】  絶縁膜の上に略Ｔ字状にシリコン薄膜（３１〜３５）が形成され、このシリコン薄膜の中に、横方向に薄膜トランジスタ１０が形成され、縦方向にダイオード２０が形成されている。薄膜トランジスタ１０の部分は、中央に位置するチャネル領域１１、及びその左右に位置するソース領域１２及びドレイン領域１３を備えている。チャネル領域１１の上方には、ゲート絶縁膜を介してゲート電極１５が配置されている。ダイオード２０の部分は、薄膜トランジスタ１０のチャネル領域１１に接するように形成され、ｐ＋型半導体層３４（アノード）がチャネル領域１１に接続され、ｎ＋型半導体層３４（カソード）が、ボディ電極２５を介してゲート電極１５に接続されている。【選択図】      図２
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【特許請求の範囲】
【請求項１】
絶縁基板上に配置され、チャネル領域、ソース領域及びドレイン領域がその中に形成された結晶性の半導体薄膜と、
チャネル領域の上にゲート絶縁膜を挟んで配置されたゲート電極と、
ゲート電極とチャネル領域の間に接続され、ゲートがオンの時には非導通状態となり、ゲートがオフの時には導通状態となる一方向性素子と、
を備えたことを特徴とする薄膜半導体素子。
【請求項２】
前記一方向性素子は、ダイオード又はＭＯＳトランジスタのダイオード接続であることを特徴とする請求項１記載の薄膜半導体素子。
【請求項３】
絶縁基板上に配列された信号線と、
信号線に直交して配列された走査線と、
信号線と走査線によりマトリクス状に区画される各領域に配置された画素電極と、
前記各領域に配置され、ソースおよびドレインの内の一方が信号線に接続され、ソースおよびドレインの内の他方が画素電極に接続された薄膜トランジスタと、
前記薄膜トランジスタのチャネルとゲートの間に接続され、ゲートがオンの時には非導通状態となり、ゲートがオフの時には導通状態となる一方向性素子と、
を備えたことを特徴とするアクティブマトリクス型液晶表示装置。
【請求項４】
絶縁基板上に配列されたデータ線と、
データに直交して配列されたワード線と、
データ線とワード線によりマトリクス状に区画される各領域に配置されたメモリ容量と、
前記各領域に配置され、ソースおよびドレインの内の一方がデータ線に接続され、ソースおよびドレインの内の他方がメモリ容量に接続された薄膜トランジスタと、
前記薄膜トランジスタのチャネルとゲートの間に接続され、ゲートがオンの時には非導通状態となり、ゲートがオフの時には導通状態となる一方向性素子と、
を備えたことを特徴とするダイナミックランダムアクセスメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ガラス基板などの絶縁物の表面に形成される薄膜半導体素子、及びこの薄膜半導体素子を用いて構成される液晶表示装置及びＤＲＡＭに係る。
【背景技術】
【０００２】
ガラスなどの絶縁基板上に形成される薄膜トランジスタ（ＴＦＴ）は、アクティブマトリクス型の液晶フラットパネル・ディスプレイ等への応用が進展しており、各方面で開発が進められている。また、近年では、マルチメディア通信技術の発展に伴い、システムオンパネルと呼ばれる機能集積型のディスプレイが、次世代のディスプレイとして注目を集めている。システムオンパネルとは、パーソナル用途向けに、ドライバ回路やその他のメモリ回路、ＤＡコンバータ回路、画像処理回路などの画像表示に関わる周辺機能をディスプレイパネル上に集積したもので、小型軽量で、高解像度及び高画質を有している。
【０００３】
この種の機能集積型の平面型ディスプレイにおいては、多様な機能を持つ周辺回路群を構成するため、高性能な薄膜トランジスタが必要となる。このような要求から、ガラス基板上に単結晶化されたあるいはそれに近い結晶品質を有するＳｉ薄膜を形成し、それを用いて薄膜トランジスタを作製する試みが各所でなされている。
【０００４】
そのような例として、例えば、特開２００２−２３７４５５号公報や特開２００３−２２９６９号公報には、レーザ光を用いた再結晶化法により矩形状の結晶化領域を有するシリコン膜を形成する方法が開示されている。また、特開２００３−０８６６０４号公報、特開２００３−０３１４９７号公報、特開２００３−１２４２３０号公報には、レーザ光を用いた再結晶化法により形成された結晶性薄膜上に個別の薄膜トランジスタを配置する方法が開示されている。
【０００５】
このような絶縁物上に形成された高品質の結晶Ｓｉ膜を用いたＳＯＩ型のＭＯＳＦＥＴでは、結晶品質の良さから高いキャリア移動度が期待でき、より高速な論理回路を構成することができる。しかし、その一方で、従来あまり考慮されていなかった新たな問題が発生する。即ち、ＳＯＩ−ＭＯＳＦＥＴでは、ボディの電位が固定されていないため、ドレイン接合端の高電界領域でのインパクトイオン化により正孔が発生し、それによって寄生バイポーラ・トランジスタが形成され、ソース、ドレイン耐圧の低下や、大きな過渡的なリーク電流が生じて、回路の誤動作を引き起こすことがある。特に、後者の過渡的なリーク電流は、このようなＭＯＳＦＥＴをＤＲＡＭや液晶セルのスイッチング素子に応用する際に、特に問題となる。
【０００６】
具体的には、次のような問題が発生する。ＤＲＡＭや液晶画素のセル回路の基本構造は、スイッチング・トランジスタ１個及び容量素子１個から成り、データ線からスイッチング・トランジスタを介して容量素子に電荷が充放電される。このような場合に、容量素子を正の電位に充電した後、スイッチング・トランジスタをオフした状態で、データ線の電位が変動すると、ＭＯＳＦＥＴのチャネル領域（ボディ）と、データ線が接続されているｎ＋型のソース拡散層間のｐ−ｎ＋接合が順方向にバイアスされる。これは、特に、データ線電位がＨＩＧＨからＬＯＷへ変化する際に、問題になる。
【０００７】
このように、寄生バイポーラ動作が惹起されると、過渡的に大きなソース・ドレイン領域間にリーク電流が発生し、ドレイン端子に接続された容量に蓄積された正の信号電荷が急速に消失する。その結果、スイッチング・トランジスタがオフしているにも関わらず、電荷の保持ができなくなる。このようなダイナミックなリーク電流は、ＳＯＩ−ＤＲＡＭにおいてはビットエラーとなり、薄膜トランジスタを使用する液晶セルにおいては画像のコントラスト比低下などの画質劣化を引き起こす。このようなリーク電流は、過渡的なバイポーラ動作が問題となるような単結晶あるいはそれに近い品質の結晶性Ｓｉ薄膜を用いたときに顕在化して、問題となる。
【０００８】
なお、Ｓｉ基板上に形成されたいわゆるバルクＭＯＳＦＥＴでは、ボディの電位が強制的に最低電位に固定されているため、ｐ−ｎ＋接合が順バイアスされることはなく、上記のようなダイナミックなリーク電流は発生しない。同様に、ＳＯＩ−ＭＯＳＦＥＴでも、ボディとゲート電極を短絡させたＤＴＭＯＳ（Dynamic Threshold MOS）構造を採ることによって、ボディの電位が強制的に低電位に固定されるので、ダイナミックなリーク電流は発生しない。しかしながら、ＤＴＭＯＳは、ボディとゲート電極が短絡されているため、ゲート電極に高い電圧を与えると、ソース領域側のｐ−ｎ＋接合が順方向にバイアスされ、ゲート電極からソース領域に大きなリーク電流が流れてしまう。このため、ゲートに与える電位は、０．６Ｖ程度が上限となってしまい、２．５Ｖあるいは３．３Ｖといった電源電圧で動作する回路に応用することは困難である。
【０００９】
なお、このような４端子構造のＭＯＳＦＥＴに関する先行技術としては、例えば、米国特許第５６４４２６６号明細書、米国特許第６１０４０４０号明細書、特開平７−１０６５８１号公報、Technical Digest of International Electron Device Meeting 1994, 809頁−812頁等がある。
【特許文献１】特開２００２−２３７４５５号公報
【特許文献２】特開２００３−２２９６９号公報
【特許文献３】特開２００３−０８６６０４公報
【特許文献４】特開２００３−０３１４９７公報
【特許文献５】特開２００３−１２４２３０公報
【特許文献６】米国特許第５６４４２６６号明細書
【特許文献７】米国特許第６１０４０４０号明細書
【特許文献８】特開平０７−１０６５８１号公報
【非特許文献１】Technical Digest of International Electron Device Meeting 1994, p.809-812
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、オフ動作期間の漏れ電流を抑制した薄膜半導体素子、及びこの薄膜半導体素子を用いて構成される液晶表示装置及びＤＲＡＭを提供することを目的としたものである。
【課題を解決するための手段】
【００１１】
本発明の薄膜半導体素子は、
絶縁基板上に配置され、チャネル領域、ソース領域及びドレイン領域がその中に形成された結晶性の半導体薄膜と、
チャネル領域の上にゲート絶縁膜を挟んで配置されたゲート電極と、
ゲート電極とチャネル領域の間に接続され、ゲートがオンの時には非導通状態となり、ゲートがオフの時には導通状態となる一方向性素子と、
を備えたことを特徴とする。
【００１２】
ここで、前記一方向性素子は、例えば、ダイオード又はＭＯＳトランジスタのダイオード接続である。
【００１３】
一方向性素子としてダイオードを用いた場合、前記チャネル領域がｎ型の場合には、ダイオードのカソード側がゲート電極に接続され、アノード側がチャネル領域に接続される。これに対して、前記チャネル領域がｐ型の場合には、ダイオードのアノード側がゲート電極に接続され、カソード側がチャネル領域に接続される。
【００１４】
また、一方向性素子としてＭＯＳトランジスタのダイオード接続を用いた場合、前記チャネル領域がｎ型の場合には、当該ＭＯＳトランジスタにもｎ型が用いられ、前記チャネル領域が当該ＭＯＳトランジスタのゲート及びソース（またはドレイン）に接続される、、前記ゲート電極が当該ＭＯＳトランジスタのドレイン（またはソース）に接続される。
【００１５】
本発明の薄膜半導体素子では、ＭＯＳＦＥＴがオフ状態の時には、前記一方向素子が順方向にバイアスされるので、ボディ電極とゲートの間が短絡状態となり、ボディの電位が強制的にゲート電極の電位に固定される。このため、薄膜トランジスタを、絶縁膜上に形成された単結晶あるいはそれに近い結晶性を有する半導体薄膜を用いて形成した場合にも、前述したような寄生バイポーラ動作が惹起されることがない。従って、半導体薄膜に過渡的なオフ電流が流れることがない。
【００１６】
一方、ＭＯＳＦＥＴがオン状態の時には、前記一方向素子が逆方向にバイアスされるので、ゲート電極からボディに流れる電流が遮断される。このため、ゲート電極に、例えば０．６Ｖ以上の大きな電圧を印加することが可能である。従って、本発明の薄膜半導体素子によれば、従来のＤＴＭＯＳの欠点であった、大きなゲート電圧を印加することができないと言う問題を解決することができる。
【００１７】
このような薄膜半導体素子は、アクティブマトリクス型液晶表示装置の画素のスイッチング素子や、ＳＯＩ型のＤＲＡＭのメモリセルのスイッチング素子に使用することができる。
【発明の効果】
【００１８】
本発明の薄膜半導体素子によれば、ゲートをオフした時に寄生バイポーラ動作によって過渡的な電流が流れることがないので、ビットエラーの無い、高信頼のＤＲＡＭや、画質劣化のない液晶表示装置を構成することができる。また、ゲートに、例えば、２．５Ｖあるいは３．３Ｖ程度の大きな正のゲート電圧を印加することができるので、この薄膜半導体素子を用いて直接、液晶を駆動することが可能であり、また、これまで広く使用されて来た多くの回路で使用することができる。
【発明を実施するための最良の形態】
【００１９】
（例１）
この実施例は、単結晶あるいはそれに近い品質の結晶性Ｓｉ薄膜を用いたＳＯＩ−ＭＯＳＦＥＴにおける問題点に鑑み成されたもので、ＳＯＩ−ＭＯＳＦＥＴにおいて、ゲート電極をオフした時の過渡的なバイポーラ動作の発生を防止する例である。
【００２０】
図１に、本発明に基づく薄膜半導体素子の等価回路図を示す。この薄膜半導体素子は、ｎ型の薄膜トランジスタ１０（電界効果トランジスタ）を構成するゲート電極（Ｇ）、電流路となるチャネル領域、ｎ型のソース領域（Ｓ）及びｎ型のドレイン領域（Ｄ）に加えて、ダイオード２０を備えている。ダイオード２０は、薄膜トランジスタ１０のチャネル領域とゲート電極の間を接続するように設けられ、そのアノード側が、チャネル領域から引き出された端子に接続され、そのカソード側が、ゲート電極から引き出された端子にボディ電極２５を介して接続されている。
【００２１】
図２〜図４に、この薄膜半導体素子の構造を示す。ここで、図２はレイアウト図、図３は図２のＸ−Ｘ’部の断面図であって、薄膜トランジスタ部分の断面図、図４は、図２のＹ−Ｙ’部の断面図であって、ダイオード部分の断面図である。
【００２２】
図２に示すように、絶縁膜（後述）の上に略Ｔ字状にシリコン薄膜（３１〜３５）が形成され、このシリコン薄膜の中に、図中で横方向に薄膜トランジスタ１０が形成され、縦方向にダイオード２０が形成されている。
【００２３】
ここで、上記のシリコン薄膜（３１〜３５）は、結晶粒を横方向（基板面に対して平行方向）に成長させた単結晶あるいはそれに近い結晶性を有する薄膜によって構成されている。なお、結晶粒を横方向に成長させる方法自体については、本発明のテーマではなく、また、先に挙げた先行文献に記載されているので、その説明は省略する。
【００２４】
薄膜トランジスタ１０の部分は、中央に位置するチャネル領域１１、及びその左右に位置するソース領域１２及びドレイン領域１３を備えている。チャネル領域１１の上方には、ゲート絶縁膜（後述）を介してゲート電極１５が配置されている。ダイオード２０の部分は、薄膜トランジスタ１０のチャネル領域１１に接するように形成され、図中でチャネル領域１１の手前側に配置されている。
【００２５】
この例では、薄膜トランジスタ１０はｎチャネル型であり、チャネル領域１１は真性半導体層３１で構成され、ソース領域１２及びドレイン領域１３は、それぞれｎ＋型半導体層３２及び３３で構成される。ダイオード２０の部分は、チャネル領域１１に接続されたｐ＋型半導体層３４（アノード）、及びこのｐ＋型半導体層３４の手前側に接続されたｎ＋型半導体層３５（カソード）で構成される。ソース領域１２には、絶縁膜（後述）に設けられたコンタクトホール２６を介してソース電極２２が接続され、ドレイン領域１３には、コンタクトホール２７を介してドレイン電極２３が接続されている。ゲート電極１５には、コンタクトホール２８を介してボディ電極２５の一方の端が接続され、このボディ電極２５の他方の端は、コンタクトホール２９を介してダイオード２０のｎ＋型半導体層３５（カソード）に接続されている。
【００２６】
図３の断面図に示すように、薄膜トランジスタ１０の部分では、ガラス基板１の上に、ＳｉＯＮバッファ膜２が堆積され、その上にシリコン薄膜（３１〜３３）が形成されている。この断面において、シリコン薄膜は、チャネル領域１１を構成する真性半導体層３１、及びソース領域１２及びドレイン領域１３をそれぞれ構成するｎ＋型半導体層３２及び３３で構成されている。
【００２７】
シリコン薄膜（３１〜３３）の上には、ゲート絶縁膜４が堆積され、その上にゲート電極１５が形成されている。ゲート電極１５の上には、層間絶縁膜５が堆積され、その上に、ソース電極２２、ドレイン電極２３及びボディ電極２５が形成されている。ソース電極２２は、ゲート絶縁膜４及び層間絶縁膜５に形成されたコンタクトホール２６を介してｎ＋型半導体層３２（ソース領域１２）に接続され、ドレイン電極２３は、ゲート絶縁膜４及び層間絶縁膜５に形成されたコンタクトホール２７を介してｎ＋型半導体層３３（ドレイン領域１３）に接続されている。ソース電極２２、ドレイン電極２３及びボディ電極２５の上には、保護絶縁膜６が堆積されている。
【００２８】
図４の断面図に示すように、ダイオード２０の部分では、ガラス基板１の上に、ＳｉＯＮバッファ膜２が堆積され、その上にシリコン薄膜（３１、３４、３５）が形成されている。この断面において、シリコン薄膜は、薄膜トランジスタ１０のチャネル領域１１を構成する真性半導体層３１、及びダイオード２０のアノード部分を構成するｐ＋型半導体層３４、及びカソード部分を構成するｎ＋型半導体層３５で構成されている。
【００２９】
シリコン薄膜（３１、３４、３５）の上には、ゲート絶縁膜４が堆積され、その上にゲート電極１５が形成されている。ゲート電極１５の上には、層間絶縁膜５が堆積され、その上に、ボディ電極２５が形成されている。ボディ電極２５は、層間絶縁膜５に形成されたコンタクトホール２８を介してゲート電極１５に接続されている。ボディ電極２５は、更に、ゲート絶縁膜４及び層間絶縁膜５に形成されたコンタクトホール２９を介してダイオード２０のｎ＋型半導体層３５（カソード）に接続されている。ボディ電極２５の上には、保護絶縁膜６が堆積されている。
【００３０】
（例２）
図５に、本発明に基づく薄膜半導体素子をスイッチング素子として用いた液晶表示装置の回路構成の概略を示す。
【００３１】
信号線１２０は、図中で縦方向に伸び、水平駆動回路ＨＤＲＶによって駆動される。走査線１１０は、図中で横方向に伸び、垂直駆動回路ＶＤＲＶによって駆動される。更に、各走査線１１０に対して平行に、共通電極線ＣＯＭがそれぞれ設けられている。
【００３２】
画素電極Ｐは、ドレイン電極２３を介して薄膜トランジスタ１０のドレイン領域に接続されるとともに、電荷蓄積容量Ｃｓを介して共通電極ＣＯＭに接続されている。薄膜トランジスタ１０のソース領域は、ソース電極２２を介して信号線１２０に接続されている。薄膜トランジスタ１０のゲート電極は、走査線１１０に接続されている。薄膜トランジスタ１０のチャネル領域は、一方向性素子例えばダイオード２０のアノード側に接続され、ダイオード２０のカソード側は、ボディ電極２５を介して、ゲート電極に接続されている。
【００３３】
このように、本発明に基づく薄膜半導体素子をスイッチング素子に用いることによって、前述したような寄生バイポーラ動作が惹起されることがないので、スイッチング素子に過渡的なオフ電流が流れることがない。従って、画質劣化の少ない液晶表示装置を実現することができる。
【００３４】
（例３）
図６に、本発明に基づく薄膜半導体素子をスイッチング素子として用いたＤＲＡＭのメモリセルアレイ部分の概略構成を示す。
【００３５】
データ線Ｗ＿ＤＡＴＡは、図中で縦方向に伸び、ＩＯ制御回路ＩＯによって駆動される。ワード線Ｗ＿ＷＯＲＤは、図中で横方向に伸び、行デコーダ回路ＹＤＥＣによって駆動される。行デコーダ回路ＹＤＥＣは、インターフェイス回路ＩＦに接続され、ＩＯ制御回路ＩＯは、列デコーダ回路ＸＤＥＣを介して、インターフェイス回路ＩＦに接続されている。インターフェイス回路ＩＦは、アドレス信号ＡＤＲ及び制御信号Ｓ＿ＣＯＮＴを受けて、行デコーダ回路ＹＤＥＣに行アドレス信号ＬＡＤＲを送り、列デコーダ回路ＸＤＥＣに列アドレス信号ＣＡＤＲを送る。データＤＡＴＡは、インターフェイス回路ＩＦ、列デコーダ回路ＸＤＥＣ及びＩＯ制御回路ＩＯを介してメモリセルに書き込まれ、その逆の経路を介して、メモリセルから読み出される。
【００３６】
各メモリセルは、メモリ容量Ｃｍ、薄膜トランジスタ１０及び一方向性素子例えばダイオード２０を備えている。メモリ容量Ｃｍは、ドレイン電極２３を介して薄膜トランジスタ１０のドレイン領域に接続されている。薄膜トランジスタ１０のソース領域は、ソース電極２２を介してデータ線Ｗ＿ＤＡＲＡに接続されている。薄膜トランジスタ１０のゲート電極は、ワード線Ｗ＿ＷＯＲＤに接続されている。薄膜トランジスタ１０のチャネル領域は、ダイオード２０のアノード側に接続され、ダイオード２０のカソード側は、ボディ電極２５を介してゲート電極に接続されている。
【００３７】
このように、本発明に基づく薄膜半導体素子をスイッチング素子に用いることによって、前述したような寄生バイポーラ動作が惹起されることがないので、スイッチング素子に過渡的なオフ電流が流れることがない。従って、ビットエラーの無い、信頼性の高いＤＲＡＭを実現することができる。
【００３８】
（例４）
図７に、本発明に基づく薄膜半導体素子の他の例の等価回路図を示す。この薄膜半導体素子は、ｐ型の薄膜トランジスタ４１を構成するゲート電極（Ｇ）、チャネル領域、ｐ型のソース領域（Ｓ）及びドレイン領域（Ｄ）に加えて、ダイオード４２を備えている。ダイオード４２は、薄膜トランジスタ４１のチャネル領域とゲート電極（Ｇ）の間を接続するように設けられ、そのカソード側が、チャネル領域から引き出された端子に接続され、そのアノード側が、ゲート電極（Ｇ）から引き出された端子にボディ電極４３を介して接続されている。
【００３９】
（例５）
図８に、本発明に基づく薄膜半導体素子の更に他の例の等価回路図を示す。この薄膜半導体素子は、ｎ型の薄膜トランジスタ５１を構成するゲート電極（Ｇ）、チャネル領域、ｎ型のソース領域（Ｓ）及びドレイン領域（Ｄ）に加えて、ダイオード接続されたＭＯＳトランジスタ５２を備えている。このＭＯＳトランジスタ５２もｎ型であり、このＭＯＳトランジスタ５２のゲート及びソース（またはドレイン）は薄膜トランジスタ５１のチャネル領域に接続され、このＭＯＳトランジスタ５２のドレイン（またはソース）は、薄膜トランジスタ５１のゲート電極（Ｇ）から引き出された端子にボディ電極５３を介して接続されている。
【図面の簡単な説明】
【００４０】
【図１】本発明に基づく薄膜半導体素子の一例の等価回路図。
【図２】本発明に基づく薄膜半導体素子のレイアウト図。
【図３】図２に示した薄膜半導体素子のＸ−Ｘ’線による断面図。
【図４】図２に示した薄膜半導体素子のＹ−Ｙ’線による断面図。
【図５】本発明に基づく薄膜半導体素子をスイッチング素子に使用したアクティブマトリクス型液晶表示装置の画素部分の回路図。
【図６】本発明に基づく薄膜半導体素子をスイッチング素子に使用したＤＲＡＭのメモリセルアレイ部分の回路図。
【図７】本発明に基づく薄膜半導体素子の他の例の等価回路図。
【図８】本発明に基づく薄膜半導体素子の更に他の例の等価回路図。
【符号の説明】
【００４１】
１・・・ガラス基板、２・・・ＳｉＯＮバッファ膜、４・・・ゲート絶縁膜、５・・・層間絶縁層、６・・・保護絶縁膜、１０・・・薄膜トランジスタ、１１・・・チャネル領域、１２・・・ソース領域、１３・・・ドレイン領域、１５・・・ゲート電極、２０・・・ダイオード、２２・・・・ソース電極、２３・・・ドレイン電極、２５・・・ボディ電極、２６〜２９・・・コンタクトホール、３１・・・真性半導体層、３２、３３、３５・・・ｎ＋型半導体層、３４・・・ｐ＋型半導体層、４１・・・薄膜トランジスタ、４２・・・ダイオード、４３・・・ボディ電極、５１・・・薄膜トランジスタ、５２・・・薄膜トランジスタ、５３・・・ボディ電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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