(57)【要約】【課題】メモリセル領域の小型化を実現しうる半導体装置を提供する。【解決手段】論理回路を構成する論理ブロックと、配線領域とを有する半導体装置であって、ロードトランジスタＬ１のゲート電極とドライバトランジスタＤ１のゲート電極とを含むゲート配線３２ａとロードトランジスタＬ２のソース／ドレイン拡散層３８とが導体プラグ５０ｂにより接続されており、ロードトランジスタＬ２のゲート電極とドライバトランジスタＤ２のゲート電極とを含むゲート配線３２ｂとロードトランジスタＬ１のソース／ドレイン拡散層３５とが導体プラグ５０ｃにより接続されており、トランスファトランジスタＴ１のソース／ドレイン拡散層３７と第１のドライバトランジスタＤ１のソース／ドレイン拡散層とが共通化されており、トランスファトランジスタＴ２のソース／ドレイン拡散層４０とドライバトランジスタＤ２のソース／ドレイン拡散層とが共通化されている。【選択図】  図２
2005327840.tif 000002
【特許請求の範囲】
【請求項１】
第１のロードトランジスタと第１のドライバトランジスタより成る第１のインバータと；第２のロードトランジスタと第２のドライバトランジスタより成る第２のインバータと；前記第１のインバータ及び前記第２のインバータを制御する第１のトランスファトランジスタと；前記第１のインバータ及び前記第２のインバータを制御する第２のトランスファトランジスタとを有するメモリセルを複数有し、前記複数のメモリセルに設定されるデータに基づいて論理回路を構成する論理ブロックと、前記論理ブロックに接続された配線領域とを有する半導体装置であって、
前記第１のロードトランジスタのゲート電極と前記第１のドライバトランジスタのゲート電極とを含み、前記第２のロードトランジスタのソース／ドレイン拡散層の近傍に達する、直線状に形成された第１のゲート配線と、
前記第２のロードトランジスタのゲート電極と前記第２のドライバトランジスタのゲート電極とを含み、前記第１のロードトランジスタのソース／ドレイン拡散層の近傍に達する、直線状に形成された第２のゲート配線と、
前記第１のトランスファトランジスタのゲート電極を含み、前記第２のゲート配線の延長線上に位置する第３のゲート配線と、
前記第２のトランスファトランジスタのゲート電極を含み、前記第１のゲート配線の延長線上に位置する第４のゲート配線と、
前記第１のゲート配線と前記第２のロードトランジスタの前記ソース／ドレイン拡散層とに接する第１の導体プラグと、
前記第２のゲート配線と前記第１のロードトランジスタの前記ソース／ドレイン拡散層とに接する第２の導体プラグとを有し、
前記第１のトランスファトランジスタのソース／ドレイン拡散層の一方と、前記第１のドライバトランジスタのソース／ドレイン拡散層の一方とが、共通のソース／ドレイン拡散層により構成されており、
前記第２のトランスファトランジスタのソース／ドレイン拡散層の一方と、前記第２のドライバトランジスタのソース／ドレイン拡散層の一方とが、共通のソース／ドレイン拡散層により構成されている
ことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記メモリセルが形成されたメモリセル領域に隣接し、周辺回路用トランジスタが形成された周辺回路領域を更に有し、
前記第１のゲート配線は前記周辺回路領域まで延在しており、
前記周辺回路用トランジスタのゲート電極、前記第１のロードトランジスタの前記ゲート電極及び前記第１のドライバトランジスタの前記ゲート電極が、前記第１のゲート配線により構成されている
ことを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記周辺回路領域まで延在している前記第１のゲート配線と前記第４のゲート配線との間隔が、前記第２のゲート配線と前記第３のゲート配線との間隔より、設計データ上又はレチクル上において広い
ことを特徴とする半導体装置。
【請求項４】
請求項２又は３記載の半導体装置において、
前記周辺回路領域まで延在している前記第１のゲート配線と前記第４のゲート配線との間隔が、前記第２のゲート配線と前記第３のゲート配線との間隔と同じ、又はより広い
ことを特徴とする半導体装置。
【請求項５】
請求項１乃至４のいずれか１項に記載の半導体装置において、
前記メモリセル領域の周縁部に、前記第１のゲート配線又は前記第２のゲート配線に沿うように形成された、前記第１のゲート配線又は前記第２のゲート配線と同一導電層より成る第１のダミーパターンと、
前記メモリセル領域の前記周縁部に、前記第３のゲート配線又は前記第４のゲート配線に沿うように形成された、前記第３のゲート配線又は前記第４ののゲート配線と同一導電層より成る第２のダミーパターンとを更に有する
ことを特徴とする半導体装置。
【請求項６】
請求項１乃至５のいずれか１項に記載の半導体装置において、
前記メモリセルは、前記第１のゲート配線の長手方向に対して垂直な方向に複数配列されている
ことを特徴とする半導体装置。
【請求項７】
請求項１乃至６のいずれか１項に記載の半導体装置において、
前記配線領域は、複数の配線と、他のメモリセルに設定されるデータに基づいて配線経路を構成するスイッチマトリクスとを有する
ことを特徴とする半導体装置。
【請求項８】
請求項７記載の半導体装置において、
前記他のメモリセルは、第３のロードトランジスタと第３のドライバトランジスタより成る第３のインバータと、第４のロードトランジスタと第４のドライバトランジスタより成る第４のインバータと、前記第３のインバータ及び前記第４のインバータを制御する第３のトランスファトランジスタと、前記第３のインバータ及び前記第４のインバータを制御する第４のトランスファトランジスタとを有する
ことを特徴とする半導体装置。
【請求項９】
請求項８記載の半導体装置において、
前記第３のロードトランジスタのゲート電極と前記第３のドライバトランジスタのゲート電極とを含み、前記第４のロードトランジスタのソース／ドレイン拡散層の近傍に達する、直線状に形成された第５のゲート配線と、
前記第４のロードトランジスタのゲート電極と前記第４のドライバトランジスタのゲート電極とを含み、前記第３のロードトランジスタのソース／ドレイン拡散層の近傍に達する、直線状に形成された第６のゲート配線と、
前記第３のトランスファトランジスタのゲート電極を含み、前記第６のゲート配線の延長線上に位置する第７のゲート配線と、
前記第４のトランスファトランジスタのゲート電極を含み、前記第５のゲート配線の延長線上に位置する第８のゲート配線と、
前記第５のゲート配線と前記第４のロードトランジスタの前記ソース／ドレイン拡散層とに接する第３の導体プラグと、
前記第６のゲート配線と前記第３のロードトランジスタの前記ソース／ドレイン拡散層とに接する第４の導体プラグとを有し、
前記第３のトランスファトランジスタのソース／ドレイン拡散層の一方と、前記第３のドライバトランジスタのソース／ドレイン拡散層の一方とが、共通のソース／ドレイン拡散層により構成されており、
前記第４のトランスファトランジスタのソース／ドレイン拡散層の一方と、前記第４のドライバトランジスタのソース／ドレイン拡散層の一方とが、共通のソース／ドレイン拡散層により構成されている
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、特にＳＲＡＭセルを有する半導体装置に関する。
【背景技術】
【０００２】
ＦＰＧＡ（Field Programmable Gate Array）は、ユーザが作業現場で自由にプログラミングすることができるＬＳＩである。
【０００３】
ＦＰＧＡは、メモリセルに設定されるデータに基づいて所望の論理機能を実現する論理ブロック（可変論理ブロック）と、メモリセルに設定されるデータに基づいて所望の配線経路を設定する配線領域（可変配線領域）とを有している。
【０００４】
論理ブロックや配線領域に設けられるメモリセルとしては、例えばＳＲＡＭセルが用いられている。
【０００５】
提案されているＦＰＧＡに設けられているＳＲＡＭセルを図２０を用いて説明する。図２０は、提案されている半導体装置のＳＲＡＭセルを示す平面図である。
【０００６】
図２０に示すように、半導体基板上には、ｐ形ウェル１２２とｎ形ウェル１２４とが形成されている。ｐ形ウェル１２２及びｎ形ウェル１２４が形成された半導体基板上には、素子領域１２６ａ、１２６ｂを画定する素子分離領域１２８が形成されている。半導体基板上には、ゲート絶縁膜（図示せず）を介してゲート配線１３２ａ〜１３２ｃが形成されている。
【０００７】
ゲート配線１３２ａは、Ｔ字状に形成されており、素子領域１２６ａに交差するように形成されている。ゲート配線１３２ａは、ロードトランジスタＬ１のゲート電極とドライバトランジスタＤ１のゲート電極とを含むものであり、ロードトランジスタＬ１のゲート電極とドライバトランジスタＤ１のゲート電極とを共通に接続するものである。ゲート電極１３２ａの両側の素子領域１２６ａ内には、ｐ形のソース／ドレイン拡散層１３４、１３５が形成されている。ゲート電極１３２ａとソース／ドレイン拡散層１３４、１３５とによりロードトランジスタＬ１が構成されている。ゲート電極１３２ａの両側の素子領域１２６ａ内には、ｎ形のソース／ドレイン拡散層１３６、１３７が形成されている。ゲート電極１２６ａとソース／ドレイン拡散層１３６、１３７とによりドライバトランジスタＤ１が構成されている。
【０００８】
ゲート配線１３２ｂは、Ｔ字状に形成されており、素子領域１２６ｂに交差するように形成されている。ゲート配線１３２ｂは、ロードトランジスタＬ２のゲート電極とドライバトランジスタＤ２のゲート電極とを含むものであり、ロードトランジスタＬ２のゲート電極とドライバトランジスタＤ２のゲート電極とを共通に接続するものである。ゲート電極１３２ｂの両側の素子領域１２６ｂ内には、ｐ形のソース／ドレイン拡散層１３８、１３９が形成されている。ゲート電極１３２ｂとソース／ドレイン拡散層１３８、１３９とによりロードトランジスタＬ２が構成されている。ゲート電極１３２ｂの両側の素子領域１２６ｂ内には、ｎ形のソース／ドレイン拡散層１４０、１４１が形成されている。ゲート電極１３２ｂとソース／ドレイン拡散層１４０、１４１とにより、ドライバトランジスタＤ２が構成されている。
【０００９】
ゲート配線１３２ｃは、直線状に形成されており、素子領域１２６ａ、１２６ｂに交差するように形成されている。ゲート配線１３２ｃは、トランスファトランジスタＴ１のゲート電極とトランスファトランジスタＴ２のゲート電極とを含むものであり、トランスファトランジスタＴ１のゲート電極とトランスファトランジスタＴ２のゲート電極とを共通に接続するものである。ゲート電極１３２ｃの両側の素子領域１２６ａ内には、ソース／ドレイン拡散層１３７、１４２が形成されている。ゲート電極１３２ｃとソース／ドレイン拡散層１３７、１４２とによりトランスファトランジスタＴ１が構成されている。ゲート電極１３２ｃの両側の素子領域１２６ｂ内には、ソース／ドレイン拡散層１４０、１４３が形成されている。ゲート電極１３２ｃとソース／ドレイン拡散層１４０、１４３とによりトランスファトランジスタＴ１が構成されている。
【００１０】
これらのトランジスタＬ１、Ｌ２、Ｄ１、Ｄ２、Ｔ１、Ｔ２は、導体プラグ１５０等を介して電源電圧、接地電圧、ビット線等に接続される。
【００１１】
こうして提案されている半導体装置のＳＲＡＭセルが構成されている。
【特許文献１】特開平９−１４８４４０号公報
【特許文献２】米国特許出願公開第６，４００，５９２号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、図２０に示すＳＲＡＭセルは、ＳＲＡＭセルを形成するのに要するスペースが比較的大きかった。このため、半導体装置の小型化、高集積化、大容量化等の要請に応え得なかった。
【００１３】
本発明の目的は、メモリセル領域の小型化を実現しうる半導体装置を提供することにある。
【課題を解決するための手段】
【００１４】
本発明の一観点によれば、第１のロードトランジスタと第１のドライバトランジスタより成る第１のインバータと；第２のロードトランジスタと第２のドライバトランジスタより成る第２のインバータと；前記第１のインバータ及び前記第２のインバータを制御する第１のトランスファトランジスタと；前記第１のインバータ及び前記第２のインバータを制御する第２のトランスファトランジスタとを有するメモリセルを複数有し、前記複数のメモリセルに設定されるデータに基づいて論理回路を構成する論理ブロックと、前記論理ブロックに接続された配線領域とを有する半導体装置であって、前記第１のロードトランジスタのゲート電極と前記第１のドライバトランジスタのゲート電極とを含み、前記第２のロードトランジスタのソース／ドレイン拡散層の近傍に達する、直線状に形成された第１のゲート配線と、前記第２のロードトランジスタのゲート電極と前記第２のドライバトランジスタのゲート電極とを含み、前記第１のロードトランジスタのソース／ドレイン拡散層の近傍に達する、直線状に形成された第２のゲート配線と、前記第１のトランスファトランジスタのゲート電極を含み、前記第２のゲート配線の延長線上に位置する第３のゲート配線と、前記第２のトランスファトランジスタのゲート電極を含み、前記第１のゲート配線の延長線上に位置する第４のゲート配線と、前記第１のゲート配線と前記第２のロードトランジスタの前記ソース／ドレイン拡散層とに接する第１の導体プラグと、前記第２のゲート配線と前記第１のロードトランジスタの前記ソース／ドレイン拡散層とに接する第２の導体プラグとを有し、前記第１のトランスファトランジスタのソース／ドレイン拡散層の一方と、前記第１のドライバトランジスタのソース／ドレイン拡散層の一方とが、共通のソース／ドレイン拡散層により構成されており、前記第２のトランスファトランジスタのソース／ドレイン拡散層の一方と、前記第２のドライバトランジスタのソース／ドレイン拡散層の一方とが、共通のソース／ドレイン拡散層により構成されている半導体装置が提供される。
【発明の効果】
【００１５】
以上の通り、本発明によれば、論理ブロック内やスイッチマトリクス内のメモリセルが６つのトランジスタから成るＳＲＡＭセルにより構成されており、第１のロードトランジスタのゲート電極と第１のドライバトランジスタのゲート電極とを含む第１のゲート配線が、第２のロードトランジスタのソース／ドレイン拡散層の近傍に達するように直線状に形成されており、第２のロードトランジスタのゲート電極と第２のドライバトランジスタのゲート電極とを含む第２のゲート配線が、第１のロードトランジスタのソース／ドレイン拡散層の近傍に達するように直線状に形成されており、第１のトランスファトランジスタのゲート電極を含む第３のゲート配線が、第２のゲート配線の延長線上に位置しており、第２のトランスファトランジスタのゲート電極を含む第４のゲート配線が第１のゲート配線の延長線上に位置しており、第１のゲート配線と第２のロードトランジスタのソース／ドレイン拡散層とが第１の導体プラグにより接続されており、第２のゲート配線と第１のロードトランジスタのソース／ドレイン拡散層とが第２の導体プラグにより接続されており、第１のトランスファトランジスタのソース／ドレイン拡散層と第１のドライバトランジスタのソース／ドレイン拡散層とが、共通のソース／ドレイン拡散層により構成されており、第２のトランスファトランジスタのソース／ドレイン拡散層と第２のドライバトランジスタのソース／ドレイン拡散層とが、共通のソース／ドレイン拡散層により構成されているため、メモリセルを形成するのに要する面積を極めて小さくすることができる。そして、本発明では、このようなレイアウトのメモリセルを、論理ブロックのメモリセルやスイッチマトリクスのメモリセルとして用いているため、論理ブロックやスイッチマトリクスを形成するために要する面積を小さくすることができる。従って、本発明によれば、半導体装置の小型化、高集積化、大容量化等に寄与することができる。
【発明を実施するための最良の形態】
【００１６】
［一実施形態］
本発明の一実施形態による半導体装置及びその製造方法を図１乃至図１９を用いて説明する。図１は、本実施形態による半導体装置の全体構成を示す概念図である。図２は、本実施形態による半導体装置を示す平面図（その１）である。図３乃至図５は、本実施形態による半導体装置を示す断面図（その１〜３）である。図３は、図２のＡ−Ａ′線断面、図４は、図２のＢ−Ｂ′線断面、図５は、図２のＣ−Ｃ′線断面にそれぞれ対応している。図６乃至図８は、本実施形態による半導体装置を示す平面図（その２〜４）である。図９は、本実施形態による半導体装置を示す回路図である。図１０は、本実施形態による半導体装置の論理ブロックのレイアウトを示す概念図である。
【００１７】
なお、本実施形態ではＦＰＧＡを例に説明するが、本発明の原理はＦＰＧＡのみならず、他のあらゆる半導体装置に適用することが可能である。
【００１８】
（半導体装置）
図１に示すように、半導体チップ１０上には、複数の論理ブロック１２がマトリクス状に設けられている。論理ブロック１２内には、ルックアップテーブル（ＬＵＴ、図示せず）、セレクタ（図示せず）及びフリップフロップ（図示せず）等が形成されている。ＬＵＴ内及びセレクタ内には、メモリセル（プログラム素子）が設けられている。論理ブロック１２は、メモリセルに設定されるデータに基づいて、所望の論理機能を実現するものである。メモリセルとしては、後述するようなＳＲＡＭセルが用いられている。
【００１９】
複数の論理ブロック１２の間には、論理ブロック１２どうしを接続するための配線領域１４が設けられている。配線領域１４は、縦横方向に張り巡らされた複数の配線１６と、配線経路を設定するためのスイッチマトリクス１８とにより構成されている。スイッチマトリクス１８は、複数のトランジスタスイッチ（図示せず）を組み合わせることにより構成されている。各々のトランジスタスイッチには、メモリセルが接続されている。メモリセルとしては、後述するようなＳＲＡＭセルが用いられている。スイッチマトリクス１８内に設けられるＳＲＡＭセルの構造は、論理ブロック１２に設けられるＳＲＡＭセルの構造と同様となっている。トランジスタスイッチは、メモリセルに設定されるデータに基づいてオン状態又はオフ状態となる。スイッチマトリクス１８内に設けられたトランジスタスイッチをオン状態又はオフ状態に適宜設定することにより、配線経路を適宜設定することができる。
【００２０】
半導体チップ１０は、樹脂（図示せず）によりモールドされている。パッケージの周縁部には、複数のリード２０が設けられている。
【００２１】
図２に示すように、例えばｐ形のシリコンより成る半導体基板１０には、ｐ形ウェル２２とｎ形ウェル２４とが形成されている。ｎ形ウェル２４の紙面上下方向の長さは、ｐ形ウェルの紙面上下方向の長さより長く設定されている。ｎ形ウェル２４の紙面上下方向の長さをこのように長く設定しているのは、設計ルールを満たすようにするためである。
【００２２】
図３乃至図５に示すように、ｐ形ウェル２２及びｎ形ウェル２４が形成された半導体基板１０には、素子領域２６ａ〜２６ｄを画定する素子分離領域２８が形成されている。
【００２３】
半導体基板１０上には、ゲート絶縁膜３０を介して、例えばポリシリコンより成るゲート配線３２ａ〜３２ｄが形成されている。ゲート配線３２ａは、ほぼ直線状に形成されている。ゲート配線３２ｂは、ゲート配線３２ａとほぼ平行に形成されている。ゲート配線３２ｂは、ゲート配線３２ａに対して、紙面右方向にずらした位置に配されている。ゲート配線３２ｃは、ゲート配線３２ａとほぼ平行に形成されている。ゲート配線３２ｃは、ゲート配線３２ａに対して、紙面左方向にずらした位置に配されている。ゲート配線３２ｃの中心線は、ゲート配線３２ｂの中心線と一致している。ゲート配線３２ｄは、ゲート配線３２ｂとほぼ平行に形成されている。ゲート配線３２ｄは、ゲート配線３２ｂに対して、紙面右方向にずらした位置に配されている。ゲート配線３２ｄの中心線は、ゲート配線３２ａの中心線と一致している。
【００２４】
図７に示すように、メモリセルが形成されているメモリセル領域２９の周縁部には、ゲート配線３２ａとほぼ平行にダミーパターン３２ｅが形成されている。また、メモリセル領域２９の周縁部には、ゲート配線３２ｄとほぼ平行にダミーパターン３２ｆが形成されている。ダミーパターン３２ｅ、３２ｆは、ゲート配線３２ａ〜３２ｄと同一導電膜により構成されている。
【００２５】
ゲート配線３２ａ、３２ｄとほぼ平行にダミーパターン３２ｅ、３２ｆを形成するのは、以下のような理由によるものである。即ち、ゲート配線３２ａ〜３２ｄを形成するための配線パターンを単にフォトレジスト膜に露光した場合には、メモリセル領域２９の周縁部に位置する配線パターンと、メモリセル領域２９の内部に位置する配線パターンとで露光量に大きな差が生じてしまう。そうすると、メモリセル領域２９の周縁部に位置する配線パターンの太さと、メモリセル領域２９の内部に位置する配線パターンの太さとが異なってしまい、トランジスタの電気的特性にバラツキが生じてしまう。
【００２６】
本実施形態では、メモリセル領域２９の周縁部にダミーパターン３２ｅ、３２ｆを形成しているため、メモリセル領域２９の周縁部に位置する配線パターンの太さと、メモリセル領域２９の内部に位置する配線パターンの太さとが異なってしまうのを防止することができる。従って、本実施形態によれば、トランジスタの電気的特性にバラツキが生じるのを防止することができる。
【００２７】
なお、ここでは、ゲート配線３２ａ、３２ｄがメモリセル領域２９の周縁部に位置するため、ゲート配線３２ａ及びゲート配線３２ｄに沿うようにダミーパターン３２ｅ、３２ｆを形成したが、ゲート配線３２ｂ、３２ｃがメモリセル領域２９の周縁部に位置する場合には、ゲート配線３２ｂ、３２ｃに沿うようにダミーパターンを形成するようにすればよい。
【００２８】
ゲート配線３２ａ〜３２ｄの側壁部分には、サイドウォール絶縁膜３３が形成されている。
【００２９】
ゲート配線３２ａは、素子領域２６ａ、２６ｂに交差するように形成されている。ゲート配線３２ａは、ロードトランジスタＬ１のゲート電極とドライバトランジスタＤ１のゲート電極とを含むものであり、ロードトランジスタＬ１のゲート電極とドライバトランジスタＤ１のゲート電極とを共通に接続するものである。ゲート配線３２ａは、素子領域２６ｃに形成されたロードトランジスタＬ２のソース／ドレイン拡散層３８の近傍まで延在している。
【００３０】
図７に示すように、ゲート配線３２ａの両側の素子領域２６ａ内には、ソース／ドレイン拡散層３４、３５が形成されている。ゲート電極３２ａとソース／ドレイン拡散層３４、３５とによりロードトランジスタＬ１が構成されている。
【００３１】
ゲート配線３２ａの両側の素子領域２６ｂには、ソース／ドレイン拡散層３６、３７が形成されている。ゲート電極３２ａとソース／ドレイン拡散層３６、３７とによりドライバトランジスタＤ１が構成されている。
【００３２】
ゲート配線３２ｂは、素子領域２６ｃ、２６ｄに交差するように形成されている。ゲート配線３２ｂは、ロードトランジスタＬ２のゲート電極とドライバトランジスタＤ２のゲート電極とを含むものであり、ロードトランジスタＬ２のゲート電極とドライバトランジスタＤ２のゲート電極とを共通に接続するものである。ゲート配線３２ｂは、素子領域２６ａに形成されたロードトランジスタＬ１のソース／ドレイン拡散層３５の近傍まで延在している。
【００３３】
ゲート配線３２ｂの両側の素子領域２６ｃ内には、ソース／ドレイン拡散層３８、３９が形成されている。ゲート電極３２ｂとソース／ドレイン拡散層３８、３９とによりロードトランジスタＬ２が構成されている。
【００３４】
ゲート配線３２ｂの両側の素子領域２６ｄ内には、ソース／ドレイン拡散層４０、４１が形成されている。ゲート電極３２ｂとソース／ドレイン拡散層４０、４１とによりドライバトランジスタＤ２が構成されている。
【００３５】
ゲート配線３２ｃは、素子領域２６ｂに交差するように形成されている。ゲート配線３２ｃは、トランスファトランジスタＴ１のゲート電極を含むものであり、互いに隣接するメモリセル内に形成されたトランスファトランジスタＴ１のゲート電極を共通に接続するものである。
【００３６】
ゲート配線３２ｃの両側の素子領域２６ｂ内には、ソース／ドレイン拡散層３７、４２が形成されている。ゲート電極３２ｃとソース／ドレイン拡散層３７、４２とによりトランスファトランジスタＴ１が構成されている。トランスファトランジスタＴ１のソース／ドレイン拡散層３７とドライバトランジスタＤ１のソース／ドレイン拡散層３７とは、共通のソース／ドレイン拡散層３７により構成されている。
【００３７】
ゲート配線３２ｄは、素子領域２６ｄに交差するように形成されている。ゲート配線３２ｄは、トランスファトランジスタＴ２のゲート電極を含むものであり、互いに隣接するメモリセル内に形成されたトランスファトランジスタＴ２のゲート電極を共通に接続するものである。
【００３８】
ゲート電極３２ｄの両側の素子領域２６ｄ内には、ソース／ドレイン拡散層４０、４３が形成されている。ゲート電極３２ｄとソース／ドレイン拡散層４０、４３とによりトランスファトランジスタＴ２が構成されている。トランスファトランジスタＴ２のソース／ドレイン拡散層４０とドライバトランジスタＤ２のソース／ドレイン拡散層４０とは、共通のソース／ドレイン拡散層４０により構成されている。
【００３９】
ゲート配線３２ａ〜３２ｄ上及びソース／ドレイン拡散層３４〜４３上には、例えばコバルトシリサイド（ＣｏＳｉ２）より成るシリサイド膜４４ａ、４４ｂが形成されている。ソース／ドレイン拡散層３４〜４３上に形成されたシリサイド膜４４ｂは、ソース／ドレイン電極を構成している。
【００４０】
図２に示すように、ロードトランジスタＬ１とロードトランジスタＬ２とは、点対称に形成されている。また、ドライバトランジスタＤ１とドライバトランジスタＤ２とは、点対称に形成されている。また、トランスファトランジスタＴ１とトランスファトランジスタＴ２とは、点対称に配されている。このようなレイアウトのメモリセルは、シンメトリセル（Symmetry Cell）と称される。
【００４１】
トランジスタＬ１、Ｌ２、Ｄ１、Ｄ２、Ｔ１、Ｔ２が形成された半導体基板１０上には、層間絶縁膜４６が形成されている。
【００４２】
層間絶縁膜４６には、ソース／ドレイン拡散層３４〜４３又はゲート電極３２ａ〜３２ｄに達するコンタクトホール４８ａ、４８ｂが形成されている。
【００４３】
ゲート配線３２ａと素子領域２６ｃとが交差している部分には、ゲート配線３２ａとソース／ドレイン拡散層３８とを一体的に露出するコンタクトホール４８ｂが形成されている。
【００４４】
ゲート配線３２ｂと素子領域２６ａとが交差している部分には、ゲート配線３２ｂとソース／ドレイン拡散層３５とを一体的に露出するコンタクトホール４８ｃが形成されている。
【００４５】
コンタクトホール４８ａ〜４８ｃの内壁には、バリア膜４７が形成されている。内壁にバリア膜４７が形成されたコンタクトホール４８ａ〜４８ｃ内には、タングステン膜４９が埋め込まれている。バリア膜４７とタングステン膜４９とにより、導体プラグ５０ａ〜５０ｃが構成されている。
【００４６】
図５に示すように、導体プラグ５０ｂは、ゲート配線３２ａとソース／ドレイン拡散層３８とに接している。即ち、ゲート配線３２ａとソース／ドレイン拡散層３８とは、配線を介すことなく、導体プラグ５０ｂのみにより接続されている。ゲート配線３２ａとソース／ドレイン拡散層３８とが導体プラグ５０ｂのみにより接続されているため、メモリセル領域の縮小に寄与することができる。
【００４７】
また、導体プラグ５０ｃは、ゲート配線３２ｂとソース／ドレイン拡散層３５に接している。即ち、ゲート配線３２ｂとソース／ドレイン拡散層３５とは、配線を介すことなく、導体プラグ５０ｃのみにより接続されている。ゲート配線３２ｂとソース／ドレイン拡散層３５とが導体プラグ５０ｃのみにより接続されているため、メモリセル領域の縮小に寄与することができる。
【００４８】
層間絶縁膜４６上には、複数の配線５２が形成されている。
【００４９】
図９に示すように、ロードトランジスタＬ１のソース／ドレイン拡散層３４及びロードトランジスタＬ２のソース／ドレイン拡散層３９は、導体プラグ５０ａ及び配線５２を介して、電源電圧Ｖｄｄに電気的に接続される。
【００５０】
ドライバトランジスタＤ１のソース／ドレイン拡散層３６及びドライバトランジスタＤ
２のソース／ドレイン拡散層４１は、導体プラグ５０ａ及び配線５２を介して、接地電圧Ｖｓｓに電気的に接続される。
【００５１】
ゲート配線３２ｃ及びゲート配線３２ｄは、導体プラグ５０ａ及び配線５２を介して、ワード線ＷＬに電気的に接続される。
【００５２】
トランスファトランジスタＴ１のソース／ドレイン拡散層４２及びトランスファトランジスタＴ２のソース／ドレイン拡散層４３は、導体プラグ５０ａ及び配線５２を介して、ビット線ＢＬに電気的に接続される。
【００５３】
ロードトランジスタＬ１とドライバトランジスタＤ１とによりインバータ５４ａが構成されている。ロードトランジスタＬ２とドライバトランジスタＤ２とによりインバータ５４ｂが構成されている。インバータ５４ａとインバータ５４ｂとによりフリップフロップ回路５６が構成されている。フリップフロップ回路５６は、ビット線ＢＬ及びワード線ＷＬに接続されたトランスファトランジスタＴ１、Ｔ２により制御される。ロードトランジスタＬ１、Ｌ２とドライバトランジスタＤ１、Ｄ２と、トランスファトランジスタＴ１、Ｔ２とにより、メモリセル（ＳＲＡＭセル）５８が構成されている。
【００５４】
図６に示すように、メモリセル５８が複数形成されたメモリセル領域２９に隣接して、周辺回路領域３１が配されている。
【００５５】
周辺回路領域３１には、ｎ形ウェル（図示せず）及びｐ形ウェル（図示せず）が形成されている。
【００５６】
ｎ形ウェル及びｐ形ウェルが形成された半導体基板１０には、素子領域２６ｅ、２６ｆを画定する素子分離領域２８が形成されている。
【００５７】
ゲート配線３２ａは、周辺回路領域３１の素子領域２６ｅ、２６ｆまで延在している。周辺回路領域３１の素子領域２６ｅ、２６ｆまで延在したゲート配線３２ａは、周辺回路用トランジスタのゲート電極を構成している。換言すれば、ロードトランジスタＬ１のゲート電極とドライバトランジスタＤ１のゲート電極と周辺回路用トランジスタのゲート電極とが、共通のゲート配線３２ａにより接続されている。
【００５８】
周辺回路領域３１まで延在しているゲート配線３２ａとゲート配線３２ｄとの間隔ｄ２は、ゲート配線３２ｂとゲート配線３２ｃとの間隔ｄ１とほぼ同じ、又はより広くなっている。設計データ上又はレチクル上においては、周辺回路領域３１まで延在しているゲート配線３２ａとゲート配線３２ｄとの間隔ｄ２は、ゲート配線３２ｂとゲート配線３２ｃとの間隔ｄ１より広く設定されている。
【００５９】
周辺回路領域３１まで延在しているゲート配線３２ａとゲート配線３２ｄとの間隔ｄ２と、ゲート配線３２ｂとゲート配線３２ｃとの間隔ｄ１とを、上記のように設定しているのは、以下のような理由によるものである。
【００６０】
集積度を向上すべく一般的な設計基準より小さい間隔でゲート配線３２を配するメモリセル５８においては、フォトレジスト膜にパターンを露光する際に生ずるパターンの後退を考慮して、ゲート配線３２の間隔を設定することが重要である。なお、フォトレジスト膜にパターンを露光する際にパターンの後退が生ずるのは、回折光の影響等によるものである。
【００６１】
ゲート配線３２ｂとゲート配線３２ｃとは、先端部が互いに近接するように配されるため、ゲート配線３２ｂを形成するためのパターンとゲート配線３２ｃを形成するためのパターンは、いずれも先端部がある程度後退する。そして、ゲート配線３２ｂの先端部とゲート配線３２ｃの先端部は、いずれも先細りとなる。十分な位置ずれマージンを確保しつつ、導体プラグ５０ｃとゲート配線３２ｂとを十分な接触面積で接続するためには、ゲート配線３２ｂのうちの素子分離領域２８上に存在する部分の長さを比較的長く設定する必要がある。また、良好な電気的特性を有するトランスファトランジスタＴ１を形成するためには、ゲート配線３２ｃのうちの素子分離領域２８上に存在する部分の長さを比較的長く設定する必要がある。このため、ゲート配線３２ｂを形成するためのパターンとゲート配線３２ｃを形成するためのパターンとの間隔は、比較的狭く設定することが好ましい。なお、ゲート配線３２ｂを形成するためのパターンとゲート配線３２ｃを形成するためのパターンとは、いずれも先端部がある程度後退するため、ゲート配線３２ｂを形成するためのパターンとゲート配線３２ｃを形成するためのパターンとの間隔ｄ１を設計データ上やレチクル上において比較的狭く設定したとしても、ゲート配線３２ｂとゲート配線３２ｃとが短絡してしまうことはない。
【００６２】
一方、周辺回路領域３１まで延在しているゲート配線３２ａとゲート配線３２ｄについては、ゲート配線３２ａの角部とゲート配線３２ｄの先端部とが互いに近接する。ゲート配線３２ｄを形成するためのパターンは露光の際にある程度後退するものの、ゲート配線３２ａの角部は露光の際に殆ど後退しない。このため、ゲート配線３２ａを形成するためのパターンとゲート配線３２ｄを形成するためのパターンとの間隔を比較的狭く設定した場合には、ゲート配線３２ａとゲート配線３２ｄとが短絡してしまう虞がある。そこで、本実施形態では、周辺回路領域３１まで延在しているゲート配線３２ａとゲート配線３２ｄとの間隔ｄ２については、設計データ上やレチクル上において比較的広く設定している。なお、ゲート配線３２ａの角部についてはパターンの後退が殆ど生じないため、ゲート配線３２ａとゲート配線３２ｄとの間隔ｄ２を比較的広く設定した場合であっても、ゲート配線３２ａと導体プラグ５０ｂとの十分な接触面積で接続することが可能である。
【００６３】
このような理由により、周辺回路領域３１まで延在しているゲート配線３２ａとゲート配線３２ｄとの間隔ｄ２は、設計データ上やレチクル上において、ゲート配線３２ｂとゲート配線３２ｃとの間隔ｄ１より広く設定されている。周辺回路領域３１まで延在しているゲート配線３２ａとゲート配線３２ｄとの間隔ｄ２が、設計データ上やレチクル上において、ゲート配線３２ｂとゲート配線３２ｃとの間隔ｄ１より広く設定されているため、実際に形成される半導体装置においては、周辺回路領域３１まで延在しているゲート配線３２ａとゲート配線３２ｄとの間隔ｄ２は、ゲート配線３２ｂとゲート配線３２ｃとの間隔ｄ１とほぼ同じ、又はより広くなる。
【００６４】
周辺回路領域３１まで延在しているゲート電極３２ａの両側の素子領域２６ｅ、２６ｆには、ソース／ドレイン拡散層５４、５５が形成されている。ゲート電極３２ａとソース／ドレイン拡散層５４、５５とにより、周辺回路用トランジスタＳ１、Ｓ２が構成されている。
【００６５】
周辺回路用トランジスタＳ１、Ｓ２が形成された半導体基板１０上には、層間絶縁膜４６が形成されている。
【００６６】
層間絶縁膜４６には、ソース／ドレイン拡散層５４、５５に達するコンタクトホール４８ｃが形成されている。
【００６７】
コンタクトホール４８ｃ内には、導体プラグ５０ｄが埋め込まれている。
【００６８】
導体プラグ５０ｄが埋め込まれた層間絶縁膜４６上には、導体プラグ５０ｄに接続された配線５２ａが形成されている。
【００６９】
こうして本実施形態による半導体装置の論理回路ブロックが構成されている。
【００７０】
なお、スイッチマトリクス１８内のメモリセル（ＳＲＡＭセル）も、図２乃至図９を用いて上述したメモリセル５８と同様に構成されている。
【００７１】
こうして本実施形態による半導体装置が構成されている。
【００７２】
本実施形態による半導体装置は、論理ブロック内やスイッチマトリクス内のメモリセル５８が６つのトランジスタから成るＳＲＡＭセルにより構成されており、ロードトランジスタＬ１のゲート電極とドライバトランジスタＤ１のゲート電極とを含むゲート配線３２ａが、ロードトランジスタＬ２のソース／ドレイン拡散層３８の近傍に達するように直線状に形成されており、ロードトランジスタＬ２のゲート電極とドライバトランジスタＤ２のゲート電極とを含むゲート配線３２ｂが、ロードトランジスタＬ１のソース／ドレイン拡散層３５の近傍に達するように直線状に形成されており、トランスファトランジスタＴ１のゲート電極を含むゲート配線３２ｃが、ゲート配線３２ｂの延長線上に位置しており、トランスファトランジスタＴ２のゲート電極を含むゲート配線３２ｄがゲート配線３２ａの延長線上に位置しており、ゲート配線３２ａとロードトランジスタＬ２のソース／ドレイン拡散層３８とが導体プラグ５０ｂのみにより接続されており、ゲート配線３２ｂとロードトランジスタＬ１のソース／ドレイン拡散層３５とが導体プラグ５０ｃのみにより接続されており、トランスファトランジスタＴ１のソース／ドレイン拡散層３７とドライバトランジスタＤ１のソース／ドレイン拡散層３７とが、共通のソース／ドレイン拡散層３７により構成されており、トランスファトランジスタＴ２のソース／ドレイン拡散層４０とドライバトランジスタＤ２のソース／ドレイン拡散層４０とが、共通のソース／ドレイン拡散層４０により構成されていることに主な特徴がある。
【００７３】
本実施形態によれば、ＳＲＡＭセル５８をこのようなレイアウトにしているため、ＳＲＡＭセル５８を形成するのに要する面積を極めて小さくすることができる。そして、本実施形態では、このようなレイアウトのＳＲＡＭセル５８を、論理ブロックのメモリセルやスイッチマトリクスのメモリセルとして用いているため、論理ブロックやスイッチマトリクスを形成するために要する面積を小さくすることができる。従って、本実施形態によれば、半導体装置の小型化、高集積化、大容量化等に寄与することができる。
【００７４】
図２に示すように、紙面左右方向におけるＳＲＡＭセル５８の長さＸ２は、例えば１．４７μｍ程度に設定されている。上述したように、図２０に示すＳＲＡＭセル１５８の紙面左右方向の長さＸ１は、１．４７μｍ程度である。従って、本実施形態による半導体装置のＳＲＡＭセル５８の紙面左右方向における長さＸ２は、図２０に示すＳＲＡＭセル１５８の紙面左右方向における長さＸ１とほぼ等しくなっている。
【００７５】
一方、図２の紙面上下方向におけるＳＲＡＭセル５８の長さＹ２は、０．６６５μｍ程度となる。上述したように、図２０に示すＳＲＡＭセル１５８の紙面上下方向の長さＹ２は、０．６６５μｍ程度である。従って、本実施形態による半導体装置のＳＲＡＭセル５８の紙面上下方向における長さＹ２は、図２０に示すＳＲＡＭセル１５８の紙面上下方向における長さＹ２の０．４倍程度まで小さくなっている。
【００７６】
図１０は、提案されている半導体装置と本実施形態による半導体装置とを比較した平面図である。図１０の紙面左側は、提案されている半導体装置の場合を示している。図１０の紙面右側は、本実施形態による半導体装置の場合を示している。
【００７７】
図１０に示すように、提案されている半導体装置の論理ブロックには、メモリセル領域１２９と周辺回路領域１３１とが交互に設けられている。また、本実施形態による半導体装置の論理ブロック１２には、メモリセル領域２９と周辺回路領域３１とが交互に設けられている。
【００７８】
本実施形態による半導体装置のメモリセル領域２９の紙面上下方向の長さｄ２は、提案されている半導体装置のメモリセル領域１２９の紙面上下方向の長さｄ１の０．４倍程度となっている。
【００７９】
本実施形態による半導体装置の論理ブロック１２の紙面上下方向の長さｄ４は、提案されている半導体装置の論理ブロックの紙面上下方向の長さｄ３の０．８２倍程度となっている。即ち、本実施形態による半導体装置では、提案されている半導体装置と比較して、論理ブロック１２の面積を１８％程度縮小することが可能となる。
【００８０】
半導体チップ１０の面積のうちの論理ブロック１２が占める面積は、４０％程度であるため、全体としては７％程度の小型化を図ることが可能となる。
【００８１】
なお、ここでは、メモリセル領域２９内にメモリセル５８を紙面上下方向に２行に亘って形成する場合を例に説明したが、メモリセル領域内にメモリセルを１行しか形成しない場合には、ｎ形ウェル２４の紙面上下方向の長さが短くなりすぎるため、設計ルールを満たし得ない。従って、メモリセル領域内にメモリセルを１行しか形成しない場合には、提案されている半導体装置のメモリセル１５８を部分的に用いることが望ましい。図２０に示す提案されている半導体装置のメモリセル１５８では、ｎ形ウェル１２４が図２０の紙面左右方向に形成されているため、設計ルールを満たすことができる。
【００８２】
図１１は、本実施形態による半導体装置の変形例を示す概念図である。
【００８３】
図１１に示すように、論理ブロック１２内にはメモリセル領域２９、１３４と周辺回路領域３１とが配されている。メモリセル領域２９内には、メモリセル５８が紙面上下方向に２行に亘って形成されている。メモリセル領域１２９内には、メモリセル１５８が１行のみ形成されている。
【００８４】
このように、提案されている半導体装置のメモリセル１５８を部分的に用いるようにしてもよい。
【００８５】
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法を図１２乃至図１９を用いて説明する。図１２乃至図１９は、本実施形態による半導体装置の製造方法を示す工程断面図である。図１２乃至図１９の紙面左側は、図２のＡ−Ａ′線断面に対応しており、図１２乃至図１９の紙面右側は、図２のＣ−Ｃ′線断面に対応している。
【００８６】
まず、例えばｐ形のシリコンより成る半導体基板１０を用意する。
【００８７】
次に、半導体基板１０の全面に、例えば熱酸化法により、膜厚１０ｎｍのシリコン酸化膜６０を形成する。
【００８８】
次に、全面に、例えばＣＶＤ法により、膜厚１００ｎｍのシリコン窒化膜６２を形成する。
【００８９】
次に、フォトリソグラフィ技術により、シリコン窒化膜６２及びシリコン酸化膜６０をパターニングする。
【００９０】
次に、シリコン窒化膜６２をマスクとして、半導体基板１０をエッチングする。これにより、半導体基板１０に、トレンチ６４が形成される。トレンチ６４の深さは、半導体基板１０の表面から３００ｎｍ程度とする。
【００９１】
次に、図１３に示すように、例えば熱ＣＶＤ法により、膜厚５００ｎｍのシリコン酸化膜２８を形成する。
【００９２】
次に、図１４に示すように、例えばＣＭＰ法により、シリコン窒化膜６２の表面が露出するまでシリコン酸化膜２８の表面を研磨する。この際、シリコン窒化膜６２が、研磨を行う際におけるストッパ膜として機能する。こうして、トレンチ６４内に、シリコン酸化膜２８より成る素子分離領域が埋め込まれる。こうして、素子分離領域２８により、素子領域が画定される。
【００９３】
次に、例えば１０００℃、３０秒の熱処理を行う。この熱処理は、トレンチ内に埋め込んだシリコン酸化膜を緻密化するためのものである。
【００９４】
次に、図１５に示すように、例えばウエットエッチングにより、素子領域上に残っているシリコン窒化膜６２及びシリコン酸化膜６０を除去する。シリコン窒化膜６２をエッチング除去する際には、例えばリン酸を用いる。シリコン酸化膜６０をエッチング除去する際には、例えばフッ酸を用いる。
【００９５】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【００９６】
次に、フォトレジスト膜に、ｐ形ウェル２２を形成する領域を露出する開口部（図示せず）を形成する。
【００９７】
次に、例えばイオン注入法により、フォトレジスト膜をマスクとして、ｐ形のドーパント不純物を導入する。こうして、ｐ形ウェル２２が形成される。この後、フォトレジスト膜を剥離する。
【００９８】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【００９９】
次に、フォトレジスト膜に、ｎ形ウェル２４を形成する領域を露出する開口部（図示せず）を形成する。
【０１００】
次に、例えばイオン注入法により、フォトレジスト膜をマスクとして、ｎ形のドーパント不純物を導入する。こうして、ｎ形ウェル２４が形成される。この後、フォトレジスト膜を剥離する。
【０１０１】
次に、全面に、例えばスピンコート法により、フォトレジスト膜を形成する。
【０１０２】
次に、フォトレジスト膜に、素子領域を露出する開口部を形成する。
【０１０３】
次に、フォトレジスト膜をマスクとして、ｐ形のドーパント不純物を導入する。これにより、素子領域２６ｂ、２６ｄにチャネルドープ層（図示せず）が形成される。チャネルドープ層は、閾値電圧を制御するためのものである。この後、フォトレジスト膜を剥離する。
【０１０４】
次に、全面に、例えばスピンコート法により、フォトレジスト膜を形成する。
【０１０５】
次に、フォトレジスト膜に、素子領域を露出する開口部を形成する。
【０１０６】
次に、フォトレジスト膜をマスクとして、ｎ形のドーパント不純物を導入する。これにより、素子領域２６ａ、２６ｂにチャネルドープ層（図示せず）が形成される。この後、フォトレジスト膜を剥離する。
【０１０７】
次に、図１６に示すように、例えば熱酸化法により、膜厚２ｎｍのゲート絶縁膜３０を形成する。
【０１０８】
次に、例えばＣＶＤ法により、膜厚１５０ｎｍのポリシリコン膜３２を形成する。ポリシリコン膜３２は、ゲート配線３２ａ〜３２ｄとダミーパターン３２ｅ、３２ｆとを形成するためのものである。
【０１０９】
次に、フォトリソグラフィ技術を用い、ポリシリコン膜３２をパターニングする。これにより、ゲート配線３２ａ〜３２ｄとダミーパターン３２ｅ、３２ｆとが形成される。
【０１１０】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【０１１１】
次に、フォトレジスト膜に、素子領域２６ｂ、２６ｄを露出する開口部を形成する。
【０１１２】
次に、例えばイオン注入法により、フォトレジスト膜及びゲート配線３２ａ〜３２ｄをマスクとして、ｎ形のドーパント不純物を導入する。ｎ形のドーパント不純物としては砒素（Ａｓ＋）を用いる。イオン注入条件は、例えば、加速電圧を３ｋｅＶ、ドーズ量を１×１０１４ｃｍ−２とする。これにより、ｎ形の低濃度拡散層（図示せず）が形成される。この後、フォトレジスト膜を剥離する。
【０１１３】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【０１１４】
次に、フォトレジスト膜に、素子領域２６ａ、２６ｃを露出する開口部を形成する。
【０１１５】
次に、例えばイオン注入法により、フォトレジスト膜及びゲート配線３２ａ、３２ｂをマスクとして、ｐ形のドーパント不純物を導入する。ｐ形のドーパント不純物としてはボロン（Ｂ＋）を用いる。イオン注入条件は、例えば、加速電圧を０．５ｋｅＶ、ドーズ量を１×１０１５ｃｍ−２とする。これにより、ｐ形の低濃度拡散層３８ａ、３９ａが形成される。この後、フォトレジスト膜を剥離する。
【０１１６】
次に、全面に、例えばＣＶＤ法により、膜厚１００ｎｍのシリコン酸化膜３３を形成する。
【０１１７】
次に、シリコン酸化膜３３を異方性エッチングする。これにより、ゲート配線の側壁部分に、シリコン酸化膜３３より成るサイドウォール絶縁膜が形成される。
【０１１８】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【０１１９】
次に、フォトレジスト膜に、素子領域２６ｂ、２６ｄを露出する開口部を形成する。
【０１２０】
次に、例えばイオン注入法により、フォトレジスト膜及びゲート配線３２ａ〜３２ｄをマスクとして、ｎ形のドーパント不純物を導入する。ｎ形のドーパント不純物としては燐（Ｐ＋）を用いる。イオン注入条件は、例えば、加速電圧を１０ｋｅＶ、ドーズ量を２×１０１５ｃｍ−２とする。これにより、ｎ形の高濃度拡散層（図示せず）が形成される。ｎ形の低濃度拡散層とｎ形高濃度拡散層とにより、ＬＤＤ構造のｎ形のソース／ドレイン拡散層３６、３７、４０〜４３が構成される。この後、フォトレジスト膜を剥離する。
【０１２１】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【０１２２】
次に、フォトレジスト膜に、素子領域２６ａ、２６ｃを露出する開口部を形成する。
【０１２３】
次に、例えばイオン注入法により、フォトレジスト膜及びゲート配線３２ａ、３２ｂをマスクとして、ｐ形のドーパント不純物を導入する。ｐ形のドーパント不純物としてはボロン（Ｂ＋）を用いる。イオン注入条件は、例えば、加速電圧を５ｋｅＶ、ドーズ量を２×１０１５ｃｍ−２とする。これにより、ｐ形の高濃度拡散層３８ｂ、３９ｂが形成される。ｐ形の低濃度拡散層とｐ形の高濃度拡散層とにより、ＬＤＤ構造のｐ形のソース／ドレイン拡散層３４、３５、３８、３９が構成される。この後、フォトレジスト膜を剥離する（図１７参照）。
【０１２４】
次に、例えば１０００℃、３秒の熱処理を行う。この熱処理は、ソース／ドレイン拡散層３４〜４３に導入されたドーパント不純物を活性化するためのものである。
【０１２５】
次に、全面に、例えばスパッタ法により、膜厚１０ｎｍのコバルト膜を形成する。
【０１２６】
次に、ＣｏとＳｉとを反応させるための熱処理を行う。これにより、ソース／ドレイン拡散層３４〜４３の露出した表面に、コバルトシリサイドより成るシリサイド膜４４ｂが形成される。また、ゲート配線３２ａ〜３２ｄの露出した表面に、コバルトシリサイドより成るシリサイド膜４４ａが形成される（図１８参照）。この後、未反応のコバルト膜を除去する。
【０１２７】
次に、図１９に示すように、全面に、例えばＣＶＤ法により、膜厚７００ｎｍのシリコン酸化膜より成る層間絶縁膜４６を形成する。
【０１２８】
次に、例えばＣＭＰ法により、層間絶縁膜４６の表面を研磨する。これにより、層間絶縁膜４６の表面が平坦化される。
【０１２９】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【０１３０】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜に開口部（図示せず）を形成する。開口部は、コンタクトホール４８ａ〜４８ｄを形成するためのものである。
【０１３１】
次に、フォトレジスト膜をマスクとして、層間絶縁膜４６をエッチングする。これにより、層間絶縁膜４６に、コンタクトホール４８ａ〜４８ｄが形成される。
【０１３２】
次に、例えばスパッタ法により、膜厚１０ｎｍのＴｉ膜と、膜厚２０ｎｍのＴｉＮ膜とを順次形成する。これにより、Ｔｉ膜とＴｉＮ膜とからなるバリア膜４７が形成される。
【０１３３】
次に、例えばＣＶＤ法により、膜厚３００ｎｍのタングステン膜４９を形成する。
【０１３４】
次に、例えばＣＭＰ法により、層間絶縁膜４６の表面が露出するまで、タングステン膜４９及びバリア膜４７を研磨する。こうして、コンタクトホール４８ａ〜４８ｄ内に導体プラグ５０ａ〜５０ｄが埋め込まれる。
【０１３５】
この後、層間絶縁膜４６上に配線５２（図２参照）を形成する。
【０１３６】
こうして、本実施形態による半導体装置が製造される。
【０１３７】
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
【０１３８】
例えば、上記実施形態では、ＦＰＧＡを例に説明したが、本発明の原理は、ＦＰＧＡに限定されるものではなく、他のあらゆる半導体装置に適用することが可能である。
【０１３９】
また、上記実施形態では、メモリセル領域内にメモリセルを２行形成する場合を例に説明したが、メモリセル領域内にメモリセルを３行以上形成するようにしてもよい。
【図面の簡単な説明】
【０１４０】
【図１】本発明の一実施形態による半導体装置の全体構成を示す概念図である。
【図２】本発明の一実施形態による半導体装置を示す平面図（その１）である。
【図３】本発明の一実施形態による半導体装置を示す断面図（その１）である。
【図４】本発明の一実施形態による半導体装置を示す断面図（その２）である。
【図５】本発明の一実施形態による半導体装置を示す断面図（その３）である。
【図６】本発明の一実施形態による半導体装置を示す平面図（その２）である。
【図７】本発明の一実施形態による半導体装置を示す平面図（その３）である。
【図８】本発明の一実施形態による半導体装置を示す平面図（その４）である。
【図９】本発明の一実施形態による半導体装置を示す回路図である。
【図１０】本発明の一実施形態による半導体装置の論理ブロックのレイアウトを示す概念図である。
【図１１】本発明の一実施形態による半導体装置の変形例を示す概念図である。
【図１２】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図１３】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図１４】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図１５】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図１６】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図１７】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図１８】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【図１９】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その８）である。
【図２０】提案されている半導体装置のＳＲＡＭセルを示す平面図である。
【符号の説明】
【０１４１】
１０…半導体チップ、半導体基板
１２…論理ブロック
１４…配線領域
１６…配線
１８…スイッチマトリクス
２０…リード
２２…ｐ形ウェル
２４…ｎ形ウェル
２６…素子領域
２８…素子分離領域
２９…メモリセル領域
３０…ゲート絶縁膜
３１…周辺回路領域
３２ａ〜３２ｄ…ゲート配線
３２ｅ、３２ｆ…ダミーパターン
３３…サイドウォール絶縁膜
３４〜４３…ソース／ドレイン拡散層
４４…シリサイド膜
４６…層間絶縁膜
４８…コンタクトホール
５０…導体プラグ
５２…配線
５４…インバータ
５６…フリップフロップ回路
５８…メモリセル
６０…シリコン酸化膜
６２…シリコン窒化膜
６４…トレンチ
１２２…ｐ形ウェル
１２４…ｎ形ウェル
１２６…素子領域
１２８…素子分離領域
１２９…メモリセル領域
１３１…周辺回路領域
１３２…ゲート配線
１３４〜１４３…ソース／ドレイン拡散層
１５０…導体プラグ
Ｌ１、Ｌ２…ロードトランジスタ
Ｄ１、Ｄ２…ドライバトランジスタ
Ｔ１、Ｔ２…トランスファトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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