(57)【要約】【課題】  イオン注入工程と酸化膜除去工程を統合することでフォトリソグラフィ処理の回数を減らす。【解決手段】  メモリセル領域１のゲート電極７および高耐圧トランジスタ３のゲート電極８の加工後に、選択ゲートトランジスタのゲート電極７の間のみをレジストパターンで開口する。ゲート電極７の下部にしきい値調整のイオン注入層４ａを形成し、酸化膜１４の剥離処理を行う。この後、窒化膜１５、ＢＰＳＧ膜１６の埋め込み平坦化処理、酸化膜１７を形成する。コンタクトホール１８、１９の開口のフォトリソグラフィ処理では、酸化膜１７、ＢＰＳＧ膜１６のエッチング、窒化膜１５のエッチング、酸化膜１４のエッチングをそれぞれ選択比を変えた条件で実施する。これにより、ダメージを与えることなくフォトリソグラフィの回数を減らすことができる。【選択図】  図１
2005327792.tif 000002
【特許請求の範囲】
【請求項１】
メモリセル領域に形成された複数のメモリセルトランジスタおよび選択ゲートトランジスタと、
周辺回路領域に形成された高耐圧トランジスタとを備え、
前記メモリセル領域の選択ゲートトランジスタは、ゲート電極下にしきい値調整用のイオン注入層が形成され、
前記高耐圧トランジスタのコンタクト領域周囲はゲート絶縁膜を残した状態に形成されていることを特徴とする半導体装置。
【請求項２】
半導体基板のメモリセル領域および周辺回路領域にそれぞれ所定膜厚のゲート絶縁膜を形成する工程と、
前記メモリセル領域および周辺回路領域にゲート電極を形成する工程と、
形成したゲート電極を覆うように酸化膜を形成する工程と、
前記メモリセル領域に形成された選択ゲートの間を開口するレジストパターンを形成する工程と、
このレジストパターンをマスクとして選択ゲート下にしきい値調整用のイオン注入処理および前記酸化膜の除去処理を実施する工程と、
前記レジストパターンを除去した後、窒化膜および層間絶縁膜を形成する工程と、
前記選択ゲートの間に形成するコンタクトホールと前記高耐圧トランジスタのコンタクトホールとを形成するためのレジストパターンを形成する工程と、
このレジストパターンをマスクとして前記層間絶縁膜、前記窒化膜、前記ゲート絶縁膜を各膜毎にエッチングする工程と
を備えたことを特徴とする半導体装置の製造方法。
【請求項３】
請求項２に記載の半導体装置の製造方法において、
前記レジストパターンをマスクとして前記層間絶縁膜、前記窒化膜、前記ゲート絶縁膜を各膜毎にエッチングする工程では、
前記層間絶縁膜をエッチングした後、前記窒化膜のエッチングを酸化膜に対して選択比の高い条件で実施し、前記ゲート絶縁膜のエッチングを窒化膜に対して選択比の高い条件で実施することを特徴とする半導体装置の製造方法。
【請求項４】
請求項２に記載の半導体装置の製造方法において、
前記ゲート絶縁膜を形成する工程では、前記メモリセル領域に薄いゲート絶縁膜、前記周辺回路領域に厚いゲート絶縁膜を形成することを特徴とする半導体装置の製造方法。
【請求項５】
請求項２に記載の半導体装置の製造方法において、
前記メモリセル領域に形成された選択ゲートの間を開口するレジストパターンをマスクとして選択ゲート下にしきい値調整用のイオン注入処理および前記酸化膜の除去処理を実施する工程では、前記ゲート酸化膜を残した状態となる条件で前記酸化膜の除去処理を実施することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセル領域および周辺回路領域のそれぞれにトランジスタを備えた構成の半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体装置の製造工程では、多数回にわたるフォトリソグラフィ処理が設けられることが一般的であるが、年々多機能微細化が進むにしたがって製造コストを少しでも低減させるために、工程を短縮することは歩留まりの向上とコスト低減との双方の点でメリットとなる。
しかし、フォトリソグラフィ処理の回数を減ずるということは、製作するフォトマスクの数を減らすことであり、マスクにより加工すべき処理工程を減らすことは、他の部分の処理工程との関係から単純には統合することができない。
【０００３】
例えば、特許文献１に示す技術では、複数ゲートのサイドウォールをマスクとして酸化物と窒化物のエッチング選択比が大きく、縦方向のエッチング速度が横方向のエッチング速度よりも大きい条件でエッチングを行うことで、ビット線コンタクトと周辺回路部のコンタクトやゲートコンタクトを同時に開口することが開示されている。これにより、別々にコンタクトホールを開口する処理に比べてフォトリソグラフィ処理が減るので、上記した効果を期待することができるものである。
【特許文献１】特願２００３−７８１７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記した特許文献１のものでは、コンタクトホールの開口に関するフォトリソグラフィ処理の統合を対象としているので、他の工程との統合をすることはまた別の課題が発生することが予想されるので簡単に行うことができない。したがって、工程上では使用するマスクのパターンが類似しているにも関わらず、処理内容が異なるために、それらのフォトリソグラフィ処理工程を統合することが難しい場合がある。
【０００５】
例えば、メモリセル領域に形成する選択ゲートのカットオフ特性向上のために、ゲート電極の下部にイオン注入を行うことでしきい値調整を行う工程と、ゲート加工後に形成した酸化膜を剥離する工程とで、両者で使用するフォトマスクのパターンが類似しているが、若干の異なる部分があるために統合することが難しい。すなわち、イオン注入用のレジストパターンを形成するためのマスクは、メモリセル領域の選択ゲート間のみを開口するものであるのに対して、酸化膜剥離のマスクパターンは、後のコンタクト窓の開口の処理工程に対応してあらかじめコンタクト部に対応する部分の酸化膜を剥離するようにしたパターンであるから、周辺回路領域のコンタクトに対応した部分も開口するように設定されている。
【０００６】
したがって、これらの工程を統合すべく、酸化膜剥離の工程のマスクパターンをそのまま用いてイオン注入処理をしようとすると、周辺回路領域のコンタクト領域にも不純物が導入されることになり、高耐圧系のトランジスタを形成する都合上、不純物濃度が高くなることで耐圧を確保することができなくなる虞がある。
また、酸化膜剥離の工程でイオン注入用のマスクパターンを用いると、今度は周辺回路部のトランジスタで酸化膜剥離が行えなくなるため、コンタクトホール形成の処理工程で、加工膜厚の違いから不具合を生ずることになる。
【０００７】
本発明は上記事情を考慮してなされたもので、その目的は、選択ゲート下のしきい値調整用のイオン注入のフォトリソグラフィ処理工程と、酸化膜剥離のフォトリソグラフィ処理工程とを統合することができる半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の半導体装置は、メモリセル領域に形成された複数のメモリセルトランジスタおよび選択ゲートトランジスタと、周辺回路領域に形成された高耐圧トランジスタとを備え、前記メモリセル領域の選択ゲートトランジスタには、ゲート電極下にしきい値調整用のイオン注入層を形成し、前記高耐圧トランジスタのコンタクト領域周囲には、ゲート絶縁膜を残した状態に形成したところに特徴を有する。
【０００９】
また、本発明の半導体装置の製造方法は、半導体基板のメモリセル領域および周辺回路領域にそれぞれ所定膜厚のゲート絶縁膜を形成する工程と、前記メモリセル領域および周辺回路領域にゲート電極を形成する工程と、形成したゲート電極を覆うように酸化膜を形成する工程と、前記メモリセル領域に形成された選択ゲートの間を開口するレジストパターンを形成する工程と、このレジストパターンをマスクとして選択ゲート下にしきい値調整用のイオン注入処理および前記酸化膜の除去処理を実施する工程と、前記レジストパターンを除去した後、窒化膜および層間絶縁膜を形成する工程と、前記選択ゲートの間に形成するコンタクトホールと前記高耐圧トランジスタのコンタクトホールとを形成するためのレジストパターンを形成する工程と、このレジストパターンをマスクとして前記層間絶縁膜、前記窒化膜、前記ゲート絶縁膜を各膜毎にエッチングする工程とを備えたところに特徴を有する。
【発明の効果】
【００１０】
上記構成を採用することにより、選択ゲート下にしきい値調整用のイオン注入処理および前記酸化膜の除去処理を実施する工程を同じレジストパターンをマスクとして実施し、コンタクトホールの形成においてレジストパターンをマスクとして前記層間絶縁膜、前記窒化膜、前記ゲート絶縁膜を各膜毎にエッチングするので、イオン注入処理のためのフォトリソグラフィ処理と酸化膜除去のためのフォトリソグラフィ処理とを統合することができ、工程数の削減とコスト低減を図ることができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明をＮＡＮＤ型フラッシュメモリに適用した場合の一実施形態について図面を参照して説明する。
図１は、ＮＡＮＤフラッシュメモリを構成しているメモリセル領域１および周辺回路領域２の部分について、コンタクト形成部分の模式的な断面図を示している。メモリセル領域１においては、隣接する選択ゲートＳＧ、ＳＧの間のコンタクトホールの形成部分を示しており、周辺回路領域２においては、高耐圧トランジスタ３のコンタクトホール部分を示している。
【００１２】
図２（ａ）、（ｂ）は、メモリセル領域１および周辺回路領域２の高耐圧トランジスタ３部分の基本的な配置を示す平面図である。図２（ａ）中、Ａ−Ａ′で示す部分の切断面が図１のメモリセル領域１に対応した断面に相当し、図２（ｂ）中、Ｂ−Ｂ′で示す部分の切断面が図１中の周辺回路領域２に対応した断面に相当している。この図２の平面図では、ゲート加工を行った後の状態で示している。図２（ａ）に示すメモリセル領域１において、図中縦方向には複数本の活性領域ＡＡが素子分離領域で分離された状態で配置形成されている。また、図中横方向にはメモリセルトランジスタを構成する所定本数のゲート電極ＷＬおよび選択ゲートトランジスタを構成する２本の選択ゲートＳＧが配置形成されている。また、図２（ｂ）には、高耐圧トランジスタ３の活性領域ＡＡおよびこの上部に形成したゲート電極ＧＣを示している。
【００１３】
図１に示す構成では、メモリセル領域の選択ゲートＳＧ間にビット線コンタクトを形成すると共に、周辺回路領域２の高耐圧トランジスタ３のコンタクトを形成し、これらに配線層を形成した状態を示している。具体的には、半導体基板であるシリコン基板４の表面にゲート絶縁膜として、メモリセル領域１には薄いゲート酸化膜５が形成され、高耐圧トランジスタ３には高耐圧に対応した厚いゲート酸化膜６が形成されている。
【００１４】
メモリセル領域１のゲート酸化膜５の上には、メモリセルトランジスタのゲート電極（図示せず）および選択ゲートＳＧのゲート電極７が形成され、周辺回路領域２のゲート酸化膜６の上には高耐圧トランジスタ３のゲート電極８が形成されている。各ゲート電極７、８は、下から多結晶シリコン膜９、ＯＮＯ（oxide-nitride-oxide）膜１０、多結晶シリコン膜１１、ＷＳｉ（タングステンシリサイド）膜１２、シリコン窒化膜１３が順次積層された構成である。
【００１５】
ゲート電極７および８の表面には、これらを覆うようにして薄い熱酸化によるシリコン酸化膜が形成されるとともに信頼性確保のためのシリコン酸化膜１４がＣＶＤにより形成されている。このシリコン酸化膜１４は、各ゲート電極７、７の上部からそれらの間のコンタクト形成部分に対応する部分が剥離されている。そして、この上部にはシリコン窒化膜１５が形成されている。
【００１６】
ゲート電極７、８のそれぞれの間の凹部を埋めるようにＢＰＳＧ膜１６が形成されており、ゲート電極７、８の上面で平坦化されている。そして、この上にはシリコン酸化膜１７がプラズマＣＶＤにより形成されている。選択ゲートのゲート電極７、７の間には自己整合型（ＳＡＣ）のコンタクトホール１８が形成されており、高耐圧トランジスタ３のゲート電極８の横にもコンタクトホール１９が形成されている。
【００１７】
各コンタクトホール１８、１９の内部は、シリコン基板４の表面が露出するようにシリコン酸化膜５、６、１４やシリコン窒化膜１５などが剥離された状態とされており、内部にはコンタクトプラグ２０が埋め込み形成されるとともに、このコンタクトプラグ２０と電気的に接続するように上部には配線層２１がパターニング形成されている。
選択ゲートのゲート電極７、７間のシリコン基板４には、後述するイオン注入処理により形成するしきいち制御のイオン注入層４ａが形成されている。このイオン注入層４ａは、ゲート電極７の下部領域まで回りこむように不純物となるイオン（例えばＢ、ＢＦ２などのイオン）が注入され、選択ゲートのしきい値が調整されるものである。また、このイオン注入層４ａの形成領域の内側部分には通常の拡散層４ｂが形成されている。この拡散層４ｂには例えばＡｓ（砒素）やＰ（リン）が不純物として導入されている。
【００１８】
上記構成においては、メモリセル領域１のビット線コンタクトに対応するコンタクトホール１８は自己整合により形成するので、ゲート電極７、７間のシリコン酸化膜１４およびシリコン窒化膜１５がシリコン基板４の表面から剥離された状態として形成されている。また、周辺回路領域２においては、高耐圧トランジスタ３のコンタクトホール１９の底面のシリコン基板４が露出された状態となっていて、コンタクトプラグ２０が電気的に接続するように形成されており、そのコンタクトホール１９の底面周囲には、ゲート酸化膜６、シリコン酸化膜１４およびシリコン窒化膜１５が残された状態に形成されている。
【００１９】
次に、上記構成の製造工程について図３ないし図１１を参照して説明する。
まず、シリコン基板４にゲート酸化膜５、６を形成し、ゲート電極７、８を形成する過程でシリコン基板４を素子分離領域（ＳＴＩ；Shallow Trench Isolation）により活性領域ＡＡに分離形成し、ゲート電極７、８を構成する多結晶シリコン膜９、ＯＮＯ膜１０、多結晶シリコン膜１１、ＷＳｉ膜１２およびシリコン窒化膜１３を積層してゲート加工を行う。
【００２０】
図２（ａ）は、シリコン基板４に活性領域ＡＡを素子分離領域によって分離形成した上に、メモリセル領域１では、メモリセルトランジスタを構成するゲート電極ＷＬのパターンと、選択ゲートトランジスタを構成する選択ゲート電極ＳＧ（７）を形成した状態を示している。図２（ｂ）は、周辺回路領域２の高耐圧トランジスタ３の活性領域ＡＡとゲート電極ＧＣ（８）の部分を示している。
【００２１】
加工されたゲート電極７、８は、後酸化工程を経て薄い熱酸化によるシリコン酸化膜が表面に形成されると共に、信頼性確保のためのシリコン酸化膜１４がＬＰ−ＣＶＤ法により形成される。また、周辺の拡散層などの形成工程を経て、続いて、図３および図４に示すように、選択ゲートトランジスタのしきい値調整のためのイオン注入処理および酸化膜剥離のためのフォトリソグラフィ処理を実施する。
【００２２】
このフォトリソグラフィ処理では、シリコン基板４の表面にレジストパターン２２ａ、２２ｂを形成する。レジストパターン２２ａは選択ゲートＳＧの間の部分が開口する開口部２３を形成したパターンとされ、高耐圧トランジスタ３においては全面をレジストが覆う形状にレジストパターン２２ｂが形成されている。図４に示しているように、レジストパターン２２ａは、選択ゲート７、７の各上面部に開口端が位置するようにパターニングされている。
【００２３】
次に、図５に示すように、レジストパターン２２ａの開口部２３を介して選択ゲート７、７の下部領域に不純物をイオン注入により導入してしきい値の調整処理を行う。このイオン注入処理では、不純物をゲート電極７の下部に導入するために、シリコン基板４を傾斜させて斜め方向にイオンを注入する。これにより、図１に示したイオン注入層４ａが形成され、メモリセルトランジスタのしきい値と異なる安定したしきい値電圧が得られるように設定することができる。また、このレジストパターン２２ａを利用して、この開口部２３に露出しているシリコン酸化膜１４を剥離する。
【００２４】
図５の状態では、シリコン酸化膜１４を剥離した状態を示している。なお、同じシリコン酸化膜でも、剥離する対象となるシリコン酸化膜１４はＣＶＤ法で成膜したものであり、ゲート酸化膜５は熱酸化により形成したものであるから、膜質の違いからエッチング速度にも差があり、シリコン酸化膜１４のみをウェットエッチング処理で除去することが可能である。
【００２５】
この後、図６に示すように、レジストパターン２２ａ，２２ｂを剥離し、全面にシリコン窒化膜１５を形成する。続いて、ゲート電極７、７、８の間を埋めるように全面に層間絶縁膜としてＢＰＳＧ膜１６を形成し、このＢＰＳＧ膜１６を平坦化するために、シリコン窒化膜１５をストッパとしてＣＭＰ（Chemical Mechanical Polishing）処理を行う。これにより、図７に示すように平坦な状態に形成される。この上面に、さらにシリコン酸化膜１７をＰ−ＣＶＤ法（プラズマＣＶＤ）などにより成膜して層間絶縁膜を形成する。
【００２６】
次に、層間絶縁膜としてのシリコン酸化膜１７およびＢＰＳＧ膜１６にコンタクトホール１８、１９を形成するためのフォトリソグラフィ処理を実施する。ここでは、図８および図９に示すように、メモリセル領域１の選択ゲート７間には自己整合型のコンタクトホール１８を形成し、高耐圧トランジスタ３にはパターニングによるコンタクトホール１９を形成する。
【００２７】
このときのメモリセル領域１のレジストパターン２４ａは、図８に示すように、選択ゲートＳＧ（７）間の活性領域ＡＡ全体が露出するように周囲が選択ゲートＳＧにかかるようにした楕円形状の開口部２５ａが形成され、周辺回路領域２の高耐圧トランジスタ３のレジストパターン２４ｂは、ゲート電極ＧＣ（８）を挟んで形成されている活性領域ＡＡの各中央部に２個の楕円形状をなす開口部２５ｂが形成されている。
【００２８】
このレジストパターン２４ａ、２４ｂを用いてコンタクトホール１８、１９を形成する。まず、レジストパターン２４ａ，２４ｂによりシリコン酸化膜１７およびＢＰＳＧ膜１６をエッチングする。ここでは、窒化膜に対する選択比の高い条件でエッチング処理を実施し、シリコン窒化膜１５をエッチングストッパとして用いることにより、図９に示すようなコンタクトホール１８、１９を形成する。
【００２９】
各コンタクトホール１８、１９の底面部にはシリコン窒化膜１５が残った状態に形成されている。次に、図１０に示すように、酸化膜に対する選択比の高い条件でシリコン窒化膜１５をエッチング処理してコンタクトホール１８、１９の底面部に残るゲート酸化膜５やシリコン酸化膜１４を露出させる。このとき、メモリセル領域１のゲート電極７、７は、ＳＡＣ方式であるからゲート電極７の側壁部が露出しているが、側壁部に形成されているシリコン窒化膜１５は、エッチング処理が異方性であることから残存するようになる。
【００３０】
なお、上記の状態では、メモリセル領域１においては、コンタクトホール１８の底面部に薄いゲート酸化膜５が残存した状態であり、高耐圧トランジスタ３のコンタクトホール１９の底面部にはシリコン酸化膜１４と厚いゲート酸化膜６とが積層された状態で残存している。
続いて、窒化膜に対する選択比の高い条件でシリコン酸化膜１４やゲート絶縁膜５、６をエッチング処理して除去し、シリコン基板４を露出させた状態にする。このエッチング処理では、シリコン窒化膜１５とゲート電極７の上部の窒化シリコン膜１３とによりゲート電極７にダメージが与えられるのを抑制することができるので、確実にコンタクトホール１８、１９を加工することができるようになる。
【００３１】
この後、コンタクトホール１８、１９内にコンタクトプラグ２０となる導体を埋め込み形成し、その上に配線導体をパターニング形成することにより図１に示すような構成を得ることができる。
さて、上述のようにして加工工程が設けられているので、これを従来相当の加工工程と比較すると次のような差がある。すなわち、従来の加工工程では、選択ゲートＳＧ（７）下部のしきい値調整のためのイオン注入処理と、シリコン酸化膜１４の剥離処理は、異なる工程で実施されていたので、本実施形態によれば、その分に相当するフォトリソグラフィ処理が１回少なくなる。
【００３２】
この場合、従来相当のシリコン酸化膜１４の剥離処理では、レジストパターンとして、図３（ｂ）中に示すように、コンタクトホール１９の形成領域を含んで開口する矩形状のパターンＰが設けられており、コンタクトホール１９の開口処理で酸化膜厚の差に起因した不具合を回避するために実施していた。このため、このレジストパターンをそのままイオン注入に利用すると、高耐圧トランジスタ３にもイオン注入されてしまい、高耐圧を必要とする特性上好ましくない状況であった。
【００３３】
また、ここで、シリコン酸化膜１４を剥離しておかないと、コンタクトホール１９の開口処理で、メモリセル領域１の選択ゲート７間の開口部の酸化膜厚との差に起因して加工マージンが低下して加工の信頼性の劣化を招く恐れがあった。
このような点に対応して、本実施形態では、酸化膜剥離の工程では、イオン注入処理用のレジストパターン２２ａ、２２ｂを用いて選択ゲート７、７間の部分のみにイオン注入処理を行うと共に、シリコン酸化膜１４の剥離処理を行った。そして、コンタクトホール１８、１９の底面部に残るシリコン酸化膜１４やゲート酸化膜５、６の膜厚の差については、シリコン窒化膜１５のエッチング処理条件と酸化膜１４、５、６のエッチング処理条件を異なる条件とし、シリコン窒化膜１５のエッチング処理ではシリコン酸化膜に対する選択比を高くした条件とし、シリコン酸化膜１４のエッチング処理ではシリコン窒化膜に対する選択比を高くする条件としたので、ダメージを与えることなく確実にエッチング処理をすることができるようになる。
【００３４】
この結果、本実施形態の製造工程を適用することで、従来方式の製造工程を採用する場合に比べて、フォトリソグラフィ処理の回数を低減することができ、これによって、コストの低減を図ることができると共に、工程数の削減にも貢献することができる。
（他の実施形態）
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
【００３５】
しきい値調整用のイオン注入処理と、酸化膜１４の剥離処理は順序を入れ替えることができる。
シリコン酸化膜１４の剥離工程は、ウェットエッチング処理を行うこととしたが、ドライ方式でエッチング処理することもできる。
セルフアラインコンタクト（ＳＡＣ）方式のフォトリソグラフィ処理を行う他のメモリ素子にも適用できる。
【図面の簡単な説明】
【００３６】
【図１】本発明の一実施形態を示すメモリセル領域および高耐圧トランジスタの模式的断面図
【図２】図１の各部位に対応する位置で示すゲート加工後の平面図
【図３】イオン注入用のレジストパターンを形成した状態で示す図２相当図
【図４】製造工程の各段階で示す図１相当図（その１）
【図５】製造工程の各段階で示す図１相当図（その２）
【図６】製造工程の各段階で示す図１相当図（その３）
【図７】製造工程の各段階で示す図１相当図（その４）
【図８】コンタクトホール形成用のレジストパターンを形成した状態で示す図２相当図
【図９】製造工程の各段階で示す図１相当図（その５）
【図１０】製造工程の各段階で示す図１相当図（その６）
【図１１】製造工程の各段階で示す図１相当図（その７）
【符号の説明】
【００３７】
図面中、１はメモリセル領域、２は周辺回路領域、３は高耐圧トランジスタ、４はシリコン基板（半導体基板）、４ａはイオン注入層、５、６はゲート酸化膜、７、８はゲート電極、１４はシリコン酸化膜、１５はシリコン窒化膜、１６はＢＰＳＧ膜、１７はシリコン酸化膜、１８、１９はコンタクトホール、２０はコンタクトプラグ、２１は配線層、２２ａ、２２ｂ、２４ａ、２４ｂはレジストパターンである。
【図１】
2005327792.tif 000003
【図２】
2005327792.tif 000004
【図３】
2005327792.tif 000005
【図４】
2005327792.tif 000006
【図５】
2005327792.tif 000007
【図６】
2005327792.tif 000008
【図７】
2005327792.tif 000009
【図８】
2005327792.tif 000010
【図９】
2005327792.tif 000011
【図１０】
2005327792.tif 000012
【図１１】
2005327792.tif 000013