(57)【要約】【課題】  ストレージ電極とセルトランジスタとを接続する配線の抵抗を低減することにより、メモリセルの高速アクセス化を可能とした半導体装置を提供することを目的とする。【解決手段】  単結晶半導体基板と、前記単結晶半導体基板に形成された半導体素子と、前記半導体素子に接続されたキャパシタとを具備し、前記キャパシタは、前記単結晶半導体基板に形成されたトレンチの周縁に形成されたプレート電極と、前記トレンチの内面に形成された絶縁膜と、前記トレンチの下部に埋め込まれた導電性材料からなるストレージ電極を備え、前記ストレージ電極は、前記トレンチの上部に埋め込まれた、２０原子％以下のＧｅ濃度の多結晶ＳｉＧｅからなる配線層により前記半導体素子に接続されていることを特徴とする。【選択図】      図１
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【特許請求の範囲】
【請求項１】
単結晶半導体基板と、前記単結晶半導体基板に形成された半導体素子と、前記半導体素子に接続されたキャパシタとを具備し、前記キャパシタは、前記単結晶半導体基板に形成されたトレンチの周縁に形成されたプレート電極と、前記トレンチの内面に形成された絶縁膜と、前記トレンチの下部に埋め込まれた導電性材料からなるストレージ電極を備え、前記ストレージ電極は、前記トレンチの上部に埋め込まれた、２０原子％以下のＧｅ濃度の多結晶ＳｉＧｅからなる配線層により前記半導体素子に接続されていることを特徴とする半導体装置。
【請求項２】
前記配線層は、１〜２０原子％のＧｅ濃度の多結晶ＳｉＧｅからなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記配線層は、５〜１５原子％のＧｅ濃度の多結晶ＳｉＧｅからなることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記配線層を構成する前記多結晶ＳｉＧｅは、Ａｓ及びＰからなる群から選ばれた少なくとも１種を含むことを特徴とする請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
前記ストレージ電極は、２０原子％以下のＧｅ濃度の多結晶ＳｉＧｅからなることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記ストレージ電極は、１〜２０原子％のＧｅ濃度の多結晶ＳｉＧｅからなることを特徴とする請求項４に記載の半導体装置。
【請求項７】
前記ストレージ電極層は、５〜１５原子％のＧｅ濃度の多結晶ＳｉＧｅからなることを特徴とする請求項４に記載の半導体装置。
【請求項８】
前記ストレージ電極を構成する前記多結晶ＳｉＧｅは、Ａｓ及びＰからなる群から選ばれた少なくとも１種を含むことを特徴とする請求項４〜７のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、特に、トレンチキャパシタを備えたメモリセルに関する。
【背景技術】
【０００２】
近年、メモリセルの微細化は、歩留まり向上によるコスト削減競争によって激化し、その開発力が重要な鍵を握っている。一方、メモリの大容量化やデータ処理の高速化の需要も増加する傾向にあり、メモリセルの高速アクセス化の必要性は年々高まっている。
【０００３】
このような背景の下で、メモリセルの微細化に伴って問題となってくるのが、セルトランジスタからストレージ電極への配線抵抗である。配線抵抗の増大は、メモリセルへの書き込み/読み出し速度の遅延を招き、高速アクセス化を阻害する主要因になってきている。トレンチキャパシタ構造を有するＤＲＡＭセルの場合、特に顕著になってくるのがセルトランジスタからストレージ電極への配線抵抗であり、微細化に伴うトレンチ穴径の縮小により、配線の断面積はシュリンク率の２乗に比例して小さくなる。
【０００４】
一方、キャパシター部のプレート電極（Ｎ−ｗｅｌｌ）とセルトランジスタの（Ｎ＋)ソ−ス／ドレイン領域との電気的な分離はＰｗｅｌｌが担っているが、両者の距離は、Ｖｅｒｔｉｃａｌ Ｌｅａｋの影響があるため、メモリセルのシュリンク率とは裏腹に、各世代のＤＲＡＭでは殆ど変えられずにきた。このため、配線抵抗は、専ら配線の断面積が支配的になり、微細化が配線抵抗増大の問題を顕在化させた。
【０００５】
素子の微細化に伴って、キャパシタのストレージ電極の配線は、専ら砒素ドープポリシリコンを用いてきた。しかし、図４に示すように、ポリシリコン中の砒素濃度を増加させても、３×１０２０atoms/cc程度で抵抗値は飽和してしまうため、砒素濃度の増加による配線抵抗の低減は困難であった。
【０００６】
トレンチキャパシタトのストレージ電極として、ＳｉＧｅを用いたメモリセルが知られている（例えば、特許文献１参照）。しかし、この例では、セルトランジスタからストレージ電極への配線にはポリシリコンが用いられていた。ストレージ電極の抵抗はメモリセルの高速アクセス化にそれほど影響を与えないため、メモリセルの高速アクセス化を図ることは出来なかった。
【特許文献１】特願２０００−２６９４６２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、このような事情の下になされ、ストレージ電極とセルトランジスタとを接続する配線の抵抗を低減することにより、メモリセルの高速アクセス化を可能とした半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するため、本発明は、単結晶半導体基板と、前記単結晶半導体基板に形成された半導体素子と、前記半導体素子に接続されたキャパシタとを具備し、前記キャパシタは、前記単結晶半導体基板に形成されたトレンチの周縁に形成されたプレート電極と、前記トレンチの内面に形成された絶縁膜と、前記トレンチの下部に埋め込まれた導電性材料からなるストレージ電極を備え、前記ストレージ電極は、前記トレンチの上部に埋め込まれた、２０原子％以下のＧｅ濃度の多結晶ＳｉＧｅからなる配線層により前記半導体素子に接続されていることを特徴とする半導体装置を提供する。
【発明の効果】
【０００９】
以上のように構成される本発明に係る半導体装置によると、ストレージ電極と半導体素子とを接続する配線層を、２０原子％以下のＧｅ濃度の多結晶ＳｉＧｅにより構成しているため、配線抵抗が、０．０４Ω・ｃｍ以下と低く、それにより書き込み／読み出し速度を早め、高速アクセス化を達成することが出来る。
【発明を実施するための最良の形態】
【００１０】
本発明に係る半導体装置は、ストレージ電極と半導体素子とを接続する配線層を、２０原子％以下のＧｅ濃度の多結晶ＳｉＧｅにより構成することを特徴とする。  
本発明者らは、多結晶Ｓｉ中の不純物濃度を増加させることによる抵抗の低減には限界があることから、それに代わる材料として多結晶ＳｉＧｅに着目し、そのＧｅ濃度を制御することにより、抵抗を広範に制御し得ることを見出した。即ち、本発明者らは、３×１０１８ａｔｏｍｓ／ｃｃのＡｓを含む多結晶ＳｉＧｅのＧｅ濃度を種々変化させた場合の比抵抗を測定し、図１に示す結果を得た。なお、比抵抗の測定は、窒素雰囲気中１０００℃でアニールした試料について行った。
【００１１】
図１から、砒素ドープポリＳｉＧｅの比抵抗はＧｅ濃度によって変化し、Ｇｅ濃度が２０原子％以下のときに０．０４Ω・ｃｍ以下の低い抵抗が得られ、Ｇｅ濃度が１０原子％近辺で最小値が得られることがわかる。このように、Ｇｅ濃度が２０原子％以下の砒素ドープポリＳｉＧｅを用いることにより、配線抵抗を低減することが出来ることがわかる。Ｇｅ濃度が２０原子％を越えると、Ｇｅを含まない従来用いられていたアモルファスＳｉよりも抵抗が高くなってしまう。
【００１２】
本発明に係る半導体装置において、ストレージ電極と半導体素子とを接続する配線層は、好ましくは１〜２０原子％のＧｅ濃度の多結晶ＳｉＧｅからなることがよい。Ｇｅ濃度が余りに低い場合には、Ｇｅを含むことによる効果が得られず、特に１原子％未満では、ＧｅがＳｉのグレイン境界に集まってしまい、抵抗を低減する効果が得にくい。
【００１３】
また、多結晶ＳｉＧｅのより好ましいＧｅ濃度は、５〜１５原子％である。Ｇｅ濃度を５〜１５原子％とすることにより、図１に示すように、０．０３Ω・ｃｍ以下の低抵抗を得ることが出来る。
【００１４】
ストレージ電極と半導体素子とを接続する配線層を構成する多結晶ＳｉＧｅは、抵抗の低減化を図るため、Ａｓ及びＰからなる群から選ばれた少なくとも１種を含むことが望ましい。これらの不純物の濃度は、１×１０２０〜５×１０２０ａｔｏｍｓ／ｃｃであるのが好ましい。
【００１５】
なお、ストレージ電極と半導体素子とを接続する配線層に限らず、ストレージ電極自体も、２０原子％以下、好ましくは１〜２０原子％、より好ましくは５〜１５原子％のＧｅ濃度の多結晶ＳｉＧｅからなることが望ましい。
【００１６】
ストレージ電極を構成する多結晶ＳｉＧｅが、Ａｓ及びＰからなる群から選ばれた少なくとも１種を含むことが望ましいことも、上述の配線層の場合と同様である。
【００１７】
以下、本発明の実施例を示すが、本発明は、これら実施例によってなんら制約を受けるものではない。
【００１８】
実施例
以下、図２を参照して、本発明の一実施例に係る、トレンチキャパシターを備えるメモリーセルについて説明する。
【００１９】
図２において、単結晶シリコン基板１に形成されたトレンチ２の内面にＡｓをドープすることにより形成されたＮ型プレート電極３と、トレンチ２の内面に形成されたＳｉＮ膜／ＳｉＯ２膜からなるキャパシタ絶縁膜４と、トレンチ２内に埋め込まれたＡｓドープアモルファスＳｉからなるストレージノード電極５とからキャパシタ６が構成されている。
【００２０】
単結晶シリコン基板１の素子分離膜７により分離された領域には、ＭＯＳＦＥＴ８が形成されている。ＭＯＳＦＥＴ８は、単結晶シリコン基板１の表面にゲート絶縁膜９を介して形成されたゲート電極１０と、その両側の単結晶シリコン基板１の表面領域に形成されたソース及びドレイン領域１１とから構成されている。
【００２１】
キャパシタ６のストレージノード電極５とＭＯＳＦＥＴ８のソース及びドレイン領域１１とは、トレンチ２内のストレージノード電極５上に埋め込まれたプラグ１２及び埋め込みストラップ１３とからなる配線により接続されている。この配線を構成するプラグ１２及び埋め込みストラップ１３は、２０原子％以下のＧｅ濃度のＡｓドープ多結晶ＳｉＧｅからなる。このように、配線を２０原子％以下のＧｅ濃度のＡｓドープ多結晶ＳｉＧｅにより構成することにより、図１に示すように、配線を０．０４Ω・ｃｍ以下の低抵抗とすることが出来る。Ｇｅ濃度が２０原子％を越えると、Ｇｅを含まない従来用いられていたアモルファスＳｉよりも抵抗が高くなってしまう。なお、トレンチ２の上部内壁面にはカラー酸化膜１４が形成されている。
【００２２】
以上説明した本発明の一実施形態に係るメモリーセルでは、トレンチキャパシターのストレージノード電極５とＭＯＳＦＥＴ８のソース及びドレイン領域１１とが、２０原子％以下のＧｅ濃度のＡｓドープ多結晶ＳｉＧｅからなる配線により接続されている。２０原子％以下のＧｅ濃度のＡｓドープ多結晶ＳｉＧｅはＡｓドープ多結晶Ｓｉに比べ抵抗が低いため、微細化によるトレンチ径の縮小によって配線の断面積がシュリンク率の２乗に比例して小さくなっても、メモリセルへの書き込み/読み出し速度の遅延による高速アクセス化を阻害することがない。
【００２３】
次に、以上説明したメモリセルの製造工程について説明する。  
まず、図３（ａ）に示すように、単結晶シリコン基板１に深いトレンチ２（深さ６μｍ）を形成し、このトレンチ２の下部の内面からＡｓをドープして、Ａｓ濃度１×１０２０ａｔｏｍｓ／ｃｃの高Ａｓ濃度拡散層からなるプレート電極３を形成する。
【００２４】
次いで、トレンチ２の内面を窒化及び酸化し、ＳｉＮ膜／ＳｉＯ２膜を形成する。その後、トレンチ２内をＡｓドープアモルファスＳｉで埋め込む。アモルファスＳｉ中のＡｓの濃度は５×１０２０ａｔｏｍｓ／ｃｃである。
【００２５】
次に、反応性イオンエッチングを施し、埋め込まれたＡｓドープアモルファスＳｉ層の上部をリセスエッチングし、更に、露出するトレンチ２の内面のＳｉＮ膜／ＳｉＯ２膜をウエットエッチング（エッチャント：Ｈ３ＰＯ４）により除去する。その結果、図３（ｂ）に示すように、トレンチ２の下部内面に残されたＳｉＮ膜／ＳｉＯ２膜からなるキャパシタ絶縁膜４が形成され、トレンチ２の下部に残されたＡｓドープアモルファスＳｉからなるストレージノード電極５が形成される。
【００２６】
その後、トレンチ２の上部内面にＳｉＯ２膜を形成した後、反応性イオンエッチングを施して、側壁のみを残し、次いで、トレンチ２内のストレージノード電極５上にＡｓドープ多結晶ＳｉＧｅを埋め込みむ。このＡｓドープ多結晶ＳｉＧｅのＡｓ濃度は５×１０２０ａｔｏｍｓ／ｃｃであり、Ｇｅ量は２０原子％以下である。そして、トレンチ２の上部のＳｉＯ２膜及びＡｓドープ多結晶ＳｉＧｅをＨＦ系エッチャントによりリセスエッチングし、カラー酸化膜１４及びプラグ１２を形成する（図３（ｃ））。
【００２７】
次に、リセスエッチングにより形成された凹部にプラグ１２と同様のＡｓドープ多結晶ＳｉＧｅを埋め込んだ後、その上部をリセスエッチングし、図３（ｄ）に示すように、埋め込みストラップ１３を形成する。
【００２８】
その後、周知のプロセスにより、図２に示すように、素子分離膜７を形成し、ＭＯＳＦＥＴ８を形成して、メモリセルが完成する。なお、ＭＯＳＦＥＴ８のソース及びドレイン領域１１は、埋め込みストラップ１３に電気的に接続するように形成される。
【００２９】
以上のように製造されたメモリセルでは、ストレージノード電極５とＭＯＳＦＥＴ８のソース及びドレイン領域１１とを接続する配線、即ちプラグ１２及び埋め込みストラップ１３を、Ｇｅ量が２０原子％以下のＡｓドープ多結晶ＳｉＧｅにより形成しているため、その抵抗を、例えば０．０４Ω・ｃｍ以下に低減することが可能であり、それによりメモリセルへの書き込み/読み出し速度が高速化され、メモリセルの高速アクセス化が可能となる。
【００３０】
以上の実施例では、多結晶ＳｉＧｅの電気伝導型を決める不純物としてＡｓを用いているが、本発明では、Ａｓに限らず、Ｐ（リン）でもよく、或いはＡｓとＰの両方を用いることも可能である。また、ストレージノード電極５をＡｓドープアモルファスＳｉにより形成したが、これに限らず、Ａｓドープ多結晶ＳｉＧｅにより形成することも可能である。不純物もＡｓに限らず、Ｐや、ＡｓとＰの両方でもよいが、プラグ１２及び埋め込みストラップ１３と同一導電型の不純物である必要がある。
【図面の簡単な説明】
【００３１】
【図１】ＡｓドープＳｉＧｅのＧｅ量と比抵抗との関係を示す特性図。
【図２】本発明の一実施例に係るトレンチキャパシターを備えるメモリーセルを示す断面図。
【図３】本発明の一実施例に係るトレンチキャパシターを備えるメモリーセルの製造工程を示す断面図。
【図４】ポリシリコン中のＡｓ濃度と比抵抗との関係を示す特性図。
【符号の説明】
【００３２】
１・・・単結晶シリコン基板、２・・・トレンチ、３・・・Ｎ型プレート電極、４・・・キャパシタ絶縁膜、５・・・ストレージノード電極、６・・・キャパシタ、７・・・素子分離膜、８・・・ＭＯＳＦＥＴ、９・・・ゲート絶縁膜、１０・・・ゲート電極、１１・・・ソース及びドレイン領域、１２・・・プラグ、１３・・・埋め込みストラップ、１４・・・カラー酸化膜。
【図１】
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【図２】
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【図３】
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【図４】
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