(57)【要約】【課題】1つのＮＡＮＤアレイにおいてセルあたり２つビットを保存することが可能な不揮発性フラッシュメモリを提供することによって、メモリをプログラミングあるいは消去するのに必要な電力を低減し、高密度で小さなピッチを達成する。【解決手段】メモリセル作動方法は、電荷トラッピング構造を有し、かつＮＡＮＤストリングの一員であって、電気的に消去可能でプログラミング可能なリード・オンリー・メモリ（ＥＥＰＲＯＭ）セルを準備し、該電荷トラッピング構造内に配置されたＥＥＰＲＯＭセルのアップビット及びダウンビットに消去を処理し、該ＥＥＰＲＯＭセルのアップビット及びダウンビットの少なくとも一つをプログラミングする工程からなる。【選択図】図１
2005116150.tif 000002
【特許請求の範囲】
【請求項１】
電荷トラッピング構造を有し、かつＮＡＮＤストリングの一員であって、電気的に消去可能でプログラミング可能なリード・オンリー・メモリ（ＥＥＰＲＯＭ）セルを準備し、該電荷トラッピング構造内に配置されたＥＥＰＲＯＭセルのアップビット及びダウンビットに消去を処理し、該ＥＥＰＲＯＭセルのアップビット及びダウンビットの少なくとも一つをプログラミングする工程からなる、メモリセル作動方法。
【請求項２】
ソース、ドレイン、ソースとドレインとの間の電荷トラッピング構造の下のチャンネル及び電荷トラッピング構造の上に位置するゲートを有するトランジスタを基板上に付与することによってＥＥＰＲＯＭセルを準備し、該電荷トラッピング構造は該チャンネル上に位置する第１の絶縁層、第１の絶縁層上に位置する電荷トラッピング層及び電荷トラッピング層上に位置する第２の絶縁層を有する、請求項１に記載の方法。
【請求項３】
ネガティブゲート対基板消去電圧を印加し、前記ソースをフローティングさせ、前記ドレインをフローティングさせ、それによって電子をゲートから注入し電荷トラッピング構造中にトラッピングさせることによって前記消去処理を行う、請求項２に記載の方法。
【請求項４】
ポジティブゲート対基板消去電圧を印加し、それによって電子を基板から注入し電荷トラッピング構造中にトラッピングさせることによって前記消去処理を行う、請求項２に記載の方法。
【請求項５】
前記プログラミング工程は前記アップビットをプログラミングする工程を含み、該アップビットプログラミング工程は、該前記ゲートにネガティブカットオフ電圧を印加し、前記ソースにポジティブ供給電圧を印加し、前記ドレインを接地し、かつソース近傍の電荷トラッピング構造の電荷トラッピング層にホールを注入する工程を含む、請求項２に記載の方法。
【請求項６】
前記プログラミング工程は前記ダウンビットをプログラミングする工程を含み、該ダウンビットプログラミング工程は、該前記ゲートにネガティブカットオフ電圧を印加し、前記ドレインにポジティブ供給電圧を印加し、前記ソースを接地し、かつドレイン近傍の電荷トラッピング構造の電荷トラッピング層にホールを注入する工程を含む、請求項２に記載の方法。
【請求項７】
前記アップビットを読出し、かつ前記ダウンビットを読出すことを更に含む、請求項２に記載の方法。
【請求項８】
前記アップビットの読出し工程が、前記ゲートにポジティブ電圧を印加し、前記ドレインにポジティブ電圧を印加し、前記ソースを接地し、電流を検知し、検知した電流が閾値を超えた場合にアップビットがプログラミングされたと判断し、検知された電流が閾値を超えない場合にアップビットがプログラミングされていないと判断する工程を含む、請求項７に記載の方法。
【請求項９】
前記電流検知工程が前記ドレイン中の電流を検知することからなる、請求項８に記載の方法。
【請求項１０】
前記電流検知工程が前記ソース中の電流を検知することからなる、請求項８に記載の方法。
【請求項１１】
前記ダウンビットの読出し工程が、前記ゲートにポジティブ電圧を印加し、前記ソースにポジティブ電圧を印加し、前記ドレインを接地し、電流を検知し、検知された電流が閾値を超えた場合にダウンビットがプログラミングされたと判断し、検知された電流が閾値を超えない場合にダウンビットがプログラミングされていないと判断する工程を含む、請求項７に記載の方法。
【請求項１２】
前記電流検知工程が前記ソース中の電流を検知することからなる、請求項１１に記載の方法。
【請求項１３】
前記電流検知工程が前記ドレイン中の電流を検知することからなる、請求項１１に記載の方法。
【請求項１４】
前記ＮＡＮＤストリングが、ソースをドレインに接続する直列接続したｎ個のＥＥＰＲＯＭセルを含み、該ＮＡＮＤストリングの該ＥＥＰＲＯＭセルの各々は準備されたＥＥＰＲＯＭセルと実質的に同一である、請求項２に記載の方法。
【請求項１５】
前記消去処理はＮＡＮＤストリング中の全てのＥＥＰＲＯＭセルのアップビット及びダウンビットに対し消去処理することからなり、前記消去処理の後にＮＡＮＤストリング中のＥＥＰＲＯＭセルを同定し、前記プログラミング工程を同定されたＥＥＰＲＯＭセルのアップビット及びダウンビットの少なくとも一つをプログラミングする工程からなる、請求項１４に記載の方法。
【請求項１６】
前記ＮＡＮＤストリング中のＥＥＰＲＯＭセルは連続的に１からｎにインデックスを付け（ただし、ｎは１より大きい）、該ＮＡＮＤストリングはアップエンドおよびダウンエンドを有し、該アップエンドはアップストリングセレクトトランジスタ（ＳＳＴＵ）を含み、該ダウンエンドはダウンストリングセレクトトランジスタ（ＳＳＴＤ）を含む、請求項１５に記載の方法。
【請求項１７】
前記アップストリングセレクトトランジスタ（ＳＳＴＵ）は前記基板中に形成したソースとドレイン、該ソースとドレインとの間の基板中のチャンネル、該チャンネル上に位置する誘電層及び該誘電層上に位置するゲートを含み、該ＳＳＴＵの該ドレインがインデックス１を有するＥＥＰＲＯＭのソースに接続され、該ＳＳＴＵの該ソースがアップビットライン（ＢＬＵ）に接続され、かつ該ＳＳＴＵの該ゲートがアップストリングセレクトライン（ＳＳＬＵ）に接続されており、
前記ダウンストリングセレクトトランジスタ（ＳＳＴＤ）は前記基板中に形成したソースとドレイン、該ソースとドレインとの間の基板中のチャンネル、該チャンネル上に位置する誘電層及び該誘電層上に位置するゲートを含み、該ＳＳＴＤの該ソースがインデックスｎを有するＥＥＰＲＯＭのドレインに接続され、該ＳＳＴＤの該ドレインがダウンビットライン（ＢＬＤ）に接続され、かつ該ＳＳＴＤの該ゲートがダウンストリングセレクトライン（ＳＳＬＤ）に接続されており、
ワードラインが前記ＮＡＮＤストリング中の各ＥＥＰＲＯＭのゲートに接続され、各ワードラインはワードラインが接続されているＥＥＰＲＯＭセルのインデックスに従ってインデックスがつけられている、請求項１６に記載の方法。
【請求項１８】
全てのＥＥＰＲＯＭセルに対して前記消去処理をする工程が、ネガティブ消去電圧を全てのワードラインに印加し、該ＢＬＵをフローティングさせ、害ＢＬＤをフローティングさせ、該ＳＳＬＵをフローティングさせ、かつ該ＳＳＬＤをフローティングさせる、請求項１７に記載の方法。
【請求項１９】
全てのＥＥＰＲＯＭセルに前記消去処理をする工程が、全てのワードラインにポジティブ消去電圧を印加し、前記ＢＬＵを接地し、前記ＢＬＤを接地し、前記ＳＳＬＵにポジティブ供給電圧を印加し、かつ前記ＳＳＬＤにポジティブ電圧を印加する工程からなる、請求項１７に記載の方法。
【請求項２０】
前記プログラミング工程が、同定されたＥＥＰＲＯＭセルのゲートに接続されたワードラインにネガティブカットオフ電圧を印加し、前記ＢＬＵにポジティブ供給電圧を印加し、前記ＢＬＤを接地し、前記ＳＳＴＵのゲートにポジティブ供給電圧を印加し、前記ＳＳＴＤのゲートにポジティブ供給電圧を印加し、かつ同定されたＥＥＰＲＯＭセルのゲートに接続されたワードライン以外の全てのワードラインに高いポジティブ電圧を印加する工程を行うことによって、同定されたＥＥＰＲＯＭセルのアップビットをプログラミングすることからなる、請求項１７に記載の方法。
【請求項２１】
前記プログラミング工程が、同定されたＥＥＰＲＯＭセルのゲートに接続されたワードラインにネガティブカットオフ電圧を印加し、前記ＢＬＵを接地し、前記ＢＬＤにポジティブ供給電圧を印加し、前記ＳＳＴＵのゲートにポジティブ供給電圧を印加し、前記ＳＳＴＤのゲートにポジティブ供給電圧を印加し、かつ同定されたＥＥＰＲＯＭセルのゲートに接続されたワードライン以外の全てのワードラインに高いポジティブ電圧を印加する工程を行うことによって、同定されたＥＥＰＲＯＭセルのダウンビットをプログラミングすることからなる、請求項１７に記載の方法。
【請求項２２】
前記同定したＥＥＰＲＯＭセルのアップビットを読出し、かつ前記同定したＥＥＰＲＯＭセルのダウンビットを読出す工程を更に含む、請求項１７の方法。
【請求項２３】
前記同定したＥＥＰＲＯＭセルのアップビットを読出す工程が、同定したＥＥＰＲＯＭセルのゲートに接続されたワードラインに検知電圧を印加し、同定したＥＥＰＲＯＭセルのゲートに接続されたワードラインを除いた全てのワードラインに対してポジティブ供給電圧を印加し、前記ＢＬＤにポジティブ電圧を印加し、前記ＢＬＵを接地し、電流を検知し、検知された電流が閾値を超えた場合に同定されたＥＥＰＲＯＭセルのアップビットがプログラミングされたと判断し、検知された電流が閾値を超えない場合に同定されたＥＥＰＲＯＭセルのアップビットがプログラミングさ0れていないと判断する工程を含む、請求項２２に記載の方法。
【請求項２４】
検知電流は前記ＳＳＴＤのソース中の検知電流である、請求項２３に記載の方法。
【請求項２５】
検知電流は前記ＳＳＴＵのドレイン中の検知電流である、請求項２３に記載の方法。
【請求項２６】
前記同定されたＥＥＰＲＯＭセルのダウンビットの読出し工程が、同定したＥＥＰＲＯＭセルのゲートに接続されたワードラインに検知電圧を印加し、同定したＥＥＰＲＯＭセルのゲートに接続されたワードラインを除いた全てのワードラインに対してポジティブ供給電圧を印加し、前記ＢＬＵにポジティブ電圧を印加し、前記ＢＬＤを接地し、電流を検知し、検知された電流が閾値を超えた場合に同定されたＥＥＰＲＯＭセルのダウンビットがプログラミングされたと判断し、検知された電流が閾値を超えない場合に同定されたＥＥＰＲＯＭセルのダウンビットがプログラミングされていないと判断する工程を含む、請求項２２に記載の方法。
【請求項２７】
検知電流は前記ＳＳＴＵのドレイン中の検知電流である、請求項２６に記載の方法。
【請求項２８】
検知電流は前記ＳＳＴＤのソース中の検知電流である、請求項２６に記載の方法。
【請求項２９】
前記トランジスタ付与工程が窒化物を含む電荷トラッピング層を有するトランジスタを付与することである、請求項２の方法。
【請求項３０】
前記トランジスタ付与工程が二酸化ケイ素を含む第１の絶縁層を有するトランジスタを付与することである、請求項２の方法。
【請求項３１】
前記トランジスタ付与工程が二酸化ケイ素を含む第２の絶縁層を有するトランジスタを付与することである、請求項２の方法。
【請求項３２】
基板中に形成した実質的に同一の複数のＮＡＮＤストリングと、ＮＡＮＤストリングと接続したアップビットラインと、ＮＡＮＤストリングと接続したダウンビットラインと、ＮＡＮＤストリングのアップエンドとＮＡＮＤストリングと接続したアップビットラインとの間に配置したアップストリングセレクトトランジスタと、ＮＡＮＤストリングのダウンエンドとＮＡＮＤストリングと接続したダウンビットラインとの間に配置したダウンストリングセレクトトランジスタとからなるＮＡＮＤ型の消去可能かつプログラミング可能なリード・オンリー・メモリ（ＥＥＰＲＯＭ）装置であって、各ＮＡＮＤストリングはアップエンドとダウンエンドとを有し、各ＮＡＮＤストリングは１からｎにインデックスを付され直列に接続した複数のＥＥＰＲＯＭセルを含み、同一のインデックスを有するＥＥＰＲＯＭセルは該ＥＥＰＲＯＭセルと同一のインデックスで同定され該ＥＥＰＲＯＭセルに接続されたワードラインに接続されている、ＮＡＮＤ型のＥＥＰＲＯＭ装置。
【請求項３３】
各ＥＥＰＲＯＭセルは２ビットの情報を保存することができる、請求項３２に記載のＮＡＮＤ型のＥＥＰＲＯＭ装置。
【請求項３４】
各ＥＥＰＰＯＭは基板上に形成したトランジスタを含み、該トランジスタは該基板中に形成したソース、該基板中に形成したドレイン、該ソースとドレインとの間の基板中のチャンネル、チャンネルの上に位置する電荷トラッピング構造及び該電荷トラッピング構造の上に位置するゲートからなるＮＡＮＤ型のＥＥＰＲＯＭ装置であって、該電荷トラッピング構造はチャンネル上に位置する第１の絶縁層、該第１の絶縁層の上に位置する電荷トラッピング層及び電荷トラッピング層の上に位置する第２の絶縁層からなる、請求項３３のＮＡＮＤ型のＥＥＰＲＯＭ装置。
【請求項３５】
前記電荷トラッピング層が窒化物を含む、請求項３４に記載のＮＡＮＤ型のＥＥＰＲＯＭ装置。
【請求項３６】
前記第１の絶縁層及び前記第二の絶縁層が二酸化ケイ素を含む、請求項３４に記載のＮＡＮＤ型のＥＥＰＲＯＭ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に不揮発性メモリ装置に関し、より詳しくはセルあたり多数のビットを収容できる、局所的にトラッピングした電荷メモリセル構造を作動させる方法に関する。
【背景技術】
【０００２】
不揮発性半導体メモリ装置は、電力が切られた状態であってもプログラミングした情報を保持するよう設計されている。リード・オンリー・メモリ（ＲＯＭ）はマイクロプロセッサに基づくデジタル電子機器および携帯可能な電子装置等の電子機器で一般的に用いられている不揮発性メモリである。
【０００３】
ＲＯＭ装置は、典型的には多数のメモリセルアレイを含む。各メモリセルアレイは、交差するワードラインとビットラインとを含むものとしてイメージすることができる。ワードラインとビットラインのとの各交点は、メモリの１つのビットに対応させることができる。マスクプログラム化の可能な金属酸化物半導体（ＭＯＳ）ＲＯＭ装置において、ワードラインとビットラインとの交点でＭＯＳトランジスタが存在するか否かは、保持されている論理“０”と“１”との間で区別される。
【０００４】
プログラム可能なリード・オンリー・メモリ（ＰＲＯＭ）は、ユーザがＰＲＯＭプログラムマーを用いてデータ値を保存できる（すなわち、ＰＲＯＭをプログラミングできる）という点を除けば、マスクプログラミング可能なＲＯＭと類似している。ＰＲＯＭ装置は、典型的にはワードラインとビットラインとの全ての交点で融合接続して製造されている。このことは、特定の論理値における全てのビットを典型的には“１”とすることに対応している。ＰＲＯＭのプログラマーを用いて、典型的には該所望のビットに対応する融合接続部を揮発させる高電圧を印加することによって所望のビットを反対の論理値に設定する。典型的なＰＲＯＭ装置は、一度だけプログラミングすることが可能である。
【０００５】
消去可能で、プログラミング可能なリード・オンリー・メモリ（ＥＰＲＯＭ）はＰＲＯＭと同様プログラミングすることが可能であるが、紫外線に曝すことによって消去処理を行うこともできる（例えば、すべて論理値“１”状態）。典型的なＥＰＲＯＭ装置は、ワードラインとビットラインのすべての交点（すなわち、すべてのビット位置）においてフローティングゲートＭＯＳトランジスタを有する。各ＭＯＳトランジスタは２つのゲート：フローティングゲートと非フローティングゲートとを有する。フローティングゲートはいずれの導体にも電気的に接続されておらず、高インピーダンスの絶縁材料によって包囲されている。ＥＰＲＯＭ装置をプログラミングするためには、論理値（例えば、論理“０”）が保存される各ビット位置における不揮発性ゲートに対して高電圧を印加する。これによって、絶縁材料のブレークダウンを引き起こし、フローティングゲートにネガティブ電荷が蓄積することを可能とする。高電圧を除去しても、ネガティブ電荷がフローティングゲートに残留する。その後の読出し動作の間に、ＭＯＳトランジスタが選択された場合に、このネガティブ電荷によって、ＭＯＳトランジスタがドレイン端子とソース端子との間に低抵抗チャンネルを形成する（すなわち、オンとなる）のを防止する。
【０００６】
ＥＰＲＯＭ集積回路は通常石英蓋を有するパッケージに収納されるが、ＥＰＲＯＭ集積回路を石英蓋を通過する紫外線に曝すことによってＥＰＲＯＭの消去処理をする。紫外線に曝されてフローティングゲートを包囲する絶縁材料が多少導電化されると、フローティングゲートに蓄積したネガティブ電荷を消失することを可能とする。
【０００７】
電気的に消去可能でプログラム可能な典型的なリード・オンリー・メモリ（ＥＥＰＲＯＭ）装置は、個々に保存されたビットを電気的に消去可能な点を除けば、ＥＰＲＯＭ装置と類似している。ＥＥＰＲＯＭ装置のフローティングゲートは非常に薄い絶縁層によって包囲され、プログラミング電圧の極性と反対の極性を有する電圧を非フローティングゲートに印加することによってフローティングゲート上に蓄積したネガティブ電荷を消失することが可能となる。
【０００８】
フラッシュメモリ装置は時としてフラッシュＥＥＰＲＯＭ装置と呼ばれるが、電気的な消去処理はフラッシュメモリ装置の大きな部分あるいは全体量に関与するという点で、ＥＥＰＲＯＭとは異なる。
【０００９】
局在的にトラッピングされる電荷装置は、不揮発性メモリにおける比較的最近の発展にかかわるものである。このような装置は一般的に窒化物リード・オンリー・メモリ（ＮＲＯＭ）装置と呼ばれ、頭文字“ＮＲＯＭ”はサイフンセミコンダクターズ社（Ｓａｉｆｕｎ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ  Ｌｔｄ．）（ネタニャ、イスラエル）の結合商標の一部である。
【００１０】
フラッシュメモリアレイは、ＮＯＲあるいはＮＡＮＤのいずれかに配向させることが可能である。ＮＯＲアレイは、並列に接続させた複数のメモリの集合体である。ＮＡＮＤアレイは直列に接続した複数のメモリの集合体である。プログラムされた検知電流とプログラムされていない検知電流との間の区別をつける場合には、ＮＡＮＤ配置よりもＮＯＲ配置の方が簡単である。しかしながら、ＮＯＲはＮＡＮＤアレイよりも半導体の実際の形態はより大きいことが求められる。従って、ＮＯＲアレイに比較してＮＡＮＤ配置によって比較的低い電力で作動させることができるので、高集積度が必要な場合にはＮＡＮＤ配置が通常好ましい。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
先行技術におけるＮＡＮＤアレイは、フローティングゲートを有するメモリセルに基づいていた。これらのＮＡＮＤメモリセルは、セルあたり１ビットを保存することができる。さらに、ＮＡＮＤメモリセルは、高いプログラミング電圧を必要としている。２０ボルトのプログラミング電圧がしばしば必要とされる。その上、フローティングゲートを活用するＮＡＮＤメモリセルは、複雑な組み立て方法および設計回路が依然必要となる。
【００１２】
このように、先行技術では、ＮＡＮＤメモリセルをプログラミングするのに必要とされる電圧を低減する必要性が存在している。さらに、ＮＡＮＤ保存密度を増加させかつ組立方法の複雑性を減少させる必要性が依然存在する。
【課題を解決するための手段】
【００１３】
本発明に係るメモリセル作動方法は、電荷トラッピング構造を有し、かつＮＡＮＤストリングの一員であって、電気的に消去可能でプログラミング可能なリード・オンリー・メモリ（ＥＥＰＲＯＭ）セルを準備し、該電荷トラッピング構造内に配置されたＥＥＰＲＯＭセルのアップビット及びダウンビットに消去を処理し、該ＥＥＰＲＯＭセルのアップビット及びダウンビットの少なくとも一つをプログラミングする工程からなる
【発明の効果】
【００１４】
本発明は、1つのＮＡＮＤアレイにおいてセルあたり２つのビットを保存することが可能な不揮発性フラッシュメモリを提供することによって、上記必要性に対処するものである。このＮＡＮＤアレイの作成は簡単であり、メモリをプログラミングあるいは消去するのに必要な電力は低い。更に、本発明のＮＡＮＤアレイによって設計上高密度で小さなピッチを達成できる。
【００１５】
本願発明は、電気的に消去可能でプログラミング可能なリード・オンリー・メモリ（ＥＥＰＲＯＭ）セルの作動方法からなる。各ＥＥＰＲＯＭセルは基板中に形成されかつ基板中に形成されたソースとドレインとを有するトランジスタを有する。本方法の一実施態様では、基板を接地する。基板中のチャンネルによってソースとドレインとを接続する。各トランジスタは、チャンネルの上に位置する電荷トラッピング構造を有する。電荷トラッピング構造は、２つの絶縁層の間に位置する電荷トラッピング層を有する。各トランジスタは、さらに電荷トラッピング構造の上に位置するゲートを有する。各ＥＥＰＲＯＭセルは、２つのビット情報を保存できる。1つのビットはアップビットとして指定され、他のビットはダウンビットとして指定される。ＥＥＰＲＯＭセルを作動させる方法の一態様では、ＥＥＰＲＯＭセルに消去処理をし、アップビットをプログラミングして、ダウンビットをプログラミングする。
【００１６】
本方法の別の態様では、ネガティブゲート対基板消去電圧を印加してソースとドレインとをフローティングさせて、電子をゲートから注入して電荷トラッピング構造中にトラッピングさせることにより、ＥＥＰＲＯＭセルに対して消去処理をする。本方法のさらに別の態様では、ポジティブゲート対基板消去電圧を印加してソースとドレインとをフローティングさせ、電子をゲートから注入して電荷トラッピング構造中にトラッピングさせることによって、ＥＥＰＲＯＭセルに対して消去処理をする。
【００１７】
本方法の他の態様では、ゲートにネガティブカットオフ電圧を印加して、ＥＥＰＲＯＭセルのアップビットをプログラミングする。ソースに対しては、ポジティブ供給電圧を印加する。ドレインは接地をする。電圧をこのように組み合わせることによって、ソース近傍の電荷トラッピング構造の電荷トラッピング層中にホールを注入する。本方法の更に別の態様では、ゲートにネガティブカットオフ電圧を印加することによって、ＥＥＰＲＯＭセルのダウンビットをプログラミングする。ドレインにポジティブ供給電圧を印加し、ソースを接地する。この方法によって、ドレイン近傍の電荷トラッピング構造の電荷トラッピング層中にホールを注入する。
【００１８】
更に本方法の別の態様では、アップビットを読出すことができる。同様に、ダウンビットを読出すことができる。本方法の別の態様では、ゲートに検知電圧を印加することによってアップビットの読出すことが教示される。さらに、ポジティブ電圧をドレインに印加する。ソースを接地し、ソースあるいはドレイン中の電流を検知する。検知された電流が閾値を超えた場合にアップビットがプログラミングされたと宣言し、検知された電流が閾値を超えない場合にアップビットがプログラミングされていないと宣言する。
【００１９】
更に本方法の別の態様では、ゲートに検知電圧を印加することによってダウンビットの読出すことを提示する。さらに、ポジティブ電圧をソースに印加する。ドレインを接地し、ドレインあるいはソース中の電流を検知する。検知された電流が閾値を超えた場合にダウンビットがプログラミングされたと宣言し、検知された電流が閾値を超えない場合にダウンビットがプログラミングされていないと宣言する。
【００２０】
本発明は、さらにＥＥＰＲＯＭセルがＮＡＮＤストリングの一員である場合に、電気的に消去可能でプログラミング可能なリード・オンリー・メモリ（ＥＥＰＲＯＭ）セルの作動方法を含む。前のものと同様、ＥＥＰＲＯＭセルは、基板上に形成したトランジスタを有する。本方法の１つの実施態様では、基板を接地することを提示する。トランジスタは、基板中に形成したソースとドレインおよびソースとドレインとの間の基板中のチャンネルとを有する。トランジスタはさらに、チャンネルの上に位置する電荷トラッピング構造を有する。電荷トラッピング構造は、２つの絶縁層の間に配置された電荷トラッピング層を有する。トランジスタは、さらに電荷トラッピング構造上に位置するゲートを有する。各ＥＥＰＲＯＭセルは、本明細書中アップビットおよびダウンビットと呼ぶ２つのビット情報を保存できるように形成されている。ＮＡＮＤストリングは、ソースをドレインに接続する直列接続したｎ個のＥＥＰＲＯＭセルを有する。ＮＡＮＤストリングの各セルは、該ＥＥＰＲＯＭセルと実質的に同一である。ＮＡＮＤストリング中のＥＥＰＲＯＭセルは、連続的に１からｎとインデックスを付けることができる（ただし、ｎは少なくとも１以上である。ＮＡＮＤストリングはアップエンドおよびダウンエンドを有する。ＮＡＮＤストリングのアップエンドはアップストリングセレクトトランジスタ（ＳＳＴＵ）を含む。ＳＳＴＵも基板中に形成され、ソースとドレイン、該ソースとドレインとの間の基板中のチャンネルとを有する。ＳＳＴＵは、さらにチャンネル上に位置する誘電層及び該誘電層上に位置するゲートを有する。ＳＳＴＵのドレインがインデックス１を有するＥＥＰＲＯＭのソースに接続される。ＳＳＴＵのソースは、アップビットライン（ＢＬＵ）に接続される。ＳＳＴＵのゲートがアップストリングセレクトライン（ＳＳＬＵ）に接続される。ＮＡＮＤストリングのダウンエンドは、ダウンストリングセレクトトランジスタ（ＳＳＴＤ）を有する。ＳＳＴＤは基板中に形成され、ソースとドレイン、該ソースとドレインとの間の基板中のチャンネルとを有する。ＳＳＴＤは、さらに該チャンネル上に位置する誘電層及び該誘電層上に位置するゲートを含む。該ＳＳＴＤの該ソースがインデックスｎを有するＥＥＰＲＯＭのドレインに接続されている。該ＳＳＴＤの該ドレインがダウンビットライン（ＢＬＤ）に接続されている。ＳＳＴＤのドレインは、ダウンビットライン（ＢＬＤ）に接続されている。ＳＴＤのゲートがダウンストリングセレクトライン（ＳＳＬＤ）に接続されている。ＮＡＮＤストリングの各ＥＥＰＲＯＭセルは、そのゲートをワードラインに接続している。各ワードラインは、ワードラインが接続されているＥＥＰＲＯＭセルのインデックスに従ってインデックスがつけられている。
【００２１】
ＮＡＮＤストリングの一員であるＥＥＰＲＯＭを作動させる方法の一態様では、ＮＡＮＤストリング中の全てのＥＥＰＲＯＭに消去処理をし、ＮＡＮＤストリング中のＥＥＰＲＯＭセルを同定する。同定したＥＥＰＲＯＭのアップビットをプログラミングすることができる。同様に、同定したＥＥＰＲＯＭセルのダウンビットもプログラミングすることができる。
【００２２】
ＮＡＮＤストリング中の全てのＥＥＰＲＯＭセルに消去処理をする方法の一例は、ＢＬＵ，ＢＬＤ，ＳＳＬＵ及びＳＳＬＤをフローティングさせながら、全てのワードラインにネガティブの消去電圧を印加する。
【００２３】
ＮＡＮＤストリング中の全てのＥＥＰＲＯＭセルに消去処理をする方法の別の例は、全てのワードラインにポジティブ消去電圧を印加し、ＢＬＵおよびＢＬＤを接地し、ＳＳＬＵとＳＳＬＤとにポジティブ供給電圧を印加する。
【００２４】
ＮＡＮＤストリングの一員であるＥＥＰＲＯＭセルを作動する方法の別の例は、ＥＥＰＲＯＭセルのアップビットをプログラミングすることができる。アップビットをプログラミングする一方法では、ＥＥＰＲＯＭセルのゲートに接続されたワードラインにネガティブカットオフ電圧を印加する。ＢＬＵ，ＳＳＴＵのゲート及びＳＳＴＤのゲートにポジティブ供給電圧を印加する。ＢＬＤは接地する。プログラミングするＥＥＰＲＯＭセルのゲートに接続したワードライン以外の全てのワードラインに対して高ポジティブ電圧を印加する。
【００２５】
ＮＡＮＤストリングの一員であるＥＥＰＲＯＭセルを作動する方法の別の例は、ＥＥＰＲＯＭセルのダウンビットをプログラミングすることができることを提示する。本発明の方法の一態様では、ＥＥＰＲＯＭセルのゲートに接続されたワードラインにネガティブカットオフ電圧を印加することによって、ダウンビットをプログラミングする。ＢＬＤ，ＳＳＴＵのゲート及びＳＳＴＤのゲートにポジティブ供給電圧を印加する。ＢＬＵは接地する。同定されたＥＥＰＲＯＭセルのゲートに接続したワードライン以外の全てのワードラインに対して高ポジティブ電圧を印加する。
【００２６】
本発明の方法は、さらにＮＡＮＤストリングの一員であるＥＥＰＲＯＭセルのアップビットおよびダウンビットを読出す方法を提示する。アップビット読出し方法の一態様では、ＥＥＰＲＯＭセルのゲートに接続したワードラインに検知電圧を印加する。その他のワードラインにポジティブ供給電圧を印加する。別のポジティブ電圧をＢＬＤに印加する。ＢＬＵを接地し、ＳＳＴＵのドレインあるいはＳＳＴＤのソース中の電流を検知する。検知された電流が閾値を超えた場合に、ＥＥＰＲＯＭセルのアップビットがプログラミングされたと宣言し、検知された電流が閾値を超えない場合にＥＥＰＲＯＭセルのアップビットがプログラミングされていないと宣言する。
【００２７】
本発明の方法の一態様では、ダウンビットを読出すこともできる。本態様は、ダウンビットを読出す工程はＥＥＰＲＯＭセルのゲートに接続したワードラインに検知電圧を印加することを含む。その他のワードラインにポジティブ供給電圧を印加する。別のポジティブ電圧をＢＬＵに印加する。ＢＬＤを接地し、ＳＳＴＤのソース中の電流あるいはＳＳＴＵのドレイン中の電流を検知する。検知された電流が閾値を超えた場合にＥＥＰＲＯＭセルのダウンビットがプログラミングされたと宣言し、検知された電流が閾値を超えない場合にＥＥＰＲＯＭセルのダウンビットがプログラミングされていないと宣言する。
【００２８】
さらに、本発明は、ＮＡＮＤ型の消去可能で、プログラミング可能なリード・オンリー・メモリ（ＥＥＰＲＯＭ）装置を含む。ＥＥＰＲＯＭ装置の一態様では、基板に形成した実質的に同一の複数のＮＡＮＤストリングを有する。基板中に形成した実質的に同一の複数のＮＡＮＤストリングを含む。各ＮＡＮＤストリングは、アップエンドとダウンエンドとを有する。さらに、各ＮＡＮＤストリングは、１からｎにインデックスを付され直列に接続した複数のＥＥＰＲＯＭセルを含む。異なるＮＡＮＤストリングにあるが同一のインデックスを有するＥＥＰＲＯＭセルは1つのワードラインに接続されている。このワードラインは、ワードラインが接続されているＥＥＰＲＯＭのインデックスと同一のインデックスによって同定されている。ＥＥＰＲＯＭ装置は、さらに各ＮＡＮＤストリングに接続したＢＬＵ及び同様に各ＮＡＮＤストリングに接続したＢＬＤを含む。さらに、ＥＥＰＲＯＭ装置は、各ＮＡＮＤストリングのアップエンドとＮＡＮＤストリングと接続したＢＬＵとの間に配置したＳＳＴＵを有する。ＥＥＰＲＯＭ装置は、さらにＮＡＮＤストリングのダウンエンドとＮＡＮＤストリングと接続したＢＬＤとの間に配置したＳＳＴＤを有する。ＮＡＮＤ型のＥＥＰＲＯＭ装置の別の一態様では、各ＥＥＰＲＯＭセルは、２つのビット情報を保存することができる。
【００２９】
本装置および方法を、機能的説明で文法的に柔軟性をもって記載したが、均等論の法理の下に特許請求の範囲によって与えてある定義の意味および均等物全体の範囲に従って解釈されるべきであることを明確に理解されたい。
【００３０】
本明細書に記載したいずれの特徴あるいはそれら特徴の組み合わせは、これらの任意の組み合わせが相互に矛盾せず、また文脈、本明細書、本技術等業者から明らかである限りは、本発明の範囲内に含まれる。本発明を要約すべく、本発明のある種の視点、利点及び新規な特徴を本明細書に記載する。もちろん、これらの視点、利点あるいは特徴は必ずしも本発明の特定の実施態様に採用されていないことを理解すべきである。本発明のさらに別の利点及び視点は、以下の発明詳細な説明及び請求項から明らかとなる。
【発明を実施するための最良の形態】
【００３１】
以下、本発明の好ましい実施例について、その例示が示された添付図面を参照して詳細に説明する。可能な限り、同一又は類似の部分には、同一又は類似の符号が用いられている。図面は、簡単な形態であり寸法も正確でないことを留意すべきである。この開示について、便宜上および明確化だけのため、頂部、底部、左右、上下、真上、上方、下方、下側、真下、前、後の如き方向を示す用語が、添付図面について用いられている。これら方向を示す用語は、本発明の範囲を任意の態様に限定するものでない。
本開示は、ある図示の実施例に言及している。これらの実施例は、例示のために提示され、本発明を限定するものでない。以下の詳細な説明の目的は、代表的な実施例を述べているが、請求の範囲によって限定された本発明の概念および範囲内に含まれるように、実施例の変形、代替および均等の全てを含むように解釈されるべきである。
【００３２】
ここに述べられたプロセスステップおよび構造は、非揮発性メモリセルを製造するための全プロセスフロ−を含まないことを理解且つ認識すべきである。当業界で通常用いられている種々の集積回路製造技術について本発明を共通に実施することができる幾つかのプロセスステップは、本発明の理解に必要のために、ここに開示される。本発明は、全体的に、半導体装置およびプロセスの分野において適用性を有する。しかし、図示のため、以下の説明がメモリセルを消去し、プログラミングし、読出す方法およびメモリセルを製造する方法に関連する。
【００３３】
より詳細に図面を参照すると、図１は、本発明に係る代表的な非揮発性メモリセルの作動方法のフロー図である。
【００３４】
本発明の一つの特徴によれば、この非揮発性メモリセルは、セルごとに多層ビットを記憶することができるとラッピング電荷メモリセルから成る。図示の実施例では、非揮発性メモリセルは、電気的にプログラミングを消去および再書き込みが可能なメモリセル（ＥＥＰＲＯＭ）を備えている。この代表的な方法によれば、ＥＥＰＲＯＭセルは、例えば、ポジティブ又はネガティブのフアウラー・ノルドハイムトンネル現象を用いてステップ５で消去される。次いで、このトランジスタのアップビットが、ステップ１０でプログラミングされ、即ち、非消去状態に設定される。更に、トランジスタのダウンビットが、同様に、ステップ１５でプログラミングされる。今、ＥＥＰＲＯＭセルのアップビットおよびダウンビットの意味が、説明されよう。
【００３５】
図２は、本発明に従って構成されたＥＥＰＲＯＭセルの代表的な実施例の横断面線図である。
【００３６】
この実施例によれば、ＥＥＰＲＯＭセルは、基板１０００に形成されたトランジスタから成っている。この基板は、シリコンを備えることができる。更に、この基板には、ホールを形成することができる。ホールが設けられた基板は、ｐ-型基板と称されている。このトランジスタは、ソース領域１００５とドレイン領域１０１０とを備えている。これらソース領域１００５およびドレイン領域１０１０には、ｎ-型不純物が多量に使用されている。従って、これら領域を、ｎ+型領域として設定することができる。ソース領域１００５とドレイン領域１０１０との間の基板の領域は、トランジスタのチャンネルと称されている。電荷トラッピング構造１０１５がこのチャンネルを被覆している。図示の実施例では、電荷トラッピング構造１０１５は、第一の絶縁層と、電荷トラッピング層と、第二の絶縁層とを備える三つの比較的薄い層から成っている。電荷トラッピング構造１０１５の代表的な実施例によれば、第一の絶縁層は、チャンネルを被覆し、電荷トラッピング層は、第一の絶縁層を被覆し、第二の絶縁層は、電荷トラッピング層を被覆している。通常では、二酸化ケイ素が第一および第二の絶縁層を形成し、窒素ケイ素が電荷トラッピング層を形成する。ゲート１０２０と称されている導電層は、電荷トラッピング構造１０１５を被覆している。ゲート１０２０のコンタクト１０２５も、図示の実施例に設けられている。上述されたトランジスタの、通常の作用の一例では、基板１０００は、接地される。典型的には、電圧がゲートに印加され、ＥＥＰＲＯＭセルのソース又はドレインが基板について測定される。基板のポテンシャルは、典型的な場合において、“接地”と称される。電圧源を含む外部回路は、ドレイン１０１０に接続され、この結果、ドレイン１０１０のポテンシャルは、接地に関してポジティブにされる。ソース１００５は、この例では、接地されている。このように構成されたとき、ソース領域１００５とドレイン領域１０１０領域との間のチャンネルに流れる電流を、ゲート１０２０とソース１００５との間に印加された電圧によって制御することができる。チャンネルに流れる電流（ドレイン電流という）を、ドレイン１０１０に接続された外部回路で現すことができる。（図示の一実施例によれば、電圧は、ゲートコンタクト１０２５とソース１００５との間に印加される。電圧がゲート１０２０に印加されるかゲートコンタクト１０２５に印加されるかは、トランジスタの作動に相違はない）。ゲート‐ソース電圧が零であるとき、本質的に、電流がチャンネルに流れない。この結果、零のドレイン電流になる。ゲート‐ソース電圧が上昇するにつれて、ドレイン電流は、閾値電圧、Ｖtに到達するまで、本質的に零であり続ける。（Ｖtの値は、トランジスタの構成の多くの要部に基づいて決定されるが、典型的には、１ボルトより小さい値を有する）。ゲート‐ソース電圧がＶtを超えたとき、ドレイン電流は、ゲート‐ソース電圧の上昇に伴って上昇するように設定されている。
【００３７】
従来のフローティングゲートＥＥＰＲＯＭセルにおいて、情報は、トランジスタの閾値電圧Ｖtの値を変更することによって、ＥＥＰＲＯＭセルに記憶される。例えば、Ｖtが０．５ボルトの値を有する場合、１，５ボルトをトランジスタのゲートに印加すると、検知され得る大きな値のドレイン電流になる。他の例として、Ｖtが３ボルトの値を有する場合、１．５ボルトをトランジスタのゲートに印加すると、本質的に零のドレイン電流になる。このＶtの値を制御することによって、１ビットの情報を、従来のフローティングゲートＥＥＰＲＯＭセルに記憶することができる。Ｖtの値を大きくする一つの方法は、過剰な電子をフローティングゲートに蓄積させることである。従来のフローティングゲートＥＥＰＲＯＭセルを用いる一つの方法によれば、セルは、高いＶtを有するので、通常のポジティブ電圧がゲートに印加された場合、本質的に零のドレイン電流になる。
【００３８】
従来のフローティングゲートＥＥＰＲＯＭセルは、過剰な電子がフローティングゲートにないとき、“プログラミングされる”という。プログラミングされたフローティングゲートＥＥＰＲＯＭセルは、低いＶtを有し、このため、通常のポジティブ電圧がゲートに印加されたとき、零でないドレイン電流になる。従って、従来のフローティングゲートＥＥＰＲＯＭセルは、消去状態とプログラミング状態との二つの状態を取ることができる。例えば、ロジック“１”を消去状態に、ロジック“０”をプログラミング状態に設定することによって、従来のフローティングゲートＥＥＰＲＯＭセルが１ビットの情報を記憶することができることが留意されるべきである。
【００３９】
１ビットの情報は、多分、二つの等しい値の一つを形成することができる任意の量に関連する。二進値を記憶することができる装置の他の例は、光スイッチのＯＮ／ＯＦＦ状態、マグネットのＮ／Ｓ磁化、電圧の高/低状態等である。これらの例のそれぞれは、図示のためだけに提示され、本発明の範囲を限定するものでない。
【００４０】
本発明のＥＥＰＲＯＭセルにおける電荷トラッピング構造１０１５の電荷トラッピング層は、きわめて局部的な領域における電荷を蓄えることができる好ましい性質を有する。例えば、一つの実施例によれば、トランジスタのドレイン１０１０に近い電荷トラッピング層の領域１０３０は、一つの電荷値を収容することができる。トランジスタのソース１００５に近い電荷トラッピング層の領域１０３５は、別の電荷値を収容することができる。
【００４１】
上記電荷トラッピング層における二つの領域のそれぞれは、過剰な電子（ネガティブ電荷）または過剰でない電子（ニュートラル電荷）のいずれかを保持することができる。既に述べられた従来のフローティングゲートＥＥＰＲＯＭのために選択された例と同様な本発明の一例によれば、過剰な電子状態を、“消去状態”と称することができる。過剰な電子が存在しない状態を、“プログラミング状態”と称することができる。本発明のＥＥＰＲＯＭセルは、窒化層に、プログラミングまたは消去することができる二つの領域１０３０、１０３５を有する。本発明に係るＥＥＰＲＯＭセルが２ビットの情報を記憶することができることが明らかである。以下の記載では、ソース１００５に近い電荷トラッピング層の領域１０３５がアップビットを記憶するために用いられ、ドレイン１０１０に近い電荷トラッピング層の領域１０３０が、ダウンビットを記憶するために用いられる。
【００４２】
図１に示された方法の変更に続いて、アップビットをステップ２０で読出し且つダウンビットをステップ２５で読出すことによって、ＥＥＰＲＯＭセルを問い合わせすることができる。この読出しはそれぞれのビットがプログラミングされるか否かを決定することを含む。
【００４３】
図３は、本発明に係るＥＥＰＲＯＭセルを消去する代表的な方法のフロー図である。
【００４４】
この代表的な方法は、ＥＥＰＲＯＭセルの両ビットを消去するために用いることができる。本発明の代表的な方法一実施例によれば、ファウアー・ノルドハイムトンネル現象が実施され、ネガティブゲート-基板消去電圧がステップ３０でＥＥＰＲＯＭセルのゲートに印加される。代表的な実施例によれば、約−１８ボルトのネガティブ消去電圧が用いられる。ＥＥＰＲＯＭセルのソースは、ステップ３５でフロートされる。同様に、ＥＥＰＲＯＭセルのドレインは、ステップ４０でフロートされる。消去に関するこの開示および下記の開示のための変形例において、ネガティブ消去電圧がゲートに印加された状態で、基板をポジティブに、即ち、接地することができる。再び、図２を参照すると、この方法の本ステップは、過剰な電子を、ゲート１０２０から注出させて電荷トラッピング層の両領域１０３０、１０３５にとラッピングさせる。過剰な電子は、両領域１０３０、１０３５のための消去状態に相応する。このため、アップビットおよびダウンビットの両方が、消去されるようになる。
【００４５】
図４Ａ〜Ｆは、本発明に係るセルを作動するためにＥＥＰＲＯＭセルに印加された電圧を説明する概略線図である。図４Ａは、ソースＳとドレインＤとをフローティングしてＥＥＰＲＯＭセルのゲートＧにネガティブ消去電圧３０００を印加することを示す。
【００４６】
図５は、本発明に係るＥＥＰＲＯＭセルを消去する他の代表的な方法のフロー図である。
【００４７】
本方法のこの変形例によれば、ファウラー・ノルデハイムトンネル現象が実施され、ポジティブゲート-基板消去電圧が、ステップ４５で、ＥＥＰＲＯＭセルのゲートに印加される。一つの代表的な実施例によれば、約１８ボルトのポジティブ消去電圧が用いられる。ＥＥＰＲＯＭセルのソースは、ステップ５０において接地される。同様に、ＥＥＰＲＯＭセルのドレインは、ステップ５0５において接地される。消去に関する本開示および以下の開示の変形例において、ポジティブ即ち接地ポテンシャルがゲートに印加されている状態で、基板をネガティブポテンシャルでバイアスすることができる。再度、図２を参照すると、この方法の本ステップは、過剰な電子を基板１０００から抽出させて窒化物の両領域１０３０、１０３５にとラッピングさせる。過剰な電子は、両領域１０３０、１０３５のための消去状態に相応する。従って、アップビットおよびダウンビットの両方は、再び消去されるようになされる。図４Ｂは、ソースＳおよびドレインＤが接地されたまま、ＥＥＰＲＯＭセルのゲートＧにポジティブ消去電圧３００５を印加することを示している。代表的な実施例において、ソースおよびドレインの電圧は、基板の電圧に等しくされている。
【００４８】
図６は、本発明に係るＥＥＰＲＯＭセルのアップビットをプログラミングする代表的な方法のフロー図である。
【００４９】
この代表的な方法によれば、基板は、接地され、ネガティブカットオフ電圧が、ステップ６０において、ＥＥＰＲＯＭセルのゲートに印加される。変形例において、基板をポジティブポテンシャルでバイアスすることができる。ポジティブ供給電圧が、ステップ６５において、ＥＥＰＲＯＭセルのソースに印加され、ＥＥＰＲＯＭセルのドレインがステップ７０で接地される。ＥＥＰＲＯＭセルの一つの代表的な実施例によれば、約−５ボルトのネガティブカットオフ電圧が用いられる。
【００５０】
この代表的な実施例に係るポジティブ供給電圧を約５ボルトにすることができる。上述の電圧を図２のＥＥＰＲＯＭセルに印加すると、ホールを、基板から電荷トラッピング層のアップビット領域１０３５に充填せしめる。“ホール”は、半導体に原子の電子が存在しないことである。ホールは、電子の電荷に等しく反対のポジティブ電荷を担持する。電荷トラッピング層のアップビット領域１０３５に充填されるホールは、アップビット領域１０３５内の電子と再結合してこれを補償する。この再結合と補償とは、アップビット領域１０３５における過剰な電子を中性化する傾向がある。従って、アップビット領域１０３５は、プログラミング状態をとる。図４Ｃは、ポジティブ供給電圧３０１５がソースＳに印加され、且つドレインが接地されている状態で、ＥＥＰＲＯＭセルのゲートＧにネガティブカットオフ電圧３０１０を印加する場合を示している。
【００５１】
図７は、本発明に係るＥＥＰＲＯＭセルのダウンビットをプログラミングする代表的な方法のフロー図である。
【００５２】
この代表例によれば、基板は、再度接地され、ネガティブカットオフ電圧が、再度、ステップ７５において、ＥＥＰＲＯＭセルのゲートに印加される。変形例において、基板をポジティブポテンシャルでバイアスすることができる。ポジティブ供給電圧が、ステップ８０において、ＥＥＰＲＯＭセルのドレインに印加される。ＥＥＰＲＯＭセルのソースは、ステップ８５で接地される。
【００５３】
ＥＥＰＲＯＭセルの代表的な実施例によれば、約−５ボルトのネガティブカットオフ電圧と約５ボルトのポジティブ供給電圧とを用いることができる。上述の電圧を図２のＥＥＰＲＯＭセルに印加すると、ホールを、基板から窒化層のダウンビット領域１０３０に充填させる。電荷トラッピング層のダウンビット領域１０３０に充填されるホールは、ダウンビット領域１０３０に注入されるホールは、ダウンビット領域１０３０の電子と再結合して補償し、これにより、ダウンビット領域１０３０の過剰な電子の効果を中性化する傾向がある。このため、ダウンビット領域１０３０は、プログラミング状態をとる。図４Ｄは、ポジティブ供給電圧３０２５がドレインＤに印加されソースＳが接地されている状態で、ＥＥＰＲＯＭセルのゲートＧにネガティブカットオフ電圧３０２０を印加していることを示している。
【００５４】
図８は、本発明に係るＥＥＰＲＯＭセルのアップビットを読出す代表的な方法のフロー図である。
【００５５】
この代表的な方法の実施例によれば、基板は、接地され、検知電圧がステップ９０において、ＥＥＰＲＯＭセルのゲートに印加される。変形例において、基板をポジティブポテンシャルでバイアスすることができる。小さなポジティブ電圧がステップ９５で、ＥＥＰＲＯＭセルのドレインに印加される。ＥＥＰＲＯＭセルのソースは、ステップ１００で、接地される。上記電圧が印加されると、ソース内の電流は、ステップ１０５で検知される。この方法の他の変形例によれば、ドレイン内の電流が、検知される。一般に、ドレイン内の電流は、アップビットがプログラミングされない場合、本質的に零である。アップビットがプログラミングされた場合、明らかに述べられるように、測定可能な電流は、ドレインで観察される。より正確には、閾値電流は、電流の値が閾値を超えるときに電流が生ずるように、設定される。電流が閾値を超えないとき、電流は零になるように設定される。代表的な実施例によれば、閾値電流の典型的な値は、約１０μＡである。本方法の実施例によれば、電流の検知された値は、ステップ１１０で閾値と比較される。電流が閾値を超えないとき、アップビットがステップ１１５で、プログラミングされないことを示す決定がなされる。電流が閾値を超えるとき、アップビットがステップ１２０で、プログラミングされることを示す決定がなされる。図４Ｅは、小さな（低い）ポジティブ電圧３０３５がドレインＤに印加され、ソースＳが接地されて、ＥＥＰＲＯＭセルのゲートＧに検知電圧３０３０を印加することを示している。電流センサ３０４０がドレイン電流を検知する。別の実施例では、ソース電流が検知される。
【００５６】
図９は、本発明に係るＥＥＰＲＯＭセルのダウンビットを読出す代表的な方法のフロー図である。
【００５７】
この代表的な方法の一実施例は、アップビットを読出すように既に述べられた方法と並行するが、ソースと、これと逆のドレインとの役割を有している。即ち、基板は、再度、接地され（または、ポジティブポテンシャルでバイアスされる）、検知電圧は、再度、ステップ１２５において、ＥＥＰＲＯＭセルのゲートに印加される。小さなポジティブ電圧がステップ１３０で、ＥＥＰＲＯＭセルのソースに印加される。このＥＥＰＲＯＭセルのドレインは、ステップ１３５で接地される。上記電圧が印加されたことにより、ドレイン内の電流は、ステップ１４０で検知される。これとは別に、ソース内の電流を、検知してもよい。本方法の一実施例によれば、検知された電流値は、上述された閾値とステップ１４５において比較される。電流が閾値を超えない場合、ダウンビットがステップ１５でプログラミングされないことを示す決定がなされる。電流が閾値を超える場合、ダウンビットがステップ１５５においてプログラミングされることを示す決定がなされる。図４Fは、小さなポジティブ電圧３０５０がソースSに印加され且つドレインDが接地された状態でＥＥＰＲＯＭセルのゲートGに検知電圧を印加することを示している。電流センサ３０５５が、ソース電流を検知する。
【００５８】
上記は、小さなポジティブ電圧および検知電圧に関して、ＥＥＰＲＯＭセルのアップビットおよびダウンビットを読出す方法を述べた。代表的な実施例によれば、検知電圧は、約３ボルトを示す。換言すると、読出し中、ゲートに印加された最低限の検知電圧は、プログラミングされたビットのチャンネルに十分な反転を発生させる電圧である。上述の代表的な実施例によれば、小さなポジティブ電圧の代表的な値は、約１．５ボルトである。
【００５９】
ここに述べられた種々の実施例において、電荷トラッピング構造から成る一つ以上のＥＥＰＲＯＭセルは、情報を記憶するのに用いられる。上述したように、ＥＥＰＲＯＭセルは、ＮＯＲまたはＮＡＮＤのいずれかの構造で配置されることが多い。密度の観点から、ＮＡＮＤ構造が好ましい。このＮＡＮＤ構造は、主に、ＮＯＲ構造より消費電力が少ない。
【００６０】
図１０は、本発明に係るＥＥＰＲＯＭセルのＮＡＮＤ構造の代表的な実施例の横断面線図である。
便宜上、三つのＥＥＰＲＯＭセル（A、B、Cで示された中間の三つのトランジスタ）のみが図示されている。（本発明の範囲は、この図面における三つのセルの選択によって限定されない）。図１０におけるトランジスタは、基板１０００に形成されている。図１０に示された形態のＥＥＰＲＯＭセルの構造は、本明細書では、“ストリング”という。この図示の実施例におけるＥＥＰＲＯＭセルは、ソースからドレインに直列で接続されている。実際、一つのトランジスタのソース領域は、隣接するトランジスタのドレイン領域として作用する。例えば、トランジスタCのソース１０５０は、トランジスタBのドレイン１０５０として機能する。同様に、トランジスタBのソースは、トランジスタAのドレインと同じである。このように、ＥＥＰＲＯＭセルは、配線または他の外部の接続部を必要とすることなく、直列に接続される。ソースおよびドレインのこの役割を除き、ストリングにおける各ＥＥＰＲＯＭセルは、上記ＥＥＰＲＯＭセルと実質的に同一である。即ち、各ＥＥＰＲＯＭセルは、上述の如く構成された、電荷トラッピング構造、ゲート１０２０およびゲートコンタクト１０２５を備えている。
【００６１】
この代表的な実施例は、同じ基板１０００に形成された二つの追加のトランジスタ１０９０、１０９５を含む。これらトランジスタ１０９０、１０９５は、ＥＥＰＲＯＭセルA, B, Cのストリングの両端に配置されている。左のトランジスタ１０９０は、アップストリング選択トランジスタＳＳＴＵといい、右のトランジスタ１０９５は、ダウンストリング選択トランジスタＳＳＴＤという。ＳＳＴＵ１０９０は、基板１０００に配置されたソース１０６０と、このソース１０６０に外部の接続部を接続するために用いられるソースコンタクト１０６５とを備えている。このような外部の接続部は、ここでは、アップビットラインＢＬＵという。ＳＳＴＵ１０９０のドレイン１１００は、左のＥＥＰＲＯＭセルAのソース１１００と同じである。更に、ＳＳＴＵ１０９０は、ソース１０６０とドレイン１１００との間で基板１０００に形成されたチャンネルを備えている。更に、ＳＳＴＵ１０９０は、チャンネルを覆う絶縁層１０５５と、ゲート１１１０とゲートコンタクト１０８０とを備えている。ゲート１１１０は、絶縁層１０５５を被覆する。外部の接続部をゲート１１１０に接続するのにゲートコンタクト１０８０を用いることができる。このような外部の接続部は、ここではアップストリング選択ラインＳＳＬＵという。右側のＳＳＴＤ１０９５は、図面における左のＳＳＴＵ１０９０の形態と対称である。このＳＳＴＤ１０９５は、基板１０００に配置されたドレイン１０７０を備える。更に、ＳＳＴＤ１０９５は、ドレインコンタクト１０７５を備え、このドレインコンタクトは、外部の接続部をドレイン１０７０に接続するために用いられる。このような外部の接続部は、ここではダウンビットラインＢＬＤという。ＳＳＴＤ１０９５のソース１１０５は、右のＥＥＰＲＯＭセルＣのドレイン１１０５と同じである。更に、ＳＳＴＤ１０９５は、ソース１１０５とドレイン１０７０との間で基板に形成されたチャンネルを備える。このＳＳＴＤ１０９５は、更に、チャンネルを覆う絶縁層１１１５を備える。また、このＳＳＴＤ１０９５は、ゲート１１２０と、ゲートコンタクト１０８５とを備えている。ゲート１１２０は、絶縁層１１１５を被覆し、ゲートコンタクト１０８５を外部の接続部をゲート１１２０に接続するために用いることができる。このような外部の接続部は、ここではダウンストリング選択ラインＳＳＬＤという。図面における各ＥＥＰＲＯＭセルは、上述のＥＥＰＲＯＭセルに設けられたゲートコンタクト１０２５と実質的に同一のゲートコンタクト１０２５を備えている。外部の接続部を各ＥＥＰＲＯＭセルのゲートに接続するために、各ゲートコンタクト１０２５を用いることができる。この外部接続部は、ここでは、ワードラインという。
【００６２】
便宜上、ＥＥＰＲＯＭセルを、図１０と同様な線図において左から右へインデックスする。一般に、ＥＥＰＲＯＭセルを１からnにインデックスすることができる。この線図において、ＥＥＰＲＯＭセルAは、インデックス１を有し、ＥＥＰＲＯＭセルBは、インデックス２を有し、ＥＥＰＲＯＭセルCは、インデックスnを有する。この場合、nは、簡単な例では３である。更に便宜上、各ＥＥＰＲＯＭセルのゲートコンタクト１０２５に接続されたワードラインもまたこのワードラインが接続されたＥＥＰＲＯＭセルのインデックスに従ってインデックスすることができる。従って、この線図において、ＥＥＰＲＯＭセルAに接続されたワードラインは、インデックス１を有し、ＥＥＰＲＯＭセルBに接続されたワードラインは、インデックス２を有し、ＥＥＰＲＯＭセルCに接続されたワードラインは、インデックスnを有し、ここで、再び、nは、この例では３である。上述したn＝３の値は、本発明または請求の範囲を限定するものでない。
【００６３】
図１１は、図１０に示されたＮＡＮＤストリングの、他の実施例の概略線図である。
【００６４】
この実施例は、アップストリング選択トランジスタＳＳＴＵ２００５とダウンストリング選択トランジスタＳＳＴＤ２０１０との間に配置され且つ直列に接続されたnＥＥＰＲＯＭセル２０００を備えている。各ＥＥＰＲＯＭセルのゲートは、個々のワードライン２０１５（上述の如く、１からnにインデックスされた）に接続している。ＳＳＴＵ２００５のゲートは、アップストリング選択ライン（ＳＳＬＵ）２０２０に接続し、ＳＳＴＤ２０１０のゲートは、ダウンストリング選択ライン（ＳＳＬＤ）２０２５に接続している。ＳＳＴＵ２００５のソースは、アップビットライン（ＢＬＵ）２０３０に接続している。同様に、ＳＳＴＤ２０１０のドレインは、ダウンビットライン（ＢＬＤ）２０３５に接続している。図１１のトランジスタのそれぞれは、同じ基板（図示せず）に配置され、ここに例示されたように、接地ポテンシャルに保持されている。次に、図１１を参照すると、電圧が接地について形成されていることを示す。
【００６５】
ＮＡＮＤストリングのＥＥＰＲＯＭセルを作動する方法が上記図１０および１１、更には、図１２乃至１８を参照して述べられる。
【００６６】
図１２は、本発明に係るＮＡＮＤストリングの一部材であるＥＥＰＲＯＭセルを作動する代表的な方法のフロー図である。
【００６７】
この代表的な方法の一実施例によれば、ＮＡＮＤストリングの全てのＥＥＰＲＯＭセルは、ステップ１６０で消去される。一旦、全てのセルが消去されたら、ある一つのＥＥＰＲＯＭセルが、更に考慮のためにステップ１６５において確認される。次いで、選択されたＥＥＰＲＯＭセルのアップビットをステップ１７０でプログラミングすることができる。同様に、選択されたＥＥＰＲＯＭセルのダウンビットをプログラミングすることができる。選択されたＥＥＰＲＯＭセルのアップビットをステップ１８０で読むことができ、また、選択されたＥＥＰＲＯＭセルのダウンビットをステップ１８５で読出すことができる。
【００６８】
図１３は、本発明に係るＮＡＮＤストリングスの複数のＥＥＰＲＯＭセルを消去する代表的な方法の線図である。
【００６９】
この代表的な方法の一実施例がＥＥＰＲＯＭセルスタンディングだけ（ストリングの部分から成るのでなく）を消去する方法の説明で述べられたガイドラインに付随する。この方法は、図３で述べられ且つ図４Ａに示された。この代表的な方法の実施例では、ネガティブ消去電圧を、ステップ１９０で示したように、全てのワードラインに印加する。アップビットラインＢＬＵは、ステップ１９５でフロート（浮動）され、ダウンビットラインＢＬＤも、ステップ２００でフロートされる。更に、アップストリング選択ラインＳＳＬＵは、ステップ２０５でフロートされ、同様に、ダウンストリング選択ラインＳＳＬＤは、ステップ２１０に示された如くフロートされる。ネガティブワードライン−基板消去電圧（一実施例では約−１８ボルト）を全ワードラインに印加すると、ネガティブ消去電圧を全てのＥＥＰＲＯＭセルのゲートに印加することになる。各セルは、上述の如く作用する。例えば、図１０について、過剰な電子が各ゲートから抽出され電荷トラッピング構造１０１５の電荷トラッピング層にとラッピングされ、これによって、各ＥＥＰＲＯＭセルを消去状態に置く。
【００７０】
図１４は、本発明に係るＮＡＮＤストリングの複数のＥＥＰＲＯＭセルを消去する他の代表的な方法の線図である。
【００７１】
この代表的な方法の一実施例が、図５で述べられたＥＥＰＲＯＭセルスタンディングだけを消去する方法に付随する。この代表的な方法によれば、ポジティブ消去電圧（図示の実施例では約１８ボルト）が、ステップ２１５において、全てのワードラインに印加される。アップビットラインＢＬＵおよびダウンビットラインＢＬＤは、両方ともステップ２２０および２２５において、接地される。ポジティブ供給電圧（図示の実施例では約５ボルト）が、ステップ２３０において、アップストリング選択ラインＳＳＬＵに印加され、このポジティブ供給電圧は、また、ステップ２３５において、ダウンストリング選択ラインＳＳＬＵに印加される。
【００７２】
図１１を参照すると、ＢＬＵ２０３０およびＢＬＤ２０３５が接地されている。ポジティブ電圧をＳＳＴＵ２００５およびＳＳＴＤ２０１０のゲートに印加すると、ＳＳＴＵ２００５およびＳＳＴＤ２０１０を略短絡回路として作用する。従って、第一のＥＥＰＲＯＭセル（ワードラインＷＬ１に接続された）のソースも、ほぼ、接地される。同様に、nｔｈＥＥＰＲＯＭセル（ワードラインＷＬnに接続された）のドレインは、ほぼ、接地される。大きな（高い）ポジティブ電圧が、各ＥＥＰＲＯＭセルのワードライン（従って、ゲート）に印加されると、各セルもほぼ短絡回路となる。従って、ストリングの各ＥＥＰＲＯＭセルは、そのソースおよびドレインが接地されたとき、図２におけるＥＥＰＲＯＭの状態と実質的に同一の状態になる。この状態は、図５の説明で述べられ、且つ図４Ｂに示された。従って、図１１の各ＥＥＰＲＯＭセルは、基板１０００から抽出された過剰電子のために消去され、電荷トラッピング構造１０１５の電荷トラッピング層にとラッピングされるようになる。変形例において、ＢＬＵ２０３０およびＢＬＤ２０３５に印加された電圧を、基板の電圧に等しくするようにしてもよい。
【００７３】
図１５は、本発明に係るＮＡＮＤストリングの一部材であるＥＥＰＲＯＭセルのアップビットをプログラミングする代表的な方法のフロー図である。
【００７４】
この代表的な方法の一実施例によれば、図６の説明で述べられ且つ図４Ｃに示されたＥＥＰＲＯＭセルスタンディングだけのアップビットをプログラミングする代表的な方法に付随する。この代表的な方法によれば、プログラミングされるべきＥＥＰＲＯＭセルが選択され、ネガティブカットオフ電圧が、選択されたＥＥＰＲＯＭセルのゲートに接続されたワードラインに、ステップ２４０において印加される。ポジティブ供給電圧が、ステップ２４５において、アップビットラインＢＬＵに印加される。ダウンビットラインＢＬＤは、ステップ２５０で接地される。ポジティブ供給電圧は、ステップ２５５でアップストリング選択トランジスタＳＳＴＵのゲートに、また、ステップ２６０でダウンストリング選択トランジスタＳＳＴＤのゲートに印加される。ステップ２６５においてプログラミングされている選択されたＥＥＰＲＯＭセルのゲートに接続されたワードラインを除き、大きなポジティブ電圧が全てのワードラインに印加される。
【００７５】
この代表的な方法が図６の説明の技術に付随していることをみるため、ネガティブカットオフ電圧が、両方の場合にプログラミングされるＥＥＰＲＯＭセルのゲートに印加される。この方法において、ポジティブ供給電圧をＳＳＴＵ２００５およびＳＳＴＤ２０１０のゲートに印加すると、ＳＳＴＵ２００５およびＳＳＴＤ２０１０にほぼ短絡回路になるような効果をもたせる。これらの略短絡回路は、ＥＥＰＲＯＭセルのストリングを、ＢＬＵのポジティブ供給電圧とＢＬＤの接地とに接続する。選択されたＥＥＰＲＯＭセルのゲート上のワードラインを除き、全てのワードラインに大きなポジティブ電圧が印加されると、同様に、プログラミングされている一つを除き、全てのＥＥＰＲＯＭセルがほぼ短絡回路になる。従って、ＢＬＵ上のポジティブ供給電圧は、選択されたＥＥＰＲＯＭセルのソース上にほぼ現われる。同様に、ＢＬＤ上の接地ポテンシャルは、選択されたＥＥＰＲＯＭセルのドレイン上にほぼ現われる。上述されたストリング状態のための均等な回路が図４Ｃに合致することが留意される。
【００７６】
図１６は、本発明に係るＮＡＮＤストリングの一部材であるＥＥＰＲＯＭセルのダウンビットをプログラミングする代表的な方法のフロー図である。
【００７７】
この方法の一実施例は、ＥＥＰＲＯＭセルスタンディングだけのダウンビットをプログラミングする方法に付随する。この方法は、図７の説明で述べられ且つ図４Ｄに示された。この代表的な方法によれば、プログラミングされるべきＥＥＰＲＯＭセルが選択され、ネガティブカットオフ電圧が、選択されたＥＥＰＲＯＭセルのゲートに接続されたワードラインに、ステップ２７０において印加される。アップビットラインＢＬＵは、ステップ２７５で接地される。ポジティブ供給電圧が、ステップ２８０において、ダウンビットラインＢＬＤに印加される。このポジティブ供給電圧は、ステップ２８５でアップストリング選択トランジスタＳＳＴＵのゲートに、また、ステップ２９０でダウンストリング選択トランジスタＳＳＴＤのゲートに印加される。ステップ２９５において、プログラミングされるＥＥＰＲＯＭセルのゲートに接続されたワードラインを除いて、大きなポジティブ電圧が全てのワードラインに印加される。この代表的な方法が図７の説明の技術に付随していることを観察するため、ネガティブカットオフ電圧が、両方の場合にプログラミングされるＥＥＰＲＯＭセルのゲートに印加される。ポジティブ供給電圧をＳＳＴＵ２００５およびＳＳＴＤ２０１０のゲートに印加すると、ＳＳＴＵ２００５およびＳＳＴＤ２０１０にほぼ短絡回路になるような効果をもたせる。これらの略短絡回路は、ＥＥＰＲＯＭセルのストリングをＢＬＤのポジティブ供給電圧およびＢＬＵの接地に接続するように作用する。選択されたＥＥＰＲＯＭセルのゲート上のワードラインを除き、全てのワードラインに大きなポジティブ電圧が印加されると、同様に、プログラミングされている一つを除き、全てのＥＥＰＲＯＭセルが本質的に短絡回路になる。従って、ＢＬＤ上のポジティブ供給電圧は、選択されたＥＥＰＲＯＭセルのドレイン上にほぼ現われる。同様に、ＢＬＵ上の接地ポテンシャルは、選択されたＥＥＰＲＯＭセルのソース上にほぼ現われる。上述されたストリング状態のための実質的に均等な回路が図４Ｄに合致することが留意される。
【００７８】
図１７は、本発明に係るＮＡＮＤストリングの一部材であるＥＥＰＲＯＭセルのアップビットを読出す代表的な方法を示すフロー図である。
【００７９】
ここに述べられた先の場合のように、この代表的な方法の一実施例は、図８の説明で述べられ且つ図４Ｅに示されたＥＥＰＲＯＭセルスタンディングだけのアップビットを読出す代表的な方法に付随する。この代表的な方法によれば、検知電圧が、選択されたＥＥＰＲＯＭセルのゲートに接続されたワードラインに、ステップ３００において印加される。ポジティブ供給電圧が、選択されたＥＥＰＲＯＭセルのゲートに接続されたワードラインを除いて、全てのワードラインに、ステップ３０５において、印加され、小さなポジティブ電圧がステップ３１０において、ダウンビットラインＢＬＤに印加される。アップビットラインＢＬＵは、ステップ３１５で接地され、アップストリング選択トランジスタＳＳＴＵのソースの電流は、ステップ３２０で検知される。これとは別に、ダウンストリング選択トランジスタＳＳＴＤのドレインの電流を、ステップ３２０で検知してもよい。検知された電流は、ステップ３２５で選択された閾値と比較される。電流がこの閾値より小さい場合、選択されたＥＥＰＲＯＭセルのアップビットは、ステップ３３０でプログラミングされないように知らされる。電流が閾値を超える場合、選択されたＥＥＰＲＯＭセルのアップビットは、ステップ３３５でプログラミングされるように示される。この代表的な方法が図８の説明の技術に付随していることを観察することは、検知電圧が、両方の場合に、選択されたＥＥＰＲＯＭセルのゲートに印加されていることを確認することである。ポジティブ供給電圧を残りのワードラインに印加すると、他の全てのＥＥＰＲＯＭセルを実質的に短絡回路として作用せしめる。従って、ダウンビットラインＢＬＤに印加された小さなポジティブ電圧は、本質的に、選択されたＥＥＰＲＯＭセルのドレインに現われる。同様に、アップビットラインＢＬＵの接地ポテンシャルは、本質的に、選択されたＥＥＰＲＯＭセルのソースに現われる。上述のストリング状態のための均等回路が図４Ｅに合致することが留意される。ＮＡＮＤストリングのＢＬＤ内の電流を検知することは、図４ＥにおけるＥＥＰＲＯＭセルのドレインの電流を検知することに実質的に等しい。
【００８０】
図１８は、本発明に係るＮＡＮＤストリングの一部材であるＥＥＰＲＯＭセルのダウンビットを読出す代表的な方法のフロー図である。
ここに開示された先の場合のように、この代表的な方法の一実施例は、ＥＥＰＲＯＭセルスタンディングだけのダウンビットを読出す代表的な方法に付随する。この代表的な方法は、図９の説明で述べられ且つ図４Ｆに示された。この代表的な方法によれば、検知電圧が、選択されたＥＥＰＲＯＭセルのゲートに接続されたワードラインに、ステップ３４０において印加される。ポジティブ供給電圧が、選択されたＥＥＰＲＯＭセルのゲートに接続されたワードラインを除いて、全てのワードラインに、ステップ３４５において、印加される。小さなポジティブ電圧がステップ３５０で、アップビットラインＢＬＵに印加される。ダウンビットラインＢＬＤは、ステップ３５５で接地される。ダウンストリング選択トランジスタＳＳＴＤのドレインの電流は、ステップ３６０で検知される。別の実施例によれば、アップストリング選択トランジスタＳＳＴＵのソースの電流が、ステップ３６０で検知される。この検知された電流は、ステップ３６５で、選択された閾値と比較される。電流がこの閾値を超えない場合、選択されたＥＥＰＲＯＭセルのダウンビットは、ステップ３７０でプログラミングされないように知らされる。電流が閾値を超える場合、選択されたＥＥＰＲＯＭセルのダウンビットは、ステップ３７５でプログラミングされるように示される。この代表的な方法が図９の説明の技術に付随していることを観察することは、検知電圧が、両方の場合に、選択されたＥＥＰＲＯＭセルのゲートに印加されていることを確認することである。ポジティブ供給電圧を残りのワードラインに印加すると、他の全てのＥＥＰＲＯＭセルを実質的に短絡回路として作用せしめる。従って、アップビットラインＢＬＵに印加された小さなポジティブ電圧は、本質的に、選択されたＥＥＰＲＯＭセルのソースに現われる。同様に、ダウンビットラインＢＬＤの接地ポテンシャルは、本質的に、選択されたＥＥＰＲＯＭセルのドレインに現われる。上述のストリング状態のための均等回路が図４Ｆに合致することが留意される。ＮＡＮＤストリングのＢＬＵ内の電流を検知することは、図４ＦにおけるＥＥＰＲＯＭセルのソースの電流を検知することに実質的に等しい。
【００８１】
上記説明を通して、小さい、大きい、検知等として特徴付けられた種々の電圧が導入されてきた。ここで、上記電圧の表示した値は、本発明の代表的な実施例に従う参考のためである。ポジティブ消去電圧は、約１８ボルトの値を有することができる。ネガティブ消去電圧は、約−１８ボルトの値を有することができる。大きいポジティブ電圧は、約１０ボルトの値を有することができる。ポジティブ供給電圧は、約５ボルトの値を有することができる。ネガティブカットオフ電圧は、約−５ボルトの値を有することができる。検知電圧は、約３ボルトの値を有することができる。小さなポジティブ電圧は、約１．５ボルトの値を有することができる。これら電圧の値は、例示として含まれ、本発明の範囲を限定するものでない。
【００８２】
図１９は、ＮＡＮＤ配列の実施例の概略線図である。この実施例におけるＮＡＮＤ配列は、上記形式のＮＡＮＤストリングの集合体を含む。各ＮＡＮＤストリングは、ＥＥＰＲＯＭゲート３０００の連続集合体と、アップストリング選択トランジスタ（ＳＳＴＵ）３０２０と、ダウンストリング選択トランジスタ（ＳＳＴＤ）３０２５とを備えている。各ＮＡＮＤストリングは、更に、アップビットライン（ＢＬＵ）３０１０およびダウンビットライン（ＢＬＤ）３０１５に接続している。ＮＡＮＤストリングは、図１９に示された４つのストリングのみを有する整数によってインデックスされる。この図面は、ＮＡＮＤストリングｍ‐１、ｍ、ｍ+１およびｍ+２のみを示し、ここで、ｍは、１より大きい整数である。任意の数のＮＡＮＤストリングが可能であり、この図示は、本発明の範囲を限定するものでない。
【００８３】
図１９における各ＮＡＮＤは、１からｎにインデックスされたｎＥＥＰＲＯＭセルを備えている。同じインデックスを有するＥＥＰＲＯＭセルのゲートは、ＥＥＰＲＯＭセルと同じインデックスを有するワードライン３００５に接続されている。アップストリング選択トランジスタ（ＳＳＴＵ）３０２０のゲートは、アップストリング選択ライン（ＳＳＬＵ）３０３０に接続される。同様に、ダウンストリング選択トランジスタＳＳＴＤ３０２５のゲートは、ダウンストリング選択ラインＳＳＬＤ３０３５に接続される。
【００８４】
ここに述べられた技術は、図１９に示された形式のＮＡＮＤ配列の実施例を作動する方法を説明するものである。例えば、ＮＡＮＤ配列の全てのＥＥＰＲＯＭセルを消去するため図１３および図１４に示された方法の変形が適用される。他の例として、図１９におけるＮＡＮＤ配列のｍｔｈＮＡＮＤストリングのインデックス３を有するＥＥＰＲＯＭセル３０４０のアップビットをプログラミングするため図１５に示された方法の変形が適用される。更に他の例によれば、図１７に説明に述べられた方法の変形が、図１９に示されたＮＡＮＤ配列のｍｔｈＮＡＮＤストリングにおけるインデックス３を有するＥＥＰＲＯＭセル３０４０のアップビットをいかに読むかを教示する。更に他の例によれば、図１８の説明に述べられた方法の変形が、図１９に示されたＮＡＮＤ配列のｍｔｈＮＡＮＤストリングにおけるインデックス３を有するＥＥＰＲＯＭセル３０４０のダウンビットをいかに読むかを教示する。上述の例のそれぞれにおいて、ｍｔｈＮＡＮＤストリングにおけるインデックス３を有するＥＥＰＲＯＭセル３０４０は、ワードライン３がＥＥＰＲＯＭセル３０４０のゲートに接続し、同様に、ｍｔｈＢＬＤおよびｍｔｈＢＬＵがＥＥＰＲＯＭセル３０４０に関連することを留意して選択される。
【００８５】
上述に鑑み、本発明の方法は、リード・オンリー・メモリ装置、特に、集積回路において二重ビットセル構造を示すリード・オンリー・メモリ装置の形成および作動を容易にすることができることが当業者によって理解される。上述の実施例および方法の変形例が例示のために提供されてきたが本発明はこれらの例示に限定されない。開示された実施例に、互いに排除しない程度に多くの変更および変形を、上述の説明を考慮して当業者が行うことができる。追加的に、他の組み合わせ、省略、置換、および変形を、上述の開示を考慮して行えることが当業者には明らかである。従って、本発明は開示された実施例によって限定されないが、上記請求の範囲によって限定される。
【図面の簡単な説明】
【００８６】
【図１】本発明に従って電気的に消去可能でプログラミング可能なリード・オンリー・メモリ（ＥＥＰＲＯＭ）セルを作動する例示的方法のフロー図である。
【図２】本発明に従って電気的に消去可能でプログラミング可能なリード・オンリー・メモリ（ＥＥＰＲＯＭ）セルの横断面図である。
【図３】本発明に係るＥＥＰＲＯＭセルを消去する例示的方法のフロー図である。
【図４】図４Ａ乃至図４Ｆは、本発明に係るセルを作動するためのＥＥＰＲＯＭセルに印加した電圧を描いた簡略模式的図である。
【図５】本発明のＥＥＰＲＯＭを消去する別のひとつの例示的方法のフロー図である。
【図６】本発明に係るＥＥＰＲＯＭセルのアップビットをプログラミングする例示的方法のフロー図である。
【図７】本発明に係るＥＥＰＲＯＭセルのダウンビットをプログラミングする例示的方法のフロー図である。
【図８】本発明に係るＥＥＰＲＯＭセルのアップビットを読出す例示的方法のフロー図である。
【図９】本発明に係るＥＥＰＲＯＭセルのダウンビットを読出す例示的方法のフロー図である。
【図１０】本発明に係るＥＥＰＲＯＭセルのＮＡＮＤ形態の例示的実施態様の横断面図である。
【図１１】図１０に示すＮＡＮＤストリングの例示的実施態様の簡略化した模式図である。
【図１２】本発明に係るＮＡＮＤストリングの一員であるＥＥＰＲＯＭセルを作動させる例示的方法のフロー図である。
【図１３】本発明に係るＮＡＮＤストリングの一員であるＥＥＰＲＯＭセルを消去処理する例示的方法のフロー図である。
【図１４】本発明に係るＮＡＮＤストリングの一員であるＥＥＰＲＯＭセルを消去処理する別の例示的方法のフロー図である。
【図１５】本発明に係るＮＡＮＤストリングの一員であるＥＥＰＲＯＭセルのアップビットをプログラミングする例示的方法のフロー図である。
【図１６】本発明に係るＮＡＮＤストリングの一員であるＥＥＰＲＯＭセルのダウンビットをプログラミングする例示的方法のフロー図である。
【図１７】本発明に係るＮＡＮＤストリングの一員であるＥＥＰＲＯＭセルのアップビットを読出す例示的方法を示すフロー図である。
【図１８】本発明に係るＮＡＮＤストリングの一員であるＥＥＰＲＯＭセルのダウンビットを読出す例示的方法を示すフロー図である。
【図１９】本発明に係るＮＡＮＤアレイの実施態様の模式図である。
【符号の説明】
【００８７】
１０００・・・基板、
１００５・・・ソース領域、
１０１０・・・ドレイン領域、
１０１５・・・電荷トラッピング領域、
１０２０・・・ゲート、
１０２５・・・コンタクト、
１０３０，１０３５・・・電荷トラッピング層領域、
１０９０，１０９５・・・トランジスタ、
３０００・・・ネガティブ消去電圧、
３００５・・・ポジティブ消去領域、
３０１０,３０２０・・・ネガティブカットオフ電圧、
３０１５、３０２５・・・ポジティブ供給電圧、
３０３０・・・検知電圧、
３０３５・・・ポジティブ電圧、
３０４０・・・電流センサ、
３０５０・・・ポジティブ電圧、
３０５５・・・電流センサ、
ＳＳＴＵ・・・アップストリング選択トランジスタ、
ＳＳＴＤ・・・ダウンストリングトランジスタ
【図１】
2005116150.tif 000003
【図２】
2005116150.tif 000004
【図３】
2005116150.tif 000005
【図４Ａ】
2005116150.tif 000006
【図４Ｂ】
2005116150.tif 000007
【図４Ｃ】
2005116150.tif 000008
【図４Ｄ】
2005116150.tif 000009
【図４Ｅ】
2005116150.tif 000010
【図４Ｆ】
2005116150.tif 000011
【図５】
2005116150.tif 000012
【図６】
2005116150.tif 000013
【図７】
2005116150.tif 000014
【図８】
2005116150.tif 000015
【図９】
2005116150.tif 000016
【図１０】
2005116150.tif 000017
【図１１】
2005116150.tif 000018
【図１２】
2005116150.tif 000019
【図１３】
2005116150.tif 000020
【図１４】
2005116150.tif 000021
【図１５】
2005116150.tif 000022
【図１６】
2005116150.tif 000023
【図１７】
2005116150.tif 000024
【図１８】
2005116150.tif 000025
【図１９】
2005116150.tif 000026