(57)【要約】【課題】  フィン型チャネルＦＥＴを用いたシステムＬＳＩ及びその製造方法に関し、フィン型チャネルＦＥＴで構成したＤＲＡＭ或いはロジック回路も含めた全てをフィン型チャネルＦＥＴで構成したシステムＬＳＩ及びその製造方法を提供しようとする。【解決手段】  少なくともメモリ回路を構成するＦＥＴが、ＳＯＩ基板上に形成され且つ動作電圧印加時に完全空乏化する層厚及び不純物濃度のチャネル層５をもち、チャネル層５の両側壁にゲート絶縁膜７を介して形成した電気的に独立したゲート電極８Ａ及び８Ｂをもつ完全空乏型ＦＥＴであり、また、そのゲート電極８Ａ及び８Ｂをもつ完全空乏型ＦＥＴを製造する工程は、チャネル層５の頂面から両側壁にかけてゲート絶縁膜７を介して形成したゲート電極に於ける前記頂面に対応する部分を化学機械研磨で分断し、ゲート電極８Ａ及び８Ｂとする工程を含んでいる。【選択図】        図４
2005327766.tif 000002
【特許請求の範囲】
【請求項１】
同一チップ内に少なくともロジック回路及びメモリ回路が含まれるシステムＬＳＩに於いて、
ロジック回路を構成する各トランジスタは、
ＳＯＩ基板上に形成され且つ動作電圧印加時に完全空乏化する層厚及び不純物濃度の凸状半導体からなるチャネル層をもち、前記チャネル層の周りをゲート絶縁膜を介して形成されたゲート電極で囲まれた完全空乏型電界効果トランジスタであり、
メモリ回路を構成する単位メモリセルのトランジスタは、
ＳＯＩ基板上に形成され且つ動作電圧印加時に完全空乏化する層厚及び不純物濃度の凸状半導体からなるチャネル層をもち、前記チャネル層の両側壁にゲート絶縁膜を介して形成された二つの電気的に独立したゲート電極をもつ一つの完全空乏型電界効果トランジスタであること
を特徴とするシステムＬＳＩ。
【請求項２】
ロジック回路を構成する各トランジスタが、
ＳＯＩ基板上に形成され且つ動作電圧印加時に完全空乏化する膜厚及び不純物濃度の凸状半導体からなるチャネル層をもち、前記チャネル層の両側壁にゲート絶縁膜を介して形成された二つの電気的に独立したゲート電極をもつ一つの完全空乏型電界効果トランジスタに代替されてなること
を特徴とする請求項１記載のシステムＬＳＩ。
【請求項３】
メモリ回路を構成する単位メモリセルのトランジスタは、
二つの電気的に独立したゲート電極がフロントゲート電極とバックゲート電極をなし、フロントゲート電極のドレイン近傍に於けるインパクトイオン化で生じたキャリアを該キャリアと反対極性のバイアス電圧が印加されたバックゲート電極が接するゲート絶縁膜と凸状半導体からなるチャネル層との界面に蓄積して単位メモリセルのトランジスタに於ける閾値電圧を変化させてメモリ動作をするものであること
を特徴とする請求項１或いは請求項２記載のシステムＬＳＩ。
【請求項４】
メモリ回路を構成する単位メモリセルのトランジスタは、
二つの電気的に独立したゲート電極がフロントゲート電極とバックゲート電極をなし、フロントゲート電極のドレイン近傍に於けるゲート誘起ドレイン電流であるバンド間トンネル電流で生じたキャリアを該キャリアと反対極性のバイアス電圧が印加されたバックゲート電極が接するゲート絶縁膜と凸状半導体からなるチャネル層との界面に蓄積して単位メモリセルのトランジスタに於ける閾値電圧を変化させてメモリ動作をするものであること
を特徴とする請求項１或いは請求項２記載のシステムＬＳＩ。
【請求項５】
請求項１或いは請求項２に記載したシステムＬＳＩの構成要素である凸状半導体からなるチャネル層をもち且つ前記チャネル層の両側壁にゲート絶縁膜を介して形成された二つの電気的に独立したゲート電極をもつ完全空乏型電界効果トランジスタを製造する工程に於いて、
凸状半導体からなるチャネル層の頂面から両側壁にかけて絶縁膜を介して形成された状態にあるゲート電極の前記チャネル層の頂面に対応する部分を化学機械研磨して分断し前記チャネル層の両側壁にそれぞれ別個に延在する二つの電気的に独立したゲート電極とする工程
が含まれてなることを特徴とするシステムＬＳＩの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フィン（ｆｉｎ）型チャネルＦＥＴを用いたＤＲＡＭからなるメモリ回路及びフィン型チャネルＦＥＴを用いたロジック回路を含むシステムＬＳＩ及びその製造方法の改良に関する。
【背景技術】
【０００２】
近年のエレクトロニクス産業を支えているのは、Ｓｉを材料とするＣＭＯＳデバイス技術の発展であるといって過言ではなく、従って、更なる性能向上の為、これまでを上回るペースで微細化が進められようとしている。
【０００３】
テクノロジーノードで表されるＣＭＯＳデバイスの世代は、現在、９０ｎｍノードの量産が開始され、研究段階では、その中心が６５ｎｍノードへと移行し、更に４５ｎｍノードへと進展しつつある。
【０００４】
このように世代が進み、微細化が進むにつれて、ＭＯＳＦＥＴのゲート長は、世代を表すサイズより更に小さいサイズである２５ｎｍ（６５ｎｍノード）、１８ｎｍ（４５ｎｍノード）と縮小され、物理的限界へと急速に近付きつつある。
【０００５】
ＭＯＳＦＥＴの微細化に対する最も大きな課題は、過去から現在の世代に至るまで、おしなべて、短チャネル効果の抑制を挙げることができ、この抑制が十分でない場合、ＭＯＳＦＥＴの基本原理であるゲート電圧でオンオフを制御する旨のスイッチング動作が良好に行われないことになるので、その対策として、様々な技術開発が行われ、また、実用化されつつある。
【０００６】
その様々な技術のうち、近年、重要視されているのは、ＳＯＩ（ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ）技術であり、また、それに加えてＭＯＳＦＥＴのチャネルを二つのゲートで制御するダブルゲートＳＯＩ技術である。
【０００７】
ダブルゲート型ＭＯＳＦＥＴは、従来の平面（プレーナ）構造で形成する場合、チャネル上面側に作製するフロントゲート電極とは別にチャネルの下面側にも更にもう一つのゲート電極、即ち、バックゲート電極を作製する必要がある為、デバイスの製造プロセスは著しく複雑化する。
【０００８】
このプレーナ構造のダブルゲート型ＭＯＳＦＥＴに対し、ＭＯＳＦＥＴのチャネル層を基板上にほぼ垂直且つ凸状に形成した３次元構造をもち、且つ、ダブルゲートをもつフィン型チャネルＦＥＴが知られ、次世代のＣＭＯＳ構造として有望視され、現在、多くの研究が進められている。
【０００９】
このフィン型チャネルＦＥＴは、従来のシングルゲートをもつプレーナ型ＣＭＯＳの製造プロセスと略共通するプロセスを適用することができるので、ダブルゲート型ＭＯＳＦＥＴを容易に実現することができ、しかも、この先、更なる微細化にも対応できる可能性をもっている。
【００１０】
図１９は公知のフィン型チャネルＦＥＴを表す要部切断斜面図、図２０は図１９に見られる面ａ−ｂ−ｃ−ｄに沿って切断した要部横断面図をそれぞれ示している（例えば、非特許文献１を参照。）。
【００１１】
図に於いて、１はＳｉ基板、２は埋め込み酸化膜、３は凸状半導体に形成されたソース領域、４は凸状半導体に形成されたドレイン領域、５は凸状半導体からなるチャネル層、６はＳｉ酸化膜、７はゲート絶縁膜、８はゲート電極をそれぞれ示している。
【００１２】
図示のフィン型チャネルＦＥＴでは、通常、ＳＯＩ基板を用い、埋め込み酸化膜２上に略垂直に立てられた凸状半導体のチャネル層５をもち、チャネル層５はＳｉ酸化膜６及びゲート絶縁膜７を介してゲート電極８で囲まれ、チャネル層５を構成する凸状半導体の両端にはソース領域３及びドレイン領域４が形成され、また、図示されていないが、ソース領域３及びドレイン領域４からはソース電極及びドレイン電極が導出されて配線層に接続されている。
【００１３】
前記したフィン型チャネルＦＥＴを高速動作させる為の基本構成に関する条件は、ＳＯＩ基板を用いたプレーナ型ＭＯＳＦＥＴと同様であって、凸状半導体からなるチャネル層であるフィンの厚さ（横断面方向）を適切に選択して完全空乏型と成し得る構成することにある。
【００１４】
前記説明したフィン型チャネルＦＥＴに関する技術の他に、現在、ＳＯＣ（Ｓｙｓｔｅｍ−ｏｎ−ａ−Ｃｈｉｐ）と呼ばれ、ロジック回路デバイスが形成されたチップにメモリ回路デバイスをはじめ様々な機能をもつデバイスを搭載した多機能ＬＳＩ、即ち、システムＬＳＩについて種々な研究開発がなされている。
【００１５】
図２１はシステムＬＳＩチップを表す要部平面説明図であり、図に於いて、１１はチップ、１２はロジック回路、１３はｅＤＲＡＭ（ｅｍｂｅｄｄｅｄ  ＤＲＡＭ：混載ＤＲＡＭ）、１４はＳＲＡＭ、１５はアナログ回路、１６はＲＯＭ、１７は画像処理回路をそれぞれ示している。
【００１６】
ロジック回路デバイスと同一チップに作り込まれる混載メモリ（ｅｍｂｅｄｄｅｄ  ｍｅｍｏｒｙ）としては、ＳＲＡＭ（ｓｔａｔｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）、ＤＲＡＭ（ｄｙｎａｍｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）、フラッシュメモリ（ｆｌａｓｈ  ｍｅｍｏｒｙ）、ＭＲＡＭ（ｍａｇｎｅｔｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）、相変化メモリ（ｏｖｏｎｉｃ  ｕｎｉｆｉｅｄ  ｍｅｍｏｒｙ：ＯＵＭ）などのメモリが挙げられる。
【００１７】
現在、最も一般的に用いられるＳＲＡＭは、通常、６トランジスタで構成される為、セル面積が大きくなり、最小ハーフピッチをＦとすると〜１００Ｆ2 程度の面積となって、大容量化するが困難であること、また、大容量化が可能な１トランジスタ１キャパシタで構成されるＤＲＡＭは、面積こそ〜８Ｆ2 程度で済むものの、製造する際、ＤＲＡＭ固有のプロセスが必要となる為、工程数の増加に起因するコスト増や混載されるロジック回路デバイスに特性低下を招来するなどの点が問題になっている。更にまた、他のメモリについては、新材料導入に起因し、ロジック回路デバイスを製造するプロセスとの共通性の点で困難性を伴うなどの問題がある。
【００１８】
これ等の問題点に対し、部分空乏型ＳＯＩトランジスタ、即ち、ＳＯＩ基板の埋め込み酸化膜に依って基板と電気的に絶縁されたフローティングボディに電荷を蓄積することでデータを記憶する１トランジスタ型メモリは、メモリセルがトランジスタが１個で構成されること、ロジックデバイスとのプロセス共通性との面で優れていること、大容量化が可能であること等の特徴もつことから混載メモリとして有望視されている（例えば、非特許文献２及び非特許文献３を参照。）。
【００１９】
然しながら、このプレーナ構造の１トランジスタ型メモリセルからなるメモリ回路も、前記した３次元構造のフィン型チャネルＦＥＴをロジック回路に用いたシステムＬＳＩと同一チップ上に作製することはプロセスの整合性や共通性の面から困難である。
【００２０】
プロセス整合性などを高める為、ロジック回路を構成しているフィン型チャネルＦＥＴと同じものを用いてＳＲＡＭを構成することも考えられるが、その場合でも、ＳＲＡＭの大容量化が困難である旨の問題があり、フィン型チャネルＦＥＴをロジック回路デバイスとする混載メモリ技術については、現在、確立されたものは存在しない。
【非特許文献１】Ｙ．−Ｋ．Ｃｈｏｉ，他８名，“Ｓｕｂ−２０ｎｍ  ＣＭＯＳ  ＦｉｎＦＥＴ  Ｔｅｃｈｎｏｌｏｇｙ”，Ｔｅｃｈｎｉｃａｌ  Ｄｉｇｅｓｔ  ｏｆ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ  Ｍｅｅｔｉｎｇ，ＵＳＡ，ＩＥＥＥ，２００１年，ｐ.19.1.1-19.1.4
【非特許文献２】Ｍ．Ｒ．Ｔａｃｋ，他３名，“Ｔｈｅ  Ｍｕｌｔｉｓｔａｂｌｅ  Ｃｈａｒｇｅ−Ｃｏｎｔｒｏｌｌｅｄ  Ｍｅｍｏｒｙ  Ｅｆｆｅｃｔ  ｉｎ  ＳＯＩ  ＭＯＳ  Ｔｒａｎｓｉｓｔｏｒｓ  ａｔ  Ｌｏｗ  Ｔｅｍｐｅｒａｔｕｒｅｓ”，ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ  ｏｎ  Ｅｌｅｃｔｏｒｎ  Ｄｅｖｉｃｅｓ，ＵＳＡ，ＩＥＥＥ，1990年 5月，Ｖｏｌ．37，Ｎｏ.5, ｐ．1373-1382
【非特許文献３】Ｈ．−Ｊ．Ｗａｎｎ，他１名，“Ａ  Ｃａｐａｃｉｔｏｒｌｅｓｓ  ＤＲＡＭ  Ｃｅｌｌ  ｏｎ  ＳＯＩ  Ｓｕｂｓｔｒａｔｅ，”Ｔｅｃｈｎｉｃａｌ  Ｄｉｇｅｓｔ  ｏｆ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ  Ｍｅｅｔｉｎｇ，ＵＳＡ，1993年，ｐ，26.4.1-19.4.4
【発明の開示】
【発明が解決しようとする課題】
【００２１】
本発明では、フィン型チャネルＦＥＴで構成したＤＲＡＭ或いはロジック回路も含めて全てをフィン型チャネルＦＥＴで構成したシステムＬＳＩ及びその製造方法を提供し、システムＬＳＩに於ける混載メモリの大容量化、低消費電力化、低コスト化を実現しようとする。
【課題を解決するための手段】
【００２２】
本発明に依るフィン型チャネルＦＥＴを用いたシステムＬＳＩ及びその製造方法に於いては、同一チップ内に少なくともロジック回路及びメモリ回路が含まれるシステムＬＳＩに於いて、少なくともメモリ回路を構成する単位メモリセルのトランジスタ、或いは、ロジック回路を構成する各トランジスタも含めたトランジスタが、ＳＯＩ基板上に形成され且つ動作電圧印加時に完全空乏化する膜厚及び不純物濃度の凸状半導体からなるチャネル層をもち、そのチャネル層の両側壁にゲート絶縁膜を介して形成された二つの電気的に独立したゲート電極をもつ完全空乏型電界効果トランジスタであることを特徴とし、また、その二つの電気的に独立したゲート電極をもつ完全空乏型電界効果トランジスタを製造する工程に於いては、凸状半導体からなるチャネル層の頂面から両側壁にかけて絶縁膜を介して形成された状態にあるゲート電極を前記頂面に対応する部分を化学機械研磨することで分断し、前記チャネル層の両側壁にそれぞれ別個に延在する二つの電気的に独立したゲート電極とする工程が含まれることが特徴となっている。
【発明の効果】
【００２３】
前記手段を採ることに依り、完全空乏動作するフィン型チャネルＦＥＴを用いてロジック回路を構成できるのは勿論のこと、従来の技術では不可能であった１トランジスタ型ＤＲＡＭからなるメモリ回路も作製することができるので、微細化及び高性能化に優れた特性を発揮するフィン型チャネルＦＥＴのみで構成したシステムＬＳＩを簡単且つ容易に実現することができ、その混載ＤＲＡＭは、既存の混載ＳＲＡＭなどと比較し、大容量にすることができる。
【００２４】
また、そのように優れた特徴をもつシステムＬＳＩを実現する為のプロセス工程数の増加は、従来のシステムＬＳＩの場合と比較して極僅かであり、しかも、特殊なプロセスは一切必要としないから、従来から多用され且つ熟成されてきたプロセスで十分に対応することが可能であり、システムＬＳＩを低コストで提供することができる。
【実施例１】
【００２５】
図１はシステムＬＳＩチップ内に於けるメモリ回路を表す要部等化回路図であり、図に於いて、Ｑ１、Ｑ２、Ｑ３、Ｑ４はダブルゲートをもつＦＥＴ、ＷＬ１及びＷＬ２はフロントゲートに接続されたワード線、ＷＬ１′及びＷＬ２′はバックゲートに接続されたワード線、ＢＬ１及びＢＬ２はビット線をそれぞれ示している。
【００２６】
図示のメモリ回路では、ワード線ＷＬ１、ＷＬ１′、ＷＬ２、ＷＬ２′及びビット線ＢＬ１、ＢＬ２とが直交して配置され、その交点にＤＲＡＭセルとなるＦＥＴＱ１、Ｑ２、Ｑ３、Ｑ４などが形成されている。
【００２７】
図２はワード線とビット線を模式的に表す要部平面説明図であり、ＷＬはワード線、ＷＬＣはワード線コンタクト、ＢＬはビット線、ＢＬＣはビット線コンタクト、ＦＱはフィン型チャネルＦＥＴをそれぞれ示し、線ａ−ｂは、図１９について説明した切断面と同様な面を画定する為の一部を表している。尚、以下、説明する図４及び他の要部横断面図に於ける切断面は、前記切断面と同じ面で切断した図である。
【００２８】
図３は本発明のシステムＬＳＩで用いるメモリ回路に於けるフィン型チャネルＦＥＴを表す要部切断斜面図であり、図４は図３に見られる面ａ−ｂ−ｃ−ｄに沿った要部横断面図をそれぞれ示し、図１９及び図２０に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする。
【００２９】
本発明に依るシステムＬＳＩに於いて、ロジック回路を構成するトランジスタには、図１９及び図２０について説明したフィン型チャネルＦＥＴと全く同じものを用いて良い。即ち、凸状半導体からなるチャネル層であるフィンの横断面方向の厚さを適切に選択して完全空乏型となる構成にすることで高いトランジスタ駆動能力をもつようにする。
【００３０】
これに対し、メモリ回路に用いるトランジスタは、図３及び図４に見られる構成のフィン型チャネルＦＥＴ、即ち、ダブルゲートのフィン型チャネルＦＥＴを用いる。
【００３１】
このフィン型チャネルＦＥＴが、図１９及び図２０について説明したフィン型チャネルＦＥＴと相違するところは、ゲート電極８を凸状半導体チャネル層５の頂面上に在るＳｉ酸化膜６に於いて電気的に独立となるように分断し、フロントゲート８Ａ及びバックゲート８Ｂを形成することで、ダブルゲートのフィン型チャネルＦＥＴとした点にある。
【００３２】
この場合、ロジック回路のトランジスタ並びにメモリ回路のトランジスタは、ともに完全空乏モード動作を実現する為、凸状半導体チャネル層５に於ける膜厚Ｗfin がゲート長Ｌg の略１／２〜２／３程度以下であって、また、凸状半導体チャネル層５中の不純物濃度は〜１×１０16cm-3程度以下の低濃度にしてある。
【００３３】
図５乃至図１４は、ロジック回路のフィン型チャネルＦＥＴ及びメモリ回路のフィン型チャネルＦＥＴで構成されるシステムＬＳＩを作製する工程を説明する為の工程要所に於けるシステムＬＳＩの要部横断面図であり、以下、各図を参照しつつ説明する。
【００３４】
図５参照
（１）  通常の技法を適用することに依り、Ｓｉ基板２１、埋め込み酸化膜２２、ＳＯＩ      層２３からなるＳＯＩ基板を作製する。尚、矢印Ｌで表示した領域はロジック回路      作製予定領域、矢印Ｍで表示した領域はメモリ回路作製予定領域である。
（２）  イオン注入法を適用することに依り、所要のウエル（図示せず）を形成する。
【００３５】
図６参照
（３）  ＣＶＤ法を適用することに依り、ＳｉＯ2 或いはＳｉ3 Ｎ4 などのハードマスク      材料層２４をゲート電極高さ程度の膜厚となるように堆積する。尚、「ゲート電極      高さ」とは、図１９或いは図２０に見られるゲート電極８に於けるＳｉ酸化膜６上      に在る部分の高さ（厚さ）であって、本工程に於ける後の工程で、図３及び図４の      フィン型ＦＥＴを実現する為、ゲート電極８を化学機械研磨（ｃｈｅｍｉｃａｌ        ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）法で研磨する際の削り代に      相当する。
【００３６】
図７参照
（４）  リソグラフィ技術及びドライエッチング法を適用することに依り、ロジック回路      及び周辺回路部のハードマスク材料層２４を除去する。
【００３７】
図８参照
（５）  再びＣＶＤ法を適用することに依り、工程（３）で形成したハードマスク材料層      ２４と同じＳｉＯ2 或いはＳｉ3 Ｎ4 などのハードマスク材料層２５を形成する。  
【００３８】
図９参照
（６）  リソグラフィ技術に於けるレジストプロセスを適用することに依り、ハードマス      ク材料層２５上にフィンパターンをもつレジスト膜２６を形成する。
【００３９】
図１０参照
（７）  ドライエッチング法を適用することに依り、レジスト膜２６をマスクとしてハー      ドマスク材料層２５及びハードマスク材料層２４のエッチングを行ってフィンパタ      ーンのハードマスク２５Ｌ及び２５Ｍを形成する。
【００４０】
図１１参照
（８）  ドライエッチング法を適用することに依り、ハードマスク２５Ｌ及び２５Ｍをマ      スクとしてＳＯＩ層２３のエッチングを行って凸状半導体であるフィン型チャネル      層２３Ｌ及び２３Ｍを形成する。
（９）  熱酸化法或いはＣＶＤ法を適用することに依り、ＳｉＯ2 、ＳｉＯＮ、ＨｆＯ2       などから選択した材料からなるゲート絶縁膜２７を形成する。
【００４１】
図１２参照
（１０）ＣＶＤ法、真空蒸着法、スパッタリング法など、適宜の技法を選択し、多結晶シ      リコン、金属、金属シリサイド化合物などのゲート材料膜を堆積する。尚、多結晶      シリコンの場合には、イオン注入法を適用して不純物を導入する。
（１１）リソグラフィ技術及びドライエッチング法を適用することに依り、ゲート材料膜      のパターニングを行ってゲート電極２８及びゲート電極２９を形成する。
【００４２】
図１３参照
（１２）ゲート電極２８をもつフィン型チャネル層２３Ｌ及びゲート電極２９をもつフィ      ン型チャネル層２３Ｍの間をレジスト３０で埋めて保護する。この場合、レジスト      ３０の厚さ（高さ）はフィン型チャネル層２３Ｌに形成されたゲート電極２８の頂      面が表出される程度で良い。尚、この工程は、フィン型チャネル層２３Ｌ及び２３      Ｍが、次に実施するＣＭＰ法に依る研磨のダメージを受けない場合には省略するこ      とができる。
【００４３】
図１４参照
（１３）ＣＭＰ法を適用することに依って全表面の研磨を行う。この際、前記したところ      から明らかであるが、フィン型チャネル層２３Ｍの頂面には、ハードマスク材料層      ２４、ハードマスク材料層２５、ゲート電極２９が存在しているので、フィン型チ      ャネル層２３Ｌの頂面に形成されたハードマスク材料層２５、ゲート電極２８に比      較し、ハードマスク材料層２４の分だけ高くなっていて、前記研磨を行った場合、      フィン型チャネル層２３Ｍ側のみが研磨され、ゲート電極２９はハードマスク材料      層２５上で分断され、フロントゲート電極２９Ａ及びバックゲート電極２９Ｂとな      る。
（１４）この後、図示していないが、ソース及びドレインの拡散、層間絶縁膜の形成、配      線形成などの工程を経て完成する。
【００４４】
前記のようにして完成されたフィン型チャネルＦＥＴからなるメモリセルの動作例を説明する。尚、このメモリセルの動作を確認する為、３次元デバイスシミュレーション法を適用して解析を行った。
【００４５】
完全空乏型であるフィン型チャネルＦＥＴのメモリセルでは、基本的にボディ（チャネル）層厚が薄く、動作時にはボディが完全空乏化した状態となるデバイスである為、このままでボディにキャリアを蓄積することはできない。
【００４６】
そこで、本発明に依るフィン型チャネルＦＥＴのメモリセルでは、ゲート電極をフィン型チャネルの両側面に分け且つ電気的に分離した状態に形成してフロントゲート電極２９Ａ及びバックゲート電極２９Ｂとし、それぞれ独立に電圧を印加できる構成にした。
【００４７】
図１５はシミュレーションに用いたメモリセルの構造を表す要部斜面図、図１６はそのメモリセルの要部横断面図であり、図５乃至図１４に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする。尚、図に於いて、３１はソース領域、３２はドレイン領域を示している。また、当該メモリセルに於ける要部の寸法や条件は表１に見られる通りである。
【表１】
2005327766.tif 000003
【００４８】
図１５及び図１６に見られるメモリセルのバックゲート電極２９Ｂに負バイアス電圧を印加した場合、ボディ、即ち、チャネル層２３Ｍが完全空乏化していても、バックゲート電極２９Ｂに対応するゲート絶縁膜２７とチャネル層２３Ｍとの界面に於けるチャネル層２３Ｍ側にはキャリア（ホール）を蓄積することができる。
【００４９】
表２は、図１５及び図１６に見られるメモリセルに於ける“０”データ及び“１”データの書き込む際の条件を表すものであり、図１７はメモリセルを表２の書き込み条件に設定した場合に於けるチャネル層２３Ｍの界面中央（＊印を参照）に於いて測定したボディ電位（縦軸）の時間（横軸）に対する推移を表す線図である。
【表２】
2005327766.tif 000004
【００５０】
“１”データの書き込みは、フロントゲート電極２９Ａ及びドレイン領域３２に正バイアス電圧を印加し、ドレイン領域３２の近傍で生起されるインパクトイオン化現象を利用し、発生したホールを負にバイアスしたバックゲート電極２９Ｂに対応する界面に蓄積する。
【００５１】
“０”データの書き込みは、ドレイン領域３２に於けるバイアス電圧を低下させ、バックゲート電極２９Ｂのバイアス電圧を０Ｖとすることで、バックゲート電極２９Ｂに対応する界面に蓄積されていたホールをソース接合を介して掃き出せば良い。
【００５２】
図１７に見られるデータから看取できるが、“１”データ書き込み後のボディ電位は、“０”データ書き込み後のボディ電位に比較して高くなっていて、これは前記したように  バックゲート電極２９Ｂに対応する界面に蓄積されたホールに依るものである。但し、“１”データ書き込み後のボディ電位は、蓄積されたホールが再結合して消滅するのに伴い時間と共に低下している。
【００５３】
このようなボディ電位の変化は、メモリセルを構成するＦＥＴの閾値電圧を変化させるから、線形領域に於けるドレイン電流をセンスすることでデータの読み出しを行うことができる。
【００５４】
図１８はメモリセルにデータを書き込み、その後、読み出した場合のドレイン電流の時間変化をシミュレーションした結果を表す線図である。尚、読み出し時のバイアス条件は表２に示す通りである。
【００５５】
“０”データ及び“１”データの読み出し電流は、メモリセルに於ける閾値電圧の違いに依って大きく異なり、その電流をセンスして参照セルの電流値と比較することで、容易にデータの識別が可能である。
【００５６】
前記説明したシミュレーションでは、“１”データを書き込むのにドレイン近傍で発生したインパクトイオン化に依るホール電流を用いたが、ゲート誘起ドレイン電流（ｇａｔｅ  ｉｎｄｕｃｅｄ  ｄｒａｉｎ  ｌｅａｋａｇｅ：ＧＩＤＬ）を用いることも可能であり、この場合に於ける“１”データの書き込み条件例を表３に示してある。
【表３】
2005327766.tif 000005
【実施例２】
【００５７】
前記説明した実施例１では、ロジック回路トランジスタとして、通常のフィン型チャネルＦＥＴを用い、メモリ回路トランジスタとして、ダブルゲートのフィン型チャネルＦＥＴを用いてシステムＬＳＩを構成した。
【００５８】
しかし、メモリ回路トランジスタとして用いたダブルゲートのフィン型チャネルＦＥＴは、そのチャネル幅、即ち、凸状半導体のチャネル層５（図４参照）に於ける層厚Ｗfin は、ゲート長Ｌg の１／４〜１／３程度以下であって、且つ、チャネル不純物濃度は〜１×１０16cm-3程度以下と低くしてあることから、完全空乏モードで動作させることが可能である。そこで、実施例２では、実施例１でメモリ回路トランジスタとして用いたダブルゲートのフィン型チャネルＦＥＴをロジック回路トランジスタとしても利用することでシステムＬＳＩを構成する。
【００５９】
このように、ロジック回路もメモリ回路も同じダブルゲートのフィン型チャネルＦＥＴを用いた場合、システムＬＳＩの製造プロセスが著しく簡単化され、その結果、製造コストが低減されることは明らかである。
【図面の簡単な説明】
【００６０】
【図１】システムＬＳＩチップ内に於けるメモリ回路を表す要部等化回路図である。
【図２】ワード線とビット線を模式的に表す要部平面説明図である。
【図３】本発明のシステムＬＳＩで用いるメモリ回路に於けるフィン型チャネルＦＥＴを表す要部切断斜面図である。
【図４】図３に見られる面ａ−ｂ−ｃ−ｄに沿って切断した要部横断面図である。
【図５】本発明のシステムＬＳＩを作製する工程を説明する為の工程要所に於けるシステムＬＳＩの要部横断面図である。
【図６】本発明のシステムＬＳＩを作製する工程を説明する為の工程要所に於けるシステムＬＳＩの要部横断面図である。
【図７】本発明のシステムＬＳＩを作製する工程を説明する為の工程要所に於けるシステムＬＳＩの要部横断面図である。
【図８】本発明のシステムＬＳＩを作製する工程を説明する為の工程要所に於けるシステムＬＳＩの要部横断面図である。
【図９】本発明のシステムＬＳＩを作製する工程を説明する為の工程要所に於けるシステムＬＳＩの要部横断面図である。
【図１０】本発明のシステムＬＳＩを作製する工程を説明する為の工程要所に於けるシステムＬＳＩの要部横断面図である。
【図１１】本発明のシステムＬＳＩを作製する工程を説明する為の工程要所に於けるシステムＬＳＩの要部横断面図である。
【図１２】本発明のシステムＬＳＩを作製する工程を説明する為の工程要所に於けるシステムＬＳＩの要部横断面図である。
【図１３】本発明のシステムＬＳＩを作製する工程を説明する為の工程要所に於けるシステムＬＳＩの要部横断面図である。
【図１４】本発明のシステムＬＳＩを作製する工程を説明する為の工程要所に於けるシステムＬＳＩの要部横断面図である。
【図１５】シミュレーションに用いたメモリセルの構造を表す要部斜面図である。
【図１６】図１５に示したメモリセルの要部横断面図である。
【図１７】ボディ電位（縦軸）の時間（横軸）に対する推移を表す線図である。
【図１８】データを読み出した場合のドレイン電流の時間変化をシミュレーションした結果を表す線図である。
【図１９】公知のフィン型チャネルＦＥＴを表す要部切断斜面図である。
【図２０】図１９に見られる面ａ−ｂ−ｃ−ｄに沿って切断したフィン型チャネルＦＥＴを表す要部横断面図である。
【図２１】システムＬＳＩチップを表す要部平面説明図である。
【符号の説明】
【００６１】
１  Ｓｉ基板
２  埋め込み酸化膜
３  凸状半導体（この場合はＳｉ）に形成されたソース領域
４  凸状半導体に形成されたドレイン領域
５  凸状半導体の一部であるチャネル層
６  Ｓｉ酸化膜
７  ゲート絶縁膜
８  ゲート電極
８Ａ  フロントゲート電極
８Ｂ  バックゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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