(57)【要約】【課題】  従来に比べて動作速度が速く、ＴＡＴの短いマスクＲＯＭを提供する。【解決手段】  ビット線と、ビット線と交差するワード線と、ゲートがワード線に接続されたセルトランジスタで構成され、ワード線及びビット線に沿って配置されたビットセルとを備え、セルトランジスタのうち、隣接する２本のワード線のいずれかにゲートが接続されたセルトランジスタのソースに共通に接続されたソースノードがさらに設けられている。データの読み出し時に選択されたセルトランジスタと、ソースノードとを介して選択ビット線から非選択ビット線に電流が流れる。【選択図】  図１５
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【特許請求の範囲】
【請求項１】
複数のビット線と、上記複数のビット線と交差して配置される複数のワード線と、ゲート電極が上記複数のワード線のいずれかに接続された第１導電型のセルトランジスタで構成され、上記複数のビット線の各々及び上記複数のワード線の各々に沿って配置された複数のビットセルとを備え、上記セルトランジスタのドレインと上記複数のビット線のいずれか１本との接続または非接続によってデータが記録されるマスクＲＯＭであって、
上記複数のワード線のうち、互いに隣接して設けられるワード線を第１のワード線及び第２のワード線とすると、
上記セルトランジスタのうち、ゲート電極が上記第１のワード線または上記第２のワード線に接続されたセルトランジスタの各ソースに共通に接続されたソースノードがさらに設けられ、
上記複数のビットセル内のセルトランジスタのうち、データの読み出し時に上記複数のビット線から選択されたビット線に接続され、且つ上記ソースノードに接続されたセルトランジスタが選択された場合には、上記選択されたビット線から上記選択されたセルトランジスタを介して上記ソースノードへと電流が流れる、マスクＲＯＭ。
【請求項２】
請求項１に記載のマスクＲＯＭにおいて、
データの読み出し時に、上記選択されたビット線は、上記選択されたセルトランジスタ及び上記ソースノードを介して非選択のセルトランジスタに接続されたビット線、またはさらに設けられた第１の電源線に接続される、マスクＲＯＭ。
【請求項３】
請求項２に記載のマスクＲＯＭにおいて、
データの読み出し時に、上記選択されたビット線は、上記選択ビット線よりも低電位の上記第１の電源線に接続される、マスクＲＯＭ。
【請求項４】
請求項２または３に記載のマスクＲＯＭにおいて、
上記ソースノードと上記第１の電源線との間には、上記選択されたセルトランジスタのゲートに接続された上記第１のワード線または上記第２のワード線にゲートが接続され、ドレインが上記ソースノードと接続された第１導電型のダミーセルトランジスタがさらに介設されている、マスクＲＯＭ。
【請求項５】
請求項２に記載のマスクＲＯＭにおいて、
データの読み出し時に、上記選択されたビット線は、上記第１のワード線または上記第２のワード線を介して上記選択されたセルトランジスタとゲート同士が接続された非選択のセルトランジスタに接続されたビット線に接続され、
データの読み出し時に、上記非選択のセルトランジスタに接続されたビット線の電位は、上記選択されたビット線よりも低くなる、マスクＲＯＭ。
【請求項６】
請求項５のうちいずれか１つに記載のマスクＲＯＭにおいて、
上記複数のビット線に接続されたセンスアンプをさらに備え、
上記センスアンプは、データの読み出し時に、上記第１のワード線または上記第２のワード線を介して上記選択されたセルトランジスタとゲート同士が接続された非選択のセルトランジスタに接続された上記ビット線を、電位変化の前後で流れる電流の差分を検知する、マスクＲＯＭ。
【請求項７】
請求項１〜６のうちいずれか１つに記載のマスクＲＯＭにおいて、
第２の電源線と、
上記第２の電源線と上記複数のビット線の各々との間に介設された第１の電界効果型トランジスタとがさらに設けられており、
データの読み出し時に、上記第１の電界効果型トランジスタのうち上記選択されたビット線に接続された第１の電界効果型トランジスタはオフ状態になり、それ以外の第１の電界効果型トランジスタはオン状態となる、マスクＲＯＭ。
【請求項８】
請求項３〜５のうちいずれか１つに記載のマスクＲＯＭにおいて、
データの読み出し時に、上記選択されたセルトランジスタが上記ソースノードに接続されない場合、上記ソースノードに接続されたセルトランジスタのソースをプリチャージするためのソースプリチャージ回路をさらに備えている、マスクＲＯＭ。
【請求項９】
請求項８に記載のマスクＲＯＭにおいて、
上記ソースプリチャージ回路は、
上記第１の電源線及び上記第２の電源線よりも高い電圧を供給する第３の電源線と、
ソースが上記第３の電源線に接続され、ゲートが上記第１のワード線に接続された第２導電型の第２の電界効果型トランジスタと、
ソースが上記第２の電界効果型トランジスタのドレインに、ドレインが上記ソースノードに、ゲートが上記第２のワード線にそれぞれ接続された第２導電型の第３の電界効果型トランジスタと
を有している、マスクＲＯＭ。
【請求項１０】
請求項１〜７のうちいずれか１つに記載のマスクＲＯＭにおいて、
上記第１のワード線と上記第２のワード線のいずれか一方が選択された場合には選択された上記第１のワード線または上記第２のワード線と等しいレベルの電位となり、上記第１のワード線と上記第２のワード線がいずれも選択されない場合には上記第１のワード線及び上記第２のワード線と異なるレベルの電位になる制御線をさらに備え、
上記制御線は、データの読み出し時に上記ソースノードと接続される、マスクＲＯＭ。
【請求項１１】
請求項１０に記載のマスクＲＯＭにおいて、
ドレイン及びゲートが上記制御線に接続され、ソースが上記ソースノードに接続された第１導電型の第４の電界効果型トランジスタと、
上記制御線と上記ソースノードとの間に介設され、ゲートが上記第１のワード線に接続された第１導電型の第５の電界効果型トランジスタと、
上記制御線と上記ソースノードとの間に介設され、ゲートが上記第２のワード線に接続された第１導電型の第６の電界効果型トランジスタと
がさらに設けられている、マスクＲＯＭ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ビット線とドレインとの接続／非接続によってプログラムされるマスクＲＯＭに関する。
【背景技術】
【０００２】
ユーザから書き込み情報を受け取ってから製品を供給するまでの時間（ＴＡＴ：Turn Around Time)が短い読み出し専用メモリとしてマスクＲＯＭが広く用いられている。
【０００３】
一般的なマスクＲＯＭにおいては、ビット線ＢＬ0、ＢＬ1、…と、ビット線のそれぞれと交差するワード線と、それぞれが１つのセルトランジスタで構成される複数のビットセルとが設けられており、セルトランジスタにおけるビット線接続の有無により情報が読みとられる（図１左図参照）。また、特許文献１には、隣接する２つのセルトランジスタの間に、両セルトランジスタのソースに接続され、ビット線と並行して延びるソース線が設けられたマスクＲＯＭが開示されている。このマスクＲＯＭでは、ソース線であるバーチャルＧＮＤ線の電位を接地レベルから電源電圧レベルまで変化させる。すなわち、読み出したいビットセルに接続されたバーチャルＧＮＤ線（選択バーチャルＧＮＤ線）の電位を接地レベルとし、選択されないバーチャルＧＮＤ線（非選択バーチャルＧＮＤ線）の電位を電源電圧レベルとすることで、所望のビットセルに記録された情報を読み出すことができる。
【特許文献１】特開平９−１５３２９３号公報（第５−１１頁、第３、４図）
【特許文献２】特開平９−８２０９０号公報
【特許文献３】特開平１０−５６０８５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来のマスクＲＯＭで実現しているバーチャルＧＮＤ方式の課題としては、以下の２つが挙げられる。
【０００５】
まず第１に、バーチャルＧＮＤ線に生じる寄生容量が大きくなることである。これは、１本のバーチャルＧＮＤ線に、２本の隣接するビット線に接続されたビットセルが接続されているためである。通常、ビット線に接続されるビットセル（メモリセル）の個数は１０２４個以上であり、バーチャルＧＮＤ線に生じる寄生容量は、ビット線と同じレベルに達する。
【０００６】
バーチャルＧＮＤ線は、読み出し時には接地線としての役割をし、非選択時には選択ビットセルとの分離をするための制御線の役割を担わなくてはならない。このため、例えば、一個のメモリセルを読み出すために、１本の選択ビット線と１本の非選択ソース線を接地線レベルから電源電圧レベルまで変化させる必要がある。このため、バーチャルＧＮＤ線（すなわち、ソース線）に大きな寄生容量が生じることにより、消費電力が大きくなってしまう。また、寄生容量が小さい場合に比べて駆動時間がかかるため、従来のマスクＲＯＭでは、結果的にアクセス時間も大きくなるという課題があった。
【０００７】
第２に、ビット線とソース線の２本の配線を対にして同一方向に配線する必要性から、上述のビット線とソース線とは、ワード線が延びる方向に隣接する２個のビットセルに共用される。従って、従来のマスクＲＯＭでは、１つのコンタクトが隣接するビットセルに共用されることとなり、ビット線コンタクトあるいはソース線コンタクトに対し１対１のノード間プログラムを行なうことが困難であった。そのため、従来、このようなバーチャルＧＮＤ線を用いたＲＯＭのプログラムは、コンタクトマスクやメタルマスクを用いたプログラムではなく、閾値注入マスクを用いて直接トランジスタの閾値を変化させることでプログラムすることしかできなかった。
【０００８】
本発明の目的は、従来に比べて動作速度が速く、ＴＡＴの短いマスクＲＯＭを提供することにある。
【課題を解決するための手段】
【０００９】
本発明のマスクＲＯＭは、複数のビット線と、上記複数のビット線と交差して配置される複数のワード線と、ゲート電極が上記複数のワード線のいずれかに接続された第１導電型のセルトランジスタで構成され、上記複数のビット線の各々及び上記複数のワード線の各々に沿って配置された複数のビットセルとを備え、上記セルトランジスタのドレインと上記複数のビット線のいずれか１本との接続または非接続によってデータが記録されるマスクＲＯＭであって、上記複数のワード線のうち、互いに隣接して設けられるワード線を第１のワード線及び第２のワード線とすると、上記セルトランジスタのうち、ゲート電極が上記第１のワード線または上記第２のワード線に接続されたセルトランジスタの各ソースに共通に接続されたソースノードがさらに設けられ、上記複数のビットセル内のセルトランジスタのうち、データの読み出し時に上記複数のビット線から選択されたビット線に接続され、且つ上記ソースノードに接続されたセルトランジスタが選択された場合には、上記選択されたビット線から上記選択されたセルトランジスタを介して上記ソースノードへと電流が流れることを特徴とする。
【００１０】
この構成により、従来のバーチャルＧＮＤ線を用いたマスクＲＯＭに比べて１本のビット線に接続するセルトランジスタの数を低減できるので、寄生容量を小さくすることができる。また、ソースノードの電位をローレベルからハイレベル、あるいはハイレベルからローレベルまで変化させるだけでデータを読み出すことができるので、従来に比べて動作速度の向上と消費電力の低減を図ることができる。加えて、イオン注入による書き込み方式を採るマスクＲＯＭに比べてＴＡＴの短いマスクＲＯＭを実現できる。
【００１１】
データの読み出し時に、上記選択されたビット線は、上記選択されたセルトランジスタ及び上記ソースノードを介して非選択のセルトランジスタに接続されたビット線、またはさらに設けられた第１の電源線に接続されることにより、選択されたセルトランジスタから流れる電流が非選択のビット線や第１の電源線に流れるので、これらの線を流れる電流の変化を検知することで、記録されたデータの読み出しを行なうことができる。
【００１２】
データの読み出し時に、上記選択されたビット線は、上記選択ビット線よりも低電位の上記第１の電源線に接続されることが好ましい。これにより、セルトランジスタがｎチャネル型ＭＯＳＦＥＴで構成されている場合、選択されたビット線から選択セルトランジスタを介して第１の電源線に速やかに電流を流すことができる。特に、第１の電源線が設けられていることで、非選択ビット線に読み出し電流が流れない場合であっても記録データの読み出しが可能となり、プログラム上の制限をなくすことができる。なお、この場合、第１の電源線の電位は接地電位であることがさらに好ましい。
【００１３】
上記ソースノードと上記第１の電源線との間には、上記選択されたセルトランジスタのゲートに接続された上記第１のワード線または上記第２のワード線にゲートが接続され、ドレインが上記ソースノードと接続された第１導電型のダミーセルトランジスタがさらに介設されていてもよい。
【００１４】
データの読み出し時に、上記選択されたビット線は、上記第１のワード線または上記第２のワード線を介して上記選択されたセルトランジスタとゲート同士が接続された非選択のセルトランジスタに接続されたビット線に接続され、データの読み出し時に、上記非選択のセルトランジスタに接続されたビット線の電位は、上記選択されたビット線よりも低くなることにより、セルトランジスタがｎチャネル型ＭＯＳＦＥＴで構成されている場合、選択されたビット線から非選択のセルトランジスタに接続されたビット線へと速やかに電流を流すことができる。従って、この電流を検知することにより、データの読み出しを行なうことが可能となる。
【００１５】
上記複数のビット線に接続されたセンスアンプをさらに備え、上記センスアンプは、データの読み出し時に、上記第１のワード線または上記第２のワード線を介して上記選択されたセルトランジスタとゲート同士が接続された非選択のセルトランジスタに接続された上記ビット線を、電位変化の前後で流れる電流の差分を検知することにより、ビット線に接続されないセルトランジスタ数がメモリアレイの部分ごとに異なる場合でも容易にデータを読み出すことが可能になる。
【００１６】
第２の電源線と、上記第２の電源線と上記複数のビット線の各々との間に介設された第１の電界効果型トランジスタとがさらに設けられており、データの読み出し時に、上記第１の電界効果型トランジスタのうち上記選択されたビット線に接続された第１の電界効果型トランジスタはオフ状態になり、それ以外の第１の電界効果型トランジスタはオン状態となることにより、非選択のビット線に第２の電源線を接続することができる。このため、例えばセルトランジスタがｎチャネル型ＭＯＳＦＥＴである場合、第２の電源線を接地線として選択されたビット線からの電流を非選択ビット線に流せる構成にすることができる。
【００１７】
データの読み出し時に、上記選択されたセルトランジスタが上記ソースノードに接続されない場合、上記ソースノードに接続されたセルトランジスタのソースをプリチャージするためのソースプリチャージ回路をさらに備えていることにより、非選択状態のセルトランジスタからのリーク電流を低減することができるので、消費電力を低減し、データの読み出し精度を向上させることができる。
【００１８】
上記ソースプリチャージ回路は、上記第１の電源線及び上記第２の電源線よりも高い電圧を供給する第３の電源線と、ソースが上記第３の電源線に接続され、ゲートが上記第１のワード線に接続された第２導電型の第２の電界効果型トランジスタと、ソースが上記第２の電界効果型トランジスタのドレインに、ドレインが上記ソースノードに、ゲートが上記第２のワード線にそれぞれ接続された第２導電型の第３の電界効果型トランジスタと
を有していてもよい。
【００１９】
上記第１のワード線と上記第２のワード線のいずれか一方が選択された場合には選択された上記第１のワード線または上記第２のワード線と等しいレベルの電位となり、上記第１のワード線と上記第２のワード線がいずれも選択されない場合には上記第１のワード線及び上記第２のワード線と異なるレベルの電位になる制御線をさらに備え、上記制御線は、データの読み出し時に上記ソースノードと接続されることにより、ソースノードの電位制御を行なうことができるので、従来よりも消費電力が小さく、動作速度の速いマスクＲＯＭを実現することができる。
【００２０】
ドレイン及びゲートが上記制御線に接続され、ソースが上記ソースノードに接続された第１導電型の第４の電界効果型トランジスタと、上記制御線と上記ソースノードとの間に介設され、ゲートが上記第１のワード線に接続された第１導電型の第５の電界効果型トランジスタと、
上記制御線と上記ソースノードとの間に介設され、ゲートが上記第２のワード線に接続された第１導電型の第６の電界効果型トランジスタとがさらに設けられていてもよい。
【発明の効果】
【００２１】
本発明のマスクＲＯＭでは、バーチャルＧＮＤに相当する線が、非選択ビット線であったり、専用に設けられた１本の接地線であるので、従来のように、ビット線を隣接セル間で共有しなくても、ビットセルにそれぞれ独立にビット線を配線することが可能であり、従来のような分離する制御線が必要なくなる。そのため、非選択ビット線や、専用に設けられた１本の接地線を、隣接セル間の分離のために、電源電圧電位と接地線電位間で、駆動する必要がないため、従来のマスクＲＯＭに比べて消費電力を低減し、且つアクセス遅延の発生を抑制することが可能となる。
【００２２】
さらに、本発明によるソースノード部は、同一の第１のワード線に接続された第１と第２のトランスファーゲートトランジスタと前記第１のワード線と隣接した第２のワード線に接続された第３と第４のトランスファーゲートトランジスタの間でのみソース部を共通化し、そのソース部は、前記第１、第２、第３、第４の複数のトランスファーゲートトランジスタに接続された複数のビット線毎に孤立した構成にすることにより、電位変化をさせる必要のあるソースノード部の浮遊容量が小さくなり、消費電力の削減や駆動の時間の短縮を可能にする。
【発明を実施するための最良の形態】
【００２３】
（本発明の実施形態）
−マスクＲＯＭの回路構成−
図１は、従来のマスクＲＯＭのビットセルと本発明の実施形態に係るマスクＲＯＭのビットセルとを比較して示す回路図であり、図２は、本発明の実施形態に係るマスクＲＯＭの一例を示す回路図である。
【００２４】
図２に示すように、本実施形態のマスクＲＯＭは、ビット線ＢＬ0、ＢＬ1…と、ビット線ＢＬ0、ＢＬ1…と交差するワード線ＷＬ0、ＷＬ1…と、ビット線及びワード線に沿ってマトリクス状に配置された複数のビットセルとを備えており、各ビットセルは、ゲートがワード線ＷＬ0、ＷＬ1…のいずれか１本に接続された例えばｎチャネル型の１個のセルトランジスタで構成されている。また、本実施形態のマスクＲＯＭは、ゲートが共通のワード線に接続された複数個のセルトランジスタのソースに接続されたソースノード（ソース線）ＳＬと、ソースノードに接地電位を供給するための第１の接地線８と、ソースノードと第１の接地線８との間に介設され、ゲートがワード線に接続されたダミーセルトランジスタＤＴＧ0〜とをさらに備えている。図２に示す例では、１本のソースノードＳＬ0に、例えば１６個のセルトランジスタ（セルトランジスタＴＧ0〜ＴＧ7、ＴＧ10〜ＴＧ17）のソースが接続されている。また、本実施形態のマスクＲＯＭにおいては、セルトランジスタがコンタクトあるいはメタルを介してビット線に接続されるか否かによってデータが不可逆的に書き込まれている。
【００２５】
図３は、本実施形態のマスクＲＯＭを上から見た場合の平面図である。同図に示す例では、３２個のセルトランジスタの各ドレインが、コンタクト１５を介して各ドレインの上方に位置するビット線に接続されている。ただし、セルトランジスタのドレインには、格納されるデータによってビット線に接続されない場合もある。これに対し、第１の接地線８と各ダミーセルトランジスタとを接続するコンタクト１６は、必ず設けられる。
【００２６】
また、図３に示すように、本実施形態のマスクＲＯＭでは、ビット線が延びる方向に隣接するセルトランジスタが２つで１組みとなって共通のソースノードに接続されるが、各ソースノード間（例えばＳＬ0とＳＬ2）は電気的に独立している。
【００２７】
次に、データの読み出し時に選択されたビット線を接地電位に制御するための周辺回路について説明する。なお、以下の説明では、「選択されたビット線」を「選択ビット線」、「選択されたセルトランジスタ」を「選択セルトランジスタ」と略記する。
【００２８】
図４は、本実施形態のマスクＲＯＭのうち、ビット線の電位を調節するためのソース線制御回路２０とメモリアレイとを示す回路図である。
【００２９】
同図に示すように、本実施形態のマスクＲＯＭには、データの読み出し時に、非選択状態のビット線と該ビット線に接続された非選択のセルトランジスタとを介してソースノードＳＬ0、ＳＬ2、…のうち、選択セルトランジスタが接続されたソースノードの電位を接地電位にするためのソース線制御回路２０が設けられている。
【００３０】
ソース線制御回路２０は、第１端子（ドレイン）がビット線ＢＬ0〜ＢＬ7の各々に接続され、第２端子（ソース）が共に第２の接地線９に接続されたｎチャネル型の制御用トランジスタ（第１の電界効果型トランジスタ）Ｔｒ0〜Ｔｒ7を有している。そして、制御用トランジスタＴｒ0〜Ｔｒ7は、それぞれカラム制御信号ＣＬＭ0〜ＣＬＭ7によって導通または非導通が制御されている。具体的には後に説明するが、カラム制御信号ＣＬＭ0〜ＣＬＭ7によって制御用トランジスタＴｒ0〜Ｔｒ7が導通状態となることによって、この制御用トランジスタに接続されたビット線は非選択状態にされる。また、図４に示すように、カラム制御信号ＣＬＭ0〜ＣＬＭ7によって残りの制御用トランジスタが導通状態になる場合、これらの制御用トランジスタに接続されたビット線は第２の接地線９に接続されて非選択状態となる。
【００３１】
−本実施形態のマスクＲＯＭの特徴および動作−
次に、本実施形態のマスクＲＯＭの特徴を図１を用いて説明する。同図では、データの読み出し動作を行なう時のビットセルを示している。ここでは、ビット線ＢＬ0が選択状態、ビット線ＢＬ1が非選択状態となってセルトランジスタＴＧ0のデータが読み出される場合を示している。また、セルトランジスタＴＧ0，ＴＧ1はコンタクトまたはメタルを介してビット線ＢＬ0，ＢＬ1にそれぞれ接続されているものとする。
【００３２】
本実施形態のマスクＲＯＭでは、データの読み出し時に選択ビット線ＢＬ0の電位が接地レベルから電源電圧レベルに変化し、非選択のビット線ＢＬ1の電位は接地レベルとなる。これにより、図１に示すように、本実施形態のマスクＲＯＭでは、選択セルトランジスタＴＧ0のデータを読み出す場合、選択ビット線ＢＬ0から選択セルトランジスタＴＧ0、ソースノード（ソース線）ＳＬ0、セルトランジスタＴＧ1を順に介して非選択のビット線ＢＬ1へと電流が流れる。なお、セルトランジスタＴＧ1のデータが読み出される場合には、先の説明とは逆に、選択ビット線ＢＬ1からセルトランジスタＴＧ1、ソースノードＳＬ0、セルトランジスタＴＧ0を順に介して非選択のビット線ＢＬ0へと電流が流れる。すなわち、本実施形態のマスクＲＯＭでは、共通のソースノードに接続された（ゲートが共通のワード線に接続された）２つのセルトランジスタがビット線に接続している場合、一方のセルトランジスタを選択する場合と他方のセルトランジスタを選択する場合とで各セルトランジスタに異なる方向の電流が流れる。言い換えれば、本実施形態のマスクＲＯＭでは、ビット線に接続されたセルトランジスタが読み出される場合、選択されるセルトランジスタと、非選択のビット線に接続されるセルトランジスタとが直列接続する。このことによって、選択ビット線を接地レベルから電源電圧レベル方向に変化させるだけで、選択ビット線から非選択のビット線へと電流を流すことが可能になり、その電流量を検知することでＴＡＴの短いコンタクトプログラム方式のマスクＲＯＭ、または、メタルプログラム方式のマスクＲＯＭが実現できる。
【００３３】
本実施形態のマスクＲＯＭでは、ワード線の延びる方向に隣接するセルトランジスタ間でビット線を共用する必要がないので、選択セルトランジスタと非選択セルトランジスタとを分離するための制御線を設ける必要がない。そのため、非選択ビット線や第１の接地線８を互いに隣接するセルトランジスタ同士を分離する目的で電源電圧と接地電位間で駆動する必要がなくなり、消費電力の低減を図り、アクセス遅延の発生を抑制することができる。また、本実施形態のマスクＲＯＭで、１本のビット線に接続されるセルトランジスタ数は、図１左側に示す従来のマスクＲＯＭより少なくなっているので、ビット線に生じる浮遊容量が少なくなり、アクセス時間の短縮を図ることができる。しかも、本実施形態のマスクＲＯＭは、同じビット数で比べた場合、従来のマスクＲＯＭとほぼ同等の大きさで作製できる。
【００３４】
さらに、図２に示す本実施形態のマスクＲＯＭでは、各ソースノードと第１の接地線８との間に、ゲートがワード線に接続されたダミーセルトランジスタが設けられている。そして、このダミーセルトランジスタＤＴＧ0、ＤＴＧ1、…は、ワード線の数と同じだけ設けられている。このため、読み出し時に選択ビット線から流れる電流は、選択セルトランジスタ、ソースノード、及びダミーセルトランジスタを介して第１の接地線８に接続される。これにより、例えば選択セルトランジスタ以外にビット線に接続するセルトランジスタがないようにマスクＲＯＭがプログラムされている場合でも、選択ビット線を確実に接地電位にすることが可能となる。従って、ダミーセルトランジスタ及び第１の接地線８を設けることにより、プログラムデータの制限を必要としないマスクＲＯＭを実現できる。ただし、第１の接地線８及びダミーセルトランジスタが設けられない場合でも、１本のソースノードに接続される同じ列のセルトランジスタのうち、少なくとも２つのセルトランジスタはビット線に接続されるようにコーディング技術を用いてプログラムを行なえばよい。図２に示す例で、セルトランジスタとビット線との間が導通する場合が”０”、導通しない場合が”１”のデータに対応するとすると、ワード線が延びる方向に一列に並ぶ８ビット分のセルトランジスタのうち２つ以上に”０”が記録されていればよい。
【００３５】
なお、図２に示す例では、第１の接地線８は８本のビット線に対して１本の割合で設けられているが、これ以外の割合で設けられていてもよい。ただし、一本の第１の接地線８に接続されるセルトランジスタ数が多くなるにつれ電位変化時の浮遊容量が大きくなり、また、第１の接地線８が多すぎてもマスクＲＯＭの回路面積が増大するので、８本のビット線に対して１本程度第１の接地線８が設けられていることが好ましい。また、第１の接地線８が８本のビット線に対して１本設けられる場合、そのビット線と第１の接地線８の順列には特に制限はなく、例えばセルトランジスタＴｒ0〜Ｔｒ7を介してＢＬ0〜ＢＬ7に接続しうる第１の接地線８は、ビット線ＢＬ0〜ＢＬ7のいずれのビット線に隣接するように配置されていてもよい。ただし、光学的な不連続性が生じないように、メモリアレイの全体にわたってビット線と第１の接地線８との位置関係やセルトランジスタの配置間隔、ワード線の間隔などが等しくなっていると最も好ましい。
【００３６】
次に、カラム制御信号ＣＬＭ0〜ＣＬＭ7による制御について説明する。
【００３７】
図５、図６及び図７は、本実施形態のマスクＲＯＭにおけるデータの読み出し時のカラム制御信号による制御を示す図である。上述のように、読み出し時のソース線制御回路２０で供給されるカラム制御信号ＣＬＭ0〜ＣＬＭ7は、カラム選択回路（図示せず）によって選択ビット線に接続する制御用トランジスタを非導通（オフ）状態にするよう制御する。そして、１つ以上の制御用トランジスタが導通（オン）状態になっていればよい。例えば、図５に示すように、非導通状態となる制御用トランジスタに隣接する制御用トランジスタを導通（オン）状態に制御し、残りの制御用トランジスタは特に制御しなくてもよい。あるいは、図６に示すように、非導通状態となる制御用トランジスタ以外の制御用トランジスタを全て導通状態にしてもよい。また、図７に示すように、非導通状態となる制御用トランジスタの両隣に設けられた制御用トランジスタを共に導通状態としてもよい。このような制御によって、従来よりも寄生抵抗の小さいマスクＲＯＭを実現することができる。
【００３８】
次に、本実施形態のマスクＲＯＭの動作を波形図を用いてさらに説明する。
【００３９】
図８は、本実施形態のマスクＲＯＭの動作概念図であり、図９は、本実施形態のマスクＲＯＭにおいて、各配線に流れる電流と、各配線の電位とを示す波形図である。図８に示すように、本実施形態のマスクＲＯＭでは、ゲートが共通のワード線に接続され、ソースが共通の選択ビット線（ここではビット線ＢＬ0）に接続された２つのセルトランジスタＴＧ0、ＴＧXを考えると、データ読み取り時に電流は、選択ビット線からセルトランジスタＴＧ0、セルトランジスタＴＧXを通って配線１０へと流れる。ここで、配線１０を流れる電流量の変化を電圧変換すれば、選択ビットと配線１０間の電位差をセンスすることが可能である。なお、配線１０は、図４における非選択ビット線または第１の接地線８を意味する。
【００４０】
図９に示すように、所定のタイミングで選択されたビット線ＢＬ0に電源電圧が供給され始めると、ＢＬ0の電位レベルが接地レベルから電源レベルに向かって上昇し始める。そして、セルトランジスタＴＧ0、ＴＧXがマスクコンタクトで選択ビット線、配線１０にそれぞれ接続されている場合、ＢＬ0の電位レベルが上昇するのに合わせて配線１０に電流が流れる。ここで流れた電流を変換した電圧がセンスアンプで検知される。なお、読み出し時には、コンタクトが設けられていない非選択セルトランジスタからも多少のオフリーク電流が流れるが、センスアンプは、オフリーク電流と選択トランジスタからのオン電流とを区別するための回路を備えているので問題なく動作する。
【００４１】
これに対し、セルトランジスタＴＧ0、ＴＧXがマスクコンタクトで選択ビット線、配線１０にそれぞれ接続されていない場合、配線１０に流れる電流量はほとんど変化せず、これを変換した電圧もセンスアンプの閾値を越えることはない。
【００４２】
ところで、本実施形態のマスクＲＯＭでは、セルトランジスタのドレインがビット線に接続する場合としない場合とがあるので、図８に示す配線１０に相当する配線の数がメモリアレイの領域によって互いに異なっている。
【００４３】
図１０（ａ）、（ｂ）は、本実施形態のマスクＲＯＭの動作例を示す概念図であり、図１１は、本実施形態のマスクＲＯＭにおいて各配線に流れる電流と、各配線の電位とを示す波形図である。図１０（ａ）に示す例では、選択ビット線ＢＬ0から流れる電流がソースノードを介して３本の配線（接地電位にされた非選択ビット線または第１の接地線８）に分割して流れる。これに対し、図１０（ｂ）に示す例では、選択ビット線ＢＬ0から流れる電流がソースノードを介して２本の配線に分割して流れる。このような場合、図１０（ａ）で配線（接地線）１本あたりに流れる電流量は、図１０（ｂ）で配線１本あたりに流れる電流量より小さくなっている。この例のように、配線１０（接地線）に流れる電流値はメモリアレイの部分によって異なることがあるので、センスアンプは、一定の閾値以上の電流を検出する方式を採るのではなく、図１１に示すように、選択ビット線の電位変化の前後で、配線１０に流れる電流量の差分を検知する方式を採る方が好ましい。なお、図１１に示すマスクコンタクトがある場合及び無い場合における「接地線に流れる電流」で、左側の電流値の小さい凸状波形は、ビット線または第１の接地線を流れるリーク電流を示している。すなわち、センスアンプは、コンタクトまたはメタルを介してセルトランジスタに接続するビット線、あるいは第１の接地線に流れる電流とリーク電流の差分を検出することが好ましい。これにより、非選択ビット線の電位変化が比較的小さくても検出することが可能になる。
【００４４】
なお、以上で説明した本実施形態のマスクＲＯＭでは、第１の接地線８及び第２の接地線９を設けているが、これらに代えて選択ビット線に供給される電源電圧よりも小さい任意の固定電圧を供給する線を設けても上記の実施形態と同様に動作させることができる。
【００４５】
また、本実施形態のマスクＲＯＭでは、ビットセルを構成するセルトランジスタはｎチャネル型ＭＯＳＦＥＴであるが、セルトランジスタをすべてｐチャネル型ＭＯＳＦＥＴで構成してもよい。
【００４６】
−その他の実施例−
図１２は、本実施形態の第１の変形例に係るマスクＲＯＭを示す回路図である。
【００４７】
本変形例に係るマスクＲＯＭは、非選択セルトランジスタのソースを電源電位にあらかじめプリチャージしておくためのソースプリチャージ回路１１が設けられている点を除き図２に示すマスクＲＯＭと同一の構成である。以下、本変形例の特徴部についてのみ説明する。
【００４８】
ソースプリチャージ回路１１は、例えば、ゲートがそれぞれワード線ＷＬ0、ＷＬ1、ＷＬ2…に接続されたｐチャネル型のトランジスタＰＣ0、ＰＣ1、ＰＣ2…を有している。そして、互いに隣接して設けられている２個のトランジスタ（例えばトランジスタＰＣ0（第２の電界効果型トランジスタ）とトランジスタＰＣ1（第３の電界効果型トランジスタ））は、それぞれのドレイン同士で互いに接続されている。また、隣接する２つのトランジスタのうち一方（例えばトランジスタＰＣ1）のソースはソースノードに接続され、他方（例えばトランジスタＰＣ0）のソースは電源電圧を供給する電源線１２に接続されている。
【００４９】
この構成により、ソースプリチャージ回路１１において、選択されないワード線にゲートが接続されたトランジスタはオン状態となって該トランジスタに接続されるソースノードに電源電圧が供給される。そのため、ゲートが非選択ワード線に接続されるセルトランジスタのソースが電源電位にプリチャージされるので、非選択セルトランジスタを介したビット線リーク電流（Ｉoff）を抑制することが可能になる。なお、ビット線リーク電流Ｉoffが抑制される理由と、ビット線リーク電流Ｉoffを抑制する必要性とを簡単に説明する。
【００５０】
図１３は、本変形例に係るマスクＲＯＭにおけるビット線リーク電流を模式的に示す図である。同図に示すビット線リーク電流は各セルトランジスタを介して接地線（例えば図４に示す第１の接地線８及び第２の接地線９）に流れる電流であるため、該接地線が接地電位（０Ｖ）でなく、電源電位に近い電位（αＶ）であれば、各非選択セルトランジスタのゲート電位（０Ｖ）とソース電位との電位差は負（−αＶ）になり、リーク電流を抑制することが可能になる。
【００５１】
マスクＲＯＭの読み出し時において、選択されるセルトランジスタは通常１個のみである。そして、１本のビット線には約１０００個もの非選択セルトランジスタが接続される場合があるので、セルトランジスタからのオフリーク電流が十分に低減されないと、選択セルトランジスタからのオン電流を容易に越えてしまう。このため、非選択セルトランジスタからのオフリーク電流を低減することは、非常に重要である。
【００５２】
一方、ソースプリチャージ回路１１において、隣接する２つのトランジスタのゲートに接続されたワード線のいずれかが選択される場合、該２つのトランジスタの一方がオフ状態になるので、選択トランジスタに接続されるソースノードに電源線１２は接続されず、データの読み出しは妨げられない。従って、本変形例に係るマスクＲＯＭでは、アクセス時間の短縮に加えて、消費電力が図２に示すマスクＲＯＭに比べてもさらに低減され、且つ読み出し精度も従来より向上させることができる。
【００５３】
なお、ソースプリチャージ回路１１は、図１２に示す構成以外にも非選択セルトランジスタのソースに電源電圧または電源電圧に近い高電圧を供給するための構成を有していてもよい。
【００５４】
次に、図１４は、本発明のマスクＲＯＭに用いられるワード線及びソースノードの制御回路を示す回路図である。同図に示すワード線及びソースノードの制御回路は、図２、図４及び図１２に示すマスクＲＯＭに共通して用いることができる。このワード線及びソースノードの制御回路は、互いに隣接する２本のワード線と、該２本のワード線の間に配置されたソースノードとを制御している。例えば、図１４に示すワード線及びソースノードの制御回路は、入力部に第１の制御用配線ｄｅｃＷＬ0が接続された第１のインバータ２１と、入力部が第１のインバータ２１の出力部に接続され、出力部がワード線ＷＬ0に接続された第２のインバータ２２と、第１の入力部に制御用配線ｄｅｃＷＬ0が、第２の入力部に第２の制御用配線ｄｅｃＷＬ1がそれぞれ接続され、且つ出力部にソースノードＳＬ0が接続されたＮＯＲゲート２３と、入力部に第２の制御用配線ｄｅｃＷＬ1が接続された第３のインバータ２４と、入力部が第３のインバータ２４の出力部に接続され、出力部がワード線ＷＬ1に接続された第４のインバータ２５とを有している。なお、図示しないが、第１の制御用配線ｄｅｃＷＬ0及び第２の制御用配線ｄｅｃＷＬ1はロー(row)デコーダに接続されている。
【００５５】
このワード線及びソースノードの制御回路によれば、ワード線ＷＬ0には第１の制御用配線ｄｅｃＷＬ0と同じ信号が、ワード線ＷＬ1には第２の制御用配線ｄｅｃＷＬ1と同じレベルの信号が、それぞれ伝達される。そして、第１の制御用配線ｄｅｃＷＬ0及び第２の制御用配線ｄｅｃＷＬ1が共に”Ｌ（ロー）”の場合のみソースノードＳＬ0が”Ｈ（ハイ）”（電源電位）になり、それ以外の場合はソースノードＳＬ0が”Ｌ”（接地電位）になるように制御される。これにより、選択トランジスタが接続される場合のソースノードを低電位にし、選択トランジスタが接続されない場合のソースノードを高電位に保って非選択セルトランジスタからのリーク電流を抑えることができる。
【００５６】
次に、図１５は、本実施形態の第２の変形例に係るマスクＲＯＭを示す回路図である。
同図に示すように、本変形例に係るマスクＲＯＭは、図２及び図４に示すマスクＲＯＭに２つの隣接するワード線ＷＬn、ＷＬn+1と同じ方向に延び、ワード線ＷＬn、ＷＬn+1の間に配置された制御線ＣＬnと、ドレイン及びゲートが各制御線ＣＬ0、ＣＬ2、…、ＣＬnに接続され、ソースがソースノードＳＬnに接続されたｎチャネル型の第１のトランジスタ（第４の電界効果型トランジスタ）Ｔｒａn、Ｔｒａn+2…と、ドレインが制御線ＣＬnに、ソースがソースノードＳＬnに、ゲートがワード線ＷＬnに、それぞれ接続されたｎチャネル型の第２のトランジスタ（第５の電界効果型トランジスタ）Ｔｒｂnと、ドレインが制御線ＣＬn+1に、ソースがソースノードＳＬn+1及び第２のトランジスタのソースに、ゲートがワード線ＷＬn+1に、それぞれ接続されたｎチャネル型の第３のトランジスタ（第６の電界効果型トランジスタ）Ｔｒｃn+1とを有している。また、第２のトランジスタＴｒｂnのソースと第３のトランジスタＴｒｃn+1のソースとは、共に第１のトランジスタＴｒａnのソースに接続されている。ここで、ｎは０を含む偶数とする。
【００５７】
この構成により、選択されたビットセルのセルトランジスタが接続されたソースノードＳＬnは、制御線ＣＬnに接続されることとなる。この制御線ＣＬnは、図１４に示す制御回路で発生した信号が供給される線である。これにより、隣接する２本のワード線のいずれかが選択された時にはソースノードが接地電位方向に駆動され、上記２本のワード線が共に非選択の時にはソースノードが電源電位方向に駆動されることとなる。この結果、選択的にソースノードを接地電位に分散駆動することが可能となり、リーク電流の低減などを図ることができる。
【産業上の利用可能性】
【００５８】
本発明にかかるコンタクトプログラム型又は、メタルプログラム型のマスクＲＯＭは、互いに電気的に分離したソースノードを有し、ソース線制御を行うメモリ等として有用である。また、本発明のマスクＲＯＭの構成は、ソース線制御を行うマスクＲＯＭ以外のメモリ等にも応用できる。
【図面の簡単な説明】
【００５９】
【図１】従来のマスクＲＯＭのビットセルと本発明の実施形態に係るマスクＲＯＭのビットセルとを比較して示す回路図である。
【図２】本発明の実施形態に係るマスクＲＯＭのメモリアレイを示す回路図である。
【図３】本発明の実施形態に係るマスクＲＯＭのメモリアレイのレイアウトを示す平面図である。
【図４】本発明の実施形態に係るマスクＲＯＭのうち、ビット線の電位を調節するためのソース制御回路とメモリアレイとを示す回路図である。
【図５】本発明の実施形態に係るマスクＲＯＭにおけるデータの読み出し時のカラム制御信号による制御例を示す図である。
【図６】本発明の実施形態に係るマスクＲＯＭにおけるデータの読み出し時のカラム制御信号による制御例を示す図である。
【図７】本発明の実施形態に係るマスクＲＯＭにおけるデータの読み出し時のカラム制御信号による制御例を示す図である。
【図８】本発明の実施形態に係るマスクＲＯＭの動作概念図である。
【図９】本発明の実施形態に係るマスクＲＯＭにおいて、各配線に流れる電流と、各配線の電位とを示す波形図である。
【図１０】（ａ）、（ｂ）は、本発明の実施形態に係るマスクＲＯＭの動作例を示す概念図である。
【図１１】本発明の実施形態に係るマスクＲＯＭにおいて各配線に流れる電流と、各配線の電位とを示す波形図である。
【図１２】本発明の実施形態の第１の変形例に係るマスクＲＯＭを示す回路図である。
【図１３】本発明の実施形態の第１の変形例に係るマスクＲＯＭにおけるビット線リーク電流を模式的に示す図である。
【図１４】本発明のマスクＲＯＭに用いられるワード線及びソースノードの制御回路を示す回路図である。
【図１５】本発明の実施形態の第２の変形例に係るマスクＲＯＭを示す回路図である。
【符号の説明】
【００６０】
８                  第１の接地線
９                  第２の接地線
１０                配線
１１                ソースプリチャージ回路
１２                電源線
１５，１６          コンタクト
２０                ソース線制御回路
２１                第１のインバータ
２２                第２のインバータ
２３                ＮＯＲゲート
２４                第３のインバータ
２５                第４のインバータ
ＢＬ0〜ＢＬ7        ビット線
ＣＬ0，ＣＬ2        制御線
ＰＣ０、ＰＣ１、ＰＣ２  トランジスタ
ＳＬ0，ＳＬ2        ソースノード
ＴＧ0〜ＴＧ7、ＴＧ10〜ＴＧ17  セルトランジスタ
Ｔｒ0〜Ｔｒ7        セルトランジスタ
ＷＬ0，ＷＬ1，ＷＬ2  ワード線
ＣＬＭ0〜ＣＬＭ7      カラム制御信号
ＤＴＧ0，ＤＴＧ1      ダミーセルトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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