(57)【要約】【課題】  トランスの２次側に設けられた同期整流器による整流電流が逆流しないように制御するとともに、整流器による損失を低減することができるスイッチング電源装置を提供することにある。【解決手段】  直流電源Ｖｉに直列に接続され、その中点をトランスＴ１の１次巻線Ｎ１に１対のスイッチング素子Ｑ１，Ｑ２を接続しておき、トランスＴ１の１次巻線Ｎ１から２次巻線Ｎ２に誘起した電圧を同期整流器Ｑ３，Ｑ４により同期整流して出力電圧Ｖｏを得る。このとき、制御回路により、トランスＴ１の１次巻線Ｎ１に生じる共振電流、トランスＴ１の補助巻線Ｎ４に生じる電圧、スイッチング素子Ｑ１，Ｑ２の何れか一方に関するオン期間に基づいて、スイッチング素子のオン制御期間よりも狭くなるように、同期整流器Ｑ３，Ｑ４に対してオンオフを制御する制御信号ＶＱ３ｇｓ，ＶＱ４ｇｓを生成する。【選択図】      図１
2005198438.tif 000002
【特許請求の範囲】
【請求項１】
直流電源に直列に接続され、その中点をトランスの１次巻線の一端に接続され、さらに、当該１次巻線の他端からコンデンサを介して前記直流電源のマイナス端子に接続された１対のスイッチング素子と、
前記トランスの１次巻線から２次巻線に誘起した電圧を同期整流して出力電圧を得る同期整流器と、
前記トランスの１次巻線に生じる共振電流、前記トランスの補助巻線に生じる電圧、前記スイッチング素子の個々のオン期間に基づいて、前記スイッチング素子のオン制御期間よりも狭くなるように、前記同期整流器に対してオンオフを制御する制御信号を生成する制御回路とを備えたことを特徴とするスイッチング電源装置。
【請求項２】
直流電源に直列に接続され、その中点をトランスの１次巻線の一端に接続され、さらに、当該１次巻線の他端からコンデンサを介して前記直流電源のマイナス端子に接続された１対のスイッチング素子と、
前記トランスの１次巻線から２次巻線に誘起した電圧を同期整流して出力電圧を得る同期整流器と、
前記同期整流器に対してオンオフを制御する制御信号を生成する制御回路とを備えたスイッチング電源装置であって、
前記制御回路は、
前記トランスの１次巻線に生じる共振電流を検出して共振電流検出信号を出力する共振電流検出手段と、
前記トランスの補助巻線に生じる電圧を積分して三角波状の補正信号を生成する補助信号生成手段と、
前記三角波状の補正信号と前記共振電流検出信号を比較し、第１の比較結果信号を生成する第１の比較結果信号生成手段とを有し、
前記スイッチング素子の何れか一方に関するオン状態期間を検出してオン状態検出信号を出力するオン状態検出手段と、
前記オン状態検出手段により検出されたオン状態検出信号に基づいて、第２の比較結果信号を生成する第２の比較結果信号生成手段と、
前記共振電流検出手段により検出された共振電流検出信号が０Ａ近辺を超えたかどうかを検出して第３の比較結果信号を生成する第３の比較結果信号生成手段と、
前記第１乃至第３の比較結果信号に基づいて、論理積又は不論理和等の論理演算を行い第１および第２の制御信号を生成する制御信号生成手段とを有し、
前記制御信号生成手段により生成された第１および第２の制御信号を前記同期整流器に与えてオンオフ制御することを特徴とするスイッチング電源装置。
【請求項３】
前記制御信号生成手段は、
前記１対のスイッチング素子のオン制御期間よりも狭くなるように、前記第１および第２の制御信号を生成することを特徴とする請求項２記載のスイッチング電源装置。
【請求項４】
前記制御信号生成手段は、
無負荷時又は軽負荷時等の待機時には、前記比較結果信号により前記同期整流器をオフ制御させることを特徴とする請求項２記載のスイッチング電源装置。
【請求項５】
前記比較結果信号を生成するときに用いる閾値がヒステリシスを有することを特徴とする請求項２記載のスイッチング電源装置。
【請求項６】
請求項１乃至５項に記載のスイッチング電源装置を用いて、ハーフブリッジ型又はフルブリッジ型のスイッチング素子構成を有することを特徴とする電流共振型コンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング電源装置に関し、特に、同期整流器を有する電流共振型コンバータに適用可能なスイッチング電源装置に関する。
【背景技術】
【０００２】
従来のスイッチング電源装置としては、図１３に示すような電流共振型コンバータが知られている。この電流共振型コンバータにおいて、特に、低電圧・大電流の電源が要求される場合に、トランスＴ８１の２次側に設けられた整流ダイオードＤ８３，Ｄ８４の順方向下降電圧Ｖf によって、大きな損失Ｖf ×Ｉo が発生する。
【０００３】
この損失を低減するために、図１４に示すように、整流ダイオードＤ８３，Ｄ８４に対して、オン抵抗が低いＭＯＳＦＥＴ・Ｑ８３，Ｑ８４をそれぞれ並列に接続し、このＭＯＳＦＥＴ・Ｑ８３，Ｑ８４をそれぞれ駆動回路８７，８９によりオンオフ制御して同期整流を行っている。
【０００４】
このＭＯＳＦＥＴ・Ｑ８３，Ｑ８４に対するドライブ方式の従来例としては、図１５に示す巻線電圧検出方式が知られている。この従来例１では、トランスＴ８１の２次巻線Ｎ２に誘起した電圧を、２次巻線Ｎ３で検出し、抵抗Ｒ８３を介して直接ＭＯＳＦＥＴのゲートに印加するようにしている。
【０００５】
また、図１６は、整流電流を検出する整流電流検出方式であり、特許文献１（図６）において報告されている。この従来例２では、電流検出抵抗Ｒ８４で検出された電圧をコンパレータＣＯＭＰ８３で基準電圧Ｖref83 と比較し、この比較出力をバッファ回路９５を通じてＭＯＳＦＥＴ・Ｑ８３のゲートに印加するようにしている。
【０００６】
さらに、図１７は、カレントトランスＣＴを使用する整流電流検出方式であり、特許文献１（図３）において報告されている。この従来例３では、カレントトランスＣＴの２次巻線に並列に接続された抵抗Ｒ８５の両端に発生する電圧をコンパレータＣＯＭＰ８３で比較し、この比較出力をバッファ回路９９を通じてＭＯＳＦＥＴ・Ｑ８３のゲートに印加するようにしている。
【特許文献１】特開平１０−１６４８３７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
図１５に示す従来例１にあっては、トランスＴ８１の２次側電流が不連続モード時において、出力コンデンサＣ８３に対する充電電流がゼロになっても、１次巻線（図示しない）には同じ方向に電流が流れ続け、２次巻線Ｎ３に誘起される電圧の極性が反転しないため、ゲート電圧がオフとならず、ＭＯＳＦＥＴ・Ｑ８３はオンし続け、ＭＯＳＦＥＴ・Ｑ８３を介して逆電流が流れるといった問題があった。
【０００８】
また、図１６に示す従来例２にあっては、ＭＯＳＦＥＴ・Ｑ８３をオフさせるために、整流電流が減少した時の電流値をコンパレータＣＯＭＰ８３で検出する必要があり、電流検出抵抗Ｒ８４を用いて電圧に変換して検出するため、ある程度の電圧降下が必要であり、必然的に電流検出抵抗Ｒ８４の損失Ｒ×Ｉo＾2 が大きくなってしまうといった問題があった。
【０００９】
さらに、図１７に示す従来例３にあっては、カレントトランスＣＴの形状は大きく、コストも高いといった問題があった。また、スイッチング電源装置の変換効率を上げるため図１４に示すような両波整流回路とした場合、カレントトランスＣＴが２個必要となるため、電源装置の小型化、軽量化、低コスト化の妨げとなるといった問題があった。
【００１０】
本発明は、上記に鑑みてなされたもので、その目的としては、トランスの２次側に設けられた同期整流器による整流電流が逆流しないように制御するとともに、同期整流器による損失を低減することができるスイッチング電源装置を提供することにある。
【課題を解決するための手段】
【００１１】
請求項１記載の発明は、上記課題を解決するため、直流電源に直列に接続され、その中点をトランスの１次巻線の一端に接続され、さらに、当該１次巻線の他端からコンデンサを介して前記直流電源のマイナス端子に接続された１対のスイッチング素子と、前記トランスの１次巻線から２次巻線に誘起した電圧を同期整流して出力電圧を得る同期整流器と、前記トランスの１次巻線に生じる共振電流、前記トランスの補助巻線に生じる電圧、前記スイッチング素子の個々のオン期間に基づいて、前記スイッチング素子のオン制御期間よりも狭くなるように、前記同期整流器に対してオンオフを制御する制御信号を生成する制御回路とを備えたことを要旨とする。
【００１２】
請求項２記載の発明は、上記課題を解決するため、直流電源に直列に接続され、その中点をトランスの１次巻線の一端に接続され、さらに、当該１次巻線の他端からコンデンサを介して前記直流電源のマイナス端子に接続された１対のスイッチング素子と、前記トランスの１次巻線から２次巻線に誘起した電圧を同期整流して出力電圧を得る同期整流器と、前記同期整流器に対してオンオフを制御する制御信号を生成する制御回路とを備えたスイッチング電源装置であって、前記制御回路は、前記トランスの１次巻線に生じる共振電流を検出して共振電流検出信号を出力する共振電流検出手段と、前記トランスの補助巻線に生じる電圧を積分して三角波状の補正信号を生成する補助信号生成手段と、前記三角波状の補正信号と前記共振電流検出信号を比較し、第１の比較結果信号を生成する第１の比較結果信号生成手段とを有し、前記スイッチング素子の何れか一方に関するオン状態期間を検出してオン状態検出信号を出力するオン状態検出手段と、前記オン状態検出手段により検出されたオン状態検出信号に基づいて、第２の比較結果信号を生成する第２の比較結果信号生成手段と、前記共振電流検出手段により検出された共振電流検出信号が零Ａ近辺を超えたかどうかを検出して第３の比較結果信号を生成する第３の比較結果信号生成手段と、前記第１乃至第３の比較結果信号に基づいて、論理積又は不論理和等の論理演算を行い第１および第２の制御信号を生成する制御信号生成手段とを有し、前記制御信号生成手段により生成された第１および第２の制御信号を前記同期整流器に与えてオンオフ制御することを要旨とする。
【００１３】
請求項３記載の発明は、上記課題を解決するため、前記制御信号生成手段は、前記１対のスイッチング素子のオン制御期間よりも狭くなるように、前記第１および第２の制御信号を生成することを要旨とする。
【００１４】
請求項４記載の発明は、上記課題を解決するため、前記制御信号生成手段は、無負荷時又は軽負荷時等の待機時には、前記比較結果信号により前記同期整流器をオフ制御させることを要旨とする。
【００１５】
請求項５記載の発明は、上記課題を解決するため、前記比較結果信号を生成するときに用いる閾値がヒステリシスを有することを要旨とする。
【００１６】
請求項６記載の発明は、上記課題を解決するため、請求項１乃至５項に記載のスイッチング電源装置を用いて、ハーフブリッジ型又はフルブリッジ型のスイッチング素子構成を有することを要旨とする。
【発明の効果】
【００１７】
本発明によれば、トランスの２次側に設けられた同期整流器による整流電流が逆流しないように制御するとともに、整流器による損失を低減することができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態を図面を参照して説明する。
【００１９】
［第１実施例］
図１は本発明の第１実施例に係るスイッチング電源装置１１の全体構成を示す図である。第１実施例に示すスイッチング電源装置１１は、スイッチング素子Ｑ１，Ｑ２の２個を用いたハーフブリッジ構成を有するものである。
【００２０】
図１において、直流電源Ｖｉの＋端子と−端子に対して、スイッチング素子Ｑ１，Ｑ２を直列に接続し、それぞれのスイッチング素子Ｑ１，Ｑ２に対して並列にダイオードＤ１，Ｄ２がそれぞれ接続されている。また、スイッチング素子Ｑ２に対してコンデンサＣ１が並列に接続されている。
【００２１】
このスイッチング素子Ｑ１，Ｑ２の中点に対して、順にリアクトルＬ１とトランスＴ１の１次巻線とコンデンサＣ２とカレントトランスＣＴ１の１次巻線Ｎ５とが直列接続されている。また、トランスＴ１の１次巻線に対してリアクトルＬ２が並列に接続されている。このトランスＴ１には、２次巻線Ｎ２，Ｎ３と、補助巻線Ｎ４が設けられている。
【００２２】
リアクトルＬ１は、トランスＴ１のリーケージインダクタンスを使用することもできる。また、リアクトルＬ２はトランスの一次巻線Ｎ１のインダクタンスを使用できる。
【００２３】
トランスＴ１の２次巻線Ｎ２，Ｎ３が直列接続されており、２次巻線Ｎ２の他端がダイオードＤ３のカソードに接続され、２次巻線Ｎ３の他端がダイオードＤ４のカソードに接続され、ダイオードＤ３，Ｄ４のそれぞれのアノードがＧＮＤに接続されている。また、トランスＴ１の２次巻線Ｎ２，Ｎ３の接続点がコンデンサＣ３を介してＧＮＤに接続されている。このダイオードＤ３，Ｄ４のそれぞれの両端には、スイッチング素子Ｑ３，Ｑ４がそれぞれ接続され同期整流器を構成している。
【００２４】
トランスＴ１の補助巻線Ｎ４に対して、抵抗Ｒ１とコンデンサＣ５が直列に接続されており、補助巻線Ｎ４の一端と抵抗Ｒ１の接続点に対して抵抗Ｒ２とコンデンサＣ６がＧＮＤに直列に接続されており、さらに、補助巻線Ｎ４の他端とコンデンサＣ５の一端がＧＮＤに接続されている。
【００２５】
この抵抗Ｒ２とコンデンサＣ６との接続点がコンパレータCOMP１の＋端子に接続されている。このコンパレータCOMP１の−端子がＧＮＤに接続されている。また、抵抗Ｒ１とコンデンサＣ５との接続点がコンパレータCOMP２の−端子に接続されている。
【００２６】
カレントトランスＣＴ１の２次巻線Ｎ６に対して抵抗Ｒ３が並列接続されている。この２次巻線Ｎ６と抵抗Ｒ３との一方の接続点がコンパレータCOMP２の＋端子に接続されており、さらに、コンパレータCOMP３の＋端子に接続されている。また、この２次巻線Ｎ６と抵抗Ｒ３との他方の接続点がＧＮＤに接続されている。また、このコンパレータCOMP３の−端子がＧＮＤに接続されている。
【００２７】
コンパレータCOMP１，COMP２，COMP３のそれぞれの出力端子が、ＮＯＲ１（不論理和）とＡＮＤ１（論理積）の入力端子にそれぞれ接続されている。また、ＮＯＲ１の出力端子がスイッチング素子Ｑ４のゲートに接続されており、ＡＮＤ１の出力端子がスイッチング素子Ｑ３のゲートに接続されている。
【００２８】
なお、上述したスイッチング素子Ｑ１〜Ｑ４は、ＭＯＳＦＥＴから構成されている。また、第１実施例に示すスイッチング電源装置は、スイッチング素子Ｑ１，Ｑ２の２個を用いたハーフブリッジ構成であるが、この他、スイッチング素子を４個を用いたフルブリッジ構成であってもよい。また、スイッチング素子Ｑ１，Ｑ２のゲートを制御するための回路構成に関しては、後述することとする。
【００２９】
（基本動作）
次に、図２に示すタイミングチャートを参照して、スイッチング電源装置１１の基本的な動作について説明する。なお、図２は、スイッチング電源装置１１の２次側電流が不連続モードである場合の動作を説明するためのタイミングチャートである。
【００３０】
まず、スイッチング素子Ｑ１がオン制御されている期間において、１次側の電流は、直流電源Ｖｉ→スイッチング素子Ｑ１→リアクトルＬ１→トランスＴ１の１次巻線Ｎ１，リアクトルＬ２→コンデンサＣ２→カレントトランスＣＴ１の１次巻線Ｎ５→Ｖｉへと流れる。これに対応して、２次側の電流は、トランスＴ１の２次巻線Ｎ２→コンデンサＣ３→ダイオードＤ３→Ｎ２へと流れる。
【００３１】
一方、スイッチング素子Ｑ２がオン制御されている期間において、１次側の電流は、Ｑ２→Ｎ５→Ｃ２→Ｎ１，Ｌ２→Ｌ１→Ｑ２へと流れる。これに対応して、２次側の電流は、Ｎ３→Ｃ３→Ｄ４→Ｎ３へと流れる。
【００３２】
このように、スイッチング素子Ｑ１，Ｑ２が交互にオンオフを繰り返すので、カレントトランスＣＴ１の１次巻線Ｎ５から２次巻線Ｎ６に電流が誘起し抵抗Ｒ３に流れるので１次側共振電流検出信号ＶＲ１に変換される。この様子を図２に示す。
【００３３】
同様に、スイッチング素子Ｑ１，Ｑ２が交互にオンオフを繰り返すので、トランスＴ１の１次巻線Ｎ１から補助巻線Ｎ４に電圧が誘起し直列に接続された抵抗Ｒ１とコンデンサＣ５により構成される積分回路で積分された補正信号ＶＣ３が出力される。同時に、トランスＴ１の１次巻線Ｎ１から補助巻線Ｎ４に電圧が誘起し直列に接続された抵抗Ｒ２とコンデンサＣ６により構成されるノイズフィルタ回路でノイズ成分が除去された補正信号ＶＣ４が出力される。この様子を図２に示す。
【００３４】
このようなタイミング信号が、それぞれコンパレータCOMP１〜３に入力されるので、コンパレータCOMP１〜３から図２に示すようなタイミング信号が出力される。
【００３５】
すなわち、コンパレータCOMP１の＋端子に入力されている補正信号ＶＣ４がＧＮＤレベルと比較され、図２に示すようなタイミング信号がコンパレータCOMP１から出力される。また、コンパレータCOMP２の＋端子に入力されている１次側共振電流検出信号ＶＲ１が−端子に入力されている補正信号ＶＣ３と比較され、図２に示すようなタイミング信号がコンパレータCOMP２から出力される。同様に、コンパレータCOMP３の＋端子に入力されている１次側共振電流検出信号ＶＲ１がＧＮＤレベルと比較され、図２に示すようなタイミング信号がコンパレータCOMP３から出力される。
【００３６】
次いで、コンパレータCOMP１〜３から出力されるタイミング信号がＮＯＲ１およびＡＮＤ１に入力され、図２に示すように、ＡＮＤ１から第１の制御信号ＶＱ３ｇｓがスイッチング素子Ｑ３のゲートに出力され、ＮＯＲ１から第２の制御信号ＶＱ４ｇｓがスイッチング素子Ｑ４のゲートに出力される。
【００３７】
タイミングｔ２２〜ｔ２３では、ＡＮＤ１からハイレベルの第１の制御信号ＶＱ３ｇｓがスイッチング素子Ｑ３のゲートに出力されるので、スイッチング素子Ｑ３がオン作動してスイッチング素子Ｑ３を構成しているＭＯＳＦＥＴのオン抵抗がダイオードＤ３に対して並列に接続され、ダイオードＤ３およびスイッチング素子Ｑ３の両端に生じる電圧降下が低減される。
【００３８】
特に、このタイミングにおいては、ダイオードＤ３およびスイッチング素子Ｑ３に流れる電流Ｉｎｓ１が大きくなる期間に相当しており、スイッチング素子Ｑ１のオン制御期間よりも狭くなるようにスイッチング素子Ｑ３に対してオン制御するので、整流器をなすダイオードＤ３による損失を低減することができる。
【００３９】
同様に、タイミングｔ２４〜ｔ２５では、ＮＯＲ１からハイレベルの第２の制御信号ＶＱ４ｇｓがスイッチング素子Ｑ４のゲートに出力されており、スイッチング素子Ｑ２のオン制御期間よりも狭くなるようにスイッチング素子Ｑ４に対してオン制御するので、整流器をなすダイオードＤ４による損失を低減することができる。
【００４０】
（待機モード）
図３に示すタイミングチャートを参照して、スイッチング電源装置１１が待機モードである場合の動作を説明する。
【００４１】
図３に示すタイミングチャートのように、ＡＮＤ１から出力される第１の制御信号ＶＱ３ｇｓはローレベルに維持されているので、スイッチング素子Ｑ３がオフしている。また、ダイオードＤ３に流れる電流Ｉｎｓ１も０となっている。
【００４２】
同様に、ＮＯＲ１から出力される第２の制御信号ＶＱ４ｇｓもローレベルに維持されているので、スイッチング素子Ｑ４がオフしている。また、ダイオードＤ４に流れる電流Ｉｎｓ２も０Ａとなっている。
【００４３】
このように、無負荷時または軽負荷時には、同期整流器をなすスイッチング素子Ｑ３およびスイッチング素子Ｑ４が作動しなくてもよく、無駄な動作による電力損失を低減することができる。
【００４４】
（連続モード）
図４に示すタイミングチャートを参照して、スイッチング電源装置１１が連続モードである場合の動作を説明する。
【００４５】
タイミングｔ４２〜ｔ４３では、ＡＮＤ１からハイレベルの第１の制御信号ＶＱ３ｇｓがスイッチング素子Ｑ３のゲートに出力されるので、スイッチング素子Ｑ３がオン作動してスイッチング素子Ｑ３を構成しているＭＯＳＦＥＴのオン抵抗がダイオードＤ３に対して並列に接続され、ダイオードＤ３およびスイッチング素子Ｑ３の両端に生じる電圧降下が低減される。
【００４６】
特に、このタイミングにおいては、ダイオードＤ３およびスイッチング素子Ｑ３に流れる電流Ｉｎｓ１が大きくなる期間に相当しており、スイッチング素子Ｑ１のオン制御期間よりも狭くなるようにスイッチング素子Ｑ３に対してオン制御するので、整流器をなすダイオードＤ３による損失を低減することができる。
【００４７】
同様に、タイミングｔ４５〜ｔ４６では、ＮＯＲ１からハイレベルの第２の制御信号ＶＱ４ｇｓがスイッチング素子Ｑ４のゲートに出力されており、スイッチング素子Ｑ２のオン制御期間よりも狭くなるようにスイッチング素子Ｑ４に対してオン制御するので、整流器をなすダイオードＤ４による損失を低減することができる。
【００４８】
特に、タイミングｔ４３〜ｔ４５では、ＡＮＤ１からローレベルの第１の制御信号ＶＱ３ｇｓが出力され、かつ、ＮＯＲ１からローレベルの第２の制御信号ＶＱ４ｇｓが出力されるので、連続モード時においてスイッチング素子Ｑ３，Ｑ４が同時にオンすることがない。
【００４９】
（連続モード）
図５に示すタイミングチャートを参照して、スイッチング電源装置１１が高負荷モード時または低入力電圧時である場合の動作を説明する。
【００５０】
タイミングｔ５１〜ｔ５２では、ＡＮＤ１からハイレベルの第１の制御信号ＶＱ３ｇｓがスイッチング素子Ｑ３のゲートに出力されるので、スイッチング素子Ｑ３がオン作動してスイッチング素子Ｑ３を構成しているＭＯＳＦＥＴのオン抵抗がダイオードＤ３に対して並列に接続され、ダイオードＤ３およびスイッチング素子Ｑ３の両端に生じる電圧降下が低減される。
【００５１】
特に、このタイミングにおいては、ダイオードＤ３およびスイッチング素子Ｑ３に流れる電流Ｉｎｓ１が極めて大きくなる期間に相当しており、スイッチング素子Ｑ１のオン制御期間よりも狭くなるようにスイッチング素子Ｑ３に対してオン制御するので、整流器をなすダイオードＤ３による損失を低減することができる。
【００５２】
同様に、タイミングｔ５５〜ｔ５６では、ＮＯＲ１からハイレベルの第２の制御信号ＶＱ４ｇｓがスイッチング素子Ｑ４のゲートに出力されており、スイッチング素子Ｑ２のオン制御期間よりも狭くなるようにスイッチング素子Ｑ４に対してオン制御するので、整流器をなすダイオードＤ３による損失を低減することができる。
【００５３】
［第２実施例］
図６は本発明の第２実施例に係るスイッチング電源装置２１の全体構成を示す図である。
【００５４】
このスイッチング電源装置２１の特徴として、抵抗Ｒ２とコンデンサＣ６との接続点がダイオードＤ６から抵抗Ｒ４を介してコンパレータCOMP４の−端子に接続されている。このコンパレータCOMP４の＋端子が抵抗Ｒ６を介してＧＮＤに接続され、かつ、この＋端子が抵抗Ｒ７を介して出力端子に接続されている。
【００５５】
また、抵抗Ｒ１とコンデンサＣ５との接続点が、コンパレータCOMP３の＋端子に接続され、かつ、コンパレータCOMP２の−端子に接続されている。
【００５６】
カレントトランスＣＴ１の２次巻線Ｎ６と抵抗Ｒ３との一方の接続点が、抵抗Ｒ５を介してコンパレータCOMP４の−端子に接続されており、かつ、コンパレータCOMP３の−端子に接続されており、さらに、コンパレータCOMP２の＋端子に接続されており、さらに、抵抗Ｒ９を介してコンパレータCOMP１の＋端子に接続されている。
【００５７】
また、コンパレータCOMP１の−端子が抵抗Ｒ８を介してＧＮＤに接続されている。このコンパレータCOMP１の＋端子が抵抗Ｒ１１を介して出力端子に接続されている。さらに、このコンパレータCOMP１の＋端子が抵抗Ｒ１０、ダイオードＤ５を介して抵抗Ｒ２とコンデンサＣ６との接続点に接続されている。
【００５８】
コンパレータCOMP１，COMP２のそれぞれの出力端子が、ＡＮＤ１の入力端子にそれぞれ接続されている。また、コンパレータCOMP３，COMP４のそれぞれの出力端子が、ＡＮＤ２の入力端子にそれぞれ接続されている。
【００５９】
また、ＡＮＤ１の出力端子がスイッチング素子Ｑ３のゲートに接続されており、ＡＮＤ２の出力端子がスイッチング素子Ｑ４のゲートに接続されている。
【００６０】
なお、コンパレータCOMP１，COMP４は、それぞれの＋入力端子と出力端子との間を抵抗を介して接続しているので、入力信号に対して出力信号がヒステリシス特性を有するように構成されている。
【００６１】
（基本動作）
次に、図７に示すタイミングチャートを参照して、スイッチング電源装置２１の基本的な動作について説明する。なお、図７は、スイッチング電源装置１１の２次側電流が不連続モードである場合の動作を説明するためのタイミングチャートである。
【００６２】
コンパレータCOMP１の＋端子には、抵抗Ｒ９を介して１次側共振電流検出信号ＶＲ１が入力され、同時に、出力信号が抵抗Ｒ１１を介して入力され、補正信号ＶＣ４がダイオードＤ５と抵抗Ｒ１０を介して入力されるので、この＋入力端子において加算されており、一方、ＧＮＤレベルが抵抗Ｒ８を介して−端子に入力されているので、＋端子と−端子の各入力信号がコンパレータCOMP１により比較され、図７に示すようなタイミング信号が出力される。
【００６３】
コンパレータCOMP２の＋端子に入力されている１次側共振電流検出信号ＶＲ１が−入力端子に入力されている補正信号ＶＣ３と比較され、図７に示すようなタイミング信号がコンパレータCOMP２から出力される。また、コンパレータCOMP３の−端子に入力されている１次側共振電流検出信号ＶＲ１が＋入力端子に入力されている補正信号ＶＣ３と比較され、図７に示すようなタイミング信号がコンパレータCOMP３から出力される。
【００６４】
コンパレータCOMP４の−端子には、抵抗Ｒ５を介して１次側共振電流検出信号ＶＲ１が入力され、同時に、ダイオードＤ６と抵抗Ｒ４を介して補正信号ＶＣ４が入力されるので、この−入力端子において加算されており、一方、出力信号の抵抗Ｒ６，Ｒ７による分圧レベルが＋端子に入力されているので、＋端子と−端子の各入力信号がコンパレータCOMP４により比較され、図７に示すようなタイミング信号が出力される。
【００６５】
次いで、コンパレータCOMP１〜４から出力されるタイミング信号がＡＮＤ１およびＡＮＤ２に入力され、図６に示すように、ＡＮＤ１から第１の制御信号ＶＱ３ｇｓがスイッチング素子Ｑ３のゲートに出力され、ＡＮＤ２から第２の制御信号ＶＱ４ｇｓがスイッチング素子Ｑ４のゲートに出力される。
【００６６】
タイミングｔ７２〜ｔ７３では、ＡＮＤ１からハイレベルの第１の制御信号ＶＱ３ｇｓがスイッチング素子Ｑ３のゲートに出力されるので、スイッチング素子Ｑ３がオン作動してスイッチング素子Ｑ３を構成しているＭＯＳＦＥＴのオン抵抗がダイオードＤ３に対して並列に接続され、ダイオードＤ３およびスイッチング素子Ｑ３の両端に生じる電圧降下が低減される。
【００６７】
特に、このタイミングにおいては、ダイオードＤ３およびスイッチング素子Ｑ３に流れる電流Ｉｎｓ１が大きくなる期間に相当しており、スイッチング素子Ｑ１のオン制御期間よりも狭くなるようにスイッチング素子Ｑ３に対してオン制御するので、整流器をなすダイオードＤ３による損失を低減することができる。
【００６８】
同様に、タイミングｔ７５〜ｔ７６では、ＡＮＤ２からハイレベルの第２の制御信号ＶＱ４ｇｓがスイッチング素子Ｑ４のゲートに出力されており、スイッチング素子Ｑ２のオン制御期間よりも狭くなるようにスイッチング素子Ｑ４に対してオン制御するので、整流器をなすダイオードＤ４による損失を低減することができる。
【００６９】
（ヒステリシス）
次に、図１２に示すタイミングチャートを参照して、スイッチング電源装置２１のヒステリシス動作について説明する。なお、図１２（ａ）は第１実施例で用いたスイッチング電源装置１１のようにヒステリシス回路が付加されていない場合のタイミングチャートであり、これに対して、図１２（ｂ）は第２実施例で用いるスイッチング電源装置２１のようにヒステリシス回路が付加されている場合のタイミングチャートである。
【００７０】
上述したように、コンパレータCOMP１の＋端子には、抵抗Ｒ９を介して１次側共振電流検出信号ＶＲ１が入力され、同時に、出力信号が抵抗Ｒ１１を介して入力され、補正信号ＶＣ４がダイオードＤ５と抵抗Ｒ１０を介して入力されるので、この＋入力端子において加算されており、コンパレータCOMP１の＋入力端子の波形は図１２（ｂ）に示す「COMP１入力」のようになる。一方、ＧＮＤレベルが抵抗Ｒ８を介してコンパレータCOMP１の−入力端子に入力されているので、＋入力端子とＧＮＤレベル（−入力端子）がコンパレータCOMP１により比較され、図示するようなタイミング信号「COMP１出力」が出力される。
【００７１】
特に、タイミングｔ１３３，ｔ１３６では、コンパレータCOMP１の出力信号がＲ１１とＲ１０との分圧比で＋入力端子に入力されるので、急峻な立ち上がりまたは立ち下がり特性を有するようになる。
【００７２】
このように、コンパレータCOMP１の＋入力端子に入力される閾値にヒステリシスを設けたことにより、トランスの２次側電流が不連続モードとなり、寄生素子による振動が生じた場合でも、同期整流器を確実に制御することができる。
【００７３】
同様に、コンパレータCOMP４の＋入力端子に入力される閾値にヒステリシスを設けたことにより、トランスの２次側電流が不連続モードとなり、寄生素子による振動が生じた場合でも、同期整流器を確実に制御することができる。
【００７４】
［第３実施例］
図８は本発明の第３実施例に係るスイッチング電源装置３１の全体構成を示す図である。
【００７５】
このスイッチング電源装置３１の特徴として、抵抗Ｒ２とコンデンサＣ６との接続点がダイオードＤ６から抵抗Ｒ４を介してコンパレータCOMP４の−端子に接続されている。このコンパレータCOMP４の＋端子が抵抗Ｒ６を介してＧＮＤに接続され、かつ、この＋端子が抵抗Ｒ７を介して出力端子に接続されている。
【００７６】
また、抵抗Ｒ１とコンデンサＣ５との接続点が、コンパレータCOMP３の＋端子に接続されている。
【００７７】
カレントトランスＣＴ１の２次巻線Ｎ６と抵抗Ｒ３との一方の接続点が、抵抗Ｒ５を介してコンパレータCOMP４の−端子に接続されており、かつ、コンパレータCOMP３の−端子に接続されており、さらに、抵抗Ｒ１３を介してコンパレータCOMP１の−端子に接続されている。
【００７８】
このコンパレータCOMP１の−端子が抵抗Ｒ１２、ダイオードＤ８を介して抵抗Ｒ２とコンデンサＣ６との接続点に接続されている。また、コンパレータCOMP１の＋端子が抵抗Ｒ１５を介して出力端子に接続され、かつ、この＋端子が抵抗Ｒ１４を介してＧＮＤに接続されている。
【００７９】
コンパレータCOMP１，COMP３のそれぞれの出力端子が、ＮＯＲ１の入力端子にそれぞれ接続されている。また、コンパレータCOMP３，COMP４のそれぞれの出力端子が、ＡＮＤ２の入力端子にそれぞれ接続されている。
【００８０】
また、ＮＯＲ１の出力端子がスイッチング素子Ｑ３のゲートに接続されており、ＡＮＤ２の出力端子がスイッチング素子Ｑ４のゲートに接続されている。
【００８１】
なお、コンパレータCOMP１，COMP４は、それぞれの＋入力端子と出力端子との間を抵抗を介して接続しているので、入力信号に対して出力信号がヒステリシス特性を有するように構成されている。
【００８２】
（基本動作）
次に、図７に示すタイミングチャートを参照して、スイッチング電源装置３１の基本的な動作について説明する。なお、図７は、スイッチング電源装置３１の２次側電流が不連続モードである場合の動作を説明するためのタイミングチャートである。
【００８３】
コンパレータCOMP１の−端子には、抵抗Ｒ１３を介して１次側共振電流検出信号ＶＲ１が入力され、同時に、補正信号ＶＣ４がダイオードＤ８と抵抗Ｒ１２を介して入力されるので、この−入力端子において加算されており、一方、出力信号の抵抗Ｒ１４，Ｒ１５による分圧レベルが＋端子に入力されているので、＋端子と−端子の各入力信号がコンパレータCOMP１により比較され、図７に示すようなタイミング信号が出力される。
【００８４】
また、コンパレータCOMP３の−端子に入力されている１次側共振電流検出信号ＶＲ１が＋入力端子に入力されている補正信号ＶＣ３と比較され、図７に示すようなタイミング信号がコンパレータCOMP３から出力される。
【００８５】
コンパレータCOMP４の−端子には、抵抗Ｒ５を介して１次側共振電流検出信号ＶＲ１が入力され、同時に、ダイオードＤ６と抵抗Ｒ４を介して補正信号ＶＣ４が入力されるので、この−入力端子において加算されており、一方、出力信号の抵抗Ｒ６，Ｒ７による分圧レベルが＋端子に入力されているので、＋端子と−端子の各入力信号がコンパレータCOMP４により比較され、図７に示すようなタイミング信号が出力される。
【００８６】
次いで、コンパレータCOMP１，３，４から出力されるタイミング信号がＮＯＲ１およびＡＮＤ２に入力され、図８に示すように、ＮＯＲ１から第１の制御信号ＶＱ３ｇｓがスイッチング素子Ｑ３のゲートに出力され、ＡＮＤ２から第２の制御信号ＶＱ４ｇｓがスイッチング素子Ｑ４のゲートに出力される。
【００８７】
タイミングｔ７２〜ｔ７３では、ＮＯＲ１からハイレベルの第１の制御信号ＶＱ３ｇｓがスイッチング素子Ｑ３のゲートに出力されるので、スイッチング素子Ｑ３がオン作動してスイッチング素子Ｑ３を構成しているＭＯＳＦＥＴのオン抵抗がダイオードＤ３に対して並列に接続され、ダイオードＤ３およびスイッチング素子Ｑ３の両端に生じる電圧降下が低減される。
【００８８】
特に、このタイミングにおいては、ダイオードＤ３およびスイッチング素子Ｑ３に流れる電流Ｉｎｓ１が大きくなる期間に相当しており、スイッチング素子Ｑ１のオン制御期間よりも狭くなるようにスイッチング素子Ｑ３に対してオン制御するので、整流器をなすダイオードＤ３による損失を低減することができる。
【００８９】
同様に、タイミングｔ７５〜ｔ７６では、ＡＮＤ２からハイレベルの第２の制御信号ＶＱ４ｇｓがスイッチング素子Ｑ４のゲートに出力されており、スイッチング素子Ｑ２のオン制御期間よりも狭くなるようにスイッチング素子Ｑ４に対してオン制御するので、整流器をなすダイオードＤ４による損失を低減することができる。
【００９０】
（ヒステリシス）
次に、図１２に示すタイミングチャートを参照して、スイッチング電源装置２１のヒステリシス動作について説明する。なお、図１２（ａ）は第１実施例で用いたスイッチング電源装置１１のようにヒステリシス回路が付加されていない場合のタイミングチャートであり、これに対して、図１２（ｂ）は第２実施例で用いるスイッチング電源装置３１のようにヒステリシス回路が付加されている場合のタイミングチャートである。
【００９１】
上述したように、コンパレータCOMP１の−端子には、抵抗Ｒ１３を介して１次側共振電流検出信号ＶＲ１が入力され、同時に、補正信号ＶＣ４がダイオードＤ８と抵抗Ｒ１２を介して入力されるので、この−入力端子において加算されており、コンパレータCOMP１の＋入力端子の波形は図１２（ｂ）に示す「COMP１入力」のようになる。一方、出力信号の抵抗Ｒ１４，Ｒ１５による分圧レベルが＋端子に入力されているので、＋端子と−端子の各入力信号がコンパレータCOMP１により比較され、図示するようなタイミング信号「COMP１出力」が出力される。
【００９２】
特に、タイミングｔ１３３，ｔ１３６では、コンパレータCOMP１の出力信号がＲ１５とＲ１４との分圧比で＋入力端子に入力されるので、急峻な立ち上がりまたは立ち下がり特性を有するようになる。
【００９３】
このように、コンパレータCOMP１の＋入力端子に入力される閾値にヒステリシスを設けたことにより、トランスの２次側電流が不連続モードとなり、寄生素子による振動が生じた場合でも、同期整流器を確実に制御することができる。
【００９４】
同様に、コンパレータCOMP４の＋入力端子に入力される閾値にヒステリシスを設けたことにより、トランスの２次側電流が不連続モードとなり、寄生素子による振動が生じた場合でも、同期整流器を確実に制御することができる。
【００９５】
［第４実施例］
図９は本発明の第４実施例に係るスイッチング電源装置４１の全体構成を示す図である。図１０はスイッチング素子Ｑ２の駆動状態を検出するための駆動検出センサの一例を示す図であり、図１１は駆動検出センサの他の例を示す図である。
【００９６】
このスイッチング電源装置４１の特徴として、出力電圧Ｖｏを取り出すコンデンサＣ３の＋端子にエラーアンプＥＡが接続されており、このエラーアンプＥＡは、コンデンサＣ３の＋端子に発生する出力電圧Ｖoと基準電圧Ｖref1とをCOMP５で比較してトランジスタＱ５を制御して出力電圧制御信号を発生する。フォトカプラを構成するフォトダイオードＰＤは、出力電圧制御信号を光信号に変換してフォトランジスタＰＴｒに出力してＳＰＭ４４を制御する。ＳＰＭ４４は、フォトランジスタＰＴｒのコレクタ−エミッタ間に発生する出力電圧制御信号に基づいて、スイッチング素子Ｑ１，Ｑ２をオンオフ制御するためのＰＷＭ信号を発生し、駆動回路４３に出力する。
【００９７】
駆動回路４３はＳＰＭ４４から出力されるＰＷＭ信号に応じてスイッチング素子Ｑ１，Ｑ２を交互にオンオフ制御するための駆動信号を生成する回路である。駆動回路４３からスイッチング素子Ｑ２のゲートに出力される駆動信号が駆動検出センサ４５で検出されコンパレータCOMP１の＋端子に入力される。
【００９８】
駆動検出センサ４５は、駆動回路４３からスイッチング素子Ｑ２のゲートに出力される駆動信号を検出するためのセンサであり、図１０および図１１にその具体例を示す。
【００９９】
図１０に示す駆動検出センサ４７は、トランスＴ３から構成されており、駆動回路４３からスイッチング素子Ｑ２のゲートに出力される駆動信号がトランスＴ３の１次巻線Ｎ７に入力され、２次巻線Ｎ８に誘起されて駆動信号Ｑ２ＡがコンパレータCOMP１の＋端子に出力される。
【０１００】
図１１に示す駆動検出センサ４５は、フォトカプラから構成されており、駆動回路４３からスイッチング素子Ｑ２のゲートに出力される駆動信号が抵抗Ｒ２１を介して発光ダイオードＰＤに入力されて発光し、この発光ダイオードＰＤと光学的に結合されたフォトランジスタＰＴｒが作動して出力電圧Ｖｏから抵抗Ｒ２２を介して駆動信号Ｑ２ＡがコンパレータCOMP１の＋端子に出力される。
【０１０１】
この駆動信号Ｑ２ＡがコンパレータCOMP１の＋端子に入力されており、−端子が基準電圧Ｖref2に接続されている。また、抵抗Ｒ１とコンデンサＣ５との接続点がコンパレータCOMP２の−端子に接続されている。
【０１０２】
カレントトランスＣＴ１の２次巻線Ｎ６と抵抗Ｒ３との一方の接続点がコンパレータCOMP２の＋端子に接続されており、さらに、コンパレータCOMP３の＋端子に接続されている。また、このコンパレータCOMP３の−端子がＧＮＤに接続されている。
【０１０３】
コンパレータCOMP１，COMP２，COMP３のそれぞれの出力端子が、ＮＯＲ１とＡＮＤ１の入力端子にそれぞれ接続されている。また、ＮＯＲ１の出力端子がスイッチング素子Ｑ４のゲートに接続されており、ＡＮＤ１の出力端子がスイッチング素子Ｑ３のゲートに接続されている。
【０１０４】
（基本動作）
次に、図２に示すタイミングチャートを参照して、スイッチング電源装置４１の基本的な動作について説明する。
【０１０５】
エラーアンプＥＡは、コンデンサＣ３の＋端子に発生する出力電圧Ｖoと基準電圧Ｖref1とをCOMP５で比較してトランジスタＱ５を制御して出力電圧制御信号を発生し、フォトカプラを構成するフォトダイオードＰＤを通じてフォトランジスタＰＴｒに出力してＳＰＭ４４を制御する。ＳＰＭ４４は、フォトランジスタＰＴｒのコレクタ−エミッタ間に発生する出力電圧制御信号に基づいて、スイッチング素子Ｑ１，Ｑ２をオンオフ制御するためのＰＷＭ信号を発生し、駆動回路４３に出力する。駆動回路４３はＳＰＭ４４から出力されるＰＷＭ信号に応じてスイッチング素子Ｑ１，Ｑ２を交互にオンオフ制御するための駆動信号を生成する。このとき、駆動回路４３からスイッチング素子Ｑ２のゲートに出力される駆動信号が駆動検出センサ４５で検出されコンパレータCOMP１の＋端子に入力される。
【０１０６】
まず、スイッチング素子Ｑ１がオン制御されている期間において、１次側の電流は、直流電源Ｖｉ→スイッチング素子Ｑ１→リアクトルＬ１→トランスＴ１の１次巻線Ｎ１，リアクトルＬ２→コンデンサＣ２→カレントトランスＣＴ１の１次巻線Ｎ５→Ｖｉへと流れる。これに対応して、２次側の電流は、トランスＴ１の２次巻線Ｎ２→コンデンサＣ３→ダイオードＤ３→Ｎ２へと流れる。
【０１０７】
一方、スイッチング素子Ｑ２がオン制御されている期間において、１次側の電流は、Ｑ２→Ｎ５→Ｃ２→Ｎ１，Ｌ２→Ｌ１→Ｑ２へと流れる。これに対応して、２次側の電流は、Ｎ３→Ｃ３→Ｄ４→Ｎ３へと流れる。
【０１０８】
このように、スイッチング素子Ｑ１，Ｑ２が交互にオンオフを繰り返すので、カレントトランスＣＴ１の１次巻線Ｎ５から２次巻線Ｎ６に電流が誘起し抵抗Ｒ３に流れるので１次側共振電流検出信号ＶＲ１に変換される。この様子を図２に示す。
【０１０９】
同様に、スイッチング素子Ｑ１，Ｑ２が交互にオンオフを繰り返すので、トランスＴ１の１次巻線Ｎ１から補助巻線Ｎ４に電圧が誘起し直列に接続された抵抗Ｒ１とコンデンサＣ５により構成される積分回路で積分された補正信号ＶＣ３として出力される。
【０１１０】
このようなタイミング信号が、それぞれコンパレータCOMP１〜３に入力されるので、コンパレータCOMP１〜３から図２に示すようなタイミング信号が出力される。
【０１１１】
すなわち、コンパレータCOMP１の＋端子に入力されているスイッチング素子Ｑ２の駆動信号Ａが基準電圧Ｖref2と比較され、図２に示すようなタイミング信号がコンパレータCOMP１から出力される。
【０１１２】
また、コンパレータCOMP２の＋端子に入力されている１次側共振電流検出信号ＶＲ１が−端子に入力されている補正信号ＶＣ３と比較され、図２に示すようなタイミング信号がコンパレータCOMP２から出力される。
【０１１３】
同様に、コンパレータCOMP３の＋端子に入力されている１次側共振電流検出信号ＶＲ１がＧＮＤレベルと比較され、図２に示すようなタイミング信号がコンパレータCOMP３から出力される。
【０１１４】
次いで、コンパレータCOMP１〜３から出力されるタイミング信号がＮＯＲ１およびＡＮＤ１に入力され、図２に示すように、ＡＮＤ１から第１の制御信号ＶＱ３ｇｓがスイッチング素子Ｑ３のゲートに出力され、ＮＯＲ１から第２の制御信号ＶＱ４ｇｓがスイッチング素子Ｑ４のゲートに出力される。
【０１１５】
タイミングｔ２２〜ｔ２３では、ＡＮＤ１からハイレベルの第１の制御信号ＶＱ３ｇｓがスイッチング素子Ｑ３のゲートに出力されるので、スイッチング素子Ｑ３がオン作動してスイッチング素子Ｑ３を構成しているＭＯＳＦＥＴのオン抵抗がダイオードＤ３に対して並列に接続され、ダイオードＤ３およびスイッチング素子Ｑ３の両端に生じる電圧降下が低減される。
【０１１６】
特に、このタイミングにおいては、ダイオードＤ３およびスイッチング素子Ｑ３に流れる電流Ｉｎｓ１が大きくなる期間に相当しており、スイッチング素子Ｑ１のオン制御期間よりも狭くなるようにスイッチング素子Ｑ３に対してオン制御するので、同期整流器をなすダイオードＤ３による損失を低減することができる。
【０１１７】
同様に、タイミングｔ２４〜ｔ２５では、ＮＯＲ１からハイレベルの第２の制御信号ＶＱ４ｇｓがスイッチング素子Ｑ４のゲートに出力されており、スイッチング素子Ｑ２のオン制御期間よりも狭くなるようにスイッチング素子Ｑ４に対してオン制御するので、同期整流器をなすダイオードＤ３による損失を低減することができる。
【０１１８】
以上説明したように、第１乃至第４の実施例によれば、整流電流の逆流なく同期整流器を制御することが可能なため、高効率、小型化、軽量化、低コスト化を図ったスイッチング電源装置を提供することができる。また、待機時は同期整流器のドライブをオフさせるため、ドライブ損失が生じず、損失を低減することができる。
【０１１９】
また、本実施例では、ハーフブリッジ型のスイッチング素子構成を有する電流共振型コンバータに適用できるが、本発明はこれに限定するものではなく、フルブリッジ型のスイッチング素子構成を有する電流共振型コンバータに適用することもできる。
【図面の簡単な説明】
【０１２０】
【図１】本発明の第１実施例に係るスイッチング電源装置１１の全体構成を示す図である。
【図２】スイッチング電源装置１１の２次側電流が不連続モードである場合の動作を説明するためのタイミングチャートである。
【図３】スイッチング電源装置１１が待機モードである場合の動作を説明するためのタイミングチャートである。
【図４】スイッチング電源装置１１が連続モードである場合の動作を説明するためのタイミングチャートである。
【図５】スイッチング電源装置１１が高負荷モード時または低入力電圧時である場合の動作を説明するためのタイミングチャートである。
【図６】本発明の第２実施例に係るスイッチング電源装置２１の全体構成を示す図である。
【図７】スイッチング電源装置２１の基本的な動作について説明するためのタイミングチャートである。
【図８】本発明の第３実施例に係るスイッチング電源装置３１の全体構成を示す図である。
【図９】本発明の第４実施例に係るスイッチング電源装置４１の全体構成を示す図である。
【図１０】スイッチング素子Ｑ２の駆動状態を検出するための駆動検出センサの一例を示す図である。
【図１１】スイッチング素子Ｑ２の駆動状態を検出するための駆動検出センサの他の例を示す図である。
【図１２】スイッチング電源装置２１のヒステリシス動作について説明するためのタイミングチャートである。
【図１３】従来のスイッチング電源装置の一例である電流共振型コンバータを示す図である。
【図１４】従来のスイッチング電源装置の一例である電流共振型コンバータが同期整流器を有していることを示す図である。
【図１５】ドライブ方式の従来例として巻線電圧検出方式を示す図である。
【図１６】ドライブ方式の従来例として電流検出抵抗を用いた整流電流検出方式を示す図である。
【図１７】ドライブ方式の従来例としてカレントトランス（ＣＴ）を用いた整流電流検出方式を示す図である。
【符号の説明】
【０１２１】
Ｃ１，Ｃ２，Ｃ３，Ｃ５，Ｃ６  コンデンサ
ＣＴ  カレントトランス
Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ６，Ｄ８  ダイオード
Ｌ１，Ｌ２  リアクトル
ＰＤ  発光ダイオード
ＰＴｒ  フォトランジスタ
Ｑ１，Ｑ２，Ｑ３，Ｑ４  スイッチング素子
Ｔ１  トランス
Ｔ３  トランス
ＡＮＤ１，ＡＮＤ２  論理積
ＮＯＲ１  不論理和
COMP１，COMP２，COMP３，COMP４  コンパレータ
１１，２１，３１，４１  スイッチング電源装置
４３  駆動回路
４５，４７  駆動検出センサ
【図１】
2005198438.tif 000003
【図２】
2005198438.tif 000004
【図３】
2005198438.tif 000005
【図４】
2005198438.tif 000006
【図５】
2005198438.tif 000007
【図６】
2005198438.tif 000008
【図７】
2005198438.tif 000009
【図８】
2005198438.tif 000010
【図９】
2005198438.tif 000011
【図１０】
2005198438.tif 000012
【図１１】
2005198438.tif 000013
【図１２】
2005198438.tif 000014
【図１３】
2005198438.tif 000015
【図１４】
2005198438.tif 000016
【図１５】
2005198438.tif 000017
【図１６】
2005198438.tif 000018
【図１７】
2005198438.tif 000019